(57)【要約】      （修正有）【課題】熱膨張係数の整合が良好で、小型化され、さらに熱サイクル試験において高い信頼性を有するファンアウト型ウェハレベルパッケージ構造を提供する。【解決手段】半導体デバイスパッケージは、ダイ受入れスルーホール１０６と、コンダクティブコネクティングスルーホール構造と、基板１０２の両表面に形成された第１の接続パッド１０４と、が少なくとも備えられた基板を有している。ダイ１０６は、ダイ受入れスルーホール内に配置されている。第１の部材１１０は、ダイの下方に設けられており、第２の部材１１１は、ダイの下方に設けられるとともにダイとダイ受入れスルーホールの側壁との間に形成された空間に充填されている。誘電体層１１６、１２８は、ダイおよび基板の両表面に形成されている。再配線層１１８、１３０は、両表面に形成され、コンタクトパッドに連結されている。プロテクション層１２６、１３２は、再配線層を覆って形成されている。【選択図】図１ａ
2008258621.tif 000002
【特許請求の範囲】
【請求項１】
ダイ受入れスルーホールおよびコンダクティブコネクティングスルーホール構造が少なくとも備えられた基板であって、前記コンダクティブコネクティングスルーホール構造が、前記基板の上部表面に設けられた第１の接続パッドと前記基板の下部表面に設けられた第２の接続パッドとを連結し、
少なくとも、前記ダイ受入れスルーホール内に配置された金属パッドを有するダイと、
少なくとも、前記ダイスおよび前記基板の上方に形成され、前記ダイが有する前記金属パッドと前記第１の接続パッドとに連結される第１の再配線層（ＲＤＬ）と、
少なくとも、前記第１の部材および前記基板の下方に形成され、前記第２の接続パッドと端子パッドとに連結される第２の再配線層と、を有する半導体デバイスパッケージの構造。
【請求項２】
前記ダイおよび前記基板上に形成された開口部を有する第１の誘電体層と、前記第１の部材および前記基板の下部表面に形成された第２の誘電体層と、をさらに有し、
前記第１の再配線層は、前記第１の誘電体層上に形成され、前記第２の再配線層は、前記第２の誘電体層上に形成されており、
前記第１の誘電体層、または前記第２の誘電体層は、弾性の誘電体層、感光性層、シリコンの誘電体層、シロキサンポリマー（ＳＩＮＲ）の層、ポリイミド（ＰＩ）の層、またはシリコン樹脂の層を含む請求項１に記載の半導体デバイスパッケージの構造。
【請求項３】
前記ダイスの下方に設けられた前記第１の部材は、前記シリコンダイスの背面側の一部を露出させる開口部をさらに有し、
前記第２の再配線層は、前記開口部に連結される請求項１に記載の半導体デバイスパッケージの構造。
【請求項４】
前記第１の再配線層、または前記第２の再配線層を覆って形成された保護ベースと、前記端子パッドに接続された導電バンプ構造と、をさらに有し、
前記端子パッドは、ＵＢＭ（バンプ下地金属）構造を有し、
前記基板の材料は、エポキシ系のＦＲ５、ＦＲ４、ＢＴ、シリコン、ＰＣＢ（プリントサーキッドボード）材料、ガラス、セラミック、合金、または金属を含み、
前記第２の（周囲）部材は、弾性のコアペースト材料を含み、
前記第１の再配線層、または前記第２の再配線層の材料は、Ｔｉ／Ｃｕ／Ａｕ合金、またはＴｉ／Ｃｕ／Ｎｉ／Ａｕ合金を含む請求項１に記載の半導体デバイスパッケージの構造。
【請求項５】
前記ダイは少なくとも、半導体チップ、受動素子、および電子素子を有し、
複数の受動素子、および／または複数のフリップチップパッケージ、または前記第１の再配線層を覆うとともに前記第１の再配線層に連結されるはんだバンプが形成されたチップサイズパッケージ（ＣＳＰ）をさらに有する請求項１に記載の半導体デバイスパッケージの構造。
【請求項６】
ダイ受入れスルーホールと、コンダクティブコネクティングスルーホール構造と、複数の金属パッドと、を少なくとも備える基板であって、前記複数の金属パッドが、両表面上に設けられるとともに前記コンダクティブコネクティングスルーホールを通って連結された前記基板を準備する工程と、
表面に配列パターンが形成されたダイ再配線ツール上に、パターン化した接着剤をプリントする工程と、
前記パターン化された接着剤によって前記再配線ツール上に前記基板を接着する工程と、
少なくとも、活性表面側を前記パターン化した接着剤によって固定させるとともにピックアンドプレイス・ファインアライメントシステムを用いて前記ダイ再配線ツール上に任意のピッチに任意の前記ダイスを再配線する工程と、
前記ダイスと前記基板に設けられたスルーホールの側壁との間に形成された空間、および前記ダイスの背面側に弾性のコアペースト（周囲）材料を再充填する工程と、
前記パターン化された接着剤を解放することによって内部に組み込まれた前記ダイスを備える前記基板を前記ダイ再配線ツールから分離する工程と、
内部に組み込まれたダイスを備える基板の上部表面および下部表面上に導電性ビルトアップ層を形成する工程と、
前記導電性ビルトアップ層上に接続構造を形成する工程と、を有する半導体デバイスパッケージ構造の形成方法。
【請求項７】
誘電体層は、弾性の誘電体層、感光性層、シリコンの誘電体層、ポリイミド（ＰＩ）の層、またはシリコン樹脂の層を含み、
前記シリコンの誘電体層は、シロキサンポリマー（ＳＩＮＲ）、ダウコーニングのＷＬ５０００シリーズ、またはこれらを組み合わせたものを含み、
前記基板の材料は、エポキシ系のＦＲ５、ＦＲ４、ＢＴ、シリコン、ＰＣＢ材料、ガラス、セラミック、合金、または金属を含み、
前記導電性ビルトアップ層の少なくとも一方は、Ｔｉ／Ｃｕ／Ａｕ合金、またはＴｉ／Ｃｕ／Ｎｉ／Ａｕ合金を含む請求項６に記載の半導体デバイスパッケージ構造の形成方法。
【請求項８】
下部表面側に前記導電性ビルトアップ層を形成する前に、シリコンダイスの一部を露出させるために前記ダイスの下方に設けられた前記コアペースト（周囲）材料に開口部を形成する工程をさらに有する請求項６に記載の半導体デバイスパッケージ構造の形成方法。
【請求項９】
下部表面側に前記導電性ビルトアップ層を形成する前に、シリコンダイスの一部を露出させるために前記ダイスの下方に設けられた前記コアペースト（周囲）材料に開口部を形成する工程をさらに有する請求項６に記載の半導体デバイスパッケージ構造の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の技術分野
本発明は、ウェハレベルパッケージ構造に関する。より詳細には、デュアルビルトアップ層が形成されたファンアウト型ウェハレベルパッケージによって信頼性を向上させるとともにデバイスのサイズを小型化させたものに関する。
【背景技術】
【０００２】
従来技術の説明
半導体デバイスの分野においては、素子の集積度が増加される一方、装置の小型化が進んでいる。それに伴って、高集積度を有するデバイスのパッケージング技術や接続に関する技術への要望が高まっている。一般に、フリップチップ接続方法にあっては、はんだバンプがダイの表面上に形成される。はんだバンプは、はんだバンプを任意のパターンに形成するソルダーレジストによって形成される。ソルダーレジストには、はんだを含む合成材料が使用されている。チップパッケージは、配電、信号の分配、放熱、保護および支持するための機能などを有している。半導体集積回路の構成は、より複雑化されつつある。そのため、従来のパッケージング技術であるリードフレームパッケージ、フレキシブルパッケージ、およびリジットパッケージなどにあっては、高集積化されたチップを小型化させるという要求を満たすことが困難になっている。
【０００３】
さらに、従来のパッケージング技術にあっては、ウェハ上においてダイを分割することによってダイスを形成し、それぞれのパッケージングを行っている。そのため、従来のパッケージング技術にあっては、製造工程において多くの作業時間が費やされていた。チップパッケージング技術と集積回路技術の発展との間には深い関係がある。電子素子の小型化に伴って、それに適応させたパッケージング技術が必要とされる。近年のパッケージング技術には、ボールグリッドアレイ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ：ＢＧＡ）や、フリップチップボールグリッドアレイ（Ｆｌｉｐ  Ｃｈｉｐ  Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ：ＦＣ−ＢＧＡ）、チップサイズパッケージ（Ｃｈｉｐ  Ｓｃａｌｅ  ｐａｃｋａｇｅ：ＣＳＰ）、ウェハレベルパッケージ（Ｗａｆｅｒ  ｌｅｖｅｌ  ｐａｃｋａｇｅ：ＷＬＰ）などが用いられている。ウェハレベルパッケージは、ウェハ上において全体のパッケージング、全ての電気接続、およびその他の処理工程を実施した後、ダイを分割（ダイシング）することによって複数のチップ（ダイス）を形成させている。全ての組み立て作業が終了した後、またはパッケージング作業が終了した後、ダイスが形成されたウェハから各半導体パッケージへと分割される。ウェハレベルパッケージは、非常に小さな外形形状を有し、良好な電気特性で結合される。
【０００４】
ウェハレベルパッケージは、ウェハ上においてダイの形成および試験が実施されるという点において優れたパッケージング技術である。ウェハは、表面実装ラインに沿ってダイシングされる。ウェハレベルパッケージは、一つのウェハ全体を対象としてダイシングする場合に利用されることが多く、チップやダイの単位を対象としてダイシングする場合には利用されない。ウェハレベルパッケージによって、スクライビング工程（ａ  ｓｃｒｉｂｉｎｇ  ｐｒｏｃｅｓｓ）を実施する前に、パッケージングおよび試験を終えることが可能となる。さらに、ウェハレベルパッケージは、ワイヤボンディング、ダイマウント、およびアンダーフィル（ｕｎｄｅｒ−ｆｉｌｌ）などの作業を簡略化することができる。
【０００５】
ウェハレベルパッケージによって、コストおよび作業に要する時間を減少させることができ、さらに、ウェハレベルパッケージの構造をダイと同一の構造に形成することが可能である。そのため、ウェハレベルパッケージは、小型化が要求される電子機器に適用される。
【０００６】
ウェハレベルパッケージは上記の様な利点を有するにも関わらず、ウェハレベルパッケージを利用するにあたり、いくつかの問題が存在する。例えば、ウェハレベルパッケージを構成する材料とマザーボード（プリントサーキットボード）との熱膨張係数（Ｃｏｅｆｆｉｃｉｅｎｔ  ｏｆ  Ｔｈｅｒｍａｌ  Ｅｘｐａｎｓｉｏｎ：ＣＴＥ）の違い（不整合）は、機械的な構造へ影響を与える重要な要素となる。米国特許明細書６２７１４６９に開示されるバッケージング方法にあっては、熱膨張係数の不整合という問題が生じている。成形材料に封入されたシリコン材質のダイを利用するため、上記の様な問題が生じている。周知の通り、シリコンの熱膨張係数は、２．３程度である。一方、成形材料の熱膨張係数は、４０〜８０程度である。配列によっては、チップの位置ずれが生じ得る。チップの位置ずれに起因して成形材料の硬化温度と誘電体層の材料の温度が上昇し、接続パッド（ｉｎｔｅｒ−ｃｏｎｎｅｃｔｉｎｇ  ｐａｄ）の位置ずれが生じる。接続パッドの位置ずれによって、生産効率および性能に関わる問題が引き起こされる。エポキシ樹脂の熱硬化温度は、ガラス転移温度（Ｔｇ）に近い値、またはそれを超える値を有している。そのため、位置ずれが生じた場合、熱サイクルにおいて配列を元に戻すことが困難となる。つまり、従来のパッケージ構造にあっては、大型化の問題が解決されず、製造コストの増加が引き起こされる。
【０００７】
さらに、基板上に直接形成されたダイに関し、その他複数の技術が存在する。一般に知られるように、半導体ダイのパッドは、再配線層（ＲＤＬ）による再配線工程を通じて、エリアアレイ型の複数のメタルパッド内に再配線される。ビルトアップ層は、パッケージのサイズを大型化させる。そのため、パッケージの厚さが増加されてしまう。これは、チップサイズを小型化させるという要求とは矛盾したものとなる。
【０００８】
さらに、従来の発明にあっては、パネル型パッケージ（Ｐａｎｅｌ  ｔｙｐｅ  ｐａｃｋａｇｅ）の形成に際し、作業工程が煩雑化されるという問題がある。そして、成形に利用される封入および射出用の成形材料も必要とされる。合成材料を加熱養生させた後、歪みを矯正させるため、ダイ表面の温度および合成材料の温度を同程度にコントロールすることは現実的ではなく、化学機械研磨（ＣＭＰ）などによって、不均一な表面を研磨している。化学機械研磨を用いることによって、コストの増加が生じている。
【特許文献１】米国特許第６２７１４６９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
発明の概要
前述した理由より、本発明は、熱膨張係数の整合が良好になされ、小型化することによって前述した問題を解決し、さらに熱サイクル試験においてより高い信頼性を有するファンアウト型ウェハレベルパッケージ（ＦＯ−ＷＬＰ）構造を提供するものである。
【００１０】
本発明の目的は、熱膨張係数の整合が良好になされ、小型化されたファンアウト型ウェハレベルパッケージ構造を提供することである。
【００１１】
本発明のその他の目的は、信頼性を高め、さらにデバイスを小型化させるダイ受入れスルーホールを有するファンアウト型ウェハレベルパッケージを提供することである。
【００１２】
本発明のその他の目的は、ファンアウトトレース量を増加させるデュアルサイドビルトアップ層（上面および下面に形成される）を有するファンアウト型ウェハレベルパッケージを提供することである。そして、本発明のパッケージは、ディアルサイドビルトアップ層を介した導電トレースのサイズおよびパッドピッチの再配線によって放熱能力を向上させている。
【課題を解決するための手段】
【００１３】
本発明に係る半導体デバイスパッケージの構造は、ダイ受入れスルーホール（ｄｉｅ  ｒｅｃｅｖｉｎｇ  ｔｈｒｏｇｕｈ  ｈｏｌｅｓ）およびコンダクティブコネクティングスルーホール構造（ｃｏｎｄｕｃｔｉｖｅ  ｃｏｎｎｅｃｔｉｎｇ  ｔｈｒｏｕｇｈ  ｈｏｌｅ  ｓｔｒｕｃｔｕｒｅ）が少なくとも備えられた基板であって、コンダクティブコネクティングスルーホール構造が、基板の上部表面に設けられた第１の接続パッドと基板の下部表面に設けられた第２の接続パッドとを連結し、少なくとも、ダイ受入れスルーホール内に配置された金属パッドを有するダイと、ダイの下方に設けられた第１の部材であって、第１の部材の下部表面を基板と同一平面上に維持し、ダイとダイ受入れスルーホールの側壁との間に充填される第２（周囲）の部材と、第１の再配線層（ＲＤＬ）は、ダイの活性表面および基板の上方に形成されるとともに第1の接続パッドに連結されており、第２の接続パッドは、基板の下部表面に形成されるとともにコンダクティブコネクティングスルーホール構造を通して第１の接続パッドに連結されている。第２の再配線層は、基板、および第１、第２（周囲）の部材の下方に形成されるとともに第２の接続パッドと端子パッドとに連結されている。
【００１４】
基板の材料は、エポキシ系のＦＲ５、ＦＲ４、ＢＴ（ビスマレイミドトリアジン樹脂）、シリコン、ＰＣＢ（プリントサーキッドボード）材料、ガラス、またはセラミックを含む。選択的に、基板の材料は、合金、または金属を含む。基板の熱膨張係数（Ｃｏｆｆｃｉｅｎｔ  ｏｆ  Ｔｈｅｒｍａｌ  Ｅｘｐａｎｓｉｏｎ）は、マザーボード（ＰＣＢ）が有する熱膨張係数１４〜１７と同程度にすることが望ましい。誘電体層の材料は、弾性の誘電体層（ｅｌａｓｔｉｃ  ｄｉｅｌｅｃｔｒｉｃ  ｌａｙｅｒ）、感光性層（ｐｈｏｔｏｓｅｎｓｉｔｉｖｅ  ｌａｙｅｒ）、シリコンの誘電体層（ｓｉｌｉｃｏｎｅ  ｄｉｅｌｅｃｔｒｉｃ  ｂａｓｅｄ  ｌａｙｅｒ）、シロキサンポリマーの層（ｓｉｌｏｘａｎｅ  ｐｏｌｙｍｅｒ（ＳＩＮＲ）  ｌａｙｅｒ）、ポリイミドの層（ｐｏｌｙｉｍｉｄｅ（ＰＩ）  ｌａｙｅｒ）、またはシリコン樹脂の層（ｓｉｌｉｃｏｎｅ  ｒｅｓｉｎ  ｌａｙｅｒ）を含む。
【００１５】
本発明は、半導体デバイスパッケージ構造の形成方法を提供するものであり、少なくともダイ受入れスルーホールと、コンダクティブコネクティングスルーホール構造と、複数の金属パッドと、を少なくとも備える基板であって、複数の金属パッドが、両表面上に設けられるとともにコンダクティブコネクティングスルーホールを通って連結された前基板を準備すること。ダイ再配線ツール（ｄｉｅ  ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ｔｏｏｌ）にパターン化された接着剤上に基板を接着すること。ピックアンドプレイス・ファインアライメントシステムによって、ダイ再配線ツール上において任意のピッチに、少なくとも、金属パッドを有するダイを任意に再配線し、ダイの活性表面をパターン化された接着剤によって固定すること。ダイの背面側に第１の接着物質を充填すること（ダイシングによる切断の前、ウェハの形成時に行われ得る）。ダイのエッジ部（側壁）と基板に備えられたダイ受入れスルーホールとの間に形成された空間へ第２の接着（周囲）物質を充填すること。パターン化された接着剤を解放することによって、ダイ再配線ツールからパネルウェハ（接着物質とともにダイが内部に組み込まれた基板）を分離させること。金属パッドおよび第１の接続パッドに接続される第１の再配線層（ビルトアップ層）を形成すること。ビルトアップ層の上部表面（基板の上部表面）にプロテクションベースを付着させること。基板に形成された第２の接続パッドおよび接続端子に接続される第２の再配線層を基板の下部表面に形成すること。バンプ下地金属を形成すること。端子パッドに連結されるソルダーボール／バンプを形成すること。そして、切断によって個別のダイへダイシングするためにテープ上にパッケージ構造（パネルフォームにおける）を実装すること。ダイシングの前に、最終試験、および／またはパネルウェハフォームへのバーン−イン（ｂｕｒｎ−ｉｎ）を実施することが望ましい。
図面の簡単な説明
図１ａ、図１ｂ、図１ｃは、本発明のファンアウト型ウェハレベルパッケージ構造の断面を示す図である。
【００１６】
図２は、本発明の基板の断面を示す図である。
【００１７】
図３は、本発明の基板とガラスキャリアとの連結の断面を示す図である。
【００１８】
図４は、本発明の基板の平面を示す図である。
【００１９】
図５は、本発明の高熱サイクル試験における半導デバイスパッケージを示す図である。
【００２０】
図６は、本発明のマルチチップとともにファンアウト型ウェハレベルパッケージ構造の断面を示す図である。
【００２１】
図７は、本発明のマルチチップ、受動素子、およびフリップチップパッケージとともにファンアウト型ウェハレベルパッケージ構造の断面を示す図である。
【発明を実施するための最良の形態】
【００２２】
好ましい実施形態の説明
本発明は、ここに、本発明の好ましい実施形態と添付される図によって、更に詳細に述
べられる。とはいっても、それは、本発明の好ましい実施形態を例示するのみであること
を認識されなければならない。ここで述べられる好ましい実施形態の他に、本発明は、明
示的に述べられるそれらに加えて他の実施形態の広範囲にわたって実施されることができ
、そして本発明の範囲は添付の特許請求の範囲に定める場合を除き明確に制限されない。
【００２３】
本発明は、ファンアウト型ウェハレベルパッケージ（ｆａｎ−ｏｕｔ  ＷＬＰ）の構造に関するものである。ファンアウト型ウェハレベルパッケージは、金属の接続端子パッド（ｔｅｒｍｉｎａｌ  ｃｏｎｔａｃｔ  ｍｅｔａｌ  ｐａｄｓ）１０４が形成された基板１０２と、基板１０２に予め形成されたダイ受入れスルーホール１０６と、を有している。スルーホールは、基板の上面側から下面側へと貫通して形成されている。少なくとも、基板に形成されたダイ受入れスルーホール内には、金属パッドを有するダイが配置されている。ダイには、ダイ周辺部に設けられた第２の部材（コアペースト）が付着されている。弾性のコアペースト材料は、例えば、ダイのエッジ部とダイ受入れスルーホールの側壁との間に形成された空間、および／またはダイの下方に充填される。ダイシングが行われる前に、ダイの下部に充填された第１の部材は、シリコンウェハの一部を形成する。例えば、塗布テープは、ダイシングにおいてはマウントを形成し、金属めっき工程においてはウェハの背面を形成する。第１の部材および第２の部材には、同じ材料を用いることも可能である。感光性誘電材料は、ダイ、および基板（コアペースト部分を含む）を覆うようにしてそれらの下方に設けられる。熱膨張係数の不整合によって生じ熱による応力の問題を解消するため、弾性材料によって感光性誘電材料を形成することが望ましい。
【００２４】
図１ａ、１ｂ、そして図１ｃは、本発明の一実施形態におけるファンアウト型ウェハレベルパッケージの断面を示す。図１ａ、１ｂ、１ｃに示されるように、ファンアウト型ウェハレベルパッケージ構造は、第１の導電接続端子パッド１０４（有機基板に用いられるもの）を有する基板１０２と、基板１０２に設けられ、ダイ１０８を受入れるダイ受け入れスルーホール１０６と、を有している。ダイ受入れスルーホール１０６は、基板の上面側から下面側にかけて、基板内を貫通させて形成されている。スルーホール１０６は、基板１０２に予め形成されている。第１の部材１１０は、ダイ１０８の下部表面において、プリント／コーティング／ディスペンシング（ｄｉｓｐｅｎｓｉｎｇ）されて、ダイ１０８をシールする。第２（コアペースト）の部材１１１は、ダイのエッジ部１０８とスルーホール１０６の側壁との間に形成される空間（隙間）に再充填される。ダイの下部に充填される部材と空間内に充填される部材には、異なる種類の材料から形成された部材を用いることができる。導電性（金属）層１１２は、ダイ受入れスルーホール１０６の側壁を覆うようにして形成され、コアペーストと基板との間の接着性を向上させる機能を備えている。
【００２５】
ダイ１０８は、ダイ受入れスルーホール１０６内において、第１の部材１１１および第２の部材１１０上に配置される。知られているように、接続パッド（ボンディングパッド）１１４は、表面活性側であるダイ１０８上に形成される。感光性層（または、誘電体層）１１６は、ダイ１０８と基板１０２の上部表面にわたって形成されている。誘電体層１１６には、リソグラフィ工程や、露光工程、現像工程によって複数の開口部が形成される。複数の開口部は、接続パッド（または、Ｉ／Ｏパッド）１１４および基板１０２の上部表面に設けられた第１の導電接続端子パッド１０４の配置に合わせて形成される。再配線層１１８は、導電トレース１１８とも称され、誘電体層１１６上に形成された金属層を部分的に除去することによって形成される。再配線層１１８と、ダイ１０８との電気的な接続は、Ｉ／Ｏパッド１１４および第１の導電接続端子パッド１０４によって維持される。プロテクションベース（層）１２６は、再配線層１１８を覆って形成されている。再配線層１１８を覆う作業は、ビルトアップ層を形成する工程によって行われる。基板１０２は、さらに、基板１０２に形成されたコンダクティブコネクティングスルーホール１２０を有している。導電接続は、基板１０２の性能を向上させる。第１の導電接続端子パッド１０４は、コンダクティブコネクティングスルーホール１２０上に形成される。電気的な接続を維持させるため、コンダクティブコネクティングスルーホール１２０内に導電材料が再充填される。スクライバーライン（ｓｃｒｉｂｅ  ｌｉｎｅ）１２４は、パッケージユニット間の距離によって定められる。スクライバーライン１２４は、誘電体層に覆われないように形成されている。
【００２６】
第２の導電接続端子パッド１２２は、基板１０２の下部表面に形成される。さらに、下方のコンダクティブコネクティングスルーホール１２０は、第１の導電接続端子パッド１０４と連結される。感光性層、または誘電体層１２８は、第２の導電接続端子パッド１２２、第１の部材１１０、基板１０２上に形成されている。接地、または、放熱のためにダイの背面を連通させることが必要な場合、レーザによって第１の部材の下部（ダイの背面）に、開口部を形成させる。誘電体層１２８には、リソグラフィ工程や、露光工程、現像工程によって複数の開口部が形成される。基板１０２の下部表面上に形成された第２の導電接続端子パッド１２２には、第２の導電接続端子パッド１２２を相互に接続させるために複数の開口部が形成される。再配線層（導電トレース）１３０は、誘電体層１２８上に形成された金属層を部分的に除去することによって、誘電体層１２８上に形成される。最後に、再配線層１３０を覆うようにしてプロテクション層１３２を形成し、プロテクション層１３２上にバンプ下地金属１３４を形成するための複数の開口部を形成する。バンプ下地金具１３４上には、導電バンプ（Ｃｏｎｄｕｃｔｉｖｅ  Ｂａｌｌｓ）１３６が形成される。
【００２７】
熱サイクルによって誘電体層には弾性的な性質が生じ、ダイ１０８と基板１０２との間には、熱による機械的な応力が発生する。誘電体層１１６、１２８、第１の部材１１０、および第２の部材１１１は、熱による機械的な応力を吸収する緩衝部として機能する。加えて、誘電体層１１６と１２８は、熱による機械的な応力の吸収を補助する。上記の構造によって、ボールグリッドアレイ型パッケージが構成される。
【００２８】
望ましくは、基板１０２の材料は、有機基板であって、エポキシ系のＦＲ５、ＢＴ、プリントサーキッドボード材料であって、スルーホール、またはプレエッチング回路が形成された銅板によって定められる。望ましくは、１つのマザーボード（プリントサーキッドボード）において、熱膨張係数が同じ値である。望ましくは、有機基板は、ガラス遷移温度（Ｔｇ）の値が高く、エポキシ系のＦＲ５、またはＢＴ（ビスマレイミドトリアジン樹脂）系の基板である。銅金属（熱膨張係数の値が１６程度）を用いることも可能である。その他にも、ガラス、セラミック、シリコンも基板に用いられている。弾性のコアペーストは、シリコンゴム弾性材料によって形成される。
【００２９】
エポキシ系の材料（ＦＲ５／ＢＴ）によって形成された有機基板の熱膨張係数（ＸＹ軸方向）は、１６程度であり、Ｚ軸方向において６０程度である。そして、チップ再配線ツールには、基板と同程度の熱膨張係数を有するものが選択される。そして、コアペースト材料が熱硬化する過程において、問題となるダイに生じる位置ずれが減少される。ウェハレベルパッケージ工程において、誘電体層およびコアペーストを硬化させる温度域において行われる高温度の熱サイクルが必要とされる。ＦＲ５／ＢＴは、熱サイクル（ガラス遷移温度Ｔｇ近傍における温度）の後に位置を元に戻すことが困難である。仮に熱膨張係数が不整合である場合、ウェハレベルパッケージ工程においてパネル上のダイの位置ずれ生じることがある。ウェハレベルパッケージ工程においては、誘電体層およびコアペーストを硬化させる温度域において行われる高温度の熱サイクルが必要とされる。
【００３０】
基板には、ウェハと同形状の円形形状のものであって、２００〜３００ｍｍ程度、または、それ以上の直径を有するものが用いられる。基板には、パネル形状のような長方形形状のものを用いることも可能である。基板１０２には、ダイ受入れスルーホール１０６が予め形成される。スクライバーライン１２４は、ユニットをそれぞれ分離させるように、各ユニット間に形成される。図２を参照していただき、基板１０２は、予め複数のダイ受入れスルーホール１０６と、コンダクティブコネクティングスルーホール１２０と、を有している。導電材料は、コンダクティブコネクティングスルーホール内へ再充填され、コンダクティブコネクティングスルーホール構造が形成される。
【００３１】
本発明の一実施形態にあっては、誘電体層１１６、１２８、１３２は、望ましくは、弾性の誘電材料である。シリコンの誘電材料は、シリコン誘電体をベースとする材料にシロキサンポリマーや、ダウコーニングのＷＬ５０００シリーズをそれぞれ含ませたもの、またはシロキサンポリマーおよびダウコーニングのＷＬ５０００シリーズの両方を含ませたものが望ましい。その他の実施形態にあっては、例えば、ポリイミドや、シリコン樹脂によって誘電体層を形成する。望ましくは、作業の簡略化のために、それらを感光性層として利用する。
【００３２】
本発明の一実施形態にあっては、弾性の誘電体層は、例えば、熱膨張係数が１００（ｐｐｍ／℃）よりも大きく、伸長率が４０％程度（望ましくは、３０〜５０％）であって、プラスチックの硬度よりも大きく、かつゴムの硬度よりも小さな硬度を有した材料が用いられる。弾性の誘電体層の厚さは、熱サイクル試験において、再配線層および誘電体層の接続部分が蓄積する応力の蓄積量によって変化させる。
【００３３】
図３は、ＢＴ／ＦＲ５キャリアのためのツール３００（例えば、ガラス、シリコン、セラミック、金属および合金）および基板１０２を示す。紫外線硬化型の材料が用いられる接着物質３０２は、ツール３００のエッジ部周辺に形成される。ツールは、例えば、パネルの成形とともにＢＴ／ＦＲ５によって形成され得る。コンダクティブコネクティングスルーホール構造は、基板のエッジ部には形成されない。図３の下方部分は、ツール３００と基板１０２との連結を示している。パネルは、ＢＴ／ＦＲ５キャリアと接着される。作業中、ＢＴ／ＦＲ５キャリアは、パネルが貼り付けられた状態を維持する。キャリアは、４００〜６００μｍ程度の厚さで形成される。
【００３４】
図４は、ダイ受入れスルーホール１０６を有する基板１０２の平面を示す。基板１０２の縁部４００には、ダイ受入れスルーホール１０６は形成されておらず、ウェハレベルパッケージを形成する工程において、ＢＴ／ＦＲ５キャリアを貼り付けている。ウェハレベルパッケージを形成する工程が終了した後、パネルおよびキャリアを切り離すために、基板１０２は点線に沿って切断される。点線より内側の範囲における切断作業は、ダイシング工程によって行われる。
【００３５】
図５を参照していただき、熱膨張係数に関する問題が顕著に生じる部位を示す。シリコンダイ１０８（熱膨張係数は、２．３程度）は、パッケージ全体における内側部分においてパッケージングさている。ＦＲ５、またはＢＴを含むエポキシ系の材料（熱膨張係数は、１６程度）によって基板は形成されている。基板１０２は、プリントサーキットボードやマザーボード５０２と同程度の熱膨張係数を有している。ダイ１０８と基板１０２との間に形成される空間（隙間）には、熱膨張係数の不整合（ダイとエポキシ系のＦＲ５、またはＢＴとの間における不整合）によって生じ得る、熱による機械的な応力を吸収させるための充填部材（望ましくは、弾性のコアペースト）が充填される。さらに、誘電体層１１６は、Ｉ／Ｏパッドとプリントサーキットボード５０２との間に応力を吸収させるための弾性部材を備えている。再配線層は、熱膨張係数が１６程度のＣｕ、またはＡｕによって形成されている。再配線層の熱膨張係数は、プリントサーキッドボード５０２や、有機基板、バンプ下地金具１３４と同程度である。バンプ下地金具１３４は、基板１０２の金属の接続端子パッド１０４の下方に配置された導電パンプ１３６に形成されている。プリントサーキッドボード５０２における金属部の材料には、Ｃｕを含む合成金属が用いられている。Ｃｕの熱膨張係数の値は１６程度であるため、プリントサーキットボードの熱膨張係数との整合させることが可能である。上述したように、本発明は、ファンアウト型ウェハレベルパッケージの熱膨張係数の整合（Ｘ、Ｙ軸方向における整合）に関する問題に対して、優れた解決策を提供するものである。
【００３６】
図６は、マルチチップ構造に適用される本実施形態の一例を示し、図７は、その他の実施形態であって、受動素子、および／またははんだバンプが形成されたマルチチップパッケージや、表面の先端部分にはんだバンプが形成されたチップサイズパッケージ、電気接続された再配線層など、ＳＩＰ（Ｓｙｓｔｅｍ  ｉｎ  ｐａｃｋａｇｅ）に適用されるものを示す。 
【００３７】
以下に示される方法は、ビルトアップ層（プリントサーキッドボードおよび基板）の下部における熱膨張係数の整合に関する問題を解決し、より高い信頼性（基板上における端子パッド（はんだバンプ）のＸ、Ｙ軸方向において、熱による応力が生じない状態の信頼性）を提供する。さらに弾性の誘電体層によってＺ軸方向における応力をも吸収させる。ダイ１０８のエッジ部と基板１０２に形成されたコンダクティブコネクティングスルーホール１０８の側壁との間に形成された空間（隙間）には、機械または熱的な応力を吸収する弾性の誘電材料が充填される。
【００３８】
本発明の一実施形態にあっては、再配線層は、Ｔｉ／Ｃｕ／Ａｕ合金、またはＴｉ／Ｃｕ／Ｎｉ合金を含む。再配線層は、厚さが２〜１５μｍ程度に形成されている。Ｔｉ／Ｃｕ合金は、シードメタル層としてスパッタリングによって形成される。Ｃｕ／Ａｕ合金、またはＣｕ／Ｎｉ／Ａｕ合金は、シードメタル層として電気めっきによって形成される。電気めっきによって再配線層を形成することによって、再配線層を十分な厚さに形成することができる。さらに熱サイクルにおいて生じ得る熱膨張係数の不整合に起因する問題に対し、より優れた機械的性能を発揮させることができる。金属パッドは、Ａｌ、Ｃｕ、またはＡｌ、Ｃｕを混合させて形成される。例えば、ファンアウト型ウェハレベルパッケージ構造において、誘電体層としてシロキサンポリマーを利用した場合や、再配線層として銅を利用した場合、圧力解析の結果（省略する）、再配線層および誘電体層の接続部分に蓄積される応力の減少が確認される。
【００３９】
同様にして、図１ａ、１ｂ、１ｃ、および図２を参照して、ダイ１０８から再配線層へファンアウトが伝送される。ファンアウトは第２の端子パッド１２２、および再配線層の下方に形成されたバンプ下地金具１３４へと伝送される。従来の発明にあっては、予め基板１０２に形成されたスルーホール１０６内にダイ１０８を取り付けることができず、パッケージの厚さを減少させることが困難であった。さらに、パッケージの厚さを減少させることが困難であった。本発明のパッケージは、従来のパッケージと比較して厚さを減少させることができる。さらに、基板はパッケージングの前に予め用意されている。スルーホール１０６も予め定められている。そのため、従来よりも処理能力を向上させることが可能になっている。本発明は、パッケージの厚さが減少され、熱膨張係数の整合がなされたファンアウト型ウェハレベルパッケージを提供することができる。
【００４０】
本発明は、予め用意された基板（望ましくは、ＦＲ４／ＦＲ５／ＢＴから形成された有機基板）と、上部表面および下部表面に形成されてコネクティングスルーホールによって連結された金属パッドと、を有している。ダイ受入れスルーホールは、ダイのサイズよりも１００μｍ程度大きく形成されている。スルーホールの深さは、ダイの厚さと同程度、または２５μｍ程度大きく形成されている。
【００４１】
次の工程は、ウェハを任意の厚さ寸法に形成するために、ウェハの背面側において折れ重なるようにラッピングを行う。ウェハは、ダイシング工程時に投入される。
【００４２】
そして、本発明の形成方法は、配列パターンが形成された再配線（アライメント）ツールを有している。パターン化された接着剤は、ツール（ダイの表面において固定させるために用いられる）上にプリントされる。そのため、フリップチップ機能およびピックアンドプレイス・ファインアライメントシステムによって、ツール上に任意のピッチでダイを任意に再配線させることができる。パターン化された接着剤は、ツール上にチップ（表面活性面側）を接着させる。そして、基板（ダイ受入れスルーホールが形成された）がツール上において接着される。次に、ダイとダイ受入れスルーホールの側壁との間に形成された空間、およびダイの背面に弾性のコアペースト材料が設けられる。コアペースト表面および基板表面は、同一平面上に配置された状態を維持することが望ましい。硬化させるための工程においては、紫外線照射、または熱によってコアペースト材料の硬化や、キャリアの接着が行われる。基板上へのキャリアの接着、およびダイ背面へのキャリアの接着には、パネル用ボンダーが用いられる。パネルウェハと接着剤との分離には、バキュームボンダーを用いるのが望ましい。
【００４３】
再びダイは基板（パネルベース）上において再配線される。そして、ダイの表面を湿らし、および／または乾燥させてダイの表面を洗浄する洗浄作業が行われる。次工程は、パネルの表面に誘電材料をコーティングする。次に、リソグラフィ工程によって金属接続パッドとＡｌボンディングパッド、またはスクライバーラインに開口部を形成する。プラズマ洗浄工程によって、ビアホールおよびＡｌボンディングパッドの表面部分の洗浄を行う。次に、Ｔｉ／Ｃｕをスパッタリングし、シードメタル層を形成させる。そして、誘電体層およびシードメタル層上にフォトレジスタを形成し、再配線層のパターンを形成させる。そして、Ｃｕ／Ａｕ合金、またはＣｕ／Ｎｉ／Ａｕ合金を再配線層の材料として、電気めっきを行った後、フォトレジスタを除去し、金属エッチングによって再配線層に金属トレースを形成させる。次の工程は、上部の誘電体層をコーティング、または転写し、試験に用いられる接続用の金属バス（最終試験用の付加的なもの）または、スクライバーライン（付加的なもの）を形成させる。シード層およびフォトレジスタ、電気めっき、除去／エッチングなどの作業を繰り返すことによって、マルチ再配線層（ｍｕｌｔｉ−ＲＤＬ）および誘電体層が形成される。
【００４４】
その後、パネルの背面側からキャリア３００が分離され、パネルの表面上においてキャリア３００が接着される。洗浄作業は、パネルを湿らし、および／または乾燥させることによって、パネルの背面を洗浄する。さらに、付加的に、ダイの背面にレーザを照射して開口部を形成させる（必要な場合）。次の工程は、誘電体層を形成するために、パネルの背面に誘電材料をコーティングする。次にリソグラフィ工程によって金属接続パッド、および／またはダイ背面の一部に開口部を形成する。次の工程は、Ｔｉ／Ｃｕをスパッタリングし、シードメタル層を誘電体層上に形成する。そして、誘電体層およびシードメタル層上にフォトレジスタを形成し、再配線層のパターンを形成させる。次に、電気めっきによってＣｕ／Ａｕ、またはＣｕ／Ｎｉ／Ａｕの再配線層を形成させる。そして、フォトレジスタを除去し、金属エッチングによって再配線層に金属トレースを形成させる。次に、上部の誘電体層をコーティング、またはプリントし、バンプ下地金具を形成するためのる金属接続パッドを開く。
【００４５】
ボールの配置、またはソルダーペーストのプリントが終了した後、バンプ側へ熱を輻射するため、再び熱輻射工程が実施される（ボールグリッドアレイ型の場合）。そして、試験が実施される。パネルウェハレベルの最終的な試験は、垂直プローブカードや、エポキシプローブカードをソルダーボール、またはソルダーバンプへ接続して行われる。試験終了後、基板は、独立したユニット単位のパッケージへダイシングされる。そして、各パッケージは選択され、トレー上に配置され、接着、または巻き付けられる。
【００４６】
本発明の優れている点：
パネルウェハ型の製造工程を簡略することができるとともにパネル表面の粗度を容易に調整することができる。パネルの厚さを容易に調整することができ、さらに作業中におけるダイの位置ずれを防止することができる。射出成形を省略することができ、化学機械研磨を適用する必要がない。さらに、各工程を通して、ダイに反りが発生することも防止できる。ウェハレベルパッケージによって、容易にパネルウェハを作製することができる。ビルトアップ層（プリントサーキッドボードおよび基板）の下部において、熱膨張係数の整合がなされているため、ボード上のＸ軸およびＹ軸方向における熱による応力の発生が防止される。さらに、ビルトアップ層には、Ｚ軸方向に発生する応力を吸収する弾性の誘電体層を使用しているため、優れた信頼性を発揮する。単一の部材は、ダイシング工程によって、個別に切り離される。
【００４７】
基板には、予め形成されたスルーホール、接続用スルーホール、接続端子、金属パッド（有機基板用）が予め形成されている。ダイ受入れスルーホールの大きさは、ダイと同程度の大きさか、または一辺あたり、ダイよりも１００μｍ程度大きく形成されている。充填した弾性のコアペースト材料は、シリコンダイと基板（ＦＲ５／ＢＴ）との熱膨張係数の不整合によって生じる熱応力を吸収し、応力を開放させるための緩衝部として機能する。加えて、ダイのエッジ部と基板の側壁との間に形成された空間に、弾性の誘電材料を充填することによって、熱膨張係数の不整合によって生じ得る機械的、または熱的な応力が吸収される。ダイの上部表面、および下部表面において形成される簡略化されたビルトアップ層によって、パッケージングを行う処理能力が向上されている（製造時間の短縮）。端子パッドは、ダイの活性表面とは反対側の面に形成される。
【００４８】
ダイを配置する工程は、一般的な手順に従って行われる。本発明において、弾性のコアペースト材料（樹脂や、エポキシ系の合成材料、シリコンゴムなど）は、ダイのエッジ部とスルーホールの側壁との間に形成される空間に再充填され、熱応力を開放する緩衝部として機能する。そして、真空熱硬化法（ｖａｃｕｕｍ  ｈｅａｔ  ｃｕｒｉｎｇ）が適用されており、パネルを形成する工程において、熱膨張係数の不整合によって生じる問題が解決される（基板の熱膨張係数と同程度のＢＴ／ＦＲ５をキャリアとして使用）。ダイと基板との深さには、２５μｍ程度の差がある。誘電体層は、パネルの上部および下部表面に形成される。再配線層も同様に、パネルの上部および下部表面に形成される。シリコン誘電材料（望ましくは、シロキサンポリマー）のみが、活性表面、および基板（望ましくは、ＦＲ４／５、またはＢＴ）表面上にコーティングされている。誘電体層（シロキサンポリマー）が開口部を形成させるための感光性層として形成されており、接続は、開口部によって行われる。そのため、接続パッドには、フォトマスク工程によって開口部が形成される。ダイおよび基板は、ともにキャリアに接着されている。パッケージおよびボードレベルは、これまでに比べ、より信頼性が高まっている。特に温度領域の高い熱サイクル試験において優れた信頼性を発揮する。それは、基板、およびＰＣＢマザーボードが、同程度の熱膨張係数を有しているため、熱による機械的な応力が、はんだバンプ／はんだボールに付与されることを防止しているためである。そして、保護されたパッケージは、非常に薄く、２００μｍ程度の厚さで形成されている。コストは低く、製造工程も簡略化されている。マルチチップパッケージの製造も容易に行うことができる。
【００４９】
以上、本発明の好ましい実施形態について説明されたが、本発明は、本発明において説明された好ましい実施形態のみに限定されると理解してはならない。請求の範囲によって定義される本発明の精神および範囲を逸脱することなく、さらに変更および改変を行うことが可能である。
【図面の簡単な説明】
【００５０】
【図１ａ】本発明のファンアウト型ウェハレベルパッケージ構造の断面を示す図である。
【００５１】
【図１ｂ】本発明のファンアウト型ウェハレベルパッケージ構造の断面を示す図である。
【００５２】
【図１ｃ】本発明のファンアウト型ウェハレベルパッケージ構造の断面を示す図である。
【図２】本発明の基板の断面を示す図である。
【図３】本発明の基板とガラスキャリアとの連結の断面を示す図である。
【図４】本発明の基板の平面を示す図である。
【図５】本発明の高熱サイクル試験における半導デバイスパッケージを示す図である。
【図６】本発明のマルチチップとともにファンアウト型ウェハレベルパッケージ構造の断面を示す図である。
【図７】本発明のマルチチップ、受動素子、およびフリップチップパッケージとともにファンアウト型ウェハレベルパッケージ構造の断面を示す図である。
【図１ａ】
2008258621.tif 000003
【図１ｂ】
2008258621.tif 000004
【図１ｃ】
2008258621.tif 000005
【図２】
2008258621.tif 000006
【図３】
2008258621.tif 000007
【図４】
2008258621.tif 000008
【図５】
2008258621.tif 000009
【図６】
2008258621.tif 000010
【図７】
2008258621.tif 000011
【手続補正書】
【提出日】平成20年6月4日(2008.6.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ダイ受入れスルーホールおよびコンダクティブコネクティングスルーホール構造が少なくとも備えられた基板であって、前記コンダクティブコネクティングスルーホール構造が、前記基板の上部表面に設けられた第１の接続パッドと前記基板の下部表面に設けられた第２の接続パッドとを連結し、
少なくとも、前記ダイ受入れスルーホール内に配置された金属パッドを有するダイと、
少なくとも、前記ダイスおよび前記基板の上方に形成され、前記ダイが有する前記金属パッドと前記第１の接続パッドとに連結される第１の再配線層（ＲＤＬ）と、
少なくとも、前記第１の部材および前記基板の下方に形成され、前記第２の接続パッドと端子パッドとに連結される第２の再配線層と、を有する半導体デバイスパッケージの構造。
【請求項２】
前記ダイおよび前記基板上に形成された開口部を有する第１の誘電体層と、前記第１の部材および前記基板の下部表面に形成された第２の誘電体層と、をさらに有し、
前記第１の再配線層は、前記第１の誘電体層上に形成され、前記第２の再配線層は、前記第２の誘電体層上に形成されており、
前記第１の誘電体層、または前記第２の誘電体層は、弾性の誘電体層、感光性層、シリコンの誘電体層、シロキサンポリマー（ＳＩＮＲ）の層、ポリイミド（ＰＩ）の層、またはシリコン樹脂の層を含む請求項１に記載の半導体デバイスパッケージの構造。
【請求項３】
前記ダイスの下方に設けられた前記第１の部材は、前記シリコンダイスの背面側の一部を露出させる開口部をさらに有し、
前記第２の再配線層は、前記開口部に連結される請求項１に記載の半導体デバイスパッケージの構造。
【請求項４】
前記第１の再配線層、または前記第２の再配線層を覆って形成された保護ベースと、前記端子パッドに接続された導電バンプ構造と、をさらに有し、
前記端子パッドは、ＵＢＭ（バンプ下地金属）構造を有し、
前記基板の材料は、エポキシ系のＦＲ５、ＦＲ４、ＢＴ、シリコン、ＰＣＢ（プリントサーキッドボード）材料、ガラス、セラミック、合金、または金属を含み、
前記第２の（周囲）部材は、弾性のコアペースト材料を含み、
前記第１の再配線層、または前記第２の再配線層の材料は、Ｔｉ／Ｃｕ／Ａｕ合金、またはＴｉ／Ｃｕ／Ｎｉ／Ａｕ合金を含む請求項１に記載の半導体デバイスパッケージの構造。
【請求項５】
前記ダイは少なくとも、半導体チップ、受動素子、および電子素子を有し、
複数の受動素子、および／または複数のフリップチップパッケージ、または前記第１の再配線層を覆うとともに前記第１の再配線層に連結されるはんだバンプが形成されたチップサイズパッケージ（ＣＳＰ）をさらに有する請求項１に記載の半導体デバイスパッケージの構造。
【請求項６】
ダイ受入れスルーホールと、コンダクティブコネクティングスルーホール構造と、複数の金属パッドと、を少なくとも備える基板であって、前記複数の金属パッドが、両表面上に設けられるとともに前記コンダクティブコネクティングスルーホールを通って連結された前記基板を準備する工程と、
表面に配列パターンが形成されたダイ再配線ツール上に、パターン化した接着剤をプリントする工程と、
前記パターン化された接着剤によって前記再配線ツール上に前記基板を接着する工程と、
少なくとも、活性表面側を前記パターン化した接着剤によって固定させるとともにピックアンドプレイス・ファインアライメントシステムを用いて前記ダイ再配線ツール上に任意のピッチに任意の前記ダイスを再配線する工程と、
前記ダイスと前記基板に設けられたスルーホールの側壁との間に形成された空間、および前記ダイスの背面側に弾性のコアペースト（周囲）材料を再充填する工程と、
前記パターン化された接着剤を解放することによって内部に組み込まれた前記ダイスを備える前記基板を前記ダイ再配線ツールから分離する工程と、
内部に組み込まれたダイスを備える基板の上部表面および下部表面上に導電性ビルトアップ層を形成する工程と、
前記導電性ビルトアップ層上に接続構造を形成する工程と、を有する半導体デバイスパッケージ構造の形成方法。
【請求項７】
誘電体層は、弾性の誘電体層、感光性層、シリコンの誘電体層、ポリイミド（ＰＩ）の層、またはシリコン樹脂の層を含み、
前記シリコンの誘電体層は、シロキサンポリマー（ＳＩＮＲ）、ダウコーニングのＷＬ５０００シリーズ、またはこれらを組み合わせたものを含み、
前記基板の材料は、エポキシ系のＦＲ５、ＦＲ４、ＢＴ、シリコン、ＰＣＢ材料、ガラス、セラミック、合金、または金属を含み、
前記導電性ビルトアップ層の少なくとも一方は、Ｔｉ／Ｃｕ／Ａｕ合金、またはＴｉ／Ｃｕ／Ｎｉ／Ａｕ合金を含む請求項６に記載の半導体デバイスパッケージ構造の形成方法。
【請求項８】
下部表面側に前記導電性ビルトアップ層を形成する前に、シリコンダイスの一部を露出させるために前記ダイスの下方に設けられた前記コアペースト（周囲）材料に開口部を形成する工程をさらに有する請求項６に記載の半導体デバイスパッケージ構造の形成方法。
【外国語明細書】
2008258621000001.pdf
2008258621000002.pdf
2008258621000003.pdf
2008258621000004.pdf