(57)【要約】  集積回路（ＩＣ）チップを製造する方法において、この方法は、銅メタライゼーション層を露出させるためにパッシベーションオーバーコート（１０６）を介してＩＣチップの第１の表面上にウィンドウ（１０８）を開けることで開始する。ウィンドウ（１０８）は、側壁と、銅メタライゼーション層に隣接する底部とを有する。この方法は、パッシベーションオーバーコート（１０６）と、銅メタライゼーション層の露出した部分との上に障壁導電性スタック（１１２）を堆積すること、その後、犠牲導電性スタックを障壁導電性スタック（１１２）上に堆積することで継続する。犠牲導電性スタックは、５０Å〜５００Åの厚みを有する。半導体チップの第１の表面は、パッシベーションオーバーコート（１０６）の表面から犠牲導電性スタック及び障壁導電性スタック（１１２）を除去するために研磨される。
2021509541.tif 000002
【特許請求の範囲】
【請求項１】
集積回路（ＩＣ）チップを製造する方法であって、
銅メタライゼーション層を露出させるためパッシベーションオーバーコートを介して前記ＩＣチップの第１の表面上にウィンドウを開けることであって、前記ウィンドウが、側壁と前記銅メタライゼーション層に隣接する底部とを有すること、
前記パッシベーションオーバーコートと、前記銅メタライゼーション層の露出部分との上に障壁導電性スタックを堆積させること、
前記障壁導電性スタック上に５０Å〜５００Åの厚みを有する犠牲導電性スタックを堆積させること、及び
前記パッシベーションオーバーコートの表面から前記犠牲導電性スタック及び前記障壁導電性スタックを除去するために前記ＩＣチップの前記第１の表面を研磨すること、
を含む、方法。
【請求項２】
請求項１に記載の方法であって、前記障壁導電性スタックが、窒化タンタルの第１の層を含む、方法。
【請求項３】
請求項２に記載の方法であって、前記障壁導電性スタックがニッケルの層を更に含む、方法。
【請求項４】
請求項３に記載の方法であって、前記障壁導電性スタックが、窒化タンタルの第２の層を更に含む、方法。
【請求項５】
請求項２に記載の方法であって、前記障壁導電性スタックが、タングステンの層を更に含む、方法。
【請求項６】
請求項１に記載の方法であって、前記犠牲導電性スタックが、パラジウム、プラチナ、金、ルテニウム、又はそれらの任意の組み合わせのいずれかを含む、方法。
【請求項７】
請求項１に記載の方法であって、前記ウィンドウの少なくとも前記底部から前記犠牲導電性スタックを除去するためにエッチングプロセスを行うことを更に含む、方法。
【請求項８】
請求項７に記載の方法であって、前記エッチングプロセスを行うことが、前記ウィンドウから前記犠牲導電性スタックを除去するためにウェットエッチングプロセスを行うことを含む、方法。
【請求項９】
請求項７に記載の方法であって、前記エッチングプロセスを行うことが、前記ウィンドウの前記底部から前記犠牲導電性スタックを除去するためにスパッタエッチングプロセスを行うことを含む、方法。
【請求項１０】
請求項７に記載の方法であって、前記ウィンドウを実質的に充填する更なるメタライゼーション層を形成することを更に含む、方法。
【請求項１１】
請求項１０に記載の方法であって、前記更なるメタライゼーション層がアンダーバンプ金属層である、方法。
【請求項１２】
請求項１０に記載の方法であって、前記更なるメタライゼーション層が、銅のめっき層である、方法。
【請求項１３】
集積回路を製造する方法であって、
銅メタライゼーション層への保護オーバーコートを介するウィンドウを含む半導体チップを受け取ることであって、前記ウィンドウが、前記銅メタライゼーション層及び前記保護オーバーコートに隣接する障壁導電性スタックと、前記障壁導電性スタックに隣接する犠牲導電性スタックとを有すること、及び
前記犠牲導電性スタックを除去するためにエッチングプロセスを行うこと、
を含む、方法。
【請求項１４】
請求項１３に記載の方法であって、前記エッチングプロセスを行うことが、前記犠牲導電性スタック全体を除去するためにウェットエッチングプロセスを行うことを含む、方法。
【請求項１５】
請求項１３に記載の方法であって、前記エッチングプロセスを行うことが、前記銅メタライゼーション層に隣接する前記ウィンドウの表面から前記犠牲導電性スタックを除去するスパッタエッチングプロセスを行うことを含む、方法。
【請求項１６】
請求項１３に記載の方法であって、前記障壁導電性スタックを介して前記銅メタライゼーション層に結合する更なるメタライゼーション層を形成することを更に含む、方法。
【請求項１７】
請求項１６に記載の方法であって、前記更なるメタライゼーション層を形成することが、銅相互接続層をめっきすることを含む、方法。
【請求項１８】
請求項１６に記載の方法であって、前記更なるメタライゼーション層を形成することが、前記ウィンドウに重なるアンダーバンプ金属層を堆積させることを含む、方法。
【請求項１９】
集積回路（ＩＣ）チップであって、
銅メタライゼーション層、
前記銅メタライゼーション層に重なるパッシベーションオーバーコート、
前記銅メタライゼーション層を露出させる前記パッシベーションオーバーコートを介するウィンドウであって、側壁と、前記銅メタライゼーション層に隣接する底部とを有する、前記ウィンドウ、
前記ウィンドウの前記側壁及び前記底部をライニングし、前記銅メタライゼーション層に接する、障壁導電性スタック、及び
前記障壁導電性層を介して前記銅メタライゼーション層に結合される更なるメタライゼーション層
を含む、ＩＣチップ。
【請求項２０】
請求項１９に記載のＩＣチップであって、前記障壁導電性スタックと前記パッシベーションオーバーコートとの間の前記ウィンドウの前記側壁をライニングする犠牲導電性スタックの残留物を更に含む、ＩＣチップ。
【請求項２１】
請求項１９に記載のＩＣチップであって、前記銅メタライゼーション層が、レベル間誘電体層に形成されるトレンチにおいて形成され、前記更なるメタライゼーション層が誘電体層の表面上に形成される、ＩＣチップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は概して、銅接続の腐食を防止することに関し、より詳細には腐食を防止するために犠牲導電性スタックを用いる方法に関する。
【背景技術】
【０００２】
現在、半導体ウェハの製造が完了した場合でも、パッケージ化された集積回路（ＩＣ）チップの形成は、複数ステップを必要とし得、複数位置で行われ得る。関係する潜在的な工程と、経験し得る潜在的な遅延のため、大気に曝される可能性のあるいかなる銅接続も、腐食を防止するために保護されなければならない。ウェハの一部であるままの少なくとも幾つかのＩＣチップでは、腐食防止方法が実施される一方で、銅接続を用いるウェハのプロービングが行わなければならない。腐食防止及び／又はプロービングのために現在用いられているプロセスは、アンダーバンプ金属又はめっき銅相互接続を用いる相互接続方法に費用がかかる。改善が必要とされている。
【発明の概要】
【０００３】
説明される実施例は、ＩＣチップ上の銅接続の腐食を防止するために、犠牲導電性スタックを用いる方法を提供する。この方法は、銅接続の完全性を保護しながら、メモリに書き込まれたデータの熱応力を含む、チップのプロービングを可能にするためにも用いられ得る。ウィンドウが銅接続に開かれた後、ウィンドウに重なるチップの表面上に障壁導電性スタックが形成される。犠牲導電性スタックが、障壁導電性スタックの上に形成され、できるだけ薄く保たれる。障壁導電性スタックのこれらの部分、及び保護オーバーコートの表面上にある犠牲導電性スタックは、化学機械研磨によって除去される。この状態では、銅接続を備えるＩＣチップを含むウェハは、銅接続を損なうことなく、出荷され得、プローブされ得、又は熱応力をかけることができる。相互接続又はアンダーバンプ金属を形成する前に、犠牲導電性スタックを実質的にウィンドウから除去して、障壁導電性スタックを露出させる。
【０００４】
一態様において、集積回路チップにおける銅メタライゼーションの腐食を防止するために犠牲伝導性層を利用する方法の一実施例について記載される。この方法は、銅メタライゼーション層を露出させるためにパッシベーションオーバーコートを介してＩＣチップの第１の表面上にウィンドウを開けることであって、このウィンドウが、側壁と銅メタライゼーション層に隣接する底部とを有すること、パッシベーションオーバーコート及び銅メタライゼーション層の露出された部分上に障壁導電性スタックを堆積させること、５０Å〜５００Åの厚みを有する犠牲導電性スタックを障壁導電性スタック上に堆積させること、及び、半導体チップの第１の表面を研磨して、犠牲導電性スタック及び障壁導電性スタックをパッシベーションオーバーコートの表面から除去することを含む。
【０００５】
別の態様において、銅メタライゼーション層の上に相互接続を形成する方法の一実施例について記載する。この方法は、銅メタライゼーション層への保護オーバーコートを介するウィンドウを含む半導体チップを受け取ることであって、ウィンドウが、銅メタライゼーション層及び保護オーバーコートに隣接する障壁導電性スタックと、障壁導電性スタックに隣接する犠牲導電性スタックとを有することと、犠牲導電性スタックを除去するためエッチングプロセスを行うこととを含む。
【０００６】
更に別の態様において、集積回路（ＩＣ）チップの一実施例について記載する。ＩＣチップは、銅メタライゼーション層、銅メタライゼーション層の上に重なるパッシベーションオーバーコート、銅メタライゼーション層を露出させるパッシベーションオーバーコートを介するウィンドウであって、側壁と銅メタライゼーション層に隣接する底部とを有するウィンドウ、ウィンドウの側壁及び底部をライニングし、銅メタライゼーション層に接する障壁導電性スタック、障壁伝導性層を介して銅メタライゼーション層に結合される更なるメタライゼーション層を含む。
【図面の簡単な説明】
【０００７】
【図１】一実施例に従った、腐食を防止するために犠牲導電性スタックによって銅メタライゼーション層が保護されるウェハの例を示す。
【０００８】
【図２Ａ】一実施例に従って形成される、或るタイプの相互接続又はアンダーバンプメタライゼーションを有するＩＣチップの一部を示す。
【図２Ｂ】一実施例に従って形成される、或るタイプの相互接続又はアンダーバンプメタライゼーションを有するＩＣチップの一部を示す。
【図２Ｃ】一実施例に従って形成される、或るタイプの相互接続又はアンダーバンプメタライゼーションを有するＩＣチップの一部を示す。
【図２Ｄ】一実施例に従って形成される、或るタイプの相互接続又はアンダーバンプメタライゼーションを有するＩＣチップの一部を示す。
【図２Ｅ】一実施例に従って形成される、或るタイプの相互接続又はアンダーバンプメタライゼーションを有するＩＣチップの一部を示す。
【図２Ｆ】一実施例に従って形成される、或るタイプの相互接続又はアンダーバンプメタライゼーションを有するＩＣチップの一部を示す。
【図２Ｇ】一実施例に従って形成される、或るタイプの相互接続又はアンダーバンプメタライゼーションを有するＩＣチップの一部を示す。
【０００９】
【図３】一実施例に従った、腐食を防止するために犠牲導電性スタックを形成する方法を示す。
【００１０】
【図４】一実施例に従った、銅メタライゼーション層の上に相互接続を形成する方法を示す。
【００１１】
【図５】従来技術に従った、ワイヤボンディングを受け取る銅メタライゼーション層が腐食から保護されているウェハを示す。
【００１２】
【図６】バンプアレイの形成のためにバンプショップに送られる銅メタライゼーション層が従来技術に従って腐食から保護されているウェハを示す。
【発明を実施するための形態】
【００１３】
図面において、類似の参照符号は同様の要素を示す。本記載において、「結合する」という用語はワイヤレス接続を含み得る「通信可能に結合される」と限定されない限り、間接的又は直接的な電気的接続のいずれかを意味する。そのため、第１のデバイスが第２のデバイスに結合する場合、その接続は、直接的な電気的接続を介するもの、又は他のデバイス及び接続を介する間接的電気的接続を介するものであり得る。
【００１４】
半導体チップとそれらのパッケージングが進化し続けるにつれて、相互接続を短縮するために複数チップを相互接続する数多くの方法が進化してきている。パッケージされたチップの形成が多数の場所で行われることは珍しくない。例えば、数個〜数千個のチップを含むウェハが第１の場所で製造され得る。いくつかの場合に、製造は、チップ上の不揮発性メモリに特有の情報を書き込むことを含み得、これは情報が正しくストアされたかどうかを判定するための各チップのプローブ、ウェハの熱応力、及び、応力下でどのチップが故障したかを判定するためのチップの第２のプローブを必要とする。その後、ウェハは第２の場所に出荷され得、そこで、チップが分離され、リードフレームに結合され得るか、又は、バンプアレイ又は他の形態のコネクタを形成し得る。
【００１５】
製造施設（ファブ）におけるメタライゼーション層は、銅又はアルミニウムのいずれかとし得る。製造施設における銅メタライゼーション層は概して、誘電体層におけるトレンチをエッチングし、トレンチを銅で充填するダマシンプロセスを用いて形成される。対照的に、例えば、アンダーバンプメタライゼーション又は相互接続層など、保護オーバーコートがチップ上に提供された後に形成されるメタライゼーション層は概して、アルミニウムの層を堆積すること、次いでアルミニウムをパターニング及びエッチングすることによって、又はチップの頂部層上にフォトレジスト層をパターニングし、フォトレジストによって露出された表面上に銅をめっきすることによって形成される。バンプ金属の堆積は概して、障壁層を堆積させること、続いて銅めっきを施すことで構成される。本願は、ファブメタライゼーションを、バンプショップメタライゼーションとは対照的なものとして言及して、これら２つの異なるメタライゼーションプロセスとそれらが発生する時点とを区別している。バンプショップメタライゼーションに関するこの言及は、アンダーバンプメタライゼーションに限定することは意図しておらず、単なる例示としての役割を果たす。
【００１６】
最終的なファブメタライゼーション層が銅である場合、この銅は、バンプショップメタライゼーションが形成される前の時間において、例えば熱及び湿度などの腐食効果を受け得る。現在、チップは、チップ自体の完成と、必要な更なるパッケージングとの間に数週間を費やす可能性があり、しばしば海外である他の施設に出荷され得るため、起こり得る腐食から銅を守らなければならない。図５は、最終的なファブメタライゼーション層が銅である、従来技術のウェハ５００を示す。ウェハ５００は、トランジスタ、抵抗器、コンデンサなどの様々なデバイス（特に図示せず）が形成される基板５０２を含む。基板の上にレベル間誘電体（ＩＬＤ）５０４が形成され、チップ上のデバイスを互いに接続するためにメタライゼーション層が形成されている。図示のメタライゼーション層は、金属Ｎ−１  5０６Ａ、金属Ｎ５０６Ｂ、及び銅メタライゼーション層５０８を含む。この図には３つのメタライゼーション層が示されているが、メタライゼーション層の数は、チップの設計に応じて、３より少なくても多くてもよい。記載された手法は、最終的なメタライゼーション層５０８における銅に特定しているが、他のメタライゼーション層はアルミニウム又は銅のいずれかであり得る。ビア５０５は、異なる相互接続層間の接続を提供する。
【００１７】
湿気不透過性の保護オーバーコート５１０が、保護のために銅メタライゼーション層５０８及びＩＬＤ５０４の上に形成されている。図示される実施例では、保護オーバーコート５１０が２つの層を有する。すなわち、シリコン酸化物であり得る酸化物層５１０Ａが銅メタライゼーション層５０８の直接上に層を形成し、酸化物層５１０Ａの上に形成される層５１０Ｂが窒化物又はオキシナイトライドのいずれかであり得る。銅メタライゼーション層５０８に接するように保護オーバーコート５１０にウィンドウ５１２が開けられている。銅メタライゼーション層５０８を酸化から保護し、任意の必要なプロービングがウェハ５００に対して行われ得るようするため、ウィンドウ５１２内に３層ライナーが形成される。窒化タンタル（ＴａＮ）５１４の層が障壁層として提供され、続いて、ニッケル（Ｎｉ）５１６の層が提供される。これらの２つの層は必要な障壁を提供するが、耐腐食性があり、プローブされ得る表面は存在しない。提供される最終的な層はパラジウム（Ｐｄ）５１８であり、これはプロービングに用いられ得、チップがさらされる温度で腐食しない。パラジウム層５１８は典型的に約１５００Åの厚さである。図５に示された実施例は、ワイヤボンディングを受けるチップにはうまく機能するが、この構成は、バンプアレイや他の相互接続手法など、他のタイプの相互接続では機能しない。更なるメタライゼーションを伴うこの実施例を用いることに関する問題は、更なるメタライゼーションがパラジウムに付着せず剥離することである。
【００１８】
図６は、腐食に対して保護され、バンプアレイを形成するために利用し得る銅接続を有するウェハ６００の概略図を示す。この図では銅メタライゼーション層５０８より下のすべての要素が図５と同じであるが、耐腐食のために用いられる解決策及びプローブされる能力は異なっている。ここでも、この実施例において第１の保護オーバーコート６０２である保護オーバーコートが、銅メタライゼーション層５０８及びＩＬＤ５０４の頂部の上に形成され、ウィンドウ（特に示されていない）が保護オーバーコート６０２を介して形成されて、銅メタライゼーション層５０８を露出させる。窒化タンタル６０４の薄い層が、保護オーバーコート６０２及び露出された銅メタライゼーション層５０８の表面の上に堆積される。窒化タンタル６０４の後には、銅メタライゼーション層５０８の上にキャップを形成するアルミニウム６０６の層が続く。このアルミニウム６０６は、パターニングされるフォトレジストで覆われ、アルミニウム６０６及びＴａＮ６０４の不必要な部分が除去されて、アルミニウムキャップ６０７が形成される。アルミニウムキャップ６０７は柔らかく、変形されるため、アルミニウムキャップ６０７は、この場合も酸化物層６０８Ａ及びオキシナイトライド６０８Ｂを含む、第２の保護オーバーコート６０８によって覆われる。次いで、第２の保護オーバーコート６０８は、パターニングされ、エッチングされて、第２のウィンドウ６１０を開けて、アルミニウムキャップ６０７を露出させる。
【００１９】
アルミニウムキャップ６０７は、銅メタライゼーション層５０８を腐食から保護し、必要に応じてプロービングを可能にするために良好に機能する。アルミニウムキャップ６０７を含むウェハがバンプショップで受け取られると、ウェハは、概して短いスパッタエッチングプロセスで洗浄され得、バンプアレイは既知の手法に従って形成され得る。プロセス全体は既知であり理解されている。しかしながら、アルミニウムキャップを実装するための２つのマスクが必要であるため、このプロセスを利用するには費用がかかる。
【００２０】
出願人はワイヤボンディング応用例のために用いられている保護プロセスがバンプアレイを形成するような応用例には適用できないが、バンプショップで利用されるウェハ洗浄プロセスがこの層を完全に又は実質的に除去できるところまで、最終的な腐食耐性層を薄くすることによって、バンプアレイ及び他のコネクタと共に使用するように適合させることができると判断した。すなわち、作製される回路の永久部品となるのではなく、保護金属層の外側層が犠牲層となる。
【００２１】
明確にするために、出願人は本願の目的のために、犠牲層又は犠牲導電性スタックへの言及は、完全に犠牲的である、すなわち、処理中に完全に除去される、一つ又は複数の導電性層の両方を覆うこと、及び実質的に除去されるが、除去するのが困難な位置に材料の残留物又はタグを残し得る一つ又は複数の導電性層を覆うことを意図することに留意されたい。この後者の状況は、例えば、メタライゼーション層への開口などの、窪みから導電性スタックを除去するためにスパッタエッチングプロセスが利用される場合に生じ得る。エッチングプロセスの方向性のため、エッチングは開口の底部にある犠牲導電性スタックの一部をうまく除去し得るが、開口の側壁及び／又は角部に近接する導電性スタックの一部が残る。これらの残留物は、存在する場合、バンプ又は他のコネクタの生成と干渉しない。対照的に、犠牲導電性スタックを除去するためにウェットエッチングプロセスが利用される場合、エッチングプロセスは概して、犠牲導電性スタックを完全に除去し得る。
【００２２】
図１は、腐食を防止するために銅メタライゼーション層が導電性スタックによって保護されるＩＣチップを含むウェハ１００の例を描写しており、導電性スタックは部分的に犠牲的である。この図では、最終的な銅メタライゼーション層１０２を含むＩＣチップのごく一部のみが示されているが、任意の数の他のメタライゼーション層が銅メタライゼーション層１０２の下にあってもよい。銅メタライゼーション層１０２は、レベル間誘電体１０４によって囲まれており、保護オーバーコート１０６で覆われている。一実施例において、保護オーバーコート１０６は、シリコン酸化物とし得る酸化物層１０６Ａと、オキシナイトライド層１０６Ｂとを含む。窒化物の層（特に図示せず）を、オキシナイトライド１０６Ｂと共に、又はその代わりに利用し得る。
【００２３】
ウィンドウ１０８が保護オーバーコート１０６を介してコンタクト銅メタライゼーション層１０２まで開けられた後、２つの導電性スタックがウェハ１００の表面上に堆積されて、必要な腐食保護が提供される。スタックは２つのいくぶん異なる目的を果たし、各々、導電性材料の１つ又はそれ以上の層を含む。
【００２４】
第１のスタックは、障壁導電性スタック１１２であり、銅メタライゼーション層１０２と更なる層との間に障壁を提供するように作用する。一実施例において、障壁導電性スタック１１２は、１００Å〜８００Åの範囲の厚みに堆積されるＴａ又はＴａＮの層１１４、及び、２０００Å〜３０，０００Åの範囲の厚みに堆積されるＮｉ  １１６を含む。障壁導電性スタック１１２の別の実施例は、ＴａＮの層、続いてＮｉの層、及び、ＴａＮの更なる層を含み得る。別の実施例において、ＴａＮの層の後に、窒化タンタルの更なる層を備えるか又は備えない、タングステン（Ｗ）の層が続き得る。
【００２５】
第２のスタックは、障壁導電性スタックの酸化を防止する犠牲導電性スタック１１８であり、必要に応じてウェハのプロービングに利用することもできる。犠牲導電性スタック１１８は、図１に示されるように、単一の層であり得る。犠牲導電性スタック１１８に適した材料には、例えば、金、プラチナ、パラジウム、及びルテニウムなどの貴金属、並びにこれらの金属の任意の組み合わせが含まれる。犠牲導電性スタック１１８に適した他の導電性材料には、例えばクロムなど、２６０℃又はそれ以下で著しく酸化しない金属が含まれる。一実施例において、犠牲導電性スタック１１８は、５０〜５００Åの範囲の厚みを有する。一実施例において、犠牲導電性スタック１１８は、５０〜４００Åの範囲の厚みを有する。別の実施例において、犠牲導電性スタック１１８は、５０〜２５０Åの範囲の厚みを有する。更に別の実施例において、犠牲導電性スタック１１８は、５０〜１００Åの範囲の厚みを有する。単一の層として示されているが、犠牲導電性スタック１１８は、例えば金に重なるプラチナなど、複数の犠牲層を含み得る。バンプショップで通常用いられる洗浄プロセスが、ウェハのための通常の洗浄プロセスと比較した場合に付加的な時間がほとんど又は全く必要とされずに犠牲導電性スタック１１８を除去できるように、犠牲導電性スタック１１８をできるだけ薄く保つことが望ましい。
【００２６】
記載されるプロセスは、ウェハ又はチップ上のバンプアレイと共に用いるように設計されているが、このプロセスは特定の方法を用いて形成されたバンプアレイに限定されるものではなく、バンプアレイにも限定されない。図２Ａ〜図２Ｇは、各々、コスト効率の良い方式でこれらのコネクタを提供するために、記載された犠牲導電性スタックを用い得る接続方法を有するＩＣチップ２００を示す。これらの例の各々は、図１、図５、及び図６に示された同じ基本ウェハを用いるが、各例において、わずかに異なるコネクタが利用されるか、或いは、異なる方式で銅メタライゼーション層２０２に結び付けられる。
【００２７】
図２Ａ〜図２Ｄは各々、実施例に従って形成されるアンダーバンプメタライゼーションの形態を有するＩＣチップ２００Ａ〜２００Ｄを示す。図２Ａでは、銅メタライゼーション層２０２が、障壁導電性スタック２０３を介して再分配層ＲＤＬ２０４に結合される。第１のポリイミド層２０６Ａが、再分配層ＲＤＬ２０４の形成の前に保護オーバーコート２０５の上に堆積されており、第２のポリイミド層２０６Ｂが、再分配層２０４の頂部上に堆積されている。アンダーバンプ金属２０８が、再分配層２０４に接して形成されており、はんだバンプ２１０のためのランディングエリアを提供する。
【００２８】
図２Ｂにおいて、銅相互接続層２１２が、保護オーバーコート２０５の頂部上に形成されており、障壁導電性スタック２０３を介して銅メタライゼーション層２０２に接し、一方、ポリイミド２１４が、銅相互接続層２１２の頂部上に堆積される。アンダーバンプ金属２０８が、ポリイミド２１４の頂部上に形成されており、銅相互接続層２１２と接しており、はんだバンプ２１０が、アンダーバンプ金属２０８上に形成される。図２Ｃは、アンダーバンプ金属２０８が、ポリイミド２１６によってのみ保護オーバーコート２０５から分離され、障壁導電性スタック２０３に直接的に接して銅メタライゼーション層２０２に結合する一実施例を示す。図２Ｄは、アンダーバンプ金属２０８が、保護オーバーコート２０５の頂部上に形成されており、障壁導電性スタック２０３に直接的に接して銅メタライゼーション２０２に結合する更なる実施例を示す。これらの実施例に対する他の変形も可能である。
【００２９】
図２Ｅ〜図２Ｇは、更なるチップとの結合を提供する手段を有する、他のＩＣチップ２００Ｅ〜２００Ｇを示す。図２Ｅでは、銅ピラー２１８が障壁導電性スタック２０３を介して銅メタライゼーション層２０２に結合され、ポリイミド２２０によって保護オーバーコート２０５からも分離される。図２Ｆでは、ポリイミド層は省かれ、金属ボンディング層ＭＥＴＴＯＰ２２２が、銅メタライゼーション層２０２への結合を提供するために、保護オーバーコート２０５及び障壁導電性スタック２０３に直接重なって堆積されている。図２Ｇは、金属ボンディング層ＭＥＴＴＯＰ２２４が保護オーバーコート２０５及び障壁導電性スタック２０３に重なって堆積され、その後エッチングされ、続いてポリイミド２２８が堆積される一実施例を示す。銅ポスト２２６が、金属ボンディング層ＭＥＴＴＯＰ２０３へのコンタクトを提供する。チップを印刷回路基板又は別のチップに結合するこれらの方法は、腐食を防止するために犠牲導電性スタックを用いる記載された方法を組み込むことができる手法の例として提供される。また、より少ないプロセス工程及びより少ない費用で腐食保護を提供するために、他の手法も記載されたプロセスを用い得る。これらの例の各々は事前に開けられたウィンドウをライニングする障壁導電性スタック２０３のみを示しているが、スパッタエッチングプロセスを用いる実施例において、事前に開けられたウィンドウの側壁上に犠牲導電性スタック（具体的には図示せず）の残留物が存在し得ることに留意すべきである。
【００３０】
図３は、一実施例に従った、銅メタライゼーション層の腐食を防止するために犠牲導電性スタックを用いる方法３００のためのフローチャートを示す。方法３００が始まると、ＩＣチップ上のデバイスを互いに結合するメタライゼーション層と同様に、能動デバイスがＩＣチップ上に既に形成されている。銅である頂部メタライゼーション層が、パッシベーションオーバーコートで覆われている。典型的なパッシベーションは、オキシナイトライド、シリコン窒化物、二酸化シリコンとオキシナイトライドとの組み合わせ、又は、二酸化シリコンとシリコン窒化物との組み合わせで構成され得る。方法３００は、銅メタライゼーション層を露出させるためにパッシベーションオーバーコートを介してＩＣチップの第１の表面上にウィンドウを開けること（３０５）で始まる。ウィンドウは、パッシベーションオーバーコートに隣接する側壁と、銅メタライゼーション層に隣接する底部とを有するものとして定義される。
【００３１】
方法３００は、パッシベーションオーバーコートと、銅メタライゼーション層の露出部分との上に障壁導電性スタックを堆積すること（３１０）で継続する。一実施例において、障壁導電性スタックは、ＴａＮの層と、ＴａＮの頂部上のＮｉの層とを含む。次いで、犠牲導電性スタックが、障壁導電性スタック上に堆積される（３１５）。犠牲導電性スタックは、５０Å〜５００Åの厚みを有する。一実施例において、犠牲導電性スタックはパラジウムで形成される。最終的に、半導体チップの第１の表面を研磨して（３２０）、犠牲導電性スタック及び障壁導電性スタックがパッシベーションオーバーコートの表面から除去される。一実施例において、銅メタライゼーション層は、他の施設で行われている印刷回路基板又はその他のチップへの結合のためのチップを準備するなどの他のメタライゼーションプロセスと共に、製造施設において形成される最後のメタライゼーション層である。
【００３２】
一実施例において、チップ上に形成されたメモリにデータが書き込まれる（３２５）。これは、プローブと、犠牲導電性スタック及び障壁導電性スタックによって提供される銅メタライゼーション層へのアクセスとを用いて行われ得る。データが書き込まれた後、熱ストレスが焼成サイクルによってチップに対して行なわれ得る（３３０）。これに続いて、メモリからのデータを読み取り（３３５）、保持について試験する。データを保持していないメモリはマーキングされ得、顧客には出荷されない。要素３２５、３３０、３３５の各々は、それらが任意選択であることを示すために点線内に示されている。
【００３３】
印刷回路基板又はその他のチップへの結合のためのチップを準備することは概して、異なる施設で行われるが、幾つかの製造施設はこれらのタスクを自社内で行い得る。一実施例において、メモリ試験に続いて、事前につくられたウィンドウから犠牲導電性スタックが除去される。この実施例において、方法３００は、ウィンドウの少なくとも底部から犠牲導電性スタックを除去するためにエッチングプロセス３４０を行うステップで継続する。エッチングプロセスがウェットエッチングである場合、犠牲導電性スタックはウィンドウの側部からも除去されるが、これはこのプロセスに必須ではない。犠牲導電性スタックの除去に加えて、エッチングプロセスはまた、メモリの読み取りの間に導入された可能性のある汚染物質を除去する。最終的に、ウィンドウを実質的に充填する更なるメタライゼーション層３４５が形成される。少なくとも一実施例において、更なるメタライゼーション層はウィンドウを完全に充填する。一実施例において、まず、ポリイミド層などの誘電体層が保護オーバーコート上に堆積され、銅メタライゼーション層に接するため、より小さなウィンドウが誘電体層を介して開けられる。この後者の実施例において、更なるメタライゼーション層は、このより小さなウィンドウを充填し、その後、オリジナルのウィンドウを実質的に充填する。更なるメタライゼーション層は、図２Ａ〜図２Ｇに示されるプロセスのいずれかであり得、又は、現在既知であるか又は未知であるかにかかわらず、任意の他のメタライゼーションプロセスであり得る。
【００３４】
図４は、銅メタライゼーション層の上に相互接続を形成する方法４００のためのフローチャートを示す。この方法は概して、バンプ施設又は同様の施設で行われ得る。方法４００は、銅メタライゼーション層への保護オーバーコートを介するウィンドウを含む半導体チップを受け取ること（４０５）で開始する。受け取られるとき、ウィンドウは、銅メタライゼーション層及び保護オーバーコートに隣接する障壁導電性スタックと、障壁導電性スタックに隣接する犠牲導電性スタックとを有している。施設は、犠牲導電性スタックを除去するためにエッチングプロセスを行う（４１０）。犠牲導電性スタックはできるだけ薄く形成されるので、一実施例において、このプロセスは、汚染物質の除去に通常割り当てられるものよりも、犠牲導電性スタックを除去するための付加的な時間を必要としない。一実施例において、犠牲導電性スタックの除去のための付加的な時間は最小限である。上述のように、エッチングプロセスは、ウィンドウの底部上にある犠牲導電性スタックの部分のみを除去し得、或いは、エッチングプロセスは、犠牲導電性スタックのすべての部分を除去し得る。いずれの場合においても、エッチングプロセスの後、障壁導電性スタックを介して銅メタライゼーション層に結合する更なるメタライゼーション層の形成が続く（４１５）。更なるメタライゼーション層を形成するこのプロセスは、現在既知であるか又は未知であるかにかかわらず、任意の方法を用い得る。
【００３５】
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。
【図１】
2021509541.tif 000003
【図２Ａ】
2021509541.tif 000004
【図２Ｂ】
2021509541.tif 000005
【図２Ｃ】
2021509541.tif 000006
【図２Ｄ】
2021509541.tif 000007
【図２Ｅ】
2021509541.tif 000008
【図２Ｆ】
2021509541.tif 000009
【図２Ｇ】
2021509541.tif 000010
【図３】
2021509541.tif 000011
【図４】
2021509541.tif 000012
【図５】
2021509541.tif 000013
【図６】
2021509541.tif 000014
【国際調査報告】
2021509541.tif 000015