(57)【要約】【課題】ワード線への引き出し配線を密に配置することができる、メモリセルを三次元的に積層した半導体記憶装置を提供すること。【解決手段】電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスと、メモリストリングスの一端に選択トランジスタを介して接続されたビット線を有する半導体記憶装置であって、メモリストリングスは、柱状半導体と、柱状半導体の周りに形成された第１の絶縁膜と、第１の絶縁膜の周りに形成された電荷蓄積層と、電荷蓄積層の周りに形成された第２の絶縁膜と、第２の絶縁膜の周りに形成された複数の電極とを有しており、メモリストリングスの複数の電極と、別のメモリストリングスの複数の電極は共有され、それぞれ、２次元的に広がる導電体層であり、導電体層の端部は、それぞれ、ビット線と平行な方向に階段状に形成されている。【選択図】図１
2008258458.tif 000002
【特許請求の範囲】
【請求項１】
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスと、
前記メモリストリングスの一端に選択トランジスタを介して接続されたビット線を有する半導体記憶装置であって、
前記メモリストリングスは、柱状半導体と、前記柱状半導体の周りに形成された第１の絶縁膜と、前記第１の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第２の絶縁膜と、前記第２の絶縁膜の周りに形成された複数の電極とを有しており、
前記メモリストリングスの前記複数の電極と、別の前記メモリストリングスの前記複数の電極は共有され、それぞれ、２次元的に広がる導電体層であり、
前記導電体層の端部は、それぞれ、前記ビット線と平行な方向に階段状に形成されていることを特徴とする半導体記憶装置。
【請求項２】
基板と、
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスと、
前記メモリストリングスの一端に選択トランジスタを介して接続されたビット線を有する半導体記憶装置であって、
前記メモリストリングスは、柱状半導体と、前記柱状半導体の周りに形成された第１の絶縁膜と、前記第１の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第２の絶縁膜と、前記第２の絶縁膜の周りに形成された複数の電極とを有しており、
前記メモリストリングスの前記複数の電極と、別の前記メモリストリングスの前複数の電極は共有され、それぞれ、前記基板上で２次元的に広がる導電体層であり、
前記基板側の前記導体層を第１の導体層としたとき、前記導電体層の端部における前記ビット線方向の幅がそれぞれ以下の式を満たすことを特徴とする半導体記憶装置。
第（ｋ−１）の導電体層の端部の幅  ＞  第ｋの導電体層の端部の幅
（ｋは２以上の自然数）
【請求項３】
前記導体層の端部は、さらに前記ビット線に垂直な方向にも階段状に形成されていることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
前記導体層の前記ビット線方向の両端部が、階段状であることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
半導体基板上に導電性不純物の拡散領域を形成し、
前記半導体基板上に絶縁膜と導電体とを交互に複数形成し、
最上の導体膜上のメモリ領域に第１保護膜、及び端部領域に第２保護膜を形成し、
前記メモリ領域の前記絶縁膜と前記導電体とに複数のホールを形成し、
前記ホールの表面に第２の絶縁膜を形成し、
前記ホールの底部にある前記第２の絶縁膜をエッチングし、
前記ホールに柱状半導体を形成し、
前記第２保護膜上にフォトレジスト膜を形成し、
前記端部領域の前記導電体を除去し、
前記フォトレジスト膜をスリミングし、
前記スリミングの後、さらに前記端部領域の前記導電体を除去し、前記導電体の端部を階段状に形成する
ことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能なメモリセルを三次元的に積層した半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置のデザインルールの縮小の要求により微細加工がますます困難になる中、メモリの集積度を高めるために、メモリ素子を３次元的に配置する半導体記憶装置が多数提案されている（特許文献１乃至３及び非特許文献１）。
【０００３】
【特許文献１】特開２００３−０７８０４４号公報
【特許文献２】米国特許第５,５９９,７２４号
【特許文献３】米国特許第５,７０７,８８５号
【非特許文献１】Masuoka et al., “Novel Ultrahigh-Density Flash Memory With a Stacked-Surrounding GateTransistor (S-SGT) Structured Cell”, IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL. 50, NO4, pp945-951,April 2003
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、ワード線への引き出し配線を密に配置することができる、メモリセルを三次元的に積層した半導体記憶装置を提供する。
【課題を解決するための手段】
【０００５】
本発明の一実施形態によると、
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスと、
前記メモリストリングスの一端に選択トランジスタを介して接続されたビット線を有する半導体記憶装置であって、
前記メモリストリングスは、柱状半導体と、前記柱状半導体の周りに形成された第１の絶縁膜と、前記第１の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第２の絶縁膜と、前記第２の絶縁膜の周りに形成された複数の電極とを有しており、
前記メモリストリングスの前記複数の電極と、別の前記メモリストリングスの前記複数の電極は共有され、それぞれ、２次元的に広がる導電体層であり、
前記導電体層の端部は、それぞれ、前記ビット線と平行な方向に階段状に形成されていることを特徴とする半導体記憶装置が提供される。
【０００６】
本発明の一実施形態によると、
基板と、
電気的に書き換え可能な複数のメモリセルが直列に接続された複数のメモリストリングスと、
前記メモリストリングスの一端に選択トランジスタを介して接続されたビット線を有する半導体記憶装置であって、
前記メモリストリングスは、柱状半導体と、前記柱状半導体の周りに形成された第１の絶縁膜と、前記第１の絶縁膜の周りに形成された電荷蓄積層と、前記電荷蓄積層の周りに形成された第２の絶縁膜と、前記第２の絶縁膜の周りに形成された複数の電極とを有しており、
前記メモリストリングスの前記複数の電極と、別の前記メモリストリングスの前複数の電極は共有され、それぞれ、前記基板上で２次元的に広がる導電体層であり、
前記基板側の前記導体層を第１の導体層としたとき、前記導電体層の端部における前記ビット線方向の幅がそれぞれ以下の式を満たすことを特徴とする半導体記憶装置が提供される。
第（ｋ−１）の導電体層の端部の幅  ＞  第ｋの導電体層の端部の幅
（ｋは２以上の自然数）
【０００７】
本発明の一実施形態によると、
半導体基板上に導電性不純物の拡散領域を形成し、
前記半導体基板上に絶縁膜と導電体とを交互に複数形成し、
最上の導体膜上のメモリ領域に第１保護膜、及び端部領域に第２保護膜を形成し、
前記メモリ領域の前記絶縁膜と前記導電体とに複数のホールを形成し、
前記ホールの表面に第２の絶縁膜を形成し、
前記ホールの底部にある前記第２の絶縁膜をエッチングし、
前記ホールに柱状半導体を形成し、
前記第２保護膜上にフォトレジスト膜を形成し、
前記端部領域の前記導電体を除去し、
前記フォトレジスト膜をスリミングし、
前記スリミングの後、さらに前記端部領域の前記導電体を除去し、前記導電体の端部を階段状に形成する
ことを特徴とする半導体記憶装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明の一実施形態によると、半導体記憶装置のワード線引き出し部分が階段構造を有し、その階段部にコンタクトを配置することによって、ワード線の引き出し配線部の面積を低減することが可能となり、チップ面積を低減することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態に係る半導体記憶装置及びその製造方法について説明するが、本発明は、以下の実施形態に限定されるわけではない。また、各実施形態において、同様の構成については同じ符号を付し、改めて説明しない場合がある。
【００１０】
（実施形態１）
本実施形態１に係る本発明の半導体記憶装置１の概略構成図を図１に示す。本実施形態においては、本発明の半導体記憶装置のうちＮＡＮＤ型の不揮発性半導体記憶装置を例にとって説明する。実施形態１に係る本発明の半導体記憶装置１は、メモリトランジスタ領域２、ワード線駆動回路３、ソース側選択ゲート線（ＳＧＳ）駆動回路４、ドレイン側選択ゲート線（ＳＧＤ）駆動回路５、ワード線（ＷＬ）７、ワード線引き出し線（本実施形態においては、第１のワード線引き出し線７ａ、第２のワード線引き出し線７ｂ及び第３のワード線引き出し線７ｃ）、ビット線（ＢＬ）８、ソース側選択ゲート線（ＳＧＳ）３０、ドレイン側選択ゲート線（ＳＧＤ）３１等を有している。図１に示すように、本実施形態に係る本発明の半導体記憶装置１においては、メモリトランジスタ領域２を構成するメモリトランジスタは、半導体層を複数積層することによって一括して形成されている。また、図１に示すとおり、ワード線（ＷＬ）７は、各層において２次元的に広がっており、層毎に同一の導電体層によって形成されている。メモリトランジスタ領域２は、マトリクス状に形成された複数のメモリストリングス１０を有している。フォトエッチングプロセスによって同時に形成されたビアホールを用いて、ビット線（ＢＬ）８はセンスアンプ６に、選択ゲート線（ＳＧＤ）３１は選択ゲート線ＳＧＤ駆動回路５に接続されている。
【００１１】
本実施形態に係る本発明の半導体記憶装置においては、メモリトランジスタ領域２の各ワード線７の端部が階段状に形成されている。言い換えると、より上部に位置するワード線７の端部のビット線と概略平行な方向（第２のワード線引き出し線方向と概略垂直な方向）の幅が、より下部に位置するワード線７の端部のビット線方向の幅よりも小さくなっている。
【００１２】
つまり、本実施形態においては、ワード線７の数は４本（４層、４枚）であるので、最も下部にあるワード線７からＷＬ１〜ＷＬ４とすると、
ＷＬ１の端部のビット線と概略平行な方向の幅  ＞  ＷＬ２の端部のビット線と概略平行な方向の幅  ＞  ＷＬ３の端部のビット線と概略平行な方向の幅  ＞  ＷＬ４の端部のビット線と概略平行な方向の幅  ・・・（１）
という関係が成立する。
【００１３】
また、ワード線がｎ本である場合については、
第（ｋ−１）のワード線の端部のビット線と概略平行な方向の端部の幅  ＞  第ｋのワード線の端部のビット線と概略平行な方向の端部の幅  ・・・（２）
（ｋは２以上ｎ以下の自然数）
という関係が成立する。
【００１４】
そして、この階段状に形成された各ワード線の端部に第１のワード線引き出し線がそれぞれ接続されている。このように、各ワード線７の端部を階段状に形成することにより、ワード線７の引き出し配線を密に配置することが可能となる。なお、実施形態においては、ワード線が４本である例について説明しているが、本発明の半導体記憶装置はこれに限定されるわけではなく、所望するメモリ容量やチップ面積等に応じて、適宜、ワード線の本数を変更することができる。
【００１５】
本実施形態に係る本発明の半導体記憶装置１のメモリトランジスタ領域２は、マトリクス状に形成されたｍ×ｎ個（ｍ、ｎは、それぞれ自然数）のメモリストリングス１０を有している。本実施形態においては、メモリトランジスタ領域２が８×８個のメモリストリングス１０を有している場合について説明する。本実施形態に係る本発明の半導体記憶装置１の一つのメモリストリングス１０（ここでは、ｍｎ番目のメモリストリングス）の概略構造を図２（Ａ）に、またその等価回路図を図２（Ｂ）に示す。メモリストリングス１０は、４つのメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ並びに２つの選択トランジスタＳＳＴｒｍｎ及びＳＤＴｒｍｎを有し、それぞれ直列に接続されている。１つのメモリストリングス１０においては、半導体基板上のＰ型領域（Ｐ−Ｗｅｌｌ領域）１４に形成されたＮ+領域１５に柱状の半導体１１が形成され、その周りに絶縁膜１２が形成され、更にその周りに平面形状（平板形状）の電極１３ａ〜１３ｆが形成されている。この電極１３ａ〜１３ｆと絶縁膜１２と柱状の半導体１１とがメモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎ、選択トランジスタＳＳＴｒｍｎ、選択トランジスタＳＤＴｒｍｎを形成する。選択トランジスタＳＳＴｒｍｎ及び選択トランジスタＳＤＴｒｍｎの絶縁膜１２は、例えば、酸化シリコン膜を用いることができる。また、メモリトランジスタＭＴｒ１ｍｎ〜ＭＴｒ４ｍｎの絶縁膜１２は、電荷蓄積層を含んでおり、例えば、酸化シリコン膜／窒化シリコン膜／酸化シリコン膜の積層膜である。電極１３ｂ〜１３ｅはそれぞれワード線ＷＬ１〜ＷＬ４（７）に、電極１３ｆは選択ゲート線ＳＧＤｎに、電極１３ａは選択ゲート線ＳＧＳとなる。また、選択トランジスタＳＤＴｒｍｎのソース／ドレインの一端にはビット線ＢＬｍ８が接続されており、選択トランジスタＳＳＴｒｍｎのソース／ドレインの一端にはソース線ＳＬ（本実施形態においては、Ｎ＋領域１５）が接続されている。なお、本実施形態においては、一つのメモリストリングス１０にメモリトランジスタＭＴｒが４つ直列に接続されている例（ワード線７が４本の例）を示しているが、これに限定されるわけではない。１つのメモリストリングス１０を構成するメモリトランジスタＭＴｒの数は、容量に応じて決定され得る。
【００１６】
本実施形態においては、各メモリストリングス１０は、半導体基板のＰ−ｗｅｌｌ領域１４に形成されたｎ＋領域（図示せず）の上に柱状の半導体を有している。各メモリストリングス１０は、柱状半導体に垂直な面内にマトリクス状に配置されている。なお、この柱状の半導体は、円柱状であっても、角柱状であってもよい。また、柱状の半導体とは、同一中心線に対して左右対称な構造のみならず、中心線に対して左右対称な形状を有する柱状半導体の上に、異なる中心線を有する柱状半導体が積層されているような段々形状の構造を有する柱状の半導体を含む。
【００１７】
また、上述したように、各ワード線ＷＬ１〜ＷＬ４（７）は、メモリセルが２次元的（即ち、平面的。）に複数が形成される層（メモリセル層）毎に、共通の導電体層によって形成されるため、ワード線駆動回路３の数を大幅に減少させることができ、チップ面積の縮小化を実現できる。また、メモリトランジスタ領域２の各ワード線７の端部が階段状に形成されており、この階段状に形成された各ワード線の端部に第１のワード線引き出し線がそれぞれ接続されている。このように、各ワード線７の端部を階段状に形成することにより、ワード線７の引き出し配線を密に配置することが可能となる。
【００１８】
（本実施形態１に係る本発明の半導体記憶装置の製造方法）
以下、図３〜図９を用いて本実施形態１に係る本発明の半導体記憶装置の製造方法について説明する。なお、以下に説明する製造方法は本実施形態に係る本発明の半導体記憶装置の製造方法の一例であって、これに限定されるわけではない。なお、図３〜図９においては、説明の便宜上、本実施形態１に係る半導体記憶装置のメモリトランジスタ領域２及びワード線引き出し線７ａ〜７ｃが示されている。また、本実施形態１に係る本発明の半導体記憶装置１においては、ワード線７を４（ワード線７を形成するアモルファスシリコン膜が４層）の場合を例にとって説明している。なお、ワード線７の数はこれに限定されるわけではない。
【００１９】
まず、周辺回路トランジスタ及びソース線選択ゲート３０（下部選択トランジスタ）の製造工程について説明する。なお、本実施形態の図３〜図９においては、説明の便宜上、ソース側選択ゲート３０より下の部分を纏めて基板部１００として表示しており、各構成要素については、図示していない。半導体基板１０１上に、素子分離領域（ＳＴＩ）１０２形成する。次に、ボロン（Ｂ）イオンを注入してＰ−ｗｅｌｌ領域１０４を形成し、更に基板１００の表面付近にボロン（Ｂ）イオンを注入してトランジスタのしきい値Ｖｔｈを調整するチャネルインプラ領域１０６を形成する。ここでは、周辺回路領域に形成するトランジスタは、Ｎチャネル型トランジスタの例を示しているが、所望の領域にＮ型を付与するイオンを注入することにより、Ｎ−ｗｅｌｌ領域を形成し、Ｐチャネル型トランジスタを形成する。次に、メモリトランジスタ領域２にのみ燐（Ｐ）等の不純物イオンを注入してソース線ＳＬとなるｎ＋拡散領域１０７を形成する。次に、シリコン窒化膜とシリコン酸化膜を堆積し、所望のパターンにフォトレジストを形成しウェットエッチングすることにより、メモリトランジスタ領域２にのみシリコン窒化膜とシリコン酸化膜を形成する。次に、周辺回路領域の高耐圧用トランジスタの厚膜のゲート絶縁膜を形成し、メモリトランジスタ領域２及び高耐圧用トランジスタ領域以外を開口するようにフォトレジストでパターンを形成しウェットエッチングすることにより厚膜ゲート絶縁膜を形成する。ウェットエッチングされた領域に高速動作用トランジスタの薄膜ゲート絶縁膜を形成する。次に、燐（Ｐ）等の導電型不純物を添加したポリシリコン（ｐｏｌｙ−Ｓｉ）膜及び窒化シリコン膜を堆積した後、エッチングして周辺回路領域のトランジスタのゲート電極１１０ａ及びキャップ窒化シリコン膜１１３ａ並びにメモリセル領域の選択トランジスタのゲート電極１１０ｂ及びキャップ窒化シリコン膜１１３ｂを形成する。次に、周辺回路領域のＮチャネル型トランジスタの領域にＰイオン又はＡｓイオンなどを注入してＮ型領域１１２を形成する。次に、基板全面に堆積した窒化シリコン膜を異方性エッチングしてサイドウォール１１４を形成する。次に、周辺回路領域のＮチャネル型トランジスタの領域に砒素（Ａｓ）イオンを注入してソース／ドレイン領域１１６を形成する。次に、周辺回路領域のＰチャネル型トランジスタの領域にＢイオンを注入してソース／ドレイン領域を形成する。次に、基板全面に窒化シリコン膜（バリア窒化シリコン膜）１１８を形成する。次に、基板全面に層間絶縁膜（ＢＰＳＧ膜）１２４を形成し、ＣＭＰなどによって平坦化処理を行う。
【００２０】
次に、フォトレジスト層を形成し、マトリクス状に選択トランジスタを形成するためのホール１２６をメモリトランジスタ領域２に形成する。このホール１２６は、メモリトランジスタ領域２のメモリストリングスの数（本実施形態においては、８×８＝６４）だけ形成されることになる。次に、メモリトランジスタ領域２にのみＰイオン等を注入した後、ＬＰＣＶＤ法などにより酸化シリコン膜、アモルファスシリコン膜をホールの側壁と底部のみに形成する。次に、ＲＩＥにより、ホールの底部の酸化シリコン膜及びアモルファスシリコン膜をエッチングし、アモルファスシリコン膜１２８ａ〜１２８ｄを形成する。次に、アモルファスシリコン膜を形成した後、ＣＭＰなどによって平坦化処理を行い、アモルファスシリコン膜１３０を形成する。次に、メモリトランジスタのチャネル領域にのみＰイオン等を注入する。次に、メモリトランジスタ領域２のみにＡｓイオン等を注入し、ドレイン拡散層を形成した後、ＲＴＡによってＡｓイオンを活性化する。ここで、周辺回路トランジスタ及び下部の選択トランジスタが完成する。ここではチャネル部にＰイオン等を注入したが、イオン注入しなくてもよい。次に、基板全面に窒化シリコン膜１３２及び酸化シリコン膜１３４を順に形成する。本実施形態においては、ここまでの工程によって、基板部１００が完成する。基板部１００の構成及び製造プロセスは、上述した例に限定されるわけではない。
【００２１】
次に、図３に示すように、基板全面にアモルファスシリコン膜１３６、酸化シリコン膜１３８、アモルファスシリコン膜１４０、酸化シリコン膜１４２、アモルファスシリコン膜１４４、酸化シリコン膜１４６、アモルファスシリコン膜１４８、酸化シリコン膜１５０、窒化シリコン膜１５２を順に形成する。これらアモルファスシリコン膜１３６、１４０，１４４及び１４８がワード線７となる。本実施形態においては、プラズマＣＶＤ法により、アモルファスシリコン膜１３６、１４０、１４４及び１４８をそれぞれ厚さ１００ｎｍで形成し、酸化シリコン膜１３８、１４２、１４６及び１５０を厚さ７０ｎｍでそれぞれ形成する。また、本実施形態においては、プラズマＣＶＤ法により、窒化シリコン膜１５２を２００ｎｍに形成する。また、アモルファスシリコン膜１３６、１４０、１４４及び１４８は、抵抗を下げるためにｎ型のアモルファスシリコン膜としてもよい。また、アモルファスシリコンの代わりにポリシリコンを用いてもよい。
【００２２】
次に、窒化シリコン膜１５２上にフォトレジスト１５４（図示せず）を形成し、ＲＩＥ（リアクティブ・イオン・エッチング）することにより窒化シリコン膜１５２をパターニングし、窒化シリコン膜１５２ａを形成する（図４）。後に、この窒化シリコン膜１５２を除去した領域が第１のワード線引き出し線を接続するためのワード線７の端部領域となる。次に、基板全面にＢＰＳＧ膜１５６を例えば厚さ６００ｎｍで形成し、窒化シリコン膜１５２の表面が露出するまでＣＭＰ処理する（図４）。
【００２３】
次に、図５を参照する。窒化シリコン膜１５２ａの一部及びＢＰＳＧ膜１５６の一部にフォトレジスト１５８を形成する。このフォトレジスト１５８及び窒化シリコン膜１５２ａをマスクとして、酸化シリコン膜１４６をエッチングストッパーとして用いてＢＰＳＧ膜１５６、酸化シリコン膜１５０及びアモルファスシリコン膜１４８をエッチングし、ＢＰＳＧ膜１５６ａ、酸化シリコン膜１５０ａ及びアモルファスシリコン膜１４８ａを形成する。このとき、ＢＰＳＧ膜１５６、酸化シリコン膜１５０及びアモルファスシリコン膜１４８をエッチングした後、フォトレジスト１５８の剥離除去を行わない。このＢＰＳＧ膜１５６、酸化シリコン膜１５０及びアモルファスシリコン膜１４８を除去した幅が、後に、最下の酸化シリコン膜１３８が露出する幅となる。なお、本実施形態においては、酸化シリコン膜をエッチングストッパーとして用いて積層膜をエッチングする例について説明しているが、アモルファスシリコン膜をエッチングストッパーとして用いて積層膜をエッチングするようにしてもよい。
【００２４】
次に、図６を参照する。残存しているフォトレジスト１５８をスリミングし、フォトレジスト１５８ａを形成する。その後、フォトレジスト１５８ａ及び窒化シリコン膜１５２ａをマスクとして、ＢＰＳＧ膜１５６ａ、酸化シリコン膜１５０ａ、アモルファスシリコン膜１４８ａ、酸化シリコン膜１４６及びアモルファスシリコン膜１４４をエッチングし、ＢＰＳＧ膜１５６ｂ、酸化シリコン膜１５０ｂ、アモルファスシリコン膜１４８ｂ、酸化シリコン膜１４６ａ及びアモルファスシリコン膜１４４ａ（いずれも図示せず）を形成する。本実施形態に係る本発明の半導体記憶装置においては、このフォトレジストのスリミング工程とその後のエッチング工程とを繰り返すことにより、アモルファスシリコン膜１３６、１４２、１４６及び１４８（ワード線７）の端部を階段状に形成することができる。
【００２５】
詳しく説明すると、再びフォトレジスト１５８ａのスリミングを行い、フォトレジスト１５８ｂ（図示せず）を形成する。そして、フォトレジスト１５８ｂ及び窒化シリコン膜１５２ａをマスクとして、ＢＰＳＧ膜１５６ｂ、酸化シリコン膜１５０ｂ、アモルファスシリコン膜１４８ｂ、酸化シリコン膜１４６ａ、アモルファスシリコン膜１４４ａ、酸化シリコン膜１４２及びアモルファスシリコン膜１４０をエッチングし、ＢＰＳＧ膜１５６ｃ、酸化シリコン膜１５０ｃ、アモルファスシリコン膜１４８ｃ、酸化シリコン膜１４６ｂ、アモルファスシリコン膜１４４ｂ、酸化シリコン膜１４２ａ及びアモルファスシリコン膜１４０ａを形成する（図７）。その後、フォトレジスト１５８ｂを除去する。
【００２６】
このように、フォトレジストのスリミング工程とその後のエッチング工程とをアモルファスシリコン膜の繰り返すことにより、アモルファスシリコン膜１３６、１４２、１４６及び１４８（ワード線７）の端部を所望の階段状に形成することができる。
【００２７】
次に、フォトレジスト（図示せず）を形成し、ＢＰＳＧ膜１５６ｃ、酸化シリコン膜１５０ｃ、アモルファスシリコン膜１４８ｃ、酸化シリコン膜１４６ｂ、アモルファスシリコン膜１４４ｂ、酸化シリコン膜１４２ａ、アモルファスシリコン膜１４０ａ、酸化シリコン膜１３８及びアモルファスシリコン膜１３６の一部をエッチング除去することにより、スリット１６０を形成する（図８）。
【００２８】
次に、メモリトランジスタ領域２のホール１２６（図示せず）に合わせるようにマトリクス状にメモリセルの柱状部分を形成するためのホール１７０（図示せず）（以下、「メモリプラグホール」という。）を形成する。このメモリプラグホールは、メモリトランジスタ領域のメモリストリングスの数だけ形成されることになる。
【００２９】
次に、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜、アモルファスシリコン膜（いずれも図示せず）を順に形成する。次に、ＲＩＥにより、前記アモルファスシリコン膜をエッチングし、スペーサを形成する。これら酸化シリコン膜（第１の絶縁膜）、窒化シリコン膜、酸化シリコン膜（第２の絶縁膜）が、所謂ＯＮＯ膜を形成する。前記窒化シリコン膜は、メモリトランジスタの電荷蓄積層となる。なお、酸化シリコン膜の代わりにアルミナ膜などの絶縁膜を用いても良い。
【００３０】
次に、メモプラグホール１７０に形成されているアモルファスシリコン膜のスペーサを用いて、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜をエッチングし、ホール１２６に形成されたアモルファスシリコン膜１３０の一部を露出する。次に、メモリプラグホール１７０を埋めるようにアモルファスシリコン膜を形成した後、ＣＭＰなどにより平坦化処理を行う。次に、Ａｓイオンを注入し、ＲＴＡを行うことによって、ドレイン拡散層１７２を形成する。その後、下部選択トランジスタを形成した工程と同様の工程によって、上部選択トランジスタを形成する。
【００３１】
次に、図９に示すとおり、アモルファスシリコン膜１４８ｃ、アモルファスシリコン膜１４４ｂ、アモルファスシリコン膜１４０ａ、アモルファスシリコン膜１３６までそれぞれコンタクトホールを形成し、アモルファスシリコン膜１４８ｃ、アモルファスシリコン膜１４４ｂ、アモルファスシリコン膜１４０ａ、アモルファスシリコン膜１３６にそれぞれ接続する第１のワード線引き出し線７ａを形成する。この第１のワード線引き出し線７ａを形成するプロセスと同時に第３のワード線引き出し線７ｃを形成するようにしてもよい。その後、ビット線や第１のワード線引き出し線等の配線を形成し、本実施形態に係る本発明の半導体記憶装置が完成する。
【００３２】
本実施形態に係る本発明の半導体記憶装置においては、各ワード線ＷＬ１〜ＷＬ４（７）は、メモリセルが２次元的（即ち、平面的。）に複数が形成される層（メモリセル層）毎に、共通の導電体層によって形成されるため、ワード線駆動回路３の数を大幅に減少させることができ、チップ面積の縮小化を実現できる。また、メモリトランジスタ領域２の各ワード線７の端部が階段状に形成されており、この階段状に形成された各ワード線の端部に第１のワード線引き出し線７ａがそれぞれ接続されている。このように、各ワード線７の端部を階段状に形成することにより、ワード線７の引き出し配線を密に配置することが可能となる。
【００３３】
（実施形態２）
実施形態１に係る本発明の半導体記憶装置１においては、ワード線７の端部がそれぞれビット線８と平行な方向に階段状に形成されている例について説明した。本本実施形態２に係る本発明の半導体記憶装置１においては、実施形態１のようなワード線７の端部の階段状の構造をビット線８と平行な方向に形成し、且つ、この階段状の構造をビット線８と垂直な方向に複数形成する。こうすることにより、ワード線引き出し配線をより密に形成することが可能となる。なお、本実施形態２に係る半導体記憶装置１は、ワード線７の端部の構成以外は実施形態１に係る半導体記憶装置１の構成と同様であるので、実施形態１に係る半導体記憶装置１と同様な構成については、ここでは改めて説明しない場合がある。
【００３４】
（本実施形態２に係る本発明の半導体記憶装置の製造方法）
以下、図１０〜図１５を用いて本実施形態２に係る本発明の半導体記憶装置の製造方法について説明する。なお、以下に説明する製造方法は本実施形態に係る本発明の半導体記憶装置の製造方法の一例であって、これに限定されるわけではない。また、図１０〜図１５においては、説明の便宜上、本実施形態２に係る半導体記憶装置のメモリトランジスタ領域２及びワード線引き出し線７ａ〜７ｃが示されている。本実施形態２に係る本発明の半導体記憶装置１においては、ワード線７を１２本（ワード線７を形成するアモルファスシリコン膜が１２層）の場合を例にとって説明している。なお、ワード線７の本数はこれに限定されるわけではない。
【００３５】
まず、上述の実施形態１で説明した方法と同様の方法により、基板部１００を形成する。そして、基板部１００上に、アモルファスシリコン膜２００、酸化シリコン膜２０２、アモルファスシリコン膜２０４、酸化シリコン膜２０６、アモルファスシリコン膜２０８、酸化シリコン膜２１０、アモルファスシリコン膜２１２、酸化シリコン膜２１４、アモルファスシリコン膜２１６、酸化シリコン膜２１８、アモルファスシリコン膜２２０、酸化シリコン膜２２２、アモルファスシリコン膜２２４、酸化シリコン膜２２６、アモルファスシリコン膜２２８、酸化シリコン膜２３０、アモルファスシリコン膜２３２、酸化シリコン膜２３４、アモルファスシリコン膜２３６、酸化シリコン膜２３８、アモルファスシリコン膜２４０、酸化シリコン膜２４２、アモルファスシリコン膜２４４、酸化シリコン膜２４６及び窒化シリコン膜２４８を順に形成する。次に、窒化シリコン膜２４８の一部をエッチングし、ＢＰＳＧ膜２５０を形成し、窒化シリコン膜２４８の表面が露出するまでＣＭＰ処理する。そして、フォトレジスト２５２を形成し、上述の実施形態１で説明したプロセスと同様のプロセスを用いて、アモルファスシリコン膜２３６、酸化シリコン膜２３８、アモルファスシリコン膜２４０、酸化シリコン膜２４２、アモルファスシリコン膜２４４、酸化シリコン膜２４６及びＢＰＳＧ膜２５０を階段状に形成する（図１０）。
【００３６】
次に、フォトレジスト２５２を用いて、アモルファスシリコン膜２３２、酸化シリコン膜２３４、アモルファスシリコン膜２３６、酸化シリコン膜２３８、アモルファスシリコン膜２４０、酸化シリコン膜２４２、アモルファスシリコン膜２４４、酸化シリコン膜２４６及びＢＰＳＧ膜２５０、並びに、アモルファスシリコン膜２２０、酸化シリコン膜２２２、アモルファスシリコン膜２２４、酸化シリコン膜２２６、アモルファスシリコン膜２２８及び酸化シリコン膜２３０を纏めてエッチングし、アモルファスシリコン膜２３２ａ、酸化シリコン膜２３４ａ、アモルファスシリコン膜２３６ａ、酸化シリコン膜２３８ａ、アモルファスシリコン膜２４０ａ、酸化シリコン膜２４２ａ、アモルファスシリコン膜２４４ａ、酸化シリコン膜２４６ａ及びＢＰＳＧ膜２５０ａ、並びに、アモルファスシリコン膜２２０ａ、酸化シリコン膜２２２ａ、アモルファスシリコン膜２２４ａ、酸化シリコン膜２２６ａ、アモルファスシリコン膜２２８ａ及び酸化シリコン膜２３０ａを形成する（図１１）。
【００３７】
そして、フォトレジスト２５２を剥離せず、フォトレジストをスリミングし、フォトレジスト２５２ａを形成する（図１２）。次に、、アモルファスシリコン膜２３２ａ、酸化シリコン膜２３４ａ、アモルファスシリコン膜２３６ａ、酸化シリコン膜２３８ａ、アモルファスシリコン膜２４０ａ、酸化シリコン膜２４２ａ、アモルファスシリコン膜２４４ａ、酸化シリコン膜２４６ａ及びＢＰＳＧ膜２５０ａ、並びに、アモルファスシリコン膜２２０ａ、酸化シリコン膜２２２ａ、アモルファスシリコン膜２２４ａ、酸化シリコン膜２２６ａ、アモルファスシリコン膜２２８ａ及び酸化シリコン膜２３０ａ、並びに、アモルファスシリコン膜２０４、酸化シリコン膜２０６、アモルファスシリコン膜２０８、酸化シリコン膜２１０、アモルファスシリコン膜２１２、酸化シリコン膜２１４、アモルファスシリコン膜２１６及び酸化シリコン膜２１８を纏めてエッチングし、アモルファスシリコン膜２３２ｂ、酸化シリコン膜２３４ｂ、アモルファスシリコン膜２３６ｂ、酸化シリコン膜２３８ｂ、アモルファスシリコン膜２４０ｂ、酸化シリコン膜２４２ｂ、アモルファスシリコン膜２４４ｂ、酸化シリコン膜２４６ｂ及びＢＰＳＧ膜２５０ｂ、並びに、アモルファスシリコン膜２２０ｂ、酸化シリコン膜２２２ｂ、アモルファスシリコン膜２２４ｂ、酸化シリコン膜２２６ｂ、アモルファスシリコン膜２２８ｂ及び酸化シリコン膜２３０ｂ、並びに、アモルファスシリコン膜２０４ａ、酸化シリコン膜２０６ａ、アモルファスシリコン膜２０８ａ、酸化シリコン膜２１０ａ、アモルファスシリコン膜２１２ａ、酸化シリコン膜２１４ａ、アモルファスシリコン膜２１６ａ及び酸化シリコン膜２１８ａを形成する（図１３）。
【００３８】
その後、フォトレジスト２５２ａを剥離除去する。次に、フォトレジスト（図示せず）を形成し、実施形態１と同様に、スリット２６０を形成する（図１４）。
【００３９】
次に、実施形態１と同様の工程により、メモリストリングスの数だけメモリプラグホール１７０（図示せず）を形成する。次に、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜、アモルファスシリコン膜（いずれも図示せず）を順に形成する。次に、ＲＩＥにより、前記アモルファスシリコン膜をエッチングし、スペーサを形成する。これら酸化シリコン膜（第１の絶縁膜）、窒化シリコン膜、酸化シリコン膜（第２の絶縁膜）が、所謂ＯＮＯ膜を形成する。前記窒化シリコン膜は、メモリトランジスタの電荷蓄積層となる。なお、酸化シリコン膜の代わりにアルミナ膜などの絶縁膜を用いても良い。
【００４０】
次に、メモプラグホール１７０に形成されているアモルファスシリコン膜のスペーサを用いて、酸化シリコン膜、窒化シリコン膜、酸化シリコン膜をエッチングし、ホール１２６に形成されたアモルファスシリコン膜１３０の一部を露出する。次に、メモリプラグホール１７０を埋めるようにアモルファスシリコン膜を形成した後、ＣＭＰなどにより平坦化処理を行う。次に、Ａｓイオンを注入し、ＲＴＡを行うことによって、ドレイン拡散層１７２を形成する。その後、下部選択トランジスタを形成した工程と同様の工程によって、上部選択トランジスタを形成する。
【００４１】
次に、図１５に示すとおり、アモルファスシリコン膜２００、２０２、２０４ａ、２０８ａ、２１２ａ、２１６ａ、２２０ｂ、２２４ｂ、２２８ｂ、２３２ｂ、２３６ｂ、２４０ｂ及び２４４ｂまでそれぞれコンタクトホールを形成し、アモルファスシリコン膜２００、２０２、２０４ａ、２０８ａ、２１２ａ、２１６ａ、２２０ｂ、２２４ｂ、２２８ｂ、２３２ｂ、２３６ｂ、２４０ｂ及び２４４ｂにそれぞれ接続する第１のワード線引き出し線７ａを形成する。この第１のワード線引き出し線７ａを形成するプロセスと同時に第３のワード線引き出し線７ｃを形成するようにしてもよい。その後、ビット線や第１のワード線引き出し線等の配線を形成し、本実施形態に係る本発明の半導体記憶装置が完成する。
【００４２】
本実施形態２に係る本発明の半導体記憶装置においては、実施形態１のようなワード線７の端部の階段状の構造をビット線８と平行な方向に形成し、且つ、この階段状の構造をビット線８と垂直な方向に複数形成する。こうすることにより、ワード線引き出し配線をより密に形成することが可能となる。
【００４３】
（実施形態３）
本実施形態３に係る本発明の半導体記憶装置は、実施形態１に係る本発明の半導体記憶装置が縦方向に複数個積層されている構成を有している。なお、その他の構成については、実施形態１に係る本発明の半導体記憶装置と同様の構成を有しているので、ここでは改めて説明しない。
【００４４】
図１６に示すとおり、本実施形態３に係る本発明の半導体記憶装置は、実施形態１に係る本発明の半導体記憶装置が縦方向に３個積層されている構成を有している。なお、本実施形態３においては、実施形態１に係る本発明の半導体記憶装置が縦方向に３個積層されている例をとって説明したが、これに限定されるわけではない。
【００４５】
本実施形態３に係る本発明の半導体記憶装置によると、より高密度にメモリトランジスタを集積することができる。
【００４６】
（実施形態４）
本実施形態４に係る本発明の半導体記憶装置は、実施形態２に係る本発明の半導体記憶装置が縦方向に複数個積層されている構成を有している。なお、その他の構成については、実施形態２に係る本発明の半導体記憶装置と同様の構成を有しているので、ここでは改めて説明しない。
【００４７】
図１７に示すとおり、本実施形態４に係る本発明の半導体記憶装置は、実施形態２に係る本発明の半導体記憶装置が縦方向に２個積層されている構成を有している。なお、本実施形態４においては、実施形態２に係る本発明の半導体記憶装置が縦方向に２個積層されている例をとって説明したが、これに限定されるわけではない。
【００４８】
本実施形態４に係る本発明の半導体記憶装置によると、より高密度にメモリトランジスタを集積することができる。
【図面の簡単な説明】
【００４９】
【図１】本発明の一実施形態に係る半導体記憶装置１の概略構成図である。
【図２】本発明の一実施形態に係る半導体記憶装置１の一つのメモリストリングス１０の概略構造を示す図である。
【図３】本発明の一実施形態に係る半導体記憶装置１の製造プロセスを示す図である。
【図４】本発明の一実施形態に係る半導体記憶装置１の製造プロセスを示す図である。
【図５】本発明の一実施形態に係る半導体記憶装置１の製造プロセスを示す図である。
【図６】本発明の一実施形態に係る半導体記憶装置１の製造プロセスを示す図である。
【図７】本発明の一実施形態に係る半導体記憶装置１の製造プロセスを示す図である。
【図８】本発明の一実施形態に係る半導体記憶装置１の製造プロセスを示す図である。
【図９】本発明の一実施形態に係る半導体記憶装置１の製造プロセスを示す図である。
【図１０】本発明の一実施形態に係る半導体記憶装置１の製造プロセスを示す図である。
【図１１】本発明の一実施形態に係る半導体記憶装置１の製造プロセスを示す図である。
【図１２】本発明の一実施形態に係る半導体記憶装置１の製造プロセスを示す図である。
【図１３】本発明の一実施形態に係る半導体記憶装置１の製造プロセスを示す図である。
【図１４】本発明の一実施形態に係る半導体記憶装置１の製造プロセスを示す図である。
【図１５】本発明の一実施形態に係る半導体記憶装置１の製造プロセスを示す図である。
【図１６】本発明の一実施形態に係る半導体記憶装置１の概略構成図である。
【図１７】本発明の一実施形態に係る半導体記憶装置１の概略構成図である。
【符号の説明】
【００５０】
１      半導体記憶装置
２      メモリトランジスタ領域
３      ワード線駆動回路
４      ソース側選択ゲート線（ＳＧＳ）駆動回路
５      ドレイン側選択ゲート線（ＳＧＤ）駆動回路
７      ワード線
７ａ    第１のワード線引き出し線
７ｂ    第２のワード線引き出し線
７ｃ    第３のワード線引き出し線
８    ビット線
１０    メモリストリングス
１１    柱状の半導体層
【図１】
2008258458.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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