(57)【要約】【課題】バラクタ・ダイオードを備える半導体装置に関し、新たな構造のバラクタ・ダイオードを提案する。【解決手段】基板と、前記基板内に形成された第１導電型の拡散層と、前記基板内に形成され、前記拡散層に接している第２導電型のソース拡散層と、前記基板内に形成され、前記拡散層に接している第２導電型のドレイン拡散層と、前記拡散層と前記ソース拡散層とのＰＮ接合により形成された第１のバラクタ・ダイオードと、前記拡散層と前記ドレイン拡散層とのＰＮ接合により形成された第２のバラクタ・ダイオードと、前記ソース拡散層上に形成され、前記第１のバラクタ・ダイオード用のコンタクト配線として機能する第１のコンタクト配線と、前記ドレイン拡散層上に形成され、前記第２のバラクタ・ダイオード用のコンタクト配線として機能する第２のコンタクト配線とを備えることを特徴とする半導体装置。【選択図】図１
2008300767.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板内に形成された第１導電型の拡散層と、
前記基板内に形成され、前記拡散層に接している第２導電型のソース拡散層と、
前記基板内に形成され、前記拡散層に接している第２導電型のドレイン拡散層と、
前記拡散層と前記ソース拡散層とのＰＮ接合により形成された第１のバラクタ・ダイオードと、
前記拡散層と前記ドレイン拡散層とのＰＮ接合により形成された第２のバラクタ・ダイオードと、
前記ソース拡散層上に形成され、前記第１のバラクタ・ダイオード用のコンタクト配線として機能する第１のコンタクト配線と、
前記ドレイン拡散層上に形成され、前記第２のバラクタ・ダイオード用のコンタクト配線として機能する第２のコンタクト配線とを備えることを特徴とする半導体装置。
【請求項２】
更に、前記ソース拡散層と前記ドレイン拡散層との間の前記基板上に形成されたダミートランジスタを備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
更に、前記第１及び第２のバラクタ・ダイオードを有するＶＣＯ（電圧制御発振器）を備えることを特徴とする請求項１に記載の半導体装置。
【請求項４】
更に、
前記基板内に形成され、前記拡散層に接している第１導電型の第２拡散層と、
前記第２拡散層上に形成され、前記第１及び第２のバラクタ・ダイオード用のコンタクト配線として機能する第３のコンタクト配線とを備えることを特徴とする請求項１に記載の半導体装置。
【請求項５】
更に、前記ソース拡散層及び前記ドレイン拡散層のいずれか一方と前記第２拡散層との間に形成された素子分離層を備えることを特徴とする請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
ＶＣＯ（電圧制御発振器）は、制御電圧に応じて信号を発振する発振器である。ＶＣＯの発振周波数は、ＶＣＯを構成する共振器の共振周波数により決定される。当該共振器のキャパシタには例えば、バラクタ・ダイオードが採用される。
【０００３】
バラクタ・ダイオードは例えば、基板内にＮ型ウェルを形成し、Ｎ型ウェルにＳＴＩ層を埋め込み、ＳＴＩ層の両面にＮ型ウェルに接する第１のＰ型層と第２のＰ型層とを形成することで形成される。Ｎ型ウェルと第１のＰ型層とのＰＮ接合が第１のバラクタ・ダイオードとなり、Ｎ型ウェルと第２のＰ型層とのＰＮ接合が第２のバラクタ・ダイオードとなる。バラクタ・ダイオードについては例えば、特許文献１及び２に開示されている。
【０００４】
この場合、第１のＰ型層と第２のＰ型層との間には、寄生抵抗が生じる。該寄生抵抗の効力は、いくつかのバラクタ・ダイオードを並列接続することで弱めることができる。該寄生抵抗の抵抗値は、第１のＰ型層と第２のＰ型層との間に介在する上記ＳＴＩ層の寸法に依存する。ＳＴＩ層の寸法は通常、集積回路のデザインルールに応じて決定される。
【０００５】
寄生抵抗は、共振器を構成するインダクタにも生じる。従って、バラクタ・ダイオードとインダクタとを具備する共振器では、バラクタ・ダイオードの寄生抵抗とインダクタの寄生抵抗とが発生する。上記のバラクタ・ダイオードの寄生抵抗は通常、このようなインダクタの寄生抵抗に比べて極めて低く、共振器の蓄積電荷に与える影響は極めて小さい。
【０００６】
しかし近年、ＶＣＯの発振周波数の高周波化に伴い、共振器のＬＣ積を小さくすることが求められている。これに伴い、バラクタ・ダイオードの容量を小さくする必要が生じている。従って、ＶＣＯにおいては、バラクタ・ダイオードの並列接続数を削減する必要がある。しかし、バラクタ・ダイオードの並列接続数を削減すると、バラクタ・ダイオードの寄生抵抗の効力が強まってしまう。
【特許文献１】特開２００４−３１１８５８号公報
【特許文献２】特開２００４−１４００２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、バラクタ・ダイオードを備える半導体装置に関し、新たな構造のバラクタ・ダイオードを提案することを課題とする。
【課題を解決するための手段】
【０００８】
本発明は例えば、基板と、前記基板内に形成された第１導電型の拡散層と、前記基板内に形成され、前記拡散層に接している第２導電型のソース拡散層と、前記基板内に形成され、前記拡散層に接している第２導電型のドレイン拡散層と、前記拡散層と前記ソース拡散層とのＰＮ接合により形成された第１のバラクタ・ダイオードと、前記拡散層と前記ドレイン拡散層とのＰＮ接合により形成された第２のバラクタ・ダイオードと、前記ソース拡散層上に形成され、前記第１のバラクタ・ダイオード用のコンタクト配線として機能する第１のコンタクト配線と、前記ドレイン拡散層上に形成され、前記第２のバラクタ・ダイオード用のコンタクト配線として機能する第２のコンタクト配線とを備えることを特徴とする半導体装置である。
【発明の効果】
【０００９】
本発明は、バラクタ・ダイオードを備える半導体装置に関し、新たな構造のバラクタ・ダイオードを提案するものである。
【発明を実施するための最良の形態】
【００１０】
（第１実施例）
図１は、第１実施例の半導体装置１０１の側方断面図である。図１の半導体装置１０１は、第１のバラクタ・ダイオード１１１と、第２のバラクタ・ダイオード１１２とを具備している。第１，第２のバラクタ・ダイオード１１１，１１２は、Ｐ型基板１２１内にＮ型ウェル１２２を形成し、Ｐ型基板１２１にＳＴＩ層１３１を埋め込み、Ｐ型基板１２１内にソース拡散層１２３とドレイン拡散層１２４とＮ型拡散層１２５とを形成することで形成される。第１のバラクタ・ダイオード１１１は、Ｎ型ウェル１２２とソース拡散層１２３とのＰＮ接合により形成されている。第２のバラクタ・ダイオード１１２は、Ｎ型ウェル１２２とドレイン拡散層１２４とのＰＮ接合により形成されている。第１実施例の半導体装置１０１の回路構成図を図２に示す。図２には、第１，第２のバラクタ・ダイオード１１１，１１２と、ソース，ドレイン拡散層１２３，１２４と、Ｎ型拡散層１２５とが示されている。
【００１１】
図３は、比較例の半導体装置２０１の側方断面図である。図３の半導体装置２０１は、第１のバラクタ・ダイオード２１１と、第２のバラクタ・ダイオード２１２とを具備している。第１，第２のバラクタ・ダイオード２１１，２１２は、Ｐ型基板２２１内にＮ型ウェル２２２を形成し、Ｐ型基板２２１にＳＴＩ層２３１を埋め込み、Ｐ型基板２２１内に第１のＰ型層２２３と第２のＰ型層２２４とＮ型層２２５とを形成することで形成される。第１のバラクタ・ダイオード２１１は、Ｎ型ウェル２２２と第１のＰ型層２２３とのＰＮ接合により形成されている。第２のバラクタ・ダイオード２１２は、Ｎ型ウェル２２２と第２のＰ型層２２４とのＰＮ接合により形成されている。比較例の半導体装置２０１の回路構成図を図４に示す。図４には、第１及び第２のバラクタ・ダイオード２１１及び２１２と、第１及び第２のＰ型層２２３及び２２４と、Ｎ型層２２５とが示されている。
【００１２】
比較例では、第１のバラクタ・ダイオード２１１と第２のバラクタ・ダイオード２１２との間に、図３の「Ｒ２」のような寄生抵抗が生じる。寄生抵抗Ｒ２の抵抗値は、ＳＴＩ幅Ｌ２に依存する。例えば、０．３５μｍルールにおけるＳＴＩ幅Ｌ２は、０．９μｍ程である。一方、本実施例では、第１のバラクタ・ダイオード１１１と第２のバラクタ・ダイオード１１２との間の寄生抵抗は、図１の「Ｒ１」のようになる。寄生抵抗Ｒ１の抵抗値は、ゲート長Ｌ１に依存する。例えば、０．３５μｍルールにおけるゲート長Ｌ１は、０．３５μｍである。このように、ゲート長Ｌ１は一般に、ＳＴＩ幅Ｌ２に比べて非常に短い。従って、本実施例では、バラクタ・ダイオード間の寄生抵抗Ｒ１の抵抗値が、比較例における寄生抵抗Ｒ２の抵抗値に比べて非常に低くなる。更に、本実施例では、バラクタ・ダイオードを形成するための領域の面積Ｓ１が、比較例における面積Ｓ２に比べて小さくなる。このように、本実施例は、バラクタ・ダイオードの寄生抵抗の抑制及び集積度の向上を可能にする。
【００１３】
本実施例では、図１のように、ゲート絶縁膜１４１とゲート電極１４２とを具備するダミーのＭＯＳＦＥＴ構造を形成し、ＭＯＳＦＥＴ構造を利用して第１，第２のバラクタ・ダイオード１１１，１１２を形成する。従って、本実施例では、第１，第２のバラクタ・ダイオード１１１，１１２を、ＭＯＳＦＥＴと同様の形成プロセスで簡単に形成する事ができる。本実施例では、Ｎ型ウェル１２２とソース，ドレイン拡散層１２３，１２４とのＰＮ接合が、ソース，ドレイン拡散層１２３，１２４の下面及び側面に形成されるため、第１，第２のバラクタ・ダイオード１１１，１１２はそれぞれ、ソース，ドレイン拡散層１２３，１２４の下面と側面とにわたって形成される事になる。従って、本実施例では、寄生抵抗Ｒ１が、図１のように、ゲート絶縁膜１４１の下部、即ち、ＭＯＳＦＥＴ構造のチャネル領域に発生する。チャネル領域は一般に、ウェル領域よりも不純物濃度が高く、ウェル領域よりも抵抗率が低い。従って、寄生抵抗Ｒ１の抵抗値は、寄生抵抗Ｒ２の抵抗値に比べて更に低くなる。
【００１４】
以下、第１実施例の半導体装置１０１の詳細について説明する。
【００１５】
図１の半導体装置１０１は、基板１２１と、Ｎ型ウェル１２２と、ソース拡散層１２３と、ドレイン拡散層１２４と、Ｎ型拡散層１２５と、ＳＴＩ（Shallow Trench Isolation）層１３１とを備える。基板１２１は、基板の例である。Ｎ型ウェル１２２は、第１導電型の拡散層（第１拡散層）の例である。ソース拡散層１２３は、第２導電型のソース拡散層の例である。ドレイン拡散層１２４は、第２導電型のドレイン拡散層の例である。Ｎ型拡散層１２５は、第１導電型の第２拡散層の例である。なお、第１導電型及び第２導電型はここではそれぞれＮ型及びＰ型であるが、第１導電型及び第２導電型がそれぞれＰ型及びＮ型でもよい。また、拡散層１２３及び１２４はここではそれぞれソース拡散層及びドレイン拡散層であるが、拡散層１２３及び１２４がそれぞれドレイン拡散層及びソース拡散層でもよい。
【００１６】
基板１２１は、Ｐ型基板であり、ここではバルクシリコン基板である。基板１２１は、半導体基板でもＳＯＩ（Semiconductor On Insulator）基板でもよい。Ｎ型ウェル１２２は、基板１２１内に形成されたＮ型拡散層である。ソース拡散層１２３は、基板１２１内に形成され、Ｎ型ウェル１２２に接しているＰ型拡散層（Ｐ＋）である。ドレイン拡散層１２４は、基板１２１内に形成され、Ｎ型ウェル１２２に接しているＰ型拡散層（Ｐ＋）である。Ｎ型拡散層１２５は、基板１１１内に形成され、Ｎ型ウェル１２２に接しているＮ型拡散層（Ｎ＋）である。
【００１７】
ＳＴＩ層１３１は、基板１１１に埋め込まれた素子分離層である。図１には、ＳＴＩ層１３１Ａ、ＳＴＩ層１３２Ｂ、ＳＴＩ層１３３Ｃが示されている。ＳＴＩ層１３１Ａは、ソース拡散層１２３の側方に設けられている。ＳＴＩ層１３１Ｂは、ドレイン拡散層１２４の側方に設けられており、ドレイン拡散層１２４とＮ型拡散層１２５との間に介在している。ＳＴＩ層１３１Ｃは、Ｎ型拡散層１２５の側方に設けられている。なお、Ｎ型拡散層１２５は、ここではドレイン拡散層１２４側に位置しているが、ソース拡散層１２３側に位置していてもよい。
【００１８】
図１の半導体装置１０１は更に、ゲート絶縁膜１４１と、ゲート電極１４２と、第１のコンタクト配線１５１と、第２のコンタクト配線１５２と、第３のコンタクト配線１５３とを備える。
【００１９】
ゲート絶縁膜１４１は、Ｎ型ウェル１２２上に形成されている。ゲート絶縁膜１４１はここでは、シリコン酸化膜である。ゲート絶縁膜１４１は、高誘電率絶縁膜（Ｈｉｇｈ−Ｋ膜）でもよい。ゲート電極１４２は、ゲート絶縁膜１４１上に形成されている。ゲート電極１４２はここでは、ポリシリコン電極である。ゲート電極１４２は、メタル電極でもよい。ソース拡散層１２３とドレイン拡散層１２４との間の基板１２１上には、図１のように、ダミートランジスタが形成されている。ゲート絶縁膜１４１及びゲート電極１４２は、当該ダミートランジスタを構成している。
【００２０】
第１のコンタクト配線１５１は、ソース拡散層１２３上に形成されており、第１のバラクタ・ダイオード１１１用のコンタクト配線として機能する。第２のコンタクト配線１５２は、ドレイン拡散層１２４上に形成されており、第２のバラクタ・ダイオード１１２用のコンタクト配線として機能する。第３のコンタクト配線１５３は、Ｎ型拡散層１２５上に形成されており、第１及び第２のバラクタ・ダイオード１１１及び１１２用のコンタクト配線として機能する。コンタクト配線１５１，１５２，１５３は、エッチング法で形成しても、シングルダマシン法で形成しても、デュアルダマシン法で形成してもよい。
【００２１】
図１の半導体装置１０１は更に、層間絶縁膜１６１と、配線１７１と、配線１７２と、配線１７３とを備える。第１及び第２のバラクタ・ダイオード１１１及び１１２が差動型のＶＣＯの構成要素である場合、配線１７１及び配線１７２はＶＣＯの差動出力線、配線１７３はＶＣＯの制御電圧線となる。配線１７１，１７２，１７３はそれぞれコンタクト配線１５１，１５２，１５３に接続されている。これらの配線及びコンタクト配線をデュアルダマシン法で形成する場合には、配線１７１とコンタクト配線１５１、配線１７２とコンタクト配線１５２、配線１７３とコンタクト配線１５３はそれぞれ一体化される。
【００２２】
図５Ａ乃至Ｇは、第１の半導体装置１０１の製造工程図である。
【００２３】
先ず、Ｐ型基板１２１へのイオン注入を行い、Ｐ型基板１２１内にＮ型ウェル１２２を形成する（図５Ａ）。注入イオンは例えば、ボロンである。次に、基板１２１上に溝を形成し、溝の内部にシリコン酸化膜を埋め込む。これにより、基板１２１上にＳＴＩ層１３１が形成される（図５Ｂ）。
【００２４】
次に、ＣＶＤにより、基板１２１上にゲート絶縁膜１４１を堆積する。次に、ＣＶＤにより、ゲート絶縁膜１４１上にゲート電極層１４２を堆積する。次に、リソグラフィ及びＲＩＥにより、ゲート加工を行う。これにより、ゲート絶縁膜１４１とゲート電極１４２とを備えるゲート構造が形成される（図５Ｃ）。
【００２５】
次に、Ｎ型ウェル１２２へのイオン注入を行い、Ｎ型ウェル１２２上（Ｐ型基板１２１内）にソース拡散層１２３とドレイン拡散層１２４を形成する。次に、Ｎ型ウェル１２２へのイオン注入を行い、Ｎ型ウェル１２２上（Ｐ型基板１２１内）にＮ型拡散層１２５を形成する。これにより、Ｎ型ウェル１２２に接するソース拡散層１２３とドレイン拡散層１２４とＮ型拡散層１２５が形成され、第１及び第２のバラクタ・ダイオード１１１及び１１２が形成される（図５Ｄ）。
【００２６】
次に、層間絶縁膜１６１を全面に堆積する（図５Ｅ）。層間絶縁膜１６１は例えば、シリコン酸化膜である。次に、層間絶縁膜１６１にコンタクトホールを形成し、コンタクトホールにコンタクト材料を埋め込む。コンタクト材料は例えば、タングステン及び既知のバリアメタル材料である。これにより、コンタクト配線１５１，１５２，１５３が形成される（図５Ｆ）。次に、配線材料を全面に堆積し、配線加工を行う。配線材料は例えば、アルミニウム及び既知のバリアメタル材料である。これにより、配線１７１，１７２，１７３が形成される（図５Ｇ）。
【００２７】
以下、第２実施例の半導体装置１０１について説明する。第２実施例は、第１実施例の変形例であり、第２実施例については、第１実施例との相違点を中心に説明する。
【００２８】
（第２実施例）
図６は、第２実施例の半導体装置１０１の回路構成図である。第２実施例では、第１，第２のバラクタ・ダイオード１１１，１１２により、差動型のＶＣＯ３０１が形成されている。図６には、第１，第２のバラクタ・ダイオード１１１，１１２、ソース拡散層１２３、ドレイン拡散層１２４、Ｎ型拡散層１２５、第１，第２，第３のコンタクト配線１５１，１５２，１５３、ＶＣＯ３０１の差動出力線１７１，１７２、ＶＣＯ３０１の制御電圧線１７３の大まかな位置が図示されている。図６には更に、インダクタＬ、発振トランジスタＴＲ１，ＴＲ２、ダミートランジスタＴＲが図示されている。図６のＶＣＯ３０１の発振周波数はここでは、２．６〜３．４ＧＨｚとする。
【００２９】
図７は、ＶＣＯ１，２の発振周波数と位相雑音との関係を表すグラフである。ＶＣＯ１は、図１の第１，第２のバラクタ・ダイオード１１１，１１２により形成されたＶＣＯ、即ち、図６と同様のＶＣＯ３０１である。ＶＣＯ２は、図３の第１，第２のバラクタ・ダイオード２１１，２１２により形成されたＶＣＯである。図７のように、ＶＣＯ１の位相雑音とＶＣＯ２の位相雑音との間に大きな差異はない。しかしながら、本発明者の実験によれば、ＶＣＯ２の動作には４．１ｍＡの電流が必要なのに対し、ＶＣＯ１は２．４ｍＡの電流で動作することが解った。すなわち、ＶＣＯ１の消費電流は、ＶＣＯ２の消費電流の４０％程度に抑制できることが解った。このことから、ＶＣＯ１における寄生抵抗は、理論通り、ＶＣＯ２における寄生抵抗よりも低くなっていたことが予想される。このように、第２実施例によれば、ＶＣＯ３０１の寄生抵抗を抑制し、ＶＣＯ３０１の消費電流を抑制することができる。
【図面の簡単な説明】
【００３０】
【図１】第１実施例の半導体装置の側方断面図である。
【図２】第１実施例の半導体装置の回路構成図である。
【図３】比較例の半導体装置の側方断面図である。
【図４】比較例の半導体装置の回路構成図である。
【図５Ａ】第１実施例の半導体装置の製造工程図（１／７）である。
【図５Ｂ】第１実施例の半導体装置の製造工程図（２／７）である。
【図５Ｃ】第１実施例の半導体装置の製造工程図（３／７）である。
【図５Ｄ】第１実施例の半導体装置の製造工程図（４／７）である。
【図５Ｅ】第１実施例の半導体装置の製造工程図（５／７）である。
【図５Ｆ】第１実施例の半導体装置の製造工程図（６／７）である。
【図５Ｇ】第１実施例の半導体装置の製造工程図（７／７）である。
【図６】第２実施例の半導体装置の回路構成図である。
【図７】ＶＣＯ１，２の発振周波数と位相雑音との関係を表すグラフである。
【符号の説明】
【００３１】
１０１  半導体装置
１１１  第１のバラクタ・ダイオード
１１２  第２のバラクタ・ダイオード
１２１  基板
１２２  Ｎ型ウェル
１２３  ソース拡散層
１２４  ドレイン拡散層
１２５  Ｎ型拡散層
１３１  ＳＴＩ層
１４１  ゲート絶縁膜
１４２  ゲート電極
１５１  第１のコンタクト配線
１５２  第２のコンタクト配線
１５３  第３のコンタクト配線
１６１  層間絶縁膜
１７１  配線
１７２  配線
１７３  配線
３０１  ＶＣＯ
【図１】
2008300767.tif 000003
【図２】
2008300767.tif 000004
【図３】
2008300767.tif 000005
【図４】
2008300767.tif 000006
【図５Ａ】
2008300767.tif 000007
【図５Ｂ】
2008300767.tif 000008
【図５Ｃ】
2008300767.tif 000009
【図５Ｄ】
2008300767.tif 000010
【図５Ｅ】
2008300767.tif 000011
【図５Ｆ】
2008300767.tif 000012
【図５Ｇ】
2008300767.tif 000013
【図６】
2008300767.tif 000014
【図７】
2008300767.tif 000015