(57)【要約】【課題】ブートブロックを含む場合と含まない場合のフラッシュメモリを１チップで同時に実現し、設計、製造を簡単化する。【解決手段】ブロックＢ０００〜Ｂ００７は、通常のブロックよりも小さな記憶容量のブートブロックおよびパラメタブロックである。ブートブロックが不要の場合には、ボンディングオプション等で信号ＢＯＯＴＥをＬレベルに設定する。消去時において信号ＢＬＫＳＥＬがＨレベルの場合には制御部２は、横方向に並ぶ４ブロックの同時選択を行なう。また、制御部２は、このとき、縦方向の２ブロックの同時選択を行なう。その結果ブロックＢ０００〜Ｂ００７の８つのブロックの選択が行なわれる。ブートブロックおよびパラメタブロックは、通常ブロックと同様の容量を有する１つのブロックとして一括消去が可能となる。【選択図】図１
2008217993.tif 000002
【特許請求の範囲】
【請求項１】
一括消去の単位となる第１の基本メモリブロックと、
各々が前記第１の基本メモリブロックよりも小さな記憶容量を有し、一括消去の単位となる複数の第２の基本メモリブロックと、
消去コマンドに応じて前記複数の第２の基本メモリブロックのうちの１つを消去する第１の動作と、前記消去コマンドに応じて複数の前記第２の基本メモリブロックをまとめて選択して消去する第２の動作とを切換信号に応じて切換える消去制御回路とを備え、
前記消去制御回路は、アドレス入力回路と、該アドレス入力回路に入力された１アドレス信号と前記切換信号とに基づき、複数の前記第２の基本メモリブロックを選択する選択信号を出力するブロック選択回路を含み、
前記同時選択して消去する複数の前記第２の基本メモリブロックの容量は、前記第１の基本メモリブロックの容量と等しい、不揮発性半導体記憶装置。
【請求項２】
一括消去の単位となる第１の基本メモリブロックと、
各々が前記第１の基本メモリブロックよりも小さな記憶容量を有し、一括消去の単位となる複数の第２の基本メモリブロックと、
消去コマンドに応じて複数の前記第２の基本メモリブロックを同時選択して消去する消去制御回路とを備え、
前記同時に選択して消去する複数の前記第２の基本メモリブロックの容量は、前記第１の基本メモリブロックの容量と等しい、不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関し、より特定的には、消去単位ブロック構成が変更可能なフラッシュメモリに関する。
【背景技術】
【０００２】
フラッシュメモリは、機能的には、一括消去型の電気的に書込消去が可能な不揮発性半導体記憶装置である。フラッシュメモリはその低コスト性および電気的消去機能を有することから携帯機器等に大きな需要があり、近年盛んに研究開発が行なわれている。フラッシュメモリは、たとえばフローティングゲートを有し、しきい値電圧を変化させることができるトランジスタ（以下、メモリトランジスタと称する）をメモリセルとして使用する。
【０００３】
図２６は、従来のフラッシュメモリのアレイ構成を示した図である。
図２６においては、説明を簡単にするために、全体で８Ｍビットのメモリアレイの場合について説明している。メモリアレイ５００は、各々が４ｋワード（６４ｋビット）に相当するメモリセルで構成されるブロックＢ０００〜Ｂ００７と、各々が３２ｋワード（５１２ｋビット）に相当するメモリセルで構成されるブロックＢ００８〜Ｂ０２２と、ブロックＢ１００とを含む。ブロックＢ０００〜Ｂ０２２は、各々がフラッシュメモリにおける消去動作の基本単位となるブロックである。
【０００４】
フラッシュメモリでは、４ｋワードの領域が必要とされることが多く、このため、メモリアレイ５００は、通常のデータ格納領域よりも記憶容量の少ないブロックＢ０００〜Ｂ００７を含んでいる。このような４ｋワードの領域は、たとえばブートブロックやパラメタブロックと呼ばれる。
【０００５】
ブートブロックは、電源が投入された直後のシステム立ち上げ時に、フラッシュメモリが搭載されるシステムのＣＰＵがリードする領域である。また、パラメタブロックは、頻繁に書換える可能性の高いデータを仮に書込んでおく領域である。一方、３２ｋワードの記憶容量のブロックは、通常のデータやプログラムを格納する領域として使用される。フラッシュメモリでは、このように、用途により異なるサイズのブロックを備える必要がある。
【０００６】
なお、ブロックＢ１００は、アドレス割当上はブロックＢ０００〜Ｂ００７に相当する領域であり、未使用とされる領域である。未使用であっても、メモリブロックＢ１００はメモリアレイ上の信号の連続性を保つ必要性から、ブロックＢ００８〜Ｂ０２２の各構成と同様な構成を有している。
【０００７】
メモリブロックの選択はブロックの縦方向の位置を選択するためのブロック選択信号ＢＡＶＳ０，ＢＡＶＳ１，ＢＡＶＭ０〜ＢＡＶＭ３と、ブロックの横方向の位置を選択をするためのブロック選択信号ＢＡＨ０〜ＢＡＨ３とによって行なわれる。縦方向のブロック位置と、横方向のブロック位置とがともに活性化されると、その交点にあたるブロックの選択が行なわれる。たとえば、ブロックＢ００８を選択する場合には、選択信号ＢＡＶＭ０およびＢＡＨ１が活性化され、残りの選択信号は非活性化される。
【０００８】
図２７は、メモリブロックの選択信号を発生する従来のブロック選択デコーダの構成を示したブロック図である。
【０００９】
図２６、図２７を参照して、ブロック選択デコーダ５０２は、外部から与えられるアドレス信号のアドレスビットＡ１２〜Ａ１８を用いてブロック選択信号ＢＡＶＳ０，ＢＡＶＳ１，ＢＡＶＭ０〜ＢＡＶＭ３，ＢＡＨ０〜ＢＡＨ３を発生する。ブロック選択デコーダ５０２は、アドレスビットＡ１５，Ａ１６，Ａ１７，Ａ１８を受けて選択信号ＢＯＰを出力する４入力のＮＯＲ回路５６２と、アドレスビットＡ１４，Ａ１７，Ａ１８および選択信号ＢＯＰに応じて縦方向位置の選択信号ＢＡＶＳ０，ＢＡＶＳ１，ＢＡＶＭ０〜ＢＡＶＭ３を出力する縦方向ブロック選択回路５６４と、アドレスビットＡ１２，Ａ１３，Ａ１５，Ａ１６および選択信号ＢＯＰに応じて横方向位置の選択信号ＢＡＨ０〜ＢＡＨ３を出力する横方向ブロック選択回路５６６とを含む。
【００１０】
縦方向ブロック選択回路５６４は、選択信号ＢＯＰに応じて活性化されアドレスビットＡ１４をデコードして信号ＢＡＶＳ０，ＢＡＶＳ１を出力するアドレスデコード部５８２と、選択信号ＢＯＰが非活性化時に動作し、選択信号ＢＯＰが活性化されると動作を停止するアドレスデコード部５８４とを含む。アドレスデコード部５８４は、活性化時にはアドレスビットＡ１７，Ａ１８をデコードして信号ＢＡＶＭ０〜ＢＡＶＭ３を出力する。
【００１１】
横方向ブロック選択回路５６６は、選択信号ＢＯＰが活性化されるとアドレスビットＡ１２，Ａ１３を選択アドレスビットＳＡ０，ＳＡ１として出力し、選択信号ＢＯＰが非活性化時にはアドレスビットＡ１５，Ａ１６を選択アドレスビットＳＡ０，ＳＡ１として出力するアドレス選択部６１０と、選択アドレスビットＳＡ０，ＳＡ１をデコードして信号ＢＡＨ０〜ＢＡＨ３を出力するアドレスデコード部６１２とを含む。
【００１２】
図２６に示した８Ｍビットのメモリアレイの場合、１ワード１６ビット構成をとると３２ｋワードブロックを選択するアドレスビットはＡ１５，Ａ１６，Ａ１７，Ａ１８である。また、４ｋワードブロックを選択するアドレスビットはＡ１２，Ａ１３，Ａ１４である。ここに説明する従来例では、図２６のとおり横方向に４ブロックのメモリブロックが配置される構成の場合を説明する。
【００１３】
まず、ＮＯＲ回路５６２によって４ｋワード領域を選択する信号ＢＯＰの活性／非活性が決定される。
【００１４】
メモリブロックＢ００８〜Ｂ０２２に相当するアドレスが入力される場合には信号ＢＯＰは非活性化されアドレスデコード部５８２は信号ＢＡＶＳ０，ＢＡＶＳ１を非活性化し、アドレスデコード部５８４はアドレスビットＡ１７，Ａ１８に応じて縦方向のメモリブロックの選択信号ＢＡＶＭ０〜ＢＡＶＭ３のいずれか１つを活性化させる。
【００１５】
この場合、アドレス選択部６１０はアドレスビットＡ１５，Ａ１６を選択アドレスビットＳＡ０，ＳＡ１として出力するので、アドレスデコード部６１２はアドレスビットＡ１５，Ａ１６をデコードして選択信号ＢＡＨ０〜ＢＡＨ３のいずれか１つを活性化する。
【００１６】
一方、アドレスビットＡ１５〜Ａ１８がすべてＬレベルの場合には、選択信号ＢＯＰが活性化される。これは、図２６の不使用とされるメモリブロックＢ１００に対応するアドレス入力があったことを示している。この場合には、メモリブロックＢ１００を選択する代わりにメモリブロックＢ０００〜Ｂ００７のうちの対応する領域を選択している。具体的には、信号ＢＯＰの活性化時にはアドレスデコード部５８４は非活性化され信号ＢＡＶＭ０〜ＢＡＶＭ３は非活性化される。そしてアドレスデコード部５８２によってアドレスビットＡ１４がデコードされ信号ＢＡＶＳ０，ＢＡＶＳ１のいずれか一方が活性化される。
【００１７】
また、信号ＢＯＰが活性化時には、アドレス選択部６１０はアドレスビットＡ１２，Ａ１３を選択アドレスビットＳＡ０，ＳＡ１として出力するので、アドレスデコード部６１２はアドレスビットＡ１２，Ａ１３をデコードし、信号ＢＡＨ０〜ＢＡＨ３のいずれか１つを活性化させる。
【００１８】
従来は、ブロック選択デコーダ５０２によって決定されるブロック分割およびアドレス割当は常に固定されていた。つまり、８Ｍビット分の領域は、常に４ｋワードブロックが８ブロック、３２ｋワードブロックがＢ００８〜Ｂ０２２の１５ブロックの合計２３ブロックとして扱われていた。
【００１９】
以上説明したように、図２６のメモリアレイ５００は、使用するメモリブロックがＢ０００〜Ｂ０２２の２３ブロック存在するため、８Ｍビットのメモリアレイ全体を消去するためには、２３回の消去動作をチップ外部より指示する必要がある。
【００２０】
また、図２６では、４ｋワードのブロック８ブロックつまりブロックＢ０００〜Ｂ００７がアドレスの最下位側に割当てられている。これはボトムブートタイプと呼ばれる。しかし、使用されるシステムによっては４ｋワードのブロックがアドレスの最上位側に割当てられるトップブートタイプのフラッシュメモリが要求される場合もある。従来においては、ボトムブートタイプのメモリをトップブートタイプのメモリに変更して使用するためにアドレス入力バッファにおいて特定のアドレスビットを反転することが行なわれていた。
【００２１】
図２８は、従来のアドレス入力バッファ５１６の構成を示す回路図である。
図２８を参照して、アドレス入力バッファ５１６は、トップブートタイプのメモリに切換えて使用する場合に活性化される信号ＴＯＰに応じてアドレスビットＡ１５，Ａ１６，Ａ１７の正転／反転をそれぞれ切換えるアドレス反転回路５２０，５２２，５２４を含む。
【００２２】
アドレス反転回路５２０は、外部から与えられるアドレスビットｅｘｔ．Ａ１５を受けて反転するインバータ５２６と、信号ＴＯＰを受けて反転するインバータ５２８と、インバータ５２６の出力と信号ＴＯＰとを受けるＮＡＮＤ回路５３０と、アドレスビットｅｘｔ．Ａ１５とインバータ５２８の出力とを受けるＮＡＮＤ回路５３２と、ＮＡＮＤ回路５３０，５３２の出力を受けてアドレスビットＡ１５を出力するＮＡＮＤ回路５３４とを含む。
【００２３】
アドレス反転回路５２２は、アドレスビットｅｘｔ．Ａ１６が入力されアドレスビットＡ１６を出力する点が異なるが、内部の構成はアドレス反転回路５２０と同様であり説明は繰返さない。アドレス反転回路５２４は、アドレスビットｅｘｔ．Ａ１７が入力されアドレスビットＡ１７を出力する点が異なるが、内部の構成はアドレス反転回路５２０と同様であり説明は繰返さない。
【００２４】
図２９は、従来の他のフラッシュメモリのアレイ構成を示す図である。
図２９を参照して、ブロックＢ０００〜Ｂ０１５は、各々が３２ｋワード（５１２ｋビット）に相当するメモリセルで構成されるメモリブロックである。メモリアレイ７００には、４ｋワード相当のメモリセルで構成されるメモリブロックはなく、すべてが３２ｋワード相当のメモリセルで構成される１６ブロックで８Ｍビット領域が構成されている。図２６のメモリアレイ５００の場合は、８Ｍビット領域の消去には２３回の消去動作が必要であったが、メモリアレイ７００の場合では、８Ｍビット領域の消去には１６回の消去動作で済む。
【特許文献１】特開２００２−１３３８７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
従来は、ブロック分割および各ブロックへのアドレス割当は常に固定されていた。その結果、たとえば図２６で説明したように８Ｍビットのフラッシュメモリの製品では、４ｋワードのブロックを有する仕様の製品では、４ｋワードブロックが８ブロック、３２ｋワードブロックが１５ブロックの合計２３ブロックが存在する。
【００２６】
一方、図２９で説明したように４ｋワードのブロックを持たないフラッシュメモリの製品では、３２ｋワードブロック１６ブロックで８Ｍビットを構成していた。すなわち、４ｋワードの有無で、全く別の製品として設計、製造する必要があった。
【００２７】
また、フラッシュメモリの容量の拡大に伴い、アドレス割当の最上位側または最下位側だけでなく、アドレス最下位側、最上位側の双方に４ｋワードブロックのブートブロックを持つチップが開発されている。このようなチップをデュアルブートタイプのチップと呼ぶ。デュアルブートタイプのチップを２チップ組合わせて大きなメモリ空間として用いる場合には、アドレス空間の中央部分に４ｋワードの細切れのブロックが存在することとなり、使い勝手が悪くなってしまうという問題点もある。
【００２８】
この発明は、以上のような問題点を解決するためになされたものである。この発明は、複数の消去ブロックに分割されそのうちに小さな記憶容量のブロックたとえばブートブロックを含むフラッシュメモリにおいて４ｋワードブロックを持つフラッシュメモリと４ｋワードブロックを持たないフラッシュメモリとを１チップで同時に実現し、設計、製造を簡単化することを目的とする。
【課題を解決するための手段】
【００２９】
この発明は、要約すると、不揮発性半導体記憶装置であって、一括消去の単位となる第１の基本メモリブロックと、複数の第２の基本メモリブロックと、消去制御回路とを備える。複数の第２の基本メモリブロックは、各々が第１の基本メモリブロックよりも小さな記憶容量を有し、一括消去の単位となる。消去制御回路は、消去コマンドに応じて複数の第２の基本メモリブロックのうちの１つを消去する第１の動作と、消去コマンドに応じて複数の第２の基本メモリブロックをまとめて消去する第２の動作とを、切換信号に応じて切換える。
【００３０】
この発明の他の局面に従う不揮発性半導体記憶装置は、一括消去の単位となる第１の基本メモリブロックと、複数の第２の基本メモリブロックと、消去制御回路とを備える。複数の第２の基本メモリブロックは、各々が第１の基本メモリブロックよりも小さな記憶容量を有し、一括消去の単位となる。消去制御回路は、消去コマンドに応じて複数の第２の基本メモリブロックのうちの１つを消去する第１の動作と、消去コマンドに応じて第１の基本メモリブロックを消去する第２の動作とを、切換信号に応じて切換える。
【発明の効果】
【００３１】
本発明によれば、切換信号の与え方を変更すれば小さなブロックを各々消去単位とするものと小さなブロックをまとめて１つとして消去単位とするものとの複数の種類の不揮発性半導体記憶装置が実現でき、複数品種の開発費用および製造管理費用を削減することができる。
【発明を実施するための最良の形態】
【００３２】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００３３】
［実施の形態１］
図１は、本発明の実施の形態１の不揮発性記憶装置の構成を示す概略ブロック図である。
【００３４】
図１を参照して、不揮発性半導体記憶装置１は、入出力データバッファ２２と、書込、読出、消去の制御を行なう制御部２と、ロウ・コラムデコーダ２０と、Ｙゲート２４と、メモリアレイ２６とを含む。
【００３５】
入出力データバッファ２２は、書込時にはチップの外部から信号ＤＱ０〜ＤＱ１５を受け、読出時においてはチップの外部へと信号ＤＱ０〜ＤＱ１５を出力する。
【００３６】
制御部２は、プログラム＆ベリファイ回路４と、センスアンプ６と、内部コントローラ８と、アドレスバッファ１６と、プリデコーダ１８と、切換信号発生回路１０とを含む。内部コントローラ８は、外部から信号ＣＥ，ＷＥ，ＯＥ，ＲＰ，ＷＰなどの制御信号を受けて外部から与えられた指示を認識してアドレスバッファ１６，プリデコーダ１８およびプログラム＆ベリファイ回路４の制御を行なう。また内部コントローラ８は、電源がチップに対して投入された際に切換信号発生回路１０に出力するパワーオンリセット信号ＰＯＲを一定期間活性化した後にリセット解除を行なう。
【００３７】
切換信号発生回路１０は、所定の設定に応じて信号ＢＯＯＴＥを出力する。アドレスバッファ１６は、外部から与えられるアドレス信号のアドレスビットｅｘｔ．Ａ０〜ｅｘｔ．Ａ１８をそれぞれ受けてアドレスビットＡ０〜Ａ１８をプリデコーダ１８に出力する。プリデコーダ１８は、内部コントローラ８から与えられる信号ＢＬＫＳＥＬなどの制御信号および切換信号発生回路１０から与えられる信号ＢＯＯＴＥによって動作の切換がなされ、アドレスビットＡ０〜Ａ１８のデコードの結果を変化させる。プリデコーダ１８は、デコード結果をロウ・コラムデコーダ２０に出力する。
【００３８】
メモリアレイ２６は、４ｋワードの記憶容量を有するメモリブロックＢ０００〜Ｂ００７と、各々が３２ｋワードの記憶容量を有するメモリブロックＢ００８〜Ｂ０２２，Ｂ１００とを含む。ただし、メモリブロックＢ１００は通常は使用されない領域であるが、メモリアレイの製造上の便宜のためパターンの連続性を保つためメモリブロックＢ００８〜Ｂ０２２と同様な構成となっている。
【００３９】
ブロックＢ０００〜Ｂ００７は、通常のブロックよりも小さな記憶容量のブートブロックおよびパラメタブロックである。ブートブロックが不要の場合には、ボンディングオプション等で信号ＢＯＯＴＥをＬレベルに設定する。消去時において信号ＢＬＫＳＥＬがＨレベルの場合には制御部２は、横方向に並ぶ４ブロックの同時選択を行なう。また、制御部２は、このとき、縦方向の２ブロックの同時選択を行なう。その結果ブロックＢ０００〜Ｂ００７の８つのブロックの選択が行なわれる。ブートブロックおよびパラメタブロックは、通常ブロックと同様の容量を有する１つのブロックとして一括消去が可能となる。
【００４０】
図２は、メモリアレイ２６の各々のメモリブロックに行列状に配列されるメモリトランジスタＭＴの説明をするための断面図である。
【００４１】
図２を参照して、メモリトランジスタＭＴは、基板ＳＵＢ上に形成される不純物領域であるソースＳおよびドレインＤと、ソースＳとドレインＤの間の領域の上部に形成されるフローティングゲートＦと、フローティングゲートＦのさらに上部に形成されるコントロールゲートＧとを含む。
【００４２】
コントロールゲートに与える電圧ＶＧ，ソースに与える電圧ＶＳ，ドレインに与える電圧ＶＤおよび基板部に与える電圧ＶＷＥＬＬを所定の条件とすることによりメモリトランジスタＭＴのフローティングゲートＦにチャージされる電荷量を変化させることができ、これによりメモリトランジスタＭＴのしきい値電圧が変化するので、メモリトランジスタＭＴはしきい値電圧の値によって与えられた情報を記憶することができる。
【００４３】
図３は、図１における切換信号発生回路１０の構成を示した回路図である。
図３を参照して、切換信号発生回路１０は、信号♯ＮＯＢＯＯＴが与えられるパッド５６とノードＮ２との間に接続される抵抗３２と、信号♯ＢＯＯＴが与えられるパッド５８とノードＮ１との間に接続される抵抗３４と、ノードＮ１と電源電位ＶＣＣが与えられるノードとの間に接続されるキャパシタ３６と、ノードＮ２と接地ノードとの間に接続されるキャパシタ４２と、ノードＮ２に入力が接続されノードＮ１に出力が接続されるインバータ３８と、ノードＮ１に入力が接続されノードＮ２に出力が接続されるインバータ４０と、ノードＮ２に入力が接続されるインバータ４４と、インバータ４４の出力を受けて反転し信号ＢＯＯＴＥを出力するインバータ４６とを含む。
【００４４】
図４は、図３の切換信号発生回路に対するボンディングオプションの説明をするための図である。
【００４５】
図５は、信号♯ＮＯＢＯＯＴ，♯ＢＯＯＴの設定状態と切換のための信号ＢＯＯＴＥの関係を説明するための図である。
【００４６】
図４、図５を参照して、信号♯ＮＯＢＯＯＴが与えられるパッド５６をＬレベルに設定するときには、チップ５０の周囲に存在する複数のリードのうち接地電位が与えられているリード５２とパッド５６とをワイヤ５４によって接続する。この場合はパッド５８はいずれのリードにも接続されないか、または電源電位が与えられるリードに他のワイヤによって接続される。このように設定すると切換のための信号ＢＯＯＴＥはＬレベルに設定される。
【００４７】
信号ＢＯＯＴＥがＬレベルに設定されると、図１のメモリブロックＢ０００〜Ｂ００７は１つの３２ｋワードの記憶容量を有するブロックとして１回の指示で一括消去することができる。ブートブロックが必要でない場合には、消去時間を短くするためこのようにボンディングオプションが選択されて、不揮発性半導体記憶装置の生産が行なわれる。
【００４８】
一方、ワイヤ５４で接続しないでその代わりにワイヤ５５によってリード５２とパッド５８とを接続した場合には信号♯ＢＯＯＴがＬレベルに設定される。そしてこの場合にはパッド５６は電源電位が与えられるリードに他のワイヤを用いて接続してもよいし未接続状態でもよい。このように設定すると切換のための信号ＢＯＯＴＥはＨレベルに設定される。
【００４９】
信号ＢＯＯＴＥがＨレベルに設定された場合にはブートブロックが必要とされる場合に相当し、メモリブロックＢ０００〜Ｂ００７は各々が消去単位の基本として取扱われる。
【００５０】
図６は、図１のプリデコーダの構成を説明するためのブロック図である。
図６を参照して、プリデコーダ１８は、アドレスビットＡ１５，Ａ１６，Ａ１７，Ａ１８を受け信号ＢＯＰを出力する４入力のＮＯＲ回路６２と、制御信号として信号ＢＯＯＴＥ，ＢＬＫＳＥＬおよびＢＯＰを受けアドレスビットＡ１４，Ａ１７，Ａ１８に応じて縦方向のブロック位置の選択を行なう信号ＢＡＶＳ０，ＢＡＶＳ１，ＢＡＶＭ０〜ＢＡＶＭ３を出力する縦方向ブロック選択回路６４と、制御信号として信号ＢＯＯＴＥ，ＢＬＫＳＥＬおよびＢＯＰを受けアドレスビットＡ１２，Ａ１３，Ａ１５，Ａ１６に基づいて横方向のブロック位置の選択を行なうための信号ＢＡＨ０〜ＢＡＨ３を出力する横方向ブロック選択回路６６と、アドレスビットＡ６〜Ａ１５を受けて行選択に関するプリデコード信号ＰＤＲＯＷを出力するプリデコード回路６８と、アドレスビットＡ０〜Ａ５に基づいて列選択に関するプリデコード信号ＰＤＣＯＬを出力するプリデコード回路７０とを含む。
【００５１】
信号ＢＡＶＳ０，ＢＡＶＳ１，ＢＡＶＭ０〜ＢＡＶＭ３および信号ＢＡＨ０〜ＢＡＨ３、プリデコード信号ＰＤＲＯＷに基づいてロウデコーダ７２は行選択を行なう。また信号ＢＡＨ０〜ＢＡＨ３およびプリデコード信号ＰＤＣＯＬに基づいてコラムデコーダ７４は列選択を行なう。
【００５２】
制御信号として与えられる信号ＢＯＯＴＥは図１の切換信号発生回路１０によって発生される信号であり、４ｋワードのブートブロックが必要な場合にＨレベルに設定される。また信号ＢＬＫＳＥＬは図１の内部コントローラ８の出力信号であり、複数ブロックの同時選択動作をコントロールする信号である。
【００５３】
図７は、図６の縦方向ブロック選択回路の構成を説明するための回路図である。
図７を参照して、縦方向ブロック選択回路６４は、アドレスビットＡ１４に応じて信号ＢＡＶＳ０，ＢＡＶＳ１を出力するアドレスデコード部８２と、アドレスビットＡ１７，Ａ１８に応じて信号ＢＡＶＭ０〜ＢＡＶＭ３を出力するアドレスデコード部８４とを含む。
【００５４】
アドレスデコード部８２は、信号ＢＬＫＳＥＬがＨレベルで、かつ、信号ＢＯＯＴＥがＬレベルの場合にＨレベルの信号を出力し他の場合にはＬレベルの信号を出力するゲート回路８６と、信号ＢＯＯＴＥがＨレベルで、かつ、アドレスビットＡ１４がＬレベルの場合にＨレベルの信号を出力し他の場合にはＬレベルの信号を出力するゲート回路８８と、信号ＢＯＯＴＥおよびアドレスビットＡ１４を受けるＡＮＤ回路９０とを含む。
【００５５】
アドレスデコード部８２は、さらに、ゲート回路８６，８８の出力を受けるＯＲ回路９２と、ゲート回路８６の出力とＡＮＤ回路９０の出力とを受けるＯＲ回路９４と、ＯＲ回路９２の出力と信号ＢＯＰとを受けて信号ＢＡＶＳ０を出力するＡＮＤ回路９６と、ＯＲ回路９４の出力と信号ＢＯＰとを受けて信号ＢＡＶＳ１を出力するＡＮＤ回路９８とを含む。
【００５６】
アドレスデコード部８４は、信号ＢＯＰとアドレスビットＡ１７，Ａ１８とを受けて信号ＢＡＶＭ０を出力する３入力のＮＯＲ回路１０２と、信号ＢＯＰがＬレベルの場合に活性化されアドレスビットＡ１７がＨレベルで、かつ、アドレスビットＡ１８がＬレベルである場合に信号ＢＡＶＭ１を活性化するゲート回路１０４と、アドレスビットＡ１７がＬレベルで、かつ、アドレスビットＡ１８がＨレベルである場合に信号ＢＡＶＭ２を活性化するゲート回路１０６と、アドレスビットＡ１７，Ａ１８を受けて信号ＢＡＶＭ３を出力するＡＮＤ回路１０８とを含む。
【００５７】
ゲート回路１０６およびＡＮＤ回路１０８に信号ＢＯＰが入力されていないのは、アドレスビットＡ１８がＨレベルである場合には図６のＮＯＲ回路６２によってＢＯＰはＬレベルに設定されるため入力する必要がないからである。
【００５８】
なお、信号ＢＯＯＴＥがＨレベルの場合、縦方向ブロック選択回路６４の動作は従来の縦方向ブロック選択回路と全く同じである。信号ＢＯＯＴＥがＬレベルで、かつ、信号ＢＬＫＳＥＬがＬレベルの場合についても縦方向ブロック選択回路６４の動作は従来の縦方向ブロック選択回路と全く同じである。
【００５９】
信号ＢＯＯＴＥがＬレベルで、かつ、信号ＢＬＫＳＥＬがＨレベルの場合には、アドレスビットＡ１４がＬレベルであるかＨレベルにあるかにかかわらず、信号ＢＡＶＳ０，ＢＡＶＳ１がともにＨレベルとなり、縦方向の２ブロックの同時選択が行なわれる。
【００６０】
図８は、図６における横方向ブロック選択回路の構成を示した回路図である。
図８を参照して、横方向ブロック選択回路６６は、信号ＢＯＰに応じてアドレスビットＡ１２，Ａ１３を選択アドレスビットＳＡ０，ＳＡ１として選択するかまたはアドレスビットＡ１５，Ａ１６を選択アドレスビットＳＡ０，ＳＡ１として選択するかを決定するアドレス選択部１１０と、選択アドレスビットＳＡ０，ＳＡ１のデコードを行なうアドレスデコード部１１２と、アドレスデコード部１１２の出力を有効にするか否かを決定する出力部１１４とを含む。
【００６１】
アドレス選択部１１０は、信号ＢＯＰを受けて反転するインバータ１１６と、アドレスビットＡ１２と信号ＢＯＰとを受けるＮＡＮＤ回路１１８と、アドレスビットＡ１５とインバータ１１６の出力とを受けるＮＡＮＤ回路１２０と、ＮＡＮＤ回路１１８，１２０の出力を受けて選択アドレスビットＳＡ０を出力するＮＡＮＤ回路１２２とを含む。
【００６２】
アドレス選択部１１０は、さらに、アドレスビットＡ１３と信号ＢＯＰとを受けるＮＡＮＤ回路１２４と、アドレスビットＡ１６とインバータ１１６の出力とを受けるＮＡＮＤ回路１２６と、ＮＡＮＤ回路１２４，１２６の出力を受けて選択アドレスビットＳＡ１を出力するＮＡＮＤ回路１２８とを含む。
【００６３】
アドレスデコード部１１２は、選択アドレスビットＳＡ０，ＳＡ１がいずれもＬレベルである場合を検出するデコードゲート回路１３０と、選択アドレスビットＳＡ０がＨレベルで、かつ、選択アドレスビットＳＡ１がＬレベルである場合を検出するデコードゲート回路１３２と、選択アドレスビットＳＡ０がＬレベルで、かつ、選択アドレスビットＳＡ１がＨレベルであることを検出するデコードゲート回路１３４と、選択アドレスビットＳＡ０，ＳＡ１がともにＨレベルであることを検出するデコードゲート回路１３６とを含む。
【００６４】
出力部１１４は、信号ＢＬＫＳＥＬ，ＢＯＰがともにＨレベルで、かつ信号ＢＯＯＴＥがＬレベルであることを検知するゲート回路１３８と、ゲート回路１３８の出力とデコードゲート回路１３０の出力とを受けて信号ＢＡＨ０を出力するＯＲ回路１４０と、ゲート回路１３８の出力とデコードゲート回路１３２の出力とを受けて信号ＢＡＨ１を出力するＯＲ回路１４２と、ゲート回路１３８の出力とデコードゲート回路１３４の出力とを受けて信号ＢＡＨ２を出力するＯＲ回路１４４と、ゲート回路１３８の出力とデコードゲート回路１３６の出力とを受けて信号ＢＡＨ３を出力するＯＲ回路１４６とを含む。
【００６５】
信号ＢＯＯＴＥがＨレベルの場合には、図８に示した横方向ブロック選択回路６６の動作は、従来の横方向ブロック選択回路と全く同じである。信号ＢＯＯＴＥがＬレベルで、かつ、信号ＢＬＫＳＥＬがＬレベルの場合についても横方向ブロック選択回路６６の動作は、従来の横方向ブロック選択回路と全く同じである。
【００６６】
信号ＢＯＯＴＥがＬレベルで、かつ、信号ＢＬＫＳＥＬがＨレベルの場合にはアドレスビットＡ１２，Ａ１３がＬレベルであるかＨレベルにあるかにかかわらず、信号ＢＡＨ０，ＢＡＨ１，ＢＡＨ２，ＢＡＨ３はともにＨレベルとなり、横方向に並ぶ４ブロックの同時選択が行なわれる。このとき、図７の縦方向ブロック選択回路では、アドレスビットＡ１４がＬレベルであるかＨレベルにあるかにかかわらず、信号ＢＡＶＳ０，ＢＡＶＳ１がともにＨレベルとなり、縦方向の２ブロックの同時選択が行なわれるので、その結果ブロックＢ０００〜Ｂ００７の８つのブロックの選択が行なわれることになる。
【００６７】
図９は、図１における内部コントローラのブロック消去時の動作フローを説明するためのフローチャートである。
【００６８】
図９を参照して、実施の形態１に係る発明のフラッシュメモリにおいて特徴的なブロック単位の消去動作について説明する。
【００６９】
消去をブロック一括で実施することによりフラッシュメモリは特徴づけられる。しかしながら、消去動作のフローのうち、ブロック全体のメモリセルに対して一括してパルスを印加するのは、ステップＳ２におけるブロック一括書込と、ステップＳ４で実行されるブロック一括消去パルス１の印加と、ステップＳ５で行なわれるブロック一括ソフト書込と、ステップＳ７で行なわれるブロック一括消去パルス２の印加である。なお、ブロック一括ソフト書込とは、ステップＳ２で行なわれた書込よりもパルス印加時間が短くされたり印加するパルスの電圧を低く抑えたりされた弱い一括書込のことである。
【００７０】
本発明においては、ステップＳ２，Ｓ４，Ｓ５，Ｓ７の４ステップの実行時において８個の４ｋワードのブロックＢ０００〜Ｂ００７を図７に示した縦方向ブロック選択回路６４および図８に示した横方向ブロック選択回路６６によって同時選択可能としている。これら４つのステップにおいて８個の４ｋワードブロックを１個のメインブロック（３２ｋワードブロック）として扱うことが可能になる。
【００７１】
図９の動作フローを順に説明すると、外部から消去コマンドと対応するアドレスが入力されるとステップＳ１において消去動作が開始される。ステップＳ２においては消去の対象となるブロックに一括書込が指示される。内部コントローラ８は、ステップＳ２を実行する場合には信号ＢＬＫＳＥＬをＨレベルに設定する。これにより複数ブロックの同時選択が行なわれるため４ｋワードが使用されない設定になっている場合には図１のメモリブロックＢ０００〜Ｂ００７が同時選択され一括して書込パルスが印加される。
【００７２】
この信号ＢＬＫＳＥＬは、消去ブロックのメモリセルに一括してパルスを与えるステップにおいてのみＨレベルに設定される。つまりステップＳ２の実行時の他にもステップＳ４，Ｓ５，Ｓ７の実行時にＨレベルに設定され、他の場合にはＬレベルに設定されている。
【００７３】
続いてステップＳ３に進み消去ベリファイ１が行なわれる。消去ベリファイ１は指定されたメモリブロックのメモリトランジスタのしきい値電圧が所定の消去状態に対応するしきい値電圧になっているか否かを確認する動作である。一定の消去状態に達していない場合には消去ベリファイはフェイルとなりステップＳ４に進み、ブロック一括消去パルスが消去対象ブロックに印加される。ステップＳ４における消去パルスの印加が終了すると再びステップＳ３に進み消去ベリファイ１が実行される。
【００７４】
ステップＳ３において消去ベリファイ１がパスするとステップＳ５に進みブロック一括ソフト書込が実行される。そしてステップＳ６に進み消去ベリファイ２が実行される。消去ベリファイ２が完了していない場合にはステップＳ７に進みブロック一括消去パルス２が選択ブロックに与えられる。そしてステップＳ６に進み再び消去ベリファイ２が実行される。
【００７５】
ステップＳ６において消去ベリファイ２がパスすると、ステップＳ８において過消去状態を検出するオーバーイレースベリファイが行なわれる。過消去とは、消去パルスを加えることにより、メモリトランジスタのしきい値電圧が所定の範囲を超えて変化してしまうことである。
【００７６】
過消去が検出されオーバーイレースベリファイがフェイルするとステップＳ９においてオーバーイレースリカバー動作が行なわれる。そしてステップＳ１０においてしきい値電圧Ｖｔｈの下限値の検証すなわちベリファイが行なわれ、その結果がフェイルであればステップＳ９に戻る。ステップＳ１０においてベリファイ結果がパスであればステップＳ８で再びオーバーイレースベリファイが行なわれる。ステップＳ８において結果がパスであればステップＳ１１に進みブロック消去の動作が完了する。
【００７７】
［切換信号発生回路の変形例］
図１０は、図３で説明した切換信号発生回路の第１の変形例を説明するための回路図である。
【００７８】
図１０を参照して、切換信号発生回路１０Ａは、信号♯ＢＯＯＴが与えられるパッド１５２とノードＮ３との間に接続される抵抗１５６と、パワーオンリセット信号ＰＯＲを受けて反転するインバータ１５４と、電源ノードとノードＮ３との間に接続されゲートにインバータ１５４の出力を受けるＰチャネルＭＯＳトランジスタ１５８と、電源ノードとノードＮ３との間に接続されるキャパシタ１６０とを含む。
【００７９】
切換信号発生回路１０Ａは、さらに、ノードＮ３に入力が接続されノードＮ４に出力が接続されるインバータ１６４と、電源ノードとノードＮ３との間に接続されゲートがノードＮ４に接続されるＰチャネルＭＯＳトランジスタ１６２と、ノードＮ４と接地ノードとの間に接続されるキャパシタ１６６と、ノードＮ４に入力が接続されるインバータ１６８と、インバータ１６８の出力を受けて反転し信号ＢＯＯＴＥを出力するインバータ１７０とを含む。
【００８０】
図１１は、図１０に示した切換信号発生回路の設定と出力を説明する図である。
図１１を参照して、ワイヤボンディングオプションによって接地電位が与えられるリードにパッド１５２が接続される場合には信号♯ＢＯＯＴはＬレベルに設定されこれに応じて信号ＢＯＯＴＥはＨレベルに設定される。
【００８１】
一方、パッド１５２が電源電位を受けるリードにワイヤで接続される場合または開放状態にされリードとは接続されない状態においては、信号ＢＯＯＴＥはＬレベルに設定される。このように切換信号発生回路１０を変形してもよい。
【００８２】
図１２は、切換信号発生回路の第２の変形例を示す回路図である。
図１２を参照して、切換信号発生回路１０Ｂは、パワーオンリセット信号ＰＯＲを受けて反転するインバータ１７２と、電源ノードとノードＮ５との間に接続されゲートにインバータ１７２の出力を受けるＰチャネルＭＯＳトランジスタ１７４と、ノードＮ５とノードＮ６との間に接続されレーザ光線により切断可能なヒューズ素子１７６と、ノードＮ６と接地ノードとの間に接続されゲートにインバータ１７２の出力を受けるＮチャネルＭＯＳトランジスタ１７８とを含む。
【００８３】
切換信号発生回路１０Ｂは、さらに、ノードＮ５に入力が接続されノードＮ７に出力が接続されるインバータ１８２と、電源ノードとノードＮ５との間に接続されゲートがノードＮ７に接続されるＰチャネルＭＯＳトランジスタ１７４と、インバータ１７２の出力を受けて反転するインバータ１８４と、インバータ１８２の出力とインバータ１８４の出力とを受けるＮＯＲ回路１８６と、ＮＯＲ回路１８６の出力を受けて反転するインバータ１８８と、インバータ１８８の出力を受けて反転し信号ＢＯＯＴＥを出力するインバータ１９０とを含む。
【００８４】
図１３は、ヒューズ素子の状態と切換を制御する信号ＢＯＯＴＥとの関係を説明するための図である。
【００８５】
図１２、図１３を参照して、ヒューズ素子１７６がレーザ光線によりカットされた場合にはノードＮ５はＨレベルに保持されノードＮ７はＬレベルになる。そして、パワーオンリセットが解除された後にはインバータ１８４の出力もＬレベルになる。すると切換制御のための信号ＢＯＯＴＥはＨレベルに設定される。
【００８６】
一方、ヒューズ素子１７６が導通状態にある場合には、パワーオンリセットが解除されるとノードＮ５はＬレベルに設定されその結果ノードＮ７はＨレベルに設定される。するとＮＯＲ回路１８６の出力がＬレベルとなるので、切換のための信号ＢＯＯＴＥはＬレベルに設定されることになる。
【００８７】
不揮発性半導体記憶装置のような半導体記憶装置は不良メモリセルが存在する場合に冗長メモリセルと置換を行なうためヒューズ素子を切断する工程を有する場合が多い。したがってこの切断工程において切換信号発生回路のヒューズ素子を切断すれば特別な装置を用意しなくても切換信号の設定を変えることができる。
【００８８】
図１４は、切換信号発生回路の第３の変形例を示す回路図である。
図１４を参照して、切換信号発生回路１０Ｃは、パワーオンリセット信号ＰＯＲを受けて反転するインバータ１９２と、電源ノードとノードＮ８との間に接続されゲートにインバータ１９２の出力を受けるＰチャネルＭＯＳトランジスタ１９６と、ノードＮ８と通常の電源電位よりも高い電源電位ＨＶＣＣとを選択的にノードＮ９に結合するスイッチ１９８と、ノードＮ９とノードＮ１０との間に接続されるメモリトランジスタ２００と、ノードＮ１０と接地ノードとの間に接続されるスイッチ２０２と、メモリトランジスタ２００のコントロールゲートを制御するためのスイッチ１９４とを含む。
【００８９】
メモリトランジスタ２００は、本発明の不揮発性半導体記憶装置のメモリアレイに含まれているメモリトランジスタと同様な構成を有している。したがって新たな工程を追加しなくてもパターン設計を変更することで切換信号発生回路１０Ｃの内部にメモリトランジスタ２００を設けることが可能である。スイッチ１９８、１９４、２０２は、所定のテストモードにおいてイレースコマンドやプログラムコマンドに応じてノードＮ９、ノードＮ１０およびメモリトランジスタ２００のコントロールゲートを制御するために設けられる。この所定のテストモードにおいてメモリトランジスタ２００のフローティングゲートの保持内容を設定する。
【００９０】
メモリトランジスタ２００の記憶内容が設定された後にはスイッチ１９４はインバータ１９２の出力をメモリトランジスタ２００の制御ゲートに与えスイッチ１９８はノードＮ８とノードＮ９とを接続し、スイッチ２０２はノードＮ１０を接地ノードに接続する。
【００９１】
切換信号発生回路１０Ｃは、さらに、ノードＮ８に入力が接続されノードＮ１０に出力が接続されるインバータ２０６と、電源ノードとノードＮ８との間に接続されゲートがノードＮ１０に接続されるＰチャネルＭＯＳトランジスタ２０４と、インバータ１９２の出力を受けて反転するインバータ２０８と、インバータ２０６の出力とインバータ２０８の出力とを受けるＮＯＲ回路２１０と、ＮＯＲ回路２１０の出力を受けて反転するインバータ２１２と、インバータ２１２の出力を受けて反転し信号ＢＯＯＴＥを出力するインバータ２１４とを含む。
【００９２】
図１５は、図１４の切換信号発生回路のメモリトランジスタに設定されたしきい値電圧と信号ＢＯＯＴＥとの関係を示した図である。
【００９３】
図１４、図１５を参照して、メモリトランジスタ２００のしきい値電圧Ｖｔｈが所定の電圧より高い場合には、インバータ１９２の出力が活性化されてもメモリトランジスタ２００は非導通状態となる。したがって、図１２においてヒューズ素子１７６がカットされている状態と同様となり信号ＢＯＯＴＥはこれに応じてＨレベルに設定される。
【００９４】
一方、メモリトランジスタ２００のしきい値電圧Ｖｔｈが所定の値より低い場合には、インバータ１９２の出力がＨレベルとなるとメモリトランジスタ２００は導通しノードＮ９がノードＮ１０に接続される。したがって、図１２の回路においてヒューズ素子１７６が導通している場合と同様となり信号ＢＯＯＴＥはＬレベルに設定される。
【００９５】
このように、本発明においては不揮発性メモリセルを製造するプロセスフローが適用されているため、信号ＢＯＯＴＥを設定するために不揮発性メモリセルと同様なメモリトランジスタを使用しても製造工程が追加されることもなく好適に切換信号の発生をさせることができる。
【００９６】
［実施の形態１の変形例］
以上の実施の形態においては、図１のプリデコーダ１８においてブロック選択を複数同時にある一定のパルス印加時に選択することによって複数ブロックを１回の指示で同時に消去する構成について説明したが、内部コントローラにおいて１回の外部からの指示に応じてシーケンシャルに複数ブロックの消去を行なわせることによっても外部から見ると同様な動作を実行させることができる。
【００９７】
図１６は、実施の形態１の変形例に係る不揮発性半導体記憶装置の構成を説明するためのブロック図である。
【００９８】
図１６を参照して、不揮発性半導体記憶装置２２１は、図１で説明した不揮発性半導体記憶装置１の構成において制御部２に代えて制御部２Ａを含む。制御部２Ａは、図１の制御部２の構成において内部コントローラ８とプリデコーダ１８にそれぞれ代えて内部コントローラ８Ａとプリデコーダ１８Ａとを含む。他の部分の不揮発性半導体記憶装置２２１の構成は図１に示した不揮発性半導体記憶装置１と同様であるので説明は繰返さない。
【００９９】
プリデコーダ１８Ａは、図２７で説明した従来のブロック選択動作と同様な動作を行なう。
【０１００】
図１７は、図１６における内部コントローラの消去動作を説明するためのフローチャートである。
【０１０１】
図１７を参照して、内部コントローラ８Ａは、外部から制御信号により所定ブロックの消去指示を受けるとステップＳ２１において消去動作を開始する。
【０１０２】
ステップＳ２２においては消去の対象となるブロックに一括書込が指示される。続いてステップＳ２３に進み消去ベリファイ１が行なわれる。消去ベリファイ１は指定されたメモリブロックのメモリトランジスタのしきい値電圧が所定の消去状態に対応するしきい値電圧になっているか否かを確認する動作である。一定の消去状態に達していない場合には消去ベリファイはフェイルとなりステップＳ２４に進み、ブロック一括消去パルスが消去対象ブロックに印加される。ステップＳ２４における消去パルスの印加が終了すると再びステップＳ２３に進み消去ベリファイ１が実行される。
【０１０３】
ステップＳ２３において消去ベリファイ１がパスすると、ステップＳ２５に進みブロック一括ソフト書込が実行される。そしてステップＳ２６に進み消去ベリファイ２が実行される。消去ベリファイ２が完了していない場合にはステップＳ２７に進みブロック一括消去パルス２が選択ブロックに与えられる。そしてステップＳ２６に進み再び消去ベリファイ２が実行される。
【０１０４】
ステップＳ２６において消去ベリファイ２がパスすると、ステップＳ２８において過消去状態を検出するオーバーイレースベリファイが行なわれる。
【０１０５】
過消去が検出されオーバーイレースベリファイがフェイルするとステップＳ２９においてオーバーイレースリカバー動作が行なわれる。そしてステップＳ３０においてしきい値電圧Ｖｔｈの下限値の検証すなわちベリファイが行なわれ、その結果がフェイルであればステップＳ２９に戻る。
【０１０６】
ステップＳ３０においてベリファイ結果がパスであればステップＳ２８で再びオーバーイレースベリファイが行なわれる。ステップＳ２８において結果がパスであればステップＳ３１に進む。
【０１０７】
ステップＳ３１では、切換信号発生部で発生される信号ＢＯＯＴＥがチェックされる。信号ＢＯＯＴＥがＨレベルであればブートブロックが必要であるということを意味するので、最初に指定されたブロックのみを消去してステップＳ３４に進み消去動作が終了する。
【０１０８】
一方、信号ＢＯＯＴＥがＬレベルであればブートブロックが不要であるということを意味するので４ｋワードのブロックＢ０００〜Ｂ００７は一括消去の対象となる。したがってステップＳ３２へ進み、現在消去が完了したブロックが一括消去の対象となるブロックのうちの最終ブロックであるか否かが判断される。
【０１０９】
最終ブロックでない場合にはステップＳ３３に進み、次のブロックに消去対象が変更される。たとえば今消去したブロックがブロックＢ０００である場合には次のブロックＢ００１に消去対象が変更される。そして再びステップＳ２２に進み対象となったブロックの一括消去が実行される。
【０１１０】
ステップＳ３２においてブロックが最終ブロックであることが検出される場合つまりブロックＢ０００から順番に消去が進み現在消去が完了したブロックがＢ００７である場合にはステップＳ３４に進む。また現在消去しているブロックが４ｋワードのブロックでない場合つまりブロックＢ００８〜Ｂ０２２であった場合には同様にステップＳ３４に進み消去動作が完了する。
【０１１１】
このように複数のブロックを同時に選択することを行なわなくても、１回の消去指示に応じて複数ブロックを１ブロックずつ消去していくシーケンスをコントローラに組込んでおいてもよい。
【０１１２】
［実施の形態２］
実施の形態１では、図１の４ｋワードのメモリブロックＢ０００〜Ｂ００７を個別に消去する場合と一括して消去する場合とを所定の設定によって切換えることができる不揮発性メモリについて説明した。この場合メモリブロックＢ１００はメモリアレイの連続性のためには設ける必要があったが常に不使用とされる領域であった。４ｋワードブロックが必要とされない場合には、メモリブロックＢ０００〜Ｂ００７に代えて従来不使用とされてきたメモリブロックＢ１００を選択するようにプリデコーダを構成すればよい。
【０１１３】
図１８は、実施の形態２におけるプリデコーダ１８Ｂの構成を示したブロック図である。
【０１１４】
図１８を参照して、プリデコーダ１８Ｂは、図６において説明したプリデコーダ１８の構成において、ＮＯＲ回路６２に代えてＢＯＰ発生回路６２Ｂを含み、縦方向ブロック選択回路６４に代えて縦方向ブロック選択回路６４Ｂを含み、横方向ブロック選択回路６６に代えて横方向ブロック選択回路６６Ｂを含む。他の部分のプリデコーダ１８Ｂの構成は、図６において説明したプリデコーダ１８と同様であり説明は繰返さない。
【０１１５】
ＢＯＰ発生回路６２Ｂは、アドレスビットＡ１５，Ａ１６，Ａ１７，Ａ１８を受ける４入力のＮＯＲ回路２２２と、ＮＯＲ回路２２２の出力と信号ＢＯＯＴＥとを受けて信号ＢＯＰを出力するＡＮＤ回路２２３とを含む。
【０１１６】
実施の形態１ではこの信号ＢＯＰは不使用であったメモリブロックＢ１００に対応するアドレスが入力された場合にその代わりにブロックＢ０００〜Ｂ００７を選択する動作にプリデコーダの動作切換を行なうための信号であった。図１８に示した構成では、信号ＢＯＯＴＥがＬレベルの場合には常にこの信号ＢＯＰがＬレベルに非活性化されてブロックＢ０００〜Ｂ００７は選択されなくなり、その代わりに３２ｋワードのブロックＢ１００が選択されることになる。したがって外部から与える消去の指示は図３０で説明したメモリアレイ７００と同様１６回ですむことになる。
【０１１７】
図１９は図１８における縦方向ブロック選択回路の構成を示す回路図である。
図１９を参照して、縦方向ブロック選択回路６４Ｂは、図７で説明した縦方向ブロック選択回路６４の構成においてアドレスデコード部８２に代えてアドレスデコード部８２Ａを含む。他の部分の縦方向ブロック選択回路６４Ｂの構成は図７で説明した縦方向ブロック選択回路６４と同様であり説明は繰返さない。
【０１１８】
アドレスデコード部８２Ａは、信号ＢＯＰがＨレベルに活性化されたときにアドレスビットＡ１４を反転して信号ＢＡＶＳ０を出力するゲート回路２２４と、信号ＢＯＰとアドレスビットＡ１４とを受けて信号ＢＡＶＳ１を出力するＡＮＤ回路２２６とを含む。
【０１１９】
信号ＢＯＰがＬレベルに非活性化された場合には縦方向ブロックを選択する信号ＢＡＶＳ０，ＢＡＶＳ１はともにＬレベルに非活性化されメモリブロックＢ０００〜Ｂ００７が選択されない状態となる。一方、信号ＢＯＰがＨレベルに活性化されたときにはアドレスビットＡ１４に応じて信号ＢＡＶＳ０，ＢＡＶＳ１のいずれか一方がＨレベルに活性化されメモリブロックＢ０００〜Ｂ００７のいずれかが選択可能となる。
【０１２０】
図２０は、図１８における横方向ブロック選択回路の構成を示した回路図である。
図２０を参照して、横方向ブロック選択回路６６Ｂは、アドレス選択部１１０とアドレスデコード部１１２とを含む。アドレス選択部１１０およびアドレスデコード部１１２の構成は図８において既に説明しているので説明は繰返さない。なお、横方向ブロック選択回路６６Ｂにおいては、アドレスデコード部１１２のデコードゲート回路１３０，１３２，１３４，１３６からそれぞれ信号ＢＡＨ０，ＢＡＨ１，ＢＡＨ２，ＢＡＨ３が出力される点が図８と異なっている。
【０１２１】
図１８の信号ＢＯＯＴＥは実施の形態１と同様４ｋワード領域を持つか持たないかを決定する信号である。実施の形態２においても実施の形態１で説明したような切換信号発生回路１０，１０Ａ，１０Ｂ，１０Ｃを用いて発生することが可能である。図１８のＢＯＰ発生回路６２Ｂにおいて信号ＢＯＰを信号ＢＯＯＴＥによって直接コントロールすることにより信号ＢＯＰがＨレベルのときにメモリブロックＢ０００〜Ｂ００７を選択し、信号ＢＯＰがＬレベルのときにメモリブロックＢ１００を選択することが可能となる。このことにより１品種にて４ｋワードのメモリブロックを持つフラッシュメモリと４ｋワードのメモリブロックを持たないフラッシュメモリとを同時に実現可能となる。
【０１２２】
以上説明した実施例では、４ｋワード領域８ブロックはアドレスの小さい側（ボトム側）にのみ位置しているが、これはアドレスの大きい側（トップ側）に位置していても同様な切換動作が可能である。また、ボトム側とトップ側の両方に４ｋワード領域のメモリブロック８ブロックずつが位置していてもよい。
【０１２３】
［応用例］
図２１は、本発明を適用してアドレス領域のボトム側とトップ側の双方に４ｋワードのメモリブロックが配置されたいわゆるデュアルブートタイプのメモリアレイを説明するための図である。
【０１２４】
図２１を参照して、メモリアレイ３００は、ボトムブートに対応するメモリブロックＢ０００〜Ｂ００７と、メインブロックに対応するメモリブロックＢ００８〜Ｂ０２１と、トップブートに対応するメモリブロックＢ０２２〜Ｂ０２９とを含む。
【０１２５】
トップブートとボトムブートとが要求されるのは、不揮発性半導体記憶装置が使用されるシステムに搭載されるＣＰＵがどの領域を最初にアクセスするかはＣＰＵのタイプによって二通りが存在するからである。
【０１２６】
使用されるシステムがボトムブートに対応するものであればメモリブロックＢ０００〜Ｂ００７は個別に消去可能な構成としておき実施の形態１で説明したようにメモリブロックＢ０２２〜Ｂ０２９を１つの消去指示で一括して消去可能にするかもしくはメモリブロックＢ０２２〜Ｂ０２９の選択に代えてメモリブロックＢ２００を選択するように切換えればよい。
【０１２７】
使用されるシステムがトップブートに対応するものであればメモリブロックＢ０２２〜Ｂ０２９は個別に消去可能な構成としておき、実施の形態１で説明したようにメモリブロックＢ０００〜Ｂ００７を１つの消去指示で一括して消去可能にするかもしくはメモリブロックＢ０００〜Ｂ００７の選択に代えてメモリブロックＢ１００を選択するように切換えればよい。
【０１２８】
このようにデュアルブートが可能なメモリアレイに本発明のブロック選択構成を適用すればシステムがボトムブートの場合であってもトップブートの場合でもブートなしのタイプであっても１品種のチップを生産しておけば必要に応じてワイヤボンディングの変更やヒューズの切断や所定の不揮発性メモリセルの記憶内容の変更を行なうことによりさまざまな構成に対応することが可能となる。
【０１２９】
ところで、このようなデュアルブートに対応する不揮発性メモリを２チップ組合せて用いる場合には、従来はアドレスの中央部分に４ｋワードという細切れのブロックが存在することにより使い勝手が悪くなるという問題点があったが、本発明の不揮発性メモリをトップブート品種、ボトムブート品種、ブートなし品種に切換えて組合せて使用することにより２チップ構成の場合でもさまざまなタイプの不揮発性メモリが実現できる。
【０１３０】
図２２は、２チップを組合せた場合のデュアルブートを実現する構成を説明する図である。
【０１３１】
図２２を参照して、メモリ３０２は、メモリアレイ３０４とメモリアレイ３０６とを組合せて実現される。メモリアレイ３０４は図２１で説明したデュアルブート品のメモリアレイ３００をボトムブートに対応させて実現したものであり、メモリアレイ３０６はメモリアレイ３００をトップブートに対応させて使用したものである。これにより、アドレスの中央部分に細切れの４ｋワードのブロックはユーザから見れば存在しないことになり使い勝手がよくなる。
【０１３２】
図２３は、２チップを組合せた場合のボトムブートを実現する構成を説明する図である。
【０１３３】
図２３を参照して、メモリ３０８は、メモリアレイ３１０とメモリアレイ３１２とを組合せて実現される。メモリアレイ３１０は図２１で説明したデュアルブート品のメモリアレイ３００をボトムブートに対応させて実現したものであり、メモリアレイ３１２はメモリアレイ３００をブートなしタイプに対応させて使用したものである。この場合にも、アドレスの中央部分やトップ部分には、細切れの４ｋワードのブロックはユーザから見れば存在しないことになり使い勝手がよくなる。
【０１３４】
図２４は、２チップを組合せた場合のトップブートを実現する構成を説明する図である。
【０１３５】
図２４を参照して、メモリ３１４は、メモリアレイ３１６とメモリアレイ３１８とを組合せて実現される。メモリアレイ３１６は図２１で説明したデュアルブート品のメモリアレイ３００をブートなしタイプに対応させて実現したものであり、メモリアレイ３１８はメモリアレイ３００をトップブートに対応させて使用したものである。この場合にも、アドレスの中央部分やボトム部分には、細切れの４ｋワードのブロックはユーザから見れば存在しないことになり使い勝手がよくなる。
【０１３６】
図２５は、２チップを組合せた場合のブートなしタイプを実現する構成を説明する図である。
【０１３７】
図２５を参照して、メモリ３２０は、メモリアレイ３２２とメモリアレイ３２４とを組合せて実現される。メモリアレイ３２２，３２４は図２１で説明したデュアルブート品のメモリアレイ３００をブートなしタイプに対応させて実現したものである。この場合にも、アドレスのトップ部分、中央部分、ボトム部分には、細切れの４ｋワードのブロックはユーザから見れば存在しないことになり使い勝手がよくなる。
【０１３８】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１３９】
【図１】本発明の実施の形態１の不揮発性記憶装置の構成を示す概略ブロック図である。
【図２】メモリアレイ２６の各々のメモリブロックに行列状に配列されるメモリトランジスタＭＴの説明をするための断面図である。
【図３】図１における切換信号発生回路１０の構成を示した回路図である。
【図４】図３の切換信号発生回路に対するボンディングオプションの説明をするための図である。
【図５】信号♯ＮＯＢＯＯＴ，♯ＢＯＯＴの設定状態と切換のための信号ＢＯＯＴＥの関係を説明するための図である。
【図６】図１のプリデコーダの構成を説明するためのブロック図である。
【図７】図６の縦方向ブロック選択回路の構成を説明するための回路図である。
【図８】図６における横方向ブロック選択回路の構成を示した回路図である。
【図９】図１における内部コントローラのブロック消去時の動作フローを説明するためのフローチャートである。
【図１０】図３で説明した切換信号発生回路の第１の変形例を説明するための回路図である。
【図１１】図１０に示した切換信号発生回路の設定と出力を説明する図である。
【図１２】切換信号発生回路の第２の変形例を示す回路図である。
【図１３】ヒューズ素子の状態と切換を制御する信号ＢＯＯＴＥとの関係を説明するための図である。
【図１４】切換信号発生回路の第３の変形例を示す回路図である。
【図１５】図１４の切換信号発生回路のメモリトランジスタに設定されたしきい値電圧と信号ＢＯＯＴＥとの関係を示した図である。
【図１６】実施の形態１の変形例に係る不揮発性半導体記憶装置の構成を説明するためのブロック図である。
【図１７】図１６における内部コントローラの消去動作を説明するためのフローチャートである。
【図１８】実施の形態２におけるプリデコーダ１８Ｂの構成を示したブロック図である。
【図１９】図１８における縦方向ブロック選択回路の構成を示す回路図である。
【図２０】図１８における横方向ブロック選択回路の構成を示した回路図である。
【図２１】本発明を適用してアドレス領域のボトム側とトップ側の双方に４ｋワードのメモリブロックが配置されたいわゆるデュアルブートタイプのメモリアレイを説明するための図である。
【図２２】２チップを組合せた場合のデュアルブートを実現する構成を説明する図である。
【図２３】２チップを組合せた場合のボトムブートを実現する構成を説明する図である。
【図２４】２チップを組合せた場合のトップブートを実現する構成を説明する図である。
【図２５】２チップを組合せた場合のブートなしタイプを実現する構成を説明する図である。
【図２６】従来のフラッシュメモリのアレイ構成を示した図である。
【図２７】メモリブロックの選択信号を発生する従来のブロック選択デコーダの構成を示したブロック図である。
【図２８】従来のアドレス入力バッファ５１６の構成を示す回路図である。
【図２９】従来の他のフラッシュメモリのアレイ構成を示す図である。
【符号の説明】
【０１４０】
１，２２１  不揮発性半導体記憶装置、２，２Ａ  制御部、４  プログラム＆ベリファイ回路、６  センスアンプ、８，８Ａ  内部コントローラ、１０，１０Ａ〜１０Ｃ  切換信号発生回路、１６  アドレスバッファ、１８，１８Ａ，１８Ｂ  プリデコーダ、２０  ロウ・コラムデコーダ、２２  入出力データバッファ、２４  Ｙゲート、２６，３００，３０４，３０６，３１０，３１２，３１６，３１８，３２２，３２４  メモリアレイ、３６，４２，１６０，１６６  キャパシタ、５０  チップ、５２  リード、５４，５５  ワイヤ、５６，５８，１５２  パッド、６２  ＮＯＲ回路、６２Ｂ  ＢＯＰ発生回路、６４，６４Ｂ  縦方向ブロック選択回路、６６，６６Ｂ  横方向ブロック選択回路、６８，７０  プリデコード回路、７２  ロウデコーダ、７４  コラムデコーダ、８２，８２Ａ，８４，１１２  アドレスデコード部、８６，８８，１３８，２２４  ゲート回路、１１０  アドレス選択部、１１４  出力部、１３０，１３２，１３４，１３６  デコードゲート回路、１７６  ヒューズ素子、１９４，１９８，２０２  スイッチ、２００  メモリトランジスタ、３０２，３０８，３１４，３２０  メモリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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