(57)【要約】階段構造を形成する方法である。この方法は、階層の上にパターニングされたハードマスクを形成するステップを含む。最上階層の露出部分は除去されて最上段を形成する。第１のライナ材は、パターニングされたハードマスク、および最上階層の上に形成され、第１のライナ材の一部は除去されて第１のライナを形成するとともに下地階層を露出させる。下地階層の露出部分は除去されて下地階層に下地段を形成する。第２のライナ材は、パターニングされたハードマスク、第１のライナ、および第２のライナの上に形成される。第２のライナ材の一部は除去されて第２のライナを形成するとともに別の下地階層を露出させる。別の下地階層の露出部分は除去されて別の下地段を形成する。パターニングされたハードマスクは除去される。階段構造および半導体デバイス構造も開示される。
2021509225.tif 000002
【特許請求の範囲】
【請求項１】
階層の上にパターニングされたハードマスクを形成するステップと、
最上階層の露出部分を除去して前記最上階層に最上段を形成するステップと、
前記パターニングされたハードマスクおよび前記最上階層の上に第１のライナ材を形成するステップと、
前記第１のライナ材の一部を除去して前記パターニングされたハードマスクおよび前記最上階層の側壁に第１のライナを形成するとともに下地階層を露出させるステップと、
前記下地階層の露出部分を除去して前記下地階層に下地段を形成するステップと、
前記パターニングされたハードマスク、前記第１のライナ、および前記下地階層の上に第２のライナ材を形成するステップと、
前記第２のライナ材の一部を除去して前記第１のライナおよび前記下地階層の側壁に第２のライナを形成するとともに別の下地階層を露出させるステップと、
前記別の下地階層の露出部分を除去して前記別の下地階層に別の下地段を形成するステップと、
前記パターニングされたハードマスクを除去するステップと
を含む、階段構造を形成する方法。
【請求項２】
最上階層の露出部分を除去して最上段を形成するステップは、前記最上階層に開口部を形成するステップを含み、前記開口部は、前記階段構造の最も広い開口部寸法を備える、請求項１に記載の方法。
【請求項３】
前記パターニングされたハードマスクおよび前記最上階層の上に第１のライナ材を形成するステップは、前記下地段の踏面幅に対応する厚さで前記第１のライナ材を形成するステップを含む、請求項１に記載の方法。
【請求項４】
前記第１のライナ材の一部を除去して第１のライナを形成するステップは、前記第１のライナ材の水平部分を除去するステップを含む、請求項１に記載の方法。
【請求項５】
前記下地階層の露出部分を除去して前記下地階層に下地段を形成するステップは、前記パターニングされたハードマスクおよび前記第１のライナをマスクとして使用して前記下地段を形成するステップを含む、請求項１に記載の方法。
【請求項６】
前記パターニングされたハードマスク、前記第１のライナ、および前記下地階層の上に第２のライナ材を形成するステップは、前記別の下地段の踏面幅に対応する厚さで前記第２のライナ材を形成するステップを含む、請求項１に記載の方法。
【請求項７】
前記第２のライナ材の一部を除去して第２のライナを形成するステップは、前記第２のライナ材の水平部分を除去するステップを含む、請求項１に記載の方法。
【請求項８】
前記別の下地階層の露出部分を除去して前記別の下地階層に別の下地段を形成するステップは、前記パターニングされたハードマスク、前記第１のライナ、および前記第２のライナをマスクとして使用して前記別の下地段を形成するステップを含む、請求項１に記載の方法。
【請求項９】
前記パターニングされたハードマスクを除去するステップは、交互する電導レベルおよび絶縁レベルの階層同士の間に空隙を形成するステップを含む、請求項１に記載の方法。
【請求項１０】
前記空隙に誘電材料を充填するステップをさらに含む、請求項９に記載の方法。
【請求項１１】
交互する電導レベルおよび絶縁レベルの前記階層同士の間に空隙を形成するステップは、前記第１のライナおよび前記第２のライナの少なくとも一部を含む前記空隙を形成するステップを含む、請求項９に記載の方法。
【請求項１２】
前記第１のライナおよび前記第２のライナを通じてコンタクト・ホールをほぼ同時に形成するステップをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記パターニングされたハードマスクを除去するステップは、前記パターニングされたハードマスク、ならびに前記第１のライナおよび前記第２のライナの全部を除去するステップを含む、請求項１に記載の方法。
【請求項１４】
前記階段構造の前記最上段、前記下地段、および前記別の下地段に接触構造を形成するステップをさらに含む、請求項１に記載の方法。
【請求項１５】
第１のライナ材を形成するステップ、前記第１のライナ材の一部を除去して第１のライナを形成するステップ、前記下地階層の露出部分を除去するステップ、第２のライナ材を形成するステップ、前記第２のライナ材の一部を除去するステップ、および前記別の下地階層の露出部分を除去するステップは、単一のツールで処理を行うステップを含む、請求項１に記載の方法。
【請求項１６】
前記パターニングされたハードマスクおよび前記最上階層の上に第１のライナ材を形成するステップ、ならびに前記パターニングされたハードマスクの上に第２のライナ材を形成するステップは、前記第１のライナ材および前記第２のライナ材を共形に形成するステップを含む、請求項１に記載の方法。
【請求項１７】
前記パターニングされたハードマスクを除去するステップは、前記パターニングされたハードマスクと、前記第１のライナおよび前記第２のライナの少なくとも一部とを除去するステップを含む、請求項１に記載の方法。
【請求項１８】
階層の上にパターニングされたハードマスクを形成するステップは、交互する電導レベルおよび絶縁レベルの階層の上に前記パターニングされたハードマスクを形成するステップを含む、請求項１に記載の方法。
【請求項１９】
階層の上にパターニングされたハードマスクを形成するステップは、交互する窒化物材料および絶縁レベルの階層の上に前記パターニングされたハードマスクを形成するステップを含む、請求項１に記載の方法。
【請求項２０】
パターニングされたハードマスクと最上階層との横に隣接して第１のライナを形成するステップであって、前記最上階層は最上段を備える、ステップと、
前記第１のライナをマスクとして使用して下地階層に下地段を形成するステップと、
前記第１のライナおよび前記下地階層の横に隣接して第２のライナを形成するステップと、
前記第２のライナをマスクとして使用して別の下地階層に別の下地段を形成するステップと、
前記パターニングされたハードマスク、ならびに前記第１のライナおよび前記第２のライナの少なくとも一部を除去するステップと
を含む、階段構造を形成する方法。
【請求項２１】
第１のライナを形成するステップおよび第２のライナを形成するステップは、酸化シリコン、窒化シリコン、および金属酸化物からなる群から独立して選択される材料から前記第１のライナおよび前記第２のライナを形成することを含む、請求項２０に記載の方法。
【請求項２２】
第１のライナを形成するステップおよび第２のライナを形成するステップは、同じ材料から前記第１のライナおよび前記第２のライナを形成することを含む、請求項２０に記載の方法。
【請求項２３】
第１のライナを形成するステップおよび第２のライナを形成するステップは、異なる材料から前記第１のライナおよび前記第２のライナを形成することを含む、請求項２０に記載の方法。
【請求項２４】
第１のライナを形成するステップおよび第２のライナを形成するステップは、異なるエッチング速度を示すように配合された前記第１のライナおよび前記第２のライナの材料を選択することを含む、請求項２３に記載の方法。
【請求項２５】
前記第１のライナおよび前記第２のライナを通じてコンタクト・ホールをほぼ同時に形成するステップをさらに含む、請求項２４に記載の方法。
【請求項２６】
前記第１のライナをマスクとして使用して下地段を形成するステップは、前記第１のライナの幅に対応する踏面幅を有する前記下地段を形成するステップを含む、請求項２０に記載の方法。
【請求項２７】
前記第２のライナをマスクとして使用して別の下地段を形成するステップは、前記第２のライナの幅に対応する踏面幅を有する前記別の下地段を形成するステップを含む、請求項２０に記載の方法。
【請求項２８】
交互する絶縁レベルおよび電導レベルまたは交互する絶縁レベルおよび窒化物材料の対向した階層であって、ステップ状プロファイルを備えた階層と、
前記対向した階層間の充填材であって、少なくとも３つの部分を備えた充填材と
を備える階段構造。
【請求項２９】
前記充填材は、誘電材料の少なくとも３つの部分を含む、請求項２８に記載の階段構造。
【請求項３０】
前記充填材は、酸化シリコン材料の少なくとも３つの部分を含む、請求項２８に記載の階段構造。
【請求項３１】
交互する絶縁レベルおよび電導レベルの対向した階層を備える階段ステップ構造であって、前記対向した階層は、ステップ状プロファイルと、前記対向した階層間の谷内の充填材とを備え、前記充填材は、少なくとも３つの部分を備える、階段ステップ構造
を備える半導体デバイス構造。
【請求項３２】
階段構造を形成する方法であって、
階層の上にパターニングされたハードマスクを形成するステップと、
前記パターニングされたハードマスクの上に第１のライナ材を形成するステップと、
前記第１のライナ材の一部を除去して前記パターニングされたハードマスクの側壁に第１のライナを形成するとともに最上階層を露出させるステップと、
前記最上階層の露出部分を除去して前記最上階層に最上段を形成するステップと、
前記パターニングされたハードマスク、前記第１のライナ、および前記最上階層の上に第２のライナ材を形成するステップと、
前記第２のライナ材の一部を除去して前記パターニングされたハードマスク、前記第１のライナ、および前記最上階層の側壁に第２のライナを形成するとともに下地階層を露出させるステップと、
前記下地階層の露出部分を除去して前記下地階層に下地段を形成するステップと、
前記パターニングされたハードマスク、前記第１のライナ、前記第２のライナ、および前記下地階層の上に第３のライナ材を形成するステップと、
前記第３のライナ材の一部を除去して前記第１のライナおよび前記下地階層の側壁に第３のライナを形成するとともに別の下地階層を露出させるステップと、
前記別の下地階層の露出部分を除去して前記別の下地階層に別の下地段を形成するステップと、
前記パターニングされたハードマスクを除去するステップと
を含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［優先権の主張］
本出願は、「ＭＥＴＨＯＤＳ  ＯＦ  ＦＯＲＭＩＮＧ  ＳＴＡＩＲＣＡＳＥ  ＳＴＲＵＣＴＵＲＥＳ」についての２０１７年１２月２９日に出願した米国特許出願第１５／８５８，０７２号の出願日の利益を主張する。
【０００２】
本明細書に開示された実施形態は、半導体デバイス構造の階段構造を形成する方法を含む半導体製造に関する。より詳細には、本開示の実施形態は、階段構造の段の改善されたエッジ配置、段の改善された踊り場配置の均一性、および段を形成する改善された制御を有する階段構造を形成する方法、ならびに関連する階段構造および半導体デバイス構造に関する。
【背景技術】
【０００３】
半導体産業の継続的な目標は、不揮発性メモリ・デバイス（例えば、ＮＡＮＤフラッシュ・メモリ・デバイス）などのメモリ・デバイスの記憶密度（例えば、メモリ・ダイ当たりのメモリ・セルの個数）を増大させることである。不揮発性メモリ・デバイスの記憶密度を増大させるやり方の１つは、垂直メモリ・アレイ（「３次元（３Ｄ）メモリ・アレイ」とも呼ばれる）アーキテクチャを実装することである。従来の垂直メモリ・アレイは、導電性構造が制御ゲートとして機能する繰返しの導電性構造／絶縁性構造（例えば、階層）における開口部を通じて延びるトランジスタ／メモリ・セル・ピラーを含む。垂直に積み重ねられた階層は、半導体ピラーと導電性構造の各接合における導電性構造（例えば、ワード線プレート、制御ゲート・プレート）と絶縁性構造とで構成される。そのような構成は、アレイをダイ上で上向きに（例えば、縦向きに、垂直に）構築することによって、従来のトランジスタの平面（例えば、２次元）配置を伴う構造と比較して、単位ダイ面積あたりより多数のトランジスタが設けられることを可能にする。
【０００４】
従来の垂直メモリ・アレイは、垂直メモリ・アレイ内の各メモリ・セルが書き込み動作、読み込み動作、または消去動作について一意に選択可能となるように、導電性構造とアクセス線（例えば、ワード線）との間に電気接続を含む。そのような電気接続を形成する方法は、導電性構造の階層の横にずれたエッジ（例えば、横の端部）に一連のいわゆる「段」を有するいわゆる「階段」構造を形成することを含む。個々の段は、導電性構造の接触領域を定め、そこに接触構造が導電性構造への電気的アクセスをもたらすように配置され得る。階段構造を形成する様々なプロセスが開発されており、階層の側端階段を形成するようにフォトレジスト材料をトリミングし、トリミングされたフォトレジスト材料を通じて導電性構造の露出領域をエッチングするのを繰り返すことを含む。このプロセスは、本明細書において、トリム・エッチ・トリム・プロセスと呼ばれる。トリム・エッチ・トリム・プロセスは、交互する導電性構造および絶縁性構造に複数の段状ステップを作り出し、これにより階段構造という結果になる。ステップ状プロファイルは、階層の周縁などの側端をパターニングすることにより形成される。トリム・エッチ・トリム・プロセスは、実行される複数のトリミング処理およびエッチング処理を経て存続するために、十分な厚さでフォトレジスト材料が付着されることを必要とする。階段構造の段数が増加するにつれて、それに応じてフォトレジスト材料の厚さは、複数のトリミング処理およびエッチング処理に対して十分な余裕を与えるように増加する。しかしながら、フォトレジスト材料の厚さ増加は、段の形成に関連した位置および寸法の誤差を増大させる。フォトレジスト材料の厚さの増加は、導電性構造／絶縁性構造のエッジ配置およびライン・ウィドス・ラフネス（ＬＷＲ）に関する問題ももたらす。
【０００５】
浅い導電性構造と深い導電性構造の両方への電気接続を行うために、異なる深さを有する開口部が、導電性構造および絶縁性構造を通じて形成される。導電性構造が異なる深さで設けられるので、開口部は、個々の段に接触（例えば、ランドする（ｌａｎｄ  ｏｎ））ように様々な深さに形成される。開口部が所望の深さに形成されることを確実にするために、エッチング・プロセスは、深い導電性構造に至るまで開口部を形成するように行われる。しかしながら、エッチング・プロセスの時間量および他の条件は、浅い導電性構造への開口部が下地導電性構造の中までオーバー・エッチングされる（例えば、突き抜ける）可能性を増加させる。そのような開口部に続いて形成される接触構造は、導電性構造に低い信頼性でランドし、これにより階段構造を含むデバイスの故障を引き起こす。
【発明の概要】
【課題を解決するための手段】
【０００６】
本明細書に開示された実施形態は、階段構造を形成する方法に関する。この方法は、階層の上にパターニングされたハードマスクを形成するステップを含む。最上階層の露出部分は除去されて最上階層に最上段を形成する。第１のライナ材は、パターニングされたハードマスクおよび最上階層の上に共形に形成され、第１のライナ材の一部は除去されてパターニングされたハードマスクおよび最上階層の側壁に第１のライナを形成するとともに下地階層を露出させる。下地階層の露出部分は除去されて下地階層に下地段を形成する。第２のライナ材は、パターニングされたハードマスク、第１のライナ、および第２のライナの上に共形に形成される。第２のライナ材の一部は除去されて第１のライナおよび下地階層の側壁に第２のライナを形成するとともに別の下地階層を露出させる。別の下地階層の露出部分は除去されて別の下地階層に別の下地段を形成する。パターニングされたハードマスク、ならびに第１のライナおよび第２のライナの少なくとも一部は除去される。
【０００７】
本明細書に開示されたさらなる実施形態は、パターニングされたハードマスクと最上段を備える最上階層との横に隣接して第１のライナを形成するステップを含む階段構造を形成する方法に関する。第１のライナはマスクとして使用されて、下地階層に下地段を形成し、第２のライナは、第１のライナおよび下地階層の横に隣接して形成される。第２のライナはマスクとして使用されて、別の下地階層に別の下地段を形成する。パターニングされたハードマスク、ならびに第１のライナおよび第２のライナの少なくとも一部は除去される。
【０００８】
本明細書に開示されたまたさらなる実施形態は、階段構造を形成する方法に関する。この方法は、階層の上にパターニングされたハードマスクを形成するステップと、パターニングされたハードマスクの上に第１のライナ材を形成するステップとを含む。第１のライナ材の一部は除去されてパターニングされたハードマスクの側壁に第１のライナを形成するとともに最上階層を露出させる。最上階層の露出部分は除去されて最上階層に最上段を形成し、第２のライナ材は、パターニングされたハードマスク、第１のライナ、および最上階層の上に形成される。第２のライナ材の一部は除去されてパターニングされたハードマスク、第１のライナ、および最上階層の側壁に第２のライナを形成するとともに下地階層を露出させる。下地階層の露出部分は除去されて下地階層に下地段を形成する。第３のライナ材は、パターニングされたハードマスク、第１のライナ、第２のライナ、および下地階層の上に形成され、第３のライナ材の一部は除去されて第１のライナおよび下地階層の側壁に第３のライナを形成するとともに、別の下地階層を露出させる。別の下地階層の露出部分は除去されて別の下地階層に別の下地段を形成し、パターニングされたハードマスクは除去される。
【０００９】
本明細書に開示された他の実施形態は、階層を備える階段構造に関し、この階層は、ステップ状プロファイルを備える。充填材が、階層の対向した側部間にあり、この充填材は、少なくとも３つの部分を備える。
【００１０】
本明細書に開示されたさらに他の実施形態は、段ステップ構造を備える半導体デバイス構造に関する。この段ステップ構造は、交互する絶縁レベルおよび電導レベルまたは交互する絶縁レベルおよび窒化物材料の対向した階層であって、ステップ状プロファイルを備えた対向した階層を備える。充填材は、対向した階層間の谷内にあり、少なくとも３つの部分を備える。
【００１１】
図面は、同様の参照番号を使用して要素を特定することができる。「１０ａ」などの参照番号の後の文字は、テキストがこの特定の参照番号を有する要素を特に参照することを示す。「１０」などの後続の文字のないテキスト中の参照番号は、この参照番号を有する図面中の要素のいずれかまたは全部を指し得る（例えば、テキスト中の「１０」は、図面中の参照番号「１０」、「１０ａ」、および／または「１０ｂ」を指し得る）。
【図面の簡単な説明】
【００１２】
【図１】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図２】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図３】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図４】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図５】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図６】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図７】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図８】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図９】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図１０Ａ】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図１０Ｂ】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図１１Ａ】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図１１Ｂ】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図１２】本開示の実施形態による階段構造を含む半導体デバイス構造の部分破断斜視図である。
【発明を実施するための形態】
【００１３】
階段構造を形成する方法が説明され、結果として得られる階段構造、および階段構造を含む半導体デバイス構造も説明される。階段構造は、基板上の交互する導電性構造（例えば、電導レベル）と絶縁性構造（例えば、絶縁性レベル、誘電性レベル）のスタックに対して連続した（例えば、繰り返され、交互する）形成（例えば、堆積）処理、および除去（例えば、エッチング）処理を行うことによって形成される。この階段構造を形成するために、ハードマスクがスタックの上に形成され、開口部を形成するためにパターニングされる。開口部の幅は、階段構造に最終的に形成される最も広い寸法に対応する。ライナ材は、階段構造に形成される段の所望の踏面幅に対応する厚さでハードマスクの上におよび開口部に連続して形成される。ハードマスクの上のおよび開口部内のライナ材の水平部分は、ハードマスクに隣接して垂直に延びるライナを形成するように除去される。ライナは、階段構造の段を形成するために用いられるエッチング・プロセスにおけるマスクとして使用される。繰り返してライナを形成し、段を形成するためのマスクとしてライナを使用することによって、階段構造は、従来のトリム・エッチ・トリム・プロセスによって形成される階段構造と比較して改善されたエッジ配置、改善された踊り場配置の均一性、およびより精細な厚さ制御を示す。本開示の実施形態によって形成される段も、従来の技法によって形成される段と比較して改善されたライン・ウィドス・ラフネス（ＬＷＲ）を示す。
【００１４】
以下の説明は、本明細書に記載される実施形態の十分な説明を与えるために、材料の種類、材料の厚さ、および加工条件などの特定の詳細を提供する。しかしながら、当業者は、これらの特定の詳細を用いなくても本明細書に開示された実施形態を実施することができると理解されよう。実際には、実施形態は、半導体産業で用いられる従来の製造技法と共に実施され得る。加えて、本明細書に与えられる説明は、半導体構造の完全な説明、または半導体デバイス構造を製造するための完全なプロセス・フローを形成しておらず、後述の構造は、完全な半導体デバイス構造を形成しない。本明細書に記載されている実施形態を理解するために必要なこれらのプロセス処理および構造だけが、以下に詳細に説明される。完全な半導体デバイス構造を形成するためのさらなる処理は、従来の技法によって実行することができる。
【００１５】
本明細書に示された図面は、例示のためのものに過ぎず、いずれかの特定の材料、成分、構造、デバイス、またはシステムの実際の図であることは意図されていない。図面に示された形状からの変形が、例えば、製造技法および／または公差の結果として、予想されるべきである。したがって、本明細書に記載された実施形態は、図示されたような特定の形状または領域に限定されるものと解釈されるべきではなく、例えば、製造から生じる形状の逸脱を含む。例えば、四角形状として図示または説明された領域は、ぎざぎざの特徴および／または直線でない特徴を有してもよく、丸いとして図示または説明された領域は、いくらかのぎざぎざの特徴および／または直線の特徴を含んでもよい。また、図示される鋭角は、丸くてもよく、その逆も同様である。したがって、図に示された領域は本質的に概略であり、それらの形状は、領域の正確な形状を示すことは意図されず、本特許請求の範囲を限定しない。図面は、必ずしも原寸に比例しない。さらに、各図の間で共通の要素は同じ数字による指示を保持し得る。
【００１６】
本明細書中で使用されるとき、用語「垂直」、「縦」、「水平」、および「横」は、構造の主要平面を参照しており、必ずしも地球の重力場によって定めらない。「水平」方向または「横」方向は、構造の主要平面とほぼ平行である方向であり、一方、「垂直」方向または「縦」方向は、構造の主要平面にほぼ直交する方向である。構造の主要平面は、構造の他の表面と比較して比較的大きい面積を有する構造の表面によって定められる。
【００１７】
本明細書中で使用されるとき、空間的に相対的な用語、例えば、「真下」、「下方」、「下」、「底」、「上方」、「上側」、「上」、「前」、「後」、「左」、「右」などは、図に示されるような１つの要素または特徴の別の要素または特徴に対する関係を説明するために、説明を容易にする目的で使用され得る。特に指定されない限り、空間的に相対的な用語は、図に示された向きに加えて材料について様々な向きを包含することが意図される。例えば、図中の材料が逆さにされた場合、他の要素または特徴の「下方」または「真下」または「下」または「底に」と説明される要素は、他の要素または特徴の「上方」または「上に」向けられる。したがって、用語「下方」は、この用語が使用される文脈に応じて、当業者にとって明らかである上方と下方の向きの両方を包含し得る。さもなければ、材料は、方向付け（例えば、９０度回転、反転、裏返）されてもよく、それに応じて、本明細書で使用される空間的に相対的な説明が解釈される。
【００１８】
本明細書中で使用されるとき、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈上別段明確に示さない限り、複数形も含むことが意図される。
【００１９】
本明細書中で使用されるとき、「および／または」は、関連して挙げられた項目のうちの１つまたは複数のいずれかおよび全ての組み合わせを含む。
【００２０】
本明細書中で使用されるとき、用語「構成された」は、少なくとも１つの構造および少なくとも１つの装置のうち１つまたは複数についてのサイズ、形状、材料組成、および配置が、予め決定されたやり方でこれらの構造および装置のうち１つまたは複数についての動作を助けることを指す。
【００２１】
本明細書中で使用されるとき、用語「選択的にエッチング可能な」は、別の材料のエッチング速度よりも少なくとも約２倍（２ｘ）大きいエッチング速度、例えば、別の材料のエッチング速度に対して約５倍（５ｘ）大きい、約１０倍（１０ｘ）大きい、約２０倍（２０ｘ）大きい、または約４０倍（４０ｘ）大きいエッチング速度を有する材料を意味し、これを含む。
【００２２】
本明細書中で使用されるとき、用語「階段構造」は、ステップ状プロファイルを示す階層を有する半導体構造を意味し、これを含む。階層は、基板上で交互する絶縁レベル（例えば、酸化物レベル、酸化物材料）および窒化物材料を含む。代替として、階層は、基板上で交互する絶縁レベル（例えば、酸化物レベル、酸化物材料）および電導レベル（例えば、導電性材料）を含む。階層の周辺領域は、階段構造の段に対応し、階段構造のステップ状プロファイルを与える。
【００２３】
本明細書中で使用されるとき、所与のパラメータ、特性、または条件を参照する際の用語「ほぼ（ｓｕｂｓｔａｎｔｉａｌｌｙ）」は、所与のパラメータ、特性、または条件が、許容可能な製造公差内などの、ある程度の変動を伴って適合すると当業者が理解する程度までを意味し、これを含む。例として、ほぼ適合される特定のパラメータ、特性、または条件に応じて、パラメータ、特性、または条件は、少なくとも９０．０％の適合、少なくとも９５．０％の適合、少なくとも９９．０％の適合、またはさらには少なくとも９９．９％の適合であってもよい。
【００２４】
本明細書中で使用されるとき、用語「基板」は、さらなる材料が上に形成されるベース材料または構成を意味し、これを含む。基板は、１つまたは複数の材料、層、構造、または領域が上に形成された半導体基板、支持構造上のベース半導体層、金属電極、または半導体基板であり得る。半導体構造上の材料は、半導電性材料、絶縁性材料、導電性材料などを含み得るが、これらに限定されない。材料のうちの１種または複数種は、熱的に敏感であり得る。基板は、半導電性材料の層を備えた従来のシリコン基板または他のバルク基板であり得る。本明細書中で使用されるとき、用語「バルク基板」は、シリコン・ウェハだけでなく、シリコン・オン・サファイア（「ＳＯＳ」）基板およびシリコン・オン・グラス（「ＳＯＧ」）基板などシリコン・オン・インシュレータ（「ＳＯＩ」）基板、ベース半導体土台上のシリコンのエピタキシャル層、およびシリコン・ゲルマニウム、ゲルマニウム、ヒ化ガリウム、窒化ガリウム、およびリン化インジウムなどの他の半導体材料または光電子材料も意味しこれを含む。基板はドープされてもよく、またはドープされなくてもよい。
【００２５】
階段構造製造プロセスおよびその結果として得られる階段構造に関連して本明細書中で使用されるとき、用語「階層」は、１つの絶縁レベル（例えば、酸化物レベル、酸化物材料）および１つの窒化物材料を集合的に指すか、または１つの絶縁レベル（例えば、酸化物レベル、酸化物材料）および１つの電導レベル（例えば、導電性材料）を集合的に指す。階層は、窒化物材料の上の絶縁レベル、絶縁レベルの上の窒化物材料、電導レベルの上の絶縁レベル、または絶縁レベルの上の電導レベルを含み得る。
【００２６】
階段構造製造プロセスおよびその結果として得られる階段構造に関連して本明細書中で使用されるとき、用語「踏面幅」は、階段構造の対向した側部に向かう方向に測定される階段構造の個々の段の水平寸法を意味するとともにこれを指し、用語「蹴上高さ」は、階段構造の個々の段の垂直寸法を意味するとともにこれを指す。
【００２７】
図１に示されるように、階段構造１２２、１２２’（図１０Ａおよび図１０Ｂ参照）が形成されることになる半導体構造１００は、基板１０２と、この基板１０２の上に階層１１０内に配置される交互する電導レベル１０６および絶縁レベル１０８とを備える。電導レベル１０６および絶縁レベル１０８の材料は、電導レベル１０６および絶縁レベル１０８が互いに対して選択的にエッチング可能となるように選択することができる。図面および関連した説明の理解を明確かつ容易にするために、図１は、電導レベル１０６ａ〜１０６ｄおよび絶縁レベル１０８ａ〜１０８ｄの４個の階層１１０ａ〜１１０ｄを示す。第１の階層１１０ａは、第１の電導レベル１０６ａと、この第１の電導レベル１０６ａの上の第１の絶縁レベル１０８ａとを含み、第２の階層１１０ｂは、第１の階層１１０ａの上にあり、第２の電導レベル１０６ｂと、この第２の電導レベル１０６ｂの上の絶縁レベル１０８ｂとを含み、第３の階層１１０ｃは、第２の階層１１０ｂに上にあり、第３の電導レベル１０６ｃと、この第３の電導レベル１０６ｃの上の第３の絶縁レベル１０８ｃとを含み、第４の階層１１０ｄは、第３の階層１１０ｃの上にあり、第４の電導レベル１０６ｄと、この第４の電導レベル１０６ｄの上の第４の絶縁レベル１０８ｄとを含む。しかしながら、半導体構造１００は、異なる個数の階層１１０を含んでもよい。例えば、さらなる実施形態では、半導体構造１００は、電導レベル１０６および絶縁レベル１０８の４個より多くの階層１１０（例えば、１０個以上の階層１１０、２５個以上の階層１１０、５０個以上の階層１１０、１００個以上の階層１１０、５００個以上の階層１１０、または１０００個以上の階層１１０）を含み、あるいは電導レベル１０６および絶縁レベル１０８の４個未満の階層１１０（例えば、３個の階層１１０、または２個の階層１１０）を含んでもよい。
【００２８】
代替として、図１の半導体構造１００は、電導レベル１０６の代わりに窒化物材料を含んでもよい。窒化物材料は、電導レベル１０６を形成するために、いわゆる「リプレースメント・ゲート」プロセスにおいて、後の加工段階で導電性材料と置き換えられる。リプレースメント・ゲート・プロセスの詳細は、当業界で知られており、したがって、本明細書では詳細には説明されない。
【００２９】
電導レベル１０６は、少なくとも１つの導電性材料、例えば、金属（例えば、タングステン、チタン、モリブデン、ニオブ、バナジウム、ハフニウム、タンタル、クロム、ジルコニウム、鉄、ルテニウム、オスミウム、コバルト、ロジウム、イリジウム、ニッケル、パラジウム、プラチナ、銅、銀、金、アルミニウム）、金属合金（例えば、コバルト基合金、鉄基合金、ニッケル基合金、鉄ニッケル基合金、コバルト・ニッケル基合金、鉄コバルト基合金、コバルト・ニッケル鉄基合金、アルミニウム基合金、銅基合金、マグネシウム基合金、チタン基合金、鋼鉄、低炭素鋼、ステンレス鋼）、導電性の金属含有材料（例えば、導電性金属窒化物、導電性金属シリサイド、導電性金属炭化物、導電性金属酸化物）、導電的にドープされた半導体材料（例えば、導電的にドープされたシリコン、導電的にドープされたゲルマニウム、導電的にドープされたシリコン・ゲルマニウム）、またはそれらの組合せで形成され、これを含むことができる。一実施形態では、電導レベル１０６は、ポリシリコンから形成される。電導レベル１０６は、例えば、少なくとも２つの異なる導電性材料のスタックで形成され、これを含んでもよい。電導レベル１０６は、それぞれほぼ平坦であってもよく、任意の適切な所望の厚さをそれぞれ独立して示し得る。各電導レベル１０６の厚さは、約１ｎｍから約１０００ｎｍまで、例えば、約１ｎｍから約５００ｎｍまで、約１０ｎｍから約５００ｎｍまで、または約１０ｎｍから約２５０ｎｍまでの範囲であり得る。一実施形態では、電導レベル１０６の厚さは、約１０ｎｍから約１００ｎｍまでの範囲である。
【００３０】
各電導レベル１０６は互いにほぼ同じであり（例えば、ほぼ同じ材料組成、平均粒径、材料分布、サイズ、および形状を示し）得、または電導レベル１０６のうちの少なくとも１つは、電導レベル１０６のうちの少なくとも１つの他のものとは異なり（例えば、異なる材料組成、異なる平均粒径、異なる材料分布、異なるサイズ、および異なる形状のうちの１つまたは複数を示し）得る。非限定の例として、第１の電導レベル１０６ａ、第２の電導レベル１０６ｂ、第３の電導レベル１０６ｃ、第４の電導レベル１０６ｄ、および第５の電導レベル１０６ｅの各々は、ほぼ同じ材料組成、材料分布、および厚さを示し得る。いくつかの実施形態では、各電導レベル１０６は、電導レベル１０６のうちで互いとほぼ同じである。
【００３１】
絶縁レベル１０８は、少なくとも１つの絶縁性材料、例えば、酸化物材料（例えば、二酸化シリコン、リンケイ酸ガラス、ホウケイ酸ガラス、ホウリンケイ酸ガラス、フッケイ酸ガラス、二酸化チタン、二酸化ジルコニウム、二酸化ハフニウム、タンタル酸化物、マグネシウム酸化物、酸化アルミニウムまたはこれらの組み合わせ）、窒化物材料（例えば、窒化シリコン）、酸窒化物材料（例えば、酸窒化シリコン）、非晶質炭素、またはそれらの組合せで形成され、これを含むことができる。一実施形態では、絶縁レベル１０８は、二酸化シリコンなどの酸化シリコンから形成される。絶縁レベル１０８は、例えば、少なくとも２つの異なる絶縁性材料のスタック（例えば、積層物）で形成され、これを含むこともできる。絶縁レベル１０８は、それぞれほぼ平坦であってもよく、任意の所望の厚さをそれぞれ独立して示し得る。各絶縁レベル１０８の厚さは、約１ｎｍから約１０００ｎｍまで、例えば、約１ｎｍから約５００ｎｍまで、約１０ｎｍから約５００ｎｍまで、または約１０ｎｍから約２５０ｎｍまでの範囲であり得る。一実施形態では、絶縁レベル１０８の厚さは、約１０ｎｍから約１００ｎｍまでの範囲である。
【００３２】
各絶縁レベル１０８は、互いにほぼ同じであり（例えば、ほぼ同じ材料組成、材料分布、サイズ、および形状を示し）得、または絶縁レベル１０８のうちの少なくとも１つは、絶縁レベル１０８のうちの少なくとも１つの他のものとは異なり（例えば、異なる材料組成、異なる材料分布、異なるサイズ、および異なる形状のうちの１つまたは複数を示し）得る。非限定の例として、第１の絶縁レベル１０８ａ、第２の絶縁レベル１０８ｂ、第３の絶縁レベル１０８ｃ、第４の絶縁レベル１０８ｄ、および第５の絶縁レベル１０８ｅの各々は、ほぼ同じ材料組成、材料分布、および厚さを示し得る。いくつかの実施形態では、各絶縁レベル１０８は、絶縁レベル１０８のうちで互いとほぼ同じである。
【００３３】
電導レベル１０６および絶縁レベル１０８は、基板１０２上に交互順で配置され、電導レベル１０６のうちの１つから始まる。しかしながら、電導レベル１０６および絶縁レベル１０８は、絶縁レベル１０８のうちの１つから始まるように、異なる順序で配置されてもよい。したがって、代替として、各階層１１０は、絶縁レベル１０８のうちの１つにまたはその上に電導レベル１０６のうちの１つを含んでもよい。そのような構成を有する半導体デバイス構造を用いる半導体デバイス（例えば、３Ｄ  ＮＡＮＤフラッシュ・メモリ・デバイスなどの垂直メモリ・デバイス、３Ｄクロスポイント・メモリ・デバイスなどのクロスポイント・メモリ・デバイス）は、図１に示された電導レベル１０６および絶縁レベル１０８の配置を用いる半導体デバイスと比較して、機能性または操作性の点でほとんどまたは全く差を有し得ない。
【００３４】
基板１０２、電導レベル１０６、および絶縁レベル１０８は、限定するものではないが、物理蒸着（「ＰＶＤ」）、化学気相成長（「ＣＶＤ」）、原子層堆積（「ＡＬＤ」）、および／またはスピン・コーティングを含む従来のプロセスを用いてそれぞれ独立して形成することができる。ＰＶＤは、限定するものではないが、スパッタリング、蒸着、前駆体スピン・コーティング／か焼、およびイオン化ＰＶＤのうちの１つまたは複数を含む。そのようなプロセスは、当業界で知られており、したがって、本明細書では詳細には説明されない。
【００３５】
電導レベル１０６および絶縁レベル１０８を形成した後、ハードマスク材料が、図２に示すように、階層１１０の上に形成され、ハードマスク１１４に開口部１１２を形成するようにパターニングされる。簡単にするために、基板１０２、電導レベル１０６、および絶縁レベル１０８は、図２〜図１１Ｂでは個別に示されていない。ハードマスク材料は、従来の技法によって階層１１０の上に形成される。開口部１１２を形成するために、フォトレジスト（図示せず）が、ハードマスク材料の上に形成され、従来の技法によってパターニングされ、このパターンは、ハードマスク材料に転写される。ハードマスク１１４中の開口部１１２は、本明細書では詳細には説明されない従来のフォトリソグラフィ技法によって形成される。ハードマスク１１４中の開口部１１２は、階段構造１２２、１２２’（図１０Ａおよび図１０Ｂ参照）内の最も広い寸法に対応する幅Ｗ１を有し、階層１１０内に続いて形成される開口部１１２ａ〜１１２ｃ（図３、図７、図９参照）は、開口部１１２の幅よりも小さい幅を有する。
【００３６】
ハードマスク１１４は、良好な硬度特性、エッチング条件に対する良好な耐性、および良好なエッチング選択性を示す材料で形成することができる。ハードマスク１１４は、段１１６（図３、図７、および図９参照）を形成するために使用されるエッチング条件に対して十分な耐性であり得、ハードマスク１１４の一部は、段１１６の形成の後もそのままである。ハードマスク１１４は、段１１６の形成中に下地材料を保護するのに十分な厚さで形成される。ハードマスク１１４の厚さは、形成される段１１６の個数、およびハードマスク１１４として使用される材料に応じて選択することができる。ハードマスク１１４は、基板１０２の材料および階層１１０の材料に対して選択的にエッチング可能であり得る。ほんの一例として、ハードマスク１１４は、スピン・オン・ハードマスク材料、オルガノ・シロキサン材料、炭素系材料、カーボン・シリコン材料、窒化シリコンまたは窒化チタンなどの窒化物材料、金属材料、または金属酸化物材料であり得る。
【００３７】
図３に示されるように、ハードマスク１１４中のパターンを第４の階層１１０ｄに転写し、第４の階層１１０ｄ中に開口部１１２ａを形成して、ハードマスク１１４中の開口部１１２を通じて露出された第４の階層１１０ｄの一部が除去される。開口部１１２ａは、幅Ｗ１および深さＤ１を有する。第４の階層１１０ｄ中の開口部１１２ａの深さＤ１は、最終的に形成される段１１６の蹴上高さにほぼ対応する。第４の階層１１０ｄ中の開口部１１２ａは、１つまたは複数の除去処理によって形成することができる。第４の階層１１０ｄの電導レベル１０６ｄおよび絶縁レベル１０８ｄの所望の一部は、別々の除去処理によって、またはただ１つの除去処理によって除去され得る。例えば、電導レベル１０６ｄおよび絶縁レベル１０８ｄの所望の一部は、電導レベル１０６ｄおよび絶縁レベル１０８ｄの材料を異方性エッチングすることによって除去することができる。ほんの一例として、電導レベル１０６ｄおよび絶縁レベル１０８ｄの所望の一部は、異方性ドライ・エッチングの処理によって除去することができる。第４の階層１１０ｄに開口部１１２ａを形成するためのエッチングの化学的性質およびエッチング条件は、電導レベル１０６ｄおよび絶縁レベル１０８ｄに用いられる材料に応じて、当業者によって決定することができる。開口部１１２ａの形成は、階段構造１２２の各対向側面に最上段１１６ａをもたらす。
【００３８】
第４の階層１１０ｄに開口部１１２ａを形成した後に、第１のライナ材１１８が、図４に示されるように、ハードマスク１１４の上におよび開口部１１２ａによって画定された露出表面の上に形成される。第１のライナ材１１８は、開口部１１２ａを画定するハードマスク１１４の水平面および垂直面の上および第４の階層１１０ｄの水平面および垂直面の上に形成することができる。第１のライナ材１１８は、所望の厚さでハードマスク１１４の上におよび開口部１１２ａ中に共形に形成することができる。第１のライナ材１１８は、ＡＬＤ、ＣＶＤ（例えば、プラズマ活性化ＣＶＤ）、拡散ベースの堆積、または他のコンフォーマル堆積技法によって形成することができる。第１のライナ材１１８の厚さは、形成される段１１６ｂの踏面幅Ｗ２に対応する。第１のライナ材１１８は、約１０ｎｍから約１，０００ｎｍまで、例えば、約１０ｎｍから約１００ｎｍまで、約２０ｎｍから約９０ｎｍまで、約３０ｎｍから約８０ｎｍまで、約４０ｎｍから約７０ｎｍまで、または約５０ｎｍから約６０ｎｍまでの厚さで形成することができる。
【００３９】
第１のライナ材１１８は、階層１１０の材料、ハードマスク１１４の材料、および基板１０２の材料のうちの少なくとも１つに対して選択的にエッチング可能である材料で形成することができる。第１のライナ材１１８は、高度のコンフォーマリティ（ｃｏｎｆｏｒｍａｌｉｔｙ）および平滑性も示し得る。第１のライナ材１１８の材料は、任意選択で、続くライナを形成するために使用される材料に対して選択的にエッチング可能であり得る。ほんの一例として、第１のライナ材１１８は、酸化シリコン、窒化シリコン、または酸化アルミニウムなどの金属酸化物であり得る。第１のライナ材１１８は、市販であり得る。ホウ素、リン、ヒ素、または酸化アルミニウムなどのドーパントが、所望のエッチング選択性を実現するために酸化シリコンに組み込まれてもよい。代替として、所望のエッチング選択性は、様々な品質の酸化シリコン、または様々な結晶構造を有する酸化シリコンを用いることによって実現することができる。
【００４０】
代替として、図５に示されるように、最上段１１６ａは、ハードマスク１１４の上、およびハードマスク１１４中の開口部１１２を通じて露出された第４の階層１１０ｄの一部の上に第１のライナ材１１８を形成することによって製造することができる。図６に示されるように、ハードマスク１１４の上に配置された第１のライナ材１１８の水平部分、および第４の階層１１０ｄの上に配置された第１のライナ材１１８の水平部分は除去することができ、一方、第１のライナ材１１８の垂直部分は、ハードマスク１１４の垂直面にあるままであり、第１のライナ１１８’を形成する。ほんの一例として、第１のライナ材１１８の水平部分は、ドライ・エッチング・プロセスなどによって指向的に除去することができる。第１のライナ材１１８の除去により、ハードマスク１１４の一部を除去することもでき、第４の階層１１０ｄ中に最上段１１６ａを形成する。第１のライナ１１８’は、ハードマスク１１４の側壁におよび第３の階層１１０ｃの水平面の一部の上に配置される。第１のライナ１１８’は、ハードマスク１１４の横に隣接している。ハードマスク１１４および第１のライナ１１８’は、後述されるものと同様のやり方で、マスクとして使用されて段１１６ｂを形成する。続くライナ材は、後述のものと同様に形成され、後述されるものと同様のやり方でさらなる段を形成するために使用される。
【００４１】
図７に示されるように、第１のライナ材１１８の一部は除去されて、第１のライナ１１８”を形成する。ハードマスク１１４の上に配置される第１のライナ材１１８の水平部分、および第４の階層１１０ｄに隣接して配置される第１のライナ材１１８の水平部分は除去することができ、一方、第１のライナ材１１８の垂直部分は、ハードマスク１１４および第４の階層１１０ｄの垂直面にあるままである。ほんの一例として、第１のライナ材１１８の水平部分は、ドライ・エッチング・プロセスなどによって指向的に除去することができる。第１のライナ材１１８の除去により、ハードマスク１１４の一部を除去することもできる。第１のライナ材１１８の所望の一部は、エッチングの化学的性質、エッチング時間、およびエッチング力（ｅｔｃｈ  ｐｏｗｅｒ）などのエッチング条件を適切に選択することによって除去することができる。エッチングの化学的性質は、第１のライナ材１１８として使用される材料、およびハードマスク１１４として使用される材料に応じて選択することができる。第１のライナ１１８”は、ハードマスク１１４の側壁に、および第４の階層１１０ｄの側壁に、ならびに第３の階層１１０ｃの水平面の一部の上に配置される。第１のライナ１１８”は、ハードマスク１１４および第４の階層１１０ｄの横に隣接している。第１のライナ１１８”の上面はハードマスク１１４の上面と同一平面上にあり、第１のライナ１１８”の下面は第４の階層１１０ｄの下面と同一平面上にある。第１のライナ１１８”の厚さは、形成される段１１６ｂの幅Ｗ２に対応する。
【００４２】
図９に示されるように、ハードマスク１１４および第１のライナ１１８”は、マスクとして使用されて、第３の階層１１０ｃの露出部分を除去することによって段１１６ｂを形成する。第３の階層１１０ｃの露出部分は、ハードマスク１１４および第１のライナ１１８”によって覆われていない第３の階層１１０ｃの一部である。第３の階層１１０ｃの露出部分を除去することにより、幅Ｗ３を有する第３の階層１１０ｃの開口部１１２ｂを形成する。開口部１１２ｂの形成は、階段構造１２２のより深い（すなわち、あまり浅くない）段１１６ｂの形成に対応する。第３の階層１１０ｃ中の開口部１１２ｂの幅Ｗ３は、第１のライナ１１８”の厚さＷ２の２倍だけ第４の階層１１０ｄ中の開口部１１２ａの幅Ｗ１よりも小さい。第３の階層１１０ｃ中の開口部１１２ｂの深さＤ１は、段１１６ｂの高さにほぼ相当する。第３の階層１１０ｃ中の開口部１１２ｂは、第３の階層１１０ｃに対しての上述したような１つまたは複数の除去処理によって形成することができる。第３の階層１１０ｃに開口部１１２ｂを形成するためのエッチングの化学的性質およびエッチング条件は、電導レベル１０６ｃおよび絶縁レベル１０８ｃに使用される材料に応じて当業者によって選択することができる。
【００４３】
第２のライナ材１２０は、図８に示されるように、ハードマスク１１４の上に、第１のライナ１１８”の上に、および第３の階層１１０ｃ中の開口部１１２ｂによって画定される露出表面の上に形成することができる。第２のライナ材１２０は、ハードマスク１１４の水平面の上に、第１のライナ１１８”の水平面および垂直面の上に、第３の階層１１０ｃ中の開口部１１２ｂを画定する第３の階層１１０ｃの水平面および垂直面の上に形成することができる。第２のライナ材１２０は、第１のライナ材１１８について上述したように、所望の厚さでハードマスク１１４の上におよび開口部１１２ｂ内に共形に形成することができる。第２のライナ材１２０の厚さは、形成される段１１６ｃの踏面幅Ｗ２に対応し、第１のライナ材１１８について上述した範囲内である。
【００４４】
第２のライナ材１２０は、階層１１０の材料、第１のライナ材１１８、または続いて形成されるライナ材の材料のうちの少なくとも１つに対して選択的にエッチング可能であり得る。第２のライナ材１２０は、第１のライナ材１１８について上述した材料のうちの１つで形成することができる。第１のライナ材１１８および第２のライナ材１２０は、同じ材料からまたは異なる材料から形成することができる。
【００４５】
図９に示されるように、第２のライナ材１２０の一部は除去されて、第２のライナ１２０’を形成することができる。ハードマスク１１４および第１のライナ１１８”の上に配置される第２のライナ材１２０の水平部分、ならびに第３の階層１１０ｃに隣接して配置される第２のライナ材１２０の水平部分は除去することができ、一方、第２のライナ材１２０の垂直部分は、第１のライナ１１８”および第３の階層１１０ｃの垂直面にあるままである。第２のライナ材１２０の除去により、ハードマスク１１４の一部を除去することもできる。第２のライナ１２０’は、第１のライナ１１８”の側壁に、第３の階層１１０ｃの側壁に、および第２の階層１１０ｂの水平面の一部に配置される。第２のライナ１２０’は、第１のライナ１１８”および第３の階層１１０ｃの横に隣接している。第２のライナ１２０’の上面は、ハードマスク１１４の上面および第１のライナ１１８”の上面とほぼ同一平面上にあり、第２のライナ１２０’の下面は、第３の階層１１０ｃの下面とほぼ同一平面上にある。第２のライナ１２０’の厚さは、段１１６ｃの踏面幅Ｗ２に対応する。
【００４６】
図９に示されるように、ハードマスク１１４、第１のライナ１１８”、および第２のライナ１２０’は、マスクとして使用されて、第２の階層１１０ｂの露出部分を除去することによって段１１６ｃを形成する。第２の階層１１０ｂの露出部分は、ハードマスク１１４、第１のライナ１１８”、および第２のライナ１２０’によって覆われていない第２の階層１１０ｂの一部である。第２の階層１１０ｂの露出部分を除去することにより、幅Ｗ４を有する第２の階層材料１２０中の開口部１１２ｃを形成する。開口部１１２ｃの形成は、さらにより深い（すなわち、さらにあまり浅くない）階段構造１２２の段１１６ｃの形成に対応する。第２の階層１１０ｂ中の開口部１１２ｃの幅Ｗ４は、第１のライナ１１８”の幅Ｗ２の２倍、および第２のライナ１２０’の厚さの２倍だけ第４の階層１１０ｄ中の開口部１１２ａの幅Ｗ１よりも小さい。第２の階層１１０ｂ中の開口部１１２ｃの深さＤ１は、段１１６ｃの蹴上高さにほぼ対応する。第２の階層１１０ｂ中の開口部１１２ｃは、第４の階層１１０ｄについて上述したように、１つまたは複数の除去処理によって形成することができる。
【００４７】
第１のライナ１１８”および第２のライナ１２０’、ならびに任意の続いて形成されるライナは、約１μｍから約１５μｍまで、例えば、約２μｍから約１２μｍまで、約３μｍから約１１μｍまで、約５μｍから約１５μｍまで、または約１μｍから約１０μｍまでの範囲内の長さを有することができる。以下により詳細に説明されるように、ライナ１１８”、１２０’の長さは、続いて形成される接触構造の長さに対応する。
【００４８】
最も深い段（例えば、図９の段１１６ｃ）が形成された後、次いで、ハードマスク１１４、第１のライナ１１８”、および第２のライナ１２０’は除去されて、階段構造１２２を形成することができる。図１０Ａは、３つの段１１６ａ〜１１６ｃと、第１のライナ１１８”および第２のライナ１２０’が以前位置していた階段構造１２２の対向した側部の間の空隙１２４（例えば、谷）とを有する階段構造１２２を示す。この実施形態では、第１および第２のライナ１１８”、１２０’は、犠牲的である。各段１１６ａ〜１１６ｃは、第１および第２のライナ１１８”、１２０’の厚さに対応する踏面幅Ｗ２と、開口部１１２ａ〜１１２ｃの深さＤ１に対応する蹴上高さとを有する。階段構造１２２がステップ状プロファイルを有するので、空隙１２４の幅は、最も深い段１１６ｃにおけるＷ４から最も浅い段１１６ａにおけるＷ１までの範囲であり得る。ハードマスク１１４、第１のライナ１１８’、および第２のライナ１２０’は、ウェット・エッチング・プロセス、または異方性ドライ・エッチング・プロセスなどの１つまたは複数のエッチング・プロセスによって除去することができる。続いて、空隙１２４は、後述するように、誘電材料で充填される。
【００４９】
本開示の実施形態によって形成される段１１６ｂ、１１６ｃの踏面幅Ｗ２が第１のライナ材１１８および第２のライナ材１２０が形成される厚さによって決定されるので、段１１６ｂ、１１６ｃは、従来のトリム・エッチ・トリム・プロセスによって形成される段よりも小さい踏面幅を有する。従来の技法によって形成される段の踏面幅は、フォトリソグラフィ／エッチング技法の分解能によって制限されるが、本開示の実施形態によって形成される段１１６ｂ、１１６ｃの踏面幅Ｗ２は、第１のライナ材１１８および第２のライナ材１２０が形成される厚さによって決定される。材料の堆積は、材料のエッチングよりも制御可能であるので、段１１６ｂ、１１６ｃは、改善されたエッジ配置、および段の踏面幅の改善された均一性を有する。段１１６ｂ、１１６ｃのエッジ配置の誤差は、ライナ１１８’、１２０’が形成される厚さに依存する。ライナ１１８’、１２０’の厚さが制御可能のため、エッジ配置の誤差は小さい。段１１６ｂ、１１６ｃの踏面幅がより小さくなると、階段構造１２２のフットプリントが、従来の技法によって形成される階段構造のフットプリントよりも小さくなることが可能になる。さらに、従来のトリム・エッチ・トリム・プロセスによって形成された階段構造では、段のエッジ配置の誤差は、基板のより遠位に形成された段において蓄積し、増加する。
【００５０】
段１１６ａ〜１１６ｃは、ほぼ同じ高さであるとして図１０Ａに示されているが、段１１６ａ〜１１６ｃは、開口部１１２ａ、１１２ｂ、１１２ｃを異なる深さで形成することによって異なる高さを有することができる。言い換えれば、各開口部１１２ａ、１１２ｂ、１１２ｃの深さは、異なっていてもよい。図１０Ａにやはり示されるように、段１１６ａ〜１１６ｃは、ほぼ同じ踏面幅Ｗ２を有する。しかしながら、異なる踏面幅を有する段１１６ａ〜１１６ｃが望まれる場合、第１のライナ材１１８および第２のライナ材１２０は、異なる厚さに形成されてもよい。段１１６ａ〜１１６ｃは、段階的な踏面幅を有することができ、基板１０２の近位にはより小さい踏面幅の段があり、基板１０２の遠位にはより大きい踏面幅の段がある。ほんの一例として、最上段１１６ａは、最も低い段１１６ｃよりも広い踏面幅を有することができる。
【００５１】
本開示の実施形態によって形成される段１１６ａ〜１１６ｃは、従来のトリム・エッチ・トリム・プロセスによって形成される段と比較して、改善されたライン・ウィドス・ラフネス（ＬＷＲ）も示す。第１のライナ材１１８および第２のライナ材１２０が高度のコンフォーマリティおよび高度の平滑性で形成され、ライナ１１８”、１２０’がハードマスク１１４の側壁を保護するので、段１１６ａ〜１１６ｃを定める材料（例えば、階層１１０の電導レベル１０６および絶縁レベル１０８）は、それに応じて改善されたＬＷＲを有する。ライナ１１８”、１２０’の滑らかな側壁は、対応する程度の平滑性を有する段１１６ａ〜１１６ｃを形成する。
【００５２】
代替として、第１のライナ１１８’’’および第２のライナ１２０”の一部は、階段構造１２２’内に残存してもよい。図１０Ｂに示されるように、ハードマスク１１４ならびに第１のライナ１１８”および第２のライナ１２０’の一部が除去されて、第１のライナ１１８’’’および第２のライナ１２０”を含む階段構造１２２’を形成してもよい。階段構造１２２’は、空隙１２４’（例えば、谷）を含むこともでき、後述されるように続いて空隙１２４’は充填される。第１のライナ１１８’’’および第２のライナ１２０”の存在は、階段構造１２２’を含む半導体デバイスの性能に対して無視できる影響を示し得る。階段構造１２２’、第１のライナ１１８’’’、および第２のライナ１２０”の上面は、互いとほぼ同一平面上にあり得る。空隙１２４’は、残りの第１のライナ１１８’’’および第２のライナ１２０”の一部により、ほぼ均一な幅を有する。図１０Ｂに示されるように、空隙１２４’の幅はＷ４である。
【００５３】
図１１Ａおよび図１１Ｂに示されるように、空隙１２４、１２４’は、いわゆる「空隙充填」プロセスによって誘電材料１２６（例えば、酸化物材料）で充填される。誘電材料１２６は、ライナ１１８’、１２０’として使用される材料に応じて選択することができる。図１１Ａでは、空隙１２４は、誘電材料１２６で充填され、化学機械平坦化（ＣＭＰ）プロセスなどにより誘電材料１２６は平坦化されて、階段構造１２２を含む半導体構造１００’を形成する。
【００５４】
図１１Ｂでは、第１のライナ１１８’’’および第２のライナ１２０”が空隙１２４’を一部充填する場合、誘電材料１２６が、空隙１２４’の残りを充填するために使用され得る。誘電材料１２６は、第１のライナ１１８’’’および第２のライナ１２０”の材料に適合し得る。したがって、空隙１２４’は、いったん充填されると、第１のライナ１１８’’’、第２のライナ１２０”、および誘電材料１２６という材料の少なくとも３つの部分を含む。さらなるライナが形成される場合、さらなる材料が、空隙１２４’を充填するために使用されてもよい。ほんの一例として、第１のライナ１１８’’’および第２のライナ１２０”の材料が酸化シリコン材料であるとき、空隙１２４’は、酸化シリコン材料で充填することができる。空隙１２４’内の酸化シリコン材料は、同じであってもよく、または異なってもよい。空隙１２４’を充填した後、誘電材料は、化学機械平坦化（ＣＭＰ）プロセスなどによって平坦化されて、階段構造１２２’を含む半導体構造１００”を形成する。空隙１２４’が第１のライナ１１８’’’および第２のライナ１２０”を含むので、図１１Ａの空隙１２４を充填するまたは従来のトリム・エッチ・トリム・プロセスにおいて形成された対応する空隙を充填するのに使用される体積と比較して、より小さい体積の誘電材料１２６を使用して空隙１２４’を充填する。空隙１２４内の大きい体積の誘電材料１２６は、続く加工中に、誘電材料１２６内に収縮、層間剥離、および応力を引き起こし得る。しかしながら、空隙１２４’にはより小さい体積が使用されるので、階段構造１２２、および従来のトリム・エッチ・トリム・プロセスによって形成される階段構造におけるのと比較して、階段構造１２２’における収縮、層間剥離、および応力は低減される。したがって、本開示の実施形態による方法は、空隙１２４’を充填することで可撓性の向上をもたらす。
【００５５】
したがって、階段構造を形成する方法が開示される。この方法は、階層の上にパターニングされたハードマスクを形成するステップを含む。最上階層の露出部分は除去されて最上階層に最上段を形成する。第１のライナ材は、パターニングされたハードマスクおよび最上階層の上に共形に形成され、第１のライナ材の一部は除去されてパターニングされたハードマスクおよび最上階層の側壁に第１のライナを形成するとともに下地階層を露出させる。下地階層の露出部分は除去されて下地階層に下地段を形成する。第２のライナ材が、パターニングされたハードマスク、第１のライナ、および第２のライナに上に共形に形成される。第２のライナ材の一部は除去されて第１のライナおよび下地階層の側壁に第２のライナを形成するとともに別の下地階層を露出させる。別の下地階層の露出部分は除去されて別の下地階層に別の下地段を形成する。パターニングされたハードマスク、ならびに第１のライナおよび第２のライナの少なくとも一部が除去される。
【００５６】
したがって、階段構造を形成する別の方法が開示される。この方法は、パターニングされたハードマスクと最上階層との横に隣接して第１のライナを形成するステップであって、最上階層は最上段を備える、ステップを含む。第１のライナは、マスクとして使用されて下地階層に下地段を形成する。第２のライナは、第１のライナおよび下地階層の横に隣接して形成される。第２のライナは、マスクとして使用されて別の下地階層に別の下地段を形成する。パターニングされたハードマスク、ならびに第１のライナおよび第２のライナの少なくとも一部が除去される。
【００５７】
したがって、階段構造を形成する別の方法が開示される。この方法は、階層の上にパターニングされたハードマスクを形成するステップと、パターニングされたハードマスクの上に第１のライナ材を形成するステップとを含む。第１のライナ材の一部は除去されてパターニングされたハードマスクの側壁に第１のライナを形成するとともに最上階層を露出させる。最上階層の露出部分は除去されて最上階層に最上段を形成し、第２のライナ材がパターニングされたハードマスク、第１のライナ、および最上階層の上に形成される。第２のライナ材の一部は除去されてパターニングされたハードマスク、第１のライナ、および最上階層の側壁に第２のライナを形成するとともに下地階層を露出させる。下地階層の露出部分は除去されて下地階層に下地段を形成する。第３のライナ材は、パターニングされたハードマスク、第１のライナ、第２のライナ、および下地階層の上に形成され、第３のライナ材の一部は除去されて第１のライナおよび下地階層の側壁に第３のライナを形成するとともに別の下地階層を露出させる。別の下地階層の露出部分は除去されて別の下地階層に別の下地段を形成し、パターニングされたハードマスクが除去される。
【００５８】
したがって、階段構造が開示される。この階段構造は階層を備え、この階層はステップ状プロファイルを備える。充填材が階層の対向した側部間にあり、この充填材は少なくとも３つの部分を備える。
【００５９】
階段構造１２２、１２２’を製造するさらなるプロセス処理が、本明細書では詳細には説明されない従来の技法によって行われてもよい。
【００６０】
図１１Ａおよび図１１Ｂの半導体構造１００’、１００”は、３つの段１１６ａ〜１１６ｃを含むが、さらなる段１１６が、上述したのと同様のやり方で、さらなるライナ１１８’，１２０’の形成（例えば、堆積）処理、および階層１１０の露出部分の除去（例えば、エッチング）処理を繰り返すことによって形成されてもよい。さらなるライナ１１８’、１２０’が、約１μｍから約１５μｍまで、例えば、約２μｍから約１２μｍまで、約３μｍから約１１μｍまで、約５μｍから約１５μｍまで、または約１μｍから約１０μｍまでの範囲内の深さを有することができる。形成されるさらなるライナ１１８’、１２０’の個数は、形成された段１１６の個数に応じる。所望の個数の段１１６が、所望の回数の形成（例えば、堆積）処理、および除去（例えば、エッチング）処理の繰り返しによって形成されてもよい。形成された段１１６の個数は、ハードマスク１１４の厚さによっても影響を受け得るものであり、このハードマスク１１４は、所望の個数の段１１６を形成するために使用されるエッチング条件を経て存続するのに十分な厚さで形成されるべきである。ほんの一例として、２個の段１１６から６４個までの段１１６、例えば、４個の段１１６から３２個までの段１１６、６個の段１１６から３２個までの段１１６、１０個の段１１６から３２個までの段１１６、または１２個の段１１６から３２個までの段１１６が、本開示の実施形態によって形成され得る。２個の段１１６から１２個の段１１６が、一度に形成されてもよい。１２個を超える段１１６が形成される場合、切断（ｃｈｏｐ）が従来の技法によって行われて、下側デッキの階層１１０にさらなる段１１６を形成する。このようにして、階段構造１２２、１２２’は、連続するライナ１１８’、１２０’の形成（例えば、堆積）処理、および階層１１０の除去（例えば、エッチング）処理によって形成することができ、そこにはライナ１１８’、１２０’が形成され、階層１１０の一部がライナ１１８’、１２０’をマスクとして用いて除去される。
【００６１】
形成（例えば、堆積）処理および除去（例えば、エッチング）処理の繰り返しを行うことによって、従来のトリム・エッチ・トリム・プロセスでは必要とされる、階層１１０の上により大きい厚さでフォトレジスト材料を形成することを必要とせずに、階段構造１２２、１２２’が形成され得る。さらに、ライナ１１８’、１２０’が高度に制御可能なコンフォーマル堆積技法によって形成されるので、段１１６の幅は、従来のトリム・エッチ・トリム・プロセスによって形成される段の幅より小さくなり得る。本開示の実施形態による段１１６を形成する制御可能なプロセスは、欠陥を減少させることによって階段構造１２２、１２２’を含む半導体デバイス構造の歩留まりを改善する。
【００６２】
段１１６は、階層１１０の電導レベル１０６へ電気的なアクセスを行うために接触構造（図示せず）が配置される接触領域を定める。少なくとも１つの接触構造が、各段１１６に形成されるとともに、階層１１０の電導レベル１０６に結合、例えば、直接オーミック接続を通じてまたは間接接続を通じて（例えば、電気的に接続される別の構造を介して）電気的に接続され得る。接触構造は、本明細書では詳細には説明されない従来の技法によって形成されるとともに、電導レベル１０６に結合され得る。接触構造は、当業界で知られているように配線構造および少なくとも１つの列ドライバ・デバイスに結合（例えば、取り付け、接続）され得る。
【００６３】
階段構造１２２’では、第１のライナ１１８”および第２のライナ１２０’の一部が除去されて（例えば、エッチングされて）、第１のライナ１１８”および第２のライナ１２０’を通じてコンタクト・ホール（図示せず）を形成することができる。コンタクト・ホールは、導電性材料で充填することができ、階層１１０の電導レベル１０６に結合されている接触構造（図示せず）を形成する。階層１１０の電導レベル１０６が異なる深さに配置されるので、第１のライナ１１８”および第２のライナ１２０’は、異なる長さを有する。第１のライナ１１８”および第２のライナ１２０’の材料は、単一のエッチングの化学的性質およびエッチング条件を用いて異なる速度でエッチング可能となるように選択することができる。第１のライナ材１１８および第２のライナ材１２０を適切に選択することによって、コンタクト・ホールが、第１のライナ１１８”および第２のライナ１２０’を通じてほぼ同時に形成され得る。ほんの一例として、第１のライナ１１８”の長さが第２のライナ１２０’の長さよりも短いので、第１のライナ１１８”の材料は、より遅いエッチング速度でエッチング可能となるように選択され、一方、第２のライナ１２０’の材料は、より速いエッチング速度でエッチング可能となるように選択される。第１のライナ１１８”および第２のライナ１２０’の材料を適切に選択することによって、コンタクト・ホールは、同じエッチングの化学的性質および同じエッチング条件を用いて階層１１０の電導レベル１０６にほぼ同時にランドする。例えば、異なるドーパント濃度を有し、異なるエッチング選択性を与えることは別として、酸化シリコン材料が、第１のライナ１１８”および第２のライナ１２０’として使用され得る。代替として、第１のライナ１１８”および第２のライナ１２０’の材料は、異なるエッチング選択性を与えるために異なる品質の酸化シリコン材料を含んでもよい。コンタクト・ホールをほぼ同時に形成することによって、コンタクト・ホールを所望のレベルで電導レベル１０６にランドするためのエッチング停止材料が必要なくなる。接触構造は第１のライナ１１８”および第２のライナ１２０’におけるコンタクト・ホール内に形成することができる。
【００６４】
階段構造１２２、１２２’の接触構造は、階段構造１２２、１２２’を含む半導体デバイス構造の構成要素（図示せず）を互いに電気的に結合することができる。半導体デバイス構造の構成要素には、互いに直列に結合されるメモリ・セルの垂直列、データ線（例えば、ビット線）、ソース階層、アクセス線、第１のセレクト・ゲート（例えば、上側セレクト・ゲート、ドレイン・セレクト・ゲート（ＳＧＤ））、セレクト線、第２のセレクト・ゲート（例えば、下側セレクト・ゲート、ソース・セレクト・ゲート（ＳＧＳ））、およびさらなる接触構造を含み得る。メモリ・セルの垂直列は、垂直におよび導電線に直交して延び、階層１１０および接触構造は、構成要素を互いに電気的に結合することができる。例えば、セレクト線は、第１のセレクト・ゲートに結合することができ、アクセス線は、階層１１０に結合することができる。半導体デバイス構造は、制御装置を含むこともでき、この制御装置は、列ドライバ回路、パス・ゲート、ゲートを選択する回路、導電線（例えば、データ線、アクセス線）を選択する回路、信号を増幅する回路、および信号を検出する回路のうちの１つまたは複数を含み得る。例えば、制御装置は、例えば、データ線、ソース階層、アクセス線、第１のセレクト・ゲート、および第２のセレクト・ゲートに電気的に結合することができる。階段構造１２２、１２２’を含む半導体デバイス構造を形成するためのさらなるプロセス処理は、本明細書では詳細には説明されない。
【００６５】
図１２は、本開示の実施形態による半導体デバイス２００（例えば、３Ｄ  ＮＡＮＤフラッシュ・メモリ・デバイスなどの垂直メモリ・デバイス）の一部の部分破断斜視図である。半導体デバイス２００は、アクセス線２０６を電導レベル１０６（例えば、電導層、電導板など）に接続するための接触領域を定める階段構造１２２、１２２’を備える。半導体デバイス２００は、互いに直列に結合されるメモリ・セル２０３の垂直列２０１を含むことができる。垂直列２０１は、電導レベル１０６および階層１１０、例えば、データ線２０２、ソース階層２０４、電導レベル１０６、アクセス線２０６、第１のセレクト・ゲート２０８（例えば、上側セレクト・ゲート、ドレイン・セレクト・ゲート（ＳＧＤ））、セレクト線２０９、および第２のセレクト・ゲート２１０（例えば、下側セレクト・ゲート、ソース・セレクト・ゲート（ＳＧＳ））に垂直におよび直交して延び得る。
【００６６】
垂直導電性接触部２１１は、図示のように、構成要素を互いに電気的に結合することができる。例えば、セレクト線２０９は、第１のセレクト・ゲート２０８に電気的に結合することができ、アクセス線２０６は、電導レベル１０６に電気的に結合することができる。半導体デバイス２００は、メモリ・アレイの下に配置された制御装置２１２を含むこともでき、これは、列ドライバ回路、パス・ゲート、ゲートを選択する回路、導電線を選択する回路（例えば、データ線２０２、アクセス線２０６など）、信号を増幅する回路、および信号を検出する回路のうちの少なくとも１つを含み得る。制御装置２１２は、例えば、データ線２０２、ソース階層２０４、アクセス線２０６、第１のセレクト・ゲート２０８、および第２のセレクト・ゲート２１０に電気的に結合することができる。
【００６７】
第１のセレクト・ゲート２０８は、第１の方向ｘに（例えば、図１０の視点から見て左右へ）水平に延びることができ、垂直列２０１の第１の端（例えば、上端）でメモリ・セル２０３の垂直列２０１の第１の群にそれぞれ結合され得る。第２のセレクト・ゲート２１０は、ほぼ平坦な構成で形成することができ、メモリ・セル２０３の垂直列２０１の第２の、反対の端（例えば、下端）で垂直列２０１に結合され得る。
【００６８】
データ線２０２（例えば、ビット線）は、第１のセレクト・ゲート２０８が延びる第１の方向に対してある角度（例えば、直角）である第２の方向ｙ（例えば、図１２の視点から見て上下）に水平に延びることができる。データ線２０２は、垂直列２０１の第１の端（例えば、上端）で垂直列２０１の第２の群にそれぞれに結合され得る。それぞれの第１のセレクト・ゲート２０８に結合される垂直列２０１の第１の群は、それぞれのデータ線２０２に結合される垂直列２０１の第２の群と特定の垂直列２０１を共有することができる。したがって、特定の垂直列２０１は、特定の第１のセレクト・ゲート２０８と特定のデータ線２０２との交点で選択され得る。
【００６９】
電導レベル１０６（例えば、ワード線プレート）は、それぞれの水平平面内に延びることができる。電導レベル１０６は、垂直に積み重ねることができ、各電導レベル１０６がメモリ・セル２０３の垂直列２０１の全部に結合され、メモリ・セル２０３の垂直列２０１が電導レベル１０６のスタックを通じて垂直に延びるようになっている。電導レベル１０６は、電導レベル１０６を結合するメモリ・セル２０３の制御ゲートに結合されてもよく、またはこれを形成してもよい。各電導レベル１０６は、メモリ・セル２０３の特定の垂直列２０１のメモリ・セル２０３の１つに結合することができる。
【００７０】
第１のセレクト・ゲート２０８および第２のセレクト・ゲート２１０は、特定のデータ線２０２とソース階層２０４の間のメモリ・セル２０３の特定の垂直列２０１を選択するように動作することができる。したがって、特定のメモリ・セル２０３は、特定のメモリ・セル２０３に結合される適切な第１のセレクト・ゲート２０８、第２のセレクト・ゲート２１０、および電導レベル１０６の動作によって（例えば、これらを選択することによって）選択され、データ線２０２に電気的に結合され得る。
【００７１】
階段構造１２２、１２２’は、垂直導電性接触部２１１を通じてアクセス線２０６と電導レベル１０６の間の電気的接続を行うように構成することができる。言い換えれば、電導レベル１０６の特定のレベルは、特定の電導レベル１０６と電気的に通じているそれぞれの垂直導電性接触部２１１と電気的に通じているアクセス線２０６を介して選択することができる。
【００７２】
したがって、半導体デバイス構造が開示される。半導体デバイス構造は、交互する絶縁レベルおよび電導レベルまたは交互する絶縁レベルおよび窒化物材料の対向した階層を含む階段ステップ構造を備え、対向した階層は、ステップ状プロファイルを備える。充填材は、対向した階層間の谷内にあり、少なくとも３つの部分を備える。
【００７３】
形成（例えば、堆積）処理および除去（例えば、エッチング）処理は、単一のツールのチャンバ内または異なるツール内で行われ得る。いくつかの実施形態では、ツールは、第１および第２のライナ材１１８、１２０を共形に形成し、ライナ材の一部を除去してライナ１１８”、１２０’を形成するとともに、階層１１０の一部を除去して段１１６を形成するように構成されている。ライナ材１１８、１２０、ライナ１１８”、１２０’、および段１１６は、単一のツールが同じチャンバ内で堆積処理とエッチング処理の両方を行うことができるという点でｉｎ  ｓｉｔｕで形成される。ツールは、ライナ材１１８、１２０またはライナ材１１８、１２０の前駆体材料を導入するとともに、ライナ材１１８、１２０の一部および階層１１０の一部を除去するために使用されるエッチングの化学的処理を導入するように構成され得る。単一のツールチャンバ内で形成（例えば、堆積）処理および除去（例えば、エッチング）処理を行うことによって、階段構造１２２、１２２’は、従来のトリム・エッチ・トリム・プロセスによるよりも安価で高速に形成され得る。既存のツールを利用して本開示の実施形態の形成（例えば、堆積）処理および除去（例えば、エッチング）処理を行うことができる。他の実施形態では、１つのツールが、ライナ材１１８、１２０を共形に形成するように構成され、別のツールがライナ１１８”、１２０’および段１１６を形成するように構成される。
【００７４】
上記の実施形態は、フローティング・ゲート・プロセスによって形成される３Ｄ  ＮＡＮＤフラッシュ・メモリ・デバイスを説明および図示するが、本開示の実施形態は、電導レベル１０６の導電性材料の代わりに窒化物材料が存在するリプレースメント・ゲート・プロセスによって３Ｄ  ＮＡＮＤフラッシュ・メモリ・デバイスを形成するために使用することもできる。したがって、図１の半導体構造１００は、電導レベル１０６の代わりに窒化物材料を含むことができる。続いて、窒化物材料は、後の加工段階、いわゆる「リプレースメント・ゲート」プロセスにおいて、導電性材料と置き換えられて、電導レベル１０６を形成する。リプレースメント・ゲート・プロセスの詳細は、当業界で知られており、したがって、本明細書では詳細には説明されない。したがって、３Ｄフローティング・ゲートＮＡＮＤフラッシュ・メモリ・デバイス、または３Ｄリプレースメント・ゲートＮＡＮＤフラッシュ・メモリ・デバイスを、本開示の実施形態によって形成することができる。
【００７５】
３Ｄ  ＤＲＡＭデバイスまたは３Ｄクロスポイント・メモリ・デバイスなどの１つまたは複数の階段構造１２２、１２２’を含むさらなる３Ｄ半導体デバイス構造を、本開示の実施形態によって形成することもできる。本開示の実施形態は、異なる深さの深い開口部（例えば、高アスペクト比の開口部）が交互する電導レベル１０６および絶縁レベル１０８のスタックを有する半導体構造に形成される他の３Ｄ半導体デバイス構造を形成するために使用することもできる。低電圧半導体デバイス構造を、本開示の実施形態によって形成することもできる。詳細には説明しないが、さらなるプロセス処理が、階段構造１２２、１２２’を含む完全な半導体デバイス構造を形成するために行われてもよい。
【００７６】
いくつかの例示的な実施形態について図を参照して説明してきたが、本開示によって包含される各実施形態は、本明細書中で明示的に図示および説明されたこれらの実施形態に限定されないことを当業者は認識し理解するであろう。むしろ、本明細書に記載された実施形態に対する多くの追加、削除、および変更が、法的な均等物を含め、以下に権利主張されるものなどの本開示によって包含される実施形態の範囲から逸脱することなく行われ得る。加えて、開示された一実施形態の特徴は、本開示の範囲内でなお包含されつつ、別の開示された実施形態の特徴と組み合わされてもよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【手続補正書】
【提出日】令和2年8月25日(2020.8.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
交互する電導レベルおよび絶縁レベルの階層の上に、または交互する窒化物材料および絶縁レベルの階層の上にパターニングされたハードマスクを形成するステップと、
最上階層の露出部分を除去して前記最上階層に最上段を形成するステップと、
前記パターニングされたハードマスクおよび前記最上階層の上に第１のライナ材を形成するステップと、
前記第１のライナ材の一部を除去して前記パターニングされたハードマスクおよび前記最上階層の側壁に第１のライナを形成するとともに下地階層を露出させるステップと、
前記下地階層の露出部分を除去して前記下地階層に下地段を形成するステップと、
前記パターニングされたハードマスク、前記第１のライナ、および前記下地階層の上に第２のライナ材を形成するステップと、
前記第２のライナ材の一部を除去して前記第１のライナおよび前記下地階層の側壁に第２のライナを形成するとともに別の下地階層を露出させるステップと、
前記別の下地階層の露出部分を除去して前記別の下地階層に別の下地段を形成するステップと、
前記パターニングされたハードマスクを除去して前記階層同士の間に空隙を形成するステップと
を含む、階段構造を形成する方法。
【請求項２】
最上階層の露出部分を除去して最上段を形成するステップは、前記最上階層に開口部を形成するステップを含み、前記開口部は、前記階段構造の最も広い開口部寸法を備え、
前記下地階層の露出部分を除去して前記下地階層に下地段を形成するステップは、前記パターニングされたハードマスクおよび前記第１のライナをマスクとして使用して前記下地段を形成するステップを含む、
請求項１に記載の方法。
【請求項３】
前記パターニングされたハードマスクおよび前記最上階層の上に第１のライナ材を形成するステップ、ならびに前記パターニングされたハードマスク、前記第１のライナ、および前記下地階層の上に第２のライナ材を形成するステップは、前記下地段の踏面幅に対応する厚さで前記第１のライナ材を形成するステップ、ならびに前記別の下地段の踏面幅に対応する厚さで前記第２のライナ材を形成するステップを含む、請求項１に記載の方法。
【請求項４】
前記第１のライナ材の一部を除去して第１のライナを形成するステップは、前記第１のライナ材の水平部分を除去するステップを含み、
前記第２のライナ材の一部を除去して第２のライナを形成するステップは、前記第２のライナ材の水平部分を除去するステップを含む、
請求項１に記載の方法。
【請求項５】
前記別の下地階層の露出部分を除去して前記別の下地階層に別の下地段を形成するステップは、前記パターニングされたハードマスク、前記第１のライナ、および前記第２のライナをマスクとして使用して前記別の下地段を形成するステップを含む、請求項１に記載の方法。
【請求項６】
前記空隙に誘電材料を充填するステップをさらに含む、請求項１に記載の方法。
【請求項７】
前記第１のライナおよび前記第２のライナを通じてコンタクト・ホールをほぼ同時に形成するステップをさらに含む、請求項１に記載の方法。
【請求項８】
前記階段構造の前記最上段、前記下地段、および前記別の下地段に接触構造を形成するステップをさらに含む、請求項１に記載の方法。
【請求項９】
第１のライナ材を形成するステップ、前記第１のライナ材の一部を除去して第１のライナを形成するステップ、前記下地階層の露出部分を除去するステップ、第２のライナ材を形成するステップ、前記第２のライナ材の一部を除去するステップ、および前記別の下地階層の露出部分を除去するステップは、単一のツールで処理を行うステップを含む、請求項１に記載の方法。
【請求項１０】
前記パターニングされたハードマスクおよび前記最上階層の上に第１のライナ材を形成するステップは、前記パターニングされたハードマスクと前記最上階層との横に隣接して前記第１のライナを形成するステップであって、前記最上階層は前記最上段を備える、前記第１のライナを形成するステップを含み、
前記第１のライナ材の一部を除去して第１のライナを形成するステップは、前記第１のライナをマスクとして使用して前記下地階層に前記下地段を形成するステップを含み、
前記第２のライナ材の一部を除去して第２のライナを形成するステップは、前記第１のライナおよび前記下地階層の横に隣接して前記第２のライナを形成するステップを含み、
前記別の下地階層の露出部分を除去して別の下地段を形成するステップは、前記第２のライナをマスクとして使用して前記別の下地階層に前記別の下地段を形成するステップを含み、
前記パターニングされたハードマスクを除去するステップは、前記パターニングされたハードマスク、ならびに前記第１のライナおよび前記第２のライナの少なくとも一部を除去するステップを含む、
請求項１に記載の方法。
【請求項１１】
第１のライナ材を形成するステップおよび第２のライナ材を形成するステップは、酸化シリコン、窒化シリコン、および金属酸化物からなる群から独立して選択される材料から、前記第１のライナ材および前記第２のライナ材を形成することを含む、請求項１に記載の方法。
【請求項１２】
第１のライナ材を形成するステップおよび第２のライナ材を形成するステップは、同じ材料から前記第１のライナ材および前記第２のライナ材を形成することを含む、請求項１に記載の方法。
【請求項１３】
第１のライナ材を形成するステップおよび第２のライナ材を形成するステップは、異なる材料から前記第１のライナ材および前記第２のライナ材を形成することを含む、請求項１に記載の方法。
【請求項１４】
第１のライナ材を形成するステップおよび第２のライナ材を形成するステップは、異なるエッチング速度を示すように配合された前記第１のライナ材および前記第２のライナ材の材料を選択することを含む、請求項１３に記載の方法。
【請求項１５】
第１のライナ材を形成するステップおよび第２のライナ材を形成するステップは、前記第１のライナ材および前記第２のライナ材を共形に形成することを含む、請求項１に記載の方法。
【請求項１６】
交互する絶縁レベルおよび電導レベルまたは交互する絶縁レベルおよび窒化物材料の対向した階層を備える階段構造であって、前記対向した階層はステップ状プロファイルを備える、階段構造と、
前記対向した階層間の充填材であって、少なくとも３つの部分を備えた充填材と
を備える半導体デバイス。
【請求項１７】
前記充填材は、誘電材料の少なくとも３つの部分を含む、請求項１６に記載の半導体デバイス。
【請求項１８】
前記充填材は、酸化シリコン材料の少なくとも３つの部分を含む、請求項１６に記載の半導体デバイス。
【請求項１９】
前記充填剤は、前記対向した階層間の谷内のある、請求項１６に記載の半導体デバイス。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
［優先権の主張］
本出願は、「ＭＥＴＨＯＤＳ  ＯＦ  ＦＯＲＭＩＮＧ  ＳＴＡＩＲＣＡＳＥ  ＳＴＲＵＣＴＵＲＥＳ」についての２０１７年１２月２９日に出願した米国特許出願第１５／８５８，０７２号の出願日の利益を主張する。
【０００２】
本明細書に開示された実施形態は、半導体デバイス構造の階段構造を形成する方法を含む半導体製造に関する。より詳細には、本開示の実施形態は、階段構造の段の改善されたエッジ配置、段の改善された踊り場配置の均一性、および段を形成する改善された制御を有する階段構造を形成する方法、ならびに関連する階段構造および半導体デバイス構造に関する。
【背景技術】
【０００３】
半導体産業の継続的な目標は、不揮発性メモリ・デバイス（例えば、ＮＡＮＤフラッシュ・メモリ・デバイス）などのメモリ・デバイスの記憶密度（例えば、メモリ・ダイ当たりのメモリ・セルの個数）を増大させることである。不揮発性メモリ・デバイスの記憶密度を増大させるやり方の１つは、垂直メモリ・アレイ（「３次元（３Ｄ）メモリ・アレイ」とも呼ばれる）アーキテクチャを実装することである。従来の垂直メモリ・アレイは、導電性構造が制御ゲートとして機能する繰返しの導電性構造／絶縁性構造（例えば、階層）における開口部を通じて延びるトランジスタ／メモリ・セル・ピラーを含む。垂直に積み重ねられた階層は、半導体ピラーと導電性構造の各接合における導電性構造（例えば、ワード線プレート、制御ゲート・プレート）と絶縁性構造とで構成される。そのような構成は、アレイをダイ上で上向きに（例えば、縦向きに、垂直に）構築することによって、従来のトランジスタの平面（例えば、２次元）配置を伴う構造と比較して、単位ダイ面積あたりより多数のトランジスタが設けられることを可能にする。
【０００４】
従来の垂直メモリ・アレイは、垂直メモリ・アレイ内の各メモリ・セルが書き込み動作、読み込み動作、または消去動作について一意に選択可能となるように、導電性構造とアクセス線（例えば、ワード線）との間に電気接続を含む。そのような電気接続を形成する方法は、導電性構造の階層の横にずれたエッジ（例えば、横の端部）に一連のいわゆる「段」を有するいわゆる「階段」構造を形成することを含む。個々の段は、導電性構造の接触領域を定め、そこに接触構造が導電性構造への電気的アクセスをもたらすように配置され得る。階段構造を形成する様々なプロセスが開発されており、階層の側端階段を形成するようにフォトレジスト材料をトリミングし、トリミングされたフォトレジスト材料を通じて導電性構造の露出領域をエッチングするのを繰り返すことを含む。このプロセスは、本明細書において、トリム・エッチ・トリム・プロセスと呼ばれる。トリム・エッチ・トリム・プロセスは、交互する導電性構造および絶縁性構造に複数の段状ステップを作り出し、これにより階段構造という結果になる。ステップ状プロファイルは、階層の周縁などの側端をパターニングすることにより形成される。トリム・エッチ・トリム・プロセスは、実行される複数のトリミング処理およびエッチング処理を経て存続するために、十分な厚さでフォトレジスト材料が付着されることを必要とする。階段構造の段数が増加するにつれて、それに応じてフォトレジスト材料の厚さは、複数のトリミング処理およびエッチング処理に対して十分な余裕を与えるように増加する。しかしながら、フォトレジスト材料の厚さ増加は、段の形成に関連した位置および寸法の誤差を増大させる。フォトレジスト材料の厚さの増加は、導電性構造／絶縁性構造のエッジ配置およびライン・ウィドス・ラフネス（ＬＷＲ）に関する問題ももたらす。
【０００５】
浅い導電性構造と深い導電性構造の両方への電気接続を行うために、異なる深さを有する開口部が、導電性構造および絶縁性構造を通じて形成される。導電性構造が異なる深さで設けられるので、開口部は、個々の段に接触（例えば、ランドする（ｌａｎｄ  ｏｎ））ように様々な深さに形成される。開口部が所望の深さに形成されることを確実にするために、エッチング・プロセスは、深い導電性構造に至るまで開口部を形成するように行われる。しかしながら、エッチング・プロセスの時間量および他の条件は、浅い導電性構造への開口部が下地導電性構造の中までオーバー・エッチングされる（例えば、突き抜ける）可能性を増加させる。そのような開口部に続いて形成される接触構造は、導電性構造に低い信頼性でランドし、これにより階段構造を含むデバイスの故障を引き起こす。
【発明の概要】
【課題を解決するための手段】
【０００６】
本明細書に開示された実施形態は、階段構造を形成する方法に関する。この方法は、階層の上にパターニングされたハードマスクを形成するステップを含む。最上階層の露出部分は除去されて最上階層に最上段を形成する。第１のライナ材は、パターニングされたハードマスクおよび最上階層の上に共形に形成され、第１のライナ材の一部は除去されてパターニングされたハードマスクおよび最上階層の側壁に第１のライナを形成するとともに下地階層を露出させる。下地階層の露出部分は除去されて下地階層に下地段を形成する。第２のライナ材は、パターニングされたハードマスク、第１のライナ、および第２のライナの上に共形に形成される。第２のライナ材の一部は除去されて第１のライナおよび下地階層の側壁に第２のライナを形成するとともに別の下地階層を露出させる。別の下地階層の露出部分は除去されて別の下地階層に別の下地段を形成する。パターニングされたハードマスク、ならびに第１のライナおよび第２のライナの少なくとも一部は除去される。
【０００７】
本明細書に開示されたさらなる実施形態は、パターニングされたハードマスクと最上段を備える最上階層との横に隣接して第１のライナを形成するステップを含む階段構造を形成する方法に関する。第１のライナはマスクとして使用されて、下地階層に下地段を形成し、第２のライナは、第１のライナおよび下地階層の横に隣接して形成される。第２のライナはマスクとして使用されて、別の下地階層に別の下地段を形成する。パターニングされたハードマスク、ならびに第１のライナおよび第２のライナの少なくとも一部は除去される。
【０００８】
本明細書に開示されたまたさらなる実施形態は、階段構造を形成する方法に関する。この方法は、階層の上にパターニングされたハードマスクを形成するステップと、パターニングされたハードマスクの上に第１のライナ材を形成するステップとを含む。第１のライナ材の一部は除去されてパターニングされたハードマスクの側壁に第１のライナを形成するとともに最上階層を露出させる。最上階層の露出部分は除去されて最上階層に最上段を形成し、第２のライナ材は、パターニングされたハードマスク、第１のライナ、および最上階層の上に形成される。第２のライナ材の一部は除去されてパターニングされたハードマスク、第１のライナ、および最上階層の側壁に第２のライナを形成するとともに下地階層を露出させる。下地階層の露出部分は除去されて下地階層に下地段を形成する。第３のライナ材は、パターニングされたハードマスク、第１のライナ、第２のライナ、および下地階層の上に形成され、第３のライナ材の一部は除去されて第１のライナおよび下地階層の側壁に第３のライナを形成するとともに、別の下地階層を露出させる。別の下地階層の露出部分は除去されて別の下地階層に別の下地段を形成し、パターニングされたハードマスクは除去される。
【０００９】
本明細書に開示された他の実施形態は、階層を備える階段構造に関し、この階層は、ステップ状プロファイルを備える。充填材が、階層の対向した側部間にあり、この充填材は、少なくとも３つの部分を備える。
【００１０】
本明細書に開示されたさらに他の実施形態は、段ステップ構造を備える半導体デバイス構造に関する。この段ステップ構造は、交互する絶縁レベルおよび電導レベルまたは交互する絶縁レベルおよび窒化物材料の対向した階層であって、ステップ状プロファイルを備えた対向した階層を備える。充填材は、対向した階層間の谷内にあり、少なくとも３つの部分を備える。
【００１１】
図面は、同様の参照番号を使用して要素を特定することができる。「１０ａ」などの参照番号の後の文字は、テキストがこの特定の参照番号を有する要素を特に参照することを示す。「１０」などの後続の文字のないテキスト中の参照番号は、この参照番号を有する図面中の要素のいずれかまたは全部を指し得る（例えば、テキスト中の「１０」は、図面中の参照番号「１０」、「１０ａ」、および／または「１０ｂ」を指し得る）。
【図面の簡単な説明】
【００１２】
【図１】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図２】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図３】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図４】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図５】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図６】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図７】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図８】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図９】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図１０Ａ】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図１０Ｂ】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図１１Ａ】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図１１Ｂ】本開示の実施形態による階段構造の製造プロセスを示す断面図である。
【図１２】本開示の実施形態による階段構造を含む半導体デバイス構造の部分破断斜視図である。
【発明を実施するための形態】
【００１３】
階段構造を形成する方法が説明され、結果として得られる階段構造、および階段構造を含む半導体デバイス構造も説明される。階段構造は、基板上の交互する導電性構造（例えば、電導レベル）と絶縁性構造（例えば、絶縁性レベル、誘電性レベル）のスタックに対して連続した（例えば、繰り返され、交互する）形成（例えば、堆積）処理、および除去（例えば、エッチング）処理を行うことによって形成される。この階段構造を形成するために、ハードマスクがスタックの上に形成され、開口部を形成するためにパターニングされる。開口部の幅は、階段構造に最終的に形成される最も広い寸法に対応する。ライナ材は、階段構造に形成される段の所望の踏面幅に対応する厚さでハードマスクの上におよび開口部に連続して形成される。ハードマスクの上のおよび開口部内のライナ材の水平部分は、ハードマスクに隣接して垂直に延びるライナを形成するように除去される。ライナは、階段構造の段を形成するために用いられるエッチング・プロセスにおけるマスクとして使用される。繰り返してライナを形成し、段を形成するためのマスクとしてライナを使用することによって、階段構造は、従来のトリム・エッチ・トリム・プロセスによって形成される階段構造と比較して改善されたエッジ配置、改善された踊り場配置の均一性、およびより精細な厚さ制御を示す。本開示の実施形態によって形成される段も、従来の技法によって形成される段と比較して改善されたライン・ウィドス・ラフネス（ＬＷＲ）を示す。
【００１４】
以下の説明は、本明細書に記載される実施形態の十分な説明を与えるために、材料の種類、材料の厚さ、および加工条件などの特定の詳細を提供する。しかしながら、当業者は、これらの特定の詳細を用いなくても本明細書に開示された実施形態を実施することができると理解されよう。実際には、実施形態は、半導体産業で用いられる従来の製造技法と共に実施され得る。加えて、本明細書に与えられる説明は、半導体構造の完全な説明、または半導体デバイス構造を製造するための完全なプロセス・フローを形成しておらず、後述の構造は、完全な半導体デバイス構造を形成しない。本明細書に記載されている実施形態を理解するために必要なこれらのプロセス処理および構造だけが、以下に詳細に説明される。完全な半導体デバイス構造を形成するためのさらなる処理は、従来の技法によって実行することができる。
【００１５】
本明細書に示された図面は、例示のためのものに過ぎず、いずれかの特定の材料、成分、構造、デバイス、またはシステムの実際の図であることは意図されていない。図面に示された形状からの変形が、例えば、製造技法および／または公差の結果として、予想されるべきである。したがって、本明細書に記載された実施形態は、図示されたような特定の形状または領域に限定されるものと解釈されるべきではなく、例えば、製造から生じる形状の逸脱を含む。例えば、四角形状として図示または説明された領域は、ぎざぎざの特徴および／または直線でない特徴を有してもよく、丸いとして図示または説明された領域は、いくらかのぎざぎざの特徴および／または直線の特徴を含んでもよい。また、図示される鋭角は、丸くてもよく、その逆も同様である。したがって、図に示された領域は本質的に概略であり、それらの形状は、領域の正確な形状を示すことは意図されず、本特許請求の範囲を限定しない。図面は、必ずしも原寸に比例しない。さらに、各図の間で共通の要素は同じ数字による指示を保持し得る。
【００１６】
本明細書中で使用されるとき、用語「垂直」、「縦」、「水平」、および「横」は、構造の主要平面を参照しており、必ずしも地球の重力場によって定めらない。「水平」方向または「横」方向は、構造の主要平面とほぼ平行である方向であり、一方、「垂直」方向または「縦」方向は、構造の主要平面にほぼ直交する方向である。構造の主要平面は、構造の他の表面と比較して比較的大きい面積を有する構造の表面によって定められる。
【００１７】
本明細書中で使用されるとき、空間的に相対的な用語、例えば、「真下」、「下方」、「下」、「底」、「上方」、「上側」、「上」、「前」、「後」、「左」、「右」などは、図に示されるような１つの要素または特徴の別の要素または特徴に対する関係を説明するために、説明を容易にする目的で使用され得る。特に指定されない限り、空間的に相対的な用語は、図に示された向きに加えて材料について様々な向きを包含することが意図される。例えば、図中の材料が逆さにされた場合、他の要素または特徴の「下方」または「真下」または「下」または「底に」と説明される要素は、他の要素または特徴の「上方」または「上に」向けられる。したがって、用語「下方」は、この用語が使用される文脈に応じて、当業者にとって明らかである上方と下方の向きの両方を包含し得る。さもなければ、材料は、方向付け（例えば、９０度回転、反転、裏返）されてもよく、それに応じて、本明細書で使用される空間的に相対的な説明が解釈される。
【００１８】
本明細書中で使用されるとき、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈上別段明確に示さない限り、複数形も含むことが意図される。
【００１９】
本明細書中で使用されるとき、「および／または」は、関連して挙げられた項目のうちの１つまたは複数のいずれかおよび全ての組み合わせを含む。
【００２０】
本明細書中で使用されるとき、用語「構成された」は、少なくとも１つの構造および少なくとも１つの装置のうち１つまたは複数についてのサイズ、形状、材料組成、および配置が、予め決定されたやり方でこれらの構造および装置のうち１つまたは複数についての動作を助けることを指す。
【００２１】
本明細書中で使用されるとき、用語「選択的にエッチング可能な」は、別の材料のエッチング速度よりも少なくとも約２倍（２ｘ）大きいエッチング速度、例えば、別の材料のエッチング速度に対して約５倍（５ｘ）大きい、約１０倍（１０ｘ）大きい、約２０倍（２０ｘ）大きい、または約４０倍（４０ｘ）大きいエッチング速度を有する材料を意味し、これを含む。
【００２２】
本明細書中で使用されるとき、用語「階段構造」は、ステップ状プロファイルを示す階層を有する半導体構造を意味し、これを含む。階層は、基板上で交互する絶縁レベル（例えば、酸化物レベル、酸化物材料）および窒化物材料を含む。代替として、階層は、基板上で交互する絶縁レベル（例えば、酸化物レベル、酸化物材料）および電導レベル（例えば、導電性材料）を含む。階層の周辺領域は、階段構造の段に対応し、階段構造のステップ状プロファイルを与える。
【００２３】
本明細書中で使用されるとき、所与のパラメータ、特性、または条件を参照する際の用語「ほぼ（ｓｕｂｓｔａｎｔｉａｌｌｙ）」は、所与のパラメータ、特性、または条件が、許容可能な製造公差内などの、ある程度の変動を伴って適合すると当業者が理解する程度までを意味し、これを含む。例として、ほぼ適合される特定のパラメータ、特性、または条件に応じて、パラメータ、特性、または条件は、少なくとも９０．０％の適合、少なくとも９５．０％の適合、少なくとも９９．０％の適合、またはさらには少なくとも９９．９％の適合であってもよい。
【００２４】
本明細書中で使用されるとき、用語「基板」は、さらなる材料が上に形成されるベース材料または構成を意味し、これを含む。基板は、１つまたは複数の材料、層、構造、または領域が上に形成された半導体基板、支持構造上のベース半導体層、金属電極、または半導体基板であり得る。半導体構造上の材料は、半導電性材料、絶縁性材料、導電性材料などを含み得るが、これらに限定されない。材料のうちの１種または複数種は、熱的に敏感であり得る。基板は、半導電性材料の層を備えた従来のシリコン基板または他のバルク基板であり得る。本明細書中で使用されるとき、用語「バルク基板」は、シリコン・ウェハだけでなく、シリコン・オン・サファイア（「ＳＯＳ」）基板およびシリコン・オン・グラス（「ＳＯＧ」）基板などシリコン・オン・インシュレータ（「ＳＯＩ」）基板、ベース半導体土台上のシリコンのエピタキシャル層、およびシリコン・ゲルマニウム、ゲルマニウム、ヒ化ガリウム、窒化ガリウム、およびリン化インジウムなどの他の半導体材料または光電子材料も意味しこれを含む。基板はドープされてもよく、またはドープされなくてもよい。
【００２５】
階段構造製造プロセスおよびその結果として得られる階段構造に関連して本明細書中で使用されるとき、用語「階層」は、１つの絶縁レベル（例えば、酸化物レベル、酸化物材料）および１つの窒化物材料を集合的に指すか、または１つの絶縁レベル（例えば、酸化物レベル、酸化物材料）および１つの電導レベル（例えば、導電性材料）を集合的に指す。階層は、窒化物材料の上の絶縁レベル、絶縁レベルの上の窒化物材料、電導レベルの上の絶縁レベル、または絶縁レベルの上の電導レベルを含み得る。
【００２６】
階段構造製造プロセスおよびその結果として得られる階段構造に関連して本明細書中で使用されるとき、用語「踏面幅」は、階段構造の対向した側部に向かう方向に測定される階段構造の個々の段の水平寸法を意味するとともにこれを指し、用語「蹴上高さ」は、階段構造の個々の段の垂直寸法を意味するとともにこれを指す。
【００２７】
図１に示されるように、階段構造１２２、１２２’（図１０Ａおよび図１０Ｂ参照）が形成されることになる半導体構造１００は、基板１０２と、この基板１０２の上に階層１１０内に配置される交互する電導レベル１０６および絶縁レベル１０８とを備える。電導レベル１０６および絶縁レベル１０８の材料は、電導レベル１０６および絶縁レベル１０８が互いに対して選択的にエッチング可能となるように選択することができる。図面および関連した説明の理解を明確かつ容易にするために、図１は、電導レベル１０６ａ〜１０６ｄおよび絶縁レベル１０８ａ〜１０８ｄの４個の階層１１０ａ〜１１０ｄを示す。第１の階層１１０ａは、第１の電導レベル１０６ａと、この第１の電導レベル１０６ａの上の第１の絶縁レベル１０８ａとを含み、第２の階層１１０ｂは、第１の階層１１０ａの上にあり、第２の電導レベル１０６ｂと、この第２の電導レベル１０６ｂの上の絶縁レベル１０８ｂとを含み、第３の階層１１０ｃは、第２の階層１１０ｂに上にあり、第３の電導レベル１０６ｃと、この第３の電導レベル１０６ｃの上の第３の絶縁レベル１０８ｃとを含み、第４の階層１１０ｄは、第３の階層１１０ｃの上にあり、第４の電導レベル１０６ｄと、この第４の電導レベル１０６ｄの上の第４の絶縁レベル１０８ｄとを含む。しかしながら、半導体構造１００は、異なる個数の階層１１０を含んでもよい。例えば、さらなる実施形態では、半導体構造１００は、電導レベル１０６および絶縁レベル１０８の４個より多くの階層１１０（例えば、１０個以上の階層１１０、２５個以上の階層１１０、５０個以上の階層１１０、１００個以上の階層１１０、５００個以上の階層１１０、または１０００個以上の階層１１０）を含み、あるいは電導レベル１０６および絶縁レベル１０８の４個未満の階層１１０（例えば、３個の階層１１０、または２個の階層１１０）を含んでもよい。
【００２８】
代替として、図１の半導体構造１００は、電導レベル１０６の代わりに窒化物材料を含んでもよい。窒化物材料は、電導レベル１０６を形成するために、いわゆる「リプレースメント・ゲート」プロセスにおいて、後の加工段階で導電性材料と置き換えられる。リプレースメント・ゲート・プロセスの詳細は、当業界で知られており、したがって、本明細書では詳細には説明されない。
【００２９】
電導レベル１０６は、少なくとも１つの導電性材料、例えば、金属（例えば、タングステン、チタン、モリブデン、ニオブ、バナジウム、ハフニウム、タンタル、クロム、ジルコニウム、鉄、ルテニウム、オスミウム、コバルト、ロジウム、イリジウム、ニッケル、パラジウム、プラチナ、銅、銀、金、アルミニウム）、金属合金（例えば、コバルト基合金、鉄基合金、ニッケル基合金、鉄ニッケル基合金、コバルト・ニッケル基合金、鉄コバルト基合金、コバルト・ニッケル鉄基合金、アルミニウム基合金、銅基合金、マグネシウム基合金、チタン基合金、鋼鉄、低炭素鋼、ステンレス鋼）、導電性の金属含有材料（例えば、導電性金属窒化物、導電性金属シリサイド、導電性金属炭化物、導電性金属酸化物）、導電的にドープされた半導体材料（例えば、導電的にドープされたシリコン、導電的にドープされたゲルマニウム、導電的にドープされたシリコン・ゲルマニウム）、またはそれらの組合せで形成され、これを含むことができる。一実施形態では、電導レベル１０６は、ポリシリコンから形成される。電導レベル１０６は、例えば、少なくとも２つの異なる導電性材料のスタックで形成され、これを含んでもよい。電導レベル１０６は、それぞれほぼ平坦であってもよく、任意の適切な所望の厚さをそれぞれ独立して示し得る。各電導レベル１０６の厚さは、約１ｎｍから約１０００ｎｍまで、例えば、約１ｎｍから約５００ｎｍまで、約１０ｎｍから約５００ｎｍまで、または約１０ｎｍから約２５０ｎｍまでの範囲であり得る。一実施形態では、電導レベル１０６の厚さは、約１０ｎｍから約１００ｎｍまでの範囲である。
【００３０】
各電導レベル１０６は互いにほぼ同じであり（例えば、ほぼ同じ材料組成、平均粒径、材料分布、サイズ、および形状を示し）得、または電導レベル１０６のうちの少なくとも１つは、電導レベル１０６のうちの少なくとも１つの他のものとは異なり（例えば、異なる材料組成、異なる平均粒径、異なる材料分布、異なるサイズ、および異なる形状のうちの１つまたは複数を示し）得る。非限定の例として、第１の電導レベル１０６ａ、第２の電導レベル１０６ｂ、第３の電導レベル１０６ｃ、第４の電導レベル１０６ｄ、および第５の電導レベル１０６ｅの各々は、ほぼ同じ材料組成、材料分布、および厚さを示し得る。いくつかの実施形態では、各電導レベル１０６は、電導レベル１０６のうちで互いとほぼ同じである。
【００３１】
絶縁レベル１０８は、少なくとも１つの絶縁性材料、例えば、酸化物材料（例えば、二酸化シリコン、リンケイ酸ガラス、ホウケイ酸ガラス、ホウリンケイ酸ガラス、フッケイ酸ガラス、二酸化チタン、二酸化ジルコニウム、二酸化ハフニウム、タンタル酸化物、マグネシウム酸化物、酸化アルミニウムまたはこれらの組み合わせ）、窒化物材料（例えば、窒化シリコン）、酸窒化物材料（例えば、酸窒化シリコン）、非晶質炭素、またはそれらの組合せで形成され、これを含むことができる。一実施形態では、絶縁レベル１０８は、二酸化シリコンなどの酸化シリコンから形成される。絶縁レベル１０８は、例えば、少なくとも２つの異なる絶縁性材料のスタック（例えば、積層物）で形成され、これを含むこともできる。絶縁レベル１０８は、それぞれほぼ平坦であってもよく、任意の所望の厚さをそれぞれ独立して示し得る。各絶縁レベル１０８の厚さは、約１ｎｍから約１０００ｎｍまで、例えば、約１ｎｍから約５００ｎｍまで、約１０ｎｍから約５００ｎｍまで、または約１０ｎｍから約２５０ｎｍまでの範囲であり得る。一実施形態では、絶縁レベル１０８の厚さは、約１０ｎｍから約１００ｎｍまでの範囲である。
【００３２】
各絶縁レベル１０８は、互いにほぼ同じであり（例えば、ほぼ同じ材料組成、材料分布、サイズ、および形状を示し）得、または絶縁レベル１０８のうちの少なくとも１つは、絶縁レベル１０８のうちの少なくとも１つの他のものとは異なり（例えば、異なる材料組成、異なる材料分布、異なるサイズ、および異なる形状のうちの１つまたは複数を示し）得る。非限定の例として、第１の絶縁レベル１０８ａ、第２の絶縁レベル１０８ｂ、第３の絶縁レベル１０８ｃ、第４の絶縁レベル１０８ｄ、および第５の絶縁レベル１０８ｅの各々は、ほぼ同じ材料組成、材料分布、および厚さを示し得る。いくつかの実施形態では、各絶縁レベル１０８は、絶縁レベル１０８のうちで互いとほぼ同じである。
【００３３】
電導レベル１０６および絶縁レベル１０８は、基板１０２上に交互順で配置され、電導レベル１０６のうちの１つから始まる。しかしながら、電導レベル１０６および絶縁レベル１０８は、絶縁レベル１０８のうちの１つから始まるように、異なる順序で配置されてもよい。したがって、代替として、各階層１１０は、絶縁レベル１０８のうちの１つにまたはその上に電導レベル１０６のうちの１つを含んでもよい。そのような構成を有する半導体デバイス構造を用いる半導体デバイス（例えば、３Ｄ  ＮＡＮＤフラッシュ・メモリ・デバイスなどの垂直メモリ・デバイス、３Ｄクロスポイント・メモリ・デバイスなどのクロスポイント・メモリ・デバイス）は、図１に示された電導レベル１０６および絶縁レベル１０８の配置を用いる半導体デバイスと比較して、機能性または操作性の点でほとんどまたは全く差を有し得ない。
【００３４】
基板１０２、電導レベル１０６、および絶縁レベル１０８は、限定するものではないが、物理蒸着（「ＰＶＤ」）、化学気相成長（「ＣＶＤ」）、原子層堆積（「ＡＬＤ」）、および／またはスピン・コーティングを含む従来のプロセスを用いてそれぞれ独立して形成することができる。ＰＶＤは、限定するものではないが、スパッタリング、蒸着、前駆体スピン・コーティング／か焼、およびイオン化ＰＶＤのうちの１つまたは複数を含む。そのようなプロセスは、当業界で知られており、したがって、本明細書では詳細には説明されない。
【００３５】
電導レベル１０６および絶縁レベル１０８を形成した後、ハードマスク材料が、図２に示すように、階層１１０の上に形成され、ハードマスク１１４に開口部１１２を形成するようにパターニングされる。簡単にするために、基板１０２、電導レベル１０６、および絶縁レベル１０８は、図２〜図１１Ｂでは個別に示されていない。ハードマスク材料は、従来の技法によって階層１１０の上に形成される。開口部１１２を形成するために、フォトレジスト（図示せず）が、ハードマスク材料の上に形成され、従来の技法によってパターニングされ、このパターンは、ハードマスク材料に転写される。ハードマスク１１４中の開口部１１２は、本明細書では詳細には説明されない従来のフォトリソグラフィ技法によって形成される。ハードマスク１１４中の開口部１１２は、階段構造１２２、１２２’（図１０Ａおよび図１０Ｂ参照）内の最も広い寸法に対応する幅Ｗ１を有し、階層１１０内に続いて形成される開口部１１２ａ〜１１２ｃ（図３、図７、図９参照）は、開口部１１２の幅よりも小さい幅を有する。
【００３６】
ハードマスク１１４は、良好な硬度特性、エッチング条件に対する良好な耐性、および良好なエッチング選択性を示す材料で形成することができる。ハードマスク１１４は、段１１６（図３、図７、および図９参照）を形成するために使用されるエッチング条件に対して十分な耐性であり得、ハードマスク１１４の一部は、段１１６の形成の後もそのままである。ハードマスク１１４は、段１１６の形成中に下地材料を保護するのに十分な厚さで形成される。ハードマスク１１４の厚さは、形成される段１１６の個数、およびハードマスク１１４として使用される材料に応じて選択することができる。ハードマスク１１４は、基板１０２の材料および階層１１０の材料に対して選択的にエッチング可能であり得る。ほんの一例として、ハードマスク１１４は、スピン・オン・ハードマスク材料、オルガノ・シロキサン材料、炭素系材料、カーボン・シリコン材料、窒化シリコンまたは窒化チタンなどの窒化物材料、金属材料、または金属酸化物材料であり得る。
【００３７】
図３に示されるように、ハードマスク１１４中のパターンを第４の階層１１０ｄに転写し、第４の階層１１０ｄ中に開口部１１２ａを形成して、ハードマスク１１４中の開口部１１２を通じて露出された第４の階層１１０ｄの一部が除去される。開口部１１２ａは、幅Ｗ１および深さＤ１を有する。第４の階層１１０ｄ中の開口部１１２ａの深さＤ１は、最終的に形成される段１１６の蹴上高さにほぼ対応する。第４の階層１１０ｄ中の開口部１１２ａは、１つまたは複数の除去処理によって形成することができる。第４の階層１１０ｄの電導レベル１０６ｄおよび絶縁レベル１０８ｄの所望の一部は、別々の除去処理によって、またはただ１つの除去処理によって除去され得る。例えば、電導レベル１０６ｄおよび絶縁レベル１０８ｄの所望の一部は、電導レベル１０６ｄおよび絶縁レベル１０８ｄの材料を異方性エッチングすることによって除去することができる。ほんの一例として、電導レベル１０６ｄおよび絶縁レベル１０８ｄの所望の一部は、異方性ドライ・エッチングの処理によって除去することができる。第４の階層１１０ｄに開口部１１２ａを形成するためのエッチングの化学的性質およびエッチング条件は、電導レベル１０６ｄおよび絶縁レベル１０８ｄに用いられる材料に応じて、当業者によって決定することができる。開口部１１２ａの形成は、階段構造１２２の各対向側面に最上段１１６ａをもたらす。
【００３８】
第４の階層１１０ｄに開口部１１２ａを形成した後に、第１のライナ材１１８が、図４に示されるように、ハードマスク１１４の上におよび開口部１１２ａによって画定された露出表面の上に形成される。第１のライナ材１１８は、開口部１１２ａを画定するハードマスク１１４の水平面および垂直面の上および第４の階層１１０ｄの水平面および垂直面の上に形成することができる。第１のライナ材１１８は、所望の厚さでハードマスク１１４の上におよび開口部１１２ａ中に共形に形成することができる。第１のライナ材１１８は、ＡＬＤ、ＣＶＤ（例えば、プラズマ活性化ＣＶＤ）、拡散ベースの堆積、または他のコンフォーマル堆積技法によって形成することができる。第１のライナ材１１８の厚さは、形成される段１１６ｂの踏面幅Ｗ２に対応する。第１のライナ材１１８は、約１０ｎｍから約１，０００ｎｍまで、例えば、約１０ｎｍから約１００ｎｍまで、約２０ｎｍから約９０ｎｍまで、約３０ｎｍから約８０ｎｍまで、約４０ｎｍから約７０ｎｍまで、または約５０ｎｍから約６０ｎｍまでの厚さで形成することができる。
【００３９】
第１のライナ材１１８は、階層１１０の材料、ハードマスク１１４の材料、および基板１０２の材料のうちの少なくとも１つに対して選択的にエッチング可能である材料で形成することができる。第１のライナ材１１８は、高度のコンフォーマリティ（ｃｏｎｆｏｒｍａｌｉｔｙ）および平滑性も示し得る。第１のライナ材１１８の材料は、任意選択で、続くライナを形成するために使用される材料に対して選択的にエッチング可能であり得る。ほんの一例として、第１のライナ材１１８は、酸化シリコン、窒化シリコン、または酸化アルミニウムなどの金属酸化物であり得る。第１のライナ材１１８は、市販であり得る。ホウ素、リン、ヒ素、または酸化アルミニウムなどのドーパントが、所望のエッチング選択性を実現するために酸化シリコンに組み込まれてもよい。代替として、所望のエッチング選択性は、様々な品質の酸化シリコン、または様々な結晶構造を有する酸化シリコンを用いることによって実現することができる。
【００４０】
代替として、図５に示されるように、最上段１１６ａは、ハードマスク１１４の上、およびハードマスク１１４中の開口部１１２を通じて露出された第４の階層１１０ｄの一部の上に第１のライナ材１１８を形成することによって製造することができる。図６に示されるように、ハードマスク１１４の上に配置された第１のライナ材１１８の水平部分、および第４の階層１１０ｄの上に配置された第１のライナ材１１８の水平部分は除去することができ、一方、第１のライナ材１１８の垂直部分は、ハードマスク１１４の垂直面にあるままであり、第１のライナ１１８’を形成する。ほんの一例として、第１のライナ材１１８の水平部分は、ドライ・エッチング・プロセスなどによって指向的に除去することができる。第１のライナ材１１８の除去により、ハードマスク１１４の一部を除去することもでき、第４の階層１１０ｄ中に最上段１１６ａを形成する。第１のライナ１１８’は、ハードマスク１１４の側壁におよび第３の階層１１０ｃの水平面の一部の上に配置される。第１のライナ１１８’は、ハードマスク１１４の横に隣接している。ハードマスク１１４および第１のライナ１１８’は、後述されるものと同様のやり方で、マスクとして使用されて段１１６ｂを形成する。続くライナ材は、後述のものと同様に形成され、後述されるものと同様のやり方でさらなる段を形成するために使用される。
【００４１】
図７に示されるように、第１のライナ材１１８の一部は除去されて、第１のライナ１１８”を形成する。ハードマスク１１４の上に配置される第１のライナ材１１８の水平部分、および第４の階層１１０ｄに隣接して配置される第１のライナ材１１８の水平部分は除去することができ、一方、第１のライナ材１１８の垂直部分は、ハードマスク１１４および第４の階層１１０ｄの垂直面にあるままである。ほんの一例として、第１のライナ材１１８の水平部分は、ドライ・エッチング・プロセスなどによって指向的に除去することができる。第１のライナ材１１８の除去により、ハードマスク１１４の一部を除去することもできる。第１のライナ材１１８の所望の一部は、エッチングの化学的性質、エッチング時間、およびエッチング力（ｅｔｃｈ  ｐｏｗｅｒ）などのエッチング条件を適切に選択することによって除去することができる。エッチングの化学的性質は、第１のライナ材１１８として使用される材料、およびハードマスク１１４として使用される材料に応じて選択することができる。第１のライナ１１８”は、ハードマスク１１４の側壁に、および第４の階層１１０ｄの側壁に、ならびに第３の階層１１０ｃの水平面の一部の上に配置される。第１のライナ１１８”は、ハードマスク１１４および第４の階層１１０ｄの横に隣接している。第１のライナ１１８”の上面はハードマスク１１４の上面と同一平面上にあり、第１のライナ１１８”の下面は第４の階層１１０ｄの下面と同一平面上にある。第１のライナ１１８”の厚さは、形成される段１１６ｂの幅Ｗ２に対応する。
【００４２】
図９に示されるように、ハードマスク１１４および第１のライナ１１８”は、マスクとして使用されて、第３の階層１１０ｃの露出部分を除去することによって段１１６ｂを形成する。第３の階層１１０ｃの露出部分は、ハードマスク１１４および第１のライナ１１８”によって覆われていない第３の階層１１０ｃの一部である。第３の階層１１０ｃの露出部分を除去することにより、幅Ｗ３を有する第３の階層１１０ｃの開口部１１２ｂを形成する。開口部１１２ｂの形成は、階段構造１２２のより深い（すなわち、あまり浅くない）段１１６ｂの形成に対応する。第３の階層１１０ｃ中の開口部１１２ｂの幅Ｗ３は、第１のライナ１１８”の厚さＷ２の２倍だけ第４の階層１１０ｄ中の開口部１１２ａの幅Ｗ１よりも小さい。第３の階層１１０ｃ中の開口部１１２ｂの深さＤ１は、段１１６ｂの高さにほぼ相当する。第３の階層１１０ｃ中の開口部１１２ｂは、第３の階層１１０ｃに対しての上述したような１つまたは複数の除去処理によって形成することができる。第３の階層１１０ｃに開口部１１２ｂを形成するためのエッチングの化学的性質およびエッチング条件は、電導レベル１０６ｃおよび絶縁レベル１０８ｃに使用される材料に応じて当業者によって選択することができる。
【００４３】
第２のライナ材１２０は、図８に示されるように、ハードマスク１１４の上に、第１のライナ１１８”の上に、および第３の階層１１０ｃ中の開口部１１２ｂによって画定される露出表面の上に形成することができる。第２のライナ材１２０は、ハードマスク１１４の水平面の上に、第１のライナ１１８”の水平面および垂直面の上に、第３の階層１１０ｃ中の開口部１１２ｂを画定する第３の階層１１０ｃの水平面および垂直面の上に形成することができる。第２のライナ材１２０は、第１のライナ材１１８について上述したように、所望の厚さでハードマスク１１４の上におよび開口部１１２ｂ内に共形に形成することができる。第２のライナ材１２０の厚さは、形成される段１１６ｃの踏面幅Ｗ２に対応し、第１のライナ材１１８について上述した範囲内である。
【００４４】
第２のライナ材１２０は、階層１１０の材料、第１のライナ材１１８、または続いて形成されるライナ材の材料のうちの少なくとも１つに対して選択的にエッチング可能であり得る。第２のライナ材１２０は、第１のライナ材１１８について上述した材料のうちの１つで形成することができる。第１のライナ材１１８および第２のライナ材１２０は、同じ材料からまたは異なる材料から形成することができる。
【００４５】
図９に示されるように、第２のライナ材１２０の一部は除去されて、第２のライナ１２０’を形成することができる。ハードマスク１１４および第１のライナ１１８”の上に配置される第２のライナ材１２０の水平部分、ならびに第３の階層１１０ｃに隣接して配置される第２のライナ材１２０の水平部分は除去することができ、一方、第２のライナ材１２０の垂直部分は、第１のライナ１１８”および第３の階層１１０ｃの垂直面にあるままである。第２のライナ材１２０の除去により、ハードマスク１１４の一部を除去することもできる。第２のライナ１２０’は、第１のライナ１１８”の側壁に、第３の階層１１０ｃの側壁に、および第２の階層１１０ｂの水平面の一部に配置される。第２のライナ１２０’は、第１のライナ１１８”および第３の階層１１０ｃの横に隣接している。第２のライナ１２０’の上面は、ハードマスク１１４の上面および第１のライナ１１８”の上面とほぼ同一平面上にあり、第２のライナ１２０’の下面は、第３の階層１１０ｃの下面とほぼ同一平面上にある。第２のライナ１２０’の厚さは、段１１６ｃの踏面幅Ｗ２に対応する。
【００４６】
図９に示されるように、ハードマスク１１４、第１のライナ１１８”、および第２のライナ１２０’は、マスクとして使用されて、第２の階層１１０ｂの露出部分を除去することによって段１１６ｃを形成する。第２の階層１１０ｂの露出部分は、ハードマスク１１４、第１のライナ１１８”、および第２のライナ１２０’によって覆われていない第２の階層１１０ｂの一部である。第２の階層１１０ｂの露出部分を除去することにより、幅Ｗ４を有する第２の階層材料１２０中の開口部１１２ｃを形成する。開口部１１２ｃの形成は、さらにより深い（すなわち、さらにあまり浅くない）階段構造１２２の段１１６ｃの形成に対応する。第２の階層１１０ｂ中の開口部１１２ｃの幅Ｗ４は、第１のライナ１１８”の幅Ｗ２の２倍、および第２のライナ１２０’の厚さの２倍だけ第４の階層１１０ｄ中の開口部１１２ａの幅Ｗ１よりも小さい。第２の階層１１０ｂ中の開口部１１２ｃの深さＤ１は、段１１６ｃの蹴上高さにほぼ対応する。第２の階層１１０ｂ中の開口部１１２ｃは、第４の階層１１０ｄについて上述したように、１つまたは複数の除去処理によって形成することができる。
【００４７】
第１のライナ１１８”および第２のライナ１２０’、ならびに任意の続いて形成されるライナは、約１μｍから約１５μｍまで、例えば、約２μｍから約１２μｍまで、約３μｍから約１１μｍまで、約５μｍから約１５μｍまで、または約１μｍから約１０μｍまでの範囲内の長さを有することができる。以下により詳細に説明されるように、ライナ１１８”、１２０’の長さは、続いて形成される接触構造の長さに対応する。
【００４８】
最も深い段（例えば、図９の段１１６ｃ）が形成された後、次いで、ハードマスク１１４、第１のライナ１１８”、および第２のライナ１２０’は除去されて、階段構造１２２を形成することができる。図１０Ａは、３つの段１１６ａ〜１１６ｃと、第１のライナ１１８”および第２のライナ１２０’が以前位置していた階段構造１２２の対向した側部の間の空隙１２４（例えば、谷）とを有する階段構造１２２を示す。この実施形態では、第１および第２のライナ１１８”、１２０’は、犠牲的である。各段１１６ａ〜１１６ｃは、第１および第２のライナ１１８”、１２０’の厚さに対応する踏面幅Ｗ２と、開口部１１２ａ〜１１２ｃの深さＤ１に対応する蹴上高さとを有する。階段構造１２２がステップ状プロファイルを有するので、空隙１２４の幅は、最も深い段１１６ｃにおけるＷ４から最も浅い段１１６ａにおけるＷ１までの範囲であり得る。ハードマスク１１４、第１のライナ１１８’、および第２のライナ１２０’は、ウェット・エッチング・プロセス、または異方性ドライ・エッチング・プロセスなどの１つまたは複数のエッチング・プロセスによって除去することができる。続いて、空隙１２４は、後述するように、誘電材料で充填される。
【００４９】
本開示の実施形態によって形成される段１１６ｂ、１１６ｃの踏面幅Ｗ２が第１のライナ材１１８および第２のライナ材１２０が形成される厚さによって決定されるので、段１１６ｂ、１１６ｃは、従来のトリム・エッチ・トリム・プロセスによって形成される段よりも小さい踏面幅を有する。従来の技法によって形成される段の踏面幅は、フォトリソグラフィ／エッチング技法の分解能によって制限されるが、本開示の実施形態によって形成される段１１６ｂ、１１６ｃの踏面幅Ｗ２は、第１のライナ材１１８および第２のライナ材１２０が形成される厚さによって決定される。材料の堆積は、材料のエッチングよりも制御可能であるので、段１１６ｂ、１１６ｃは、改善されたエッジ配置、および段の踏面幅の改善された均一性を有する。段１１６ｂ、１１６ｃのエッジ配置の誤差は、ライナ１１８’、１２０’が形成される厚さに依存する。ライナ１１８’、１２０’の厚さが制御可能のため、エッジ配置の誤差は小さい。段１１６ｂ、１１６ｃの踏面幅がより小さくなると、階段構造１２２のフットプリントが、従来の技法によって形成される階段構造のフットプリントよりも小さくなることが可能になる。さらに、従来のトリム・エッチ・トリム・プロセスによって形成された階段構造では、段のエッジ配置の誤差は、基板のより遠位に形成された段において蓄積し、増加する。
【００５０】
段１１６ａ〜１１６ｃは、ほぼ同じ高さであるとして図１０Ａに示されているが、段１１６ａ〜１１６ｃは、開口部１１２ａ、１１２ｂ、１１２ｃを異なる深さで形成することによって異なる高さを有することができる。言い換えれば、各開口部１１２ａ、１１２ｂ、１１２ｃの深さは、異なっていてもよい。図１０Ａにやはり示されるように、段１１６ａ〜１１６ｃは、ほぼ同じ踏面幅Ｗ２を有する。しかしながら、異なる踏面幅を有する段１１６ａ〜１１６ｃが望まれる場合、第１のライナ材１１８および第２のライナ材１２０は、異なる厚さに形成されてもよい。段１１６ａ〜１１６ｃは、段階的な踏面幅を有することができ、基板１０２の近位にはより小さい踏面幅の段があり、基板１０２の遠位にはより大きい踏面幅の段がある。ほんの一例として、最上段１１６ａは、最も低い段１１６ｃよりも広い踏面幅を有することができる。
【００５１】
本開示の実施形態によって形成される段１１６ａ〜１１６ｃは、従来のトリム・エッチ・トリム・プロセスによって形成される段と比較して、改善されたライン・ウィドス・ラフネス（ＬＷＲ）も示す。第１のライナ材１１８および第２のライナ材１２０が高度のコンフォーマリティおよび高度の平滑性で形成され、ライナ１１８”、１２０’がハードマスク１１４の側壁を保護するので、段１１６ａ〜１１６ｃを定める材料（例えば、階層１１０の電導レベル１０６および絶縁レベル１０８）は、それに応じて改善されたＬＷＲを有する。ライナ１１８”、１２０’の滑らかな側壁は、対応する程度の平滑性を有する段１１６ａ〜１１６ｃを形成する。
【００５２】
代替として、第１のライナ１１８’’’および第２のライナ１２０”の一部は、階段構造１２２’内に残存してもよい。図１０Ｂに示されるように、ハードマスク１１４ならびに第１のライナ１１８”および第２のライナ１２０’の一部が除去されて、第１のライナ１１８’’’および第２のライナ１２０”を含む階段構造１２２’を形成してもよい。階段構造１２２’は、空隙１２４’（例えば、谷）を含むこともでき、後述されるように続いて空隙１２４’は充填される。第１のライナ１１８’’’および第２のライナ１２０”の存在は、階段構造１２２’を含む半導体デバイスの性能に対して無視できる影響を示し得る。階段構造１２２’、第１のライナ１１８’’’、および第２のライナ１２０”の上面は、互いとほぼ同一平面上にあり得る。空隙１２４’は、残りの第１のライナ１１８’’’および第２のライナ１２０”の一部により、ほぼ均一な幅を有する。図１０Ｂに示されるように、空隙１２４’の幅はＷ４である。
【００５３】
図１１Ａおよび図１１Ｂに示されるように、空隙１２４、１２４’は、いわゆる「空隙充填」プロセスによって誘電材料１２６（例えば、酸化物材料）で充填される。誘電材料１２６は、ライナ１１８’、１２０’として使用される材料に応じて選択することができる。図１１Ａでは、空隙１２４は、誘電材料１２６で充填され、化学機械平坦化（ＣＭＰ）プロセスなどにより誘電材料１２６は平坦化されて、階段構造１２２を含む半導体構造１００’を形成する。
【００５４】
図１１Ｂでは、第１のライナ１１８’’’および第２のライナ１２０”が空隙１２４’を一部充填する場合、誘電材料１２６が、空隙１２４’の残りを充填するために使用され得る。誘電材料１２６は、第１のライナ１１８’’’および第２のライナ１２０”の材料に適合し得る。したがって、空隙１２４’は、いったん充填されると、第１のライナ１１８’’’、第２のライナ１２０”、および誘電材料１２６という材料の少なくとも３つの部分を含む。さらなるライナが形成される場合、さらなる材料が、空隙１２４’を充填するために使用されてもよい。ほんの一例として、第１のライナ１１８’’’および第２のライナ１２０”の材料が酸化シリコン材料であるとき、空隙１２４’は、酸化シリコン材料で充填することができる。空隙１２４’内の酸化シリコン材料は、同じであってもよく、または異なってもよい。空隙１２４’を充填した後、誘電材料は、化学機械平坦化（ＣＭＰ）プロセスなどによって平坦化されて、階段構造１２２’を含む半導体構造１００”を形成する。空隙１２４’が第１のライナ１１８’’’および第２のライナ１２０”を含むので、図１１Ａの空隙１２４を充填するまたは従来のトリム・エッチ・トリム・プロセスにおいて形成された対応する空隙を充填するのに使用される体積と比較して、より小さい体積の誘電材料１２６を使用して空隙１２４’を充填する。空隙１２４内の大きい体積の誘電材料１２６は、続く加工中に、誘電材料１２６内に収縮、層間剥離、および応力を引き起こし得る。しかしながら、空隙１２４’にはより小さい体積が使用されるので、階段構造１２２、および従来のトリム・エッチ・トリム・プロセスによって形成される階段構造におけるのと比較して、階段構造１２２’における収縮、層間剥離、および応力は低減される。したがって、本開示の実施形態による方法は、空隙１２４’を充填することで可撓性の向上をもたらす。
【００５５】
したがって、階段構造を形成する方法が開示される。この方法は、階層の上にパターニングされたハードマスクを形成するステップを含む。最上階層の露出部分は除去されて最上階層に最上段を形成する。第１のライナ材は、パターニングされたハードマスクおよび最上階層の上に共形に形成され、第１のライナ材の一部は除去されてパターニングされたハードマスクおよび最上階層の側壁に第１のライナを形成するとともに下地階層を露出させる。下地階層の露出部分は除去されて下地階層に下地段を形成する。第２のライナ材が、パターニングされたハードマスク、第１のライナ、および第２のライナに上に共形に形成される。第２のライナ材の一部は除去されて第１のライナおよび下地階層の側壁に第２のライナを形成するとともに別の下地階層を露出させる。別の下地階層の露出部分は除去されて別の下地階層に別の下地段を形成する。パターニングされたハードマスク、ならびに第１のライナおよび第２のライナの少なくとも一部が除去される。
【００５６】
したがって、階段構造を形成する別の方法が開示される。この方法は、パターニングされたハードマスクと最上階層との横に隣接して第１のライナを形成するステップであって、最上階層は最上段を備える、ステップを含む。第１のライナは、マスクとして使用されて下地階層に下地段を形成する。第２のライナは、第１のライナおよび下地階層の横に隣接して形成される。第２のライナは、マスクとして使用されて別の下地階層に別の下地段を形成する。パターニングされたハードマスク、ならびに第１のライナおよび第２のライナの少なくとも一部が除去される。
【００５７】
したがって、階段構造を形成する別の方法が開示される。この方法は、階層の上にパターニングされたハードマスクを形成するステップと、パターニングされたハードマスクの上に第１のライナ材を形成するステップとを含む。第１のライナ材の一部は除去されてパターニングされたハードマスクの側壁に第１のライナを形成するとともに最上階層を露出させる。最上階層の露出部分は除去されて最上階層に最上段を形成し、第２のライナ材がパターニングされたハードマスク、第１のライナ、および最上階層の上に形成される。第２のライナ材の一部は除去されてパターニングされたハードマスク、第１のライナ、および最上階層の側壁に第２のライナを形成するとともに下地階層を露出させる。下地階層の露出部分は除去されて下地階層に下地段を形成する。第３のライナ材は、パターニングされたハードマスク、第１のライナ、第２のライナ、および下地階層の上に形成され、第３のライナ材の一部は除去されて第１のライナおよび下地階層の側壁に第３のライナを形成するとともに別の下地階層を露出させる。別の下地階層の露出部分は除去されて別の下地階層に別の下地段を形成し、パターニングされたハードマスクが除去される。
【００５８】
したがって、階段構造が開示される。この階段構造は階層を備え、この階層はステップ状プロファイルを備える。充填材が階層の対向した側部間にあり、この充填材は少なくとも３つの部分を備える。
【００５９】
階段構造１２２、１２２’を製造するさらなるプロセス処理が、本明細書では詳細には説明されない従来の技法によって行われてもよい。
【００６０】
図１１Ａおよび図１１Ｂの半導体構造１００’、１００”は、３つの段１１６ａ〜１１６ｃを含むが、さらなる段１１６が、上述したのと同様のやり方で、さらなるライナ１１８’，１２０’の形成（例えば、堆積）処理、および階層１１０の露出部分の除去（例えば、エッチング）処理を繰り返すことによって形成されてもよい。さらなるライナ１１８’、１２０’が、約１μｍから約１５μｍまで、例えば、約２μｍから約１２μｍまで、約３μｍから約１１μｍまで、約５μｍから約１５μｍまで、または約１μｍから約１０μｍまでの範囲内の深さを有することができる。形成されるさらなるライナ１１８’、１２０’の個数は、形成された段１１６の個数に応じる。所望の個数の段１１６が、所望の回数の形成（例えば、堆積）処理、および除去（例えば、エッチング）処理の繰り返しによって形成されてもよい。形成された段１１６の個数は、ハードマスク１１４の厚さによっても影響を受け得るものであり、このハードマスク１１４は、所望の個数の段１１６を形成するために使用されるエッチング条件を経て存続するのに十分な厚さで形成されるべきである。ほんの一例として、２個の段１１６から６４個までの段１１６、例えば、４個の段１１６から３２個までの段１１６、６個の段１１６から３２個までの段１１６、１０個の段１１６から３２個までの段１１６、または１２個の段１１６から３２個までの段１１６が、本開示の実施形態によって形成され得る。２個の段１１６から１２個の段１１６が、一度に形成されてもよい。１２個を超える段１１６が形成される場合、切断（ｃｈｏｐ）が従来の技法によって行われて、下側デッキの階層１１０にさらなる段１１６を形成する。このようにして、階段構造１２２、１２２’は、連続するライナ１１８’、１２０’の形成（例えば、堆積）処理、および階層１１０の除去（例えば、エッチング）処理によって形成することができ、そこにはライナ１１８’、１２０’が形成され、階層１１０の一部がライナ１１８’、１２０’をマスクとして用いて除去される。
【００６１】
形成（例えば、堆積）処理および除去（例えば、エッチング）処理の繰り返しを行うことによって、従来のトリム・エッチ・トリム・プロセスでは必要とされる、階層１１０の上により大きい厚さでフォトレジスト材料を形成することを必要とせずに、階段構造１２２、１２２’が形成され得る。さらに、ライナ１１８’、１２０’が高度に制御可能なコンフォーマル堆積技法によって形成されるので、段１１６の幅は、従来のトリム・エッチ・トリム・プロセスによって形成される段の幅より小さくなり得る。本開示の実施形態による段１１６を形成する制御可能なプロセスは、欠陥を減少させることによって階段構造１２２、１２２’を含む半導体デバイス構造の歩留まりを改善する。
【００６２】
段１１６は、階層１１０の電導レベル１０６へ電気的なアクセスを行うために接触構造（図示せず）が配置される接触領域を定める。少なくとも１つの接触構造が、各段１１６に形成されるとともに、階層１１０の電導レベル１０６に結合、例えば、直接オーミック接続を通じてまたは間接接続を通じて（例えば、電気的に接続される別の構造を介して）電気的に接続され得る。接触構造は、本明細書では詳細には説明されない従来の技法によって形成されるとともに、電導レベル１０６に結合され得る。接触構造は、当業界で知られているように配線構造および少なくとも１つの列ドライバ・デバイスに結合（例えば、取り付け、接続）され得る。
【００６３】
階段構造１２２’では、第１のライナ１１８”および第２のライナ１２０’の一部が除去されて（例えば、エッチングされて）、第１のライナ１１８”および第２のライナ１２０’を通じてコンタクト・ホール（図示せず）を形成することができる。コンタクト・ホールは、導電性材料で充填することができ、階層１１０の電導レベル１０６に結合されている接触構造（図示せず）を形成する。階層１１０の電導レベル１０６が異なる深さに配置されるので、第１のライナ１１８”および第２のライナ１２０’は、異なる長さを有する。第１のライナ１１８”および第２のライナ１２０’の材料は、単一のエッチングの化学的性質およびエッチング条件を用いて異なる速度でエッチング可能となるように選択することができる。第１のライナ材１１８および第２のライナ材１２０を適切に選択することによって、コンタクト・ホールが、第１のライナ１１８”および第２のライナ１２０’を通じてほぼ同時に形成され得る。ほんの一例として、第１のライナ１１８”の長さが第２のライナ１２０’の長さよりも短いので、第１のライナ１１８”の材料は、より遅いエッチング速度でエッチング可能となるように選択され、一方、第２のライナ１２０’の材料は、より速いエッチング速度でエッチング可能となるように選択される。第１のライナ１１８”および第２のライナ１２０’の材料を適切に選択することによって、コンタクト・ホールは、同じエッチングの化学的性質および同じエッチング条件を用いて階層１１０の電導レベル１０６にほぼ同時にランドする。例えば、異なるドーパント濃度を有し、異なるエッチング選択性を与えることは別として、酸化シリコン材料が、第１のライナ１１８”および第２のライナ１２０’として使用され得る。代替として、第１のライナ１１８”および第２のライナ１２０’の材料は、異なるエッチング選択性を与えるために異なる品質の酸化シリコン材料を含んでもよい。コンタクト・ホールをほぼ同時に形成することによって、コンタクト・ホールを所望のレベルで電導レベル１０６にランドするためのエッチング停止材料が必要なくなる。接触構造は第１のライナ１１８”および第２のライナ１２０’におけるコンタクト・ホール内に形成することができる。
【００６４】
階段構造１２２、１２２’の接触構造は、階段構造１２２、１２２’を含む半導体デバイス構造の構成要素（図示せず）を互いに電気的に結合することができる。半導体デバイス構造の構成要素には、互いに直列に結合されるメモリ・セルの垂直列、データ線（例えば、ビット線）、ソース階層、アクセス線、第１のセレクト・ゲート（例えば、上側セレクト・ゲート、ドレイン・セレクト・ゲート（ＳＧＤ））、セレクト線、第２のセレクト・ゲート（例えば、下側セレクト・ゲート、ソース・セレクト・ゲート（ＳＧＳ））、およびさらなる接触構造を含み得る。メモリ・セルの垂直列は、垂直におよび導電線に直交して延び、階層１１０および接触構造は、構成要素を互いに電気的に結合することができる。例えば、セレクト線は、第１のセレクト・ゲートに結合することができ、アクセス線は、階層１１０に結合することができる。半導体デバイス構造は、制御装置を含むこともでき、この制御装置は、列ドライバ回路、パス・ゲート、ゲートを選択する回路、導電線（例えば、データ線、アクセス線）を選択する回路、信号を増幅する回路、および信号を検出する回路のうちの１つまたは複数を含み得る。例えば、制御装置は、例えば、データ線、ソース階層、アクセス線、第１のセレクト・ゲート、および第２のセレクト・ゲートに電気的に結合することができる。階段構造１２２、１２２’を含む半導体デバイス構造を形成するためのさらなるプロセス処理は、本明細書では詳細には説明されない。
【００６５】
図１２は、本開示の実施形態による半導体デバイス２００（例えば、３Ｄ  ＮＡＮＤフラッシュ・メモリ・デバイスなどの垂直メモリ・デバイス）の一部の部分破断斜視図である。半導体デバイス２００は、アクセス線２０６を電導レベル１０６（例えば、電導層、電導板など）に接続するための接触領域を定める階段構造１２２、１２２’を備える。半導体デバイス２００は、互いに直列に結合されるメモリ・セル２０３の垂直列２０１を含むことができる。垂直列２０１は、電導レベル１０６および階層１１０、例えば、データ線２０２、ソース階層２０４、電導レベル１０６、アクセス線２０６、第１のセレクト・ゲート２０８（例えば、上側セレクト・ゲート、ドレイン・セレクト・ゲート（ＳＧＤ））、セレクト線２０９、および第２のセレクト・ゲート２１０（例えば、下側セレクト・ゲート、ソース・セレクト・ゲート（ＳＧＳ））に垂直におよび直交して延び得る。
【００６６】
垂直導電性接触部２１１は、図示のように、構成要素を互いに電気的に結合することができる。例えば、セレクト線２０９は、第１のセレクト・ゲート２０８に電気的に結合することができ、アクセス線２０６は、電導レベル１０６に電気的に結合することができる。半導体デバイス２００は、メモリ・アレイの下に配置された制御装置２１２を含むこともでき、これは、列ドライバ回路、パス・ゲート、ゲートを選択する回路、導電線を選択する回路（例えば、データ線２０２、アクセス線２０６など）、信号を増幅する回路、および信号を検出する回路のうちの少なくとも１つを含み得る。制御装置２１２は、例えば、データ線２０２、ソース階層２０４、アクセス線２０６、第１のセレクト・ゲート２０８、および第２のセレクト・ゲート２１０に電気的に結合することができる。
【００６７】
第１のセレクト・ゲート２０８は、第１の方向ｘに（例えば、図１０の視点から見て左右へ）水平に延びることができ、垂直列２０１の第１の端（例えば、上端）でメモリ・セル２０３の垂直列２０１の第１の群にそれぞれ結合され得る。第２のセレクト・ゲート２１０は、ほぼ平坦な構成で形成することができ、メモリ・セル２０３の垂直列２０１の第２の、反対の端（例えば、下端）で垂直列２０１に結合され得る。
【００６８】
データ線２０２（例えば、ビット線）は、第１のセレクト・ゲート２０８が延びる第１の方向に対してある角度（例えば、直角）である第２の方向ｙ（例えば、図１２の視点から見て上下）に水平に延びることができる。データ線２０２は、垂直列２０１の第１の端（例えば、上端）で垂直列２０１の第２の群にそれぞれに結合され得る。それぞれの第１のセレクト・ゲート２０８に結合される垂直列２０１の第１の群は、それぞれのデータ線２０２に結合される垂直列２０１の第２の群と特定の垂直列２０１を共有することができる。したがって、特定の垂直列２０１は、特定の第１のセレクト・ゲート２０８と特定のデータ線２０２との交点で選択され得る。
【００６９】
電導レベル１０６（例えば、ワード線プレート）は、それぞれの水平平面内に延びることができる。電導レベル１０６は、垂直に積み重ねることができ、各電導レベル１０６がメモリ・セル２０３の垂直列２０１の全部に結合され、メモリ・セル２０３の垂直列２０１が電導レベル１０６のスタックを通じて垂直に延びるようになっている。電導レベル１０６は、電導レベル１０６を結合するメモリ・セル２０３の制御ゲートに結合されてもよく、またはこれを形成してもよい。各電導レベル１０６は、メモリ・セル２０３の特定の垂直列２０１のメモリ・セル２０３の１つに結合することができる。
【００７０】
第１のセレクト・ゲート２０８および第２のセレクト・ゲート２１０は、特定のデータ線２０２とソース階層２０４の間のメモリ・セル２０３の特定の垂直列２０１を選択するように動作することができる。したがって、特定のメモリ・セル２０３は、特定のメモリ・セル２０３に結合される適切な第１のセレクト・ゲート２０８、第２のセレクト・ゲート２１０、および電導レベル１０６の動作によって（例えば、これらを選択することによって）選択され、データ線２０２に電気的に結合され得る。
【００７１】
階段構造１２２、１２２’は、垂直導電性接触部２１１を通じてアクセス線２０６と電導レベル１０６の間の電気的接続を行うように構成することができる。言い換えれば、電導レベル１０６の特定のレベルは、特定の電導レベル１０６と電気的に通じているそれぞれの垂直導電性接触部２１１と電気的に通じているアクセス線２０６を介して選択することができる。
【００７２】
したがって、半導体デバイス構造が開示される。半導体デバイス構造は、交互する絶縁レベルおよび電導レベルまたは交互する絶縁レベルおよび窒化物材料の対向した階層を含む階段ステップ構造を備え、対向した階層は、ステップ状プロファイルを備える。充填材は、対向した階層間の谷内にあり、少なくとも３つの部分を備える。
【００７３】
形成（例えば、堆積）処理および除去（例えば、エッチング）処理は、単一のツールのチャンバ内または異なるツール内で行われ得る。いくつかの実施形態では、ツールは、第１および第２のライナ材１１８、１２０を共形に形成し、ライナ材の一部を除去してライナ１１８”、１２０’を形成するとともに、階層１１０の一部を除去して段１１６を形成するように構成されている。ライナ材１１８、１２０、ライナ１１８”、１２０’、および段１１６は、単一のツールが同じチャンバ内で堆積処理とエッチング処理の両方を行うことができるという点でｉｎ  ｓｉｔｕで形成される。ツールは、ライナ材１１８、１２０またはライナ材１１８、１２０の前駆体材料を導入するとともに、ライナ材１１８、１２０の一部および階層１１０の一部を除去するために使用されるエッチングの化学的処理を導入するように構成され得る。単一のツールチャンバ内で形成（例えば、堆積）処理および除去（例えば、エッチング）処理を行うことによって、階段構造１２２、１２２’は、従来のトリム・エッチ・トリム・プロセスによるよりも安価で高速に形成され得る。既存のツールを利用して本開示の実施形態の形成（例えば、堆積）処理および除去（例えば、エッチング）処理を行うことができる。他の実施形態では、１つのツールが、ライナ材１１８、１２０を共形に形成するように構成され、別のツールがライナ１１８”、１２０’および段１１６を形成するように構成される。
【００７４】
上記の実施形態は、フローティング・ゲート・プロセスによって形成される３Ｄ  ＮＡＮＤフラッシュ・メモリ・デバイスを説明および図示するが、本開示の実施形態は、電導レベル１０６の導電性材料の代わりに窒化物材料が存在するリプレースメント・ゲート・プロセスによって３Ｄ  ＮＡＮＤフラッシュ・メモリ・デバイスを形成するために使用することもできる。したがって、図１の半導体構造１００は、電導レベル１０６の代わりに窒化物材料を含むことができる。続いて、窒化物材料は、後の加工段階、いわゆる「リプレースメント・ゲート」プロセスにおいて、導電性材料と置き換えられて、電導レベル１０６を形成する。リプレースメント・ゲート・プロセスの詳細は、当業界で知られており、したがって、本明細書では詳細には説明されない。したがって、３Ｄフローティング・ゲートＮＡＮＤフラッシュ・メモリ・デバイス、または３Ｄリプレースメント・ゲートＮＡＮＤフラッシュ・メモリ・デバイスを、本開示の実施形態によって形成することができる。
【００７５】
３Ｄ  ＤＲＡＭデバイスまたは３Ｄクロスポイント・メモリ・デバイスなどの１つまたは複数の階段構造１２２、１２２’を含むさらなる３Ｄ半導体デバイス構造を、本開示の実施形態によって形成することもできる。本開示の実施形態は、異なる深さの深い開口部（例えば、高アスペクト比の開口部）が交互する電導レベル１０６および絶縁レベル１０８のスタックを有する半導体構造に形成される他の３Ｄ半導体デバイス構造を形成するために使用することもできる。低電圧半導体デバイス構造を、本開示の実施形態によって形成することもできる。詳細には説明しないが、さらなるプロセス処理が、階段構造１２２、１２２’を含む完全な半導体デバイス構造を形成するために行われてもよい。
【００７６】
実施形態１。階段構造を形成する方法であって、階層の上にパターニングされたハードマスクを形成するステップと、最上階層の露出部分を除去して前記最上階層に最上段を形成するステップと、前記パターニングされたハードマスクおよび前記最上階層の上に第１のライナ材を形成するステップと、前記第１のライナ材の一部を除去して前記パターニングされたハードマスクおよび前記最上階層の側壁に第１のライナを形成するとともに下地階層を露出させるステップと、前記下地階層の露出部分を除去して前記下地階層に下地段を形成するステップと、前記パターニングされたハードマスク、前記第１のライナ、および前記下地階層の上に第２のライナ材を形成するステップと、前記第２のライナ材の一部を除去して前記第１のライナおよび前記下地階層の側壁に第２のライナを形成するとともに別の下地階層を露出させるステップと、前記別の下地階層の露出部分を除去して前記別の下地階層に別の下地段を形成するステップと、前記パターニングされたハードマスクを除去するステップとを含む。
【００７７】
実施形態２。実施形態１の方法において、最上階層の露出部分を除去して最上段を形成するステップは、前記最上階層に開口部を形成するステップを含み、前記開口部は、前記階段構造の最も広い開口部寸法を備える。
【００７８】
実施形態３。実施形態１の方法において、前記パターニングされたハードマスクおよび前記最上階層の上に第１のライナ材を形成するステップは、前記下地段の踏面幅に対応する厚さで前記第１のライナ材を形成するステップを含む。
【００７９】
実施形態４。実施形態１の方法において、前記第１のライナ材の一部を除去して第１のライナを形成するステップは、前記第１のライナ材の水平部分を除去するステップを含む。
【００８０】
実施形態５。実施形態１の方法において、前記下地階層の露出部分を除去して前記下地階層に下地段を形成するステップは、前記パターニングされたハードマスクおよび前記第１のライナをマスクとして使用して前記下地段を形成するステップを含む。
【００８１】
実施形態６。実施形態１の方法において、前記パターニングされたハードマスク、前記第１のライナ、および前記下地階層の上に第２のライナ材を形成するステップは、前記別の下地段の踏面幅に対応する厚さで前記第２のライナ材を形成するステップを含む。
【００８２】
実施形態７。実施形態１の方法において、前記第２のライナ材の一部を除去して第２のライナを形成するステップは、前記第２のライナ材の水平部分を除去するステップを含む。
【００８３】
実施形態８。実施形態１の方法において、前記別の下地階層の露出部分を除去して前記別の下地階層に別の下地段を形成するステップは、前記パターニングされたハードマスク、前記第１のライナ、および前記第２のライナをマスクとして使用して前記別の下地段を形成するステップを含む。
【００８４】
実施形態９。実施形態１の方法において、前記パターニングされたハードマスクを除去するステップは、交互する電導レベルおよび絶縁レベルの階層同士の間に空隙を形成するステップを含む。
【００８５】
実施形態１０。実施形態９の方法において、前記空隙に誘電材料を充填するステップをさらに含む。
【００８６】
実施形態１１。実施形態９の方法において、交互する電導レベルおよび絶縁レベルの前記階層同士の間に空隙を形成するステップは、前記第１のライナおよび前記第２のライナの少なくとも一部を含む前記空隙を形成するステップを含む。
【００８７】
実施形態１２。実施形態１１の方法において、前記第１のライナおよび前記第２のライナを通じてコンタクト・ホールをほぼ同時に形成するステップをさらに含む。
【００８８】
実施形態１３。実施形態１の方法において、前記パターニングされたハードマスクを除去するステップは、前記パターニングされたハードマスク、ならびに前記第１のライナおよび前記第２のライナの全部を除去するステップを含む。
【００８９】
実施形態１４。実施形態１の方法において、前記階段構造の前記最上段、前記下地段、および前記別の下地段に接触構造を形成するステップをさらに含む。
【００９０】
実施形態１５。実施形態１の方法において、第１のライナ材を形成するステップ、前記第１のライナ材の一部を除去して第１のライナを形成するステップ、前記下地階層の露出部分を除去するステップ、第２のライナ材を形成するステップ、前記第２のライナ材の一部を除去するステップ、および前記別の下地階層の露出部分を除去するステップは、単一のツールで処理を行うステップを含む。
【００９１】
実施形態１６。実施形態１の方法において、前記パターニングされたハードマスクおよび前記最上階層の上に第１のライナ材を形成するステップ、ならびに前記パターニングされたハードマスクの上に第２のライナ材を形成するステップは、前記第１のライナ材および前記第２のライナ材を共形に形成するステップを含む。
【００９２】
実施形態１７。実施形態１の方法において、前記パターニングされたハードマスクを除去するステップは、前記パターニングされたハードマスクと、前記第１のライナおよび前記第２のライナの少なくとも一部とを除去するステップを含む。
【００９３】
実施形態１８。実施形態１の方法において、階層の上にパターニングされたハードマスクを形成するステップは、交互する電導レベルおよび絶縁レベルの階層の上に前記パターニングされたハードマスクを形成するステップを含む。
【００９４】
実施形態１９。実施形態１の方法において、階層の上にパターニングされたハードマスクを形成するステップは、交互する窒化物材料および絶縁レベルの階層の上に前記パターニングされたハードマスクを形成するステップを含む。
【００９５】
実施形態２０。階段構造を形成する方法であって、パターニングされたハードマスクと最上階層との横に隣接して第１のライナを形成するステップであって、前記最上階層は最上段を備える、ステップと、前記第１のライナをマスクとして使用して下地階層に下地段を形成するステップと、前記第１のライナおよび前記下地階層の横に隣接して第２のライナを形成するステップと、前記第２のライナをマスクとして使用して別の下地階層に別の下地段を形成するステップと、前記パターニングされたハードマスク、ならびに前記第１のライナおよび前記第２のライナの少なくとも一部を除去するステップとを含む。
【００９６】
実施形態２１。実施形態２０の方法において、第１のライナを形成するステップおよび第２のライナを形成するステップは、酸化シリコン、窒化シリコン、および金属酸化物からなる群から独立して選択される材料から前記第１のライナおよび前記第２のライナを形成することを含む。
【００９７】
実施形態２２。実施形態２０の方法において、第１のライナを形成するステップおよび第２のライナを形成するステップは、同じ材料から前記第１のライナおよび前記第２のライナを形成することを含む。
【００９８】
実施形態２３。実施形態２０の方法において、第１のライナを形成するステップおよび第２のライナを形成するステップは、異なる材料から前記第１のライナおよび前記第２のライナを形成することを含む。
【００９９】
実施形態２４。実施形態２３の方法において、第１のライナを形成するステップおよび第２のライナを形成するステップは、異なるエッチング速度を示すように配合された前記第１のライナおよび前記第２のライナの材料を選択することを含む。
【０１００】
実施形態２５。実施形態２４の方法において、前記第１のライナおよび前記第２のライナを通じてコンタクト・ホールをほぼ同時に形成するステップをさらに含む。
【０１０１】
実施形態２６。実施形態２０の方法において、前記第１のライナをマスクとして使用して下地段を形成するステップは、前記第１のライナの幅に対応する踏面幅を有する前記下地段を形成するステップを含む。
【０１０２】
実施形態２７。実施形態２０の方法において、前記第２のライナをマスクとして使用して別の下地段を形成するステップは、前記第２のライナの幅に対応する踏面幅を有する前記別の下地段を形成するステップを含む。
【０１０３】
実施形態２８。階段構造であって、その階段構造は、交互する絶縁レベルおよび電導レベルまたは交互する絶縁レベルおよび窒化物材料の対向した階層であって、ステップ状プロファイルを備えた階層と、前記対向した階層間の充填材であって、少なくとも３つの部分を備えた充填材とを備える。
【０１０４】
実施形態２９。実施形態２８の階段構造において、前記充填材は、誘電材料の少なくとも３つの部分を含む。
【０１０５】
実施形態３０。実施形態２８の階段構造において、前記充填材は、酸化シリコン材料の少なくとも３つの部分を含む。
【０１０６】
実施形態３１。半導体デバイス構造であって、その半導体デバイス構造は、交互する絶縁レベルおよび電導レベルの対向した階層を備える階段ステップ構造であって、前記対向した階層は、ステップ状プロファイルと、前記対向した階層間の谷内の充填材とを備え、前記充填材は、少なくとも３つの部分を備える、階段ステップ構造を備える。
【０１０７】
実施形態３２。階段構造を形成する方法であって、階層の上にパターニングされたハードマスクを形成するステップと、前記パターニングされたハードマスクの上に第１のライナ材を形成するステップと、前記第１のライナ材の一部を除去して前記パターニングされたハードマスクの側壁に第１のライナを形成するとともに最上階層を露出させるステップと、前記最上階層の露出部分を除去して前記最上階層に最上段を形成するステップと、前記パターニングされたハードマスク、前記第１のライナ、および前記最上階層の上に第２のライナ材を形成するステップと、前記第２のライナ材の一部を除去して前記パターニングされたハードマスク、前記第１のライナ、および前記最上階層の側壁に第２のライナを形成するとともに下地階層を露出させるステップと、前記下地階層の露出部分を除去して前記下地階層に下地段を形成するステップと、前記パターニングされたハードマスク、前記第１のライナ、前記第２のライナ、および前記下地階層の上に第３のライナ材を形成するステップと、前記第３のライナ材の一部を除去して前記第１のライナおよび前記下地階層の側壁に第３のライナを形成するとともに別の下地階層を露出させるステップと、前記別の下地階層の露出部分を除去して前記別の下地階層に別の下地段を形成するステップと、前記パターニングされたハードマスクを除去するステップとを含む。
【０１０８】
いくつかの例示的な実施形態について図を参照して説明してきたが、本開示によって包含される各実施形態は、本明細書中で明示的に図示および説明されたこれらの実施形態に限定されないことを当業者は認識し理解するであろう。むしろ、本明細書に記載された実施形態に対する多くの追加、削除、および変更が、法的な均等物を含め、以下に権利主張されるものなどの本開示によって包含される実施形態の範囲から逸脱することなく行われ得る。加えて、開示された一実施形態の特徴は、本開示の範囲内でなお包含されつつ、別の開示された実施形態の特徴と組み合わされてもよい。
【国際調査報告】
2021509225.tif 000017
2021509225.tif 000018