(57)【要約】【課題】リーク電流が小さく、オン抵抗が低い窒化物半導体素子を提供する。【解決手段】ＧａＮ−ＨＦＥＴにおいて、ｎ＋型ＳｉＣ基板１上に、ＡｌＮバッファー層２、ｐ型ＧａＮ層３、アンドープＧａＮ層４及びＡｌＧａＮ層５をこの順に積層させる。また、ＡｌＧａＮ層５上に、ソース電極６及びドレイン電極７を設け、その間にゲート電極８を設ける。そして、ソース電極６をｎ＋型ＳｉＣ基板１まで貫通させる。これにより、ｐ型ＧａＮ層３及びｎ＋型ＳｉＣ基板１をソース電極６に接続する。この結果、ｐ型ＧａＮ層３によるポテンシャルバリアによってリーク電流を低減すると共に、裏面からのフィールドプレート効果によって、電流コラプスによるオン抵抗の増加を抑制する。【選択図】図１
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【特許請求の範囲】
【請求項１】
ｎ型ＳｉＣからなる基板と、
前記基板上に形成され、ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）からなる第１の半導体層と、
前記第１の半導体層上に形成され、ｐ型ＡｌｙＧａ１−ｙＮ（０≦ｙ＜１）からなる第２の半導体層と、
前記第２の半導体層上に形成され、アンドープＡｌｚＧａ１−ｚＮ（０≦ｚ＜１）からなる第３の半導体層と、
前記第３の半導体層上に形成され、アンドープ又はｎ型ＡｌｕＧａ１−ｕＮ（０＜ｕ≦１、ｚ＜ｕ）からなる第４の半導体層と、
前記基板、前記第２の半導体層及び前記第４の半導体層に接続された第１の主電極と、
前記第４の半導体層に接続された第２の主電極と、
前記第４の半導体層上に設けられた制御電極と、
を備えたことを特徴とする窒化物半導体素子。
【請求項２】
前記基板の下面上に設けられ、前記基板に接続された裏面電極をさらに備えたことを特徴とする請求項１記載の窒化物半導体素子。
【請求項３】
前記第４の半導体層上に設けられ、前記制御電極を覆うフィールド絶縁膜と、
前記フィールド絶縁膜上に設けられ、前記第１の主電極に接続されたフィールドプレート電極と、
をさらに備えたことを特徴とする請求項１または２に記載の窒化物半導体素子。
【請求項４】
前記フィールド絶縁膜上に設けられ、前記制御電極に接続された他のフィールドプレート電極をさらに備えたことを特徴とする請求項３記載の窒化物半導体素子。
【請求項５】
前記制御電極と前記第４の半導体層との間にゲート絶縁膜が形成されていることを特徴とする請求項１〜４のいずれか１つに記載の窒化物半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物半導体素子に関し、特に、横形の電力用窒化物半導体素子に関する。
【背景技術】
【０００２】
窒化ガリウム（ＧａＮ）はシリコン（Ｓｉ）に比べてバンドギャップが大きいため、ＧａＮを用いた半導体素子はＳｉを用いた半導体素子よりも臨界電界が高く、小型で高耐圧な素子を実現しやすい。このため、ＧａＮを用いて電力制御用の半導体素子を作製すれば、オン抵抗が低く、損失が小さい素子を実現できる。特に、ＡｌＧａＮ／ＧａＮヘテロ構造を用いた電界効果トランジスタ（ＨＦＥＴ：Heterostructure Field-Effect Transistor）は、単純な素子構造で良好な特性を期待できる。このようなＨＦＥＴにおいては、ＧａＮ層上にＡｌＧａＮ層が形成され、その上にソース電極、ゲート電極及びドレイン電極が形成されている。そして、ＧａＮ層内におけるＡｌＧａＮ層との界面付近に発生した二次元電子ガス（２ＤＥＧ）をキャリアとして、ドレイン電極とソース電極との間に電流を流すことができる（例えば、特許文献１及び２参照。）。
【０００３】
しかしながら、従来のＨＦＥＴには以下に示すような問題点がある。すなわち、通常、大口径のＧａＮ基板を作製することは困難であるため、炭化シリコン（ＳｉＣ）からなるＳｉＣ基板上にＧａＮ層及びＡｌＧａＮ層を結晶成長させることにより、ＡｌＧａＮ／ＧａＮヘテロ構造を実現し、ＨＦＥＴを作製している。この場合、ＳｉＣ基板の格子定数とＡｌＧａＮ層及びＧａＮ層の格子定数とは比較的近いものの、完全には一致していないため、ＳｉＣ基板上にＡｌＧａＮ／ＧａＮのエピタキシャル層を成長させることは可能であるが、ＳｉＣ基板とＧａＮ層との界面には多くの欠陥が生じてしまう。これにより、ＳｉＣ基板とＡｌＧａＮ／ＧａＮへテロ構造との間のバンド不連続が消滅し、ＡｌＧａＮ層上に形成された電極とＳｉＣ基板との間に電圧が印加されると、縦方向にリーク電流が流れてしまう。
【０００４】
なお、絶縁性のＳｉＣ基板を用いることで、リーク電流を抑制することは可能であるが、そうすると、基板のフィールドプレート（ＦＰ）効果が失われてしまう。このため、ソース電極とドレイン電極との間に高電圧を印加したときに、ゲート電極の端部において電界が集中し、この集中した電界により、２ＤＥＧが加速され、ＧａＮ層の結晶欠陥などにトラップされてしまう。そして、このトラップされた電子が、蓄積キャリアとして作用し、電流コラプスを発生させて、オン抵抗を増加させてしまう。
【０００５】
【特許文献１】特開２００５−２４４０７２号公報
【特許文献２】特開２００５−２７７３５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、リーク電流が小さく、オン抵抗が低い窒化物半導体素子を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、ｎ型ＳｉＣからなる基板と、前記基板上に形成され、ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）からなる第１の半導体層と、前記第１の半導体層上に形成され、ｐ型ＡｌｙＧａ１−ｙＮ（０≦ｙ＜１）からなる第２の半導体層と、前記第２の半導体層上に形成され、アンドープＡｌｚＧａ１−ｚＮ（０≦ｚ＜１）からなる第３の半導体層と、前記第３の半導体層上に形成され、アンドープ又はｎ型ＡｌｕＧａ１−ｕＮ（０＜ｕ≦１、ｚ＜ｕ）からなる第４の半導体層と、前記基板、前記第２の半導体層及び前記第４の半導体層に接続された第１の主電極と、前記第４の半導体層に接続された第２の主電極と、前記第４の半導体層上に設けられた制御電極と、を備えたことを特徴とする窒化物半導体素子が提供される。
【発明の効果】
【０００８】
本発明によれば、リーク電流が小さく、オン抵抗が低い窒化物半導体素子を実現することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付している。
【００１０】
（第１の実施形態）  
図１は本発明の第１の実施形態に係るＧａＮ−ＨＦＥＴの構成を模式的に示す断面図である。  
本実施形態に係る窒化物半導体素子は、ＡｌＧａＮ／ＧａＮへテロ構造を利用した横型のＨＦＥＴ（以下、「ＧａＮ−ＨＦＥＴ」という）であり、例えば、高電圧電流の出力制御に用いられるものである。
【００１１】
図１に示すように、本実施形態に係るＧａＮ−ＨＦＥＴにおいては、導電性を有し、導電型がｎ型である炭化シリコン（ＳｉＣ）からなるｎ＋型ＳｉＣ基板１が設けられている。ｎ＋型ＳｉＣ基板１の厚さは、例えば、１００μｍ程度である。また、ｎ＋型ＳｉＣ基板１上には、ＡｌｘＧａ１−ｘＮ（０＜ｘ≦１）、例えば、ＡｌＮからなるＡｌＮバッファー層２が設けられている。ＡｌＮバッファー層２上には、ｐ型のＡｌｙＧａ１−ｙＮ（０≦ｙ＜１）、例えば、ｐ型のＧａＮからなるｐ型ＧａＮ層３が設けられている。ｐ型ＧａＮ層３のシート濃度は、高電圧が印加されてもポテンシャルバリアが消失しないように、完全に空乏化されない程度のシート濃度となっており、例えば、ｐ型ＧａＮ層３における活性化している不純物濃度とｐ型ＧａＮ層３の厚さとの積は、１×１０１３ｃｍ−２程度である。
【００１２】
更に、ｐ型ＧａＮ層３上には、アンドープのＡｌｚＧａ１−ｚＮ（０≦ｚ＜１）、例えば、アンドープのＧａＮからなるアンドープＧａＮ層４が設けられている。アンドープＧａＮ層４上には、アンドープ又はｎ型のＡｌｕＧａ１−ｕＮ（０＜ｕ≦１、ｚ＜ｕ）、例えば、アンドープのＡｌＧａＮからなるＡｌＧａＮ層５が設けられている。ＡｌＮバッファー層２、ｐ型ＧａＮ層３、アンドープＧａＮ層４及びＡｌＧａＮ層５の合計の厚さは、例えば数μｍ程度である。
【００１３】
更にまた、ＡｌＧａＮ層５上には、ソース電極６及びドレイン電極７が相互に離隔して設けられており、ソース電極６とドレイン電極７との間には、ゲート電極８が設けられている。そして、ソース電極６の直下には、ＡｌＧａＮ層５の上面から、ＡｌＧａＮ層５、アンドープＧａＮ層４、ｐ型ＧａＮ層３及びＡｌＮバッファー層２を貫通し、ｎ＋型ＳｉＣ基板１まで到達するようなトレンチ溝が形成されており、ソース電極６はこのトレンチ溝を埋め込むように下方に延出している。これにより、ｎ＋型ＳｉＣ基板１、ＡｌＮバッファー層２、ｐ型ＧａＮ層３、アンドープＧａＮ層４及びＡｌＧａＮ層５は、ソース電極６に接続されている。また、アンドープＧａＮ層４におけるＡｌＧａＮ層５との界面近傍（以下、「ＡｌＧａＮ／ＧａＮへテロ界面」ともいう）には、二次元電子ガス（２ＤＥＧ）が発生するが、ドレイン電極７は、この２ＤＥＧにオーミック接続されている。更に、ゲート電極８は、ＡｌＧａＮ層５との間でショットキー接合を形成している。
【００１４】
次に、本実施形態の作用効果について説明する。  
本実施形態に係るＧａＮ−ＨＦＥＴにおいては、ソース電極６とドレイン電極７との間に電圧を印加することにより、ＡｌＧａＮ／ＧａＮへテロ界面に発生した２ＤＥＧをキャリアとして、ソース電極６とドレイン電極７との間に電流を流すことができる。また、ゲート電極８に負電位を印加することにより、ＡｌＧａＮ／ＧａＮへテロ界面におけるゲート電極８の直下域に空乏層を形成し、電流を遮断することができる。
【００１５】
そして、本実施形態に係るＧａＮ−ＨＦＥＴにおいては、ｎ型不純物が高濃度に導入されており導電性が高いｎ＋型ＳｉＣ基板１が設けられており、このｎ＋型ＳｉＣ基板１はソース電極６に接続されている。これにより、ｎ＋型ＳｉＣ基板１にはソース電極６を介して一定の電位、例えば、接地電位が印加される。この結果、ｎ＋型ＳｉＣ基板１がフィールドプレート電極として機能し、ゲート電極８の端部における電界の集中を防止する。これにより、集中した電界により電子が加速されて結晶欠陥などにトラップされ、電流コラプスを発生させて、オン抵抗を増加させることを防止できる。これにより、低オン抵抗を維持できる。
【００１６】
また、本実施形態に係るＧａＮ−ＨＦＥＴにおいては、ＡｌＮバッファー層２とアンドープＧａＮ層４との間にｐ型ＧａＮ層３が設けられているため、ｎ＋型ＳｉＣ基板１とｐ型ＧａＮ層３との間にポテンシャルバリアが形成される。これにより、基板として導電性が高いｎ＋型ＳｉＣ基板１を使用しても、ｎ＋型ＳｉＣ基板１とドレイン電極７との間のリーク電流を抑制することができる。
【００１７】
更に、仮に、加速された電子がｐ型ＧａＮ層３を突き抜けてｎ＋型ＳｉＣ基板１内に進入しても、ｎ＋型ＳｉＣ基板１内には元々高濃度の電子が存在しているため、進入した電子による電荷量の増加は無視することができる。また、電子はｎ＋型ＳｉＣ基板１の多数キャリアであるため、ソース電極６を介して速やかに排出され、蓄積されることがない。これにより、蓄積キャリアに起因してオン抵抗が増加することがなく、低いオン抵抗を維持することができる。
【００１８】
更にまた、本実施形態においては、ｐ型ＧａＮ層３がソース電極６に接続されているため、ｐ型ＧａＮ層３の電位が変動することがない。これにより、ｎ＋型ＳｉＣ基板１、ｐ型ＧａＮ層３及びアンドープＧａＮ層４からなる寄生バイポーラトランジスタが動作することがなく、この寄生バイポーラトランジスタによる通電によって素子（ＧａＮ−ＨＦＥＴ）が破壊されることがない。また、ｐ型ＧａＮ層３に一定の電位が印加されることにより、ｐ型ＧａＮ層３によるフィールドプレート（ＦＰ）効果も得られる。これにより、電流コラプスによるオン抵抗の増加をより効果的に抑制できる。  
このように、本実施形態によれば、リーク電流が小さく、オン抵抗が低い窒化物半導体素子を実現することができる。
【００１９】
これに対して、従来のＧａＮ−ＨＦＥＴにおいては、ｐ型ＧａＮ層３が設けられていないため、ｎ＋型ＳｉＣ基板１とドレイン電極７との間にポテンシャルバリアが形成されない。このため、導電性が高いｎ＋型ＳｉＣ基板１を設け、このｎ＋型ＳｉＣ基板１とドレイン電極７との間に高電圧を印加すると、ｎ＋型ＳｉＣ基板１からドレイン電極７に向けて電子が流れ、大きなリーク電流が生じてしまう。
【００２０】
また、仮にｐ型ＧａＮ層３が設けられていても、ソース電極６に接続されていないと、ｐ型ＧａＮ層３がフローティング状態となり、空乏化や電子の蓄積などによって電位が変動する。これにより、上述のｎ＋型ＳｉＣ基板１、ｐ型ＧａＮ層３及びアンドープＧａＮ層４からなる寄生バイポーラトランジスタが動作し、電流が集中的に流れ、素子が破壊されてしまう。
【００２１】
更に、上述の電流集中を防止しようとして、基板として低濃度基板又はｐ型基板を使用すると、この基板中又はこの基板とＡｌＮバッファー層２との界面に電子が蓄積されてしまい、この蓄積された電子により、２ＤＥＧが空乏化されてしまう。この結果、結晶欠陥などに電子がトラップされた場合と同様に、オン抵抗が増加してしまう。
【００２２】
なお、本実施形態に係るＧａＮ−ＨＦＥＴにおいては、ソース電極６とドレイン電極７との間に、ｐ型ＧａＮ層３、アンドープＧａＮ層４及びＡｌＧａＮ層５からなるダイオードが形成されている。そして、アンドープＧａＮ層４の厚さをゲート電極８とドレイン電極７との間の距離よりも小さくすれば、このダイオードの耐圧が素子の耐圧となる。これにより、素子に高電圧が印加されたときに、このダイオードの部分でアバランシェ降伏が起こり、発生したホールがｐ型ＧａＮ層３に流れ込む。このとき、ｐ型ＧａＮ層３の不純物濃度を高くしておけば、流れこんだホールがソース電極６を介して速やかに排出され、それ以上のキャリアの発生を抑えることができる。これにより、ＧａＮ−ＨＦＥＴのアバランシェ耐量を高めることができる。従って、安定した耐圧と高アバランシェ耐量を得るためには、アンドープＧａＮ層４の厚さをゲート電極８とドレイン電極７との間の距離よりも小さくし、ｐ型ＧａＮ層３の不純物濃度を高くすることが望ましい。
【００２３】
また、本実施形態においては、ｐ型ＧａＮ層３がソース電極６に接続されているため、基板として絶縁性基板を使用しても、ｐ型ＧａＮ層３によって裏面側からのＦＰ効果はある程度得られる。しかしながら、基板として絶縁性基板を使用すると、上述の如く、基板内又は基板とＡｌＮバッファー層２との界面に蓄積された電子によってオン抵抗が増大してしまう。また、通常、絶縁性ＳｉＣ基板はｎ＋型ＳｉＣ基板と比較して作製コストが高い。これに対して、ｎ＋型ＳｉＣ基板は、欠陥が少なく大口径の基板を低コストで作製することができる。このため、本実施形態に係るＧａＮ−ＨＦＥＴの基板には、ｎ＋型ＳｉＣ基板を使用することが好ましい。
【００２４】
（第２の実施形態）  
図２は、本発明の第２の実施形態に係るＧａＮ−ＨＦＥＴの構造を模式的に示す断面図である。  
なお、図２において、図１と同一部分には同一番号を付してその詳しい説明は省略し、異なる部分についてのみ説明する。後述する他の図面についても同様である。
【００２５】
図２に示すように、本実施形態に係るＧａＮ−ＨＦＥＴにおいては、前述の第１の実施形態に係るＧａＮ−ＨＦＥＴ（図１参照）の構成に加えて、ｎ＋型ＳｉＣ基板１の下面上の全面に裏面電極９が設けられている。裏面電極９はｎ＋型ＳｉＣ基板１に接することにより、ｎ＋型ＳｉＣ基板１に接続されている。このため、ソース電極６は裏面電極９までは到達していないが、ｎ＋型ＳｉＣ基板１を介して裏面電極９に接続されている。
【００２６】
本実施形態によれば、裏面電極９をソース引出電極として使用することができるため、素子の上面にはドレイン電極パッド（図示せず）のみを形成すればよく、ソース電極パッドを形成する必要がない。これにより、素子面積を小さくすることができ、チップコストを低減することが可能となる。なお、上述の効果を得るためには、基板が導電性基板であることが必要である。また、ソース電極の引き出し抵抗を小さくし、低オン抵抗を得るためには、ｎ＋型ＳｉＣ基板１の抵抗率は低く、厚さは薄いことが望ましい。基板抵抗、すなわち、ｎ＋型ＳｉＣ基板１の抵抗率と厚さとの積が、素子（ＧａＮ−ＨＦＥＴ）のオン抵抗よりも低くなるように、基板抵抗は１ｍΩｃｍ２以下であることが望ましい。本実施形態における上記以外の構成及び作用効果は、前述の第１の実施形態と同様である。
【００２７】
（第３の実施形態）  
図３は、本発明の第３の実施形態に係るＧａＮ−ＨＦＥＴの構造を模式的に示す断面図である。  
図３に示すように、本実施形態に係るＧａＮ−ＨＦＥＴにおいては、前述の第２の実施形態に係るＧａＮ−ＨＦＥＴ（図２参照）の構成に加えて、ＡｌＧａＮ層５上にゲート電極８を覆うようにフィールド絶縁膜１０が設けられており、このフィールド絶縁膜１０上にソース電極６に接続されたソースフィールドプレート電極（以下、「ソースＦＰ電極」という）１１が設けられている。ソースＦＰ電極１１は、フィールド絶縁膜１０上において、ソース電極６の直上域から、ゲート電極８の直上域を越えて、ドレイン電極７の直上域の近傍まで張り出している。
【００２８】
本実施形態においては、ゲート電極８の直上域を含む領域に、ソース電極６に接続されたソースＦＰ電極１１を設けることにより、ｐ型ＧａＮ層３、ｎ＋型ＳｉＣ基板１及び裏面電極９による裏面（下面）側からのＦＰ効果に加えて、表面（上面）側からのＦＰ効果も得ることができる。これにより、ゲート電極８の端部における電界集中がより効果的に抑制され、電流コラプスがより効果的に抑制される。本実施形態における上記以外の構成及び作用効果は、前述の第２の実施形態と同様である。
【００２９】
（第３の実施形態の第１の変形例）  
図４は、第３の実施形態の第１の変形例に係るＧａＮ−ＨＦＥＴの構造を模式的に示す断面図である。  
図４に示すように、本変形例に係るＧａＮ−ＨＦＥＴは、前述の第３の実施形態に係るＧａＮ−ＨＦＥＴ（図３参照）と比較して、フィールド絶縁膜１０が２層になっている点が異なっている。そして、フィールド絶縁膜１０の下層１０ａはＡｌＧａＮ層５上におけるゲート電極８とドレイン電極７との間の領域に設けられており、この下層１０ａ上に、ゲート電極８に接続されたゲートＦＰ電極１２が設けられている。また、下層１０ａ及びゲートＦＰ電極１２を覆うように、フィールド絶縁膜１０の上層１０ｂが設けられており、この上層１０ｂ上に、ソースＦＰ電極１１が設けられている。これにより、ソースＦＰ電極１１とゲートＦＰ電極１２とは、上層１０ｂによって相互に絶縁されている。
【００３０】
本変形例によれば、ゲート電極８の直上域を含む領域に、ゲート電極８に接続されたゲートＦＰ電極１２を形成することにより、ゲート電極８の端部における電界集中をより効果的に抑制することができる。また、ソースＦＰ電極１１及びゲートＦＰ電極１２が電界集中を抑制することにより、素子の耐圧も向上する。本変形例における上記以外の構成及び作用効果は、前述の第３の実施形態と同様である。
【００３１】
（第３の実施形態の第２の変形例）  
図５は、第３の実施形態の第２の変形例に係るＧａＮ−ＨＦＥＴの構造を模式的に示す断面図である。  
図５に示すように、本変形例に係るＧａＮ−ＨＦＥＴにおいては、前述の第１の変形例に係るＧａＮ−ＨＦＥＴ（図４参照）の構成に加えて、ドレイン電極７に接続されたドレインＦＰ電極１３が設けられている。ドレインＦＰ電極１３は、フィールド絶縁膜１０の上層１０ｂ上に設けられており、ドレイン電極７の直上域からゲート電極８の直上域に向けて張り出している。
【００３２】
本変形例によれば、ドレイン電極７の直上域を含む領域に、ドレイン電極７に接続されたドレインＦＰ電極１３を設けることにより、ドレイン電極７の端部における電界集中を抑制することができる。これにより、素子の耐圧をより一層向上させることができる。本変形例における上記以外の構成及び作用効果は、前述の第３の実施形態の第１の変形例と同様である。なお、本変形例においては、ソースＦＰ電極１１及びゲートＦＰ電極１２のうち、少なくとも一方を省略してもよい。
【００３３】
（第４の実施形態）  
図６は、本発明の第４の実施形態に係るＧａＮ−ＨＦＥＴの構造を模式的に示す断面図である。  
図６に示すように、本実施形態に係るＧａＮ−ＨＦＥＴにおいては、前述の第３の実施形態の第１の変形例に係るＧａＮ−ＨＦＥＴ（図４参照）の構成に加えて、ＡｌＧａＮ層５とゲート電極８との間にゲート絶縁膜１４が形成されている。これにより、ゲート電極８はショットキーゲートではなく、ＭＩＳ（Metal Insulator Semiconductor：金属−絶縁物−半導体）ゲートとなっている。
【００３４】
本実施形態によれば、ゲート絶縁膜１４を設けることにより、ＡｌＧａＮ層５とゲート電極８とがショットキー接合している場合と比較して、ゲートリーク電流を大幅に低減することができる。本実施形態における上記以外の構成及び作用効果は、前述の第３の実施形態の第１の変形例と同様である。
【００３５】
（第４の実施形態の変形例）  
図７は、第４の実施形態の変形例に係るＧａＮ−ＨＦＥＴの構造を模式的に示す断面図である。  
図７に示すように、本変形例に係るＧａＮ−ＨＦＥＴにおいては、前述の第４の実施形態に係るＧａＮ−ＨＦＥＴ（図６参照）の構成に加えて、ＡｌＧａＮ層５の厚さ方向全域及びアンドープＧａＮ層４の上層部におけるゲート電極８の直下域に、ｐ層１５が選択的に形成されている。すなわち、ｐ層１５は、ＡｌＧａＮ層５の上面におけるゲート電極８の直下域から直下に向けて延び、ＡｌＧａＮ／ＧａＮへテロ界面の一部に介入している。ｐ層１５は、ｐ型不純物が導入されて導電型がｐ型となった部分である。
【００３６】
本変形例においては、ｐ層１５を形成することにより、ゲートしきい値電圧をプラス側にシフトさせることができる。例えば、ゲート電極８に接地電位を印加したときに、ｐ層１５に負のチャージが発生し、ｐ層１５の周囲が空乏化される。これにより、２ＤＥＧが分断されて、素子がオフ状態となる。このようにして、ノーマリーオフ動作を実現することができる。このとき、本変形例に係るＧａＮ−ＨＦＥＴにおいては、ゲート絶縁膜１４が形成されているため、ゲート電極８に大きなプラス電圧を印加しても、ゲートリーク電流を抑えることができる。この結果、ノーマリーオフであり、且つ、チャネル抵抗が低く、オン抵抗が低いＧａＮ−ＨＦＥＴを実現することができる。
【００３７】
なお、図には示さないが、ｐ層１５は、いずれかの位置でソース電極６に接続されていることが望ましい。これにより、ゲート電極８に電圧を印加して、素子をスイッチングするときに、ｐ層１５に対してホールを速やかに充放電することができる。本変形例における上記以外の構成及び作用効果は、前述の第４の実施形態と同様である。
【００３８】
（第５の実施形態）  
図８は、本発明の第５の実施形態に係るＧａＮ−ＨＦＥＴの構造を模式的に示す上面図である。  
図８に示すように、本実施形態に係るＧａＮ−ＨＦＥＴにおいては、ソース電極６が素子の外周を取り囲むように形成されている。図８に示すＡ−Ａ’線による断面図は、例えば、図２と同様であり、素子の裏面全体には裏面電極９が形成されており、ソース引出電極となっている。
【００３９】
本実施形態においては、ソース電極６はｎ＋型ＳｉＣ基板１に到達するように形成されており、ｎ＋型ＳｉＣ基板１及び裏面電極９に接続されている。このため、ソース電極６は、素子分離と同様な役割を果たし、素子の外部の電界から素子の内部を遮蔽することができる。この結果、素子の動作を安定させることができる。本実施形態における上記以外の構成及び作用効果は、前述の第２の実施形態と同様である。
【００４０】
（第６の実施形態）  
図９は、本発明の第６の実施形態に係るＧａＮ−ＨＦＥＴの構造を模式的に示す断面図である。  
図９に示すように、本実施形態に係るＧａＮ−ＨＦＥＴにおいては、前述の第３の実施形態の第１の変形例に係るＧａＮ−ＨＦＥＴ（図４参照）の構成に加えて、ＡｌＮバッファー層２とｐ型ＧａＮ層３との間に、ｎ型のＡｌｖＧａ１−ｖＮ（０≦ｖ＜１、ｖ＜ｘ）、例えば、ｎ型のＧａＮからなるｎ型ＧａＮ層１６が設けられている。
【００４１】
一般に、ＧａＮ層をエピタキシャル成長させる際に、基板面に平行な方向の成長速度、すなわち、横方向成長速度を高くすると、結晶欠陥の密度を低減でき、結晶性が向上する。しかし、その反面、不純物が取り込まれ易くなるため、導電型はｎ型になり易い。従って、結晶性が高いｐ型ＧａＮ層を形成することは、やや困難である。そこで、本実施形態においては、ＡｌＮバッファー層２上に、先ず、欠陥密度を低減させるｎ型ＧａＮ層１６を形成し、その後、ｐ型ＧａＮ層３を形成することにより、ｐ型ＧａＮ層３、アンドープＧａＮ層４及びＡｌＧａＮ層５の結晶性を向上させている。ｎ型ＧａＮ層１６を形成してもｐ型ＧａＮ層３によりポテンシャルバリアは発生するため、リーク電流の低減と結晶性の改善とを両立させることができる。結晶性が改善されることにより、素子の歩留り及び信頼性が向上する。
【００４２】
また、ｐ型ＧａＮ層３はソース電極６に接続されているため、ｐ型ＧａＮ層３の下にｎ型ＧａＮ層１６を設けても、ｎ型ＧａＮ層１６の電位が変動して素子の動作に影響を与えることはない。更に、電界加速された電子が、ｐ型ＧａＮ層３のポテンシャルバリアを越えてｎ型ＧａＮ層１６に飛び込んだとしても、ｎ型ＧａＮ層１６にｎ型不純物を高濃度にドープしておけば、飛び込んできた電子の電荷量が無視できるだけでなく、多数キャリアであることから速やかにソース電極６へと排出され、蓄積されない。これにより、低いオン抵抗を維持することができる。本実施形態における上記以外の構成及び作用効果は、前述の第３の実施形態の第１の変形例と同様である。
【００４３】
（第６の実施形態の変形例）  
図１０は、第６の実施形態の変形例に係るＧａＮ−ＨＦＥＴの構造を模式的に示す断面図である。  
図１０に示すように、本変形例に係るＧａＮ−ＨＦＥＴにおいては、前述の第６の実施形態に係るＧａＮ−ＨＦＥＴ（図９参照）の構成に加えて、ｎ型ＧａＮ層１６とｐ型ＧａＮ層３との間に、アンドープのＡｌｗＧａ１−ｗＮ（０＜ｗ≦１、ｖ＜ｗ）、例えば、アンドープのＡｌＮからなるＡｌＮ層１７が設けられている。
【００４４】
本変形例においては、ｎ型ＧａＮ層１６とｐ型ＧａＮ層３との間にＡｌＮ層１７を設けることにより、ｎ型ＧａＮ層１６に含まれるｎ型ドーパントがｐ型ＧａＮ層３内に染み出すことを抑制できる。これにより、より安定したプロファイル制御が可能となる。また、ｎ型ＧａＮ層１６とＡｌＮ層１７との界面、及びＡｌＮ層１７とｐ型ＧａＮ層３との界面の双方にポテンシャルバリアが形成されるため、ｎ＋型ＳｉＣ基板１とドレイン電極７との間のリーク電流をより確実に低減することができる。本変形例における上記以外の構成及び作用効果は、前述の第６の実施形態と同様である。
【００４５】
（第７の実施形態）  
図１１は、本発明の第７の実施形態に係るＧａＮ−ＨＦＥＴの構造を模式的に示す断面図である。  
図１１に示すように、本実施形態に係るＧａＮ−ＨＦＥＴは、前述の第６の実施形態の変形例に係るＧａＮ−ＨＦＥＴ（図１０参照）と比較して、ソース電極６を埋め込むためのトレンチ溝がｐ型ＧａＮ層３までしか形成されておらず、また、ソース電極６が、素子の外部で裏面電極９に接続されている点が異なっている。
【００４６】
本実施形態に係るＧａＮ−ＨＦＥＴにおいては、ＡｌＮ層１７、ｎ型ＧａＮ層１６、ＡｌＮバッファー層２及びｎ＋型ＳｉＣ基板１は、ソース電極６に接触してはいないものの、ソース電極６に接続されたｐ型ＧａＮ層３と裏面電極９とに挟まれているため、ソース電極６と同電位となる。これにより、前述の第６の実施形態の変形例に係るＧａＮ−ＨＦＥＴ（図１０参照）と同様な電気的特性を得ることができる。そして、本実施形態においては、ソース電極６を埋め込むためのトレンチ溝が浅くてよいため、素子の作製が容易である。すなわち、本実施形態によれば、前述の第６の実施形態の変形例に係るＧａＮ−ＨＦＥＴと同等な性能を持つ素子を、より容易に作製することができる。
【００４７】
（第８の実施形態）  
図１２は、本発明の第８の実施形態に係るＧａＮ−ＨＦＥＴの構造を模式的に示す断面図である。  
図１２に示すように、本実施形態に係るＧａＮ−ＨＦＥＴは、前述の第７の実施形態に係るＧａＮ−ＨＦＥＴ（図１１参照）と比較して、ｐ型ＧａＮ層３の替わりに、ｐ型ＩｎＧａＮ層１８が設けられている点が異なっている。ｐ型ＩｎＧａＮ層１８は、ｐ型のＩｎｔＧａ１−ｔＮ（０＜ｔ＜１）により形成されている。
【００４８】
ｐ型ＩｎＧａＮ層は、ｐ型ＧａＮ層と比較してバンドギャップが狭いため、ｐ型不純物の活性化率が高い。すなわち、ｐ型ＧａＮ層においては、注入したｐ型不純物のうち、活性化してホールを供給する不純物の割合は、１００分の１程度である。このため、ｐ型ＧａＮ層の実効的な不純物濃度を十分に高めようとすると、その１００倍程度の不純物をドープすることになり、ｐ型ＧａＮ層の結晶性が低下してしまう。従って、ｐ型ＧａＮ層において良好な結晶性を維持したまま、実効的な不純物濃度を増大させることはやや困難である。これに対して、ｐ型ＩｎＧａＮ層はｐ型不純物の活性化率が高いため、良好な結晶性を維持したまま高濃度化することが容易であり、低いコンタクト抵抗が得られ易い。これにより、アバランシェ降伏によりホールが発生しても、ホールの排出抵抗が低いため、高いアバランシェ耐量を得ることができる。本実施形態における上記以外の構成及び作用効果は、前述の第７の実施形態と同様である。
【００４９】
（第８の実施形態の第１の変形例）  
図１３は、第８の実施形態の第１の変形例に係るＧａＮ−ＨＦＥＴの構造を模式的に示す断面図である。  
図１３に示すように、本変形例に係るＧａＮ−ＨＦＥＴにおいては、前述の第８の実施形態に係るＧａＮ−ＨＦＥＴ（図１２参照）の構成に加えて、ＡｌＮ層１７とアンドープＧａＮ層４との間に、ｐ型ＧａＮ層３が設けられている。すなわち、ｐ型層として、ｐ型ＧａＮ層３及びｐ型ＩｎＧａＮ層１８の２層が設けられている。
【００５０】
上述の如く、ｐ型ＩｎＧａＮ層はｐ型ＧａＮ層よりもバンドギャップが狭いため、ｐ型不純物の活性化率は高いものの、その反面、ポテンシャルバリアの高さは低くなる。また、ｐ型ＩｎＧａＮ層は、ｐ型ＧａＮ層と比較して、厚く堆積させることが困難である。そこで、本変形例においては、ｐ型ＧａＮ層３とｐ型ＩｎＧａＮ層１８とを組み合わせることにより、低いコンタクト抵抗率と高いポテンシャルバリアとを両立させている。また、ｐ型ＩｎＧａＮ層１８の厚さを薄くできるため、成膜も容易になる。本変形例における上記以外の構成及び作用効果は、前述の第８の実施形態と同様である。
【００５１】
（第８の実施形態の第２の変形例）  
図１４は、第８の実施形態の第２の変形例に係るＧａＮ−ＨＦＥＴの構造を模式的に示す断面図である。  
図１４に示すように、本変形例に係るＧａＮ−ＨＦＥＴにおいては、前述の第８の実施形態の第１の変形例に係るＧａＮ−ＨＦＥＴ（図１３参照）と比較して、ソース電極６をｎ＋型ＳｉＣ基板１まで到達させており、素子の外部においては、ソース電極６は裏面電極９に接続されていない点が異なっている。これにより、ｎ＋型ＳｉＣ基板１、ＡｌＮバッファー層２、ｎ型ＧａＮ層１６、ＡｌＮ層１７、ｐ型ＧａＮ層３、ｐ型ＩｎＧａＮ層１８、アンドープＧａＮ層４及びＡｌＧａＮ層５は、ソース電極６に接触しており、ソース電極６に接続されている。また、裏面電極９はｎ＋型ＳｉＣ基板１を介してソース電極６に接続されている。
【００５２】
このような構成によっても、ｐ型ＩｎＧａＮ層１８、ｐ型ＧａＮ層３、ｎ＋型ＳｉＣ基板１、裏面電極９、ソースＦＰ電極１１、ゲートＦＰ電極１２のＦＰ効果により電界の集中が緩和されるため、オン抵抗が低いと共に耐圧が高く、ｎ型ＧａＮ層１６とＡｌＮ層１７との界面及びＡｌＮ層１７とｐ型ＧａＮ層３との界面にポテンシャルバリアが形成されるためリーク電流が少なく、裏面電極９をソース引出電極として利用できるため素子面積が小さく、ｎ型ＧａＮ層１６が形成されているため結晶性が高く、ＡｌＮ層１７が設けられているためプロファイル制御が安定し、ｐ型ＧａＮ層３の存在によりポテンシャルバリアが高く、ｐ型ＩｎＧａＮ層１８が設けられているためコンタクト抵抗率が低く、ｐ型ＩｎＧａＮ層１８が薄いため成膜が容易であるＧａＮ−ＨＦＥＴを実現することができる。
【００５３】
（第９の実施形態）  
図１５は、本発明の第９の実施形態に係るＧａＮ−ＨＦＥＴの構造を模式的に示す断面図である。  
図１５に示すように、本実施形態に係るＧａＮ−ＨＦＥＴは、前述の第７の実施形態に係るＧａＮ−ＨＦＥＴ（図１１参照）の構成に加えて、ｐ型ＧａＮ層３とアンドープＧａＮ層４との間に、低濃度ｐ型ＧａＮ層１９が設けられている。低濃度ｐ型ＧａＮ層１９は、ｐ型のＡｌｙＧａ１−ｙＮ（０≦ｙ＜１）により形成されており、そのｐ型不純物の濃度は、ｐ型ＧａＮ層３におけるｐ型不純物の濃度よりも低い。また、ソース電極６は低濃度ｐ型ＧａＮ層１９の上層部まで到達しており、低濃度ｐ型ＧａＮ層１９におけるソース電極６と接する領域には、ｐ＋コンタクト層２０が形成されている。
【００５４】
前述の如く、ｐ型ＧａＮ層３のシート不純物濃度は、ドレイン電極７に高電圧が印加されても完全に空乏化されない程度の値となっているが、低濃度ｐ型ＧａＮ層１９のシート不純物濃度はそれより低いため、電圧の印加によって完全空乏化され、耐圧を保持することができる。また、前述の如く、結晶性が良好で不純物濃度が高いｐ型ＧａＮ層３を形成することは困難であるが、低濃度ｐ型ＧａＮ層１９であれば、結晶性が高い膜を比較的容易に形成することができる。
【００５５】
更に、低濃度ｐ型ＧａＮ層１９はソース電極６に接続されているため、ｐ型ＧａＮ層３内及び低濃度ｐ型ＧａＮ層１９内に発生したホールは、低濃度ｐ型ＧａＮ層１９内を走行し、ソース電極６を介して排出される。これにより、ソース電極６を埋め込むためのトレンチ溝を浅く形成することができる。
【００５６】
更にまた、ｐ＋コンタクト層２０が形成されていることにより、低濃度ｐ型ＧａＮ層１９とソース電極６との間のホールのコンタクト抵抗率を低減することができる。ｐ＋コンタクト層２０は必ずしも必要ではないが、コンタクト抵抗率を低減するためには、形成されていることが望ましい。本実施形態における上記以外の構成及び作用効果は、前述の第７の実施形態と同様である。
【００５７】
（第１０の実施形態）  
図１６は、本発明の第１０の実施形態に係るＧａＮ−ＨＦＥＴの構造を模式的に示す断面図である。  
図１６に示すように、本実施形態に係るＧａＮ−ＨＦＥＴは、前述の第９の実施形態に係るＧａＮ−ＨＦＥＴ（図１５参照）と比較して、ｐ型ＧａＮ層３は形成されておらず、低濃度ｐ型ＧａＮ層１９のみが形成されており、また、ソース電極６がｎ＋型ＳｉＣ基板１まで到達している点が異なっている。そして、アンドープＧａＮ層４の厚さをａとし、低濃度ｐ型ＧａＮ層１９の厚さをｂとし、ゲート電極８とドレイン電極７との間の距離をｃとするとき、（ａ＋ｂ）＜ｃの関係が成立している。
【００５８】
本実施形態に係るＧａＮ−ＨＦＥＴにおいては、ソース電極６とドレイン電極７との間に高電圧が印加されると、低濃度ｐ型ＧａＮ層１９が空乏化し、ポテンシャルバリアが消失する。これにより、ソフトブレークダウンが起こる。このブレークダウンでは、縦方向のアバランシェ降伏と同様に、発生したホールは低濃度ｐ型ＧａＮ層１９に向かうが、低濃度ｐ型ＧａＮ層１９はソース電極６に接続されているため、ホールが抜けやすい。
【００５９】
一方、ＧａＮ−ＨＦＥＴにおいては、ゲート電極８とドレイン電極７との間の領域で、横方向のアバランシェ降伏も発生し得る。横方向のアバランシェ降伏が発生すると、発生したホールはゲート電極に向かうが、ホールはゲート電極を介しては抜けにくい。従って、横方向のアバランシェ降伏が発生する前に縦方向のソフトブレークダウンが発生する方が、素子の動作は安定する。従って、ＧａＮ−ＨＦＥＴの素子耐圧は、ソフトブレークダウンが発生する電圧によって決まることが好ましい。
【００６０】
そして、縦方向のソフトブレークダウンが起こる電圧は、アンドープＧａＮ層４の厚さａ及び低濃度ｐ型ＧａＮ層１９の厚さｂとの合計厚さ（ａ＋ｂ）によって決まる。一方、横方向のアバランシェ降伏が起こる電圧は、ゲート電極８とドレイン電極７との間のｃによって決まる。従って、厚さ（ａ＋ｂ）は距離ｃよりも小さいことが好ましい。これにより、安定した耐圧を得ることができる。
【００６１】
また、本実施形態においては、ｐ型ＧａＮ層として不純物濃度が低い低濃度ｐ型ＧａＮ層１９を設けることにより、結晶性の劣化が抑制され、その上に良質なアンドープＧａＮ層４及びＡｌＧａＮ層５を成長させることができる。この結果、電子移動度が向上することだけでなく、電流コラプスの原因となる欠陥の密度が低減することによっても、オン抵抗が低減する。
【００６２】
なお、図１６には、ｎ型ＧａＮ層１６及びＡｌＮ層１７が形成された構造を示しているが、ｎ型ＧａＮ層１６及びＡｌＮ層１７は省略可能である。本実施形態における上記以外の構成及び作用効果は、前述の第９の実施形態と同様である。
【００６３】
（第１１の実施形態）  
図１７は、本発明の第１１の実施形態に係るＧａＮ−ＨＦＥＴの構造を模式的に示す断面図である。  
図１７に示すように、本実施形態に係るＧａＮ−ＨＦＥＴにおいては、前述の第３の実施形態の第１の変形例に係るＧａＮ−ＨＦＥＴ（図４参照）の構成に加えて、ｎ＋型ＳｉＣ基板１とＡｌＮバッファー層２との間に、ｐ型のＳｉＣからなるｐ型ＳｉＣ層２１が設けられている。ｐ型ＳｉＣ層２１は、ｎ＋型ＳｉＣ基板１の上面上にｐ型ＳｉＣ層を結晶成長させる方法、又は、ｎ＋型ＳｉＣ基板１の上面上にボロン若しくはアルミニウムなどのｐ型不純物をドーピングした層を結晶成長させる方法などにより、形成することができる。
【００６４】
本実施形態によれば、ｐ型ＧａＮ層３とアンドープＧａＮ層４との間のポテンシャルバリアに加えて、ｎ＋型ＳｉＣ基板１とｐ型ＳｉＣ層２１との間にもポテンシャルバリアが形成されるため、リーク電流をより確実に抑制することができる。本実施形態における上記以外の構成及び作用効果は、前述の第３の実施形態の第１の変形例と同様である。
【００６５】
（第１１の実施形態の第１の変形例）  
図１８は、第１１の実施形態の第１の変形例に係るＧａＮ−ＨＦＥＴの構造を模式的に示す断面図である。  
図１８に示すように、本変形例に係るＧａＮ−ＨＦＥＴは、前述の第１１の実施形態に係るＧａＮ−ＨＦＥＴ（図１７参照）と比較して、ｐ型ＧａＮ層３の替わりに低濃度ｐ型ＧａＮ層１９が設けられており、アンドープＧａＮ層４の厚さをａとし、低濃度ｐ型ＧａＮ層１９の厚さをｂとし、ゲート電極８とドレイン電極７との間の距離をｃとするとき、（ａ＋ｂ）＜ｃの関係が成立している。
【００６６】
本変形例によれば、低濃度ｐ型ＧａＮ層１９が空乏化しても、ｐ型ＳｉＣ層２１が設けられているため、耐圧は低下しない。また、（ａ＋ｂ）＜ｃとすることにより、素子耐圧を縦方向耐圧で決めることができる。これにより、安定した耐圧が得られると共に、高いアバランシェ耐量を得ることができる。本変形例における上記以外の構成及び作用効果は、前述の第１１の実施形態と同様である。
【００６７】
（第１１の実施形態の第２の変形例）  
図１９は、第１１の実施形態の第２の変形例に係るＧａＮ−ＨＦＥＴの構造を模式的に示す断面図である。  
図１９に示すように、本変形例に係るＧａＮ−ＨＦＥＴは、前述の第１１の実施形態に係るＧａＮ−ＨＦＥＴ（図１７参照）と比較して、ｐ型ＧａＮ層３が設けられていない点が異なっている。また、アンドープＧａＮ層４の厚さａは、ゲート電極８とドレイン電極７との間の距離ｃよりも小さくなっている。すなわち、ａ＜ｃの関係が成立している。
【００６８】
本変形例によれば、ｐ型ＧａＮ層３を設けなくても、ｐ型ＳｉＣ層２１を設けることにより、ｎ＋型ＳｉＣ基板１とドレイン電極７との間にポテンシャルバリアを形成し、リーク電流をある程度抑制することができる。また、ａ＜ｃとすることにより、素子耐圧を縦方向耐圧により決めることができるため、安定した耐圧が得られると共に、高アバランシェ耐量を実現することができる。本変形例における上記以外の構成及び作用効果は、前述の第１１の実施形態と同様である。
【００６９】
以上、本発明を第１乃至第１１の実施形態及びそれらの変形例により説明したが、本発明はこれらの例に限定されるものではなく、例えば、前述の各実施形態及び変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００７０】
例えば、前述の各実施形態及び変形例は、相互に組み合わせて実施することもできる。例えば、前述の第２乃至第６、第１０及び第１１の実施形態並びにそれらの変形例においては、素子の下面に裏面電極９を設ける例を示したが、裏面電極９は省略してもよい。また、前述の第４の実施形態（図６参照）及びその変形例（図７参照）以外の例においても、ゲート絶縁膜を設けることが可能である。更に、第３の実施形態の第２の変形例（図５参照）以外の例において、ドレインＦＰ電極を設けてもよい。
【００７１】
また、前述の各実施形態及び変形例においては、ＡｌＧａＮ層５がアンドープのＡｌＧａＮにより形成されている例を示したが、ＡｌＧａＮ層５はｎ型のＡｌＧａＮにより形成されていてもよい。又は、ＡｌＧａＮ層５はＡｌＮにより形成されていてもよい。また、前述の各実施形態及び変形例においては、アンドープＧａＮ層４がＧａＮにより形成されている例を示したが、アンドープＧａＮ層４はＡｌＧａＮにより形成されていてもよい。すなわち、前述の各実施形態及び変形例に係るＧａＮ−ＨＦＥＴにおいては、ＡｌＧａＮ／ＧａＮへテロ構造の替わりに、ＡｌＮ／ＡｌＧａＮへテロ構造など、各層のＡｌとＧａとの組成比を任意に設定したヘテロ構造を用いてもよい。
【００７２】
更に、前述の各実施形態及び変形例においては、ｎ＋型ＳｉＣ基板１とｐ型ＧａＮ層３との間にＡｌＮからなるＡｌＮバッファー層２を設ける例を示したが、ｎ＋型ＳｉＣ基板１とｐ型ＧａＮ層３との間には電位差が生じないため、その間のバッファー層の構造によって素子の電気的特性が変化することはない。このため、ＡｌＮバッファー層２の材料及び構造は上述の例に限定されず、ＡｌＮバッファー層２は、Ａｌ組成比を任意に設定したＡｌＧａＮによって形成してもよく、ＡｌＮ層とＧａＮ層との積層構造としてもよい。
【００７３】
更にまた、前述の各実施形態及び変形例においては、ゲート部分をプレナーショットキーゲート構造とする例を示したが、これに限定されず、リセスゲート構造又はＧａＮキャップ層が形成された構造など、他のゲート構造でも実施可能である。更にまた、本発明の効果は、ゲート絶縁膜及びフィールド絶縁膜などの絶縁膜の材料によっても限定されない。これらの絶縁膜の材料は、例えば、ＳｉＮ、ＳｉＯ２、Ａｌ２Ｏ３又はＨｆＯ２など、半導体プロセスにおいて使用可能な絶縁材料であればよい。
【００７４】
更にまた、前述の各実施形態及び変形例で示したＨＦＥＴのゲート・ドレイン間はヘテロ構造ショットキーバリアダイオード（ＨＳＢＤ）であることから、ゲート電極をアノード電極に置き換え、アノード電極をｎ＋型ＳｉＣ基板１及びｐ型ＧａＮ層３に接続することにより、リーク電流が少なくオン電圧が低いＨＳＢＤを実現することができる。
【図面の簡単な説明】
【００７５】
【図１】本発明の第１の実施形態に係るＧａＮ−ＨＦＥＴを示す断面図である。
【図２】本発明の第２の実施形態に係るＧａＮ−ＨＦＥＴを示す断面図である。
【図３】本発明の第３の実施形態に係るＧａＮ−ＨＦＥＴを示す断面図である。
【図４】第３の実施形態の第１の変形例に係るＧａＮ−ＨＦＥＴを示す断面図である。
【図５】第３の実施形態の第２の変形例に係るＧａＮ−ＨＦＥＴを示す断面図である。
【図６】本発明の第４の実施形態に係るＧａＮ−ＨＦＥＴを示す断面図である。
【図７】第４の実施形態の変形例に係るＧａＮ−ＨＦＥＴを示す断面図である。
【図８】本発明の第５の実施形態に係るＧａＮ−ＨＦＥＴを示す上面図である。
【図９】本発明の第６の実施形態に係るＧａＮ−ＨＦＥＴを示す断面図である。
【図１０】第６の実施形態の変形例に係るＧａＮ−ＨＦＥＴを示す断面図である。
【図１１】本発明の第７の実施形態に係るＧａＮ−ＨＦＥＴを示す断面図である。
【図１２】本発明の第８の実施形態に係るＧａＮ−ＨＦＥＴを示す断面図である。
【図１３】第８の実施形態の第１の変形例に係るＧａＮ−ＨＦＥＴを示す断面図である。
【図１４】第８の実施形態の第２の変形例に係るＧａＮ−ＨＦＥＴを示す断面図である。
【図１５】本発明の第９の実施形態に係るＧａＮ−ＨＦＥＴを示す断面図である。
【図１６】本発明の第１０の実施形態に係るＧａＮ−ＨＦＥＴを示す断面図である。
【図１７】本発明の第１１の実施形態に係るＧａＮ−ＨＦＥＴを示す断面図である。
【図１８】第１１の実施形態の第１の変形例に係るＧａＮ−ＨＦＥＴを示す断面図である。
【図１９】第１１の実施形態の第２の変形例に係るＧａＮ−ＨＦＥＴを示す断面図である。
【符号の説明】
【００７６】
１  ｎ＋型ＳｉＣ基板、２  ＡｌＮバッファー層（第１の半導体層）、３  ｐ型ＧａＮ層（第２の半導体層）、４  アンドープＧａＮ層（第３の半導体層）、５  ＡｌＧａＮ層（第４の半導体層）、６  ソース電極（第１の主電極）、７  ドレイン電極（第２の主電極）、８  ゲート電極（制御電極）、９  裏面電極、１０  フィールド絶縁膜、１０ａ  下層、１０ｂ  上層１１  ソースＦＰ電極、１２  ゲートＦＰ電極、１３  ドレインＦＰ電極、１４  ゲート絶縁膜、１５  ｐ層、１６  ｎ型ＧａＮ層、１７  ＡｌＮ層、１８  ｐ型ＩｎＧａＮ層、１９  低濃度ｐ型ＧａＮ層、２０  ｐ＋コンタクト層、２１  ｐ型ＳｉＣ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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