(57)【要約】      （修正有）【課題】パッケージサイズを削減し、歩留向上、信頼性向上を実現する半導体デバイスパッケージの構造を提供する。【解決手段】ダイ受入れスルーホール１０５内に配置され、第１ボンディングパッド１０８を有する第１ダイ１０４および第２ボンディングパッド１３４を有する第２ダイ１３２と、第１ダイ１０４および第２ダイ１３２の下に形成された第１接着材料１０６と、第１ダイと、第２ダイと、基板１０２のダイ受け入れスルーホール１０５の側壁と、の間の隙間を埋めた第２接着材料１０７と、第１ボンディングパッド１０８と第１コンタクトパッド１１３との間を連結し、第２ボンディングパッド１３４と第１コンタクトパッド１１３との間を連結するボンディングワイヤ１１２と、ボンディングワイヤ１１２と、第１ダイ１０４と、第２ダイ１３２と、基板１０２と、の上に形成された誘電体層１１８と、を有する。【選択図】図１
2008258604.tif 000002
【特許請求の範囲】
【請求項１】
ダイ受け入れスルーホールと、接続スルーホール構造と、基板の上面上の第１コンタクトパッドと、前記基板の底面上の第２コンタクトパッドと、を有する前記基板と、
前記ダイ受入れスルーホール内にそれぞれ配置された、第１ボンディングパッドを有する第１ダイおよび第２ボンディングパッドを有する第２ダイと、
前記第１ダイおよび前記第２ダイの下に形成された第１接着材料と、
第１ダイと、第２ダイと、前記基板の前記ダイ受け入れスルーホールの側壁と、の間の隙間を埋めた第２接着材料と、
前記第１ボンディングパッドと前記第１コンタクトパッドとの間を連結し、前記第２ボンディングパッドと前記第１コンタクトパッドとの間を連結するために形成されたボンディングワイヤと、
前記ボンディングワイヤと、前記第１ダイと、前記第２ダイと、前記基板と、の上に形成された誘電体層と、
を有する半導体デバイスパッケージの構造。
【請求項２】
前記底面上に形成され、前記第２コンタクトパッドと連結された複数の導電性バンプをさらに有する請求項１に記載の構造。
【請求項３】
前記導電性バンプと前記第２コンタクトパッドとの間を連結するＲＤＬ（再分配層）配線をさらに有する請求項２に記載の構造。
【請求項４】
前記複数の導電性バンプは、前記第１ボンディングパッドおよび前記第２ボンディングパッドと前記スルーホール構造を通じて電気的に接続された請求項２に記載の構造。
【請求項５】
前記基板の前記ダイ受け入れスルーホールの側壁上に形成された、金属または導電性の層をさらに有する請求項１に記載の構造。
【請求項６】
前記第１ダイおよび前記第２ダイの周辺部の内に形成された、コンタクトバンプを連結するためのワイヤ回路をさらに有する請求項１に記載の構造。
【請求項７】
前記基板の底面と前記第１ダイおよび前記第２ダイの裏面との間に形成された、前記第２コンタクトパッドを連結させるための積層体層（ＲＤＬおよびボールアレイ）をさらに有する請求項１に記載の構造。
【請求項８】
半導体デバイスパッケージの製造方法であって、
ダイ受け入れスルーホールと、接続スルーホール構造と、基板の上面上の第１コンタクトパッドと、前記基板の底面上の第２コンタクトパッドと、を有する基板を準備するステップと、
ピックアンドプレースファインアライメントシステムで、ダイ再分配ツール上の、第１ボンディングパッドを有する第１ダイと第２ボンディングパッドを有する第２ダイとを所望のピッチに再分配するステップと、
前記基板を前記ダイ再分配ツールに接着させるステップと、
前記第１ダイおよび前記第２ダイの裏面上を第１接着材料で覆うステップと、
前記第１ダイおよび前記第２ダイの端と、前記基板の前記ダイ受け入れスルーホールとの間の隙間を第２接着材料で埋めるステップと、
前記ダイ再分配ツールから前記パッケージの構造を分離するステップと、
前記第１ボンディングパッドと前記第１コンタクトパッドとを接続し、前記第２ボンディングパッドと前記第１コンタクトパッドとを接続するためのボンディングワイヤを形成するステップと、
前記第１ダイおよび前記第２ダイの活性表面と、前記基板の上面と、の上に誘電体層を印刷するステップと、
個々のダイに切断して単一化するために、前記パッケージの構造をテープの上にのせるステップと、
を有する半導体デバイスパッケージの製造方法。
【請求項９】
半導体デバイスパッケージの製造方法であって、
ダイ受け入れスルーホールと、接続スルーホール構造と、基板の上面上の第１コンタクトパッドと、前記基板の底面上の第２コンタクトパッドと、を有する基板を準備するステップと、
前記基板をダイ再分配ツールに接着させるステップと、
ピックアンドプレースファインアライメントシステムで、ダイ再分配ツール上の、第１ボンディングパッドを有する第１ダイと第２ボンディングパッドを有する第２ダイとを所望のピッチに再分配するステップと、
前記第１ボンディングパッドと前記第１コンタクトパッドとを接続し、前記第２ボンディングパッドと前記第１コンタクトパッドとを接続するためのボンディングワイヤを形成するステップと、
前記第１ダイおよび前記第２ダイの活性表面と、前記基板の上面と、の上に誘電体層を形成し、ダイの端と前記基板の前記ダイ受け入れスルーホールの側壁との間の隙間を埋めるステップと、
前記ダイ再分配ツールから前記パッケージの構造を分離するステップと、
個々のダイに切断して単一化するために、前記パッケージの構造をテープの上にのせるステップと、
を有する半導体デバイスパッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野
本発明は半導体デバイスパッケージに関し、より詳しくは、並列構成のマルチチップを有する半導体デバイスパッケージの構造およびその製造方法に関するものであって、その構造によればパッケージサイズを削減し、歩留向上、信頼性向上を実現できる。
【背景技術】
【０００２】
従来技術の説明
近年、最先端の電子装置製造産業は、より多機能でヒューマン化したエレクトロニクス製品に着手している。半導体技術の急速な発展により、半導体パッケージのサイズ削減、マルチピン（ｍｕｌｔｉ−ｐｉｎ）の採用、ファインピッチ（ｆｉｎｅ  ｐｉｔｃｈ）の採用、電子部品の最小化などを急速に進展させた。ウエハレベルパッケージの目的および利点は、製造コストを削減すること、より短い導電性ラインパスとすることにより寄生容量および寄生インダクタンスを原因とする効果を削減し、よりよいＳＮＲ（すなわち、雑音に対する信号の比）を確保することにある。
【０００３】
従来のパッケージ技術は、ウエハ上でダイを個々のダイに分けた後、そのダイを個々にパッケージングしなければならないため、これらの技術は製造プロセスに多大な時間を要する。チップパッケージ技術は、集積回路の開発に大きく影響されるため、電子装置のサイズの要求が厳しくなると、パッケージ技術への要求も厳しくなる。上述した理由により、パッケージ技術の傾向は、今日、ボールグリッドアレイ（ＢＧＡ）、フリップチップボールグリッドアレイ（ＦＣ−ＢＧＡ）、チップスケールパッケージ（ＣＳＰ）、ウエハレベルパッケージ（ＷＬＰ）に向かっている。「ウエハレベルパッケージ」はチップ（ダイ）への単一化（ダイシング）の前に全てのパッケージングとウエハ上の全ての配線を他のプロセス工程と同様に行う意味に理解されている。一般的に、全ての組立プロセスまたはパッケージングプロセスの終了後、複数の半導体のダイを有するウエハから個々の半導体パッケージを分離する。ウエハレベルパッケージは、非常に良好な電気特性を有するとともに非常に小さい寸法を有する。
【０００４】
製造方法に関しては、ウエハレベルチップスケールパッケージ（ＷＬＣＳＰ）は高度なパッケージ技術であって、その技術により、ダイはウエハ上で製造および試験され、表面実装ラインにおける組立のためにダイシングにより単一化される。ウエハレベルパッケージ技術は、単一のチップまたはダイを利用するのではなくウエハ全体を１つの対象物として利用するため、スクライブ工程を実施する前にパッケージングおよび試験は完了している。さらに、ＷＬＰはこのように高度な技術であるため、ワイヤボンディング、ダイ実装、およびアンダーフィル工程を省略することができる。ＷＬＰ技術を利用することにより、コストと製造時間を削減することができ、結果としてのＷＬＰの構造はダイと同じとすることができる。そのため、この技術は電子デバイスの小型化の要求に合致しうる。さらに、ＷＬＣＳＰは、ボンディングポイントとしてダイの周辺領域を利用することで再分配回路（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ｃｉｒｃｕｉｔ）をダイ上に直接印刷することができるという利点を有する。それは、ダイの表面上のエリアアレイ（ａｒｅａ  ａｒｒａｙ）を再分配することによりなされ、ダイの全領域を全体として利用できる。ボンディングポイントはフリップチップバンプを形成することで再分配回路上に配置させるため、ダイの底部側はマイクロ間隔（ｍｉｃｒｏ−ｓｐａｃｅｄ）のボンディングポイントを有するプリント基板（ＰＣＢ）と直接接続する。
【０００５】
ＷＬＣＳＰが信号パスの長さを大きく削減できるとはいえ、ダイおよび内部部品の集積度を上げるために、ダイの表面の全てのボンディングポイントを提供させることは今もなお非常に困難である。ダイ上のピンの総数は集積度が上がるにつれ増大するため、エリアアレイにおけるピンの再分配をなすのが困難となる。ピンの再分配に成功したとしても、ピン間の距離が非常に小さいためプリント基板（ＰＣＢ）のピッチと合致しないこととなる。すなわち、このような従来のプロセスおよび構造では、非常に大きなパッケージのサイズに起因する歩留や信頼性の問題で苦しむことになるであろう。従来の方法のさらなる欠点は製造における高いコストおよび多大な時間である。
【０００６】
ＷＬＰ技術には前述した利点があるが、ＷＬＰ技術の採用に影響するいくつかの問題が存在する。例えば、ＷＬＰ構造の材料とマザーボード（ＰＣＢ）との熱膨張係数（ＣＴＥ）の違い（ミスマッチ）が構造の機械的不安定性に関する他の臨界要素となることである。ＵＳ  Ｐａｔｅｎｔ  Ｎｏ．６，２７１，４６９に開示されているパッケージの基本構想ではＣＴＥミスマッチ問題に苦しんでいる。これは、従来技術においてはモールド化合物で密封されたシリコンのダイを使用することが原因である。周知であるが、シリコン材料のＣＴＥは２．３であるのに対し、モールド化合物のＣＴＥはおおよそ２０−８０である。この組み合わせは、化合物および誘電体層の材料の硬化温度がより高いことからプロセス中でチップ配置のずれを引きおこし、内部接続パッドがずれることにより歩留や性能の問題が生じることになる。温度サイクル（これは、硬化温度がＴｇに近いか超えている場合のエポキシレジンの特性によってひき起こされる）中にもとの位置に戻すことは困難である。このことは、従来の構造のパッケージは、大きいサイズであることおよびより高い製造コストを生じさせることからプロセス化が不可能であることを意味する。
【０００７】
さらに、いくつかの技術は基板の上面に直接形成されるダイの利用法を含む。周知であるが、半導体のダイのパッドは、エリアアレイタイプにおける複数の金属パッドの中の再分配層（ＲＤＬ）を含む再分配プロセスを通して再分配されるであろう。積層体層を厚くすることによりパッケージのサイズが増大するであろう。それゆえ、パッケージの厚さが増大する。このことはチップのサイズを削減する要求と矛盾する。
【０００８】
さらに、従来技術は「パネル」型パッケージを形成する複雑なプロセスに苦しんでいる。これには、モールド材を充填および注入するための金型が必要である。化合物の熱硬化の後にゆがませてダイの表面と化合物を同じレベルに制御する必要はなさそうであるが、段差のある表面を研磨するためにＣＭＰプロセスは必要となりうる。したがってコストが増大する。
【０００９】
上述した内容を考慮し、本発明は、並列構成のマルチチップを有する新規な構造と、上述した欠点を克服するためのパネルレベルパッケージ（ＰＬＰ）の製造方法を提供する。
【発明の開示】
【００１０】
本発明の概要
本発明はいくつかの最適な実施形態を表現する。しかし、本発明はこれらの詳細な説明を除いた他の実施形態においても広く実施できるのは当然である。本発明の範囲はこれらの実施形態に限定させるものではなく、特許請求の範囲により定められなければならない。
【００１１】
本発明の目的は、半導体デバイスパッケージの構造およびその製造方法であって、超薄型パッケージの新規な構造を提供可能なものを提供することである。
【００１２】
本発明の他の目的は、半導体デバイスパッケージの構造およびその製造方法であって、基板とＰＣＢが同じ熱膨張係数（ＣＴＥ）を有するようにすることで良好な信頼性を提供可能なものを提供することである。
【００１３】
本発明のさらに他の目的は、半導体デバイスパッケージの構造およびその製造方法であって、半導体デバイスパッケージを形成するための簡易なプロセスを提供可能なものを提供することである。
【００１４】
本発明のさらに他の目的は、半導体デバイスパッケージの構造およびその製造方法であって、低コストおよび高歩留を実現できるものを提供することである。
【００１５】
本発明の他の目的は、半導体デバイスパッケージの構造およびその製造方法であって、ピン数の少ないデバイスに関する良好な解決策を提供可能なものを提供することである。
【００１６】
本発明は、半導体デバイスパッケージの構造であって、ダイ受け入れスルーホールと、接続スルーホール構造と、基板の上面上の第１コンタクトパッドと、基板の底面上の第２コンタクトパッドと、を有する基板と、ダイ受入れスルーホール内にそれぞれ配置された、第１ボンディングパッドを有する第１ダイおよび第２ボンディングパッドを有する第２ダイと、第１ダイおよび第２ダイの下に形成された第１接着材料と、第１ダイと、第２ダイと、基板のダイ受け入れスルーホールの側壁と、の間の隙間を埋めた第２接着材料と、第１ボンディングパッドと第１コンタクトパッドとの間を連結し、第２ボンディングパッドと第１コンタクトパッドとの間もまた連結するために形成されたボンディングワイヤと、ボンディングワイヤと、第１ダイと、第２ダイと、基板と、の上に形成された誘電体層と、を有する半導体デバイスパッケージの構造を提供する。次に、積層体層が前記基板の底面と前記第１ダイおよび前記第２ダイの裏面上に形成されることで、ＲＤＬおよびボールアレイが底面に形成される。
【００１７】
本発明は、半導体デバイスパッケージの製造方法であって、ダイ受け入れスルーホールと、接続スルーホール構造と、基板の上面上の第１コンタクトパッドと、基板の底面上の第２コンタクトパッドと、を有する基板を準備するステップと、ピックアンドプレースファインアライメントシステムで、ダイ再分配ツール上の、第１ボンディングパッドを有する第１ダイと第２ボンディングパッドを有する第２ダイとを所望のピッチに再分配するステップと、基板を前記ダイ再分配ツールに接着させるステップと、第１ダイおよび前記第２ダイの裏面上を第１接着材料で覆うステップと、第１ダイおよび第２ダイの端と、基板のダイ受け入れスルーホールとの間の隙間を第２接着材料で埋めるステップと、ダイ再分配ツールからパッケージの構造を分離するステップと、第１ボンディングパッドと第１コンタクトパッドとを接続し、第２ボンディングパッドと第１コンタクトパッドとを接続するためのボンディングワイヤを形成するステップと、第１ダイおよび第２ダイの活性表面と、基板の上面と、の上に誘電体層を印刷するステップと、基板の底面と、第１ダイの裏面と、第２ダイの裏面（または第１接着材料）との上に積層体層（ＲＤＬおよびボールアレイ）を形成するステップと、個々のダイに切断して単一化するために、パッケージの構造をテープの上にのせるステップと、を有する半導体デバイスパッケージの製造方法を提供する。
【００１８】
本発明は、半導体デバイスパッケージの製造方法であって、ダイ受け入れスルーホールと、接続スルーホール構造と、基板の上面上の第１コンタクトパッドと、基板の底面上の第２コンタクトパッドと、を有する基板を準備するステップと、基板をダイ再分配ツールに接着させるステップと、ピックアンドプレースファインアライメントシステムで、ダイ再分配ツール上の、第１ボンディングパッドを有する第１ダイと第２ボンディングパッドを有する第２ダイとを所望のピッチに再分配するステップと、第１ボンディングパッドと第１コンタクトパッドとを接続し、第２ボンディングパッドと第１コンタクトパッドとを接続するためのボンディングワイヤを形成するステップと、第１ダイおよび第２ダイの活性表面と、基板の上面と、の上に誘電体層を形成し、ダイの端と基板のダイ受け入れスルーホールの側壁との間の隙間を埋めるステップと、ダイ再分配ツールからパッケージの構造を分離するステップと、基板の底面と、第１ダイの裏面と、第２ダイの裏面（または第１接着材料）との上に積層体層（ＲＤＬおよびボールアレイ）を形成するステップと、個々のダイに切断して単一化するために、パッケージの構造をテープの上にのせるステップと、を有する半導体デバイスパッケージの製造方法を提供する。
【００１９】
図面の簡単な説明
この発明の前述した点およびこれに付随する利点の多くは、以下の添付した図面とともに以下の詳細な説明を参照することでよりよく、またより容易に理解することができるであろう。
【００２０】
図１は、本発明に係る半導体デバイスパッケージの構造の断面図を示したものである。
【００２１】
図２は、本発明に係る半導体デバイスパッケージの構造の上面図を示したものである。
【００２２】
図３は、本発明に係る半導体デバイスパッケージの構造の底面図を示したものである。
【００２３】
図４は、本発明に係る半導体デバイスパッケージの構造の断面図を示したものである。
【発明を実施するための最良の形態】
【００２４】
好適な実施の形態の説明
以下の説明においては、発明の実施形態について理解するために、多くの個別の詳細な説明を提供している。これより、以下の説明を参照するが、ここで説明は本発明の最適な実施形態を説明する目的のためのみになされたものであって、本発明を限定する目的のためになされたものではない。関連技術分野における当業者であれば、しかしながら、１つまたはそれ以上の個別の詳細な説明がなくても、他の方法、部品、材料などにより発明を実施しうると認識するであろう。
【００２５】
図１を参照すると、これは本発明の実施形態の一つに係る半導体デバイスパッケージ１００の構造の断面図である。パッケージ１００は、第１ダイ１０４および第２ダイ１３２を有する基板を含む。図１によると、基板１０２は、そこに形成され、第１ダイ１０４および第２ダイ１３２を受入れるためのダイ受け入れスルーホール１０５を有する。ダイ受け入れスルーホール１０５は基板１０２の上面から基板１０２を通して底面まで形成される。ダイ受け入れスルーホール１０５は基板１０２内に前もって形成される。第２接着材料１０７は第１ダイ１０４および第２ダイ１３２の端とダイ受け入れスルーホール１０５の側壁との間の隙間に補充される。第１接着剤１０６は第１ダイ１０４および第２ダイ１３２の底面をそれぞれ覆う（または貼りつけられる）。第１接着材料１０６と第２接着材料は同じ材料を使用しうる。
【００２６】
基板１０２は、さらに接続スルーホール構造１１４をそこに有する。第１コンタクトパッド１１３および第２コンタクトパッド１１５（有機体の基板のため）は、それぞれ接続スルーホール構造１１４の上面および底面と基板１０２の上面および底面の部分に形成される。電気的接続のために、導電体材料が接続スルーホール構造１１４の中に補充される。
【００２７】
任意に、金属または導電性の層１１０はダイ受け入れスルーホール１０５の側壁を覆う。すなわち、金属層１１０は、第２接着材料１０７で囲まれた第１ダイ１０４と基板１０２との間と、第２接着材料１０７で囲まれた第２ダイ１３２と基板１０２との間と、に形成される。特定の接着材料、特にゴムタイプ（ｒｕｂｂｅｒ  ｔｙｐｅ）用の接着材料を使用することにより、ダイの端と基板１０２のダイ受け入れスルーホール１０５の側壁との間の接着強度を向上させることができる。
【００２８】
第１ダイ１０４および第２ダイ１３２はそれぞれ基板１０２上のダイ受け入れスルーホール１０５内に配置される。周知のように、第１ボンディングパッド１０８は第１ダイ１０４の上面の中に形成され、第２ボンディングパッド１３４は第２ダイ１３２の上面の中に形成される。ボンディングワイヤ１１２は第１ボンディングパッド１０８と第１コンタクトパッド１１３との間を連結し、また、第２ボンディングパッド１３４と第１コンタクトパッド１１３との間を連結する。ボンディングワイヤ１１２と、第１ダイ１０４、第２ダイ１３２、基板１０２の上面と、を覆うために誘電体層１１８が上面上に形成される。次に、積層体層（ｂｕｉｌｄ  ｕｐ  ｌａｙｅｒｓ）が、基板１０２の底面と、第１ダイ１０４および第２ダイ１３２の裏面に形成される。次に、複数の導電性バンプ１２０が、半田ペーストを表面に印刷する方法で底面に形成された後、半田ペーストをリフローするためのリフロープロセスを実施する。導電性バンプ１２０は第２コンタクトパッド１１５と連結されうる。結果的に、第１ダイ１０４と第２ダイ１３２は、接続スルーホール構造１１４を通じて導電性バンプ１２０と電気的に接続されうる。
【００２９】
誘電体層１１８は、外力によりパッケージが損傷するのを防止するために使用する。金属層１１０および第２接着材料１０７は、第２接着材料１０７が弾力性を有するため、温度サイクル中に、第１、第２ダイ１０４、１３２と基板１０２の間の熱機械的ストレスを吸収するバッファ領域として作動する。前述した構造はボールグリッドアレイ（ＢＧＡ）型パッケージを構成する。
【００３０】
一の実施形態においては、基板１０２の材料はエポキシ系ＦＲ５、ＦＲ４またはＢＴ（ビスマレイミドトリアジン樹脂）を含む。基板１０２の材料はまた、金属、合金、ガラス、シリコン、セラミック、またはプリント基板（ＰＣＢ）であってもよい。合金はさらにアロイ４２（４２％Ｎｉ−５８％Ｆｅ）またはＫｏｖａｒ（２９％Ｎｉ−１７％Ｃｏ−５４％Ｆｅ）を含む。さらに、合金は、望ましくは、ニッケル−鉄合金であって電子回路が縮小したシリコンチップと結合するのに適した膨張係数であり、ニッケルが４２％で鉄が５８％からなるアロイ４２からなりうる。合金はまた、ニッケルが２９％、コバルトが１７％、鉄が５４％からなるＫｏｖａｒからなりうる。
【００３１】
望ましくは、基板１０２の材料は、エポキシ系ＦＲ５、ＢＴ、規定されたスルーホールまたはプリエッチング回路を伴う銅金属を有するＰＣＢ、のような有機体の基板である。熱膨張率（ＣＴＥ）はマザーボード（ＰＣＢ）と同じであることが望ましいが、本発明は基板１０２のＣＴＥがＰＣＢ（またはマザーボード）のＣＴＥと適宜一致していることからよりよい信頼性を有する構造を提供できる。望ましくは、高いガラス遷移温度（Ｔｇ）を有する有機体の基板はエポキシ系ＦＲ５またはＢＴ（ビスマレイミドトリアジン）系の基板である。銅金属（ＣＴＥは約１６）もまた使用できる。ガラス、セラミック、シリコンを基板として使用しうる。第２接着材料１０７はシリコンゴムの弾性材料からなる。
【００３２】
一の実施形態においては、第１接着材料１０６および第２接着材料１０７はシロキサン重合体（ＳＩＮＲ）、ＷＬ５０００、ゴム、エポキシ、液状化合物、ポリイミド（ＳＩＮＲ）を含む。第１接着材料１０６にはまた金属材料をも含む。さらに、誘電体層１１８の材料としては、液状化合物、樹脂、シリコンゴム、エポキシ系化合物を含む。
【００３３】
図２を参照すると、これは本発明に係る半導体デバイスパッケージ１００の構造の上面図である。パッケージ１００の上面には、基板１０２、第１ボンディングパッド１０８を有する第１ダイ１０４、第２ボンディングパッド１３４を有する第２ダイ１３２、を含む。第１および第２ダイ１０４、１３２は、第１接着材料１０６上に形成される。複数の第１コンタクトパッド１１３は、基板１０２の端の周囲と第１ダイ１０４および第２ダイ１３２の周辺部（ｐｅｒｉｐｈｅｒａｌ  ｐｏｒｔｉｏｎｓ）に形成される。さらに、パッケージ１００は、第１ボンディングパッド１０８と、第２ボンディングパッド１３４と、第１コンタクトパッド１１３とを連結する複数のボンディングワイヤ１１２を有する。ボンディングワイヤ１１２は誘電体層１１８が形成された後は見えなくなることに留意する。
【００３４】
さらに、本発明は、第１および第２ダイ１０４、１３２の周辺部の間に形成されたコンタクトバンプ１１１を連結するためのワイヤ回路（ｗｉｒｉｎｇ  ｃｉｒｃｕｉｔｓ）１４０を含む。換言すれば、基板１０２の端の領域に形成および囲まれた第１コンタクトパッド１１３は、第１および第２ダイ１０４、１３２とワイヤ回路１４０およびコンタクトバンプ１１１を通じて電気的に接続されうる。
【００３５】
図３には、本発明に係る半導体デバイスパッケージ１００の構造の底面図が示されている。パッケージ１００の裏面には、基板１０２（半田マスク層は図示せず）と、そこに形成された第２接着材料層１０７と、を含み、また基板１０２の周辺には複数の第２コンタクトパッド１１５がある。パッケージ１００は、第１ダイ１０４および第２ダイ１３２の裏面上に金属スパッタリングおよび／または電気メッキ（ｅｌｅｃｔｒｏ−ｐｌａｔｉｎｇ）を利用して形成された第１接着材料１０６と、密接したドット領域で示した熱伝導性を高めるための第２接着材料１０７と、を有する。好適な実施形態においては、ダイの裏面上への金属スパッタリングにはＴｉ／Ｃｕを含み、ダイの裏面上への金属電気メッキにはＣｕ／Ｎｉ／Ａｕを含む。プリント基板（ＰＣＢ）と半田ペーストで結合させるのは半田あって、それにより熱（ダイで発生する）をプリント基板の銅金属を通じて廃熱できる。
【００３６】
さらに、本発明は、第２コンタクトパッド１１５と導電性バンプ１２０間を連結するために底面上に形成された再分配層（ＲＤＬ）配線１５０をも含む。換言すれば、第１ダイ１０４と第２ダイ１３２は導電性バンプ１２０と接続スルーホール構造１１４と再分配層（ＲＤＬ）配線１５０を通じて電気的に接続されうる。
【００３７】
図４を参照すると、本発明に係る半導体デバイスパッケージ１００の構造の断面図が示されている。第１コンタクトパッド１１３は接続スルーホール構造１１４上に形成される。接続スルーホール構造１１４はスクライブライン２３０中に配置される。換言すれば、切断後は、各パッケージはハーフ（ｈａｌｆ）スルーホール構造１１４を有する。それは、ＳＭＴプロセス中の半田接合の質を向上させ、フットプリントを低減することもできる。同様に、ハーフスルーホール構造１１４は、ダイ受け入れスルーホール１０５（図示せず）の側壁に形成することができ、導電層１１０と置換できる。そうでなければ、パッケージ１００はまたピン数の増大にもまた適用できる。それゆえ、本発明の周辺型（ｐｅｒｉｐｈｅｒａｌ  ｔｙｐｅ）構成は、低ピン数のデバイスに対して良好な解決策を提供できる。
【００３８】
本発明の態様によれば、本発明はさらにダイ受け入れスルーホール１０５および接続スルーホール構造１１４を有する半導体デバイスパッケージ１００の製造方法を提供する。
【００３９】
まず、上面にダイ受け入れスルーホール１０５、接続スルーホール構造１１４、第１コンタクトパッド１１３を、底面に第２コンタクトパッド１１５を、有する基板１０２を用意する。ここで、ダイ受け入れスルーホール１０５、接続スルーホール構造１１４、第１コンタクトパッド１１３、第２コンタクトパッド１１５はあらかじめ基板内に形成されている。第１ボンディングパッド１０８を有する第１ダイ１０４と、第２ボンディングパッド１３４を有する第２ダイ１３２は
ダイ再分配ツール（図示せず）上で、ピックアンドプレースファインアライメントシステム（ｐｉｃｋ  ａｎｄ  ｐｌａｃｅ  ｆｉｎｅ  ａｌｉｇｎｍｅｎｔ  ｓｙｓｔｅｍ）により所望のピッチで再分配される。基板１０２はダイ再分配ツールと接着させる。すなわち、第１ダイ１０４および第２ダイ１３２の活性表面はそれぞれパターン化された接着剤（図示せず）にダイ再分配ツール上で貼りつかせる。第２接着材料１０７が第１、第２ダイ１０４、１３２の間の隙間を満たし、第１、第２ダイ１０４、１３２の裏面の第１接着材料層１０６を覆った後、第１および第２接着材料１０６、１０７を熱硬化させる。一実施形態においては、第１接着材料１０６と第２接着材料１０７は同じ材料でありうる。次に、パッケージ構造をダイ再分配ツールから分離する。
【００４０】
第１ボンディングパッド１０８、第１コンタクトパッド１１３、第２ボンディングパッド１３４の上面を洗浄した後（パターン化された接着材料が第１ボンディングパッド１０８、第１コンタクトパッド１１３、第２ボンディングパッド１３４の表面に残存しうる）、第１ボンディングパッド１０８と第１コンタクトパッド１１３との間、第２ボンディングパッド１３４と第１コンタクトパッド１１３との間を接続するためにボンディングワイヤ１１２が形成される。ボンディングワイヤ１１２、第１ダイ１０４、第２ダイ１３２、基板１０２を保護するために、誘電体層１１８で第１、第２ダイ１０４、１３２の活性表面、基板１０２の上面を覆い（または印刷し、または施し）、熱硬化させる。次に、下方にＲＤＬおよびボールアレイを形成するために、積層体層が基板１０２の底面、第１ダイ１０４および第２ダイ１３２の裏面、に形成される。次に、半田のペースト（またはボール）を印刷することにより、第２コンタクトパッド１１５上に端子コンタクトパッドが形成される。次に、ＩＲリフロ法により複数の導電性バンプ１２０が形成され、第２コンタクトパッド１１５と連結される。その後、個別のダイに切断するために、パッケージ構造はテープ上にのせられる。
【００４１】
任意に、金属または導電体層１１０が基板１０２のダイ受け入れスルーホール１０５の側壁に形成され、金属は基板を製造する間にあらかじめ形成される。よりよい熱制御の探求のために、第１および第２ダイ１０４、１３２の裏面に第１接着材料１０６として金属のフィルム（または層）がスパッタもしくはめっきされる。
【００４２】
本発明の他の態様によると、本発明は他の半導体デバイスパッケージ１００の製造方法を提供する。ステップは、上面にダイ受け入れスルーホール１０５、接続スルーホール構造１１４、第１コンタクトパッド１１３を、底面に第２コンタクトパッド１１５を、有する基板１０２を用意するステップを有する。基板１０２はダイ再分配ツールと接着させる。すなわち、基板１０２の活性表面（半田接合のための）はパターン化された接着剤（図示せず）によりダイ再分配ツール上で貼りつかせる。第１ダイ１０４は第１ボンディングパッド１０８を有し、第２ダイ１３２は第２ボンディングパッド１３４を有する。第１接着材料１０６（任意的）は第１ダイ１０４および第２ダイ１３２の裏面に形成される。第１および第２ダイ１０４、１３２はダイ再分配ツール上でピックアンドプレースファインアライメントシステムにより所望のピッチで再分配される。次に、第１ボンディングパッド１０８と第１コンタクトパッド１１３との間、第２ボンディングパッド１３４と第１コンタクトパッド１１３との間を接続するためにボンディングワイヤ１１２が形成される。
【００４３】
次に、ボンディングワイヤ１１２を十分覆い、ダイの端とダイ受入れスルーホール１０５の側壁との間の隙間を第２接着材料１０７として満たすために、第１、第２ダイ、１０４、１３２の活性表面、基板１０２の上面に誘電体層１１８を形成し、誘電体層１１８を熱硬化させる。パッケージ構造がダイ再分配ツールから分離した後、基板１０２の裏面と第１接着材料１０６を洗浄する。
【００４４】
あるいは、半田ペースト（またはボール）を印刷することにより端子コンタクトパッドを第２コンタクトパッド１１５の上に形成する。底面にＲＤＬおよびボールアレイを形成するために、積層体層を、基板１０２の底面、第１ダイ１０４および第２ダイ１３２の裏面に形成する。任意に、複数の導電性バンプ１２０を形成し、第２コンタクトパッド１１５と連結する。その後、個別のダイに切断するために、パッケージ構造１００はテープ上にのせられる。
【００４５】
一の実施形態においては、標準的な切断用刃が単一化プロセスで使用される。個々のダイに分離するために、刃は、単一化プロセスにおいてスクライブライン２３０に位置合わせされる。
【００４６】
任意に、金属または導電体層１１０が基板１０２のダイ受け入れスルーホール１０５の側壁に形成されるが、それは、基板１０２の製造時にあらかじめ形成される。他のプロセスは、シード金属スパッタリング、パターニング、電気めっき（Ｃｕ）、ＰＲストライピング、金属ウェットエッチングプロセス等で金属層として第１接着材料１０６を形成することを含むステップを使用して第１接着材料１０６を形成する。
【００４７】
一の実施形態においては、赤外線（ＩＲ）リフロー法により導電性バンプ１２０を形成するステップを実施する。
【００４８】
材料および構造の配置は説明のために図示したが、本発明を限定するものではないことに留意する。材料および構造の配置は異なる状況の要求に応じ変化させうる。
【００４９】
本発明の態様によると、本発明は、並列構成のマルチチップを有し、厚さ２００μｍ以下の超薄型パッケージを提供する半導体デバイスの構造を提供する。パッケージのサイズは、マルチチップのサイズに対応して調整しうる。さらに、本発明は、周辺型フォーマットに起因してピン数の少ないデバイスに対し優れた解決策を提供する。本発明は信頼性と歩留を向上させる半導体デバイスパッケージの簡易な製造方法を提供する。さらに、本発明は、並列構成のマルチチップを有する新規な構造であって、チップスケールパッケージ構造のサイズを最小化し、低コスト材料および簡易なプロセスによりコストを削減することができるものを提供する。それゆえ、超薄型のチップスケールパッケージの構造およびその製造方法が本発明により開示されることで、従来技術から想定できない効果を提供でき、従来技術の問題点を解決できる。本方法は、ウエハもしくはパネル産業に適用でき、また他の関連用途に対しても適用および修正適用できる。
【００５０】
当業者には理解できるように、前述した本発明の実施形態は本発明の説明のためのものであり、本発明を限定するものではない。前述した実施形態に関連して説明したように、変形例を当業者に示唆している。かくして、本発明は実施形態に限定されない。むしろ、本発明は添付した特許請求の範囲の精神および範囲内における多様な変形例や類似の変更例をも包含する。特許請求の範囲は最も広く解釈すべきであるため、そのような変形例や類似の構成をすべて包含する。
【図面の簡単な説明】
【００５１】
【図１】図１は、本発明に係る半導体デバイスパッケージの構造の断面図を示したものである。
【図２】図２は、本発明に係る半導体デバイスパッケージの構造の上面図を示したものである。
【図３】図３は、本発明に係る半導体デバイスパッケージの構造の底面図を示したものである。
【図４】図４は、本発明に係る半導体デバイスパッケージの構造の底面図を示したものである。
【図１】
2008258604.tif 000003
【図２】
2008258604.tif 000004
【図３】
2008258604.tif 000005
【図４】
2008258604.tif 000006
【外国語明細書】
2008258604000001.pdf
2008258604000002.pdf
2008258604000003.pdf
2008258604000004.pdf