(57)【要約】【課題】ｈｉｇｈ−ｋ絶縁膜をゲート絶縁膜に用いた半導体装置において、電気的特性を低下させることなく、しきい値電圧の低減を可能とする。【解決手段】半導体装置の製造方法が、シリコン基板を準備する工程と、シリコン基板上に、ハフニウム系酸化物またはハフニウム系酸窒化物からなるゲート絶縁膜を形成する工程と、ゲート絶縁膜の上に、Ｒｕ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｅ、Ｗ、Ｍｏ、Ｎｉ、ＣｏおよびＴｉＮからなる群から選択される金属からなり、添加元素としてＡｌ又は希土類元素を含むゲート電極を形成する工程と、ゲート電極の両側のシリコン基板にソース／ドレイン領域を形成する工程と、ゲート電極に含まれる添加元素を析出させ、添加元素を含む酸化膜を、ゲート絶縁膜とゲート金属との間に形成する熱処理工程とを含む。【選択図】図３
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【特許請求の範囲】
【請求項１】
シリコン基板を準備する工程と、
該シリコン基板上に、ハフニウム系酸化物またはハフニウム系酸窒化物からなるゲート絶縁膜を形成する工程と、
該ゲート絶縁膜の上に、Ｒｕ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｅ、Ｗ、Ｍｏ、Ｎｉ、ＣｏおよびＴｉＮからなる群から選択される金属からなり、添加元素としてＡｌ又は希土類元素を含むゲート電極を形成する工程と、
該ゲート電極の両側の該シリコン基板にソース／ドレイン領域を形成する工程と、
該ゲート電極に含まれる該添加元素を析出させ、該添加元素を含む酸化膜を、該ゲート絶縁膜と該ゲート金属との間に形成する熱処理工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
上記添加元素の量が、３０ａｔｍ％以下であることを特徴とする請求項１に記載の製造方法。
【請求項３】
上記添加元素がＡｌからなり、上記酸化膜がアルミナ膜からなることを特徴とする請求項１に記載の製造方法。
【請求項４】
シリコン基板を準備する工程と、
該シリコン基板上に、ハフニウム系酸化物またはハフニウム系酸窒化物からなるゲート絶縁膜を形成する工程と、
該ゲート絶縁膜の上に、Ａｌ又は希土類元素からなる金属膜を形成する工程と、
該金属膜の上に、Ｒｕ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｅ、Ｗ、Ｍｏ、Ｎｉ、ＣｏおよびＴｉＮからなる群から選択される金属からなるゲート電極を形成する工程と、
該ゲート電極の両側の該シリコン基板にソース／ドレイン領域を形成する工程と、
該金属膜を酸化して金属酸化膜を形成する熱処理工程とを含むことを特徴とする半導体装置の製造方法。
【請求項５】
上記金属酸化膜の膜厚が、０．１ｎｍ以上、１ｎｍ以下の範囲内にあることを特徴とする請求項４に記載の製造方法。
【請求項６】
シリコン基板を準備する工程と、
該シリコン基板上に、ハフニウム系酸化物またはハフニウム系酸窒化物からなるゲート絶縁膜を形成する工程と、
該ゲート絶縁膜の上に、Ｒｕ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｅ、Ｗ、Ｍｏ、Ｎｉ、ＣｏおよびＴｉＮからなる群から選択される金属からなり、添加元素としてＡｌ又は希土類元素を含むゲート電極を形成する工程と、
該ゲート電極の両側の該シリコン基板にソース／ドレイン領域を形成する工程と、
該ゲート電極に含まれる該添加元素を該ゲート絶縁膜中に拡散させて、該ゲート絶縁膜の成分を、ハフニウム系酸化物またはハフニウム系酸窒化物と、該添加元素との化合物とする熱処理工程とを含むことを特徴とする半導体装置の製造方法。
【請求項７】
シリコン基板を準備する工程と、
該シリコン基板上に、ハフニウム系酸化物またはハフニウム系酸窒化物からなるゲート絶縁膜を形成する工程と、
該ゲート絶縁膜の上に、Ａｌ又は希土類元素からなる金属膜を形成する工程と、
該金属膜の上に、Ｒｕ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｅ、Ｗ、Ｍｏ、Ｎｉ、ＣｏおよびＴｉＮからなる群から選択される金属からなるゲート電極を形成する工程と、
該ゲート電極の両側の該シリコン基板にソース／ドレイン領域を形成する工程と、
該金属膜に含まれる元素を該ゲート絶縁膜中に拡散させて、該ゲート絶縁膜の成分を、ハフニウム系酸化物またはハフニウム系酸窒化物と、該元素との化合物とする熱処理工程とを含むことを特徴とする半導体装置の製造方法。
【請求項８】
上記ゲート絶縁膜が、ＨｆＳｉＯＮからなることを特徴とする請求項１〜７のいずれか１項に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、ｈｉｇｈ−ｋ絶縁膜をゲート絶縁膜に用いたＭＯＳ型半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、ｈｉｇｈ−ｋ絶縁膜として、ハフニウムシリケート（ＨｆＳｉＯ）膜をゲート絶縁膜に用いた金属ゲート電極のＣＭＯＳＦＥＴが提案されている。ハフニウムシリケート膜をゲート絶縁膜に使用することにより、ゲート絶縁膜を通るリーク電流は防止できるが、一方で、ＭＯＳＦＥＴのしきい値電圧が上昇する、いわゆるフェルミレベルのピンニング現象が発生する。このピンニング現象は、ゲート電極材料の実効仕事関数が、基板材料であるシリコンのバンドギャップの中央近傍にシフトする現象であり、これに伴い、ＭＯＳＦＥＴのしきい値が上昇するものである。
これに対して、ゲート絶縁膜とゲート電極との間にアルミナ膜を設け、ピンニング現象を防止して、ｐチャネルＭＯＳＦＥＴのしきい値電圧を低減する構造が提案されている（例えば、非特許文献１参照）。
また、ｎチャネルＭＯＳＦＥＴでは、ランタニア膜を配置して、ｎチャネルＭＯＳＦＥＴのしきい値電圧を低減する構造が提案されている（例えば、非特許文献２参照）。
【非特許文献１】H.S. Jung et al., Symp. VLSI Tech. Dig. p. 232, 2005
【非特許文献２】H.N. Alshareef et al., Symp. VLSI Tech. Dig. p. 10, 2006
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ハフニウムシリケートからなるゲート絶縁膜上に、アルミナ膜やランタニア膜を形成する場合、ゲート絶縁膜上にアルミニウム膜やランタン膜を形成し、これを熱酸化する工程が必要となる。しかしながら、このような薄膜を剥き出しの状態で高温の熱酸化工程を行うと、同時にハフニウムシリケート膜とシリコン基板との界面でもシリコン酸化膜が形成され、ＭＯＳＦＥＴの電気的特性が悪くなるという問題があった。
【０００４】
そこで、本発明は、ハフニウムシリケートをゲート絶縁膜に用いた半導体装置において、電気的特性を低下させることなく、しきい値電圧の低減を可能とした半導体装置の提供を目的とする。
【課題を解決するための手段】
【０００５】
本発明は、シリコン基板を準備する工程と、シリコン基板上に、ハフニウム系酸化物またはハフニウム系酸窒化物からなるゲート絶縁膜を形成する工程と、ゲート絶縁膜の上に、Ｒｕ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｅ、Ｗ、Ｍｏ、Ｎｉ、ＣｏおよびＴｉＮからなる群から選択される金属からなり、添加元素としてＡｌ又は希土類元素を含むゲート電極を形成する工程と、ゲート電極の両側のシリコン基板にソース／ドレイン領域を形成する工程と、ゲート電極に含まれる添加元素を析出させ、添加元素を含む酸化膜を、ゲート絶縁膜とゲート金属との間に形成する熱処理工程とを含むことを特徴とする半導体装置の製造方法である。
【発明の効果】
【０００６】
本発明にかかる半導体装置の製造方法では、電気的特性を劣化させることなく、フェルミレベルのピンニングを改善し、しきい値電圧を低減することができる。
【発明を実施するための最良の形態】
【０００７】
実施の形態１．
図１は、全体が１００で表される、本実施の形態１にかかるｐチャネルＭＯＳ型半導体装置の断面図である。ＭＯＳ型半導体装置１００は、ｎ型のシリコン基板１を含む。シリコン基板１の上には、いわゆるｈｉｇｈ−ｋ絶縁膜として、例えば、膜厚が２．５ｎｍのハフニウムシリケート（ＨｆＳｉＯＮ）からなるゲート絶縁膜２が設けられている。ゲート絶縁膜２の上には、例えば、膜厚が０．１ｎｍ〜０．５ｎｍ程度のアルミナ膜１２が設けられている。アルミナ膜１２の上には、第１金属層３、第２金属層４が、順次設けられて、ゲート電極５０が形成されている。第１金属層３は、例えばＲｕ、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｅ、Ｗ、Ｍｏ、Ｎｉ、ＣｏおよびＴｉＮからなり、また、第２金属層４は、例えば低抵抗金属であるＷからなる。
【０００８】
ゲート電極４０の側壁には、例えば、酸化シリコンからなるサイドウォール７が設けられている。
シリコン基板１には、ゲート電極４０を挟んで、ｐ型のソース／ドレイン領域１１、およびｐ型のエクステンション領域１０が設けられている。ソース／ドレイン領域１１の上には、ソース／ドレイン電極３０が設けられている。ソース／ドレイン電極３０は、例えばニッケルシリサイドからなる。
【０００９】
ＭＯＳ型半導体装置１００では、ゲート絶縁膜２とメタルゲート電極４０との間に、アルミナ膜１２を設けることにより、フェルミレベルのピンニングを改善でき、しきい値電圧を低減したＭＯＳ型半導体装置１００の提供が可能となる。
【００１０】
図２は、ＭＯＳキャパシタの高周波Ｃ−Ｖ特性であり、横軸にゲート電圧、縦軸にキャパシタンスを示す。測定に使用したＭＯＳキャパシタには、第１金属層３に、Ｒｕ−Ａｌ（１０ａｔｍ％）、Ｒｕ−Ｔａ（１０ａｔｍ％）、およびＲｕの３種類を用いたものを準備した。ゲート絶縁膜２にはハフニウムシリケート、第２金属層４にはＷを用いた。それぞれのＭＯＳキャパシタに対して、９００℃で熱処理を行った。この結果、Ｒｕ−Ａｌ（１０ａｔｍ％）を第１金属層３に用いたＭＯＳキャパシタでは、ゲート絶縁膜２と第１金属層３との間にアルミナ膜１２が形成されている。
【００１１】
図２に示すように、Ｒｕ−Ａｌ（１０ａｔｍ％）を用いたＭＯＳキャパシタではフラットバンド電圧（ＶＦＢ）は−０．２１Ｖであり、この結果からゲート電圧の実効仕事関数は４．６９ｅＶであることがわかる。
一方、Ｒｕ−Ｔａ（１０ａｔｍ％）、Ｒｕを用いたＭＯＳキャパシタではフラットバンド電圧（ＶＦＢ）は−０．３０Ｖであり、この結果からゲート電圧の実効仕事関数は４．６０ｅＶであることがわかる。
【００１２】
Ｒｕの仕事関数（〜４．７ｅＶ）に比較してＡｌの仕事関数（〜４．３ｅＶ）は低いため、通常は、Ｒｕからなるゲート電極にＡｌを添加すると、仕事関数は低くなる方に変化すると考えられるが、本実験では、Ａｌの添加によりＲｕゲート電極の実効仕事関数は、４．６０ｅＶから４．７０ｅＶへと大きくなる方向に変化していることが確認された。
これは、Ｒｕ−Ａｌ（１０ａｔｍ％）からなる第１金属層３からアルミナ膜１２が析出し、第１金属層３とゲート絶縁膜２との間にアルミナ膜１２が形成されたためと考えられる。
【００１３】
このように、本実施の形態１にかかるｐ型のＭＯＳ型半導体装置１００では、第１金属層３とゲート絶縁膜２との界面にアルミナ膜１２を析出、形成することにより、メタルゲート４０の実効仕事関数を大きくすることができる。この結果、ＭＯＳ型半導体装置１００のしきい値電圧を低減し、オン電流を大きくすることができる。
【００１４】
なお、上述のようにゲート絶縁膜２はハフニウムシリケートから形成されるが、ハフニウムシリケートにはハフニウム系酸化物やハフニウム系酸窒化物が含まれる。例えば、ゲート絶縁膜２としてＨｆＳｉＯＮを用いた場合、熱処理工程での結晶化を抑制できるとともに、ＥＴＯ（Equivalent Oxide Thickness）を薄くすることもできる。また、ＨｆＳｉＯＮに代えてＨｆＳｉＯ、ＨｆＯ２、ＨｆＯＮ等を用いても同様の効果が得られる。
【００１５】
次に、ＭＯＳ型半導体装置１００の製造方法について説明する。ＭＯＳ型半導体装置１００の製造工程は、以下の工程１〜６を含む。
【００１６】
工程１：図３（ａ）に示すように、ｎ型のシリコン基板１を準備する。次に、シリコン基板１の上に、ハフニウムシリケートからなるゲート絶縁膜２を形成する。ゲート絶縁膜２は、例えば、膜厚が２．５ｎｍであり、原子層成長法（Atomic Layer Deposition）を用いて形成する。
なお、図示しないが、シリコン基板１の表面に、膜厚が１ｎｍ程度の酸化シリコン薄膜を形成した後に、ゲート絶縁膜２を形成しても構わない。
【００１７】
工程２：図３（ｂ）に示すように、第１金属層３をＣＶＤ法やＤＣマグネトロンスパッタ法で形成する。第１金属層３の膜厚は１０ｎｍ程度である。第１金属層３は、例えばＡｌを１０ａｔｍ％含むＲｕからなる。Ｒｕに含まれるＡｌの量は、第１金属層３が高い熱安定性を保つため及びＡｌを入れすぎることで金属電極自体の仕事関数が低くなることを防ぐために、３０ａｔｍ％以下であることが好ましい。また、Ｒｕの代わりに、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｅ、Ｗ、Ｍｏ、Ｎｉ、ＣｏおよびＴｉＮ等を用いても構わず、これらの金属を用いる場合も、Ａｌの含有量は３０ａｔｍ％以下であることが好ましい。
【００１８】
続いて、Ｗからなる第２金属層４を、同じくＣＶＤ法やＤＣマグネトロンスパッタ法で形成する。第２金属層４の膜厚は５０ｎｍ程度である。
【００１９】
工程３：図３（ｃ）に示すように、第２金属層４の上に、例えばＳｉＮからなるハードマスク５、フォトレジストマスク６を形成する。
【００２０】
工程４：図３（ｄ）に示すように、フォトレジストマスク６とハードマスク５をエッチングマスクに用いて、第２金属層４および第１金属層３をドライエッチングし、続いて、ゲート絶縁膜２をウェットエッチングする。最後に、フォトレジストマスク６とハードマスク５を除去する。これにより、第１金属層３、第２金属層４より、メタルゲート電極４０が形成される。
【００２１】
工程５：図３（ｅ）に示すように、イオン注入法を用いて、ホウ素等のｐ型イオンを注入し、エクステンション領域１０を形成する。続いて、例えばＳｉＮからなるサイドウォール７を形成した後、イオン注入法を用いてｐ型イオン注入し、ソース／ドレイン領域１１を形成する。
【００２２】
工程６：図３（ｆ）に示すように、アニールを行うことにより、エクステンション領域１０およびソース／ドレイン領域１１を活性化する。
【００２３】
かかるアニールには、例えば、ランプアニール（ＲＴＡ）法が使用され、不活性ガス中で９００℃程度に加熱される。この結果、エクステンション領域１０およびソース／ドレイン領域１１に注入されたイオンが活性化されるとともに、ゲート絶縁膜２と第１金属層３との界面近傍に、第１金属層３に含まれるアルミニウムが析出、酸化されて、アルミナ膜１２が形成される。アルミナ膜１２の膜厚は、０．１ｎｍ〜０．５ｎｍ程度である。
【００２４】
最後に、必要に応じてソース／ドレイン電極３０等を形成して、図１に示すＭＯＳ型半導体装置１００が完成する。
【００２５】
更に、図４は、ＭＯＳ型半導体装置１００の、他の製造方法を示す。図４中、図３と同一符号は、同一又は相当箇所を示す。図４の製造方法は、以下の工程１〜６を含む。
【００２６】
工程１：図４（ａ）に示すように、ｎ型のシリコン基板１を準備し、その上に、ハフニウムシリケートからなるゲート絶縁膜２を形成する。
【００２７】
工程２：図４（ｂ）に示すように、ゲート絶縁膜２の上に、アルミニウム膜２０、第１金属層３、および第２金属層４を、順次、ＣＶＤ法やＤＣマグネトロンスパッタ法で形成する。
【００２８】
アルミニウム膜２０の膜厚は０．２ｎｍ程度である。第１金属層３はＲｕからなり、膜厚は１０ｎｍ程度である。Ｒｕの代わりに、Ｉｒ、Ｐｔ、Ｐｄ、Ｒｅ、Ｗ、Ｍｏ、Ｎｉ、ＣｏおよびＴｉＮ等を用いても構わない。第２金属層４はＷからなり、膜厚は５０ｎｍ程度である。
【００２９】
工程３：図４（ｃ）に示すように、第２金属層４の上に、例えばＳｉＮからなるハードマスク５、フォトレジストマスク６を形成する。
【００３０】
工程４：図４（ｄ）に示すように、フォトレジストマスク６とハードマスク５をエッチングマスクに用いて、第２金属層４、第１金属層３、およびアルミニウム膜２０をドライエッチングし、続いて、ゲート絶縁膜２をウェットエッチングする。最後に、フォトレジストマスク６とハードマスク５を除去する。
【００３１】
工程５：図４（ｅ）に示すように、イオン注入法を用いて、ホウ素等のｐ型イオンを注入し、エクステンション領域１０を形成する。続いて、例えばＳｉＮからなるサイドウォール７を形成した後、イオン注入法を用いてｐ型イオン注入し、ソース／ドレイン領域１１を形成する。
【００３２】
工程６：図４（ｆ）に示すように、アニールを行うことにより、エクステンション領域１０およびソース／ドレイン領域１１を活性化する。
【００３３】
かかるアニールには、例えば、ランプアニール（ＲＴＡ）法が使用され、不活性ガス中で９００℃程度に加熱される。この結果、エクステンション領域１０およびソース／ドレイン領域１１に注入されたイオンが活性化されるとともに、アルミニウム膜２０が酸化され、アルミナ膜１２が形成される。
【００３４】
最後に、必要に応じてソース／ドレイン電極３０等を形成して、図１に示すＭＯＳ型半導体装置１００が完成する。かかる製造方法でも、ＭＯＳ型半導体装置１００を作製することができる。
【００３５】
このように、本実施の形態１にかかる製造方法では、従来のように、酸素雰囲気でアルミニウムを熱酸化するのではなく、不活性ガス中でのアニール工程により下地のハフニウムシリケートとの反応によってアルミナ膜１２を形成する。このため、シリコン基板１とゲート絶縁膜２との界面に酸化膜を形成することなく、アルミナ膜１２の形成が可能となり、電気的特性の劣化を防止できる。
【００３６】
また、ゲート絶縁膜２の上に、アルミナ膜２を別途堆積させる製造方法に比べて、製造工程を簡略化でき、製造コストの削減や歩留りの向上が可能となる。
【００３７】
実施の形態２．
図５は、全体が２００で表される、本発明の実施の形態２にかかる他のＭＯＳ型半導体装置の断面図である。図５中、図１と同一符号は、同一又は相当箇所を示す。
ＭＯＳ半導体装置２００では、シリコン基板１とメタルゲート４０との間には、ハフニウムアルミネート（ＨｆＡｌＳｉＯＮ）からなるゲート絶縁膜１３が設けられている。他の構造は、ＭＯＳ半導体装置１００と同様である。
【００３８】
ＭＯＳ型半導体装置２００では、ゲート絶縁膜２を、アルミニウム成分を含むハフニウムアルミネート（ＨｆＡｌＳｉＯＮ）から形成することにより、フェルミレベルのピンニングを改善でき、しきい値電圧を低減したＭＯＳ型半導体装置２００の提供が可能となる。
【００３９】
ＭＯＳ半導体装置２００は、図３に示すＭＯＳ半導体装置１００の製造工程において、第１金属層３中のＡｌを、ゲート絶縁膜２を構成するハフニウムシリケートと反応させることにより、形成することができる。具体的には、ＭＯＳ半導体装置１００の製造方法の工程６（図３（ｆ））において、アニール温度を高くする、及び／又はアニール時間を長くする等により、第１金属層３中のＡｌをハフニウムシリケート中に拡散させ、形成する。
【００４０】
または、図４に示すＭＯＳ半導体装置１００の製造工程において、アルミニウム膜２０のＡｌを、ゲート絶縁膜２を構成するハフニウムシリケートと反応させることにより、形成することができる。具体的には、ＭＯＳ半導体装置２００の製造方法の工程６（図４（ｆ））において、アニール温度を高くする、及び／又はアニール時間を長くする等により、アルミニウム膜２０中のＡｌをハフニウムシリケート中に拡散させ、形成する。
【００４１】
他の製造工程は、図３や図４に示す、ＭＯＳ型半導体装置１００と同様である。
【００４２】
かかる製造方法でも、従来のように、ゲート絶縁膜が剥き出しの状態で高温の酸素雰囲気でアルミニウムを熱酸化するのではなく、不活性ガス中でのアニール工程によりハフニウムシリケートと反応させることによってハフニウムアルミネートからなるゲート絶縁膜１３を形成する。このため、従来のように、シリコン基板１とゲート絶縁膜１３との界面には酸化膜が形成されず、電気的特性の劣化を防止することができる。
【００４３】
また、ゲート絶縁膜２の上に、アルミナ膜２を別途堆積させる製造方法に比べて、製造工程を簡略化でき、製造コストの削減や歩留りの向上が可能となる。
【００４４】
本実施の形態１、２では、ｐ型のＭＯＳ半導体装置１００、２００を例に説明したが、本発明は、ｎ型のＭＯＳ半導体装置にも適用することができる。
【００４５】
図１の構造を有するｎ型のＭＯＳ半導体装置の場合は、アルミナ２膜の代わりに希土類金属（Ｌｎ：Ｓｃ、Ｙ、ランタノイド系金属）が用いられる。
また、図５の構造を有するｎ型のＭＯＳ半導体装置の場合は、ゲート絶縁膜２として、
ＨｆＬｎＳｉＯもしくはＨｆＬｎＳｉＯＮが用いられる。
【００４６】
また、製造方法では、図３ではＲｕに希土類金属を含む第１金属層３が用いられ、図４ではゲート絶縁膜２上に希土類金属膜１２が形成される。
【００４７】
更に、本実施の形態１、２では、個別ＭＯＳ半導体装置を例に説明したが、ＣＭＯＳ半導体装置等にも適用することができる。
【図面の簡単な説明】
【００４８】
【図１】本実施の形態１にかかるＭＯＳ型半導体装置の断面図である。
【図２】ＭＯＳキャパシタの高周波Ｃ−Ｖ特性である。
【図３】本実施の形態１にかかるＭＯＳ型半導体装置の製造工程の断面図である。
【図４】本実施の形態１にかかるＭＯＳ型半導体装置の他の製造工程の断面図である。
【図５】本実施の形態２にかかるＭＯＳ型半導体装置の断面図である。
【符号の説明】
【００４９】
１  シリコン基板、２  ゲート絶縁膜、３  第１金属層、４  第２金属層、７  側壁絶縁膜、１０  エクステンション領域、１１  ソース／ドレイン領域、１２  アルミナ膜、３０  ソース／ドレイン電極、４０  メタルゲート、１００  ＭＯＳ型半導体装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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