(57)【要約】【課題】オン抵抗を大幅に低減することが可能な半導体装置を提供する。【解決手段】この半導体装置は、隣接するトレンチ３間の各領域がチャネル９となるｎ型エピタキシャル層２と、複数のトレンチ３の各々の内面上にシリコン酸化膜４を介して形成された複数の埋め込み電極５とを備えている。そして、複数のトレンチ３の各々の周辺に形成される全ての空乏層１０で隣接するトレンチ３間の各領域を塞ぐことにより、隣接するトレンチ３間の各領域を流れる電流が遮断される一方、複数のトレンチ３の各々の周辺に形成された全ての空乏層１０を消滅させることにより、隣接するトレンチ３間の各領域を介して電流が流れるように構成されている。【選択図】図２
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【特許請求の範囲】
【請求項１】
互いに所定の間隔を隔てて配列された複数のトレンチを有し、隣接する前記トレンチ間の各領域がチャネルとなる一導電型の半導体層と、
前記複数のトレンチの各々を埋め込むように、前記複数のトレンチの各々の内面上に絶縁膜を介して形成された複数の埋め込み電極とを備え、
前記複数のトレンチの各々の周辺に形成される全ての空乏層で前記隣接するトレンチ間の各領域を塞ぐことにより、前記隣接するトレンチ間の各領域を流れる電流が遮断される一方、前記複数のトレンチの各々の周辺に形成された全ての空乏層を消滅させることにより、前記隣接するトレンチ間の各領域を介して電流が流れるように構成されていることを特徴とする半導体装置。
【請求項２】
前記埋め込み電極に対して所定電圧が印加されることにより、前記トレンチの周辺に形成された空乏層が消滅し、前記埋め込み電極に対する前記所定電圧の印加が解除されることにより、前記トレンチの周辺に空乏層が形成されるように構成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記隣接するトレンチ間の各領域を流れる電流を遮断する場合に、前記隣接するトレンチの各々の周辺に形成された空乏層が互いに連結された状態になるように構成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記隣接するトレンチ間の距離は、前記隣接するトレンチの各々の周辺に形成された空乏層の一部が互いに重なるように設定されていることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記トレンチの開口端を覆うように、前記半導体層の上面上に形成された電極層と、
前記埋め込み電極と前記電極層との間の絶縁を行うための層間絶縁膜とをさらに備え、
前記埋め込み電極は、前記トレンチの途中の深さまでを埋め込んでおり、
前記層間絶縁膜は、前記層間絶縁膜の上面が前記半導体層の上面に対して面一となるように、前記トレンチの前記埋め込み電極が埋め込まれていない残りの部分に埋め込まれていることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、スイッチング機能を有する半導体装置に関する。
【背景技術】
【０００２】
従来、スイッチング機能を有する半導体装置として、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が知られている（たとえば、特許文献１参照）。この特許文献１には、半導体層に形成されたトレンチにゲート電極が埋め込まれたトレンチゲート型のＭＯＳＦＥＴ（半導体装置）が開示されている。
【０００３】
図５は、上記特許文献１に開示された従来のＭＯＳＦＥＴ（半導体装置）の構造を示した断面図である。図５を参照して、従来のＭＯＳＦＥＴ（半導体装置）では、ｎ+型の半導体基板１０１の上面上に、エピタキシャル層（半導体層）１０２が形成されている。このエピタキシャル層１０２には、半導体基板１０１側から順に、ｎ-型不純物領域（ドレイン領域）１０２ａ、ｐ型不純物領域１０２ｂおよびｎ+型不純物領域（ソース領域）１０２ｃが形成されている。
【０００４】
また、エピタキシャル層１０２には、ｎ+型不純物領域１０２ｃおよびｐ型不純物領域１０２ｂを貫通してｎ-型不純物領域１０２ａの途中の深さにまで達するトレンチ１０３が形成されている。このトレンチ１０３には、ゲート絶縁膜１０４を介して、ゲート電極１０５が埋め込まれている。また、エピタキシャル層１０２の上面上には、トレンチ１０３の開口端を塞ぐ層間絶縁膜１０６が形成されている。
【０００５】
また、エピタキシャル層１０２の上面上には、層間絶縁膜１０６を覆うように、ソース電極１０７が形成されている。また、半導体基板１０１の裏面上には、ドレイン電極１０８が形成されている。
【０００６】
上記のように構成された従来のＭＯＳＦＥＴでは、ゲート電極１０５に対する印加電圧を変化させることによりオン／オフの制御が行われる。
【０００７】
具体的には、ゲート電極１０５に対して所定の正電位を印加すると、ｐ型不純物領域１０２ｂの少数キャリア（電子）がトレンチ１０３側に引き寄せられることによって、ｎ-型不純物領域（ドレイン領域）１０２ａとｎ+型不純物領域（ソース領域）１０２ｃとを接続するような反転層１０９が形成される。これにより、反転層１０９を介して、ソース電極１０７とドレイン電極１０８との間に電流を流すことができる。その結果、ＭＯＳＦＥＴがオン状態となる。
【０００８】
このように、従来のＭＯＳＦＥＴでは、ｎ-型不純物領域（ドレイン領域）１０２ａとｎ+型不純物領域（ソース領域）１０２ｃとを接続するように形成される反転層１０９をチャネルとして機能させている。
【０００９】
また、上記した状態からゲート電極１０５に対する所定の正電位の印加を解除すると、反転層（チャネル）１０９が消滅するので、ソース電極１０７とドレイン電極１０８との間に流れる電流を遮断することができる。その結果、ＭＯＳＦＥＴがオフ状態となる。
【００１０】
【特許文献１】特開２００１−７１４９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、図５に示した従来の構造では、オン時に形成される反転層（チャネル）１０９が非常に薄いため、反転層（チャネル）１０９を流れる電流に対する抵抗を低減するのが困難であるという不都合がある。その結果、オン抵抗の改善を図るのが困難であるという問題点がある。
【００１２】
この発明は、上記のような課題を解決するためになされたものであり、この発明の目的は、オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を提供することである。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、この発明の一の局面による半導体装置は、互いに所定の間隔を隔てて配列された複数のトレンチを有し、隣接するトレンチ間の各領域がチャネルとなる一導電型の半導体層と、複数のトレンチの各々を埋め込むように、複数のトレンチの各々の内面上に絶縁膜を介して形成された複数の埋め込み電極とを備えている。そして、複数のトレンチの各々の周辺に形成される全ての空乏層で隣接するトレンチ間の各領域を塞ぐことにより、隣接するトレンチ間の各領域を流れる電流が遮断される一方、複数のトレンチの各々の周辺に形成された全ての空乏層を消滅させることにより、隣接するトレンチ間の各領域を介して電流が流れるように構成されている。
【００１４】
この一の局面による半導体装置では、上記のように、複数のトレンチの各々の周辺に形成される全ての空乏層で隣接するトレンチ間の各領域（チャネル）を塞ぐことにより、隣接するトレンチ間の各領域（チャネル）を流れる電流が遮断される一方、複数のトレンチの各々の周辺に形成された全ての空乏層を消滅させることにより、隣接するトレンチ間の各領域（チャネル）を介して電流が流れるように構成することによって、トレンチの周辺に形成される空乏層の形成状態は埋め込み電極に対する印加電圧に応じて変化するので、埋め込み電極に対する印加電圧を制御することにより、オフ状態（隣接するトレンチ間の各領域を流れる電流が遮断される状態）からオン状態（隣接するトレンチ間の各領域を介して電流が流れる状態）への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。すなわち、半導体装置にスイッチング機能を持たせることができる。そして、上記した構成では、オン時において、隣接するトレンチ間の各領域の空乏層が消滅した部分の全てをチャネルとして機能させることができるので、非常に薄い反転層をチャネルとして機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、チャネルを流れる電流に対する抵抗を大幅に低減することが可能となる。これにより、非常に薄い反転層をチャネルとして機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、オン抵抗を大幅に低減することができる。
【００１５】
上記一の局面による半導体装置において、好ましくは、埋め込み電極に対して所定電圧が印加されることにより、トレンチの周辺に形成された空乏層が消滅し、埋め込み電極に対する所定電圧の印加が解除されることにより、トレンチの周辺に空乏層が形成されるように構成されている。このように構成すれば、埋め込み電極に対する印加電圧を制御することにより、容易に、オフ状態からオン状態への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。
【００１６】
上記一の局面による半導体装置において、好ましくは、隣接するトレンチ間の各領域を流れる電流を遮断する場合に、隣接するトレンチの各々の周辺に形成された空乏層が互いに連結された状態になるように構成されている。このように構成すれば、オフ時において、確実に、隣接するトレンチ間の各領域（チャネル）を空乏層で塞ぐことができる。
【００１７】
上記一の局面による半導体装置において、好ましくは、隣接するトレンチ間の距離は、隣接するトレンチの各々の周辺に形成された空乏層の一部が互いに重なるように設定されている。このように構成すれば、容易に、隣接するトレンチの各々の周辺に形成された空乏層を互いに連結させることができる。
【００１８】
上記一の局面による半導体装置において、好ましくは、トレンチの開口端を覆うように、半導体層の上面上に形成された電極層と、埋め込み電極と電極層との間の絶縁を行うための層間絶縁膜とをさらに備え、埋め込み電極は、トレンチの途中の深さまでを埋め込んでおり、層間絶縁膜は、層間絶縁膜の上面が半導体層の上面に対して面一となるように、トレンチの埋め込み電極が埋め込まれていない残りの部分に埋め込まれている。このように構成すれば、隣接するトレンチ間の距離を小さくしたとしても、半導体層の上面側の部分（隣接するトレンチ間の領域の上端部）が層間絶縁膜で覆われてしまうことがない。これにより、隣接するトレンチ間の距離を小さくすることができるので、隣接するトレンチの各々の周辺に形成された空乏層を互いに連結させやすくすることができる。
【発明の効果】
【００１９】
以上のように、本発明によれば、オン抵抗を大幅に低減することが可能な新しい動作原理に基づく半導体装置を容易に得ることができる。
【発明を実施するための最良の形態】
【００２０】
図１は、本発明の一実施形態による半導体装置を示した断面斜視図である。図２は、図１に示した一実施形態による半導体装置の埋め込み電極の接続位置を説明するための断面図である。まず、図１および図２を参照して、本実施形態による半導体装置の構造について説明する。なお、本実施形態の半導体装置は、ノーマリオフ型のスイッチ装置として機能するように構成されている。
【００２１】
本実施形態の半導体装置では、図１および図２に示すように、ｎ+型シリコン基板１の上面上に、約１μｍ〜約１０μｍの厚みを有するｎ型シリコンからなるｎ型エピタキシャル層２が形成されている。ｎ+型シリコン基板１には、後述するドレイン電極８との間で良好なオーミック接触を得るために、ｎ型不純物が高濃度で導入されている。また、ｎ型エピタキシャル層２には、ｎ型不純物がｎ+型シリコン基板１よりも低い濃度（約５×１０15ｃｍ-3〜約１×１０18ｃｍ-3）で導入されている。なお、ｎ+型シリコン基板１およびｎ型エピタキシャル層２は、本発明の「一導電型の半導体層」の一例である。
【００２２】
また、ｎ型エピタキシャル層２は、その厚み方向に掘られた複数のトレンチ３を有している。この複数のトレンチ３は、ｎ型エピタキシャル層２の所定領域がその上面（主表面）側からエッチングされることによって形成されている。すなわち、複数のトレンチ３の各々の開口端は、ｎ型エピタキシャル層２の上面側に位置している。
【００２３】
また、複数のトレンチ３は、その各々がｎ型エピタキシャル層２の上面に対して平行な所定方向（Ａ方向）に沿って延びるように細長状に形成されている。また、複数のトレンチ３は、ｎ型エピタキシャル層２の上面に対して平行で、かつ、トレンチ３が延びる方向（Ａ方向）と直交する方向（Ｂ方向）に互いに約０．０５μｍ〜約０．３μｍの間隔を隔てて配列されている。さらに、複数のトレンチ３の各々の溝深さは、ｎ型エピタキシャル層２の厚み（約１μｍ〜約１０μｍ）よりも小さくなるように、約０．５μｍ〜約５μｍに設定されている。また、複数のトレンチ３の各々のＢ方向の幅は、約０．１μｍ〜約１μｍに設定されている。
【００２４】
また、複数のトレンチ３の各々の内面上には、ｎ型エピタキシャル層２を構成するｎ型シリコンを熱酸化処理することによって得られるシリコン酸化膜４が約１０ｎｍ〜約１００ｎｍの厚みで形成されている。なお、シリコン酸化膜４は、本発明の「絶縁膜」の一例である。
【００２５】
また、複数のトレンチ３の各々の内面上には、シリコン酸化膜４を介して、ｐ型ポリシリコンからなる埋め込み電極（ゲート電極）５が形成されている。この複数の埋め込み電極（ゲート電極）５は、その各々に同じ電圧が印加されるように、互いに電気的に接続されている。また、複数の埋め込み電極（ゲート電極）５の各々は、対応するトレンチ３の途中の深さまでを埋め込んでいる。なお、埋め込み電極（ゲート電極）５の構成材料としては、ｐ型ポリシリコン以外に、金属などを用いることもできる。
【００２６】
本実施形態では、上記のような複数の埋め込み電極（ゲート電極）５を設けることによって、複数の埋め込み電極（ゲート電極）５に対する印加電圧を制御すれば、複数のトレンチ３の各々の周辺に空乏層を形成したり、その形成された空乏層を消滅させたりすることが可能となる。そして、本実施形態では、隣接するトレンチ３間の距離は、複数のトレンチ３の各々の周辺に空乏層を形成した時に、隣接するトレンチ３の各々に形成された空乏層の一部が互いに重なるように設定されている。すなわち、複数のトレンチ３の各々の周辺に空乏層を形成した場合には、隣接するトレンチ３の各々の周辺に形成された空乏層が互いに連結される。このため、本実施形態では、複数のトレンチ３の各々の周辺に空乏層を形成すれば、隣接するトレンチ３間の各領域を空乏層によって塞ぐことができる。
【００２７】
また、複数のトレンチ３の各々の埋め込み電極（ゲート電極）５が埋め込まれていない残りの部分（埋め込み電極５よりも上方の部分）には、シリコン酸化膜からなる層間絶縁膜６が埋め込まれている。この複数の層間絶縁膜６の各々は、対応する埋め込み電極（ゲート電極）５と後述するソース電極７との間で絶縁を行うために設けられている。また、複数の層間絶縁膜６の各々の厚みは、対応するトレンチ３の埋め込み電極（ゲート電極）５が埋め込まれていない残りの部分（埋め込み電極５よりも上方の部分）の深さと同じになるように設定されている。したがって、複数の層間絶縁膜６の各々の上面は、ｎ型エピタキシャル層２の上面（隣接するトレンチ３間の各領域の上端部の上面）に対して面一となっている。
【００２８】
また、ｎ型エピタキシャル層２の上面側の部分（隣接するトレンチ３間の各領域の上端部）には、ｎ型エピタキシャル層２の上面に低濃度領域が露出しないように、ｎ型不純物が高濃度でイオン注入された高濃度領域２ａが形成されている。このｎ型エピタキシャル層２の高濃度領域２ａの濃度は、後述するソース電極７との間で良好なオーミック接触を得ることが可能なように設定されており、ｎ型エピタキシャル層２の他の部分の濃度よりも高くなっている。また、ｎ型エピタキシャル層２の高濃度領域２ａの厚み（イオン注入深さ）は、層間絶縁膜６の厚みよりも小さくなるように設定されている。すなわち、ｎ型エピタキシャル層２の高濃度領域２ａの下端部は、埋め込み電極５の上端部よりも上方に位置していることになる。
【００２９】
また、ｎ型エピタキシャル層２の上面上には、複数のトレンチ３の各々の開口端を覆うように、Ａｌ層からなるソース電極７が形成されている。このソース電極７は、ｎ型エピタキシャル層２の高濃度領域（隣接するトレンチ３間の各領域の上端部）２ａに対してオーミック接触している。なお、ソース電極７は、本発明の「電極層」の一例である。また、ｎ+型シリコン基板１の裏面上には、複数の金属層が積層された多層構造体からなるドレイン電極８が形成されている。このドレイン電極８は、ｎ+型シリコン基板１に対してオーミック接触している。
【００３０】
上記した構成では、ソース電極７とドレイン電極８との間に電圧を印加した場合に、ソース電極７とドレイン電極８との間を流れる電流（ｎ型エピタキシャル層２の厚み方向に流れる電流）は、ｎ型エピタキシャル層２の隣接するトレンチ３間の各領域を通過することになる。すなわち、上記した構成では、ｎ型エピタキシャル層２の隣接するトレンチ３間の各領域がチャネル９として機能することになる。
【００３１】
図３および図４は、本発明の一実施形態による半導体装置の動作を説明するための断面図である。図３には、スイッチ装置として機能する半導体装置がオフ状態となっている場合を図示しており、図４には、スイッチ装置として機能する半導体装置がオン状態となっている場合を図示している。次に、図３および図４を参照して、本実施形態のスイッチ装置として機能する半導体装置の動作について説明する。
【００３２】
なお、以下の説明では、ソース電極７に負電位が印加され、ドレイン電極８に正電位が印加されているとする。すなわち、スイッチ装置として機能する半導体装置がオン状態の場合には、ドレイン電極８からソース電極７（図４の矢印の方向）に電流が流れる。
【００３３】
まず、スイッチ装置として機能する半導体装置がオフ状態の場合には、図３に示すように、埋め込み電極（ゲート電極）５が埋め込まれたトレンチ３の周辺に存在する多数キャリアが減少するように、埋め込み電極（ゲート電極）５に対する印加電圧が制御されている。これにより、トレンチ３の周辺には、空乏層１０が形成されている。
【００３４】
この際、隣接するトレンチ３間の領域において、隣接するトレンチ３の各々の周辺に形成された空乏層１０の一部が互いに重なる。すなわち、隣接するトレンチ３間の領域において、隣接するトレンチ３の各々の周辺に形成された空乏層１０が互いに連結された状態となる。これにより、チャネル９が空乏層１０によって塞がれた状態となるので、チャネル９を流れる電流を遮断することができる。したがって、スイッチ装置として機能する半導体装置がオフ状態となる。
【００３５】
次に、スイッチ装置として機能する半導体装置をオフ状態からオン状態に切り替える場合には、図４に示すように、埋め込み電極（ゲート電極）５に対して所定の正電位（所定電圧）を印加することによって、トレンチ３の周辺に形成された空乏層１０（図３参照）を消滅させる。すなわち、チャネル９を塞いでいた空乏層１０（図３参照）を消滅させる。これにより、チャネル９を介して電流を流すことができるので、スイッチ装置として機能する半導体装置をオン状態にすることが可能となる。
【００３６】
また、スイッチ装置として機能する半導体装置をオン状態からオフ状態に切り替える場合には、埋め込み電極（ゲート電極）５に対する所定の正電位（所定電圧）の印加を解除する。これにより、図３に示した状態に戻るので、スイッチ装置として機能する半導体装置をオフ状態にすることが可能となる。
【００３７】
本実施形態では、上記のように、複数のトレンチ３の各々の周辺に形成される全ての空乏層１０でチャネル（隣接するトレンチ３間の各領域）９を塞ぐことにより、チャネル（隣接するトレンチ３間の各領域）９を流れる電流が遮断される一方、複数のトレンチ３の各々の周辺に形成された全ての空乏層１０を消滅させることにより、チャネル（隣接するトレンチ３間の各領域）９を介して電流が流れるように構成することによって、トレンチ３の周辺に形成される空乏層１０の形成状態は埋め込み電極５に対する印加電圧に応じて変化するので、埋め込み電極５に対する印加電圧を制御することにより、オフ状態（チャネル９を流れる電流が遮断される状態）からオン状態（チャネル９を介して電流が流れる状態）への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。すなわち、半導体装置にスイッチング機能を持たせることができる。そして、上記した構成では、オン時において、隣接するトレンチ３間の各領域の空乏層１０が消滅した部分の全てをチャネル９として機能させることができるので、非常に薄い反転層をチャネルとして機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、チャネル９を流れる電流に対する抵抗を大幅に低減することが可能となる。これにより、非常に薄い反転層をチャネルとして機能させる従来のＭＯＳＦＥＴ（半導体装置）と比べて、オン抵抗を大幅に低減することができる。
【００３８】
また、本実施形態では、上記のように、埋め込み電極（ゲート電極）５に対して所定の正電位が印加されることにより、トレンチ３の周辺に形成された空乏層１０が消滅し、埋め込み電極（ゲート電極）５に対する所定の正電位の印加が解除されることにより、トレンチ３の周辺に空乏層１０が形成されるように構成することによって、埋め込み電極（ゲート電極）５に対する印加電圧を制御することにより、容易に、オフ状態からオン状態への切り替えを行うことができるとともに、その逆の切り替えも行うことができる。
【００３９】
また、本実施形態では、上記のように、オフ時において、隣接するトレンチ３の各々の周辺に形成された空乏層１０が互いに連結された状態になるように構成することによって、確実に、チャネル（隣接するトレンチ３間の各領域）９を空乏層１０で塞ぐことができる。
【００４０】
また、本実施形態では、上記のように、隣接するトレンチ３間の距離を、隣接するトレンチ３の各々の周辺に形成された空乏層１０の一部が互いに重なるように設定することによって、容易に、隣接するトレンチ３の各々の周辺に形成された空乏層１０を互いに連結させることができる。
【００４１】
また、本実施形態では、上記のように、層間絶縁膜６の上面がｎ型エピタキシャル層２の上面に対して面一となるように、層間絶縁膜６をトレンチ３に埋め込むことによって、隣接するトレンチ３間の距離を小さくしたとしても、ｎ型エピタキシャル層２の上面側の部分（隣接するトレンチ３間の領域の上端部）が層間絶縁膜６で覆われてしまうことがない。これにより、隣接するトレンチ３間の距離を小さくすることができるので、隣接するトレンチ３の各々の周辺に形成された空乏層１０を互いに連結させやすくすることができる。
【００４２】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００４３】
たとえば、上記実施形態では、複数のトレンチをｎ型エピタキシャル層に形成し、そのｎ型エピタキシャル層の隣接するトレンチ間の各領域をチャネルとして機能させるようにしたが、本発明はこれに限らず、複数のトレンチをｐ型エピタキシャル層に形成し、そのｐ型エピタキシャル層の隣接するトレンチ間の各領域をチャネルとして機能させるようにしてもよい。
【００４４】
また、上記実施形態では、トレンチの溝深さがｎ型エピタキシャル層の厚みよりも小さくなるように構成したが、本発明はこれに限らず、トレンチがｎ型エピタキシャル層を貫通してｎ+型シリコン基板にまで達していてもよい。
【００４５】
また、上記実施形態では、層間絶縁膜の上面がｎ型エピタキシャル層の上面に対して面一となるように構成したが、本発明はこれに限らず、層間絶縁膜の上面がｎ型エピタキシャル層の上面よりも上方に位置していてもよいし、層間絶縁膜の上面がｎ型エピタキシャル層の上面よりも下方に位置していてもよい。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態による半導体装置を示した断面斜視図である。
【図２】図１に示した一実施形態による半導体装置の埋め込み電極の接続位置を説明するための断面図である。
【図３】本発明の一実施形態による半導体装置の動作を説明するための断面図である。
【図４】本発明の一実施形態による半導体装置の動作を説明するための断面図である。
【図５】従来のＭＯＳＦＥＴ（半導体装置）の構造を示した断面図である。
【符号の説明】
【００４７】
１  ｎ+型シリコン基板（半導体層）
２  ｎ型エピタキシャル層（半導体層）
３  トレンチ
４  シリコン酸化膜（絶縁膜）
５  埋め込み電極
６  層間絶縁膜
７  ソース電極（電極層）
９  チャネル
１０  空乏層
【図１】
2008300495.tif 000003
【図２】
2008300495.tif 000004
【図３】
2008300495.tif 000005
【図４】
2008300495.tif 000006
【図５】
2008300495.tif 000007