(57)【要約】【課題】多数回の試験に対する信頼性の高い異方導電性シート及びその製造方法を提供する。【解決手段】本実施の形態の異方導電性シート１は、多数の微細孔を有する多孔質樹脂からなる基材である矩形平板状のフレーム板２と、フレーム板２の第一面３と第二面４との間を板厚方向に貫通する多数の貫通孔５と、貫通孔５の内壁部（表面領域）に形成された導通部となる筒状電極膜６とを備えている。フレーム板２のうち、筒状電極膜６が形成された電極領域３ｂ，４ｂを除く周辺領域３ａ，４ａには、金属を含む帯電緩和層４０Ａが設けられている。帯電緩和層４０Ａにより、多数回の試験において、フレーム板２への静電気の蓄積が抑制される。【選択図】図２
2008258032.tif 000002
【特許請求の範囲】
【請求項１】
複数の微細孔を含む多孔質樹脂からなるフレーム板と、
前記フレーム板の電極領域に形成され、前記フレーム板を板厚方向に貫通する複数の貫通孔と、
前記貫通孔の内壁面および微細孔内を含む各内壁部に形成された筒状電極膜と、
前記フレーム板の一部に形成された帯電緩和層と、
を備えている異方導電性シート。
【請求項２】
請求項１記載の異方導電性シートにおいて、
前記帯電緩和層は、前記フレーム板の両面における表面領域に形成されている、異方導電性シート。
【請求項３】
請求項１または２記載の異方導電性シートにおいて、
前記帯電緩和層は、前記フレーム板の前記電極領域を除く領域の少なくとも一部に形成された金属含有層である、異方導電性シート。
【請求項４】
請求項１または２記載の異方導電性シートにおいて、
前記帯電緩和層は、導電性高分子を含む、異方導電性シート。
【請求項５】
請求項１または２記載の異方導電性シートにおいて、
前記帯電緩和層は、界面活性剤を含む、異方導電性シート。
【請求項６】
請求項２記載の異方導電性シートにおいて、
前記帯電緩和層は、前記フレーム板の前記筒状電極膜の周囲を除く領域に形成されためっき層である、異方導電性シート。
【請求項７】
請求項１〜６のいずれかに記載の異方導電性シートにおいて、
前記フレーム板は、多孔質フッ素樹脂によって構成されている、異方導電性シート。
【請求項８】
複数の微細孔を含む多孔質樹脂からなるフレーム板を形成する工程（ａ）と、
前記フレーム板を板厚方向に貫通する複数の貫通孔を形成する工程（ｂ）と、
前記貫通孔の内壁面および微細孔内を含む各内壁部にめっき膜からなる筒状電極膜を形成する工程（ｃ）と、
前記筒状電極膜が形成された電極領域を覆い、周辺領域を開放するレジスト膜を形成する工程（ｄ）と、
帯電緩和物質を含む液を前記周辺領域に塗布して、帯電緩和層を形成する工程（ｅ）と、
を含む異方導電性シートの製造方法。
【請求項９】
複数の微細孔を含む多孔質樹脂からなるフレーム板を形成する工程（ａ）と、
前記フレーム板を板厚方向に貫通する複数の貫通孔を形成する工程（ｂ）と、
前記貫通孔の内壁面および微細孔内を含む各内壁部にめっき膜からなる筒状電極膜を形成する工程（ｃ）と、
前記フレーム板を帯電緩和物質を含む液に浸漬する工程（ｄ）と、
を含む異方導電性シートの製造方法。
【請求項１０】
複数の微細孔を含む多孔質樹脂からなるフレーム板を形成する工程（ａ）と、
前記フレーム板を板厚方向に貫通する複数の貫通孔を形成する工程（ｂ）と、
前記フレーム板の両面，各側面及び各貫通孔内壁における，微細孔内を含む表面領域にめっき層を形成する工程（ｃ）と、
前記めっき層のうち前記貫通孔の周囲の領域を除去して、貫通孔の内壁部に筒状電極膜を、残部に帯電緩和層を形成する工程（ｄ）と、
を含む異方導電性シートの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の検査に用いられる異方導電性シートおよびその製造方法に関する。
【背景技術】
【０００２】
従来より、半導体デバイスの初期故障を取り除くスクリーニング手法の一つとして、バーンイン試験が行われている。バーンイン試験では、半導体デバイスの動作条件よりも高温かつ高圧の加速ストレスを印加し、故障発生を加速して短時間で不良品を取り除いている。例えば、パッケージングされた半導体デバイスをバーンインボードに多数個配置し、高温槽中にて、外部から加速ストレスとなる電源電圧及び入力信号を一定時間印加する。その後、半導体デバイスを外部に取り出して、良品と不良品との判定試験を行う。判定試験では、半導体デバイスの欠陥によるリーク電流の増加、多層配線の欠陥による不良品、コンタクトの欠陥などを判定する。半導体デバイスは、一般には、ＢＧＡ(Ball Grid Array) 、ＬＧＡ(Land Grid Array) 、ＰＬＣＣ(Plastic Leaded Chip Carrier) 等の表面実装型ＬＳＩである。
【０００３】
例えば、半導体デバイスのバーンイン試験を行う場合、ＢＧＡ(Ball Grid Array) 、ＬＧＡ(Land Grid Array) 、ＰＬＣＣ(Plastic Leaded Chip Carrier) 等の表面実装型ＬＳＩ表面の電極パッドを介して試験を行う。その際、半導体デバイスの電極パッドと試験用治具のヘッド電極との間の電極高さのバラツキによる接触不良を補うため、通常、これらの電極間に、膜厚方向のみに導電性を有する異方導電性シート、或いは異方導電性シートと回路基板とを組み合わせたインターポーザ（ｉｎｔｅｒｐｏｓｅｒ）を挟んで試験を行う。この異方導電性シートは、表面電極に対応するパターンに従って配置された導通部において、板厚方向のみに導電性を示すものである。
【０００４】
上記異方導電性シートは、バーンイン試験用の試験用治具の構成部品としてだけでなく、ＬＳＩとプリント回路基板（ＰＣＢ）との接続用ソケットや電気コネクタ、さらには、プリント回路基板間の接続用の電気コネクタとして用いられる。
【０００５】
上記異方導電性シートとして、特許文献１、２には、弾性高分子シートからなるフレーム板に、導通部となる多数の孔を形成し、各孔にワイヤや導電ペーストを埋め込んだ導通部を設けることが開示されている。特許文献３には、高強度樹脂などからなるフレーム板を用い、弾性高分子中に導電性磁性体粒子を充填した導通部で孔を埋めることが開示されている。特許文献４には、フレーム板として多孔質ＰＴＦＥを用い、各孔の内壁面上に無電解めっきにより筒状電極膜を形成して、この筒状電極膜を導通部とする技術が開示されている。
【０００６】
【特許文献１】特開平９−３５７８９号公報
【特許文献２】特開２００２−２１６８６８号公報
【特許文献３】特開平９−３２０６６７号公報
【特許文献４】特開２００４−２６５８４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、半導体デバイスなどのバーンイン試験用インターポーザなどとして用いられる異方導電性シートには、半導体デバイスの表面電極を測定装置のヘッド電極に接続したり、試験装置からの信号を半導体パッケージの端子と接続することなどに加えて、応力緩和の作用も求められている。そのため、異方導電性シートには、膜厚方向に弾力性があり、低圧縮荷重で膜厚方向の導通が可能であること、さらには、弾性回復が可能で、頻回の使用に適していることが求められている。また、半導体パッケージの高密度実装などに伴って、試験に使用する異方導電性シートの各導通部の大きさやピッチなどのパターンを微細化（ファインピッチ化）することが要求されている。
【０００８】
しかるに、特許文献１、２に記載されている技術を用いた場合、弾性高分子シートに微細な孔を開ける技術に限界があることから、ピッチ５０〜１００μｍ程度以下の微細パターンを形成することは困難である。また、特許文献３に記載されている技術では、構造上ピッチ５０〜１００μｍ程度以下の微細パターンの形成が困難である上に、試験ジグのヘッド電極の押圧力による導通部の横方向の変形量が大きいことから、導通部間における電気的短絡を回避することが困難である。つまり、ファインピッチ化が困難である。
【０００９】
一方、本出願人による特許文献４に記載されている技術では、フレーム板が高強度高分子により構成されているので、微小かつ高精度の孔を開けることも十分可能であり、かつ、押圧力による導通部（筒状電極膜）の横方向の変形量が極めて小さいので、ピッチ５０〜１００μｍ程度以下のファインピッチ化に対応することが可能である、また、特許文献１〜３の異方導電性シートでは、厚みが０．５ｍｍ以下の薄膜の作成が困難であるのに対し、特許文献４の異方導電性シートでは、厚みが０．０５ｍｍ程度まで薄膜化が可能である。また、特許文献１〜３の異方導電性シートの場合、数千回の試験が限界であるのに対し、特許文献４の異方導電性シートでは１０万回程度までの試験が可能である。
【００１０】
しかしながら、特許文献４の技術を用いた場合、多数回の試験を重ねていくと、測定エラーを生じたり、一部破損する等の現象がみられた。そのために、試験の信頼性が悪化するおそれがあった。
【００１１】
そこで、本発明者達が原因を調べたところ、異方導電性シートと、その上下の電極との接触は導体同士の接触であるにもかかわらず、異方導電性シートの基材であるフレーム板に帯電が生じていることが推測された。すなわち、絶縁樹脂からなるフレーム板が半導体デバイスの基板（半導体）や、樹脂部材に接近することにより、徐々に静電気を帯びていき、ついには限界量を超えるものと推測される。
【００１２】
本発明の目的は、樹脂からなるフレーム板の帯電を抑制する手段を講ずることにより、多数回の試験に対応しうる信頼性の高い異方導電性シートおよびその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の異方導電性シートは、多孔質樹脂からなるフレーム板の貫通孔を形成し、各貫通孔の微細孔を含む各内壁部に筒状電極膜を形成し、さらに、フレーム板に帯電緩和層を設けたものである。
【００１４】
これにより、多数回の試験を行なって、フレーム板が半導体デバイスや試験用部材に接近しても、帯電緩和層が設けられているので、フレーム板の帯電量が限界量に達するまでの試験回数が増大する。よって、多数回の試験に用いても、測定エラーや異方導電性シートの破壊などの発生を抑制して、高い信頼性で実施することができる。
【００１５】
帯電緩和層が、フレーム板の両面における表面領域に形成されていることにより、試験時に両側に静電気を帯びさせる部材が接近する場合でも、帯電に起因する不具合の発生を有効に抑制することができる。
【００１６】
帯電緩和層が、フレーム板の電極領域を除く領域の少なくとも一部に設けられた金属含有層である場合には、金属によってフレーム板への静電気の蓄積が抑制されるので、帯電緩和機能を発揮することができる。
【００１７】
特に、帯電緩和層が導電性高分子や界面活性剤を含むものでもよく、その場合には、フレーム板の電極領域を含む領域に帯電緩和層が形成されていてもよい。
【００１８】
帯電緩和層が筒状電極膜の周囲を除く領域に形成されためっき層である場合には、筒状電極膜と同時に帯電緩和層を形成することが可能になり、製造コストが安価になる。
【００１９】
フレーム板が、特に静電気を帯びやすい多孔質フッ素樹脂によって構成されている場合にも、本発明により、フレーム板の帯電を抑制しつつ、多孔質フッ素樹脂の高い強度を利用して、特に多数回の試験を高い信頼性で行うことができる。  
【００２０】
本発明の第１の異方導電性シートの製造方法は、多孔質樹脂からなるフレーム板に貫通孔を形成し、貫通孔の内壁部にめっき膜からなる筒状電極膜を形成した後、筒状電極膜が形成された電極領域を覆うレジスト膜を形成した状態で、金属含有溶液を周辺領域に塗布して、帯電緩和層を形成する方法である。この方法により、各種プロセスに利用されているフォトリソグラフィー技術を利用して、帯電緩和層を容易に形成することができる。
【００２１】
本発明の第２の異方導電性シートの製造方法は、多孔質樹脂からなるフレーム板に貫通孔を形成し、貫通孔の内壁部にめっき膜からなる筒状電極膜を形成した後、フレーム板を帯電緩和物質を含む液に浸漬する方法である。この方法により、帯電緩和物質を比較的簡素な工程で形成することができる。
【００２２】
本発明の第３の異方導電性シートの製造方法は、多孔質樹脂からなるフレーム板に貫通孔を形成し、フレーム板の両面，各側面及び各貫通孔内壁における，微細孔内を含む表面領域にめっき層を形成した後、めっき層のうち貫通孔の周囲の領域を除去して、貫通孔の内壁部に筒状電極膜を、残部に帯電緩和層を形成する方法である。この方法により、めっき層から筒状電極膜と帯電緩和層とを同時に形成することにより、製造工程の短縮を図ることができる。
【発明の効果】
【００２３】
本発明の異方導電性シート及びその製造方法によると、多数回の試験における測定エラーや破断のおそれを抑制しうる，信頼性の高い異方導電性シートを得ることができる。
【発明を実施するための最良の形態】
【００２４】
（実施の形態１）
−試験装置全体の構造−
図１は、実施の形態２における試験ユニットの概略構成を示す側面図である。図２は、試験ユニット中のインターポーザである異方導電性シート１の縦断面図である。
【００２５】
図１に示すように、本実施の形態における試験ユニット２０は、異方導電性シート１が載置される回路基板１０と、被試験物である半導体デバイス１７を異方導電性シート１の直上まで案内するためのデバイスガイド１３と、半導体デバイス１７を回路基板１０上に押圧して圧縮荷重を印加するための押さえ蓋１８と、回路基板１０を作業机等に固定するためのコネクタ１９とを備えている。デバイスガイド１３，押さえ蓋１８，コネクタ１９により、半導体デバイス１７，異方導電性シート１，回路基板１０が電気的に接続されるように保持されている。被試験物である半導体デバイス１７は、たとえば裏面にＢＧＡ端子１７ａ（ボールグリッドアレイ）を配置させたＬＳＩパッケージである。回路基板１０は、上面には異方導電性シート１と同じピッチｐを有する配列パターンを有する電極を有し、裏面にはそれよりもピッチが拡大された配列パターンを有する電極が設けられている。図１に示す回路基板１０はピッチ変換機能を有しているが、ピッチ変換機能を有していなくてもよい。
【００２６】
本実施の形態における試験ユニットを使用する際には、半導体デバイス１７をデバイスガイド１３に装着し、上方から押さえ蓋１８を下降させて、半導体デバイス１７を裏面から押して、半導体デバイス１７のＢＧＡ端子１７ａと異方導電性シート１の筒状電極膜６とを接触させた後、異方導電性シート１に所定の圧縮量を加える（たとえば３０μｍ程度）。これにより、半導体デバイス１７の各ＢＧＡ端子１７ａと回路基板１０上の各電極との接触位置が上下方向にばらついていても、異方導電性シート１の弾性によって吸収されることになる。そして、回路基板１０の下方に配置された試験装置の電極を回路基板１０の裏面電極に接触させて、バーンイン試験等を行うようになっている。
【００２７】
−異方導電性シートの構造−
図２に示すように、本実施の形態の異方導電性シート１は、多数の微細孔を有する多孔質樹脂からなる基材である矩形平板状のフレーム板２（厚さがたとえば約１２０μｍ）と、フレーム板２の第一面３と第二面４との間を板厚方向に貫通する多数の貫通孔５と、貫通孔５の内壁部（表面領域）に形成された導通部となる筒状電極膜６とを備えている。これにより、板厚方向に導電性を有し板面方向には導通性がないという、異方導電性機能が付与される。貫通孔５の径ｄは、１０μｍ程度であり、ピッチｐは２５μｍ程度にファインピッチ化されている。異方導電性シート１は、半導体デバイスのバーンインテストに用いられるので、フレーム板２は、耐熱性が高いことが必要である。かつ、導通部となる各筒状電極膜６間の電気的短絡を防ぐために、フレーム板２は絶縁体であることが必要である。しかも、後述するように、本実施の形態では、異方導電性シート１に弾性と高強度とを併せてもたせるために、フレーム板２を多孔質膜の合成樹脂によって構成している。なお、半導体デバイスのバーンイン試験などに用いる導電性シートにおいては、ファインピッチ化のために、貫通孔５の径が１５μｍ以下であることが好ましいが、１５μｍを超えるものであってもよく、たとえば径が３００μｍに達する貫通孔が形成されたものでもよい。
【００２８】
ここで、本実施の形態の特徴として、フレーム板２のうち筒状電極膜６が整列して配置されている電極領域３ｂ，４ｂを囲む周辺領域３ａ，４ａには、それぞれ矩形環状の帯電緩和層である導体コーティング層４０Ａが設けられている。ただし、導体コーティング層４０Ａは、周辺領域３ａ，４ａ全体に形成されている必要はなく、たとえば周辺領域３ａ，４ａのうち電極領域３ｂ，４ｂの近傍だけに設けられていてもよい。また、第一面３又は第二面４の一方だけに設けられていてもよい。
【００２９】
帯電緩和層４０Ａ中の導体物質は、たとえば、金属粉末を含む液をインクジェットにより塗布して得られる金属膜や、めっき層である。金属としては、Ｃｕ，Ｎｉ，Ｃｒ，Ｚｎ，Ａｇ，Ａｕ等を用いることができる。めっき層としては、Ｃｕめっき，Ｎｉめっき，Ｃｒめっき，Ｚｎめっき，銀めっき，金めっき等によるめっき層を用いることができる。    
【００３０】
本実施の形態の多孔質膜のフレーム板２を構成する合成樹脂材料としては、ポリテトラフルオロエチレン（ＰＴＦＥ）、テトラフルオロエチレン／ヘキサフルオロプロピレン共重合体（ＦＥＰ）、テトラフルオロエチレン／パーフルオロアルキルビニルエーテル共重合体（ＰＦＡ）、ポリふっ化ビニリデン（ＰＶＤＦ）、ポリふっ化ビニリデン共重合体、エチレン／テトラフルオロエチレン共重合体（ＥＴＦＥ樹脂）などのフッ素樹脂；ポリイミド（ＰＩ）、ポリアミドイミド（ＰＡＩ）、ポリアミド（ＰＡ）、変性ポリフェニレンエーテル（ｍＰＰＥ）、ポリフェニレンスルフィド（ＰＰＳ）、ポリエーテルエーテルケトン（ＰＥＥＫ）、ポリスルホン（ＰＳＵ）、ポリエーテルスルホン（ＰＥＳ）、液晶ポリマー（ＬＣＰ）などのエンジニアリングプラスチック、などが挙げられる。これらの中でも、耐熱性、加工性、機械的特性、誘電特性などを総合的に考慮すると、ＰＴＦＥが好ましい。したがって、本実施の形態においては、フレーム板２として、多孔質ＰＴＦＥ膜（多孔質ポリテトラフルオロエチレン膜）を用いている。本実施の形態においては、後述するように、延伸法により得られた多孔質ＰＴＦＥ膜を用いているので、フレーム板２は、それぞれＰＴＦＥにより形成された非常に細い繊維（フィブリル）と該繊維によって互いに連結された結節（ノード）とからなる微細繊維状組織（多孔質構造）を有している。
【００３１】
本実施の形態においては、フレーム板２として使用する多孔質ＰＴＦＥ膜は、気孔率が２０〜８０％程度であることが好ましい。多孔質ＰＴＦＥ膜は、微細孔の平均孔径が１０μｍ以下あるいはバブルポイントが２ｋＰａ以上であることが好ましく、導通部のファインピッチ化の観点からは、平均孔径が１μｍ以下あるいはバブルポイントが１０ｋＰａ以上であることがより好ましい。多孔質ＰＴＦＥ膜の膜厚は、使用目的や使用箇所に応じて適宜選択することができるが、通常、０．０５〜３ｍｍである。
【００３２】
筒状電極膜６は、貫通孔５の内壁面および微細孔内を含む内壁部に、管厚ｔが０．２〜５μｍの多層金属めっき層（無電解めっき層）を有している。つまり、無電解めっきの際に、内壁面から微細孔内に侵入した触媒粒子や金属によって、多孔質ＰＴＦＥ膜の繊維も含まれる表面領域に筒状電極膜６が形成されている。本実施の形態では、筒状電極膜６は、繊維の表面に付着した触媒粒子を核として堆積したＣｕ層，Ｎｉ合金層（Ｎｉ−Ｐ合金層），Ａｕ層などによって構成されている。
【００３３】
筒状電極膜６は、酸化防止及び電気的接触性を高めるため、酸化防止剤を使用するか、貴金属もしくは貴金属の合金で被覆しておくことが好ましい。貴金属としては、電気抵抗の小さい点で、パラジウム，ロジウム，金，銀が好ましい。
【００３４】
上述のように、無電解めっきの際、触媒粒子は貫通孔５の内壁面だけでなく多孔質ＰＴＦＥ膜の微細孔から内部に侵入して繊維の表面に付着するので、多層金属めっき層も、多孔質ＰＴＦＥ膜の微細孔から内部に浸透して堆積されている。すなわち、図２に示す管厚ｔの表面領域（内壁部）には、多層金属めっき層だけでなく多孔質ＰＴＦＥ膜の繊維も混在していることになる。この筒状電極膜６は、多孔質構造の樹脂部の表面に付着して形成されているため、筒状電極膜６自体も多孔質としての特性を有している。そして、異方導電性シート１の板厚方向に圧縮荷重を加えることにより、各筒状電極膜６間の絶縁性を維持しつつ、異方導電性シート１の板厚方向のみに導電性が付与される（異方導電性）。また、圧縮荷重を除去すると、筒状電極膜６を含む異方導電性シート１全体が弾性回復するので、本実施の形態の異方導電性シート１は、繰り返して使用することができる。
【００３５】
本実施の形態においては、筒状電極膜６の管厚ｔは、１μｍ程度であり、所定の圧縮量（３０μｍ程度）を加えた時に導通部である筒状電極膜６の抵抗値が０．１Ω以下になるように形成されている。なお、後に詳しく説明するが、圧縮量は、通常、フレーム板２の厚さの１／４（２５％）程度に設定されており、本実施の形態においては、厚さ約１２０μｍのフレーム板２を用いているために、圧縮量を３０μｍとしている。ただし、異方導電性シート１のタイプや被試験対象によって必要な抵抗値は異なっているので、接触度合いにばらつきのある各筒状電極膜６の抵抗値が、いずれも所望の抵抗値以下に収まる圧縮量であればよい。
【００３６】
本実施の形態によると、フレーム板２が高強度の多孔質ＰＴＦＥにより構成されているので、１０万回程度までの試験に使用することが可能である。ところが、特許文献１−３に開示されているような従来の異方導電性シートの場合、数千回程度の試験しか実施できないことから、顕在化していなかったが、本実施形態により数千回を超える多数回の試験を行うと、様々な原因によって、測定エラーや導電性シート１の破断を生じるおそれがあることがわかった。しかし、本実施の形態の異方導電性シート１においては、帯電緩和層４０Ａに含まれる導体物質によって、静電気の蓄積が抑制される。したがって、かかる不具合の発生を抑制することができ、信頼性の高いバーンインテストなどの試験を行うことができる。
【００３７】
また、フレーム板２が多孔質樹脂によって構成されているので、異方導電性シート１の厚みを低減しても弾性率を保持することができる。したがって、筒状電極膜６の平面寸法を微細化しても、異方導電性シート１の厚みの低減によって、筒状電極膜６の電気抵抗の増大を抑制することが可能である。たとえば、特許文献１〜３の異方導電性シートでは、０．５ｍｍ程度の厚みであるのに対し、本実施の形態の異方導電性シート１では、０．０５ｍｍ程度までの薄膜化が可能である。ところが、誘電体膜に誘起される電荷量は膜厚に反比例するので、フレーム板２の厚みを低減することにより帯電量が増大し、上述のような不具合を発生する確率が増大することになる。
【００３８】
それに対し、本実施の形態により、異方導電性シート１の帯電を抑制することで、薄膜化した場合にも、多数回の試験を高い信頼性で実施することができる。
【００３９】
−異方導電性シートの製造工程−
図３（ａ）〜（ｅ）は、実施の形態１に係る異方導電性シート１の製造工程の前半を示す断面図である。図４（ａ）〜（ｄ）は、実施の形態１に係る異方導電性シート１の製造工程の後半を示す断面図または斜視図である。以下、図３（ａ）〜（ｅ）および図４（ａ）〜（ｄ）を参照しつつ、異方導電性シートの製造工程について説明する。
【００４０】
図３（ａ）に示す工程では、多孔質ＰＴＦＥ膜であるフレーム板２を準備する。一般に、合成樹脂を用いて多孔質膜を作製する方法としては、造孔法、相分離法、溶媒抽出法、延伸法、レーザ照射法などが挙げられる。合成樹脂を用いて多孔質膜を形成することにより、板厚方向に弾性を持たせることができるとともに、誘電率をさらに下げることができる。特に、延伸法により得られた多孔質膜（本実施の形態では多孔質ＰＴＦＥ膜）は、耐熱性、加工性、機械的特性、誘電特性などに優れ、しかも均一な孔径分布を有する多孔質膜が得られ易いため、異方導電性シートの基板（フレーム板２）には最適の材料である。
【００４１】
本実施の形態の多孔質ＰＴＦＥ膜は、例えば、特公昭４２−１３５６０号公報に記載の方法により製造することができる。まず、ＰＴＦＥの未焼結粉末に液体潤滑剤を混合し、ラム押し出しによってチューブ状または板状に押し出す。厚みの薄いシートが所望な場合は、圧延ロールによって板状体の圧延を行う。押出圧延工程の後、必要に応じて、押出品または圧延品から液体潤滑剤を除去する。こうして得られた押出品または圧延品を少なくとも一軸方向に延伸すると、未焼結の多孔質ＰＴＦＥが膜状で得られる。未焼結の多孔質ＰＴＦＥ膜は、収縮が起こらないように固定しながら、ＰＴＦＥの融点である３２７℃以上の温度に加熱して、延伸した構造を焼結・固定すると、強度の高い多孔質ＰＴＦＥ膜が得られる。多孔質ＰＴＦＥ膜がチューブ状である場合には、チューブを切り開くことにより、平らな膜にすることができる。
【００４２】
次に、図３（ｂ）に示す工程では、延伸法により得られた多孔質ＰＴＦＥ膜であるフレーム板２の両面に、マスク膜１１，１２を融着させて３層構成の積層体１４を形成し、積層体１４全体に貫通孔５を形成する（破線参照）。マスク膜１１，１２は、フレーム板２と同じ材質のＰＴＦＥ膜、好ましくは多孔質ＰＴＦＥ膜を用いる。このとき、たとえば、積層された３枚の多孔質ＰＴＦＥ膜の両面を２枚のステンレス板で挟み、各ステンレス板を高温に加熱することにより、３層の多孔質ＰＴＦＥ膜を互いに融着させることができる。
【００４３】
一般に、合成樹脂の特定位置の膜厚方向に貫通孔を形成する方法としては、例えば、化学エッチング法、熱分解法、レーザ光や軟Ｘ線照射によるアブレーション法、超音波法などが挙げられる。延伸法による多孔質ＰＴＦＥ膜からなる積層体１４については、シンクロトロン放射光または波長２５０ｎｍ以下のレーザ光を照射する方法、及び超音波法が好ましい。
【００４４】
シンクロトロン放射光または波長２５０ｎｍ以下のレーザ光を照射して貫通孔５を形成する場合には、貫通孔５を形成する前に、積層体１４の上面に光遮蔽シート（図示せず）を形成する。光遮蔽シートとしては、例えば、タングステンシートが好ましい。タングステンシートに、フォトリソグラフィーなどを用いて複数の開口部を形成し、この開口部を光透過部とする。光遮蔽シートの複数の開口部より積層体１４側に光が透過し照射された箇所は、エッチングされて貫通孔５が形成される。光遮蔽シートの開口部のパターンは、円形、星型、八角形、六角形、四角形、三角形など任意の形状が可能である。開口部の孔径は、使用する多孔質ＰＴＦＥ膜の平均孔径より大きければよい。貫通孔５の孔径は、作製される異方導電性シート１の筒状電極膜６（筒状電極膜）のサイズを決定するので、作製したい筒状電極膜６のサイズに応じて適宜形成すればよい。異方導電性シート１を高密度実装された半導体デバイスの試験用（バーンイン試験等）の異方導電性シートとして使用する場合には、貫通孔５間のピッチｐは、３０μｍ以下にファインピッチ化されていることが好ましい。本実施の形態では、ピッチｐは２５μｍである。この方法による貫通孔５の径ｄは、一般的には、５〜１００μｍ程度であるが、ファインピッチ化に対応するためには、１５μｍ以下が好ましい。本実施の形態では、貫通孔５の径ｄは１０μｍである。
【００４５】
超音波法により貫通孔５を形成する方法についての説明は省略するが、特開２００４−２６５８４４号公報（段落［００４２］〜［００５１］参照）に開示されている通りである。通常のパンチング法により多孔質ＰＴＦＥ膜に貫通孔５を形成すると、バリが発生して、付着物のない正確な形状の貫通孔５を形成することが困難である。これに対して、同公報の超音波法により加工すると、多孔質ＰＴＦＥ膜に容易かつ安価に所望の形状の貫通孔５を形成することができる。その場合にも、貫通孔５の断面形状は、円形、星型、八角形、六角形、四角形、三角形など任意である。この方法による貫通孔５の径ｄは、微小孔が適した用途分野では、通常５〜１００μｍ、好ましくは５〜３０μｍ程度にすることができ、他方、比較的大径孔が適した分野では、通常１００〜１０００μｍ、好ましくは３００〜８００μｍ程度にすることができる。また、ドリルなどを用いた機械加工によって、貫通孔５を形成してもよい。
【００４６】
次に、図３（ｃ）に示す工程では、積層体１４のコンディショニング、水洗、プレディップを経て、触媒の付与を施す。コンディショニングの目的は、撥水性を有するＰＴＦＥの表面にできるだけ親水性を持たせること、および後の工程における触媒（Ｐｄ）の付着を容易化することにある。多孔質ＰＴＦＥ膜に対しては、コンディショナーとして、エタノール等のアルコールや、界面活性剤などを含む溶液を用い、コンディショナーを多孔質構造中の各繊維まで浸透させる。
【００４７】
そして、プレディップ工程の終了後に、積層体１４を、Ｐｄを含む触媒液（たとえば塩化スズ−塩化パラジウムコロイド液）に浸して、積層体１４を構成するＰＴＦＥの各繊維の表面にＰｄ化合物からなるコロイド粒子を付着させて、貫通孔５の内壁部などの表面領域に、各繊維表面にコロイド粒子が付着してなるコロイド粒子付着領域１５を形成する。コロイド粒子付着領域１５において、コロイド粒子は連続した層になることは少なく、島状の層となっていることが多い。このとき、各マスク膜１１，１２の露出している部分の表面領域（図３（ｃ）に示すハッチング領域）にもコロイド粒子付着領域１５が形成されることになる。この工程では、Ｐｄ化合物からなるコロイド粒子がＰＴＦＥの繊維の表面に付着していて、Ｐｄ単体が付着しているわけではない。触媒付与の工程が終了すると、積層体１４の水洗を行なって、次工程に進む。
【００４８】
次に、図３（ｄ）に示す工程で、フレーム板２の両面からマスク膜１１，１２をはがす。このとき、フレーム板２の両面にはコロイド粒子形成領域１５は形成されていない。一方、フレーム板２の側端部もコロイド粒子付着領域１５が形成されているが、この部分に形成されているコロイド粒子付着領域１５は、この工程の終了後、または無電解めっきの終了後に適宜除去される。
【００４９】
次に、図３（ｅ）に示す工程で、たとえば、Ｃｕの無電解めっき、触媒液への浸漬、無電解Ｎｉめっき（実際にはＮｉ−Ｐ合金めっき）、置換金めっきなどの処理による無電解めっき工程を行なって、筒状電極膜６を形成する。以上の工程を経て、図４（ａ）に示す立体形状を有する異方導電性シート１が得られる。
【００５０】
次に、図４（ｂ）に示す工程で、一般的なフォトリソグラフィー技術を用いて、フレーム基板２の第一面３及び第二面４の各電極領域３ｂ，４ｂを覆い、電極領域３ｂ，４ｂを囲む周囲領域３ａ，４ａを開放したレジスト膜５０を形成する。
【００５１】
次に、図４（ｃ）に示す工程で、インクジェット、スプレー等により金属粉末を含む溶液を噴霧・塗布・印刷する、あるいは、金属めっきを施す、などの処理により、帯電緩和層４０Ａを形成する。なお、図４（ｃ）に示す構造では、両面に帯電緩和層４０Ａが形成されているが、片面だけに帯電緩和層４０Ａを形成してもよい。また、帯電緩和層４０Ａが側面に亘って形成されていてもよい。
【００５２】
そして、図４（ｄ）に示す工程で、レジスト膜５０をアッシング等により除去する。これにより、図２に示す異方導電性シート１の構造が得られる。
【００５３】
本実施の形態の方法によると、半導体プロセスはじめ各種のプロセスで汎用されているフォトリソグラフィー技術を利用して、帯電緩和層を容易に形成することができる。
【００５４】
（実施の形態２）
図５（ａ）〜（ｆ）は、実施の形態２に係る異方導電性シート１の製造工程を示す断面図である。
【００５５】
図５（ａ）〜（ｅ）に示す工程では、すでに説明した実施の形態１における処理を行い、筒状電極膜６を有する異方導電性シート１を形成する。
【００５６】
次に、図５（ｆ）に示す工程で、異方導電性シート１を帯電緩和物質を含む溶液に浸漬する。これにより、筒状電極膜６を含む表面領域において、多孔質ＰＴＦＥの繊維や筒状電極膜６の表面に帯電緩和物質が堆積し、帯電緩和層４０Ｂが形成される。帯電緩和物質としては、界面活性剤や、導体高分子がある。
【００５７】
界面活性剤としては、親油基と親水基とを有する多種多様の物質があり、いずれを用いてもよい。導体高分子としては、ポリピロール，ポリアセチレン，ポリパラフェニレン，ポリペリナファタレン，ポリペリアントラセン，ポリチオフェニン等があり、いずれを用いてもよい。特に、有機溶剤への溶解性に優れるポリピロールを用いることにより、コーティングが容易になる。
【００５８】
図５（ｆ）に示す本実施の形態の異方導電性シート１により、実施の形態１と同様の作用が得られ、多数回の試験を高い信頼性で行うことができる。特に、本実施の形態の製造方法によると、異方導電性シート１を溶液に浸漬するだけの簡単な処理によって帯電緩和層４０Ｂを形成することができるので、製造コストの削減を図ることができる。
【００５９】
なお、帯電緩和層４０Ｂにおける帯電緩和物質が導体高分子である場合、その堆積厚みを、上記導体高分子の種類に応じて適宜設計することにより、筒状電極膜６の周囲の領域の絶縁性を確保しつつ、筒状電極膜６の電気抵抗値などの特性を良好に維持することができる。
【００６０】
また、帯電緩和層４０Ｂにおける帯電緩和物質が界面活性剤である場合、その堆積厚みを、上記界面活性剤の種類に応じて適宜設計することにより、筒状電極膜６の電気抵抗値を必要な値以下に維持することができる。
【００６１】
（実施の形態３）
図６（ａ）〜（ｅ）は、実施の形態３に係る異方導電性シート１の製造工程を示す断面図である。本実施の形態では、実施の形態１，２の製造方法のごとく、マスク膜を用いずに行う。
【００６２】
図６（ａ）に示す工程で、造孔法、相分離法、溶媒抽出法、延伸法、レーザ照射法などを用いて、多孔質ＰＴＦＥ膜であるフレーム板２を準備する。
【００６３】
次に、図６（ｂ）に示す工程で、図３（ｂ）〜（ｅ）に示す工程を行い、筒状電極膜６を形成する。
【００６４】
次に、図６（ｃ）に示す工程では、筒状電極膜６の周囲を除く領域を覆うマスキングテープ４５，４６を、フレーム板２の第一面３および第二面４に、それぞれ貼り付ける。
【００６５】
次に、図６（ｄ）に示す工程で、たとえば、Ｃｕの無電解めっき、触媒液への浸漬、無電解Ｎｉめっき（実際にはＮｉ−Ｐ合金めっき）、置換金めっきなどの処理による無電解めっき工程を行なって、電界緩和層４０ｃを形成する。
【００６６】
次に、図６（ｅ）に示す工程で、マスキングテープ４５，４６を剥がす。これにより、筒状電極膜６の周囲の領域を除く領域に帯電緩和層４０Ｃが形成される。
【００６７】
本実施の形態における図６（ｅ）に示す異方導電性シート１により、実施の形態１と同様の作用が得られ、多数回の試験を高い信頼性で行うことができる。特に、本実施の形態の製造方法によると、図３（ｂ）に示すようなマスク膜１１，１２で挟むことなく、フレーム板２単独に、めっきを施すことができるので、より簡素な工程で、異方導電性シート１を形成することができる。本実施の形態は、特に、サイズやピッチが比較的大きい筒状電極膜を形成する場合にメリットがある。
【００６８】
（他の実施の形態）
上記各実施の形態では、代表的な製造工程を説明したが、本発明の帯電緩和層を形成する工程は、上記実施の形態に限定されるものではなく、既存の各種プロセスを応用することが可能である。
【００６９】
上記開示された本発明の実施の形態の構造は、あくまで例示であって、本発明の範囲はこれらの記載の範囲に限定されるものではない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味及び範囲内でのすべての変更を含むものである。
【産業上の利用可能性】
【００７０】
本発明は、半導体集積回路の試験や各種デバイスの試験に用いられる異方導電性シート（インターポーザ）に利用することができる。
【図面の簡単な説明】
【００７１】
【図１】各実施の形態に係る試験ユニットの概略構成を示す側面図である。
【図２】実施の形態１における異方導電性シートの断面図である。
【図３】（ａ）〜（ｅ）は、実施の形態１に係る異方導電性シートの製造工程の前半を示す断面図である。
【図４】（ａ）〜（ｄ）は、実施の形態１に係る異方導電性シートの製造工程の後半を示す断面図または斜視図である。
【図５】（ａ）〜（ｆ）は、実施の形態２に係る異方導電性シートの製造工程を示す断面図である。
【図６】（ａ）〜（ｅ）は、実施の形態３に係る異方導電性シートの製造工程を示す断面図である。
【符号の説明】
【００７２】
１    異方導電性シート
２    フレーム板
３    第一面
３ａ  周辺領域
３ｂ  電極領域
４    第二面
４ａ  周辺領域
４ｂ  電極領域
５    貫通孔
６    筒状電極膜
８    フレーム
１０  回路基板
１１  マスク膜
１２  マスク膜
１３  デバイスガイド
１４  積層体
１７  半導体デバイス
１７ａ  ＢＧＡ端子
１８  押さえ蓋
１９  コネクタ
２０  試験ユニット
４０  帯電緩和層
５０  レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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