(57)【要約】【課題】厚さの増加を抑え、配線密度を向上させることが可能な半導体装置を提供する。【解決手段】基板２０と、基板２０に搭載される能動素子１０と、能動素子１０が搭載された部分とは異なる位置において、基板２０上に能動素子１０の厚さ以下に形成される第１の絶縁層２６と、第１の絶縁層２６上に形成される第１の導電層２８と、第１の絶縁層２６の上部に形成され、能動素子１０及び第１の導電層２８を被覆する第２の絶縁層２９と、第２の絶縁層２９上に形成される第２の導電層３２とを備える半導体装置を構成する。【選択図】図１
2008300560.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に搭載される能動素子と、
前記能動素子が搭載された部分とは異なる位置において、前記基板上に前記能動素子の厚さ以下に形成される第１の絶縁層と、
前記第１の絶縁層上に形成される第１の導電層と、
前記第１の絶縁層の上部に形成され、前記能動素子及び前記第１の導電層を被覆する第２の絶縁層と、
前記第２の絶縁層上に形成される第２の導電層と、を備える
ことを特徴とする半導体装置。
【請求項２】
前記第１の絶縁層上において、前記能動素子の厚さよりも薄い導電層及び絶縁層により受動素子が形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記受動素子として、インダクタが形成されることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記受動素子として、前記インダクタと接続されるキャパシタが形成されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１の絶縁層の一部に替えて、複数の絶縁層と導電層とが積層されてなることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記基板が、表面に電子回路及び電極が形成される能動素子からなることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記能動素子からなる基板の電極と前記第１の導電層とが電気的に接続されることを特徴とする請求項６に記載の半導体装置。
【請求項８】
基板上に、能動素子の搭載部分に開口部を設けて前記能動素子以下の厚さで第１の絶縁層を形成する工程と、
前記第１の絶縁層上に第１の導電層を形成する工程と、
前記第１の絶縁層の開口部に能動素子を搭載する工程と、
前記第１の絶縁層上に、前記能動素子及び前記第１の導電層を被覆する第２の絶縁層を形成する工程と、
前記第２の絶縁層上に第２の導電層を形成する工程とからなる
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に半導体チップ等の能動素子をウエハレベルでパッケージ化された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体チップ等の能動素子とコンデンサ等の受動素子とを高密度に内蔵し、パッケージ化された半導体装置として、例えば、図１０に示す構成の半導体装置が提案されている（例えば、特許文献１参照）。
【０００３】
図１０に示す半導体装置は、基板１００上に形成されたキャパシタ１１０と、基板１００にフェイスアップで搭載された２個の能動素子１３０Ａ，１３０Ｂとを第１の絶縁層１１１で被覆した構造を有する。
また、第１の絶縁層１１１の表面に形成された導電層１２５を第２の絶縁層１２１で被覆し、第２の絶縁層１２１上に形成されたインダクタ１２０及び導電層１２７を第３の絶縁層１４０によって被覆した構造を有する。
また、第１〜第３絶縁層１１１，１２１，１４０に埋め込まれた素子の電極等を絶縁層の表面に引き出すための接続部１１６，１２６，１４３が、絶縁層１１１，１２１，１４０に形成される。また、絶縁層１１１，１２１の表面には、接続部１１６，１２６等に接合し、各素子間を電気的に接続し、若しくは電極位置を再配置するための導電層１２５及び１２７が設けられる。絶縁層１４０の表面には、接続部１４３に接合し、半導体装置と外部機器とを接続するためのバンプ等よりなる外部電極１４５が設けられている。
【０００４】
【特許文献１】特開２００５−５５４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述の半導体装置では、能動素子１３０Ａ，１３０Ｂを埋め込むように第１の絶縁層１１１が形成されている。そして、能動素子１３０Ａ，１３０Ｂの電極の開口部を形成している。
このため、半導体装置の配線密度を向上させるために、装置内に複数の導電層を形成する場合には、導電層を被覆する絶縁層を能動素子の上部に複数設けなければならない。このため、半導体装置全体の厚さが増加してしまう。
また、インダクタ等の受動素子を配線により形成する場合には、能動素子の上部に配線等の導電層を形成しなければならないため、半導体装置全体の厚さが増加してしまう。さらに、インダクタを２以上設ける場合はより層数が増加してしまう。
【０００６】
上述した問題の解決のため、本発明においては、半導体装置の厚さの増加を抑え、配線密度を向上させることが可能な半導体装置及びその製造方法を提供するものである。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、基板と、基板に搭載される能動素子と、能動素子が搭載された部分とは異なる位置において、基板上に能動素子の厚さ以下に形成される第１の絶縁層と、第１の絶縁層上に形成される第１の導電層と、第１の絶縁層の上部に形成され、能動素子及び第１の導電層を被覆する第２の絶縁層と、第２の絶縁層上に形成される第２の導電層とを備えることを特徴とする。
【０００８】
本発明半導体装置では、基板上に搭載される能動素子の搭載部分と異なる位置に、能動素子の厚さ以下の第１の絶縁層が形成され、この第１の絶縁層上に第１の導電層が形成される。このような構成により、基板から第１の導電層までの厚さが、基板から能動素子までの厚さよりも薄く形成される。そして、第１の導電層及び能動素子を被覆して第２の絶縁層が形成される。このため、半導体装置の厚さは、搭載された能動素子の厚さのみに依存し、第１の絶縁層及び第１の導電層の厚さの分の増加を抑えることができる。
従って、第１の導電層と第２の導電層との積層構造により、配線密度が向上した場合でも、半導体装置全体の厚さに影響を与えない。
【０００９】
本発明の半導体装置の製造方法は、基板上に、能動素子の搭載部分に開口部を設け、能動素子以下の厚さで第１の絶縁層を形成する工程と、第１の導電層上に第１の導電層を形成する工程と、第１の絶縁層の開口部に能動素子を搭載する工程と、第１の絶縁層上に、能動素子及び第１の導電層を被覆する第２の絶縁層を形成する工程と、第２の絶縁層上に第２の導電層を形成する工程とからなることを特徴とする。
【００１０】
半導体装置の製造方法では、能動素子の搭載部分と異なる位置に能動素子以下の厚さで第１の絶縁層を形成し、この第１の絶縁層上に第１の導電層を形成する。第１の絶縁層を能動素子以下の厚さで形成することにより、第１の導電層は、能動素子よりも低い位置に形成される。そして、この第１の絶縁層の上及び第１の導電層上に、能動素子を被覆して第２の絶縁層を形成する。このため、基板から第２の絶縁層までの厚さは、能動素子の厚さによる影響を受けるが、能動素子よりも薄い第１の絶縁層の影響は受けない。
従って、下部導電層と第２の導電層との間に第１の導電層を形成し、半導体装置の配線密度を向上させた場合にも、半導体装置の厚さに影響を与えない。
【発明の効果】
【００１１】
本発明によれば、半導体装置の厚さの増加を抑え、半導体装置の配線密度を向上させることができる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施の形態について図面を用いて説明する。
図１は本発明の一実施形態に係わる半導体装置の断面図である。
【００１３】
本実施の形態の半導体装置は、基板２０上に、例えばトランジスタ等の半導体素子を含む電子回路が形成された能動素子１０が搭載される。
また、基板２０上には、下地絶縁膜２１、電極２２、パッシベーション膜２３が形成される。さらにその上には、第１のシード層２４、下部導電層２５、第１の絶縁層２６、だ２のシード層２７、第１の導電層２８、第２の絶縁層２９、第３のシード層３０、第２の導電層３１、第３の絶縁層３２、及び、外部電極３３が形成される。
【００１４】
基板２０は、例えば、シリコン等からなる基板上にトランジスタ等の半導体素子を含む電子回路を設けた能動素子ウエハにより構成される。
なお、本実施の形態では基板２０上に能動素子１０等を設けて半導体装置を構成しているが、基板２０に替えて、トランジスタ等の半導体素子を含む電子回路を設けていないシリコン等からなる基体を用いることで半導体装置を構成してもよい。
【００１５】
能動素子１０の電子回路等を形成した面にはパッド電極１２が形成される。また、回路面を保護するパッシベーション膜１３がパッド電極１２を露出して形成される。
能動素子１０は、例えば、ダイアタッチフィルム１４によって基板２０上に搭載される。
ダイアタッチフィルム１４は、例えば能動素子１０のパッド電極１２とは反対側の面に設けられる。そして、このダイアタッチフルム１４によって能動素子１０と基板２０とが接着される。
【００１６】
基板２０上に形成される下地絶縁膜２１は、酸化シリコン等からなる。また、この下地絶縁膜２１上に、電極２２及び電極２２を露出してパッシベーション膜２３が形成される。
【００１７】
第１のシード層２４は、基板２０の電極２２及びパッシベーション膜２３上に、下部導電層２５が形成される箇所の下地に設けられる。
シード層は、電極上に電解めっきにより導電層を形成する下地層として、また、電極と導電層とを電気的に接続する機能を有する。第１のシード層２４は例えば、厚さ１６０ｎｍのＴｉ膜と厚さ６００ｎｍのＣｕ膜とから形成される。第１のシード層２４は、例えば、基板２０上に電極２２と接続する導電層を電解Ｃｕめっきによって形成するもので、電極２２と導電層とを電気的に接続する。
そして、下部導電層２５がこの第１のシード層２４上に電解めっき等により形成される。下部導電層２５は、例えばＣｕ等により形成される。
下部導電層２５は、基板２０に設けられた電極２２と電気的に接続され、電極位置を再配置するための配線やランド等が形成される。また、基板２０上に、例えば下部導電層２５によって、図示しないインダクタ等を形成することができる。
【００１８】
第１の絶縁層２６は、基板２０上において、能動素子１０が搭載された部分とは異なる位置において、能動素子１０以下の厚さで形成される。また、基板２０上において、下部導電層２５等を被覆するようにパターニングされる。
第１の絶縁層２６には、下部導電層２５と第１の導電層２８とを接続する箇所に、導電層同士を導通させるための開口部３４が設けられる。また、能動素子１０を搭載する箇所に、能動素子１０の大きさに第１の絶縁層２６の厚さの半分を加えた面積の開口部３８が設けられる。
第１の絶縁層２６は、例えば、エポキシ樹脂、アクリル樹脂、ポリイミド樹脂、ＰＢＯ（ポリパラフェニレンベンゾビスオキサゾール）樹脂、ＢＣＢ（ベンゾシクロブテン）樹脂等により形成される。
【００１９】
また、第１の絶縁層２６は、搭載される能動素子１０以下の厚さで形成される。
例えば、能動素子１０の厚さを５０μｍとし、能動素子１０に設けるダイアタッチフィルム１４の厚さが１０μｍであると、基板２０上に搭載される能動素子２０全体の厚さｔ１は６０μｍとなる。この場合、基板２０上に形成される第１の絶縁層２６の厚さｔ２は、５０μｍ以下となる。これにより、第１の絶縁層２６上に形成される導電層が、能動素子１０の上面よりも低い位置に形成される。また、絶縁膜として機能させるためには、第１の絶縁層２６の厚さを少なくとも５μｍ以上とする必要がある。このため、第１の絶縁層２６の厚さｔ２は、５〜５０μｍの厚さとすることが望ましい。
【００２０】
上述のように、第１の絶縁層２６が、能動素子１０よりも薄く形成されることにより、能動素子１０の上面よりも低い位置において、第１の絶縁層２６上に第１の導電層により配線等を形成することができる。このため、半導体装置の厚さより厚くすることなく、多層配線を形成することができる。従って、半導体装置に形成する配線密度を向上させることができ、例えば第１の絶縁層２６上に配線によってインダクタ等の受動素子を形成することができる。
【００２１】
また、導電層同士を導通させるために形成される開口部３４は、接続不良を防ぐため、第１の絶縁層２６の厚さと、開口部３４の開口サイズとの比であるアスペクト比が１程度となるように形成される。
【００２２】
なお、上述の第１の絶縁層は、１層の絶縁層により形成するのみでなく、例えば、複数の絶縁層により形成することもできる。この場合には、複数の絶縁層による合計の厚さが、能動素子１０の厚さよりも薄く構成されていればよい。
第１の絶縁層を、絶縁層を複数層形成することにより、絶縁層上に形成できる導電層の数が増え、より高密度に配線等を形成することができる。
また、能動素子の厚さ以下に複数の絶縁層を形成することにより、半導体装置の厚さを増加することなく構成することができる。
【００２３】
第２のシード層２７は、第１の絶縁層２６上において第１の導電層２８が形成される箇所、及び、第１の絶縁層２６に形成される開口部３４内に下地層として設けられる。第２のシード層２７は、例えば、厚さ１６０ｎｍのＴｉ膜と厚さ６００ｎｍのＣｕ膜とからなる。第２のシード層は、第１の導電層を形成するためのめっき下地層である。そして、下部導電層２５と第１の導電層２８とを電気的に接続する。
【００２４】
第１の導電層２８は、第２のシード層２７上に形成される。そして、第１の絶縁層２６の開口部３４の内部において、開口部３４を導電体で埋めることにより接続部２８ａが形成されて、いわゆるフィルドビアが形成される。第１の導電層２８は、例えばＣｕ等により形成される。そして、第１の導電層２８により、能動素子１０を搭載した部分以外において、電極位置を再配置するための配線やランド等が形成される。また、第１の絶縁層２６上に、例えば第１の導電層２８によって、図示しないインダクタ等を形成する。
また、第１の絶縁層内に形成された接続部２８ａを介して、下部導電層２５と第１の導電層２８とが電気的に接続される。
【００２５】
また、上述のように、能動素子１０は、第１の絶縁層２６に設けられた開口部３８において、ダイアタッチフィルム１４により下部導電層２５及びパッシベーション膜２３上に固定される。
【００２６】
第２の絶縁層２９は、基板２０上において、第１の導電層２８を被覆し、また、能動素子１０を被覆するようにパターニングされて形成される。
第２の絶縁層２９には、第１の導電層２８と第２の導電層３１とを接続するための開口部３５、及び、能動素子１０のパッド電極と第２の導電層３１とを接続するための開口部３６が設けられる。また、能動素子１０の上部及び側面を覆い、能動素子１０が封止される。
第２の絶縁層２９は、例えば、エポキシ樹脂、アクリル樹脂、ポリイミド樹脂、ＰＢＯ樹脂、ＢＣＢ樹脂等で形成される。
【００２７】
第３のシード層３０は、第２の絶縁層２９上において第２の導電層３１が形成される箇所および、第２の絶縁層２９に形成された開口部３５，３６の内部に下地層として設けられる。第３のシード層３０は、例えば、１６０ｎｍのＴｉ膜と６００ｎｍのＣｕ膜とからなる。第３のシード層３０は、第２の導電層を形成するためのめっき下地層である。そして、第２の導電層３１と第１の導電層２８及びパッド電極１２とを電気的に接続する。
【００２８】
第２の導電層３１は、第３のシード層３０上に形成される。そして、第２の絶縁層２９の開口部３５，３６の内部において、開口部３５，３６を導電体で埋めることにより接続部３１ａ，３１ｂが形成されて、いわゆるフィルドビアが形成される。また、この第２の導電層３１により、能動素子１０のパッド電極１２と第１の導電層２８が電気的に接続される。第２の導電層３１は、例えばＣｕ等により形成される。そして、この第２の導電層３１により、電極位置を再配置するための配線やランド等が形成される。また、第２の絶縁層２９上に、例えば第２の導電層３２によって、図示しないインダクタ等が形成される。
また、下部導電層２５上に接続部２８ａを介して第１の導電層２８が形成され、第１の導電層２８上に接続部３１ａを介して第２の導電層３１が形成されることにより、複数層の導電層が電気的に接続された、いわゆるスタックビアが形成される。
【００２９】
第３の絶縁層３２は、例えば、エポキシ樹脂、アクリル樹脂、ポリイミド樹脂、ＰＢＯ樹脂、ＢＣＢ樹脂等が、パターニングされてなる。
第３の絶縁層３２には、外部電極３３を形成する箇所に開口部３７が設けられる。
この第３の絶縁層３２は、最上層の導電層である第２の導電層３１を保護するとともに、半導体装置の外形を整えるため、上部が平坦化されて形成される。
そして、この開口部３７に、はんだボール、はんだ印刷、はんだめっき等による、例えばバンプ状の外部電極３３が形成される。外部電極３３は、半導体装置を外部機器に接続するため、外部機器の電極等の配置に合わせて設けられる。
【００３０】
上述の実施の形態では、能動素子１０が第２の絶縁膜２９で被覆され、さらに、絶縁層２９がパターニングされることにより、第１の導電層によってパッド電極１２が再配置される構成である。
このため、例えば、能動素子をフェイスアップで搭載した場合であっても、能動素子を搭載するため基板に掘り込みによる凹部を形成せずに、能動素子の厚さによる段差を解消することができる。従って、段差に起因する能動素子電極と下部導電層との接続による開口不良を防ぐことができる。
また、凹部を形成する必要がないため、能動素子を搭載する基板として、表面に電子回路及び電極が形成された能動素子ウエハを用いることができる。
【００３１】
また、上述の実施の形態では、能動素子１０以下の厚さで形成される第１の絶縁層が形成される。また、第１の絶縁層に替えて、複数の絶縁層と導電層を、能動素子１０の厚さ以下で形成することができる。
このため、半導体装置全体の厚さを抑えたまま、複数の絶縁層と導電層を形成することができる。そして、配線層を増加させても半導体装置全体の厚さの増加を抑えることができる。
また、能動素子とは異なる部分に能動素子以下の厚さで複数の絶縁層と導電層を形成するため、能動素子の厚さが大きい場合においても、半導体装置における能動素子搭載部以外の厚さを、能動素子の厚さ以下で形成することができる。このため、半導体装置全体の厚さの増加を抑えて多層配線を形成することができる。従って、能動素子を厚くした場合においても、半導体装置全体の厚さを抑えることができ、例えば５０μｍ以上の厚さを有する能動素子を搭載した場合にも、厚さを抑えた半導体装置を構成することができる。
【００３２】
次に、本発明の実施の形態に係わる半導体装置の製造方法の一例について説明する。
まず、図２（ａ）に示すように、基板２０は例えば能動素子ウエハより成り、図示しないトランジスタ等の能動素子を含む電子回路を形成する。そして、この電子回路に接続する電極２２と、電極２２を露出して電子回路を被覆する下地絶縁膜２１及びパッシベーション膜２３を形成する。
基板２０には、電子回路（図示省略）、電極２２及び下地絶縁膜２１が形成され、例えばその周囲に後の工程で固片化する大きさに合わせてスクライブライン３９が形成される。パッシベーション膜２３は、電極２２及びスクライブライン３９上を除いて形成される。
【００３３】
次に、図２（ｂ）に示すように、基板２０上に電極２２と接続する導電層を電解Ｃｕめっきによって形成するため、また、電極２２と導電層とを電気的に接続するため、第１のシード層２４を形成する。
第１のシード層２４は、例えば、スパッタリング法により形成され、例えば、Ｔｉを１６０ｎｍ成膜した後、Ｔｉ膜上にＣｕを６００ｎｍ成膜することにより形成する。
【００３４】
次に、第１のシード層２４上全面に、スピンコート、真空ラミネート等によりレジスト層４０を形成する。そして、フォトリソグラフィー工程により、レジスト層４０に露光、現像処理を行い、図２（ｃ）に示すように、後の工程で下部導電層２５を形成する部分のレジスト層４０を除去する。
そして、図２（ｄ）に示すように、レジスト層４０が除去された部分に、例えば、電解めっきによりＣｕ層を成長させ、下部導電層２５を形成する。
このときの電解めっきは、例えば、電流密度を１．５Ａ／ｄｍ２で行い、下部導電層２５の導電層厚を７μｍに形成する。
【００３５】
次に、図３（ｅ）に示すように、溶剤等によりレジスト層４０を除去した後、不要な第１のシード層２４を除去する。第１のシード層２４の除去は、下部導電層２５をマスクとしてウェットエッチング等により行う。まず、上層のＣｕ層を除去し、この後下層のＴｉ層を除去する。
【００３６】
次に、図３（ｆ）に示すように、基板２０の全面に第１の絶縁層２６を塗布する。第１の絶縁層２６は、例えば、スピンコート法、フィルムラミネート法、印刷法、ディスペンス法等の方法を用いて、エポキシ樹脂、アクリル樹脂、ポリイミド樹脂、ＰＢＯ樹脂、ＢＣＢ樹脂等の絶縁膜により形成する。
このとき、第１の絶縁層２６の厚さは、図１において説明したように、後の工程で搭載する能動素子１０の厚さ以下に形成する。例えば、能動素子１０の厚さを５０μｍ、能動素子１０の裏面に設けるダイアタッチフィルムを１０μｍとした場合には、下部導電層２５上の第１の絶縁層２６の厚さは５０μｍ以下に形成する。
また、第１の絶縁層２６が、絶縁膜として機能するためには少なくとも５μｍ以上の厚さを必要とする。このため、第１の絶縁層２６の厚さは、５μｍ以上に形成する。
【００３７】
次に、図３（ｇ）に示すように、能動素子１０を搭載するための開口部３８、接続部２８ａ（図１参照）を形成するための開口部３４、及び、スクライブライン３９の開口部を形成するように第１の絶縁層２６をパターニングする。
開口部３８は、例えば、搭載する能動素子１０の大きさに第１の絶縁層２６の厚さの半分を加えた面積とする。また、開口部３４は、第１の絶縁層２６の厚さと、開口部３４の開口サイズとの比であるアスペクト比が１程度となるように形成する。
【００３８】
次に、図４（ｈ）に示すように、下部導電層２５上に電解Ｃｕめっきにより第１の導電層を形成するため、また、下部導電層２５と第１の導電層との接続のため、第２のシード層２７を形成する。
第２のシード層２７は、例えば、スパッタリング法により形成する。まず、Ｔｉを１６０ｎｍ成膜した後、Ｔｉ膜上にＣｕを６００ｎｍ成膜することにより形成する。
【００３９】
次に、第２のシード層２７上の全面に、スピンコート、真空ラミネート等によりレジスト層４１を形成する。そして、フォトリソグラフィー工程により、レジスト層４１に露光、現像処理を行い、図４（ｉ）に示すように、後の工程で接続部２８ａ及び第１の導電層２８を形成する部分のレジスト層４１を除去する。
【００４０】
次に、図４（ｊ）に示すように、レジスト層４１が除去された部分に、例えば、電解めっきによりＣｕ層を成長させ、接続部２８ａと第１の導電層２８とを形成する。
このときの電解めっきは、例えば、電流密度を１．５Ａ／ｄｍ２で行い、第１の導電層２８の導電層厚を７μｍに形成する。
【００４１】
次に、図５（ｋ）に示すように、溶剤等によりレジスト層４１を剥離した後、不要な第２のシード層２７を除去する。第２のシード層２７の除去は、第１の導電層２８をマスクにしてウェットエッチング等により行い、まず上層のＣｕ層を除去し、この後下層のＴｉ層を除去する。
【００４２】
次に、図５（ｌ）に示すように、薄固片化した能動素子１０をフェイスアップで基板２０上に搭載する。能動素子１０の薄固片化は、例えば、トランジスタ等の能動素子を含む電子回路を形成したウエハの裏面を研削し、ダイアタッチフィルム１４をラミネートした後、ダイシングすることにより行う。そして、第１の絶縁層２６の開口部３８において、パッシベーション膜２３及び下部導電層２５上に、ダイアタッチフィルム１４を裏面に備えた能動素子１０を搭載する。能動素子１０は、例えば、加重２．５Ｎ、温度２３０℃、押し込み量０．３ｍｍの条件で搭載する。
【００４３】
その後、図５（ｍ）に示すように、能動素子１０を搭載した基板２０の全面に、第２の絶縁層２９を塗布する。第２の絶縁層２９は、例えば、スピンコート法、フィルムラミネート法、印刷法、ディスペンス法等の方法を用いて、エポキシ樹脂、アクリル樹脂、ポリイミド樹脂、ＰＢＯ樹脂、ＢＣＢ樹脂等の絶縁膜により形成する。
【００４４】
次に、図６（ｎ）に示すように、第１の導電層２８と第２の導電層３１とを接合する接続部３１ａ（図１参照）を形成する開口部３５、能動素子１０のパッド電極１２と第２の導電層３１とを接合する接続部３１ｂを形成する開口部３６、及び、スクライブライン３９の開口部を形成するように、第２の絶縁層２９をパターニングする。
開口部３５，３６は、第２の絶縁層２９の厚さと、開口部３５，３６の開口サイズとの比であるアスペクト比が１程度となるように形成する。
【００４５】
図６（ｏ）に示すように、第１の導電層２８上に電解Ｃｕめっきにより第２の導電層３１を形成するため、また、第１の導電層２８及びパッド電極１２と、第２の導電層３１との電気的な接続のため、第３のシード層３０を形成する。
第３のシード層３０は、例えば、スパッタリング法により形成し、まず、Ｔｉを１６０ｎｍ成膜した後、Ｔｉ膜上にＣｕを６００ｎｍ成膜することにより形成する。
【００４６】
次に、第３のシード層３０上全面に、スピンコート、真空ラミネート等によりレジスト層４２を形成する。そして、フォトリソグラフィー工程により、レジスト層４２に露光、現像処理を行い、図６（ｐ）に示すように、後の工程で導電層及び接続部を形成する部分のレジスト層４２を除去する。
【００４７】
次に、図７（ｑ）に示すように、レジスト層４２が除去された部分に、例えば、電解めっきによりＣｕ層を成長させ、接続部３１ａ，３１ｂと第２の導電層３１とを形成する。
このときの電解めっきは、例えば、電流密度を１．５Ａ／ｄｍ２で行い、第２の導電層３１の導電層厚を７μｍに形成する。
【００４８】
次に、図７（ｒ）に示すように、溶剤等によりレジスト層４２を剥離した後、不要な第３のシード層３０を除去する。第３のシード層３０の除去は、第２の導電層３１をマスクにしてウェットエッチング等により行い、まず上層のＣｕ層を除去し、この後下層のＴｉ層を除去する。
【００４９】
次に、図７（ｓ）に示すように、第２の導電層３１を形成した基板２０の全面に、第３の絶縁層３２を塗布する。第３の絶縁層３２は、例えば、スピンコート法、フィルムラミネート法、印刷法、ディスペンス法等の方法を用いて、エポキシ樹脂、アクリル樹脂、ポリイミド樹脂、ＰＢＯ樹脂、ＢＣＢ樹脂等の絶縁膜により形成する。
【００５０】
次に、図８（ｔ）に示すように、第２の導電層３１と外部電極３３とを接続するための開口部３７、及び、スクライブライン３９に開口部を形成するように第３の絶縁層３２をパターニングする。
【００５１】
次に、図８（ｕ）に示すように、開口部３７にバンプ状等の外部電極３３を形成する。外部電極３３は、はんだボールの搭載、はんだ印刷、はんだめっきによって行う。例えば、外部電極にはんだボールを搭載する場合には、外部電極３３を形成する箇所に、フラックスを塗布した後にはんだボールを付着させ、リフローで溶融接合を行う。そして、はんだボールの接合後、フラックスを洗浄する。
【００５２】
次に、基板２０の薄固片化を行うことにより、図８（ｖ）示す半導体装置を形成することができる。
薄固片化は、例えば、基板２０に形成したスクライブライン３９において、基板２０の最終厚さよりも深く、例えば最終厚さからさらに７０μｍ程度深くまでハーフカットを行う。そして、バックグラインドにより基板２０の裏面を研削することにより薄固片化を行うことができる。
また、例えば、基板２０の裏面を完成厚さまでバックグラインドにより研削し、スクライブライン３９においてフルカットダイシングを行うことで、薄固片化を行うことができる。
以上の工程により、本実施の形態の半導体装置を製造することができる。
【００５３】
次に、本発明の他の実施形態に係わる半導体装置の断面図を図９に示す。
図９は、図１において示した半導体装置の第１の絶縁層２６を、能動素子の厚さよりも薄い第４の絶縁層５２及び第５の絶縁層５３による複数の絶縁層によって構成した場合の半導体装置の断面図である。
また、図９に示す半導体装置では、基板５８上に２つの能動素子１０，２０Ａがフェイスアップで搭載され、さらに、この能動素子１０，２０Ａと図示しない配線によって接続される受動素子として、キャパシタ５７及びインダクタ４８，４９，５０，５１が同一の基板５８上に形成されている。
なお、図１に示した半導体装置と同様の構成については、図面に同一の符号を付して説明を省略する。また、図９において、導体層下部に形成されるシード層は図示を省略する。
【００５４】
図９に示す半導体装置は、能動素子１０，２０Ａを被覆する第２の絶縁層２９の下部において、能動素子１０，２０Ａが搭載される部分と異なる位置に形成される第４の絶縁層５２と第５の絶縁層５３を備える。また、第４の絶縁層５２上には、第３の導電層５４が形成され、第５の絶縁層５３上には、第４の導電層５５が形成される。
また、基板５８上の全面に下部絶縁層５６が形成される。
そして、下部絶縁層５６上には、下部導電層４３、誘電体層４４、誘電体層４４の保護層４５、及び、下部導電層２５の引き出し電極４６と上部電極４７とが順次積層されることにより、キャパシタ５７が形成される。このキャパシタ５７は、例えば、基板５８上において、下部絶縁層５６上の能動素子１０，２０Ａが搭載される部分と異なる位置に形成される。
【００５５】
また、下部絶縁層５６上に、導電層のパターニングにより第１のインダクタ４８が形成される。第１のインダクタ４８は、例えば、下部導電層２５の引き出し電極４６と同一層上であり、能動素子１０，２０Ａとキャパシタ５７との間に形成され、第４の絶縁層５２によって被覆埋設される。
さらに、第４の絶縁層５２上に、導電層のパターニングにより第２のインダクタ４９が形成される。第２のインダクタ４９は、第１のインダクタ４８の上方に形成され、第５の絶縁層５３によって被覆埋設される。
同様に、導電層をパターニングすることにより、第５の絶縁層５３上に第３のインダクタ５０が形成され、第２の絶縁層２９によって被覆埋設される。また、第２の絶縁層２９上に第４のインダクタ５１が形成され、第３の絶縁層３２によって被覆埋設される。そして、第３のインダクタ５０及び第４のインダクタ５１は、第１のインダクタ４８及び第２のインダクタ４９の上方に形成される。
【００５６】
下部電極４３、第２の導電層３１、第３の導電層５４及び第４の導電層５５によって、電極位置を再配置するための配線やランド等が形成され、キャパシタ５７、インダクタ４８，４９，５０，５１、及び、能動素子１０の電極や、能動素子２０Ａ上の下部導電層２５に電気的に接続される。
【００５７】
第４の絶縁層５２及び第５の絶縁層５３は、基板５８上において、能動素子１０及び２０Ａが搭載された部分とは異なる位置に形成される。また、第４の絶縁層５２及び第５の絶縁層５３は、基板５８上に搭載された能動素子１０と能動素子２０Ａと合計の厚さ以下で形成される。また、第４の絶縁層５２は、基板５８上においてキャパシタ５７及び第１のインダクタ４８を被覆するよう形成される。第５の絶縁層５３は、第４の絶縁層５２上において第３の導電層５４等を被覆するように形成される。
【００５８】
上述のように、能動素子を積層して搭載する場合には、積層した能動素子の合計の厚さ以下となるように、第４の絶縁層５２及び第５の絶縁層５３を成膜する。
これにより、半導体装置全体の厚さ増加させずに、複数の絶縁層と導電層が形成され、配線密度を向上させた半導体装置が構成される。
【００５９】
キャパシタ５７は、例えば、酸化タンタルＴａ２Ｏ５、ＢＳＴ（チタン酸バリウムストロンチウムＢａｘＳｒ１−ｘＴｉＯ３）、ＰＺＴ（チタン酸ジルコン酸鉛ＰｂＺｒｘＴｉ１−ｘＯ３）、チタン酸バリウムＢａＴｉＯ３、窒化ケイ素ＳｉＮ、ＰＩ（ポリイミド）、又は酸化ケイ素ＳｉＯ２等の誘電体層４４により構成される。これらの材料はキャパシタ５７の容量と耐圧を考慮して選択される。
【００６０】
第１から第４のインダクタ４８，４９，５０，５１は、それぞれ配線によって形成される。そして、第１のインダクタ４８は、保護層４５上に形成され、上部電極４７の引き出し電極４６を形成する工程や、下部電極４３を形成する工程と共通の工程によって形成することができる。また、第４の絶縁層５２上に形成される第２のインダクタ４９は、第３の導電層５４を形成する工程と共通の工程によって形成することができる。第５の絶縁層５３上に形成する第３のインダクタ５０は、第４の導電層５５を形成する工程と共通の工程によって形成することができる。第２の絶縁層２９上に形成される第４のインダクタ５１は、第２の導電層３１を形成する工程と共通の工程によって形成することができる。
【００６１】
上述のように、基板５８上に、能動素子１０，２０Ａと共にキャパシタ５７とインダクタ４８，４９，５０，５１とを形成し、それぞれを接続することにより、キャパシタ及びインダクタによるバンドパスフィルタを形成することができる。これにより、必要な周波数成分のみを通過させ、不要な周波数成分を阻止することができる。
【００６２】
上述の構成により、第３の導電層５４及び第４の導電層５５を形成した場合でも、半導体装置全体の厚さは、能動素子１０，２０Ａの厚さによる影響を受けるが、第４の絶縁層５２、第５の絶縁層５３、第３の導電層５４及び第４の導電層５５の厚さによる影響を受けない。
このため、導体層を複数設け、半導体装置の配線密度を向上させた場合においても、半導体装置全体の厚さに影響を与えない。
また、上述のように、絶縁層を複数層形成することにより、絶縁層上に形成できる導電層の数が増え、また、搭載可能なインダクタやキャパシタ等の受動素子の数を容易に増加させることができる。このため、半導体装置においてより高密度に配線等を形成することができ、複数のインダクタ等の受動素子を有する半導体装置において小型化を図ることができる。
【００６３】
本発明は、上述の構成に限定されるものではなく、各層の材料構成や、能動素子及び受動素子の個数、材料構成等において、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【００６４】
【図１】本発明の一実施の形態による半導体装置の断面図である。
【図２】（ａ）〜（ｄ）は本発明の一実施の形態による半導体装置の製造工程図である。
【図３】（ｅ）〜（ｇ）は本発明の一実施の形態による半導体装置の製造工程図である。
【図４】（ｈ）〜（ｊ）は本発明の一実施の形態による半導体装置の製造工程図である。
【図５】（ｋ）〜（ｍ）は本発明の一実施の形態による半導体装置の製造工程図である。
【図６】（ｎ）〜（ｐ）は本発明の一実施の形態による半導体装置の製造工程図である。
【図７】（ｑ）〜（ｓ）は本発明の一実施の形態による半導体装置の製造工程図である。
【図８】（ｔ）〜（ｖ）は本発明の一実施の形態による半導体装置の製造工程図である。
【図９】本発明の他の実施の形態による半導体装置の断面図である。
【図１０】従来の半導体装置の断面図である。
【符号の説明】
【００６５】
１０，２０Ａ，１３０Ａ，１３０Ｂ  能動素子、１２  パッド電極、１３，２３  パッシベーション膜、２０  基板、５８，１００  基板、２１  下地絶縁膜、２２  電極、２４  第１のシード層、２５，４３，１１１  下部導電層、２６  第１の絶縁層、２７  第２のシード層、２８，１２１  第１の導電層、２８ａ，３１ａ，３１ｂ，１１６，１２６，１４３  接続部、２９  第２の絶縁層、３０  第３のシード層、３１  第２の導電層、３２，１４０  第３の絶縁層、３３，１４５  外部電極、３４，３５，３６，３７，３８  開口部、３９  スクライブライン、４０，４１，４２  レジスト層、４３  下部電極、４４  誘電体層、４５  保護層、４６  引き出し電極、４７  上部電極、４８  第１のインダクタ、４９  第２のインダクタ、５０  第３のインダクタ、５１  第４のインダクタ、５２  第４の絶縁層、５３  第５の絶縁層、５４  第３の導電層、５５  第４の導電層、５６  下部絶縁層、５７  キャパシタ、１２５，１２７  導電層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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