(57)【要約】【課題】回路基板に形成されたＡｕパッドとＡｕワイヤーとの接合性の向上を図る。【解決手段】配線パターン８が形成された回路基板３と、配線パターンの上層に形成されたソルダーレジスト４と、ソルダーレジストのダイボンド領域に搭載された半導体チップ２と、配線パターンのボンディング領域にめっき層を成膜することで形成されたＡｕパッド７と、半導体チップとＡｕパッドとを電気的に接続するＡｕワイヤー６と、半導体チップを封止するモールド樹脂９とを備える半導体パッケージ１において、配線パターンのソルダーレジストで被覆された領域の表面粗さを、配線パターンのＡｕパッド形成領域の表面粗さよりも大きくする。【選択図】図１
2008300746.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
該基板表面に形成された配線パターンと、
該配線パターンの上層に形成されたソルダーレジストと、
該ソルダーレジストのダイボンド領域に搭載された半導体チップと、
前記配線パターンのボンディング領域に形成されためっき層と、
前記半導体チップと前記配線パターンのボンディング領域を電気的に接続するボンディングワイヤーと、
前記半導体チップを封止する封止材料とを備える半導体パッケージにおいて、
前記配線パターンの前記ソルダーレジストに被覆された領域の表面粗さは、同配線パターンのボンディング領域の表面粗さよりも大きい
ことを特徴とする半導体パッケージ。
【請求項２】
基板に配線パターンを形成する工程と、
該配線パターンのボンディング領域をマスク材で被覆した状態で粗化処理を行なう工程と、
前記配線パターンの上層にソルダーレジストを形成する工程と、
前記配線パターンのボンディング領域にめっき層を形成する工程と、
前記ソルダーレジストのダイボンド領域に半導体チップを搭載する工程と、
前記半導体チップと前記配線パターンのボンディング領域をボンディングワイヤーにより電気的に接続する工程と、
前記半導体チップを封止材料で封止する工程とを備える
ことを特徴とする半導体パッケージの製造方法。
【請求項３】
基板に配線パターンを形成する工程と、
該配線パターンの粗化処理を行なう工程と、
前記配線パターンの上層にソルダーレジストを形成する工程と、
前記配線パターンのボンディング領域の平坦化処理を行なう工程と、
前記配線パターンのボンディング領域にめっき層を形成する工程と、
前記ソルダーレジストのダイボンド領域に半導体チップを搭載する工程と、
前記半導体チップと前記配線パターンのボンディング領域をボンディングワイヤーにより電気的に接続する工程と、
前記半導体チップを封止材料で封止する工程とを備える
ことを特徴とする半導体パッケージの製造方法。
【請求項４】
前記平坦化処理は、前記ソルダーレジストをマスク材として薬液処理を行なう
ことを特徴とする請求項３に記載の半導体パッケージの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体パッケージ及びその製造方法に関する。詳しくは、基板と、基板に搭載された半導体チップがボンディングワイヤーによって電気的に接続された半導体パッケージ及びその製造方法に係るものである。
【背景技術】
【０００２】
電子機器の小型軽量化、動作の高速化、高機能化等に伴う半導体装置の微細化及び高集積化の要求に対して、単に半導体チップを多ピン化することにより対応することは物理的に困難になっており、ピン型半導体パッケージに代えて、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）型半導体パッケージやＬＧＡ（Ｌａｎｄ  Ｇｒｉｄ  Ａｒｒａｙ）型半導体パッケージが提案されている（例えば、特許文献１参照。）。
以下、図面を用いて従来のＢＧＡ型半導体型パッケージについて説明する。
【０００３】
図５は従来のＢＧＡ型半導体パッケージを説明するための模式図であり、ここで示すＢＧＡ型半導体パッケージ１０１は、半導体チップ１０２が回路基板１０３の表面に形成されたソルダーレジスト１０４上にダイボンド材（図示せず）を介して接着されている。また、半導体チップ上の外部端子１０５はＡｕワイヤー１０６で回路基板の半導体チップ搭載領域の周辺領域に形成されたＡｕパッド１０７と接続され、Ａｕパッドは半導体チップ搭載側の配線パターン１０８に接続されている。なお、半導体チップ、Ａｕワイヤー及び半導体チップ搭載側の配線パターンはモールド樹脂１０９によって完全に封止されている。
【０００４】
ここで、回路基板１０３に設けられた配線パターン１０８は、その上層に形成されるソルダーレジスト１０４との密着性を向上させるために、薬液処理等によってその表面が意図的に粗化されている。
【０００５】
以下、上記の様に構成されたＢＧＡ型半導体パッケージの製造方法について説明する。
従来のＢＧＡ型半導体パッケージの製造方法では、先ず、回路基板１０３にＣｕを主成分とする配線パターン１０８を形成し（図６Ａ（ａ）参照。）、次に、薬液処理によって配線パターン表面の粗化処理を行なう（図６Ａ（ｂ）参照。）。
【０００６】
続いて、回路基板全面にソルダーレジスト１０４を塗布し、Ａｕパッドの形成領域（図６Ａ（ｃ）中符合Ａで示す領域）のソルダーレジストの除去を行う（図６Ａ（ｃ）参照。）。
【０００７】
次に、ニッケルめっき処理を施して露出したＡｕパッドの形成領域にニッケルめっき層１１０を成膜し、その後、金めっき処理を施して露出したＡｕパッドの形成領域のニッケルめっき層上に金めっき層１１１を成膜することでＡｕパッド１０７を形成する（図６Ｂ（ｄ）参照。）。
【０００８】
続いて、ダイボンド材を介してダイパッド上に半導体チップ１０２を固着させ、Ａｕワイヤー１０６で半導体チップ上の外部端子１０５と回路基板のＡｕパッドとを電気的に接続するワイヤーボンディング処理を行ない（図６Ｂ（ｅ）参照。）、その後、半導体チップ、Ａｕワイヤー及び配線パターンをモールド樹脂１０９で封止することによって、図６Ｂ（ｆ）で示す様なＢＧＡ型半導体パッケージを得ることができる。
【０００９】
【特許文献１】特開平１１−１０２９８８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記した従来の半導体パッケージでは、配線パターンとソルダーレジストとの密着性を向上させるべく、配線パターンの表面に粗化処理がなされているが、ダイボンド領域の配線パターンまで粗化処理がなされることで、換言すると、Ａｕパッドの下地となる配線パターンについても粗化処理がなされることで、ニッケルめっき層や金めっき層も配線パターンの凹凸に倣って凹凸を有する形状となってしまう。
そして、ニッケルめっき層や金めっき層が凹凸形状を有すると、即ち、Ａｕパッドの表面が凹凸形状を有すると、ＡｕパッドとＡｕワイヤーとの接合性が低下し、歩留りの低下が懸念される。
【００１１】
本発明は以上の点に鑑みて創案されたものであって、配線パターンのボンディング領域とボンディングワイヤーとの接合性の向上を図ることができる半導体パッケージ及びその製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【００１２】
上記の目的を達成するために、本発明に係る半導体パッケージは、基板と、該基板表面に形成された配線パターンと、該配線パターンの上層に形成されたソルダーレジストと、該ソルダーレジストのダイボンド領域に搭載された半導体チップと、前記配線パターンのボンディング領域に形成されためっき層と、前記半導体チップと前記配線パターンのボンディング領域を電気的に接続するボンディングワイヤーと、前記半導体チップを封止する封止材料とを備える半導体パッケージにおいて、前記配線パターンの前記ソルダーレジストに被覆された領域の表面粗さは、同配線パターンのボンディング領域の表面粗さよりも大きい。
【００１３】
ここで、配線パターンのソルダーレジストに被覆された領域の表面粗さが、配線パターンのボンディング領域の表面粗さよりも大きいことによって、配線パターンと、配線パターンの上層に形成されるソルダーレジストとの密着性を担保しながらも、配線パターンのボンディング領域とボンディングワイヤーとの接合性の向上を図ることができる。
即ち、配線パターンのソルダーレジストに被覆された領域の表面粗さを大きくしているために、配線パターンとソルダーレジストとの密着性が担保でき、配線パターンのボンディング領域の表面粗さを小さくしているために、配線パターンのボンディング領域とボンディングワイヤーとの接合性の向上を図ることができる。
【００１４】
また、上記の目的を達成するために、本発明に係る半導体パッケージの製造方法は、基板に配線パターンを形成する工程と、該配線パターンのボンディング領域をマスク材で被覆した状態で粗化処理を行なう工程と、前記配線パターンの上層にソルダーレジストを形成する工程と、前記配線パターンのボンディング領域にめっき層を形成する工程と、前記ソルダーレジストのダイボンド領域に半導体チップを搭載する工程と、前記半導体チップと前記配線パターンのボンディング領域をボンディングワイヤーにより電気的に接続する工程と、前記半導体チップを封止材料で封止する工程とを備える。
【００１５】
ここで、配線パターンのボンディング領域をマスク材で被覆した状態で粗化処理を行なうことによって、完成した半導体パッケージにおける配線パターンのソルダーレジストに被覆される領域の表面粗さが、配線パターンのボンディング領域の表面粗さよりも大きいこととなり、配線パターンと、配線パターンの上層に形成されるソルダーレジストとの密着性を担保しながらも、配線パターンのボンディング領域とボンディングワイヤーとの接合性の向上を図ることができる。
【００１６】
また、本発明に係る半導体パッケージの製造方法は、基板に配線パターンを形成する工程と、該配線パターンの粗化処理を行なう工程と、前記配線パターンの上層にソルダーレジストを形成する工程と、前記配線パターンのボンディング領域の平坦化処理を行なう工程と、前記配線パターンのボンディング領域にめっき層を形成する工程と、前記ソルダーレジストのダイボンド領域に半導体チップを搭載する工程と、前記半導体チップと前記配線パターンのボンディング領域をボンディングワイヤーにより電気的に接続する工程と、前記半導体チップを封止材料で封止する工程とを備える。
【００１７】
ここで、配線パターンの粗化処理を行った後に、配線パターンのボンディング領域の平坦化処理を行なうことによって、完成した半導体パッケージにおける配線パターンのソルダーレジストに被覆される領域の表面粗さが、配線パターンのボンディング領域の表面粗さよりも大きいこととなり、配線パターンと、配線パターンの上層に形成されるソルダーレジストとの密着性を担保しながらも、配線パターンのボンディング領域とボンディングワイヤーとの接合性の向上を図ることができる。
【発明の効果】
【００１８】
本発明を適用した半導体パッケージでは、配線パターンと、配線パターンの上層に形成されるソルダーレジストとの密着性を担保しながらも、配線パターンのボンディング領域とボンディングワイヤーとの接合性の向上を図ることができ歩留りの向上を図ることができると共に、高品質な半導体パッケージを実現することができる。
同様に、本発明を適用した半導体パッケージの製造方法では、配線パターンと、配線パターンの上層に形成されるソルダーレジストとの密着性を担保しながらも、配線パターンのボンディング領域とボンディングワイヤーとの接合性の向上を図ることができ歩留りの向上を図ることができると共に、高品質な半導体パッケージを実現することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について図面を参照しながら説明し、本発明の理解に供する。
図１は本発明を適用した半導体パッケージの一例を説明するための模式図であり、ここで示す半導体パッケージ１は、半導体チップ２が回路基板３の表面に形成されたソルダーレジスト４上にダイボンド材（図示せず）を介して接着されている。また、半導体チップ上の外部端子５はＡｕワイヤー６で回路基板の半導体チップ搭載領域の周辺領域に形成されたＡｕパッド７と接続され、Ａｕパッドは半導体チップ搭載側の配線パターン８に接続されている。なお、半導体チップ、Ａｕワイヤー及び半導体チップ搭載側の配線パターンはモールド樹脂９によって完全に封止されている。
【００２０】
ここで、回路基板に設けられた配線パターン８は、Ａｕパッドが形成された領域については凹凸が小さく（平坦化状態）、Ａｕパッドが形成されない領域については凹凸が大きい（粗化状態）。
【００２１】
以下、上記の様に構成された半導体パッケージの製造方法について説明を行なう。即ち、本発明を適用した半導体パッケージの製造方法について説明を行なう。
【００２２】
［製造方法（１）］
本発明を適用した半導体パッケージの製造方法の一例では、先ず、回路基板３にＣｕを主成分とする配線パターン８を形成し（図２Ａ（ａ）参照。）、次に、汎用のフォトリソグラフィー技術及びエッチング技術を用いて、配線パターンのＡｕパッド形成領域をマスク材（例えばフォトレジスト）で被覆した状態で薬液処理を行って、配線パターンのＡｕパッドの非形成領域表面の粗化処理を行なう（図２Ａ（ｂ）参照。）。
【００２３】
続いて、回路基板全面にソルダーレジスト４を塗布し、Ａｕパッドの形成領域（図２Ａ（ｃ）中符合Ａで示す領域）のソルダーレジストの除去を行う（図２Ａ（ｃ）参照。）。
【００２４】
次に、ニッケルめっき処理を施して露出したＡｕパッドの形成領域にニッケルめっき層１０を成膜し、その後、金めっき処理を施して露出したＡｕパッドの形成領域のニッケルめっき層上に金めっき層１１を成膜することでＡｕパッド７を形成する（図２Ｂ（ｄ）参照。）。
【００２５】
続いて、ダイボンド材を介してダイパッド上に半導体チップ２を固着させ、Ａｕワイヤー６で半導体チップ上の外部端子５と回路基板のＡｕパッドとを電気的に接続するワイヤーボンディング処理を行ない（図２Ｂ（ｅ）参照。）、その後、半導体チップ、Ａｕワイヤー及び配線パターンをモールド樹脂９で封止することによって、図２Ｂ（ｆ）で示す様な半導体パッケージを得ることができる。
【００２６】
［製造方法（２）］
本発明を適用した半導体パッケージの製造方法の他の一例では、まず、回路基板３にＣｕを主成分とする配線パターン８を形成し（図３Ａ（ａ）参照。）、次に、薬液処理によって配線パターン表面の粗化処理を行なう（図３Ａ（ｂ）参照。）。
【００２７】
続いて、回路基板全面にソルダーレジスト４を塗布し、Ａｕパッドの形成領域（図３Ａ（ｃ）中符合Ａで示す領域）のソルダーレジストの除去を行う（図３Ａ（ｃ）参照。）。
【００２８】
また、ソルダーレジストをマスク材として薬液処理を行って、ソルダーレジストで覆われていない領域、即ち、Ａｕパッドの形成領域の配線パターンの平坦化処理を行なう（図３Ｂ（ｄ）参照。）。
【００２９】
ここで、本実施例では、平坦化処理の方法として化学的処理である薬液処理を行う場合を例に挙げて説明を行っているが、平坦化処理を行なうことができるのであればその方法はいかなる方法であっても良く、プレス加工や研摩加工といった方法であっても構わない。
【００３０】
次に、ニッケルめっき処理を施して露出したＡｕパッドの形成領域にニッケルめっき層１０を成膜し、その後、金めっき処理を施して露出したＡｕパッドの形成領域のニッケルめっき層上に金めっき層１１を成膜することでＡｕパッド７を形成する（図３Ｂ（ｅ）参照。）。
【００３１】
続いて、ダイボンド材を介してダイパッド上に半導体チップ２を固着させ、Ａｕワイヤー６で半導体チップ上の外部端子５と回路基板のＡｕパッドとを電気的に接続するワイヤーボンディング処理を行ない、その後、半導体チップ、Ａｕワイヤー及び配線パターンをモールド樹脂９で封止することによって、図３Ｂ（ｆ）で示す様な半導体パッケージを得ることができる。
【００３２】
本発明を適用した半導体パッケージでは、配線パターンのＡｕパッドが形成された領域については凹凸が小さいために、ニッケルめっき及び金めっきも凹凸が小さく、Ａｕパッド表面の平滑度が高いために、ＡｕパッドとＡｕワイヤーとの接合性が高い。また、配線パターンのＡｕパッドが形成されていない領域については凹凸が大きいために、配線パターンとソルダーレジストの密着性を高めることができる。
【００３３】
また、Ａｕパッドの形成領域における配線パターン表面が均一化されることにより、電解めっき時の突起形状に起因する電荷の集中を抑制することができ、より均一な電解めっき面を得ることができ、めっき面の品質の安定化を図ることができる。
【００３４】
更に、均一なめっき面を得ることができるために、隣接する配線との間隔もより安定的に制御することができて短絡する危険性が減少し、配線間隔を狭めることが可能となり、半導体パッケージの小型化が実現する。
【００３５】
なお、本発明を適用した半導体パッケージの製造方法の他の一例では、ソルダーレジストをマスク材として機能させることができるために、Ａｕパッドの形成領域を平滑状態とし、Ａｕパッドの非形成領域を粗化状態とするにあたって、マスク材を余分に形成するといった工数の追加を行なう必要が無い。
【００３６】
また、特開平１１−９７５８１号公報には、めっき処理後に平坦化を施す方法が開示されているが、めっき処理後に平坦化を施した場合には、めっき処理面を損傷する結果となるために、ＡｕパッドとＡｕワイヤーとの接合性の向上といった効果を期待することができないために、妥当な解決方法とは言い難く、めっき処理を施す前に平坦化処理を施すことが重要である。
【００３７】
さて、図４に（１）Ａｕパッドの形成領域を平坦化していない場合と、（２）Ａｕパッドの形成領域を平坦化した場合において、ワイヤーボンドの接続不良発生率を比較した結果を示す。具体的には、（１）Ａｕパッドの形成領域の配線パターンの平坦化処理を行わずに、めっき処理を行ない、Ａｕパッドの面粗さが１．１７μｍ（Ｒｚ）の場合と、（２）Ａｕパッドの形成領域の配線パターンの平坦化処理を行った後にめっき処理を行ない、Ａｕパッドの面粗さが０．７８μｍ（Ｒｚ）の場合において、φ１８μｍのＡｕワイヤーを１チップあたり１０００本のワイヤーボンディング処理を行った場合におけるワイヤーボンド接合不良発生率を示している。
【００３８】
図４から、ワイヤーボンド接合不良の発生率が、未平坦化品が３．３９％であるのに対して、平坦化品は０．５７％であり、歩留りが２．８２％も改善する結果を得ることができ、Ａｕパッドの表面を平坦化することによって、製品歩留りが向上することは明らかである。
【図面の簡単な説明】
【００３９】
【図１】本発明を適用した半導体パッケージの一例を説明するための模式図である。
【図２Ａ】本発明を適用した半導体パッケージの製造方法の一例を説明するための模式図（１）である。
【図２Ｂ】本発明を適用した半導体パッケージの製造方法の一例を説明するための模式図（２）である。
【図３Ａ】本発明を適用した半導体パッケージの製造方法の他の一例を説明するための模式図（１）である。
【図３Ｂ】本発明を適用した半導体パッケージの製造方法の他の一例を説明するための模式図（２）である。
【図４】ワイヤーボンドの接合不良率を説明するためのグラフである。
【図５】従来のＢＧＡ型半導体パッケージを説明するための模式図である。
【図６Ａ】従来のＢＧＡ型半導体パッケージの製造方法を説明するための模式図（１）である。
【図６Ｂ】従来のＢＧＡ型半導体パッケージの製造方法を説明するための模式図（２）である。
【符号の説明】
【００４０】
１    半導体パッケージ
２    半導体チップ
３    回路基板
４    ソルダーレジスト
５    外部端子
６    Ａｕワイヤー
７    Ａｕパッド
８    配線パターン
９    モールド樹脂
１０    ニッケルめっき層
１１    金めっき層
【図１】
2008300746.tif 000003
【図２Ａ】
2008300746.tif 000004
【図２Ｂ】
2008300746.tif 000005
【図３Ａ】
2008300746.tif 000006
【図３Ｂ】
2008300746.tif 000007
【図４】
2008300746.tif 000008
【図５】
2008300746.tif 000009
【図６Ａ】
2008300746.tif 000010
【図６Ｂ】
2008300746.tif 000011