(57)【要約】【課題】本発明は、製造工程中にオフセットスペーサの幅を変化させたとしても、半導体基板削れの増大を抑制することができる半導体装置の製造方法を提供する。【解決手段】ゲート構造Ｇ１，Ｇ２と半導体基板１上の酸化膜５を覆うように、窒化膜６を形成する。次に、酸化膜５をエッチングストッパーとして用いて、窒化膜６を異方性エッチバックする。次に、半導体基板１に対する選択比が高く、かつ窒化膜６に対する選択比が高い、酸化膜７を形成する。次に、酸化膜５，７に対して異方性エッチバック処理を施す。次に、一のゲート構造Ｇ２脇の半導体基板１に対してイオン注入を行う。次に、等方性エッチング処理により、ゲート構造Ｇ１，Ｇ２の側面部に形成されている酸化膜７を除去する。その後、他のゲート構造Ｇ１脇の半導体基板１に対してイオン注入を行う。【選択図】  図１６
2008300505.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）半導体基板上に、ゲート絶縁膜とゲート電極の積層体から成る、第一、第二のゲート構造を形成する工程と、
（Ｂ）少なくとも前記半導体基板の上面に第一の絶縁膜を形成する工程と、
（Ｃ）前記ゲート構造および前記半導体基板上の前記第一の絶縁膜を覆うように、第二の絶縁膜を形成する工程と、
（Ｄ）前記第一の絶縁膜をエッチングストッパーとして用いて、前記第二の絶縁膜に対して異方性エッチバック処理を施すことにより、前記ゲート構造の側面に前記第二の絶縁膜を残存させると共に、前記半導体基板上の前記第二の絶縁膜を除去する工程と、
（Ｅ）前記工程（Ｄ）の後に、前記ゲート構造および前記半導体基板上の前記第一の絶縁膜を覆うように、前記半導体基板に対する選択比が高い、第三の絶縁膜を形成する工程と、
（Ｆ）前記第三の絶縁膜に対して異方性エッチバック処理を施すことにより、前記ゲート構造の側面に、前記第三の絶縁膜を残存させると共に、前記半導体基板上の前記第三の絶縁膜を除去する工程と、
（Ｇ）前記工程（Ｆ）の後、第一の前記ゲート構造を覆い、第二の前記ゲート構造およびその周辺を露出させる開口部を有するマスクを用いて、前記第二のゲート構造脇の前記半導体基板に対して、所定の導電型のイオン注入を行う工程と、
（Ｈ）前記工程（Ｇ）の後、等方性エッチング処理により、前記ゲート構造の側面部に形成されている前記第三の絶縁膜を除去する工程と、
（Ｉ）前記工程（Ｈ）の後、前記第二のゲート構造を覆い、前記第一のゲート構造およびその周辺を露出させる開口部を有するマスクを用いて、前記第一のゲート構造脇の前記半導体基板に対して、所定の導電型のイオン注入を行う工程とを、備えている、
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記第三の絶縁膜は、
前記第二の絶縁膜に対する選択比も高い、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記半導体基板は、シリコン基板であり、
前記第一の絶縁膜および前記第三の絶縁膜は、酸化膜であり、
前記第二の絶縁膜は、窒化膜である、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記工程（Ｂ）は、
前記ゲート構造および前記半導体基板の上面を覆うように、前記第一の絶縁膜を形成する工程である、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
前記工程（Ａ）および前記工程（Ｂ）は、
前記半導体基板上に絶縁膜と電極膜とを当該順に堆積した後、前記半導体基板上に所定の膜厚の前記絶縁膜を残存させるように、前記絶縁膜および前記電極膜に対してエッチング処理することにより、前記ゲート構造および前記第一の絶縁膜を形成する工程である、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記工程（Ｇ）は、
Ｐ型トランジスタ形成のためのイオン注入工程であり、
前記工程（Ｉ）は、
Ｎ型トランジスタ形成のためのイオン注入工程である、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項７】
前記工程（Ｇ）は、
第一の閾値電圧を有するＮ型トランジスタ形成のためのイオン注入工程であり、
前記工程（Ｉ）は、
前記第一の閾値電圧より小さい第二の閾値電圧を有する、Ｎ型トランジスタ形成のためのイオン注入工程である、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項８】
前記工程（Ｇ）は、
（Ｇ−１）第一のエクステンション領域を形成するために、リンイオンを注入する工程を含んでおり、
前記工程（Ｉ）は、
（Ｉ−１）第二のエクステンション領域を形成するために、砒素イオンを注入する工程を含んでいる、
ことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記工程（Ｇ）は、
（Ｇ−２）前記工程（Ｇ−１）の後に、第一のハロー領域を形成するために、ホウ素イオンを注入する工程を、さらに含んでおり、
前記工程（Ｉ）は、
（Ｉ−２）前記工程（Ｉ−１）の後に、第二のハロー領域を形成するために、インジウムイオンを注入する工程を、さらに含んでいる、
ことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記工程（Ｇ）は、
第一の閾値電圧を有するＰ型トランジスタ形成のためのイオン注入工程であり、
前記工程（Ｉ）は、
前記第一の閾値電圧より小さい第二の閾値電圧を有する、Ｐ型トランジスタ形成のためのイオン注入工程である、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１１】
前記工程（Ｇ）は、
（Ｇ−１）第一のエクステンション領域を形成するために、ホウ素イオンを注入する工程を含んでおり、
前記工程（Ｉ）は、
（Ｉ−１）第二のエクステンション領域を形成するために、ＢＦ2イオンを注入する工程を含んでいる、
ことを特徴とする請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記工程（Ｇ）は、
（Ｇ−２）前記工程（Ｇ−１）の後に、第一のハロー領域を形成するために、リンイオンを注入する工程を、さらに含んでおり、
前記工程（Ｉ）は、
（Ｉ−２）前記工程（Ｉ−１）の後に、第二のハロー領域を形成するために、砒素イオンを注入する工程を、さらに含んでいる、
ことを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
（Ｊ）前記工程（Ｇ）の後、前記工程（Ｉ）の前に、前記半導体基板に対して第一の加熱処理を施す工程と、
（Ｋ）前記工程（Ｉ）の後に、前記半導体基板に対して第二の加熱処理を施す工程とを、さらに備えている、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項１４】
（Ｌ）前記工程（Ｇ）の後および／または前記工程（Ｉ）の後に、前記半導体基板に対して、第一の加熱処理および、前記第一の加熱処理後の第二の加熱処理を施す工程を、さらに備えており、
前記第一の加熱処理の加熱条件は、
前記第二の加熱処理よりも、高温、短時間である、
ことを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に係る発明であり、特に、オフセットスペーサの形成および、その後の半導体基板に対するイオン注入処理を含む半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
一般に、ソース・ドレインエクステンション領域の横方向の拡がりが大きいほど、トランジスタの実効チャネル長が縮小し、短チャネル効果が顕著になる。したがって、微細トランジスタの形成が困難になる。当該ソース・ドレインエクステンション領域の横方向の拡がりを抑制するためには、低エネルギーでイオン注入を行う。または、加熱処理を低減する等の方法がある。しかし、前者の場合には、製造装置により低エネルギー化に限界がある。また、後者の場合には、活性化率が下がりソース・ドレインエクステンション領域の抵抗が上昇する等の問題が生じる。
【０００３】
そこで、オフセットスペーサを用いた技術が採用されている。当該技術を採用することで、同一注入エネルギー・同一加熱処理で形成した場合でも、オフセットスペーサの分だけ実効チャネル長が拡がり、短チャネル効果が抑制されるという利点がある。また、当該技術を用いることで、イオン注入エネルギーを高くした場合には、ソース・ドレインエクステンション領域が深く形成される。したがって、当該領域端の接合電界が緩和され、接合リーク電流を低減することができるという効果が得られる。
【０００４】
当該オフセットスペーサを用いた技術は、一般的に、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の製造においては、次の工程順が採用されている。まず、ゲート構造形成のためのエッチングを行った後、酸化膜のデポを行う。次に、異方性エッチバックにより、ゲート構造側面に薄いオフセットスペーサを形成する。その後、ソース・ドレインエクステンション領域形成のためのイオン注入を行う。
【０００５】
なお、オフセットスペーサに関する従来技術として、例えば特許文献１，２，３が存在する。
【０００６】
【特許文献１】特開平３−２５９５３５号公報
【特許文献２】特開平８−３３０４３８号公報
【特許文献３】特開平９−２３７８９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
一般に、イオン注入時のプロファイルや加熱処理による拡散量は、不純物の種類により異なる。また、１種類の電源電圧でしきい値電圧の異なるトランジスタを動作させる場合、閾値電圧の設定により許容される接合リーク電流が異なる。したがって、オフセットスペーサの最適幅は、トランジスタのＮ型／Ｐ型や、閾値電圧設定により異なる。よって、複数種類のトランジスタを作り分ける場合には、製造工程中において、ゲート構造に形成されるオフセットスペーサの幅を変化させることを要する。
【０００８】
ところが、製造工程中に、オフセットスペーサの幅を変化させる場合には、単純に酸化膜デポ、異方性エッチバックを繰り返す必要ある。よって、オーバーエッチによる半導体基板上面の削れが累積される。そして、当該半導体基板削れの累積に起因して、トランジスタの性能が低下する。
【０００９】
そこで、本発明は、製造工程中にオフセットスペーサの幅を変化させたとしても、半導体基板上面の削れの増大を抑制することができる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために、本発明の一実施例によれば、ゲート構造および半導体基板上の第一の絶縁膜を覆うように、第二の絶縁膜を形成する。次に、第一の絶縁膜をエッチングストッパーとして用いて、第二の絶縁膜に対して異方性エッチバック処理を施す。次に、半導体基板に対する選択比が高く、かつ第二の絶縁膜に対する選択比が高い、第三の絶縁膜を形成する。次に、第三の絶縁膜に対して異方性エッチバック処理を施す。次に、第二のゲート構造脇の半導体基板に対して、所定の導電型のイオン注入を行う。次に、等方性エッチング処理により、ゲート構造の側面部に形成されている第三の絶縁膜を除去する。その後、第一のゲート構造脇の前記半導体基板に対して、所定の導電型のイオン注入を行う。
【発明の効果】
【００１１】
上記一実施例により、第二の絶縁膜の異方性エッチバック処理の際に、半導体基板が削れることを抑制できる。また、第三の絶縁膜に対する等方性エッチング処理の際に、半導体基板が削れることを抑制できる。つまり、製造工程中にゲート構造側面に形成されるオフセットスペーサの幅を変化させたとしても、半導体基板上面の削れの増大を抑制することができる。
【発明を実施するための最良の形態】
【００１２】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１３】
＜実施の形態１＞
本実施の形態では、半導体基板１に、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとを作り分ける場合について説明する。本実施の形態に係る半導体装置の製造方法を、工程断面図を用いて説明する。
【００１４】
図１に示すように、シリコン基板等の半導体基板１の表面内に、所定の方法により素子分離酸化膜２を形成する。次に、半導体基板１の上面に、絶縁膜および電極膜を当該順に堆積する。その後、絶縁膜および電極膜に対してエッチング処理（パターニング）を施す。これにより、図１に示すように、半導体基板１の上面に、二つのゲート構造Ｇ１，Ｇ２を形成する。ここで、各ゲート構造Ｇ１，Ｇ２は、ゲート絶縁膜（上記絶縁膜の一部）３とゲート電極（上記電極膜の一部）４の積層体から構成されている。
【００１５】
次に、ゲート電極４の表面を酸化または酸窒化させる。このとき、同時に半導体基板１の上面も酸化または酸窒化される。これにより、図２に示すように、半導体基板１の上面およびゲート構造Ｇ１，Ｇ２を覆うように、酸化膜（または酸窒化膜。第一の絶縁膜と把握できる）５が形成される。ここで、酸窒化膜５は、組成比が窒素よりも酸素の方が高い膜である。なお、ゲート電極４に与える酸化の影響および、後述する窒化膜６に対する異方性エッチバック処理の際のエッチングストッパー機能という観点から、酸化膜５の膜厚は、２〜５ｎｍ程度であることが望ましい。
【００１６】
次に、図３に示すように、ゲート構造Ｇ１，Ｇ２および半導体基板１上の酸化膜５を覆うように、窒化膜（第二の絶縁膜と把握できる）６を形成する。ここで、当該窒化膜６の膜厚は、２〜８ｎｍ程度である。また、窒化膜６は、酸化膜５に対する高い選択比を有する。
【００１７】
次に、窒化膜６に対して異方性エッチバック処理を施す。このとき、酸化膜５はエッチストッパーとして機能する。当該異方性エッチバック処理により、図４に示すように、ゲート構造Ｇ１，Ｇ２の側面部のみに窒化膜６を残存させ、半導体基板１上の窒化膜６を除去する。つまり、ゲート構造Ｇ１，Ｇ２の側面に、酸化膜５と窒化膜６とから成るオフセットスペーサが形成される。なお、上記の通り、酸化膜５をエッチストッパーとして用いて、窒化膜６を異方性エッチングする。このため、半導体基板１上面のエッチングによる削れは抑制される。
【００１８】
次に、図５に示すように、ゲート構造Ｇ１，Ｇ２および半導体基板１上の酸化膜５を覆うように、酸化膜（第三の絶縁膜と把握できる）７を形成する。ここで、当該酸化膜７の膜厚は、２〜８ｎｍ程度である。また、酸化膜７は、半導体基板１に対する高い選択比を有していると共に、窒化膜６に対する高い選択比も有している。
【００１９】
次に、酸化膜５，７に対して、異方性エッチバック処理を施す。これにより、図６に示すように、ゲート構造Ｇ１，Ｇ２の側面に、酸化膜５，７および窒化膜６を残存させる。つまり、ゲート構造Ｇ１，Ｇ２の側面に、酸化膜５，７と窒化膜６の積層から成るオフセットスペーサを形成する。なお、図６に示すように、当該異方性エッチバック処理により、半導体基板１の上面は露出される。つまり、半導体基板１上の酸化膜５，７は除去される。
【００２０】
次に、半導体基板１上に、開口部を有するレジストマスク８を形成する。図７に示すように、レジストマスク８はゲート構造（第一のゲート構造）Ｇ１を覆っており、当該レジストマスク８の開口部からは、ゲート構造（第二のゲート構造）Ｇ２およびその周辺部が露出している。そして、図７に示すように、当該レジストマスク８をマスクとして用いて、ゲート構造Ｇ２脇の半導体基板１に対して、所定の導電型のイオン注入を行う。
【００２１】
ここで、当該イオン注入が、Ｐ型トランジスタ（ＰＭＯＳＦＥＴ）形成のためのイオン注入工程である場合には、当該イオン注入はエクステンション注入と把握できる。当該エクステンション注入は、例えばイオン種ＢＦ2、エネルギー２ｋｅＶ、濃度５×１０14／ｃｍ2の条件で行われる。当該エクステンション注入により、図７に示すように、ゲート構造Ｇ２脇の半導体基板１の表面内に、エクステンション領域９が形成される。
【００２２】
また、当該イオン注入が、Ｐ型トランジスタ（ＰＭＯＳＦＥＴ）形成のためのイオン注入工程である場合には、当該イオン注入は、上記エクステンション注入とハロー注入の２段階で行うこともできる。上記エクステンション注入の後に当該ハロー注入は、図８に示すように、レジストマスク８をマスクとして用いて、ゲート構造Ｇ２脇の半導体基板１に対して実施される。当該ハロー注入は、例えばイオン種Ａｓ、エネルギー５０ｋｅＶ、濃度５×１０13／ｃｍ2の条件で、斜め回転注入により行われる。当該ハロー注入により、図８に示すように、エクステンション領域９の周囲にハロー領域１０が形成される。
【００２３】
次に、レジストマスク８を除去する。その後、ＨＦを用いたウエットエッチング処理（等方性エッチング処理）を施す。これにより、ゲート構造Ｇ１，Ｇ２の側面部に形成されている酸化膜７を除去する。したがって、当該等方性エッチング処理後には、図９に示すように、ゲート構造Ｇ１，Ｇ２の側面部には酸化膜５と窒化膜６とから成るオフセットスペーサが残存する。
【００２４】
ここで、酸化膜７は、半導体基板１に対する選択比が高く、窒化膜６に対する選択比も高い。したがって、酸化膜７に対するエッチング処理を施しても、シリコン基板から成る半導体基板１の上面に削れが生じることを抑制できる。また、ゲート構造Ｇ１，Ｇ２の側面部に形成されている窒化膜６の削れも抑制することができる。
【００２５】
次に、半導体基板１上に、開口部を有するレジストマスク１８を形成する。図１０に示すように、レジストマスク１８はゲート構造Ｇ２を覆っており、当該レジストマスク１８の開口部からは、ゲート構造Ｇ１およびその周辺部が露出している。そして、図１０に示すように、当該レジストマスク１８をマスクとして用いて、ゲート構造Ｇ１脇の半導体基板１に対して、所定の導電型のイオン注入を行う。
【００２６】
ここで、当該イオン注入が、Ｎ型トランジスタ（ＮＭＯＳＦＥＴ）形成のためのイオン注入工程である場合には、当該イオン注入はエクステンション注入と把握できる。当該エクステンション注入は、例えばイオン種Ａｓ、エネルギー２ｋｅＶ、濃度８×１０14／ｃｍ2の条件で行われる。当該エクステンション注入により、図１０に示すように、ゲート構造Ｇ１脇の半導体基板１の表面内に、エクステンション領域１１が形成される。
【００２７】
また、当該イオン注入が、Ｎ型トランジスタ（ＮＭＯＳＦＥＴ）形成のためのイオン注入工程である場合には、当該イオン注入は、上記エクステンション注入とハロー注入の２段階で行うこともできる。上記エクステンション注入の後に当該ハロー注入は、図１１に示すように、レジストマスク１８をマスクとして用いて、ゲート構造Ｇ１脇の半導体基板１に対して実施される。当該ハロー注入は、例えばイオン種Ｂ、エネルギー８ｋｅＶ、濃度５×１０13／ｃｍ2の条件で、斜め回転注入により行われる。当該ハロー注入により、図１１に示すように、エクステンション領域１１の周囲にハロー領域１２が形成される。
【００２８】
次に、図１２に示すように、ゲート構造Ｇ１，Ｇ２および半導体基板１の表面を覆うように、酸化膜１３、窒化膜１４を当該順に堆積する。その後、酸化膜１３および窒化膜１４に対して異方性エッチバックを行う。これにより、図１３に示すように、ゲート構造Ｇ１，Ｇ２の側面のみに、酸化膜１３、窒化膜１４を残存させることができる。結果として、ゲート構造Ｇ１，Ｇ２の側面には、酸化膜５、窒化膜６、酸化膜１３、および窒化膜１４から成るサイドウォールが形成される。
【００２９】
次に、半導体基板１上に、開口部を有するレジストマスク２８を形成する。図１４に示すように、レジストマスク２８はゲート構造Ｇ１を覆っており、当該レジストマスク２８の開口部からは、ゲート構造Ｇ２およびその周辺部が露出している。そして、図１４に示すように、当該レジストマスク２８をマスクとして用いて、ゲート構造Ｇ１脇の半導体基板１に対して、所定の導電型のイオン注入を行う。
【００３０】
ここで、当該イオン注入が、Ｐ型トランジスタ（ＰＭＯＳＦＥＴ）形成のためのイオン注入工程である場合には、当該イオン注入はソース・ドレイン注入と把握できる。当該ソース・ドレイン注入は、例えばイオン種Ｂ、エネルギー２ｋｅＶ、濃度５×１０15／ｃｍ2の条件で行われる。当該ソース・ドレイン注入により、図１４に示すように、ゲート構造Ｇ２脇の半導体基板１の表面内に、ソース・ドレイン領域１５が形成される。
【００３１】
次に、レジストマスク２８の除去を行う。その後、半導体基板１上に、開口部を有するレジストマスク３８を形成する。図１５に示すように、レジストマスク３８はゲート構造Ｇ２を覆っており、当該レジストマスク３８の開口部からは、ゲート構造Ｇ１およびその周辺部が露出している。そして、図１５に示すように、当該レジストマスク３８をマスクとして用いて、ゲート構造Ｇ１脇の半導体基板１に対して、所定の導電型のイオン注入を行う。
【００３２】
ここで、当該イオン注入が、Ｎ型トランジスタ（ＮＭＯＳＦＥＴ）形成のためのイオン注入工程である場合には、当該イオン注入はソース・ドレイン注入と把握できる。当該ソース・ドレイン注入は、例えばイオン種Ａｓ、エネルギー１０ｋｅＶ、濃度５×１０15／ｃｍ2の条件で行われる。当該ソース・ドレイン注入により、図１５に示すように、ゲート構造Ｇ１脇の半導体基板１の表面内に、ソース・ドレイン領域１６が形成される。
【００３３】
その後、レジストマスク３８を除去し、半導体基板１に対して高温の加熱処理を施す。これにより、上記各注入処理で注入された不純物を電気的に活性化させる。当該加熱処理は、スパイクＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）やレーザーアニールやフラッシュランプアニール、或いはこれらの併用で行う。
【００３４】
以上までの工程により、図１６に示すように、半導体基板１にＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とが形成される。さらに、この後、コンタクト・配線工程を経て集積回路が完成する。
【００３５】
ここで、上記の製造方法を経て、半導体基板１にトランジスタＰ１，Ｎ１を作りこむことにより、図１７に示すような構造が形成される。図１７は、図１６の丸の部分を拡大した断面図である。
【００３６】
図１で示したゲート構造Ｇ１，Ｇ２の形成のためのエッチング（パターニング）の際に半導体基板１の上面が若干削れることにより、図１７に示すように、段差ｓ１が形成される。また、図６で示した酸化膜５，７に対する異方性エッチング処理の際に半導体基板１の上面が若干削れることにより、図１７に示すように、段差ｓ２が形成される。ここで、図１７において、窒化膜６の端部から段差ｓ２までの寸法ｌ１は、約４〜１０ｎｍ程度である。また、段差ｓ２の高さｈ１は、約２〜３ｎｍ程度である。当該各寸法は、酸化膜７の除去の際に、酸化膜７がエッチング選択比を有しているものの、窒化膜６および半導体基板１が２ｎｍ程度削れることに起因している。
【００３７】
以上のように、上記一連の工程を施すことにより、窒化膜６の異方性エッチングの際に、酸化膜５はエッチングストッパーとして機能する。さらに、半導体基板１に対するエッチング選択比を有する酸化膜７を、等方性エッチングにより除去している。
【００３８】
したがって、複数種類のトランジスタを形成するために、製造工程中にオフセットスペーサの幅を変化させたとしても、半導体基板１における削れの増大を抑制することができる。
【００３９】
なお、半導体基板１、第一の絶縁膜５、第二の絶縁膜６および第三の絶縁膜７の組成は、以下の条件を満たせば任意に選択できる。つまり、第一の絶縁膜５は、第二の絶縁膜６の異方性エッチングの際に、エッチングストッパーとして機能する。第三の絶縁膜７は、半導体基板１に対するエッチング選択比が高く、第二の絶縁膜６に対するエッチング選択比が高い。当該条件を満たせば、各部材１，５〜７は、シリコン、酸化膜、窒化膜以外の組成であっても良い。当該明細書において、「Ａ」が、「Ｂ」に対してエッチング選択比が高いとは、同一エッチング条件において、「Ｂ」よりも「Ａ」の方がエッチング除去され易いという意味である。
【００４０】
ただし、製造容易および実用性の観点から、半導体基板１がシリコン基板であり、第一の絶縁膜５および第三の絶縁膜７が酸化膜であり、第二の絶縁膜６が窒化膜であることが、望ましい。
【００４１】
また、一般に、ＮＭＯＳＦＥＴのエクステンション不純物であるＡｓ等とＰＭＯＳＦＥＴのエクステンション不純物であるＢ等とを比べると、イオン注入時の拡がりおよび熱拡散は、Ｂ等の方が大きく顕著である。
【００４２】
したがって、半導体基板１にＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とを作成する場合に、上記一連の工程を採用することが有益である。つまり、図７，８で示したイオン注入を、Ｐ型トランジスタ形成のためのイオン注入とする。他方、図１０，１１で示したイオン注入を、Ｎ型トランジスタ形成のためのイオン注入とする。これにより、ＰＭＯＳトランジスタＰ１形成のためのオフセットスペーサ幅を、ＮＭＯＳトランジスタＮ１形成のためのオフセットスペーサよりも広く設定することできる。よって、ＰＭＯＳトランジスタＰ１およびＮＭＯＳトランジスタＮ１の短チャネル特性を、独立に最適化でき、各トランジスタＰ１，Ｎ１の特性が向上する。
【００４３】
＜実施の形態２＞
本実施の形態では、図２において半導体基板１上に形成された絶縁膜（第一の絶縁膜）の形成方法の他の態様について言及する。
【００４４】
まず、実施の形態１と同様に、半導体基板１の表面内に、所定の方法により素子分離酸化膜２を形成する。次に、図１８に示すように、半導体基板１の上面に、絶縁膜（例えば酸化膜）２３および電極膜２４を当該順に堆積する。
【００４５】
その後、二つのゲート構造形成のために、絶縁膜２３および電極膜２４に対してエッチング処理（パターニング）を施す。ここで、当該エッチング処理において、半導体基板１上に所定の膜厚の絶縁膜を残存させる。したがって、当該エッチング処理により、図１９に示すように、半導体基板１上には二つのゲート構造Ｇ１，Ｇ２が形成されると共に、半導体基板１の上面には、絶縁膜５（半導体基板１上面における絶縁膜２３のエッチング残存膜）が形成される。
【００４６】
当該絶縁膜５は、実施の形態１で説明した窒化膜６に対する異方性エッチバック処理の際のエッチングストッパーとして機能する。当該エッチングストッパーという観点から、半導体基板１の上面に形成（残存する）絶縁膜５の膜厚は、２ｎｍ以上であることが望ましい。
【００４７】
以後の工程は、実施の形態１で説明した図３以降の工程と同じである。ただし、上記説明から明らかなように、本実施の形態では、ゲート構造Ｇ１，Ｇ２の側面には、絶縁膜５は形成されていない。つまり、当該ゲート構造Ｇ１，Ｇ２の側面における絶縁膜５の有無以外は、図３〜図１６の工程は、本実施の形態でも共通する。本実施の形態に係る完成品では、ゲート構造Ｇ１，Ｇ２の側面には、窒化膜６、酸化膜１３、および窒化膜１４から成るサイドウォールが形成される。
【００４８】
実施の形態１のように、ゲート構造Ｇ１，Ｇ２のパターニングと、酸化膜（第一の絶縁膜）５との形成とを別工程で行っても良い。これにより、製造工程（製造条件）の管理が容易になる。
【００４９】
他方、本実施の形態では、ゲート構造Ｇ１，Ｇ２のパターニングと、絶縁膜５の形成とを同時に行っている。したがって、実施の形態１で説明した図２の工程を省略することができ、製造工程の簡略化を図ることができる。
【００５０】
＜実施の形態３＞
実施の形態１では、半導体基板１に、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとを作り分ける場合について説明した。本実施の形態では、半導体基板１に、閾値電圧の異なる二つのＮＭＯＳＦＥＴを作り分ける場合について説明する。ここで、図１から図１６を用いて説明した一連の工程は、本実施の形態でも以下の点を除いて共通する。
【００５１】
つまり、実施の形態１では、図７，８に示したイオン注入工程は、ＰＭＯＳＦＥＴ形成のための工程であり、図１０，１１に示したイオン注入工程は、ＮＭＯＳＦＥＴ形成のための工程であった。
【００５２】
これに対して、本実施の形態では、図７，８，１０，１１で示したイオン注入工程は、全てＮＭＯＳＦＥＴ形成のための工程である。具体的に、本実施の形態では、図７，８で示したイオン注入工程は、第一の閾値電圧を有するＮ型トランジスタ形成のための工程である。他方、本実施の形態では、図１０，１１で示したイオン注入工程は、第二の閾値電圧を有するＮ型トランジスタ形成のための工程である。ここで、第二の閾値電圧は、第一の閾値電圧よりも小さい。
【００５３】
より具体的に、図７，８の工程では、半導体基板１上に、開口部を有するレジストマスク８を形成する。図７，８に示すように、レジストマスク８はゲート構造Ｇ１を覆っており、当該レジストマスク８の開口部からは、ゲート構造Ｇ２およびその周辺部が露出している。そして、図７，８に示すように、当該レジストマスク８をマスクとして用いて、ゲート構造Ｇ２脇の半導体基板１に対して、所定の導電型のイオン注入を行う。
【００５４】
ここで、当該イオン注入として、第一の閾値電圧を有するＮＭＯＳＦＥＴの形成のために、次のエクステンション注入とハロー注入とを行う。
【００５５】
エクステンション注入は、例えばイオン種Ｐ、エネルギー０．７ｋｅＶ、濃度４×１０14／ｃｍ2の条件で行われる。当該エクステンション注入により、図７に示すように、ゲート構造Ｇ２脇の半導体基板１の表面内に、第一のエクステンション領域９が形成される。
【００５６】
また、上記エクステンション注入の後のハロー注入は、図８に示すように、レジストマスク８をマスクとして用いて、ゲート構造Ｇ２脇の半導体基板１に対して実施される。当該ハロー注入は、例えばイオン種Ｂ、エネルギー８ｋｅＶ、濃度５×１０13／ｃｍ2の条件で、斜め回転注入により行われる。当該ハロー注入により、図８に示すように、第一のエクステンション領域９の周囲に第一のハロー領域１０が形成される。
【００５７】
他方、図１０，１１の工程では、半導体基板１上に、開口部を有するレジストマスク１８を形成する。図１０，１１に示すように、レジストマスク１８はゲート構造Ｇ２を覆っており、当該レジストマスク１８の開口部からは、ゲート構造Ｇ１およびその周辺部が露出している。そして、図１０，１１に示すように、当該レジストマスク１８をマスクとして用いて、ゲート構造Ｇ１脇の半導体基板１に対して、所定の導電型のイオン注入を行う。
【００５８】
ここで、当該イオン注入として、第二の閾値電圧を有するＮＭＯＳＦＥＴの形成のために、次のエクステンション注入とハロー注入とを行う。
【００５９】
エクステンション注入は、例えばイオン種Ａｓ、エネルギー２ｋｅＶ、濃度８×１０14／ｃｍ2の条件で行われる。当該エクステンション注入により、図１０に示すように、ゲート構造Ｇ１脇の半導体基板１の表面内に、第二のエクステンション領域１１が形成される。
【００６０】
また、上記エクステンション注入の後のハロー注入は、図１１に示すように、レジストマスク１８をマスクとして用いて、ゲート構造Ｇ１脇の半導体基板１に対して実施される。当該ハロー注入は、例えばイオン種Ｉｎ、エネルギー５０ｋｅＶ、濃度３×１０13／ｃｍ2の条件で、斜め回転注入により行われる。または、上記Ｉｎのイオン注入に加えて、イオン種Ｂ、エネルギー８ｋｅＶ、濃度２×１０13／ｃｍ2の条件で、斜め回転注入を行っても良い。当該ハロー注入により、図１１に示すように、第二のエクステンション領域１１の周囲に第二のハロー領域１２が形成される。
【００６１】
ところで、トランジスタのオン時のソース・ドレイン間抵抗を、エクステンションの寄生抵抗とチャネル抵抗に分けた場合を想定する。当該場合には、一般的に、閾値電圧が高い側のトランジスタではチャネル抵抗が高いため、エクステンションの寄生抵抗の寄与が小さくなる。他方、閾値電圧が低い側のトランジスタではチャネル抵抗が低いため、エクステンションの寄生抵抗の寄与が大きい。また、一般に、閾値電圧が高い側のトランジスタではチャネルリークが低いため、接合リーク電流も低く抑える必要がある。他方、閾値電圧の低い側のトランジスタではチャネルリークが高いため、接合リーク電流もそれに応じて高くなっても良い。
【００６２】
接合リーク電流は、エクステンション端の接合が急峻であるほど大きくなる。したがって、接合リーク電流低減のためには、エクステンション深さを深くし、濃度を低くする必要がある。しかし、当該場合には、短チャネル特性の劣化や寄生抵抗の増大によるオン電流の劣化が発生する。
【００６３】
そこで、半導体基板１に閾値電圧の異なるＮＭＯＳトランジスタを作成する場合に、本発明の一連の工程を採用することが有益である。つまり、図７，８で示したイオン注入を、上記第一の閾値電圧を有するＮ型トランジスタ形成のためのイオン注入とする。他方、図１０，１１で示したイオン注入を、第一の閾値電圧より小さい第二の閾値電圧を有するＮ型トランジスタ形成のためのイオン注入とする。
【００６４】
これにより、第一の閾値電圧を有するＮＭＯＳトランジスタ形成のためのオフセットスペーサ幅を、第二の閾値電圧を有するＮＭＯＳトランジスタ形成のためのオフセットスペーサよりも広く設定することできる。よって、エクステンション深さを深くすることによる短チャネル特性の劣化を回避しつつ、接合電界の緩和が可能となる。また、第一の閾値電圧を有するＮＭＯＳトランジスタでは、エクステンション抵抗増大によるオン電流低下効果が小さい。よって、エクステンション濃度を低くすることによる接合電界の緩和が可能となる。
【００６５】
また、第一の閾値電圧を有するＮＭＯＳトランジスタの第一のエクステンション領域９を形成するために、図７に示す工程では、リンイオンを注入する。他方、第二の閾値電圧を有するＮＭＯＳトランジスタの第二のエクステンション領域１１を形成するために、図１０に示す工程では、砒素イオンを注入する。
【００６６】
これにより、リンイオンの方が砒素イオンよりも注入分布および熱拡散が拡がるので、第一の閾値電圧を有するＮＭＯＳトランジスタにおいて、リーク電流をより小さく抑制できる。他方、第二の閾値電圧を有するＮＭＯＳトランジスタにおいて、リーク電流を前者の場合より大きく設定できる。つまり、当該イオン種は、リーク電流の設定の観点から最も適切である。
【００６７】
また、第一の閾値電圧を有するＮＭＯＳトランジスタの第一のハロー領域１０を形成するために、図８に示す工程では、ボロンイオンを注入する。他方、第二の閾値電圧を有するＮＭＯＳトランジスタの第二のハロー領域１２を形成するために、図１１に示す工程では、インジウムイオンを注入する。
【００６８】
これにより、ボロンイオンの方がインジウムイオンよりも注入分布および熱拡散が拡がる。したがって、ハロー領域１０，１２を形成した場合においても、第一の閾値電圧を有するＮＭＯＳトランジスタにおいて、リーク電流をより小さく抑制できる。他方、第二の閾値電圧を有するＮＭＯＳトランジスタにおいて、リーク電流を前者の場合より大きく設定できる。つまり、ハロー領域１０，１２を形成した場合において、当該イオン種は、リーク電流の設定の観点から最も適切である。
【００６９】
なお、本実施の形態においても、図２の工程の代わりに、実施の形態２の絶縁膜５の形成方法を採用しても良いことは、言うまでも無い。
【００７０】
＜実施の形態４＞
実施の形態１では、半導体基板１に、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとを作り分ける場合について説明した。本実施の形態では、半導体基板１に、閾値電圧の異なる二つのＰＭＯＳＦＥＴを作り分ける場合について説明する。ここで、図１から図１６を用いて説明した一連の工程は、本実施の形態でも以下の点を除いて共通する。
【００７１】
つまり、実施の形態１では、図７，８に示したイオン注入工程は、ＰＭＯＳＦＥＴ形成のための工程であり、図１０，１１に示したイオン注入工程は、ＮＭＯＳＦＥＴ形成のための工程であった。
【００７２】
これに対して、本実施の形態では、図７，８，１０，１１で示したイオン注入工程は、全てＰＭＯＳＦＥＴ形成のための工程である。具体的に、本実施の形態では、図７，８で示したイオン注入工程は、第一の閾値電圧を有するＰ型トランジスタ形成のための工程である。他方、本実施の形態では、図１０，１１で示したイオン注入工程は、第二の閾値電圧を有するＰ型トランジスタ形成のための工程である。ここで、第二の閾値電圧は、第一の閾値電圧よりも小さい。
【００７３】
より具体的に、図７，８の工程では、半導体基板１上に、開口部を有するレジストマスク８を形成する。図７，８に示すように、レジストマスク８はゲート構造Ｇ１を覆っており、当該レジストマスク８の開口部からは、ゲート構造Ｇ２およびその周辺部が露出している。そして、図７，８に示すように、当該レジストマスク８をマスクとして用いて、ゲート構造Ｇ２脇の半導体基板１に対して、所定の導電型のイオン注入を行う。
【００７４】
ここで、当該イオン注入として、第一の閾値電圧を有するＰＭＯＳＦＥＴの形成のために、次のエクステンション注入とハロー注入とを行う。
【００７５】
エクステンション注入は、例えばイオン種Ｂ、エネルギー０．４ｋｅＶ、濃度３×１０14／ｃｍ2の条件で行われる。当該エクステンション注入により、図７に示すように、ゲート構造Ｇ２脇の半導体基板１の表面内に、第一のエクステンション領域９が形成される。
【００７６】
また、上記エクステンション注入の後のハロー注入は、図８に示すように、レジストマスク８をマスクとして用いて、ゲート構造Ｇ２脇の半導体基板１に対して実施される。当該ハロー注入は、例えばイオン種Ｐ、エネルギー２５ｋｅＶ、濃度５×１０13／ｃｍ2の条件で、斜め回転注入により行われる。当該ハロー注入により、図８に示すように、第一のエクステンション領域９の周囲に第一のハロー領域１０が形成される。
【００７７】
他方、図１０，１１の工程では、半導体基板１上に、開口部を有するレジストマスク１８を形成する。図１０，１１に示すように、レジストマスク１８はゲート構造Ｇ２を覆っており、当該レジストマスク１８の開口部からは、ゲート構造Ｇ１およびその周辺部が露出している。そして、図１０，１１に示すように、当該レジストマスク１８をマスクとして用いて、ゲート構造Ｇ１脇の半導体基板１に対して、所定の導電型のイオン注入を行う。
【００７８】
ここで、当該イオン注入として、第二の閾値電圧を有するＰＭＯＳＦＥＴの形成のために、次のエクステンション注入とハロー注入とを行う。
【００７９】
エクステンション注入は、例えばイオン種ＢＦ2、エネルギー２ｋｅＶ、濃度５×１０14／ｃｍ2の条件で行われる。当該エクステンション注入により、図１０に示すように、ゲート構造Ｇ１脇の半導体基板１の表面内に、第二のエクステンション領域１１が形成される。
【００８０】
また、上記エクステンション注入の後のハロー注入は、図１１に示すように、レジストマスク１８をマスクとして用いて、ゲート構造Ｇ１脇の半導体基板１に対して実施される。当該ハロー注入は、例えばイオン種Ａｓ、エネルギー５０ｋｅＶ、濃度５×１０13／ｃｍ2の条件で、斜め回転注入により行われる。または、上記Ａｓのイオン注入に加えて、Ｐイオンを斜め回転注入しても良い。当該ハロー注入により、図１１に示すように、第二のエクステンション領域１１の周囲に第二のハロー領域１２が形成される。
【００８１】
異なる閾値電圧を有するＰＭＯＳトランジスタを形成する場合に、本実施の形態を採用することにより、実施の形態３で言及した効果と同様な効果を有することができる。
【００８２】
つまり、図７，８で示したイオン注入を、上記第一の閾値電圧を有するＰ型トランジスタ形成のためのイオン注入とする。他方、図１０，１１で示したイオン注入を、上記第二の閾値電圧を有するＰ型トランジスタ形成のためのイオン注入とする。
【００８３】
これにより、第一の閾値電圧を有するＰＭＯＳトランジスタ形成のためのオフセットスペーサ幅を、第二の閾値電圧を有するＰＭＯＳトランジスタ形成のためのオフセットスペーサよりも広く設定することできる。よって、エクステンション深さを深くすることによる短チャネル特性の劣化を回避しつつ、接合電界の緩和が可能となる。また、第一の閾値電圧を有するＰＭＯＳトランジスタでは、エクステンション抵抗増大によるオン電流低下効果が小さい。よって、エクステンション濃度を低くすることによる接合電界の緩和が可能となる。
【００８４】
また、第一の閾値電圧を有するＰＭＯＳトランジスタの第一のエクステンション領域９を形成するために、図７に示す工程では、ホウ素イオンを注入する。他方、第二の閾値電圧を有するＰＭＯＳトランジスタの第二のエクステンション領域１１を形成するために、図１０に示す工程では、ＢＦ2イオンを注入する。
【００８５】
これにより、ホウ素イオンの方がＢＦ2イオンよりも注入分布および熱拡散が拡がるので、第一の閾値電圧を有するＰＭＯＳトランジスタにおいて、リーク電流をより小さく抑制できる。他方、第二の閾値電圧を有するＰＭＯＳトランジスタにおいて、リーク電流を前者の場合より大きく設定できる。つまり、当該イオン種は、リーク電流の設定の観点から最も適切である。
【００８６】
また、第一の閾値電圧を有するＰＭＯＳトランジスタの第一のハロー領域１０を形成するために、図８に示す工程では、リンイオンを注入する。他方、第二の閾値電圧を有するＰＭＯＳトランジスタの第二のハロー領域１２を形成するために、図１１に示す工程では、砒素イオンを注入する。
【００８７】
これにより、リンイオンの方が砒素イオンよりも注入分布および熱拡散が拡がる。したがって、ハロー領域１０，１２を形成した場合においても、第一の閾値電圧を有するＰＭＯＳトランジスタにおいて、リーク電流をより小さく抑制できる。他方、第二の閾値電圧を有するＰＭＯＳトランジスタにおいて、リーク電流を前者の場合より大きく設定できる。つまり、ハロー領域１０，１２を形成した場合において、当該イオン種は、リーク電流の設定の観点から最も適切である。
【００８８】
なお、本実施の形態においても、図２の工程の代わりに、実施の形態２の絶縁膜５の形成方法を採用しても良いことは、言うまでも無い。
【００８９】
上記において、図７，８に示すイオン注入および図１０，１１に示すイオン注入が終了した後に、半導体基板１に対して加熱処理を行っても良い（第一のケース）。他方、図７，８に示すイオン注入後に半導体基板１に対する第一の加熱処理を実施した後、図１０，１１に示すイオン注入を行いその後、半導体基板１に対する第二の加熱処理を実施しても良い（第二のケース）。
【００９０】
第一のケースでは、製造工程が簡略できるという効果が奏される。他方、第二のケースでは、半導体基板１に複数のトランジスタを形成する場合に、各トランジスタの性能を最適化できる。例えば、第二のケースでは、次に示す効果が奏される。
【００９１】
まず、半導体基板１に対して、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とを作成する場合について述べる。ここで、実施の形態１での説明のように、図７，８で示すイオン注入は、ＰＭＯＳトランジスタＰ１形成のための工程である。他方、図１０，１１で示すイオン注入は、ＮＭＯＳトランジスタＮ１形成のための工程である。
【００９２】
この場合に第二のケースを実施することにより、第一のケースを実施したときよりも、図７，８で注入された不純物の半導体基板１における拡散の拡がりを抑制することができる。これは、ＰＭＯＳトランジスタＰ１の拡散領域９，１０の拡がりを、ＮＭＯＳトランジスタＮ１の拡散領域１１，１２の拡がりよりも抑えたい、という要望に一致する。
【００９３】
また、半導体基板１に対して、閾値電圧の異なるＮＭＯＳ（またはＰＭＯＳ）トランジスタを各々作成する場合について述べる。ここで、実施の形態３，４での説明のように、図７，８で示すイオン注入は、第一の閾値電圧（高閾値電圧）を有するトランジスタ形成のための工程である。他方、図１０，１１はで示すイオン注入は、第二の閾値電圧（低閾値電圧）を有するトランジスタ形成のための工程である。
【００９４】
この場合に第二のケースを実施することにより、第一の閾値電圧を有するトランジスタ側において、不純物熱拡散による接合急峻性の緩和および注入欠陥回復による、接合リーク電流の低減を図ることができる。これは、第一の閾値電圧を有するトランジスタにおけるリーク電流を、第二の閾値電圧を有するトランジスタにおけるリーク電流よりも低減したい、という要望に一致する。
【００９５】
また、図７，８で示したイオン注入後に、第一の加熱処理と第二の加熱処理とを連続して２段階に実施しても良い。同様に、図１０，１１で示すイオン注入後に、第一の加熱処理と第二の加熱処理とを連続して２段階に実施しても良い。この場合、活性化率の高い（換言すれば、より高温・短時間）のレーザーアニールやフラッシュランプアニール（第一の加熱処理）を行った後に、第一の加熱処理の条件よりも低温・長時間のスパイクＲＴＡ（第二の加熱処理）を行うこと望ましい。
【００９６】
これにより、スパイクＲＴＡ（第二の加熱処理）を行った後にレーザーアニールやフラッシュランプアニール（第一の加熱処理）を行う場合に比べて、高い活性化率を保持したまま不純物の拡散をコントロールできる。つまり、低抵抗の拡散領域９〜１２が形成できる。ここで、エクステンション領域９，１１における低抵抗効果の方が、ハロー領域１０，１２における低抵抗効果よりも高くなる。
【図面の簡単な説明】
【００９７】
【図１】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図２】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図３】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図７】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図８】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図９】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図１０】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図１１】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図１２】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図１３】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図１４】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図１５】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図１６】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図１７】実施の形態１に係る半導体装置の製造方法で作成されたトランジスタの拡大断面図である。
【図１８】実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。
【図１９】実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。
【符号の説明】
【００９８】
１  半導体基板、２  素子分離酸化膜、３  ゲート絶縁膜、４  ゲート電極、５  第一の絶縁膜（第一の酸化膜または酸化膜）、６  第二の絶縁膜（窒化膜）、７  第三の絶縁膜（第二の酸化膜または酸化膜）、８，１８，２８  レジストマスク、９  第一のエクステンション領域、１０  第一のハロー領域、１１  第二のエクステンション領域、１２  第二のハロー領域、１３  酸化膜、１４  窒化膜、１５，１６  ソース・ドレイン領域、２３  絶縁膜、２４  電極膜、Ｇ１，Ｇ２  ゲート構造、Ｐ１  ＰＭＯＳトランジスタ、Ｎ１  ＮＭＯＳトランジスタ、ｓ１，ｓ２  段差。
【図１】
2008300505.tif 000003
【図２】
2008300505.tif 000004
【図３】
2008300505.tif 000005
【図４】
2008300505.tif 000006
【図５】
2008300505.tif 000007
【図６】
2008300505.tif 000008
【図７】
2008300505.tif 000009
【図８】
2008300505.tif 000010
【図９】
2008300505.tif 000011
【図１０】
2008300505.tif 000012
【図１１】
2008300505.tif 000013
【図１２】
2008300505.tif 000014
【図１３】
2008300505.tif 000015
【図１４】
2008300505.tif 000016
【図１５】
2008300505.tif 000017
【図１６】
2008300505.tif 000018
【図１７】
2008300505.tif 000019
【図１８】
2008300505.tif 000020
【図１９】
2008300505.tif 000021