(57)【要約】【課題】フィン型活性領域の断面形状が台形状である半導体装置において、パンチスルーの発生を防止する。【解決手段】テーパー状の側面を有するフィン型活性領域１３と、フィン型活性領域１３の側面の一部を覆う側面被覆部１４ｓ及び上面の一部を覆う上面被覆部１４ｔを有するゲート電極１４と、フィン型活性領域１３内に形成されたソース領域及びドレイン領域とを備え、ゲート電極１４の側面被覆部１４ｓの少なくとも一部は、上部よりも下部の方が幅が広くなっている。これにより、ゲート電極１４による電界制御性が高められることから、パンチスルーの発生を防止することが可能となる。【選択図】図２
2008300384.tif 000002
【特許請求の範囲】
【請求項１】
テーパー状の側面を有するフィン型活性領域と、
前記フィン型活性領域の前記側面の一部を覆う側面被覆部及び上面の一部を覆う上面被覆部を有するゲート電極と、
前記フィン型活性領域内に形成されたソース領域及びドレイン領域とを備え、
前記ゲート電極の前記側面被覆部の少なくとも一部は、上部よりも下部の方が幅が広いことを特徴とする半導体装置。
【請求項２】
前記フィン型活性領域の断面形状が台形であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ゲート電極の前記側面被覆部は、前記上部から前記下部に向けて幅が広くなるテーパー部を有していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記テーパー部よりも上部における前記側面被覆部の幅は、前記上面被覆部の幅と実質的に一致していることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記ゲート電極の前記側面被覆部は、半楕円形状部を有していることを特徴とする請求項１又は２に記載の半導体装置。
【請求項６】
前記半楕円形状部よりも上部における前記側面被覆部の幅は、前記上面被覆部の幅と実質的に同じであることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ソース領域と前記ドレイン領域との距離は、前記フィン型活性領域の上部から下部に亘って前記上面被覆部の幅と実質的に一致していることを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項８】
前記ソース領域と前記ドレイン領域との距離は、少なくとも一部において前記フィン型活性領域の上部よりも下部の方が広いことを特徴とする請求項１乃至６のいずれか一項に記載の半導体装置。
【請求項９】
テーパー状の側面を有するフィン型活性領域と、
前記フィン型活性領域の前記側面の一部を覆う側面被覆部及び上面の一部を覆う上面被覆部を有するゲート電極と、
前記フィン型活性領域内に形成されたソース領域及びドレイン領域とを備え、
前記ソース領域と前記ドレイン領域との距離は、少なくとも一部において前記フィン型活性領域の上部よりも下部の方が広いことを特徴とする半導体装置。
【請求項１０】
前記フィン型活性領域の断面形状が台形であることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
テーパー状の断面を有するフィン型活性領域を形成する工程と、
前記フィン型活性領域の両側面の一部を覆う側面被覆部及び上面の一部を覆う上面被覆部を有するゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記フィン型活性領域にイオン注入を行い、前記フィン型活性領域内にソース領域及びドレイン領域を形成する工程を備え、
前記ゲート電極は、前記側面被覆部の少なくとも一部が上部よりも下部の方が幅が広くなるように形成されることを特徴とする半導体装置の製造方法。
【請求項１２】
前記ゲート電極の前記側面被覆部は、前記上部から前記下部に向けて幅が広くなるテーパー部を有していることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記テーパー部よりも上部における前記側面被覆部の幅は、前記上面被覆部の幅と実質的に一致していることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記ゲート電極の前記側面被覆部は、半楕円形状部を有していることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１５】
前記半楕円形状部よりも上部における前記側面被覆部の幅は、前記上面被覆部の幅と実質的に同じであることを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記ソース領域と前記ドレイン領域との距離は、前記フィン型活性領域の上部から下部に亘って前記上面被覆部の幅と実質的に一致していることを特徴とする請求項１１乃至１５のいずれか一項に記載の半導体装置の製造方法。
【請求項１７】
前記ソース領域及び前記ドレイン領域は、半導体基板に対して垂直方向からイオン注入を行うことによって形成されることを特徴とする請求項１１乃至１６のいずれか一項に記載の半導体装置の製造方法。
【請求項１８】
前記ソース領域と前記ドレイン領域との距離は、少なくとも一部において前記フィン型活性領域の上部よりも下部の方が広いことを特徴とする請求項１１乃至１５のいずれか一項に記載の半導体装置の製造方法。
【請求項１９】
前記ソース領域及び前記ドレイン領域は、半導体基板に対して斜め方向からイオン注入を行うことによって形成されることを特徴とする請求項１１乃至１５及び１８のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特に、フィントランジスタ（Fin Field Effect Transistor）を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＤＲＡＭ（Dynamic Random Access Memory）セルの微細化に伴い、メモリセルトランジスタのゲート長が短くなると同時にチャネル幅も狭くせざるを得なくなってきている。しかしながら、チャネル幅が狭くなればなるほどトランジスタのチャネル抵抗の増大が顕著になり、駆動電流が減少するという問題がある。
【０００３】
この問題を回避する技術として、半導体基板に垂直に活性領域を細くフィンのように形成し、その周りにゲート電極を配した構造のフィントランジスタ（Fin Field Effect Transistor）が注目されている（特許文献１乃至３参照）。フィントランジスタは、プレーナ型トランジスタに対し、動作速度の向上、オン電流の向上、消費電力の低減などが期待できる。
【特許文献１】特表２００５−５２８８１０号公報
【特許文献２】特開２００２−１１０９６３号公報
【特許文献３】特開２００５−６４５００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、フィントランジスタを形成する際、加工上の問題等により、フィン型活性領域の断面形状が長方形や正方形ではなく、台形状となることがある。例えば、フィン型活性領域とＳＴＩ（Shallow Trench Isolation）用のトレンチを同一工程で形成する場合、ＳＴＩ内部への絶縁膜埋め込み性向上のためＳＴＩの側面にテーパーを付けようとすると、フィン型活性領域の側面にも同じテーパーが付くため、フィン型活性領域の断面形状が台形状となる。
【０００５】
フィン型活性領域の断面が台形状であると、フィン型活性領域の幅は上部ほど狭く下部ほど広くなる。このため、幅が広いフィン型活性領域の下部においては、ゲート電極による電界制御性が低下し、場合によっては、チャネル内にゲート電界が及ばない領域が生じる。このような場合、フィン型活性領域内に形成されるソース領域とドレイン領域との間でパンチスルーが発生してしまう。
【０００６】
この対策として、フィン型活性領域の幅を全体的に狭くすることにより、電界制御性を高める方法が考えられる。しかしながら、フィン型活性領域の幅を全体的に狭くすると、フィン型活性領域の上面の面積がその分減少し、ソースコンタクトやドレインコンタクトの形成が困難となってしまう。フィン型活性領域の幅をさらに狭くすると、断面が三角形となってしまい、この場合にはフィン型活性領域の高さが低くなるため、所望の特性が得られなくなってしまう。
【０００７】
別の対策として、ゲート電極を全体的に太くすることにより、ソース領域とドレイン領域との距離を物理的に広くする方法も考えられる。しかしながら、ゲート電極を太くすると、フィン型活性領域の上面のうち、ゲート電極によって覆われるエリアが増大するため、その分ソースコンタクト及びドレインコンタクトを形成可能なエリアが減少する。これにより、ソースコンタクト及びドレインコンタクトの形成マージンが減少することから、ゲート電極とのショートが生じやすくなってしまう。
【０００８】
本発明は上記の問題点を解決すべくなされたものであって、本発明の目的は、フィン型活性領域の断面形状が台形状である改良された半導体装置及びその製造方法を提供することである。
【０００９】
また、本発明の他の目的は、フィン型活性領域の断面形状が台形状である半導体装置であって、フィン型活性領域の下部における電界制御性が高められた半導体装置及びその製造方法を提供することである。
【００１０】
また、本発明のさらに他の目的は、フィン型活性領域の断面形状が台形状である半導体装置であって、フィン型活性領域の上面の面積を確保しつつ、パンチスルーの発生を防止可能な半導体装置及びその製造方法を提供することである。
【００１１】
また、本発明のさらに他の目的は、フィン型活性領域の断面形状が台形状である半導体装置であって、フィン型活性領域の高さを確保しつつ、パンチスルーの発生を防止可能な半導体装置及びその製造方法を提供することである。
【００１２】
また、本発明のさらに他の目的は、フィン型活性領域の断面形状が台形状である半導体装置であって、ソースコンタクト及びドレインコンタクトの形成マージンを確保しつつ、パンチスルーの発生を防止可能な半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１３】
本発明による半導体装置は、テーパー状の側面を有するフィン型活性領域と、前記フィン型活性領域の前記側面の一部を覆う側面被覆部及び上面の一部を覆う上面被覆部を有するゲート電極と、前記フィン型活性領域内に形成されたソース領域及びドレイン領域とを備え、前記ゲート電極の前記側面被覆部の少なくとも一部は、上部よりも下部の方が幅が広いことを特徴とする。
【００１４】
また、本発明による半導体装置の製造方法は、テーパー状の断面を有するフィン型活性領域を形成する工程と、前記フィン型活性領域の両側面の一部を覆う側面被覆部及び上面の一部を覆う上面被覆部を有するゲート電極を形成する工程と、前記ゲート電極をマスクとして前記フィン型活性領域にイオン注入を行い、前記フィン型活性領域内にソース領域及びドレイン領域を形成する工程を備え、前記ゲート電極は、前記側面被覆部の少なくとも一部が上部よりも下部の方が幅が広くなるように形成されることを特徴とする。
【発明の効果】
【００１５】
このように、本発明によれば、ゲート電極の側面被覆部の少なくとも一部が、上部よりも下部の幅が広くなっていることから、フィン型活性領域の下部における電界制御性が高められる。これにより、パンチスルーの発生を防止することが可能となる。
【００１６】
しかも、フィン型活性領域の幅を全体的に狭くする必要がないことから、フィン型活性領域の上面の面積を十分に確保することができる。これにより、ソースコンタクトやドレインコンタクトを容易に形成することが可能となる。また、フィン型活性領域の高さが低くなることもないため、所望の特性を得ることが可能となる。
【００１７】
さらに、フィン型活性領域の上面のうち、ゲート電極によって覆われるエリアが小さいことから、ソースコンタクト及びドレインコンタクトを形成可能なエリアを十分に確保することができる。これにより、ソースコンタクト及びドレインコンタクトの形成マージンが十分に確保されることから、ゲート電極とのショートを防止することも可能となる。
【発明を実施するための最良の形態】
【００１８】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。
【００１９】
図１は、本発明の好ましい第１の実施形態による半導体装置の構造を説明するための模式的な斜視図である。また、図２は、図１に示す半導体装置の模式的な分解斜視図である。
【００２０】
図１に示すように、本実施形態による半導体装置は、半導体基板１０と、半導体基板１０に形成されたトレンチ１１と、トレンチ１１の底部に設けられたＳＴＩ１２とを有している。ＳＴＩ１２は、トレンチ１１の底部から途中まで埋め込んだ状態となっており、このＳＴＩ１２よりも上に突出した半導体基板の一部であるフィン状の部分がフィン型活性領域１３となっている。フィン型活性領域１３は、図１に示すＹ方向に延在しており、上面１３ｔと２つの側面１３ｓを有している。フィン型活性領域１３の側面１３ｓは、ＳＴＩ１２の側面と同一平面を構成している。
【００２１】
図１に示すように、フィン型活性領域１３の側面１３ｓはテーパーを有しており、このため、フィン型活性領域１３の断面は台形状である。ここで、フィン型活性領域１３の断面とは、図１に示すＸ方向に沿った切断面を指す。フィン型活性領域１３がこのような形状を有しているのは、フィン型活性領域１３とトレンチ１１が同一工程で形成されたためである。つまり、ＳＴＩへの絶縁膜の埋め込み性を向上させるためには、ＳＴＩ１２の側面（＝トレンチ１１の側面）をテーパー状とする必要があり、フィン型活性領域１３とトレンチ１１を同一工程で形成すると、必然的に、フィン型活性領域１３の側面１３ｓもテーパー状となる。
【００２２】
このように、フィン型活性領域１３の断面は台形状であることから、フィン型活性領域１３のＸ方向における幅は、上部ほど狭く、下部ほど広い。
【００２３】
また、本実施形態による半導体装置は、フィン型活性領域１３と交差するようにＸ方向に延在するゲート電極１４を有している。これにより、フィン型活性領域１３の両側面１３ｓの一部及び上面１３ｔの一部は、ゲート電極１４によって覆われている。後述するように、フィン型活性領域内には、ゲート電極１４を挟んでソース領域１５とドレイン領域１６が形成されており、これによってフィントランジスタが構成されている。
【００２４】
図１に示すように、ゲート電極１４のＹ方向における幅は、上部領域においてほぼ一定であるのに対し、下部領域においては半導体基板１０に近くなるほど広がっている。より具体的に説明すると、ゲート電極１４の内側面は、図２（ｂ）に示すように、フィン型活性領域１３の側面１３ｓの一部を覆う側面被覆部１４ｓと、上面１３ｔの一部を覆う上面被覆部１４ｔを備えている。図２（ａ）には、フィン型活性領域１３の側面１３ｓ及び上面１３ｔにおいて、ゲート電極１４の側面被覆部１４ｓと上面被覆部１４ｔに対応する部分にハッチングを施してある。
【００２５】
側面被覆部１４ｓは、Ｙ方向における幅がほぼ一定な非テーパー部１４ｓ１と、上部から下部に向けてＹ方向における幅が広くなるテーパー部１４ｓ２とを有している。非テーパー部１４ｓ１のＹ方向における幅は、上面被覆部１４ｔのＹ方向における幅と実質的に一致している。
【００２６】
このように、非テーパー部１４ｓ１においては、フィン型活性領域１３のＸ方向における幅に関わらずゲート電極１４のＹ方向における幅は一定であるが、テーパー部１４ｓ２においては、フィン型活性領域１３のＸ方向における幅が広くなるほど、ゲート電極１４のＹ方向における幅も広くなっている。このため、下部においてはフィン型活性領域１３のＸ方向における幅が大きいにも関わらず、これに応じてゲート電極１４のＹ方向における幅も拡大されていることから、ゲート電極１４による電界制御性が高められる。その結果、ソース領域１５とドレイン領域１６間のパンチスルーを抑制することが可能となる。
【００２７】
しかも、フィン型活性領域１３の上面１３ｔにおいては、ゲート電極１４は細く、すなわち、側面被覆部１４ｓの上部と実質的に同じ幅となっているため、ゲート電極１４の両側に形成されるソースコンタクト及びドレインコンタクト（図示省略）とゲート電極１４とのショートマージンを広くとることができる。
【００２８】
図３は、フィン型活性領域１３をソース領域１５、ドレイン領域１６及びチャネル領域１７に分解して示す分解斜視図であり、（ａ）は第１の例、（ｂ）は第２の例である。
【００２９】
図３（ａ）に示す例は、チャネル領域１１１のＹ方向における幅、つまり、ソース領域１５とドレイン領域１６との距離が、フィン型活性領域１３の上部から下部に亘ってほぼ一定である場合を示している。ソース領域１５とドレイン領域１６との距離は、ゲート電極１４の上面被覆部１４ｔの幅と実質的に一致している。このような構造は、ゲート電極１４をマスクとして、半導体基板１０に対して垂直な方向からイオン注入を行うことによって得られる。
【００３０】
図３（ａ）に示す構造である場合、フィン型活性領域１３の下部におけるパンチスルーが生じやすい。しかしながら、本実施形態では、フィン型活性領域１３の下部において、フィン型活性領域１３のＸ方向における幅が広くなるほど、ゲート電極１４のＹ方向における幅が拡大されていることから、このようなパンチスルーを防止することができる。
【００３１】
一方、図３（ｂ）に示す例は、チャネル領域１１１のＹ方向における幅、つまり、ソース領域１５とドレイン領域１６との距離が、ゲート電極１４のＹ方向における幅と対応している場合を示している。つまり、ソース領域１５とドレイン領域１６との距離は、一部においてフィン型活性領域１３の上部よりも下部の方が広くなっている。このような構造は、ゲート電極１４をマスクとして、半導体基板１０に対して斜め方向からイオン注入を行うことによって得られる。具体的には、フィン型活性領域１３の一方の側面１３ｓに対してイオン注入を行い、さらに、他方の側面１３ｓに対してイオン注入を行えばよい。これにより、ソース領域１５及びドレイン領域１６の形状は、ゲート電極１４の形状が反映された状態となる。
【００３２】
図３（ｂ）に示す構造である場合、フィン型活性領域１３の下部において、フィン型活性領域１３のＸ方向における幅が広くなるほど、ソース領域１５とドレイン領域１６との距離が拡大されていることから、パンチスルーが生じにくくなる。これに加え、本実施形態では、フィン型活性領域１３の下部において、フィン型活性領域１３のＸ方向における幅が広くなるほど、ゲート電極１４のＹ方向における幅が拡大されていることから、より効果的にパンチスルーを防止することが可能となる。
【００３３】
次に、本実施形態による半導体装置の製造方法につき、図４乃至図１２を用いて説明する。図４乃至図１２において、（ａ）は上面図を示し、（ｂ）、（ｃ）及び（ｄ）は、それぞれ（ａ）に示すＢ−Ｂ線、Ｃ−Ｃ線及びＤ−Ｄ線に沿った断面図に対応している。また、Ｄ−Ｄ線が図１におけるＸ方向に対応し、Ｂ−Ｂ線及びＣ−Ｃ線が図１におけるＹ方向に対応している。
【００３４】
まず、図４に示すように、半導体基板１００上のフィン型活性領域となる領域を覆うハードマスク１０１を形成する。ハードマスク１０１の材料としては、シリコン窒化膜を用いることが好ましい。
【００３５】
続いて、図５に示すように、ハードマスク１０１を用いて、半導体基板１００をエッチングし、例えば、深さ約２５０ｎｍのトレンチ１０２を形成する。このトレンチ１０２はＳＴＩ用のトレンチであり、このため、垂直にエッチングするのではなく、所定のテーパーが形成されるようにエッチングする。このため、図５に示すように、半導体基板１００のＤ−Ｄ線に沿った断面は台形状に加工される。
【００３６】
次に、シリコン酸化膜を全面に形成し、その後、シリコン酸化膜の上部をウェットエッチングにより除去することにより、図６に示すように、トレンチ１０２の底部に、例えば、厚さ約１００ｎｍのＳＴＩ１０３を形成する。これにより、ＳＴＩ１０３から突き出した半導体基板１００は、高さが例えば、約１５０ｎｍのフィン型活性領域１０４となる。このフィン型活性領域１０４の断面形状は台形状である。
【００３７】
次に、図７に示すように、フィン型活性領域１０４の表面（上面及び両側面）にゲート絶縁膜１０５を形成する。
【００３８】
続いて、図８に示すように、全面にＤＯＰＯＳ（ドープドポリシリコン）膜１０６を形成し、続いてＣＭＰ（Chemical Mechanical Polishing）を行い、ゲート絶縁膜１０５上における厚さが約１００ｎｍとなるように平坦化する。
【００３９】
次に、図９に示すように、ＤＯＰＯＳ膜１０６上にゲート電極形成用の幅約１００ｎｍのシリコン窒化膜からなるハードマスク１０７を形成する。
【００４０】
次に、ハードマスク１０７を用いて、ＤＯＰＯＳ膜１０６をドライエッチングによりゲート電極形状にパターニングするが、この工程は、以下のように２つのステップにより行う。
【００４１】
まず、第１のステップでは、図１０に示すようにＨＢｒガス、Ｏ２ガス及びＳＦ６ガスの混合ガスを用いて、少なくともフィン型活性領域１０４の表面が露出するまでＤＯＰＯＳ膜１０６を垂直にエッチングする。例えば、ゲート絶縁膜１０５上におけるＤＯＰＯＳ膜１０６の厚さが約１００ｎｍである場合、約１５０ｎｍエッチングすればよい。これにより、ＤＯＰＯＳ膜１０６のエッチングされずに残った部分の膜厚が約１００ｎｍとなる。
【００４２】
次に、第２のステップでは、上記ＤＯＰＯＳ膜１０６の残りの部分のエッチングを行う。この第２のステップにおけるドライエッチングにおいても、上記第１のステップで用いたガスと同じくＨＢｒガス、Ｏ２ガス及びＳＦ６ガスの混合ガスを用いる。しかし、第２のステップでは、Ｏ２ガスを第１のステップよりも約１５〜３５％増やしてドライエッチングを行う。このように、Ｏ２ガスを若干増加させることにより、図１１に示すように、第２のステップでは、ＤＯＰＯＳ膜１０６は垂直ではなく、テーパー形状にエッチングされる。
【００４３】
このように、第１及び第２のステップによってＤＯＰＯＳ膜１０６をエッチングすることにより、図１１（ｃ）に示すように、図２（ｂ）に示す側面被覆部１４ｓの非テーパー部１４ｓ１及びテーパー部１４ｓ２にほぼ対応する非テーパー部１０８ｓ１及びテーパー部１０８ｓ２を有するゲート電極１０８が形成される。
【００４４】
次に、ゲート電極１０８をマスクとして、半導体基板１００に対して垂直な方向からイオン注入を行うことにより、図１２に示すように、ソース領域１０９及びドレイン領域１１０が形成され、フィントランジスタが完成する。
【００４５】
このように、本実施形態による製造方法によれば、ＤＯＰＯＳ膜１０６のパターニング時におけるエッチングガスを途中で切り替えるだけで、非テーパー部１０８ｓ１及びテーパー部１０８ｓ２を有するゲート電極１０８を形成することが可能となる。
【００４６】
以下、本発明の好ましい第２の実施形態につき説明する。第２の実施形態は、上記第１の実施形態とは特にゲート電極の形状が異なった例である。
【００４７】
図１３は、本発明の好ましい第２の実施形態による半導体装置の構造を説明するための模式的な斜視図である。
【００４８】
図１３に示すように、本実施形態による半導体装置は、半導体基板２０と、半導体基板２０に形成されたトレンチ２１と、トレンチ２１の底部に設けられたＳＴＩ２２とを有している。ＳＴＩ２２は、トレンチ２１の底部から途中まで埋め込んだ状態となっている。
【００４９】
本実施形態では、上記第１の実施形態とは異なり、このＳＴＩ２２よりも上に突出した半導体基板の一部であるフィン状の部分だけでなく、ＳＴＩ２２の表面から図１３中に二点鎖線で示す所定の深さまでの部分がフィン型活性領域２３となっている。フィン型活性領域２３は、図１３に示すＹ方向に延在しており、上面２３ｔと２つの側面２３ｓを有している。フィン型活性領域２３の側面２３ｓは、ＳＴＩ２２の側面と同一平面を構成している。
【００５０】
図１３に示すように、フィン型活性領域２３の側面２３ｓはテーパーを有しており、このため、フィン型活性領域２３の断面は台形状である。ここで、フィン型活性領域２３の断面とは、図１３に示すＸ方向に沿った切断面を指す。フィン型活性領域２３がこのような形状を有しているのは、上記第１の実施形態と同様、フィン型活性領域２３とトレンチ２１が同一工程で形成されたためである。
【００５１】
このように、フィン型活性領域２３の断面は台形状であることから、フィン型活性領域２３のＸ方向における幅は、上部ほど狭く、下部ほど広い。
【００５２】
また、本実施形態による半導体装置は、フィン型活性領域２３と交差するようにＸ方向に延在するゲート電極２４を有している。これにより、フィン型活性領域２３の両側面２３ｓの一部及び上面２３ｔの一部は、ゲート電極２４によって覆われている。本実施形態においては、ゲート電極２４の一部がＳＴＩ２２に埋め込まれている。フィン型活性領域２３内には、ゲート電極２４を挟んでソース領域２５とドレイン領域２６が二点鎖線で示す深さまで形成されており、これによってフィントランジスタが構成されている。
【００５３】
図１３に示すように、ゲート電極２４のＹ方向における幅は、ＳＴＩ２２よりも上部領域においてほぼ一定である。これに対し、ＳＴＩ２２に埋め込まれたゲート電極２４の下部領域は、Ｙ方向における断面が楕円である楕円形状部２４ｃを有している。より具体的に説明すると、ゲート電極２４の内側面は、図１３にハッチングを付して示すように、フィン型活性領域２３の側面２３ｓの一部を覆う側面被覆部２４ｓと、上面２３ｔの一部を覆う上面被覆部２４ｔとを備えている。
【００５４】
そして、ゲート電極２４の側面被覆部２４ｓは、Ｙ方向における幅がほぼ一定な直線部２４ｓ１と、楕円形状部２４ｃのうちフィン型活性領域２３と重なる半楕円形状部（楕円形状部２４ｃの二点鎖線よりも上の部分）２４ｓ２とを有している。直線部２４ｓ１のＹ方向における幅は、上面被覆部２４ｔのＹ方向における幅と実質的に一致している。なお、本発明において、「楕円形状」は「円形状」を含むものとする。
【００５５】
このように、直線部２４ｓ１においては、フィン型活性領域２３のＸ方向における幅に関わらずゲート電極２４のＹ方向における幅は一定であるが、半楕円形状部２４ｓ２においては、フィン型活性領域２３のＸ方向における幅が広くなるほど、ゲート電極２４のＹ方向における幅も広くなっている。このため、下部においてはフィン型活性領域２３のＸ方向における幅が大きいにも関わらず、これに応じてゲート電極２４のＹ方向における幅も拡大されていることから、ゲート電極２４による電界制御性が高められる。その結果、ソース領域２５とドレイン領域２６との間のパンチスルーを抑制することが可能となる。すなわち、本実施形態における半楕円形状部２４ｓ２が、上記第１の実施形態の図２における側面被覆部１４ｓのテーパー部１４ｓ２と対応しており、したがって、第１の実施形態とほぼ同様の効果を得ることができる。
【００５６】
また、フィン型活性領域２３の上面２３ｔにおいては、ゲート電極２４は細く、すなわち、側面被覆部２４ｓの上部と実質的に同じ幅となっているため、ゲート電極２４の両側に形成されるソースコンタクト及びドレインコンタクト（図示省略）とゲート電極２４とのショートマージンを広くとることができる。
【００５７】
本実施形態におけるソース領域２５及びドレイン領域２６の形成方法は、イオン注入の深さをＳＴＩ２２の表面の高さまでではなく、図１３に示すフィン型活性領域２３の深さ（二点鎖線で示す）までとすること以外は、上記第１の実施形態について図３を用いて説明したものとほぼ同様であり、それによる効果もほぼ同様である。従って、ここではその説明を省略する。
【００５８】
次に、本発明の第２の実施形態による半導体装置の製造方法につき、図１４乃至図２５を用いて説明する。図１４乃至図２６において、（ａ）は上面図を示し、（ｂ）、（ｃ）及び（ｄ）は、それぞれ（ａ）に示すＢ−Ｂ線、Ｃ−Ｃ線及びＤ−Ｄ線に沿った断面図に対応している。また、Ｄ−Ｄ線が図１３におけるＸ方向に対応し、Ｂ−Ｂ線及びＣ−Ｃ線が図１３におけるＹ方向に対応している。
【００５９】
まず、図１４に示すように、半導体基板２００上のフィン型活性領域となる領域を覆うシリコン窒化膜からなるハードマスク２０１を形成する。
【００６０】
続いて、図１５に示すように、ハードマスク２０１を用いて、半導体基板２００をエッチングし、例えば、深さ約２５０ｎｍのトレンチ２０２を形成する。
【００６１】
次に、シリコン酸化膜を全面に形成し、その後、シリコン酸化膜の上部をウェットエッチングにより除去することにより、図１６に示すように、トレンチ２０２を埋め込み、表面が半導体基板２００とほぼ同じ高さ、すなわち、厚さ約２５０ｎｍのＳＴＩ２０３を形成する。
【００６２】
次に、図１７に示すように、ＳＴＩ２０３の延在方向と直行する方向に幅約１００ｎｍの開口を有する厚さ約１２０ｎｍのシリコン窒化膜からなるハードマスク２０５を形成する。
【００６３】
次に、ハードマスク２０５を用いてシリコン酸化膜からなるＳＴＩ２０３を約１００ｎｍエッチングする。これにより、図１８に示すように、フィン型活性領域２０４が形成される。
【００６４】
続いて、全面に厚さ約２０ｎｍのシリコン窒化膜を形成し、その後エッチバックを行うことにより、図１９に示すように、ハードマスク２０５の開口及びその下のＳＴＩ２０３に形成された開口の内側面及びフィン型活性領域２０４の側面にシリコン窒化膜からなる厚さ約２０ｎｍのサイドウォール２０６を形成する。
【００６５】
次に、図２０に示すように、ハードマスク２０５及びサイドウォール２０６をマスクとして、シリコン酸化膜からなるＳＴＩ２０３に対し、等方性エッチング（例えば、約５０ｎｍ）を行う。これにより、図２０（ｃ）に示すように、断面が楕円形状の溝２０７が形成される。
【００６６】
次に、図２１に示すように、ハードマスク２０５及びサイドウォール２０６をエッチング除去する。
【００６７】
次に、図２２に示すように、フィン型活性領域２０４の上面、及び溝２０７内に露出した側面上にゲート絶縁膜２０８を形成する。
【００６８】
続いて、図２３に示すように溝２０７を埋め込むように、全面にＤＯＰＯＳ膜２０９を形成し、ゲート絶縁膜２０８上における厚さが約１００ｎｍとなるようにする。
【００６９】
次に、図２４に示すように、ＤＯＰＯＳ膜２０９上にゲート電極形成用の例えば、幅約１００ｎｍのシリコン窒化膜からなるハードマスク２１０を形成する。
【００７０】
次に、図２５に示すように、ハードマスク２１０を用いて、ＤＯＰＯＳ膜２０９をドライエッチングによりゲート電極形状にパターニングする。こうして、ゲート電極２１１は、Ｃ−Ｃ線における断面が、楕円形状部２１１ｃと、その上部に楕円形状部２１１ｃの最大幅２１１ｃｘよりも幅の狭い直線部２１１ｓ１を備えた形状となる。
【００７１】
続いて、ゲート電極２１１をマスクとして、半導体基板２００に対して垂直な方向からイオン注入を行うことにより、図２６に示すように、ソース領域２１２及びドレイン領域２１３が形成され、フィントランジスタが完成する。このとき、ソース領域２１２及びドレイン領域２１３の底部がゲート電極２１１の楕円形状部２１１ｃの幅がほぼ最大となる深さ（フィン型活性領域２０４の底部）とほぼ同じ深さとなるようにする。
【００７２】
このようにソース領域２１２及びドレイン領域２１３を形成することによって、フィン型活性領域２０４の側面においては、ゲート電極２１１の楕円形状部２１１ｃの上半分である半楕円形状部２１１ｓ２とその上の直線部２１１ｓ１によって電界制御されることとなる。すなわち、ゲート電極２１１は、図１３に示す側面被覆部２４ｓの直線部２４ｓ１に対応する直線部２１１ｓ１と、半楕円形状部２４ｓ２に対応する半楕円形状部２１１ｓ２を有する構成となる。
【００７３】
このように、第２の実施形態によれば、第１の実施形態のように、エッチングガスの量を高精度に微調整するという困難なプロセスをともなうことなく、図１３に示す構造の半導体装置を容易に形成することが可能である。
【００７４】
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
【００７５】
上記実施の形態においては、ゲート電極がフィン型活性領域の側面を覆う部分（側面被覆部）の形状を上部が非テーパー形状で下部がテーパー形状であるもの及び上部が直線形状で下部が半楕円形状であるものにつき説明したが、これらの形状に限るものではない。例えば、非テーパー形状（又は直線形状）を有さずに、ゲート電極の上端部から下端部にかけてテーパー形状（台形状）であってもよい。あるいは上部が幅の狭い四角形状で、下部が幅の広い四角形状（凸型）等にしても構わない。
【００７６】
上記実施形態による製造方法の説明においては、ソース及びドレイン領域をいずれも半導体基板に対して垂直な方向からイオン注入することにより形成する例を示しているが、これに代えて図３（ｂ）に示したように半導体基板に対して斜め方向からイオン注入を行うことにより形成することももちろん可能である。
【図面の簡単な説明】
【００７７】
【図１】本発明の好ましい第１の実施形態による半導体装置の構造を説明するための模式的な斜視図である。
【図２】図１に示す半導体装置の模式的な分解斜視図である。
【図３】フィン型活性領域１３をソース領域１５、ドレイン領域１６及びチャネル領域１７に分解して示す分解斜視図であり、（ａ）は第１の例、（ｂ）は第２の例である。
【図４】本発明の第１の実施形態による半導体装置の製造方法の一工程（ハードマスク１０１の形成）を示す断面図である。
【図５】本発明の第１の実施形態による半導体装置の製造方法の一工程（トレンチ１０２の形成）を示す断面図である。
【図６】本発明の第１の実施形態による半導体装置の製造方法の一工程（ＳＴＩ１０３の形成）を示す断面図である。
【図７】本発明の第１の実施形態による半導体装置の製造方法の一工程（ゲート絶縁膜１０５の形成）を示す断面図である。
【図８】本発明の第１の実施形態による半導体装置の製造方法の一工程（ＤＯＰＯＳ膜１０６の形成）を示す断面図である。
【図９】本発明の第１の実施形態による半導体装置の製造方法の一工程（ハードマスク１０７の形成）を示す断面図である。
【図１０】本発明の第１の実施形態による半導体装置の製造方法の一工程（ＤＯＰＯＳ膜１０６のエッチング（第１のステップ））を示す断面図である。
【図１１】本発明の第１の実施形態による半導体装置の製造方法の一工程（ＤＯＰＯＳ膜１０６のエッチング（第２のステップ）によるゲート電極１０８の形成）を示す断面図である。
【図１２】本発明の第１の実施形態による半導体装置の製造方法の一工程（ソース領域１０９及びドレイン領域１１０の形成）を示す断面図である。
【図１３】本発明の好ましい第２の実施形態による半導体装置の構造を説明するための模式的な斜視図である。
【図１４】本発明の第２の実施形態による半導体装置の製造方法の一工程（ハードマスク２０１の形成）を示す断面図である。
【図１５】本発明の第２の実施形態による半導体装置の製造方法の一工程（トレンチ２０２の形成）を示す断面図である。
【図１６】本発明の第２の実施形態による半導体装置の製造方法の一工程（ＳＴＩ２０３の形成）を示す断面図である。
【図１７】本発明の第２の実施形態による半導体装置の製造方法の一工程（ハードマスク２０５の形成）を示す断面図である。
【図１８】本発明の第２の実施形態による半導体装置の製造方法の一工程（ＳＴＩ０３のエッチング）を示す断面図である。
【図１９】本発明の第２の実施形態による半導体装置の製造方法の一工程（サイドウォール２０６の形成）を示す断面図である。
【図２０】本発明の第２の実施形態による半導体装置の製造方法の一工程（溝２０７の形成）を示す断面図である。
【図２１】本発明の第２の実施形態による半導体装置の製造方法の一工程（ハードマスク２０５及びサイドウォール２０６の除去）を示す断面図である。
【図２２】本発明の第２の実施形態による半導体装置の製造方法の一工程（ゲート絶縁膜２０８の形成）を示す断面図である。
【図２３】本発明の第２の実施形態による半導体装置の製造方法の一工程（ＤＯＰＯＳ膜２０９の形成）を示す断面図である。
【図２４】本発明の第２の実施形態による半導体装置の製造方法の一工程（ハードマスク２１０の形成）を示す断面図である。
【図２５】本発明の第２の実施形態による半導体装置の製造方法の一工程（ゲート電極２１１の形成）を示す断面図である。
【図２６】本発明の第２の実施形態による半導体装置の製造方法の一工程（ソース領域２１２及びドレイン領域２１３の形成）を示す断面図である。
【符号の説明】
【００７８】
１０，２０，１００，２００      半導体基板
１１，２１，１０２，２０２      トレンチ
１３，２３，１０４，２０４      フィン型活性領域
１３ｓ，２３ｓ      フィン型活性領域１３の側面
１３ｔ，２３ｔ      フィン型活性領域１３の上面
１４，２４，１０８，２１１      ゲート電極
１４ｓ      ゲート電極１４の側面被覆部
１４ｓ１      側面被覆部１４ｓの非テーパー部
１４ｓ２      側面被覆部１４ｓのテーパー部
１４ｔ      ゲート電極１４の上面被覆部
１５，２５，１０９，２１２      ソース領域
１６，２６，１１０，２１３      ドレイン領域
１７      チャネル領域
１０１，１０７，２０１，２０５，２１０      ハードマスク
１０５，２０８      ゲート絶縁膜
１０６，２０９      ＤＯＰＯＳ膜
１０８ｓ１      ゲート電極１０８の非テーパー部
１０８ｓ２      ゲート電極１０８のテーパー部
２４ｃ      ゲート電極２４の楕円形状部
２４ｓ      ゲート電極２４の側面被覆部
２４ｓ１      側面被覆部２４ｓの直線部
２４ｓ２      側面被覆部２４ｓの半楕円形状部
２４ｔ      ゲート電極２４の上面被覆部
２０６      サイドウォール
２０７      溝
２１１ｃ      ゲート電極２１１の楕円形状部
２１１ｃｘ      楕円形状部２１１ｃの最大幅
２１１ｓ１      ゲート電極２１１の直線部
２１１ｓ２      ゲート電極２１１の半楕円形状部
【図１】
2008300384.tif 000003
【図２】
2008300384.tif 000004
【図３】
2008300384.tif 000005
【図４】
2008300384.tif 000006
【図５】
2008300384.tif 000007
【図６】
2008300384.tif 000008
【図７】
2008300384.tif 000009
【図８】
2008300384.tif 000010
【図９】
2008300384.tif 000011
【図１０】
2008300384.tif 000012
【図１１】
2008300384.tif 000013
【図１２】
2008300384.tif 000014
【図１３】
2008300384.tif 000015
【図１４】
2008300384.tif 000016
【図１５】
2008300384.tif 000017
【図１６】
2008300384.tif 000018
【図１７】
2008300384.tif 000019
【図１８】
2008300384.tif 000020
【図１９】
2008300384.tif 000021
【図２０】
2008300384.tif 000022
【図２１】
2008300384.tif 000023
【図２２】
2008300384.tif 000024
【図２３】
2008300384.tif 000025
【図２４】
2008300384.tif 000026
【図２５】
2008300384.tif 000027
【図２６】
2008300384.tif 000028