(57)【要約】【課題】トンネル酸化膜の劣化量を減少させることができ、かつ、データ消去時間を減少させることができる不揮発性半導体記憶装置を提供すること。【解決手段】不揮発性半導体記憶装置１００は、トンネル絶縁膜上に電荷蓄積部を有する不揮発性メモリセル２０１と、温度上昇に伴い抵抗値が減少する負の温度特性の第１の抵抗素子Ｒ４０４と温度上昇に伴い抵抗値が増加する正の温度特性の第２の抵抗素子Ｒ４０５とを直列接続する合成抵抗素子４０１の合成抵抗値に基づいて書き込み電圧を調整して不揮発性メモリセルのドレイン電極に供給する電圧調整回路２０３と、を備える。【選択図】図４
2008217914.tif 000002
【特許請求の範囲】
【請求項１】
トンネル絶縁膜上に電荷蓄積部を有する不揮発性メモリセルと、
温度上昇に伴い抵抗値が減少する負の温度特性の第１の抵抗素子と温度上昇に伴い抵抗値が増加する正の温度特性の第２の抵抗素子とを直列接続する合成抵抗素子の合成抵抗値に基づいて書き込み電圧を調整して前記不揮発性メモリセルのドレイン電極に供給する電圧調整回路と、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記電圧調整回路は、レギュレータ回路と電圧供給トランジスタとを有し、
前記レギュレータ回路は、
前記第１の抵抗素子と前記第２の抵抗素子とを直列接続する合成抵抗素子の合成抵抗値に基づいて調整した調整電圧を前記電圧供給トランジスタのゲート電極に供給し、
前記電圧供給トランジスタは、
前記コントロールゲート電極に供給されるレギュレータ回路からの前記調整電圧に基づいてドレイン電極に供給される前記書き込み電圧を調整して前記不揮発性メモリセルの前記ドレイン電極に供給することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記レギュレータ回路は、
入力端子の１つに基準電圧が入力され、前記入力端子の他のものに前記合成抵抗素子における前記第１及び第２の抵抗素子のノードからの電圧が入力されるオペアンプと、
ドレイン電極に入力される電圧及びコントロールゲート電極に入力される前記オペアンプの出力電圧に基づいて前記電圧供給トランジスタのゲート電極に電圧を供給するトランジスタと、
を備えることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
トンネル絶縁膜上に電荷蓄積部を有する不揮発性メモリセルと、
温度上昇に伴い抵抗値が減少する負の温度特性の第１の抵抗素子と温度上昇に伴い抵抗値が増加する正の温度特性の第２の抵抗素子とを直列接続する合成抵抗素子の合成抵抗値に基づいてゲート電圧を調整して前記不揮発性メモリセルのゲート電極に供給する電圧調整回路と、
を備えることを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記電圧調整回路は、
前記第１の抵抗素子と前記第２の抵抗素子とを直列接続する前記合成抵抗素子の合成抵抗値に基づいて前記不揮発性メモリセルの前記ゲート電極の前記ゲート電圧を調整するレギュレータ回路を有し、
前記レギュレータ回路は、
入力端子の１つに基準電圧が入力され、前記入力端子の他のものに前記合成抵抗素子における前記第１及び第２の抵抗素子のノードからの電圧が入力されるオペアンプと、
ドレイン電極に入力される電圧及びコントロールゲート電極に入力される前記オペアンプの出力電圧に基づいて前記不揮発性メモリセルの前記ゲート電極に電圧を供給するトランジスタと、
を備えることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特にＨＣＩ（Hot Carrier Injection：ホットキャリア注入）方式を用いてデータの書き込みを行う不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ＨＣＩ方式を用いる不揮発性半導体記憶装置において、メモリセルに対して、レギュレータ回路により調整された温度変化に対して一定電圧となるような書き込み（Ｐｒｏｇｒａｍ）電圧を供給するものがある。
【０００３】
このような不揮発性半導体記憶装置においては、メモリセルの微細化が進み、ゲート長がシュリンク（Ｓｈｒｉｎｋ）されると、ドレイン電圧が世代と共に変わらない場合には、ドレイン拡散層の電界は高くなり、メモリセルのフローティングゲート電極（電荷蓄積層）へ注入されるＨＣＩ量が増加する。この場合、書き込み（Ｐｒｏｇｒａｍ）特性は良くなるが、ＨＣＩ量が大きくなるためトンネル酸化膜の劣化量が増加する。その結果、基板とコントロールゲート電極（制御電極）に高電圧を与えてトンネル消去する消去（Ｅｒａｓｅ）方式によりデータ消去動作を行う場合、データの消去時間は増加する。すなわち、酸化膜の劣化はＨＣＩ量と相関があるため、書き込み特性が良い場合には、電子のトラップ量が増加するので消去時間の増加に繋がる。特に、この消去時間の増加は、書き込み及び消去回数が増加するに従って顕著に現れる。
【０００４】
一方、ＨＣＩ量を低下する方法として、書き込みが可能な限りにドレイン電圧を低下させる方法がある。しかし、この方法を用いた場合でも、書き込み時の温度領域、つまり、高温から低温のすべてを満足するようなＨＣＩ量にすることは難しい。具体的には、例えば８５℃の高温時（ＨＴ）のＨＣＩ量は、酸化膜劣化を生じない程度のＨＣＩ量であるが、−４０℃の低温時（ＬＴ）のＨＣＩ量は、高温時よりも増加する。
【０００５】
また、温度検出回路を備えた不揮発性半導体記憶装置については、例えば下記特許文献１乃至特許文献３に記載がある。
【特許文献１】特開２００２−１８４１９２号公報
【特許文献２】特開２００２−２１５２５８号公報
【特許文献３】特開２００６−６５９４５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、トンネル酸化膜の劣化量を減少させることができ、かつ、データ消去時間を減少させることができる不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【０００７】
本発明の第１の態様は、不揮発性半導体記憶装置において、トンネル絶縁膜上に電荷蓄積部を有する不揮発性メモリセルと、温度上昇に伴い抵抗値が減少する負の温度特性の第１の抵抗素子と温度上昇に伴い抵抗値が増加する正の温度特性の第２の抵抗素子とを直列接続する合成抵抗素子の合成抵抗値に基づいて書き込み電圧を調整して不揮発性メモリセルのドレイン電極に供給する電圧調整回路と、を備える。
【０００８】
本発明の第２の態様は、不揮発性半導体記憶装置において、トンネル絶縁膜上に電荷蓄積部を有する不揮発性メモリセルと、温度上昇に伴い抵抗値が減少する負の温度特性の第１の抵抗素子と温度上昇に伴い抵抗値が増加する正の温度特性の第２の抵抗素子とを直列接続する合成抵抗素子の合成抵抗値に基づいてゲート電圧を調整して不揮発性メモリセルのコントロールゲート電極に供給する電圧調整回路と、を備える。
【発明の効果】
【０００９】
本発明の一実施形態によれば、温度上昇に伴い抵抗値が減少する負の温度特性の第１の抵抗素子と温度上昇に伴い抵抗値が増加する正の温度特性の第２の抵抗素子とを直列接続する合成抵抗素子の合成抵抗値に基づいて書き込み電圧を調整するため、トンネル酸化膜の劣化量を減少させることができ、かつ、データ消去時間を減少させることができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。本実施の形態は、本発明をＮＯＲ型フラッシュメモリ装置（ＮＯＲ型ＥＥＰＲＯＭ）に適用した例を示すものである。なお、本発明は、これらの実施の形態に限定されるものではない。
【００１１】
（実施の形態１）
図１は、本発明の実施の形態１に係るＮＯＲ型フラッシュメモリ装置（不揮発性半導体記憶装置）１００の構成を示すブロック図である。図１に示すように、ＮＯＲ型フラッシュメモリ装置１００は、メモリセルアレイ１０１、電源回路１０２、主制御回路１０３、ロウデコーダ１０４、カラムデコーダ１０５、書込読出部１０６、電圧調整回路１０７、インターフェイス回路１０８及びデータレジスタ１０９を具備している。
【００１２】
メモリセルアレイ１０１は、ビット線とワード線との交差部に配置される電気的に書き換え可能な複数の（不揮発性）メモリセルを有している。これらのメモリセルは、行列状に配列されている。
【００１３】
電源回路１０２は、主制御回路１０３、ロウデコーダ１０４、カラムデコーダ１０５、書込読出部１０６、電圧調整回路１０７、インターフェイス回路１０８及びデータレジスタ１０９に接続され、これらに電力を供給している。
【００１４】
主制御回路１０３は、インターフェイス回路１０８からの制御信号に基づいて、電源回路１０２、ロウデコーダ１０４、カラムデコーダ１０５、書込読出部１０６及びデータレジスタ１０９を制御する。
【００１５】
主制御回路１０３は、ロウデコーダ１０４及びカラムデコーダ１０５にメモリセルアレイ１０１のメモリセルに対するアクセス情報を与える。ロウデコーダ１０４及びカラムデコーダ１０５は、このアクセス情報及びデータに基づいて書込読出部１０６を制御してメモリセルに対してデータの読出、書込又は消去を行う。
【００１６】
電圧調整回路１０７は、温度変化に応じてＨＣＩ量がほぼ一定になるように書き込み電圧を調整してメモリセルアレイ１０１のメモリセルへ供給する。
【００１７】
インターフェイス回路１０８は、外部機器とデータ及び制御信号（メモリセルへのアクセス情報等）の送受信を行う。インターフェイス回路１０８は、外部機器からのデータ及び制御信号を受けて所定の処理をして主制御回路１０３及びデータレジスタ１０９に与える。
【００１８】
図２は、本実施の形態１に係るＮＯＲ型フラッシュメモリ装置１００の一部を示す回路図である。メモリセルアレイ１０１は、複数のメモリセル２０１及び複数のカラムゲートトランジスタ（Column Gate Transistor）２０２を具備している。メモリセルアレイ１０１は、抵抗Ｒ２（配線抵抗または制御トランジスタ（カラムゲートトランジスタ２０２及び電圧供給トランジスタ２０４）の寄生抵抗）を介して電圧調整回路１０７に接続されている。図２においては、１つのメモリセル２０１及びカラムゲートトランジスタ２０２のみが示されている。電圧調整回路１０７は、レギュレータ回路２０３及び複数の電圧供給トランジスタ２０４を具備している。レギュレータ回路２０３の出力端子（ＶＳＷＢＳ）は、複数の電圧供給トランジスタ２０４のゲート電極にそれぞれ接続されている。電圧調整回路１０７は、レギュレータ回路２０３の合成抵抗素子の合成抵抗値に基づいて電圧供給トランジスタ２０４に供給されるビット線からの書き込み電圧を調整して、カラムゲートトランジスタ２０２を介してメモリセル２０１のドレイン電極に供給する。
【００１９】
メモリセル２０１のドレイン電極は、抵抗Ｒ１（配線抵抗または制御トランジスタ（
カラムゲートトランジスタ２０２）の寄生抵抗）を介してカラムゲートトランジスタ２０２のソース電極に接続されている。メモリセル２０１のゲート電極にはワード線（ＷＬ）が電気的に接続され、メモリセル２０１のソース電極は接地されている。
【００２０】
具体的には、図３に示すように、メモリセル２０１は、実用的には、フローティングゲート電極（電荷蓄積部）３０１及びコントロール電極（制御電極）３０２を有する導電型電界効果トランジスタで構成される。フローティングゲート電極部３０１は、多結晶シリコン（ポリシリコン）で構成され、基板（ｓｕｂ）上にトンネル絶縁膜３０３を介在して配設されている。コントロールゲート電極３０２は、多結晶シリコン（ポリシリコン）とシリサイド層（例えばＷＳｉ２）で構成され、フローティングゲート電極３０１上に絶縁膜３０４を介在して配設されている。ビット線は、電圧調整回路１０７を介してメモリセル２０１のドレイン領域（Ｄ）に接続されている。メモリセル２０１のソース領域（Ｓ）には、ソース線（基準電源Ｖｓｓ）が接続されている。メモリセル２０１のドレイン領域及びソース領域は拡散層で構成される。
【００２１】
カラムゲートトランジスタ２０２のコントロールゲート電極には選択ゲート線が電気的に接続され、カラムゲートトランジスタ２０２のソース電極は抵抗Ｒ１（配線抵抗または制御トランジスタの寄生抵抗）を介してメモリセル２０１のドレイン電極に接続されている。カラムゲートトランジスタ２０２のドレイン電極は、抵抗Ｒ２（配線抵抗または制御トランジスタのチャネル寄生抵抗）を介して電圧供給トランジスタのソース電極に接続されている。カラムゲートトランジスタ２０２は、コントロールゲート電極への印加電圧に基づいて、書き込み、読み出し及び消去電圧をメモリセル２０１のドレイン電極に供給する。
【００２２】
レギュレータ回路２０３の２つの入力端子は、電源回路１０２とそれぞれ接続されている。レギュレータ回路２０３の入力端子の１つには電圧（ＶＤＤＰ２）が入力され、レギュレータ回路２０３の入力端子の他のものには基準電圧（ＶＲＥＦ）が入力される。また、レギュレータ回路２０３の出力端子（ＶＳＷＢＳ）は、電圧供給トランジスタ２０４のコントロールゲート電極に接続されている。また、レギュレータ回路２０３の一端は、接地されている。
【００２３】
電圧供給トランジスタ２０４のドレイン電極はビット線（ＢＬ）に接続され、電圧供給トランジスタ２０４のゲート電極はレギュレータ回路２０３の出力端子（ＶＳＷＢＳ）に接続されている。電圧供給トランジスタ２０４のソース電極は、抵抗Ｒ２（配線抵抗または制御トランジスタのチャネル寄生抵抗）を介してカラムゲートトランジスタ２０２のドレイン電極に接続されている。
【００２４】
次に、レギュレータ回路２０３について、図４を用いて説明する。図４は、レギュレータ回路２０３を示す回路図である。レギュレータ回路２０３は、合成抵抗素子４０１、オペアンプ４０２及びトランジスタ４０３を具備している。レギュレータ回路２０３は、温度変化に応じてメモリセル２０１のフローティングゲート電極（電荷蓄積部）へのＨＣＩ量がほぼ一定になるように書き込み電圧を調整する。
【００２５】
合成抵抗素子４０１は、第１の抵抗素子Ｒ４０４及び第２の抵抗素子Ｒ４０５を具備している。第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５とは直列に接続され合成抵抗素子４０１を構成している。合成抵抗素子４０１の一端は、レギュレータ回路２０３の出力端子（ＶＳＷＢＳ）を介して電圧供給トランジスタ２０４に接続され、合成抵抗素子４０１の他端は接地されている。
【００２６】
具体的には、第１の抵抗素子Ｒ４０４の一端は、レギュレータ回路２０３の出力端子（ＶＳＷＢＳ）を介して電圧供給トランジスタ２０４に接続され、かつ、トランジスタ４０３のソース電極に接続されている。第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５とは直列に接続されている。第２の抵抗素子Ｒ４０５の他端は、接地されている。第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５のノードＡは、オペアンプ４０２の入力端子の１つに接続されている。
【００２７】
合成抵抗素子４０１において、第１の抵抗素子Ｒ４０４は、温度上昇に伴い抵抗値が減少する負の温度特性を有している。第１の抵抗素子Ｒ４０４は、例えば、ポリシリコン抵抗素子（例えば、Ｎ型ポリシリコン抵抗素子）で構成される。一方、第２の抵抗素子Ｒ４０５は、温度上昇に伴い抵抗値が増加する正の温度特性を有している。例えば、拡散層抵抗素子（例えば、Ｎ型拡散層抵抗素子やＰ型拡散層抵抗素子）で構成される。
【００２８】
オペアンプ４０２の入力端子の１つは、合成抵抗素子４０１における第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５のノードＡと接続されている。オペアンプ４０２の入力端子の他のものは、電源回路１０２と接続されている。オペアンプ４０２の入力端子の１つには第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５のノードＡからの出力電圧が入力され、オペアンプ４０２の入力端子の他のものには電源回路１０２からの基準電圧（ＶＲＥＦ）が入力される。このオペアンプ４０２は、第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５のノードＡからの出力電圧及び電源回路１０２からの基準電圧に基づいて、一定電圧をトランジスタ４０３のゲート電極に供給する。
【００２９】
トランジスタ４０３のドレイン電極は電源回路１０２に接続され、電圧（ＶＤＤＰ２）を受ける。トランジスタ４０３のゲート電極はオペアンプ４０２の出力端子に接続され、トランジスタ４０３のソース電極はレギュレータ回路２０３の出力端子（ＶＳＷＢＳ）に接続されている。このトランジスタ４０３は、ドレイン電極に入力される電圧（ＶＤＤＰ２）及びゲート電極に入力されるオペアンプ４０２の出力電圧によりＯＮ状態となり、電圧供給トランジスタ２０４のゲート電極及び合成抵抗素子４０１に電圧を供給する。
【００３０】
次に、合成抵抗素子４０１の電流−電圧特性について、図５を用いて説明する。図５は、合成抵抗素子４０１のノードＡにおける第１の抵抗素子Ｒ４０４及び第２の抵抗素子Ｒ４０５の電流−電圧特性を示す図である。この場合に、第１の抵抗素子Ｒ４０４はポリシリコン抵抗素子で構成され、かつ、第２の抵抗素子Ｒ４０５は拡散層抵抗素子で構成されている。
【００３１】
図５に示す実線５０１はポリシリコン抵抗素子Ｒ４０４の低温時（ＬＴ）の電流−電圧特性を示し、実線５０２は拡散層抵抗素子Ｒ４０５の低温時の電流−電圧特性を示している。また、一点鎖線５０３はポリシリコン抵抗素子Ｒ４０４の高温時（ＨＴ）の電流−電圧特性を示し、一点鎖線５０４は拡散層抵抗素子Ｒ４０５の高温時の電流−電圧特性を示している。
【００３２】
低温の場合、実線５０１に示すように、ポリシリコン抵抗素子Ｒ４０４は、温度上昇に伴い抵抗値が減少する負の温度特性を有しているので、印加される電圧が大きくなると電流は小さくなる。一方、実線５０２で示すように、拡散層抵抗素子Ｒ４０５は、温度上昇に伴い抵抗値が増加する正の温度特性を有しているので、印加される電圧が大きくなると電流は大きくなる。そして、ポリシリコン抵抗素子Ｒ４０４と拡散層抵抗素子Ｒ４０５が直列接続され合成抵抗素子４０１となることにより、合成抵抗素子４０１の合成抵抗値は互いの抵抗素子の抵抗値の中間値となる。具体的には、ポリシリコン抵抗素子Ｒ４０４と拡散層抵抗素子Ｒ４０５のノードＡにおける低温時の電流−電圧特性は、実線５０１及び５０２の動作点（交点）５０５で示される。
【００３３】
また、高温の場合、一点鎖線５０３に示すように、ポリシリコン抵抗素子Ｒ４０４は、温度上昇に伴い抵抗値が減少する負の温度特性を有しているので、印加される電圧が大きくなると電流は小さくなる。一点鎖線５０４で示すように、拡散層抵抗素子Ｒ４０５は、温度上昇に伴い抵抗値が増加する正の温度特性を有しているので、印加される電圧が大きくなると電流は大きくなる。そして、ポリシリコン抵抗素子Ｒ４０４と拡散層抵抗素子Ｒ４０５とが直列に接続されて合成抵抗素子４０１となることにより、この合成抵抗素子４０１の合成抵抗値は互いの抵抗素子の抵抗値の中間値となる。具体的には、ポリシリコン抵抗素子Ｒ４０４と拡散層抵抗素子Ｒ４０５のノードＡにおける低温時の電流−電圧特性は、一点鎖線５０３及び５０４の動作点（交点）５０６で示される。
【００３４】
そして、レギュレータ回路２０３は、ポリシリコン抵抗素子Ｒ４０４と拡散層抵抗素子Ｒ４０５とを直列接続する合成抵抗素子４０１の合成抵抗値に基づいて調整した調整電圧を、出力端子（ＶＳＷＢＳ）に供給する。例えば、低温時には図５に示す交点５０５からの矢印で示す電圧（VSWBS_LT）が調整電圧となり、高温時には図５に示す交点５０６からの矢印で示す電圧（VSWBS_HT）が調整電圧となる。この調整電圧は、本実施の形態に係る先行技術であるレギュレータ回路から供給される一定電圧とは異なり、温度特性を有している。
【００３５】
そして、カラムゲートトランジスタ２０２で選択されたメモリセル２０１のドレイン電極に供給される電圧（ドレイン電圧）は、図６に示すように、本実施の形態に係る先行技術と比較した場合、逆の温度−電圧特性を持つことになる。具体的には、図６（Ａ）に示すように、本発明に係る先行技術のレギュレータ回路を用いた場合、メモリセルの低温時のドレイン電圧（Vd2_cell_LT）は、高温時のドレイン電圧（Ｖｄ＿ｃｅｌｌ＿ＨＴ）より大きい。一方、図６（Ｂ）に示すように、本実施の形態１に係るレギュレータ回路１０７を用いた場合、メモリセル２０１の低温時のドレイン電圧（Vd2_cell_LT）は、高温時のドレイン電圧（Ｖｄ＿ｃｅｌｌ＿ＨＴ）より小さい。
【００３６】
その結果、図７の電流−電圧（Ｉｄ−Ｖｄ）特性図に示すように、低温時のメモリセル２０１へのドレイン電圧を高温時とほぼ同じ電圧か、又はそれ以下の電圧とすることができるので、低温時の書き込み電流（Ｉｐｒｏｇ＿ＬＴ）を小さくすることができる。すなわち、低温時のＨＣＩ量は、温度変化があった場合でも、高温時のＨＣＩ量とほぼ一定となるので、トンネル酸化膜の劣化量を減少させることができる。
【００３７】
次に、上述した構成を有するＮＯＲ型フラッシュメモリ装置１００の書き込み動作について説明する。
【００３８】
電圧供給トランジスタ２０４のドレイン電極に印加されるビット線からの書き込み電圧（ＶＤＤＰ）は、負の温度特性の第１の抵抗素子Ｒ４０４と正の温度特性の第２の抵抗素子Ｒ４０５とを直列接続する合成抵抗素子４０１の合成抵抗値に基づいて調整された調整電圧が電圧供給トランジスタ２０４のコントロールゲート電極に印加されることにより調整される。この調整された書き込み電圧は、温度特性を有する書き込み電圧であり、高温時に比べて低温時の方が小さい。
【００３９】
電圧供給トランジスタ２０４から出力される調整後の書き込み電圧は、抵抗Ｒ２（配線抵抗及び制御トランジスタのチャネル抵抗）を介してカラムゲートトランジスタ２０２のドレイン電極に入力される。カラムゲートトランジスタ２０２は、ゲート電極に供給される電圧によりＯＮ状態となり、抵抗素子Ｒ１を介してメモリセル２０１のドレイン電極に調整後の書き込み電圧を供給する。
【００４０】
そして、メモリセル２０１のドレイン電極に供給される調整後の書き込み電圧とワード線に供給されるゲート電圧（Ｖｇ）とにより、チャネル領域とワード線との間に高電圧が発生し、チャネル領域からトンネル絶縁膜を通してフローティングゲート電極（電荷蓄積部）にデータとしての電子が注入され、データが書き込まれる。
【００４１】
このように、本実施の形態１に係る不揮発性半導体記憶装置１００は、トンネル絶縁膜上に電荷蓄積部を有する不揮発性メモリセル２０１と、温度上昇に伴い抵抗値が減少する負の温度特性の第１の抵抗素子Ｒ４０４と温度上昇に伴い抵抗値が増加する正の温度特性の第２の抵抗素子Ｒ４０５とを直列接続する合成抵抗素子４０１の合成抵抗値に基づいてビット線からの書き込み電圧を調整して不揮発性メモリセル２０１のドレイン電極に供給する電圧調整回路１０７と、を備える。
【００４２】
その結果、本実施の形態１によれば、温度変化があった場合でもメモリセルの電荷蓄積部に注入されるＨＣＩ量がほぼ一定となるように書き込み電圧が調整されてメモリセルのドレイン電極に供給されるので、トンネル酸化膜の劣化量を減少させることができ、かつ、データ消去時間を減少させることができる。
【００４３】
また、本実施の形態１によれば、メモリセルのソース領域及びドレイン領域を構成する拡散層により第１の抵抗素子を構成することができるので、同一の製造工程において製造することができる。さらに、本実施の形態１によれば、メモリセルのフローティングゲート電極（電荷蓄積部）及びコントロールゲート電極を構成するポリシリコンにより第２の抵抗素子を構成することができるので、同一の製造工程において製造することができる。
【００４４】
（実施の形態２）
上述の実施の形態１では、温度調整回路は、温度変化に応じて不揮発性メモリセルのドレイン電極へ供給される書き込み電圧を調整した。本発明の実施の形態２では、温度調整回路は、温度変化に応じて不揮発性メモリセルのコントロールゲート電極へ供給されるゲート電圧を調整する。
【００４５】
図８は、本発明の実施の形態２に係るＮＯＲ型フラッシュメモリ装置（不揮発性半導体記憶装置）１０００の構成を示すブロック図である。図８に示すＮＯＲ型フラッシュメモリ装置１０００は、メモリセルアレイ１０１、電源回路１０２、主制御回路１０３、ロウデコーダ１０４、カラムデコーダ１０５、書込読出部１０６、インターフェイス回路１０８、データレジスタ１０９、電圧供給回路１００１及び電圧調整回路１００２を具備している。なお、図８に示すＮＯＲ型フラッシュメモリ装置１０００において、図１のＮＯＲ型フラッシュメモリ装置１００と同じ構成については同じ符号を付し、それらの説明を省略する。
【００４６】
ロウデコーダ１０４は、主制御回路１０３からのアクセス情報に基づいて書込制御部１０６を制御してメモリセルに対してデータの読出又は消去を行う。また、ロウデコーダ１０４は、主制御回路１０３からのアクセス情報に基づいて、電圧調整回路１００１にメモリセルのコントロールゲート電極へゲート電圧を供給する。
【００４７】
電圧供給回路１００１は、電源回路１０２からの電圧を受けて、温度変化に対して一定電圧となる書き込み電圧を生成して、メモリセルアレイ１０１のメモリセルへ供給する。
【００４８】
電圧調整回路１００２は、ロウデコーダ１０４からのゲート電圧を受けて、温度変化に応じてＨＣＩ量がほぼ一定になるようにゲート電圧を調整して、メモリセルアレイ１０１のメモリセルへ供給する。
【００４９】
図９は、本実施の形態２に係るＮＯＲ型フラッシュメモリ装置１０００の一部を示す回路図である。図９に示すＮＯＲ型フラッシュメモリ装置１０００において、図２に示すＮＯＲ型フラッシュメモリ装置１００と同じ構成については同じ符号を付し、それらの説明を省略する。
【００５０】
メモリセルアレイ１０１は、複数のメモリセル２０１及び複数のカラムゲートトランジスタ２０２を具備している。メモリセルアレイ１０１の一端は抵抗素子Ｒ２を介して電圧供給回路１００１に接続され、メモリセルアレイ１０１の他端は電圧調整回路１００２に接続されている。図９においては、１つのメモリセル２０１及びカラムゲートトランジスタ２０２のみが示されている。電圧供給回路１００１は、レギュレータ回路１１００及び複数の電圧供給トランジスタ２０４を具備している。レギュレータ回路１１００の出力端子（ＶＳＷＢＳ２）は、複数の電圧供給トランジスタ２０４のコントロールゲート電極にそれぞれ接続されている。図９においては、１つの電圧供給トランジスタ２０４のみが示されている。電圧調整回路１００２は、例えば、レギュレータ回路１１０１により構成される。このレギュレータ回路１１０１の合成抵抗素子の合成抵抗値に基づいてロウデコーダ１０４から供給されるゲート電圧を調整して、メモリセル２０１のコントロールゲート電極に供給する。
【００５１】
メモリセル２０１のドレイン電極は、抵抗Ｒ１（配線抵抗及び制御トランジスタ（カラムゲートトランジスタ２０２）のチャネル寄生抵抗）を介してカラムゲートトランジスタ２０２のソース電極に接続されている。メモリセル２０１のコントロールゲート電極は、レギュレータ回路１１０１の出力端子（ＶＳＷＢＳ３）に接続され、メモリセル２０１のソース電極は接地されている。
【００５２】
レギュレータ回路１１００の入力端子は電源回路１０２と接続され、電圧（ＶＤＤＰ２）を受ける。また、レギュレータ回路１１００の出力端子（ＶＳＷＢＳ２）は電圧供給トランジスタ２０４のコントロールゲート電極に接続されている。また、レギュレータ回路１１００の一端は、接地されている。
【００５３】
電圧供給トランジスタ２０４のドレイン電極はビット線（ＢＬ）に接続され、電圧供給トランジスタ２０４のコントロールゲート電極はレギュレータ回路１１００の出力端子（ＶＳＷＢＳ２）に接続されている。電圧供給トランジスタ２０４のソース電極は、抵抗Ｒ２（配線抵抗及び制御トランジスタ（電圧供給トランジスタ２０４及びカラムゲートトランジスタ２０２）のチャネル寄生抵抗）を介してカラムゲートトランジスタ２０２のドレイン電極に接続されている。
【００５４】
レギュレータ回路１１０１の２つの入力端子の１つはワード線を介してロウデコーダ１０４に接続され、レギュレータ回路１１０１の入力端子の他のものは電源回路１０２に接続されている。また、レギュレータ回路１１０１の出力端子（ＶＳＷＢＳ３）は、メモリセル２０１のコントロールゲート電極に接続されている。また、レギュレータ回路１１０１の一端は、接地されている。レギュレータ回路１１０１の入力端子の１つには、ロウデコーダ１０４からのメモリセル２０１のコントロールゲート電極へのゲート電圧（Ｖｇ）が入力される。レギュレータ回路１１０１の入力端子の他のものには、電源回路１０２からの基準電圧（ＶＲＥＦ）が入力される。
【００５５】
次に、レギュレータ回路１１０１について、図１０を用いて説明する。図１０は、レギュレータ回路１１０１を示す回路図である。レギュレータ回路１１０１は、合成抵抗素子４０１、オペアンプ４０２及びトランジスタ４０３を具備している。レギュレータ回路１１０１は、温度変化に応じてメモリセル２０１のフローティングゲート電極（電荷蓄積部）へのＨＣＩ量がほぼ一定になるようにゲート電圧を調整する。なお、図１０に示すレギュレータ回路１１０１において、図４に示すレギュレータ回路２０３と同じ構成については同じ符号を付し、それらの説明を省略する。
【００５６】
合成抵抗素子４０１は、第１の抵抗素子Ｒ４０４及び第２の抵抗素子Ｒ４０５を具備している。第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５とは直列に接続され合成抵抗素子４０１を構成している。合成抵抗素子４０１の一端はレギュレータ回路１１０１の出力端子（ＶＳＷＢＳ３）を介してメモリセル２０１のコントロールゲート電極に接続され、合成抵抗素子４０１の他端は接地されている。
【００５７】
具体的には、第１の抵抗素子Ｒ４０４の一端は、レギュレータ回路１１０１の出力端子（ＶＳＷＢＳ３）を介してメモリセル２０１のコントロールゲート電極に接続され、かつ、トランジスタ４０３のソース電極に接続されている。第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５とは直列に接続されている。第２の抵抗素子Ｒ４０５の他端は、接地されている。第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５のノードＡは、オペアンプ４０２の入力端子の１つに接続されている。
【００５８】
オペアンプ４０２の入力端子の１つは、合成抵抗素子４０１における第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５のノードＡと接続されている。オペアンプ４０２の入力端子の他のものは、電源回路１０２と接続されている。オペアンプ４０２の入力端子の１つには第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５のノードＡからの出力電圧が入力され、オペアンプ４０２の入力端子の他のものには電源回路１０２からの基準電圧（ＶＲＥＦ）が入力される。このオペアンプ４０２は、第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５のノードＡからの出力電圧及び電源回路１０２からの基準電圧に基づいて、一定電圧をトランジスタ４０３のコントロールゲート電極に供給する。
【００５９】
トランジスタ４０３のドレイン電極はロウデコーダ１０４に接続され、ゲート電圧（Ｖｇ）を受ける。トランジスタ４０３のコントロールゲート電極はオペアンプ４０２の出力端子に接続され、トランジスタ１２００のソース電極はレギュレータ回路１１０１の出力端子（ＶＳＷＢＳ３）に接続されている。このトランジスタ４０３は、ドレイン電極に入力されるゲート電圧（Ｖｇ）及びコントロールゲート電極に入力されるオペアンプ４０２の出力電圧によりＯＮ状態となり、合成抵抗素子４０１に電圧を供給する。
【００６０】
そして、レギュレータ回路１１０１は、第１の抵抗素子Ｒ４０４と第２の抵抗素子Ｒ４０５とを直列接続する合成抵抗素子４０１の合成抵抗値に基づいて調整した調整電圧を、出力端子（ＶＳＷＢＳ３）に供給する。例えば、低温時には図５に示す交点５０５からの矢印で示す電圧（ＶＳＷＢＳ＿ＨＴ）が調整電圧となり、低温時には図５に示す交点５０６からの矢印で示す電圧（ＶＳＷＢＳ＿ＬＴ）が調整電圧となる。この調整電圧は、本実施の形態に係る先行技術のレギュレータ回路から供給される一定電圧とは異なり、温度特性を有している。
【００６１】
その結果、メモリセル２０１のコントロールゲート電極に供給される調整後のゲート電圧は、図１１に示すように、本実施の形態に係る先行技術と比較した場合、逆の温度−電圧特性を持つことになる。具体的には、図１１（Ａ）に示すように、本実施の形態に係る先行技術のレギュレータ回路を用いた場合、メモリセルの低温時のゲート電圧（Ｖｇ２＿ｃｅｌｌ＿ＬＴ）は、高温時のゲート電圧（Ｖｇ＿ｃｅｌｌ＿ＨＴ）より大きい。一方、図１１（Ｂ）に示すように、本実施の形態２に係るレギュレータ回路１１０１を用いた場合、メモリセル２０１の低温時のゲート電圧（Ｖｇ２＿ｃｅｌｌ＿ＬＴ）は、高温時のゲート電圧（Ｖｇ＿ｃｅｌｌ＿ＨＴ）より小さい。
【００６２】
その結果、図１２の電流−電圧（Ｉｇ−Ｖｇ）特性図に示すように、低温時のメモリセル２０１へのゲート電圧を高温時とほぼ同じ電圧か、又はそれ以下の電圧とすることができるので、低温時の書き込み電流（Ｉｐｒｏｇ＿ＬＴ）を、従来と比べて小さくすることができる。すなわち、低温時のＨＣＩ量は、温度変化があった場合でも、高温時のＨＣＩ量とほぼ一定となるので、トンネル酸化膜の劣化量を減少させることができる。
【００６３】
次に、上述した構成を有するＮＯＲ型フラッシュメモリ装置１０００の書き込み動作について説明する。
【００６４】
レギュレータ回路１１００から出力される一定電圧により、電圧供給トランジスタ２０４はＯＮ状態となり、ドレイン電極に印加されるビット線からの書き込み電圧（ＶＤＤＰ）を、抵抗素子Ｒ１を介してカラムゲートトランジスタ２０２のドレイン電極に出力する。カラムゲートトランジスタ２０２は、コントロールゲート電極に供給される電圧によりＯＮ状態となり、抵抗素子Ｒ１を介してメモリセル２０１のドレイン電極に書き込み電圧を供給する。
【００６５】
メモリセル２０１のコントロールゲート電極には、負の温度特性の第１の抵抗素子Ｒ４０４と正の温度特性の第２の抵抗素子Ｒ４０５とを直列接続する合成抵抗素子４０１の合成抵抗値に基づいて調整されたゲート電圧がレギュレータ回路１１０１から入力される。この調整後のゲート電圧は、温度特性を有するゲート電圧であり、高温時に比べて低温時の方が小さい電圧となる。
【００６６】
そして、メモリセル２０１のドレイン電極に入力される書き込み電圧は、コントロールゲート電極に入力される調整後のゲート電圧により調整され、チャネル領域とワード線との間に高電圧が発生し、チャネル領域からトンネル絶縁膜を通してフローティングゲート電極（電荷蓄積部）にデータとしての電子が注入され、データが書き込まれる。
【００６７】
このように、本実施の形態２に係る不揮発性半導体記憶装置は、トンネル絶縁膜上に電荷蓄積部を有する不揮発性メモリセルと、温度上昇に伴い抵抗値が減少する負の温度特性の第１の抵抗素子と温度上昇に伴い抵抗値が上昇する正の温度特性の第２の抵抗素子とを直列接続する合成抵抗素子の合成抵抗値に基づいてゲート電圧を調整して不揮発性メモリセルのコントロールゲート電極に供給する電圧調整回路と、を備える。
【００６８】
その結果、本実施の形態２によれば、温度変化があった場合でもメモリセルの電荷蓄積部に注入されるＨＣＩ量がほぼ一定となるようにゲート電圧が調整されてメモリセルのコントロールゲート電極に供給されるので、トンネル酸化膜の劣化量を減少させることができ、かつ、データ消去時間を減少させることができる。
【００６９】
また、本実施の形態２によれば、メモリセルのソース領域及びドレイン領域を構成する拡散層により第２の抵抗素子を構成することができるので、同一の製造工程において製造することができる。さらに、本実施の形態２によれば、メモリセルのフローティングゲート電極（電荷蓄積部）及びコントロールゲート電極を構成するポリシリコンにより第１の抵抗素子を構成することができるので、同一の製造工程において製造することができる。
【００７０】
なお、本発明の実施の形態１及び２を組み合わせても良い。すなわち、メモリセルのドレイン電極及びコントロールゲート電極に、温度特性を有する書き込み電圧及びゲート電圧を供給しても良い。これにより、上記実施の形態１及び２で述べた効果に加えて、さらに高温時と低温時の書き込み特性をほぼ同じにすることが可能となる。
【００７１】
また、本発明の実施の形態１及び２において、メモリセルがフローティングゲート電極（電荷蓄積電極）及びコントロールゲート電極を有する所謂フローティングゲート型ＥＥＰＲＯＭを例に説明したが、これに限定されるものではない。すなわち、本発明は、トンネル絶縁膜上に電荷蓄積部を有するものに適用可能であり、例えば、ＭＮＯＳ（Ｍｅｔａｌ  Ｎｉｔｒｉｄｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ＥＥＰＲＯＭでも適用可能である。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施の形態１に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図２】本実施の形態１に係る不揮発性半導体記憶装置の一部を示す回路図である。
【図３】本実施の形態１に係る不揮発性メモリセルを説明するための図である。
【図４】本実施の形態１に係るレギュレータ回路を示す回路図である。
【図５】本実施の形態１に係るレギュレータ回路の合成抵抗素子のノードＡにおける第１の抵抗素子及び第２の抵抗素子の電流−電圧特性を示す図である。
【図６】本実施の形態１に係る不揮発性半導体記憶装置の電圧−温度特性を示す図である。
【図７】本実施の形態１に係る不揮発性半導体記憶装置の低温時の電流−電圧特性を示す図である。
【図８】本発明の実施の形態２に係る不揮発性半導体記憶装置の構成を示すブロック図である。
【図９】本実施の形態２に係る不揮発性半導体記憶装置の一部を示す回路図である。
【図１０】本実施の形態２に係るレギュレータ回路を示す回路図である。
【図１１】本実施の形態２に係る不揮発性半導体記憶装置の電圧−温度特性を示す図である。
【図１２】本実施の形態２に係る不揮発性半導体記憶装置の低温時の電流−電圧特性を示す図である。
【符号の説明】
【００７３】
１００、８００、１０００、１５００  ＮＯＲ型フラッシュメモリ装置（不揮発性半導体記憶装置）
１０１  メモリセルアレイ
１０２  電源回路
１０３  主制御回路
１０４  ロウデコーダ
１０５  カラムデコーダ
１０６  書込読出部
１０７、１００２  電圧調整回路
２０１  不揮発性メモリセル
２０２  カラムゲートトランジスタ
２０３、８０１、１１０１、１５０１  レギュレータ回路
２０４  電圧供給トランジスタ
３０１  フローティングゲート電極（電荷蓄積部）
３０２  コントロールゲート電極
３０３  トンネル絶縁膜
４０１、８０２  合成抵抗素子
４０２  オペアンプ
４０３  トランジスタ
Ｒ４０４  第１の抵抗素子
Ｒ４０５  第２の抵抗素子
Ｔ８０３  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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