(57)【要約】      （修正有）【課題】素子特性のばらつきが抑制されたＭＯＳ型素子を含む半導体装置を提供すること。【解決手段】基板の半導体領域に埋め込まれた素子分離絶縁膜と、前記素子分離絶縁膜によって素子分離され、上部が前記素子分離絶縁膜の表面よりも上に突出し、前記半導体領域の半導体層と、この半導体層にソース・ドレイン領域、ゲート絶縁膜およびゲート電極が形成され、かつ、前記ゲート電極がチャネル幅方向に平行な面の断面において前記素子分離絶縁膜上に形成されてなるＭＯＳ型素子とを具備してなり、前記ゲート電極下の前記半導体層の上面位置が、前記ゲート電極下の前記素子分離絶縁膜の上面位置よりも、２０ｎｍ以上高いことを特徴とする。【選択図】図２１
2008258635.tif 000002
【特許請求の範囲】
【請求項１】
基板の半導体領域に埋め込まれた素子分離絶縁膜と、
前記素子分離絶縁膜によって素子分離され、上部が前記素子分離絶縁膜の表面よりも上に突出し、前記半導体領域の半導体層と、
この半導体層にソース・ドレイン領域、ゲート絶縁膜およびゲート電極が形成され、かつ、前記ゲート電極がチャネル幅方向に平行な面の断面において前記素子分離絶縁膜上に形成されてなるＭＯＳ型素子とを具備してなり、
前記ゲート電極下の前記半導体層の上面位置が、前記ゲート電極下の前記素子分離絶縁膜の上面位置よりも、２０ｎｍ以上高いことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、素子分離構造に特徴がある半導体装置に関する。
【背景技術】
【０００２】
近年、コンピュ−タ−や通信機器の重要部分には、多数のトランジスタや抵抗等を電気回路を達成するようにむすびつけ、１チップ上に集積化して形成した大規模集積回路（ＬＳＩ）が多用されている。このため、機器全体の性能は、ＬＳＩ単体の性能と大きく結び付いている。ＬＳＩ単体の性能向上は、集積度を高めること、つまり、素子の微細化により実現できる。
【０００３】
素子の微細化は、例えばＭＯＳトランジスタの場合であれば、ゲート長の短縮化およびソース・ドレイン拡散層の薄層化により実現できる。
【０００４】
浅いソース・ドレイン拡散層を形成する方法としては、低加速イオン注入法が広く用いられている。この方法により０．１μｍ以下の浅いソース・ドレイン拡散層を形成できる。
【０００５】
しかし、このように低加速イオン注入法で形成されるソース・ドレイン拡散層は、シート抵抗が１００Ω／□以上という高い値になるため、このままでは微細化による高加速化は期待できない。
【０００６】
そこで、ロジックＬＳＩのように高速性を要求されるデバイスでは、ソース・ドレイン拡散層およびゲート電極（不純物がドープされた多結晶シリコン膜）の表面にシリサイド膜を自己整合的に形成するというサリサイド技術が用いられている。
【０００７】
デュアルゲートのＭＯＳトランジスタ（同一基板に形成されたｎチャネルおよびｐチャネルのＭＯＳトランジスタであって、ｎチャネルＭＯＳトランジスタのゲート電極としてｎ型不純物がドープされた多結晶シリコン膜、ｐチャネルＭＯＳトランジスタのゲート電極としてｐ型不純物がドープされた多結晶シリコン膜を用いたもの）を形成する場合には、サリサイド技術は単にゲート電極の抵抗化を図るだけではなく、工程数の削減化を図ることもできる。
【０００８】
その理由は、ソース・ドレイン拡散層を形成するためのイオン注入工程において、ゲート電極（多結晶シリコン膜）に所定の導電型の不純物をドープできるからである。
【０００９】
これに対して、ポリサイドゲート電極（不純物がドープされた多結晶シリコン膜上にＷシリサイド膜等の金属シリサイド膜を積層させたゲート電極）を用いてデュアルゲートのＭＯＳトランジスタを形成する場合には、ソース・ドレイン拡散層を形成するためのイオン注入工程において、多結晶シリコン膜は金属シリサイド膜でマスクされるので、多結晶シリコン膜に所定の導電型の不純物をドープすることはできない。
【００１０】
したがって、ソース・ドレイン拡散層の形成前に、多結晶シリコン膜にあらかじめ所定の導電型の不純物をドープする必要がある。すなわち、ソース・ドレイン拡散層を形成するためのイオン注入工程と、多結晶シリコン膜に所定の導電型の不純物をドープするためのイオン注入工程とが別々の工程となり、工程数が増加する。
【００１１】
具体的には、サリサイド技術の場合よりも、フォトリソグラフィ工程が２回、イオン注入工程が２回、レジスト除去工程が２回それぞれ増加する。
【００１２】
一方、ＤＲＡＭ等のメモリＬＳＩのように素子を高密度に集積形成することが要求されるデバイスにおいては、ＳＡＣ（Self-Aligned Contact）構造を採用することが必須である。
【００１３】
ＳＡＣ構造を形成する工程には、一方のソース・ドレイン拡散層（通常はソースとして用いられる方）上の層間絶縁膜をＲＩＥ法にてエッチングし、上記ソース・ドレイン拡散層に対してのコンタクトホールを形成する工程がある。
【００１４】
このとき、コンタクトホールに合わせずれが起きても、ゲート電極（多結晶シリコン膜）の表面が露出しないようにする必要がある。そのために、ゲート電極上にエッチングストッパ膜としてシリコン窒化膜をあらかじめ形成しておく。
【００１５】
このようなシリコン窒化膜があると、ソース・ドレイン拡散層を形成する際のイオン注入工程において、ゲート電極に不純物が注入されなくなる。したがって、メモリＬＳＩには、ロジックＬＳＩで用いられているサリサイド技術を用いることができない。
【００１６】
ところで、メモリＬＳＩでは、従来から、不純物がドープされた多結晶シリコン膜からなるゲート電極（多結晶シリコンゲート電極）が広く用いられ、また低抵抗化の必要性からポリサイドゲート電極も用いられている。
【００１７】
さらに低抵抗のゲート電極が必要な場合には、不純物がドープされた多結晶シリコン膜、バリアメタル膜、Ｗ膜等の金属膜を順次積層してなるポリメタルゲート電極が用いられる。ポリメタルゲート電極は、ポリサイドゲート電極よりも抵抗が低いことから、より薄い膜厚で所望のシート抵抗を実現できる。
【００１８】
しかしながら、ポリメタルゲート電極には以下のような問題がある。ロジックＬＳＩでは上述したデュアルゲート構造が用いられる。そのため、ポリサイドゲート電極の場合と同様に、ロジックＬＳＩでポリメタルゲート電極を用いると、ポリメタルゲート電極の多結晶シリコン膜に不純物をイオン注入する工程と、ソース・ドレイン拡散層を形成するためにシリコン基板に不純物をイオン注入する工程をそれぞれ別々の工程で行なう必要が生じる。したがって、工程数が増大し、生産コストが上昇する。
【００１９】
ところで、ロジックＩＣとＤＲＡＭを混載させたＬＳＩにおいて、ＤＲＡＭのソース・ドレイン拡散層の表面にシリサイド膜を形成すると、メモリセルのｐｎ接合リーク電流が大きくなり、データの保持特性が悪くなる。また、ＤＲＡＭでは、上述したようにＳＡＣ構造が必要であることから、Ｗポリサイド電極が用いられる。
【００２０】
一方、ロジックＩＣでは、低電圧でできるだけ多くの電流を流すために、ＭＯＳトランジスタのしきい値電圧を低くする必要がある。そのためには、ｎチャネルＭＯＳトランジスタのゲート電極の多結晶シリコン膜にはＰやＡｓなどのｎ型不純物をドープしてｎ- 型とし、ｐチャネルＭＯＳトランジスタのそれにはＢＦ2 等のｐ型不純物をドープしてＰ+ 型とする必要がある。
【００２１】
トランジスタの高性能化は、ソース・ドレイン・ゲートを低抵抗化するだけでは不十分であり、トランジスタの特性ばらつきを小さくすることも非常に重要である。特性ばらつきの大きな原因の１つとしてしきい値電圧のばらつきがある。
【００２２】
ゲートの加工寸法（ゲート長）に対して、ＭＯＳトランジスタのしきい値電圧を測定すると、短チャネル領域でしきい値電圧の大きな低下が起こる。例えば、基板不純物濃度：５×１０17ｃｍ-3、ゲート酸化膜厚：４．０ｎｍ、ゲート幅（ｗ）：１０μｍ、ソース・ドレイン拡散層の不純物濃度：５×１０17ｃｍ-3、ソース・ドレイン拡散層の接合深さ（ｘj ）:０．１５μｍのｎチャネルＭＯＳトランジスタについて、しきい値電圧のチャネル長依存性を調べたところ、チャネル長が０．２μｍ以下になると、しきい値電圧が急激に低下することが分かった。
【００２３】
チャネルのコンダクタンスはゲート長が短いほど高いため、ＬＳＩ回路ではよりゲート長の短いＭＯＳトランジスタを採用したい。ところが、ゲート長が１０〜１５ｎｍ変化しただけでしきい値電圧が５０ｍＶ以上変化するため、このようなゲート長の短いＭＯＳトランジスタを採用すると、加工寸法のばらつき、ゲート酸化膜の膜厚のばらつき、ソース・ドレイン拡散層の不純物濃度分布のばらつきなどの影響によって、しきい値電圧のばらつきが起こり易くなる。これはＬＳＩの歩留り低下の大きな原因になる。
【００２４】
加工寸法のばらつきの次にしきい値電圧のばらつきに大きく影響するのが、素子領域端部における素子分離絶縁膜の形状である。素子と素子の間の分離が０．３μｍ程度以下の高集積回路では、シリコン基板に０．２〜０．３μｍの深さまでトレンチ（素子分離溝）を堀り、それを埋め込むように酸化膜をＣＶＤ法を用いて基板全面に堆積し、トレンチ外の余剰な酸化膜を化学的機械的研磨（ＣＭＰ：Chemical Mechanical Polishing）で除去することで素子分離を行うというＳＴＩ（Shallow Trench Isolation）が一般に用いられている。
【００２５】
従来、ＴＥＯＳ／オゾン系のＣＶＤ−ＳｉＯ2 膜による埋込みが行われてきおり、図２４（ａ）に示すように、シリコン基板９１に形成したトレンチ（素子分離溝）のアスペクト比が１〜１．５程度の場合には、ボイドを招くことなく酸化膜９２でトレンチを埋め込むことが可能である。
【００２６】
しかし、素子の微細化に伴いトレンチのアスペクト比が１．５よりも高くなると、トレンチ内を隙間なく酸化膜で埋め込むことが困難になり、図２４（ｂ）に示すように、酸化膜９２の中央部にボイド（す）９３が生じ、不完全な埋込み形状となる。
【００２７】
ボイド９３が生じると、その隙間に水分が吸収されやすいために吸湿性が高くなり、素子特性が劣化する。さらに、ボイド９３のできかたや吸湿の度合いにはばらつきがあるので、ボイド９３は素子特性のばらつきを招く原因となる。
【００２８】
これを解決するために、ＨＤＰプラズマＴＥＯＳを用いた埋め込みが提案されている。しかし、アスペクト比が２〜２．５を超えると、酸化膜の埋込みが不完全になり、この場合にも図２４（ｂ）に示したようなボイド９３が生じる。
【００２９】
基板バイアスを印加し、堆積した酸化膜をエッチングしながら酸化膜９２の成膜を行うと、酸化膜９２の込み形状はよくなるが、図２５に示すように、トレンチ底部の基板表面に結晶欠陥９４が生じ、素子特性が劣化する。さらに、結晶欠陥９４の程度にはばらつきがあるので、結晶欠陥９４は素子特性のばらつきを招く原因となる。
【００３０】
また、図２４および図２５で説明したＳＴＩの場合、酸化膜（堆積絶縁膜）９２のエッチング速度が速いため、ＬＳＩの製造工程にある複数回の希フッ酸または希釈した弗化アンモンなどによるウエットエッチング処理で、トレンチ上部のエッジに図２６に示すようなディヴォット９５が生じる。
【００３１】
この場合、ディヴォット９５にゲート電極が食い込み、ここに見かけ上しきい値電圧の低いトランジスタ（コーナトランジスタ）が形成される。ディヴォット９５の深さや形状は、パターン依存性があるため、コーナトランジスタのしきい値電圧はゲート幅により大きくばらつき、これは本来のＭＯＳトランジスタのしきい値電圧のばらつきを招く原因となる。さらに、コーナトランジスタが存在すると、図２７に示すようにハンプが生じ、素子特性が劣化する。また、ディヴォット９５の深さや形状はウェハ面内で不均一であるため、素子特性のばらつきをさらに大きくする。
【００３２】
このような問題を解決するために、図２８に示すように、素子領域と素子分離領域との界面に熱酸化膜９６を挟む方法が行われるが、熱酸化膜９６を介在させた場合においても程度は軽くなるが、酸化膜９２のエッチング速度が大きいために、図２８に示すように、トレンチ上部において酸化膜９２，９６の後退が起こり、しきい値電圧のばらつきが問題になる。
【００３３】
また、図２９に示すように、シリコン基板９１上に酸化膜９２を先に形成し、次に素子領域に対応した領域の酸化膜９２をエッチングにより除去し、次にエッチングによって現れた基板表面（Ｓｉ）を成長核に用いたエピタキシャル成長によって、素子領域にシリコン層９７を選択成長させる方法が提案されている。しかし、この方法では、ファセット９８（斜めの結晶面）が形成され、ファセット９８の部分にゲート電極が食い込み、図２６に示したディヴォット９５のある構造の場合と同様な問題が生じる。
【発明の開示】
【発明が解決しようとする課題】
【００３４】
本発明の目的は、素子特性のばらつきが抑制されたＭＯＳ型素子を有する半導体装置を提供することにある。
【課題を解決するための手段】
【００３５】
本発明に係る半導体装置は、基板の半導体領域に埋め込まれた素子分離絶縁膜と、前記素子分離絶縁膜によって素子分離され、上部が前記素子分離絶縁膜の表面よりも上に突出し、前記半導体領域の半導体層と、この半導体層にソース・ドレイン領域、ゲート絶縁膜およびゲート電極が形成され、かつ、前記ゲート電極がチャネル幅方向に平行な面の断面において前記素子分離絶縁膜上に形成されてなるＭＯＳ型素子とを具備してなり、前記ゲート電極下の前記半導体層の上面位置が、前記ゲート電極下の前記素子分離絶縁膜の上面位置よりも、２０ｎｍ以上高いことを特徴とする。
【発明の効果】
【００３６】
本発明によれば、素子分離絶縁膜の上面位置とＭＯＳ型素子が形成された半導体層（素子領域の半導体層）の上面位置との差を所定値にすることによって、素子特性のばらつきを効果的に抑制できるようになる。
【発明を実施するための最良の形態】
【００３７】
以下、図面を参照しながら本発明の実施形態を説明する。
【００３８】
（第１の実施形態）
図１および図２は、本発明の第１の実施形態に係る素子分離構造の形成方法を示す工程断面図である。
【００３９】
まず、図１（ａ）に示すように、単結晶のシリコン基板１上に素子分離絶縁膜としての熱酸化膜２を形成する。熱酸化膜２を形成するための熱酸化は、９００℃以上の雰囲気、通常は水蒸気／酸素雰囲気で行われ、これにより密度が高く、フッ酸や弗化アンモンに対するエッチング速度が遅い熱酸化膜２が得られる。よりエッチング速度の遅い酸化膜２は、１０気圧以上の高圧酸化性雰囲気下で熱酸化を行うことで得られる。
【００４０】
次に図１（ｂ）に示すように、フォトリソグラフィおよび異方性エッチングを用いて、素子形成領域に対応した部分の熱酸化膜２を選択的に除去し、熱酸化膜２に開口部を開口する。
【００４１】
ここで、フォトレジストの露光には例えばＫｒＦまたはＡｒＦエキシマレーザーを用い、異方性エッチングには例えば反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）を用いる。
【００４２】
次に開口部底面の基板表面の炭素やフッ素からなる汚染層を酸化し、希釈したフッ酸または弗化アンモンにより、開口部底面の基板表面の自然酸化膜の除去を行う。この後、水素を含むガス雰囲気中での熱処理により、開口部底面の基板表面の自然酸化膜の除去をさらに行う。
【００４３】
次に図１（ｃ）に示すように、露出した基板表面を成長核（シード）に用いてシリコン基板１上にエピタキシャル層３を選択成長させる。エピタキシャル層３は熱酸化膜２よりも厚く、かつ熱酸化膜２上にはみだすように選択成長させる。
【００４４】
エピタキシャル層３は、シリコン層、シリコンゲルマニウム層（ゲルマニウムがシリコンに対して１０〜９０％の濃度範囲で固溶した合金膜）、またはゲルマニウム層である。
【００４５】
シリコンのソースガスとしてはジクロルシランを通常用いる。また、残留水蒸気分圧および酸素分圧が１０-9Ｔｏｒｒ以下の成膜装置を用いる場合には、モノシラン、ジシランまたはトリシランを用いても良い。
【００４６】
ゲルマニウムのソースガスとしては、ゲルマン（ＧｅＨ4 ）または四弗化ゲルマン（ＧｅＦ4 ）を用いる。シリコンゲルマ膜の形成は、いずれのソースガスの組み合わせも可能で、通常、モノシランとゲルマンとの組合せが用いられる。
【００４７】
選択成長を確実に行うためにＨＣｌを添加しても良い。エピタキシャル成長温度は７００℃から１１００℃までの範囲内で、使用するガスの種類と堆積する膜厚、膜質により所望の条件下で成膜すれば良い。
【００４８】
次に図２（ｄ）に示すように、ＣＭＰまたは機械的研磨（ＭＰ：Mechanical Polishing）により、熱酸化膜２の開口部の外部の余剰なエピタキシャル層３を除去し、表面を平坦化する。
【００４９】
次に図２（ｅ）に示すように、素子形成領域に残ったエピタキシャル層３の表面を１０−５０ｎｍ程度エッチングして、図２（ｄ）の工程でエピタキシャル層３の表面に形成された結晶損傷層を除去する。この結果、エピタキシャル層３の表面は熱酸化膜２の表面よりも下に位置するようになる。
【００５０】
上記エッチングは、エピタキシャル層３がシリコン層およびシリコンゲルマニウム層の場合、例えば硝酸に１０％以下のフッ酸を混合させた液を酢酸または純水で希釈した液を使用したウエットエッチングである。
【００５１】
また、ゲルマニウム層の場合には、硝酸に１０％以下のフッ酸を混合させた液を酢酸または純水で希釈した液を用いたウエットエッチング、または硫酸（必要があれば加熱または水で希釈するなりして、エッチング速度を制御する。）を用いたウエットエッチングである。
【００５２】
最後に、水素を含む雰囲気中での熱処理によって、エピタキシャル層３の表面を原子層レベルで平坦化するとともに、熱酸化膜２とエピタキシャル層３との界面の歪みを緩和し、界面準位密度を５×１０10ｃｍ-2程度以下に低減する。この後は、従来と同様に、エピタキシャル層３に所望の半導体素子、例えばＭＯＳトランジスタを形成する工程が続く。
【００５３】
以上述べたように本実施形態によれば、エピタキシャル層３によって開口部を充填しているので、ばらつきの原因となるボイドの発生を防止でき、さらにエピタキシャル層３を開口部外の熱酸化膜２上にはみだすように形成しているので、ばらつきの原因となるファセットの発生も防止できる。したがって、本実施形態によれば、素子の微細化を進めても、素子特性のばらつきを効果的に抑制できる素子分離構造を実現できるようになる。
【００５４】
なお、本実施形態では、エピタキシャル層３の表面が熱酸化膜２の表面よりも下に位置するようにしたが、逆に熱酸化膜２の表面のほうが低くても良く、あるいは両者が同じ高さであっても良い。要は、エピタキシャル層３を熱酸化膜２よりも厚く、かつ熱酸化膜２上にはみだすように選択成長させた後、余剰なエピタキシャル層３を除去すれば、特性ばらつきの原因となるボイドおよびファセットを防止できるので、最終的な素子分離構造は適宜選択すれば良い。
【００５５】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る素子分離構造の形成方法を示す工程断面図である。なお、図１および図２と対応する部分には図１および図２と同一符号を付し、詳細な説明は省略する。
【００５６】
まず、図１（ａ）〜図１（ｃ）に示した工程を行う。
【００５７】
次に図３（ａ）に示すように、表面を平坦にするために全面にシリコン膜４を形成する。シリコン膜４の代わりにシリコンゲルマニウム膜、またはゲルマニウム膜を形成しても良い。
【００５８】
次に図３（ｂ）に示すように、熱酸化膜２の開口部の外部のシリコン膜４およびエピタキシャル層３をＣＭＰまたはＭＰによって除去し、表面を平坦にする。ここで、エピタキシャル層３の厚さは熱酸化膜２の開口部の寸法の違いや密度の違いによって変わるというパターン依存性を持っているが、シリコン膜４によって表面が平坦になっているので、パターン依存性が改善され、ＣＭＰ等後の表面の平坦性は十分に高くなる。この後の工程は、第１の実施形態の図２（ｅ）の工程以降と同じである。
【００５９】
（第３の実施形態）
図４および図５は、本発明の第３の実施形態に係る素子分離構造の形成方法を示す工程断面図である。本実施形態は第１の実施形態をＳＯＩ基板に適用した例である。
【００６０】
まず、図４（ａ）に示すように、単結晶のシリコン基板１１上に、ＣｅＯ2 、ＹＳＺ（Yttrium Stabilized Zirconia）、ＣａＦ2 またはダイヤモンドなどの絶縁物からなる単結晶絶縁膜１２を形成した後、単結晶絶縁膜１２上に素子分離絶縁膜としての酸化膜１３を形成する。
【００６１】
酸化膜１３は９００℃以上の酸化性雰囲気で熱酸化により形成するか、あるいは堆積形成した後に９００℃以上の過熱を行うことによって形成する。このような方法により、フッ酸や弗化アンモンに対するエッチング速度の遅い酸化膜１３が得られる。さらにエッチング速度の遅い酸化膜１３を得るためには、１０気圧以上の高圧酸化性雰囲気下で熱酸化を行うと良い。
【００６２】
次に図４（ｂ）に示すように、フォトリソグラフィおよび異方性エッチングを用いて、素子形成領域に対応した領域の酸化膜１３を選択的に除去し、酸化膜１３に開口部を開口する。フォトレジストの露光には例えばＫｒＦまたはＡｒＦエキシマレーザーを用い、異方性エッチングには例えばＲＩＥを用いる。
【００６３】
次に単結晶絶縁膜１２の表面の炭素やフッ素からなる汚染層を酸化し、希釈したフッ酸または弗化アンモンにより、開口部底面の単結晶絶縁膜１２の表面の自然酸化膜の除去を行い、続いて水素を含むガス雰囲気中での熱処理により、開口部底面の単結晶絶縁膜１２の表面の自然酸化膜の除去をさらに行う。
【００６４】
次に図４（ｃ）に示すように、露出した単結晶絶縁膜１２の表面を成長核（シード）に用いてエピタキシャル層１４を選択成長させる。エピタキシャル層１４は酸化膜１３よりも厚く、かつ酸化膜１３上にはみだすように選択成長させる。
【００６５】
エピタキシャル層１４は、シリコン層、シリコンゲルマニウム層（ゲルマニウムがシリコンに対して１０−９０％の濃度範囲で固溶した合金膜）、またはゲルマニウム層である。
【００６６】
シリコンのソースガスとしてはジクロルシランを通常用いる。また、残留水蒸気分圧および酸素分圧が１０-9Ｔｏｒｒ以下の成膜装置を用いる場合には、モノシラン、ジシランまたはトリシランを用いても良い。
【００６７】
ゲルマニウムのソースガスとしては、ゲルマン（ＧｅＨ4 ）または四弗化ゲルマン（ＧｅＦ4 ）を用いる。シリコンゲルマ膜の形成は、いずれのソースガスの組み合わせも可能で、通常、モノシランとゲルマンとの組合せが用いられる。
【００６８】
選択成長を確実に行うためにＨＣｌを添加しても良い。エピタキシャル成長温度は７００℃から１１００℃までの範囲内で、使用するガスの種類と堆積する膜厚、膜質により所望の条件下で成膜すれば良い。
【００６９】
次に図５（ｄ）に示すように、ＣＭＰまたはＭＰにより、酸化膜１３の開口部の外部の余剰なエピタキシャル層１４を除去し、表面を平坦化する。
【００７０】
次に図５（ｅ）に示すように、素子形成領域に残ったエピタキシャル層１４の表面を１０〜５０ｎｍ程度エッチングして、図５（ｄ）の工程でエピタキシャル層１４の表面に生じた結晶損傷層を除去する。この結果、エピタキシャル層１４の表面は酸化膜１３の表面よりも下に位置するようになる。
【００７１】
上記エッチングは、エピタキシャル層１４がシリコン層およびシリコンゲルマニウム層の場合、例えば硝酸に１０％以下のフッ酸を混合させた液を酢酸または純水で希釈した液を使用したウエットエッチングである。
【００７２】
また、ゲルマニウムの場合には、硝酸に１０％以下のフッ酸を混合させた液を酢酸または純水で希釈した液を用いたウエットエッチング、または硫酸（必要があれば加熱または水で希釈するなりして、エッチング速度を制御する。）を用いたウエットエッチングである。
【００７３】
最期に、水素を含む雰囲気中での熱処理によって、エピタキシャル層１４の表面を原子層レベルで平坦化するとともに、酸化膜１３とエピタキシャル層１４との界面の歪みを緩和し、界面準位密度を５×１０10ｃｍ-2程度以下に低減して、素子分離構造が完成する。この後は、従来と同様に、エピタキシャル層１４に所望の半導体素子、例えばＭＯＳトランジスタを形成する工程が続く。
【００７４】
なお、図４（ｃ）の工程で、エピタキシャル層１３の厚さのパターン依存性を改善するために、第２の実施形態と同様に、全面にシリコン膜等を形成しても良い。
【００７５】
本実施形態でも、同様に第１の実施形態と、ばらつきの原因となるボイド、ファセットの発生を防止でき、したがって素子の微細化を進めても、素子特性のばらつきを効果的に抑制できる素子分離構造を実現できるようになる。さらに、本実施形態によれば、従来よりもＳＯＩ基板における素子分離を容易に行えるようになる。
【００７６】
（第４の実施形態）
図６〜図９は本発明の第４の実施形態に係るＭＯＳトランジスタの製造方法を示す工程断面図である。
【００７７】
まず、図６（ａ）に示すように、単結晶のシリコン基板２１上に熱酸化により厚さ２００〜３００ｎｍ程度の熱酸化膜２２を形成する。熱酸化後に、ＮＯ、Ｎ2 Ｏ、ＮＨ3 または窒素ラジカルなどを用いて、熱酸化膜２２の表面から少なくとも１０〜２０ｎｍ程度の深さの領域をＳｉＮＯ膜などに変えても良い。
【００７８】
次に同図（ａ）に示すように、第１の実施形態と同様に、フォトリソグラフィおよび異方性エッチングを用いて、素子形成領域に対応した領域の熱酸化膜２２を選択的に除去し、次に熱酸化膜２２よりも厚く、かつ熱酸化膜２２上にはみだすようにエピタキシャル層２３を選択成長させ、次に第２の実施形態と同様に、エピタキシャル層２３の厚さのパターン依存性を改善するために、シリコン膜２４を全面に形成する。
【００７９】
エピタキシャル層２３は、シリコン層、シリコンゲルマニウム層、またはゲルマニウム層である。シリコン膜２４の代わりにシリコンゲルマニウム膜、またはゲルマニウム膜を形成しても良い。
【００８０】
次に図６（ｂ）に示すように、熱酸化膜２２の開口部の外部のシリコン膜２４およびエピタキシャル層２３をＣＭＰまたはＭＰによって除去し、表面を平坦にする。
【００８１】
この後、エピタキシャル層２３の表面の結晶性を改善するために、８００℃以上の温度、好ましくは９００℃以上の温度の水素雰囲気中で熱処理を行う。このような熱処理によって、Ｓｉ原子が表面で移動して原子レベルで平坦化され、結晶性が改善される。
【００８２】
以上述べた方法を用いると、０．１５μｍ以下の分離幅で容易に素子領域（エピタキシャル層２３）と素子分離領域（熱酸化膜２２）を形成できる（従来方法では０．１８μｍ程度が限界）。
【００８３】
この後は、ＭＯＳトランジスタの製造工程であり、まず、図６（ｃ）に示すように、エピタキシャル層２３上に厚さ３〜１０ｎｍ程度の熱酸化膜２５を形成する。
【００８４】
次に図７（ｄ）に示すように、熱酸化膜２５上にゲート電極と同じパターンのダミーゲート膜２６を形成する。ダミーゲート膜２６にはシリコン窒化膜とアモルファスシリコン膜との積層膜（ＳｉＮ／ａ−Ｓｉ膜）を用い、これを異方性エッチングにより加工することでダミーゲート膜２６を形成する。
【００８５】
ここで、ダミーゲート膜２６の上層の膜はシリコン窒化膜に限定されるものではなく、後工程（図７（ｆ））の層間絶縁膜３０の研磨による平坦化工程において、層間絶縁膜３０よりも研磨速度が遅くなる膜を使用すれば良い。
【００８６】
また、ダミーゲート膜２６の下層の膜はアモルファスシリコン膜に限定されるものではなく、熱酸化膜２５よりもエッチング速度の速い膜を使用すれば良い。具体的には、多結晶シリコン膜等のＳｉ系の膜であれば良い。
【００８７】
次に同図（ｄ）に示すように、熱酸化膜２５およびダミーゲート膜２６をマスクにして、イオン注入、プラズマドーピング、または気相拡散などの不純物導入法を用いて、基板表面に不純物を導入してソース・ドレイン領域のエクステンション領域（ＬＤＤ）２７を形成する。
【００８８】
上記不純物の電気的な活性化は、１００℃／ｓｅｃ以上の昇温速度が可能なＲＴＡ（Rapid Thermal Annealing）を用いて、８００〜１０００℃、３０秒以下の熱処理によって行う。
【００８９】
次に図７（ｅ）に示すように、厚さ５〜３０ｎｍ程度のシリコン窒化膜またはシリコン窒化酸化膜からなるゲート側壁絶縁膜２８をいわゆる側壁残しにより形成する。後工程のダミーゲート膜２６の除去工程時に、ゲート側壁絶縁膜２８が横方向に後退しないように、ゲート側壁絶縁膜２８とダミーゲート膜２６との間に厚さ１０ｎｍ以下の酸化膜が介在していることが望ましい。
【００９０】
次に同図（ｅ）に示すように、イオン注入、プラズマドーピングまたは気相拡散などの不純物導入法を用いて、基板表面に不純物を導入してソース・ドレイン領域の深い領域２９を形成する。上記不純物の電気的な活性化は１００℃／ｓｅｃ以上の昇温速度が可能なＲＴＡを用いて、８００〜９００℃、３０秒以下の熱処理によって行なう。
【００９１】
活性化した不純物の濃度を高めるために、電子ビームや紫外領域の波長を有するレーザー、水銀ランプまたはキセノランプを用いて、１０００℃以上、１秒以下の熱処理を行なっても良い。図７（ｄ）の工程における不純物の電気的な活性化を本工程で行っても良い。
【００９２】
この後、同図（ｅ）に示すように、ダミーゲート膜２６よりも厚い層間絶縁膜３０をＣＶＤ法により全面に堆積する。ここでは、層間絶縁膜３０として、ダミーゲート膜２６の上部の膜であるシリコン窒化膜よりも研磨速度を十分に速くできるＳｉＯ2 膜を用いる。
【００９３】
次に図７（ｆ）に示すように、ダミーゲート膜２６の表面が露出するまで、層間絶縁膜３０をＣＭＰにより研磨して表面を平坦にする。
【００９４】
次に図８（ｇ）に示すように、等方性エッチングと異方性エッチングを組み合わせたエッチングによりダミーゲート膜２６を除去した後、熱酸化膜２５をエピタキシャル層２３に結晶欠陥を形成しないようにエッチングにより除去して、開口部３１を形成する。
【００９５】
次に図８（ｈ）に示すように、開口部５１の底面にＢ、Ｇａ、Ｉｎ、Ｐ、ＡｓまたはＳｂのイオン３２を注入して、チャネル不純物ドーピング層３３を形成する。
【００９６】
このイオン注入は低温で行うことが好ましい。具体的には、基板温度を−６０℃以下、望ましくは−１００℃以下になるようにシリコン基板２１を冷却しながらイオン注入を行なう。
【００９７】
このような低温でイオン注入を行うと、原子空孔の集合化を抑制できるため、熱処理により結晶欠陥を完全に回復できる。注入角度はシリコン基板２１の表面に対して垂直または垂線から５°以内であることが好ましい。
【００９８】
上記不純物の活性化のための熱処理は、一度熱処理室を真空に引くか、またはＮもしくはＡｒなどの不活性ガスを十分に流して、酸素、水蒸気、二酸化炭素などの酸化剤が熱処理室内に混入しない状態で熱処理を開始することが望ましい。図８（ｉ）に熱処理後の断面図を示す。
【００９９】
この後、過酸化水素水、オゾン水を含む水溶液によるウエット処理、または酸素ラジカルもしくはオゾンを用によるドライ処理により、開口部３１の底面のエピタキシャル層３の表面に厚さ１ｎｍ以下の図示しない酸化膜を形成する。
【０１００】
次に図４（ｊ）に示すように、開口部３１の表面（底面および側面）を覆うように、Ｔａ2 Ｏ5 、ＴｉＯ2 、ＢＳＴＯまたはＣｅＯ2 などＳｉＯ2 よりも比誘電率の高い絶縁材料からなる、厚さ１〜２０ｎｍ程度のゲート絶縁膜３４を形成する。
【０１０１】
ゲート絶縁膜３４の膜厚が２０ｎｍを超えると、開口部３１内に占めるゲート絶縁膜３４の割合が大きくなりすぎて、ゲート抵抗が大きくなったり、あるいはゲート電圧によるチャネル部のキャリアの制御、すなわちしきい値電圧の制御が困難になる。
【０１０２】
ゲート絶縁膜３４をＣＶＤ法で形成する場合、不均一成長を防止するために、ゲート絶縁膜３４の形成前に、自然酸化膜やケミカルオキサイド膜等の表面酸化膜を除去し、次に酸素を１−２原子層分吸着させるか、もしくはＳｉ−Ｏ結合層を形成すると良い。この後、ＣＶＤ法でＴａ2 Ｏ5 、ＴｉＯ2 、ＢＳＴＯまたはＣｅＯ2 などの高誘電率絶縁物からなるゲート絶縁膜３４を形成する。また、厚さ２〜３ｎｍ程度のＳｉＯx Ｎy 膜を堆積したり、あるいは上記図示しない酸化膜の表面を５００℃以下の温度で窒素ラジカルなどを用いて窒化しても良い。
【０１０３】
また、１ｎｍ以下のＳｉＯx Ｎy 層上に上記Ｔａ2 Ｏ5 、ＴｉＯ2 などの高誘電率絶縁膜を形成しても良い。
【０１０４】
次に同図（ｊ）に示すように、ゲートの仕事関数を決定する金属導電性を有する導電性薄膜、例えば厚さ１０ｎｍ以下のＴｉＮ膜３５をゲート絶縁膜３４上に形成する。
【０１０５】
このとき、ＴｉＮ膜３５の結晶粒径が３０ｎｍ以下になるように、ＴｉＮの組成、堆積温度、圧力などの成膜条件を設定する。本実施形態では、３００℃以下の温度でＴｉとＮの比率が１：１よりもＮが過剰になるように、ＡｒとＮの分圧比を制御してＴｉＮ膜をスパッタ法により形成し、このＴｉＮ膜に３０％以下の酸素を添加することによってＴｉＮ膜３５を形成する。
【０１０６】
添加する酸素の濃度を１％から１０％にすることにより、ＴｉＮ膜３５の結晶粒径を１０ｎｍ以下にすることが可能となる。酸素濃度をこれ以上に増加させると、電気導電率が低下して金属的な伝導を示さなくなるためそれ未満にすることが必要である。
【０１０７】
また酸素以外にＴｉＮ膜にＢ（ボロン）やＣ（カーボン）を添加して、結晶粒径を無添加のＴｉＮ膜よりも小さくすることが可能であり、１０−３０％のＢやＣの添加によりアモルファスにすることができる。
【０１０８】
ＢやＣの添加は、ＴｉＮをスパッタする際にＢやＣを含む化合物ガス、例えばボロン水素化物またはカーボン水素化物、Ｂ弗化物またはＣ弗化物を用いるか、スパッタターゲットとしてＢまたはＣを含むＴｉターゲットをＡｒとＮの混合ガス中で化成スパッタするか、ＢまたはＣを含むＴｉＮターゲットをＡｒでスパッタすることにより可能である。ＴｉＮにＯ、Ｂ、Ｃなどの不純物を添加し、ＴｉＮの組成を制御することにより、仕事関数を４．５ｅＶ以下に設定することが可能である。
【０１０９】
また、ＴｉＣｌ4 とＮＨ3 を用いたＣＶＤ法を用いて６００℃以下の温度でＴｉとＮの比率が１：１よりもＮが過剰になるように成膜しても良い。６００℃よりも高い温度にすると、ＴｉＮ膜の表面の凹凸が著しく大きくなり、その上に低抵抗金属膜を均一に形成することができなくなる。
【０１１０】
また、スパッタ法で形成したＴｉＮ膜と同様に３０％以下の酸素を添加する方法を用いて微結晶化しても良い。添加する酸素の濃度は望ましくは１〜１０％の範囲であり、このような酸素量により結晶粒径を３０ｎｍ以下にすることが可能となる。膜厚を１０ｎｍ程度以下にすれば、結晶粒径を１０ｎｍ以下に制御することが可能である。
【０１１１】
また、ジメチルアミノチタン（Ｔｉ｛Ｎ（ＣＨ3 ）2 ｝4 やジメチルアミノチタン（Ｔｉ｛Ｎ（ＣＨ3 ）2 ｝4 を水素を含む雰囲気中で熱分解またはプラズマを用いてＴｉＮ膜およびＴｉＣＮ膜を形成しても良い。
【０１１２】
ゲート電極の比抵抗が５０μΩ・ｃｍ以上でも良い場合には、ゲート電極すべてをＴｉＮ膜で形成しても良い。この場合には、膜厚が５０ｎｍ以上のＴｉＮ膜を形成する必要があるため、柱状または針状結晶で配向性のある膜またはアモルファス膜であることが必要である。
【０１１３】
ＴｉＮ以外の電極材料としては、例えばＴａ窒化物、Ｎｂ窒化物、Ｚｒ窒化物、Ｈｆ窒化物などの金属窒化物、あるいは金属炭化物、金属硼化物、金属−Ｓｉ窒化物、金属−Ｓｉ炭化物、金属炭素窒化物などがある。
【０１１４】
望ましくは、これらの電極材料からなる、ゲートの仕事関数を決定する金属導電性を有する導電性薄膜とゲート絶縁膜３４との熱的な安定性のためには、導電率を５０％以上低下させない範囲内で酸素を添加することが有効である。また、これらの電極材料はＴａ酸化物、Ｔｉ酸化物、Ｚｒ酸化物、Ｈｆ酸化物、Ｃｅ酸化物との界面の熱的な安定性も優れている。
【０１１５】
最後に、図９（ｋ）に示すように、開口部３６内にゲート電極３６を埋込み形成してＭＯＳトランジスタが完成する。ゲート電極３６の１つの形成方法としては、スパッタ法によりＡｌ膜を全面に形成し、リフローにより開口部３１内をＡｌ膜で充填し、開口部３１外の余剰なＡｌ膜、ゲート絶縁膜３４およびＴｉＮ膜３５をＣＭＰまたはＭＰにより除去する方法がある。他の方法としては、ＣＶＤ法によりＷ膜など比抵抗が低い金属膜を開口部３１内を充填するように全面に堆積した後、開口部３１外の余剰な上記金属膜、ゲート絶縁膜３４およびＴｉＮ膜３５をＣＭＰまたはＭＰ用により除去する方法がある。
【０１１６】
ソース・ドレイン領域を低抵抗化する必要がある場合には、図７（ｄ）の工程と図７（ｅ）の工程との間に、ＣｏＳｉ2 層またはＴｉＳｉ2 層などの金属シリサイド層をソース・ドレイン領域の表面に形成する工程を追加すると良い。
【０１１７】
ここで、ソース・ドレイン領域２９の深さが１００ｎｍ以下の場合には、ソース・ドレイン領域２９上にシリコン層、シリコンゲルマニウム層またはシリコンゲルマニウム炭素層をエピタキシャル成長させ、金属シリサイド層で侵食されるエピタキシャル層２３を、ソース・ドレイン領域２９とエピタキシャル２３との界面（ｐｎ接合界面）から５ｎｍ以上遠ざけることが好ましい。
【０１１８】
本実施形態では、ダマシンゲート型のＭＯＳトランジスタの製造方法について説明したが、通常のＭＯＳトランジスタを製造するには、図７（ｄ）の工程でダミーゲート膜２６の代わりに、通常のｎ型もしくはｐ型のポリシリコン膜、シリサイド膜／金属膜の積層膜、またはシリサイド膜／ｎ型もしくはｐ型のポリシリコン膜の積層膜からなるゲート電極を形成すれば良い。ゲート電極上に酸化膜よりもエッチング速度の遅い窒化膜などを積層しても良い。
【０１１９】
図１０は、本発明の方法および従来の方法で形成したＭＯＳトランジスタのしきい値電圧Ｖthのゲート長依存性を示す。本発明の方法で形成したＭＯＳトランジスタは、ファセット等による、素子分離領域と素子領域との境界における素子分離絶縁膜の後退がないものである。また、素子領域のＳｉ表面は素子分離絶縁膜表面より１５ｎｍ下方に後退させている。    従来の方法で形成したＭＯＳトランジスタは、ファセット等による、素子分離領域と素子領域との境界における素子分離絶縁膜の後退があるものである。
【０１２０】
図から、本発明の方法の形成したＭＯＳトランジスタのしきい値電圧Ｖthのばらつきは３０ｍＶ以下で小さいが、従来の方法の形成したＭＯＳトランジスタののそれは５０〜１００ｍＶ程度で大きいことが分かる。従来の方法でしきい値電圧Ｖthのばらつきが大きくなる理由は、従来の方法では素子分離絶縁膜の後退が生じ、その量がばらつきを持つためである。
【０１２１】
（第５の実施形態）
図１１および図１２は、本発明の第５の実施形態に係る素子分離構造の形成方法を示す工程断面図である。
【０１２２】
まず、図１１（ａ）に示すように、単結晶のシリコン基板４１の表面に厚さ２００ｎｍ程度の酸化膜４２を熱酸化により形成し、次に酸化膜４２上に厚さ５０ｎｍ程度のシリコン窒化膜４３をＣＶＤ法により形成する。シリコン基板４１の導電型はｐ型、面方位は（１００）である。
【０１２３】
ここでは、酸化膜４２の膜厚を２００ｎｍとしたが４００ｎｍでも良く、その場合には例えば１０００℃でシリコン基板４１を酸化する。また、シリコン窒化膜４３の膜厚を５０ｎｍとしたが１５ｎｍでも良く、その場合には例えばＳｉＣｌ2 Ｈ2 とＮＨ3 を用いた減圧ＣＶＤ法で形成する。
【０１２４】
次に図１１（ｂ）に示すように、フォトリソグラフィとＲＩＥを用いてシリコン窒化膜４３、酸化膜４２を加工して、素子形成領域に対応した領域にシリコン基板４１に達する開口部４４を形成する。ここで、シリコン窒化膜４３はフォトレジストをマスクにしてエッチングし、酸化膜４２は上記フォトレジストを剥離し、フォトレジストのパターンが転写されたシリコン窒化膜４３をマスクにしてエッチングする。なお、フォトレジストをマスクにしてシリコン窒化膜４３および酸化膜４２をエッチングしても良い。
【０１２５】
次にエピタキシャル成長の前処理として、ＣＦ4 と酸素の混合ガスを用いたＣＤＥ（Chemical Dry Etching）法にて基板表面を１０ｎｍほどエッチングすることによって、ＲＩＥにより基板表面に生じたダメージ層を除去した後、希弗酸を用いたウエット処理により基板表面の自然酸化膜を除去する。ＣＤＥはＯ2 を用いたＲＩＥで置き換えることもできる。
【０１２６】
次に図１１（ｃ）に示すように、露出した基板表面を成長核（シード）に用いてエピタキシャル層４５を選択成長させる。エピタキシャル層４５は、開口部４４を充填し、シリコン窒化膜４３上にはみだすように選択成長させる。エピタキシャル層４５は、第１の実施形態と同様に、シリコン層、シリコンゲルマニウム層、またはゲルマニウム層である。シリコン層の場合には、例えばＳｉＨ4 とＨ2 との混合ガスを用いたり、ＳｉＨ2 Ｃｌ2 とＨ2 の混合ガス、あるいはこれらにＨＣｌを添加したガスを用いる。
【０１２７】
次に図１２（ｄ）に示すように、開口部４４の外部の余剰なエピタキシャル層４５を、Ｓｉに対するＳｉＮの研磨レートが十分に遅い条件のＣＭＰにより除去し、表面を平坦にする。砥粒には例えばセリアを用いる。
【０１２８】
次に図１２（ｅ）に示すように、熱酸化により１５０ｎｍ程度の厚さの酸化層４６を形成する。このとき、酸化層４６とエピタキシャル層４５との界面の位置は、シリコン窒化膜４３の表面の位置よりもおよそ７５ｎｍだけ下方になる。
【０１２９】
次に図１２（ｆ）に示すように、酸化層４６をＲＩＥにより選択的に除去した後、シリコン窒化膜４３を燐酸液を用いたウエットエッチングにより選択的に除去する。この結果、素子形成領域のエピタキシャル層４５の表面の位置は素子分離領域の酸化膜４２の表面の位置よりも２５ｎｍだけ下方になる。ここでは、酸化層４６をＲＩＥにて除去したが、ＢＨＦあるいはＤＨＦ溶液を用いたウエットエッチングにより除去しても良い。この後は、従来と同様に、エピタキシャル層４５に所望の半導体素子を形成する工程が続く。
【０１３０】
本実施形態でも、第１の実施形態と同様に、ボイドやファセットの発生を防止でき、第１の実施形態と同様の効果が得られる。
【０１３１】
（第６の実施形態）
図１３は、本発明の第６の実施形態に係る素子分離構造の形成方法を示す工程断面図である。なお、図１１および図１２と対応する部分には図１１および図１２と同一符号を付し、詳細な説明は省略する。
【０１３２】
まず、第５の実施形態の図１１（ａ）〜図１２（ｄ）に示した工程を行う。
【０１３３】
次に図１３（ａ）に示すように、熱酸化によって５０ｎｍ程度の厚さの酸化層４６を形成する。このとき、酸化膜４２とシリコン窒化膜４３との界面の位置は、酸化層４６とエピタキシャル層４５との界面の位置よりもおよそ２５ｎｍだけ下方になる。シリコン窒化膜４３の膜厚を１５ｎｍとした場合には、例えば９００℃で１０ｎｍ程度の熱酸化をする。
【０１３４】
最期に、図１３（ｂ）に示すように、酸化層４６をＲＩＥにより選択的に除去して素子分離構造が完成する。この後に、第１の実施形態と同様に、表面を原子レベルで平坦化するための熱処理を行っても良い。素子形成領域のエピタキシャル層４５の表面の位置は素子分離領域のシリコン窒化膜４３の表面の位置よりも２５ｎｍだけ下方になる。１０ｎｍ程の熱酸化した場合には、１０ｎｍ程度だけ下方になる。
【０１３５】
（第７の実施形態）
図１４は、本発明の第７の実施形態に係る素子分離構造の形成方法を示す工程断面図である。なお、図１１および図１２と対応する部分には図１１および図１２と同一符号を付し、詳細な説明は省略する。
【０１３６】
まず、第５の実施形態の図１１（ａ）〜図１１（ｂ）に示した工程（ＲＩＥにより生じたダメージ層の除去、自然酸化膜の除去を含む）を行う。
【０１３７】
次に図１４（ａ）に示すように、露出した基板表面を成長核（シード）に用いて、シリコン窒化膜４３上にはみださないように、エピタキシャル層４５を選択成長させる。したがって、開口部４４内にはファセットが生じることになる。また、ここでは、エピタキシャル層４５の表面をシリコン酸化膜４２の表面よりも少しだけ高くなるように選択成長を行う。
【０１３８】
次に図１４（ｂ）に示すように、１０Ｔｏｒｒ程度の減圧Ｈ2 雰囲気中での１０００℃、５分程度のアニールによりエピタキシャル層４５を流動させ、エピタキシャル層４５の表面を平坦にする。この結果、ファセットは消滅する。また、エピタキシャル層４５の表面はシリコン酸化膜４２の表面よりも低くなる。
【０１３９】
最後に、図１４（ｃ）に示すように、シリコン窒化膜４３を燐酸によるウエットエッチングにより選択的に除去して、素子分離構造が完成する。
【０１４０】
（第８の実施形態）
図１５は、本発明の第８の実施形態に係る半導体装置の製造方法を示す工程断面図である。なお、図１１および図１２と対応する部分には図１１および図１２と同一符号を付し、詳細な説明は省略する。
【０１４１】
まず、第５の実施形態の図１１（ａ）〜図１２（ｄ）までの工程を行う。
【０１４２】
次に図１５（ａ）に示すように、シリコン窒化膜４３を熱燐酸処理あるいはフッ酸グリセロール処理などによるエッチングによりプルバック（pull back）し、エピタキシャル層４５の周囲のシリコン窒化膜４３を除去し、開口部４７を形成する。
【０１４３】
次に図１５（ｂ）に示すように、エピタキシャル層４５の表面から１５０ｎｍ程度の深さまでの領域を熱酸化して酸化層４６を形成する。この結果、酸化層４６とエピタキシャル層４５との界面の位置は、シリコン窒化膜４２の表面の位置よりもおよそ７５ｎｍだけ下方になる。
【０１４４】
このとき、酸化種が開口部４７を通って酸化膜４２とエピタキシャル層４５との界面に拡散し、その界面を熱酸化することで、良好な素子分離特性を得ることができる。また、この熱酸化によってＣＭＰにより劣化したエピタキシャル４５の結晶性が回復する。
【０１４５】
最期に、図１５（ｃ）に示すように、酸化層４６をＲＩＥにより選択的に除去した後、シリコン窒化膜４３を燐酸によるウエットリエッチングにより選択的に除去して、素子分離構造が完成する。素子形成領域のエピタキシャル層４５の表面の位置は素子分離領域の酸化膜４２の表面の位置よりも２５ｎｍだけ下方になる。
【０１４６】
（第９の実施形態）
図１６および図１７は、本発明の第９の実施形態に係る素子分離構造の形成方法を示す工程断面図である。なお、図１１および図１２と対応する部分には図１１および図１２と同一符号を付し、詳細な説明は省略する。
【０１４７】
まず、図１６（ａ）に示すように、第５の実施形態と同様に、シリコン基板４１上に厚さ２００ｎｍ程度の酸化膜４２、厚さ１０ｎｍ程度のシリコン窒化膜４３を順次形成する。次に同図（ａ）に示すように、シリコン窒化膜４３上に厚さ５０ｎｍ程度のＳｉＯ2 膜４８、厚さ５０ｎｍ程度のシリコン窒化膜４９をＣＶＤ法により順次形成する。
【０１４８】
次に図１６（ｂ）に示すように、フォトリソグラフィとＲＩＥを用いて酸化膜４２、シリコン窒化膜４３、ＳｉＯ2 膜４８およびシリコン窒化膜４９を加工して、シリコン基板４１に達する開口部４４を形成する。
【０１４９】
次にエピタキシャル成長の前処理として、ＲＩＥにより基板表面に生じたダメージ層をＯ2 −ＲＩＥにより除去した後、希弗酸を用いたウエット処理により基板表面の自然酸化膜を除去する。
【０１５０】
次に図１６（ｃ）に示すように、露出した基板表面を成長核（シード）に用いてエピタキシャル層４５を選択成長させる。エピタキシャル層４５は、開口部４４を充填し、シリコン窒化膜４９上にはみだすように選択成長させる。
【０１５１】
次に図１６（ｄ）に示すように、開口部４４の外部の余剰なエピタキシャル層４５を、Ｓｉに対するＳｉＮの研磨レートが十分に遅い条件のＣＭＰにより除去し、表面を平坦にする。
【０１５２】
次に図１７（ｅ）に示すように、エピタキシャル層４５の表面から１５０ｎｍ程度の深さまでの領域を熱酸化して酸化層４６を形成する。このとき、ＣＭＰにより劣化したエピタキシャル４５の結晶性が回復する。
【０１５３】
次に図１７（ｆ）に示すように、燐酸を用いたウエットエッチングによりシリコン窒化膜４９を除去し、続いてフッ酸を用いたウエットエッチングにより酸化層４６およびＳｉＯ2 膜４８を除去する。
【０１５４】
この後、エピタキシャル層４３を再び熱酸化し、酸化膜４２とエピタキシャル層４５との界面を改質する。これにより、良好な素子分離特性を得ることができる。このような界面改質が可能となる理由は、シリコン窒化膜４３の膜厚が１０ｎｍ程度と薄いからである。
【０１５５】
最期に、図１７（ｇ）に示すように、上記再酸化で形成された図示しないＳｉＯ2 膜、シリコン窒化膜４３を順次ウエットエッチングにより除去して、素子分離構造が完成する。
【０１５６】
（第１０の実施形態）
図１８は、本発明の第１０の実施形態に係る素子分離構造の形成方法を示す工程断面図である。
【０１５７】
まず、第５の実施形態の図１１（ａ）〜図１１（ｂ）の工程を行う。
【０１５８】
次に図１８（ａ）に示すように、ＣＶＤ法により厚さ５ｎｍのシリコン窒化膜を全面に形成した後、ＣＨＦ3 ガスを用いたＲＩＥにより上記シリコン窒化膜をエッチバックし、開口部４４の側壁にシリコン窒化膜５０を形成する。
【０１５９】
次にエピタキシャル成長の前処理として、ＣＦ4 と酸素の混合ガスを用いたＣＤＥ法にて基板表面を１０ｎｍほどエッチングすることによって、ＲＩＥにより基板表面に生じたダメージ層を除去する。この後、希弗酸を用いたウエット処理により基板表面の自然酸化膜を除去する。
【０１６０】
次に図１８（ｂ）に示すように、開口部４４内にエピタキシャル層４５内に埋め込み形成する。この工程は、第５の実施形態の図１１（ｃ）の工程（エピタキシャル層４５の選択成長）〜図１２（ｄ）の工程（ＣＭＰによる余剰なエピタキシャル４５の除去）と同じである。ここで、開口部４４の側壁にはシリコン窒化膜５０が形成されているので、ピタキシャル層４５の選択成長の際にファセットは生じない。この後の工程は、第５の実施形態の図１２（ｅ）の工程以降と同様である（図１８（ｃ），図１８（ｄ））。
【０１６１】
このようにして得られた素子領域のエピタキシャル４３にゲート酸化膜の膜厚が４ｎｍのＭＯＳトランジスタを作成し、その電流電圧特性を調べたところ、ハンプは観察されず、良好なトランジスタ特性が得られた。また、ウェハ面内に１００個のＭＯＳトランジスタを作成し、これらを評価したところ、異常なリーク電流は観察されなかった。さらに、素子分離領域端部には結晶欠陥の発生は認められなかった。これは応力の集中がないためと思われる。
【０１６２】
（第１１の実施形態）
図１９は、本発明の第１１の実施形態に係るＭＯＳトランジスタを説明するための断面図である。これはチャネル幅方向に平行な面の断面図である。
【０１６３】
図中、６１は素子領域のシリコン層（基板表面の半導体領域の半導体層）、６２は素子分離絶縁膜（シリコン酸化膜）、６３はゲート酸化膜、６４はゲート電極、ＰSiは基板（不図示）に対するシリコン層６１の上面位置、Ｐins.は基板に対する素子分離絶縁膜６２の上面位置をそれぞれ示している。シリコン層６１は、例えば第１〜第１０の実施形態のいずれかの方法で形成したものである。基板は通常のシリコン基板、ＳＯＩ基板のいずれでも良い。
【０１６４】
本実施形態が従来と異なる点は、上面位置ＰSi.を基準にした上面位置Ｐinsの高さ（段差量）δがゲート酸化膜６３の膜厚ｔoxの３倍以上５０ｎｍ以下（３ｔox≦δ≦５０ｎｍ）に設定されていることにある。
【０１６５】
３ｔox≦δ≦５０ｎｍに設定した理由は、後述するように、デバイス特性の特性変動、特にしきい電圧Ｖthの変動を従来よりも小さくできるからである。これにより製造プロセスに対しマージンを与えることが可能となる。また、素子形成領域のコーナ部における酸化膜厚が大きくなるため、段差量δの変動がコーナトランジスタ（corner）に与える影響が緩和される。
【０１６６】
図２０は、図１９のＭＯＳトランジスタを改良したＭＯＳトランジスタを示している。このＭＯＳトランジスタでは、ディヴォットを防止するために、素子分離絶縁膜６２が素子分離領域を越えてシリコン層６１上にも形成されている。前記シリコン層６１上における素子分離絶縁膜６２のチャネル幅方向の寸法６５はゲート酸化膜６３の膜厚以上であり、その分ゲート電極６４のチャネル幅方向の寸法が小さくなっている。
【０１６７】
図２１に、段差量δとしきい電圧Ｖthとの関係を三次元デバイスシミュレータにより解析した結果を示す。段差量δ≦０のＭＯＳトランジスタは、本実施形態のそれとは異なり、上面位置Ｐins.が上面位置ＰSiと同じか、または上面位置ＰSiよりも低いタイプのものである。
【０１６８】
図２１には、シミュレーション条件も示してある。その他の条件は以下の通りである。すなわち、寸法６５はゲート酸化膜６３の膜厚と同じである。また、シリコン層６１のｐ型不純物濃度（以下、基板濃度という。）は６．６×１０17ｃｍ-3、ゲート酸化膜６３の膜厚は６ｎｍ、ゲート電極６４は７．０×１０19ｃｍ-3の濃度の燐を含むポリシリコン膜、素子分離絶縁膜６２の埋め込まれた部分の膜厚（トレンチの深さ）は３００ｎｍ、ゲート酸化膜６３および素子分離絶縁膜６２はＴＥＯＳ膜（比誘電率：３．９）である。
【０１６９】
図２１から、２０ｎｍ≦δの領域において、しきい電圧Ｖthの段差量δに対する変動が小さくなっていることが分かる。これは、この領域ではコーナートランジスタの影響によるしきい電圧Ｖthの低下の影響を効果的に回避できるからであると考えられる。段差量δをゲート酸化膜６３の膜厚ｔoxに置き換えると、上記不等式は３ｔox≦δとなる。
【０１７０】
また、図２１から、３０ｎｍを越える範囲ではしきい電圧Ｖthの段差量δに対する変動がさらに小さくなっていることが分かる。ただし、段差量δが大きすぎると露光焦点がぼけたり、あるいは素子領域の開口部の側壁に不要なゲートポリシリコンが残り、ショートを起こす場合がある。このようなプロセス上の観点から、段差量δの上限は１００ｎｍが好ましく、５０ｎｍ以下がより好ましい。
【０１７１】
なお、段差量δ≦０の構造の場合には、後述するように、段差量δ≦５０ｎｍ以下であることが好ましい。
【０１７２】
本実施形態によれば、２０〜３０ｎｍの段差量δを選択することにより、プロセスばらつきに伴って変わる段差量δがσ値で１０ｎｍ程度ばらついたとしても、デバイスの特性であるしきい電圧Ｖthに与える影響、すなわちしきい電圧Ｖthのばらつきを５０ｍＶ以下に抑制することが可能である。
【０１７３】
また、しきい電圧Ｖthの制御性を改善できることから、オフリーク電流および飽和電流のばらつきを改善できる。
【０１７４】
また、本素子を実現するために、新たなプロセスを追加する必要が無い。制御すべきプロセスパラメータは段差量δのみである。より詳細には、素子分離に用いる絶縁膜のＣＭＰ量等である。したがって、プロセスにかかるコストは従来のまま歩留まりを上げることが可能であり、製造コストの削減化を図れる。
【０１７５】
なお、本実施形態では、ゲート酸化膜の膜厚が６ｎｍの場合について説明したが、６ｎｍよりも薄い場合でも、段差量δを３ｔox〜５０ｎｍの範囲に設定することにより、しきい電圧Ｖthのばらつきを小さくできる。段差量δの標準偏差σが１０ｎｍより大きくなるような大きなばらつきを持つような場合については、これを補償するために、σだけ段差量の設定値をシフトし、σ＋３tox 〜σ＋５０ｎｍ等とすれば良い。
【０１７６】
図２１に示した傾向は素子分離溝の深さには依存しないので、素子分離溝の深さの値は任意である。
【０１７７】
図２２に、接合深さＸj の異なるＭＯＳトランジスタについて、それらの段差量δとしきい電圧Ｖthとの関係を調べた結果を示す。図から、図２１に示した傾向は接合深さＸj に依存しないことが分かる。したがって、接合深さＸj の値は任意である。
【０１７８】
図２３に、基板濃度Ｎsub の異なるＭＯＳトランジスタについて、それらの段差量δとしきい電圧Ｖthとの関係を調べた結果を示す。図から、図２１に示した傾向は基板濃度Ｎsub に依存しないことが分かる。基板濃度の値が本実施形態と異なる場合、あるいは基板濃度に分布がある場合には、段差量δを３tox 〜５０ｎｍの範囲に設定することにより、しきい電圧Ｖthのばらつきを小さくできる。
【０１７９】
さらに、図２３から、段差量δ≦０ｎｍの場合、すなわち上面位置ＰSiが上面位置Ｐins.よりも高い場合でも、段差量δの標準偏差をδ／１０程度にコントロールすれば、段差量δ≦１０ｎｍの範囲においてしきい電圧Ｖthのばらつきを５０ｍＶ以下にすることも可能である。
【０１８０】
段差量が負となるような構造、すなわちゲート電極が素子領域を囲むような構造においては、段差量の増加によって縦方向に延びたゲートがコーナー部の空乏化に寄与のあるうちはしきい電圧Ｖthの急激な低下として観測されるが、基板濃度と酸化膜厚等できまる一定値を超えれば、それは縦方向のトランジスタをオンするだけでコーナー部に影響をもたらさない。偏差をしきい電圧Ｖthのばらつきが小さくなることが分かる。その理由は以下のように考えられる。
【０１８１】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、トランジスタの高性能化を図るために、しきい電圧のばらつきを抑制する場合について説明したが、このばらつきの抑制技術と従来技術で述べた低抵抗化の技術を適宜組み合わせても良い。これにより、トランジスタのさらなる高性能化を図ることが可能となる。
【０１８２】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【０１８３】
【図１】本発明の第１の実施形態に係る素子分離構造の形成方法を示す工程断面図
【図２】図１に続く同素子分離構造の形成方法を示す工程断面図
【図３】本発明の第２の実施形態に係る素子分離構造の形成方法を示す工程断面図
【図４】本発明の第３の実施形態に係る素子分離構造の形成方法を示す工程断面図
【図５】図４に続く同素子分離構造の形成方法を示す工程断面図
【図６】本発明の第４の実施形態に係るＭＯＳトランジスタの製造方法を示す工程断面図
【図７】図６に続く同ＭＯＳトランジスタの製造方法を示す工程断面図
【図８】図７に続く同ＭＯＳトランジスタの製造方法を示す工程断面図
【図９】図８に続く同ＭＯＳトランジスタの製造方法を示す工程断面図
【図１０】本発明の方法および従来の方法で形成したＭＯＳトランジスタのしきい値電圧Ｖthのゲート長依存性を示す図
【図１１】本発明の第５の実施形態に係る素子分離構造の形成方法を示す工程断面図
【図１２】図１１に続く同素子分離構造の形成方法を示す工程断面図
【図１３】本発明の第６の実施形態に係る素子分離構造の形成方法を示す工程断面図
【図１４】本発明の第７の実施形態に係る素子分離構造の形成方法を示す工程断面図
【図１５】本発明の第８の実施形態に係る半導体装置の製造方法を示す工程断面図
【図１６】本発明の第９の実施形態に係る素子分離構造の形成方法を示す工程断面図
【図１７】図１６に続く同素子分離構造の形成方法を示す工程断面図
【図１８】発明の第１０の実施形態に係る素子分離構造の形成方法を示す工程断面図
【図１９】本発明の第１１の実施形態に係るＭＯＳトランジスタを説明するための断面図
【図２０】図１９のＭＯＳトランジスタを改良したＭＯＳトランジスタを示す断面図
【図２１】段差量δとしきい電圧Ｖthとの関係を三次元デバイスシミュレータにより解析した結果を示す図
【図２２】接合深さＸj の異なるＭＯＳトランジスタについて、それらの段差量δとしきい電圧Ｖthとの関係を調べた結果を示す図
【図２３】基板濃度Ｎsub の異なるＭＯＳトランジスタについて、それらの段差量δとしきい電圧Ｖthとの関係を調べた結果を示す図
【図２４】従来のＳＴＩによる素子分離方法の問題点を説明するための断面図
【図２５】従来の他のＳＴＩによる素子分離方法の問題点を説明するための断面図
【図２６】図２４，図２５の従来の素子分離方法で生じるディヴォットを示す断面図
【図２７】ディヴォットにより生じる問題点を説明するためのドレイン電流のゲート電圧依存性を示す特性図
【図２８】従来の他のＳＴＩによる素子分離方法の問題点を説明するための断面図
【図２９】従来の他のＳＴＩによる素子分離方法の問題点を説明するための断面図
【符号の説明】
【０１８４】
１…シリコン基板、２…熱酸化膜、３…エピタキシャル層、４…シリコン膜、１１…シリコン基板、１２…単結晶絶縁膜、１３…酸化膜（素子分離絶縁膜）、１４…エピタキシャル層、２１…シリコン基板、２２…熱酸化膜、２３…エピタキシャル層、２４…シリコン膜、２５…熱酸化膜、２６…ダミーゲート膜、２７…ソース・ドレイン領域（エクステンション領域）、２８…ゲート側壁絶縁膜、２９…ソース・ドレイン領域、３０…層間絶縁膜、３１…開口部、３２…イオン、３３…チャネル不純物ドーピング層、３４…ゲート絶縁膜、３５…ＴｉＮ膜、３６…ゲート電極、４１…シリコン基板、４２…熱酸化膜、４３…シリコン窒化膜、４４…開口部、４５…エピタキシャル層、４６…酸化層、４７…開口部、４８…ＳｉＯ2 膜、４９，５０…シリコン窒化膜、６１…シリコン層、６２…シリコン酸化膜（素子分離絶縁膜）、６３…ゲート酸化膜、６４…ゲート電極。
【図１】
2008258635.tif 000003
【図２】
2008258635.tif 000004
【図３】
2008258635.tif 000005
【図４】
2008258635.tif 000006
【図５】
2008258635.tif 000007
【図６】
2008258635.tif 000008
【図７】
2008258635.tif 000009
【図８】
2008258635.tif 000010
【図９】
2008258635.tif 000011
【図１０】
2008258635.tif 000012
【図１１】
2008258635.tif 000013
【図１２】
2008258635.tif 000014
【図１３】
2008258635.tif 000015
【図１４】
2008258635.tif 000016
【図１５】
2008258635.tif 000017
【図１６】
2008258635.tif 000018
【図１７】
2008258635.tif 000019
【図１８】
2008258635.tif 000020
【図１９】
2008258635.tif 000021
【図２０】
2008258635.tif 000022
【図２１】
2008258635.tif 000023
【図２２】
2008258635.tif 000024
【図２３】
2008258635.tif 000025
【図２４】
2008258635.tif 000026
【図２５】
2008258635.tif 000027
【図２６】
2008258635.tif 000028
【図２７】
2008258635.tif 000029
【図２８】
2008258635.tif 000030
【図２９】
2008258635.tif 000031