(57)【要約】【課題】ＭＩＭ容量素子の占有面積の縮小を図ることができる、半導体装置およびその製造方法を提供する。【解決手段】半導体装置１では、容量素子用溝２１が、第３絶縁膜８の表面から第２絶縁膜６まで掘り下げて形成されている。そして、容量素子用溝２１の内面に沿って、膜状の下部電極２５が形成され、その下部電極２５の表面に沿って、容量膜２６が形成されている。この容量膜２６上には、容量膜２６を挟んで下部電極２５と対向する上部電極２８が設けられている。これにより、半導体装置１は、容量膜２６を下部電極２５および上部電極２８で挟み込んだ構造のＭＩＭ容量素子を備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
配線層と、
前記配線層上に積層された絶縁層と、
前記絶縁層をその表面から掘り下げて形成された溝と、
前記溝の内面に沿って形成された膜状の下部電極と、
前記下部電極の表面に沿って形成された容量膜と、
前記容量膜を挟んで前記下部電極と対向する上部電極とを含む、半導体装置。
【請求項２】
前記配線層の表層部には、前記溝と対向する位置にコンタクト配線が埋設され、
前記絶縁層には、前記溝の底面と前記コンタクト配線の表面との間を貫通するビアホールが形成されており、
前記下部電極は、前記溝の内面、前記ビアホールの側面、および前記コンタクト配線の表面における前記溝に臨む部分に沿って形成されている、請求項１に記載の半導体装置。
【請求項３】
前記上部電極は、銅を含む金属からなり、前記溝を埋め尽くしている、請求項１または２に記載の半導体装置。
【請求項４】
前記下部電極は、前記絶縁層への銅の拡散に対するバリア性を有する材料からなる、請求項３に記載の半導体装置。
【請求項５】
前記配線層は、その表層部に埋設された下層配線を備え、
前記絶縁層に埋設され、前記下層配線に接続された上層配線をさらに含む、請求項１ないし４のいずれかに記載の半導体装置。
【請求項６】
コンタクト配線および下層配線が表層部に埋設された配線層上に絶縁層を積層する工程と、
前記絶縁層をその表面から掘り下げて、前記コンタクト配線に対向する位置に第１溝を形成するとともに、前記下層配線に対向する位置に第２溝を形成する溝形成工程と、
前記溝形成工程後、前記第１溝および前記第２溝の内面および前記絶縁層の表面上に金属膜を形成する金属膜形成工程と、
少なくとも前記第１溝内の前記金属膜上に容量膜を形成する容量膜形成工程と、
前記金属膜上および前記容量膜上に、導電性を有する材料を前記第１溝および前記第２溝を埋め尽くすように堆積させることにより、導電性材料層を形成する工程と、
前記第１溝外および前記第２溝外の前記導電性材料層および前記金属膜を除去する工程とを含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭＩＭ（Metal-Insulator-Metal）構造の容量素子を備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
絶縁性の容量膜を下部電極および上部電極で挟み込んだ構造（ＭＩＭ構造）の容量素子（以下「ＭＩＭ容量素子」という。）は、抵抗成分が小さく、高容量密度化が可能であることから、特に無線通信用システムＬＳＩに搭載される容量素子として注目されている。
ＭＩＭ容量素子としては、Ａｌ（アルミニウム）を含む金属膜で下部電極および上部電極を形成したものが一般的であるが、さらなる抵抗の低減化を図るため、下部電極の材料に、Ａｌに代えて、より導電性の高いＣｕ（銅）を適用することが検討されている。
【０００３】
図３は、下部電極の材料としてＣｕを採用したＭＩＭ容量素子の模式的な断面図である。
ＭＩＭ容量素子９１は、半導体基板（図示せず）上に、層間絶縁膜９２を介して形成されている。Ｃｕからなる下部電極９３は、いわゆるダマシン法により、層間絶縁膜９２の表層部に形成された溝に埋設されている。下部電極９３の表面は、層間絶縁膜９２の表面とほぼ面一をなしており、この層間絶縁膜９２の表面および下部電極９３の表面上に、たとえば、ＳｉＮ（窒化シリコン）からなる容量膜９４が積層されている。上部電極９５は、たとえば、ＴｉＮ（窒化チタン）からなり、平面視で下部電極９３よりも小さいサイズの平板状に形成され、容量膜９４を挟んで下部電極９３に対向して配置されている。
【０００４】
容量膜９４および上部電極９５上には、層間絶縁膜９６が積層されている。この層間絶縁膜９６には、下部電極コンタクトプラグ９７と、上部電極コンタクトプラグ９８とが膜厚方向に貫通して設けられている。下部電極コンタクトプラグ９７は、容量膜９４をさらに貫通し、その下端が下部電極９３に接続されている。上部電極コンタクトプラグ９８の下端は、上部電極９５に接続されている。
【特許文献１】特開２００２−１８４９５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、このような構造のＭＩＭ容量素子を搭載した半導体装置では、ＭＩＭ容量素子が半導体基板上で広い面積を占め、このことが小型化を妨げる原因の一つとなっている。
そこで、本発明の目的は、ＭＩＭ容量素子の占有面積の縮小を図ることができる、半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
前記の目的を達成するための請求項１記載の発明は、配線層と、前記配線層上に積層された絶縁層と、前記絶縁層をその表面から掘り下げて形成された溝と、前記溝の内面に沿って形成された膜状の下部電極と、前記下部電極の表面に沿って形成された容量膜と、前記容量膜を挟んで前記下部電極と対向する上部電極とを含む、半導体装置である。
この構成によれば、配線層上の絶縁層に、溝が、絶縁層の表面から掘り下げて形成されている。溝の内面に沿って、膜状の下部電極が形成され、その下部電極の表面に沿って、容量膜が形成されている。そして、容量膜上には、容量膜を挟んで下部電極と対向する上部電極が設けられている。これにより、半導体装置は、容量膜を下部電極および上部電極で挟み込んだ構造のＭＩＭ容量素子を備えている。
【０００７】
このＭＩＭ容量素子では、下部電極および容量膜が溝の内面に沿って形成されており、下部電極と上部電極との対向し合う部分の面積（対向面積）が溝の占有面積よりも大きい。したがって、平行平板状の下部電極および上部電極を備えるＭＩＭ容量素子と比較して、小さい占有面積（平面サイズ）で、同じ容量を確保することができる。よって、半導体装置におけるＭＩＭ容量素子の占有面積の縮小を図ることができる。
【０００８】
請求項２記載の発明は、前記配線層の表層部には、前記溝と対向する位置にコンタクト配線が埋設され、前記絶縁層には、前記溝の底面と前記コンタクト配線の表面との間を貫通するビアホールが形成されており、前記下部電極は、前記溝の内面、前記ビアホールの側面、および前記コンタクト配線の表面における前記溝に臨む部分に沿って形成されている、請求項１に記載の半導体装置である。
【０００９】
この構成によれば、配線層の表層部には、コンタクト配線が埋設され、絶縁層には、そのコンタクト配線の表面と溝の底面との間を貫通するビアホールが形成されている。そして、溝の内面だけでなく、ビアホールの側面上およびコンタクト配線の表面における溝に臨む部分上にも、下部電極が形成されている。これにより、下部電極と上部電極との対向面積をさらに増大させることができ、ＭＩＭ容量素子の占有面積のさらなる縮小（言い換えれば、ＭＩＭ容量素子の容量のさらなる増大）を図ることができる。また、下部電極とコンタクト配線とが接するので、このコンタクト配線を介して下部電極への給電を達成することができる。
【００１０】
請求項３に記載のように、前記上部電極は、銅を含む金属からなり、前記溝を埋め尽くしていてもよい。この場合、請求項４に記載のように、前記下部電極は、前記絶縁層への銅の拡散に対するバリア性を有する材料からなることが好ましい。
銅を含む金属からなる上部電極は、いわゆるダマシン法によって、下部電極および容量膜が配置された溝を埋め尽くすように形成することができる。上部電極が銅を含む金属からなる場合に、下部電極が銅の拡散に対するバリア性を有していれば、上部電極を構成する金属中の銅が絶縁層に拡散することを防止することができる。
【００１１】
また、請求項５に記載のように、前記配線層は、その表層部に埋設された下層配線を備え、前記半導体装置は、前記絶縁層に埋設され、前記下層配線に接続された上層配線を備えていてもよい。この場合、下層配線の形成と並行して、コンタクト配線を形成することができる。また、上層配線の形成と並行して、上部電極を形成することができる。つまり、下層配線および上層配線からなる配線構造の形成と並行して、ＭＩＭ型容量素子を形成することができる。そのため、製造工程数の増加を招くことなく、ＭＩＭ型容量素子を形成することができる。
【００１２】
この請求項５に記載の半導体装置は、請求項６に記載の製造方法により得ることができる。
請求項６に記載の発明は、コンタクト配線および下層配線が表層部に埋設された配線層上に絶縁層を積層する工程と、前記絶縁層をその表面から掘り下げて、前記コンタクト配線に対向する位置に第１溝を形成するとともに、前記下層配線に対向する位置に第２溝を形成する溝形成工程と、前記溝形成工程後、前記第１溝および前記第２溝の内面および前記絶縁層の表面上に金属膜を形成する金属膜形成工程と、少なくとも前記第１溝内の前記金属膜上に容量膜を形成する容量膜形成工程と、前記金属膜上および前記容量膜上に、導電性を有する材料を前記第１溝および前記第２溝を埋め尽くすように堆積させることにより、導電性材料層を形成する工程と、前記第１溝外および前記第２溝外の前記導電性材料層および前記金属膜を除去する工程とを含む、半導体装置の製造方法である。
【発明を実施するための最良の形態】
【００１３】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
この半導体装置１は、その基体をなす半導体基板（図示せず）と、半導体基板上に形成された配線層２とを備えている。
半導体基板は、たとえば、シリコン基板からなる。半導体基板の表層部には、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの機能素子が作り込まれている。
【００１４】
配線層２は、第１絶縁膜３を備えている。この第１絶縁膜３の材料としては、ＳｉＯ2（酸化シリコン）の他に、たとえば、ＳｉＯＣ（炭素が添加された酸化シリコン）やＳｉＯＦ（フッ素が添加された酸化シリコン）などのＬｏｗ−ｋ膜材料を例示することができる。
第１絶縁膜３の表層部には、溝１１，１２が互いに間隔を空けて形成されている。溝１１，１２の内面には、それぞれバリア膜１３，１４が被着されている。このバリア膜１３，１４の材料としては、たとえば、Ｔａ（タンタル）およびＴａＮ（窒化タンタル）など、Ｃｕの拡散に対するバリア性を有する金属材料が用いられる。そして溝１１，１２は、Ｃｕを含む金属（たとえば、Ｃｕ）で埋め尽くされている。これにより、溝１１，１２内には、それぞれコンタクト配線１５および下層配線１６が形成されている。コンタクト配線１５および下層配線１６の各表面は、第１絶縁膜３の表面とほぼ面一をなしている。
【００１５】
配線層２上には、第１層間膜５、第２絶縁膜６、第２層間膜７および第３絶縁膜８が、配線層２側から、この順に積層されている。第１層間膜５および第２層間膜７の材料としては、Ｃｕの拡散に対するバリア性を有するＳｉＣ（炭化シリコン）を例示することができる。また、第２絶縁膜６および第３絶縁膜８の材料としては、第１絶縁膜３の材料と同じ材料を例示することができる。
【００１６】
第１層間膜５、第２絶縁膜６、第２層間膜７および第３絶縁膜８からなる積層部には、容量素子用溝２１、上層配線用溝２２およびビアホール２３，２４が形成されている。
容量素子用溝２１は、コンタクト配線１５と上下方向（半導体基板の表面と直交する方向）に対向する位置に形成され、第３絶縁膜８の表面から第２絶縁膜６まで掘り下がっている。
【００１７】
上層配線用溝２２は、下層配線１６と上下方向に対向する位置に形成され、第３絶縁膜８の表面から第２絶縁膜６まで掘り下がっている。この上層配線用溝２２と容量素子用溝２１との間には、適当な間隔が空けられている。これにより、上層配線用溝２２と容量素子用溝２１との間での絶縁が確保されている。
ビアホール２３は、コンタクト配線１５と容量素子用溝２１との間において、第１層間膜５および第２絶縁膜６を貫通して形成されている。
【００１８】
ビアホール２４は、下層配線１６と上層配線用溝２２との間において、第１層間膜５および第２絶縁膜６を貫通して形成されている。
容量素子用溝２１およびビアホール２３の内面に沿って、ＴｉＮまたはＴａＮなどの金属膜からなる下部電極２５が形成されている。この下部電極２５は、ビアホール２３の底面でコンタクト配線１５に接している。また、下部電極２５の表面に沿って、ＳｉＮまたはＴａ2Ｏ5（五酸化タンタル）などの誘電体材料からなる容量膜２６が形成されている。さらに、容量膜２６の表面に沿って、ＴａまたはＴａＮからなるバリアシード膜２７が形成されている。そして、バリアシード膜２７上には、容量素子用溝２１およびビアホール２３が銅を含む金属で埋め尽くされることにより、上部電極２８が形成されている。これにより、半導体装置１は容量膜２６を下部電極２５と上部電極２８で挟み込んだＭＩＭ構造の容量素子を備えている。
【００１９】
一方、上層配線用溝２２およびビアホール２４の内面に沿って、下部電極２５の材料と同じ材料からなる金属膜２９が形成されている。この金属膜２９は、ビアホール２４の底部で下層配線１６と接している。また、金属膜２９の表面に沿って、ＴａまたはＴａＮからなるバリアシード膜３０が形成されている。そして、バリアシード膜３０上には、上層配線用溝２２およびビアホール２４が銅を含む金属で埋め尽くされることにより、上層配線３１が形成されている。
【００２０】
図２Ａ〜２Ｅは、半導体装置１の製造方法を工程順に示す模式的な断面図である。
まず、最表面に第１絶縁膜３を有する半導体基板が用意される。そして、図２Ａに示すように、まず、フォトリソグラフィ工程およびエッチング工程により、第１絶縁膜３の表面に、溝１１，１２が形成される。次に、スパッタ法により、溝１１，１２の内面を含む第１絶縁膜３の表面上に、バリア膜１３，１４の材料からなる膜が形成される。その後、めっき法により、バリア膜１３，１４の材料からなる膜上に、コンタクト配線１５および下層配線１６の材料からなるめっき層が形成される。このめっき層は、溝１１，１２を埋め尽くす厚さに形成される。そして、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、バリア膜１３，１４の材料からなる膜およびめっき層が研磨され、その膜およびめっき層における溝１１，１２外に形成されている部分が除去される。これにより、第１絶縁膜３の表面が露出し、バリア膜１３，１４が得られるとともに、第１絶縁膜３の表面とほぼ面一な表面を有するコンタクト配線１５および下層配線１６が得られる。
【００２１】
次に、図２Ｂに示すように、ＣＶＤ（Chemical Vapor Deposition）法により、第１絶縁膜３（配線層２）上に、第１層間膜５、第２絶縁膜６、第２層間膜７および第３絶縁膜８がこの順に積層される。そして、フォトリソグラフィ工程およびエッチング工程が繰り返されることにより、その第１層間膜５、第２絶縁膜６、第２層間膜７および第３絶縁膜８からなる積層部に、容量素子用溝２１、上層配線用溝２２およびビアホール２３，２４が形成される。
【００２２】
その後、図２Ｃに示すように、第３絶縁膜８の表面上、ならびに容量素子用溝２１、上層配線用溝２２およびビアホール２３，２４の内面上に、その全域を覆うように、下部電極２５の材料からなる膜４１が形成される。また、電極材料膜４１上に、その全域を覆うように、容量膜２６の材料からなる膜４２が形成される。これらの膜４１，４２は、たとえば、スパッタ法により形成することができる。
【００２３】
次いで、膜４２上に、容量素子用溝２１およびその周辺部分を被覆し、残余の部分を露出させるような開口パターンを有するレジスト（図示せず）が形成される。そして、そのレジストをマスクとして、膜４２がエッチングされることにより、図２Ｄに示すように、容量素子用溝２１およびその周辺部分のみに膜４２が残され、その膜４２の残余の部分が除去される。
【００２４】
この後、図２Ｅに示すように、スパッタ法により、膜４１，４２の表面全域を覆い尽くすように、バリアシード膜２７，３０の材料からなるシード膜４３が形成される。さらに、そのシード膜４３をシードとして利用する電解めっき法により、シード膜４３上に、上部電極２８および上層配線３１の材料からなるめっき層４４が形成される。このめっき層は、容量素子用溝２１、上層配線用溝２２およびビアホール２３，２４を埋め尽くす厚さに形成される。そして、ＣＭＰ法により、膜４１，４２、シード膜４３およびめっき層４４が研磨され、それらの容量素子用溝２１および上層配線用溝２２外に形成されている部分が除去される。これにより、第３絶縁膜８の表面が露出し、容量素子用溝２１に、下部電極２５、容量膜２６、バリアシード膜２７および上部電極２８が形成されるとともに、上層配線用溝２２に、金属膜２９、バリアシード膜３０および上層配線３１が形成され、図１に示す半導体装置１が得られる。
【００２５】
この半導体装置１では、容量素子用溝２１が、第３絶縁膜８の表面から第２絶縁膜６まで掘り下げて形成されている。そして、容量素子用溝２１の内面に沿って、膜状の下部電極２５が形成され、その下部電極２５の表面に沿って、容量膜２６が形成されている。この容量膜２６上には、容量膜２６を挟んで下部電極２５と対向する上部電極２８が設けられている。これにより、半導体装置１は、容量膜２６を下部電極２５および上部電極２８で挟み込んだ構造のＭＩＭ容量素子を備えている。
【００２６】
このＭＩＭ容量素子では、下部電極２５および容量膜２６が容量素子用溝２１の内面に沿って形成されており、下部電極２５と上部電極２８との対向し合う部分の面積（対向面積）が容量素子用溝２１の占有面積よりも大きい。したがって、平行平板状の下部電極および上部電極を備えるＭＩＭ容量素子と比較して、小さい占有面積（平面サイズ）で、同じ容量を確保することができる。よって、半導体装置におけるＭＩＭ容量素子の占有面積の縮小を図ることができる。
【００２７】
以上、本発明の一実施形態を説明したが、この実施形態には、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
【図２Ａ】半導体装置の製造工程を示す模式的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す模式的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す模式的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す模式的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す模式的な断面図である。
【図３】従来の半導体装置の構造を模式的に示す断面図である。
【符号の説明】
【００２９】
１      半導体装置
２      配線層
５      第１層間膜（絶縁層）
６      第２絶縁膜（絶縁層）
７      第２層間膜（絶縁層）
８      第３絶縁膜（絶縁層）
１５    コンタクト配線
１６    下層配線
２１    容量素子用溝（溝）
２３    ビアホール
２４    ビアホール
２５    下部電極
２６    容量膜
２８    上部電極
２９    金属膜
３１    上層配線
【図１】
2008300676.tif 000003
【図２Ａ】
2008300676.tif 000004
【図２Ｂ】
2008300676.tif 000005
【図２Ｃ】
2008300676.tif 000006
【図２Ｄ】
2008300676.tif 000007
【図２Ｅ】
2008300676.tif 000008
【図３】
2008300676.tif 000009