(57)【要約】【課題】不揮発性メモリ素子の作動方法を提供する。【解決手段】電荷トラップ型メモリ素子に消去動作を行う作動方法において、電荷トラップメモリ素子にＤＣパルスとＤＣ摂動パルスとを含む複合パルスを印加して消去を行う電荷トラップ型メモリ素子の作動方法である。【選択図】図２
2008217971.tif 000002
【特許請求の範囲】
【請求項１】
電荷トラップ型メモリ素子に消去動作を行う作動方法において、
前記電荷トラップメモリ素子にＤＣパルスとＤＣ摂動パルスとを含む複合パルスを印加して消去を行う電荷トラップ型メモリ素子の作動方法。
【請求項２】
前記複合パルスは、ＤＣパルスに続いてＤＣ摂動パルスが現れる形態からなることを特徴とする請求項１に記載の電荷トラップ型メモリ素子の作動方法。
【請求項３】
前記複合パルスは、ＤＣパルスとＤＣ摂動パルスとが交互に複数回現れる形態からなることを特徴とする請求項１に記載の電荷トラップ型メモリ素子の作動方法。
【請求項４】
前記複合パルス、前記ＤＣパルスに続いて前記ＤＣ摂動パルスが現れる形態からなり、
前記ＤＣ摂動パルスは、前記ＤＣパルスと反対極性のＤＣレベルを有することを特徴とする請求項１に記載の電荷トラップ型メモリ素子の作動方法。
【請求項５】
前記ＤＣ摂動パルスのＤＣレベルの大きさは、前記ＤＣパルスより小さいことを特徴とする請求項４に記載の電荷トラップ型メモリ素子の作動方法。
【請求項６】
前記ＤＣパルスは、消去動作の基本パルスであることを特徴とする請求項１に記載の電荷トラップ型メモリ素子の作動方法。
【請求項７】
前記ＤＣ摂動パルスは、電荷の再結合や再配列を促すことを特徴とする請求項１に記載の電荷トラップ型メモリ素子の作動方法。
【請求項８】
前記複合パルスに続いて検証パルスを印加して、消去状態を検証するステップをさらに含むことを特徴とする請求項１に記載の電荷トラップ型メモリ素子の作動方法。
【請求項９】
前記電荷トラップ型メモリ素子は、ＮＡＮＤまたはＮＯＲ電荷トラップ型メモリ素子であることを特徴とする請求項１に記載の電荷トラップ型メモリ素子の作動方法。
【請求項１０】
前記電荷トラップ型メモリ素子は、
基板と、
前記基板上にゲート構造体と、を備え、
前記ゲート構造体は、
トンネル絶縁膜、電荷トラップ層、ブロッキング絶縁膜及びゲート電極を備えることを特徴とする請求項９に記載の電荷トラップ型メモリ素子の作動方法。
【請求項１１】
前記トンネル絶縁膜は、酸化膜であり、前記電荷トラップ層は、窒化膜であり、前記ブロッキング絶縁膜は、高誘電体物質を含み、前記ゲート電極は、金属膜で形成されたことを特徴とする請求項１０に記載の電荷トラップ型メモリ素子の作動方法。
【請求項１２】
前記複合パルスは、前記ゲート電極または前記基板に入力されることを特徴とする請求項１０に記載の電荷トラップ型メモリ素子の作動方法。
【請求項１３】
前記ＤＣパルスは、ポジティブ極性を有して前記基板に印加され、前記ＤＣ摂動パルスは、ポジティブ極性を有してゲート電極に印加されることを特徴とする請求項１０に記載の電荷トラップ型メモリ素子の作動方法。
【請求項１４】
前記ＤＣパルスは、ネガティブ極性を有して前記ゲート電極に印加され、前記ＤＣ摂動パルスは、ポジティブ極性を有して前記ゲート電極に印加されることを特徴とする請求項１０に記載の電荷トラップ型メモリ素子の作動方法。
【請求項１５】
前記ＤＣパルスは、ネガティブ極性を有して前記基板に印加され、前記ＤＣ摂動パルスは、ポジティブ極性を有して前記基板に印加されることを特徴とする請求項１０に記載の電荷トラップ型メモリ素子の作動方法。
【請求項１６】
前記ＤＣパルスは、ネガティブ極性を有して前記ゲート電極に印加され、前記ＤＣ摂動パルスは、ポジティブ極性を有して前記基板に印加されることを特徴とする請求項１０に記載の電荷トラップ型メモリ素子の作動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子の作動方法に係り、さらに詳細には、電荷の安定化及び電子と正孔との再結合を促してプログラム及び／または消去状態の安定性を確保可能にする不揮発性メモリ素子の作動方法に関する。
【背景技術】
【０００２】
半導体メモリ装置のうち、不揮発性メモリ装置は、電源供給が遮られても保存されたデータが消滅されずに保存される保存装置である。
【０００３】
不揮発性半導体メモリ装置を構成する基本要素であるメモリセルの構成は、不揮発性半導体メモリ装置が使われる分野によって変わる。
【０００４】
現在、広く使われている高容量の不揮発性半導体メモリ装置で、ＮＡＮＤ（Ｎｏｔ Ａｎｄ）型フラッシュ半導体メモリ装置の場合、そのトランジスタのゲートは、電荷が保存される、すなわちデータが保存されるフローティングゲートとこれを制御するコントロールゲートとが順次に積層された構造を有する。
【０００５】
このようなフラッシュ半導体メモリ装置において、年毎に増加しているメモリ容量の拡大要求を満足させるために、メモリセルのサイズは、急速に縮小している。また、セルサイズの縮小に合せて、フローティングゲートの垂直方向の高さを効果的に小さく行くことが要求されている。
【０００６】
メモリセルの垂直方向の高さを効果的に小さくすると同時に、メモリセルが有するメモリ特性、例えば、保存されたデータを長時間正しく維持する特性であるリテンション特性を維持するために、電荷を保存する手段として、フローティングゲートではないシリコン窒化膜（Ｓｉ３Ｎ４）を使用して構成されたＳＯＮＯＳ（Ｓｉｌｉｃｏｎ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）やＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）メモリ素子として代表されるＭＯＩＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｉｎｓｕｌａｔｏｒ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を有する半導体メモリ装置が提案され、これについての活発な研究が進められている。ここで、ＳＯＮＯＳは、コントロールゲート物質としてシリコンを使用し、ＭＯＮＯＳは、コントロールゲート物質として金属を使用するという点で異なる。
【０００７】
ＳＯＮＯＳ型及びＭＯＮＯＳ型メモリ素子は、電荷を保存する手段であって、フローティングゲートの代りにシリコン窒化膜（Ｓｉ３Ｎ４）のような電荷トラップ層を使用する。すなわち、ＳＯＮＯＳ型及びＭＯＮＯＳ型メモリ素子は、フラッシュ半導体メモリ装置のメモリセルの構成で、基板とコントロールゲートとの間の積層物（フローティングゲートとその上下に積層された絶縁層とで構成された積層物）を酸化膜、窒化膜及び酸化膜が順次に積層された積層物（ＯＮＯ）に代替したものであって、前記窒化膜に電荷がトラップされるにつれて、しきい電圧が移動（シフト）される特性を利用する電荷トラップ型フラッシュ（ＣＴＦ：Ｃｈａｒｇｅ Ｔｒａｐ Ｆｌａｓｈ）メモリ素子である。
【０００８】
ＳＯＮＯＳ型メモリ素子の基本構造は、次の通りである。ソース領域とドレイン領域との間の半導体基板上に、すなわち、チャンネル領域上に両端がソース及びドレイン領域と接触されるように、トンネル絶縁膜として第１シリコン酸化膜（ＳｉＯ２）が形成されている。第１シリコン酸化膜は、電荷のトンネリングのための膜である。第１シリコン酸化膜上に電荷トラップ層として、シリコン窒化膜（Ｓｉ３Ｎ４）が形成されている。シリコン窒化膜は、実質的にデータが保存される物質膜であって、第１シリコン酸化膜をトンネリングした電荷がトラップされる。このようなシリコン窒化膜に、前記電荷がシリコン窒化膜を通過して上側に移動することを遮断するためのブロッキング絶縁膜として、第２シリコン酸化膜が形成されている。第２シリコン酸化膜には、ゲート電極が形成されている。
【０００９】
しかし、このような一般的な構造のＳＯＮＯＳ型メモリ素子は、シリコン窒化膜とシリコン酸化膜との誘電率が低く、シリコン窒化膜内にトラップサイト密度が不十分であるので、動作電圧が高く、データを記録する速度（プログラム速度）と、垂直・水平方向の電荷リテンション時間とが所望するほど十分でないという問題がある。
【００１０】
最近には、前記ブロッキング絶縁膜として、シリコン酸化膜の代わりに、このシリコン酸化膜より大きい誘電定数を有するアルミニウム酸化膜（Ａｌ２Ｏ３）を使用するとき、前記シリコン酸化膜を使用した時よりプログラム速度及びリテンション特性が改善されたという事実が報告された。
【００１１】
前記のように、フローティングゲートの代りに、電荷トラップ層を有する電荷トラップ型フラッシュ（ＣＴＦ）メモリ素子で、プログラム時には、電荷トラップ層に電子を注入して保存し、消去時には、電荷トラップ層に正孔を注入し、正孔−電子の再結合によって電荷トラップ層に保存されていた電子を除去する。
【００１２】
しかし、未使用のＣＴＦメモリ素子に初期プログラムを行うとき、注入される電子は、電荷トラップ層にトラップされて局所化されるが、このとき、窒化膜の内部で電子が深いトラップに安定化（Ｔｈｅｒｍａｌｉｚａｔｉｏｎ）しつつ、空間的には広がる。このように、電子が安定化されつつ空間的に広がる間には、素子のしきい電圧値が変化するので、局所化された電子の安定化が進められるにつれて、しきい電圧（Ｖｔｈ）値が固定されるまで時間がかかる。
【００１３】
このような経時的なしきい電圧の変動は、増加型ステップパルスプログラム（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｍｉｎｇ：ＩＳＰＰ）方式でプログラム時のしきい電圧値散布の制御を困難にする。
【００１４】
周知されたように、ＩＳＰＰ方式は、印加されるプログラムパルス電圧の大きさを段階的に増大させつつ、プログラムパルス電圧を印加し、次いで、検証電圧を印加してメモリセルのしきい電圧を確認する過程を反復して、メモリセルのしきい電圧を所望の値に到達せしめる方式である。メモリ装置を構成する多数のメモリセルは、初期しきい電圧散布を有するので、このようなメモリセル別のしきい電圧散布を考慮して、全てのメモリセルが所望のしきい電圧に達するようにＩＳＰＰ方式を導入する。
【００１５】
しかし、前記のように、経時的にしきい電圧が変動されれば、ＩＳＰＰ方式によるしきい電圧値散布の制御が難しく、メモリセルを所望のしきい電圧値の範囲内にプログラムし難い。
【００１６】
一方、プログラムされた情報の消去時には、注入された正孔及び局所化された電子またはフィールドによってデトラップされて非局所化される電子との再結合がなされると同時に、再結合後に残された正孔及び完全に除去されていない局所化された電子の再配列がなされる。
【００１７】
このような電子−正孔の再結合及び電荷の再配列がなされる間には、メモリ素子のしきい電圧値が変化するので、実質的な有効消去時間は、正孔注入時間ではなく、再結合時間及び再配列がなされる時間の総和と考慮されねばならない。
【００１８】
ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）で製造されたシリコン窒化膜で測定された光ポンピング後の電子−正孔の寿命（再結合時間）の分布については、非特許文献１に開示されている。
【００１９】
前記非特許文献１によれば、電子−正孔の再結合時間は、ｎｓ〜ｍｓで幅広く分布する。ＬＥＳＲ（Ｌｉｇｈｔ−ｉｎｄｕｃｅｄ Ｅｌｅｃｔｒｏｎ Ｓｐｉｎ Ｒｅｓｏｎａｎｃｅ）の測定結果では、再結合時間が〜１０３ｓまで分布すると知られている。
局所化された電子とホールとの再結合時間（τ）は、数式１のように表せる。
【００２０】
【数１】
2008217971.tif 000003
【００２１】
ここで、Ｒ０は、電子または正孔の局所化距離であって、Ｒ０（Ｅ）＝［ｈ２／ｍ（Ｅｃ−Ｅ）］１／２または［ｈ２／ｍ（Ｅｖ−Ｅ）］１／２を満足しうる。Ｒは、局所化された電子−正孔間距離である。
【００２２】
数式１から分かるように、深いトラップであるほどＲ０が小さくなり、再結合時間が延長する。
【００２３】
消去モード時に、注入された正孔は、経時的に深い準位で安定化される。
【００２４】
プログラムモードまたは消去モード時に、安定化が起きると同時に、電荷が空間的に広がる間には、しきい電圧値の変動が大きい。安定化がさらに進められれば、しきい電圧変動が少ない状態になるが、同時に電荷が深い準位で局所化されて移動し難い状態となる。
【００２５】
したがって、再結合時間が長ければ、経時的に安定化されて深い準位で局所化された電子または正孔は移動が不可能になって、反対の電荷と再結合することが難しくなる。また、安定化によって、電子または正孔の移動が制限されれば、安定化時間が次第に長くなる。
【００２６】
また、再結合時間が長いので、経時的に電荷が安定化されることによって、十分な正孔−電子再結合がなされなく、このような不完全な再結合によってトラップされた電子が消去後にも残っている場合、プログラム時に散布が増加する。
【００２７】
例えば、消去モード時に電子−正孔が不完全に再結合されて、正孔だけでなく、電子が共存する状態では、本来電子−正孔が完全に再結合された場合、残っている正孔と同数の電子を注入しても、電子と正孔とが不完全に再結合されて、電子だけでなく、正孔が共存する状態となる。ここに、電子を所定数ほど追加注入しても、依然として不完全に再結合されて正孔が共存する状態となりうる。残存する正孔は、ＩＳＰＰ方式によって電子注入過程と検証過程とを反復してプログラムする間に、どの瞬間でも電子と再結合されてしきい電圧値に変化を招くことがあるため、プログラム完了時のしきい電圧値の散布が増加する。
【００２８】
前記のように、不完全な再結合によって、反対電荷との共存可能性は、プログラム時の散布の原因となり、消去状態で電子がきれいに除去されてこそ、このようなプログラム時散布の増加を防止しうる。
【００２９】
このような不完全な再結合によって、反対電荷が共存すれば、高温保存（ＨＴＳ：Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｓｔｏｒａｇｅ）時にも、電子−正孔の再結合が進んでしきい電圧値に変化が生じる。
【００３０】
したがって、前記のように、安定化時間及び再結合時間が長くなって、不完全な再結合がなされれば、消去状態やプログラム状態の安定性が低下し、プログラムや消去時にしきい電圧値の散布劣化可能性が大きくなって、高温保存時には、しきい電圧値に変化が発生する。
【非特許文献１】Ｋ.Ｓ.Ｓｅｏｌ ｅｔ ａｌ.，Ｐｈｙｓ.Ｒｅｖ.Ｂ ６２，１５３２（２０００）
【発明の開示】
【発明が解決しようとする課題】
【００３１】
本発明は、電荷の安定化及び電子と正孔との再結合速度を向上させて、プログラム状態や消去状態で反対電荷が電荷トラップ層内に残っていることを減らすか、または防止して、プログラム／消去状態の安定性を確保可能にするＣＴＦメモリ素子の作動方法を提供する。
【課題を解決するための手段】
【００３２】
本発明の実施例によれば、不揮発性メモリ素子に消去動作を行う作動方法は、不揮発性メモリ素子に、消去に寄与するＤＣパルスとＤＣ摂動パルスとの複合パルスを印加して、消去を行う。このとき、前記複合パルスは、ＤＣパルスに続いてＤＣ摂動パルスが現れる形態からなる。
【００３３】
また、前記複合パルスは、ＤＣパルスとＤＣ摂動パルスとが交互に複数回現れる形態からなりうる。
【００３４】
前記複合パルスは、前記ＤＣパルスに続いて前記ＤＣ摂動パルスが現れる形態からなり、前記ＤＣ摂動パルスは、前記ＤＣパルスと反対極性のＤＣレベルを有しうる。
【００３５】
また、前記ＤＣ摂動パルスのＤＣレベルの大きさは、前記ＤＣパルスより小さい。
【００３６】
前記ＤＣパルスは、消去動作の基本パルスでありうる。
【００３７】
前記不揮発性メモリ素子は、フローティングゲート型メモリ素子または電荷トラップ型メモリ素子でありうる。
【００３８】
前記電荷トラップ型メモリ素子は、基板と、前記基板上にゲート構造体と、を備え、前記ゲート構造体は、トンネル絶縁膜、電荷トラップ層、ブロッキング絶縁膜及びゲート電極を備えうる。
【００３９】
このとき、前記トンネル絶縁膜は、酸化膜であり、前記電荷トラップ層は、窒化膜であり、前記ブロッキング絶縁膜は、高誘電体物質を含み、前記ゲート電極は、金属膜で形成されうる。
【００４０】
前記複合パルスは、前記ゲート電極または前記基板に入力される。
【００４１】
前記ＤＣパルスは、ポジティブ極性を有して基板に印加され、前記ＤＣ摂動パルスは、ポジティブ極性を有して前記ゲート電極に印加される。
【００４２】
前記ＤＣパルスは、ネガティブ極性を有して前記ゲート電極に印加され、前記ＤＣ摂動パルスは、ポジティブ極性を有して前記ゲート電極に印加される。
【００４３】
前記ＤＣパルスは、ネガティブ極性を有して前記基板に印加され、前記ＤＣ摂動パルスは、ポジティブ極性を有して前記基板に印加される。
【００４４】
前記ＤＣパルスは、ネガティブ極性を有して前記ゲート電極に印加され、前記ＤＣ摂動パルスは、ポジティブ極性を有して前記基板に印加される。
【００４５】
前記ＤＣ摂動パルスは、電荷の再結合や再配列を促す。
【００４６】
前記複合パルスに続いて検証パルスを印加して消去状態を検証しうる。
【発明の効果】
【００４７】
本発明の実施例による不揮発性メモリ素子にプログラムや消去動作を行う作動方法によれば、プログラムや消去時にＤＣパルスに付加して摂動パルスを印加するので、電荷トラップ層内で電荷の移動を活発にして、電荷の安定化速度及び再結合速度を大きく増進させ、不完全再結合可能性を顕著に下げて、反対電荷との共存可能性を大きく下げられる。したがって、消去状態やプログラム状態の安定性を確保でき、プログラムや消去時にしきい電圧値の散布劣化可能性を大きく下げ、高温保存時にしきい電圧値が変化する問題を低減することができ、または防止することができる。
【発明を実施するための最良の形態】
【００４８】
以下、添付された図面を参照しつつ、本発明の望ましい実施例によるＣＴＦ（Ｃｈａｒｇｅ Ｔｒａｐ Ｆｌａｓｈ）メモリ素子の作動方法を詳細に説明する。
【００４９】
図１は、本発明の実施例による作動方法が適用されてプログラムや消去動作がなされるＣＴＦメモリ素子の一例を概略的に示す図面である。
【００５０】
図１を参照すれば、本発明の一実施例による電荷トラップ型メモリ素子１０は、基板１１と、この基板１１上に形成されたゲート構造体２０と、を備える。
【００５１】
前記基板１１には、所定の導電性不純物のドーピングされた第１及び第２不純物領域１３，１５が形成される。第１及び第２不純物領域１３，１５のうち一つは、ドレインＤ、残りの一つは、ソースＳとして使われる。
【００５２】
前記ゲート構造体２０は、基板１１上に形成されたトンネル絶縁膜２１、このトンネル絶縁膜２１上に形成された電荷トラップ層２３及びこの電荷トラップ層２３上に形成されたブロッキング絶縁膜２５を備える。ブロッキング絶縁膜２５上には、ゲート電極２７が形成される。図１において、１９は、スペーサを表す。
【００５３】
前記トンネル絶縁膜２１は、電荷のトンネリングのための膜であって、第１及び第２不純物領域１３，１５と接触するように前記基板１１上に形成される。前記トンネリング絶縁膜２１は、トンネリング酸化膜として、例えば、ＳｉＯ２または多様なｈｉｇｈ−ｋ酸化物で形成されるか、またはこれらの組合わせからなる酸化物で形成される。
【００５４】
代案として、前記トンネル絶縁膜２１は、シリコン窒化膜、例えば、Ｓｉ３Ｎ４で形成されることもある。このとき、シリコン窒化膜は、不純物濃度が高くなく（すなわち、不純物の濃度がシリコン酸化膜と比べられるほど）、シリコンとの界面特性に優れるように形成されることが望ましい。このような良質のシリコン窒化膜を形成するために、前記トンネル絶縁膜２１を形成するシリコン窒化膜は、ジェット気相蒸着のような特殊な製法を使用して形成される。
【００５５】
前記のような特殊な製法によってシリコン窒化膜を形成すれば、シリコン酸化膜に対応して不純物濃度が高くなく、シリコンとの界面特性に優れた欠陥のないシリコン窒化膜を形成しうる。
【００５６】
また、代案として、前記トンネル絶縁膜２１は、シリコン窒化膜及び酸化膜の二重層構造で形成されることもある。
【００５７】
前記のように、前記トンネル絶縁膜２１は、酸化物または窒化物の単層構造で形成されるか、または異なるエネルギーバンドギャップを有する物質で複数層の構造で形成されることもある。
【００５８】
前記電荷トラップ層２３は、電荷トラップによって情報保存がなされる領域である。この電荷トラップ層２３は、ポリシリコン、窒化物、高い誘電率を有するｈｉｇｈ−ｋ誘電体及びナノドットのうち何れか一つを含むように形成される。
【００５９】
例えば、電荷トラップ層２３は、Ｓｉ３Ｎ４のような窒化物やＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＨｆＳｉＯＮ、ＨｆＯＮまたはＨｆＡｌＯのようなｈｉｇｈ−ｋ酸化物で形成される。
【００６０】
また、前記電荷トラップ層２３は、電荷トラップサイトとして不連続的に配置された複数のナノドットを含みうる。このとき、前記ナノドットは、微小結晶体の形態で形成される。
【００６１】
前記ブロッキング絶縁膜２５は、電荷トラップ層２３の形成された位置を通過して上側に電荷が移動することを遮断するためのものであって、酸化層で形成される。
【００６２】
前記ブロッキング絶縁膜２５は、ＳｉＯ２で形成されるか、またはトンネリング絶縁膜２１より高い誘電率を有する物質であるｈｉｇｈ−ｋ物質、例えば、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５またはＺｒＯ２で形成される。ブロッキング絶縁膜２５は、複数層構造で形成されることもある。例えば、ブロッキング絶縁膜２５は、ＳｉＯ２のような通常的に使われる絶縁物質からなる絶縁層と、トンネリング絶縁膜２１より高い誘電率を有する物質で形成された高誘電体層とを備えて二層またはそれ以上で構成される。
【００６３】
前記ゲート電極２７は、金属膜で形成される。例えば、前記ゲート電極２７は、アルミニウム（Ａｌ）で形成され、それ以外にも、通常的に半導体メモリ素子のゲート電極として使われるＲｕ、ＴａＮ金属またはＮｉＳｉなどのシリサイド物質で形成されることもある。
【００６４】
例えば、Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ｏｆ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ（ＩＥＤＭ ２００２，Ｄｅｃｅｍｂｅｒ）、ｐｐ９２７−９３０にＣ.Ｔ.Ｓｗｉｆｔ外多数の名前で載せられた“Ａｎ Ｅｍｂｅｄｄｅｄ ９０ｎｍ ＳＯＮＯＳ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｕｔｉｌｉｚｉｎｇ Ｈｏｔ Ｅｌｅｃｔｒｏｎ Ｐｒｏｇｒａｍｍｉｎｇ ａｎｄ Ｕｎｉｆｏｒｍ Ｔｕｎｎｅｌ Ｅｒａｓｅ”に説明されたような他のＳＯＮＯＳまたはＭＯＭＯＳ特徴が前述されたところに追加されるか、または前述されたところを代替でき、この文献の主題は、参照文献として完全に本発明の実施例に結合される。
【００６５】
前記のようなＣＴＦメモリ素子に電子を注入し、注入された電子が電荷トラップ層のトラップサイトにトラップされることによって、プログラム状態のしきい電圧、例えば、３Ｖのしきい電圧を有させるプログラムを行うか、または前記メモリ素子に正孔を注入して電子−正孔再結合によって電子を消去し、消去状態のしきい電圧、例えば、０Ｖのしきい電圧になるように消去を行える。このように、フラッシュメモリ素子のメモリセルは、２つの状態、すなわち、プログラム状態と消去状態とを有する。フラッシュメモリセルのしきい電圧を降下させて、読み取り（リード）時にゲート電極２７に提供される電圧によってビットラインに連結されたドレインに電流が流れるオン（ｏｎ）状態を消去状態とし、フラッシュメモリセルのしきい電圧を上昇させて、読み取り時にゲート電極２７に提供される電圧によりビットラインに連結されたドレインに電流が流れないオフ（ｏｆｆ）状態をプログラム状態とする。
【００６６】
前述したように、プログラムや消去時に電荷（電子及び／または正孔）の安定化が速くなされ、消去時に電子−正孔の不完全な再結合を減らすか、または防止するように、本発明のプログラムや消去動作を行うＣＴＦメモリ素子の作動方法によれば、ＤＣパルスと摂動パルスとの複合パルス形態からなる電圧を印加して、プログラムや消去動作を行う。前記ＤＣパルスは、プログラム動作または消去動作の基本パルスでありうる。前記摂動パルスは、後述する実施例のように、ＡＣ摂動パルスやＤＣ摂動パルスでありうる。
【００６７】
下記の図２ないし図５に示された複合パルスがＣＴＦメモリ素子に印加されれば、プログラムや消去動作がなされる。
【００６８】
但し、図２ないし図５に示された複合パルスは、プログラム時には、ゲート電極２７に印加され、このとき、例えば、基板１１は、０Ｖ状態にしうる。また、図２ないし図５に示された複合パルスは、消去時には、例えば、基板１１に印加され、このとき、ゲート電極２７は、０Ｖ状態にしうる。
【００６９】
したがって、ゲート電極２７の観点から見れば、プログラム電圧は、ポジティブ電圧であり、消去電圧は、ネガティブ電圧であって、相互極性が逆であり、ＤＣパルス区間及び摂動パルス周波数を除外した基本的なパルス構造は、同一である。したがって、図２ないし図５の複合パルスは、プログラムや消去動作に共通に適用される。図２は、本発明の一実施例のＣＴＦメモリ素子の作動方法による複合パルスを、従来の作動方法によるＤＣパルスと比較して示す。
【００７０】
図２から分かるように、従来の方法によるプログラムまたは消去動作のために印加される電圧は、ＤＣパルス成分のみで構成される。ＤＣパルスの加えられるＤＣパルス時間区間は、プログラムモードでは、約１０μｓ、消去モードでは、約１０ｍｓとなりうる。
【００７１】
一方、本発明によるプログラムや消去動作のために印加される複合パルスは、ＤＣパルス（プログラムパルスまたは消去パルス）成分と摂動パルス成分とからなる。前記ＤＣパルスは、プログラム動作または消去動作の基本パルスでありうる。
【００７２】
前記摂動パルス成分は、電荷の再結合や再配列を促すためのものであって、適切な大きさまたは所望の電圧値（例えば、振幅及び／または周期）を有しうる。
【００７３】
図２に見られた実施例において、前記摂動パルスは、ＡＣ摂動パルスである。このＡＣ摂動パルスは、前記ＤＣパルスが現れる区間の逆より大きい周波数を有することが望ましい。
【００７４】
図２では、本発明によるプログラムや消去動作のために印加される複合パルスが、一定時間のＤＣパルスに続いてＡＣ摂動パルスが現れる形態からなる実施例を示す。
【００７５】
前記一定時間は、従来の方法によるＤＣパルスのみで構成されたプログラムまたは消去電圧のＤＣパルス区間に該当しうる。すなわち、従来には、プログラムや消去動作のために印加される電圧がＤＣパルス形態のみからなる一方、本発明におけるプログラムや消去動作のために印加される複合パルスは、従来に対応するＤＣパルスと、電荷の安定化及び電子と正孔との再結合を促進させる摂動パルスとが複合された形態からなりうる。
【００７６】
図２の複合パルスで、ＤＣパルス区間は、プログラムモードでは、例えば、約１０μｓ、消去モードでは、例えば、約１０ｍｓとなりうる。この場合、プログラムモードでは、ＡＣ摂動パルス成分は、１／１０μｓ＝０.１ＭＨｚより大きい周波数を有するＡＣパルスとなり、消去モードでは、ＡＣ摂動パルス成分は、１／１０ｍｓ＝１００Ｈｚより大きい周波数を有するＡＣパルスとなりうる。下記の図３ないし図５の実施例の複合パルスの摂動パルスもＡＣ摂動パルスであるが、このとき、このＡＣ摂動パルスも、図２の実施例と同様に、前記の周波数範囲を満足しうる。
【００７７】
図３ないし図５は、本発明の他の実施例のＣＴＦメモリ素子の作動方法による複合パルスを示す。
【００７８】
図３を参照すれば、本発明の複合パルスは、ＤＣパルスとＡＣ摂動パルスとが交互に複数回（Ｎ回、このとき、Ｎ≧２）現れる形態からなる。図３では、プログラムや消去動作のために印加される複合パルスが、ＤＣパルス及びＡＣ摂動パルス対が三回現れる形態からなる例を示す。
【００７９】
図４を参照すれば、本発明の実施例の複合パルスは、ＤＣパルスと、このＤＣパルスと同一極性であり、このＤＣパルス信号より小さい大きさであるＤＣレベルに重畳されたＡＣ摂動パルスとが交互に複数回現れる形態からなる。図４では、複合パルスがＤＣパルス及びＤＣレベル＋ＡＣ摂動パルス（重畳）対が三回現れる形態からなる例を示す。
【００８０】
図５を参照すれば、本発明の実施例の複合パルスは、ＤＣパルスにＡＣ摂動パルスが重畳された形態でありうる。このとき、メモリ電圧のＤＣパルス区間は、従来の方法によるＤＣパルスのみで構成されたメモリ電圧のＤＣパルス区間に該当しうる。
【００８１】
プログラム時には、ＣＴＦメモリ装置のメモリセルに図２ないし図５のうち何れか一つの複合パルス形態からなるプログラム電圧を印加してプログラムする。次いで、検証電圧を印加してメモリセルがプログラムされたか否かを確認するプログラム検証動作を行う。
【００８２】
ＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍｉｎｇ）方式でプログラムする時には、プログラム電圧を印加してプログラムした後、次いで、検証電圧を印加してメモリセルのしきい電圧を確認する過程を、メモリセルのしきい電圧がプログラム状態に達するまで反復する。
【００８３】
消去時には、ＣＴＦメモリ素子のメモリセルに図２ないし図５のうち何れか一つの複合パルス形態からなる消去電圧を印加して消去する。次いで、検証電圧を印加してメモリセルが正しく消去されたか否かを確認する消去検証動作を行う。
【００８４】
前記のような複合パルス電圧に続いて検証パルス電圧を印加してプログラムや消去状態を検証する。プログラムまたは消去電圧に続いて検証電圧を印加してプログラムまたは消去状態を検証することについては、本技術分野で公知されている。また、後述する他の実施例から分かるように、プログラム電圧と検証電圧とは同一極性を有し、消去電圧と検証電圧とは、相互逆極性を有しうる。したがって、簡略化のために、複合パルスをプログラムや消去電圧として共通に適用すると説明するために、図２ないし図５では、検証パルス電圧の図示を便宜上省略した。
【００８５】
一方、プログラム時には、図２ないし図５に示されたような複合パルスのＤＣパルスの大きさを段階的に増大させつつ、複合パルスの印加及び検証パルスの印加動作を進めうる。すなわち、図２ないし図５に示された複合パルスを利用して、ＩＳＰＰ方式でプログラムを進めうる。
【００８６】
例示として、図６は、図２の複合パルスがＩＳＰＰ方式でプログラムに適用される時のプログラム電圧を示す。図６で、Ｖｐｇｍは、ＩＳＰＰ方式のプログラム時の基本的なプログラムに寄与するＤＣパルス電圧の大きさ、ΔＶｐｇｍは、ＩＳＰＰにおけるＤＣパルス電圧上昇の大きさを表す。図６のように、ＤＣパルス電圧の大きさを段階的に増大させつつ、ＤＣパルス及びＡＣ摂動パルスからなる複合パルスの印加及び検証パルス電圧（Ｖｒｅｆ）の印加動作を進める。
【００８７】
図６のように、ＩＳＰＰ方式でプログラムするとき、ＡＣ摂動パルスは、その大きさが一定であり、ＤＣパルスの増加によって増加することもある。また、ＡＣ摂動パルスは、電荷の再結合や再配列を促進する範囲内で適切な大きさを有しうるので、検証パルスの電圧大きさは、ＡＣ摂動パルスの電圧大きさと同一か、小さいか、または大きい。
【００８８】
ここで、図３ないし図５に示された複合パルスがＩＳＰＰ方式でプログラムに適用される時のプログラム電圧は、図２を参照して前述された通りであり、十分に類推しうるので、ここでは、その図示を省略する。
【００８９】
以上、前述したような図２ないし図６に示された複合パルスを使用してプログラムや消去動作を行うＣＴＦメモリ素子の作動方法によれば、電荷（プログラムモードでは、電子、消去モードでは、正孔）注入後、ＡＣ摂動パルス成分による外部摂動によって電荷の動きを一時的に円滑にしうるので、電荷の安定化及び電子−正孔の再結合速度が大きく向上し、安定化及び再結合時間を大きく短縮しうる。
【００９０】
ＡＣ摂動が安定化及び再結合速度を増進させうるという根拠は、Ｒ.Ｄ.Ｇｏｕｌｄａｎｄ Ｓ.Ａ.Ａｗａｎ，Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉｌｍｓ，４４３，３０９（２００３）に開示されたＡＣ伝導度の周波数依存についての文献から分かり、この文献の全体内容は、参照文献としてここに結合される。
【００９１】
図７は、前記文献に開示されたＡＣ伝導度の周波数依存度を示すグラフである。
【００９２】
図７から分かるように、ＡＣ伝導度は、ＡＣ周波数が増加するにつれて高まり、本発明でプログラムモードや消去モード時に使われるＡＣ摂動信号の周波数である数百Ｈｚ〜数ＭＨｚ区間で、ＡＣ伝導度は、非常に大きい値であるということが分かる。周波数が大きければ、ＡＣ伝導度も大きくなるので、周波数が大きければ、電荷の移動距離も増大する。
【００９３】
したがって、ＡＣ摂動パルス成分によって電荷の伝導が可能であり、ＡＣ摂動によって電荷の動きをさらに活発にしうるということが分かる。
【００９４】
このとき、絶縁体内でＡＣ伝導は、電荷の方向性のある伝導、すなわち、ＤＣ伝導ではない、電荷の平均移動距離の増大による伝導である。
【００９５】
したがって、ＣＴＦメモリ素子にＡＣ摂動パルスを印加すれば、電荷トラップ層、例えば、電荷トラップ層を構成する窒化物内にトラップされた電荷の移動が活発になる。これにより、電荷の安定化速度が大きく増進される。また、電子−正孔の再結合速度が大きく増進されて、不完全再結合可能性を顕著に下げられて、反対電荷との共存可能性を大きく減らせる。
【００９６】
また、電荷が深いトラップにトラップされている場合にも、ＡＣ摂動によって深いトラップにトラップされた電荷が動きやすいため、再結合確率を大きく高めうる。
【００９７】
図８Ａ及び図８Ｂは、深いトラップにトラップされて動けない電子が存在するとき、ＡＣ摂動がない場合とＡＣ摂動がある場合との電子−正孔の再結合可能如何を比較して示す。
【００９８】
図８Ａに示したように、ＡＣ摂動がない場合には、深いトラップにトラップされて動けない電子が正孔と再結合される確率は低い。しかし、図８Ｂに示したように、ＡＣ摂動がある場合には、深いトラップにトラップされている電子もＡＣ摂動によって動きやすいため、電子が正孔と再結合される確率は高まる。このとき、ＡＣ摂動によって、電荷は、方向性なしにランダムに動くため、ＡＣ摂動があるとしても、電荷の実質的な伝達はなくなる。
【００９９】
以上の図２ないし図５では、電荷の安定化及び電子−正孔再結合を促進できるようにプログラムや消去のためにＣＴＦメモリ素子に印加される複合パルスに含まれる摂動パルスがＡＣ摂動パルス、さらに具体的には、ＤＣパルスと反対極性のＤＣレベルを含まないＡＣ摂動パルスの実施例を説明した。
【０１００】
さらに他の実施例として、本発明の実施例の複合パルスに含まれる摂動パルスは、後述する図９、図１４、図１５Ａ、図１５Ｂ、図１６Ａ及び図１６Ｂのように、プログラムまたは消去用ＤＣパルスと電荷との再結合や再配列を促進するための反対極性のＤＣレベルを有することもある。すなわち、プログラム時にＤＣパルスがポジティブ電圧であれば、摂動パルスのＤＣレベルは、ネガティブ電圧となり、逆に、消去時にＤＣパルスがネガティブ電圧であれば、摂動パルスのＤＣレベルは、ポジティブ電圧となる。以下では、摂動パルスがＤＣパルスと反対極性のＤＣレベルを有する点を考慮して、消去電圧とプログラム電圧とを分離して説明する。
【０１０１】
図９は、本発明のさらに他の実施例のＣＴＦメモリ素子の作動方法による消去電圧を示す。比較のために、図１０は、従来の作動方法による消去電圧を示す。
【０１０２】
図９を参照すれば、消去動作のための本発明の実施例による消去電圧は、ＤＣパルスの消去パルスと摂動パルスとからなる複合パルス形態の電圧となる。このとき、複合パルスは、消去パルスに続いて摂動パルスが現れる形態からなり、摂動パルスは、前記消去パルスと反対極性のＤＣレベルを有する。すなわち、消去電圧は、ネガティブ電圧の消去パルスと連結されるポジティブ電圧の摂動パルスからなりうる。
【０１０３】
図９では、摂動パルスが消去パルスと反対極性のＤＣ摂動パルスである実施例を示す。
【０１０４】
消去モードで、前記ＤＣパルスは、ポジティブ極性を有して基板に印加され、前記ＤＣ摂動パルスは、ポジティブ極性を有して前記ゲート電極に印加される。また、消去モードで、前記ＤＣパルスは、ネガティブ極性を有して前記ゲート電極に印加され、前記ＤＣ摂動パルスは、ポジティブ極性を有して前記ゲート電極に印加される。また、消去モードで、前記ＤＣパルスは、ネガティブ極性を有して前記基板に印加され、前記ＤＣ摂動パルスは、ポジティブ極性を有して前記基板に印加される。また、消去モードで、前記ＤＣパルスは、ネガティブ極性を有して前記ゲート電極に印加され、前記ＤＣ摂動パルスは、ポジティブ極性を有して前記基板に印加される。消去動作時、消去パルス（ＤＣパルス）及び摂動パルスからなる複合パルス電圧を印加して消去する。次いで、検証パルス電圧を印加して消去が正しくなされたかを検証する。この検証パルス電圧は、消去パルスとは反対極性の電圧でありうる。
【０１０５】
比較例で、図１０を参照すれば、既存には、消去動作のために、ＤＣパルスのみからなる消去パルス電圧のみを印加して消去した後、所定時間後に検証パルス電圧を印加して消去が正しくなされたか確認する方式で消去動作を行った。
【０１０６】
図１１は、図９の複合パルスで消去するとき、ＣＴＦメモリ素子のメモリセルにおける経時的なドレイン電流（Ｉｄ）の変化を示す。図１２は、図１０のＤＣパルスのみからなる消去パルス電圧の印加時、ＣＴＦメモリ素子のメモリセルにおけるドレイン電流（Ｉｄ）の変化を示す。
【０１０７】
ＣＴＦメモリセルで、ドレイン電流は、消去パルスの印加後に経時的に増加して所定値に飽和される。このようなドレイン電流が経時的に増加するＩｄ 過渡現象は、電荷の再配置に起因したものでありうる。経時的なドレイン電流の増加は、しきい電圧が消去パルスの印加後に低下することを意味する。
【０１０８】
このように、電荷トラップ層内でのプログラム／消去後の電荷移動によって、プログラム後だけでなく、消去後にも、しきい電圧（Ｖｔｈ）値が経時的に変動する特性がある。これにより、消去後に消去検証または消去状態を読み取る動作時にエラーが発生する。このような検証エラーによって、消去失敗が発生する。
【０１０９】
図１０に示された既存の方式で消去する時には、図１２のように、飽和時間が約１秒以上かかるので、迅速で正確な消去判定を行い難い。
【０１１０】
したがって、迅速で正確な消去判定を行うか、または消去失敗を減らすまたは防止するためには、消去後にしきい電圧飽和時間を効果的に短縮させる必要がある。
【０１１１】
図９のように、消去パルスに続いて反対極性のＤＣ摂動パルスを印加する場合には、図１１のように、ドレイン電流過渡現象を加速させて短縮された時間内に消去状態を飽和させうるので、しきい電圧の飽和時間を効果的に短縮させうる。図１１の結果は、１０ｍｓの幅の消去パルス電圧の印加後に、反対極性の摂動パルス印加時の過渡ドレイン（Ｉｄ）電流の経時的な変化を示す。図１１では、約１５ｍｓ後にドレイン電流がほぼ飽和された。
【０１１２】
図１３は、図９の本発明の複合パルスの印加時と、図１０に示された既存のＤＣパルスのみからなる消去パルス電圧の印加時との経時的なドレイン電流（Ｉｄ）の変化を比較して示す。
【０１１３】
図１３から分かるように、図９の本発明による複合パルスの印加時には、ドレイン電流が飽和される時間、すなわち、しきい電圧が飽和される時間を、従来に比べて大きく短縮させうる。したがって、図９の複合パルスを消去動作に使用する本発明によれば、消去動作に続いて検証パルス電圧を印加することによって迅速な消去判定が可能であり、消去後に消去検証または消去状態を読み取る動作時にエラーの発生による消去失敗を防止しうる。
【０１１４】
図９では、複合パルスが消去パルスと次ぎの反対極性の単一ＤＣ摂動パルスとでなされた形態からなる例を示す。
【０１１５】
他の実施例であって、図１４のように、消去動作のための複合パルスは、消去パルスと次ぎの反対極性の複数のＤＣ摂動パルスとでなされた形態でもある。
【０１１６】
また、図１５Ａ及び図１５Ｂのように、消去動作のための複合パルスは、図９及び図１４で変形されて、消去パルスと反対極性であるＤＣレベルにＡＣ摂動パルスが重畳された構造からなることもある。
【０１１７】
図９ないし図１５Ｂを参照して説明したＤＣパルスと反対極性のＤＣレベルを有する摂動パルスとは、プログラム時にも適用しうる。
【０１１８】
図１６Ａ及び図１６Ｂは、図９及び図１４に対応するプログラム電圧の実施例を示す。
【０１１９】
図１６Ａのように、プログラム動作のための複合パルスは、ＤＣパルスであるプログラムパルスと次ぎの反対極性のＤＣ摂動パルスとからなる形態でありうる。
【０１２０】
また、図１６Ｂのように、プログラム動作のための複合パルスは、ＤＣパルスであるプログラムパルスと次ぎの反対極性の複数のＤＣ摂動パルスからなる形態でありうる。
【０１２１】
さらに他の例として、プログラム動作のための複合パルスは、図１５Ａ及び図１５Ｂの消去電圧特性に対応するように、プログラムパルスと、反対極性であるＤＣレベルにＡＣ摂動パルスとが重畳された構造からなることもある。これについては、図１６Ａ及び図１６Ｂのプログラム電圧に図１５Ａ及び図１５Ｂの消去電圧特性を応用して十分に類推しうるので、ここでは、その図示を省略する。
【０１２２】
一方、図１７Ａ及び図１７Ｂは、それぞれ図１６Ａ及び図１６Ｂのプログラム電圧を利用して、ＩＳＰＰ方式でプログラム時のプログラム電圧を示す。図１７Ａ及び図１７Ｂは、本発明の作動方法をＩＳＰＰ方式のプログラム時にも適用しうるということを示す。図１７Ａ及び図１７Ｂで、Ｖｐｇｍは、ＩＳＰＰ方式のプログラム時の基本的なプログラムパルス電圧、ΔＶｐｇｍは、ＩＳＰＰにおけるプログラムパルス電圧の上昇大きさを表す。
【０１２３】
本発明の作動方法をＩＳＰＰ方式のプログラムに適用する場合には、所定大きさのプログラムパルスを印加してプログラムした後、次いで、摂動パルスを印加してしきい電圧の飽和を促進させる。次いで、検証パルス電圧を印加して、しきい電圧がプログラム状態に達したか否かを確認する。プログラム状態に達していなければ、プログラムパルスの大きさを一定大きさほど増大させて以前過程を反復する。しきい電圧がプログラム状態に達するまで、このような過程を複数回反復する。
【０１２４】
前述したような本発明によるＣＴＦメモリ素子の作動方法は、図１８に例示的に示されたように、ＣＴＦメモリ素子がＮＡＮＤ型に配列された構造に適用される。
【０１２５】
図１８Ａ及び図１８Ｂは、本発明によるＣＴＦメモリ素子の作動方法が適用されるＮＡＮＤ型フラッシュメモリ素子の回路図の一例を示す図面であって、図１８Ａは、プログラム動作状態、図１８Ｂは、消去動作状態を示す。
【０１２６】
図１８Ａ及び図１８Ｂを参照すれば、ＮＡＮＤ型ＣＴＦメモリ素子は、複数のセルストリングで構成される。図１８Ａ及び図１８Ｂでは、例示として、２個のセルストリング３０，３１を示す。
【０１２７】
各セルストリングは、隣接電荷トラップ型メモリセルとソース／ドレインとを共有する複数の電荷トラップ型メモリセルアレイを含む。セルストリングの各電荷トラップ型メモリセルは、例えば、図１に示された構造を有しうる。
【０１２８】
セルストリングには、接地選択トランジスタ（ＧＳＴ：Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）、複数のメモリセル及びストリング選択トランジスタ（ＳＳＴ：Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ）が直列に連結されている。このセルストリングの一端は、ビットラインに連結され、他端は、共通ソースライン（ＣＳＬ：Ｃｏｍｍｏｎ Ｓｏｕｒｃｅ Ｌｉｎｅ）に連結される。ＧＳＴは、ＣＳＬに連結され、ＳＳＴは、ビットラインに連結される。
【０１２９】
セルストリングとクロスされる方向に、複数の電荷トラップ型メモリセルのゲート電極には、ワードライン（ＷＬ）が連結され、ＳＳＴのゲートには、ストリング選択ライン（ＳＳＬ：Ｓｔｒｉｎｇ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ）が連結され、ＧＳＴのゲートには、接地選択ライン（ＧＳＬ：Ｇｒｏｕｎｄ Ｓｅｌｅｃｔｉｏｎ Ｌｉｎｅ）が連結される。
【０１３０】
電荷トラップ型メモリセルにプログラムされるデータは、ビットラインの電圧によって変わる。ビットラインの電圧が電圧電圧（Ｖｃｃ）であれば、プログラム禁止される。一方、ビットラインの電圧が接地電圧（ＯＶ）であれば、プログラムされる。図１８Ａでは、ビットラインＢＬｎ−１に接地電圧（０Ｖ）が提供され、ビットラインＢＬｎに電圧電圧（Ｖｃｃ）が提供される動作状態を例示する。
【０１３１】
プログラム動作時に、選択されたワードライン、例えば、ワードラインＷＬ２９には、プログラム電圧、すなわち、本発明のプログラムのための複合パルス電圧が提供される。選択されないワードライン、例えば、ワードラインＷＬ３１、ＷＬ３０、ＷＬ２８−ＷＬ０には、パス電圧（Ｖｐａｓｓ）が提供される。プログラム電圧、すなわち、複合パルスのＤＣパルス電圧（Ｖｐｇｍ）に、例えば、基本電圧を１６Ｖとして、段階的に、０.５Ｖずつ増加する電圧を提供し、パス電圧（Ｖｐａｓｓ）として、例えば、９Ｖの電圧を提供しうる。
【０１３２】
選択されたワードライン（ＷＬ２９）で接地電圧が提供されたビットラインＢＬｎ−１に該当する電荷トラップ型メモリセルは、プログラムされる。図１８Ａでは、電荷トラップ型メモリセルＡがプログラムされる。図１８Ｂを参照すれば、消去動作時には、ビットライン、ＳＳＬ、ＧＳＬは、何れもフロートされ、ワードラインＷ０−Ｗ３１は、接地電圧（０Ｖ）になり、バルク、すなわち、基板は、消去電圧、すなわち、本発明の消去のための複合パルス電圧が提供される。図１８Ｂでは、消去のための複合パルスのＤＣパルス電圧が２０Ｖである場合を例示する。
【０１３３】
複合パルスの実施例及びプログラム及び／または消去方法は、多様な不揮発性メモリ素子、例えば、フラッシュメモリ素子に適用される。複合パルスの実施例及びプログラム及び／または消去方法は、フローティングゲート型メモリ素子及び／または電荷トラップ型メモリ素子に適用される。複合パルスの実施例及びプログラム及び／または消去方法は、ＮＡＮＤメモリ及び／またはＮＯＲメモリに適用される。
【０１３４】
本発明は、図面に示した実施形態を参照して説明されたが、それは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。
【産業上の利用可能性】
【０１３５】
本発明は、半導体メモリ関連の技術分野に好適に適用可能である。
【図面の簡単な説明】
【０１３６】
【図１】本発明の実施例による作動方法が適用されてプログラムや消去動作がなされるＣＴＦメモリ素子の一例を概略的に示す図面である。
【図２】本発明の一実施例による複合パルスを従来の作動方法によるＤＣパルスと比較して示す。
【図３】本発明の他の実施例による複合パルスを示す図面である。
【図４】本発明の他の実施例による複合パルスを示す図面である。
【図５】本発明の他の実施例による複合パルスを示す図面である。
【図６】図２の複合パルスがＩＳＰＰ方式でプログラムに適用される時のプログラム電圧例を示す図面である。
【図７】Ｒ.Ｄ.Ｇｏｕｌｄ ａｎｄ Ｓ.Ａ.Ａｗａｎ，Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉｌｍｓ，４４３，３０９（２００３）に開示されたＡＣ伝導度の周波数依存度を示すグラフである。
【図８Ａ】深いトラップにトラップされて動けない電子が存在するとき、ＡＣ摂動がない場合の電子−正孔の再結合可能如何を比較して示す図面である。
【図８Ｂ】深いトラップにトラップされて動けない電子が存在するとき、ＡＣ摂動がある場合の電子−正孔の再結合可能如何を比較して示す図面である。
【図９】本発明のさらに他の実施例による消去電圧を示す図面である。
【図１０】比較例で従来の作動方法による消去電圧を示す図面である。
【図１１】図９の複合パルスで消去するとき、ＣＴＦメモリ素子のメモリセルにおける経時的なドレイン電流（Ｉｄ）の変化例を示す図面である。
【図１２】図１０のＤＣパルスのみからなる消去パルス電圧の印加時、ＣＴＦメモリ素子のメモリセルにおけるドレイン電流（Ｉｄ）の変化例を示す図面である。
【図１３】図９の本発明の複合パルス印加時と、図１０に示された既存のＤＣパルスのみからなる消去パルス電圧印加時との経時的なドレイン電流（Ｉｄ）の変化例を比較して示す図面である。
【図１４】本発明のさらに他の実施例による消去電圧を示す図面である。
【図１５Ａ】本発明のさらに他の実施例による消去電圧を示す図面である。
【図１５Ｂ】本発明のさらに他の実施例による消去電圧を示す図面である。
【図１６Ａ】本発明の実施例によるプログラム電圧を示す図面である。
【図１６Ｂ】本発明の実施例によるプログラム電圧を示す図面である。
【図１７Ａ】図１６Ａのプログラム電圧を利用してＩＳＰＰ方式でプログラム時のプログラム電圧例を示す図面である。
【図１７Ｂ】図１６Ｂのプログラム電圧を利用してＩＳＰＰ方式でプログラム時のプログラム電圧例を示す図面である。
【図１８Ａ】本発明によるＣＴＦメモリ素子の作動方法が適用されるＮＡＮＤ型フラッシュメモリ素子の回路図の一例を示すものであって、プログラム動作状態を示す図面である。
【図１８Ｂ】本発明によるＣＴＦメモリ素子の作動方法が適用されるＮＡＮＤ型フラッシュメモリ素子の回路図の一例を示すものであって、消去動作状態を示す図面である。
【符号の説明】
【０１３７】
１０    ＣＴＦメモリ素子
１１    基板
１３，１５    第１及び第２不純物領域
１９    スペーサ
２０    ゲート構造体
２１    トンネル絶縁膜
２３    電荷トラップ層
２５    ブロッキング絶縁膜
２７    ゲート電極
【図１】
2008217971.tif 000004
【図２】
2008217971.tif 000005
【図３】
2008217971.tif 000006
【図４】
2008217971.tif 000007
【図５】
2008217971.tif 000008
【図６】
2008217971.tif 000009
【図７】
2008217971.tif 000010
【図８Ａ】
2008217971.tif 000011
【図８Ｂ】
2008217971.tif 000012
【図９】
2008217971.tif 000013
【図１０】
2008217971.tif 000014
【図１１】
2008217971.tif 000015
【図１２】
2008217971.tif 000016
【図１３】
2008217971.tif 000017
【図１４】
2008217971.tif 000018
【図１５Ａ】
2008217971.tif 000019
【図１５Ｂ】
2008217971.tif 000020
【図１６Ａ】
2008217971.tif 000021
【図１６Ｂ】
2008217971.tif 000022
【図１７Ａ】
2008217971.tif 000023
【図１７Ｂ】
2008217971.tif 000024
【図１８Ａ】
2008217971.tif 000025
【図１８Ｂ】
2008217971.tif 000026