(57)【要約】【課題】オン抵抗が低く、耐圧性が高い電界効果トランジスタ及び電界効果トランジスタの製造方法を提供すること。【解決手段】ＭＯＳ構造を有し、窒化化合物半導体からなる電界効果トランジスタであって、表面にバッファ層が形成された基板と、エピタキシャル成長によってバッファ層上に形成された、所定の導電型を有する電界緩和層と、電界緩和層上の一部領域に形成された、所定の導電型とは反対の導電型を有する半導体層と、半導体層の中または表面に形成された、所定の導電型と同一の導電型を有するコンタクト層と、コンタクト層上に形成されたソース電極と、電界緩和層上に形成されたドレイン電極と、半導体層上に該半導体層の端面と重畳するように形成されたゲート絶縁膜と、ゲート絶縁膜上に半導体層の端面と重畳するように形成されたゲート電極と、を備え、半導体層の端面近傍に形成されるチャネルと電界緩和層とが電気的に接続する。【選択図】    図１
2008300748.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳ構造を有し、窒化化合物半導体からなる電界効果トランジスタであって、
表面にバッファ層が形成された基板と、
エピタキシャル成長によって前記バッファ層上に形成された、所定の導電型を有する電界緩和層と、
前記電界緩和層上の一部領域に形成された、前記所定の導電型とは反対の導電型を有する半導体層と、
前記半導体層の中または表面に形成された、前記所定の導電型と同一の導電型を有するコンタクト層と、
前記コンタクト層上に形成されたソース電極と、
前記電界緩和層上に形成されたドレイン電極と、
前記半導体層上に該半導体層の端面と重畳するように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に前記半導体層の端面と重畳するように形成されたゲート電極と、
を備え、前記半導体層の端面近傍に形成されるチャネルと前記電界緩和層とが電気的に接続することを特徴とする電界効果トランジスタ。
【請求項２】
ＭＯＳ構造を有し、窒化化合物半導体からなる電界効果トランジスタであって、
表面にバッファ層が形成された基板と、
エピタキシャル成長によって前記バッファ層上に形成された、所定の導電型を有する電界緩和層と、
前記電界緩和層上の一部領域に形成された、前記所定の導電型とは反対の導電型を有する半導体層と、
前記半導体層の中または表面に形成された、前記所定の導電型と同一の導電型を有するコンタクト層と、
前記コンタクト層上に形成されたソース電極と、
前記電界緩和層上に形成されたドレイン電極と、
前記半導体層の前記ドレイン電極側の端部に形成された、前記所定の導電型と同一の導電型を有するチャネル形成領域と、
前記半導体層上に前記チャネル形成領域と重畳するように形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に前記チャネル形成領域と重畳するように形成されたゲート電極と、
を備え、前記チャネル形成領域に形成されるチャネルと前記電界緩和層とが電気的に接続することを特徴とする電界効果トランジスタ。
【請求項３】
前記基板は、導電型がｎ＋型であるとともに、裏面に裏面電極が形成されており、
前記ソース電極は、前記基板と前記コンタクト層とを電気的に接続するように形成されていることを特徴とする請求項１または２記載の電界効果トランジスタ。
【請求項４】
ＭＯＳ構造を有し、窒化化合物半導体からなる電界効果トランジスタの製造方法であって、
基板上にバッファ層を形成するバッファ層形成工程と、
エピタキシャル成長によって前記バッファ層上に所定の導電型を有する電界緩和層を形成する電界緩和層形成工程と、
前記電界緩和層上の一部領域に、前記所定の導電型とは反対の導電型を有する半導体層を形成する半導体層形成工程と、
前記半導体層の中または表面に、前記所定の導電型と同一の導電型を有するコンタクト層を形成するコンタクト層形成工程と、
前記コンタクト層上にソース電極を形成するソース電極形成工程と、
前記電界緩和層上にドレイン電極を形成するドレイン電極形成工程と、
前記半導体層上に、該半導体層の端面と重畳するようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上に、前記半導体層の端面と重畳するようにゲート電極を形成するゲート電極形成工程と、
を含むことを特徴とする電界効果トランジスタの製造方法。
【請求項５】
ＭＯＳ構造を有し、窒化化合物半導体からなる電界効果トランジスタの製造方法であって、
基板上にバッファ層を形成するバッファ層形成工程と、
エピタキシャル成長によって前記バッファ層上に所定の導電型を有する電界緩和層を形成する電界緩和層形成工程と、
前記電界緩和層上の一部領域に、前記所定の導電型とは反対の導電型を有する半導体層を形成する半導体層形成工程と、
前記半導体層の中または表面に、前記所定の導電型と同一の導電型を有するコンタクト層を形成するコンタクト層形成工程と、
前記コンタクト層上にソース電極を形成するソース電極形成工程と、
前記電界緩和層上にドレイン電極を形成するドレイン電極形成工程と、
前記半導体層の前記ドレイン電極側の端部に、前記所定の導電型と同一の導電型を有するチャネル形成領域を形成するチャネル形成領域形成工程と、
前記半導体層上に、前記チャネル形成領域と重畳するようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、
前記ゲート絶縁膜上に、前記チャネル形成領域と重畳するようにゲート電極を形成するゲート電極形成工程と、
を含むことを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーエレクトロニクス用デバイスや高周波増幅デバイスとして用いられる窒化化合物からなる電界効果トランジスタおよびその製造方法に関するものである。
【背景技術】
【０００２】
ＩＩＩ−Ｖ族窒化化合物に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持つので、高温、大パワー、あるいは高周波用半導体デバイスの材料として非常に魅力的である。また、たとえばＡｌＧａＮ／ＧａＮヘテロ構造を有する電界効果トランジスタ（ＦＥＴ）は、ピエゾ効果によって、界面に２次元電子ガスが発生している。この２次元電子ガスは、高い電子移動度とキャリア密度を有しており、多くの注目を集めている。また、ＡｌＧａＮ／ＧａＮヘテロ構造を用いたヘテロ接合ＦＥＴ（ＨＦＥＴ）は、低いオン抵抗、および速いスイッチング速度を持ち、高温動作が可能である。これらの特徴は、パワースイッチング応用に非常に好適である。
【０００３】
通常のＡｌＧａＮ／ＧａＮ  ＨＦＥＴは、ゲートにバイアスが印加されていないときに電流が流れ、ゲートに負電位を印加することによって電流が遮断されるノーマリーオン型デバイスである。一方、パワースイッチング応用においては、デバイスが壊れたときの安全性確保のために、ゲートにバイアスが印加されていないときには電流が流れず、ゲートに正電位を印加することによって電流が流れるノーマリオフ型デバイスが好ましい。
【０００４】
ノーマリオフ型デバイスを実現するためには、ＭＯＳＦＥＴ構造を採用する必要がある。図５は、従来のＭＯＳＦＥＴの断面概略図である（非特許文献１参照）。このＭＯＳＦＥＴ５００においては、基板５０１上にバッファ層５０２を介してｐ−ＧａＮ層５０４が形成されている。また、ソース・ドレイン領域のオーミック接触を取るためのコンタクト層として、ｐ−ＧａＮ層５０４の一部に、イオン注入法によってｎ＋−ＧａＮ領域５０５ａ、５０５ｂが形成されている。さらに、ゲート・ドレイン間には、ゲート・ドレイン間の局所的な電界集中を緩和してデバイスの耐圧を向上させるために、電界緩和層あるいはＲＥＳＵＲＦ（ＲＥｄｕｃｅｄ  ＳＵＲｆａｃｅ  Ｆｉｅｌｄ）層と呼ばれるｎ−−ＧａＮ領域５０３が、イオン注入法によって形成されている。また、ゲート絶縁膜としてＳｉＯ２などからなる酸化膜５０６が形成され、酸化膜５０６上に、ポリＳｉまたはＮｉ／ＡｕやＷＳｉ等の金属からなるゲート電極５０７が形成されている。また、ｎ＋−ＧａＮ領域５０５ａ、５０５ｂ上には、それぞれソース電極５０８、ドレイン電極５０９が形成されている。ソース電極５０８、ドレイン電極５０９としては、Ｔｉ／ＡｌやＴｉ／ＡｌＳｉ／Ｍｏなどの、ｎ＋−ＧａＮに対してオーミック接触を形成する金属が用いられる。
【０００５】
なお、ＭＯＳＦＥＴにおいては、チャネルの移動度を良好にするためには、酸化膜と半導体との界面の界面準位を低く抑えることが重要である。通常のＳｉ系ＭＯＳＦＥＴにおいては、酸化膜としてＳｉを熱酸化して形成したＳｉＯ２熱酸化膜が用いられ、界面準位が低い非常に良好な界面が実現されている。一方、窒化化合物系ＭＯＳＦＥＴの場合は、良好な熱酸化膜が得られないので、ｐ−ＣＶＤ法によってＳｉＯ２などからなる酸化膜を形成することが一般的である。
【０００６】
ここで、上述したように、従来、ｎ＋−ＧａＮ領域、ｎ−−ＧａＮ領域の形成には、イオン注入法が用いられる。イオン注入法においては、所定の不純物イオンの注入後に、結晶欠陥を回復させ、注入した不純物を活性化するためのアニールが行われる。半導体材料がたとえばＧａＮの場合は、結晶の結合が強固なため、１２００℃以上の高温でアニールを行う必要がある。
【０００７】
【非特許文献１】Matocha.  K,  Chow.  T.P,  Gutmann.  R.J.,  “High-voltage  normally  off  GaN  MOSFETs  on  sapphire  substrates”,  IEEE  Transaction  on  Electron  Devices.  vol.  52,  No.  1  2005  pp. 6-10
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、アニールによる不純物の活性化が不十分であると、不活性不純物が原因となってリーク電流が増大したり、ＲＥＳＵＲＦ層の電子移動度が劣化してオン抵抗が増大したり、耐圧性が低下するという問題がある。
【０００９】
一方、不純物を十分に活性化するための高温のアニールをあまり長時間行うと、酸化膜を形成すべきＧａＮ層の表面にピットが発生し、ＧａＮ／酸化膜の界面の質が不十分なものとなり、チャネルの移動度が劣化してしまうという問題点がある。
【００１０】
本発明は、上記に鑑みてなされたものであって、オン抵抗が低く、耐圧性が高い電界効果トランジスタおよび電界効果トランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した課題を解決し、目的を達成するために、本発明に係る電界効果トランジスタは、ＭＯＳ構造を有し、窒化化合物半導体からなる電界効果トランジスタであって、表面にバッファ層が形成された基板と、エピタキシャル成長によって前記バッファ層上に形成された、所定の導電型を有する電界緩和層と、前記電界緩和層上の一部領域に形成された、前記所定の導電型とは反対の導電型を有する半導体層と、前記半導体層の中または表面に形成された、前記所定の導電型と同一の導電型を有するコンタクト層と、前記コンタクト層上に形成されたソース電極と、前記電界緩和層上に形成されたドレイン電極と、前記半導体層上に該半導体層の端面と重畳するように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に前記半導体層の端面と重畳するように形成されたゲート電極と、を備え、前記半導体層の端面近傍に形成されるチャネルと前記電界緩和層とが電気的に接続することを特徴とする。
【００１２】
また、本発明に係る電界効果トランジスタは、ＭＯＳ構造を有し、窒化化合物半導体からなる電界効果トランジスタであって、表面にバッファ層が形成された基板と、エピタキシャル成長によって前記バッファ層上に形成された、所定の導電型を有する電界緩和層と、前記電界緩和層上の一部領域に形成された、前記所定の導電型とは反対の導電型を有する半導体層と、前記半導体層の中または表面に形成された、前記所定の導電型と同一の導電型を有するコンタクト層と、前記コンタクト層上に形成されたソース電極と、前記電界緩和層上に形成されたドレイン電極と、前記半導体層の前記ドレイン電極側の端部に形成された、前記所定の導電型と同一の導電型を有するチャネル形成領域と、前記半導体層上に前記チャネル形成領域と重畳するように形成されたゲート絶縁膜と、前記ゲート絶縁膜上に前記チャネル形成領域と重畳するように形成されたゲート電極と、を備え、前記チャネル形成領域に形成されるチャネルと前記電界緩和層とが電気的に接続することを特徴とする。
【００１３】
また、本発明に係る電界効果トランジスタは、上記発明において、前記基板は、導電型がｎ＋型であるとともに、裏面に裏面電極が形成されており、前記ソース電極は、前記基板と前記コンタクト層とを電気的に接続するように形成されていることを特徴とする。
【００１４】
また、本発明に係る電界効果トランジスタの製造方法は、ＭＯＳ構造を有し、窒化化合物半導体からなる電界効果トランジスタの製造方法であって、基板上にバッファ層を形成するバッファ層形成工程と、エピタキシャル成長によって前記バッファ層上に所定の導電型を有する電界緩和層を形成する電界緩和層形成工程と、前記電界緩和層上の一部領域に、前記所定の導電型とは反対の導電型を有する半導体層を形成する半導体層形成工程と、前記半導体層の中または表面に、前記所定の導電型と同一の導電型を有するコンタクト層を形成するコンタクト層形成工程と、前記コンタクト層上にソース電極を形成するソース電極形成工程と、前記電界緩和層上にドレイン電極を形成するドレイン電極形成工程と、前記半導体層上に、該半導体層の端面と重畳するようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上に、前記半導体層の端面と重畳するようにゲート電極を形成するゲート電極形成工程と、を含むことを特徴とする。
【００１５】
また、本発明に係る電界効果トランジスタの製造方法は、ＭＯＳ構造を有し、窒化化合物半導体からなる電界効果トランジスタの製造方法であって、基板上にバッファ層を形成するバッファ層形成工程と、エピタキシャル成長によって前記バッファ層上に所定の導電型を有する電界緩和層を形成する電界緩和層形成工程と、前記電界緩和層上の一部領域に、前記所定の導電型とは反対の導電型を有する半導体層を形成する半導体層形成工程と、前記半導体層の中または表面に、前記所定の導電型と同一の導電型を有するコンタクト層を形成するコンタクト層形成工程と、前記コンタクト層上にソース電極を形成するソース電極形成工程と、前記電界緩和層上にドレイン電極を形成するドレイン電極形成工程と、前記半導体層の前記ドレイン電極側の端部に、前記所定の導電型と同一の導電型を有するチャネル形成領域を形成するチャネル形成領域形成工程と、前記半導体層上に、前記チャネル形成領域と重畳するようにゲート絶縁膜を形成するゲート絶縁膜形成工程と、前記ゲート絶縁膜上に、前記チャネル形成領域と重畳するようにゲート電極を形成するゲート電極形成工程と、を含むことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、オン抵抗が低く、耐圧性が高い電界効果トランジスタを実現できるという効果を奏する。
【発明を実施するための最良の形態】
【００１７】
以下に、図面を参照して本発明に係る電界効果トランジスタおよび電界効果トランジスタの製造方法の実施の形態を詳細に説明する。なお、この実施の形態によりこの発明が限定されるものではない。
【００１８】
（実施の形態１）
図１は本発明の実施の形態１に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ１００は、サファイア、ＳｉＣ、Ｓｉなどからなる基板１０１上に、ＡｌＮ層とＧａＮ層を交互に積層して形成したバッファ層１０２と、ｎ−ＧａＮ層１０３が形成されている。さらに、ｎ−ＧａＮ層１０３上には、一部領域にｐ−ＧａＮ層１０４とドレイン電極１０９とが、それぞれ形成されている。さらに、ｐ−ＧａＮ層１０４上には、コンタクト層であるｎ＋−ＧａＮ層１０５が形成され、ｎ＋−ＧａＮ層１０５上には、ソース電極１０８が形成されている。また、ソース電極１０８とドレイン電極１０９との間には、ｎ＋−ＧａＮ層１０５、ｐ−ＧａＮ層１０４、ｎ−ＧａＮ層１０３上にわたってゲート絶縁膜であるＳｉＯ２膜１０６が形成されている。また、ＳｉＯ２膜１０６上には、ゲート電極１０７が形成されている。なお、ゲート電極１０７は、ドレイン電極１０９側におけるｐ−ＧａＮ層１０４の端面１０４ａと積層方向において重畳するように形成されている。すなわち、ｐ−ＧａＮ層１０４の端面１０４ａにおいて、ゲート電極／ＳｉＯ２／ｐ−ＧａＮ層によるＭＯＳ構造が形成されている。その結果、ゲート電極１０７にバイアスを印加すると、ｐ−ＧａＮ層１０４の端面１０４ａ近傍にｎ−チャネルが形成され、このｎ−チャネルとｎ−ＧａＮ層１０３とが電気的に接続し、ＭＯＳＦＥＴとして機能する。
【００１９】
ここで、ＭＯＳＦＥＴ１００においては、ｎ−ＧａＮ層１０３が、耐圧性を高めるＲＥＳＵＲＦ層として機能する。このＭＯＳＦＥＴ１００は、ＲＥＳＵＲＦ層であるｎ−ＧａＮ層１０３、およびｎ＋−ＧａＮ層１０５がエピタキシャル成長により形成されており、各層は結晶性が高いとともに不活性不純物がきわめて少ない。その結果、このＭＯＳＦＥＴは、電子移動度が高く、リーク電流が小さく、オン抵抗が低いものとなる。
【００２０】
さらに、このＭＯＳＦＥＴ１００は、製造工程において、イオン注入法を用いていないため、不純物を十分に活性化するための高温、長時間のアニールが不要なので、ＧａＮ結晶の表面にピットが確実に発生せず、チャネルの移動度の劣化も発生しないものとなる。
【００２１】
つぎに、ＭＯＳＦＥＴ１００の製造方法の一例について説明する。はじめに、基板１０１上に、バッファ層１０２、ｎ−ＧａＮ層１０３、ｐ−ＧａＮ層１０４を形成するためのｐ−ＧａＮ層、ｎ＋−ＧａＮ層１０５を形成するためのｎ＋−ＧａＮ層をたとえばＭＯＣＶＤ法によって順次エピタキシャル成長する。なお、ｐ−ＧａＮ層に添加するドーパントはＭｇであり、添加濃度は５×１０１５〜１×１０１７ｃｍ−３程度である。一方、ｎ−ＧａＮ層１０３、ｎ＋−ＧａＮ層に添加するドーパントはＳｉであり、添加濃度はそれぞれ１×１０１７ｃｍ−３、１×１０１９ｃｍ−３程度である。また、ｎ−ＧａＮ層１０３をＲＥＳＵＲＦ層として機能させるために、ｎ−ＧａＮ層１０３の厚さはたとえば１μｍと薄く形成される。
【００２２】
つぎに、フォトリソグラフィとエッチングにより、上述したｎ＋−ＧａＮ層、ｐ−ＧａＮ層の一部をエッチング除去し、ｐ−ＧａＮ層１０４、ｎ＋−ＧａＮ層１０５を形成するとともに、ｎ−ＧａＮ層１０３の表面の一部を露出させる。なお、エッチングにはＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合プラズマ）等のドライエッチング法を用いるのが好適である。
【００２３】
つぎに、全面にＭＯＳ構造を形成するためのＳｉＯ２膜１０６を１００ｎｍ堆積する。つぎに、ＳｉＯ２膜１０６の界面準位を低減するために、温度９００℃、Ｎ２雰囲気中で３０分アニールを行う。次いでゲート電極となるポリＳｉを６５０ｎｍ堆積する。その後、炉内温度を９００℃とした炉において、ＰＯＣｌ３雰囲気中で基板を２０分間アニールすることによって、ポリＳｉにＰをドーピングし、ポリＳｉをｎ＋型とする。さらに、ゲート領域を規定するためのフォトリソグラフィを行い、ＲＩＥによって不要なポリＳｉをエッチング除去し、ゲート電極１０７を形成する。なお、ゲート電極１０７は、ｐ−ＧａＮ層１０４の端面１０４ａと積層方向において重畳するように形成する。
【００２４】
さらに、ＳｉＯ２膜１０６の一部をエッチング除去し、ＳｉＯ２膜が除去された部分に、ｎ＋−ＧａＮ層１０５上にソース電極１０８を形成するとともに、ｎ−ＧａＮ層１０３上にドレイン電極１０９を形成し、ＭＯＳＦＥＴ１００が完成する。
【００２５】
以上説明したように、本実施の形態１に係るＭＯＳＦＥＴ１００は、オン抵抗が低く、耐圧性およびチャネル移動度が高いＦＥＴとなる。
【００２６】
（実施の形態２）
つぎに、本発明の実施の形態２に係るＭＯＳＦＥＴについて説明する。本実施の形態２に係るＭＯＳＦＥＴ２００は、ＭＯＳＦＥＴ１００と同様の構成を有するが、ソース電極に対するコンタクト層が、イオン注入法によってｐ−ＧａＮ層中に形成されている点が異なる。
【００２７】
図２は本発明の実施の形態２に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ２００は、ＭＯＳＦＥＴ１００と同様に、基板２０１上にバッファ層２０２、ｎ−ＧａＮ層２０３、ｐ−ＧａＮ層２０４、ＳｉＯ２膜２０６、ゲート電極２０７、ソース電極２０８、ドレイン電極２０９が形成されている。しかし、ＭＯＳＦＥＴ２００においては、イオン注入法によってｐ−ＧａＮ層２０４中にｎ＋−ＧａＮ領域２０５ａが形成されており、このｎ＋−ＧａＮ領域２０５ａがソース電極２０８に対するコンタクト層として機能する。また、イオン注入法によってｎ−ＧａＮ層２０３中にｎ＋−ＧａＮ領域２０５ｂが形成されており、このｎ＋−ＧａＮ領域２０５ｂがドレイン電極２０９に対するコンタクト層として機能する。
【００２８】
このＭＯＳＦＥＴ２００は、ＭＯＳＦＥＴ１００と同様に、ＲＥＳＵＲＦ層であるｎ−ＧａＮ層２０３がエピタキシャル成長により形成されており、層の結晶性が高いとともに不活性不純物がきわめて少ない。その結果、電子移動度が高く、リーク電流が小さく、オン抵抗が低いものとなる。
【００２９】
なお、ＭＯＳＦＥＴ２００の製造方法については、上述したＭＯＳＦＥＴ１００の製造方法と同様に、はじめに、基板２０１上に、バッファ層２０２、ｎ−ＧａＮ層２０３、ｐ−ＧａＮ層２０４を形成するためのｐ−ＧａＮ層をたとえばＭＯＣＶＤ法によって順次エピタキシャル成長し、つぎに、フォトリソグラフィとエッチングにより、上記ｐ−ＧａＮ層の一部をエッチング除去し、ｐ−ＧａＮ層２０４を形成する。
【００３０】
その後、以下のようにして、ｎ＋−ＧａＮ領域２０５ａ、２０５ｂを形成するためのイオン注入用のマスクを形成する。まず、ｐ−ＣＶＤ法によって全面にＳｉＯ２膜を１０００ｎｍだけ堆積する。つぎに、フォトリソグラフィによって形成したマスクを用いて、ｎ＋−ＧａＮ領域２０５ａ、２０５ｂを形成する部分の直上のＳｉＯ２膜をエッチング除去する。つぎに、全面に表面保護用のＳｉＯ２膜を２０ｎｍだけ堆積する。つぎに、以上の工程によってマスクが形成された基板に、Ｓｉイオンを注入し、ｎ＋−ＧａＮ領域２０５ａ、２０５ｂを形成する。イオン注入の際のドーズ量は、典型的には３×１０１５ｃｍ−２程度である。
【００３１】
つぎに、ＳｉＯ２膜をＢＨＦ（Ｂｕｆｆｅｒｅｄ  ＨＦ）によって全面除去し、新たに不純物を活性化させるためのアニールを行うための保護用のキャップ層を全面に堆積する。このキャップ層はＳｉＯ２からなるが、ＡｌＮ、グラファイト等からなるものでもよい。つぎに、ｎ＋−ＧａＮ領域２０５ａ、２０５ｂに含まれる不純物を活性化させるためのアニールを行う。このアニールは、アニール炉を用いて、温度を１２００℃としてＮ２雰囲気中で５分間行う。本製造方法では、比較的ドーズ量が大きく不純物が活性化しやすいｎ＋−ＧａＮ領域２０５ａ、２０５ｂに対して活性化を行うので、アニールをあまり高温、長時間にする必要がない。したがって、ＧａＮ結晶の表面にピットが発生しないので、チャネルの移動度が劣化してしまうこともない。なお、アニール終了後は、ＢＨＦを用いるなどの適当な方法によってキャップ層を除去する。
【００３２】
その後、ＭＯＳＦＥＴ１００と同様に、ＳｉＯ２膜２０６、ゲート電極２０７、ソース電極２０８、ドレイン電極２０９を形成し、ＭＯＳＦＥＴ２００が完成する。
【００３３】
（実施の形態３）
つぎに、本発明の実施の形態３に係るＭＯＳＦＥＴについて説明する。本実施の形態３に係るＭＯＳＦＥＴ３００は、ＭＯＳＦＥＴ２００と同様の構成を有するが、ｐ−ＧａＮ層のドレイン電極側の端部にｎ−ＧａＮ領域が形成されている点が異なる。
【００３４】
図３は本発明の実施の形態３に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ３００は、ＭＯＳＦＥＴ２００と同様に、基板３０１上にバッファ層３０２、ｎ−ＧａＮ層３０３、ｐ−ＧａＮ層３０４、ｎ＋−ＧａＮ領域３０５ａ、３０５ｂ、ＳｉＯ２膜３０６、ゲート電極３０７、ソース電極３０８、ドレイン電極３０９が形成されている。しかし、ＭＯＳＦＥＴ３００においては、ｐ−ＧａＮ層３０４のドレイン電極３０９側の端部にチャネル形成領域であるｎ−ＧａＮ領域３１０が形成されている。その結果、このＭＯＳＦＥＴ３００においては、ゲート電極３０７にバイアスを印加すると、ｎ−ＧａＮ領域３１０にｎ−チャネルが形成され、このｎ−チャネルとｎ−ＧａＮ層３０３とが電気的に接続される。
【００３５】
このＭＯＳＦＥＴ３００は、ＭＯＳＦＥＴ２００と同様に、ＲＥＳＵＲＦ層であるｎ−ＧａＮ層３０３がエピタキシャル成長により形成されており、層の結晶性が高いとともに不活性不純物がきわめて少ない。その結果、電子移動度が高く、リーク電流が小さく、オン抵抗が低いものとなる。
【００３６】
なお、ＭＯＳＦＥＴ３００の製造方法については、上述したＭＯＳＦＥＴ２００の製造方法において、イオン注入用のＳｉＯ２膜を形成した後、所定の部分のＳｉＯ２膜をエッチング除去し、その後、Ｓｉイオンを注入し、ｎ＋−ＧａＮ領域３０５ａ、３０５ｂおよびｎ−ＧａＮ領域３１０を形成すればよい。また、ｎ−ＧａＮ領域３１０を形成するために注入するイオンのドーズ量は、３×１０１５ｃｍ−２程度である。
【００３７】
（実施の形態４）
つぎに、本発明の実施の形態４に係るＭＯＳＦＥＴについて説明する。本実施の形態４に係るＭＯＳＦＥＴ４００は、ＭＯＳＦＥＴ３００と同様の構成を有するが、基板の導電型がｎ＋型であるとともに、基板の裏面に裏面電極が形成されており、ソース電極が、基板とコンタクト層とを電気的に接続するように形成されている点が異なる。
【００３８】
図４は本発明の実施の形態４に係るＭＯＳＦＥＴの断面概略図である。このＭＯＳＦＥＴ４００は、導電型がｎ＋型のＳｉ半導体からなる基板４０１と、基板４０１の裏面の全面に形成され基板４０１とオーミック接触する金属からなる裏面電極４１１とを備える。さらに、ＭＯＳＦＥＴ３００と同様に、基板４０１上に、バッファ層４０２、ｎ−ＧａＮ層４０３、ｐ−ＧａＮ層４０４、ｎ＋−ＧａＮ領域４０５ａ、４０５ｂ、ＳｉＯ２膜４０６、ゲート電極４０７、ドレイン電極４０９、ｎ−ＧａＮ領域４１０が形成されている。さらに、ｎ＋−ＧａＮ領域４０５ａと基板４０１とを電気的に接続するようにソース電極４０８が形成されている。その結果、裏面電極４１１とソース電極４０８も電気的に接続している。さらに、バッファ層４０２、ｎ−ＧａＮ層４０３、ｐ−ＧａＮ層４０４、およびｎ＋−ＧａＮ領域４０５ａのそれぞれの側面とソース電極４０８との間には、たとえばＳｉＯ２からなる絶縁層４１２が形成されている。
【００３９】
このＭＯＳＦＥＴ４００は、ＭＯＳＦＥＴ３００と同様に電子移動度が高く、リーク電流が小さく、オン抵抗が低いものとなっている。さらに、このＭＯＳＦＥＴ４００は、裏面電極４１１をソース電極として用いることができるため、ソース電極４０８を結線するためのボンディングパットを形成しなくてもよいので、チップ面積を削減できる。さらに、このＭＯＳＦＥＴ４００においては、裏面電極４１１がソース電極４０８と同電位となるので、裏面電極４１１によってゲート・ドレイン間における電界の局所的集中が緩和され、耐圧性がさらに向上する。また、絶縁層４１２が形成されているので、ｎ−ＧａＮ層４０３を介してソース・ドレイン間が短絡することも防止される。
【００４０】
なお、このＭＯＳＦＥＴ４００は、上述したＭＯＳＦＥＴ３００と同様の方法で製造できるが、ソース電極４０８、裏面電極４１１については、以下のように形成する。すなわち、ＳｉＯ２膜４０６のｎ＋−ＧａＮ領域４０５ａ上の一部をエッチング除去した後、さらにｎ＋−ＧａＮ領域４０５ａ、ｐ−ＧａＮ層４０４、ｎ−ＧａＮ層４０３、およびバッファ層４０２のそれぞれの一部をエッチング除去して基板４０１の表面に到る開口孔を形成し、その後絶縁層４１２、ソース電極４０８を順次形成する。また、ドレイン電極４０９を形成した後、基板４０１の裏面を研磨し、研磨した裏面に金属膜を蒸着して裏面電極４１１を形成する。
【００４１】
なお、上記実施の形態３、４では、イオン注入法を用いてｐ−ＧａＮ層中にｎ−ＧａＮ領域を形成したが、拡散法を用いて形成してもよい。また、上記各実施の形態では、ＭＯＳＦＥＴはｎ型であるが、本発明はこれに限らず、ｐ型のＭＯＳＦＥＴに対しても適用できる。
【図面の簡単な説明】
【００４２】
【図１】本発明の実施の形態１に係るＭＯＳＦＥＴの断面概略図である。
【図２】本発明の実施の形態２に係るＭＯＳＦＥＴの断面概略図である。
【図３】本発明の実施の形態３に係るＭＯＳＦＥＴの断面概略図である。
【図４】本発明の実施の形態４に係るＭＯＳＦＥＴの断面概略図である。
【図５】従来のＭＯＳＦＥＴの断面概略図である。
【符号の説明】
【００４３】
１００〜４００  ＭＯＳＦＥＴ
１０１〜４０１  基板
１０２〜４０２  バッファ層
１０３〜４０３  ｎ−ＧａＮ層
１０４〜４０４  ｐ−ＧａＮ層
１０４ａ        端面
１０５          ｎ＋−ＧａＮ層
１０６〜４０６  ＳｉＯ２膜
１０７〜４０７  ゲート電極
１０８〜４０８  ソース電極
１０９〜４０９  ドレイン電極
２０５ａ〜４０５ａ、２０５ｂ〜４０５ｂ  ｎ＋−ＧａＮ領域
３１０、４１０  ｎ−ＧａＮ領域
４１１          裏面電極
４１２          絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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