(57)【要約】  直交クロック補正（ＱＣＣ）回路は、４相クロック信号（１２２）の、同相クロック信号および反転同相クロック信号（ｃｋｉ、ｃｋｉ＿ｂ）をそれぞれ出力するクロック補正回路の第１の対（３０４１、３０４２）と、４相クロック信号（１２２）の、直交位相クロック信号および反転直交位相クロック信号（ｃｋｑ、ｃｋｑ＿ｂ）をそれぞれ出力するクロック補正回路の第２の対（３０４３、３０４４）と、４相クロック信号（１２２）におけるデューティサイクル誤差および同相／直交位相（ＩＱ）の位相不整合を検出するように構成される検出回路（３０８）と、検出回路（３０８）の出力に基づいてデューティサイクル誤差およびＩＱ位相不整合の両方を補正するために、クロック補正回路の第１の対（３０４１、３０４２）のそれぞれには制御信号の第１の対（３１２Ｉ１、３１２Ｉ２）を、クロック補正回路の第２の対（３０４３、３０４４）のそれぞれには制御信号の第２の対（３１２Ｑ１、３１２Ｑ２）を供給するように構成される較正回路（３１０）と、を含む。【選択図】図３
2021500792.tif 000002
【特許請求の範囲】
【請求項１】
４相クロック信号に基づいて出力信号を生成するために入力信号をシリアル化するように構成されるマルチプレクサ回路と、
前記４相クロック信号の、同相クロック信号および反転同相クロック信号をそれぞれ出力するクロック補正回路の第１の対と、
前記４相クロック信号の、直交位相クロック信号および反転直交位相クロック信号をそれぞれ出力するクロック補正回路の第２の対と、
前記４相クロック信号におけるデューティサイクル誤差および同相／直交位相（ＩＱ）の位相不整合を検出するように構成される検出回路と、
前記検出回路の出力に基づいて前記デューティサイクル誤差および前記ＩＱ位相不整合の両方を補正するために、前記クロック補正回路の第１の対のそれぞれには制御信号の第１の対を、前記クロック補正回路の第２の対のそれぞれには制御信号の第２の対を供給するように構成される較正回路と、を備える、送信機。
【請求項２】
前記クロック補正回路の第１の対および前記クロック補正回路の第２の対のそれぞれのクロック補正回路は、
第１のインバータと、
第２のインバータと並列に結合される制御回路と、を備える、請求項１に記載の送信機。
【請求項３】
前記制御回路は、
供給ノードとグランドノードとの間で結合される、第１のｐチャネルトランジスタおよび第２のｐチャネルトランジスタ、ならびに第１のｎチャネルトランジスタおよび第２のｎチャネルトランジスタであって、前記第２のｐチャネルトランジスタのゲートおよび前記第２のｎチャネルトランジスタのゲートは前記第１のインバータの入力に結合され、前記第２のｐチャネルトランジスタのドレインおよび前記第２のｎチャネルトランジスタのドレインは前記第１のインバータの出力に結合される、第１のｐチャネルトランジスタおよび第２のｐチャネルトランジスタ、ならびに第１のｎチャネルトランジスタおよび第２のｎチャネルトランジスタと、
前記第１のｐチャネルトランジスタのゲートに結合される第１のデジタル／アナログ変換器（ＤＡＣ）と、
前記第１のｎチャネルトランジスタのゲートに結合される第２のＤＡＣと、を備える、請求項２に記載の送信機。
【請求項４】
前記較正回路は、前記クロック補正回路の第１の対および前記クロック補正回路の第２の対のそれぞれのクロック補正回路における前記制御回路において前記第１のＤＡＣおよび前記第２のＤＡＣに結合される、請求項３に記載の送信機。
【請求項５】
前記較正回路は、前記クロック補正回路の第１の対のそれぞれにおいて、前記第１のＤＡＣおよび前記第２のＤＡＣにそれぞれ、前記制御信号の第１の対を供給し、前記較正回路は、前記クロック補正回路の第２の対のそれぞれにおいて、前記第１のＤＡＣおよび前記第２のＤＡＣにそれぞれ、前記制御信号の第２の対を供給する、請求項４に記載の送信機。
【請求項６】
前記クロック補正回路の第１の対および前記クロック補正回路の第２の対のそれぞれのクロック補正回路は、
前記第１のインバータの前記入力に結合される少なくとも１つの第２のインバータと、
前記第１のインバータの前記出力に結合される少なくとも１つの第３のインバータと、をさらに備える、請求項２に記載の送信機。
【請求項７】
前記クロック補正回路の第１の対を有する第１のクロックバッファに同相差動クロック信号を、前記クロック補正回路の第２の対を有する第２のクロックバッファに直交位相差動クロック信号を供給するクロック生成器をさらに備える、請求項１から６のいずれか一項に記載の送信機。
【請求項８】
前記較正回路は前記検出回路に制御信号を供給し、前記検出回路は、前記制御信号に応答して、同相デューティサイクル誤差、直交位相デューティサイクル誤差、およびＩＱ位相誤差を検出するように構成される、請求項１から６のいずれか一項に記載の送信機。
【請求項９】
前記較正回路は、前記同相デューティサイクル誤差に応答して前記同相クロック信号および前記反転同相クロック信号の立ち上がりエッジまたは立ち下がりエッジを調節し、前記直交位相デューティサイクル誤差に応答して前記直交位相クロック信号および前記反転直交位相クロック信号の立ち上がりエッジまたは立ち下がりエッジを調節し、前記ＩＱ位相誤差に応答して、前記同相クロック信号および前記反転同相クロック信号、または前記直交位相クロック信号および前記反転直交位相クロック信号のどちらかの前記立ち上がりエッジおよび前記立ち下がりエッジの両方を調節するように構成される、請求項８に記載の送信機。
【請求項１０】
送信機におけるクロック補正の方法であって、
クロック補正回路の第１の対からの４相クロック信号の、同相クロック信号および反転同相クロック信号をそれぞれ出力するステップと、
クロック補正回路の第２の対からの前記４相クロック信号の、直交位相クロック信号および反転直交位相クロック信号をそれぞれ出力するステップと、
前記４相クロック信号におけるデューティサイクル誤差および同相／直交位相（ＩＱ）の位相不整合を検出するステップと、
検出回路の出力に基づいて前記デューティサイクル誤差および前記ＩＱ位相不整合の両方を補正するために、前記クロック補正回路の第１の対のそれぞれには制御信号の第１の対を、前記クロック補正回路の第２の対のそれぞれには制御信号の第２の対を提供するステップと、を含む、方法。
【請求項１１】
提供する前記ステップは、
前記クロック補正回路の第１の対のそれぞれにおいて第１のデジタル／アナログ変換器（ＤＡＣ）および第２のＤＡＣにそれぞれ、前記制御信号の第１の対を供給することと、
前記クロック補正回路の第２の対のそれぞれにおいて、第１のＤＡＣおよび第２のＤＡＣにそれぞれ、前記制御信号の第２の対を供給することと、を含む、請求項１０に記載の方法。
【請求項１２】
前記クロック補正回路の第１の対を有する第１のクロックバッファに同相差動クロック信号を、前記クロック補正回路の第２の対を有する第２のクロックバッファに直交位相差動クロック信号を供給することをさらに含む、請求項１０または１１に記載の方法。
【請求項１３】
検出する前記ステップは、同相デューティサイクル誤差、直交位相デューティサイクル誤差、および同相／直交位相（ＩＱ）の位相誤差を判断することを含む、請求項１０から１２のいずれか一項に記載の方法。
【請求項１４】
提供する前記ステップは、
前記同相デューティサイクル誤差に応答して前記同相クロック信号および前記反転同相クロック信号の立ち上がりエッジまたは立ち下がりエッジを調節することと、
前記直交位相デューティサイクル誤差に応答して前記直交位相クロック信号および前記反転直交位相クロック信号の立ち上がりエッジまたは立ち下がりエッジを調節することと、
前記ＩＱ位相誤差に応答して、前記同相クロック信号および前記反転同相クロック信号、または前記直交位相クロック信号および前記反転直交位相クロック信号のどちらかの前記立ち上がりエッジおよび前記立ち下がりエッジの両方を調節することと、を含む、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施例は一般的に、電子回路に関し、特に、送信機用直交クロック補正回路に関する。
【背景技術】
【０００２】
直交クロック補正回路は、送信機において、入力クロック信号のデューティサイクル誤差および位相不整合を補償するために使用される。プロセス、電圧、および温度（ＰＶＴ）の変動を克服するために、直交クロック補正回路によって実施される較正方式は、フォアグラウンド較正またはバックグラウンド較正のどちらかであり得る。フォアグラウンド較正はオンにされた後補正を一回行うのに対し、バックグラウンド較正は温度変動および供給変動を追跡し続ける。直交クロック補正回路がないと、同相クロックと直交位相クロックとの間のいずれのタイミング誤差によっても送信機の後続の段階におけるジッターがはるかに大きくなる。
【０００３】
直交クロック補正回路の１つのタイプは、補正プロセスを２つの独立した段階に分割する。１つの段階は同相／直交位相（ＩＱ）不整合を最小化する。もう１つの段階はＩＱ位相補正クロックのデューティサイクルを補正する。２段階構造によって電力消費が大きくなる。ＩＱ位相補正段階は典型的には、時間遅延を調節するために出力時に可変コンデンサを用いる。デューティサイクル補正段階では典型的には、デューティサイクル誤差を補正するために出力立ち上がり時間および立ち下がり時間を調節するための抵抗アレイが用いられる。その結果、これらの技法の内部負荷により電力消費が大きくなる。
【０００４】
電力消費を最小化する直交クロック補正回路を提供することが望ましい。
【発明の概要】
【０００５】
送信機における直交クロック補正の技法について説明する。一例では、送信機は、４相クロック信号に基づいて出力信号を生成するために入力信号をシリアル化するように構成されるマルチプレクサ回路と、４相クロック信号の、同相クロック信号および反転同相クロック信号をそれぞれ出力するクロック補正回路の第１の対と、４相クロック信号の、直交位相クロック信号および反転直交位相クロック信号をそれぞれ出力するクロック補正回路の第２の対と、４相クロック信号におけるデューティサイクル誤差および同相／直交位相（ＩＱ）の位相不整合を検出するように構成される検出回路と、検出回路の出力に基づいてデューティサイクル誤差およびＩＱ位相不整合の両方を補正するために、クロック補正回路の第１の対のそれぞれには制御信号の第１の対を、クロック補正回路の第２の対のそれぞれには制御信号の第２の対を供給するように構成される較正回路と、を含む。
【０００６】
別の例では、送信機におけるクロック補正の方法は、クロック補正回路の第１の対からの４相クロック信号の、同相クロック信号および反転同相クロック信号をそれぞれ出力することと、クロック補正回路の第２の対からの４相クロック信号の、直交位相クロック信号および反転直交位相クロック信号をそれぞれ出力することと、４相クロック信号におけるデューティサイクル誤差および同相／直交位相（ＩＱ）の位相不整合を検出することと、検出回路の出力に基づいてデューティサイクル誤差およびＩＱ位相不整合の両方を補正するために、クロック補正回路の第１の対のそれぞれには制御信号の第１の対を、クロック補正回路の第２の対のそれぞれには制御信号の第２の対を提供することと、を含む。
【０００７】
別の例では、直交クロック補正（ＱＣＣ）回路は、４相クロック信号の、同相クロック信号および反転同相クロック信号をそれぞれ出力するクロック補正回路の第１の対と、４相クロック信号の、直交位相クロック信号および反転直交位相クロック信号をそれぞれ出力するクロック補正回路の第２の対と、４相クロック信号におけるデューティサイクル誤差および同相／直交位相（ＩＱ）の位相不整合を検出するように構成される検出回路と、検出回路の出力に基づいてデューティサイクル誤差およびＩＱ位相不整合の両方を補正するために、クロック補正回路の第１の対のそれぞれには制御信号の第１の対を、クロック補正回路の第２の対のそれぞれには制御信号の第２の対を供給するように構成される較正回路と、を含む。
【０００８】
これらのおよび他の態様は、以下の詳細な説明を参照して理解され得る。
【０００９】
上記の特徴を詳細に理解できるように、上に簡潔に要約されたより詳細な説明を、例示の実装形態を参照することにより行うことが可能であり、これら実装形態のいくつかは添付の図面に示されている。しかしながら、添付の図面が単に典型的な例示の実装形態を示すため、この範囲を限定するとみなされるものではないことは、留意されたい。
【図面の簡単な説明】
【００１０】
【図１】シリアル通信システムの例を示すブロック図である。
【図２】一例による送信機の一部分を示すブロック図である。
【図３】一例による直交クロック補正（ＱＣＣ）回路を示すブロック図である。
【図４】一例によるクロック補正回路を示す概略図である。
【図５】一例による送信機におけるクロック補正の方法を示すフロー図である。
【図６】一例によるデューティサイクル誤差および同相／直交位相（ＩＱ）の位相誤差を検出する方法を示すフロー図である。
【図７】デューティサイクル誤差およびＩＱ位相不整合の両方を補正するためにクロック補正回路を制御する方法を示すフロー図である。
【図８】本明細書に説明されるＱＣＣ回路が使用可能である例によるプログラマブル集積回路（ＩＣ）を示すブロック図である。
【図９】本明細書に説明されるＱＣＣ回路が使用可能である例によるプログラマブルＩＣのシステムオンチップ（ＳｏＣ）実装形態を示すブロック図である。
【図１０】本明細書に説明されるＱＣＣ回路が使用可能であるプログラマブルＩＣのフィールドプログラマブルゲートアレイ（ＦＰＧＡ）実装形態を示す図である。
【発明を実施するための形態】
【００１１】
理解を容易にするために、可能な場合、図に共通する同一の要素を指定するために同一の参照符号が使用されている。１つの例の要素が他の例に有益に組み込まれ得ることが考えられる。
【００１２】
以降、図を参照してさまざまな特徴について説明する。図が一定尺度で描かれる場合もあるし描かれない場合もあり、同様の構造または機能の要素が図全体を通して同様の参照符号によって表されることは、留意されるべきである。図が特徴の説明を容易にすることのみ意図していることは留意されるべきである。これらの特徴は、特許請求される発明の包括的な説明を意図していないし、特許請求される発明の範囲に関する限定を意図してもいない。さらに、示される例は示される態様または利点全てを有することを必要とするものではない。特定の例と併せて説明される態様または利点は、必ずしもその例に限定されるものではなく、そのように示されない場合でもそのように明示的に説明されない場合でも任意の他の例において実践可能である。
【００１３】
送信機における直交クロック補正のための技法について説明する。一例では、直交クロック補正（ＱＣＣ）回路は、クロック補正回路の第１の対と、クロック補正回路の第２の対と、検出回路と、較正回路とを含む。クロック補正回路の第１の対は、４相クロック信号の、同相クロック信号および反転同相クロック信号をそれぞれ出力する。クロック補正回路の第２の対は、４相クロック信号の、直交位相クロック信号および反転直交位相クロック信号をそれぞれ出力する。検出回路は、４相クロック信号における、デューティサイクル誤差および同相／直交位相（ＩＱ）の位相不整合を検出するように構成される。較正回路は、検出回路の出力に基づいてデューティサイクル誤差およびＩＱ位相不整合の両方を補正するために、クロック補正回路の第１の対のそれぞれには制御信号の第１の対を、クロック補正回路の第２の対のそれぞれには制御信号の第２の対を供給するように構成される。ＱＣＣ回路において、ＩＱ位相補正およびＤＣＤ補正の２つの段階は、クロック補正の１つの段階にマージされる。段階の全体数が半分になるため、電力消費は低減される。これらのおよびさらなる態様は、図面を参照して後述される。
【００１４】
図１は、シリアル通信システム１００の一例を示すブロック図である。シリアル通信システム１００は、伝送媒体１６０にわたって受信機１２６に結合される送信機１１２を備える。送信機１１２は、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）１１６の一部とすることができる。受信機１２６はＳｅｒＤｅｓ１２２の一部とすることができる。伝送媒体１６０は、送信機１１２と受信機１２６との間に電気路を含み、プリント回路基板（ＰＣＢ）トレース、ビア、ケーブル、コネクタ、および減結合コンデンサなどを含むことができる。ＳｅｒＤｅｓ１１６の受信機、およびＳｅｒＤｅｓ１２２の送信機は、簡潔にするために省略される。いくつかの例では、ＳｅｒＤｅｓ１１６は集積回路（ＩＣ）１１０に配設可能であり、ＳｅｒＤｅｓ１２２はＩＣ１２０に配設可能である。
【００１５】
送信機１１２は、デジタルベースバンド変調技法を使用してシリアルデータを伝送媒体１６０上に駆動する。一般に、シリアルデータはシンボルに分割される。送信機１１２は、それぞれのシンボルを、シンボルにマッピングされるアナログ電圧に変換する。送信機１１２は、それぞれのシンボルから生成されたアナログ電圧を伝送媒体１６０に結合する。いくつかの例では、送信機１１２は、バイナリ非ゼロ復帰（ＮＲＺ）変調方式を使用する。バイナリＮＲＺでは、シンボルはシリアルデータの１ビットであり、２つのアナログ電圧はそれぞれのビットを表すために使用される。他の例では、送信機はパルス振幅変調（ＰＡＭ）などのマルチレベルデジタルベースバンド変調技法を使用し、この場合、シンボルはシリアルデータの複数のビットを含み、３つ以上のアナログ電圧はそれぞれのビットを表すために使用される。
【００１６】
送信機１１２は、クロック生成回路（「クロック生成器１５０」）と、入力シリアライザ１１４と、直交クロック補正（ＱＣＣ）回路３００と、マルチプレクサ回路（「ＭＵＸ回路１１５」）と、出力ドライバ回路１１８とを含む。例では、入力シリアライザ１１４は、Ｍビットデジタル入力信号を受信し、かつ、１つまたは複数の４ビットデジタル出力信号を出力し、ここで、Ｍは４を上回る整数（例えば、１２８ビット）である。いくつかの例では、入力シリアライザ１１４は（例えば、有限インパルス応答（ＦＩＲ）フィルタなどを使用して）プリエンファシス等化を行うことができる。このような場合、入力シリアライザ１１４の出力は、（例においてそれぞれが４のビット幅を有する）プリカーソル出力、メインカーソル出力、およびポストカーソル出力を含むことができる。
【００１７】
クロック生成器１５０は、同相差動クロック信号１２０Ｉ、および直交位相差動クロック信号１２０Ｑを生成する。直交位相差動クロック信号１２０Ｑにおける遷移は、同相差動クロック信号１２０Ｉにおける遷移に対して９０度位相がずれている。ＱＣＣ回路３００は、同相差動クロック信号１２０Ｉおよび直交位相差動クロック信号１２０Ｑを４相クロック信号１２２に変換する。４相クロック信号１２２は、同相クロック信号（ｃｋｉ）、反転同相クロック信号（ｃｋｉ＿ｂ）、直交位相クロック信号（ｃｋｑ）、および反転直交位相クロック信号（ｃｋｑ＿ｂ）を含む。クロック信号ｃｋｉおよびｃｋｉ＿ｂの対は、互いに１８０度位相がずれている。同様に、クロック信号ｃｋｑおよびｃｋｑ＿ｂの対は、互いに１８０度位相がずれている。クロック信号ｃｋｉおよびｃｋｑの対は互いに９０度位相がずれている。同様に、クロック信号ｃｋｉ＿ｂおよびｃｋｑ＿ｂの対は互いに９０度位相がずれている。ＱＣＣ回路３００は、入力シリアライザ１１４およびＭＵＸ回路１１５に４相クロック信号１２２を供給する。ＱＣＣ回路３００は、さらに以下に論じられるように、４相クロック信号１２２の、同相／直交位相（ＩＱ）の位相誤差補正およびデューティサイクル補正を行う。
【００１８】
ＭＵＸ回路１１５は入力シリアライザ１１４のそれぞれの４ビット出力のためのマルチプレクサを含む。ＭＵＸ回路１１５におけるそれぞれのマルチプレクサは、入力シリアライザ１１４の４ビット出力の対応するものを受信する。例えば、ＭＵＸ回路１１５におけるマルチプレクサは、この４ビット入力を差動出力信号に多重化する。それ故に、ＭＵＸ回路１１５は高速出力信号を生成する。
【００１９】
出力ドライバ回路１１８は、ＭＵＸ回路１１５におけるそれぞれのマルチプレクサに対する出力ドライバを含む。出力ドライバ回路１１８におけるそれぞれの出力ドライバは、ＭＵＸ回路１１５の差動出力信号の対応するものを受信する。出力ドライバ回路１１８の出力ドライバは、伝送媒体１６０上の差動信号を一括して駆動する。受信機１２６は、送信される信号の、受信、等化、デシリアル化などのための従来の構成要素を含む。
【００２０】
送信機１１２の具体的な構造が例として示されるが、ＱＣＣ回路３００が図１に示されるものと異なる構造を有する送信機において使用可能であることは理解されたい。
【００２１】
図２は、一例による送信機１１２の一部分２００を示すブロック図である。送信機１１２の一部分２００は、ＭＵＸ回路１１５におけるマルチプレクサのうちの１つであるＭＵＸ１１５ｘを含む。送信機１１２の一部分２００はまた、ＱＣＣ回路３００を含む。ＱＣＣ回路３００は、同相差動クロック信号１２０Ｉおよび直交位相差動クロック信号１２０Ｑを受信する。同相差動クロック信号１２０Ｉは、正成分信号（ｃｋｉ＿ｐ）および負成分信号（ｃｋｉ＿ｎ）を含む。直交位相差動クロック信号１２０Ｑは、正成分信号（ｃｋｑ＿ｐ）および負成分信号（ｃｋｑ＿ｎ）を含む。ＱＣＣ回路３００は、同相差動クロック信号１２０Ｉおよび直交位相差動クロック信号１２０Ｑを、４つのシングルエンドクロック信号（すなわち、ｃｋｉ、ｃｋｉ＿ｂ、ｃｋｑ、およびｃｋｑ＿ｂ）を有する４相クロック信号１２２に変換する電流切換型論理回路（ＣＭＬ）／相補型金属酸化膜半導体（ＣＭＯＳ）変換器２０２を含む。４相クロック信号１２２は、クロック信号ｃｋｉおよびｃｋｉ＿ｂを有する同相クロック対１２２Ｉ、およびクロック信号ｃｋｑおよびｃｋｑ＿ｂを有する直交位相クロック対１２２Ｑを含む。ＱＣＣ回路３００は、同相クロック対１２２Ｉをバッファする同相クロックバッファ３０２Ｉ、および直交位相クロック対１２２Ｑをバッファする直交位相クロックバッファ３０２Ｑを含む。ＱＣＣ回路３００は、同相クロックバッファ３０２Ｉの前のｃｋｉとｃｋｉ＿ｂとの間で交差結合されるゼロ以上のインバータ対２０６と、同相クロックバッファ３０２Ｉの後のｃｋｉとｃｋｉ＿ｂとの間で交差結合されるゼロ以上のインバータ対２１０とを含むことができる。同様に、ＱＣＣ回路３００は、直交位相クロックバッファ３０２Ｑの前のｃｋｑとｃｋｑ＿ｂとの間で交差結合されるゼロ以上のインバータ対２０８と、直交位相クロックバッファ３０２Ｑの後のｃｋｑとｃｋｑ＿ｂとの間で交差結合されるゼロ以上のインバータ対２１２とを含むことができる。ＱＣＣ回路３００はＭＵＸ１１５ｘに４相クロック信号１２２を供給する。
【００２２】
ＭＵＸ１１５ｘは、４相クロック信号１２２に加えてＤ０…Ｄ３で指定される４ビット入力を受信する。入力信号Ｄ０…Ｄ３は直交信号（例えば、遷移間の４つの単位間隔（ＵＩ）周期）である。ＭＵＸ１１５ｘは、４相クロック信号１２２を使用して、入力信号Ｄ０…Ｄ３を（Ｖｏｕｔと指定される）差動出力信号２０４にシリアル化する。差動出力信号２０４はフルレート信号（例えば、遷移間の１つのＵＩ周期）である。入力信号Ｄ０…Ｄ３はシングルエンドＣＭＯＳ信号である。
【００２３】
図３は、一例によるＱＣＣ回路３００を示すブロック図である。ＱＣＣ回路３００は、同相クロックバッファ３０２Ｉと、直交位相クロックバッファ３０２Ｑと、検出回路３０８と、較正回路３１０とを含む。検出回路３０８は４相クロック信号１２２（クロック信号ｃｋｉ、ｃｋｉ＿ｂ、ｃｋｑ、およびｃｋｑ＿ｂ）を受信する。検出回路３０８はまた、（Ｎが正の整数である）較正回路３１０によって生成されるＮビット制御信号３３０を受信する。検出回路３０８は、さらに後述されるように、制御信号３３２を生成する。検出回路３０８は制御信号３３２を較正回路３１０に供給する。
【００２４】
較正回路３１０は、制御信号３１２Ｉ１および３１２Ｉ２の第１の対（総称して制御信号３１２Ｉ）を同相クロックバッファ３０２Ｉに供給する。それぞれの制御信号３１２Ｉ１および３１２Ｉ２は（Ｍが８などの正の整数である）Ｍビット信号である。較正回路３１０は制御信号３１２Ｑ１および３１２Ｑ２の第２の対（総称して制御信号３１２Ｑ）を直交位相クロックバッファ３０２Ｑに供給する。それぞれの制御信号３１２Ｑ１および３１２Ｑ２はＭビット信号である。制御信号３１２Ｉ１はｃｋｉ＿ｒｉｓｅａｄｊと称され、制御信号３１２Ｉ２はｃｋｉ＿ｆａｌｌａｄｊと称される。制御信号３１２Ｑ１はｃｋｑ＿ｒｉｓｅａｄｊと称され、制御信号３１２Ｑ２はｃｋｑ＿ｆａｌｌａｄｊと称される。検出回路３０８から受信される制御信号３３２はｃｏｍｐと称される。検出回路３０８に供給される制御信号３３０はｃｔｒｌと称される。
【００２５】
同相クロックバッファ３０２Ｉは、クロック補正回路３０４１および３０４２を含む。クロック信号ｃｋｉは、ゼロ以上のインバータ３１４、クロック補正回路３０４１、およびゼロ以上のインバータ３１８を含む経路に結合される。クロック信号ｃｋｉ＿ｂは、ゼロ以上のインバータ３１６、クロック補正回路３０４２、およびゼロ以上のインバータ３２０を含む経路に結合される。制御信号３１２Ｉは、クロック補正回路３０４１および３０４２の両方に結合される。
【００２６】
直交位相クロックバッファ３０２Ｑは、クロック補正回路３０４３および３０４４を含む。クロック信号ｃｋｑは、ゼロ以上のインバータ３２２、クロック補正回路３０４３、およびゼロ以上のインバータ３２６を含む経路に結合される。クロック信号ｃｋｑ＿ｂは、ゼロ以上のインバータ３２４、クロック補正回路３０４４、およびゼロ以上のインバータ３２８を含む経路に結合される。制御信号３１２Ｑはクロック補正回路３０４３および３０４４の両方に結合される。
【００２７】
同相クロックバッファ３０２Ｉは、（図示されない）ｃｋｉ信号経路とｃｋｉ＿ｂ信号経路との間で交差結合されるゼロ以上のインバータ対を含むことができる。同様に、直交位相クロックバッファ３０２Ｑは、（図示されない）ｃｋｑ信号経路とｃｋｑ＿ｂ信号経路との間で交差結合されるゼロ以上のインバータ対を含むことができる。
【００２８】
図４は、一例によるクロック補正回路３０４を示す概略図である。図３に示されるそれぞれのクロック補正回路３０４１…３０４４は、図４に示されるクロック補正回路３０４のインスタンスを含む。クロック補正回路３０４は、インバータ４０８および制御回路４１６を含む。インバータ４０８はノードＮ１とノードＮ２との間で結合される。示される例では、クロック補正回路３０４は、クロック入力とノードＮ１との間で結合されるインバータ４０６、およびノードＮ２とクロック出力との間で結合されるインバータ４１０を含む。クロック入力は、同相差動クロック信号１２０Ｉまたは直交位相差動クロック信号１２０Ｑのうちの１つの成分を受信する。クロック出力は４相クロック信号１２２の１つのクロック信号を供給する。他の例では、インバータ４０６およびインバータ４１０の１つまたは両方が省略される。すなわち、クロック入力はノードＮ１に直接結合可能である、および／またはクロック出力はノードＮ２に直接結合可能である。制御回路４１６はインバータ４０８と並列である（例えば、ノードＮ１とノードＮ２との間で結合される）。
【００２９】
制御回路４１６は、ソースノードＶｄｄとグランドノードＧｎｄとの間で結合される、ｐチャネルトランジスタＭＰ１およびＭＰ２、ならびにｎチャネルトランジスタＭＮ１およびＭＮ２を含む。それぞれのｐチャネルトランジスタＭＰ１およびＭＰ２は、（ＰＭＯＳトランジスタとも称される）ｐ型金属酸化膜半導体ＦＥＴ（ＭＯＳＦＥＴ）などのｐチャネル電界効果トランジスタ（ＦＥＴ）である。それぞれのｎチャネルトランジスタＭＮ１およびＭＮ２は、（ＮＭＯＳトランジスタとも称される）ｎ型ＭＯＳＦＥＴなどのｎチャネルＦＥＴである。ｐチャネルトランジスタＭＰ１のソースは供給ノードＶｄｄに結合される。ｐチャネルトランジスタＭＰ１のドレインは、ｐチャネルトランジスタＭＰ２のソースに結合される。ｐチャネルトランジスタＭＰ２のドレインはｎチャネルトランジスタＭＮ２のドレインに結合される。ｎチャネルトランジスタＭＮ２のソースはｎチャネルトランジスタＭＮ１のドレインに結合される。ｎチャネルトランジスタＭＮ１のソースはグランドノードＧｎｄに結合される。ｐチャネルトランジスタＭＰ２およびｎチャネルトランジスタＭＮ２のゲートはノードＮ１に結合される。ｐチャネルトランジスタＭＰ２およびｎチャネルトランジスタＭＮ２のドレインはノードＮ２に結合される。制御回路４１６はさらに、デジタル／アナログ変換器（ＤＡＣ）４０２およびＤＡＣ４０４を含む。ＤＡＣ４０２のアナログ出力はトランジスタＭＰ１のゲートに結合される。ＤＡＣ４０４のアナログ出力はｎチャネルトランジスタＭＮ１のゲートに結合される。ＤＡＣ４０２のデジタル入力はＭビット制御信号ｃｋ＊＿ｒｉｓｅａｄｊ（例えば、ｃｋｉ＿ｒｉｓｅａｄｊまたはｃｋｑ＿ｒｉｓｅａｄｊ）を受信する。ＤＡＣ４０４のデジタル入力はＭビット制御信号ｃｋ＊＿ｆａｌｌａｄｊ（例えば、ｃｋｉ＿ｆａｌｌａｄｊまたはｃｋｑ＿ｆａｌｌａｄｊ）を受信する。
【００３０】
図５は、一例による送信機におけるクロック補正の方法５００を示すフロー図である。図３〜図５を参照すると、４相クロック信号１２２はクロックバッファ３０２Ｉおよび３０２Ｑから出力される（ステップ５０２）。同相クロック対１２２Ｉはクロック補正回路３０４１および３０４２の同相の対によってバッファされる（ステップ５０４）。直交位相クロック対１２２Ｑはクロック補正回路３０４３および３０４４の直交位相対によってバッファされる（ステップ５０６）。検出回路３０８は４相クロック信号におけるデューティサイクル誤差およびＩＱ位相誤差を検出する（ステップ５０８）。
【００３１】
図６は、検出回路３０８によって行われるデューティサイクル誤差およびＩＱ位相誤差を検出するためのステップ５０８の例を示すフロー図である。較正回路３１０および検出回路３０８は、（１）ｃｋｉとｃｋｉ＿ｂとの間の１８０度の位相シフトを補正することと、（２）ｃｋｑとｃｋｑ＿ｂとの間の１８０度の位相シフトを補正することと、（３）同相クロック対１２２Ｉと直交位相クロック対１２２Ｑとの間の９０度の位相シフトを補正することとを含む検出／補正プロセスを実施するように協働する。同相クロック対１２２Ｉおよび直交位相クロック対１２２Ｑにおける理想的な１８０度の位相シフトにおけるいずれの偏差によっても、デューティサイクル歪み（ＤＣＤ）がさらに生じる。検出回路３０８はｃｋｉとｃｋｉ＿ｂとの間の共通モードレベルにおける差異を比較することによって同相クロック対１２２ＩにおけるＤＣＤを検出することができる。検出回路３０８は同じプロセスを使用して直交位相クロック対１２２ＱにおけるＤＣＤを検出することができる。検出回路３０８は、対称的なＸＯＲゲートを使用して同相クロック対１２２Ｉと直交位相クロック対１２２Ｑとの間のＩＱ位相誤差を検出することができる。
【００３２】
較正回路３１０は、検出回路３０８に時間多重シーケンスの３つの検出ステップを行わせるために制御信号（ｃｔｒｌ）を検出回路３０８に提供する。ステップ６０２において、検出回路３０８は、同相デューティサイクル誤差を判断するために同相クロック対１２２Ｉに対するＤＣＤを測定する。ステップ６０４において、検出回路３０８は、直交位相デューティサイクル誤差を判断するために直交位相クロック対１２２Ｑに対するＤＣＤを測定する。ステップ６０６において、検出回路３０８は、ＩＱ位相誤差を判断するために同相クロック対１２２Ｉと直交位相クロック対１２２Ｑとの間の位相差を測定する。検出回路３０８はそれぞれのステップ６０２…６０６の間に１つまたは複数の比較結果を出力する。比較結果は、３つの検出位相のそれぞれの間の、同相デューティサイクル誤差、直交デューティサイクル誤差、およびＩＱ位相誤差をそれぞれ指示している。
【００３３】
図３〜図５に戻ると、較正回路３１０は、デューティサイクル誤差およびＩＱ位相不整合の両方を補正するために制御信号をクロック補正回路３０４１…３０４４に提供する（ステップ５１０）。較正回路３１０は、クロック補正回路３０４１および３０４２の同相の対のそれぞれにおける第１のＤＡＣ４０２および第２のＤＡＣ４０４に制御信号３１２Ｉ１および３１２Ｉ２の同相の対を供給する（ステップ５１２）。較正回路３１０は、クロック補正回路３０４３および３０４４の直交位相対のそれぞれにおける第１のＤＡＣ４０２および第２のＤＡＣ４０４に制御信号３１２Ｑ１および３１２Ｑ２の直交位相対を供給する（ステップ５１４）。
【００３４】
図７は、デューティサイクル誤差およびＩＱ位相不整合の両方を補正するためにクロック補正回路３０４１…３０４４を制御するためのステップ５１０の例を示すフロー図である。ステップ７０２では、較正回路３１０は、同相デューティサイクル誤差を指示する検出回路３０８によって出力される比較結果に応答して同相クロック対１２２Ｉに対するデューティサイクル補正を判断する。
【００３５】
とりわけ、ステップ７０４において、較正回路３１０はデューティサイクル補正の方向を判断するために比較結果を処理する。ステップ７０６において、較正回路３１０は、デューティサイクル補正の判断された方向に応答して、クロック信号ｃｋｉおよびｃｋｉ＿ｂの立ち上がりエッジ、またはクロック信号ｃｋｉおよびｃｋｉ＿ｂの立ち下がりエッジのどちらかを調節するためにＤＡＣコードを生成する。立ち上がりエッジを調節するために、較正回路３１０は、ｐチャネルトランジスタＭＰ１のゲートに印加されるアナログ電圧を増加または減少させる、ＤＡＣ４０２に入力されるコードを増加または減少させるようにｃｋｉ＿ｒｉｓｅａｄｊ信号を制御する。これによって、ｐチャネルトランジスタＭＰ１は、より少ないまたはより多い電流を供給するため、ノードＮ２における電圧の立ち上がり時間は増加または減少する。立ち下がりエッジを調節するために、較正回路３１０は、ｎチャネルトランジスタＭＮ１のゲートに印加されるアナログ電圧を増加または減少させる、ＤＡＣ４０４に入力されるコードを増加または減少させるようにｃｋｉ＿ｆａｌｌａｄｊ信号を制御する。これによって、ｎチャネルトランジスタＭＮ１は、より多いまたはより少ない電流をシンクさせるため、ノードＮ２における電圧の立ち下がり時間は減少または増加する。特に、ステップ７０２の間、較正回路３１０は、クロック信号ｃｋｉおよびｃｋｉ＿ｂの立ち上がり時間または立ち下がり時間のうちの１つを調節するためにそれぞれのクロック補正回路３０４１および３０４２におけるＤＡＣ４０２および４０４のうちの１つのみを制御する。
【００３６】
ステップ７０８において、較正回路３１０は、直交位相デューティサイクル誤差を指示する検出回路３０８によって出力される比較結果に応答して、直交位相クロック対１２２Ｑに対するデューティサイクル補正を判断する。
【００３７】
とりわけ、ステップ７１０において、較正回路３１０は、デューティサイクル補正の方向を判断するために比較結果を処理する。ステップ７１２において、較正回路３１０は、デューティサイクル補正の判断された方向に応答して、クロック信号ｃｋｑおよびｃｋｑ＿ｂの立ち上がりエッジ、またはクロック信号ｃｋｑおよびｃｋｑ＿ｂの立ち下がりエッジのどちらかを調節するためにＤＡＣコードを生成する。立ち上がりエッジを調節するために、較正回路３１０は、ｐチャネルトランジスタＭＰ１のゲートに印加されるアナログ電圧を増加または減少させる、ＤＡＣ４０２に入力されるコードを増加または減少させるようにｃｋｑ＿ｒｉｓｅａｄｊ信号を制御する。これによって、ｐチャネルトランジスタＭＰ１は、より少ないまたはより多い電流を供給するため、ノードＮ２における電圧の立ち上がり時間は増加または減少する。立ち下がりエッジを調節するために、較正回路３１０は、ｎチャネルトランジスタＭＮ１のゲートに印加されるアナログ電圧を増加または減少させる、ＤＡＣ４０４に入力されるコードを増加または減少させるようにｃｋｑ＿ｆａｌｌａｄｊ信号を制御する。これによって、ｎチャネルトランジスタＭＮ１は、より多いまたはより少ない電流をシンクさせるため、ノードＮ２における電圧の立ち下がり時間は減少または増加する。特に、ステップ７０８の間、較正回路３１０は、クロック信号ｃｋｑおよびｃｋｑ＿ｂの立ち上がり時間または立ち下がり時間のうちの１つを調節するためにそれぞれのクロック補正回路３０４３および３０４４におけるＤＡＣ４０２および４０４のうちの１つのみを制御する。
【００３８】
ステップ７１４において、較正回路３１０は、ＩＱ位相誤差に応答して、同相クロック対１２２Ｉまたは直交位相クロック対１２２Ｑのどちらかに対する位相補正を判断する。とりわけ、ステップ７１６において、較正回路３１０は位相補正の方向を判断する。ステップ７１８において、較正回路３１０は、どのクロック対が調節のために選択されたかに応じて、クロック信号ｃｋｉおよびｃｋｉ＿ｂ、またはクロック信号ｃｋｑおよびｃｋｑ＿ｂの立ち上がりエッジおよび立ち下がりエッジ両方を調節するためにＤＡＣコードを生成する。特に、ステップ７１４の間、較正回路は、クロック信号ｃｋｉおよびｃｋｉ＿ｂ（またはクロック信号ｃｋｑおよびｃｋｑ＿ｂ）の立ち上がり時間および立ち下がり時間両方を調節するためにそれぞれのクロック補正回路３０４１および３０４２（またはそれぞれのクロック補正回路３０４３および３０４４）におけるＤＡＣ４０２および４０４の両方を制御する。
【００３９】
図８は、本明細書に説明されるＱＣＣ回路３００が使用可能である例によるプログラマブルＩＣ  １を示すブロック図である。プログラマブルＩＣ  １は、プログラマブル論理３、構成論理２５、および構成メモリ２６を含む。プログラマブルＩＣ  １は、不揮発性メモリ２７、ＤＲＡＭ２８、および他の回路２９などの外部回路に結合可能である。プログラマブル論理３は、論理セル３０、サポート回路３１、およびプログラマブル相互接続３２を含む。論理セル３０は、複数の入力の一般的論理機能を実施するように構成可能である回路を含む。サポート回路３１は、トランシーバ、入力／出力ブロック、デジタル信号プロセッサ、およびメモリなどの専用回路を含む。論理セルおよびサポート回路３１は、プログラマブル相互接続３２を使用して相互接続可能である。論理セル３０をプログラミングする、サポート回路３１のパラメータを設定する、およびプログラマブル相互接続３２をプログラミングするための情報は、構成論理２５によって構成メモリ２６に記憶される。構成論理２５は、不揮発性メモリ２７または任意の他のソース（例えば、ＤＲＡＭ２８または他の回路２９）からの構成データを得ることができる。いくつかの例では、プログラマブルＩＣ  １は処理システム２を含む。処理システム２は、マイクロプロセッサ、メモリ、サポート回路、およびＩＯ回路などを含むことができる。
【００４０】
図９は、一例によるプログラマブルＩＣ  １のシステムオンチップ（ＳｏＣ）実装形態を示すブロック図である。例では、プログラマブルＩＣ  １は処理システム２およびプログラマブル論理３を含む。処理システム２は、リアルタイム処理ユニット（ＲＰＵ）４、アプリケーション処理ユニット（ＡＰＵ）５、グラフィック処理ユニット（ＧＰＵ）６、構成およびセキュリティユニット（ＣＳＵ）１２、およびプラットフォーム管理ユニット（ＰＭＵ）１２２などのさまざまな処理ユニットを含む。処理システム２はまた、オンチップメモリ（ＯＣＭ）１４、トランシーバ７、周辺機器８、相互接続１６、ＤＭＡ回路９、メモリコントローラ１０、周辺機器１５、および多重ＩＯ（ＭＩＯ）回路１３などのさまざまなサポート回路を含む。処理ユニットおよびサポート回路は、相互接続１６によって相互接続される。ＰＬ３はまた、相互接続１６に結合される。トランシーバ７は外部ピン２４に結合される。ＰＬ３は外部ピン２３に結合される。メモリコントローラ１０は外部ピン２２に結合される。ＭＩＯ１３は外部ピン２０に結合される。ＰＳ２は一般的に外部ピン２１に結合される。ＡＰＵ５は、ＣＰＵ１７、メモリ１８、およびサポート回路１９を含むことができる。
【００４１】
ＰＳ  ２に関して、処理ユニットのそれぞれは、メモリ、割り込みコントローラ、直接メモリアクセス（ＤＭＡ）コントローラ、メモリ管理ユニット（ＭＭＵ）、および浮動小数点演算ユニット（ＦＰＵ）など、１つまたは複数の中央処理装置（ＣＰＵ）および関連の回路を含む。相互接続１６は、処理ユニットを相互接続し、ＰＳ  ２における他の構成要素を処理ユニットに相互接続するように構成される、さまざまなスイッチ、バス、および通信リンクなどを含む。
【００４２】
ＯＣＭ１４は、ＰＳ  ２全体を通して分散可能である１つまたは複数のＲＡＭモジュールを含む。例えば、ＯＣＭ１４は、バッテリでバックアップされたＲＡＭ（ＢＢＲＡＭ）、および密結合メモリ（ＴＣＭ）などを含むことができる。メモリコントローラ１０は外部ＤＲＡＭにアクセスするためのＤＲＡＭインターフェースを含むことができる。周辺機器８、１５は、ＰＳ  ２にインターフェースを提供する１つまたは複数の構成要素を含むことができる。例えば、周辺機器１５は、グラフィック処理ユニット（ＧＰＵ）、ディスプレイインターフェース（例えば、ＤｉｓｐｌａｙＰｏｒｔ、高精細マルチメディアインターフェース（ＨＤＭＩ）ポートなど）、ユニバーサルシリアルバス（ＵＳＢ）ポート、イーサネットポート、汎用非同期送受信機（ｕｎｉｖｅｒｓａｌ  ａｓｙｎｃｈｒｏｎｏｕｓ  ｔｒａｎｓｃｅｉｖｅｒ）（ＵＡＲＴ）ポート、シリアル周辺機器インターフェース（ＳＰＩ）ポート、汎用ＩＯ（ＧＰＩＯ）ポート、シリアルアドバンストテクノロジーアタッチメント（ＳＡＴＡ）ポート、およびＰＣＩｅポートなどを含むことができる。周辺機器１５はＭＩＯ１３に結合可能である。周辺機器８はトランシーバ７に結合可能である。トランシーバ７はシリアライザ／デシリアライザ（ＳＥＲＤＥＳ）回路およびＭＧＴなどを含むことができる。トランシーバ７はＱＣＣ回路３００のインスタンスを含むことができる。
【００４３】
図１０は、トランシーバ３７、構成可能論理ブロック（「ＣＬＢ」）３３、ランダムアクセスメモリブロック（「ＢＲＡＭ」）３４、入力／出力ブロック（「ＩＯＢ」）３６、構成およびクロッキング論理（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）４２、デジタル信号処理ブロック（「ＤＳＰ」）３５、特殊入力／出力ブロック（「Ｉ／Ｏ」）４１（例えば、構成ポートおよびクロックポート）、ならびに、デジタルクロックマネージャ、アナログ／デジタル変換器、およびシステムモニタリング論理などの他のプログラマブル論理３９を含む多数の種々のプログラマブルタイルを含むプログラマブルＩＣ  １のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）実装形態を示す。ＦＰＧＡはまた、ＰＣＩｅインターフェース４０、およびアナログ／デジタル変換器（ＡＤＣ）３８などを含むことができる。ＦＰＧＡは、トランシーバ３７または他の回路によって使用されるＱＣＣ回路３００のインスタンスを含むことができる。
【００４４】
いくつかのＦＰＧＡでは、それぞれのプログラマブルタイルは、図１０の上部に含まれる例によって示されるように、同じタイル内のプログラマブル論理要素の入出力端子４８への接続部を有する少なくとも１つのプログラマブル相互接続要素（「ＩＮＴ」）４３を含むことができる。それぞれのプログラマブル相互接続要素４３は、同じタイルまたは他のタイルにおいて隣接するプログラマブル相互接続要素のセグメント４９を相互接続するための接続部も含むことができる。それぞれのプログラマブル相互接続要素４３は、論理ブロック（図示せず）間の汎用ルーティングリソースのセグメント５０を相互接続するための接続部も含むことができる。汎用ルーティングリソースは、相互接続セグメント（例えば相互接続セグメント５０）のトラックを備える論理ブロック（図示せず）と相互接続セグメントを接続するためのスイッチブロック（図示せず）との間のルーティングチャネルを含むことができる。汎用ルーティングリソースの相互接続セグメント（例えば相互接続セグメント５０）は、１つまたは複数の論理ブロックに及ぶことができる。汎用ルーティングリソースと共に挙げられるプログラマブル相互接続要素４３は、例示したＦＰＧＡ用のプログラマブル相互接続構造（「プログラマブル相互接続」）を実装する。
【００４５】
例示の実装形態では、ＣＬＢ３３は、ユーザ論理に加えて単一のプログラマブル相互接続要素（「ＩＮＴ」）４３を実装するようにプログラミング可能である構成可能論理要素（「ＣＬＥ」）４４を含むことができる。ＢＲＡＭ３４は、１つまたは複数のプログラマブル相互接続要素に加えてＢＲＡＭ論理要素（「ＢＲＬ」）４５を含むことができる。典型的には、タイルに含まれる相互接続要素の数はタイルの高さに左右される。図示される例では、ＢＲＡＭタイルは５つのＣＬＢと同じ高さを有するが、他の数（例えば４）も使用可能である。ＤＳＰタイル３５は、適切な数のプログラマブル相互接続要素に加えてＤＳＰ論理要素（「ＤＳＰＬ」）４６を含むことができる。ＩＯＢ３６は、プログラマブル相互接続要素４３の１つのインスタンスに加えて、例えば、入力／出力論理要素（「ＩＯＬ」）４７の２つのインスタンスを含むことができる。当業者には明らかになるように、例えば、Ｉ／Ｏ論理要素４７に接続される実際のＩ／Ｏパッドは典型的には、入力／出力論理要素４７の領域に制限されない。
【００４６】
図示される例では、（図１０に示される）ダイの中央付近の水平領域は、構成、クロック、および他の制御論理のために使用される。この水平領域または列から延びる垂直列５１は、ＦＰＧＡの横幅にわたってクロックおよび構成信号を分散させるために使用される。
【００４７】
図１０に示されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を占める通常の柱状構造を分断する追加の論理ブロックを含む。追加の論理ブロックは、プログラマブルブロックおよび／または専用論理とすることができる。
【００４８】
図１０が例示的なＦＰＧＡアーキテクチャのみを示すことを目的としていることは留意されたい。例えば、行における論理ブロックの数、行の相対幅、行の数および順序、行に含まれる論理ブロックのタイプ、論理ブロックの相対サイズ、および図１０の上部に含まれる相互接続／論理実装形態は単に例示的なものである。例えば、実際のＦＰＧＡでは、複数の隣接するＣＬＢ行が、典型的には、ユーザ論理の効率的な実装を容易にするために、ＣＬＢが出現するどの場所にも含まれるが、隣接するＣＬＢ行の数は、ＦＰＧＡの外形寸法によって異なる。
【００４９】
非限定的な例を以下に列挙する。
【００５０】
１つの例では、送信機が提供可能である。このような送信機は、４相クロック信号に基づいて出力信号を生成するために入力信号をシリアル化するように構成されるマルチプレクサ回路と、４相クロック信号の、同相クロック信号および反転同相クロック信号をそれぞれ出力するクロック補正回路の第１の対と、４相クロック信号の、直交位相クロック信号および反転直交位相クロック信号をそれぞれ出力するクロック補正回路の第２の対と、４相クロック信号におけるデューティサイクル誤差および同相／直交位相（ＩＱ）の位相不整合を検出するように構成される検出回路と、検出回路の出力に基づいてデューティサイクル誤差およびＩＱ位相不整合の両方を補正するために、クロック補正回路の第１の対のそれぞれには制御信号の第１の対を、クロック補正回路の第２の対のそれぞれには制御信号の第２の対を供給するように構成される較正回路と、を含んでよい。
【００５１】
このような送信機では、クロック補正回路の第１の対およびクロック補正回路の第２の対のそれぞれのクロック補正回路は、第１のインバータと、第２のインバータと並列に結合される制御回路とを備える。あるそのような送信機において、制御回路は、供給ノードとグランドノードとの間で結合される、第１のｐチャネルトランジスタおよび第２のｐチャネルトランジスタ、ならびに第１のｎチャネルトランジスタおよび第２のｎチャネルトランジスタであって、第２のｐチャネルトランジスタのゲートおよび第２のｎチャネルトランジスタのゲートは第１のインバータの入力に結合され、第２のｐチャネルトランジスタのドレインおよび第２のｎチャネルトランジスタのドレインは第１のインバータの出力に結合される、第１のｐチャネルトランジスタおよび第２のｐチャネルトランジスタ、ならびに第１のｎチャネルトランジスタおよび第２のｎチャネルトランジスタと、第１のｐチャネルトランジスタのゲートに結合される第１のデジタル／アナログ変換器（ＤＡＣ）と、第１のｎチャネルトランジスタのゲートに結合される第２のＤＡＣと、を含んでよい。
【００５２】
あるそのような送信機では、較正回路は、クロック補正回路の第１の対およびクロック補正回路の第２の対のそれぞれのクロック補正回路における制御回路において第１のＤＡＣおよび第２のＤＡＣに結合されてよい。
【００５３】
あるそのような送信機では、較正回路は、クロック補正回路の第１の対のそれぞれにおいて、第１のＤＡＣおよび第２のＤＡＣにそれぞれ、制御信号の第１の対を供給し、ここで、較正回路は、クロック補正回路の第２の対のそれぞれにおいて、第１のＤＡＣおよび第２のＤＡＣにそれぞれ、制御信号の第２の対を供給する。
【００５４】
あるそのような送信機では、クロック補正回路の第１の対およびクロック補正回路の第２の対のそれぞれのクロック補正回路は、第１のインバータの入力に結合される少なくとも１つの第２のインバータと、第１のインバータの出力に結合される少なくとも１つの第３のインバータとをさらに備える。
【００５５】
あるそのような送信機は、クロック補正回路の第１の対を有する第１のクロックバッファに同相差動クロック信号を、クロック補正回路の第２の対を有する第２のクロックバッファに直交位相差動クロック信号を供給するクロック生成器をさらに含んでよい。
【００５６】
あるそのような送信機では、較正回路は検出回路に制御信号を供給してよく、ここで、検出回路は、制御信号に応答して、同相デューティサイクル誤差、直交位相デューティサイクル誤差、およびＩＱ位相誤差を検出するように構成されてよい。
【００５７】
あるそのような送信機では、較正回路は、同相デューティサイクル誤差に応答して同相クロック信号および反転同相クロック信号の立ち上がりエッジまたは立ち下がりエッジを調節し、直交位相デューティサイクル誤差に応答して直交位相クロック信号および反転直交位相クロック信号の立ち上がりエッジまたは立ち下がりエッジを調節し、ＩＱ位相誤差に応答して、同相クロック信号および反転同相クロック信号、または直交位相クロック信号および反転直交位相クロック信号のどちらかの立ち上がりエッジおよび立ち下がりエッジの両方を調節するように構成されてよい。
【００５８】
別の例では、送信機におけるクロック補正の方法が提供されてよい。送信機におけるこのようなクロック補正の方法は、クロック補正回路の第１の対からの４相クロック信号の、同相クロック信号および反転同相クロック信号をそれぞれ出力するステップと、クロック補正回路の第２の対からの４相クロック信号の、直交位相クロック信号および反転直交位相クロック信号をそれぞれ出力するステップと、４相クロック信号におけるデューティサイクル誤差および同相／直交位相（ＩＱ）の位相不整合を検出するステップと、検出回路の出力に基づいてデューティサイクル誤差およびＩＱ位相不整合の両方を補正するために、クロック補正回路の第１の対のそれぞれには制御信号の第１の対を、クロック補正回路の第２の対のそれぞれには制御信号の第２の対を提供するステップと、を含んでよい。
【００５９】
このような方法では、提供するステップは、クロック補正回路の第１の対のそれぞれにおいて第１のデジタル／アナログ変換器（ＤＡＣ）および第２のＤＡＣにそれぞれ、制御信号の第１の対を供給することと、クロック補正回路の第２の対のそれぞれにおいて、第１のＤＡＣおよび第２のＤＡＣにそれぞれ、制御信号の第２の対を供給することとを含んでよい。あるそのような方法は、クロック補正回路の第１の対を有する第１のクロックバッファに同相差動クロック信号を、クロック補正回路の第２の対を有する第２のクロックバッファに直交位相差動クロック信号を供給することをさらに含んでよい。
【００６０】
あるそのような方法では、検出するステップは、同相デューティサイクル誤差、直交位相デューティサイクル誤差、および同相／直交位相（ＩＱ）の位相誤差を判断することをさらに含んでよい。
【００６１】
あるそのような方法では、提供するステップは、同相デューティサイクル誤差に応答して同相クロック信号および反転同相クロック信号の立ち上がりエッジまたは立ち下がりエッジを調節することと、直交位相デューティサイクル誤差に応答して直交位相クロック信号および反転直交位相クロック信号の立ち上がりエッジまたは立ち下がりエッジを調節することと、ＩＱ位相誤差に応答して、同相クロック信号および反転同相クロック信号、または直交位相クロック信号および反転直交位相クロック信号のどちらかの立ち上がりエッジおよび立ち下がりエッジの両方を調節することと、を含んでよい。
【００６２】
別の例では、直交クロック補正（ＱＣＣ）回路が提供されてよい。このようなＱＣＣ回路は、４相クロック信号の、同相クロック信号および反転同相クロック信号をそれぞれ出力するクロック補正回路の第１の対と、４相クロック信号の、直交位相クロック信号および反転直交位相クロック信号をそれぞれ出力するクロック補正回路の第２の対と、４相クロック信号におけるデューティサイクル誤差および同相／直交位相（ＩＱ）の位相不整合を検出するように構成される検出回路と、検出回路の出力に基づいてデューティサイクル誤差およびＩＱ位相不整合の両方を補正するために、クロック補正回路の第１の対のそれぞれには制御信号の第１の対を、クロック補正回路の第２の対のそれぞれには制御信号の第２の対を供給するように構成される較正回路と、を含んでよい。
【００６３】
あるそのようなＱＣＣ回路では、クロック補正回路の第１の対およびクロック補正回路の第２の対のそれぞれのクロック補正回路は、第１のインバータと、第２のインバータと並列に結合される制御回路とを含んでよい。
【００６４】
あるそのようなＱＣＣ回路では、制御回路は、供給ノードとグランドノードとの間で結合される、第１のｐチャネルトランジスタおよび第２のｐチャネルトランジスタ、ならびに、第１のｎチャネルトランジスタおよび第２のｎチャネルトランジスタであって、第２のｐチャネルトランジスタのゲートおよび第２のｎチャネルトランジスタのゲートは第１のインバータの入力に結合され、第２のｐチャネルトランジスタのドレインおよび第２のｎチャネルトランジスタのドレインは第１のインバータの出力に結合される、第１のｐチャネルトランジスタおよび第２のｐチャネルトランジスタ、ならびに第１のｎチャネルトランジスタおよび第２のｎチャネルトランジスタと、第１のｐチャネルトランジスタのゲートに結合される第１のデジタル／アナログ変換器（ＤＡＣ）と、第１のｎチャネルトランジスタのゲートに結合される第２のＤＡＣと、を含んでよい。
【００６５】
あるそのようなＱＣＣ回路では、較正回路は、クロック補正回路の第１の対およびクロック補正回路の第２の対のそれぞれのクロック補正回路における制御回路において第１のＤＡＣおよび第２のＤＡＣに結合されてよい。
【００６６】
あるそのようなＱＣＣ回路では、較正回路は、クロック補正回路の第１の対のそれぞれにおいて、第１のＤＡＣおよび第２のＤＡＣにそれぞれ、制御信号の第１の対を供給し、ここで、較正回路は、クロック補正回路の第２の対のそれぞれにおいて、第１のＤＡＣおよび第２のＤＡＣにそれぞれ、制御信号の第２の対を供給する。
【００６７】
あるそのようなＱＣＣ回路では、較正回路は制御信号を検出回路に供給し、ここで、検出回路は、制御信号に応答して、同相デューティサイクル誤差、直交位相デューティサイクル誤差、および同相／直交位相（ＩＱ）の位相誤差を検出するように構成されてよく、較正回路は、同相デューティサイクル誤差に応答して同相クロック信号および反転同相クロック信号の立ち上がりエッジまたは立ち下がりエッジを調節し、直交位相デューティサイクル誤差に応答して直交位相クロック信号および反転直交位相クロック信号の立ち上がりエッジまたは立ち下がりエッジを調節し、ＩＱ位相誤差に応答して、同相クロック信号および反転同相クロック信号、または直交位相クロック信号および反転直交位相クロック信号のどちらかの立ち上がりエッジおよび立ち下がりエッジの両方を調節するように構成されてよい。
【００６８】
前述の事項は具体的な例を対象としているが、他のさらなる例が、本発明の基本的な範囲を逸脱することなく考案可能であり、本発明の範囲は、続く特許請求の範囲によって判断される。
【図１】
2021500792.tif 000003
【図２】
2021500792.tif 000004
【図３】
2021500792.tif 000005
【図４】
2021500792.tif 000006
【図５】
2021500792.tif 000007
【図６】
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【図７】
2021500792.tif 000009
【図８】
2021500792.tif 000010
【図９】
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【図１０】
2021500792.tif 000012
【手続補正書】
【提出日】令和1年11月27日(2019.11.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２４
【補正方法】変更
【補正の内容】
【００２４】
較正回路３１０は、制御信号３１２Ｉ１および３１２Ｉ２の第１の対（総称して制御信号３１２Ｉ）を同相クロックバッファ３０２Ｉに供給する。それぞれの制御信号３１２Ｉ１および３１２Ｉ２は（Ｍが８などの正の整数である）Ｍビット信号である。較正回路３１０は制御信号３１２Ｑ１および３１２Ｑ２の第２の対（総称して制御信号３１２Ｑ）を直交位相クロックバッファ３０２Ｑに供給する。それぞれの制御信号３１２Ｑ１および３１２Ｑ２はＭビット信号である。制御信号３１２Ｉ１はｃｋｉ＿ｒｉｓｅａｄｊと称され、制御信号３１２Ｉ２はｃｋｉ＿ｆａｌｌａｄｊと称される。制御信号３１２Ｑ１はｃｋｑ＿ｒｉｓｅａｄｊと称され、制御信号３１２Ｑ２はｃｋｑ＿ｆａｌｌａｄｊと称される。検出回路３０８から受信される制御信号３３２はｖｉｎと称される。検出回路３０８に供給される制御信号３３０はｃｔｒｌと称される。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
４相クロック信号に基づいて出力信号を生成するために入力信号をシリアル化するように構成されるマルチプレクサ回路と、
前記４相クロック信号の、同相クロック信号および反転同相クロック信号をそれぞれ出力するクロック補正回路の第１の対と、
前記４相クロック信号の、直交位相クロック信号および反転直交位相クロック信号をそれぞれ出力するクロック補正回路の第２の対と、
前記４相クロック信号におけるデューティサイクル誤差および同相／直交位相（ＩＱ）の位相不整合を検出するように構成される検出回路と、
前記検出回路の出力に基づいて前記デューティサイクル誤差および前記ＩＱ位相不整合の両方を補正するために、前記クロック補正回路の第１の対のそれぞれには制御信号の第１の対を、前記クロック補正回路の第２の対のそれぞれには制御信号の第２の対を供給するように構成される較正回路と、を備える送信機であって、
前記クロック補正回路の第１の対および前記クロック補正回路の第２の対のそれぞれのクロック補正回路は、第１のインバータ、前記第１のインバータの入力に結合される少なくとも１つの第２のインバータ、前記第１のインバータの出力に結合される少なくとも１つの第３のインバータ、および前記第１のインバータと並列に結合される制御回路を備え、前記少なくとも１つの第２のインバータは前記４相クロック信号のそれぞれの位相を受信し、前記制御回路は前記制御信号の第１の対および前記制御信号の第２の対のそれぞれの対を受信し、前記少なくとも１つの第３のインバータは前記検出回路に前記４相クロック信号の前記それぞれの位相を提供する、送信機。
【請求項２】
前記制御回路は、
供給ノードとグランドノードとの間で結合される、第１のｐチャネルトランジスタおよび第２のｐチャネルトランジスタ、ならびに第１のｎチャネルトランジスタおよび第２のｎチャネルトランジスタであって、前記第２のｐチャネルトランジスタのゲートおよび前記第２のｎチャネルトランジスタのゲートは前記第１のインバータの入力に結合され、前記第２のｐチャネルトランジスタのドレインおよび前記第２のｎチャネルトランジスタのドレインは前記第１のインバータの出力に結合される、第１のｐチャネルトランジスタおよび第２のｐチャネルトランジスタ、ならびに第１のｎチャネルトランジスタおよび第２のｎチャネルトランジスタと、
前記第１のｐチャネルトランジスタのゲートに結合される第１のデジタル／アナログ変換器（ＤＡＣ）と、
前記第１のｎチャネルトランジスタのゲートに結合される第２のＤＡＣと、を備える、請求項１に記載の送信機。
【請求項３】
前記較正回路は、前記クロック補正回路の第１の対および前記クロック補正回路の第２の対のそれぞれのクロック補正回路における前記制御回路において前記第１のＤＡＣおよび前記第２のＤＡＣに結合される、請求項２に記載の送信機。
【請求項４】
前記較正回路は、前記クロック補正回路の第１の対のそれぞれにおいて、前記第１のＤＡＣおよび前記第２のＤＡＣにそれぞれ、前記制御信号の第１の対を供給し、前記較正回路は、前記クロック補正回路の第２の対のそれぞれにおいて、前記第１のＤＡＣおよび前記第２のＤＡＣにそれぞれ、前記制御信号の第２の対を供給する、請求項３に記載の送信機。
【請求項５】
前記クロック補正回路の第１の対を有する第１のクロックバッファに同相差動クロック信号を、前記クロック補正回路の第２の対を有する第２のクロックバッファに直交位相差動クロック信号を供給するクロック生成器をさらに備える、請求項１から４のいずれか一項に記載の送信機。
【請求項６】
前記較正回路は前記検出回路に制御信号を供給し、前記検出回路は、前記制御信号に応答して、同相デューティサイクル誤差、直交位相デューティサイクル誤差、およびＩＱ位相誤差を検出するように構成される、請求項１から４のいずれか一項に記載の送信機。
【請求項７】
前記較正回路は、前記同相デューティサイクル誤差に応答して前記同相クロック信号および前記反転同相クロック信号の立ち上がりエッジまたは立ち下がりエッジを調節し、前記直交位相デューティサイクル誤差に応答して前記直交位相クロック信号および前記反転直交位相クロック信号の立ち上がりエッジまたは立ち下がりエッジを調節し、前記ＩＱ位相誤差に応答して、前記同相クロック信号および前記反転同相クロック信号、または前記直交位相クロック信号および前記反転直交位相クロック信号のどちらかの前記立ち上がりエッジおよび前記立ち下がりエッジの両方を調節するように構成される、請求項６に記載の送信機。
【請求項８】
送信機におけるクロック補正の方法であって、
マルチプレクサ回路を使用して、４相クロック信号に基づいて出力信号を生成するために入力信号をシリアル化するステップと、
クロック補正回路の第１の対からの前記４相クロック信号の、同相クロック信号および反転同相クロック信号をそれぞれ出力するステップと、
クロック補正回路の第２の対からの前記４相クロック信号の、直交位相クロック信号および反転直交位相クロック信号をそれぞれ出力するステップと、
検出回路を使用して、前記４相クロック信号におけるデューティサイクル誤差および同相／直交位相（ＩＱ）の位相不整合を検出するステップと、
前記検出回路の出力に基づいて前記デューティサイクル誤差および前記ＩＱ位相不整合の両方を補正するために、前記クロック補正回路の第１の対のそれぞれには制御信号の第１の対を、前記クロック補正回路の第２の対のそれぞれには制御信号の第２の対を提供するステップと、を含み、
前記クロック補正回路の第１の対および前記クロック補正回路の第２の対のそれぞれのクロック補正回路は、第１のインバータ、前記第１のインバータの入力に結合される少なくとも１つの第２のインバータ、前記第１のインバータの出力に結合される少なくとも１つの第３のインバータ、および前記第１のインバータと並列に結合される制御回路を備え、前記少なくとも１つの第２のインバータは前記４相クロック信号のそれぞれの位相を受信し、前記制御回路は前記制御信号の第１の対および前記制御信号の第２の対のそれぞれの対を受信し、前記少なくとも１つの第３のインバータは前記検出回路に前記４相クロック信号の前記それぞれの位相を提供する、方法。
【請求項９】
前記クロック補正回路の第１の対を有する第１のクロックバッファに同相差動クロック信号を、前記クロック補正回路の第２の対を有する第２のクロックバッファに直交位相差動クロック信号を供給することをさらに含む、請求項８に記載の方法。
【請求項１０】
検出する前記ステップは、同相デューティサイクル誤差、直交位相デューティサイクル誤差、および同相／直交位相（ＩＱ）の位相誤差を判断することを含む、請求項８または９に記載の方法。
【請求項１１】
提供する前記ステップは、
前記同相デューティサイクル誤差に応答して前記同相クロック信号および前記反転同相クロック信号の立ち上がりエッジまたは立ち下がりエッジを調節することと、
前記直交位相デューティサイクル誤差に応答して前記直交位相クロック信号および前記反転直交位相クロック信号の立ち上がりエッジまたは立ち下がりエッジを調節することと、
前記ＩＱ位相誤差に応答して、前記同相クロック信号および前記反転同相クロック信号、または前記直交位相クロック信号および前記反転直交位相クロック信号のどちらかの前記立ち上がりエッジおよび前記立ち下がりエッジの両方を調節することと、を含む、請求項１０に記載の方法。
【手続補正書】
【提出日】令和2年7月31日(2020.7.31)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
図１は、シリアル通信システム１００の一例を示すブロック図である。シリアル通信システム１００は、伝送媒体１６０にわたって受信機１２６に結合される送信機１１２を備える。送信機１１２は、シリアライザ／デシリアライザ（ＳｅｒＤｅｓ）１１６の一部とすることができる。受信機１２６はＳｅｒＤｅｓ１２５の一部とすることができる。伝送媒体１６０は、送信機１１２と受信機１２６との間に電気路を含み、プリント回路基板（ＰＣＢ）トレース、ビア、ケーブル、コネクタ、および減結合コンデンサなどを含むことができる。ＳｅｒＤｅｓ１１６の受信機、およびＳｅｒＤｅｓ１２５の送信機は、簡潔にするために省略される。いくつかの例では、ＳｅｒＤｅｓ１１６は集積回路（ＩＣ）１１０に配設可能であり、ＳｅｒＤｅｓ１２５はＩＣ１２０に配設可能である。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１
【補正方法】変更
【補正の内容】
【図１】
2021500792.tif 000013
【国際調査報告】
2021500792.tif 000014
2021500792.tif 000015
2021500792.tif 000016