(57)【要約】【課題】画素を備える基板上に形成される抵抗素子を信頼性よく形成できる表示装置の提供。【解決手段】基板上に少なくとも薄膜トランジスタと抵抗素子を備える表示装置であって、  前記基板上に、順次積層された、ゲート電極、絶縁膜、半導体層、および導電体層を有し、  前記抵抗素子は、前記導電体層からなる配線の端部間に形成された前記半導体層を抵抗体として形成され、  前記配線の端部間であって、前記半導体層の上に、当該端部から離間された少なくとも１つの前記導電体層が形成されている。【選択図】図１
2008300755.tif 000002
【特許請求の範囲】
【請求項１】
基板上に少なくとも薄膜トランジスタと抵抗素子を備える表示装置であって、
前記基板上に、順次積層された、ゲート電極、絶縁膜、半導体層、および導電体層を有し、
前記抵抗素子は、前記導電体層からなる配線の端部間に形成された前記半導体層を抵抗体として形成され、
前記配線の端部間であって、前記半導体層の上に、当該端部から離間された少なくとも１つの前記導電体層が形成されたことを特徴とする表示装置。
【請求項２】
前記半導体層は、パターン化された導電体層上のフォトレジスト膜をリフローさせて得られる変形フォトレジスト膜をマスクとしたエッチングによって、パターン化されていることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記薄膜トランジスタの形成領域に、平面的に観た場合、前記ゲート電極を間に位置づけて前記半導体層上に形成された前記導電体層を該薄膜トランジスタのドレイン電極およびソース電極として構成し、
前記薄膜トランジスタの形成領域における前記半導体層は、平面的に観た場合、前記ドレイン電極およびソース電極の間のチャネル領域に相当する部分に形成されているともに、該ドレイン電極およびソース電極の前記チャネル領域側を除く外方にはみ出し部を有して形成されていることを特徴とする請求項１に記載の表示装置。
【請求項４】
前記端部間の前記半導体層は、平面的に観た場合、該抵抗素子の電流が流れる方向と交差する方向において、前記導電体層が存在する部分において該導電体層からのはみ出し部を有して形成され、前記導電体層が存在しない部分において該導電体層のある部分における幅よりも小さな幅を有して形成されていることを特徴とする請求項１に記載の表示装置。
【請求項５】
前記端部間の導電体層は、該抵抗素子の電流の流れる方向に交差する方向において、互いに離間された複数の導電体層から構成されていることを特徴とする請求項１に記載の表示装置。
【請求項６】
前記抵抗素子は、静電気保護回路内に形成されていることを特徴とする請求項１に記載の表示装置。
【請求項７】
表示装置は液晶表示装置であることを特徴とする請求項１ないし６のうちいずれかに記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置に係り、特に、画素を備える基板上に抵抗素子を備える表示装置に関する。
【背景技術】
【０００２】
たとえばアクティブ・マトリックス型の液晶表示装置は、その基板上にマトリックス状に形成された各画素において、各画素列を、その各画素に備えられる薄膜トランジスタを共通のゲート信号線を介して供給する走査信号によってオンさせることによって順次選択し、この選択のタイミングに合わせて、該画素列の各画素に他の画素列の対応する画素に共通に接続されたドレイン信号線を介して映像信号を供給するように構成されている。
【０００３】
そして、各画素の薄膜トランジスタは、極めて静電破壊されやすい構成となっていることから、該画素の集合体として形成される液晶表示領域の周辺における基板上に静電気保護回路を形成することが知られている。
【０００４】
たとえば、前記各画素を駆動させるためのドライブ回路の出力端と前記液晶表示領域内に形成される信号線との間に前記静電気保護回路を形成し、前記出力端に生じる静電気放電による大きな電流パルスを前記静電保護回路内の抵抗素子によってダウンさせるようにしたものが知られている（下記特許文献１参照）。
【０００５】
そして、このような静電気保護回路は、製造の工数を低減させるため画素の形成の際に並行して形成するのが通常となる。
【特許文献１】特開平６−５１３４６号公報
【特許文献２】特開２００５−３０３１１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上述した構成からなる表示装置を製造する場合いわゆるレジストリフロー方式を採用する場合がある（上記特許文献２参照）。
【０００７】
各画素の薄膜トランジスタを形成する場合、ドレイン電極およびソース電極をパターン化して形成した際のマスクとして用いたフォトレジスト膜をそのまま残存させ、該フォトレジスタ膜をリフローさせて得られる変形フォトレジスト膜をマスクとして、前記ドレイン電極およびソース電極の下層に位置づけられている半導体層をエッチングすることによって、前記半導体層を選択エッチングする際の特別のマスク工程を不要としたものである。
【０００８】
そして、このレジストリフロー方式は、前記静電気保護回路を製造する場合においても採用され、その抵抗素子の形成も前記薄膜トランジスタの製造と並行してなされるようになる。
【０００９】
しかし、前記抵抗素子において、その抵抗材料を半導体層とし、各端子を前記薄膜トランジスタのドレイン電極およびソース電極の材料と同一の材料として、レジストリフロー方式を用いて形成しようとする場合に、前記半導体層を電流を流す方向に充分長く形成できないという不都合が生じる。即ち、所望の抵抗値を形成するための半導体層の長さを充分に確保することができなくなる。
【００１０】
各端子をパターン化して形成した際のマスクとして用いたフォトレジスト膜をリフローさせた場合、それによって得られる一方の端子側の変形フォトレジスト膜と他方の端子側の変形フォトレジスト膜が半導体層上において繋がって形成されず、このまま該変形フォトレジスト膜をマスクとして半導体層をエッチングした場合に、各端子の間の半導体層に切断（分離）個所が生じてしまうからである。
【００１１】
本発明の目的は、画素を備える基板上に形成される抵抗素子を信頼性よく形成できる表示装置を提供することにある。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１３】
（１）本発明による表示装置は、たとえば、基板上に少なくとも薄膜トランジスタと抵抗素子を備える表示装置であって、
前記基板上に、順次積層された、ゲート電極、絶縁膜、半導体層、および導電体層を有し、
前記抵抗素子は、前記導電体層からなる配線の端部間に形成された前記半導体層を抵抗体として形成され、
前記配線の端部間であって、前記半導体層の上に、当該端部から離間された少なくとも１つの前記導電体層が形成されたことを特徴とする。
【００１４】
（２）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記半導体層は、パターン化された導電体層上のフォトレジスト膜をリフローさせて得られる変形フォトレジスト膜をマスクとしたエッチングによって、パターン化されていることを特徴とする。
【００１５】
（３）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記薄膜トランジスタの形成領域に、平面的に観た場合、前記ゲート電極を間に位置づけて前記半導体層上に形成された前記導電体層を該薄膜トランジスタのドレイン電極およびソース電極として構成し、
前記薄膜トランジスタの形成領域における前記半導体層は、平面的に観た場合、前記ドレイン電極およびソース電極の間のチャネル領域に相当する部分に形成されているともに、該ドレイン電極およびソース電極の前記チャネル領域側を除く外方にはみ出し部を有して形成されていることを特徴とする。
【００１６】
（４）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記端部間の前記半導体層は、平面的に観た場合、該抵抗素子の電流が流れる方向と交差する方向において、前記導電体層が存在する部分において該導電体層からのはみ出し部を有して形成され、前記導電体層が存在しない部分において該導電体層のある部分における幅よりも小さな幅を有して形成されていることを特徴とする。
【００１７】
（５）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記端部間の導電体層は、該抵抗素子の電流の流れる方向に交差する方向において、互いに離間された複数の導電体層から構成されていることを特徴とする。
【００１８】
（６）本発明による表示装置は、たとえば、（１）の構成を前提とし、前記抵抗素子は、静電気保護回路内に形成されていることを特徴とする。
【００１９】
（７）本発明による表示装置は、たとえば、（１）ないし（６）のいずれかの構成を前提とし、表示装置は液晶表示装置であることを特徴とする。
【００２０】
なお、本発明は以上の構成に限定されず、本発明の技術思想を逸脱しない範囲で種々の変更が可能である。
【発明の効果】
【００２１】
このように構成された表示装置は、画素を備える基板上に形成される抵抗素子を信頼性よく形成することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明による表示装置の実施例を図面を用いて説明をする。
【００２３】
〈全体の構成〉
図２は、本発明による表示装置を液晶表示装置を例に挙げて示したもので、該液晶表示装置の一実施例を示した概略平面図である。
【００２４】
図２において、液晶表示装置は、平行に配置される一対のたとえばガラスからなる基板ＳＵＢ１、ＳＵＢ２を外囲器とし、該基板ＳＵＢ１、ＳＵＢ２の間には液晶（図示せず）が介在されている。
【００２５】
該液晶は、基板ＳＵＢ１に対する基板ＳＵＢ２の固定を兼ねるシール材ＳＬによって封入され、該シール材ＳＬによって囲まれた領域は液晶表示領域ＡＲを構成している。
【００２６】
たとえば基板ＳＵＢ１は、基板ＳＵＢ２と比較して、その面積が大きく形成され、図中左側辺部および上側辺部において、前記基板ＳＵＢ２から露出された領域を有する。
【００２７】
該基板ＳＵＢ１の左側辺部には、たとえばテープキャリア方式で形成された複数の並設された各半導体装置ＣＨ（Ｖ）からなる走査信号駆動回路が接続されているとともに、その近傍の基板ＳＵＢ１上には静電気保護回路ＥＳＳが形成されている。また、該基板ＳＵＢ１の上側辺部には、たとえばテープキャリア方式で形成された複数の並設された各半導体装置ＣＨ（Ｈ）からなる映像信号駆動回路が接続されているとともに、その近傍の基板ＳＵＢ１上には静電気保護回路ＥＳＳが形成されている。前記静電気保護回路ＥＳＳは後述する各画素における薄膜トランジスタＴＦＴの静電気破壊を回避させるようになっている。
【００２８】
なお、テープキャリア方式で形成された半導体装置は、フレキシブル基板ＦＢに半導体チップＣＨＰが搭載されて構成され、該フレキシブル基板ＦＢには、図示していないが、入力端子から前記半導体チップＣＨＰを介して前記液晶表示装置に信号を供給するための出力端子に導くリードを備えて構成されている。
【００２９】
前記半導体装置ＣＨ（Ｖ）、ＣＨ（Ｈ）の入力端には、図示しないプリント基板側から信号が入力されるようになっている。
【００３０】
基板ＳＵＢ１の液晶側の面であって液晶表示領域ＡＲ内には、図中ｘ方向に延在しｙ方向に並設されるドレイン信号線ＤＬが、また、図ｙ方向に延在しｘ方向に並設されるゲート信号線ＧＬが形成されている。
【００３１】
これらゲート信号線ＧＬとドレイン信号線ＤＬで囲まれる矩形状の領域は画素が形成される領域を構成し、これにより、各画素は液晶表示領域ＡＲ内においてマトリックス状に配置されるようになっている。
【００３２】
前記各ゲート信号線ＧＬは、たとえばその左側端部がシール材ＳＬを越えて延在され前記静電気保護回路ＥＳＳを介して前記走査信号駆動回路を構成する半導体装置ＣＨ（Ｖ）の出力端子に接続され、該走査信号駆動回路によって走査信号（電圧）が供給されるようになっている。同様に、前記各ドレイン信号線ＤＬは、たとえばその上側端部がシール材ＳＬを越えて延在され前記静電気保護回路ＥＳＳを介して前記映像信号駆動回路を構成する半導体装置ＣＨ（Ｈ）の出力端子に接続され、該映像信号駆動回路Ｈによって映像信号（電圧）が供給されるようになっている。
【００３３】
各画素は、図中点線丸枠Ｐの拡大図である点線丸枠Ｐ’内に示すように、ゲート信号線ＧＬからの走査信号によってオンされる薄膜トランジスタＴＦＴと、このオンされた薄膜トランジスタＴＦＴを介してドレイン信号線ＤＬからの映像信号が供給される画素電極ＰＸと、基準電圧が印加されて前記画素電極ＰＸとの間に電界を生じせしめる対向電極ＣＴが備えられている。前記電界は基板ＳＵＢ１の表面と平行な電界成分を含むもので、このような電界によって液晶の分子を挙動させるものをたとえば横電界方式と称されている。
【００３４】
なお、前記対向電極ＣＴはたとえばゲート信号線ＧＬと平行に配置されるコモン信号線ＣＬを通して基準電圧が印加されるようになっており、該コモン信号線ＣＬは前記シール材ＳＬを越えて延在され、基板ＳＵＢ１面に形成されたコモン端子ＣＴＭに接続されている。
【００３５】
このように構成された液晶表示装置は、ゲート信号線ＧＬに沿って配置された各画素からなる画素列が当該ゲート信号線ＧＬにゲート信号が供給されることによって選択され、そのタイミングに合わせて、当該画素列の各画素に対応するドレイン信号線ＤＬを介して映像信号が供給されるようになっている。
【００３６】
なお、前記静電気保護回路ＥＳＳは、基板ＳＵＢ１上のシール材ＳＬの外側の領域に形成した構成としたものであるが、これに限定されることはなく、シール材ＳＬの内側の領域に、あるいは一部においてシール材ＳＬと重ね合わされて形成した構成としてもよい。
【００３７】
また、上述した実施例では、走査信号駆動回路を構成する半導体装置ＣＨ（Ｖ）および映像信号駆動回路を構成する半導体装置ＣＨ（Ｈ）は、テープキャリア方式で形成されたものを示したが、これに限定されることはなく、半導体チップ自体をそのまま基板ＳＵＢ１上に搭載させるようにして構成してもよい。
【００３８】
〈画素の構成〉
図３は、前記液晶表示パネルＰＮＬの基板ＳＵＢ１側において、マトリックス状に配置された各画素のうちの一つの画素の一実施例を示した平面図である。これにより、図１に示す当該画素に対し上下および左右のそれぞれに配置される各画素は、当該画素と同様の構成となっている。
【００３９】
また、図４（ａ）、図４（ｂ）は、それぞれ、図３のVI（ａ）−VI（ａ）線における断面図を、図１のVI（ｂ）−VI（ｂ）線における断面図を示している。
【００４０】
まず、基板ＳＵＢ１の液晶側の面（表面）には、ゲート信号線ＧＬおよびコモン信号線ＣＬが比較的大きな距離を有して平行に形成されている。
【００４１】
ゲート信号線ＧＬとコモン信号線ＣＬの間の領域には、たとえばＩＴＯ（Indium-Tin-Oxide）の透明導電材料からなる対向電極ＣＴが形成されている。対向電極ＣＴは、そのコモン信号線ＣＬ側の辺部において該コモン信号線ＣＬに重畳されて形成され、これにより、該コモン信号線ＣＬと電気的に接続されて形成されている。
【００４２】
そして、基板ＳＵＢ１の表面には、前記ゲート信号線ＧＬ、コモン信号線ＣＬ、および対向電極ＣＴをも被うようにして絶縁膜ＧＩ（図４参照）が形成されている。この絶縁膜ＧＩは、後述の薄膜トランジスタＴＦＴの形成領域において該薄膜トランジスタＴＦＴのゲート絶縁膜として機能するもので、それに応じて膜厚等が設定されるようになっている。
【００４３】
前記絶縁膜ＧＩの上面であって、前記ゲート信号線ＧＬの一部と重畳する個所において、たとえばアモルファスシリコンからなる非晶質の半導体層ＡＳが形成されている。この半導体層ＡＳは前記薄膜トランジスタＴＦＴの半導体層となるものである。
【００４４】
なお、この半導体層ＡＳは、該薄膜トランジスタＴＦＴの形成領域に限らず、ドレイン信号線ＤＬの下方、該ドレイン信号線ＤＬと薄膜トランジスタＴＦＴのドレイン電極ＤＴとを電気的に接続する接続部ＪＣの下方、および、薄膜トランジスタＴＦＴのソース電極ＳＴの該薄膜トランジスタＴＦＴの形成領域を超えて延在する部分（パッド部ＰＤを含む）の下方において、それぞれ、形成されている。このような半導体層ＡＳは、該薄膜トランジスタＴＦＴを、後述するレジストリフロー方式を用いて形成することによって、上述したパターンで構成され、たとえばドレイン信号線ＤＬにおいて段差を少なく構成できいわゆる段切れの不都合を回避できる効果を奏する。なお、以下の説明において、前記半導体層ＡＳのうち薄膜トランジスタＴＦＴの形成領域以外の領域に形成された半導体層を符号ＡＳ’で示す場合がある。
【００４５】
そして、図中ｙ方向に伸張してドレイン信号線ＤＬが形成され、このドレイン信号線ＤＬはその一部において前記薄膜トランジスタＴＦＴ側に延在する延在部を有し、この延在部（接続部ＪＣ）は前記半導体層ＡＳ上に形成された該薄膜トランジスタＴＦＴのドレイン電極ＤＴに接続されている。
【００４６】
また、該ドレイン信号線ＤＬおよびドレイン電極ＤＴの形成の際に同時に形成されるソース電極ＳＴが、前記半導体層ＡＳ上にて前記ドレイン電極ＤＴと対向し、かつ、該半導体層ＡＳ上から画素領域側に若干延在された延在部を有して形成されている。この延在部は後に説明する画素電極ＰＸと接続されるパッド部ＰＤに至るようにして構成されている。
【００４７】
前記ドレイン電極ＤＴは、前記ソース電極ＳＴの先端部を囲むようにして形成されたたとえばＵ字状のパターンとして形成されている。これにより、該薄膜トランジスタＴＦＴのチャネル幅を大きく構成するようにできる。
【００４８】
なお、前記半導体層ＡＳは、それを絶縁膜ＧＩ上に形成する際に、たとえば、その表面に高濃度の不純物がドープされて形成され、たとえば、前記ドレイン電極ＤＴおよびソース電極ＳＴをパターニングして形成した後に、該ドレイン電極ＤＴおよびソース電極ＳＴ上のフォトレジスト膜をマスクとして該ドレイン電極ＤＴおよびソース電極ＳＴの形成領域以外の領域に形成された高濃度の不純物層をエッチングするようにしている。半導体層ＡＳとドレイン電極ＤＴおよびソース電極ＳＴのそれぞれの間に高濃度の不純物層（図６および図７において高濃度不純物層ＣＮＬとして示す）を残存させ、この不純物層をオーミックコンタクト層として形成するためである。
【００４９】
このようにすることにより、前記薄膜トランジスタＴＦＴは、ゲート信号線ＧＬをゲート電極としたいわゆる逆スタガ構造のＭＩＳ（Metal Insulator Semiconductor）構造のトランジスタが構成されることになる。
【００５０】
なお、ＭＩＳ構造のトランジスタにあっては、そのバイアスの印加によってドレイン電極ＤＴとソース電極ＳＴが入れ替わるように駆動するが、この明細書の説明にあっては、便宜上、ドレイン信号線ＤＬと接続される側をドレイン電極ＤＴと、画素電極ＰＸと接続される側をソース電極ＳＴと称している。
【００５１】
基板ＳＵＢ１の表面には、前記薄膜トランジスタＴＦＴをも被って絶縁膜からなる保護膜ＰＡＳ（図４参照）が形成されている。この保護膜ＰＡＳは、該薄膜トランジスタＴＦＴを液晶との直接の接触を回避させるために設けられるようになっている。また、この保護膜ＰＡＳは、前記対向電極ＣＴと後述の画素電極ＰＸとの間に介層して設けられ、前記絶縁膜ＧＩとともに、該対向電極ＣＴと画素電極ＰＸの間に設けられた容量素子の誘電体膜としても機能するようになっている。
【００５２】
前記保護膜ＰＡＳの上面には、画素電極ＰＸが形成されている。この画素電極ＰＸは、たとえばＩＴＯ（Indium-Tin-Oxide）等の透明導電膜からなり、前記対向電極ＣＴと広い面積にわたって重畳して形成されている。
【００５３】
そして、該画素電極ＰＸは、多数のスリットがその長手方向と交差する方向に並設されて形成され、これによって両端が互いに接続された多数の帯状の電極からなる電極群を有するようにして形成されている。
【００５４】
なお、画素電極ＰＸの各電極は、図３に示すように、画素の領域をたとえば図中上下に２分割させ、その一方の領域にはたとえばゲート信号線ＧＬの走行方向に対して＋４５°方向に延在するように形成され、他方の領域には−４５°方向に延在するようにして形成されている。いわゆるマルチドメイン方式を採用するもので、１画素内における画素電極ＰＸに設けたスリットの方向（画素電極ＰＸの電極群の方向）が単一である場合、観る方向により色つきが生じる不都合を解消した構成となっている。
【００５５】
このように形成された画素電極ＰＸは、薄膜トランジスタＴＦＴ側の辺部において、前記保護膜ＰＡＳに形成されたスルーホールＴＨを通して該薄膜トランジスタＴＦＴのソース電極ＳＴのパッド部ＰＤに電気的に接続されるようになっている。
【００５６】
また、前記基板ＳＵＢ１の表面には、画素電極ＰＸをも被って配向膜ＯＲＩ１（図４参照）が形成され、この配向膜ＯＲＩ１によって該配向膜ＯＲＩ１と直接に接触する液晶の分子の初期配向方向を設定するようになっている。
【００５７】
上述した実施例では、半導体層ＡＳ、ＡＳ’としてアモルファスシリコンを用いたものであるが、これに限定されることはなく、たとえばポリシリコン等であってもよい。
【００５８】
〈静電気保護回路〉
図５は、図２の点線丸Ｑにおける部分を拡大して示した図で、基板ＳＵＢ１上に形成された静電気保護回路ＥＳＳの一部を示した回路図である。
【００５９】
この静電気保護回路ＥＳＳは、前記液晶表示領域ＡＲ内の各画素の形成の際に、それに並行して形成されるようになっている。
【００６０】
図５において、前記半導体装置ＣＨ（Ｈ）の一の出力端子とドレイン信号線ＤＬとの間に抵抗素子Ｒ１、Ｒ２の直列接続体が接続され、前記出力端子に何らかの原因によって静電気パルスが印加された場合、該抵抗素子Ｒ１、Ｒ２によってその大電流がダウンされるようになっている。
【００６１】
そして、接地ラインと前記抵抗素子Ｒ１、Ｒ２の中間接続点との間にダイオード接続された薄膜トランジスタＴＦＴ１、電源ラインと前記抵抗素子Ｒ１、Ｒ２の中間接続点との間にダイオード接続された薄膜トランジスタＴＦＴ２が接続されいる。
【００６２】
前記出力端子に正の電圧が印加された場合、接地ライン側に接続された薄膜トランジスタＴＦＴ１を介して電荷がバイパスされ、前記出力端子に負の電圧が印加された場合、電源ライン側に接続された薄膜トランジスタＴＦＴ２を介してパンチスルー電流あるいはブレークダウン電流が流れるように構成され、異常に高い電圧が前記ドレイン信号線ＤＬに直接に印加されるのを回避させている。
【００６３】
ここで、前記薄膜トランジスタＴＦＴ１、ＴＦＴ２において抵抗素子Ｒ３、Ｒ４を介したゲート電圧が正方向に大きくなると順方向のドレイン電流が流れ、負方向に変化するとパンチスルーあるいはブレークダウンにより急激に逆方向のドレイン電流が流れるようになっている。
【００６４】
なお、前記抵抗素子Ｒ３、Ｒ４はそれぞれ電位変化の時間傾斜を緩慢にするように機能し、各薄膜トランジスタＴＦＴ１、ＴＦＴ２を安定に動作できるようにしている。
【００６５】
図５では、映像信号駆動回路として構成される半導体装置ＣＨ（Ｈ）の近傍に形成される静電気保護回路ＥＳＳについて示したものであるが、走査信号駆動回路として構成される半導体装置ＣＨ（Ｖ）の近傍に形成される静電気保護回路ＥＳＳも同様の構成となっている。
【００６６】
また、静電保護回路ＥＳＳとしては上述した構成に限定されることはなく、他の構成からなる静電保護回路であっても抵抗素子を備えるものであれば本発明を適用できる。
【００６７】
〈抵抗素子〉
図１は、たとえば前記抵抗素子Ｒ１ないしＲ４のうちの一つの抵抗素子ＲＳの一実施例を示した構成図である。
【００６８】
図１（ａ）は平面図、図１（ｂ）は等価回路、図１（ｃ）は図１（ａ）のI（ｃ）−I（ｃ）線における断面図、図１（ｄ）は図１（ａ）のI（ｄ）−I（ｄ）線における断面図を示している。
【００６９】
前記抵抗素子ＲＳは基板ＳＵＢ１上であってたとえば絶縁膜ＧＩの表面において後述のレジストリフロー方式によって形成されるようになっている。
【００７０】
まず、図１（ａ）に示すように、前記絶縁膜ＧＩ上において、一方向（図中垂直方向）に延在する半導体層ＡＳ’が形成されている。
【００７１】
そして、この半導体層ＡＳ’の表面には、その延在方向に沿って、比較的長さの大きな導電体層ＣＤＬ、比較的長さの短いたとえば３個の各導電体層ＣＤＬ、比較的長さの大きな導電体層ＣＤＬが、若干の離間距離を保って並設されている。
【００７２】
ここで、前記各導電体層ＣＤＬのうち両脇に位置づけられる比較的長さの大きな導電体層ＣＤＬが抵抗素子ＲＳの端子ＴＭＬを構成するようになっている。
【００７３】
これにより、これら各端子ＴＭＬの互いに対向する辺の間において配置される長さＬの範囲の半導体層ＡＳ’が該抵抗素子ＲＳの抵抗材料として機能するようになる。
【００７４】
比較的長さの短い３個の各導電体層ＣＤＬは、該抵抗素子ＲＳをレジストリフロー方式によって形成する際に、該抵抗素子ＲＳの抵抗材料として機能する半導体層ＡＳ’において途中で切断（分離）されることなく長さＬを充分に確保できるように形成されるようになっている。このことについては後に再び詳述する。
【００７５】
そして、前記抵抗素子ＲＳを前記レジストリフロー方式によって形成することによって、前記半導体層ＡＳ’は、図１（ａ）に示すように、各導電体層ＣＤＬの並設方向と交差する方向において、はみ出し部を有した幅で形成されるとともに、各導電体層ＣＤＬの離間された個所において前記幅よりも小さな幅で形成され、それらの幅の変化は滑らかになされるパターンで形成されることが特徴的な構成となる。
【００７６】
なお、前記各導電体層ＣＤＬのうち各端子ＴＭＬを除く他の導電体層ＣＤＬは、抵抗素子ＲＳの得ようとする抵抗値に応じて、その数、あるいは離間距離が設定されることから、必ずしも図１に示した構成に限定されることはない。しかし、各端子ＴＭＬとなる導電体層ＣＤＬの間に配置される半導体層ＡＳ’は、たとえその幅が小さく形成されていようとも、切断（分離）されていなければよい。抵抗素子ＲＳとして機能するからである。
【００７７】
〈製造方法〉
図６（ａ）ないし（ｃ）および図７（ｄ）ないし（ｆ）は、上述した表示装置の製造法の一実施例を示した工程図である。
【００７８】
ここで、各図において、図中左側に描かれた工程図は図３のVI−VI線における断面図、図中中央に描かれた工程図は図１のI（ｃ）−I（ｃ）線における断面図、図中右側に描かれた工程図は図１のI（ｄ）−I（ｄ）線における断面図を示している。以下、工程順に説明する。
【００７９】
まず、図６（ａ）に示すように、主表面（液晶側の面）にゲート信号線ＧＬ、コモン信号線ＣＬ、対向電極ＣＴ、およびこれらゲート信号線ＧＬ、コモン信号線ＣＬ、対向電極ＣＴをも被って絶縁膜ＧＩが形成された基板ＳＵＢ１を用意する。
【００８０】
そして、前記基板ＳＵＢ１の絶縁膜ＧＩの上面の全域に、たとえばＣＶＤ方法を用いて半導体層ＡＳおよび導電体層ＣＤＴを順次積層する。
【００８１】
ここで、前記半導体層ＡＳ、ＡＳ’はたとえばアモルファスＳｉからなり、その表面は高濃度のｎ型不純物がドープされた高濃度不純物層ＣＮＬを有して形成されている。この高濃度不純物層ＣＮＬは薄膜トランジスタＴＦＴの形成領域のオーミックコンタクト層として機能させるものである。
【００８２】
次に、図６（ｂ）に示すように、前記導電体層ＣＤＴの表面の全域にフォトレジスト膜ＰＴＲを塗布し、このフォトレジスト膜ＰＴＲを周知のフォトリソグラフィ技術により選択的に除去してパターン化する。ここで、残存されたフォトレジスト膜ＰＴＲのパターンは、前記導電体層ＣＤＴの選択エッチングによって残存させようとするパターンと同様となっている。
【００８３】
次に、図６（ｃ）に示すように、残存されたフォトレジスト膜ＰＴＲをマスクとして前記導電体層ＣＤＴおよび高濃度不純物層ＣＮＬを順次エッチングする。ここで、たとえば、導電体層ＣＤＴにはウェットエッチングを用い、高濃度不純物層ＣＮＬにはドライエッチングを用いる。
【００８４】
この場合、抵抗素子ＲＳの形成領域において、図１（ａ）に示したように、その電流の流れる方向に沿って複数の導電体層ＣＤＬ（端子ＴＭＬも含む）を並設させるように形成するが、それらの離間距離は比較的狭くするよう設定することが重要になる。ここでは、前記離間距離をたとえばｗとし、このような値ｗに設定したことの理由を図７（ｅ）に示す工程の説明の後で説明する。
【００８５】
次に、図７（ｄ）に示すように、前記フォトレジスト膜ＰＴＲをリフローさせて変形フォトレジスト膜ＰＴＲ’を形成する。このリフローによる変形フォトレジスト膜ＰＴＲ’は、たとえば、前記フォトレジスト膜ＰＴＲを有機溶媒溶液の蒸気中に１〜３分間曝し、これによって、該フォトレジスト膜ＰＴＲに有機溶媒溶液を徐々に浸透させ、該フォトレジスト膜ＰＴＲに溶解を起こさせるようにして形成する。
【００８６】
このリフローによって、パターン化された導電体層ＣＤＴの上方に形成されている前記フォトレジスト膜ＰＴＲは、該導電体層ＣＤＴの輪廓から外方へはみ出して流動することになる。これにより、該フォトレジスト膜ＰＴＲは、ドレイン電極ＤＴとソース電極ＳＴの間のチャネル領域に相当する半導体層ＡＳ上にも流動し、この部分も被うようになる。
【００８７】
次に、図６（ｅ）に示すように、リフローされたフォトレジスト膜ＰＴＲ’をマスクとし、このマスクから露出された半導体層ＡＳをたとえばアッシング等のドライエッチングを用いてエッチングする。
【００８８】
ここで、図６（ｃ）に示す工程で、抵抗素子ＲＳの形成領域において、複数の導電体層ＣＤＬ（端子ＴＭＬも含む）の離間距離をｗに設定した理由について説明する。
【００８９】
図８は、隣接する各導電体層ＣＤＬの離間距離を、（ａ）においてｗとし、（ｂ）においてｗ’とし、（ｃ）においてｗ’’とした場合を示している。それぞれのｗ、ｗ’、ｗ’’は、ｗ＜ｗ’＜ｗ’’の関係があるようになっている。
【００９０】
これらにおいて、それぞれレジストリフロー方式による変形レジスト膜を用いて該導電体層ＣＤＬ下の半導体層ＡＳ’を選択エッチングした場合に、図８から明らかとなるように、（ａ）において該半導体層ＡＳ’は各導電体層ＣＤＬの間において充分な幅をもって形成されるが、（ｂ）においては該幅が極めて狭くなる部分を有するようになり、（ｃ）においては該半導体層ＡＳ’が切断（分離）されてしまうという現象が生じてしまう。
【００９１】
変形レジスト膜は、パターン化された導電体層ＣＤＬの表面に残存されているフォトレジストをリフローさせて形成するもので、図８の（ａ）、（ｂ）、（ｃ）の場合において、リフローされたフォトレジストの互いの接続関係が順次乏しくなっていくようになっている。ここで、リフロー後の変形レジスト膜のパターンは図中に示す半導体層ＡＳ’のパターンに置き換えたものに相当する。
【００９２】
抵抗素子ＲＳの各端子ＴＭＬの間に存在させる半導体層ＡＳ’は切断（分離）されることなく形成できるのが必要となることから、該半導体層ＡＳ’の上面に形成させる各導電体層ＣＤＬの離間距離は、図８の例で示せば、上述した値のｗであることが適当であり、また、ｗ’であってもよい。
【００９３】
そして、図７（ｆ）に示すように、前記フォトレジスト膜ＰＴＲ’を除去することによって、薄膜トランジスタＴＦＴおよび抵抗素子ＲＳの形成が完了する。
【００９４】
その後は、図示していないが、前記薄膜トランジスタＴＦＴおよび抵抗素子ＲＳを被って保護膜ＰＡＳを形成し、その上面に画素電極ＰＸを形成する。画素電極ＰＸは前記保護膜ＰＡＳに形成されたスルーホールＴＨを通して薄膜トランジスタＴＦＴのソース電極ＳＴの延在部として形成されるパッド部ＰＤに電気的に接続されるようなる。
【００９５】
そして、少なくとも液晶表示領域ＡＲにおいて、前記画素電極ＰＸをも被って配向膜ＯＲＩ１を形成する。
【００９６】
〈他の実施例〉
上述した実施例では、抵抗素子ＲＳの形成領域において、平面的に観た場合、互いに離間されたたとえば５個の導電体層ＣＤＴを該抵抗素子ＲＳの電流方向に沿って前記半導体層ＡＳ’上に形成し、このうち両端側の各導電体層ＣＤＴを該抵抗素子ＲＳの端子ＴＭＬとして形成したものである。このため、半導体層ＡＳ’を接続させた状態で形成するための端子ＴＭＬ以外の導電体層ＣＤＴはその数が３個として設定されたものである。
【００９７】
しかし、このような導電体層ＣＤＴの数は３個に限定されることはなく、抵抗材料として機能する半導体層ＡＳ’の長さに比例する抵抗値をどの程度の値にするかによって任意に選定できる。
【００９８】
また、該抵抗素子ＲＳの端子ＴＭＬとして構成される導電体層ＣＤＴ以外の他の導電体層ＣＤＴは、該抵抗素子ＲＳの電流方向に交差する方向において、互いに離間された複数の導電体層ＣＤＴによって構成してもよい。このようにしても、前記各端子ＴＭＬの間の半導体層ＡＳ’は切断（分離）されなく形成することができるからである。
【００９９】
図９（ａ）ないし（ｃ）は、このような理由に基づき、抵抗素子ＲＳにおける前記導電体層ＣＤＴの変形パターンを示した他の実施例を示す図である。図９（ａ）は、端子ＴＭＬとして構成される導電体層ＣＤＴ以外の他の導電体層ＣＤＴは、該抵抗素子ＲＳの電流方向において３個、該電流方向に交差する方向に２個並設させて構成したものである。図９（ｂ）は、端子ＴＭＬとして構成される導電体層ＣＤＴ以外の他の導電体層ＣＤＴは、該抵抗素子ＲＳの電流方向において１個、該電流方向に交差する方向に２個並設させて構成したものである。図９（ｃ）は、端子ＴＭＬとして構成される導電体層ＣＤＴ以外の他の導電体層ＣＤＴは、該抵抗素子ＲＳの電流方向においても、該電流方向に交差する方向においても１個のみとして構成したものである。
【０１００】
この場合、図９（ａ）ないし（ｃ）のいずれにも観られるように、抵抗素子ＲＳの形成領域における前記半導体層ＡＳ’は、平面的に観た場合、該抵抗素子ＲＳの電流方向と交差する方向において、導電体層ＣＤＴが存在する部分において該導電体層ＣＤＴからのはみ出し部を有して形成され、前記導電体層ＣＤＴが存在しない部分において該導電体層ＣＤＴのある部分における幅よりも小さな幅を有して形成されるようになっている。
【０１０１】
上述した実施例では、基板上形成された静電気保護回路ＥＳＳの抵抗素子の構成について示したものである。しかし、静電気保護回路ＥＳＳ内の抵抗素子に限定されることはなく、他の回路における抵抗素子にあっても本発明を適用できる。要は、基板上に、薄膜トランジスタを有する画素の製造と並行して形成する抵抗素子を備える液晶表示装置に本発明を適用することができる。
【０１０２】
さらに、本発明では、液晶表示装置を一例として説明したものである。しかし、たとえば有機ＥＬ表示装置のような他の表示装置であっても、薄膜トランジスタを有する画素の製造と並行して形成する抵抗素子を備えるものであれば、本発明を適用することができる。
【０１０３】
上述した各実施例はそれぞれ単独に、あるいは組み合わせて用いても良い。それぞれの実施例での効果を単独であるいは相乗して奏することができるからである。
【図面の簡単な説明】
【０１０４】
【図１】本発明による表示装置に形成される抵抗素子の一実施例を示す構成図である。
【図２】本発明による表示装置の一実施例を示す全体構成図である。
【図３】本発明による表示装置の画素の構成の一実施例を示す平面図である。
【図４】図３のVI（ａ）−VI（ａ）線、およびVI（ｂ）−VI（ｂ）線における各断面図である。
【図５】本発明による表示装置に形成された静電気保護回路の一実施例を示す回路図である。
【図６】本発明による表示装置の製造方法の一実施例を示す工程を示す図で、図７へ連続して示される図となっている。
【図７】本発明による表示装置の製造方法の一実施例を示す工程を示す図で、図６から連続して示される図となっている。
【図８】抵抗素子の形成にあって並設して形成する導電体層の離間距離の値の設定についての説明図である。
【図９】本発明による表示装置に形成される抵抗素子の他の実施例を示す構成図である。
【符号の説明】
【０１０５】
ＳＵＢ１、ＳＵＢ２……基板、ＳＬ……シール材、ＡＲ……液晶表示領域、ＤＬ……ドレイン信号線、ＧＬ……ゲート信号線、ＣＬ……コモン信号線、ＴＦＴ、ＴＦＴ１、ＴＦＴ２……薄膜トランジスタ、ＰＸ……画素電極、ＣＴ……対向電極、Ｈ……映像信号駆動回路、Ｖ……走査信号駆動回路、ＴＭ……入力端子、ＧＩ……絶縁膜、ＡＳ、ＡＳ’……半導体層、ＤＴ……ドレイン電極、ＳＴ……ソース電極、ＰＡＳ……保護膜、ＰＸ……画素電極、ＯＲＩ１……配向膜、ＥＳＳ……静電気保護回路、Ｈ’……実質的に映像信号駆動回路として機能する回路、Ｒ１〜Ｒ４、ＲＳ……抵抗素子、ＣＤＴ……導電体層、ＴＭＬ……端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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