(57)【要約】      （修正有）【課題】ＣＰ出力型位相比較器に関し、ＲＥＦクロック歯抜け後の位相スリップを防止することができる定電流ＣＰ出力型位相比較器を提供。【解決手段】ＰＬＬ回路に用いる位相比較器において、位相比較器の状態遷移モードをハイインピーダンス状態と、電流吐き出し状態と、電流吸い込み状態の３つの状態を設け、電流吸い込み状態からハイインピーダンスに移行する条件として、ＲＥＦクロックの立ち上がりに加え、フィードバッククロックの立下がりにおいてもハイインピーダンス状態に遷移するようにして、クロック歯抜け後の出力位相スリップを防止するように構成する。【選択図】図３
2008300901.tif 000002
【特許請求の範囲】
【請求項１】
位相比較器において、位相比較器の状態遷移モードとしてハイインピーダンス状態と、電流吐き出し状態と、電流吸い込み状態の３つの状態を設け、電流吸い込み状態からハイインピーダンスに移行する条件として、ＲＥＦクロックの立ち上がりに加え、フィードバッククロックの立下がりにおいてもハイインピーダンス状態に遷移するようにして、クロック歯抜け後の出力位相スリップを防止することを特徴とするＣＰ出力型位相比較器の制御方法。
【請求項２】
前記位相比較器において、前記位相比較器出力のハイインピーダンス状態への遷移を、比較器出力部に設けた２個のＦＥＴのゲート電圧の論理積と歯抜けを判定する歯抜け判定回路出力の排他的論理和をとって行なうことを特徴とする請求項１記載のＣＰ出力型位相比較器の制御方法。
【請求項３】
前記位相比較器において、前記位相比較器出力のハイインピーダンス状態への遷移を、比較器出力部に設けた２個のＦＥＴのゲート電圧の論理積と歯抜けを判定する歯抜け判定回路を吸い込み電流を制御するＦＥＴのゲート電圧でリセットするタイマ回路で構成したことを特徴とする請求項１記載のＣＰ出力型位相比較器の制御方法。
【請求項４】
ＲＥＦ側入力クロックを受ける第１のＤタイプフリップフロップと、
ＶＣＯ_ＦＢ側クロックを受ける第２のＤタイプフリップフロップと、
ＲＥＦ側クロックの歯抜けを判定する歯抜け判定回路と、
前記第１及び第２のＤタイプフリップフロップの出力の論理積をとるナンドゲートと、
前記第１のＤタイプフリップフロップ出力で駆動されるＰ型ＦＥＴと、
前記第２のＤタイプフリップフロップ出力で駆動されるＮ型ＦＥＴと、
前記ナンドゲートの出力と歯抜け判定回路の出力の排他的論理和をとるＥＯＲゲートと、
を有し、
該ＥＯＲゲートの出力で前記２個のフリップフロップの出力をクリアし、ＦＥＴの出力をハイインピーダンス状態とするように構成されたことを特徴とするＣＰ出力型位相比較器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はチャージポンプ（ＣＰ）出力型位相比較器の制御方法及びＣＰ出力型位相比較器に関し、更に詳しくは伝送・無線装置、その他の装置において、入力信号に位相同期した出力信号を発生するＰＬＬ回路に用いるＣＰ出力型位相比較器の制御方法及びＣＰ出力型位相比較器に関する。
【背景技術】
【０００２】
入力信号（ＲＥＦ信号）に位相同期した出力信号を発生するＰＬＬ回路においては、近年定電流ＣＰ出力型位相比較器が多用されるようになっている。その理由は、シミュレーションと実測値の一致が良好であり、設計が容易であること、位相雑音レベルが小さく、高速動作が可能であるという利点からである。
【０００３】
図６はＰＬＬ回路の構成例を示すブロック図である。入力信号は分周器１により１／Ｒに分周されて入力信号（入力クロック）φｒとなる。この入力信号φｒは、定電流ＣＰ出力型位相比較器２に入力される。この位相比較器２の出力（電流）は、続くローパスフィルタ（ＬＰＦ）３を通して電圧に変換され、電圧制御発振器（ＶＣＯ）４の出力周波数を可変させる制御電圧として印加される。ＶＣＯ４の出力は、１／Ｎ分周器５に入って分周されてフィードバッククロックφｎとして位相比較器２に入力される。
【０００４】
この回路は、入力（φｒ，φｎ）に応じて、図７に示すように３ステート状態をとる。３つのステートは、パワーオンで生成されるハイインピーダンス状態と、φｒエッジの立ち上がりで生成される電流吐き出し状態と、フィードバック（ＦＢクロック）φｎの立ち上がりで生成される電流吸い込み状態とからなる。ハイインピーダンス状態が基本状態で、φｎの立ち上がりエッジ検出で電流吐き出し状態はハイインピーダンス状態に戻り、φｒの立ち上がりエッジ検出で電流吸い込み状態はハイインピーダンス状態に戻る。
【０００５】
図７のステート状態は、状態遷移０がパワーオン、状態遷移１がφｒ立ち上がりエッジ検出、状態遷移２がφｎ立ち上がりエッジ検出、状態遷移３がφｒエッジ立ち上がり検出、状態遷移４がφｎ立ち上がりエッジ検出、状態遷移５がφｒ立ち上がりエッジ検出、状態遷移６がφｎ立ち上がりエッジ検出である。
【０００６】
図８は電流吐き出しモードの動作を示すタイムチャートである。（ａ）は位相比較器入力（ＲＥＦ側φｒ）の波形を、（ｂ）は位相比較器入力（ＶＣＯ_ＦＢ側φｎ）の波形を、（ｃ）は位相比較器出力をそれぞれ示す。ＲＥＦ側の入力φｒよりもＶＣＯ出力側の入力φｎが遅れている場合、位相比較器より電流が吐き出され、ＶＣＯ制御電圧が上昇し、ＶＣＯ出力位相を進めるようになっている。
【０００７】
（ａ）と（ｂ）を比較すると明らかなように、ＶＣＯ側の入力φｎがＲＥＦ側の入力φｒより遅れている。この場合には、先ずＲＥＦ側のφｒが立ち上がるので、図７に示す状態遷移図より明らかなように状態は電流吐き出し状態に入る。（ｃ）のＡが電流吐き出し状態を示している。次に、ＶＣＯ側のφｎが立ち上がるので、図７に示す状態遷移図より明らかなように、状態はハイインピーダンス状態になる。
【０００８】
次に、ＲＥＦ側φｒが立ち上がると、再び状態は電流吐き出し状態になる（（ｃ）のＢ）。次に、ＶＣＯ側のφｎが立ち上がるので、状態はハイインピーダンス状態になる。以上のようなシーケンスを繰り返すことにより、ＲＥＦ側φｒとＶＣＯ側φｎは位相が一致するようになる。この時、微小電流が漏れ出す（リークする）状態となる。
【０００９】
図９は電流吸い込みモードの動作を示すタイムチャートである。（ａ）は位相比較器入力（ＲＥＦ側φｒ）の波形を、（ｂ）は位相比較器入力（ＶＣＯ_ＦＢ側φｎ）の波形を、（ｃ）は位相比較器出力をそれぞれ示す。ＲＥＦ側の入力φｒよりもＶＣＯ出力側の入力φｎが進んでいる場合、位相比較器へ電流が吸い込まれ、ＶＣＯ制御電圧が低下し、ＶＣＯ出力位相を遅れさせるようになっている。
【００１０】
（ａ）と（ｂ）を比較すると、明らかなように、ＶＣＯ側の入力φｎがＲＥＦ側の入力φｒより進んでいる。この場合には、先ずＶＣＯ側のφｎが立ち上がるので、図７に示す状態遷移図より明らかなように状態は電流吸い込み状態に入る。（ｃ）のＣが電流吸い込み状態を示している。次に、ＲＥＦ側のφｒが立ち上がるので、図７に示す状態遷移図より明らかなように、状態はハイインピーダンス状態になる。
【００１１】
次に、ＶＣＯ側φｎが立ち上がると、再び状態は電流吸い込み状態になる（（ｃ）のＤ）。次に、ＲＥＦ側のφｒが立ち上がるので、状態はハイインピーダンス状態になる。以上のようなシーケンスを繰り返すことにより、ＲＥＦ側φｒとＶＣＯ側φｎは位相が一致するようになる。この時、微小電流が漏れ出す（リークする）状態となる。
【００１２】
図１０は前記状態遷移を実現する位相比較器の具体的な構成例を示す回路図である。図において、１１はクロック入力にＲＥＦ側φｒを受け、そのＤ端子が“Ｈ”に接続されているＤタイプのフリップフロップ（以下ＦＦ）、１２はクロック入力にＶＣＯ_ＦＢ側φｎを受け、そのＤ端子が“Ｈ”に接続されているＤタイプのフリップフロップ（以下ＦＦ）である。ＦＦ１１と１２のクリア入力端子は共通接続されている。
【００１３】
ＦＦ１１のＱ出力をＡ、ＦＦ１２のＱ出力をＢとする。１３はＦＦ１のＱ出力Ａと、ＦＦ２のＱ出力Ｂとを受けるナンドゲートであり、その出力Ｃは前記ＦＦ１１，１２のクリア入力に入っている。１４はＦＦ１１の出力Ａを反転するインバータ、１５はインバータ１４の出力をゲートに受けるＰタイプＦＥＴ、１６はＦＦ１２のＱ出力Ｂをゲートに受けるＮタイプＦＥＴである。ＦＦＴにおいて、Ｄはドレイン、Ｓはソース、Ｇはゲートである。１７はＦＥＴ１５のソース（Ｓ）に接続されて正方向電流源、１８はＦＥＴ１６のソース（Ｓ）に接続される負方向電流源である。ＦＥＴ１５とＦＥＴ１６のドレインは共通接続され、このドレインの出力が比較器出力（ＰＤ  ＯＵＴ）となっている。
【００１４】
位相比較器出力は、ＦＥＴ１５（ＦＥＴ_Ｐ）とＦＥＴ１６（ＦＥＴ_Ｎ）のドレイン端子から出力される。ＦＥＴ_Ｐは正方向電流源１７に接続されており、ＦＦ１１の出力Ａが“Ｈ”となることにより、ドレイン・ソース間が導通して位相比較器として電流を吐き出す。ＦＥＴ_Ｎは負方向電流源１８に接続されており、ＦＦ１２の出力Ｂが“Ｈ”となることにより、ドレイン・ソース間が導通して位相比較器として電流を吸い込む。信号Ａ，Ｂ共に“Ｌ”の場合にはＦＥＴ_Ｐ，ＦＥＴ_Ｎ共にドレイン・ソース間が非導通となり、位相比較器としてハイインピーダンスとなる。
【００１５】
ＶＣＯ位相（クロックφｎ）が遅れている場合は、ＲＥＦ入力クロックφｒの立ち上がりエッジにてＡが“Ｈ”になりＦＥＴ_Ｐが導通し、電流が吐き出される。その後、ＦＢ入力φｎの立ち上がりによりＢも“Ｈ”となるが、これにより、Ｃが“Ｌ”となり両ＦＦ１１，１２はクリア状態となるので、すかさずＡ，Ｂ共に“Ｌ”レベルとなり、ＦＥＴ_Ｐ，ＦＥＴ_Ｎ共に非導通となり、ハイインピーダンスとなる。
【００１６】
ＶＣＯクロックφｎの位相が進んでいる場合、ＦＢ入力の立ち上がりエッジにてＢが“Ｈ”となり、ＦＥＴ_Ｎが導通し、電流が吸い込まれる。その後、ＲＥＦ入力クロックφｒの立ち上がりによりＡも“Ｈ”となると同時に、両ＦＦ１１，１２がクリア状態となり、ＦＥＴ_Ｐ，ＦＥＴ_Ｎ共に非導通となりハイインピーダンスとなる。
【００１７】
図１１は図１０に示す回路の動作を示すタイムチャートである。（ａ）は位相比較器入力（ＲＥＦ側φｒ）、（ｂ）は位相比較器入力（ＶＣＯ_ＦＢ側φｎ）、（ｃ）は信号Ａ、（ｄ）は信号Ｂ、（ｅ）は位相比較器出力（ＰＤ  ＯＵＴ）、（ｆ）は信号Ｃをそれぞれ示している。このタイムチャートの動作を概説する。
【００１８】
最初はＲＥＦ側φｒとＶＣＯ_ＦＢ側φｎとは位相が合っている。この時には、Ａ，Ｂ，Ｃともに急峻なパルスとなる。位相比較器出力も急峻なパルス状となる。ここで、ＲＥＦ側φｒの位相がＶＣＯ_ＦＢ側φｎよりも進んでくると、φｒの立ち上がりでＦＦ１１の出力Ａが立ち上がり、ＦＥＴ_Ｐがオンとなり電流吐き出し状態となる（（ｅ）のＥ）。次に、φｎの立ち上がりでＦＦ１２の出力Ｂが立ち上がる。この時、Ａ信号とＢ信号を受けるナンドゲート１３は（ｆ）に示すように急激に“Ｌ”レベルとなり、ＦＦ１１，１２をクリアする。この結果、ＦＦ１１，ＦＦ１２の出力Ａ，Ｂは共に“Ｌ”レベルとなり、ＦＥＴ_ＰとＦＥＴ_Ｎはオフとなり、図１０に示す回路はハイインピーダンス状態となる。
【００１９】
次に、位相が変化し、ＲＥＦ側φｒがＶＣＯ_ＦＢ側φｎよりも遅れてくると、φｎの立ち上がりでＦＦ１２の出力Ｂは“Ｈ”状態となる。このＦＦ１２の出力信号ＢがＦＥＴ_Ｎを駆動してＦＥＴ_Ｎはオンになり、電流吸い込み状態となる（（ｅ）のＦ）。次にφｒの立ち上がりでＦＦ１１の出力Ａが“Ｈ”となる。この結果、ナンドゲート１３の出力が（ｆ）に示すように“Ｌ”となり、ＦＦ１１及びＦＦ１２をクリアする。この結果、図１０に示す回路はハイインピーダンス状態となる。
【００２０】
従来のこの種の回路としては、ＰＬＬの入力信号が途切れてもその間電圧制御発振器の出力周波数の変化を最小限におさえ、かつＰＬＬの入力信号が回復した際には速やかに正常な同期信号が得られる安定なＰＬＬを提供する回路が知られている（例えば特許文献１参照）。
【特許文献１】特開昭５８−１９０１３５号公報（第２頁左下欄第１４行〜第３頁左下欄第１０行目、図２、図３）
【発明の開示】
【発明が解決しようとする課題】
【００２１】
現状の定電流ＣＰ出力型位相比較器の状態遷移では、ＲＥＦ入力にクロック歯抜けが生じた場合、図１２のタイムチャートに示すように、位相比較器出力が遷移するため、本来実現すべきＶＣＯ出力位相に対してズレが発生する、いわゆる「位相スリップ」が発生してしまう。以下、図１２について詳しく説明する。図１２は従来回路の問題点を説明するタイムチャートである。
【００２２】
図において、（ａ）は位相比較器入力（ＲＥＦ側φｒ）、（ｂ）は位相比較器入力（ＶＣＯ_ＦＢ側φｎ）、（ｃ）は本来実現すべき出力位相、（ｄ）は位相比較器出力である。（ａ）に示すように、ＲＥＦ側φｒのクロック２の部分が抜けた歯抜けが発生したものとする。この結果、（ｂ）に示すＶＣＯ_ＦＢ側φｎのクロック２の立ち上がりで（ｄ）のＧに示すように電流吸い込み状態に遷移する。次に、ＲＥＦ側φｒクロック３の立ち上がりでハイインピーダンス状態に遷移する。
【００２３】
次に、（ｂ）に示すＶＣＯ_ＦＢ側φｎが再び立ち上がるので、（ｄ）のＨに示すように電流吸い込み状態に遷移する。この電流吸い込み状態は、ＲＥＦ側φｒのクロック５が立ち上がるまで続く。この後、回路はハイインピーダンス状態になる。このハイインピーダンス状態において、ＲＥＦ側φｒのクロック５が立ち上がると、（ｄ）のＩに示す電流吐き出し状態に遷移する。この電流吐き出し状態は、ＶＣＯ_ＦＢ側φｎクロック４が立ち上がるまで続く。
【００２４】
このような動作を繰り返して、図のＫに示すようにＲＥＦ側φｒとＶＣＯ_ＦＢ側φｎの位相が一致する状態となる。この状態は、１周期ずれた状態でロックしたことになる。
故に、現状ではＲＥＦクロックの歯抜けがあるアプリケーションでは、定電流ＣＰ出力型位相比較器を用いず、標準ロジックＩＣ等のディスクリート部品で構成する比例制御型位相比較器を用いている。その結果、回路構成の複雑化（実装面積の拡大）や位相雑音特性の劣化といった問題が発生する。
【００２５】
本発明はこのような課題に鑑みてなされたものであって、ＲＥＦクロック歯抜け後の位相スリップを防止することができる定電流ＣＰ出力型位相比較器の制御方法及びＣＰ出力型位相比較器を提供することを目的としている。
【課題を解決するための手段】
【００２６】
（１）請求項１記載の発明は、位相比較器において、位相比較器の状態遷移モードとしてハイインピーダンス状態と、電流吐き出し状態と、電流吸い込み状態の３つの状態を設け、電流吸い込み状態からハイインピーダンスに移行する条件として、ＲＥＦクロックの立ち上がりに加え、フィードバッククロックの立下がりにおいてもハイインピーダンス状態に遷移するようにして、クロック歯抜け後の出力位相スリップを防止することを特徴とする。
（２）請求項２記載の発明は、前記位相比較器において、前記位相比較器出力のハイインピーダンス状態への遷移を、比較器出力部に設けた２個のＦＥＴのゲート電圧の論理積と歯抜けを判定する歯抜け判定回路出力の排他的論理和をとって行なうことを特徴とする。
（３）請求項３記載の発明は、前記位相比較器において、前記位相比較器出力のハイインピーダンス状態への遷移を、比較器出力部に設けた２個のＦＥＴのゲート電圧の論理積と歯抜けを判定する歯抜け判定回路を吸い込み電流を制御するＦＥＴのゲート電圧でリセットするタイマ回路で構成したことを特徴とする。
（４）請求項４記載の発明は、ＲＥＦ側入力クロックを受ける第１のＤタイプフリップフロップと、ＶＣＯ_ＦＢ側クロックを受ける第２のＤタイプフリップフロップと、ＲＥＦ側クロックの歯抜けを判定する歯抜け判定回路と、前記第１及び第２のＤタイプフリップフロップの出力の論理積をとるナンドゲートと、前記第１のＤタイプフリップフロップ出力で駆動されるＰ型ＦＥＴと、前記第２のＤタイプフリップフロップ出力で駆動されるＮ型ＦＥＴと、前記ナンドゲートの出力と歯抜け判定回路の出力の排他的論理和をとるＥＯＲゲートと、を有し、該ＥＯＲゲートの出力で前記２個のフリップフロップの出力をクリアし、ＦＥＴの出力をハイインピーダンス状態とするように構成されたことを特徴とする。
【発明の効果】
【００２７】
（１）請求項１記載の発明によれば、電流吸い込み状態からハイインピーダンスに移行する条件として、ＲＥＦクロックの立ち上がりに加え、フィードバッククロックの立下がりにおいてもハイインピーダンス状態に遷移するようにすることで、フィードバッククロックの出力位相を進む方向に制御することで、本来の位相関係で同期がとれるようにすることができ、ＲＥＦクロック歯抜け後の位相スリップを防止することができる。
（２）請求項２記載の発明によれば、位相比較器出力のハイインピーダンス遷移を、比較器出力部に設けたＦＥＴのゲート電圧の論理積と歯抜けを判定する歯抜け判定回路出力の排他的論理和をとって行なうことにより、ＲＥＦクロック歯抜け後の位相スリップを防止することができる。
（３）請求項３記載の発明によれば、歯抜け判定回路を吸い込み電流を制御するＦＥＴのゲート電圧でリセット動作するタイマ回路で構成することにより、ＲＥＦクロック歯抜け後の位相スリップを防止することができる。
（４）請求項４記載の発明によれば、位相比較器出力のハイインピーダンス遷移を、比較器出力部に設けたＦＥＴのゲート電圧の論理積と歯抜けを判定する歯抜け判定回路出力の排他的論理和をとって行なうことにより、ＲＥＦクロック歯抜け後の位相スリップを防止することができる。
【発明を実施するための最良の形態】
【００２８】
以下、図面を参照して本発明の実施の形態を詳細に説明する。図１は本発明で用いる回路の状態遷移図である。図７と同一のものは、同一の符号を付して示す。図に示すように、ハイインピーダンス状態と、電流吐き出し状態と、電流吸い込み状態とからなる。パワーオンでハイインピーダンス状態になる。そして、ハイインピーダンス状態からφｎ又はφｒの立ち上がりエッジにより電流吐き出し状態と、電流吸い込み状態に遷移し、またハイインピーダンス状態に戻る。図７に示す遷移図と異なるのは、状態遷移５の条件として、従来の「φｒの立ち上がりエッジ検出」に加え、「φｎの立下がりエッジ」を加えた構成にしている。
【００２９】
従って、φｎの立ち上がりエッジにより電流吸い込み状態となるが、ハイインピーダンス状態に戻すには、φｒの立ち上がりエッジ検出をする必要があった。この発明は、φｒの立ち上がりエッジ検出に加えて、φｎの立下がりエッジ検出でもハイインピーダンス状態に戻すようにしている。
【００３０】
このような構成の位相比較器とすることにより、歯抜けから復帰したＲＥＦ入力の立ち上がりエッジ検出前に、位相比較器はハイインピーダンス状態に遷移し、以後ＲＥＦ入力の立ち上がりエッジにより電流吐き出し状態に遷移するため、歯抜け前と同じ位相関係でＶＣＯ出力が同期するようになる。
【００３１】
図２は本発明における位相比較器を用いた時の動作を示すタイムチャートである。（ａ）は位相比較器入力（ＲＥＦ側φｒ）、（ｂ）は位相比較器入力（ＶＣＯ_ＦＢ側φｎ）、（ｃ）は本来実現すべき出力位相、（ｄ）は位相比較器出力である。
１）ＲＥＦ側φｒのクロック３で歯抜けが発生したものとする。ＶＣＯ_ＦＢ側φｎの立ち上がりエッジで位相比較器が電流吸い込み状態Ｋに遷移する。この動作は従来と同じである。
２）これによりＶＣＯ出力位相は、本来実現すべき出力位相よりも遅れる。
３）ＶＣＯ_ＦＢ側φｎの立下がり（クロック３の立下がり）を検出すると、本発明の位相比較器は「電流吸い込み状態」から「ハイインピーダンス」状態に移行する（図１の状態遷移５）。
４）上記２）によりＦＢ入力φｎよりも先にＲＥＦ入力φｒの立ち上がりエッジが検出され、位相比較器が（ｄ）のＬに示すように「電流吐き出し状態」に遷移する（図１の状態遷移１）。５）これにより、ＶＣＯ出力位相は進む方向に制御されることになり、電流吐き出し状態Ｍを経て本来の位相関係で同期するように制御される。図のφｒのクロック６と、φｎのクロック６とが本来の位相関係でロックしたことが分かる。
【００３２】
図３は本発明の具体的な構成例を示す回路図である。図１０と同一のものは、同一の符号を付して示す。図１０に示す従来回路と異なる部分は、状態遷移５実現部２０を設けた点である。状態遷移５実現部２０は、ＲＥＦクロックの歯抜けを判定する回路である。該状態遷移５実現部２０は、インバータ２１と、Ｄタイプフリップフロップ２２と、ＥＯＲ（排他的論理和）ゲート２３から構成されている。
【００３３】
インバータ２１は、ＶＣＯ_ＦＢ側φｎを反転するものであり、その出力はＦＦ２２のクロック入力に与えられる。ＦＦ２２のＤ入力とクリア入力には、ＦＦ１２のＱ出力が入っている。ＥＯＲゲートの一方の入力には、ナンドゲート１３の出力が入り、他方の入力にはＦＦ２２のＱ出力が入っている。ＥＯＲゲートの出力は、ＦＦ１１と１２のクリア入力に入っている。このように構成された回路の動作を説明すれば、以下の通りである。
【００３４】
図４は図３に示す回路の各部の動作を示すタイムチャートである。（ａ）は位相比較器入力（ＲＥＦ側φｒ）、（ｂ）は位相比較器入力（ＶＣＯ_ＦＢ側φｎ）、（ｃ）はＦＦ１１のＱ出力Ａ、（ｄ）はＦＦ１２のＱ出力Ｂ、（ｅ）は位相比較器出力（ＣＰ_ＯＵＴ）、（ｆ）はナンドゲート１３の出力、（ｇ）はφｎの反転信号、（ｈ）はＦＦ２２のＱ出力Ｄ、（ｉ）はＥＯＲゲート２３の出力をそれぞれ示している。
【００３５】
ＦＢ側入力φｎをインバータ２１で反転したものをクロック入力とするＦＦ２２の出力をＤとする。ＦＦ１１の出力をＡ、ＦＦ１２の出力をＢとし、Ａ及びＢ出力のナンドゲート１３の出力をＣとして、ＣとＤのＥＯＲ出力をＥとして、このＥをＡ，Ｂを出力とするＦＦ１１，１２のクリア入力とする。
【００３６】
ＲＥＦ側φｒのクロック３で歯抜けが生じたものとする。この時には、ＶＣＯ_ＦＢ側φｎの立ち上がりエッジでＢが（ｄ）に示すように“Ｈ”となる。この結果、回路は電流吸い込み状態Ｎとなる。その後、φｎのクロック３の立下がりで、ＦＦ２２のＱ出力Ｄは（ｈ）に示すように“Ｈ”となる。その結果、ＥＯＲゲート２３の出力Ｅが“Ｌ”となり、ＦＦ１１，１２はクリアされ、Ａ，Ｂは共に“Ｌ”となり、ＦＥＴ_Ｐ，ＦＥＴＮの何れもオフとなり、回路はハイインピーダンス状態に戻る。
【００３７】
次に、ＲＥＦ側φｒのクロック４の立ち上がりエッジでＦＦ１１のＱ出力Ａが（ｃ）に示すように“Ｈ”となる。この結果、ＦＥＴ_Ｐがオンとなり回路は電流吐き出し状態Ｏとなる。次に、ＶＣＯ_ＦＢ側φｎのクロック４の立ち上がりで、ＦＦ１２のＱ出力Ｂが“Ｈ”となる。この時、ナンドゲート１３の出力が“Ｌ”となり、ＥＯＲゲート２３の出力が“Ｌ”となり、ＦＦ１１，１２をクリアする。この結果、ＦＥＴ_ＰとＦＥＴ_Ｎはオフとなり、ハイインピーダンス状態となる。このようなシーケンスの後、ＲＥＦ側φｒとＶＣＯ_ＦＢ側φｎはそれぞれのクロック５の立ち上がりで同期する。
【００３８】
このように、この実施の形態によれば、電流吸い込み状態からハイインピーダンスに移行する条件として、ＲＥＦクロックの立ち上がりに加え、フィードバッククロックの立下がりにおいてもハイインピーダンス状態に遷移するようにすることで、フィードバッククロックの出力位相を進む方向に制御することで、本来の位相関係で同期がとれるようにすることができ、ＲＥＦクロック歯抜け後の位相スリップを防止することができる。
【００３９】
図５は本発明の他の具体的な構成例を示す回路図である。図３と同一のものは、同一の符号を付して示す。図５の回路図では、前述の図３におけるＥＯＲ入力として、タイマ回路３１の出力を用いている。３０は状態遷移５実現部であり、タイマ回路３１をその構成要素としている。本タイマ回路３１は、接続された抵抗Ｒｏ，コンデンサＣｏによって決まる時定数にて、コンデンサＣｏに電荷をチャージし、チャージが完了すると、出力Ｄが“Ｈ”レベルとなる。
【００４０】
タイマ回路３１のリセット入力部には、ＦＢ入力側のＦＦ１２のＱ出力を接続している。リセット入力が“Ｌ”レベルの場合は、タイマ回路３１はコンデンサＣｏのチャージ動作を行わないようになっている。Ｒｏ，Ｃｏによる時定数は、ＲＥＦ入力の半周期以上〜１周期未満に設定しておく。
【００４１】
通常、歯抜けがない場合は、ＦＦ１２のＱ出力Ｂが“Ｈ”となる期間はＲＥＦ入力の半周期以下であるため、タイマ回路３１はＣｏがチャージが完了する前にＢ出力が“Ｌ”レベルとなってリセットされ、タイマ回路３１の出力Ｄが“Ｈ”レベルとなることはない。ＲＥＦ入力に歯抜けが発生した場合には、Ｂ出力は“Ｈ”レベルとなり続けるため、タイマ回路３１のＣｏがチャージ完了となり、Ｄ出力が“Ｈ”となる。これにより、ＲＥＦ側、ＦＢ側何れのＦＦ１１，１２も“Ｌ”レベルとなり、位相比較器出力はハイインピーダンス状態に遷移することになる。この結果、図５に示す回路もその基本動作は、図４に示すタイムチャートと同じになり、ＲＥＦクロック歯抜けの後の位相スリップを防止することができる。
【００４２】
以上、詳細に説明したように、同期させるＲＥＦ入力クロックに歯抜けが生じても位相スリップの生じない定電流ＣＰ出力型位相比較器を構成することができる。これにより、従来ＲＥＦ入力信号の歯抜けを考慮して用いてきた比例制御型ＰＬＬを定電流ＣＰ出力型位相比較器のＰＬＬに置き換えることが可能となり、特性向上や回路規模の縮小といったメリットが得られる。
【図面の簡単な説明】
【００４３】
【図１】本発明で用いる回路の状態遷移図である。
【図２】本発明における位相比較器を用いた時の動作を示すタイムチャートである。
【図３】本発明の具体的な構成例を示す回路図である。
【図４】図３に示す回路の各部の動作波形を示すタイムチャートである。
【図５】本発明の他の具体的な構成例を示す回路図である。
【図６】ＰＬＬ回路の構成例を示すブロック図である。
【図７】図６に示す回路の状態遷移図である。
【図８】電流吐き出しモードの動作を示すタイムチャートである。
【図９】電流吸い込みモードの動作を示すタイムチャートである。
【図１０】前記状態遷移を実現する位相比較器の具体的構成例を示す回路図である。
【図１１】図１０に示す回路の動作を示すタイムチャートである。
【図１２】従来回路の問題点を説明するタイムチャートである。
【符号の説明】
【００４４】
１１  フリップフロップ
１２  フリップフロップ
１３  ナンドゲート
１４  インバータ
１５  ＦＥＴ
１６  ＦＥＴ
１７  正方向電流源
１８  負方向電流源
２０  状態遷移５実現部
２１  インバータ
２２  フリップフロップ
２３  ＥＯＲゲート
【図１】
2008300901.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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