(57)【要約】【課題】半導体記憶回路から論理回路へのデータ転送速度を向上させる。【解決手段】出力データ制御回路２０がハイレベルからローレベルに切り替えたデータＤＯＢｉを出力した場合、ＣＭＯＳインバータ３１の出力はハイレベル、ＣＭＯＳインバータ３２の出力はローレベルになる。しかし、Ｐチャンネル型ＭＯＳトランジスタ４０ｐのソース−ゲート間の電位差があまり大きくないため、Ｐチャンネル型ＭＯＳトランジスタ４０ｐはすぐにオンにならず、最終段ＣＭＯＳインバータ４０の出力がすぐにハイレベルにならない。このときＮチャンネル型ＭＯＳトランジスタ５０のゲートにＣＭＯＳインバータ３１の出力であるハイレベルの電圧が供給されるので、Ｎチャンネル型ＭＯＳトランジスタ５０はオンになる。よって、Ｎチャンネル型ＭＯＳトランジスタ５０により最終段ＣＭＯＳインバータ４０の出力が持ち上げられ、ハイレベルになる。【選択図】図１
2008300022.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶する半導体記憶回路と、
前記半導体記録回路から読み出されたデータを所定のクロックに基づいて出力する出力データ制御回路と、
第１の電源電圧を発生する第１の電源電圧発生回路と、
前記第１の電源電圧よりも低い第２の電源電圧を発生する第２の電源電圧発生回路と、
一のＣＭＯＳインバータの出力端子と他のＣＭＯＳインバータの入力端子とが順次接続された偶数倍個のＣＭＯＳインバータを有し、前記第１の電源電圧発生回路で発生された第１の電源電圧が各ＣＭＯＳインバータのＰチャンネル型ＭＯＳトランジスタのドレインに供給され、前記出力データ制御回路から供給されるデータを出力するインタフェース回路と、
前記インタフェース回路の出力端子に入力端子が接続され、前記第２の電源電圧発生回路で発生された第２の電源電圧がＰチャンネル型ＭＯＳトランジスタのドレインに供給される最終段ＣＭＯＳインバータと、
前記最終段ＣＭＯＳインバータの出力端子から出力されたデータが供給される論理回路と、
前記第２の電源電圧発生回路で発生された第２の電源電圧がドレインに供給され、前記インタフェース回路の偶数段のＣＭＯＳインバータの入力端子にゲートが接続され、前記最終段ＣＭＯＳインバータの出力端子にソースが接続された出力側Ｎチャンネル型ＭＯＳトランジスタと、
を備えた半導体集積回路。
【請求項２】
データを記憶する半導体記憶回路と、
前記半導体記録回路から読み出されたデータを所定のクロックに基づいて出力する出力データ制御回路と、
第１の電源電圧を発生する第１の電源電圧発生回路と、
前記第１の電源電圧よりも低い第２の電源電圧を発生する第２の電源電圧発生回路と、
一のＣＭＯＳインバータの出力端子と他のＣＭＯＳインバータの入力端子とが順次接続された２ｎ個（ｎ：自然数）のＣＭＯＳインバータを有し、前記第１の電源電圧発生回路で発生された第１の電源電圧が各ＣＭＯＳインバータのＰチャンネル型ＭＯＳトランジスタのドレインに供給され、前記出力データ制御回路から供給されるデータを出力するインタフェース回路と、
前記インタフェース回路の出力端子に入力端子が接続され、前記第２の電源電圧発生回路で発生された第２の電源電圧がＰチャンネル型ＭＯＳトランジスタのドレインに供給される最終段ＣＭＯＳインバータと、
前記最終段ＣＭＯＳインバータの出力端子から出力されたデータが供給される論理回路と、
一のＣＭＯＳインバータの出力端子と他のＣＭＯＳインバータの入力端子とが順次接続された（２ｎ＋１）個（ｎ：自然数）のＣＭＯＳインバータを有し、前記第１の電源電圧発生回路で発生された第１の電源電圧が各ＣＭＯＳインバータのＰチャンネル型ＭＯＳトランジスタのドレインに供給され、前記出力データ制御回路から供給されるデータを出力するデータパス回路と、
前記第２の電源電圧発生回路で発生された第２の電源電圧がドレインに供給され、前記データパス回路の出力端子にゲートが接続され、前記最終段ＣＭＯＳインバータの出力端子にソースが接続された出力側Ｎチャンネル型ＭＯＳトランジスタと、
を備えた半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶回路と論理回路との間でデータの転送を行う半導体集積回路に関する。
【背景技術】
【０００２】
従来、複数の半導体チップを有するマルチチップパッケージ（半導体装置）の一例として、演算処理機能を有する半導体チップと、メモリ回路を有する半導体チップとを有するＳＩＰと呼ばれる半導体装置が知られている（特許文献１参照。）。
【０００３】
特許文献１の半導体装置は、複数の半導体チップを単一パッケージに搭載したＳＩＰなどの半導体装置において、端子（ピン）の数を減少させてパッケージサイズを小さくすることができるテスト技術を提供する。
【０００４】
具体的には、特許文献１の図２２に示すように、ＡＳＩＣ１００およびＳＤＲＡＭ１０１など複数の半導体チップが単一パッケージ搭載されたＳＩＰ１０２では、ＳＤＲＡＭ１０１のテスト回路（ＳＤＲＡＭＢＩＳＴ１０９）がＡＳＩＣ１００内に設けられている。そして、ＳＤＲＡＭ１０１の外部から、すなわちＡＳＩＣ１００からＳＤＲＡＭ１０１のテストが行われる。このように、ＡＳＩＣ１００の内部に、ＳＤＲＡＭ１０１のテスト回路を設けることにより、ＳＤＲＡＭ１０１のテストのための端子をＳＩＰ１０２の外部に出す必要がなくなる。
【特許文献１】特開２００５−３００４８５号公報（図２２）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記ＳＩＰ１０２のような半導体集積回路では、ＳＤＲＡＭ１０１のような半導体記憶回路の電源電圧ＶＤＤよりも、ＡＳＩＣ１００のような論理回路の電源電圧ＶＤＤＱの方がかなり低くなっている。このため、消費電力やノイズの削減を考慮すると、半導体集積回路のインタフェース回路の電圧は、論理回路の電源電圧ＶＤＤＱと同様に低くすることが望ましい。
【０００６】
具体的には、インタフェース回路は複数のＣＭＯＳインバータで構成されており、その最終段のＣＭＯＳインバータの電源電圧は他のＣＭＯＳインバータの電源電圧より低くして、論理回路の電源電圧ＶＤＤＱと同じレベルまで下げる必要がある。
【０００７】
しかし、最終段のＣＭＯＳインバータの電源電圧がＶＤＤよりもかなり低いＶＤＤＱにまで低下すると、そのＣＭＯＳインバータを構成するＰチャンネル型ＭＯＳトランジスタのドレイン−ソース間の電位差が小さくなる。この結果、Ｐチャンネル型ＭＯＳトランジスタの能力が低下して、ハイレベルの立ち上がり速度が非常に遅くなり、半導体記憶回路から論理回路へのデータ転送速度が低下してしまう問題がある。
【０００８】
本発明は、上述した課題を解決するために提案されたものであり、半導体記憶回路から論理回路へのデータ転送速度を向上させることができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
請求項１の発明は、データを記憶する半導体記憶回路と、前記半導体記録回路から読み出されたデータを所定のクロックに基づいて出力する出力データ制御回路と、第１の電源電圧を発生する第１の電源電圧発生回路と、前記第１の電源電圧よりも低い第２の電源電圧を発生する第２の電源電圧発生回路と、一のＣＭＯＳインバータの出力端子と他のＣＭＯＳインバータの入力端子とが順次接続された偶数倍個のＣＭＯＳインバータを有し、前記第１の電源電圧発生回路で発生された第１の電源電圧が各ＣＭＯＳインバータのＰチャンネル型ＭＯＳトランジスタのドレインに供給され、前記出力データ制御回路から供給されるデータを出力するインタフェース回路と、前記インタフェース回路の出力端子に入力端子が接続され、前記第２の電源電圧発生回路で発生された第２の電源電圧がＰチャンネル型ＭＯＳトランジスタのドレインに供給される最終段ＣＭＯＳインバータと、前記最終段ＣＭＯＳインバータの出力端子から出力されたデータが供給される論理回路と、前記第２の電源電圧発生回路で発生された第２の電源電圧がドレインに供給され、前記インタフェース回路の偶数段のＣＭＯＳインバータの入力端子にゲートが接続され、前記最終段ＣＭＯＳインバータの出力端子にソースが接続された出力側Ｎチャンネル型ＭＯＳトランジスタと、を備えている。
【００１０】
請求項１の発明によれば、最終段ＣＭＯＳインバータに第１の電源電圧よりも低い第２の電源電圧が供給されると、最終段ＣＭＯＳインバータはすぐにオンにならず、最終段ＣＭＯＳインバータの出力電圧がすぐに立ち上がらない。このとき、出力側Ｎチャンネル型ＭＯＳトランジスタが、オンになり、最終段ＣＭＯＳインバータの出力電圧を引き上げる。これにより、半導体記憶回路から論理回路に供給されるデータの立ち上がりが早くなり、データの転送速度を向上させることができる。
【００１１】
請求項２の発明は、データを記憶する半導体記憶回路と、前記半導体記録回路から読み出されたデータを所定のクロックに基づいて出力する出力データ制御回路と、第１の電源電圧を発生する第１の電源電圧発生回路と、前記第１の電源電圧よりも低い第２の電源電圧を発生する第２の電源電圧発生回路と、一のＣＭＯＳインバータの出力端子と他のＣＭＯＳインバータの入力端子とが順次接続された２ｎ個（ｎ：自然数）のＣＭＯＳインバータを有し、前記第１の電源電圧発生回路で発生された第１の電源電圧が各ＣＭＯＳインバータのＰチャンネル型ＭＯＳトランジスタのドレインに供給され、前記出力データ制御回路から供給されるデータを出力するインタフェース回路と、前記インタフェース回路の出力端子に入力端子が接続され、前記第２の電源電圧発生回路で発生された第２の電源電圧がＰチャンネル型ＭＯＳトランジスタのドレインに供給される最終段ＣＭＯＳインバータと、前記最終段ＣＭＯＳインバータの出力端子から出力されたデータが供給される論理回路と、一のＣＭＯＳインバータの出力端子と他のＣＭＯＳインバータの入力端子とが順次接続された（２ｎ＋１）個（ｎ：自然数）のＣＭＯＳインバータを有し、前記第１の電源電圧発生回路で発生された第１の電源電圧が各ＣＭＯＳインバータのＰチャンネル型ＭＯＳトランジスタのドレインに供給され、前記出力データ制御回路から供給されるデータを出力するデータパス回路と、前記第２の電源電圧発生回路で発生された第２の電源電圧がドレインに供給され、前記データパス回路の出力端子にゲートが接続され、前記最終段ＣＭＯＳインバータの出力端子にソースが接続された出力側Ｎチャンネル型ＭＯＳトランジスタと、を備えている。
【００１２】
請求項２の発明によれば、出力側Ｎチャンネル型ＭＯＳトランジスタのゲート及びソースには、それぞれ同じ個数のＣＭＯＳインバータを経由した電圧が供給される。このため、出力側ＣＭＯＳインバータは、最終段ＣＭＯＳインバータの出力電圧を立ち上げるべき最適なタイミングでオンになり、そのタイミングで最終段ＣＭＯＳインバータの出力電圧を立ち上げることができる。
【発明の効果】
【００１３】
本発明に係る半導体集積回路は、半導体記憶回路から論理回路へのデータ転送速度を向上させることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の好ましい実施の形態について図面を参照しながら詳細に説明する。
【００１５】
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示す図である。
【００１６】
半導体集積回路は、データを記憶するＤＲＡＭアレイ１０と、ＤＲＡＭアレイ１０との間でデータのやり取りを行うＡＳＩＣ等のロジック回路７０と、を備えた、いわゆるＳＩＰ（Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ）の半導体集積回路である。
【００１７】
ここで、半導体集積回路は、ＤＲＡＭアレイ１０からデータを読み込んで出力する出力データ制御回路２０と、インタフェース回路３０と、最終段ＣＭＯＳインバータ４０と、Ｎチャンネル型ＭＯＳトランジスタ５０と、電圧発生回路６１、６２と、を備えている。
【００１８】
出力データ制御回路２０は、ＤＲＡＭアレイ１０からデータＲＤｉを読み出し、所定のクロックＤＣＫに同期してデータＤＯＢｉを出力する。
【００１９】
インタフェース回路３０は、電圧発生回路６１で発生された電源電圧ＶＤＤが供給され、出力データ制御回路２０から供給されるデータＤＯＢｉを出力する。ここで、インタフェース回路３０は、本実施形態では２つのＣＭＯＳインバータ３１、３２を有している。なお、ＣＭＯＳインバータの数は偶数個であれば特に限定されるものではない。
【００２０】
ＣＭＯＳインバータ３１は、Ｐチャンネル型ＭＯＳトランジスタ３１ｐ及びＮチャンネル型ＭＯＳトランジスタ３１ｎで構成されている。なお、ＣＭＯＳインバータ３１の入力端子は出力データ制御回路２０の出力端子に接続され、ＣＭＯＳインバータ３１の出力端子はＣＭＯＳインバータ３２の入力端子に接続されている。
【００２１】
ＣＭＯＳインバータ３２は、ＣＭＯＳインバータ３１の後段に設けられ、Ｐチャンネル型ＭＯＳトランジスタ３２ｐ及びＮチャンネル型ＭＯＳトランジスタ３２ｎで構成されている。ＣＭＯＳインバータの出力端子は最終段ＣＭＯＳインバータ４０の入力端子に接続されている。
【００２２】
また、Ｐチャンネル型ＭＯＳトランジスタ３１ｐ、３２ｐのソースには、電圧発生回路６１で発生される電源電圧ＶＤＤが供給される。電源電圧ＶＤＤは、主にＤＲＡＭ側で使用される電源電圧であり、例えば１．８Ｖである。Ｎチャンネル型ＭＯＳトランジスタ３１ｎ、３１ｐのソースは接地されている。
【００２３】
最終段ＣＭＯＳインバータ４０は、Ｐチャンネル型ＭＯＳトランジスタ４０ｐ及びＮチャンネル型ＭＯＳトランジスタ４０ｎで構成されている。Ｐチャンネル型ＭＯＳトランジスタ４０ｐのソースには、電圧発生回路６２で発生される電源電圧ＶＤＤＱが供給される。ここで、電源電圧ＶＤＤＱは、主にロジック回路７０で使用される電源電圧であり、例えば１．２Ｖである。このため、電源電圧ＶＤＤＱは、電源電圧ＶＤＤよりも低く設定されえている。
【００２４】
Ｎチャンネル型ＭＯＳトランジスタ５０のソースには、電圧発生回路６２で発生される電源電圧ＶＤＤＱが供給される。Ｎチャンネル型ＭＯＳトランジスタ５０のゲートは、ＣＭＯＳインバータ３２の入力端子（Ｐチャンネル型ＭＯＳトランジスタ３２ｐ、Ｎチャンネル型ＭＯＳトランジスタ３２ｎの各ゲート）に接続されている。Ｎチャンネル型ＭＯＳトランジスタ５０のソースは、最終段ＣＭＯＳインバータ４０の出力端子に接続されている。
【００２５】
以上のように構成された半導体集積回路は次のように動作する。
【００２６】
出力データ制御回路２０がハイレベルのデータＤＯＢｉを出力した場合、ＣＭＯＳインバータ３１の出力はローレベル、ＣＭＯＳインバータ３２の出力はハイレベルになる。よって、最終段ＣＭＯＳインバータ４０の出力はローレベルである。
【００２７】
次に、出力データ制御回路２０がハイレベルからローレベルに切り替えたデータＤＯＢｉを出力した場合、ＣＭＯＳインバータ３１の出力はハイレベル、ＣＭＯＳインバータ３２の出力はローレベルになる。よって、最終段ＣＭＯＳインバータ４０の出力はすぐにハイレベルになるはずである。
【００２８】
しかし、Ｐチャンネル型ＭＯＳトランジスタ４０ｐのソース−ゲート間の電位差があまり大きくないため、Ｐチャンネル型ＭＯＳトランジスタ４０ｐはすぐにオンにならず、最終段ＣＭＯＳインバータ４０の出力がすぐにハイレベルにならない。
【００２９】
しかし、このときＮチャンネル型ＭＯＳトランジスタ５０のゲートにＣＭＯＳインバータ３１の出力であるハイレベルの電圧が供給されるので、Ｎチャンネル型ＭＯＳトランジスタ５０はオンになる。よって、Ｎチャンネル型ＭＯＳトランジスタ５０により最終段ＣＭＯＳインバータ４０の出力が持ち上げられ、ハイレベルになる。
【００３０】
図２は、最終段ＣＭＯＳインバータ４０の出力電圧であるデータＱｉのタイミングチャートである。従来、Ｎチャンネル型ＭＯＳトランジスタ５０が存在しない場合、最終段ＣＭＯＳインバータ４０から出力されるデータＱｉは、すぐに立ち上がらず、点線のようになる。
【００３１】
これに対して、上記半導体集積回路では、Ｎチャンネル型ＭＯＳトランジスタ５０がオンになって最終段ＣＭＯＳインバータ４０の出力電圧を引き上げるので、データＱｉは大きな傾きで立ち上がる。しばらくすると、最終段ＣＭＯＳインバータ４０のＰチャンネル型ＭＯＳトランジスタ４０ｐがオンになってくるので、データＱｉは少し小さな傾きになって立ち上がる。これにより、データＱｉは、従来に比べて早く立ち上がる。
【００３２】
以上のように、第１の実施形態に係る半導体集積回路は、最終段ＣＭＯＳインバータ４０に通常の電源電圧ＶＤＤよりも低い電源電圧ＶＤＤＱが供給され、最終段ＣＭＯＳインバータ４０の出力電圧がすぐに上がらない場合でも、Ｎチャンネル型ＭＯＳトランジスタ５０をオンにすることにより最終段ＣＭＯＳインバータ４０の出力電圧を引き上げることができる。これにより、上記半導体集積回路は、従来に比べて、ＤＲＡＭアレイ１０からロジック回路７０へのデータ転送速度を向上させることができる。
【００３３】
［第２の実施形態］
つぎに、本発明の第２の実施形態について説明する。なお、第１の実施形態と同一の回路には同一の符号を付し、主に異なる点について説明する。
【００３４】
図３は、第２の実施形態に係る半導体集積回路の構成を示す図である。半導体集積回路は、第１に示す構成に加えて、データパス回路８０を備えている。
【００３５】
データパス回路８０は、複数のＣＭＯＳインバータ８１、８２、８３で構成されている。ＣＭＯＳインバータ８１の入力端子は出力データ制御回路２０の出力端子に接続されている。ＣＭＯＳインバータ８１の出力端子は、ＣＭＯＳインバータ８２の入力端子に接続されている。また、ＣＭＯＳインバータ８２の出力端子はＣＭＯＳインバータ８３の入力端子に接続されている。ＣＭＯＳインバータ８３の出力端子はＮチャンネル型ＭＯＳトランジスタ５０のゲートに接続されている。
【００３６】
ここで、データパス回路８０を構成するＣＭＯＳインバータの個数は、インタフェース回路３０及び最終段ＣＭＯＳインバータ４０を構成するＣＭＯＳインバータの個数と同じである。
【００３７】
このため、インタフェース回路３０に入力されたデータＤＯＢｉが最終段ＣＭＯＳインバータ４０から出力されるまでの遅延時間と、データパス回路８０に入力されたデータＤＯＢｉがデータパス回路８０から出力されるまでの遅延時間は同じになる。すなわち、Ｎチャンネル型ＭＯＳトランジスタ５０のゲート及びソースにそれぞれ現れるデータに同期がとれた状態になる。
【００３８】
これにより、Ｎチャンネル型ＭＯＳトランジスタ５０のオン／オフのタイミングの時間が、最終段ＣＭＯＳインバータ４０の駆動速度に合うようになる。すなわち、Ｎチャンネル型ＭＯＳトランジスタ５０は、最終段ＣＭＯＳインバータ４０の出力電圧を立ち上げるタイミングに同期してオンになるので、データＱｉを立ち上げるべき最適なタイミングでそのデータＱｉを立ち上げることができる。
【００３９】
以上のように、第２の実施形態に係る半導体集積回路は、インタフェース回路３０を構成するＣＭＯＳインバータの数が多い場合であっても、データパス回路８０を介してＮチャンネル型ＭＯＳトランジスタ５０のゲートに所定の電圧（データＤＯｉ）を供給する。これにより、上記半導体集積回路は、データＱｉを立ち上げるべき最適なタイミングでそのデータＱｉを立ち上げることができる。
【００４０】
なお、本発明は、上述した実施の形態に限定されるものではなく、特許請求の範囲に記載された範囲内で設計上の変更をされたものにも適用可能であるのは勿論である。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施形態に係る半導体集積回路の構成を示す図である。
【図２】最終段ＣＭＯＳインバータ４０の出力電圧であるデータＱｉのタイミングチャートである。
【図３】第２の実施形態に係る半導体集積回路の構成を示す図である。
【符号の説明】
【００４２】
１０  ＤＲＡＭアレイ
２０  出力データ制御回路
３０  インタフェース回路
４０  最終段ＣＭＯＳインバータ
５０  Ｎチャンネル型ＭＯＳトランジスタ
６１，６２  電圧発生回路
７０  ロジック回路
８０  データパス回路
【図１】
2008300022.tif 000003
【図２】
2008300022.tif 000004
【図３】
2008300022.tif 000005