(57)【要約】【課題】静的タイミング検証の実行回数の削減および手作業によるタイミング制約の設定の不要化による工数の削減と信頼性の向上とを図ることができるようにした静的タイミング検証方法を提供する。【解決手段】ＰＬＬ回路のスペックのライブラリ化（Ｓ１）と、ネットリスト１３中のＰＬＬ回路とそのリファレンスクロック周波数の自動抽出（Ｓ２）と、ＰＬＬ回路の出力周期変動および定常位相誤差の自動抽出（Ｓ３）と、ＰＬＬ回路のフィードバックパスに分周回路がある場合には分周後出力周期変動の自動算出（Ｓ４）と、クロックばらつきとＰＬＬ出力クロックのレイテンシの自動算出（Ｓ５）を行い、ステップＳ５の結果を元に静的タイミング検証を行う（Ｓ６）。【選択図】図１
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【特許請求の範囲】
【請求項１】
静的タイミング検証対象の半導体集積回路内のＰＬＬ回路のスペックを格納したライブラリを元に、前記半導体集積回路のネットリスト中の前記ＰＬＬ回路および前記ＰＬＬ回路のリファレンスクロック周波数を抽出する第１の工程と、
前記ライブラリおよび前記リファレンスクロック周波数を元に、前記ＰＬＬ回路の出力周期変動および定常位相誤差を抽出する第２の工程と、
前記出力周期変動および前記定常位相誤差を元にしたクロックばらつきの算出とＰＬＬ出力クロックレイテンシの算出を行う第３の工程を含む
ことを特徴とする静的タイミング検証方法。
【請求項２】
前記ＰＬＬ回路のフィードバックパスに分周回路がある場合、前記第３の工程前に、所定の算出式とクロック定義ファイルを元に、分周後の出力周期変動を算出する工程を実行する
ことを特徴とする請求項１に記載の静的タイミング検証方法。
【請求項３】
前記第３の工程後に、前記クロックばらつきおよび前記ＰＬＬ出力クロックレイテンシを定義するタイミング制約ファイルを生成する工程を含む
ことを特徴とする請求項１又は２に記載の静的タイミング検証方法。
【請求項４】
コンピュータに、
静的タイミング検証対象の半導体集積回路内のＰＬＬ回路のスペックを格納したライブラリを元に、前記半導体集積回路のネットリスト中の前記ＰＬＬ回路および前記ＰＬＬ回路のリファレンスクロック周波数を抽出する第１の工程と、
前記ライブラリおよび前記リファレンスクロック周波数を元に、前記ＰＬＬ回路の出力周期変動および定常位相誤差を抽出する第２の工程と、
前記出力周期変動および前記定常位相誤差を元にしたクロックばらつきの算出とＰＬＬ出力クロックレイテンシの算出を行う第３の工程を実行させる
プログラムを含むことを特徴とする静的タイミング検証用プログラム。
【請求項５】
前記ＰＬＬ回路のフィードバックパスに分周回路がある場合、前記第３の工程前に、所定の算出式とクロック定義ファイルを元に、前記コンピュータに、分周後の出力周期変動を算出する工程を実行させるプログラムを含む
ことを特徴とする請求項４に記載の静的タイミング検証用プログラム。
【請求項６】
前記第３の工程後に、前記コンピュータに、前記クロックばらつきおよび前記ＰＬＬ出力クロックレイテンシを定義するタイミング制約ファイルを生成する工程を実行させるプログラムを含む
ことを特徴とする請求項４又は５に記載の静的タイミング検証用プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＬＬ（phase-locked loop）回路を含む半導体集積回路の静的タイミング検証（ＳＴＡ［static timing analysis］）、すなわち、フリップフロップなどの順序回路素子間の遅延時間をゲート遅延とネット遅延の足し算で求める場合に使用して好適な静的タイミング検証方法および静的タイミング検証用プログラムに関する。
【背景技術】
【０００２】
図３はＰＬＬ回路を含む半導体集積回路を対象とする従来の静的タイミング検証方法の一例を示すフローチャートである。この例では、ＰＬＬ回路を含む半導体集積回路について、まず、論理素子とその電気的特性を格納するテクノロジライブラリ１と、回路情報であるネットリスト２を元に、静的タイミング検証を行い、外部クロック入力端子からＰＬＬ回路のクロック入力端子までのパスの遅延値と、ＰＬＬ回路のフィードバックパスの遅延値とを、ベスト条件とワースト条件で測定する（ステップＰ１）。
【０００３】
次に、ステップＰ１による測定結果から、手作業により、外部クロック入力端子とＰＬＬ回路の出力端子との間の遅延値を最大／最小条件を考慮して算出し、この算出した値をＰＬＬ出力クロックのレイテンシ（latency：遅延）としてタイミング制約ファイル３に定義する（ステップＰ２）。
【０００４】
次に、手作業により、クロックばらつきを、クロックソースと回路構造を考慮し、タイミングが最も厳しくなるように、ＰＬＬ回路のスペック（仕様）が記載されているＰＬＬスペックシート４に記載された出力周期変動（ジッタ）と定常位相誤差（phase skew）の値から算出し、この算出した値をクロックばらつき（uncertainty）としてタイミング制約ファイル５に定義する（ステップＰ３）。
【０００５】
ここで、ＰＬＬ回路の出力周期変動とは、ＰＬＬ回路の出力端子で測定されるＰＬＬ回路の出力クロックの周期バラツキをいう。また、ＰＬＬ回路では、位相が調整されて定常状態に落ち着いた場合でも、ある範囲でリファレンスクロックとフィードバッククロックとの間に位相差が残ってしまう。この最大幅を定常位相誤差という。
【０００６】
また、ステップＰ３において、ＰＬＬ回路のフィードバックパスに分周回路がある場合には、分周後の出力周期変動を、分周数とＰＬＬ回路の出力周期変動と所定の係数から算出してタイミング制約ファイル５に定義する。次に、タイミング制約ファイル３、５と、クロック定義ファイル６を元に、静的タイミング検証対象の半導体集積回路について静的タイミング検証を行う（ステップＰ４）。
【０００７】
ここで、ＰＬＬ回路を含む半導体集積回路の静的タイミング検証を正確に行うためには、外部クロック入力端子とＰＬＬ回路の出力端子との間の遅延値と、ＰＬＬ回路の出力周期変動と定常位相誤差と、分周後の出力周期変動などのＰＬＬ回路の特性変動分を考慮する必要がある。
【０００８】
しかしながら、現状の静的タイミング検証システムにおいては、ＰＬＬ回路をブラックボックスとして扱うため、ＰＬＬ回路を含む半導体集積回路について、自動的にＰＬＬ回路の特性変動分を考慮した静的タイミング検証を行うことができない。このため、現状の静的タイミング検証の実行時には、ステップＰ２、Ｐ３に示す手作業を必要とする。
【特許文献１】特開２００１−１１７９５６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図３に示す従来の静的タイミング検証方法においては、タイミング制約ファイル３にＰＬＬ出力クロックのレイテンシを設定するために、ステップＰ４で行う通常の静的タイミング検証とは別に、ステップＰ１において静的タイミング検証を実行する必要がある。
【００１０】
ここで、静的タイミング検証の実行回数は、タイミングを検証したいＰＴＶ（プロセス・温度・電圧）条件の種類の数だけ必要であり、また、レイアウトに変更が生じてパスの遅延値が変わった場合には、再度の静的タイミング検証の実行が必要となる。このため、図３に示す従来の静的タイミング検証方法においては、静的タイミング検証の実行回数が増えるという問題点があった。
【００１１】
また、ステップＰ１での測定結果から、手作業により、外部クロック入力端子とＰＬＬ回路の出力端子との間の遅延値を最大／最小条件を考慮して算出し、この算出した値をＰＬＬ出力クロックのレイテンシとしてタイミング制約ファイル３に定義しなければならないが（ステップＰ２）、この手作業は非常に煩雑であり、工数がかかるだけでなく、ミスを起こし易く、しかも、回路構成によっては、クロックの悲観性除去（ＣＲＰＲ）が効かず、悲観的な検証結果となってしまうという問題点があった。
【００１２】
また、手作業により、クロックばらつきを、クロックソースと回路構造を考慮し、タイミングが最も厳しくなるように、ＰＬＬスペックシート４に記載された出力周期変動と定常位相誤差の値から算出し、この算出した値をクロックばらつきとしてタイミング制約ファイル５に定義しなければならないが（ステップＰ３）、この手作業も非常に煩雑であり、工数がかかるだけでなく、ミスを起こし易く、しかも、クロックばらつきの設定にミスが混入しても、現状ではチップ製造前に検出する手段はなく、信頼性上、問題があった。
【００１３】
本発明は、かかる点に鑑み、静的タイミング検証の実行回数の削減および手作業によるタイミング制約の設定の不要化による工数の削減と信頼性の向上とを図ることができるようにした静的タイミング検証方法および静的タイミング検証用プログラムを提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の静的タイミング検証方法は、静的タイミング検証対象の半導体集積回路内のＰＬＬ回路のスペックを格納したライブラリを元に、前記半導体集積回路のネットリスト中の前記ＰＬＬ回路および前記ＰＬＬ回路のリファレンスクロック周波数を抽出する第１の工程と、前記ライブラリおよび前記リファレンスクロック周波数を元に、前記ＰＬＬ回路の出力周期変動および定常位相誤差を抽出する第２の工程と、前記出力周期変動および前記定常位相誤差を元にしたクロックばらつきの算出とＰＬＬ出力クロックレイテンシの算出を行う第３の工程を含むものである。
【００１５】
本発明の静的タイミング検証用プログラムは、コンピュータに、静的タイミング検証対象の半導体集積回路内のＰＬＬ回路のスペックを格納したライブラリを元に、前記半導体集積回路のネットリスト中の前記ＰＬＬ回路および前記ＰＬＬ回路のリファレンスクロック周波数を抽出する第１の工程と、前記ライブラリおよび前記リファレンスクロック周波数を元に、前記ＰＬＬ回路の出力周期変動および定常位相誤差を抽出する第２の工程と、前記出力周期変動および前記定常位相誤差を元にしたクロックばらつきの算出とＰＬＬ出力クロックレイテンシの算出を行う第３の工程を実行させるプログラムを含むものである。
【発明の効果】
【００１６】
本発明によれば、静的タイミング検証対象の半導体集積回路について、ＰＬＬ回路の自動抽出と、ＰＬＬ回路の出力周期変動および定常位相誤差の自動抽出と、クロックばらつきとＰＬＬ出力クロックのレイテンシの自動算出を行うことができる。したがって、静的タイミング検証の実行回数の削減および手作業によるタイミング制約の設定の不要化による工数の削減と信頼性の向上とを図ることができる。
【発明を実施するための最良の形態】
【００１７】
図１は本発明の静的タイミング検証方法の一実施形態を示すフローチャートである。本発明の静的タイミング検証方法の一実施形態においては、あらかじめ、ＰＬＬ回路のスペックが記載されたＰＬＬスペックシート１１を元に、ＰＬＬ回路のスペックをテクノロジライブラリ１２に格納し、ＰＬＬ回路のスペックのライブラリ化を行う（ステップＳ１）。
【００１８】
ＰＬＬ回路のスペックのライブラリ化は、ＰＬＬセルの定義に、（１）セル機能としてＰＬＬ、（２）セル端子機能としてリファレンスクロック入力、フィードバッククロック入力、クロック出力、（３）内部タイミングパス情報、（４）リファレンスクロック周期に対応した出力周期変動および定常位相誤差の値算出テーブルを含めることにより行う。
【００１９】
次に、ＰＬＬ回路・リファレンスクロック周波数抽出手段により、テクノロジライブラリ１２を元にした、静的タイミング検証対象の半導体記憶装置のネットリスト１３中のＰＬＬ回路の抽出と、ネットリスト１３およびクロック定義ファイル１４を元にした、ＰＬＬ回路のリファレンスクロック周波数の抽出を行う（ステップＳ２）。
【００２０】
ＰＬＬ回路の抽出は、具体的には、テクノロジライブラリ１２に格納されているセル機能やセル端子情報から、ネットリスト１３中のＰＬＬマクロと、ＰＬＬマクロのクロック出力端子からフィードバッククロック入力端子に到達するフィードバックパスを自動的に認識することにより行う。
【００２１】
次に、テクノロジライブラリ１２およびＰＬＬ回路のリファレンスクロック周波数を元に、ＰＬＬ回路の出力周期変動・定常位相誤差抽出手段により、動作条件に応じたＰＬＬ回路の出力周期変動および定常位相誤差を抽出する（ステップＳ３）。
【００２２】
次に、ＰＬＬ回路のフィードバックパスに分周回路がある場合には、外部から入力した分周後出力周期変動の算出式１５とクロック定義ファイル１４から割り出した分周数を元に、分周後出力周期変動手段により、分周後出力周期変動を算出する（ステップＳ４）。
【００２３】
分周後出力周期変動の算出式１５としては、たとえば、「分周後出力周期変動＝ａ×Ｎ×ｋ」という式を使用することができる。但し、ａはＰＬＬスペックシート１１に記載されている出力周期変動、Ｎは分周回路の分周数、ｋは分周数に応じた係数（たとえば、１）である。なお、分周後出力周期変動を算出する代わりに、分周時の出力周期変動スペックをあらかじめテクノロジライブラリ１２に格納しておくようにしても良い。
【００２４】
次に、クロックばらつき・ＰＬＬ出力クロックレイテンシ算出手段により、クロックばらつきとＰＬＬ出力クロックのレイテンシを算出する（ステップＳ５）。クロックばらつきの算出は、回路構造およびセットアップ／ホールドに応じてタイミングが最も厳しくなるように、ステップＳ３で抽出した出力周期変動や定常位相誤差の値を元に行い、ＰＬＬ出力クロックのレイテンシの算出は、外部クロック入力端子からＰＬＬ回路のクロック入力端子までの遅延値と、ＰＬＬ回路のフィードバックパスの遅延値を元に行う。
【００２５】
次に、ステップＳ５で算出したクロックばらつきとＰＬＬ出力クロックのレイテンシを使用して、静的タイミング検証手段により、静的タイミング検証を行う（ステップＳ６）。また、タイミング制約ファイル生成手段により、他のＣＡＤツール等へのインタフェースとして、ステップＳ５で算出したクロックばらつきとＰＬＬ出力クロックレイテンシを所定のコマンド（例えば、uncertaintyコマンド、latencyコマンド）で定義するタイミング制約ファイル１６を生成する（ステップＳ７）。
【００２６】
図２は本発明の静的タイミング検証方法の一実施形態を実施するための装置であるＣＡＤ（computer aided design）システムを示す図である。図２中、２１はＣＰＵ（central processing unit）、２２はＣＰＵ２１が演算に使用するメモリ、２３はキーボード等の入力装置、２４はディスプレイやプリンタ等の出力装置、２５は外部メモリ（たとえば、ハードディスク）である。
【００２７】
外部メモリ２５は、本発明の静的タイミング検証用プログラムの一実施形態２６の格納や、テクノロジライブラリ１２、ネットリスト１３、クロック定義ファイル１４、分周後出力周期変動の算出式１５およびタイミング制約ファイル１６の格納などに利用される。
【００２８】
本発明の静的タイミング検証用プログラムの一実施形態２６には、静的タイミング検証用プログラム２７のほかに、ＰＬＬ回路・リファレンスクロック周波数抽出プログラム２８、ＰＬＬ回路の出力周期変動・定常位相誤差抽出プログラム２９、分周後出力周期変動算出プログラム３０、クロックばらつき・ＰＬＬ出力クロックレイテンシ算出プログラム３１、タイミング制約ファイル生成プログラム３２が含まれる。
【００２９】
静的タイミング検証用プログラム２７は、ＣＰＵ２１を静的タイミング検証手段として機能させ、ステップＳ６を実行させるものである。ＰＬＬ回路・リファレンスクロック周波数抽出プログラム２８は、ＣＰＵ２１をＰＬＬ回路・リファレンスクロック周波数手段として機能させ、ＣＰＵ２１にステップＳ２を実行させるものである。ＰＬＬ回路の出力周期変動・定常位相誤差抽出プログラム２９は、ＣＰＵ２１をＰＬＬ回路の出力周期変動・定常位相誤差抽出手段として機能させ、ＣＰＵ２１にステップＳ３を実行させるものである。
【００３０】
分周後出力周期変動算出プログラム３０は、ＣＰＵ２１を分周後出力周期変動算出手段として機能させ、ＣＰＵ２１にステップＳ４を実行させるものである。クロックばらつき・ＰＬＬ出力クロックレイテンシ算出プログラム３１は、ＣＰＵ２１をクロックばらつき・ＰＬＬ出力クロックレイテンシ算出手段として機能させ、ＣＰＵ２１にステップＳ５を実行させるものである。タイミング制約ファイル生成プログラム３２は、ＣＰＵ２１をタイミング制約ファイル生成手段として機能させ、ＣＰＵ２１にステップＳ７を実行させるものである。
【００３１】
以上のように、本発明の静的タイミング検証方法の一実施形態によれば、ＰＬＬ回路のスペックのライブラリ化（ステップＳ１）と、ネットリスト１３中のＰＬＬ回路とそのリファレンスクロック周波数の自動抽出（ステップＳ２）と、ＰＬＬ回路の出力周期変動および定常位相誤差の自動抽出（ステップＳ３）と、ＰＬＬ回路のフィードバックパスに分周回路がある場合には分周後出力周期変動の自動算出（ステップＳ４）と、クロックばらつきとＰＬＬ出力クロックのレイテンシの自動算出（ステップＳ５）を行うとしている。したがって、静的タイミング検証の実行回数の削減および手作業によるタイミング制約の設定の不要化による工数の削減と信頼性の向上とを図ることができる。
【００３２】
また、他のＣＡＤツール等へのインタフェースとして、クロックばらつきとＰＬＬ出力クロックのレイテンシを定義するタイミング制約ファイル１６を生成しているので、このタイミング制約ファイル１６を他のＣＡＤツール等に使用することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の静的タイミング検証方法の一実施形態を示すフローチャートである。
【図２】本発明の静的タイミング検証方法の一実施形態を実施するための装置であるＣＡＤシステムを示す図である。
【図３】従来の静的タイミング検証方法の一例を示すフローチャートである。
【符号の説明】
【００３４】
１…テクノロジライブラリ
２…ネットリスト
３…タイミング制約ファイル
４…ＰＬＬスペックシート
５…タイミング制約ファイル
６…クロック定義ファイル
１１…ＰＬＬスペックシート
１２…テクノロジライブラリ
１３…ネットリスト
１４…クロック定義
１５…分周後出力周期変動の算出式
１６…タイミング制約ファイル
２１…ＣＰＵ
２２…メモリ
２３…入力装置
２４…出力装置
２５…外部メモリ
２６…本発明の静的タイミング検証用プログラムの一実施形態
２７…静的タイミング検証用プログラム
２８…ＰＬＬ回路・リファレンスクロック周波数抽出プログラム
２９…ＰＬＬ回路の出力周期変動・定常位相誤差抽出プログラム
３０…分周後出力周期変動算出プログラム
３１…クロックばらつき・ＰＬＬ出力クロックレイテンシ算出プログラム
３２…タイミング制約ファイル生成プログラム
【図１】
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【図２】
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【図３】
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