(57)【要約】      （修正有）【課題】ＦＥＴセルが複数並列された場合であってもこれらを均一に駆動することができる半導体装置及び増幅器を提供する。【解決手段】半導体装置４０は、並列して配置された複数のＦＥＴセル４５を有するＦＥＴチップ４２と、このＦＥＴチップ４２に対して間隙をもって配置された導電部としての金属パターン５３を有するマイクロチップコンデンサ４３と、複数のＦＥＴセル４５とマイクロチップコンデンサ４３とを接続する複数のボンディングワイヤ６２と、を備え、前記複数の導電接続体６２ａ〜６２ｔは、並列して配置されるとともに、その形状、材質、または接続位置が不均一であることを特徴とする。【選択図】図１
2008300685.tif 000002
【特許請求の範囲】
【請求項１】
並列して配置された複数の単位トランジスタ素子を有するチップトランジスタと、
このチップトランジスタに対して間隙をもって配置された導電部を有するチップコンデンサと、
前記複数の単位トランジスタ素子と前記チップコンデンサとを接続する複数の導電接続体と、を備え、
前記複数の導電接続体は、並列して配置されるとともに、その形状、または接続位置が不均一であることを特徴とする半導体装置。
【請求項２】
並列して配置された複数の単位トランジスタ素子を有するチップトランジスタと、
このチップトランジスタに対して間隙をもって配置された導電部を有するチップコンデンサと、
前記複数の単位トランジスタ素子と前記チップコンデンサとを接続する複数の導電接続体としてのボンディングワイヤと、を備え、
前記ボンディングワイヤの並列方向に沿う第１方向における中央部分の前記ボンディングワイヤの接続長さは、前記第１方向における端部側の前記ボンディングワイヤの接続長さよりも短いことを特徴とする半導体装置。
【請求項３】
前記導電部は、前記単位トランジスタ素子の並列方向に沿う方向において複数に分割されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記チップトランジスタは、並列して配置された複数の単位トランジスタ素子としての単位ＦＥＴを有するＦＥＴチップであり、
前記導電接続体の並列方向に沿う第１方向に交差する第２方向における前記ＦＥＴチップの入力側と出力側とにそれぞれ前記チップコンデンサが設けられ、
前記単位ＦＥＴは、それぞれソース端子、ゲート端子及びドレイン端子を備え、
前記ＦＥＴチップの前記第２方向における一方側に、複数の前記ゲート端子に連続して前記第１方向に延びるゲートパッドが設けられ、
前記ＦＥＴチップの前記第２方向における他方側に、複数の前記ドレイン端子に連続して第１方向に延び、前記他方側のチップコンデンサの前記導電部に接続されるドレインパッドが設けられ、
複数の前記導電接続体は、それぞれ前記第２方向に延び、前記ゲートパッドと前記一方側のチップコンデンサの前記導電部とを接続するとともに、前記第１方向に並列され、
前記導電接続体と前記入力側のチップコンデンサとによりＬＣインピーダンス整合回路が構成されたことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
導電性と伝熱性を持つベース板に、
請求項１乃至４のいずれかに記載の半導体装置と、
前記半導体装置の入力側に接続される入力側回路と、
前記半導体装置の出力側に接続される出力側回路と、
を備えたことを特徴とする増幅器。
【請求項６】
前記ベース板の周囲に、前記半導体装置と前記入力側回路と前記出力側回路を囲むように設けられた壁と、前記壁の上部を塞ぐ蓋と、を備え、
前記壁の一部に、前記入力側回路と接続され、外部から信号を導入する入力信号端子と、前記出力側回路に接続され、外部に信号を取り出す出力信号端子と、が設けられたことを特徴とする請求項５記載の増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びこの半導体装置を備えた増幅器に関し、特に複数のＦＥＴセルを均一に駆動できるものに関する。
【背景技術】
【０００２】
マイクロ波領域（３〜３０ＧＨｚ）やミリ波領域（３０ＧＨｚ〜３００ＧＨｚ）などの高周波領域で使用される電力増幅用の増幅器において、高周波における特性を維持しつつ高出力を得るものが知られている。例えば図１１及び図１２に示すように微小な単位ＦＥＴ４５（以下ＦＥＴセルと呼ぶ）が複数並列されて構成されたＦＥＴチップ１４０と、誘電体基板の両面に平面金属パターンを形成して形成した平行平板コンデンサ１２０，１３０（以下チップコンデンサと呼ぶ）とを備えたものがある（例えば特許文献１参照）。複数のＦＥＴセル４５とチップコンデンサ１２０との間は、複数のボンディングワイヤ１６２で接続されている。このボンディングワイヤ１６２とチップコンデンサ１２０とにより、ＬＣインピーダンス整合回路が構成される。通常、これら複数のボンディングワイヤ１６２ａ〜１６２ｔの形状及び材質は等しく構成されるとともに、その接続位置も並列方向において揃っている。
【特許文献１】特開２００５−１２０８６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記の構造では、以下のような問題があった。すなわち、上記のように複数のワイヤボンディングが並列する構成では相互インダクタンスが生じる場合がある。複数のボンディングワイヤの形状、位置及び材質が全て等しい場合には、相互インダクタンスが複数のＦＥＴセルの駆動に影響するため、並列する複数のＦＥＴセルを均一に駆動することが困難となる。
【０００４】
そこで、本発明は、ＦＥＴセルが複数並列された場合であってもこれらを均一に駆動することができる半導体装置及び増幅器を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の一形態にかかる半導体装置は、並列して配置された複数の単位トランジスタ素子を有するチップトランジスタと、このチップトランジスタに対して間隙をもって配置された導電部を有するチップコンデンサと、前記複数の単位トランジスタ素子と前記チップコンデンサとを接続する複数の導電接続体と、を備え、前記複数の導電接続体は、並列して配置されるとともに、その形状、または接続位置が不均一であることを特徴とする。
【０００６】
本発明の一形態にかかる半導体装置は、並列して配置された複数の単位ＦＥＴを有するＦＥＴチップと、このＦＥＴチップに対して間隙をもって配置された導電部を有するチップコンデンサと、前記複数の単位ＦＥＴと前記チップコンデンサとを接続する複数のボンディングワイヤと、を備え、前記ボンディングワイヤの並列方向に沿う第１方向における中央部分の前記ボンディングワイヤの接続長さは、前記第１方向における端部側の前記ボンディングワイヤの接続長さよりも短いことを特徴とする。
【０００７】
本発明の一形態にかかる半導体装置は前記導電部は、前記単位ＦＥＴの並列方向に沿う方向において複数に分割されていることを特徴とする。
【０００８】
本発明の一形態にかかる半導体装置は、前記導電接続体の並列方向に沿う第１方向に交差する第２方向における前記ＦＥＴチップの入力側と出力側とにそれぞれ前記チップコンデンサが設けられ、前記単位ＦＥＴは、それぞれソース端子、ゲート端子及びドレイン端子を備え、前記ＦＥＴチップの前記第２方向における一方側に、複数の前記ゲート端子に連続して前記第１方向に延びるゲートパッドが設けられ、前記ＦＥＴチップの前記第２方向における他方側に、複数の前記ドレイン端子に連続して第１方向に延び、前記他方側のチップコンデンサの前記導電部に接続されるドレインパッドが設けられ、複数の前記導電接続体は、それぞれ前記第２方向に延び、前記ゲートパッドと前記一方側のチップコンデンサの前記導電部とを接続するとともに、前記第１方向に並列され、前記導電接続体と前記入力側のチップコンデンサとによりＬＣＬインピーダンス整合回路が構成されたことを特徴とする。
【０００９】
本発明の一形態にかかる増幅器は、導電性と伝熱性を持つベース板に、上記いずれかの半導体装置と、前記半導体装置の入力側に接続される入力側回路と、前記半導体装置の出力側に接続される出力側回路と、を備えたことを特徴とする。
【００１０】
本発明の一形態にかかる増幅器は前記ベース板の周囲に、前記半導体装置と前記入力側回路と前記出力側回路を囲むように設けられた壁と、前記壁の上部を塞ぐ蓋と、を備え、前記壁の一部に、前記入力側回路と接続され、外部から信号を導入する入力信号端子と、前記出力側回路に接続され、外部に信号を取り出す出力信号端子と、が設けられたことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ＦＥＴセル複数並列された場合であってもこれらを均一に駆動することが可能となる。
【発明を実施するための最良の形態】
【００１２】
［第１実施形態］
以下に本発明の第１実施形態にかかる増幅器１について、図１乃至図３を参照して説明する。なお、各図において適宜構成を拡大・縮小・省略して概略的に示している。図中矢印Ｘ，Ｙ、及びＺは、互いに直交する３方向を示す。図１は、第１実施形態にかかる増幅器１の要部の構成を示す平面図、図２は図１のＡ部分を拡大して示す平面図、図３は増幅器１の要部の構成を示す側面図である。
【００１３】
増幅器１は、例えばマイクロ波領域（３〜３０ＧＨｚ）やミリ波領域（３０ＧＨｚ〜３００ＧＨｚ）で使用される高周波電力増幅器であり、導電性と伝熱性を持つ例えば金属性のベース板１０上に、入力側回路基板２０（入力側回路）と、出力側回路基板３０（出力側回路）と、チップトランジスタとしてのＦＥＴチップ４２と、このＦＥＴチップ４２の両側の入力側マイクロチップコンデンサ４３と、出力側マイクロチップコンデンサ４４と、が搭載されて構成されている。ベース板１０は、一部に凸部４１が設けられ、前記ＦＥＴチップ４２、入力側マイクロチップコンデンサ４３及び出力側マイクロチップコンデンサ４４は凸部４１条に搭載されている。凸部４１は入力側回路基板２０、出力側回路基板３０の厚みに比べてＦＥＴチップ４２及びマイクロチップコンデンサ４３、４４の厚みが薄い場合に、表面の高さを近づけるために設けられている。さらに、増幅器１は、ベース板１０の周囲に、半導体装置と入力側回路と出力側回路を囲むように設けられた壁１１と、壁１１の上部を塞ぐ蓋１２とを備えている（図３のみに示す）。壁１１の一部に、入力側回路基板２０の入力側回路と接続されて外部から信号を導入する入力信号端子と、出力側回路基板３０の出力側回路に接続されて外部に信号を取り出す出力信号端子とが設けられている。
【００１４】
入力側回路基板２０には、金属パターンで形成された入力側回路２２が設けられ、この入力側回路２２の一端側に入力ポート２３を有している。出力側回路基板３０には、金属パターンで形成された出力側回路３２が設けられ、この出力側回路３２の一端側に出力ポートを有している。
【００１５】
半導体装置４０は、凸部４１と、この凸部４１に搭載された電力素子としてのＦＥＴチップ４２と、このＦＥＴチップ４２の両側においてそれぞれ凸部４１に搭載された入力側マイクロチップコンデンサ４３，と出力側マイクロチップコンデンサ４４と、を備えて構成されている。
【００１６】
ＦＥＴチップ４２は、高周波特性を維持しつつ高出力を得るため、複数（本実施形態においては２０個の場合を例示する）の単位トランジスタ素子としての微小なＦＥＴセル４５が、第１方向の一例として図中Ｙで示す方向に並列して配置されている。このＦＥＴセル４５は、それぞれ第２方向の一例として図中矢印Ｘで示す方向に延びるゲート端子４６、ドレイン端子４７、及びソース端子４８がＹ方向に並列配置されて構成されている。
【００１７】
これら複数のゲート端子４６を一体に有するゲートパッド４９が、ＦＥＴチップ４２の入力側においてＹ方向に延びている。また、複数のドレイン端子４７を一体に有するドレインパッド５１が、ＦＥＴチップ４２の出力側においてＹ方向に延びている。また、ソース端子は半導体チップに設けられたスルーホール（図示せず）によりベース板１０の凸部４１に接地されている。
【００１８】
入力側マイクロチップコンデンサ４３は、誘電体基板５２の両面に導電部としての平面状の金属パターン５３が形成されてなる平行平板コンデンサであり、出力側マイクロチップコンデンサ４４も、同様に誘電体基板５４の両面に平面状の金属パターン５５が形成されてなる平行平板コンデンサである。
【００１９】
入力側回路２２と金属パターン５３とは、複数、例えば本実施形態では１２本、の導電接続体としての第１ボンディングワイヤ６１で接続されている。１２本の第１ボンディングワイヤ６１は、それぞれＸ方向に延び、Ｙ方向に並列している。１２本の第１ボンディングワイヤ６１の形状、例えば太さ及び長さは全て等しく、その接続位置もＹ方向において揃っている。
【００２０】
金属パターン５３とゲートパッド４９とは２０本の導電接続体としての第２ボンディングワイヤ６２（６２ａ〜６２ｔ）により接続されている。ゲートパッド４９において、２０個のゲート端子４６ａ〜４６ｔに対応する給電点を、それぞれ給電ポート５０ａ〜５０ｔとする。すなわち２０本の第２ボンディングワイヤ６２はその一端がそれぞれの２０個のＦＥＴセル４５に対応する給電ポート５０ａ〜５０ｔを介してゲート端子４６に接続されるとともに、その他端が金属パターン５３に接続されている。２０本の第２ボンディングワイヤ６２は、それぞれＸ方向に延び、Ｙ方向に並列している。この第２ボンディングワイヤ６２は、入力側マイクロチップコンデンサと共にＬＣインピーダンス整合回路を形成する。
【００２１】
複数の第２ボンディングワイヤ６２の形状及び接続位置は、Ｙ方向における位置に応じて異なっている。すなわち、この実施形態では、複数の第２ボンディングワイヤ６２の太さは全て等しいが、Ｙ方向における一端側の５本の第２ボンディングワイヤ６２ａ〜６２ｅと、Ｙ方向における他端側の５本の第２ボンディングワイヤ６２ｐ〜６２ｔの接続長さ、すなわち、一端側の接続部分から他端側の接続部分までの長さは、Ｙ方向中央部分の１０本の第２ボンディングワイヤ６２ｆ〜６２ｏの接続長さよりも例えば５０μｍ程度長く構成されている。これら第２ボンディングワイヤ６２ａ〜６２ｅ、６２ｐ〜６２ｔと、第２ボンディングワイヤ６２ｆ〜６２ｏとは、その接続位置が異なるとともに、第２ボンディングワイヤ６２ａ〜６２ｅ、６２ｐ〜６２ｔと、第２ボンディングワイヤ６２ｆ〜６２ｏとは、その頂点と接続位置との距離であるループ高さｈが異なる。この長さ、太さ、接続位置等は、複数の第２ボンディングワイヤ６２同士の相互インダクタンスを考慮し、この相互インダクタンスの影響を調整して複数のＦＥＴセル４５を均一に駆動できるような状態に設定される。
【００２２】
金属パターン５５とドレインパッド５１とは２０本の導電接続体としての第３ボンディングワイヤ６３により接続されている。すなわち２０本の第３ボンディングワイヤ６３はその一端がそれぞれの２０個のＦＥＴセル４５対応するドレイン端子４７に接続されるとともに、その他端が金属パターン５５に接続されている。２０本の第３ボンディングワイヤ６３は、それぞれ図中矢印Ｘで示すＸ方向に延び、Ｙ方向に並列している。２０本の第３ボンディングワイヤ６１の形状、例えば太さ及び長さは全て等しく、その接続位置もＹ方向において揃っている。
【００２３】
金属パターン５５と出力側回路３２とは、複数、例えば本実施形態では１２本の導電接続体としての第４ボンディングワイヤ６４で接続されている。１２本の第４ボンディングワイヤ６４は、それぞれＸ方向に延び、Ｙ方向に並列している。１２本の第４ボンディングワイヤ６４の形状、例えば太さ及び長さは全て等しく、その接続位置もＹ方向において揃っている。
【００２４】
上記のように構成された増幅器１において、入力ポート２３から信号が入力されると、入力側回路基板２０は、信号を分配する。分配された信号は第１ボンディングワイヤ６１、入力側マイクロチップコンデンサ４３、第２ボンディングワイヤ６２により構成されたＬＣＬインピーダンス整合回路を介してＦＥＴチップのゲート端子４６に入力され、増幅される。
【００２５】
ＦＥＴチップ４２で増幅された信号はドレイン端子４７から出力され、第３ボンディングワイヤ６３、出力側マイクロチップコンデンサ４４、第４ボンディングワイヤ６４により構成されるＬＣＬインピーダンス整合回路を介して、出力側回路基板３０に出力される。出力側回路基板３０により信号が合成して出力ポート３３から出力される。
【００２６】
本実施形態にかかる増幅器１及び半導体装置４０は以下に掲げる効果を奏する。すなわち、Ｙ方向中央部分においては、相互インダクタンスが生じるため、端の部分よりもインダクタンスが強められるが、相互インダクタンスを考慮して形状、位置等が不均一に設定されているため、複数のＦＥＴセルの均一な駆動が可能となる。したがって、所望の高周波特性を得ることが容易となる。
【００２７】
図４に、本実施形態における図中上方の複数の給電ポート５０ａ〜５０ｊにおける周波数と振幅との関係を示し、図５に周波数と位相との関係を示す。ここで比較例として、第２ボンディングワイヤ６２の形状、及び接続位置が全て等しく構成された増幅器４及び半導体装置９０を図１１及び図１２に示す。図１１及び図１２では、増幅器１と共通する構成には関連する符号を付して示す。ここでは増幅器１の構成の符号に１００を足したものを関連符号として用いる。この増幅器４における図中上方の複数の給電ポート１５０ａ〜１５０ｊに対応する周波数と振幅との関係を図１３に示し、周波数と位相との関係を図１４示す。
【００２８】
図１３に示されるように、増幅器４において、外側の振幅が最も小さく、内側になるにつれ振幅は大きくなる。また、１４ＧＨｚにおいて最も内側の給電ポート１５０ｊに対応する振幅は最も外側の給電ポート１５０ａに比較して約４ｄＢ大きい（以下振幅比とする）。これに対して、本実施形態の増幅器１では図４に示すように、内側セルの振幅が大きい傾向はあるが、その振幅比は、１４ＧＨｚにおいて約２．５ｄＢに低減している。さらに、図５及び図１４を比較すると、位相差も低減していることがわかる。
【００２９】
［第２実施形態］
次に本発明の第２実施形態にかかる増幅器２及び半導体装置７０について図６及び図７を参照して説明する。なお、各図において適宜構成を拡大・縮小・省略して概略的に示している。図中矢印Ｘ，矢印Ｙ、及び矢印Ｚは、互いに直交する３方向を示す。図６は、第２実施形態にかかる増幅器２の一部の構成を示す平面図であり、図７は側面図である。なお、図６，７において、図１乃至３と同一機能部分には同一符号を付し、その詳細な説明は省略する。本実施形態の増幅器２は、金属パターン５３が分割されている点以外については上記第１実施形態の増幅器１と同様に構成されている。
【００３０】
本実施形態にかかる増幅器２において、入力側マイクロチップコンデンサ４３の金属パターン５３は、４つの金属パターン５３ａ〜５３ｄに分割され、これらの間にＸ方向のスリット５３ｅ〜５３ｇを有している。４つの金属パターン５３ａ〜５３ｄは、それぞれ矩形状に構成され、Ｙ方向に並列している。
【００３１】
図８に本実施形態の増幅器２及び半導体装置７０における、図中上方の複数の給電ポート５０ａ〜５０ｊにおける周波数と振幅との関係を示し、図９に周波数と位相との関係を示す。図８に示すように、本実施形態の増幅器２では、その振幅比は約１．５ｄＢに低減していることがわかる。さらに、図９と図１４を比較すると、その位相差も低減することがわかる。
【００３２】
本実施形態にかかる増幅器２及び半導体装置７０においても上記第１実施形態における増幅器１及び半導体装置４０と同様の効果が得られる。さらに、金属パターン５３を４つに分割したことにより振幅比が低減できる。
【００３３】
なお、上記各実施形態においては、第２ボンディングワイヤ６２のワイヤの長さを変えるとともに、ループ高さ及び接続位置を変える場合について説明したが、長さを変えるとともにループ高さを変えても良いし、長さを変えるとともに接続位置を変えてもよい。また長さの代わりに太さ等、他の条件を変えて調節をおこなってもよい。さらに上記実施形態では第２ボンディングワイヤ６２を５本又は１０本ずつに区切ってその長さを設定したが、これに限られるものではない。例えば図１０に示す増幅器３及び半導体装置９０のように、複数の第２ボンディングワイヤが中央部分に向かうほど短く、複数のボンディングワイヤの一端部同士を繋げた軌跡が曲線を描くように構成しても良い。また、各実施形態においては半導体素子をＦＥＴとしたが、これに限られるものではなく、例えばトランジスタでもよい。なお、ＦＥＴを構成する３端子はゲート、ソース、ドレインであるが、トランジスタにおける３端子はベース、エミッタ、コレクタであり、明細書内での説明は適宜置き換えられるものとする。
【００３４】
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１実施形態にかかる増幅器の要部の構成を示す平面図。
【図２】図１におけるＡ部分を拡大して示す平面図。
【図３】同増幅器を一部切欠して内部の構成を示す側面図。
【図４】同増幅器の周波数と振幅との関係を示すグラフ。
【図５】同増幅器の周波数と位相との関係を示すグラフ。
【図６】本発明の第２実施形態にかかる増幅器の要部の構成を示す平面図。
【図７】同増幅器の要部の構成を示す側面図。
【図８】同増幅器の周波数と振幅との関係を示すグラフ。
【図９】同増幅器の周波数と位相との関係を示すグラフ。
【図１０】本発明の他の一例にかかる増幅器の構成を示す平面図。
【図１１】増幅器の一例を示す平面図。
【図１２】増幅器の一例を示す側面図。
【図１３】同増幅器の周波数と振幅との関係を示すグラフ。
【図１４】同増幅器の周波数と位相との関係を示すグラフ。
【符号の説明】
【００３６】
１、２、３、４…増幅器、１０…ベース板、２２…入力側回路、３２…出力側回路、
４０、７０、９０…半導体装置、４２…ＦＥＴチップ（チップトランジスタ）、４３…入力側マイクロチップコンデンサ、４４…出力側マイクロチップコンデンサ、４５…ＦＥＴセル（単位トランジスタ素子）、４６（４６ａ〜４６ｔ）…ゲート端子、４７…ドレイン端子、４８…ソース端子、４９…ゲートパッド、５０ａ〜５０ｔ…給電ポート、５１…ドレインパッド、
５２…誘電体基板、５３（５３ａ〜５３ｄ）…金属パターン（導電部）
６１、６２（６２ａ〜６２ｔ）、６３、６４…ボンディングワイヤ（導電接続体）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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