(57)【要約】【課題】半導体装置の内部の制御信号のタイミング及び内部電源の修正を容易に行える半導体装置を提供する。【解決手段】本発明の半導体装置は、内部で生成される内部信号と、外部から入力される期待値とを比較し、動作の確認を行うオンチップコンペアテスト機能を備えた半導体装置において、オンチップコンペアテストモード時に、オンチップテスト毎に、テストにて用いられるテスト条件の順番を計数するカウンタと、カウンタの計数値により、順次、異なるテスト条件を選択するテスト条件選択回路と、カウンタの計数値に対応した前記テスト条件に内部接続の状態に固定する動作条件設定回路とを有する。【選択図】図１
2008304355.tif 000002
【特許請求の範囲】
【請求項１】
内部で生成される内部信号と、外部から入力される期待値とを比較し、動作の確認を行うオンチップコンペアテスト機能を備えた半導体装置において、
オンチップコンペアテストモード時に、オンチップテスト毎に、該テストにて用いられるテスト条件の順番を計数するカウンタと、
該カウンタの計数値により、順次、回路定数が異なるテスト条件を選択するテスト条件選択回路と、
前記カウンタの計数値に対応した前記テスト条件の回路定数に内部接続の状態を固定する動作条件設定回路と
を有することを特徴とする半導体装置。
【請求項２】
前記異なるテスト条件毎に、前記内部信号と前記期待値とを比較し、一致していることを検出した場合にパス信号を出力し、不一致であることを検出した場合にフェイル信号を出力するオンチップコンペアテスト回路をさらに有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記パス信号が入力されると前記計数値を接続固定回路へ供給し、前記フェイル信号が入力されると該計数値を接続固定回路へ供給するセレクタ回路をさらに有することを特徴とする請求項２記載の半導体装置。
【請求項４】
前記接続固定回路がアンチヒューズ回路にて構成されていることを特徴とする請求項１から請求項３のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、内部回路のタイミングの試験機能を有する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体メモリやロジック回路等の半導体装置のコストダウンのため、すなわち一枚のウェハからより多くのチップを製造するために微細加工化が進められている。
ところが、半導体装置を製造する際の微細加工化が進むにつれ、パターン形成ほど微細な調整が困難な拡散工程における製造バラツキの発生が起こり易くなってきている。
また、配線のパターンピッチの微細化によって、隣接する配線間の距離も縮まることから、隣接配線からの影響が、配線間距離の変動バラツキにより大きくなる。
【０００３】
上述した製造工程におけるバラツキは回避が不可能であり、コストダウンを達成するため、この製造バラツキを要因とする歩留の低下を抑制する必要がある。
また、半導体装置、特に半導体メモリの生産量は多くなり、バラツキによる不良に対し、すべて個別に対応するわけにはいかなくなってきている。
そのため、歩留まりを向上させる目的にて、半導体装置が自己診断を行い、２つの同様な機能回路部を有し、これらの機能回路部の試験を行い、その結果に応じて正常に動作している機能回路部に切り替えを行う技術がある（例えば、特許文献１参照）。
【特許文献１】特開２００４−３４０８７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記従来例は、主要動作を行う機能回路部を複数有しているため、回路規模が大きくなってしまう問題がある。
特に、半導体メモリ等の場合、メモリ素子自体はすでに冗長回路により置き換えの技術が存在しており、メモリ素子の不良に対しては対応可能である。
一方、不良の原因となるのは製造過程におけるバラツキにより、内部信号のタイミングや、内部のトランジスタの閾値電圧が設計値に対してずれることが要因となっている場合が多い。
【０００５】
すなわち、製造過程におけるバラツキにより、内部回路を制御する内部信号のタイミングの順序関係や間隔が崩れが生じ、動作不良や動作速度（半導体メモリであればアクセスタイム）の遅れを引き起こしてしまう。
上述したように、製造過程におけるトランジスタや配線抵抗（あるいは配線容量）の特性のバラツキにより発生するものであり、これらのバラツキは半導体装置を製造するにあたり、回避する事が非常に困難である。
【０００６】
また、上記製造過程におけるバラツキに起因する不良を抑制、すなわちこの不良による歩留向上のため、外部からのテスティングにより検出し、その不良を一つ一つ修正するのは、多大なる時間を必要とし、煩雑な作業となり生産性を低下させる問題を有している。
そのため、内部信号のタイミングやトランジスタの動作を設計値に近づけるため、内部信号のタイミング調整やトランジスタを動作させる内部電源等の調整を行う必要がある。
【０００７】
本発明は、このような事情に鑑みてなされたもので、半導体装置の内部の制御信号のタイミング及び内部電源の修正を容易に行える半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の半導体装置は、内部で生成される内部信号と、外部から入力される期待値とを比較し、動作の確認を行うオンチップコンペアテスト機能を備えた半導体装置において、オンチップコンペアテストモード時に、オンチップテスト毎に、該テストにて用いられるテスト条件の順番を計数するカウンタと、該カウンタの計数値により、順次、回路定数または駆動電圧、あるいは回路定数及び電源電圧の組み合わせが異なるテスト条件を選択するテスト条件選択回路と、前記カウンタの計数値に対応した前記テスト条件の回路定数または駆動電圧に内部接続の状態を固定する作条件設定回路とを有することを特徴とする。
【０００９】
本発明の半導体装置は、前記異なるテスト条件毎に、前記内部信号と前記期待値とを比較し、一致していることを検出した場合にパス信号を出力し、不一致であることを検出した場合にフェイル信号を出力するオンチップコンペアテスト回路をさらに有することを特徴とする。
【００１０】
本発明の半導体装置は、前記パス信号が入力されると前記計数値を接続固定回路へ供給し、前記フェイル信号が入力されると該計数値を接続固定回路へ供給するセレクタ回路をさらに有することを特徴とする。
【００１１】
本発明の半導体装置は、前記接続固定回路がアンチヒューズ回路にて構成されていることを特徴とする。
【発明の効果】
【００１２】
以上説明したように、本発明によれば、製造工程による内部制御信号のタイミングのバラツキを、半導体装置に内蔵された自己診断機能により行うため、人間がテスト結果の比較、及びタイミングの補正等を行う等を行う必要がなくなり、人手がかかる工数を削減することができ、かつアンチヒューズを用いて回路定数を動作する組み合わせに補正するため、回路定数を補正する工程も削減することができる。
【００１３】
また、発明によれば、内部のラッチ回路にどの回路定数の状態（組み合わせ）が維持されているかを読み出すことにより、内部制御信号のタイミングを実測することなく、製造のバラツキによりどの信号がずれているかの検証を行うことができる。
すなわち、本発明の半導体装置は、不良品がでた際、正常動作した時のタイミングが補正された状態になったままで、ラッチに保持されているため、設計値における動作から、どの信号が、どの程度ずれているのかを人間による実測をせずに、工数をかけることなく検証する事ができる。
【発明を実施するための最良の形態】
【００１４】
本発明の半導体装置は、外部からの工程を必要とせずに、内部に設けられた自己診断機能により、内部回路で用いられる内部制御信号のタイミングを、設計上のスペック内となるよう補正し、歩留まりを向上させるものである。
すなわち、本発明は、内部のオンチップコンペア回路（内部制御信号と、外部から入力される期待値との比較を行う回路）において、順次エントリされるテストモードに対して、それぞれパス／フェイル判定の判定結果を出力し、フェイルならばカウンタ回路をインクリメントする。
【００１５】
そして、上記カウンタ回路の出力する計数値に対応して、内部制御信号のタイミング変更テストモード（エントリされるテストモード）を選択し、内部回路の回路定数（抵抗値、容量値、電圧値など）を変更して再度テストを行い、その結果がまたフェイルであれば、さらにカウンタ回路をインクリメントさせ、逐次タイミング変更テストモードを変更していき、オンチップコンペア回路がパスの判定結果を出力するまで、上記処理を繰り返す。
最終的にパスの判定結果が出力されると、その判定出力により、カウンタ回路の出力する計数値を保持し、この計数値に対応する回路定数に、内部回路の回路定数が設定されるようにアンチヒューズなどにより配線を変更し、自己診断結果により、パス判定の動作状態となるよう内部制御信号のタイミング修正を行う。
【００１６】
以下、本発明の一実施形態による半導体装置を図面を参照して説明する。図１は同実施形態の構成例を示すブロック図である。
この図において、半導体装置は、制御回路１、オンチップコンペア回路２、カウンタ回路３、セレクタ回路４、動作条件設定回路５、テスト条件設定回路６及び内部回路７とを有している。
【００１７】
上記内部回路７は、半導体装置内部に設けられた内部回路において、プロセス工程におけるバラツキにより、デバイスのパラメータが変動し、半導体装置の動作がばらつくことが予想される回路である。
例えば、この内部回路７は、タイミング信号生成回路などであると、配線の抵抗やトランジスタの閾値変動などにより、狭い設計のスペック範囲からはずれ易いことが考えられ、製造後のテストにて調整することにより良品とすることを対象としている回路である。
また、この内部回路７は、予め動作条件を複数準備し、対応するアンチヒューズを電気的に接続状態とすることにより、配線間の抵抗、容量さらには回路に供給する電圧（駆動）任意に選択して変更し、回路構成を任意に変更可能とした回路である。
例えば、上記アンチヒューズは、ダイオード（Poly-Si）上にアンチヒューズ（SiO2）を堆積し、上部の金属配線に接続され、所定の書込電圧をかけるとアンチヒューズが破壊され、金属配線とダイオード間に電流が流れるようになる。
【００１８】
また、本発明においては、内部回路を制御する内部制御信号の判定を行うため、通常用いられているオンチップコンペアのテストモード（上記エントリされるタイミング変更テストモード）を使用している。
そのため、半導体装置全体のパスフェイル判定を出力させるため、オンチップコンペアモードにより判定結果を一つの信号に縮退させている。
すなわち、オンチップコンペア回路２は、複数のテスト結果を圧縮し、かつ圧縮された信号を論理演算により１ビットの信号に縮退させて、パスフェイル信号として出力する。
また、以下で用いるコンペアテスト信号は、オンチップコンペア回路がテストを行っているか否かを示す信号であり、例えばテスト中が「Ｌ」レベルであり、結果の出力中が「Ｈ」レベルとなる信号である。
【００１９】
上記オンチップコンペア回路２は、外部から入力される信号などにより内部回路７で生成される内部制御信号と、外部から入力される期待値とを比較し、一致したか否かを示す結果としてパスフェイル信号を出力する。
ここで、オンチップコンペア回路２は、内部回路７で生成される内部制御信号と、外部から入力される期待値とを、期待値が入力されるタイミングにて比較処理する。この比較処理を行うタイミングを示すコンペア信号は外部から供給される。
したがって、オンチップコンペア回路２は、コンペア信号に同期して、パスフェイル信号を出力する。
【００２０】
制御回路１は、動作条件を設定する処理をイネーブルにする信号であるイネーブル信号とが入力され、オンチップコンペア回路２がコンペアテストを行っていることを示すコンペアテスト信号が入力されていない場合、オンチップコンペア回路２から出力されるパスフェイス信号の状態（「Ｈ」レベルか「Ｌ」レベルのいずれかの状態）により、動作条件を設定する処理を行う制御信号を接点１または接点２のいずれかへ出力する。
【００２１】
すなわち、制御回路１は、イネーブル信号が動作条件を設定する状態（例えば、「Ｈ」レベル）として入力され、かつオンチップコンペア信号が「Ｈ」レベルにて入力された際、オンチップコンペア回路２が出力するパスフェイル信号がフェイルを示す状態（例えば、「Ｌ」レベル）であると、接点１に対して制御信号（例えば、「Ｈ」レベル）を出力し、接点２に対しては何ら出力しない（例えば、「Ｈ」レベルのまま）。
一方、制御回路１は、イネーブル信号が動作条件を設定する状態（例えば、「Ｈ」レベル）として入力され、かつオンチップコンペア信号が「Ｈ」レベルにて入力された際、オンチップコンペア回路２が出力するパスフェイル信号がパスを示す状態（例えば、「Ｈ」レベル）であると、接点２に対して制御信号（例えば、「Ｈ」レベル）を出力し、接点１に対しては何ら出力しない（例えば、「Ｈ」レベルのまま）。
【００２２】
カウンタ回路３は、接点１に制御信号が出力される毎に、その制御信号を計数して、計数出力としてセレクタ回路４に対して出力する。
セレクタ回路４は、カウンタ回路３から入力される制御信号の計数値である計数出力を、パスフェイル信号により、動作条件設定回路５またはテスト条件設定回路６のいずれかに出力する。
すなわち、セレクタ回路４は、パスフェイル信号がパスを示す「Ｈ」レベルで入力された場合、計数出力を動作条件設定回路５へ出力し、一方、パスフェイル信号がフェイルを示す「Ｌ」レベルで入力された場合、計数出力をテスト条件設定回路６へ出力する。
【００２３】
動作条件設定回路５は、ラッチ回路５１とアンチヒューズ回路５２とを有しており、内部回路７における回路定数または駆動電圧を、アンチヒューズ技術を用い、パスとなったテスト条件（回路定数または駆動電圧、あるいは回路定数及び電源電圧の組み合わせ）に対応する回路定数あるいは駆動電圧となるように、内部回路７内部における回路素子の接続を固定する。
すなわち、ラッチ回路５１は、オンチップコンペア回路２が「Ｈ」レベルを出力する場合、セレクタ回路４から出力される計数出力を、接点２に出力される制御信号によりラッチ（保持）する。
また、上記ラッチ回路５１は、保持しているビット列を読み出し信号により外部に読み出すことができ、アンチヒューズの短絡された組み合わせを示す計数値を、外部から容易に確認することが可能な構成とされている。
【００２４】
そして、アンチヒューズ回路５２は、計数出力の計数値と、その計数値に対応して接続状態とするヒューズとの対応表を内部に有しており、外部あるいは制御回路１から書込信号が入力されると、上記ラッチ回路５１に保持されている計数出力の計数値に対応するヒューズを電気的に絶縁状態から接続状態とする処理を行う。
上記書込信号は、オンチップコンペア回路２がパスフェイル信号を「Ｈ」レベルにて出力した場合に対応して、外部または制御回路１から出力される。
【００２５】
テスト条件設定回路６は、ラッチ回路６１及びテスト条件選択回路６２とを有しており、内部回路７における回路定数を、ＭＯＳトランジスタなどのスイッチング手段を用いて、上記計数出力の計数値に対応するテスト条件に対応する上記組み合わせまたは、回路定数あるいは駆動電圧となるように、内部回路７内部における回路素子の接続を順次設定する。
すなわち、ラッチ回路６１は、オンチップコンペア回路２が「Ｈ」レベルを出力する場合、セレクタ回路４から出力される計数出力を、接点１に出力される制御信号によりラッチ（保持）する。
また、上記ラッチ回路６１は、保持しているビット列を読み出し信号により外部に読み出すことができ、現在の計数値の値を外部にて検出可能に構成されている。
【００２６】
そして、テスト条件選択回路６２は、計数出力の計数値と、その計数値に対応して接続状態とするスイッチング手段との対応表を内部に有しており、上記ラッチ回路６１に保持されている計数出力の計数値に対応するスイッチング手段を接続状態とする処理を行う。
したがって、オンチップコンペア回路２がテスト結果として、パスを示す「Ｈ」レベルのパスフェイル信号を出力するまで、カウンタ回路３は接点１に出力される制御信号を計数して計数出力を出力することとなる。
【００２７】
上記スイッチング手段は、複数ある駆動電圧のいずれを内部回路に供給するか、あるいは回路間の遅延量を調整するために複数設けられた抵抗のいずれを選択するか、等の組み合わせ毎に設けられている。このスイッチング手段各々には、上述したヒューズがそれぞれ対応して設けられている。
そして、セレクタ回路４が上記計数出力をテスト条件設定回路６へ出力し、テスト条件設定回路６は、この入力される計数出力の計数値に対応したスイッチング手段を接続状態として、テスト条件に対応する回路定数となるように内部回路７の接続状態を、計数値に対応して順次変化させることを繰り返して行うこととなる。
【００２８】
次に、図１及び図２を参照して本発明の実施形態による半導体装置の自己診断機能部の動作を説明する。図２は本実施形態による半導体装置における自己診断機能の動作例を示すタイミングチャートである。ここで、自己診断機能部は、制御回路１、オンチップコンペア回路２、カウンタ回路３、セレクタ回路４、動作条件設定回路５及びテスト条件設定回路６から構成されている。
時刻ｔ０において、自己診断機能部を動作させる初期設定として、カウンタ回路３、ラッチ回路５１及びラッチ回路６１を初期化するため、リセット信号を入力して、カウンタ回路３、ラッチ回路５１及びラッチ回路６１の出力するビットを全て「Ｌ」レベルにリセットする。
【００２９】
時刻ｔ１において、自己診断機能部を動作させるため、外部から入力されるイネーブル信号が「Ｌ」レベルから「Ｈ」レベルへ変化し、制御回路１に「Ｈ」レベルのイネーブ信号が入力されることにより自己診断機能部の起動される。
また、オンチップコンペアテストが実行されるため、外部からコンペアテスト信号がテスト結果の出力状態である「Ｈ」レベルのパルスとして入力される。
このとき、テスト自体が行われていないため、セレクタ回路４の出力する計数信号も全て「Ｌ」レベルであり、リセット状態のままであり、かつ制御信号が制御回路１から出力されないため、ラッチ回路５１及び６１の出力も変化しない。
ここで、オンチップコンペア回路２は何らテストが行われていないため、パスフェイル信号を、フェイルを示す「Ｌ」レベルにて出力する。
【００３０】
時刻ｔ２において、イネーブル信号が「Ｈ」レベルのまま、コンペアテスト信号が「Ｈ」レベルから「Ｌ」レベルに変化する（コンペアテストの開始）。
制御回路１は、パスフェイル信号が「Ｌ」レベルにて入力されているため、接点１に対して「Ｈ」レベルの制御信号を出力する。
これにより、カウンタ回路３は、計数値をインクリメント（１を加算）し、初期状態の計数値｛ビット０（２０），ビット１（２１），ビット２（２２）｝＝｛０，０，０｝から、計数値｛ビット０，ビット１，ビット２｝＝｛１，０，０｝とする。
【００３１】
このとき、セレクタ回路４は、「Ｌ」レベルのパスフェイル信号が入力されているため、カウンタ回路３からの計数値を、テスト条件設定回路６へ出力する。
そして、ラッチ回路６１は、制御信号が「Ｈ」レベルにて入力されているため、データの取り込み状態となっており、セレクタ回路４から入力される計数値をテスト条件選択回路６２に対して出力する。
これにより、テスト条件選択回路６２は、ラッチ回路６１の出力するビット列｛ビット０，ビット１，ビット２｝＝｛１，０，０｝に対応するスイッチング手段の組み合わせを内部回路７へ出力し、内部回路７における回路定数の設定を行っている。
【００３２】
ここで、オンチップコンペア回路２は、複数の内部制御信号の判定テストを行いその結果を縮退させて１ビットの情報としてパスフェイル信号を出力することになる。
このとき、半導体装置外部の試験装置から期待値及びコンペア信号が入力され、オンチップコンペア回路２は、上記設定された回路定数により、内部回路７から出力される内部制御信号と、外部から供給される期待値とを比較し、一致しているか否かの判定を行うテストを開始する。
【００３３】
次に、時刻ｔ３において、イネーブル信号が「Ｈ」レベルのまま、コンペアテスト信号が「Ｌ」レベルから「Ｈ」レベルに変化する（コンペアテストの終了）。
ここで、オンチップコンペア回路２は、判定結果の出力状態となるため、ラッチ回路６１の出力するビット列｛ビット０，ビット１，ビット２｝＝｛１，０，０｝にてスイッチング手段が制御され設定された回路定数にて行ったテスト結果を、パスフェイル信号として出力する。
【００３４】
そして、オンチップコンペア回路２は、いずれかの内部制御信号の判定結果がフェイルであるため、パスフェイル信号を「Ｌ」レベルにて出力する。
また、制御回路１は、コンペアテスト信号の立ち上がりに同期して、制御信号を「Ｈ」レベルから「Ｌ」レベルに変化させる。
この結果、ラッチ回路６１は、制御信号の立ち下がりエッジにて、セレクタ回路４から出力されているビット列｛ビット０，ビット１，ビット２｝＝｛１，０，０｝を保持する。
【００３５】
時刻ｔ４において、イネーブル信号が「Ｈ」レベルのまま、コンペアテスト信号が「Ｈ」レベルから「Ｌ」レベルに変化する（コンペアテストの開始）。
制御回路１は、パスフェイル信号が「Ｌ」レベルにて入力されているため、接点１に対して「Ｈ」レベルの制御信号を出力する。
これにより、カウンタ回路３は、計数値をインクリメントし、初期状態の計数値｛ビット０，ビット１，ビット２｝＝｛１，０，０｝から、計数値｛ビット０，ビット１，ビット２｝＝｛０，１，０｝とする。
【００３６】
このとき、セレクタ回路４は、「Ｌ」レベルのパスフェイル信号が入力されているため、カウンタ回路３からの計数値を、テスト条件設定回路６へ出力する。
そして、ラッチ回路６１は、制御信号が「Ｈ」レベルにて入力されているため、データの取り込み状態となっており、セレクタ回路４から入力される計数値をテスト条件選択回路６２に対して出力する。
これにより、テスト条件選択回路６２は、ラッチ回路６１の出力するビット列｛ビット０，ビット１，ビット２｝＝｛０，１，０｝に対応するスイッチング手段の組み合わせを内部回路７へ出力し、内部回路７における回路定数の設定を行っている。
【００３７】
ここで、オンチップコンペア回路２は、複数の内部制御信号の判定テストを行いその結果を縮退させて１ビットの情報としてパスフェイル信号を出力することになる。
このとき、半導体装置外部の試験装置から期待値及びコンペア信号が入力され、オンチップコンペア回路２は、上記設定された回路定数により、内部回路７から出力される内部制御信号と、外部から供給される期待値とを比較し、一致しているか否かの判定を行うテストを開始する。
【００３８】
次に、時刻ｔ５において、イネーブル信号が「Ｈ」レベルのまま、コンペアテスト信号が「Ｌ」レベルから「Ｈ」レベルに変化する（コンペアテストの終了）。
ここで、オンチップコンペア回路２は、判定結果の出力状態となるため、ラッチ回路６１の出力するビット列｛ビット０，ビット１，ビット２｝＝｛０，１，０｝にてスイッチング手段が制御され設定された回路定数にて行ったテスト結果を、パスフェイル信号として出力する。
【００３９】
そして、オンチップコンペア回路２は、いずれかの内部制御信号の判定結果がフェイルであるため、パスフェイル信号を「Ｌ」レベルにて出力する。
また、制御回路１は、コンペアテスト信号の立ち上がりに同期して、制御信号を「Ｈ」レベルから「Ｌ」レベルに変化させる。
この結果、ラッチ回路６１は、制御信号の立ち下がりエッジにて、セレクタ回路４から出力されているビット列｛ビット０，ビット１，ビット２｝＝｛０，１，０｝を保持する。
【００４０】
時刻ｔ６において、イネーブル信号が「Ｈ」レベルのまま、コンペアテスト信号が「Ｈ」レベルから「Ｌ」レベルに変化する（コンペアテストの開始）。
制御回路１は、パスフェイル信号が「Ｌ」レベルにて入力されているため、接点１に対して「Ｈ」レベルの制御信号を出力する。
これにより、カウンタ回路３は、計数値をインクリメントし、初期状態の計数値｛ビット０，ビット１，ビット２｝＝｛０，１，０｝から、計数値｛ビット０，ビット１，ビット２｝＝｛１，１，０｝とする。
【００４１】
このとき、セレクタ回路４は、「Ｌ」レベルのパスフェイル信号が入力されているため、カウンタ回路３からの計数値を、テスト条件設定回路６へ出力する。
そして、ラッチ回路６１は、制御信号が「Ｈ」レベルにて入力されているため、データの取り込み状態となっており、セレクタ回路４から入力される計数値をテスト条件選択回路６２に対して出力する。
これにより、テスト条件選択回路６２は、ラッチ回路６１の出力するビット列｛ビット０，ビット１，ビット２｝＝｛１，１，０｝に対応するスイッチング手段の組み合わせを内部回路７へ出力し、内部回路７における回路定数の設定を行っている。
【００４２】
ここで、オンチップコンペア回路２は、複数の内部制御信号の判定テストを行いその結果を縮退させて１ビットの情報としてパスフェイル信号を出力することになる。
このとき、半導体装置外部の試験装置から期待値及びコンペア信号が入力され、オンチップコンペア回路２は、上記設定された回路定数により、内部回路７から出力される内部制御信号と、外部から供給される期待値とを比較し、一致しているか否かの判定を行うテストを開始する。
【００４３】
次に、時刻ｔ７において、イネーブル信号が「Ｈ」レベルのまま、コンペアテスト信号が「Ｌ」レベルから「Ｈ」レベルに変化する（コンペアテストの終了）。
ここで、オンチップコンペア回路２は、判定結果の出力状態となるため、ラッチ回路６１の出力するビット列｛ビット０，ビット１，ビット２｝＝｛１，１，０｝にてスイッチング手段が制御され設定された回路定数にて行ったテスト結果を、パスフェイル信号として出力する。
【００４４】
そして、オンチップコンペア回路２は、全ての内部制御信号の判定結果がパスであるため、パスフェイル信号を「Ｈ」レベルにて出力する。
このため、セレクタ回路４は、パスフェイル信号が「Ｈ」レベルにて入力されるため、カウンタ回路３から入力する計数値を動作条件設定回路５に対して出力する。
また、制御回路１は、コンペアテスト信号の立ち上がりに同期して、制御信号を「Ｈ」レベルから「Ｌ」レベルに変化させる。
この結果、ラッチ回路６１は、制御信号の立ち下がりエッジにて、セレクタ回路４から出力されているビット列｛ビット０，ビット１，ビット２｝＝｛１，１，０｝を保持する。
【００４５】
次に、時刻ｔ８において、イネーブル信号が「Ｈ」レベルのまま、コンペアテスト信号が「Ｈ」レベルから「Ｌ」レベルに変化する（コンペアテストの開始）。
制御回路１は、パスフェイル信号が「Ｈ」レベルにて入力されているため、接点２に対して「Ｈ」レベルの制御信号を出力する。
これにより、カウンタ回路３は、計数する制御信号が入力されないため、計数値をインクリメントせず、計数値｛ビット０，ビット１，ビット２｝＝｛１，１，０｝から変化しない。
【００４６】
このとき、セレクタ回路４は、「Ｈ」レベルのパスフェイル信号が入力されているため、カウンタ回路３からの計数値を、動作条件設定回路５へ出力している。
そして、ラッチ回路５１は、制御信号が「Ｈ」レベルにて入力されているため、データの取り込み状態となっており、セレクタ回路４から入力される計数値をアンチヒューズ回路５２に対して出力する。
【００４７】
次に、時刻ｔ９において、イネーブル信号が「Ｈ」レベルのまま、コンペアテスト信号が「Ｌ」レベルから「Ｈ」レベルに変化する（コンペアテストの終了）。
これにより、制御回路１は、コンペアテスト信号の立ち上がりに同期して、制御信号を「Ｈ」レベルから「Ｌ」レベルに変化させる。
この結果、ラッチ回路６２は、制御信号の立ち下がりエッジにて、セレクタ回路４から出力されているビット列｛ビット０，ビット１，ビット２｝＝｛１，１，０｝を保持する。
この後、外部から書込信号が入力されることにより、ラッチ回路５１に設定されているテスト条件に対応するヒューズが短絡されて、パス状態となる動作条件の回路定数（電源電圧及び遅延回路の遅延量など）に内部回路７の配線が固定される。
【００４８】
同様に、テストモードの種類を内部タイミング以外のテストモード（トランジスタサイズの変更など）を使用することで、工数をかけることなく半導体装置自身により、動作する状態に、内部回路の補正を行うことができる。
たとえば、半導体装置の内部にて作成される電圧をテストモードにて変更していくことで、不良チップの救済を行う事ができ、また、不良解析時に本発明を使用することで不良箇所の特定等に使用する事ができる。これにより、正常に動作する回路定数の検出などに対して多大な時間をかけることなく、不良を動作するように補正することで歩留の向上を行えるようになる。
【図面の簡単な説明】
【００４９】
【図１】本発明の一実施形態による半導体装置の構成例を示すブロック図である。
【図２】図１における半導体装置における自己診断機能の動作を示すタイミングチャートである。
【符号の説明】
【００５０】
１…制御回路
２…オンチップコンペア回路
３…カウンタ回路
４…セレクタ回路
５…動作条件設定回路
６…テスト条件設定回路
７…内部回路
５１，６１…ラッチ回路
５２…アンチヒューズ回路
６２…テスト条件選択回路
【図１】
2008304355.tif 000003
【図２】
2008304355.tif 000004