(57)【要約】  メモリデバイスは、読み出し動作中に出力電流を生み出すように各々が構成されたメモリセルを含む。回路は、メモリセルの各々に関して、メモリセルの出力電流に基づいて読み出し値を生成するように構成されている。回路は、メモリセルの各々に関して、乗数によってメモリセルの読み出し値を乗算して、乗算された読み出し値を生成するように構成され、メモリセルの各々の乗数は、メモリセルのうちの任意の他の乗数とは異なる。回路は、乗算された読み出し値を合計するように構成される。読み出し値は、電流、電圧、又は数値であり得る。あるいは、乗数の代わりに、加算された定数値を使用することができる。乗数又は定数を適用して、個々のセルから電流を読み取るか、又はビット線全体の電流を読み取ることができる。【選択図】図４
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【特許請求の範囲】
【請求項１】
読み出し動作中に出力電流を生み出すように各々が構成されたメモリセルと、
前記メモリセルの各々に関して、前記メモリセルの前記出力電流に基づいて読み出し値を生成するように構成された回路と、
前記メモリセルの各々に関して、乗数によって前記メモリセルの前記読み出し値を乗算して、乗算された読み出し値を生成するように構成された回路であって、前記メモリセルの各々の前記乗数は、前記メモリセルのうちの任意の他の前記乗数とは異なる、回路と、
前記乗算された読み出し値を合計するように構成された回路と、を含む、メモリデバイス。
【請求項２】
前記読み出し値を生成するように構成された前記回路は、前記メモリセルの前記出力電流を増幅することによって、前記読み出し値を生成するように構成され、前記読み出し値は、電流である、請求項１に記載のメモリデバイス。
【請求項３】
前記読み出し値を生成するように構成された前記回路は、前記メモリセルの前記出力電流に基づいて電圧を生成することによって、前記読み出し値を生成するように構成され、前記読み出し値は、電圧である、請求項１に記載のメモリデバイス。
【請求項４】
前記読み出し値を生成するように構成された前記回路は、前記メモリセルの前記出力電流に基づいて数値を生成することによって、前記読み出し値を生成するように構成される、請求項１に記載のメモリデバイス。
【請求項５】
前記乗数は、２Xに従って進行し、Ｘは、負ではない整数である、請求項１に記載のメモリデバイス。
【請求項６】
前記乗数は、Ｘ・Ｋに従って進行し、Ｘは、正の整数であり、Ｋは、定数値である、請求項１に記載のメモリデバイス。
【請求項７】
読み出し動作中に出力電流を生み出すように各々が構成されたメモリセルと、
前記メモリセルの各々に関して、前記メモリセルの前記出力電流に基づいて読み出し値を生成するように構成された回路と、
前記メモリセルの各々に関して、前記読み出し値に定数値を加算して、加算された読み出し値を生成するように構成された回路であって、前記メモリセルの各々の前記定数は、前記メモリセルのうちの任意の他の前記定数とは異なる、回路と、
前記加算された読み出し値を合計するように構成された回路と、を含む、メモリデバイス。
【請求項８】
前記読み出し値を生成するように構成された前記回路は、前記メモリセルの前記出力電流を増幅することによって、前記読み出し値を生成するように構成され、前記読み出し値は、電流である、請求項７に記載のメモリデバイス。
【請求項９】
前記読み出し値を生成するように構成された前記回路は、前記メモリセルの前記出力電流に基づいて電圧を生成することによって、前記読み出し値を生成するように構成され、前記読み出し値は、電圧である、請求項７に記載のメモリデバイス。
【請求項１０】
前記読み出し値を生成するように構成された前記回路は、前記メモリセルの前記出力電流に基づいて数値を生成することによって、前記読み出し値を生成するように構成される、請求項７に記載のメモリデバイス。
【請求項１１】
行及び列に配置された複数のメモリセルであって、前記メモリセルの各々は、読み出し動作中に出力電流を生み出すように構成される、複数のメモリセルと、
前記メモリセルの前記列のうちの１つに各々接続された複数のビット線であって、前記メモリセルの前記１つの列から前記出力電流を受け取るために接続された、複数のビット線と、
前記ビット線の各々に関して、前記ビット線によって、前記受け取った出力電流に基づいて読み出し値を生成するように構成された回路と、
前記ビット線の各々に関して、乗数によって前記ビット線の前記読み出し値を乗算して、乗算された読み出し値を生成するように構成された回路であって、前記ビット線の各々の前記乗数は、前記ビット線のうちの任意の他の前記乗数とは異なる、回路と、
前記乗算された読み出し値を合計するように構成された回路と、を含む、メモリデバイス。
【請求項１２】
前記読み出し値を生成するように構成された前記回路は、前記ビット線の前記出力電流を増幅することによって、前記読み出し値を生成するように構成され、前記読み出し値は、電流である、請求項１１に記載のメモリデバイス。
【請求項１３】
前記読み出し値を生成するように構成された前記回路は、前記ビット線の前記出力電流に基づいて電圧を生成することによって、前記読み出し値を生成するように構成され、前記読み出し値は、電圧である、請求項１１に記載のメモリデバイス。
【請求項１４】
前記読み出し値を生成するように構成された前記回路は、前記ビット線の前記出力電流に基づいて数値を生成することによって、前記読み出し値を生成するように構成される、請求項１１に記載のメモリデバイス。
【請求項１５】
前記乗数は、２Xに従って進行し、Ｘは、負ではない整数である、請求項１１に記載のメモリデバイス。
【請求項１６】
前記乗数は、Ｘ・Ｋに従って進行し、Ｘは、正の整数であり、Ｋは、定数値である、請求項１１に記載のメモリデバイス。
【請求項１７】
行及び列に配置された複数のメモリセルであって、前記メモリセルの各々は、読み出し動作中に出力電流を生み出すように構成される、複数のメモリセルと、
前記メモリセルの前記列のうちの１つに各々接続された複数のビット線であって、前記メモリセルの前記１つの列から前記出力電流を受け取るために接続された、複数のビット線と、
前記ビット線の各々に関して、前記ビット線によって、前記受け取った出力電流に基づいて読み出し値を生成するように構成された回路と、
前記ビット線の各々に関して、前記ビット線の前記読み出し値に定数値を加算して、加算された読み出し値を生成するように構成された回路であって、前記ビット線の各々の前記定数は、前記ビット線のうちの任意の他の前記定数とは異なる、回路と、
前記加算された読み出し値を合計するように構成された回路と、を含む、メモリデバイス。
【請求項１８】
前記読み出し値を生成するように構成された前記回路は、前記ビット線の前記出力電流を増幅することによって、前記読み出し値を生成するように構成され、前記読み出し値は、電流である、請求項１７に記載のメモリデバイス。
【請求項１９】
前記読み出し値を生成するように構成された前記回路は、前記ビット線の前記出力電流に基づいて電圧を生成することによって、前記読み出し値を生成するように構成され、前記読み出し値は、電圧である、請求項１７に記載のメモリデバイス。
【請求項２０】
前記読み出し値を生成するように構成された前記回路は、前記ビット線の前記出力電流に基づいて数値を生成することによって、前記読み出し値を生成するように構成される、請求項１７に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願）
本出願は、２０１８年１月４日出願の米国仮特許出願第６２／６１３，６７６号及び２０１８年１２月７日出願の米国特許出願第１６／２１３，８６０号の利益を主張するものである。
【０００２】
（発明の分野）
本発明は、不揮発性メモリデバイスに関し、より具体的には、その中に記憶することができるビット数を増加させることに関する。
【背景技術】
【０００３】
不揮発性メモリデバイスは、当該技術分野において周知である。例えば、スプリットゲートメモリセルが、米国特許第５，０２９，１３０号に開示されている。このメモリセルは、浮遊ゲートと、制御ゲートと、を有し、これらのゲートは、ソース領域とドレイン領域との間に延在する基板のチャネル領域の上方に配設されて、この領域の導電率を制御する。電圧の様々な組み合わせが、制御ゲート、ソース、及びドレインに印加されて、（浮遊ゲートに電子を注入することにより）メモリセルをプログラムし、（浮遊ゲートから電子を除去することにより）メモリセルを消去し、（チャネル領域の伝導率を測定又は検出して、浮遊ゲートのプログラミング状態を決定することにより）メモリセルを読み出す。
【０００４】
不揮発性メモリセルの構成及び数は変化し得る。例えば、米国特許第７，３１５，０５６号は、ソース領域の上方にプログラム／消去ゲートを更に含むメモリセルを開示している。米国特許第７，８６８，３７５号は、ソース領域の上方に消去ゲート、及び浮遊ゲート上方にカップリングゲートを更に含むメモリセルを開示している。
【０００５】
図１は、シリコン半導体基板１２内に形成された離間されたソース領域１４及びドレイン領域１６を有する、スプリットゲートメモリセル１０を例証する。基板のチャネル領域１８は、ソース領域１４とドレイン領域１６との間に画定される。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に配設され、チャネル領域１８の第１の部分から絶縁されている（かつ部分的にソース領域１４の上方に配設され、ソース領域１４から絶縁されている）。制御ゲート（ワードラインゲート又は選択ゲートとも称される）２２は、チャネル領域１８の第２の部分の上方に配設されチャネル領域１８の第２の部分から絶縁された下部、及び浮遊ゲート２０の上方に、かつ上方で延在する上部（すなわち、制御ゲート２２が、浮遊ゲート２０の上端の周りを包む）を有する。
【０００６】
メモリセル１０は、制御ゲート２２に高正電圧を、ソース領域１４及びドレイン領域１６に基準電位をかけることにより消去することができる。浮遊ゲート２０及び制御ゲート２２間の高電圧降下により、浮遊ゲート２０の電子を、浮遊ゲート２０から介在絶縁体を通り制御ゲート２２へと、周知のファウラー・ノルドハイムトンネリング機構によりトンネルさせる（浮遊ゲート２０を正に帯電したままにする−消去状態）。メモリセル１０は、ドレイン領域１６に接地電圧、ソース領域１４に正電圧、及び制御ゲート２２に正電圧を印加することによりプログラムされ得る。次に、電子は、いくつかの電子を加速及び加熱しながら、ドレイン領域１６からソース領域１４に向かって流れ、それによって、電子が、ホットエレクトロン注入によって浮遊ゲート２０に注入される（浮遊ゲートを負に帯電したままにする−プログラム状態）。メモリセル１０は、ドレイン領域１６に接地電圧、ソース領域１４に正電圧、及び制御ゲート２２に正電圧をかけることにより読み出され得る（制御ゲート２２下のチャネル領域をオンする）。浮遊ゲートが、正に帯電している場合（消去）、メモリセルはオンになり、電流は、ソース領域１４からドレイン領域１６へ流れる（すなわち、メモリセル１０は、検知された電流に基づいて、その消去された「１」状態であることが検知される）。浮遊ゲート２０が、負に帯電している場合（プログラム）、浮遊ゲート下のチャネル領域は、せいぜい弱くオン又はオフされ、それによって、あらゆる電流を低減又は阻止する（すなわち、メモリセル１０は、検知された低電流又は電流なしであることに基づいて、そのプログラムされた「０」状態を検知する）。
【０００７】
図２は、メモリセル１０と同一の素子を備えるが、ソース領域１４に配設され、ソース領域１４から絶縁されたプログラム／消去（program/erase、ＰＥ）ゲート３２を更に備えた代替のスプリットゲートメモリセル３０を例証する（すなわち、これは３ゲート設計である）。メモリセル３０は、ＰＥゲート３２に正の高電圧をかけて、浮遊ゲート２０からＰＥゲート３２へと電子のトンネリングを生じさせることにより消去され得る。メモリセル３０は、制御ゲート２２、ＰＥゲート３２、及びソース領域１４に正電圧をかけ、ドレイン領域１６に電流をかけて、チャネル領域１８を通り流れる電流から浮遊ゲート２０へと電子を注入することによりプログラムされ得る。メモリセル３０は、制御ゲート２２及びドレイン領域１６に正電圧をかけ、電流の流れを検知することにより読み出され得る。
【０００８】
図３は、メモリセル１０と同一の素子を備えるが、ソース領域１４に配設されソース領域１４から絶縁された消去ゲート４２、及び浮遊ゲート２０に配設され浮遊ゲート２０から絶縁されたカップリングゲート４４を更に備えた代替のスプリットゲートメモリセル４０を例証する。メモリセル４０は、消去ゲート４２に正の高電圧、（かつ所望によりカップリングゲート４４に負電圧）をかけて、浮遊ゲート２０から消去ゲート４２へと電子のトンネリングを生じさせることにより消去され得る。メモリセル４０は、制御ゲート２２、消去ゲート４２、カップリングゲート４４、及びソース領域１４に正電圧をかけ、ドレイン領域１６に電流をかけて、チャネル領域１８を通り流れる電流から浮遊ゲート２０へと電子を注入することによりプログラムされ得る。メモリセル３０は、制御ゲート２２及びドレイン領域１６（並びに所望により消去ゲート４２及び／又はカップリングゲート４４）に正電圧をかけ、電流の流れを検知することにより読み出され得る。
【０００９】
上記の全てのメモリセルについては、それらがプログラムされた状態にあるか又は消去された状態にあるかを決定するために、プログラム、消去、及び読み出し動作の各々で電圧が印加されて、メモリセルを「０」状態にプログラムし、メモリセルを「１」状態に消去し、メモリセルを読み出す。このようなメモリデバイスの１つの欠点は、メモリセルが２つの可能な状態しか有しないため、各メモリセルが１ビットのデータ（すなわち、２ビット値）しか記憶できないことである。上述のメモリデバイスは、２つのバイナリビット値だけではなく、連続的な値の範囲内のアナログビット値などの追加のビット値を記憶する必要があるアプリケーションとの使用に適合しない。
【発明の概要】
【００１０】
前述の問題及び必要性は、読み出し動作中に出力電流を生み出すように各々が構成されたメモリセルと、メモリセルの各々に関して、メモリセルの出力電流に基づいて読み出し値を生成するように構成された回路と、メモリセルの各々に関して、乗数によってメモリセルの読み出し値を乗算して、乗算された読み出し値を生成するように構成された回路であって、メモリセルの各々の乗数は、メモリセルのうちの任意の他の乗数とは異なる、回路と、乗算された読み出し値を合計するように構成された回路と、を含む、メモリデバイスによって対処される。
【００１１】
メモリデバイスは、読み出し動作中に出力電流を生み出すように各々が構成されたメモリセルと、メモリセルの各々に関して、メモリセルの出力電流に基づいて読み出し値を生成するように構成された回路と、メモリセルの各々に関して、読み出し値に定数値を加算して、加算された読み出し値を生成するように構成された回路であって、メモリセルの各々の定数は、メモリセルのうちの任意の他の定数とは異なる、回路と、加算された読み出し値を合計するように構成された回路と、を含むことができる。
【００１２】
メモリデバイスはまた、行及び列に配置された複数のメモリセルであって、メモリセルの各々は、読み出し動作中に出力電流を生み出すように構成される複数のメモリセルと、メモリセルの１つの列から出力電流を受け取るために、メモリセルの列のうちの１つに各々接続された複数のビット線と、ビット線の各々に関して、ビット線によって、受け取った出力電流に基づいて読み出し値を生成するように構成された回路と、ビット線の各々に関して、乗数によってビット線の読み出し値を乗算して、乗算された読み出し値を生成するように構成された回路であって、ビット線の各々の乗数は、ビット線のうちの任意の他の乗数とは異なる、回路と、乗算された読み出し値を合計するように構成された回路と、を含むことができる。
【００１３】
メモリデバイスはまた、行及び列に配置された複数のメモリセルであって、メモリセルの各々は、読み出し動作中に出力電流を生み出すように構成される、複数のメモリセルと、メモリセルの１つの列から出力電流を受け取るために、メモリセルの列のうちの１つに各々接続された複数のビット線と、ビット線の各々に関して、ビット線によって、受け取った出力電流に基づいて読み出し値を生成するように構成された回路と、ビット線の各々に関して、ビット線の読み出し値に定数値を加算して、加算された読み出し値を生成するように構成された回路であって、ビット線の各々の定数は、ビット線のうちの任意の他の定数とは異なる、回路と、加算された読み出し値を合計するように構成された回路と、を含むことができる。
【００１４】
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
【図面の簡単な説明】
【００１５】
【図１】第１の従来のスプリットゲート不揮発性メモリセルの側面断面図である。
【００１６】
【図２】第２の従来のスプリットゲート不揮発性メモリセルの側面断面図である。
【００１７】
【図３】第３の従来のスプリットゲート不揮発性メモリセルの側面断面図である。
【００１８】
【図４】ビット値を記憶するために使用される４つのメモリセルの読み出し電流に乗算するために使用される固有の乗数値を示す図である。
【００１９】
【図５】メモリデバイスアーキテクチャの平面図である。
【発明を実施するための形態】
【００２０】
本発明は、メモリセルにアナログビット値を記憶することができる不揮発性メモリデバイスを対象とする。これは、ビット値ごとに複数のメモリセルを使用して、アナログビット値を記憶することによって達成される。この技術は、一実施例として４つのメモリセル４６のグループ化を使用して図４に示されている。しかしながら、各ビット値を記憶するために使用されるメモリセルの数及び位置は、変化し得る。メモリセル４６は、図１〜図３に関連して上述したメモリセルのうちのいずれかであり得る。メモリセル４６は、好ましくは、行及び列のアレイに配置され、ビット線４７は、ドレイン領域１６及びセンス増幅器４８に接続されている。好ましくは、メモリセルの各列は、列内の全てのメモリセル４６のドレイン領域１６及びセンス増幅器４８に接続する、ビット線４７を含む。センス増幅器４８はとりわけ、読み出し動作中にビット線４７のメモリセルからの読み出し電流（すなわち、出力電流）を増幅、検出、及び測定（検知）する。各メモリセル４６は、読み出し動作中に同じビット線４７の全ての他のメモリセルを無効にすることによって、及び読み出し動作中に１つのメモリセルからの出力電流を検出することによって、個別に読み出すことができる。
【００２１】
本実施例では、本発明を例示するために、同じ行であるが異なる列の４つのメモリセル４６が使用される。しかしながら、数及び相対位置に関してメモリセル４６の任意の組み合わせを使用することができる。各アナログビット値は、デジタルバイナリビットの固有の組み合わせによって表され、それによって、４つのメモリセル４６の「デジタルプログラム状態」を表す。この技術に特有のものは、情報がメモリセル４６から読み出される方法である。読み出し動作中、各メモリセル４６の読み出し電流は、センス増幅器４８によって検知される。電子でプログラムされたメモリセル４６は、非常に低い、又は読み出し電流を有しない。記載された消去されたメモリセル４６は、より高い読み出し電流を有する。各セルの読み出し電流は、固有の乗数値によって乗算され（すなわち、メモリセルの実際のアレイの外側で、例えば、センス増幅器４８及び／又はコントローラ６６などによって、メモリブロックの周辺で実行される）、その結果、プログラム状態の任意の所与の組み合わせに対するメモリセルのグループ４６の電流の合計は、メモリセルのグループに適用されるワード線入力の各セットに対して固有の合計値を生み出す。
【００２２】
図４は、４セルの実施例の固有の乗数値の例示的な非限定的な実施例を示している。図４では、大部分のビットは、第１のメモリセル４６（セル１）に記憶され、次の重要なビットは、第２のメモリセル４６（セル２）に記憶され、同様に最下位ビットは、第４のメモリセル４６に記憶されている（セル４）。読み出し動作中、センス増幅器４８を使用して、ビット線４７でセル電流が検知される。これらのセル電流は各々、固有の乗数値で乗算される（すなわち、乗数値が４つのセルのいずれに対しても同じではない）。本実施例では、セル４で始まりセル１で終わる乗数値のシーケンスは、式２Xで示され、ここで、Ｘは、それぞれセル４、３、２、１の負ではない整数（例えば、０、１、２、３）である。これは、セル４の読み出し電流が１倍され、セル３の読み出し電流が２倍され、セル３の読み出し電流が４倍され、セル４の読み出し電流が８倍されることを意味する。次に、乗算後の４つの読み出し電流を合計して、４つのメモリセルに最終的に合計された読み出し電流を提供する。最終的に合計された読み出し電流は、全てのメモリセルに対するプログラム状態の可能な組み合わせの各々に対して固有の値を有する（すなわち、プログラム状態のこれらの可能な組み合わせは、００００、０００１、００１０、０１００、１０００、００１１、．．．．．１１１１である）。このようにして、周辺回路（例えば、コントローラ６６）は、各々が他のセルと同じ読み出し電流を有することができる複数のデジタルバイナリセルを使用して記憶されているとしても、合計読み出し電流を読み取り、固有のアナログビットを決定することができる。
【００２３】
図４の実施例では、式２Xを使用して固有の乗数値の進行を決定しているが、アナログビットを記憶する全てのメモリセルに固有の乗数値を生み出す任意の他の式又は手法を使用することができる。例えば、進行１Ｋ、２Ｋ、３Ｋ、４Ｋは、Ｋの任意の定数値の読み出し電流を乗算するために使用され得る（すなわち、乗数はＸ・Ｋの式に従い、ここで、Ｘは正の整数であり、Ｋは定数値である）。あるいは、読み出し電流に対して乗数を乗算する代わりに、固有の加算定数を、セル電流に追加することができる（すなわち、固有の定数値が各セル電流に追加される）。例えば、次の加算式を使用することができ、Ｒ1＋Ａ、Ｒ2＋Ｂ、Ｒ3＋Ｃ、Ｒ4＋Ｄであり、ここで、Ｒはメモリセル４６のうちの１つからの読み出し電流であり、Ａ〜Ｄは、読み出し電流に追加される（互いに異なる）固有の定数値である。乗数及び加算定数は、整数、全数、分数、又はさらには負の数若しくは値である。
【００２４】
乗数又は加算定数は、追加の信号処理の前、その間、又はその後に、セルの読み出し電流に直接的又は間接的に適用され得る。例えば、乗数又は加算定数は、（例えば、センス増幅器４８による）読み出し電流電流の検知の前又はその部分として、検知されたセル読み出し電流に適用され得る。あるいは、乗数又は加算定数は、セル読み出し電流が最初にセンス増幅器４８によって検知された後に、センス増幅器４８又はコントローラ６６によって検知されたセル読み出し電流値に適用され得る。所与のセル電流について、その電流の振幅は、センス増幅器による最初の検知の前、その間、又はその後に、対応する乗数又は加算定数によって決定されるように増加され得る。あるいは、セル電流を電圧に変換することができ、その電圧の振幅を、対応する乗数又は加算定数によって決定されるように増加させることができる。あるいは、数値は、セル電流から直接的又は間接的に決定され得、それにより、数値は、対応する乗数又は加算定数によって維持又は変更される。したがって、一般的に言えば、乗数又は加算定数が適用される読み出し値であり、その読み出し値は、読み出し動作中にセル電流に基づいて生成される電圧、電流、又は数値である。
【００２５】
一部のアプリケーションでは、同じビット線の複数のメモリセルを同時に読み取ることができる（すなわち、同じビット線の複数のメモリセルが、ビット線で検知される読み出し電流の一因となっている）。例えば、アナログニューラルネットワークアプリケーションでは、メモリセルが、それらのワード線に置かれた着信信号に乗算される重みを記憶するために使用される場合、複数列のメモリセルが同時に読み出される。そのような場合、任意の所与のビット線の読み出し電流は、そのビット線で読み出されるメモリセルからの全ての読み出し電流の合計になる。したがって、複数列のメモリセルが同時に読み出されるとき、固有の乗数又は追加定数は、ビット線読み出し電流（その各々がビット線の複数のメモリセルからのリード電流寄与を含む）に（直接的又は間接的に）適用されている。
【００２６】
例示的なメモリデバイスのアーキテクチャを図５に例証する。メモリデバイスは、不揮発性メモリセル４６のアレイ５０を含み、それは２つの分離した平面（平面Ａ  ５２ａ及び平面Ｂ  ５２ｂ）上に隔離され得る。メモリセル４６は、半導体基板１２に複数の行及び列で配置され、単一のチップに形成された、図１〜図３に例証されたタイプであることができる。不揮発性メモリセルのアレイに隣接して、アドレスをデコードし、選択されたメモリセルに対する読み出し、プログラム、消去動作中、様々なメモリセルゲートに様々な電圧を供給するために使用される、アドレスデコーダ（例えば、ＸＤＥＣ５４（ロウデコーダ）、ＳＬＤＲＶ５６、ＹＭＵＸ５８（カラムデコーダ）、ＨＶＤＥＣ６０）及びビット線コントローラ（ＢＬＩＮＨＣＴＬ６２）がある。カラムデコーダ５８は、読み出し動作中にビット線４７の電流を測定するための回路を含むセンス増幅器４８を含む。コントローラ６６（制御回路を備える）は、様々なデバイス素子を制御し、各動作（プログラム、消去、読み出し）を、対象のメモリセルで実現する。電荷ポンプＣＨＲＧＰＭＰ６４は、コントローラ６６の制御下において、メモリセルの読み出し、プログラム、及び消去に使用される様々な電圧を提供する。上述のように、読み出し電流乗数又は追加定数は、例えば、コントローラ６６内の回路を用いて実装され得る。代替的に又は追加的に、読み出し電流乗数又は追加定数は、カラムデコーダＹＭＵＸ５８のセンス増幅器４８の部分内の回路を用いて実装され得る。
【００２７】
上記の実施形態は、メモリセル４６のバイナリプログラム及び消去状態に関して説明され、それにより、読み出し動作は、消去されたメモリセル４６を完全にオンにするための閾値電圧を超える読み出し電圧で実行されるが、メモリセル４６の読み出し動作は、サブ閾値電圧を使用して実行され得、つまり、完全に消去された状態であっても、メモリセル４６が読み出し動作中に完全にオンになることは決してない。代わりに、メモリセルは、メモリセルのプログラム状態に基づくが、メモリセルを完全にオンにすることなく、メモリセルを通る読み出し電流の検出可能な差が存在する、サブ閾値方式で動作する。これは、メモリセルが、それらのワード線に置かれた入ってくる信号に乗算される重みを記憶するために使用される、アナログニューラルネットワークなどの用途に有利である。各セルは、サブ閾値モードで動作され、その結果、入力信号は、セルのセット内に記憶された重み値を効果的に乗算することができる。その場合、（乗数又は加算定数が、重み値を記憶するために使用されるメモリセルのセットに適用された後の）最終的な合計読み出し電流は、（例えば、オーディオ入力、ビデオ入力、又は画像入力からのものであり、メモリアレイのワード線入力に到着する前に前処理された）プログラム状態と入力との可能な組み合わせの各々についての固有の値を有する。
【００２８】
上述の実施形態は、アナログビット値を記憶するために使用される４つのメモリセルのコンテキストで例示されているが、より少数又はそれ以上の数のメモリセルを使用することができる。更に、各アナログビット値を記憶するために使用されるセルの組み合わせは、同じ行にある必要はなく、又は互いに隣接してもよいが、アレイ内の任意の場所にあるメモリセルの任意の組み合わせであってもよい。
【００２９】
本発明は、上述の、及び本明細書に例証の実施形態（複数可）に限定されないことが理解されるべきである。例えば、本明細書で本発明に言及することは、任意の特許請求項又は特許請求項の用語の範囲を限定することを意図しておらず、その代わり、単に、１つ以上の特許請求項によって網羅され得る１つ以上の特徴に言及するものである。上記で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。更に、全ての方法ステップは、例示されている、又は最終的に主張されている正確な順序で実行される必要はない。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
【００３０】
本明細書で使用される、用語「の上方に（over）」及び「に（on）」は共に、「に直接的に」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「の上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「取り付けられた」は、「直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに基板に直接的にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板にその要素を形成することも含む可能性がある。
【図１】
2021509753.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【国際調査報告】
2021509753.tif 000008