(57)【要約】【課題】ＩｎＰ基板に擬似格子整合もしくは格子整合させたデバイス層を形成し、そのデバイス層よりＩｎＰ基板を剥離して、ＩｎＰ基板の再利用を可能とする。【解決手段】インジウムリン（ＩｎＰ）基板１１上に擬似格子整合もしくは格子整合する犠牲層１２を形成する工程と、前記犠牲層１２上にデバイス層１３を形成する工程と、前記犠牲層１２を除去することで前記ＩｎＰ基板１１と前記デバイス層１３とを分離する工程とを備えたことを特徴とする。【選択図】図１
2008258563.tif 000002
【特許請求の範囲】
【請求項１】
インジウムリン基板上に擬似格子整合もしくは格子整合する犠牲層を形成する工程と、
前記犠牲層上にデバイス層を形成する工程と、
前記犠牲層を除去することで前記インジウムリン基板と前記デバイス層とを分離する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記犠牲層はアルミニウムとヒ素とを有する層からなる
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記犠牲層はさらにアンチモンを有する
ことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記犠牲層の最上層をアルミニウムヒ素で形成する
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記デバイス層を形成した後、
前記デバイス層に、デバイスを支持する支持基板を張り付ける工程を有し、
その後、前記犠牲層を除去することで前記インジウムリン基板と前記デバイス層とを分離する工程を行う
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記デバイス層を形成した後、
前記デバイス層にデバイスを形成する工程と、
前記デバイスを被覆する絶縁膜を形成する工程と、
前記絶縁膜に支持基板を張り合わせる工程を有し、
その後、前記犠牲層を除去することで前記インジウムリン基板と前記デバイス層とを分離する工程を行う
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
前記デバイス層を形成した後、
前記デバイス層にデバイスを形成する工程と、
前記デバイスを被覆する絶縁膜を形成する工程と、
前記絶縁膜に前記デバイスに接続する電極を形成する工程と、
前記電極に支持基板を張り合わせる工程を有し、
その後、前記犠牲層を除去することで前記インジウムリン基板と前記デバイス層とを分離する工程を行う
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項８】
前記デバイス層を形成した後、
前記デバイス層にデバイスを形成する工程と、
前記デバイスを被覆する絶縁膜を形成する工程と、
前記絶縁膜上に樹脂層を形成する工程と、
前記樹脂層上に支持基板を張り合わせる工程を有し、
その後、前記犠牲層を除去することで前記インジウムリン基板と前記デバイス層とを分離する工程を行う
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項９】
ガリウムヒ素基板上にメタモルフィックバッファ層を形成する工程と、
前記メタモルフィックバッファ層上に擬似格子整合もしくは格子整合する犠牲層を形成する工程と、
前記犠牲層上にデバイス層を形成する工程と、
前記犠牲層を除去することで前記メタモルフィックバッファ層と前記デバイス層とを分離する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項１０】
前記犠牲層はアルミニウムヒ素層もしくはアルミニウムヒ素アンチモン層からなる
ことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
前記犠牲層の少なくとも最上層をアルミニウムヒ素で形成する
ことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１２】
前記デバイス層を形成した後、
前記デバイス層に、デバイスを支持する支持基板を張り付ける工程を有し、
その後、前記犠牲層を除去することで前記ガリウムヒ素メタモルフィックバッファ層と前記デバイス層とを分離する工程を行う
ことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１３】
前記デバイス層を形成した後、
前記デバイス層にデバイスを形成する工程と、
前記デバイスを被覆する絶縁膜を形成する工程と、
前記絶縁膜に支持基板を張り合わせる工程を有し、
その後、前記支持基板を張り合わせた後に前記犠牲層を除去することで前記ガリウムヒ素基板上のメタモルフィックバッファ層と前記デバイス層とを分離する工程を行う
ことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１４】
前記デバイス層を形成した後、
前記デバイス層にデバイスを形成する工程と、
前記デバイスを被覆する絶縁膜を形成する工程と、
前記絶縁膜に前記デバイスに接続する電極を形成する工程と、
前記電極に支持基板を張り合わせる工程を有し、
その後、前記支持基板を張り合わせた後に前記犠牲層を除去することで前記ガリウムヒ素基板上のメタモルフィックバッファ層と前記デバイス層とを分離する工程を行う
ことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１５】
前記デバイス層を形成した後、
前記デバイス層にデバイスを形成する工程と、
前記デバイスを被覆する絶縁膜を形成する工程と、
前記絶縁膜上に樹脂層を形成する工程と、
前記樹脂層上に支持基板を張り合わせる工程を有し、
その後、前記支持基板を張り合わせた後に前記犠牲層を除去することで前記ガリウムヒ素基板上のメタモルフィックバッファ層と前記デバイス層とを分離する工程を行う
ことを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１６】
デバイス層を有する半導体装置であって、
前記デバイス層は、
インジウムリン基板上に擬似格子整合もしくは格子整合する犠牲層を形成する工程と、
前記犠牲層上に前記デバイス層を形成する工程と、
前記犠牲層を除去することで前記インジウムリン基板と前記デバイス層とを分離する工程とを有する半導体装置の製造方法を用いて形成されたものである
ことを特徴とする半導体装置。
【請求項１７】
デバイス層を有する半導体装置であって、
前記デバイス層は、
ガリウムヒ素基板上にメタモルフィックバッファ層を形成する工程と、
前記メタモルフィックバッファ層上に擬似格子整合もしくは格子整合する犠牲層を形成する工程と、
前記犠牲層上に前記デバイス層を形成する工程と、
前記犠牲層を除去することで前記メタモルフィックバッファ層と前記デバイス層とを分離する工程とを有する半導体装置の製造方法を用いて形成されたものである
ことを特徴とする半導体装置。
【請求項１８】
半導体装置を有する電子機器において、
前記半導体装置は、
インジウムリン基板上に擬似格子整合もしくは格子整合する犠牲層を形成する工程と、
前記犠牲層上にデバイス層を形成する工程と、
前記犠牲層を除去することで前記インジウムリン基板と前記デバイス層とを分離する工程とを有する半導体装置の製造方法を用いて作製された前記デバイス層に形成されたものである
ことを特徴とする電子機器。
【請求項１９】
半導体装置を有する電子機器において、
前記半導体装置は、
ガリウムヒ素基板上にメタモルフィックバッファ層を形成する工程と、
前記メタモルフィックバッファ層上に擬似格子整合もしくは格子整合する犠牲層を形成する工程と、
前記犠牲層上にデバイス層を形成する工程と、
前記犠牲層を除去することで前記メタモルフィックバッファ層と前記デバイス層とを分離する工程とを有する半導体装置の製造方法を用いて作製された前記デバイス層に形成されたものである
ことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エピタキシャルリフトオフ技術を用いた半導体装置の製造方法、その製造方法を用いて形成される半導体装置、その半導体装置を用いた電子機器に関する。
【背景技術】
【０００２】
インジウムリン（以下、ＩｎＰと記す）基板上に作製した高電子移動度トランジスタ（以下、ＨＥＭＴと記す）、ヘテロ接合バイポーラトランジスタ（以下、ＨＢＴと記す）などの電子デバイスや発光ダイオード（以下、ＬＥＤと記す）、レーザダイオード（以下、ＬＤと記す）、フォトダイオード（以下、ＰＤと記す）などの受発光デバイスは、次世代の無線・光通信用高性能キーデバイスとして期待されている。しかしながら、デバイスを実現する上で大きな課題の一つが、ＩｎＰ基板のコストが高いことである。ＩｎＰ基板は、ガリウムヒ素（以下、ＧａＡｓと記す）基板に比べて、原料コストがかかり、且つ作製が困難なため、ＧａＡｓ基板に比べて、３倍〜１０倍と高価である。さらに現状ではＩｎＰ基板の大口径化の要求が乏しく、直径が１５０ｍｍ（６インチ）サイズの基板の商用化にはいたっていない。従って１５０ｍｍＧａＡｓ基板上に作製した場合に比べて、基板価格がチップコストに占める割合が大きいことが問題となっていた。
【０００３】
この問題を解決する手段として、安価で且つ大口径のＧａＡｓ基板を用いたメタモルフィック技術が提案されている。この技術では、格子不整合によって発生する欠陥を閉じ込めるメタモルフィックバッファ層をＧａＡｓ基板上に成長する必要がある。
【０００４】
しかしながら、デバイス高性能化を目指してより低い欠陥密度を実現しようとする場合、必要なバッファ層はより厚く、場合によっては数ミクロン以上となってしまう。
このことは、結晶成長コストの上昇だけでなく、バッファ層の熱抵抗増大をもたらし、
また、電流リークや浮遊容量の原因となる場合もあった。
特に、ユニポーラデバイスに比べて特に欠陥や発熱の影響を受けやすいバイポーラデバイスに対してメタモルフィック技術の適用を試みた場合、上記課題がメタモルフィック技術実用化の大きな障壁となっていた。よって、ＩｎＰ基板上に、デバイスを安価に実現する技術が必要とされていた。
【０００５】
一方、ＧａＡｓ基板に作製したデバイスの低コスト化を目的として、アルミニウムヒ素（以下、ＡｌＡｓと記す）層を犠牲層として用いるエピタキシャルリフトオフ（以下、ＥＬＯと記す）技術が検討されている。このＥＬＯ技術では、基板と、エピタキシャル成長により形成したデバイス層とを分離し、基板を再利用することにより、基板コストを大幅に低減することが可能である。ＩｎＰ基板上のデバイスに対しても、ＡｌＡｓを用いた例が報告されている。
【０００６】
しかしながら、ＩｎＰ基板とＡｌＡｓの格子不整合に起因する高密度欠陥の発生が原因で、電気的特性が悪化してしまい、実用的なデバイスを得るには至っていない。
【０００７】
また、ＩｎＰホモ構造太陽電池では、犠牲層としてインジウムガリウムヒ素（ＩｎＧａＡｓ）、インジウムアルミニウムヒ素（ＩｎＡｌＡｓ）、インジウムガリウムアルミニウムヒ素（ＩｎＧａＡｌＡｓ）、インジウムアルミニウムヒ素リン（ＩｎＡｌＡｓＰ）、インジウムガリウムヒ素リン（ＩｎＧａＡｓＰ）のうちの少なくとも１種類を用いることが報告されている（例えば、特許文献１参照。）。
【０００８】
しかしながら、ヘテロ接合を有するデバイスでは、犠牲層と同じ材料がデバイス内に用いられているため、犠牲層のエッチング時にデバイス層もエッチングされてしまうという問題が生じていた。
【０００９】
【特許文献１】特開昭６１−１１０４７０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
解決しようとする課題は、ＩｎＰ基板もしくはＧａＡｓ基板上のメタモルフィックバッファ層と擬似格子整合もしくは格子整合するデバイス層を低コストに実現する技術が確立されていない点である。
【００１１】
本発明は、ＩｎＰ基板あるいはＧａＡｓ基板状メタモルフィックバッファ層に少なくとも擬似格子整合もしくは格子整合させたデバイス層を形成し、そのデバイス層より基板を剥離して、基板の再利用を可能とすることを目的とする。
【課題を解決するための手段】
【００１２】
請求項１に係る本発明は、インジウムリン基板上に擬似格子整合もしくは格子整合する犠牲層を形成する工程と、前記犠牲層上にデバイスを形成する工程と、前記犠牲層を除去することで前記インジウムリン基板と前記デバイス層とを分離する工程とを備えたことを特徴とする。
【００１３】
請求項１に係る本発明では、犠牲層がインジウムリン基板に擬似格子整合もしくは格子整合して形成されるので、犠牲層上に形成されるデバイス層をインジウムリン基板に擬似格子整合もしくは格子整合した状態に形成することが可能になる。これによって、インジウムリン基板に擬似格子整合もしくは格子整合して形成されるデバイス層に、例えばＨＥＭＴ、ＨＢＴ、ＬＥＤ、ＬＤ、ＰＤ等を形成することができる。また、犠牲層が除去されることでデバイス層からインジウムリン基板を外すことができるので、高価なインジウムリン基板の再利用が可能となり、基板コストが低減される。
【００１４】
請求項９に係る本発明は、ガリウムヒ素基板上にメタモルフィックバッファ層を形成する工程と、前記メタモルフィックバッファ層上に擬似格子整合もしくは格子整合する犠牲層を形成する工程と、前記犠牲層上にデバイスを形成する工程と、前記犠牲層を除去することで前記ガリウムヒ素基板上のメタモルフィックバッファ層と前記デバイス層とを分離する工程と備えたことを特徴とする。
【００１５】
請求項９に係る本発明では、犠牲層がガリウムヒ素基板上のメタモルフィックバッファ層に擬似格子整合もしくは格子整合して形成されるので、犠牲層上に形成されるデバイス層を上記メタモルフィックバッファ層に擬似格子整合もしくは格子整合した状態に形成することが可能になる。これによって、上記メタモルフィックバッファ層に擬似格子整合もしくは格子整合して形成されるデバイス層に、例えばＨＥＭＴ、ＨＢＴ、ＬＥＤ、ＬＤ、ＰＤ等を形成することができる。また、犠牲層が除去されることでデバイス層から上記メタモルフィックバッファ層およびガリウムヒ素基板を外すことができるので、高価なガリウムヒ素基板の再利用が可能となり、基板コストが低減される。
【００１６】
請求項１６に係る本発明では、デバイス層を有する半導体装置であって、前記デバイス層は、インジウムリン基板上に擬似格子整合もしくは格子整合する犠牲層を形成する工程と、前記犠牲層上に前記デバイス層を形成する工程と、前記犠牲層を除去することで前記インジウムリン基板と前記デバイス層とを分離する工程とを有する半導体装置の製造方法を用いて形成されたものであることを特徴とする。
【００１７】
請求項１６に係る本発明では、本発明の半導体装置の製造方法により製造された半導体装置であることから、基板コストが低減されるので、安価な半導体装置となる。
【００１８】
請求項１７に係る本発明では、デバイス層を有する半導体装置であって、前記デバイス層は、ガリウムヒ素基板上にメタモルフィックバッファ層を形成する工程と、前記メタモルフィックバッファ層上に擬似格子整合もしくは格子整合する犠牲層を形成する工程と、前記犠牲層上に前記デバイス層を形成する工程と、前記犠牲層を除去することで前記メタモルフィックバッファ層と前記デバイス層とを分離する工程とを有する半導体装置の製造方法を用いて形成されたものであることを特徴とする。
【００１９】
請求項１７に係る本発明では、本発明の半導体装置の製造方法により製造された半導体装置であることから、基板コストが低減されるので、安価な半導体装置となる。
【００２０】
請求項１８に係る本発明では、半導体装置を有する電子機器において、前記半導体装置は、インジウムリン基板上に擬似格子整合もしくは格子整合する犠牲層を形成する工程と、前記犠牲層上にデバイス層を形成する工程と、前記犠牲層を除去することで前記インジウムリン基板と前記デバイス層とを分離する工程とを有する半導体装置の製造方法を用いて作製された前記デバイス層に形成されたものであることを特徴とする。
【００２１】
請求項１８に係る本発明では、本発明の半導体装置を用いた電子機器であることから、基板コストが低減されることで半導体装置のコストが低減されるので、電子機器のコストが低減される。
【００２２】
請求項１９に係る本発明では、半導体装置を有する電子機器において、前記半導体装置は、ガリウムヒ素基板上にメタモルフィックバッファ層を形成する工程と、前記メタモルフィックバッファ層上に擬似格子整合もしくは格子整合する犠牲層を形成する工程と、前記犠牲層上にデバイス層を形成する工程と、前記犠牲層を除去することで前記メタモルフィックバッファ層と前記デバイス層とを分離する工程とを有する半導体装置の製造方法を用いて作製された前記デバイス層に形成されたものであることを特徴とする。
【００２３】
請求項１９に係る本発明では、本発明の半導体装置を用いた電子機器であることから、基板コストが低減されることで半導体装置のコストが低減されるので、電子機器のコストが低減される。
【発明の効果】
【００２４】
請求項１に係る本発明によれば、インジウムリン基板とデバイス層との分離が可能となるため、分離後にインジウムリン基板の再利用が可能になるので、基板コストを低減することができ、これによって、チップコストを低減することができるという利点がある。また、剥離されたデバイス層は、インジウムリン基板側の層に直接デバイスを形成することが可能となる。このため、デバイス層の両面を加工形成することが可能になるので、デバイスのサイズ縮小化、高性能化を実現することができる。
【００２５】
請求項９に係る本発明によれば、ガリウムヒ素基板上メタモルフィックバッファ層とデバイス層との分離が可能となるため、分離後にメタモルフィックバッファ層が形成されているガリウムヒ素基板の再利用が可能になるので、基板コストを低減することができ、これによって、チップコストを低減することができるという利点がある。また、剥離されたデバイス層は、メタモルフィックバッファ層側の層に直接デバイスを形成することが可能となる。このため、デバイス層の両面を加工形成することが可能になるので、デバイスサイズ縮小化、高性能化を実現することができる。
【００２６】
請求項１６、請求項１７に係る本発明では、半導体装置のコストが低減できるとともに、半導体装置のデバイス層の両面にデバイスの形成が可能となるので、デバイスのサイズ縮小化、高性能化を実現することができる。
【００２７】
請求項１８、請求項１９に係る本発明では、デバイスのサイズ縮小化、高性能化を実現することができ、低コスト化が実現できる半導体装置を用いることができるので、電子機器のサイズ縮小化、高性能化を実現するとともに、コストの低減が図れる。
【発明を実施するための最良の形態】
【００２８】
本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を、図１および図２の製造工程断面図によって説明する。以下に、一例として、アルミニウムヒ素（以下、ＡｌＡｓと記す）からなる犠牲層を用いた場合を示す。
【００２９】
図１（１）に示すように、インジウムリン（以下、ＩｎＰと記す）基板１１上にＡｌＡｓ層からなる犠牲層１２を成長する。さらにデバイスを形成するためもので、上記犠牲層１２に対してエッチング耐性を有するデバイス層１３を形成する。このデバイス層１３は、例えば、複数層の化合物半導体層（一部絶縁層も含む場合もあり）から形成され、ＨＥＭＴ、ＨＢＴ、ＬＥＤ、ＬＤ、ＰＤなどの電子デバイス、受発光デバイスを形成するものである。デバイス層１３の詳細については、デバイス層１３を用いて形成されるＨＥＭＴ、ＨＢＴ、ＬＥＤ、ＬＤ、ＰＤなどを説明する際に、詳しく説明する。
【００３０】
上記犠牲層１２となるＡｌＡｓ層は、例えば少なくとも３ｎｍ以上の膜厚を有することが必要である。また、犠牲層１２の膜厚が厚過ぎると犠牲層１２の格子緩和によりデバイス特性悪化が生じるため好ましくない。したがって、犠牲層１２の膜厚は、例えば５ｎｍ以下とする。
【００３１】
このように、犠牲層１２は、ＡｌＡｓ層で形成されることから、ＩｎＰ基板１１上に擬似格子整合もしくは格子整合した状態に形成される。また犠牲層１２は、ＡｌＡｓ層で形成されることから、ＨＥＭＴ、ＨＢＴ、ＬＥＤ、ＬＤ、ＰＤ等を形成する複数層の化合物半導体層（一部絶縁層も含む）からなるデバイス層１３に対して高いエッチング選択性を有する
【００３２】
次に、図１（２）に示すように、上記デバイス層１３を加工した後、例えば電極１４等を形成して素子を形成する。デバイス層１３の加工は、例えば、リソグラフィー技術とエッチング技術によって行う。また、図示はしないが、必要に応じてエッチングマスクを形成する。その後、上記エッチングマスクを除去する。また、電極１４の形成は、既知の電極形成技術を用いる。
【００３３】
次に、図１（３）に示すように、上記デバイス層１３を加工し、電極１４を形成した後、上記デバイス層１３を絶縁膜１５で被覆する。上記絶縁膜１５には、酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、ＢＣＢ等の単層膜もしくはそれらの複数種からなる積層膜を用いる。その後、支持基板１６を上記絶縁膜１５表面に接合（もしくは接着）する。
【００３４】
上記支持基板１６には、例えば半導体基板または絶縁体基板を用いる。例えば半導体基板としては、安価かつ大口径な基板として手に入りやすいシリコン基板を用いることができる。また、必要に応じて化合物半導体基板を用いることもできる。また絶縁体基板としては、窒化アルミニウム（ＡｌＮ）基板、サファイア基板、セラミックス基板等を用いることができる。特に、窒化アルミニウム基板は、熱膨張係数数がガリウムヒ素（以下、ＧａＡｓと記す）、ＩｎＰに近いので、貼り合わせによって生じるにウエハへの応力を低減することができるのでより好ましい。また、低温焼成セラミックス（ＬＴＣＣ）基板を用いることも有望である。
特に、ＡｌＮは熱伝導率が高く放熱性にすぐれることから支持基板として好適である。
【００３５】
次に、図１（４）に示すように、上記犠牲層１２〔前記図１（１）参照〕を除去することで上記ＩｎＰ基板１１とデバイス層１３とを分離する。ここで、犠牲層１２にＡｌＡｓ層を用いたことから、ＩｎＰ基板１１およびデバイス層１３に対して選択的にエッチングが可能となることから、剥離したＩｎＰ基板１１の再利用が可能となる。これによって、基板コストの低減が可能となる。
【００３６】
上記犠牲層１２を選択的に除去するには、例えばウエットエッチングを用いる。ＩｎＰ基板１１およびデバイス層１３に対してＡｌＡｓ層を選択的にエッチング可能なエッチング液として、例えばフッ化アンモニア水、アンモニア水、フッ酸もしくは燐酸より選択して用いる。エッチングを行う際には、溶液に浸けるだけでなく、薬液を蒸気として供給してもよい。これによって、ＩｎＰ基板１１およびデバイス層１３に対してＡｌＡｓ層を選択的にエッチングして、デバイス層１３からＩｎＰ基板１１を剥離することができる。
【００３７】
次に、図２（５）に示すように、デバイス層１３から剥離したＩｎＰ基板１１は、表面洗浄を施した後、再利用する。一方の剥離したデバイス層１３には、例えばＩｎＰ基板１１が接合されていた側の面のデバイス層１３を加工し、さらに、加工した部分のデバイス層１３を覆う絶縁膜１７を形成し、電極１８を形成する等の素子形成プロセスを施し、半導体装置を完成させる。
【００３８】
ここで、一例として、犠牲層１２に厚さが３ｎｍのＡｌＡｓ層を用いてデバイス層を形成し、そのデバイス層で形成したＨＢＴの特性（電流増幅率のコレクタ電流依存性）と、ＡｌＡｓ層からなる犠牲層を用いずにデバイス層を形成し、そのデバイス層で形成したＨＢＴの特性（電流増幅率のコレクタ電流依存性）とを比較した結果を説明する。
【００３９】
なお、特性評価をしたＤＨＢＴでは、図３の概略構成断面図に示すように、エピタキシャル成長技術によって、ＩｎＰ基板１１上に犠牲層１２をＡｌＡｓ層で形成し、この犠牲層１２上に、エピタキシャル成長技術によって、Ｉｎ0.53Ｇａ0.47Ａｓ層３１、コレクタ層となるｎ型ＩｎＰ層３２、ｎ型Ｉｎ0.53Ｇａ0.47Ａｓ層３３、ｎ型ＩｎＰ層３４、ベース−コレクタ・グレーデッド層３５、ベース層となるｐ型Ｉｎ0.53Ｇａ0.47Ａｓ層３６、エミッタ層となるｎ型ＩｎＰ層もしくはｎ型Ｉｎ0.52Ａｌ0.48Ａｓ層３７、ｎ型Ｉｎ0.52Ｇａ0.48Ａｓ層３８を順に積層して、デバイス層１３を形成したものを用いた。なお、犠牲層を用いない構造は、上記図３に示した構造において、犠牲層１２を形成せず、ＩｎＰ基板１１上に直接、上記Ｉｎ0.53Ｇａ0.47Ａｓ層３１からｎ型Ｉｎ0.52Ｇａ0.48Ａｓ層３８を順に積層したものである。
【００４０】
図４に示すように、３ｎｍの厚さのＡｌＡｓ層を犠牲層１２に用いてデバイス層を形成したＤＨＢＴでは、ＨＢＴ特性に低下が見られない。また、ＡｌＡｓ層のエッチング速度は実用的な値を確保できることを確認した（図示せず）。
【００４１】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を、図５および図６の製造工程断面図によって説明する。以下に、一例として、アルミニウムヒ素アンチモン（以下、ＡｌＡｓＳｂと記す）からなる犠牲層を用いた場合を示す。なお、図５、図６では、前記図１、図２と同様な構成部品には同一符号を付与した。
【００４２】
図５（１）に示すように、ＩｎＰ基板１１上にＡｌＡｓＳｂ層からなる犠牲層１２を成長する。さらにデバイスを形成するためもので、上記犠牲層１２に対してエッチング耐性を有するデバイス層１３を形成する。このデバイス層１３は、例えば、複数層の化合物半導体層（一部絶縁層も含む場合もあり）から形成され、ＨＥＭＴ、ＨＢＴ、ＬＥＤ、ＬＤ、ＰＤなどの電子デバイス、受発光デバイスを形成するものである。デバイス層１３の詳細については、デバイス層１３を用いて形成されるＨＥＭＴ、ＨＢＴ、ＬＥＤ、ＬＤ、ＰＤなどを説明する際に、詳しく説明する。
【００４３】
上記犠牲層１２となるＡｌＡｓＳｂ層は、例えば少なくとも３ｎｍ以上の膜厚を有することが必要である。また、犠牲層１２の膜厚が厚過ぎると犠牲層１２の成膜時間が長時間となり好ましくない。したがって、犠牲層１２の膜厚は、例えば５０ｎｍ以下とする。
また、犠牲層１２のＡｌＡｓＳｂの組成は、ＩｎＰ基板１１に擬似格子整合もしくは格子整合するように成分比が調整されていることが望ましい。少なくとも、デバイス層１３中に格子緩和による欠陥を発生しない範囲で、少なくとも擬似格子整合もしくは格子整合となっていることが好ましい。
【００４４】
上記犠牲層１２のＡｌＡｓＳｂの組成は、ベガード則により求めると、Ａｓ組成５６％、Ｓｂ組成４４％となる。ここで、図７に、ＡｌＡｓＳｂ層１２のＥｃ，Ｅｖの位置と格子定数の関係を示した。
【００４５】
このように、犠牲層１２は、ＡｌＡｓＳｂ層で形成されることから、ＩｎＰ基板１１上に擬似格子整合もしくは格子整合した状態に形成される。また犠牲層１２は、ＡｌＡｓＳｂ層で形成されることから、ＨＥＭＴ、ＨＢＴ、ＬＥＤ、ＬＤ、ＰＤ等を形成する複数層の化合物半導体層（一部絶縁層も含む）からなるデバイス層１３に対して高いエッチング選択性を有する。
【００４６】
次に、図５（２）に示すように、上記デバイス層１３を加工した後、例えば電極１４等を形成して素子を形成する。デバイス層１３の加工は、例えば、リソグラフィー技術とエッチング技術によって行う。また、図示はしないが、必要に応じてエッチングマスクを形成する。その後、上記エッチングマスクを除去する。また、電極１４の形成は、既知の電極形成技術を用いる。
【００４７】
次に、図５（３）に示すように、上記デバイス層１３を加工し、電極１４を形成した後、上記デバイス層１３を絶縁膜１５で被覆する。上記絶縁膜１５には、酸化シリコン膜、窒化シリコン膜、酸化アルミニウム膜、ＢＣＢ等の単層膜もしくはそれらの複数種からなる積層膜を用いる。その後、支持基板１６を上記絶縁膜１５表面に接合（もしくは接着）する。
【００４８】
上記支持基板１６には、例えば半導体基板または絶縁体基板を用いる。例えば半導体基板としては、安価かつ大口径な基板として手に入りやすいシリコン基板を用いることができる。また、必要に応じて化合物半導体基板を用いることもできる。また絶縁体基板としては、窒化アルミニウム（ＡｌＮ）基板、サファイア基板、セラミックス基板等を用いることができる。特に、窒化アルミニウム基板は、熱膨張係数数がガリウムヒ素（以下、ＧａＡｓと記す）、ＩｎＰに近いので、張り合わせによって生じるにウエハへの応力を低減することができるのでより好ましい。また、低温焼成セラミックス（ＬＴＣＣ）基板を用いることも有望である。
【００４９】
次に、図５（４）に示すように、上記犠牲層１２〔前記図５（１）参照〕を除去することで上記ＩｎＰ基板１１とデバイス層１３とを分離する。ここで、犠牲層１２にＡｌＡｓＳｂ層を用いたことから、ＩｎＰ基板１１およびデバイス層１３に対して選択的にエッチングが可能となることから、剥離したＩｎＰ基板１１の再利用が可能となる。これによって、基板コストの低減が可能となる。
【００５０】
上記犠牲層１２を選択的に除去するには、例えばウエットエッチングを用いる。ＩｎＰ基板１１およびデバイス層１３に対してＡｌＡｓＳｂ層を選択的にエッチング可能なエッチング液として、例えばフッ化アンモニア水、アンモニア水、フッ酸もしくは燐酸より選択して用いる。エッチングを行う際には、溶液に浸けるだけでなく、薬液を蒸気として供給してもよい。これによって、ＩｎＰ基板１１およびデバイス層１３に対してＡｌＡｓＳｂ層を選択的にエッチングして、デバイス層１３からＩｎＰ基板１１を剥離することができる。
【００５１】
次に、図６（５）に示すように、デバイス層１３から剥離したＩｎＰ基板１１は、表面洗浄を施した後、再利用する。一方の剥離したデバイス層１３には、例えばＩｎＰ基板１１が接合されていた側の面のデバイス層１３を加工し、さらに、加工した部分のデバイス層１３を覆う絶縁膜１７を形成し、電極１８を形成する等の素子形成プロセスを施し、半導体装置を完成させる。
【００５２】
ここで、一例として、犠牲層１２にＡｌＡｓ0.48Ｓｂ0.52層を用いた場合の１０％フッ酸と５０％フッ酸によるエッチング速度と犠牲層の膜厚との関係を図８に示す。
【００５３】
図８に示すように、犠牲層１２にＡｌＡｓ0.48Ｓｂ0.52層を用いた場合、犠牲層１２の膜厚が２０ｎｍの場合、１ｍｍ／ｈ〜４．５ｍｍ／ｈ程度の実用的なエッチング速度が得られることがわかる。また、犠牲層１２にＡｌＡｓＳｂ層を用いれば、その組成にほとんどよらず、上記エッチング速度が得られる。したがって、エッチング速度の観点からは犠牲層１２の膜厚は２０ｎｍ程度を有すればよいといえる。
【００５４】
上記第１、第２実施例の製造方法では、犠牲層１２にＡｌＡｓ層もしくはＡｌＡｓＳｂ層を用いたことから、ＡｌＡｓ層もしくはＡｌＡｓＳｂ層はＩｎＰ基板１１上に擬似格子整合もしくは格子整合して形成される。さらに、ＡｌＡｓ層もしくはＡｌＡｓＳｂ層上にＩｎＰ層やＩｎＧａＡｓ層が擬似格子整合もしくは格子整合して形成される。また、ＡｌＡｓ層もしくはＡｌＡｓＳｂ層に対してエッチング耐性を有するデバイス層１３を形成したことから、例えばＨＥＭＴ、ＨＢＴ、ＬＥＤ、ＬＤ、ＰＤ等が構成されるデバイス層１３、例えば化合物半導体層に対してエッチング選択性を有するようになる。さらに、ＩｎＰ基板１１に対しても選択的にエッチングが可能となる。これにより、ＩｎＰ基板１１の再利用が可能となり、基板コストが低減される。
【００５５】
本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を、図９の概略構成断面図によって説明する。以下に、一例として、ＡｌＡｓＳｂからなる犠牲層を用いた場合を示す。上記犠牲層にはＡｌＡｓＳｂの代わりにＡｌＡｓを用いることもできる。
【００５６】
ガリウムヒ素（以下、ＧａＡｓと記す）基板を使用する場合には、メタモルフィックバッファ層とデバイス層の間にメタモルフィックバッファ層と擬似格子整合もしくは格子整合する犠牲層を形成した後、デバイス層を作製することにより、ＧａＡｓ基板とメタモルフィックバッファ層を再利用する。
【００５７】
図９に示すように、ＧａＡｓ基板２１、メタモルフィックバッファ層２２上に擬似格子整合もしくは格子整合するＡｌＡｓＳｂ層からなる犠牲層１２を成長する。さらにデバイスを形成するためもので、上記犠牲層１２に対してエッチング耐性を有するデバイス層１３を形成する。このデバイス層１３は、例えば、複数層の化合物半導体層（一部絶縁層も含む）から形成され、ＨＥＭＴ、ＨＢＴ、ＬＥＤ、ＬＤ、ＰＤなどの電子デバイス、受発光デバイスを形成するものである。デバイス層１３の詳細については、デバイス層１３を用いて形成されるＨＥＭＴ、ＨＢＴ、ＬＥＤ、ＬＤ、ＰＤなどを説明する際に、詳しく説明する。
【００５８】
上記犠牲層１２となるＡｌＡｓＳｂ層は、例えば少なくとも３ｎｍ以上の膜厚を有することが必要である。また、犠牲層１２の膜厚が厚過ぎると犠牲層１２の成膜時間が長時間となり好ましくない。したがって、犠牲層１２の膜厚は、例えば５０ｎｍ以下とする。
また、犠牲層１２のＡｌＡｓＳｂの組成は、ＩｎＰ基板１１に擬似格子整合もしくは格子整合するように成分比が調整されていることが望ましい。少なくとも、デバイス層１３中に格子緩和による欠陥を発生しない範囲で、少なくとも擬似格子整合もしくは格子整合となっていることが好ましい。
【００５９】
このように、犠牲層１２は、ＡｌＡｓＳｂ層で形成されることから、ＧａＡｓ基板上メタモルフィックバッファ層２２上に擬似格子整合もしくは格子整合して形成される。
また犠牲層１２は、ＡｌＡｓＳｂ層で形成されることから、ＨＥＭＴ、ＨＢＴ、ＬＥＤ、ＬＤ、ＰＤ等を形成する複数層の化合物半導体層（一部絶縁層も含む）からなるデバイス層１３に対してエッチング選択性を有する。言い換えれば、犠牲層１２をＡｌＡｓＳｂ層で形成したことにより、ＡｌＡｓＳｂ層のエッチングに対してデバイス層１３を構成する層がエッチングされ難くなっている。
【００６０】
その後、前記図１（２）〜図２によって説明した工程もしくは図５（２）〜図６によって説明した工程と同様な工程を行う。
【００６１】
上記第３実施例の製造方法でも、第２実施例と同様に、犠牲層１２にＡｌＡｓＳｂ層を用いたことから、ＡｌＡｓＳｂ層はＧａＡｓ基板上メタモルフィックバッファ層２２上に擬似格子整合もしくは格子整合して形成される。さらに、ＡｌＡｓＳｂ層上にＩｎＰ層やＩｎＧａＡｓ層が擬似格子整合もしくは格子整合して形成される。また、ＡｌＡｓＳｂ層に対してエッチング耐性を有するデバイス層１３を形成したことから、ＡｌＡｓＳｂ層は、例えばＨＥＭＴ、ＨＢＴ、ＬＥＤ、ＬＤ、ＰＤ等が構成される化合物半導体層で形成されるデバイス層１３に対してエッチング選択性を有する。さらに、ＧａＡｓメタモルフィックバッファ層２２やＧａＡｓ基板２１に対しても選択的にエッチングが可能となる。これにより、ＧａＡｓ基板２１の再利用が可能となり、基板コストが低減される。このときのエッチング種としては、例えばフッ化アンモニア水、アンモニア水、フッ酸、塩酸もしくは燐酸より選択して用いる。
【００６２】
また、犠牲層１２を用いてデバイス層１３からＧａＡｓ基板上メタモルフィックバッファ層２２を剥離することができるので、ＧａＡｓ基板２１、メタモルフィックバッファ層２２の熱抵抗問題から逃れることが可能となり、メタモルフィックバッファ層２２の設計に対する制約がなくなる。よって、熱抵抗増加のために利用が困難であったメタモルフィックバッファ層の導入が可能となる。
【００６３】
上記第１実施例、第２実施例および第３実施例では、上記ＨＥＭＴ、ＨＢＴ、ＬＥＤ、ＬＤ、ＰＤ等を構成するデバイス層１３が形成されるＩｎＰ、ＩｎＧａＡｓ、ＩｎＧａＡｓＰなどの材料はフッ酸（ＨＦ）耐性が十分に高い。一方、上記ＡｌＡｓＳｂ層は、フッ酸に対する耐性が低い。このため、ＡｌＡｓＳｂ層はデバイス層１３の構成材料に対して十分なエッチング選択比を取ることができる。犠牲層１２のエッチング種としてフッ酸を用いたが、犠牲層１２とデバイス層１３の構成材料間のエッチング選択比を高くとることができる薬品であれば、如何なるエッチング種も用いることができる。
【００６４】
また、ＩｎＰ基板１１やＧａＡｓ基板２１とデバイス層１３とを分離できるため、デバイス層１３のＩｎＰ基板１１やＧａＡｓ基板２１が形成されていた側のデバイス層１３の加工が可能となる。これにより、新たなデバイス構造の形成が可能となり、デバイス特性の改善、向上を実現できる。
【００６５】
例えば、ＨＢＴの高速性に着目すると、最大発振周波数ｆmaxはベース−コレクタ間の容量によって制限される。その対策として、例えば、ＩｎＰ基板を剥離した後、コレクタプロセスを行うことにより、ｆmaxを改善する手法が報告されている（例えば、ＩＥＥＥ Transaction on Electron Devices vol.48 no.11pp.2606-2624参照）。しかしながら、この例では、基板を研磨、ウエットエッチング等により除去するため、低コスト化につながらず、また歩留まりの点で問題がある。一方、本発明の半導体装置の製造方法で開示した犠牲層のエピタキシャルリフトオフ技術を用いれば、基板の再利用による低コスト化を図りつつ、従来技術では困難であったデバイス層の基板側領域を直接加工することが可能となる。これにより、高速性や放熱性の向上が期待できる。
【００６６】
本発明の半導体装置の製造方法に係る一実施の形態（第４実施例）について説明する。
【００６７】
この第４実施例では、上記第２実施例および第３実施例において、ＡｌＡｓＳｂ層からなる犠牲層１２を形成した後でデバイス層１３を形成する前に、ＡｌＡｓ層（図示せず）を形成する。
【００６８】
このように、犠牲層１２のＡｌＡｓＳｂ層上にＡｌＡｓ層を形成することにより、アンチモン（Ｓｂ）のデバイス層１３側への表面偏析を食い止められ、デバイス層１３へのＳｂの混入が抑制されるという効果が得られる。
【００６９】
次に、上記デバイス層１３について説明する。上記デバイス層１３は、例えばＨＥＭＴ、ＨＢＴ、ＬＥＤ、ＬＤ、ＰＤ等を形成するための化合物半導体層からなるもので、例えば、ＩｎＰ層、ＩｎＧａＡｓ層、ＩｎＡｌＡｓ層、ＧａＡｓＳｂ層等で形成されている。
【００７０】
次に、ダブルへテロ接合バイポーラトランジスタ（ＤＨＢＴ）を形成する場合のデバイス層の構成例について、図１０の概略構成断面図によって説明する。
【００７１】
図１０に示すように、エピタキシャル成長技術によって、ＩｎＰ基板１１上に犠牲層１２をＡｌＡｓ0.56Ｓｂ0.44層で形成する。次いで、エピタキシャル成長技術によって、上記犠牲層１２上に、Ｉｎ0.53Ｇａ0.47Ａｓ層３１、コレクタ層となるｎ型ＩｎＰ層３２、ｎ型Ｉｎ0.53Ｇａ0.47Ａｓ層３３、ｎ型ＩｎＰ層３４、ベース−コレクタ・グレーデッド層３５、ベース層となるｐ型Ｉｎ0.53Ｇａ0.47Ａｓ層３６、エミッタ層となるｎ型ＩｎＰ層もしくはｎ型Ｉｎ0.52Ａｌ0.48Ａｓ層３７、ｎ型Ｉｎ0.52Ｇａ0.48Ａｓ層３８を順に積層する。このように、デバイス層１３を形成する。
【００７２】
その後、図示はしないが、各層を加工して、エミッタ電極、エミッタ層、ベース電極、ベース層、コレクタ電極、コレクタ層の形成を行い、ＤＨＢＴを形成する。次いで、ダブルＨＢＴを被覆する絶縁膜を形成した後、エミッタ電極、ベース電極、コレクタ電極に接続するエミッタ取り出し電極、ベース取り出し電極、コレクタ取り出し電極を形成する。一方、エミッタ取り出し電極、ベース取り出し電極、コレクタ取り出し電極に対応した電極を形成した支持基板を用意する。そして、エミッタ取り出し電極、ベース取り出し電極、コレクタ取り出し電極と支持基板に形成された電極同士が接合するように支持基板を上記基板１１側に接着もしくは接合する。その後、犠牲層１２をエッチングにより除去し、基板１１をＩｎ0.53Ｇａ0.47Ａｓ層３１より剥離する。
【００７３】
次に、シングルへテロ接合バイポーラトランジスタ（ＳＨＢＴ）を形成する場合のデバイス層の構成例について、図１１の概略構成断面図によって説明する。
【００７４】
図１１に示すように、エピタキシャル成長技術によって、ＩｎＰ基板１１上に犠牲層１２をＡｌＡｓ0.56Ｓｂ0.44層で形成する。次いで、エピタキシャル成長技術によって、上記犠牲層１２上にＩｎＰ保護層４１、ｎ型Ｉｎ0.53Ｇａ0.47Ａｓコレクタ層４２、ベース層となるｐ型Ｉｎ0.53Ｇａ0.47Ａｓ層４３、エミッタ層となるｎ型ＩｎＰ層もしくはｎ型Ｉｎ0.52Ａｌ0.48Ａｓ層４４、ｎ型Ｉｎ0.52Ｇａ0.48Ａｓ層４５を順に積層する。このように、デバイス層１３を形成する。
【００７５】
その後、図示はしないが、各層を加工して、エミッタ層、エミッタ電極、ベース層、ベース電極、コレクタ層、コレクタ電極の形成を行い、ＳＨＢＴを形成する。次いで、シングルＨＢＴを被覆する絶縁膜を形成した後、エミッタ層、ベース層、コレクタ層に接続するエミッタ電極、ベース電極、コレクタ電極を形成する。一方、エミッタ電極、ベース電極、コレクタ電極に対応した電極を形成した支持基板を用意する。そして、エミッタ電極、ベース電極、コレクタ電極と支持基板に形成された電極同士が接合するように支持基板を上記基板１１側に接着もしくは接合する。その後、犠牲層１２をエッチングにより除去し、基板１１をＩｎＰ層４１より剥離する。
【００７６】
次に、高電子移動度トランジスタ（ＨＥＭＴ）を形成する場合のデバイス層の構成例について、図１２の概略構成断面図によって説明する。
【００７７】
図１２に示すように、エピタキシャル成長技術によって、ＩｎＰ基板１１上に犠牲層１２をＡｌＡｓ0.56Ｓｂ0.44層で形成する。次いで、エピタキシャル成長技術によって、上記犠牲層１２上に、ＩｎＰ層５１、Ｉｎ0.53Ｇａ0.47Ａｓ層５２、ｎ型ＩｎＡｌＡｓ層５３、ｎ型Ｉｎ0.53Ｇａ0.47Ａｓ層５４を順に積層する。このように、デバイス層１３を形成する。
【００７８】
その後、図示はしないが、各層を加工してＨＥＭＴを形成する。次いで、ＨＥＭＴを被覆する絶縁膜を形成した後、ＨＥＭＴの各素子に接続する電極を形成する。次にＨＥＭＴと支持基板１１側に一方、ＨＥＭＴの電極に対応した電極を形成した支持基板を用意する。そして、ＨＥＭＴの電極と支持基板に形成された電極同士とが接合するように支持基板を上記基板１１側に接着もしくは接合する。その後、犠牲層１２をエッチングにより除去し、基板１１をＩｎＰ層５１より剥離する。
【００７９】
次に、発光ダイオード（ＬＥＤ）を形成する場合のデバイス層の構成例について、図１３の概略構成断面図によって説明する。
【００８０】
図１３に示すように、エピタキシャル成長技術によって、ＩｎＰ基板１１上に犠牲層１２をＡｌＡｓ0.56Ｓｂ0.44層で形成する。次いで、エピタキシャル成長技術によって、上記犠牲層１２上に、ｎ型ＩｎＰ層６１、ＩｎＧａＡｓＰ層６２、ｐ型ＩｎＰ層６３、ｐ型ＩｎＧａＡｓＰ層６４を順に積層する。このように、デバイス層１３を形成する。
【００８１】
その後、図示はしないが、各層を加工してＬＥＤを形成する。次いで、ＬＥＤを被覆する絶縁膜を形成した後、ＬＥＤの各素子に接続する電極を形成する。一方、ＬＥＤの電極に対応した電極を形成した支持基板を用意する。そして、ＬＥＤの電極と支持基板に形成された電極同士とが接合するように支持基板を上記基板１１側に接着もしくは接合する。その後、犠牲層１２をエッチングにより除去し、基板１１をｎ型ＩｎＰ層６１より剥離する。
【００８２】
次に、レーザダイオード（ＬＤ）を形成する場合のデバイス層の構成例について、図１４の概略構成断面図によって説明する。
【００８３】
図１４に示すように、エピタキシャル成長技術によって、ＩｎＰ基板１１上に犠牲層１２をＡｌＡｓ0.56Ｓｂ0.44層で形成する。次いで、エピタキシャル成長技術によって、上記犠牲層１２上に、ｎ型ＩｎＰ層７１、ｎ型ＩｎＧａＡｌＡｓ層７２、ＩｎＧａＡｓ層もしくはＧａＡｓ層７３、ｐ型ＩｎＧａＡｌＡｓ層７４、ｐ型ＩｎＰ層７５を順に積層する。このように、デバイス層１３を形成する。
【００８４】
その後、図示はしないが、各層を加工してＬＤを形成する。次いで、ＬＤを被覆する絶縁膜を形成した後、ＬＤの各素子に接続する電極を形成する。一方、ＬＤの電極に対応した電極を形成した支持基板を用意する。そして、ＬＤの電極と支持基板に形成された電極同士とが接合するように支持基板を上記基板１１側に接着もしくは接合する。その後、犠牲層１２をエッチングにより除去し、基板１１をｎ型ＩｎＰ層６１より剥離する。
【００８５】
次に、フォトダイオード（ＰＤ）を形成する場合のデバイス層の構成例について、図１５の概略構成断面図によって説明する。
【００８６】
図１５に示すように、エピタキシャル成長技術によって、ＩｎＰ基板１１上に犠牲層１２をＡｌＡｓ0.56Ｓｂ0.44層で形成する。次いで、エピタキシャル成長技術によって、上記犠牲層１２上に、ｎ型ＩｎＰ層８１、ｎ型ＩｎＧａＡｓ層８２、ｐ型ＩｎＧａＡｓ層８８を順に積層する。このように、デバイス層１３を形成する。
【００８７】
その後、図示はしないが、各層を加工してＰＤを形成する。次いで、ＰＤを被覆する絶縁膜を形成した後、ＰＤの各素子に接続する電極を形成する。一方、ＰＤの電極に対応した電極を形成した支持基板を用意する。そして、ＰＤの電極と支持基板に形成された電極同士とが接合するように支持基板を上記基板１１側に接着もしくは接合する。その後、犠牲層１２をエッチングにより除去し、基板１１をｎ型ＩｎＰ層６１より剥離する。
【００８８】
上記ＤＨＢＴ、ＳＨＢＴ、ＨＥＭＴ、ＬＥＤ、ＬＤ、ＰＤ等を形成する場合において、ＩｎＰ基板１１上にＡｌＡｓＳｂ層からなる犠牲層１２を適用した一例を説明したが、犠牲層１２はＡｌＡｓ層であってもよい。またＧａＡｓ基板上のメタモルフィックバッファ層上に擬似格子整合もしくは格子整合するＡｌＡｓ層もしくはＡｌＡｓＳｂ層からなる犠牲層１２を形成した場合も、同様に適用できる。
【００８９】
次に、上記ＤＨＢＴを形成する製造方法の一例（第５実施例）を、図１６〜図２０の製造工程断面図によって説明する。
【００９０】
図１６（１）に示すように、エピタキシャル成長技術によって、ＩｎＰ基板１１上に犠牲層１２をＡｌＡｓ0.56Ｓｂ0.44層で形成する。次いで、エピタキシャル成長技術によって、上記犠牲層１２上に、Ｉｎ0.53Ｇａ0.47Ａｓ層３１、コレクタ層となるｎ型ＩｎＰ層３２、ｎ型Ｉｎ0.53Ｇａ0.47Ａｓ層３３、ｎ型ＩｎＰ層３４、ベース−コレクタ・グレーデッド層３５、ベース層となるｐ型Ｉｎ0.53Ｇａ0.47Ａｓ層３６、エミッタ層となるｎ型ＩｎＰ層もしくはｎ型Ｉｎ0.52Ａｌ0.48Ａｓ層３７、ｎ型Ｉｎ0.52Ｇａ0.48Ａｓ層３８を順に積層する。このように、デバイス層１３を形成する。
【００９１】
次に、図１６（２）に示すように、電極層を形成した後、ｎ型Ｉｎ0.52Ｇａ0.48Ａｓ層３８、ｎ型ＩｎＰ層もしくはｎ型Ｉｎ0.52Ａｌ0.48Ａｓ層３７を加工してエミッタＥおよびエミッタ電極３０１を形成する。
【００９２】
次に、図１７（３）に示すように、ｐ型Ｉｎ0.53Ｇａ0.47Ａｓ層３６上にベース電極３０２を形成する。
【００９３】
次に、図１７（４）に示すように、ｐ型Ｉｎ0.53Ｇａ0.47Ａｓ層３６、ベース−コレクタ・グレーデッド層３５、ｎ型ＩｎＰ層３４を加工した後、ｎ型Ｉｎ0.53Ｇａ0.47Ａｓ層３３上にコレクタ電極３０３を形成する。
【００９４】
次に、図１８（５）に示すように、ｎ型Ｉｎ0.53Ｇａ0.47Ａｓ層３３、ｎ型ＩｎＰ層３２を加工して素子分離を行い、ＤＨＢＴを形成する。
【００９５】
次に、図１８（６）に示すように、ＤＨＢＴを被覆する絶縁膜３１０を形成した後、エミッタ電極３０１、ベース電極３０２、コレクタ電極３０３のそれぞれに接続するエミッタ取り出し電極３１１、ベース取り出し電極３１２、コレクタ取り出し電極３１３を形成する。
【００９６】
次に、図１９（７）に示すように、一方、エミッタ取り出し電極３１１、ベース取り出し電極３１２、コレクタ取り出し電極３１３に対応した電極を形成した支持基板１６を用意する。そして、エミッタ取り出し電極３１１、ベース取り出し電極３１２、コレクタ取り出し電極３１３と支持基板に形成された電極１６１、１６２、１６３同士が接合するように支持基板１６を上記基板１１側に接着もしくは接合する。
【００９７】
次に、図２０（８）に示すように、その後、犠牲層１２〔前記図１６（１）参照〕をエッチングにより除去し、基板１１〔前記図１９（７）参照〕をＩｎ0.53Ｇａ0.47Ａｓ層３１より剥離する。
【００９８】
上記ＤＨＢＴの製造方法と同様に、ＳＨＢＴ、ＨＥＭＴ、ＬＥＤ、ＬＤ、ＰＤ等を製造する場合においても、ＩｎＰ基板１１上にＡｌＡｓＳｂ層からなる犠牲層１２を形成した後、所定のデバイス層１３を形成し、このデバイス層１３にＳＨＢＴ、ＨＥＭＴ、ＬＥＤ、ＬＤ、ＰＤ等の半導体装置を形成する。その後、半導体装置を被覆する絶縁膜１４を形成し、さらに電極を形成した後、絶縁膜１４に支持基板１６を接合もしくは接着する。そして、犠牲層１２を除去してＩｎＰ基板１１を剥離する。これにより、ＩｎＰ基板１１の再利用が可能になる。また、ＧａＡｓ基板上のメタモルフィックバッファ層上にＡｌＡｓＳｂ層からなる犠牲層１２を形成した場合も、同様に、メタモルフィックバッファ層を含むＧａＡｓ基板の再利用が可能になる。
【００９９】
上記各実施例において、犠牲層１２およびデバイス層１３の各化合物半導体層の組成は、犠牲層１２の場合には下地のＩｎＰ基板１１もしくはガリウムヒ素基板上のメタモルフィックバッファ層２２に擬似格子整合もしくは格子整合する範囲で変更が可能であり、デバイス層１３の場合には下地の犠牲層１２に擬似格子整合もしくは格子整合する範囲で変更が可能である。また、各化合物半導体層のドーパントには、シリコン（Ｓｉ）、炭素（Ｃ）の他にセレン（Ｓｅ）、テルル（Ｔｅ）、亜鉛（Ｚｎ）、マグネシウム（Ｍｇ）を適宜選択して用いる。
【０１００】
上記各実施例において、絶縁膜１４に支持基板１６を張り合わせる際に、絶縁膜１４上に樹脂層を形成し、その樹脂層に上記支持基板１６を張り合わせることもできる。上記樹脂層としては、例えば接着性を有する樹脂を用いる。
【０１０１】
上記各実施例では、デバイス層１３にデバイスを形成した後、デバイスを被覆する絶縁膜を形成したが、あらかじめ支持基板側にデバイスを形成しておき、そのデバイスを支持する支持基板を上記デバイス層１３に張り付けてもよい。この場合、支持基板に形成されたデバイスは、例えば絶縁膜で被覆保護しておき、この絶縁膜を上記デバイス層１３に張り付けるようにする。
【０１０２】
また、上記半導体装置の製造方法に係る各実施例により形成されるデバイス層を用いて半導体装置を形成することができる。このように形成された半導体装置は、ＩｎＰ基板１１もしくはメタモルフィックバッファ層２２に格子整合もしくは擬似格子整合されたデバイス層１３が形成されるので、半導体装置のコストが低減できるとともに、半導体装置のデバイス層１３の両面にデバイスの形成が可能となるので、デバイスのサイズ縮小化、高性能化を実現することができる。
【０１０３】
また、上記各実施例では、デバイス層１３に高電子移動度トランジスタ（以下、ＨＥＭＴと記す）、ヘテロ接合バイポーラトランジスタ（以下、ＨＢＴと記す）などの電子デバイスや発光ダイオード（以下、ＬＥＤと記す）、レーザダイオード（以下、ＬＤと記す）、フォトダイオード（以下、ＰＤと記す）などの受発光デバイスを形成することができる。そして、前述したように、例えばへテロ接合バイポーラトランジスタであれば、本発明の犠牲層を用いずにデバイス層を形成したＨＢＴと比較して、コレクタ電流に対する電流増幅率が大きくなるという効果が得られる。また、このような素子特性の向上は、他の電子デバイスや受発光デバイスでも得られる。
【０１０４】
次に、本発明の電子機器に係る一実施の形態（実施例）について、図２１によって説明する。図２１は無線回路の一例を示すものである。
【０１０５】
図２１に示すように、無線回路２００は、信号電波を送受信するアンテナ２１０を備え、スイッチ２２０により受信側での動作と送信側での動作を切り替えるようになっている。受信側には、アンテナ２１０で受信した信号電波をフィルタ２２１によりノイズ除去し、ダウンコンバータモジュール２３０に入力される。そして、ダウンコンバータモジュール２３０から出力された信号はミキサによりシンセサイザモジュール２４０からの信号が混合され、例えば通信プロセッサ（図示せず）へ出力される。一方、通信プロセッサ（図示せず）より出力された通信信号はシンセサイザモジュール２４０に入力され、パワーアンプモジュール２５０で増幅され、アイソレータ２２２、フィルタ２２３を通してアンテナ２１０より送信される。
【０１０６】
上記スイッチ２２０を構成するスイッチング回路に用いられるスイッチングトランジスタ（図示せず）、ダウンコンバータモジュール２３０の一部を構成するアンプ２３１（増幅回路）に用いられる増幅トランジスタ（図示せず）、上記パワーアンプモジュール２５０の一部を構成するパワーアンプ２５１（増幅回路）に用いられるパワートランジスタ（図示せず）等に、本発明の半導体装置を用いることができる。
【０１０７】
上記無線回路は、例えば携帯電話端末の無線回路に搭載できる。また、上記無線回路は一例であって、上記無線回路と異なる構成のものであっても、トランジスタを有する増幅回路やスイッチング回路を有するものであれば、その増幅回路やスイッチング回路のトランジスタに本発明の半導体装置を適用することができる。
【０１０８】
また、本発明の半導体装置は、無線回路の一部のトランジスタへの適用にとどまらず、上述したように、発光ダイオード（以下、ＬＥＤと記す）、レーザダイオード（以下、ＬＤと記す）、フォトダイオード（以下、ＰＤと記す）などの発光デバイス、受光デバイス等の受発光デバイス等を成すことができることから、これらの発光デバイスや受光デバイスが用いられている電子機器も適用範囲である。
【０１０９】
上記電子機器では、デバイスのサイズ縮小化、高性能化を実現することができ、低コスト化が実現できる半導体装置を用いることができるので、電子機器のサイズ縮小化、高性能化を実現するとともに、コストの低減が図れる。
【図面の簡単な説明】
【０１１０】
【図１】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図２】本発明の半導体装置の製造方法に係る一実施の形態（第１実施例）を示した製造工程断面図である。
【図３】特性評価した本発明の製造方法で形成されるＤＨＢＴのデバイス層を示した概略構成断面図である。
【図４】電流増幅率のコレクタ電流依存性を示した図面である。
【図５】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図６】本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を示した製造工程断面図である。
【図７】ＡｌＡｓＳｂ層のＥｃ，Ｅｖの位置と格子定数の関係図である。
【図８】エッチング速度と犠牲層の膜厚との関係図である。
【図９】本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を示した概略構成断面図である。
【図１０】ダブルＨＢＴを形成する場合のデバイス層の構成例を示した概略構成断面図である。
【図１１】シングルＨＢＴを形成する場合のデバイス層の構成例を示した概略構成断面図である。
【図１２】ＨＥＭＴを形成する場合のデバイス層の構成例を示した概略構成断面図である。
【図１３】ＬＥＤを形成する場合のデバイス層の構成例を示した概略構成断面図である。
【図１４】ＬＤを形成する場合のデバイス層の構成例を示した概略構成断面図である。
【図１５】ＰＤを形成する場合のデバイス層の構成例を示した概略構成断面図である。
【図１６】ＤＨＢＴを形成する製造方法の一例を示した製造工程断面図である。
【図１７】ＤＨＢＴを形成する製造方法の一例を示した製造工程断面図である。
【図１８】ＤＨＢＴを形成する製造方法の一例を示した製造工程断面図である。
【図１９】ＤＨＢＴを形成する製造方法の一例を示した製造工程断面図である。
【図２０】ＤＨＢＴを形成する製造方法の一例を示した製造工程断面図である。
【図２１】本発明の電子機器に係る一実施の形態（実施例）を示したブロック図である。
【符号の説明】
【０１１１】
１１…ＩｎＰ基板、１２…犠牲層、１３…デバイス層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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