(57)【要約】【課題】ワードラインとＰ−Ｎダイオードとの間にＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）を結合して２つ以上のデータを記憶させ、構造が簡単でセルサイズが小さい磁気抵抗ラム（ＭＲＡＭ）用セルを具現する。【解決手段】半導体基板にドーピングされたＮ＋領域と、前記Ｎ＋領域のライン上にドーピングされたＰ型の不純物領域でなるＰ−Ｎダイオード、前記Ｐ型の不純物領域の上に積層されたバリヤー導電層、前記バリヤー導電層の上部に積層されたＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）、及び前記ＭＴＪの上部に積層されたワードライン、を備えるＭＲＡＭセルを含み、前記ワードラインに印加される電圧の大きさに従って前記ＭＴＪに流れる電流を制御し、前記ＭＲＡＭセルにデータを書き込み、読み出すことを特徴とする。【選択図】図３
2008300863.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にドーピングされたＮ＋領域と、前記Ｎ＋領域のライン上にドーピングされたＰ型の不純物領域でなるＰ−Ｎダイオード、
前記Ｐ型の不純物領域の上に積層されたバリヤー導電層、
前記バリヤー導電層の上部に積層されたＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）、及び
前記ＭＴＪの上部に積層されたワードライン、を備えるＭＲＡＭ（磁気抵抗ラム）セルを含み、
前記ワードラインに印加される電圧の大きさに従って前記ＭＴＪに流れる電流を制御し、前記ＭＲＡＭセルにデータを書き込み、読み出すことを特徴とする磁気抵抗ラム。
【請求項２】
半導体基板上に蒸着された酸化膜、
前記酸化膜上に積層されたＮ型のポリシリコンと、前記Ｎ型のポリシリコンのライン上にドーピングされたＰ型の不純物領域でなるＰ−Ｎダイオード、
前記Ｐ型の不純物領域の上に積層されたバリヤー導電層、
前記バリヤー導電層の上部に積層されたＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）、及び
前記ＭＴＪの上部に積層されたワードライン、を備えるＭＲＡＭ（磁気抵抗ラム）セルを含み、
前記ワードラインに印加される電圧の大きさに従って前記ＭＴＪに流れる電流を制御し、前記ＭＲＡＭセルにデータを書き込み、読み出すことを特徴とする磁気抵抗ラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は磁気抵抗ラム（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ＲａｎｄｏｍＡｃｃｅｓｓ  Ｍｅｍｏｒｙ：以下、ＭＲＡＭと記す）に係り、特に、ワードラインとＰ−Ｎダイオードとの間にＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ：以下、ＭＴＪと記す）を備え、少なくとも２つ以上のデータを記憶するメモリセル等がＮＡＮＤ型に直列連結されてデータを読み出す／書き込む磁気抵抗ラムに関する。
【背景技術】
【０００２】
大部分の半導体メモリ製造会社等は、次世代記憶素子の１つとして強磁性体物質を利用したＭＲＡＭを開発している。ＭＲＡＭは、磁気物質の薄膜に磁気分極（Ｍａｇｎｅｔｉｃ  Ｐｏｌａｒｉｚａｔｉｏｎ）状態を貯蔵する形態のメモリであり、ビットライン電流とワードライン電流の組合せにより生成された磁場によって磁気分極状態を変更、又は感知することにより書込み／読出し動作が行われる。
【０００３】
このようなＭＲＡＭは、一般にＧＭＲ（Ｇｉａｎｔ  Ｍａｇｎｅｔｏ  Ｒｅｓｉｓｔａｎｃｅ）、ＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）等の多くの種類のセルで構成されている。すなわち、ＭＲＡＭはスピンが電子の伝達現象に至大なる影響を及ぼすという原理に基づき発生する巨大磁気抵抗（ＧＭＲ）現象や、スピン偏極磁気透過現象を利用してメモリ素子を具現する。
【０００４】
先ず、巨大磁気抵抗（ＧＭＲ）現象を利用したＭＲＡＭは、非磁性層を間に置いた２つの磁性層でのスピン方向が異なる場合、スピン方向が同じ場合より抵抗が大きく異なるという原理を利用して具現される。そして、スピン偏極磁気透過現象を利用したＭＲＡＭは、絶縁層を間に置いた２つの磁性層でスピン方向が同じ場合、スピン方向が異なる場合より電流透過が遥かによく発生するという原理を利用して具現される。
【０００５】
このような従来のＭＲＡＭは、図１に示されているように、１つのスイッチング素子Ｔと１つのＭＴＪを備えて１Ｔ＋１ＭＴＪの構造を有する。ここで、ＭＴＪは図２（ａ）及び図２（ｂ）と同じ構造を有する。
【０００６】
具体的に、ＭＴＪは固定強磁性層（Ｆｉｘｅｄ  ｍａｇｎｅｔｉｃ  ｌａｙｅｒ）４、トンネル接合層（Ｔｕｎｎｅｌ  ｊｕｎｃｔｉｏｎ  ｌａｙｅｒ）３及び可変強磁性層（Ｆｒｅｅ  ｍａｇｎｅｔｉｃ  ｌａｙｅｒ）２が積層され構成されている。ここで、可変強磁性層２と固定強磁性層４は大凡ＮｉＦｅＣｏ／ＣｏＦｅで構成され、トンネル接合層３はＡｌ２Ｏ３で構成されている。そして、可変強磁性層２と固定強磁性層４は互いに異なる厚さを有する。このような厚さの差により固定強磁性層４は、強い磁場でのみ磁気分極状態が変化し、可変強磁性層２は弱い磁場でも磁気分極状態が変化する。
【０００７】
図２（ａ）は、可変強磁性層２と固定強磁性層４の磁化方向が同じ状態を示す図である。このような場合、センシング電流が大きい。その反面、図２ｂは可変強磁性層２と固定強磁性層４の磁化方向が逆の場合を示す図である。このような場合、センシング電流が小さい。ここで、可変強磁性層２は外部磁場により磁化極性の方向が変化し、この可変強磁性層２の磁化極性の方向に従い“０”又は“１”の情報が記憶される。したがって、書込み時には固定強磁性層４は磁気分極状態が変化せず、可変強磁性層２のみ磁気分極状態が変化する。
【０００８】
具体的に、ＭＲＡＭセルは図１に示されているように、複数のワードラインＷＬ１〜ＷＬ４と複数のビットラインＢＬ１、ＢＬ２及びこれらにより選択されるセル１を備えている。さらに、複数のビットラインＢＬ１、ＢＬ２と各々連結されるセンスアンプＳＡ１、ＳＡ２を備えている。
【０００９】
このような構造を有する従来のＭＲＡＭセルは、ワードラインＷＬ４選択信号によりセル１が選択され、スイッチング素子Ｔを介してＭＴＪに一定の電圧が印加されると、ＭＴＪの極性に従いビットラインＢＬ２に流れるセンシング電流が変化する。したがって、このセンシング電流をセンスアンプＳＡ２により増幅することにより、データを読み出すことができるようになる。
【００１０】
しかし、前述したように作動する従来のＭＲＡＭは、１つのセルが１Ｔ＋１ＭＴＪの構造を有するためセルの構造が複雑である。すなわち、１つのセルがトランジスタＴとＭＴＪを別に備えるためセルの構造が複雑であり、これを具現するための工程が難しい。さらに、従来のＭＲＡＭセルはその構造的な問題点により、セルサイズの面においても不利であるという問題点がある。
【００１１】
【非特許文献１】ＩＳＳＣＣ（ＩＥＥＥ国際固体回路会議、２０００年２月）論文要旨集、第１２８頁〜第１２９頁
【非特許文献２】ＩＳＳＣＣ（ＩＥＥＥ国際固体回路会議、２０００年２月）論文要旨集、第１３０頁〜第１３１頁
【発明の開示】
【発明が解決しようとする課題】
【００１２】
そこで本発明の目的は上記種々の問題を解決するため、ワードラインとＰ−Ｎダイオードとの間にＭＴＪを結合して２つ以上のデータを記憶させ、構造が簡単でセルサイズが小さいＭＲＡＭ用セルを具現することにある。
【課題を解決するための手段】
【００１３】
上記の技術的課題を解決するためになされた本発明による磁気抵抗ラム（ＭＲＡＭ）は、半導体基板にドーピングされたＮ＋領域と、前記Ｎ＋領域のライン上にドーピングされたＰ型の不純物領域でなるＰ−Ｎダイオード、前記Ｐ型の不純物領域の上に積層されたバリヤー導電層、前記バリヤー導電層の上部に積層されたＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌ  Ｊｕｎｃｔｉｏｎ）、及び前記ＭＴＪの上部に積層されたワードライン、を備えるＭＲＡＭセルを含み、前記ワードラインに印加される電圧の大きさに従って前記ＭＴＪに流れる電流を制御し、前記ＭＲＡＭセルにデータを書き込み、読み出すことを特徴とする。
【発明の効果】
【００１４】
前述のように、本発明はＭＲＡＭセルを簡単な構造に構成することができるので、そのセルアレイとＭＲＡＭの構造が改善されるに伴いそのための工程を改善することができる。
なお、本発明により改善された構造はＭＲＡＭのセルサイズを縮小してセンシングマージンを改善するという効果が得られる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照して本発明の望ましい実施形態を説明する。
【実施例】
【００１６】
図３（ａ）及び図３（ｂ）のＭＲＡＭセルは、Ｐ−Ｎダイオード素子のＰ型の不純物領域３３の上にＭＴＪ１５を積層した構造である。
【００１７】
その構造を見ると、本発明に係るＭＲＡＭセルは半導体基板３１にＮ＋領域３２をドーピングし、Ｎ＋領域３２のライン上にＰ型の不純物領域３３をドーピングしてＰ−Ｎダイオードを形成する。そして、Ｐ型の不純物領域３３の上にはバリヤー（Ｂａｒｒｉｅｒ）導電層２０が積層される。バリヤー導電層２０の上には固定強磁性層１３、トンネル接合層１２及び可変強磁性層１１でなるＭＴＪ１５が積層され、ＭＴＪ１５の上にワードライン１０が形成されている。
【００１８】
図４（ａ）及び図４（ｂ）は、ＭＲＡＭセル構造の他の実施の形態である。
【００１９】
その構造を見ると、本発明に係るＭＲＡＭセルは半導体基板３１上に酸化膜３２が蒸着され、酸化膜３２上に蒸着されたＮ型のポリシリコン３３のライン上にＰ型の不純物領域３４をドーピングしてＰ−Ｎダイオードを形成する。そして、Ｐ型の不純物領域３４の上にはバリヤー導電層２０が積層される。バリヤー導電層２０の上には固定強磁性層１３、トンネル接合層１２及び可変強磁性層１１からなるＭＴＪ１５が積層され、ＭＴＪ１５の上にワードライン１０が形成されている。
【００２０】
このような構成を有するＭＲＡＭセルの動作過程を見ると、次の通りである。
【００２１】
ＭＲＡＭセルは、ＭＴＪ１５の可変強磁性層１１の磁化方向に従いロジック“１”又はロジック“０”のデータを書き込む。図３（ａ）及び図４（ａ）は、ロジック“１”を記憶する磁化状態を例示した図である。図３（ｂ）及び図４（ｂ）は、ロジック“０”を記憶する磁化状態を例示した図である。
【００２２】
先ず、ＭＲＡＭセルの書込み動作は、Ｐ−Ｎダイオードに一定のトリガー電圧が印加された状態で、書込み電流を生成するために、一定のレベルの電圧がワードライン１０を介して印加されることにより行われる。このとき、ワードライン１０に印加される電圧レベルに従いＭＴＪ１５の可変強磁性層１１の磁化方向が決められる。すなわち、ＭＲＡＭセルにはワードライン１０に供給される電流の量に従い、各々ロジック“１”又はロジック“０”が書込まれる。
【００２３】
また、ＭＲＡＭセルの読出し動作は、ＭＴＪ１５の可変強磁性層１１の磁化方向に従い変化する電流の量をセンシングすることにより行われる。具体的に、ワードライン１０とＰ−Ｎダイオードとの間に流れる電流Ｉ１の量に従いＭＴＪ１５の磁化方向が変化し、それに従いＭＲＡＭセルでセンシングされる電流の量が変化する。
【００２４】
すなわち、ワードライン１０に一定のトリガー電圧が印加され、Ｐ−Ｎダイオードに一定のセンシング電圧が印加されると、ＭＴＪ１５にトンネリング電流Ｉ１が流れる。このとき、固定強磁性層１３と可変強磁性層１１の磁化極性方向が図３（ａ）及び図４（ａ）のように同一であれば、センシング電流が大きい。その反面、固定強磁性層１３と可変強磁性層１１の磁化方向が図３（ｂ）及び図４（ｂ）のように逆であれば、センシング電流が小さい。したがって、ＭＲＡＭセルに流れるセンシング電流の量の多少を感知して可変強磁性層１１の磁化方向を感知し、ＭＲＡＭセルに貯蔵された情報がセンシングされる。
【００２５】
一方、図５はワードラインＷＬの電圧に従い電流の大きさが変化することを示すグラフである。
【００２６】
ワードライン１０に一定のトリガー電圧が印加された状態で、ＭＴＪ１５に流れる電流が大きければロジック“１”のデータが書き込まれたものであり、電流が小さければロジック“０”のデータが書き込まれたものである。したがって、ＭＴＪ１５に流れる電流Ｉ１の量に従ってＭＴＪ１５の磁化方向が決められ、ＭＲＡＭセルにデータを書き込む。さらに、センシングされる電流の量に従い、ビットラインに貯蔵しようとするデータを伝達できることになる。
【００２７】
したがって、本発明はワードライン１０とＰ−Ｎダイオードとの間にＭＴＪ１５を構成し、ＭＴＪ１５に流れる電流を制御して２つ以上のデータをＭＲＡＭセルに読出し及び書込みするＭＲＡＭを構成する。
【００２８】
このような構造を有する本発明に係るＭＲＡＭセルは、図６のようなシンボルで表わすことができる。以下では、ＭＲＡＭセルを図６のようなシンボルに代替して表わす。
【００２９】
前述したＭＲＡＭセルのアレイに関する構造を説明する。先ず、図７は本発明の、第１の実施の形態に係るＭＲＡＭのセルアレイを示す図である。
【００３０】
図７に示したＭＲＡＭセルアレイは、複数のワードラインＷＬ１＿０〜ＷＬｎ＿０、ＷＬ１＿１〜ＷＬｎ＿１と複数のビットラインＢＬ１〜ＢＬｎを備えている。さらに、複数のビットラインＢＬ１〜ＢＬｎに各々連結された複数のセンスアンプＳＡ１〜ＳＡｎを備えている。そして、複数のセンスアンプＳＡ１〜ＳＡｎはセンスアンプイネーブル信号ＳＥＮの入力に従い増幅されたデータ信号ＳＡ＿ＯＵＴを出力する。
【００３１】
ここで、ＭＲＡＭセルアレイはｎ個のＭＲＡＭセルがソースとドレインとの間の結合で直列に連結され、直列に連結されたｎ個のＭＲＡＭセルの一端はビットラインＢＬ（ＢＬ１・・・ＢＬｎのいずれか）に連結される。そして、直列に連結されたｎ個のＭＲＡＭセルの他の一端はセルプレートＣＰに連結される。このような構造をＮＡＮＤ型に直列連結されたＭＲＡＭセルグループという。ｎ個のＭＲＡＭセルグループに含まれた各々のＭＲＡＭセル１１１、１２１、１３１、１４１のドレインはビットラインＢＬに連結される。そして、ＭＲＡＭセル１１ｎ、１２ｎ、１３ｎ、１４ｎのソースは各々ダイオードＤ１、Ｄ２、Ｄ３、Ｄ４を介してセルプレートＣＰに連結される。
【００３２】
さらに、１つのビットラインＢＬには複数のＭＲＡＭセルグループが連結される。ＭＲＡＭセルグループをなすＭＲＡＭセル等のゲートには、ワードラインＷＬ（ＷＬ１＿０〜ＷＬｎ＿０、ＷＬ１＿１〜ＷＬｎ＿１のいずれか）が各々連結される。ここで、１つのＭＲＡＭセルグループをなす各々のＭＲＡＭセル１１１・・・１１ｎと、他のビットラインＢＬに連結されたＭＲＡＭセルグループのＭＲＡＭセル１２１・・・１２ｎは、ワードラインＷＬ１＿０・・・ＷＬｎ＿０を共通に用いる。
【００３３】
さらに、ＭＲＡＭセルグループに含まれた各々のＭＲＡＭセル１３１・・・１３ｎと他のビットラインＢＬに連結されたＭＲＡＭセルグループの各々のＭＲＡＭセル１４１・・・１４ｎもワードラインＷＬ＿１・・・ＷＬｎ＿１を共通に用いる。そして、各々のＭＲＡＭセルグループとセルプレートＣＰとの間にはダイオードＤ１、Ｄ２、Ｄ３、Ｄ４が各々連結される。
【００３４】
一方、本発明に係る第２の実施の形態は図８のような構成を有することができる。
【００３５】
図８に示したＭＲＡＭセルアレイは、複数のワードラインＷＬ１・・・ＷＬｎと複数のビットラインＢＬ及びそれに対応する複数のビットラインバーＢＬＢを備えている。さらに、一対のビットラインＢＬとビットラインバーＢＬＢに共通に連結されるセンスアンプＳＡを備えている。
【００３６】
ＭＲＡＭセル２１１・・・２１ｎ、２２１・・・２２ｎは、各々ソースとドレインがＮＡＮＤ型に直列連結される。スイッチングトランジスタＮ１の一端はビットラインに連結され、スイッチングトランジスタＮ２の一端はビットラインバーＢＬＢに各々連結される。そして、スイッチングトランジスタＮ１の他の一端とセルプレートＣＰとの間には、ＮＡＮＤ型に直列連結されたＭＲＡＭセル２１１・・・２１ｎが連結される。ＭＲＡＭセル２１ｎのソースとセルプレートＣＰとの間にはダイオードＤ５が構成される。さらに、スイッチングトランジスタＮ２の他の一端とセルプレートＣＰとの間には、ＮＡＮＤ型に直列連結されたＭＲＡＭセル２２１・・・２２ｎが連結される。ＭＲＡＭセル２２ｎのソースとセルプレートＣＰとの間にはダイオードＤ６が構成される。
【００３７】
なお、スイッチングトランジスタＮ１のゲートにはスイッチング制御信号ＣＳＷ１が印加され、スイッチングトランジスタＮ２のゲートにはスイッチング制御信号ＣＳＷ２が印加される。同一のビットラインＢＬとビットラインバーＢＬＢに構成されるＭＲＡＭセル等のゲートにはワードラインＷＬ１・・・ＷＬｎが共通に連結される。
【００３８】
さらに、本発明に係る第３の実施の形態は図９のような構成を有することができる。
【００３９】
図９に示したＭＲＡＭセルアレイは、複数のワードラインＷＬ１・・・ＷＬｎと、複数のビットラインＢＬ及びそれに対応する複数のビットラインバーＢＬＢを備えている。さらに、一対のビットラインＢＬとビットラインバーＢＬＢに共通に連結されるセンスアンプＳＡを備えている。
【００４０】
ＭＲＡＭセル３１１・・・３１ｎ、３２１・・・３２ｎは、各々ソースとドレインとの間の結合でＮＡＮＤ型に直列連結される。スイッチングトランジスタＮ３の一端はビットラインＢＬに連結され、スイッチングトランジスタＮ４の一端はビットラインバーＢＬＢに各々連結される。そして、スイッチングトランジスタＮ３の他の一端とセルプレートＣＰとの間には、ＮＡＮＤ型に直列連結されたＭＲＡＭセル３１１・・・３１ｎが連結される。ＭＲＡＭセル３１ｎのソースとセルプレートＣＰとの間にはダイオードＤ７が構成される。
【００４１】
さらに、スイッチングトランジスタＮ４の他の一端とセルプレートＣＰとの間には、ＮＡＮＤ型に直列連結されたＭＲＡＭセル３２１・・・３２ｎが連結される。ＭＲＡＭセル３２ｎのソースとセルプレートＣＰとの間にはダイオードＤ８が構成される。そして、スイッチングトランジスタＮ３、Ｎ４のゲートにはスイッチング制御信号ＣＳＷ３が共通に印加される。同一のビットラインＢＬとＢＬＢに構成されるＭＲＡＭセル等のゲートにはワードラインＷＬ１・・・ＷＬｎが共通に連結される。
【００４２】
さらに、本発明に係る第４の実施の形態は図１０のような構成を有することができる。
【００４３】
図１０に示したＭＲＡＭセルアレイは複数のワードラインＷＬ１・・・ＷＬｎと、複数のビットラインＢＬ１・・・ＢＬｎを備えている。さらに、ビットラインＢＬ１・・・ＢＬｎに各々連結される複数のセンスアンプＳＡ１・・・ＳＡｎを備えている。
【００４４】
ＭＲＡＭセル４１１・・・４１ｎ、４２１・・・４２ｎは、各々ソースとドレインとの間の結合でＮＡＮＤ型に直列連結される。スイッチングトランジスタＮ５の一端がビットラインＢＬ１に連結され、スイッチングトランジスタＮ６の一端がＢＬｎに各々連結される。そして、スイッチングトランジスタＮ５の他の一端とセルプレートＣＰとの間には、ＮＡＮＤ型に直列連結されたＭＲＡＭセル４１１・・・４１ｎが連結される。ＭＲＡＭセル４１ｎのソースとセルプレートＣＰとの間にはダイオードＤ９が構成される。さらに、スイッチングトランジスタＮ６の他の一端とセルプレートＣＰとの間には、ＮＡＮＤ型に直列連結されたＭＲＡＭセル４２１・・・４２ｎが連結されるように構成される。ＭＲＡＭセル４２ｎのソースとセルプレートＣＰとの間にはダイオードＤ１０が構成される。
【００４５】
なお、スイッチングトランジスタＮ５、Ｎ６のゲートにはスイッチング制御信号ＣＳＷ４が共通に印加され、各々のビットラインＢＬ１・・・ＢＬｎに構成されるＭＲＡＭセル等のゲートにはワードラインＷＬ１・・・ＷＬｎが共通に連結される。
【００４６】
前述のような構成を有する本発明に係る実施の形態等は、図１１及び図１２に示すように、読出し及び書込み動作を行う。ここで、読出し及び書込み動作は第１の実施の形態の動作に基づき説明する。さらに、第２の実施の形態〜第４の実施の形態において動作に必要なスイッチング制御信号ＣＳＷに印加される信号はビットラインの選択につながり出力されるものであり、当業者であれば容易に実施することができる水準のものであるので具体的な説明は省略する。
【００４７】
読出しモードでは、図１１に示しているように、初期区間ｔ０、メモリセル選択区間ｔ１、センスアンプイネーブル区間ｔ２及び読出し終了区間ｔ３に区分される。
【００４８】
先ず、初期区間ｔ０でビットライン等とワードライン等にはデータを読出し又は書込みしないローレベルの電圧が維持され、センスアンプはディスエーブル状態である。
【００４９】
その後、メモリセル選択区間ｔ１でＭＲＡＭセルに貯蔵されたデータを読み出すため、データが貯蔵されたアドレスに該当するＭＲＡＭセルに連結されたワードラインＷＬとビットラインＢＬが選択される。メモリセル選択区間ｔ１で選択されたワードラインには一定のトリガー電圧が印加され、選択されていないワードラインにはグラウンド電圧が印加される。そして、選択されたビットラインにはセルプレートＣＰを介して一定のレベルのセンシング電圧が印加される。
【００５０】
このとき、ビットラインＢＬに連結されたセンスアンプＳＡに選択されたメモリセルに該当するＭＲＡＭセルのデータが出力される。すなわち、図３（ａ）及び図３（ｂ）で説明しているように、ワードラインＷＬを介して一定のトリガー電圧が印加され、ＭＴＪ１５の磁化方向に従いセンシング電流の量が決められる。その結果、ロジック“１”がセンシングされた場合、多量の電流がＭＲＡＭセルの該当ビットラインＢＬに出力される。その反面、ロジック“０”がセンシングされた場合、少量の電流がＭＲＡＭセルの該当ビットラインＢＬに出力される。
【００５１】
このように該当ＭＲＡＭセルに貯蔵されたデータに該当する量の電流がビットラインＢＬに出力され、ビットラインＢＬにセンシングされるに十分な量の電流が出力されるとセンスアンプイネーブル区間ｔ２に進入する。センスアンプイネーブル区間ｔ２でセンスアンプイネーブル信号ＳＥＮが一定のレベルでセンスアンプＳＡに印加されると、センスアンプＳＡはビットラインＢＬに印加された信号をセンシングし、センシングされたデータＳＡ＿ＯＵＴを読出しデータで出力する。結局、ビットラインＢＬに供給される電流の量が多ければセンスアンプＳＡはロジック“１”でデータをセンシングし、ビットラインＢＬに供給される電流の量が少なければセンスアンプＳＡはロジック“０”でデータをセンシングする。
【００５２】
次いで、設定された出力時間が経過すると終了区間ｔ３に進入する。終了区間ｔ３でワードラインＷＬとビットラインＢＬを選択するための信号と、センスアンプをイネーブルするための信号ＳＥＮが初期区間ｔ０状態に戻る。よって、ＭＲＡＭセルに貯蔵されたデータに対応する電流が該当ビットラインＢＬに出力されることが中止され、センシングされたデータＳＡ＿ＯＵＴの出力も中止される。
【００５３】
ここで、第２及び第３の実施の形態に構成されるビットラインバーＢＬＢに連結されるＭＲＡＭセルには、ビットラインＢＬに貯蔵されるデータと逆のデータが貯蔵される。そして、ビットラインバーＢＬＢにはビットラインＢＬに貯蔵されたロジックデータと逆の値の電流が出力され、該当センスアンプＳＡはビットラインバーＢＬＢで出力される電流を基準にデータをセンシングする。
【００５４】
一方、図１２を参照しながらＭＲＡＭセルアレイの書込みモードでの動作を説明する。
【００５５】
先ず、書込みモードは初期区間ｔ０、メモリセル選択区間ｔ１及び書込み終了区間ｔ２に区分される。
【００５６】
初期区間ｔ０で選択されるワードラインＷＬと選択されないワードラインＷＬには同様にグラウンド電圧が印加される。書込み区間ｔ１に進入すると共に選択されたワードラインＷＬには、一定の書込み電流をセンシングするため大きい電圧と大きい電流が印加される。
【００５７】
書込み区間ｔ１で選択されたワードラインにはトリガー電圧が印加され、セルプレートＣＰとビットラインＢＬには一定の電流を生成するため少ない電圧が印加される。したがって、ＭＴＪ１５に流れる電流Ｉ１の量に従いＭＴＪ１５の可変強磁性層１１の磁化方向が決められる。それに従い、ＭＲＡＭセルにはロジック“０”又はロジック“１”のデータが貯蔵される。一方、セルプレートＣＰとビットラインＢＬとの間の電流の量を調節することにより、ＭＲＡＭに形成される可変強磁性層１１の磁化方向が少しずつ異なるよう調整されることにより２つ以上のデータの貯蔵が可能である。
【００５８】
したがって、ＭＲＡＭセルにデータを貯蔵するための時間が書込み区間ｔ１に保障され、その後書込み終了区間ｔ２でワードラインにはグラウンド電圧が印加される。ここで、第２及び第３の実施の形態に構成されるビットラインバーＢＬＢに連結されるＭＲＡＭセルには、ビットラインＢＬに貯蔵されるデータと逆のデータが貯蔵される。
【図面の簡単な説明】
【００５９】
【図１】従来のＭＲＡＭセルアレイを示す図である。
【図２】（ａ）及び（ｂ）は、一般的なＭＴＪの構成図である。
【図３】（ａ）及び（ｂ）は、本発明に係るＭＲＡＭセルの構造を示す断面図である。
【図４】（ａ）及び（ｂ）は、本発明に係るＭＲＡＭセルの他の実施の形態を示す図である。
【図５】本発明に係るＭＲＡＭセルの電圧対電流特性を示すグラフである。
【図６】本発明に係るＭＲＡＭセルのシンボル例示図である。
【図７】本発明に係るＭＲＡＭセルアレイの第１の実施の形態を示す回路図である。
【図８】本発明に係るＭＲＡＭセルアレイの第２の実施の形態を示す回路図である。
【図９】本発明に係るＭＲＡＭセルアレイの第３の実施の形態を示す回路図である。
【図１０】本発明に係るＭＲＡＭセルアレイの第４の実施の形態を示す回路図である。
【図１１】本発明に係るＭＲＡＭセルアレイの読出し時の動作タイミング図である。
【図１２】本発明に係るＭＲＡＭセルアレイの書込み時の動作タイミング図である。
【符号の説明】
【００６０】
２、１１  可変強磁性層
３、１２  トンネル接合層
４、１３  固定強磁性層
１０  ワードライン
１５  ＭＴＪ
２０  バリヤー導電層
３１  半導体基板
３２  Ｎ＋領域（図３（ａ）、（ｂ））、または、酸化膜（図４（ａ）、（ｂ））
３３  Ｐ型の不純物領域（図３（ａ）、（ｂ））、または、Ｎ型のポリシリコン（図４（ａ）、（ｂ））
３４  Ｐ型の不純物領域（図４（ａ）、（ｂ））
【図１】
2008300863.tif 000003
【図２】
2008300863.tif 000004
【図３】
2008300863.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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