(57)【要約】【課題】シリンダー型容量に含まれる下部電極膜の上端部の欠損や除去を抑制する。【解決手段】本発明の半導体装置は、半導体基板上に積層された、第１の絶縁膜及び層間絶縁膜に孔を形成し、孔の内壁のうち層間絶縁膜の部分をサイドエッチングし、第１の絶縁膜が孔の縁から中心方向へ突出した構造を形成し、第１の絶縁膜の上面、側面及び下面から、孔の内壁及び底面にわたって下部電極膜を形成し、孔の内部に保護膜を埋設し、第１の絶縁膜の上面及び側面に形成された下部電極膜を除去し、保護膜を除去し、さらに孔の内部にシリンダー型容量を形成して製造される。【選択図】図２
2008300489.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、層間絶縁膜及び第１の絶縁膜を、この順に積層する工程と、
前記第１の絶縁膜及び前記層間絶縁膜をこの順で選択的に除去して、前記第１の絶縁膜及び前記層間絶縁膜に孔を形成する工程と、
前記孔の内壁のうち前記層間絶縁膜の部分をサイドエッチングし、前記第１の絶縁膜が前記孔の縁から中心方向へ突出した構造を形成する工程と、
前記第１の絶縁膜の上面、側面及び下面から、前記孔の内壁及び底面にわたって下部電極膜を形成する工程と、
前記孔の内部に保護膜を埋設する工程と、
前記第１の絶縁膜の上面及び側面に形成された前記下部電極膜を除去する工程と、
前記保護膜を除去する工程と、
前記孔の内部において、前記下部電極膜上に容量絶縁膜及び上部電極を、この順に積層する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１の絶縁膜の上面及び側面に形成された前記下部電極膜を除去する前記工程のあとに、
前記第１の絶縁膜を除去する工程をさらに含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２記載の半導体装置の製造方法において、
前記半導体基板上に、層間絶縁膜及び第１の絶縁膜を、この順に積層する前記工程の前に、
前記半導体基板と前記層間絶縁膜との間に、第２の絶縁膜及び第３の絶縁膜を、この順に積層する工程と、
前記第３の絶縁膜及び第２の絶縁膜をこの順で選択的に除去して、前記第２の絶縁膜及び前記第３の絶縁膜にコンタクトホールを形成し、前記コンタクトホール内に前記下部電極膜と接続するコンタクトを形成する工程とをさらに含み、
前記孔を形成する前記工程において、
前記第３の絶縁膜をエッチング阻止膜として用いて前記孔を形成することを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された第１の絶縁膜と、
前記層間絶縁膜及び前記第１の絶縁膜に形成された孔に埋設されたシリンダー型容量とを含む半導体装置において、
前記第１の絶縁膜は、前記孔の縁から中心方向へ突出する構造を有し、
前記シリンダー型容量は、下部電極膜、容量絶縁膜及び上部電極が、この順に積層された構造を有し、
前記下部電極膜は、前記孔の上部においてその上面が前記第１の絶縁膜が突出した部分により覆われていることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記層間絶縁膜がシリコン酸化膜であることを特徴とする半導体装置。
【請求項６】
請求項４または５記載の半導体装置において、
前記第１の絶縁膜が窒化膜であることを特徴とする半導体装置。
【請求項７】
請求項４乃至６記載の半導体装置において、
前記半導体基板と前記層間絶縁膜との間に、さらに第２の絶縁膜及び第３の絶縁膜が、この順で積層された構造を有し、
前記第２の絶縁膜及び第３の絶縁膜が、前記下部電極膜と接続するコンタクトを有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリンダー型容量を含む半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）は一つのトランジスタと一つのキャパシタ（容量）から構成される。ＤＲＡＭの容量の構造は、半導体の微細化と共に大きく変動している。メモリセル用の容量として、平板型、スタック型、シリンダー型及びトレンチ型などが挙げられるが、現在では高集積化に最も適した容量の一つとしてシリンダー型が容量広く使用されている。
シリンダー型容量は、文字通りシリンダー型（円筒）にパターニングされた孔に、下部電極、絶縁膜及び上部電極が順番に被覆よく堆積されたものである。孔を開けてから容量部を形成するため、スタック型などに比べて隣接するＤＲＡＭ用メモリセルとショートする可能性が低く、高集積化に適している。しかしながら、更なる微細化により、シリンダー型といえども十分な容量値を確保することが難しくなっており、少しでも容量値を増やす手法が望まれている。
【０００３】
シリンダー型容量を有する半導体装置は特許文献１に記載されている。このようなシリンダー型容量を有する半導体装置の製造方法を、図５及び図６を用いて説明する。
まず、図５（ａ）のようにシリコン基板１１０の上に（第２の）絶縁膜１８０が成膜され、公知の方法でコンタクト１９０が形成される。その上に層間絶縁膜１２０が成膜され（通常５００ｎｍ〜１．２μｍ程度）、フォトレジスト膜を用いたパターニングが行われ、孔１３０が形成される。続いて図５（ｂ）のように導電性の下部電極膜１４１が成膜される。
【０００４】
次に、層間絶縁膜１２０の上に成膜された下部電極膜１４１は隣接するＤＲＡＭ用メモリセルとショートしてしまうおそれがあるため、これを除去する必要がある。
下部電極膜１４１を除去する方法としては、エッチバックによる方法とＣＭＰ法（Chemical Mechanical Polishing;化学的機械的研磨法）がある。
【０００５】
エッチバックによる方法では、孔１３０内部の下部電極膜１４１がエッチングされるのを防ぐため、図５（ｃ）のように保護膜１７０が孔１３０に埋め込まれる。通常、保護膜１７０としては、フォトレジストが用いられる。これにより、保護膜１７０（フォトレジスト）成膜後に適度に露光することで、孔１３０内部にのみ保護膜１７０を残すことが可能となる。そして、下部電極膜１４１をエッチバックした後に、容易に保護膜１７０を除去することができる。このようにして下部電極膜１４１が除去され、図５（ｄ）のようになる。
続いて、図６（ａ）のように、容量絶縁膜１４２及び導電性の上部電極１４３を順に成膜する。さらに、容量絶縁膜１４２及び上部電極１４３に対しフォトレジストを用いてパターニングして、図６（ｂ）のような構造を得る。なお、便宜上、１つのＤＲＡＭ用メモリセルだけにパターニングしたものを示すが、実際は他のＤＲＡＭ用メモリセルと共通の容量絶縁膜１４２と上部電極１４３となっている。最後に絶縁膜１６０を成膜することで、図６（ｃ）のようにシリンダー型容量１４０が形成され、半導体装置が完成する。
【０００６】
特許文献１には、シリンダー型の下部電極を有する容量を有する半導体集積回路装置が記載されている。また、特許文献２には、下部電極膜などへのエッチングダメージを与えないためにＣＭＰ法を用いた半導体記憶装置の製造方法が記載されている。
【特許文献１】特開平１１−８７６５０号公報
【特許文献２】特開２０００−１９６０３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、図５及び図６のシリンダー型容量を有する半導体装置の製造方法を示す工程手順では、下部電極膜の除去の際にエッチバックによる方法を用いるため、図５（ｄ）のように、孔１３０の内壁に形成された下部電極膜１４１の上端部がエッチバックされるという問題があった。これにより、下部電極膜１４１の表面積が減少し、容量値が低下するという問題があった。たとえ図５（ｃ）のように保護膜１７０（フォトレジスト膜）を孔１３０が完全に満たされるように埋め込んだとしても、エッチバックにより下部電極膜１４１の上端部の欠損または除去を防ぐことは困難である。
また、特許文献２記載のようなＣＭＰ法は、ゴミ・傷などが発生しやすく、容量膜リークに敏感な容量の形成方法としては、現状では適していない。
【課題を解決するための手段】
【０００８】
本発明によれば、半導体基板上に、層間絶縁膜及び第１の絶縁膜を、この順に積層する工程と、
前記第１の絶縁膜及び前記層間絶縁膜をこの順で選択的に除去して、前記第１の絶縁膜及び前記層間絶縁膜に孔を形成する工程と、
前記孔の内壁のうち前記層間絶縁膜の部分をサイドエッチングし、前記第１の絶縁膜が前記孔の縁から中心方向へ突出した構造を形成する工程と、
前記第１の絶縁膜の上面、側面及び下面から、前記孔の内壁及び底面にわたって下部電極膜を形成する工程と、
前記孔の内部に保護膜を埋設する工程と、
前記第１の絶縁膜の上面及び側面に形成された前記下部電極膜を除去する工程と、
前記保護膜を除去する工程と、
前記孔の内部において、前記下部電極膜上に容量絶縁膜及び上部電極を、この順に積層する工程と、
を含むことを特徴とする半導体装置の製造方法が提供される。
【０００９】
本発明によれば、第１の絶縁膜が前記孔の縁から中心方向へ突出した構造を有するため、第１の絶縁膜の上面及び側面に形成された下部電極膜を除去する際に、孔の上部における下部電極膜の上端部が欠損したり除去されたりするのを抑制できる。
【００１０】
また、本発明によれば、半導体基板と、
前記半導体基板上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成された第１の絶縁膜と、
前記層間絶縁膜及び前記第１の絶縁膜に形成された孔に埋設されたシリンダー型容量とを含む半導体装置において、
前記第１の絶縁膜は、前記孔の縁から中心方向へ突出する構造を有し、
前記シリンダー型容量は、下部電極膜、容量絶縁膜及び上部電極が、この順に積層された構造を有し、
前記下部電極膜は、前記孔の上部においてその上面が前記第１の絶縁膜が突出した部分により覆われていることを特徴とする半導体装置が提供される。
【００１１】
本発明によれば、第１の絶縁膜は、孔の縁から中心方向へ突出する構造を有し、下部電極膜は、孔の上部においてその上面が第１の絶縁膜が突出した部分により覆われているため、孔の上部における下部電極膜の上端部の欠損や除去が抑制できる。これにより、下部電極膜の表面積の減少を抑えられ、容量値の低下を抑えることができる。
【発明の効果】
【００１２】
本発明によれば、シリンダー型容量に含まれる下部電極膜の上端部の欠損や除去を抑制できる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
（第一の実施の形態）
半導体装置１００は、シリコン基板１１０と、その上に形成された第２の絶縁膜１８０と、その上に形成された層間絶縁膜１２０と、その上に形成された第１の絶縁膜１５０と、層間絶縁膜１２０及び前記第１の絶縁膜１５０に形成された孔１３０に埋設されたシリンダー型容量１４０と、その上に絶縁膜１６０とを含む（図２（ｄ））。
図２（ｄ）に示す半導体装置１００は、図６（ｃ）に示す従来の半導体装置と同様の手順で形成されたものであるが、第１の絶縁膜１５０が、孔１３０の内壁上部に形成されている下部電極膜１４１の上端部を保護するマスクとなっている点で従来と異なっている。
【００１５】
シリンダー型容量１４０は、層間絶縁膜１２０及び第１の絶縁膜１５０に形成された孔１３０に埋設されている。シリンダー型容量１４０は、下部電極膜１４１上に、容量絶縁膜１４２及び上部電極１４３が、この順に積層された構造を有する。
【００１６】
下部電極膜１４１は、孔１３０の上部においてその上面が第１の絶縁膜１５０が突出した部分により覆われている。
下部電極膜１４１は孔１３０の内壁を覆うように形成されている。下部電極膜１４１は、孔１３０の内壁において層間絶縁膜１２０と容量絶縁膜１４２と間にはさまれた構造であり、下部電極膜１４１の上面は第１の絶縁膜１５０が突出した部分により覆われている。従来図６（ｃ）のように、孔１３０の上部における下部電極膜１４１の上端部は、エッチバックされているという問題があったが、これに対し本実施の形態における半導体装置１００では、下部電極膜１４１の上端部の欠損が抑制できる。すなわち、下部電極膜１４１の上面が第１の絶縁膜１５０が突出した部分により覆われているため、下部電極膜１４１の上端部の欠損や除去が抑制される。すなわち、下部電極膜１４１の表面積の減少を抑えることができる。少なくとも下部電極膜１４１のうち孔１３０の内壁上部における下部電極膜１４１の上面が第１の絶縁膜１５０が突出した部分により覆われていればよい。
【００１７】
層間絶縁膜１２０及び第１の絶縁膜１５０は、この順に積層されている。層間絶縁膜１２０及び第１の絶縁膜１５０には、孔１３０が形成されている。
第１の絶縁膜１５０は、層間絶縁膜１２０上に形成され、孔１３０の縁から中心方向へ突出する構造を有している。第１の絶縁膜１５０は、孔１３０の開口部の内側に向かって突出し、孔１３０の上部を覆うひさし状の形状となっている。このような形状であることにより、孔１３０の内壁の上部に形成された下部電極膜１４１の上端部分をエッチングから保護できる。
【００１８】
第２の絶縁膜１８０は、シリコン基板１１０と層間絶縁膜１２０との間に設けられている。第２の絶縁膜１８０は、コンタクト１９０を有している。コンタクト１９０は、シリンダー型容量１４０が有する下部電極膜１４１と電気的に接続している。なお、図示されていないが、コンタクト１９０の周囲は、バリアメタル膜より覆われている。また、コンタクト１９０は、エッチングされないものであればよい。コンタクト１９０の材料としては、例えば、銅、タングステンなどが挙げられる。
【００１９】
図１及び図２は、本実施の形態における半導体装置の製造手順を示す工程断面図である。
本実施の形態における半導体装置１００の製造方法は、以下の工程を含む。
（Ａ）半導体基板上に層間絶縁膜及び第１の絶縁膜を、この順に積層する工程。
（Ｂ）前記第１の絶縁膜及び前記層間絶縁膜をこの順で選択的に除去して、前記第１の絶縁膜及び前記層間絶縁膜に孔を形成する工程。
（Ｃ）前記孔の内壁のうち前記層間絶縁膜の部分をサイドエッチングし、前記第１の絶縁膜が前記孔の縁から中心方向へ突出した構造を形成する工程。
（Ｄ）前記第１の絶縁膜の上面、側面及び下面から、前記孔の内壁及び底面にわたって下部電極膜を形成する工程。
（Ｅ）前記孔の内部に保護膜を埋設する工程。
（Ｆ）前記第１の絶縁膜の上面及び側面に形成された前記下部電極膜を除去する工程。
（Ｇ）前記保護膜を除去する工程。
（Ｈ）前記孔の内部において、前記下部電極膜上に容量絶縁膜及び上部電極を、この順に積層する工程。
各工程について、以下詳述する。
【００２０】
まず、図１（ａ）のようにシリコン基板１１０の上に、公知の方法により、第２の絶縁膜１８０を形成し、第２の絶縁膜１８０にコンタクトホールを形成し、このコンタクトホール内にコンタクト１９０を形成する。さらに、その上に層間絶縁膜１２０を成膜し（通常５００ｎｍ〜１．２μｍ程度）、続いて第１の絶縁膜１５０をこの順に、積層する。次に、層間絶縁膜１２０及び第１の絶縁膜１５０に対しフォトレジスト膜を用いてパターニングを行い、公知のドライエッチング法により層間絶縁膜１２０及び第１の絶縁膜１５０を選択的に除去して、層間絶縁膜１２０及び第１の絶縁膜１５０に孔１３０を形成する。
【００２１】
第２の絶縁膜１８０の材料としては、例えば、シリコン窒化膜が挙げられる。
【００２２】
続いて図１（ｂ）のように孔１３０の内壁のうち層間絶縁膜１２０の部分をサイドエッチングし、第１の絶縁膜１５０が孔１３０の縁から中心方向へ突出した構造を形成する。すなわち、第１の絶縁膜１５０が孔１３０の縁から、孔１３０の内側（中心方向）に向かって突出した形状にする。
突出した部分の長さ、いいかえると、孔１３０の縁から内側に突出した先端部までの長さとしては、下部電極膜１４１の膜厚と同じ長さであることが好ましい。突出した部分が孔１３０の内壁の上部にある下部電極膜１４１の上面を覆うことができる程度の長さがあればよい。具体的には、１０〜８０ｎｍ程度が好ましい。これにより、下部電極膜１４１の上端部の欠損や除去を抑制できる。
【００２３】
層間絶縁膜１２０の部分をサイドエッチングする方法としては、例えば、ウェットエッチングによる方法が用いられる。ウェットエッチングには、例えば、希フッ酸、バッファードフッ酸などのフッ酸系の薬液が好ましい。
【００２４】
層間絶縁膜１２０の材料としては例えば、シリコン酸化膜が挙げられる。第１の絶縁膜１５０の材料としては、例えば、シリコン窒化膜が挙げられる。第２の絶縁膜１８０の材料としては、シリコン窒化膜を例示したが、これに限定されるものではなく、層間絶縁膜１２０のドライエッチングやサイドエッチングの際に影響の少ない材料であればよい。
【００２５】
第１の絶縁膜１５０の膜厚は、２０〜１００ｎｍ程度あればよい。
【００２６】
続いて図１（ｃ）のように、第１の絶縁膜１５０の上面、側面及び下面から孔１３０の内壁及び底面にわたって下部電極膜１４１を形成する。
【００２７】
下部電極膜１４１の成膜条件は、適宜設定することができる。スパッタリングにより下部電極膜１４１としたい材料をターゲットとして設定したり、窒素化で反応性スパッタ法を用いたりするなどして成膜できる。これにより、第１の絶縁膜１５０の突出部の直下も成膜される。
【００２８】
下部電極膜１４１の材料としては、導電性を有するものであり、例えば窒化チタン（ＴｉＮ）やリンドープポリシリコンなどが挙げられる。
【００２９】
下部電極膜１４１の厚さは、１０〜８０ｎｍ程度が好ましい。１０ｎｍ以上とすることにより抵抗値の上昇を抑えることができ、８０ｎｍ以下とすることにより下部電極膜１４１の表面積の減少を抑え、下部電極膜１４１の表面積の減少による容量値の低下を防ぐことできる。
【００３０】
続いて図１（ｄ）のように、孔１３０の内部に保護膜１７０を埋設する。
保護膜１７０により、第１の絶縁膜１５０上の下部電極膜１４１をエッチバックする際に、孔１３０の内部の下部電極膜１４１がエッチバックされるのを抑制することができる。
【００３１】
保護膜１７０の材料としては、例えばフォトレジストが挙げられる。フォトレジストを用いることにより、公知の方法によりフォトレジスト成膜後に適度に露光することで、孔１３０の内部にフォトレジストを埋設することが可能となる。さらに、下部電極膜１４１をエッチバックした後に容易にフォトレジストを除去することができる。
【００３２】
続いて図２（ａ）のように、第１の絶縁膜１５０の上面及び側面に形成された下部電極膜１４１を除去し、続いて保護膜１７０も除去する。
第１の絶縁膜１５０上の下部電極膜１４１を除去することにより、隣接するＤＲＡＭ用メモリセル同士がショートすることを低減できる。
下部電極膜１４１を除去する方法には、エッチバックによる方法をとることができる。従来のエッチバックによる方法を用いた場合、図５（ｄ）のように、孔１３０の内壁上部に形成された下部電極膜１４１の上端部もエッチバックされ、下部電極膜１４１の表面積が減少し、ひいては容量値が低下してしまうという問題があった。かりに図５（ｃ）のように保護膜１７０（フォトレジスト膜）を孔１３０が完全に満たされるように埋め込んだとしてもこのような問題は解決できなかった。しかし、本実施形態における半導体装置１００の製造方法では、下部電極膜１４１のエッチバックの際に、第１の絶縁膜１５０がマスクとなり、孔１３０の内壁を覆うように形成された下部電極膜１４１上端部の欠損や除去が抑えられる。それにより、下部電極膜１４１の表面積の減少を抑制し、容量値の低下を防ぎ、このような問題を解決できる。
【００３３】
エッチバックの方法としては、例えば、下部電極膜１４１がＴｉＮのときは三塩化ホウ素（ＢＣｌ３）系のドライエッチング、リンドープポリシリコンのときは塩素（Ｃｌ２）系のドライエッチングが挙げられる。保護膜１７０がフォトレジスト膜の場合は、酸素を用いたプラズマ処理（アッシング）とすることができる。
【００３４】
続いて図２（ｂ）のように、孔１３０の内部において、下部電極膜１４１上に容量絶縁膜１４２及び上部電極１４３を、この順に積層する。
その後、公知の方法により、容量絶縁膜１４２及び上部電極１４３に対しフォトレジストを用いてパターニングを行い、図２（ｃ）に示すような構造を得る。なお、便宜上、１つのＤＲＡＭ用メモリセルだけにパターニングしたものが示されているが、実際は他のＤＲＡＭ用メモリセルと共通の容量絶縁膜１４２と上部電極１４３となっている。
さらに、公知の方法で絶縁膜１６０を成膜することで、図２（ｄ）のようなＤＲＡＭ容量部が形成される。
【００３５】
（第二の実施の形態）
本実施の形態における半導体装置１００は、図１及び図２を参照して説明した第一の実施の形態における半導体装置１００とほぼ同様の構成を有するが、第１の絶縁膜１５０が除去された点で、第一の実施の形態と異なる（図３（ｄ））。なお、第一の実施の形態と同様の構成についての記載は省略する。
【００３６】
本実施の形態における半導体装置１００は、以下のようにして製造される。まず、第一の実施の形態で説明したのと同様に、図２（ａ）に示した構造の半導体装置を形成する。続いて、下部電極膜１４１のエッチバックのマスクに使用した第１の絶縁膜１５０を除去する（図３（ａ））。除去する方法としては、例えば、燐酸などによるウェットエッチングが挙げられる。この場合、第１の絶縁膜１５０としては、窒化膜などが挙げられる。その後、第一の実施の形態で説明したのと同様にして、孔１３０の内部において、下部電極膜１４１上に容量絶縁膜１４２及び上部電極１４３を、この順に積層し（図３（ｂ））、容量絶縁膜１４２及び上部電極１４３に対しフォトレジストを用いてパターニングを行い、図３（ｃ）に示すような構造を得る。さらに、絶縁膜１６０を成膜することで、図３（ｄ）のようなＤＲＡＭ容量部が形成される。
【００３７】
本実施の形態においても、第一の実施の形態と比較した場合の容量値への影響がほとんどなく、第一の実施の形態と同様の効果が得られる。
【００３８】
（第三の実施の形態）
本実施の形態における半導体装置１００は、第二の実施の形態における半導体装置１００とほぼ同様の構成を有するが、第２の絶縁膜１８０と層間絶縁膜１２０との間に第３の絶縁膜２００が形成され、第２の絶縁膜１８０及び第３の絶縁膜２００にはコンタクト１９０が形成されている点で、第一の実施の形態と異なる（図４（ｂ））。なお、第一の実施の形態と同様の構成についての記載は省略する。
【００３９】
本実施の形態における半導体装置１００は、以下のようにして製造される。まず、シリコン基板１１０と層間絶縁膜１２０との間に、第２の絶縁膜１８０及び第３の絶縁膜２００を、この順に積層する（図示なし）。次に、公知の方法により、第３の絶縁膜２００及び第２の絶縁膜１８０をこの順で選択的に除去して、第２の絶縁膜１８０及び第３の絶縁膜２００にコンタクトホールを形成し、コンタクトホール内に下部電極膜１４１と接続するコンタクト１９０を形成する（図示なし）。第３の絶縁膜２００は、層間絶縁膜１２０と第１の絶縁膜１５０に孔を形成する際に、第２の絶縁膜１８０を保護するエッチング阻止膜として用いられる。また、下部電極膜１４１とは、この後の工程で層間絶縁膜１２０に形成されるシリンダー型容量１４０内に含まれるものである。
次に、第一の実施の形態で説明したのと同様にして、層間絶縁膜及び第１の絶縁膜を、この順に積層し、第１の絶縁膜１５０及び層間絶縁膜１２０をこの順で選択的に除去して、第１の絶縁膜１５０及び層間絶縁膜１２０に孔１３０を形成し、孔１３０の内壁のうち層間絶縁膜１２０の部分をサイドエッチングし、第１の絶縁膜１５０が孔１３０の縁から中心方向へ突出した構造を形成する（図４（ａ））。これ以降の処理は、第一の実施の形態と同様に行われるので、説明を省略する。同様にして、図４（ｂ）のようなＤＲＡＭ容量部が形成される。
【００４０】
本実施の形態では、次のような効果がある。たとえば、層間絶縁膜１２０と第２の絶縁膜１８０が同じ膜種（材料）とすると両者のエッチング速度が同じとなり、この場合第３の絶縁膜２００が存在しないと、図７に示すような構造となることが考えられる。すなわち、第１の絶縁膜１５０及び層間絶縁膜１２０をこの順で選択的に除去して、第１の絶縁膜１５０及び層間絶縁膜１２０に孔１３０を形成する際、および層間絶縁膜１２０にサイドエッチングを施す際に、第２の絶縁膜１８０がエッチングされ、コンタクト１９０が突出した形状になることが考えられる。このような場合、コンタクト１９０が突出することにより、電界が集中しリークの原因となる可能性がある。
本実施の形態における半導体装置では、第３の絶縁膜２００が阻止膜として用いられるため、層間絶縁膜１２０と第２の絶縁膜１８０が同じ膜種としても第２の絶縁膜１８０のエッチングが抑制され、コンタクト１９０が突出した形状になることを抑制することができる。
【００４１】
第３の絶縁膜２００の材料としては、例えば、シリコン窒化膜が挙げられる。また、この場合、第２の絶縁膜１８０と層間絶縁膜１２０の材料と同じく、シリコン酸化膜とすることができる。
【００４２】
本実施の形態においては、第２の絶縁膜１８０の上に第３の絶縁膜２００が形成された二層構造を示したが、多層構造であっても、最上層に第３の絶縁膜２００を有することにより、同様の効果が得られる。また、本実施の形態においても、第一の実施の形態と同様の効果が得られる。
【００４３】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図２】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図３】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図４】本発明の実施の形態における半導体装置の製造手順を示す工程断面図である。
【図５】従来の半導体装置の製造手順を示す工程断面図である。
【図６】従来の半導体装置の製造手順を示す工程断面図である。
【図７】半導体装置の構成例の断面図である。
【符号の説明】
【００４５】
１００  半導体装置
１１０  シリコン基板
１２０  層間絶縁膜
１３０  孔
１４０  シリンダー型容量部
１４１  下部電極膜
１４２  容量絶縁膜
１４３  上部電極
１５０  第１の絶縁膜
１６０  絶縁膜
１７０  保護膜
１８０  第２の絶縁膜
１９０  コンタクト
２００  第３の絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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