(57)【要約】【課題】接地インダクタンスを低減化した半導体装置およびその製造方法。【解決手段】半絶縁性基板１１の第１表面に配置され,複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、第１表面と反対側の第２表面に配置された接地導体２６と、ゲート電極、ソース電極およびドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極１４、ソース端子電極１８およびドレイン端子電極１２と、ゲート電極、ソース電極およびドレイン電極の下部の半絶縁性基板１１上に形成された動作層と、動作層近傍の小口径ＶＩＡホール３０と接地導体２６近傍の大口径ＶＩＡホール２０とからなる多段ＶＩＡホールと、多段ＶＩＡホールの内壁面および第２表面に形成され、ソース端子電極１８に対して第２表面側から接続された接地電極２３とを備える半導体装置およびその製造方法。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体チップ上の半絶縁性基板と、
前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、
前記半絶縁性基板の第１表面と反対側の第２表面に配置された接地導体と、
前記半絶縁性基板の第１表面に配置され,前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、
前記ゲート電極、前記ソース電極および前記ドレイン電極の下部の半絶縁性基板上に形成された動作層と、
前記動作層近傍の小口径ＶＩＡホールと前記接地導体近傍の大口径ＶＩＡホールとからなる多段ＶＩＡホールと、
前記多段ＶＩＡホールの内壁面および前記半絶縁性基板の第２表面に形成され、動作層近傍の前記ソース端子電極に対して前記半絶縁性基板の第２表面側から接続された接地電極と
を備えることを特徴とする半導体装置。
【請求項２】
前記大口径ＶＩＡホールの中心が前記小口径ＶＩＡホールの中心よりも半導体チップの周辺方向へ偏芯していることを特徴とする請求項１記載の半導体装置。
【請求項３】
第１表面に電極が形成され、かつ第１表面と反対側の第２表面に貫通する小口径ＶＩＡホールおよび大口径ＶＩＡホールからなる多段ＶＩＡホールが形成された半絶縁性基板と、
前記小口径ＶＩＡホールおよび前記大口径ＶＩＡホールからなる前記多段ＶＩＡホールの内璧面に形成され、前記電極と電気的に接続する接地電極と、
前記小口径ＶＩＡホールが、前記第２表面側に位置する部分の内径の幅が前記第１表面側に位置する部分の内径の幅よりも大きいテーパ領域を有すると共に、
前記大口径ＶＩＡホールが、前記第２表面側に位置する部分の内径の幅が前記第１表面側に位置する部分の内径の幅よりも大きいテーパ領域を有することを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれかに記載の半導体装置において、
前記半絶縁性基板は、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板であることを特徴とする半導体装置。
【請求項５】
半絶縁性基板に対して、予めテーパのないマスク層をマスクとして垂直性の高い小口径ＶＩＡホールを形成する工程と、
前記半絶縁性基板に対して、テーパをもたせたマスク層をマスクとして傾斜を有する大口径ＶＩＡホールを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】
半絶縁性基板に対して、テーパをもたせたマスク層をマスクとして傾斜を有する小口径ＶＩＡホールを形成する工程と、
前記半絶縁性基板に対して、テーパをもたせたマスク層をマスクとして傾斜を有する大口径ＶＩＡホールを形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項７】
請求項５又は６記載の半導体装置の製造方法において、
前記マスク層の材料がアルミニウムであることを特徴とする半導体装置の製造方法。
【請求項８】
第１表面に電極が形成された半絶縁性基板の第２表面に、前記半絶縁性基板よりもエッチング速度が小さい材料からなるマスク層を形成する第１工程と、
前記マスク層上にレジスト層を形成する第２工程と、
光が通る領域を設けた第１マスクパターンを通して前記レジスト層に光を照射し、前記レジスト層に第１開口を形成する第３工程と、
第１開口を形成した前記レジスト層を加熱し、前記レジスト層の第１開口の周辺に第１開口側に向かって厚さが薄くなる第１テーパ領域を形成する第４工程と、
前記レジスト層の第１開口を利用して前記マスク層をエッチングし、前記半絶縁性基板の第２表面の一部が露出する第２開口を形成すると共に、前記第２開口の周辺に第２開口側に向かって厚さが薄くなる第２テーパ領域を形成する第５工程と、
前記マスク層上に残った前記レジスト層を除去する第６工程と、
前記第２開口を利用して前記半絶縁性基板をエッチングし、前記半絶縁性基板の第２表面側に位置する部分の内径の幅がこれよりも第１表面側に位置する部分の内径の幅よりも大きい第３テーパ領域を有する小口径ＶＩＡホールを形成する第７工程と、
前記第１乃至第７工程と同一の工程により、前記第１マスクパターンよりも幅の広い第２マスクパターンを用い、大口径ＶＩＡホールを形成する第８工程と、
前記小口径ＶＩＡホールおよび前記大口径ＶＩＡホールからなる多段ＶＩＡホールの内璧面に接地電極を形成する第９工程と
を有することを特徴とする半導体装置の製造方法。
【請求項９】
請求項５乃至８のいずれかに記載の半導体装置の製造方法において、
前記マスク層の材料がアルミニウムであることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項５乃至９のいずれかに記載の半導体装置の製造方法において、
前記大口径ＶＩＡホールの中心が前記小口径ＶＩＡホールの中心よりも半導体チップの周辺方向へ偏芯していることを特徴とする半導体装置の製造方法。
【請求項１１】
請求項５乃至１０のいずれかに記載の半導体装置の製造方法において、
前記半絶縁性基板は、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波帯で使用する半導体装置およびその製造方法に関し、特にＧａＮ／ＳｉＣなど薄層化が困難な素子の接地電極形成における半導体チップのビア（ＶＩＡ）形状に特徴を有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
高周波帯で使用する半導体装置、例えばマイクロ波電力増幅装置は、電界効果型トランジスタなどの能動素子および抵抗やコンデンサなどの受動素子、高周波信号を伝送するマイクロストリップ線路などの回路素子から構成される。
【０００３】
これらの回路素子は、例えば半絶縁性基板上に形成されている。半絶縁性基板の裏面には接地用電極が形成されている。そして、回路素子を接地する場合、例えば半絶縁性基板を貫通するＶＩＡホールを介して、半絶縁性基板上に設けた回路素子と半絶縁性基板の裏面に形成した接地用電極とが電気的に接続される。
【０００４】
ＶＩＡホールは、半絶縁性基板の一方の面から他方の面に貫通する穴を設け、ＶＩＡホールの内璧面に接地電極を形成した構造を有する。ＶＩＡホールは、例えばエッチングで形成され、接地電極はメッキや蒸着などで形成される。上記した構成のＶＩＡホールは特許文献１およびは特許文献２などに開示されている。
【０００５】
図７は、従来例に係る半導体装置の模式的構成であって、図７（ａ）は、平面パターン構成図、図７（ｂ）は、ソース端子電極１８に対して形成される小口径ＶＩＡホール３０近傍における模式的斜視図を示す。
【０００６】
従来例に係る半導体装置は、図７（ａ）および（ｂ）に示すように、半導体チップ１０上において、ゲート電極、ソース電極およびドレイン電極が複数のフィンガーを有し、ゲート電極、ソース電極およびドレイン電極ごとに複数のフィンガーを束ねられて、端子用電極を形成する。ゲート電極、ソース電極およびドレイン電極が複数のフィンガー形状を有する部分は、図７（ａ）に示すように、発熱部１６を形成する。図７（ａ）の例では、一方の端にゲート端子電極１４，１４−１，１４−２，１４−３，１４−４およびソース端子電極１８，１８−１，１８−２，１８−３，１８−４，１８−５が配置され、他方の端にドレイン端子電極１２が配置される。
【０００７】
半絶縁性基板１１の表面近傍において、ゲート電極、ソース電極およびドレイン電極の下部の半絶縁性基板１１上に動作層が形成される。動作層は発熱部１６を形成する。
【０００８】
従来例に係る半導体装置は、動作層近傍のソース端子電極１８，１８−１，１８−２，１８−３，１８−４，１８−５に対して、小口径ＶＩＡホール３０を形成する。
【０００９】
尚、ゲート端子電極１４，１４−１，１４−２，１４−３，１４−４は、ボンディングワイヤなどで周辺の半導体チップ２２に接続され、また、ドレイン端子電極１２も、ボンディングワイヤなどで周辺の半導体チップ２４に接続される。また、ソース端子電極１８，１８−１，１８−２，１８−３，１８−４，１８−５に対しては、図７（ｂ）に示すように、半絶縁性基板１１の裏面から小口径ＶＩＡホール３０が形成されて、半絶縁性基板１１の裏面には接地導体２６が形成されている。そして、回路素子を接地する場合、半絶縁性基板１１を貫通する小口径ＶＩＡホール３０を介して、半絶縁性基板１１上に設けた回路素子と半絶縁性基板１１の裏面に形成した接地導体２６とが電気的に接続される。
【００１０】
従来技術による小口径ＶＩＡホール３０を介した接地導体２６は、図７（ｂ）に示すように、円錐状の１段の小口径ＶＩＡホール３０の内壁面３０ａに形成される導電層（図示省略）を介して、ソース端子電極１８に接続されていた。
【００１１】
さらに、ソース端子電極１８，１８−１，１８−２，１８−３，１８−４，１８−５の微細化に伴い、小口径ＶＩＡホール３０は、さらに微細化される。半絶縁性基板１１の厚さが薄い半導体チップでは問題にならなかったが、薄層化が困難なＳｉＣを基板とするＧａＮＨＥＭＴにおいては、小口径ＶＩＡホール３０の長さは１００μｍにも達するため、そのインダクタンスが無視できなくなっている。
【００１２】
また、発熱部１６領域の直下まで小口径ＶＩＡホール３０を大径化すると空洞により熱の拡散を阻害する原因となる。
【００１３】
さらにまた、従来の半導体装置では、小口径ＶＩＡホール３０は、例えばエッチングで形成され、小口径ＶＩＡホール３０内璧面に形成する導電層はメッキや蒸着などの方法で形成されている。  しかし、小口径ＶＩＡホール３０の内璧面に導電層を形成する場合に、メッキや蒸着を行う金属が十分に形成されず、小口径ＶＩＡホール３０の内璧面の一部に導電層が形成されない、いわゆる段切れが発生する場合がある。その結果、回路素子の接地が不十分になり、マイクロ波電力増幅用半導体装置などの電気的特性が劣化する原因になる。
【特許文献１】特開平２−２８８４０９号公報
【特許文献２】特開２００１−２８４２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明の目的は、動作層近傍には小口径ＶＩＡホールを用いて表面電極と微細な面積で接続し、接地近傍では口径を広げることで接地用電極に接続されるソース端子電極のインダクタンスを抑制する半導体装置およびその製造方法を提供することにある。
【００１５】
さらに、本発明の目的は、大口径ＶＩＡホールを半導体チップの外側に偏芯させることで発熱領域の直下にはＶＩＡホールによる空洞を広げないで、熱放散の効率を向上した半導体装置およびその製造方法を提供することにある。
【００１６】
さらに、本発明の目的は、上記した欠点を解決し、ＶＩＡホールの段切れなどを防止した半導体装置およその製造方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するための本発明の請求項１に記載の半導体装置は、半導体チップ上の半絶縁性基板と、前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、前記半絶縁性基板の第１表面と反対側の第２表面に配置された接地導体と、前記半絶縁性基板の第１表面に配置され,前記ゲート電極、前記ソース電極および前記ドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極、ソース端子電極およびドレイン端子電極と、前記ゲート電極、前記ソース電極および前記ドレイン電極の下部の半絶縁性基板上に形成された動作層と、前記動作層近傍の小口径ＶＩＡホールと前記接地導体近傍の大口径ＶＩＡホールとからなる多段ＶＩＡホールと、前記多段ＶＩＡホールの内壁面および前記半絶縁性基板の第２表面に形成され、動作層近傍の前記ソース端子電極に対して前記半絶縁性基板の第２表面側から接続された接地電極とを備えることを特徴とする。
【００１８】
本発明の請求項２に記載の半導体装置は、前記大口径ＶＩＡホールの中心が前記小口径ＶＩＡホールの中心よりも半導体チップの周辺方向へ偏芯していることを特徴とする。
【００１９】
本発明の請求項３に記載の半導体装置は、第１表面に電極が形成され、かつ第１表面と反対側の第２表面に貫通する小口径ＶＩＡホールおよび大口径ＶＩＡホールからなる多段ＶＩＡホールが形成された半絶縁性基板と、前記小口径ＶＩＡホールおよび前記大口径ＶＩＡホールからなる前記多段ＶＩＡホールの内璧面に形成され、前記電極と電気的に接続する接地電極と、前記小口径ＶＩＡホールが、前記第２表面側に位置する部分の内径の幅が前記第１表面側に位置する部分の内径の幅よりも大きいテーパ領域を有すると共に、前記大口径ＶＩＡホールが、前記第２表面側に位置する部分の内径の幅が前記第１表面側に位置する部分の内径の幅よりも大きいテーパ領域を有することを特徴とする。
【００２０】
本発明の請求項４に記載の半導体装置は、請求項１乃至３のいずれかに記載の半導体装置において、前記半絶縁性基板は、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板であることを特徴とする。
【００２１】
本発明の請求項５に記載の半導体装置の製造方法は、半絶縁性基板に対して、予めテーパのないマスク層をマスクとして垂直性の高い小口径ＶＩＡホールを形成する工程と、前記半絶縁性基板に対して、テーパをもたせたマスク層をマスクとして傾斜を有する大口径ＶＩＡホールを形成する工程とを有することを特徴とする。
【００２２】
本発明の請求項６に記載の半導体装置の製造方法は、半絶縁性基板に対して、テーパをもたせたマスク層をマスクとして傾斜を有する小口径ＶＩＡホールを形成する工程と、前記半絶縁性基板に対して、テーパをもたせたマスク層をマスクとして傾斜を有する大口径ＶＩＡホールを形成する工程とを有することを特徴とする。
【００２３】
本発明の請求項７に記載の半導体装置の製造方法は、請求項５又は６記載の半導体装置の製造方法において、前記マスク層の材料がアルミニウムであることを特徴とする。
【００２４】
本発明の請求項８に記載の半導体装置の製造方法は、第１表面に電極が形成された半絶縁性基板の第２表面に、前記半絶縁性基板よりもエッチング速度が小さい材料からなるマスク層を形成する第１工程と、前記マスク層上にレジスト層を形成する第２工程と、光が通る領域を設けた第１マスクパターンを通して前記レジスト層に光を照射し、前記レジスト層に第１開口を形成する第３工程と、第１開口を形成した前記レジスト層を加熱し、前記レジスト層の第１開口の周辺に第１開口側に向かって厚さが薄くなる第１テーパ領域を形成する第４工程と、前記レジスト層の第１開口を利用して前記マスク層をエッチングし、前記半絶縁性基板の第２表面の一部が露出する第２開口を形成すると共に、前記第２開口の周辺に第２開口側に向かって厚さが薄くなる第２テーパ領域を形成する第５工程と、前記マスク層上に残った前記レジスト層を除去する第６工程と、前記第２開口を利用して前記半絶縁性基板をエッチングし、前記半絶縁性基板の第２表面側に位置する部分の内径の幅がこれよりも第１表面側に位置する部分の内径の幅よりも大きい第３テーパ領域を有する小口径ＶＩＡホールを形成する第７工程と、前記第１乃至第７工程と同一の工程により、前記第１マスクパターンよりも幅の広い第２マスクパターンを用い、大口径ＶＩＡホールを形成する第８工程と、前記小口径ＶＩＡホールおよび前記大口径ＶＩＡホールからなる多段ＶＩＡホールの内璧面に接地電極を形成する第９工程とを有することを特徴とする。
【００２５】
本発明の請求項９に記載の半導体装置の製造方法は、請求項５乃至８のいずれかに記載の半導体装置の製造方法において、前記マスク層の材料がアルミニウムであることを特徴とする。
【００２６】
本発明の請求項１０に記載の半導体装置の製造方法は、請求項５乃至９のいずれかに記載の半導体装置の製造方法において、前記大口径ＶＩＡホールの中心が前記小口径ＶＩＡホールの中心よりも半導体チップの周辺方向へ偏芯していることを特徴とする。
【００２７】
本発明の請求項１１に記載の半導体装置の製造方法は、請求項５乃至１０のいずれかに記載の半導体装置の製造方法において、前記半絶縁性基板は、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板であることを特徴とする。
【発明の効果】
【００２８】
本発明の半導体装置およびその製造方法によれば、動作層近傍には小口径のＶＩＡホールを用いて表面電極と微細な面積で接続し、接地近傍では口径を広げることで接地用電極に接続されるソース端子電極のインダクタンスを抑制することができる。
【００２９】
さらに、本発明の半導体装置およびその製造方法によれば、大口径ＶＩＡホールを半導体チップの外側に偏芯させることで発熱領域の直下には大口径ＶＩＡホールによる空洞を広げないで、熱放散の効率を向上することができる。
【００３０】
さらに、本発明の半導体装置およびその製造方法によれば、小口径ＶＩＡホールと大口径ＶＩＡホールからなる多段ＶＩＡホールの内璧面に内径の幅が変化するテーパ領域が形成されて、ＶＩＡホールの内璧面に導電層が確実に形成され、段切れのないＶＩＡホールを形成することができる。
【発明を実施するための最良の形態】
【００３１】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００３２】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００３３】
[第１の実施の形態]
図１（ａ）は、本発明の第１の実施の形態に係る半導体装置の模式的平面パターン構成を示し、図１（ｂ）は、大口径のＶＩＡホール近傍における模式的斜視図を示す。また、図２は、本発明の第１の実施の形態に係る半導体装置において形成される大口径のＶＩＡホール２０と小口径のＶＩＡホール３０による多段ＶＩＡホールの３次元模式的構成を示す。
【００３４】
本発明の第１の実施の形態に係る半導体装置の構成は、図１（ａ）および（ｂ）に示すように、半導体チップ１０上の半絶縁性基板１１と、半絶縁性基板１１の第１表面に配置され,それぞれ複数のフィンガーを有するゲート電極、ソース電極およびドレイン電極と、半絶縁性基板１１の第１表面と反対側の第２表面に配置された接地導体２６と、半絶縁性基板１１の第１表面に配置され,ゲート電極、ソース電極およびドレイン電極ごとに複数のフィンガーをそれぞれ束ねて形成したゲート端子電極１４−１，１４−２，１４−３，１４−４、ソース端子電極１８,１８−１，１８−２，１８−３，１８−４，１８−５およびドレイン端子電極１２と、ゲート電極、ソース電極およびドレイン電極の下部の半絶縁性基板１１上に形成された動作層と、動作層近傍の小口径ＶＩＡホールと接地導体２６近傍の大口径ＶＩＡホールとからなる多段ＶＩＡホールと、多段ＶＩＡホールの内壁面および半絶縁性基板１１の第２表面に形成され、動作層近傍のソース端子電極１８,１８−１，１８−２，１８−３，１８−４，１８−５に対して半絶縁性基板１１の第２表面側から接続された接地電極２３とを備えることを特徴とする。
【００３５】
また、本発明の第１の実施の形態に係る半導体装置においては、図１乃至図２に示すように、大口径ＶＩＡホールの中心が小口径ＶＩＡホールの中心よりも半導体チップ１０の周辺方向へ偏芯していることを特徴とする。
【００３６】
図５乃至図６は、後述する本発明の第１の実施の形態に係る半導体装置の製造方法に適用される多段ＶＩＡホール形成工程の説明図であるが、同時に多段ＶＩＡホールの形状を示している。  
本発明の第１の実施の形態に係る半導体装置においては、図５乃至図６に示すように、第１表面に電極３２が形成され、かつ第１表面と反対側の第２表面に貫通する小口径ＶＩＡホール３０および大口径ＶＩＡホール２０からなる多段ＶＩＡホールが形成された半絶縁性基板１１と、小口径ＶＩＡホール３０および大口径ＶＩＡホール２０からなる多段ＶＩＡホールの内璧面３０ａ,２０ｂに形成され、電極３２と電気的に接続する接地電極２３と、小口径ＶＩＡホール３０が、第２表面側に位置する部分の内径の幅Ｗ１が第１表面側に位置する部分の内径の幅Ｗ０よりも大きいテーパ領域を有すると共に、大口径ＶＩＡホール２０が、第２表面側に位置する部分の内径の幅Ｗ２が第１表面側に位置する部分の内径の幅よりも大きいテーパ領域を有することを特徴とする。
【００３７】
また、本発明の第１の実施の形態に係る半導体装置においては、半絶縁性基板１１は、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板であることを特徴とする。
【００３８】
図１（ａ）および（ｂ）に示すように、ゲート端子電極１４，１４−１，１４−２，１４−３，１４−４は、ボンディングワイヤなどで周辺の半導体チップ２２に接続され、また、ドレイン端子電極１２も、ボンディングワイヤなどで周辺の半導体チップ２４に接続される。また、ソース端子電極１８，１８−１，１８−２，１８−３，１８−４，１８−５に対しては、図１（ａ）および（ｂ）に示すように、小径のＶＩＡホール３０が形成されて、半絶縁性基板１１の裏面には接地導体２６が形成されている。そして、回路素子を接地する場合、半絶縁性基板１１を貫通する小口径ＶＩＡホール３０と、半絶縁性基板１１の途中まで形成される大口径ＶＩＡホール２０からなる多段ＶＩＡホール（図２参照）を介して、半絶縁性基板１１上に設けた回路素子と半絶縁性基板１１の裏面に形成した接地導体２６とが電気的に接続される。
【００３９】
本発明の第１の実施の形態に係る半導体装置における多段ＶＩＡホールの構成においては、多段ＶＩＡホールを介した接地導体２６は、図１（ａ）および（ｂ）に示すように、円錐状の１段の小口径ＶＩＡホール３０に対してさらに大口径ＶＩＡホール２０を形成して、大口径ＶＩＡホール２０の内璧面２０ｂおよび小口径ＶＩＡホール３０の内壁面３０ａに形成される接地電極（２３）を介して接地される。
【００４０】
このような構造によって、ソース端子電極１８，１８−１，１８−２，１８−３，１８−４，１８−５電極の微細化に伴い、小口径ＶＩＡホール３０は、さらに微細化されるが、大口径ＶＩＡホール２０と多段構成に組み合わせることによって、厚い半絶縁性基板１１の半導体チップにおいても寄生インダクタンスの発生を抑制した接用電極を形成することができる。
【００４１】
薄層化が困難なＳｉＣを基板とするＧａＮＨＥＭＴにおいては、ＶＩＡホール３０の長さは１００μｍにも達するが、本発明の第１の実施の形態に係る半導体装置における多段ＶＩＡホールの構成を適用することによって、寄生インダクタンスの発生を抑制した接地電極を形成することができる。
【００４２】
また、本発明の第１の実施の形態に係る半導体装置における多段ＶＩＡホールの構成においては、図１（ａ）および（ｂ）に示すように、動作層近傍の小口径ＶＩＡホール３０と、接地導体２６近傍の大口径ＶＩＡホール２０，２０−１，２０−２，２０−３，２０−４，２０−５とからなる多段ＶＩＡホールにおいて、大口径ＶＩＡホール２０，２０−１，２０−２，２０−３，２０−４，２０−５の中心が小口径ＶＩＡホール３０の中心よりも半導体チップ１０の周辺方向へ偏芯している。
【００４３】
発熱部１６領域の直下まで延長して大口径ＶＩＡホール２０，２０−１，２０−２，２０−３，２０−４，２０−５を形成すると、空洞により熱の拡散を阻害する原因となるのに対して、このような構成により、発熱部１６の直下の熱拡散を阻害することなく、本発明の第１の実施の形態に係る半導体装置の熱伝導性を確保することができる。
【００４４】
（小口径ＶＩＡホール形成工程）
図３は、本発明の第１の実施の形態に係る半導体装置の製造方法の一部において適用する小口径ＶＩＡホールの形成工程を詳細に説明する模式的断面構造である。図３（ａ）は、フォトリソグラフィー工程図、図３（ｂ）は、第１開口３４ａの形成工程図、図３（ｃ）は、第１テーパ領域３４ｂの形成工程図、図３（ｄ）は、マスク層３３のエッチング工程図、図３（ｅ）は、マスク層３３を利用し、半絶縁性基板３１のエッチングにより、第３開口３１ｃを形成する工程図、図３（ｆ）は、接地電極３７を形成して、小口径ＶＩＡホールを形成する工程図を示す。
【００４５】
本発明の第１の実施の形態に係る半導体装置の製造方法の一部において適用する小口径ＶＩＡホール形成工程について、図３の工程図を参照して説明する。
【００４６】
（ａ）まず、図３（ａ）に示すように、半絶縁性基板３１の第１表面３１ａ、例えばその表面に、ある面積をもった電極３２が形成されている。半絶縁性基板３１は、例えばＧａＮあるいはＳｉＣなどの化合物半導体から構成されている。電極３２はＮｉなどで形成されている。電極３２には、半絶縁性基板３１の、例えば半絶縁性基板３１の第１表面３１ａに形成された回路素子（図示せず）のソース端子電極などが接続される。
【００４７】
半絶縁性基板３１の第２表面３１ｂ、例えばその裏面には、Ａｌなどの金属からなるマスク層３３が形成されている。マスク層３３を形成する金属には、後述するように、半絶縁性基板３１をドライエッチングする際に使用するエッチングガスによるエッチング速度が、半絶縁性基板３１よりも小さい特性のものが使用される。また、マスク層３３上にレジスト層３４が形成されている。
【００４８】
マスク層３３およびレジスト層３４が形成された半絶縁性基板３１の上方にマスクパターン３５が配置されている。マスクパターン３５はその一部に光を通すたとえば透孔３５ａが形成されている。マスクパターン３５は、透孔３５ａと電極３２とが対面する位置関係になるように配置される。マスクパターン３５の図示上方、例えばマスクパターン３５を基準にして半絶縁性基板３１と反対側に光源３６が配置される。
【００４９】
（ｂ）次に、図３（ｂ）に示すように、光源３６からマスクパターン３５を通してレジスト層３４に光を照射し、その後、現像処理を行い、光が照射された部分、例えば電極３２と対面する位置に第１開口３４ａを形成する。このとき、第１開口３４ａの底にマスク層３３が露出する。なお、第１開口３４ａの面積は電極の面積よりも小さくなっている。また、ここではポジ型レジストの場合で説明している。しかし、ネガ型レジストを用いることもできる。
【００５０】
（ｃ）次に、図３（ｃ）に示すように、レジスト層３４を加熱する。この加熱で、第１開口３４ａを囲む縁上端の凸部がだれて、第１開口３４ａ側に向かって厚さが薄くなる第１テーパ領域３４ｂが、第１開口３４ａの周辺にたとえば環状に形成される。
【００５１】
（ｄ）次に、図３（ｄ）に示すように、レジスト層３４の第１開口３４ａを利用してマスク層３３をエッチングする。エッチングは、例えばＡｒガスあるいはＦ、Ｃｌなどのハロゲン系のガスを用いたドライエッチングで行われる。このエッチングで、マスク層３３に第２開口３３ａが形成され、第２開口３３ａの底に半絶縁性基板３１の第２表面（裏面）３１ｂが露出する。
【００５２】
マスク層３３をエッチングする際に、マスクとして機能するレジスト層３４は、第１開口３４ａの周辺が第１テーパ領域３４ｂになっている（図３（ｃ）参照）。そのため、マスク層３３をエッチングする場合に、第１テーパ領域３４ｂも、時間の経過とともに第１開口３４ａに近い厚さの薄い内側から外側へと順にエッチングが進み、第１開口３４ａの径が徐々に拡大する。
【００５３】
したがって、マスク層３３のエッチングは、まず第１開口３４ａの底に露出する部分がエッチングされる。その後、レジスト層３４の第１開口３４ａの口径の拡大に伴って、マスク層３３も内側から外側へと徐々にエッチングが進み、第２開口３３ａの口径が徐々に拡大する。このとき、マスク層３３の内側の方が外側よりもエッチングが進む。したがって、第２開口３３ａの周辺には、例えば第２開口３３ａ側に向かって厚さが徐々に薄くなる第２テーパ領域３３ｂが、たとえば環状に形成される。
【００５４】
（ｅ）次に、図３（ｅ）に示すように、レジスト層３４を除去し、その後、マスク層３３を利用して半絶縁性基板３１をエッチングする。半絶縁性基板３１のエッチングは、例えばＡｒガスあるいはＦ、Ｃｌなどのハロゲン系のガスを用いたドライエッチングで行われる。
【００５５】
（ｆ）半絶縁性基板３１のエッチングは、まず、第２開口３３ａの底に露出する部分、例えば半絶縁性基板３１面に垂直な点線ｄ６で囲まれた範囲で始まる。その後、図３（ｆ）に示すように、エッチングの進行によって半絶縁性基板３１を貫通する第３開口（小口径ＶＩＡホール）３１ｃが形成される。
【００５６】
このとき、図３（ｄ）で説明したレジスト層３４の場合と同様、マスク層３３の第２テーパ領域３３ｂでも、厚さの薄い内側から厚い外側へとエッチングが順に進み、第２開口３３ａの口径が拡大する。したがって、半絶縁性基板３１は、第２開口３３ａの口径の拡大に伴って、第３開口３１ｃの形成と並行して、第３開口３１ｃの、例えば、図示上方の内径の幅が徐々に大きくなる。この場合、第３開口３１ｃの、例えば図示上方、例えば他方の面３１ｂ側に位置する部分がエッチングの進みが早くなる。このため、点線ｄ５に示すように、例えば半絶縁性基板３１の第２表面３１ｂに開口する開口の内径の幅Ｗ５の方が、半絶縁性基板３１の第１表面３１ａに開口する開口の内径の幅Ｗ６よりも大きくなる。
【００５７】
したがって、半絶縁性基板３１の第２表面３１ｂから半絶縁性基板３１の第１表面３１ａに向かって、例えば内径の幅が徐々に小さくなる第３テーパ領域３１ｄを有する第３開口３１ｃが形成される。
【００５８】
次に、図３（ｆ）に示すようにマスク層３３を除去する。その後、蒸着あるいは電気メッキなどの方法で、半絶縁性基板３１の第２表面３１ｂおよび第３開口３１ｃの第３テーパ領域３１ｄ、第３開口３１ｃに面する電極３２の裏面に、Ａｕなどの金属からなる接地電極３７を形成し、小口径ＶＩＡホールが完成する。
【００５９】
このとき、電極３２は小口径ＶＩＡホールを構成する穴の開口を、例えば塞いだ形になっている。
【００６０】
本発明の第１の実施の形態に係る半導体装置の製造方法の一部において適用するＶＩＡホール形成工程については、図３（ｅ）の点線ｄ５に示すように、第３開口３１ｃはその深さ方向において全体が第３テーパ領域３１ｄになっている。
【００６１】
接地電極３７を確実に形成するためには、深さ方向の全体がテーパ領域になっていることが望ましい。しかし、第３開口３１ｃの一部、例えば半絶縁性基板３１の第２表面３１ｂから連続する第３開口３１ｃの図示上方の一部領域のみにテーパ領域も設ける構成にしてもよい。この場合、全体がテーパ領域になっている場合に比べると効果は小さいものの、接地電極３７を確実に形成する効果が得られる。
【００６２】
また、第３開口３１ｃの内面に接地電極３７を形成する場合、マスク層３３を除去している。しかし、マスク層３３を除去することなく、マスク層３３の上から接地電極３７を形成することもできる。
【００６３】
（エッチング装置の構成）
図４は、本発明の第１の実施の形態に係る半導体装置の製造方法において、半絶縁性基板３１に対するＶＩＡホール形成工程に適用するエッチング装置の模式的構成図を示す。
【００６４】
チャンバ１２１内の例えば下方にカソード１２２が配置されている。カソード１２２の上方でカソード１２２と対向する位置にアノード１２３が配置されている。例えばアノード１２３に高周波電源１２４が接続され、カソード１２２は接地されている。
【００６５】
エッチングを行う半絶縁性基板３１が、例えばカソード１２２上に搭載される。また、チャンバ１２１の図示上方には、エッチングガス、例えばＡｒガスあるいはＦ、Ｃｌなどハロゲン系元素を含むガスを供給する供給口１２５が設けられている。チャンバ１２１の図示下方には、チャンバ１２１内のガスを排出する排出口１２６が設けられている。
【００６６】
上記の構成で、供給口１２５からエッチングガスがチャンバ１２１内に送られる。エッチングガスは高周波電源１２４が発生する高周波で励起され、例えば加速されたイオンなどの作用で、半絶縁性基板３１がエッチングされる。
【００６７】
上記した小口径ＶＩＡホール形成工程により形成されたＶＩＡホールの構成によれば、半絶縁性基板３１のＶＩＡホールの内面にテーパ領域を設けている。この場合、ＶＩＡホールの一方の開口が大きくなり、また、ＶＩＡホールの内面の傾斜が接地電極３７を形成する金属を受ける形になる。そのため、蒸着や電気メッキなどの方法で接地電極３７を形成する場合、接地電極３７が確実に形成され、段切れが防止される。
【００６８】
また、半絶縁性基板３１としてＧａＮ基板あるいはＳｉＣ基板、サファイア基板、ダイヤモンド基板などを用いた場合、これらの物質は、ＶＩＡホールを形成するためにエッチングする際の反応性が乏しく、ＶＩＡホールの内面にテーパ領域を形成することが困難になっている。
【００６９】
例えばＳｉＣは化学的エッチングが困難であるため、ドライエッチングなどスパッタ性の強い物理的なエッチングになる。したがって、ＶＩＡホールを形成する場合に、テーパ領域を形成することが難しく、垂直なＶＩＡホールになりやすい。
【００７０】
しかし、Ａｌなどからなるテーパ加工したマスク層を用いれば、ＧａＮ基板あるいはＳｉＣ基板などに対しても、ＶＩＡホールの内面にテーパ領域を容易に形成でき、段切れのないＶＩＡホールが得られる。
【００７１】
また、ＶＩＡホールを形成する穴の一方の開口が大きくても、電極３２側の開口は小さくなっている。したがって、電極３２を大きくする必要がなく、回路の大形化が防止される。
【００７２】
（多段ＶＩＡホールの形成工程１）
本発明の第１の実施の形態に係る半導体装置の製造方法においては、上記の小口径ＶＩＡホールの形成工程において、接地電極３７を形成する前に、更に大口径ＶＩＡホールを形成し、多段ＶＩＡホールを形成した後、接地電極層（例えば、図５（ｃ）参照）を形成する点に特徴を有する。
【００７３】
図５は、本発明の第１の実施の形態に係る半導体装置の製造方法に適用される多段ＶＩＡホール形成工程の説明図であって、図５（ａ）は、小口径のＶＩＡホール３０の形成工程図、図５（ｂ）は、大口径のＶＩＡホール２０の形成工程図、図５（ｃ）は、接地電極２３の形成工程図である。
【００７４】
（ａ）まず、図５（ａ）に示すように、半絶縁性基板１１の第１表面上に電極３２を形成後、上記の小口径ＶＩＡホール形成工程により、小口径ＶＩＡホール３０を形成する。上述のＡｌなどからなるテーパ加工したマスク層を用いることにより、ＧａＮ基板あるいはＳｉＣ基板などからなる半絶縁性基板１１に対しても、小口径ＶＩＡホール３０の内面にテーパ領域を容易に形成できる。また、小口径ＶＩＡホール３０を形成する穴の一方の開口の幅Ｗ１が大きく、電極３２側の開口の幅Ｗ０は小さくなっている。したがって、電極３２を大きくする必要がなく、回路の大形化が防止される。
【００７５】
（ｂ）次に、図５（ｂ）に示すように、上記の小口径ＶＩＡホール形成工程と同様の工程により、大口径ＶＩＡホール２０を形成する。小口径ＶＩＡホール形成工程と異なる点は、マスクパターン３５（図３（ａ））の幅を広く形成した点である。上述のＡｌなどからなるテーパ加工したマスク層を用いることにより、ＧａＮ基板あるいはＳｉＣ基板などからなる半絶縁性基板１１に対しても、大口径ＶＩＡホール２０の内面にテーパ領域を容易に形成できる。また、大口径ＶＩＡホール２０を形成する穴の一方の開口の幅Ｗ２が大きく、電極３２側の開口の幅はＷ０よりも大きくなっている。エッチング時間を制御することで、
小口径ＶＩＡホール３０の部分を深さＤ１のみ残し、大口径ＶＩＡホール２０の部分の深さをＤ２に設定することができる。
【００７６】
（ｃ）次に、図５（ｃ）に示すように、蒸着あるいは電気メッキなどの方法で、半絶縁性基板１１の第２表面（裏面）、大口径ＶＩＡホール２０の内璧面２０ｂ、および小口径ＶＩＡホール３０の内壁面３０ａに、Ａｕなどの金属からなる接地電極２３を形成し、多段ＶＩＡホールが完成する。
【００７７】
このとき、電極３２は小口径ＶＩＡホールを構成する穴の開口を、例えば塞いだ形になっている。
【００７８】
接地電極２３を確実に形成するためには、小口径ＶＩＡホール３０および大口径ＶＩＡホール２０からなる多段ＶＩＡホールの深さ方向の全体がテーパ領域になっていることが望ましい。
【００７９】
上述の多段ＶＩＡホールの形成工程１を適用した本発明の第１の実施の形態に係る半導体装置の製造方法によれば、図５（ｃ）に示すように、動作層近傍には小口径ＶＩＡホール３０を用いて表面電極３２と微細な面積で接続し、接地近傍では口径を広げることで接地電極２３に接続されるソース端子電極１８，１８−１，１８−２，１８−３，１８−４，１８−５のインダクタンスを抑制することができる。
【００８０】
さらに、図１乃至図２に示すように、大口径ＶＩＡホール２０を半導体チップの外側に偏芯させることで発熱領域の直下にはＶＩＡホールによる空洞を広げないで、熱放散の効率を向上することができる。
【００８１】
さらに、図５（ｃ）に示すように、小口径ＶＩＡホール３０および大口径ＶＩＡホール２０からなる多段ＶＩＡホールの深さ方向の全体がテーパ領域になっていることからＶＩＡホールの段切れなどを防止することができる。
【００８２】
（多段ＶＩＡホールの形成工程２）
図６は、本発明の第１の実施の形態に係る半導体装置の製造方法に適用される多段ＶＩＡホール形成工程の別の工程の説明図であって、図６（ａ）は、小口径ＶＩＡホール３０となる深さＤ１の溝の形成工程図、図６（ｂ）は、大口径ＶＩＡホール２０の形成工程図、図６（ｃ）は、接地電極２３の形成工程図を示す。
【００８３】
（ａ）まず、図６（ａ）に示すように、半絶縁性基板１１の第１表面上に、ドライエッチング工程により、幅Ｗ７、深さＤ１の溝を形成後、電極３２を形成する。この工程においては、前述の図４に示されるエッチング装置を適用することができる。
【００８４】
（ｂ）次に、図６（ｂ）に示すように、図３において説明した小口径ＶＩＡホール形成工程と同様の工程により、大口径ＶＩＡホール２０を形成する。小口径ＶＩＡホール形成工程と異なる点は、マスクパターン３５（図３（ａ））の幅を広く形成した点である。Ａｌなどからなるテーパ加工したマスク層を用いることにより、ＧａＮ基板あるいはＳｉＣ基板などからなる半絶縁性基板１１に対しても、大口径ＶＩＡホール２０の内面にテーパ領域を容易に形成できる。また、大口径ＶＩＡホール２０を形成する穴の一方の開口の幅Ｗ４が大きく、電極３２側の開口の幅はＷ７よりも大きく形成されている。エッチング時間を制御することで、半絶縁性基板１１の第１表面近傍で深さＤ１のみを残し、大口径ＶＩＡホール２０の部分の深さをＤ２に設定することができる。結果として、図６（ｂ）に示すように、大口径ＶＩＡホール２０の形成工程によって、電極３２の底部がエッチングされ、幅Ｗ３の開口が形成される。幅Ｗ３を構成する開口穴によって、結果として、深さＤ１の小口径ＶＩＡホールが形成されている。このとき、電極３２は幅Ｗ３を構成する開口穴の内璧を被覆する形になっている。
【００８５】
（ｃ）次に、図６（ｃ）に示すように、蒸着あるいは電気メッキなどの方法で、半絶縁性基板１１の第２表面（裏面）、および大口径ＶＩＡホール２０の内璧面２０ｂに、Ａｕなどの金属からなる接地電極２３を形成し、多段ＶＩＡホールが完成する。
【００８６】
このとき、幅Ｗ３を構成する開口穴の内璧を被覆する電極３２は、接地電極２３に接続されている。
【００８７】
接地電極２３を確実に形成するためには、深さＤ１,幅Ｗ３の開口を有する小口径ＶＩＡホールと、大口径ＶＩＡホール２０からなる多段ＶＩＡホールの深さ方向の全体がテーパ領域になっていることが望ましい。
【００８８】
上述の多段ＶＩＡホールの形成工程２を適用した本発明の第１の実施の形態に係る半導体装置の製造方法によれば、図６（ｃ）に示すように、動作層近傍には小口径ＶＩＡホール３０を用いて表面電極３２と微細な面積で接続し、接地近傍では口径を広げることで接地電極２３に接続されるソース端子電極１８，１８−１，１８−２，１８−３，１８−４，１８−５のインダクタンスを抑制することができる。
【００８９】
さらに、図１乃至図２に示すように、大口径ＶＩＡホール２０を半導体チップの外側に偏芯させることで発熱領域の直下にはＶＩＡホールによる空洞を広げないで、熱放散の効率を向上することができる。
【００９０】
さらに、図６（ｃ）に示すように、小口径ＶＩＡホール３０と底部で接した大口径ＶＩＡホール２０からなる多段ＶＩＡホールの深さ方向の全体がテーパ領域になっていることからＶＩＡホールの段切れなどを防止することができる。
【００９１】
本発明の第１の実施の形態に係る半導体装置およびその製造方法によれば、動作層近傍には小口径のＶＩＡホールを用いて表面電極と微細な面積で接続し、接地近傍では口径を広げることで接地用電極に接続されるソース端子電極のインダクタンスを抑制することができる。
【００９２】
さらに、本発明の第１の実施の形態に係る半導体装置およびその製造方法によれば、大口径ＶＩＡホールを半導体チップの外側に偏芯させることで発熱領域の直下には大口径ＶＩＡホールによる空洞を広げないで、熱放散の効率を向上することができる。
【００９３】
さらに、本発明の第１の実施の形態に係る半導体装置およびその製造方法によれば、小口径ＶＩＡホールと大口径ＶＩＡホールからなる多段ＶＩＡホールの内璧面に内径の幅が変化するテーパ領域が形成されて、ＶＩＡホールの内璧面に導電層が確実に形成され、段切れのないＶＩＡホールを形成することができる。
【００９４】
[その他の実施の形態]
上記のように、本発明は第１の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００９５】
なお、増幅素子はＦＥＴに限らず、ＨＥＭＴ（High Electron Mobility Transistor）やＬＤＭＯＳ（Lateral Doped Metal-Oxide-Semiconductor Field Effect Transistor）やＨＢＴ（Hetero-junction Bipolar Transistor）など他の増幅素子にも適用できることは言うまでもない。
【００９６】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【００９７】
本発明の実施の形態に係る半導体装置およびその製造方法は、ＳｉＣ基板やＧａＮウェハ基板などの薄層化の困難な半導体装置に適用され、内部整合型電力増幅素子、電力ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、マイクロ波電力増幅器、ミリ波電力増幅器などの幅広い適用分野を有する。
【図面の簡単な説明】
【００９８】
【図１】本発明の第１の実施の形態に係る半導体装置の模式的構成であって、（ａ）模式的平面パターン構成図、（ｂ）大口径のＶＩＡホール近傍における模式的斜視図。
【図２】本発明の第１の実施の形態に係る半導体装置において形成される大口径のＶＩＡホール２０と小口径のＶＩＡホール３０による多段ＶＩＡホールの３次元模式的構成図。
【図３】本発明の第１の実施の形態に係る半導体装置の製造方法の一部において適用する、小口径ＶＩＡホールの形成工程を詳細に説明する模式的断面構造図であって、（ａ）フォトリソグラフィー工程図、（ｂ）第１開口３４ａの形成工程図、（ｃ）第１テーパ領域３４ｂの形成工程図、（ｄ）マスク層３３のエッチング工程図、（ｅ）マスク層３３を利用し、半絶縁性基板３１のエッチングにより、第３開口３１ｃを形成する工程図、（ｆ）接地電極３７を形成して、小口径ＶＩＡホールを形成する工程図。
【図４】本発明の第１の実施の形態に係る半導体装置の製造方法において、半絶縁性基板に対するＶＩＡホール形成工程に適用するエッチング装置の模式的構成図を示す。
【図５】本発明の第１の実施の形態に係る半導体装置の製造方法に適用される多段ＶＩＡホール形成工程の説明図であって、（ａ）小口径のＶＩＡホール３０の形成工程図、（ｂ）大口径のＶＩＡホール２０の形成工程図、（ｃ）接地電極２３の形成工程図。
【図６】本発明の第１の実施の形態に係る半導体装置の製造方法に適用される多段ＶＩＡホール形成工程の別の工程の説明図であって、（ａ）小口径のＶＩＡホール３０となる深さＤ１の溝の形成工程図、（ｂ）大口径のＶＩＡホール２０の形成工程図、（ｃ）接地電極２３の形成工程図。
【図７】従来例に係る半導体装置の模式的構成であって、（ａ）平面パターン構成図、（ｂ）ソース端子電極１８に対して形成される小口径ＶＩＡホール３０近傍における模式的斜視図。
【符号の説明】
【００９９】
１０,２２,２４…半導体チップ
１１，３１…半絶縁性基板
１２…ドレイン端子電極
１４，１４−１，１４−２，１４−３，１４−４…ゲート端子電極
１６…発熱部
１８，１８−１，１８−２，１８−３，１８−４，１８−５…ソース端子電極
２０，２０−１，２０−２，２０−３，２０−４，２０−５…大口径ＶＩＡホール
２０ｂ…大口径ＶＩＡホールの内壁面
２３,３７…接地電極
２６…接地導体
３０…小口径ＶＩＡホール
３０ａ…小口径ＶＩＡホールの内壁面
３１ａ…半絶縁性基板の第１表面
３１ｂ…半絶縁性基板の第２表面（裏面）
３１ｃ…第３開口
３１ｄ…第３テーパ領域
３２…電極
３３…マスク層
３３ａ…第２開口
３３ｂ…第２テーパ領域
３４…レジスト層
３４ａ…第１開口
３４ｂ…第１テーパ領域
３５…マスクパターン
３５ａ…透孔
３６…光源
Ｗ０，Ｗ１，Ｗ３, Ｗ５，Ｗ６…小口径ＶＩＡホール３０の内径の幅
Ｗ２，Ｗ４…大口径ＶＩＡホール２０の内径の幅
１２１…チャンバ
１２２…カソード
１２３…アノード
１２４…高周波電源
１２５…供給口
１２６…排出口
【図１】
2008258281.tif 000003
【図２】
2008258281.tif 000004
【図３】
2008258281.tif 000005
【図４】
2008258281.tif 000006
【図５】
2008258281.tif 000007
【図６】
2008258281.tif 000008
【図７】
2008258281.tif 000009