(57)【要約】【課題】半導体装置の製造歩留まりを向上する。【解決手段】コントロールゲート電極８およびゲート電極１５を覆うように基板１上にイオン注入用の保護膜となる保護膜３を形成する。次いで、コントロールゲート電極８およびゲート電極１５を覆うように基板１上にフォトマスク５を形成した後、メモリアレイ領域のフォトマスク５を除去し、メモリアレイ領域の基板１にしきい値調整用のイオンを注入する。次いで、高耐圧ＭＩＳ領域ではフォトマスク５を残したまま、メモリアレイ領域の保護膜３を除去する。【選択図】図６
2008300763.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面に設けられた記憶素子と、
前記半導体基板の主面であって前記記憶素子の周辺に設けられたＭＩＳトランジスタと、を備えた半導体装置の製造方法であって、
前記記憶素子は、
前記半導体基板の主面上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜を介して前記半導体基板上に設けられたコントロールゲート電極と、
前記コントロールゲート電極の側面および前記半導体基板の主面に沿って設けられた電荷蓄積膜と、
前記電荷蓄積膜を介して前記半導体基板の主面上に設けられたメモリゲート電極と、を有し、
前記ＭＩＳトランジスタは、
前記半導体基板の主面上に設けられ、前記第１ゲート絶縁膜より厚い第２ゲート絶縁膜と、
前記第２ゲート絶縁膜を介して前記半導体基板上に設けられたゲート電極と、を有し、
（ａ）前記半導体基板上に前記第１ゲート絶縁膜および前記第２ゲート絶縁膜を形成した後、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜を含む前記半導体基板上に電極材料膜を形成する工程、
（ｂ）前記電極材料膜をパターニングすることによって、前記第１ゲート絶縁膜上に前記コントロールゲート電極、および前記第２ゲート絶縁膜上に前記ゲート電極を形成する工程、
（ｃ）前記コントロールゲート電極および前記ゲート電極を含む前記半導体基板上にイオン注入用の保護膜を形成する工程、
（ｄ）前記工程（ｃ）の後、前記コントロールゲート電極および前記ゲート電極を含む前記半導体基板上にフォトマスクを形成した後、前記記憶素子が形成される領域の前記フォトマスクを除去する工程、
（ｅ）前記工程（ｄ）の後、前記記憶素子が形成される領域の前記半導体基板にイオン注入する工程、
（ｆ）前記工程（ｅ）の後、前記記憶素子が形成される領域の前記保護膜を除去する工程、
（ｇ）前記工程（ｆ）の後、前記ＭＩＳトランジスタが形成される領域の前記フォトマスクを除去する工程、
（ｈ）前記工程（ｇ）の後、前記半導体基板上に前記電荷蓄積膜を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記工程（ｆ）と前記工程（ｇ）との間に、ＢＨＦを用いた洗浄を行うことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記工程（ｇ）と前記工程（ｈ）との間に、ＨＦを用いた洗浄を行うことを特徴とする半導体装置の製造方法。
【請求項４】
請求項２記載の半導体装置の製造方法において、
前記ゲート電極を覆う前記保護膜が残存するように、前記工程（ｇ）と前記工程（ｈ）との間に、ＨＦを用いた洗浄を行うことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記電荷蓄積膜はボトム酸化シリコン膜、窒化シリコン膜、トップ酸化シリコン膜が積層して構成されており、
前記工程（ｈ）は、
（ｈ１）ＩＳＳＧ酸化によって、前記ボトム酸化シリコン膜を形成する工程、
（ｈ２）前記工程（ｈ１）の後、ＣＶＤ法によって、前記ボトム酸化シリコン膜上に前記窒化シリコン膜を形成する工程、
（ｈ３）前記工程（ｈ２）の後、ＩＳＳＧ酸化によって、前記窒化シリコン膜上に前記トップ酸化シリコン膜を形成する工程、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、記憶素子とその周辺回路が混載された半導体装置の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的にデータの書き換えが可能な不揮発性メモリ(Electrically Erasable and Programmable Read Only Memory)の一種として、ＯＮＯ(Oxide Nitride Oxide)構造の電荷蓄積膜を用いたスプリットゲート型の記憶素子構造が知られている。
【０００３】
また、不揮発性メモリの周辺回路として、例えば昇圧回路のように、高耐圧ＭＩＳ（Metal Insulator Semiconductor）トランジスタで構成させる回路と、例えばセンスアンプ、カラムデコーダ、ロウデコーダのように低耐圧ＭＩＳトランジスタで構成される回路が知られている。
【０００４】
特開２００６−０１９３７３号公報（特許文献１）には、コントロールゲートとメモリゲートとから構成されるスプリットゲート型のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型不揮発性メモリと共に、その周辺回路を構成する低耐圧および高耐圧のＭＩＳトランジスタが開示されている。
【０００５】
また、特開２００３−２１８２３２号公報（特許文献２）には、低耐圧および高耐圧のＭＯＳＦＥＴを備えた半導体装置において、低耐圧のＭＯＳＦＥＴのゲート電極の膜厚（高さ）と高耐圧のＭＯＳＦＥＴのゲート電極の膜厚（高さ）が相違した構成が開示されている。
【特許文献１】特開２００６−０１９３７３号公報
【特許文献２】特開２００３−２１８２３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者らが検討している半導体装置は、コントロールトランジスタとメモリトランジスタとで構成されるスプリットゲート型の記憶素子（メモリセル）と、その周辺回路を構成する高耐圧および低耐圧のＭＩＳトランジスタなどを備えている。この半導体装置に対してバーンイン試験を行ったところ、高耐圧ＭＩＳトランジスタの耐圧不良が発生する場合がある。図１１に、耐圧不良が発生した場合の高耐圧ＭＩＳトランジスタの模式的な断面図を示す。なお、図１１には、高耐圧ＭＩＳトランジスタと併せて記憶素子も示している。
【０００７】
図１１に示すように、本発明者らが検討した半導体装置は、半導体基板１と、半導体基板１の主面に設けられた記憶素子ＭＣ０と、その周辺に設けられた高耐圧ＭＩＳトランジスタＱ０と、を備えている。記憶素子ＭＣ０は、半導体基板１の主面上に設けられたゲート絶縁膜６と、ゲート絶縁膜６を介して半導体基板１上に設けられたコントロールゲート電極８と、コントロールゲート電極８の側面および半導体基板１の主面に沿って設けられた電荷蓄積膜１６と、電荷蓄積膜１６を介して半導体基板１の主面上に設けられたメモリゲート電極９と、を有している。また、高耐圧ＭＩＳトランジスタＱ０は、半導体基板１の主面上に設けられ、ゲート絶縁膜６より厚いゲート絶縁膜７と、ゲート絶縁膜７を介して半導体基板１上に設けられたゲート電極１５と、を有している。
【０００８】
バーンイン試験の耐圧不良を解析したところ、図１１に示すように、高耐圧ＭＩＳトランジスタＱ０のゲート電極１５の側壁下に、サイドウォールスペーサ１２を構成する絶縁膜が入り込んでいた。サイドウォールスペーサ１２は、パターニングされたゲート電極１５を覆うように例えばＣＶＤ（Chemical Vapor Deposition）法によって絶縁膜を堆積した後、その絶縁膜をエッチバックによってゲート電極１５の側壁に残してなるものである。すなわち、サイドウォールスペーサ１２を形成する工程前に、ゲート電極１５の側壁下のゲート絶縁膜７が削られているために、その削れ部１００にゲート電極１５の側壁下にサイドウォールスペーサ１２を構成する絶縁膜が入り込んでいる。
【０００９】
このため、本来ならば絶縁破壊の発生箇所がゲート電極１５の中央部下のゲート絶縁膜７であることが望まれるが、ゲート電極１５の側壁下のゲート絶縁膜７で電界集中が発生し、そこで絶縁破壊が生じているものと考えられる。
【００１０】
本発明の目的は、半導体装置の製造歩留まりを向上することにある。
【００１１】
本発明の他の目的は、記憶素子と、高耐圧ＭＩＳトランジスタを含む周辺回路が混載された半導体装置において、高耐圧ＭＩＳトランジスタのゲート絶縁破壊耐圧を向上することにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１４】
本発明の一実施の形態では、まず（ａ）半導体基板上に記憶素子用の第１ゲート絶縁膜および高耐圧用のＭＩＳトランジスタの第２ゲート絶縁膜を形成した後、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜を覆うにように前記半導体基板の全面に電極材料膜を形成する。次いで、（ｂ）前記電極材料膜をパターニングすることによって、前記第１ゲート絶縁膜上にコントロールゲート電極、および前記第２ゲート絶縁膜上にゲート電極を形成する。（ｃ）前記コントロールゲート電極および前記ゲート電極を覆うように前記半導体基板の全面にイオン注入用の保護膜を形成する。次いで、（ｄ）前記コントロールゲート電極および前記ゲート電極を覆うように前記半導体基板の全面にフォトマスクを形成した後、記憶素子が形成される領域の前記フォトマスクを除去する。次いで、（ｅ）前記記憶素子が形成される領域の前記半導体基板にしきい値調整用のイオンを注入する。次いで、（ｆ）前記記憶素子が形成される領域の前記保護膜を除去する。次いで、（ｇ）高耐圧用のＭＩＳトランジスタが形成される領域の前記フォトマスクを除去する。次いで、（ｈ）前記半導体基板の全面に記憶素子用の電荷蓄積膜を形成する。
【発明の効果】
【００１５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１６】
この一実施の形態によれば、高耐圧ＭＩＳトランジスタのゲート電極の側壁下のゲート絶縁膜の削れを防止することができるので、高耐圧ＭＩＳトランジスタの耐圧を向上することができ、半導体装置の製造歩留まりを向上することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１８】
本実施の形態における半導体装置は、記憶素子（メモリセル）と、その周辺回路とが混載されたものである。記憶素子として、例えば、スプリットゲート構造のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型不揮発性メモリがある。また、周辺回路として、例えば、センスアンプ、カラムデコーダ、ロウデコーダ、昇圧回路などがあり、それらを構成する高耐圧ＭＩＳトランジスタ、低耐圧ＭＩＳトランジスタ、ＭＩＳ容量などがある。
【００１９】
本発明に係る半導体装置の製造方法を、図１〜図１０を参照して、特に記憶素子および高耐圧ＭＩＳトランジスタについて説明する。なお、これらの図には記憶素子が形成されるメモリアレイ領域、高耐圧ＭＩＳトランジスタが形成される高耐圧ＭＩＳ領域が示されている。
【００２０】
まず、図１に示すように、周知の製造方法を用いて、メモリアレイ領域の半導体基板１の主面にｎ型埋込み層４とｐ型ウエル２とを形成し、周辺回路の基板１の主面にｐ型ウエル２を形成する。半導体基板（以下、単に「基板」という）１は、例えばｐ型の単結晶シリコン基板からなる。また、ｐ型ウエル２は、例えばボロンなどのｐ型不純物を基板１の主面にイオン注入することによって形成させる。また、ｎ型埋込み層４は、例えば砒素などのｎ型不純物を基板１の主面にイオン注入することによって形成される。
【００２１】
続いて、基板１を熱酸化してｐ型ウエル２の表面に酸化シリコンからなるゲート絶縁膜７を形成し、フォトリソグラフィ技術およびエッチング技術を用いてメモリアレイ領域のゲート絶縁膜７を除去した後、基板１を熱酸化することによって、メモリアレイ領域に記憶素子用のゲート絶縁膜６を形成し、高耐圧ＭＩＳ領域に高耐圧ＭＩＳトランジスタのゲート絶縁膜７を形成する。すなわち、メモリアレイ領域、基板１の主面上にゲート絶縁膜６（例えば３〜４ｎｍ）を形成すると共に、高耐圧ＭＩＳ領域のゲート絶縁膜７（例えば１４〜１６ｎｍ）を厚くする。
【００２２】
続いて、図２に示すように、ゲート絶縁膜６およびゲート絶縁膜７を覆うように基板１上にＣＶＤ法で膜厚２５０ｎｍ程度のアンドープド（不純物ドープされていない）シリコン膜からなる電極材料膜８Ａを堆積した後、電極材料膜８Ａの表面を保護するために、その上部にＣＶＤ法で薄い酸化シリコン膜（図示しない）を堆積する。次いで、フォトリソグラフィ技術を用いて所定の領域をフォトレジストでマスクし、電極材料膜８Ａに不純物（リンまたはヒ素）をイオン注入することによって、マスクされていない領域のアンドープドシリコン膜からなる電極材料膜８Ａを不純物ドープされたｎ型シリコン膜に変える。
【００２３】
続いて、図３に示すように、フォトリソグラフィ技術およびエッチング技術を用いて、電極材料膜８Ａをパターニング（ドライエッチング）することによって、メモリアレイ領域のゲート絶縁膜６上に電極材料膜８Ａからなるコントロールゲート電極８、高耐圧ＭＩＳ領域のゲート絶縁膜７上に電極材料膜８Ａからなるゲート電極１５を形成する。
【００２４】
続いて、図４に示すように、基板１の表面洗浄を行った後、基板１をドライ酸化してコントロールゲート電極８およびゲート電極１５を含む基板１上に保護膜３を形成する。この保護膜３は、後のイオン注入工程が行われた際に基板１に与えるダメージを抑えるものであり、例えば酸化シリコン膜である。この表面洗浄は、例えばＡＰＭ（アンモニア過水）と、水で薄めたＨＦ（フッ酸）とで行う。また、ドライ酸化は、例えば８００℃で行い、３ｎｍの保護膜３を形成する。
【００２５】
続いて、図５に示すように、コントロールゲート電極８およびゲート電極１５を含む基板１上にフォトレジストからなるフォトマスク５を形成した後、メモリアレイ領域のフォトマスク５を除去する。次いで、メモリアレイ領域の基板１に記憶素子のしきい値調整のためのイオン注入を行う。これにより、コントロールトランジスタおよびメモリトランジスタのしきい値電圧を最適化することができる。
【００２６】
続いて、図６に示すように、メモリアレイ領域の保護膜３を除去する。例えば、ＢＨＦ（Buffered HF）を用いたウエットエッチングを行い、メモリアレイ領域の保護膜３を除去する。その際、高耐圧ＭＩＳ領域の保護膜３は、フォトマスク５によってエッチングされず、ゲート電極１５の側壁下のゲート絶縁膜７は、削れることがない。
【００２７】
続いて、図７に示すように、高耐圧ＭＩＳ領域のフォトマスク５を除去した後、基板１の表面洗浄を行う。この表面洗浄は、例えば水で薄めたＨＦ（フッ酸）で行う。この際、ゲート電極１５の側壁下のゲート絶縁膜７に削れ部を形成しないように、すなわち、ゲート電極１５を覆う保護膜３が残存するように基板１の表面洗浄を行う。
【００２８】
ここで、図６を参照して説明したメモリアレイ領域の保護膜３を除去する際に、ＨＦではなくＢＨＦを用いた理由について説明する。フォトマスク５を構成するフォトレジストに対し、ＨＦは疎水性であり、ＢＨＦは親水性の特性を有している。したがって、このウエットエッチング後では、メモリアレイ領域がフォトレジストで覆われることになるが、ＨＦの洗浄では、基板１内でムラによるばらつきが生じてしまう。このため、ＢＨＦを用いたウエットエッチングを行った後、基板１を水で薄めたＨＦを用いて表面洗浄している。
【００２９】
続いて、図８に示すように、基板１上に電荷蓄積膜１６を形成する。電荷蓄積膜１６は、例えば、５ｎｍ厚のボトム酸化シリコン膜、１０ｎｍ厚の窒化シリコン膜および５ｎｍ厚のトップ酸化シリコン膜の３層のＯＮＯ（Oxide Nitride Oxide）膜で構成する。これらの３層膜のうち、下層のボトム酸化シリコン膜は、熱酸化装置のチャンバ内に水素と酸素を直接導入し、加熱したウエハ（基板１）上でラジカル酸化反応を行うＩＳＳＧ（In situ Steam Generation）酸化法を用いて形成する。窒化シリコン膜は、ＣＶＤ法またはＡＬＤ（atomic layer deposition）法で形成し、上層のトップ酸化シリコン膜は、ＩＳＳＧ酸化法で形成する。なお、下層のボトム酸化シリコン膜を形成した後、窒化シリコン膜を形成する前に、Ｎ２Ｏなどの窒素酸化物を含んだ高温雰囲気中でボトム酸化シリコン膜を窒化処理することによって、ボトム酸化シリコン膜と基板１（ｐ型ウエル２）との界面に窒素を偏析させてもよい。この窒化処理を行うことにより、記憶素子を構成するコントロールトランジスタおよびメモリトランジスタのホットキャリア耐性が向上するので、記憶素子の特性（書き換え特性など）が向上する。
【００３０】
続いて、基板１上にＣＶＤ法でｎ型多結晶シリコン膜からなる電極材料膜９Ａを形成する。成膜時に不純物を導入するいわゆるドープドポリシリコン膜（ｎ型多結晶シリコン膜）は、成膜後に不純物をイオン注入する場合に比べて電気抵抗を下げることができる。
【００３１】
続いて、図９に示すように、この電極材料膜９Ａを異方性エッチングすることによって、コントロールゲート電極８および高耐圧ＭＩＳ領域のゲート電極１５の両側壁にｎ型多結晶シリコン膜からなる電極材料膜９Ａを残す。更に、メモリゲート形成領域を覆うフォトレジスト（図示しない）をマスクにして、コントロールゲート電極８の片側のｎ型多結晶シリコン膜からなる電極材料膜９Ａおよび高耐圧ＭＩＳ領域のゲート電極１５の両側の電極材料膜９Ａをエッチングする。これにより、コントロールゲート電極８の一方の側壁に電極材料膜９Ａからなるメモリゲート電極９が形成される。
【００３２】
続いて、図１０に示すように、ゲート電極１５およびフォトレジスト（図示しない）をマスクにして高耐圧ＭＩＳ領域に不純物（リンまたはヒ素）をイオン注入することによって、ｎ−型半導体領域２４を形成する。ｎ−型半導体領域２４は、ｎチャネル型高耐圧ＭＩＳトランジスタおよびソース・ドレイン領域が高耐圧仕様のＭＩＳトランジスタをＬＤＤ構造にするためのエクステンション領域である。
【００３３】
続いて、コントロールゲート電極８とメモリゲート電極９とから構成されるスプリットゲートおよびフォトレジスト（図示しない）をマスクにしてメモリアレイ領域に不純物（リンまたはヒ素）をイオン注入することによって、ｎ−型半導体領域１１ｄ、１１ｓを形成する。ｎ−型半導体領域１１ｄ、１１ｓは、記憶素子をＬＤＤ構造にするためのエクステンション領域である。
【００３４】
続いて、メモリアレイ領域に形成されたコントロールゲート電極８およびメモリゲート電極９のそれぞれの一方の側壁にサイドウォールスペーサ１２を形成し、周辺回路領域のゲート電極１５の両側壁にサイドウォールスペーサ１２を形成する。サイドウォールスペーサ１２は、基板１上にＣＶＤ法で堆積した酸化シリコン膜からなる絶縁膜をエッチバック（異方性エッチング）することによって形成する。
【００３５】
続いて、フォトレジスト（図示しない）をマスクにしてメモリアレイ領域および周辺回路領域に不純物（リンまたはヒ素）をイオン注入する。このイオン注入は、エクステンション領域（ｎ−型半導体領域１１ｓ、１１ｄ、２４）を形成するためのイオン注入に比べて、不純物のドーズ量が多く、かつ注入エネルギーも高い。
【００３６】
これにより、メモリアレイ領域では、スプリットゲートおよびサイドウォールスペーサ１２をマスクにして、スプリットゲートの近傍にｎ＋型半導体領域（ドレイン領域）１０ｄおよびｎ＋型半導体領域（ソース領域）１０ｓが形成され、記憶素子ＭＣが完成する。また、高耐圧ＭＩＳ領域では、ゲート電極１５およびサイドウォールスペーサ１２をマスクにして、ｎ＋型半導体領域２７が形成され、ｎチャネル型高耐圧ＭＩＳトランジスタＱが完成する。なお、図示しないが、周辺回路を構成するｎチャネル型低耐圧ＭＩＳトランジスタおよびＭＩＳ容量なども完成することになる。
【００３７】
本発明に係る半導体装置にバーンイン試験を行ったところ、本発明者らが検討した半導体装置（図１１参照）に対して、不良率を減少することができる。言い換えると、高耐圧ＭＩＳトランジスタのゲート絶縁破壊耐圧を向上することができる。これにより、半導体装置の製造歩留まりを向上することができる。
【００３８】
次に、上記記憶素子ＭＣを選択した場合の書き込み、消去および読み出しの各動作について説明する。ここでは、電荷蓄積膜１６に電子を注入することを「書き込み」、ホールを注入することを「消去」とそれぞれ定義する。
【００３９】
書き込みは、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書き込み方式を採用する。書き込み時には、コントロールゲート電極８に０．７Ｖ、メモリゲート電極９に１０Ｖ、ソース領域１０ｓに６Ｖ、ドレイン領域１０ｄに０Ｖ、ｐ型ウエル２に０Ｖをそれぞれ印加する。これにより、ソース領域１０ｓとドレイン領域１０ｄとの間に形成されるチャネル領域のうち、コントロールゲート電極８とメモリゲート電極９との中間付近の領域でホットエレクトロンが発生し、これが電荷蓄積膜１６に注入される。注入された電子は窒化シリコン膜中のトラップに捕獲され、メモリトランジスタのしきい値電圧が上昇する。
【００４０】
消去は、チャネル電流を利用したホットホール注入消去方式を採用する。消去時には、コントロールゲート電極８に０．７Ｖ、メモリゲート電極９に−８Ｖ、ソース領域１０ｓに７Ｖ、ドレイン領域１０ｄに０Ｖ、ｐ型ウエル２に０Ｖをそれぞれ印加する。これにより、コントロールゲート電極８の下部のｐ型ウエル２にチャネル領域が形成される。また、ソース領域１０ｓに高電圧（７Ｖ）が印加されるため、ソース領域１０ｓから伸びた空乏層がコントロールトランジスタのチャネル領域に近づく。この結果、チャネル領域を流れる電子が、チャネル領域の端部とソース領域１０ｓとの間の高電界によって加速されてインパクトイオン化が生じ、電子とホールの対が生成される。そして、このホールがメモリゲート電極９に印加された負電圧（−８Ｖ）によって加速されてホットホールとなり、電荷蓄積膜１６に注入される。注入されたホールは窒化シリコン膜中のトラップに捕獲され、メモリトランジスタのしきい値電圧が低下する。
【００４１】
読み出し時には、コントロールゲート電極８に１．５Ｖ、メモリゲート電極９に１．５Ｖ、ソース領域１０ｓに０Ｖ、ドレイン領域１０ｄに１．５Ｖ、ｐ型ウエル２に０Ｖをそれぞれ印加する。すなわち、メモリゲート電極９に印加する電圧を、書き込み状態におけるメモリトランジスタのしきい値電圧と、消去状態におけるメモリトランジスタのしきい値電圧との間に設定し、書き込み状態と消去状態とを判別する。
【００４２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４３】
例えば、前記実施の形態では、ｎチャネル型ＭＩＳトランジスタを適用した場合について説明したが、ｐチャネル型ＭＩＳトランジスタに適用した場合であってもよい。このとき、アンドープドシリコン膜からなる電極材料膜８Ａをｐ型シリコン膜とすることもできる。例えば、フォトリソグラフィ技術を用いて所定の領域をフォトレジスト膜でマスクし、アンドープドシリコン膜に不純物（ボロンまたはフッ化ボロン）をイオン注入することによって、マスクされていない領域のアンドープドシリコン膜からなる電極材料膜８Ａをｐ型シリコン膜に変えることができる。このためｎ型あるいはｐ型のプレドープを行うことができ、効率良く素子特性を向上することができる。
【産業上の利用可能性】
【００４４】
本発明は、半導体装置、特に、記憶素子とその周辺回路が混載された半導体装置の製造業に幅広く利用されるものである。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態１における製造工程中の半導体装置の要部断面図である。
【図２】図１に続く製造工程中の半導体装置の要部断面図である。
【図３】図２に続く製造工程中の半導体装置の要部断面図である。
【図４】図３に続く製造工程中の半導体装置の要部断面図である。
【図５】図４に続く製造工程中の半導体装置の要部断面図である。
【図６】図５に続く製造工程中の半導体装置の要部断面図である。
【図７】図６に続く製造工程中の半導体装置の要部断面図である。
【図８】図７に続く製造工程中の半導体装置の要部断面図である。
【図９】図８に続く製造工程中の半導体装置の要部断面図である。
【図１０】図９に続く製造工程中の半導体装置の要部断面図である。
【図１１】本発明者らが検討した半導体装置の要部断面図である。
【符号の説明】
【００４６】
１  半導体基板（基板）
２  ｐ型ウエル
３  保護膜
４  ｎ型埋込み層
５  フォトマスク
６、７  ゲート絶縁膜
８  コントロールゲート電極
８Ａ  電極材料膜
９  メモリゲート電極
９Ａ  電極材料膜
１２  サイドウォールスペーサ
１５  ゲート電極
１６  電荷蓄積膜
１００  削れ部
ＭＣ、ＭＣ０  記憶素子
Ｑ、Ｑ０  高耐圧ＭＩＳトランジスタ
【図１】
2008300763.tif 000003
【図２】
2008300763.tif 000004
【図３】
2008300763.tif 000005
【図４】
2008300763.tif 000006
【図５】
2008300763.tif 000007
【図６】
2008300763.tif 000008
【図７】
2008300763.tif 000009
【図８】
2008300763.tif 000010
【図９】
2008300763.tif 000011
【図１０】
2008300763.tif 000012
【図１１】
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