(57)【要約】【課題】半導体デバイスを形成する方法および半導体デバイスを提供する。【解決手段】半導体デバイスおよび半導体デバイスを作るための方法は、１つまたは複数のデバイス領域を形成するために、チャネル層、チャネル層の間の第１の犠牲層、およびチャネル層と第１の犠牲層との間の第２の犠牲層を含む層のスタックをパターニングすることを含む。第１の犠牲層は、第１の犠牲層の材料と同一の格子定数を有する材料から形成され、第２の犠牲層は、第１の犠牲層の材料と格子不整合を有する材料から形成される。ソースおよびドレイン領域は、１つまたは複数のデバイス領域においてチャネル層の側壁から形成される。第１の犠牲層および第２の犠牲層は、チャネル層をソースおよびドレイン領域から浮いたままにするためにエッチング除去される。ゲート・スタックは、チャネル層上に堆積される。【選択図】図１０
2021500738.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを形成する方法であって、
１つまたは複数のデバイス領域を形成するために、チャネル層、前記チャネル層の間の第１の犠牲層、および前記チャネル層と前記第１の犠牲層との間の第２の犠牲層を含む層のスタックをパターニングすることであって、前記第１の犠牲層が、前記チャネル層の材料と類似の格子定数を有する材料から形成され、前記第２の犠牲層が、前記チャネル層の前記材料と格子不整合を有する材料から形成される、前記パターニングすることと、
前記１つまたは複数のデバイス領域において前記チャネル層の側壁からソースおよびドレイン領域を形成することと、
前記チャネル層を前記ソースおよびドレイン領域から浮いたままにするために、前記第１の犠牲層および前記第２の犠牲層をエッチング除去することと、
前記チャネル層上にゲート・スタックを堆積することと、
を含む、方法。
【請求項２】
前記チャネル層が、結晶シリコンから形成され、前記第１の犠牲層が、ドープ・シリコンから形成され、前記第２の犠牲層が、シリコン・ゲルマニウムを含む、請求項１に記載の方法。
【請求項３】
前記第２の犠牲層が、炭素ドープ・シリコン・ゲルマニウムから形成される、請求項２に記載の方法。
【請求項４】
前記第１の犠牲層および前記第２の犠牲層が、それぞれのエッチングにおいてそれぞれエッチング除去され、前記第１の犠牲層および前記第２の犠牲層のエッチングが、前記チャネル層を損傷することなくそれぞれの犠牲材料を選択的に除去する、請求項１に記載の方法。
【請求項５】
前記チャネル層、前記第１の犠牲層、および前記第２の犠牲層を、反復するＡＢＡＣパターンでエピタキシャル成長することによって前記層のスタックを形成することであって、Ａ層が前記第２の犠牲層を表し、Ｂ層が前記第１の犠牲層を表し、Ｃ層が前記チャネル層を表す、前記形成することをさらに含む、請求項１に記載の方法。
【請求項６】
前記第２の犠牲層の膜厚が、前記第２の犠牲層と前記チャネル層との間に転位を引き起こす膜厚よりも小さい、請求項１に記載の方法。
【請求項７】
前記第２の犠牲層が、シリコン・ゲルマニウムを含み、前記第２の犠牲層の膜厚が、８ｎｍ未満である、請求項１に記載の方法。
【請求項８】
前記デバイス領域が、ｎ型デバイス領域およびｐ型デバイス領域を含み、前記ｎ型領域および前記ｐ型領域のうちの少なくとも１つにおいて前記ゲート・スタックを形成することが、２層の仕事関数金属を形成することを含む、請求項１に記載の方法。
【請求項９】
前記ゲート・スタックを堆積することが、少なくとも１つのデバイス領域の浮いた前記チャネル層上に酸化物誘電体層を形成することを含む、請求項１に記載の方法。
【請求項１０】
前記酸化物誘電体層が、２ｎｍから５ｎｍの間の膜厚を有する、請求項９に記載の方法。
【請求項１１】
複数の垂直積層チャネル層と、
前記複数の垂直積層チャネル層上に形成された第１の誘電体層と、
前記第１の誘電体層上に形成された第２の誘電体層と、
前記第２の誘電体層上に形成された第１の導体層と、
前記第１の導体層上に形成された第２の導体層と、
を備え、前記第１の誘電体層、前記第２の誘電体層、前記第１の導体層、および前記第２の導体層が、垂直に隣接するチャネル層の間に全て存在する、
半導体デバイス。
【請求項１２】
前記第１の誘電体層が、酸化物層であり、前記第２の誘電体層が、高ｋ誘電体層である、請求項１１に記載の半導体デバイス。
【請求項１３】
前記酸化物層が、２ｎｍから５ｎｍの間の膜厚を有する、請求項１２に記載の半導体デバイス。
【請求項１４】
前記第１の導体層が、第１の仕事関数金属から形成され、前記第２の導体層が、第２の仕事関数金属から形成される、請求項１１に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体デバイス製造に関し、より詳細には、犠牲材料の臨界膜厚（critical thickness）より大きいチャネル層間の間隔を有する、フィールド・ナノワイヤおよびナノシート電界効果トランジスタに関する。
【背景技術】
【０００２】
ナノワイヤおよびナノシート・トランジスタ・デバイスは、シリコンの層の間に形成される犠牲層としてシリコン・ゲルマニウムを用いて生成され得る。しかしながら、シリコン・ゲルマニウム結晶とシリコン結晶との間の格子不整合（lattice mismatch）に起因して、犠牲シリコン・ゲルマニウム層に歪みが形成される。シリコン・ゲルマニウム層が、臨界膜厚より大きい膜厚にまで形成されるとき、転位などの欠陥がスタックに形成される。
【０００３】
例えば、約３５％のゲルマニウム濃度を有するシリコン・ゲルマニウムでは、臨界膜厚は、約８ｎｍである。隣接するシリコン・チャネル層間の間隔は、シリコン・ゲルマニウムの膜厚によって決定されるため、小さい臨界膜厚は、シリコン・チャネルの間隔を制限する。これは、ゲート仕事関数金属をパターニングすること、および厚いゲート酸化膜トランジスタを形成することを困難にし得る。厚い酸化ゲート誘電体（gate dielectric）は、シリコン・チャネル間の小さいギャップをピンチオフ（pinch off）して、ゲート仕事関数金属の余地を残さない。より薄いゲート誘電体でも、異なる種類のトランジスタについて異なる仕事関数金属を有することが有利であることがよくある。チャネル間の狭いギャップから仕事関数金属を除去することは、隣接トランジスタ間に望ましくないアンダーカットを生成し得る積極的なエッチングを必要とし得る。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体デバイスを形成する方法および半導体デバイスを提供する。
【課題を解決するための手段】
【０００５】
半導体デバイスを作るための方法は、１つまたは複数のデバイス領域を形成するために、チャネル層、チャネル層の間の第１の犠牲層、およびチャネル層と第１の犠牲層との間の第２の犠牲層を含む層のスタックをパターニングすることを含む。第１の犠牲層は、第１の犠牲層の材料と同一の格子定数（lattice constant）を有する材料から形成され、第２の犠牲層は、第１の犠牲層の材料と格子不整合を有する材料から形成される。ソースおよびドレイン領域は、１つまたは複数のデバイス領域においてチャネル層の側壁から形成される。第１の犠牲層および第２の犠牲層は、チャネル層をソースおよびドレイン領域から浮いた（suspended）ままにするためにエッチング除去される。ゲート・スタックは、チャネル層上に堆積される。
【０００６】
半導体デバイスを形成するための方法は、１つまたは複数のデバイス領域を形成するために、シリコン・チャネル層、チャネル層の間の犠牲ドープ・シリコン層、およびシリコン・チャネル層と犠牲ドープ・シリコン層との間の犠牲シリコン・ゲルマニウム層を含む層のスタックをパターニングすることを含む。チャネル層は、約８ｎｍよりも大きい垂直分離を有する。ソースおよびドレイン領域は、１つまたは複数のデバイス領域においてチャネル層の側壁から形成される。第１の犠牲層および第２の犠牲層は、チャネル層をソースおよびドレイン領域から浮いたままにするためにエッチング除去される。酸化ゲート誘電体は、チャネル層上に形成され、酸化ゲート誘電体は、約２ｎｍから約５ｎｍの間の膜厚を有する。ゲート導体は、酸化ゲート誘電体上に堆積される。
【０００７】
これらのおよび他の特徴および利点は、その例示的実施形態の以下の詳細な説明から明らかとなり、詳細な説明は、添付図面と関連して読まれるものとする。
【０００８】
以下の説明は、以下の図面を参照して好適な実施形態の詳細を提供する。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態による、垂直積層チャネル層間に大きい分離を有する電界効果トランジスタ（ＦＥＴ）の形成におけるステップの断面図である。
【図２】本発明の実施形態による、デバイス領域のパターニングを示す、垂直積層チャネル層間に大きい分離を有するＦＥＴの形成におけるステップの断面図である。
【図３】本発明の実施形態による、内部スペーサの形成を示す、垂直積層チャネル層間に大きい分離を有するＦＥＴの形成におけるステップの断面図である。
【図４】本発明の実施形態による、ソースおよびドレイン領域の形成を示す、垂直積層チャネル層間に大きい分離を有するＦＥＴの形成におけるステップの断面図である。
【図５】本発明の実施形態による、層間絶縁（inter-layer dielectric）の形成を示す、垂直積層チャネル層間に大きい分離を有するＦＥＴの形成におけるステップの断面図である。
【図６】本発明の実施形態による、ダミー・ゲート構造の除去を示す、垂直積層チャネル層間に大きい分離を有するＦＥＴの形成におけるステップの断面図である。
【図７】本発明の実施形態による、犠牲層の除去を示す、垂直積層チャネル層間に大きい分離を有するＦＥＴの形成におけるステップの断面図である。
【図８】本発明の実施形態による、ゲート・スタックの形成を示す、垂直積層チャネル層間に大きい分離を有するＦＥＴの形成におけるステップの断面図である。
【図９】本発明の実施形態による、ゲート・スタックの形成を示す、垂直積層チャネル層間に大きい分離を有するＦＥＴの形成におけるステップの断面図である。
【図１０】本発明の実施形態による、垂直積層チャネル層間に大きい分離を有するＦＥＴの形成方法のブロック／フロー図である。
【発明を実施するための形態】
【００１０】
本発明の実施形態は、それぞれがチャネル材料とのエッチング選択性（etch selectivity）を有する複数の犠牲層を使用して、任意の適切な膜厚で犠牲層を形成する。これは、厚い酸化ゲート誘電体を形成する能力、および必要に応じて仕事関数金属をパターニングする能力を、本実施形態に提供する。
【００１１】
１つの例示的実施形態において、犠牲層は、例えば、シリコン・ゲルマニウムの第１の層、ドープ・シリコンの中間層、およびシリコン・ゲルマニウムの第２の層の多層から形成される。シリコン・ゲルマニウム層は、ドープ・シリコン層からのドーパントが隣接チャネル層に浸出することを防止する。多層の犠牲層の各構成層が、チャネル材料に対して選択的にエッチングされ得る。
【００１２】
ここで図１を参照すると、ナノシート電界効果トランジスタ（ＦＥＴ）の形成におけるステップの断面図が示されている。半導体層のスタックが、半導体基板１０２上に形成される。半導体基板１０２は、バルク半導体基板であってもよい。一例では、バルク半導体基板は、シリコン包含材料であってもよい。バルク半導体基板に適したシリコン包含材料の例示的な例は、シリコン、シリコン・ゲルマニウム、シリコン・ゲルマニウム・カーバイド、シリコン・カーバイド、エピタキシャル・シリコン、およびそれらの多層を含むがこれらに限定されない。シリコンは、ウェハ製造において主に使用される半導体材料であるが、ゲルマニウム、砒化ガリウム、砒化インジウム・ガリウム、リン化インジウム、窒化ガリウム、テルル化カドミウム、およびセレン化亜鉛などであるがこれらに限定されない、代替の半導体材料が採用され得る。本図面には示されないが、半導体基板１０２は、また、ＳＯＩ（semiconductor on insulator）基板であってもよい。
【００１３】
層のスタックは、３つの異なる構成物から形成される。第１の層のセット１０４は、半導体チャネル材料から形成され得ると特に考えられる。第１の層のセット１０４は、シリコンから形成され得ると特に考えられるが、適切なエッチング選択性を有する他の適切な半導体材料が、その代わりに使用されてもよいと理解されるべきである。
【００１４】
第２の層のセット１０６は、第１の層のセット１０４の間に第１の犠牲材料から形成され得る。第２の層のセット１０６は、約３５％のゲルマニウム濃度および約１％の炭素濃度を有するシリコン・ゲルマニウムまたは炭素ドープ・シリコン・ゲルマニウムから形成され得ると特に考えられるが、他の濃度および他の適切な犠牲材料が、代わりに使用されてもよいと理解されるべきである。シリコンと、３５％のゲルマニウム濃度を有するシリコン・ゲルマニウムとの間の格子定数の差は、１％より大きいことに留意すべきである。
【００１５】
第３の層のセット１０８は、第２の層のセット１０６の間に第２の犠牲材料から形成され得る。第３の層のセット１０８は、リン・ドープまたはヒ素ドープ・シリコンから形成され得ると特に考えられるが、他の適切な犠牲材料が、代わりに使用されてもよく、特に、ｎ型ドーパントが使用されてもよいと理解されるべきである。スタックの層は、パターンＡＢＡＣＡＢＡＣ．．．で下から上へ順次堆積される。ここで、Ａは、第２の層のセット１０６を表し、Ｂは、第３の層のセット１０８を表し、Ｃは、第１の層のセット１０４を表す。
【００１６】
第２の層のセット１０６および第３の層のセット１０８の構成物は、第１の層のセット１０４に対するエッチング選択性を提供するように選択される。本明細書で用いられるとき、材料除去プロセスに関する「選択的」という用語は、第１の材料についての材料除去のレートが、材料除去プロセスが適用されている構造の少なくとも別の材料についての除去のレートよりも大きいことを示す。よって、第２の層のセット１０６および第３の層のセット１０８の犠牲材料は、第１の層のセット１０４を実質的に損傷することなく、第１の層のセット１０４のチャネル材料の層の間から除去され得る。第２の層のセット１０６の構成物は、第３の層のセット１０８におけるドーパントの、第１の層のセット１０４への拡散を防止するために、特に選択される。シリコン・ゲルマニウムは、この目的には十分であることが多いが、炭素ドープ・シリコン・ゲルマニウムは、ドーパント拡散を減少させることにおいて優れており、犠牲層１０８からのドーパントがチャネル層１０４内に拡散することを防止する。
【００１７】
第３の層のセット１０８を用いて第１の層のセット１０４の隣接チャネル層間の犠牲材料の膜厚を増加させることによって、チャネル層間の分離が、第２の層のセット１０６における臨界膜厚を超えることなく、任意のサイズまで増加され得る。第３の層のセット１０８の膜厚は、１０８と１０４との間の格子定数の実質的な合致に起因して実質的な歪みをもたらすことなく任意の適切な膜厚にされ得る。第２の層のセット１０６の膜厚は、第２の層のセット１０６を作り上げる犠牲材料の臨界膜厚未満に保たれる。炭素ドープ・シリコン・ゲルマニウムが第２の層のセット１０６において使用される実施形態では、第２の層のセット１０６の膜厚は、約３ナノメートルであってもよく、第１の層のセット１０４および第３の層のセット１０８の膜厚は、任意の適切な膜厚であってもよい。
【００１８】
層のそれぞれが、エピタキシャル成長または任意の他の適切な堆積プロセスによって、前の層の上に形成され得る。それぞれの前の層が、次の層の成長のために良好なシード層を提供するとき、この段階のエピタキシャル成長は、比較的高品質で実行され得る。「エピタキシャル成長」および「エピタキシャル堆積」という用語は、半導体材料の成膜面（deposition surface）上の半導体材料の成長を指し、成長している半導体材料は、成膜面の半導体材料と実質的に同一の結晶特性を有する。「エピタキシャル材料」という用語は、エピタキシャル成長を用いて形成される材料を示す。いくつかの実施形態において、化学反応物質が制御され、かつシステム・パラメータが正確に設定されるとき、析出原子が、表面上で動き回り、それ自体を成膜面の原子の結晶配列に合わせて配向するのに十分なエネルギーで成膜面に到達する。したがって、いくつかの例において、｛１００｝結晶面上で堆積されるエピタキシャル膜は、｛１００｝方向を取る。
【００１９】
第３の層のセット１０８は、ｎ型ドーパントを用いたその場ドーピング（in situ doping）で、そのようなエピタキシャル・プロセスによって形成され得る。ｎ型ドーパント原子は、シリコンの格子定数にほとんど変化を引き起こさないと特に考えられるが、任意の適切なドーパントが、第３の層のセット１０８において半導体材料の格子定数を維持する効果を達成するために使用されてもよい。いくつかの実施形態において、第３の層のセット１０８とチャネル層１０４との間の格子定数の差は、約０．３％未満である。本明細書で用いられるとき、「ｎ型」は、真性半導体に自由電子を与える不純物の追加を指す。シリコン包含層において、ｎ型ドーパントの例は、アンチモン、ヒ素、およびリンを含むが、これらに限定されない。
【００２０】
ここで図２を参照すると、ナノシートＦＥＴの形成におけるステップの断面図が示されている。ダミー・ゲート・スタックが、層のスタック上に形成される。ダミー・ゲート・スタックは、ダミー・ゲート２０４、およびダミー・ゲート側壁上のスペーサ２０６を含む。ダミー・ゲート２０４は、ナノシート・スタックの周りのダミー・ゲート誘電体（例えば、シリコン酸化物）、ダミー・ゲート誘電体の周りのダミー・ゲート・プレースホルダ（例えば、アモルファス・シリコン）、およびダミー・ゲート・プレースホルダ上のダミー・ゲート・ハードマスク（例えば、シリコン窒化物）を含み得る。スペーサ２０６は、シリコン窒化物、シリコン酸窒化物、シリコン酸化物、シリコンホウ素炭窒化物、シリコン酸炭窒化物、シリコン・オキシカーバイド、シリコン炭窒化物、またはそれらの材料の任意の適当な組合せを含むがこれらに限定されない、任意の適当な誘電体材料を含み得る。ダミー・ゲート２０４は、リソグラフィに続く方向性エッチング（例えば、反応性イオン・エッチング（ＲＩＥ））、側壁イメージ転写、自己整合ダブルまたはクアドラプル・パターニングを含むがこれらに限定されない、任意の適当なパターニング技術によってパターニングされ得る。スペーサ２０６は、堆積とそれに続くＲＩＥ処理によって形成され得る。
【００２１】
ダミー・ゲート・スタックは、シート・スタック２０２を形成する、層のスタックを異方性エッチングするためのマスクとして使用される。シート・スタック２０２は、第１の領域２０８および第２の領域２１０を含む、少なくとも２つの領域において形成される。いくつかの実施形態において、第１の領域２０８は、１つの型の仕事関数金属を有する第１のＦＥＴ（例えば、ｎ型ＦＥＴ）を形成するために使用され、第２の領域２１０は、第２の型の仕事関数金属を有する第２のＦＥＴ（例えば、ｐ型ＦＥＴ）を形成するために使用される。いくつかの実施形態において、第１の領域２０８および第２の領域２１０は、異なる仕事関数金属を有する同じ型のＦＥＴ（例えば、両方がｎ型ＦＥＴまたはｐ型ＦＥＴである）を有してもよい。他の実施形態において、第１の領域２０８および第２の領域２１０は、異なる型のゲート誘電体を有してもよく、さらに他の実施形態において、第１の領域２０８および第２の領域２１０は、仕事関数金属およびゲート誘電体の両方において異なっていてもよい。シート・スタック２０２は、シート・スタック２０２の幅がＦＥＴチャネル領域の結果的な幅を決定する任意の適切な幾何形状を有し得る。
【００２２】
１つの実施形態において、シート・スタック２０２は、ダミー・ゲート・スタックをマスクとして用いて、選択的ＲＩＥにより形成され得る。ＲＩＥは、エッチング中にエッチングされる表面が無線電力式電極上に配置される、プラズマ・エッチングの形態である。さらに、ＲＩＥ中に、エッチングされる表面が、プラズマから抽出されるエッチング種を表面に向かって加速する電位を帯び、そこで、化学的エッチング反応が表面に対して法線方向に起こる。本発明のこの点において使用され得る異方性エッチング（anisotropic etching）の他の例は、イオン・ビーム・エッチング、プラズマ・エッチング、またはレーザ切除を含む。
【００２３】
本実施形態は、ナノシートに関して特に説明されるが、同一原理が、ナノワイヤ・デバイスの製造に適用されることに留意すべきである。本明細書で用いられるとき、「ナノシート」という用語は、その断面高さに対するその断面幅の比が約２：１より大きい構造を指し、「ナノワイヤ」という用語は、その断面高さに対するその断面幅の比が約２：１より小さい構造を指す。シート・スタック２０２の形状は、「ナノシート」構造が形成されるか、または「ナノワイヤ」構造が形成されるかを決定する。
【００２４】
ここで図３を参照すると、ナノシートＦＥＴの製造におけるステップの断面図が示されている。第２の層のセット１０６および第３の層のセット１０８は、１つまたは複数の選択的等方性エッチング（isotropic etch）を用いて、第１の層１０４と比較して凹まされている。特定の実施形態において、選択的な等方性エッチングが、シリコン・ゲルマニウム材料およびドープ・シリコン材料を優先的に除去し、非ドープ・シリコンの層を比較的手付かずのままにする。
【００２５】
第２の層のセット１０６および第３の層のセット１０８のエッチングは、湿式または乾式化学エッチングであってもよいと特に考えられる。第３の層のセット１０８のエッチングは、例えば、約０．１７トールの分圧で約２５℃から約９０℃の間の温度範囲内の塩素ガスにおけるエッチングを含んでもよい。ｎ型ドープ・シリコン材料が、第３の層のセット１０８において使用され、かつ真性シリコンがこれらの条件下で第１の層のセット１０４において使用される場合、第３の層のセット１０８は、第１の層のセット１０４のエッチング・レートより約９０倍速いレートでエッチングされる。第２の層のセット１０６のエッチングは、例えば、フッ化水素酸を有する過酸化水素、フッ化水素酸を有する硝酸、または過酸化水素を有する水酸化アンモニウムなどの、適切な湿式エッチングを用いて実行され得る。犠牲材料が上述したもの以外であるように選択される場合、他のエッチング化学が、犠牲材料の選択的除去に必要とされ得ると理解されるべきである。
【００２６】
追加スペーサ材料３０２は、次いで、シート・スタック２０２内の第２の層のセット１０６および第３の層のセット１０８の凹んだ端において形成される。この追加スペーサ材料３０２は、例えば、コンフォーマル堆積プロセスを用いて堆積されてもよく、その後、追加スペーサ材料３０２が、その上のダミー・ゲート・スタックによって保護されるとともに、ナノシート・スタック構造の垂直側壁上および半導体基板１０２の表面上の過剰なスペーサ材料を除去するように等方性または異方性エッチングされてもよい。
【００２７】
追加スペーサ材料３０２は、ダミー・ゲート・スタック（例えば、シリコン窒化物）のスペーサ層２０６と同一または異なる材料から形成され得る。例えば、埋め込まれたスペーサ材料３０２は、シリコン窒化物、シリコンホウ素炭窒化物、シリコン炭窒化物、シリコン炭素酸窒化物、またはＦＥＴデバイスの絶縁ゲート側壁スペーサを形成する役割に適した任意の他の種類の誘電体材料（例えば、５より小さい誘電率（dielectric constant）ｋを有する誘電体材料）で形成され得る。
【００２８】
１つの実施形態では、誘電体材料は、凹部領域（recesses area）が誘電体材料で十分満たされることを保証するために、原子層堆積（ＡＬＤ）などの高度にコンフォーマルな堆積プロセスを用いてコンフォーマルに堆積される。化学気相堆積（ＣＶＤ）などの他の堆積方法が、凹部領域を満たす誘電体材料の高度コンフォーマル層を堆積するために使用され得る。ＣＶＤは、成膜種が室温より高い（例えば、約２５℃から約９００℃）ガス状反応物の間の化学反応の結果として形成される、堆積プロセスである。反応の固体生成物は、固体生成物の膜、コーティング、または層が形成される表面上に堆積される。ＣＶＤプロセスの変形は、常圧ＣＶＤ（ＡＰＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、および有機金属ＣＶＤ（ＭＯＣＶＤ）を含むがこれらに限定されず、それらの組合せも採用されてもよい。ＡＬＤを使用する代替的実施形態では、化学前駆体が、表面上の薄膜を堆積するときに材料の表面と反応する。
【００２９】
ここで図４を参照すると、ナノシートＦＥＴの製造におけるステップの断面図が示されている。ソースおよびドレイン領域４０２は、第１の材料の層１０４の端に接触して形成される。１つの実施形態では、ソースおよびドレイン領域４０２は、これらの表面からエピタキシャル成長されてもよく、製造されているデバイスの種類に適切な導電型でその場ドーピングされてもよい。
【００３０】
本明細書で用いられるとき、「導電型」という用語は、ｐ型またはｎ型であるドーパント領域を示す。本明細書で用いられるとき、「ｐ型」は、価電子の不足を生む真性半導体への不純物の追加を指す。シリコン包含基板において、ｐ型ドーパント、即ち不純物の例は、ホウ素、アルミニウム、ガリウム、およびインジウムを含むがこれらに限定されない。本明細書で用いられるとき、「ｎ型」は、真性半導体に自由電子を与える不純物の追加を指す。シリコン包含基板において、ｎ型ドーパント、即ち不純物の例は、アンチモン、ヒ素、およびリンを含むがこれらに限定されない。
【００３１】
ここで図５を参照すると、ナノシートＦＥＴの製造におけるステップの断面図が示されている。誘電体材料または誘電体材料の組合せが、領域２０８および２１０の上および周囲に形成され、次いで、例えば、層間絶縁５０２を形成する化学的機械的平坦化（ＣＭＰ）プロセスを用いてダミー・ゲート２０４のレベルまで下がって平坦化される。いくつかの実施形態では、層間絶縁５０２は、シリコン窒化物およびシリコン酸化物を含む。
【００３２】
ここで図６を参照すると、ナノシートＦＥＴの製造におけるステップの断面図が示されている。ダミー・ゲート２０４およびダミー・ゲート・ハードマスク２１２は、任意の適切なエッチング・プロセスによって除去され、土台となるシート・スタック２０２を露出し、開口部６０２を形成する。
【００３３】
ここで図７を参照すると、ナノシートＦＥＴの製造におけるステップの断面図が示されている。第３の層のセット１０８および第２の層のセット１０６の材料は、第１の領域２０８および第２の領域２１０の両方において選択的にエッチングされる。これは、第１の層のセット１０４の間に開口部７０２を残す。第２の層のセット１０６および第３の層のセット１０８を選択的に凹ませるために使用された同一のエッチングが、犠牲材料を完全に除去するために使用され得る。
【００３４】
この点から、複数の異なる種類のデバイスが、形成され得る。特に、異なるゲート誘電体、異なる仕事関数金属、またはその両方を有するデバイスが、第１の領域２０８および第２の領域２１０において形成され得る。これらの実施形態のいくつかの例が、後述される。
【００３５】
ここで図８を参照すると、異なるゲート誘電体を有するＦＥＴの製造におけるステップの断面図が示されている。１つの領域、および次いでそれ以外をマスクすることによって、厚い酸化物誘電体材料の層８０２（約２ｎｍから約５ｎｍの間の膜厚を有する）は、第１の領域２０８においてコンフォーマルに堆積され、高ｋ誘電体材料（high-k dielectric material）のより薄い領域８０４は、チャネル層の上および周囲で、第２の領域２１０においてコンフォーマルに堆積される。チャネル層１０４は、幅の広い分離を有するため、そうでない場合に可能であるよりも、厚い酸化物誘電体層８０２のように著しく厚い誘電体層を有することが可能である。
【００３６】
厚い酸化物誘電体材料は、それを第２の領域２１０から除去するために、堆積後にパターニングされる。厚い酸化物誘電体層８０２よりもかなり薄く堆積され得る高ｋ誘電体材料８０４は、それを第２の領域２１０のみに限定するようにパターニングされてもよいが、いくつかの実施形態では、厚い酸化物材料を有する領域８０２から高ｋ誘電体材料を除去することなく、領域２０８および２１０の両方の上に堆積され得る。金属ゲート８０６が、両方の領域において堆積される。いくつかの実施形態では、金属ゲートは、仕事関数金属を含む。いくつかの実施形態では、金属ゲートは、高ｋゲート誘電体を覆う仕事関数金属、およびゲート開口部の残りを満たすゲート導体を含む。
【００３７】
厚い酸化物誘電体材料の層８０２は、例えば、二酸化ケイ素から形成されてもよく、高ｋ誘電体材料の層８０４は、例えば、酸化ハフニウム、ハフニウム・シリコン酸化物、ハフニウム・シリコン酸窒化物、酸化ランタン、ランタン・アルミニウム酸化物、酸化ジルコニウム、ジルコニウム・シリコン酸化物、ジルコニウム・シリコン酸窒化物、酸化タンタル、酸化チタン、バリウム・ストロンチウム・チタン酸化物、バリウム・チタン酸化物、ストロンチウム・チタン酸化物、酸化イットリウム、酸化アルミニウム、鉛スカンジウム・タンタル酸化物、および亜鉛ニオブ酸鉛を含む、二酸化ケイ素の誘電率よりも高い誘電率を有する任意の適切な誘電体材料から形成されてもよいと、特に考えられる。高ｋ誘電体材料は、ランタンおよびアルミニウムなどのドーパントをさらに含んでもよい。仕事関数金属８０６で残りのギャップ７０２を完全に埋めることの代替として、いくつかの実施形態は、仕事関数金属の層のみを堆積し、タングステンまたは何らかの他の適切なゲート導体でギャップ７０２の残りを埋めてもよい。
【００３８】
適切な仕事関数材料は、製造されているデバイスの型に従って選択されると、特に考えられる。例えば、ｐ型仕事関数金属が、ｐ型ＦＥＴにおいてｐ型閾値電圧シフトを生成するために使用されてもよく、ｎ型仕事関数金属が、ｎ型デバイスにおいてｎ型閾値電圧シフトを生成するために使用されてもよい。ｐ型仕事関数金属の例は、窒化チタン、チタン・アルミニウム窒化物、ルテニウム、プラチナ、モリブデン、コバルト、およびこれらの組合せを含む。ｎ型仕事関数金属の例は、チタン・アルミニウム合金、窒化タンタル、窒化チタン（堆積パラメータに依存する）、窒化ハフニウム、およびハフニウム・シリコンを含む。
【００３９】
ここで図９を参照すると、異なる仕事関数金属を有するＦＥＴの製造におけるステップの断面図が示されている。この実施形態では、第１の領域２０８は、ｎ型ＦＥＴを生成するために使用され、第２の領域２１０は、ｐ型ＦＥＴを生成するために使用され、それぞれが異なる仕事関数金属を有する。ゲート誘電体９０２は、両方の領域でコンフォーマルに堆積される。
【００４０】
第１の仕事関数金属９０４（例えば、この例ではｎ型仕事関数金属であるが、他の実施形態ではｐ型仕事関数金属が最初に堆積され得る）が、第１の領域２０８において堆積され、第２の領域２１０は、マスクされる。第２の仕事関数金属９０６（この例では、ｐ型仕事関数金属）が、次いで第１の領域２０８および第２の領域２１０の両方にわたって堆積される。このやり方でｎ型仕事関数金属の上に堆積されるｐ型仕事関数金属は、完成したトランジスタの閾値電圧に影響を及ぼさない。上述のように、第２の仕事関数金属９０６は、ギャップ７０２をピンチオフしてもよく、一杯の適切なゲート導体が、図示されるように使用され得る。隣接するチャネル層１０４間の比較的大きい間隔が、第１の仕事関数材料をパターニングすることをより容易にして、例えば、第２の領域２１０からその材料を除去することを可能にする。
【００４１】
上述のように、これらの２つの実施形態は、厚い酸化ゲート誘電体上の異なる仕事関数金属と組み合わされ得る。垂直に隣接するチャネル間のより大きい間隔が、従来のデバイスと比較して、デバイス設計の変形に著しく大きい自由度を残す。
【００４２】
本発明の態様は、所与の例示的アーキテクチャの点から説明されるが、他のアーキテクチャ、構造、基板材料、ならびにプロセス特徴およびステップが、本発明の態様の範囲内において変化し得ることを理解すべきである。
【００４３】
層、領域、または基板などの要素が、別の要素の「上」または「上方」であると言われるとき、それは、直接的に他の要素上であってもよく、または介在要素も存在してもよいことも理解される。対照的に、要素が、別の要素の「直接的に上」または「直接的に上方」であると言われるとき、介在要素は存在しない。要素が、別の要素に「接続され」または「連結され」ていると言われるとき、それは、他の要素に直接接続もしくは連結されてもよく、または中間要素も存在してもよいことも理解される。対照的に、要素が、別の要素に「直接接続される」または「直接連結される」と言われるとき、介在要素は存在しない。
【００４４】
本実施形態は、集積回路チップのための設計を含み得る。それは、グラフィカル・コンピュータ・プログラミング言語で生成され、コンピュータ記憶媒体（ディスク、テープ、物理ハード・ドライブ、またはストレージ・アクセス・ネットワークなどの仮想ハード・ドライブ）に記憶され得る。設計者がチップまたはチップを製造するために使用されるフォトリソグラフィ・マスクを製造しない場合、設計者は、物理的手段によって（例えば、設計を記憶する記憶媒体のコピーを提供することによって）、または電子的に（例えば、インターネットを通して）、結果となる設計をそのようなエンティティへ、直接的または間接的に送信し得る。記憶された設計は、次いで、フォトリソグラフィ・マスクの製造に適切なフォーマット（例えば、ＧＤＳＩＩ）に変換され、それは、典型的には、ウェハ上に形成されるべき当のチップ設計の複数のコピーを含む。フォトリソグラフィ・マスクは、エッチングまたはそれ以外の処理がされるウェハ（またはその上の層あるいはその両方）の領域を規定するために利用される。
【００４５】
本明細書で説明される方法は、集積回路チップの製造に使用され得る。結果得られる集積回路チップは、生のウェハ形態で（即ち、複数の未パッケージチップを有する単一ウェハとして）、ベアダイとして、またはパッケージ形態で、製造者によって流通され得る。後者の場合、チップは、単一チップ・パッケージ（マザーボードもしくは他のより高いレベルの担体に添付されるリードを有するプラスチック担体など）またはマルチチップ・パッケージ（表面配線もしくは埋め込み配線のいずれかもしくは両方を有するセラミック担体など）に取り付けられる。いずれにせよ、チップは、次いで、（ａ）マザーボードなどの中間生成物、または（ｂ）最終生成物のいずれかの一部として、他のチップ、個別の回路素子、または他の信号処理デバイス、あるいはその組合せと統合される。最終生成物は、玩具および他のローエンドの適用から、ディスプレイ、キーボードまたは他の入力デバイス、および中央プロセッサを有する最新式コンピュータ製品に及ぶ、集積回路チップを含む任意の製品であってもよい。
【００４６】
材料化合物が、例えばＳｉＧｅなどの列挙された要素に関して説明されることも、理解されるべきである。これらの化合物は、化合物の中の要素の異なる割合を含む。例えば、ＳｉＧｅは、ＳｉｘＧｅ１−ｘを含み、ｘは、１以下である、などである。さらに、他の要素が化合物に含まれてもよく、本原理に従ってやはり機能し得る。追加要素を有する化合物は、本明細書で合金と呼ばれる。
【００４７】
「１つの実施形態」または「実施形態」への明細書内の参照は、それらの他の変形と同様、実施形態に関連して説明される特定の特徴、構造、特性などが、少なくとも１つの実施形態に含まれることを意味する。したがって、明細書全体を通して様々な場所に現れる、「１つの実施形態において」または「実施形態において」という句の出現は、任意の他の変形と同様、必ずしも全てが同一の実施形態を指すものではない。
【００４８】
以下の「／」、「および／または」、および「のうちの少なくとも１つ」の使用は、例えば、「Ａ／Ｂ」、「Ａおよび／またはＢ」、および「ＡおよびＢのうちの少なくとも１つ」の場合、最初に列挙された選択肢（Ａ）のみの選択、または２番目に列挙された選択肢（Ｂ）のみの選択、または両方の選択肢（ＡおよびＢ）の選択を包含するように意図されると、理解されるものとする。さらなる例として、「Ａ、Ｂ、および／またはＣ」および「Ａ、Ｂ、およびＣのうちの少なくとも１つ」の場合、このような表現法は、最初に列挙された選択肢（Ａ）のみの選択、または２番目に列挙された選択肢（Ｂ）のみの選択、または３番目に列挙された選択肢（Ｃ）のみの選択、または最初と２番目に列挙された選択肢（ＡおよびＢ）のみの選択、または最初と３番目に列挙された選択肢（ＡおよびＣ）のみの選択、または２番目と３番目に列挙された選択肢（ＢおよびＣ）のみの選択、または３つ全ての選択肢（ＡおよびＢおよびＣ）の選択を包含するように意図される。これは、当技術分野および関連技術分野の当業者に容易に明らかなように、多くの項目が列挙されたときについても拡大され得る。
【００４９】
本明細書で使用される専門用語は、特定の実施形態のみを説明するためのものであり、例としての実施形態の限定であるとは意図されない。本明細書で使用される、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が特段明示していない限り、複数形も同様に含むように意図される。「備える」、「備えている」、「含む」、または「含んでいる」、あるいはその組合せの用語は、本明細書で使用されるとき、述べられた特徴、整数、ステップ、動作、要素、またはコンポーネント、あるいはその組合せの存在を明示するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、コンポーネント、またはそれらの集合、あるいはその組合せの存在または追加を排除しないことが、さらに理解されるであろう。
【００５０】
「下」、「下方」、「下位」、「上」、「上位」などの空間に関連する用語は、図面に示される別の要素または特徴に対する１つの要素または特徴の関係性を述べるための説明を容易にするために本明細書で使用され得る。空間に関連する用語は、図面に示される向きに加えて、使用または動作におけるデバイスの異なる向きを包含するように意図されると理解される。例えば、図中のデバイスが、ひっくり返されている場合、他の要素または特徴の「下」または「下方」として説明される要素は、他の要素または特徴の「上」に向けられている。よって、「下」という用語は、上および下の向きの両方を包含し得る。デバイスは、それ以外の向き（９０°回転された、または他の向き）であってもよく、本明細書で用いられる空間に関連する記述子は、それに応じて解釈されてもよい。さらに、層が２つの層の「間」にあると言われるとき、それは、２つの層の間のただ１つの層であってもよく、または１つもしくは複数の中間層も存在し得るとも理解される。
【００５１】
第１の、第２の、などの用語が、多様な要素を説明するために本明細書において使用され得るが、それらの要素は、これらの用語によって限定されるべきでないと理解される。これらの用語は、１つの要素を別の要素から区別するためだけに使用される。したがって、後述する第１の要素は、本概念の範囲から逸脱することなく、第２の要素と呼ばれ得る。
【００５２】
ここで図１０を参照すると、ＦＥＴを形成する方法が示されている。ブロック１１０２は、第１の層のセット１０４、第２の層のセット１０６、および第３の層のセット１０８を含む層のスタックを形成し、第１の層のセット１０４は、結晶シリコンなどのチャネル材料から形成され、第２の層のセット１０６および第３の層のセット１０８は、それぞれ炭素ドープ・シリコン・ゲルマニウムおよびｎ型ドープ・シリコンなどの犠牲材料から形成されている。ブロック１１０２は、これらの層をエピタキシャル成長によって堆積してもよいと特に考えられるが、任意の適切な堆積プロセスが、その代わりに使用されてもよいと理解されるべきである。
【００５３】
ブロック１１０３は、層のスタック上にダミー・ゲート２０２を形成する。ダミー・ゲート２０４は、例えばポリシリコンなどの材料から形成され、スペーサ２０６はダミー・ゲート２０２の側壁上に形成される。ブロック１１０４は、次いで、ダミー・ゲート２０４およびスペーサ２０６をマスクとして用いて、層のスタックをパターニングし、列２０２を生成する。ダミー・ゲート２０４およびスペーサ２０６の寸法は、生産されるチャネルの寸法をそれによって決定して、異なる寸法がナノワイヤまたはナノシートを生産すると理解されるべきである。
【００５４】
ブロック１１０６は、適切な湿式または乾式化学エッチングを用いて犠牲層を凹ませる。これらのエッチングは、チャネル構造が犠牲層を凹ませることによって損傷されないように、第１の層のセット１０４のチャネル材料に選択的であるべきであると、特に考えられる。これは、１つのエッチングまたは２つの別々のエッチングにおいて実行され得る。ブロック１１０８は、次いで、例えば、スペーサ材料（例えば、窒化シリコン）の層をコンフォーマルに堆積させること、および次いで異方性エッチングを用いて、堆積されたスペーサ材料を水平面から除去することによって、犠牲層の側壁上に内部スペーサ３０２を形成する。
【００５５】
ブロック１１１０は、例えば、その場ドーピングを伴うエピタキシャル成長プロセスによって、チャネル構造の側壁上にソースおよびドレイン領域４０２を形成する。ソースおよびドレイン領域４０２において使用されるドーパントは、デバイスがｎ型デバイスであるかｐ型デバイスであるかを判断する助けとなる。上述のように、異なる型のデバイスが異なる領域に形成されてもよく、例えば、第１の型のデバイスが第１の領域２０８に形成され、第２の型のデバイスが第２の領域２１０に形成される。これを達成するために、ブロック１１１０は、他の領域内のデバイスのソースおよびドレインが形成されている間、ある領域をマスクし得る。
【００５６】
ブロック１１１２は、構造の周りに層間絶縁を形成する。これは、例えば、ダミー・ゲート２０４より上の高さまで流動性酸化物を堆積すること、および次いで、ダミー・ゲート２０４の材料上で停止するＣＭＰプロセスを用いてダミー・ゲート２０４を露出するまで酸化物材料を研磨することによって、達成され得る。ダミー・ゲート２０４は、次いで、ブロック１１１４において任意の適切なエッチングによって除去されてもよく、列２０２における層のスタックを露出されたままにする。
【００５７】
ブロック１１１５は、１つまたは複数の湿式または乾式化学エッチングステップにおいて、列２０２の犠牲層をエッチング除去して、チャネル層の間から犠牲層を除去する。ブロック１１１６は、露出された表面全ての上に大体等しい膜厚でゲート誘電体材料の層を堆積する、コンフォーマル堆積プロセスを用いてゲート誘電体を堆積する。ブロック１１１６は、例えば、他の領域内のゲート誘電体を堆積する前の領域をマスクすることによって、異なるゲート誘電体材料を異なる領域に堆積する、複数のこのような堆積を含み得ることを理解されるべきである。第１の領域２０８および第２の領域２１０は、したがって、異なるゲート誘電体材料を有し得る。少なくとも１つの領域が、そのゲート誘電体として厚い酸化物誘電体材料を有してもよく、それは、垂直に隣接するチャネル構造間の大きい間隔によって可能にされると特に考えられる。
【００５８】
ブロック１１１８は、次いで、ゲート誘電体層上に仕事関数金属を堆積する。ゲート誘電体と同様、仕事関数金属は、特に、その領域内のデバイスがｎ型ＦＥＴであるかまたはｐ型ＦＥＴであるかに関して、領域間で異なり得る。異なる領域内に異なる型のデバイスを形成するために、仕事関数金属が他の場所で堆積されている間、領域を覆うためのマスクが使用され得る。代替的には、ブロック１１１８は、全ての面上で仕事関数金属を堆積し、その後、異なる仕事関数金属が必要とされる領域においてそれをエッチング除去してもよい。そのような実施形態では、第２の仕事関数金属が、第１の仕事関数金属が残る領域において、第１の仕事関数金属上に堆積され得る。
【００５９】
ブロック１１２０は、次いで、デバイスを完成する。仕事関数金属が、チャネル上のギャップをピンチオフしない場合、例えば、タングステンなどのゲート・コンタクト金属が、コンタクト抵抗を減少させるために使用され得る。層間絶縁５０２を通してコンタクト・ホールを異方性エッチングすること、およびソース／ドレイン領域４０２と層間絶縁の表面との間に電気接続性を提供するためにコンタクト導体を堆積することによって、追加のコンタクトがソースおよびドレイン領域に形成される。
【００６０】
タングステンは、ゲート・コンタクト金属およびソース／ドレイン・コンタクト金属に使用されてもよいと特に考えられるが、任意の適切な導体が、代わりに使用され得ると理解されるべきである。他の例は、例えば、ニッケル、チタン、モリブデン、タンタル、銅、プラチナ、銀、金、ルテニウム、イリジウム、レニウム、ロジウム、およびそれらの合金を含む。ゲート導体は、代替的に、例えばドープ・ポリシリコンなどのドープ半導体材料を含み得る。
【００６１】
異なるゲート誘電体および仕事関数金属を有するナノシート・トランジスタの好適な実施形態（例示であり限定ではないように意図される）を説明したが、修正および変形が、上記教示に照らして当業者により行われ得ることに留意される。したがって、添付された特許請求の範囲により概説される発明の範囲内にある、開示された特定の実施形態において変更が行われ得ることが、理解されるものとする。このように、特許法により要求される詳細および特殊性とともに発明の態様を説明したが、特許証によって保護される、特許請求され所望されるものは、添付の特許請求の範囲において述べられている。
【図１】
2021500738.tif 000003
【図２】
2021500738.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【国際調査報告】
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