(57)【要約】【課題】  リカバリ電流によって破壊され難い半導体装置を実現する。【解決手段】  Ｐ層１９の上方には、第１ゲート配線層１７が配置されており、その第１ゲート配線層１７の上方には第２ゲート配線層２８が配置されている。第１ゲート配線層１７はビア２６を介して各ゲート電極１８と電気的に接続されており、第１ゲート配線層１７はビア２７を介して第２ゲート配線層２８と電気的に接続されている。第２ゲート配線層２８はゲートパッド（図示せず）と電気的に接続されている。ＩＧＢＴセル領域およびＦＷＤセル領域の周囲の基板面上には、ゲート配線領域が存在しないため、フリー・ホイール電流に起因するホールがゲート配線領域に蓄積されることがないので、そのホールに起因するリカバリ電流によって破壊されるおそれがない。【選択図】  図６
2008300529.tif 000002
【特許請求の範囲】
【請求項１】
絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴという）として機能する複数のＩＧＢＴセルからなるＩＧＢＴセル領域と、前記ＩＧＢＴに逆並列接続されたフリーホイールダイオード（以下、ＦＷＤという）として機能する複数のＦＷＤセルからなるＦＷＤセル領域とが半導体基板に並設されており、前記各ＩＧＢＴセルを構成する各ゲートおよび各エミッタと、前記各ＦＷＤセルを構成する各アノードがそれぞれ前記半導体基板の一方の基板面側に配置された半導体装置において、
前記ＩＢＧＴセル領域は、前記ゲートおよびエミッタが形成された活性領域と、前記ゲートのみが形成され前記エミッタが形成されていない不活性領域とを有し、
前記不活性領域の上方に配置されており、前記各ゲートと電気的に接続された第１ゲート配線層と、
前記活性領域およびＦＷＤセル領域の上方に配置されており、前記活性領域の各エミッタおよびＦＷＤセル領域の各アノードと電気的に接続されたエミッタ・アノード配線層と、
前記第１ゲート配線層の上方に配置されており、前記第１ゲート配線層と電気的に接続された第２ゲート配線層と、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第２ゲート配線層が前記第１ゲート配線層の上方から前記エミッタ・アノード配線層の上方にかけて配置されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＩＧＢＴセル領域と、これに並設された前記ＦＷＤセル領域とからなる組が、前記不活性領域を相対向させて配置されており、
前記第１ゲート配線層は、前記相対向する前記不活性領域の境界部分の上方に配置されており、かつ、前記境界部分で相対向している各不活性領域の各ゲートと電気的に接続されてなることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記組を複数配列してなるセル領域列が相対向して配置されてなることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記相対向して配置されたＦＷＤセル領域は一体形成されており、その一体形成された領域で１つのＦＷＤセル領域を形成してなることを特徴とする請求項３または請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、絶縁ゲート型バイポーラトランジスタ（（Insulated Gate Bipolar Transistor)以下、ＩＧＢＴという）と、このＩＧＢＴに逆並列接続されたフリーホイールダイオード（(Free Wheel Diode)以下、ＦＷＤという）とを１チップ化した半導体装置に関する。
【背景技術】
【０００２】
従来、この種の半導体装置として、例えば、直流電圧を３相の交流電圧に変換するインバータ回路に使用されるものが知られている。図９は、そのインバータ回路の一例である。インバータ回路７は、ＩＧＢＴ５ａと、このＩＧＢＴ５ａに逆並列接続されたＦＷＤ５ｂとからなる半導体装置５を６個有する。直流電源Ｅの電圧（例えば２００Ｖ）は昇降圧コンバータ８によって昇圧され、コンデンサＣに昇圧電圧（例えば６５０Ｖ）が生成される。その昇圧電圧は、インバータ回路７の各半導体素子５をスイッチング動作させることによって３相交流電圧に変換され、それにより負荷Ｌ（例えば、電気自動車の駆動源であるモータなど）が駆動される。また、負荷Ｌへの電力供給が停止してから負荷Ｌが停止するまでの電力回生によって負荷Ｌに発生する電圧は、昇降圧コンバータ８により降圧される。
【０００３】
図１０は、図９に示した半導体装置５の説明図であり、（ａ）は平面図、（ｂ）はゲート配線領域の平面拡大図、（ｃ）は（ｂ）のＨ−Ｈ矢視断面図である。半導体装置５には、ＩＧＢＴ５ａとして機能する複数のＩＧＢＴセルからなるＩＧＢＴセル領域２と、ＦＷＤ５ｂとして機能する複数のＦＷＤセルからなるＦＷＤセル領域３とを１組として、５組を列状に配置してなる列（以下、セル領域列という）が左右に２列配置されている。各セル領域列の間および各セル領域列の外周には、各ＩＧＢＴセルのゲート電極と外部電極（図示せず）とを電気的に接続するためのゲート配線４が走行している。以下、各セル領域列の間を走行するゲート配線を中央ゲート配線４ａといい、各セル領域列の外周を走行するゲート配線を外周ゲート配線４ｂという。
【０００４】
図１０（ａ），（ｂ）では、各ＩＧＢＴセルのゲート電極とゲート配線４とを電気的に接続する配線、各ＩＧＢＴセルのエミッタ電極（各ＦＷＤセルのアノード電極）、各配線および電極上の絶縁層（例えば、ポリイミド層など）を省略している。
実際には、ゲート配線４は、絶縁層を介して半導体基板６の表面に形成されている。例えば、図１０（ｃ）に示すように、中央ゲート配線４ａは、絶縁層６ａを介して半導体基板６の表面に形成されている。図１０（ｂ）に示すように、中央ゲート配線４ａと、ＩＧＢＴ領域２およびＦＷＤ活性領域３との間には、ＩＧＢＴおよびＦＷＤの動作時には、積極的な役割を担わない不活性領域が形成されている。以下、中央ゲート配線４ａの端部とＦＷＤ活性領域３の終端との間に形成された不活性領域をＦＷＤ側ランナ９ｂといい、中央ゲート配線４ａの端部とＩＧＢＴ領域２の終端との間に形成された不活性領域をＩＧＢＴ側ランナ９ａという。また、中央ゲート配線４ａと、ＩＧＢＴ側ランナ９ａと、ＦＷＤ側ランナ９ｂとからなる領域をゲート配線領域（ゲートランナ領域）９という。
【０００５】
図１１は、図１０（ａ）に示す半導体装置５を破線で囲まれた領域Ｂにて切断した部分の立体構造を示す断面図である。図１２は、図１１の平面図である。図１３は、図１２に示す半導体装置を破線で囲まれた領域Ｄにて切断した部分の断面図である。
【０００６】
図１１，１２に示すように、半導体基板６には、複数のＩＧＢＴセル１０からなるＩＧＢＴセル領域２ａと、複数のＦＷＤセル３０からなるＦＷＤセル領域３ａとが並設されている。
図１３に示すように、半導体装置５は、ＩＧＢＴのオン電圧の低下を図るため、複数の連続したＩＧＢＴセルからなるＩＧＢＴセル領域からＩＧＢＴセル１０が周期的に間引かれたような構造（いわゆる間引き構造）となっている。ＩＧＢＴセル１０は、トレンチ型の構造である。ＩＧＢＴセル１０は、半導体基板６に形成されており、ＩＧＢＴセル１０を形成する半導体基板６は、Ｐ型の不純物が高濃度で導入されたＰ＋層１２と、そのＰ＋層１２の表面に形成されたＮ型の不純物拡散層よりなるＦＳ（Field Stop）層１３と、そのＦＳ層１３の表面に形成された低濃度のＮ−層１４と、そのＮ−層１４の表面から内部に向けてＰ型の不純物が導入されたＰ層１９とから構成される。
【０００７】
Ｐ層１９の表面下には、ＩＧＢＴセル１０の動作に関与するトレンチ２２，２２が、間隔を置いて隣接して形成されている。各トレンチ２２は、それぞれ溝状に形成されており、各トレンチ２２の底部は、Ｎ−層１４の内部まで達している。各トレンチ２２の内部には、ゲート電極１８がそれぞれ埋め込まれており、各ゲート電極１８の周囲は、絶縁膜１５により覆われている。各トレンチ２２間に形成されているチャネルＰ領域２３の表面下には、Ｐ型の不純物が導入されたＰボディ層２０が形成されている。
【０００８】
Ｐボディ層２０と各トレンチ２２との境界部位におけるチャネルＰ領域２３は、Ｎ型の不純物が導入されたエミッタＮ層２１が形成されている。各ゲート電極１８の表面を覆う絶縁膜１５の表面には、ＢＰＳＧ（Borophosphosilicate glass ）層４１が形成されており、ＢＰＳＧ層４１の表面には、エミッタ電極４０が形成されている。各トレンチ２２間に形成されたＰボディ層２０は、エミッタ電極４０とコンタクトしている。Ｐ＋層１２の裏面には、コレクタ電極２が形成されている。
【０００９】
ＦＷＤセル３０は、半導体基板６においてＩＧＢＴセル１０と並設されており、ＦＷＤセル領域に最も近いＩＧＢＴセル１０と、ＩＧＢＴセル領域に最も近いＦＷＤセル３０との間には、電気的に浮遊な状態のフロートＰ層２５がＮ−層１４の表面から形成されている。そのフロートＰ層２５のＦＷＤセル領域寄りの部位には、ＩＧＢＴセルとして機能しないトレンチ（以下、ダミートレンチという）２４がフロートＰ層２５の表面から内部に向けて形成されている。ダミートレンチ２４の内部には、絶縁膜１５を介してゲート電極１８が形成されているが、そのゲート電極１８に隣接する部位にはチャネル領域が形成されていない。
【００１０】
ＦＷＤセル３０を形成する半導体基板６は、Ｎ型の不純物が高濃度で導入されたＮ＋層３３と、そのＮ＋層３３の表面に形成されたＦＳ層１３と、そのＦＳ層１３の表面に形成された低濃度のＮ−層１４と、そのＮ−層１４の表面から形成されたＰ−層３２と、そのＰ−層３２の表面からＰ型の不純物が高濃度で導入されたＰ層３１と、そのＰ層３１の表面からさらに高濃度のＰ型の不純物が導入されたＰ＋層３４とから構成される。Ｐ層３１およびＰ−層３２は、それぞれストライプ状に形成されている。ＦＷＤセル３０を形成する半導体基板６の表面には、アノード電極として機能するエミッタ電極４０が形成されており、裏面には、カソード電極として機能するコレクタ電極１１が形成されている。図１２において、ＩＧＢＴセル１０を構成するトレンチ２２の終端２ｄまでの領域がＩＧＢＴセル領域２ａであり、エミッタＮ層２１の終端２ｃまでの領域がＩＧＢＴ活性領域２ｂであり、エミッタＮ層２１の終端２ｃからトレンチ２２の終端２ｄまでの領域がＩＧＢＴ不活性領域２ｅである。また、ＦＷＤセル領域３ａは、その終端３ｃまでの全領域がＦＷＤ活性領域になっている。
【特許文献１】特開平５−１５２５７４号公報（第８段落、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
図１４は、本願発明者らが行ったシミュレーションに使用したスイッチング回路の回路図である。図１５は、図１４に示すスイッチング回路に備えられた２つの半導体装置のＩＧＢＴおよびＦＷＤの動作特性（波形）を示す説明図である。図１６は、図１５において破線で囲んだ領域Ｅに相当する部分のシミュレーション解析概要を示すグラフである。
【００１２】
スイッチング回路７は、200μＨの誘導負荷Ｌに650Ｖ、400Ａの直流電源を供給する電源Ｅと、電源Ｅから供給される直流電源をスイッチングして交流電源に変換する２つの半導体装置５０，５１とを備える。
半導体装置５１のＩＧＢＴ５ａがターンオンすると、電源Ｅから供給される直流電流は図１４において矢印(1)で示すように、半導体装置５１を流れ、誘導負荷Ｌを駆動する。続いて、半導体装置５１のＩＧＢＴ５ａがターンオフし、半導体装置５０のＩＧＢＴ５ａがターンオンすると、半導体装置５０がターンオン状態の通電時に誘導負荷Ｌに蓄積されていたエネルギがフリー・ホイール電流（還流電流）ＩＤとして図１４において矢印(2)で示すように、半導体装置５０のＦＷＤ５ｂに還流される。
【００１３】
このとき、半導体装置５０には、フリー・ホイール電流ＩＤに起因してホールが蓄積する。このため、図１５に示すように、次に半導体装置５１のＩＧＢＴ５ａがターンオンしたときに、フリー・ホイール電流ＩＤは減少して一旦０になるが、半導体装置５０に蓄積されていたホールにより、フリー・ホイール電流ＩＤが逆流し、オーバーシュートする。このときの半導体装置５０のＦＷＤ５ｂの動作をリカバリ動作といい、逆流したフリー・ホイール電流ＩＤをリカバリ電流Ｉｒｒという。
【００１４】
次に、本願発明者らは、ＦＷＤがリカバリ動作を行ったときに半導体装置においてリカバリ電流が集中する領域についてシミュレーションを行った。図１７は、半導体装置におけるリカバリ電流の流れる経路を示す説明図であり、図１８は、リカバリ電流の領域毎の内訳を示す説明図である。
図１７に示すように、リカバリ電流Ｉｒｒは、ＦＷＤセル領域と、ＩＧＢＴセル領域と、ゲート配線領域（ゲートランナ領域）とを流れることが分かった。図中、Irunnerはゲート配線領域を流れるリカバリ電流、IdiodeはＦＷＤセル領域を流れるリカバリ電流、IbodyはＩＧＢＴセル領域を流れるリカバリ電流をそれぞれ示す。
【００１５】
そして、図１８に示すように、ＦＷＤセル領域に流れるリカバリ電流が最も多いことが分かった。また、リカバリ電流は、ＦＷＤセル領域に近いＩＧＢＴセルのトレンチ下部の領域（図１２においてＣで示す領域）に集中し、それが半導体装置の破壊につながることが分かった。
【００１６】
そこでこの発明は、リカバリ電流によって破壊され難い半導体装置を実現することを目的とする。
【課題を解決するための手段】
【００１７】
この発明は、上記目的を達成するため、請求項１に記載の発明では、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧＢＴという）（５ａ）として機能する複数のＩＧＢＴセル（１０）からなるＩＧＢＴセル領域（２）と、前記ＩＧＢＴに逆並列接続されたフリーホイールダイオード（以下、ＦＷＤという）（５ｂ）として機能する複数のＦＷＤセル（３０）からなるＦＷＤセル領域（３）とが半導体基板（６）に並設されており、前記各ＩＧＢＴセルを構成する各ゲート（１８）および各エミッタ（２１）と、前記各ＦＷＤセルを構成する各アノード（３４）がそれぞれ前記半導体基板の一方の基板面側に配置された半導体装置（１）において、前記ＩＧＢＴセル領域は、前記ゲートおよびエミッタが形成された活性領域（２ｂ）と、前記ゲートのみが形成され前記エミッタが形成されていない不活性領域（２ｅ）とを有し、前記不活性領域の上方に配置されており、前記各ゲートと電気的に接続された第１ゲート配線層（１７）と、前記活性領域およびＦＷＤセル領域の上方に配置されており、前記活性領域の各エミッタおよびＦＷＤセル領域の各アノードと電気的に接続されたエミッタ・アノード配線層（１６）と、前記第１ゲート配線層の上方に配置されており、前記第１ゲート配線層と電気的に接続された第２ゲート配線層（２８）と、を備えたという技術的手段を用いる。
【００１８】
各ゲートと電気的に接続された第１ゲート配線層は、ＩＧＢＴセル領域の不活性領域の上方に配置されており、その第１ゲート配線層は、その上方に配置された第２ゲート配線層と電気的に接続されている。つまり、ゲート配線領域をＩＧＢＴセル領域と同じ平面上に配置するのではなく、不活性領域の上方に配置するため、従来のように、フリー・ホイール電流に起因するホールが、ＩＧＢＴセル領域と同じ平面上に形成されたゲート配線領域に蓄積することがない。
従って、フリー・ホイール電流が流れることによって蓄積したホールに起因するリカバリ電流によって破壊され難い半導体装置を実現することができる。
【００１９】
請求項２に記載の発明では、請求項１に記載の半導体装置（１）において、前記第２ゲート配線層（２８）が前記第１ゲート配線層（１７）の上方から前記エミッタ・アノード配線層（１６）の上方にかけて配置されているという技術的手段を用いる。
【００２０】
第２ゲート配線層が第１ゲート配線層の上方からエミッタ・アノード配線層の上方にかけて配置されているため、外部電極（ゲートパッド）がエミッタ・アノード配線層の側方に配置されている場合であっても、その配置方向に向けて第２ゲート配線層を延在させることができるので、外部電極の配置位置の自由度を高めることができる。
【００２１】
請求項３に記載の発明では、請求項１または請求項２に記載の半導体装置（１）において、前記ＩＧＢＴセル領域（２）と、これに並設された前記ＦＷＤセル領域（３）とからなる組が、前記不活性領域（２ｅ）を相対向させて配置されており、前記第１ゲート配線層（１７）は、前記相対向する前記不活性領域の境界部分の上方に配置されており、かつ、前記境界部分で相対向している各不活性領域の各ゲート（１８）と電気的に接続されてなるという技術的手段を用いる。
【００２２】
ＩＧＢＴセル領域と、これに並設されたＦＷＤセル領域とからなる組が不活性領域を相対向させて配置されてなる構造では、そのような配置構造ではない半導体装置と比較してゲート配線領域が広くなり、そこに蓄積されるホールも増加する。
しかし、請求項３に記載の発明は、第１ゲート配線層は、相対向する不活性領域の境界部分の上方に配置されており、かつ、境界部分で相対向している各不活性領域の各ゲートと電気的に接続されてなるため、上記の境界部分にゲート配線領域を形成する必要がない。
つまり、従来のように、フリー・ホイール電流に起因するホールが、上記の境界部分に形成されたゲート配線領域に蓄積することがない。
従って、リカバリ電流によって破壊され難い半導体装置を実現することができる。
【００２３】
特に、請求項４に記載するように、前記組を複数配列してなるセル領域列が相対向して配置されてなる構造であっても、請求項３に記載の技術的手段を用いることにより、リカバリ電流によって破壊され難い半導体装置を実現することができる。
【００２４】
請求項５に記載の発明では、請求項３または請求項４に記載の半導体装置（１）において、前記相対向して配置されたＦＷＤセル領域（３）は一体形成されており、その一体形成された領域で１つのＦＷＤセル領域を形成してなるという技術的手段を用いる。
【００２５】
相対向して配置されたＦＷＤセル領域は一体形成されており、その一体形成された領域で１つのＦＷＤセル領域を形成してなるため、従来のように、相対向して配置されたＦＷＤセル領域間にゲート配線領域が形成されていないので、フリー・ホイール電流に起因するホールがゲート配線領域に蓄積することがない。
従って、リカバリ電流によって破壊され難い半導体装置を実現することができる。
【００２６】
なお、上記括弧内の符号は、後述する発明の実施形態において記載されている符号と対応するものである。
【発明を実施するための最良の形態】
【００２７】
この発明に係る実施形態について図を参照して説明する。図１は、この実施形態に係る半導体装置の平面図である。図２は、図１において破線で囲んだ領域Ａの拡大図である。図３は配線層の平面説明図であり、（ａ）は第１ゲート配線層を配置した状態の平面説明図、（ｂ）はエミッタ・アノード配線層を配置した状態の平面説明図である。図４は配線層の平面説明図であり、（ａ）は第１ゲート配線層およびエミッタ・アノード配線層を配置した状態の平面説明図、（ｂ）は第１ゲート配線層、第２ゲート配線層およびエミッタ・アノード配線層を配置した状態の平面説明図である。図５は図４（ｂ）の透視図である。図６は図５のＡ−Ａ矢視部分断面図である。図７は図５のＢ−Ｂ矢視部分断面図である。なお、図１では、各配線層および各配線層上の絶縁層（例えば、ポリイミド層など）を省略している。また、この実施形態に係る半導体装置を構成するＩＧＢＴセルおよびＦＷＤセルの主な断面構造は、図１３に示した従来の構造と同一であるため説明を省略する。また、従来の半導体装置と同一の構成については同一の符号を使用し、説明を省略する。
【００２８】
（半導体装置の構造）
図１，２に示すように、半導体装置１には、ＩＧＢＴセル領域２と、これに並設されたＦＷＤセル領域３とからなる組が相対向して配置されており、その組を複数配列してなるセル領域列が相対向して配置されている。また、図２に示すように、相対向して配置されたＩＧＢＴセル領域２ａ，２ａ間に形成されたＩＧＢＴ不活性領域２ｅ間の境界１ａは、僅かな間隔に形成されており、その境界１ａには、従来のようなゲート配線領域は存在しない。
【００２９】
また、相対向して配置されたＩＧＢＴセル領域２ａ，２ａの一方に並設されたＦＷＤセル領域と、他方に並設されたＦＷＤセル領域との間には境界部分は存在せず、相互に共通の領域となっており、Ｐ層３１およびＰ−層３２が相互に連続形成されている。このため、従来の半導体装置５のように相対向して配置されたＦＷＤセル領域間に形成されていたゲート配線領域が存在しない。
【００３０】
図３（ａ）に示すように、相対向して配置されたＩＧＢＴセル領域２ａ，２ａ間に形成されたＩＧＢＴ不活性領域２ｅ間の境界１ａの上方には、導電性材料により形成された第１ゲート配線層１７が配置されている。第１ゲート配線層１７は、各ＩＧＢＴ不活性領域２ｅにおける各ゲート電極１８と電気的に接続されている。図６に示すように、各ＩＧＢＴ不活性領域２ｅを構成する各ゲート電極１８は、導電性材料で形成されたビア（コンタクト層）２６と電気的に接続されている。第１ゲート配線層１７とＰ層１９との間には、絶縁膜１５が形成されており、その絶縁膜１５によってによって第１ゲート配線層１７とＰ層１９との間が絶縁されている。
【００３１】
第１ゲート配線層１７は、低抵抗（例えば、シート抵抗１０Ω／□以下）の導電性材料（例えばアルミニウム）により形成する。また、ビア２６を形成する導電性材料としては、タングステンなどを用いる。なお、第１ゲート配線層１７の形成と同時にビア２６を形成する場合は、第１ゲート配線層１７と同じ導電性材料によりビア２６を形成することもできる。
【００３２】
図３，５に示すように、第１ゲート配線層１７は、境界１ａに跨って配置されており、図面上方に配置されたＩＧＢＴセル領域２ａにおけるＩＧＢＴ不活性領域２ｅの各ゲート電極１８とも上記と同じ構造により電気的に接続されている。
ビア２６は、ゲート電極１８の走る方向に沿って少なくとも１箇所以上形成すればよい。また、ビア２６の形状は、特に限定されるものではなく、横断面の形状が円柱形状でもよいし、ゲート電極１８の走る方向に沿って延びる長円形状でもよい。
【００３３】
図３（ｂ）に示すように、各ＩＧＢＴ活性領域２ｂおよびＦＷＤセル領域３ａの上方には、導電性材料により形成されたエミッタ・アノード配線層１６が配置されている。エミッタ・アノード配線層１６は、各ＩＧＢＴ活性領域２ｂにおける各ＩＧＢＴセル１０を構成する各エミッタと、ＦＷＤセル領域３ａを構成する各アノードと、半導体装置１の所定個所に配置されたエミッタパッドまたはアノードパッド（図示せず）とを電気的に接続する役割をする。
【００３４】
図４（ａ）に示すように、エミッタ・アノード配線層１６は、第１ゲート配線層１７との間に僅かな間隙を隔てて形成されており、各ＩＧＢＴセル領域２ａおよびＦＷＤセル領域３ａを総て覆う領域のうち、第１ゲート配線層１７を除く領域を覆っている。図６に示すように、エミッタ・アノード配線層１６は、第１ゲート配線層１７と同じレイヤー（階層）に形成されている。図７に示すように、各ＩＧＢＴセル１０を構成するＰボディ層２０およびエミッタＮ層２１は、導電性材料で形成されたビア２９と電気的に接続されている。また、各ＦＷＤセル３０を構成するＰ＋層３４は、導電性材料で形成されたビア（コンタクト層）３５と電気的に接続されている。
【００３５】
エミッタ・アノード配線層１６とＰ層１９との間には、絶縁膜１５が形成されており、その絶縁膜１５によってによってエミッタ・アノード配線層１６とＰ層１９との間が絶縁されている。
エミッタ・アノード配線層１６は、低抵抗（例えば、シート抵抗１０Ω／□以下）の導電性材料（例えばアルミニウム）により形成する。また、ビア２９，３５を形成する導電性材料としては、タングステンなどを用いる。なお、エミッタ・アノード配線層１６の形成と同時にビア２９，３５を形成する場合は、エミッタ・アノード配線層１６と同じ導電性材料によりビア２９，３５を形成することもできる。
【００３６】
ビア２９は、Ｐボディ層２０およびエミッタＮ層２１が走る方向に沿って少なくとも１箇所以上形成すればよい。また、ビア３５は、Ｐ＋層３４が走る方向に沿って少なくとも１箇所以上形成すればよい。ビア２９，３５の形状は、特に限定されるものではなく、横断面の形状が円柱形状でもよい。ビア２９の形状は、Ｐボディ層２０およびエミッタＮ層２１の走る方向に沿って延びる長円形状でもよい。ビア３５の形状は、Ｐ＋層３４の走る方向に沿って延びる長円形状でもよい。
【００３７】
図４（ｂ）に示すように、第１ゲート配線層１７の上方には、導電性材料で形成された第２ゲート配線層２８が第１ゲート配線層１７を覆うように配置されている。また、第２ゲート配線層２８は、ＦＷＤセル領域３ａの上方まで延在している。第２ゲート配線層２８は、第１ゲート配線層１７と半導体装置１の所定個所に配置されたゲートパッド（図示せず）とを電気的に接続するための仲介の役割をする。
【００３８】
図６に示すように、第２ゲート配線層２８は、ビア２７によって第１ゲート配線層１７と電気的に接続されている。
第２ゲート配線層２８と第１ゲート配線層１７との間には、絶縁膜４２が形成されており、その絶縁膜４２によってによって第２ゲート配線層２８と第１ゲート配線層１７との間が絶縁されている。
【００３９】
第２ゲート配線層２８は、低抵抗（例えば、シート抵抗１０Ω／□以下）の導電性材料（例えばアルミニウム）により形成する。また、ビア２７を形成する導電性材料としては、タングステンなどを用いる。なお、第２ゲート配線層２８の形成と同時にビア２７を形成する場合は、第２ゲート配線層２８と同じ導電性材料によりビア２７を形成することもできる。ビア２７は、少なくとも１箇所以上形成すればよい。ビア２７の形状は、特に限定されるものではなく、横断面の形状が円柱形状または長円形状でもよい。
【００４０】
上記の各ビアは、絶縁膜の成膜後に絶縁膜に形成したビアホール（コンタクトホール）に導電性物質を充填することにより形成することができる。また、絶縁膜上に配線層を形成すると同時に、その配線層と同じ導電性材料をビアホールに充填して形成することもできる。
【００４１】
（シミュレーション）
本願発明者らは、従来の半導体装置および本発明の半導体装置１について、リカバリ電流が集中するＩＧＢＴセル（図１２においてＣで示す領域）でのホール蓄積量をシミュレーションにより測定した。このシミュレーションでは図１４に示した回路と同じ回路を使用した。また、図１１に示した立体構造を解析モデルとして使用した。図１１に示す解析モデルにおける幅Ｗは201μｍ、ＩＧＢＴセル領域２ａの幅Ｗ１は144μｍ、ＦＷＤセル領域３ａの幅Ｗ２は57μｍ、奥行きＤは190μｍ、ＦＷＤ領域３ａの奥行きＤ１は123μｍ、ＦＷＤ側ランナ９ｂの奥行きＤ２は67μｍ、解析モデルの厚さＨは135μｍである。また、解析モデルのＩＧＢＴセル１０の配置間隔は24μｍである。
【００４２】
ＩＧＢＴセル１０のＰボディ層２０（図１）の基板表面からの深さおよび幅は、それぞれ1.5μｍであり、濃度は2.7e19cm-3である。Ｐ層１９の濃度は4e16cm-3であり、拡散深さは5μｍである。エミッタＮ層２１の濃度は2.9e16cm-3であり、ＩＧＢＴセル１０のＰ＋層１２の濃度は7.7e17cm-3である。ＦＳ層１３の濃度は3e16cm-3である。
ＦＷＤセル３０を構成するＰ層３１およびＰ＋層３４（図６）はそれぞれ溝状に形成されている。また、Ｐ層３１の配置間隔は8μｍであり、Ｐ＋層３４の濃度は1e19cm-3である。また、Ｐ−層３２の濃度は2e16cm-3であり、Ｎ−層１４の濃度は7e13cm-3である。Ｎ＋層３３の濃度は1e18cm-3である。なお、前述の各濃度は、各層の表面付近のピーク濃度である。
【００４３】
図８は、従来の半導体装置および本発明の半導体装置におけるホールの蓄積量を示すグラフである。同図に示すように、フリー・ホイール電流が流れたときのホール蓄積量は、従来の半導体装置５が3.2E+18cm-2 であり、本発明の半導体装置１が6.3E+16cm-2であった。つまり、ＩＧＢＴセル領域２およびＦＷＤセル領域３の周辺からゲート配線領域をなくした構造にすることにより、ホール蓄積量を約80.3％削減できることが分かった。
上述したように、本実施形態の半導体装置１を使用すれば、蓄積されたホールにより増大したリカバリ電流によって破壊され難い半導体装置を実現することができる。
【００４４】
（変更例）
(1)図４（ｂ）に示す例では、第２ゲート配線層２８をＦＷＤセル領域３ａの上方まで延在させたが、ＦＷＤセル領域３ａの上方まで延在させずにＩＧＢＴ不活性領域２ｅ，２ｅ間の境界１ａの上方のみに配置させる構造でもよい。また、第２ゲート配線層２８の延在方向は、ＦＷＤセル領域３ａのいずれの端部に向かう方向でもよい。さらに、第１ゲート配線層１７およびエミッタ・アノード配線層１６の全体または一部を覆う構造でもよい。
【００４５】
(2)第２ゲート配線層２８の形成領域を第１ゲート配線層１７の上方を覆う範囲に制限し、エミッタ・アノード配線層１６の上方にそれと電気的接続された第２エミッタ・アノード配線層を配置し、その第２エミッタ・アノード配線層とエミッタパッドまたはアノードパッドとを電気的に接続することもできる。このようにエミッタ・アノード配線層を２層構造にすることにより、エミッタ・アノード配線層の抵抗値を半減させることができる。また、第２エミッタ・アノード配線層は第２ゲート配線層２８と同じ工程で形成することができるため、製造効率が低下することもない。
【００４６】
(3)ＦＷＤセル３０を構成するＰ＋層３４は、ドット状に形成することもできる。また、隣接するＰ＋層３４の配置は、千鳥状でもよいし、同じ位置でもよい。さらに、全面がＰ＋層３４であってもよい。配置間隔は、等間隔でもよいし、等間隔でなくてもよい。
(2)ＩＧＢＴセル１０は、プレーナ型の構造でもよく、ＩＧＢＴとして機能すれば構造は限定されない。
【図面の簡単な説明】
【００４７】
【図１】この発明の実施形態に係る半導体装置の平面図である。
【図２】図１において破線で囲んだ領域Ａの拡大図である。
【図３】配線層の平面説明図であり、（ａ）は第１ゲート配線層を配置した状態の平面説明図、（ｂ）はエミッタ・アノード配線層を配置した状態の平面説明図である。
【図４】配線層の平面説明図であり、（ａ）は第１ゲート配線層およびエミッタ・アノード配線層を配置した状態の平面説明図、（ｂ）は第１ゲート配線層、第２ゲート配線層およびエミッタ・アノード配線層を配置した状態の平面説明図である。
【図５】図４（ｂ）の透視図である。
【図６】図５のＡ−Ａ矢視部分断面図である。
【図７】図５のＢ−Ｂ矢視部分断面図である。
【図８】従来の半導体装置および本発明の半導体装置におけるホールの蓄積量を示すグラフである。
【図９】インバータ回路の一例である。
【図１０】図９に示した半導体装置５の説明図であり、（ａ）は平面図、（ｂ）はゲート配線領域の平面拡大図、（ｃ）は（ｂ）のＨ−Ｈ矢視断面図である。
【図１１】図１０（ａ）に示す半導体装置５を破線で囲まれた領域Ｂにて切断した部分の立体構造を示す断面図である。
【図１２】図１１の平面図である。
【図１３】図１２に示す半導体装置を破線で囲まれた領域Ｄにて切断した部分の断面図である。
【図１４】本願発明者らが行ったシミュレーションに使用したスイッチング回路の回路図である。
【図１５】図１４に示すスイッチング回路に備えられた２つの半導体装置のＩＧＢＴおよびＦＷＤの動作特性（波形）を示す説明図である。
【図１６】図１５において破線で囲んだ領域Ｅに相当する部分のシミュレーション解析概要を示すグラフである。
【図１７】半導体装置におけるリカバリ電流の流れる経路を示す説明図である。
【図１８】リカバリ電流の領域毎の内訳を示す説明図である。
【符号の説明】
【００４８】
１，５・・半導体装置、２，２ａ・・ＩＧＢＴセル領域、２ｂ・・ＩＧＢＴ活性領域、
２ｃ・・ＩＧＢＴ活性領域の終端、２ｄ・・ＩＧＢＴセル領域の終端、
３，３ａ・・ＦＷＤセル領域（ＦＷＤ活性領域）、３ｃ・・ＦＷＤ活性領域の終端、
４・・ゲート配線、４ａ・・中央ゲート配線、４ｂ・・外周ゲート配線、
５ａ・・ＩＧＢＴ、５ｂ・・ＦＷＤ、６・・半導体基板、７・・インバータ回路、
８・・昇降圧コンバータ、９・・ゲート配線領域、９ａ・・ＩＧＢＴ側ランナ、
９ｂ・・ＦＷＤ側ランナ、１０・・ＩＧＢＴセル、１１・・コレクタ電極、
１２・・Ｐ＋層、１３・・ＦＳ層、１４・・Ｎ−層、１５・・絶縁膜、
１６・・エミッタ・アノード配線層、１７・・第１ゲート配線層、
１８・・ゲート電極、１９・・Ｐ層、２０・・Ｐボディ層、２１・・エミッタＮ層、
２２・・トレンチ、２３・・チャネルＰ領域、２４・・ダミートレンチ、
２５・・フロートＰ層、２６，２７，３５・・ビア、３０・・ＦＷＤセル、
３１・・Ｐ層、３２・・Ｐ−層、３３・・Ｎ＋層、３４・・Ｐ＋層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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