(57)【要約】【課題】終端電源の電圧が規定の電圧に達しない状態でＤＲＡＭアクセスをして、不正なデータの読み出しや、保持データの破壊等の不具合を生じさせることがないようにする。【解決手段】ＤＲＡＭ２１２と該ＤＲＡＭを制御するためのＤＲＡＭコントローラ１１５とを有する。ＤＲＡＭコントローラ１１５とＤＲＡＭ２１２とはデータ伝送通信線２１１により接続される。終端電圧供給手段２０９はＤＲＡＭコントローラ１１５からの制御信号を受けて、データ伝送通信線２１１に電源の供給を行う。ＤＲＡＭコントローラ１１５は、ＤＲＡＭ２１２のリフレッシュモードを解除するときに、終端電圧供給手段２０９に電源の供給を開始させ、終端電圧供給手段２０９が電源供給を開始してから、ＤＲＡＭ２１２がリフレッシュ解除状態となるまで、ＤＲＡＭ２１２に対するアクセスを待たせる。【選択図】図２
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【特許請求の範囲】
【請求項１】
ＤＲＡＭと該ＤＲＡＭを制御するためのＤＲＡＭコントローラとを有する電子装置において、
前記ＤＲＡＭコントローラと前記ＤＲＡＭとがデータ伝送通信線により接続され、前記ＤＲＡＭコントローラからの制御信号を受けて、前記データ伝送通信線に電源の供給を行う終端電圧供給手段を有し、
前記ＤＲＡＭコントローラは、前記ＤＲＡＭのリフレッシュモードを解除するときに、前記終端電圧供給手段に電源の供給を開始させ、前記終端電圧供給手段が電源供給を開始してから、前記ＤＲＡＭがリフレッシュ解除状態となるまで、ＤＲＡＭに対するアクセスを待たせることを特徴とする電子装置。
【請求項２】
前記前記ＤＲＡＭコントローラは、前記終端電圧供給手段が電源供給を開始してから、前記ＤＲＡＭがリフレッシュ解除状態となるまでの時間を示すレジスタを有し、該時間だけＤＲＡＭに対するアクセスを待たせることを特徴とする請求項１記載の電子装置。
【請求項３】
前記ＤＲＡＭコントローラは、前記ＤＲＡＭのリフレッシュモードを解除するために終端電圧供給手段が電源の供給を開始するときに、リフレッシュモード時に、Ｌｏｗレベル出力、Ｈｉ−Ｚ状態にあった出力信号を、Ｈｉｇｈレベルを出力するようにすることを特徴とする請求項１記載の電子装置。
【請求項４】
前記ＤＲＡＭコントローラは、前記出力信号を前記ＤＲＡＭに渡すバッファを有し、前記ＤＲＡＭのリフレッシュモードを解除するために終端電圧供給手段が電源の供給を開始するときに、Ｈｉｇｈレベルの出力を受けるバッファを通常時のものよりもドライブ能力を落としたものとすることを特徴とする請求項３記載の電子装置。
【請求項５】
前記ＤＲＡＭコントローラは、前記終端電圧供給手段の出力電圧が規定の電圧レベル状態に回復したことを検出する電圧検出手段を有し、前記ＤＲＡＭのリフレッシュモードを解除するために終端電圧供給手段が電源の供給を開始するときに、前記電圧検出手段の電圧検出結果に基づいて、ＤＲＡＭアクセスを開始させることを特徴とする請求項２記載の電子装置。
【請求項６】
前記ＤＲＡＭコントローラは、前記終端電圧供給手段の出力電圧が規定の電圧レベル状態に回復するまでの時間をカウントするカウント手段を有し、このカウント値を前記ＤＲＡＭがリフレッシュ解除状態となるまでの時間を示すレジスタに反映させることを特徴とする請求項５記載の電子装置。
【請求項７】
前記ＤＲＡＭコントローラは、ウエイト制御レジスタを有し、該レジスタに、規定の電圧レベル状態に回復したことを検出する手段、前記ＤＲＡＭがリフレッシュ解除状態となるまでの時間を示すレジスタの設定値のどちらを使用するかを設定可能としたことを特徴とする請求項５記載の電子装置。
【請求項８】
ＤＲＡＭと該ＤＲＡＭを制御するためのＤＲＡＭコントローラとを有する画像処理装置において、
前記ＤＲＡＭコントローラと前記ＤＲＡＭとがデータ伝送通信線により接続され、前記ＤＲＡＭコントローラからの制御信号を受けて、前記データ伝送通信線に電源の供給を行う終端電圧供給手段を有し、
前記ＤＲＡＭコントローラは、前記ＤＲＡＭのリフレッシュモードを解除するときに、前記終端電圧供給手段に電源の供給を開始させ、前記終端電圧供給手段が電源供給を開始してから、前記ＤＲＡＭがリフレッシュ解除状態となるまで、ＤＲＡＭに対するアクセスを待たせることを特徴とする画像処理装置。
【請求項９】
前記前記ＤＲＡＭコントローラは、前記終端電圧供給手段が電源供給を開始してから、前記ＤＲＡＭがリフレッシュ解除状態となるまでの時間を示すレジスタを有し、該時間だけＤＲＡＭに対するアクセスを待たせることを特徴とする請求項８記載の画像処理装置。
【請求項１０】
前記ＤＲＡＭコントローラは、前記ＤＲＡＭのリフレッシュモードを解除するために終端電圧供給手段が電源の供給を開始するときに、リフレッシュモード時に、Ｌｏｗレベル出力、Ｈｉ−Ｚ状態にあった出力信号を、Ｈｉｇｈレベルを出力するようにすることを特徴とする請求項８記載の画像処理装置。
【請求項１１】
前記ＤＲＡＭコントローラは、前記出力信号を前記ＤＲＡＭに渡すバッファを有し、前記ＤＲＡＭのリフレッシュモードを解除するために終端電圧供給手段が電源の供給を開始するときに、Ｈｉｇｈレベルの出力を受けるバッファを通常時のものよりもドライブ能力を落としたものとすることを特徴とする請求項１０記載の画像処理装置。
【請求項１２】
前記ＤＲＡＭコントローラは、前記終端電圧供給手段の出力電圧が規定の電圧レベル状態に回復したことを検出する電圧検出手段を有し、前記ＤＲＡＭのリフレッシュモードを解除するために終端電圧供給手段が電源の供給を開始するときに、前記電圧検出手段の電圧検出結果に基づいて、ＤＲＡＭアクセスを開始させることを特徴とする請求項９記載の画像処理装置。
【請求項１３】
前記ＤＲＡＭコントローラは、前記終端電圧供給手段の出力電圧が規定の電圧レベル状態に回復するまでの時間をカウントするカウント手段を有し、このカウント値を前記ＤＲＡＭがリフレッシュ解除状態となるまでの時間を示すレジスタに反映させることを特徴とする請求項１２記載の画像処理装置。
【請求項１４】
前記ＤＲＡＭコントローラは、ウエイト制御レジスタを有し、該レジスタに、規定の電圧レベル状態に回復したことを検出する手段、前記ＤＲＡＭがリフレッシュ解除状態となるまでの時間を示すレジスタの設定値のどちらを使用するかを設定可能としたことを特徴とする請求項１２記載の画像処理装置。
【請求項１５】
ＤＲＡＭと該ＤＲＡＭを制御するためのＤＲＡＭコントローラとを有し、前記ＤＲＡＭに電源を供給する電源供給制御方法において、
前記ＤＲＡＭコントローラと前記ＤＲＡＭとがデータ伝送通信線により接続され、前記ＤＲＡＭコントローラからの制御信号を受けて、前記データ伝送通信線に電源の供給を行う終端電圧供給手段を有し、
前記ＤＲＡＭコントローラは、前記ＤＲＡＭのリフレッシュモードを解除するときに、前記終端電圧供給手段に電源の供給を開始させ、前記終端電圧供給手段が電源供給を開始してから、前記ＤＲＡＭがリフレッシュ解除状態となるまで、ＤＲＡＭに対するアクセスを待たせることを特徴とする電源供給制御方法。
【請求項１６】
前記前記ＤＲＡＭコントローラは、前記終端電圧供給手段が電源供給を開始してから、前記ＤＲＡＭがリフレッシュ解除状態となるまでの時間を示すレジスタを有し、該時間だけＤＲＡＭに対するアクセスを待たせることを特徴とする請求項１５記載の電源供給制御方法。
【請求項１７】
前記ＤＲＡＭコントローラは、前記ＤＲＡＭのリフレッシュモードを解除するために終端電圧供給手段が電源の供給を開始するときに、リフレッシュモード時に、Ｌｏｗレベル出力、Ｈｉ−Ｚ状態にあった出力信号を、Ｈｉｇｈレベルを出力するようにすることを特徴とする請求項１５記載の電源供給制御方法。
【請求項１８】
前記ＤＲＡＭコントローラは、前記出力信号を前記ＤＲＡＭに渡すバッファを有し、前記ＤＲＡＭのリフレッシュモードを解除するために終端電圧供給手段が電源の供給を開始するときに、Ｈｉｇｈレベルの出力を受けるバッファを通常時のものよりもドライブ能力を落としたものとすることを特徴とする請求項１７記載の電源供給制御方法。
【請求項１９】
前記ＤＲＡＭコントローラは、前記終端電圧供給手段の出力電圧が規定の電圧レベル状態に回復したことを検出する電圧検出手段を有し、前記ＤＲＡＭのリフレッシュモードを解除するために終端電圧供給手段が電源の供給を開始するときに、前記電圧検出手段の電圧検出結果に基づいて、ＤＲＡＭアクセスを開始させることを特徴とする請求項１６記載の電源供給制御方法。
【請求項２０】
前記ＤＲＡＭコントローラは、前記終端電圧供給手段の出力電圧が規定の電圧レベル状態に回復するまでの時間をカウントするカウント手段を有し、このカウント値を前記ＤＲＡＭがリフレッシュ解除状態となるまでの時間を示すレジスタに反映させることを特徴とする請求項１９記載の電源供給制御方法。
【請求項２１】
前記ＤＲＡＭコントローラは、ウエイト制御レジスタを有し、該レジスタに、規定の電圧レベル状態に回復したことを検出する手段、前記ＤＲＡＭがリフレッシュ解除状態となるまでの時間を示すレジスタの設定値のどちらを使用するかを設定可能としたことを特徴とする請求項１９記載の電源供給制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置、画像処理装置及び電源供給制御方法に係り、特に、省エネルギー化を図った電子装置、画像処理装置及びそのための電源供給制御方法に関する。
【背景技術】
【０００２】
一般に、電子機器の消費電力の低減は重要な課題であり、これまでにも様々な工夫がなされている。例えば、ＤＤＲ等のＤＲＡＭは、常時アクセス可能な状況にしておくことが必要というわけではないという理由から、消費電力の低減を図ることができるセルフリフレッシュモードを用意し、このモードのときにはメモリ内容の保持だけを行い、アクセスが必要となった時点で、セルフリフレッシュモードから抜け出して、アクセス可能な状態に復帰させる等の処理を行うことにより、電子機器の消費電力の低減を行っている。
【０００３】
通常、ＤＤＲ等のＤＲＡＭには、動作周波数の高速化に伴って生じるノイズや反射による信号の劣化を解消するため、ＳＳＴＬ（Stub Series Terminated Logic）インタフェースが使用されている。
【０００４】
しかし、ＳＳＴＬインタフェースを利用する技術は、セルフリフレッシュモードを利用することにより、消費電力の低減を図ることが可能であるものの、その効果を半減させる現象を発生させている。すなわち、終端用電源電圧Ｖｔｔ（Ｖｔｔ＝Ｉ／Ｏ用電源電圧Ｖｄｄ／２）とＩ／Ｏ用電源Ｖｄｄとの電位差（＝Ｖｄｄ／２）から終端抵抗を介して電流が流れてしまい、この結果、消費電力の低減を充分に行うことができないという問題が発生する。終端抵抗の値としては、２７Ω程度の値が使用され、複数の制御線で発生するため、全体では大きな消費電力となってしまい、その改善が必要となっている。
【０００５】
セルフリフレッシュモード時における消費電力を低減可能とする従来技術として、例えば、特許文献１等に記載された技術が知られている。この従来技術は、セルフリフレッシュモード時に、出力信号レベルに応じて、終端抵抗を介して流れる電流を阻止するために、終端抵抗と終端用電源との間を切断するというものである。そして、この従来技術は、セルフリフレッシュモード時に、HighレベルをドライブするものとLow レベルをドライブするものとが、終端抵抗を介して接続されるようなパスをも遮断するような構成をも有し、これにより、Highレベル出力端子から、Low レベル出力端子へ、終端抵抗を介して電流が流れ込むことがないように工夫している。
【０００６】
また、他の従来技術として、例えば、特許文献２等に記載された技術が知られている。この従来技術は、ＣＭＯＳプロセスにより構成されるＤＲＡＭ等の半導体素子が、よく知られているように、スイッチング周波数の増減により消費電力が増減するという性質を利用し、高いクロック周波数が必要となる場合とそうでない場合とを判断し、ＤＤＲ  ＳＤＲＡＭ等のＤＲＡＭのセルフリフレッシュモード時に、外部供給クロックを参照しなくなることを有効に利用して、ダイナミックにクロック周波数を変更することにより、必要な性能を確保しながら、消費電力の低減を図ることを可能としたものである。また、この従来技術は、リフレッシュ中には、プルアップ電源を遮断することにより、リフレッシュ中の消費電力を低減することができるようにもしている。
【特許文献１】特開２００６−３３１３０５号公報
【特許文献２】特開２００５−１１５９０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
前述した従来技術は、遮断していた終端電源を規定の電圧レベルに戻すまでに要する時間に対する考慮がされていないという問題点を有している。すなわち、ＤＲＡＭに対する終端用電圧をＤＣ／ＤＣコンバータにより生成する場合、リフレッシュのために一旦遮断した電圧を、リフレッシュ解除のために規定の電圧レベルに戻すまでには、ＤＲＡＭに供給しているクロック周期に比較して桁違いの時間が必要であり、また、ＦＥＴ等のスイッチによりコントロールするにしても、電圧降下により要求される精度の終端用電圧を供給することが難しい。
【０００８】
このため、前述した従来技術は、終端電源の電圧が規定の電圧に達しない状態でＤＲＡＭアクセスをしてしまうと、不正なデータの読み出しや、保持データの破壊等の不具合が生じるという問題点を生じてしまう。
【０００９】
本発明の目的は、前述したような従来技術の問題点を解決し、リフレッシュモードを解除するときに、終端電圧供給手段が電源供給を開始してから、ＤＲＡＭがリフレッシュ解除状態となるまで、ＤＲＡＭに対するアクセスを待たせるようにして、終端電源の電圧が規定の電圧に達しない状態でＤＲＡＭアクセスをして、不正なデータの読み出しや、保持データの破壊等の不具合を生じさせることがないようにした電子装置、画像処理装置及び電源供給制御方法を提供することにある。
【課題を解決するための手段】
【００１０】
前記目的を達成するため本発明の第１の手段は、ＤＲＡＭと該ＤＲＡＭを制御するためのＤＲＡＭコントローラとを有する電子装置において、前記ＤＲＡＭコントローラと前記ＤＲＡＭとがデータ伝送通信線により接続され、前記ＤＲＡＭコントローラからの制御信号を受けて、前記データ伝送通信線に電源の供給を行う終端電圧供給手段を有し、前記ＤＲＡＭコントローラは、前記ＤＲＡＭのリフレッシュモードを解除するときに、前記終端電圧供給手段に電源の供給を開始させ、前記終端電圧供給手段が電源供給を開始してから、前記ＤＲＡＭがリフレッシュ解除状態となるまで、ＤＲＡＭに対するアクセスを待たせることを特徴とする。
【００１１】
本発明の第２の手段は、第１の手段において、前記前記ＤＲＡＭコントローラは、前記終端電圧供給手段が電源供給を開始してから、前記ＤＲＡＭがリフレッシュ解除状態となるまでの時間を示すレジスタを有し、該時間だけＤＲＡＭに対するアクセスを待たせることを特徴とする。
【００１２】
本発明の第３の手段は、第１の手段において、前記ＤＲＡＭコントローラは、前記ＤＲＡＭのリフレッシュモードを解除するために終端電圧供給手段が電源の供給を開始するときに、リフレッシュモード時に、Ｌｏｗレベル出力、Ｈｉ−Ｚ状態にあった出力信号を、Ｈｉｇｈレベルを出力するようにすることを特徴とする。
【００１３】
本発明の第４の手段は、第３の手段において、前記ＤＲＡＭコントローラは、前記出力信号を前記ＤＲＡＭに渡すバッファを有し、前記ＤＲＡＭのリフレッシュモードを解除するために終端電圧供給手段が電源の供給を開始するときに、Ｈｉｇｈレベルの出力を受けるバッファを通常時のものよりもドライブ能力を落としたものとすることを特徴とする。
【００１４】
本発明の第５の手段は、第２の手段において、前記ＤＲＡＭコントローラは、前記終端電圧供給手段の出力電圧が規定の電圧レベル状態に回復したことを検出する電圧検出手段を有し、前記ＤＲＡＭのリフレッシュモードを解除するために終端電圧供給手段が電源の供給を開始するときに、前記電圧検出手段の電圧検出結果に基づいて、ＤＲＡＭアクセスを開始させることを特徴とする
本発明の第６の手段は、第５の手段において、前記ＤＲＡＭコントローラは、前記終端電圧供給手段の出力電圧が規定の電圧レベル状態に回復するまでの時間をカウントするカウント手段を有し、このカウント値を前記ＤＲＡＭがリフレッシュ解除状態となるまでの時間を示すレジスタに反映させることを特徴とする。
【００１５】
本発明の第７の手段は、第５の手段において、前記ＤＲＡＭコントローラは、ウエイト制御レジスタを有し、該レジスタに、規定の電圧レベル状態に回復したことを検出する手段、前記ＤＲＡＭがリフレッシュ解除状態となるまでの時間を示すレジスタの設定値のどちらを使用するかを設定可能としたことを特徴とする。
【００１６】
本発明の第８の手段は、ＤＲＡＭと該ＤＲＡＭを制御するためのＤＲＡＭコントローラとを有する画像処理装置において、前記ＤＲＡＭコントローラと前記ＤＲＡＭとがデータ伝送通信線により接続され、前記ＤＲＡＭコントローラからの制御信号を受けて、前記データ伝送通信線に電源の供給を行う終端電圧供給手段を有し、前記ＤＲＡＭコントローラは、前記ＤＲＡＭのリフレッシュモードを解除するときに、前記終端電圧供給手段に電源の供給を開始させ、前記終端電圧供給手段が電源供給を開始してから、前記ＤＲＡＭがリフレッシュ解除状態となるまで、ＤＲＡＭに対するアクセスを待たせることを特徴とする。
【００１７】
本発明の第９の手段は、第８の手段において、前記前記ＤＲＡＭコントローラは、前記終端電圧供給手段が電源供給を開始してから、前記ＤＲＡＭがリフレッシュ解除状態となるまでの時間を示すレジスタを有し、該時間だけＤＲＡＭに対するアクセスを待たせることを特徴とする。
【００１８】
本発明の第１０の手段は、第８の手段において、前記ＤＲＡＭコントローラは、前記ＤＲＡＭのリフレッシュモードを解除するために終端電圧供給手段が電源の供給を開始するときに、リフレッシュモード時に、Ｌｏｗレベル出力、Ｈｉ−Ｚ状態にあった出力信号を、Ｈｉｇｈレベルを出力するようにすることを特徴とする請求項８記載の画像処理装置。
【００１９】
本発明の第１１の手段は、第１０の手段において、前記ＤＲＡＭコントローラは、前記出力信号を前記ＤＲＡＭに渡すバッファを有し、前記ＤＲＡＭのリフレッシュモードを解除するために終端電圧供給手段が電源の供給を開始するときに、Ｈｉｇｈレベルの出力を受けるバッファを通常時のものよりもドライブ能力を落としたものとすることを特徴とする。
【００２０】
本発明の第１２の手段は、第９の手段において、前記ＤＲＡＭコントローラは、前記終端電圧供給手段の出力電圧が規定の電圧レベル状態に回復したことを検出する電圧検出手段を有し、前記ＤＲＡＭのリフレッシュモードを解除するために終端電圧供給手段が電源の供給を開始するときに、前記電圧検出手段の電圧検出結果に基づいて、ＤＲＡＭアクセスを開始させることを特徴とする。
【００２１】
本発明の第１３の手段は、第１２の手段において、前記ＤＲＡＭコントローラは、前記終端電圧供給手段の出力電圧が規定の電圧レベル状態に回復するまでの時間をカウントするカウント手段を有し、このカウント値を前記ＤＲＡＭがリフレッシュ解除状態となるまでの時間を示すレジスタに反映させることを特徴とする。
【００２２】
本発明の第１４の手段は、第１２の手段において、前記ＤＲＡＭコントローラは、ウエイト制御レジスタを有し、該レジスタに、規定の電圧レベル状態に回復したことを検出する手段、前記ＤＲＡＭがリフレッシュ解除状態となるまでの時間を示すレジスタの設定値のどちらを使用するかを設定可能としたことを特徴とする。
【００２３】
本発明の第１５の手段は、ＤＲＡＭと該ＤＲＡＭを制御するためのＤＲＡＭコントローラとを有し、前記ＤＲＡＭに電源を供給する電源供給制御方法において、前記ＤＲＡＭコントローラと前記ＤＲＡＭとがデータ伝送通信線により接続され、前記ＤＲＡＭコントローラからの制御信号を受けて、前記データ伝送通信線に電源の供給を行う終端電圧供給手段を有し、前記ＤＲＡＭコントローラは、前記ＤＲＡＭのリフレッシュモードを解除するときに、前記終端電圧供給手段に電源の供給を開始させ、前記終端電圧供給手段が電源供給を開始してから、前記ＤＲＡＭがリフレッシュ解除状態となるまで、ＤＲＡＭに対するアクセスを待たせることを特徴とする。
【００２４】
本発明の第１６の手段は、第１５の手段において、前記前記ＤＲＡＭコントローラは、前記終端電圧供給手段が電源供給を開始してから、前記ＤＲＡＭがリフレッシュ解除状態となるまでの時間を示すレジスタを有し、該時間だけＤＲＡＭに対するアクセスを待たせることを特徴とする。
【００２５】
本発明の第１７の手段は、第１５の手段において、前記ＤＲＡＭコントローラは、前記ＤＲＡＭのリフレッシュモードを解除するために終端電圧供給手段が電源の供給を開始するときに、リフレッシュモード時に、Ｌｏｗレベル出力、Ｈｉ−Ｚ状態にあった出力信号を、Ｈｉｇｈレベルを出力するようにすることを特徴とする。
【００２６】
本発明の第１８の手段は、第１７の手段において、前記ＤＲＡＭコントローラは、前記出力信号を前記ＤＲＡＭに渡すバッファを有し、前記ＤＲＡＭのリフレッシュモードを解除するために終端電圧供給手段が電源の供給を開始するときに、Ｈｉｇｈレベルの出力を受けるバッファを通常時のものよりもドライブ能力を落としたものとすることを特徴とする。
【００２７】
本発明の第１９の手段は、第１６の手段において、前記ＤＲＡＭコントローラは、前記終端電圧供給手段の出力電圧が規定の電圧レベル状態に回復したことを検出する電圧検出手段を有し、前記ＤＲＡＭのリフレッシュモードを解除するために終端電圧供給手段が電源の供給を開始するときに、前記電圧検出手段の電圧検出結果に基づいて、ＤＲＡＭアクセスを開始させることを特徴とする。
【００２８】
本発明の第２０の手段は、第１９の手段において、前記ＤＲＡＭコントローラは、前記終端電圧供給手段の出力電圧が規定の電圧レベル状態に回復するまでの時間をカウントするカウント手段を有し、このカウント値を前記ＤＲＡＭがリフレッシュ解除状態となるまでの時間を示すレジスタに反映させることを特徴とする。
【００２９】
本発明の第２１の手段は、第１９の手段において、前記ＤＲＡＭコントローラは、ウエイト制御レジスタを有し、該レジスタに、規定の電圧レベル状態に回復したことを検出する手段、前記ＤＲＡＭがリフレッシュ解除状態となるまでの時間を示すレジスタの設定値のどちらを使用するかを設定可能としたことを特徴とする。
【発明の効果】
【００３０】
本発明によれば、ＤＲＡＭに対して確実に規定の動作を実施させることができる。また、レジスタへの設定値を変えることができるので、様々な構成に柔軟に対応することができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明による電子装置、画像処理装置及び電源供給制御方法の実施形態を図面により詳細に説明する。なお、以下に説明する本発明の実施形態は、本発明を画像手段装置に適用したものとして説明するが、本発明は、情報処理装置等の電子装置に適用することもできる。
【００３２】
図１は本発明の一実施形態による画像処理装置におけるメイン制御ユニットの構成を示すブロック図である。図１に示すメイン制御ユニットは、プリンタコントローラ、複写機のコントローラの各機能に対するメイン制御部の構成である。
【００３３】
図１に示すように、メイン制御ユニット１０１は、スキャナユニットと接続するためのスキャナＩ／Ｆ１０２、プロッタユニットと接続するためのプロッタＩ／Ｆ１０３、ネットワークユニットと接続するためのネットワークＩ／Ｆ１０４、画像処理を行うための２種類の画像処理部Ａ１０５、Ｂ１０６を備えて構成される。そして、これらのＩ／Ｆ、画像処理部には、それぞれ、図示しないＤＤＲ−ＳＤＲＡＭとの間でＤＭＡ動作を行うための対応するＤＭＡＣ１０７〜１１１が接続されて設けられている。また、メイン制御ユニット１０１は、図示しないＣＰＵと接続するためのＣＰＵＩ／Ｆ１１２を備えている。このＣＰＵＩ／Ｆ１１２は、図示しないＣＰＵからの要求に応じて、ＤＤＲ−ＳＤＲＡＭや、ＲＯＭＣ１１３を通して、ＲＯＭへのアクセス要求を発行する。ＲＯＭＣ１１３は、ＲＯＭアクセスを制御するためのＲＯＭコントローラである。
【００３４】
前述したＣＰＵＩ／Ｆ１１２、及び、各種ＤＭＡＣ１０７〜１１１からのＲＡＭアクセス要求は、中央調停装置（Ｃ＿ＡＲＢ）１１４により調停が行われ、要求源に対して適切に許可が与えられる。中央調停装置１１４で許可を与えられたＲＡＭアクセス要求は、ＲＡＭ制御部（ＲＡＭＣ）１１５によりＲＡＭアクセスが制御されて、図示しないＲＡＭに対してアクセスが実行される。
【００３５】
図２はＲＡＭ制御部１１５の構成と、ＲＡＭ制御部とＤＤＲ−ＳＤＲＡＭ（ＤＲＡＭと呼ぶ場合もある）との接続状態とを示す図である。
【００３６】
図２に示すように、ＲＡＭ制御部１１５は、ＲＡＭ制御部１１５の全体を制御するためのＲＡＭＣ全体制御部２０２と、ウエイト制御レジスタ２０３と、ウエイトレジスタ２０４と、ウエイトカウンタ２０５と、ＤＲＡＭに対する通常使用のためのバッファ２０６と、Ｌｏｗ  Ｎｏｉｓｅタイプのバッファ２０７と、電圧検出手段２０８とにより構成されている。
【００３７】
そして、ＲＡＭ制御部１１５とＤＤＲ−ＳＤＲＡＭ２１２とは、制御信号等を転送のためのデータバス２１１により相互に接続されている。このデータバス２１１は、測定対象の電圧レベルを測定するための電圧検出手段２０８にも接続される。また、ＤＣ／ＤＣコンバータ２０９は、ＲＡＭＣ全体制御部２０２から出力される制御信号（／ＶＴＥＮ）がＥＮ端子に印加されてＯＮ／ＯＦＦ制御されて終端用電圧を生成し、終端抵抗２１０を介してデータバス２１１に印加する。
【００３８】
前述において、ウエイトレジスタ２０４は、その値が、セルフリフレッシュを解除するときに、実際に、ＤＤＲ−ＳＤＲＡＭ２１２のＣＫＥ信号をＨｉｇｈレベルにするまでの時間を制御するために使用され、また、電圧検出手段２０８が規定の電圧レベルになるまでのカウント値をここに反映させることもできる。
【００３９】
ウエイトカウンタ２０５は、ウエイトレジスタ２０４に設定した値まで、カウントするためのカウンタであり、また、電圧検出手段２０８が規定の電圧レベルになったことを検出すまでの時間を計測すときにも使用される。
【００４０】
Ｌｏｗ  Ｎｏｉｓｅタイプのバッファ２０７は、ＤＲＡＭ２１２に対するバッファでセルフリフレッシュモードから通常モードに戻すときに、ＤＲＡＭ２１２への信号レベルを通常状態に高速に戻すために使用するためのバッファである。このバッファ２０７は、バッファ２０６よりも、駆動能力を低くしたもの、あるいは、遷移時間をゆっくりとするための制御を行うことができるＬｏｗ  Ｎｏｉｓｅタイプのバッファである。
【００４１】
電圧検出手段２０８は、外部端子が規定の電圧レベルになったことを検出するためのものである。また、ウエイト制御レジスタ２０３は、ＤＲＡＭ２１２のＣＫＥ信号をＨｉｇｈレベルにするまでの時間を制御するために、ウエイトレジスタ２０４の値を使用するか、電圧検出手段２０８の検出結果を使用するかを制御し、また、電圧検出手段２０１の検出結果をウエイトレジスタ２０４に反映させるか否かを制御する。
【００４２】
図３はセルフリフレッシュ時の基本的な動作を説明する各種の信号波形を示す図であり、次に、これについて説明する。
【００４３】
図３において、クロックは差動信号であり、ＣＫと、／ＣＫとにより示している。これらのクロック信号の交差する位置が重要であり、図３では実線がＣＫを示している。ＤＤＲ−ＳＤＲＡＭは、時刻Ｔ１で、ＣＫＥ＝Ｌ、／ＣＳ＝／ＲＡＳ＝／ＣＡＳ＝Ｌ、／ＷＥ＝Ｈを検出してセルフリフレッシュモードに入る。この後は、ＣＫＥのレベルをＬｏｗに維持することのみが重要で、他の信号論理状態は、ＨかＬのどちらかであればよい。
【００４４】
そして、時刻Ｔ５の時点でセルフリフレッシュ解除が必要となると、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ＝／ＣＡＳ＝／ＷＥ＝Ｈが検出される。その後、ＤＤＲ−ＳＤＲＡＭは、規定される時間だけ待った後の時刻Ｔ７でＲＡＭアクセスの開始が可能となる。
【００４５】
図４はセルフリフレッシュモード時に、消費電力低減を実行したときの動作を説明する各種の信号波形を示す図であり、次に、これについて説明する。
【００４６】
図４において、基本的な動作は、図３により説明した場合と同様であるが、図４に示す例では、／ＶＴＥＮ（ＲＡＭＣ全体制御部２０２から出力される制御信号）によって、終端用電源をＯＮ／ＯＦＦ制御を行うため、この電圧状態が規定の電圧範囲まで回復するまで待つための制御を行っている。
【００４７】
時刻Ｔ１で、／ＶＴＥＮをＨｉｇｈレベルにして、ＤＣ／ＤＣコンバータ２０９をＯＦＦにし、終端用電源の供給をストップする。これにより、ＤＣ／ＤＣコンバータ２０９の出力電圧Ｖｔｔが低下していく（時刻Ｔ３のフェーズあたり）。
【００４８】
その後、時刻Ｔ８で、ＲＡＭアクセスの要求が発生すると、まず、／ＶＴＥＮをＬｏｗレベルにし、ＤＣ／ＤＣコンバータ２０９に終端用電源の供給を開始させる。このとき、ノイズの影響回避の理由等で、急激に立ち上げることができず、Ｖｔｔはゆっくりとした立ち上がりとなる。そして、時刻Ｔ１０で、規定電圧に達したことが電圧検出手段２０８により検出され、時刻Ｔ１１で、セルフリフレッシュモードを解除するように制御信号を操作し、ＤＲＡＭは、時刻Ｔ１２でセルフリフレッシュモード解除を検出する。ＤＤＲ−ＳＤＲＡＭは、規定される時間待った後の時刻Ｔ１４でＲＡＭアクセスの開始が可能となる。
【００４９】
図５はセルフリフレッシュモードから通常状態に高速に戻すようにした場合の動作を説明する各種の信号波形を示す図であり、次に、これについて説明する。ここに示す例は、セルフリフレッシュモードから通常状態に高速に戻すために、バッファ２０７を使用した場合の各種の信号波形を示している。
【００５０】
図５において、基本的な動作は、図４により説明した場合と同様であるが、図５に示す例では、／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ、及び、ＢＡ、ＡＤＤＲのアドレス信号をＬｏｗレベルから、信号ドライブをＨｉｇｈレベルに変えることにより通常状態に高速に戻している。
【００５１】
そして、図５に示す例では、セルフリフレッシュモードから通常状態への移行時、終端抵抗の状態が正規の状態となっていないため、バッファ２０７の遷移をゆっくりとさせることによりノイズを抑えている。図５に示す例でも、模式的に時刻Ｔ８から時刻Ｔ１０の信号波形の傾きをなだらかにすることにより、急峻な信号変化でないことを示しているが、実際には図４に示した場合の立ち上がりに比べ、大幅に通常状態への回復が高速化されている。
【００５２】
また、図５には、ＣＯＵＮＴとＣ＿ＲＥＧとの信号を示しており、これらの信号は、ウエイトカウンタ２０５とウエイトレジスタ２０４との内容示している。この図５では、電圧検出手段２０８が規定の電圧レベルになるまでのカウント動作の様子と、その結果がウエイトレジスタに反映される様子とを示している。ウエイト制御レジスタ２０３により、ウエイトレジスタ２０４への反映を禁止することもできる。また、電圧検出手段２０８ではなく、ウエイトレジスタ２０４の値により、前述のカウンタ２０５を使用してウエイトさせるように制御することもできる。
【００５３】
前述の場合も、Ｃ＿ＲＥＧがＯＬＤ＿ＶＡＬからＮＥＷ＿ＶＡＬを共に、設定値あるいは計測結果が反映されている値で、ＯＬＤ＿ＶＡＬからＮＥＷ＿ＶＡＬへの変化がないと見なせば、このときに制御に使用することができ、Ｃ＿ＲＥＧの値となるまで、ＣＯＵＮＴ値がカウントアップしていき、Ｃ＿ＲＥＧの値と同一となったところで、セルフリフレッシュが解除される。
【００５４】
前述した本発明の実施形態によれば、ＤＲＡＭコントローラが、前記ＤＲＡＭのリフレッシュモードを解除するときに、前記終端電圧供給手段に電源の供給を開始させ、前記終端電圧供給手段が電源供給を開始してから、前記ＤＲＡＭがリフレッシュ解除状態となるまで、ＤＲＡＭに対するアクセスを待たせるようにしているので、ＤＲＡＭに対して確実に規定の動作を実施させることができる。また、レジスタへの設定値を変えることができるので、様々な構成に柔軟に対応することができる。
【００５５】
また、本発明の実施形態によれば、ＤＲＡＭコントローラが、リフレッシュモード時に、Ｌｏｗレベル出力、Ｈｉ−Ｚ状態にあった出力信号を、Ｈｉｇｈレベルを出力するようにしているので、高速に終端抵抗を規定の電圧レベルにすることができる。
【００５６】
また、本発明の実施形態によれば、ＤＲＡＭのリフレッシュモードを解除するために終端電圧供給手段が電源の供給を開始するときに、Ｈｉｇｈレベルの出力を受けるバッファを通常時のものよりもドライブ能力を落としたものとしているので、終端抵抗が不完全な状態でのＨｉｇｈレベルドライブにおいても、ノイズや反射を低減することができる。
【００５７】
また、本発明の実施形態によれば、ＤＲＡＭコントローラが、ＤＲＡＭのリフレッシュモードを解除するために終端電圧供給手段が電源の供給を開始するときに、電圧検出手段の電圧検出結果に基づいて、ＤＲＡＭアクセスを開始させることとしているので、ＤＲＡＭに確実に規定の動作を実施させることができ、また、様々な構成に柔軟に対応することができる。
【００５８】
また、本発明の実施形態によれば、ＤＲＡＭコントローラが、終端電圧供給手段の出力電圧が規定の電圧レベル状態に回復するまでの時間をカウントして、このカウント値をＤＲＡＭがリフレッシュ解除状態となるまでの時間を示すレジスタに反映させるようにしているので、デバッグや評価のときに有効である。
【００５９】
さらに、本発明の実施形態によれば、ＤＲＡＭコントローラが、規定の電圧レベル状態に回復したことを検出する手段、ＤＲＡＭがリフレッシュ解除状態となるまでの時間を示すレジスタの設定値のどちらを使用するかを設定可能としているので、値が決まって常にその時間で実施したい場合と、ダイナミックに対応したい場合のどちらにも対応することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明の一実施形態による画像処理装置におけるメイン制御ユニットの構成を示すブロック図である。
【図２】ＲＡＭ制御部の構成と、ＲＡＭ制御部とＤＤＲ−ＳＤＲＡＭ（ＤＲＡＭと呼ぶ場合もある）との接続状態とを示す図である。
【図３】セルフリフレッシュ時の基本的な動作を説明する各種の信号波形を示す図である。
【図４】セルフリフレッシュモード時に、消費電力低減を実行したときの動作を説明する各種の信号波形を示す図である。
【図５】セルフリフレッシュモードから通常状態に高速に戻すようにした場合の動作を説明する各種の信号波形を示す図である。
【符号の説明】
【００６１】
１０１  メイン制御ユニット
１０２  スキャナＩ／Ｆ
１０３  プロッタＩ／Ｆ
１０４  ネットワークＩ／Ｆ
１０５  画像処理部Ａ
１０６  画像処理部Ｂ
１０７〜１１１  ＤＭＡＣ
１１２  ＣＰＵＩ／Ｆ
１１３  ＲＯＭＣ
１１４  中央調停装置
１１５  ＲＡＭＣ
２０２  ＲＡＭＣ全体制御部
２０３  ウエイト制御レジスタ
２０４  ウエイトレジスタ
２０５  ウエイトカウンタ
２０６  通常使用のためのバッファ
２０７  Ｌｏｗ  Ｎｏｉｓｅタイプのバッファ２０７
２０８  電圧検出手段
２０９  ＤＣ／ＤＣコンバータ
２１０  終端抵抗
２１１  データバス
２１２  ＤＤＲ−ＳＤＲＡＭ（ＤＲＡＭ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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