(57)【要約】  行及び列にメモリセルを有するメモリデバイスであって、メモリセルの行について制御ゲートを一体に接続する複数のワード線と、メモリセルの列についてドレイン領域を電気的に一体に接続する複数のビット線と、メモリセルの行の１つにあり、かつメモリセルの第１の複数の列内にあるソース領域をそれぞれ電気的に一体に接続する第１のサブソース線と、メモリセルの行のうちの１つにあり、かつ第２の複数のメモリセルの列内にあるソース領域をそれぞれ電気的に一体に接続する複数の第２のサブソース線と、第１のソース線及び第２のソース線と、第１のサブソース線の１つと第１のソース線との間にそれぞれ接続された第１の選択トランジスタと、第２のサブソース線の１つと第２のソース線との間にそれぞれ接続された第２の選択トランジスタと、第１の選択トランジスタのうちの１つのゲート及び第２の選択トランジスタのうちの１つのゲートにそれぞれ接続された選択トランジスタ線とを備えるメモリデバイス。【選択図】図４
2021524121.tif 000002
【特許請求の範囲】
【請求項１】
メモリデバイスであって、該メモリデバイスは、
半導体基板に行及び列に構成された複数のメモリセルであって、前記メモリセルのそれぞれは、
前記基板内に形成されるソース領域及びドレイン領域であって、それらの間に延在している、前記基板のチャネル領域を画定する、ソース領域及びドレイン領域と、
前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の第１の部分から絶縁される浮遊ゲートと、
前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の第２の部分から絶縁される制御ゲートと、を含む、複数のメモリセルと、
前記メモリセルの前記行のうちの１つについて前記制御ゲートをそれぞれ電気的に一体に接続する複数のワード線と、
前記メモリセルの前記列のうちの１つについて前記ドレイン領域をそれぞれ電気的に一体に接続する複数のビット線と、
前記メモリセルの前記行のうちの１つにあり、かつ前記メモリセルの第１の複数の列内にある、前記メモリセルの前記ソース領域をそれぞれ電気的に一体に接続する複数の第１のサブソース線と、
前記メモリセルの前記行のうちの１つにあり、かつ前記メモリセルの第２の複数の列内にある、前記メモリセルの前記ソース領域をそれぞれ電気的に一体に接続する複数の第２のサブソース線であって、前記第１の複数の列は、前記第２の複数の列とは異なる、複数の第２のサブソース線と、
第１のソース線及び第２のソース線と、
第１のサブソース線のうちの１つと前記第１のソース線との間にそれぞれ接続された複数の第１の選択トランジスタと、
第２のサブソース線のうちの１つと前記第２のソース線との間にそれぞれ接続された複数の第２の選択トランジスタと、
前記第１の選択トランジスタのうちの１つのゲート、及び前記第２の選択トランジスタのうちの１つのゲートにそれぞれ接続された複数の選択トランジスタ線と、を備える、メモリデバイス。
【請求項２】
前記選択トランジスタ線のそれぞれについて、前記１つの第１の選択トランジスタ及び前記１つの第２の選択トランジスタは、前記メモリセルの同じ行の前記サブソース線に接続される、請求項１に記載のメモリデバイス。
【請求項３】
前記メモリセルの前記第１の複数の列内にあり、前記サブソース線のうちの第１のサブソース線に接続され、前記ワード線のうちの第１のワード線に接続される前記メモリセルのターゲットグループで消去動作を実行するように構成されたコントローラであって、
前記第１のワード線に正電圧を印加することと、
前記第２のソース線と、前記メモリセルの前記第２の複数の列内にあり、かつ前記第１のワード線に接続されるメモリセル用の前記サブソース線のうちの第２のサブソース線との間に接続される、前記選択トランジスタの前記ゲートに接続される前記選択トランジスタ線のうちの第１の選択トランジスタ線に、正電圧を印加することと、
前記第２のソース線に正電圧を印加することとによって、
前記メモリセルのターゲットグループで消去動作を実行するように構成されたコントローラを更に備える、請求項１に記載のメモリデバイス。
【請求項４】
前記コントローラは、前記第１の選択トランジスタ線を除いて、前記第１及び第２の選択トランジスタの閾値電圧を下回る電圧を前記複数の選択トランジスタ線に印加することによって、前記消去動作を更に実行するように構成される、請求項３に記載のメモリデバイス。
【請求項５】
前記第１のサブソース線のそれぞれは、前記メモリセルの前記行のうちの第２の行内にあり、かつ前記メモリセルの前記第１の複数の列内にある前記メモリセルの前記ソース領域を電気的に一体に接続し、
前記第２のサブソース線のそれぞれは、前記メモリセルの前記行のうちの第２の行内にあり、かつ前記メモリセルの前記第２の複数の列内にある前記メモリセルの前記ソース領域を電気的に一体に接続する、請求項１に記載のメモリデバイス。
【請求項６】
第１のサブソース線の１つと前記第１のソース線との間にそれぞれ接続された複数の第３の選択トランジスタと、
第２のサブソース線の１つと前記第２のソース線との間にそれぞれ接続された複数の第４の選択トランジスタと、
を更に備える、請求項１に記載のメモリデバイス。
【請求項７】
前記第１のサブソース線のそれぞれについて、前記１つの第１のサブソース線によって電気的に一体に接続された前記ソース領域の全ては、前記メモリセルの前記行のうちの１つのみにあるメモリセル用であり、
前記第２のサブソース線のそれぞれについて、前記１つの第２のサブソース線によって電気的に一体に接続された前記ソース領域の全ては、前記メモリセルの前記行のうちの１つのみにおいてメモリセル用である、請求項１に記載のメモリデバイス。
【請求項８】
前記メモリセルの前記行のうちの１つにあり、かつ前記メモリセルの第３の複数の列内にある、前記メモリセルの前記ソース領域をそれぞれ電気的に一体に接続する複数の第３のサブソース線と、
前記メモリセルの前記行のうちの１つにあり、かつ前記メモリセルの第４の複数の列内にある前記メモリセルの前記ソース領域をそれぞれ電気的に一体に接続する複数の第４のサブソース線であって、前記第１、第２、第３及び第４の複数の列は、互いに異なる、複数の第４のサブソース線と、
第３のサブソース線の１つと前記第１のソース線との間にそれぞれ接続された複数の第３の選択トランジスタと、
第４のサブソース線の１つと前記第２のソース線との間にそれぞれ接続された複数の第４の選択トランジスタと、
を更に備えるメモリデバイスであって、
前記選択トランジスタ線のそれぞれは、前記第１の選択トランジスタのうちの１つのゲート、前記第２の選択トランジスタのうちの１つのゲート、前記第３の選択トランジスタのうちの１つのゲート、及び前記第４の選択トランジスタのうちの１つのゲートに接続される、請求項１に記載のメモリデバイス。
【請求項９】
前記メモリセルの前記行のうちの１つにあり、かつ前記メモリセルの第３の複数の前記列内にある、前記メモリセルの前記ソース領域をそれぞれ電気的に一体に接続する複数の第３のサブソース線と、
前記メモリセルの前記行のうちの１つにあり、かつ前記メモリセルの第４の複数の前記列内にある前記メモリセルの前記ソース領域をそれぞれ電気的に一体に接続する複数の第４のサブソース線であって、前記第１、第２、第３及び第４の複数の前記列は、互いに異なる、複数の第４のサブソース線と、
第３のサブソース線の１つと前記第１のソース線との間にそれぞれ接続された複数の第３の選択トランジスタと、
第４のサブソース線の１つと前記第２のソース線との間にそれぞれ接続された複数の第４の選択トランジスタと、
を更に備えるメモリデバイスであって、
前記選択トランジスタ線のそれぞれは、前記第１の選択トランジスタのうちの１つのゲート、前記第２の選択トランジスタのうちの１つのゲート、前記第３の選択トランジスタのうちの１つのゲート、及び前記第４の選択トランジスタのうちの１つのゲートに接続されており、
前記第１のサブソース線のそれぞれについて、前記１つの第１のサブソース線によって互いに電気的に一体に接続された前記ソース領域の全ては、前記メモリセルの前記行のうちの１つのみにあるメモリセル用であり、
前記第２のサブソース線のそれぞれについて、前記１つの第２のサブソース線によって電気的に一体に接続された前記ソース領域の全ては、前記メモリセルの前記行のうちの１つのみにおいてメモリセル用であり、
前記第３のサブソース線のそれぞれについて、前記１つの第３のサブソース線によって電気的に一体に接続された前記ソース領域の全ては、前記メモリセルの前記行のうちの１つのみにおいてメモリセル用であり、
前記第４のサブソース線のそれぞれについて、前記１つの第４のサブソース線によって電気的に一体に接続された前記ソース領域の全ては、前記メモリセルの前記行のうちの１つのみにおいてメモリセル用である、請求項１に記載のメモリデバイス。
【請求項１０】
メモリデバイスであって、該メモリデバイスは、
半導体基板で行及び列に構成された複数のメモリセルであって、前記メモリセルのそれぞれが、
前記基板内に形成され、それらの間に延在している前記基板のチャネル領域を画定する、ソース領域及びドレイン領域と、
前記チャネル領域の第１の部分の上方に配設され、前記チャネル領域の第１の部分から絶縁される浮遊ゲートと、
前記チャネル領域の第２の部分の上方に配設され、前記チャネル領域の第２の部分から絶縁される制御ゲートと、を含む、複数のメモリセルと、
前記メモリセルの前記行のうちの１つについて前記制御ゲートをそれぞれ電気的に一体に接続する複数のワード線と、
前記メモリセルの前記列のうちの１つについて前記ドレイン領域をそれぞれ電気的に一体に接続する複数のビット線と、
前記メモリセルの前記行のうちの１つにあり、かつ第１の複数の、前記メモリセルの前記列内にある、前記メモリセルのソース領域をそれぞれ電気的に一体に接続する複数の第１のサブソース線と、
前記メモリセルの前記行のうちの１つにあり、かつ第２の複数の、前記メモリセルの前記列内にある、前記メモリセルの前記ソース領域をそれぞれ電気的に一体に接続する複数の第２のサブソース線であって、前記第１の複数の前記列は、前記第２の複数の前記列とは異なる、複数の第２のサブソース線と、
複数のソース線と、
第１のサブソース線の１つと前記ソース線の１つとの間にそれぞれ接続された複数の第１の選択トランジスタと、
第２のサブソース線の１つと前記ソース線の１つとの間にそれぞれ接続された複数の第２の選択トランジスタと、
前記第１の選択トランジスタのゲートに接続された第１の選択トランジスタ線と、
前記第２の選択トランジスタのゲートに接続された第２の選択トランジスタ線と、
を備える、メモリデバイス。
【請求項１１】
前記ソース線のそれぞれについて、それに接続された第１の選択トランジスタのうちの１つは、前記メモリセルの第１の行について前記第１のサブソース線のうちの１つに接続され、それに接続された前記第２の選択トランジスタのうちの１つは、前記メモリセルの前記第１の行について前記第２のサブソース線のうちの１つに接続される、請求項１０に記載のメモリデバイス。
【請求項１２】
前記メモリセルの前記第１の複数の列内にあり、前記サブソース線のうちの第１のサブソース線に接続され、前記ワード線のうちの第１のワード線に接続される、前記メモリセルのターゲットグループで消去動作を実行するように構成されたコントローラであって、
前記第１のワード線に正電圧を印加することと、
前記第２の選択トランジスタ線に正電圧を印加することと、
前記メモリセルの前記第２の複数の列内にあり、かつ前記第１のワード線に接続されるメモリセル用の前記サブソース線のうちの１つに接続される前記選択トランジスタの１つに接続される前記ソース線のうちの１つに、正電圧を印加することと、
によって、前記メモリセルのターゲットグループで消去動作を実行するように構成されたコントローラを更に備える、請求項１０に記載のメモリデバイス。
【請求項１３】
前記コントローラは、前記第１及び第２の選択トランジスタの閾値電圧を下回る電圧を前記第１の選択トランジスタ線に更に印加することによって、前記消去動作を実行するように構成される、請求項１２に記載のメモリデバイス。
【請求項１４】
前記第１のサブソース線のそれぞれは、前記メモリセルの前記行のうちの第２の行内にあり、かつ前記第１の複数の、前記メモリセルの前記列内にある前記メモリセルの前記ソース領域を電気的に一体に接続し、
前記第２のサブソース線のそれぞれは、前記メモリセルの前記行のうちの第２の行内にあり、かつ前記第２の複数の、前記メモリセルの前記列内にある前記メモリセルの前記ソース領域を電気的に一体に接続する、請求項１０に記載のメモリデバイス。
【請求項１５】
前記第１のサブソース線のそれぞれについて、前記１つの第１のサブソース線によって電気的に一体に接続された前記ソース領域の全ては、前記メモリセルの前記行のうちの１つのみにあるメモリセル用であり、
前記第２のサブソース線のそれぞれについて、前記１つの第２のサブソース線によって電気的に一体に接続された前記ソース領域の全ては、前記メモリセルの前記行のうちの１つのみにあるメモリセル用である、請求項１０に記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願）
本出願は、２０１８年５月１６日出願の米国特許仮出願第６２／６７２，１２４号、２０１８年５月１８日出願の米国特許仮出願第６２／６７３，６３３号及び２０１８年７月２３日出願の米国特許出願第１６／０４２，０００号の利益を主張するものである。
【０００２】
（発明の分野）
本発明は、不揮発性メモリアレイに関する。
【背景技術】
【０００３】
分割ゲート不揮発性メモリセル、及びかかるセルのアレイは周知である。例えば、米国特許第５，０２９，１３０号（「’１３０特許」）は、分割ゲート不揮発性メモリセルのアレイを開示する。メモリセルを図１に示す。各メモリセル１０は、半導体基板１２内に形成され、チャネル領域１８をその間に有するソース領域及びドレイン領域１４／１６を含む。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方及びドレイン領域１６の一部の上方に形成され、チャネル領域１８の第１の部分から絶縁される（かつチャネル領域１８の第１の部分の伝導率を制御する）。制御ゲート２２は、チャネル領域１８の第２の部分の上方に配設され、チャネル領域１８の第２の部分から絶縁される（かつチャネル領域１８の第２の部分の伝導率を制御する）第１の部分２２ａと、浮遊ゲート２０の上方に延在する第２の部分２２ｂと、を有する。浮遊ゲート２０及び制御ゲート２２は、ゲート酸化物２６によって基板１２から絶縁される。
【０００４】
メモリセルは、制御ゲート２２に高い正電圧を加えることによって消去され（ここで電子は、浮遊ゲートから除去される）、それにより、ファウラーノルドハイムトンネリングによって浮遊ゲート２０から制御ゲート２２まで中間絶縁体２４を通って浮遊ゲート２０の電子をトンネリングさせる。
【０００５】
メモリセルは、制御ゲート２２に正電圧、及びドレイン１６に正電圧を加えることによってプログラムされる（ここで電子は、浮遊ゲートに加えられる）。電子電流は、ソース１４からドレイン１６に向かって流れることになる。電子は、制御ゲート２２と浮遊ゲート２０との間の間隙に達すると、加速し発熱する。熱せられた電子のいくらかは、浮遊ゲート２０からの静電引力に起因してゲート酸化物２６を通って浮遊ゲート２０のに注入される。この技術は、多くの場合、熱電子注入と呼ばれる。
【０００６】
メモリセルは、ドレイン１６及び制御ゲート２２に正の読み出し電圧を加えることによって読み出される（制御ゲート下のチャネル領域をオンにする）。浮遊ゲート２０が正に帯電する（すなわち、電子を消去し、ドレイン１６に正に結合する）場合、次に浮遊ゲート２０下のチャネル領域の部分をオンにするために、制御ゲート２２から浮遊ゲート２０への十分な容量結合が存在し、電流は、チャネル領域１８にわたって流れ、消去された状態又は「１」状態として感知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）場合、次に浮遊ゲート２０下のチャネル領域の部分をオンにするために、制御ゲート２２から浮遊ゲート２０への容量結合は十分でなく、浮遊ゲート２０下のチャネル領域の部分はほとんど又は完全にオフになった状態であり、電流は、チャネル領域１８にわたって流れず（又はほとんど流れない）、プログラムされた状態又は「０」の状態として感知される。当業者であれば、ソース及びドレインという用語は互換可能であり得、浮遊ゲートの部分的に下の領域は、図２に示すように、ソース領域１４と称されることができ、制御ゲートに隣接する領域はドレイン領域１６と称されることを理解する。図２はまた、単一のソース領域１４を共有するメモリセルの対がどのように形成され得るかを示す。２つの隣接するメモリセルの対は、端から端まで配置され、単一のドレイン領域１６を共有することができる。
【０００７】
図３は、メモリセル１０の従来のアレイ構成を示す。メモリセル１０は、行及び列に配置される。各列は、端から端まで配置されたメモリセルの対を含む。各列は一般的に活性領域と呼ばれ、隣接する活性領域は、一般に分離領域と呼ばれるものに形成された絶縁材料によって互いに絶縁される。メモリセルの行のそれぞれは、メモリセルの行について制御ゲート２２全てを電気的に一体に接続するワード線ＷＬを含む。好ましくは、制御ゲートは、行全体にわたって連続的に形成され、ワード線ＷＬを構成する（すなわち、各メモリセルについて制御ゲートは、そのメモリセルのチャネル領域の上方に配設されたワード線ＷＬの部分である）。メモリセル対の行のそれぞれは、メモリセル対の行についてソース領域１４全てを電気的に一体に接続するソース線ＳＬを含む。ソース線は、活性領域／分離領域にわたって延在する連続拡散領域であることができ、又はソース領域への周期的接触を含む別個の導電性線を含むことができる。メモリセルの列のそれぞれは、メモリセルのその列についてドレイン領域１６全てを電気的に一体に接続するビット線ＢＬを含む。
【０００８】
図３は、４本のワード線ＷＬ０〜ＷＬ３、４本のビット線ＢＬ０〜ＢＬ３、及び２本のソース線ＳＬ０〜ＳＬ１を有する４行及び４列のアレイを示す。しかしながら、このようなアーキテクチャを有するメモリアレイは、少なくとも数百又は数千の行及び列を含む可能性が高いことを理解されたい。
【０００９】
上記で詳述したように、メモリセルは、制御ゲートに高電圧を加えることによって消去される。したがって、メモリセルの行全体は、行のワード線に高電圧を印加することによって、一度に消去される。このアーキテクチャの１つの制限は、情報の単一のバイトなどの、行の一部分のみに格納された情報を変更する必要がある場合、行全体が消去及び再プログラムされなければならないことである。メモリセルの１つの行の一部分のみを消去する能力はない。
【００１０】
メモリセルの行の一部分のみの選択的消去を可能にするメモリアレイアーキテクチャが必要とされている。
【発明の概要】
【００１１】
上記の問題及び必要性は、半導体基板の行及び列に構成された複数のメモリセルを含むメモリデバイスによって対処される。メモリセルのそれぞれは、基板内に形成されるソース領域及びドレイン領域であって、それらの間に延在している、基板のチャネル領域を画定する、ソース領域及びドレイン領域と、チャネル領域の第１の部分の上方に配設され、チャネル領域の第１の部分から絶縁される浮遊ゲートと、チャネル領域の第２の部分の上方に配設され、チャネル領域の第２の部分から絶縁される制御ゲートとを含む。メモリデバイスは、メモリセルの行のうちの１つについて制御ゲートをそれぞれ電気的に一体に接続する複数のワード線と、メモリセルの列のうちの１つについてドレイン領域をそれぞれ電気的に一体に接続する複数のビット線と、メモリセルの行のうちの１つにあり、かつメモリセルの第１の複数の列内にある、メモリセルのソース領域をそれぞれ電気的に一体に接続する複数の第１のサブソース線と、メモリセルの行のうちの１つにあり、かつメモリセルの第２の複数の列内にある、メモリセルのソース領域をそれぞれ電気的に一体に接続する複数の第２のサブソース線であって、第１の複数の列は、第２の複数の列とは異なる、複数の第２のサブソース線と、第１のソース線及び第２のソース線と、第１のサブソース線のうちの１つと第１のソース線との間にそれぞれ接続された複数の第１の選択トランジスタと、第２のサブソース線のうちの１つと第２のソース線との間にそれぞれ接続された複数の第２の選択トランジスタと、第１の選択トランジスタのうちの１つのゲート、及び第２の選択トランジスタのうちの１つのゲートにそれぞれ接続された複数の選択トランジスタ線とを更に備える。
【００１２】
メモリデバイスは、半導体基板の行及び列に構成された複数のメモリセルを含むことができ、メモリセルのそれぞれが、半導体基板内に形成され、それらの間に延在している基板のチャネル領域を画定する、ソース領域及びドレイン領域と、チャネル領域の第１の部分の上方に配設され、チャネル領域の第１の部分から絶縁される浮遊ゲートと、チャネル領域の第２の部分の上方に配設され、チャネル領域の第２の部分から絶縁される制御ゲートとを含むことができる。メモリデバイスは、メモリセルの行のうちの１つについて制御ゲートをそれぞれ電気的に一体に接続する複数のワード線と、メモリセルの列のうちの１つについてドレイン領域をそれぞれ電気的に一体に接続する複数のビット線と、メモリセルの行のうちの１つにあり、かつ第１の複数の、メモリセルの列内にある、メモリセルのソース領域をそれぞれ電気的に一体に接続する複数の第１のサブソース線と、メモリセルの行のうちの１つにあり、かつ第２の複数の、メモリセルの列内にある、メモリセルのソース領域をそれぞれ電気的に一体に接続する複数の第２のサブソース線であって、第１の複数の列は、第２の複数の列とは異なる第２のサブソース線と、複数のソース線と、第１のサブソース線の１つと第１のソース線との間にそれぞれ接続された複数の第１の選択トランジスタと、第２のサブソース線の１つとソース線の１つとの間にそれぞれ接続された複数の第２の選択トランジスタと、第１の選択トランジスタのゲートに接続された第１の選択トランジスタ線と、第２の選択トランジスタのゲートに接続された第２の選択トランジスタ線とを更に含む。
【００１３】
本発明の他の目的及び特徴は、明細書、特許請求の範囲、及び添付図面を精読することによって明らかになるであろう。
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【００２９】
【００３０】
【００３１】
【００３２】
【００３３】
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】
【００４０】
【００４１】
【００４２】
【００４３】
【００４４】
【図面の簡単な説明】
【００４５】
【図１】従来のメモリセルの側面断面図である。
【図２】従来のメモリセルの側面断面図である。
【図３】従来のメモリアレイアーキテクチャを示す図である。
【図４】メモリアレイアーキテクチャの第１の実施形態を示す図である。
【図５】メモリアレイアーキテクチャの第１の実施形態の例示的な消去動作電圧を示す図である。
【図６】メモリアレイアーキテクチャの第１の実施形態の例示的なプログラム動作電圧を示す図である。
【図７】メモリアレイアーキテクチャの第１の実施形態の例示的な読み出し動作電圧を示す図である。
【図８】メモリアレイアーキテクチャの第２の実施形態を示す図である。
【図９】メモリアレイアーキテクチャの第２の実施形態の例示的な消去動作電圧を示す図である。
【図１０】メモリアレイアーキテクチャの第２の実施形態の例示的なプログラム動作電圧を示す図である。
【図１１】メモリアレイアーキテクチャの第２の実施形態の例示的な読み出し動作電圧を示す図である。
【図１２】メモリアレイアーキテクチャの第３の実施形態を示す図である。
【図１３】メモリアレイアーキテクチャの第３の実施形態の例示的な消去動作電圧を示す図である。
【図１４】メモリアレイアーキテクチャの第３の実施形態の例示的なプログラム動作電圧を示す図である。
【図１５】メモリアレイアーキテクチャの第３の実施形態の例示的な読み出し動作電圧を示す図である。
【図１６】メモリアレイアーキテクチャの第４の実施形態を示す図である。
【図１７】メモリアレイアーキテクチャの第４の実施形態の例示的な消去動作電圧を示す図である。
【図１８】メモリアレイアーキテクチャの第４の実施形態の例示的なプログラム動作電圧を示す図である。
【図１９】メモリアレイアーキテクチャの第４の実施形態の例示的な読み出し動作電圧を示す図である。
【図２０】メモリアレイアーキテクチャの第５の実施形態を示す図である。
【図２１】メモリアレイアーキテクチャの第５の実施形態の例示的な消去動作電圧を示す図である。
【図２２】メモリアレイアーキテクチャの第５の実施形態の例示的なプログラム動作電圧を示す図である。
【図２３】メモリアレイアーキテクチャの第５の実施形態の例示的な読み出し動作電圧を示す図である。
【図２４】メモリアレイアーキテクチャの第６の実施形態を示す図である。
【図２５】メモリアレイアーキテクチャの第６の実施形態の例示的な消去動作電圧を示す図である。
【図２６】メモリアレイアーキテクチャの第６の実施形態の例示的なプログラム動作電圧を示す図である。
【図２７】メモリアレイアーキテクチャの第６の実施形態の例示的な読み出し動作電圧を示す図である。
【図２８】メモリアレイアーキテクチャの第７の実施形態を示す図である。
【図２９】メモリアレイアーキテクチャの第７の実施形態の例示的な消去動作電圧を示す図である。
【図３０】メモリアレイアーキテクチャの第７の実施形態の例示的なプログラム動作電圧を示す図である。
【図３１】メモリアレイアーキテクチャの第７の実施形態の例示的な読み出し動作電圧を示す図である。
【図３２】メモリデバイスの例示的なアーキテクチャを示す図である。
【発明を実施するための形態】
【００４６】
本発明は、メモリセルの行の一部分のみを消去する能力を提供するアレイアーキテクチャである。図４は、図３のアーキテクチャと同様の第１の実施形態を示す。しかしながら、行の全長に沿って延在するソース線を有するのではなく、メモリセル対の各行は、複数のサブソース線ＳＳＬを含み、各サブソース線ＳＳＬは、メモリセル対の各行のソース領域のサブセット（すなわち、メモリセル対のサブ行）にわたってのみ延在し、それらを電気的に一体に接続する。具体的には、メモリセルの行は領域Ｒ（すなわち、別個の複数のメモリセルの列）内に分割され、サブソース線ＳＳＬはそれぞれ、１つの領域Ｒの内側のメモリセル対の行のその部分についてソース領域にわたってのみ延在し、それらのソース領域を電気的に一体に接続する。図４は、２つの領域Ｒ１及びＲ２を示し、各領域は２つのメモリセル幅である（すなわち、２列幅であり、メモリセルの各サブ行は２つのメモリセルを含み、したがって、メモリセル対の各サブ行は、４つのメモリセルを含む）。しかしながら、領域Ｒの数及びそれらの幅（すなわち、領域Ｒ内のメモリセルの列の数）は変化させることができる。例えば、領域Ｒ内のメモリセルの各サブ行は、１バイト（８ビット）のデータを格納するのに十分なメモリセルを含むことができる。別法として、領域Ｒ内のメモリセルのサブ行は、１つのワードのデータ（１６又は３２ビット）を格納するのに十分なメモリセルを含むことができる。
【００４７】
任意の所与の領域Ｒ内のメモリセル対の各サブ行は、それ自体のサブソース線ＳＳＬを有する。したがって、各領域Ｒは、それ自体のサブソース線ＳＳＬのセットを有する。各領域Ｒはまた、それ自体の垂直に延在する（すなわち、列方向に延在する）ソース線ＳＬを有する。各サブソース線ＳＳＬは、選択トランジスタ３０によってそのソース線ＳＬに接続される（すなわち、選択トランジスタのソース／ドレインチャネル経路はソース線ＳＳＬとソース線ＳＬとの間に接続される）。選択トランジスタ３０の各行は、接続された選択トランジスタ３０の行をアクティブ化する（すなわち、ソース／ドレインチャネル経路を導電性にしてＳＳＬをＳＴＬに電気的に接続する）ために、又は非アクティブ化する（すなわち、ソース／ドレインチャネル経路を非導電性にしてＳＳＬをＳＴＬから電気的に切断する）ために使用される選択トランジスタ線ＳＴＬによって作動される（すなわち、選択トランジスタ線ＳＴＬはトランジスタのゲートに接続される）。トランジスタは、トランジスタの閾値電圧を超える電圧を選択トランジスタ線ＳＴＬに印加することによってアクティブ化される。トランジスタは、無電圧又はゼロ電圧又はトランジスタの閾値電圧を下回る低電圧を印加することによって、非アクティブ化される。
【００４８】
上記のアレイ構成により、メモリセルの行の残りの中の任意の他のメモリセル、又はメモリアレイ内の任意の他のメモリセルのプログラミング状態を乱すことなく、消去されるメモリセルの単一のサブ行が消去されることを可能にする。図５は、メモリセルのサブ行のうちの１つのみを消去するために印加され得る例示的な電圧を示す。具体的には、領域Ｒ１（ターゲットメモリセルＴＭＣ）内のワード線ＷＬ１のメモリセルを消去するために、０Ｖが領域Ｒ１のビット線に印加され、浮遊電圧又は正電圧（例えば、ＭＶ）が他の領域内のビット線に印加される。高い正電圧（例えば、１２Ｖ）がワード線ＷＬ１に印加され、０Ｖが他のワード線ＷＬの全てに印加される。メモリセル対の第１の行について選択トランジスタ３０をオンにするのに十分な、消去されるメモリセルの行に対して選択トランジスタ線ＳＴＬ０に正電圧（例えば、＞ＭＶ、ＭＶは閾値電圧よりも大きい）が印加される（その結果、ソース線ＳＬの電圧が、そのメモリセル対の行のためのサブソース線ＳＳＬに伝達される）。ゼロ電圧（又は閾値電圧を下回る他の低電圧）が他の選択トランジスタ線（ＳＴＬ１を含む）に印加され、その結果、これらの線の選択トランジスタ３０はオフになり、具体的には、ワード線ＷＬ１にはないメモリセルについて領域Ｒ２内のサブソース線にソース線ＳＬ１の電圧を伝達しない。最後に、０Ｖがソース線ＳＬ０に印加され、正電圧（例えば、ＭＶ）が残りのソース線ＳＬに印加される。これらの電圧により、ＷＬ１に相当する行の領域Ｒ１内のターゲットメモリセルＴＭＣが消去される（ワード線ＷＬ１の高い正電圧によって）。残りのソース線ＳＬの正電圧が、選択トランジスタ線ＳＴＬ０のアクティブ化された選択トランジスタ３０を介してそれらのメモリセルに印加されるため、同じ行内の他のメモリセルは消去されない。具体的には、これらのメモリセルについて制御ゲート及びソース領域の両方に正電圧が印加され、それにより、浮遊ゲートの両側で正電圧が起こり、したがって消去が発生しないので、任意の消去を抑制する。それらのメモリセルの選択トランジスタ３０がアクティブ化されず、したがってソース線ＳＬ１の電圧は、それらのメモリセルのソース領域に到達しないので、領域Ｒ２内の残りのメモリセルのプログラミング状態は、ソース線ＳＬ１の正電圧によって悪影響を受けない。領域Ｒ１内の残りのメモリセルのプログラミング状態は、ワード線ＷＬ又はソース線ＳＬ０に正電圧が印加されないため、悪影響を受けない。
【００４９】
図６は、ターゲットメモリセルの１つ（ＴＭＣの右側のセル）をプログラミングするための例示的な電圧を示す。ターゲットとされたセルのみが、上述のように、熱電子注入によるプログラミングに必要な電圧の正しい組み合わせを受け取る。他のセルは、そのワード線ＷＬに必要な正電圧、及び／又はそれらのサブソース線及びビット線に必要な電圧を有しない。図７は、それらのワード線ＷＬ、サブソース線、及び／又はビット線で上述したような必要な読み出し電圧の組み合わせを受け取る唯一のセルである、ターゲットメモリセルＴＭＣを読み出すための例示的な電圧を示す。
【００５０】
図８に示すように、各サブソース線ＳＳＬが、２つの選択トランジスタ３０を含み、それぞれが関連するソース線ＳＬをサブソース線ＳＳＬに結合することができることを以外は、図８〜１１は、図４〜７の実施形態と同様の第２の実施形態を示す。各サブソース線でより大きな駆動電流のために、各サブソース線を駆動するための２つの選択トランジスタを提供するため、この構成は有利である。図９は、領域Ｒ１内のワード線ＷＬ１の全てのメモリセルを消去するための例示的な電圧を図示する（すなわち、ＴＭＣ、それらのセルのみが、対抗する正のソース線電圧を伴わずに高いワード線電圧にさらされるためである）。図１０は、メモリセルの１つ（ＴＭＣの右手セル）をプログラミングするための例示的な電圧を示し、図１１は、ターゲットメモリセルＴＭＣを読み出すための例示的な電圧を示す。
【００５１】
図１２に示すように、メモリセルの各行が、それ自体のサブソース線ＳＳＬのセットを有するように（すなわち、各メモリセルは、異なる行の別の隣接するメモリセルと共有することなく、それ自体のソース領域及びサブソース線ＳＳＬを有する）、メモリセルの各ミラーペア（列方向の）が２つのサブソース線ＳＳＬを有すること以外は、図１２〜１５は、図４〜７の実施形態と同様の第３の実施形態を示す。これにより、他の行のサブソース線から独立して動作するメモリセルの各行についてサブソース線が可能になる。図１３は、領域Ｒ１内のワード線ＷＬ１の全てのメモリセルを消去するための例示的な電圧を図示する（すなわち、ＴＭＣ、それらのセルのみが、対抗する正のソース線電圧を伴わずに高いワード線電圧にさらされるためである）。図１４は、メモリセルの１つ（ＴＭＣの右手セル）をプログラミングするための例示的な電圧を示し、図１５は、ターゲットメモリセルＴＭＣを読み出すための例示的な電圧を示す。
【００５２】
図１６に示すように、各選択トランジスタ線ＳＴＬが、選択トランジスタの行の代わりに選択トランジスタの列をアクティブ化するように、ソース線ＳＬが水平方向に（それぞれが選択トランジスタ３０によってサブソース線ＳＳＬの行に接続される行方向に）延在し、選択トランジスタ線ＳＴＬが垂直方向に（それぞれが選択トランジスタ３０の列に接続される列方向に）延在すること以外は、図１６〜１９は、図４〜７の実施形態と同様の第４の実施形態を示す。このアーキテクチャは、隣接する選択トランジスタの拡散をマージすることができて、メモリアレイ領域サイズを更に縮小することができる。図１７は、領域Ｒ１内のワード線ＷＬ１の全てのメモリセルを消去するための例示的な電圧を図示する（すなわち、ＴＭＣ、それらのセルのみが対抗する正のソース線電圧を伴わずに、高いワード線電圧にさらされるためである）。図１８は、メモリセルの１つ（ＴＭＣの右手セル）をプログラミングするための例示的な電圧を示し、図１９は、ターゲットメモリセルＴＭＣを読み出すための例示的な電圧を示す。
【００５３】
図２０に示すように、各ＳＴＬ線が、選択トランジスタの行の代わりに選択トランジスタの列をアクティブ化し、メモリセルの各行が、それ自体のサブソース線ＳＳＬを有するように、ソース線ＳＬが水平方向に（それぞれが選択トランジスタ３０によってサブソース線ＳＳＬの行に接続される行方向に）延在し、選択トランジスタ線ＳＴＬは垂直方向に（それぞれが選択トランジスタ３０の列に接続される列方向に）延在することを以外は、図２０〜２３は、図４〜７の実施形態と同様の第５の実施形態を示す。このアーキテクチャは、第２及び第３の代替実施形態の特徴及び利点を組み合わせる。図２１は、領域Ｒ１内のワード線ＷＬ１の全てのメモリセルを消去するための例示的な電圧を図示する（すなわち、ＴＭＣ、それらのセルのみが対抗する正のソース線電圧を伴わずに高いワード線電圧にさらされるためである）。図２２は、メモリセルの１つ（ＴＭＣの右手セル）をプログラミングするための例示的な電圧を示し、図２３は、ターゲットメモリセルＴＭＣを読み出すための例示的な電圧を示す。
【００５４】
図２４に示すように、各領域Ｒが各行に対して２つのサブソース線ＳＳＬと、それに接続された２つの選択トランジスタ３０（そのそれぞれがサブソース線ＳＳＬを同じソース線ＳＬに結合する）とを含むこと以外は、図２４〜２７は、図４〜７の実施形態と同様の第６の実施形態を示す。この構成は、各選択トランジスタが、その行内のメモリセル対の半分のみに接続されたサブソース線を駆動し、各選択トランジスタについて負荷を低減するため、有利である。図２５は、領域Ｒ１内のワード線ＷＬ１の全てのメモリセルを消去するための例示的な電圧を図示する（すなわち、ＴＭＣ、それらのセルのみが、対抗する正のソース線電圧を伴わずに高いワード線電圧にさらされるためである）。図２６は、メモリセルの１つ（ＴＭＣの左手セル）をプログラミングするための例示的な電圧を示し、図２７は、ターゲットメモリセルＴＭＣを読み出すための例示的な電圧を示す。
【００５５】
図２８に示すように、メモリセルの各行が、それ自体のサブソース線ＳＳＬのセットを有し（すなわち、各メモリセルは、異なる行の別の隣接するメモリセルと共有することなく、それ自体のソース領域及びサブソース線ＳＳＬを有する）、各領域Ｒが、各行について２つのサブソース線ＳＳＬと、それに接続された２つの選択トランジスタ３０（そのそれぞれがサブソース線ＳＳＬを同じソース線ＳＬに結合する）を有するように、メモリセルの各ミラーペアが（列方向に）、２つサブソース線ＳＳＬを有すること以外は、図２８〜３１は、図４〜７の実施形態と同様の第７の実施形態を示す。この構成は、第３及び第６の実施形態の利点を組み合わせる。図２９は、領域Ｒ１内のワード線ＷＬ１の全てのメモリセルを消去するための例示的な電圧を図示する（すなわち、ＴＭＣ、それらのセルのみが、対抗する正のソース線電圧を伴わずに高いワード線電圧にさらされるためである）。図３０は、メモリセルの１つ（ＴＭＣの左手セル）をプログラミングするための例示的な電圧を示し、図３１は、ターゲットメモリセルＴＭＣを読み出すための例示的な電圧を示す。
【００５６】
例示的なメモリデバイスのアーキテクチャを図３２に例証する。メモリデバイスは、不揮発性メモリセルのアレイ６０を含み、アレイ６０は２つの分離した平面（平面Ａ６２ａ及び平面Ｂ６２ｂ）に分けられる。メモリセルは、図１〜図２に図示されたタイプであることができ、単一のチップに形成され、図４〜図２７に図示されたように半導体基板１２内に複数の行及び列で配置される。不揮発性メモリセルのアレイに隣接して、アドレスデコーダ、線ドライバなどの周辺回路がある。例えば、ＸＤＥＣ  ６４は、ワード線を駆動するための行デコーダである。ＳＬＤＲＶ  ６６は、ソース線を駆動するためのソース線ドライバである。ＹＭＵＸ  ６８及びＢＬＩＮＨＣＴＬ７２は、ビット線を駆動し、ビット線の電圧又は電流を感知する。ＨＶＤＥＣ  ７０は高電圧デコーダである。電荷ポンプＣＨＲＧＰＭＰ  ７４は、メモリセルの読み出し、プログラム、及び消去に使用される様々な電圧を提供する。これらの周辺回路構成要素は、アドレスをデコードするために、かつ読み出し、プログラム、及び消去動作中に様々なメモリセルゲート、ライン及び領域に様々な電圧を供給するために使用される。コントローラ７６（制御回路を含む）は、上記の周辺回路並びにメモリアレイ内部の選択トランジスタ３０を含む、ターゲットメモリセルの各動作（プログラム、消去、読み出し）を実施し、選択トランジスタ線ＳＴＬを含む様々な線に信号を提供するために、様々なデバイス要素を制御する。
【００５７】
上述した全ての実施形態では、アレイの合計サイズは、適度に増加しているだけであり（選択トランジスタ及びそれらの線のために場所を空けるために）、これは、任意の所与の時間にメモリセルのサブ行のみを消去し、性能を向上させるために動作中に特定のサブソース線ＳＳＬだけに電圧を選択的に印加することができるために、価値があるトレードオフである。更に、選択トランジスタは、メモリアレイの残りの部分及びそれを形成する際のプロセスフローを実質的に変更することなく、メモリアレイに追加することができる。
【００５８】
本発明は、本明細書に図示した上記実施形態（複数可）に限定されるものではなく、任意の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書における本発明への言及は、いかなる特許請求の範囲又は特許請求の範囲の用語も限定することを意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。更に、「特許請求の範囲」及び本明細書から明らかであるように、全ての方法の工程が例示又は請求した正確な順序で実施される必要はなく、むしろ任意の順序で本発明のメモリデバイスの適切な形成が可能である。単一の材料層は、複数のかかる又は類似の材料層として形成することができ、そして、逆もまた同様である。上記で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。例えば、０Ｖを印加することは、電圧を印加しないか、又はその結果が特定の線のゼロボルトである線を接地することと同じである。加えて、印加された電圧の多くは０Ｖとして示されているが、表示された線のうちの１つ又は複数について低い正電圧又は負電圧を印加することにより、メモリセルのプログラミング、読み出し、及び消去について、同じ所望の結果が得られる。最後に、上記及び図面に開示される数値は、製造されたメモリセルアレイの性能変動に応じて変化し得る。例えば、以下の表は、上記の実施形態について選択された線及び選択されない線に印加される電圧及び電流の非限定的な例示的範囲を要約する。
表１
【表１】
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*プログラミング中に、ターゲットメモリセルを含まない領域Ｒ内の非選択ビット線に０Ｖを加えることが望ましい場合がある。
【００５９】
本明細書で使用される、用語「の上方に（over）」及び「に（on）」は共に、「に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「の上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設される）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設される）を含み、「取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設される）を含み、「電気的に結合された」は、「に直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結していない）、及び「に間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結する）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接基板にその要素を形成すること、及び１つ以上の中間材料／要素が介在して間接的に基板の上にその要素を形成することを含み得る。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【国際調査報告】
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