(57)【要約】【課題】  メモリセル部と周辺回路部とを少ない工程で形成できるとともに微細な配線を形成可能な半導体装置の製造方法を提供する。【解決手段】  半導体基板の上方に第１絶縁膜２、第２絶縁膜３が順次形成される。第２絶縁膜のメモリセル部の配線形成予定領域の上方の部分および周辺回路部の配線形成予定領域の上方の部分を除去することによって、メモリセル部および周辺回路部において第１心材膜３および第２心材膜３がそれぞれ形成される。第１、第２心材膜３の側壁上に側壁膜１３が形成される。第２心材膜３のエッチングレートを第１心材膜３と異ならせることによって第３心材膜３ａが形成される。第３心材膜３ａを残しながら第１心材膜３が除去される。第３心材膜３ａおよび側壁膜１３とマスクとして第１絶縁膜２の一部を除去することによって第１絶縁膜３内に配線溝２１、２２が形成される。配線溝２１、２２が導電材料２３、２４で埋め込まれる。【選択図】      図６
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【特許請求の範囲】
【請求項１】
半導体基板の上方に第１絶縁膜、第２絶縁膜を順次形成する工程と、
前記第２絶縁膜のメモリセル部の配線形成予定領域の上方の部分および周辺回路部の配線形成予定領域の上方の部分を除去することによって、メモリセル部および周辺回路部において第１心材膜および第２心材膜をそれぞれ形成する工程と、
前記第１、第２心材膜の側壁上に側壁膜を形成する工程と、
前記第２心材膜のエッチングレートを第１心材膜と異ならせることによって第３心材膜を形成する工程と、
前記第３心材膜を残しながら前記第１心材膜を除去する工程と、
前記第３心材膜および前記側壁膜とマスクとして前記第１絶縁膜の一部を除去することによって前記第１絶縁膜内に配線溝を形成する工程と、
前記配線溝を導電材料で埋め込む工程と、
を具備することを特徴とする半導体記憶装置の配線の形成方法。
【請求項２】
前記第１、第２心材膜を形成する工程が、
前記第２絶縁膜上に、第３絶縁膜を形成する工程と、
前記第３絶縁膜の一部を除去することによって、前記第１、第２心材膜の形成予定領域の上方に残存するパターンを形成する工程と、
前記第３絶縁膜をマスクとして前記第２絶縁膜の一部を除去する工程と、
前記第３絶縁膜を除去する工程と、
を含むことを特徴とする請求項１に記載の半導体記憶装置の配線の形成方法。
【請求項３】
前記第３心材膜を形成する工程が、
前記第１心材膜と前記第２心材膜のうちで前記第２心材膜のみに不純物を導入する工程
を含むことを特徴とする請求項１に記載の半導体記憶装置の配線の形成方法。
【請求項４】
前記第１心材膜を除去する工程が前記第１、第３心材膜を薬液に浸す工程を含み、
前記第１心材膜の材料と、側壁絶縁膜および前記第３心材膜の材料と、前記薬液と、の組み合わせが、アモルファスシリコンと、ボロンまたはリンまたはヒ素を導入されたアモルファスシリコンと、アルカリ薬液である、
ことを特徴とする請求項３に記載の半導体記憶装置の配線の形成方法。
【請求項５】
前記側壁膜を形成する工程が、
前記第１、第２心材膜の側壁上に、前記側壁膜から前記第１、第２心材膜への不純物の拡散を防止する拡散防止膜を形成する工程と、
前記拡散防止膜上に前記側壁膜を形成する工程と、
を含むことを特徴とする請求項１に記載の半導体記憶装置の配線の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置の製造方法に関し、例えばメモリセル部と周辺回路部とを有する半導体記憶装置の配線の形成方法に関する。
【背景技術】
【０００２】
半導体装置が有する配線は、半導体基板上に設けられた層間絶縁膜内に形成されている。配線は、一般に、層間絶縁膜の一部に形成された溝に導電材料を埋め込むことによって形成される。この配線溝の形成は、リソグラフィー技術を用いて形成される。より詳しくは、層間絶縁膜上にマスク材が形成され、マスク材に配線溝に対応する開口を有するパターンがリソグラフィー技術によって転写され、マスク材の開口を介して層間絶縁膜をエッチングすることによって配線溝が形成される。このため、配線溝の寸法、ひいては配線の寸法は、リソグラフィー技術によって規定される。より具体的には、あるリソグラフィー技術が達成可能な最小寸法のラインアンドスペースパターンが有する寸法より小さい寸法およびピッチの配線を形成できない。リソグラフィー技術の進歩は、そう容易ではなく、このため、配線のさらなる微細化が困難となっている。
【０００３】
リソグラフィー技術によって作製可能な、マスク材におけるパターンおよび開口の最小寸法は、リソグラフィー装置によって異なる。一般に、高価な装置は、より小さな最小寸法での加工が可能である。しかしながら、通常、高価な装置を用いることは、この装置を用いて製造された半導体装置の製造コストの上昇に繋がる。
【０００４】
そこで、あるリソグラフィー装置によって加工されたマスク材における最小寸法に直接規定されない寸法の配線を形成する方法が提案されている。その技術の１つに、いわゆる側壁転写プロセスが挙げられる。側壁転写プロセスの概略を、特許文献１の図１を用いて説明する。特許文献１の図１に示されているように、加工対象としての被エッチング基板１上に、リソグラフィー技術を用いて、パターンを有するレジスト細条２が形成される。レジスト細条２の寸法は、リソグラフィー技術が達成可能な最小寸法によって規定されている。次に、レジスト細条２の側壁上に、例えばゲート電極上の側壁絶縁膜の作製プロセスを利用して、サイドウォール３ａが形成される。次に、レジスト細条２が除去される。そして、レジスト細条２の除去の結果、被エッチング基板上に残存する細線状エッチングレジストマスク３ｂをマスクとして、被エッチング基板１がエッチングされる。
【０００５】
細線状エッチングレジストマスク３ｂの幅は、リソグラフィー技術によって制限されない。このため、細線状エッチングレジストマスク３ｂの幅を小さくすることによって、配線溝の幅を小さくできる。側壁転写プロセスを用いて作製されたマスクの開口の幅は、リソグラフィー技術だけで形成されたマスクの開口の幅より小さい。よって、側壁転写プロセスを用いて形成された配線の幅は、リソグラフィー技術のみを用いて形成された配線の幅より小さい。
【０００６】
一方、半導体装置の製造においては、考慮すべき別の点がある。半導体装置、特に半導体記憶装置は、一般に、メモリセル部と周辺回路部とを有する。メモリセル部にはメモリセルが形成され、周辺回路部にはメモリセルの動作に必要な周辺回路が形成される。メモリセルおよび周辺回路に求められる特性、形状等が異なるため、メモリセル部を形成するのに必要な工程と、周辺回路部を形成するのに必要な工程とは異なる。しかしながら、より少ない工程で半導体装置を製造するために、メモリセル部の形成のための工程と周辺回路部の形成のための工程とを、可能な限り共通にすることが求められる。すなわち、より少ない工程で、メモリセル部と周辺回路部とを形成可能な製造工程が望ましい。
【特許文献１】特開平6-77180号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、メモリセル部と周辺回路部とを少ない工程で形成できるとともに微細な配線を形成可能な半導体装置の配線の形成方法を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明の一態様による半導体記憶装置の配線の形成方法は、（１）半導体基板の上方に第１絶縁膜、第２絶縁膜を順次形成する工程と、（２）前記第２絶縁膜のメモリセル部の配線形成予定領域の上方の部分および周辺回路部の配線形成予定領域の上方の部分を除去することによって、メモリセル部および周辺回路部において第１心材膜および第２心材膜をそれぞれ形成する工程と、（３）前記第１、第２心材膜の側壁上に側壁膜を形成する工程と、（４）前記第２心材膜のエッチングレートを第１心材膜と異ならせることによって第３心材膜を形成する工程と、（５）前記第３心材膜を残しながら前記第１心材膜を除去する工程と、（６）前記第３心材膜および前記側壁膜とマスクとして前記第１絶縁膜の一部を除去することによって前記第１絶縁膜内に配線溝を形成する工程と、（７）前記配線溝を導電材料で埋め込む工程と、を具備することを特徴とする。
【発明の効果】
【０００９】
本発明によれば、メモリセル部と周辺回路部とを少ない工程で形成できるとともに微細な配線を形成可能な半導体装置の配線の形成方法を提供できる。
【発明を実施するための最良の形態】
【００１０】
本発明者等は、本発明の開発の過程において、メモリセル部と周辺回路部とを少ない工程で形成できるとともに微細な配線を形成可能な半導体記憶装置の製造方法について研究した。その結果、本発明者等は、以下に述べるような知見を得た。
【００１１】
図１３（ａ）、図１３（ｂ）乃至図１６（ａ）、図１６（ｂ）は、側壁転写プロセスを用いつつ、メモリセル部と周辺回路部とを同時に作製しようとする際に考えられる工程を順に示している。図１３（ａ）乃至図１３（ａ）は、そのような製造方法の工程を順に示す平面図である。図１６（ｂ）乃至図１６（ｂ）は、メモリセル部、メモリセル端部、周辺回路部は、図１３（ａ）乃至図１６（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿った断面構造に対応する。
【００１２】
図１３（ａ）、図１３（ｂ）に示すように、下地層１０１上に、層間絶縁膜１０２、心材膜１０３、レジスト膜１０４が順次形成される。次に、リソグラフィーおよびエッチングによって、レジスト膜１０４に開口１０５が形成される。開口１０５は、セル部での配線溝を形成するために形成される。セル部での配線溝のピッチは、半導体記憶装置のメモリ容量を上げるために非常に狭くなっており、このため、開口１０５の形成位置は厳密に制御される必要がある。よって、この開口形成工程には高精度の制御が求められる。
【００１３】
次に、図１４（ａ）、図１４（ｂ）に示すように、レジスト膜１０４をマスクとして、心材膜１０３がエッチングされる。次に、レジスト膜１０４が除去される。次に、心材膜１０３の側壁を後退させる（スリミング）ことによって、心材膜１０３内の開口１０６が広げられる。なお、開口１０６の形成はレジスト膜１０４の側壁を後退させることで行っても良いし、レジスト膜１０４をマスクに心材膜１０３を加工しながら同時に心材膜１０３の側壁を後退させることで行っても良い。
【００１４】
次に、図１５（ａ）、図１５（ｂ）に示すように、心材膜１０３の側壁上に側壁材１１１が形成され、次いで、心材膜１０３が除去される。次に、層間絶縁膜１０２上にマスク材１１２が形成される。次に、リソグラフィーおよびエッチングによって、マスク材１１２の、周辺回路部の配線形成予定領域の上方に開口１１３が形成される。この開口１１３の形成位置も厳密に制御される必要があるので、この開口形成工程も高精度の制御が求められる。
【００１５】
次に、図１６（ａ）、図１６（ｂ）に示すように、マスク材１１２を用いたエッチングによって配線溝が形成され、次いでマスク材１１２が除去される。次に、層間絶縁膜１０２上にマスク材１１４が形成され、次いでマスク材１１４に開口１１６が形成される。開口１１６によって、メモリセル部の配線溝の長手方向の端部の位置が決定される。配線溝の長手方向の端部の位置は、他の配線との間のピッチがそれほど小さくないので、それほど厳密に制御される必要はない。このため、この開口形成工程では、高精度の制御は必要とされない。
【００１６】
次に、マスク材１１４をマスクとして、層間絶縁膜１０２がエッチングされることにより、配線溝が形成される。次に、マスク材１１４および側壁材１１１が除去される。次に、配線溝に導電材が埋め込まれる。
【００１７】
以上の工程によって、側壁転写プロセスを用いて、メモリセル部と周辺回路部とを同時に作製できる。しかしながら、この工程では、メモリセル部のマスク材１０４の加工と周辺回路部のマスク材１１２の加工のそれぞれに対して、高精度のリソグラフィーおよびエッチングが行われる。しかしながら、高精度のリソグラフィーおよびエッチングを実行するには、多大な費用がかかる。このため、図１３（ａ）、図１３（ｂ）乃至図１６（ａ）、図１６（ｂ）の工程では、半導体記憶装置の製造コストが高い。そこで、より低コストで且つ側壁転写プロセスを用いつつメモリセル部と周辺回路部とを同時に作製できる方法が求められる。
【００１８】
以下に、このような知見に基づいて構成された本発明の実施形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１９】
なお、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００２０】
また、以下に示す各実施形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００２１】
（第１実施形態）
図１（ａ）、図１（ｂ）乃至図１１（ａ）、図１１（ｂ）を参照して第１実施形態について説明する。図１（ａ）乃至図１１（ａ）は、第１実施形態に係る半導体記憶装置の製造方法の工程を順に示す平面図である。図１（ｂ）乃至図１１（ｂ）は、第１実施形態に係る半導体記憶装置の製造方法の工程を順に示す断面図である。図１（ｂ）乃至図１１（ｂ）のメモリセル部、メモリセル端部、周辺回路部は、図１（ａ）乃至図１１（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿った断面構造に対応する。
【００２２】
まず、図１（ａ）、図１（ｂ）に示すように、図示せぬ半導体基板の上方に下地層１が形成される。次に、下地層１上に、例えばＴＥＯＳ（tetraethoxysilane）等の酸化膜等からなる層間絶縁膜２が形成される。下地層１には、層間絶縁膜２内に形成される配線と接続される位置にビアプラグ（図示せぬ）が形成されている。次に、層間絶縁膜２上の全面に、心材膜３となる材料膜が形成される。心材膜３は、例えば、アモルファスシリコンからなる。次に、心材膜３上の全面に、例えばフォトレジストからなるマスク材４が形成される。
【００２３】
次に、図２（ａ）、図２（ｂ）に示すように、リソグラフィーおよびエッチングによって、マスク材４に開口５、６が形成される。開口５の相互間、および開口５の縁を除く部分が、メモリセル部の配線の形成予定領域の上方に一致する。開口６は、周辺回路部の配線の形成予定領域の上方に一致する。開口５、６の形成位置は、高精度に制御される必要がある。開口５、６の形状および位置によって配線の形状および位置が決定され、配線の形状および位置は、高度に集積された半導体記憶装置においては精密に制御される必要があるからである。このように、その形成に高精度の制御を要求する開口５、６が、メモリセル部と周辺回路部とで共通の工程で形成される。
【００２４】
次に、図３（ａ）、図３（ｂ）に示すように、マスク材４をマスクとして用いて心材膜３がエッチングされる。この結果、メモリセル部および周辺回路部において、心材膜３にそれぞれ開口１１、１２が形成される。開口１１、１２において、層間絶縁膜２の上面が露出される。次に、マスク材４が除去される。次に、例えばＲＩＥ（reactive ion etching）等のドライエッチングによって、心材膜３の側壁が後退させられる。なお、心材膜３の側壁の後退は、予めマスク材４の側壁を後退させることで形成しても良いし、マスク材４をマスクに心材膜３を加工しながら同時に心材膜３の側壁を後退させることで形成しても良い。この結果、開口１１、１２の面積が広がり、心材膜３の開口１１相互間の部分の幅が狭まる。メモリセル部の配線の幅は、この心材膜３の開口１１相互間の部分の幅に依存する。
【００２５】
次に、図４（ａ）、図４（ｂ）に示すように、心材膜３の開口１１、１２における側壁上に、側壁膜１３が形成される。側壁膜１３は、心材膜３とのエッチング比が十分な材料からなり、例えばボロン等の不純物が導入されたアモルファスシリコンからなる。側壁膜１３は、例えばゲート電極の側壁絶縁膜の形成工程を利用することができる。すなわち、心材膜３の、開口１１、１２の側壁を含む全表面上と、開口１１、１２内の層間絶縁膜２の表面上に、側壁膜１３となる材料膜が堆積される。そして、この材料膜のうち、心材膜３の上面上および層間絶縁膜２の上面上の部分が、例えばドライエッチングによって除去されることにより、側壁膜１３が形成される。開口１１内の側壁膜１３相互間の幅が配線層の幅に対応する。側壁膜１３の厚さは、厳密に制御することが可能なので、リソグラフィーの解像度に規定されることなく、配線の幅を制御できる。
【００２６】
以上の工程で側壁膜１３が形成される。このため、側壁膜１３は、上から見た状態において(図４（ａ）において）、所定の幅を有する方形のループ状に配置される。そして、側壁膜１３は、図４（ａ）の上下方向での端部を除いた部分に注目すると、上下方向に伸び、左右方向に相互に離れた複数の直線形状を有する。以下、側壁膜１３の、図４（ａ）の上下方向に伸び且つ左右方向に離れた複数の直線形状部分を、直線形状部と称する。
【００２７】
次に、図５（ａ）、図５（ｂ）に示すように、ここまでの工程で得られる構造の全面上に、例えばフォトレジストからなるマスク材１５が形成される。次に、リソグラフィーおよびエッチングによって、マスク材１５が所定のパターンを残して除去される。このパターンは、側壁膜１３のうち、直線形状部を覆うように形成される。側壁膜１３相互間の心材膜３のうちでマスク材１５に覆われる部分と、開口１１内で層間絶縁膜が露出している部分とに配線が形成されることとなる。メモリセル部の配線の長手方向（図５（ａ）の上下方向）の端部の位置は、マスク材１５の上下方向の端部によっても規定される。このマスク材１５の上下方向の端部は配線の端部を覆ってさえいれば、それ程厳密に制御された位置に形成されることは要求されない。また、マスク材１５の図５（ａ）の左右方向の端部についても、直線形状部を覆ってさえいれば、それほど、直線形状部に対して厳密に制御された位置に形成されることは要求されない。よって、図５（ａ）、図５（ｂ）でのフォトリソグラフィーおよびエッチングに課せられる精度の要件は高くない。
【００２８】
次に、図６（ａ）、図６（ｂ）に示すように、ここまでの工程で得られる構造上の全面に不純物が注入される。この結果、マスク材１５で覆われていない周辺回路部領域の全域とメモリセル部の端部の心材膜３に不純物が注入されて、心材膜３が改質され、結果、心材膜３ａが得られる。不純物は、心材膜３と心材膜３ａとの間に十分なエッチング比を設けることが可能で、且つ心材膜３ａのエッチングレートを側壁膜１３と同程度にする物質が選択される。具体的には、例えばボロンが用いられる。この不純物の導入の結果、改質後の心材膜３ａは、側壁膜１３と同じく、ボロンが導入されたアモルファスシリコン材料から構成される。
【００２９】
次に、図７（ａ）、図７（ｂ）に示すように、マスク材１５が除去される。心材膜３のマスク材１５により覆われていた部分は改質しないので、側壁膜１３の直線形状部の相互間と、直線形状部のうちで最も外側のものの外側と、には、心材膜３が残存する。
【００３０】
次に、図８（ａ）、図８（ｂ）に示すように、心材膜３が、例えばウェットエッチングによって除去される。このエッチング時の薬液は、改質された心材膜３ａおよび側壁膜１３と、心材膜３と、のエッチングレートが異なることを利用して、心材膜３のみが除去されることを可能とするものが用いられる。より具体的には、例えばコリン等のアルカリ系の薬液が用いられる。この薬液の選択は、アモルファスシリコンに不純物を導入すると、エッチングレートが低くなる性質を利用している。このような材料および薬液の組み合わせによって、改質された心材膜３ａを残しつつ、配線形成予定領域の上方に残存している心材膜３を除去できる。
【００３１】
メモリセル部の配線形成予定領域においては、側壁膜１３相互間の心材膜３は、側壁膜１３を形成する基礎として機能し、また心材膜３の下方に配線が形成される予定なので、後の層間絶縁膜２のエッチングの段階では除去されている必要がある。一方、その他の領域では、心材膜３は、層間絶縁膜２のエッチングの際に、マスクとしての機能を担うために残存している必要がある。そこで、心材膜３のエッチングレートを、メモリセルの配線形成予定領域およびその周辺と、その他の部分と、で異ならせる。この結果、図８（ａ）、図８（ｂ）の工程で、心材膜３ａを残しつつ心材膜３を除去することが可能となる。そして、心材膜３ａを、後の工程でマスクとして用いることができる。
【００３２】
ここまでの説明において、心材膜３の材料としてアモルファスシリコン、側壁膜１３および改質後の心材膜３ａの材料としてボロンが導入されたアモルファスシリコン、心材膜３の除去にアルカリ系の薬液を例に説明した。しかしながら、本実施形態は、この組み合わせに限る必要はなく、ある薬液に対して、心材膜３の材料と、側壁膜１３および改質後の心材膜３ａの材料と、が十分なエッチングレートの差を有する材料を用いればよい。例えば、不純物として、ボロンの代わりにリンやヒ素が用いられてもよい。
【００３３】
次に、図９（ａ）、図９（ｂ）に示すように、側壁膜１３、心材膜３ａをマスクとして用いて、層間絶縁膜２の一部が、例えばＲＩＥによって除去される。この結果、側壁膜１３および心材膜３ａによって覆われていない部分の層間絶縁膜２が除去されて、メモリセル部および周辺回路部において配線溝２１、２２がそれぞれ形成される。
【００３４】
次に、図１０（ａ）、図１０（ｂ）に示すように、側壁膜１３および心材膜３ａが除去される。
【００３５】
次に、図１１（ａ）、図１１（ｂ）に示すように、配線溝２１、２２内に導電材料が埋め込まれ、ＣＭＰ（chemical mechanical polishing）により平坦化されることで、配線２３、２４が形成される。
【００３６】
以上述べたように、第１実施形態に係る半導体記憶装置の配線の形成方法によれば、心材膜３のエッチングレートを異ならせて、心材膜３と心材膜３ａとが作り出される。このため、心材膜３ａを残しつつ心材膜３のみを除去することが可能になる。この現象を利用して、心材膜３が、側壁膜１３の基礎として用いられた後、改質されて層間絶縁膜２のエッチング時のマスクとして用いられる。よって、共に高コストのメモリセル部の側壁のための心材を形成する工程と、周辺回路部の配線溝を形成するための工程とを共通にすることができる。この結果、側壁転写プロセスによって微細な配線を形成しつつ、半導体記憶装置の製造コストを抑えることができる。
【００３７】
（第２実施形態）
第２実施形態は、第１実施形態に付加的に用いられ、心材膜と側壁膜との間に薄膜が設けられる。
【００３８】
図１２（ａ）、図１２（ｂ）を参照して第２実施形態について説明する。図１２（ａ）、図１２（ｂ）は、第２実施形態に係る半導体記憶装置の製造方法の一工程を示す平面図、断面図である。図１２（ｂ）のメモリセル部、メモリセル端部、周辺回路部は、図１２（ａ）のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿った断面構造に対応する。
【００３９】
まず、第１実施形態の図３（ａ）、図３（ｂ）までの工程が行われる。次に、図１２（ａ）、図１２（ｂ）に示すように、心材膜３の開口１１、１２内の側壁上に、絶縁膜３１が形成される。絶縁膜３１は、側壁膜１３内の不純物が、心材膜３へと拡散することを防止する機能を担い、例えば熱酸化や酸素を用いたアッシングによりアモルファスシリコンからなる心材膜３の表面が改質された酸化シリコン等からなる。心材膜３に不純物が拡散すると、材料によっては、改質して、エッチングレートが変化する。これに対して、絶縁膜３１を設けることによって、不純物の拡散によって心材膜３の側面にエッチングに対する耐性が付与されることを防止される。この結果、心材膜３が除去された領域の形状は、拡散がない場合の心材膜３の形状と一致し、形状の良好な配線溝を形成することが可能となる。
【００４０】
次に、絶縁膜３１上に、第１実施形態の図４（ａ）、図４（ｂ）と同じ工程によって、側壁膜１３が形成される。この後の工程は、第１実施形態と同じである。なお、メモリセル部の絶縁膜３１は、層間絶縁膜２の除去時（図９（ａ）の工程に対応する）に除去される。また、周辺回路部の絶縁膜３１は側壁膜１３と心材膜３ａとの間に挟まれた薄い膜のため図９（ａ）の工程に対応する工程では除去されきれず、図１１（ｂ）の工程に対応する工程において配線溝２１、２２内に埋め込まれた導電材料のＣＭＰ処理時に除去される。
【００４１】
第２実施形態に係る半導体記憶装置の配線の形成方法によれば、第１実施形態と同じく、心材膜３のエッチングレートを異ならせることを利用して、心材膜３が、側壁膜１３の基礎として用いられるとともに、改質されて層間絶縁膜２のエッチング時のマスクとして用いられる。このため、第１実施形態と同じ効果を得られる。
【００４２】
また、第２実施形態によれば、心材膜３と側壁膜１３との間に不純物の拡散を防止する絶縁膜３１が設けられる。このため、形状の良好な配線を形成することができる。
【００４３】
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
【図面の簡単な説明】
【００４４】
【図１】第１実施形態に係る半導体記憶装置の製造方法の一工程を示す図。
【図２】図１に続く工程を示す図。
【図３】図２に続く工程を示す図。
【図４】図３に続く工程を示す図。
【図５】図４に続く工程を示す図。
【図６】図５に続く工程を示す図。
【図７】図６に続く工程を示す図。
【図８】図７に続く工程を示す図。
【図９】図８に続く工程を示す図。
【図１０】図９に続く工程を示す図。
【図１１】図１０に続く工程を示す図。
【図１２】第２実施形態に係る半導体記憶装置の製造方法の一工程を示す図。
【図１３】側壁転写プロセスを用いてメモリセル部と周辺回路部とを同時に作り得る製造方法の一工程を示す図。
【図１４】図１３に続く工程を示す図。
【図１５】図１４に続く工程を示す図。
【図１６】図１５に続く工程を示す図。
【符号の説明】
【００４５】
１…下地膜、２…層間絶縁膜、３、３ａ…心材膜、４…マスク材、５、６、１１、１２、２１、２２…開口、１３…側壁膜、１５…マスク材、２３、２４…配線。
【図１】
2008258493.tif 000003
【図２】
2008258493.tif 000004
【図３】
2008258493.tif 000005
【図４】
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【図５】
2008258493.tif 000007
【図６】
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【図７】
2008258493.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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