(57)【要約】【課題】読み出し要求と書き込み要求のタイミングに拘らず安定した動作が可能な調停回路を提供する。【解決手段】読み出し要求信号ＲＲＱまたは書き込み要求信号ＷＲＱにより、所定のパルス幅のラッチ信号ＬＡＴを発生してラッチ１５，２５に与え、このラッチ信号ＬＡＴの時間内に発生した書き込み要求と読み出し要求をＦＦ１１，２１で取り込み、取り込んだ要求を、同一のタイミングでラッチ１５，２５から信号Ｓ１５、Ｓ２５として出力させる。これにより、ラッチ制御部４０からラッチ信号ＬＡＴが出力されている間に、近接した間隔で書き込み要求と読み出し要求があった場合でも、信号Ｓ１５，Ｓ２５のタイミングが一致するので、遅延部３０によって予め定められた優先順位に従って書き込み制御信号ＷＴまたは読み出し制御信号ＴＲを安定して出力することができる。【選択図】図１
2008217297.tif 000002
【特許請求の範囲】
【請求項１】
第１または第２の要求信号の発生を検出したときに所定のパルス幅のラッチ信号を出力するラッチ制御手段と、
前記第１の要求信号の入力によってセットされ、該第１の要求信号で要求された動作の終了時にリセットされる第１の保持手段と、
前記ラッチ信号が出力されている間に前記第１の保持手段の状態を取り込み、該ラッチ信号が停止した時点でその取り込んだ状態を出力する第１のラッチ手段と、
前記第１のラッチ手段の出力信号がセット状態で、かつ遅延許可信号が与えられていないときに第１の許可信号を出力する第１のゲート手段と、
前記第２の要求信号の入力によってセットされ、該第２の要求信号で要求された動作の終了時にリセットされる第２の保持手段と、
前記ラッチ信号が出力されている間に前記第２の保持手段の状態を取り込み、該ラッチ信号が停止した時点でその取り込んだ状態を出力する第２のラッチ手段と、
前記第２のラッチ手段の出力信号がセット状態で、かつ前記第１の許可信号が出力されていないときに第２の許可信号を出力する第２のゲート手段と、
前記第２の許可信号を遅延させて前記遅延許可信号として前記第１のゲート手段に与える遅延手段とを、
備えたことを特徴とする調停回路。
【請求項２】
第１または第２の要求信号の発生を検出したときに所定のパルス幅のラッチ信号を出力するラッチ制御手段と、
前記第１の要求信号の入力によってセットされ、該第１の要求信号で要求された動作の終了時にリセットされる第１の保持手段と、
前記ラッチ信号が出力されている間に前記第１の保持手段の状態を取り込み、該ラッチ信号が停止した時点でその取り込んだ状態を出力する第１のラッチ手段と、
前記第１のラッチ手段の出力信号がセット状態で、かつ第２の許可信号が与えられていないときに第１の許可信号を出力する第１のゲート手段と、
前記第２の要求信号の入力によってセットされ、該第２の要求信号で要求された動作の終了時にリセットされる第２の保持手段と、
前記ラッチ信号が出力されている間に前記第２の保持手段の状態を取り込み、該ラッチ信号が停止した時点でその取り込んだ状態を出力する第２のラッチ手段と、
前記第２のラッチ手段の出力信号を遅延させる遅延手段と
前記遅延手段の出力信号がセット状態で、かつ前記第１の許可信号が出力されていないときに前記第２の許可信号を出力する第２のゲート手段とを、
備えたことを特徴とする調停回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、先入れ先出しメモリ（以下、「ＦＩＦＯメモリ」という）等において、非同期で行われる読み出しと書き込み等の動作タイミングを調整する調停回路に関するものである。
【背景技術】
【０００２】
ＦＩＦＯメモリでは、読み出し動作と書き込み動作が非同期で行われるため、内部の読み出し転送動作（メモリセルから読み出したデータをレジスタに転送する動作）と、書き込み転送動作（レジスタに書き込まれたデータをメモリセルに転送する動作）も完全に非同期で行われる。しかし、メモリセルに対する読み出しと書き込みの動作を同時に行うことはできないので、読み出しと書き込みの動作のタイミングをずらしてメモリセルへのアクセスを行うようにしている。このメモリセルに対するアクセスのタイミングを、優先順位に基づいて制御するための回路が調停回路である。
【０００３】
図２は、従来の調停回路の一例を示す構成図である。
この調停回路は、書き込み転送制御用の調停部１０と、読み出し転送制御用の調停部２０と、書き込み転送を優先させるための遅延部３０で構成されている。調停部１０，２０は同様の構成であるので、ここでは、書き込み転送制御用の調停部１０について具体的に説明する。
【０００４】
調停部１０は、ＳＲ型のフリップフロップ（以下、「ＦＦ」という）１１を有し、このＦＦ１１のセット端子Ｓに、書き込み要求信号ＷＲＱが与えられるようになっている。ＦＦ１１の出力端子Ｑは、２入力の否定的論理積ゲート（以下、「ＮＡＮＤ」という）１２の一方の入力側に接続され、このＮＡＮＤ１２の他方の入力側には、調停部２０の読み出しセット信号ＲＳが遅延部３０で遅延されて遅延読み出しセット信号ＲＳＤとして与えられるようになっている。また、ＮＡＮＤ１２の出力は、フィルタ１３に与えられると共に、書き込みセット信号ＷＳとして調停部２０に与えられるようになっている。
【０００５】
フィルタ１３は、ＮＡＮＤ１２の出力がレベル“Ｌ”からレベル“Ｈ”に変化したときには、直ちに“Ｌ”の信号を出力し、このＮＡＮＤ１２の出力が“Ｈ”から“Ｌ”に変化したときには遅延して“Ｈ”の信号を出力するものである。このフィルタ１３は、縦続接続された３段のインバータ１３ａ，１３ｂ，１３ｃを有し、初段のインバータ１３ａにＮＡＮＤ１２の出力が与えられている。また、インバータ１３ｂの出力側は、キャパシタ１３ｄを介して接地電位ＧＮＤに接続されている。そして、インバータ１３ａ，１３ｃの出力が論理積ゲート（以下、「ＡＮＤ」という）１３ｅで論理積を取られ、書き込み制御信号ＷＴとし出力されるようになっている。更に、書き込み制御信号ＷＴは、ＡＮＤ１４によって転送終了信号ＥＮＤとの論理積が取られ、ＦＦ１１のリセット端子Ｒに与えられるようになっている。
【０００６】
調停部２０は、調停部１０における書き込み要求信号ＷＲＱ、書き込みセット信号ＷＳ及び書き込み制御信号ＷＴを、それぞれ読み出し要求信号ＲＲＱ、読み出しセット信号ＲＳ及び読み出し制御信号ＲＴと読み替えただけで、同様の構成である。
【０００７】
一方、遅延部３０は、入力される読み出しセット信号ＲＳを所定の時間だけ遅延させると共に、“Ｌ”のパルス幅を短くした遅延読み出しセット信号ＲＳＤを出力するものである。この遅延部３０は、ＰチャネルＭＯＳトランジスタ（以下、「ＰＭＯＳ」という）３１とＮチャネルＭＯＳトランジスタ（以下、「ＮＭＯＳ」という）３２で構成され、読み出しセット信号ＲＳを反転して出力するインバータを有している。このインバータの出力側であるノードＮ３０と接地電位ＧＮＤ間には、遅延素子としてのキャパシタ３３が接続されている。
【０００８】
更に、このノードＮ３０には、ＰＭＯＳ３４とＮＭＯＳ３５で構成されるインバータが接続され、このインバータから遅延読み出しセット信号ＲＳＤが出力されるようになっている。なお、ＮＭＯＳ３２とＰＭＯＳ３４のゲート幅は、それぞれＰＭＯＳ３１とＮＭＯＳ３５のゲート幅よりも大きく設定されており、これにより、出力する“Ｌ”のパルス幅を短くするようになっている。
【０００９】
図３は、図２の動作を示す信号波形図である。
書き込みや読み出しの要求が行われていないときは、その前に与えられた転送終了信号ＥＮＤによってＦＦ１１，２１はリセットされ、これらのＦＦ１１，２１から出力される信号Ｓ１１，Ｓ２１は“Ｌ”である。これにより、書き込みセット信号ＷＳと読み出しセット信号ＲＳは共に“Ｈ”となり、書き込み制御信号ＷＴと読み出し制御信号ＲＴは共に“Ｌ”となっている。
【００１０】
ここで、読み出し要求の発生によって読み出し要求信号ＲＲＱが“Ｈ”になると、ＦＦ２１がセットされ、信号Ｓ２１が“Ｈ”に変化する。これにより、読み出しセット信号ＲＳは、直ちに“Ｌ”に変化する。しかし、読み出し制御信号ＲＴは、フィルタ２３による遅延のため直ぐには“Ｈ”にならず、暫くの間“Ｌ”の状態に保たれる。この期間に書き込み要求が発生しなければ、読み出し制御信号ＲＴは、フィルタ２３による遅延の後、“Ｈ”に変化する。
【００１１】
一方、読み出しセット信号ＲＳは、遅延部３０に与えられて所定時間遅延されるので、遅延読み出しセット信号ＲＳＤは、この遅延部３０の遅延時間の間は“Ｈ”に保たれる。
【００１２】
ここで、読み出し要求の発生直後の、遅延読み出しセット信号ＲＳＤが“Ｈ”である間に、書き込み要求が発生して書き込み要求信号ＷＲＱが“Ｈ”になったとする。書き込み要求信号ＷＲＱが“Ｈ”になることによりＦＦ１１がセットされ、信号Ｓ１１が“Ｈ”に変化する。この時点では、遅延読み出しセット信号ＲＳＤが“Ｈ”であるので、ＮＡＮＤ１２から出力される書き込みセット信号ＷＳが、直ちに“Ｌ”に変化する。
【００１３】
書き込みセット信号ＷＳはＮＡＮＤ２２に与えられているので、このＮＡＮＤ２２から出力される読み出しセット信号ＲＳは“Ｈ”に戻る。また、フィルタ２３から出力される読み出し制御信号ＲＴは、“Ｌ”のままで変化が停止される。
【００１４】
書き込み転送制御用の調停部１０のフィルタ１３では、“Ｌ”の書き込みセット信号ＷＳを受けて、所定の遅延時間後に“Ｈ”の書き込み制御信号ＷＴが出力される。これにより、書き込みの転送が開始される。
【００１５】
書き込みの転送が終了すると、転送終了信号ＥＮＤが与えられる。これにより、ＦＦ１１がリセットされて信号Ｓ１１が“Ｌ”となり、書き込みセット信号ＷＳと書き込み制御信号ＷＴは、それぞれ“Ｈ”と“Ｌ”に戻る。このとき、読み出し制御信号ＲＴは“Ｌ”であるので、ＦＦ２１はセットされたままで信号Ｓ２１は“Ｈ”である。
【００１６】
書き込みセット信号ＷＳが“Ｈ”に戻ることにより、ＮＡＮＤ２２から出力される読み出しセット信号ＲＳは再び“Ｌ”となり、フィルタ２３と遅延部３０に与えられる。遅延部３０における所定の遅延時間内に、書き込み要求信号ＷＲＱが与えられなければ、この遅延時間の後に遅延読み出しセット信号ＲＳＤが“Ｌ”となる。そして、遅延読み出しセット信号ＲＳＤが“Ｌ”になったことにより、その後の書き込み要求信号ＷＲＱの優先処理は停止される。
【００１７】
また、フィルタ２３の遅延時間後に読み出し制御信号ＲＴが“Ｈ”となり、読み出し転送が開始される。なお、読み出しの転送が終了すると、転送終了信号ＥＮＤが与えられ、これによってＦＦ２１がリセットされ、最初の状態に復帰する。
【００１８】
この調停回路では、各調停部１０，２０のセット信号ＷＳ，ＲＳで、他方の調停部のセット信号を止めることにより、２つの転送要求のタイミングを制御するようにしている。このような方式の調停回路では、２つの要求信号ＷＲＱ，ＲＲＱのタイミングによって、セット信号ＷＳ，ＲＳが交互に“Ｌ”，“Ｈ”を繰り返えす発振状態となるおそれがあるが、この調停回路では、各調停部１０，２０内に設けたフィルタ１３，２３と、これらの調停部１０，２０間に設けた遅延部３０により、これらのセット信号ＷＳ，ＲＳの発振を抑えるようにしている。即ち、フィルタ１３，２３によってセット信号ＷＳ，ＲＳの出力（“Ｈ”から“Ｌ”の変化）を遅延させ、遅延部３０によってセット信号ＲＳが“Ｌ”である期間を短縮させ、これによりセット信号ＷＳ，ＲＳが“Ｌ”になるパルス幅を減衰させて発振を抑えている。
【００１９】
【特許文献１】特開２００４−３４８４６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
しかしながら、前記調停回路では、読み出し要求と書き込み要求のタイミングによっては、セット信号ＷＳ，ＲＳのパルス幅が極端に短くなり、誤動作を招くおそれがあった。
【００２１】
図４は、図２の調停回路の問題点を説明するための信号波形図である。
この図４に示すように、書き込み要求信号ＷＲＱと読み出し要求信号ＲＲＱの入力タイミングがある程度離れ、この書き込み要求信号ＷＲＱによる書き込みセット信号ＷＳのセットと、読み出し要求信号ＲＲＱによる書き込みセット信号ＷＳのリセットが近い場合に、書き込みセット信号ＷＳが“Ｌ”になる時間が短くなる。このとき、読み出しセット信号ＲＳが“Ｈ”になる時間は、短くなる。
【００２２】
読み出しセット信号ＲＳが“Ｈ”になる時間が短くなると、遅延部３０のノードＮ３０の信号Ｓ３０の振幅変化が小さくなる。信号Ｓ３０の振幅変化が小さくなると、この遅延部３０の入力信号である読み出しセット信号ＲＳのパルス幅と、出力信号である遅延読み出しセット信号ＲＳＤのパルス幅が殆ど変わらなくなってしまう。
【００２３】
このため、読み出しセット信号ＲＳのパルス幅が殆ど減衰せずに、遅延部３０から遅延読み出しセット信号ＲＳＤとして出力され、再び遅延回路３０に読み出しセット信号ＲＳとして入力される状態が繰り返される。これにより、セット信号ＷＳ，ＲＳが発振状態となり、誤動作を招くという課題があった。
【００２４】
本発明は、読み出し要求と書き込み要求のタイミングに拘らず安定した動作が可能な調停回路を提供することを目的としている。
【課題を解決するための手段】
【００２５】
本発明の調停回路は、第１または第２の要求信号の発生を検出したときに所定のパルス幅のラッチ信号を出力するラッチ制御手段と、前記第１の要求信号の入力によってセットされ、該第１の要求信号で要求された動作の終了時にリセットされる第１の保持手段と、前記ラッチ信号が出力されている間に前記第１の保持手段の状態を取り込み、該ラッチ信号が停止した時点でその取り込んだ状態を出力する第１のラッチ手段と、前記第１のラッチ手段の出力信号がセット状態で、かつ遅延許可信号が与えられていないときに第１の許可信号を出力する第１のゲート手段と、前記第２の要求信号の入力によってセットされ、該第２の要求信号で要求された動作の終了時にリセットされる第２の保持手段と、前記ラッチ信号が出力されている間に前記第２の保持手段の状態を取り込み、該ラッチ信号が停止した時点でその取り込んだ状態を出力する第２のラッチ手段と、前記第２のラッチ手段の出力信号がセット状態で、かつ前記第１の許可信号が出力されていないときに第２の許可信号を出力する第２のゲート手段と、前記第２の許可信号を遅延させて前記遅延許可信号として前記第１のゲート手段に与える遅延手段とを備えたことを特徴としている。
【発明の効果】
【００２６】
本発明では、第１及び第２の要求信号によってセットされる第１及び第２の保持手段と、これらの第１または第２の要求信号の発生を検出したとき所定のパルス幅のラッチ信号を出力するラッチ制御手段と、このラッチ信号の時間内に発生した書き込み要求と読み出し要求を取り込み、同一のタイミングでその取り込んだ要求を出力するための第１及び第２のラッチ手段を有している。これにより、ラッチ信号が出力されている間に、近接した間隔で第１と第２の要求信号が与えられた場合でも、第１及び第２のラッチ手段から出力される信号のタイミングが一致するので、予め定められた優先順位に従って安定した調停動作ができるという効果がある。
【発明を実施するための最良の形態】
【００２７】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００２８】
図１は、本発明の実施例１を示す調停回路の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２９】
この調停回路は、図２中の調停部１０，２０に代えて、それぞれラッチ１５，２５を追加した調停部１０Ａ，２０Ａを設けると共に、これらの追加したラッチ１５，２５に対してラッチ信号ＬＡＴを与えるためのラッチ制御部４０を設けたものである。
【００３０】
調停部１０Ａ，２０Ａは、それぞれ書き込み転送制御と読み出し転送制御に用いることが異なる他は同一構成であるので、ここでは、書き込み転送制御用の調停部１０Ａについて具体的に説明する。
【００３１】
調停部１０Ａは、ＳＲ型のＦＦ１１を有し、このＦＦ１１のセット端子Ｓに、書き込み要求信号ＷＲＱが与えられるようになっている。ＦＦ１１の出力端子Ｑは、ラッチ１５の入力側に接続されている。ラッチ１５は、ラッチ制御部４０から与えられるラッチ信号ＡＬＡＴに従って、ＦＦ１１から出力される信号Ｓ１１を保持して出力するものである。なお、ラッチ１５は、初期リセット信号ＩＮＴによって初期状態にリセットされるようになっている。
【００３２】
ラッチ１５の出力側は、２入力のＮＡＮＤ１２の一方の入力側に接続され、このＮＡＮＤ１２の他方の入力側には、調停部２０Ａの読み出しセット信号ＲＳが遅延部３０で遅延されて遅延読み出しセット信号ＲＳＤとして与えられるようになっている。また、ＮＡＮＤ１２の出力は、フィルタ１３に与えられると共に、書き込みセット信号ＷＳとして調停部２０Ａに与えられるようになっている。
【００３３】
フィルタ１３は、ＮＡＮＤ１２の出力が“Ｌ”から“Ｈ”に変化したときには、直ちに“Ｌ”の信号を出力し、このＮＡＮＤ１２の出力が“Ｈ”から“Ｌ”に変化したときには遅延して“Ｈ”の信号を出力するものである。このフィルタ１３は、縦続接続された３段のインバータ１３ａ，１３ｂ，１３ｃを有し、初段のインバータ１３ａにＮＡＮＤ１２の出力が与えられている。また、インバータ１３ｂの出力側は、キャパシタ１３ｄを介して接地電位ＧＮＤに接続されている。そして、インバータ１３ａ，１３ｃの出力がＡＮＤ１３ｅで論理積を取られ、書き込み要求信号ＷＲＱに対する許可信号である書き込み制御信号ＷＴとし出力されるようになっている。更に、書き込み制御信号ＷＴは、ＡＮＤ１４によって転送終了信号ＥＮＤとの論理積が取られ、ＦＦ１１のリセット端子Ｒに与えられるようになっている。
【００３４】
調停部２０Ａは、調停部１０Ａにおける書き込み要求信号ＷＲＱ、書き込みセット信号ＷＳ及び書き込み制御信号ＷＴを、それぞれ読み出し要求信号ＲＲＱ、読み出しセット信号ＲＳ及び読み出し制御信号ＲＴと読み替えただけで、同様の構成である。
【００３５】
一方、遅延部３０は、入力される読み出しセット信号ＲＳを所定の時間だけ遅延させると共に、“Ｌ”のパルス幅を短くした遅延読み出しリセット信号ＲＳＤを出力するものである。この遅延部３０は、ＰＭＯＳ３１とＮＭＯＳ３２で構成され、読み出しセット信号ＲＳを反転して出力するインバータを有している。このインバータの出力側であるノードＮ３０と接地電位ＧＮＤ間には、遅延素子としてのキャパシタ３３が接続されている。
【００３６】
更に、このノードＮ３０には、ＰＭＯＳ３４とＮＭＯＳ３５で構成されるインバータが接続され、このインバータから遅延読み出しセット信号ＲＳＤが出力されるようになっている。なお、ＮＭＯＳ３２とＰＭＯＳ３４のゲート幅は、それぞれＰＭＯＳ３１とＮＭＯＳ３５のゲート幅よりも大きく設定されており、これにより、出力する“Ｌ”のパルス幅を短くするようになっている。
【００３７】
図５は、図１中のラッチ１５，２５の構成図である。
このラッチは、ラッチ制御部４０から与えられるラッチ信号ＬＡＴが“Ｌ”のときに入力される信号を取り込み、“Ｈ”のときに取り込んだ入力信号を保持して出力するものである。また、電源立ち上げ時に“Ｈ”から“Ｌ”に変化する初期リセット信号ＩＮＴにより、内部ノードがフローティング状態になることを防止するようになっている。
【００３８】
このラッチは、入力信号として与えられる信号Ｓ１１（またはＳ２１）を、ラッチ信号ＬＡＴＡ，ＬＡＴＢに基づいてオン・オフ制御するアナログ・スイッチ５１を有している。アナログ・スイッチ５１の出力側は、否定的論理和ゲート（以下、「ＮＯＲ」という）５２の一方の入力側に接続され、このＮＯＲ５２の他方の入力側には、初期リセット信号ＩＮＴが与えられるようになっている。
【００３９】
ＮＯＲ５２の出力側は、ラッチ信号ＬＡＴＡ，ＬＡＴＢで制御されるゲーテッド・インバータ５３を介して一方の入力側に接続されると共に、ラッチ信号ＬＡＴＡ，ＬＡＴＢで制御されるアナログ・スイッチ５４の入力側に接続されている。アナログ・スイッチ５４の出力側は、インバータ５５の入力側に接続されている。インバータ５５の出力側は、ラッチ信号ＬＡＴＡ，ＬＡＴＢで制御されるゲーテッド・インバータ５６を介して入力側に接続されている。そして、インバータ５５の出力側から保持された信号が出力されるようになっている。
【００４０】
なお、ラッチ信号ＬＡＴＡは、ラッチ制御部４０から与えられるラッチ信号ＬＡＴをインバータ５７で反転して生成され、ラッチ信号ＬＡＴＢは、ラッチ信号ＬＡＴＢを更にインバータ５８で反転して生成されるようになっている。
【００４１】
図６は、図１中のラッチ制御部４０の構成図である。
このラッチ制御部４０は、転送要求信号である書き込み要求信号ＷＲＱ及び読み出し要求信号ＲＲＱと、内部の転送動作状態を示す許可信号である書き込み制御信号ＷＴ及び読み出し制御信号ＲＴに基づいてワンショットパルスを生成し、共通のラッチ信号ＬＡＴとして調停部１０Ａ，２０Ａ内のラッチ１５，２５に与える回路である。
【００４２】
このラッチ制御部４０は、書き込み制御信号ＷＴと読み出し制御信号ＲＴの否定的論理和を取るＮＯＲ４１と、書き込み要求信号ＷＲＱと読み出し要求信号ＲＲＱの論理和を取る論理和ゲート（以下、「ＯＲ」という）４２を有している。ＮＯＲ４１とＯＲ４２の出力側は、ＡＮＤ４３の入力側に接続され、このＡＮＤ４３の出力側は、ＯＲ４４の一方の入力側に接続されている。ＯＲ４４の他方の入力側には、転送終了信号ＥＮＤが与えられるようになっている。
【００４３】
ＯＲ４４の出力側は、ＳＲ型のＦＦ４５のセット端子Ｓに接続されている。ＦＦ４５の出力端子Ｑは、ＮＡＮＤ４８の一方の入力側と遅延素子（ＤＬＹ）４６に接続され、この遅延素子４６の出力側が、インバータ４７を介してＮＡＮＤ４８の他方の入力側に接続されている。ＮＡＮＤ４８の出力側は、ＦＦ４５のリセット端子Ｒに接続されると共に、このＮＡＮＤ４８の出力側からラッチ信号ＬＡＴが出力されるようになっている。
【００４４】
図７は、図１の動作を示す信号波形図である。以下、この図７を参照しつつ、図１の動作を説明する。
【００４５】
内部転送が行われていない状態で読み出し要求が行われ、読み出し要求信号ＲＲＱが与えられると、ＦＦ２１がセットされ、このＦＦ２１から出力される信号Ｓ２１が“Ｈ”になる。一方、ラッチ制御部４０から出力されるラッチ信号ＬＡＴは“Ｌ”となる。これにより、ラッチ１５，２５では、ラッチ信号ＬＡＴＡ，ＬＡＴＢがそれぞれ“Ｈ”，“Ｌ”となり、ラッチ１５，２５には、それぞれＳ１１，Ｓ２１が取り込まれる。
【００４６】
その後、ラッチ制御部４０内の遅延素子４５の遅延時間が経過した時点で、ラッチ信号ＬＡＴは“Ｈ”に戻る。これにより、ラッチ信号ＬＡＴＡ，ＬＡＴＢはそれぞれ“Ｌ”，“Ｈ”となり、ラッチ１５，２５に取り込まれた信号は、それぞれ信号Ｓ１５，Ｓ２５として出力される。
【００４７】
ここで、読み出し要求が行われた後、遅延素子４５の遅延時間が経過しないうちに書き込み要求が行われて書き込み要求信号ＷＲＱが与えられると、ＦＦ１１がセットされる。そして、ＦＦ１１にセットされた“Ｈ”の信号Ｓ１１がラッチ１５に取り込まれ、ラッチ信号ＬＡＴが“Ｈ”に戻った時点で、このラッチ１５から信号Ｓ１５として出力される。この結果、調停部１０ＡのＮＡＮＤ１２に与えられる信号Ｓ１５と、調停部２０ＡのＮＡＮＤ２２に与えられる信号Ｓ２５は、同じタイミングで“Ｈ”になる。
【００４８】
信号Ｓ１５，Ｓ２５が同じタイミングで“Ｈ”になる場合、従来の図２の調停回路と同様に、調停部２０Ａと調停部１０Ａの間に設けた優先順位を決めるための遅延部３０の動作により、書き込み制御用の調停部１０Ａが優先される。これにより、書き込み制御信号ＷＴが“Ｈ”となり、書き込みの転送が開始される。
【００４９】
書き込みの転送が終了すると、転送終了信号ＥＮＤが与えられる。これにより、ＦＦ１１がリセットされ、信号Ｓ１１が“Ｌ”となり、書き込みセット信号ＷＳと書き込み制御信号ＷＴは、それぞれ“Ｈ”と“Ｌ”に戻る。このとき、読み出し制御信号ＲＴは“Ｌ”であるので、ＦＦ２１はセットされたままで信号Ｓ２１は“Ｈ”である。
【００５０】
更に、書き込みの転送終了時の転送終了信号ＥＮＤによって、ラッチ信号ＬＡＴは“Ｌ”となる。これにより、ＦＦ１１の信号Ｓ１１とＦＦ２１の信号Ｓ２１は、それぞれラッチ１５，２５に取り込まれる。そして、遅延素子４５の遅延時間が経過した時点で、ラッチ信号ＬＡＴが“Ｈ”に戻り、ラッチ１５，２５に取り込まれた信号は、それぞれ信号Ｓ１５，Ｓ２５として出力される。
【００５１】
この時点で、ＦＦ１１の信号Ｓ１１がセットされていなければ、読み出し制御信号ＲＴが“Ｈ”となり、読み出し転送が開始される。なお、読み出しの転送が終了すると、転送終了信号ＥＮＤが与えられ、これによって、ＦＦ２１がリセットされて、最初の状態に復帰する。
【００５２】
以上のように、この実施例１の調停回路は、所定の時間内に発生した書き込み要求と読み出し要求を取り込み、同一のタイミングでその取り込んだ要求を出力するためのラッチ１５，２５を有している。これにより、ラッチ制御部４０から与えられるラッチ信号ＬＡＴが“Ｌ”の間に、近接した間隔で書き込み要求と読み出し要求があった場合でも、ラッチ１５，２５から出力される信号Ｓ１５，Ｓ２５のタイミングが一致するので、予め定められた優先順位に従って安定した動作ができるという利点がある。
【実施例２】
【００５３】
図８は、本発明の実施例２を示す調停回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００５４】
この調停回路は、書き込み転送制御用の調停部１０Ｂと、読み出し転送制御用の調停部２０Ｂと、図１と同様のラッチ制御部４０で構成されている。
【００５５】
調停部１０Ｂは、セット端子Ｓに書き込み要求信号ＷＲＱが与えられるＦＦ１１を有している。ＦＦ１１の出力端子Ｑはラッチ１５の入力側に接続され、このラッチ１５の出力側が、ＮＡＮＤ１２の一方の入力側に接続されている。ＮＡＮＤ１２の他方の入力側には、調停部２０Ｂの読み出しセット信号ＲＳが与えられるようになっている。
【００５６】
ＮＡＮＤ１２の出力は、書き込みセット信号ＷＳとして調停部２０Ｂに与えられると共に、インバータ１６で反転されて書き込み制御信号ＷＴとして出力されるようになっている。また、この書き込み制御信号ＷＴは、ＡＮＤ１４によって転送終了信号ＥＮＤと論理積が取られ、ＦＦ１１のリセット端子Ｒに与えられるようになっている。
【００５７】
一方、調停部２０Ｂは、セット端子Ｓに読み出し要求信号ＲＲＱが与えられるＦＦ２１を有し、このＦＦ２１の出力端子Ｑがラッチ２５の入力側に接続されている。ラッチ２５の出力側は、遅延素子２７を介してＮＡＮＤ２２の一方の入力側に接続されている。ＮＡＮＤ２２の他方の入力側には、調停部１０Ｂの書き込みセット信号ＷＳが与えられるようになっている。
【００５８】
ＮＡＮＤ２２の出力は、読み出しセット信号ＲＳとして調停部１０Ｂに与えられると共に、インバータ２６で反転されて読み出し制御信号ＲＴとして出力されるようになっている。また、この読み出し制御信号ＲＴは、ＡＮＤ２４によって転送終了信号ＥＮＤと論理積が取られ、ＦＦ２１のリセット端子Ｒに与えられるようになっている。
【００５９】
図９は、図８の動作を示す信号波形図である。以下、この図９を参照しつつ図８の動作を説明する。なお、図８の基本的な動作は実施例１と同じであるので、異なる点を中心に説明する。
【００６０】
内部転送が行われていない状態で、読み出し要求の直後に書き込み要求が与えられると、ラッチ１５から出力される信号Ｓ１５と、ラッチ２５から出力される信号Ｓ２５が同じタイミングで“Ｈ”になることは、実施例１と同じである。
【００６１】
その後、信号Ｓ２５は、遅延素子２７で遅延されて信号Ｓ２７としてＮＡＮＤ２２に与えられる。一方、信号Ｓ１５は、直ちにＮＡＮＤ１２に与えられる。このため、“Ｈ”の信号Ｓ２７がＮＡＮＤ２２の一方の入力側に与えられたときには、このＮＡＮＤ２２の他方の入力側に与えられる書き込みセット信号ＷＳは、既に“Ｌ”になっている。これにより、優先順位の高い書き込み制御信号ＷＴが出力され、優先順位の低い読み出し制御信号ＲＴの出力は抑えられる。
【００６２】
以上のように、この実施例２の調停回路は、所定の時間内に発生した書き込み要求と読み出し要求を取り込み、同一のタイミングでその取り込んだ要求を出力するためのラッチ１５，２５と、優先順位の低い方のラッチ２５の出力信号を遅延させるための遅延素子２７を有している。これにより、ラッチ制御部４０から与えられるラッチ信号ＬＡＴが“Ｌ”の間に、近接した間隔で書き込み要求と読み出し要求があった場合でも、ラッチ１５，２５から出力される信号Ｓ１５，Ｓ２５のタイミングが一致するので、実施例１と同様の利点がある。更に、この実施例２の調停回路は、実施例１に比べて回路を簡素化することができるという利点がある。
【００６３】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  ＦＩＦＯに対する書き込みと読み出しのタイミングを調整をする調停回路について説明したが、その他の非同期で発生する要求の調整をする調停回路にも適用することができる。
（ｂ）  ２つの調停部を使用しているが、非同期で発生する要求が３種類以上ある場合にも、同様に適用可能である。その場合、複数の調停部から出力されるセット信号を用いて、これらの調停部を優先順位に従った遅延素子を介してリング状に接続すれば良い。
（ｃ）  フィルタ１３，２３や、遅延部３０の構成は、図１に例示したものに限定されず、同様の機能を有するものであれば良い。
（ｄ）  図５のラッチや、図６のラッチ制御部の構成は一例であり、同様の機能を有するものに置き換えることができる。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施例１を示す調停回路の構成図である。
【図２】従来の調停回路の一例を示す構成図である。
【図３】図２の動作を示す信号波形図である。
【図４】図２の調停回路の問題点を説明するための信号波形図である。
【図５】図１中のラッチ１５，２５の構成図である。
【図６】図１中のラッチ制御部４０の構成図である。
【図７】図１の動作を示す信号波形図である。
【図８】本発明の実施例２を示す調停回路の構成図である。
【図９】図８の動作を示す信号波形図である。
【符号の説明】
【００６５】
１０Ａ，１０Ｂ，２０Ａ，２０Ｂ    調停部
１１，２１    ＦＦ
１３，２３    フィルタ
１５，２５    ラッチ
２７    遅延素子
３０    遅延部
４０    ラッチ制御部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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