(57)【要約】【課題】エラー訂正回路を備えたメモリにおいて、２ビット以上の不良のエラー訂正を、チップ面積を増大させることなく、実現可能にする。【解決手段】各ビット線対ＢＬ，ＸＢＬにそれぞれ設けられた各コラムスイッチ１０３は、当該ビット線対ＢＬ，ＸＢＬといずれかのデータ線対ＤＬ，ＸＤＬとの接続・非接続を、いずれか１つのコラム選択ＹＳの信号に従って切替制御する。そして、ビット線対ＢＬ，ＸＢＬ、データ線対ＤＬ，ＸＤＬおよびコラム選択線ＹＳの対応関係は、一のコラム選択線ＹＳに係るコラムスイッチ１０３群を介して複数のデータ線対ＤＬ，ＸＤＬに接続される各ビット線対ＢＬ，ＸＢＬと、一のワード線ＷＬとの交点にそれぞれ設けられたメモリセル１０１が、互いに物理的に隣接しないように、構成されている。【選択図】図１
2008217916.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と複数のビット線対との交点にそれぞれ設けられた複数のメモリセルを有し、前記各メモリセルは少なくとも、１つのキャパシタと１つのトランジスタとを有し、前記キャパシタの一端はセルプレートに接続されている、メモリセルアレイを備えたメモリ装置であって、
複数のデータ線対と、
前記各ビット線対に対してそれぞれ設けられ、当該ビット線対と前記複数のデータ線対のいずれか１つとの接続・非接続を、複数のコラム選択線のいずれか１つの信号に従って、切替制御する複数のコラムスイッチと、
前記複数のデータ線対と接続されており、データ書き込み時において、データにエラー訂正符号データを付して前記複数のデータ線対に出力する一方、データ読み出し時において、前記複数のデータ線対からデータを入力し、エラー訂正を行うエラー訂正回路とを備え、
一のコラム選択線に係るコラムスイッチ群を介して各データ線対に接続される各ビット線対と、一のワード線との交点にそれぞれ設けられた、複数のアクセス対象メモリセルが、互いに物理的に隣接しないように、前記複数のビット線対、前記複数のデータ線対および前記複数のコラム選択線の対応関係が、構成されている
ことを特徴とするメモリ装置。
【請求項２】
請求項１において、
セルプレートが、複数に分割されており、
前記複数のアクセス対象メモリセルは、互いに異なるセルプレートに接続されている
ことを特徴とするメモリ装置。
【請求項３】
請求項１において、
前記メモリセルアレイは、互いに異なる物理的なバリア膜に包含された複数のブロックに分割されており、
前記複数のアクセス対象メモリセルは、互いに異なるバリア膜に包含されている
ことを特徴とするメモリ装置。
【請求項４】
請求項１において
第１のコラム選択線に係るコラムスイッチ群を介して各データ線対に接続される第１群の各ビット線対と、第２のコラム選択線に係るコラムスイッチ群を介して各データ線対に接続される第２群の各ビット線対とが、交互に配置されている
ことを特徴とするメモリ装置。
【請求項５】
請求項４において、
セルプレートが、複数に分割されており、
前記第１群の各ビット線対に設けられたメモリセル群と、前記第２群の各ビット線対に設けられたメモリセル群とは、異なるセルプレートに接続されている
ことを特徴とするメモリ装置。
【請求項６】
請求項１において、
冗長メモリセルが設けられた冗長ビット線対と、
前記冗長ビット線対と、コラムスイッチを介して接続される冗長データ線対と、
制御信号に従って、前記エラー訂正回路の入出力線対のいずれか１つを、前記冗長データ線対と接続可能に構成されているＩＯ冗長スイッチとを備えた
ことを特徴とするメモリ装置。
【請求項７】
請求項１において、
前記複数のビット線対は、共通のデータ線対とコラムスイッチを介して接続されており、かつ、隣接して配置された第１および第２のビット線対を含み、
前記第１および第２のビット線対は、Ｔｒｕｅ側ビット線同士が隣り合うように、または、ｂａｒ側ビット線同士が隣り合うように、配置されている
ことを特徴とするメモリ装置。
【請求項８】
請求項１において、
前記各メモリセルが有するキャパシタは、強誘電体キャパシタである
ことを特徴とするメモリ装置。
【請求項９】
複数のワード線と複数のビット線対との交点にそれぞれ設けられた複数のメモリセルからなるメモリセルアレイを有するメモリ装置と、
前記メモリ装置に書き込むデータについてエラー訂正符号データを生成するとともに、前記メモリ装置から読み出されたデータについてエラー訂正を行うエラー訂正回路と、
前記メモリ装置および前記エラー訂正回路を制御するメモリコントローラとを備え、
前記メモリコントローラは、
データ書き込み時において、前記エラー訂正回路を活性化するとともに書き込みデータを与えてエラー訂正符号データを生成させ、エラー訂正符号データを付した書き込みデータを、前記メモリ装置に、複数のアドレスを指定して、書き込むものであり、
データ読み出し時において、前記複数のアドレスを指定して、前記メモリ装置からデータを読み出し、前記エラー訂正回路を活性化するとともに読み出したデータを与えてエラー訂正を実行させるものであり、
前記メモリコントローラは、前記複数のアドレスとして、隣接していないワード線を選択するアドレスを指定する
ことを特徴とするメモリシステム。
【請求項１０】
請求項９において、
前記メモリコントローラは、データ書き込み時およびデータ読み出し時において、前記メモリ装置との間に設けられたデータバスのうち、隣接していない信号線のみを用いる
ことを特徴とするメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エラー訂正回路を備えたメモリ装置およびメモリシステムに関する。
【背景技術】
【０００２】
従来のエラー訂正回路を備えたメモリ装置の構成は、特許文献１および特許文献２に開示されている。特許文献１には、１ビット誤り訂正を簡単に行うことができる半導体記憶装置が開示されている。特許文献２には、書き込みサイクル時間が短縮されており、効果的なエラー訂正が可能な半導体装置が開示されている。
【特許文献１】特開昭５７−１５２５９７号公報
【特許文献２】特開２００４−２１３７１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のエラー訂正回路を備えた半導体メモリでは、例えば１ビット訂正のエラー訂正が可能なメモリ装置において、エラー訂正を行うデータの集合に２ビット以上の不良が出た場合、エラー訂正ができず不具合が生じる、という問題がある。
【０００４】
また、前記の問題は、訂正ビット数を２ビット以上設けることによって解決できるが、この場合、訂正ビット数の増加に伴い、訂正処理回路および符号生成に用いる演算回路が複雑になり、チップ面積が増大する、という別の問題が生じる。
【０００５】
前記の問題に鑑み、本発明は、エラー訂正回路を備えたメモリにおいて、２ビット以上の不良のエラー訂正を、チップ面積を増大させることなく、実現可能にすることを課題とする。
【課題を解決するための手段】
【０００６】
本願発明者らは、２ビット以上の不良は、物理的に連続した領域に発生する頻度が高いことに着目し、本発明を考案した。
【０００７】
すなわち、本発明は、複数のワード線と複数のビット線対との交点にそれぞれ設けられた複数のメモリセルを有し、前記各メモリセルは少なくとも、１つのキャパシタと１つのトランジスタとを有し、前記容量の一端はセルプレートに接続されている、メモリセルアレイを備えたメモリ装置として、複数のデータ線対と、前記各ビット線対に対してそれぞれ設けられ、当該ビット線対と前記複数のデータ線対のいずれか１つとの接続・非接続を、複数のコラム選択線のいずれか１つの信号に従って、切替制御する複数のコラムスイッチと、前記複数のデータ線対と接続されており、データ書き込み時において、データにエラー訂正符号データを付して前記複数のデータ線対に出力する一方、データ読み出し時において、前記複数のデータ線対からデータを入力し、エラー訂正を行うエラー訂正回路とを備え、一のコラム選択線に係るコラムスイッチ群を介して各データ線対に接続される各ビット線対と、一のワード線との交点にそれぞれ設けられた、複数のアクセス対象メモリセルが、互いに物理的に隣接しないように、前記複数のデータ線対、前記複数のビット線対および前記複数のコラム選択線の対応関係が、構成されているものである。
【０００８】
本発明によると、一のコラム選択線に係るコラムスイッチ群を介して各データ線対に接続される各ビット線対と、一のワード線との交点にそれぞれ設けられた、複数のアクセス対象メモリセルは、互いに物理的に隣接しないものになる。このため、データ書き込み時において、エラー訂正符号データが付されたデータは、物理的に隣接しないメモリセルに書き込まれるとともに、データ読み出し時において、データは、物理的に隣接しないメモリセルから読み出され、エラー訂正が行われる。すなわち、エラー訂正処理を行うデータの集合を物理的に隣接していないメモリセルのデータの集合とするため、隣接する複数ビットについて、物理的な要因によって不良が生じたり、ソフトエラーが生じたりした場合であっても、それぞれのビットについてエラー訂正が可能になる。
【発明の効果】
【０００９】
本発明によると、複数ビットの不良やエラーが生じた場合でも、それぞれのビットについてエラー訂正が可能になるので、複数ビットのエラー訂正が可能なメモリ装置を、チップ面積を増加させることなく実現することができる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１１】
（第１の実施形態）
図１は本発明の第１の実施形態に係るメモリ装置の構成を示す図である。図１において、１０１はメモリセル、１０２はセンスアンプ、１０３はコラムスイッチ、１０４はエラー訂正回路（ＥＣＣ：Error Correcting Circuit）である。ＢＬは相補型ビット線対のＴｒｕｅ側ビット線、ＸＢＬは相補型ビット線対のＢａｒ側ビット線、ＤＬは相補型データ線対のＴｒｕｅ側データ線、ＸＤＬは相補型データ線対のＢａｒ側データ線、ＷＬはワード線、ＣＰはセルプレート線、ＹＳはコラムスイッチ１０３の切替制御を行うコラム選択線、ＳＡＥはセンスアンプ１０２の起動制御を行う信号線、ＢＰはビット線プリチャージの制御を行う信号線である。
【００１２】
各メモリセル１０１は複数のワード線ＷＬと複数のビット線対ＢＬ，ＸＢＬとの交点にそれぞれ設けられており、メモリセルアレイを構成する。コラムスイッチ１０３は各ビット線対ＢＬ，ＸＢＬに対してそれぞれ設けられており、当該ビット線対ＢＬ，ＸＢＬと複数のデータ線対ＤＬ，ＸＤＬのいずれか１つとの接続・非接続を、複数のコラム選択線ＹＳのいずれか１つの信号に従って、切替制御する。エラー訂正回路１０４は複数のデータ線対ＤＬ，ＸＤＬと接続されており、データ書き込み時において、通常データにエラー訂正符号データを付してデータ線対ＤＬ，ＸＤＬに出力する一方、データ読み出し時において、データ線対ＤＬ，ＸＤＬからデータを入力し、エラー訂正を行う。
【００１３】
図２はセンスアンプ１０２の構成例を示す図である。図２において、２０１はビット線対ＢＬ，ＸＢＬのプリチャージを行うトランジスタ、２０２はビット線対ＢＬ．ＸＢＬの電位の増幅を行うセンスアンプ部である。
【００１４】
図３はコラムスイッチ１０３の構成例を示す図である。図３において、３０１はビット線対ＢＬ，ＸＢＬとデータ線対ＤＬ，ＸＤＬとの接続・非接続を切り替えるコラムスイッチトランジスタである。
【００１５】
図４はメモリセル１０１の構成例を示す図である。図４において、４０１はＴｒｕｅ側ビット線ＢＬに接続されるキャパシタ、４０２はＴｒｕｅ側ビット線ＢＬとキャパシタ４０１との接続を行うトランジスタ、４０３はＢａｒ側ビット線ＸＢＬに接続されるキャパシタ、４０４はＢａｒ側ビット線ＸＢＬとキャパシタ４０３との接続を行うトランジスタである。なお、本発明では、メモリセルは少なくとも、１つのキャパシタと１つのトランジスタとを有していればよい。また、キャパシタ４０１，４０２は、強誘電体キャパシタであってもよい。この場合は、本実施形態に係るメモリ装置は、ＦｅＲＡＭ（強誘電体メモリ：Ferro Electric Random Access Memory）である。
【００１６】
図５はエラー訂正回路の構成例を示す図である。図５において、５０１はデータ書き込み時において、データＷＤＢ［ｊ：０］からエラー訂正符号データＥＣＣ［ｋ：０］を生成する符号生成ブロック、５０２はデータ書き込み時において、データＷＤＢ［ｊ：０］にエラー訂正符号データＥＣＣ［ｋ：０］を付してデータ線対ＤＬ，ＸＤＬに出力するライトアンプ、５０３はデータ読み出し時において、データ線対ＤＬ，ＸＤＬからデータを入力し、エラー訂正を行い、訂正後のデータＲＤＢ［ｊ：０］を出力するエラー訂正ブロックである。図６はライトアンプ５０２の構成例を示す図であり、６０１はトライステートインバータである。
【００１７】
本実施形態では、ビット線対とデータ線対との対応関係が、従来と異なっている。具体的には、あるデータ線対ＤＬ，ＸＤＬには、隣接する（ｉ＋１）個のビット線対ＢＬ，ＸＢＬが接続可能になっている。さらに、この隣接する（ｉ＋１）個のビット線対ＢＬ，ＸＢＬにそれぞれ設けられたコラムスイッチ１０３は、互いに異なるコラム選択線ＹＳによって、制御されるようになっている。例えば、データ線対ＤＬ［０］，ＸＤＬ［０］は、ビット線対ＢＬ［０］，ＸＢＬ［０］〜ＢＬ［ｉ］，ＸＢＬ［ｉ］にそれぞれ接続可能になっている。そして、ビット線対ＢＬ［０］，ＸＢＬ［０］〜ＢＬ［ｉ］，ＸＢＬ［ｉ］にそれぞれ設けられたコラムスイッチ１０３は、それぞれ、コラム選択線ＹＳ［０］〜ＹＳ［ｉ］によって、制御される。
【００１８】
言い換えると、あるコラム選択線ＹＳに係るコラムスイッチ１０３群が設けられている各ビット線対ＢＬ，ＸＢＬは、ｉ個おきに配置された形になっている。すなわち、本実施形態では、一のコラム選択線ＹＳに係るコラムスイッチ１０３群を介して各データ線対ＤＬ，ＸＤＬに接続される各ビット線対ＢＬ，ＸＢＬと、一のワード線ＷＬとの交点にそれぞれ設けられたメモリセル（アクセス対象メモリセル）が、互いに物理的に隣接しないように、構成されている。
【００１９】
このような構成により、隣接していないメモリセルへの書き込みおよび読み出し動作が可能となるので、１ビットのエラー訂正が可能なメモリにおいて、物理的な要因による隣接複数ビット不良や、隣接複数ビットのソフトエラーが生じた場合であっても、エラー訂正が可能になる。
【００２０】
図７はデータ書き込み時における動作の例を示すタイミングチャートである。図７に示すように、まず時間ｔ０において、信号ＸＷＥの論理をＬｏｗにすることによって、データＷＤＢ、および符号生成ブロック５０１によってデータＷＤＢから生成されたエラー訂正符号データＥＣＣが、データ線対ＤＬ，ＸＤＬに書き込まれる。時間ｔ１において、信号線ＢＰの電位をＬｏｗにすることによって、ビット線対ＢＬ，ＸＢＬのプリチャージが解除され、ビット線対ＢＬ，ＸＢＬがフローティング状態になる。時間ｔ２において、ワード線ＷＬの電位がＨｉになり、メモリセル１０１のキャパシタ４０１，４０３とビット線対ＢＬ，ＸＢＬとが接続される。時間ｔ３において、セルプレート線ＣＰの電位がＨｉとなり、メモリセル１０１のデータがビット線対ＢＬ，ＸＢＬに出力される。
【００２１】
時間ｔ４において、信号線ＳＡＥの電位がＨｉになり、センスアンプ１０２が起動され、ビット線対ＢＬ，ＸＢＬの電位が増幅される。時間ｔ５において、アドレスにより選択されるコラム選択線ＹＳ（図７ではＹＳ［０］が選択されるものとしている）の信号がＨｉとなって、データ線対ＤＬ，ＸＤＬのデータが、選択されたビット線対ＢＬ，ＸＢＬを介してメモリセル１０１に書き込まれる。時間ｔ６において、コラム選択線ＹＳの信号をＬｏｗにする。時間ｔ７において、セルプレート線ＣＰの電位をＬｏｗにする。時間ｔ８において、信号線ＳＡＥの電位をＬｏｗにしてセンスアンプ１０２を停止する。時間ｔ９において、ワード線ＷＬの電位をＬｏｗにする。時間ｔ１０において、信号線ＢＰの電位をＨｉにしてビット線対ＢＬ，ＸＢＬのプリチャージを行う。
【００２２】
このような動作によって、書き込みデータ（通常データとエラー訂正符号データ）は、データ線対ＤＬ，ＸＤＬおよびビット線対ＢＬ，ＸＢＬを介してメモリセル１０１に書き込まれる。このとき、上述したようなメモリ装置の構成によって、隣接していないメモリセル１０１に書き込みが行われる。
【００２３】
図８はデータ読み出し時における動作の例を示すタイミングチャートである。図８に示すように、まず時間ｔ０において、信号ＸＷＥの論理をＨｉにすることによって、データ線対ＤＬ，ＸＤＬがフローティング状態になる。時間ｔ１において、信号線ＢＰの電位をＬｏｗにすることによって、ビット線対ＢＬ，ＸＢＬのプリチャージが解除され、ビット線対ＢＬ，ＸＢＬがフローティング状態になる。時間ｔ２において、ワード線ＷＬの電位がＨｉになり、メモリセル１０１のキャパシタ４０１，４０３とビット線対ＢＬ，ＸＢＬとが接続される。時間ｔ３において、セルプレート線ＣＰの電位がＨｉとなり、メモリセル１０１のデータがビット線対ＢＬ，ＸＢＬに出力される。
【００２４】
時間ｔ４において、信号線ＳＡＥの電位がＨｉになり、センスアンプ１０２が起動され、ビット線対ＢＬ，ＸＢＬの電位が増幅される。時間ｔ５において、アドレスにより選択されるコラム選択線ＹＳ（図８ではＹＳ［０］が選択されるものとしている）の信号がＨｉとなって、選択されたビット線対ＢＬ，ＸＢＬのデータがデータ線対ＤＬ，ＸＤＬに出力される。時刻ｔ６において、コラム選択線ＹＳの信号をＬｏｗにする。時間ｔ７において、セルプレート線ＣＰの電位をＬｏｗにする。時間ｔ８において、信号線ＳＡＥの電位をＬｏｗにしてセンスアンプ１０２を停止する。時間ｔ９において、ワード線ＷＬの電位をＬｏｗにする。時間ｔ１０において、信号線ＢＰの電位をＨｉにしてビット線対ＢＬ，ＸＢＬのプリチャージを行う。
【００２５】
このような動作によって、読み出しデータ（通常データとエラー訂正符号データ）は、メモリセル１０１からビット線対ＢＬ，ＸＢＬおよびデータ線対ＤＬ，ＸＤＬを介して読み出される。このとき、上述したようなメモリ装置の構成によって、隣接していないメモリセル１０１から読み出しが行われる。
【００２６】
以上のように本実施形態によると、隣接していないメモリセルについて、書き込みおよび読み出しが可能になるので、１ビットのエラー訂正が可能なメモリ装置において、隣接する複数ビットの不良やソフトエラーが生じた場合でも、エラー訂正が可能になる。図１の構成では、異なるアドレスに対応する（ｉ＋１）個のビット線対を物理的に連続して配置しているため、（ｉ＋１）ビットの隣接ビット不良が生じた場合までデータ訂正が可能になる。なお、連続配置する個数を増加させると、活性化させるメモリセルの個数が増加し、消費電力が増大するので、不良モードに応じてｉの数を最適化することが望ましい。
【００２７】
（第２の実施形態）
図９は本発明の第２の実施形態に係るメモリ装置の構成を示す図である。図９において、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
【００２８】
図９の構成では、セルプレートが複数に物理的に分割されている。すなわち、図１の構成と対比すると、セルプレート線ＣＰに代えて、隣接する（ｉ＋１）個のビット線対ＢＬ，ＸＢＬ毎に、セルプレート線ＣＰＡ，ＣＰＢ，…，ＣＰＸがそれぞれ設けられている。
【００２９】
このような構成により、あるコラム選択線ＹＳに係るコラムスイッチ１０３群を介して各データ線対ＤＬ，ＸＤＬに接続される各ビット線対ＢＬ，ＸＢＬと、あるワード線との交点に設けられたアクセス対象メモリセルは、互いに異なるセルプレートに接続されていることになる。すなわち、データの書き込みおよび読み出しを、物理的に異なるセルプレートに接続されているメモリセルに対して実行することができる。これにより、１ビットのエラー訂正が可能なメモリにおいて、同一セルプレートに接続されたメモリセルが全て不良となるような複数ビットの不良モードの場合であっても、エラー訂正が可能になる。
【００３０】
（第３の実施形態）
図１０は本発明の第３の実施形態に係るメモリ装置の構成を示す図である。図１０において、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
【００３１】
図１０において、破線で示した１０５は、メモリセル１０１を物理的に包含するバリア膜を表している。すなわち、図１０の構成では、メモリセルアレイが、互いに異なる物理的なバリア膜１０５に包含された複数のブロックに分割されている。バリア膜１０５の各ブロックは、隣接する（ｉ＋１）個のビット線対ＢＬ，ＸＢＬ毎に、設けられている。
【００３２】
このような構成により、あるコラム選択線ＹＳに係るコラムスイッチ１０３群を介して各データ線対ＤＬ，ＸＤＬに接続される各ビット線対ＢＬ，ＸＢＬと、あるワード線との交点に設けられたアクセス対象メモリセルは、互いに異なるバリア膜に包含されていることになる。すなわち、データの書き込みおよび読み出しを、物理的に異なるバリア膜に包含されているメモリセルに対して実行することができる。これにより、１ビットのエラー訂正が可能なメモリにおいて、同一バリア膜に包含されたメモリセルが全て不良となるような複数ビットの不良モードの場合であっても、エラー訂正が可能になる。
【００３３】
（第４の実施形態）
図１１は本発明の第４の実施形態に係るメモリ装置の構成を示す図である。図１１において、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
【００３４】
図１１の構成では、コラム選択線ＹＳ、ビット線対ＢＬ，ＸＢＬおよびデータ線対ＤＬ，ＸＤＬの対応関係が、図１と異なっている。すなわち、あるコラム選択線ＹＳに係るコラムスイッチ１０３群を介して各データ線対ＤＬ，ＸＤＬに接続される第１群の各ビット線対ＢＬ，ＸＢＬと、別のあるコラム選択線ＹＳに係るコラムスイッチ１０３群を介して各データ線対ＤＬ，ＸＤＬに接続される第２群の各ビット線対ＢＬ，ＸＢＬとが、交互に配置されている。例えば、コラム選択線ＹＳ［０］に係るコラムスイッチ１０３群を介して各データ線対ＤＬ，ＸＤＬに接続される各ビット線対（ＢＬ［０］，ＸＢＬ［０］），（ＢＬ［２］，ＸＢＬ［２］），…と、コラム選択線ＹＳ［１］に係るコラムスイッチ１０３群を介して各データ線対ＤＬ，ＸＤＬに接続される各ビット線対（ＢＬ［１］，ＸＢＬ［１］），（ＢＬ［３］，ＸＢＬ［３］），…，（ＢＬ［２ｍ＋１］，ＸＢＬ［２ｍ＋１］）とが、交互に配置されている。
【００３５】
このような構成により、データの書き込みおよび読み出しを、物理的に隣接していないメモリセルに対して実行することができる。さらに、１度に読み出しや書き込みを行うデータの量を削減（ＥＣＣ処理を行うデータの２倍）することができ、消費電流を低減できる。
【００３６】
（第５の実施形態）
図１２は本発明の第５の実施形態に係るメモリ装置の構成を示す図である。図１２において、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
【００３７】
図１２の構成は、図１１の構成とほぼ同様である。ただし、セルプレートが複数に物理的に分割されており、複数のセルプレート線が配置されている点が異なる。具体的には、隣接する（２ｍ＋２）個のビット線対ＢＬ，ＸＢＬ毎に、２本のセルプレート線（ＣＰ０＿Ｏｄｄ，ＣＰ０＿Ｅｖｅｎ），（ＣＰ１＿Ｏｄｄ，ＣＰ１＿Ｅｖｅｎ），…，（ＣＰｑ＿Ｏｄｄ，ＣＰｑ＿Ｅｖｅｎ）がそれぞれ設けられている。
【００３８】
そして例えば、コラム選択線ＹＳ［０］に係るコラムスイッチ１０３群を介して各データ線対ＤＬ，ＸＤＬに接続される第１群の各ビット線対（ＢＬ［０］，ＸＢＬ［０］），（ＢＬ［２］，ＸＢＬ［２］），…については、メモリセル１０１はセルプレート線ＣＰ０＿Ｅｖｅｎと接続されている。一方、コラム選択線ＹＳ［１］に係るコラムスイッチ１０３群を介して各データ線対ＤＬ，ＸＤＬに接続される第２群の各ビット線対（ＢＬ［１］，ＸＢＬ［１］），（ＢＬ［３］，ＸＢＬ［３］），…，（ＢＬ［２ｍ＋１］，ＸＢＬ［２ｍ＋１］）については、メモリセル１０１はセルプレート線ＣＰ０＿Ｏｄｄと接続されている。すなわち、第１群の各ビット線対ＢＬ，ＸＢＬに設けられたメモリセル１０１群と、第２群の各ビット線対ＢＬ，ＸＢＬに設けられたメモリセル１０１群とは、異なるセルプレートに接続されている。
【００３９】
このような構成により、データの書き込みおよび読み出しを、物理的に隣接していないメモリセルに対して実行することができる。さらに、１度に読み出しや書き込みを行うデータの量を最小（ＥＣＣ処理を行うデータと同じ）にすることができ、消費電流を低減できる。
【００４０】
（第６の実施形態）
図１３は本発明の第６の実施形態に係るメモリ装置の構成を示す図である。図１３において、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
【００４１】
図１３において、ＢＬＲ，ＸＢＬＲは冗長メモリセルが接続される相補型冗長ビット線対、ＤＬＲ，ＸＤＬＲはビット線対ＢＬＲ，ＸＢＬＲとコラムスイッチ１０３を介して接続される相補型冗長データ線対、１１０はエラー訂正回路１０４の入出力線対とデータ線対ＤＬ，ＸＤＬおよびＤＬＲ，ＸＤＬＲとの接続関係を切り替えるＩＯ冗長スイッチである。
【００４２】
図１４はＩＯ冗長スイッチ１１０の構成例を示す図である。図１４において、ＤＥＦＥＣＴ［ｍ：０］は不良メモリセルのアドレス情報とＩＯ情報によって制御される制御信号である。図１４に示すように、ＩＯ冗長スイッチ１１０は、制御信号ＤＥＦＥＣＴに従って、エラー訂正回路１０４の入出力線対のいずれか１つを、冗長データ線対ＤＬＲ，ＸＤＬＲと接続可能に構成されている。不良メモリセルを含むアドレスへの書き込み及び読み出し時に、制御信号ＤＥＦＥＣＴ［ｍ：０］のうち不良ＩＯに対応する１つがＨｉになる。これによって、不良アドレスのメモリセルの置き換えが行われる。
【００４３】
従来のコラム冗長方式では、書き込みおよび読み出しデータ（ＥＣＣ処理を行うデータの集合：通常データとＥＣＣ符号データ）単位で冗長メモリセルを配置する必要があった。例えば３２ビットに６ビットの符号データを加えるエラー訂正の場合、１つのＩ／Ｏの不良を冗長メモリセルで置き換えるためには、３８個のビット線対に対応するメモリセルアレイを追加配置する必要がある。
【００４４】
本実施形態では、図１３に示すように、（ｉ＋１）個のビット線対に対応するメモリセルアレイを追加することによって、１つのＩ／Ｏ不良を救済可能である。ｉは最小でｉ＝１とすることが可能であるので、２個のビット線対に対応するメモリセルアレイの追加によって、１つのＩ／Ｏ不良の救済が可能になり、面積を削減できる。
【００４５】
（第７の実施形態）
図１５は本発明の第７の実施形態に係るメモリ装置の構成を示す図である。図１５において、図１と共通の構成要素には図１と同一の符号を付しており、ここではその詳細な説明を省略する。
【００４６】
図１５の構成は、図１の構成と比較すると、奇数番目のビット線対（ＢＬ［１］，ＸＢＬ［１］），（ＢＬ［３］，ＸＢＬ［３］），…について、Ｔｒｕｅ側ビット線ＢＬとＢａｒ側ビット線ＸＢＬとの配置を入れ替えている点が異なる。これによって、例えば、データ線対ＤＬ［０］，ＸＤＬ［０］とコラムスイッチ１０３を介して接続されており、隣接して配置された第１および第２のビット線対としてのビット線対（ＢＬ［０］，ＸＢＬ［０］），（ＢＬ［１］，ＸＢＬ［１］）は、ｂａｒ側ビット線ＸＢＬ［０］，ＸＢＬ［１］同士が隣り合うように、配置されている。
【００４７】
図１６は図１５におけるコラムスイッチ１０３周辺のレイアウトの例を示す図である。図１６において、１０３Ａ，１０３Ｂはコラムスイッチ１０３を構成するトランジスタである。トランジスタ１０３Ａはビット線ＸＢＬ［０］とデータ線ＸＤＬ［０］とを接続するものであり、トランジスタ１０３Ｂはビット線ＸＢＬ［１］とデータ線ＸＤＬ［０］とを接続するものである。
【００４８】
図１６に示すように、共通のデータ線ＸＤＬ［０］に接続されるビット線ＸＢＬ［０］，ＸＢＬ［１］同士を隣り合うように配置することによって、トランジスタ１０３Ａ，１０３Ｂが不純物拡散層を共有することが可能になる。すなわち、Ｔｒｕｅ側ビット線同士またはｂａｒ側ビット線同士を隣り合わせにすることによって、コラムスイッチ１０３のトランジスタの不純物拡散層を、隣り合うビット線同士で共有することが可能になる。これにより、データ線ＤＬ，ＸＤＬの寄生容量を削減することができる。
【００４９】
図１７は従来の構成におけるコラムスイッチ１０３周辺のレイアウトの例を示す図である。図１７から分かるように、従来の場合、ビット線の配置がTrue-Bar-True-Bar…の順になっているため、コラムスイッチ１０３のトランジスタの不純物拡散層を、隣り合うビット線同士で共有することができない。
【００５０】
本実施形態の構成によって、１本のデータ線に接続される不純物拡散層を従来の構成の半分にすることができ、データ線駆動の高速化と低消費電流が可能になる。
【００５１】
（第８の実施形態）
図１８は本発明の第８の実施形態に係るメモリシステムの構成を示すブロック図である。図１８において、１１はメモリコントローラ、１２はエラー訂正回路、１３はメモリ装置である。メモリ装置１３は図１９に示すような構成であり、複数のワード線ＷＬと複数のビット線対ＢＬ，ＸＢＬとの交点にそれぞれ設けられた複数のメモリセル１０１からなるメモリセルアレイを有している。そして、上述した各実施形態と同様に、同一コラム選択線ＹＳの信号によって選択されるメモリセルの集合が、物理的に隣接していない構成になっている。
【００５２】
エラー訂正回路１２は、メモリ装置１３に書き込むデータについてエラー訂正符号データを生成するとともに、メモリ装置１３から読み出されたデータについてエラー訂正を行う。ここでは、３２ビットデータに対して、１ビットエラー訂正が可能な６ビットの符号データを生成するものとする。メモリコントローラ１１は、メモリ装置１３およびエラー訂正回路１２を制御する。ＤＬはメモリコントローラ１１とメモリ装置１３との間のデータ入出力に用いられるデータバス、ＤＢＥ，ＤＢＥＣはメモリコントローラ１１とエラー訂正回路１２との間のデータ入出力に用いられるデータバス、ＣＯＮ０はメモリ装置１３の制御を行う制御信号、ＣＯＮ１はエラー訂正回路１２の制御を行う制御信号である。
【００５３】
本実施形態では、メモリコントローラ１１は、複数のメモリアドレスとして、隣接していないワード線を選択するアドレスを指定する。ここでは、メモリアドレスａ０，ａ１，ａ２，ａ３，ａ４を指定するものとする。ａ０，ａ１，ａ２，ａ３，ａ４はそれぞれ、ワード線ＷＬ［０］，ＷＬ［２］，ＷＬ［４］，ＷＬ［６］，ＷＬ［８］に対応するアドレスである。すなわち、ワード線ＷＬを１つおきに選択するアドレスを指定する。
【００５４】
データ書き込み時において、メモリコントローラ１１は、３２ビットの書き込みデータをデータバスＤＢＥに転送し、エラー訂正回路１２を起動して６ビットのエラー訂正用符号データを生成させる。生成されたエラー訂正用符号データはデータバスＤＢＥＣに転送される。次にメモリコントローラ１１は、メモリ装置１３に対して、メモリアドレスａ０，ａ１，ａ２，ａ３，ａ４を指定して、３２ビットの書き込みデータと６ビットのエラー訂正用符号データの書き込みを行う。
【００５５】
本実施形態では、メモリ装置１３のデータバスＤＬのバス幅が８ビットであるので、データバスＤＢＥ［７：０］のデータをメモリアドレスａ０のデータとしてデータバスＤＬ［７：０］を介して書き込む。同様に、データバスＤＢＥ［１５：８］，ＤＢＥ［２３：１６］，ＤＢＥ［３１：２４］のデータを、それぞれ、メモリアドレスａ１，ａ２，ａ３のデータとして、データバスＤＬ［７：０］に書き込む。また、データバスＤＢＥＣ［５：０］のデータをメモリアドレスａ４のデータとしてデータバスＤＬ［５；０］に書き込む。
【００５６】
データ読み出し時において、メモリコントローラ１１は、メモリ装置１３に対して、メモリアドレスａ０のデータをデータバスＤＬ［７：０］を介して読み出し、データバスＤＢＥ［７：０］に転送する。同様に、メモリアドレスａ１，ａ２，ａ３のデータをデータバスＤＬ［７：０］を介して読み出し、それぞれ、データバスＤＢＥ［１５：８］，ＤＢＥ［２３：１６］，ＤＢＥ［３１：２４］に転送する。また、メモリアドレスａ４のデータをデータバスＤＬ［５：０］を介して読み出しデータバスＤＢＥＣ［５：０］に転送する。次にエラー訂正回路１２を起動して、データバスＤＢＥ［３１：０］，ＤＢＥＣ［５：０］に転送したデータについてエラー訂正を実行させ、エラー訂正後のデータをデータバスＤＢＥ［３１：０］を介して受け取る。
【００５７】
本実施形態によると、メモリ装置において隣接したアドレスに２ビットのエラーが生じた場合でも、エラー訂正が可能になり、信頼性が向上する。
【００５８】
（第９の実施形態）
本発明の第９の実施形態に係るメモリシステムの構成は、第８の実施形態で示した図１８と同様であるが、ただし、メモリ装置１３の構成が第８の実施形態とは異なっている。本実施形態におけるメモリ装置は図２０に示すような構成であり、同一コラム選択線ＹＳの信号で選択されるメモリセルの集合が、物理的に隣接している構成になっている。
【００５９】
図１９のメモリ装置１３では、同一コラム選択線ＹＳの信号によって選択されるメモリセルの集合が物理的に隣接していない構成になっている。このため、第８の実施形態のように、例えばワード線ＷＬを１つおきに選択するアドレスを指定することによって、物理的に隣接していない複数アドレスのメモリセル集合を選択できる。これに対して、図２０のメモリ装置１３では、同一コラム選択線ＹＳの信号によって選択されるメモリセルの集合が物理的に隣接している構成になっている。この場合、第８の実施形態のように、ワード線ＷＬを１つおきに選択するアドレスを指定しても、物理的に隣接していない複数アドレスのメモリセル集合を選択できない。このため、エラー訂正を行うメモリシステムにおいて、隣接するメモリセルに複数ビット不良が起こった場合、不具合が生じる可能性がある。
【００６０】
ここで、本実施形態では、メモリコントローラ１１は、データ書き込み時およびデータ読み出し時において、メモリ装置１３との間に設けられたデータバスＤＬのうち、隣接していない信号線のみを用いるものとする。
【００６１】
本実施形態においても、メモリコントローラ１１は、複数のメモリアドレスとして、隣接していないワード線を選択するアドレスを指定する。ここでは、メモリアドレスａ０，ａ１，ａ２，…，ａ９を指定するものとする。ａ０，ａ１，ａ２，…，ａ９はそれぞれ、ワード線ＷＬ［０］，ＷＬ［２］，ＷＬ［４］，…，ＷＬ［１８］に対応するアドレスである。すなわち、ワード線ＷＬを１つおきに選択するアドレスを指定する。
【００６２】
データ書き込み時において、メモリコントローラ１１は、３２ビットの書き込みデータをデータバスＤＢＥに転送し、エラー訂正回路１２を起動して６ビットのエラー訂正用符号データを生成させる。生成されたエラー訂正用符号データはデータバスＤＢＥＣに転送される。次にメモリコントローラ１１は、メモリ装置１３に対して、メモリアドレスａ０，ａ１，ａ２，…，ａ９を指定して、３２ビットの書き込みデータと６ビットのエラー訂正用符号データの書き込みを行う。
【００６３】
本実施形態では、メモリ装置１３のデータバスＤＬのバス幅が８ビットであるので、データバスＤＢＥ［３：０］のデータをメモリアドレスａ０のデータとしてデータバスＤＬ［６，４，２，０］に書き込む。同様に、データバスＤＢＥ［７：４］，ＤＢＥ［１１：８］，ＤＢＥ［１５：１２］，ＤＢＥ［１９：１６］，ＤＢＥ［２３：２０］，ＤＢＥ［２７：２４］，ＤＢＥ［３１：２８］，ＤＢＥＣ［３：０］のデータを、それぞれ、メモリアドレスａ１，ａ２，ａ３，ａ４，ａ５，ａ６，ａ７，ａ８のデータとして、データバスＤＬ［６，４，２，０］に書き込む。また、データバスＤＢＥＣ［５：４］のデータをメモリアドレスａ９のデータとしてデータバスＤＬ［２，０］に書き込む。
【００６４】
データ読み出し時において、メモリコントローラ１１は、メモリ装置１３に対して、メモリアドレスａ０のデータをデータバスＤＬ［６，４，２，０］を介して読み出し、データバスＤＢＥ［３：０］に転送する。同様に、メモリアドレスａ１，ａ２，ａ３，ａ４，ａ５，ａ６，ａ７，ａ８のデータをデータバスＤＬ［６，４，２，０］を介して読み出し、それぞれ、データバスＤＢＥ［７：４］，ＤＢＥ［１１：８］，ＤＢＥ［１５：１２］，ＤＢＥ［１９：１６］，ＤＢＥ［２３：２０］，ＤＢＥ［２７：２４］，ＤＢＥ［３１：２８］，ＤＢＥＣ［３：０］に転送する。また、メモリアドレスａ９のデータをデータバスＤＬ［２，０］を介して読み出しデータバスＤＢＥＣ［５：４］に転送する。次にエラー訂正回路１２を起動して、データバスＤＢＥ［３１：０］，ＤＢＥＣ［５：０］に転送したデータについてエラー訂正を実行させ、エラー訂正後のデータをデータバスＤＢＥ［３１：０］を介して受け取る。
【００６５】
本実施形態によると、メモリ装置において隣接したメモリセルに２ビットのエラーが生じた場合でも、エラー訂正が可能になり信頼性が向上する。なお本実施形態では、データバスＤＬの偶数番目の信号線を用いて、データ書き込みおよび読み出しを行う例を示したが、本発明はこれに限られるものではなく、例えばデータバスＤＬの奇数番目の信号線を用いてデータ書き込みおよび読み出しを行うようにしてもかまわない。
【００６６】
なお、第１〜第７の実施形態では、１ビットのエラー訂正を行う場合の例を示したが、２ビット以上の訂正を行う場合においても、同様にして信頼性を向上できることは言うまでもない。
【００６７】
また、第８および第９の実施形態において、３２ビットデータに対して１ビットのエラー訂正処理を行う場合の例を示したが、本発明はこれに限られるものではなく、例えば６４ビットデータに対して１ビットのエラー訂正を行う場合などにも応用可能である。また、２ビット以上の訂正を行う場合においても、信頼性を向上できることは言うまでもない。また、物理的に隣接しないアドレスとして、１つおきのワード線を指定するものを例としてあげたが、第２および第３の実施形態で示したように、異なるセルプレートにつながるメモリセルや、異なるバリア膜内のメモリセルを指定するものとしてもよい。
【産業上の利用可能性】
【００６８】
本発明は、エラー訂正処理を行うデータの集合を物理的に隣接していないメモリセルのデータの集合とすることによって、エラー訂正の信頼性を向上させることができるので、例えば、高い信頼性が要求されるメモリシステムに利用可能である。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１の実施形態に係るメモリ装置の構成を示す図である。
【図２】図１におけるセンスアンプの構成例を示す図である。
【図３】図１におけるコラムスイッチの構成例を示す図である。
【図４】図１におけるメモリセルの構成例を示す図である。
【図５】図１におけるエラー訂正回路の構成例を示す図である。
【図６】図５におけるライトアンプの構成例を示す図である。
【図７】図１のメモリ装置の、データ書き込み時における動作の例を示すタイミングチャートである。
【図８】図１のメモリ装置の、データ読み出し時における動作の例を示すタイミングチャートである。
【図９】本発明の第２の実施形態に係るメモリ装置の構成を示す図である。
【図１０】本発明の第３の実施形態に係るメモリ装置の構成を示す図である。
【図１１】本発明の第４の実施形態に係るメモリ装置の構成を示す図である。
【図１２】本発明の第５の実施形態に係るメモリ装置の構成を示す図である。
【図１３】本発明の第６の実施形態に係るメモリ装置の構成を示す図である。
【図１４】図１３におけるＩＯ冗長スイッチの構成例を示す図である。
【図１５】本発明の第７の実施形態に係るメモリ装置の構成を示す図である。
【図１６】図１５におけるコラムスイッチ周辺のレイアウトの例を示す図である。
【図１７】従来の構成におけるコラムスイッチ周辺のレイアウトの例を示す図である。
【図１８】本発明の第８および第９の実施形態に係るメモリシステムの構成を示すブロック図である。
【図１９】本発明の第８の実施形態におけるメモリ装置の構成を示す図である。
【図２０】本発明の第９の実施形態におけるメモリ装置の構成を示す図である。
【符号の説明】
【００７０】
１１  メモリコントローラ
１２  エラー訂正回路
１３  メモリ装置
１０１  メモリセル
１０３  コラムスイッチ
１０４  エラー訂正回路
１０５  バリア膜
１１０  ＩＯ冗長スイッチ
４０１，４０３  キャパシタ
４０２，４０４  トランジスタ
ＷＬ  ワード線
ＢＬ，ＸＢＬ  ビット線対
ＣＰ  セルプレート線
ＣＰＡ，ＣＰＢ，ＣＰＸ  セルプレート線
ＤＬ，ＸＤＬ  データ線対
ＹＳ  コラム選択線
ＤＬＲ，ＸＤＬＲ  冗長データ線対
ＤＥＦＥＣＴ  制御信号
ＤＬ  データバス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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