(57)【要約】【課題】オン／オフ比を増大させることが可能な薄膜トランジスタおよびその製造方法ならびに表示装置を提供する。【解決手段】基板２上に、ゲート電極３と、ゲート絶縁膜４と、チャネル層５と、ソース・ドレイン層７、８とをこの順またはこれと逆の順に積層してなる薄膜トランジスタにおいて、ソース・ドレイン層７、８には、チャネル層５に向かって低濃度となるような濃度勾配を有して不純物が含有されていることを特徴とする薄膜トランジスタおよびその製造方法ならびに表示装置である。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板上に、ゲート電極と、ゲート絶縁膜と、チャネル層と、ソース・ドレイン層とをこの順またはこれと逆の順に積層してなる薄膜トランジスタにおいて、
前記ソース・ドレイン層は、前記チャネル層側が他方より低濃度となるように不純物が含有されたシリコン層で構成されている
ことを特徴とする薄膜トランジスタ。
【請求項２】
請求項１記載の薄膜トランジスタにおいて、前記ソース・ドレイン層は、前記チャネル層に向かって低濃度となるような濃度勾配を有して不純物が含有されたシリコン層で構成されている
ことを特徴とする薄膜トランジスタ。
【請求項３】
請求項１記載の薄膜トランジスタにおいて、
前記薄膜トランジスタはｎチャネル型である
ことを特徴とする薄膜トランジスタ。
【請求項４】
請求項１記載の薄膜トランジスタにおいて、
前記ソース・ドレイン層は、前記チャネル層に向かって段階的に低濃度となるように不純物が含有された複数層で構成されたシリコン層からなる
ことを特徴とする薄膜トランジスタ。
【請求項５】
請求項１記載の薄膜トランジスタにおいて、
前記ソース・ドレイン層は、不純物を含む第１シリコン層と、当該第１シリコン層よりも高濃度の不純物を含む第２シリコン層とで構成されており、
前記チャネル層側が前記第１シリコン層となるように配置されている
ことを特徴とする薄膜トランジスタ。
【請求項６】
請求項５記載の薄膜トランジスタにおいて、
前記第１シリコン層は微結晶シリコン層で構成されており、前記第２シリコン層は非晶質シリコン層で構成されている
ことを特徴とする薄膜トランジスタ。
【請求項７】
基板上に、ゲート電極と、ゲート絶縁膜と、チャネル層と、ソース・ドレイン層とをこの順またはこれと逆の順に積層してなる薄膜トランジスタの製造方法において、
前記ソース・ドレイン層の不純物濃度により、前記薄膜トランジスタの特性を制御する
ことを特徴とする薄膜トランジスタの製造方法。
【請求項８】
請求項７記載の薄膜トランジスタにおいて、
前記ソース・ドレイン層を形成する工程では、前記チャネル層側が他方より低濃度となるように不純物が含有されたシリコン層からなる当該ソース・ドレイン層を形成する
ことを特徴とする薄膜トランジスタの製造方法。
【請求項９】
基板上にゲート電極と、ゲート絶縁膜と、チャネル層と、ソース・ドレイン層とをこの順またはこれと逆の順に積層してなる薄膜トランジスタと、この薄膜トランジスタに接続された表示素子とを基板上に配列形成してなる表示装置において、
前記ソース・ドレイン層は、前記チャネル層側が他方より低濃度となるように不純物が含有されたシリコン層で構成されている
ことを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタおよびその製造方法ならびに表示装置に関し、特には、有機ＥＬ素子のような電流駆動型の素子の駆動用に好適に用いられる薄膜トランジスタおよびその製造方法ならびに表示装置に関する。
【背景技術】
【０００２】
近年、フラットパネルディスプレイの１つとして、有機ＥＬ（Electro Luminescence）現象を利用して映像を表示する表示装置が注目されている。この表示装置、すなわち有機ＥＬディスプレイは、有機発光素子自体の発光現象を利用しているために視野角が広く、消費電力が低いなどの優れた特徴を備えている。更に、高精細度の高速ビデオ信号に対しても高い応答性を示すことから、特に映像分野等において、実用化に向けた開発が進められている。
【０００３】
有機ＥＬディスプレイの駆動方式のうち、薄膜トランジスタ（ＴＦＴ；Thin Film Transistor）による駆動素子が用いられるアクティブマトリックス方式は、従来のパッシブマトリックス方式に比べて応答性や解像力の点で優れており、前述した特長を有する有機ＥＬディスプレイには、特に適した駆動方式と考えられている。
【０００４】
アクティブマトリックス方式の有機ＥＬディスプレイは、少なくとも有機発光材料を有する有機発光素子（有機ＥＬ素子）及び有機発光素子を駆動させるための駆動素子（薄膜トランジスタ（ＴＦＴ））が設けられた駆動パネルを有し、この駆動パネルと封止パネルとが、有機発光素子を挟むように接着層を介して貼り合わされた構成を有している。
【０００５】
アクティブマトリックス型の有機ＥＬディスプレイを構成する薄膜トランジスタとしては、少なくとも画素の明暗を制御するスイッチングトランジスタと、有機ＥＬ素子の発光を制御する駆動トランジスタが必要である。
【０００６】
薄膜トランジスタにおいては、そのゲート電極に電圧が印加された状態が続くと閾値電圧がシフトしてしまうことが知られている。しかし、有機ＥＬディスプレイの駆動トランジスタは、有機ＥＬ素子を発光させている限り通電した状態を維持することが必要であり、閾値シフトが起きやすい。駆動トランジスタの閾値電圧がシフトすると、駆動トランジスタを流れる電流量が変動してしまい、結果として各画素を構成する発光素子の輝度が変化してしまう。
【０００７】
近年では、この駆動トランジスタの閾値シフトを軽減するために、チャネル領域を結晶性シリコンによる半導体層で構成した駆動トランジスタを用いた有機ＥＬディスプレイが開発されている。
【０００８】
ここで、アクティブマトリックス方式の有機電界発光素子に用いられる薄膜トランジスタの構造の一例を図１０に示す。この図に示す薄膜トランジスタ１０１は、ボトムゲート型のｎチャネル型（ｎ型）の薄膜トランジスタであり、ガラス等からなる基板１０２上にパターン形成されたゲート電極１０３を覆う状態で、窒化シリコンからなるゲート絶縁膜１０４が形成されている。このゲート絶縁膜１０４上には、ゲート電極１０３を覆う状態で、アモルファスシリコンまたは微結晶シリコンからなるチャネル層１０５がパターン形成されている。
【０００９】
また、上記チャネル層１０５上には、ゲート電極１０３の中央部上にチャネル保護層１０６が配置されている。そして、互いに分離された状態で、チャネル保護層１０６の両端部上を覆うように、上記チャネル層１０５上に、ソース層１０７およびドレイン層１０８がパターン形成されている。さらに、ゲート絶縁膜１０４上には、ソース層１０７およびドレイン層１０８上に、それぞれ一部を積層させたソース電極１０９およびドレイン電極１１０がパターン形成されている。また、この状態の基板１０２の表面全域を覆う状態で、パッシベーション膜１１１が設けられている。
【００１０】
上述したような薄膜トランジスタでは、ソース・ドレイン層１０７、１０８として、ｎ型の不純物を含有させたｎ型非晶質シリコン層またはｎ型微結晶シリコン層が広く使用されている。ここで、上記ソース・ドレイン層１０７、１０８に非晶質シリコン層と微結晶シリコン層の単層をそれぞれ用いた場合の電流電圧特性を測定した結果を図１１に示す。
【００１１】
このグラフに示すように、ソース・ドレイン層１０７、１０８にｎ型微結晶シリコン層を用いた薄膜トランジスタの方が、ｎ型非晶質シリコン層を用いるよりもオフ電流が低く、オフ特性に優れており、また、ソース・ドレイン層１０７、１０８にｎ型非晶質シリコン層を用いた薄膜トランジスタの方が、ｎ型微結晶シリコン層を用いるよりもオン電流が高く、オン特性に優れていることが判る。
【００１２】
そこで、オフ特性に優れたｎ型微結晶シリコン層とオン特性に優れたｎ型非晶質シリコン層を組み合わせて、オン特性とオフ特性を両立させることが試みられている。例えば、上記ソース・ドレイン層１０７、１０８（オーミックコンタクト層）をｎ型微結晶シリコン層とｎ型非晶質シリコン層の２層で構成し、チャネル層側にｎ型非晶質シリコン層を配置した薄膜トランジスタの例が報告されている（例えば、特許文献１参照）。しかし、この薄膜トランジスタでは、ｎ型微結晶シリコン層またはｎ型非晶質シリコン層を単層で用いた場合よりもオフ電流が高くなるとともに、オン電流が十分にとれない。
【００１３】
そこで、ソース・ドレイン層１０７、１０８の不純物濃度に着目し、不純物濃度（リン濃度）が異なるソース・ドレイン層を備えた２つの薄膜トランジスタのゲート電圧（Ｖg）−ドレイン電流（Ｉd）特性（Ｖds＝＋１０Ｖ）を測定したグラフを図１２に示す。グラフ（１）はリン濃度が１．９×１０20／ｃｍ3のソース・ドレイン層（低濃度不純物層とする）、グラフ（２）はリン濃度が３．９×１０21／ｃｍ3のソース・ドレイン層（高濃度不純物層とする）を備えた薄膜トランジスタのグラフである。
【００１４】
【特許文献１】特開平８−１７２１９５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
しかし、図１２のグラフに示すように、ソース・ドレイン層１０７、１０８のリン濃度が低い薄膜トランジスタ（１）では、リン濃度が高い薄膜トランジスタと比較して、オフ電流が低く、オフ特性には優れているものの、オン電流も低く、オン特性が十分ではない。このため、この薄膜トランジスタを表示素子に用いた場合、十分なスイッチング動作が行えない。また、この薄膜トランジスタを駆動トランジスタとして用いた場合には、駆動電流の低下が懸念され、表示品位が著しく低下する可能性がある。一方、ソース・ドレイン層１０７、１０８のリン濃度が高い薄膜トランジスタ（２）では、リン濃度が低い薄膜トランジスタと比較して、オン電流が高く、オン特性には優れているものの、オフ電流も高く、十分なオフ特性が得られない。このため、この薄膜トランジスタを表示素子に用いた場合、リーク電流が大きくなり、表示品位が著しく低下する可能性がある。このように、オン特性とオフ特性はトレードオフの関係があり、両方の特性を両立することは難しい。
【００１６】
以上のことから、本発明は、オン／オフ比の高い薄膜トランジスタおよびその製造方法ならびに表示装置を提供することを目的とする。
【課題を解決するための手段】
【００１７】
上述したような目的を達成するために、本発明の薄膜トランジスタは、基板上に、ゲート電極と、ゲート絶縁膜と、チャネル層と、ソース・ドレイン層とをこの順またはこれと逆の順に積層してなる薄膜トランジスタにおいて、ソース・ドレイン層は、チャネル層側が他方より低濃度となるように不純物が含有されたシリコン層で構成されていることを特徴としている。
【００１８】
このような薄膜トランジスタによれば、ソース・ドレイン層が、チャネル層側が他方より低濃度となるように不純物が含有されたシリコン層で構成されることで、発明の実施の形態において詳細に説明するように、背景技術で説明したソース・ドレイン層の不純物濃度が高濃度または低濃度で一定である薄膜トランジスタと比較して、オフ電流が低減するとともにオン電流が増大し、オン／オフ比が増大することが確認された。
【００１９】
また、本発明は、このような薄膜トランジスタの製造方法でもあり、基板上に、ゲート電極と、ゲート絶縁膜と、チャネル層と、ソース・ドレイン層とをこの順またはこれと逆の順に積層してなる薄膜トランジスタの製造方法において、ソース・ドレイン層の不純物濃度により、薄膜トランジスタの特性を制御することを特徴としている。
【００２０】
このような薄膜トランジスタの製造方法によれば、ソース・ドレイン層の不純物濃度により、薄膜トランジスタの特性を制御することから、例えばチャネル層側が他方より低濃度となるように不純物が含有されたシリコン層からなるソース・ドレイン層を備えた構成の薄膜トランジスタが形成される。
【００２１】
さらに、本発明は、上記薄膜トランジスタを備えた表示装置でもあり、基板上にゲート電極と、ゲート絶縁膜と、チャネル層と、ソース・ドレイン層とをこの順またはこれと逆の順に積層してなる薄膜トランジスタと、この薄膜トランジスタに接続された表示素子とを基板上に配列形成してなる表示装置において、ソース・ドレイン層は、チャネル層側が他方より低濃度となるように不純物が含有されたシリコン層で構成されていることを特徴としている。
【００２２】
このような表示装置によれば、上記薄膜トランジスタを備えていることから、オフ電流が低減するとともにオン電流が増大することで、オン／オフ比が増大する。
【発明の効果】
【００２３】
以上説明したように、本発明の薄膜トランジスタおよびこの薄膜トランジスタを備えた表示装置によれば、オフ電流が低減するとともにオン電流が増大し、オン／オフ比が増大することから、オフ電流の低減により、リーク電流が抑制される。また、オン電流の増大により、十分なスイッチング動作が得られるとともに、駆動電流を増大させることができ、キャリア移動度を向上させることができる。したがって、薄膜トランジスタの電気的特性を向上させることができるとともに、表示装置の高性能化を図ることができる。
【００２４】
また、本発明の薄膜トランジスタの製造方法によれば、背景技術で説明したソース・ドレイン層の不純物濃度が高濃度または低濃度で一定である薄膜トランジスタと比較して、オン／オフ比の増大した薄膜トランジスタを得ることができる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の実施の形態について詳細に説明する。
【００２６】
（第１実施形態）
図１は、第１実施形態の薄膜トランジスタを説明する断面構成図である。この図に示す薄膜トランジスタ１は、ボトムゲート型のｎ型の薄膜トランジスタであり、ガラス等の絶縁性基板からなる基板２上に、例えばモリブデンからなる帯状のゲート電極３がパターン形成されている。このゲート電極３としては、上記モリブデン以外であっても、結晶化工程を行う際の熱で変質しにくい高融点金属であれば、特に限定されるものではない。
【００２７】
また、このゲート電極３を覆う状態で、例えばシリコン酸化膜からなるゲート絶縁膜４が形成されている。このゲート絶縁膜４は、シリコン酸化膜の他に、シリコン窒化膜、シリコン酸窒化膜またはこれらの積層膜で構成される。
【００２８】
さらに、このゲート絶縁膜４上には、ゲート電極３を覆う状態で、例えば非晶質シリコンからなるチャネル層５がパターン形成されている。なお、チャネル層５は、微結晶シリコンで構成されていてもよい。そして、上記チャネル層５上のゲート電極３の上方には、例えばシリコン窒化膜等の絶縁材料からなるチャネル保護層６が設けられている。このチャネル保護層６は、後述する製造方法において、チャネル保護層６の上層に形成されるソース・ドレイン層をエッチングによりパターン形成する際のエッチングストッパ層として機能する。そして、このチャネル保護層６が設けられていることにより、上記エッチングによるチャネル層５の腐食が防止される。チャネル保護層６としては、上記シリコン窒化膜のほかにシリコン酸化膜、シリコン酸窒化膜またはこれらの積層膜が用いられる。
【００２９】
また、上記チャネル層５上には、上記チャネル保護層６の両端部上に一部を積層させたソース層７とドレイン層８とが、互いに分離された状態で、パターン形成されている。そして、本発明の特徴的な構成として、ソース・ドレイン層７、８には、チャネル層５に向かって低濃度となるような濃度勾配を有して不純物が含有されている。上記不純物としては、例えばリンからなるｎ型不純物が用いられることとする。ただし、ｎ型不純物としては、上記に限定されるものではなく、他の第V族の元素であってもよい。
【００３０】
ここでは、ソース・ドレイン層７、８が、チャネル層５側から、第１シリコン層７ａ、８ａと、第１シリコン層７ａ、８ａよりも不純物濃度が高い第２シリコン層７ｂ、８ｂとが順次積層された２層構造で構成されることとする。これにより、不純物濃度の低い第１シリコン層７ａ、８ａがチャネル層５側に配置された状態となる。ソース・ドレイン層７、８を上述したような構成とすることで、後述するように、一定の濃度の不純物を含有するソース・ドレイン層を備えた薄膜トランジスタと比較して、薄膜トランジスタのオフ電流が低くなり、オン電流が増大することが確認された。これにより、チャネル層５側に配置される低濃度のｎ型不純物を含む第１シリコン層７ａ、８ａにより薄膜トランジスタのオフ特性が制御され、ソース・ドレイン電極９、１０側に配置される高濃度のｎ型不純物を含む第２シリコン層７ｂ、８ｂにより薄膜トランジスタのオン特性が制御されることが示唆された。
【００３１】
ここで、リン濃度の異なるソース・ドレイン層を備えた薄膜トランジスタのオフ電流とオン電流を測定したグラフを図２（ａ）、（ｂ）に示す。例えば、リン濃度を１×１０21／ｃｍ3とした場合のオン電流を上記グラフに当てはめて換算すると、オン電流は３．０×１０-6Ａ、オフ電流は１．４×１０-12Ａとなり、その結果、オン／オフ比２．１×１０6程度のＴＦＴ素子が得られる。第１シリコン層７ａ、８ａのリン濃度を１×１０21／ｃｍ3以下、第２シリコン層７ｂ、８ｂのリン濃度を１×１０21／ｃｍ3より大きくすれば、さらにオン／オフ比の高いＴＦＴ素子を得ることができる。
【００３２】
上記第１シリコン層７ａ、８ａ、第２シリコン層７ｂ、８ｂの濃度は、第１シリコン層７ａ、８ａの方が第２シリコン層７ｂ、８ｂよりも低濃度であれば、所望するＴＦＴ素子に合わせて選択すればよく、特に規定する必要は無い。ただし、一般的には、表示品位の低下を防ぐには、１．０×１０-12Ａ以下程度のオフ特性は必要であり、図２（ａ）のグラフから換算すると、第１シリコン層７ａ、８ａのリン濃度は２．０×１０12／ｃｍ3以下が望ましい。
【００３３】
また、背景技術で説明したように、微結晶シリコン層は非晶質シリコン層よりもオフ特性に優れ、非晶質シリコン層は微結晶シリコン層よりもオン特性に優れていることから、第１シリコン層７ａ、８ａは微結晶シリコン層、第２シリコン層７ｂ，８ｂは非晶質シリコン層で構成されることがさらに好ましく、これによってもオン／オフ比の改善が認められる。
【００３４】
一方、上述したように構成されたソース層７上およびドレイン層８上に、それぞれ一部を積層させた状態で、上記ゲート絶縁膜４上に、ソース電極９およびドレイン電極１０がパターン形成されている。また、この状態の基板２の表面全域を覆う状態で、パッシベーション膜１１が設けられている。
【００３５】
ここで、図３には、上述したような構成の薄膜トランジスタについて、ゲート電圧（Ｖg）−ドレイン電流（Ｉd）特性（Ｖds＝＋１０Ｖ）を測定した結果を示す。
【００３６】
ここで、グラフ（１）は、上記実施形態で説明したチャネル層５側（下部側）にリン濃度が１．９×１０20／ｃｍ3の第１シリコン層７ａ、８ａ、ソース・ドレイン電極９、１０側（上部側）にリン濃度が３．９×１０21／ｃｍ3の第２シリコン層７ｂ、８ｂが配置された２層構造のソース・ドレイン層７、８を有する薄膜トランジスタの測定結果である。この薄膜トランジスタでは第１シリコン層７ａ、８ａを５０ｎｍの膜厚で、第２シリコン層７ｂ、８ｂを５０ｎｍの膜厚で形成した。
【００３７】
また、グラフ（２）は、ソース・ドレイン層７、８をリン濃度１．９×１０21／ｃｍ3で１００ｎｍの膜厚で形成した薄膜トランジスタの測定結果である。
【００３８】
なお、各薄膜トランジスタにおけるドレイン電流値の測定は、ゲート電圧をマイナス方向とプラス方向とに連続してシフトさせながらモニターした。
【００３９】
まず、図３のグラフ（１）、（２）から、（２）本発明が適用されていない高濃度で一定のリン濃度を持つソース・ドレイン層を有する薄膜トランジスタについての測定結果と比較して、（１）本発明を適用した薄膜トランジスタについての測定結果は、オフ電流が低減するとともに、オン電流が増大することが確認された。これにより、（１）の薄膜トランジスタは、（２）の薄膜トランジスタと比較してオン／オフ比が増大していることが確認された。
【００４０】
また、図４（ａ）には、上述したような構成の別の薄膜トランジスタについて、ゲート電圧（Ｖg）−ドレイン電流（Ｉd）特性（Ｖds＝＋１０Ｖ）を測定した結果を示す。また、図４（ｂ）は、図４（ａ）のグラフのオン部Ｘの拡大図、図４（ｃ）は、図４（ａ）のグラフのオフ部Ｙの拡大図である。
【００４１】
図４に示すグラフ（１）（２）ともに、上記実施形態で説明した異なるリン濃度のシリコン層を積層してなるソース・ドレイン層７、８を有する薄膜トランジスタの測定結果である。グラフ（１）（２）において、ソース・ドレイン電極９、１０側（上部側）の第２シリコン層７ｂ、８ｂには、１．７×１０21／ｃｍ3のリン濃度のシリコン層が配置されている。
【００４２】
チャネル層５側（下部側）には、グラフ（１）ではリン濃度が５．５×１０20／ｃｍ3の第１シリコン層７ａ、８ａを配置し、グラフ（２）ではリン濃度が７．０×１０20／ｃｍ3の第１シリコン層７ａ、８ａを配置している。これらの薄膜トランジスタでは第１シリコン層７ａ、８ａを５０ｎｍの膜厚で、第２シリコン層７ｂ、８ｂを５０ｎｍの膜厚で形成している。
【００４３】
なお、各薄膜トランジスタにおけるドレイン電流値の測定は、ゲート電圧をマイナス方向とプラス方向とに連続してシフトさせながらモニターした。
【００４４】
図４（ｂ）に示すように、グラフ（１）、（２）に示す薄膜トランジスタは、第２シリコン層７ｂ、８ｂのリン濃度が等しいため、オン電流は８．０×１０-6（Ａ）で同等となっている。一方、グラフ（１）、（２）に示す薄膜トランジスタでは、第１シリコン層７ａ、８ａのリン濃度が異なっているので、オフ特性に違いが現れている。すなわち、第一シリコン層のリン濃度は（１）は、５．５×１０20／ｃｍ3、（２）は７．０×１０20／ｃｍ3で（１）＜（２）の関係になっており、その結果、オフ電流もグラフ（１）は、８．７×１０-14（Ａ）、グラフ（２）は１．０×１０-13（Ａ）で、リン濃度の量に対応し（１）＜（２）となっている。
【００４５】
これらの薄膜トランジスタについての測定結果は、本発明の意図するリン濃度に対応して、オフ電流が低減することができ、これにより、（１）の薄膜トランジスタは、（２）の薄膜トランジスタと比較してオン／オフ比が増大している。
【００４６】
以上のように、本実施形態の薄膜トランジスタによれば、オフ電流が低減するとともにオン電流が増大し、オン／オフ比が増大することから、オフ電流の低減により、リーク電流が抑制されるとともに、オン電流の増大により、十分なスイッチング動作が得られ、駆動電流を増大させることができるとともに、キャリア移動度を向上させることができる。したがって、薄膜トランジスタの電気的特性を向上させることができる。
【００４７】
また、本実施形態によれば、リン濃度を制御することで、自在にＴＦＴ素子の特性をコントロールすることができ、オン特性を大きくでき、オフ特性を小さくすることが、別々に制御ができる。その結果、プロセス上の自由度が大きくでき、本発明によるメリットは大きい。
【００４８】
なお、ここでは、ソース・ドレイン層７、８が第１シリコン層７ａ、８ａと第１シリコン層７ａ、８ａよりも高濃度の不純物を含む第２シリコン層７ｂ、８ｂとからなる２層構造で構成された例について説明したが、本発明はこれに限定されず、チャネル層５に向かって低濃度となるような濃度勾配を有してｎ型不純物が含有されていれば、ソース・ドレイン層７、８は３層以上で構成されてもよい。また、チャネル層５に向かって連続的に低濃度となるような濃度勾配を有して不純物が含有された単層構造であってもよい。
【００４９】
さらに、上記実施形態では、チャネル層５上のゲート電極３の上方に、チャネル保護層６が設けられた例について説明したが、図５に示すように、チャネル保護層６（前記図１参照）が設けられていない場合でも、本発明は適用可能である。この場合には、ソース・ドレイン電極９、１０だけでなく、チャネル層５を覆う状態でパッシベーション膜１１が設けられる。ただし、チャネル保護層６が設けられた方が、ソース・ドレイン電極９、１０およびソース・ドレイン層７、８をエッチングによりパターン形成する際のエッチングによるチャネル層５の腐食が防止されるため、好ましい。
【００５０】
次に、このような薄膜トランジスタ１を用いた表示装置の一構成例を、有機ＥＬディスプレイを例にとり、図６を用いて説明する。尚、図６においては、薄膜トランジスタ１の詳細な構成の図示は省略した。
【００５１】
表示装置２０は、基板２の薄膜トランジスタ１の形成面側を覆う層間絶縁膜２１上に、各薄膜トランジスタ１に接続された発光素子（ここでは有機ＥＬ素子）２２を配列形成してなる。各有機ＥＬ素子２２は、層間絶縁膜２１に形成された接続孔２１ａを介して薄膜トランジスタ１に接続された下部電極２３を備えている。これらの下部電極２３は、画素毎にパターニングされており、その周囲が絶縁膜パターン２４で覆われて中央部のみが広く露出した状態となっている。また、各下部電極２３の露出部上には、それぞれパターニングされた状態で、少なくとも発光層を備えた有機層２５が積層されている。この発光層は、当該発光層に注入された正孔と電子との再結合によって発光を生じる有機材料からなることとする。そして、このようにパターニングされた各有機層２５と絶縁膜パターン２４との上方に、下部電極２３との間に絶縁性が保たれた状態で上部電極２６が配置形成されている。
【００５２】
この表示装置２０において、下部電極２３は陽極（または陰極）として用いられ、上部電極２６は陰極（または陽極）として用いられる。そして、下部電極２３と上部電極２６との間に狭持された有機層２５に、下部電極２３と上部電極２６とから正孔と電子とを注入することにより、有機層２５の発光層部分において発光が生じる。尚、この表示装置２０が、上部電極２６側から発光光を取り出す上面発光型である場合、上部電極２６は光透過性の高い材料を用いて構成されることとする。一方、この表示装置２０が、基板２側から発光光を取り出す透過型である場合、基板２および下部電極２３は光透過性の高い材料を用いて構成されることとする。
【００５３】
このような構成の表示装置２０によれば、図１を用いて説明した構成の薄膜トランジスタ１を有機ＥＬ素子２２に接続させた構成としたことにより、薄膜トランジスタ１のオン／オフ比を増大させることができるとともに、キャリア移動度を向上させることができる。したがって、表示装置の高性能化を図ることができる。
【００５４】
また、ここでの図示は省略したが、有機ＥＬ素子２２を用いた表示装置２０における画素回路では、一つのピクセルにスイッチングトランジスタと、有機ＥＬ素子２２の発光を制御する駆動トランジスタが少なくとも２つ必要であり、このうち駆動トランジスタのオフ電流が低減されないと、輝度の不均一性が生じ、画質が悪くなる。しかしながら、上述したように、この駆動ＴＦＴとして用いられる薄膜トランジスタ１においては、オフ電流が低減されるため、表示面内における画質の均一化を図ることが可能になる。
【００５５】
なお、ここでは、表示装置２０として有機ＥＬディスプレイの例を用いて説明したが、表示装置２０は有機ＥＬディスプレイに限定されず、例えば液晶表示ディスプレイであってもよい。ただし、上記薄膜トランジスタを有機ＥＬディスプレイの特に駆動トランジスタに用いることで、上述したような効果が得られるため、好ましい。
【００５６】
＜製造方法＞
次に、上述した構成の薄膜トランジスタ１の製造方法およびこれに続く表示装置の製造方法を説明する。
【００５７】
まず、図７（ａ）に示すように、例えばスパッタリング法により、絶縁性基板からなる基板２上に、モリブデン膜を１００ｎｍの膜厚で成膜し、通常のフォトリソグラフィーとエッチングを行うことにより、ゲート電極３をパターン形成する。その後、ゲート電極３を覆う状態で、基板２上に、プラズマＣＶＤ法により、シリコン酸化膜からなるゲート絶縁膜４を例えば２９０ｎｍの膜厚に形成する。
【００５８】
次に、図７（ｂ）に示すように、ゲート絶縁膜４上に、例えば非晶質シリコンからなるチャネル層５を３０ｎｍの膜厚で形成する。尚、チャネル層５として、微結晶シリコン層を用いる場合には、非晶質シリコン層を形成した後、例えばレーザーアニール等の方法により微結晶化してもよい。
【００５９】
次いで、図７（ｃ）に示すように、チャネル層５を覆う状態で、ゲート絶縁膜４上に、シリコン窒化膜を２００ｎｍの膜厚で形成し、通常のフォトリソグラフィーとエッチングを行うことにより、チャネル層５上に、ゲート電極３上を覆うチャネル保護層６をパターン形成する。このエッチングとしては、例えば弗化水素酸からなる溶液を用いたウェットエッチングを行うことができる。
【００６０】
次に、チャネル保護層６を覆う状態で、チャネル層５上に、リンからなるｎ型不純物を含有する第１シリコン層ａと、第１シリコン層ａよりも高濃度のｎ型不純物を含有する第２シリコン層ｂとをこの順に積層形成する。この場合、例えば成膜ガスとしてモノシランと水素を用い、ｎ型の不純物としてホスフィンを用いたプラズマＣＶＤ法により、第１シリコン層ａと第２シリコン層ｂとを連続して成膜する。これにより、第１シリコン層ａを成膜した後、一旦放電を停止し、例えばホスフィンのガス流量を増加することで、第１シリコン層ａよりもリン濃度の高い第２シリコン層ｂを連続して成膜することができる。なお、ガス流量以外の圧力、放電パワー等の成膜パラメーターは適宜設定されることとする。
【００６１】
ここで、上記ｎ型微結晶シリコン層ａと、ｎ型非晶質シリコン層ｂの膜厚は、成膜装置で制御可能であり、カバレッジ性よく成膜できる程度の膜厚、例えば１０ｎｍ以上であればよく、ここでは、例えば第１シリコン層ａが５０ｎｍ、第２シリコン層ｂが５０ｎｍであることとする。
【００６２】
ここで、例えば、リン濃度を１．０×１０21／ｃｍ3程度にするためには、ホスフィン（ＰＨ3）/水素（Ｈ2）（希釈率１vol％）とモノシラン（ＳｉＨ4）の流量比を０．０１程度にすればよい。また、ホスフィンとモノシランの総ガス量により、比率が同じでもリン濃度は異なる場合があるので、適宜ガス流量を選択する必要がある。また、第１シリコン層ａを微結晶シリコン層、第２シリコン層ｂを非晶質シリコン層とする場合には、微結晶シリコン層からなる第１シリコン層ａを成膜する際に、非晶質シリコン層からなる第２シリコン層ｂの成膜条件に比べ、モノシランに対する水素の流量比を大きくすることで、微結晶化され易くなり、より好ましい。
【００６３】
また、このような連続成膜を行う場合には、第１シリコン層ａから第２シリコン層ｂにかけて、連続的に不純物濃度が変化するように制御してもよい。これにより、チャネル層５に向かって連続的に低濃度となるような濃度勾配を有して不純物が含有されたシリコン層が形成される。そして、後工程でこのシリコン層をパターニングすることで、チャネル層５に向かって連続的に低濃度となるような濃度勾配を有して不純物が含有された単層構造からなるソース・ドレイン層を形成してもよい。
【００６４】
なお、ここでは、プラズマＣＶＤ法により、ｎ型不純物を含む第１シリコン層ａ、第２シリコン層ｂを成膜することとしたが、ｎ型不純物を含まない状態で第１シリコン層ａを成膜した後、イオン注入により第１シリコン層ａにｎ型不純物を導入し、その後、ｎ型不純物を含まない状態で第２シリコン層ｂを成膜した後、イオン注入により第２シリコン層ａに第１シリコン層ａよりも高濃度のｎ型不純物を導入してもよい。ただし、ｎ型不純物の濃度の制御を考慮すると、プラズマＣＶＤ法による成膜の際にｎ型不純物を導入した方が好ましい。
【００６５】
その後、図７（ｄ）に示すように、フォトリソグラフィーとエッチング工程を経て、第２シリコン層ｂ、第１シリコン層ａおよびその下層のチャネル層５を島状にパターニングする。この際、ゲート電極３へのコンタクトホール（図示省略）を形成する。
【００６６】
次に、図８（ｅ）に示すように、パターニングされた上記第２シリコン層ｂ、第１シリコン層ａおよびチャネル層５を覆う状態で、例えばチタン／アルミニウム／チタンからなる３層金属層を５０ｎｍ／１００ｎｍ／５０ｎｍの膜厚で成膜した後、フォトリソグラフィーとエッチング工程を経て、上記３層金属層からなるソース電極９およびドレイン電極１０を形成する。この際、ゲート電極３中央部上方のチャネル層５上において、ソース電極９−ドレイン電極１０間を分離するとともに、上記第２シリコン層ｂ、第１シリコン層ａをパターニングして、ソース層７とドレイン層８を形成する。これにより、ソース層７は、第１シリコン層７ａと第２シリコン層７ｂとがこの順に積層された状態となり、ドレイン層８は、第１シリコン層８ａと第２シリコン層８ｂとがこの順に積層された状態となる。また、このエッチングにおいては、上記チャネル保護層６がエッチングストッパ層として機能する。
【００６７】
その後、図８（ｆ）に示すように、この状態の基板２上の全域を覆う状態で、例えばシリコン窒化膜からなるパッシベーション膜１１を２００ｎｍの膜厚で形成する。続いて、ドレイン電極１０へのコンタクトホール（図示省略）を形成する。
【００６８】
そして、このような薄膜トランジスタ１を備えた表示装置を製造する場合には、引き続き次の工程を行う。すなわち、図５に示したように、薄膜トランジスタ１が設けられた基板２上を層間絶縁膜２１で覆い、この層間絶縁膜２１に、薄膜トランジスタ１に接続された接続孔２１ａを形成する。その後、層間絶縁膜２１上に接続孔２１ａを介して薄膜トランジスタ１に接続された下部電極２３をパターン形成する。次に、この下部電極２３の周囲を絶縁膜パターン２４で覆った後、絶縁膜パターン２４から露出する下部電極２３上に少なくとも発光層を含む有機層２５を積層形成する。次に、有機層２５と絶縁膜パターン２４とを覆う状態で、上部電極２６を形成する。これにより、下部電極２３によって薄膜トランジスタ１に接続された有機ＥＬ素子２２を形成する。
【００６９】
このような製造方法により、第１実施形態の薄膜トランジスタ１およびこれを用いた表示装置を作製することが可能になる。
【００７０】
＜第２実施形態＞
（薄膜トランジスタ）
図９は、第２実施形態の薄膜トランジスタを説明する断面図である。この図に示す薄膜トランジスタ１’は、トップゲート型の薄膜トランジスタであり、基板２上にパターン形成されたソース電極９およびドレイン電極１０に積層させてソース層７およびドレイン層８が設けられている。そして、本発明に特徴的な構成として、このソース・ドレイン層７、８には、チャネル層５に向かって低濃度となるような濃度勾配を有して不純物が含有されている。具体的には、ソース層７は、ソース電極９を覆う第２シリコン層７ｂとこの上部の第１シリコン層７ａとで構成された２層構造となっており、ドレイン層８は、ドレイン電極１０を覆う第２シリコン層８ｂとこの上部の第１シリコン層８ａとで構成された２層構造となっている。これにより、チャネル層５側には第２シリコン層７ｂ、８ｂよりも低濃度のｎ型不純物を含む第１シリコン層７ａ、８ａが配置される。
【００７１】
そして、このソース層７およびドレイン層８の端部に両端を重ねる状態でチャネル層５が設けられている。さらに、このチャネル層５上には、ゲート絶縁膜４を介して、ゲート電極３が形成されている。また、この状態の基板２の表面全域には、パッシベーション膜１１が設けられている。
【００７２】
このような構成の薄膜トランジスタ１’であっても、第１実施形態と同様に、ソース・ドレイン層７、８を、チャネル層５側に第１シリコン層７ａ、８ａ、ソース・ドレイン電極９、１０側に第２シリコン層７ｂ、８ｂが配置された２層構造としたことにより、第１実施形態の薄膜トランジスタ１と同様の効果を得ることができる。
【００７３】
なお、ここでは、ソース・ドレイン層７、８が第１シリコン層７ａ、８ａと、第２シリコン層７ｂ、８ｂとからなる２層構造で構成される例について説明したが、第１実施形態と同様にチャネル層５に向かって低濃度となるような濃度勾配を有して不純物が含有されていれば、３層以上で構成されていてもよく、単層構造であってもよい。
【００７４】
（表示装置）
また、このような薄膜トランジスタ１’を用いた表示装置の構成としては、図５を用いて説明した表示装置を例示することができ、第１実施形態と同様の効果を得ることができる。
【００７５】
（製造方法）
次に、上述した構成の薄膜トランジスタ１’の製造方法およびこれに続く表示装置の製造方法を説明する。
【００７６】
まず、基板２上に、ソース電極９およびドレイン電極１０をパターン形成する。
【００７７】
次に、プラズマＣＶＤ法により、ｎ型不純物を含む第２シリコン層を成膜した後、第２シリコン層上に第２シリコン層よりも低濃度の不純物を含む第１シリコン層を成膜する。尚、以上のような第２シリコン層の成膜と第１シリコン層の成膜とは連続させて行ってもよい。そして、このような連続成膜を行う場合には、第２シリコン層から第１シリコン層にかけて、連続的に不純物濃度が変化するように成膜条件を制御してもよい。これにより、後述するソース・ドレイン層を構成する第２シリコン層と第１シリコン層とは、連続して積層された膜となる。その後、これらをパターニングすることにより、第２シリコン層７ｂ、８ｂと第１シリコン層７ａ、８ａとがこの順に積層されたソース・ドレイン層７、８を形成する。
【００７８】
なお、ここでは、プラズマＣＶＤ法により、ｎ型不純物を含む状態で、第１シリコン層と第２シリコン層とを成膜する例について説明したが、第１実施形態で説明したように、ｎ型不純物を含まない状態で、第１シリコン層と第２シリコン層とを成膜し、成膜後にイオン注入によりｎ型不純物を導入しても構わない。
【００７９】
次いで、ソース層７およびドレイン層８、さらにはソース電極１０およびドレイン電極１１を覆う状態で、不純物を含有しない非晶質シリコン層からなるチャネル層５を形成する。
【００８０】
次に、チャネル層５を島状にパターニングする。これにより、チャネル層５の両端をソース層７およびドレイン層８上に積層させた形状とする。その後、チャネル層５を覆う状態で、例えばプラズマＣＶＤ法により、酸化シリコンからなるゲート絶縁膜４を形成する。
【００８１】
次に、チャネル層５の上方に、ソース層７およびドレイン層８に両端を重ねる状態で、ゲート電極３をパターン形成する。その後、ゲート電極３を覆う状態で、ゲート絶縁膜４上にパッシベーション膜１１を成膜する。
【００８２】
以上のようにして、トップゲート構造の薄膜トランジスタ１’が形成される。
【００８３】
そして、このような薄膜トランジスタ１’を備えた表示装置を製造する場合の引き続きの工程は、第１実施形態で説明した工程と同様に行うこととする。
【００８４】
以上により、第２実施形態の薄膜トランジスタ１’およびこれを用いた表示装置を作成することが可能になる。
【００８５】
なお、上述した第１実施形態および第２実施形態ではｎチャネル型（ｎ型）の薄膜トランジスタについて説明したが、ｐチャネル型（ｐ型）の薄膜トランジスタであっても、同様の効果を奏する。この場合には、例えば、ホウ素や、他のIII族元素からなるｐ型不純物が用いられる。
【図面の簡単な説明】
【００８６】
【図１】本発明の第１実施形態に係る薄膜トランジスタの構成を示す断面図である。
【図２】リン濃度の異なるソース・ドレイン層を備えた薄膜トランジスタのオフ電流（ａ）とオン電流（ｂ）を測定したグラフである。
【図３】本発明の第１実施形態に係る薄膜トランジスタの電流電圧特性を示すグラフである。
【図４】本発明の第１実施形態に係る薄膜トランジスタの電流電圧特性を示すグラフ（ａ）、オン部の拡大図（ｂ）、オフ部の拡大図（ｃ）である。
【図５】本発明の第１実施形態に係る薄膜トランジスタの他の例を示す断面図である。
【図６】本発明の第１実施形態の薄膜トランジスタを備えた表示装置の構成を示す断面図である。
【図７】本発明の第１実施形態に係る薄膜トランジスタの製造方法を示す製造工程断面図（その１）である。
【図８】本発明の第１実施形態に係る薄膜トランジスタの製造方法を示す製造工程断面図（その２）である。
【図９】本発明の第２実施形態に係る薄膜トランジスタの構成を示す断面図である。
【図１０】従来の薄膜トランジスタの構成を示す断面図である。
【図１１】ソース・ドレイン層に微結晶シリコン層と非晶質シリコン層とをそれぞれ用いた場合の薄膜トランジスタの電流電圧特性を示すグラフである。
【図１２】ソース・ドレイン層に高濃度不純物層と低濃度不純物層とをそれぞれ用いた場合の薄膜トランジスタの電流電圧特性を示すグラフである。
【符号の説明】
【００８７】
１，１’…薄膜トランジスタ、２…基板、３…ゲート電極、４…ゲート絶縁膜、５…チャネル層、７…ソース層、８…ドレイン層、ａ，７ａ，８ａ…第１シリコン層、ｂ，７ｂ，８ｂ…第２シリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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