(57)【要約】【課題】縦型輸送電界効果トランジスタのための半導体構造を形成する方法を提供。【解決手段】基板の上面に配置された複数のフィンを形成することと、置換金属ゲート（ＲＭＧ）・プロセスを使用して複数のフィンから１つまたは複数の縦型輸送電界効果トランジスタ（ＶＴＦＥＴ）を形成することとを含む。ＶＴＦＥＴのうちの所与の１つの少なくとも１つのフィンを囲むゲートが、ゲート・コンタクト金属層に配置されたゲート自己整合コンタクト（ＳＡＣ）・キャッピング層を含み、ゲート・コンタクト金属層が、少なくとも１つのフィンの端部に隣接して配置される。【選択図】図４５
2021509536.tif 000002
【特許請求の範囲】
【請求項１】
半導体構造を形成する方法であって、
基板の上面に配置された複数のフィンを形成することと、
置換金属ゲート（ＲＭＧ）・プロセスを使用して前記複数のフィンから１つまたは複数の縦型輸送電界効果トランジスタ（ＶＴＦＥＴ）を形成することとを含み、
前記ＶＴＦＥＴのうちの所与の１つの少なくとも１つのフィンを囲むゲートが、ゲート・コンタクト金属層に配置されたゲート自己整合コンタクト（ＳＡＣ）・キャッピング層を含み、前記ゲート・コンタクト金属層が、前記少なくとも１つのフィンの端部に隣接して配置される方法。
【請求項２】
前記１つまたは複数のＶＴＦＥＴを形成することが、
前記複数のフィンを囲む前記基板の前記上面に配置された下部ソース／ドレイン領域を形成することと、
前記下部ソース／ドレイン領域に配置された下部スペーサを形成することとを含む、請求項１に記載の方法。
【請求項３】
前記１つまたは複数のＶＴＦＥＴを形成することが、
前記下部スペーサおよび前記複数のフィンの側壁に配置された酸化物層を形成することと、
前記酸化物層に配置されたダミー・ゲートを形成することと、
前記複数のフィンの上面より下方で前記ダミー・ゲートに凹部形成することと、
前記酸化物層の露出部分を除去することと、
前記ダミー・ゲートおよび前記複数のフィンに配置された上部スペーサを形成することとをさらに含む、請求項２に記載の方法。
【請求項４】
前記１つまたは複数のＶＴＦＥＴを形成することが、
前記複数のフィンの上部に上部接合部を形成することと、
前記上部スペーサに配置された酸化物層を形成することと、
前記酸化物層に配置されたライナを形成することと、
前記ライナに配置された層間誘電体層を形成することとをさらに含む、請求項３に記載の方法。
【請求項５】
前記１つまたは複数のＶＴＦＥＴを形成することが、
前記複数のフィンの各々の前記上部接合部の上面を露出させるように前記層間誘電体層に上部ソース／ドレイン開口部を形成することと、
前記上部接合部に配置された上部ソース／ドレイン領域を形成することと、
前記上部ソース／ドレイン領域に配置された上部ソース／ドレイン・コンタクト金属層を形成することと、
前記層間誘電体の上面より下方で前記上部ソース／ドレイン・コンタクト金属層に凹部形成することと、
前記凹部形成された上部ソース／ドレイン・コンタクト金属層に配置された上部ソース／ドレインＳＡＣキャッピング層を形成することとを含む、請求項４に記載の方法。
【請求項６】
前記１つまたは複数のＶＴＦＥＴを形成することが、
前記ダミー・ゲートに配置された前記上部スペーサの一部を露出させるように前記層間誘電体層にゲート開口部を形成することと、
前記層間誘電体層の前記開口部の側壁にライナを堆積させることと、
前記ダミー・ゲートの一部を露出させるように前記上部スペーサの前記露出部分をエッチングすることと、
前記ダミー・ゲートを除去することと、
前記１つまたは複数のフィンを囲むゲート誘電体を形成し、かつ前記ゲート誘電体を囲む金属ゲート導体を形成するように前記置換金属ゲート・プロセスを行うことと、
前記層間誘電体層の前記ゲート開口部の残りの部分に前記ゲート・コンタクト金属層を充填することと、
前記層間誘電体層の前記上面より下方で前記ゲート・コンタクト金属層に凹部形成することと、
前記凹部形成されたゲート・コンタクト金属層に配置された前記ゲートＳＡＣキャッピング層を形成することとをさらに含む、請求項５に記載の方法。
【請求項７】
前記１つまたは複数のＶＴＦＥＴを形成することが、
前記下部ソース／ドレイン領域の前記上面の一部を露出させるように前記層間誘電体層に下部ソース／ドレイン開口部を形成することと、
前記下部ソース／ドレイン領域の前記上面の前記露出部分に配置された前記下部ソース／ドレイン開口部に下部ソース／ドレイン・コンタクト金属層を充填することと、
前記層間誘電体層の上面より下方で前記下部ソース／ドレイン・コンタクト金属層に凹部形成することと、
前記凹部形成された下部ソース／ドレイン・コンタクト層に配置された下部ソース／ドレインＳＡＣキャッピング層を形成することとをさらに含む、請求項６に記載の方法。
【請求項８】
前記１つまたは複数のＶＴＦＥＴを形成することが、
前記層間誘電体、前記上部ソース／ドレインＳＡＣキャッピング層、前記ゲートＳＡＣキャッピング層、および前記下部ソース／ドレインＳＡＣキャッピング層に配置された追加のライナを形成することと、
前記追加のライナに配置された追加の層間誘電体を形成することと、
前記上部ソース／ドレイン・コンタクト金属層、前記ゲート・コンタクト金属層、および前記下部ソース／ドレイン・コンタクト金属層の前記上面の一部を露出させるように、前記追加のライナ、前記追加の層間誘電体、前記上部ソース／ドレインＳＡＣキャッピング層、前記ゲートＳＡＣキャッピング層、および前記下部ソース／ドレインＳＡＣキャッピング層にビアを形成することと、
前記ビアに上部ソース／ドレイン・コンタクト、ゲート・コンタクト、および下部ソース／ドレイン・コンタクトを形成することとをさらに含む、請求項７に記載の方法。
【請求項９】
前記１つまたは複数のＶＴＦＥＴを形成することが、
少なくとも１つのシャロー・トレンチ絶縁領域を、前記複数のフィンの第１のサブセットと前記複数のフィンの少なくとも第２のサブセットとの間で前記基板および前記下部ソース／ドレイン領域に形成することをさらに含み、
前記ダミー・ゲートに凹部形成することが、
前記複数のフィンの前記第１のサブセットを囲む前記ダミー・ゲートの第１の部分に第１の深さまで凹部形成することと、
前記複数のフィンの前記第２のサブセットを囲む前記ダミー・ゲートの第２の部分に前記第１の深さより大きい第２の深さまで凹部形成することとを含み、
前記複数のフィンの前記第１のサブセットが、第１のチャネル長さを有するＶＴＦＥＴを形成し、
前記複数のフィンの前記第２のサブセットが、前記第１のチャネル長さより短い第２のチャネル長さを有するＶＴＦＥＴを形成する、請求項３に記載の方法。
【請求項１０】
前記ダミー・ゲートの前記第１の部分に凹部形成することと、前記ダミー・ゲートの前記第２の部分に凹部形成することとが、
前記少なくとも１つのシャロー・トレンチ絶縁領域に配置された前記ダミー・ゲートの上面を露出させるように前記ダミー・ゲート上のマスク層をパターニングすることと、
前記少なくとも１つのシャロー・トレンチ絶縁領域に配置された前記下部スペーサの一部を露出させるように前記ダミー・ゲートの前記露出部分を除去することと、
前記ダミー・ゲートの露出した側壁にライナを形成することとを含む、請求項９に記載の方法。
【請求項１１】
前記ダミー・ゲートが、前記複数のフィンの対を囲む共有ダミー・ゲートを含み、前記複数のフィンの各対が、
所与の相補型金属酸化膜半導体（ＣＭＯＳ）デバイスのｐ型電界効果トランジスタ（ＰＦＥＴ）および前記所与のＣＭＯＳデバイスのｎ型電界効果トランジスタ（ＮＦＥＴ）の一方のチャネルを形成する第１のフィンと、
前記所与のＣＭＯＳデバイスの前記ＰＦＥＴおよび前記ＮＦＥＴの他方のチャネルを形成する第２のフィンとを含む、請求項３に記載の方法。
【請求項１２】
前記１つまたは複数のＶＴＦＥＴを形成することが、
前記共有ダミー・ゲートに配置された上部スペーサに配置された層間誘電体層にゲート開口部をパターニングすることと、
前記上部スペーサの前記上面の一部を露出させるように前記層間誘電体層の一部を除去することと、
前記ゲート開口部の前記層間誘電体層の露出した側壁にライナを形成することと、
前記共有ダミー・ゲートを除去することとをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記１つまたは複数のＶＴＦＥＴを形成することが、
前記第１のフィンおよび前記第２のフィンを囲むゲート誘電体を形成することと、
前記ゲート誘電体、前記基板の前記上面、および前記層間誘電体層の前記露出した側壁に配置された前記ライナを囲む第１のゲート導体層を形成することと、
前記ゲート開口部の第１の部分および前記第１のフィンを囲む前記第１のゲート導体層を有機ポリマー層でブロックすることと、
前記有機ポリマー層により露出された前記第２のフィンを囲む前記第１のゲート導体層を除去することと、
前記有機ポリマー層を除去することと、
前記第２のフィンを囲む前記ゲート誘電体を囲む第２のゲート導体層を形成することとをさらに含む、請求項１２に記載の方法。
【請求項１４】
前記第１のゲート導体層および前記第２のゲート導体層に接触する前記ゲート開口部に前記ゲート・コンタクト金属層を充填することと、
前記層間誘電体の上面より下方で前記ゲート・コンタクト金属層に凹部形成することと、
前記凹部形成されたゲート・コンタクト金属層に配置された前記ゲートＳＡＣキャッピング層を形成することとをさらに含む、請求項１３に記載の方法。
【請求項１５】
半導体構造であって、
基板と、
前記基板の上面に配置された複数のフィンとを含み、前記複数のフィンが、置換金属ゲート（ＲＭＧ）・プロセスを使用して形成された１つまたは複数の縦型輸送電界効果トランジスタ（ＶＴＦＥＴ）のチャネルを含み、
前記ＶＴＦＥＴのうちの所与の１つが、前記複数のフィンのうちの少なくとも１つを囲むゲートを含み、前記所与のＶＴＦＥＴの前記ゲートが、ゲート・コンタクト金属層に配置されたゲート自己整合コンタクト（ＳＡＣ）・キャッピング層を含み、前記ゲート・コンタクト金属層が、前記少なくとも１つのフィンの端部に隣接して配置される半導体構造。
【請求項１６】
前記複数のフィンを囲む前記基板の前記上面に配置された下部ソース／ドレイン領域と、
前記下部ソース／ドレイン領域に配置された下部スペーサと、
前記複数のフィンを囲む前記ゲートと、
前記ゲートに配置された上部スペーサと、
前記複数のフィンの各々に配置された前記上部スペーサの一部に配置された上部ソース／ドレイン領域と、
前記上部ソース／ドレイン領域に配置された上部ソース／ドレイン・コンタクト金属層と、
前記上部ソース／ドレイン金属コンタクト層に配置された上部ソース／ドレインＳＡＣキャッピング層と、
前記下部ソース／ドレイン領域の一部に配置された下部ソース／ドレイン・コンタクト金属層と、
前記下部ソース／ドレイン金属コンタクト層に配置された下部ソース／ドレインＳＡＣキャッピング層とをさらに含む、請求項１５に記載の半導体構造。
【請求項１７】
前記複数のフィンのうちの少なくとも２つが異なる高さを有する、請求項１６に記載の半導体構造。
【請求項１８】
前記所与のＶＴＦＥＴの前記ゲートが、前記複数のフィンの対を囲む共有ゲートを含み、前記複数のフィンの各対が、
所与の相補型金属酸化膜半導体（ＣＭＯＳ）デバイスのｐ型電界効果トランジスタ（ＰＦＥＴ）および前記所与のＣＭＯＳデバイスのｎ型電界効果トランジスタ（ＮＦＥＴ）の一方のチャネルを形成する第１のフィンと、
前記所与のＣＭＯＳデバイスの前記ＰＦＥＴおよび前記ＮＦＥＴの他方のチャネルを形成する第２のフィンとを含む、請求項１６に記載の半導体構造。
【請求項１９】
前記共有ゲートが、前記第１のフィンを囲む第１のゲート導体と、前記第２のフィンを囲む第２のゲート導体とを含み、前記ゲート・コンタクト金属層が前記第１のゲート導体および前記第２のゲート導体に接触する、請求項１８に記載の半導体構造。
【請求項２０】
請求項１５ないし１９のいずれかに記載の半導体構造を含む集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体構造を形成するための技法に関する。より詳細には、本発明は、縦型輸送電界効果トランジスタ（ＶＴＦＥＴ）のための置換金属ゲート（ＲＭＧ）・プロセスの技法に関する。
【背景技術】
【０００２】
半導体および集積回路チップは、特にそのコストおよびサイズが減少し続けるにつれて、多くの製品において広く使用されるようになっている。構造的特徴のサイズを減少させること、または所与のチップ・サイズに合わせたより多くの構造的特徴を提供すること、あるいはその両方が引き続き求められている。一般的に、小型化により、低電力レベルかつ低コストで性能を高めることができる。現在の技術は、論理ゲート、電界効果トランジスタ（ＦＥＴ）、およびキャパシタなどのあるマイクロデバイスの原子レベルのスケーリングであるか、またはこれに近づいている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明は、縦型輸送電界効果トランジスタのための置換金属ゲート・プロセスによる、半導体構造を形成する方法、半導体構造、および集積回路を提供する。
【課題を解決するための手段】
【０００４】
本発明の一実施形態において、半導体構造を形成する方法が、基板の上面に配置された複数のフィンを形成することと、ＲＭＧプロセスを使用して複数のフィンから１つまたは複数のＶＴＦＥＴを形成することとを含む。ＶＴＦＥＴのうちの所与の１つの少なくとも１つのフィンを囲むゲートが、ゲート・コンタクト金属層に配置されたゲート自己整合コンタクト（ＳＡＣ）・キャッピング層を含み、ゲート・コンタクト金属層が、少なくとも１つのフィンの端部に隣接して配置される。
【０００５】
本発明の別の実施形態において、半導体構造が、基板と、基板の上面に配置された複数のフィンとを含み、複数のフィンが、ＲＭＧプロセスを使用して形成された１つまたは複数のＶＴＦＥＴのチャネルを含む。ＶＴＦＥＴのうちの所与の１つが、複数のフィンのうちの少なくとも１つを囲むゲートを含み、所与のＶＴＦＥＴのゲートが、ゲート・コンタクト金属層に配置されたゲートＳＡＣキャッピング層を含み、ゲート・コンタクト金属層が、少なくとも１つのフィンの端部に隣接して配置される。
【０００６】
本発明の別の実施形態において、集積回路が、基板と基板の上面に配置された複数のフィンとを含む１つまたは複数のＶＴＦＥＴを含み、複数のフィンが、ＲＭＧプロセスを使用して形成された１つまたは複数のＶＴＦＥＴのチャネルを含む。ＶＴＦＥＴのうちの所与の１つが、複数のフィンのうちの少なくとも１つを囲むゲートを含み、所与のＶＴＦＥＴのゲートが、ゲート・コンタクト金属層に配置されたゲートＳＡＣキャッピング層を含み、ゲート・コンタクト金属層が、少なくとも１つのフィンの端部に隣接して配置される。
【図面の簡単な説明】
【０００７】
【図１】本発明の一実施形態による、基板に配置された複数のフィンを含む半導体構造の側断面図である。
【図２】本発明の一実施形態による、下部ソース／ドレイン領域および下部スペーサの形成後の、図１の半導体構造の側断面図である。
【図３】本発明の一実施形態による、ダミー・ゲートの形成後の、図２の半導体構造の側断面図である。
【図４】本発明の一実施形態による、ダミー・ゲートの凹部形成後の、図３の半導体構造の側断面図である。
【図５】本発明の一実施形態による、上部スペーサの形成後の、図４の半導体構造の側断面図である。
【図６】本発明の一実施形態による、上部接合部の形成および活性化後の、図５の半導体構造の側断面図である。
【図７】本発明の一実施形態による、絶縁層の充填後の、図６の半導体構造の側断面図である。
【図８】本発明の一実施形態による、追加のスペーサおよび層間誘電体の形成後の、図７の半導体構造の側断面図である。
【図９】本発明の一実施形態による、上部ソース／ドレイン・コンタクトの形成のために接合部の上部を露出させるように開口した後の、図８の半導体構造の側断面図である。
【図１０】本発明の一実施形態による、上部ソース／ドレインの形成後の、図９の半導体構造の側断面図である。
【図１１】本発明の一実施形態による、上部ソース／ドレイン領域上に金属層を充填した後の、図１０の半導体構造の側断面図である。
【図１２】本発明の一実施形態による、金属層の凹部形成および上部ソース／ドレイン自己整合コンタクト・キャッピング層の形成後の、図１１の半導体構造の側断面図である。
【図１３】本発明の一実施形態による、上部ソース／ドレイン自己整合コンタクト・キャッピング層の形成後の、図１１の半導体構造の別の側断面図である。
【図１４】本発明の一実施形態による、ダミー・ゲートを開口するようにマスキングした後の、図１２および図１３の半導体構造の側断面図である。
【図１５】本発明の一実施形態による、ゲート開口部の側壁にライナを形成した後の、図１４の半導体構造の側断面図である。
【図１６】本発明の一実施形態による、ダミー・ゲートの除去後の、図１５の半導体構造の側断面図である。
【図１７】本発明の一実施形態による、置換金属ゲート・プロセス後の、図１６の半導体構造の側断面図である。
【図１８】本発明の一実施形態による、ゲート開口部に金属を充填した後の、図１７の半導体構造の側断面図である。
【図１９】本発明の一実施形態による、ゲート開口部における金属の凹部形成およびゲート自己整合コンタクト・キャッピング層の形成後の、図１８の半導体構造の側断面図である。
【図２０】本発明の一実施形態による、下部ソース／ドレイン領域を開口するようにマスキングした後の、図１９の半導体構造の側断面図である。
【図２１】本発明の一実施形態による、下部ソース／ドレイン領域の開口部に金属を充填し、下部ソース／ドレイン自己整合コンタクト・キャッピング層を形成した後の、図２０の半導体構造の側断面図である。
【図２２】本発明の一実施形態による、ライナおよび層間誘電体の形成後の、図２１の半導体構造の側断面図である。
【図２３】本発明の一実施形態による、コンタクトにアクセスするためのビアを形成した後の、図２２の半導体構造の側断面図である。
【図２４】本発明の一実施形態による、図２３の半導体構造の上面図である。
【図２５】本発明の一実施形態による、長チャネル領域および短チャネル領域にフィンを含む半導体構造の側断面図である。
【図２６】本発明の一実施形態による、ダミー・ゲートのパターニング後の、図２５の半導体構造の側断面図である。
【図２７】本発明の一実施形態による、ライナの形成後の、図２６の半導体構造の側断面図である。
【図２８】本発明の一実施形態による、ダミー・ゲートの凹部形成後の、図２７の半導体構造の側断面図である。
【図２９】本発明の一実施形態による、上部スペーサの形成後の、図２８の半導体構造の側断面図である。
【図３０】本発明の一実施形態による、上部接合部の形成後の、図２９の半導体構造の側断面図である。
【図３１】本発明の一実施形態による、絶縁層の充填ならびに追加のスペーサおよび層間誘電体の形成後の、図３０の半導体構造の側断面図である。
【図３２】本発明の一実施形態による、上部ソース／ドレイン・コンタクトの形成のために接合部の上部を露出させるように開口した後の、図３１の半導体構造の側断面図である。
【図３３】本発明の一実施形態による、上部ソース／ドレイン領域の形成および金属層の充填後の、図３２の半導体構造の側断面図である。
【図３４】本発明の一実施形態による、金属層の凹部形成および上部ソース／ドレイン領域自己整合コンタクト・キャッピング層の形成後の、図３３の半導体構造の側断面図である。
【図３５】本発明の一実施形態による、共有ダミー・ゲートを含む半導体構造の側断面図である。
【図３６】本発明の一実施形態による、共有ダミー・ゲートの開口後の、図３５の半導体構造の側断面図である。
【図３７】本発明の一実施形態による、ライナの形成後の、図３６の半導体構造の側断面図である。
【図３８】本発明の一実施形態による、共有ダミー・ゲートの除去後の、図３７の半導体構造の側断面図である。
【図３９】本発明の一実施形態による、ｐ型電界効果トランジスタの仕事関数金属の形成後の、図３８の半導体構造の側断面図である。
【図４０】本発明の一実施形態による、ｐ型仕事関数金属のパターニング後の、図３９の半導体構造の側断面図である。
【図４１】本発明の一実施形態による、ｎ型電界効果トランジスタの仕事関数金属の形成後の、図４０の半導体構造の側断面図である。
【図４２】本発明の一実施形態による、金属の充填後の、図４１の半導体構造の側断面図である。
【図４３】本発明の一実施形態による、金属の凹部形成およびゲート自己整合コンタクト・キャッピング層の形成後の、図４２の半導体構造の側断面図である。
【図４４】本発明の一実施形態による、コンタクトにアクセスするためのビアの形成後の、図４３の半導体構造の側断面図である。
【図４５】発明の一実施形態による、図４４の半導体構造の上面図である。
【発明を実施するための形態】
【０００８】
本明細書で、本発明の例示的な実施形態について、縦型輸送電界効果トランジスタのための置換金属ゲート・プロセスの例示的な方法、ならびにそのような方法を使用して形成された例示的な装置、システム、およびデバイスの文脈で説明する。しかしながら、本発明の実施形態は例示的な方法、装置、システム、およびデバイスに限定されるものではなく、他の適切な方法、装置、システム、およびデバイスにより広く適用可能であることを理解されたい。
【０００９】
電界効果トランジスタ（ＦＥＴ）は、ソース、ゲート、およびドレインを有し、ソースおよびドレイン間に延びるチャネルに沿ったキャリア（電子または正孔）の流れに応じた動作を有するトランジスタである。ソースおよびドレイン間のチャネルを流れる電流は、ゲート下の横電界によって制御され得る。
【００１０】
ＦＥＴは、スイッチング、増幅、フィルタリング、および他のタスクに広く使用されている。ＦＥＴは、金属酸化膜（ＭＯＳ）半導体ＦＥＴ（ＭＯＳＦＥＴ）を含む。ｎ型トランジスタ（ＮＦＥＴ）およびｐ型トランジスタ（ＰＦＥＴ）の両方を使用して論理回路および他の回路を作製する、相補型ＭＯＳ（ＣＭＯＳ）デバイスが広く使用されている。ＦＥＴのソースおよびドレイン領域は、通常、ゲートがチャネル上方に形成されている状態で、チャネルの両側における半導体本体の目標領域にドーパントを添加することによって形成される。ゲートは、チャネル上のゲート誘電体とゲート誘電体上のゲート導体とを含む。ゲート誘電体は絶縁体材料であり、ゲート導体に電圧が加えられたときに大きい漏れ電流がチャネルに流入することを防ぐとともに、加えられたゲート電圧がチャネルに横電界を生じさせることができるようにする。
【００１１】
集積回路デバイスの高い密度および高い性能の需要が増すにつれて、ゲート長さの縮小およびデバイスの他のサイズ減少またはスケーリングを含む、新しい構造的特徴および設計的特徴の開発が必要になる。しかしながら、継続されているスケーリングは、従来の作製技法の限界に達している。
【００１２】
縦型ＦＥＴプロセス・フローは、処理時にｈｉｇｈ−ｋ金属ゲート（ＨＫＭＧ）モジュールが先に形成されるため、上部ソース／ドレインのエピタキシャル成長およびドーパント活性化アニール・プロセスなどの下流処理ステップのためのサーマル・バジェットに厳しい制約を有する。チャネル長さ（Ｌｇａｔｅ）が金属ゲートの凹部形成処理に大きく依存するため、Ｌｇａｔｅのチップ変動が大きくなる。上部ソース／ドレイン・モジュールの高温プロセス（例えば、５５０℃超）により、閾値電圧（Ｖｔ）変化、反転厚さ（Ｔｉｎｖ）の増加、およびチャネル内への酸素および金属の拡散による漏れ電流メトリック（Ｔｏｘｇｌ）の低下が生じる。したがって、縦型輸送ＦＥＴ（ＶＴＦＥＴ）のための置換金属ゲート（ＲＭＧ）・プロセス・フローが必要である。
【００１３】
本発明の実施形態は、ＲＭＧプロセスを使用してＶＴＦＥＴデバイスを形成し、ゲート・スタックについてのサーマル・バジェットの制約を取り除くための技法を提供する。本明細書に開示のＲＭＧプロセスは、正確なＬｇａｔｅの定義および自己整合上部接合部を提供する。ＲＭＧプロセスを使用してＶＴＦＥＴを形成する技法を提供することに加えて、実施形態により、複数のチャネル長さを有するＶＴＦＥＴの形成、ゲートおよびソース／ドレイン領域間の短絡を避けるための自己整合ゲート・キャップの形成、および無視できるほど小さいｎ／ｐ境界ずれを有するＣＭＯＳパターニングも可能になる。
【００１４】
以下で、図１〜図４５に関して、ＲＭＧプロセスを使用して、複数のチャネル長さを有するＶＴＦＥＴおよびＣＭＯＳ  ＶＴＦＥＴデバイスを含むＶＴＦＥＴを形成するための例示的なプロセスについて説明する。
【００１５】
図１は、複数のフィン１０１が形成された基板１０２を含む、半導体構造の側断面図１００である。図示したように、各フィン１０１の上部がハード・マスク１０４で覆われている。フィン１０１は、側壁画像転写（ＳＩＴ）、またはリソグラフィおよび反応性イオン・エッチング（ＲＩＥ）などを含むエッチングなどの他の適切な技法を使用して形成することができる。各フィン１０１は、５〜１０ナノメートル（ｎｍ）の幅または水平方向厚さ（方向Ｘ−Ｘ’）を有することができるが、特定の適用の要求に応じて、この範囲より大きいまたは小さい他の幅を使用してもよい。各フィン１０１は、３０ｎｍ〜１５０ｎｍの高さまたは垂直方向厚さ（方向Ｙ−Ｙ’）を有することができるが、特定の適用の要求に応じて、この範囲より大きいまたは小さい他の高さを使用してもよい。隣接するフィン１０１同士の間隔は、２０ｎｍ〜１００ｎｍであってよいが、特定の適用の要求に応じて、他の間隔を有していてもよい。
【００１６】
本発明の一部の実施形態において、基板１０２はシリコン（Ｓｉ）から形成された半導体基板を含むが、他の適切な材料を使用してもよい。例えば、基板１０２は任意の適切な基板構造、例えば、バルク半導体を含むことができる。基板１０２はシリコン含有材料を含むことができる。基板１０２に適したＳｉ含有材料の例として、Ｓｉ、シリコンゲルマニウム（ＳｉＧｅ）、シリコンゲルマニウム炭化物（ＳｉＧｅＣ）、炭化ケイ素（ＳｉＣ）、およびそれらの多層が挙げられるが、これらに限定されない。シリコンは、ウエハの作製において主に使用される半導体材料であるが、ゲルマニウム（Ｇｅ）、ヒ化ガリウム（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、ＳｉＧｅ、テルル化カドミウム（ＣｄＴｅ）、セレン化亜鉛（ＺｎＳｅ）など（ただし、これらに限定されない）の代替の半導体材料を追加の層として使用してもよい。フィン１０１は、上記のように基板１０２をパターニングすることによって形成されるため、基板１０２と同一の材料から形成することができる。
【００１７】
基板１０２は、いくつかのフィン１０１またはフィン１０１の上に形成される他の特徴に基づいて、要求に応じて選択された幅または水平方向厚さ（Ｘ−Ｘ’）を有することができる。基板１０２は、２０ｎｍ〜５００ｎｍの高さまたは垂直方向厚さ（方向Ｙ−Ｙ’）を有することができるが、特定の適用の要求に応じて、この範囲より大きいまたは小さい他の高さを使用してもよい。
【００１８】
最初にハード・マスク１０４を基板全体の上面に形成することができ、次にＳＩＴまたは他の適切な技法を使用してパターニングを行い、フィン１０１が、パターンニングされたハード・マスク１０４により露出された基板のエッチング部分によって形成される。ハード・マスク１０４を窒化ケイ素（ＳｉＮ）から形成することができるが、酸化ケイ素（ＳｉＯＸ）、二酸化ケイ素（ＳｉＯ２）、および酸窒化ケイ素（ＳｉＯＮ）などの他の適切な材料を使用してもよい。ハード・マスク１０４は、２０ｎｍ〜１００ｎｍの高さまたは垂直方向厚さ（方向Ｙ−Ｙ’）を有することができるが、特定の適用の要求に応じて、この範囲より大きいまたは小さい他の高さを使用してもよい。
【００１９】
図２は、フィン１０１を囲む基板１０２の上面に下部ソース／ドレイン領域１０６を形成し、フィン１０１を囲む下部ソース／ドレイン領域１０６上に下部スペーサ１０８を形成した後の、図１の半導体構造の側断面図２００である。
【００２０】
下部ソース／ドレイン領域１０６は、イオン注入、気相ドーピング、プラズマ・ドーピング、プラズマ浸漬イオン注入、クラスタ・ドーピング、インフュージョン・ドーピング、液相ドーピング、固相ドーピングなどを使用して、適切にドープすることができる。ｎ型ドーパントは、リン（Ｐ）、ヒ素（Ａｓ）、およびアンチモン（Ｓｂ）の群から選択することができ、ｐ型ドーパントは、ホウ素（Ｂ）、フッ化ホウ素（ＢＦ２）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、およびタリウム（Ｔｌ）の群から選択することができる。下部ソース／ドレイン領域１０６は、エピタキシャル成長プロセスによって形成することができる。一部の実施形態において、エピタキシ・プロセスは、現場ドーピング（エピタキシ中にドーパントがエピタキシ材料に取り込まれる）を含む。エピタキシャル材料は、気体前駆体または液体前駆体から成長させることができる。エピタキシャル材料は、気相エピタキシ（ＶＰＥ）、分子線エピタキシ（ＭＢＥ）、液相エピタキシ（ＬＰＥ）、急速熱化学気相成長（ＲＴＣＶＤ）、有機金属化学気相成長（ＭＯＣＶＤ）、超高真空化学気相成長（ＵＨＶＣＶＤ）、低圧化学気相成長（ＬＰＣＶＤ）、制限反応処理ＣＶＤ（ＬＲＰＣＶＤ）、または他の適切なプロセスを使用して成長させることができる。エピタキシャルシリコン、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、または炭素ドープシリコン（Ｓｉ：Ｃ）、あるいはそれらの組合せは、トランジスタの型に応じてｎ型ドーパント（例えば、リンもしくはヒ素）またはｐ型ドーパント（例えば、ホウ素もしくはガリウム）などのドーパントを添加することによって、堆積中にドープ（現場ドープ）することができる。ソース／ドレイン中のドーパント濃度は、１×１０１９ｃｍ−３〜３×１０２１ｃｍ−３、または好ましくは２×１０２０ｃｍ−３〜３×１０２１ｃｍ−３であってよい。
【００２１】
下部ソース／ドレイン領域１０６は、１０ｎｍ〜５０ｎｍの高さまたは垂直方向厚さ（方向Ｙ−Ｙ’）を有することができるが、特定の適用の要求に応じて、この範囲より大きいまたは小さい他の高さを使用してもよい。
【００２２】
下部スペーサ１０８は、非コンフォーマル堆積およびエッチバック処理（例えば、物理気相成長（ＰＶＤ）、高密度プラズマ（ＨＤＰ）堆積など）を使用して下部ソース／ドレイン領域１０６上に形成される。下部スペーサ１０８は、ＳｉＯ２、ＳｉＮ、炭化ケイ素酸化物（ＳｉＣＯ）、炭化ケイ素ホウ素窒化物（ＳｉＢＣＮ）などから形成することができるが、他の適切な材料を使用してもよい。下部スペーサ１０８は、３ｎｍ〜１０ｎｍの高さまたは垂直方向厚さ（方向Ｙ−Ｙ’）を有することができるが、特定の適用の要求に応じて、この範囲より大きいまたは小さい他の高さを使用してもよい。
【００２３】
図３は、ダミー・ゲートの形成後の、図２の半導体構造の側断面図３００である。ダミー・ゲートの形成は、下部スペーサ１０８の上面ならびにフィン１０１およびハード・マスク１０４の側壁に酸化物１１０を形成することを含む。酸化物１１０は、原子層堆積（ＡＬＤ）または化学気相成長（ＣＶＤ）などのコンフォーマル堆積プロセスによって形成することができる。酸化物１１０はＳｉＯ２、ＳｉＯＮなどから形成することができるが、他の適切な材料を使用してもよい。酸化物１１０は２ｎｍ〜６ｎｍの均一な厚さを有することができるが、特定の適用の要求に応じて、この範囲より大きいまたは小さい他の厚さを使用してもよい。
【００２４】
ダミー・ゲート１１２は、ＣＶＤまたはＡＬＤなどの処理を使用して酸化物１１０上に形成される。ダミー・ゲート１１２は、アモルファスシリコン（ａ−Ｓｉ）、アモルファスシリコンゲルマニウム（ａ−ＳｉＧｅ）、ＳｉＯ２、酸化チタン（ＴｉＯ２）、または別の適切な材料から形成することができる。
【００２５】
図４は、ダミー・ゲート１１２に凹部形成し、フィン１０１およびフィン１０１に配置されたハード・マスク１０４の側壁における酸化物１１０の露出部分を除去した後の、図３の半導体構造の側断面図４００である。ダミー・ゲート１１２および酸化物１１０には、ウェット・エッチング、ＲＩＥなどの処理を使用して凹部形成することができる。ダミー・ゲート１１２および酸化物１１０には、５ｎｍ〜２０ｎｍの深さ（方向Ｙ−Ｙ’）に凹部形成することができるが、ハード・マスク１０４下方のフィン１０１の側壁の少なくとも一部が露出していれば、他の深さを使用してもよい。
【００２６】
図５は、ハード・マスク１０４の除去および上部スペーサ１１４の形成後の、図４の半導体構造の側断面図５００である。ハード・マスク１０４は、ドライ・エッチング処理またはウェット・エッチング処理を選択的に使用して除去することができる。上部スペーサ１１４は、ＡＬＤ処理またはＣＶＤ処理などのコンフォーマル堆積を使用して形成することができる。上部スペーサ１１４は、ＳｉＮ、ＳｉＯ２またはＳｉＯＮ、ＳｉＯＣ、ＳｉＢＣＮなどの別の適切な材料から形成することができる。上部スペーサ１１４は、３ｎｍ〜１０ｎｍの均一な厚さを有することができるが、特定の適用の要求に応じて、この範囲より大きいまたは小さい他の厚さを使用してもよい。
【００２７】
図６は、上部接合部１１６の形成および活性化後の、図５の半導体構造の側断面図６００である。イオン注入、プラズマ・ドーピング、または別の適切なプロセスを使用して、フィン１０１の上部に上部接合部１１６（例えば、高濃度ドープ領域）を形成する。上部接合部１１６は、リン（Ｐ）、ヒ素（Ａｓ）、およびアンチモン（Ｓｂ）の群から選択されたｎ型ドーパントと、ホウ素（Ｂ）、フッ化ホウ素（ＢＦ２）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、およびタリウム（Ｔｌ）の群から選択されたｐ型ドーパントとを含むドーパントを使用することができる。上部接合部１１６の高さは、上部スペーサ１１４の下面より下方のフィンの領域に延びる。上部接合部１１６は、５ｎｍ〜２０ｎｍの高さまたは垂直方向厚さ（方向Ｙ−Ｙ’）を有することができるが、特定の適用の要求に応じて、この範囲より大きいまたは小さい他の高さを使用してもよい。
【００２８】
図７は、絶縁層または層間誘電体（ＩＬＤ）層１１８の充填後の、図６の半導体構造の側断面図７００である。絶縁層１１８は、ＳｉＯ２、またはＳｉＯＣ、ＳｉＯＮなどの別の適切な材料から形成することができる。絶縁層１１８は、絶縁材料を充填した後に、化学機械研磨または平坦化（ＣＭＰ）を使用して上部スペーサ１１４の上面まで平坦化することによって形成することができる。
【００２９】
図８は、スペーサ１２０およびＩＬＤ層１２２の形成後の、図７の半導体構造の側断面図８００である。スペーサ１２０はＳｉＮから形成することができるが、ＳｉＯ２、ＳｉＯＮ、ＳｉＢＣＮ、ＳｉＣＯなどの他の適切な材料を使用してもよい。スペーサ１２０は、５ｎｍ〜１５ｎｍの高さまたは垂直方向厚さ（方向Ｙ−Ｙ’）を有することができるが、特定の適用の要求に応じて、この範囲より大きいまたは小さい他の高さを使用してもよい。スペーサ１２０は、ＡＬＤまたはＣＶＤなどのコンフォーマル堆積処理を使用して形成することができる。
【００３０】
ＩＬＤ１２２はＳｉＯ２から形成することができるが、ＳｉＯＮ、ＳｉＣＯなどの他の適切な材料を使用してもよい。ＩＬＤ１２２は、ＣＶＤ処理またはＡＬＤ処理を使用して形成することができる。ＩＬＤ１２２は、３０ｎｍ〜１５０ｎｍの高さまたは垂直方向厚さ（方向Ｙ−Ｙ’）を有することができるが、特定の適用の要求に応じて、この範囲より大きいまたは小さい他の高さを使用してもよい。
【００３１】
図９は、上部ソース／ドレイン・コンタクトの形成のために接合部１１６の上部を露出させるように開口した後の、図８の半導体構造の側断面図９００である。マスク層１２４が、リソグラフィおよびエッチングまたは他の適切な技法を使用して、ＩＬＤ１２２の上面にパターニングされる。マスク層１２４は、有機材料、ＳｉＯ２、酸化チタン（ＴｉＯｘ）の適切な組合せから形成することができるが、他の適切な材料を使用してもよい。マスク層１２４は、３０ｎｍ〜１５０ｎｍの高さまたは垂直方向厚さ（方向Ｙ−Ｙ’）を有することができるが、特定の適用の要求に応じて、この範囲より大きいまたは小さい他の高さを使用してもよい。
【００３２】
マスク層１２４は、フィン１０１の上部より上方に開口部を設けるようにパターニングされる。フィン１０１上方の開口部の上部は、フィン１０１よりも幅広で、例えば２０ｎｍ〜８０ｎｍの幅９０１を有する。この幅は、フィン１０１の上面からの距離が短くなるにつれて、フィン１０１の幅に略一致する幅まで減少する。ＩＬＤ１２２の開口部は、方向性ＲＩＥまたは他の適切な処理によって形成することができる。
【００３３】
図１０は、上部ソース／ドレインの形成後の、図９の半導体構造の側断面図１０００である。マスク層１２４は、プラズマ灰化／除去などの処理を使用して除去される。エピタキシャル成長を助けるために、場合により、スペーサ１１４、１２０の材料の横方向エッチングを行ってもよい。任意選択の横方向エッチング後、上部ソース／ドレイン領域１２６を、接合部１１６（および、スペーサ１１４、１２０の任意選択の横方向エッチングによって露出した領域）上でエピタキシャル成長させる。上部ソース／ドレイン領域１２６は、１０ｎｍ〜５０ｎｍの高さまたは垂直方向厚さ（方向Ｙ−Ｙ’）を有することができるが、特定の適用の要求に応じて、この範囲より大きいまたは小さい他の高さを使用してもよい。上部ソース／ドレイン領域１２６は、下部ソース／ドレイン領域１０６と同様の材料から形成することができる。
【００３４】
図１１は、金属を充填して、上部ソース／ドレイン領域１２６上に金属層１２８を形成した後の、図１０の半導体構造の側断面図１１００である。上部ソース／ドレイン・コンタクト金属層とも呼ばれる金属層１２８は、タングステン（Ｗ）から形成することができるが、チタン（Ｔｉ）、コバルト（Ｃｏ）などの他の適切な材料を使用してもよい。金属層１２８は、金属材料を充填した後に、ＣＭＰまたは別の適切な技法を使用して、金属層１２８の上面がＩＬＤ１２２の上面と略同一平面になるように平坦化することによって形成することができる。
【００３５】
図１２は、金属層１２８に凹部形成し、上部ソース／ドレインＳＡＣキャッピング層とも呼ばれる自己整合コンタクト（ＳＡＣ）・キャッピング層１３０を金属層１２８の上面に形成した後の、図１１の半導体構造の側断面図１２００である。金属層１２８には、ウェット・エッチング・プロセスまたはドライ・エッチング・プロセスを使用して凹部形成することができる。ＳＡＣキャッピング層１３０は、ＡＬＤ処理またはＣＶＤ処理を使用して形成することができる。金属層１２８には、５ｎｍ〜２０ｎｍの深さまで凹部形成することができるが、特定の適用の要求に応じて、この範囲外の他の深さを使用してもよい。ＳＡＣキャッピング層１３０は、ＳＡＣキャッピング層１３０の上面がＩＬＤ１２２の上面に一致するように、金属層１２８に凹部形成する深さに一致する高さまたは厚さ（方向Ｙ−Ｙ’）を有することができる。
【００３６】
図１３は、ＳＡＣキャッピング層１３０の形成後の、図１１の半導体構造の別の側断面図１３００である。図１２の側断面図１２００（および図１〜図１１の側断面図）はフィン１０１に垂直に取っているが、側断面図１３００はフィン１０１に平行に取っている。フィン１０１のうちの１つが側断面図１３００に破線の輪郭で示され、この図でフィン１０１がダミー・ゲート１１２の「後方」にあることを示している。側断面図１３００は、シャロー・トレンチ絶縁（ＳＴＩ）領域１０３が図示したように形成されている様子をさらに示す。ＳＴＩ領域１０３は、絶縁層１１８およびＩＬＤ１２２と同様の材料から形成することができる。
【００３７】
図１４は、ダミー・ゲート１１２を開口するようにマスキングした後の、図１２および図１３の半導体構造の側断面図１４００である。側断面図１４００は、側断面図１３００と同様に、フィン１０１に平行に取っている。マスク層１３２が、ＩＬＤ１２２およびＳＡＣキャッピング層１３０の上面にパターニングされる。マスク層１３２は、マスク層１２４と同様の材料および同様のサイズを使用して形成することができる。ＳＡＣキャッピング層１３０により、上部ソース／ドレイン領域１２６およびゲート間の短絡が確実になくなる。上部ソース／ドレイン領域１２６上のＳＡＣキャッピング層１３０は、エピタキシャル層が閉じ込められていることによって同化しないため、マスク層１３２は、図示したように、ダミー・ゲート１１２を開口するようにパターニングすることができる。ダミー・ゲート１１２を露出させるための開口部は、７５ｎｍ、より一般的には３０ｎｍ〜１００ｎｍの幅１４０１を有することができるが、特定の適用の要求に応じて、この範囲外の他の幅を使用してもよい。
【００３８】
図１５は、ゲート開口部の側壁にライナ１３４を堆積させ、ゲート開口部においてダミー・ゲート１１２の上面を露出させるように方向性エッチングした後の、図１４の半導体構造の側断面図１５００である。ライナ１３４は、下部スペーサ１０８および上部スペーサ１１４と同様の材料（例えば、ＳｉＮ）から形成することができるが、他の適切な材料を使用してもよい。ライナ１３４は、３ｎｍ〜１０ｎｍの厚さを有することができるが、特定の適用の要求に応じて、この範囲外の他の厚さを使用してもよい。ダミー・ゲート１１２の上面を露出させる方向性エッチングは、方向性ＲＩＥであってよい。
【００３９】
図１６は、ダミー・ゲート１１２の除去後の、図１５の半導体構造の側断面図１６００である。マスク層１３２は、ダミー・ゲート１１２の除去より前に除去される。ダミー・ゲート１１２は、気相エッチング、ウェット・エッチング、または他の適切な処理を使用して酸化物層１１０上のダミー・ゲート１１２を選択的に除去することによって除去することができる。酸化物層１１０は、ダミー・ゲート１１２の除去中にフィン１０１を保護する。フィン１０１を覆う酸化物層１１０は、さらに詳細に後述する置換金属ゲート（ＲＭＧ）・プロセスより前に希釈ＨＦエッチングなどを使用して除去される。ダミー・ゲート１１２とフィン１０１を覆う酸化物層１１０とを除去した後、ダミー・ゲート１１２後方のフィン１０１が図示したように見られる。
【００４０】
図１７は、ＲＭＧプロセス後の、図１６の半導体構造の側断面図１７００である。ＲＭＧプロセスでは、フィン１０１を囲むゲート誘電体（図示せず）が形成された後に、ゲート導体１３６が形成される。
【００４１】
ゲート誘電体は、ｈｉｇｈ−ｋ誘電材料から形成することができるが、他の適切な材料を使用してもよい。ｈｉｇｈ−ｋ材料の例としては、酸化ハフニウム（ＨｆＯ２）、ハフニウムシリコン酸化物（Ｈｆ−Ｓｉ−Ｏ）、ハフニウムシリコン酸窒化物（ＨｆＳｉＯＮ）、酸化ランタン（Ｌａ２Ｏ３）、ランタンアルミニウム酸化物（ＬａＡｌＯ３）、酸化ジルコニウム（ＺｒＯ２）、ジルコニウムシリコン酸化物、ジルコニウムシリコン酸窒化物、酸化タンタル（Ｔａ２Ｏ５）、酸化チタン（ＴｉＯ２）、バリウムストロンチウムチタン酸化物、バリウムチタン酸化物、ストロンチウムチタン酸化物、酸化イットリウム（Ｙ２Ｏ３）、酸化アルミニウム（Ａｌ２Ｏ３）、鉛スカンジウムタンタル酸化物、および鉛亜鉛ニオブ酸塩などの金属酸化物を含むが、これらに限定されない。ｈｉｇｈ−ｋ材料は、ランタン（Ｌａ）、アルミニウム（Ａｌ）、およびマグネシウム（Ｍｇ）などのドーパントをさらに含むことができる。ゲート誘電体は、２ｎｍ〜５ｎｍの均一な厚さを有することができるが、特定の適用の要求に応じて、この範囲より大きいまたは小さい他の厚さを使用してもよい。
【００４２】
ゲート導体１３６は、金属（例えば、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、ジルコニウム（Ｚｒ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、鉛（Ｐｂ）、白金（Ｐｔ）、スズ（Ｓｎ）、銀（Ａｇ）、金（Ａｕ）など）、導電性金属化合物材料（例えば、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、炭化タンタル（ＴａＣＸ）、炭化チタン（ＴｉＣ）、チタンアルミニウム炭化物、ケイ化タングステン（ＷＳｉ２）、窒化タングステン（ＷＮ）、酸化ルテニウム（ＲｕＯ２）、ケイ化コバルト、ケイ化ニッケルなど）、またはこれらおよび他の適切な材料の任意の適切な組合せを含む、任意の適切な導電性材料から形成することができるが、これらに限定されない。導電性材料は、堆積中または堆積後に取り込まれるドーパントをさらに含むことができる。一部の実施形態において、ゲート導体は、縦型トランジスタの閾値電圧を所望の値に設定するための仕事関数金属（ＷＦＭ）層を含む。ＷＦＭは、窒化チタン（ＴｉＮ）、チタンアルミニウム窒化物（ＴｉＡｌＮ）、窒化ハフニウム（ＨｆＮ）、ハフニウムシリコン窒化物（ＨｆＳｉＮ）、窒化タンタル（ＴａＮ）、タンタルシリコン窒化物（ＴａＳｉＮ）、窒化タングステン（ＷＮ）、窒化モリブデン（ＭｏＮ）、窒化ニオブ（ＮｂＮ）を含むがこれらに限定されない窒化物、炭化チタン（ＴｉＣ）、チタンアルミニウム炭化物（ＴｉＡｌＣ）、炭化タンタル（ＴａＣ）、炭化ハフニウム（ＨｆＣ）を含むがこれらに限定されない炭化物、およびこれらの組合せであってよい。
【００４３】
ゲート導体１３６は、図示したように、フィン１０１の周囲の領域に充填され、スペーサの側壁およびゲート開口部を囲む側壁に３ｎｍ〜１０ｎｍの厚さを有するが、特定の適用の要求に応じて、この範囲外の他の厚さを使用してもよい。
【００４４】
前述したように、ゲート誘電体およびゲート導体１３６は、ＲＭＧプロセスを使用して形成される。ゲート誘電体膜およびゲート導体１３６は、ＣＶＤ、プラズマ化学気相成長（ＰＥＣＶＤ）、ＡＬＤ、蒸着、ＰＶＤ、化学溶液堆積、または他の同様のプロセスなどの適切な堆積プロセスによって形成することができる。ゲート誘電体およびゲート導体１３６の厚さは、堆積プロセスならびに使用するゲート誘電体材料の組成および数に応じて変化し得る。
【００４５】
図１８は、ゲート・コンタクト金属層とも呼ばれる金属層１３８を、図示したようにゲート開口部に充填した後の、図１７の半導体構造の側断面図１８００である。金属層１３８は、ＣＭＰまたは他の適切な処理を使用して、ＩＬＤ１２２の上面と略同一平面の表面を有するように平坦化することができる。金属層１３８は、金属層１２８と同様の材料から形成することができる。
【００４６】
図１９は、金属層１３８の凹部形成、およびゲートＳＡＣキャッピング層とも呼ばれるＳＡＣキャッピング層１４０の形成後の、図１８の半導体構造の側断面図１９００である。ＳＡＣキャッピング層１４０は、ＳＡＣキャッピング層１３０と同様の材料から同様の厚さで形成することができる。金属層１３８には、金属層１２８の凹部形成に使用したものと同様の処理を使用して凹部形成することができる。
【００４７】
図２０は、マスク層１４２をパターニングし、下部ソース／ドレイン領域１０６の開口部を形成した後の、図１９の半導体構造の側断面図２０００である。マスク層１４２は、マスク層１２４に関して前述したものと同様の材料および同様のサイズを使用して形成することができる。下部ソース／ドレイン領域１０６の開口部は、方向性ＲＩＥまたは他の適切な処理によって形成することができる。
【００４８】
図２１は、下部ソース／ドレイン・コンタクト金属層とも呼ばれる金属層１４４を下部ソース／ドレイン領域１０６の開口部に充填した後の、図２０の半導体構造の側断面図２１００である。図２１は、金属層１４４の凹部形成、および下部ソース／ドレイン・キャッピング層とも呼ばれるＳＡＣキャッピング層１４６の形成も示す。金属層１４４は、金属層１２８、１３８と同様の材料から同様の処理によって形成することができる。ＳＡＣキャッピング層１４６は、ＳＡＣキャッピング層１３０、１４０の形成に関して説明したものと同様の材料から同様の大きさで、同様の処理を使用して形成することができる。
【００４９】
図２２は、ライナ１４８およびＩＬＤ１５０の形成後の、図２１の半導体構造の側断面図２２００である。ライナ１４８は、上部スペーサ１１４およびＳＡＣキャッピング層１３０、１４０、１４６と同様の材料から形成することができる。ライナ１４８は、５ｎｍ〜２０ｎｍの高さまたは垂直方向厚さ（方向Ｙ−Ｙ’）を有することができるが、特定の適用の要求に応じて、この範囲外の他の厚さを使用してもよい。ＩＬＤ１５０は、ＩＬＤ１２２と同様の材料から形成することができる。ＩＬＤ１５０は、３０ｎｍ〜１５０ｎｍの高さまたは垂直方向厚さ（方向Ｙ−Ｙ’）を有するが、特定の適用の要求に応じて、この範囲外の他の厚さを使用してもよい。
【００５０】
図２３は、下部ソース／ドレイン領域１０６、上部ソース／ドレイン領域１２６、およびゲート導体１３６のそれぞれのコンタクトに（金属層１２８、１３８、１４４のそれぞれを介して）アクセスするためのビア１５２、１５４、１５６を形成した後の、図２２の半導体構造の側断面図２３００である。ビア１５２、１５４、１５６は、ＣＶＤまたはＡＬＤなどのコンフォーマル堆積処理を使用して形成することができ、各々、上面に２０ｎｍ〜１００ｎｍの幅または水平方向厚さ（方向Ｘ−Ｘ’）を有することができるが、特定の適用の要求に応じて、この範囲外の他の幅を使用してもよい。ビア１５２、１５４、１５６が異なる幅を有してもよいことも理解されたい。
【００５１】
図２４は、図２３の半導体構造の上面図２４００である。上面図２４００は、フィン１０１に対するビア１５２、１５４、１５６の位置を示すように提示されており、したがって、図示を明瞭にするために、下にある層の様々な詳細が省略されていることに留意されたい。下部ソース／ドレイン・コンタクトのビア１５２は、３０ｎｍ、またはより一般的には２０ｎｍ〜１００ｎｍの厚さ（方向Ｙ−Ｙ’）を有することができるが、特定の適用の要求に応じて、他の適切な厚さを使用してもよい。各フィン１０１は、４５ｎｍ、またはより一般的には１０ｎｍ〜２００ｎｍの長さ（方向Ｙ−Ｙ’）を有することができるが、特定の適用の要求に応じて、他の適切な長さを使用してもよい。上部ソース／ドレイン・コンタクトのビア１５４は、図示したように、フィン１０１の長さに一致する長さを有することができるが、これは必要条件ではない。ゲート・コンタクトのビア１５６は、２０ｎｍ、またはより一般的には１５ｎｍ〜１００ｎｍの厚さ（方向Ｙ−Ｙ’）を有することができるが、特定の適用の要求に応じて、他の適切な厚さを使用してもよい。
【００５２】
上面図２４００は、半導体構造のマスク領域２４０１、２４０３、２４０５を示す。マスク領域２４０１は、下部ソース／ドレイン１０６が形成される場所を示す。マスク領域２４０３は、ゲートが形成される場所を示す。マスク領域２４０５は、ダミー・ゲート１１２を露出させるための開口部が形成される場所を示す。
【００５３】
縦型トランジスタのＲＭＧ方式では、ゲート・コンタクトの開口部１５６を通して、ダミー・ゲートを除去し、ゲート誘電体およびゲート導体を堆積させることが必要である。リソグラフィおよびエッチングのプロセスの変動により、ゲートおよびソース／ドレイン領域間の短絡の危険が大きくなるため、ゲート・コンタクトの開口部を上部ソース／ドレイン領域から離して配置すべきである。フィン１０１とゲート・コンタクトの開口部１５６との距離は、一般的に２０ｎｍ〜１００ｎｍであるため、ダミー・ゲートを除去し、ゲート誘電体およびゲート導体を堆積させることが困難である。しかしながら、例示的な実施形態において、上部ソース／ドレイン領域および下部ソース／ドレイン領域の開口部の上部にＳＡＣキャッピング層が形成されることによって、寸法の制約ならびにゲートおよび上部ソース／ドレイン間の短絡のないＲＭＧプロセスが可能になり、有利である。
【００５４】
前述したように、図１〜図１２の側断面図は、例えば、図２４の上面図２４００のＡ−Ａ線に沿って、フィン１０１の長さに垂直に取っている。図１３〜図２３の側断面図は、例えば、図２４の上面図２４００のＢ−Ｂ線に沿って、フィン１０１の長さに平行に取っている。
【００５５】
一部の実施形態において、ＲＭＧプロセスを使用して、共通の基板に形成されたＶＴＦＥＴについて複数の異なるチャネル長さを形成することができる。図２５〜図３４は、複数の異なるチャネル長さを形成するためのそのような処理の例を示す。
【００５６】
図２５は、図３に示す半導体構造と同様の半導体構造の側断面図２５００であり、同様の符号を付した要素は同様の材料から同様のサイズで、同様の処理によって形成される。しかしながら、図２５に示す半導体構造では、フィンが異なる領域２５０１−１、２５０１−２に配置され、ＳＴＩ領域２５０３（ＳＴＩ領域１０３と同様の材料から形成される）が異なる領域２５０１−１、２５０１−２のフィン間に形成されている。ＳＴＩ領域２５０３は、下部ソース／ドレイン領域１０６の形成後に形成することができる。図２５〜図３４に関して後述するプロセスの例において、領域２５０１−１のフィンを使用して「長」チャネル・デバイスを形成し、領域２５０１−２のフィンを使用して「短」チャネル・デバイスを形成する。
【００５７】
図２６は、上面にマスク層２５０５をパターニングし、マスク層２５０５により露出されたダミー・ゲート１１２の部分をパターニングまたは除去するようにエッチングした後の、図２５の半導体構造の側断面図２６００である。マスク層２５０５は、マスク層１２４に関して前述したものと同様の材料から同様のサイズで形成することができる。開口部２６０１は、２０ｎｍ〜１５０ｎｍの幅を有することができるが、ダミー・ゲート１１２の材料の十分な部分が領域２５０１−１、２５０１−２の開口部２６０１に最も近いフィンを囲んだままであれば、この範囲より大きいまたは小さい他の適切な幅を使用してもよい。マスク層２５０５により露出されたダミー・ゲート１１２は、方向性ＲＩＥまたは他の適切な処理を使用して除去することができる。
【００５８】
図２７は、ライナ２５０７の形成後の、図２６の半導体構造の側断面図２７００である。ライナ２５０７は、下部スペーサ１０８と同様の材料（例えば、ＳｉＮ）から形成することができる。ライナ２５０７は、５ｎｍ〜２０ｎｍの幅または厚さ（方向Ｘ−Ｘ’）を有することができるが、特定の適用の要求に応じて、この範囲より大きいまたは小さい他の適切な幅を使用してもよい。ライナ２５０８は、任意の適切な堆積およびその後のＲＩＥによって形成することができる。
【００５９】
図２８は、ダミー・ゲート１１２の凹部形成後の、図２７の半導体構造の側断面図２８００である。ダミー・ゲート１１２の凹部形成は、図４に関して前述したものと同様の処理を使用することができるが、図２８の例では、長チャネル領域（例えば２５０１−１）のダミー・ゲート１１２に第１の深さ２８０１で凹部形成され、他方で短チャネル領域（例えば２５０１−２）のダミー・ゲート１１２に第２の深さ２８０３で凹部形成され、第２の深さ２８０３が第１の深さ２８０１より大きい。一部の実施形態において、第１の深さ２８０１は１５ｎｍ〜１００ｎｍであってよく、他方で第２の深さ２８０３は２５ｎｍ〜１１０ｎｍであるが、要求に応じて、この範囲外の他の深さを使用して異なるチャネル長さを形成してもよい。図２５〜図３４は２つの異なるチャネル長さが形成される例を示すが、実施形態はこれに限定されないことを理解されたい。それどころか、図２５〜図３４に関して説明するものと同様の技法を使用して、要求に応じて任意の数の異なるチャネル長さを形成することができる。
【００６０】
ダミー・ゲート１１２に異なる深さ２８０１、２８０３まで凹部形成することは、最初に長チャネル領域および短チャネル領域の両方のダミー・ゲート１１２に深さ２８０１まで凹部形成し、次に長チャネル領域のダミー・ゲート１１２をマスキングまたは保護し、その後、短チャネル領域のダミー・ゲート１１２にさらに凹部形成することを含むことができる。あるいは、短チャネル領域のダミー・ゲート１１２を保護しながら長チャネル領域のダミー・ゲート１１２に凹部形成し、その後、長チャネル領域のダミー・ゲート１１２を保護しながら短チャネル領域のダミー・ゲート１１２に凹部形成してもよい（または、この逆も可能である）。
【００６１】
図２９は、上部スペーサ２５１４の形成後の、図２８の半導体構造の側断面図２９００であり、上部スペーサ２５１４は、上部スペーサ１１４と同様の材料、同様の大きさを使用して、同様の処理によって形成することができる。上部スペーサ２５１４の形成前に、各フィン上のハード・マスク１０４が除去され、酸化物１１０は、上面が周囲のダミー・ゲート１１２と略同一平面になるように凹部形成される。上部スペーサ２５１４の形成前にライナ２５０７も除去される。
【００６２】
図３０は、上部接合部２５１６の形成後の、図２９の半導体構造の側断面図３０００である。上部接合部２５１６の形成は、上部接合部１１６の形成に関して前述したものと同様の処理を使用することができる。図３０に示すように、短チャネル領域の上部接合部２５１６は、長チャネル領域の上部接合部２５１６に対して「より長い」、またはより大きい垂直方向厚さを有する。長チャネル領域および短チャネル領域の両方の上部接合部２５１６は、周囲のダミー・ゲート１１２の表面より下方に２ｎｍ〜１０ｎｍの深さまで延びるが、特定の適用の要求に応じて、この範囲外の他の適切な深さを使用してもよい。しかしながら、トランジスタ性能が非ドープ領域により低下するおそれがない限り、上部接合部２５１６はゲート導体と重なるべきである。
【００６３】
図３１は、絶縁層２５１８、スペーサ２５２０、およびＩＬＤ２５２２の形成後の、図３０の半導体構造の側断面図３１００である。絶縁層２５１８、スペーサ２５２０、およびＩＬＤ２５２２は、絶縁層１１８、スペーサ１２０、およびＩＬＤ１２２のそれぞれに関して前述したものと同様の材料から同様の大きさで、同様の処理を使用して形成することができる。
【００６４】
図３２は、パターニングされたマスク層２５２４を使用して上部接合部２５１６を露出させるように開口した後の、図３１の半導体構造の側断面図３２００である。マスク層２５２４は、マスク層１２４に関して前述したものと同様の方法でパターニングすることができる。上部接合部２５１６を露出させるための開口部は、図９に関して前述したものと同様の処理を使用して形成することができる。
【００６５】
図３３は、上部ソース／ドレイン領域２５２６の形成および上部ソース／ドレイン領域２５２６上への金属層２５２８の形成後の、図３２の半導体構造の側断面図３３００である。上部ソース／ドレイン領域２５２６は、上部ソース／ドレイン領域１２６に関して前述したものと同様の材料から同様の大きさで、同様の処理を使用して形成することができる。しかしながら、図３３は、図１０の任意選択の横方向エッチングを行わない一実施形態を示す。しかしながら、他の実施形態においては、図１０に関して前述した任意選択の横方向エッチングを使用して上部ソース／ドレイン領域２５２６を形成してもよい。金属層２５２８は、金属層１２８に関して前述したものと同様の材料から同様の大きさで、同様の処理を使用して形成することができる。
【００６６】
図３４は、金属層２５２８の凹部形成、および本明細書で上部ソース／ドレインＳＡＣキャッピング層とも呼ばれるＳＡＣキャッピング層２５３０の形成後の、図３３の半導体構造の側断面図３４００である。金属層２５２８の凹部形成およびＳＡＣキャッピング層２５３０の形成は、図１２に関して前述したものと同様の処理を使用することができる。ＳＡＣキャッピング層２５３０は、ＳＡＣキャッピング層１３０と同様の材料から同様の大きさで形成することができる。
【００６７】
図２５〜図３４は、図１〜図１２と同様に、フィンに垂直に（例えば、図２４の上面図２４００のＡ−Ａ線に沿って）取った断面図である。図３４の半導体構造は、図１３〜図２３に関して前述したものと同様のＲＭＧについてのさらなる処理を受けることができる。
【００６８】
本明細書に記載のＲＭＧ技法を、ＣＭＯＳデバイスの形成またはＣＭＯＳのパターニングに使用することもできる。以下で、図３５〜図４５に関して、ＣＭＯＳのパターニングのためのＲＭＧプロセスについて説明する。
【００６９】
図３５は、共有ダミー・ゲート３５１２を含む半導体構造の側断面図３５００である。図３５の半導体構造は、基板３５０２、ＳＴＩ領域３５０３、下部ソース／ドレイン領域３５０６−１、３５０６−２（まとめて下部ソース／ドレイン領域３５０６）、下部スペーサ３５０８、上部スペーサ３５１０、ＩＬＤ３５２２、上部ソース／ドレイン領域３５２６−１、３５２６−２（まとめて上部ソース／ドレイン領域３５２６）、金属層３５２８、およびＳＡＣキャッピング層３５３０を含み、これらは、基板１０２、ＳＴＩ領域１０３、下部ソース／ドレイン領域１０６、下部スペーサ１０８、上部スペーサ１１４、ＩＬＤ１２２、上部ソース／ドレイン領域１２６、金属層１２８、およびＳＡＣキャッピング層１３０のそれぞれに関して前述したものと同様の材料から同様の大きさで、同様の処理を使用して形成することができる。しかしながら、図３５は、ＮＦＥＴを形成する第１のフィン３５０１−１とＰＦＥＴを形成する第２のフィン３５０２−２とを含むＣＭＯＳ配置を示す。フィン３５０１−１、３５０１−２（まとめてフィン３５０１）は、側断面図３５００において共有ダミー・ゲート３５１２の「後方」にあるため、破線の輪郭で示されている。
【００７０】
ＮＦＥＴの下部ソース／ドレイン領域３５０６−１および上部ソース／ドレイン領域３５２６−１はｎ型ドーパントでドープすることができ、下部ソース／ドレイン領域３５０６−２および上部ソース／ドレイン領域３５２６−２はｐ型ドーパントでドープすることができる。フィン３５０１−１、３５０１−２間の距離３５０５は、７５ｎｍ、またはより一般的には３０ｎｍ〜１００ｎｍであってよいが、後述する処理を使用する共有ゲート・コンタクトの形成のための十分な空間があれば、要求に応じてこの範囲外の他の距離を使用してもよい。
【００７１】
図３６は、パターニングされたマスク層３５３２を使用して共有ダミー・ゲート３５１２を開口した後の、図３５の半導体構造の側断面図３６００である。共有ダミー・ゲート３５１２の開口部は、図１４に関して前述したものと同様の処理を使用して形成することができる。マスク層３５３２は、マスク層１３２と同様の材料を使用して同様のサイズで形成することができる。
【００７２】
図３７は、図１５に関して前述したものと同様の処理を使用してライナ３５３４を形成した後の、図３６の半導体構造の側断面図３７００である。ライナ３５３４は、ライナ１３４と同様の材料を使用して同様のサイズで形成することができる。
【００７３】
図３８は、共有ダミー・ゲート３５１２の除去後の、図３７の半導体構造の側断面図３８００である。共有ダミー・ゲート３５１２は、ダミー・ゲート１１２の除去に関して前述したものと同様の処理を使用して除去することができる。
【００７４】
図３９は、ゲート誘電体（図示せず）およびＰＦＥＴ  ＷＦＭ３５３６−２（より一般的には、ＰＦＥＴゲート導体３５３６−２）の堆積後の、図３８の半導体構造の側断面図３９００である。最初に、図示したように、ＮＦＥＴデバイスのフィン３５０１−１を囲むＰＦＥＴ  ＷＦＭ３５３６−２が形成されるが、これは後述する後の処理中に除去される。ＰＦＥＴ  ＷＦＭ３５３６−２は、窒化チタン（ＴｉＮ）、チタンアルミニウム窒化物（ＴｉＡｌＮ）、窒化タンタル（ＴａＮ）、タンタルシリコン窒化物（ＴａＳｉＮ）などの窒化物、または炭化チタン（ＴｉＣ）、チタンアルミニウム炭化物（ＴｉＡｌＣ）、炭化タンタル（ＴａＣ）を含むがこれらに限定されない炭化物から形成することができるが、他の適切な材料を使用してもよい。ＰＦＥＴ  ＷＦＭ３５３６−２は、ＡＬＤまたはＣＶＤなどのコンフォーマル堆積処理を使用して形成することができる。
【００７５】
図４０は、ＰＦＥＴ  ＷＦＭ３５３６−２のパターニング後の、図３９の半導体構造の側断面図４０００である。ＰＦＥＴ  ＷＦＭ３５３６−２は、ＰＦＥＴ領域（例えば、フィン３５０１−２を囲むＰＦＥＴ  ＷＦＭ３５３６−２）をブロックすることによりパターニングされるが、ＮＦＥＴ領域のＰＦＥＴ  ＷＦＭ３５３６−２（例えば、フィン３５０１−１を囲むＰＦＥＴ  ＷＦＭ３５３６−２の部分）が、ウェット化学エッチング（例えば、ＳＣ１）または他の適切な処理を使用して除去される。ＰＦＥＴ  ＷＦＭ３５３６−２は、有機ポリマー層（ＯＰＬ）３５３７を使用してＰＦＥＴ領域でブロックすることができる。ＰＦＥＴ  ＷＦＭ３５３６−２がＮＦＥＴ領域で除去されると、フィン３５０１−１を囲むゲート誘電体３５３４が見える（ゲート誘電体３５３４はフィン３５０１−２を同様に囲むが、側断面図４０００では見えない）。ＰＦＥＴ  ＷＦＭ３５３６−２をＮＦＥＴ領域から除去する間にＰＦＥＴ領域がＯＰＬ３５３７によりブロックされるが、図示したように、ＰＦＥＴ領域のＰＦＥＴ  ＷＦＭ３５３６−２から一部の横方向アンダカット４００１が取り除かれる。しかしながら、横方向アンダカット４００１は小さく、そしてそのことはゲート金属のパターニング中の非常に小さいｎｐ境界ずれに対応し、有利である。
【００７６】
図４１は、ＮＦＥＴ  ＷＦＭ３５３６−１（より一般的には、ＮＦＥＴゲート導体３５３６−１）の形成後の、図４０の半導体構造の側断面図４１００である。ＮＦＥＴ  ＷＦＭ３５３６−１は、ＡＬＤまたはＣＶＤなどのコンフォーマル堆積処理を使用して形成することができる。ＮＦＥＴ  ＷＦＭ３５３６−１は、窒化チタン（ＴｉＮ）、チタンアルミニウム窒化物（ＴｉＡｌＮ）、窒化タンタル（ＴａＮ）、タンタルシリコン窒化物（ＴａＳｉＮ）などの窒化物、炭化チタン（ＴｉＣ）、チタンアルミニウム炭化物（ＴｉＡｌＣ）、炭化タンタル（ＴａＣ）を含むがこれらに限定されない炭化物、およびこれらの組合せから形成することができるが、他の適切な材料を使用してもよい。図３９〜図４１は、ＰＦＥＴ  ＷＦＭ３５３６−２の形成およびその後のＮＦＥＴ  ＷＦＭ３５３６−１の形成を示すが、他の実施形態において、ＮＦＥＴ  ＷＦＭ３５３６−１は、同様の処理を使用するＰＦＥＴ  ＷＦＭ３５３６−２の形成前に形成してもよい（例えば、最初にＮＦＥＴ  ＷＦＭ３５３６−１を形成し、次にＮＦＥＴ  ＷＦＭ３５３６−１をＰＦＥＴ領域から除去しながらＮＦＥＴ領域をブロックしてもよい）ことを理解されたい。
【００７７】
図４２は、金属層１３８と同様の材料を使用して同様の処理によって形成することのできる金属層３５３８を充填した後の、図４１の半導体構造の側断面図４２００である。
【００７８】
図４３は、金属層３５３８の凹部形成（ならびにＮＦＥＴ  ＷＦＭ３５３６−１およびＰＦＥＴ  ＷＦＭ３５３６−２の凹部形成）、ならびにゲートＳＡＣキャッピング層または共有ゲートＳＡＣキャッピング層とも呼ばれるＳＡＣキャッピング層３５４０の形成後の、図４２の半導体構造の側断面図４３００である。金属層３５３８の凹部形成（ならびにＮＦＥＴ  ＷＦＭ３５３６−１およびＰＦＥＴ  ＷＦＭ３５３６−２の凹部形成）、ならびにＳＡＣキャッピング層３５４０の形成は、金属層１３８の凹部形成およびＳＡＣキャッピング層１４０の形成に関して前述したものと同様の処理を使用することができる。ＳＡＣキャッピング層３５４０は、ＳＡＣキャッピング層１４０と同様の材料および同様のサイズを使用して形成することができる。
【００７９】
図４４は、上部ソース／ドレイン領域３５２６−１、３５２６−２のそれぞれのコンタクトにアクセスするためのビア３５５４−１、３５５４−２の形成、および共有ゲートのコンタクトにアクセスするためのビア３５５６の形成後の、図４３の半導体構造の側断面図４４００である。ビア３５５４−１、３５５４−２（まとめてビア３５５４）およびビア３５５６は、ビア１５４、１５６の形成に関して前述したものと同様の材料から同様のサイズで、同様の処理を使用して形成することができる。図４４には示さないが、下部ソース／ドレイン領域３５０６−１、３５０６−２のビア３５５２−１、３５５２−２も形成される（図４５に示すように、ビア１５２の形成に関して説明したものと同様の処理によって形成される）。
【００８０】
図４５は、図４４の半導体構造の上面図４５００である。上面図４５００は、フィン３５０１−１、３５０１−２に対するビア３５５２−１、３５５２−２、３５５４−１、３５５４−２、３５５６の位置を示すように提示されており、したがって、図示を明瞭にするために、下にある層の様々な詳細が省略されていることに留意されたい。下部ソース／ドレイン・コンタクトのビア３５５２−１、３５５２−２は、下部ソース／ドレイン・コンタクトのビア１５２と同様のサイズを有することができる。各フィン３５０１は、フィン１０１と同様の長さ（方向Ｙ−Ｙ’）を有することができる。上部ソース／ドレイン・コンタクトのビア３５５４−１、３５５４−２は、図示したようにフィン３５０１の長さに一致する長さを有することができるが、これは必要条件ではない。ゲート・コンタクトのビア３５５６は、ゲート・コンタクトのビア１５６と同様の厚さを有することができる。
【００８１】
上面図４５００は、マスク領域２４０１、２４０３、２４０５と同様のマスク領域４５０１、４５０３、４５０５を示す。図３５〜図４４の側断面図は、対のフィン３５０１−１、３５０１−２に平行に、例えば、図４５の上面図４５００のＢ−Ｂ線に沿って取っている。
【００８２】
本発明の一部の実施形態において、半導体構造を形成する方法は、基板の上面に配置された複数のフィンを形成することと、ＲＭＧプロセスを使用して複数のフィンから１つまたは複数のＶＴＦＥＴを形成することとを含む。ＶＴＦＥＴのうちの所与の１つの少なくとも１つのフィンを囲むゲートが、ゲート・コンタクト金属層に配置されたゲートＳＡＣキャッピング層を含み、ゲート・コンタクト金属層が、少なくとも１つのフィンの端部に隣接して配置される。
【００８３】
１つまたは複数のＶＴＦＥＴを形成することが、複数のフィンを囲む基板の上面に配置された下部ソース／ドレイン領域を形成することと、下部ソース／ドレイン領域に配置された下部スペーサを形成することとを含むことができる。
【００８４】
１つまたは複数のＶＴＦＥＴを形成することが、下部スペーサおよび複数のフィンの側壁に配置された酸化物層を形成することと、酸化物層に配置されたダミー・ゲートを形成することと、複数のフィンの上面より下方でダミー・ゲートに凹部形成することと、酸化物層の露出部分を除去することと、ダミー・ゲートおよび複数のフィンに配置された上部スペーサを形成することとをさらに含むことができる。
【００８５】
１つまたは複数のＶＴＦＥＴを形成することが、複数のフィンの上部に上部接合部を形成することと、上部スペーサに配置された酸化物層を形成することと、酸化物層に配置されたライナを形成することと、ライナに配置された層間誘電体層を形成することとをさらに含むことができる。
【００８６】
１つまたは複数のＶＴＦＥＴを形成することが、複数のフィンの各々の上部接合部の上面を露出させるように層間誘電体層に上部ソース／ドレイン開口部を形成することと、上部接合部に配置された上部ソース／ドレイン領域を形成することと、上部ソース／ドレイン領域に配置された上部ソース／ドレイン・コンタクト金属層を形成することと、層間誘電体の上面より下方で上部ソース／ドレイン・コンタクト金属層に凹部形成することと、凹部形成された上部ソース／ドレイン・コンタクト金属層に配置された上部ソース／ドレインＳＡＣキャッピング層を形成することとをさらに含むことができる。
【００８７】
１つまたは複数のＶＴＦＥＴを形成することが、ダミー・ゲートに配置された上部スペーサの一部を露出させるように層間誘電体層にゲート開口部を形成することと、層間誘電体層の開口部の側壁にライナを堆積させることと、ダミー・ゲートの一部を露出させるように上部スペーサの露出部分をエッチングすることと、ダミー・ゲートを除去することと、１つまたは複数のフィンを囲むゲート誘電体を形成し、かつゲート誘電体を囲む金属ゲート導体を形成するように置換金属ゲート・プロセスを行うことと、層間誘電体層のゲート開口部の残りの部分にゲート・コンタクト金属層を充填することと、層間誘電体層の上面より下方でゲート・コンタクト金属層に凹部形成することと、凹部形成されたゲート・コンタクト金属層に配置されたゲートＳＡＣキャッピング層を形成することとをさらに含むことができる。
【００８８】
１つまたは複数のＶＴＦＥＴを形成することが、下部ソース／ドレイン領域の上面の一部を露出させるように層間誘電体層に下部ソース／ドレイン開口部を形成することと、下部ソース／ドレイン領域の上面の露出部分に配置された下部ソース／ドレイン開口部に下部ソース／ドレイン・コンタクト金属層を充填することと、層間誘電体層の上面より下方で下部ソース／ドレイン・コンタクト金属層に凹部形成することと、凹部形成された下部ソース／ドレイン・コンタクト層に配置された下部ソース／ドレインＳＡＣキャッピング層を形成することとをさらに含むことができる。
【００８９】
１つまたは複数のＶＴＦＥＴを形成することが、層間誘電体、上部ソース／ドレインＳＡＣキャッピング層、ゲートＳＡＣキャッピング層、および下部ソース／ドレインＳＡＣキャッピング層に配置された追加のライナを形成することと、追加のライナに配置された追加の層間誘電体を形成することと、上部ソース／ドレイン・コンタクト金属層、ゲート・コンタクト金属層、および下部ソース／ドレイン・コンタクト金属層の上面の一部を露出させるように、追加のライナ、追加の層間誘電体、上部ソース／ドレインＳＡＣキャッピング層、ゲートＳＡＣキャッピング層、および下部ソース／ドレインＳＡＣキャッピング層にビアを形成することと、ビアに上部ソース／ドレイン・コンタクト、ゲート・コンタクト、および下部ソース／ドレイン・コンタクトを形成することとをさらに含むことができる。
【００９０】
１つまたは複数のＶＴＦＥＴを形成することが、少なくとも１つのシャロー・トレンチ絶縁領域を、複数のフィンの第１のサブセットと複数のフィンの少なくとも第２のサブセットとの間で基板および下部ソース／ドレイン領域に形成することをさらに含むことができ、ダミー・ゲートに凹部形成することが、複数のフィンの第１のサブセットを囲むダミー・ゲートの第１の部分に第１の深さまで凹部形成することと、複数のフィンの第２のサブセットを囲むダミー・ゲートの第２の部分に第１の深さより大きい第２の深さまで凹部形成することとを含む。複数のフィンの第１のサブセットが、第１のチャネル長さを有するＶＴＦＥＴを形成し、複数のフィンの第２のサブセットが、第１のチャネル長さより短い第２のチャネル長さを有するＶＴＦＥＴを形成する。
【００９１】
ダミー・ゲートの第１の部分に凹部形成することと、ダミー・ゲートの第２の部分に凹部形成することとが、少なくとも１つのシャロー・トレンチ絶縁領域に配置されたダミー・ゲートの上面を露出させるようにダミー・ゲート上のマスク層をパターニングすることと、少なくとも１つのシャロー・トレンチ絶縁領域に配置された下部スペーサの一部を露出させるようにダミー・ゲートの露出部分を除去することと、ダミー・ゲートの露出した側壁にライナを形成することとを含むことができる。
【００９２】
ダミー・ゲートが、複数のフィンの対を囲む共有ダミー・ゲートを含むことができ、複数のフィンの各対が、所与のＣＭＯＳデバイスのＰＦＥＴおよび所与のＣＭＯＳデバイスのＮＦＥＴの一方のチャネルを形成する第１のフィンと、所与のＣＭＯＳデバイスのＰＦＥＴおよびＮＦＥＴの他方のチャネルを形成する第２のフィンとを含むことができる。
【００９３】
１つまたは複数のＶＴＦＥＴを形成することが、共有ダミー・ゲートに配置された上部スペーサに配置された層間誘電体層にゲート開口部をパターニングすることと、上部スペーサの上面の一部を露出させるように層間誘電体層の一部を除去することと、ゲート開口部の層間誘電体層の露出した側壁にライナを形成することと、共有ダミー・ゲートを除去することとをさらに含むことができる。
【００９４】
１つまたは複数のＶＴＦＥＴを形成することが、第１のフィンおよび第２のフィンを囲むゲート誘電体を形成することと、ゲート誘電体、基板の上面、および層間誘電体層の露出した側壁に配置されたライナを囲む第１のゲート導体層を形成することと、ゲート開口部の第１の部分および第１のフィンを囲む第１のゲート導体層を有機ポリマー層でブロックすることと、有機ポリマー層により露出された第２のフィンを囲む第１のゲート導体層を除去することと、有機ポリマー層を除去することと、第２のフィンを囲むゲート誘電体を囲む第２のゲート導体層を形成することとをさらに含むことができる。
【００９５】
本方法は、第１のゲート導体層および第２のゲート導体層に接触するゲート開口部にゲート・コンタクト金属層を充填することと、層間誘電体の上面より下方でゲート・コンタクト金属層に凹部形成することと、凹部形成されたゲート・コンタクト金属層に配置されたゲートＳＡＣキャッピング層を形成することとをさらに含むことができる。
【００９６】
本発明の一部の実施形態において、半導体構造は、基板と、基板の上面に配置された複数のフィンとを含み、複数のフィンが、ＲＭＧプロセスを使用して形成された１つまたは複数のＶＴＦＥＴのチャネルを含む。ＶＴＦＥＴのうちの所与の１つが、複数のフィンのうちの少なくとも１つを囲むゲートを含み、所与のＶＴＦＥＴのゲートが、ゲート・コンタクト金属層に配置されたゲートＳＡＣキャッピング層を含み、ゲート・コンタクト金属層が、少なくとも１つのフィンの端部に隣接して配置される。
【００９７】
本半導体構造は、複数のフィンを囲む基板の上面に配置された下部ソース／ドレイン領域と、下部ソース／ドレイン領域に配置された下部スペーサと、複数のフィンを囲むゲートと、ゲートに配置された上部スペーサと、複数のフィンの各々に配置された上部スペーサの一部に配置された上部ソース／ドレイン領域と、上部ソース／ドレイン領域に配置された上部ソース／ドレイン・コンタクト金属層と、上部ソース／ドレイン金属コンタクト層に配置された上部ソース／ドレインＳＡＣキャッピング層と、下部ソース／ドレイン領域の一部に配置された下部ソース／ドレイン・コンタクト金属層と、下部ソース／ドレイン金属コンタクト層に配置された下部ソース／ドレインＳＡＣキャッピング層とをさらに含むことができる。
【００９８】
一部の実施形態において、複数のフィンのうちの少なくとも２つが異なる高さを有する。
【００９９】
一部の実施形態において、所与のＶＴＦＥＴのゲートが、複数のフィンの対を囲む共有ゲートを含み、複数のフィンの各対が、所与のＣＭＯＳデバイスのＰＦＥＴおよび所与のＣＭＯＳデバイスのＮＦＥＴの一方のチャネルを形成する第１のフィンと、所与のＣＭＯＳデバイスのＰＦＥＴおよびＮＦＥＴの他方のチャネルを形成する第２のフィンとを含む。
【０１００】
本発明の一部の実施形態において、共有ゲートが、第１のフィンを囲む第１のゲート導体と、第２のフィンを囲む第２のゲート導体とを含み、ゲート・コンタクト金属層が第１のゲート導体および第２のゲート導体に接触する。
【０１０１】
本発明の一部の実施形態において、集積回路が、基板と基板の上面に配置された複数のフィンとを含む１つまたは複数のＶＴＦＥＴを含み、複数のフィンが、ＲＭＧプロセスを使用して形成された１つまたは複数のＶＴＦＥＴのチャネルを含む。ＶＴＦＥＴのうちの所与の１つが、複数のフィンのうちの少なくとも１つを囲むゲートを含み、所与のＶＴＦＥＴのゲートが、ゲート・コンタクト金属層に配置されたゲートＳＡＣキャッピング層を含み、ゲート・コンタクト金属層が、少なくとも１つのフィンの端部に隣接して配置される。
【０１０２】
上記の説明で示した様々な材料、処理方法（例えば、エッチングのタイプ、堆積のタイプなど）、および寸法は、単に例示のために提示されたものであることを理解されたい。要求に応じて、様々な他の適切な材料、処理方法、および寸法を使用してもよい。
【０１０３】
上記の技法による半導体デバイスおよび半導体デバイスを形成するための方法を、様々な適用、ハードウェア、または電子システム、あるいはそれらの組合せで採用することができる。本発明の実施形態を実施するための適切なハードウェアおよびシステムとしては、センサおよび感知デバイス、パーソナル・コンピュータ、通信ネットワーク、電子商取引システム、携帯型通信デバイス（例えば、携帯電話およびスマート・フォン）、ソリッドステート媒体記憶デバイス、機能回路などが挙げられ得るが、これらに限定されない。半導体デバイスを組み込んだシステムおよびハードウェアが、本発明の実施形態によって考えられる。本明細書の教示を前提として、当業者は、本発明の実施形態の他の実施および適用を考えることができるだろう。
【０１０４】
前述した様々な構造を集積回路で実施することができる。これによって得られる集積回路チップは、作製者により、生ウエハの形で（すなわち、複数のパッケージされていないチップを有する単一ウエハとして）、ベア・ダイとして、またはパッケージされた形で流通させることができる。パッケージされた形の場合、チップは、単一チップ・パッケージ（マザーボードまたは他の高レベル・キャリアに付加されるリードを含むプラスチック・キャリアなど）、またはマルチチップ・パッケージ（片面もしくは両面相互接続または埋設相互接続を有するセラミック・キャリアなど）に装着される。いずれにしても、チップはその後、他のチップ、ディスクリート回路素子、または（ａ）マザーボードなどの中間製品もしくは（ｂ）最終製品の一部としての他の信号処理デバイス、あるいはそれらの組合せに集積される。最終製品は、玩具および他の低性能の適用からディスプレイ、キーボード、または他の入力デバイス、および中央処理装置を有する高機能のコンピュータ製品まで、集積回路チップを含む任意の製品であってよい。
【０１０５】
例示の目的で本発明の様々な実施形態について説明したが、これらの説明は、網羅的なもの、または開示された実施形態に限定されるものではない。本発明の範囲から逸脱することなく、多くの修正および変更が当業者に明らかであろう。本明細書で使用した用語は、本発明の実施形態の原理、実際の適用、もしくは市場で見られる技術への技術的改良を最もよく説明するため、または本明細書に開示された本発明の実施形態を他の当業者が理解できるようにするために選択されたものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【国際調査報告】
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