(57)【要約】【課題】サージ発生時に電界集中による素子破壊を防止できるＪＢＳを備えたＳｉＣ半導体装置を提供する。【解決手段】ショットキー電極４のうちｎ-型ドリフト層２と接触する領域の中心部に近づくほどｐ型層８ａ〜８ｄの幅、つまりｎ+型基板１の平面方向の寸法が広くなるようにする。これにより、中心部においてサージ電流が流れる際のｐ型層８の断面積を大きくして抵抗値を下げることができ、ｐ型層８のうち外周部８ｄよりも中心部８ａ寄りの部分に多くのサージ電流が流れるようにできる。したがって、終端構造とｐ型層８との境界位置で電界集中がし難くなる構造にでき、より高いサージ耐圧を得ることが可能となる。【選択図】図１
2008300506.tif 000002
【特許請求の範囲】
【請求項１】
主表面（１ａ）および裏面（１ｂ）を有し、第１導電型の炭化珪素からなる基板（１）と、
前記基板（１）の前記主表面（１ａ）上に形成され、前記基板（１）よりも低不純物濃度とされた第１導電型の炭化珪素からなるドリフト層（２）と、
前記ドリフト層（２）の上に配置され、該ドリフト層（２）におけるセル部に開口部（３ａ）が形成された絶縁膜（３）と、
前記セル部に形成され、前記絶縁膜（３）の開口部（３ａ）を通じて、前記ドリフト層（２）の表面とショットキー接触するように形成されたショットキー電極（４）と、前記基板（１）の裏面（１ｂ）に形成されたオーミック電極（５）とを備えてなるショットキーバリアダイオード（１０）と、
前記セル部の外周領域に形成され、前記ドリフト層（２）の表層部において、前記セル部を囲むように形成された第２導電型のリサーフ層（６）を含む終端構造と、
前記リサーフ層（６）の内側となる前記ショットキー電極（４）のうち前記ドリフト層（２）と接する領域の下方に、前記ドリフト層（２）の表面において前記ショットキー電極（４）と接続されるように形成され、かつ、互いに離間して配置された複数の第２導電型層（８）とを備え、
前記複数の第２導電型層（８）と前記ドリフト層（２）とによりＰＮダイオードが構成され、
前記複数の第２導電型層（８）は、前記ショットキー電極（４）のうち前記ドリフト層（２）と接する領域の中心部側に配置されるものの方が外周部側に配置されるものと比べて、前記中心部を中心とした径方向の寸法が大きくされていることを特徴とするジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。
【請求項２】
前記複数の第２導電型層（８）は、前記ショットキー電極（４）のうち前記ドリフト層（２）と接する領域の中心部に近づくに連れて、前記中心部を中心とした径方向の寸法が大きくされていることを特徴とする請求項１に記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。
【請求項３】
前記複数の第２導電型層（８）が前記リサーフ層（６）よりも深く形成されていることを特徴とする請求項１または２に記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。
【請求項４】
前記複数の第２導電型層（８）は、前記ショットキー電極（４）のうち前記ドリフト層（２）と接する領域の中心部に配置されたものの方が該中心部よりも外側に配置されたものよりも深く形成されていることを特徴とする請求項１に記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。
【請求項５】
前記複数の第２導電型層（８）は、少なくとも前記ショットキー電極（４）のうち前記ドリフト層（２）と接する領域の中心部において、深さが均一とされていることを特徴とする請求項１ないし４のいずれか１つに記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。
【請求項６】
前記複数の第２導電型層（８）は、前記ショットキー電極（４）のうち前記ドリフト層（２）と接する領域の中心に位置する中心部（８ａ）と、該中心部（８ａ）を中心として囲むように配置されていると共に該中心部（８ａ）を中心として点対称とされた複数の環状部（８ｂ〜８ｄ）とを有し、前記複数の環状部（８ｂ〜８ｄ）の最も前記中心部（８ａ）の外周側に配置されるものを外周部（８ｄ）とすると、前記中心部（８ａ）を中心として径方向に切断した断面において、前記複数の環状部（８ｂ〜８ｄ）のうち前記中心部（８ａ）と前記外周部（８ｄ）の間に位置する内周部（８ｂ、８ｃ）が、前記中心部（８ａ）と前記外周部（８ｄ）の間で対称となる形状とされていることを特徴とする請求項１ないし５のいずれか１つに記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。
【請求項７】
前記複数の第２導電型層（８）は、前記中心部（８ａ）を中心とした同心円状に並べられていることを特徴とする請求項６に記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。
【請求項８】
前記複数の第２導電型層（８）は、前記中心部（８ａ）が角を丸めた正多角形で構成されていると共に、前記環状部（８ｂ〜８ｄ）も前記中心部（８ａ）と同じ角を丸めた正多角形とされていることを特徴とする請求項６に記載のジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素（以下、ＳｉＣという）を用いて構成されたジャンクションバリアショットキーダイオード（以下、ＪＢＳという）を備えるＳｉＣ半導体装置に関するものである。
【背景技術】
【０００２】
従来より、ショットキーバリアダイオード（以下、ＳＢＤという）では、ショットキー電極と半導体と界面において、電極材料となる金属と半導体との仕事関数差が小さいため、物性上、ＰＮダイオードと比べて逆方向電圧印加時のリーク電流が大きくなるという問題を有している。
【０００３】
これに対し、従来、特許文献１において、ショットキー接合の一部にＰＮダイオードを作り込み、逆方向電圧印加時のリーク電流を抑制する構造が提案されている。図８は、特許文献１に提案されているＪＢＳを備えた半導体装置の断面構造を示したものである。この図に示されるように、ショットキー電極Ｊ１とｎ-型ドリフト層Ｊ２とが接触する領域、つまり終端構造（外周耐圧領域）を構成するリサーフ層Ｊ３よりも内側に、ドリフト層Ｊ２の表面部や内部にストライプ状に延設されたｐ型層Ｊ４を配置することで、ショットキー接合の一部にＰＮダイオードを作り込んだＪＢＳとしている。
【特許文献１】特開２０００−２９４８０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に示されるＪＢＳでは、ｐ型層Ｊ４がリサーフ層Ｊ３と同じ深さとされているため、サージ発生時に空乏層の広がりが図中破線で示したような状態となり、ｐ型層Ｊ４が配置された領域において空乏層がｐ型層Ｊ４側に近づいた状態となる。このため、サージ発生時に、図中の点Ｂの場所、つまりｐ型層Ｊ４とリサーフ層Ｊ３との境界位置において電界集中が発生し易くなり、素子破壊に至るという問題が発生する。
【０００５】
本発明は上記点に鑑みて、サージ発生時に電界集中による素子破壊を防止できるＪＢＳを備えたＳｉＣ半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、本発明では、絶縁膜（３）の開口部（３ａ）を通じて、ドリフト層（２）の表面とショットキー接触するように形成されたショットキー電極（４）と、基板（１）の裏面（１ｂ）に形成されたオーミック電極（５）とを備えてなるショットキーバリアダイオード（１０）がセル部に形成されている共に、ドリフト層（２）の表層部において、セル部を囲むように形成された第２導電型のリサーフ層（６）を含む終端構造がセル部の外周領域に形成され、さらに、リサーフ層（６）の内側となるショットキー電極（４）のうちドリフト層（２）と接する領域の下方に、ドリフト層（２）の表面においてショットキー電極（４）と接続されるように、かつ、互いに離間するように配置された複数の第２導電型層（８）が形成され、複数の第２導電型層（８）とドリフト層（２）とによりＰＮダイオードが構成されたジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置において、複数の第２導電型層（８）は、ショットキー電極（４）のうちドリフト層（２）と接する領域の中心部側に配置されるものの方が外周部側に配置されるものと比べて、中心部を中心とした径方向の寸法が大きくされていることを特徴としている。
【０００７】
このように、複数の第２導電型層（８）に関して、ショットキー電極（４）のうちドリフト層（２）と接する領域の中心部側に配置されるものの方が外周部側に配置されるものと比べて、中心部を中心とした径方向の寸法が大きくされるようにしている。このため、中心部においてサージ電流が流れる際の第２導電型領域（８）の断面積を大きくして抵抗値を下げることができ、第２導電型領域（８）のうち中心部寄りの部分に多くのサージ電流が流れるようにできる。これにより、終端構造と第２導電型領域（８）との境界位置で電界集中し難くなる構造にでき、より高いサージ耐圧を得ることが可能となる。
【０００８】
この場合、ショットキー電極（４）のうちドリフト層（２）と接する領域の中心部に近づくに連れて、中心部を中心とした径方向の寸法が大きくなるように複数の第２導電型層（８）を構成すると好ましい。
【０００９】
また、複数の第２導電型層（８）がリサーフ層（６）よりも深く形成されると良い。このように、これにより、複数の第２導電型層（８）の下方位置において電界集中を受けることになり、ＰＮダイオード部の広い範囲でサージ電流を流せるようにできる。このため、高いサージ耐圧を得ることが可能となる。
【００１０】
この場合、複数の第２導電型層（８）は、ショットキー電極（４）のうちドリフト層（２）と接する領域の中心部に配置されたものの方が該中心部よりも外側に配置されたものよりも深く形成されるようにすると好ましい。
【００１１】
このようにすれば、ショットキー電極（４）のうちドリフト層（２）と接する領域の中心部において、空乏層の高電界領域をよりドリフト層（２）の深い位置に下げることが可能となる。これにより、終端構造と複数の第２導電型層（８）との境界位置でより電界集中がし難くなる構造にでき、より高いサージ耐圧を得ることが可能となる。
【００１２】
また、複数の第２導電型層（８）は、少なくともショットキー電極（４）のうちドリフト層（２）と接する領域の中心部において、深さが均一とされていると好ましい。
【００１３】
これにより、複数の第２導電型層（８）のうち深さが均一とされている部分全面において電界集中を受けることになり、ＰＮダイオード部の広い範囲でサージ電流を流せるようにできる。このため、高いサージ耐圧を得ることが可能となる。
【００１４】
このような複数の第２導電型層（８）としては、例えば、ショットキー電極（４）のうちドリフト層（２）と接する領域の中心に位置する中心部（８ａ）と、該中心部（８ａ）を中心として囲むように配置されていると共に該中心部（８ａ）を中心として点対称とされた複数の環状部（８ｂ〜８ｄ）とを有した構造とし、複数の環状部（８ｂ〜８ｄ）の最も中心部（８ａ）の外周側に配置されるものを外周部（８ｄ）とすると、中心部（８ａ）を中心として径方向に切断した断面において、複数の環状部（８ｂ、８ｃ）のうち中心部（８ａ）と外周部（８ｄ）の間に位置する内周部（８ｂ、８ｃ）が、中心部（８ａ）と外周部（８ｅ）の間で対称となる形状とすることができる。
【００１５】
この場合、複数の第２導電型層（８）は、中心部（８ａ）を中心とした同心円状に並べたレイアウトとしても良いし、中心部（８ａ）を角を丸めた正多角形とし、環状部（８ｂ〜８ｅ）も中心部（８ａ）と同じ角を丸めた正多角形としたレイアウトとしても良い。
【００１６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１８】
（第１実施形態）
本発明の第１実施形態について説明する。図１に、本実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の断面図を示す。また、図２に、図１に示すＳｉＣ半導体装置の上面レイアウト図を示す。図１は、図２のＡ−Ａ断面に相当する断面図である。以下、これらを参照して、本実施形態のＳｉＣ半導体装置について説明する。
【００１９】
図１に示すように、ＳｉＣ半導体装置は、例えば２×１０18〜１×１０21ｃｍ-3程度不純物濃度とされた炭化珪素からなるｎ+型基板１を用いて形成されている。ｎ+型基板１の上面を主表面１ａ、主表面１ａの反対面である下面を裏面１ｂとすると、主表面１ａ上には、基板１よりも低いドーパント濃度、例えば５×１０15（±５０％）ｃｍ-3程度不純物濃度とされた炭化珪素からなるｎ-型ドリフト層２が積層されている。これらｎ+型基板１およびｎ-型ドリフト層２のセル部にＳＢＤ１０が形成されていると共に、その外周領域に終端構造が形成されることでＳｉＣ半導体装置が構成されている。
【００２０】
具体的には、ｎ-型ドリフト層２の表面には、セル部において部分的に開口部３ａが形成されたシリコン酸化膜などで構成された絶縁膜３が形成され、この絶縁膜３の開口部３ａにおいてｎ-型ドリフト層２と接触するように、例えばＭｏ（モリブデン）もしくはＴｉ（チタン）にて構成されたショットキー電極４が形成されている。絶縁膜３に形成された開口部３ａは、図２に示すように円形状とされており、ショットキー電極４はこの円形状の開口部３ａにおいてｎ-型ドリフト層２にショットキー接続されている。そして、ｎ+型基板１の裏面と接触するように、例えばＮｉ（ニッケル）、Ｔｉ、Ｍｏ、Ｗ（タングステン）等により構成されたオーミック電極５が形成されている。これにより、ＳＢＤ１０が構成されている。
【００２１】
また、ＳＢＤ１０の外周領域に形成された終端構造として、ショットキー電極４の両端位置において、ショットキー電極４と接するように、ｎ-型ドリフト層２の表層部にｐ型リサーフ層６が形成されていると共に、ｐ型リサーフ層６の外周をさらに囲むように複数個のｐ型ガードリング層７等が配置され、終端構造が構成されている。ｐ型リサーフ層６は、例えばＡｌを不純物として用いて構成されたものであり、例えば、５×１０16〜１×１０18ｃｍ-3程度の不純物濃度で構成されている。これらｐ型リサーフ層６やｐ型ガードリング層７は、図２に示すようにセル部を囲むように円環状とされ、これらを配置することにより、ＳＢＤ１０の外周において電界が広範囲に延びるようにでき、電界集中を緩和できるため、耐圧を向上させることができる。
【００２２】
さらに、終端構造を構成する部分のうち最もセル部側に位置しているｐ型リサーフ層６の内側（内周側）の端部よりもさらに内側に、ショットキー電極４と接するように構成されたｐ型層８が形成されることで、ｐ型層８とｎ-型ドリフト層２によるＰＮダイオードが作り込まれたＪＢＳを構成している。ｐ型層８は、図２に示すように、セル部の外縁（ショットキー電極４の外縁）に沿うような円環状とされ、ショットキー電極４のうちｎ-型ドリフト層２と接触する領域の中心に位置する円形状の中心部８ａを中心として、同心円状に複数個（本実施形態では３個）の円環状部８ｂ〜８ｄが配置されている。また、複数のｐ型層８のうちの最も外周側に位置する外周部８ｄがｐ型リサーフ層６の内側の端部と接触もしくはリサーフ層６の内部に含まれるように配置されている。そして、中心部８ａと外周部８ｄとの間に配置される内周部８ｂ、８ｃが、中心部８ａを中心とする径方向に切断する断面において、対称的に配置されるように、各ｐ型層８ａ〜８ｄが等しい間隔Ｗ１だけ空けた配置とされ、かつ、ショットキー電極４のうちｎ-型ドリフト層２と接触する領域の中心部に近づくほどｐ型層８ａ〜８ｄの幅、つまりｎ+型基板１の平面方向の寸法が広くなるようにしている。このようなｐ型層８は、例えば、５×１０17〜１×１０20ｃｍ-3程度の不純物濃度で構成され、各ｐ型層８の間隔Ｗ１が２．０±０．５μｍ程度とされている。
【００２３】
このようにすれば、中心部においてサージ電流が流れる際のｐ型層８の断面積を大きくして抵抗値を下げることができるため、中心部のｐ型層８に多くのサージ電流が流れるようにできる。これにより、終端構造とｐ型層８との境界位置で電界集中し難くなる構造にでき、より高いサージ耐圧を得ることが可能となる。
【００２４】
このような構造のＪＢＳを備えたＳｉＣ半導体装置では、ショットキー電極４をアノードとオーミック電極５をカソードとして、ショットキー電極４に対してショットキー障壁を超える電圧を印加すると、ショットキー電極４とオーミック電極の間に電流が流れる。
【００２５】
一方、外周部領域に関しては、オフ時にショットキー電極４の下方に配置した複数個のｐ型層８からｎ-型ドリフト層２に向かって伸びる空乏層により、ｐ型層８に挟まれたｎ-型ドリフト層２が完全空乏化する。このため、逆方向電圧印加時のリーク電流を低減することが可能となる。
【００２６】
このとき、本実施形態では、ショットキー電極４のうちｎ-型ドリフト層２と接触する領域の中心部に近づくほどｐ型層８ａ〜８ｄの幅、つまりｎ+型基板１の平面方向の寸法が広くなるようにしている。このため、中心部においてサージ電流が流れる際のｐ型層８の断面積を大きくして抵抗値を下げることができ、ｐ型層８のうち外周部８ｄよりも中心部８ａ寄りの部分に多くのサージ電流が流れるようにできる。これにより、終端構造とｐ型層８との境界位置で電界集中し難くなる構造にでき、より高いサージ耐圧を得ることが可能となる。
【００２７】
次に、本実施形態にかかるＳｉＣ半導体装置の製造方法について説明する。図３は、図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。なお、図３中では図を簡略化してｐ型ガードリング層７を省略してある。
【００２８】
まず、図３（ａ）に示す工程では、ｎ+型基板１の主表面１ａにｎ-型ドリフト層２をエピタキシャル成長させる。続いて、図３（ｂ）に示す工程では、ＬＴＯ（low-temperature oxide）等で構成されたマスク１１を配置したのち、フォトリソグラフィ・エッチング工程にてマスク１１のうちｐ型リサーフ層６およびｐ型ガードリング層７の形成予定領域を開口させる。そして、このマスク１１を用いて例えばＡｌなどのｐ型不純物をイオン注入し、熱処理などによって活性化することでｐ型リサーフ層６およびｐ型ガードリング層７を形成する。
【００２９】
次に、図３（ｃ）に示す工程では、マスク１１を除去したのち、再びＬＴＯ等で構成されたマスク１２を配置し、フォトリソグラフィ・エッチング工程にてマスク１２のうちｐ型層８の形成予定領域を開口させる。そして、このマスク１２を用いて例えばＡｌなどのｐ型不純物をイオン注入し、熱処理などによって活性化することでｐ型層８を形成する。なお、ここでは図３（ｂ）に示す工程と図３（ｃ）に示す工程を別工程としたが、マスク１１、１２を１つのマスクとし、このマスクのうちｐ型リサーフ層６、ｐ型ガードリング層７およびｐ型層８の形成予定領域を開口させたのち、マスク上からｐ型不純物をイオン注入すると共に活性化することでｐ型リサーフ層６、ｐ型ガードリング層７およびｐ型層８を同時に形成することもできる。
【００３０】
その後、図３（ｄ）に示す工程では、マスク１２を除去したのち、ｎ+型基板１の裏面１ｂ側にニッケル、チタン、モリブデン、タングステン等により構成される金属層を形成することにより、オーミック電極５を形成する。さらに、例えば、犠牲酸化でＳｉＣ表面を清浄化した後、プラズマＣＶＤによりシリコン酸化膜を成膜したのち、これをリフロー処理することで絶縁膜３を成膜し、フォトリソグラフィ・エッチング工程を経て、絶縁膜３に対して開口部３ａを形成する。
【００３１】
そして、図３（ｅ）に示す工程では、開口部３ａ内を含めて絶縁膜３の上にＭｏもしくはＴｉで構成される金属層を形成したのち、この金属層をパターニングすることでショットキー電極４を形成する。これにより、図１に示したＪＢＳを備えたＳｉＣ半導体装置が完成する。
【００３２】
以上説明したように、本実施形態のＳｉＣ半導体装置では、ショットキー電極４のうちｎ-型ドリフト層２と接触する領域の中心部に近づくほどｐ型層８ａ〜８ｄの幅、つまりｎ+型基板１の平面方向の寸法が広くなるようにしている。このため、中心部においてサージ電流が流れる際のｐ型層８の断面積を大きくして抵抗値を下げることができ、ｐ型層８のうち外周部８ｄよりも中心部８ａ寄りの部分に多くのサージ電流が流れるようにできる。これにより、終端構造とｐ型層８との境界位置で電界集中がし難くなる構造にでき、より高いサージ耐圧を得ることが可能となる。
【００３３】
（第２実施形態）
本発明の第２実施形態について説明する。図４は、本実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の断面図である。本実施形態は、ｐ型層８の形状を第１実施形態に対して変更したものであり、その他に関しては、第１実施形態と同様である。
【００３４】
図４に示すように、本実施形態では、終端構造を構成するｐ型リサーフ層６やｐ型ガードリング層７よりも深くなるように各ｐ型層８を形成している。例えば、各ｐ型層８の深さは、０．７〜１．５μｍ程度とされ、ｐ型リサーフ層６やｐ型ガードリング層７よりも０．２〜１．０μｍ程度深くされている。
【００３５】
このような構成においては、各ｐ型層８が終端構造を構成するｐ型リサーフ層６やｐ型ガードリング層７よりも深くされているため、定格以上の電圧または電流が印加された、所謂サージ発生時におけるＳＢＤ１０近傍の空乏層が図５に示す断面図のようになる。このように、ｐ型層８が形成された領域において空乏層がｎ-型ドリフト層２の深い位置となり、図８に示した従来の空乏層と比較して、ショットキー電極４から離れた位置に移動させることが可能となる。これにより、図５の領域Ｒで示したｐ型層８の下方位置全面において電界集中を受けることになり、ＰＮダイオード部に全体でほぼ均等にサージ電流を流せるようにできるため、高いサージ耐圧を得ることが可能となる。したがって、より高いサージ耐圧を得ることが可能となる。
【００３６】
（第３実施形態）
本発明の第３実施形態について説明する。図６は、本実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の断面図である。本実施形態は、ｐ型層８の深さを第１、第２実施形態に対して変更したものであり、その他に関しては、第１、第２実施形態と同様である。
【００３７】
図６に示すように、本実施形態では、ショットキー電極４のうちｎ-型ドリフト層２と接触する領域の中心部に近づくほどｐ型層８の深さが深くなるようにしている。そして、中心部近傍ではｐ型層８の深さが揃えられた状態とされている。このようにすれば、ショットキー電極４のうちｎ-型ドリフト層２と接触する領域の中心部において、空乏層をよりｎ-型ドリフト層２の深い位置に下げることが可能となる。これにより、終端構造とｐ型層８との境界位置でより電界集中がし難くなる構造にでき、より高いサージ耐圧を得ることが可能となる。
【００３８】
なお、本実施形態のＳｉＣ半導体装置の製造方法は、基本的には第１実施形態と同様であるが、図３（ｃ）に示す工程において、例えば、深さが異なるｐ型層８ごとにマスク１２を複数個用意し、順番にイオン注入を行えば良い。
【００３９】
（第４実施形態）
本発明の第４実施形態について説明する。図７は、本実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の上面レイアウト図である。この図のＢ−Ｂ断面が図１、図４および図５に相当する。本実施形態のＳｉＣ半導体装置は、第１〜第３実施形態に対してＪＢＳおよび終端構造のレイアウト構成を変更したものであり、その他に関しては第１〜第３実施形態と同様であるため、異なる部分についてのみ説明する。
【００４０】
図７に示すように、本実施形態では、ｐ型リサーフ層６の内側の端部を角を丸めた正方形とし、各ｐ型層８ａ〜８ｄもその形状に合わせて角を丸めた正方形状としている。換言すると、中心部８ａが角を丸めた正方形とされ、それを囲むように他のｐ型層８ｂ〜８ｄも角を丸めた正方形の枠状とされている。このような構成にしても、上記第１、第２実施形態と同様の効果を得ることができる。
【００４１】
（他の実施形態）
上記各実施形態では、各図においてｐ型層８の数の一例を示したが、これに限るものではない。また、第３実施形態において、ｐ型リサーフ層６の内側の端部の形状やｐ型層８の形状として、角を丸めた正方形を例に挙げて説明したが、その他の角を丸めた正多角形としても構わない。また、ｐ型層８の対称性を高めるために、円形もしくは角を丸めた正方向にてｐ型層８を形成する場合について説明したが、ｐ型層８が複数個の円形や六角形に分断し、ショットキー電極４のうちｎ-型ドリフト層２と接触する領域の中心部を中心として各ｐ型層８を対照的に配置すると共に、中心部のｐ型層８が最も径方向の幅が広く、中心部のｐ型層８から遠ざかるに連れてｐ型層８の径方向の幅が狭くなるような構造としても構わない。
【００４２】
また、上記各実施形態では、ショットキー電極４のうちｎ-型ドリフト層２と接触する領域の中心部に近づくに連れてｐ型層８ａ〜８ｄの幅が徐々に広くなるようにしているが、少なくとも外周部８ｄよりも中心部８ａ側の方が広くなっていれば良い。
【００４３】
また、上記実施形態では、第１導電型をｎ型とし、第２導電型をｐ型とするＳｉＣ半導体装置について説明したが、各導電型を反転させた構造としても良い。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の断面図である。
【図２】図１に示すＳｉＣ半導体装置の上面レイアウト図を示す。
【図３】図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。
【図４】本発明の第２実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の断面図である。
【図５】図４に示すＳｉＣ半導体装置のサージ発生時の空乏層の広がる様子を示した断面図である。
【図６】本発明の第３実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の断面図である。
【図７】本発明の第４実施形態にかかるＪＢＳを備えたＳｉＣ半導体装置の断面図である。
【図８】従来のＪＢＳを備えた半導体装置の断面図である。
【符号の説明】
【００４５】
１…ｎ+型基板、１ａ…主表面、１ｂ…裏面、２…ｎ-型ドリフト層、３…絶縁膜、３ａ…開口部、４…ショットキー電極、５…オーミック電極、６…ｐ型リサーフ層、７…ｐ型ガードリング層、８…ｐ型層、８ａ…中心部、８ｂ、８ｃ…内周部、８ｄ…外周部、１０…ＳＢＤ、１１…マスク、１２…マスク
【図１】
2008300506.tif 000003
【図２】
2008300506.tif 000004
【図３】
2008300506.tif 000005
【図４】
2008300506.tif 000006
【図５】
2008300506.tif 000007
【図６】
2008300506.tif 000008
【図７】
2008300506.tif 000009
【図８】
2008300506.tif 000010