(57)【要約】  幾つかの例において、集積回路が、第１のプレート（１６７）、第２のプレート（１６８）、及び第１のプレート（１６７）と第２のプレート（１６８）との間に配置される誘電体層（２６２）を含む。第１プレート（１６７）、第２プレート（１６８）、及び誘電体層（２６２）は、集積回路の隔離領域（２５０）上に配置され、垂直コンデンサ（２５２）を形成する。
2021524998.tif 000002
【特許請求の範囲】
【請求項１】
集積回路であって、
第１のプレート、
第２のプレート、及び
前記第１及び第２のプレートの間に配置される誘電体層、
を含み、
前記第１及び第２のプレート及び前記誘電体層が垂直コンデンサを形成し、前記垂直コンデンサの前記第１及び第２のプレート及び誘電体層が、前記集積回路の隔離領域上に配置される、
集積回路。
【請求項２】
請求項１に記載の集積回路であって、第２の垂直コンデンサをさらに含み、
前記第２の垂直コンデンサが、
第２のプレートと、
第３のプレートと、
前記隔離領域上で前記第２及び第３のプレート間に配置される第２の誘電体層と、
を含む、
集積回路。
【請求項３】
請求項１に記載の集積回路であって、前記集積回路が、少なくとも前記第１のプレート及び前記第２のプレートを含むフラッシュビットセルをさらに含む、集積回路。
【請求項４】
請求項１に記載の集積回路であって、前記誘電体層が、第１の二酸化シリコン層、第２の二酸化シリコン層、及びシリコン窒化物層を含む、集積回路。
【請求項５】
請求項１に記載の集積回路であって、前記隔離領域がシリコン基板上に配置される、集積回路。
【請求項６】
請求項１に記載の集積回路であって、前記隔離領域がシャロートレンチアイソレーション（ＳＴＩ）領域を含む、集積回路。
【請求項７】
請求項１に記載の集積回路であって、前記隔離領域が二酸化シリコンを含む、集積回路。
【請求項８】
集積回路であって、
少なくとも制御ゲート層、ワード線ゲート層、及び誘電体層を含む浮遊ゲートフラッシュビットセルと、
シャロートレンチアイソレーション（ＳＴＩ）領域上に配置される垂直コンデンサと、
を含み、
前記垂直コンデンサが、前記制御ゲート層と、前記ワード線ゲート層と、前記誘電体層を含み、前記誘電体層が前記制御ゲート層と前記ワード線ゲート層との間に配置される、
集積回路。
【請求項９】
請求項８に記載の集積回路であって、前記制御ゲート層及び前記ワード線ゲート層がポリシリコンを含む、集積回路。
【請求項１０】
請求項８に記載の集積回路であって、前記ＳＴＩ領域が二酸化シリコンを含む、集積回路。
【請求項１１】
請求項８に記載の集積回路であって、前記ＳＴＩ領域がシリコン基板上に配置される、集積回路。
【請求項１２】
請求項８に記載の集積回路であって、浮遊ゲート層をさらに含み、前記誘電体層が、前記制御ゲート層と前記浮遊ゲート層との間に位置する、集積回路。
【請求項１３】
請求項８に記載の集積回路であって、前記誘電体層が、少なくとも１つの二酸化シリコン層を含む、集積回路。
【請求項１４】
請求項８に記載の集積回路であって、前記誘電体層が、第１の二酸化シリコン層、第２の二酸化シリコン層、及びシリコン窒化物層を含む、集積回路。
【請求項１５】
基板上のシャロートレンチアイソレーション（ＳＴＩ）領域上に少なくとも１つの垂直コンデンサを有する集積回路を製造する方法であって、
前記ＳＴＩ領域上に第１誘電体層を堆積させること、
前記第１の誘電体層上に第１のポリシリコン層を堆積すること、
前記第１のポリシリコン層をパターン化して、側壁を有する前記垂直コンデンサの第１のプレートを形成すること、
第２の誘電体層が前記側壁に接するように前記第２の誘電体層を堆積すること、及び
第２のポリシリコン層が、前記第２の誘電体層に接し、前記垂直コンデンサの第２のプレートを形成するように、前記第２のポリシリコン層を堆積させること、
を含む、方法。
【請求項１６】
請求項１５に記載の方法であって、前記第１の誘電体層が、第１の二酸化シリコン層、第２の二酸化シリコン層、及びシリコン窒化物層を含む、方法。
【請求項１７】
請求項１５に記載の方法であって、前記第２の誘電体層が、第１の二酸化シリコン層、第２の二酸化シリコン層、及びシリコン窒化物層を含む、方法。
【請求項１８】
請求項１５に記載の方法であって、前記ＳＴＩ領域が二酸化シリコンを含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
不揮発性メモリ（ＮＶＭ）ビットセルは、情報をストアするように構成された電子機器要素である。ビットセルの電気的状態（例えば、閾値電圧）は、論理低レベル（デジタル低又は０を意味する）又は論理高レベル（デジタル高又は１を意味する）などの論理レベルを定義するために用いられ得る。この定義された論理レベルは、ビットセルにストアされた情報（又はビット）と呼ばれることがある。
【発明の概要】
【０００２】
少なくとも１つの例によれば、集積回路が、第１のプレートと、第２のプレートと、第１のプレート及び第２のプレート間に配置される誘電体層とを含み、第１のプレート及び第２のプレートが垂直コンデンサを形成し、垂直コンデンサの第１のプレートと第２のプレートと誘電体層とが、集積回路の隔離領域上に配置される。
【０００３】
別の例によれば、集積回路が、少なくとも制御ゲート層と、ワード線ゲート層と、誘電体層とを含む浮遊ゲートフラッシュビットセルを含む。また、集積回路は、シャロートレンチアイソレーション（ＳＴＩ）領域上に配置される垂直コンデンサを含み、垂直コンデンサは、制御ゲート層と、ワード線ゲート層と、誘電体層とを含み、誘電体層は、制御ゲート層とワード線ゲート層との間に配置される。
【０００４】
さらの別の例によれば、基板上のシャロートレンチアイソレーション（ＳＴＩ）領域上に少なくとも１つの垂直コンデンサを有する集積回路を製造する方法が、第１の誘電体層をＳＴＩ領域上に堆積すること、第１のポリシリコン層を第１の誘電体層上に堆積すること、第１のポリシリコン層をパターン化して側壁を有する垂直コンデンサの第１のプレートを形成すること、第２の誘電体層が側壁に接するように第２の誘電体層を堆積すること、及び、第２のポリシリコン層が第２の誘電体層に接し、第２のポリシリコン層が垂直コンデンサの第２のプレートを形成するように、第２のポリシリコン層を堆積することを含む。
【図面の簡単な説明】
【０００５】
【図１Ａ】種々の例に従った、浮遊ゲートフラッシュビットセルメモリアレイの例示的なレイアウトの一部を示す。
【０００６】
【図１Ｂ】種々の例に従った、例示的なビットセルの対の側面図断面を示す。
【０００７】
【図１Ｃ】種々の例に従った、垂直コンデンサのアレイの例示的なレイアウトを示す。
【０００８】
【図１Ｄ】種々の例に従った、例示的な垂直コンデンサの側面図断面を示す。
【０００９】
【図２】種々の例に従った、垂直コンデンサを製造するために行なわれる例示的な方法を示す。
【００１０】
【図３Ａ】種々の例に従った、例示的なビットセルの製造を示す。
【図３Ｂ】種々の例に従った、例示的なビットセルの製造を示す。
【図３Ｃ】種々の例に従った、例示的なビットセルの製造を示す。
【図３Ｄ】種々の例に従った、例示的なビットセルの製造を示す。
【図３Ｅ】種々の例に従った、例示的なビットセルの製造を示す。
【図３Ｆ】種々の例に従った、例示的なビットセルの製造を示す。
【図３Ｇ】種々の例に従った、例示的なビットセルの製造を示す。
【００１１】
【図４Ａ】種々の実施例に従った、少なくとも１つの垂直コンデンサの製造を示す。
【図４Ｂ】種々の実施例に従った、少なくとも１つの垂直コンデンサの製造を示す。
【図４Ｃ】種々の実施例に従った、少なくとも１つの垂直コンデンサの製造を示す。
【図４Ｄ】種々の実施例に従った、少なくとも１つの垂直コンデンサの製造を示す。
【図４Ｅ】種々の実施例に従った、少なくとも１つの垂直コンデンサの製造を示す。
【図４Ｆ】種々の実施例に従った、少なくとも１つの垂直コンデンサの製造を示す。
【図４Ｇ】種々の実施例に従った、少なくとも１つの垂直コンデンサの製造を示す。
【発明を実施するための形態】
【００１２】
フラッシュメモリは、ビットセルのアレイに情報をストアし得る不揮発性ストレージ媒体である。このストアされた情報（又は「ビット」）は、電気的に消去、プログラム、読み出しされ得る。場合によっては、浮遊ゲートトランジスタビットセルのアレイがフラッシュメモリにおいて用いられ得る。浮遊ゲートトランジスタビットセルが、例えば制御ゲートと浮遊ゲートなどの複数のゲートを含むことを除くと、浮遊ゲートトランジスタビットセルは、標準の金属酸化物電界効果トランジスタ（ＭＯＳＦＥＴ）に似ている。上述したように、ビットセルの電気的状態は、ビットセルにストアされたビットと称され得る論理レベルを定義するために用いられ得る。これは、ビットセルの閾値電圧における変化を用いて成され得る。浮遊ゲートタイプのトランジスタビットセルの閾値電圧は、その浮遊ゲートにおけるトラップされた電荷の有無のために変化し得、これによって浮遊ゲートトランジスタビットセルの閾値電圧が（古い閾値電圧に対して）さらに変化する。浮遊ゲートタイプトランジスタビットセルに電子がトラップされたときの閾値電圧（又は浮遊ゲートトランジスタビットセルの電気的状態）は、ビットセルにビットとしてストアされるデジタル低又は「０」として特徴付けることができる。逆に、浮遊ゲートにおいて電子が空乏化されたときの電気的状態は、ビットセルにビットとしてストアされるデジタル高又は「１」と称され得る。
【００１３】
上述したように、浮遊ゲートビットセルにストアされたビットの特徴（例えば、デジタル高又は低）は、浮遊ゲートにおけるチャージの有無に依存する。場合によっては、浮遊ゲートトランジスタビットセルの制御ゲートにおいて電圧電位（例えば、１０Ｖ又はそれ以上）を印加することによって、電荷が浮遊ゲートにストア／空乏化される。場合によっては、電圧電位を印加するためにチャージポンプ回路が用いられる。例示的なチャージポンプ回路は、入力チャージをブーストして、チャージポンプ回路に供給される電圧よりも高い電圧を提供する。場合によっては、チャージポンプ回路はコンデンサベースであり、通常、コンデンサベースのチャージポンプ回路は、メタル・オーバー・セミコンダクター（ＭＯＳ）などのコンデンサを採用する。
【００１４】
ＭＯＳコンデンサは、通常、金属の層（例えば、金属コンタクト）、絶縁材料の層（例えば、二酸化シリコン）、及び半導体材料の層（例えば、シリコン）を含む。これらの層は通常、横方向に製造され、これらのコンデンサの製造設計は、基板（例えば、ｐ型シリコン基板）とコンデンサのプレート（例えば、ｎウェル）との間に生成される寄生容量をもたらし、これは、ＭＯＳコンデンサの静電容量と干渉し、その性能を劣化させる。寄生容量干渉を避けるために、平面のポリ対ポリコンデンサ又は金属対ポリコンデンサがチャージポンプにおいて用いられる。しかしながら、このようなコンデンサの製造は余分なマスクを必要とし、全体的な製造コストを増大させる。したがって、チャージポンプ回路において用いられることができ、上述の懸念を緩和するコンデンサの代替設計が望まれている。
【００１５】
従って、本記載における例の少なくとも幾つかが、浮遊ゲートフラッシュビットセル技術において用いられ得る垂直コンデンサを製造するためのシステム及び方法に向けられる。少なくとも幾つかの例において、本明細書に記載される垂直コンデンサは、付加的なマスクを用いることなく、浮遊ゲートフラッシュビットセルと同じダイ上に製造される。本記載における垂直コンデンサは、シャロートレンチアイソレーション（ＳＴＩ）領域などの隔離領域に配置される。ＳＴＩ領域上に垂直コンデンサを配置することにより、上述した寄生容量（例えば、ｎウェルからｐ−基板）からの干渉が防止される。少なくとも幾つかの例において、垂直コンデンサは、それらのコンデンサプレートとして、フラッシュビットセルのワード線ゲート層と制御ゲート層を利用する。少なくとも幾つかの例において、制御ゲート層とワード線ゲート層は、多層構造を含み得る誘電体層によって分離される。
【００１６】
図１（ａ）は、種々の例に従った、浮遊ゲートフラッシュビットセルメモリアレイ（又は浮遊ゲートビットセル）の例示的なレイアウト１００の一部を示す。レイアウト１００は、浮遊ゲートビットセルのアレイを形成する層の少なくとも幾つかを示す。レイアウト１００は、ビット線（ＢＬ）層１０６、１０８、１１０、１１２、１１４、及び１１６と、ソース線（ＳＬ）層１２４とを含む。レイアウト１００はまた、ワード線（ＷＬ）ゲート層１１８、１２２、消去ゲート（ＥＧ）層１２０、及び制御ゲート（ＣＧ）層１０２、１０４を含む。ＢＬ層１０６、１０８、１１０、１１２、１１４、及び１１６によって占有される領域は、能動領域と呼ばれることもある。また、レイアウト１００は、チャージポンプ回路において利用される垂直コンデンサを形成する層の少なくとも幾つか（例えば、ＷＬゲート層１１８、１２２、及びＣＧ層１０２、１０４）を示す。本記載は、前述のゲート層を含む浮遊ゲートビットセルアレイに限定されない。以下の垂直コンデンサの記載は、消去ゲート層を用いない浮遊ゲートビットセルを含む、浮遊ゲートビットセルの他のタイプに有効である。
【００１７】
図１（ａ）はまた、座標系１を図示しており、座標系１のＸ軸及びＹ軸はそれぞれ図面のページ内にあり、Ｚ軸は図面のページから（外方に）離れている。例えば、（図１（ａ）に示すように）レイアウト１００斜視から、Ｙ軸と整列された線５０上に一つ又はそれ以上のビットセルが配置されるが、（図１（ｂ）に示すように）製造斜視から、一つ又はそれ以上のビットセルの断面の側面図を、線５０に沿ったＹ−Ｚ平面において見ることができる。
【００１８】
レイアウト１００は、少なくとも部分的に、浮遊ゲートビットセルのアレイ及びＣＭＯＳ論理アレイとともに実装される垂直コンデンサのアレイ（明示的には描写されない）を製造するためのレイアウト（又は設計図）として用いられる。幾つかの例において、レイアウト１００は、スタンドアロンメモリデバイスとして実装される（例えば、それ自体の半導体ダイ上に実装される、それ自体のチップパッケージ内に封入されるなど）ビットセルのアレイを製造するために用いられ得る。幾つかの例において、レイアウト１００は、（例えば、追加の回路を含む半導体ダイ上に実装される）集積回路（ＩＣ）において実装されるビットセルのアレイを製造するために用いられ得る。
【００１９】
図１（ｂ）を参照すると、例示的なビットセル７０、８０の対の側面図断面を、線５０（図１（ａ））に沿ったＹ‐Ｚ平面において、ビット線１１２を介して見ることができる。他のビットセルが、Ｙ軸上にある他のビット線１０６、１０８、１１０、１１４、及び１１６に沿って、Ｙ‐Ｚ平面において確認され得る。
【００２０】
ビットセル７０及び８０は、構造が実質的に同様である。ビットセル７０は、基板１２６に配置されるビット線層１１２を含む。ビットセル７０はまた、ワード線（ＷＬ）ゲート層１１８、制御ゲート層１０２、浮遊ゲート層１３２、及び消去ゲート層１２０（これはビットセル８０によっても共有される）を含む。ビットセル７０はさらに、誘電体層１３８、１４０を含む。これらの誘電体層は、ワード線ゲート層１１８、制御ゲート層１０２、浮動ゲート層１３２、及び消去ゲート１２０の間に隔離を提供するように作製される。幾つかの例において、基板１２６はシリコンを含み得る。このような例では、誘電体層１４０は二酸化シリコンを含み得、誘電体層１３８はシリコン窒化物を含み得る。ビットセル７０はまた、浮動ゲート誘電体として作用し、浮遊ゲート１３２と基板１２６との間に隔離を提供する誘電体層１１１を含む。ビットセル７０は、ＷＬゲート層１１８（ＭＯＳＦＥＴのゲートに類似）、ビット線層１１２（ＭＯＳＦＥＴのドレインに類似）、及びソース線層１２４（ＭＯＳＦＥＴのソースに類似）を含むＷＬトランジスタを形成する。ビットセル７０はまた、基板１２６において、ワード線ゲート層１１８の下に配置される注入層１２８を含む。幾つかの例において、注入層１２８は、ＷＬのトランジスタの閾値電圧を変更するために用いられ得る。幾つかの例において、基板１２６は、基板１２６にドーパント（例えば、ボロン）を注入することによって形成されるパンチスルー防止層１３６などの追加の注入層も含む。図１（ｂ）に示すビットセル７０（又はそのようなビットセルのアレイ）は、消去ゲート層１２０、制御ゲート層１０２、ワード線ゲート層１１８、及び浮動ゲート層１３２を含むが、本記載は前述のゲート層を含む浮遊ゲートビットセル７０に限定されない。本記載は、浮遊ゲートビットセルアレイに有効である。ここで、浮遊ゲートビットセルには各々、ワード線ゲート層１１８、制御ゲート層１０２、及び浮遊ゲート層１３２が含まれる。
【００２１】
ビットセル７０と同様に、ビットセル８０は、ビット線１１２、ソース線層１２４、消去ゲート層１２０、浮遊ゲート層１３４、制御ゲート層１０４、及びワード線ゲート層１２２を含む。ビットセル８０はまた、誘電体層１４６、１４８を含み、これらは、ワード線ゲート層１２２、制御ゲート層１０４、浮動ゲート層１３４、及び消去ゲート１２０を互いに分離する。ビットセル８０は、浮遊ゲート１３４誘電体として機能し、浮遊ゲート１３２と基板１２６の間の隔離を提供する誘電体層１１１も含む。幾つかの例において、基板１２６はシリコンを含み得る。このような例では、誘電体層１４６は二酸化シリコンを含み得、誘電体層１４８はシリコン窒化物を含み得る。幾つかの例において、ワード線ゲート層１１８、１２２及び制御ゲート層１０２、１０４はポリシリコンを含む。
【００２２】
幾つかの例において、ビットセル７０、８０は、（例えば、追加の回路を含む半導体ダイ上に実装される）集積回路（ＩＣ）内に製造され得る。
【００２３】
上述したように、垂直コンデンサは、浮遊ゲートビットセルのアレイと同じダイ上のワード線ゲート層及び制御ゲート層を用いて形成する。基板１２６上に製造されるビットセル７０、８０とは異なり、寄生容量干渉を防止するための垂直コンデンサは、隔離領域（例えば、ＳＴＩ領域）上に製造される。本記載は概して、単一のＳＴＩ領域上の垂直コンデンサを記載しているが、幾つかの例では、複数の垂直コンデンサが、複数の隔離領域（例えば、ＳＴＩ領域）間に分布する。
【００２４】
図１（ｃ）は、垂直コンデンサと同じダイに配置された、制御ゲート層１６７、１６９、１７１、．．．、２３７及びビットセル（明示的には示さない）のワード線ゲート層１６６、１６８、１７０、．．．、２３６を用いて形成される垂直コンデンサのアレイの例示的レイアウト１６０を示す。レイアウト１６０は、制御ゲート層１６７、１６９、１７１、．．．、２３７の各々と結合するコンタクト層１６２を含む。レイアウト１６０はまた、ワード線ゲート層１６６、１６８、１７０、．．．、２３６の各々と結合するコンタクト層１６４を含む。幾つかの例において、ワード線ゲート層１６６、１６８、１７０、…、２３６及び制御ゲート層１６７、１６９、１７１、…、２３７はポリシリコンを含む。
【００２５】
幾つかの例において、レイアウト１６０は、レイアウト１００とともに、集積回路（ＩＣ）において実装される（例えば、追加の回路を含む半導体ダイ上に実装される）垂直コンデンサ及びビットセルのアレイを製造するために用いられ得る。
【００２６】
図１（ｄ）は、線１６５（図１（ｃ））の一部に沿って配置された垂直コンデンサの側面図断面を示す。図１（ｄ）は、基板１２６上に配置されるＳＴＩ領域２５０上に配置される垂直コンデンサ２５１〜２６０を示す。図１（ｄ）に示されたコンデンサは、ワード線ゲート層１６６、１６８、１７０、１７２、１７４、及び１７６と、制御ゲート層１６７、１６９、１７１、１７３、及び１７５とを含む。例えば、ワード線ゲート層１６６はプレートの一方として作用し、制御ゲート層１６７は垂直コンデンサ２５１の他方のプレートとして作用する。幾つかの例において、誘電体層２６１が、ワード線ゲート層１６６と制御ゲート層１６７との間に配置される。幾つかの例において、この誘電体層２６１は、３層構造を含み得る。幾つかの例において、この３層構造は、酸化物層である２つの誘電体層２７１と、窒化物層である誘電体層２７２とを含む。基板がシリコンを含む実施例では、誘電体層２７１は二酸化シリコンを含み、誘電体層２７２はシリコン窒化物を含む。他の材料も用いられ得る。
【００２７】
ワード線ゲート１６６と制御ゲート１６７との間に形成される垂直コンデンサ２５１と同様に、垂直コンデンサ２５２が制御ゲート層１６７とワード線ゲート層１６８との間に形成され、誘電体層２６２がそれらの間に配置される。垂直コンデンサ２５１と同様に、垂直コンデンサ２５２もＳＴＩ領域２５０上に配置される。幾つかの例において、誘電体層２６２は３層構造を含む。幾つかの例において、この３層構造は、酸化物層である２つの誘電体層２９６と、窒化物層である誘電体層２９７とを含む。基板がシリコンを含む実施例では、誘電体層２９６は二酸化シリコンを含み、誘電体層２９７はシリコン窒化物を含む。垂直コンデンサ２５１、２５２と同様に、垂直コンデンサ２５３〜２６０が、ＳＴＩ領域２５０上の、ワード線ゲート層１６８、１７０、１７２、１７４、及び１７６と制御ゲート層１６９、１７１、１７３、及び１７５との間に形成され、各垂直コンデンサ２５３〜２６０は誘電体層を含み、誘電体層は３層構造を含み得る。
【００２８】
図２を参照すると、例示的な方法３００が、ＳＴＩ領域上に配置された垂直コンデンサを製造するために実施され得る。方法３００は、図３（ａ）〜図３（ｇ）及び図４（ａ）〜図４（ｇ）に示される例示的な製造フローチャートに関連して記載される。図３（ａ）〜図３（ｇ）は、少なくとも制御ゲート層及びワード線ゲート層を含む例示的なビットセルの製造を示し、図４（ａ）〜図４（ｇ）は、平行プレートを形成するために、上記で参照したビットセルの制御ゲート層及びワード線ゲート層を用いる少なくとも１つの垂直コンデンサの製造を示す。
【００２９】
図３（ａ）〜図３（ｇ）に示す工程は、線５０（図１（ａ））に沿って確認することができ、図４（ａ）〜図４（ｇ）に示す工程は、線１６５（図１（ｃ））に沿って確認することができる。
【００３０】
簡潔にするため、図３（ａ）〜図３（ｇ）に示される製造工程は単一のビットセルのものであり、図４（ａ）〜図４（ｇ）に示される工程は、ビットセルの制御ゲート層及びワード線ゲート層を用いて形成される少なくとも１つの垂直コンデンサのものである。しかしながら、他の例において、こういった記載は、複数のビットセル及び垂直コンデンサの製造のために適応され得る。
【００３１】
方法３００は、二酸化シリコンを含むＳＴＩ領域４０１（図４（ａ））などのＳＴＩ領域を含む基板１２６を得ることから始まる（工程３１０）。ＳＴＩ領域は、他の電子機器要素（例えば、トランジスタ、ビットセル）が形成される前に、半導体デバイス製造プロセスの初期に作成される。幾つかの例において、ＳＴＩ領域の製造は、基板１２６などの基板においてトレンチのパターン（図３（ａ）〜図３（ｇ）及び４（ａ）〜図４（ｇ）には明示せず）をエッチングすることに関与する。ＳＴＩ領域の製造におけるさらなる工程は、トレンチを充填するために一つ又はそれ以上の誘電性材料（例えば、二酸化シリコン）を堆積させ、次いで、平坦化手法（例えば、化学機械的平坦化）を用いて過剰な誘電性材料を除くことを含む。
【００３２】
幾つかの例において、工程３１０に続いて、追加の工程（方法３００に明示的に含まれない）を実施することができる。追加の工程は、浮遊誘電体層４０５及び浮遊ゲート層４１０を堆積させて、ビットセルの一部（それぞれ図３（ａ）、図３（ｂ））を形成することを含み得る。ゲート層４１０の堆積は図４（ｂ）で確認することができるが、誘電体層４０５の堆積は、ビットセルの製造にそれを含むようにマスクされる。幾つかの例において、誘電体層４０５は、誘電体層４０５がＳＴＩ領域４１０上に配置されるように製造することができる（図４（ｂ）には明示的に示されていない）。幾つかの例において、浮遊ゲート層４１０はポリシリコンを含む。幾つかの例において、前述の堆積工程は、化学気相成長を用いて実施され得る。
【００３３】
幾つかの例において、垂直コンデンサの観点から、方法３００はまた、ＳＴＩ領域４０１から浮遊ゲート層４１０を除去すること（図４（ｃ））を含み得る。ゲート層４１０が、図３（ｃ）の誘電体層４０５からではなく、ＳＴＩ領域４０１（図４（ｃ））から除去されるように、マスキング手法及びドライ／ウェットエッチング手法を用いて浮遊ゲート層４１０を除去することができる。幾つかの例において、化学機械研磨手法を用いて、ＳＴＩ領域４０１から浮遊ゲート層４１０を除去することができる。
【００３４】
ＳＴＩ領域４０１から浮遊ゲート層４１０を除去した後、方法３００は、誘電体層４１３を堆積することを含み得る工程３２０に進み得る。垂直コンデンサの観点から、誘電体層４１３は、ＳＴＩ領域４０１（図４（ｃ））上に堆積され、ビットセルの観点から、誘電体層４１３は、浮遊ゲート層４１０（図３（ｃ））上に堆積される。幾つかの例において、誘電体層４１３は、３層構造を含み得る。幾つかの例において、この３層構造は、二酸化シリコンを含む２つの誘電体層４１２、４１６と、シリコン窒化物を含む誘電体層４１４とを含む。幾つかの例において、工程３２０はまた、基板１２６にドーパント（例えば、ボロン）を注入して、パンチスルー防止層１３６（図３（ｃ））を形成することを含み得る。
【００３５】
次いで、方法３００は、誘電体層４１３上に制御ゲート層４２０を堆積することを含む工程３３０に移動する。制御層４２０は、垂直コンデンサ（図４（ｃ））とビットセル（図３（ｃ））の両方の観点から確認することができる。幾つかの例において、工程３３０は、制御ゲート層４２０上に誘電体層４３０を堆積することも含み得る。この場合も、誘電体層４３０は、垂直コンデンサ（図４（ｃ））及びビットセル（図３（ｃ））の両方の観点から確認することができる。幾つかの例において、制御ゲート層４２０と誘電体層４３０の両方の堆積は、化学気相成長を用いて実施され得る。幾つかの例において、制御ゲート層４２０はポリシリコンを含み、誘電体層４３０はシリコン窒化物を含む。
【００３６】
次に、方法３００は、制御ゲート層４３０をパターニングすることを含む工程３４０に移り得る（図３（ｄ）及び図４（ｄ））。パターニングは、フォトリソグラフィ及びドライプラズマエッチングを用いて実施され得る。垂直コンデンサの観点から、制御ゲート４２０、又は制御ゲート層４２０の少なくとも一部が、工程３４０に続いて、垂直コンデンサの第１のプレートを形成する。上述のように、簡潔にするために、方法３００、図３（ａ）〜図３（ｇ）、及び図４（ａ）〜図４（ｇ）は、単一のビットセル及び少なくとも１つの垂直コンデンサの形成を記載する。他の例において、パターニングは、複数のビットセル及び垂直コンデンサが形成され得るように実施され得る。図４（ｄ）は、パターン化制御ゲート層４２０の側壁２、３を示す。
【００３７】
方法３００は、制御ゲート層４２０の側壁２、３上に誘電体層４１７を堆積すること（図４（ｅ））を含む工程３５０に進み得る。誘電体層４１７の堆積は、図３（ｅ）でも確認することができる。図４（ｅ）は、制御ゲート層４２０及び誘電体層４３０に接する誘電体層４１７（例えば、誘電体層４１７の堆積は誘電体層４１６の頂部から誘電体層４３０の頂部まで延在し得る）を示すが、幾つかの例において、誘電体層４１７は制御ゲート層４２０のみに接する。幾つかの例において、誘電体層４１７の堆積に続いて、浮遊ゲート層４１０の一部がエッチング／除去され得、次いで、基板１２６にドーパント（ボロンなど）が注入され得る。幾つかの例において、誘電体層４１７は、誘電体層４１８、４２０、４２２を含む３層構造を仮定する。幾つかの例において、誘電体層４１８、４２２は二酸化シリコンを含み、誘電体層４２０はシリコン窒化物を含む。
【００３８】
次に、方法３００は、誘電体層４１６、誘電体層４１８、４２０、４２２、及び４３０（図３（ｆ）、図３（ｇ）、図４（ｆ）、及び図４（ｇ））の頂部上にポリシリコン層４２１が配置されるように、ポリシリコン層４２１を堆積することを含む工程３６０に進み得る。工程３６０はまた、ポリシリコン層４２１の一部をエッチングして、それぞれ、ワード線ゲート層及び消去ゲート層と呼ばれる、２つの個別のポリシリコン層４１３及び４１５（図３（ｇ）及び図４（ｇ））を形成することを含み得る。
【００３９】
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。
【図１（ａ）】
2021524998.tif 000003
【図１（ｂ）】
2021524998.tif 000004
【図１（ｃ）】
2021524998.tif 000005
【図１（ｄ）】
2021524998.tif 000006
【図２】
2021524998.tif 000007
【図３（ａ）】
2021524998.tif 000008
【図３（ｂ）】
2021524998.tif 000009
【図３（ｃ）】
2021524998.tif 000010
【図３（ｄ）】
2021524998.tif 000011
【図３（ｅ）】
2021524998.tif 000012
【図３（ｆ）】
2021524998.tif 000013
【図３（ｇ）】
2021524998.tif 000014
【図４（ａ）】
2021524998.tif 000015
【図４（ｂ）】
2021524998.tif 000016
【図４（ｃ）】
2021524998.tif 000017
【図４（ｄ）】
2021524998.tif 000018
【図４（ｅ）】
2021524998.tif 000019
【図４（ｆ）】
2021524998.tif 000020
【図４（ｇ）】
2021524998.tif 000021
【国際調査報告】
2021524998.tif 000022