(57)【要約】【課題】縦型輸送フィン電界効果トランジスタを形成する方法を提供する。【解決手段】方法は、基板上にドープ層を形成することと、ドープ層上に多層フィンを形成することと、を含み、多層フィンは、下部トリム層部分、上部トリム層部分、および上部および下部トリム層部分の間のフィン・チャネル部分を含む。下部トリム層部分の一部が除去されて下部トリム層ポストが形成され、上部トリム層部分の一部が除去されて上部トリム層ポストが形成される。上部リセス・フィラーが上部トリム層ポストに隣接して形成され、下部リセス・フィラーが下部トリム層ポストに隣接して形成される。フィン・チャネル部分の一部が除去されて、上部トリム層ポストと下部トリム層ポストとの間にフィン・チャネル・ポストが形成される。【選択図】図２０
2021501463.tif 000002
【特許請求の範囲】
【請求項１】
縦型輸送フィン電界効果トランジスタを形成する方法であって、
基板上にドープ層を形成することと、
前記ドープ層上に多層フィンを形成することであって、前記多層フィンは、下部トリム層部分、上部トリム層部分、および前記下部トリム層部分と前記上部トリム層部分との間のフィン・チャネル部分を含む、前記形成することと、
前記下部トリム層部分の一部を除去して、下部トリム層ポストを形成することと、
前記上部トリム層部分の一部を除去して、上部トリム層ポストを形成することと、
前記上部トリム層ポストに隣接する上部リセス・フィラー、および前記下部トリム層ポストに隣接する下部リセス・フィラーを形成することと、
前記フィン・チャネル部分の一部を除去して、前記上部トリム層ポストと下部トリム層ポストとの間にフィン・チャネル・ポストを形成することと、
を含む、方法。
【請求項２】
前記上部リセス・フィラーおよびフィン・チャネル・ポスト上に高ｋ誘電体層を形成することをさらに含む、請求項１に記載の方法。
【請求項３】
前記高ｋ誘電体層は、酸化ハフニウム（ＨｆＯ）、酸化ハフニウム・シリコン（ＨｆＳｉＯ）、酸窒化ハフニウム・シリコン（ＨｆＳｉＯＮ）、酸化ランタン（ＬａＯ）、ランタン・アルミニウム酸化物（ＬａＡｌＯ）、酸化ジルコニウム（ＺｒＯ）、酸化ジルコニウム・シリコン（ＺｒＳｉＯ）、酸窒化ジルコニウム・シリコン（ＺｒＳｉＯＮ）、酸化タンタル（ＴａＯ）、酸化チタン（ＴｉＯ）、および酸化アルミニウム（ＡｌＯ）からなるグループから選択される、請求項２に記載の方法。
【請求項４】
前記高ｋ誘電体層上に保護ジャケット層を形成することと、前記上部リセス・フィラーの側壁上の前記高ｋ誘電体層から前記保護ジャケット層の一部を除去して保護エプロンを形成することと、をさらに含む、請求項２に記載の方法。
【請求項５】
前記上部リセス・フィラーの前記側壁上の前記高ｋ誘電体層の一部を除去して、前記フィン・チャネル・ポスト上に高ｋチャネル・ライナを形成することをさらに含む、請求項４に記載の方法。
【請求項６】
前記高ｋ誘電体層のオーバーハング部分は、前記上部リセス・フィラーの底面上に残る、請求項５に記載の方法。
【請求項７】
前記保護エプロンを除去することをさらに含む、請求項６に記載の方法。
【請求項８】
前記高ｋチャネル・ライナおよび前記上部リセス・フィラーの前記側壁上に仕事関数層を形成することをさらに含む、請求項７に記載の方法。
【請求項９】
前記仕事関数層上にボーダ・ライナを形成することをさらに含む、請求項８に記載の方法。
【請求項１０】
基板上の底部ソース／ドレイン領域と、
前記底部ソース／ドレイン領域上の下部トリム層ポストと、
前記下部トリム層ポスト上のフィン・チャネル・ポストと、
前記フィン・チャネル・ポスト上の上部トリム層ポストと、
前記上部トリム層ポストの側壁上の上部リセス・フィラーと、
前記フィン・チャネル・ポストおよび前記上部リセス・フィラーの底面上の高ｋチャネル・ライナと、
を含む、縦型輸送フィン電界効果トランジスタ（ＶＴ  ＦｉｎＦＥＴ）。
【請求項１１】
前記上部リセス・フィラーおよび上部トリム層ポストの周りにハードマスク・カラーをさらに含む、請求項１０に記載のＶＴ  ＦｉｎＦＥＴ。
【請求項１２】
前記高ｋチャネル・ライナ上の仕事関数層をさらに含む、請求項１０に記載のＶＴ  ＦｉｎＦＥＴ。
【請求項１３】
前記高ｋチャネル・ライナの材料は、酸化ハフニウム（ＨｆＯ）、酸化ハフニウム・シリコン（ＨｆＳｉＯ）、酸窒化ハフニウム・シリコン（ＨｆＳｉＯＮ）、酸化ランタン（ＬａＯ）、ランタン・アルミニウム酸化物（ＬａＡｌＯ）、酸化ジルコニウム（ＺｒＯ）、酸化ジルコニウム・シリコン（ＺｒＳｉＯ）、酸窒化ジルコニウム・シリコン（ＺｒＳｉＯＮ）、酸化タンタル（ＴａＯ）、酸化チタン（ＴｉＯ）、および酸化アルミニウム（ＡｌＯ）からなるグループから選択される、請求項１２に記載のＶＴ  ＦｉｎＦＥＴ。
【請求項１４】
前記下部トリム層ポストおよび上部トリム層ポストは、シリコン・ゲルマニウムであり、前記フィン・チャネル・ポストは、シリコンである、請求項１２に記載のＶＴ  ＦｉｎＦＥＴ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には、隣接する非高ｋデバイス構造（non-high-k device feature）と寸法均一性を有する高ｋ誘電体デバイス構造を形成することに関し、より詳細には、構造均一性を制御するために所定の位置で終端するリセスされた高ｋ誘電体層（high-k dielectric layer）の形成に関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）は、通常、ソース、チャネル、およびドレインを有し、電流がソースからドレインに流れる。電界効果トランジスタ（ＦＥＴ）は、チャネルを通る電流の流れを制御するゲートを有する。電界効果トランジスタ（ＦＥＴ）は、様々な異なる構造を有することができ、例えば、ＦＥＴは、ソース、チャネル、およびドレインが基板材料自体に形成されて製造され、電流が水平方向に（つまり、基板の平面内に）流れ、ＦｉｎＦＥＴは、チャネルが基板から外側に伸びて形成されているが、電流はやはりソースからドレインに水平方向に流れる。ＦｉｎＦＥＴのチャネルは、基板の平面に平行な単一のゲートを持つＭＯＳＦＥＴと比較して、一般にフィン上にゲートを有するフィンと呼ばれる薄い長方形のシリコン（Ｓｉ）の直立したスラブ（slab）とすることができる。ソースとドレインのドーピングに応じて、ｎ−ＦＥＴまたはｐ−ＦＥＴを形成することができる。
【０００３】
ＦＥＴの例には、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）および絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）が含まれ得る。２つのＦＥＴを結合して、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴを結合した相補型金属酸化膜半導体（ＣＭＯＳ）デバイスを形成することもできる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
デバイスの寸法がますます小さくなるにつれて、個々の構成要素および電気接点を形成することがより困難になる。したがって、従来のＦＥＴ構造の利点を維持しながら、より小さなデバイス構成要素を形成することにより生じるスケーリングの問題を克服するアプローチが必要である。
【課題を解決するための手段】
【０００５】
本発明の一実施形態によれば、縦型輸送フィン電界効果トランジスタ（ＶＴ  ＦｉｎＦＥＴ：verticaltransport fin field effect transistor）を形成する方法が提供される。方法は、基板上にドープ層を形成することと、ドープ層上に多層フィン（multilayer fin）を形成することであって、多層フィンは、下部トリム層（lowertrim layer）部分、上部トリム層（upper trim layer）部分、および下部トリム層部分と上部トリム層部分との間のフィン・チャネル（fin channel）部分を含む、形成することと、を含む。方法は、さらに、下部トリム層部分の一部を除去して、下部トリム層ポストを形成することと、上部トリム層部分の一部を除去して、上部トリム層ポストを形成することと、を含む。方法は、さらに、上部トリム層ポストに隣接する上部リセス・フィラー（upper recess filler）、および下部トリム層ポストに隣接する下部リセス・フィラー（lower recess filler）を形成することを含む。方法は、さらに、フィン・チャネル部分の一部を除去して、上部トリム層ポストと下部トリム層ポストとの間にフィン・チャネル・ポストを形成することを含む。
【０００６】
本発明の別の実施形態によれば、縦型輸送フィン電界効果トランジスタを形成する方法が提供される。この方法は、ドープ層上に多層フィンを形成することを含み、多層フィンは、シリコン・ゲルマニウム（ＳｉＧｅ）下部トリム層部分、シリコン・ゲルマニウム（ＳｉＧｅ）上部トリム層部分、および下部トリム層部分と上部トリム層部分との間シリコン（Ｓｉ）フィン・チャネル部分を含む。この方法はさらに、下部トリム層部分の一部を除去して、下部トリム層ポストを形成することと、上部トリム層部分の一部を除去して、上部トリム層ポストを形成することと、を含む。この方法は、さらに、上部トリム層ポストに隣接する上部リセス・フィラー、および下部トリム層ポストに隣接する下部リセス・フィラーを形成することを含む。この方法は、さらに、フィン・チャネル部分の一部を除去して、上部トリム層ポストと下部トリム層ポストとの間にフィン・チャネル・ポストを形成することを含む。
【０００７】
本発明のさらに別の実施形態によれば、縦型輸送フィン電界効果トランジスタが提供される。縦型輸送フィン電界効果トランジスタ（ＶＴ  ＦｉｎＦＥＴ）は、基板上の底部ソース／ドレイン領域（bottom source/drain region）を含む。ＶＴ  ＦｉｎＦＥＴは、さらに、底部ソース／ドレイン領域上の下部トリム層ポストと、下部トリム層ポスト上のフィン・チャネル・ポストと、フィン・チャネル・ポスト上の上部トリム層ポストと、を含む。ＶＴ  ＦｉｎＦＥＴは、さらに、上部トリム層ポストの側壁上の上部リセス・フィラーと、フィン・チャネル・ポストおよび上部リセス・フィラーの底面上の高ｋチャネル・ライナ（high-k channel liner）と、を含む。
【０００８】
これらおよび他の特徴および利点は、添付の図面と併せて読まれるべき、その例示的な実施形態の以下の詳細な説明から明らかになるであろう。
【０００９】
以下の説明は、以下の図を参照して好ましい実施形態の詳細を提供する。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態による、基板上の多層半導体スタックを示す断面側面図である。
【図２】本発明の実施形態による、フィン・テンプレートを備えた複数の多層フィンを示す断面側面図である。
【図３】本発明の実施形態による、分離領域を有する基板上の複数の多層フィンを示す断面側面図である。
【図４】本発明の実施形態による、上部および下部トリム層リセスに形成された上部および下部リセス・フィラーを有する複数の多層フィンを示す断面側面図である。
【図５】本発明の実施形態による、底部ソース／ドレイン領域および下部リセス・フィラー上に形成された底部スペーサ層を示す断面側面図である。
【図６】本発明の実施形態による、多層フィン・スタックのフィン・チャネル部分を横方向にトリミングした後のフィン・チャネル・ポストを示す断面側面図である。
【図７】本発明の実施形態による、底部スペーサ層、下部リセス・フィラー、フィン・チャネル・ポスト、上部リセス・フィラー、およびフィン・テンプレートの露出表面上に形成された高ｋ誘電体層を示す断面側面図である。
【図８】本発明の実施形態による、高ｋ誘電体層上の保護ジャケット層を示す断面側面図である。
【図９】本発明の一実施形態による、保護ジャケット層をエッチング・バックした後の、高ｋ誘電体層の露出部分と、薄型フィン・チャネル部分および下部リセス・フィラー上の保護エプロンを示す断面側面図である。
【図１０】本発明の実施形態による、高ｋ誘電体層の露出部分を除去した後の露出フィン・テンプレートおよび上部リセス・フィラーを示す断面側面図である。
【図１１】本発明の実施形態による、保護エプロンを除去した後の、フィン・チャネル・ポストおよび下部リセス・フィラー上の露出された高ｋチャネル・ライナを示す断面側面図である。
【図１２】本発明の実施形態による、底部スペーサ層、高ｋチャネル・ライナ、上部リセス・フィラー、およびフィン・テンプレート上にカバー層を形成した後の熱処理を示す断面側面図である。
【図１３】本発明の一実施形態による、底部スペーサ層、高ｋチャネル・ライナ、上部リセス・フィラー、およびフィン・テンプレート上に形成された仕事関数層、および仕事関数層上のボーダ・ライナを示す断面側面図である。
【図１４】本発明の実施形態による、ボーダ・ライナ上の充填層を示す断面側面図である。
【図１５】本発明の実施形態による、充填層、ボーダ・ライナ、仕事関数層、および高さが低減されたフィン・テンプレートを示す断面側面図である。
【図１６】本発明の実施形態による、フィン・テンプレートを除去することによって露出された上部リセス・フィラーおよび上部トリム層ポストの上面を示す断面側面図である。
【図１７】本発明の実施形態による、仕事関数層の一部を除去することによって露出された上部リセス・フィラーおよび上部トリム層部分を示す断面側面図である。
【図１８】本発明の実施形態による、充填層、上部リセス・フィラー、および上部トリム層ポスト上のハードマスク層を示す断面側面図である。
【図１９】本発明の実施形態による、ハードマスク層の一部をエッチング・バックしてハードマスク・カラーを形成した後の、露出した充填層、上部リセス・フィラー、および上部トリム層ポストを示す断面側面図である。
【図２０】本発明の実施形態による、ハードマスク・カラー、上部リセス・フィラー、および上部トリム層ポスト上に形成された上部ソース／ドレイン領域を示す断面側面図である。
【発明を実施するための形態】
【００１１】
本発明の実施形態は、一般に、ゲート構造を形成する高ｋ誘電体層の長さおよび位置の制御に関するため、高ｋ誘電体層の上端は、隣接するゲート電極を形成する層を超えて延びない。高ｋ誘電体層は、隣接する非高ｋデバイス構造に対して改善された寸法均一性を有することができる。
【００１２】
本発明の実施形態は、一般に、ゲート構造を形成する高ｋ誘電体層のエッチング特性の差を補償して、隣接するゲート電極を形成する層に対して高ｋ誘電体層がアンダーエッチングされるのを回避することに関する。
【００１３】
また、本発明の実施形態は、一般に、ゲート長を決定するゲート構造の寸法均一性を制御するために、所定の位置で終端するリセスされた高ｋ誘電体層の形成に関する。薄くされたチャネル領域上の高ｋ誘電体層のリセスされた部分の形成は、高ｋ誘電体層の終端の高さおよび位置を制御することができる。オーバーハング・フィン・テンプレートと上部リセス・フィラーは、リセスされた高ｋ誘電体層をシールドし、自己整合の面取りによって高ｋ誘電体層を除去するための画定されたトリミング表面を提供することができる。
【００１４】
本発明の実施形態はまた、一般に、保護エプロンおよびオーバーハング・フィン・テンプレートを使用して、エッチング中にゲート構造を形成する高ｋ誘電体層の一部をシールドすることに関する。
【００１５】
本発明を適用できる例示的な用途／使用には、ロジックおよびメモリデバイスで使用される縦型輸送フィン電界効果トランジスタ（ＶＴ  ＦｉｎＦＥＴ）が含まれるが、これに限定されない。
【００１６】
本発明の態様は、所与の例示的な構成に関して説明されるが、他の構成、構造、基板材料、およびプロセスの特徴およびステップを、本発明の態様の範囲内で変更することができることを理解されたい。
【００１７】
ここで、同様の符号が同じまたは同様の要素を表す図面を参照し、最初に図１を参照すると、本発明の実施形態による、基板上の多層半導体スタックの断面側面図が示されている。
【００１８】
基板１１０は、例えば、単結晶半導体材料ウェハまたは絶縁体上半導体積層ウェハであり得る。基板１１０は、構造的支持を提供する支持層、およびデバイスを形成し得る活性半導体層を含み得る。絶縁層は、活性半導体層と支持層との間にあり、絶縁体上半導体基板（ＳｅＯＩ）（例えば、絶縁体上シリコン基板（ＳＯＩ））を形成し得る。様々な実施形態では、基板１１０は単結晶シリコンウェハであり得る。
【００１９】
支持層は、結晶相、半結晶相、微結晶相、ナノ結晶相、またはアモルファス相、あるいはその組合せを含み得る。支持層は、半導体（例えば、シリコン（Ｓｉ）、シリコン・カーバイド（ＳｉＣ）、シリコン・ゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）、カドミウム・テルリド（ＣｄＴｅ）など）、絶縁体（例えばガラス（例えばシリカ、ホウケイ酸ガラス）、セラミック（例えば酸化アルミニウム（Ａｌ２Ｏ３、サファイア）、プラスチック（例えばポリカーボネート、ポリアセトニトリル）、金属（例えばアルミニウム、金、チタン、モリブデン−銅（ＭｏＣｕ）複合材料など）、またはそれらの組合せであり得る。
【００２０】
活性半導体層は、結晶半導体、例えば、ＩＶ族またはＩＶ−ＩＶ族半導体（例えば、シリコン（Ｓｉ）、シリコン・カーバイド（ＳｉＣ）、シリコン・ゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ））、またはＩＩＩ−Ｖ族半導体（例えばガリウム砒素（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、アンチモン化インジウム（ＩｎＳｂ））であり得る。様々な実施形態において、半導体層は単結晶シリコンであり得る。
【００２１】
絶縁層は、例えば、埋め込み酸化物（ＢＯＸ）層（例えば、ＳｉＯ２）または埋め込み絶縁材料を形成する注入層であり得る。
【００２２】
１つまたは複数の実施形態において、基板１１０上にドープ層１１５を形成することができ、ドープ層１１５は、ｎ型ドーパントまたはｐ型ドーパントあるいはその両方で適切にドープされて、フィン電界効果トランジスタ・デバイスのソース／ドレインを形成することができる。ドープ層１１５は、基板１１０上でのエピタキシャル成長により、または基板へのドーパントの注入により形成することができる。ドープ層１１５は、例えばシリコン（Ｓｉ）またはシリコン・ゲルマニウム（ＳｉＧｅ）などの半導体材料とすることができ、ドープ層１１５は単結晶材料とすることができる。
【００２３】
様々な実施形態において、ドープ層１１５は、ｎドープまたはｐドープ単結晶シリコン（Ｓｉ）とすることができる。ドープ層１１５は、基板１１０上の多層半導体スタックの第１の層であり得る。ドープ層１１５は、所定のドーパント濃度を得るために、インサイチュ（層の形成中）、エクスサイチュ（層の形成後）、またはその両方でドープされ得る。
【００２４】
様々な実施形態では、ドープ層１１５は、約２０ｎｍから約５０ｎｍの範囲の厚さを有し得るが、他の厚さも企図される。
【００２５】
１つまたは複数の実施形態において、多層フィン・スタックの下部トリム層１２０は、ドープ層１１５上に形成することができ、下部トリム層１２０は、エピタキシャル成長により形成することができる。下部トリム層１２０は、単結晶半導体材料とすることができる。様々な実施形態において、下部トリム層１２０はシリコン・ゲルマニウム（ＳｉＧｅ）であり得、下部トリム層１２０は単結晶ＳｉＧｅであり得る。
【００２６】
様々な実施形態では、下部トリム層１２０は、約４ｎｍから約１０ｎｍの範囲、または約５ｎｍから約８ｎｍの範囲の厚さを有し得る。
【００２７】
１つまたは複数の実施形態では、多層フィン・スタックの中間チャネル層１３０を下部トリム層１２０上に形成することができ、中間チャネル層１３０は、下部トリム層１２０上にエピタキシャル成長によって形成することができる。中間チャネル層１３０は、単結晶半導体材料であり得る。中間チャネル層１３０は、シリコン（Ｓｉ）とすることができ、中間チャネル層１３０は単結晶シリコンとすることができる。
【００２８】
様々な実施形態では、中間チャネル層１３０は、約１０ｎｍから約４０ｎｍの範囲、または約１５ｎｍから約３０ｎｍの範囲、または約１０ｎｍから約２５ｎｍの範囲、または約２０ｎｍから約２５ｎｍの範囲の厚さを有し得る。中間チャネル層１３０は、単結晶半導体材料とすることができる。
【００２９】
１つまたは複数の実施形態において、多層フィン・スタックの上部トリム層１４０は、中間チャネル層１３０上に形成することができ、上部トリム層１４０は、中間チャネル層１３０上にエピタキシャル成長によって形成することができる。上部トリム層１４０は、単結晶半導体材料であり得る。様々な実施形態では、上部トリム層１４０はＳｉＧｅとすることができ、上部トリム層１４０は単結晶ＳｉＧｅとすることができる。
【００３０】
様々な実施形態において、上部トリム層１４０は、約４ｎｍから約１０ｎｍの範囲、または約５ｎｍから約８ｎｍの範囲の厚さを有し得る。
【００３１】
下部トリム層１２０、中間チャネル層１３０、および上部トリム層１４０は、ドープ層１１５上に多層フィン・スタックを形成することができる。下部トリム層１２０、中間チャネル層１３０、上部トリム層１４０、およびドープ層１１５は、基板１１０上に多層半導体スタックを形成することができる。様々な実施形態において、下部トリム層１２０および上部トリム層１４０は、中間チャネル層１３０とは異なる材料とすることができ、下部トリム層１２０および上部トリム層１４０は、中間チャネル層１３０に関して選択的にエッチングすることができる。
【００３２】
図２は、本発明の実施形態による、フィン・テンプレートを備えた複数の多層フィンを示す断面側面図である。
【００３３】
１つまたは複数の実施形態において、複数の多層フィン１１１は、基板１１０上のドープ層１１５上に形成することができ、多層フィン１１１は、例えば、側壁像転写（ＳＩＴ）プロセス、自己整合ダブル・パターニング（ＳＡＤＰ）プロセス、自己整合トリプル・パターニング（ＳＡＴＰ）プロセス、または自己整合４重パターニング（ＳＡＱＰ）などの複数のパターニング製造プロセスによって形成することができる。縦型フィンは、例えば、液浸リソグラフィ、極紫外線リソグラフィ、またはＸ線リソグラフィを使用した直接描画プロセスまたはダブル・パターニング・プロセスによって形成されてもよい。
【００３４】
様々な実施形態において、フィン・テンプレート１５０は、多層フィン１１１のそれぞれの上にあってもよく、フィン・テンプレート１５０は、パターニング・プロセス中に形成される。フィン・テンプレート１５０は、例えば、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、炭窒化シリコン（ＳｉＣＮ）、ホウ化シリコン（ＳｉＢＮ）、ホウ炭化シリコン（ＳｉＢＣ）、ボロ・シリコン・カーボナイトライド（ＳｉＢＣＮ）、ボロン・カーバイド（ＢＣ）、ボロン・ナイトライド（ＢＮ）、またはそれらの組合せなどのハードマスクとすることができる。
【００３５】
多層フィン１１１を形成することにより、上部トリム層１４０から上部トリム層部分１４１、中間チャネル層１３０からフィン・チャネル部分１３１、および下部トリム層１２０から下部トリム層部分１２１を形成することができる。
【００３６】
多層フィン１１１およびフィン・テンプレート１５０は、約１０ｎｍから約４０ｎｍの範囲、または約２０ｎｍから約３０ｎｍの範囲の幅を有することができるが、他のフィン幅も企図される。多層フィン１１１は、下にあるドープ層１１５との界面から測定された、約１８ｎｍから約６０ｎｍの範囲、または約２５ｎｍから約４６ｎｍの範囲、または約３０ｎｍから約４０ｎｍの高さを有することができるが、他の高さも企図される。
【００３７】
図３は、本発明の実施形態による、分離領域を有する基板上の複数の多層フィンを示す断面側面図である。
【００３８】
１つまたは複数の実施形態において、複数の多層フィン１１１をマスクすることができ、ドープ層１１５を介して基板１１０内に分離領域１６０を形成することができる。分離領域１６０は、例えば、反応性イオンエッチング（ＲＩＥ）などの方向性エッチングにより形成することができる。分離領域１６０は、例えば酸化シリコン（ＳｉＯ）などの絶縁誘電体材料で充填することができ、分離領域１６０は浅いトレンチ分離領域とすることができる。分離領域１６０の形成は、ドープ層１１５を底部ソース／ドレイン領域１１６に分離することができ、１つまたは複数の多層フィン１１１は底部ソース／ドレイン領域１１６上にあり、１つまたは複数の多層フィン１１１を含むデバイスの底部ソース／ドレインを形成することができる。
【００３９】
図４は、本発明の実施形態による、上部および下部トリム層リセスに形成された上部および下部リセス・フィラーを有する複数の多層フィンを示す断面側面図である。
【００４０】
１つまたは複数の実施形態において、下部トリム層部分１２１および上部トリム層部分１４１は、フィン・チャネル部分１３１に対して選択的にエッチングされ、上部および下部トリム層リセスを形成することができる。上部トリム層ポスト１４３は、フィン・チャネル部分１３１上に残り、下部トリム層ポスト１２３は、ドープ層１１５とフィン・チャネル部分との間に残り得る。ウェット等方性エッチング、例えば、水酸化アンモニウム、過酸化物、および水を使用するＳＣ１ウェットエッチングを使用して、シリコン（Ｓｉ）フィン・チャネル部分１３１をトリミングすることなく、上部および下部トリム層リセスを形成するために、ＳｉＧｅ下部トリム層部分１２１およびＳｉＧｅ上部トリム層部分１４１のシリコン・ゲルマニウム（ＳｉＧｅ）材料を選択的に除去することができる。形成された上部および下部トリム層リセスは、上部および下部トリムポスト１２３、１４３の周りの環状リセスであり得る。
【００４１】
上部トリム層リセスを形成した後、上部トリム層ポスト１４３をフィン・チャネル部分１３１上に残すことができる。フィン・テンプレート１５０は、上部トリム層ポスト１４３によって支持することができる。下部トリム層ポスト１２３は、下部トリム層リセスを形成した後、ドープ層１１５上に残すことができる。フィン・チャネル部分１３１は、下部トリム層ポスト１２３によって支持され得る。
【００４２】
１つまたは複数の実施形態では、上部リセス・フィラー１４５を上部トリム層リセスに形成することができ、下部リセス・フィラー１２５を下部トリム層リセスに形成することができる。上部リセス・フィラー１４５および下部リセス・フィラー１２５は、上部および下部トリム層リセスを埋める等方性堆積（例えば、原子層堆積（ＡＬＤ）、プラズマ強化ＡＬＤ（ＰＥＡＬＤ）、化学気相堆積（ＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、またはそれらの組合せ）によって形成することができる。等方性エッチングを使用して、ドープ層１１５、フィン・チャネル部分１３１およびフィン・テンプレート１５０の露出表面に堆積するリセス・フィラー材料を除去することができる。
【００４３】
１つまたは複数の実施形態では、上部リセス・フィラー１４５および下部リセス・フィラー１２５は、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、炭窒化シリコン（ＳｉＣＮ）、ホウ化シリコン（ＳｉＢＮ）、ホウ炭化シリコン（ＳｉＢＣ）、ボロ・シリコン・カーボナイトライド（ＳｉＢＣＮ）、ボロン・ナイトライド（ＢＮ）、またはそれらの組合せであり得る。様々な実施形態では、上部リセス・フィラー１４５および下部リセス・フィラー１２５は、ボロ・シリコン・カーボナイトライド（ＳｉＢＣＮ）とすることができる。様々な実施形態において、フィン・テンプレート１５０は、上部リセス・フィラー１４５および下部リセス・フィラー１２５に対して選択的に除去することができ、例えば、フィン・テンプレート１５０は窒化シリコン（ＳｉＮ）であり、上部リセス・フィラー１４５および下部リセス・フィラー１２５はＳｉＢＣＮであり得る。
【００４４】
図５は、本発明の実施形態による、底部ソース／ドレイン領域および下部リセス・フィラー上に形成された底部スペーサ層を示す断面側面図である。
【００４５】
１つまたは複数の実施形態において、底部スペーサ層１７０は、底部ソース／ドレイン領域１１６上に形成することができ、底部スペーサ層１７０は、例えばガス・クラスタ・イオン・ビーム（ＧＣＩＢ）堆積または高密度プラズマ（ＨＤＰ）堆積などの方向性堆積によって形成することができる。等方性エッチング（例えば、湿式化学エッチング）を使用して、堆積した材料を多層フィン１１１の露出した側壁から除去することができる。
【００４６】
様々な実施形態において、底部スペーサ層１７０は、約８ｎｍから約１５ｎｍの範囲の厚さを有することができ、底部スペーサ層１７０は、底部ソース／ドレイン領域１１６の表面を覆うことができる。底部スペーサ層１７０は、１つまたは複数の多層フィンのそれぞれの上の下部リセス・フィラー１２５の少なくとも一部を覆うことができる。下部リセス・フィラー１２５の上面と底部スペーサ層１７０の上面との間の高さの差は、約２ｎｍから約４ｎｍの範囲であり得る。
【００４７】
１つまたは複数の実施形態において、底部スペーサ層１７０は、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、炭窒化シリコン（ＳｉＣＮ）、ホウ化シリコン（ＳｉＢＮ）、ホウ炭化シリコン（ＳｉＢＣ）、ボロ・シリコン・カーボナイトライド（ＳｉＢＣＮ）、ボロン・カーバイド（ＢＣ）、ボロン・ナイトライド（ＢＮ）、またはそれらの組合せであり得、底部スペーサ層１７０は、上部リセス・フィラー１４５および下部リセス・フィラー１２５とは異なる材料であり得る。
【００４８】
図６は、本発明の実施形態による、多層フィン・スタックのフィン・チャネル部分を横方向にトリミングした後のフィン・チャネル・ポストを示す断面側面図である。
【００４９】
１つまたは複数の実施形態では、フィン・チャネル部分１３１を薄くすることができ、フィン・チャネル部分１３１の一部を除去してフィン・チャネル・ポスト１３３を形成することができる。フィン・チャネル・ポスト１３３は、上部トリム層ポスト１４３と下部トリム層ポスト１２３との間に多層フィン１１１の中間層を形成することができる。
【００５０】
様々な実施形態において、フィン・チャネル・ポスト１３３は、約４ｎｍから約１２ｎｍの範囲、または約５ｎｍから約１０ｎｍの範囲、または約６ｎｍから約８ｎｍの範囲の幅を有することができる。上部トリム層ポスト１４３および下部トリム層ポスト１２３は、約４ｎｍから約１２ｎｍの範囲、または約５ｎｍから約１０ｎｍの範囲、または約６ｎｍから約８ｎｍの範囲の幅を有することができ、上部トリム層ポスト１４３および下部トリム層ポスト１２３の幅は、フィン・チャネル・ポスト１３３の幅に類似している（すなわち、幅の変動が１ｎｍ未満）。上部リセス・フィラー１４５および下部リセス・フィラー１２５の外側側壁は、フィン・チャネル・ポスト１３３の側壁から離れて延びることができる。上部リセス・フィラー１４５は、上部トリム層ポスト１４３の側壁上にあってもよく、上部リセス・フィラーは、フィン・チャネル・ポスト１３３の側壁を覆うオーバーハングを形成することができる。
【００５１】
図７は、本発明の実施形態による、底部スペーサ層、下部リセス・フィラー、フィン・チャネル・ポスト、上部リセス・フィラー、およびフィン・テンプレートの露出表面上に形成された高ｋ誘電体層を示す断面側面図である。
【００５２】
１つまたは複数の実施形態において、高ｋ誘電体層１８０は、各多層フィン１１１の底部スペーサ層１７０、下部リセス・フィラー１２５、フィン・チャネル・ポスト１３３、上部リセス・フィラー１４５、およびフィン・テンプレート１５０の露出表面上に形成することができる。高ｋ誘電体層１８０は、共形堆積（すなわち、ＡＬＤ、ＰＥＡＬＤ、またはそれらの組合せ）によって形成することができる。
【００５３】
様々な実施形態において、高ｋ誘電体層１８０は、金属酸化物、例えば、酸化ハフニウム（ＨｆＯ）、酸化ハフニウム・シリコン（ＨｆＳｉＯ）、酸窒化ハフニウム・シリコン（ＨｆＳｉＯＮ）、酸化ランタン（ＬａＯ）、ランタン・アルミニウム酸化物（ＬａＡｌＯ）、酸化ジルコニウム（ＺｒＯ）、酸化ジルコニウム・シリコン（ＺｒＳｉＯ）、酸窒化ジルコニウム・シリコン（ＺｒＳｉＯＮ）、酸化タンタル（ＴａＯ）、酸化チタン（ＴｉＯ）、酸化アルミニウム（ＡｌＯ）であり得る。高ｋ材料は、ランタン（Ｌａ）およびアルミニウム（Ａｌ）などのドーパントをさらに含むことができる。様々な実施形態において、高ｋ誘電体層１８０は、化学量論的な酸化ハフニウム（例えば、ＨｆＯ２）であり得る。
【００５４】
様々な実施形態では、高ｋ誘電体層１８０は、約１ｎｍから約４ｎｍの範囲、または約１．５ｎｍから約２．５ｎｍの範囲の厚さを有することができる。
【００５５】
図８は、本発明の実施形態による、高ｋ誘電体層上の保護ジャケット層を示す断面側面図である。
【００５６】
１つまたは複数の実施形態において、保護ジャケット層１９０は、高ｋ誘電体層１８０上に形成することができ、保護ジャケット層１９０は、等方性堆積（例えば、ＡＬＤ、ＰＥＡＬＤ、ＣＶＤ、ＰＥＣＶＤ）により形成することができる。様々な実施形態において、保護ジャケット層１９０は、多結晶シリコン（ポリＳｉ）、アモルファス・カーボン（ａ−Ｃ）、またはスピンオン・ガラスであり得る。
【００５７】
図９は、本発明の一実施形態による、保護ジャケット層をエッチング・バックした後の、高ｋ誘電体層の露出部分と、薄型フィン・チャネル部分および下部リセス・フィラー上の保護エプロンを示す断面側面図である。
【００５８】
１つまたは複数の実施形態では、保護ジャケット層１９０の一部を除去して、底部スペーサ層１７０、フィン・テンプレート１５０、および上部リセス・フィラー１４５上の高ｋ誘電体層１８０の一部を露出させることができる。方向性エッチング（例えば、ＲＩＥ）を使用して保護ジャケット層１９０の一部を除去して、保護ジャケット層１９０の水平部分を除去しながら、フィン・チャネル・ポスト１３３、底部スペーサ層１７０、および下部リセス・フィラー１２５を覆う高ｋ誘電体層１８０上の保護ジャケット層１９０の垂直部分から保護エプロン１９５を形成することができる。
【００５９】
図１０は、本発明の実施形態による、高ｋ誘電体層の露出部分を除去した後の露出フィン・テンプレートおよび上部リセス・フィラーを示す断面側面図である。
【００６０】
１つまたは複数の実施形態では、高ｋ誘電体層１８０の露出部分を除去して、底部スペーサ層１７０、フィン・テンプレート１５０、および上部リセス・フィラー１４５の一部を露出させることができる。高ｋチャネル・ライナ１８１は、フィン・チャネル・ポスト１３３の側壁、および上部リセス・フィラー１４５および下部リセス・フィラー１２５の一部に残り得る。高ｋチャネル・ライナ１８１の一部は、上部リセス・フィラー１４５のオーバーハング底面に残り、高ｋ誘電体層のオーバーハング部分を形成することができる。高ｋ誘電体層１８０の露出部分は、制御された等方性エッチング（例えば、湿式化学エッチング、プラズマ・エッチング）を使用して除去することができ、高ｋ誘電体層１８０は上部リセス・フィラー１４５の側壁表面と同一平面に、または側壁表面から内側に約１ｎｍから２ｎｍの範囲の距離にトリミングすることができる。
【００６１】
図１１は、本発明の実施形態による、保護エプロンを除去した後の、フィン・チャネル・ポストおよび下部リセス・フィラー上の露出された高ｋチャネル・ライナを示す断面側面図である。
【００６２】
１つまたは複数の実施形態では、選択的等方性エッチング（例えば、ウェットエッチング）を使用して保護エプロン１９５を除去して、高ｋチャネル・ライナ１８１を露出させることができる。
【００６３】
図１２は、本発明の実施形態による、底部スペーサ層、高ｋチャネル・ライナ、上部リセス・フィラー、およびフィン・テンプレート上にカバー層を形成した後の熱処理を示す断面側面図である。
【００６４】
１つまたは複数の実施形態において、カバー層２００は、底部スペーサ層１７０、高ｋチャネル・ライナ１８１、上部リセス・フィラー１４５、およびフィン・テンプレート１５０上に形成され得る。カバー層２００は、アモルファス・シリコン（ａ−Ｓｉ）であり得る。カバー層２００を形成する前に、底部スペーサ層１７０、高ｋチャネル・ライナ１８１、上部リセス・フィラー１４５、およびフィン・テンプレート１５０上にアニーリング・ライナ２０１を形成することができる。アニーリング・ライナ２０１は窒化チタン（ＴｉＮ）とすることができる。
【００６５】
図１３は、本発明の一実施形態による、底部スペーサ層、高ｋチャネル・ライナ、上部リセス・フィラー、およびフィン・テンプレート上に形成された仕事関数層、および仕事関数層上に形成されたボーダ・ライナを示す断面側面図である。
【００６６】
１つまたは複数の実施形態において、カバー層２００およびアニーリング・ライナ２０１は、他のデバイス構造を熱処理した後に除去することができる。
【００６７】
１つまたは複数の実施形態において、仕事関数層２１０は、底部スペーサ層、高ｋチャネル・ライナ、上部リセス・フィラー、およびフィン・テンプレート上に形成することができ、仕事関数層２１０は、共形堆積（つまり、ＡＬＤ、ＰＥＡＬＤ）によって形成することができる。
【００６８】
様々な実施形態において、仕事関数層２１０は、窒化チタン（ＴｉＮ）、窒化ハフニウム（ＨｆＮ）、窒化ハフニウム・シリコン（ＨｆＳｉＮ）、窒化タンタル（ＴａＮ）、窒化タンタル・シリコン（ＴａＳｉＮ）、窒化タングステン（ＷＮ）、窒化モリブデン（ＭｏＮ）、窒化ニオブ（ＮｂＮ）を含むがこれらに限定されない窒化物、炭化チタン（ＴｉＣ）、炭化チタン・アルミニウム（ＴｉＡｌＣ）、炭化タンタル（ＴａＣ）、炭化ハフニウム（ＨｆＣ）、およびそれらの組合せを含むがこれらに限定されない炭化物であり得る。仕事関数層２１０は、ＶＴ  ＦｉｎＦＥＴのゲート電極を形成することができる。金属ゲート材料は、ゲート電極の一部として仕事関数層２１０上に形成されなくてもよい。
【００６９】
１つまたは複数の実施形態では、ボーダ・ライナ２２０を仕事関数層２１０上に形成することができ、ボーダ・ライナ２２０は等方性堆積（例えば、ＡＬＤ、ＰＥＡＬＤ、ＣＶＤ、ＰＥＣＶＤ、またはそれらの組合せ）によって形成することができる。
【００７０】
１つまたは複数の実施形態において、ボーダ・ライナ２２０は、窒化シリコン（ＳｉＮ）、酸窒化シリコン（ＳｉＯＮ）、炭窒化シリコン（ＳｉＣＮ）、ホウ化シリコン（ＳｉＢＮ）、ホウ炭化シリコン（ＳｉＢＣ）、ボロ・シリコン・カーボナイトライド（ＳｉＢＣＮ）、ボロン・ナイトライド（ＢＮ）、またはそれらの組合せであり得る。様々な実施形態において、ボーダ・ライナ２２０は、ボロ・シリコン・カーボナイトライド（ＳｉＢＣＮ）とすることができる。ボーダ・ライナ２２０は、選択的な除去を可能にするために、フィン・テンプレート１５０および仕事関数層２１０とは異なる誘電体材料であり得る。
【００７１】
図１４は、本発明の実施形態による、ボーダ・ライナ上の充填層を示す断面側面図である。
【００７２】
１つまたは複数の実施形態では、充填層２３０をボーダ・ライナ２２０上に形成することができる。充填層２３０は、酸化シリコン（ＳｉＯ）、低ｋ絶縁誘電体、酸窒化シリコン（ＳｉＯＮ）、炭素ドープ酸化シリコン（ＳｉＯ：Ｃ）、フッ素ドープ酸化シリコン（ＳｉＯ：Ｆ）、窒化ホウ素炭素（ＢＣＮ）、水素シルセスキオキサン・ポリマー（ＨＳＱ）、メチル・シルセスキオキサン・ポリマー（ＭＳＱ）、オルガノシリケート・ガラス（ＳｉＣＯＨ）、多孔質ＳｉＣＯＨ、およびそれらの組合せからなるグループから選択される誘電体材料とすることができる。
【００７３】
図１５は、本発明の実施形態による、充填層、ボーダ・ライナ、仕事関数層、および高さが低減されたフィン・テンプレートを示す断面側面図である。
【００７４】
１つまたは複数の実施形態では、化学機械研磨（ＣＭＰ）を使用して、充填層２３０、ボーダ・ライナ２２０、および仕事関数層２１０の上部を除去し、フィン・テンプレート１５０の上面を露出させることができる。
【００７５】
図１６は、本発明の実施形態による、フィン・テンプレートを除去することによって露出された上部リセス・フィラーおよび上部トリム層ポストの上面を示す断面側面図である。
【００７６】
１つまたは複数の実施形態において、フィン・テンプレート１５０を、選択的エッチング（例えば、湿式化学エッチング、プラズマ・エッチング）により除去して、上部リセス・フィラー１４５および上部トリム層ポスト１４３の上面を露出させることができる。
【００７７】
図１７は、本発明の実施形態による、仕事関数層の一部を除去することによって露出された上部リセス・フィラーおよび上部トリム層ポストを示す断面側面図である。
【００７８】
１つまたは複数の実施形態では、選択的エッチングを使用して仕事関数層２１０の一部を除去することにより、上部リセス・フィラー１４５の側壁の少なくとも一部を露出させることができる。仕事関数層の上面を、上部リセス・フィラー１４５のオーバーハングした表面上の高ｋチャネル・ライナ１８１の一部の上に残すことができる。仕事関数層の一部を除去することによってトラフを形成することができる。
【００７９】
図１８は、本発明の実施形態による、充填層、上部リセス・フィラー、および上部トリム層ポスト上のハードマスク層を示す断面側面図である。
【００８０】
１つまたは複数の実施形態では、充填層２３０、上部リセス・フィラー１４５、および上部トリム層ポスト１４３上にハードマスク層２４０を形成することができる。ハードマスク層２４０は窒化シリコン（ＳｉＮ）とすることができる。ハードマスク層２４０は、仕事関数層２１０の一部を除去することによって形成された上部リセス・フィラー１４５およびボーダ・ライナ２２０に隣接するトラフを充填することができる。
【００８１】
図１９は、本発明の実施形態による、ハードマスク層の一部をエッチング・バックしてハードマスク・カラーを形成した後の、露出した充填層、上部リセス・フィラー、および上部トリム層ポストを示す断面側面図である。
【００８２】
１つまたは複数の実施形態では、ハードマスク層２４０の一部を水平面から除去することができ、ハードマスク層２４０を、方向性エッチング（例えば、ＲＩＥ）を使用して除去し、充填層２３０、上部リセス・フィラー１４５、および上部トリム層ポスト１４３を露出することができる。ハードマスク層２４０の一部を、上部リセス・フィラー１４５とボーダ・ライナ２２０に隣接するトラフに残し、上部リセス・フィラー１４５とボーダ・ライナ２２０との間にハードマスク・カラー２４５を形成することができる。
【００８３】
図２０は、本発明の実施形態による、ハードマスク・カラー、上部リセス・フィラー、および上部トリム層ポスト上に形成された上部ソース／ドレイン領域を示す断面側面図である。
【００８４】
１つまたは複数の実施形態において、上部ソース／ドレイン領域２５０は、ハードマスク・カラー２４５、上部リセス・フィラー１４５、および上部トリム層ポスト１４３の上面に形成することができ、上部ソース／ドレイン領域２５０は、エピタキシャル成長プロセスによって形成することができる。
【００８５】
様々な実施形態において、上部ソース／ドレイン領域２５０は、ｎ型ドーパントまたはｐ型ドーパントあるいはその両方で適切にドープされて、ＶＴフィン電界効果トランジスタ・デバイスのソース／ドレインを形成することができる。上部ソース／ドレイン領域２５０は、例えばシリコン（Ｓｉ）またはシリコン・ゲルマニウム（ＳｉＧｅ）などの半導体材料とすることができ、上部ソース／ドレイン領域２５０は単結晶材料とすることができる。
【００８６】
ＶＴ  ＦｉｎＦｅｔは、上部トリム層ポスト１４３、フィン・チャネル・ポスト１３３、および下部トリム層ポスト１２３を通して、上部ソース／ドレイン領域２５０と底部ソース／ドレイン領域１１６との間に電流を流すように構成することができ、高ｋチャネル・ライナ１８１および仕事関数層２１０を含むゲート構造は、電流の流れを制御することができる。オーバーハング上のトリミングされた高ｋチャネル・ライナ１８１は、ゲート電極を超えて延びるゲート誘電体層を有することを回避することができる。
【００８７】
層、領域、または基板などの要素が別の要素の「上」または「上方」にあると称される場合、その要素は他の要素の上に直接存在しているか、または介在する要素が存在している可能性もあるということも理解されるであろう。対照的に、ある要素が別の要素の「上に直接」または「上方に直接」あると称される場合、介在する要素は存在していない。ある要素が別の要素に「接続されている」または「結合されている」と称される場合、その要素は他の要素に直接接続または結合されているか、または介在する要素が存在している可能性があるいうことも理解されるであろう。対照的に、ある要素が別の要素に「直接接続されている」または「直接結合されている」と称される場合、介在する要素は存在していない。
【００８８】
本実施形態は、グラフィカル・コンピュータ・プログラミング言語で作成され、コンピュータ記憶媒体（ディスク、テープ、物理ハード・ドライブ、またはストレージ・アクセス・ネットワーク内などに存在する仮想ハード・ドライブなど）に記憶できる、集積回路チップの設計を含むことができる。設計者が、チップを製造せず、チップの製造に使用されるフォトリソグラフイック・マスクも製造しない場合、設計者は、作成された設計を、物理的手段によって（例えば、設計を記憶している記憶媒体のコピーを提供することによって）、または電子的手段によって（例えばインターネットを介して）、製造者に直接的または間接的に送信することができる。その後、記憶された設計は、フォトリソグラフイック・マスクを製造するために、適切な形式（例えばＧＤＳＩＩ）に変換される。このフォトリソグラフイック・マスクは、通常、ウェハ上に形成される対象のチップ設計の複数のコピーを含んでいる。フォトリソグラフイック・マスクは、エッチングまたはその他の処理が行われるウェハ（またはウェハ上の層あるいはその両方）の領域の画定に使用される。
【００８９】
本明細書に記載された方法は、集積回路チップの製造において使用することができる。製造された集積回路チップは、製造者によって、未加工のウェハの形態で（つまり、パッケージ化されていない複数のチップを含んでいる単一のウェハとして）、むき出しのダイで、またはパッケージ化された形態で配布することができる。パッケージ化された形態の場合、チップは、シングル・チップ・パッケージ（マザーボードまたはその他の上位のキャリアに取り付けられるリードを備えたプラスチック・キャリアなど）内またはマルチチップ・パッケージ（表面相互接続または埋め込み相互接続あるいはその両方を備えるセラミック・キャリアなど）内に取り付けられる。いずれの場合も、その後チップは、（ａ）マザーボードなどの中間製品、または（ｂ）最終製品のいずれかの一部として、他のチップ、個別の回路素子、またはその他の単一の処理デバイス、あるいはこれらの組合せと統合される。最終製品は、玩具などの低価格の用途から、ディスプレイ、キーボード、またはその他の入力デバイス、および中央処理装置を備えている高度なコンピュータ製品まで、集積回路チップを含んでいる任意の製品であることができる。
【００９０】
材料の化合物が、示されている元素、例えばＳｉＧｅに関して説明されるということも、理解されるべきである。これらの化合物は、化合物内に異なる割合の元素を含んでいる。例えば、ＳｉＧｅはＳｉｘＧｅ１−ｘを含んでおり、ｘは１以下などである。加えて、その他の元素を化合物に含めることができ、それらの元素も、本発明の原理に従って機能することができる。追加の元素を含む化合物は、本明細書では合金と呼ばれる。
【００９１】
本明細書における「一実施形態」または「実施形態」およびその他のそれらの変形への言及は、実施形態に関連して説明される特定の特徴、構造、特性などが少なくとも１つの実施形態に含まれることを意味している。したがって、本明細書全体の様々な場所に現れる「一実施形態では」または「実施形態では」という語句、あるいはその他の変形は、必ずしもすべてが同じ実施形態を参照しているわけではない。
【００９２】
「／」、「〜または〜あるいはその両方」、および「〜のうちの少なくとも１つ」のいずれかの使用は、例えば、「Ａ／Ｂ」、「ＡまたはＢあるいはその両方」、および「ＡとＢのうちの少なくとも一方」のケースでは、１番目に示されたオプション（Ａ）のみの選択、または２番目に示されたオプション（Ｂ）のみの選択、または両方のオプション（ＡおよびＢ）の選択を包含することが意図されているということが理解されるべきである。さらに例を挙げると、「Ａ、Ｂ、またはＣ、あるいはこれらの組合せ」および「Ａ、Ｂ、およびＣのうちの少なくとも１つ」のケースでは、そのような語句は、１番目に示されたオプション（Ａ）のみの選択、または２番目に示されたオプション（Ｂ）のみの選択、または３番目に示されたオプション（Ｃ）のみの選択、または１番目および２番目に示されたオプション（ＡおよびＢ）のみの選択、または１番目および３番目に示されたオプション（ＡおよびＣ）のみの選択、または２番目および３番目に示されたオプション（ＢおよびＣ）のみの選択、または３つすべてのオプション（ＡおよびＢおよびＣ）の選択を包含することが意図されている。これは、当業者または関連する業者にとって容易に明らかとなるように、示された多くの項目に関して拡張できる。
【００９３】
本明細書で使用される用語は、特定の実施形態を説明することのみを目的としており、実施形態例を限定することは意図されていない。本明細書で使用される単数形「ａ（１つの）」、「ａｎ（１つの）」、および「ｔｈｅ（その）」は、特に明示的に示されない限り、複数形も含むことが意図されている。「備える」、「備えている」、「含む」、または「含んでいる」、あるいはこれらの組合せの用語は、本明細書で使用される場合、記載された特徴、整数、ステップ、操作、要素、またはコンポーネント、あるいはこれらの組合せの存在を示すが、１つまたは複数のその他の特徴、整数、ステップ、操作、要素、コンポーネント、またはこれらのグループ、あるいはこれらの組合せの存在または追加を除外していないということが、さらに理解されるであろう。
【００９４】
「下方」、「下」、「下側」、「上」、「上側」などの空間的に相対的な用語は、本明細書では、各図で示されているように、ある要素または特徴の別の要素または特徴に対する関係の説明を容易にするために使用できる。空間的に相対的な用語は、各図に示された方向に加えて、使用中または操作中のデバイスの異なる方向を包含することが意図されていると理解されるであろう。例えば、図内のデバイスが反転した場合、他の要素または特徴の「下」または「下方」にあると説明された要素は、他の要素または特徴の「上」に位置する。したがって、「下」という用語は、上および下の両方の方向を包含することができる。デバイスを、上下以外の方向（９０度の回転またはその他の方向）に向けることができ、それに応じて、本明細書で使用された空間的に相対的な記述を解釈することができる。加えて、ある層が２つの層の「間」に存在すると称される場合、その層は２つの層の間の唯一の層であることができ、または１つまたは複数の介在する層が存在することもできるということも理解されるであろう。
【００９５】
本明細書では、第１、第２などの用語を様々な要素を説明するために使用できるが、それらの要素はこれらの用語によって限定されないと理解されるであろう。これらの用語は、ある要素を別の要素から区別するためにのみ使用される。したがって、本概念の範囲を逸脱することなく、下で説明される第１の要素を、第２の要素と呼ぶことができる。
【００９６】
デバイスおよび方法の好ましい実施形態（例示であって限定することを意図していない）を説明したが、上の教示を考慮して当業者によって変更および変形を行うことができるということに留意されたい。したがって、添付の請求項によって概説されている本発明の範囲内で開示された特定の実施形態において、変更を行うことができると理解されるべきである。本発明の態様について説明したが、特許証によって請求、要求、および保護される内容については、特許法が要求する詳細さで、添付の請求項に記載される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2021501463.tif 000019
【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
2021501463.tif 000023
2021501463.tif 000024