(57)【要約】【課題】ＳＷ窒化膜の電荷トラップに起因する特性劣化及びＳＷ酸化膜の残膜に起因する特性への悪影響の両方を軽減することができる半導体装置及びその製造方法を提供する。【解決手段】Ｓｉ基板１上に、ゲート酸化膜２及びゲート電極３を形成し、熱酸化法によってゲート酸化膜２の側壁及びゲート電極３の側壁に接する第１のサイドウォール（ＳＷ）酸化膜４を形成し、その外側に、ＣＶＤ法によって第２のＳＷ酸化膜５を堆積させ、ＳＷエッチングを行い、その後に、第１のＳＷ酸化膜４及び第２のＳＷ酸化膜５を覆うように第３のＳＷ酸化膜６を形成し、その上に、ＳＷ窒化膜７を形成し、その上に、第４のＳＷ酸化膜８を形成し、その後に、ＳＷエッチングを行って、ゲート酸化膜２の側壁からの厚さが大きく、Ｓｉ基板１から離れるほどゲート電極３の側壁からの厚さが減少する形状を持つサイドウォールを形成する。【選択図】図４
2008300728.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたゲート酸化膜と、
前記ゲート酸化膜上に形成されたゲート電極と、
前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁に接して形成されたサイドウォールと
を有し、
前記サイドウォールは、
前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁に接して形成された酸化膜からなる第１のサイドウォール部分と、
前記第１のサイドウォール部分の外側に形成されたサイドウォール窒化膜からなる第２のサイドウォール部分と
を有し、
前記第１のサイドウォール部分は、前記ゲート酸化膜の側壁からの厚さが大きく、前記半導体基板から離れるほど前記ゲート電極の側壁からの厚さが減少する形状を持つ
ことを特徴とする半導体装置。
【請求項２】
前記第１のサイドウォール部分は、
前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁に接して形成された第１のサイドウォール酸化膜と、
前記第１のサイドウォール酸化膜の外側に形成された第２のサイドウォール酸化膜と、
前記第１のサイドウォール酸化膜及び前記第２のサイドウォール酸化膜を覆うように形成された第３のサイドウォール酸化膜と
を有し、
前記第２のサイドウォール部分は、前記第３のサイドウォール酸化膜の外側に形成される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のサイドウォール酸化膜は、熱酸化法によって生成された酸化物からなる膜であり、
前記第２のサイドウォール酸化膜は、ＣＶＤ法によって堆積した酸化物からなる膜であり、
前記第３のサイドウォール酸化膜は、ＣＶＤ法によって堆積した酸化物又は酸化法によって生成された酸化物からなる膜である
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１のサイドウォール酸化膜は、ＣＶＤ法によって堆積した酸化物からなる膜であり、
前記第２のサイドウォール酸化膜は、熱酸化法によって生成された酸化物からなる膜であり、
前記第３のサイドウォール酸化膜は、ＣＶＤ法によって堆積した酸化物又は酸化法によって生成された酸化物からなる膜である
ことを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第１のサイドウォール部分は、
前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁に接して形成された第５のサイドウォール酸化膜と、
前記第５のサイドウォール酸化膜を覆うように形成された第６のサイドウォール酸化膜と
を有し、
前記第２のサイドウォール部分は、前記第６のサイドウォール酸化膜の外側に形成された
ことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第５のサイドウォール酸化膜は、ＣＶＤ法によって堆積した酸化物又は熱酸化法によって生成された酸化物からなる膜であり、
前記第６のサイドウォール酸化膜は、ＣＶＤ法によって堆積した酸化物又は熱酸化法によって生成された酸化物からなる膜である
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第２のサイドウォール部分を構成する前記サイドウォール窒化膜は、ＣＶＤ法によって堆積した膜であることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記サイドウォールは、前記第２のサイドウォール部分の外側に形成された第４のサイドウォール酸化膜からなる第３のサイドウォール部分を有することを特徴とする請求項１又は２に記載の半導体装置。
【請求項９】
前記第３のサイドウォール部分を構成する前記第４のサイドウォール酸化膜は、ＣＶＤ法によって堆積した酸化物からなる膜であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１のサイドウォール部分は、
前記ゲート酸化膜の側壁からの厚さが大きく、前記半導体基板から離れるほど前記ゲート電極の側壁からの厚さが減少する形状を持つ第１の酸化膜と、
前記第１の酸化膜を覆うように前記半導体基板上に形成された第２の酸化膜と
を有することを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記半導体基板は、第１のサイドウォール領域と、前記第１のサイドウォール領域を包囲する第２のサイドウォール領域とを有し、
前記第１の酸化膜は、前記第２のサイドウォール領域を露出するように前記第１のサイドウォール領域上に形成され、
前記第２の酸化膜は、前記第１の酸化膜を覆うように前記第１のサイドウォール領域上及び前記第２のサイドウォール領域上に形成され、
前記第２のサイドウォール部分は、前記第２の酸化膜を覆うように前記第１及び前記第２のサイドウォール領域上に形成されていること
を特徴とする請求項１０に記載の半導体装置。
【請求項１２】
半導体基板上にゲート酸化膜を形成する工程と、
前記ゲート酸化膜上にゲート電極を形成する工程と、
前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁にサイドウォールを形成する工程と
を有し、
前記サイドウォールを形成する工程は、
前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁に接する酸化膜からなる第１のサイドウォール部分を、前記ゲート酸化膜の側壁からの厚さが大きく、前記半導体基板から離れるほど前記ゲート電極の側壁からの厚さが減少する形状を持つように形成する工程と、
前記第１のサイドウォール部分の外側に接してサイドウォール窒化膜からなる第２のサイドウォール部分を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項１３】
前記第１のサイドウォール部分を形成する工程は、
前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁に接して第１のサイドウォール酸化膜を形成する工程と、
前記第１のサイドウォール酸化膜の外側に第２のサイドウォール酸化膜を形成する工程と、
前記第１のサイドウォール酸化膜及び前記第２のサイドウォール酸化膜を覆うように第３のサイドウォール酸化膜を形成する工程と
を有し、
前記第２のサイドウォール部分を形成する工程において、前記第２のサイドウォール部分は、前記第３のサイドウォール酸化膜の外側に形成される
ことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第１のサイドウォール酸化膜を形成する工程は、熱酸化法によって酸化物からなる膜を形成する工程を含み、
前記第２のサイドウォール酸化膜を形成する工程は、ＣＶＤ法によって堆積した酸化物からなる膜を形成する工程を含み、
前記第３のサイドウォール酸化膜を形成する工程は、ＣＶＤ法によって堆積した酸化物からなる膜又は酸化法によって生成された酸化物からなる膜を形成する工程を含む
ことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１のサイドウォール酸化膜を形成する工程は、ＣＶＤ法によって堆積した酸化物からなる膜を形成する工程を含み、
前記第２のサイドウォール酸化膜を形成する工程は、熱酸化法によって生成された酸化物からなる膜を形成する工程を含み、
前記第３のサイドウォール酸化膜を形成する工程は、ＣＶＤ法によって堆積した酸化物からなる膜又は酸化法によって生成された酸化物からなる膜を形成する工程を含む
ことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１６】
前記第１のサイドウォール部分を形成する工程は、
前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁に接するように第５のサイドウォール酸化膜を形成する工程と、
前記第５のサイドウォール酸化膜を覆うように第６のサイドウォール酸化膜を形成する工程と
を有し、
前記第２のサイドウォール部分を形成する工程は、前記サイドウォール窒化膜を前記第６のサイドウォール酸化膜の外側に形成する工程を含む
ことを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１７】
前記第５のサイドウォール酸化膜を形成する工程は、ＣＶＤ法によって堆積した酸化物又は熱酸化法によって生成された酸化物からなる膜を形成する工程を含み、
前記第６のサイドウォール酸化膜を形成する工程は、ＣＶＤ法によって堆積した酸化物又は熱酸化法によって生成された酸化物からなる膜を形成する工程を含む
ことを特徴とする請求項１６に記載の半導体装置の製造方法。
【請求項１８】
前記第２のサイドウォール部分を構成する前記サイドウォール窒化膜を形成する工程は、ＣＶＤ法によってサイドウォール窒化膜を堆積させる工程を含むことを特徴とする請求項１２乃至１７のいずれか１項に記載の半導体装置の製造方法。
【請求項１９】
前記サイドウォールを形成する工程は、前記第２のサイドウォール部分の外側に第４のサイドウォール酸化膜からなる第３のサイドウォール部分を形成する工程を含むことを特徴とする請求項１２又は１３に記載の半導体装置の製造方法。
【請求項２０】
前記第３のサイドウォール部分を構成する前記第４のサイドウォール酸化膜を形成する工程は、ＣＶＤ法によって酸化物からなる膜を堆積させる工程を含むことを特徴とする請求項１９に記載の半導体装置の製造方法。
【請求項２１】
前記第１のサイドウォール部分を形成する工程は、
前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁に接して、前記ゲート酸化膜の側壁からの厚さが大きく、前記半導体基板から離れるほど前記ゲート電極の側壁からの厚さが減少する形状を持つ第１の酸化膜を形成する工程と、
前記第１の酸化膜を覆うように前記半導体基板上に第２の酸化膜を形成する工程と
を有することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項２２】
前記半導体基板は、第１のサイドウォール領域と、前記第１のサイドウォール領域を包囲する第２のサイドウォール領域とを有し、
前記第１の酸化膜を形成する工程は、前記第１の酸化膜を前記第２のサイドウォール領域を露出するように前記第１のサイドウォール領域上に形成する工程であり、
前記第２の酸化膜を形成する工程は、前記第２の酸化膜を前記第１の酸化膜を覆うように前記第１のサイドウォール領域上及び前記第２のサイドウォール領域上に形成する工程であり、
前記第２のサイドウォール部分を形成する工程は、前記第２の酸化膜を覆うように前記第１のサイドウォール領域上及び前記第２のサイドウォール領域上に前記第２のサイドウォール部分を形成する工程である
ことを特徴とする請求項２１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
図８（ａ）〜（ｃ）及び図９（ａ）〜（ｃ）は、従来の半導体装置の製造方法を概略的に示す工程説明図である（例えば、特許文献１参照）。従来の製造方法では、図８（ａ）に示されるように、シリコン（Ｓｉ）基板１１上に、ゲート酸化膜１２を形成し、その上にゲート電極１３となるポリシリコンを堆積させ、次に、図８（ｂ）に示されるように、ホトリソグラフィ技術及び／又はドライエッチング技術によってゲート酸化膜１２及びゲート電極１３のパターンを形成する。次に、サイドウォール（ＳＷ）を形成するために、図８（ｃ）に示されるように、ＳＷ酸化膜１４及びＳＷ酸化膜１５を順に形成し、図９（ａ）に示されるように、ＳＷ窒化膜１６及びＳＷ酸化膜１７を順に形成する。その後、図９（ｂ）に示されるように、ドライエッチング技術によってＳＷ酸化膜１７、ＳＷ窒化膜１６、ＳＷ酸化膜１５、及びＳＷ酸化膜１４を部分的に除去してＳＷを形成する。その後、図９（ｃ）に示されるように、不純物のインプラントによってＳｉ基板１１内にドレイン領域１８及びソース領域１９を形成する。
【０００３】
【特許文献１】特開２００３―２６４２４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記半導体装置において、ゲート電極１３に電圧が印加され、装置内部に電気ストレスが与えられると、ゲート酸化膜１２の側壁付近のような高電界箇所でホットエレクトロンが発生する。このホットエレクトロンがＳＷ窒化膜１６に侵入して電荷トラップになると、半導体装置の特性が劣化（すなわち、ホットキャリア（ＨＣ）特性劣化）が生じることがある。このため、従来の半導体装置は、図１０に示されるように、ＳＷ酸化膜１４及びＳＷ酸化膜１５の合計の膜厚Ｔ２を厚くすることによって、ゲート酸化膜１２の側壁からＳＷ窒化膜１６までの距離Ｄ２をできるだけ長くして、ＳＷ窒化膜１６における電荷トラップを生じ難くする必要があった。
【０００５】
しかし、ＳＷ酸化膜１４及びＳＷ酸化膜１５の合計の膜厚Ｔ２を厚くした場合には、図９（ｂ）に示されるエッチング工程において、図１１に示される残膜２０が発生し易くなる。この原因は、ＳＷ酸化膜１４及びＳＷ酸化膜１５をエッチングするときに、Ｓｉ基板１１に対するＳＷ酸化膜１４のエッチング選択比を大きくすることができないため、Ｓｉ基板１１がエッチングされ始める直前に、ＳＷ酸化膜１４のエッチングを停止する必要があること、並びに、エッチング対象の膜厚（ここでは、ＳＷ酸化膜１４及びＳＷ酸化膜１５の合計の膜厚Ｔ２）が厚い場合には、エッチングレートとエッチング時間から求められるエッチング深さと、実際のエッチング対象の膜厚との誤差が大きくなることである。シリコン基板１１上の残膜２０は、その後に行われる不純物のインプラントによって形成されるソース領域１９及びドレイン領域２０の深さに影響を及ぼし、半導体装置の特性に悪影響を与えるという問題がある。
【０００６】
そこで、本発明は、上記従来技術の課題を解決するためになされたものであり、その目的は、サイドウォール窒化膜の電荷トラップに起因する特性劣化及びサイドウォール酸化膜の残膜に起因する特性への悪影響の両方を軽減することができる半導体装置及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、半導体基板と、前記半導体基板上に形成されたゲート酸化膜と、前記ゲート酸化膜上に形成されたゲート電極と、前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁に接して形成されたサイドウォールとを有し、前記サイドウォールは、前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁に接して形成された酸化膜からなる第１のサイドウォール部分と、前記第１のサイドウォール部分の外側に形成されたサイドウォール窒化膜からなる第２のサイドウォール部分とを有し、前記第１のサイドウォール部分は、前記ゲート酸化膜の側壁からの厚さが大きく、前記半導体基板から離れるほど前記ゲート電極の側壁からの厚さが減少する形状を持つことを特徴としている。
【０００８】
また、本発明の半導体装置の製造方法は、半導体基板上にゲート酸化膜を形成する工程と、前記ゲート酸化膜上にゲート電極を形成する工程と、前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁にサイドウォールを形成する工程とを有し、前記サイドウォールを形成する工程は、前記半導体基板上に、前記ゲート酸化膜の側壁及び前記ゲート電極の側壁に接する酸化膜からなる第１のサイドウォール部分を、前記ゲート酸化膜の側壁からの厚さが大きく、前記半導体基板から離れるほど前記ゲート電極の側壁からの厚さが減少する形状を持つように形成する工程と、前記第１のサイドウォール部分の外側に接してサイドウォール窒化膜からなる第２のサイドウォール部分を形成する工程とを有することを特徴としている。
【発明の効果】
【０００９】
本発明の半導体装置及びその製造方法によれば、サイドウォール窒化膜の内側に存在する第１のサイドウォール部分は、ゲート酸化膜の側壁からの厚さが大きく、半導体基板から離れるほどゲート電極の側壁からの厚さが減少する形状にしているので、ゲート酸化膜の側壁からサイドウォール窒化膜までの距離を長くすることができる。その結果、ゲート酸化膜の側壁付近のような高電界箇所で発生したホットエレクトロンがサイドウォール窒化膜に侵入することによる電荷トラップが発生し難く、電荷トラップに起因する半導体装置の特性劣化の発生率を低減することができる。
【００１０】
また、本発明の半導体装置及びその製造方法によれば、ゲート酸化膜の側壁からサイドウォール窒化膜までの距離を長くした場合であっても、半導体基板とサイドウォール窒化膜との間に介在するサイドウォール酸化膜の膜厚を薄くすることができるので、半導体基板上にサイドウォール酸化膜の残膜を残さない製造がし易くなり、サイドウォール酸化膜の残膜に起因する特性への悪影響を軽減することができる。
【発明を実施するための最良の形態】
【００１１】
〈第１の実施形態〉
図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）、及び図３（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を概略的に示す工程説明図である。なお、図３（ｃ）は、本発明の第１の実施形態に係る半導体装置の構成を概略的に示す断面図である。
【００１２】
最初に、図３（ｃ）を参照して、第１の実施形態に係る半導体装置の構成を説明する。図３（ｃ）に示されるように、第１の実施形態の半導体装置は、ＭＯＳＦＥＴであり、半導体基板であるシリコン（Ｓｉ）基板１と、Ｓｉ基板１上に形成されたゲート酸化膜２と、ゲート酸化膜２上に形成されたポリシリコンからなるゲート電極３と、Ｓｉ基板１上に、ゲート酸化膜２の側壁及びゲート電極３の側壁に接して形成されたサイドウォール（ＳＷ）とを有している。
【００１３】
ＳＷは、図３（ｃ）に示される構成４〜８によって構成されている。図３（ｃ）に示される例においては、ＳＷは、Ｓｉ基板１上に、ゲート酸化膜２の側壁及びゲート電極３の側壁に接して形成された第１のＳＷ酸化膜４と、第１のＳＷ酸化膜４の外側に接して形成された第２のＳＷ酸化膜５と、第１のＳＷ酸化膜４及び第２のＳＷ酸化膜５を覆うように形成された第３のＳＷ酸化膜６と、第３のＳＷ酸化膜６の外側に接して形成されたＳＷ窒化膜７と、ＳＷ窒化膜７の外側に接して形成された第４のＳＷ酸化膜８とから構成されている。なお、本出願においては、便宜上、ＳＷの構成のうちの、ＳＷ窒化膜７よりも内側の部分を「第１のＳＷ部分」、ＳＷ窒化膜７を「第２のＳＷ部分」、ＳＷ窒化膜７よりも外側の部分を「第３のＳＷ部分」とも言う。
【００１４】
第１のＳＷ酸化膜４は、例えば、熱酸化法によって生成された酸化物からなるシリコン酸化膜であり、第２のＳＷ酸化膜５は、例えば、ＣＶＤ（化学的気相成長）法によって堆積した酸化物からなるシリコン酸化膜であり、第３のＳＷ酸化膜６は、例えば、ＣＶＤ法によって堆積した酸化物又は熱酸化法によって生成された酸化物からなるシリコン酸化膜である。ＳＷ窒化膜７は、例えば、ＣＶＤ法によって堆積した窒化物からなるシリコン窒化膜である。第４のＳＷ酸化膜８は、例えば、ＣＶＤ法によって堆積した酸化物からなるシリコン酸化膜である。
【００１５】
次に、図１（ａ）〜（ｃ）、図２（ａ）〜（ｃ）、及び図３（ａ）〜（ｃ）を参照して、第１の実施形態に係る半導体装置の製造方法を説明する。第１の実施形態においては、先ず、Ｓｉ基板１上に、既知の手法によってアクティブ領域を形成し、その後、図１（ａ）に示されるように、熱酸化法によってゲート酸化膜２を生成し、次に、ＣＶＤ法によってゲート電極３となるポリシリコンを堆積させる。次に、図１（ｂ）に示されるように、ホトリソグラフィ技術及び／又はドライエッチング技術などを用いてゲート酸化膜２とゲート電極３のパターンを形成する。なお、図１（ｂ）には、図１（ｂ）に示されるゲート酸化膜２とゲート電極３のパターン以外のＳｉ基板１上の領域から、ゲート酸化膜２とゲート電極３が完全に除去されている場合が図示されているが、Ｓｉ基板１上にゲート酸化膜２の残膜を薄く（エッチング除去がＳｉ基板１表面に到達する直前で）一様に残すようしてもよい。次に、図１（ｃ）に示されるように、熱酸化法によって第１のＳＷ酸化膜４を生成し、その後、ＣＶＤ法によって、第２のＳＷ酸化膜５を堆積させる。
【００１６】
次に、図２（ａ）に示されるように、ドライエッチング技術によって、第１のＳＷ酸化膜４及び第２のＳＷ酸化膜５からなるＳＷ部分を形成する。便宜上、このときのエッチングを「第１のＳＷエッチング処理」という。なお、図２（ａ）には、図２（ａ）に示されるパターン以外のＳｉ基板１上の領域から、第１のＳＷ酸化膜４が完全に除去されている場合が図示されているが、Ｓｉ基板１上に第１のＳＷ酸化膜４の残膜を薄く（エッチング除去がＳｉ基板１表面に到達する直前で）一様に残すようしてもよい。次に、図２（ｂ）に示されるように、ウェットエッチング技術又はケミカルドライエッチング技術によって、第１のＳＷ酸化膜４及び第２のＳＷ酸化膜５からなるＳＷ部分を、所望の特性を有する形状にする。便宜上、このときのエッチングを「第２のＳＷエッチング処理」という。ただし、第１のＳＷエッチング処理と第２のＳＷエッチング処理を１工程で行ってもよい。なお、図２（ｂ）には、図２（ｂ）に示されるパターン以外のＳｉ基板１上の領域から、第１のＳＷ酸化膜４が完全に除去されている場合が図示されているが、Ｓｉ基板１上に第１のＳＷ酸化膜４の残膜を薄く（エッチング除去がＳｉ基板１表面に到達する直前で）一様に残すようしてもよい。次に、図２（ｃ）に示されるように、ＣＶＤ法又は熱酸化法によって、第１のＳＷ酸化膜４及び第２のＳＷ酸化膜５からなるＳＷ部分、ゲート電極３、並びに、Ｓｉ基板１上を覆う第３のＳＷ酸化膜６を形成する。第１の実施形態においては、第１のＳＷ酸化膜４及び第２のＳＷ酸化膜５からなるＳＷ部分によって、ゲート酸化膜２の側壁からＳＷ窒化膜７までの距離を長くすることができるので、第３のＳＷ酸化膜６の膜厚Ｔ１は、薄くてもよい。第３のＳＷ酸化膜６の膜厚Ｔ１は、例えば、第１のＳＷ酸化膜４又は第２のＳＷ酸化膜５よりも薄くすることができる。
【００１７】
次に、図３（ａ）に示されるように、ＣＶＤ法によって、第３のＳＷ酸化膜６の外側にＳＷ窒化膜７を堆積させ、その後、ＣＶＤ法によって、ＳＷ窒化膜７の外側に第４のＳＷ酸化膜８を堆積させる。次に、図３（ｂ）に示されるように、ドライエッチング技術によって第４のＳＷ酸化膜８及びＳＷ窒化膜７をエッチングし、さらに、第３のＳＷ酸化膜６をエッチングしてＳＷを形成する。便宜上、このときのエッチングを「第３のＳＷエッチング処理」という。次に、図３（ｃ）に示されるように、Ｓｉ基板１に不純物をインプラントして、Ｓｉ基板１内にドレイン領域９及びソース領域１０を形成する。
【００１８】
なお、図２（ｃ）に示されるように、以上の説明においては、Ｓｉ基板１の第１のサイドウォール領域１ａ上に、ＳＷ酸化膜４及び５から構成される第１のサイドウォール部分を形成した場合を説明しているが、第１のサイドウォール領域１ａ上の第１のサイドウォール部分４，５は、１層又は３層以上から構成される酸化膜（又は積層酸化膜）であってもよく、これらを便宜上「第１酸化膜」とも言う。
【００１９】
また、図３（ｂ）に示されるように、Ｓｉ基板１の第１のサイドウォール領域１ａ上及び第１のサイドウォール領域１ａの外側を包囲する領域である第２のサイドウォール領域１ｂ上に、第１のＳＷ酸化膜４及び５からなるＳＷ部分（第１の酸化膜）４，５を覆う第３のＳＷ酸化膜６を形成してもよい。ＳＷ酸化膜４，５を総称して「第１の酸化膜」と言うときには、便宜上、ＳＷ酸化膜６は「第２の酸化膜」と言う。第２のサイドウォール部分７を形成する工程では、ＳＷ酸化膜６を覆うように第１のサイドウォール領域１ａ上及び第２のサイドウォール領域１ｂ上に第２のサイドウォール部分７を形成する。
【００２０】
図４は、第１の実施形態に係る半導体装置及びその製造方法の効果を説明するための図である。図４に示されるように、第１の実施形態の半導体装置及びその製造方法によれば、Ｓｉ基板１の第１のサイドウォール領域１ａ上にある第１のＳＷ酸化膜４及び第２のＳＷ酸化膜５からなるＳＷ部分によって、ゲート酸化膜２の側壁からの膜厚（図４の水平方向の厚さ）を厚くすることができるので、第３のＳＷ酸化膜６の第２のサイドウォール領域１ｂ上の膜厚Ｔ１を薄くしても、ゲート酸化膜２の側壁からＳＷ窒化膜７までの距離Ｄ１を長くすることができる。このため、第１の実施形態によれば、第３のＳＷ酸化膜６が薄い場合であっても、ＳＷ窒化膜７の内側に存在する第１のサイドウォール部分は、ゲート酸化膜２の側壁からの膜厚（図４の水平方向の厚さ）が大きく、Ｓｉ基板１から離れるほどゲート電極３の側壁からの膜厚（図４の水平方向の厚さ）が減少する形状にしているので、ゲート酸化膜３の側壁からＳＷ窒化膜７までの距離を長くすることができる。その結果、ゲート酸化膜３の側壁付近のような高電界箇所で発生したホットエレクトロンがＳＷ窒化膜７に侵入することによる電荷トラップが発生し難く、電荷トラップに起因する半導体装置の特性劣化の発生率を低減することができる。
【００２１】
また、第１の実施形態の半導体装置及びその製造方法によれば、Ｓｉ基板１とサイドウォール窒化膜７との間に介在する第３のＳＷ酸化膜６の第２のサイドウォール領域１ｂ上の膜厚Ｔ１を薄くすることができるので、Ｓｉ基板１上に残膜が残り難くなり、ＳＷ酸化膜の残膜に起因する特性への悪影響を軽減することができる。このように、第１の実施形態によれば、ＳＷ窒化膜の電荷トラップを減少させるためにＳＷ酸化膜の膜厚を厚くすると、ＳＷ酸化膜の残膜による悪影響が顕著になり、逆に、ＳＷ酸化膜の残膜を減らすためにＳＷ酸化膜の膜厚を薄くするとＳＷ窒化膜の電荷トラップが増加するというトレードオフを解消することができる。
【００２２】
〈第２の実施形態〉
図５は、本発明の第２の実施形態に係る半導体装置及びその製造方法を概略的に示す断面図である。図５において、図３（ｃ）の構成と同一又は対応する構成には、同じ符号を付す。第２の実施形態に係る半導体装置は、ＳＷ窒化膜７の内側に存在する第１のＳＷ部分が、ゲート電極３側から、ＣＶＤ法によって形成された第１のＳＷ酸化膜５ａ、熱酸化法によって形成された第２のＳＷ酸化膜４ａ、及び熱酸化法によって形成された第３のＳＷ酸化膜６から構成されている点が、図３（ｃ）に示される第１の実施形態の半導体装置と相違する。第２の実施形態のように、ＳＷ酸化膜の形成順序を変更した場合であっても、第１の実施形態の場合と同様の効果を得ることができる。
【００２３】
〈第３の実施形態〉
図６は、本発明の第３の実施形態に係る半導体装置及びその製造方法を概略的に示す断面図である。図６において、図３（ｃ）の構成と同一又は対応する構成には、同じ符号を付す。第３の実施形態に係る半導体装置は、ＳＷ窒化膜７の内側に存在する第１のＳＷ部分が、ゲート電極３側から、ＣＶＤ法によって形成された第５のＳＷ酸化膜５ｂ及び熱酸化法によって形成された第６のＳＷ酸化膜６から構成されている点が、図３（ｃ）に示される第１の実施形態の半導体装置と相違する。第３の実施形態のように、ＳＷ酸化膜の数を変更した場合であっても、第１の実施形態の場合と同様の効果を得ることができ、加えて、構成を簡素化できる効果を得ることができる。
【００２４】
〈第４の実施形態〉
図７は、本発明の第４の実施形態に係る半導体装置及びその製造方法を概略的に示す断面図である。図７において、図３（ｃ）の構成と同一又は対応する構成には、同じ符号を付す。第４の実施形態に係る半導体装置は、ＳＷ窒化膜７ａの外側に第４のＳＷ酸化膜８を備えていない点、及び、ＳＷ窒化膜７ａの膜厚を厚くした点が、第１の実施形態と相違する。第４の実施形態のように、第４のＳＷ酸化膜８を備えない場合であっても、第１の実施形態の場合と同様の効果を得ることができ、加えて、構成を簡素化できる効果を得ることができる。
【図面の簡単な説明】
【００２５】
【図１】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す工程説明図（その１）である。
【図２】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す工程説明図（その２）である。
【図３】（ａ）〜（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す工程説明図（その３）であり、同図（ｃ）は、第１の実施形態に係る半導体装置の断面構成を示す。
【図４】第１の実施形態に係る半導体装置及びその製造方法の効果を説明するための図である。
【図５】本発明の第２の実施形態に係る半導体装置の構成を示す断面図である。
【図６】本発明の第３の実施形態に係る半導体装置の構成を示す断面図である。
【図７】本発明の第４の実施形態に係る半導体装置の構成を示す断面図である。
【図８】（ａ）〜（ｃ）は、従来の半導体装置の製造方法を示す工程説明図（その１）である。
【図９】（ａ）〜（ｃ）は、従来の半導体装置の製造方法を示す工程説明図（その２）である。
【図１０】従来の半導体装置及びその製造方法の問題点を説明するための図である。
【図１１】従来の半導体装置及びその製造方法の他の問題点を説明するための図である。
【符号の説明】
【００２６】
１  Ｓｉ基板（半導体基板）、
１ａ  第１のサイドウォール領域、
１ｂ  第２のサイドウォール領域、
２  ゲート酸化膜、
３  ゲート電極（ポリシリコン）、
４，５ａ  第１のＳＷ酸化膜、
５，４ａ  第２のＳＷ酸化膜、
６，６ｂ  第３のＳＷ酸化膜、
５ｂ  第５のＳＷ酸化膜、
６ｂ  第６のＳＷ酸化膜、
７，７ａ  ＳＷ窒化膜、
８  第４のＳＷ酸化膜、
９  ソース領域、
１０  ドレイン領域、
Ｔ１  第３のＳＷ酸化膜の厚さ、
Ｄ１  ゲート酸化膜の側壁からＳＷ窒化膜までの距離。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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