(57)【要約】【課題】ＦＬＯＴＯＸ型ＥＥＰＲＯＭにおいて、ドレイン領域の接合耐圧を低下させることなく、十分に高い書き込み電圧を印加できる構成で、かつ、セル面積が縮小されたものが望まれていた。【解決手段】トンネルウインドウ１２を有し、トンネルウインドウ１２を介して電子の注入、引き抜きを行える整列配置された複数のフローティングゲート１１と、複数のフローティングゲート１１に個別に対応付けて設けられた複数のセレクトゲート１３と、複数のフローティングゲート１１に共有に設けられたコントロールゲート１６と、複数のフローティングゲート１１に共有に設けられたソース１７と、複数のフローティングゲート１１に共有に設けられたドレイン１８とを含む構成とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
トンネルウィンドウを有し、トンネルウィンドウを介して電子の注入、引き抜きを行える整列配置された複数のフローティングゲートと、
前記複数のフローティングゲートに個別に対応付けて設けられた複数のセレクトゲートと、
前記複数のフローティングゲートに共有に設けられたコントロールゲートと、
前記複数のフローティングゲートに共有に設けられたソースと、
前記複数のフローティングゲートに共有に設けられたドレインと、
を含むことを特徴とするＦＬＯＴＯＸ型ＥＥＰＲＯＭ。
【請求項２】
前記複数のフローティングゲートおよびセレクトゲートは、それぞれ、８つ設けられていることを特徴とする、請求項１記載のＦＬＯＴＯＸ型ＥＥＰＲＯＭ。
【請求項３】
前記複数のセレクトゲートには、それぞれ、別々のビットラインが接続され、
前記ドレインには、前記複数のフローティングゲートに共有のワードラインが接続されていることを特徴とする、請求項１または２記載のＦＬＯＴＯＸ型ＥＥＰＲＯＭ。
【請求項４】
請求項１〜３のいずれかに記載のＥＥＰＲＯＭに対するデータ書き込み方法であって、  前記複数のフローティングゲートから一括して電子を引き抜き、その後、前記複数のフローティングゲートに対して選択的に電子を注入することによってデータを書き込むことを特徴とする、データ書き込み方法。
【請求項５】
前記ＥＥＰＲＯＭのソースをオープンにし、基板電圧をアース電位とし、前記コントロールゲートに０Ｖ、前記セレクトゲートおよびドレインに高電圧を印加することによって、前記複数のフローティングゲートから一括して電子を引き抜き、
前記ＥＥＰＲＯＭのソースをオープンにし、基板電圧をアース電位とし、前記ドレインに０Ｖ、前記コントロールゲートおよび電子を注入したいフローティングゲートに対応付けられたセレクトゲートに選択的に高電圧を印加することにより、フローティングゲートへの電子の注入を行うことを特徴とする、請求項４記載のデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＦＬＯＴＯＸ型ＥＥＰＲＯＭに関する。
【背景技術】
【０００２】
電気的に書き込み・書き換えができるＥＥＰＲＯＭは、ボード上で書き換えができ、ページやバイト単位での書き換えも可能なため、広範囲な応用が可能であるが、そのためには、高信頼設計で、より微細化されたものが要求される。
従来のＥＥＰＲＯＭにおける微細化技術として、たとえば特許文献１には、トンネル酸化膜の劣化を防止して、微細化を図る技術が提案されている。
【０００３】
また、特許文献２には、微細なトンネルウィンドウを開孔し、メモリセルの微細化を図る技術が提案されている。
さらに、特許文献３には、フローティングゲートの微細化を図るための技術が提案されている。
【特許文献１】特開２００７−０１３１９７号公報
【特許文献２】特開２００５−１８３７６３号公報
【特許文献３】特開２００５−００５７３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ＥＥＰＲＯＭは、チップサイズの縮小とともに、メモリセルサイズも縮小され、微細化が図られている。ところが、ＥＥＰＲＯＭを微細化すればするほど、ドレイン面積が縮小されるため、ドレイン接合とチャネルストッパ領域の距離を十分にとることが困難となり、ドレイン耐圧が低下して、高い書き込み電圧を印加することができないという課題があった。
【０００５】
この課題について、より具体的に説明する。
図４は、従来のＦＬＯＴＯＸ型ＥＥＰＲＯＭの構成および書き込み動作を説明するための図解的な図である。図４のうち、（Ａ）（Ｃ）は、このＥＥＰＲＯＭの平面図であり、（Ｂ）は（Ａ）におけるＢ−Ｂに沿う断面構造図、（Ｄ）は（Ｃ）におけるＤ−Ｄに沿う断面構造図である。
【０００６】
図４において、１は整列配置されたフローティングゲートであり、２は各フローティングゲートに関連して設けられたトンネルウィンドウである。３は複数のフローティングゲートに共有に設けられたセレクトゲートであり、４は複数のフローティングゲートに共有に設けられたコントロールゲートであり、５は複数のフローティングゲートに共有に設けられたソースである。６は複数のコントロールゲートに個別に対応付けて設けられたドレインを示しており、これらの構成は、ｐ型シリコン基板７の表層領域に形成されている。      
【０００７】
図４に示す従来のＥＥＰＲＯＭの書き込み動作では、バイトごとに一括して各フローティングゲート１に電子を注入し、その後、各セルから選択的に電子を引き抜くことにより、データの書き込みが行われる。具体的には、図４（Ａ）（Ｂ）に示すように、各フローティングゲート１（図４（Ａ）では、フローティングゲート１は３つ示されているだけであるが、実際には、バイト単位、すなわち８つのフローティングゲートに対して一括して電圧の印加制御がなされる。）、共有のソース５はオープンにされ、複数のドレイン６にはアース電位が印加され、共有のコントロールゲート４および共有のセレクトゲート３にＶｐｐ（Ｖｐｐは書き込み電圧であり、１５〜１７Ｖ程度の高電圧である。）が印加される。これにより、ドレイン６からトンネルウィンドウ２を経由して各フローティングゲート１へ電子が注入される。（図４（Ｂ）参照）
一方、フローティングゲート１に注入された電子を引き抜くときは、図４（Ｃ）（Ｄ）に示すように、共有のコントロールゲート４にアース電位が印加され、セレクトゲート３および電子を引き抜くフローティングゲート１に対応したドレイン６に、選択的にＶｐｐが印加される。これにより、Ｖｐｐが印加されたドレイン６に対応するフローティングゲート１の電子は、トンネルウィンドウ２を通ってドレイン６へと引き抜かれる。（図４（Ｄ）参照）
ところで、前述したように、近年は、チップサイズの縮小とともに、メモリセルサイズも縮小しているため、素子分離幅の縮小に伴ってフィールド反転電圧を高くする必要があり、チャネルストッパの不純物濃度が高くなっている。そして、ドレイン面積も縮小されるため、ドレイン接合とチャネルストッパ領域の距離を十分にとることが困難となり、ドレイン耐圧が低下して、十分に高い書き込み電圧Ｖｐｐを印加することができないという課題に遭遇する。
【０００８】
より具体的には、図５に示すように、ドレイン領域６は、たとえばｐ型シリコン基板７の表層領域にＬＯＣＯＳ法により形成されたＬＯＣＯＳ酸化膜８により素子間分離された領域に形成されており、ＬＯＣＯＳ酸化膜８の下にはチャネルストッパ９と呼ばれる不純物濃度の高いｐ＋領域９が設けられ、素子間分離耐圧が高められている。ところが、チャネルストッパ領域９とドレイン（ドレイン接合領域）６との間に一定の距離１０を確保しなければ、ＥＥＰＲＯＭの耐圧が低下して、ドレイン６に対してデータの書き込みに必要な電圧を印加することができなくなって、メモリとしての機能が果たせなくなるという課題がある。
【０００９】
この発明は、このような背景のもとになされたものであり、ドレイン耐圧を高くすることができ、書き込み電圧を高く設定することができるＥＥＰＲＯＭであり、かつ、セル面積が縮小されたＦＬＯＴＯＸ型ＥＥＰＲＯＭを提供することを主たる目的とする。
この発明は、また、フローティングゲートへの電子の注入および引き抜き時のしきい値電圧の差を大きくとることができ、高信頼設計を実現したＦＬＯＴＯＸ型ＥＥＰＲＯＭを提供することを他の目的とする。
【００１０】
この発明は、さらに、複数のフローティングゲートに対してドレインを共有化することにより、ドレイン領域の接合耐圧を高耐圧化したＦＬＯＴＯＸ型ＥＥＰＲＯＭを提供することを他の目的とする。
さらにこの発明は、消去および書き込み動作を従来とは逆にしたＦＬＯＴＯＸ型ＥＥＰＲＯＭを提供することを他の目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するための請求項１記載の発明は、トンネルウィンドウ（１２）を有し、トンネルウィンドウ（１２）を介して電子の注入、引き抜きを行える整列配置された複数のフローティングゲート（１１）と、前記複数のフローティングゲート（１１）に個別に対応付けて設けられた複数のセレクトゲート（１３）と、前記複数のフローティングゲート（１１）に共有に設けられたコントロールゲート（１６）と、前記複数のフローティングゲート（１１）に共有に設けられたソース（１７）と、前記複数のフローティングゲート（１１）に共有に設けられたドレイン（１８）と、を含むことを特徴とするＦＬＯＴＯＸ型ＥＥＰＲＯＭである。
【００１２】
なお、括弧内の英数字は後述の実施形態における対応構成要素等を表す。以下、この項において同じ。
この構成によれば、ドレイン（１８）は、複数のフローティングゲート（１１）に共有に設けられている。複数のフローティングゲート（１１）に共有に設けられたドレイン（１８）は、その面積を広く確保することができ、メモリセル全体の縮小化が図られていも、ドレイン領域として一定の領域を確保できる。それゆえ、ドレイン（１８）の接合耐圧を高耐圧とすることが可能となる。その結果、消去および書き込み時の電圧のしきい値の差を大きくとることができる。
【００１３】
また、セレクトゲート（１３）は、各フローティングゲート（１１）毎に個別に対応付けて設けられているから、各セレクトゲート（１３）にコンタクトをとることにより、各セレクトゲート（１３）をビットライン（１５）としてアクセスすることが可能となる。  その場合において、セル面積縮小のために、アクティブ上のゲートにコンタクト（１４）をとることが好ましい。そして、下地への影響を小さくするために、複数のセレクトゲート（１３）は、それぞれ、Ｗポリサイド構造とするのが望ましい。
【００１４】
請求項２記載の発明は、前記複数のフローティングゲート（１１）およびセレクトゲート（１３）は、それぞれ、８つ設けられていることを特徴とする、請求項１記載のＦＬＯＴＯＸ型ＥＥＰＲＯＭである。
この構成によれば、８つのフローティングゲート（１１）からの電子の引き抜きをバイト単位で一括して行うことができ、その後、各フローティングゲート（１１）に対して選択的に電子を注入することにより、バイト単位でのメモリの書き込み制御を行うことができる。
【００１５】
請求項３記載の発明は、前記複数のセレクトゲート（１３）には、それぞれ、別々のビットライン（１５）が接続され、前記ドレイン（１８）には、前記複数のフローティングゲート（１１）に共有のワードライン（２０）が接続されていることを特徴とする、請求項１または２記載のＦＬＯＴＯＸ型ＥＥＰＲＯＭである。
この構成によれば、従来のＦＬＯＴＯＸ型ＥＥＰＲＯＭと比較して、書き込みおよび消去の動作を反対にしたＦＬＯＴＯＸ型ＥＥＰＲＯＭを提供することができる。
【００１６】
請求項４記載の発明は、請求項１〜３のいずれかに記載のＥＥＰＲＯＭに対するデータ書き込み方法であって、前記複数のフローティングゲート（１１）から一括して電子を引き抜き、その後、前記複数のフローティングゲート（１１）に対して選択的に電子を注入することによってデータを書き込むことを特徴とする、データ書き込み方法である。
また、請求項５記載の発明は、前記ＥＥＰＲＯＭのソース（１７）をオープンにし、基板電圧（２１）をアース電位とし、前記コントロールゲート（１６）に０Ｖ、前記セレクトゲート（１３）およびドレイン（１８）に高電圧を印加することによって、前記複数のフローティングゲート（１１）から一括して電子を引き抜き、前記ＥＥＰＲＯＭのソース（１７）をオープンにし、基板電圧（２１）をアース電位とし、前記ドレイン（１８）に０Ｖ、前記コントロールゲート（１６）および電子を注入したいフローティングゲート（１１）に対応付けられたセレクトゲート（１３）に選択的に高電圧を印加することにより、フローティングゲート（１１）への電子の注入を行うことを特徴とする、請求項４記載のデータ書き込み方法である。
【００１７】
請求項４または５記載の方法によれば、書き込み電圧を高く設定することができ、ＥＥＰＲＯＭに対する消去、書き込み時のしきい値電圧の差を大きくとることができる。
【発明を実施するための最良の形態】
【００１８】
以下では、この発明の実施形態を、添付図面を参照して詳細に説明する。
図１（Ａ）は、この発明の一実施形態に係るＦＬＯＴＯＸ型ＥＥＰＲＯＭの構成を説明するための図解的な平面図であり、図１（Ｂ）は図１（Ａ）におけるＢ−Ｂに沿う断面構造図である。
図１（Ａ）（Ｂ）において、１１は整列配置されたフローティングゲートであり、図１（Ａ）では左右方向に４つのフローティングゲートが示されているが、実際にはバイト単位、すなわちフローティングゲート１１は８つを１つの単位として配列されている。１２は各フローティングゲートに関連して設けられたトンネルウインドウである。１３は各フローティングゲート１１にそれぞれ対応付けて設けられたセレクトゲートである。各セレクトゲート１３には、それぞれ、コンタクト１４を介して別々のビットライン１５が接続されている。１６は複数（通常は８つ）のフローティングゲート１１に対して共有に設けられたコントロールゲートであり、１７は複数（通常は８つ）のフローティングゲート１１に対して共有に設けられたソースである。そして、１８は複数（通常は８つ）のフローティングゲートに共有に設けられたドレインであり、図示のように共有化することによって比較的広いドレイン領域１８が確保されている。ドレイン１８にはコンタクト１９を介してワードライン２０が接続されている。
【００１９】
なお、各フローティングゲート１１に対応してそれぞれ設けられた各セレクトゲート１３は、アクティブ上のゲートにコンタクト１４が形成されている。また、下地への影響を小さくするために、セレクトゲート１３およびコントロールゲート１６は、図１（Ｂ）に示すように、Ｗポリサイド構造が採用されている。
図２および図３は、この発明の一実施形態に係るＦＬＯＴＯＸ型ＥＥＰＲＯＭの動作を説明するための図であり、図２はデータを消去する場合の電圧の印加の仕方、図３はデータを書き込む場合の電圧の印加の仕方を示す。
【００２０】
まず、図２を参照して、（Ａ）はＥＥＰＲＯＭの平面図、（Ｂ）は（Ａ）におけるＢ−Ｂに沿った断面図、（Ｃ）は（Ａ）の図解的な回路図である。図２においては、３セルの構成（フローティングゲート１１が３つの構成）が示されているが、実際には、フローティングゲート１１はバイト単位、すなわち８つを単位として印加制御がされる。
データ消去時には、ソース１７をオープンにし、基板２１の電圧をアース電位とし、コントロールゲート１６に０Ｖ、各セレクトゲート１３および共有のドレイン１８に１５〜１７Ｖの高電圧を印加する。これにより、各フローティングゲート１１から電子がドレイン１８へ引き抜かれる。この電圧の印加動作はバイト単位で、全てのセル（フローティングゲート１１）に対して一括して行われる。つまり複数のフローティングゲートからの電子の引き抜き処理は、バイト単位で一括して行われる。
【００２１】
次に、データ書き込み動作を、図３を参照して説明する。図３において、（Ａ）はＥＥＰＲＯＭの平面図、（Ｂ）は（Ａ）におけるＢ−Ｂに沿った断面図、（Ｃ）は（Ａ）の図解的な回路図である。
ソース１７をオープンとし、基板電位２１をアース電位とする。そして共有のドレイン１８に０Ｖを印加し、共有のコントロールゲート１６に１５〜１７Ｖの高電圧を印加する。さらに書き込みを行いたいフローティングゲート１１に対応したセレクトゲート１３に対してのみ、１５〜１７Ｖの高電圧を印加し、書き込みを行う必要のないフローティングゲート１１に対応するセレクトゲート１３には０Ｖを印加する。これにより、高電圧が印加されたセレクトゲート１３に対応したフローティングゲート１１に対してのみ電子が注入されて、書き込みが行われる。このように、この実施形態に係るＥＥＰＲＯＭでは、各フローティングゲート１１に対応して設けられたセレクトゲート１３への電圧の印加を制御することによって、所望のフローティングゲートにのみ電子を注入することができる。      
【００２２】
なお、データが書き込まれたＥＥＰＲＯＭから、書き込まれたデータを読み出す際には、コントロールゲート１６にたとえば１Ｖ程度の電圧を印加し、各セレクトゲート１３および共有のドレイン１８に３〜５Ｖ程度のセンス電圧を印加することにより、電子が注入されているフローティングゲート１１に対しては電流は流れず、電子が注入されていないフローティングゲート１１には電流が流れることになり、それによってデータの読み出しができる。
【００２３】
この発明は、以上説明した実施形態に限定されるものではなく、請求項記載の範囲内において種々の変更が可能である。
たとえば、上記実施形態ではセル（フローティングゲート１１）は、８つを単位として電圧の印加制御がされる旨説明したが、これに限らず、たとえば４つのフローティングゲートを単位として電圧の印加制御が行われてもよいし、２つのフローティングゲートが単位として電圧の印加制御が行われてもよい。あるいは、１６個のフローティングゲートが１つの単位として電圧の印加制御が行われてもよい。
【図面の簡単な説明】
【００２４】
【図１】この発明の一実施形態に係るＦＬＯＴＯＸ型ＥＥＰＲＯＭの構成を説明するための図解的な平面図および断面構造図である。
【図２】この発明の一実施形態に係るＦＬＯＴＯＸ型ＥＥＰＲＯＭの動作を説明するための図であり、データを消去する場合の電圧の印加の仕方を説明するための図である。
【図３】この発明の一実施形態に係るＦＬＯＴＯＸ型ＥＥＰＲＯＭの動作を説明するための図であり、データを書き込む場合の電圧の印加の仕方を示す図である。
【図４】従来のＦＬＯＴＯＸ型ＥＥＰＲＯＭの構成および書き込み動作を説明するための図解的な図である。
【図５】従来のＦＬＯＴＯＸ型ＥＥＰＲＯＭにおけるドレイン耐圧のために必要な距離を説明するための断面図である。
【符号の説明】
【００２５】
１１    フローティングゲート
１２    トンネルウインドウ
１３    セレクトゲート
１４    コンタクト
１５    ビットライン
１６    コントロールゲート
１７    ソース
１８    ドレイン
１９    コンタクト
２０    ワードライン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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