(57)【要約】【課題】トランジスタの主電極領域上のコンタクト接続不良並びに制御電極上のコンタクト接続不良を防止することができる半導体装置を提供する。【解決手段】半導体装置（強誘電体記憶装置１）において、トランジスタ３と、強誘電体キャパシタ８とを備える。トランジスタ３の制御電極３２と強誘電体キャパシタ８を被覆するバリア膜（水素バリア膜）１０との間の層間絶縁膜４において、制御電極３２上には第３のプラグ５（３）とそれに積層された第４のプラグ６（３）とを有するプラグが配設されている。また、トランジスタ３の第２の主電極領域３４（２）とバリア膜１０との間の層間絶縁膜４において、第２の主電極領域３４（２）上には第２のプラグ５（２）とそれに積層された第６のプラグ６（２）とを有するプラグが配設されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
一対の第１の主電極領域及び第２の主電極領域と制御電極とを有する複数のトランジスタと、
前記トランジスタの前記第１の主電極領域上に配設され、かつ前記第１の主電極領域に電気的に接続された第１のプラグと、
前記第２の主電極領域上に配設され、かつ前記第２の主電極領域に電気的に接続された第２のプラグと、
前記制御電極上に配設され、かつ前記制御電極に電気的に接続された第３のプラグと、
前記第１のプラグ上に配設され、かつ前記第１のプラグに一方の電極が電気的に接続された強誘電体キャパシタと、
前記強誘電体キャパシタの表面を被覆するとともに、前記第２のプラグ上及び前記第３のプラグ上を含む前記トランジスタ上を被覆し、前記強誘電体キャパシタの強誘電体の結晶組成に影響を及ぼす物質の侵入を防止するバリア膜と、
前記第３のプラグと前記バリア膜との間において前記第３のプラグに電気的に接続された第４のプラグと、
前記第２のプラグ上に配設され、前記バリア膜に配設された第１の接続孔を通して前記第２のプラグに電気的に接続された第５のプラグと、
前記第４のプラグ上に配設され、前記バリア膜に配設された第２の接続孔を通して前記第４のプラグに電気的に接続された第６のプラグと、
を備えたことを特徴とする半導体装置。
【請求項２】
前記第１のプラグと前記強誘電体キャパシタの一方の電極との間において双方に電気的に接続された第７のプラグと、
前記第２のプラグと前記バリア膜との間において、前記第２のプラグに一端が電気的に接続され、他端が前記第１の接続孔を通して前記第５のプラグに電気的に接続された第８のプラグと、
を更に備えたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のプラグ、前記第２のプラグ及び前記第３のプラグは同一層に配設され、前記第４のプラグ、前記第７のプラグ及び前記第８のプラグは同一層に配設されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第４のプラグ下面面積は前記第３のプラグ上面面積に比べて大きいことを特徴とする請求項１乃至請求項３のいずれかに記載の半導体装置。
【請求項５】
前記第４のプラグ下面面積は前記第３のプラグ上面面積に比べてアライメント余裕寸法分大きいことを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にトランジスタと強誘電体キャパシタとを備えた半導体装置に関する。
【背景技術】
【０００２】
下記特許文献１に開示されているように、不揮発性半導体記憶装置の１つとして、トランジスタ及び強誘電体キャパシタによりメモリセルを構成する強誘電体記憶装置（FeRAM：ferro - electric random access memory）が注目されている。この種の強誘電体記憶装置においては、エリアペナルティの観点から、強誘電体キャパシタの電極とトランジスタのソース領域又はドレイン領域との間の電気的な接続を導電性コンタクトプラグにより実現するCOP（capacitor on plug）キャパシタ構造が採用されている。
【０００３】
強誘電体キャパシタは水素の還元作用により特性劣化を生じやすい。このため、特許文献１には、強誘電体キャパシタを覆い保護する水素バリア膜を形成する構造が更に開示されている。
【０００４】
このような強誘電体キャパシタを有する強誘電体記憶装置においては、水素バリア膜に例えばアルミナ膜が使用され、このアルミナ膜は数十ｎｍ〜数百ｎｍの厚い膜厚において形成される。トランジスタ上には数百ｎｍの膜厚を有するシリコン酸化膜等の下層絶縁膜（層間絶縁膜）が形成されており、水素バリア膜はこの下層絶縁膜上に形成される。更に水素バリア膜上には数百ｎｍの膜厚を有するシリコン酸化膜等の上層絶縁膜（層間絶縁膜）が形成される。この上層絶縁膜上には、トランジスタのソース領域又はドレイン領域に接続されるメタル配線や強誘電体キャパシタの電極に接続されるメタル配線が配設されている。つまり、トランジスタのソース領域上、ドレイン領域上及びゲート電極上には下層絶縁膜、水素バリア膜及び上層絶縁膜を有する厚い膜厚の積層体を介してメタル配線が配設されている。
【０００５】
上層絶縁膜、水素バリア膜及び下層絶縁膜の積層体にコンタクト開口が形成され、メタル配線はこのコンタクト開口を通してトランジスタのソース領域又はドレイン領域やゲート電極に電気的に接続される。しかしながら、このコンタクト開口の製造プロセスにおいてコンタクト開口が製作しにくく、強誘電体記憶装置の製造プロセス上の歩留まりが低下してしまう。具体的には、リアクティブイオンエッチング（RIE）のエッチング条件をシリコン酸化膜に合わせてコンタクト開口を製造すると、水素バリア膜のエッチングレートはシリコン酸化膜のエッチングレートに比べて極端に遅くなる。また、このような製造プロセス条件においては、水素バリア膜のエッチングされた断面形状がテーパ形状になり、コンタクト開口の底部の開口寸法が極端に縮小されてしまう。
【０００６】
また、特許文献１には、トランジスタの強誘電体キャパシタが接続されていない側のソース領域上又はドレイン領域上において下層絶縁膜にタングステン（W）プラグを形成し、このWプラグ直上に水素バリア膜を形成する方法が開示されている。この方法によれば、下層絶縁膜にWプラグが形成されているので、Wプラグと水素バリア膜との間には厚い膜厚の下層絶縁膜が存在しない。つまり、RIE加工が困難な水素バリア膜のテーパ形状は数十ｎｍ〜数百ｎｍの膜厚の範囲内において制御すればよいので、コンタクト開口の底部寸法を増加することができ、コンタクト開口の断面形状を容易に制御することができる。
【０００７】
強誘電体記憶装置の微細化が進むにつれ、例えば製造プロセスの最小加工寸法が１３０ｎｍ世代においてコンタクト開口の一辺サイズが０．２μｍ未満になると、コンタクト開口のアスペクト比が増大する。つまり、コンタクト開口の開口面積に対する深さの比率が増大する。トランジスタのソース領域又はドレイン領域はシリコン（Si）、若しくはその表面部分が例えばコバルトシリサイド（CoSi）層により構成されており、ソース領域又はドレイン領域とWプラグとの間にはバリアメタル膜が形成されている。バリアメタル膜には、チタン（Ti）膜とその上層に積層された窒化チタン（TiN）膜との積層膜が使用されている。コンタクト開口のアスペクト比が増大すると、コンタクト開口の底面並びに内壁面においてバリアメタル膜のステップカバレッジが低下し、特に側壁面においてTi膜の膜厚が極端に薄くなる。この結果、強誘電体キャパシタの製造プロセスに伴う熱処理により、コンタクト開口内において、チタンシリサイド（TiSi）層の凝集が発生し、又CoSi層上への拡散層不純物の析出物を還元する作用が不十分になる。このような現象は、コンタクト開口において抵抗値を増大し、コンタクト不良の原因になる。このコンタクト不良においては、バリアメタル膜のTi膜の膜厚を増加し、かつコンタクト開口のアスペクト比を小さくすることにより、解決することができる。
【０００８】
しかしながら、トランジスタのソース領域上又はドレイン領域上のコンタクト開口のアスペクト比を小さくした結果、ソース領域又はドレイン領域よりも上層にあるゲート電極上のコンタクト開口のアスペクト比は更に小さくなる。つまり、ゲート電極に電気的に接続されコンタクト開口内に形成されるWプラグの高さは、ゲート電極の膜厚分、極端に低くなる。前述のように、シリコン酸化膜のエッチング条件において水素バリア膜はエッチングしにくいので、水素バリア膜のRIE加工には塩素系ガスを用いたメタルエッチング系ガスが使用される。メタルエッチング系ガスを使用した場合、水素バリア膜のエッチング加工において、ゲート電極上のコンタクト開口内のWプラグがエッチングされてしまう不具合が生じる。特に、MOCVD法によりコンタクト開口内に埋設されたWプラグの、コンタクト開口中心部分に生成されるつなぎ目（シーム）においてはエッチング速度が極端に速くなり、水素バリア膜のエッチング加工であるのにWプラグを突き抜け、ゲート電極までエッチングが達する現象が生じる。ゲート電極には例えばシリコン多結晶膜とその上層に積層された高融点金属シリサイド膜との積層膜が使用されている。Wプラグの突き抜けが生じた場合、ゲート電極の高融点金属シリサイド膜までエッチングが進み、ゲート電極とWプラグとの間の電気的接続はシリコン多結晶膜とWプラグとの間の電気的な接続になるので、抵抗値にばらつきが生じるだけでなく、抵抗値が増大する。
【特許文献１】特開２００５−２６８４７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、トランジスタ及び強誘電体キャパシタを備え、トランジスタの主電極領域上のコンタクト接続不良並びに制御電極上のコンタクト接続不良を防止することができる半導体装置を提供する。
【課題を解決するための手段】
【００１０】
本発明の実施の形態に係る第１の特徴は、半導体装置において、一対の第１の主電極領域及び第２の主電極領域と制御電極とを有するトランジスタと、トランジスタの第１の主電極領域上に配設され、かつ第１の主電極領域に電気的に接続された第１のプラグと、第２の主電極領域上に配設され、かつ第２の主電極領域に電気的に接続された第２のプラグと、制御電極上に配設され、かつ制御電極に電気的に接続された第３のプラグと、第１のプラグ上に配設され、かつ第１のプラグに一方の電極が電気的に接続された強誘電体キャパシタと、強誘電体キャパシタの表面を被覆するとともに、第２のプラグ上及び第３のプラグ上を含むトランジスタ上を被覆し、強誘電体キャパシタの強誘電体の結晶組成に影響を及ぼす物質の侵入を防止するバリア膜と、第３のプラグとバリア膜との間において第３のプラグに電気的に接続された第４のプラグと、第２のプラグ上に配設され、バリア膜に配設された第１の接続孔を通して第２のプラグに電気的に接続された第５のプラグと、第４のプラグ上に配設され、バリア膜に配設された第２の接続孔を通して第４のプラグに電気的に接続された第６のプラグとを備える。
【発明の効果】
【００１１】
本発明よれば、トランジスタ及び強誘電体キャパシタを備え、トランジスタの主電極領域上のコンタクト接続不良並びに制御電極上のコンタクト接続不良を防止することができる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を、図面を参照しつつ、説明する。実施の形態に係る半導体装置はここでは強誘電体記憶装置を例に取って説明する。なお、実施の形態において、同一構成要素には同一符号を付け、重複する構成要素の説明は省略する。
【００１３】
［強誘電体記憶装置の回路構成］
図２に示すように、本発明の本実施の形態に係る強誘電体記憶装置１はチェーン方式を採用するFeRAM（chain FeRAM）である。この強誘電体記憶装置１において、１ビットの情報を記憶するメモリセルＭは、１つのトランジスタ３と、このトランジスタ３に電気的に並列に接続された１つの強誘電体キャパシタ８とを備えている。つまり、トランジスタ３の一対の主電極領域の一方と強誘電体キャパシタ８の一方の電極とが電気的に接続され、トランジスタ３の主電極領域の他方と強誘電体キャパシタ８の他方の電極とが電気的に接続されている。本実施の形態において、トランジスタ３にはｎチャネル導電型絶縁ゲート電界効果トランジスタ（IGFET）が使用されている。ここで、IGFETには少なくともMOSFET及びMISFETをいずれも含む意味的において使用される。
【００１４】
強誘電体記憶装置１は、このように構成されるメモリセルＭに基づき複数のメモリブロックＭＢ０、ＭＢ１、ＭＢ２、ＭＢ３、…を構築し、これらのメモリブックＭＢを行列状に複数配列してメモリセルアレイを構築している。メモリブロックＭＢ０は、本実施の形態において、８個のメモリセルＭ０−Ｍ７を電気的に直列に接続したメモリストリングス（メモリセル列）と、このメモリストリングスの一端のメモリセルＭ０に電気的に直列に接続されたブロックセレクトトランジスタＳ０とを備えている。メモリブロックＭＢ０のブロックセレクトトランジスタＳ０にはビット線／ＢＬが電気的に接続され、メモリストリングスの他端のメモリセルＭ７にはプレート線／ＰＬが電気的に接続されている。メモリセルＭ０−Ｍ７のそれぞれの制御電極（ゲート電極）にはワード線ＷＬ０−ＷＬ７が電気的に接続されている。ワード線ＷＬ０−ＷＬ７は、図示しないが、ワードドライバ回路を通してワードデコーダに接続されている。
【００１５】
同様に、メモリブロックＭＢ１は、８個のメモリセルＭ８−Ｍ１５を電気的に直列に接続したメモリストリングスと、このメモリストリングスの一端のメモリセルＭ８に電気的に直列に接続されたブロックセレクトトランジスタＳ２とを備えている。メモリブロックＭＢ１のブロックセレクトトランジスタＳ２にはメモリブロックＭＢ０に接続されたビット線／ＢＬと同様のビット線／ＢＬが電気的に接続され、メモリストリングスの他端のメモリセルＭ１５にはメモリブロックＭＢ０に接続されたプレート線／ＰＬと同様のプレート線／ＰＬが電気的に接続されている。つまり、メモリブロックＭＢ０及びＭＢ１は、同一のプレート線／ＰＬに電気的に接続され、このプレート線／ＰＬを中心に左右対称に配列されている。メモリセルＭ８−Ｍ１５のそれぞれの制御電極（ゲート電極）にはワード線ＷＬ８−ＷＬ１５が電気的に接続されている。ワード線ＷＬ８−ＷＬ１５はワードドライバ回路を通してワードデコーダに接続されている。
【００１６】
メモリブロックＭＢ２は、メモリブロックＭＢ０と同様に、８個のメモリセルＭ０−Ｍ７を電気的に直列に接続したメモリストリングスと、このメモリストリングスの一端のメモリセルＭ７に電気的に直列に接続されたブロックセレクトトランジスタＳ１とを備えている。メモリブロックＭＢ２のブロックセレクトトランジスタＳ１にはメモリブロックＭＢ０に接続されたビット線／ＢＬと反転信号が入力されるビット線ＢＬが電気的に接続され、メモリストリングスの他端のメモリセルＭ７にはメモリブロックＭＢ０に接続されたプレート線／ＰＬと反転信号が入力されるプレート線ＰＬが電気的に接続されている。メモリブロックＭＢ３は、８個のメモリセルＭ８−Ｍ１５を電気的に直列に接続したメモリストリングスと、このメモリストリングスの一端のメモリセルＭ８に電気的に直列に接続されたブロックセレクトトランジスタＳ３とを備えている。メモリブロックＭＢ３のブロックセレクトトランジスタＳ３にはメモリブロックＭＢ２に接続されたビット線ＢＬと同様のビット線ＢＬが電気的に接続され、メモリストリングスの他端のメモリセルＭ１５にはメモリブロックＭＢ２に接続されたプレート線ＰＬと同様のプレート線ＰＬが電気的に接続されている。つまり、メモリブロックＭＢ２及びＭＢ３は、同一のプレート線ＰＬに電気的に接続され、このプレート線ＰＬを中心に左右対称に配列されている。
【００１７】
同図２には図示していないが、ビット線／ＢＬ及びＢＬはセンスアンプに接続されている。また、プレート線／ＰＬ及びＰＬはプレート線駆動回路に接続されている。
【００１８】
［強誘電体記憶装置の構成］
図１に示すように、本実施の形態に係る強誘電体記憶装置１は基板２を主体に構成されている。そして、強誘電体記憶装置１は、一対の第１の主電極領域３４（１）及び第２の主電極領域３４（２）と制御電極３２とを有するトランジスタ３と、トランジスタ３の第１の主電極領域３４（１）上に配設され、かつ第１の主電極領域３４（１）に電気的に接続された第１のプラグ５（１）と、第２の主電極領域３４（２）上に配設され、かつ第２の主電極領域３４（２）に電気的に接続された第２のプラグ５（２）と、制御電極３２上に配設され、かつ制御電極３２に電気的に接続された第３のプラグ５（３）と、第１のプラグ５（１）上に配設され、かつ第１のプラグ５（１）に一方の電極８１が電気的に接続された強誘電体キャパシタ８と、強誘電体キャパシタ８の表面を被覆するとともに、第２のプラグ５（２）上及び第３のプラグ５（３）上を含むトランジスタ３上を被覆し、強誘電体キャパシタ８の強誘電体８２の結晶組成に影響を及ぼす物質の侵入を防止するバリア膜１０と、第３のプラグ５（３）とバリア膜１０との間において第３のプラグ５（３）に電気的に接続された第４のプラグ６（３）と、第２のプラグ５（２）上に配設され、バリア膜１０に配設された接続孔（第１の接続孔）１０１（１）を通して第２のプラグ５（２）に電気的に接続された第７のプラグ１２（１）と、第４のプラグ６（３）上に配設され、バリア膜１０に配設された接続孔（第２の接続孔）１０１（２）を通して第４のプラグ６（３）に電気的に接続された第８のプラグ１２（２）とを備えている。
【００１９】
更に、強誘電体記憶装置１においては、第１のプラグ５（１）と強誘電体キャパシタ８の一方の電極８１との間において双方に電気的に接続された第５のプラグ６（１）と、第２のプラグ５（２）とバリア膜１０との間において、第２のプラグ５（２）に一端が電気的に接続され、他端が接続孔１０１（１）を通して第７のプラグ１２（１）に電気的に接続された第６のプラグ６（２）とを更に備える。
【００２０】
基板２には、本実施の形態において、半導体基板、更に詳細にはｐ型シリコン単結晶基板が使用される。また、基板２にはｐ型ウエル領域を有するｎ型シリコン単結晶基板（又はｐ型シリコン単結晶基板）が使用される。基板２の主面の非活性領域には素子間分離領域２１が配設されている。素子間分離領域２１は例えば基板２の主面を選択的に酸化したシリコン酸化膜により構成されている。また、素子間分離領域２１にはシャロートレンチアイソレーション（STI）構造を採用することができる。STI構造を採用する素子間分離領域２１は、基板２の主面からその深さ方向に向かって配設されたトレンチと、このトレンチ内部に埋設された絶縁体とを備えている。
【００２１】
トランジスタ３は、素子間分離領域２１により周囲を囲まれた領域内において、基板２の主面の活性領域に配設されている。すなわち、トランジスタ３は、チャネル形成領域として使用される基板２と、チャネル形成領域（基板２の主面）上のゲート絶縁膜３１と、ゲート絶縁膜３１上の制御電極（ゲート電極）３２と、制御電極３２の両側において基板２０の主面に配設された一対の第１の主電極領域３４（１）及び第２の主電極領域３４（２）とを備えている。
【００２２】
本実施の形態において、ゲート絶縁膜３１にはシリコン酸化膜、シリコン窒化膜、オキシナイトライド膜等の単層膜、又は少なくともそれらのいずれか二種以上を積層した複合膜を実用的に使用することができる。制御電極３２には、例えばシリコン多結晶膜３２ａとその上層に積層された高融点金属シリサイド膜３２ｂとを有する複合膜を実用的に使用することができる。第１の主電極領域３４（１）、第２の主電極領域３４（２）はいずれもシリコン単結晶半導体領域、又は少なくともその表面部分を高融点金属シリサイド膜により構成している。サリサイド構造が採用される場合、制御電極３２の高融点金属シリサイド膜３２ｂと第１の主電極領域３４（１）及び第２の主電極領域３４（２）の少なくとも表面部分とは同一材料により構成される。本実施の形態において、この高融点金属シリサイド膜には例えばコバルトシリサイド（CoSi）膜を実用的に使用することができる。制御電極３２の側壁面にはサイドウォールスペーサ３３が配設されている。このサイドウォールスペーサ３３は、サリサイド構造を製作する際に、第１の主電極領域３４（１）、第２の主電極領域３４（２）のそれぞれと制御電極３２との間の短絡を防止する。
【００２３】
強誘電体キャパシタ８は、一方の電極（又は第１の電極若しくは下層電極）８１と、この電極８１上に積層された強誘電体８２と、この強誘電体８２上に積層された他方の電極（又は第２の電極若しくは上層電極）８３とを備えている。電極８１は例えばイリジウム（Ir）膜により形成される。また、電極８１には例えばプラチナ（Pt）膜、酸化イリジウム（IrO2）膜、酸化ストロンチウム（SRO：Strontium Ruthenium Oxide）膜のいずれかを使用することができる。強誘電体８２には、例えばチタン酸ジルコン酸鉛（PZT例えばPb（Zr,Ti）O3）膜、タンタル酸ビスマスストロンチウム（STB例えばSrBi2Ta2O9）膜等の強誘電体材料を実用的に使用することができる。電極８３は例えばIrO2膜により形成される。また、電極８３には例えばPt膜、Ir膜、SRO膜のいずれかを使用することができる。
【００２４】
強誘電体キャパシタ８はバリア膜（第１のバリア膜若しくは反応防止膜）７上に配設されている。詳細には、強誘電体キャパシタ８の下層の電極８１がバリア膜７の表面上に直接配設されている。このバリア膜７は、導電性を有し、下層の電極８１側から強誘電体キャパシタ８の強誘電体８２に侵入する酸素を遮断する。酸素は強誘電体８２の結晶組成に影響を及ぼす。バリア膜７には、例えば窒化チタンアルミニウム（TiAlN）膜を実用的に使用することができる。また、バリア膜７には、チタンアルミニウム（TiAl）膜等も使用することができる。
【００２５】
強誘電体キャパシタ８の上層の電極８３上にはバリア膜（第２のバリア膜若しくは反応防止膜）９が配設されている。このバリア膜９は、絶縁性を有し、上層の電極８３側から強誘電体キャパシタ８の強誘電体８２に侵入する酸素を遮断する。バリア膜９には、例えば酸化アルミニウム（Al2O3）膜を実用的に使用することができる。
【００２６】
トランジスタ３上を含む基板２の主面上の全域には、強誘電体キャパシタ８の下層のバリア膜７下において、層間絶縁膜４が配設されている。層間絶縁膜４は、本実施の形態において、この層数や材料に必ずしも限定されるものではないが、絶縁膜４０、４１、４２、４３のそれぞれを順次積層した複合膜により形成されている。最も下層に配設された絶縁膜４０は例えばシリコン窒化（Si3N4）膜により形成されている。絶縁膜４１は、絶縁膜４０上に配設され、例えばシリコン酸化（SiO2）膜、特に表面平坦化を促進することができる硼素隣シリケードガラス（BPSG）膜を実用的に使用することができる。絶縁膜４２は、絶縁膜４１上に配設され、例えばSiO2膜、特に低温成膜が可能で緻密な膜質を有するテトラエトキシシラン（TEOS）膜を実用的に使用することができる。絶縁膜４３は、絶縁膜４２上に配設され、例えばSiO2膜、特に低温成膜が可能で緻密な膜質を有するTEOS膜を実用的に使用することができる。
【００２７】
強誘電体キャパシタ８上及びこの強誘電体キャパシタ８が配設された領域以外の層間絶縁膜４上にはバリア膜（第３のバリア膜若しくは反応防止膜）１０が配設されている。このバリア膜１０は、強誘電体キャパシタ８の側面周囲、具体的には電極８１の側面周囲、強誘電体８２の側面周囲、電極８３の側面周囲を覆い、更にバリア膜９の側面周囲並びに上面を覆う。バリア膜１０は、絶縁性を有し、強誘電体キャパシタ８の強誘電体８２にその周囲から侵入する水素を遮断する。水素は強誘電体８２の結晶組成に影響を及ぼす。本実施の形態において、バリア膜１０にはAl2O3膜を実用的に使用することができる。
【００２８】
第１のプラグ５（１）は、トランジスタ３の第１の主電極領域３４（１）上において、層間絶縁膜４の絶縁膜４０、４１及び４２に配設された接続孔（コンタクトホール又はビアホール）４５（１）内に配設されている。第１のプラグ５（１）は、接続孔４５（１）の内壁上及び底面から露出する第１の主電極領域３４（１）上に沿って配設されたバリアメタル膜５１と、バリアメタル膜５１上に配設され接続孔４５（１）内部を埋設する埋設導体５２とを備えている。バリアメタル膜５１にはチタン（Ti）膜とこのTi膜上に積層された窒化チタン（TiN）膜との積層膜を実用的に使用することができる。埋設導体５２には例えばタングステン（W）膜を実用的に使用することができる。第１のプラグ５（１）上の第５のプラグ６（１）は、層間絶縁膜４の最上層の絶縁膜４３に配設された接続孔（スルーホール又はビアホール）４６（１）内に配設されている。第５のプラグ６（１）は、接続孔４６（１）の内壁上及び底面から露出する第１のプラグ５（１）上に沿って配設されたバリアメタル膜６１と、バリアメタル膜６１上に配設され接続孔４６（１）内部を埋設する埋設導体６２とを備えている。バリアメタル膜６１は例えばバリアメタル膜５１と同一材料により構成され、埋設導体６２は埋設導体５２と同一材料により構成されている。
【００２９】
第２のプラグ５（２）は、トランジスタ３の第２の主電極領域３４（２）上において、層間絶縁膜４の絶縁膜４０、４１及び４２に配設された接続孔４５（２）内に配設されている。第２のプラグ５（２）は、第１のプラグ５（１）と同様に、接続孔４５（２）の内壁上及び底面から露出する第２の主電極領域３４（２）上に沿って配設されたバリアメタル膜５１と、バリアメタル膜５１上に配設され接続孔４５（２）内部を埋設する埋設導体５２とを備えている。第２のプラグ５（２）上の第６のプラグ６（２）は、層間絶縁膜４の最上層の絶縁膜４３に配設された接続孔４６（２）内に配設されている。第６のプラグ６（２）は、接続孔４６（２）の内壁上及び底面から露出する第２のプラグ５（２）上に沿って配設されたバリアメタル膜６１と、バリアメタル膜６１上に配設され接続孔４６（２）内部を埋設する埋設導体６２とを備えている。
【００３０】
第３のプラグ５（３）は、トランジスタ３の制御電極３２上、更に詳細には高融点金属シリサイド膜３２ｂ上において、層間絶縁膜４の絶縁膜４０、４１及び４２に配設された接続孔４５（３）内に配設されている。第３のプラグ５（３）は、第１のプラグ５（１）と同様に、接続孔４５（３）の内壁上及び底面から露出する高融点金属シリサイド膜３２ｂ上に沿って配設されたバリアメタル膜５１と、バリアメタル膜５１上に配設され接続孔４５（３）内部を埋設する埋設導体５２とを備えている。第３のプラグ５（３）上の第４のプラグ６（３）は、層間絶縁膜４の最上層の絶縁膜４３に配設された接続孔４６（３）内に配設されている。第４のプラグ６（３）は、接続孔４６（３）の内壁上及び底面から露出する第３のプラグ５（３）上に沿って配設されたバリアメタル膜６１と、バリアメタル膜６１上に配設され接続孔４６（３）内部を埋設する埋設導体６２とを備えている。
【００３１】
前述の第１のプラグ５（１）、第２のプラグ５（２）、第３のプラグ５（３）はいずれも同一層において配設されている。第１のプラグ５（１）上の第５のプラグ６（１）、第２のプラグ５（２）上の第６のプラグ６（２）、第３のプラグ５（３）上の第４のプラグ６（３）はいずれも同一層において配設されている。
【００３２】
トランジスタ３において実効的に制御電極３２として機能する領域は活性領域の範囲内のゲート絶縁膜３１上である。制御電極３２のゲート長方向の少なくとも一端は素子間分離領域２１上にまで引き延ばされ、この引き延ばされた領域は制御電極３２にその上層の第３のプラグ５（３）を電気的に接続するためのコンタクト領域として使用されている。トランジスタ３の制御電極３２上において、この制御電極３２とバリア膜１０との間の層間絶縁膜４には、上下２段構造を有する第３のプラグ５（３）及び第４のプラグ６（３）が配設されている。つまり、制御電極３２上においては、複数の第３のプラグ５（３）及び第４のプラグ６（３）が縦積みになっている。換言すれば、第３のプラグ５（３）が配設される接続孔４５（３）、第４のプラグ６（３）が配設される接続孔４６（３）のそれぞれの深さを浅くし、接続孔４５（３）、４６（３）のそれぞれのアスペクト比が小さく設定され、このような接続孔４５（３）に配設された第３のプラグ５（３）、接続孔４６（３）に配設された第４のプラグ６（３）が積み重ねられている。接続孔４５（３）、４６（３）のそれぞれのアスペクト比は、本実施の形態において、４以下に設定されている。表現を代えれば、第３のプラグ５（３）、第４のプラグ６（３）は、いずれもボトムサイズの４倍以下の高さに設定されている。
【００３３】
更に、制御電極３２上の第４のプラグ６（３）の下面面積は第３のプラグ５（３）の上面面積に比べて大きく設定されている。この第４のプラグ６（３）の下面面積は少なくとも第３のプラグ５（３）の上面面積に比べてアライメント余裕寸法分大きく設定されている。例えば、本実施の形態において、第４のプラグ６（３）の下面面積は少なくとも第３のプラグ５（３）の上面面積に比べて４０ｎｍ以上大きく設定されている。
【００３４】
基板２の主面の全域において、バリア膜１０上には層間絶縁膜１１が配設されている。層間絶縁膜１１には、例えばSiO2膜、特に低温成膜が可能で緻密な膜質を有するTEOS膜を実用的に使用することができる。層間絶縁膜１１の強誘電体キャパシタ８上には接続孔１１２が配設され、この接続孔１１２内には第９のプラグ１２（３）が配設されている。本実施の形態において、第９のプラグ１２（３）は、接続孔１１２の側壁上及び底面から露出する強誘電体キャパシタ８の上層の電極８３の表面上に沿って配設されたバリアメタル膜１２３と、このバリアメタル膜１２３上の中間膜１２４と、この中間膜１２４上の埋設導体１２５とを備えている。バリアメタル膜１２３には例えばTiN膜を実用的に使用することができる。中間膜１２４はバリアメタル膜１２３と埋込導体１２５との濡れ性を向上する目的において使用され、この中間膜１２４には例えば窒化二オブ（NbN）膜を実用的に使用することができる。埋込導体１２５には例えばアルミニウム（Al）を実用的に使用することができる。ここで、埋込導体１２５に例えばWを使用する場合には中間膜（NbN膜）１２４は必要としない。
【００３５】
層間絶縁膜１１において、第２のプラグ５（２）及び第６のプラグ６（２）上に配設された第７のプラグ１２（１）は、層間絶縁膜１１１の内壁上及びバリア膜１０の第１の接続孔１０１（１）を通して露出する第６のプラグ６（２）上に配設されたバリアメタル膜１２１と、このバリアメタル膜１２１上の埋込導体１２２とを備えている。層間絶縁膜１１において、第３のプラグ５（３）及び第４のプラグ６（３）上に配設された第８のプラグ１２（２）は、層間絶縁膜１１１の内壁上及びバリア膜１０の第２の接続孔１０１（２）を通して露出する第４のプラグ６（３）上に配設されたバリアメタル膜１２１と、このバリアメタル膜１２１上の埋込導体１２２とを備えている。バリアメタル膜１２１には例えばTi膜とその上層に積層されたTiN膜との積層膜を実用的に使用することができる。埋込導体１２２には例えばW膜を実用的に使用することができる。
【００３６】
層間絶縁膜１１上にはこの層間絶縁膜１１に配設された第７のプラグ１２（１）、第８のプラグ１２（２）、第９のプラグ１２（３）のそれぞれに電気的に接続された配線（第一層目メタル配線）１４が配設されている。配線１４は、本実施の形態において、バリアメタル膜１４１と、このバリアメタル膜１４１上の配線本体１４２と、この配線本体１４２上のバリアメタル膜１４３とを備えている。バリアメタル膜１４１には例えばTi膜とその上層に積層されたTiN膜との積層膜を実用的に使用することができる。配線本体１４２には例えばAl膜又はAl合金膜を実用的に使用することができる。バリアメタル膜１４３には、例えば、バリアメタル膜１４１と同様に、Ti膜とその上層に積層されたTiN膜との積層膜を実用的に使用することができる。
【００３７】
配線１４上を含む基板２の主面の全域には層間絶縁膜１５が配設されている。層間絶縁膜１５には例えばSiO2膜、特に低温成膜が可能で緻密な膜質を有するTEOS膜を実用的に使用することができる。層間絶縁膜１５には配線１４上においてこの層間絶縁膜１５に形成された接続孔１５１内に埋設された第１０のプラグ１６が配設されている。第１０のプラグ１６には例えばW膜を実用的に使用することができる。
【００３８】
層間絶縁膜１５上には第１０のプラグ１６に電気的に接続された配線（第二層目メタル配線）１７が配設されている。配線１７は、本実施の形態において、バリアメタル膜１７１と、このバリアメタル膜１７１上の配線本体１７２と、この配線本体１７２上のバリアメタル膜１７３とを備えている。バリアメタル膜１７１には例えばTi膜とその上層に積層されたTiN膜との積層膜を実用的に使用することができる。配線本体１７２には例えばAl膜又はAl合金膜を実用的に使用することができる。バリアメタル膜１７３には、例えば、バリアメタル膜１７１と同様に、Ti膜とその上層に積層されたTiN膜との積層膜を実用的に使用することができる。
【００３９】
配線１７上を含む基板２の主面の全域には層間絶縁膜１８が配設されている。層間絶縁膜１８には例えばSiO2膜、特に低温成膜が可能で緻密な膜質を有するTEOS膜を実用的に使用することができる。層間絶縁膜１８には配線１７上においてこの層間絶縁膜１７に形成された接続孔１８１内に埋設された第１１のプラグ１９が配設されている。第１１のプラグ１９には例えばW膜を実用的に使用することができる。
【００４０】
層間絶縁膜１８上には第１１のプラグ１９に電気的に接続された配線（第三層目メタル配線）２０が配設されている。配線２０は、本実施の形態において、バリアメタル膜２０１と、このバリアメタル膜２０１上の配線本体２０２とを備えている。バリアメタル膜２０１には例えばTi膜とその上層に積層されたTiN膜との積層膜を実用的に使用することができる。配線本体２０２には例えばAl膜又はAl合金膜を実用的に使用することができる。
【００４１】
［強誘電体記憶装置の製造方法］
次に、前述の本実施の形態に係る強誘電体記憶装置１の製造方法を図３乃至図１５を使用して説明する。
【００４２】
まず、基板２が準備され、この基板２の非活性領域の主面に素子間分離領域２１が形成される（図３参照。）。素子間分離領域２１は、基板２の主面を選択的に熱酸化し、膜厚を成長させたSiO2膜（LOCOS）により形成される。図３に示すように、プレーナー技術を使用し、トランジスタ３が形成される。このトランジスタ３の形成には最初にゲート絶縁膜３１が形成され、引き続き制御電極３２の下層のSi多結晶膜３２ａ、サイドウォールスペーサ３３のそれぞれが順次形成される。更に、制御電極３２の上層の高融点金属シリサイド膜３２ｂ、第１の主電極領域３４（１）及び第２の主電極領域３４（２）がサリサイド技術により形成され、トランジスタ３を完成させることができる。
【００４３】
トランジスタ３上、詳細には制御電極３２の高融点金属シリサイド膜３２ｂ上、第１の主電極領域３４（１）上及び第２の主電極領域３４（２）上を含む基板２の主面の全域に絶縁膜４０が形成される（図４参照。）。絶縁膜４０には、LP-CVD法又はプラズマCVD法により成膜され、数十ｎｍ程度の膜厚を有するSi3N4膜を実用的に使用することができる。引き続き、絶縁膜４０上に絶縁膜４１、４２のそれぞれが順次成膜される。絶縁膜４１には例えば平坦化を目的としてBPSG膜が使用され、絶縁膜４２にはTEOS膜が使用される。
【００４４】
絶縁膜４０、４１及び４２において、第１の主電極領域３４（１）上に接続孔４５（１）が形成され、第２の主電極領域３４（２）上に接続孔４５（２）が形成され、制御電極３２上に接続孔４５（３）が形成される（図４参照。）。これらの接続孔４５（１）〜４５（３）は、フォトリソグラフィ技術により形成されたマスクを用い、RIE等の異方性エッチングによりエッチングすることによって形成される。つまり、接続孔４５（１）〜４５（３）は同一製造工程において形成される。ここで、本実施の形態に係る強誘電体記憶装置１の製造方法においては、層間絶縁膜４の下層の一部の絶縁膜４０、４１及び４２に予め接続孔４５（１）、４５（２）及び４５（３）を形成しているので、これら接続孔４５（１）、４５（２）及び４５（３）の深さが浅くされ、開口寸法に対する深さの比であるアスペクト比を軽減することができる。
【００４５】
図４に示すように、接続孔４５（１）内に第１の主電極領域３４（１）に電気的に接続された第１のプラグ５（１）が形成される。同一製造工程において、接続孔４５（２）内に第２の主電極領域３４（２）に電気的に接続された第２のプラグ５（２）が形成され、接続孔４５（３）内に制御電極３２に電気的に接続された第３のプラグ５（３）が形成される。第１のプラグ５（１）、第２のプラグ５（２）及び第３のプラグ５（３）は、いずれも接続孔４５（１）〜４５（３）の側壁並びに底面にバリアメタル膜５１を成膜し、このバリアメタル膜５１上に埋込導体５２を成膜し、この後余分なバリアメタル膜５１及び埋込導体５２を除去することにより形成される。除去にはCMP法が使用される。
【００４６】
図５に示すように、第１のプラグ５（１）上、第２のプラグ５（２）上、第３のプラグ５（３）上及び絶縁膜４２上を含む基板２の主面の全域に絶縁膜４３が形成される。絶縁膜４３には、例えばTEOS膜を使用することができ、好ましくは低圧において成膜されたSi3N4膜と、その上層の低圧において成膜されたTEOS膜との積層膜を使用することができる。絶縁膜４３が形成されることにより、絶縁膜４０、４１、４２及び４３を有する層間絶縁膜４が形成される。
【００４７】
層間絶縁膜４の最上層の絶縁膜４３上に反射防止（オーガニックアーク）膜４７が形成され、図６に示すように、この反射防止膜４７上に開口４８（１）、４８（２）及び４８（３）を有するマスク４８が形成される。マスク４８にはフォトリソグラフィ技術により形成されたフォトレジスト膜が使用される。マスク４８の開口４８（１）は第１の主電極領域３４（１）上の第１のプラグ５（１）上に配設される。開口４８（２）は第２の主電極領域３４（２）上の第２のプラグ５（２）上に配設される。本実施の形態において、開口４８（１）の開口寸法は第１のプラグ５（１）が配設された接続孔４５（１）の開口寸法と同一に設定され、開口４８（２）の開口寸法は第２のプラグ５（２）が配設された接続孔４５（２）の開口寸法と同一に設定されている。
【００４８】
開口４８（３）は制御電極３２上の第３のプラグ５（３）上に配設される。開口４８（３）の開口寸法は第３のプラグ５（３）が配設された接続孔４５（３）の開口寸法に比べて大きく設定されている。詳細には、開口４８（３）の開口寸法は、層間絶縁膜４上に成膜されるバリア膜１０の第２の接続孔１０１（２）の開口寸法（第８のプラグ１２（２）が配設された接続孔１１１の開口寸法）に比べて大きく設定されている。この寸法差は少なくとも製造上のアライメント余裕寸法に相当する。すなわち、後に形成される第４のプラグ６（３）の上面の範疇内にバリア膜１０に配設される第２の接続孔１０１（２）の位置が決められている。ここで、第４のプラグ６（３）の上面の範疇外に第２接続孔１０１（２）の位置がずれた場合には、第２の接続孔１０１（２）を形成した際に層間絶縁膜４に不必要な突き抜けが生じる。
【００４９】
マスク４８を使用し、マスク４８の開口４８（１）から露出する反射防止膜４７及び層間絶縁膜４の絶縁膜４３が除去され、接続孔４６（１）が形成される（図７参照。）。同一製造工程において、開口４８（２）から露出する反射防止膜４７及び絶縁膜４３が除去され、接続孔４６（２）が形成され、開口４８（３）から露出する反射防止膜４７及び絶縁膜４３が除去され、接続孔４６（３）が形成される。接続孔４６（１）−４６（３）の形成にはRIE等の異方性エッチングを使用することができる。ここで、マスク４８の開口４８（３）の開口寸法はアライメント寸法分大きく設定されているので、接続孔４６（３）の開口寸法も開口４８（３）の開口寸法に従って大きく形成される。そして、図７に示すように、マスク４８及び反射防止膜４７が除去される。
【００５０】
図８に示すように、接続孔４６（１）内に第５のプラグ６（１）が形成され、接続孔４６（２）内に第６のプラグ６（２）が形成される。更に、同一製造工程において、接続孔４６（３）内に第４のプラグ６（３）が形成される。第５のプラグ６（１）、第６のプラグ６（２）、第４のプラグ６（３）は、いずれもバリアメタル膜６１とその上層に成膜された埋込導体６２とにより形成されている。バリアメタル膜６１は例えばスパッタリング法若しくはCVD法により成膜され、埋込導体６２は例えばCVD法により成膜される。余分なバリアメタル膜６１及び埋込導体６２はCMP法を使用して除去される。
【００５１】
次に、強誘電体キャパシタ８を製造するために、図９に示すように、少なくとも第５のプラグ６（１）上を含む層間絶縁膜４（絶縁膜４３）上の全域に、バリア膜７、第１の電極膜８１Ｌ、強誘電体膜８２Ｌ、第２の電極膜８３Ｌ、バリア膜９、マスク９１のそれぞれが順次積層される。バリア膜７には例えばスパッタリング法により成膜されたTiAlN膜を実用的に使用することができる。第１の電極膜８１Ｌには例えばスパッタリング法により成膜されたIr膜を実用的に使用することができる。強誘電体膜８２Ｌには、例えばスパッタリング法、MOCVD法若しくはゾルゲル法等により成膜されたPZT膜又はSBT膜を実用的に使用することができる。第２の電極膜８３Ｌには例えばスパッタリング法により成膜されたIrO2膜を実用的に使用することができる。バリア膜９には例えばスパッタリング法により成膜されたAl2O3膜を実用的に使用することができる。更に、マスク９１には例えばプラズマCVD法により成膜されたTEOS膜を実用的に使用することができる。
【００５２】
フォトリソグラフィ技術並びにエッチング技術を使用し、マスク９１にパターンニングを行い、強誘電体キャパシタ８をパターンニングするマスク９１が形成される。このマスク９１は、強誘電体キャパシタ８の形成領域に存在し、それ以外の領域には存在しない。このマスク９１を使用し、上層から下層に向かって、バリア膜９、第２の電極膜８３Ｌ、強誘電体膜８２Ｌ、第１の電極膜８１Ｌ、バリア膜７のそれぞれにパターンニングが行われる（図１０参照。）。この後、マスク９１が除去されることにより、図１０に示すように、第２の電極膜８３Ｌからパターンニングされた電極８３と、強誘電体膜８２Ｌからパターンニングされた強誘電体８２と、第１の電極膜８１Ｌからパターンニングされた電極８１とを有する強誘電体キャパシタ８を完成させることができる。マスク９１、バリア膜９、第２の電極膜８３Ｌ、強誘電体膜８２Ｌ、第１の電極膜８１Ｌ、バリア膜７のそれぞれのパターンニングには例えばRIE等の異方性エッチングを実用的に使用することができる。
【００５３】
強誘電体キャパシタ８を被覆する、詳細には強誘電体キャパシタ８の電極８１の側面、強誘電体８２の側面、電極８２の側面、バリア膜７の側面、バリア膜９の側面及びバリア膜９の上面を覆い、層間絶縁膜４上を覆うバリア膜１０が形成される（図１１参照。）。バリア膜１０には、例えばスパッタリング法、アトミックレイヤデポジション（ALD：atomic layer deposition）法により成膜され、水素に対するバリアとなるAl2O3膜を実用的に使用することができる。図１１に示すように、バリア膜１０上に層間絶縁膜１１が形成される。層間絶縁膜１１には例えばプラズマCVD法により成膜されたTEOS膜を実用的に使用することができ、このTEOS膜の表面は成膜された後にCMP法により研磨され平坦化される。
【００５４】
強誘電体キャパシタ８の電極８３上において、層間絶縁膜１１、バリア膜１０及び９が部分的に除去され、接続孔１１２が形成される（図１２参照。）。接続孔１１２は、フォトリソグラフィ技術によりマスクを形成し、このマスクを用いてRIE等の異方性エッチングを層間絶縁膜１１等に行うことにより形成することができる。図１２に示すように、接続孔１１２内に第９のプラグ１２（３）が形成される。第９のプラグ１２（３）はバリアメタル膜１２３、中間膜１２４及び埋込導体１２５とを備えている。バリアメタル膜１２３には例えばスパッタリング法により成膜されたTiN膜を実用的に使用することができる。中間膜１２４には例えばスパッタリング法により成膜されたNbN膜を実用的に使用することができる。埋込導体１２５には例えばリフロースパッタリング法により成膜されたAl膜を実用的に使用することができる。余分なバリアメタル膜１２３、中間膜１２４及び埋込導体１２５はCMP法により研磨され、第９のプラグ１２（３）は接続孔１１２内に埋設される。
【００５５】
層間絶縁膜１１上に反射防止膜１１５、マスク１１６のそれぞれが順次積層される（図１３参照。）。マスク１１６には、第２のプラグ５（２）上及び第６のプラグ６（２）上に開口１１６（１）が形成され、第３のプラグ５（３）上及び第４のプラグ６（３）上に開口１１６（２）が形成されている。マスク１１６にはフォトレジスト膜が使用されている。マスク１１６を用い、開口１１６（１）及び１１６（２）から露出する反射防止膜１１５を除去し、更に層間絶縁膜１１をエッチングにより除去し、図１３に示すように、層間絶縁膜１１に接続孔１１１が形成される。接続孔１１１の形成に際して、層間絶縁膜１１の下地のバリア膜１０はエッチングストッパ層として使用される。エッチングにはCF系ガスを使用するRIEを実用的に使用することができる。
【００５６】
図１４に示すように、引き続き、第６のプラグ６（２）上において接続孔１１１内において露出するバリア膜１０を選択的に除去し、第１の接続孔１０１（１）が形成されるとともに、第４のプラグ６（３）上において接続孔１１１内において露出するバリア膜１０を選択的に除去し、第２の接続孔１０１（２）が形成される。第１の接続孔１０１（１）及び第２の接続孔１０１（２）の形成には例えばCl系ガスを使用するRIEを実用的に使用することができる。
【００５７】
ここで、トランジスタ３の制御電極３２上においては、層間絶縁膜４の一部の絶縁膜４０、４１及び４２に形成された接続孔４５（３）内に埋設された第３のプラグ５（３）と、層間絶縁膜４の残りの絶縁膜４３に形成された接続孔４６（３）内に埋設された第４のプラグ６（３）とが積層されている。つまり、制御電極３２とバリア膜１０との間に複数の第３のプラグ５（３）及び第４のプラグ６（３）を積層して配設することによりプラグ全体の高さを高く（長く）しつつ、個々のプラグにおいてはアスペクト比を小さくすることができる。
【００５８】
更に、制御電極３２上においては、第３のプラグ５（３）上にその開口寸法に比べて大きい開口寸法を有する第４のプラグ６（３）が配設される。つまり、第４のプラグ６（３）の範疇内にバリア膜１０の第２の接続孔１０１（２）の位置が決定されるので、下地の層間絶縁膜４が第２の接続孔１０１（２）内に露出しない。従って、第２の接続孔１０１（２）の形成の際に、層間絶縁膜４が不必要に除去される突き抜けが生じない。
【００５９】
引き続き、バリア膜１０の第１の接続孔１０１（１）内及びそれに連通する接続孔１１１内に第７のプラグ１２（１）が埋設されるとともに、第２の接続孔１０１（２）内及びそれに連通する接続孔１１１内に第８のプラグ１２（２）が埋設される（図１５参照。）。第７のプラグ１２（１）、第８のプラグ１２（２）は、いずれも、バリアメタル膜１２１と、その上層に積層された埋込導体１２２とを有している。
【００６０】
図１５に示すように、層間絶縁膜１１上において、第９のプラグ１２（３）及び第７のプラグ１２（１）に電気的に接続される配線１４、第８のプラグ１２（２）に電気的に接続される配線１４が形成される。配線１４は、前述のようにバリアメタル膜１４１、配線本体１４２、バリアメタル膜１４３のそれぞれを順次成膜した後に、パターンニングすることにより形成される。
【００６１】
引き続き、配線１４上を含む基板２の主面の全域において層間絶縁膜１５が形成される（図１参照。）そして、この層間絶縁膜１５において、配線１４上に接続孔１５１が形成される。次に、接続孔１５１内に第１０のプラグ１６が埋設される。前述の図１に示すように、層間絶縁膜１５上において、第１０のプラグ１６に電気的に接続される配線１７が形成される。配線１７は、前述のようにバリアメタル膜１７１、配線本体１７２、バリアメタル膜１７３のそれぞれを順次成膜した後に、パターンニングすることにより形成される。
【００６２】
引き続き、配線１７上を含む基板２の主面の全域において層間絶縁膜１８が形成される（図１参照。）そして、この層間絶縁膜１８において、配線１７上に接続孔１８１が形成される。次に、接続孔１８１内に第１１のプラグ１９が埋設される。前述の図１に示すように、層間絶縁膜１８上において、第１１のプラグ１９に電気的に接続される配線２０が形成される。配線２０は、前述のようにバリアメタル膜２０１、配線本体２０２のそれぞれを順次成膜した後に、パターンニングすることにより形成される。これら一連の製造工程が終了することにより、本実施の形態に係る強誘電体記憶装置１を完成させることができる。
【００６３】
［変形例］
なお、前述の本実施の形態に係る強誘電体記憶装置１においては、チェーン方式を採用する例を説明したが、本発明においては、この方式に限定されるものではなく、コンベンショナル方式を採用するFeRAM（conventional FeRAM）に適用することができる。コンベンショナル方式を採用する強誘電体記憶装置１において、１ビットの情報を記憶するメモリセルＭは、図１６に示すように、ビット線ＢＬとプレート線ＰＬとワード線ＷＬとの交差部に配置されている。メモリセルＭはトランジスタ３と強誘電体キャパシタ８との直列回路により構成されている。図１６には１ビット分のメモリセルＭしか記載していないが、実際にはビット線ＢＬの延在方向並びにワード線ＷＬの延在方向に沿って行列状に複数のメモリセルＭが配列されている。
【００６４】
以上説明したように、本実施の形態に係る強誘電体記憶装置１においては、トランジスタ３の制御電極３２とバリア膜１０との間に第３のプラグ５（３）及び第４のプラグ６（３）の複数のプラグを積層し、プラグの高さを高く（プラグの長さを長く）し、距離を稼ぐことができるので、バリア膜１０に第２の接続孔１０１（２）を形成する際の制御電極３２への突き抜けを防止することができる。更に、トランジスタ３の制御電極３２とバリア膜１０との間のプラグを第３のプラグ５（３）及び第４のプラグ６（３）の複数に分割したことにより、第３のプラグ５（３）を埋設する接続孔４５（３）及び第４のプラグ６（３）を埋設する接続孔４６（３）のアスペクト比を小さくすることができ、バリアメタル膜５１及び６１のステップカバレッジを向上することができる。これは、トランジスタ３の第１の主電極領域３４（１）上の第１のプラグ５（１）及び第５のプラグ６（１）と、第２の主電極領域３４（２）上の第２のプラグ５（２）及び第６のプラグ６（２）とについても同様である。更に、トランジスタ３の制御電極３２とバリア膜１０との間において、第３のプラグ５（３）の上面面積に比べて第４のプラグ６（３）の底面面積を大きく、具体的にはアライメント余裕寸法よりも大きく設定したので、第４のプラグ６（３）とバリア膜１０の第２の接続孔１０１（２）との間のアライメントずれに起因する突き抜けを防止することができる。従って、トランジスタ３の第１の主電極領域３４（１）上及び第２の主電極領域３４（２）上のコンタクト接続不良並びに制御電極３２上のコンタクト接続不良を防止することができる。
【００６５】
（その他の実施の形態）
本発明は前述の実施の形態に限定されるものではない。例えば、前述の実施の形態は強誘電体記憶装置１について説明しているが、本発明は、必ずしも記憶回路を備える必要はなく、トランジスタ３と強誘電体キャパシタ８とを有する論理回路を備えた半導体装置に広く適用することができる。また、前述の実施の形態において、トランジスタ３にはIGFETが使用されているが、本発明においては、トランジスタ３にバイポーラトランジスタを使用することができる。
【図面の簡単な説明】
【００６６】
【図１】本発明の本実施の形態に係る強誘電体記憶装置の断面構造図である。
【図２】本実施の形態に係る強誘電体記憶装置の回路図である。
【図３】本実施の形態に係る強誘電体記憶装置の製造方法を説明する第１の工程断面図である。
【図４】第２の工程断面図である。
【図５】第３の工程断面図である。
【図６】第４の工程断面図である。
【図７】第５の工程断面図である。
【図８】第６の工程断面図である。
【図９】第７の工程断面図である。
【図１０】第８の工程断面図である。
【図１１】第９の工程断面図である。
【図１２】第１０の工程断面図である。
【図１３】第１１の工程断面図である。
【図１４】第１２の工程断面図である。
【図１５】第１３の工程断面図である。
【図１６】本実施の形態に係る強誘電体記憶装置の他の回路構成を示す回路図である。
【符号の説明】
【００６７】
１…強誘電体記憶装置、２…基板、３…トランジスタ、３２…制御電極、３４…主電極領域、４、１１、１５、１９…層間絶縁膜、５、６、１２、１６、１９…プラグ、８…強誘電体キャパシタ、８１、８３…電極、８２…強誘電体、１０…バリア膜、１４、１７、２０…配線、４５、４６、１０１、１１１、１１２、１５１、１８１…接続孔。
【図１】
2008300376.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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