(57)【要約】【課題】本来のパルス幅のラウンチクロック及びキャプチャクロックをタイミング制約に応じて発生することにより、確実な遅延故障テストを可能にする。【解決手段】複数のフリップフロップと、発振出力を出力する発振器と、遅延故障テスト用の制御データを記憶する記憶部と、少なくとも１箇所にて最も周期が短い関係を維持したラウンチクロック及び２以上のキャプチャクロックからなるクロックの組み合わせを生成する第１の制御信号を発生する第１の生成部と、第２の箇所にて最も周期が短い関係を維持したクロックの組み合わせを生成する第２の制御信号を発生する第２の生成部と、第１又は第２の制御信号と発振出力とに基づいてクロックの組み合わせを発生する出力部と、第１又は第２の制御信号を選択的に出力部に与える制御手段と、を具備したことを特徴とする。【選択図】図１
2008300799.tif 000002
【特許請求の範囲】
【請求項１】
相互に異なる周波数のクロックで動作する複数のフリップフロップと、
前記複数のフリップフロップに供給するクロックの元となる発振出力を出力する発振器と、
遅延故障テスト用の制御データを記憶する記憶部と、
前記遅延故障テストに用いるラウンチクロック及び２以上のキャプチャクロックからなるクロックの組み合わせを生成するためのものであって、前記制御データに基づいて、前記ラウンチクロック及び各キャプチャクロック相互間の少なくとも１箇所において最も周期が短い関係を維持したクロックの組み合わせを生成するための第１の制御信号を発生する第１の生成部と、
前記遅延故障テストに用いるラウンチクロック及び２以上のキャプチャクロックからなるクロックの組み合わせを生成するためのものであって、前記制御データに基づいて、前記ラウンチクロック及び各キャプチャクロック相互間の少なくとも前記第１の箇所とは異なる第２の箇所において最も周期が短い関係を維持したクロックの組み合わせを生成するための第２の制御信号を発生する第２の生成部と、
前記第１又は第２の制御信号と前記発振器の発振出力とに基づいて前記ラウンチクロック及び２以上のキャプチャクロックを発生する出力部と、
前記第１又は第２の制御信号を選択的に前記出力部に与えるための制御手段と、
を具備したことを特徴とする半導体集積回路。
【請求項２】
前記制御手段は、前記制御データに基づいて生成される制御信号切換信号により制御されることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記第１及び第２の生成部は、前記発振器の発振出力に基づくサイクル毎に前記制御データに基づく出力レベルを規定したテーブル又は前記発振器の発振出力に基づくサイクル毎に前記制御データに基づいて出力レベルの状態が遷移するステートマシンを用いることで、前記ラウンチクロック及び２以上のキャプチャクロックを生成することを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
請求項１に記載の半導体集積回路を複数個備えたことを特徴とする半導体集積回路装置。
【請求項５】
請求項１に記載の半導体集積回路と、
前記フリップフロップとは異なる複数の第２のフリップフロップと、
前記複数の第２のフリップフロップに供給するクロックの元となる発振出力を出力する第２の発振器とを具備し、
遅延故障テスト時には、前記発振器又は第２の発振器の出力を前記半導体集積回路の出力部に与えることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延故障テストが可能な半導体集積回路及び半導体集積回路装置に関する。
【背景技術】
【０００２】
従来、順序回路を備えた大規模集積回路（ＬＳＩ）においては、多数のフリップフロップ回路が構成されている。このようなＬＳＩの故障検出のために、スキャンテストが採用されることがある。スキャンテストは、回路内部のフリップフロップをチェイン状の経路を有するスキャンフリップフロップとして構成し、入出力を観測することで、故障の有無を判定するものである。
【０００３】
このようなスキャンテストを可能にした半導体集積回路としては、特許文献１，２に記載されたもの等、種々の回路が提案されている。
【０００４】
更に、近年、対象回路の高速化に伴い、遅延故障に対するテスト（遅延故障テスト）も採用されるようになってきた。遅延故障テストは、スキャン設計された回路のフリップフロップ間の組み合わせ回路部を対象にして，所定の遅延時間内にデータが遷移可能であるか否かをテストするものである。
【０００５】
遅延故障テストにおいては、先ず、スキャンチェインを利用してフリップフロップに必要な値をセットする。次に、テストしたい周波数で高速にクロック信号を２つ印加する。そうすると、最初のクロックで前段のフリップフロップに発生した値の変化が、２番目のクロックで後段のフリップフロップに取り込まれる。フリップフロップの出力を観測することで、前段のフリップフロップと後段のフリップフロップ間のテスト周波数における遅延故障を検出することができる。
【０００６】
ところで、近年、ＬＳＩ内の各素子の駆動周波数は極めて高くなっており、例えば、周波数が５００ＭＨｚの高速クロックが用いられることがある。この場合には、フリップフロップは２ｎｓ（秒）以内に高速に動作する必要があり、遅延故障テストにおいても、このような高速動作に対応するために高速クロックを用いたテストが必要である。この場合に、テスト用のクロックをＬＳＩの外部のテスタから供給しようとすると、波形歪みによって遅延故障テストの計測が困難である。そこで、ＬＳＩ内に構成されたＰＬＬ回路の出力を用いて、テストクロックを発生させることが考えられる。即ち、テストクロックは、ＰＬＬ回路の出力クロックを、テストパターンに応じたタイミングで選択することで、発生させるのである。
【０００７】
ところで、ＬＳＩ内には、高速駆動する素子と低速駆動する素子とが混在して設けられることがある。この場合には、テストパターンは、高速駆動する素子用の短周期に応じたタイミングと、低速駆動する素子用の長周期に応じたタイミングを示すものとなる。ＰＬＬ回路の出力クロックを、このテストパターンに応じたタイミングで選択することで、高速駆動する素子と低速駆動する素子とが混在して設けられた素子の遅延故障テスト用のテストクロックを発生させることができる。
【０００８】
しかしながら、このようなテストクロックは、ＰＬＬ回路の出力をテストパターンに応じて選択することで生成されており、高速駆動する素子と低速駆動する素子のいずれに供給されるテストクロックも、そのパルス幅はＰＬＬ回路の出力に応じて一定である。
【０００９】
そうすると、遅延故障テストのテスト結果として十分な精度が得られないことがある。例えば、立ち上がりエッジで動作する素子と立ち下がりエッジで動作する素子とが混在した回路では、通常動作時のクロックよりもパルス幅が短いテストクロックが与えられた場合、立ち上がりエッジで動作する素子から、立ち下がりエッジで動作する素子への信号パスが存在するものとすると、素子をこの信号パスの本来のタイミング制約よりも短い周期で動作させることになり、期待値の不一致が発生する可能性がある。
【００１０】
また、クロックラインの立ち上がり遷移時間と立ち下がり遷移時間とが非対称な場合には、本来のパルス幅よりも短いパルス幅のテストクロックでは、最小パルス幅を満足しないか又はテストクロックの消失が生じる可能性もある。
【特許文献１】特開２００４−３５４０５９号公報
【特許文献２】特開平８−２０１４８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、適正なパルス幅のテストクロックによって故障テストを行うことができる半導体集積回路及び半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明の一態様に係る半導体集積回路は、相互に異なる周波数のクロックで動作する複数のフリップフロップと、前記複数のフリップフロップに供給するクロックの元となる発振出力を出力する発振器と、遅延故障テスト用の制御データを記憶する記憶部と、前記遅延故障テストに用いるラウンチクロック及び２以上のキャプチャクロックからなるクロックの組み合わせを生成するためのものであって、前記制御データに基づいて、前記ラウンチクロック及び各キャプチャクロック相互間の少なくとも１箇所において最も周期が短い関係を維持したクロックの組み合わせを生成するための第１の制御信号を発生する第１の生成部と、前記遅延故障テストに用いるラウンチクロック及び２以上のキャプチャクロックからなるクロックの組み合わせを生成するためのものであって、前記制御データに基づいて、前記ラウンチクロック及び各キャプチャクロック相互間の少なくとも前記第１の箇所とは異なる第２の箇所において最も周期が短い関係を維持したクロックの組み合わせを生成するための第２の制御信号を発生する第２の生成部と、前記第１又は第２の制御信号と前記発振器の発振出力とに基づいて前記ラウンチクロック及び２以上のキャプチャクロックを発生する出力部と、前記第１又は第２の制御信号を選択的に前記出力部に与えるための制御手段と、を具備したことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、適正なパルス幅のテストクロックによって故障テストを行うことができるという効果を有する。
【発明を実施するための最良の形態】
【００１４】
以下、図面を参照して本発明の実施の形態について詳細に説明する。
【００１５】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る半導体集積回路の構成を示すブロック図である。図２は、図１中のサイクル制御部３の具体的な構成を示すブロック図である。また、図３は、図１の半導体集積回路上に構成されるクロック信号を生成する回路を説明するためのブロック図である。図４は、図３中のＦＦ群Ａ９〜ＦＦ群Ｃ１１において用いるクロック信号Ａ〜Ｃを説明するためのタイミングチャートである。図５〜図７は、各信号パスのタイミング制約、即ち、遅延故障テストに必要なクロックを説明するためのタイミングチャートである。図８は、遅延故障テスト時に３つの連続したクロックを必要とする例を説明するためのブロック図である。図９は、遅延故障テスト時に３つの連続したクロック間のタイミング制約の例を説明するためのタイミングチャートである。
【００１６】
先ず、図３を参照して半導体集積回路上に構成されるクロック信号を生成する回路について説明する。
【００１７】
半導体集積回路上には、発振器としてのＰＬＬ回路１が構成されている。ＰＬＬ回路１は、所定周波数のクロック信号Ａを発生する。半導体集積回路上には、複数のフリップフロップが構成されており、各フリップフロップは要求される駆動速度に相違がある。図３は異なるクロック周波数で動作するフリップフロップ群の数が３の例を示している。
【００１８】
即ち、図３の例では、各フリップフロップは、クロック信号Ａに基づいて駆動されるフリップフロップ群Ａ（ＦＦ群Ａ）９と、クロック信号Ｂに基づいて駆動されるフリップフロップ群Ｂ（ＦＦ群Ｂ）１０と、クロック信号Ｃに基づいて駆動されるフリップフロップ群Ｃ（ＦＦ群Ｃ）１１とに分けられる。クロックＢは、クロックＡよりも低い周波数のクロックであり、例えば、クロックＡの１／２の周波数である。また、クロックＣは、クロックＢよりも低い周波数のクロックであり、例えば、クロックＡの１／４の周波数である。
【００１９】
１／２分周器２２は、ＰＬＬ回路１からのクロック信号Ａ（図４（ａ））を１／２分周してクロック信号Ｂ（図４（ｂ））を生成し、ＦＦ群Ｂ１０に出力する。１／４分周器２３は、ＰＬＬ回路１からのクロック信号Ａを１／４分周してクロック信号Ｃ（図４（ｃ））を生成し、ＦＦ群Ｃ１１に出力する。
【００２０】
ＦＦ群Ａ９の各フロップフロップは、所定の入力信号をクロック信号Ａのエッジに同期させて出力する。また、ＦＦ群Ｂ１０の各フロップフロップは、所定の入力信号をクロック信号Ｂのエッジに同期させて出力する。また、ＦＦ群Ｃ１１の各フロップフロップは、各フリップフロップに入力された所定の入力信号をクロック信号Ｃのエッジに同期させて出力する。
【００２１】
半導体集積回路内においては、ＦＦ群Ａ９〜ＦＦ群Ｃ１１の各フリップフロップが相互に接続されて順序回路が構成されている。所定の前後段のフリップフロップにおいて、前段のフリップフロップを駆動するクロックと後段のフリップフロップを駆動するクロックとの間隔が、システムに応じて設定された間隔以上離間していれば、無故障時には、後段のフリップフロップは前段のフリップフロップの出力の遷移を取り込んで出力することが可能である。システムにおいて、このような前後段のフリップフロップの動作を保証する最も短いクロックの間隔を、タイミング制約という。遅延故障テストにおいては、タイミング制約を満足したクロックを各フリップフロップに与え、正常な出力が得られるか否かで故障の有無を判定する。
【００２２】
図５〜図７は、ＦＦ群Ａ９〜ＦＦ群Ｃ１１中の各フリップフロップのうち前段及び後段の連続する２段のフリップフロップに供給されるクロックの関係のうちタイミング制約を満足する関係を矢印にて示している。
【００２３】
図５は、ＦＦ群Ａ９〜ＦＦ群Ｃ１１のうち、連続する２段のフリップフロップが同一群のフリップフロップである場合のタイミング制約を示している。
【００２４】
図５（ａ）は、前段及び後段のフリップフロップがクロック信号Ａによって動作する例を示している。この場合のタイミング制約ｔＡＡは、矢印によって示すことができる。即ち、前段のフリップフロップは、矢印の始点となるサイクル０のクロック信号Ａの立ち上がりエッジで動作し、後段のフリップフロップは、矢印の終点となるサイクル１のクロック信号Ａの立ち上がりエッジで動作する。
【００２５】
同様に、図５（ｂ）は、前段及び後段のフリップフロップがクロック信号Ｂによって動作するタイミング制約ｔＢＢの例を示している。即ち、前段のフリップフロップは、矢印の始点となるサイクル０のクロック信号Ｂの立ち上がりエッジで動作し、後段のフリップフロップは、矢印の終点となるサイクル２のクロック信号Ｂの立ち上がりエッジで動作する。
【００２６】
また同様に、図５（ｃ）は、前段及び後段のフリップフロップがクロック信号Ｃによって動作するタイミング制約ｔＣＣの例を示している。前段のフリップフロップは、矢印の始点となるサイクル０のクロック信号Ｃの立ち上がりエッジで動作し、後段のフリップフロップは、矢印の終点となるサイクル４のクロック信号Ｃの立ち上がりエッジで動作する。
【００２７】
図６は、ＦＦ群Ａ９〜ＦＦ群Ｃ１１のうち、連続する２段のフリップフロップの一方がＦＦ群Ａ９のフリップフロップであり、他方がＦＦ群Ｂ１０又はＦＦ群Ｃ１１のフリップフロップである場合のタイミング制約ｔＢＡ，ｔＡＢ，ｔＣＡ，ｔＡＣを示している。この場合に、前後段の２つのフリップフロップに与えられるクロックの組としては、図６の矢印に示すように、クロックＡと次のクロックＢ、クロックＡと次のクロックＣ、クロックＢと次のクロックＡ、クロックＣと次のクロックＡの４種類が考えられる。
【００２８】
また、図７は、ＦＦ群Ａ９〜ＦＦ群Ｃ１１のうち、連続する２段のフリップフロップの一方がＦＦ群Ｂ１０のフリップフロップであり、他方がＦＦ群Ｃ１１のフリップフロップである場合のタイミング制約ｔＣＢ，ｔＢＣを示している。この場合に、前後段の２つのフリップフロップに与えられるクロックの組としては、図７の矢印に示すように、クロックＣと次のクロックＢ、クロックＢと次のクロックＣの２種類が考えられる。
【００２９】
即ち、立ち上がりエッジの位相が同期し異なる周波数の複数のクロックを備えた半導体集積回路であって、異なる周波数のクロックの立ち上がりエッジで動作する３つのフリップフロップ群を有する半導体集積回路におけるタイミング制約としては、図５〜図７に示す９パターンのタイミング制約ｔＡＡ〜ｔＣＣのみを考慮すればよい。
【００３０】
なお、図５〜図７は異なる周波数で動作するフリップフロップ群が３の例を示したが、２又は４以上であっても本実施の形態を同様に適用可能である。また、図５〜図７の例では、説明を簡略化するために、クロック信号の立ち上がりエッジでフリップフロップが動作する例を説明したが、立ち上がりエッジ及び立ち下がりエッジのいずれで動作する場合にも、同様に適用可能である。
【００３１】
ところで、半導体集積回路の遅延故障テストにおいては、フリップフロップへの入力及び出力の取り出しにはスキャンチェインが利用される。スキャンチェインを利用することで、いずれの位置に配設されているフリップフロップであっても、入出力が可能であり、クロックに応じて正常に動作したか否かを判定することができる。
【００３２】
ところが、半導体集積回路には、スキャンチェインが接続されているフリップフロップとスキャンチェインが接続されていないフリップフロップとが混在する場合がある。図８はこの例を示している。図８は実線によって半導体集積回路中のシステム動作時のフリップフロップの接続例を示し、破線によってスキャンチェインの接続例を示している。図８の中央のＦＦ群Ｂのフリップフロップはスキャンチェインに接続されていない非スキャンＦＦであり、左右のＦＦ群Ａ，ＦＦ群Ｃのフリップフロップはスキャンチェインに接続されているスキャンＦＦである。
【００３３】
中央のＦＦ群Ｂのフリップフロップを含むパスの遅延故障テストを行う場合でも、スキャンチェインを利用してＦＦ群Ａのフリップフロップに入力を与え、ＦＦ群Ｃのフリップフロップからスキャンチェインを利用して出力を取り出す必要がある。
【００３４】
即ち、この場合には、遅延故障テストには、３つのフロップフロップを駆動する一連の第１〜第３のクロックが必要である。また、遅延故障テストでは、第１〜第３の全てのフリップフロップに図５〜図７に示すタイミング制約ｔＡＡ〜ｔＣＣを満足するクロックを供給する必要がある。
【００３５】
図９はこれらの第１〜第３のクロックがタイミング制約を満たす場合の例を示すタイミングチャートである。図９の例では、第１のクロックと第２のクロックとの間は、図６のタイミング制約ｔＡＢを満足し、第２のクロックと第３のクロックとの間においては、図７のタイミング制約ｔＢＣを満足する。
【００３６】
しかし、図９の各クロックは、例えば、単発でクロックを発生させた場合のように、立ち上がりエッジが非同期である。同一ＰＬＬ回路の出力を分周して各クロックを生成している場合のように、立ち上がりエッジが同期しているときには、図９の各タイミング制約を同時に得ることはできない。そこで、本実施の形態においては、後述するように、図９の例では２回のテストによって故障が生じていないことを確認するようになっている。
【００３７】
本実施の形態は、遅延故障テストにおいて、各タイミング制約に対応した３つのテスト用のクロック（以下、制御クロック信号という）を各フリップフロップに供給するものであって、各制御クロック信号をその周波数に応じたパルス幅で各フリップフロップに供給することを可能にするものである。
【００３８】
図１は、このような遅延故障テストにおける制御クロック信号を出力可能な半導体集積回路を示している。なお、図１は、異なる周波数のクロックで動作するフリップフロップ群が３つの例であり、各フリップフロップが立ち上がりエッジで動作し、各クロックは、立ち上がりエッジの位相が同期している場合の例を示している。
【００３９】
図１に示すように、半導体集積回路には、図３の回路構成の他に、ＰＬＬパルス制御部２が設けられている。なお、図１では図示を省略したが、半導体集積回路には、通常動作時においてＦＦ群Ｂ１０及びＦＦ群Ｃ１１に、それぞれクロック信号Ｂを供給する１／２分周器２２及びクロック信号Ｃを供給する１／４分周器２３が設けられていると共に、通常動作時と遅延故障テスト時とで、クロック信号Ａ〜Ｃと制御クロック信号Ａ〜Ｃとを切り換えるためのセレクタも設けられている。また、図１の半導体集積回路には、スキャンテストを実施するために、ＦＦ群Ａ９〜ＦＦ群Ｃ１１の各フリップフロップに対する書込み及び読み出しを可能にする図示しないスキャンテスト回路も設けられている。
【００４０】
ＰＬＬ回路１からのクロック信号Ａは、ＰＬＬパルス制御部２内のサイクル制御部３及びアンド回路５に与えられる。サイクル制御部３には、スキャンイネーブル入力及びパルス制御データも与えられる。スキャンイネーブル入力は、故障テストのうちスキャンチェインを利用したスキャンテストを行う場合に、スキャンシフト動作とファンクション動作とを切り換える信号であり、スキャンシフト時にはハイレベル（以下、Ｈレベルという）となり、ファンクション動作時にはローレベル（以下、Ｌレベルという）となる。
【００４１】
遅延故障テスト時には、１段目、２段目及び３段目のフリップフロップに、３つの制御クロック信号を与える。最初の制御クロック信号（以下、ラウンチクロックともいう）に応じて１段目のフリップフロップが値を取り込んで出力し、第２の制御クロック信号（以下、キャプチャクロックともいう）に応じて２段目のフリップフロップが値を取り込んで出力し、最後の制御クロック信号（以下、最後のキャプチャクロックともいう）に応じて３段目のフリップフロップが値を取り込んで出力する。３段目のフリップフロップから正常な出力が得られるか否かで故障の判定が行われる。
【００４２】
パルス制御データは、ＦＦ群Ａ９〜ＦＦ群Ｃ１１の構成に応じて上述したタイミング制約に基づくタイミングにおいてラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるための情報を含む。記憶部としての制御データレジスタ部１２は、このパルス制御データを保持する。制御データレジスタ部１２は、所定のサイクル毎にラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのパルス制御データをサイクル制御部３に供給する。サイクル制御部３は、パルス制御データを用いて、タイミング制約に基づくタイミングにおいて、ラウンチクロック、キャプチャクロック及び最後のキャプチャクロックの周期に応じたパルス幅の信号を出力する。
【００４３】
制御信号切換信号生成部４には、パルス制御データが入力され、制御信号切換信号生成部４は、パルス制御データに基づいて制御信号切換信号を出力する。制御信号切換信号は、第１制御信号生成部１４から出力されるデータと第２制御信号生成部１５から出力されるデータとを切り換えるための信号である。
【００４４】
図２に示すように、サイクル制御部３はカウンタ１３、第１制御信号生成部１４、第２制御信号生成部１５、セレクタ１６〜１８、及び出力部を構成するフリップフロップ１９〜２１によって構成されている。カウンタ１３にはスキャンイネーブル入力が入力される。カウンタ１３は、スキャンイネーブル入力がＬレベルになってファンクション動作が指示されると、クロック信号Ａをカウントすることで、一連の各サイクルのタイミングを第１制御信号生成部及び第２制御信号生成部に通知するようになっている。
【００４５】
第１制御信号生成部１４には、何番目のサイクルであるかを示す信号としてカウンタ１３のカウント出力が入力されると共に、パルス制御データも入力され、更にクロック信号Ａもカウンタ１３を介して入力される。第１制御信号生成部１４は、各サイクル毎にパルス制御データに基づいて、第１クロックＡ制御信号、第１クロックＢレベル信号及び第１クロックＣレベル信号の３つの制御信号を出力する。
【００４６】
第２制御信号生成部１５には、何番目のサイクルであるかを示す信号としてカウンタ１３のカウント出力が入力されると共に、パルス制御データと、更にクロック信号Ａもカウンタ１３を介して入力される。第２制御信号生成部１５は、各サイクル毎にパルス制御データに基づいて、第２クロックＡ制御信号、第２クロックＢレベル信号及び第２クロックＣレベル信号の３つの制御信号を出力する。
【００４７】
第１制御信号生成部１４は、図５〜図７に示すタイミング制約ｔＡＡ〜ｔＣＣを同時に満足するクロックの組み合わせを発生させるための制御信号を出力する。また、第１制御信号生成部１４は、図９の例のように、各タイミング制約を同時に満足するクロックの組み合わせを発生させることができない場合には、クロック間の一部の箇所ではタイミング制約を満足しないが、他の一部の箇所ではタイミング制約を満足するクロックの組み合わせを発生させるための制御信号を出力する。一方、第２制御信号生成部１５は、第１制御信号生成部１４においてクロック間の一部の箇所でタイミング制約を満足しないクロックの組み合わせに対して、その一部の箇所でタイミング制約を満足するクロックの組み合わせを発生させるための制御信号を出力する。
【００４８】
第１制御信号生成部１４と第２制御信号生成部１５のそれぞれ３つの出力は、それぞれセレクタ１６〜１８を介して、フリップフロップ１９〜２１に供給される。
【００４９】
セレクタ１６は、制御信号切換信号がＬレベルの場合、第１クロックＡ制御信号を選択して出力し、制御信号切換信号がＨレベルの場合、第２クロックＡ制御信号を選択して出力する。セレクタ１６で選択された第１クロックＡ制御信号または第２クロックＡ制御信号は、フリップフロップ１９に与えられ、クロック信号Ａに同期化されて、クロックＡ制御信号ＡＥＮとして出力される。
【００５０】
同様に、セレクタ１７は、制御信号切換信号がＬレベルの場合、第１クロックＢレベル信号を選択して出力し、制御信号切換信号がＨレベルの場合、第２クロックＢレベル信号を選択して出力する。セレクタ１７で選択された第１クロックＢレベル信号または第２クロックＢレベル信号は、フリップフロップ２０に与えられ、クロック信号Ａに同期化されて、クロックＢレベル信号ＢＣＫとして出力される。
【００５１】
また同様に、セレクタ１８は、制御信号切換信号がＬレベルの場合、第１クロックＣレベル信号を選択して出力し、制御信号切換信号がＨレベルの場合、第２クロックＣレベル信号を選択して出力する。セレクタ１８で選択された第１クロックＣレベル信号または第２クロックＣレベル信号は、フリップフロップ２１に与えられ、クロック信号Ａに同期化されて、クロックＣレベル信号ＣＣＫとして出力される。
【００５２】
図１０から図３６は第１制御信号生成部１４内の各テーブルの内容を示す説明図である。図１０から図３６において、Ａ１〜Ｃ１、Ａ２〜Ｃ２及びＡ３〜Ｃ３はパルス制御データを示している。ここでは、Ａ１、Ｂ１及びＣ１は、夫々制御クロック信号Ａ〜Ｃをラウンチクロックとして出力するためのデータを示し、Ａ２、Ｂ２及びＣ２は、夫々制御クロック信号Ａ〜Ｃをキャプチャクロックとして出力するためのデータを示し、Ａ３、Ｂ３及びＣ３は、夫々制御クロック信号Ａ〜Ｃを最後のキャプチャクロックとして出力するためのデータを示している。
【００５３】
ＰＢは、制御信号切換信号を示している。ＰＢがＬレベルでは、第１制御信号生成部１４の出力が選択され、ＰＢがＨレベルでは、第２制御信号生成部１５の出力が選択される。
【００５４】
ＡＥＮは制御クロック信号Ａの出力を許可するクロックＡ制御信号を示し、ＢＣＫ，ＣＣＫは、夫々制御クロック信号Ｂ，Ｃの出力を規定するクロックＢレベル信号及びクロックＣレベル信号を示している。
【００５５】
図１０から図３５に示すテーブルは、いずれも上述したタイミング制約ｔＡＡ、ｔＡＢ，ｔＡＣ，ｔＢＢ，ｔＢＡ，ｔＢＣ，ｔＣＣ，ｔＣＡ，ｔＣＢを満足するラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させる例を示している。図３６のテーブルは、後述するように、クロック相互間の一部の箇所のみにおいてタイミング制約を満足する例である。
【００５６】
図１において、クロックＡ制御信号ＡＥＮは、アンド回路５に与えられる。アンド回路５には、ＰＬＬ回路１からクロックＡも与えられている。アンド回路５は、クロックＡ制御信号ＡＥＮがＨレベルの期間において、クロックＡを出力する。アンド回路５の出力はセレクタ６に供給される。セレクタ６には、シフトクロック入力も入力されている。シフトクロック入力は、外部の図示しないテスタからのクロックであり、スキャンシフト時に用いられるクロックである。セレクタ６は、スキャンイネーブル入力によって制御され、スキャンイネーブル入力がＨレベルでスキャンシフト動作時には、シフトクロック入力を選択して出力し、スキャンイネーブル入力がＬレベルでファンクション動作時には、アンド回路５の出力を選択する。
【００５７】
即ち、ファンクション動作時には、セレクタ６からは、クロックＡ制御信号ＡＥＮがＨレベルのサイクルにおいて、クロック信号Ａが制御クロック信号Ａとして出力される。セレクタ６の出力はＦＦ群Ａ９に供給される。
【００５８】
サイクル制御部３からのクロックＢレベル信号ＢＣＫ及びクロックＣレベル信号ＣＣＫは、夫々セレクタ７，８に供給される。セレクタ７，８にはシフトクロック入力も入力されている。セレクタ７，８は、スキャンイネーブル入力がスキャンシフト動作を指示している場合には、シフトクロック入力を選択して出力し、ファンクション動作を指示している場合にはクロックＢレベル信号ＢＣＫ又はクロックＣレベル信号ＣＣＫを選択して出力する。
【００５９】
即ち、ファンクション動作時には、セレクタ７からは、クロックＢレベル信号ＢＣＫが制御クロック信号Ｂとして出力される。セレクタ７の出力はＦＦ群Ｂ１０に供給される。
【００６０】
同様に、ファンクション動作時には、セレクタ８からは、クロックＣレベル信号ＣＣＫが制御クロック信号Ｃとして出力される。セレクタ８の出力はＦＦ群Ｃ１１に供給される。
【００６１】
次に、このように構成された実施の形態の動作について説明する。
【００６２】
本実施の形態は、ラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを出力する場合の例であり、これらのクロック間のタイミング制約は、図５〜図７に示す９種類のみである。各タイミング制約ｔＡＡ〜ｔＣＣは夫々図１０〜図３６に示すテーブルによって実現される。
【００６３】
ファンクション動作時には、スキャンイネーブル入力はＬレベルとなる。スキャンイネーブル入力がＬレベルになると、カウンタ１３はクロック信号Ａをカウントして、各サイクル期間を第１制御信号生成部１４に指示する。サイクル制御部３の第１制御信号生成部１４には、カウンタ１３からのサイクル期間を示す信号とパルス制御データとが入力される。
【００６４】
また、パルス制御データは、制御信号切換信号生成部４にも入力される。制御信号切換信号生成部４は、パルス制御データに基づいて制御信号切換信号ＰＢをＬレベルとして出力する。この場合には、第１制御信号生成部１４の出力が、それぞれクロックＡ制御信号ＡＥＮ、クロックＢレベル信号ＢＣＫ及びクロックＣレベル信号ＣＣＫとしてサイクル制御部３から出力される。
【００６５】
次に、図１０〜図６６を用いて、図５〜図７に示す上述した９つのタイミング制約ｔＡＡ〜ｔＣＣを満足するラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを出力する例を個々に説明する。
【００６６】
いま、第１制御信号生成部１４に、図５（ａ）のタイミング制約ｔＡＡを２回連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのパルス制御データが入力されるものとする。即ち、この場合には、Ａ１，Ａ２，Ａ３のそれぞれが１でＢ１，Ｂ２，Ｂ３，Ｃ１，Ｃ２，Ｃ３のそれぞれが０である。この場合には、スキャンイネーブル入力がＬレベルになると、第１制御信号生成部１４は、パルス制御データに応じて、図１０のテーブルを参照し、テーブルの出力パターンのデータ（第１クロックＡ制御信号、第１クロックＢレベル信号及び第１クロックＣレベル信号）をサイクルに合わせて出力する。
【００６７】
即ち、図１０に示すように、第１制御信号生成部１４は、サイクル０において、クロックＡ制御信号ＡＥＮ、クロックＢレベル信号ＢＣＫ、クロックＣレベル信号ＣＣＫを０に初期化し、サイクル１において、ＡＥＮを１にする。また、サイクル２においても継続してＡＥＮを１にする。さらに、サイクル３においても継続してＡＥＮを１にする。即ちこの場合には、図３７のタイミングチャートと同様の動作となり、クロックＡ制御信号ＡＥＮはサイクル１，２，３の３サイクル期間Ｈレベルとなる。
【００６８】
クロックＡ制御信号ＡＥＮはアンド回路５に与えられ、サイクル１，２，３の３サイクル期間においてクロック信号Ａがセレクタ６に供給される。こうして、セレクタ６からは、サイクル１，２，３の３サイクル期間にわたり、図３７に示すようにクロック信号Ａが制御クロック信号Ａとして連続的に出力される。こうして、図５（ａ）のタイミング制約ｔＡＡを２回連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックをＦＦ群Ａ９に与えることができる。
【００６９】
次に、第１制御信号生成部１４に、図５（ａ）のタイミング制約ｔＡＡ及び図６（ａ），（ｂ）のタイミング制約ｔＡＢを連続して満たすラウンクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのパルス制御データが入力されるものとする。即ち、この場合には、Ａ１，Ａ２，Ｂ３のそれぞれが１でＡ３，Ｂ１，Ｂ２，Ｃ１，Ｃ２，Ｃ３のそれぞれが０である。この場合には、スキャンイネーブル入力がＬレベルになると、第１制御信号生成部１４は、パルス制御データに応じて、図１１のテーブルを参照し、テーブルの出力パターンのデータをサイクルに合わせて出力する。
【００７０】
即ち、図１１に示すように、サイクル０において、クロックＡ制御信号ＡＥＮ、クロックＢレベル信号ＢＣＫ、クロックＣレベル信号ＣＣＫが０に初期化され、サイクル１において、ＡＥＮが１となる。また、サイクル２においても継続してＡＥＮが１となる。次に、サイクル３においてＡＥＮが０となり、ＢＣＫが１となる。即ちこの場合には、図３８のタイミングチャートと同様の動作となり、サイクル１，２においてクロックＡ制御信号ＡＥＮがＨレベルとなり、サイクル３においてクロックＢレベル信号ＢＣＫがＨレベルとなる。
【００７１】
クロックＡ制御信号ＡＥＮはアンド回路５に与えられ、サイクル１，２の２サイクル期間においてクロック信号Ａがセレクタ６に供給される。こうして、セレクタ６からは、サイクル１，２の２サイクル期間にわたり、図３８に示すようにクロック信号Ａが制御クロック信号Ａとして連続的に出力される。また、クロックＢレベル信号ＢＣＫは、セレクタ７に与えられ、サイクル３の１サイクル期間にわたり、図３８に示すようにＨレベルの制御クロック信号Ｂが出力される。制御クロック信号ＡはＦＦ群Ａ９のフリップフロップに供給され、制御クロック信号ＢはＦＦ群Ｂ１０のフリップフロップに供給される。こうして、図５（ａ）のタイミング制約ｔＡＡ及び図６（ａ），（ｂ）のタイミング制約ｔＡＢを連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックによって、遅延故障テストを実施することができる。
【００７２】
この場合には、制御クロック信号Ｂは、本来のクロック信号Ｂのパルス幅を有しており、遅延故障テストの確実な実施が可能である。
【００７３】
次に、第１制御信号生成部１４に、図５（ａ）のタイミング制約ｔＡＡ及び図６（ａ），（ｃ）のタイミング制約ｔＡＣを連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのパルス制御データが入力されるものとする。即ち、この場合には、Ａ１，Ａ２，Ｃ３のそれぞれが１でＡ３，Ｂ１，Ｂ２，Ｂ３，Ｃ１，Ｃ２のそれぞれが０である。この場合には、スキャンイネーブル入力がＬレベルになると、第１制御信号生成部１４は、パルス制御データに応じて、図１２のテーブルを参照し、テーブルの出力パターンのデータをサイクルに合わせて出力する。
【００７４】
即ち、図１２に示すように、サイクル０において、クロックＡ制御信号ＡＥＮ、クロックＢレベル信号ＢＣＫ、クロックＣレベル信号ＣＣＫが０に初期化され、サイクル１において、ＡＥＮが１となる。また、サイクル２においても継続してＡＥＮが１となる。次に、サイクル３においてＡＥＮが０となり、ＣＣＫが１となる。更に、次のサイクル４において、ＣＣＫが継続して１となる。即ちこの場合には、図３９のタイミングチャートと同様の動作となり、サイクル１，２においてクロックＡ制御信号ＡＥＮがＨレベルとなり、サイクル３，４においてクロックＣレベル信号ＣＣＫがＨレベルとなる。
【００７５】
クロックＡ制御信号ＡＥＮはアンド回路５に与えられ、サイクル１，２の２サイクル期間においてセレクタ６に供給される。こうして、セレクタ６からは、サイクル１，２の２サイクル期間にわたり、図３９に示すようにクロック信号Ａが制御クロック信号Ａとして連続的に出力される。また、クロックＣレベル信号ＣＣＫは、セレクタ８に与えられ、サイクル３，４の２サイクル期間にわたり、図３９に示すようにＨレベルの制御クロック信号Ｃが出力される。制御クロック信号ＡはＦＦ群Ａ９のフリップフロップに供給され、制御クロック信号ＣはＦＦ群Ｃ１１のフリップフロップに供給される。こうして、図５（ａ）のタイミング制約ｔＡＡ及び図６（ａ），（ｃ）のタイミング制約ｔＡＣを連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックによって、遅延故障テストを実施することができる。
【００７６】
この場合には、制御クロック信号Ｃは、本来のクロック信号Ｃのパルス幅を有しており、遅延故障テストの確実な実施が可能である。
【００７７】
同様に、図１３は、タイミング制約ｔＡＢ及びｔＢＡを連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのテーブルであり、図４０に示す制御クロック信号Ａ及びＢによって遅延故障テストを実施することができる。
【００７８】
同様に、図１４は、タイミング制約ｔＡＢ及びｔＢＢを連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのテーブルであり、図４１に示す制御クロック信号Ａ及びＢによって遅延故障テストを実施することができる。
【００７９】
同様に、図１５は、タイミング制約ｔＡＢ及びｔＢＣを連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのテーブルであり、図４２に示す制御クロック信号Ａ、Ｂ及びＣによって遅延故障テストを実施することができる。
【００８０】
同様に、図１６は、タイミング制約ｔＡＣ及びｔＣＡを連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのテーブルであり、図４３に示す制御クロック信号Ａ及びＣによって遅延故障テストを実施することができる。
【００８１】
同様に、図１７は、タイミング制約ｔＡＣ及びｔＣＢを連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのテーブルであり、図４４に示す制御クロック信号Ａ、Ｂ及びＣによって遅延故障テストを実施することができる。
【００８２】
同様に、図１８は、タイミング制約ｔＡＣ及びｔＣＣを連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのテーブルであり、図４５に示す制御クロック信号Ａ及びＣによって遅延故障テストを実施することができる。
【００８３】
同様に、図１９は、タイミング制約ｔＢＡ及びｔＡＡを連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのテーブルであり、図４６に示す制御クロック信号Ａ及びＢによって遅延故障テストを実施することができる。
【００８４】
同様に、図２０は、タイミング制約ｔＢＡ及びｔＡＢを連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのテーブルであり、図４７に示す制御クロック信号Ａ及びＢによって遅延故障テストを実施することができる。
【００８５】
同様に、図２１は、タイミング制約ｔＢＡ及びｔＡＣを連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのテーブルであり、図４８に示す制御クロック信号Ａ、Ｂ及びＣによって遅延故障テストを実施することができる。
【００８６】
同様に、図２２は、タイミング制約ｔＢＢ及びｔＢＡを連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのテーブルであり、図４９に示す制御クロック信号Ａ及びＢによって遅延故障テストを実施することができる。
【００８７】
同様に、図２３は、タイミング制約ｔＢＢを２回連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのテーブルであり、図５０に示す制御クロック信号Ｂによって遅延故障テストを実施することができる。
【００８８】
同様に、図２４は、タイミング制約ｔＢＢ及びｔＢＣを連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのテーブルであり、図５１に示す制御クロック信号Ｂ及びＣによって遅延故障テストを実施することができる。
【００８９】
同様に、図２５は、タイミング制約ｔＢＣ及びｔＣＡを連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのテーブルであり、図５２に示す制御クロック信号Ａ、Ｂ及びＣによって遅延故障テストを実施することができる。
【００９０】
同様に、図２６は、タイミング制約ｔＢＣ及びｔＣＢを連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのテーブルであり、図５３に示す制御クロック信号Ｂ及びＣによって遅延故障テストを実施することができる。
【００９１】
同様に、図２７は、タイミング制約ｔＢＣ及びｔＣＣを連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのテーブルであり、図５４に示す制御クロック信号Ｂ及びＣによって遅延故障テストを実施することができる。
【００９２】
同様に、図２８は、タイミング制約ｔＣＡ及びｔＡＡを連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのテーブルであり、図５５に示す制御クロック信号Ａ及びＣによって遅延故障テストを実施することができる。
【００９３】
同様に、図２９は、タイミング制約ｔＣＡ及びｔＡＢを連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのテーブルであり、図５６に示す制御クロック信号Ａ、Ｂ及びＣによって遅延故障テストを実施することができる。
【００９４】
同様に、図３０は、タイミング制約ｔＣＢ及びｔＢＡを連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのテーブルであり、図５７に示す制御クロック信号Ａ、Ｂ及びＣによって遅延故障テストを実施することができる。
【００９５】
同様に、図３１は、タイミング制約ｔＣＢ及びｔＢＢを連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのテーブルであり、図５８に示す制御クロック信号Ｂ及びＣによって遅延故障テストを実施することができる。
【００９６】
同様に、図３２は、タイミング制約ｔＣＢ及びｔＢＣを連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのテーブルであり、図５９に示す制御クロック信号Ｂ及びＣによって遅延故障テストを実施することができる。
【００９７】
同様に、図３３は、タイミング制約ｔＣＣ及びｔＣＡを連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのテーブルであり、図６０に示す制御クロック信号Ａ及びＣによって遅延故障テストを実施することができる。
【００９８】
同様に、図３４は、タイミング制約ｔＣＣ及びｔＣＢを連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのテーブルであり、図６１に示す制御クロック信号Ｂ及びＣによって遅延故障テストを実施することができる。
【００９９】
同様に、図３５は、タイミング制約ｔＣＣを２回連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのテーブルであり、図６２に示す制御クロック信号Ｃによって遅延故障テストを実施することができる。
【０１００】
最後に、第１制御信号生成部１４に、図６（ｃ），（ａ）のタイミング制約ｔＣＡ及び図６（ａ），（ｃ）のタイミング制約ｔＡＣを連続して満たすラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させるためのパルス制御データが入力されるものとする。即ち、この場合には、Ａ２，Ｃ１，Ｃ３のそれぞれが１でＡ１，Ａ３，Ｂ１，Ｂ２，Ｂ３，Ｃ２のそれぞれが０である。この場合には、スキャンイネーブル入力がＬレベルになると、第１制御信号生成部１４は、パルス制御データに応じて、図３６のテーブルを参照し、テーブルの出力パターンのデータをサイクルに合わせて出力する。
【０１０１】
即ち、図３６に示すように、サイクル０において、クロックＡ制御信号ＡＥＮ、クロックＢレベル信号ＢＣＫ、クロックＣレベル信号ＣＣＫが０に初期化され、サイクル１において、ＣＣＫが１となる。また、サイクル２においてＡＥＮが１となり、ＣＣＫが継続して１となる。次に、サイクル３においてＡＥＮ及びＣＣＫが０となる。更に、サイクル４においてＣＣＫが０となった後、サイクル５，６においてＣＣＫが１となる。即ちこの場合には、図６３のタイミングチャートと同様の動作となり、サイクル２においてクロックＡ制御信号ＡＥＮがＨレベルとなり、サイクル１，２においてクロックＣレベル信号ＣＣＫが継続してＨレベルとなると共に、サイクル５，６においてクロックＣレベル信号ＣＣＫが継続してＨレベルとなる。
【０１０２】
クロックＡ制御信号ＡＥＮはアンド回路５に与えられ、サイクル２の１サイクル期間においてセレクタ６に供給される。こうして、セレクタ６からは、サイクル２の１サイクル期間にわたり、図６３に示すようにクロック信号Ａが制御クロック信号Ａとして出力される。また、クロックＣレベル信号ＣＣＫは、セレクタ８に与えられ、サイクル１，２の２サイクル期間にわたり、図６３に示すようにＨレベルの制御クロック信号Ｃが出力され、更に、サイクル５，６の２サイクル期間にわたり、図６３に示すようにＨレベルの制御クロック信号Ｃが出力される。制御クロック信号ＡはＦＦ群Ａ９のフリップフロップに供給され、制御クロック信号ＣはＦＦ群Ｃ１１のフリップフロップに供給さる。
【０１０３】
このとき、ＦＦ群Ａ、Ｂ及びＣに、夫々入力される制御クロック信号Ａ、Ｂ及びＣを図６４に示す。ラウンチクロックとなる１番目の制御クロック信号Ｃは、サイクル１において立ち上がる。キャプチャクロックとなる２番目の制御クロック信号Ａは、サイクル２において立ち上がる。最後のキャプチャクロックとなる３番目の制御クロック信号Ｃは、サイクル５において立ち上がる。
【０１０４】
サイクル１において立ち上がるラウンチクロックとサイクル２において立ち上がるキャプチャクロック間は、図６（ｃ），（ａ）のタイミング制約ｔＣＡを満たしている。しかし、サイクル２において立ち上がるキャプチャクロックとサイクル５において立ち上がる最後のキャプチャクロック間は、図６（ａ），（ｃ）のタイミング制約ｔＡＣを満たしていない。図６（ａ），（ｃ）のタイミング制約ｔＡＣを満たすためには、最後のキャプチャクロックをサイクル３において立ち上げる必要がある。
【０１０５】
しかし、クロックＣレベル信号ＣＣＫの周期は、４サイクルのため、サイクル１で発生したラウンチクロックは、サイクル４においてクロックが完了する。よって、最後のキャプチャクロックは、サイクル５までクロックの発生を待つ必要がある。
【０１０６】
このように、複数種類のクロックで動作する連続した３段以上のフリップフロップを、クロック間の分周比が３以上の複数種類のクロックを用いて駆動する場合であって、複数のクロックのアクティブエッジを変化させない場合には、隣り合う全クロック間で上述した９つのタイミング制約ｔＡＡ〜ｔＣＣを同時に満足することができないクロックの組み合わせが発生することがある。
【０１０７】
このように、ラウンチクロックとキャプチャクロック間及びキャプチャクロックと最後のキャプチャクロック間で、同時に図５〜図７に示すタイミング制約を満たすことができないパルス制御データが入力された場合には、制御信号切換信号生成部４は、パルス制御データに基づいて制御信号切換信号ＰＢをＬレベルとして出力し、第１制御信号生成部１４の出力パターンによって遅延故障テストを実施した後、制御信号生成部１５の出力パターンによって遅延故障テストを実施するために、制御信号切換信号ＰＢをＨレベルとして出力する。制御信号切換信号生成部４がＨレベルを出力した場合には、第２制御信号生成部１５の出力が、それぞれクロックＡ制御信号ＡＥＮ、クロックＢレベル信号ＢＣＫ及びクロックＣレベル信号ＣＣＫとしてサイクル制御部３から出力される。
【０１０８】
第２制御信号生成部１５は、図６５に示すテーブルを保持している。即ち、図６５に示すように、サイクル０において、クロックＡ制御信号ＡＥＮ、クロックＢレベル信号ＢＣＫ、クロックＣレベル信号ＣＣＫが０に初期化され、サイクル１において、ＣＣＫが１となる。また、サイクル２においてＣＣＫが継続して１となる。次に、サイクル３においてＣＣＫが０となる。次に、サイクル４においてＡＥＮが１となり、ＣＣＫが継続して０となる。更に、サイクル５においてＡＥＮが０となった後、サイクル５，６においてＣＣＫが１となる。即ちこの場合には、図６６のタイミングチャートと同様の動作となり、サイクル４においてクロックＡ制御信号ＡＥＮがＨレベルとなり、サイクル１，２においてクロックＣレベル信号ＣＣＫが継続してＨレベルとなると共に、サイクル５，６においてクロックＣレベル信号ＣＣＫが継続してＨレベルとなる。
【０１０９】
クロックＡ制御信号ＡＥＮはアンド回路５に与えられ、サイクル４の１サイクル期間においてセレクタ６に供給される。こうして、セレクタ６からは、サイクル４の１サイクル期間にわたり、図６６に示すようにクロック信号Ａが制御クロック信号Ａとして出力される。また、クロックＣレベル信号ＣＣＫは、セレクタ８に与えられ、サイクル１，２の２サイクル期間にわたり、図６６に示すようにＨレベルの制御クロック信号Ｃが出力され、更に、サイクル５，６の２サイクル期間にわたり、図６６に示すようにＨレベルの制御クロック信号Ｃが出力される。制御クロック信号ＡはＦＦ群Ａ９のフリップフロップに供給され、制御クロック信号ＣはＦＦ群Ｃ１１のフリップフロップに供給さる。
【０１１０】
図６６に示すタイミングチャートでは、キャプチャクロックとなる２番目の制御クロック信号Ａは、サイクル４において立ち上がる。最後のキャプチャクロックとなる３番目の制御クロック信号Ｃは、サイクル５において立ち上がる。サイクル４において立ち上がるキャプチャクロックとサイクル５において立ち上がる最後のキャプチャクロック間は、図６（ａ），（ｃ）のタイミング制約ｔＡＣを満たしている。
【０１１１】
このように、図５〜図７に示すタイミング制約を同時に満たすことができないパルス制御データが入力された場合には、制御信号切換信号生成部４は、パルス制御データに基づいてＬレベル及びＨレベルの制御信号切換信号ＰＢを順次出力する。これにより、第１制御信号生成部１４，１５の両方のクロックの組み合わせが出力されて、これらの２種類のクロックの組み合わせに従った遅延故障テストが実施される。
【０１１２】
上述したように、第１制御信号生成部１４は、ラウンチクロックと次のキャプチャクロックとの間のみでタイミング制約ｔＣＡを満たす第１のクロックの組み合わせを発生させている。従って、最終段のフリップフロップの出力から正常な出力が得られた場合でも、最終段のフリップフロップについては遅延故障の有無を判定することはできず、２段目のフリップフロップについてのみ遅延故障していないことの判定が可能である。
【０１１３】
一方、第２制御信号生成部１５は、次のキャプチャクロックと最後のキャプチャクロックとの間のみでタイミング制約ｔＡＣを満たす第２のクロックの組み合わせを発生させることができる。従って、最終段のフリップフロップの出力から正常な出力が得られた場合でも、２段目のフリップフロップについては遅延故障の有無を判定することはできず、最終段のフリップフロップについてのみ遅延故障していないことの判定が可能である。
【０１１４】
しかし、これらの第１，第２のクロックの組み合わせによる遅延故障の２つの判定結果を用いて、２段目及び最終段のフリップフロップが遅延故障していないことの判定が可能である。こうして、最終的に全ての期間を最も厳しいタイミング制約により遅延故障テストを実施することができる。
【０１１５】
このように、本実施の形態においては、周波数が異なる複数のクロックを用いる半導体集積回路における遅延故障テストにおいて、周波数が最も高いクロック以外のクロックに対応したラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させる場合には、本来のクロック幅期間だけＨレベル又はＬレベルを示す信号を発生させることで、適正なタイミング制約で本来と同等のパルス幅のラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを発生させることができる。これにより、遅延故障テストの確実性を向上させることができる。
【０１１６】
更に、周波数が異なる複数のクロックを用いる半導体集積回路における遅延故障テストにおいて、クロック間隔が最も厳しいタイミング制約を同時に満足できないクロックの組み合わせが生じた場合でも、複数のクロックの組み合わせを発生させることで、タイミング制約を満足する遅延故障テストを実施することができる。
【０１１７】
なお、上記実施の形態は、第１制御信号生成部１４及び第２制御信号生成部１５に代えて、パルス制御データに基づいて出力レベルの状態が遷移するステートマシンにより構成することも可能である。
【０１１８】
また、クロック信号Ｂ及びクロック信号Ｃのデューティー比（Ｈレベル期間とＬレベル期間の比率）は、１：１として説明したが、それ以外の場合でもよく、クロック信号Ａの１サイクル期間を単位としてデューティー比を変化させることができる。
【０１１９】
また、上記実施の形態においては、スキャンチェイン及びスキャンテストを可能にする回路を具備する半導体集積回路の例について説明したが、各群のフリップフロップにデータをセットするための適宜の入力手段を設ければ、スキャンチェイン及びスキャンテストを可能にする回路を設けていない半導体集積回路にも適用可能である。
【０１２０】
また、本発明は上述した９パターンのタイミング制約に限定されるものではなく、種々のタイミング制約に応じたラウンチクロック、キャプチャクロック及び最後のキャプチャクロックを生成することができることは明らかである。
【０１２１】
＜第２の実施の形態＞
図６７は、本発明の第２の実施の形態に係る半導体集積回路の構成を示すブロック図である。図６７及び図６８においてそれぞれ図１又は図２と同一の構成要素には同一符号を付して説明を省略する。図６８は、図６７中のサイクル制御部３ａの具体的な構成を示すブロック図である。図６９は、４つのフリップフロップに夫々ラウンチクロック、第１のキャプチャクロック、第２のキャプチャクロック、最後のキャプチャクロックを与えて遅延故障テストを行う場合の例を説明するためのブロック図である。図７０は、これらの４つの連続したクロック間のタイミング制約の例を説明するためのタイミングチャートである。
【０１２２】
図６９の例は、検査対象の４段のフリップフロップ中、初段と最終段のフリップフロップのみがスキャンチェインに接続されている例を示している。初段のフリップフロップに供給したラウンチクロックに応じた出力を最終段のフリップフロップから得るために、初段〜最終段の各フリップフロップに夫々ラウンチクロック、第１のキャプチャクロック、第２のキャプチャクロック及び最後のキャプチャクロックを与える必要がある。
【０１２３】
さらに、遅延故障テストでは、図７０に示すように、各クロック相互間の全てにおいてタイミング制約を満足したクロックを用いることで、有効なテスト結果を得ることができる。なお、図７０は、初段及び最終段のフリップフロップがＦＦ群Ａに属し、２段目のフリップフロップがＦＦ群Ｂに属し、３段目のフリップフロップがＦＦ群Ｃに属するものとした例である。
【０１２４】
しかし、図７０の各クロックは、例えば、単発でクロックを発生させた場合のように、立ち上がりエッジが非同期である。同一ＰＬＬ回路の出力を分周して各クロックを生成している場合のように、立ち上がりエッジが同期しているときには、図７０の各タイミング制約を同時に得ることはできない。そこで、本実施の形態においても、各クロック相互間の一部の箇所であって相互に異なる箇所においてタイミング制約を満足したクロックの組み合わせを複数用いることで、全てのクロック相互間においてタイミング制約を満足した遅延故障テストを可能にしている。
【０１２５】
また、本実施の形態においても、遅延故障テストにおいて、各制御クロック信号をその周波数に応じたパルス幅で各フリップフロップに供給することを可能にする。
【０１２６】
第１の実施の形態では、パルス制御データ数が９個の例を説明したが、本実施の形態は、パルス制御データ数が１２個の例について説明する。制御データレジスタ部１２ａは、１２個のパルス制御データを出力する。パルス制御データは、サイクル制御部３ａ及び制御信号切換信号生成部４ａに入力される。制御信号切換信号生成部４ａは、パルス制御データに基づき制御信号切換信号を出力する。
【０１２７】
第１制御信号生成部１４ａは、図５〜図７に示すタイミング制約ｔＡＡ〜ｔＣＣを同時に満足するクロックの組み合わせを発生させるための制御信号を出力すると共に、クロック間の一部の箇所ではタイミング制約を満足しないが、他の一部の箇所ではタイミング制約を満足するクロックの組み合わせを発生させるための制御信号も出力する。一方、第２制御信号生成部１５ａは、第１制御信号生成部１４ａにおいてクロック間の一部の箇所でタイミング制約を満足できないクロックの組み合わせに対して、その一部の箇所でタイミング制約を満足するクロックの組み合わせを発生させるための制御信号を出力する。その他の構成は、第１の実施の形態と同様である。
【０１２８】
図７１から図７８は、第１制御信号生成部１４ａ内の各テーブルの内、ラウンチクロック及び他の３つのキャプチャクロックの全てのクロック相互間において、タイミング制約を同時に満足することができないクロックの組み合わせに対応するテーブルを示す説明図である。また、図７９から図８６は、第２制御信号生成部１５ａ内の各テーブルの内容を示す説明図である。第２制御信号生成部１５ａは、第１制御信号生成部１４ａによってはタイミング制約を同時に満足することができないクロックの組み合わせに対して、第１制御信号生成部１４ａではタイミング制約を満足しない箇所においてタイミング制約を満足するクロックの組み合わせを生成するものである。
【０１２９】
図７１から図８６において、Ａ１〜Ｃ１、Ａ２〜Ｃ２、Ａ３〜Ｃ３及びＡ４〜Ｃ４はパルス制御データを示している。ここでは、Ａ１、Ｂ１及びＣ１は、夫々制御クロック信号Ａ〜Ｃをラウンチクロックとして出力するためのデータを示し、Ａ２、Ｂ２及びＣ２は、夫々制御クロック信号Ａ〜Ｃを第１のキャプチャクロックとして出力するためのデータを示し、Ａ３、Ｂ３及びＣ３は、夫々制御クロック信号Ａ〜Ｃを第２のキャプチャクロックとして出力するためのデータを示し、Ａ４、Ｂ４及びＣ４は、夫々制御クロック信号Ａ〜Ｃを最後のキャプチャクロックとして出力するためのデータを示している。
【０１３０】
ＰＢは、制御信号切換信号を示している。ＰＢがＬレベルの場合には、第１制御信号生成部１４ａの出力が選択され、ＰＢがＨレベルの場合には、第２制御信号生成部１５ａの出力が選択される。
【０１３１】
ＡＥＮは制御クロック信号Ａの出力を許可するクロックＡ制御信号を示し、ＢＣＫ，ＣＣＫは、夫々制御クロック信号Ｂ，Ｃの出力を規定するクロックＢレベル信号及びクロックＣレベル信号を示している。
【０１３２】
次に、このように構成された実施の形態の動作について説明する。
【０１３３】
第１の実施の形態と同様に、スキャンイネーブル入力がＬレベルになり、第１制御信号生成部１４ａにパルス制御データが入力されると、第１制御信号生成部１４ａは、パルス制御データに基づくテーブルを参照して、ラウンチクロック、第１のキャプチャクロック、第２のキャプチャクロック及び最後のキャプチャクロックを発生させるための制御信号を出力する。
【０１３４】
各クロック間の全箇所においてタイミング制約を同時に満足させることができるクロックの組み合わせについては、第１制御信号生成部１４ａは、ラウンチクロック、第１のキャプチャクロック、第２のキャプチャクロック及び最後のキャプチャクロックの各クロック間において、タイミング制約を満足するように、制御信号を発生する。
【０１３５】
一方、各クロック間の全箇所においてタイミング制約を同時に満足させることができない場合には、制御信号切換信号生成部４ａは、制御信号切換信号ＰＢによって第１制御信号生成部１４ａ及び第２制御信号生成部１５ａを制御して、相互に異なる２つのクロックの組み合わせを生成させる。
【０１３６】
図７１及び図７９は、第１の実施の形態と同様に、３つのクロックを発生させる例を示している。本実施の形態は４つのクロックを発生させることが可能であるが、パルス制御データの与え方によっては、３つの制御クロック信号のみを発生させることもできる。
【０１３７】
例えば、図７１及び図７９は、上述した図６３及び図６６に示す制御クロック信号Ａ〜Ｃを発生するためのものである。図７１は、第１制御信号生成部１４ａにおいて採用するテーブルであり、Ａ２，Ｃ１，Ｃ３のそれぞれが１のパルス制御データに対応したテーブルである。図７９は、このとき第２制御信号生成部１５ａが採用するテーブルを示している。この場合の動作は第１の実施の形態と同様であり、説明を省略する。
【０１３８】
次に、第１制御信号生成部１４ａに、図６に示すタイミング制約ｔＡＣ、ｔＣＡ及びｔＡＣを連続して満たすラウンチクロック、第１のキャプチャクロック、第２のキャプチャクロック及び最後のキャプチャクロックを発生させるためのパルス制御データが入力されたものとする。即ち、この場合には、Ａ１，Ａ３，Ｃ２，Ｃ４のそれぞれが１でＡ２，Ａ４，Ｂ１，Ｂ２，Ｂ３，Ｂ４，Ｃ１，Ｃ３のそれぞれが０である。この場合には、スキャンイネーブル入力がＬレベルになると、第１制御信号生成部１４ａは、パルス制御データに応じて、図７２のテーブルを参照し、テーブルの出力パターンのデータをサイクルに合わせて出力する。
【０１３９】
しかし、第２のキャプチャクロックとなる３番目の制御クロック信号Ａは、サイクル３で立ち上がり、最後のキャプチャクロックとなる４番目の制御クロック信号Ｃは、サイクル６で立ち上がる。このため、ラウンチクロックと第１のキャプチャクロック間は、タイミング制約ｔＡＣを満たすことができ、同様に、第１のキャプチャクロックと第２のキャプチャクロック間は、タイミング制約ｔＣＡを満たすことができる。しかし、第２のキャプチャクロックと最後のキャプチャクロック間は、タイミング制約ｔＡＣを満たすことができない。
【０１４０】
タイミング制約ｔＡＣを満たすことができないのは、制御クロック信号Ｃの周期が４サイクルのため、サイクル２で発生した第１のキャプチャクロックは、サイクル５においてクロックが完了するためである。よって、最後のキャプチャクロックとなる制御クロック信号Ｃは、サイクル６までクロックの発生を待つ必要がある。
【０１４１】
この場合には、制御信号切換信号生成部４ａは、パルス制御データに基づいてＨレベルを出力する。また、第２制御信号生成部１５ａにおいて図８０に示すテーブルを採用する。図８０に示すテーブルを用いると、３番目の制御クロック信号Ａは、サイクル５で立ち上がり、最後のキャプチャクロックとなる４番目の制御クロック信号Ｃは、サイクル６で立ち上がる。このため、ラウンチクロックと第１のキャプチャクロック間は、タイミング制約ｔＡＣを満たすことができ、同様に、第２のキャプチャクロックと最後のキャプチャクロック間は、タイミング制約ｔＡＣを満たすことができる。なお、第１のキャプチャクロックと第２のキャプチャクロック間は、タイミング制約ｔＣＡを満たすことができない。
【０１４２】
このように、図５〜図７に示すタイミング制約を同時に満たすことができないパルス制御データが入力された場合には、制御信号切換信号生成部４ａは、パルス制御データに基づいてＬレベル及びＨレベルの制御信号切換信号ＰＢを順次出力する。これにより、第１制御信号生成部１４ａ，１５ａから両方のクロックの組み合わせが出力されて、これらの２種類のクロックの組み合わせに従った遅延故障テストが実施される。
【０１４３】
上述したように、第１制御信号生成部１４ａは、ラウンチクロックと第１のキャプチャクロックとの間及び第１のキャプチャクロックと第２のキャプチャクロックとの間において、夫々タイミング制約ｔＡＣ及びｔＣＡを満たす第１のクロックの組み合わせを発生させている。従って、最終段のフリップフロップの出力から正常な出力が得られた場合でも、最終段のフリップフロップについては遅延故障の有無を判定することはできず、２段目及び３段目のフリップフロップについてのみ遅延故障していないことの判定が可能である。
【０１４４】
一方、第２制御信号生成部１５ａは、ラウンチクロックと第１のキャプチャクロックとの間及び第２のキャプチャクロックと最後のキャプチャクロックとの間において、夫々タイミング制約ｔＡＣ及びｔＡＣを満たす第２のクロックの組み合わせを発生させることができる。従って、最終段のフリップフロップの出力から正常な出力が得られた場合でも、３段目のフリップフロップについては遅延故障の有無を判定することはできず、２段目及び最終段のフリップフロップについてのみ遅延故障していないことの判定が可能である。
【０１４５】
しかし、これらの第１，第２のクロックの組み合わせによる遅延故障の２つの判定結果を用いて、２段目、３段目及び最終段のフリップフロップが遅延故障していないことの判定が可能である。こうして、最終的に全ての期間を最も厳しいタイミング制約により遅延故障テストを実施することができる。
【０１４６】
同様に、図７３では、第２のキャプチャクロックとなる３番目の制御クロック信号Ａは、サイクル４で立ち上がり、最後のキャプチャクロックとなる４番目の制御クロック信号Ｃは、サイクル７で立ち上がる。このため、第２のキャプチャクロックと最後のキャプチャクロック間において、タイミング制約を満足していない。
【０１４７】
ここで、図８１に示すように、サイクル６において第２のキャプチャクロックを立ち上げるテーブルを第２制御信号生成部１５ａに用意する。これにより、全ての期間を最も厳しいタイミング制約によって遅延故障テストを実施することができる。
【０１４８】
同様に、図７４では、第２のキャプチャクロックとなる３番目の制御クロック信号Ａは、サイクル３で立ち上がり、最後のキャプチャクロックとなる４番目の制御クロック信号Ｃは、サイクル５で立ち上がる。このため、第２のキャプチャクロックと最後のキャプチャクロック間において、タイミング制約を満足していない。
【０１４９】
ここで、図８２に示すように、サイクル４において第２のキャプチャクロックを立ち上げるテーブルを第２制御信号生成部１５ａに用意する。これにより、全ての期間を最も厳しいタイミング制約によって遅延故障テストを実施することができる。
【０１５０】
同様に、図７５では、第１のキャプチャクロックとなる２番目の制御クロック信号Ａは、サイクル２で立ち上がり、第２のキャプチャクロックとなる３番目の制御クロック信号Ｃは、サイクル５で立ち上がる。このため、第１のキャプチャクロックと第２のキャプチャクロック間において、タイミング制約を満足していない。
【０１５１】
ここで、図８３に示すように、サイクル４において第１のキャプチャクロックを立ち上げるテーブルを第２制御信号生成部１５ａに用意する。これにより、全ての期間を最も厳しいタイミング制約によって遅延故障テストを実施することができる。
【０１５２】
同様に、図７６では、第１のキャプチャクロックとなる２番目の制御クロック信号Ａは、サイクル２で立ち上がり、第２のキャプチャクロックとなる３番目の制御クロック信号Ｃは、サイクル５で立ち上がる。このため、第１のキャプチャクロックと第２のキャプチャクロック間において、タイミング制約を満足していない。
【０１５３】
ここで、図８４に示すように、サイクル４において第１のキャプチャクロックを立ち上げるテーブルを第２制御信号生成部１５ａに用意する。これにより、全ての期間を最も厳しいタイミング制約によって遅延故障テストを実施することができる。
【０１５４】
同様に、図７７では、第１のキャプチャクロックとなる２番目の制御クロック信号Ａは、サイクル２で立ち上がり、第２のキャプチャクロックとなる３番目の制御クロック信号Ｃは、サイクル５で立ち上がる。このため、第１のキャプチャクロックと第２のキャプチャクロック間において、タイミング制約を満足していない。
【０１５５】
ここで、図８５に示すように、サイクル４において第１のキャプチャクロックを立ち上げるテーブルを第２制御信号生成部１５ａに用意する。これにより、全ての期間を最も厳しいタイミング制約によって遅延故障テストを実施することができる。
【０１５６】
同様に、図７８では、第２のキャプチャクロックとなる３番目の制御クロック信号Ａは、サイクル６で立ち上がり、最後のキャプチャクロックとなる４番目の制御クロック信号Ｃは、サイクル９で立ち上がる。このため、第２のキャプチャクロックと最後のキャプチャクロック間において、タイミング制約を満足していない。
【０１５７】
ここで、図８６に示すように、サイクル８において第２のキャプチャクロックを立ち上げるテーブルを第２制御信号生成部１５ａに用意する。これにより、全ての期間を最も厳しいタイミング制約によって遅延故障テストを実施することができる。
【０１５８】
このように、本実施の形態においては、第１の実施の形態と同様に、周波数が異なる複数のクロックを用いる半導体集積回路における遅延故障テストにおいて、周波数が最も高いクロック以外のクロックに対応したラウンチクロック、第１のキャプチャクロック、第２のキャプチャクロック及び最後のキャプチャクロックを発生させる場合には、本来のクロック幅期間だけＨレベル又はＬレベルを示す信号を発生させることで、適正なタイミング制約で本来と同等のパルス幅のラウンチクロック、第１のキャプチャクロック、第２のキャプチャクロック及び最後のキャプチャクロックを発生させることができる。これにより、遅延故障テストの確実性を向上させることができる。
【０１５９】
更に、周波数が異なる複数のクロックを用いる半導体集積回路における遅延故障テストにおいて、クロック間隔が最も厳しいタイミング制約を同時に満足できないクロックの組み合わせが生じた場合でも、複数のクロックの組み合わせを発生させることで、タイミング制約を満足する遅延故障テストを実施することができる。
【０１６０】
なお、本実施の形態においては、１つのラウンチクロックに対して２つのキャプチャクロック及び１つの最後のキャプチャクロックを生成する例を説明したが、１つのラウンチクロックに対して３つ以上のキャプチャクロック及び１つの最後のキャプチャクロックを生成する場合にも同様に適用可能である。
【０１６１】
＜第３の実施の形態＞
図８７は、第３の実施の形態に係る半導体集積回路装置の構成を示すブロック図である。図８７において図１と同一の構成要素には同一符号を付して説明を省略する。
【０１６２】
半導体集積回路装置２４には、ＰＬＬ回路１及びＰＬＬ回路２５の２つの独立したＰＬＬ回路が構成されている。ＰＬＬ回路１及びＰＬＬ回路２５のそれぞれのクロック出力に同期の関係はない。この場合には、図８７に示すようにＰＬＬ回路１及びＰＬＬ回路２５に、それぞれ独立したＰＬＬパルス制御部を設ける。
【０１６３】
ＰＬＬパルス制御部２ｂ，２ｂ１は、いずれもＰＬＬパルス制御部２と同様の構成である。また、制御信号切換信号生成部４ｂ，４ｂ１及び制御データレジスタ部１２ｂ，１２ｂ１も、それぞれ制御信号切換信号生成部４及び制御データレジスタ部１２と同様の構成である。
【０１６４】
ＰＬＬ回路２５は、所定周波数のクロック信号Ｄを発生する。ＦＦ群Ｄ２６は、クロック信号Ｄに基づいて駆動されるフリップフロップ群である。ＦＦ群Ｅ２７は、クロック信号Ｅに基づいて駆動されるフリップフロップ群である。例えば、クロック信号Ｅは、クロック信号Ｄの１／８の周波数のクロックである。また、クロック信号ＤとＰＬＬパルス制御部２ｂ１から出力される制御クロック信号Ｄは、図示しないセレクタにより出力を切り換えられて、ＦＦ群Ｄ２６に入力される。同様に、クロック信号ＥとＰＬＬパルス制御部２ｂ１から出力される制御クロック信号Ｅは、図示しないセレクタにより出力を切り換えられて、ＦＦ群Ｅ２７に入力される。
【０１６５】
このように、本実施の形態においては、２つのＰＬＬ回路それぞれに、第１又は第２の実施の形態と同様のＰＬＬパルス制御部を採用する。これにより、周波数が異なる複数のクロックを用いる遅延故障テストにおいて、本来と同等のパルス幅でタイミング制約を満足したラウンチクロック及び２以上のキャプチャクロックを発生させることができ、遅延故障テストの確実性を向上させることができる。
【０１６６】
また、本実施の形態においては、２つのＰＬＬ回路について説明したが、３つ以上のＰＬＬ回路が存在しても、それぞれのＰＬＬ回路に対して、独立したＰＬＬパルス制御部を設けることで、第１の実施の形態と同様の効果を有する。
【０１６７】
＜第４の実施の形態＞
図８８は、第４の実施の形態に係る半導体集積回路装置の構成を示すブロック図である。図８８において図８７と同一の構成要素には同一符号を付して説明を省略する。
【０１６８】
半導体集積回路装置２４ｃには、ＰＬＬ回路１及びＰＬＬ回路２５の２つの独立したＰＬＬ回路が構成されている。ＰＬＬ回路１及びＰＬＬ回路２５は、それぞれのクロック出力に同期の関係はないが、ＰＬＬ回路１からのクロックによって動作するＦＦ群Ａ９〜Ｃ１１とＰＬＬ回路２５からのクロックによって動作するＦＦ群Ｄ２６，Ｅ２７とは、比較的近い周波数のクロックで動作する。この場合においては、２つのＰＬＬ回路１，２５に対して１つのＰＬＬパルス制御部２ｃを用いてもよい。
【０１６９】
なお、ＰＬＬパルス制御部２ｃ、制御信号切換信号生成部４ｃ及び制御データレジスタ部１２ｃは、それぞれＰＬＬパルス制御部２、制御信号切換信号生成部４及び制御データレジスタ部１２と同様の構成である。  ＦＦ群Ａ９〜Ｃ１１とＦＦ群Ｄ２６，Ｅ２７とでクロックの周波数が近い場合には、共通のクロック制御信号による遅延故障テストが可能である。
【０１７０】
このように、本実施の形態においては、２つのＰＬＬ回路に、第１又は第２の実施の形態と同様の１つのＰＬＬパルス制御部を採用する。これにより、本来と同等のパルス幅でタイミング制約を満足したラウンチクロック及び２以上のキャプチャクロックを発生させることができ、遅延故障テストの確実性を向上させることができる。この場合、ＰＬＬパルス制御部２ｃの制御はＰＬＬ回路１又はＰＬＬ回路２５の何れか一方のクロックを使用する。従って、ＦＦ群Ａ９，Ｂ１０，Ｃ１１とＦＦ群Ｄ２６，Ｆ２７にまたがったパスの遅延故障テストは不要であるが、本実施の形態の構成により遅延故障テストを実施することが可能である。
【０１７１】
また、遅延故障テスト時に同じような周波数でテストするＦＦ群を有する２つのＰＬＬ回路に対して、１つのＰＬＬパルス制御部を設けるため、２つのＰＬＬパルス制御部を設ける場合よりも回路規模を縮小できる。
【０１７２】
また、本実施の形態においては、２つのＰＬＬ回路について説明したが、遅延故障テスト時に同じような周波数でテストするＦＦ群を有するＰＬＬ回路が３つ以上存在する場合にも、１つのＰＬＬパルス制御回路によって遅延故障テストを実施することが可能である。
【０１７３】
本発明は、上述した実施の形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
【図面の簡単な説明】
【０１７４】
【図１】本発明の第１の実施の形態に係る半導体集積回路を示すブロック図。
【図２】図１中のサイクル制御部３の具体的な構成を示すブロック図。
【図３】図３は図１の半導体集積回路上に構成される素子を説明するためのブロック図。
【図４】図３中のＦＦ群Ａ９〜ＦＦ群Ｃ１１において用いるクロック信号Ａ〜Ｃを示すタイミングチャート。
【図５】各信号パスのタイミング制約を説明するためのタイミングチャート。
【図６】各信号パスのタイミング制約を説明するためのタイミングチャート。
【図７】各信号パスのタイミング制約を説明するためのタイミングチャート。
【図８】遅延故障テスト時に３つの連続したクロックを必要とする例を説明するためのブロック図。
【図９】遅延故障テスト時に３つの連続したクロック間のタイミング制約の例を説明するためのタイミングチャート。
【図１０】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図１１】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図１２】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図１３】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図１４】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図１５】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図１６】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図１７】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図１８】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図１９】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図２０】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図２１】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図２２】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図２３】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図２４】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図２５】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図２６】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図２７】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図２８】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図２９】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図３０】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図３１】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図３２】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図３３】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図３４】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図３５】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図３６】第１制御信号生成部１４内の各テーブルの内容を示す説明図。
【図３７】第１の実施の形態の動作を説明するためのタイミングチャート。
【図３８】第１の実施の形態の動作を説明するためのタイミングチャート。
【図３９】第１の実施の形態の動作を説明するためのタイミングチャート。
【図４０】第１の実施の形態の動作を説明するためのタイミングチャート。
【図４１】第１の実施の形態の動作を説明するためのタイミングチャート。
【図４２】第１の実施の形態の動作を説明するためのタイミングチャート。
【図４３】第１の実施の形態の動作を説明するためのタイミングチャート。
【図４４】第１の実施の形態の動作を説明するためのタイミングチャート。
【図４５】第１の実施の形態の動作を説明するためのタイミングチャート。
【図４６】第１の実施の形態の動作を説明するためのタイミングチャート。
【図４７】第１の実施の形態の動作を説明するためのタイミングチャート。
【図４８】第１の実施の形態の動作を説明するためのタイミングチャート。
【図４９】第１の実施の形態の動作を説明するためのタイミングチャート。
【図５０】第１の実施の形態の動作を説明するためのタイミングチャート。
【図５１】第１の実施の形態の動作を説明するためのタイミングチャート。
【図５２】第１の実施の形態の動作を説明するためのタイミングチャート。
【図５３】第１の実施の形態の動作を説明するためのタイミングチャート。
【図５４】第１の実施の形態の動作を説明するためのタイミングチャート。
【図５５】第１の実施の形態の動作を説明するためのタイミングチャート。
【図５６】第１の実施の形態の動作を説明するためのタイミングチャート。
【図５７】第１の実施の形態の動作を説明するためのタイミングチャート。
【図５８】第１の実施の形態の動作を説明するためのタイミングチャート。
【図５９】第１の実施の形態の動作を説明するためのタイミングチャート。
【図６０】第１の実施の形態の動作を説明するためのタイミングチャート。
【図６１】第１の実施の形態の動作を説明するためのタイミングチャート。
【図６２】第１の実施の形態の動作を説明するためのタイミングチャート。
【図６３】第１の実施の形態の動作を説明するためのタイミングチャート。
【図６４】図６３中の制御クロック信号Ａ〜Ｃのタイミング制約を説明するためのタイミングチャート。
【図６５】第２制御信号生成部１５内のテーブルの内容を示す説明図。
【図６６】第１の実施の形態の動作を説明するためのタイミングチャート。
【図６７】本発明の第２の実施の形態に係る半導体集積回路を示すブロック図。
【図６８】図６７中のサイクル制御部３aの具体的な構成を示すブロック図。
【図６９】遅延故障テスト時に４つの連続したクロックを必要とする例を説明するためのブロック図。
【図７０】遅延故障テスト時に４つの連続したクロック間のタイミング制約の例を説明するためのタイミングチャート。
【図７１】第１制御信号生成部１４ａ内の各テーブルの内容を示す説明図。
【図７２】第１制御信号生成部１４ａ内の各テーブルの内容を示す説明図。
【図７３】第１制御信号生成部１４ａ内の各テーブルの内容を示す説明図。
【図７４】第１制御信号生成部１４ａ内の各テーブルの内容を示す説明図。
【図７５】第１制御信号生成部１４ａ内の各テーブルの内容を示す説明図。
【図７６】第１制御信号生成部１４ａ内の各テーブルの内容を示す説明図。
【図７７】第１制御信号生成部１４ａ内の各テーブルの内容を示す説明図。
【図７８】第１制御信号生成部１４ａ内の各テーブルの内容を示す説明図。
【図７９】第２制御信号生成部１５ａ内の各テーブルの内容を示す説明図。
【図８０】第２制御信号生成部１５ａ内の各テーブルの内容を示す説明図。
【図８１】第２制御信号生成部１５ａ内の各テーブルの内容を示す説明図。
【図８２】第２制御信号生成部１５ａ内の各テーブルの内容を示す説明図。
【図８３】第２制御信号生成部１５ａ内の各テーブルの内容を示す説明図。
【図８４】第２制御信号生成部１５ａ内の各テーブルの内容を示す説明図。
【図８５】第２制御信号生成部１５ａ内の各テーブルの内容を示す説明図。
【図８６】第２制御信号生成部１５ａ内の各テーブルの内容を示す説明図。
【図８７】本発明の第３の実施の形態に係る半導体集積回路装置を示すブロック図。
【図８８】本発明の第４の実施の形態に係る半導体集積回路装置を示すブロック図。
【符号の説明】
【０１７５】
１…ＰＬＬ回路、２，２ａ，２ｂ，２ｂ１，２ｃ…ＰＬＬパルス制御部、３，３ａ…サイクル制御部、４，４ａ，４ｂ，４ｂ１，４ｃ…制御信号切換信号生成部、５…アンド回路、６〜８…セレクタ、９…ＦＦ群Ａ、１０…ＦＦ群Ｂ、１１…ＦＦ群Ｃ、１２，１２ａ，１２ｂ，１２ｂ１，１２ｃ…制御データレジスタ部、１３…カウンタ、１４，１４ａ…第１制御信号生成部、１５，１５ａ…第２制御信号生成部、１６〜１８…セレクタ、１９〜２１…フリップフロップ、２２…１／２分周期、２３…１／４分周期、２４…半導体集積回路装置、２５…ＰＬＬ回路、２６…ＦＦ群Ｄ、２７…ＦＦ群Ｅ。  
【図１】
2008300799.tif 000003
【図２】
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【図３】
2008300799.tif 000005
【図４】
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【図５】
2008300799.tif 000007
【図６】
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【図７】
2008300799.tif 000009
【図８】
2008300799.tif 000010
【図９】
2008300799.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2008300799.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
2008300799.tif 000040
【図３９】
2008300799.tif 000041
【図４０】
2008300799.tif 000042
【図４１】
2008300799.tif 000043
【図４２】
2008300799.tif 000044
【図４３】
2008300799.tif 000045
【図４４】
2008300799.tif 000046
【図４５】
2008300799.tif 000047
【図４６】
2008300799.tif 000048
【図４７】
2008300799.tif 000049
【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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【図８８】
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