(57)【要約】【課題】フラッシュ型のＡ／Ｄ変換器において回路規模および消費電力の低減を図る。【解決手段】閾値電圧を異ならせた複数の比較用トランジスタＮ０〜Ｎｎを並列に並べて、複数の比較用トランジスタＮ０〜Ｎｎの各ゲートにアナログ入力信号Ｖｉｎを供給し、各比較用トランジスタＮ０〜Ｎｎの出力をラッチした各ラッチ回路Ｌ０〜Ｌｎの出力信号をエンコードすることによってデジタル出力信号を得ることにより、少なくとも２つのトランジスタから成るコンパレータを並列に接続する従来例に比べて、トランジスタの使用数が半分で済むようにし、しかも基準電圧発生回路を設ける必要もなくす。【選択図】        図１
2008258788.tif 000002
【特許請求の範囲】
【請求項１】
閾値電圧が互いに異なっていて、各々のゲートに同じアナログ入力信号を供給するように成された複数の比較用トランジスタと、
上記複数の比較用トランジスタに対してそれぞれ対として設けられ、各々のゲートにリセット信号を供給するように成された複数のリセット用トランジスタと、
上記複数の比較用トランジスタの出力に基づきラッチされ、上記複数のリセット用トランジスタの出力に基づきリセットされる複数のラッチ回路と、
上記複数のラッチ回路の出力信号をエンコードしてデジタル出力信号を得るエンコーダとを備えたことを特徴とするアナログ−デジタル変換器。
【請求項２】
上記複数の比較用トランジスタはＭＯＳトランジスタであり、上記ＭＯＳトランジスタに関する回路パラメータを異ならせることによって、上記複数の比較用トランジスタの閾値電圧を異ならせたことを特徴とする請求項１に記載のアナログ−デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はアナログ−デジタル変換器に関し、特に、フラッシュ型のＡ／Ｄ変換器に用いて好適なものである。
【背景技術】
【０００２】
近年、アナログ−デジタル混載のシステムＬＳＩにおけるアナログ回路の低電圧化の進展に伴って、オペアンプを使用しないＡ／Ｄ変換器の開発が盛んに行われている。その代表例にフラッシュ型（並列型）のＡ／Ｄ変換器がある。フラッシュ型は、図２に示すように、多数のコンパレータ５１を並列に並べて、アナログ入力信号の電圧値Ｖｉｎを複数の基準電圧値ＶＲ０〜ＶＲｎと一斉に比較し、アナログ入力電圧Ｖｉｎがどの基準電圧ＶＲ０〜ＶＲｎと一致するかを一瞬のうちに判定していくものである（例えば、特許文献１，２参照）。
【特許文献１】特開平９−８３３１６号公報
【特許文献２】特開平９−８３３６９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
フラッシュ型のＡ／Ｄ変換器は、アナログ入力信号のレベルを一発の動作で判定するため、高速化には向いている。しかしながら、図２に示すように、多数のコンパレータ５１を設けるとともに、複数の抵抗Ｒを直列に接続した基準電圧発生回路５２も設ける必要がある。例えば１０ビットでは１０２３個のコンパレータ５１と１０２３個の抵抗Ｒとが必要で、２つの入力を比較するコンパレータ５１は少なくとも４個のトランジスタを組み合わせた構成であるため、最低でも４０９２個ものトランジスタが必要となる。そのため、回路規模および消費電力が増大するという問題があった。
【０００４】
本発明は、このような問題を解決するために成されたものであり、フラッシュ型のＡ／Ｄ変換器において回路規模および消費電力の低減を図ることを目的とする。
【課題を解決するための手段】
【０００５】
上記した課題を解決するために、本発明では、比較用トランジスタとリセット用トランジスタとラッチ回路とで１組の回路を構成し、この回路を複数組設け、複数の比較用トランジスタの閾値電圧を互いに異ならせる。そして、複数の比較用トランジスタの各ゲートに同じアナログ入力信号を供給し、各比較用トランジスタの出力をラッチした各ラッチ回路の出力信号をエンコードすることによってデジタル出力信号を得るようにしている。また、各リセット用トランジスタの出力に基づき各ラッチ回路をリセットすることにより、ラッチ回路に対してリフレッシュをかけている。
【発明の効果】
【０００６】
このように構成した本発明によれば、ゲートに供給されるアナログ入力電圧が閾値電圧より小さい比較用トランジスタはオフ、閾値電圧より大きい比較用トランジスタはオンとなり、各比較用トランジスタの出力が各ラッチ回路にラッチされる。これにより、どの比較用トランジスタがオフまたはオンとなるかによってアナログ入力信号の電圧レベルが判定され、その電圧レベルに応じたデジタル出力信号がラッチ回路から得られるようになる。したがって、少なくとも２つのトランジスタから成るコンパレータを並列に接続する従来例に比べて、電圧レベル判定用のトランジスタの使用数は半分で済む。このため、回路規模および消費電力の低減を図ることができる。
【発明を実施するための最良の形態】
【０００７】
以下、本発明の一実施形態を図面に基づいて説明する。図１は、本実施形態によるフラッシュ型Ａ／Ｄ変換器の構成例を示す図である。図１において、Ｎ０，Ｎ１，・・・，Ｎｎは複数の比較用トランジスタであり、それぞれの閾値電圧が互いに異なっていて、各々のゲートに同じアナログ入力信号Ｖｉｎが供給されるようになっている。
【０００８】
これら複数の比較用トランジスタＮ０〜Ｎｎは、電源ＶＤＤとグランドＧＮＤとの間に並列に接続されている。ここで、複数の比較用トランジスタＮ０〜ＮｎはＮチャネルＭＯＳトランジスタで構成されている。また、各比較用トランジスタＮ０〜Ｎｎの閾値電圧は、当該トランジスタに関する回路パラメータ、例えばゲート長Ｌやゲート幅Ｗを異ならせることによって調整している。
【０００９】
各比較用トランジスタＮ０〜Ｎｎの閾値電圧をそれぞれＶＴ０，ＶＴ１，・・・，ＶＴｎとした場合、例えばＶＴ０＜ＶＴ１＜・・・＜ＶＴｎとなるように各比較用トランジスタＮ０〜Ｎｎの閾値電圧を調整する。そして、このように閾値電圧を異ならせた比較用トランジスタＮ０〜Ｎｎの各ゲートに同じアナログ入力信号Ｖｉｎを供給する。このようにすると、ゲートに供給されるアナログ入力信号Ｖｉｎの電圧が閾値電圧より小さい比較用トランジスタはオフ、閾値電圧より大きい比較用トランジスタはオンとなる。
【００１０】
また、ＮＲ０，ＮＲ１，・・・，ＮＲｎは複数のリセット用トランジスタであり、各々のゲートに同じリセット信号ＶＲが供給されるようになっている。これら複数のリセット用トランジスタＮＲ０〜ＮＲｎの閾値電圧は略同じである。このため、リセット信号ＶＲが入力されると、全てのリセット用トランジスタＮＲ０〜ＮＲｎが同時にオンとなる。
【００１１】
この複数のリセット用トランジスタＮＲ０〜ＮＲｎは、複数の比較用トランジスタＮ０〜Ｎｎに対してそれぞれ対として設けられており、複数の比較用トランジスタＮ０〜Ｎｎと同様に電源ＶＤＤとグランドＧＮＤとの間に並列に接続されている。このリセット用トランジスタＮＲ０〜ＮＲｎも、ＮチャネルＭＯＳトランジスタで構成されている。
【００１２】
Ｌ０，Ｌ１，・・・，Ｌｎはラッチ回路であり、２つのＰチャネルＭＯＳトランジスタをクロスカップル接続して構成されている。各ラッチ回路Ｌ０〜Ｌｎは、各比較用トランジスタＮ０〜Ｎｎおよび各リセット用トランジスタＮＲ０〜ＮＲｎと電源ＶＤＤとの間にそれぞれ接続されている。すなわち、本実施形態では、１つの比較用トランジスタと１つのリセット用トランジスタと１つのラッチ回路とで１組の回路を構成し、この回路を複数組並列に設けている。
【００１３】
ラッチ回路Ｌ０〜Ｌｎは、複数の比較用トランジスタＮ０〜Ｎｎの出力に基づきラッチされ、複数のリセット用トランジスタＮＲ０〜ＮＲｎの出力に基づきリセットされる。すなわち、複数の比較用トランジスタＮ０〜Ｎｎのうち、そのゲートに供給されるアナログ入力信号Ｖｉｎが閾値電圧より大きくてオンとなった比較用トランジスタに対応して設けられているラッチ回路はハイレベルの信号をラッチする。また、ゲートに供給されるアナログ入力信号Ｖｉｎの電圧が閾値電圧より小さくてオフとなった比較用トランジスタに対応して設けられているラッチ回路はロウレベルの信号をラッチする。
【００１４】
また、ラッチ回路Ｌ０〜Ｌｎは、リセット信号ＶＲが各リセット用トランジスタＮＲ０〜ＮＲｎのゲートに入力される都度、ロウレベルにリセットされる。リセット信号ＶＲは非常に短い間隔で連続的に入力される。このため、ラッチ回路Ｌ０〜Ｌｎも非常に短い間隔で繰り返しリセットされる。これにより、アナログ入力信号Ｖｉｎに応じたラッチ動作と、リセット信号ＶＲに応じたリセット動作とが非常に短い間隔で繰り返し実行され、この繰り返し動作の中でラッチ回路Ｌ０〜Ｌｎにラッチされた信号が順次エンコーダ１０に出力されるようになっている。
【００１５】
エンコーダ１０は、各ラッチ回路Ｌ０〜Ｌｎの出力信号をエンコードしてデジタル出力信号を得る。すなわち、各ラッチ回路Ｌ０〜Ｌｎより出力される信号の電圧値Ｖ０〜Ｖｎは、比較用トランジスタＮ０〜Ｎｎがオンかオフかによってハイレベルまたはロウレベルの何れかとなっている。エンコーダ１０は、各ラッチ回路Ｌ０〜Ｌｎの出力信号のどの電圧値がハイレベルでどの電圧値がロウレベルとなっているかに応じて、所定ビットのデジタル信号を発生する。
【００１６】
以上詳しく説明したように、本実施形態では、閾値電圧を異ならせた複数の比較用トランジスタＮ０〜Ｎｎを並列に並べて、複数の比較用トランジスタＮ０〜Ｎｎの各ゲートに同じアナログ入力信号Ｖｉｎを供給し、各比較用トランジスタＮ０〜Ｎｎの出力信号をエンコードすることによってデジタル出力信号を得るようにしている。このような構成によれば、少なくとも２つのトランジスタから成るコンパレータを並列に接続する従来のフラッシュ型Ａ／Ｄ変換器に比べて、トランジスタの使用数は半分で済み、基準電圧発生回路も設ける必要がない。このため、回路規模および消費電力の低減を図ることができる。
【００１７】
また、本実施形態では、各比較用トランジスタＮ０〜Ｎｎの出力を各ラッチ回路Ｌ０〜Ｌｎでいったんラッチし、各ラッチ回路Ｌ０〜Ｌｎの出力信号をエンコードするようにして、各ラッチ回路Ｌ０〜Ｌｎを一定時間毎にリフレッシュしている。これにより、比較用トランジスタＮ０〜Ｎｎの何れか（アナログ入力信号Ｖｉｎの電圧が閾値電圧より大きくてオンになっているもの）からハイレベルの信号が常にエンコーダ１０に入力されて電力が消費される状態を回避できるので、消費電力をより一層低減することができる。
【００１８】
なお、上記実施形態では、複数の比較用トランジスタＮ０〜ＮｎとしてＮチャネルＭＯＳトランジスタを用いる例について説明したが、ＰチャネルＭＯＳトランジスタとしても良い。この場合におけるＰＭＯＳトランジスタの閾値電圧も、当該トランジスタに関する回路パラメータ、例えばゲート長Ｌやゲート幅Ｗを異ならせることによって調整することが可能である。または、ＰチャネルＭＯＳトランジスタのバックゲートに供給する電圧値を異ならせることによって、各トランジスタの閾値電圧を異ならせるようにすることも可能である。
【００１９】
その他、上記実施形態は、何れも本発明を実施するにあたっての具体化の一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその精神、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【産業上の利用可能性】
【００２０】
本発明は、複数のトランジスタによってアナログ入力信号の電圧値を複数の異なる電圧値と一斉に比較するフラッシュ型のＡ／Ｄ変換器に用いて好適なものである。
【図面の簡単な説明】
【００２１】
【図１】本実施形態によるフラッシュ型Ａ／Ｄ変換器の構成例を示す図である。
【図２】従来のフラッシュ型Ａ／Ｄ変換器の構成を示す図である。
【符号の説明】
【００２２】
Ｎ０〜Ｎｎ  比較用トランジスタ
ＮＲ０〜ＮＲｎ  リセット用トランジスタ
Ｌ０〜Ｌｎ  ラッチ回路
１０  エンコーダ
１１  基準電圧発生回路
【図１】
2008258788.tif 000003
【図２】
2008258788.tif 000004