(57)【要約】【課題】  ダイシング等で半導体ウエハから切り出された回路チップ（半導体チップ）に生じ易い「基板外縁のマイクロクラック」による回路チップの割れや破砕の発生を抑制すること。【解決手段】  回路チップの半導体基板の主面を、その輪郭がその主面内において延在方向が曲線のみを介して変化するように形成することで、半導体基板の側面における稜線の発生を抑え、半導体基板の主面や側面に加わる衝撃を半導体基板全体に分散させる。半導体ウエハから斯様な半導体基板を切り出す工程にはドライエッチングを用い、側面の傾斜を抑える。また、半導体基板の主面に形成される電気回路及びこれに接続される電極の構造の形状並びに配置は、上記主面形状に合わせて最適化される。【選択図】  図１
2008217384.tif 000002
【特許請求の範囲】
【請求項１】
一対の主面と該一対の主面の間に介在する側壁とを備えた半導体基板、
前記一対の主面の一方に形成された電気回路、及び
前記一対の主面のいずれか一方又は両方に形成され且つ前記電気回路に夫々接続される複数の導体層を備え
前記半導体基板の前記主面の各々は、該主面内における延在方向が曲線のみを介して変化する輪郭を有することを特徴とする回路チップ。
【請求項２】
前記半導体基板主面の各々の前記輪郭は、少なくとも一つの直線と該直線の両端から夫々延在する少なくとも一つの曲線とにより構成されていることを特徴とする請求項１記載の回路チップ。
【請求項３】
前記半導体基板主面の各々の前記輪郭は、４本の前記直線と、該直線の隣接し合う各一対の間に各々延在する４本の前記曲線とにより、矩形状に構成されていることを特徴とする請求項２記載の回路チップ。
【請求項４】
前記半導体基板主面の各々の前記輪郭は、連続的に延在する曲線により円形又は楕円形に形成されていることを特徴とする請求項１記載の回路チップ。
【請求項５】
前記半導体基板主面の各々の前記輪郭には、異なる方向に延在する一対の直線が交差する角が形成されないことを特徴とする請求項１記載の回路チップ。
【請求項６】
前記半導体基板の前記側壁の延在方向は、前記主面の輪郭の前記曲線に規定された曲面のみにより変化することを特徴とする請求項１記載の回路チップ。
【請求項７】
前記半導体基板の前記側壁には、異なる方向に延在する一対の平面の交差による稜線が形成されないことを特徴とする請求項６記載の回路チップ。
【請求項８】
前記半導体基板の前記側壁は、前記半導体基板主面のいずれから該半導体基板の厚み方向に進められたドライエッチングで形成されていることを特徴とする請求項１記載の回路チップ。
【請求項９】
前記複数の導体層には、前記半導体基板主面の前記一方に形成された第１電極と、該半導体基板主面の他方に形成された第２電極とが含まれ、
該第２電極は、該他方の主面から該半導体基板の厚み方向に進められた前記ドライエッチングにより該半導体基板の前記側壁とともに形成された該半導体基板の開口を通して前記電気回路に電気的に接続されることを特徴とする請求項８記載の回路チップ。
【請求項１０】
前記第２電極は、前記半導体基板の前記他方の主面から前記側壁へ延在し且つ該側壁を覆うことを特徴とする請求項９記載の回路チップ。
【請求項１１】
前記複数の導体層には、前記半導体基板主面のいずれか一方に互いに離されて形成された第１電極及び第２電極が含まれ、
該第１電極の少なくとも一部分は、該部分と該主面の端との間に設けられ且つ該部分に向けて湾曲する該第２電極の内周に囲まれていることを特徴とする請求項１記載の回路チップ。
【請求項１２】
前記第１電極の前記部分以外の他の部分は、前記第２電極と対向することなく前記半導体基板主面の端と対向していることを特徴とする請求項１１記載の回路チップ。
【請求項１３】
前記第２電極は、その前記内周が前記第１電極の外周を囲む環状に成形されていることを特徴とする請求項１１記載の回路チップ。
【請求項１４】
前記半導体基板主面のいずれか一方における前記電気回路又はその投影を囲む外接円の直径は、該主面における前記複数の導体層又はその投影を囲む外接円の直径より小さいことを特徴とする請求項１記載の回路チップ。
【請求項１５】
前記半導体基板の前記一方の主面において、前記電気回路は該主面の前記輪郭から離された領域に形成され、且つ該領域には複数の能動素子が形成されていることを特徴とする請求項１記載の回路チップ。
【請求項１６】
前記半導体基板の前記一方の主面において、前記領域の輪郭は多角形を呈することを特徴とする請求項１５記載の回路チップ。
【請求項１７】
請求項９に記載の回路チップ、
第１アンテナが主面に形成された第１基材、及び
第２アンテナが主面に形成された第２基材を備え、
前記回路チップの前記第１電極は前記第１アンテナの一端に、前記第２電極は前記第２アンテナの一端に夫々接続され、
前記第１アンテナの前記一端から他端への延在方向は、前記第２アンテナの前記一端から他端への延在する方向と異なることを特徴とするＲＦＩＤ回路装置。
【請求項１８】
請求項１２に記載の回路チップ、及び
第１アンテナと第２アンテナとが互いに離されて形成された主面を有する基材を備え、
前記第１アンテナの一端と前記第２アンテナの一端とは前記基材主面で互いに対向し、
前記第１アンテナの一端は前記第１電極に、前記第２アンテナの一端は前記第２電極に夫々接続され、
前記第１アンテナは、その前記一端から前記第１電極の前記他の部分の端を越えてその他端に延在し、
前記第２アンテナは、その前記一端から前記第２電極の外周を越えてその他端に延在していることを特徴とするＲＦＩＤ回路装置。
【請求項１９】
前記基材の主面の少なくとも前記回路チップが搭載される領域において、前記第１アンテナ及び前記第２アンテナを被覆する絶縁層は形成されていないことを特徴とする請求項１８記載のＲＦＩＤ回路装置。
【請求項２０】
請求項１１乃至１３のいずれか一に記載の回路チップ、
第１アンテナと第２アンテナとが互いに離されて形成された主面を有する基材、及び
前記基材の主面の少なくとも前記回路チップが搭載される領域に形成された絶縁膜を備え、
前記絶縁膜には前記第１アンテナ及び前記第２アンテナを夫々露出する少なくとも２つの開口が形成され、
前記回路チップの前記第１電極及び前記第２電極は、前記開口を通して前記第１アンテナ及び前記第２アンテナに夫々電気的に接続されることを特徴とするＲＦＩＤ回路装置。
【請求項２１】
複数の電気回路が互いに離されて形成された第１主面を有する半導体ウエハを用意する第１工程、
前記半導体ウエハの前記第１主面又はその反対側の第２主面のいずれか一方にレジスト膜を形成し、該レジスト膜に前記複数の電気回路を互いに分離する開口パターンを形成する第２工程、
前記半導体ウエハの前記一方の主面を前記レジスト膜の開口パターンを通してエッチングし、前記半導体ウエハの厚さ方向に前記一方の主面から他方の主面へ延在する溝を形成する第３工程、及び
前記第３工程で形成された前記溝により前記電気回路を各々備えた複数の半導体基板を前記半導体ウエハから分離する第４工程をこの順に行い、
前記第２工程において、前記レジスト膜の開口パターンで前記一方の主面内における前記電気回路の各々又はその投影の外周を囲む輪郭を形成し、且つ該輪郭の各々は、該一方の主面内における延在方向が曲線のみを介して変化することを特徴とする回路チップの製造方法。
【請求項２２】
前記第３工程において、前記半導体ウエハのエッチングをドライエッチングで行い、
前記溝の前記輪郭に沿う内壁を曲面又は複数の曲面とそれにより各々隔てられた複数の平面とで形成することを特徴とする請求項２１記載の回路チップの製造方法。
【請求項２３】
前記第３工程における前記半導体ウエハのエッチングを、該半導体ウエハのドライエッチングと、これによりエッチングされた面のパッシベーションとを交互に繰り返して行うことを特徴とする請求項２１記載の回路チップの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板に電気回路を形成して成る回路チップ（半導体装置）及びその製造方法に係り、例えばＲＦＩＤ回路装置又はこれに搭載するに好適な回路チップ構造及びその製造方法に関する。
【背景技術】
【０００２】
従来の半導体装置は、シリコン（Ｓｉ）等のウエハ（その主面内）に形成された複数の回路パターンを、当該主面を縦横に砥石切断するダイシング（Ｄｉｃｉｎｇ）と呼ばれる方法で回路パターン毎に回路チップ（半導体チップ，Ｓｉチップとも記される）に個片化し、当該回路チップの各々を外部回路と接続する実装工程を経て完成される。特に薄い回路チップが必要な場合は、下記特許文献１に記載のように、回転砥石によりＳｉ等のウエハ表面に格子状の溝加工を施し、しかる後に裏面を薄く加工する方法が取られている。このため従来技術の多くにおいて、回路チップの主面は四角形に成形される。
【０００３】
一方、四角形以外の形状を呈する回路チップ及びその製造方法が、例えば下記特許文献２乃至４に開示されている。特許文献２には球状の回路チップが、特許文献３及び特許文献４には多角形又は円形の主面を有する回路チップが夫々掲載されている。
【０００４】
また、特許文献１に記載された四角形（矩形）の主面を有する回路チップの応用として、これをアンテナが形成された基材に搭載し且つこの回路と当該アンテナとを接続して成るＲＦＩＤタグ（Radio  Frequency  Identification  Tag，ＩＣタグともいう）が特許文献５に開示されている。
【０００５】
【特許文献１】日本国特許第２８１４１７６号公報
【特許文献２】日本国特許第３３４７３３３号公報
【特許文献３】特開２００４−７９６６７号公報
【特許文献４】特開２００６−４９４０３号公報
【特許文献５】特開２００４−９４８３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記特許文献１に記載の如き従来の切断加工方法では、複数の回路チップが形成されたウエハ（母基板）が、その主面内で直線的に移動する円板状の薄刃又は砥石で切断されるため、これにより切り出された個々の回路チップの主面から偶発的に角が取れる。即ち、回路チップは、その主面が四角形（矩形）を呈するように切り出されても、厳密には多角形状の主面を呈することが免れ得ない。このため、回路チップの４枚の側面間には、その主面の「角（コーナ）」から「劈開」や「欠け（クラック）」により、その厚み方向に延在する微細な側面が形成される。砥石での切断により発生した斯様な微細クラック面の面積が一定の範囲内であれば、回路チップを硬質の樹脂モールドやセラミックケースなどで保護するパッケージに収めることで、これに起因する回路チップの劣化や損傷が抑えられることが経験的に判っている。
【０００７】
しかし、特許文献５に記載されるＲＦＩＤタグのように、微細クラック面の有する回路チップがＲＦＩＤ回路として、パッケージに収められることなく、アンテナが形成された柔軟な基材に搭載されるとき、回路チップは、これに加わる外力により、その微細クラック面から破砕され易くなる。ＲＦＩＤタグは、これにより管理されるべき物体（例えば、荷物、衣服、雑誌）に添付され、且つこれにより当該物体の形状や柔軟性を損ねないことが要請される。従って、ＲＦＩＤタグにおいて、回路チップは、基材又はこれと保護部材との積層構造に埋め込まれるも、当該積層構造（パッケージ構造）の柔軟性や脆弱性故に、ＲＦＩＤタグの製造工程（例えば搬送工程）や上記物体に添付しての使用中に当該回路チップ（特にその角部分）に加わる外力により、その角が割れ易くなった。さらに、回路チップの割れや欠けによる機能の劣化や損傷は、その厚みが薄くなる程、顕著となった。
【０００８】
斯様な問題に鑑みれば、特許文献２に記載の球形状の回路チップは、その割れや欠けを抑止する上で最も望ましい。しかし、斯様な回路チップを通常のウエハを用いた半導体製造工程で製造することは難しく、且つその生産コストも極めて高くならざるを得ない。また、球形状の回路チップの量産技術を立ち上げたとしても、その記憶容量や機能を上記ＲＦＩＤタグに搭載されるＲＦＩＤ回路に見合う水準に向上することは不可能といっても過言でない。
【０００９】
特許文献３には、半導体のウエハから矩形状の主面を有する複数の回路チップを切り出し、その各々の主面の角を機械的加工により削り取って、多角形又は円形の主面を有する回路チップを得る手法が開示される。しかし、この機械的加工（回路チップ主面の面取り）において、回路チップの側面に上述した割れや欠け、及びこれに因るクラック面が生じる可能性は否めない。
【００１０】
特許文献４には、プラズマエッチング（プラズマダイシング）により、半導体ウエハから多角形又は円形の主面を有する複数の回路チップを切り出す手法が教示される。フッ素系ガスを用いたプラズマ等を用いたドライプロセスによるシリコン（Ｓｉ）のウエハからの回路チップの切り出しは、機械的加工によるシリコンウエハからの回路チップの切り出しに比べて、回路チップの側面における割れや欠けの発生を抑え易く、その処理速度がウエットプロセスのようにシリコンウエハの特定の結晶面に支配され難い。しかし、当該ドライプロセスを促進するプラズマから放出されるイオンとシリコンウエハとの化学的な反応は、これにより形成される回路チップ（シリコン基板）の側面とその近傍における物性に影響し、特に回路チップの限られた主面内により多くの記憶素子を形成することが要請されるＲＦＩＤ回路において、一部の記憶素子の特性を変える可能性も否めない。従って、特許文献４は、ＲＦＩＤタグに搭載されるＲＦＩＤとしての回路チップに、十分な機械的な強度を与える手法を教示するも、その特性を確保する必然性やそのための具体的な手法を示唆するに至らない。
【００１１】
本発明の目的は、上記回路チップの個片化手法の改良により、回路チップの外周（主面の輪郭や側面）をクラックが生じ難いように成形して、特にＲＦＩＤタグに容易に装着され且つ外力に対して強靱な半導体回路（回路チップ）を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するに好適な本発明による回路チップの代表的な構造は、以下のように記される。
構造１：一対の主面とこの間に介在する側壁とを備えた半導体基板、前記一対の主面の一方に形成された電気回路、及び前記一対の主面のいずれか一方又は両方に形成され且つ前記電気回路に夫々接続される複数の導体層を備えた回路チップであって、前記半導体基板の前記主面の各々は、この主面内における延在方向が曲線のみを介して変化する輪郭を有する。
【００１３】
半導体基板の主面をｘ−ｙ平面とすると、例えば矩形の主面では、その輪郭の延在方向は、２つの直線の交差によりｘ軸及びｙ軸に対して変化する。従って、この直線の交差により主面の輪郭には「角（かど）」が形成される。本発明は、半導体基板の主面を、その輪郭のｘ軸及びｙ軸に対する延在方向が「角（かど）」を介することなく曲線的に変化するように成形する。本発明による半導体基板の主面は、例えば、円形、楕円形、又はその「角（かど）」が円弧に置き換えられた多角形（矩形等）に成形される。上記構造１を有する回路チップの詳細は、以下のように記される。
構造２：構造１を有する回路チップであって、前記半導体基板主面の各々の前記輪郭は、少なくとも一つの直線とその両端から夫々延在する少なくとも一つの曲線とにより構成されている。半導体基板主面は、例えば、オリエンテーションフラットが形成されたウエハ主面に似た形状や、長円状（小判状）に形成されてもよい。
構造３：構造２を有する回路チップであって、前記半導体基板主面の各々の前記輪郭は、４本の前記直線と、これらの直線の隣接し合う各一対の間に各々延在する４本の前記曲線とにより、矩形状に構成されている。
構造４：構造１を有する回路チップであって、前記半導体基板主面の各々の前記輪郭は、連続的に延在する曲線により円形又は楕円形に形成されている。
構造５：構造１を有する回路チップであって、前記半導体基板主面の各々の前記輪郭には、異なる方向に延在する一対の直線が交差する角が形成されない。
構造６：構造１を有する回路チップであって、前記半導体基板の前記側壁の延在方向は、前記主面の輪郭の前記曲線に規定された曲面のみにより変化する。即ち、半導体基板の側面は、上述した主面の形状に応じて滑らかな面に成形される。
構造７：構造６を有する回路チップであって、前記半導体基板の前記側壁には、異なる方向に延在する一対の平面の交差による稜線が形成されない。
構造８：構造１を有する回路チップであって、前記半導体基板の前記側壁は、前記半導体基板主面のいずれから、この半導体基板の厚み方向に進められたドライエッチングで形成されている。この特徴の一例は、実施例２にて詳述される。
【００１４】
回路チップの電気回路とその外部との信号の送受信に用いられる電極は、以下のように記される。
構造９：構造８を有する回路チップであって、前記複数の導体層には、前記半導体基板主面の前記一方（第１主面）に形成された第１電極と、その他方（第２主面）に形成された第２電極とが含まれ、第２電極は、第２主面から半導体基板の厚み方向に進められた前記ドライエッチングにより半導体基板の前記側壁とともに形成された「半導体基板の開口（スルーホール）」を通して前記電気回路に電気的に接続される。
構造１０：構造９を有する回路チップであって、前記第２電極は、前記第２主面から前記側壁へ延在し且つこの側壁を覆う。
構造１１：構造１を有する回路チップであって、前記複数の導体層には、前記半導体基板主面のいずれか一方に互いに離されて形成された第１電極及び第２電極が含まれ、第１電極の少なくとも一部分は、この部分と半導体基板主面の端との間に設けられ且つこの部分に向けて湾曲する第２電極の内周に囲まれている。第２電極は、例えば、Ｕ字状、三日月状、又はドーナツ状に成形される。
構造１２：構造１１を有する回路チップであって、前記第１電極の前記部分以外の他の部分は、前記第２電極と対向することなく前記半導体基板主面の端と対向している。
構造１３：構造１１を有する回路チップであって、前記第２電極は、その前記内周が前記第１電極の外周を囲む環状に成形されている。
【００１５】
半導体基板主面からみた電気回路とその外部との信号の送受信に用いられる電極との配置は、以下のように記される。
構造１４：構造１を有する回路チップであって、前記半導体基板主面のいずれか一方における前記電気回路又はその投影を囲む外接円の直径は、この主面における前記複数の導体層又はその投影を囲む外接円の直径より小さい。
構造１５：構造１を有する回路チップであって、前記半導体基板の前記一方の主面において、前記電気回路は該主面の前記輪郭から離された領域に形成され、且つこの領域には複数の能動素子（トランジスタやダイオード等）が形成されている。
構造１６：構造１５を有する回路チップであって、前記半導体基板の前記一方の主面において、前記領域の輪郭は多角形を呈する。
【００１６】
本発明による回路チップが搭載されたＲＦＩＤ回路装置の特徴は、以下のように記される。
構造１７：構造９を有する回路チップ、第１アンテナが主面に形成された第１基材、及び第２アンテナが主面に形成された第２基材を備えたＲＦＩＤ回路装置であって、（ａ）前記回路チップの前記第１電極は前記第１アンテナの一端に、前記第２電極は前記第２アンテナの一端に夫々接続され、（ｂ）前記第１アンテナの前記一端から他端への延在方向は、前記第２アンテナの前記一端から他端への延在する方向と異なる。
構造１８：構造１２を有する回路チップ、及び第１アンテナと第２アンテナとが互いに離されて形成された主面を有する基材を備えたＲＦＩＤ回路装置であって、（ａ）前記第１アンテナの一端と前記第２アンテナの一端とは前記基材主面で互いに対向し、（ｂ）前記第１アンテナの一端は前記第１電極に、前記第２アンテナの一端は前記第２電極に夫々接続され、（ｃ）前記第１アンテナは、その前記一端から前記第１電極の前記他の部分の端を越えてその他端に延在し、（ｄ）前記第２アンテナは、その前記一端から前記第２電極の外周を越えてその他端に延在している。
構造１９：構造１８を有するＲＦＩＤ回路装置であって、前記基材の主面の少なくとも前記回路チップが搭載される領域において、前記第１アンテナ及び前記第２アンテナを被覆する絶縁層は形成されていない。
構造２０：構造１１乃至１３のいずれか一を有する回路チップ、第１アンテナと第２アンテナとが互いに離されて形成された主面を有する基材、及び前記基材の主面の少なくとも前記回路チップが搭載される領域に形成された絶縁膜を備えたＲＦＩＤ回路装置であって、（ａ）前記絶縁膜には前記第１アンテナ及び前記第２アンテナを夫々露出する少なくとも２つの開口が形成され、（ｂ）前記回路チップの前記第１電極及び前記第２電極は、前記開口を通して前記第１アンテナ及び前記第２アンテナに夫々電気的に接続される。
【００１７】
上述した回路チップを製造するに好適な方法は、以下のように記される。
プロセス１：次の４つの工程が、順次行われる。
（１）複数の電気回路が互いに離されて形成された第１主面を有する半導体ウエハを用意する第１工程、
（２）前記半導体ウエハの前記第１主面又はその反対側の第２主面のいずれか一方にレジスト膜を形成し、該レジスト膜に前記複数の電気回路を互いに分離する開口パターンを形成する第２工程、
（３）前記半導体ウエハの前記一方の主面（前記第１主面／前記第２主面）を前記レジスト膜の開口パターンを通してエッチングし、前記半導体ウエハの厚さ方向に前記一方の主面から他方の主面（前記第２主面／前記第１主面）へ延在する溝を形成する第３工程、及び
（４）前記第３工程で形成された前記溝により前記電気回路を各々備えた複数の半導体基板を前記半導体ウエハから分離する第４工程。
【００１８】
さらに、（ａ）前記第２工程では、前記レジスト膜の開口パターンで前記一方の主面（前記第１主面／前記第２主面）内における前記電気回路の各々又はその投影の外周を囲む輪郭が形成され、且つ（ｂ）これらの輪郭の各々は、一方の主面（前記第１主面／前記第２主面）内における延在方向が曲線のみを介して変化する。
プロセス２：前記プロセス１の前記第３工程において、前記半導体ウエハのエッチングがドライエッチングで行われ、これにより、前記溝の前記輪郭に沿う内壁を「曲面」又は「複数の曲面とそれにより各々隔てられた複数の平面」で形成する。
プロセス３：前記プロセス１の前記第３工程において、前記半導体ウエハのエッチングは、半導体ウエハのドライエッチングと、これによりエッチングされた面のパッシベーションとの交互の繰り返しで行われる。
【発明の効果】
【００１９】
上記構造１及びこれに係る構造２乃至１６の各々によれば、回路チップに加わる外力がその特定部位に集中しなくなり、よって衝撃が加わり易い環境で回路チップを使用しても、その半導体基板や割れや破断が抑止される。従って、回路チップの強靭性を向上させるのみならず、これを他の基材に実装して電子装置（例えば、ＲＦＩＤ回路装置）を製造する工程での不良品の発生確率が格段に低減される。上記構造９乃至１３の各々によれば、上述した電子装置の組立における回路チップの基材への位置合わせに許容される誤差範囲が広がるため、電子装置の製造歩留まりが向上される。上記構造１４乃至１６の各々によれば、例えば半導体ウエハから回路チップを切り出す工程における「回路チップに形成された電気回路」の損傷が抑えられる。上記構造１７乃至２０の各々によれば、ＲＦＩＤ回路装置の組立における回路チップとアンテナとの位置合わせに許容される誤差範囲が広がり、回路チップのアンテナ（これが形成された基材）に対する搭載位置を粗く制御しても、回路チップの電極と基材上のアンテナとの電気的な接続、及び回路チップのアンテナと基材上のアンテナとの誘導結合や容量結合が確立される。
【００２０】
一方、上記プロセス１乃至３の各々によれば、半導体基板がその「角（かど）」のない主面の輪郭に沿って、半導体ウエハ（母材）から切り出されるため、その側面は滑らかな曲面を呈し、これに加わる外力は半導体基板全体に分散される。また、半導体基板の一対の主面（上面と下面）が略同じ形状に成形されるため、回路チップの外力に対する強靭性のみならず、その他の基材への実装における基材の主面での位置合わせも容易となる。
【発明を実施するための最良の形態】
【００２１】
以下に本発明の実施の形態について、実施例の図面を参照して詳細に説明する。
【実施例１】
【００２２】
以下に、本発明の一実施形態が適用された半導体装置について、図１から図８を用いて説明する。
【００２３】
図１は、本発明が適用されたＲＦ−ＩＤ回路装置（ＲＦＩＤタグ）の外観斜視図であり、図１（ａ）にその全体が、図１（ｂ）に回路チップ１周辺の詳細図が夫々示される。また、図１（ｃ）は、図１（ａ）のｃ−ｃ’線に沿うＲＦ−ＩＤ回路装置の回路チップ１周辺の断面を示す。回路チップ１は、その表裏でアンテナ２１およびアンテナ２２に接続されており、アンテナ２１及びアンテナ２２から成るダイポールアンテナで受信された外部（例えばリーダ・ライタ装置）からの電波から電力を得つつ、外部に信号電波を返すことで、外部と交信し、情報を交換する。この回路チップ１は円盤状のシリコン基板１０上に形成した電気回路１１（図１（ｂ）では点線で示した領域内に形成）と、シリコン基板１０の表裏に夫々形成した円形の接合電極１２からなる。
【００２４】
回路チップ（半導体チップとも記される）１は、例えば、図１（ｃ）に示されるような、シリコン（Ｓｉ）基板１０の主面の一方（上面）に複数のトランジスタ（ＴＲ１，ＴＲ２として例示）と、当該トランジスタ間を結ぶ配線ＷＬとを形成して成る所謂Ｓｉチップである。図１（ｃ）にて、配線ＷＬは、例示されたトランジスタのゲート電極を含む、シリコン基板１０の一方の主面に形成される接合電極１２以外の全ての導体層として定義される。また、シリコン基板１０の一方の主面には、配線ＷＬとシリコン基板１０の活性領域、及び配線ＷＬ間を分離し且つ配線ＷＬを保護する絶縁膜ＩＮＳが少なくとも２層形成されている。回路チップ１に形成されるＲＦＩＤ回路は、情報の記録や保持に用いられるトランジスタ・アレイ（複数のトランジスタの集合体）と、ＲＦ−ＩＤ回路装置の外部に置かれた端末と当該複数のトランジスタとの間で情報の交換させるインタフェースに含まれる他のトランジスタや電気素子（キャパシタやインダクタ）とで概ね構成される。トランジスタ・アレイやインタフェースは、シリコン基板１０の一方の主面において、電気回路１１と規定された領域に形成される。図１（ｃ）に例示されたトランジスタＴＲ１，ＴＲ２は、電気回路なる領域１１におけるＲＦＩＤ回路のイメージを雑駁に示すもので、実際の電気回路１１には図示された以上の多数のトランジスタや配線が形成され、トランジスタの形状も電界効果型に限らず、例えばバイポーラ型やダイオードに適宜置き換えられる。なお、シリコン基板１０の他方の主面（下面）に形成された接合電極１２は、その主面間を貫くスルーホールＴＨに形成された導体で一方の主面（上面）に形成された配線ＷＬと接続される。
【００２５】
接合電極１２の各々は、銅やアルミニウム等の金属又はこれを含む合金で形成されるも、その表面が金メッキにより保護された回路電極であり、アルミ箔から構成されるアンテナ２１、２２とは超音波溶接により接合される。アンテナ２１は例えばポリエチレンテレフタレート（ＰＥＴ）やポリスチレンナフタレート（ＰＥＮ）等の樹脂材料から成るベースフィルム２３上に形成され、アンテナ２２も同様な樹脂材料からなるベースフィルム２４上に形成されており、両者を貼り合わせることで回路チップ１とアンテナ２１、２２の保護を実現している。ベースフィルム２３、２４はともに一方向に延在して成形され、夫々の主面においてアンテナ２１、２２は当該延在方向に延びる。アンテナ２１、２２が、少なくとも回路チップ１に重ならない領域において十分な強度で形成されるとき、ベースフィルム２３、２４の双方の主面を互いに重複させなくともよく、例えば、図１（ｃ）に示すように、回路チップ１との接合領域から外側に延在する部分でアンテナ２１、２２を夫々露出させてもよい。
【００２６】
図１（ａ）から明らかなように、回路チップ１は概ね円盤状に成形され、図１（ｂ）に示されるように、電気回路１１や接合電極１２が形成されるシリコン基板１０の主面には「角」がない。即ち、矩形の基板主面に形成された従来の半導体回路チップにおいて、外力の印加により「欠け」や「割れ」を誘発した角部分が回路チップ１にはない。このため、ベースフィルム２３およびベースフィルム２４が柔軟な薄い樹脂フィルムから成るＲＦ−ＩＤ回路装置を、これにより識別される物体に貼り付けたときに、当該ベースフィルム２３、２４を通して回路チップ１に曲げやねじりなどの外力が加わっても、回路チップが割れたり欠けたりする可能性は格段に低減される。また、回路チップ１の個片化をシリコンウエハ（半導体基材）のドライエッチングで行い、その実質的な強度を決めるシリコン基板（半導体基板）１０の側面（図１（ｃ）では左右の面）におけるクラック面の発生を抑止したことも、回路チップ１の斯様な強度の向上に寄与すると考察される。
【００２７】
次に、上述したＲＦ−ＩＤ回路装置の製造方法を、順を追って説明する。図２は、回路チップ１の製造に係る半導体前工程において、加工途中のシリコンウエハ１００の外観を示す。図２（ａ）にシリコンウエハ１００の主面全体を、図２（ｂ）にシリコンウエハ１００の主面に形成されつつある複数の上記電気回路１１の配置を夫々示す。シリコンウエハ１００の主面上には多数の電気回路１１が形成されている。実際の実施例ではシリコンウエハは直径２００ｍｍで、個々の電気回路１１は直径０．５ｍｍ程度の領域に形成されているため、１枚のウエハ上に電気回路１１は数十万個存在する。しかし、図が煩雑になるのを避けるため、複数の電気回路１１を長方形領域に配置した回路グループ１１０毎に分けて示した。回路グループ１１０の内部には、図２（ｂ）に示すように、長方形の領域に多数の電気回路１１が配置されている。ウエハ１００の外周部に隣接する回路グループ１１１では、ウエハ主面の端に掛かった電気回路１１が欠落する。
【００２８】
図２（ｂ）において、回路グループ１１０を構成する複数の電気回路１１は、実際より数倍大きく描画してある。回路グループ１１０の形状は、ステッパ露光機を用いたフォトリソ工程で、これを構成する電気回路１１の全てのパターンが１回の露光処理で露光できる大きさに設定してある。
【００２９】
個々の電気回路１１は、従来の四角形の半導体チップで標準であった四角形のレイアウトで形成せず、個片切断時に失われる角部を避けるように、円形領域内に収めるに好適な多角形形状に形成されている。理想的には、最終的な回路チップ１の形状である円形に相似な形状で夫々の電気回路（領域）１１を配置することが、ウエハ１００の主面における回路チップ１の集積率を高める上で好ましい。しかし、既に実用化されている半導体集積回路の設計手法を用いて複数の電気回路１１の各々をウエハ１００の主面に描画する上で、個々の電気回路１１を、複数個の四角形のパターン領域を組み合わせて設計したため、その輪郭は図２（ｂ）に示すような多角形形状を呈した。電気回路１１のパターンは、回路グループ１１０の内部で互い違いに配置（Staggered  Layout）され、後の工程でシリコン基板１０を切り離す時に回路チップ１の修得個数が多くなるようにウエハ１００の主面内で最密に充填される。
【００３０】
次に回路チップ１の表面側となるウエハ１００の主面に電気回路１１とアンテナとの接続用電極１２を形成する。図３に示すように、電気回路１１の中央部に円形の電極１２を形成する。接続用電極１２は、銅スパッタ膜を種電極層（Seed  Electrode  Layer）として形成し、これに金を電解メッキすることで金の厚膜を形成して、アンテナとの超音波接合し易くする。このとき、円形の電極１２は完成時の回路チップ１の直径より小さくすることで、後の工程で表裏に形成された接続用電極１２の短絡の危険性が軽減される。
【００３１】
さらに、図４および５に示すように、ウエハ１００の主面に形成された複数の電気回路１１を回路チップ１毎に分離する溝加工を形成する。図４（ａ）にウエハ１００の全体形状を、図４（ｂ）にウエハ１００の主面における回路グループ１１０内部のレイアウトを、図５に電気回路１１の断面構造を示す。回路グループ１１０の内部には、回路チップ１に分けられる複数の回路素子（電気回路１１）が配置される。また、ウエハ１００の周辺にはリング状の残留部分１１２が形成される。
【００３２】
図４（ｂ）に示されるように、回路グループ１１０に配置された電気回路１１を覆い隠すように形成された円形のフォトレジストパターン３１により、回路チップ１に成形される部分が保護される。フォトレジストパターン３１は一部に孔形状３２を有する。
【００３３】
フォトレジストパターン３１を保護膜として、ウエハ１００をエッチング加工して溝１０１および丸孔１０２を形成する。このとき溝１０１により電気回路１１は丸く囲まれている。エッチング加工は、フッ素系ガスのプラズマを用いたドライプロセスで行うが、その好適な一例の詳細は後述する。
【００３４】
次に、図６に示すようにウエハ１００の表面からフォトレジストパターン３１を剥離し、当該表面にバックグラインドテープ（Back  Grinding  Tape）３４を貼り付ける。上記ドライプロセス（ドライエッチング）によりウエハ１００の表面に形成された溝で互いに隔てられた複数の回路グループ１１０及びリング状残留部分１１２の各々の上面にはバックグラインドテープ３４が貼られるため、その各々の上面の輪郭は破線で示される。図６（ｂ）は、図６（ａ）に示される回路グループ１１０毎に形成された一つの回路チップ１に相当する部分の断面を示し、溝１０１により回路チップ１毎に分けられたシリコン基板１０の上面が図６（ａ）に示されるウエハ１００の「表面」に、当該シリコン基板１０の下面が後述するウエハ１００の「裏面」に、夫々相当する。従って、バックグラインドテープ３４はシリコン基板１０の上面（及びこれに形成された接合電極１２等）に付着する。ウエハ１００表面の回路グループ１１０と残留部分１１２とを隔てる領域は、ドライエッチングにより、これらの上面に対して陥没している。
【００３５】
表面にバックグラインドテープ３４を貼り付けた状態でウエハ１００の裏面を研削すると、回路グループ１１０の各々は、ウエハ１００の表面にて溝１０１で区切られた電気回路１１を有する複数のシリコン基板１０へ分割される。シリコン基板１０の各々の主面は、角（かど）のない、例えば円形の輪郭を有する。化学機械研磨（ＣＭＰ，Chemical  Mechanical  Polishing）等によるウエハ１００の裏面の研削加工において、ウエハ１００の周縁の残留部分１１２は当該裏面内での「研削厚さむら」を軽減するため、ウエハ１００の周縁付近から分離されるシリコン基板１０が、その中心部から分離されるシリコン基板１０に比して薄くなる現象は抑止される。図６（ｂ）は、このウエハ１００の裏面の研削加工が終了したときのシリコン基板１０の断面を示す。
【００３６】
図７（ａ）は、研削加工後のウエハ１００（複数の回路グループ１１０とリング状残留部分１１２に分離されている）をその裏面側から見た斜視図であり、回路グループ１１０間の溝及び回路グループ１１０とウエハ１００のリング状残留部分１１２とを隔てる領域からは、ウエハ１００の表面に貼られたバックグラインドテープ３４が露出している。回路グループ１１０の各々は、図示せざるも、さらに複数の回路チップ１に対応したシリコン基板１０に分離されている。このウエハ１００の裏面全体（換言すれば、回路チップ１の下面側）に金属膜（又は合金膜）を図７（ｂ）に示す如く成膜し、これを裏面電極１３とする。本実施例では、当該金属膜（裏面電極１３）とシリコンとの密着性を改善するために、ウエハ１００の裏面側で露出されるシリコン基板１０の面に、下地層として金属チタン薄膜を蒸着形成し、さらに当該回路チップ１とこれに対する外部回路（例えば、ＲＦＩＤタグのアンテナ）との接合安定性を確保するために、金属チタン薄膜上に金メッキで上層膜を成膜して、裏面電極１３を完成させる。
【００３７】
裏面電極１３は、先述した接合用電極１２と同様に、回路チップ１の電気回路１１とＲＦ−ＩＤ回路装置のアンテナとの電気的な接合に用いられるが、その形成手法や形状が回路チップ１の表面側の接合用電極１２と異なる。即ち、シリコンウエハ１００のドライエッチングにより形成された溝１０１内壁（個片化された回路チップ１のシリコン基板１０の側壁となる）のみならず、同様に形成された丸孔１０２の内壁にも裏面電極１３が成膜される。シリコン基板１０の表面（シリコンウエハ１００の状面）に予め成膜された電極１２は、シリコン基板１０の外径より小さい範囲（シリコン基板１０の表面内）に収まるため、当該電極１２には裏面電極１３と接する部分が無く、それ故、シリコン基板１０の表裏間で回路ショート（電気的短絡）は生じない。また、電気回路１１の一部（導体層）が丸孔１０２の内壁に接するように形成されれば、裏面電極１３は当該丸孔１０２の内壁面を介して電気回路１１に導通される。裏面電極１３となる金属膜は、バックグラインドテープ３４のシリコン基板１０から露出した部分にも付着するが、この余剰に形成された金属膜は、複数の回路グループ１１０（シリコン基板１０の集合体）をバックグラインドテープ３４から保持テープに転写（transfer）する次の工程でバックグラインドテープ３４に付着したまま、シリコン基板１０から引きはがされる。
【００３８】
図８（ａ）は、バックグラインドテープ３４から複数の回路グループ１１０（シリコン基板１０の集合体）が転写された保持テープ３５の全体斜視図を、図８（ｂ）は当該保持テープ３５のシリコン基板１０の一つが転写された部分の断面図を夫々示す。上述の如く加工された複数のシリコン基板１０の裏面（図８（ｂ）では下面）には、保持テープ３５が貼り付けられ、その後、当該シリコン基板１０の表面（おもてめん，図８（ｂ）では上面）からバックグラインドテープ３４が剥がされる。図８（ａ）は、保持テープ３５に貼り付けられた複数のシリコン基板１０からバックグラインドテープ３４が除去された後の当該保持テープ３５を示し、回路グループ１１０の各々の面は先述したシリコンウエハ１００の表面に対応する。保持テープ３５は保持枠３６に張られている。これにより、保持テープ３５の主面には張力が与えられ、コレット（Collet）等によるシリコン基板１０の各々の保持テープ３５からの剥離を容易にする。
【００３９】
複数のシリコン基板１０は、その各々が属する回路グループ１１０毎、バックグラインドテープ３４から保持テープ３５に転写されるため、保持テープ３５の主面には当該回路グループ１１０の複数個が並ぶ。一方、シリコンウエハ１００の裏面研削（バックグラインド）時に複数の回路グループ１１０を周辺で支えた上記残留部分１１２と、バックグラインドテープ３４に付着した余分な裏面電極１３（金属膜）は、当該転写工程にて、バックグラインドテープ３４に付着して除去されるため、これらは保持テープ３５の主面に現れない。保持テープ３５の主面からの複数のシリコン基板１０の取り外しは、従来のチップ剥離技術（例えば、コレットへのチップの真空吸着）により回路チップ１毎に順次行われるが、薬品処理で保持テープ３５の粘着力を失活（deactivate）させて、複数の回路チップ１を一括して保持テープ３５から取り外してもよい。
【００４０】
以上に説明した本実施例で得られる回路チップ１の一例は、図８（ｂ）に破線で囲まれて示される断面構造を有する。この回路チップ１がＲＦＩＤ回路装置（ＲＦＩＤタグ）に搭載される半導体チップとして製造されるとき、ＲＦＩＤ回路装置のアンテナ（図１の参照番号２１，２２）に接続される一対の電極は、回路チップ１の一対の主面（その厚さ方向で対向し合う）に接合電極１２及び裏面電極１３として別々に形成される。回路チップ１の主面や厚さは、その形状を支配的に決めるシリコン等の半導体基板１０の主面や厚さとしても論じられる。回路チップ１に設けられた一対の電極の一方（接合電極１２）が形成される半導体基板１０の主面（上面）には、複数のトランジスタを含む電気回路１１が形成され、この主面上で当該電極１２は図示されない絶縁膜により電気回路１１と電気的に分離され、且つ当該絶縁膜の外側又はこれに形成されたコンタクトホール（Contact  Hole）により電気回路１１の特定箇所と電気的に接続される。
【００４１】
一方、上記一対の電極の他方（裏面電極１３）は、半導体基板１０のもう一つの主面（下面）のみならず、この２つの主面間に延在する側面（回路チップ１を分離する溝１０１の内壁として形成）及び丸孔１０２の内壁にも形成され、丸孔１０２の内壁に形成された電極（金属膜）１３は半導体基板１０の上面で上記電気回路１１の別の特定箇所に電気的に接続される。半導体基板１０の側面に形成される当該電極（金属膜）１３は、その側面の半導体基板１０の上面と接する端部まで延在し得るが、上述した接合電極１２及び電気回路１１が半導体基板１０の上面（主面の一方）にて、当該上面の端部より離されて形成されることにより、接合電極１２や電気回路１１との不測の電気的接続は形成されない。即ち、半導体基板１０の上面において、接合電極１２及び電気回路１１の各々と当該上面の端部（主面の外周）との間には空白の領域（Dead  Space）が設けられる。
【００４２】
回路チップ１、即ち半導体基板１０の上記一対の主面の輪郭（外周の形状）の各々は、図５を参照して説明されたドライエッチングにより、「角（かど）」のない形状（Nonangular  Shape）を呈する。「角」のない形状という観点には、円形及び楕円形のみならず、「その両端から曲線状の辺が夫々延びる直線状の辺」を少なくとも一つ含む形状も含まれる。例えば、矩形主面の四隅の各々で、互いに接しようとする直線状の２辺の間に曲線状の辺を挿入しても、「角」のない主面形状は得られる。このように成形された主面を有する半導体基板１０の側面には、当該主面の輪郭に応じた滑らかな曲面が形成され、直線状の辺に応じた平面の一対に因る稜線は形成されない。本発明者らが経験的に得た知見に拠れば、回路チップ１やこれを搭載したＲＦＩＤ回路装置に掛かる外力（衝撃等）の影響は、半導体基板１０の側面に顕著に現れる。しかし、半導体基板１０の側面における稜線（所謂、「角（かど）」）の形成を抑えることにより、この側面に加わる外力の特定箇所（即ち、稜線）への集中が緩和され、半導体基板１０全体に分散される。従って、半導体基板１０の側面における「欠け」や「劈開」の発生が抑制される。ウエハ１００等の母材からの半導体基板１０の分離には、ウエットエッチングも適用できるが、アスペクト比（エッチング面積に対するエッチング深さの比）の大きいドライエッチングでは、回路チップ１間を分離する溝１０１の幅が狭められ、より多くの回路チップ１を母材から得られる。
【００４３】
本実施例では、シリコンウエハ１００の主面（それに形成された回路グループ１１０の各々）に、複数の半導体基板（シリコン基板）１０を最密に充填して、より多くの回路チップ１を得るために、図２（ｂ）に示す如く、円形の半導体基板（シリコン基板）１０の主面をシリコンウエハ１００の主面内に互い違いに配置した。しかし、回路チップ１の用途（例えば、ＲＦＩＤ回路装置への搭載）に応じて、半導体基板１０の主面の形状は、「角」を持たないという条件を満たす限りにおいて適宜変更され、そのシリコンウエハ１００の主面内における配置も最適化される。
【００４４】
例えば、図９に示すようにシリコンウエハ１００の主面に複数の半導体基板１０を格子状に配置してもよい。この例は、シリコンウエハ１００から最大限の円形の主面を有する回路チップ１を得るには適さないものの、その前工程において、ダイシング加工で切り出される従来品種（厚いチップ）の前工程用フォトマスクの利用を可能にする。従って、高価なフォトマスクを新たに用意する必要がなくなり、回路チップ１の製造コストが低廉に抑えられる。
【００４５】
図１０には、回路チップ１（半導体基板１０）の主面が「その両端から曲線状の辺が夫々延びる直線状の辺」を少なくとも一つ含む輪郭を有する一例が示される。この回路チップ１ａの主面の輪郭は、仮想的に「方形」又は「矩形」を成す直線状の４辺と、当該４辺の隣接し合う各一対の間に延びる円弧状の辺とで形作られる。この回路チップ１ａは、方形に近い主面形状を呈するため、方形の主面を有する通常の回路チップに合わせて設計された電気回路１１を当該回路チップ１ａに形成できる。即ち、回路チップ１ａの電気回路１１を新たに設計する必要が無く、この新たな電気回路１１に応じたフォトマスクの作製が不要となるため、その製造コストが大幅に低減される。また、回路チップ１ａの主面をシリコンウエハ等の母材の主面内に格子状に配置することにより、その製造プロセスは、方形の主面を有する従来の回路チップの製造プロセスを概ね踏襲でき、製造ラインによっては回路チップ１ａと従来の回路チップとの製造が容易に混在される。
【００４６】
一方、図１０に示す回路チップ１ａの主面の輪郭を成す直線状の４辺は、円弧状の辺の介在により互いに交差しないため、当該主面には「角」が形成されず、これに代えて円弧状の四隅が形成される。従って、回路チップ１ａを成す半導体基板１０の側面には、当該「角」に起因する稜線が現れず、四隅の曲面とその各々で結ばれた４つの平面が形成される。これにより、方形の主面を有する従来の回路チップの四隅で生じた半導体基板の「角」による「欠け」は大幅に低減される。図１０では、回路チップの主面を、「方形」又は「矩形」を成す直線状の４辺を円弧状の辺でつなげて概略方形に成形する手法を示したが、この手法は方形以外の多角形にも適用できる。例えば、仮想的に六角形を成す直線状の６辺や、仮想的に八角形を成す直線状の８辺を、円弧状の辺でつなげて概略六角形や概略八角形に形成された主面を有する回路チップにおいても、回路チップ１ａと同様に、半導体基板の「角」による「欠け」は大幅に低減される。
【００４７】
図１１に示される回路チップ１ｂの主面は、図１０に示された回路チップ１ａの直線状の４辺が、その円弧状の辺より曲率半径の大きい曲線（緩やかな円弧）に置き換えられた輪郭を有する。即ち、回路チップ１ｂの主面の輪郭は、曲率半径の互いに異なる少なくとも２種類の曲線を組み合せて成り、その四隅を成す曲線が曲率半径の小さな円弧で、それ以外の（四隅の隣接する一対間に延びる）辺は四隅を成す円弧より曲率半径の大きい円弧で夫々形成される。図１１の回路チップ１ｂは、その主面の四隅の隣接する各一対の間で同じ曲率半径を有する円弧が延在するが、この円弧の曲率半径を図１１の縦方向に延びる一対と横方向に延びる一対とで異ならせてもよい。また、四隅の隣接する一対の間に延在する曲線を、曲率半径の異なる複数の円弧を組み合せて、例えば正弦曲線のように成形してもよい。この回路チップ１ｂでも、上述した回路チップ１ａの如く、半導体基板１０の「欠け」が低減される。また、回路チップ１ｂの四隅の間に延在する曲線の曲率半径が大きくなると、回路チップ１ａと同様に、矩形の主面を有する回路チップと同様な電気回路１１が当該回路チップ１ｂに形成できる。
【００４８】
さらに、回路チップ１ｂは、その側面全域が曲面で形成されることにより、外力に対する強度が高まり、例えば複数の回路チップ１ｂを纏めて搬送する工程にて、回路チップが、相互にぶつかり又は搬送ケースの壁面にぶつかっても、当該回路チップ１ｂ（これを構成する半導体基板１０の側面）における「カケ」の発生確率は格段に低減される。
【００４９】
上述した回路チップ１，１ａ，１ｂでは、外部回路に接続される２つの電極１２，１３が、半導体基板１０の２つの主面に別々に形成されている。しかし、本発明は、２つの電極が半導体基板１０の主面の一方に形成された回路チップにも適用される。このような形状の回路チップは、図５乃至図８を参照して説明した製造工程により実現され、図６を参照して説明した丸孔１０２の形成や、図７を参照して説明した半導体基板（シリコン基板）１０の裏面への金属膜形成が不要となる。
【００５０】
図１２には、半導体基板１０の片面、即ち電気回路１１が形成された主面に上述した電極１２，１３に対応する電極を含めた複数の電極１２−１が形成された半導体の回路チップ１ｃの平面図が示される。複数の電極１２−１は、図８（ｂ）に示される回路チップの接合電極１２と同様に、半導体基板１０の主面に形成された図示されない絶縁膜により電気回路１１と電気的に分離され、この絶縁膜に形成されたコンタクトホールにより電気回路１１の特定部分と電気的に接続される。図１２に例示された４つの電極１２−１の少なくとも一つは、外部回路又はそれが形成された基材に回路チップ１ｃを固定するためだけの所謂ダミーの電極として利用されることもあり、斯様なダミー電極には、コンタクトホールによる電気回路１１との電気的接続は不要である。斯様に構成される回路チップ１ｃには、半導体基板１０をその厚さ方向に貫通する丸孔１０２の内壁に金属膜を付着させて貫通電極回路を形成する必要が無い。このため、回路チップ１ｃの製造のタクトタイム（Takt  Time）は、貫通電極回路を形成に要する長いプロセス時間が省ける分、短縮される。図１２に例示される回路チップ１ｃの半導体基板１０は円形の主面を有するが、その複数の主面を図９に示す如く、母材となる半導体ウエハの主面に格子状に配置し、また、その主面を図１０や図１１に示す如く概略方形又は概略矩形に成形してもよい。これにより、従来の半導体の回路チップに利用したフォトマスクや製造ラインを流用しても、割れやカケの少ない回路チップ１ｃが量産できる。
【００５１】
図１３は、図１２に示した回路チップ１ｃを搭載したＲＦＩＤ回路装置の一例を示す。ＲＦＩＤ回路装置は、図１に示したそれと異なり、アンテナ２１−１は、１枚のベースフィルム（下側基材）２４の主面上にループ状に形成される。図１に示されたＲＦＩＤ回路装置は、ダイポールアンテナによりＵＨＦ帯（３００〜３０００ＭＨｚ）で情報を送受信する一方、図１３に示されたＲＦＩＤ回路装置は、ループアンテナによりＨＦ帯（３〜３０ＭＨｚ）で情報を送受信する。図１３（ｂ）は、ＲＦＩＤ回路装置の回路チップ１ｃが搭載される位置を平面的に示した透視図である。アンテナ２１−１が形成されたベースフィルム２４の主面は、もう一つのベースフィルム（上側基材）２３で覆われ、ベースフィルム２３には、アンテナ２１−１の両端を露出する２つの開口２３１（黒丸で示す）が形成されている。
【００５２】
図１３（ａ）に示す如く、電極１２−１の全てが半導体基板１０の一方の面（電極面）に設けられた回路チップ１ｃは、その電極面（裏面のため図示せず）をアンテナ２１−１に対向させて接合される。斯様に組み立てられたＲＦＩＤ回路装置においても、回路チップ１ｃはなめらかな円弧でつながれた外周を持つため、ＲＦＩＤ回路装置に加わる外力に対して割れ難い。
【００５３】
図１３（ｂ）には、回路チップ１ｃに設けられた４つの電極１２−１が図１２と同様に示され、その２つがベースフィルム２３の開口２３１を通してアンテナ２１−１の両端に電気的に接続される。この電気的な接続は、例えば、開口２３１の各々に塗布された導電性ペースト（銀ペースト等）によるアンテナ２１−１と電極１２−１との接合で達成される。一方、電極１２−１の他の２つは、ベースフィルム２３によりアンテナ２１−１から電気的に分離される。ベースフィルム２３の開口２３１は作図上、小さく示されるが、その径（矩形のときは対角寸法）は回路チップ１ｃの主面において電極１２−１を離間する距離より小さい範囲で広げられる。また、開口２３１を隔てる最短距離は、電極１２−１の径又は対角寸法より長くすることが望ましい。これにより、電極１２−１の一つによるアンテナ２１−１両端間の電気的短絡や、開口２３１の一つから露出されるアンテナ２１−１（導体層）による電極１２−１間の電気的短絡が防がれる。
【００５４】
回路チップの側面（側壁）が滑らかな曲面で形成されることにより、これをコレット等によりアンテナが形成された基材に搭載する工程で、これに形成された電極とアンテナとの位置合わせ（Alignment）が難しくなり、さらにコレットに吸着する際に回路チップが回転する可能性も否めない。これらの可能性（潜在する問題）に対し、図１２に示された回路チップ１ｃの電極１２−１の対角に位置する一対に夫々同じ機能を持たせるとよい。即ち、図１２にて、電極１２−１の右上及び左下に位置する２つが図８（ｂ）に示される接合電極１２として、電極１２−１の右下及び左上に位置する２つが図８（ｂ）に示される裏面電極１３として、夫々機能するように、回路チップ１ｃの電気回路１１に配線を形成するとよい。これにより、２つの開口２３１（アンテナ２１−１）に対する回路チップ１ｃの電極１２−１の位置が、その主面内で１８０°前後ずれても、所望のＲＦＩＤ回路装置が形成され、不良品の発生率が下げられる。
【００５５】
図１４は、アンテナに対する電極の位置ずれが考慮された回路チップの他の例を示す。４つの電極１２−１が格子状に配置された主面を有する図１２の回路チップ１ｃに対し、図１４（ａ）に示された回路チップ１ｄの主面には、２つの電極１２−２、１２−３が同心円状に配置される。回路チップ１ｄ（半導体基板１０）の主面の中央を中心として円状に形成された電極１２−３の外側には、ドーナツ型の電極１２−２が電極１２−３と離間されて形成されて、二重丸のパターンを呈する。図１４（ｂ）には、回路チップ１ｄが搭載されたＲＦＩＤ回路装置の一部分の平面構造が透視図として示される。図１４（ｂ）に部分的に示されるＲＦＩＤ回路装置は、図１３（ａ）に示すＲＦＩＤ回路装置と同様に、アンテナが形成されたベースフィルム（下側基材）２４の主面をもう一つのベースフィルム（上側基材）２３で覆って形成されるが、アンテナは図１に示す如きダイポール型であることで図１３に示されるそれと相違する。アンテナは、ベースフィルム２４の延在方向（長手方向）に延び且つＲＦＩＤ回路装置の回路チップ１ｄの搭載位置で終端される２つのアンテナ２１，２２から成る。即ち、アンテナ２１は、ＲＦＩＤ回路装置の回路チップ１ｄの搭載位置からベースフィルム２４の延在端の一方に向けて、アンテナ２２は、当該搭載位置からベースフィルム２４の延在端の他方に向けて、夫々延びる。
【００５６】
ベースフィルム２３には、２つの開口２３１（黒丸で示す）が形成されるが、その一方はアンテナ２１の端部を、他方はアンテナ２２の端部を露出する。回路チップ１ｄの電極１２−２，１２−３は、例えば、図１３（ｂ）を参照して説明した如く、導電性ペーストでアンテナ２１，２２に接合される。開口２３１の各々の望ましき径（矩形のときは対角寸法）は、図１３（ｂ）を参照して説明したとおりであるが、２つの開口２３１を離間する望ましき最短距離は、電極１２−１の径又は対角寸法を、電極１２−３の径又は電極１２−２の内径と外径との差の大きい方の値に置き換えて定義される。
【００５７】
図１４において、回路チップ１ｄの主面は円形に形成されるが、図１０や図１１に倣い、その輪郭を概略方形又は概略矩形に変えてもよい。いずれの回路チップ１ｄでも、これをＲＦＩＤ回路装置に搭載するときに加わる力や、これが搭載されたＲＦＩＤ回路装置に加わる外力により、これを構成するシリコン基板１０が割れる危険性は非常に低い。
【００５８】
図１４に示される回路チップ１ｄは、その主面に形成される電極の一方１２−３が当該主面に形成される電気回路１１（例えば、トランジスタ・アレイ）の概ね中央部に配置されるため、当該電気回路１１をこの特定部分が当該電極１２−３と接続できるように設計し直す必要がある。その反面、一方の電極１２−３と電気回路１１とが電気的に接続される限り、当該電極１２−３の外周を取り囲む他方の電極１２−２は、その電気回路１１との接続において、その電極１２−３に対する方向性の制約を受けない。換言すれば、電極１２−３とこれに対応する外部回路の接続部（図１４（ｂ）には参照番号２３１で例示）とが位置合わせされれば、外部回路への搭載時に回路チップ１ｄが電極１２−３を中心に回転しようとも、電極１２−２とこれに対応する外部回路の他の接続部とは確実に電気的に接続される。従って、回路チップ１ｄを用いたＲＦＩＤ回路装置の組立（Assembly）工程の制御において、格段の省力化が実現される。
【００５９】
図１５に示される回路チップ１ｅでは、図１４に示す回路チップ１ｄの変形例（Variation）であり、同心円状の電極１２−３が三日月型（Ｕ字型）に成形された電極１２−４に置き換えられ、その内側に楕円形（ellipsoid）又は長円形（Oval，小判形）に成形されたもう一つの電極１２−５が対向する。電極１２−５の一部分は、電極１２−４に包み込まれ、または回路チップ１ｅの主面において電極１２−４の凹部に嵌め込まれる。電極１２−５の残りの部分は、電極１２−４を介することなく、回路チップ１ｅの主面の端部に対向する。回路チップ１ｄの電極１２−２，１２−３と同様に、回路チップ１ｅの電極１２−４，１２−５も、これらの対向し合う輪郭（contour）が曲線を成すため、直線的な隙間を介することなく対向し合う。斯様に形成された電極は、回路チップの主面を補強する金属膜としても機能するため、この回路チップがこれに加わる外力により割れる確率を更に下げる。
【００６０】
図１５に示す回路チップ１ｅは、図１４に示す回路チップ１ｄに比べて、外部回路への搭載工程における電極１２−５を中心とした回路チップ１ｅの回転を制限する必要がある。図１４の回路チップ１ｄでは、電極１２−３を中心として最大３６０°の角度範囲で回転しても、双方の電極１２−２，１２−３と外部回路との電気的な接続が確立される。これに対し、図１５の回路チップ１ｅにおいて、双方の電極１２−４，１２−５と外部回路とを電気的に接続するには、その一方の電極１２−４がその他方の電極１２−５を中心として回転し得る角度範囲を、図１４の回路チップ１ｄにおける角度範囲よりも狭めねばならない。図１５の回路チップ１ｅに許容される回転角度の最大値は、その電極１２−５の外部回路（例えばＲＦＩＤ回路装置のアンテナ）に対して位置合わせされる部分（その電極１２−４からの最短距離）に応じて、例えば９０〜１８０°の範囲で変わる。しかし、上述した電極１２−４，１２−５の形状故に、図１５の回路チップ１ｅは次の利点を備える。
【００６１】
図１５の回路チップ１ｅの利点の一つは、電気回路１１が形成された半導体基板１０の主面の周縁において、電極１２−４，１２−５の各々が当該電気回路１１の所望の部分に電気的に接続できることである。例えば、ＲＦＩＤ回路装置において、これが貼付され且つこれにより管理される「対象物／者」の情報は、半導体基板１０主面の電気回路１１となる領域に複数のトランジスタ（例えば、電界型）を二次元的に配置して成る「トランジスタ・アレイ」に記憶される。従って、このトランジスタ・アレイから読み出され又はこれに書き込まれる管理対象の情報は、上記「トランジスタ・アレイ」の外側（即ち、トランジスタ・アレイに比べて半導体基板１０主面の周縁近く）に設けられた別の回路（例えば、ドライバ回路）と電極１２−４，１２−５とを通して、トランジスタ・アレイと外部回路との間を行き交う。図１４に示す回路チップ１ｄでは、半導体基板１０主面の周縁で一対の電極１２に接続されていた電気回路１１のパターンを変更し、一対の電極１２の一方（１２−３）に接続される部分を半導体基板１０主面の中央に移さねばならない。換言すれば、図１４に示す回路チップ１ｄの作製には、半導体基板１０主面に新たな電気回路１１をパターニングするためのフォトマスクが必要であるが、図１５に示す回路チップ１ｅは新たなフォトマスクを用意せずとも作製できる。
【００６２】
図１５の回路チップ１ｅのもう一つの利点は、その電極１２−４，１２−５が夫々接続される外部回路の導体表面の絶縁物による被覆が不要となることである。例えば、外部回路を図１４（ｂ）に示される如く、夫々の延伸方向に沿って対向する一対のアンテナ２１，２２としたとき、電極１２−５と接続されるアンテナ２２の幅（図１４（ｂ）の縦方向の寸法）が電極１２−５の短軸（図１５の縦方向の寸法）以下であり、且つ電極１２−５に対する他方の電極１２−４の回転角度が所定の範囲内（例えば、９０°以内）に収められていれば、アンテナ２１に接続される電極１２−４はアンテナ２２と重ならず、電極１２−５もアンテナ２１と重ならない。従って、アンテナ２１，２２の形状を変更するだけで、これらをベースフィルム２３等の絶縁材料で覆い、且つ夫々の電極１２−４，１２−５との接続部分のみを露出する開口を形成する必要もなくなる。電気回路１１を成す微細な集積回路に比べ、アンテナ２１，２２は単純な形状で大きく形成されるため、高価なフォトマスクを用いずともパターニングできる。
【実施例２】
【００６３】
実施例１では、複数の回路チップ１の電気回路１１（回路グループ１１０）が形成されたシリコンウエハ１００の一方の主面（回路面）に、当該回路チップ１間を分離する溝を形成した後、シリコンウエハ１００の他方の主面（回路面に対する裏面）を研削して、複数の薄い回路チップ１を当該シリコンウエハ１００から切り出した。しかし、斯様な半導体ウエハ（母材）１００の回路面とは反対側の「主面（裏面）」をドライエッチすることにより、複数の回路チップ１を当該半導体ウエハ１００から切り離してもよい。
【００６４】
本実施例では、シリコンウエハ１００（半導体基板）の上記回路面（複数の電気回路が形成）とは反対側の主面（裏面）に「回路チップ１の輪郭に応じた溝」をドライエッチ加工で形成して、複数の回路チップ１を得るプロセス、及び当該プロセスに特徴付けられ又はこれに好適な回路チップ１の構造が説明される。
【００６５】
図１６は、本実施例で論じられるプロセスの一例の途上にあるシリコンウエハ１００の断面を示し、一対の溝１０１でその輪郭が規定され且つその上面に電気回路１０及び電極１２が形成された当該シリコンウエハ１００の一部分は、それから切り出される回路チップ１の一つの基材（前述のシリコン基板１０）となる。シリコンに限らず、その結晶インゴット（Crystal  Ingot）を薄切りにして得られたウエハ（母材）１００を、その厚み方向にドライエッチ加工して切断する工程には膨大な時間が費やされる。このため、本実施例では、ウエハの裏面にドライエッチングで溝を形成する前に、予めウエハをその裏面から薄く加工するとよい。図１６に示されたシリコン基板１０は、その母材となるシリコンウエハを、その電気回路１１が形成された主面（回路面）にバックグラインドテープ３４を貼付して、当該主面（回路面）の反対側から研削された断面を示す。
【００６６】
図１６に示された溝１０１及び丸孔１０２は、シリコン基板１０（シリコンウエハ）の研磨面（図１６では下面）にフォトレジストを塗布し、その露光及び現像処理で形成したレジスト膜のパターン（開口）を通した当該シリコンウエハのエッチングにより形成される。このため、シリコンウエハの研磨面上のフォトレジストには、その回路面（図１６では上面）における電気回路１１や電極１２の配置に合わせたパターンを露光しなければならず、露光に用いるフォトマスクのシリコンウエハの研磨面内における適切な位置合わせが要請される。シリコンウエハの研磨面内におけるフォトマスクの位置合わせには、シリコンウエハ（シリコン基板１０の母材）の裏面又は研磨面に予めマスクの位置決め用マークや基準マークを形成する手法、シリコンウエハの裏面側からその研磨面におけるマスクの位置を測定し且つその回路面における情報と参照する手法、及び赤外線カメラを用いてシリコンウエハの研磨面におけるマスクとともにその反対側（回路面）における回路パターンを検出する手法等が利用できる。
【００６７】
本実施例では、溝１０１及び丸孔１０２が、シリコン基板１０の裏面（研磨面）側から回路面に向けて狭まるテーパ形状を呈する。即ち、溝１０１や丸孔１０２の内壁は、シリコン基板１０の回路面に近付くにつれて溝１０１又は丸孔１０２の空間内へ張り出す斜面を成す。アスペクト比の大きいドライエッチングで溝１０１や丸孔１０２を形成したとき、夫々の内壁の傾斜は、ウエットエッチングで形成されたそれらの傾斜に比べて急峻となる。ドライエッチングで形成された丸孔１０２の内壁は、図６（ｂ）に例示される実施例１の丸孔１０２とは反対方向に狭まるテーパを成す。これにより、金属や合金等の導体材料でシリコン基板１０の裏面（研磨面）をメッキし又は蒸着したとき、丸孔１０２には研磨面から回路面側に途切れることなく延びる導体材料の膜が確実に形成される。その結果、シリコン基板１０の研磨面に実施例１で述べたような裏面電極を形成すると、これと電気回路１１（下部）とは丸孔１０２に形成された導体膜を通して容易且つ確実に電気的に接続される。
【００６８】
実施例１でも論じたエッチングのアスペクト比は、本実施例において、エッチングにより形成された面（内壁や側壁）の傾斜に対する当該エッチングの深さの比として定義し直せる。例えば、図１６にて、シリコン基板１０を裏面（研磨面）から回路面へ貫いて丸孔１０２を形成するエッチングのアスペクト比は、この丸孔１０２の「当該回路面における端」と「当該裏面における端の当該回路面への投影」との差ΔＲを分母とし、丸孔１０２の深さ（即ち、当該シリコン基板１０の厚さ）を分子ｔとして、求められる。分母となる値は、シリコン基板１０の回路面内における丸孔１０２の「実（じつ）の端」と「裏面から投影された端」との距離でもある。
【００６９】
円形の主面を有するシリコン基板１０で形成された回路チップ１は、その外観が円柱に近付くほど、その側壁に加わる外力に対して割れ難くなる。換言すれば、本実施例のみならず実施例１でも、回路チップ１が円錐台を呈すると、一方の主面より面積の広い他方の主面は、その周縁が一方の主面の周縁より外側に張り出しただけ、シリコン基板１０（回路チップ１）の側壁からの外力を集中的に受け易くなる。従って、シリコンウエハ等の母材から個々の回路チップ１に対応するシリコン基板１０を分離するには、アスペクト比の高いドライエッチングが望まれる。昨今では、５０以上のアスペクト比でシリコンウエハ等の半導体基板に溝を形成できるＤｅｅｐ  ＲＩＥ（Reactive  Ion  Etching）法が開発され、これに適したエッチング装置が例えばＵｎａｘｉｓ  ＵＳＡ，Ｉｎｃ．（ユナクシス  ユーエスエイ  インコーポレイティッド）から形式名：ＤＳＥ−IIIとして発売されている。
【００７０】
Ｄｅｅｐ  ＲＩＥ法は、Ｂｏｓｃｈプロセスともよばれ、半導体基板のドライエッチング（等方エッチング）する工程とエッチングされた面（例えば、溝の内壁）をパッシベーション膜（Passivation  Film）で被覆する工程（以下、パッシベーション工程）とを繰り返して、シリコン基板に深い溝を高アスペクト比で掘る。上記ドライエッチング工程で形成されたエッチング面は、これに続く上記パッシベーション工程でフッ素樹脂層（例えば、ポリテトラフルオロエチレン状のポリマー）により保護されるため、その後のドライエッチング工程では当該エッチング面がエッチングされ難くなる。その結果、シリコン基板の溝がドライエッチング工程毎に深く掘られるにも拘わらず、その内壁の横方向への後退（当該溝の横方向への広がり）は無視できるほど僅かである。また、ドライエッチング工程におけるエッチングガスの供給量と、このエッチングガスで生成されるプラズマの出力とを最適化することにより、Ｄｅｅｐ  ＲＩＥ法によるシリコン（Ｓｉ）のエッチング速度は毎分２０μｍ以上に向上されている。
【００７１】
Ｄｅｅｐ  ＲＩＥ法を用いた回路チップ１の製造工程の一例を、図１７を参照して説明する。図１７（ａ）は、複数の電気回路１１（図２の回路グループ１１０に相当）が主面に形成されたシリコンウエハ１００の断面を示す。図１７（ａ）では、電気回路１１の形成領域が、シリコンウエハ１００の厚み方向に示される。シリコンウエハ１００の主面内における電気回路１１の領域は、ここに形成され得る記憶素子（例えば、トランジスタ・アレイ）や回路チップの外部回路との信号授受を担うインタフェース回路を図１（ｃ）と同様に一対の電界効果型トランジスタＴＲ１，ＴＲ２に代表させて示される。電界効果型トランジスタＴＲ１，ＴＲ２は、真性半導体であるシリコンウエハ１００の主面近傍にｎ型不純物を添加して改質された活性領域（チャネル）ＣＨＮ又はｐ型不純物を添加して改質された活性領域（チャネル）ＣＨＰのいずれかと、この活性領域を含めたシリコンウエハ１００の主面を覆う絶縁膜（ゲート絶縁膜）ＧＩ、絶縁膜ＧＩ上に形成され且つこれを介して活性領域に電界を印加する配線層（ゲート電極）ＧＴ、絶縁膜ＧＩ上に形成され且つこれに形成された開口を通して活性領域に電気的に接続する配線層ＷＬを備える。活性領域や配線層は、電界効果型トランジスタをバイポーラ型トランジスタやダイオードに置き換えられても、これらの等価物が夫々に即した形状でシリコンウエハ１００内又はその主面上に形成される。絶縁膜ＧＩ及び配線層ＧＴ，ＷＬを覆う絶縁膜ＩＮＳは、シリコンウエハ１００の主面に形成された配線層ＧＴ，ＷＬ等の構造物を回路チップの雰囲気から保護し、または回路チップの周辺の外部回路との不測の電気的短絡を防ぐ。即ち、本願明細書で電気回路１１と規定する領域には、シリコンウエハ１００を改質して成る活性領域や、配線層の少なくとも一つが形成されていることで、その他の領域と区別される。配線層には、電界効果型トランジスタＴＲ１，ＴＲ２等のアクティブ素子を成すものに限らず、これらの間を接続するもの、これと外部回路とを接続するものも含まれる。図１７（ａ）において、上述した活性領域ＣＨＮ，ＣＨＰが形成され、且つ配線層ＧＴ，ＷＬが設けられるシリコンウエハ１００の主面（上面）は「回路面」とも呼ばれる。
【００７２】
一方、シリコンウエハ１００の主面（例えば、図２（ａ）にて回路グループ１１０と規定される領域）は、電気回路１１を設けるための素子領域（Ｉ）とこの素子領域（Ｉ）の隣り合う一対を分離するための分離領域（ＩＩ）とに分けられ、分離領域（ＩＩ）には、シリコンウエハ１００から回路チップの各々に対応する半導体基板１０を分離するための溝１０１が形成される。
【００７３】
図１７（ｂ）は、シリコンウエハ１００の回路面とは反対側の主面（下面、以下、裏面と記す）に導体層ＣＮＤが形成され、且つ導体層ＣＮＤをパターニングするためのレジストＲＥ１が導体層ＣＮＤ上に形成された後のシリコンウエハ１００の断面を示す。導体層ＣＮＤは、レジストＲＥ１の開口パターンを通したエッチングにより、電気回路１１と外部回路とを接続する一対の電極１２（例えば、図１５に示される電極１２４，１２５）に成形される。シリコンウエハ１００の裏面には、上述した分離領域（ＩＩ）とともに、これに形成される電極１２とシリコンウエハ１００の回路面に形成された電気回路１１とを接続するための接続領域（ＩＩＩ）が規定される。後述するＤｅｅｐ  ＲＩＥ法での溝１０１と丸孔１０２の掘削は、分離領域（ＩＩ）及び接続領域（ＩＩＩ）の各々におけるレジストＲＥ１の開口ＯＰ１を通して行われる。シリコンウエハ１００の回路面における電気回路１１（例えば、トランジスタ・アレイ）に比べて、電極１２及び開口ＯＰ１は粗くパターニングできるため、これに要するレジストＲＥ１のパターニングには、フォトリソグラフィより安価なスクリーン印刷等の手法が利用できる。レジストＲＥ１のスクリーン印刷では、レジストＲＥ１を導体層ＣＮＤ上に塗布する段階で、電極１２や開口ＯＰ１に応じたレジストＲＥ１のパターンが導体層ＣＮＤ上に形成される。シリコンウエハ１００の回路面に形成された複数の電気回路１１（回路グループ１１０）のパターンに対する電極１２や開口ＯＰ１の位置は、図１８（ａ）に示すシリコンウエハ１００のオリエンテーションフラット（Orientation  Flat）ＯＦを基準として合わせられる。
【００７４】
導体層ＣＮＤは、通常金属又は合金の薄膜として形成され、アルミニウム（Ａｌ）で形成されたときは塩化ホウ素（ＢＣｌ３）と塩素（Ｃｌ２）とで生成されたプラズマで、銅（Ｃｕ）で形成されたときは塩化ホウ素（ＢＣｌ３）と窒素（Ｎ２）とアルゴン（Ａｒ）とで生成されたプラズマで、夫々ドライエッチングされる。図１７（ｃ）は、導体層ＣＮＤのドライエッチングにより裏面に一対の電極１２が設けられたシリコンウエハ１００の断面を示す。シリコンウエハ１００の裏面には、これと一対の電極１２とを覆う新たなレジストＲＥ２のパターンも形成されている。レジストＲＥ２は、例えばスクリーン印刷でレジストＲＥ１上に塗布され、溝１０１と丸孔１０２の掘削部分に対応した開口ＯＰ２のみが形成される。レジストＲＥ２は、次段で実施されるＤｅｅｐ  ＲＩＥ法で掘削しない領域を保護するものであり、その塗布領域は電極１２のパターニングのみに設けられたレジストＲＥ１の開口に限ってもよい。図１７（ｃ）に示された断面を有するシリコンウエハ１００の裏面は、図１８（ａ）に模式的に示される。図１８（ａ）に示したシリコンウエハ１００は、その裏面に形成されたレジストＲＥ２の開口ＯＰ２を通してエッチングされ、これにより掘られた溝１０１によって１０個の半導体基板１０に分離される。この半導体基板１０の一つに対応する領域は、図１８（ａ）にて、破線の丸で囲まれる。しかし、回路チップの実際の量産では、シリコンウエハ１００の直径に応じて、その一つから数千乃至数万個の半導体基板１０が切り出される。
【００７５】
図１７（ｃ）に示されるシリコンウエハ１００は、上述したＵｎａｘｉｓ  ＵＳＡ，Ｉｎｃ．のＤＳＥ−III型の如きＤｅｅｐ  ＲＩＥ加工に適したエッチング装置の筐体内に搬入される。このエッチング装置は、筐体内でエッチングガスの誘導結合型プラズマ（Inductively  Coupled  Plasma，ＩＣＰと略す）を形成し、この筐体内において、ウエハ等の試料は、その被加工面がエッチングガスの誘導結合型プラズマ（以下、プラズマ）に対向するように載置される。プラズマは、１０ＭＨｚ乃至５０ＭＨｚの高周波電界の印加により生成され、水晶発振子による１３．５６ＭＨｚでの励起が汎く利用される。また、上述したドライエッチング工程とパッシベーション工程とにおけるプラズマガスの交替に追従し易い自励発振器（例えば、発振周波数：４０ＭＨｚ）の利用で、プラズマは安定化される。一方、上記試料が載置されるホルダは、プラテン（Platen）とも呼ばれ、試料に交流電圧を印加する機能を備える。シリコンウエハ１００は、その回路面（図１７（ｃ）での上面）でプラテンに接して、これに載置される。これにより、シリコンウエハ１００の裏面（図１７（ｃ）での下面）は、プラズマから放出されるラジカルやイオンに曝される。
【００７６】
Ｄｅｅｐ  ＲＩＥ法によるシリコンウエハ１００の加工は、ドライエッチング工程にて六フッ化硫黄（Sulfur  Hexafluoride，ＳＦ６）と酸素（Ｏ２）とを、パッシベーション工程にてオクタフルオロシクロブタン（Octafluorocyclobutane，Ｃ４Ｆ８）を、夫々減圧された上記筐体内のプラズマ発生装置に供給して行われ、プラズマガス（含むエッチングガス）の供給量は、例えば、前者においてＳＦ６：１３０ｓｃｃｍ，Ｏ２：２０ｓｃｃｍに、後者においてＣ４Ｆ８：５０ｓｃｃｍに夫々設定される。なお、ｓｃｃｍ（Standard Cubic Centimeter per Minute）は、ガス等の流量を標準状態（例えば、０℃，１気圧下）に換算して示す流量単位である。ドライエッチング工程では、プラズマから放出されるＳＦ５＋及びＦ（フッ素）のラジカルがシリコンウエハ１００表面でＳｉＦｘを生成して、シリコンウエハ１００のエッチングを促す一方、プラズマから放出されるＯ（酸素）で生成されるＳｉＦｘＯｙがそのエッチングされた面（特に溝１０１や丸孔１０２の内壁）を更なるエッチングから保護する。パッシベーション工程では、プラズマから放出されるＣＦ２がＣＦｘを生成して、上記エッチングされた面の保護を促す。また、プラテンは、ドライエッチング工程にてシリコンウエハ１００に交流電圧を印加し、パッシベーション工程でこの電圧印加を休止するように制御される。これにより、ドライエッチング工程では、ＳＦ５＋が溝の底面まで引き込まれ且つ瞬時に溝から吐き出される。従って、溝のエッチングはその深さ方向に優先的に進み、５０以上の高いアスペクト比を持つ円柱状の深い溝が形成される。
【００７７】
Ｄｅｅｐ  ＲＩＥ法では、ドライエッチング工程とパッシベーション工程とが交互に繰り返されるため、これによる溝の掘削も断続的となる。その結果、溝の内壁には、その深さ方向（Ｄｅｅｐ  ＲＩＥ法による加工時間に対応）に沿って、複数の凹面が繰り返して形成される。シリコンウエハ１００の厚み方向に円形に掘られる溝は、この凹面により蛇腹状の外周を呈する。この凹面は、スキャロップ（Scallops）と呼ばれ、溝の深さ方向に沿うその出現周期は、エッチング装置の改善により０．５μｍ（０．５×１０−６ｍ）まで低減される。Ｄｅｅｐ  ＲＩＥ法によるシリコン基板の加工において、スキャロップが溝の内壁に対して２６０ｎｍ（２６０×１０−９ｍ）〜３５０ｎｍの深さで形成されると、シリコン基板のクラックが誘発する可能性が指摘されている。しかし、実施例１で説明したシリコン基板１０をＤｅｅｐ  ＲＩＥ法でシリコンウエハ１００から切り出し、シリコン基板１０の側面に裏面電極１３を形成すると、スキャロップによるクラックは裏面電極１３により抑えられる。例えば、シリコン基板１０の側面に５００ｎｍの深さでスキャロップが形成されても、換言すれば、シリコン基板１０の側方へのエッチング深さが５００ｎｍ以下に抑えられていれば、裏面電極１３で補強されたシリコン基板１０の側面にはクラックが生じ難くなる。
【００７８】
一方、ドライエッチング工程とパッシベーション工程との繰り返し周期を短くすることで、スキャロップは浅くなる。例えば、この周期を１秒以下に抑えれば、スキャロップの深さは３０ｎｍ〜４０ｎｍの範囲に抑えられる。後述する本実施例のシリコン基板１０を、その回路チップ１への応用の観点で論ずれば、スキャロップの深さを１００ｎｍ以下に抑えることで、上述した裏面電極１３の補強が無くとも、シリコン基板１０の側面におけるクラックは生じ難くなる。
【００７９】
上述したＤｅｅｐ  ＲＩＥ法で溝１０１及び丸孔１０２が形成されたシリコンウエハ１００の断面が、図１７（ｄ）に示される。Ｄｅｅｐ  ＲＩＥ法のドライエッチング工程では、溝１０１や丸孔１０２の形状を決めるレジストＲＥ２（ＲＥ１）の開口パターンＯＰ２がイオンやラジカルで変形する可能性も否めない。この可能性は、レジストの焼成や硬化により低減できるが、本実施例では、分離領域（ＩＩ）にはみ出した導体層ＣＮＤにも開口ＯＰ２を形成し、レジストとともにシリコンウエハ１００のドライエッチングのマスクとして利用した。シリコンウエハ１００は、溝１０１により回路チップ１に対応した複数のシリコン基板（半導体基板）１０に分離されるが、これらはシリコンウエハ１００の回路面に形成された２層の絶縁膜ＧＩ，ＩＮＳでつながれている。絶縁膜ＧＩ，ＩＮＳの各々が、酸化シリコン（ＳｉＯｘ）や窒化シリコン（ＳｉＮｘ）で形成されているとき、テトラフルオロメタン（Tetrafluoromethane，ＣＦ４）で発生されたプラズマを用いたドライエッチングで、これらは除去される。ＣＦ４のプラズマを用いたドライエッチングは、シリコンウエハ１００に既に形成された溝１０１や丸孔１０２の形状を損ねず、また、シリコンウエハ１００を上記Ｄｅｅｐ  ＲＩＥ法に用いたエッチング装置の筐体内に載置したまま行える。本実施例では、ＣＦ４のプラズマによるドライエッチングで、溝１０１及び丸孔１０２の底面から露出した絶縁膜ＧＩをエッチングした。
【００８０】
その後、シリコンウエハ１００をエッチング装置の筐体から出して、レジストＲＥ２の部分的なリフローにより、その溝１０１に対応する開口ＯＰ２を塞いだ。溝１０１に対応するレジストＲＥ２の開口ＯＰ２は、レジストＲＥ２の当該開口ＯＰ２に追加のレジストをスクリーン印刷することでも塞げる。さらに、シリコンウエハ１００の裏面の無電界メッキにより、丸孔１０２の内壁に導体膜ＣＮＤ２を形成し、この導体膜で電極１２と回路面の電気回路１１（その特定部分）とを電気的に接続するスルーホール（Through-Holes）ＴＨを形成した。図１７（ｅ）は、スルーホールＴＨが形成された後のシリコンウエハ１００の断面を示す。レジストＲＥ２上に形成された余剰な導体膜ＣＮＤ２は、シリコンウエハ１００の薬品洗浄により、その裏面からレジストＲＥ１，ＲＥ２とともに除去される。
【００８１】
最後に、ＣＦ４のプラズマによるドライエッチングで、絶縁膜ＧＩに形成された溝１０１の底面から露出した絶縁膜ＩＮＳを除去し、図１７（ｆ）に示す如く、シリコンウエハ１００から複数のシリコン基板１０を分離する。このシリコン基板１０のシリコンウエハ１００の裏面側から見た平面構造の一例を図１８（ｂ）に示す。図１８（ｂ）において、シリコン基板１０の主面に見える構造は電極１２のみであり、実施例１にて図１５に例示される如く、円弧状に形成された一方の電極１２−４と、電極１２−４の円弧の内周側に対向し且つこれに囲まれる部分を有する他方の電極１２−５とに成形されている。このシリコン基板１０の主面の反対側に形成された電気回路１１の輪郭と、シリコン基板１０を貫通して電気回路１１と電極１２−４，１２−５の下面とを電気的に接続するスルーホールＴＨの輪郭とは、点線で示される。斯様な主面を有するシリコン基板１０は、Ｄｅｅｐ  ＲＩＥ法により円柱状に形成される。
【００８２】
図１８（ｂ）のシリコン基板１０の主面内に点線で描かれた円Ｃ１１は、この主面から見た電気回路１１の外接円であり、破線で描かれた円Ｃ１２は、この主面から見た電極群１２−４，１２−５の外接円である。電極群１２−４，１２−５のいずれもシリコン基板１０の主面の端部より離して形成することが望ましいが、さらに外接円Ｃ１１は外接円Ｃ１２の内部に収まるように電気回路１１及び電極群１２−４，１２−５を設計することが望ましい。これにより、Ｄｅｅｐ  ＲＩＥ法によるドライエッチング処理は、電気回路１１に形成されるアクティブ素子（トランジスタ等）の特性に影響を及ぼさなくなる。同様な観点から、外接円Ｃ１１の直径Ｒ１１を外接円Ｃ１２の直径Ｒ１２より小さくすることが望ましい。図１８（ｂ）では、２つの外接円Ｃ１１，Ｃ１２がシリコン基板１０の主面の中心Ｒ０とした同心円で示されるが、外接円Ｃ１１が外接円Ｃ１２内にある限り、夫々の中心はずれてもよい。シリコン基板１０の主面が図１０に示されるような輪郭を有するとき、外接円Ｃ１１，Ｃ１２は当該主面の輪郭の外側に突き出るが、電極１２と電気回路１１との形成領域の関係は、これらにより適切に規定される。
【００８３】
本実施例で上述したＤｅｅｐ  ＲＩＥ法は、実施例１にて説明したシリコンウエハ１００の溝１０１をその回路面から掘削してシリコン基板１０を切り出す手法にも適用できる。図１９は、Ｄｅｅｐ  ＲＩＥ法が適用された実施例１のプロセスにより加工されるシリコンウエハ１００の一例を示す。このシリコンウエハ１００に形成される複数の電気回路１１も、図１（ｃ）や図１７（ａ）に示された他の例と同様に、一対の電界効果型トランジスタＴＲ１，ＴＲ２に代表させて示される。シリコンウエハ１００及びその上面（回路面）に形成された構造物のうち、図１７（ａ）に示された各々には、図１７（ａ）と同じ参照番号が付せられている。図１９に示されたシリコンウエハ１００を最も特徴付ける構造物は、その回路面に形成されたアンテナ２１０，２２０で、電気回路１１毎にこれを覆う絶縁膜ＩＮＳ１上に形成される。アンテナ２１０，２２０は絶縁膜ＩＮＳ１を貫通するスルーホールＴＨにより、これらに対応する電気回路１１に接続される。アンテナ２１０，２２０は、電気回路１１の上方で図１３（ｂ）に示す如く、スパイラル状に成形されて、回路チップ１（シリコン基板１０）のみでＲＦＩＤ回路装置を構成することもあるが、これらを図１（ａ）に示すベースフィルム２３，２４に形成されたアンテナ２１，２２に非接触で結合させて利用されることもある。後者の場合、回路チップ１（シリコン基板１０）の主面に形成されたアンテナ２１０，２２０の導体パターンが、回路チップ１を搭載する基材に形成されたアンテナ２１，２２と容量結合又は誘導結合する。斯様なＲＦＩＤ回路装置への外部端末による情報の書込みは、この情報に応じた信号（例えば、電磁波）をＲＦＩＤ回路装置のアンテナ２１，２２が受信し、当該信号に応じてアンテナ２１，２２上の電界が変動し、この「アンテナ２１，２２上の電界変動」を回路チップ１のアンテナ２１０，２２０が検知し且つこれに応じた電流を電気回路１１に送るという順序で行われる。また、このＲＦＩＤ回路装置からの情報の読み出しは、回路チップにて、外部端末からの上記信号により「電気回路１１からアンテナ２１０，２２０への電流」が誘起され、この電流に応じてアンテナ２１０，２２０上の電界が変動し、この「アンテナ２１０，２２０上の電界変動」によりアンテナ２１，２２で誘起された電磁波（信号）を当該外部端末が読み込むという順序で行われる。
【００８４】
図１、図１３、及び図１４を参照して上述したＲＦＩＤ回路装置では、電磁波（信号）を受けたアンテナ２１，２２が、その上で変動する電界に応じた電流を電気回路１１に直接流すことで、これに情報が書き込まれ、また、アンテナ２１，２２が電気回路１１からの電流を直接受け且つこれに応じた電磁波（信号）を放出することで、この情報を外部端末に読み出させていた。しかし、図１９に示されるシリコンウエハ１００から得られた回路チップ１では、これに形成された電気回路１１とこの外部回路とも言えるアンテナ２１，２２との間に電流路を設ける必要がない。このため、アンテナ２１０，２２０は、先述した他の回路チップ１の各電極（接合電極１２や裏面電極１３）のように、その少なくとも一部をアンテナ２１，２２との電気的な接続に備えて露出させる必要はなく、故に、電気回路１１（配線層ＧＴ，ＷＬ）を覆う絶縁膜ＩＮＳ１とともに別の絶縁膜ＩＮＳ２で覆われていてもよい。以下に述べるＤｅｅｐ  ＲＩＥ法によるシリコンウエハ１００からのシリコン基板１０の切り出し工程に照らせば、絶縁膜ＩＮＳ１，ＩＮＳ２は、酸化シリコンや窒化シリコンで形成されることが望ましい。
【００８５】
図１９に示すシリコンウエハ１００には、その回路面（図１９の上面）からドライエッチングによりシリコン基板１０を分離する溝１０１を形成するため、この工程の前に当該回路面の構造物（配線層ＧＴ，ＷＬ、アンテナ２１０，２２０、活性領域ＣＨＮ，ＣＨＰ）を保護する絶縁膜ＧＴ，ＩＮＳ１，ＩＮＳ２に溝１０１ａが形成される。絶縁膜ＧＴ，ＩＮＳ１，ＩＮＳ２の溝１０１ａをドライエッチングで形成する工程は、これに続くＤｅｅｐ  ＲＩＥによるシリコンウエハ１００の溝１０１の形成に用いるエッチング装置の筐体内で行われる。この筐体内において、シリコンウエハ１００は、その裏面（図１９の下面）がプラテンに保持され、且つその回路面がプラズマ発生装置に対向するように配置される。また、この筐体内のプラズマ発生装置には、上述した本実施例のプロセスとは逆に、ＣＦ４が供給され、その後、ＳＦ６とＯ２の混合ガスとＣ４Ｆ８とが交互に供給される。絶縁膜ＧＴ，ＩＮＳ１，ＩＮＳ２のドライエッチングは、絶縁膜ＩＮＳ２の最上面に塗布されたレジストＲＥＳの溝１０１に対応する位置に形成された開口ＯＰＮを通して行われる。例えば、２００μｍ〜３００μｍの厚さを有するシリコンウエハ１００に対し、その回路面に積層される絶縁膜ＧＴ，ＩＮＳ１，ＩＮＳ２の厚さの合計は非常に小さく、例えば、シリコンウエハ１００の厚さの１／１０以下である。このため、絶縁膜ＧＴ，ＩＮＳ１，ＩＮＳ２の積層構造には、ＣＦ４で生成されたプラズマによる通常のドライエッチングで溝１０１ａが形成される。その後、Ｄｅｅｐ  ＲＩＥによりシリコンウエハ１００の溝１０１が、溝１０１ａの底面からシリコンウエハ１００の裏面に向けて掘削される。Ｄｅｅｐ  ＲＩＥにおけるドライエッチング工程及びパッシベーション工程のプロセス条件は、図１７を参照して説明した本実施例と同様に設定できる。シリコンウエハ１００の裏面上に形成された絶縁膜ＩＮＳ３は、シリコンウエハ１００の裏面に到達した溝１０１で分離される個々のシリコン基板１０をつなぎ止めるものであり、シリコンウエハ１００がプラテンから外された後、研磨やエッチングにより除去される。絶縁膜ＩＮＳ３は、酸化シリコンや窒化シリコン以外の絶縁材料（金属の酸化膜や窒化膜、樹脂膜）で形成されてもよい。また、個片化されたシリコン基板１０をプラテンから直接回収するときは、絶縁膜ＩＮＳ３を形成しなくてもよい。
【００８６】
図１９に示されたシリコンウエハ１００から得られるシリコン基板１０（回路チップ）の断面構造を図２０（ａ）に示す。また、絶縁膜ＩＮＳ１上に上述したアンテナ２１０，２２０に代えて、電極１２が形成されたシリコン基板１０の断面構造を図２０（ｂ）に示す。いずれのシリコン基板１０の側壁も、図１７（ｆ）に示すシリコン基板１０の側壁と同様に、Ｄｅｅｐ  ＲＩＥにより高いアスペクト比で成形され、夫々の外観は例えば円柱形を呈する。厳密には、シリコン基板１０の各々の側壁には、上述したスキャロップ（凹部）がその厚さ方向に並び得るが、その深さが１００ｎｍ以下に抑えられているため、例えば円柱形の外観が蛇腹状に見えることはなく、スキャロップに起因するシリコン基板１０のクラックも生じない。図２０（ａ）に示されたアンテナ２１０，２２０と、図２０（ｂ）に示された電極１２とは、夫々のシリコン基板１０の主面内における平面形状で相違し、電極１２の少なくとも一部は絶縁膜ＩＮＳ２から露出される。図２０（ｂ）では、絶縁膜ＩＮＳ１上に絶縁膜ＩＮＳ２を形成しないことにより、電極１２の上面全域を露出させている。電気回路１１との接続は、図２０（ａ）のアンテナ２１０，２２０及び図２０（ｂ）の電極１２に対して同様に構成される。シリコン基板１０の主面内におけるアンテナ２１０，２２０と電気回路１１との望ましき配置は、電極１２と電気回路１１との望ましき配置と同様に図１８（ｂ）を参照して規定される。
【産業上の利用可能性】
【００８７】
本発明による回路チップ及びＲＦＩＤ回路装置は、衝撃を受け易い環境でもその機能を維持し得るため、航空機、車両、船舶等に積載される貨物、及びクリーニング業、リネンサプライ業、病院での洗濯物への貼付が可能となり、且つこれによる貨物や洗濯物の情報が確実に管理される。
【図面の簡単な説明】
【００８８】
【図１】本発明の実施例１によるＲＦＩＤ回路装置（ＲＦＩＤタグ）の斜視図、及びこれにおける回路チップの実装構造を示す拡大図を示す。
【図２】本発明の実施例１において、複数の回路チップに切り出される回路グループが主面に形成された半導体ウエハの斜視図及びこの回路パターンの各々に形成される電気回路のパターンの平面図を示す。
【図３】本発明の実施例１において、半導体ウエハの主面に形成される複数の回路チップに応じた電気回路及び電極の平面配置図を示す。
【図４】本発明の実施例１における回路チップの製造工程に用意される半導体ウエハの斜視図及びその主面に形成される電気回路のパターンの平面図を示す。
【図５】本発明の実施例１に係り、ドライエッチングで溝が形成された半導体ウエハの「１つの回路チップに対応した電気回路が形成された部分（以下、チップ部分）」とその近傍の断面図を示す。
【図６】本発明の実施例１に係り、回路面にバックグラインドテープが貼られた半導体ウエハを裏面側から描いた斜視図、及び裏面が研削された後の当該半導体ウエハのチップ部分並びにその近傍の断面図を示す。
【図７】本発明の実施例１に係り、回路面にバックグラインドテープが貼られた半導体ウエハを回路面側から描いた斜視図、及び裏面（研削された面）に金属膜が形成された後の当該半導体ウエハチップ部分並びにその近傍の断面図を示す。
【図８】本発明の実施例１に係り、半導体ウエハから切り出された複数の半導体基板（回路チップ）がバックグラインドテープから転写された保持テープの斜視図、及び保持テープに転写された半導体基板（上記チップ部分）の断面図を示す。
【図９】本発明の実施例１に係り、半導体ウエハ主面に形成される複数のチップ部分（半導体基板に各々切り出される）における電気回路及び電極の平面配置図を示す。
【図１０】本発明の実施例１に係り、半導体ウエハ主面に形成される複数のチップ部分における図９とは異なる電気回路及び電極の平面配置図を示す。
【図１１】本発明の実施例１に係り、半導体ウエハ主面に形成される複数のチップ部分における図９及び図１０とは異なる電気回路及び電極の平面配置図を示す。
【図１２】本発明の実施例１による半導体基板主面の平面図を示す。
【図１３】図１２に示された半導体基板（回路チップ）が搭載されるＲＦＩＤ回路装置の斜視図、及びこれにおける回路チップの実装構造の拡大図を示す。
【図１４】本発明の実施例１による別の回路チップ（半導体基板）主面の平面図と、そのＲＦＩＤ回路装置における実装構造の拡大図を示す。
【図１５】本発明の実施例１による別の半導体基板主面の平面図を示す。
【図１６】本発明の実施例２に係り、ドライエッチングで溝が形成された半導体ウエハのチップ部分とその近傍の断面図を示す。
【図１７】本発明の実施例２における、Ｄｅｅｐ  ＲＩＥ法によるエッチングを含む半導体基板の切り出し（回路チップの形成）の工程を説明する断面図を示す。
【図１８】本発明の実施例２における半導体ウエハ主面に形成されるレジスト膜の開口パターンの概略平面図と、半導体基板主面における電気回路及び電極の配置を説明する平面図を示す。
【図１９】Ｄｅｅｐ  ＲＩＥ法が適用された実施例１のプロセスで加工される半導体ウエハの断面図を示す。
【図２０】本発明による他の回路チップの断面図を示す。
【符号の説明】
【００８９】
１…回路チップ、１０…シリコン基板、１１…電気回路、１２，１２−１〜５…電極（接合電極）、１３…裏面電極、２１，２２…アンテナ、２３，２４…フィルム、３１…フォトレジストパターン、３２…（フォトレジストパターンの）孔形状、３４…バックグラインドテープ、３５…保持テープ、３６…保持枠、１００…ウエハ、１０１…溝、１０２…丸孔、１１０…回路グループ、１１１…残留部分、ＣＨＮ…活性領域（チャネル，Ｎ型）、ＣＨＰ…活性領域（チャネル，Ｐ型）、ＣＮＤ，ＣＮＤ１，ＣＮＤ２…導体層、ＧＩ…絶縁膜（ゲート絶縁膜）、ＧＴ…配線層（ゲート電極）、ＩＮＳ…絶縁膜、ＯＦ…オリエンテーションフラット、ＯＰＮ，ＯＰ１，ＯＰ２…開口、ＲＥＳ，ＲＥ１，ＲＥ２…レジスト、ＴＨ…スルーホール、ＴＲ１，ＴＲ２…トランジスタ、ＷＬ…配線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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