(57)【要約】メモリセルをプリチャージするための技術に対する方法及びデバイスが説明される。メモリセルがそのデジット線と結合されている間にメモリセルをプリチャージすることは、アクセス動作の全体の継続期間を削減し得、それによってメモリセルをアクセスすることに関連するレイテンシを削減し得る。読み出し動作中、メモリデバイスは、メモリセルを選択されたデジット線に結合するためにワード線を選択し得る。更に、メモリデバイスは、選択されたデジット線を、所与の電圧にプリチャージされる参照デジット線と選択的に結合し得る。プリチャージの完了時の選択されたデジットと参照デジット線との間の電圧の差は、メモリセルの論理状態を指し示す信号を表し得る。
2021509519.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体メモリセルを第１のデジット線と結合する期間の間、第１のワード線を活性化することと、
前記第１のワード線が活性化された前記期間の少なくとも一部分の間に、幾らかの量の電荷を使用して前記第１のデジット線を第１の電圧にプリチャージすることと
を含む、方法。
【請求項２】
前記第１のワード線が活性化された前記期間の前記少なくとも一部分の間に、前記幾らかの量の電荷を使用して前記第１の電圧よりも高い第２の電圧に第２のデジット線をプリチャージすること
を更に含む、請求項１に記載の方法。
【請求項３】
前記第１のデジット線を前記第１の電圧にプリチャージすることに少なくとも部分的に基づいて、前記第２のデジット線を前記第１のデジット線から分断すること
を更に含む、請求項２に記載の方法。
【請求項４】
前記第２のデジット線を前記第１のデジット線から分断することに少なくとも部分的に基づいて、前記第１のデジット線を前記第２の電圧にプリチャージするように構成されたコンデンサを前記第１のデジットと結合すること
を更に含む、請求項３に記載の方法。
【請求項５】
前記第１のデジット線を前記第１の電圧にプリチャージすることに少なくとも部分的に基づいて、前記第１のデジット線を前記第２のデジット線と関連付けられた前記第２の電圧にプリチャージするように構成されたコンデンサと前記第１のデジット線を結合することによって、前記第１のデジット線を前記第２の電圧にプリチャージすること
を更に含む、請求項２に記載の方法。
【請求項６】
前記第１のデジット線を前記第１の電圧から第２の電圧にプリチャージするように構成されたコンデンサの電荷を検出することと、
前記コンデンサの前記電荷を検出することに少なくとも部分的に基づいて、前記強誘電体メモリセル上に蓄積された論理状態を識別することと
を更に含む、請求項１に記載の方法。
【請求項７】
前記第１のワード線を活性化することに少なくとも部分的に基づいて、前記第１のワード線が活性化された前記期間の前記少なくとも一部分の間に第２のデジット線を前記第１のデジット線と結合することであって、前記第１のデジット線をプリチャージすることは、前記第２のデジット線を前記第１のデジット線と結合することに少なくとも部分的に基づくこと
を更に含む、請求項１に記載の方法。
【請求項８】
前記第２のデジット線は、前記強誘電体メモリセル上で実施されるアクセス動作中に非活性である第２のワード線と結合される、請求項７に記載の方法。
【請求項９】
前記第２のデジット線は、前記強誘電体メモリセル上で実施されるアクセス動作中に非活性であるメモリデバイスの一部分と関連付けられる、請求項７に記載の方法。
【請求項１０】
メモリセルの第１のアレイは、第１のデッキ内の強誘電体メモリセルの第１のグループに対応し、メモリセルの第２のアレイは、第２のデッキ内の強誘電体メモリセルの第２のグループに対応する、請求項９に記載の方法。
【請求項１１】
前記第２のデジット線は、トランジスタを使用して前記第１のデジット線と結合される、請求項７に記載の方法。
【請求項１２】
活性化されたワード線と結合された強誘電体メモリセルから値を読み出すことと、
前記強誘電体メモリセルから前記値を読み出した後に、参照電圧を生成するために前記強誘電体メモリセルを使用して自己参照動作を実施することと、
前記強誘電体メモリセルからの前記値の読み出しと前記自己参照動作の実施との間で前記ワード線を活性化されたままに保つことと
を含む、方法。
【請求項１３】
前記自己参照動作を実施することは、
前記強誘電体メモリセルと結合された第１のデジット線を、前記参照電圧と関連付けられた電圧にプリチャージすること
を更に含む、請求項１２に記載の方法。
【請求項１４】
前記自己参照動作を実施することは、
前記強誘電体メモリセルと接続された第１のデジット線を、前記第１のデジット線をプリチャージするように構成されたコンデンサと、オフセットを提供するように構成されたオフセット回路とに結合することと、
前記第１のデジット線を前記コンデンサ及び前記オフセット回路と結合することに基づいて、前記強誘電体メモリセルから値を読み出した後に前記強誘電体メモリセルを使用して前記参照電圧を生成することと
を更に含む、請求項１２に記載の方法。
【請求項１５】
前記強誘電体メモリセルから前記値を読み出すことは、
前記第１のデジット線と結合するように構成された第２のデジット線をプリチャージするために使用される幾らかの量の電荷を使用して、前記強誘電体メモリセルと結合された第１のデジット線をプリチャージすること
を更に含む、請求項１２に記載の方法。
【請求項１６】
前記強誘電体メモリセルから前記値を読み出すことは、コンデンサを使用して、前記強誘電体メモリセルと結合された第１のデジット線を第１の電圧にプリチャージすることを更に含み、
前記自己参照動作を実施することは、前記コンデンサと、前記第１の電圧にオフセットを提供するように構成されたオフセット回路とを使用して、前記第１のデジット線を第２の電圧にプリチャージすることを更に含む、
請求項１２に記載の方法。
【請求項１７】
前記オフセット回路は、前記強誘電体メモリセルの動作特性に少なくとも部分的に基づいて複数のオフセット値を提供するように構成される、請求項１６に記載の方法。
【請求項１８】
アクセス動作中にアクセスされるように選択された強誘電体メモリセルと、
前記アクセス動作の少なくとも一部分の間に、前記強誘電体メモリセルをセンスコンポーネントと結合するように構成された第１のデジット線と、
前記アクセス動作の第１の部分の間に、前記第１のデジット線に幾らかの量の電荷を供給することによって前記第１のデジット線をプリチャージするように構成されたプリチャージ回路であって、前記強誘電体メモリセルは、前記アクセス動作の前記第１の部分の間に前記第１のデジット線と結合される、前記プリチャージ回路と
を含む、電子メモリ装置。
【請求項１９】
前記第１のデジット線とは異なる第２のデジット線を更に含み、前記プリチャージ回路は、前記アクセス動作の前記第１の部分の間に、前記幾らかの量の電荷を有する前記第２のデジット線を、前記第１のデジット上の第２の電圧とは異なる第１の電圧にプリチャージするように構成される、
請求項１８に記載の装置。
【請求項２０】
前記第２のデジット線は、前記強誘電体メモリセル上で実施される前記アクセス動作中に非活性であるメモリデバイスの一部分と関連付けられる、請求項１９に記載の装置。
【請求項２１】
前記アクセス動作の前記第１の部分の間に前記第１のデジット線を前記第２のデジット線と結合するように構成されたトランジスタを更に含む、請求項１９に記載の装置。
【請求項２２】
前記アクセス動作の第２の部分の間に、前記強誘電体メモリセルからの信号を増幅するように構成されたコンデンサを更に含み、前記コンデンサは、前記アクセス動作の前記第１の部分の間に前記幾らかの量の電荷を受け取った後の前記第１のデジット線と第２のデジット線との間の電圧差を補償するように構成される、
請求項１８に記載の装置。
【請求項２３】
前記アクセス動作の第３の部分の間にコンデンサを幾らかの電圧にプリチャージするように構成されたオフセット回路を更に含み、前記センスコンポーネントは、前記強誘電体メモリセル上に蓄積された電荷が第１の論理状態又は第２の論理状態の何れに対応するかを区別するために、前記コンデンサを使用して生成された参照電圧を使用するように構成される、
請求項１８に記載の装置。
【請求項２４】
前記センスコンポーネント内にコンデンサとオフセット回路とを更に含み、
前記コンデンサは、前記センスコンポーネントの第２の部分の間に、前記第１のデジット線が前記アクセス動作の前記第１の部分の間にプリチャージされることに少なくとも部分的に基づいて、前記強誘電体メモリセルからの信号を捕捉するように構成され、
前記コンデンサは、前記アクセス動作の第３の部分の間に、前記オフセット回路が前記コンデンサにオフセットを提供することに少なくとも部分的に基づいて、前記強誘電体メモリセルからの参照信号を捕捉するように構成され、前記センスコンポーネントは、前記アクセス動作の前記第２の部分の間に捕捉された前記強誘電体メモリセルからの前記信号が第１の論理状態又は第２の論理状態の何れに対応するかを区別するために前記参照信号を使用するように構成される、
請求項１８に記載の装置。
【請求項２５】
ワード線及び第１のデジット線と結合するように構成された強誘電体メモリセルを含む強誘電体メモリアレイと、
前記強誘電体メモリアレイと結合されたコントローラであって、
前記強誘電体メモリアレイを前記第１のデジット線と結合する期間の間に前記ワード線を活性化することと、
前記ワード線が活性化された前記期間の少なくとも一部分の間に前記第１のデジット線を第１の電圧に幾らかの量の電荷を使用してプリチャージすることと
を動作可能である前記コントローラと
を含む、メモリデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
［クロスリファレンス］
特許に対する本出願は、本願の譲受人に与えられた２０１７年１２月２８日に出願の“Ｔｅｃｈｎｉｑｕｅｓ  ｆｏｒ  Ｐｒｅｃｈａｒｇｉｎｇ  ａ  Ｍｅｍｏｒｙ  Ｃｅｌｌ”という名称のＢｅｄｅｓｃｈｉ等による米国特許出願番号１５／８５７，０９１の優先権を主張し、該出願は、参照によりその全体が本明細書に明白に組み込まれる。
【０００２】
以下は、一般的に、メモリアレイを動作することに関し、より具体的には、メモリセルをプリチャージするための技術に関する。
【背景技術】
【０００３】
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、及びデジタル表示装置等の様々な電子デバイス内に情報を蓄積するために広く使用される。情報は、メモリデバイスの異なる状態をプログラミングすることによって蓄積される。例えば、バイナリデバイスは、論理“１”又は論理“０”によりしばしば示される２つの状態を有する。他のシステムでは、２つよりも多くの状態が蓄積され得る。蓄積された情報にアクセスするために、電子デバイスのコンポーネントは、メモリデバイス内の蓄積状態を読み出し得、又はセンシングし得る。情報を蓄積するために、電子デバイスのコンポーネントは、メモリデバイス内に状態を書き込み得、又はプログラミングし得る。
【０００４】
磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期型ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、及び相変化メモリ（ＰＣＭ）等を含む様々な種類のメモリデバイスが存在する。メモリデバイスは揮発性又は不揮発性であり得る。不揮発性メモリセル、例えば、ＦｅＲＡＭは、外部電源が存在しなくても長時間、それらの蓄積された論理状態を維持し得る。揮発性メモリセル、例えば、ＤＲＡＭは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。ＦｅＲＡＭは、揮発性メモリと同様のデバイスアーキテクチャを有し得るが、蓄積デバイスとしての強誘電体コンデンサの使用に起因して不揮発性の特性を有し得る。ＦｅＲＡＭデバイスは、それ故、その他の不揮発性及び揮発性メモリデバイスと比較して改善された性能を有し得る。
【０００５】
メモリデバイスの改善は、メトリックの中でもとりわけ、メモリセル密度の増加、読み出し／書き込み速度の増加、信頼性の増加、データ保持の増加、電力消費の削減、又は製造コストの削減を一般的に含み得る。
【図面の簡単な説明】
【０００６】
【図１】本開示の実施形態に従ったメモリセルをプリチャージするための技術をサポートするメモリアレイの一例を説明する。
【図２】本開示の実施形態に従ったメモリセルをプリチャージするための技術をサポートする回路の一例を説明する。
【図３】本開示の実施形態に従ったメモリセルをプリチャージするための技術をサポートするヒステリシス曲線の一例を説明する。
【図４】本開示の実施形態に従ったメモリセルをプリチャージするための技術をサポートするメモリデバイスの一例を説明する。
【図５】本開示の実施形態に従ったメモリセルをプリチャージするための技術をサポートする回路の一例を説明する。
【図６】本開示の実施形態に従ったメモリセルをプリチャージするための技術をサポートするタイミング図の一例を説明する。
【図７】本開示の実施形態に従ったメモリセルをプリチャージするための技術をサポートするデバイスのブロック図を示す。
【図８】本開示の実施形態に従ったメモリセルをプリチャージするための技術をサポートするデバイスのブロック図を示す。
【図９】本開示の実施形態に従ったメモリセルをプリチャージするための技術のための方法を説明する。
【図１０】本開示の実施形態に従ったメモリセルをプリチャージするための技術のための方法を説明する。
【発明を実施するための形態】
【０００７】
幾つかのメモリデバイスでは、アクセス動作（例えば、読み出し動作又は書き込み動作）中に、選択されたメモリセルをデジット線と結合する前にデジット線がプリチャージされる必要があり得る。こうしたプリチャージは、アクセス動作を実施するのに必要な全体の継続期間を増やし得、それ故、メモリコマンドの受信と該メモリコマンドの実行との間のレイテンシを増加させ得る。
【０００８】
メモリセルがデジット線と結合されている間にメモリセルをプリチャージするための技術が本明細書に説明される。メモリセルを、該セルがそのデジット線と結合されている間にプリチャージすることは、アクセス動作の全体の継続期間を削減し得、それよって、メモリデバイスのレイテンシと、アクセス動作により消費される電力を削減し得る。メモリセルと結合されたデジット線をプリチャージする場合、プリチャージ回路は、メモリセルの付加的な電気負荷を計算に入れる必要があり得る。例えば、デジット線を第１の電圧（例えば、１ボルト）にプリチャージするように構成された電圧源は、メモリセルと結合されたデジット線を第１の電圧よりも小さい第２の電圧（例えば、０．８ボルト）にプリチャージし得る。プリチャージ中のメモリセルを計算に入れるために、メモリデバイスは、プリチャージの様々な部分の間に、デジット線を参照デジット線とプリチャージコンデンサとに選択的に結合し得る。参照デジット線とプリチャージコンデンサとを使用して、メモリデバイスは、デジット線がメモリセルと結合されている間にデジット線をその所望のレベルにプリチャージするように構成され得る。
【０００９】
幾つかの場合、メモリセルの動作特性は、時間と共に変化し得、それによってメモリセル上に蓄積される電圧レベルに影響を与え得る。結果として、新しいメモリセルと古いメモリセルとの両方にロバスト性のある読み出し動作が仕えることを可能にするためには、固定の参照スキームは適さないことがある。伝統的な自己参照スキームは、メモリセルが古くなる又はその動作特性が変化すると共に、固定の参照スキームに関連する問題を緩和する適当な参照を提供し得る。幾つかの場合、しかしながら、伝統的な自己参照スキームは、メモリセル及びデジット線が放電した後に、メモリセルと関連付けられたワード線を不活性化する必要がある。読み出し動作と自己参照動作との間のワード線のこうしたトグル（例えば、不活性化及び活性化）は、自己参照読み出し動作の一過性の遅延を生じさせ得る。幾つかの場合、一過性の遅延は、アクセス動作の全体の継続期間がより長くなる結果（例えば、ワード線と関連付けられたメモリセルの行の開放と該メモリセルと関連付けられたデジット線へのアクセスとの間の最小数のクロックサイクル）をもたらし得る。
【００１０】
メモリセルをプリチャージするための技術は、メモリセルと関連付けられたワード線をトグルする必要がない自己参照スキームを可能にするために、本明細書では提供される。メモリデバイスは、メモリセルに結合された、選択されたデジット線をもプリチャージする（例えば、メモリセルと関連付けられたワード線が活性化される）プリチャージ回路を使用して、参照デジット線を所与の電圧値にプリチャージし得る。続いて、選択されたデジット線の所与の電圧値へのプリチャージを完了するための付加的な量の電荷を提供するために、メモリセルに結合された、選択されたデジット線に、プリチャージされたコンデンサが接続され得る。付加的な量の電荷は、メモリセルに必要とされる幾らかの量の電荷に起因し得、メモリセルの論理状態（例えば、１の論理状態又は０の論理状態）に依存し得る。メモリセルからの信号（例えば、該コンデンサにより提供された付加的な量の電荷）がセンスコンポーネントの第１のノードにおいて発現及び捕捉された場合に、メモリセルと関連付けられたワード線は、トグルする必要なく活性化されたままであり、それ故、ワード線の放電及び充電に関連する一過性の遅延を除去し得る。
【００１１】
メモリセルからの信号が捕捉された後、幾つかの実施形態では、自己参照動作が続き得る。自己参照動作は、選択されたメモリセルと、選択されたメモリセルと関連付けられた、選択されたデジット線と、参照デジット線とをリセットすることを含む。続いて、上で説明したのと同様のステップを繰り返すことによって、参照デジット線と、メモリセルに結合された、選択されたデジット線とが自己参照動作のためにプリチャージ回路を使用して再度プリチャージされ得る。メモリセルはリセットされている（例えば、メモリセルは、１の論理状態を有する）ので、自己参照動作中のメモリセルからの信号は、（例えば、センスコンポーネントの第１のノードにおいて捕捉された信号が１又は０の何れの論理状態に対応するのかを識別するための）参照信号として機能するためにオフセットを必要とし得る。オフセットを提供するために、コンデンサは、メモリセルに接続された場合に参照信号を生成するために、読み出し動作中の値とは異なる値にプリチャージされ得る。参照信号は、センスコンポーネントの第２のノードにおいてその後捕捉され得る。センスコンポーネントは、第１のノードにおいて捕捉された信号を第２のノードにおいて捕捉された参照信号と比較することによって、メモリセルの論理状態をラッチし得る。メモリセルからの参照信号がセンスコンポーネントの第２のノードにおいて発現及び捕捉されている間、メモリセルと関連付けられたワード線は、トグルする必要なく活性化されたままであり得、それ故、ワード線の放電及び充電と関連する一過性の遅延を除去し得る。
【００１２】
メモリセルをプリチャージするための技術は、メモリデバイスを改善する利点を提供し得る。該プリチャージ技術は、読み出し動作のための参照信号を生成するために、読み出し動作の選択されたメモリセルを利用し、それ故、読み出すメモリセルと、参照信号を提供する参照メモリセルとの間の可変の電気的特性（例えば、読み出すメモリセルと参照メモリセルとの間の統計的なプロセスの変化又は異なる経年劣化）に関連する問題点を緩和する。更に、プリチャージ技術は、読み出す信号と参照信号とをメモリセルから生成しつつ、同じ２つのデジット線（例えば、参照デジット線、及び読み出すメモリセルに結合されたデジット線）を使用し得、それ故、様々な回路コンポーネント（例えば、参照デジット線と関連付けられたプリチャージ回路、メモリセルに結合されたデジット線と関連付けられた別のプリチャージ回路、２つのデジット線を結合するように構成されたトランジスタ）に関連する変化の源を削減する。
【００１３】
上で紹介された開示の機構は、図１〜図３の文脈で以下で更に説明される。具体例は、図４〜図６に対してその後説明される。開示のこれら又はその他の機構は、メモリセルをプリチャージするための技術に関連する装置図、システム図、及びフローチャートによって更に説明され、それらを参照しながら更に説明される。
【００１４】
図１は、本開示の実施形態に従ったメモリセルをプリチャージするための技術をサポートするメモリアレイ１００の一例を説明する。図１は、メモリアレイ１００の様々なコンポーネント及び機構を表す説明図である。そのようなものだとして、メモリアレイ１００のコンポーネント及び機構は、メモリアレイ１００内のそれらの実際の物理的位置ではなく、機能的な相互関係を説明するために示されると分かるべきである。メモリアレイ１００は、電子メモリ装置又はデバイスとも称され得る。メモリアレイ１００は、異なる状態を蓄積するようにプログラム可能なメモリセル１０５を含む。幾つかの場合、各メモリセル１０５は、絶縁材料として強誘電体材料を有するコンデンサを含み得る強誘電体メモリセルであり得る。幾つかの場合、コンデンサは、強誘電体コンテナと称され得る。各メモリセル１０５は、論理０及び論理１として示される２つの状態を蓄積するようにプログラム可能であり得る。各メモリセル１０５は、相互に重なり合って積み重ねられ得、２つのデッキのメモリセル１４５をもたらし得る。したがって、図１の例は、２つのデッキのメモリアレイを描写する例であり得る。
【００１５】
幾つかの場合、メモリセル１０５は、２つよりも多くの状態を蓄積するように構成される。メモリセル１０５は、プログラム可能な状態を表す電荷をコンデンサ内に蓄積し得、例えば、充電及び非充電のコンデンサは、２つの論理状態を夫々表し得る。ＤＲＡＭアーキテクチャは、一般的にこうした設計を使用し得、用いられるコンデンサは、絶縁体として常誘電性又は線形の分極特性を有する誘電材料を含み得る。対照的に、強誘電体メモリセルは、絶縁材料として強誘電体材料を有するコンデンサを含み得る。強誘電体コンデンサの電荷の異なるレベルは、異なる論理状態を表し得る。強誘電体材料は、非線形の分極特性を有し、強誘電体メモリセル１０５の幾つかの詳細及び利点は以下で論じられる。
【００１６】
アクセス動作と称され得る読み出し及び書き込み等の動作は、ワード線１１０及びデジット線１１５を活性化又は選択することによってメモリセル１０５上で実施され得る。ワード線１１０は行線、センス線、及びアクセス線としても知られ得る。デジット線１１５は、ビット線、列線、アクセス線としても知られ得る。ワード線及びデジット線、又はそれらの類似物への言及は、理解又は動作を失うことなく交換可能である。ワード線１１０及びデジット線１１５は、アレイを創出するように、相互に対して直角（又は凡そ直角）であり得る。メモリセルの種類（例えば、ＦｅＲＡＭ、ＲＲＡＭ）に依存して、例えば、プレート線等のその他のアクセス線（図示せず）が存在し得る。メモリデバイスの正確な動作は、メモリセルの種類及び／又はメモリデバイス内で使用される具体的なアクセス線に基づいて変わり得ることは分かるべきである。
【００１７】
ワード線１１０又はデジット線１１５を活性化又は選択することは、個別の線に電圧を印加することを含み得る。ワード線１１０及びデジット線１１５は、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ））、金属合金、炭素、導電的にドープされた半導体等の導電性材料、又はその他の導電性材料、合金、若しくは化合物等で作られてもよい。
【００１８】
メモリアレイ１００は、２次元（２Ｄ）メモリアレイ又は３次元（３Ｄ）メモリアレイであり得る。３Ｄメモリアレイは、相互に重ねて形成された２次元（２Ｄ）メモリアレイを含み得る。これは、２Ｄアレイと比較して、単一のダイ又は基板上に配置又は創出され得るメモリセルの数を増加させ得、それは、順次、産出コストを削減し得、若しくはメモリアレイの性能を増加させ得、又はそれら両方であり得る。メモリアレイ１００は、任意の数のレベルを含み得る。各レベルは、メモリセル１０５が各レベルに渡って相互に凡そ整列され得るように整列され得、又は位置付けられ得る。メモリセル１０５の各行は単一のワード線１１０に接続され得、メモリセル１０５の各列は単一のデジット線１１５に接続される。１つのワード線１１０と１つのデジット線１１５とを活性化すること（例えば、ワード線１１０又はデジット線１１５に電圧を印加すること）によって、それらの交点において単一のメモリセル１０５がアクセスされ得る。メモリセル１０５にアクセスすることは、メモリセル１０５を読み出すこと又は書き込むことを含み得る。ワード線１１０とデジット線１１５との交点は、メモリセルのアドレスと称され得る。
【００１９】
幾つかのアーキテクチャでは、セルの論理蓄積デバイス、例えば、コンデンサは、選択デバイスによってデジット線から電気的に絶縁され得る。ワード線１１０は、選択デバイスに接続され得、選択デバイスを制御し得る。例えば、選択デバイスはトランジスタ（例えば、薄膜トランジスタ（ＴＦＴ））であり得、ワード線１１０は、該トランジスタのゲートに接続され得る。ワード線１１０を活性化することは、メモリセル１０５のコンデンサとその対応するデジット線１１５との間の電気的接続又は閉回路をもたらす。デジット線は、メモリセル１０５の読み出し又は書き込みの何れかのためにその後アクセスされ得る。また、図２に以下で説明するように、強誘電体メモリセルのアクセス動作は、プレート線を介した強誘電体メモリセルのノード、すなわち、セルプレートへの付加的な接続を必要とし得る。幾つかの実施形態では、アクセス動作（例えば、読み出し動作）中に、メモリセル１０５をデジット線１１５に結合するために、選択されたデジット線１１５は、ワード線１１０が活性化されている間に第１の電圧にプリチャージされ得る。更に、プリチャージ中に、メモリセルと結合されていない別のデジット線１１５（例えば、参照デジット線）を使用して、幾らかの量の電荷が判定され得る。幾らかの量の電荷に対応する電流は、選択されたデジット線をプリチャージするために使用され得、ワード線１１０の放電及び充電に関連する一過性の時間遅延を避けるために、ワード線１１０は、アクセス動作中に活性化されたままであり得る。
【００２０】
メモリセル１０５へのアクセスは、行デコーダ１２０及び列デコーダ１３０を通じて制御され得る。例えば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し得、受信した行アドレスに基づいて適切なワード線１１０を活性化し得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５を活性化する。例えば、メモリアレイ１００は、ＷＬ＿１〜ＷＬ＿Ｍとラベルが付された複数のワード線１１０と、ＤＬ＿１〜ＤＬ＿Ｎとラベルが付された複数のデジット線１１５とを含み得、Ｍ及びＮはアレイのサイズに依存する。それ故、ワード線１１０及びデジット線１１５、例えば、ＷＬ＿２及びＤＬ＿３を活性化することによって、それらの交点におけるメモリセル１０５がアクセスされ得る。また、強誘電体メモリセルのアクセス動作は、プレート線デコーダ（図示せず）と関連付けられた、メモリセル１０５に対する対応するプレート線を活性化する必要があり得る。
【００２１】
幾つかの実施形態では、選択されたデジット線１１５（例えば、対象のデジット線）が読み出すメモリセル１０５に結合されている間に、付加的なデジット線１１５（例えば、参照デジット線）がプリチャージされ得る。プリチャージ回路は、カレントミラーリングスキームに基づいて、付加的なデジット線と選択されたデジット線との両方に幾らかの量の電荷を供給し得る。付加的なデジット線は、メモリセル１０５と関連付けられなくてもよく、メモリアレイ１００の非選択部分からのものであり得る。幾つかの場合、参照デジット線は、非活性のメモリタイル又はメモリ区域等内に設置され得る。幾つかの実施形態では、下部のデッキ内のメモリセルがプリチャージ期間を使用してアクセスされる場合、付加的なデジット線は、非選択の上部のデッキに属し得る。
【００２２】
アクセスすると、メモリセル１０５は、メモリセル１０５の蓄積状態を判定するために、センスコンポーネント１２５によって読み出され得、又はセンシングされ得る。例えば、メモリセル１０５へのアクセス後、メモリセル１０５の強誘電体コンデンサは、その対応するデジット線１１５上に放電し得る。強誘電体コンデンサの放電は、強誘電体コンデンサに対してバイアスすること又は電圧を印加することからもたらされ得る。放電は、デジット線１１５の電圧に変化を生じさせ得、センスコンポーネント１２５は、メモリセル１０５の蓄積状態を判定するために、デジット線１１５の電圧を参照電圧（図示せず）と比較し得る。例えば、デジット線１１５が参照電圧よりも高い電圧を有する場合、センスコンポーネント１２５は、メモリセル１０５内の蓄積状態が論理１であったと判定し得、逆もまた同様である。センスコンポーネント１２５は、ラッチと称され得る、信号の差を検出及び増幅するために様々なトランジスタ又はアンプを含み得る。メモリセル１０５の検出された論理状態は、出力１３５として、列デコーダ１３０を通じてその後出力され得る。幾つかの場合、センスコンポーネント１２５は、列デコーダ１３０又は行デコーダ１２０の一部であり得る。又は、センスコンポーネント１２５は、列デコーダ１３０又は行デコーダ１２０に接続され得、又は列デコーダ１３０又は行デコーダ１２０と電子通信し得る。
【００２３】
幾つかの実施形態では、センスコンポーネント１２５は、可変の電圧レベルにプリチャージするように構成されたコンデンサを含み得る。該電圧レベルは、アクセス動作（例えば、読み出し動作、自己参照動作）の様々な段階に依存して異なり得る。コンデンサは、選択されたデジット線１１５に付加的な量の電荷を供給するために、メモリセル１０５に結合された、選択されたデジット線１１５に接続され得る。付加的な量の電荷は、メモリセル１０５の論理状態に対応し得る。メモリセル１０５は、読み出す論理値（例えば、１又は０の論理状態）、又は読み出し動作のための参照を提供する既知の論理値を蓄積し得る。それ故、コンデンサは、読み出し動作中にメモリセル１０５からの信号を、又は自己参照動作中に参照信号を検出し得る。
【００２４】
メモリセル１０５は、関連するワード線１１０及びデジット線１１５を同様に活性化することによってセットされ得、又は書き込まれ得、すなわち、メモリセル１０５内に論理値が蓄積され得る。列デコーダ１３０又は行デコーダ１２０は、メモリセル１０５に書き込まれるデータ、例えば、入力／出力１３５を受け入れ得る。強誘電体メモリセル１０５は、強誘電体コンデンサに渡って電圧を印加することによって書き込まれ得る。このプロセスは、以下でより詳細に論じられる。
【００２５】
幾つかのメモリアーキテクチャでは、メモリセル１０５へのアクセスは、蓄積された論理状態を劣化又は破壊し得、元の論理状態をメモリセル１０５に戻すために、再書き込み又はリフレッシュ動作が実施され得る。ＤＲＡＭでは、例えば、コンデンサは、センシング動作中に部分的に又は完全に放電され得、蓄積された論理状態を破損し得る。そのため、センシング動作後に論理状態が再書き込みされ得る。また、単一のワード線を活性化することは、行内の全てのメモリセルの放電をもたらし得、それ故、行内の幾つかの又は全てのメモリセル１０５は再書き込みされる必要があり得る。
【００２６】
ＤＲＡＭを含む幾つかのメモリアーキテクチャでは、メモリセルは、外部電源により定期的にリフレッシュされない限り、それらの蓄積状態を時間と共に喪失し得る。例えば、充電されたコンデンサは、リーク電流を通じて時間と共に放電され得、蓄積された情報の喪失をもたし得る。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは比較的高いことがあり、例えば、ＤＲＡＭアレイに対しては１秒間に数十回のリフレッシュ動作であり得、それは、著しい電力消費をもたし得る。メモリアレイが益々大きくなると、電力消費の増加は、特に、電池等の有限の電源に依存するモバイルデバイスに対するメモリアレイの配備又は動作（例えば、電源、発熱、材料限界等）を阻害し得る。以下で論じるように、強誘電体メモリセル１０５は、他のメモリアーキテクチャと比較して改善された性能をもたらし得る有益な特性を有し得る。
【００２７】
メモリコントローラ１４０は、様々なコンポーネント、例えば、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５を通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、再書き込み、リフレッシュ、放電）を制御し得る。幾つかの場合、行デコーダ１２０、列デコーダ１３０、及びセンスコンポーネント１２５の内の１つ以上は、メモリコントローラ１４０と共同設置され得る。メモリコントローラ１４０は、所望のワード線１１０及びデジット線１１５を活性化するために、行及び列のアドレス信号を生成し得る。メモリコントローラ１４０はまた、メモリアレイ１００の動作中に使用される様々な電圧又は電流を生成及び制御し得る。例えば、それは、１つ以上のメモリセル１０５にアクセスした後に、ワード線１１０又はデジット線１１５に放電電圧を印加し得る。
【００２８】
幾つかの実施形態では、メモリコントローラ１４０は、読み出し動作及び／又は自己参照動作の様々な段階を制御し得る。幾つかの場合、メモリコントローラ１４０は、メモリセル１０５を選択されたデジット線１１５と結合するために、ワード線１１０を活性化することに基づいて、選択されたデジット線１１５を別のデジット線１１５（例えば、参照デジット線）と結合することに関連する様々なタイミングを制御し得る。他の場合、メモリコントローラ１４０は、相互に結合された該デジット線に幾らかの量の電荷を供給するように構成されたプリチャージ回路を制御し得、プリチャージが完了したか否かを判定するために、プリチャージの状態（例えば、参照デジット線の電圧）を監視し得る。幾つかの場合、メモリコントローラ１４０は、コンデンサを電圧供給ノードに結合すること、選択されたデジット線１１５を参照デジット線１１５から分離すること、又は充電されたコンデンサを選択されたデジット線に結合すること等の、メモリセル１０５の論理状態を検出するように構成されたコンデンサをプリチャージすることに関連する様々なタイミングを制御し得る。
【００２９】
一般的に、本明細書で論じる印加される電圧又は電流の振幅、形状、又は継続期間は、調整又は変更され得、メモリアレイ１００の動作において論じる様々な動作に対して異なり得る。更に、メモリアレイ１００内の１つの、複数の、又は全てのメモリセル１０５は同時にアクセスされ得、例えば、メモリアレイ１００の複数の又は全てのセルは、全てのメモリセル１０５又はメモリセル１０５のグループが単一の論理状態にセット又はリセットされるアクセス（例えば、書き込み又はプログラミング）動作中に同時にアクセスされ得る。メモリデバイスの正確な動作は、メモリセルの種類及び／又はメモリデバイス内で使用される具体的なアクセス線に基づいて変わり得ると分かるべきである。その他のアクセス線、例えば、プレート線が存在し得る幾つかの例（図示せず）では、ワード線及びデジット線と共同する対応するプレート線は、メモリアレイのある一定のメモリセル１０５にアクセスするために活性化される必要があり得る。メモリデバイスの正確な動作は、メモリセルの種類及び／又はメモリデバイス内で使用される具体的なアクセス線に基づいて変わり得ると分かるべきである。
【００３０】
図２は、本開示の様々な実施形態に従ったメモリセルをプリチャージするための技術をサポートする回路２００の一例を説明する。回路２００は、図１を参照しながら説明したようなメモリセル１０５、ワード線１１０、デジット線１１５、及びセンスコンポーネント１２５の夫々例示であり得るメモリセル１０５−ａ、ワード線１１０−ａ、デジット線１１５−ａ、及びセンスコンポーネント１２５−ａを含む。メモリセル１０５−ａは、第１のプレート、セルプレート２３０と第２のセルプレート、セル底部２１５とを有するコンデンサ２０５等の論理蓄積コンポーネントを含み得る。セルプレート２３０及びセル底部２１５は、それらの間に位置付けられた強誘電体材料を通じて容量的に結合され得る。セルプレート２３０とセル底部２１５との方向付けは、メモリセル１０５−ａの動作を変更することなく反転され得る。回路２００は、選択デバイス２２０及び参照線２２５をも含む。セルプレート２３０はプレート線２１０を介してアクセスされ得、セル底部２１５はデジット線１１５−ａを介してアクセスされ得る。上で説明したように、コンデンサ２０５を充電又は放電することによって様々な状態が蓄積され得る。
【００３１】
コンデンサ２０５の蓄積状態は、回路２００内に表された様々な素子を動作することによって読み出され得、又はセンシングされ得る。コンデンサ２０５は、デジット線１１５−ａと電子通信し得る。例えば、コンデンサ２０５は、選択デバイス２２０が不活性化された場合にデジット線１１５−ａから絶縁され得、コンデンサ２０５は、選択デバイス２２０が活性化された場合にデジット線１１５−ａに接続され得る。選択デバイス２２０の活性化は、メモリセル１０５−ａの選択と称され得る。幾つかの場合、選択デバイス２２０はトランジスタ（例えば、薄膜トランジスタ（ＴＦＴ））であり、その動作は、該トランジスタのゲートに電圧を印加することによって制御され、該電圧の大きさは、トランジスタの閾値電圧の大きさよりも大きい。ワード線１１０−ａは選択デバイス２２０を活性化し得、例えば、ワード線１１０−ａに印加された電圧は、トランジスタのゲートに印加され、コンデンサ２０５をデジット線１１５−ａと接続する。
【００３２】
幾つかの実施形態では、ワード線１１０−ａの放電及び充電に関連する一過性の遅延を避けるために、ワード線１１０−ａは、アクセス動作の様々な段階中に活性化されたままであり得る。更に、ワード線１１０−ａは、読み出し動作に続き得る自己参照動作の様々な段階の間に活性化されたままであり得る。幾つかの実施形態では、アクセス動作中にワード線１１０−ａが活性化されたままであり得るように、メモリセル１０５−ａと結合されたデジット線１１５−ａに、制御された量の電流を供給するために、プリチャージ回路が使用され得る。
【００３３】
幾つかの例では、選択デバイス２２０とコンデンサ２０５との位置は、選択デバイス２２０がプレート線２１０とセルプレート２３０との間に接続されるように、及びコンデンサ２０５がデジット線１１５−ａと選択デバイス２２０の他の端子との間にあるように切り替えられ得る。この実施形態では、選択デバイス２２０は、コンデンサ２０５を通じてデジット線１１５−ａと電子通信したままであり得る。この構成は、読み出し及び書き込み動作に対する代替的なタイミング及びバイアスと関連付けられ得る。
【００３４】
コンデンサ２０５のプレート間の強誘電体材料に起因して、以下でより詳細に論じるように、コンデンサ２０５は、デジット線１１５−ａに接続されると放電しないことがある。一スキームでは、強誘電体コンデンサ２０５により蓄積された論理状態をセンシングするために、ワード線１１０−ａはメモリセル１０５−ａを選択するためにバイアスされ得、プレート線２１０に電圧が印加され得る。幾つかの場合、デジット線１１５−ａは、プレート線２１０及びワード線１１０−ａをバイアスする前に、仮想接地され、仮想接地からその後絶縁され、それは“浮遊”と称され得る。プレート線２１０をバイアスすることは、コンデンサ２０５に渡る電圧差（例えば、プレート線２１０の電圧  −  デジット線１１５−ａの電圧）をもたらし得る。該電圧差は、コンデンサ２０５上の蓄積電荷に変化を生み出し得、蓄積電荷の変化の大きさは、コンデンサ２０５の初期状態、例えば、初期状態が論理１又は論理０の何れを蓄積したかに依存し得る。このことは、コンデンサ２０５上に蓄積された電荷に基づいて、デジット線１１５−ａの電圧に変化を生じさせ得る。セルプレート２３０への電圧を変更することによるメモリセル１０５−ａの動作は、“移動するセルプレート”と称され得る。
【００３５】
デジット線１１５−ａの電圧の変化は、その固有の静電容量に依存し得る。すなわち、デジット線１１５−ａに電荷が流れると、幾らかの有限の電荷がデジット線１１５−ａ内に蓄積され得、もたらされる電圧は固有の静電容量に依存する。固有の静電容量は、デジット線１１５−ａの、寸法を含む物理的特徴に依存し得る。デジット線１１５−ａは多くのメモリセル１０５を接続し得、そのため、デジット線１１５−ａは、無視できない（例えば、ピコファラッド（ｐＦ）のオーダの）静電容量をもたらす長さを有し得る。デジット線１１５−ａのもたらされた電圧は、メモリセル１０５−ａ内の蓄積された論理状態を判定するために、センスコンポーネント１２５−ａによって参照（例えば、参照線２２５の電圧）とその後比較され得る。その他のセンシングプロセスが使用されてもよい。
【００３６】
センスコンポーネント１２５−ａは、ラッチと称され得る、信号の差を検出及び増幅するための様々なトランジスタ又はアンプを含み得る。センスコンポーネント１２５−ａは、デジット線１１５−ａの電圧と、参照電圧であり得る参照線２２５の電圧とを受け取って比較するセンスアンプを含み得る。センスアンプの出力は、該比較に基づいて、より高い（例えば、正の）又はより低い（例えば、負の若しくはグランドの）供給電圧に駆動され得る。実例として、デジット線１１５−ａが参照線２２５よりも高い電圧を有する場合、センスアンプの出力は正の供給電圧に駆動され得る。幾つかの場合、センスアンプはデジット線１１５−ａを供給電圧に付加的に駆動し得る。センスコンポーネント１２５−ａは、センスアンプの出力及び／又はデジット線１１５−ａの電圧をその後ラッチし得、それは、メモリセル１０５−ａ内の蓄積状態、例えば、論理１を判定するために使用され得る。或いは、デジット線１１５−ａが参照線２２５よりも低い電圧を有する場合、センスアンプの出力は、負又はグランドの電圧に駆動され得る。センスコンポーネント１２５−ａは、メモリセル１０５−ａ内の蓄積状態、例えば、論理０を判定するために、センスアンプの出力を同様にラッチし得る。メモリセル１０５−ａのラッチされた論理状態は、例えば、図１に関する出力１３５として、列デコーダ１３０を通じてその後出力され得る。
【００３７】
幾つかの実施形態では、プリチャージ回路は、メモリセル１０５−ａと関連付けられたワード線１１０−ａが活性化している（例えば、選択されている）間に、メモリセル１０５と結合された第１のデジット線１１５−ａ（例えば、対象のデジット線）に、制御された量の電流を供給し得る。第１のデジット線１１５−ａは、制御された量の電流を用いて供給された場合に第１の電圧にプリチャージされ得る。制御された量の電流を用いて供給された場合に第２のデジット線１１５−ａが第２の電圧にプリチャージされるように、制御された量の電流は、第２のデジット線１１５−ａ（例えば、それと結合されたメモリセル１０５を有しない無負荷のデジット線、参照デジット線）の固有の静電容量をプリチャージするために判定され得る。メモリセル１０５−ａと関連付けられた第１のデジット線１１５−ａの付加的な容量的負荷に起因して、第１の電圧は、第２の電圧よりも小さくてもよい。第１の電圧と第２の電圧との間の電圧差は、メモリセル１０５−ａの論理状態に起因し得る。更に、該電圧差は、メモリセル１０５−ａの論理状態に依存し得る。
【００３８】
幾つかの実施形態では、センスコンポーネント１２５−ａ内のプリチャージされたコンデンサは、第１のデジット線１１５−ａが第１の電圧にプリチャージされることに基づいて、第１のデジット線１１５−ａと結合され得る。プリチャージされたコンデンサは、第１のデジット線１１５−ａの電圧を第２の電圧に更に上昇させるための付加的な量の電荷を供給することによって、該電圧差を検出し得る。電圧差は、メモリセル１０５−ａの論理状態を表すメモリセル１０５−ａからの信号としてセンスコンポーネント１２５−ａ内に蓄積され得る。幾つかの実施形態では、メモリセル１０５−ａは、自己参照信号を生成するために、センスコンポーネント１２５−ａ内の信号に基づいてリセットされ得る。幾つかの場合、メモリセルをリセットすることは、既知の論理状態（例えば、１の論理状態）がメモリセル１０５−ａにおいて蓄積されることをもたらし得る。自己参照信号は、制御された量の電流を供給するプリチャージ回路を使用するプリチャージステップを繰り返して、同じ第１のデジット線、第２のデジット線、及びメモリセル１０５−ａを使用することによって生成され得る。続いて、センスコンポーネント１２５−ａは、メモリセル１０５−ａの論理状態を表す信号と比較するために、自己参照信号を蓄積し得る。
【００３９】
メモリセル１０５−ａに書き込むために、コンデンサ２０５に渡って電圧が印加され得る。様々な方法が使用され得る。一例では、選択デバイス２２０は、コンデンサ２０５をデジット線１１５−ａに電気的に接続するために、ワード線１１０−ａを通じて活性化され得る。（プレート線２１０を通じて）セルプレート２３０と（デジット線１１５−ａを通じて）セル底部２１５との電圧を制御することによって、コンデンサ２０５に渡って電圧が印加され得る。論理０を書き込むために、セルプレート２３０は高くされ得、すなわち正の電圧がプレート線２１０に印加され得、セル底部２１５は低くされ得、例えば、デジット線１１５−ａを仮想接地し、又は負の電圧をデジット線１１５−ａに印加する。論理１を書き込むために反対のプロセスが実施され、セルプレート２３０は低くされ、セル底部２１５は高くされる。
【００４０】
図３は、本開示の様々な実施形態に従ったメモリセルをプリチャージするため技術をサポートする強誘電体メモリセルに対するヒステリシス曲線３００−ａ及び３００−ｂを用いた非線形の電気特性の一例を説明する。ヒステリシス曲線３００−ａ及び３００−ｂは、例示的な強誘電体メモリセルの書き込み及び読み出しプロセスを夫々説明する。ヒステリシス曲線３００は、電圧差Ｖの関数として、強誘電体コンデンサ（例えば、図２のコンデンサ２０５）上に蓄積された電荷Ｑを描写する。
【００４１】
強誘電体材料は、自発的電気分極により特徴付けられ、すなわち、それは、電界がない場合に非ゼロの電気分極を維持する。例示的な強誘電体材料は、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、及びタンタル酸ストロンチウムビスマス（ＳＢＴ）を含む。本明細書で説明する強誘電体コンデンサは、これら又はその他の強誘電体材料を含み得る。強誘電体コンデンサ内の電気分極は、強誘電体材料の表面に正味電荷をもたらし、コンデンサ端子を通じて反対の電荷を引き付ける。それ故、強誘電体材料とコンデンサ端子との境界に電荷が蓄積される。比較的長時間、無期限にさえ、外部に印加された電界がない場合にも、電気分極は維持され得るので、電荷漏洩は、例えば、ＤＲＡＭアレイに用いられるコンデンサと比較して顕著に減少し得る。このことは、幾つかのＤＲＡＭアーキテクチャに対して上で説明したようなリフレッシュ動作を実施する必要性を削減し得る。
【００４２】
ヒステリシス曲線３００ａ−及び３００−ｂは、コンデンサの単一の端子の観点から理解され得る。例として、強誘電体材料が負の分極を有する場合、正の電荷が端子に蓄積される。同様に、強誘電体材料が正の分極を有する場合、負の電荷が端子に蓄積される。また、ヒステリシス曲線３００中の電圧は、コンデンサに渡る電圧差を表し、方向性があることを理解すべきである。例えば、正の電圧は、当該端子（例えば、セルプレート２３０）に正の電圧が印加され、第２の端子（例えば、セル底部２１５）をグランド（又は約ゼロボルト（０Ｖ））に維持することによって実現され得る。負の電圧は、当該端子をグランドに維持し、第２の端子に正の電圧を印加することによって印加され得、すなわち、正の電圧は、当該端子を消極的に分極するように印加され得る。同様に、ヒステリシス曲線３００−ａ及び３００−ｂに示される電圧差を生成するために、２つの正の電圧、２つの負の電圧、又は正及び負の電圧の任意の組み合わせが適切なコンデンサ端子に印加され得る。
【００４３】
ヒステリシス曲線３００−ａに描写するように、強誘電体材料は、ゼロの電圧差で正又は負の分極を維持し得、２つの可能な充電状態：電荷状態３０５及び電荷状態３１０をもたらし得る。図３の例に従うと、電荷状態３０５は論理０を表し、電荷状態３１０は論理１を表す。幾つかの例では、メモリセルを動作するための他のスキームに適応するために、個別の電荷状態の論理値は逆にされてもよい。
【００４４】
論理０又は１は、強誘電体材料の電気分極、それ故コンデンサ端子上の電荷を電圧の印加により制御することによって、メモリセルに書き込まれ得る。例えば、正味正の電圧３１５をコンデンサに渡って印加することは、電荷状態３０５−ａに到達するまで電荷の蓄積をもたらす。電圧３１５を除去すると、電荷状態３０５−ａは、ゼロ電圧で電荷状態３０５に到達するまで経路３２０に従う。同様に、電荷状態３１０は、正味負の電圧３２５を印加することによって書き込まれ、それは電荷状態３１０−ａをもたらす。負の電圧３２５を除去した後、電荷状態３１０−ａは、ゼロ電圧で電荷状態３１０に到達するまで経路３３０に従う。電荷状態３０５−ａ及び３１０−ａは、残留分極（Ｐｒ）値、すなわち、外部のバイアス（例えば、電圧）を除去すると残留する分極（又は電荷）とも称され得る。抗電圧は、電荷（又は分極）がゼロである電圧である。
【００４５】
強誘電体コンデンサの蓄積状態を読み出す又はセンシングするために、コンデンサに渡って電圧が印加され得る。これに応じて、蓄積された電荷Ｑは変化し、該変化の程度は初期の電荷状態に依存し、すなわち、最終的な蓄積電荷（Ｑ）は、電荷状態３０５−ｂ又は３１０−ｂの何れが初期に蓄積されたかに依存する。例えば、ヒステリシス曲線３００−ｂは、２つの可能な蓄積された電荷状態３０５−ｂ及び３１０−ｂを説明する。図２を参照しながら論じたように、コンデンサに渡って電圧３３５が印加され得る。他の場合、セルプレートに固定の電圧が印加され得、正の電圧として描写されているが、電圧３３５は負であってもよい。電圧３３５に応じて、電荷状態３０５−ｂは経路３４０に従い得る。同様に、電荷状態３１０−ｂが初期に蓄積された場合、それは経路３４５に従う。電荷状態３０５−ｃ及び電荷状態３１０−ｃの最終位置は、具体的なセンシングスキーム及び回路を含む複数の要因に依存する。
【００４６】
幾つかの場合、最終的な電荷は、メモリセルに接続されたデジット線の固有の静電容量に依存し得る。例えば、コンデンサがデジット線に電気的に接続され、電圧３３５が印加された場合、デジット線の電圧は、その固有の静電容量に起因して上昇し得る。そのため、センスコンポーネントにおいて測定される電圧は、電圧３３５と等しくないことがあり、代わりに、デジット線の電圧に依存し得る。ヒステリシス曲線３００−ｂ上の最終的な電荷状態３０５−ｃ及び３１０−ｃの位置は、それ故、デジット線の静電容量に依存し得、負荷線分析を通じて判定され得、すなわち、電荷状態３０５−ｃ及び３１０−ｃは、デジット線の静電容量に関して定義され得る。結果として、コンデンサの電圧、電圧３５０又は電圧３５５は、異なり得、コンデンサの初期状態に依存し得る。
【００４７】
デジット線電圧を参照電圧と比較することによって、コンデンサの初期状態が判定され得る。デジット線電圧は、電圧３３５と、コンデンサに渡る最終電圧、電圧３５０又は電圧３５５との差、すなわち、（電圧３３５  −  電圧３５０）又は（電圧３３５  −  電圧３５５）であり得る。蓄積された論理状態を判定するために、すなわち、デジット線電圧が参照電圧よりも高いか、それとも低いかを判定するために、参照電圧は、その大きさが２つの可能なデジット線電圧の２つの可能な電圧の間にあるように生成され得る。例えば、参照電圧は、２つの量、（電圧３３５  −  電圧３５０）及び（電圧３３５  −  電圧３５５）の平均であってもよい。センスコンポーネントにより比較されると、センシングされたデジット線電圧は、参照電圧よりも高い又は低いと判定され得、強誘電体メモリセルの蓄積された論理値（すなわち、論理０又は１）が判定され得る。
【００４８】
幾つかの実施形態では、自己参照動作が読み出し動作に続き得る。自己参照動作中、読み出し動作中にメモリセルの論理状態を表す信号を生成及び蓄積するために使用されたのと同じ第１のデジット線、第２のデジット線、及びメモリセルを使用することによって参照信号が生成され得る。更に、読み出し動作中に実施されたのと同様のプリチャージステップを繰り返すために同じプリチャージ回路が使用され得る。幾つかの実施形態では、メモリセルと関連付けられたワード線は、読み出し動作又は自己参照動作中に、活性化された（例えば、選択された）ままであり得る。幾つかの実施形態では、メモリセルと関連付けられたワード線は、読み出し及び自己参照動作中に、活性化された（例えば選択された）ままであり得る。
【００４９】
上で論じたように、強誘電体コンデンサを使用しないメモリセルの読み出しは、蓄積された論理状態を劣化又は破壊し得る。強誘電体メモリセルは、しかしながら、読み出し動作後に初期の論理状態を維持し得る、例えば、電荷状態３０５−ｂが蓄積された場合、電荷状態は、読み出し動作中に電荷状態３０５−ｃへの経路３４０に従い得、電圧３３５を除去した後に、電荷状態は、反対方向に経路３４０に従うことによって、初期の電荷状態３０５−ｂに戻り得る。
【００５０】
図４は、本開示の実施形態に従ったメモリセルをプリチャージするための技術をサポートするメモリデバイス４００の一例を説明する。メモリデバイス４００は、図１を参照しながら説明したメモリデバイス１００の一例であり得る。メモリデバイス４００は、参照デジット線が、アクセス動作中に非活性であるメモリアレイの異なる部分と関連付けられたデジット線であり得ることを説明する。メモリデバイス４００は、アクセス動作中に、参照デジット線と関連付けられたメモリセルによる寄与なしに、参照デジット線を所与の電圧値にプリチャージし得る。更に、メモリデバイス４００は、プリチャージが完了したか否かを判定するために、参照デジット線の電圧を監視し得る。メモリデバイス４００は、複数のメモリアレイ４０５を含み得る。メモリアレイ４０５は、該アレイ内の単一のメモリセルのアクセス動作中にアクセスされるメモリセルの区域であり得る。各メモリアレイ（例えば、４０５−ａ、４０５−ｂ、又は４０５−ｋ）は、ワード線（例えば、ワード線４１０−ａ）とデジット線（例えば、デジット線４１５−ａ）との各交差区域におけるメモリセル（例えば、図１及び図２を参照しながら説明したメモリセル１０５）と結合するように構成された、ワード線４１０のセット及びデジット線４１５のセットを含み得る。図４は、メモリデバイスの一部分のトップダウン図を説明すると共に、明確にするために、メモリアレイと、各メモリアレイと関連付けられた僅かなアクセス線（例えば、ワード線及びデジット線）との全体的なレイアウトを単に説明する。
【００５１】
各メモリアレイ４０５は、それらの反復的な配列が所望の総容量のメモリデバイス４００を構築するように同様の構成を有し得る。幾つかの実施形態では、各メモリアレイ４０５は、相互に隣接して同じ平面内に配置され得る。他の実施形態では、各メモリアレイ４０５は、３次元（３Ｄ）メモリアレイ構造体（図示せず）を構築するように、相互に重ねられて配置され得る、各メモリアレイ４０５は、メモリタイル又はメモリ区域等と称され得る。メモリデバイス４００は、図１を参照しながら説明したような行デコーダ１２０、センスコンポーネント１２５、又は列デコーダ１３０と共にプリチャージ回路等の様々なコンポーネントをメモリアレイ４０５により占有されない領域内に含み得る。
【００５２】
対象のデジット線と結合されている間にメモリセルをプリチャージするための技術は、２つのデジット線、すなわち、対象デジット線（ＴＤＬ）（時には、選択されたデジット線と称される）及び参照デジット線（ＲＤＬ）を利用する。ＴＤＬがメモリセルと結合された場合、プリチャージ回路は、付加的な電気負荷を有し得る。プリチャージ回路は、所定のプリチャージ電圧へのバイアスを無負荷のデジット線（例えば、ＲＤＬ）に提供するように構成され得る。メモリセルの付加的な電気負荷は、ＴＤＬが所定のプリチャージ電圧に到達するのを妨げ得る。こうしたシナリオでは、ＴＤＬ上の電圧は、所定のプリチャージ電圧よりも低い幾らかの電圧で横ばいになり得る。プリチャージ回路がそのプリチャージを何時完了したかを判定するために、メモリデバイス４００は、それもまたプリチャージされているＲＤＬを監視し得る。ＲＤＬは、アクセス動作中に無負荷である任意のデジット線であり得る。そのようなものだとして、プリチャージ回路がその電荷を印加した場合、ＲＤＬは、所定のプリチャージ電圧にバイアスされ得る。選択されたメモリセルと関連付けられたメモリアレイ４０５内のあらゆるデジット線は有負荷である（例えば、あらゆるデジット線は、少なくとも１つの活性化されたワード線と関連付けられている）ので、ＲＤＬは、異なるメモリアレイ４０５（例えば、非選択又は非活性のアレイ）内で発見されるデジット線であり得る。幾つかの実施形態では、ＲＤＬは、ダミーのデジット線であり得る。
【００５３】
例として、メモリアレイ４０５−ｂ内のメモリセルが読み出される、すなわち、ワード線４１０―ａ〜４１０−ｍの内の少なくとも１つが活性化された場合、メモリアレイ４０５−ｂ内の全てのデジット線４１５−ａ〜４１５−ｎは、活性化された少なくとも１つのワード線と関連付けられ、それ故、付加的な電気負荷と結合されるので、メモリセル４０５−ｂ内の何れのデジット線４１５−もＲＤＬとして使用されなくてもよい。それ故、ＲＤＬは、アクセス動作中にアクセスされるメモリアレイ４０５−ｂと関連付けられないデジット線によって提供される必要があり得る。例えば、メモリアレイ４０５−ａのデジット線４１５−ｘ又はメモリアレイ４０５−ｋのデジット線４１５−ｙは、メモリアレイ４０５−ａ又はメモリアレイ４０５−ｋの何れかの、何れのメモリアレイも活性化されない限りＲＤＬとして機能し得る。幾つかの実施形態では、プリチャージ技術を使用して下部のデッキ内のメモリセルがアクセスされる場合、ＲＤＬは、非選択の上部のデッキに属し得る。
【００５４】
図５は、開示の実施形態に従ったメモリセルをプリチャージするための技術をサポートする回路５００の一例を説明する。回路５００は、高速で信頼性のある読み出し動作を提供する、メモリセルをプリチャージするための技術を可能にするように共同する、主要な幾つかの回路コンポーネントに簡略化された回路構成を説明する。回路５００は、対象デジット線（ＴＤＬ）５０５、メモリセル５１０、参照デジット線（ＲＤＬ）５１５、プリチャージ回路５２０、センスコンポーネント５３０を含む。ＴＤＬ５０５（例えば、選択されたデジット線、第１のデジット線）は、図４を参照しながら説明したデジット線４１５−ｂの一例であり得る。メモリセル５１０は、図１及び図２を参照しながら説明したメモリセル１０５の一例であり得る。ＲＤＬ５１５（例えば、無負荷のデジット線、第２のデジット線）は、図４を参照しながら説明したデジット線４１５−ｘ又は４１５−ｙの一例であり得る。センスコンポーネント５３０は、図１及び図２を参照しながら説明したセンスコンポーネント１２５の一例又はその幾つかの部分であり得る。
【００５５】
メモリセル５１０は、選択デバイス５３５及びコンデンサ５４０を含み得る。幾つかの場合、コンデンサ５４０は、強誘電体コンデンサの一例であり得る。選択デバイス５３５は、図２を参照しながら説明した選択デバイス２２０の一例であり得る。コンデンサ５４０は、図２を参照しながら説明したコンデンサ２０５の一例であり得る。更に、メモリセル５１０は、ワード線（ＷＬ）５４５と関連付けられ得る。ＷＬ５４５は、図１及び図２を参照しながら説明したワード線１１０、又は図４を参照しながら説明したワード線４１０−ａ〜４１０−ｍの内の１つの一例であり得る。幾つかの場合、コンデンサ５４０は、図１及び図２を参照しながら説明したメモリセル１０５のＦｅＲＡＭコンデンサであり得る。コンデンサ５４０は、論理状態（例えば、１又は０の論理状態）を蓄積し得る。アクセス動作（例えば、コンデンサ５４０において蓄積された論理状態を読み出すための読み出し動作）中、ＷＬ５４５は活性化され（例えば、選択され）得、選択デバイス５３５は、コンデンサ５４０をＴＤＬ５０５と結合し得る。幾つかの実施形態では、ＷＬ５４５は、アクセス動作中に活性化されたままであり得る。幾つかの実施形態では、ＷＬ５４５は、読み出し（例えば、メモリセル５１０からの値の読み出し）動作及び自己参照動作中に活性化されたままであり得る。
【００５６】
プリチャージ回路５２０は、トランジスタＴ０、Ｔ３、Ｔ５、及びＴ７を含み得る。Ｔ０は、Ｔ３のゲートノードをＶＨＳＡ（電圧供給ノード）と接続又は切断するように構成され得る。Ｔ３は、ＲＤＬ５１５をプリチャージする場合にＲＤＬ５１５に幾らかの量の電荷を提供するように構成され得る。幾つかの実施形態では、ＲＤＬ５１５のプリチャージは、ＷＬ５４５が活性化されている間に生じ得る。幾つかの実施形態では、ＲＤＬ５１５は、非活性である第２のワード線（例えば、ＷＬ５４５とは異なるワード線）と結合され得る。幾つかの実施形態では、第２のワード線は、アクセス動作中に非活性であるメモリデバイスの一部分と関連付けられ得る。Ｔ７は、ＶＮＣＡＳＣノードによって駆動されるように構成される一方、Ｔ５は、ＲＤＬ５１５をＴ３と接続又は切断するようにＰＣＡＳＣノードによって駆動されるように構成され得る。幾つかの実施形態では、ＰＣＡＳＣ及びＶＮＣＡＳＣノードは、デジット線電圧を制御するように構成され得るカスコードレギュレーション回路（図示せず）と関連付けられ得る。ＲＤＬ５１５に接続された場合のトランジスタＴ０、Ｔ３、Ｔ５、及びＴ７の回路構成は、カレントミラーの第１のブランチと称され得る。幾つかの実施形態では、各メモリアレイ（例えば、図４を参照しながら説明したメモリアレイ４０５）は、プリチャージ回路５２０を含み得る。
【００５７】
センスコンポーネント５３０は、トランジスタＴ１、Ｔ２、Ｔ６、Ｔ８、及びＴ４  ５５０を含み得る。センスコンポーネント５３０は、コンデンサ（ＡＭＰＣＡＰ）５５５（例えば、プリチャージコンデンサ）、オフセット回路５６０、及びセンスアンプ（ＳＡ）モジュール５６５を更に含み得る。幾つかの実施形態では、Ｔ４  ５５０は、アクセス動作中にＴＤＬ５０５をＲＤＬ５１５と結合するように構成され得る。更に、Ｔ４  ５５０は、Ｔ０（例えば、Ｔ３及びＴ４のゲートノードを駆動するＴ０）によってオンにされた場合に、電荷（例えば、ＲＤＬ５１５をプリチャージするためにＴ３によってＲＤＬ５１５に提供された電荷）に対応する電流を、コンデンサ５４０と結合されたＴＤＬ５０５にミラーリングするように構成され得る。Ｔ４  ５５０がオフにされた場合、コンデンサ５４０と結合されたＴＤＬ５０５は、電荷をもはや受け取らなくてもよい。幾つかの実施形態では、Ｔ４  ５５０は、ＴＤＬ５０５をプリチャージすることに基づいてＲＤＬ５１５をＴＤＬ５０５から分断し得し得る。Ｔ８は、Ｔ７と同様に、ＶＮＣＡＳＣノードによって駆動されるように構成され得る一方で、Ｔ６は、Ｔ５と同様に、ＴＤＬ５０５をＴ４と接続又は切断するようにＰＣＡＳＣノードによって駆動されるように構成され得る。幾つかの実施形態では、ＰＣＡＳＣ及びＶＮＣＡＳＣノードは、デジット線電圧を制御するように構成され得るカスコードレギュレーション回路（図示せず）と関連付けられ得る。幾つかの実施形態では、ＡＭＰＣＡＰ５５５は、ＴＤＬ５０５がメモリセル５１０に結合されることに基づいて、プリチャージ動作中にＴＤＬ５０５を所定の電圧にプリチャージするように構成され得る。
【００５８】
幾つかの実施形態では、Ｔ１は、ＡＭＰＣＡＰ５５５をＴＤＬ５０５と接続又は切断するようにノードＥＮＡＭＰによって駆動されるように構成され得る。幾つかの実施形態では、Ｔ１は、ＴＤＬ５０５を第１の電圧にプリチャージすることに基づいて、ＡＭＰＣＡＰ５５５をＴＤＬ５０５に結合し得る。幾つかの実施形態では、Ｔ１は、ＴＤＬ５０５を第１の電圧よりも高い第２の電圧に更にプリチャージするために、ＲＤＬ５１５をＴＤＬ５０５から分断することに基づいてＡＭＰＣＡＰ５５５をＴＤＬ５０５に結合し得る。幾つかの実施形態では、Ｔ２は、ＡＭＰＣＡＰ５５５をＶＨＳＡ又はＶＯＦＦＳＥＴの何れかに充電するために、ＡＭＰＣＡＰ５５５をオフセット回路５６０に接続するように構成され得る。Ｔ２が一部であるオフセット回路５６０は、ＡＭＰＣＡＰ５５５を、読み出し動作中にＶＨＳＡに、及び自己参照動作中にＶＯＦＦＳＥＴに接続するように構成され得る。例えば、読み出し動作の完了時のＡＭＰＣＡＰ５５５に渡る電圧が第１の電圧（例えば、コンデンサ５４０において蓄積された０の論理状態を指し示す１ボルト）又は第２の電圧（例えば、コンデンサ５４０において蓄積された１の論理状態を指し示す０．６ボルト）の何れかに対応し得るように、ＡＭＰＣＡＰ５５５は読み出し動作中にＶＨＳＡにプリチャージされ得る。更に、自己参照動作の完了時のＡＭＰＣＡＰ５５５に渡る電圧が第３の電圧（例えば、０．８ボルト、第１の電圧と第２の電圧との間の中間点）に対応し得るように、ＡＭＰＣＡＰ５５５は自己参照動作中にＶＯＦＦＳＥＴにプリチャージされ得る。アクセス動作の様々な段階の間のＡＭＰＣＡＰ５５５に渡る特定の電圧値は、とりわけ、ＴＤＬ５０５、ＲＤＬ５１５、コンデンサ５４０、又はＡＭＰＣＡＰ５５５の静電容量値に依存し得る。幾つかの実施形態では、オフセット回路５６０は、メモリセル５１０の動作特性に基づいて、ＶＯＦＦＳＥＴ値のセットを提供するように構成され得る。
【００５９】
ＳＡモジュール５６５は、ＡＭＰＣＡＰ５５５に渡る電圧をサンプリング及び保持するために構成されたコンデンサ（図示せず）、２つのノード（例えば、ＭＧノード及びＲＧノード）を有するラッチ（図示せず）、及びＩＳＯデバイス（図示せず）を含み得る。幾つかの実施形態では、読み出し動作中にＡＭＰＣＡＰ５５５がメモリセル５１０からの信号を増幅し得るように、ＡＭＰＣＡＰ５５５は、ＴＤＬ５０５を第１の電圧にプリチャージした後に、ＴＤＬ５０５とＲＤＬ５１５との間の電圧差を補償するように構成され得る。幾つかの実施形態では、コンデンサ５４０において蓄積された論理状態を表すＡＭＰＣＡＰ５５５に渡る電圧は、読み出し動作中にラッチのＭＧノードにおいて蓄積され得る。幾つかの実施形態では、参照信号を表すＡＭＰＣＡＰ５５５に渡る電圧は、自己参照動作中にラッチのＲＧノードにおいて蓄積され得る。幾つかの実施形態では、コンデンサ５４０において蓄積された論理状態をＳＡモジュール５６５が識別し得るように、ＳＡモジュール５６５は、ＴＤＬ５０５が第２の電圧に充電された後にＡＭＰＣＡＰ５５５の電荷を検出するように構成され得る。幾つかの実施形態では、ＳＡモジュール５６５は、メモリセル５１０上に蓄積された電荷が第１の論理状態又は第２の論理状態の何れに対応するかを区別するために、ＡＭＰＣＡＰ５５５からの参照信号を使用するように構成され得る。
【００６０】
メモリセルをプリチャージするための技術をサポートする回路５００の詳細な動作は、図６を参照しながら更に説明される。
【００６１】
図６は、本開示の実施形態に従ったメモリセルをプリチャージするための技術をサポートするタイミング図６００の一例を説明する。タイミング図６００は、読み出し動作及び自己参照動作中のプロシージャを説明する。読み出し動作は、第１の段階６３５〜第３の段階６４５を含むｔ１とｔ４との間の期間に対応し得る。自己参照動作は、第４の段階６５０〜第７の段階６６５を含むｔ４とｔ８との間の期間に対応し得る。メモリセルをプリチャージするための技術が高速で信頼性のある読み出し動作を如何に提供するかを説明するために、タイミング図６００は、図５を参照しながら説明した回路５００のコンポーネントと関連付けられた様々な電圧レベルを示す。タイミング図６００は、メモリセル５１０のＷＬ５４５に印加された電圧（すなわち、ＶＷＬ６１０）、ＲＤＬ５１５の電圧（すなわち、ＶＲＤＬ６１５）、ＴＤＬ５０５の電圧（すなわち、ＶＴＤＬ６２０）、ＡＭＰＣＡＰ５５５に渡る電圧（すなわち、ＶＡＭＰＣＡＰ６２５）を含む。
【００６２】
アイドル期間とも称され得る初期の段階６３０中、ＲＤＬ５１５及びＴＤＬ５０５の両者は、グランドに（又は仮想接地に）維持される。それ故、ＶＲＤＬ６１５及びＶＴＤＬ６２０はＶｓｓにあり得る。ＡＭＰＣＡＰ５５５は、ＴＤＬ５０５から絶縁されている（例えば、Ｔ１がオフにされている）間に（例えば、Ｔ２を通じて）ＶＨＳＡにプリチャージされ得る。それ故、ＶＡＭＰＣＡＰ６２５は、ＶＨＳＡにあり得る。ＷＬ５４５は、アイドル期間中に未選択であり得る。それ故、ＶＷＬ６１０はＶｓｓにあり得る。更に、ＷＬ５４５が未選択であると共に、メモリセル５１０はＴＤＬ５０５から分離される。
【００６３】
時間ｔ１において、プリチャージ期間とも称され得る第１の段階６３５が開始し得る。メモリセル５１０のコンデンサ５４０において蓄積された論理状態を読み出すために、ＶＷＬ６１０はＶｓｅｌｅｃｔに上昇させられ得る。結果として、コンデンサ５４０は、ＴＤＬ５０５と結合する。更に、ＲＤＬ５１５をＶＡＲＲＡＹにプリチャージするための幾らかの量の電荷をＴ３が提供し始めると、ＶＲＤＬ６１５は増加し得る。幾つかの場合、ＶＡＲＲＡＹの電圧レベルは、ＶＨＳＡの電圧レベルとは異なる。例えば、スイッチングコンポーネントＴ７及びＴ８は、ＴＤＬ５０５及びＲＤＬ５１５の電圧の活動を制限し得るので、ＶＡＲＲＡＹは、ＶＨＳＡよりも幾分小さくてもよい。Ｔ５及びＴ７の両者は、ＲＤＬ５１５のプリチャージを可能にするためにオンにされ得る。幾つかの実例では、ＲＤＬ５１５をプリチャージするための幾らかの量の電荷はＲＤＬ電荷と称され得る。ＲＤＬ電荷は、ＣＲＤＬ×ＶＡＲＲＡＹとして表現され得、ＣＲＤＬは、ＲＤＬ５１５の静電容量値を表す。幾つかの場合、ＴＬＤ５０５をプリチャージするために、ＶＮＣＡＳＣ信号は電圧値を用いてバイアスされ得る。該電圧値は、ＶＡＲＲＡＹ＋ＶＴＨであり得、ＶＴＨは、トランジスタＶＮＣＡＳＣに対する閾値電圧（例えば、ＮＭＯＳ閾値）である。また、（コンデンサ５４０と結合された）ＴＤＬ５０５に同じ量の電荷（例えば、ＲＤＬ電荷）を供給するためにＴ４がオンになると、ＶＴＤＬ６２０は、ＶＡＲＲＡＹに向かって増加し始め得る。Ｔ６及びＴ８の両者は、ＴＤＬ５０５のプリチャージを可能にするためにオンにされ得る。幾つかの実施形態では、プリチャージが完了した場合に第１の段階６３５を終了するためにＶＲＤＬ６１５が監視され得る。
【００６４】
ＴＤＬ５０５のコンデンサ５４０との並列構成は、ＲＤＬ５１５の容量負荷よりも大きな容量負荷をもたらし、それ故、第１の段階６３５中にＲＤＬ電荷がＶＴＤＬ６２０をＶＡＲＲＡＹレベルまで上昇させなくてもよいと分かるべきである。更に、コンデンサ５４０において蓄積された論理状態に依存して、ＶＴＤＬ６２０は、第１の段階６３５中に２つの電圧レベルを発現し得る。幾つかの実施形態では、コンデンサ５４０において蓄積された０の論理状態は、ＲＤＬ電荷を受け取った後に、コンデンサ５４０において蓄積された１の論理状態よりも小さいＶＴＤＬ値を生み出し得る。こうした差は、０の論理状態がコンデンサ５４０において蓄積された場合のコンデンサ５４０の強誘電体材料に関連するダイポールスイッチング現象に起因し得る。図６は、幾つかの実施形態において、論理０又は論理１と各々関連付けられた、ＶＴＤＬ６２０の２つの異なる値を示す。第１の段階６３５中、ＡＭＰＣＡＰ５５５をＴＤＬ５０５から絶縁するためにＴ１はオフであるので、ＶＡＭＰＣＡＰ６２５は、ＶＨＳＡに一定のままであり得る。
【００６５】
時間ｔ２において、信号発現期間とも称され得る第２の段階６４０が開始し得る。ＲＤＬ５１５及びＴＤＬ５０５を更なる充電から切断するために、Ｔ５及びＴ６はオフになり得る。続いて、（コンデンサ５４０と結合された）ＴＤＬ５０５に（ＶＨＳＡにプリチャージされている）ＡＭＰＣＡＰ５５５を接続するためにＴ１はオンになり得る。ＶＴＤＬ６２０をＶＡＲＲＡＹ近くにもたらすために、ＡＭＰＣＡＰ５５５は、ＴＤＬ５０５に付加的な量の電荷を提供し得る。（コンデンサ５４０と結合された）ＴＤＬ５０５は、第１の段階６３５中にＲＤＬ電荷を受け取ることによって既にプリチャージされているので、ＡＭＰＣＡＰ５５５により提供される付加的な量の電荷は、ＶＴＤＬ６２０をＶＡＲＲＡＹ近くにもたらすためにコンデンサ５４０が必要とする電荷に対応し得る。上で説明したように、コンデンサ５４０において蓄積された論理状態に依存して、（ＡＭＰＣＡＰ５５５により供給され得る）コンデンサ５４０が必要とする電荷は異なり得る。幾つかの実施形態では、コンデンサ５４０において蓄積された０の論理状態は、ＶＴＤＬ６２０をＶＡＲＲＡＹ近くにもたらすために、コンデンサ５４０において蓄積された１の論理状態よりも多くの量のＡＭＰＣＡＰ５５５からの電荷を必要とし得る。（コンデンサ５４０と結合された）ＴＤＬ５０５に付加的な量の電荷を提供している間、ＶＡＭＰＣＡＰ６２５は減少し得る。コンデンサ５４０において蓄積された論理状態に依存して、ＶＡＭＰＣＡＰ６２５の減少は異なり得、それ故、コンデンサの論理状態を表す信号は、第２の段階６４０中のＶＡＭＰＣＡＰ６２５の電圧レベルとして確立される。幾つかの実施形態では、コンデンサ５４０において蓄積された０の論理状態は、コンデンサ５４０において蓄積された１の論理状態と比較した場合に、ＶＡＭＰＣＡＰ６２５のより多くの削減をもたらし得る。
【００６６】
時間ｔ３において、信号捕捉期間と称され得る第３の段階６４５が開始し得る。ＡＭＰＣＡＰ５５５をＴＤＬ５０５から絶縁するためにＴ１はオフにされ得る。センスコンポーネント５３０のＳＡモジュール５６５の第１のノード（例えば、ラッチのＭＧノード）において、コンデンサ５４０において蓄積された論理状態を表す異なる２つ値の内の１つを有し得るＶＡＭＰＣＡＰ６２５が捕捉され得る。図６は、ＳＡモジュール５６５の第１のノードにおいて蓄積された、論理０又は論理１と各々関連付けられたＶＡＭＰＣＡＰ６２５の異なる２つのレベルを示す。幾つかの実施形態では、２つのレベルの間の電圧差は、３５０ｍＶのオーダにあり得る。更に、ＶＲＤＬ６１５及びＶＴＤＬ６２０をＶＳＳにもたらすために、ＲＤＬ５１５及びＴＤＬ５０５の両者はリセットされ得る。コンデンサ５４０は、第３の段階６４５中にリセットされ得る。幾つかの実施形態では、コンデンサ５４０のリセットは、コンデンサ５４０において１の論理状態が蓄積されることをもたらし得る。
【００６７】
時間ｔ４において、自己参照準備期間と称され得る第４の段階６５０が開始し得る。ＡＭＰＣＡＰ５５５は、オフセット回路５６０によってＶＯＦＦＳＥＴに充電され得る。オフセット回路５６０は、ＶＯＦＦＳＥＴに結合されたＴ２をオンにすることによって、ＡＭＰＣＡＰ５５５をＶＯＦＦＳＥＴに接続するように構成され得る。ＡＭＰＣＡＰ５５５がＶＯＦＦＳＥＴに充電されている間、ＳＡモジュール５６５はＡＭＰＣＡＰ５５５から分離され得る。コンデンサ５４０を使用して自己参照動作中に生成される参照信号との間のオフセットを提供するために、ＡＭＰＣＡＰ５５５はＶＯＦＦＳＥＴに充電される。コンデンサ５４０は、第３の段階６４５中にリセットされている（幾つかの実施形態では、１の論理状態を蓄積することに等しい）ので、第３の段階６４５中にＳＡモジュール５６５のＭＧノードにおいて捕捉されたコンデンサ５４０からの信号を区別するために使用され得る参照信号を生み出すために、ＡＭＰＣＡＰ５５５は、ＶＨＳＡとは異なる電圧（例えば、ＶＯＦＦＳＥＴ）にプリチャージされる必要がある。ＶＯＦＦＳＥＴの値は、自己参照動作中に生み出される参照信号が１の論理状態を表す信号と０の論理状態を表す信号との間に配置されるように決定され得る。例えば、図６は、電圧値６５１に対応するオフセットを有するＶＡＭＰＣＡＰ６２５の値を示す。幾つかの実施形態では、ＶＯＦＦＳＥＴの値は、（例えば、サイクルイベント、疲労、インプリント、又はそれらの組み合わせに起因する）コンデンサ５４０の経年劣化の可変の電気特性を計算に入れるために変更され得る。
【００６８】
時間ｔ５において、自己参照プリチャージ期間と称され得る第５の段階６５５が開始され得る。第５の段階６５５中、ＲＤＬ５１５と（コンデンサ５４０と結合された）ＴＤＬ５０５とをＶＡＲＲＡＹにプリチャージするために、（例えば、第１の段階６３５中に生じた動作と同様の）動作が繰り返され得る。上で説明したように、ＶＴＤＬ６２０は、それと結合されたコンデンサ５４０に起因してＶＡＲＲＡＹに達しないことがある。コンデンサ５４０は第３の段階６４５中にリセットされているので、幾つかの実施形態では、ＴＤＬ５０５のプリチャージは、１の論理状態を有するコンデンサ５４０を用いたＴＤＬ５０５のプリチャージと同様であり得る。
【００６９】
時間ｔ６において、自己参照信号発現期間とも称され得る第６の段階６６０が開始し得る。第６の段階６６０中、ＶＯＦＦＳＥＴにプリチャージされているＡＭＰＣＡＰ５５５から（第３の段階６４５中にリセットされている）コンデンサ５４０に付加的な量の電荷を提供するために、第２の段階６４０の動作と同様の動作が繰り返され得る。ＡＭＰＣＡＰ５５５からの付加的な量の電荷は、ＶＴＤＬ６２０を更に上昇させ得る。付加的な量の電荷を（コンデンサ５４０に結合された）ＴＤＬ５０５に供給している間、ＶＡＭＰＣＡＰ６２５は減少し得る。ＡＭＰＣＡＰ５５５はＶＯＦＦＳＥＴにプリチャージされているので、第６の段階６６０中に発現するＶＡＭＰＣＡＰ６２５は、第２の段階６４０中に確立されているＶＡＭＰＣＡＰ６２５の値とは異なり得る。ＶＯＦＦＳＥＴの値は、第６の段階６６０中のＶＡＭＰＣＡＰ６２５（例えば、参照電圧）が、第２の段階６４０中に確立されているＶＡＭＰＣＡＰ６２５の値（例えば、信号電圧）の間にあるように決定され得る。
【００７０】
時間ｔ７において、自己参照信号捕捉期間と称され得る第７の段階６６５が開始し得る。第７の段階６６５中、（コンデンサ５４０と結合された）ＴＤＬ５０５からＡＭＰＣＡＰ５５５を切断するために、段階３と同様の動作が繰り返され得る。参照電圧として機能し得る、第６の段階６６０中に発現しているＶＡＭＰＣＡＰ６２５は、第７の段階６６５中にＳＡモジュール５６５によって捕捉され得る。幾つかの実施形態では、参照電圧を表すＶＡＭＰＣＡＰ６２５は、ＳＡモジュール５６５の第２のノード（例えば、ラッチのＲＧノード）において蓄積され得る。図６は、第３の段階６４５中に確立されているＶＡＭＰＣＡＰ６２５の値の間にあるＲＥＦとして、期間７  ６５５の終了時におけるＶＡＭＰＣＡＰ６２５（例えば、参照電圧）を示す。第７の段階６６５の完了時において、ＳＡモジュール５６５は、第３の段階６４５中にラッチのＭＧノードにおいて捕捉された信号と、第７の段階６６５中にラッチのＲＧノードにおいて捕捉された参照信号とを比較することによって、コンデンサ５４０の論理状態を判定し得る。
【００７１】
上で説明したように、コンデンサ５４０は、段階１  ６３５〜第３の段階６４５（例えば、読み出し動作）中にＳＡモジュール５６５の第１のノードにおいてそれからの信号を捕捉するために、ＲＤＬ５１５、ＴＤＬ５０５、及びコンデンサ５４０を使用して読み出され得る。また、参照電圧は、第４の段階６５０〜第７の段階６６５（例えば、自己参照動作）中にＳＡモジュール５６５の第２のノードにおいて該参照信号を捕捉するために、同じＲＤＬ５１５、ＴＤＬ５０５、及びコンデンサ５４０を使用して生成され得る。幾つかの実施形態では、ｔ１（段階１  ６３５の開始）からｔ８（第７の段階６６５の終了）までの間の継続時間は、約５０ｎｓであり得る。また、読み出し動作は、幾つかの実施形態では、自己参照動作から独立して実施され得る。
【００７２】
ＷＬ５４５は、時間ｔ１（第１の段階６３５の開始）時に活性化され、第７の段階６６５の終了まで活性化されたままであることは分かるべきである。言い換えれば、読み出し動作及び自己参照動作の全体を通じてＷＬ５４５のトグルは何ら必要とされなくてもよい。図５を参照しながら説明した回路構成（例えば、コンデンサ５４０と結合されたＴＤＬ５０５に、ＲＤＬ５１５を所与の電圧にプリチャージするために同じ量の電荷、すなわち、ＲＤＬ電荷を提供するＴ５）は、ＷＬ５４５が活性化されたままであることを可能にし、それは、カレントミラーリングスキームと称され得る。また、（ＰＣＡＳＣノードにより制御される）Ｔ６は、読み出し動作及び自己参照動作の様々な段階に依存して、（コンデンサ５４０と結合された）ＴＤＬ５０５と該カレントミラーリングを接続又は切断するように構成される。更に、Ｔ２を通じてＡＭＣＡＰ５５５をプリチャージするためのオフセット回路５６０の構成は、ＶＨＳＡにプリチャージされる場合にコンデンサ５４０の論理状態を捕捉すること、又はＶＯＦＦＳＥＴにプリチャージされる場合に参照信号を捕捉することの柔軟性を提供する。
【００７３】
図７は、本開示の実施形態に従ったメモリセルをプリチャージするための技術をサポートするメモリデバイスのブロック図７００を示す。メモリアレイ１００−ａは、電子メモリ装置と称され得、図１を参照しながら説明したメモリコントローラ１４０及びメモリセル１０５の例示であり得るメモリコントローラ１４０−ａ及びメモリセル１０５−ｂを含む。メモリコントローラ１４０−ａは、バイアスコンポーネント７５０及びタイミングコンポーネント７５５を含み得、図１を参照しながら説明したようにメモリセル１００−ａを動作し得る。メモリコントローラ１４０−ａは、図１及び図２を参照しながら説明したワード線１１０、デジット線１１５、プレート線２１０、及びセンスコンポーネント１２５の例示であり得るワード線１１０−ｂ、デジット線１１５−ｂ、プレート線２１０−ａ、及びセンスコンポーネント１２５−ｂと電子通信し得る。メモリアレイ１００−ａは、参照コンポーネント７６０及びラッチ７６５をも含み得る。メモリアレイ１００−ａのコンポーネントは、相互に電子通信し得、図１〜図３を参照しながら説明した機能を実施し得る。幾つかの場合、参照コンポーネント７６０、センスコンポーネント１２５−ｂ、及びラッチ７６５は、メモリコントローラ１４０−ａのコンポーネントであり得る。
【００７４】
メモリコントローラ１４０−ａは、ワード線１１０−ｂ、プレート線２１０−ａ、又はデジット線１１５−ｂを、それらの様々なノードに電圧を印加することによって活性化するように構成され得る。例えば、バイアスコンポーネント７５０は、上で説明したようにメモリセル１０５−ｂを読み出す又は書き込むために、メモリセル１０５−ｂを動作するための電圧を印加するように構成され得る。幾つかの場合、メモリコントローラ１４０−ａは、図１を参照しながら記述したように、行デコーダ、列デコーダ、又はそれら両方を含み得る。このことは、メモリコントローラ１４０−ａが１つ以上のメモリセル１０５にアクセスすることを可能にし得る。バイアスコンポーネント７５０はまた、センスコンポーネント１２５−ｂに対する参照信号を生成するための電位を参照コンポーネント７６０に提供し得る。また、バイアスコンポーネント７５０は、センスコンポーネント１２５−ｂの動作のための電位を提供し得る。幾つかの実施形態では、メモリコントローラ１４０−ａは、読み出し動作及び／又は自己参照動作の様々な段階を制御し得る。幾つかの場合、メモリコントローラ１４０−ａは、メモリセル１０５−ｂをデジット線１１５−ｂに結合する期間の間にワード線を活性化することと、ワード線１１０−ｂが活性化された期間の一部分の間に幾らかの量の電荷を使用してデジット線１１５−ｂを所与の電圧にプリチャージすることとをし得る。幾つかの場合、メモリコントローラ１４０−ａは、活性化されたワード線１１０−ｂと結合されたメモリセル１０５−ａから値を読み出すことと、メモリセル１０５−ａから値を読み出した後に、参照電圧を生成するためにメモリセル１０５−ａを使用して自己参照動作を実施することと、メモリセル１０５−ａからの値の読み出しと自己参照動作の実施との間でワード線１１０−ｂを活性化されたままに保つこととをし得る。
【００７５】
幾つかの場合、メモリコントローラ１４０−ａは、その動作をタイミングコンポーネント７５５を使用して実施し得る。例えば、タイミングコンポーネント７５５は、本明細書で論じる、読み出し及び書き込み等のメモリ機能を実施するためのスイッチング及び電圧印加に対するタイミングを含む、様々なワード線選択、デジット線選択、又はプレートバイアスのタイミングを制御し得る。幾つかの場合、タイミングコンポーネント７５５はバイアスコンポーネント７５０の動作を制御し得る。
【００７６】
幾つかの場合、メモリアレイ１００−ａは参照コンポーネント７６０を含み得る。参照コンポーネント７６０は、センスコンポーネント１２５−ｂに対する参照信号を生成するための様々なコンポーネントを含み得る。参照コンポーネント７６０は、参照信号を生み出すように構成された回路を含み得る。幾つかの場合、参照コンポーネント７６０は、他の強誘電体メモリセル１０５を含み得る。幾つかの例では、参照コンポーネント７６０は、図３を参照しながら説明したように、２つのセンス電圧の間の値を有する電圧を出力するように構成され得る。又は、参照コンポーネント７６０は、仮想接地電圧（すなわち、約０Ｖ）を出力するように設計され得る。
【００７７】
幾つかの場合、メモリアレイ１００−ａは、メモリセル１０５−ｂから値を読み出した後に、メモリセル１０５−ｂを使用して実施される自己参照動作を使用して参照信号を生成し得る。幾つかの場合、メモリセル１０５−ｂから値を読み出すことは、コンデンサを使用して、メモリセル１０５−ｂと結合された第１のデジット線１１５−ｂを第１の電圧にプリチャージすることを含み得る。幾つかの場合、自己参照動作を実施することは、コンデンサと、第１の電圧にオフセットを提供するように構成されたオフセット回路とを使用して、第１のデジット線１１５−ｂを第２の電圧にプリチャージすることを含み得る。
【００７８】
センスコンポーネント１２５−ｂは、（デジット線１１５−ｂを通じた）メモリセル１０５−ｂからの信号を参照電圧（自己参照信号、又は参照コンポーネント７６０からの参照信号）と比較し得る。論理状態を判定すると、センスコンポーネントは、該出力をラッチ７６５内にその後蓄積し得、該出力は、メモリアレイ１００−ａが一部である電子デバイスの動作に従って使用され得る。幾つかの実施形態では、センスコンポーネント１２５−ｂは、メモリセル１０５−ｂからの信号を比較するために、自己参照動作中に生成された参照信号を使用し得る。
【００７９】
幾つかの場合、電子メモリデバイスと称され得るメモリデバイスは、アクセス動作中にアクセスされるように選択された強誘電体メモリセルと、アクセス動作の少なくとも一部分の間に強誘電体メモリセルをセンスコンポーネントと結合するように構成された第１のデジット線と、アクセス動作の第１の部分の間に幾らかの量の電荷を第１のデジット線に供給することによって第１のデジット線をプリチャージするように構成されたプリチャージ回路と含み得、強誘電体メモリセルは、アクセス動作の第１の部分の間に第１のデジット線と結合されるように構成される。
【００８０】
幾つかの実施形態では、上で説明したメモリデバイスは、第１のデジット線とは異なる第２のデジット線をも含み得、プリチャージ回路は、アクセス動作の第１の部分の間に、幾らかの量の電荷を有する第２のデジット線を第１のデジット線上の第２の電圧とは異なる第１の電圧にプリチャージするように構成され得る。幾つかの実施形態では、第２のデジット線は、強誘電体メモリセル上で実施されるアクセス動作中に非活性であり得るメモリデバイスの一部分と関連付けられ得る。幾つかの実施形態では、上で説明したメモリデバイスは、アクセス動作の第１の部分の間に第１のデジット線を第２のデジット線と結合するように構成されたトランジスタをも含み得る。
【００８１】
幾つかの実施形態では、上で説明したメモリデバイスは、アクセス動作の第２の部分の間に強誘電体メモリセルからの信号を増幅するように構成されたコンデンサをも含み得、該コンデンサは、アクセス動作の第１の部分の間に幾らかの量の電荷を受け取った後の第１のデジット線と第２のデジット線との間の電圧差を補償するように構成され得る。幾つかの実施形態では、上で説明したメモリデバイスは、アクセス動作の第３の部分の間にコンデンサを幾らかの電圧にプリチャージするように構成されたオフセット回路を含み得、センスコンポーネントは、強誘電体メモリセル上に蓄積された電荷が第１の論理状態又は第２の論理状態の何れに対応するかを区別するために、該コンデンサを使用して生成された参照電圧を使用するように構成され得る。
【００８２】
幾つかの実施形態では、上で説明したメモリデバイスは、アクセス動作の第２の部分の間に、第１のデジット線がアクセス動作の第１の部分の間にプリチャージされることに少なくとも部分的に基づいて、強誘電体メモリセルからの信号を捕捉するように構成され得るコンデンサを含み得る。更に、該コンデンサは、アクセス動作の第３の部分の間に、オフセット回路がコンデンサにオフセットを提供することに少なくとも部分的に基づいて、強誘電体メモリセルからの信号を捕捉するように構成され得、センスコンポーネントは、アクセス動作の第２の部分の間に捕捉された強誘電体メモリセルからの信号が第１の論理状態又は第２の論理状態の何れに対応するかを区別するために、参照信号を使用するように構成され得る。
【００８３】
図８は、本開示の実施形態に従ったメモリセルをプリチャージするための技術をサポートするメモリコントローラ８１５のブロック図８００を示す。メモリコントローラ８１５は、図１及び図７を参照しながら説明したメモリコントローラ１４０の態様の一例であり得る。メモリコントローラ８１５は、バイアスコンポーネント８２０、タイミングコンポーネント８２５、プリチャージコンポーネント８３０、センスコンポーネント８３５、及び参照コンポーネント８４０を含み得る。これらのモジュールの各々は、（例えば、１つ以上のバスを介して）相互に直接又は間接的に通信し得る。
【００８４】
バイアスコンポーネント８２０は、強誘電体メモリセルを第１のデジット線と結合する期間の間、第１のワード線を活性化することと、強誘電体メモリセルからの値の読み出しと自己参照動作の実施との間でワード線を活性化されたままに保つこととをし得る。
【００８５】
プリチャージコンポーネント８３０は、第１のワード線が活性化された期間の少なくとも一部分の間に、幾らかの量の電荷を使用して第１のデジット線を第１の電圧にプリチャージすることと、第１のデジット線を第１の電圧にプリチャージすることに基づいて、第２のデジット線を第１のデジット線から分断することとをし得る。幾つかの実施形態では、プリチャージコンポーネント８３０は、第２のデジット線を第１のデジット線から分断することに基づいて、第１のデジット線を第２の電圧にプリチャージするように構成されたコンデンサを第１のデジット線と結合することと、第１のデジット線を第１の電圧にプリチャージすることに基づいて、第１のデジット線を第２のデジット線と関連付けられた第２の電圧にプリチャージするように構成されたコンデンサと第１のデジット線を結合することによって、第１のデジット線を第２の電圧にプリチャージすることとをし得る。
【００８６】
幾つかの実施形態では、プリチャージコンポーネント８３０は、第１のワード線を活性化することに基づいて、第１のワード線が活性化された期間の少なくとも一部分の間に、第２のデジット線を第１のデジット線と結合することであって、第１のデジット線をプリチャージすることは、第２のデジット線を第１のデジット線と結合することに基づくことと、第１のワード線が活性化された期間の少なくとも一部分の間に、幾らかの量の電荷を使用して第２のデジット線を第１の電圧よりも高い第２の電圧にプリチャージすることであって、第２のデジット線は第１のデジット線と結合されることとをし得る。幾つかの実施形態では、プリチャージコンポーネント８３０は、強誘電体メモリセルから値を読み出し得、コンデンサを使用して、強誘電体メモリセルと結合された第１のデジット線を第１の電圧にプリチャージすることを更に含み、自己参照動作を実施し得、コンデンサと、第１の電圧にオフセットを提供するように構成されたオフセット回路とを使用して、第１のデジット線を第２の電圧にプリチャージすることを更に含む。
【００８７】
幾つかの場合、オフセット回路は、強誘電体メモリセルの動作特性に基づいて、オフセット値のセットを提供するように構成される。幾つかの場合、第２のデジット線は、強誘電体メモリセル上で実施されるアクセス動作中に非活性である第２のワード線と結合される。幾つかの場合、メモリセルの第１のアレイは、第１のデッキ内の強誘電体メモリセルの第１のグループに対応し、メモリセルの第２のアレイは、第２のデッキ内の強誘電体メモリセルの第２のグループに対応する。幾つかの場合、第２のデジット線は、トランジスタを使用して第１のデジット線と結合される。幾つかの場合、強誘電体メモリセルから値を読み出すことは、第１のデジット線と結合するように構成された第２のデジット線をプリチャージするために使用される幾らかの量の電荷を使用して、強誘電体メモリセルと結合された第１のデジット線をプリチャージすることを更に含む。幾つかの場合、第２のデジット線は、強誘電体メモリセル上で実施されるアクセス動作中に非活性であるメモリデバイスの一部分と関連付けられる。
【００８８】
センスコンポーネント８３５は、第１のデジット線を第１の電圧から第２の電圧にプリチャージするように構成されたコンデンサの電荷を検出することと、コンデンサの電荷を検出することに基づいて、強誘電体メモリセル上に蓄積された論理状態を識別することと、活性化されたワード線と結合された強誘電体メモリセルから値を読み出すこととをし得る。
【００８９】
参照コンポーネント８４０は、強誘電体メモリセルから値を読み出した後に、参照電圧を生成するために強誘電体メモリセルを使用して自己参照動作を実施することと、第１のデジット線をコンデンサ及びオフセット回路と結合することに基づいて、強誘電体メモリセルから値を読み出した後に強誘電体メモリセルを使用して参照電圧を生成することとをし得る。
【００９０】
幾つかの場合、自己参照動作を実施することは、強誘電体メモリセルと結合された第１のデジット線を、参照電圧と関連付けられた電圧にプリチャージすることを更に含む。幾つかの場合、自己参照動作を実施することは、強誘電体メモリセルと接続された第１のデジット線を、第１のデジット線をプリチャージするように構成されたコンデンサと、オフセットを提供するように構成されたオフセット回路とに結合することを更に含む。
【００９１】
図９は、本開示の実施形態に従ったメモリセルをプリチャージするための技術をサポートする方法９００を説明するフローチャートを示す。方法９００の動作は、本明細書に説明されるように、メモリアレイ１００又はそのコンポーネントによって実装され得る。例えば、方法９００の動作は、図１、図７、及び図８を参照しながら説明したようなメモリコントローラによって実施され得る。幾つかの実施形態では、メモリアレイ１００は、以下で説明する機能を実施するために、該デバイスの機能的素子を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリアレイ１００は、以下で説明される機能の態様を専用のハードウェアを使用して実施し得る。
【００９２】
９０５において、メモリアレイ１００は、強誘電体メモリセルを第１のデジット線と結合する期間の間、第１のワード線を活性化し得る。９０５の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、９０５の動作の態様は、図７及び図８を参照しながら説明したようなバイアスコンポーネントによって実施され得る。
【００９３】
９１０において、メモリアレイ１００は、第１のワード線が活性化された期間の少なくとも一部分の間に、幾らかの量の電荷を使用して、第１のデジット線を第１の電圧にプリチャージし得る。９１０の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、９１０の動作の態様は、図７及び図８を参照しながら説明したようなプリチャージコンポーネントによって実施され得る。
【００９４】
方法９００を実施するための装置が説明される。装置は、強誘電体メモリセルを第１のデジット線と結合する期間の間、第１のワード線を活性化するための手段と、第１のワード線が活性化された期間の少なくとも一部分の間に、幾らかの量の電荷を使用して、第１のデジット線を第１の電圧にプリチャージするための手段とを含み得る。
【００９５】
方法９００を実施するための別の装置が説明される。装置は、メモリセルと、メモリセルと電子通信するメモリコントローラであって、強誘電体メモリセルを第１のデジット線と結合する期間の間、第１のワード線を活性化することと、第１のワード線が活性化された期間の少なくとも一部分の間に、幾らかの量の電荷を使用して、第１のデジット線を第１の電圧にプリチャージすることとを動作可能である該メモリコントローラとを含み得る。
【００９６】
上で説明した方法９００及び装置の内の幾つかの例は、第１のワード線が活性化され得る期間の少なくとも一部分の間に、幾らかの量の電荷を使用して、第２のデジット線を第１の電圧よりも高い第２の電圧にプリチャージすることであって、第２のデジット線は、第１のデジット線と結合されることのための処理、機構、手段、又は命令を更に含み得る。上で説明した方法９００及び装置の内の幾つかの例は、第１のデジット線を第１の電圧にプリチャージすることに少なくとも部分的に基づいて、第２のデジット線を第１のデジット線から分断するための処理、機構、手段、又は命令を更に含み得る。
【００９７】
上で説明した方法９００及び装置の内の幾つかの例は、第２のデジット線を第１のデジット線から分断することに少なくとも部分的に基づいて、第１のデジット線を第２の電圧にプリチャージするように構成されたコンデンサを第１のデジット線に結合するための処理、機構、手段、又は命令を更に含み得る。上で説明した方法９００及び装置の内の幾つかの例は、第１のデジット線を第１の電圧にプリチャージすることに少なくとも部分的に基づいて、第２のデジット線と関連付けられた第２の電圧に第１のデジット線をプリチャージするように構成されたコンデンサと第１のデジット線を結合することによって、第１のデジット線を第２のデジット線にプリチャージするための処理、機構、手段、又は命令を更に含み得る。
【００９８】
上で説明した方法９００及び装置の内の幾つかの例は、第１のデジット線を第１の電圧から第２の電圧にプリチャージするように構成されたコンデンサの電荷を検出するための処理、機構、手段、又は命令を更に含み得る。上で説明した方法９００及び装置の内の幾つかの例は、コンデンサの電荷を検出することに少なくとも部分的に基づいて、強誘電体メモリセル上に蓄積された論理状態を識別するための処理、機構、手段、又は命令を更に含み得る。上で説明した方法９００及び装置の内の幾つかの例は、第１のワード線を活性化することに少なくとも部分的に基づいて、第１のワード線が活性化され得る期間の少なくとも一部分の間に第２のデジット線を第１のデジット線と結合することであって、第１のデジット線をプリチャージすることは、第２のデジット線を第１のデジット線と結合することに少なくとも部分的に基づき得ることのための処理、機構、手段、又は命令を更に含み得る。
【００９９】
上で説明した方法９００及び装置の内の幾つかの例では、第２のデジット線は、強誘電体メモリセル上で実施されるアクセス動作中に非活性であり得る第２のワード線と結合され得る。上で説明した方法９００及び装置の内の幾つかの例では、第２のデジット線は、強誘電体メモリセル上で実施されるアクセス動作中に非活性であり得るメモリデバイスの一部分と関連付けられ得る。上で説明した方法９００及び装置の内の幾つかの例では、メモリセルの第１のアレイは、第１のデッキ内の強誘電体メモリセルの第１のグループに対応し、メモリセルの第２のアレイは、第２のデッキ内の強誘電体メモリセルの第２のグループに対応する。上で説明した方法９００及び装置の内の幾つかの例では、第２のデジット線は、トランジスタを使用して第１のデジット線と結合され得る。
【０１００】
図１０は、本開示の実施形態に従ったメモリセルをプリチャージするための技術をサポートする方法１０００を説明するフローチャートを示す。方法１０００の動作は、本明細書に説明されるように、メモリアレイ１００又はそのコンポーネントによって実装され得る。例えば、方法１０００の動作は、図１、図７、及び図８を参照しながら説明したようなメモリコントローラによって実施され得る。幾つかの実施形態では、メモリアレイ１００は、以下で説明する機能を実施するために、該デバイスの機能的素子を制御するためのコードのセットを実行し得る。付加的に又は代替的に、メモリアレイ１００は、以下で説明される機能の態様を専用のハードウェアを使用して実施し得る。
【０１０１】
１００５において、メモリアレイ１００は、活性化されたワード線と結合された強誘電体メモリセルから値を読み出し得る。１００５の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、１００５の動作の態様は、図７及び図８を参照しながら説明したようなセンスコンポーネントによって実施され得る。
【０１０２】
１０１０において、メモリアレイ１００は、強誘電体メモリセルから値を読み出した後に、参照電圧を生成するために強誘電体メモリセルを使用して自己参照動作を実施し得る。１０１０の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、１０１０の動作の態様は、図７及び図８を参照しながら説明したような参照コンポーネントによって実施され得る。
【０１０３】
１０１５において、メモリアレイ１００は、強誘電体メモリセルからの値の読み出しと自己参照動作の実施との間でワード線を活性化されたままに保ち得る。１０１５の動作は、本明細書で説明した方法に従って実施され得る。幾つかの例では、１０１５の動作の態様は、図７及び図８を参照しながら説明したようなバイアスコンポーネントによって実施され得る。
【０１０４】
方法１０００を実施するための装置が説明される。装置は、活性化されたワード線と結合された強誘電体メモリセルから値を読み出すための手段と、強誘電体メモリセルから値を読み出した後に、参照電圧を生成するために強誘電体メモリセルを使用して自己参照動作を実施するための手段と、強誘電体メモリセルからの値の読み出しと自己参照動作の実施との間でワード線を活性化されたままに保つための手段とを含み得る。
【０１０５】
方法１０００を実施するための別の装置が説明される。装置は、メモリセルと、メモリセルと電子通信するメモリコントローラであって、活性化されたワード線と結合された強誘電体メモリセルから値を読み出すことと、強誘電体メモリセルから値を読み出した後に、参照電圧を生成するために強誘電体メモリセルを使用して自己参照動作を実施することと、強誘電体メモリセルからの値の読み出しと自己参照動作の実施との間でワード線を活性化されたままに保つこととを動作可能である該メモリコントローラとを含み得る。
【０１０６】
上で説明した方法１０００及び装置の内の幾つかの例では、自己参照動作を実施することは、強誘電体メモリセルと結合された第１のデジット線を、参照電圧と関連付けられた電圧にプリチャージすることを更に含む。上で説明した方法１０００及び装置の内の幾つかの例では、自己参照動作を実施することは、強誘電体メモリセルと接続された第１のデジット線を、第１のデジット線をプリチャージするように構成されたコンデンサと、オフセットを提供するように構成されたオフセット回路とに結合することを更に含む。上で説明した方法１０００及び装置の内の幾つかの例は、第１のデジット線をコンデンサ及びオフセット回路と結合することに少なくとも部分的に基づいて、強誘電体メモリセルから値を読み出した後に強誘電体メモリセルを使用して参照電圧を生成するための処理、機構、手段、又は命令を更に含み得る。
【０１０７】
上で説明した方法１０００及び装置の内の幾つかの例では、強誘電体メモリセルから値を読み出すことは、第１のデジット線と結合するように構成された第２のデジット線をプリチャージするために使用され得る幾らかの量の電荷を使用して、強誘電体メモリセルと結合された第１のデジット線をプリチャージすることを更に含む。
【０１０８】
上で説明した方法１０００及び装置の内の幾つかの例は、強誘電体メモリセルから値を読み出すことが、コンデンサを使用して、強誘電体メモリセルと結合された第１のデジット線を第１の電圧にプリチャージすることを更に含むための処理、機構、手段、又は命令を更に含み得る。上で説明した方法１０００及び装置の内の幾つかの例は、自己参照動作を実施することが、コンデンサと、第１の電圧にオフセットを提供するように構成されたオフセット回路とを使用して、第１のデジット線を第２の電圧にプリチャージすることを更に含むための処理、機構、手段、又は命令を更に含み得る。上で説明した方法１０００及び装置の内の幾つかの例では、オフセット回路は、強誘電体メモリセルの動作特性に少なくとも部分的に基づいて、複数のオフセット値を提供するように構成され得る。
【０１０９】
上で説明した方法は可能な実装を説明すること、動作及びステップは再配置され得、さもなければ修正され得ること、並びにその他の実装が可能であることに留意すべきである。更に、方法の内の２つ以上からの実施形態は組み合わせられ得る。
【０１１０】
本明細書で説明される情報及び信号は、様々な異なる科学技術及び技術の内の何れかを使用して表され得る。例えば、上の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。幾つかの図面は、複数の信号を単一の信号として説明し得るが、バスが様々なビット幅を有し得る場合に、信号は複数の信号のバスを表し得ることを当業者は理解するであろう。
【０１１１】
本明細書で使用されるとき、用語“仮想接地（virtual ground）”は、約ゼロボルト（０Ｖ）の電圧に保持されるがグランドと直接接続されない電気回路のノードを指す。したがって、事実上のグランドの電圧は、一時的に変動し得、定常状態で約０Ｖに戻り得る。事実上のグランドは、オペアンプ及び抵抗を含む電圧分圧器等の様々な電子回路素子を使用して実装され得る。その他の実装も可能である。“仮想接地する（virtual grounding）”又は“仮想接地される（virtually grounded）”は約０Ｖに接続されることを意味する。
【０１１２】
用語“電子通信”及び“結合された（coupled）”は、コンポーネント間の電子流動をサポートするコンポーネント間の関係を指す。これは、コンポーネント間の直接接続を含み得、又は介在コンポーネントを含み得る。相互に電子通信する又は結合されたコンポーネントは、（例えば、通電された回路内の）電子若しくは信号を能動的に交換し得、又は（例えば、非通電の回路内の）電子若しくは信号を能動的に交換しないことがあるが、回路が通電されると電子若しくは信号を交換するように構成され得、動作可能であり得る。例として、スイッチ（例えば、トランジスタ）を介して物理的に接続された２つのコンポーネントは、スイッチの状態（すなわち、開放又は閉鎖）に関わらず電子通信し、又は結合され得る。
【０１１３】
本明細書で使用されるとき、用語“実質的に（substantially）”は、修飾される特徴（例えば、用語、実質的により修飾される動詞又は形容詞）は、絶対的である必要はないが、該特徴の利点を達成するのに十分に近いことを意味する。
【０１１４】
本明細書で使用されるとき、用語“電極”は、導電体を指し得、幾つかの場合、メモリアレイのメモリセル又はその他のコンポーネントへの電気的コンタクトとして用いられ得る。電極は、メモリデバイス１００の素子又はコンポーネント間の導電経路を提供するトレース、ワイヤ、導電線、又は導電層等を含み得る。
【０１１５】
用語“絶縁”は、コンポーネント間を電子が現在流れることができないコンポーネント間の関係を指し、コンポーネントは、それらの間に開放スイッチがある場合に相互に絶縁される。例えば、スイッチにより物理的に接続された２つのコンポーネントは、スイッチが開放された場合に相互に絶縁され得る。
【０１１６】
本明細書で使用されるとき、“短絡（shorting）”は、当該２つのコンポーネント間の単一の介在コンポーネントの活性化を介してコンポーネント間に導電経路が確立されるコンポーネント間の関係を指す。例えば、２つのコンポーネント間のスイッチが閉鎖された場合、第２のコンポーネントに短絡された第１のコンポーネントは第２のコンポーネントと電子を交換し得る。それ故、短絡は、電子通信するコンポーネント（又は線）間の電荷の流れを可能にする動的動作であり得る。
【０１１７】
メモリアレイ１００を含む本明細書で論じられるデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ヒ化ガリウム、窒化ガリウム等の半導体基板上に形成され得る。幾つかの場合、該基板は半導体ウエハである。その他の場合、該基板は、シリコンオングラス（ＳＯＧ）若しくはシリコンオンサファイア（ＳＯＰ）等のシリコンオンインシュレータ（ＳＯＩ）基板、又は別の基板上の半導体材料のエピタキシャル層であり得る。基板又は基板のサブ領域の導電性は、リン、ホウ素、又はヒ素を含むがそれらに限定されない様々な化学種を使用したドーピングを通じて制御され得る。ドーピングは、イオン注入により、又は任意のその他のドーピング手段により、基板の初期の形成又は成長の間に実施され得る。
【０１１８】
本明細書で論じられる１つ以上のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレイン、及びゲートを含む３端子デバイスを含み得る。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソース及びドレインは、導電性であり得、高濃度にドープされた、例えば縮退した、半導体領域を含み得る。ソース及びドレインは、低濃度にドープされた半導体領域又はチャネルによって分離され得る。チャネルがｎ型（すなわち、主たるキャリアが電子）である場合、該ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型（すなわち、主たるキャリアがホール）である場合、該ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁ゲート酸化物によって覆われ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、正の電圧又は負の電圧をｎ型ＦＥＴ又はｐ型ＦＥＴに夫々印加することは、チャネルが導電性になる結果をもたらし得る。トランジスタの閾値電圧以上の電圧がトランジスタのゲートに印加された場合、トランジスタは“オン”に又は“活性化”され得る。トランジスタの閾値電圧未満の電圧がトランジスタのゲートに印加された場合、トランジスタは“オフ”に又は“不活性化”され得る。
【０１１９】
添付の図面に関連して本明細書に記載される説明は、例示的構成を説明し、実装され得る又は請求項の範囲内にある全ての例を表さない。本明細書で使用される用語“例示的（exemplary）”は、“好適”又は“その他の例よりも有利”ではなく“一例、実例、又は説明として役立つこと”を意味する。詳細な説明は、説明される技術の理解を提供する目的のための具体的詳細を含む。これらの技術は、しかしながら、これらの具体的詳細なしに実践され得る。幾つかの実例では、説明される例の内容を不明確にすることを避けるために、周知の構造体及びデバイスはブロック図の形式で示される。
【０１２０】
添付の図において、同様のコンポーネント又は機構は、同じ参照ラベルを有し得る。更に、同じ種類の様々なコンポーネントは、ダッシュと、同様のコンポーネント間で区別する第２のラベルとを参照ラベルに続けることによって区別され得る。明細書中にただ第１の参照ラベルが使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する同様のコンポーネントの内の何れか１つに適用できる。
【０１２１】
本明細書に説明される情報及び信号は、様々な異なる科学技術及び技術の何れかを使用して表され得る。例えば、上の説明全体を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁界若しくは磁性粒子、光場若しくは光粒子、又はそれらの任意の組み合わせにより表され得る。
【０１２２】
本明細書の開示と関連して記述される様々な説明ブロック及びモジュールは、本明細書で説明される機能を実施するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡ若しくはその他のプログラム可能論理デバイス、個別的なゲート若しくはトランジスタ論理、個別的なハードウェアコンポーネント、又はそれらの任意の組み合わせで実装又は実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代わりに、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシーンであり得る。プロセッサはまた、コンピューティングデバイスの組み合わせ（例えば、ＤＳＰとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアと連携した１つ以上のマイクロプロセッサ、又は任意のその他のこうした構成）として実装され得る。
【０１２３】
本明細書で説明される機能は、ハードウェア、プロセッサにより実行されるソフトウェア、ファームウェア、又はそれらの任意の組み合わせで実装され得る。プロセッサにより実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の１つ以上の命令又はコードとして蓄積され得、又は送信され得る。その他の例及び実装は、開示及び添付の請求項の範囲内である。例えば、ソフトウェアの性質に起因して、上で説明した機能は、プロセッサにより実行されるソフトウェア、ハードウェア、ファームウェア、配線、又はこれらの任意の組み合わせを使用して実装できる。機能を実装する機構はまた、機能の（複数の）部分が異なる物理的場所で実装されるように分散されることを含む、様々な場所に物理的に配置され得る。また、請求項を含む本明細書で使用されるとき、項目のリスト（例えば、“少なくとも１つの”又は“の内の１つ以上”等の句により前置きされる項目のリスト）に使用されるような“又は”は、例えば、Ａ、Ｂ、又はＣの内の少なくとも１つのリストがＡ又はＢ又はＣ又はＡＢ又はＡＣ又はＢＣ又はＡＢＣ（すなわち、Ａ及びＢ及びＣ）を意味するように包含的リストを指し示す。また、本明細書で使用されるとき、句“基づいて”は、条件の閉集合への言及として解釈されないであろう。例えば、“条件Ａに基づいて”と説明される例示的ステップは、本開示の範囲から逸脱することなく、条件Ａ及び条件Ｂの両方に基づき得る。言い換えれば、本明細書で使用されるとき、句“基づいて”は、句“少なくとも部分的に基づいて”と同様の方法で解釈されるであろう。
【０１２４】
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの転送を容易にする任意の媒体を含む非一時的コンピュータ記憶媒体及び通信媒体の両方を含む。非一時的記憶媒体は、汎用又は専用のコンピュータによりアクセスできる任意の利用可能な媒体であり得る。例として、非限定的に、非一時的コンピュータ可読媒体は、ＲＡＭ、ＲＯＭ、電気的消去可能プログラム可能リードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭ若しくはその他の光ディスクストレージ、磁気ディスクストレージ若しくはその他の磁気ストレージデバイス、又は所望のプログラムコード手段を命令若しくはデータ構造の形式で搬送若しくは蓄積するのに使用でき、且つ汎用若しくは専用コンピュータ又は汎用若しくは専用プロセッサによりアクセスできる任意のその他の非一時的媒体を含み得る。また、任意の接続は、コンピュータ可読媒体として適切に称される。例えば、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術を使用してウェブサイト、サーバ、又はその他の遠隔ソースからソフトウェアが送信される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、又は赤外線、無線、及びマイクロ波等の無線技術は媒体の定義に含まれる。本明細書で使用されるとき、磁気ディスク（disk）及び光学ディスク（disc）は、ＣＤ、レーザディスク、光ディスク、デジタル多目的ディスク（ＤＶＤ）、フロッピーディスク、及びブルーレイディスクを含み、光学ディスクがレーザでデータを光学的に再生する一方で、磁気ディスクはデータを磁気的に通常再生する。上の組み合わせもコンピュータ可読媒体の範囲内に含まれる。
【０１２５】
本明細書の説明は、当業者が開示を製作又は使用できるように提供される。開示への様々な修正が当業者に容易に分かるであろうし、本明細書で定義される包括的な原理は開示の範囲を逸脱することなくその他の変形に適用され得る。したがって、開示は、本明細書で説明された例示及び設計に限定されず、本明細書に開示された原理及び新規の機構と一致する最も広い範囲に一致すべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】令和2年7月20日(2020.7.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
強誘電体メモリセルを第１のデジット線と結合する期間の間、第１のワード線を活性化することと、
前記第１のワード線が活性化された前記期間の少なくとも一部分の間に、幾らかの量の電荷を使用して前記第１のデジット線を第１の電圧にプリチャージすることと、
前記第１のワード線が活性化された前記期間の前記少なくとも一部分の間に、前記幾らかの量の電荷を使用して前記第１の電圧よりも高い第２の電圧に第２のデジット線をプリチャージすることと
を含む、方法。
【請求項２】
前記第１のデジット線を前記第１の電圧にプリチャージすることに少なくとも部分的に基づいて、前記第２のデジット線を前記第１のデジット線から分断すること
を更に含む、請求項１に記載の方法。
【請求項３】
前記第２のデジット線を前記第１のデジット線から分断することに少なくとも部分的に基づいて、前記第１のデジット線を前記第２の電圧にプリチャージするように構成されたコンデンサを前記第１のデジットと結合すること
を更に含む、請求項２に記載の方法。
【請求項４】
前記第１のデジット線を前記第１の電圧にプリチャージすることに少なくとも部分的に基づいて、前記第１のデジット線を前記第２のデジット線と関連付けられた前記第２の電圧にプリチャージするように構成されたコンデンサと前記第１のデジット線を結合することによって、前記第１のデジット線を前記第２の電圧にプリチャージすること
を更に含む、請求項１に記載の方法。
【請求項５】
前記第１のデジット線を前記第１の電圧から第２の電圧にプリチャージするように構成されたコンデンサの電荷を検出することと、
前記コンデンサの前記電荷を検出することに少なくとも部分的に基づいて、前記強誘電体メモリセル上に蓄積された論理状態を識別することと
を更に含む、請求項１に記載の方法。
【請求項６】
前記第１のワード線を活性化することに少なくとも部分的に基づいて、前記第１のワード線が活性化された前記期間の前記少なくとも一部分の間に前記第２のデジット線を前記第１のデジット線と結合することであって、前記第１のデジット線をプリチャージすることは、前記第２のデジット線を前記第１のデジット線と結合することに少なくとも部分的に基づくこと
を更に含む、請求項１に記載の方法。
【請求項７】
前記第２のデジット線は、前記強誘電体メモリセル上で実施されるアクセス動作中に非活性である第２のワード線と結合される、請求項６に記載の方法。
【請求項８】
前記第２のデジット線は、前記強誘電体メモリセル上で実施されるアクセス動作中に非活性であるメモリデバイスの一部分と関連付けられる、請求項６に記載の方法。
【請求項９】
メモリセルの第１のアレイは、第１のデッキ内の強誘電体メモリセルの第１のグループに対応し、メモリセルの第２のアレイは、第２のデッキ内の強誘電体メモリセルの第２のグループに対応する、請求項８に記載の方法。
【請求項１０】
前記第２のデジット線は、トランジスタを使用して前記第１のデジット線と結合される、請求項６に記載の方法。
【請求項１１】
活性化されたワード線と結合された強誘電体メモリセルから値を読み出すことと、
前記強誘電体メモリセルから前記値を読み出した後に、参照電圧を生成するために前記強誘電体メモリセルを使用して自己参照動作を実施することと、
前記強誘電体メモリセルからの前記値の読み出しと前記自己参照動作の実施との間で前記ワード線を活性化されたままに保つことと
を含む、方法。
【請求項１２】
前記自己参照動作を実施することは、
前記強誘電体メモリセルと結合された第１のデジット線を、前記参照電圧と関連付けられた電圧にプリチャージすること
を更に含む、請求項１１に記載の方法。
【請求項１３】
前記自己参照動作を実施することは、
前記強誘電体メモリセルと接続された第１のデジット線を、前記第１のデジット線をプリチャージするように構成されたコンデンサと、オフセットを提供するように構成されたオフセット回路とに結合することと、
前記第１のデジット線を前記コンデンサ及び前記オフセット回路と結合することに基づいて、前記強誘電体メモリセルから値を読み出した後に前記強誘電体メモリセルを使用して前記参照電圧を生成することと
を更に含む、請求項１１に記載の方法。
【請求項１４】
前記強誘電体メモリセルから前記値を読み出すことは、
前記第１のデジット線と結合するように構成された第２のデジット線をプリチャージするために使用される幾らかの量の電荷を使用して、前記強誘電体メモリセルと結合された第１のデジット線をプリチャージすること
を更に含む、請求項１１に記載の方法。
【請求項１５】
前記強誘電体メモリセルから前記値を読み出すことは、コンデンサを使用して、前記強誘電体メモリセルと結合された第１のデジット線を第１の電圧にプリチャージすることを更に含み、
前記自己参照動作を実施することは、前記コンデンサと、前記第１の電圧にオフセットを提供するように構成されたオフセット回路とを使用して、前記第１のデジット線を第２の電圧にプリチャージすることを更に含む、
請求項１１に記載の方法。
【請求項１６】
前記オフセット回路は、前記強誘電体メモリセルの動作特性に少なくとも部分的に基づいて複数のオフセット値を提供するように構成される、請求項１５に記載の方法。
【請求項１７】
アクセス動作中にアクセスされるように選択された強誘電体メモリセルと、
前記アクセス動作の少なくとも一部分の間に、前記強誘電体メモリセルをセンスコンポーネントと結合するように構成された第１のデジット線と、
前記アクセス動作の第１の部分の間に、前記第１のデジット線に幾らかの量の電荷を供給することによって前記第１のデジット線をプリチャージするように構成されたプリチャージ回路であって、前記強誘電体メモリセルは、前記アクセス動作の前記第１の部分の間に前記第１のデジット線と結合される、前記プリチャージ回路と、
前記第１のデジット線とは異なる第２のデジット線とを含み、前記プリチャージ回路は、前記アクセス動作の前記第１の部分の間に、前記幾らかの量の電荷を有する前記第２のデジット線を、前記第１のデジット上の第２の電圧とは異なる第１の電圧にプリチャージするように構成される、
電子メモリ装置。
【請求項１８】
前記第２のデジット線は、前記強誘電体メモリセル上で実施される前記アクセス動作中に非活性であるメモリデバイスの一部分と関連付けられる、請求項１７に記載の装置。
【請求項１９】
前記アクセス動作の前記第１の部分の間に前記第１のデジット線を前記第２のデジット線と結合するように構成されたトランジスタを更に含む、請求項１７に記載の装置。
【請求項２０】
前記アクセス動作の第２の部分の間に、前記強誘電体メモリセルからの信号を増幅するように構成されたコンデンサを更に含み、前記コンデンサは、前記アクセス動作の前記第１の部分の間に前記幾らかの量の電荷を受け取った後の前記第１のデジット線と前記第２のデジット線との間の電圧差を補償するように構成される、
請求項１７に記載の装置。
【請求項２１】
前記アクセス動作の第３の部分の間にコンデンサを幾らかの電圧にプリチャージするように構成されたオフセット回路を更に含み、前記センスコンポーネントは、前記強誘電体メモリセル上に蓄積された電荷が第１の論理状態又は第２の論理状態の何れに対応するかを区別するために、前記コンデンサを使用して生成された参照電圧を使用するように構成される、
請求項１７に記載の装置。
【請求項２２】
前記センスコンポーネント内にコンデンサとオフセット回路とを更に含み、
前記コンデンサは、前記センスコンポーネントの第２の部分の間に、前記第１のデジット線が前記アクセス動作の前記第１の部分の間にプリチャージされることに少なくとも部分的に基づいて、前記強誘電体メモリセルからの信号を捕捉するように構成され、
前記コンデンサは、前記アクセス動作の第３の部分の間に、前記オフセット回路が前記コンデンサにオフセットを提供することに少なくとも部分的に基づいて、前記強誘電体メモリセルからの参照信号を捕捉するように構成され、前記センスコンポーネントは、前記アクセス動作の前記第２の部分の間に捕捉された前記強誘電体メモリセルからの前記信号が第１の論理状態又は第２の論理状態の何れに対応するかを区別するために前記参照信号を使用するように構成される、
請求項１７に記載の装置。
【請求項２３】
ワード線及び第１のデジット線と結合するように構成された強誘電体メモリセルを含む強誘電体メモリアレイと、
前記強誘電体メモリアレイと結合されたコントローラであって、
前記強誘電体メモリアレイを前記第１のデジット線と結合する期間の間に前記ワード線を活性化することと、
前記ワード線が活性化された前記期間の少なくとも一部分の間に前記第１のデジット線を第１の電圧に幾らかの量の電荷を使用してプリチャージすることと、
前記ワード線を活性化することに少なくとも部分的に基づいて、前記ワード線が活性化された前記期間の前記少なくとも一部分の間に第２のデジット線を前記第１のデジット線と結合することであって、前記第１のデジット線をプリチャージすることは、前記第２のデジット線を前記第１のデジット線と結合することに少なくとも部分的に基づくことと、
を動作可能である前記コントローラと
を含む、メモリデバイス。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
［クロスリファレンス］
特許に対する本出願は、２０１７年１２月２８日に出願の“Ｔｅｃｈｎｉｑｕｅｓ  ｆｏｒ  Ｐｒｅｃｈａｒｇｉｎｇ  ａ  Ｍｅｍｏｒｙ  Ｃｅｌｌ”という名称のＢｅｄｅｓｃｈｉ等による米国特許出願番号１５／８５７，０９１の優先権を主張する２０１８年１２月１１日に出願の“Ｔｅｃｈｎｉｑｕｅｓ  ｆｏｒ  Ｐｒｅｃｈａｒｇｉｎｇ  ａ  Ｍｅｍｏｒｙ  Ｃｅｌｌ”という名称のＢｅｄｅｓｃｈｉ等によるＰＣＴ出願番号ＰＣＴ／ＵＳ２０１８／０６４８６０の優先権を主張し、該出願の各々は本願の譲受人に与えられ、該出願の各々は、参照によりその全体が本明細書に明白に組み込まれる。
【国際調査報告】
2021509519.tif 000013
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