(57)【要約】【課題】温度依存性の小さい抵抗素子を提供し、温度保証を考慮した回路設計を容易にする。【解決手段】Ｐ型半導体基板１の表面に第２のＮウエル３が形成され、その第２のＮウエル３の表面にＰ＋型半導体層８が形成されている。Ｐ＋型半導体層８の表面には、さらにＮ型半導体層１３が形成されている。また、Ｎ型半導体層１３上の層間絶縁膜１１に形成されたコンタクトホールＣＨ３を介して、Ｎ型半導体層１３に電気的に接続された第１の抵抗電極１５が形成されている。また、第２のＮウエル３の表面にＮ＋型半導体層１０が形成され、Ｎ＋型半導体層１０上の層間絶縁膜１１に形成されたコンタクトホールＣＨ４を介して、Ｎ＋型半導体層１０に電気的に接続された第２の抵抗電極１６が形成されている。【選択図】図５
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【特許請求の範囲】
【請求項１】
半導体基板と、この半導体基板の表面に形成された第１導電型のウエルと、前記ウエルの表面に形成された第２導電型の第１の半導体層と、前記第１の半導体層の表面に形成された第１導電型の第２の半導体層と、前記ウエルに電気的に接続された第１の電極と、前記第２の半導体層に電気的に接続された第２の電極とを備えることを特徴とする半導体装置。
【請求項２】
半導体基板の表面に第１導電型のウエルを形成する工程と、
前記ウエルの表面に第２導電型不純物をイオン注入することにより、第２導電型の第１の半導体層を形成する工程と、
前記第１の半導体層を覆って絶縁膜を形成する工程と、
前記第１の半導体層上の前記絶縁膜をエッチングして前記第１の半導体層を部分的に露出するコンタクトホールを形成する工程と、
前記コンタクトホールを通して第１導電型不純物をイオン注入することにより、前記第１の半導体層の表面に第１導電型の第２の半導体層を形成する工程と、
前記コンタクトホールを通して前記第２の半導体層に電気的に接続する電極を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に半導体基板上に抵抗を形成する技術に関する。
【背景技術】
【０００２】
一般に、半導体集積回路は、トランジスタと抵抗素子とによって回路が形成されることが多い。そこで、トランジスタと抵抗は回路の構成素子として１つの半導体基板上に形成されていた。半導体基板上に形成される抵抗素子として、ポリシリコン抵抗や拡散抵抗等が知られている。これらの抵抗素子については、特許文献１，２に記載されている。
【特許文献１】特開２００４−２２１３０７号公報
【特許文献２】特開２００５−１９１２２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、ポリシリコン抵抗やウエル抵抗の抵抗値は温度依存性が大きいため、温度保証を考慮すると回路設計が困難になる場合があった。
【課題を解決するための手段】
【０００４】
本発明の半導体装置は、半導体基板と、この半導体基板の表面に形成された第１導電型のウエルと、前記ウエルの表面に形成された第２導電型の第１の半導体層と、前記第１の半導体層の表面に形成された第１導電型の第２の半導体層と、前記ウエルに電気的に接続された第１の電極と、前記第２の半導体層に電気的に接続された第２の電極とを備えることを特徴とする。
【０００５】
また、本発明の半導体装置の製造方法は、半導体基板の表面に第１導電型のウエルを形成する工程と、前記ウエルの表面に第２導電型不純物をイオン注入することにより、第２導電型の第１の半導体層を形成する工程と、前記第１の半導体層を覆って絶縁膜を形成する工程と、前記第１の半導体層上の前記絶縁膜をエッチングして前記第１の半導体層を部分的に露出するコンタクトホールを形成する工程と、前記コンタクトホールを通して第１導電型不純物をイオン注入することにより、前記第１の半導体層の表面に第１導電型の第２の半導体層を形成する工程と、前記コンタクトホールを通して前記第２の半導体層に電気的に接続する電極を形成する工程と、を備えることを特徴とする。
【発明の効果】
【０００６】
本発明によれば、温度依存性の小さい抵抗素子を提供することができる。これにより、温度保証を考慮した回路設計が容易になる。
【発明を実施するための最良の形態】
【０００７】
次に、本発明の実施形態による半導体装置及びその製造方法について図面を参照しながら説明する。
【０００８】
まず、図１に示すように、Ｐ型半導体基板１（シリコン基板）の表面に第１のＮウエル２及び第２のＮウエル３を互いに離間して形成する。また、Ｐ型半導体基板１の表面に素子分離膜４を形成する。素子分離膜４は、素子形成領域を囲んで形成され、例えば選択酸化法（ＬＯＣＯＳ）により形成することができる。その後、素子形成領域にはゲート絶縁膜５を形成する。
【０００９】
次に、図２に示すように、Ｐチャネル型ＭＯＳトランジスタ形成領域２０のゲート絶縁膜５上にゲート電極６Ａを形成し、Ｎチャネル型ＭＯＳトランジスタ形成領域３０のゲート絶縁膜５上にゲート電極６Ｂを形成する。その後、ゲート電極６Ａの両側の第１のＮウエル２の表面に、ボロン等のＰ型不純物をイオン注入することにより、Ｐ＋型ソース層７Ｓ、Ｐ＋型ドレイン層７Ｄをそれぞれ形成し、これと同時に、抵抗形成領域４０の第２のＮウエル３の表面にＰ＋型半導体層８を形成する。このときのボロンのイオン注入条件は、加速エネルギー５０ＫｅＶ、ドーズ量２．０×１０１５／ｃｍ２である。
【００１０】
また、ゲート電極６Ｂの両側のＰ型半導体基板１の表面に、ヒ素等のＮ型不純物をイオン注入することにより、Ｎ＋型ソース層９Ｓ、Ｎ＋型ドレイン層９Ｄをそれぞれ形成し、これと同時に、抵抗形成領域４０の第２のＮウエル３の表面に、Ｐ＋型半導体層８と隣接してＮ＋型半導体層１０を形成する。このときのヒ素のイオン注入条件は、加速エネルギー７０ＫｅＶ、ドーズ量５．０×１０１５／ｃｍ２である。
【００１１】
Ｐ＋型半導体層８とＮ＋型半導体層１０とは素子分離膜４を間に挟んで離間される。その後、Ｐ型半導体基板１の全面にＢＰＳＧ等の層間絶縁膜１１をＣＶＤ法により形成する。
【００１２】
次に、図３に示すように、層間絶縁膜１１及びゲート絶縁膜５を選択的にエッチングしてコンタクトホールＣＨ１〜ＣＨ６を形成する。これらのコンタクトホールＣＨ１〜ＣＨ６は、それぞれＰ＋型ソース層７Ｓ、Ｐ＋型ドレイン層７Ｄ、Ｐ＋型半導体層８、Ｎ＋型半導体層１０、Ｎ＋型ソース層９Ｓ、Ｎ＋型ドレイン層９Ｄの上の層間絶縁膜１１に形成される。そして、コンタクトホールＣＨ１〜ＣＨ６を通して、２弗化ボロン（ＢＦ２＋）をそれぞれＰ＋型ソース層７Ｓ、Ｐ＋型ドレイン層７Ｄ、Ｐ＋型半導体層８、Ｎ＋型半導体層１０、Ｎ＋型ソース層９Ｓ、Ｎ＋型ドレイン層９Ｄの表面に注入する。このときのイオン注入はホトレジスト無しの全面注入であり、その条件は、加速エネルギー５０ＫｅＶ、ドーズ量２×１０１５／ｃｍ２である。
【００１３】
このイオン注入により、Ｐ＋型ソース層７Ｓ、Ｐ＋型ドレイン層７Ｄ、Ｐ＋型半導体層８のコンタクトホールＣＨ１，ＣＨ２，ＣＨ３に対応する表面のＰ型不純物濃度は高くなり、後の工程で形成される電極とのコンタクト抵抗が低減される。一方、Ｎ＋型半導体層１０、Ｎ＋型ソース層９Ｓ、Ｎ＋型ドレイン層９ＤのコンタクトホールＣＨ３，ＣＨ４，ＣＨ５に対応する表面はＰ型化される。
【００１４】
次に、図４に示すように、Ｐチャネル型ＭＯＳトランジスタ形成領域２０のコンタクトホールＣＨ１，ＣＨ２を被覆するホトレジスト１２を形成し、このホトレジスト１２をマスクにして、コンタクトホールＣＨ３，ＣＨ４，ＣＨ５，ＣＨ６を通して、リン（Ｐ＋）をそれぞれＰ＋型半導体層８、Ｎ＋型半導体層１０、Ｎ＋型ソース層９Ｓ、Ｎ＋型ドレイン層９Ｄの表面にイオン注入する。このときのイオン注入条件は、加速エネルギー２５ＫｅＶ、ドーズ量３×１０１４／ｃｍ２である。
【００１５】
このイオン注入により、Ｎ＋型半導体層１０、Ｎ＋型ソース層９Ｓ、Ｎ＋型ドレイン層９ＤのＰ型化された表面はコンペンセートによりＮ型化され、後の工程で形成される電極とのコンタクト抵抗が低減される。一方、Ｐ＋型半導体層８の表面にはコンタクトホールＣＨ３を通してリン（Ｐ＋）が注入されるので、Ｐ＋型半導体層８の表面にはＮ型半導体層１３が形成される。
【００１６】
次に、図５に示すように、ホトレジスト１２を除去した後に、コンタクトホールＣＨ１〜ＣＨ６の中を含めて、層間絶縁膜１１上にアルミニウム等の金属をスパッタリングして金属層を形成する。この金属層をコンタクトホールＣＨ１〜ＣＨ６に残すように選択的にエッチングすることで、Ｐチャネル型ＭＯＳトランジスタのＰ＋型ソース層７Ｓに電気的に接続されたソース電極１４Ｓ、Ｐ＋型ドレイン層７Ｄに電気的に接続されたドレイン電極１４Ｄ、Ｎ型半導体層１３に電気的に接続された第１の抵抗電極１５、Ｎ＋型半導体層１０に電気的に接続された第２の抵抗電極１６、Ｎチャネル型ＭＯＳトランジスタのＮ＋型ソース層９Ｓに電気的に接続されたソース電極１７Ｓ、Ｎ＋型ドレイン層９Ｄに電気的に接続されたドレイン電極１７Ｄが形成される。
【００１７】
このように、Ｐ型半導体基板１上に、Ｐチャネル型ＭＯＳトランジスタ、Ｎチャネル型ＭＯＳトランジスタ及び、抵抗素子（抵抗形成領域４０における、第１の抵抗電極１５と第２の抵抗電極１６との間に形成される抵抗素子）が形成される。
【００１８】
次に、前記抵抗素子の特性の測定結果について図６を参照して説明する。図６（Ａ）は抵抗素子の電流特性を示す図であり、横軸は第１の抵抗電極１５と第２の抵抗電極１６との間に印加される電圧ＶＤを示す。第２の抵抗電極１６を基準として、第１の抵抗電極１５が高電位の場合はプラスの電圧、第１の抵抗電極１５が低電位の場合はマイナスの電圧とする。また、縦軸は、抵抗素子に流れる電流ＩＤを示す。
【００１９】
この測定図から明らかなように、抵抗素子の電流特性は抵抗素子にプラスの電圧が印加された場合にはＰＮ接合の順方向特性に近似した曲線となる。これは、Ｐ＋型半導体層８と第２のＮウエル３によって形成されるＰＮ接合特性が寄与しているものと考えられる。一方、抵抗素子にマイナスの電圧が印加された場合の抵抗素子の電流特性は、通常のＰＮ接合とは異なり、印加電圧にほぼ比例した電流ＩＤが得られる。したがって、この抵抗素子はマイナスの電圧が印加されたときに抵抗特性を示す。この時の電流は、第２のＮウエル３からＰ＋型半導体層８を通してＮ型半導体層１３に流れる一種のリーク電流であると考えられる。
【００２０】
図６（Ｂ）は上記抵抗素子に流れる電流（リーク電流）の温度依存性を示す図である。抵抗素子に印加される電圧は−５Ｖである。電流値は室温（約２５℃）において−０．０２Ａであり、温度が上昇してもその変化は非常に小さいことがわかる。１２０℃における電流値は、−０．０１９Ａである。抵抗値Ｒに換算すると、室温（約２５℃）においてＲ＝２５０Ω、１２０℃においてＲ＝２６３Ωであり、室温（約２５℃）〜１２０℃の電流変化は約５％に過ぎない。
【００２１】
対比のために、図７にＰＮ接合特性の測定結果を示す。これは、Ｐ＋型半導体層８の表面にＮ型半導体層１３が無い場合の測定結果である。図７（Ａ）の電流特性は通常のＰＮ接合特性を示している。すなわち、ＰＮ接合が順方向にバイアスされた場合はしきい値で電流ＩＤが急峻に立ち上がり、逆方向にバイアスされた場合には微少なリーク電流が流れるだけである。また、図７（Ｂ）はマイナスの電圧を印加した場合の電流（リーク電流）の温度依存性を示す。これから電流の温度変化は非常に大きいことが分かる。
【００２２】
以上のように、Ｐ＋型半導体層８の表面にＮ型半導体層１３を形成することにより、温度依存性の非常に小さい抵抗素子が得られる。また、この抵抗素子は上述のようなＣＭＯＳプロセスを利用して追加工程無しに形成することができる。また、この抵抗素子はＰ＋型半導体層８のコンタクト形成領域を利用して形成しているのでパターン面積も小さくて済むという利点も有している。
【００２３】
尚、本発明は上記実施形態に限定されることなくその要旨を逸脱しない範囲で変更が可能であることは言うまでもない。例えば、Ｐ＋型半導体層８の表面のＮ型半導体層１３は層間絶縁膜１１に形成したコンタクトホールＣＨ３を通してイオン注入を行うことにより形成しているが、層間絶縁膜１１の形成前に、専用のイオン注入を行うことによっても形成することができる。また、上記実施形態におけるイオン注入条件は例示であって、抵抗値、その温度依存性を適正に設定するために変更することができる。
【００２４】
さらに、上記実施形態においては一層配線構造の例を示したが、本発明は多層配線構造にも適用することができる。例えば、層間絶縁膜１１上に、第１の抵抗電極１５、第２の抵抗電極１６を覆って他の層間絶縁膜を形成し、この他の層間絶縁膜に第１の抵抗電極１５、第２の抵抗電極１６に対応したビアホールをそれぞれ形成して、それらのビアホールを通して、第１の抵抗電極１５、第２の抵抗電極１６と電気的に接続された上層電極又は上層配線を形成することができる。これらの上層電極又は上層配線は、それぞれ抵抗素子のＮ型半導体層１３、Ｎ＋型半導体層１０（第２のウエルＮ３）に電気的に接続されることになる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施形態による半導体装置の製造方法を示す断面図である。
【図２】本発明の実施形態による半導体装置の製造方法を示す断面図である。
【図３】本発明の実施形態による半導体装置の製造方法を示す断面図である。
【図４】本発明の実施形態による半導体装置の製造方法を示す断面図である。
【図５】本発明の実施形態による半導体装置の製造方法を示す断面図である。
【図６】本発明の実施形態による抵抗素子の特性の測定結果を示す図である。
【図７】ＰＮ接合特性の測定結果を示す図である。
【符号の説明】
【００２６】
１  Ｐ型半導体基板      ２  第１のＮウエル        ３  第２のＮウエル
４  素子分離膜          ５  ゲート絶縁膜          ６Ａ，６Ｂ  ゲート電極
７Ｓ  Ｐ＋型ソース層    ７Ｄ  Ｐ＋型ドレイン層    ８  Ｐ＋型半導体層
９Ｓ  Ｎ＋型ソース層    ９Ｄ  Ｎ＋型ドレイン層    １０  Ｎ＋型半導体層
１１  層間絶縁膜        １２  ホトレジスト        １３  Ｎ型半導体層
１４Ｓ  ソース電極      １４Ｄ  ドレイン電極      １５  第１の抵抗電極  
１６  第２の抵抗電極    １７Ｓ  ソース電極        １７Ｄ  ドレイン電極
ＣＨ１〜ＣＨ６  コンタクトホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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