(57)【要約】【課題】多層配線構造を有する半導体装置において、製造工程を増加させることなく形成される、外部との電気接続信頼性の高い電極パッドを備える半導体装置を提供すること。【解決手段】  この半導体装置１において、第２配線層４の上には、第３配線層５が形成されている。第３配線層５には、所定パターンのＡｌ配線３６（各バリア膜３４，３５，３７を含む）が形成されている。Ａｌ配線３６は、層間膜３８に被覆されている。この層間膜３８の上には、表面保護膜３９が積層されている。そして、表面保護膜３９および層間膜３８には、これらの膜を膜厚方向に貫通する、パッド開口４０が形成されている。Ａｌ配線３６は、パッド開口４０内に臨む部分が、外部との電気接続のための電極パッドとして露出している。【選択図】図１
2008300675.tif 000002
【特許請求の範囲】
【請求項１】
複数の配線が絶縁膜を挟んで積層配置される多層配線構造を有する半導体装置であって、
Ｃｕを主成分とするＣｕ配線と、
前記Ｃｕ配線上に形成された絶縁膜と、
前記絶縁膜上に形成され、前記絶縁膜に貫通形成されたビアホールを介して前記Ｃｕ配線と電気的に接続されたＡｌを主成分とするＡｌ配線と、
前記Ａｌ配線上に形成された表面保護膜と、を含み、
前記表面保護膜には、外部との電気接続のための電極パッドとして前記Ａｌ配線の一部を露出させるパッド開口が形成されている、半導体装置。
【請求項２】
前記Ｃｕ配線の一部からなる下部電極と、
前記下部電極上に形成された容量膜と、
前記容量膜上に形成された上部電極と、を含む、請求項１に記載の半導体装置。
【請求項３】
前記ビアホール内に形成され、前記Ｃｕ配線と前記Ａｌ配線とを電気的に接続するためのＷからなるＷプラグを含む、請求項１または２に記載の半導体装置。
【請求項４】
前記Ｃｕ配線と前記Ｗプラグとの間に介在されたバリア層を含み、
前記バリア層は、前記Ｃｕ配線に接するＴａ膜および前記Ｗプラグに接するＴｉＮ膜を備える、請求項３に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、多層配線構造を有する半導体装置に関する。
【背景技術】
【０００２】
たとえば、集積度の高いＬＳＩなどの半導体装置には、半導体基板上に複数の配線層を積層した、いわゆる多層配線構造が採用されている。
このような多層配線構造が採用された半導体装置において、配線抵抗を低減させるため、配線材料として、従来から用いられてきたＡｌ（アルミニウム）に代えて、より導電性の高いＣｕ（銅）を適用することが検討されている。
【０００３】
Ｃｕ配線材料を用いた多層配線構造では、Ｓｉ（シリコン）からなる半導体基板上に、ＳｉＯ２（酸化シリコン）からなる第１の絶縁膜が積層されている。第１の絶縁膜の表層部には、所定の配線パターンに対応した微細な配線溝が形成されている。配線溝には、絶縁膜へのＣｕの拡散を防止するためのＴａ系（タンタル系）のバリア膜を介して、第１のＣｕ配線が埋設されている。
【０００４】
第１の絶縁膜の上には、ＳｉＯ２からなる第２の絶縁膜が積層されている。第２の絶縁膜には、所定の配線パターンに対応した微細な配線溝が形成されている。さらに、第２の絶縁膜には、配線溝と第１のＣｕ配線とが対向する部分において、ビアホールが貫通形成されている。これら配線溝およびビアホールには、絶縁膜へのＣｕの拡散を防止するためのＴａ系（タンタル系）のバリア膜を介して、第２のＣｕ配線が一括して埋設されている。これにより、第２のＣｕ配線は、第１のＣｕ配線と電気的に接続される。
【０００５】
第２の絶縁膜の上には、ＳｉＯ２からなる絶縁膜およびＳｉＮ（窒化シリコン）からなる表面保護膜が形成されている。第２の絶縁膜および表面保護膜には、第２のＣｕ配線と対向する部分において、第２のＣｕ配線の一部を外部との電気接続のために露出させる貫通孔が形成されている。
ところが、Ｃｕは、酸化により腐食する性質を有するため、第２のＣｕ配線の一部が貫通孔から露出したままであると、その第２のＣｕ配線の露出部分が腐食してしまい、外部との電気接続信頼性が低下するおそれがある。それゆえ、従来の半導体装置において、第２のＣｕ配線の露出部分は、耐腐食性に優れるＡｌ（アルミニウム）からなる電極パッドにより覆われている。
【０００６】
より具体的には、第２の絶縁膜の上には、ＳｉＯ２からなる第３の絶縁膜が形成されている。この第３の絶縁膜には、第２のＣｕ配線と対向する部分において、第２のＣｕ配線の一部を露出させる接続開口が形成されている。接続開口の内部および第３の絶縁膜の表面における接続開口の周縁部を被覆するように、Ａｌからなる所定パターンの電極パッドが形成されている。電極パッドは、接続開口を介して第２のＣｕ配線と電気的に接続されている。
【０００７】
電極パッドが形成された第３の絶縁膜上には、ＳｉＮからなる表面保護膜が形成されている。表面保護膜には、電極パッドを露出させるためのパッド開口が形成されている。
【特許文献１】特開２００４−２０７２８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、Ａｌからなる電極パッドを形成するには、半導体装置の製造工程において、第２のＣｕ配線が形成された後、第３の絶縁膜の形成→接続開口の形成→電極パッドの形成→表面保護膜の形成→パッド開口の形成という工程を追加して行わなければならない。そのため、製造工程数の増加に伴う製造コストの増大を招いてしまう。
そこで、この発明の目的は、多層配線構造を有する半導体装置において、製造工程を増加させることなく形成される、外部との電気接続信頼性の高い電極パッドを備える半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するための請求項１記載の発明は、複数の配線が絶縁膜を挟んで積層配置される多層配線構造を有する半導体装置であって、Ｃｕを主成分とするＣｕ配線と、前記Ｃｕ配線上に形成された絶縁膜と、前記絶縁膜上に形成され、前記絶縁膜に貫通形成されたビアホールを介して前記Ｃｕ配線と電気的に接続されたＡｌを主成分とするＡｌ配線と、前記Ａｌ配線上に形成された表面保護膜と、を含み、前記表面保護膜には、外部との電気接続のための電極パッドとして前記Ａｌ配線の一部を露出させるパッド開口が形成されている、半導体装置である。
【００１０】
この多層配線構造を有する半導体装置は、Ｃｕ（銅）を主成分とするＣｕ配線を備えている。Ｃｕ配線上には、絶縁膜が形成されている。絶縁膜上には、この絶縁膜に貫通形成されたビアホールを介してＣｕ配線と電気的に接続されたＡｌ（アルミニウム）を主成分とするＡｌ配線が形成されている。Ａｌ配線上には、表面保護膜が形成されている。そして、この表面保護膜には、外部との電気接続のための電極パッドとしてＡｌ配線の一部を露出させるパッド開口が形成されている。
【００１１】
電極パッドとしてパッド開口から露出する配線の材料が、耐腐食性に優れるＡｌであるため、Ａｌ配線における電極パッドに相当する部分が、パッド開口から露出した状態で放置されても、その部分が腐食することがない。したがって、外部との電気接続信頼性の高い電極パッドを備える半導体装置を実現することができる。
また、Ａｌ配線は、多層配線構造の配線の一部である。Ａｌ配線が備えられる層（Ａｌ配線層）を形成する工程は、多層配線層を形成する工程に含まれる。それゆえ、Ａｌ配線層の形成に起因して、半導体装置の製造工程全体としての工程数が増加することがない。その結果、半導体装置の製造コストの増大を防止することができる。すなわち、Ａｌ配線は、多層配線構造における最上層配線でありながら、その一部が電極パッドとして機能する。
【００１２】
また、請求項２記載の発明は、前記Ｃｕ配線の一部からなる下部電極と、前記下部電極上に形成された容量膜と、前記容量膜上に形成された上部電極と、を含む、請求項１に記載の半導体装置である。
この半導体装置では、Ｃｕ配線の一部からなる下部電極と、この下部電極上に形成された容量膜と、この容量膜上に形成された上部電極とが備えられている。そのため、下部電極、容量膜および上部電極からなる構造物を、いわゆるＭＩＭキャパシタとして使用することができる。また、下部電極は、Ｃｕ配線の一部からなるので、Ｃｕ配線の形成により下部電極の形成が達成される。そのため、多層配線層を形成する工程とは別にＭＩＭキャパシタを作製する場合に比べて、低コストで、ＭＩＭキャパシタを備える半導体装置を製造することができる。
【００１３】
また、請求項３記載の発明は、前記ビアホール内に形成され、前記Ｃｕ配線と前記Ａｌ配線とを電気的に接続するためのＷからなるＷプラグを含む、請求項１または２に記載の半導体装置である。
Ｃｕ配線とＡｌ配線とをＷプラグを用いて接続するには、たとえば、まず、バリア膜が、ビアホールの内面および絶縁膜の表面に被着される。次いで、このバリア膜に、Ｗ（タングステン）からなるＷ膜が被着される。そして、ＣＭＰ法により、Ｗ膜のビアホール外の全ての部分が研磨される。これにより、ビアホール内に残存したＷ膜がＷプラグとなる。こうして得られるＷプラグは、絶縁膜の表面に対して凹んだ凹部を有する。Ｗプラグが形成された後には、絶縁膜上に、ＡｌからなるＡｌ膜がスパッタされる。Ａｌ膜は、Ｗプラグの凹部の直上部分に凹部を有する形状に形成される。次いで、このＡｌ膜が、フォトリソグラフィ技術により、所定の配線パターンにパターニングされる。こうして、所定の配線パターンを有するＡｌ配線が形成される。
【００１４】
Ａｌ膜のパターニングに際しては、Ａｌ膜の凹部を目印として、フォトリソグラフィ技術により、Ａｌ膜をパターニングすることができる。すなわち、ＷプラグによりＣｕ配線とＡｌ配線とを電気的に接続する構成では、Ａｌ配線を容易に形成することができるので、製造工程の簡略化を図ることができる。そして、製造工程の簡略化により製造コストを低減することができる。
【００１５】
さらに、請求項４記載の発明は、前記Ｃｕ配線と前記Ｗプラグとの間に介在されたバリア層を含み、前記バリア層は、前記Ｃｕ配線に接するＴａ膜および前記Ｗプラグに接するＴｉＮ膜を備える、請求項３に記載の半導体装置である。
この構成では、バリア層は、Ｗプラグに接する部分がＴｉＮ膜である。そのため、たとえば、ＷプラグがＷＦ６ガス（六フッ化タングステンガス）を用いたＣＶＤ法で形成される場合において、ＷＦ６ガスが絶縁膜へ拡散し、絶縁膜を腐食させてしまうことを防止することができる。
【００１６】
また、ＷプラグがＷとの密着性に優れるＴｉＮ膜に接しているため、バリア層とＷプラグとの密着性を向上させることができる。一方、Ｃｕ配線がＣｕとの密着性に優れるＴａ膜に接しているため、バリア層とＣｕ配線との密着性を向上させることができる。そのため、バリア層の層剥がれを防止することができる。したがって、ストレスマイグレーションの発生を防止することができる。さらに、ＴｉＮ膜とＣｕ配線とが接さず、また、ＴａはＣｕとの反応性に乏しいため、Ｃｕ配線の腐食を生じることもない。したがって、エレクトロマイグレーションの発生を防止することができる。
【００１７】
その結果、Ｃｕ配線とＡｌ配線との接続信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１８】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の第１の実施形態に係る半導体装置の構成を示す図解的な断面図である。
この半導体装置１は、たとえば、Ｓｉ（シリコン）からなる半導体基板２上に、第１配線層３、第２配線層４および第３配線層５が、半導体基板２側からこの順に積層された多層配線構造を有する。
【００１９】
半導体基板２の表層部には、たとえば、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの機能素子（図示せず）が作り込まれている。  
第１配線層３は、半導体基板２上に積層されたＳｉＯ２（酸化シリコン）からなる層間膜６と、この層間膜６上に積層されたＳｉＣ（炭化シリコン）からなる拡散防止膜１０と、この拡散防止膜１０上に積層されたＳｉＯ２からなる層間膜１１とを備えている。
【００２０】
層間膜１１および拡散防止膜１０には、これらの膜を膜厚方向に貫通する、所定パターンの配線溝１２が形成されている。
層間膜６には、半導体基板２と配線溝１２とが対向する部分に、層間膜６を膜厚方向に貫通する、コンタクトホール７が形成されている。半導体基板２の表面におけるコンタクトホール７に臨む部分は、機能素子に対する電気接続のためのコンタクトとして機能する。  配線溝１２の側面および底面には、Ｔａ系バリア膜１３が被着されている。Ｔａ系バリア膜１３は、たとえば、配線溝１２の側面および底面に被着されたＴａ膜からなる単層構造、または、このＴａＮ膜とＴａＮ膜に被着されたＴａ膜とからなる２層構造を有している。
【００２１】
Ｔａ系バリア膜１３が被着された配線溝１２には、Ｃｕ（銅）を主成分とする金属からなるＣｕ配線１４が埋設されている。
コンタクトホール７の側面および半導体基板２におけるコンタクトホール７内に臨む部分（コンタクト）には、ＴｉＮ（窒化チタン）からなるＴｉＮバリア膜８が被着されている。
【００２２】
ＴｉＮバリア膜８が被着されたコンタクトホール７には、Ｗ（タングステン）からなるＷプラグ９が埋設されている。このＷプラグ９は、コンタクトホール７を埋め尽くし、その上面が層間膜６の上面と面一をなしている。このＷプラグ９により、Ｃｕ配線１４と半導体基板２のコンタクトとが電気的に接続される。
第２配線層４は、層間膜１１上に積層されたＳｉＣからなる拡散防止膜１５と、この拡散防止膜１５の上に積層されたＳｉＯ２からなる層間膜１６と、この層間膜１６上に積層されたＳｉＣからなるエッチストップ膜１７と、このエッチストップ膜１７の上に積層されたＳｉＯ２からなる層間膜１８とを備えている。
【００２３】
層間膜１８およびエッチストップ膜１７には、これらの膜を膜厚方向に貫通する、所定パターンの配線溝２０が形成されている。
層間膜１６および拡散防止膜１５には、Ｃｕ配線１４と配線溝２０とが対向する部分に、これらの膜を膜厚方向に貫通する、ビアホール１９が形成されている。
配線溝２０の側面および底面、ならびにビアホール１９の側面およびＣｕ配線１４におけるビアホール１９内に臨む部分には、Ｔａ系バリア膜２１が被着されている。
【００２４】
Ｔａ系バリア膜２１は、たとえば、配線溝２０の側面および底面、ならびにビアホール１９の側面およびＣｕ配線１４におけるビアホール１９内に臨む部分に被着されたＴａ膜からなる単層構造、または、このＴａＮ膜とＴａＮ膜に被着されたＴａ膜とからなる２層構造を有している。
Ｔａ系バリア膜２１が被着されたビアホール１９および配線溝２０には、Ｃｕを主成分とする金属からなるＣｕ配線２３が埋設されている。このＣｕ配線２３は、配線溝２０を埋め尽くし、その上面が層間膜１８の上面と面一をなしている。また、Ｃｕ配線２３は、ビアホール１９を埋め尽くしている。これにより、Ｃｕ配線２３は、Ｔａ系バリア膜２１を介して、Ｃｕ配線１４と電気的に接続されている。
【００２５】
第３配線層５は、層間膜１８上に積層されたＳｉＣからなる拡散防止膜２４と、この拡散防止膜２４の上に積層されたＳｉＯ２からなる層間膜２７（絶縁膜）と、この層間膜２７上に積層されたＳｉＯ２からなる層間膜３８とを備えている。
層間膜３８には、Ａｌ（アルミニウム）を主成分とする金属（たとえば、Ａｌ―Ｃｕ合金）からなる、所定パターンのＡｌ配線３６が形成されている。Ａｌ配線３６は、その下面に被着されたＴｉＮからなるＴｉＮバリア膜３５およびこのＴｉＮバリア膜３５に被着されたＴｉからなるＴｉバリア膜３４を備える２層構造のバリア膜と、その上面に被着されたＴｉＮからなるＴｉＮバリア膜３７とで挟まれている（以下、特記しない限り、単に「Ａｌ配線３６」という場合には、このＡｌ配線を指すものとする。）。なお、Ｔｉバリア膜３４およびＴｉＮバリア膜３５を備える２層構造のバリア膜に代えて、ＴｉＮからなる１層のバリア膜が形成されていてもよい。
【００２６】
層間膜２７および拡散防止膜２４には、Ｃｕ配線２３とＡｌ配線３６とが対向する部分において、これらの膜を膜厚方向に貫通する、ビアホール２８が形成されている。
ビアホール２８の側面およびＣｕ配線２３におけるビアホール２８内に臨む部分には、導電性の積層バリア膜３０が被着されている。なお、積層バリア膜３０の具体的構成については、図２を参照して、後に詳説する。
【００２７】
積層バリア膜３０が被着されたビアホール２８には、ＷからなるＷプラグ３２が埋設されている。このＷプラグ３２は、ビアホール２８を埋め尽くし、その上面が層間膜２７の上面と面一をなしている。このＷプラグ３２により、Ａｌ配線３６とＣｕ配線２３とが電気的に接続される。
層間膜３８の上には、ＳｉＮからなる表面保護膜３９が積層されている。層間膜３８および表面保護膜３９には、Ａｌ配線３６を、外部との電気接続のための電極パッドとして露出させるパッド開口４０が形成されている。
【００２８】
また、この半導体装置１は、ＭＩＭキャパシタ４１を備えている。
ＭＩＭキャパシタ４１は、Ｃｕ配線２３の一部からなる下部電極２２と、拡散防止膜２４の一部からなる、拡散防止膜としての機能およびキャパシタ容量膜としての機能を合わせ持つ容量膜２５と、この容量膜２５の上に積層されたＴｉＮからなる上部電極２６とを備えている。上部電極２６は、容量膜２５を挟んで、下部電極２２と対向している。これにより、Metal（下部電極２２）−Insulator（容量膜２５）−Metal（上部電極２６）からなるＭＩＭ構造が形成されている。また、容量膜２５および上部電極２６は、層間膜２７により被覆されている。
【００２９】
一方、層間膜３８には、ＭＩＭキャパシタ４１と対向する部分において、Ａｌを主成分とする金属（たとえば、Ａｌ―Ｃｕ合金）からなる、所定パターンのＡｌ配線５５が形成されている。Ａｌ配線５５は、その下面に被着されたＴｉＮからなるＴｉＮバリア膜５４およびこのＴｉＮバリア膜５４に被着されたＴｉからなるＴｉバリア膜５３を備える２層構造のバリア膜と、その上面に被着されたＴｉＮからなるＴｉＮバリア膜５６とで挟まれている（以下、特記しない限り、単に「Ａｌ配線５５」という場合には、このＡｌ配線を指すものとする。）。なお、Ｔｉバリア膜５３およびＴｉＮバリア膜５４を備える２層構造のバリア膜に代えて、ＴｉＮからなる１層のバリア膜が形成されていてもよい。
【００３０】
層間膜２７には、ＭＩＭキャパシタ４１とＡｌ配線５５とが対向する部分において、層間膜２７を膜厚方向に貫通する、コンタクトホール２９が形成されている。
コンタクトホール２９の側面および上部電極２６におけるコンタクトホール２９内に臨む部分には、導電性の積層バリア膜３１が被着されている。積層バリア膜３１は、たとえば、積層バリア膜３０と同じ材料からなる。
【００３１】
積層バリア膜３１が被着されたコンタクトホール２９には、Ｗからなる上部コンタクト３３が埋設されている。この上部コンタクト３３は、コンタクトホール２９を埋め尽くし、その上面が層間膜２７の上面と面一をなしている。この上部コンタクト３３により、Ａｌ配線５５と上部電極２６とが電気的に接続される。
図２は、図１における円Ａで囲まれる部分の拡大図である。
【００３２】
次に、図２を参照して、積層バリア膜３０の具体的な構成について説明する。
積層バリア膜３０は、Ｃｕ配線２３とＷプラグ３２との間に介在され、複数の層が積層されてなる積層構造を有している。この実施形態では、積層バリア膜３０は、Ｔａバリア膜４２と、ＴａＮバリア膜４３と、Ｔｉバリア膜４４と、ＴｉＮバリア膜４５とからなる４層積層構造を有している。
【００３３】
Ｔａバリア膜４２は、Ｔａからなり、ビアホール２８の側面およびＣｕ配線２３の上面に被着されている。Ｔａバリア膜４２は、Ｃｕ配線２３の上面に被着されることにより、Ｃｕ配線２３に接している。Ｔａバリア膜４２の膜厚は、たとえば、２ｎｍ〜２０ｎｍである。
ＴａＮバリア膜４３は、ＴａＮからなり、Ｔａバリア膜４２の上に積層されている。ＴａＮバリア膜４３の膜厚は、たとえば、２ｎｍ〜２０ｎｍである。
【００３４】
Ｔｉバリア膜４４は、Ｔｉからなり、ＴａＮバリア膜４３の上に積層されている。Ｔｉバリア膜４４の膜厚は、たとえば、３ｎｍ〜３０ｎｍである。
ＴｉＮバリア膜４５は、ＴｉＮからなり、Ｔｉバリア膜４４の上に積層されている。また、ＴｉＮバリア膜４５は、積層バリア膜３０の最上層をなし、Ｗプラグ３２の表面に接触形成されている。また、ＴｉＮバリア膜４５の膜厚は、たとえば、２ｎｍ〜２０ｎｍである。
【００３５】
図３Ａ〜３Ｑは、半導体装置１の製造方法を工程順に示す図解的な断面図である。
次に、半導体装置１の製造方法について、図３Ａ〜３Ｑを参照して説明する。
半導体装置１の製造に際しては、まず、図３Ａに示すように、半導体基板２の上に、たとえば、ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法により、層間膜６が形成される。
【００３６】
次いで、公知のフォトリソグラフィ技術およびエッチング技術（たとえば、ドライエッチング）により、層間膜６にコンタクトホール７が形成される。コンタクトホール７が形成された後には、コンタクトホール７の内部を含む層間膜６の表面全域に、たとえば、ＣＶＤ法により、ＴｉＮバリア膜８が被着される。ＴｉＮバリア膜８の形成に際して、ＣＶＤ法を用いることにより、コンタクトホール７の開口径が小さい場合でも、ＴｉＮバリア膜８をカバレッジよく層間膜６に被着させることができる。
【００３７】
その後、たとえば、ＷＦ６ガス（六フッ化タングステンガス）を用いたＣＶＤ法（以下、この方法を「Ｗ−ＣＶＤ法」という。）により、ＴｉＮバリア膜８の上に、ＷからなるＷ膜が被着される。
次いで、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、Ｗ膜およびＴｉＮバリア膜８が研磨される。この研磨処理は、Ｗ膜およびＴｉＮバリア膜８のコンタクトホール７外に形成されている不要部分がすべて除去される。これにより、Ｗ膜が、Ｗプラグ９となる。そして、たとえば、ＣＶＤ法により、Ｗプラグ９の上面を含む層間膜６上に、拡散防止膜１０および層間膜１１が形成される。
【００３８】
続いて、図３Ｂに示すように、公知のフォトリソグラフィ技術およびエッチング技術（たとえば、ドライエッチング）により、層間膜１１および拡散防止膜１０を貫通する、所定パターンの配線溝１２が形成される。
次いで、図３Ｃに示すように、配線溝１２の内部を含む層間膜１１の表面全域に、たとえば、ＣＶＤ法により、Ｔａ系バリア膜１３が被着される。Ｔａ系バリア膜１３が被着された後には、たとえば、めっき法により、Ｔａ系バリア膜１３の上に、Ｃｕを主成分とする金属からなるＣｕ膜５７が形成される。このＣｕ膜５７は、配線溝１２を埋め尽くし、Ｔａ系バリア膜１３の表面全域を覆う厚みで形成される。
【００３９】
次に、図３Ｄに示すように、ＣＭＰ法により、Ｃｕ膜５７およびＴａ系バリア膜１３が研磨される。これにより、Ｃｕ膜５７は、配線溝１２に埋設された部分がＣｕ配線１４となる。こうして、第１配線層３が得られる。
Ｃｕ配線１４が形成された後には、図３Ｅに示すように、たとえば、ＣＶＤ法により、Ｃｕ配線１４の上面を含む層間膜１１上に、拡散防止膜１５、層間膜１６、エッチストップ膜１７および層間膜１８が、この順に形成される。
【００４０】
続いて、図３Ｆに示すように、公知のフォトリソグラフィ技術およびエッチング技術（たとえば、ドライエッチング）を用いた、いわゆるデュアルダマシン形成技術により、層間膜１８およびエッチストップ膜１７を貫通する所定パターンの配線溝２０、ならびに、層間膜１６および拡散防止膜１５を貫通するビアホール１９が形成される。
次いで、図３Ｇに示すように、配線溝２０の内部を含む層間膜１８の表面全域に、たとえば、ＣＶＤ法により、Ｔａ系バリア膜２１が被着される。
【００４１】
Ｔａ系バリア膜２１が被着された後には、たとえば、めっき法により、Ｔａ系バリア膜２１の上に、Ｃｕを主成分とする金属からなるＣｕ膜５８が形成される。このＣｕ膜５８は、配線溝２０を埋め尽くし、Ｔａ系バリア膜２１の表面全域を覆う厚みで形成される。
次に、図３Ｈに示すように、ＣＭＰ法により、Ｃｕ膜５８およびＴａ系バリア膜２１が研磨される。これにより、Ｃｕ膜５８は、配線溝２０に埋設された部分がＣｕ配線２３となる。こうして、第２配線層４が得られる。
【００４２】
Ｃｕ配線２３が形成された後には、図３Ｉに示すように、たとえば、ＣＶＤ法により、Ｃｕ配線２３の上面を含む層間膜１８上に、拡散防止膜２４（容量膜２５）およびＴｉＮ膜６０が、この順に形成される。
続いて、図３Ｊに示すように、公知のフォトリソグラフィ技術およびエッチング技術（たとえば、ドライエッチング）により、ＴｉＮ膜６０がエッチングされ、拡散防止膜２４上でエッチングを停止させる。これにより、ＭＩＭキャパシタ４１が形成される。
【００４３】
次に、図３Ｋに示すように、たとえば、ＣＶＤ法により、ＭＩＭキャパシタ４１上の領域を含む拡散防止膜２４の上に、層間膜２７が形成される。
次いで、公知のフォトリソグラフィ技術およびエッチング技術（たとえば、ドライエッチング）により、層間膜２７および拡散防止膜２４を貫通してＣｕ配線２３の上面に達するビアホール２８と、層間膜２７を貫通して上部電極２６の上面に達するコンタクトホール２９とが形成される。
【００４４】
ビアホール２８およびコンタクトホール２９が形成された後には、図３Ｍに示すように、これらのホールの内部を含む層間膜２７の表面全域に、たとえば、ＣＶＤ法により、ＴａからなるＴａ膜、ＴａＮからなるＴａＮ膜、ＴｉからなるＴｉ膜およびＴｉＮからなるＴｉＮ膜が積層されてなる積層バリア膜６１が形成される。積層バリア膜６１の形成に際して、ＣＶＤ法を用いることにより、ビアホール２８およびコンタクトホール２９の開口径が小さい場合でも、積層バリア膜６１をカバレッジよく層間膜２７に被着させることができる。その後、たとえば、Ｗ−ＣＶＤ法により、積層バリア膜６１の上に、ＷからなるＷ膜６２が被着される。
【００４５】
続いて、図３Ｎに示すように、ＣＭＰ法により、Ｗ膜６２および積層バリア膜６１が研磨される。これにより、積層バリア膜６１は、ビアホール２８の側面およびＣｕ配線２３の上面に被着した部分が積層バリア膜３０となり、コンタクトホール２９の側面および上部電極２６の上面に被着した部分が積層バリア膜３１となる。また、Ｗ膜６２は、ビアホール２８内に残存した部分がＷプラグ３２となり、コンタクトホール２９内に残存した部分が上部コンタクト３３となる。
【００４６】
次いで、図３Ｏに示すように、たとえば、スパッタ法により、層間膜２７上に、ＴｉからなるＴｉ膜、ＴｉＮからなるＴｉＮ膜、Ａｌを主成分とする金属からなるＡｌ膜およびＴｉＮからなるＴｉＮ膜が順に形成される。これにより、Ｔｉ膜、ＴｉＮ膜、Ａｌ膜およびＴｉＮ膜からなる積層膜が形成される。
次いで、この積層膜が、公知のフォトリソグラフィ技術およびエッチング技術（たとえば、ドライエッチング）により、所定パターンに形成される。これにより、層間膜２７の上に、Ａｌ配線３６およびＡｌ配線５５が形成される。
【００４７】
続いて、図３Ｐに示すように、Ａｌ配線３６およびＡｌ配線５５上の領域を含む層間膜２７の上に、たとえば、ＣＶＤ法により、層間膜３８が形成される。これにより、第３配線層５が得られる。さらに、層間膜３８の上に、たとえば、ＣＶＤ法により、表面保護膜３９が形成される。
そして、図３Ｑに示すように、公知のフォトリソグラフィ技術およびエッチング技術（たとえば、ドライエッチング）により、表面保護膜３９および層間膜３８を貫通して、Ａｌ配線３６を露出させるパッド開口４０が形成される。
【００４８】
こうして、第１配線層３、第２配線層４および第３配線層５の３層構造からなる、半導体装置１が得られる。
以上のように、この多層配線構造を有する半導体装置１において、表面保護膜３９および層間膜３８には、パッド開口４０が形成されている。Ａｌ配線３６は、パッド開口４０内に臨む部分が、外部との電気接続のための電極パッドとして露出している。
【００４９】
電極パッドとしてパッド開口４０から露出するＡｌ配線３６は、耐腐食性に優れるＡｌを主成分とする金属からなるため、Ａｌ配線３６における電極パッドに相当する部分が、パッド開口４０から露出した状態で放置されても、その部分が腐食することがない。したがって、外部との電気接続信頼性の高い電極パッドを備える半導体装置を実現することができる。
【００５０】
また、Ａｌ配線３６は、多層配線構造の配線の一部である第３配線層５に形成されている。Ａｌ配線３６が備えられる層（第３配線層５）を形成する工程は、多層配線層を形成する工程に含まれる。それゆえ、Ａｌ配線３６が備えられる層（第３配線層５）の形成に起因して、半導体装置１の製造工程全体としての工程数が増加することがない。その結果、半導体装置の製造コストの増大を防止することができる。すなわち、Ａｌ配線３６は、多層配線構造における最上層配線でありながら、その一部が電極パッドとして機能する。
【００５１】
また、この半導体装置１には、ＭＩＭキャパシタ４１が備えられている。このＭＩＭキャパシタ４１の下部電極２２は、Ｃｕ配線２３の一部からなる。そのため、Ｃｕ配線２３の形成により下部電極２２の形成が達成される。その結果、多層配線層を形成する工程とは別にＭＩＭキャパシタを作製する場合に比べて、低コストで、ＭＩＭキャパシタ４１を備える半導体装置１を製造することができる。
【００５２】
また、前述したように、ビアホール２８に埋設されるプラグをＷプラグ３２とすることにより（図３Ｎ参照）、その後の工程に置いて、Ｔｉ膜、ＴｉＮ膜、Ａｌ膜およびＴｉＮ膜からなる積層膜を容易にパターニングすることができる。その結果、製造工程の簡略化を図ることができる。また、製造工程の簡略化により製造コストを低減することができる。
【００５３】
また、積層バリア膜３０は、Ｗプラグ３２に接する部分がＴｉＮバリア膜４５である。そのため、積層バリア膜３０上へのＷＦ６ガスの供給時（図３Ｍ参照）に、ＷＦ６ガスが層間膜２７へ拡散し、層間膜２７を腐食させてしまうことを防止することができる。
また、Ｗプラグ３２が、積層バリア膜３０における、Ｗとの密着性に優れるＴｉＮバリア膜４５に接している。そのため、積層バリア膜３０とＷプラグ３２との密着性を向上させることができる。一方、Ｃｕ配線２３が、積層バリア膜３０における、Ｃｕとの密着性に優れるＴａバリア膜４２に接している。そのため、積層バリア膜３０とＣｕ配線２３との密着性を向上させることができる。そのため、積層バリア膜３０の膜剥がれを防止することができる。したがって、ストレスマイグレーションの発生を防止することができる。さらに、ＴｉＮバリア膜４５とＣｕ配線２３とが接さず、また、ＴａはＣｕとの反応性に乏しいため、Ｃｕ配線２３の腐食を生じることもない。したがって、エレクトロマイグレーションの発生を防止することができる。
【００５４】
その結果、Ｃｕ配線２３（第２配線層４）とＡｌ配線３６（第３配線層５）との接続信頼性を向上させることができる。
図４は、この発明の第２の実施形態に係る半導体装置４７の構成を示す図解的な断面図である。この図４において、図１に示される各部に対応する部分には、図１の場合と同一の参照符号を付して示している。
【００５５】
図４に示す構成において、半導体装置４７は、ＷＬ−ＣＳＰ（ウエハレベルチップサイズパッケージ：Wafer Level-Chip Size Package）技術が適用された半導体装置である。
半導体装置４７において、層間膜３８には、Ａｌ配線３６に達する貫通孔４６が形成されている。Ａｌ配線３６は、貫通孔４６に臨む部分が、貫通孔４６を介して露出している。また、Ａｌ配線３６には、貫通孔４６を介して層間膜３８の表面上に引き回された、Ａｌを主成分とするＡｌ再配線４８が接続されている。Ａｌ再配線４８は、層間膜３８の表面上に引き回された部分が、ＳｉＮからなる表面保護膜４９に被覆されている。
【００５６】
表面保護膜４９の上には、ポリイミドからなる保護膜５０が積層されている。保護膜５０および表面保護膜４９には、これらの膜を膜厚方向に貫通する接続開口６３が形成されている。Ａｌ再配線４８は、接続開口６３に臨む部分が、接続開口６３を介して露出している。
この露出したＡｌ再配線４８には、接続開口６３を介して、Ｃｕを主成分とする材料からなるポスト５１が接続されている。
【００５７】
ポスト５１は、Ａｌ再配線４８と接続される側とは反対側の端部が、保護膜５０から突出している。そして、このポスト５１の突出した部分には、外部との電気接続のための半田バンプ５２が接続されている。
この図４に示す構成によっても、図１に示す半導体装置１と同様の作用および効果を奏することができる。
【００５８】
また、図１に示す半導体装置１および図４に示す半導体装置４７では、Ａｌ配線３６（上部配線）とＣｕ配線２３（下部配線）とを接続するためのプラグとして、ＷからなるＷプラグ３２が採用されている。
図５Ａ〜Ｂは、Ｗプラグにより接続されるＡｌ配線（上部配線）とＣｕ配線（下部配線）との接続構造の形成方法を説明するための図解的な断面図である。
【００５９】
上部配線と下部配線とをＷプラグを用いて接続するには、たとえば、まず、ＳｉＯ２からなる層間膜６４の表層部に、バリア膜６５（たとえば、上記実施形態におけるＴａ系バリア膜２１）を介して、Ｃｕを主成分とするＣｕ配線６６（下部配線）が埋設される。
次いで、層間膜６４の上に、ＳｉＣからなる拡散防止膜６７およびＳｉＯ２からなる層間膜６８が積層される。次に、層間膜６８および拡散防止膜６７におけるＣｕ配線６６に対向する部分に、これらの膜を貫通するビアホール７４が形成される。
【００６０】
その後、ビアホール７４の内部を含む層間膜６８の表面全域に、たとえば、ＣＶＤ法により、バリア膜（たとえば、上記実施形態における積層バリア膜６１）およびＷ膜（たとえば、上記実施形態におけるＷ膜６２）が積層される。
バリア膜およびＷ膜が積層された後には、ＣＭＰ法により、これらの膜の層間膜６８外の全ての部分が研磨される。これにより、ビアホール７４内に残存したバリア膜がバリア膜６９となり、ビアホール７４内に残存したＷ膜がＷプラグ７０となる。Ｗプラグ７０は、層間膜６８の表面に対して凹んだ凹部７２を有する形状に形成される。
【００６１】
次いで、層間膜６８の上にＡｌ膜７１がスパッタされる。Ｗプラグ７０に凹部７２が形成されているため、Ａｌ膜７１は、凹部７２の直上部分に凹部７３を有する形状に形成される。
そして、このＡｌ膜７１がフォトリソグラフィ技術により、所定の配線パターンにパターニングされて、図５Ｂに示すように、所定パターンのＡｌ配線７５（上部配線）が得られる。このＡｌ膜７１のパターニングに際しては、Ａｌ膜７１の凹部７３を目印として、Ａｌ膜７１をパターニングすることができる。
【００６２】
このように、Ｗプラグ７０により接続されるＡｌ配線７５とＣｕ配線６６との接続構造と同様の接続構造を有する半導体装置、すなわち、図１に示す半導体装置１および図４に示す半導体装置４７では、その製造に際して、Ｗプラグ上に形成される上部配線（たとえば、図１および図４におけるＡｌ配線３６）を容易にパターニングすることができる。そのため、半導体装置１および半導体装置４７の製造工程を簡略にすることができるので、製造コストを低減することができる。
【００６３】
以上、この発明の複数の実施形態を説明したが、この発明は、他の形態で実施することもできる。
たとえば、前述の実施形態では、積層バリア膜３０は、Ｔａバリア膜４２、ＴａＮバリア膜４３、Ｔｉバリア膜４４およびＴｉＮバリア膜４５の４層構造からなるとしたが、Ｃｕ配線２３に接する膜がＴａバリア膜であり、Ｗプラグ３２に接する膜がＴｉＮバリア膜であれば、たとえば、以下の１〜５に示す積層構造でもよい。
（積層バリア膜３０の積層構造）
１．Ｃｕ配線２３／Ｔａバリア膜／ＴａＮバリア膜／Ｔａバリア膜／Ｔｉバリア膜／ＴｉＮバリア膜／Ｗプラグ３２
２．Ｃｕ配線２３／Ｔａバリア膜／ＴａＮバリア膜／Ｔａバリア膜／ＴｉＮバリア膜／Ｗプラグ３２
３．Ｃｕ配線２３／Ｔａバリア膜／ＴａＮバリア膜／ＴｉＮバリア膜／Ｗプラグ３２
４．Ｃｕ配線２３／Ｔａバリア膜／Ｔｉバリア膜／ＴｉＮバリア膜／Ｗプラグ３２
５．Ｃｕ配線２３／Ｔａバリア膜／ＴｉＮバリア膜／Ｗプラグ３２
これら１〜５の積層構造のうち、１の積層構造や２の積層構造ように、ＴａＮバリア膜がＴａバリア膜で挟まれる構造であれば、積層バリア膜３０のＣｕ拡散防止性能を向上させることもできる。
【００６４】
また、前述の実施形態では、最上層の第３配線層５における配線のみ、Ａｌを主成分とするＡｌ配線としたが、たとえば、最下層の第１配線層３における配線を、Ａｌ配線としてもよい。
また、前述の実施形態では、Ｃｕ配線２３とＡｌ配線３６とは、Ｗプラグ３２を用いて電気的に接続されているとしたが、Ｗプラグ３２に代えて、たとえば、Ｃｕを主成分とする金属からなるＣｕプラグを用いて電気的に接続してもよい。
【００６５】
また、前述の実施形態では、各層間膜（６，１１，１６，１８，２７，３８）は、ＳｉＯ２を用いて形成されるとしたが、たとえば、ＳｉＯＣ、ＳｉＯＦなどの低誘電率材料（Ｌｏｗ−ｋ材料）を用いて形成されてもよい。
また、前述の実施形態では、各拡散防止膜（１０，１５，２４）およびエッチストップ膜１７は、ＳｉＣを用いて形成されるとしたが、たとえば、ＳｉＮを用いて形成されてもよい。
【００６６】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００６７】
【図１】この発明の第１の実施形態に係る半導体装置の構成を示す図解的な断面図である。
【図２】図１における円Ａで囲まれる部分の拡大図である。
【図３Ａ】図１に示す半導体装置の製造工程を示す図解的な断面図である。
【図３Ｂ】図３Ａの次の工程を示す図解的な断面図である。
【図３Ｃ】図３Ｂの次の工程を示す図解的な断面図である。
【図３Ｄ】図３Ｃの次の工程を示す図解的な断面図である。
【図３Ｅ】図３Ｄの次の工程を示す図解的な断面図である。
【図３Ｆ】図３Ｅの次の工程を示す図解的な断面図である。
【図３Ｇ】図３Ｆの次の工程を示す図解的な断面図である。
【図３Ｈ】図３Ｇの次の工程を示す図解的な断面図である。
【図３Ｉ】図３Ｈの次の工程を示す図解的な断面図である。
【図３Ｊ】図３Ｉの次の工程を示す図解的な断面図である。
【図３Ｋ】図３Ｊの次の工程を示す図解的な断面図である。
【図３Ｌ】図３Ｋの次の工程を示す図解的な断面図である。
【図３Ｍ】図３Ｌの次の工程を示す図解的な断面図である。
【図３Ｎ】図３Ｍの次の工程を示す図解的な断面図である。
【図３Ｏ】図３Ｎの次の工程を示す図解的な断面図である。
【図３Ｐ】図３Ｏの次の工程を示す図解的な断面図である。
【図３Ｑ】図３Ｐの次の工程を示す図解的な断面図である。
【図４】この発明の第２の実施形態に係る半導体装置の構成を示す図解的な断面図である。
【図５Ａ】Ｗプラグにより接続されるＡｌ配線（上部配線）とＣｕ配線（下部配線）との接続構造の形成方法を説明するための図解的な断面図である。
【図５Ｂ】図５Ａの次の工程を示す図解的な断面図である。
【符号の説明】
【００６８】
１    半導体装置
３    第１配線層
４    第２配線層
５    第３配線層
１６  層間膜
１７  エッチストップ膜
１８  層間膜
１９  ビアホール
２０  配線溝
２１  Ｔａ系バリア膜
２２  下部電極
２３  Ｃｕ配線
２４  拡散防止膜
２５  容量膜
２６  上部電極
２７  層間膜
２８  ビアホール
３０  積層バリア膜
３２  Ｗプラグ
３４  Ｔｉバリア膜
３５  ＴｉＮバリア膜
３６  Ａｌ配線
３７  ＴｉＮバリア膜
３８  層間膜
３９  表面保護膜
４０  パッド開口
４１  ＭＩＭキャパシタ
４２  Ｔａバリア膜
４３  ＴａＮバリア膜
４４  Ｔｉバリア膜
４５  ＴｉＮバリア膜
６４  層間膜
６５  バリア膜
６６  Ｃｕ配線
６７  拡散防止膜
６８  層間膜
６９  バリア膜
７０  Ｗプラグ
７１  Ａｌ膜
７２  凹部
７３  凹部
７４  ビアホール
７５  Ａｌ配線
【図１】
2008300675.tif 000003
【図２】
2008300675.tif 000004
【図３Ａ】
2008300675.tif 000005
【図３Ｂ】
2008300675.tif 000006
【図３Ｃ】
2008300675.tif 000007
【図３Ｄ】
2008300675.tif 000008
【図３Ｅ】
2008300675.tif 000009
【図３Ｆ】
2008300675.tif 000010
【図３Ｇ】
2008300675.tif 000011
【図３Ｈ】
2008300675.tif 000012
【図３Ｉ】
2008300675.tif 000013
【図３Ｊ】
2008300675.tif 000014
【図３Ｋ】
2008300675.tif 000015
【図３Ｌ】
2008300675.tif 000016
【図３Ｍ】
2008300675.tif 000017
【図３Ｎ】
2008300675.tif 000018
【図３Ｏ】
2008300675.tif 000019
【図３Ｐ】
2008300675.tif 000020
【図３Ｑ】
2008300675.tif 000021
【図４】
2008300675.tif 000022
【図５Ａ】
2008300675.tif 000023
【図５Ｂ】
2008300675.tif 000024