(57)【要約】【課題】浮遊ゲートをもち制御ゲートを備えていない不揮発性メモリセルを備えた半導体装置において、その不揮発性メモリセルの読出し特性を飛躍的に改善する。【解決手段】不揮発性メモリセルは、Ｐ型半導体基板１上に形成された書込みメモリゲート酸化膜９及び書込みメモリゲート酸化膜９上に形成された電気的に浮遊状態のポリシリコンからなる書込み浮遊ゲート１１をもつＰＭＯＳ書込みトランジスタと、Ｐ型半導体基板１上に形成された読出しメモリゲート酸化膜１５及び読出しメモリゲート酸化膜１５上に形成された電気的に浮遊状態のポリシリコンからなる読出し浮遊ゲート１７をもつＮＭＯＳ読出しトランジスタを備えている。書込み浮遊ゲート１１と読出し浮遊ゲート１７は電気的に接続されている。不揮発性メモリセルへの書込みはＰＭＯＳ書込みトランジスタによって行なわれ、読出しはＮＭＯＳ読出しトランジスタによって行なわれる。【選択図】図１
2008300520.tif 000002
【特許請求の範囲】
【請求項１】
ＰＭＯＳ書込みトランジスタとＮＭＯＳ読出しトランジスタをもつ不揮発性メモリセルを備え、
前記ＰＭＯＳ書込みトランジスタは半導体基板上に形成された書込みメモリゲート酸化膜及び前記書込みメモリゲート酸化膜上に形成された電気的に浮遊状態のポリシリコンからなる書込み浮遊ゲートを備え、
前記ＮＭＯＳ読出しトランジスタは半導体基板上に形成された読出しメモリゲート酸化膜及び前記読出しメモリゲート酸化膜上に形成された電気的に浮遊状態のポリシリコンからなる読出し浮遊ゲートを備え、
前記書込み浮遊ゲートと前記読出し浮遊ゲートは電気的に接続されており、
前記不揮発性メモリセルへの書込みは前記ＰＭＯＳ書込みトランジスタによって行なわれ、読出しは前記ＮＭＯＳ読出しトランジスタによって行なわれる半導体装置。
【請求項２】
前記書込み浮遊ゲートと前記読出し浮遊ゲートは１つの連続するポリシリコンパターンで形成されている請求項１に記載の半導体装置。
【請求項３】
前記不揮発性メモリセルは前記ＰＭＯＳ書込みトランジスタに直列に接続されたＰＭＯＳ選択トランジスタと前記ＮＭＯＳ読出しトランジスタに直列に接続されたＮＭＯＳ選択トランジスタをさらに備え、
前記ＰＭＯＳ選択トランジスタは半導体基板上に形成されたＰＭＯＳ選択ゲート酸化膜及び前記ＰＭＯＳ選択ゲート酸化膜上に形成されたポリシリコンからなるＰＭＯＳ選択ゲートを備え、
前記ＮＭＯＳ選択トランジスタは半導体基板上に形成されたＮＭＯＳ選択ゲート酸化膜及び前記ＮＭＯＳ選択ゲート酸化膜上に形成されたポリシリコンからなる選択ＮＭＯＳゲートを備え、
前記ＰＭＯＳ選択ゲートと前記ＮＭＯＳ選択ゲートは電気的に接続されている請求項１又は２に記載の半導体装置。
【請求項４】
前記ＰＭＯＳ選択ゲートと前記ＮＭＯＳ選択ゲートは１つの連続するポリシリコンパターンで形成されている請求項３に記載の半導体装置。
【請求項５】
前記書込みメモリゲート酸化膜、前記読出しメモリゲート酸化膜、前記ＰＭＯＳ選択ゲート酸化膜及び前記ＮＭＯＳ選択ゲート酸化膜の膜厚は同じである請求項３又は４に記載の半導体装置。
【請求項６】
前記書込み浮遊ゲート、前記読出し浮遊ゲート、前記ＰＭＯＳ選択ゲート及び前記ＮＭＯＳ選択ゲートのポリシリコン内の不純物濃度は同じである請求項３から５のいずれか一項に記載の半導体装置。
【請求項７】
前記半導体基板上に形成された周辺回路ゲート酸化膜と前記周辺回路ゲート酸化膜上に形成されたポリシリコンからなる周辺回路ゲートをもつＭＯＳトランジスタからなる周辺回路トランジスタをさらに備え、
前記書込みメモリゲート酸化膜の膜厚は、前記周辺回路ゲート酸化膜の膜厚よりも薄くなっている請求項１から６のいずれか一項に記載の半導体装置。
【請求項８】
前記半導体基板上に形成された周辺回路ゲート酸化膜と前記周辺回路ゲート酸化膜上に形成されたポリシリコンからなる周辺回路ゲートをもつＭＯＳトランジスタからなる周辺回路トランジスタをさらに備え、
前記書込み浮遊ゲート及び前記読出し浮遊ゲートのポリシリコン内の不純物濃度は、前記周辺回路ゲートのポリシリコン内の不純物濃度よりも薄くなっている請求項１から７のいずれか一項に記載の半導体装置。
【請求項９】
前記半導体基板上に形成された周辺回路ゲート酸化膜と前記周辺回路ゲート酸化膜上に形成されたポリシリコンからなる周辺回路ゲートをもつＭＯＳトランジスタからなる周辺回路トランジスタをさらに備え、
前記書込みメモリゲート酸化膜の膜厚は、前記周辺回路ゲート酸化膜の膜厚よりも薄くなっており、
前記ＰＭＯＳ選択ゲート酸化膜及び前記ＮＭＯＳ選択ゲート酸化膜の膜厚は前記周辺回路ゲート酸化膜の膜厚と同じになっている請求項３又は４に記載の半導体装置。
【請求項１０】
前記半導体基板上に形成された周辺回路ゲート酸化膜と前記周辺回路ゲート酸化膜上に形成されたポリシリコンからなる周辺回路ゲートをもつＭＯＳトランジスタからなる周辺回路トランジスタをさらに備え、
前記書込み浮遊ゲート及び前記読出し浮遊ゲートのポリシリコン内の不純物濃度は、前記周辺回路ゲートのポリシリコン内の不純物濃度よりも薄くなっており、
前記ＰＭＯＳ選択ゲート及び前記ＮＭＯＳ選択ゲートのポリシリコン内の不純物濃度は、前記周辺回路ゲートのポリシリコン内の不純物濃度と同じになっている請求項３、４又は９のいずれか一項に記載の半導体装置。
【請求項１１】
前記半導体基板上に形成されたＮＭＯＳ周辺回路ゲート酸化膜と前記ＮＭＯＳ周辺回路ゲート酸化膜上に形成されたポリシリコンからなる周辺回路ゲートをもつＭＯＳトランジスタからなるＮＭＯＳ周辺回路トランジスタをさらに備え、
前記ＮＭＯＳ周辺回路トランジスタのチャネルにはＰ型不純物のチャネルドープ処理が行なわれており、
前記ＮＭＯＳ読出しトランジスタのチャネルにはＰ型不純物のチャネルドープ処理が行なわれていない請求項１から１０のいずれか一項に記載の半導体装置。
【請求項１２】
前記ＮＭＯＳ読出しトランジスタは、前記書込み浮遊ゲート及び前記読出し浮遊ゲートに電子が注入されていない消去状態でディプリーション状態である請求項１から１１のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲートをもつ不揮発性メモリセルを備えた半導体装置に関するものである。このような半導体装置は、例えば分割抵抗回路や電圧検出回路、定電圧発生回路などを備えた半導体装置に適用される。また、ＣＰＵなどのコアとなる回路と混載される用途が考えられる。
【背景技術】
【０００２】
不揮発性メモリセルの種類としては、使用ゲート数で大きく分けて、１層ゲート型と２層ゲート型の２種類がある。１層ゲート型としては、例えば特許文献１や特許文献２に記載の技術があり、２層ゲート型としては例えば特許文献３に記載の技術がある。
【０００３】
半導体メモリを提供することを目的とした専用製品（例えばＮＡＮＤ型フラッシュメモリ）が市場にある一方で、製品の主目的が別製品の制御に有り、その特性補正のために不揮発性メモリが利用される分野が昨今売上規模を増大してきている。
一例をあげると、ＬＣＤ（液晶ディスプレイ）のドライバＩＣは液晶ディスプレイを制御駆動することに目的があるが、そのままでは、ディスプレイの製造バラツキのために、ドットごとの輝度がバラツキ、見た目の品質が劣化する。そこで、不揮発性メモリを使用してドットごとに補正をかけることで品質向上を図っている。
【０００４】
また、電圧検出ＩＣでは、検出電圧の精度を上げるために、パッケージ後にトリミングを行なうことが望まれているが、パッケージ後では通常のレーザーによるヒューズトリミングは行なえないため、不揮発性メモリをヒューズ代替として利用することが行われている。
このような場合に使用される不揮発性メモリは、数ビット〜数Ｋビットと比較的少ないビット数でよいとされる。
【０００５】
しかし、メモリを混載することによるコスト増は極力抑さえなければならないことや、通常のＣＭＯＳ回路との親和性を考慮すると、不揮発性メモリの構造は１層ゲート型が有利である。これは、２層ゲート化することによるマスクステップ数の増加（コスト増要因）や、プロセス熱履歴の付加による通常デバイスへの影響が避けられない（親和性劣化要因）ことから明らかである。
【０００６】
また、同様の理由から、不揮発性メモリの読出しや書込みを制御する回路を小さくすることも求められている。特に、書込み時に不揮発性メモリは１５Ｖ以上の高電圧を必要とすることが多く、いわゆる高電圧用デバイスを別途用意し、不揮発性メモリを制御しなければならないことが多い。しかし、これでは、先のコスト増やＣＭＯＳ回路との親和性が損なわれてしまう。そこで、１層ゲート型でかつ低電圧で書き込むことができる不揮発性メモリが望まれる。
【０００７】
これら要求を満たす不揮発性メモリとして開示されている従来技術としては、特許文献４に記載された不揮発性メモリセルが挙げられる。また、特許文献４に開示されている不揮発性メモリセルは制御ゲートを備えていない。
【０００８】
図１７は従来の半導体装置の不揮発性メモリセルを示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図を示す。
Ｐ型半導体基板１０１にＮウェル１０３が形成され、Ｎウェル１０３中にＰ型拡散層１０５，１０７，１０９が形成されている。Ｐ型拡散層１０５，１０７，１０９は互いに間隔をもって配置されており、Ｐ型拡散層１０５とＰ型拡散層１０９の間にＰ型拡散層１０７が配置されている。
【０００９】
Ｐ型拡散層１０５と１０７の間の領域を含むＮウェル１０３上に、メモリゲート酸化膜１１１を介してポリシリコン膜からなる浮遊ゲート１１３が形成されて、ＰＭＯＳメモリトランジスタが形成されている。
Ｐ型拡散層１０７と１０９の間の領域を含むＮウェル１０３上に、選択ゲート酸化膜１１５を介して、ポリシリコン膜からなる選択ゲート１１７が形成されて、ＰＭＯＳ選択トランジスタが形成されている。
【００１０】
この不揮発性メモリセルの消去、すなわち浮遊ゲート１１３から電子の放出を行なう場合、例えば浮遊ゲート１１３に紫外線が照射されることで、ＰＭＯＳメモリトランジスタの浮遊ゲート１１３が電荷の無い状態に初期化される。
【００１１】
この不揮発性メモリセルへの書込み、すなわち浮遊ゲート１１３への電子の注入を行なう場合、例えば、Ｎウェル１０３に５Ｖを与え、Ｐ型拡散層１０５を０Ｖ、Ｐ型拡散層１０９に５Ｖを与え、選択ゲート１１７を所定の電位Ｖｏｎ、例えば０Ｖに設定することによって行なわれる。これにより、ＰＭＯＳ選択トランジスタがオンし、電子がＰ型拡散層１０７からメモリゲート酸化膜１１１を介して浮遊ゲート１１３に注入される。浮遊ゲート１１３に電子が注入されることにより、ＰＭＯＳメモリトランジスタのしきい値電圧が下がり、不揮発性メモリセルの読出し時により多くの電流が流れるようになる。
【００１２】
【特許文献１】特開平６−８５２７５号公報
【特許文献２】特表平８−５０６６９３号公報
【特許文献３】特公平４−８０５４４号公報
【特許文献４】特開２００３−１６８７４７号公報
【特許文献５】特開２００６−２７８８４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
図１７に示したようなＰ型ＭＯＳトランジスタを２個直列に接続した不揮発性メモリセルは、低電圧での書込みが可能で、制御ゲート（２層目のゲート）も必要ないためコスト的にも有利で、通常のＣＭＯＳプロセスとの親和性も高く優れている。この不揮発性メモリとして動作させるためには、紫外線照射後の状態（ここでは消去状態「０」とする）と書込み後の状態（ここでは書込み状態「１」とする）との電流差を読み出すことが必要である。
【００１４】
図１８は図１７に示した不揮発性メモリセルについて、書込み状態「１」と消去状態「０」で読出し時にＰＭＯＳメモリトランジスタに流れるドレイン電流値を調べた結果を示す。書込み状態「１」の不揮発性メモリセルと消去状態「０」の不揮発性メモリセルをそれぞれ１０００個程度のサンプルを用意し、ＰＭＯＳメモリトランジスタに流れるドレイン電流値の分布を調べた。図１８において縦軸はビット数、横軸はドレイン電流値（μＡ（マイクロアンペア））を示す。
【００１５】
図１８に示すように、図１７に示した不揮発性メモリセルでは消去状態「０」及び書込み状態「１」で共に電流が流れることがわかった。このことは、制御ゲートを備えておらず、ドレイン等への電圧印加と、ドレイン−ゲートオーバラップのカップリングによってゲート電位を操作する特許文献４に開示された不揮発性メモリセルでは、当然起こりうる現象である。
【００１６】
図１７に示した不揮発性メモリセルでは、消去状態「０」及び書込み状態「１」で共に電流が流れるので、読出し回路全体に常に消費電流が流れるという問題があった。
さらに、消去状態「０」及び書込み状態「１」で共に電流が流れるため、読出しのための判断回路の設計が難しくなるという問題もあった。具体的には、読出しスピードが早くできない、またプロセスばらつきを考慮した時にマージン不足が起こりやすくなることが課題とされる。
【００１７】
本発明はこのような点を鑑みてなされたものであり、浮遊ゲートをもち制御ゲートを備えていない不揮発性メモリセルを備えた半導体装置において、その不揮発性メモリセルの読出し特性を飛躍的に改善することを目的とするものである。
【課題を解決するための手段】
【００１８】
本発明にかかる半導体装置は、ＰＭＯＳ書込みトランジスタとＮＭＯＳ読出しトランジスタをもつ不揮発性メモリセルを備え、上記ＰＭＯＳ書込みトランジスタは半導体基板上に形成された書込みメモリゲート酸化膜及び上記書込みメモリゲート酸化膜上に形成された電気的に浮遊状態のポリシリコンからなる書込み浮遊ゲートを備え、上記ＮＭＯＳ読出しトランジスタは半導体基板上に形成された読出しメモリゲート酸化膜及び上記読出しメモリゲート酸化膜上に形成された電気的に浮遊状態のポリシリコンからなる読出し浮遊ゲートを備え、上記書込み浮遊ゲートと上記読出し浮遊ゲートは電気的に接続されており、上記不揮発性メモリセルへの書込みは上記ＰＭＯＳ書込みトランジスタによって行なわれ、読出しは上記ＮＭＯＳ読出しトランジスタによって行なわれるものである。
本願特許請求の範囲及び本明細書において、ＰＭＯＳトランジスタとはＰチャネルＭＯＳトランジスタを意味し、ＮＭＯＳトランジスタとはＮチャネルＭＯＳトランジスタを意味する。
本発明の半導体装置において、ＰＭＯＳ書込みトランジスタでの書込み動作は書込み浮遊ゲートへの電子注入である。書込み浮遊ゲートへ電子が注入されることにより、ＮＭＯＳ読出しトランジスタの読出し浮遊ゲートにも電子が注入される。書込み状態「１」をＰＭＯＳ書込みトランジスタを用いて読み出すと、図１８に示したように、書込み状態「１」でも電流が流れる。これに対し、ＮＭＯＳ読出しトランジスタで読み出すと、ＮＭＯＳ読出しトランジスタでは電子注入によりしきい値電圧Ｖｔｈが上がった状態になっているので、書込み状態「１」で電流が流れない状態になる。また、紫外線消去状態「０」では、ＮＭＯＳ読出しトランジスタで電流の流れる状態が作られる。
【００１９】
本発明の半導体装置において、上記書込み浮遊ゲートと上記読出し浮遊ゲートは１つの連続するポリシリコンパターンで形成されているようにしてもよい。
【００２０】
また、本発明の半導体装置において、上記不揮発性メモリセルは上記ＰＭＯＳ書込みトランジスタに直列に接続されたＰＭＯＳ選択トランジスタと上記ＮＭＯＳ読出しトランジスタに直列に接続されたＮＭＯＳ選択トランジスタをさらに備え、上記ＰＭＯＳ選択トランジスタは半導体基板上に形成されたＰＭＯＳ選択ゲート酸化膜及び上記ＰＭＯＳ選択ゲート酸化膜上に形成されたポリシリコンからなるＰＭＯＳ選択ゲートを備え、上記ＮＭＯＳ選択トランジスタは半導体基板上に形成されたＮＭＯＳ選択ゲート酸化膜及び上記ＮＭＯＳ選択ゲート酸化膜上に形成されたポリシリコンからなる選択ＮＭＯＳゲートを備え、上記ＰＭＯＳ選択ゲートと上記ＮＭＯＳ選択ゲートは電気的に接続されているようにしてもよい。
【００２１】
さらに、上記ＰＭＯＳ選択ゲートと上記ＮＭＯＳ選択ゲートは１つの連続するポリシリコンパターンで形成されているようにしてもよい。
【００２２】
さらに、上記書込みメモリゲート酸化膜、上記読出しメモリゲート酸化膜、上記ＰＭＯＳ選択ゲート酸化膜及び上記ＮＭＯＳ選択ゲート酸化膜において、それらの膜厚は同じである例を挙げることができる。
【００２３】
また、上記書込み浮遊ゲート、上記読出し浮遊ゲート、上記ＰＭＯＳ選択ゲート及び上記ＮＭＯＳ選択ゲートにおいて、それらのポリシリコン内の不純物濃度は同じである例を挙げることができる。
【００２４】
ところで、本発明の半導体装置において、上記半導体基板上に形成された周辺回路ゲート酸化膜と上記周辺回路ゲート酸化膜上に形成されたポリシリコンからなる周辺回路ゲートをもつＭＯＳトランジスタからなる周辺回路トランジスタを配置する場合、ＰＭＯＳ書込みトランジスタ、ＮＭＯＳ読出しトランジスタ及び周辺回路トランジスタにおいて、ゲート酸化膜厚を同じにしたとき、例えばそれらのゲート酸化膜をサブハーフレベル、例えば７.５ｎｍ（ナノメートル）程度の膜厚で形成したとき、書込みメモリゲート酸化膜及び読出しメモリゲート酸化膜は同様に７.５ｎｍとなる。この場合、本願発明者の検証によると良好な書込み特性を得るためには、Ｖｐｐとして６〜７Ｖ以上必要であることがわかった。
【００２５】
しかし、不揮発性メモリセルへの書込み時に、不揮発性メモリセルにＶｐｐを印加するための周辺回路トランジスタにも例えば６〜７Ｖ以上の電圧が印加されることが必要である。その場合、膜厚が７.５ｎｍと薄い周辺回路トランジスタのゲート酸化膜に１０ＭＶ／ｃｍ（メガボルト／センチメートル）近くに達する電界をかけることになり、周辺回路ゲート酸化膜の損傷のおそれがあり、半導体装置の歩留まりや信頼性の低下を招く虞れがあった。
【００２６】
また、本願発明者の検証では、ゲート酸化膜厚が７.５ｎｍであるＮＭＯＳトランジスタのスナップバック電圧はちょうど上記Ｖｐｐと同程度の６〜７Ｖ程度であるため、書込みのために周辺回路を損傷してしまう可能性が高い。この面からも半導体装置の歩留まりや信頼性の低下を招く虞れがあった。
【００２７】
このような不具合を防止するために、ＰＭＯＳ書込みトランジスタ、ＮＭＯＳ読出しトランジスタ及び周辺回路トランジスタのゲート酸化膜をハーフレベル、例えば１３.５ｎｍ程度の膜厚で形成したとしても、ゲート酸化膜厚が厚くなった分、書込み電圧Ｖｐｐが上昇してしまうため、サブハーフレベルでの上記問題が解決されるわけではない。つまり、ゲート酸化膜厚を１３.５ｎｍ程度の膜厚で形成し、Ｖｐｐを６〜７Ｖとした場合、周辺回路ゲート酸化膜の損傷は防止できるが、書込みメモリゲート酸化膜は１３.５ｎｍと膜厚が厚いので良好な書込み特性を得られない虞れがあった。
【００２８】
そこで、上記半導体基板上に形成された周辺回路ゲート酸化膜と上記周辺回路ゲート酸化膜上に形成されたポリシリコンからなる周辺回路ゲートをもつＭＯＳトランジスタからなる周辺回路トランジスタをさらに備え、上記書込みメモリゲート酸化膜の膜厚は、上記周辺回路ゲート酸化膜の膜厚よりも薄くなっている例を挙げることができる。
【００２９】
また、本発明の半導体装置において、上記半導体基板上に形成された周辺回路ゲート酸化膜と上記周辺回路ゲート酸化膜上に形成されたポリシリコンからなる周辺回路ゲートをもつＭＯＳトランジスタからなる周辺回路トランジスタをさらに備え、上記書込み浮遊ゲート及び上記読出し浮遊ゲートのポリシリコン内の不純物濃度は、上記周辺回路ゲートのポリシリコン内の不純物濃度よりも薄くなっている例を挙げることができる。
【００３０】
また、本発明の半導体装置において、上記ＰＭＯＳ書込みトランジスタ及び上記ＮＭＯＳ読出しトランジスタに加え、上記ＰＭＯＳ選択トランジスタ、上記ＮＭＯＳ選択トランジスタ及び上記周辺回路トランジスタをさらに備えている場合、上記書込みメモリゲート酸化膜の膜厚は、上記周辺回路ゲート酸化膜の膜厚よりも薄くなっており、上記ＰＭＯＳ選択ゲート酸化膜及び上記ＮＭＯＳ選択ゲート酸化膜の膜厚は上記周辺回路ゲート酸化膜の膜厚と同じになっている例を挙げることができる。
【００３１】
また、本発明の半導体装置において、上記ＰＭＯＳ書込みトランジスタ及び上記ＮＭＯＳ読出しトランジスタに加え、上記ＰＭＯＳ選択トランジスタ、上記ＮＭＯＳ選択トランジスタ及び上記周辺回路トランジスタをさらに備えている場合、上記書込み浮遊ゲート及び上記読出し浮遊ゲートのポリシリコン内の不純物濃度は、上記周辺回路ゲートのポリシリコン内の不純物濃度よりも薄くなっており、上記ＰＭＯＳ選択ゲート及び上記ＮＭＯＳ選択ゲートのポリシリコン内の不純物濃度は、上記周辺回路ゲートのポリシリコン内の不純物濃度と同じになっている例を挙げることができる。
【００３２】
また、通常のＣＭＯＳプロセスでは、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを用いるが、ＮＭＯＳトランジスタではボロン（Ｐ型不純物）によるチャネルドープ処理を行ない、しきい値電圧Ｖｔｈを上げる工程を入れることが多い。
しかし、本発明の半導体装置の不揮発性メモリセルのＮＭＯＳ読出しトランジスタでは、消去状態「０」で電流が流れるようにすべく、しきい値電圧Ｖｔｈが低いことが好ましい。
そこで、上記半導体基板上に形成されたＮＭＯＳ周辺回路ゲート酸化膜と上記ＮＭＯＳ周辺回路ゲート酸化膜上に形成されたポリシリコンからなる周辺回路ゲートをもつＭＯＳトランジスタからなるＮＭＯＳ周辺回路トランジスタをさらに備えている場合、上記ＮＭＯＳ周辺回路トランジスタのチャネルにはＰ型不純物のチャネルドープ処理が行なわれており、上記ＮＭＯＳ読出しトランジスタのチャネルにはＰ型不純物のチャネルドープ処理が行なわれていない例を挙げることができる。
【００３３】
また、本発明の半導体装置において、上記ＮＭＯＳ読出しトランジスタは、上記書込み浮遊ゲート及び上記読出し浮遊ゲートに電子が注入されていない消去状態でディプリーション状態である例を挙げることができる。ＮＭＯＳ読出しトランジスタをディプリーション状態に形成する方法として、ＮＭＯＳ読出しトランジスタのチャネルに対してリンやヒ素のチャネルドープ処理をする方法を挙げることができる。
【発明の効果】
【００３４】
本発明の半導体装置では、ＰＭＯＳ書込みトランジスタとＮＭＯＳ読出しトランジスタをもつ不揮発性メモリセルを備え、ＰＭＯＳ書込みトランジスタは半導体基板上に形成された書込みメモリゲート酸化膜及び書込みメモリゲート酸化膜上に形成された電気的に浮遊状態のポリシリコンからなる書込み浮遊ゲートを備え、ＮＭＯＳ読出しトランジスタは半導体基板上に形成された読出しメモリゲート酸化膜及び読出しメモリゲート酸化膜上に形成された電気的に浮遊状態のポリシリコンからなる読出し浮遊ゲートを備え、書込み浮遊ゲートと読出し浮遊ゲートは電気的に接続されており、不揮発性メモリセルへの書込みはＰＭＯＳ書込みトランジスタによって行なわれ、読出しはＮＭＯＳ読出しトランジスタによって行なわれるようにした。
これにより、制御ゲート（２層目のゲート）を備えていないのでコスト的に有利であり、通常のＣＭＯＳプロセスとの親和性が高い不揮発性メモリセルを形成できる。
さらにＰＭＯＳ書込みトランジスタを用いて書込みを行なうので、低電圧での書込みが可能である。
さらにＮＭＯＳ読出しトランジスタで読出しを行なうので、紫外線消去状態「０」で電流が流れ、書込み状態「１」で電流が流れない状態を作ることが可能となり、読出し回路が簡便となり、消費電流も少なく、読出し速度を上げることができる。
【００３５】
また、不揮発性メモリでは書込みにより電子やホールを浮遊ゲートへ注入した場合、程度の差はあるがその電荷が抜ける現象が知られている。図１７及び図１８に示したようなＰＭＯＳトランジスタで読出す従来技術では、紫外線消去状態「０」では浮遊ゲートに電荷がないのでその電流値に経時変化がないのに対し、書込み状態「１」では書込み後すぐに電荷抜けが起こるので、時間経過とともに状態「０」と「１」で電流値の差が縮小し、読出し特性が劣化する。
これに対し、記憶情報をＮＭＯＳ読出しトランジスタで読み出す本発明の半導体装置の不揮発性メモリセルでは、電荷（ここでは電子）を注入した書込み状態「１」でＮＭＯＳ読出しトランジスタには電流が流れないため、多少の電荷抜けでは特性の劣化がない。つまり、書込み後の特性が維持されることになり、読出し特性の劣化を長く抑えることができる。
【００３６】
本発明の半導体装置において、書込み浮遊ゲートと読出し浮遊ゲートは１つの連続するポリシリコンパターンで形成されているようにすれば、書込み浮遊ゲート及び読出し浮遊ゲートの電位をメタル配線に引き出すことなく、書込み浮遊ゲートと読出し浮遊ゲートを電気的に接続することができるので、書込み浮遊ゲート上及び読出し浮遊ゲート上にコンタクトを形成する必要はなく、書込み浮遊ゲート及び読出し浮遊ゲートの電位をメタル配線に引き出す場合に比べて不揮発性メモリセルの平面サイズを小さくすることができる。
【００３７】
また、本発明の半導体装置において、不揮発性メモリセルはＰＭＯＳ書込みトランジスタに直列に接続されたＰＭＯＳ選択トランジスタとＮＭＯＳ読出しトランジスタに直列に接続されたＮＭＯＳ選択トランジスタをさらに備え、ＰＭＯＳ選択トランジスタは半導体基板上に形成されたＰＭＯＳ選択ゲート酸化膜及びＰＭＯＳ選択ゲート酸化膜上に形成されたポリシリコンからなるＰＭＯＳ選択ゲートを備え、ＮＭＯＳ選択トランジスタは半導体基板上に形成されたＮＭＯＳ選択ゲート酸化膜及びＮＭＯＳ選択ゲート酸化膜上に形成されたポリシリコンからなる選択ＮＭＯＳゲートを備え、ＰＭＯＳ選択ゲートとＮＭＯＳ選択ゲートは電気的に接続されているようにすれば、複数の不揮発性メモリセルをアレイ構造とすることが簡便となる。
【００３８】
さらに、ＰＭＯＳ選択ゲートとＮＭＯＳ選択ゲートは１つの連続するポリシリコンパターンで形成されているようにすれば、ＰＭＯＳ選択ゲート及びＮＭＯＳ選択ゲートの電位をメタル配線に引き出すことなく、ＰＭＯＳ選択ゲートとＮＭＯＳ選択ゲートを電気的に接続することができるので、ＰＭＯＳ選択ゲート上及びＮＭＯＳ選択ゲート上に両選択ゲートを電気的に接続するためのコンタクトを形成する必要はなく、当該コンタクトを形成する場合に比べて不揮発性メモリセルの平面サイズを小さくすることができる。
【００３９】
さらに、書込みメモリゲート酸化膜、読出しメモリゲート酸化膜、ＰＭＯＳ選択ゲート酸化膜及びＮＭＯＳ選択ゲート酸化膜において、それらの膜厚は同じであるようにすれば、それらのゲート酸化膜を同時に形成することができ、それらのゲート酸化膜を別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【００４０】
また、書込み浮遊ゲート、読出し浮遊ゲート、ＰＭＯＳ選択ゲート及びＮＭＯＳ選択ゲートにおいて、それらのポリシリコン内の不純物濃度は同じであるようにすれば、それらのゲートを同時に形成することができ、それらのゲートを別々の工程で形成する場合に比べて製造工程を少なくすることができる。
【００４１】
また、上記半導体基板上に形成された周辺回路ゲート酸化膜と上記周辺回路ゲート酸化膜上に形成されたポリシリコンからなる周辺回路ゲートをもつＭＯＳトランジスタからなる周辺回路トランジスタをさらに備え、上記書込みメモリゲート酸化膜の膜厚は、上記周辺回路ゲート酸化膜の膜厚よりも薄くなっているようにすれば、不揮発性メモリセルの書込み時に周辺回路ゲート酸化膜が損傷しない程度に周辺回路ゲート酸化膜厚を厚くし、不揮発性メモリセルの良好な書込み特性が得られる程度に書込みメモリゲート酸化膜を薄くすることができ、周辺回路ゲート酸化膜の損傷を防止しつつ、またスナップバック破壊を起こさずに、不揮発性メモリセルの良好な書込みを行なうことができる。
【００４２】
また、本発明の半導体装置において、半導体基板上に形成された周辺回路ゲート酸化膜と周辺回路ゲート酸化膜上に形成されたポリシリコンからなる周辺回路ゲートをもつＭＯＳトランジスタからなる周辺回路トランジスタをさらに備え、書込み浮遊ゲート及び読出し浮遊ゲートのポリシリコン内の不純物濃度は、周辺回路ゲートのポリシリコン内の不純物濃度よりも薄くなっている、例えば実質的な不純物濃度が１.０×１０20ａｔｏｍｓ／ｃｍ3よりも薄くするようにすれば、書込み浮遊ゲート及び読出し浮遊ゲートの電荷保持特性を向上させることができる。さらに、周辺回路ゲートに関して、ポリシリコン内の不純物濃度を書込み浮遊ゲート及び読出し浮遊ゲートの不純物濃度に関係無く濃くすることができるので、周辺回路ゲートの抵抗値を十分低くすることができ、周辺回路トランジスタの動作速度が低下するのを防止することができる。本願明細書において、ポリシリコン内の実質的な不純物濃度とは、電荷の移動に寄与するＰ型不純物又はＮ型不純物の濃度を意味する。
【００４３】
また、本発明の半導体装置において、ＰＭＯＳ書込みトランジスタ及びＮＭＯＳ読出しトランジスタに加え、ＰＭＯＳ選択トランジスタ、ＮＭＯＳ選択トランジスタ及び周辺回路トランジスタをさらに備えている場合、書込みメモリゲート酸化膜の膜厚は、周辺回路ゲート酸化膜の膜厚よりも薄くなっており、ＰＭＯＳ選択ゲート酸化膜及びＮＭＯＳ選択ゲート酸化膜の膜厚は周辺回路ゲート酸化膜の膜厚と同じになっているようにすれば、ＰＭＯＳ選択ゲート酸化膜、ＮＭＯＳ選択ゲート酸化膜及び周辺回路ゲート酸化膜を同時に形成することができ、それらのゲート酸化膜を別々の工程で形成する場合に比べて製造工程を少なくすることができる。さらに、ＰＭＯＳ選択ゲート酸化膜及びＮＭＯＳ選択ゲート酸化膜の膜厚が書込みメモリゲート酸化膜と同じである場合に比べて、両選択ゲート酸化膜厚を厚くすることができるので、ＰＭＯＳ選択トランジスタ及びＮＭＯＳ選択トランジスタの耐圧を向上させることができる。
【００４４】
また、本発明の半導体装置において、ＰＭＯＳ書込みトランジスタ及びＮＭＯＳ読出しトランジスタに加え、ＰＭＯＳ選択トランジスタ、ＮＭＯＳ選択トランジスタ及び周辺回路トランジスタをさらに備えている場合、書込み浮遊ゲート及び読出し浮遊ゲートのポリシリコン内の不純物濃度は、周辺回路ゲートのポリシリコン内の不純物濃度よりも薄くなっており、ＰＭＯＳ選択ゲート及びＮＭＯＳ選択ゲートのポリシリコン内の不純物濃度は、周辺回路ゲートのポリシリコン内の不純物濃度と同じになっているようにすれば、ＰＭＯＳ選択ゲート、ＮＭＯＳ選択ゲート及び周辺回路ゲートを同時に形成することができ、それらのゲートを別々の工程で形成する場合に比べて製造工程を少なくすることができる。さらに、ＰＭＯＳ選択ゲート、ＮＭＯＳ選択ゲート及び周辺回路ゲートに関して、ポリシリコン内の不純物濃度を書込み浮遊ゲート及び読出し浮遊ゲートよりも濃くすることができるので、ＰＭＯＳ選択ゲート、ＮＭＯＳ選択ゲート及び周辺回路ゲートの抵抗値を十分低くすることができ、ＰＭＯＳ選択トランジスタ、ＮＭＯＳ選択トランジスタ及び周辺回路トランジスタの動作速度が低下するのを防止することができる。
【００４５】
また、本発明の半導体装置において、半導体基板上に形成されたＮＭＯＳ周辺回路ゲート酸化膜とＮＭＯＳ周辺回路ゲート酸化膜上に形成されたポリシリコンからなる周辺回路ゲートをもつＭＯＳトランジスタからなるＮＭＯＳ周辺回路トランジスタをさらに備え、ＮＭＯＳ周辺回路トランジスタのチャネルにはＰ型不純物のチャネルドープ処理が行なわれており、ＮＭＯＳ読出しトランジスタのチャネルにはＰ型不純物のチャネルドープ処理が行なわれていないようにすれば、ＮＭＯＳ読出しトランジスタのしきい値電圧Ｖｔｈを低く設定して、不揮発性メモリセルが消去状態「０」でＮＭＯＳ読出しトランジスタにおいて多くの電流を流すことができ、読出し特性を向上させることができる。さらに、通常のＣＭＯＳプロセスで行なわれるチャネルドープ処理工程をＮＭＯＳ読出しトランジスタについて行なわないだけであるので、製造工程は増加せず、コスト的に不利になるわけでもない。
【００４６】
また、本発明の半導体装置において、ＮＭＯＳ読出しトランジスタは、書込み浮遊ゲート及び読出し浮遊ゲートに電子が注入されていない消去状態でディプリーション状態であるようにすれば、不揮発性メモリセルが消去状態「０」でＮＭＯＳ読出しトランジスタにおいてより多くの電流を流すことができ、読出し特性をさらに向上させることができる。
【発明を実施するための最良の形態】
【００４７】
図１は一実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。図１を参照してこの実施例を説明する。
【００４８】
この実施例で不揮発性メモリセルはＰＭＯＳ書込みトランジスタとＮＭＯＳ読出しトランジスタを備えている。
例えばＰ型の半導体基板１の所定の領域にＮウェル３が形成されている。Ｐ型半導体基板１表面に素子分離のためのフィールド酸化膜５が例えば３００〜７００ｎｍ、ここでは４００ｎｍの膜厚で形成されている。フィールド酸化膜５は、ＰＭＯＳ書込みトランジスタの形成領域及びＮＭＯＳ読出しトランジスタの形成領域を画定するための開口部を備えている。
【００４９】
ＰＭＯＳ書込みトランジスタの形成領域であって、フィールド酸化膜５に囲まれた領域のＮウェル３の表面側にＰ型拡散層からなるＰ型ソース７ｓとＰ型ドレイン７ｄが互いに間隔をもって形成されている。Ｐ型ソース７ｓ、Ｐ型ドレイン７ｄの間のＮウェル３上に、書込みメモリゲート酸化膜９を介して、ポリシリコンからなる書込み浮遊ゲート１１が形成されている。書込みメモリゲート酸化膜９及び書込み浮遊ゲート１１は上方から見てＰ型ソース７ｓ及びＰ型ドレイン７ｄの一部分と重複している。このようにＰＭＯＳ書込みトランジスタが形成されている。ＰＭＯＳ書込みトランジスタのしきい値電圧ＶｔｈはチャネルにＰ型不純物のチャネルドープ処理が施されて例えば絶対値で０.６〜０.９Ｖ程度に設定されている。
【００５０】
ＮＭＯＳ読出しトランジスタの形成領域であって、フィールド酸化膜５に囲まれた領域のＰ型半導体基板１の表面側にＮ型拡散層からなるＮ型ソース１３ｓとＮ型ドレイン１３ｄが互いに間隔をもって形成されている。この実施例も含め、以下の実施例でＮＭＯＳトランジスタの形成領域のＰ型半導体基板１の表面側にはＰウェルが形成されていることもある。Ｎ型ソース１３ｓ、Ｎ型ドレイン１３ｄの間のＰ型半導体基板１上に、読出しメモリゲート酸化膜１５を介して、ポリシリコンからなる読出し浮遊ゲート１７が形成されている。読出しメモリゲート酸化膜１５及び読出し浮遊ゲート１７は上方から見てＮ型ソース１３ｓ及びＮ型ドレイン１３ｄの一部分と重複している。このようにＮＭＯＳ読出しトランジスタが形成されている。ＮＭＯＳ読出しトランジスタのしきい値電圧ＶｔｈはチャネルにＰ型不純物のチャネルドープ処理が施されて例えば絶対値で０.６〜０.９Ｖ程度に設定されている。
【００５１】
書込みメモリゲート酸化膜９及び読出しメモリゲート酸化膜１５は、同時に形成されたものであって、それらの膜厚は例えば７.５〜１５.０ｎｍ、ここでは１３.５ｎｍである。
Ｐ型ソース７ｓ、Ｐ型ドレイン７ｄ、Ｎ型ソース１３ｓ及びＮ型ドレイン１３ｄにはそれぞれコンタクト１９が接続されている。また、フィールド酸化膜５にはＮウェル３の電位をとるための開口部も設けられており、その開口部を介してＮウェル３にコンタクト１９が接続されている。
【００５２】
書込み浮遊ゲート１１及び読出し浮遊ゲート１７は、ともにフィールド酸化膜５上に延伸して形成されており、電気的に浮遊状態の１つの連続するポリシリコンパターンで形成されている。書込み浮遊ゲート１１及び読出し浮遊ゲート１７の膜厚は例えば２５０〜４５０ｎｍ、ここでは３５０ｎｍである。また、書込み浮遊ゲート１１及び読出し浮遊ゲート１７には例えばＮ型不純物としてリンが導入されており、実質的なリン濃度は例えば７.０×１０18〜５.０×１０19ａｔｏｍｓ／ｃｍ3である。
【００５３】
この実施例の不揮発性メモリセルにおいて、消去状態「０」を作るには、ＰＭＯＳ書込みトランジスタ及びＮＭＯＳ読出しトランジスタに紫外線消去を行なって書込み浮遊ゲート１１内及び読出し浮遊ゲート１７内の電荷を消去する。
書込み状態「１」を作るには、ＰＭＯＳ書込みトランジスタのＰ型ドレイン７ｄに０Ｖ、Ｐ型ソース７ｓとＮウェル３にＶｐｐ、例えば７Ｖを数マイクロ秒から数百マイクロ秒与える。これにより、書込み浮遊ゲート１１へ電子の注入を行なう。この時、書込み浮遊ゲート１１を介して読出し浮遊ゲート１７にも電子が注入され、ＮＭＯＳ読出しトランジスタのしきい値電圧Ｖｔｈが消去状態「０」に比べて上昇して例えば３〜５Ｖ程度になる。
【００５４】
図２は図１に示した不揮発性メモリセルについて、書込み状態「１」と消去状態「０」で読出し時にＮＭＯＳ読出しトランジスタに流れるドレイン電流値を調べた結果を示す。書込み状態「１」の不揮発性メモリセルと消去状態「０」の不揮発性メモリセルをそれぞれ１０００個程度のサンプルを用意し、ＮＭＯＳ読出しトランジスタに流れるドレイン電流値の分布を調べた。図２において縦軸はビット数、横軸はドレイン電流値（μＡ）を示す。また、不揮発性メモリセルの読出し時には、ＮＭＯＳ読出しトランジスタのＮ型ドレイン１３ｄに２Ｖ、Ｎ型ソース１３ｓに０Ｖを与えた。
【００５５】
書込み状態「１」では、書込み浮遊ゲート１１及び読出し浮遊ゲート１７に電子が注入されてＮＭＯＳ読出しトランジスタのしきい値電圧が３〜５Ｖ程度になっているので、ＮＭＯＳ読出しトランジスタにおいて数ｐＡ〜数百ｐＡ（ピコアンペア）とほとんど電流が流れない。
消去状態「０」では、ＮＭＯＳ読出しトランジスタのしきい値電圧が０.６〜０.９Ｖ程度になっているので、ＮＭＯＳ読出しトランジスタで１０〜２０μＡの電流が流れる。
このように、ＮＭＯＳ読出しトランジスタのＮ型ドレイン１３ｄ及びＮ型ソース１３ｓに適切な電圧を印加することにより、不揮発性メモリセルの記憶情報を読み出すことができる。
【００５６】
この実施例の不揮発性メモリセルでは、２層ゲート型の不揮発性メモリセルのようには制御ゲート（２層目のゲート）を備えていないので、コスト的に有利であり、通常のＣＭＯＳプロセスとの親和性が高い。
さらに、ＰＭＯＳ書込みトランジスタを用いて書込みを行なうので、例えば７〜８Ｖ程度の低電圧での書込みが可能である。
さらに、ＮＭＯＳ読出しトランジスタで読出しを行なうので、消去状態「０」で電流が流れ、書込み状態「１」で電流が流れない状態を作ることができ、読出し回路が簡便となり、消費電流も少なく、読出し速度を上げることができる。
さらに、電子を注入した書込み状態「１」でＮＭＯＳ読出しトランジスタには電流が流れないので、読出し時のしきい値電圧Ｖｔｈ（ここでは０.５〜１.０Ｖ程度）に達するまで多少の電荷抜けでは電流が流れることがないため特性の劣化がなく、書込み後の特性が維持されることになり、読出し特性の劣化を長く抑えることができる。
【００５７】
上記の実施例では、ＮＭＯＳ読出しトランジスタのチャネルにＰ型不純物のチャネルドープ処理が施されているが、ＮＭＯＳ読出しトランジスタのチャネルにはチャネルドープ処理が施されていないようにしてもよい。これにより、ＮＭＯＳ読出しトランジスタについて、Ｐ型不純物のチャネルドープ処理が施されている場合に比べて、しきい値電圧Ｖｔｈを下げることができ、例えば０Ｖ程度に設定することができ、読出し時に、消去状態「０」のＮＭＯＳ読出しトランジスタで流れる電流を大きくすることができ、不揮発性メモリセルの読出し特性を向上させることができる。
【００５８】
また、ＮＭＯＳ読出しトランジスタのチャネルにリンやヒ素などのＮ型不純物のチャネルドープ処理が施されて、ＮＭＯＳ読出しトランジスタが消去状態「０」でディプリーション状態、例えばしきい値電圧Ｖｔｈが−０.８〜−０.３Ｖになっているようにしてもよい。これにより、読出し時に、消去状態「０」のＮＭＯＳ読出しトランジスタで流れる電流をさらに大きくすることができ、不揮発性メモリセルの読出し特性をさらに向上させることができる。
【００５９】
図３は他の実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。図１と同じ機能を果たす部分には同じ符号を付す。図３を参照してこの実施例を説明する。
【００６０】
この実施例の不揮発性メモリセルが図１に示した不揮発性メモリセルと異なる点は、書込み浮遊ゲート１１と読出し浮遊ゲート１７が互いに分離して配置されたポリシリコンパターンで形成されている点である。書込み浮遊ゲート１１と読出し浮遊ゲート１７は、コンタクト２１，２１及びメタル配線２３を介して電気的に接続されている。
このように、書込み浮遊ゲート１１と読出し浮遊ゲート１７は連続する１つのポリシリコンパターンで形成されていなくても、両ゲート１１，１７が電気的に接続されていれば、図１に示した不揮発性メモリセルと同じ作用及び効果を得ることができる。
【００６１】
図４はさらに他の実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図、（Ｄ）は周辺回路トランジスタの平面図、（Ｅ）は（Ｄ）のＣ−Ｃ位置での断面図、（Ｆ）は（Ｄ）のＤ−Ｄ位置での断面図である。図１と同じ機能を果たす部分には同じ符号を付す。図４を参照してこの実施例を説明する。
【００６２】
この実施例では、Ｐ型半導体基板１上に、不揮発性メモリセルの形成位置とは異なる位置に、ＰＭＯＳ周辺回路トランジスタとＮＭＯＳ周辺回路トランジスタを備えている。
フィールド酸化膜５は、ＰＭＯＳ書込みトランジスタの形成領域及びＮＭＯＳ読出しトランジスタの形成領域を画定するための開口部に加え、ＰＭＯＳ周辺回路トランジスタ及びＮＭＯＳ周辺回路トランジスタの形成領域を画定するための開口部も備えている。
【００６３】
ＰＭＯＳ周辺回路トランジスタの形成領域であって、フィールド酸化膜５に囲まれた領域のＮウェル３の表面側にＰ型拡散層からなるＰ型ソース２５ｓとＰ型ドレイン２５ｄが互いに間隔をもって形成されている。Ｐ型ソース２５ｓ、Ｐ型ドレイン２５ｄの間のＮウェル３上に、周辺回路ゲート酸化膜２７を介して、ポリシリコンからなる周辺回路ゲート２９が形成されている。周辺回路ゲート酸化膜２７及び周辺回路ゲート２９は上方から見てＰ型ソース２５ｓ及びＰ型ドレイン２５ｄの一部分と重複している。このようにＰＭＯＳ周辺回路トランジスタが形成されている。ＰＭＯＳ周辺回路トランジスタのしきい値電圧ＶｔｈはチャネルにＰ型不純物のチャネルドープ処理が施されて例えば絶対値で０.６〜０.９Ｖ程度に設定されている。
【００６４】
ＮＭＯＳ周辺回路トランジスタの形成領域であって、フィールド酸化膜５に囲まれた領域のＰ型半導体基板１の表面側にＮ型拡散層からなるＮ型ソース３１ｓとＮ型ドレイン３１ｄが互いに間隔をもって形成されている。Ｎ型ソース３１ｓ、Ｎ型ドレイン３１ｄの間のＰ型半導体基板１上に、周辺回路ゲート酸化膜３３を介して、ポリシリコンからなる周辺回路ゲート３５が形成されている。周辺回路ゲート酸化膜３３及び周辺回路ゲート３５は上方から見てＮ型ソース３１ｓ及びＮ型ドレイン３１ｄの一部分と重複している。このようにＮＭＯＳ周辺回路トランジスタが形成されている。ＮＭＯＳ周辺回路トランジスタのしきい値電圧ＶｔｈはチャネルにＰ型不純物のチャネルドープ処理が施されて例えば絶対値で０.６〜０.９Ｖ程度に設定されている。
【００６５】
書込みメモリゲート酸化膜９、読出しメモリゲート酸化膜１５及び周辺回路ゲート酸化膜２７，３３は同時に形成されたものであり、それらの膜厚は例えば７.５〜１５.０ｎｍ、ここでは１３.５ｎｍである。
書込み浮遊ゲート１１、読出し浮遊ゲート１７及び周辺回路ゲート２９，３５は同時に形成されたものであり、それらの膜厚は例えば２５０〜４５０ｎｍ、ここでは３５０ｎｍである。また、ゲート１１，１７，２９，３５には例えばＮ型不純物としてリンが導入されており、実質的なリン濃度は例えば７.０×１０18〜５.０×１０19ａｔｏｍｓ／ｃｍ3である。
【００６６】
Ｐ型ソース７ｓ、Ｐ型ドレイン７ｄ、Ｎ型ソース１３ｓ、Ｎ型ドレイン１３ｄ、Ｐ型ソース２５ｓ、Ｐ型ドレイン２５ｄ、Ｎ型ソース３１ｓ及びＮ型ドレイン３１ｄにはそれぞれコンタクト１９が接続されている。
また、フィールド酸化膜５にはＮウェル３の電位をとるための開口部も設けられており、その開口部を介してＮウェル３にコンタクト１９が接続されている。
また、周辺回路ゲート２９，３５にはそれぞれコンタクト３７が接続されている。
【００６７】
この実施例では、書込みメモリゲート酸化膜９、読出しメモリゲート酸化膜１５及び周辺回路ゲート酸化膜２７，３３は同時に形成されたものであるので、それらのゲート酸化膜を別々の工程で形成する場合に比べて、製造工程を少なくすることができる。
さらに、書込み浮遊ゲート１１、読出し浮遊ゲート１７及び周辺回路ゲート２９，３５は同時に形成されたものであるので、それらのゲートを別々の工程で形成する場合に比べて、製造工程を少なくすることができる。
【００６８】
図５はさらに他の実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図、（Ｄ）は周辺回路トランジスタの平面図、（Ｅ）は（Ｄ）のＣ−Ｃ位置での断面図、（Ｆ）は（Ｄ）のＤ−Ｄ位置での断面図である。図４と同じ機能を果たす部分には同じ符号を付す。図５を参照してこの実施例を説明する。
【００６９】
この実施例では、書込みメモリゲート酸化膜９及び読出しメモリゲート酸化膜１５は、周辺回路ゲート酸化膜２７，３３の膜厚に比べて薄く形成されており、例えば７.５ｎｍに形成されている。同一半導体基板上の複数のＭＯＳトランジスタにおいてゲート酸化膜の膜厚を互いに異ならせる製造方法は例えば特許文献５に開示されている。
図１に示した実施例に比べて、書込みメモリゲート酸化膜９の膜厚が薄く形成されているので、例えば５〜７Ｖ程度の低電圧での書込みが可能である。
【００７０】
このように、不揮発性メモリセルの書込み時に周辺回路ゲート酸化膜２７，３３が損傷しない程度に周辺回路ゲート酸化膜厚を厚くしつつ、不揮発性メモリセルの良好な書込み特性が得られる程度に書込みメモリゲート酸化膜９を薄くすることにより、周辺回路ゲート酸化膜２７，３３の損傷を防止しつつ、またスナップバック破壊を防止しつつ、不揮発性メモリセルの良好な書込みを行なうことができる。
【００７１】
図６はさらに他の実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図、（Ｄ）は周辺回路トランジスタの平面図、（Ｅ）は（Ｄ）のＣ−Ｃ位置での断面図、（Ｆ）は（Ｄ）のＤ−Ｄ位置での断面図である。図５と同じ機能を果たす部分には同じ符号を付す。図６を参照してこの実施例を説明する。
【００７２】
この実施例では、周辺回路ゲート２９，３５のポリシリコン内には例えばＮ型不純物としてリンが高濃度に導入されており、周辺回路ゲート２９，３５のポリシリコン内の実質的なリン濃度は例えば１.０×１０20ａｔｏｍｓ／ｃｍ3以上であり、書込み浮遊ゲート１１及び読出し浮遊ゲート１７のポリシリコン内の実質的なリン濃度（７.０×１０18〜５.０×１０19ａｔｏｍｓ／ｃｍ3）よりも濃くなっている。同一半導体基板上の複数のＭＯＳトランジスタにおいてゲートを構成するポリシリコン内の実質的な不純物濃度を互いに異ならせる製造方法は例えば特許文献５に開示されている。
【００７３】
これにより、書込み浮遊ゲート１１及び読出し浮遊ゲート１７の電荷保持特性を向上させつつ、周辺回路ゲート２９，３５の抵抗値を十分低くすることができ、周辺回路トランジスタの動作速度が低下するのを防止することができる。
なお、周辺回路ゲート２９，３５のポリシリコン内の実質的な不純物濃度が書込み浮遊ゲート１１及び読出し浮遊ゲート１７のポリシリコン内の実質的な不純物濃度よりも濃くなっている構成は、図４に示した実施例にも適用できる。
【００７４】
また、書込み浮遊ゲート１１及び読出し浮遊ゲート１７のポリシリコン内の実質的な不純物濃度を、抵抗値が十分低くされた周辺回路ゲート２９，３５のポリシリコン内の実質的な不純物濃度に合わせてもよいが、不揮発性メモリセルの電荷保持特性が低下することがわかっている。
【００７５】
図７は特許文献４の半導体装置を構成する不揮発性メモリセルの電荷保持特性を本願発明者が調べた結果を示す図である。縦軸はメモリトランジスタの電流変化量（単位はμＡ）、横軸は経過時間（単位は時間（ｈ））を示す。ここでは、加熱温度を２５０度で行なった。図１７も参照して説明すると、サンプルとして浮遊ゲート１１３の実質的なリン濃度が３.０×１０19ａｔｏｍｓ／ｃｍ3であるものと、浮遊ゲート１１３の実質的なリン濃度が１.０×１０20ａｔｏｍｓ／ｃｍ3以上のものを用いた。３.０×１０19ａｔｏｍｓ／ｃｍ3のものにはイオン注入法によりリンを導入し、１.０×１０20ａｔｏｍｓ／ｃｍ3以上のものにはリン堆積及び熱拡散によってリンを導入した。
【００７６】
不揮発性メモリセルへの書込みによって浮遊ゲート１１３に注入された電子が経時的に抜けるとその分電流が低下してくる。したがって、経時的な電流変化量が小さいほど電荷保持特性がよいこととなる。
図７から、浮遊ゲート１１３のリン濃度を薄くした方が不揮発性メモリセルの電荷保持特性が向上しているのが分かる。
したがって、本願発明の不揮発性メモリセル（図６参照）において、書込み浮遊ゲート１１及び読出し浮遊ゲート１７の電荷保持特性を向上させるべく、書込み浮遊ゲート１１及び読出し浮遊ゲート１７の実質的な不純物濃度は周辺回路ゲート２９，３５の実質的な不純物濃度よりも薄いことが好ましい。
【００７７】
図８はさらに他の実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。図１と同じ機能を果たす部分には同じ符号を付す。図８を参照してこの実施例を説明する。
【００７８】
この実施例で不揮発性メモリセルはＰＭＯＳ書込みトランジスタとＮＭＯＳ読出しトランジスタとＰＭＯＳ選択トランジスタとＮＭＯＳ選択トランジスタを備えている。
フィールド酸化膜５は、ＰＭＯＳ書込みトランジスタの形成領域、ＮＭＯＳ読出しトランジスタの形成領域、ＰＭＯＳ選択トランジスタ及びＮＭＯＳ選択トランジスタを画定するための開口部を備えている。この実施例では、ＰＭＯＳ書込みトランジスタの形成領域とＰＭＯＳ選択トランジスタの形成領域は１つの開口部によって画定されており、ＮＭＯＳ読出しトランジスタの形成領域とＮＭＯＳ選択トランジスタの形成領域は１つの開口部によって画定されている。
【００７９】
ＰＭＯＳ書込みトランジスタ及びＰＭＯＳ選択トランジスタの形成領域であって、フィールド酸化膜５に囲まれた領域のＮウェル３の表面側に、ＰＭＯＳ書込みトランジスタのＰ型ソース７ｓとＰ型ドレイン７ｄが互いに間隔をもって形成され、さらにＰ型ソース７ｓに対してＰ型ドレイン７ｄとは反対側にＰ型ソース７ｓとは間隔をもってＰＭＯＳ選択トランジスタのＰ型ソース３９ｓが形成されている。Ｐ型ソース７ｓはＰＭＯＳ選択トランジスタのＰ型ドレイン３９ｄも兼ねている。
【００８０】
Ｐ型ソース７ｓ、Ｐ型ドレイン７ｄの間のＮウェル３上に、書込みメモリゲート酸化膜９を介して、ポリシリコンからなる書込み浮遊ゲート１１が形成されている。書込みメモリゲート酸化膜９及び書込み浮遊ゲート１１は上方から見てＰ型ソース７ｓ及びＰ型ドレイン７ｄの一部分と重複している。このようにＰＭＯＳ書込みトランジスタが形成されている。
【００８１】
Ｐ型ソース３９ｓ、Ｐ型ドレイン３９ｄ（Ｐ型ソース７ｓ）の間のＮウェル３上に、ＰＭＯＳ選択ゲート酸化膜４１を介して、ポリシリコンからなるＰＭＯＳ選択ゲート４３が形成されている。ＰＭＯＳ選択ゲート酸化膜４１及びＰＭＯＳ選択ゲート４３は上方から見てＰ型ソース３９ｓ及びＰ型ドレイン３９ｄの一部分と重複している。このようにＰＭＯＳ選択トランジスタが形成されている。
【００８２】
ＰＭＯＳ書込みトランジスタ及びＰＭＯＳ選択トランジスタのしきい値電圧ＶｔｈはチャネルにＰ型不純物のチャネルドープ処理が施されて例えば絶対値で０.６〜０.９Ｖ程度に設定されている。
ＰＭＯＳ書込みトランジスタとＰＭＯＳ選択トランジスタは、Ｐ型ソース７ｓとＰ型ドレイン３９ｄとして１つのＰ型拡散層を共有することにより、直列に接続されている。
【００８３】
ＮＭＯＳ読出しトランジスタの形成領域及びＮＭＯＳ選択トランジスタの形成領域であって、フィールド酸化膜５に囲まれた領域のＰ型半導体基板１の表面側にＮ型拡散層からなるＮ型ソース１３ｓとＮ型ドレイン１３ｄが互いに間隔をもって形成され、さらにＮ型ソース１３ｓに対してＮ型ドレイン１３ｄとは反対側にＮ型ソース１３ｓとは間隔をもってＮＭＯＳ選択トランジスタのＮ型ソース４５ｓが形成されている。Ｎ型ソース１３ｓはＮＭＯＳ選択トランジスタのＮ型ドレイン４５ｄも兼ねている。
【００８４】
Ｎ型ソース１３ｓ、Ｎ型ドレイン１３ｄの間のＰ型半導体基板１上に、読出しメモリゲート酸化膜１５を介して、ポリシリコンからなる読出し浮遊ゲート１７が形成されている。読出しメモリゲート酸化膜１５及び読出し浮遊ゲート１７は上方から見てＰ型ソース１３ｓ及びＰ型ドレイン１３ｄの一部分と重複している。このようにＮＭＯＳ読出しトランジスタが形成されている。
【００８５】
Ｎ型ソース４５ｓ、Ｎ型ドレイン４５ｄ（Ｎ型ソース１３ｓ）の間のＰ型半導体基板１上に、ＮＭＯＳ選択ゲート酸化膜４７を介して、ポリシリコンからなるＮＭＯＳ選択ゲート４９が形成されている。ＮＭＯＳ選択ゲート酸化膜４７及びＮＭＯＳ選択ゲート４９は上方から見てＮ型ソース４５ｓ及びＮ型ドレイン４５ｄの一部分と重複している。このようにＮＭＯＳ選択トランジスタが形成されている。
【００８６】
ＮＭＯＳ読出しトランジスタ及びＮＭＯＳ選択トランジスタのしきい値電圧ＶｔｈはチャネルにＰ型不純物のチャネルドープ処理が施されて例えば絶対値で０.６〜０.９Ｖ程度に設定されている。
ＮＭＯＳ読出しトランジスタとＮＭＯＳ選択トランジスタは、Ｎ型ソース１３ｓとＮ型ドレイン４５ｄとして１つのＮ型拡散層を共有することにより、直列に接続されている。
【００８７】
書込みメモリゲート酸化膜９、読出しメモリゲート酸化膜１５、ＰＭＯＳ選択ゲート酸化膜４１及びＮＭＯＳ選択ゲート酸化膜４７は、同時に形成されたものであって、それらの膜厚は例えば７.５〜１５.０ｎｍ、ここでは１３.５ｎｍである。
Ｐ型ドレイン７ｄ、Ｐ型ソース３９ｓ、Ｎ型ドレイン１３ｄ及びＮ型ソース４５ｓにはそれぞれコンタクト１９が接続されている。また、フィールド酸化膜５にはＮウェル３の電位をとるための開口部も設けられており、その開口部を介してＮウェル３にコンタクト１９が接続されている。
【００８８】
書込み浮遊ゲート１１及び読出し浮遊ゲート１７は、ともにフィールド酸化膜５上に延伸して形成されており、電気的に浮遊状態の１つの連続するポリシリコンパターンで形成されている。また、ＰＭＯＳ選択ゲート４３及びＮＭＯＳ選択ゲート４９は、ともにフィールド酸化膜５上に延伸して形成されており、１つの連続するポリシリコンパターンで形成されている。ＰＭＯＳ選択ゲート４３及びＮＭＯＳ選択ゲート４９を構成するポリシリコンパターンの上にコンタクト５１が形成されている。
【００８９】
書込み浮遊ゲート１１及び読出し浮遊ゲート１７を構成するポリシリコンパターンとＰＭＯＳ選択ゲート４３及びＮＭＯＳ選択ゲート４９を構成するポリシリコンパターンは同時に形成されたものであり、それらの膜厚は例えば２５０〜４５０ｎｍ、ここでは３５０ｎｍである。また、それらのポリシリコンパターンには例えばＮ型不純物としてリンが導入されており、実質的なリン濃度は例えば７.０×１０18〜５.０×１０19ａｔｏｍｓ／ｃｍ3である。
【００９０】
この実施例の不揮発性メモリセルにおいて、消去状態「０」を作るには、ＰＭＯＳ書込みトランジスタ及びＮＭＯＳ読出しトランジスタに紫外線消去を行なって書込み浮遊ゲート１１内及び読出し浮遊ゲート１７内の電荷を消去する。
書込み状態「１」を作るには、ＰＭＯＳ書込みトランジスタのＰ型ドレイン７ｄに０Ｖを与え、ＰＭＯＳ選択ゲート４３に所定の電位Ｖｏｎ、例えば０Ｖを与え、ＰＭＯＳ選択トランジスタのＰ型ソース３９ｓ及びＮウェル３にＶｐｐ、例えば７Ｖを数マイクロ秒から数百マイクロ秒与える。これにより、ＰＭＯＳ選択トランジスタをオンさせ、書込み浮遊ゲート１１へ電子の注入を行なう。この時、書込み浮遊ゲート１１を介して読出し浮遊ゲート１７にも電子が注入され、ＮＭＯＳ読出しトランジスタのしきい値電圧Ｖｔｈが消去状態「０」に比べて上昇して例えば３〜５Ｖ程度になる。
【００９１】
不揮発性メモリセルの読出し時には、例えば、ＮＭＯＳ読出しトランジスタのＮ型ドレイン１３ｄに２Ｖ、Ｎ型ソース４５ｓに０Ｖ、ＮＭＯＳ選択ゲート４９に５Ｖを与えることで、ＮＭＯＳ選択トランジスタをオン可能な状態する。
書込み状態「１」では、書込み浮遊ゲート１１及び読出し浮遊ゲート１７に電子が注入されてＮＭＯＳ読出しトランジスタのしきい値電圧が３〜５Ｖ程度になっているので、ＮＭＯＳ読出しトランジスタにおいてほとんど電流が流れない。
消去状態「０」では、ＮＭＯＳ読出しトランジスタのしきい値電圧が０.６〜０.９Ｖ程度になっているので、ＮＭＯＳ読出しトランジスタで１０〜２０μＡ程度の電流が流れる。
このように、不揮発性メモリセルのＮ型ドレイン１３ｄ、Ｎ型ソース４５ｓ及びＮＭＯＳ選択ゲート４９に適切な電圧を印加することにより、不揮発性メモリセルの記憶情報を読み出すことができる。
【００９２】
図９はさらに他の実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。図８と同じ機能を果たす部分には同じ符号を付す。図９を参照してこの実施例を説明する。
【００９３】
この実施例では、ＰＭＯＳ書込みトランジスタ、ＰＭＯＳ選択トランジスタ、ＮＭＯＳ読出しトランジスタ、ＮＭＯＳ選択トランジスタの形成領域がそれぞれフィールド酸化膜５によって互いに分離して形成されている。
ＰＭＯＳ書込みトランジスタとＰＭＯＳ選択トランジスタは、ＰＭＯＳ書込みトランジスタのＰ型ソース７ｓとＰＭＯＳ選択トランジスタのＰ型ドレイン３９ｄがコンタクト１９，１９及びメタル配線５３を介して接続されていることにより、直列に接続されている。
ＮＭＯＳ読出しトランジスタとＮＭＯＳ選択トランジスタは、ＮＭＯＳ読出しトランジスタのＮ型ソース１３ｓとＮＭＯＳ選択トランジスタのＮ型ドレイン４５ｄがコンタクト１９，１９及びメタル配線５５を介して接続されていることにより、直列に接続されている。
【００９４】
このように、ＰＭＯＳ書込みトランジスタ、ＰＭＯＳ選択トランジスタ、ＮＭＯＳ読出しトランジスタ、ＮＭＯＳ選択トランジスタの形成領域が互いに分離して形成されているようにしてもよい。ただし、図８に示したように、ＰＭＯＳ書込みトランジスタとＰＭＯＳ選択トランジスタでＰ型ソース７ｓ及びＰ型ドレイン３９ｄを構成するＰ型拡散層を共有し、ＮＭＯＳ読出しトランジスタとＮＭＯＳ選択トランジスタでＮ型ソース１３ｓ及びＮ型４５ｄを構成するＮ型拡散層を共有した方が面積的に有利である。
【００９５】
図１０はさらに他の実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。図８と同じ機能を果たす部分には同じ符号を付す。図１０を参照してこの実施例を説明する。
【００９６】
この実施例の不揮発性メモリセルが図８に示した不揮発性メモリセルと異なる点は、図３に示した実施例と同様に書込み浮遊ゲート１１と読出し浮遊ゲート１７が互いに分離して配置されたポリシリコンパターンで形成されている点と、ＰＭＯＳ選択ゲート４３とＮＭＯＳ選択ゲート４９が互いに分離して配置されたポリシリコンパターンで形成されている点である。
書込み浮遊ゲート１１と読出し浮遊ゲート１７は、コンタクト２１，２１及びメタル配線２３を介して電気的に接続されている。ＰＭＯＳ選択ゲート４３とＮＭＯＳ選択ゲート４９は、コンタクト５７，５７及びメタル配線５９を介して電気的に接続されている。
【００９７】
このように、書込み浮遊ゲート１１と読出し浮遊ゲート１７は連続する１つのポリシリコンパターンで形成されていなくてもよいし、ＰＭＯＳ選択ゲート４３とＮＭＯＳ選択ゲート４９は連続する１つのポリシリコンパターンで形成されていなくてもよい。
【００９８】
図１１はさらに他の実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。図８と同じ機能を果たす部分には同じ符号を付す。図１１を参照してこの実施例を説明する。
【００９９】
この実施例では、書込みメモリゲート酸化膜９及び読出しメモリゲート酸化膜１５は、ＰＭＯＳ選択ゲート酸化膜４１及びＮＭＯＳ選択ゲート酸化膜４７の膜厚に比べて薄く形成されており、例えば７.５ｎｍに形成されている。
図８に示した実施例に比べて、書込みメモリゲート酸化膜９の膜厚が薄く形成されているので、例えば５〜７Ｖ程度の低電圧での書込みが可能である。
【０１００】
このように、不揮発性メモリセルの書込み時にＰＭＯＳ選択ゲート酸化膜４１が損傷しない程度に周辺回路ゲート酸化膜厚を厚くし、不揮発性メモリセルの良好な書込み特性が得られる程度に書込みメモリゲート酸化膜９を薄くしたので、ＰＭＯＳ選択ゲート酸化膜４１の損傷を防止しつつ、またスナップバック破壊を起こさずに、不揮発性メモリセルの良好な書込みを行なうことができる。
なお、不揮発性メモリセルの読出し時に用いられるＮＭＯＳ選択トランジスタのＮＭＯＳ選択ゲート酸化膜４７については、書込みメモリゲート酸化膜９及び読出しメモリゲート酸化膜１５と同じ膜厚であっても問題はない。
【０１０１】
図１２はさらに他の実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。図１１と同じ機能を果たす部分には同じ符号を付す。図１２を参照してこの実施例を説明する。
【０１０２】
この実施例では、ＰＭＯＳ選択ゲート４３及びＮＭＯＳ選択ゲート４９のポリシリコン内には例えばＮ型不純物としてリンが高濃度に導入されており、ＰＭＯＳ選択ゲート４３及びＮＭＯＳ選択ゲート４９のポリシリコン内の実質的なリン濃度は例えば１.０×１０20ａｔｏｍｓ／ｃｍ3以上であり、書込み浮遊ゲート１１及び読出し浮遊ゲート１７のポリシリコン内の実質的なリン濃度（７.０×１０18〜５.０×１０19ａｔｏｍｓ／ｃｍ3）よりも濃くなっている。
【０１０３】
これにより、書込み浮遊ゲート１１及び読出し浮遊ゲート１７の電荷保持特性を向上させつつ、ＰＭＯＳ選択ゲート４３及びＮＭＯＳ選択ゲート４９の抵抗値を十分低くすることができ、ＰＭＯＳ選択トランジスタ及びＰＭＯＳ選択トランジスタの動作速度が低下するのを防止することができる。
【０１０４】
図１３はさらに他の実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図、（Ｄ）は周辺回路トランジスタの平面図、（Ｅ）は（Ｄ）のＣ−Ｃ位置での断面図、（Ｆ）は（Ｄ）のＤ−Ｄ位置での断面図である。図８と同じ機能を果たす部分には同じ符号を付す。図１３を参照してこの実施例を説明する。
【０１０５】
この実施例では、図４に示した実施例と同様に、Ｐ型半導体基板１上に、不揮発性メモリセルの形成位置とは異なる位置に、ＰＭＯＳ周辺回路トランジスタとＮＭＯＳ周辺回路トランジスタを備えている。
ＰＭＯＳ周辺回路トランジスタ及びＮＭＯＳ周辺回路トランジスタの構造は図４で説明したものと同じなので、その説明は省略する。
【０１０６】
書込みメモリゲート酸化膜９、読出しメモリゲート酸化膜１５、ＰＭＯＳ選択ゲート酸化膜４１、ＮＭＯＳ選択ゲート酸化膜４７及び周辺回路ゲート酸化膜２７，３３は同時に形成されたものであり、それらの膜厚は例えば７.５〜１５.０ｎｍ、ここでは１３.５ｎｍである。
書込み浮遊ゲート１１、読出し浮遊ゲート１７、ＰＭＯＳ選択ゲート４３、ＮＭＯＳ選択ゲート４９及び周辺回路ゲート２９，３５は同時に形成されたものであり、それらの膜厚は例えば２５０〜４５０ｎｍ、ここでは３５０ｎｍである。また、ゲート１１，１７，２９，３５，４３，４９には例えばＮ型不純物としてリンが導入されており、実質的なリン濃度は例えば７.０×１０18〜５.０×１０19ａｔｏｍｓ／ｃｍ3である。
【０１０７】
ＰＭＯＳ書込みトランジスタ、ＰＭＯＳ選択トランジスタ及びＰＭＯＳ周辺回路トランジスタのしきい値電圧ＶｔｈはチャネルにＰ型不純物のチャネルドープ処理が施されて例えば絶対値で０.６〜０.９Ｖ程度に設定されている。
ＮＭＯＳ読出しトランジスタ、ＮＭＯＳ選択トランジスタ及びＮＭＯＳ周辺回路トランジスタのしきい値電圧ＶｔｈはチャネルにＰ型不純物のチャネルドープ処理が施されて例えば絶対値で０.６〜０.９Ｖ程度に設定されている。
【０１０８】
この実施例では、書込みメモリゲート酸化膜９、読出しメモリゲート酸化膜１５、ＰＭＯＳ選択ゲート酸化膜４１、ＮＭＯＳ選択ゲート酸化膜４７及び周辺回路ゲート酸化膜２７，３３は同時に形成されたものであるので、それらのゲート酸化膜を別々の工程で形成する場合に比べて、製造工程を少なくすることができる。
さらに、書込み浮遊ゲート１１、読出し浮遊ゲート１７、ＰＭＯＳ選択ゲート４３、ＮＭＯＳ選択ゲート４９及び周辺回路ゲート２９，３５は同時に形成されたものであるので、それらのゲートを別々の工程で形成する場合に比べて、製造工程を少なくすることができる。
【０１０９】
図１４はさらに他の実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図、（Ｄ）は周辺回路トランジスタの平面図、（Ｅ）は（Ｄ）のＣ−Ｃ位置での断面図、（Ｆ）は（Ｄ）のＤ−Ｄ位置での断面図である。図１３と同じ機能を果たす部分には同じ符号を付す。図１４を参照してこの実施例を説明する。
【０１１０】
この実施例では、書込みメモリゲート酸化膜９、読出しメモリゲート酸化膜１５、ＰＭＯＳ選択ゲート酸化膜４１及びＮＭＯＳ選択ゲート酸化膜４７は、周辺回路ゲート酸化膜２７，３３の膜厚に比べて薄く形成されており、例えば７.５ｎｍに形成されている。
図８に示した実施例に比べて、書込みメモリゲート酸化膜９の膜厚が薄く形成されているので、例えば５〜７Ｖ程度の低電圧での書込みが可能である。
【０１１１】
このように、不揮発性メモリセルの書込み時に周辺回路ゲート酸化膜２７，３３が損傷しない程度に周辺回路ゲート酸化膜厚を厚くし、不揮発性メモリセルの良好な書込み特性が得られる程度に書込みメモリゲート酸化膜９を薄くしたので、周辺回路ゲート酸化膜２７，３３の損傷を防止しつつ、またスナップバック破壊を起こさずに、不揮発性メモリセルの良好な書込みを行なうことができる。
【０１１２】
図１５はさらに他の実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図、（Ｄ）は周辺回路トランジスタの平面図、（Ｅ）は（Ｄ）のＣ−Ｃ位置での断面図、（Ｆ）は（Ｄ）のＤ−Ｄ位置での断面図である。図１３と同じ機能を果たす部分には同じ符号を付す。図１６を参照してこの実施例を説明する。
【０１１３】
この実施例では、ＰＭＯＳ選択ゲート酸化膜４１及びＮＭＯＳ選択ゲート酸化膜４７は、周辺回路ゲート酸化膜２７，３３と同時に形成されたものであり、周辺回路ゲート酸化膜２７，３３と同じ膜厚で形成されている。
これにより、不揮発性メモリセルの書込み時にＰＭＯＳ選択ゲート酸化膜４１の損傷を防止でき、スナップバック破壊も防止できる。
なお、不揮発性メモリセルの読出し時に用いられるＮＭＯＳ選択トランジスタのＮＭＯＳ選択ゲート酸化膜４７については、書込みメモリゲート酸化膜９及び読出しメモリゲート酸化膜１５と同じ膜厚であっても問題はない。
【０１１４】
図１６はさらに他の実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図、（Ｄ）は周辺回路トランジスタの平面図、（Ｅ）は（Ｄ）のＣ−Ｃ位置での断面図、（Ｆ）は（Ｄ）のＤ−Ｄ位置での断面図である。図１５と同じ機能を果たす部分には同じ符号を付す。図１６を参照してこの実施例を説明する。
【０１１５】
この実施例では、ＰＭＯＳ選択ゲート４３、ＮＭＯＳ選択ゲート４９及び周辺回路ゲート２９，３５のポリシリコン内には例えばＮ型不純物としてリンが高濃度に導入されており、ＰＭＯＳ選択ゲート４３、ＮＭＯＳ選択ゲート４９及び周辺回路ゲート２９，３５のポリシリコン内の実質的なリン濃度は例えば１.０×１０20ａｔｏｍｓ／ｃｍ3以上であり、書込み浮遊ゲート１１及び読出し浮遊ゲート１７のポリシリコン内の実質的なリン濃度（７.０×１０18〜５.０×１０19ａｔｏｍｓ／ｃｍ3）よりも濃くなっている。
【０１１６】
これにより、書込み浮遊ゲート１１及び読出し浮遊ゲート１７の電荷保持特性を向上させつつ、ＰＭＯＳ選択ゲート４３、ＮＭＯＳ選択ゲート４９及び周辺回路ゲート２９，３５の抵抗値を十分低くすることができ、ＰＭＯＳ選択トランジスタ、ＰＭＯＳ選択トランジスタ及び周辺回路トランジスタの動作速度が低下するのを防止することができる。
【０１１７】
なお、ＰＭＯＳ選択ゲート４３、ＮＭＯＳ選択ゲート４９及び周辺回路ゲート２９，３５のポリシリコン内の実質的な不純物濃度が書込み浮遊ゲート１１及び読出し浮遊ゲート１７のポリシリコン内の実質的な不純物濃度よりも濃くなっている構成は、図１３、図１４及び図１５に示した実施例にも適用できる。
また、ＰＭＯＳ選択ゲート４３及びＮＭＯＳ選択ゲート４９のポリシリコン内の実質的な不純物濃度は、書込み浮遊ゲート１１及び読出し浮遊ゲート１７と同じであって、周辺回路ゲート２９，３５よりも薄くなっていてもよい。
【０１１８】
以上、本発明の実施例を説明したが、本発明はこれらに限定されるものではなく、寸法、形状、材料、配置、不純物濃度などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
例えば、上記実施例では半導体基板としてＰ型のものを用いているが、Ｎ型半導体基板を用いてもよい。
また、素子分離用の絶縁膜としてフィールド酸化膜を用いているが、他の素子分離膜、例えばＳＴＩ（Shallow Trench Isolation）構造を用いてもよい。
【０１１９】
また、上記実施例では、ＰＭＯＳ書込みトランジスタの書込みゲート酸化膜とＮＭＯＳ読出しトランジスタの読出しゲート酸化膜の膜厚は同じになっているが、それらのゲート酸化膜の膜厚は互いに異なっていてもよい。
また、周辺回路トランジスタを備えた上記実施例では、ＰＭＯＳ周辺回路トランジスタとＮＭＯＳ周辺回路トランジスタで周辺回路ゲート酸化膜の膜厚は同じになっているが、それらのゲート酸化膜の膜厚は互いに異なっていてもよい。
また、ＰＭＯＳ選択トランジスタ及びＮＭＯＳ選択トランジスタを備えた本発明の半導体装置において、ＰＭＯＳ選択ゲート酸化膜とＮＭＯＳ選択ゲート酸化膜の膜厚は同じであってもよいし、互いに異なっていてもよい。
【０１２０】
また、本発明の半導体装置において、ＭＯＳトランジスタのゲート電極を構成するポリシリコンパターンを複数備えている場合、それらのポリシリコンパターンの膜厚や不純物濃度は同じであってもよいし、互いに異なっていてもよい。
【図面の簡単な説明】
【０１２１】
【図１】一実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図２】図１に示した不揮発性メモリセルについて、書込み状態「１」と消去状態「０」で読出し時にＮＭＯＳ読出しトランジスタに流れるドレイン電流値を調べた結果を示す図であり、縦軸はビット数、横軸はドレイン電流値（μＡ）を示す。
【図３】さらに他の実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図、（Ｄ）は周辺回路トランジスタの平面図、（Ｅ）は（Ｄ）のＣ−Ｃ位置での断面図、（Ｆ）は（Ｄ）のＤ−Ｄ位置での断面図である。
【図４】さらに他の実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図、（Ｄ）は周辺回路トランジスタの平面図、（Ｅ）は（Ｄ）のＣ−Ｃ位置での断面図、（Ｆ）は（Ｄ）のＤ−Ｄ位置での断面図である。
【図５】他の実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図、（Ｄ）は周辺回路トランジスタの平面図、（Ｅ）は（Ｄ）のＣ−Ｃ位置での断面図、（Ｆ）は（Ｄ）のＤ−Ｄ位置での断面図である。
【図６】さらに他の実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図、（Ｄ）は周辺回路トランジスタの平面図、（Ｅ）は（Ｄ）のＣ−Ｃ位置での断面図、（Ｆ）は（Ｄ）のＤ−Ｄ位置での断面図である。
【図７】従来の不揮発性メモリセルの電荷保持特性を調べた結果を示す図である。
【図８】他の実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図９】さらに他の実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図１０】さらに他の実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図である。
【図１１】半導体センサのさらに他の実施例を示す概略的な断面図である。
【図１２】半導体センサのさらに他の実施例を示す概略的な断面図である。
【図１３】さらに他の実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図、（Ｄ）は周辺回路トランジスタの平面図、（Ｅ）は（Ｄ）のＣ−Ｃ位置での断面図、（Ｆ）は（Ｄ）のＤ−Ｄ位置での断面図である。
【図１４】さらに他の実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図、（Ｄ）は周辺回路トランジスタの平面図、（Ｅ）は（Ｄ）のＣ−Ｃ位置での断面図、（Ｆ）は（Ｄ）のＤ−Ｄ位置での断面図である。
【図１５】さらに他の実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図、（Ｄ）は周辺回路トランジスタの平面図、（Ｅ）は（Ｄ）のＣ−Ｃ位置での断面図、（Ｆ）は（Ｄ）のＤ−Ｄ位置での断面図である。
【図１６】さらに他の実施例を示す図であり、（Ａ）は不揮発性メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ位置での断面図、（Ｃ）は（Ａ）のＢ−Ｂ位置での断面図、（Ｄ）は周辺回路トランジスタの平面図、（Ｅ）は（Ｄ）のＣ−Ｃ位置での断面図、（Ｆ）は（Ｄ）のＤ−Ｄ位置での断面図である。
【図１７】従来の半導体装置の不揮発性メモリセルを示す図であり、（Ａ）は平面図、（Ｂ）は（Ａ）のＸ−Ｘ位置での断面図を示す。
【図１８】従来の半導体装置の不揮発性メモリセルについて、書込み状態「１」と消去状態「０」で読出し時にＰＭＯＳメモリトランジスタに流れるドレイン電流値を調べた結果を示す図であり、縦軸はビット数、横軸はドレイン電流値（μＡ（マイクロアンペア））を示す。
【符号の説明】
【０１２２】
１    Ｐ型半導体基板
３    Ｎウェル
５    フィールド酸化膜
７ｄ  ＰＭＯＳ書込みトランジスタのＰ型ドレイン
７ｓ  ＰＭＯＳ書込みトランジスタのＰ型ソース
９    書込みゲート酸化膜
１１    書込み浮遊ゲート
１３ｄ  ＮＭＯＳ読出しトランジスタのＮ型ドレイン
１３ｓ  ＮＭＯＳ読出しトランジスタのＮ型ソース
１５    読出しゲート酸化膜
１７    読出し浮遊ゲート
２５ｄ  ＰＭＯＳ周辺回路トランジスタのＰ型ドレイン
２５ｓ  ＰＭＯＳ周辺回路トランジスタのＰ型ソース
２７    周辺回路ゲート酸化膜
２９    周辺回路ゲート
３１ｄ  ＮＭＯＳ周辺回路トランジスタのＮ型ドレイン
３１ｓ  ＮＭＯＳ周辺回路トランジスタのＮ型ソース
３３    周辺回路ゲート酸化膜
３５    周辺回路ゲート
３９ｄ  ＰＭＯＳ選択トランジスタのＰ型ドレイン
３９ｓ  ＰＭＯＳ選択トランジスタのＰ型ソース
４１    ＰＭＯＳ選択ゲート酸化膜
４３    ＰＭＯＳ選択ゲート
４５ｄ  ＮＭＯＳ選択トランジスタのＮ型ドレイン
４５ｓ  ＮＭＯＳ選択しトランジスタのＮ型ソース
４７    ＮＭＯＳ選択ゲート酸化膜
４９    ＮＭＯＳ選択ゲート
【図１】
2008300520.tif 000003
【図２】
2008300520.tif 000004
【図３】
2008300520.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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