(57)【要約】【課題】回路の誤動作を防止しつつ、所望のデータ処理をすることが可能な半導体集積回路を提供する。【解決手段】半導体集積回路１００は、電源電圧がしきい値以下である場合にクロック停止信号を出力し、電源電圧がしきい値より大きい場合にクロック作動信号を出力する電源電圧監視回路２と、クロック停止信号に応じて、外部から入力されたクロック信号の出力を停止し、クロック作動信号に応じて、クロック信号を出力するクロックゲーティング回路３と、電源電圧が供給され、クロックゲーティング回路３から出力されたクロック信号に同期して動作するプロセッサ４と、電源電圧監視回路２の出力信号に応じて、外部から入力されたデータを一時的に格納するデータバッファ５と、を備える。【選択図】図１
2008217523.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧と予め設定したしきい値とを比較し、前記電源電圧が前記しきい値以下である場合にクロック停止信号を出力し、前記電源電圧が前記しきい値より大きい場合にクロック作動信号を出力する電源電圧監視回路と、
前記クロック停止信号に応じて、クロック信号の出力を停止し、前記クロック作動信号に応じて、前記クロック信号を出力するクロックゲーティング回路と、
前記電源電圧が供給され、前記クロックゲーティング回路から出力された前記クロック信号に同期して動作するプロセッサと、
前記プロセッサと一対一に対応して設けられ、前記電源電圧監視回路の出力信号に応じて、外部から入力されたデータを一時的に格納し、または、通過させて、前記データを前記プロセッサに出力するデータバッファと、を備え、
前記データバッファは、
前記電源電圧監視回路から出力された前記クロック停止信号に応じて、外部から入力された前記データを一時的に格納し、その後前記電源電圧監視回路から出力された前記クロック作動信号に応じて、格納された前記データを前記プロセッサに出力する
ことを特徴とする半導体集積回路。
【請求項２】
外部から供給された電圧を制御し、前記電源電圧を前記プロセッサに供給するための内部電源回路をさらに備えることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記内部電源回路は、前記プロセッサと一対一に対応して設けられていることを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記データバッファは、少なくとも前記プロセッサのキヤッシュライン分のデータを  格納することが可能であることを特徴とする請求項１ないし３の何れかに記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、外部から電圧を供給される半導体集積回路に関するものである。
【背景技術】
【０００２】
ＬＳＩ内の処理回路（プロセッサ）の動作周波数は、処理回路設計時に用いる幾つかのパラメータによって決定される。この動作周波数を低下させる主な原因として、低い動作保証下限電圧と、チップ内の電圧のばらつきとの２つが挙げられる。
【０００３】
したがって、高性能な処理回路を設計する際には、動作保証下限電圧をできるだけ平均動作電圧に近づけ、さらにチップ内の電圧のばらつきの原因となるＩＲ−Ｄｒｏｐを減らすことが重要である。
【０００４】
携帯端末向けのＬＳＩでは、要求される処理能力は非常に大きい一方、低負荷時や待機時に許容される消費電力は非常に小さい。
【０００５】
ＬＳＩの消費電流には、例えば、負荷の量に比例して消費されるスイッチング電流と、負荷の量にかかわらず消費されるリーク電流がある。低負荷時に、該リーク電流が問題となる。
【０００６】
高い処理能力と低負荷時の低消費電力とを両立させるため、個別に電源遮断スイッチを有するマルチプロセッサアーキテクチャが有効である。
【０００７】
既述のように、高性能な回路では、動作周波数を高く保つためにＩＲ−Ｄｒｏｐを小さく抑える必要がある。しかし、ピン・パッド間の配線の抵抗と電源遮断スイッチとがＩＲ−Ｄｒｏｐを増大させる。
【０００８】
このＩＲ−Ｄｒｏｐの増大を防ぐためには、多くのピン・パッドを用意し、スイッチの大きさを大きくする必要がある。しかし、これらの対策は製造コストを増大させる。
【０００９】
そこで、チップ内のプロセッサごとに電源回路を設けることが考えられる。これにより、ピンとパッドの間および電源遮断スイッチで生じるＩＲ−Ｄｒｏｐを考慮する必要がなくなる。
【００１０】
ところが、チップ内に電源回路を設けた場合、供給電圧を安定させるためのキャパシタの容量を大きく取ることができない。このため、処理回路が動作し、使用する電流量が急激に増えた場合、この処理回路に供給される電圧が大きく下がってしまう。この供給される電圧が動作保証電圧以下になると、該処理回路が誤動作し得る。
【００１１】
上述の処理回路が使用する電流量が急激に増える頻度は、それほど高くない。
【００１２】
しかし、最悪のケースを想定すると動作保証下限電圧を高く設定できず、動作周波数を上げることができない。このため、処理回路が所望のデータ処理ができないという問題があった。
【００１３】
ここで、従来技術には、発振回路から出力されるクロック信号により演算処理動作するシステム回路（処理回路）を備え、電源回路から該システム回路へ供給される電源電圧を検出するとともに該発振回路からのクロック信号の該システム回路への供給動作を制御する制御手段を設けたコンピュータがある。このコンピュータは、該電源電圧が低下したときに該クロック信号の該システム回路への供給を停止するものである（例えば、特許文献１参照。）。
【００１４】
上記従来技術は、上記のような構成により、システム回路の誤動作を防止する。
【００１５】
しかし、上記従来技術は、クロック信号の停止によりシステム回路が停止すると、該システムが停止した期間に外部からデータ等が入力されても、当該データを処理できない。
【特許文献１】特開２００１−４２９７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明は、回路の誤動作を防止しつつ、所望のデータ処理をすることが可能な半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１７】
本発明の一態様に係る実施例に従った半導体集積回路は、
電源電圧と予め設定したしきい値とを比較し、前記電源電圧が前記しきい値以下である場合にクロック停止信号を出力し、前記電源電圧が前記しきい値より大きい場合にクロック作動信号を出力する電源電圧監視回路と、
前記クロック停止信号に応じて、クロック信号の出力を停止し、前記クロック作動信号に応じて、前記クロック信号を出力するクロックゲーティング回路と、
前記電源電圧が供給され、前記クロックゲーティング回路から出力された前記クロック信号に同期して動作するプロセッサと、
前記プロセッサと一対一に対応して設けられ、前記電源電圧監視回路の出力信号に応じて、外部から入力されたデータを一時的に格納し、または、通過させて、前記データを前記プロセッサに出力するデータバッファと、を備え、
前記データバッファは、
前記電源電圧監視回路から出力された前記クロック停止信号に応じて、外部から入力された前記データを一時的に格納し、その後前記電源電圧監視回路から出力された前記クロック作動信号に応じて、格納された前記データを前記プロセッサに出力することを特徴とする。
【発明の効果】
【００１８】
本発明に係る半導体集積回路によれば、回路の誤動作を防止しつつ、所望のデータ処理をすることができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明に係る実施例について図面に基づいて説明する。
【実施例１】
【００２０】
図１は、本発明の一態様である実施例１に係る半導体集積回路１００の要部の構成を示す図である。
【００２１】
図１に示すように、ＩＣチップ半導体集積回路１００は、内部電源回路１と、電源電圧監視回路２と、クロックゲーティング回路３と、プロセッサ４と、データバッファ５と、を備える。
【００２２】
内部電源回路１は、プロセッサ４と一対一に対応して設けられている。この内部電源回路１は、外部の外部電源回路２００からピン１００ａおよびパッド１００ｂを介して供給された電圧を制御する。内部電源回路１は、この制御された電圧を電源電圧Ｖ１としてプロセッサ４に供給するようになっている。
【００２３】
これにより、それぞれプロセッサ４に電源が割り当てられ、各プロセッサ４の電源遮断をＩＲ−Ｄｒｏｐなしに実現することができる。
【００２４】
なお、内部電源回路１は、複数のプロセッサ４毎に電源電圧Ｖ１を供給するようにしてもよい。この場合、当該複数のプロセッサ４毎の電源遮断をＩＲ−Ｄｒｏｐなしに実現することができる。
【００２５】
電源電圧監視回路２は、電源電圧Ｖ１と予め設定したしきい値とを比較し、電源電圧Ｖ１がしきい値以下である場合にクロック停止信号を出力するようになっている。また、電源電圧監視回路２は、電源電圧Ｖ１がしきい値より大きい場合にクロック作動信号を出力するようになっている。
【００２６】
クロックゲーティング回路３は、該クロック停止信号に応じて、例えば、プロセッサ４の外部から入力されたクロック信号の出力を停止するようになっている。また、クロックゲーティング回路３は、該クロック作動信号に応じて、入力された外部クロック信号を該クロック信号として出力するようになっている。なお、外部クロック信号は、例えば、ＰＬＬにより生成される。
【００２７】
プロセッサ４は、メインメモリ（図示せず）からデータバッファ５を介して入力されたデータを格納するキヤッシュメモリ４ａと、該メインメモリに制御信号を出力して該データを出力させ、キャッシュメモリ４ａに格納された該データを演算処理するＣＰＵ４ｂと、を有する。
【００２８】
プロセッサ４は、電源電圧Ｖ１が供給され、クロックゲーティング回路３から出力された該クロック信号に同期して動作するようになっている。
【００２９】
データバッファ５は、プロセッサと一対一に対応して設けられている。このデータバッファ５は、電源電圧監視回路２の出力信号に応じて、外部クロック信号に同期して、外部から入力されたデータを一時的に格納し、または、通過させて、該データをプロセッサ４に出力するようになっている。このデータバッファ５には、例えば、ＦＩＦＯ（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）バッファが選択される。
【００３０】
また、データバッファ５は、少なくともプロセッサ４のキヤッシュライン分のデータを格納することができるようになっている。
【００３１】
次に、以上のような構成を有する半導体集積回路１００の動作について説明する。
【００３２】
先ず、外部クロック信号がクロックゲーティング回路３を介してプロセッサ４に入力され、プロセッサ４が動作を開始する。
【００３３】
このプロセッサ４の動作により電流が消費され、電源電圧Ｖ１がしきい値以下になると、電源電圧監視回路２がクロック停止信号を出力する。クロックゲーティング回路３は、このクロック停止信号に応じて、外部から入力されたクロック信号の出力を停止する。これにより、プロセッサ４の動作が停止する。一方、データバッファ５は、電源電圧監視回路２から出力されたクロック停止信号に応じて、外部から入力された該データを一時的に格納する。
【００３４】
その後、電源電圧Ｖ１が該しきい値を越えると、電源電圧監視回路２がクロック作動信号を出力する。プロセッサ４は、このクロック作動信号に応じて、動作を再開する。一方、該クロック作動信号に応じて、データバッファ５は、外部クロック信号に同期して、格納された該データをプロセッサ４に出力する。
【００３５】
このように、電源電圧Ｖ１に応じて、プロセッサ４およびデータバッファ５の動作が制御される。
【００３６】
これにより、プロセッサ４の動作により消費電流が急激に増えた場合の電源電圧Ｖ１の低下を抑えることができる。したがって、電源電圧Ｖ１の低下によって生じるプロセッサ４の誤動作を防止することができる。
【００３７】
さらに、一時的なプロセッサ４の停止時に半導体集積回路１００に入力されたデータは、データバッファ５に格納されるので、所望のデータ処理をすることができる。
【００３８】
ここで、例えば、一般的な演算処理回路では、クロック停止中に入力されるデータの量は決まっていないため、無限の大きさのバッファが必要となり現実的でない。しかし、プロセッサの場合、クロック信号停止中に外部から入力されるデータの量は、キャッシュライン分程度である。したがって、既述のように、データバッファ５の容量を現実的な大きさ（キャッシュライン分）に抑えることができる。
【００３９】
また、プロセッサ４においては、キャッシュミスリフィル時にも急激に消費電流が増大する。このため、そのときに電源電圧Ｖ１が低下すると、クロックゲーティング回路３からクロック信号の出力が停止されてしまう可能性がある。プロセッサ４は、クロック信号停止中にバスからリフィルされているデータを受け取ることができないが、データバッファ５が一時的に該データを格納する。
【００４０】
ここで、プロセッサに供給される電源電圧の変化について検討する。
【００４１】
まず、比較例として、従来の半導体集積回路のプロセッサに供給される電源電圧について検討する。
【００４２】
図２Ａは、従来の半導体集積回路のプロセッサが停止状態から動作状態に遷移したときのクロック信号を示す図である。また、図２Ｂは、従来の半導体集積回路のプロセッサが停止状態から動作状態に遷移したときの供給電流および消費電流を示す図である。また、図２Ｃは、従来の半導体集積回路のプロセッサが停止状態から動作状態に遷移したときの電源電圧を示す図である。
【００４３】
図２Ａに示すように外部クロック信号が入力されるとプロセッサが動作を開始する。これにより、図２Ｂに示すように、プロセッサにおける消費電流が急峻に増加する。一方、外部電源回路のキャパシタの特性により、該外部電源回路から供給される供給電流は、徐々に増加する。
【００４４】
したがって、図２Ｃに示すように、消費電流が供給電流を上回るときはキャパシタの電荷が減少し、電源電圧が低下する。一方、消費電流が供給電流を下回るときは、キャパシタの電荷が増加し、電源電圧が上昇する。
【００４５】
このように、従来の半導体集積回路においては、プロセッサが動作状態に遷移したときに、電源電圧が、例えば、１．０Ｖから０．８７V程度まで下がってしまう。
【００４６】
次に、本実施例にかかる半導体集積回路のプロセッサに供給される電源電圧について検討する。
【００４７】
図３Ａは、本実施例にかかる半導体集積回路のプロセッサが停止状態から動作状態に遷移したときのクロック信号を示す図である。また、図３Ｂは、本実施例にかかる半導体集積回路のプロセッサが停止状態から動作状態に遷移したときの供給電流および消費電流を示す図である。また、図３Ｃは、本実施例にかかる半導体集積回路のプロセッサが停止状態から動作状態に遷移したときの電源電圧を示す図である。
【００４８】
図３Ａに示すように外部クロック信号が入力されるとプロセッサが動作を開始する。これにより、図３Ｂに示すように、プロセッサにおける消費電流が急峻に増加する。これに対し、外部電源回路のキャパシタの特性により、該外部電源回路から供給される供給電流は、徐々に増加する。ここで、図３Ｃに示すように電源電圧がしきい値（ここでは０．９７Ｖ）以下になると、クロック信号の出力が停止され（図３Ａ）、これによりプロセッサの動作が一時的に停止し消費電流が低下する（図３Ｂ）。その後、図３Ｃに示すように電源電圧が上昇し０．９７Ｖを越えると、クロック信号の出力が再開され（図３Ａ）、これによりプロセッサが動作し消費電流が上昇する（図３Ｂ）。以下同様の動作が繰り返される。
【００４９】
このように、本実施例にかかる半導体集積回路においては、プロセッサが動作状態に遷移したときの電源電圧の低下が、０．９６Ｖ程までに抑えられている。
【００５０】
以上のように、本実施例に係る半導体集積回路によれば、回路の誤動作を防止しつつ、所望のデータ処理をすることができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の一態様である実施例１に係る半導体集積回路１００の要部の構成を示す図である。
【図２】Ａは、従来の半導体集積回路のプロセッサが停止状態から動作状態に遷移したときのクロック信号を示す図である。Ｂは、従来の半導体集積回路のプロセッサが停止状態から動作状態に遷移したときの供給電流および消費電流を示す図である。Ｃは、従来の半導体集積回路のプロセッサが停止状態から動作状態に遷移したときの電源電圧を示す図である。
【図３】Ａは、本実施例にかかる半導体集積回路のプロセッサが停止状態から動作状態に遷移したときのクロック信号を示す図である。Ｂは、本実施例にかかる半導体集積回路のプロセッサが停止状態から動作状態に遷移したときの供給電流および消費電流を示す図である。Ｃは、本実施例にかかる半導体集積回路のプロセッサが停止状態から動作状態に遷移したときの電源電圧を示す図である。
【符号の説明】
【００５２】
１  内部電源回路
２  電源電圧監視回路
３  クロックゲーティング回路
４  プロセッサ
４ａ  キャッシュメモリ
４ｂ  ＣＰＵ
５  データバッファ
１００  半導体集積回路
１００ａ  ピン
１００ｂ  パッド
２００  外部電源回路
【図１】
2008217523.tif 000003
【図２】
2008217523.tif 000004
【図３】
2008217523.tif 000005