(57)【要約】【課題】従来よりも細いひれ状構造を有する自己整合式ＦｉｎＦＥＴ装置の製作方法を提供する。【解決手段】自己整合式ＦｉｎＦＥＴ装置の製造方法では、半導体基板を設け、半導体基板の上にパターンのあるハードマスクを形成し、半導体基板のハードマスクに覆われる領域を能動領域とし、能動領域の中間部をゲート領域とし、半導体基板のハードマスクに覆われない領域をエッチングして溝を形成し、半導体基板のハードマスクに覆われない領域をひれ状構造にし、溝の中に絶縁材料層を埋め込み、溝の中、ゲート領域の両側にある絶縁材料層を一部エッチバックし、ゲート領域のひれ状構造の上部を露出させ、ゲート領域のひれ状構造上部の側壁を等方性エッチングして細くし、ハードマスクを除去し、ゲート材料層でゲート領域の両側の溝を埋め込んでゲート領域を被覆するステップからなる。【選択図】図８
2008300816.tif 000002
【特許請求の範囲】
【請求項１】
自己整合式ＦｉｎＦＥＴ（フィン型電界効果トランジスタ）装置の製作方法であって、
半導体基板を設ける工程と、
前記半導体基板内に、ひれ状構造として能動領域が規定されるとともに当該能動領域の両側に溝が規定される工程であって、前記能動領域の中間部上にゲート領域が配置される工程と、
前記溝の中に絶縁材料層を形成する工程と、
前記ゲート領域の両側にある前記溝内の前記絶縁材料層の一部をエッチバックして、前記ゲート領域内のひれ状構造の上部を露出させる工程と、
前記ゲート領域内の前記ひれ状構造の上部を覆うように、ゲート材料層を形成する工程と、を有することを特徴とする自己整合式ＦｉｎＦＥＴ装置の製作方法。
【請求項２】
前記ゲート材料層を形成する工程の前に、前記ゲート領域内のひれ状構造を徐々に狭くするためのエッチング工程を有することを特徴とする請求項１に記載の自己整合式ＦｉｎＦＥＴ装置の製作方法。
【請求項３】
前記能動領域を規定する工程は、
前記半導体基板上にパターンを有するハードマスクを形成する工程であって、当該ハードマスクによって覆われる前記半導体基板上の領域が能動領域として規定される工程と、
前記ハードマスクによって覆われない前記半導体基板の領域をエッチングして、前記能動領域の両側上に溝を形成する工程であって、前記ハードマスクによって覆われた前記半導体基板の前記能動領域は、ひれ状構造となるように形成される工程と、を有することを特徴とする請求項1に記載の自己整合式ＦｉｎＦＥＴ装置の製作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製作方法に関し、特に自己整合式ＦｉｎＦＥＴ（フィン型電界効果トランジスタ）装置の製作方法に関する。
【背景技術】
【０００２】
近年、民生用電子製品の小型化に伴い、高集積度、高機能、低電力消費の小型半導体素子は開発の重点となっている。
【０００３】
ＤＲＡＭ（ダイナミックランダムアクセスメモリ）はメモリセルアレイからなり、メモリアレイの列はワード線によって互いに接続され、行はビット線によって互いに接続される。データの保存と読み出しは、適切なビット線とワード線とを制御することによって行われる。メモリセルは、一般的に、選択トランジスタと蓄積コンデンサとを含む。選択トランジスタは、水平構造のＦＥＴ（field-effect transistor）を利用することが多く、当該水平構造のＦＥＴはチャネルによって隔てられる２つの拡散領域を備え、チャネルの上方はゲートとされる。上記ゲートは、ワード線に接続される。上記選択トランジスタの拡散領域の一方はビット線に接続され、他方の拡散領域は蓄積コンデンサに接続される。ワード線を介して適切な電圧をゲートに印加することによって、選択トランジスタが起動するとともに、電流が上記拡散領域間に流れることを可能にし、その結果、蓄積コンデンサはビット線によって充電される。
【０００４】
電子製品の更なる小型化に鑑みて、ＦｉｎＦＥＴが開発された。ＦｉｎＦＥＴは、基板のリーク電流と短チャネル効果を抑え、駆動電流を高める特長を有する。しかし、ＦｉｎＦＥＴは、基本的に従来の構造よりも複雑な三次元構造を有するので、従来のＦＥＴよりも製作しにくい。したがって、ＦｉｎＦＥＴ装置を製作するための新しい方法が望まれている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、従来よりも細いひれ状構造を有する自己整合式ＦｉｎＦＥＴ装置の製作方法を提供することを課題とする。
【課題を解決するための手段】
【０００６】
本発明は、自己整合式ＦｉｎＦＥＴ装置の製作方法を提供する。当該方法では、まず、半導体基板が設けられる。前記半導体基板内において、能動領域が、ひれ状構造として規定されるとともに、当該能動領域の両側に溝が規定される。そして、上記能動領域の中間部上に、ゲート領域が配置される。上記溝を埋めるように、絶縁材料層が形成される。その後、ゲート領域の両側にある溝内の絶縁材料層の一部がエッチバックされて、上記ゲート領域内のひれ状構造の上部が露出される。そして、最後に、上記ゲート領域中のひれ状構造の上部を覆うようにゲート材料層形成される。
【０００７】
また、本発明は更に以下のような自己整合式ＦｉｎＦＥＴ装置の製作方法を提供する。当該方法は、半導体基板を設け、半導体基板の上にパターンのある第１ハードマスクを形成し、半導体基板の第１ハードマスクに覆われる領域を能動領域とし、能動領域の中間部をゲート領域とし、半導体基板の第１ハードマスクに覆われない領域にワード線領域とＳＴＩ（シャロートレンチ絶縁）領域を設け、半導体基板の第１ハードマスクに覆われない領域をエッチングして溝を形成して、これによって半導体基板の第１ハードマスクに覆われる領域をひれ状構造にし、その後、溝の中に絶縁材料層を埋め込み、マイクロリソグラフィー・エッチングによってＳＴＩ領域内の絶縁材料層を第１ハードマスクの底部とほぼ同じ深さまでエッチバックし、その後、ＳＴＩ領域内の絶縁材料層の上に第２ハードマスクを形成し、第１ハードマスクと第２ハードマスクとをマスクとして利用して、ワード線領域内の絶縁材料層の上部をエッチバックすることによって、能動領域のゲート領域内のひれ状構造の上部を露出させ、その後、ゲート領域内のひれ状構造の上部の側壁を等方性エッチングし、第１ハードマスクと第２ハードマスクとを除去し、最後に、ゲート材料層によってワード線領域を埋め込むとともにゲート領域を被覆して、ワード線を形成する工程からなる。
【発明の効果】
【０００８】
本発明の自己整合式ＦｉｎＦＥＴ装置において、能動領域のひれ状構造は従来の技術よりも細く形成されているため、素子面積を縮小するとともに、集積度を高めることができる。制御ゲートと能動領域のひれ状構造とは３つの面で接続しているので、高い電流利得（on-current gain）が得られる。その上、ビット線とソース／ドレインとの接触は、影響を受けずに良好である。
【発明を実施するための最良の形態】
【０００９】
かかる方法の特徴を詳述するために、具体的な実施例を挙げ、図示を参照して以下に説明する。
【００１０】
図１〜図１０を参照する。図１〜図１０は、本発明の自己整合式ＦｉｎＦＥＴ装置の製作方法の実施形態を示す模式図である。まず、図１に示すように、まず、半導体基板１０が設けられる。半導体基板１０は、例えばシリコン、ゲルマニウム、炭素シリコン（carbon-silicon）、ＳＯＩ（シリコン・オン・インシュレータ）、ＳＧＯＩ（シリコン・ゲルマニウム・オン・インシュレータ）、化合物半導体、多層半導体またはこれらの組み合わせであり得る。次に、半導体基板１０の上に、パターンを有するハードマスク１２が形成される。ハードマスク１２は、半導体基板１０の上にシリコン窒化物層（例えば、窒化シリコン層）を堆積し、更にマイクロフォトリソグラフィー・エッチングプロセスによって当該シリコン窒化物層にパターンを形成することによって製作され得る。半導体基板１０のハードマスク１２によって覆われる領域は能動領域として規定され、当該能動領域はゲート領域とソース領域とドレイン領域とからなる。上記ゲート領域は、能動領域の中間部上に配置される。また、上記ソース領域とドレイン領域とは、それぞれ、ゲート領域の両側にある能動領域内に配置される。半導体基板１０のハードマスク１２に覆われない領域は、ワード線領域とＳＴＩ（シャロートレンチ絶縁）領域とを含む。
【００１１】
図２を参照する。半導体基板１０のハードマスク１２に覆われない領域に、異方性エッチング（例えば、ドライエッチング）によって下向きに溝１４を形成する（図２には、溝１４の一部を示す）。その結果、半導体基板１０のハードマスク１２によって覆われる領域（換言すれば、能動領域）は、溝１４に囲まれる、ひれ状構造（フィン）１６となる。
【００１２】
図３を参照する。溝１４を埋め込むように絶縁材料層１８が形成される。絶縁材料層１８は、例えばＣＶＤ（化学気相堆積）法によって溝１４内に埋め込まれ、絶縁材料層１８の材料は、例えば酸化物、窒化物または酸窒化物（oxy-nitride）などであり得る。絶縁材料を溝１４に埋め込んでハードマスク１２を被覆した後、更にＣＭＰ（化学機械研磨）法によって絶縁材料層１８の表面を平坦化し、ハードマスク１２を露出させる。
【００１３】
ひれ状のゲートを製作するため、本発明では、ゲート領域の両側の絶縁材料層を一部除去して、ひれ状構造の上部の一部を露出させる。ゲート領域の両側の絶縁材料層を一部除去した後に残された空間は、後にワード線を作製するためのワード線領域とされる。その結果、ワード線は、ゲート構造と交差するように配置され得、その上、当該ワード線は、３つの面で上記ゲート構造と接触するようになる。ゲート領域の絶縁材料層は、例えばエッチング法によって一部除去され得る。詳しく言えば、エッチングによって除去しない部分（例えば、後続のＳＴＩ製作のために残す部分）をハードマスクで覆うとともに、除去予定の部分（換言すれば、ゲート領域の両側にある絶縁材料層の部分）を露出させ、その後、異方性ドライエッチングによってゲート領域の両側の絶縁材料層を一部除去する。ここで利用するハードマスクは、マイクロリソグラフィー・エッチング工程によって形成され得る。詳しく言えば、絶縁材料層１８とハードマスク１２との上にフォトレジスト層（図示せず）が形成され、そして、後の工程にて第２ハードマスクのパターンによって覆われる部分を露出するように、当該フォトレジスト層がパターン化される。なお、エッチバックの工程は、露出された部分の厚さを減少させるように行われ、その結果、露出された部分の高さは、ハードマスク１２の底部と実質的に同じレベルになる。更に、絶縁材料層１８とハードマスク１２との上にハードマスク材料層を全面的に堆積し、表面を平坦化すれば、ハードマスク２０が形成される。このように形成されたハードマスク２０は、ＳＴＩ領域内の絶縁材料層を覆い、当該ＳＴＩ領域を後段のエッチング工程において守る効果がある。
【００１４】
図５を参照する。続いて、ハードマスク１２とハードマスク２０とをエッチングに対するマスクとして利用し、ゲート領域の両側の絶縁材料層の上部（すなわち、ワード線領域内の絶縁材料層１８の上部）をエッチバック（例えば、ドライエッチング）し、それによって、能動領域のゲート領域内のひれ状構造１６の上部を露出させる。ゲート領域内のひれ状構造１６の厚さは、例えば６０ｎｍ、高さは、例えば６０ｎｍであり得るが、これに限定されない。図６を参照する。図６は、図５に示す線分Ｉ−Ｉ’に沿った断面図である。
【００１５】
図７を参照する。次に等方性エッチング（例えば、ウェットエッチング）によってひれ状構造１６の側壁をエッチングし、当該ひれ状構造１６の厚さを減少させれば、図７に示すようなひれ状構造１６ａとなる。例えば、ひれ状構造１６の厚さを６０ｎｍとすれば、等方性エッチングによって両側をそれぞれ略１５ｎｍ掘れば、略３０ｎｍの厚さを有するひれ状構造１６ａが残る。
【００１６】
図８を参照する。次に、ハードマスク１２とハードマスク２０とが除去される。エッチングによって形成された凹部は、ワード線領域２２となる。図９を参照する。ゲート材料層をワード線領域２２内に埋め込んでゲート領域を被覆し、ワード線２４が形成される。そして、これによって、上記ゲート材料層（換言すれば、ワード線）が、ゲート領域内のひれ状構造１６ａの対向する両側と上部とに貼り付く。詳しく言えば、ゲート材料層（例えば、ポリシリコン）を全面的に堆積して、ワード線領域２２の凹部を埋め込むとともに能動領域とＳＴＩ領域とを被覆し、次いで、マイクロリソグラフィー・エッチング工程によってワード線領域内およびゲート領域上にあるゲート材料層以外の部分を除去する。これによって、ゲート領域と交差するようなワード線２４が形成される。最後に、ワード線２４の両側にあるソース領域２６およびドレイン領域２８内に、ソースおよびドレインがそれぞれ形成されて、ＦｉｎＦＥＴ装置が完成する。
【００１７】
図１０を参照する。図１０は、図９に示す線分ＩＩ〜ＩＩ’に沿った断面図である。ひれ状構造１６ａの頂部上には、ワード線２４が形成されている。
【００１８】
本発明の自己整合式ＦｉｎＦＥＴ装置の製作方法は、ＤＲＡＭアレイ（例えば、格子状ディープトレンチキャパシタＤＲＡＭアレイ）の製作に適する。図１１を参照する。図１１は、本発明の方法によって製造されたＦｉｎＦＥＴを有するＤＲＡＭアレイのメモリセルの一部の素子を示す平面図である。ワード線ＷＬ（制御ゲートを含む）と能動領域ＡＡとは交差している。ディープトレンチキャパシタＤＴは、能動領域ＡＡのソース／ドレインと電気的に接続されている。能動領域ＡＡはひれ状であって、能動領域ＡＡとワード線ＷＬとが交差するところには、細いひれ状構造が形成されている（破線参照）。
【００１９】
以上は本発明に好ましい実施例であって、本発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、本発明の精神の下においてなされ、本発明に対して均等の効果を有するものは、いずれも本発明の特許請求の範囲に属するものとする。
【産業上の利用可能性】
【００２０】
本発明は従来の製作手順を変更したのみであり、実施可能である。
【図面の簡単な説明】
【００２１】
【図１】本発明の自己整合式ＦｉｎＦＥＴ装置の製作方法の実施の一形態を示す模式図である。
【図２】本発明の自己整合式ＦｉｎＦＥＴ装置の製作方法の実施の一形態を示す模式図である。
【図３】本発明の自己整合式ＦｉｎＦＥＴ装置の製作方法の実施の一形態を示す模式図である。
【図４】本発明の自己整合式ＦｉｎＦＥＴ装置の製作方法の実施の一形態を示す模式図である。
【図５】本発明の自己整合式ＦｉｎＦＥＴ装置の製作方法の実施の一形態を示す模式図である。
【図６】本発明の自己整合式ＦｉｎＦＥＴ装置の製作方法の実施の一形態を示す模式図である。
【図７】本発明の自己整合式ＦｉｎＦＥＴ装置の製作方法の実施の一形態を示す模式図である。
【図８】本発明の自己整合式ＦｉｎＦＥＴ装置の製作方法の実施の一形態を示す模式図である。
【図９】本発明の自己整合式ＦｉｎＦＥＴ装置の製作方法の実施の一形態を示す模式図である。
【図１０】本発明の自己整合式ＦｉｎＦＥＴ装置の製作方法の実施の一形態を示す模式図である。
【図１１】本発明の作製方法によって作製されたＦｉｎＦＥＴを有するＤＲＡＭアレイのメモリセルの一部素子を示す平面図である。
【符号の説明】
【００２２】
１０          半導体基板
１２          ハードマスク
１４          溝
１６、１６ａ  ひれ状構造
１８          絶縁材料層
２０          ハードマスク
２２          ワード線領域
２４          ワード線
２６、２８    ソース領域／ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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