(57)【要約】本発明は、エレクトロルミネセンス視覚表示部に関し、それぞれが少なくとも１つの基本発光ゾーンによって形成された画素を基板上に行および列のマトリクスに複数配置して形成したエレクトロルミネセンス画素マトリクスと、前述の画素マトリクス上に表示することができる図表および／または英数字データストリームを制御するように設計された第１の制御ブロックと、前述の画素マトリクス上に表示することができる映像データストリームを制御するように設計された第２の制御ブロックと、基準電圧生成部と、を含み、各基本発光ゾーンは、第１の制御ブロックによってアドレス指定される静的メモリに接続され、かつ第２の制御ブロックによってアドレス指定される動的メモリに接続され、第１および第２の制御ブロックは、同一の画素マトリクス上にデータを交互または同時に表示できるように設計されることを特徴とする。【選択図】図１
2021524602.tif 000002
【特許請求の範囲】
【請求項１】
エレクトロルミネセンス表示部（１）であって、
それぞれが少なくとも１つの基本発光ゾーン（２２５、３２５、４２５）によって形成された画素を基板上に行および列のマトリクスに複数配置して形成したエレクトロルミネセンス画素マトリクス（３８）と、
前記画素マトリクス（３８）上に表示できる図表および／または英数字データストリームを制御するように構成された第１の制御ブロック（２）と、
前記画素マトリクス（３８）上に表示でき、周期的にリフレッシュされる映像データストリームを制御するように構成された第２の制御ブロック（３）と、
前記データストリームは、静的で、必要に応じて再プログラムされ得るか、または前記映像データストリームとは独立したリフレッシュ周波数で周期的にリフレッシュされ得ることを識別する、基準電圧生成部（４）と、
を含み、
各基本発光ゾーンは、前記第１の制御ブロック（２）によってアドレス指定される静的メモリに接続され、かつ前記第２の制御ブロック（３）によってアドレス指定される動的メモリに接続され、
前記第１および第２の制御ブロックは、同一の画素マトリクス（３８）上にデータを交互または同時に表示できるように構成される、ことを特徴とするエレクトロルミネセンス表示部（１）。
【請求項２】
前記第１（２）および第２（３）の制御ブロックは、前記画素マトリクス（３８）上に前記映像データストリームのみ、または前記図表および／もしくは英数字データストリームのみ、あるいは前記図表および／もしくは英数字データストリームを前記映像データストリームにオーバーレイできるように構成される、ことを特徴とする請求項１に記載のエレクトロルミネセンス表示部（１）。
【請求項３】
各基本発光ゾーン（２２５、３２５、４２５）は、映像データ用の、動的メモリ、好ましくは静電容量（２１０、３１０、４１０）を含む、ことを特徴とする請求項１又は２に記載のエレクトロルミネセンス表示部（１）。
【請求項４】
各基本発光ゾーン（２２５、３２５、４２５）は、図表および／または英数字データ用の、少なくとも１つの、好ましくは複数の、静的メモリ、好ましくはＳＲＡＭもしくはレジスタ型のものに接続される、ことを特徴とする請求項１〜３のいずれか１項に記載のエレクトロルミネセンス表示部（１）。
【請求項５】
前記第１の制御ブロック（２）は、前記エレクトロルミネセンス画素マトリクス（３８）上に図表および／または英数字データ（１３１）を表示するため、
前記エレクトロルミネセンス画素マトリクス（３８）の前記静的メモリの前記アドレス指定を制御するアドレス指定テーブル（１３２）に向かう、
前記図表および／または英数字データ信号（１３１）と、
水平アドレス指定信号（１３３）と、
行駆動要素（１３７）に向かう、
前記エレクトロルミネセンス画素マトリクス（３８）の前記行の前記アドレス指定を制御するアドレス指定信号（１３４）と、
を送信するように構成される、ことを特徴とする請求項１〜４のいずれか１項に記載のエレクトロルミネセンス表示部（１）。
【請求項６】
前記第２の制御ブロック（３）は、前記エレクトロルミネセンス画素マトリクス（３８）上に映像データストリーム（３１）を表示するため、
前記エレクトロルミネセンス画素マトリクス（３８）の前記列の前記アドレス指定を制御する水平シフトレジスタ（３４）に向かう、前記映像データストリーム（３１）と、
前記エレクトロルミネセンス画素マトリクス（３８）の前記行の前記アドレス指定を制御する行駆動要素（３７）に向かう、制御信号（３２）と、
を送信するように構成される、ことを特徴とする請求項１〜５のいずれか１項に記載のエレクトロルミネセンス表示部（１）。
【請求項７】
前記第１（２）および第２（３）の制御ブロックは、前記第１のブロックが前記第２のブロックよりも発光強度レベルのビットを多数有するように構成される、ことを特徴とする請求項１〜６のいずれか１項に記載のエレクトロルミネセンス表示部（１）。
【請求項８】
前記第１の制御ブロックは、少なくとも８ビットの発光強度レベルで構成され、かつ／または前記第２の制御ブロックは、２〜６ビットの発光強度レベルで構成される、ことを特徴とする請求項１〜７のいずれか１項に記載のエレクトロルミネセンス表示部（１）。
【請求項９】
前記第１の制御ブロック（２）は、前記第２の制御ブロック（３）よりも高いリフレッシュレートを有する、ことを特徴とする請求項１〜８のいずれか１項に記載のエレクトロルミネセンス表示部（１）。
【請求項１０】
前記第１の制御ブロック（２）は、２５Ｈｚ以上、好ましくは、６０Ｈｚ以上、さらにより好ましくは、少なくとも９０Ｈｚのリフレッシュレートを有し、かつ／又は前記第２の制御ブロック（３）は、静的表示用の前記図表および／または英数字データを記憶するためのメモリ部を含む、ことを特徴とする請求項１〜９のいずれか１項に記載のエレクトロルミネセンス表示部（１）。
【請求項１１】
前記第２の制御ブロック（３）は、０Ｈｚ〜１０Ｈｚ、好ましくは０．１Ｈｚ〜１Ｈｚのリフレッシュレートを有する、ことを特徴とする請求項１〜１０のいずれか１項に記載のエレクトロルミネセンス表示部（１）。
【発明の詳細な説明】
【技術分野】
【０００１】
（本発明の技術分野）
本発明は、電子機器の分野、より具体的には、マトリクス表示部の分野に関する。これは、ＬＥＤ、ＯＬＥＤ、または他の任意の種類のマトリクス表示部に関連する。このマトリクス表示部により、画像を動的または静的に表示したり、またはこれら２つの表示種類をオーバーレイしたりすることができる。この二重表示を可能にするために、各副画素の新しい構造を含む。
【背景技術】
【０００２】
（先行技術）
マトリクス表示部システムは、インターフェース上で所望の静的または動的表示の種類に応じて、各副画素に異なる構造を実装することが知られている。
【０００３】
Ｗａｃｙｋ等著の刊行物「超高解像度ＡＭＯＬＥＤ」、ＳＰＩＥ  ８０４２所収、防衛、セキュリティ、および航空電子光学のための表示技術および応用Ｖ、ならびに拡張および合成視覚２０１１、８０４２０Ｂ（ｄｏｉ：１０．１１１７／１２．８８６５２０）では、アナログメモリ型の構造を備えたアクティブマトリクス型の回路について説明している。この型の回路は、映像ソースを表示するために完璧に適している。なぜなら、これらの回路は、情報を失わないために、２５Ｈｚ〜１２５Ｈｚ程度の、周期的なアドレス指定を必要とするからである。一方、この回路では、その構造が動的表示専用であるため、静的表示では過剰な電力消費が発生する。
【０００４】
次に、再び、Ｕｗｅ  Ｖｏｇｅｌ等著の刊行物「バッテリー寿命を延ばすための超低電力ＯＬＥＤマイクロ表示」、ＳＩＤ  ２０１７  Ｄｉｇｅｓｔ所収、ｐ．１１２５〜１１２８では、ＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）型のメモリセルマトリクス回路について説明している。この回路では、画像はメモリマトリクスのメモリに格納され、当該メモリマトリクスの状態は表示されるデータが変化したときにのみ変化する。この型の回路は、定期的に更新する必要がないので、図表型の表示に最適な静的ディスプレイである。その主な利点は、静止画像である、すなわち変化率が低い、さらには映像コントローラを経由せずにマイクロコントローラによってマトリクスを直接アドレス指定できるため、消費電力が少ないことである。
【０００５】
国際公開第２０１４／１０８７４１号では、同一表示部上に動的または静的ソースの表示を生成するための静的モードおよび動的モードの２つをオーバーレイする方法について説明している。表示部は、表示マトリクスに表示するための信号を適応させるためのデータ処理部を含む。データの後処理によりオーバーレイを作成できるが、これは動的表示部に基づいている。その結果、表示部のエネルギー消費は著しく大きいままである。画像をオーバーレイするための別の表示部について、米国特許出願公開第２００２／０９３４７２号明細書に記載されている。
【０００６】
上記を前提として、本発明の１つの目的は、上記の従来技術の欠点を少なくとも部分的に改善することである。静的モードなどについて非常に低消費電力であるだけでなく非常に高品質な動的表示（映像モード）も可能にする表示部を提案する。この表示部は、また、映像モードの画像に（オーバーレイモードにおいて）図表画像を簡単にオーバーレイできるようにする必要もある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】国際公開第２０１４／１０８７４１号
【特許文献２】米国特許出願公開第２００２／０９３４７２号明細書
【非特許文献】
【０００８】
【非特許文献１】Ｗａｃｙｋ等著、「超高解像度ＡＭＯＬＥＤ」、ＳＰＩＥ  ８０４２所収、防衛、セキュリティ、および航空電子光学のための表示技術および応用Ｖ、ならびに拡張および合成視覚２０１１、８０４２０Ｂ（ｄｏｉ：１０．１１１７／１２．８８６５２０）
【非特許文献２】Ｕｗｅ  Ｖｏｇｅｌ等著、「バッテリー寿命を延ばすための超低電力ＯＬＥＤマイクロ表示」、ＳＩＤ  ２０１７  Ｄｉｇｅｓｔ所収、ｐ．１１２５〜１１２８
【発明の概要】
【０００９】
（本発明の目的）
映像モードの画像に図表画像のオーバーレイを可能にする明らかなソリューションの１つは、ＳＲＡＭマトリクス型回路の画面を使用して、適切なリフレッシュレートの映像品質の画像を表示することができるようにメモリをアドレス指定するレベルおよび速度を最適化することであろう。しかしながら、このソリューションには複数の問題がある。特に、高品質の映像画像を表示するには、少なくとも副画素あたり８ビットまたは１０ビットの符号化が必要である。ところが、現在利用可能なＣＭＯＳ技術（２００ｍｍシリコンウェーハ、１３０ｎｍ解像度）では、画素サイズが非常に大きくなってしまう。一例として、Ｖｏｇｅｌ等による上記記事に記載されているような副画素では、わずか４ビットのレベルで１２μｍ×１２μｍと測定され、一方、Ｗａｃｙｋ等による上記刊行物に記載されているようなＡＭＯＬＥＤ画面の副画素では、上記引用によると、現在、４μｍ×４μｍ程度のサイズを有する。
【００１０】
本発明によれば、前述の問題について、２つのアドレス指定モードを有する基本エレクトロルミネセンス発光ゾーンのマトリクスを使用することによって解決する。すなわち、映像型インターフェースを使用する第１のモード（「映像モード」として知られる）であって、好ましくは標準化され、それにより良質な映像画像（通常は８〜１０ビットのグレーレベルおよび３０Ｈｚ〜１２０Ｈｚ、好ましくは６０Ｈｚ〜１２０Ｈｚの良好なリフレッシュレート（リフレッシュ周波数とも呼ばれる）を有する）を表示できるが、当該画像を恒久的なメモリに保持する必要はないモード、およびデータ型インターフェースを使用する第２のモード（「図表モード」と呼ばれる）であって、好ましくは当該画像をメモリに保持することが標準化され（たとえば、ＳＰＩ型）、少数のグレーレベル（たとえば、副画素あたり１ビットまたは２ビット）のみを必要とし、かつメモリに格納した当該画像について、単独で表示するか、映像インターフェースによって表示部に入力された映像画像とオーバーレイするかのいずれかをも識別するモードである。「グレーレベル」という表現は、ここでは、発光色に関係なく、基本エレクトロルミネセンス発光ゾーンによる発光強度レベルを示すことに留意されたい。各基本エレクトロルミネセンス発光ゾーンは、１副画素または１画素であり得る。各基本エレクトロルミネセンス発光ゾーンは、２つの独立したメモリを有する。すなわち、図表データ用のＳＲＡＭ型の有利な静的メモリと、映像ストリームからのデータ用の動的なアナログメモリと、である。動的メモリは、静電容量の可能性がある。
【００１１】
映像モードの場合、データは同期データであり、周期的にリフレッシュ（更新）される。当該リフレッシュは、通常、クロックによって制御される。
【００１２】
図表モードの場合、画像は静的であり、必要に応じて再プログラム（つまり更新）することができるか（つまり、新しいデータを静的メモリに保存後、静的メモリの内容を変更する場合にのみ、新しいデータを送信することによって各基本発光ゾーンを更新する可能性がある。）、または周期的に更新できる。最初の場合では、クロックに依存しない非同期データに関係し、二番目の場合では、同期データに関係する可能性がある。
【００１３】
図表画像を周期的にリフレッシュするときに、画像をリフレッシュする速度は、低い、特に、０．１Ｈｚより低い（または０Ｈｚでさえある）可能性があり、有利には、０．１Ｈｚ〜１Ｈｚ程度であるが、１０Ｈｚより高い周波数に達する可能性もある。図表データの更新中に、一部の基本発光ゾーンは、この更新されるデータを、新しく保存するデータによって置き換える以前のデータと同一であっても、すべての静的メモリに同時に保存する。リフレッシュ周波数は、固定または可変である。図表データをリフレッシュする周波数は、映像データのそれから独立し、有利には低いが、高くなる可能性もある。
【００１４】
本発明の目的は、エレクトロルミネセンス表示部であって、
それぞれが少なくとも１つの基本発光ゾーンによって形成された画素を基板上に行および列のマトリクスに複数配置して形成したエレクトロルミネセンス画素マトリクスと、
前述の画素の静的メモリを使用することによって、前述の画素マトリクス上に表示できる図表および／または英数字データストリームを制御するように構成された第１の制御ブロックと、
前述の画素の動的メモリを使用することによって、前述の画素マトリクス上に表示できる映像データストリームを制御するように構成された第２の制御ブロックと、
基準電圧生成部と、
を含み、
各基本発光ゾーンは、前述の第１の制御ブロックによってアドレス指定される前述の静的メモリに接続され、かつ前述の第２の制御ブロックによってアドレス指定される前述の動的メモリに接続され、
前述の第１および第２の制御ブロックは、同一の画素マトリクス上にデータを交互または同時に表示できるように構成される、ことを特徴とする。
【００１５】
前述の第１および第２の制御ブロックは、前述の画素マトリクス上に前述の映像データストリームのみ、または前述の図表および／もしくは英数字データストリームのみ、あるいは前述の図表および／もしくは英数字データストリームを前述の映像データストリーム上にオーバーレイできるように構成される。
【００１６】
前述の第１の制御ブロックは、前述の画素の静的メモリのマトリクスに向かう画像を、例えば、「選択」行および「データ」列の第１のシステムを介して、送信するように構成される。
【００１７】
第１の制御ブロックは、クロックを含むか、またはクロックによって制御される可能性がある。
【００１８】
前述の第２の制御ブロックは、前述のエレクトロルミネセンス画素マトリクス上に前述の映像データストリームを表示するため、前述のエレクトロルミネセンス画素マトリクスのこの目的のために設けられた列のアドレス指定のための前述のシステムを制御する水平シフトレジスタに向かう、映像データストリームと、前述のエレクトロルミネセンス画素マトリクスのこの目的のために設けられた行のアドレス指定のための前述のシステムを制御する行駆動要素に向かう、命令信号と、を送信するように構成される。
【００１９】
第２の制御ブロックは、クロックを含むか、またはクロックによって制御されなければならない。映像データストリームは、同期データストリームだからである。
【００２０】
本発明によると、各基本発光ゾーンは、動的メモリ、好ましくは静電容量を映像データ用に含む。各基本発光ゾーンは、少なくとも１つ、好ましくは複数（例えば、２もしくは３）の、静的メモリ、好ましくはＳＲＡＭ型のものと、静的表示もしくは低リフレッシュレートおよび／または少数の強度レベル用に接続する。データは、図表および／もしくは英数字データ、静止画像または動的メモリを経由する映像データより低い時間および／もしくは視覚的解像度を有する映像データの可能性がある。
【００２１】
本発明の好ましい表示部では、第１および第２の制御ブロックについて、第１の制御ブロックの発光強度レベルのビット数は、第２の制御ブロックより少なくなるように構成する。有利には、第１の制御ブロックの発光強度レベルを３〜８ビットとなるように構成し、かつ／または第２の制御ブロックの発光強度レベルを少なくとも８ビットとなるように構成する。例えば、第２の制御ブロックの発光強度レベルを１０、１２ビットで、または１４ビットでさえも構成する可能性がある。有利には、第２の制御ブロックは、前述の第１の制御ブロックよりも高いリフレッシュレートを有する。前述のリフレッシュレートは、好ましくは少なくとも２５Ｈｚ、より好ましくは少なくとも３０Ｈｚ、さらにより好ましくは少なくとも６０Ｈｚ、最適には少なくとも９０Ｈｚであり、かつ／または第２の制御ブロックは静的表示のための図表および／もしくは英数字データを格納するためのメモリ部を含む。
【図面の簡単な説明】
【００２２】
本発明について、非限定的な例としてのみ与えた添付の図面を参照して、以下に説明する。
【図１】映像ストリームおよび／または図表データの表示のための装置を示す表示要素の構造の概観図である。
【図２ａ】映像ストリームを表示するための装置を示す表示要素の構造の概観図である。
【図２ｂ】図表データを表示するための装置を示す表示要素の構造の概観図である。
【図３】第１の実施形態の１副画素の配線図を表したものである。
【図４】第２の実施形態の１副画素の配線図を表したものである。
【図５】第３の実施形態の１副画素の配線図を表したものである。
【図６】画素回路の入力Ｓ１〜Ｓ４に適用する発光時間の制御信号のタイミングチャートである。
【図７】別の実施形態を有する１副画素の配線図を表したものである。
【００２３】
以下の参照数字を、本明細書内で使用する。
【表１】
2021524602.tif 000003
2021524602.tif 000004
2021524602.tif 000005
【発明を実施するための形態】
【００２４】
（詳細な説明）
図１は、エレクトロルミネセンス基本発光ゾーンの単一マトリクスに実装された２つの異なる表示モードに関するもので、図１内に参照３８を含む。それは、特に、ＯＬＥＤ型の画素マトリクスに関係する可能性があり、本説明は、この場合を参照する。本発明は、当然、無機半導体または発光ダイオード（ＬＥＤ）を使用するエレクトロルミネセンス画素マトリクスにも適用され得る。単色エレクトロルミネセンス画面の画素マトリクスの場合、各基本発光ゾーンは、一般に、１画素に対応する。カラー画面の場合、各画素は複数の個別にアドレス指定できる副画素に分解され、次に、それらの副画素が基本発光ゾーンに対応する。
【００２５】
図１では、２つの別個の画像チャネル、すなわち、映像（デジタルデータの入力ストリームを伴う）と呼ばれるチャネルおよび図表（デジタルデータの入力ストリームを含む）と呼ばれるデータチャネルを備えた、本発明に係る装置１の構造の概観図について説明する。２つのチャネルは、画素内でのみ接続されている。映像および図表チャネルのそれぞれには、独自のアドレス指定システムおよび、基本発光ゾーンにおける別個の配線がある。前述の構造では、定常電流で各基本発光ゾーン（すなわち、各ＯＬＥＤ副画素）を制御するように設計するが、わずかな変更（図には示さない）によって、同一のことを電圧制御にも適用し得る。映像チャネルでは、各基本発光ゾーンの入力デジタル映像信号について、カウンタ、電流源、基準電圧発生器、および必要に応じて、列の比較器に関連付けられた補正テーブルを含むシステムによって、グレーレベルに対応するアナログ信号に変換する。このようにして得られたアナログ映像信号を、基本発光ゾーンに関連付けられた動的メモリに一時的に格納する。図表データチャネルは、ＳＲＡＭ型のメモリに対する書き込み手順を（および必要に応じて読み取りも）介して、ＳＲＡＭ型の直接アクセスデジタルライブメモリマトリクスをアドレス指定する。
【００２６】
より具体的には、表示部の映像ブロックは、カウンタ（例えば、８ビット）と、カウンタの値を映像データと比較する各列の端にある比較器と、を備える。それと同時に、カウンタは、重み付け電流源（すなわち、基準電圧発生器）のシステムを供給する。カウンタの値および映像データの値が等しい場合、基準電圧発生器の基準電圧は、最初に列のバッファメモリに転送され、次のサイクル中に列を介して基本発光ゾーンに転送される。カウンタおよび基準電圧発生器の間に、非線形補正（ガンマ係数）を適用するための変換テーブルが存在する可能性がある。この場合、基準電圧発生器のビット数を増やすと有用な場合がある。
【００２７】
基準電圧発生器は、入力に印加された値に比例する電流を基本発光ゾーンに導入する電圧を生成する。
【００２８】
図２ａは、エレクトロルミネセンス画素マトリクス３８上に映像ストリーム３１を表示するための映像チャネルの回路を示す。この図は、当該表示モードでは使用しない制御ブロック２として知られる第１のブロックを示しており、その動作については、第２の表示モードに関連して後述する。第２のブロック３によって、画素マトリクス３８上に表示するまでの映像ストリーム３１を管理することが可能となる。デジタルデータストリームである映像ストリーム３１は、水平シフトレジスタであるデマルチプレクサ３４に向かい、次にデジタル比較器３５（ここでアナログデータストリームを生成する）に向かい、次にサンプリングおよびメンテナンス回路３６に向かい、そして最後に画素マトリクス３８の垂直ゲートに向かって送信される。第２のブロック３において、制御信号３２は、画素マトリクス３８の水平線上に順序を与える行駆動要素３７（通常は、垂直シフトレジスタまたはデマルチプレクサ）に供給できるようにするシーケンサ３３に送信される。
【００２９】
基準電圧生成部４は、基準電圧を生成する。基準電圧生成部４は、信号４５をルックアップテーブル４２（頭字語「ＬＵＴ」で知られる）に送信する８ビットのカウンタモジュール４１を含む。ルックアップテーブル４２は、非線形符号化が可能となるので、任意ではあるが推奨する。ルックアップテーブル４２から得られる値を、１０ビットで符号化された基準電圧発生器４４に向けて送信する。基準電圧発生器４４は、１０ビットで重み付けした電流源４３を提供するための別の入力を含む。基準電圧発生器４４の出力基準電圧４７は、第２の制御ブロック３のサンプリングおよびメンテナンス回路３６に供給される。
【００３０】
図１に関連する動作は、デジタル比較器アセンブリ３５、カウンタ４１、ルックアップテーブル４２（任意）、および基準電圧発生器４４によってそれぞれの列の端でアナログ信号に変換してから画素マトリクス３８に送信されるデジタル映像データストリーム３１に基づく。このストリーム種は、瞬時に表示するために迅速な処理を必要とする。映像ストリーム３１は、画素マトリクス３８の各画素に対して表示すべき情報をアドレス指定するために、デマルチプレクサ３４によって分解される。シーケンサ３３は、垂直シフトレジスタ３７に対して各画素上に情報を表示するための順序を送信する。当該順序は、以下の種類の可能性がある制御信号３２に基づく。
・画素クロック（ＰＣＬＫ）：画素クロックは画素ごとに変化する。
・水平同期（ＨＳＹＮＣ）：フレームの行が送信されていることを示す特別な信号である。
・垂直同期（ＶＳＹＮＣ）：フレーム全体の転送後に送信される信号である。当該信号は、フレーム全体が送信されたことを示すための手段であることが多い。
【００３１】
図２ｂは、エレクトロルミネセンス画素マトリクス３８上に図表データを表示するための装置１を示す構造の概観図である。当該構造は、上記の第１の制御ブロック２を含み、これは、シリアルデータバス１２１を含み、シリアルデータバス１２１は、既知の方法で、モジュール１２２に向けて送信され、モジュール１２２は、信号を復号するとともに、シグナルプロセッサ１２３に送信可能とされ、シグナルプロセッサ１２３は、信号を復号して画素マトリクス３８の静的メモリに送信後、これらは、メモリ回路で使用される。シグナルプロセッサ１２３は、第１の制御ブロック２の行および列の信号を生成する制御部である。これは、信号発生器またはマイクロコントローラ、あるいはより複雑なシステムの場合はマイクロプロセッサに関係する可能性がある。
【００３２】
本明細書では、特定の実施形態について、エレクトロルミネセンス画素マトリクス３８上での図表および／または英数字データ１３１の表示について説明する。第１の制御ブロック２は、図表および／または英数字データ信号１３１を、第２の制御ブロック３のアドレス指定テーブル１３２に向けて送信する。アドレス指定テーブル１３２は、エレクトロルミネセンス画素マトリクス３８の列のアドレス指定を制御する水平方向のアドレス指定テーブルである。アドレス指定テーブル１３２は、水平アドレス指定信号１３３を受信する。さらに、第２の制御ブロック３は、エレクトロルミネセンス表示部３８の行のアドレス指定を制御する垂直アドレス指定信号１３４を受信する行駆動要素１３７（垂直アドレス指定テーブル）を備える。さらに、画素マトリクス３８は、基準電圧生成部と呼ばれる参照４から来る基準電圧を受け取る。基準電圧生成部４は、基準電圧発生器４４、電流源モジュール４３、および必要に応じて、ＰＷＭ信号発生器１４５と呼ばれるパルス幅変調器を備える。
【００３３】
図２ｂに関連する動作により、低速表示プロセスのデジタル処理が行われ、画素にＳＲＡＭ型メモリが実装される。情報は、第１の制御ブロック２において分解され、そのすべての情報、データ１３１およびアドレス指定１３３、１３４によって、画素マトリクス３８上に図表データを表示することが可能となる。基準電圧１４７（ここでは、Ｖｒｅｆ、Ｖｒｅｆ１およびＶｒｅｆ２）は、基準電圧発生器４４によって生成される。基準電圧１４７は、画素マトリクス３８上のゲートを駆動するトランジスタの電流または出力電圧の値、したがって、画素マトリクス３８上の電流または電圧の値を定義する。したがって、基準電圧は、エレクトロルミネセンス画素マトリクスに共通であり、グレーレベルを定義するための連続信号を提供する。具体的には、前述の電圧により、各画素で、メモリに保存された値の供給および比較を維持することが可能となる。
【００３４】
図１、２ａ、および２ｂは、動的または静的表示の実装モードに対応しており、当該モードを、データストリームの管理、つまり画素マトリクス上に表示される情報のリフレッシュ周波数によって区別する。本発明に係る表示部の構造では、同一の画素マトリクス３８上に前述の２つの機能をまとめる。
【００３５】
画素マトリクス３８の構造は、水平および垂直に整列された複数の画素を含む。この実施形態では、各画素は、基本発光ゾーンとして４つの副画素を含み、当該副画素は、主に赤、緑、および青で、第４の副画素は、白または他の任意の色における補色であり得る。明らかに、画素あたり３つの副画素のみを提供してもよいし、または各画素にただ１つの基本発光ゾーンを形成するように提供してもよい。
【００３６】
上記に示したように、各基本エレクトロルミネセンス発光ゾーンには、図表データ用の静的メモリ、および映像ストリームからのデータ用の動的メモリの２つの独立したメモリがある。図３、４、５、および７は、基本エレクトロルミネセンス発光ゾーンにおける回路の実施形態を示し、その構造および動作について、特に静的または動的な型のメモリ部に関連して、以下でより詳細に説明する。
【００３７】
図３は、第１の実施形態に係る、１つの基本発光ゾーン２９０（副画素であり得る）のみの配線図２００を示す。回路は３つの部分を含み、１つは動的部分２７０、もう１つは静的部分２８０、さらに副画素２９０上への表示部分である。
【００３８】
回路の動的部分２７０は、アナログ映像ストリーム３１、およびシーケンサ３３からの選択電圧４７がトランジスタＳＷ１  ２０５のゲートに到達することを含む。トランジスタ２０５の陰極により、コンデンサ２１０ならびにトランジスタＴＡＮＡ１  ２１５のゲートが供給される。トランジスタＴＡＮＡ１  ２１５の陽極は、電圧ＶＡＮＡに接続する。トランジスタＴＡＮＡ１  ２１５の陰極は、表示副画素２９０に接続される。当該副画素は、ＯＬＥＤ要素２２５に接続されるトランジスタＳＷ２  ２２０から成る。また、トランジスタＳＷ２  ２２０自体は任意であり、例えば、ＯＬＥＤ要素２２５の発光を変調することが可能となる。
【００３９】
回路の静的部分２８０（図３の点線の丸で囲んだ部分）は、図表データの表示用であり、トランジスタＴＡＮＡ２  ２３５、それと直列のトランジスタＳＷ３  ２４５、さらに並列のＴＡＮＡ３  ２４０、それと直列のトランジスタＳＷ４  ２５０から成る。ＴＡＮＡ２  ２３５およびＴＡＮＡ３  ２４０の陽極は、ＴＡＮＡ１  ２１５の陽極に接続し、ＳＷ３  ２４５およびＳＷ４  ２５０の陰極は、ＳＷ２  ２２０か、またはＴＡＮＡ１  ２１５の陰極に接続する（ＳＷ２は任意であり、必要ない場合）。ＴＡＮＡ２  ２３５およびＴＡＮＡ３  ２４０の各ゲートは、基準電圧Ｖｒｅｆ  １４７に接続される。２つのトランジスタＳＷ３  ２４５およびＳＷ４  ２５０  の各ゲートは、ＳＲＡＭセル型メモリ機能２５５、２６０によって制御する。メモリセルは通常、６トランジスタ型である。図では、ＢＬ（「ビットライン」）およびＷＬ（「ワードライン」）入力のみを使用し、それぞれに、行アドレス指定信号１３４（垂直アドレス指定信号）およびデータ線１３１が供給される。メモリのプログラムは、各ＳＲＡＭセルのＢＬ列に、デジタル信号「０」または「１」を確立し、その反対のデジタル信号「１」または「０」をＢＬＢ（「ビットラインバー」）列に確立することによって実行され、続いて、ＷＬ信号上に、一般に正のパルス信号が、ＳＲＡＭ型セルのメモリにＢＬおよびＢＬＢ信号を保存するように到達する。
【００４０】
図３の回路を、３つの異なる方法で使用できる。第１の使用法は映像モードであり、本質的に動的部分２７０を含む。すなわち、メモリのマトリクス内のあらゆる場所を０レベルに設定し、データを映像インターフェースによってのみ送信する。言い換えれば、画素を映像データチャネルによってのみ制御する。映像ストリーム３１を、ＳＷ１  ２０５の陽極に供給する。トランジスタは、電圧Ｖｓｅｌｅｃｔが表示副画素２９０のスイッチオンを許可するときにのみ導通する。コンデンサＣＳ２１０は、任意であるが、強く推奨する。すなわち、ＴＡＮＡ１  ２１５の端子に供給する際、経時中の電圧過負荷ならびに維持の制限が可能となり、したがって、動的メモリとして機能する。これは、コンデンサ２１０をＴＡＮＡ１  ２１５の搬送能力によって動作的に置換し得る場合に、特に映像ストリームのリフレッシュ周波数が十分に高い場合にのみ、発生することであろう。映像動作モードで供給されない静的部分２８０では、電流は流れない。
【００４１】
第２の使用法は、図表モードであり、本質的に静的部分２８０を含む。ＳＲＡＭセル２５５、２６０のメモリ機能により、トランジスタＳＷ３  ２４５およびＳＷ４  ２５０の開閉を維持することが可能となる。ＳＷ３およびＳＷ４を制御して開くことにより、基準電圧Ｖｒｅｆ  １４７は、ＯＬＥＤ要素２２５まで通過できる。並列のＴＡＮＡ２  ２３５およびＴＡＮＡ３  ２４０は、２ビットでアナログデジタル変換器の機能を有する。当該変換器は、以下の４つのモードが可能である。
【００４２】
（モード００）
２つのトランジスタＳＷ３  ２４５およびＳＷ４  ２５０は導通せず、回路内の電流移動は０である。上述したような、純粋な動的モードである。
（モード０１）
トランジスタＳＷ４  ２５０が導通し、相対電流が副画素２９０の表示に送られる。
（モード１０）
トランジスタＳＷ３  ２４５が導通し、相対電流が副画素２９０の表示に送られる。
（モード１１）
トランジスタＳＷ３  ２４５およびＳＷ４  ２５０は導通し、相対電流は副画素２９０の表示に送られる。
【００４３】
第３の使用法は、オーバーレイと呼ばれる混合モードであり、動的チャネル２７０による映像信号および静的部分２８０による図表信号の両方を印加する。したがって、ＯＬＥＤの電流は両信号のオーバーレイに対応する。副画素２９０の表示を、ＳＷ３  ２４５と直列のＴＡＮＡ２  ２３５、およびＳＷ４  ２５０と直列のＴＡＮＡ３  ２４０、ならびにＴＡＮＡ１  ２１５によって形成する変換器によって制御する。
【００４４】
図３に示す図は、２つのＳＲＡＭ型メモリセル２５５、２６０を使用した、図表部分について４つのレベル（２ビット）を備えたディスプレイの有利な実施形態を提案する。これは、追加のメモリセル（たとえば、３、４、または５つのＳＲＡＭセル）を含むことによって、アナログデジタル変換器のビット数、したがって可能なモード数の容量を増強することができる。
【００４５】
上記に示した構造は、ＯＬＥＤ２２５に定常電流を供給するように設計されているが、わずかな変更を加えることで、電圧供給にも同様に適用できる。
【００４６】
図４は、副画素の１つにおける配置の第２の実施形態３００について説明する。回路は３つの部分を含み、第１は動的部分３７０、第２は静的部分３８０、第３は副画素３９０上への表示部分である。動的部分３７０は、トランジスタＳＷ１  ３０５の陽極へのアナログ映像信号３１の到達および、ゲートへの行選択電圧４７の到達を含む。トランジスタ３０５の陰極は、コンデンサ３１０（動的メモリとして作用する）、および他のトランジスタＴＡＮＡ  ３１５のゲートを供給する。トランジスタＴＡＮＡ  ３１５の陽極は、電圧ＶＡＮＡに接続される。トランジスタＴＡＮＡ  ３１５の陰極は、副画素３９０の表示に接続される。副画素３９０の表示は、ＯＬＥＤ要素３２５を含むアセンブリに接続されたトランジスタＳＷ２  ３２０（任意）を含む。
【００４７】
静的部分３８０（図４の点線の丸で囲んだ部分）は、２つのトランジスタＳＷ３  ３４５およびＳＷ４  ３５０から成り、それらは陰極によりトランジスタＳＷ１  ３０５の陰極に接続する。両トランジスタの陽極は、それぞれ個別に基準電圧１４７のＶｒｅｆ１およびＶｒｅｆ２に接続する。２つのトランジスタＳＷ３およびＳＷ４の各ゲートを、ＳＲＡＭセル３５５、３６０の型のメモリ機能により制御する。メモリセルは、６トランジスタまたはそれ以上の型である。図３、４、５、および７では、ＢＬ（「ビットライン」）およびＷＬ（「ワードライン」）入力を、それぞれ、行アドレス１３４およびデータ線１３１によって供給する。
【００４８】
ＳＲＡＭセル３５５、３６０の出力により、トランジスタ３４５および３５０のそれぞれを導電させ、所定電圧ＶｒｅｆをＯＬＥＤ用電流源であるＴＡＮＡ  ３１５のゲートに印加することができる。特定の電流源は必要ないが、レベルごとに１つ（第１の実施形態のようにビットごとではなく）のＳＲＡＭセルを備える必要がある。これについて以下の表に、４つの電流源の場合を示す：基準電圧Ｖｒｅｆ１およびＶｒｅｆ２は、トランジスタＳＷ３  ３４５およびＳＷ４  ３５０が導通している場合に、トランジスタＴＡＮＡに印加される。
【表２】
2021524602.tif 000006
【００４９】
図４の回路は、３つの異なる方法で使用できる。第１の使用モードによれば、回路の動的部分３７０のみが使用される。映像ストリーム３１は、ＳＷ１  ３０５の陽極に供給される。トランジスタは、電圧Ｖｓｅｌｅｃｔが、表示部分３９０のスイッチオンを許可するときにのみ導通する。コンデンサＣＳ  ３１０によって、ＴＡＮＡ  ３１５のゲート供給の際、経時中の電圧維持が可能となる。静的部分３８０に供給はされず、いかなる電圧も伝わらない。第２の使用モードによれば、回路の静的部分３８０のみを使用する。ＳＲＡＭセル３５５、３６０のメモリ機能により、トランジスタＳＷ３  ３４５およびＳＷ４  ３５０の開閉を維持することが可能となる。
【００５０】
回路内に存在するメモリセルの数にしたがって、例えば、上記の表に示すように、表示部分３９０は、ＴＡＮＡ  ３１５に印加される種々の電圧に応じて動作する。
【００５１】
この使用モードにおいて、トランジスタＴＡＮＡのゲートの電圧状態は、必ずしも既知でなく、ハイインピーダンスの場合にある可能性もある。その場合、トランジスタは、遮断されたままである。この問題を克服するために、出願人は、トランジスタＴＡＮＡを初期化するために、電圧Ｖｓｅｌｅｃｔを使用することを提案する。この場合、図表モードの場合に限り、電圧Ｖｓｅｌｅｃｔを、シーケンサ３３によって制御するだけでなく、基準電圧生成部４からも生成する。
【００５２】
電圧Ｖｓｅｌｅｃｔ信号により、メモリセルの各書き込み前にトランジスタＴＡＮＡを再初期化可能とする。
【００５３】
第３の使用モードは、オーバーレイと呼ばれる混合モードであり、これは、回路の静的部分３８０および動的部分３７０の両方を含む。副画素３９０の表示をＴＡＮＡ  ３１５によって形成した変換器によって制御する。この場合、表示部分３９０を、映像信号３１および様々なメモリセル３５５、３６０からのストリームの双方が通過できる。
【００５４】
上記に示したように、ここでの回路は、副画素３９０の表示を電流によって制御するものとして説明したが、それらの回路を電圧によって制御することも軽微な修正により、可能である。
【００５５】
図５は、４ビットのグレーレベルを有する特定の場合について、副画素の１つにおける回路の配置の第３の実施形態４００を説明する。この回路は、３つの部分、すなわち、動的表示のための第１の部分４７０、静的表示のための第２の部分４８０、および副画素４９０上に表示するための第３の部分を含む。動的部分４７０は、トランジスタＳＷ２  ４０５の陽極へのアナログ映像信号３１の到達および、ゲートへの行選択電圧４７の到達を含む。トランジスタ４０５の陰極は、コンデンサ４１０（動的メモリとして作用する）、およびトランジスタＴＡＮＡ  ４１５のゲートを供給する。トランジスタＴＡＮＡ  ４１５の陽極は、電圧ＶＡＮＡに接続される。トランジスタＴＡＮＡ  ４１５の陰極は、副画素４９０の表示に接続される。副画素４９０の表示は、ＯＬＥＤ要素４２５に接続されたトランジスタＳＷ２  ４２０から成る。静的部分４８０（図５の点線の丸で囲んだ部分）は、陰極がトランジスタＴＡＮＡ  ４１５のゲートに接続したトランジスタＳＷ１  ４３５から成る。トランジスタＳＷ１  ４３５の陽極は、基準電圧Ｖｒｅｆ  １４７に接続される。トランジスタＳＷ１  ４３５のゲートを、並列に配置したトランジスタ４４０、４４５、４５０、４５５、４６０の陽極からの５つの信号により制御する。
【００５６】
この実施形態では、４ビットのグレーレベルを含む一例として、４つの制御信号（１４６）のＳ１、Ｓ２、Ｓ３、Ｓ４により、４つのトランジスタ４４０、４４５、４５０、４５５のゲートを制御し、その陽極にそれぞれ配置したメモリセル４４１、４４６、４５１、４５６からのデータをＳＷ１  ４３５のゲートに向かって送信することができる。第５のトランジスタ４６０は、陰極をＳＷ１  ４３５のゲートに接続し、陽極のアナログ電源ＶＡＮＡおよびゲートの信号Ｖｒｅｓｅｔを含む。メモリセルは、６トランジスタまたはそれ以上を備えた型であり得る。表示部４８０のＯＬＥＤ要素４２５は、たった１つの輝度レベルで動作し、したがって、グレーレベルが生成されるよう発光時間を制御する。
【００５７】
図５の回路は、３つの異なる方法で使用できる。第１の使用モードによれば、回路の動的部分４７０のみを使用する。映像ストリーム３１は、ＳＷ１  ４０５の陽極に供給される。トランジスタは、電圧Ｖｓｅｌｅｃｔ（モジュール３３から来る）が、表示部分４９０のスイッチオンを許可するときにのみ導通する。コンデンサＣＳ  ４１０によって、ＴＡＮＡ  ４１５のゲート供給の際、経時中の電圧維持が可能となる。静的部分４８０は、信号Ｓ１、Ｓ２、Ｓ３、およびＳ４を論理レベルの１のとき送信するので、メモリセルのレベルは、コンデンサＣＳ  ４１０のサンプリング静電容量の電圧、したがって、映像信号３１には影響しない。
【００５８】
第２の使用モードによれば、回路の静的部分４８０のみを使用する。メモリセル４４１、４４６、４５１、４５６の書き込みは、完全にランダムに行われる。表示部分４９０での目に見えるちらつきの影響を防ぐために、信号のリフレッシュ周波数は、８５Ｈｚより高く、または１２ミリ秒より短くなければならない。メモリセルの書き込み時間および発光に関する干渉を制限するために、１２０Ｈｚ付近のさらに高い周波数を使用することが好ましい。この使用モードにおいて、トランジスタＴＡＮＡのゲートの電圧状態は、必ずしも既知でなく、ハイインピーダンスの場合にある可能性もある。その場合、トランジスタは、遮断されたままである。この問題を克服するために、出願人は、トランジスタＴＡＮＡを初期化するために、電圧Ｖｓｅｌｅｃｔを使用することを提案する。この場合、図表モードの場合に限り、電圧Ｖｓｅｌｅｃｔを、シーケンサ３３によって制御するだけでなく、基準電圧（１４７）生成部４４からも生成する。
【００５９】
電圧Ｖｓｅｌｅｃｔ信号により、メモリセルの各書き込み前にトランジスタＴＡＮＡを再初期化可能とする。
【００６０】
第３の使用モードは、オーバーレイと呼ばれる混合モードであり、これは、回路の静的部分４８０よび動的部分４７０の両方を含む。動的部分４７０は、映像信号３１をサンプリング静電容量ＣＳ  ４１０に送信する。静電容量の電圧レベルは、メモリセル４４１、４４６、４５１、４５６からのデータによって強制設定される可能性があり、そのときは動的部分４７０の映像ストリーム３１上に静的部分４８０の表示を強制的に行うことになる。電圧Ｖｓｅｌｅｃｔは、垂直シフトレジスタ３７を介してシーケンサ３３の信号の特徴を備える。
【００６１】
図６は、２者間の導通をトランジスタＴＡＮＡに遮断させる画素回路の入力Ｓ１〜Ｓ４に適用する発光時間の制御信号１４６についてのタイミングチャートの一例を示す。４つの制御信号（１４６）のＳ１、Ｓ２、Ｓ３、Ｓ４によって変調する４ビットのグレーレベルを含む。タイミングチャートは、制御信号Ｓ１、Ｓ２、Ｓ３、Ｓ４をグレーレベルのビットごとに示す。Ｓ１によって生成される発光時間は、第１のグレーレベルに対応し、Ｓ２はグレーレベルの第２ビット、そしてＳ４までのグレーレベルに対応する。Ｓ１、Ｓ２、Ｓ３、およびＳ４が全て１の場合、最大輝度に達する。Ｔ／Ｔｄ比を介して輝度を変更する手段を追加できる。すなわち、グレーレベルは１のままで、Ｓ１、Ｓ２、Ｓ３、Ｓ４について制御する制御信号１４６を、基準電圧生成部４によって、より具体的には、パルス幅変調（略称ＰＷＭ）型の信号発生器１４５によって生成する。
【００６２】
図６は、電圧Ｖｓｅｌｅｃｔの信号も示す。実際、変調信号により、各メモリセル内に書き込む前に、ＴＡＮＡのゲート信号を再初期化することが可能となる。この信号を、最後の２つの実施形態に適用する。
【００６３】
示した図は、有利な実施形態を提案するが、それは、グレーレベルの数を増やすために追加のメモリセルを含む可能性がある。
【００６４】
図７は、第１の実施形態の変形５００を示すが、３つの実施形態において実施することができる。当該変形は、各実施形態において、ＳＷ２のゲートに接続したメモリセル５０５を追加することからなる。電圧または電流におけるＯＬＥＤの分極モードに関係なく、またＳＲＡＭ型のメモリを実装する実施形態に関係なく、前述のメモリセルによって、画素の映像データをオフにして、画素上に図表チャネルのみを残すことが可能となる。この変更により、オーバーレイモードの実装が容易になる。すべての実施形態は、基準電圧生成部４によって理想的に生成される基準電圧または強度４７を利用する。当該基準強度または電圧を、電源またはアナログデジタル変換器の電圧を介して局所的に生成することが可能である。この選択には、基準電圧を構築するための電気要素を各副画素アセンブリに統合することが含まれる。
【００６５】
すべての実施形態において、ＯＬＥＤ電流駆動を使用する。電圧駆動の場合、ＰＭＯＳ型で示したすべてのトランジスタをＮＭＯＳトランジスタに置き換える必要がある。
【００６６】
電圧ＶＡＮＡは、通常、１．０Ｖ〜３．３Ｖ（例えば、１．８Ｖ）程度であり、電圧Ｖｃａｔｈは、通常、−２Ｖ〜−９Ｖ（例えば、−８Ｖ）程度である。
【００６７】
画面が映像データと同時に図表データを表示するように構成されている場合、図表データは、優先度（図４に示す実施形態）またはオーバーレイ（図３、５および７に示す実施形態）のいずれかを有し得る。最後の場合では、ＯＬＥＤダイオードの電流はそれらの和となる。
【００６８】
より具体的には、図４に関連して説明した実施形態では、信号Ｖｓｅｌｅｃｔによる画素の書き込み中に、トランジスタＳＷ３およびＳＷ４によって図表データに接続された基準電圧Ｖｒｅｆ１およびＶｒｅｆ２は、ブロック３６によって制御される電圧３０５と平衡化される。書き込み後、トランジスタＳＷ１が開いているため、ＣＳ静電容量に図表値が書き込まれ、映像信号よりも優先される。したがって、この動作モードでは、電圧Ｖｒｅｆ１およびＶｒｅｆ２は変動する可能性が高く、場合によっては、図表表示に目に見える影響をもたらす可能性がある。当該影響について、ブロック３７のインピーダンスがブロック３６よりもはるかに低い場合に最小限に抑えることができる可能性がある。なぜなら、この場合は、Ｖｒｅｆ１およびＶｒｅｆ２による駆動は、映像電圧３０５による駆動よりも優先するからである。
【図１】
2021524602.tif 000007
【図２ａ】
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【図２ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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2021524602.tif 000018
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