(57)【要約】【課題】  フローティングゲート電極の膜厚を厚くすることなく高いカップリング比の実現が可能で、且つ、データ保持特性に優れ、高集積化に適した半導体装置の製造方法を提供する。【解決手段】  半導体基板１上の一部領域に第１絶縁膜６を形成し、第１絶縁膜６の形成領域と非形成領域の間で上面の高さ位置を異ならせた後、ゲート酸化膜７と第１ゲート電極膜８を、第１絶縁膜６の成膜表面の高さ位置より低くなるように前記非形成領域に形成する。そして第２絶縁膜９を堆積後、第１ゲート電極膜８の一部上面が露出するように第２絶縁膜９に対してエッチバックを施す。その後露出された第１ゲート電極膜８に対してエッチバックを施し、第１ゲート電極膜の一部領域に凹部領域１５を形成する。その後、第２絶縁膜９及び第１絶縁膜６をエッチングし、凹部領域１５を完全には充填しない範囲内の膜厚で全面に第３絶縁膜１０を堆積し、第２ゲート電極膜１１を堆積する。【選択図】        図１
2008300703.tif 000002
【特許請求の範囲】
【請求項１】
２つのゲート電極膜が絶縁膜を介して積層したトランジスタ構造を有してなる半導体装置の製造方法であって、
半導体基板上の一部領域に第１絶縁膜を形成して、前記半導体基板上において前記第１絶縁膜の形成領域と非形成領域との間で上面の高さ位置を異ならせる第１工程と、
前記第１工程終了後、ゲート酸化膜と第１ゲート電極膜を、前記第１ゲート電極膜の成膜表面の高さ位置が、前記第１絶縁膜の成膜表面の高さ位置よりも低くなるように前記第１絶縁膜の非形成領域に順次形成する第２工程と、
前記第２工程終了後、全面に第２絶縁膜を堆積する第３工程と、
前記第３工程終了後、前記第１ゲート電極膜の一部上面が露出するように前記第２絶縁膜に対してエッチバックを施す第４工程と、
前記第４工程終了後、露出された前記第１ゲート電極膜に対してエッチバックを施すことで、前記第１ゲート電極膜の一部領域に周囲よりも高さ位置の低い凹部領域を形成する第５工程と、
前記第５工程終了後、前記第１絶縁膜の上面位置が少なくとも前記第１ゲート電極膜の底面位置よりは高い位置となるような範囲内で、前記第２絶縁膜及び前記第１絶縁膜をエッチングする第６工程と、
前記第６工程終了後、前記凹部領域を完全には充填しない範囲内の膜厚で全面に第３絶縁膜を堆積した後、第２ゲート電極膜を全面に堆積する第７工程と、
前記第７工程終了後、前記第２ゲート電極膜をパターニングした後、ソース・ドレイン領域を形成する第８工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第１工程が、
前記半導体基板上にシリコン酸化膜とシリコン窒化膜を順次堆積する工程と、
その後に、パターニングされたフォトレジスト膜を形成した状態で、前記シリコン窒化膜、前記シリコン酸化膜、及び前記半導体基板に対してエッチングを施すことで、前記半導体基板内の所定領域にトレンチ孔を形成する工程と、
その後に、前記トレンチ孔内に前記第１絶縁膜を充填する工程と、
その後に、前記シリコン窒化膜及び前記シリコン酸化膜を除去する工程と、を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２工程が、
前記半導体基板の露出面を熱酸化することで前記ゲート酸化膜を形成した後、全面に前記第１電極膜を堆積する工程と、
その後に、前記第１ゲート電極膜の成膜表面の高さ位置が前記第１絶縁膜の成膜表面の高さ位置よりも低くなるように前記第１ゲート電極膜に対してエッチバックを施す工程と、を有することを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第４工程が、
前記第１ゲート電極膜より上部の前記第１絶縁膜の外側壁に沿って前記第２絶縁膜を残存させて側壁膜を形成するように前記第２絶縁膜に対してエッチバックを施す工程であることを特徴とする請求項１〜請求項３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に２つのゲート電極膜が絶縁膜を介して積層したトランジスタ構造を有してなる半導体装置の製造方法に関する。
【背景技術】
【０００２】
図５は従来の製造方法に係るフローティングゲート電極およびコントロールゲート電極を有する半導体装置（不揮発性半導体記憶装置）の一部の概略断面構造（コントロールゲート電極が形成される延伸方向に平行な面で切断した断面構造）を示す図である。
【０００３】
図５に示される従来の半導体装置５０は、第１絶縁膜が充填されたトレンチ構造６を有する半導体基板１上にゲート酸化膜（トンネル酸化膜）７、フローティングゲート電極（第１ゲート電極膜）８、ＯＮＯ膜１０、及びコントロールゲート電極（第２ゲート電極膜）１１を有する構造である。なお、図５では、第２ゲート電極膜１１の上面に形成される層間絶縁膜等については図示を省略している。
【０００４】
図５に示されるような構造を有する半導体装置５０は、コントロールゲート電極１１に印加する電圧（ゲート電圧）、及び図示されていない不純物拡散層（ソース・ドレイン）間に印加される電圧を制御することにより、フローティングゲート電極８内への電荷の取り込み、放出を行うことで情報の書き込み、消去を行う不揮発性半導体記憶装置である。
【０００５】
ここで、前記の通り、半導体装置５０に対して情報の書き込みを行うに際し、フローティングゲート電極８内に電荷（ホットエレクトロン）の注入を行う。このとき、ソース・ドレイン間の電界によって加速された電子をフローティングゲート電極８内に引き寄せるために、フローティングゲート電極８の電位を上昇させるべく、コントロールゲート電極１１に対して正電圧が印加される。
【０００６】
フローティングゲート電極８に誘起される電圧は、コントロールゲート電極１１に印加される動作電圧と、コントロールゲート電極１１に電圧が印加されたときのフローティングゲート電極８に誘起される電圧の比（以下、「カップリング比」と記載）に依存して決定する。すなわち、コントロールゲート電極１１に対して同一の動作電圧が印加された場合、カップリング比を大きくすればするほど、フローティングゲート電極８に誘起される誘起電圧は大きくなる。従って、カップリング比を大きくすることにより、フローティングゲート電極８に電荷注入を行うために必要なコントロールゲート電極１１に印加すべき動作電圧の大きさを小さくすることができる。
【０００７】
前記のカップリング比は、半導体基板１とフローティングゲート電極８の間の静電容量をＣ１、フローティングゲート電極８とコントロールゲート電極１１の間の静電容量をＣ２とした場合、Ｃ２／（Ｃ１＋Ｃ２）で定義される値である。このカップリング比を大きくするためには、Ｃ１を小さくする、またはＣ２を大きくすることで実現が可能である。
【０００８】
しかしながら、Ｃ１はゲート酸化膜７の膜厚に依存し、Ｃ１を小さくするためにゲート酸化膜７の膜厚を厚くすることは、フローティングゲート電極８に対する電荷の流入、あるいはフローティングゲート電極８からの電荷の脱出を困難にし、書き込み、消去特性が悪化する。このため、Ｃ１を小さくすることは事実上困難である。従って、Ｃ２を大きくすることによりカップリング比を大きくする方法が種々開発されている。例えば、その方法の一つとして、フローティングゲート電極８の膜厚を厚くする方法が考えられる。
【０００９】
フローティング電極８の膜厚を厚くした場合の概略断面構造図を図６に示す。なお、図６は、説明の都合上、図５とは異なり、コントロールゲート電極１１の延伸方向に直交する面で切断した断面構造を図示している。
【００１０】
図６に示される半導体装置５１は、半導体基板１上に複数の不純物拡散領域３１（ソース・ドレイン領域）が離隔形成されており、両拡散領域に挟まれる領域の上部にはゲート酸化膜７、フローティングゲート電極８、ＯＮＯ膜１０、コントロールゲート電極１１が下からこの順に積層形成されている。また、両ゲート電極及び不純物拡散領域３１を覆うように層間絶縁膜３４が形成されており、この層間絶縁膜３４の上部に配線３６が形成されている。そして、不純物拡散領域３１の上部領域において層間絶縁膜３４を貫通するコンタクトプラグ３５が形成されており、このコンタクトプラグ３５によって配線３６と不純物拡散領域３１との電気的接続が確保されている。なお、両ゲート電極の側壁部分には絶縁膜３２、３３が形成されている。
【００１１】
図６に示されるように、フローティングゲート電極８の膜厚を十分厚くした場合、半導体基板１の基板面とコントロールゲート電極１１の成膜面との高さ位置が大きく相違する。このため、図６に示されるように、配線３６と不純物拡散領域３１との電気的接続を確保するためのコンタクトプラグ３５を形成するに際し、層間絶縁膜３４に対して深いコンタクトホールを形成する必要が生じる。
【００１２】
コンタクトホールは、基板面に対して完全に垂直な方向に延伸するような形状ではなく、通常一定の斜度を有して形成される。このため、不純物拡散領域３１と電気的接続を行うに際し、その接触抵抗を十分抑制されるような範囲内の接触面積で不純物拡散領域３１と接触するようなコンタクトプラグを形成するには、配線３６に近い上側の位置のコンタクト径を一定程度大きくする必要が生じる。
【００１３】
このように、配線３６に近い上側の位置においてコンタクトプラグ３５が大きいコンタクト径を有する状況下で、フローティングゲート電極８の膜厚を十分厚くすると、コンタクトプラグ３５とフローティングゲート電極８、並びにコンタクトプラグ３５とコントロールゲート電極１１とが互いに近接して形成されることとなる。このため、コンタクトプラグ３５とフローティングゲート電極８間、あるいはコンタクトプラグ３５とコントロールゲート電極１１間においてショートが発生しやすい状態が生じる。
【００１４】
一方で、このようなショートを回避すべく、あらかじめ十分な離隔距離を確保してゲート電極を形成すると、近年の不揮発性半導体記憶装置の小規模・大容量化の流れに逆行することとなる。
【００１５】
さらに、このような小規模・大容量化の流れを受けて、各素子が微細化を余儀なくされている状況下において、上述のように深いコンタクト孔を形成する場合、仮に半導体基板１の表面に凹凸が存在していれば、フォトリソグラフィ工程で必要となる焦点深度が大きくなり、パターンを形成する上において加工が困難になるという問題も有する。
【００１６】
従って、フローティングゲート電極８の膜厚を厚くすることなく、カップリング比を大きくする方法が必要とされている。ここで、フローティングゲート電極８とコントロールゲート電極１１の間のＯＮＯ膜１０の膜厚を薄くすることにより前記Ｃ２を大きくすることは理論上は可能であるが、当該ＯＮＯ膜１０の電位障壁が低下するため、フローティングゲート電極８に蓄積された電荷が容易にコントロールゲート電極１１に脱出してしまい、データ保持特性が劣化するという問題がある。
【００１７】
これを受けて、従来、フローティングゲート電極８とコントロールゲート電極１１が対向する面積を、フローティングゲート電極８と半導体基板１が対向する面積よりも大きくすることで、カップリング比を大きくする方法が開示されている（例えば、特許文献１〜３参照）。
【００１８】
【特許文献１】特開２００４−１１９７４５号公報
【特許文献２】特開平１０−１９９９９８号公報
【特許文献１】特開平６−２５２４１２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
特許文献１による方法は、フローディングゲート電極８となる第１ゲート電極膜を堆積後、異方性エッチングを行うことで表面をＶ字型にエッチバックし、その後にコントロールゲート電極１１となる第２ゲート電極膜を堆積することで、フローティングゲート電極８とコントロールゲート電極１１との対向面積の増大化を図る方法である。
【００２０】
しかしながら、特許文献１に記載の方法を用いて半導体装置を製造する場合、エッチング前に堆積する第１ゲート電極膜の膜厚が薄いと、フローティングゲート電極８の中央部、すなわちＶ字の谷の部分に位置する第１ゲート電極膜が薄くなり過ぎる懸念がある。従って、第１ゲート電極膜の膜厚を一定程度確保する必要が生じる。かかる場合、上述したようにコントロールゲート電極１１の電極面と半導体基板１の基板面との高さ位置が大きく相違し、図６の場合と同様の問題を招来することとなる。
【００２１】
また、特許文献２による方法は、フローディングゲート電極８となる第１ゲート電極膜の側面にスペーサを形成し、スペーサと第１ゲート電極膜の段差の上に更にゲート電極膜（以下、「第３ゲート電極膜」と記載）を形成して第１ゲート電極膜と一体化することで、フローティングゲート電極８に凹部領域を形成する。その後、ＯＮＯ膜１０を介してコントロールゲート電極１１となる第２ゲート電極膜を形成することで、凹部領域を有するフローティングゲート電極８と、当該凹部領域をＯＮＯ膜１０を介して第２ゲート電極膜が充填されることで形成される凸部領域を有するコントロールゲート電極１１とを対向させて、フローティングゲート電極８とコントロールゲート電極１１との対向面積の増大化を図る方法である。
【００２２】
しかしながら、特許文献２に記載の方法を用いて半導体装置を製造する場合、スペーサと第１ゲート電極膜の段差の上に第３ゲート電極膜を堆積後、当該第３ゲート電極膜を所定形状にエッチング加工する必要が生じる。このエッチング加工は、フォトリソグラフィ工程を用いて行われるため、あらかじめアライメント分のマージンを確保してスペーサの形成を行う必要があり、大きなレイアウトルールにせざるを得ず、昨今の微細化の流れに逆行することとなる。
【００２３】
また、特許文献３による方法は、以下のとおりである。まず、半導体基板１上にフローディングゲート電極８となる第１ゲート電極膜を堆積後、エッチングストッパー膜を介して更にゲート電極膜（以下、「第３ゲート電極膜と記載」を堆積する。その後、第１及び第３ゲート電極膜をパターニング処理後、絶縁膜（素子分離絶縁膜）をゲート電極形成外領域に形成し、第３ゲート電極膜に対してエッチバックを施すことで絶縁膜側壁に第３ゲート電極膜をサイドウォール状に残存させる。そして、第３ゲート電極膜と第１ゲート電極膜の双方にリンをドーピングすることで両ゲート電極膜間に介在するエッチングストッパー膜を絶縁破壊し、これによって両ゲート電極膜を一体化することで凹部領域を有するフローティングゲート電極８を形成する。その後、ＯＮＯ膜１０を介してコントロールゲート電極１１となる第２ゲート電極膜を形成することで、凹部領域を有するフローティングゲート電極８と、当該凹部領域をＯＮＯ膜１０を介して第２ゲート電極膜が充填されることで形成される凸部領域を有するコントロールゲート電極１１とを対向させて、フローティングゲート電極８とコントロールゲート電極１１との対向面積の増大化を図る方法である。
【００２４】
しかしながら、特許文献３に記載の方法を用いて半導体装置を製造する場合、エッチングストッパー膜を絶縁破壊して第１ゲート電極膜と第３ゲート電極膜とを電気的に接続させる工程を行う際に、第１ゲート電極膜下部に形成されるゲート酸化膜４に対して大きなストレスが与えられる結果、フローティングゲート電極８に蓄積された電荷がゲート酸化膜４を介して脱出し易くなる懸念があり、データ保持特性が劣化するという問題がある。
【００２５】
本発明は、上記の問題点に鑑み、フローティングゲート電極の膜厚を厚くすることなく高いカップリング比の実現が可能で、且つ、データ保持特性に優れ、高集積化に適した半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２６】
上記目的を達成するための本発明に係る半導体装置の製造方法は、２つのゲート電極膜が絶縁膜を介して積層したトランジスタ構造を有してなる半導体装置の製造方法であって、半導体基板上の一部領域に第１絶縁膜を形成して、前記半導体基板上において前記第１絶縁膜の形成領域と非形成領域との間で上面の高さ位置を異ならせる第１工程と、前記第１工程終了後、ゲート酸化膜と第１ゲート電極膜を、前記第１ゲート電極膜の成膜表面の高さ位置が、前記第１絶縁膜の成膜表面の高さ位置よりも低くなるように前記第１絶縁膜の非形成領域に順次形成する第２工程と、前記第２工程終了後、全面に第２絶縁膜を堆積する第３工程と、前記第３工程終了後、前記第１ゲート電極膜の一部上面が露出するように前記第２絶縁膜に対してエッチバックを施す第４工程と、前記第４工程終了後、露出された前記第１ゲート電極膜に対してエッチバックを施すことで、前記第１ゲート電極膜の一部領域に周囲よりも高さ位置の低い凹部領域を形成する第５工程と、前記第５工程終了後、前記第１絶縁膜の上面位置が少なくとも前記第１ゲート電極膜の底面位置よりは高い位置となるような範囲内で、前記第２絶縁膜及び前記第１絶縁膜をエッチングする第６工程と、前記第６工程終了後、前記凹部領域を完全には充填しない範囲内の膜厚で全面に第３絶縁膜を堆積した後、第２ゲート電極膜を全面に堆積する第７工程と、前記第７工程終了後、前記第２ゲート電極膜をパターニングした後、ソース・ドレイン領域を形成する第８工程と、を有することを第１の特徴とする。
【００２７】
本発明に係る半導体装置の製造方法の上記第１の特徴によれば、第５工程によって第１ゲート電極膜の成膜面側の一部に凹部領域が形成されており、その凹部領域を完全に充填しない範囲内で成膜された第３絶縁膜を介して、第２ゲート電極膜が形成されるため、第１ゲート電極膜の凹部領域の上部に形成される第２ゲート電極膜には凸部領域が形成されることとなる。従って、平坦化された第１ゲート電極膜の上部に第２ゲート電極膜が形成されている場合と比較して、両ゲート電極が対向する面積を増大させることができる。これにより、第１ゲート電極膜の底面と半導体基板の基板面とが対向する面積よりも、両ゲート電極が対向する面積を大きくすることができるため、カップリング比を大きくすることができる。
【００２８】
そして、第５工程によって形成される凹部領域の形成位置は、第１絶縁膜の形成位置及び第３工程において堆積する第２絶縁膜の堆積膜厚によって定められる。すなわち、第１工程においてあらかじめ第１絶縁膜の位置合わせを行っておけば、第２絶縁膜の堆積膜厚に応じて凹部領域の形成位置が自己整合的に定められる。従って、アライメント精度を考慮することなく、第１ゲート電極膜の所定の位置に凹部領域を形成することができるため、微細なレイアウトルールに対しても適用が可能である。
【００２９】
さらに、第５工程において、ゲート酸化膜を露出しないような範囲内で第１ゲート電極膜に対してエッチバックを行うことで第１ゲート電極膜内に凹部領域を形成することができるため、あらかじめ大きな膜厚の第１ゲート電極膜を成膜する必要がない。このため、コントロールゲート電極の成膜表面の高さ位置を、半導体基板の基板面から所定の範囲内に抑制することが可能である。従って、コントロールゲート電極あるいはフローティングゲート電極と一定の距離を保った状態でコンタクトプラグを形成することができるため、これらの間にショートが発生するという問題を防ぐことができる。
【００３０】
さらに、両ゲート電極間の対向面積を増大するために絶縁膜に対する絶縁破壊処理を必要としないため、ゲート酸化膜に対してストレスが生じることがない。このため、完成後の半導体装置において、第１ゲート電極膜が構成するフローティングゲート電極に蓄積された電荷がゲート酸化膜を介して容易に脱出するということがなく、データ保持特性の優れた半導体装置を実現することができる。
【００３１】
また、本発明に係る半導体装置の製造方法は、上記第１の特徴に加えて、前記第１工程が、前記半導体基板上にシリコン酸化膜とシリコン窒化膜を順次堆積する工程と、その後に、パターニングされたフォトレジスト膜を形成した状態で、前記シリコン窒化膜、前記シリコン酸化膜、及び前記半導体基板に対してエッチングを施すことで、前記半導体基板内の所定領域にトレンチ孔を形成する工程と、その後に、前記トレンチ孔内に前記第１絶縁膜を充填する工程と、その後に、前記シリコン窒化膜及び前記シリコン酸化膜を除去する工程と、を有することを第２の特徴とする。
【００３２】
本発明に係る半導体装置の製造方法の上記第２の特徴によれば、通常の工程によって第１絶縁膜の形成領域と非形成領域との間で上面の高さ位置を異ならせることができる。
【００３３】
また、本発明に係る半導体装置の製造方法は、上記第１または第２の特徴に加えて、前記第２工程が、前記半導体基板の露出面を熱酸化することで前記ゲート酸化膜を形成した後、全面に前記第１ゲート電極膜を堆積する工程と、その後に、前記第１ゲート電極膜の成膜表面の高さ位置が前記第１絶縁膜の成膜表面の高さ位置よりも低くなるように前記第１ゲート電極膜に対してエッチバックを施す工程と、を有することを第３の特徴とする。
【００３４】
また、本発明に係る半導体装置の製造方法は、上記第１〜第３のいずれか一の特徴に加えて、前記第４工程が、前記第１ゲート電極膜より上部の前記第１絶縁膜の外側壁に沿って前記第２絶縁膜を残存させて側壁膜を形成するようにエッチバックを施す工程であることを第４の特徴とする。
【００３５】
本発明に係る半導体装置の製造方法の上記第４の特徴によれば、第１ゲート電極膜の上面のうち、側壁膜が形成されていない領域を露出させることができる。従って、この後、当該露出された第１ゲート電極膜に対してエッチバックを行うことで、第１ゲート電極膜内に凹部領域を形成することができる。
【発明の効果】
【００３６】
本発明によれば、フローティングゲート電極の膜厚を厚くすることなく高いカップリング比の実現が可能で、且つ、データ保持特性に優れ、高集積化に適した半導体装置の製造方法が提供される。
【発明を実施するための最良の形態】
【００３７】
以下において、本発明に係る半導体装置の製造方法（以下、適宜「本発明方法」と称する）の実施形態について図１〜図４の各図を参照して説明する。なお、以下の各図に示される概略構成図は、あくまで模式的に図示されたものであり、実際の構造の寸法の縮尺と図面の縮尺とは必ずしも一致するものではない。また、背景技術の項で参照した図５並びに図６と同一の構成要素については、同一の符号を付して説明する。
【００３８】
図１は、本発明方法によって製造される半導体装置の概略断面構造図である。図１は、図５と同様、フローティングゲート電極およびコントロールゲート電極を有する半導体装置（不揮発性半導体記憶装置）に関するものであり、コントロールゲート電極が形成される延伸方向に平行な面で切断した断面図である。
【００３９】
図１に示される半導体装置２０は、トレンチ構造が形成された半導体基板１上に、当該トレンチ内を充填するように成膜された素子分離用の絶縁膜６（以下、適宜「第１絶縁膜６」と記載）、ゲート酸化膜７、フローティングゲート電極８を構成する電極膜（以下、適宜「第１ゲート電極膜８」と記載）、コントロールゲート電極１１を構成する電極膜（以下、適宜「第２ゲート電極膜１１」と記載）、及び、第１ゲート電極膜８と第２ゲート電極膜１１の間に介在する絶縁膜（ＯＮＯ膜）１０を有する。
【００４０】
そして、第１ゲート電極膜８は、一部に凹部領域１５を有しており、かかる領域１５内において第２ゲート電極膜１１は凸部領域を形成している。これにより、第１ゲート電極膜８と第２ゲート電極膜１１の対向面積を、第１ゲート電極膜８と半導体基板１との対向面積よりも大きくして、カップリング比を増大させている。
【００４１】
以下、図２〜図４を参照して、本発明方法の説明を行う。図２及び図３は、本発明方法を用いて半導体装置２０を製造する際の各工程における概略断面構造図を模式的に示したものであり、工程毎に図２（ａ）〜（ｈ）、及び図３（ａ）〜（ｆ）に分けて図示している（紙面の都合上２図面に分かれている）。また、図４は本発明方法の製造工程をフローチャートにしたものであり、以下の文中の各ステップは図４に示されるフローチャートの各ステップを表すものとする。
【００４２】
まず、図２（ａ）に示すように、半導体基板１上にシリコン酸化膜２、シリコン窒化膜３を全面に堆積する（ステップ＃１）。ステップ＃１において堆積するシリコン酸化膜２及びシリコン窒化膜３の総膜厚は、後の工程において第１ゲート電極膜８に凹部領域１５を形成するために、最終的に必要なフローティングゲート電極の膜厚と後述するステップ＃１０において形成される側壁膜の膜厚の合計値以上であるものとする。
【００４３】
次に、図２（ｂ）に示すように、シリコン窒化膜３上の所定領域にフォトリソグラフィ法によってパターニングされたフォトレジスト膜４を形成する（ステップ＃２）。本ステップ＃２では、次のステップ＃３において半導体基板１に対してエッチングを行うことでトレンチ孔５を形成する領域以外の領域上部にフォトレジスト膜４を残存させる。なお、フォトリソグラフィ工程において照射される光の反射を抑制すべく、シリコン窒化膜３上に有機ＢＡＲＣ（Bottom Anti-Reflective Coating）材料、あるいはポリシリコン材料で構成される反射防止膜を堆積しても良い。なお、この場合であっても、フォトレジスト膜４を剥離後、半導体基板１に対するエッチング処理の開始前に当該堆積された反射防止膜を除去することができるため、以後の工程に影響を与えることはない。
【００４４】
次に、図２（ｃ）に示すように、ステップ＃２において形成したフォトレジスト膜４をマスクとして、シリコン窒化膜３、シリコン酸化膜２をプラズマエッチング法によりエッチング処理し、その後、フォトレジスト膜４を剥離した後に残存しているシリコン窒化膜３をマスクとして半導体基板１に対してエッチング処理を行ってトレンチ孔５を形成する（ステップ＃３）。
【００４５】
次に、高密度プラズマＣＶＤ法（High Density Plasma Chemical Vapor Deposition）法によりシリコン酸化膜（ＨＤＰ膜、以下では「第１絶縁膜６」と記載）を蒸着させ、トレンチ５内を完全に充填させる（ステップ＃４）。その後、さらにＣＭＰ（Chemical Mechanical Polishing）法を用いて、トレンチ５周辺のシリコン窒化膜３の表面が露出するまで研磨処理を行う（図２（ｄ）参照）。
【００４６】
上述したステップ＃１〜＃４に係る工程は、いわゆるＳＴＩ（Shallow Trenchi Isolation）法と呼ばれる公知のトレンチ分離方法を用いて行われる製造プロセスと同じである。なお、ステップ＃３に係るトレンチ孔形成工程終了後、第１絶縁膜６を充填する前に、拡散炉を用いて１０〜５０ｎｍ程度の酸化膜を成長させる工程を有しても良い。かかる工程を行うことで、ステップ＃３に係るエッチング処理によって高さ位置の異なる部分に生じる角部の形状が丸められ、当該角部に電界が集中するのを防止することができる。
【００４７】
次に、図２（ｅ）に示すように、高温に加熱したリン酸等の薬液を用いてシリコン窒化膜３の除去を行い、さらに高温に加熱したフッ酸等の薬液を用いてシリコン酸化膜２の除去を行う（ステップ＃５）。これにより、半導体基板１の基板面が露出し、半導体基板１の基板面と第１絶縁膜６の成膜表面との高さ位置に相違が生じる。
【００４８】
次に、図２（ｆ）に示すように、拡散炉を用いて半導体基板１の基板面を酸化させることで、膜厚１０ｎｍ程度のシリコン酸化膜７（以下、「ゲート酸化膜７」と記載）を成長させる（ステップ＃６）。当該ゲート酸化膜７は、後の工程で形成されるフローティングゲート電極に対して不純物拡散領域から電子を取り込み、あるいは、フローティングゲート電極から不純物拡散領域に対して電子を引き抜く際の電子の通り道を形成することとなる。
【００４９】
なお、ステップ＃５終了後、ステップ＃６に係るゲート酸化膜７の形成工程前に、拡散炉を用いて膜厚２０ｎｍ程度のシリコン酸化膜を半導体基板１の基板面に形成した後、当該形成されたシリコン酸化膜を除去する工程を行うものとしても良い。かかる工程は、犠牲酸化法と呼ばれる方法であり、当該工程を実行後にゲート酸化膜７を形成することで、ゲート酸化膜７の膜質を向上させる効果を有する。
【００５０】
また、ステップ＃５終了後、ステップ＃６に係るゲート酸化膜７の形成工程前に、図示しないウェル領域形成並びに表面濃度調整のためのフォトマスク工程、イオン注入工程を行うものとして良い。
【００５１】
次に、ポリシリコンで構成される電極膜（以下、「第１ゲート電極膜８」と記載）をＣＶＤ（Chemical Vapor Deposition）法により堆積し（ステップ＃７）、その後、図２（ｇ）に示すように、第１絶縁膜６の表面が露出するまで第１ゲート電極膜８の表面をＣＭＰ法により研磨処理する。
【００５２】
次に、図２（ｈ）に示すように、シリコン酸化膜よりポリシリコン膜のエッチレートが大きい選択的なエッチング法（ゲート電極を形成する場合等に用いる、所謂ポリシリコンエッチと同等の方法）を用いて、第１ゲート電極膜８をドライエッチングによりエッチバックし（ステップ＃８）、第１ゲート電極膜８の成膜表面を第１絶縁膜６の成膜表面よりも半導体基板１の基板面に近づけることで、両成膜表面の高さ位置に相違を設ける。
【００５３】
次に、図３（ａ）に示すように、ＣＶＤ法により７００〜８５０℃の条件下でシリコン酸化膜（ＨＴＯ（High Temperature Oxidation）膜、以下では「第２絶縁膜９」と記載）を全面に４０〜１５０ｎｍ程度堆積する（ステップ＃９）。
【００５４】
次に、図３（ｂ）に示すように、第１絶縁膜６の表面が露出するまで第２絶縁膜９に対してエッチバックを施す（ステップ＃１０）。当該ステップ＃１０により、第２絶縁膜９は、第１ゲート電極膜８上において第１絶縁膜６の外側壁に側壁膜として形成される。
【００５５】
次に、露出されている第１ゲート電極膜８に対するエッチバックを行う（ステップ＃１１）。これにより、図３（ｃ）に示すように、第１ゲート電極膜８の一部の膜厚を薄くして凹部領域１５が形成される。
【００５６】
次に、図３（ｄ）に示すように、第２絶縁膜９及び第１絶縁膜６に対してＨＦ等の薬液を用いてエッチング除去を行う（ステップ＃１２）。第２絶縁膜９を完全に除去した後、引き続き第１絶縁膜６に対するエッチング処理を行う。このとき、図３（ｄ）に示されるように、第１絶縁膜６の成膜表面が第１ゲート電極膜８の底面位置よりは高い位置となるような範囲内で、第１絶縁膜６を残存させる。これは、オーバーエッチによりゲート酸化膜７側面が露出する事を防ぐ目的であり、ゲート酸化膜７（トンネル酸化膜）の側面が露出されることで側面からエッチングされることで、その後の酸化工程で当該酸化膜７の電荷保持特性に悪影響を及ぼすことを防止するためである。
【００５７】
次に、図３（ｅ）に示すように、凹部領域１５を完全には充填しない範囲内の膜厚で全面に第３絶縁膜１０を成膜する（ステップ＃１３）。なお、当該ステップ＃１３は、例えば、拡散炉を用いて第１ゲート電極膜８上にシリコン酸化膜を成長させた後、ＣＶＤ法によりシリコン窒化膜、シリコン酸化膜（ＨＴＯ膜）を順次成膜することで行う。このとき、第１ゲート電極膜８上においては、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜の三層構造の第３絶縁膜１０（ＯＮＯ膜）が形成されることとなり、これにより第１ゲート電極膜８（フローティングゲート電極に相当）内に取り込まれた電子が、後の工程で形成される第２ゲート電極膜（コントロールゲート電極）に脱出するのを防止する効果を有する。
【００５８】
次に、図３（ｆ）に示すように、ポリシリコンで構成される電極膜（以下、「第２ゲート電極膜１１」と記載）をＣＶＤ法により全面に堆積する（ステップ＃１４）。その後、第２ゲート電極膜１１及び第１ゲート電極膜８を同時にパターニングすることで、コントロールゲート電極とフローティングゲート電極を形成する。
【００５９】
なお、ステップ＃１２に係る工程の終了後、ステップ＃１３の工程前に、フォトマスク工程及びエッチング工程を行うことにより、第１ゲート電極膜８のパターニング処理を行ってフローティングゲート電極を形成するものとして良い。この場合、ステップ＃１４の終了後、第２ゲート電極膜１１のみをパターニングすることでコントロールゲート電極を形成する。
【００６０】
その後は、従来の不揮発性半導体記憶装置の製造方法に準じる。すなわち、これらのゲート電極をマスクとして不純物イオン注入を行うことでソース・ドレイン領域を形成した後、層間絶縁膜を堆積する。そして、ソース・ドレイン領域上の所定領域にコンタクトホールを形成した後、当該コンタクトホール内にタングステン（Ｗ）等の金属膜を充填して、ソース・ドレイン領域との電気的接続のための配線層を形成する。必要に応じて、層間絶縁膜形成工程と配線層形成工程を複数回行って多層配線構造としても良い。
【００６１】
また、必要に応じて、コントロールゲート電極、ソース・ドレイン領域を形成後、コバルト（Ｃｏ）、チタン（Ｔｉ）等の高融点金属をスパッタリング法により堆積した後、ランプアニール装置などを使用して１分程度の熱処理（Ｃｏであれば４５０〜５３０℃程度、Ｔｉであれば６５０〜７００℃程度）を行って、コントロールゲート電極並びにソース・ドレイン領域の表面に金属サリサイド層を形成し、硫酸、過酸化水素等の薬液を用いて未反応の高融点金属を除去した後、３０秒程度の熱処理（Ｃｏ，Ｔｉいずれも６５０〜７００℃程度）を行って形成されたサリサイド層の相転移を行う工程を追加しても良い。このようにすることで、配線層とソース・ドレイン領域との接触抵抗を低減させることができる。
【００６２】
なお、上記サリサイドの代わりに、ステップ＃１４に係る第２ゲート電極膜１１の堆積工程終了後、タングステンシリサイドを堆積する工程を行っても良い。  
【００６３】
上述した本発明方法によれば、フローティングゲート電極（第１ゲート電極膜）８の成膜面側の一部に凹部領域１５が形成されており、その凹部領域１５を完全に充填しない範囲内で成膜された第３絶縁膜１０を介して、コントロールゲート電極（第２ゲート電極膜）１１が形成されている。これにより、フローティングゲート電極８の凹部領域の上部に形成されるコントロールゲート電極１１には凸部領域が形成されることとなり、平坦化されたフローティングゲート電極８の上部にコントロールゲート電極１１が形成されている場合と比較して、両ゲート電極が対向する面積を増大化することができる。従って、フローティングゲート電極８の底面と半導体基板１とが対向する面積よりも、両ゲート電極が対向する面積を大きくすることができるため、カップリング比を大きくすることができる。これにより、素子の微細化が進んでも、大きなカップリング比を容易に確保できるようになる。
【００６４】
また、第１絶縁膜６の形成位置は、ステップ＃２におけるフォトレジスト膜４のマスク位置によって定まり、第１ゲート電極膜８の形成位置は、この第１絶縁膜６の形成位置によって定まり、さらに、凹部領域１５の形成位置は、第１絶縁膜６の形成位置及びステップ＃９において堆積する第２絶縁膜９の堆積膜厚によって定まる構成である。すなわち、あらかじめステップ＃２において素子分離領域形成のための位置合わせを行っておけば、ステップ＃９において堆積された第２絶縁膜９の膜厚に応じて、凹部領域１５の形成位置が自己整合的に定められる。従って、アライメント精度を考慮することなく、第１ゲート電極膜８の所定の位置に凹部領域１５を形成することができるため、微細なレイアウトルールに対しても適用が可能である。
【００６５】
さらに、本発明方法によれば、ステップ＃１１において、ゲート酸化膜７を露出しないような範囲内で第１ゲート電極膜８に対してエッチバックを行うことで凹部領域１５を形成することができるため、あらかじめ十分な膜厚の第１ゲート電極膜８を成膜する必要がない。このため、コントロールゲート電極１１の成膜表面の高さ位置を、半導体基板１の基板面から所定の範囲内に抑制することが可能である。従って、コントロールゲート電極あるいはフローティングゲート電極と一定の距離を保った状態でコンタクトプラグを形成することができるため、これらの間にショートが発生するという問題を防ぐことができる。
【００６６】
また、両ゲート電極間の対向面積を増大するために絶縁膜に対する絶縁破壊処理を必要としないため、ゲート酸化膜７に対してストレスが生じることがない。このため、書き込み状態の下でフローティングゲート電極８に蓄積された電荷がゲート酸化膜７を介して容易に脱出するということがなく、データ保持特性の優れた不揮発性半導体記憶装置を実現することができる。
【図面の簡単な説明】
【００６７】
【図１】本発明方法によって製造される半導体装置の概略断面構造図
【図２】本発明方法の各工程における概略断面構造図（１）
【図３】本発明方法の各工程における概略断面構造図（２）
【図４】本発明方法の製造工程を順に示すフローチャート
【図５】従来の不揮発性半導体記憶装置の概略断面構造図
【図６】従来の不揮発性半導体記憶装置の別の概略断面構造図
【符号の説明】
【００６８】
１：    半導体基板
２：    シリコン酸化膜
３：    シリコン窒化膜
４：    フォトレジスト膜
５：    トレンチ孔
６：    第１絶縁膜（ＨＤＰ膜）
７：    ゲート酸化膜
８：    第１ゲート電極膜（フローティングゲート電極）
９：    第２絶縁膜（ＨＴＯ膜）
１０：    第３絶縁膜（ＯＮＯ膜）
１１：    第２ゲート電極膜（コントロールゲート電極）
１５：    第１ゲート電極膜の凹部領域
２０：    本発明方法によって製造された半導体装置
３１：    不純物拡散領域（ソース・ドレイン領域）
３２：    サイドウォール絶縁膜
３３：    サイドウォール絶縁膜
３４：    層間絶縁膜
３５：    コンタクトプラグ
３６：    配線
５０：    従来方法によって製造された半導体装置
５１：    従来方法によって製造された半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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