(57)【要約】【課題】テスト時間を増加させず、かつ正確なタイミングでテストを行うことができるメモリＢＩＳＴ回路を提供する。【解決手段】テストステップカウント部１１Ａから出力されるステップ情報ＳＴＰに基づいて生成される期待値ＥＸＰと、このステップ情報ＳＴＰに基づいて生成されたテストパターンに従って被テスト回路１から出力されるテストデータＴＤＯを比較する。不一致のとき、故障情報出力部１５Ａはステップ情報ＳＴＰ等を故障情報保存レジスタに取り込み、ＢＩＳＴ動作に並行して故障診断情報ＤＩＡＧとして出力する。故障情報保存レジスタが使用中のときは、ＢＩＳＴ動作を停止して故障診断情報ＤＩＡＧを出力し、その出力が終了した時点で、故障したステップの１つ前のステップ情報をテスト再開情報ＲＳＴとしてテストステップカウント部１１Ａに与える。【選択図】図１
2008217880.tif 000002
【特許請求の範囲】
【請求項１】
比較結果信号、テスト再開情報及び診断状態情報に応じてステップ情報を生成するテストステップカウント部と、
前記ステップ情報に従って被テスト回路に与えるテストパターンを生成するテストパターン生成部と、
前記ステップ情報に従って前記被テスト回路から出力されるべき期待値を生成する期待値生成部と、
前記期待値と前記被テスト回路から出力される出力データとを比較して前記比較結果信号を出力する比較部と、
前記ステップ情報、前記テストパターン、前記比較結果信号及び前記出力データに基づいて前記被テスト回路の故障情報を取り込んで故障診断情報として出力すると共に、その処理状態を前記診断状態情報として出力し、該故障診断情報の出力終了後に前記テスト再開情報を出力する故障情報出力部とを、
備えたことを特徴とする組み込み型メモリテスト回路。
【請求項２】
前記テスト再開情報は、前記故障情報出力部が取り込んだ前記被テスト回路の故障情報に対応するステップ情報の１つ前のステップを示す情報であることを特徴とする請求項１記載の組み込み型メモリテスト回路。
【請求項３】
前記故障情報出力部は、前記被テスト回路の複数の故障情報を保存するための先入れ先出しバッファを有することを特徴とする請求項１または２記載の組み込み型メモリテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テストを行うためにメモリに組み込まれた組み込み型メモリテスト回路に関するものである。
【背景技術】
【０００２】
図２は、従来のメモリＢＩＳＴ(Build  In  Self  Test)回路の構成図である。
このメモリＢＩＳＴ回路は、メモリの製造時におけるテストのために半導体記憶装置に組み込まれるもので、テストステップカウント部１１、テストパターン生成部１２、期待値生成部１３、比較部１４、故障情報出力部１５及びセレクタ１６で構成されている。
【０００３】
テストステップカウント部１１は、被テスト回路１であるメモリの良否をテストするために、クロック信号ＣＬＫに基づいて所定の順番で、この被テスト回路１の記憶領域を指定するアドレス等のステップ情報ＳＴＰを生成して出力するものである。また、テストステップカウント部１１は、比較部１４から与えられる比較結果信号ＲＥＳに応じて、ステップ情報ＳＴＰの停止や変更を行う機能を有している。更に、一連のテストステップが終了したときには、終了信号ＦＩＮを出力するようになっている。
【０００４】
テストパターン生成部１２は、テストステップカウント部１１から与えられるステップ情報ＳＴＰに従って、被テスト回路１に対するアドレス信号ＡＤＲや書き込み用のテストデータＴＤＩ及び読み書き等の動作を指定する制御信号ＣＯＮを生成するものである。これらのアドレス信号ＡＤＲ、テストデータＴＤＩ及び制御信号ＣＯＮは、テストパターンとして故障情報出力部１５に与えられると共に、セレクタ１６を介して被テスト回路１に与えられるようになっている。
【０００５】
セレクタ１６は、モード信号ＭＯＤによってテストモードが指定されたときに、テストパターン生成部１２から与えられるテストパターンを被テスト回路１に出力し、このモード信号ＭＯＤによって通常動作モードが指定されたときには、図示しないシステムバスから与えられるアドレス信号ＡＤＲ、書き込みデータＤＩ及び制御信号ＣＯＮを被テスト回路１に出力するものである。
【０００６】
期待値生成部１３は、テストステップカウント部１１から与えられるステップ情報ＳＴＰに従って、被テスト回路１が正常なときに出力されるべき期待値ＥＸＰを生成するものである。また、比較部１４は、期待値生成部１３で生成された期待値ＥＸＰと被テスト回路１から実際に出力されるテストデータＴＤＯを比較し、一致しているか否かの比較結果信号ＲＥＳを出力するものである。比較結果信号ＲＥＳは、テストステップカウント部１１と故障情報出力部１５に与えられている。
【０００７】
故障情報出力部１５は、比較結果信号ＲＥＳによって不一致であることが出力されたときに、そのときのステップ情報ＳＴＰ、アドレス信号ＡＤＲ、書き込みデータＤＩ及び制御信号ＣＯＮと、被テスト回路１から出力されたテストデータＴＤＯを、故障診断情報ＤＩＡＧとしてシリアルに出力するものである。
【０００８】
図３（ａ）〜（ｃ）は、図２のテスト時の動作例を示す説明図である。
図３（ａ）は、メモリＢＩＳＴ回路内の比較部１４で不一致が検出された場合に、一旦ＢＩＳＴの動作（テスト）を止めて故障診断情報ＤＩＡＧを出力する場合を示している。この場合、アドレスＡＤ１で不一致が発生するとテストは中断され、故障診断情報ＤＩＡＧの出力が開始される。そして、故障診断情報ＤＩＡＧの出力が完了した時点で、不一致が発生したアドレスＡＤ１の次のアドレスＡＤ２からテストが再開される。
【０００９】
図３（ｂ），（ｃ）は、ＢＩＳＴ回路内の比較部１４で不一致が検出された場合に、ＢＩＳＴの動作を止めずにテストを続行し、テストに並行して故障診断情報ＤＩＡＧを出力する場合を示している。この場合、図３（ｂ）に示すように、アドレスＡＤ１で発生した不一致の故障診断情報ＤＩＡＧを出力している間に、次の不一致が発生しなければ、テストの実行は何の支障もなく続行される。しかし、アドレスＡＤ１で発生した故障診断情報ＤＩＡＧを出力している間に、アドレスＡＤ３で再び不一致が発生すると、このアドレスＡＤ３における故障診断情報を故障情報出力部１５に取り込むことができなくなる。このため、アドレスＡＤ１で発生した故障診断情報ＤＩＡＧの出力が完了した時点で、再び最初からテストをやり直す。但し、アドレスＡＤ３に対応するステップまでの故障診断情報ＤＩＡＧは、既に故障情報出力部１５から出力されているので、アドレスＡＤ３までの比較判定処理はスキップされる。そして、全テストステップが終了すると、テストステップカウント部１１から終了信号ＦＩＮが出力され、ＢＩＳＴは終了する。
【００１０】
なお、通常動作モードでは、モード信号ＭＯＤによってセレクタ１６がシステムバス側に切り換えられ、このメモリＢＩＳＴ回路は、被テスト回路１であるメモリから切り離される。
【００１１】
【特許文献１】特開２００１−２６６５９２号公報
【非特許文献１】”Set  Controller  Debug”  MBISTArchitect  Reference  Manual,V8.2006-1,Feb  2006  p.2-169〜p.2-173
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、前記メモリＢＩＳＴ回路は、図３（ａ）に示すように、アドレスＡＤ１で不一致が検出されたときにテストを一旦止めて故障診断情報ＤＩＡＧを出力した後、次のアドレスＡＤ２からテストを再開する場合、アドレスＡＤ２に対するテストパターン生成部１２から被テスト回路１に与える制御信号ＣＯＮ等のタイミングが、他のアドレスに対するものと異なってしまう。このため、故障診断情報ＤＩＡＧを出力するためにテスト時間が延長されると共に、アドレスＡＤ２に対する正確なタイミングでのテストができないという問題がある。
【００１３】
一方、図３（ｃ）に示すように、故障診断情報ＤＩＡＧを出力した後に、最初に戻ってテストを繰り返す場合には、タイミングの相違による問題はなくなるが、故障箇所が増えるとテスト時間が極端に増大するという課題があった。
【００１４】
本発明は、テスト時間を増加させず、かつ正確なタイミングでテストを行うことができるメモリＢＩＳＴ回路を提供すること目的としている。
【課題を解決するための手段】
【００１５】
本発明の組み込み型メモリテスト回路は、比較結果信号、テスト再開情報及び診断状態情報に応じてステップ情報を生成するテストステップカウント部と、前記ステップ情報に従って被テスト回路に与えるテストパターンを生成するテストパターン生成部と、前記ステップ情報に従って前記被テスト回路から出力されるべき期待値を生成する期待値生成部と、前記期待値と前記被テスト回路から出力される出力データとを比較して前記比較結果信号を出力する比較部と、前記ステップ情報、前記テストパターン、前記比較結果信号及び前記出力データに基づいて前記被テスト回路の故障情報を取り込んで故障診断情報として出力すると共に、その処理状態を前記診断状態情報として出力し、該故障診断情報の出力終了後に前記テスト再開情報を出力する故障情報出力部とを備えたことを特徴としている。
【発明の効果】
【００１６】
本発明では、比較結果信号によって故障が発見されたときの状態を一旦保持して故障診断情報として出力すると共に、この故障診断情報の出力が完了した時点で、故障発見時点よりも前のアドレスに戻ってテストを再開させるためのテスト再開情報をテストステップカウント部に出力する故障情報出力部を有している。これにより、ＢＩＳＴの動作とこのテストで発見された故障診断情報の出力を同時に行うことができ、テスト時間の増加を抑制することができるという効果がある。
【００１７】
更に、故障診断情報の出力中に故障が発見された場合でも、最初の状態に戻らず、故障発見の前のアドレスに戻ってテストを再開させることができるので、重複したテストを回避して、正確なタイミングでテストができるという効果がある。
【発明を実施するための最良の形態】
【００１８】
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
【実施例１】
【００１９】
図１は、本発明の実施例１を示すメモリＢＩＳＴ回路の構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２０】
このメモリＢＩＳＴ回路は、テストステップカウント部１１Ａ、テストパターン生成部１２、期待値生成部１３、比較部１４、故障情報出力部１５Ａ、セレクタ１６及び診断状態フラグ１７で構成されている。
【００２１】
テストステップカウント部１１Ａは、被テスト回路１であるメモリの良否をテストするために、クロック信号ＣＬＫに基づいて所定の順番で、この被テスト回路１の記憶領域を指定するアドレス等のステップ情報ＳＴＰを生成して出力するものである。また、テストステップカウント部１１Ａは、比較部１４から与えられる比較結果信号ＲＥＳ、故障情報出力部１５Ａから与えられるテスト再開情報ＲＳＴ及び診断状態フラグ１７にセットされた診断状態フラグＦＬＧに応じて、ステップ情報ＳＴＰの停止や変更を行う機能を有している。更に、テストステップカウント部１１Ａは、一連のテストステップが終了したときに、終了信号ＦＩＮを出力するようになっている。
【００２２】
テストパターン生成部１２は、テストステップカウント部１１Ａから与えられるステップ情報ＳＴＰに従って、被テスト回路１に対するアドレス信号ＡＤＲや書き込み用とテストデータＴＤＩ及び読み書き動作を指定するための制御信号ＣＯＮを生成するものである。これらのアドレス信号ＡＤＲ、テストデータＴＤＩ及び制御信号ＣＯＮは、テストパターンとして故障情報出力部１５Ａに与えられると共に、セレクタ１６を介して被テスト回路１に与えられるようになっている。
【００２３】
セレクタ１６は、モード信号ＭＯＤによってテストモードが指定されたときに、テストパターン生成部１２から与えられるテストパタンを被テスト回路１に出力し、このモード信号ＭＯＤによって通常動作モードが指定されたときには、図示しないシステムバスから与えられるアドレス信号ＡＤＲ、書き込みデータＤＩ及び制御信号ＣＯＮを被テスト回路１に出力するものである。
【００２４】
期待値生成部１３は、テストステップカウント部１１Ａから与えられるステップ情報ＳＴＰに従って、被テスト回路１が正常なときに出力されるべき期待値ＥＸＰを生成するものである。また、比較部１４は、期待値生成部１３で生成された期待値ＥＸＰと被テスト回路１から実際に出力されるテストデータＴＤＯを比較し、一致しているか否かの比較結果信号ＲＥＳを出力するものである。比較結果信号ＲＥＳは、テストステップカウント部１１Ａと故障情報出力部１５Ａに与えられている。
【００２５】
故障情報出力部１５Ａは、ステップ情報ＳＴＰ、アドレス信号ＡＤＲ、書き込みデータＤＩ及び制御信号ＣＯＮと、被テスト回路１から出力されたテストデータＴＤＯを保存するための故障情報保存レジスタを有している。そして、故障情報出力部１５Ａは、比較結果信号ＲＥＳによって不一致であることが出力されたときに、故障情報保存レジスタに保存された情報を、故障診断情報ＤＩＡＧとしてシリアルに出力するようになっている。また、故障情報出力部１５Ａは、テストステップカウント部１１Ａにテスト再開情報ＲＳＴを出力すると共に、診断状態フラグ１７に診断状態更新情報ＳＴＳを出力する機能を有している。なお、テスト再開情報ＲＳＴは、比較結果信号ＲＥＳによって不一致と判定されたステップの１つ前のステップを示すものである。
【００２６】
診断状態フラグ１７は、故障情報出力部１５Ａから与えられる診断状態更新情報ＳＴＳに基づいてフラグＦＬＧをセットし、このフラグＦＬＧをテストステップカウント部１１Ａに出力するものである。
【００２７】
図４は、図１の処理フローを示すフローチャートである。以下、この図４を参照しつつ、図１によるメモリＢＩＳＴの処理を説明する。
【００２８】
メモリＢＩＳＴ回路によるテスト動作が開始されると、処理Ｐ１において、テストステップカウント部１１Ａのテップ情報ＳＴＰと、診断状態フラグ１７の初期化が行われ、処理Ｐ２のステップ更新処理へ進む。
【００２９】
処理Ｐ２において、診断状態フラグ１７にセットされたフラグＦＬＧに従って、テストステップカウント部１１Ａは、次のようにステップ情報ＳＴＰを更新する。即ち、診断状態フラグ１７にセットされたフラグＦＬＧが、初期化でセットされた診断状態１のときにはステップ情報ＳＴＰを１つ進め、診断状態２のときは故障診断情報ＤＩＡＧの出力が終了するまでステップ情報ＳＴＰの更新を停止する。また、診断状態３のときは、故障情報保存レジスタに保存されたステップ情報ＳＴＰの１つ前のステップの状態にステップ情報ＳＴＰを戻す。処理Ｐ２の後、処理Ｐ３へ進む。
【００３０】
処理Ｐ３において、比較部１４は、期待値生成部１３から出力される期待値ＥＸＰと被テスト回路１から実際に出力されるテストデータＴＤＯを比較し、一致しているか否かの比較結果信号ＲＥＳを出力する。比較結果信号ＲＥＳによって一致していることが示されると処理Ｐ４へ進み、一致していなければ、処理Ｐ５へ進む。
【００３１】
処理Ｐ４において、テストステップカウント部１１Ａは、テストが終了したか否かを判定する。すべてのテストステップが終了していれば、このメモリＢＩＳＴの動作は終了する。終了していなければ、処理２へ戻る。
【００３２】
一方、比較結果信号ＲＥＳで不一致が示されたときには、処理Ｐ５において故障情報出力部１５Ａにより、出力中の故障診断情報ＤＩＡＧが有るか否かが判定される。出力中の故障診断情報ＤＩＡＧがなければ処理Ｐ６へ進み、故障診断情報ＤＩＡＧを出力中であれば処理Ｐ７へ進む。
【００３３】
処理Ｐ６では、故障診断情報ＤＩＡＧの出力を開始し、その出力完了を待たずに直ちに処理Ｐ４へ進む。一方、処理Ｐ７では、故障情報出力部１５Ａの故障情報保存レジスタに不一致のテストステップのステップ情報ＳＴＰを追加し、処理Ｐ８へ進む。
【００３４】
処理Ｐ８では、診断状態フラグ１７のフラグＦＬＧに診断状態２をセットし、前の不一致の故障診断情報ＤＩＡＧの出力が終了するまで待つ。そして、前の不一致の故障診断情報ＤＩＡＧの出力が終了した時点で、フラグＦＬＧに診断状態３をセットし、処理Ｐ２へ進む。このような処理をすべてのテストステップが終了するまで続ける。
【００３５】
図５は、図１のテスト時の動作を示す説明図である。
テストの実行により、アドレスＡＤ１で期待値ＥＸＰと被テスト回路１から出力されたテストデータＴＤＯの不一致が発生すると、故障情報出力部１５ＡからはアドレスＡＤ１の故障診断情報ＤＩＡＧのシリアル出力が開始される。一方、テストステップカウント部１１Ａでは、ステップ情報ＳＴＰが引き続いてアドレスＡＤ２に更新され、テストが続行される。
【００３６】
アドレスＡＤ１の故障診断情報ＤＩＡＧを出力中に、今度はアドレスＡＤ３で期待値ＥＸＰと被テスト回路１から出力されたテストデータＴＤＯの不一致が発生すると、テストの実行は中断される。そして、アドレスＡＤ１の故障診断情報ＤＩＡＧの出力が完了した時点で、故障情報出力部１５Ａからテストステップカウント部１１Ａに、アドレスＡＤ３を指定するテスト再開情報ＲＳＴが出力される。これにより、ステップ情報ＳＴＰは、故障情報保存レジスタに保存されたテストステップの１つ前のテストステップとなり、テスト動作が再開される。
【００３７】
以上のように、この実施例１のメモリＢＩＳＴ回路は、故障が発見されたときの状態を一旦保持して故障診断情報ＤＩＡＧとして出力するための故障情報保存レジスタを備えた故障情報出力部１５Ａを有している。更に、故障情報出力部１５Ａは、故障診断情報ＤＩＡＧの出力中に次の故障が発見されたときに、故障診断情報ＤＩＡＧの出力が完了した時点で１つ前のアドレスに戻ってテストを再開させるためのテスト再開情報ＲＳＴをテストステップカウント部１１Ａに出力するようにしている。これにより、ＢＩＳＴの動作とこのテストで発見された故障診断情報ＤＩＡＧの出力を同時に行うことができ、故障診断情報ＤＩＡＧの出力によるテスト時間の増加を抑制することができるという利点がある。
【００３８】
更に、故障診断情報ＤＩＡＧの出力中に引き続いて故障が発見された場合でも、最初の状態に戻らず、故障発見の１つ前のアドレスに戻ってテストを再開させることができる。これにより、重複したテストが回避されると共に、正確なタイミングでのテストができるという利点がある。
【実施例２】
【００３９】
図６は、本発明の実施例２を示すメモリＢＩＳＴ回路の構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４０】
このメモリＢＩＳＴ回路は、図１中の故障情報出力部１５Ａに代えて、故障情報保存用にＦＩＦＯ(First  In  First  Out)バッファを用いた故障情報出力部１５Ｂを設けたもので、その他の構成は、図１と同様である。ＦＩＦＯバッファは、先に書き込んだデータから順番に読み出されるように構成されたバッファメモリで、複数のデータ(この場合は、複数の故障箇所のデータ)を保存することができるという特徴がある。
【００４１】
図７は、図６の処理フローを示すフローチャートであり、図４中の要素と共通の要素には共通の符号が付されている。
【００４２】
処理Ｐ１〜Ｐ４は、図６と同様である。
処理Ｐ３において、期待値生成部１３から出力される期待値ＥＸＰと被テスト回路１から実際に出力されるテストデータＴＤＯが比較部１４で不一致と判定されると、処理Ｐ１０へ進み、故障情報出力部１５Ｂ内のＦＩＦＯバッファに、不一致と判定されたテストステップのステップ情報ＳＴＰ等が追加して書き込まれる。処理Ｐ１０の後、処理Ｐ１１へ進む。
【００４３】
処理Ｐ１１において、ＦＩＦＯバッファの状態が調べられ、空き領域がなければ処理Ｐ１２へ進み、空き領域があれば処理Ｐ１４へ進む。
【００４４】
処理Ｐ１２において、ＦＩＦＯバッファに保存されたステップ情報ＳＴＰ等が読み出され、故障診断情報ＤＩＡＧとしてシリアルに出力される。故障診断情報ＤＩＡＧの出力は、処理Ｐ１３のループにより、ＦＩＦＯバッファが空になるまで繰り返される。そして、ＦＩＦＯバッファが空になると、処理Ｐ２へ戻る。
【００４５】
一方、処理Ｐ１１から処理Ｐ１４へ進んだ場合、処理Ｐ１４において、故障情報出力部１５Ｂが起動され、直ちに処理Ｐ４へ進む。故障情報出力部１５Ｂが起動されると、処理Ｐ１５により、ＢＩＳＴによるテスト動作の実行と並行して、故障診断情報ＤＩＡＧの出力が行われる。この故障診断情報ＤＩＡＧの出力は、処理Ｐ１６のループにより、ＦＩＦＯバッファが空になるまで繰り返される。
【００４６】
図８は、図６のテスト時の動作を示す説明図である。
テストの実行により、アドレスＡＤ１で期待値ＥＸＰと被テスト回路１から出力されたテストデータＴＤＯの不一致が発生すると、故障情報出力部１５ＢのＦＩＦＯバッファにアドレスＡＤ１のステップ情報ＳＴＰ等が書き込まれる。一方、テストステップカウント部１１Ａでは、ステップ情報ＳＴＰが引き続いてアドレスＡＤ２に更新され、テストが続行される。
【００４７】
故障情報出力部１５Ｂでは、ＦＩＦＯバッファにアドレスＡＤ１のステップ情報ＳＴＰ等が書き込まれたことにより、このＦＩＦＯバッファに書き込まれたステップ情報ＳＴＰ等が読み出され、アドレスＡＤ１の故障診断情報ＤＩＡＧのシリアル出力が開始される。
【００４８】
アドレスＡＤ１の故障診断情報ＤＩＡＧを出力中に、今度はアドレスＡＤ３で期待値ＥＸＰと被テスト回路１から出力されたテストデータＴＤＯの不一致が発生すると、ＦＩＦＯバッファにアドレスＡＤ３のステップ情報ＳＴＰ等が書き込まれる。ここで、ＦＩＦＯバッファの空き領域がなくなると、テストの実行は中断される。そして、アドレスＡＤ１の故障診断情報ＤＩＡＧと、アドレスＡＤ３の故障診断情報ＤＩＡＧの出力が完了した時点で、故障情報出力部１５Ｂからテストステップカウント部１１Ａに、アドレスＡＤ３を指定するテスト再開情報ＲＳＴが出力される。これにより、ステップ情報ＳＴＰは、故障情報保存レジスタに保存されたテストステップの１つ前のテストステップとなり、テスト動作が再開される。
【００４９】
以上のように、この実施例２のメモリＢＩＳＴ回路は、故障が発見されたときの状態を一旦保持して故障診断情報ＤＩＡＧとして出力するために、複数のアドレスに対応するステップ情報ＳＴＰを保存することができるＦＩＦＯバッファを備えた故障情報出力部１５Ｂを有している。これにより、実施例１と同様の利点に加えて、複数のアドレスで故障が生じても、ＦＩＦＯバッファに空き領域がある限り、テストを中断せずに続行することができ、故障診断情報ＤＩＡＧの出力によるテスト時間の増加を更に抑制することができるという利点がある。
【００５０】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（ａ）  メモリＢＩＳＴ回路の構成は、図１や図６に例示したブロック構成に限定されない。
（ｂ）  メモリＢＩＳＴ回路による処理の流れは、図４や図７に例示したものに限定されない。例えば、図７において、処理Ｐ１０でＦＩＦＯバッファにテストステップを追加した後、Ｐ１１でバッファ状態を調べているが、ＦＩＦＯバッファの状態を調べた後、空きがあればテストステップを追加するようにしても良い。
（ｃ）  故障情報出力部１５Ａからテストステップカウント部１１Ａに出力するテスト再開情報ＲＳＴで、故障情報保存レジスタに保存されたテストステップの１つ前のテストステップを指定するようにしているが、１つ前のテストステップではなく、２つ前や３つ前のテストステップを指定するようにしても良い。即ち、テスト再開情報ＲＳＴは、故障検出アドレスよりも前のアドレスであれば良い。
【図面の簡単な説明】
【００５１】
【図１】本発明の実施例１を示すメモリＢＩＳＴ回路の構成図である。
【図２】従来のメモリＢＩＳＴ回路の構成図である。
【図３】図２のテスト時の動作例を示す説明図である。
【図４】図１の処理フローを示すフローチャートである。
【図５】図１のテスト時の動作を示す説明図である。
【図６】本発明の実施例２を示すメモリＢＩＳＴ回路の構成図である。
【図７】図６の処理フローを示すフローチャートである。
【図８】図６のテスト時の動作を示す説明図である。
【符号の説明】
【００５２】
１    被テスト回路
１１Ａ    テストステップカウント部
１２    テストパターン生成部
１３    期待値生成部
１４    比較部
１５Ａ，１５Ｂ    故障情報出力部
１６    セレクタ
１７    診断状態フラグ
【図１】
2008217880.tif 000003
【図２】
2008217880.tif 000004
【図３】
2008217880.tif 000005
【図４】
2008217880.tif 000006
【図５】
2008217880.tif 000007
【図６】
2008217880.tif 000008
【図７】
2008217880.tif 000009
【図８】
2008217880.tif 000010