(57)【要約】【課題】第１及び第２のゲート絶縁膜と第１及び第２のゲート電極とを具備する半導体装置に関し、第１のゲート電極と第２のゲート電極との間のリーク電流を抑制する。【解決手段】第１及び第２のゲート絶縁膜と第１及び第２のゲート電極とを具備する半導体装置であって、前記第２のゲート絶縁膜の膜厚は、前記第１のゲート電極のワード線方向の第１エッジ部上における膜厚と、前記第１のゲート電極のワード線方向の第２エッジ部上における膜厚とがそれぞれ、前記第１のゲート電極の上面上における膜厚、前記第１のゲート電極のワード線方向の第１側面上における膜厚、前記第１のゲート電極のワード線方向の第２側面上における膜厚、前記第１のゲート電極のビット線方向の第１エッジ部上における膜厚、及び前記第１のゲート電極のビット線方向の第２エッジ部上における膜厚よりも厚い半導体装置。【選択図】図２
2008300427.tif 000002
【特許請求の範囲】
【請求項１】
ビット線とワード線とを備える半導体装置であって、
基板上に形成された第１のゲート絶縁膜と；
前記第１のゲート絶縁膜上に形成された第１のゲート電極と；
前記第１のゲート電極上に形成された第２のゲート絶縁膜であって、
前記第２のゲート絶縁膜は、
前記第１のゲート電極の上面と、
前記第１のゲート電極のワード線方向の第１側面と、
前記第１のゲート電極のワード線方向の第２側面とに接しており、
前記第２のゲート絶縁膜の膜厚は、
前記第１のゲート電極のワード線方向の第１エッジ部上における膜厚と、
前記第１のゲート電極のワード線方向の第２エッジ部上における膜厚とがそれぞれ、
前記第１のゲート電極の上面上における膜厚、
前記第１のゲート電極のワード線方向の第１側面上における膜厚、
前記第１のゲート電極のワード線方向の第２側面上における膜厚、
前記第１のゲート電極のビット線方向の第１エッジ部上における膜厚、及び
前記第１のゲート電極のビット線方向の第２エッジ部上における膜厚よりも厚い、
第２のゲート絶縁膜と；
前記第２のゲート絶縁膜上に形成された第２のゲート電極であって、
前記第２のゲート電極は、
前記第２のゲート絶縁膜の上面と、
前記第２のゲート絶縁膜のワード線方向の第１側面と、
前記第２のゲート絶縁膜のワード線方向の第２側面とに接している、
第２のゲート電極と；
を備える半導体装置。
【請求項２】
前記第２のゲート絶縁膜の容量膜厚は、
前記第１のゲート電極のワード線方向の第１エッジ部上における容量膜厚と、
前記第１のゲート電極のワード線方向の第２エッジ部上における容量膜厚とが各々、
前記第１のゲート電極の上面上における容量膜厚の１．８倍以上である請求項１に記載の半導体装置。
【請求項３】
ビット線とワード線とを備える半導体装置の製造方法であって、
基板上に第１のゲート絶縁膜を堆積し、
前記第１のゲート絶縁膜上に第１のゲート電極層を堆積し、
前記第１のゲート電極層と前記第１のゲート絶縁膜とを貫通し、ビット線方向に延びる複数の溝を形成することで、ワード線方向の第１側面及び第２側面が露出した帯状の第１のゲート電極層と第１のゲート絶縁膜とを形成し、
前記第１のゲート絶縁膜と前記第１のゲート電極層の一部又は全部とを埋める絶縁膜を前記複数の溝内に形成し、
前記第１のゲート電極層のワード線方向の第１エッジ部及び第２エッジ部を絶縁体へと変質させ、
前記第１のゲート電極層の上面とワード線方向の第１側面及び第２側面とに接する第２のゲート絶縁膜を堆積し、
前記第２のゲート絶縁膜の上面とワード線方向の第１側面及び第２側面とに接する第２のゲート電極層を堆積し、
前記第２のゲート電極層と前記第２のゲート絶縁膜と前記第１のゲート電極層とを貫通し、ワード線方向に延びる複数の溝を形成することで、第１のゲート電極と第２のゲート電極とを形成する半導体装置の製造方法。
【請求項４】
ビット線とワード線とを備える半導体装置の製造方法であって、
基板上に第１のゲート絶縁膜を堆積し、
前記第１のゲート絶縁膜上に第１のゲート電極層を堆積し、
前記第１のゲート電極層上に第２のゲート絶縁膜の下位層を堆積し、
前記第２のゲート絶縁膜の下位層と前記第１のゲート電極層と前記第１のゲート絶縁膜とを貫通し、ビット線方向に延びる複数の溝を形成することで、ワード線方向の第１側面及び第２側面が露出した帯状の第２のゲート絶縁膜の下位層と第１のゲート電極層と第１のゲート絶縁膜とを形成し、
前記第１のゲート絶縁膜と前記第１のゲート電極層の一部又は全部とを埋める絶縁膜を前記複数の溝内に形成し、
前記第１のゲート電極層のワード線方向の第１エッジ部及び第２エッジ部を絶縁体へと変質させ、
前記第２のゲート絶縁膜の下位層の上面とワード線方向の第１側面及び第２側面とに接する前記第２のゲート絶縁膜の上位層を堆積し、
前記第２のゲート絶縁膜の上位層の上面とワード線方向の第１側面及び第２側面とに接する第２のゲート電極層を堆積し、
前記第２のゲート電極層と前記第２のゲート絶縁膜と前記第１のゲート電極層とを貫通し、ワード線方向に延びる複数の溝を形成することで、第１のゲート電極と第２のゲート電極とを形成する半導体装置の製造方法。
【請求項５】
前記第２のゲート絶縁膜の容量膜厚は、
前記第１のゲート電極のワード線方向の第１エッジ部上における容量膜厚と
前記第１のゲート電極のワード線方向の第２エッジ部上における容量膜厚とが各々、
前記第１のゲート電極の上面上における容量膜厚の１．８倍以上である請求項３又は４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
フラッシュメモリは、現在広く使用されている半導体メモリの１つである。フラッシュメモリは、不揮発性の半導体メモリであり、様々な機器のメモリとして使用されている。フラッシュメモリは更に、メモリカード等の記憶媒体にも広く使用されている。
【０００３】
フラッシュメモリのセルは一般に、第１のゲート絶縁膜と、第１のゲート電極（フローティングゲート）と、第２のゲート絶縁膜と、第２のゲート電極（コントロールゲート）等により構成されている。
【０００４】
フラッシュメモリでは、第２のゲート絶縁膜が、第１のゲート電極の上面及び側面上に形成される事が多く、第２のゲート電極が、第２のゲート絶縁膜の上面及び側面上に形成される事が多い。このようなゲート構造には、第１のゲート電極と第２のゲート電極との間の静電容量が大きくなる、という利点がある。一方、このようなゲート構造には、第２のゲート絶縁膜のエッジ部、即ち、第２のゲート絶縁膜の上面部と側面部との間の境界部にかかる電圧が大きくなる、という欠点がある。このような電圧は、第２のゲート絶縁膜のエッジ部におけるリーク電流を増大させてしまう。
【０００５】
特許文献１には、フローティングゲートを備える半導体メモリの製造方法が開示されている。該製造方法では、島状のフローティングゲートの形成後に、フローティングゲートの表面の酸化処理を行っている。
【特許文献１】特開平１１−２２００４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、第１及び第２のゲート絶縁膜と第１及び第２のゲート電極とを備える半導体装置に関し、第１のゲート電極と第２のゲート電極との間のリーク電流を抑制することを課題とする。
【課題を解決するための手段】
【０００７】
本発明の実施例は例えば、ビット線とワード線とを備える半導体装置であって、基板上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のゲート電極上に形成された第２のゲート絶縁膜であって、前記第２のゲート絶縁膜は、前記第１のゲート電極の上面と、前記第１のゲート電極のワード線方向の第１側面と、前記第１のゲート電極のワード線方向の第２側面とに接しており、前記第２のゲート絶縁膜の膜厚は、前記第１のゲート電極のワード線方向の第１エッジ部上における膜厚と、前記第１のゲート電極のワード線方向の第２エッジ部上における膜厚とがそれぞれ、前記第１のゲート電極の上面上における膜厚、前記第１のゲート電極のワード線方向の第１側面上における膜厚、前記第１のゲート電極のワード線方向の第２側面上における膜厚、前記第１のゲート電極のビット線方向の第１エッジ部上における膜厚、及び前記第１のゲート電極のビット線方向の第２エッジ部上における膜厚よりも厚い、第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極であって、前記第２のゲート電極は、前記第２のゲート絶縁膜の上面と、前記第２のゲート絶縁膜のワード線方向の第１側面と、前記第２のゲート絶縁膜のワード線方向の第２側面とに接している、第２のゲート電極と、を備える半導体装置である。
【０００８】
本発明の別の実施例は例えば、ビット線とワード線とを備える半導体装置の製造方法であって、基板上に第１のゲート絶縁膜を堆積し、前記第１のゲート絶縁膜上に第１のゲート電極層を堆積し、前記第１のゲート電極層と前記第１のゲート絶縁膜とを貫通し、ビット線方向に延びる複数の溝を形成することで、ワード線方向の第１側面及び第２側面が露出した帯状の第１のゲート電極層と第１のゲート絶縁膜とを形成し、前記第１のゲート絶縁膜と前記第１のゲート電極層の一部又は全部とを埋める絶縁膜を前記複数の溝内に形成し、前記第１のゲート電極層のワード線方向の第１エッジ部及び第２エッジ部を絶縁体へと変質させ、前記第１のゲート電極層の上面とワード線方向の第１側面及び第２側面とに接する第２のゲート絶縁膜を堆積し、前記第２のゲート絶縁膜の上面とワード線方向の第１側面及び第２側面とに接する第２のゲート電極層を堆積し、前記第２のゲート電極層と前記第２のゲート絶縁膜と前記第１のゲート電極層とを貫通し、ワード線方向に延びる複数の溝を形成することで、第１のゲート電極と第２のゲート電極とを形成する半導体装置の製造方法である。
【０００９】
本発明の別の実施例は例えば、ビット線とワード線とを備える半導体装置の製造方法であって、基板上に第１のゲート絶縁膜を堆積し、前記第１のゲート絶縁膜上に第１のゲート電極層を堆積し、前記第１のゲート電極層上に第２のゲート絶縁膜の下位層を堆積し、前記第２のゲート絶縁膜の下位層と前記第１のゲート電極層と前記第１のゲート絶縁膜とを貫通し、ビット線方向に延びる複数の溝を形成することで、ワード線方向の第１側面及び第２側面が露出した帯状の第２のゲート絶縁膜の下位層と第１のゲート電極層と第１のゲート絶縁膜とを形成し、前記第１のゲート絶縁膜と前記第１のゲート電極層の一部又は全部とを埋める絶縁膜を前記複数の溝内に形成し、前記第１のゲート電極層のワード線方向の第１エッジ部及び第２エッジ部を絶縁体へと変質させ、前記第２のゲート絶縁膜の下位層の上面とワード線方向の第１側面及び第２側面とに接する前記第２のゲート絶縁膜の上位層を堆積し、前記第２のゲート絶縁膜の上位層の上面とワード線方向の第１側面及び第２側面とに接する第２のゲート電極層を堆積し、前記第２のゲート電極層と前記第２のゲート絶縁膜と前記第１のゲート電極層とを貫通し、ワード線方向に延びる複数の溝を形成することで、第１のゲート電極と第２のゲート電極とを形成する半導体装置の製造方法である。
【発明の効果】
【００１０】
本発明は、第１及び第２のゲート絶縁膜と第１及び第２のゲート電極とを備える半導体装置に関し、第１のゲート電極と第２のゲート電極との間のリーク電流を抑制することを可能にする。
【発明を実施するための最良の形態】
【００１１】
（第１実施例）
図１Ａ及びＢはそれぞれ、第１実施例の半導体装置１０１のセルアレイ構造を示す上方平面図及び回路構成図である。当該半導体装置１０１はここでは、不揮発性の半導体記憶装置、詳細には、フラッシュメモリである。当該半導体装置１０１は、ここではＮＡＮＤ型のフラッシュメモリであるが、その他の型のフラッシュメモリ、例えば、ＭＯＮＯＳ型のフラッシュメモリでもよい。
【００１２】
図１Ａ及びＢには、複数個のセルトランジスタＣＧ１乃至ｎが示されている。これらのセルトランジスタは、Ｎチャネル型のＭＯＳＦＥＴであり、ＣＧ１，ＣＧ２，，，ＣＧｎの順に直列接続されている。セルトランジスタＣＧ１のドレインは、選択用のトランジスタＳＧ１を介して、ビット線ＢＬに接続されている。セルトランジスタＣＧｎのソースは、選択用のトランジスタＳＧ２を介して、ソース線ＳＬに接続されている。
【００１３】
セルトランジスタＣＧ１乃至ｎは、同一のウェル基板上に形成されている。セルトランジスタＣＧ１乃至ｎのゲート（コントロールゲート）はそれぞれ、ワード線ＷＬ１乃至ｎに接続されている。ワード線ＷＬ１乃至ｎはそれぞれ、一方の端子が素子分離層上に形成されている。選択用のトランジスタＳＧ１及び２のゲート（コントロールゲート）はそれぞれ、選択線Ｌ１及び２に接続されている。
【００１４】
上記半導体装置１０１は、複数のビット線（ＢＬ等）と、複数のワード線（ＷＬ１乃至ｎ）とを備える。これらのビット線は図１ＡのＡ−Ａ’線方向（横方向）に延びており、これらのワード線は図１ＡのＢ−Ｂ’線方向（縦方向）に延びている。このように、図１Ａでは、Ａ−Ａ’線方向がビット線方向（ビット線に平行な方向）となっており、Ｂ−Ｂ’線方向がワード線方向（ワード線に平行な方向）となっている。
【００１５】
図２は、第１実施例の半導体装置１０１の側方断面図である。図２の半導体装置１０１は、図１Ａ及びＢに示した半導体装置１０１に相当する。図２は、図１ＡのＢ−Ｂ’線上における断面図である。当該半導体装置１０１は、図２のように、基板１１１と、第１のゲート絶縁膜１２１と、第１のゲート電極１２２と、第２のゲート絶縁膜１２３と、第２のゲート電極１２４と、埋込絶縁膜１３１とを具備する。
【００１６】
基板１１１はここでは、バルクシリコン基板である。基板１１１は、バルク半導体基板でもＳＯＩ（Semiconductor On Insulator）基板でもよい。
【００１７】
第１のゲート絶縁膜１２１は、基板１１１上に形成されており、当該基板１１１の上面に接している。第１のゲート絶縁膜１２１は、トンネル絶縁膜と呼ばれる。第１のゲート絶縁膜１２１はここでは、シリコン酸化膜である。
【００１８】
第１のゲート電極１２２は、第１のゲート絶縁膜１２１上に形成されており、当該第１のゲート絶縁膜１２１の上面に接している。第１のゲート電極１２２は、フローティングゲートと呼ばれ、電荷蓄積用のゲート電極として機能する。個々のメモリセルでは、電荷の注入及び放出により、情報の格納及び消去が行われる。第１のゲート電極１２２はここでは、ポリシリコン層である。
【００１９】
第２のゲート絶縁膜１２３は、第１のゲート電極１２２上に形成されており、当該第１のゲート電極１２２の上面Ｓと、当該第１のゲート電極１２２のワード線方向の第１側面ＳＷ１と、当該第１のゲート電極１２２のワード線方向の第２側面ＳＷ２とに接している。第２のゲート絶縁膜１２３は、層間絶縁膜と呼ばれる。第２のゲート絶縁膜１２３はここでは、シリコン酸化膜１２３Ａとシリコン窒化膜１２３Ｂとシリコン酸化膜１２３Ｃとを含む積層膜である（図３参照）。図３は、図２の拡大図である。
【００２０】
第２のゲート電極１２４は、第２のゲート絶縁膜１２３上に形成されており、当該第２のゲート絶縁膜１２３の上面σと、当該第２のゲート絶縁膜１２３のワード線方向の第１側面σＷ１と、当該第２のゲート絶縁膜１２３のワード線方向の第２側面σＷ２とに接している。第２のゲート電極１２４は、コントロールゲートと呼ばれ、制御用のゲート電極として機能する。第２のゲート電極１２４はここでは、ポリシリコン層である。
【００２１】
埋込絶縁膜１３１は、基板１１１上に形成されており、ビット線方向に延びる溝ＴＢの内部に埋め込まれている。埋込絶縁膜１３１はここでは、シリコン酸化膜である。
【００２２】
上記半導体装置１０１の投影断面図及び側方断面図をそれぞれ、図４及び図５に示す。図４は、図１ＡのＡ−Ａ’線及びＢ−Ｂ’線上における断面図である。図５は、図１ＡのＡ−Ａ’線上における断面図である。上記半導体装置１０１は、図４及び図５のように、側壁絶縁膜１４１と、ソースドレイン拡散層１５１とを更に具備する。側壁絶縁膜１４１は、ワード線方向に延びる溝ＴＷの側壁の表面に形成されている。側壁絶縁膜１４１は、後絶縁膜と呼ばれる。側壁絶縁膜１４１はここでは、シリコン酸化膜である。ソースドレイン拡散層１５１は、基板１１１内に形成されている。
【００２３】
以下、第２のゲート絶縁膜１２３の膜厚について説明する。
【００２４】
第２のゲート絶縁膜１２３は、図２のように、第１のゲート電極１２２の上面Ｓ上と、第１のゲート電極１２２のワード線方向の第１側面ＳＷ１上と、第１のゲート電極１２２のワード線方向の第２側面ＳＷ２上と、埋込絶縁膜１３１の上面上とに存在している。一方、第２のゲート絶縁膜１２３は、図５のように、第１のゲート電極１２２のビット線方向の第１側面ＳＢ１上や、第１のゲート電極１２２のワード線方向の第２側面ＳＢ２上には存在していない。
【００２５】
本実施例において、第２のゲート絶縁膜１２３の膜厚は、その大部分においてほぼ均一である。ここで、第２のゲート絶縁膜１２３のＳ上における膜厚をＴとし、第２のゲート絶縁膜１２３のＳＷ１上における膜厚をＴＷ１とし、第２のゲート絶縁膜１２３のＳＷ２上における膜厚をＴＷ２とする。本実施例では、膜厚Ｔと膜厚ＴＷ１と膜厚ＴＷ２とが同じ厚さになっている。即ち、Ｔ＝ＴＷ１＝ＴＷ２（＝ｔ）となっている。
【００２６】
図２には、第１のゲート電極１２２のワード線方向の第１エッジ部ＥＷ１、即ち、第１のゲート電極１２２の上面Ｓとワード線方向の第１側面ＳＷ１との境界部と、第１のゲート電極１２２のワード線方向の第２エッジ部ＥＷ２、即ち、第１のゲート電極１２２の上面Ｓとワード線方向の第２側面ＳＷ２との境界部が図示されている。
【００２７】
ここで、第２のゲート絶縁膜１２３のＥＷ１上における膜厚をｔＷ１とし、第２のゲート絶縁膜１２３のＥＷ２上における膜厚をｔＷ２とする。本実施例では、膜厚ｔＷ１と膜厚ｔＷ２とがそれぞれ、膜厚Ｔ、膜厚ＴＷ１、及び膜厚ＴＷ２より厚くなっている。即ち、ｔＷ１＞ｔ且つｔＷ２＞ｔとなっている。
【００２８】
図５には、第１のゲート電極１２２のビット線方向の第１エッジ部ＥＢ１、即ち、第１のゲート電極１２２の上面Ｓとビット線方向の第１側面ＳＢ１との境界部と、第１のゲート電極１２２のビット線方向の第２エッジ部ＥＢ２、即ち、第１のゲート電極１２２の上面Ｓとビット線方向の第２側面ＳＢ２との境界部が図示されている。
【００２９】
ここで、第２のゲート絶縁膜１２３のＥＢ１上における膜厚をｔＢ１とし、第２のゲート絶縁膜１２３のＥＢ２上における膜厚をｔＢ２とする。本実施例では、膜厚ｔＢ１と膜厚ｔＢ２とがそれぞれ、膜厚Ｔ、膜厚ＴＷ１、及び膜厚ＴＷ２と同じ厚さになっている。即ち、ｔＢ１＝ｔ且つｔＢ２＝ｔとなっている。
【００３０】
このように、本実施例では、膜厚ｔＷ１と膜厚ｔＷ２とがそれぞれ、膜厚Ｔ、膜厚ＴＷ１、膜厚ＴＷ２、膜厚ｔＢ１、及び膜厚ｔＢ２よりも厚くなっている。これを数式で表現すると、ｔＷ１，ｔＷ２＞Ｔ，ＴＷ１，ＴＷ２，ｔＢ１，ｔＢ２となる。
【００３１】
なお、図３には、第２のゲート絶縁膜１２３内の電気力線が例示されている。図３には特に、第２のゲート絶縁膜１２３内の電気力線として、Ｓ上における電気力線と、ＳＷ２上における電気力線と、ＥＷ２上における電気力線とが図示されている。第２のゲート絶縁膜１２３の各部の膜厚は、これらの電気力線の方向に規定するものとする。よって、膜厚Ｔはここでは、図３の上下方向に規定される。また、膜厚ＴＷ２はここでは、図３の左右方向に規定される。また、膜厚ｔＷ２はここでは、図３の斜め方向に規定される。
【００３２】
なお、以上の説明における「膜厚」とは、第２のゲート絶縁膜１２３の容量膜厚を意味するものとする。容量膜厚ｄは、ｄ＝ε０・ε・Ｓ／Ｃと定義される。ε０は真空誘電率、εはＳｉＯ２（二酸化シリコン）の比誘電率、Ｓはキャパシタ面積、Ｃは容量値を表す。本実施例では、容量膜厚ｔＷ１と容量膜厚ｔＷ２とを各々、後述するように、容量膜厚Ｔの１．８倍以上とする事が望ましい。これを数式で表現すると、ｔＷ１，ｔＷ２≧１．８×Ｔとなる。
【００３３】
以下、第１及び第２比較例の半導体装置１０１について説明する。
【００３４】
図６は、第１比較例の半導体装置１０１の側方断面図（Ｂ−Ｂ’断面図）である。第１比較例において、第２のゲート絶縁膜１２３は、第１のゲート電極１２２の上面Ｓには接しているが、第１のゲート電極１２２のワード線方向の第１側面ＳＷ１及び第２側面ＳＷ２には接していない。
【００３５】
図７は、第２比較例の半導体装置１０１の側方断面図（Ｂ−Ｂ’断面図）である。第２比較例において、第２のゲート絶縁膜１２３は、第１実施例と同様に、第１のゲート電極１２２の上面Ｓと、第１のゲート電極１２２のワード線方向の第１側面ＳＷ１及び第２側面ＳＷ２とに接している。一方、第２比較例において、第２のゲート絶縁膜１２３の膜厚は、その全部分においてほぼ均一である。
【００３６】
第２比較例には、第１比較例と比較して、第１のゲート電極１２２と第２のゲート電極１２４との間の静電容量が大きくなる、という利点がある。一方、第２比較例には、第１比較例と比較して、第２のゲート絶縁膜１２３のワード線方向のエッジ部、即ち、第２のゲート絶縁膜１２３のＥＷ１及びＥＷ２上の領域にかかる電圧が大きくなる、という欠点がある。このような電圧は、第２のゲート絶縁膜１２３のワード線方向のエッジ部におけるリーク電流を増大させてしまう。
【００３７】
図８は、第１比較例及び第２比較例における膜厚とリーク電流との関係を表すグラフである。曲線Ｃ１は、第１比較例におけるリーク電流の実測結果を表す。曲線Ｃ２は、第２比較例におけるリーク電流の実測結果を表す。これらのリーク電流はそれぞれ、第２のゲート絶縁膜１２３のＳ、ＳＷ１、ＳＷ２、ＥＷ１、及びＥＷ２上の領域におけるリーク電流に相当する。
【００３８】
図８のグラフから、第２比較例のリーク電流は、第１比較例のリーク電流よりも大きい事が解る。上記実測結果によれば、第２比較例のリーク電流は、第１比較例のリーク電流よりも約１桁、即ち、１０から１００倍程度大きくなる事が解った。
【００３９】
本実施例では、第２比較例の欠点を抑制しつつ第２比較例の利点を利用するため、第２のゲート絶縁膜１２３のワード線方向のエッジ部の膜厚を、第２のゲート絶縁膜１２３の平坦部の膜厚よりも厚くしている。即ち、ｔＷ１，ｔＷ２＞Ｔ，ＴＷ１，ＴＷ２，ｔＢ１，ｔＢ２としている。これにより、第２のゲート絶縁膜１２３のワード線方向のエッジ部におけるリーク電流が低減される。
【００４０】
図９は、本実施例における膜厚とリーク電流との関係を表すグラフである。曲線Ｃは、本実施例のリーク電流に関する数値計算結果に相当する。当該リーク電流は、第２のゲート絶縁膜１２３のＳ、ＳＷ１、ＳＷ２、ＥＷ１、及びＥＷ２上の領域におけるリーク電流に相当する。図９の横軸は、上記エッジ部の膜厚を平坦部の膜厚で割った値を表す。図９の縦軸は、上記エッジ部のリーク電流を平坦部のリーク電流で割った値を表す。
【００４１】
上記数値計算の詳細について説明する。上記数値計算には、ＦＮ（Fowler-Nordheim）電流の式を使用した。これは、Ｊ＝Ａ・Ｅｏｘ２・ｅｘｐ（−Ｂ／Ｅｏｘ）で表される。上記数値計算では、上記エッジ部にかかる電圧と平坦部にかかる電圧との比を、１．７としている（Ｖｅｄｇｅ／Ｖｆｌａｔ＝α＝１．７）。この値は、本実施例のような構造の半導体装置１０１（例えば５５ｎｍルールのＮＡＮＤ型のフラッシュメモリ）において、標準的な値である。
【００４２】
図９のグラフから、エッジ部の膜厚を厚くすると、エッジ部のリーク電流が低減される事が解る。そのため、本実施例では、膜厚ｔＷ１と膜厚ｔＷ２とをそれぞれ、膜厚Ｔ、膜厚ＴＷ１、膜厚ＴＷ２、膜厚ｔＢ１、及び膜厚ｔＢ２よりも厚くしている。これにより、エッジ部のリーク電流が低減される。
【００４３】
図９のグラフからは更に、膜厚比が１．８以上になると、リーク電流比が１．０以下になる事が解る。そのため、本実施例では、容量膜厚ｔＷ１と容量膜厚ｔＷ２とをそれぞれ、容量膜厚Ｔの１．８倍以上とする事が望ましい。これにより、エッジ部のリーク電流が、平坦部のリーク電流以下に低減される。
【００４４】
なお、膜厚Ｔ、膜厚ＴＷ１、膜厚ＴＷ２、膜厚ｔＢ１、及び膜厚ｔＢ２は同じ厚さでなくても構わない。
【００４５】
図１０Ａ乃至Ｌは、第１実施例の半導体装置１０１の製造工程図である。当該半導体装置１０１は、図１Ａ及びＢに示した半導体装置１０１に相当する。図１０Ａ乃至Ｈは、図１ＡのＢ−Ｂ’線上における断面図である。図１０Ｉ乃至Ｋは、図１ＡのＡ−Ａ’線上における断面図である。図１０Ｌは、図１ＡのＢ−Ｂ’線上における断面図である。
【００４６】
先ず、熱酸化法により、シリコン基板１１１上に、シリコン酸化膜である第１のゲート絶縁膜１２１を堆積する（図１０Ａ）。
【００４７】
次に、ＣＶＤにより、第１のゲート絶縁膜１２１上に、多結晶シリコン層である第１のゲート電極層１２２を堆積する。次に、ＣＶＤにより、第１のゲート電極層１２２上に、シリコン窒化膜であるマスク材２０１を堆積する。次に、ＣＶＤにより、マスク材２０１上に、酸化膜であるマスク材２０２を堆積する（図１０Ｂ）。
【００４８】
次に、マスク材２０２上に、フォトレジスト２１１を塗布する。次に、リソグラフィにより、マスク材２０２を加工する（図１０Ｃ）。
【００４９】
次に、フォトレジスト２１１を除去する。次に、マスク材２０１、第１のゲート電極層１２２、第１のゲート絶縁膜１２１、及び基板１１１を加工する（図１０Ｄ）。このようにして、第１のゲート電極層１２２と第１のゲート絶縁膜１２１とを貫通し、ビット線方向に延びる複数のトレンチＴＢが形成される。これにより、ワード線方向の第１側面及び第２側面が露出した帯状の第１のゲート電極層１２２と第１のゲート絶縁膜１２１とが形成される。図１０Ｄには、第１のゲート電極層１２２の上面Ｓと、第１のゲート電極層１２２のワード線方向の第１側面ＳＷ１及び第２側面ＳＷ２と、第１のゲート電極層１２２のワード線方向の第１エッジ部ＥＷ１及び第２エッジ部ＥＷ２とが図示されている。
【００５０】
次に、各トレンチＴＢ内に、埋込絶縁膜１３１を堆積する。次に、ＣＭＰにより、マスク材２０１の上面が露出するまで埋込絶縁膜１３１を研磨して平坦化する。これにより、マスク材２０１の上面までの埋込絶縁膜１３１及びマスク材２０２が除去される。次に、エッチングにより、埋込絶縁膜１３１の上面の高さを下げる。これにより、埋込絶縁膜１３１の上面の高さが、第１のゲート電極層１２２の上面Ｓの高さまで下げられる（図１０Ｅ）。
【００５１】
このように第１のゲート電極層１２２は、図１０Ｅの段階で、上面Ｓとワード線方向の第１側面ＳＷ１及び第２側面ＳＷ２とが絶縁膜で覆われた状態となる。上面Ｓは、マスク材２０１で覆われた状態となる。第１側面ＳＷ１及び第２側面ＳＷ２は、埋込絶縁膜１３１で覆われた状態となる。
【００５２】
ここでは、第１側面ＳＷ１及び第２側面ＳＷ２の全部が埋込絶縁膜１３１で覆われた状態となっているが、第１側面ＳＷ１及び第２側面ＳＷ２の一部が埋込絶縁膜１３１で覆われた状態となっていてもよい。即ち、第１のゲート電極層１２２は、図１０Ｅの段階で、その全部が埋込絶縁膜１３１に埋まっていても、その一部が埋込絶縁膜１３１に埋まっていてもよい。
【００５３】
なお、埋込絶縁膜１３１の上面の高さは、第１のゲート電極層１２２のワード線方向の第１エッジ部ＥＷ１及び第２エッジ部ＥＷ２にそれぞれ、バーズビークＢ１及びＢ２を入れる事が可能な高さとする。この条件は、埋込絶縁膜１３１の上面の高さの上限を規定する。バーズビークＢ１及びＢ２の詳細については、後述する。
【００５４】
また、埋込絶縁膜１３１の上面の高さは、第１のゲート電極層１２２の下面の高さよりも高くする。すなわち、第１側面ＳＷ１及び第２側面ＳＷ２は、部分的には露出してもよいが、完全には露出しないようにする。理由は、第１側面ＳＷ１及び第２側面ＳＷ２にバーズビークＢ１及びＢ２が入る領域を、第１側面ＳＷ１及び第２側面ＳＷ２の一部に制限するためである。この条件は、埋込絶縁膜１３１の上面の高さの下限を規定する。
【００５５】
製造工程図の説明を再開する。
【００５６】
次に、ウェハ表面の酸化処理を行い、第１のゲート電極層１２２のワード線方向の第１エッジ部ＥＷ１及び第２エッジ部ＥＷ２にそれぞれ、上述のバーズビークＢ１及びＢ２を形成する（図１０Ｆ）。即ち、第１のゲート電極層１２２のワード線方向の第１エッジ部ＥＷ１及び第２エッジ部ＥＷ２を、絶縁体へと変質させる。当該絶縁体はここでは、酸化膜、詳細にはシリコン酸化膜である。バーズビークＢ１及びＢ２は、上面Ｓの一部と第１側面ＳＷ１及び第２側面ＳＷ２の一部とに形成される。
【００５７】
次に、エッチングにより、埋込絶縁膜１３１の上面の高さを下げる。これにより、第１のゲート電極層１２２のワード線方向の第１側面ＳＷ１及び第２側面ＳＷ２が部分的に露出する。次に、ウェット処理により、マスク材２０１を剥離する。これにより、第１のゲート電極層１２２の上面Ｓが完全に露出する。次に、第１のゲート電極層１２２上に、第２のゲート絶縁膜１２３を堆積する。これにより、第１のゲート電極層１２２の上面Ｓとワード線方向の第１側面ＳＷ１及び第２側面ＳＷ２とに接する第２のゲート絶縁膜１２３が形成される。次に、ＬＰＣＶＤにより、第２のゲート絶縁膜１２３上に、多結晶シリコン層である第２のゲート電極層１２４を堆積する。これにより、第２のゲート絶縁膜１２３の上面σとワード線方向の第１側面σＷ１及び第２側面σＷ２とに接する第２のゲート電極層１２４が形成される（図１０Ｇ）。
【００５８】
第２のゲート絶縁膜１２３はここでは、図３のような積層膜である。第２のゲート絶縁膜１２３はここでは、シリコン酸化膜である第１の層１２３Ａと、シリコン窒化膜である第２の層１２３Ｂと、シリコン酸化膜である第３の層１２３Ｃとを含む積層膜（ＯＮＯ）である。第１の層１２３Ａは第１のゲート電極層１２２上に堆積され、第２の層１２３Ｂは第１の層１２３Ａ上に堆積され、第３の層１２３Ｃは第２の層１２３Ｂ上に堆積され、第２のゲート電極層１２４は第３の層１２３Ｃ上に堆積されている。
【００５９】
第２のゲート絶縁膜１２３は、ここでは３層を含む絶縁膜であるが、１層、２層、又は４層以上を含む絶縁膜でも構わない。但し、本実施例では、第２のゲート絶縁膜１２３の最下位層、即ち、第１のゲート絶縁膜１２２に接する層を、酸化膜とする。理由は、当該最下位層とバーズビークＢ１及びＢ２とを一体化して、バーズビークＢ１及びＢ２を第２のゲート絶縁膜１２３の一部とするためである。本実施例では、第１の層１２３ＡとバーズビークＢ１及びＢ２とが共にシリコン酸化膜である。本実施例では、上記最下位層とバーズビークＢ１及びＢ２とを同一組成とする事が望ましい。
【００６０】
製造工程図の説明を再開する。
【００６１】
次に、ＬＰＣＶＤにより、第２のゲート電極層１２４上に、シリコン窒化膜であるマスク材２０３を堆積する。次に、マスク材２０３上にフォトレジスト２１２を塗布する（図１０Ｈ）。上述の通り、図１０ＨはＢ−Ｂ’断面図である。一方、図１０Ｈの段階におけるＡ−Ａ’断面図を、図１０Ｉに示す。
【００６２】
次に、リソグラフィにより、マスク材２０３を加工する。次に、フォトレジスト２１２を除去する。次に、エッチングにより、第２のゲート電極層１２４、第２のゲート絶縁膜１２３、及び第１のゲート電極層１２２を加工する（図１０Ｊ）。このようにして、第２のゲート電極層１２４と第２のゲート絶縁膜１２３と第２のゲート電極層１２２とを貫通し、ワード線方向に延びる複数のトレンチＴＷが形成される。これにより、第１のゲート電極１２２と第２のゲート電極１２４が形成される。図１０Ｊには、第１のゲート電極１２２の上面Ｓと、第１のゲート電極１２２のビット線方向の第１側面ＳＢ１及び第２側面ＳＢ２と、第１のゲート電極１２２のビット線方向の第１エッジ部ＥＢ１及び第２エッジ部ＥＢ２とが図示されている。
【００６３】
次に、熱酸化法により、各トレンチＴＷの側壁面に、シリコン酸化膜である側壁絶縁膜１４１を形成する。この酸化工程は一般に、後酸化工程と呼ばれ、これにより形成される酸化膜１４１は一般に、後酸化膜と呼ばれる。次に、イオン注入によって基板１１１内にイオンを打ち込み、熱アニールによって当該イオンを活性化させる。これにより、ソースドレイン拡散層１５１が基板１１１内に形成される（図１０Ｋ）。こうして、メモリトランジスタが形成される。上述の通り、図１０ＫはＡ−Ａ’断面図である。一方、図１０Ｋの段階におけるＢ−Ｂ’断面図を、図１０Ｌに示す。
【００６４】
以上のように、第１実施例では、バーズビークＢ１及びＢ２を形成してから第２のゲート絶縁膜１２３を形成する。これによって、第１実施例では、第２のゲート絶縁膜１２３のワード線方向のエッジ部が厚膜化される。
【００６５】
以下、第２実施例について説明する。第２実施例は、第１実施例の変形例であり、第２実施例については、第１実施例との相違点を中心に説明する。なお、図１Ａの上方平面図及び図１Ｂの回路構成図は、第１実施例と第２実施例とで共通であるとする。
【００６６】
（第２実施例）
図１１は、第２実施例の半導体装置１０１の側方断面図である。図１１は、図２と同様に、図１ＡのＢ−Ｂ’線上における断面図である。当該半導体装置１０１は、図１１のように、基板１１１と、第１のゲート絶縁膜１２１と、第１のゲート電極１２２と、第２のゲート絶縁膜１２３と、第２のゲート電極１２４と、埋込絶縁膜１３１とを具備する。
【００６７】
図１２は、図１１の拡大図である。第２のゲート絶縁膜１２３はここでは、図１２のような積層膜である。第２のゲート絶縁膜１２３はここでは、シリコン酸化膜である第１の層１２３Ａと、シリコン窒化膜である第２の層１２３Ｂと、シリコン酸化膜である第３の層１２３Ｃとを含む積層膜（ＯＮＯ）である。第１の層１２３Ａは第１のゲート電極１２２上に形成されている。第２の層１２３Ｂは第１の層１２３Ａ上に形成されている。第３の層１２３Ｃは第２の層１２３Ｂ上に形成されている。第２のゲート電極１２４は第３の層１２３Ｃ上に形成されている。
【００６８】
図１１には、第２のゲート絶縁膜１２３の下位層１２３−１と、第２のゲート絶縁膜１２３の上位層１２３−２とが図示されている。下位層１２３−１は、第１の層１２３Ａを含む単層膜である。上位層１２３−２は、第２の層１２３Ｂと第３の層１２３Ｃとを含む積層膜である。下位層１２３−１及び上位層１２３−２の詳細については、後述する。
【００６９】
上記半導体装置１０１の投影断面図及び側方断面図をそれぞれ、図１３及び図１４に示す。図１３は、図４と同様に、図１ＡのＡ−Ａ’線及びＢ−Ｂ’線上における断面図である。図１４は、図５と同様に、図１ＡのＡ−Ａ’線上における断面図である。上記半導体装置１０１は、図１３及び図１４のように、側壁絶縁膜１４１と、ソースドレイン拡散層１５１とをさらに具備する。
【００７０】
図１５Ａ乃至Ｌは、第２実施例の半導体装置１０１の製造工程図である。図１５Ａ乃至Ｈは、図１０Ａ乃至Ｈと同様、図１ＡのＢ−Ｂ’線上における断面図である。図１５Ｉ乃至Ｋは、図１０Ｉ乃至Ｋと同様、図１ＡのＡ−Ａ’線上における断面図である。図１５Ｌは、図１０Ｌと同様、図１ＡのＢ−Ｂ’線上における断面図である。
【００７１】
先ず、熱酸化法により、シリコン基板１１１上に、シリコン酸化膜である第１のゲート絶縁膜１２１を堆積する（図１５Ａ）。
【００７２】
次に、ＣＶＤにより、第１のゲート絶縁膜１２１上に、多結晶シリコン層である第１のゲート電極層１２２を堆積する。次に、ＣＶＤにより、第１のゲート電極層１２２上に、第２のゲート絶縁膜１２３の下位層１２３−１を堆積する。次に、ＣＶＤにより、第２のゲート絶縁膜１２３の下位層１２３−１上に、シリコン窒化膜であるマスク材２０１を堆積する。次に、ＣＶＤにより、マスク材２０１上に、酸化膜であるマスク材２０２を堆積する（図１５Ｂ）。
【００７３】
次に、マスク材２０２上に、フォトレジスト２１１を塗布する。次に、リソグラフィにより、マスク材２０２を加工する（図１５Ｃ）。
【００７４】
次に、フォトレジスト２１１を除去する。次に、マスク材２０１、下位層１２３−１、第１のゲート電極層１２２、第１のゲート絶縁膜１２１、及び基板１１１を加工する（図１５Ｄ）。このようにして、下位層１２３−１と第１のゲート電極層１２２と第１のゲート絶縁膜１２１とを貫通し、ビット線方向に延びる複数のトレンチＴＢが形成される。これにより、ワード線方向の第１側面及び第２側面が露出した帯状の下位層１２３−１と第１のゲート電極層１２２と第１のゲート絶縁膜１２１とが形成される。図１５Ｄには、第１のゲート電極層１２２の上面Ｓと、第１のゲート電極層１２２のワード線方向の第１側面ＳＷ１及び第２側面ＳＷ２と、第１のゲート電極層１２２のワード線方向の第１エッジ部ＥＷ１及び第２エッジ部ＥＷ２とが図示されている。
【００７５】
次に、各トレンチＴＢ内に、埋込絶縁膜１３１を堆積する。次に、ＣＭＰにより、マスク材２０１の上面が露出するまで埋込絶縁膜１３１を研磨して平坦化する。これにより、マスク材２０１の上面までの埋込絶縁膜１３１及びマスク材２０２が除去される。次に、エッチングにより、埋込絶縁膜１３１の上面の高さを下げる。これにより、埋込絶縁膜１３１の上面の高さが、第１のゲート電極層１２２の上面Ｓと下面との間の高さまで下げられる。即ち、第１のゲート電極層１２２は、その一部が埋込絶縁膜１３１に埋まった状態となる（図１５Ｅ）。
【００７６】
次に、ウェハ表面の酸化処理を行い、第１エッジ部ＥＷ１及び第２エッジ部ＥＷ２を含む第１側面ＳＷ１及び第２側面ＳＷ２の露出面を酸化する。（図１５Ｆ）。即ち、第１エッジ部ＥＷ１及び第２エッジ部ＥＷ２を含む、第１側面ＳＷ１及び第２側面ＳＷ２の露出面を、絶縁体へと変質させる。当該絶縁体はここでは、酸化膜、詳細にはシリコン酸化膜である。
【００７７】
次に、ウェット処理によって、マスク材２０１を剥離する。これにより、第２のゲート絶縁膜１２３の下位層１２３−１の上面が露出する。次に、第２のゲート電極膜１２２の下位層１２３−１上に、第２のゲート絶縁膜１２３の上位層１２３−２を堆積する。これにより、下位層１２３−１の上面とワード線方向の第１側面及び第２側面とに接する上位層１２３−２が形成される。次に、ＬＰＣＶＤにより、第２のゲート絶縁膜１２３（の上位層１２３−２）上に、多結晶シリコン層である第２のゲート電極層１２４を堆積する。これにより、第２のゲート絶縁膜１２３の上面σとワード線方向の第１側面σＷ１及び第２側面σＷ２とに接する第２のゲート電極層１２４が形成される（図１５Ｇ）。
【００７８】
第２のゲート絶縁膜１２３はここでは図１２のような積層膜である。第２のゲート絶縁膜１２３はここでは、シリコン酸化膜である第１の層１２３Ａと、シリコン窒化膜である第２の層１２３Ｂと、シリコン酸化膜である第３の層１２３Ｃとを含む積層膜（ＯＮＯ）である。第１の層１２３Ａは第１のゲート電極層１２２上に堆積され、第２の層１２３Ｂは第１の層１２３Ａ上に堆積され、第３の層１２３Ｃは第２の層１２３Ｂ上に堆積され、第２のゲート電極層１２４は第３の層１２３Ｃ上に堆積されている。
【００７９】
第２のゲート絶縁膜１２３は、ここでは３層を含む絶縁膜であるが、１層、２層、又は４層以上を含む絶縁膜でもよい。また、下位層１２３−１は、ここでは１層を含む絶縁膜であるが、２層以上を含む絶縁膜でもよい。また、上位層１２３−２は、ここでは２層を含む絶縁膜であるが、１層、又は３層以上を含む絶縁膜でもよい。但し、本実施例では、第２のゲート絶縁膜１２３の最下位層、即ち、第１のゲート絶縁膜１２２に接する層を、酸化膜とする。理由は、当該最下位層と図１５Ｆで形成された酸化膜とを一体化して、当該酸化膜を第２のゲート絶縁膜１２３の一部とするためである。本実施例では、第１の層１２３Ａと当該酸化膜とが共にシリコン酸化膜である。本実施例では、上記最下位層と当該酸化膜とを同一組成とする事が望ましい。
【００８０】
製造工程図の説明を再開する。
【００８１】
次に、ＬＰＣＶＤにより、第２のゲート電極層１２４上に、シリコン窒化膜であるマスク材２０３を堆積する。次に、マスク材２０３上にフォトレジスト２１２を塗布する（図１５Ｈ）。上述の通り、図１５ＨはＢ−Ｂ’断面図である。一方、図１５Ｈの段階におけるＡ−Ａ’断面図を、図１５Ｉに示す。
【００８２】
次に、リソグラフィにより、マスク材２０３を加工する。次に、フォトレジスト２１２を除去する。次に、エッチングにより、第２のゲート電極層１２４、第２のゲート絶縁膜１２３、及び第１のゲート電極層１２２を加工する（図１５Ｊ）。このようにして、第２のゲート電極層１２４と第２のゲート絶縁膜１２３と第２のゲート電極層１２２とを貫通し、ワード線方向に延びる複数のトレンチＴＷが形成される。これにより、第１のゲート電極１２２と第２のゲート電極１２４が形成される。図１５Ｊには、第１のゲート電極１２２の上面Ｓと、第１のゲート電極１２２のビット線方向の第１側面ＳＢ１及び第２側面ＳＢ２と、第１のゲート電極１２２のビット線方向の第１エッジ部ＥＢ１及び第２エッジ部ＥＢ２とが図示されている。
【００８３】
次に、熱酸化法により、各トレンチＴＷの側壁面に、シリコン酸化膜である側壁絶縁膜１４１を形成する。この酸化工程は一般に、後酸化工程と呼ばれ、これにより形成される酸化膜１４１は一般に、後酸化膜と呼ばれる。次に、イオン注入によって基板１１１内にイオンを打ち込み、熱アニールによって当該イオンを活性化させる。これにより、ソースドレイン拡散層１５１が基板１１１内に形成される（図１５Ｋ）。こうして、メモリトランジスタが形成される。上述の通り、図１５ＫはＡ−Ａ’断面図である。一方、図１５Ｋの段階におけるＢ−Ｂ’断面図を、図１５Ｌに示す。
【００８４】
以上のように、第２実施例では、第１のゲート電極層１２２のワード方向のエッジ部を酸化することで、第２のゲート絶縁膜１２３のワード線方向のエッジ部を厚膜化する。
【図面の簡単な説明】
【００８５】
【図１Ａ】第１実施例の半導体装置のセルアレイ構造を示す上方平面図である。
【図１Ｂ】第１実施例の半導体装置のセルアレイ構造を示す回路構成図である。
【図２】第１実施例の半導体装置の側方断面図である。
【図３】第１実施例の半導体装置の拡大側方断面図である。
【図４】第１実施例の半導体装置の投影断面図である。
【図５】第１実施例の半導体装置の側方断面図である。
【図６】第１比較例の半導体装置の側方断面図である。
【図７】第２比較例の半導体装置の側方断面図である。
【図８】膜厚とリーク電流との関係を表すグラフである（比較例）。
【図９】膜厚とリーク電流との関係を表すグラフである（実施例）。
【図１０Ａ】第１実施例の半導体装置の製造工程図（１／１２）である。
【図１０Ｂ】第１実施例の半導体装置の製造工程図（２／１２）である。
【図１０Ｃ】第１実施例の半導体装置の製造工程図（３／１２）である。
【図１０Ｄ】第１実施例の半導体装置の製造工程図（４／１２）である。
【図１０Ｅ】第１実施例の半導体装置の製造工程図（５／１２）である。
【図１０Ｆ】第１実施例の半導体装置の製造工程図（６／１２）である。
【図１０Ｇ】第１実施例の半導体装置の製造工程図（７／１２）である。
【図１０Ｈ】第１実施例の半導体装置の製造工程図（８／１２）である。
【図１０Ｉ】第１実施例の半導体装置の製造工程図（９／１２）である。
【図１０Ｊ】第１実施例の半導体装置の製造工程図（１０／１２）である。
【図１０Ｋ】第１実施例の半導体装置の製造工程図（１１／１２）である。
【図１０Ｌ】第１実施例の半導体装置の製造工程図（１２／１２）である。
【図１１】第２実施例の半導体装置の側方断面図である。
【図１２】第２実施例の半導体装置の拡大側方断面図である。
【図１３】第２実施例の半導体装置の投影断面図である。
【図１４】第２実施例の半導体装置の側方断面図である。
【図１５Ａ】第２実施例の半導体装置の製造工程図（１／１２）である。
【図１５Ｂ】第２実施例の半導体装置の製造工程図（２／１２）である。
【図１５Ｃ】第２実施例の半導体装置の製造工程図（３／１２）である。
【図１５Ｄ】第２実施例の半導体装置の製造工程図（４／１２）である。
【図１５Ｅ】第２実施例の半導体装置の製造工程図（５／１２）である。
【図１５Ｆ】第２実施例の半導体装置の製造工程図（６／１２）である。
【図１５Ｇ】第２実施例の半導体装置の製造工程図（７／１２）である。
【図１５Ｈ】第２実施例の半導体装置の製造工程図（８／１２）である。
【図１５Ｉ】第２実施例の半導体装置の製造工程図（９／１２）である。
【図１５Ｊ】第２実施例の半導体装置の製造工程図（１０／１２）である。
【図１５Ｋ】第２実施例の半導体装置の製造工程図（１１／１２）である。
【図１５Ｌ】第２実施例の半導体装置の製造工程図（１２／１２）である。
【符号の説明】
【００８６】
１０１  半導体装置
１１１  基板
１２１  第１のゲート絶縁膜
１２２  第１のゲート電極
１２３  第２のゲート絶縁膜
１２４  第２のゲート電極
１３１  埋込絶縁膜
１４１  側壁絶縁膜
１５１  ソースドレイン拡散層
２０１  マスク材
２０２  マスク材
２０３  マスク材
２１１  フォトレジスト
２１２  フォトレジスト
【図１Ａ】
2008300427.tif 000003
【図１Ｂ】
2008300427.tif 000004
【図２】
2008300427.tif 000005
【図３】
2008300427.tif 000006
【図４】
2008300427.tif 000007
【図５】
2008300427.tif 000008
【図６】
2008300427.tif 000009
【図７】
2008300427.tif 000010
【図８】
2008300427.tif 000011
【図９】
2008300427.tif 000012
【図１０Ａ】
2008300427.tif 000013
【図１０Ｂ】
2008300427.tif 000014
【図１０Ｃ】
2008300427.tif 000015
【図１０Ｄ】
2008300427.tif 000016
【図１０Ｅ】
2008300427.tif 000017
【図１０Ｆ】
2008300427.tif 000018
【図１０Ｇ】
2008300427.tif 000019
【図１０Ｈ】
2008300427.tif 000020
【図１０Ｉ】
2008300427.tif 000021
【図１０Ｊ】
2008300427.tif 000022
【図１０Ｋ】
2008300427.tif 000023
【図１０Ｌ】
2008300427.tif 000024
【図１１】
2008300427.tif 000025
【図１２】
2008300427.tif 000026
【図１３】
2008300427.tif 000027
【図１４】
2008300427.tif 000028
【図１５Ａ】
2008300427.tif 000029
【図１５Ｂ】
2008300427.tif 000030
【図１５Ｃ】
2008300427.tif 000031
【図１５Ｄ】
2008300427.tif 000032
【図１５Ｅ】
2008300427.tif 000033
【図１５Ｆ】
2008300427.tif 000034
【図１５Ｇ】
2008300427.tif 000035
【図１５Ｈ】
2008300427.tif 000036
【図１５Ｉ】
2008300427.tif 000037
【図１５Ｊ】
2008300427.tif 000038
【図１５Ｋ】
2008300427.tif 000039
【図１５Ｌ】
2008300427.tif 000040