(57)【要約】【課題】面積効率が高く保護性能が高い保護素子を備えた半導体装置を提供する。【解決手段】半導体装置１において、シリコン基板２上に絶縁膜３を形成し、その上にシリコン膜４を設ける。シリコン基板２には、Ｎ型領域５、Ｐ型領域６及びＮ型領域７からなる下側の電流経路を形成し、シリコン膜４には、Ｎ型部分８、Ｐ型部分９及びＮ型部分１０からなる上側の電流経路を形成する。また、Ｎ型領域５内には、Ｎ−型領域５ｂを形成する。そして、下側の電流経路と上側の電流経路とをコンタクト１１及び１２を介して相互に並列に接続し、下側の電流経路は、上側の電流経路が形成されている領域の直下域の少なくとも一部を含む領域に形成する。下側の電流経路にはＮ−型領域５ｂが介在するため、下側の電流経路の抵抗は上側の電流経路の抵抗よりも高い。【選択図】図１
2008300395.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられた半導体膜と、
を備え、
前記半導体基板には少なくとも１つのダイオードを含む第１の電流経路が形成されており、
前記半導体膜には少なくとも１つのダイオードを含む第２の電流経路が形成されており、
前記第１の電流経路と前記第２の電流経路とは相互に並列に接続されており、
前記第１の電流経路が形成されている領域は前記第２の電流経路が形成されている領域の直下域の少なくとも一部を含む領域であり、
前記第１の電流経路の抵抗は前記第２の電流経路の抵抗よりも高いことを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられた半導体膜と、
前記半導体基板内に形成された第１導電型の第１領域と、
前記半導体基板内に形成され前記第１領域に接する第２導電型の第２領域と、
前記半導体基板内に形成された第１導電型の第３領域と、
前記半導体膜内に形成された第１導電型の第１部分と、
前記半導体膜内に形成され前記第１部分に接する第２導電型の第２部分と、
前記半導体膜内に形成された第１導電型の第３部分と、
を備え、
前記第１領域は、前記第１部分の直下域の少なくとも一部を含む領域に配置され、前記第１部分に接続されており、
前記第３領域は、前記第３部分の直下域の少なくとも一部を含む領域に配置され、前記第３部分に接続されており、
前記第１領域から前記第２領域を通過して前記第３領域に至る第１の電流経路の抵抗は、前記第１部分から前記第２部分を通過して前記第３部分に至る第２の電流経路の抵抗よりも高いことを特徴とする半導体装置。
【請求項３】
前記第１領域、前記第２領域及び前記第３領域は相互に同心円状に配置されており、前記第１部分、前記第２部分及び前記第３部分は相互に同心円状に配置されていることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記第１領域は、
前記第１部分に接続された第１の高濃度領域と、
前記第２領域に接する第２の高濃度領域と、
前記第１の高濃度領域と前記第２の高濃度領域との間に配置され、不純物濃度が前記第１の高濃度領域の不純物濃度及び前記第２の高濃度領域の不純物濃度よりも低い低濃度領域と、
を有することを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記第１部分に接続された第１電極と、
前記第２の高濃度領域に接続された第２電極と、
前記第３部分に接続された第３電極と、
をさらに備えたことを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、保護素子が形成された半導体装置に関する。
【背景技術】
【０００２】
近年、情報処理技術は高速化及び大容量化が進んでおり、半導体装置に対する高周波化及び微細化の要求はますます高まってきている。これにより、例えば、高速スイッチング素子又は電圧コンバータ回路等に広く用いられるＭＯＳ（Metal Oxide Semiconductor：金属酸化物半導体）トランジスタにおいても、素子の微細化及びゲート絶縁膜の薄膜化が進行し、ＥＳＤ（Electro Static Discharge：静電気放電）耐量の低下が懸念されている。このため、半導体装置に対する静電破壊耐量向上の要求も急激に高まってきている。
【０００３】
ＭＯＳトランジスタを備えた半導体装置においては、シリコン基板にＭＯＳトランジスタを形成する際に、同時にＥＳＤ保護用ダイオードを形成することが多い。例えば、特許文献１には、シリコン基板上に多結晶シリコン層を形成し、この多結晶シリコン層内にＰ型層とＮ型層とを交互に配列させて、相互に逆方向に直列に接続された６段のＰＮダイオードを形成し、このダイオードをＭＯＳトランジスタのゲート−ソース間に接続する技術が開示されている。これにより、ＥＳＤなどによりＭＯＳトランジスタのゲート−ソース間にサージ電圧が印加されたときに、ダイオード内でアバランシェ降伏が発生して導通状態となり、ダイオード内にサージ電流が流れるようになる。この結果、サージ電流の電気エネルギーをダイオード内で消費することができるため、サージ電圧がＭＯＳトランジスタのゲート酸化膜に印加されることを防ぎ、ゲート酸化膜が破壊されることを防止できる。この多結晶シリコン層にＰＮダイオードを形成する技術は、素子製造プロセス上の自由度が高いため、広く用いられている。
【０００４】
しかしながら、本発明者等の検討によれば、このような構造では保護ダイオードの効果を十分に発揮できないことが明らかになってきた。すなわち、多結晶シリコン層内に形成されたＰＮダイオードにおいては、結晶粒界に存在する電子トラップ又は正孔トラップによって、電子又は正孔の輸送が著しく阻害されてしまう。この結果、多結晶シリコン内におけるこれらのキャリアの移動度は、単結晶シリコン内における移動度の数分の１以下となってしまう。これにより、いわゆるスナップバック効果が生じず、電圧に対する電流の変化は単調増加となる。すなわち、電圧がある値を超えると抵抗が急激に低下して電流が増加するということはなく、電流は電圧の増加によってしか増加しない。このため、保護ダイオードの動作時電圧が高くなり、従って電流輸送能力は低くなり、サージ電流のエネルギーを十分に消費することができない。また、ＥＳＤが印加された際に多結晶シリコン層内で発生する熱量は数１０〜１００Ｗにも達するが、多結晶シリコン層の直下には酸化膜が形成されているため、熱抵抗が極めて高い。このため、この保護素子は、発生した熱を速やかに排出することができず、熱破壊しやすい。このように、上述の多結晶シリコン層内にＰＮダイオードを形成する技術は、製造工程の簡略化には効果があるものの、保護効果が不十分である。
【０００５】
このような問題を回避するためには、基板上に設けられた多結晶シリコン層内ではなく、基板を形成している単結晶シリコン内にＰＮダイオードを形成すればよい。例えば、特許文献２には、Ｎ型シリコン基板上にＮ型エピタキシャル層を形成し、このＮ型エピタキシャル層の表面に局所的にＰ型層を形成し、このＰ型層の内部に局所的に複数のＮ型領域を形成する技術が開示されている。これにより、単結晶シリコン基板内にＮＰＮ構造を形成することができる。このＮＰＮ構造は、相互に逆方向に接続された１対のツェナーダイオード（すなわち、ＮＰＰＮ構造）として動作する。又は、ベースが開放されたＮＰＮトランジスタの動作と考えてもよい。
【０００６】
このＮＰＮ構造にサージ電圧が印加されると、スナップバック効果により抵抗が低下し、サージ電流を流すことができる。これにより、このＮＰＮ構造に並列に接続された素子、例えば、ＭＯＳトランジスタのゲート酸化膜を、ＥＳＤ破壊から保護することができる。また、このＮＰＮ構造は基板内に形成されているため、発生した熱を、基板を通じて排出することができ、熱破壊されにくい。このように、単結晶シリコン基板内にＮＰＮ構造を形成すれば、大電流を流すことができ、熱にも強い保護素子を実現することができる。しかしながら、このような保護素子は、基板の表面において一定の面積を占めることになるため、半導体装置の小型化を阻害してしまう。
【０００７】
【特許文献１】特開２０００−９１３４４号公報
【特許文献２】特開平７−１２２７１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、面積効率が高く保護性能が高い保護素子を備えた半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に設けられた半導体膜と、を備え、前記半導体基板には少なくとも１つのダイオードを含む第１の電流経路が形成されており、前記半導体膜には少なくとも１つのダイオードを含む第２の電流経路が形成されており、前記第１の電流経路と前記第２の電流経路とは相互に並列に接続されており、前記第１の電流経路が形成されている領域は前記第２の電流経路が形成されている領域の直下域の少なくとも一部を含む領域であり、前記第１の電流経路の抵抗は前記第２の電流経路の抵抗よりも高いことを特徴とする半導体装置が提供される。
【００１０】
本発明の他の一態様によれば、半導体基板と、前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に設けられた半導体膜と、前記半導体基板内に形成された第１導電型の第１領域と、前記半導体基板内に形成され前記第１領域に接する第２導電型の第２領域と、前記半導体基板内に形成された第１導電型の第３領域と、前記半導体膜内に形成された第１導電型の第１部分と、前記半導体膜内に形成され前記第１部分に接する第２導電型の第２部分と、前記半導体膜内に形成された第１導電型の第３部分と、を備え、前記第１領域は、前記第１部分の直下域の少なくとも一部を含む領域に配置され、前記第１部分に接続されており、前記第３領域は、前記第３部分の直下域の少なくとも一部を含む領域に配置され、前記第３部分に接続されており、前記第１領域から前記第２領域を通過して前記第３領域に至る第１の電流経路の抵抗は、前記第１部分から前記第２部分を通過して前記第３部分に至る第２の電流経路の抵抗よりも高いことを特徴とする半導体装置が提供される。
【発明の効果】
【００１１】
本発明によれば、面積効率が高く保護性能が高い保護素子を備えた半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照しつつ、本発明の実施形態について説明する。  
先ず、本発明の第１の実施形態について説明する。  
図１は、本実施形態に係る半導体装置を例示する断面図であり、  
図２は、この半導体装置を例示する回路図である。
【００１３】
図１に示すように、本実施形態に係る半導体装置１においては、例えば単結晶のシリコン（Ｓｉ）からなるシリコン基板２が設けられている。また、シリコン基板２上には、例えばシリコン酸化物（ＳｉＯ２）からなる絶縁膜３が設けられており、絶縁膜３上には、例えば多結晶シリコンからなるシリコン膜４が設けられている。
【００１４】
シリコン基板２の上層部には、Ｎ型領域５、Ｐ型領域６及びＮ型領域７が形成されており、この順に配列されている。Ｐ型領域６はＮ型領域５及び７の双方に接している。一方、シリコン膜４内には、Ｎ型部分８、Ｐ型部分９及びＮ型部分１０が形成されており、この順に配列されている。Ｐ型部分９はＮ型部分８及びＮ型部分１０の双方に接している。なお、本明細書において、「Ｎ型領域」又は「Ｎ型部分」というときは、その領域又は部分の導電型はＮ型である。Ｐ型についても同様である。
【００１５】
Ｎ型領域５は、３つの領域、すなわち、Ｎ＋型領域５ａ、Ｎ−型領域５ｂ及びＮ＋型領域５ｃに分割されている。Ｎ＋型領域５ａ、Ｎ−型領域５ｂ及びＮ＋型領域５ｃはこの順に配列されており、Ｎ−型領域５ｂはＮ＋型領域５ａ及びＮ＋型領域５ｃの双方に接しており、Ｎ＋型領域５ｃはＰ型領域６に接している。また、Ｎ−型領域５ｂの不純物濃度は、Ｎ＋型領域５ａの不純物濃度及びＮ＋型領域５ｃの不純物濃度よりも低い。
【００１６】
そして、Ｎ型領域５のＮ＋型領域５ａはＮ型部分８の直下域の少なくとも一部を含む領域に配置されており、絶縁膜３におけるＮ＋型領域５ａとＮ型部分８との間の領域にはコンタクト１１が形成されており、Ｎ＋型領域５ａをＮ型部分８に接続している。また、Ｎ型領域７はＮ型部分１０の直下域の少なくとも一部を含む領域に配置されており、絶縁膜３におけるＮ型領域７とＮ型部分１０との間の領域にはコンタクト１２が形成されており、Ｎ型領域７をＮ型部分１０に接続している。
【００１７】
更に、Ｎ型部分８には電極Ｅ１が接続されており、Ｎ＋型領域５ｃには電極Ｅ２が接続されており、Ｎ型部分１０には電極Ｅ３が接続されている。
【００１８】
これにより、Ｎ＋型領域５ｃとＰ型領域６との界面、及びＰ型領域６とＮ型領域７との界面には、それぞれＰＮダイオードが形成される。これらのＰＮダイオードは、相互に逆方向に直列に接続されている。この結果、図２に示すように、シリコン基板２内には、Ｎ＋型領域５ａからＰ型領域６を通過してＮ型領域７に至り、２つのダイオードを含む電流経路Ｃ１が形成されている。また、Ｎ型領域５にはＮ−型領域５ｂが設けられており、抵抗として作用する。
【００１９】
一方、Ｎ型部分８とＰ型部分９との界面、及びＰ型部分９とＮ型部分１０との界面には、それぞれＰＮダイオードが形成される。これらのＰＮダイオードは、相互に逆方向に直列に接続されている。この結果、シリコン膜４内には、Ｎ型部分８からＰ型部分９を通過してＮ型部分１０に至り、２つのダイオードを含む電流経路Ｃ２が形成されている。
【００２０】
そして、Ｎ型領域５のＮ＋型領域５ａとＮ型部分８とがコンタクト１１を介して相互に接続され、Ｎ型領域７とＮ型部分１０とがコンタクト１２を介して相互に接続されることにより、電流経路Ｃ１と電流経路Ｃ２とは相互に並列に接続されている。また、電流経路Ｃ１にはＮ−型領域５ｂが抵抗として介在しているため、電流経路Ｃ１の抵抗は電流経路Ｃ２の抵抗よりも高い。このようにして、半導体装置１においては、逆直列ツェナーダイオード及び抵抗からなるπ型回路が構成されている。なお、Ｎ＋型領域５ａはＮ型部分８の直下域の少なくとも一部を含む領域に配置されており、Ｎ型領域７はＮ型部分１０の直下域の少なくとも一部を含む領域に配置されているため、シリコン基板２における電流経路Ｃ１が形成されている領域は、シリコン膜４における電流経路Ｃ２が形成されている領域の直下域の少なくとも一部を含む領域である。すなわち、上方から見て、電流経路Ｃ１が形成されている領域と電流経路Ｃ２が形成されている領域とは、少なくとも部分的に重なり合っている。
【００２１】
次に、本実施形態に係る半導体装置の動作について説明する。  
図２に示すように、半導体装置１においては、電極Ｅ１と電極Ｅ３との間に電流経路Ｃ１及びＣ２が相互に並列に接続されており、各電流経路においては、１対のダイオードが相互に逆方向に直列接続されているため、電極Ｅ１と電極Ｅ３との間に印加される電圧が一定値未満であれば、これらの電極間にはいずれの方向にも電流が流れない。
【００２２】
これに対して、サージが入力されるなどの原因により、電極Ｅ１と電極Ｅ３との間に一定値以上の電圧が印加されると、シリコン基板２内及びシリコン膜４内において、逆方向バイアスが印加されたダイオードが降伏し、電流経路Ｃ１及びＣ２に電流が流れる。これにより、サージ電力が消費される。このように、電流経路Ｃ１及びＣ２からなる回路を、ＥＳＤ保護素子として使用することができる。
【００２３】
次に、本実施形態の効果について説明する。  
本実施形態に係る半導体装置１においては、２本の電流経路Ｃ１及びＣ２が設けられており、相互に並列に接続されているため、１本の電流経路しか設けない場合と比較して、より多くの電流を流すことができる。また、電流経路Ｃ１が電流経路Ｃ２の直下域に配置されているため、素子面積を有効に活用することができる。更に、電流経路Ｃ１の抵抗は電流経路Ｃ２の抵抗よりも高いため、電流経路Ｃ１においてより多くの熱が発生する場合があるが、この場合にも、電流経路Ｃ１はシリコン基板２内に形成されているため、電流経路Ｃ１において発生した熱は、シリコン基板２を介して排出されやすい。このため、半導体装置１は耐熱性が優れている。このように、本実施形態によれば、面積効率が高く保護性能が高い保護素子を備えた半導体装置を実現することができる。
【００２４】
なお、本実施形態においては、電流経路Ｃ１及びＣ２がそれぞれ１対のＰＮダイオードを含む例を示したが、本実施形態はこれに限定されず、少なくとも一方の電流経路において３個以上のＰＮダイオードが設けられていてもよい。例えば、Ｐ型部分９とＮ型部分１０との間に、Ｎ型部分及びＰ型部分からなる対が１対以上設けられていてもよい。また、通常の状態において印加される電圧の方向が決まっている場合には、各電流経路に１個のＰＮダイオードのみが設けられていてもよい。更に、上述の各領域及び各部分の導電型を逆にしてもよい。
【００２５】
次に、本発明の第２の実施形態について説明する。  
図３は、本実施形態に係る半導体装置を例示する平面図であり、多結晶シリコン膜の上面を示し、  
図４は、本実施形態に係る半導体装置を例示する平面図であり、シリコン基板の上面を示し、  
図５は、図３及び図４に示すＡ−Ａ’線による断面図であり、  
図６は、図３及び図４に示すＢ−Ｂ’線による断面図であり、  
図７は、この半導体装置を例示する斜視断面図であり、  
図８は、この半導体装置を例示する斜視断面図であり、多結晶シリコン膜の上面を示し、
図９は、この半導体装置を例示する斜視断面図であり、シリコン基板の上面を示す。  
なお、図７乃至図９に示す斜視断面図においては、各図の左側に図５に示すＡ−Ａ’断面を示し、各図の右側に図６に示すＢ−Ｂ’断面を示している。また、図８は、図７から後述する電極５１乃至５３及びシリコン酸化膜４６を除去した図であり、図９は、図８から後述する多結晶シリコン膜３６及びシリコン酸化膜３１を除去した図である。
【００２６】
以下、図３乃至図９を参照して説明する。特に図５に示すように、本実施形態に係る半導体装置２１においては、単結晶シリコンからなる基板２２が設けられており、基板２２の上面上には、エピタキシャル成長によってＮ型シリコン層２３が形成されている。以下、基板２２及びＮ型シリコン層２３を合わせて、シリコン基板２４という。
【００２７】
特に図４及び図５に示すように、Ｎ型シリコン層２３の上面の一部には、Ｐ型領域２５が形成されている。Ｎ型シリコン層２３の上面に対して垂直な方向から見て（以下、「平面視で」という）、Ｐ型領域２５の形状は略円形である。但し、Ｐ型領域２５の外縁におけるＰ型領域２５の中心軸Ｏに関して４回対称となる位置には、中心軸Ｏから離隔する方向（以下、「外方向」という）に向けて延出した矩形の延出部２５ａがそれぞれ形成されている。Ｐ型領域２５の不純物濃度は、例えば、１×１０１７乃至５×１０１８ｃｍ−３である。
【００２８】
Ｐ型領域２５の上面には、Ｎ＋型領域２６、Ｎ−型領域２７、Ｎ＋型領域２８及びＮ＋型領域２９が、この順に外方向に向かって同心円状に形成されている。Ｎ＋型領域２６の不純物濃度は、例えば、１×１０１９ｃｍ−３以上である。また、Ｎ−型領域２７の不純物濃度は、Ｎ＋型領域２６、２８及び２９の不純物濃度よりも低い。平面視で、Ｎ＋型領域２６の形状はＰ型領域２５の中心軸Ｏを中心とする円形であり、Ｎ−型領域２７の形状は中心軸Ｏを中心とする円環形であり、Ｎ＋型領域２８及びＮ＋型領域２９の形状は略円環形である。Ｎ＋型領域２８及びＮ＋型領域２９における延出部２５ａに相当する位置には、外方向に向けて延出した矩形の延出部２８ａ及び２９ａがそれぞれ形成されている。
【００２９】
Ｎ＋型領域２６はＮ−型領域２７に接しており、Ｎ−型領域２７はＮ＋型領域２８に接している。一方、Ｎ＋型領域２８とＮ＋型領域２９とは離隔しており、両領域の間には、Ｐ型領域２５が介在している。Ｐ型領域２５におけるＮ＋型領域２８とＮ＋型領域２９との間に配置された部分の形状は、平面視で略円環状である。
【００３０】
そして、Ｎ型シリコン層２３上には、シリコン酸化膜３１が設けられている。シリコン酸化膜３１におけるＮ＋型領域２６の直上域には、円形の開口部３２が形成されている。開口部３２の中心軸はＰ型領域２５の中心軸Ｏと一致しており、平面視で、開口部３２はＮ＋型領域２６の内側に配置されている。また、シリコン酸化膜３１におけるＮ＋型領域２８の延出部２８ａの直上域には、例えば矩形の開口部３３が形成されている。更に、シリコン酸化膜３１におけるＮ＋型領域２９の直上域には、Ｎ＋型領域２９の周方向に沿って複数の開口部３４が形成されている。開口部３４は、例えば、延出部２９ａ間にそれぞれ３ヶ所、合計で１２ヶ所形成されており、その形状は例えば矩形である。
【００３１】
特に図３及び図６に示すように、シリコン酸化膜３１上には、多結晶シリコンからなる多結晶シリコン膜３６が設けられている。多結晶シリコン膜３６内においては、Ｎ型部分３７、Ｐ型部分３８、Ｎ型部分３９、Ｐ型部分４０及びＮ型部分４１が、この順に外方向に向かって同心円状に形成されている。各部分はその隣に配置された部分と接触している。平面視で、Ｎ型部分３７の形状は中心軸Ｏを中心とする円形であり、開口部３２及びＮ＋型領域２６は、Ｎ型部分３７の内側に配置されている。これにより、Ｎ型部分３７は、開口部３２を介してＮ＋型領域２６に接続されている。
【００３２】
また、平面視で、Ｐ型部分３８、Ｎ型部分３９、Ｐ型部分４０及びＮ型部分４１からなる部分は、中心軸Ｏを中心とする円環が周方向に沿って４つの部分に分断された４つの扇台形状をなしている。そして、各扇台形状の領域に配置されたＰ型部分３８、Ｎ型部分３９、Ｐ型部分４０及びＮ型部分４１のそれぞれの形状は、中心軸Ｏを中心とする円環が周方向に沿って４つの部分に分断された円弧状である。これにより、延出部２８ａの直上域、すなわち、開口部３３の直上域には、Ｐ型部分３８、Ｎ型部分３９、Ｐ型部分４０及びＮ型部分４１は配置されていない。そして、Ｎ型部分４１の幅、すなわち、外方向に沿った長さは、Ｐ型部分３８、Ｎ型部分３９及びＰ型部分４０の幅よりも広い。これにより、Ｎ型部分４１は開口部３４の直上域に位置し、開口部３４を介してＮ＋型領域２９に接続されている。
【００３３】
特に図５に示すように、シリコン酸化膜３１上には、多結晶シリコン膜３６を覆うように、シリコン酸化膜４６が設けられている。シリコン酸化膜４６の下面における多結晶シリコン膜３６の直上域に相当する領域は多結晶シリコン膜３６の上面に接しており、それ以外の領域はシリコン酸化膜３１の上面に接している。特に図３に示すように、シリコン酸化膜４６におけるＮ型部分３７の直上域には、円形の開口部４７が形成されている。開口部４７の中心軸は中心軸Ｏと一致しており、平面視で、開口部４７はＮ型部分３７の内側に配置されている。また、シリコン酸化膜４６における開口部３３の直上域には開口部４８が形成されており、開口部３３に連通している。更に、シリコン酸化膜４６におけるＮ型部分４１の直上域には、Ｎ型部分４１の周方向に沿って複数の開口部４９が形成されている。開口部４９は、例えば、Ｎ型部分４１の各円弧状の部分にそれぞれ３ヶ所、合計で１２ヶ所形成されており、その形状は例えば矩形である。例えば、平面視で、シリコン酸化膜４６の開口部４９の内側に、シリコン酸化膜３１の開口部３４が配置されている。
【００３４】
そして、特に図５乃至図７に示すように、シリコン酸化膜４６上には、３種類の電極５１乃至５３が設けられている。電極５１の個数は１個であり、中心軸Ｏ上に配置されている。平面視で、電極５１の形状は中心軸Ｏを中心とする円形であり、開口部４７の直上域を含む領域に配置されている。これにより、電極５１は、開口部４７を介してＮ型部分３７に接続されている。
【００３５】
また、電極５２及び５３の個数はそれぞれ４個であり、中心軸Ｏに関してそれぞれ４回対称の位置に配置されている。但し、電極５２及び電極５３は、中心軸Ｏを中心とする仮想的な円の円周方向に沿って、交互に且つ相互に離隔して配列されている。平面視で、電極５２の形状は例えば略矩形であり、開口部３３及び４８の直上域を含む領域に配置されている。これにより、電極５２は、開口部４８及び３３を介してＮ＋型領域２８に接続されている。一方、電極５３の形状は例えば扇台形状であり、開口部４９の直上域を含む領域に配置されている。これにより、電極５３は、開口部４９を介してＮ型部分４１に接続されている。一方、基板２２の下面上には、基板２２に接続された電極５４が設けられている。
【００３６】
以上のような構成により、半導体装置２１内には、以下のような回路が形成されている。すなわち、電極５１は開口部４７を介してＮ型部分３７に接続されており、Ｎ型部分３７は開口部３２を介してＮ＋型領域２６に接続されている。また、電極５３は開口部４９を介してＮ型部分４１に接続されており、Ｎ型部分４１は開口部３４を介してＮ＋型領域２９に接続されている。これにより、電極５１と電極５３との間には、シリコン基板２４内を通過する電流経路（以下、「下側電流経路」ともいう）と、多結晶シリコン膜３６内を通過する電流経路（以下、「上側電流経路」ともいう）とが相互に並列に形成される。
【００３７】
下側電流経路は、Ｎ＋型領域２６、Ｎ−型領域２７、Ｎ＋型領域２８、Ｐ型領域２５及びＮ＋型領域２９が直列に接続されることによって構成されている。このうち、Ｎ−型領域２７は下側電流経路の抵抗として機能する。また、Ｎ＋型領域２８及びＰ型領域２５はＰＮダイオードを構成し、Ｐ型領域２５及びＮ＋型領域２９も他のＰＮダイオードを構成する。従って、下側電流経路においては、抵抗と、相互に逆方向に接続された１対のＰＮダイオードからなるＮＰＮ構造とが、直列に接続されている。
【００３８】
一方、上側電流経路は、Ｎ型部分３７、Ｐ型部分３８、Ｎ型部分３９、Ｐ型部分４０及びＮ型部分４１が直列に接続されることによって構成されている。これにより、上側電流経路はＮＰＮＰＮ構造となっており、順方向ダイオードと逆方向ダイオードとが交互に配列されるように、４つのＰＮダイオードが直列に接続された構造となっている。そして、下側電流経路はＮ−型領域２７を含んでいるため、下側電流経路の抵抗は上側電流経路の抵抗よりも高い。
【００３９】
また、電極５２は開口部４８及び３３を介してＮ＋型領域２８に接続されている。これにより、電極５２は、下側電流経路における抵抗（Ｎ−型領域２７）とＮＰＮ構造（Ｎ＋型領域２８、Ｐ型領域２５及びＮ＋型領域２９）との間に接続されている。これにより、図２に示す回路と等価な回路、すなわち、逆直列ツェナーダイオード及び抵抗からなるπ型回路が構成されている。
【００４０】
次に、本実施形態に係る半導体装置２１の製造方法について説明する。なお、各部の形状、位置関係及び電気的な接続関係は上述のとおりであるため、詳細な説明は省略する。
先ず、基板２２上にＮ型シリコン層２３をエピタキシャル成長させて、シリコン基板２４を作製する。次に、シリコン基板２４の上面側からイオン注入法又は拡散法によってアクセプタとなる不純物を導入し、Ｎ型シリコン層２３の上面の一部にＰ型領域２５を形成する。
【００４１】
次に、Ｎ型シリコン層２３上の全面にシリコン酸化膜３１を形成する。そして、シリコン酸化膜３１を部分的に除去して、シリコン酸化膜３１に開口部３２、３３及び３４を形成する。次に、Ｐ型領域２５の中心軸Ｏを中心とする円形の領域に、イオン注入法又は拡散法によってドナーとなる不純物を導入し、Ｎ＋型領域２６を形成する。その後、同様な方法により、外方向に向けて順次同心円状に、Ｎ−型領域２７、Ｎ＋型領域２８及びＮ＋型領域２９を形成する。
【００４２】
次に、シリコン酸化膜３１上に多結晶シリコンを選択的に堆積させて、多結晶シリコン膜３６を選択的に形成する。そして、イオン注入法又は拡散法によって多結晶シリコン膜３６内に不純物を選択的に導入し、Ｎ型部分３７、Ｐ型部分３８、Ｎ型部分３９、Ｐ型部分４０及びＮ型部分４１を外方向に向けて順次同心円状に形成する。このとき、Ｎ型部分３７は開口部３２内にも形成され、Ｎ＋型領域２６に接続される。また、Ｎ型部分４１は開口部３４内にも形成され、Ｎ＋型領域２９に接続される。
【００４３】
次に、シリコン酸化膜３１上の全面に、多結晶シリコン膜３６を覆うように、シリコン酸化膜４６を形成する。そして、シリコン酸化膜４６を選択的に除去して、開口部４７、４８及び４９を形成する。このとき、開口部４７はＮ型部分３７の直上域における円形の領域に形成し、開口部４８は開口部３３の直上域に形成し、開口部４９はＮ型部分４１の直上域の一部に形成する。
【００４４】
次に、シリコン酸化膜４６上に、１個の電極５１、４個の電極５２及び４個の電極５３を相互に離隔して形成する。このとき、電極５１は開口部４７を覆うように形成し、電極５２は開口部４８を覆うように形成し、電極５３は開口部４９を覆うように形成する。一方、基板２２の下面上には、電極５４を形成する。これにより、電極５１は、開口部４７を介してＮ型部分３７に接続され、更にＮ型部分３７を介してＮ＋型領域２６に接続される。また、電極５２は、開口部４８及び３３を介してＮ＋型領域２８に接続される。更に、電極５３は、開口部４９を介してＮ型部分４１に接続され、更にＮ型部分４１を介してＮ＋型領域２９に接続される。更にまた、電極５４は基板２２に接続される。このようにして、半導体装置２１が製造される。
【００４５】
次に、本実施形態に係る半導体装置の動作について説明する。  
上述の如く、半導体装置２１においては、電極５１と電極５３との間に下側電流経路及び上側電流経路が相互に並列に接続されており、各電流経路においては、複数個のダイオードが相互に逆方向に直列接続されている。このため、電極５１と電極５３との間に電圧が印加されても、各電流経路には必ず逆方向接続されたダイオードが介在しているため、印加される電圧が一定値未満であれば、これらの電極間にはいずれの方向にも電流が流れない。
【００４６】
一方、電極５１と電極５３との間にサージが入力され、一定値以上の電圧が印加されると、各電流経路において逆方向接続されたダイオードが降伏し、各電流経路に電流が流れるようになり、サージ電力が消費される。これにより、半導体装置２１内に形成された回路を、ＥＳＤ保護素子として使用することができる。
【００４７】
次に、本実施形態の効果について説明する。  
本実施形態に係る半導体装置２１においては、２本の電流経路が相互に並列に接続されているため、１本の電流経路しか設けない場合と比較して、より多くの電流を流すことができる。このとき、下側電流経路は単結晶シリコン中に形成されているため、キャリアの移動度が高く、特に大きな電流が流れる。また、下側電流経路を構成するＰ型領域２５及びその内部に形成された各Ｎ型領域は、上側電流経路を構成する多結晶シリコン膜３６の直下域に配置されているため、素子面積を有効に活用することができる。このように、本実施形態においては、バルク状の単結晶シリコンからなる下側電流経路と膜状の多結晶シリコンからなる上側電流経路とを３次元的に構成しているため、素子面積を小さく保ちつつ大きなＥＳＤ耐量を保持することができる。
【００４８】
更に、半導体装置２１においては、下側電流経路の抵抗は上側電流経路の抵抗よりも高いため、下側電流経路においてより多くの熱が発生する場合があるが、この場合にも、下側電流経路はシリコン基板２４内に形成されているため、下側電流経路において発生した熱は、シリコン基板２４を介して容易に排出される。このため、半導体装置２１は耐熱性が優れている。
【００４９】
更にまた、本実施形態においては、平面視で、下側電流経路及び上側電流経路が円形の領域に配置されている。通常、半導体装置においては、外部配線がボンディングされるパッドは、円形に形成されることが多い。このため、これらの電流経路を円形の領域内に形成することにより、これらの電流経路からなるＥＳＤ保護素子をパッドの直下域に配置することができる。これにより、素子面積をより有効に活用し、半導体装置のより一層の小型化を図ることができる。
【００５０】
更にまた、下側電流経路及び上側電流経路が形成された円形領域の中心部に電極５１を配置し、周辺部の複数の位置に電極５３を配置することにより、サージ電流を均一に流すことができる。これにより、単位面積当たりのサージ電流の最大通電量を増大させ、面積効率をより一層増加させることができる。更にまた、電極５３を中心軸Ｏに関して回転対称となる位置に配置することにより、サージ電流をより効果的に均一化することができる。このように、本実施形態によれば、面積効率が高く保護性能が高い保護素子を備えた半導体装置を実現することができる。
【００５１】
なお、本実施形態においては、電極５３を中心軸Ｏに関して４回対称となる位置に配置する例を示したが、本実施形態はこれには限定されず、ｎを２以上の整数とするとき、電極５３は中心軸Ｏに関してｎ回対称となる位置に配置してもよい。電極５２についても同様である。
【００５２】
次に、本発明の第３の実施形態について説明する。  
本実施形態は、縦型ＮチャネルＭＯＳトランジスタが設けられた半導体装置において、ＭＯＳトランジスタと同じシリコン基板に前述の第２の実施形態に係るＥＳＤ保護素子を形成し、このＥＳＤ保護素子をＭＯＳトランジスタに接続し、ＭＯＳトランジスタの保護素子として使用する実施形態である。  
図１０は、本実施形態に係る半導体装置を例示する模式的断面図であり、  
図１１は、この半導体装置を例示する回路図である。  
なお、図１０におけるＥＳＤ保護素子を示す部分においては、前述の図５に示すＡ−Ａ’断面と図６に示すＢ−Ｂ’断面とを展開して模式的に示している。
【００５３】
図１０に示すように、本実施形態に係る半導体装置６１においては、シリコン基板２４に縦型ＮチャネルＭＯＳトランジスタ６２及びＥＳＤ保護素子６３が形成されている。ＥＳＤ保護素子６３の構成は、前述の第２の実施形態に係るＥＳＤ保護素子と同じである。
【００５４】
縦型ＮチャネルＭＯＳトランジスタ６２においては、Ｎ型シリコン層２３の上面に、複数のＰ型ボディ領域７１が選択的に形成されており、Ｎ型シリコン層２３における隣り合うＰ型ボディ領域７１間の領域はメサ部７２となっている。また、各Ｐ型ボディ領域７１の上面には、Ｐ型ボディコンタクト領域７３及びＮ型ソース領域７４が相互に接するように形成されている。更に、Ｎ型シリコン層２３上における各Ｐ型ボディ領域７１の直上域にはそれぞれソース電極７５が形成されている。ソース電極７５はＰ型ボディコンタクト領域７３及びＮ型ソース領域７４に接続されている。更にまた、Ｎ型シリコン層２３上におけるソース電極７５が設けられていない領域には、ゲート酸化膜７６が形成されており、ゲート酸化膜７６上には多結晶シリコンからなるゲート電極７７が設けられている。ゲート電極７７は、Ｐ型ボディ領域７１におけるＮ型ソース領域７４とメサ部７２との間に位置する部分の直上域を含む領域に配置されている。そして、シリコン基板２４の下面上に形成された電極５４が、ＭＯＳトランジスタ６２のドレイン電極となっている。
【００５５】
そして、半導体装置６１の上層配線層（図示せず）に形成された配線によって、ＭＯＳトランジスタ６２のソース電極７５は、ＥＳＤ保護素子６３の電極５３及びソース端子Ｓに接続されている。また、ＭＯＳトランジスタ６２のドレイン電極である電極５４は、ドレイン端子Ｄに接続されている。更に、ＭＯＳトランジスタ６２のゲート電極７７は、ＥＳＤ保護素子６３の電極５２に接続されている。更にまた、ＥＳＤ保護素子６３の電極５１は、ゲート端子Ｇに接続されている。
【００５６】
このように構成された半導体装置６１においては、ゲート端子Ｇとゲート電極７７との間に、電極５１、Ｎ型部分３７、Ｎ＋型領域２６、Ｎ−型領域２７、Ｎ＋型領域２８及び電極５２がこの順に接続された電流経路が形成される。また、ゲート端子Ｇとソース端子Ｓとの間には、前述の下側電流経路及び上側電流経路が相互に並列に接続される。従って、Ｎ−型領域２７による抵抗成分を抵抗Ｒとし、Ｎ＋型領域２８、Ｐ型領域２５及びＮ＋型領域２９によって形成される相互に逆方向に接続された２個のダイオードからなる構造をダイオードＤ１とし、Ｎ型部分３７、Ｐ型部分３８、Ｎ型部分３９、Ｐ型部分４０及びＮ型部分４１によって形成される交互に逆方向に接続された４個のダイオードからなる構造をダイオードＤ２とするとき、この半導体装置６１の等価回路は、図１１に示すような回路となる。すなわち、ゲート端子Ｇとゲート電極７７との間には抵抗Ｒが介在し、ゲート端子Ｇとソース端子Ｓとの間には下側電流経路Ｃ２１及び上側電流経路Ｃ２２が並列に介在する。なお、下側電流経路Ｃ２１は、抵抗Ｒ及びダイオードＤ１が直列に接続されて構成され、上側電流経路Ｃ２２は、ダイオードＤ２によって構成される。
【００５７】
次に、本実施形態の動作について説明する。  
半導体装置６１のゲート端子Ｇとソース端子Ｓとの間にＥＳＤ電力が印加されると、このＥＳＤ電力は、下側電流経路Ｃ２１及び上側電流経路Ｃ２２に分流してソース端子Ｓに向けて流れる。これにより、ＭＯＳトランジスタ６２のソース電極７５とゲート電極７７との間に高い電圧がかかることを防止し、ゲート酸化膜７６が破壊されることを防止できる。本実施形態における上記以外の動作は、前述の第２の実施形態と同様である。
【００５８】
次に、本実施形態の効果について説明する。  
本実施形態においては、共通のシリコン基板２４に縦型ＮチャネルＭＯＳトランジスタ６２及びＥＳＤ保護素子６３を形成することにより、これらの素子を共通のプロセスで形成することができる。また、ＥＳＤ保護素子６３を縦型ＮチャネルＭＯＳトランジスタ６２の近傍に配置できるため、これらの素子間の配線抵抗を小さくすることができ、サージに対する保護性能を高めることができる。更に、前述の如く、ＥＳＤ保護素子６３を２層構造とすることにより、面積効率を向上させ、半導体装置６１の小型化を図ることができる。
【００５９】
更にまた、ＥＳＤ保護素子６３を平面視で円形に形成することにより、円形のパッド、例えばゲート端子Ｇに接続されたゲートパッドの直下域に配置することができる。これにより、素子面積をより効率的に利用し、半導体装置６１のより一層の小型化を図ることができる。更にまた、電極５１を中心軸Ｏ上に配置し、電極５３を中心軸Ｏに関して回転対称となる位置に配置することにより、サージ電流を均一に流すことができる。このとき、Ｎ＋型領域２８に４ヶ所の延出部２８ａを設け、延出部２８の直上域にはＰ型部分３８、Ｎ型部分３９、Ｐ型部分４０及びＮ型部分４１を配置しないことにより、Ｎ＋型領域２８に接続された電極５２を、Ｎ＋型領域２８の直上域に配置することができる。これにより、電極５２を中心軸Ｏに関して回転対称となる位置に配置することができ、電極５２と電極５３とを交互に配列させることができる。この結果、電極５２を下側電流経路Ｃ２１に介在させることができ、電極５１と電極５３との間にサージ電圧が印加されてダイオードＤ１が導通状態となったときに、サージ電圧がゲート電極７７に印加されることを確実に防止することができる。本実施形態における上記以外の効果は、前述の第２の実施形態と同様である。
【００６０】
次に、本発明の第４の実施形態について説明する。  
前述の第３の実施形態においては、ＮチャネルＭＯＳトランジスタに対する整合性が良好な保護ダイオード構造を示したが、本第４の実施形態においては、ＰチャネルＭＯＳトランジスタに対する整合性が良好な保護ダイオード構造を示す。すなわち、本実施形態においては、縦型ＰチャネルＭＯＳトランジスタを保護対象とする。  
図１２は、この半導体装置を例示する回路図である。
【００６１】
図１２に示すように、本実施形態に係る半導体装置８１においては、前述の第３の実施形態に係る半導体装置６１と比較して、各部の形状、位置関係及び接続関係は同様であるが、各部の導電型が逆転している。すなわち、半導体装置８１においては、Ｐ型のシリコン基板（図示せず）に縦型ＰチャネルＭＯＳトランジスタ８２及びＥＳＤ保護素子８３が形成されている。そして、前述の第３の実施形態に係る半導体装置６１と比較して、Ｎ型領域及びＮ型部分が全てＰ型領域及びＰ型部分に置き換えられており、Ｐ型領域及びＰ型部分が全てＮ型領域及びＮ型部分に置き換えられている。本実施形態における上記以外の構成、動作及び効果は、前述の第３の実施形態と同様である。
【００６２】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００６３】
例えば、前述の第３及び第４の実施形態においては、被保護素子がＮ型又はＰ型の縦型プレーナ構造ＭＯＳトランジスタである例を示したが、本発明はこれには限定されない。被保護素子は、例えば、横型プレーナ構造ＭＯＳトランジスタ、トレンチ構造ＭＯＳトランジスタ又はバイポーラトランジスタなどの各種のトランジスタであってもよく、トランジスタ以外の各種電子素子であってもよく、また、電子回路を内蔵した光学素子であっても本発明の効果は有効である。
【００６４】
また、保護素子の構造も種々変形して実施可能であり、複数段のダイオード構造を順方向若しくは逆方向に任意に組み合わせてもよく、又は、直列のみならず並列に任意に組み合わせても有効である。更に、バイポーラトランジスタ構造又はサイリスタ構造を用いることも可能である。
【図面の簡単な説明】
【００６５】
【図１】本発明の第１の実施形態に係る半導体装置を例示する断面図である。
【図２】第１の実施形態に係る半導体装置を例示する回路図である。
【図３】本発明の第２の実施形態に係る半導体装置を例示する平面図であり、多結晶シリコン膜の上面を示す。
【図４】第２の実施形態に係る半導体装置を例示する平面図であり、シリコン基板の上面を示す。
【図５】図３及び図４に示すＡ−Ａ’線による断面図である。
【図６】図３及び図４に示すＢ−Ｂ’線による断面図である。
【図７】第２の実施形態に係る半導体装置を例示する斜視断面図である。
【図８】第２の実施形態に係る半導体装置を例示する斜視断面図であり、多結晶シリコン膜の上面を示す。
【図９】第２の実施形態に係る半導体装置を例示する斜視断面図であり、シリコン基板の上面を示す。
【図１０】本発明の第３の実施形態に係る半導体装置を例示する模式的断面図である。
【図１１】第３の実施形態に係る半導体装置を例示する回路図である。
【図１２】本発明の第４の実施形態に係る半導体装置を例示する回路図である。
【符号の説明】
【００６６】
１  半導体装置、２  シリコン基板、３  絶縁膜、４  シリコン膜、５  Ｎ型領域、５ａ  Ｎ＋型領域、５ｂ  Ｎ−型領域、５ｃ  Ｎ＋型領域、６  Ｐ型領域、７  Ｎ型領域、８  Ｎ型部分、９  Ｐ型部分、１０  Ｎ型部分、１１、１２  コンタクト、２１  半導体装置、２２  基板、２３  Ｎ型シリコン層、２４  シリコン基板、２５  Ｐ型領域、２５ａ  延出部、２６  Ｎ＋型領域、２７  Ｎ−型領域、２８  Ｎ＋型領域、２８ａ  延出部、２９  Ｎ＋型領域、２９ａ  延出部、３１  シリコン酸化膜、３２、３３、３４  開口部、３６  多結晶シリコン膜、３７  Ｎ型部分、３８  Ｐ型部分、３９  Ｎ型部分、４０  Ｐ型部分、４１  Ｎ型部分、４６  シリコン酸化膜、４７、４８、４９  開口部、５１、５２、５３、５４  電極、６１  半導体装置、６２  縦型ＮチャネルＭＯＳトランジスタ、６３  ＥＳＤ保護素子、７１  Ｐ型ボディ領域、７２  メサ部、７３  Ｐ型ボディコンタクト領域、７４  Ｎ型ソース領域、７５  ソース電極、７６  ゲート酸化膜、７７  ゲート電極、８１  半導体装置、８２  縦型ＰチャネルＭＯＳトランジスタ、８３  ＥＳＤ保護素子、Ｃ１、Ｃ２  電流経路、Ｃ２１  下側電流経路、Ｃ２２  上側電流経路、Ｄ  ドレイン端子、Ｄ１、Ｄ２  ダイオード、Ｅ１、Ｅ２、Ｅ３  電極、Ｇ  ゲート端子、Ｒ  抵抗、Ｓ  ソース端子、Ｏ  中心軸
【図１】
2008300395.tif 000003
【図２】
2008300395.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2008300395.tif 000010
【図９】
2008300395.tif 000011
【図１０】
2008300395.tif 000012
【図１１】
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【図１２】
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