(57)【要約】【課題】メモリセルアレイの読み出し時のビット線信号量差を最適にする。【解決手段】強誘電体メモリのセルアレイ周辺では、ビット線ＢＬ及びビット線／ＢＬがセンスアンプ４に接続される。ビット線ＢＬには、メモリセルＭＣ１、・・・、メモリセルＭＣｍ、ビット線挿入キャパシタＣｂ１、及びビット線寄生容量Ｃｋ１が接続される。ビット線寄生容量Ｃｋ１は、ビット線ＢＬと低電位側電源（接地電位）の間に形成される寄生容量であり、隣接ビット線間の容量やメモリセルトランジスタの拡散層容量などから構成される。ビット線挿入キャパシタＣｂ１は、一端がビット線ＢＬに接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続され、強誘電体膜から構成され、ビット線容量を最適な値に設定する役目をする。【選択図】図２
2008217937.tif 000002
【特許請求の範囲】
【請求項１】
第１の強誘電体キャパシタとメモリセルトランジスタから構成されるメモリセルと、
ビット線と低電位側電源の間に設けられ、ビット線容量を構成する第２の強誘電体キャパシタと、
を具備することを特徴とする強誘電体記憶装置。
【請求項２】
前記メモリセルのデータを読み出す前に、前記第２の強誘電体キャパシタを書き込んだ状態に設定する制御信号を出力する制御回路を具備することを特徴とする請求項１に記載の強誘電体記憶装置。
【請求項３】
前記ビット線と前記第２の強誘電体キャパシタの間に設けられ、制御端子に書き込み制御信号が入力されるトランジスタを具備することを特徴とする請求項１又は２に記載の強誘電体記憶装置。
【請求項４】
第１の強誘電体キャパシタとメモリセルトランジスタから構成されるメモリセルと、ビット線と低電位側電源の間に設けられ、ビット線容量を構成する第２の強誘電体キャパシタとを有する強誘電体記憶装置の制御方法であって、
ワード線を閉じた状態から、前記ビット線を昇圧して前記第２の強誘電体キャパシタを書き込んだ状態に設定するステップと、
前記ビット線をプリチャージしてから、前記ワード線を開くステップと、
前記第１の強誘電体キャパシタの蓄積電荷を前記ビット線に放出するステップと、
センスアンプを用いて前記ビット線情報を読み出すステップと、
を具備することを特徴とする強誘電体記憶装置の制御方法。
【請求項５】
強誘電体キャパシタとメモリセルトランジスタから構成されるメモリセルと、
ビット線と低電位側電源の間に設けられ、ビット線容量を構成し、前記メモリセルトランジスタのゲート絶縁膜よりも比誘電率が大きい高誘電体膜から構成される高誘電体キャパシタと、
を具備することを特徴とする強誘電体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリデバイスに関する。
【背景技術】
【０００２】
従来のＥＥＰＲＯＭやフラッシュメモリと比較して高速の書き換えが可能で、且つ書き換え回数も５桁以上大きいという特徴を有し、ＤＲＡＭに匹敵する容量、速度、コストの実現化を目指した次世代の不揮発性メモリの開発が行われている。次世代の不揮発性メモリには、ＦｅＲＡＭ（Ferroelectric  Random  Access  Memory）、ＭＲＡＭ（Magnetic  Random  Access  Memory）、ＰＲＡＭ（Phase  Change  Random  Access  Memory）、或いはＲＲＡＭ（Resistive  Random  Access  Memory）などがある。強誘電体メモリであるＦｅＲＡＭは、強誘電体キャパシタとトランジスタからメモリセルが構成される（例えば、特許文献１参照。）。
【０００３】
特許文献１などに記載されているＦｅＲＡＭでは、主記憶用の複数のメモリセルアレイからなるメモリセルブロックの他に、管理情報や動作モード情報の記憶用として比較的小規模のメモリセルアレイが設けられる。また、ＣＰＵやプロセッサなどを内蔵した混載ＦｅＲＡＭでは、ＣＰＵ或いはプロセッサ内に設けられるプログラムや情報格納用としてのメモリに、ＦｅＲＡＭメモリセルアレイが使用される場合がある。大規模のメモリセルアレイの場合、ビット線の長さが長くなるのでビット線寄生容量が大きくなる。一方、小規模のメモリセルアレイの場合、ビット線の長さが短くなるのでビット線寄生容量が小さくなる。このため、小規模のメモリセルアレイの場合、ビット線容量が小さくなり、読み出し時のビット線信号量差（データが“１”の時のビット線電圧とデータが“０”の時のビット線電圧との差）が小さくなり読み出しが困難になるという問題点がある。
【特許文献１】特開２０００−９０６７４号公報（頁７、図１２）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、メモリセルアレイの読み出し時のビット線信号量差を最適にできる強誘電体記憶装置及びその制御方法を提供する。
【課題を解決するための手段】
【０００５】
本発明の一態様の強誘電体記憶装置は、第１の強誘電体キャパシタとメモリセルトランジスタから構成されるメモリセルと、ビット線と低電位側電源の間に設けられ、ビット線容量を構成する第２の強誘電体キャパシタとを具備することを特徴とする。
【０００６】
更に、本発明の一態様の強誘電体記憶装置の制御方法は、第１の強誘電体キャパシタとメモリセルトランジスタから構成されるメモリセルと、ビット線と低電位側電源の間に設けられ、ビット線容量を構成する第２の強誘電体キャパシタとを有する強誘電体記憶装置の制御方法であって、ワード線を閉じた状態から、前記ビット線を昇圧して前記第２の強誘電体キャパシタを書き込んだ状態に設定するステップと、前記ビット線をプリチャージしてから、前記ワード線を開くステップと、前記第１の強誘電体キャパシタの蓄積電荷を前記ビット線に放出するステップと、センスアンプを用いて前記ビット線情報を読み出すステップとを具備することを特徴とする。
【発明の効果】
【０００７】
本発明によれば、メモリセルアレイの読み出し時のビット線信号量差を最適にできる強誘電体記憶装置及びその制御方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【０００９】
まず、本発明の実施例１に係る強誘電体記憶装置について、図面を参照して説明する。図１は強誘電体メモリの構成を示すブロック図、図１（ａ）は強誘電体メモリを示す全体ブロック図、図１（ｂ）はメモリセルアレイの構成を示すブロック図、図２は強誘電体メモリのセルアレイ周辺の構成を示す概略図、図３はビット線容量とビット線信号量の関係を示す図である。本実施例では、強誘電体メモリのビット線容量を最適化するためにビット線にビット線挿入キャパシタを設けている。
【００１０】
図１（ａ）に示すように、強誘電体メモリ３０には、メモリセルブロック１ａ乃至ｄ及びｅヒューズ７が設けられる。ｅヒューズ７は、強誘電体メモリ７の右上端部に配置され、リダンダンシー情報や動作モード情報を格納する。メモリセルブロック１ａ乃至ｄは同一回路構成を有し、左上部、左下部、右下部、右上部にそれぞれ配置される。強誘電体メモリ３０は、フラッシュメモリよりも高速の書き換えが可能で、且つ書き換え回数も５桁以上大きいＦｅＲＡＭ（Ferroelectric  Random  Access  Memory）である。
【００１１】
図１（ｂ）に示すように、メモリセルブロック１ａ乃至ｄには、それぞれ、センスアンプ４、ロウデコーダ５、カラムデコーダ６、及び強誘電体キャパシタとメモリセルトランジスタから構成されるメモリセルアレイ１１が設けられる。
【００１２】
メモリセルアレイ１１のビット線ＢＬは、左右方向に配置され、メモリセルアレイ１１のワード線ＷＬ及びプレート線ＰＬは上下方向に配置される。ロウデコーダ５は、メモリセルアレイ１１の下側に設けられ、ワード線ＷＬ及びプレート線ＰＬに接続される。センスアンプ４は、メモリセルアレイ１１に記憶されるデータを入力し、その情報を増幅出力する。カラムデコーダ６はビット線ＢＬに接続される。なお、ｅヒューズ７には、強誘電体キャパシタとメモリセルトランジスタから構成され、例えばメモリセルアレイ１１と同一構造のセルアレイを使用し、メモリセルアレイ１１と比較して小規模なメモリセルアレイが設けられる。
【００１３】
図２に示すように、強誘電体メモリのセルアレイ周辺では、ビット線ＢＬ及びビット線／ＢＬがセンスアンプ４に接続される。ビット線ＢＬには、メモリセルＭＣ１、・・・、メモリセルＭＣｍ、ビット線挿入キャパシタＣｂ１、及びビット線寄生容量Ｃｋ１が接続される。ここでは、／ＢＬに接続されるメモリセル、ビット線挿入キャパシタ、及びビット線寄生容量については図示及び説明を省略する。
【００１４】
メモリセルアレイを構成するメモリセルは、ビット線上に複数個設けられ、それぞれ１つのメモリセルトランジスタと１つの強誘電体キャパシタから構成される１Ｔ１Ｃ型メモリセルである。
【００１５】
メモリセルトランジスタＭＣＴ１は、ゲートがワード線ＷＬ１に接続され、ソース及びドレインの一方がビット線ＢＬに接続され、ソース及びドレインの他方が強誘電体キャパシタＫＣ１の一端に接続される。強誘電体キャパシタＫＣ１は、他端がプレート線ＰＬ１に接続される。
【００１６】
メモリセルトランジスタＭＣＴｍは、ゲートがワード線ＷＬｍに接続され、ソース及びドレインの一方がビット線ＢＬに接続され、ソース及びドレインの他方が強誘電体キャパシタＫＣｍの一端に接続される。強誘電体キャパシタＫＣｍは、他端がプレート線ＰＬｍに接続される。強誘電体キャパシタＫＣ１、・・・、強誘電体キャパシタＫＣｍの強誘電体膜には、例えばＰＺＴ（PbZrTiO3  チタン酸ジルコン酸鉛）膜を用いている。なお、メモリセルアレイ１１を構成するメモリセルの数はｅヒューズ７のメモリセルアレイを構成するメモリセルの数よりも大きい。
【００１７】
ビット線挿入キャパシタＣｂ１は、一端がビット線ＢＬに接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。ここでは、ビット線挿入キャパシタＣｂ１にＰＺＴ膜やＳＢＴ膜などの強誘電体膜を用いているが、５酸化ニオブ（Ｎｂ２Ｏ５）や酸化チタン（ＴｉＯ２）膜などの高誘電体膜を用いてもよい。なお、５酸化ニオブ（Ｎｂ２Ｏ５）や酸化チタン（ＴｉＯ２）膜は、メモリセルトランジスタのゲート絶縁膜よりも比誘電率が大きい。
【００１８】
ビット線寄生容量Ｃｋ１は、ビット線ＢＬと低電位側電源（接地電位）Ｖｓｓの間に形成される寄生容量であり、隣接ビット線間の容量やメモリセルトランジスタの拡散層容量などから構成される。このため、ビット線が長く（メモリセルアレイの規模が増大）なるほどビット線寄生容量Ｃｋ１は大きくなる。
【００１９】
図３に示すように、読み出し時のビット線信号量差（データが“１”の時のビット線電圧とデータが“０”の時のビット線電圧との差）は、ビット線容量が小さい場合、その値は小さく、ビット線容量が大きくなるにつれてその値は大きくなり、メモリセルの構成に応じた最適ビット線容量で最大値となる。この最適ビット線容量は、メモリセルを構成する強誘電体キャパシタの特性やサイズなどによって決まる。更にビット線容量が大きくなるとその値は減少する。
【００２０】
ここで、メモリセルブロック１ａ乃至ｄのメモリセルアレイビット線長ＢＬＬ１とｅヒューズ７のメモリセルアレイビット線長であるｅヒューズビット線ＢＬＬ２の関係は、
ＢＬＬ２＜＜ＢＬＬ１・・・・・・・・・・・・・・・式（１）
で表されるので、メモリセルアレイビット線容量Ｃｋ１ａとｅヒューズビット線容量Ｃｋ１ｂの関係は、
Ｃｋ１ｂ＜＜Ｃｋ１ａ・・・・・・・・・・・・・・・式（２）
で表される。
【００２１】
メモリセルアレイとｅヒューズではどちらも同じセルアレイを使っていると仮定しているので、どちらに対しても最適ビット線容量は同じ値の最適ビット線容量ＣＢＬｏｐになる。一般にメモリセルアレイビット線容量Ｃｋ１ａが最適ビット線容量ＣＢＬｏｐに近くなるような構成を取るので、メモリセルアレイビット線容量Ｃｋ１ａとｅヒューズビット線容量Ｃｋ１ｂ及び最適ビット線容量ＣＢＬｏｐの関係は、
Ｃｋ１ｂ＜＜Ｃｋ１ａ≒ＣＢＬｏｐ・・・・・・・・・・・式（３）
となる。
【００２２】
ここで本実施例では、ｅヒューズ７のメモリセルアレイのビット線ＢＬにｅヒューズビット線挿入キャパシタＣｂ１ｂを挿入することにより、ｅヒューズ７のメモリセルアレイのビット線容量を最適ビット線容量ＣＢＬｏｐに設定することができる。ここで、メモリセルブロック中のメモリセルアレイに対しては、そのビット線容量が最適ビット線容量に近い値になるように、初めから構成するのが一般的であるため、メモリセルブロック中のメモリセルアレイに対してはビット線挿入キャパシタＣｂ１を挿入しなくても良い場合が普通である。しかし、このビット線容量が最適値より大幅に小さい場合には、eヒューズと同様の施策をメモリセルブロック中のメモリセルアレイのビット線ＢＬに対しても行うことが好ましい。
【００２３】
上述したように、本実施例の強誘電体記憶装置では、メモリセルブロック１ａ乃至ｄ及びｅヒューズ７が設けられる。メモリセルブロック１ａ乃至ｄ及びｅには、センスアンプ４、ロウデコーダ５、カラムデコーダ６、及びメモリセルアレイ１１がそれぞれ設けられる。メモリセルアレイ１１には、強誘電体キャパシタとメモリセルトランジスタがマトリックス状に配置形成される。ｅヒューズ７には、強誘電体キャパシタとメモリセルトランジスタから構成され、メモリセルアレイ１１と同一セルアレイを使用し、メモリセルアレイ１１と比較して小規模なメモリセルアレイが設けられる。強誘電体メモリのセルアレイ周辺では、ビット線ＢＬ及びビット線／ＢＬがセンスアンプ４に接続される。ビット線ＢＬには、メモリセル、ビット線挿入キャパシタ、及びビット線寄生容量が接続される。ビット線寄生容量は、ビット線ＢＬと低電位側電源（接地電位）の間に形成される寄生容量である。ビット線挿入キャパシタは、一端がビット線ＢＬに接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続され、強誘電体膜から構成され、ビット線容量を最適な値に設定する役目をする。ｅヒューズ７のメモリセルアレイのビット線にはｅヒューズビット線挿入キャパシタＣｂ１ｂが設けられる。
【００２４】
このため、ビット線長が異なるメモリセルアレイが複数存在しても、それぞれ値の異なる強誘電体膜から構成されるビット線挿入キャパシタをビット線と低電位側電源（接地電位）Ｖｓｓの間に設けているので、メモリセルアレイのビット線容量をそれぞれ最適な値に設定でき、ビット線信号量差を最大にすることができる。
【００２５】
なお、本実施例では、メモリセルを１Ｔ１Ｃ型の構成にしているが、Ｃｈａｉｎ  ＦｅＲＡＭ、或いは２つのメモリセルトランジスタと２つの強誘電体キャパシタから構成される２Ｔ２Ｃ型の構成にしてもよい。
【実施例２】
【００２６】
次に、本発明の実施例２に係る強誘電体記憶装置及びその制御方法について、図面を参照して説明する。図４は強誘電体メモリの構成を示すブロック図、図５は強誘電体メモリのセルアレイ周辺の構成を示す回路図である。本実施例では、強誘電体膜を用いたビット線挿入キャパシタを読み出す前に書き込むための制御回路を設けている。
【００２７】
図４に示すように、強誘電体メモリ３０ａには、コントローラ１２、Ｓ／Ａ＆ビット線ドライバ１３、ワード線／プレート線ドライバ１４、制御回路１５、及びメモリセルアレイ１６が設けられる。強誘電体メモリ３０ａはＦｅＲＡＭである。
【００２８】
メモリセルアレイ１６には、強誘電体キャパシタとメモリセルトランジスタがマトリックス状に配置形成される。コントローラ１２は、インターフェース（Ｉ／Ｆ）と情報の交換を行い、Ｓ／Ａ＆ビット線ドライバ１３及びワード線／プレート線ドライバ１４に種々の制御信号を出力する。
【００２９】
Ｓ／Ａ＆ビット線ドライバ１３は、インターフェース（Ｉ／Ｆ）と情報の交換を行い、コントローラ１２から出力される制御信号を入力し、ビット線ＢＬを駆動するとともにこの電位を増幅して読み出す。ワード線／プレート線ドライバ１４は、コントローラ１２から出力される制御信号を入力し、ワード線ＷＬ及びプレート線ＰＬをドライブする。
【００３０】
制御回路１４は、コントローラ１２から出力される制御信号ＣＳ１（コントロール信号やタイミング信号）を入力し、メモリセルアレイのビット線容量を最適な値にするために挿入された強誘電体膜から構成されるビット線挿入キャパシタを読み出す前に書き込むための制御信号ＫＳ１をメモリセルアレイ１６に出力する。
【００３１】
図５に示すように、強誘電体メモリのセルアレイ周辺には、センスアンプ４、メモリセル、Ｎｃｈ  ＭＯＳトランジスタＮＴ４、Ｎｃｈ  ＭＯＳトランジスタＮＴ５、Ｐｃｈ  ＭＯＳトランジスタＰＴ４、Ｐｃｈ  ＭＯＳトランジスタＰＴ５、ビット線挿入キャパシタＣｂ１１、ビット線挿入キャパシタＣｂ１２、ビット線寄生容量Ｃｋ１１、及びビット線寄生容量Ｃｋ１２が設けられる。なお、ＭＯＳトランジスタは、ＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）とも呼称される。
【００３２】
センスアンプ４には、Ｎｃｈ  ＭＯＳトランジスタＮＴ１乃至ＮＴ３、及びＰｃｈ  ＭＯＳトランジスタＰＴ１乃至ＰＴ３が設けられる。Ｐｃｈ  ＭＯＳトランジスタＰＴ１は、ソースが高電位側電源Ｖｃｃに接続され、ドレインがノードＮ３に接続され、ゲートに制御信号ＳＡＥｂが入力される。
【００３３】
Ｐｃｈ  ＭＯＳトランジスタＰＴ２は、ソースがノードＮ３に接続され、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ１のドレインに接続され、ゲートがＮｃｈ  ＭＯＳトランジスタＮＴ１のゲート及びノードＮ１に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ１は、ソースがノードＮ４に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＴ２とＮｃｈ  ＭＯＳトランジスタＮＴ１はインバータを構成し、ノードＮ１はビット線ＢＬに接続される。
【００３４】
Ｐｃｈ  ＭＯＳトランジスタＰＴ３は、ソースがノードＮ３に接続され、ドレインがＮｃｈ  ＭＯＳトランジスタＮＴ２のドレインに接続され、ゲートがＮｃｈ  ＭＯＳトランジスタＮＴ２のゲート及びノードＮ２に接続される。Ｎｃｈ  ＭＯＳトランジスタＮＴ２は、ソースがノードＮ４に接続される。Ｐｃｈ  ＭＯＳトランジスタＰＴ３とＮｃｈ  ＭＯＳトランジスタＮＴ２はインバータを構成し、ノードＮ２はビット線／ＢＬに接続される。
【００３５】
Ｎｃｈ  ＭＯＳトランジスタＮＴ３は、ドレインがノードＮ４に接続され、ソースが低電位側電源（接地電位）Ｖｓｓに接続され、ゲートに制御信号ＳＡＥｂと逆位相の信号の制御信号ＳＡＥが入力される。
【００３６】
メモリセルを構成するメモリセルトランジスタＭＣＴ１１は、ゲートがワード線ＷＬに接続され、ソース及びドレインの一方がビット線ＢＬに接続され、ソース及びドレインの他方が強誘電体キャパシタＫＣ１１の一端に接続される。強誘電体キャパシタＫＣ１１は、他端がプレート線ＰＬに接続される。
【００３７】
メモリセルを構成するメモリセルトランジスタＭＣＴ１２は、ゲートがワード線／ＷＬに接続され、ソース及びドレインの一方がビット線／ＢＬに接続され、ソース及びドレインの他方が強誘電体キャパシタＫＣ１２の一端に接続される。強誘電体キャパシタＫＣ１２は、他端がプレート線／ＰＬに接続される。強誘電体キャパシタＫＣ１１及び強誘電体キャパシタＫＣ１２の強誘電体膜には、例えばＰＺＴ（PbZrTiO3  チタン酸ジルコン酸鉛）膜を用いている。
【００３８】
ビット線挿入キャパシタＣｂ１１は、一端がビット線ＢＬに接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。ビット線挿入キャパシタＣｂ１２は、一端がビット線Ｂ／に接続され、他端が低電位側電源（接地電位）Ｖｓｓに接続される。ビット線挿入キャパシタＣｂ１１及びビット線挿入キャパシタＣｂ１２には、例えばＰＺＴ膜やＳＢＴ膜などの強誘電体膜を用いている。
【００３９】
ビット線寄生容量Ｃｋ１１は、ビット線ＢＬと低電位側電源（接地電位）の間に形成される寄生容量であり、隣接ビット線間の容量やメモリセルトランジスタの拡散層容量などから構成される。ビット線寄生容量Ｃｋ１２は、ビット線／ＢＬと低電位側電源（接地電位）の間に形成される寄生容量であり、隣接ビット線間の容量やメモリセルトランジスタの拡散層容量などから構成される。
【００４０】
Ｐｃｈ  ＭＯＳトランジスタＰＴ４は、ソース（第２の端子）が高電位側電源Ｖｃｃに接続され、ドレイン（第１の端子）がノードＮ５に接続され、ゲート（制御端子）に制御信号ＧＨｂが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ４は、ドレイン（第１の端子）がノードＮ５に接続され、ソース（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続され、ゲート（制御端子）に制御信号ＧＬが入力される。ここで、制御信号ＧＨｂ及びＧＬを“Ｌｏｗ”レベルに設定することにより、ビット線ＢＬに接続されるノードＮ５の電圧をＶｃｃレベルにすることができる。これにより、読み出す前にビット線ＢＬに接続されるビット線挿入キャパシタＣｂ１１を書き込み状態にすることが可能となる。
【００４１】
Ｐｃｈ  ＭＯＳトランジスタＰＴ５は、ソース（第２の端子）が高電位側電源Ｖｃｃに接続され、ドレイン（第１の端子）がノードＮ６に接続され、ゲート（制御端子）に制御信号ＧＨｂが入力される。Ｎｃｈ  ＭＯＳトランジスタＮＴ５は、ドレイン（第１の端子）がノードＮ６に接続され、ソース（第２の端子）が低電位側電源（接地電位）Ｖｓｓに接続され、ゲート（制御端子）に制御信号ＧＬが入力される。ここで、制御信号ＧＨｂ及びＧＬを“Ｌｏｗ”レベルに設定することにより、ビット線／ＢＬに接続されるノードＮ６の電圧をＶｃｃレベルにすることができる。これにより、読み出す前にビット線／ＢＬに接続されるビット線挿入キャパシタＣｂ１２を書き込み状態にすることが可能となる。なお、制御信号ＧＨｂ及びＧＬは制御回路１５から出力されるが、コントローラ１２から出力させてもよい。
【００４２】
次に、強誘電体メモリの動作について、図６を参照して説明する。図６は、強誘電体メモリの読み出し動作を説明する図、図６（ａ）は強誘電体メモリの読み出し動作を示すフローチャート、図６（ｂ）は強誘電体メモリの読み出しシーケンスの詳細を説明する図である。
【００４３】
図６に示すように、強誘電体メモリの読み出し動作では、まず、ワード線ＷＬ及び／ＷＬを閉じた状態（制御信号ＧＨｂのみ“Ｖｃｃ”レベル、その他はＶｓｓである接地電位“０Ｖ”）から、制御信号ＧＨｂを“Ｖｃｃ”レベルから“０Ｖ”レベルにして、ビット線ＢＬ及び／ＢＬを“０Ｖ”レベルから“Ｖｃｃ”レベルに昇圧してビット線挿入キャパシタを書き込んだ状態に設定する。ここで、通常の強誘電体メモリの書き込み動作では、ワード線ＷＬ、／ＷＬが“Ｈ”でメモリセルトランジスタが“ＯＮ”し、メモリセルの強誘電体キャパシタにデータが書き込まれるが、ここでは、ビット線挿入キャパシタだけ書き込まれた状態となる。この状態を強く書き込んだ状態と呼称する。
【００４４】
ビット線挿入キャパシタを強く書き込んだ状態に設定することにより、強誘電体キャパシタから構成されるビット線挿入キャパシタの分極方向がそろうので、これ以降のステップでの読み出しの過程でビット線挿入キャパシタの分極反転を抑制することができ、誤読み出しの発生をなくすことができる（ステップＳ１）。
【００４５】
次に、制御信号ＧＬを“０Ｖ”レベルから“Ｖｃｃ”レベルにし、ビット線ＢＬ及び／ＢＬを“Ｖｃｃ”レベルから“０Ｖ”レベルにプリチャージしてからワード線ＷＬを開く（ステップＳ２）。
【００４６】
続いて、プレート線ＰＬを“０Ｖ”レベルから“Ｖｃｃ”レベルにして、メモリセルの強誘電体キャパシタの蓄積電荷をビット線ＢＬに放出する（ステップＳ３）。そして、センスアンプ４を駆動させてビット線ＢＬ情報を読み出す（ステップＳ４）。
【００４７】
上述したように、本実施例の強誘電体記憶装置及びその制御方法では、コントローラ１２、Ｓ／Ａ＆ビット線ドライバ１３、ワード線／プレート線ドライバ１４、制御回路１５、及びメモリセルアレイ１６が設けられる。メモリセルアレイ１６には、強誘電体キャパシタとメモリセルトランジスタがマトリックス状に配置形成される。メモリセルアレイ１６にはビット線と低電位側電源（接地電位）Ｖｓｓの間にビット線容量を最適な値にするために挿入された比誘電率が大きい強誘電体膜から構成されるビット線挿入キャパシタが設けられる。制御回路１５は、コントローラ１２から出力される制御信号ＣＳ１を入力し、メモリセルアレイ１６のビット線容量を最適な値にするために挿入されたビット線挿入キャパシタを読み出す前に書き込むための制御信号ＫＳ１をメモリセルアレイ１６に出力する。
【００４８】
このため、実施例１と同様な効果の他に、読み出す前にビット線接続されるビット線挿入キャパシタを強く書き込んだ状態に設定することができ、読み出しの過程でビット線挿入キャパシタの分極反転を抑制することができ、誤読み出しの発生をなくすことができる。
【００４９】
なお、本実施例では、強誘電体メモリ３０ａにはＭＯＳトランジスタを用いているが、高誘電体膜（Ｈｉｇｈ−Ｋゲート絶縁膜）等がゲート絶縁膜となるＭＩＳＦＥＴ（Metal  Insulator  Semiconductor  Field  Effect  Transistor））を用いてもよい。
【実施例３】
【００５０】
次に、本発明の実施例３に係る強誘電体記憶装置について、図面を参照して説明する。図７は強誘電体メモリのセルアレイ周辺の構成を示す回路図である。本実施例では、ビット線とビット線挿入キャパシタの間にトランジスタを設けている。
【００５１】
以下、実施例２と同一構成部分には、同一符号を付してその部分の説明を省略し、異なる部分のみ説明する。
【００５２】
図７に示すように、強誘電体メモリのセルアレイ周辺には、センスアンプ４、メモリセル、Ｎｃｈ  ＭＯＳトランジスタＮＴ４乃至ＮＴ７、Ｐｃｈ  ＭＯＳトランジスタＰＴ４、Ｐｃｈ  ＭＯＳトランジスタＰＴ５、ビット線挿入キャパシタＣｂ１１、ビット線挿入キャパシタＣｂ１２、ビット線寄生容量Ｃｋ１１、及びビット線寄生容量Ｃｋ１２が設けられる。
【００５３】
Ｎｃｈ  ＭＯＳトランジスタＮＴ６は、ドレインがビット線ＢＬに接続され、ソースがビット線挿入キャパシタＣｂ１１の一端に接続され、ゲート（制御端子）に制御信号ＣｂＥが入力される。ビット線挿入キャパシタＣｂ１１は、他端が低電位側電源（接地電位）Ｖｓｓに接続される。
【００５４】
Ｎｃｈ  ＭＯＳトランジスタＮＴ７は、ドレインがビット線／ＢＬに接続され、ソースがビット線挿入キャパシタＣｂ１２の一端に接続され、ゲート（制御端子）に制御信号ＣｂＥとは同位相の信号である制御信号ＣｂＥｂが入力される。
【００５５】
ビット線挿入キャパシタＣｂ１２は、他端が低電位側電源（接地電位）Ｖｓｓに接続される。制御信号ＣｂＥ及びＣｂＥｂは、書き込み制御信号として使用される。
【００５６】
制御信号ＣｂＥ及びＣｂＥｂが“Ｈｉｇｈ”レベルのときＮｃｈ  ＭＯＳトランジスタＮＴ６とＮＴ７が“ＯＮ”し、ビット線挿入キャパシタＣｂ１１とＣｂ１２がビット線ＢＬに接続される。このため、制御信号ＣｂＥ或いは制御信号ＣｂＥｂにより、ビット線挿入キャパシタＣｂ１１とＣｂ１２をビット線から切り離すことが出来る。ビット線挿入キャパシタは読み出しの時には必要であるが、書き込みの際には必要ではなく、むしろビット線ＢＬに接続しているとビット線容量が大きくなり、ビット線の電位を変化させるのに時間がかかってしまう。しかし、本実施例の方法によれば、書き込み時など、ビット線挿入キャパシタが必要でないときは、ビット線挿入キャパシタをビット線ＢＬから切り離すことによって、容量を減少させることができ、書き込み速度を高速にすることができる。ここでは、制御回路１５が制御信号ＣｂＥ及びＣｂＥｂを生成しているが、コントローラ１２が制御信号ＣｂＥ及びＣｂＥｂを生成してしてもよい。
【００５７】
上述したように、本実施例の強誘電体記憶装置では、強誘電体メモリのセルアレイ周辺に、ビット線ＢＬとビット線挿入キャパシタＣｂ１１の間に設けられ、ゲートに制御信号ＣｂＥが入力されるＮｃｈ  ＭＯＳトランジスタＮＴ６と、ビット線／ＢＬとビット線挿入キャパシタＣｂ１２の間に設けられ、ゲートに制御信号ＣｂＥとは同位相の信号である制御信号ＣｂＥｂが入力されるＮｃｈ  ＭＯＳトランジスタＮＴ７とが設けられる。
【００５８】
このため、実施例１及び２と同様な効果の他に、書き込み時にビット線の電位を変化させるときにドライブする容量を減少させることができるので、書き込み速度を実施例２よりも高速にすることができる。
【実施例４】
【００５９】
次に、本発明の実施例４に係る強誘電体記憶装置について、図面を参照して説明する。図８は混載強誘電体メモリの構成を示すブロック図である。本実施例では、主記憶用のメモリセルブロック、ＣＰＵ、及びｅヒューズに強誘電体キャパシタとメモリセルトランジスタから構成されるメモリセルアレイが設けられる。
【００６０】
図８に示すように、混載強誘電体メモリ４０には、ｅヒューズ７ａ、ＣＰＵ（Central  Processing  Unit）２１、メモリセルブロック２２、コプロセッサ２３、及びＡＤＣ（Analog−to−Digital  Converter）２４が設けられる。混載強誘電体メモリ４０は、混載ＦｅＲＡＭである。
【００６１】
メモリセルブロック２２には、強誘電体キャパシタとメモリセルトランジスタから構成されるメモリセルアレイがマトリックス状に配置形成され、主記憶用として用いられる。
【００６２】
ＣＰＵ２１は、強誘電体キャパシタとメモリセルトランジスタから構成され、メモリセルブロック２２のメモリセルアレイよりも規模が小さく、比較的中規模のメモリセルアレイから構成されるプログラムや情報を記憶するメモリ２５を内蔵し、混載強誘電体メモリ４０全体を統括制御する。
【００６３】
ｅヒューズ７ａは、混載強誘電体メモリ４０の端部に配置され、リダンダンシー情報や動作モード情報を格納する。ｅヒューズ７ａには、強誘電体キャパシタとメモリセルトランジスタから構成され、メモリセルブロック２２のメモリセルアレイよりも規模が小さく、比較的小規模なメモリセルアレイが設けられる。
【００６４】
コプロセッサ２３は、ＣＰＵ２１を補助し、暗号処理などの数値演算処理、Ｉ／Ｏ処理、或いは画像処理などを行う補助プロセッサである。なお、コプロセッサ２３の規模が増大し、メモリを内蔵する必要が生じた場合には、強誘電体キャパシタとメモリセルトランジスタから構成されメモリセルアレイを設けるのが好ましい。
【００６５】
ＡＤＣ２４は、図示しない入出力インターフェースを介して入力されるアナログ信号を入力してアナログ・デジタル変換した信号を混載強誘電体メモリ４０内に出力する。
【００６６】
メモリセルブロック２２のメモリセルアレイのビット線長ＢＬＬＡ、メモリ２５のメモリセルアレイのビット線長ＢＬＬＢ、ｅヒューズ７ａのメモリセルアレイのビット線長ＢＬＬｃの関係は、
ＢＬＬＣ＜ＢＬＬＢ＜ＢＬＬＡ・・・・・・・・・・・・・・・・・・式（４）
と表され、メモリセルブロック２２のメモリセルアレイのビット線容量ＣＢｋＡ、メモリ２５のメモリセルアレイのビット線容量ＣＢｋＢ、ｅヒューズ７ａのメモリセルアレイのビット線容量ＣＢｋＣ及び最適ビット線容量 ＣＢＬｏｐの関係は、
ＣＢｋＣ＜ＣＢｋＢ＜ＣＢｋＡ≒ＣＢＬｏｐ・・・・・・・式（５）
と表される。
【００６７】
ここで、メモリ２５のメモリセルアレイ及びｅヒューズ７ａのメモリセルアレイに、それぞれ強誘電体キャパシタから構成されるビット線挿入キャパシタをビット線に挿入する。これにより、メモリセルブロック２２のメモリセルアレイ、メモリ２５のメモリセルアレイ、及びｅヒューズ７ａのメモリセルアレイのビット線容量をそれぞれ最適な値に設定でき、ビット線信号量差を最大にすることができる。
【００６８】
上述したように、本実施例の強誘電体記憶装置では、ｅヒューズ７ａ、ＣＰＵ２１、メモリセルブロック２２、コプロセッサ２３、及びＡＤＣ２４が設けられる。メモリセルブロック２２には、強誘電体キャパシタとメモリセルトランジスタから構成されるメモリセルアレイがマトリックス状に配置形成され、主記憶用として用いられる。ＣＰＵ２１は、強誘電体キャパシタとメモリセルトランジスタから構成され、メモリセルブロック２２のメモリセルアレイよりも規模が小さく、比較的中規模のメモリセルアレイから構成されるメモリ２５を内蔵する。ｅヒューズ７ａには、強誘電体キャパシタとメモリセルトランジスタから構成され、メモリセルブロック２２のメモリセルアレイよりも規模が小さく、比較的小規模なメモリセルアレイが設けられる。メモリ２５のメモリセルアレイ及びｅヒューズ７ａのメモリセルアレイには、それぞれ強誘電体キャパシタから構成されるビット線挿入キャパシタがビット線に挿入されている。
【００６９】
このため、ビット線長が異なるメモリセルアレイが複数存在しても、それぞれ値の異なる強誘電体膜から構成されるビット線挿入キャパシタをビット線と低電位側電源（接地電位）Ｖｓｓの間に設けているので、メモリセルアレイのビット線容量をそれぞれ最適な値に設定でき、ビット線信号量差を最大にすることができる。
【００７０】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００７１】
例えば、実施例１では、主記憶用メモリセルブロックのメモリセルアレイとｅヒューズのメモリセルアレイを構成するメモリセルを同一回路構成にしているが、別回路構成にしてもよい。例えば、主記憶用メモリセルブロックのメモリセルアレイをＣｈａｉｎ  ＦｅＲＡＭ構成にし、ｅヒューズのメモリセルアレイを１Ｔ１Ｃ型にしてもよい。
【００７２】
本発明は、以下の付記に記載されているような構成が考えられる。  
（付記１）  第１の強誘電体キャパシタとメモリセルトランジスタから構成されるメモリセルと、ビット線と低電位側電源の間に設けられ、ビット線容量を構成する第２の強誘電体キャパシタと、第２の端子が高電位側電源に接続され、第１の端子が前記ビット線に接続され、制御端子に第１の制御信号が入力される第１のトランジスタと、第１の端子が前記ビット線に接続され、第２の端子が前記低電位側電源に接続され、制御端子に第２の制御信号が入力される第２のトランジスタとを有し、前記第１及び第２の制御信号が“Ｌｏｗ”レベルのときに前記ビット線が前記高電位側電源電圧に設定される強誘電体記憶装置。
【００７３】
（付記２）  第１の強誘電体キャパシタとメモリセルトランジスタから構成されるメモリセルと、第１の端子がビット線に接続され、ゲートに第１の制御信号が入力される第１のトランジスタと、一端が前記第１のトランジスタの第２の端子に接続され、他端が低電位側電源の間に設けられ、ビット線容量を構成する第２の強誘電体キャパシタと、第２の端子が高電位側電源に接続され、第１の端子が前記ビット線に接続され、制御端子に第２の制御信号が入力される第２のトランジスタと、第１の端子が前記ビット線に接続され、第２の端子が前記低電位側電源に接続され、制御端子に第３の制御信号が入力される第３のトランジスタと、を有し、前記第１の制御信号が“Ｈｉｇｈ”レベルで前記第２及び第３の制御信号が“Ｌｏｗ”レベルのときに前記ビット線が前記高電位側電源電圧に設定される強誘電体記憶装置。
【図面の簡単な説明】
【００７４】
【図１】本発明の実施例１に係る強誘電体メモリの構成を示すブロック図。
【図２】本発明の実施例１に係る強誘電体メモリのセルアレイ周辺の構成を示す概略図。
【図３】本発明の実施例１に係るビット線容量とビット線信号量の関係を示す図。
【図４】本発明の実施例２に係る強誘電体メモリの構成を示すブロック図。
【図５】本発明の実施例２に係る強誘電体メモリのセルアレイ周辺の構成を示す回路図。
【図６】本発明の実施例２に係る強誘電体メモリの読み出し動作を説明する図。
【図７】本発明の実施例３に係る強誘電体メモリのセルアレイ周辺の構成を示す回路図。
【図８】本発明の実施例４に係る混載強誘電体メモリの構成を示すブロック図。
【符号の説明】
【００７５】
１ａ〜ｄ、２２  メモリセルブロック
４  センスアンプ
５  ロウデコーダ
６  カラムデコーダ
７、７ａ  ｅヒューズ
１１、１６  メモリセルアレイ
１２  コントローラ
１３  Ｓ／Ａ＆ビット線ドライバ
１４  ワード線／プレート線ドライバ
１５  制御回路
２１  ＣＰＵ
２３  コプロセッサ
２４  ＡＤＣ
２５  メモリ
３０、３０ａ  ＦｅＲＡＭ
４０  混載強誘電体メモリ
ＢＬ、／ＢＬ  ビット線
ＢＬＬ１  メモリセルアレイビット線長
ＢＬＬ２  ｅヒューズビット線長
Ｃｂ  ビット線容量
Ｃｆ  強誘電体キャパシタ容量
Ｃｂ１、Ｃｂ１１、Ｃｂ１２  ビット線挿入キャパシタ
Ｃｂ１ａ  メモリセルアレイビット線挿入キャパシタ
Ｃｂ１ｂ  ｅヒューズビット線挿入キャパシタ
ＣＢＬｏｐ１  メモリセルアレイ最適ビット線容量
ＣＢＬｏｐ２  ｅヒューズ最適ビット線容量
Ｃｋ１、Ｃｋ１１、Ｃｋ１２  ビット線寄生容量
Ｃｋ１ａ  メモリセルアレイビット線寄生容量
ＣｂＥ、ＣｂＥｂ、ＣＳ１、ＧＨｂ、ＧＬ、ＳＡＥ、ＳＡＥｂ  制御信号
Ｘｋ１ｂ  ｅヒューズビット線寄生容量
ＫＣ１、ＫＣｍ、ＫＣ１１、ＫＣ１２  強誘電体キャパシタ
ＭＣ１、ＭＣｍ  メモリセル
ＭＣＴ１、ＭＣＴｍ、ＭＣＴ１１、ＭＣＴ１２  メモリセルトランジスタ
Ｎ１〜６  ノード
ＮＴ１〜７  Ｎｃｈ  ＭＯＳトランジスタ
ＰＬ、／ＰＬ、ＰＬ１、ＰＬｍ  プレート線
ＰＴ１〜５  Ｐｃｈ  ＭＯＳトランジスタ
Ｖｃｃ  高電位側電源
Ｖｓｓ  低電位側電源（接地電位）
ＷＬ、／ＷＬ、ＷＬ１、ＷＬｍ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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