(57)【要約】【課題】  Ｓ／Ｎを向上させ、高感度の撮像装置を提供する。【解決手段】  ＣＭＯＳイメージセンサは、２次元アレイ状に配列された複数の画素を含み、各画素は、光を受光して電荷を生成するフォトダイオードＰＤと、容量素子ＦＤと、フォトダイオードＰＤと容量素子ＦＤとの間に接続された転送用トランジスタＭ１とを含み、かつフォトダイオードＰＤの容量よりも容量素子ＦＤの容量が小さい。駆動方法は、蓄積期間の終了後に、転送用トランジスタＭ１を第１の電荷転送状態で一定期間オンし、フォトダイオードＰＤに蓄積された第１の電荷Ｑ１を容量素子ＦＤへ転送し、次いで、容量素子ＦＤの電荷をリセットし、リセット終了後に、転送用トランジスタＭ１を第２の電荷転送状態で一定期間オンし、フォトダイオードＰＤに蓄積された第２の電荷Ｑ２を容量素子ＦＤへ転送する。【選択図】    図２
2008258885.tif 000002
【特許請求の範囲】
【請求項１】
２次元アレイ状に配列された複数の画素を含み、各画素は、光を受光して電荷を生成するフォトダイオードと、容量素子と、フォトダイオードと容量素子との間に接続された転送用トランジスタとを含み、かつフォトダイオードの容量よりも容量素子の容量が小さい、撮像装置の駆動方法であって、
転送用トランジスタをオフし、容量素子と分離されたフォトダイオードに電荷を蓄積する蓄積ステップと、
蓄積ステップの終了後に、転送用トランジスタを第１の電荷転送状態で一定期間オンし、フォトダイオードに蓄積された第１の電荷を容量素子へ転送可能な第１の転送ステップと、
容量素子をリセットするステップと、
リセット終了後に、転送用トランジスタを第２の電荷転送状態で一定期間オンし、フォトダイオードに蓄積された第２の電荷を容量素子へ転送可能な第２の転送ステップと、
を有する駆動方法。
【請求項２】
駆動方法はさらに、第１の転送ステップにより転送された第１の電荷と第２の転送ステップにより転送された第２の電荷を合成する合成ステップを含む、請求項１に記載の駆動方法。
【請求項３】
駆動方法はさらに、第１の転送ステップにより転送された第１の電荷が第１のしきい値よりも小さいか否かを判定するステップを含み、第１のしきい値よりも小さいと判定されたとき、前記合成ステップは、第１の電荷を第２の電荷に合成しない、請求項２に記載の駆動方法。
【請求項４】
駆動方法はさらに、第２の転送ステップにより転送された第２の電荷が第２のしきい値よりも大きいか否かを判定するステップを含み、第２のしきい値よりも大きいと判定されたとき、前記合成ステップは、第１の電荷を第２の電荷に合成する、請求項２に記載の駆動方法。
【請求項５】
駆動方法はさらに、第１および第２の転送ステップにより得られた第１および第２のアナログ信号を第１および第２のディジタル信号に変換するステップを含み、前記合成ステップは、変換された第１および第２のディジタル信号を合成する、請求項２ないし４いずれか１つに記載の駆動方法。
【請求項６】
第１の転送ステップにおいて、転送用トランジスタのゲートには、第１の電圧の信号が印加され、第２の転送ステップにおいて、転送用トランジスタのゲートには、第２の電圧の信号が印加され、第２の電圧が第１の電圧よりも大きい、請求項１ないし５いずれか１つに記載の駆動方法。
【請求項７】
第１の転送ステップ、リセットステップ、および第２の転送ステップは、水平ブランキング期間中に実行される、請求項１ないし６いずれか１つに記載の駆動方法。
【請求項８】
行列状に配列された複数の画素であって、各画素は、受光した光を光電変換するフォトダイオードと、フォトダイオードの容量よりも小さな容量を有する容量素子と、フォトダイオードと容量素子との間に接続された転送用トランジスタとを含む、前記複数の画素と、
転送用トランジスタを第１の電荷転送状態でオンするための第１の転送信号、および転送用トランジスタを第２の電荷転送状態でオンするための第２の転送信号を、フォトダイオードの蓄積期間の終了後に転送用トランジスタに供給する駆動回路とを有し、
転送用トランジスタは、第１の転送信号に応答してフォトダイオードに蓄積された第１の電荷を容量素子へ転送し、かつ第２の転送信号に応答してフォトダイオードに蓄積された第２の電荷を容量素子へ転送する、
撮像装置。
【請求項９】
各画素はさらに、容量素子の電荷をリセットするためのリセット用トランジスタを含み、
前記駆動回路はさらに、第１の転送信号と第２の転送信号の間に、トランジスタをリセットするためのリセット信号をリセット用トランジスタに供給する、請求項８に記載の撮像装置。
【請求項１０】
撮像装置はさらに、各画素とカラム信号線を介して接続されたカラム出力回路を含み、カラム出力回路は、前記転送された第１、第２の電荷に基づき生成された第１および第２の信号を前記カラム信号線を介して受け取り、第１および第２の信号を合成する回路を含む、請求項８または９に記載の撮像装置。
【請求項１１】
前記カラム出力回路は、第１および第２の信号をアナログ／ディジタル変換する変換回路を含み、前記合成する回路は、ディジタル変換された第１および第２の信号を合成する、請求項１０に記載の撮像装置。
【請求項１２】
前記合成する回路は、第１の信号を蓄積する第１の蓄積回路と、第２の信号を蓄積する第２の蓄積回路とを含み、第１および第２の蓄積回路により蓄積された第１および第２の信号を合成する、請求項１０に記載の撮像装置。
【請求項１３】
第１および第２の蓄積回路は、カラム信号線に接続された第１および第２のトランジスタと、第１および第２のトランジスタに接続された第１および第２のキャパシタとを含み、
前記駆動回路は、第１の転送信号および第２の転送信号に応答して第１および第２のトランジスタを駆動するための第１および第２の駆動信号を第１および第２のトランジスタへそれぞれ供給する、請求項１２に記載の撮像装置。
【請求項１４】
少なくとも前記容量素子が結合されるＭＯＳトランジスタは、ゲート電極とソースまたはドレイン領域との間の寄生容量を低減するためＬＤＤ注入によるソースまたはドレイン領域を含まない、請求項８ないし１３いずれか１つに記載の撮像装置。
【請求項１５】
前記複数の画素以外の回路を構成するＭＯＳトランジスタは、ＬＤＤ構造である、請求項１４に記載の撮像装置。
【請求項１６】
請求項１ないし１５いずれか１つに記載の撮像装置と、撮像装置から出力された信号を表示する表示デバイスとを有する電子機器。
【請求項１７】
請求項１ないし１５いずれか１つに記載の撮像装置と、撮像装置から出力された信号を処理する処理装置とを有する撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の画素を行列状に配列したアレイを含む撮像装置に関する。
【背景技術】
【０００２】
内視鏡、ディジタルカメラ、スキャナ等の電子機器において、ＣＭＯＳイメージセンサ（Complementary Metal Oxide Semiconductor）やＣＣＤセンサ(Charge Coupled Device)が利用されている。ＣＭＯＳイメージセンサは、ＣＣＤセンサと比較して、単位セル毎に増幅器を持つことでＳ／Ｎ比の高い電気信号を得ることができ、また、ＣＭＯＳロジックの製造プロセスを利用することで消費電力を抑制できるという長所をもつ。
【０００３】
このようなＣＭＯＳイメージセンサに関し、例えば特許文献１は、蓄積動作時にフォトダイオードからあふれる光電荷を蓄積容量素子へ転送するオーバーフローゲートを設け、高感度、高Ｓ／Ｎ比を維持した広ダイナミックレンジの固体撮像装置を開示している。
【０００４】
【特許文献１】特開２００６−２１７４１０号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１２は、従来のＣＭＯＳイメージセンサの１つ画素と当該１つの画素から読み出された信号を出力するカラム出力回路の構成を示す図である。画素Ｐｊは、光電変換を行うフォトダイオードＰＤ、フォトダイオードに接続された転送用トランジスタ（トランスファーゲート）Ｍ１、転送用トランジスタＭ１に接続されたリセット用トランジスタＭ２、転送用トランジスタＭ１とリセット用トランジスタＭ２を接続するノードＮ１にゲートが接続されたソースフォロワトランジスタＭ３、ソースフォロワトランジスタＭ３とカラム（列）信号線ＣＬｊ（垂直信号線）との間に接続されたロー（行）選択用トランジスタＭ４を含む。画素Ｐｊは、４つのトランジスタから構成され、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４は、エンハンスメント型のＮチャンネルＭＯＳトランジスタである。
【０００６】
フォトダイオードＰＤの蓄積期間または露光期間の間、トランジスタＭ１、Ｍ２、Ｍ３、Ｍ４はオフされている。蓄積期間の終了後、トランジスタＭ４のゲート信号Ｘｊがハイとなり、画素Ｐｊが選択され、画素Ｐｊの読出しが開始される。なお図には、１つの画素Ｐｊしか示されていないが、ゲート信号Ｘｊがハイとなることで、アレイ中の１ラインのすべての画素が選択される。
【０００７】
読み出し期間の開始時に、リセット用トランジスタＭ２のゲート信号Ｒがハイとなり、ノードＮ１に形成された寄生容量ＣＦＤを持つ容量素子（以下、フローティングディフュージョンまたは単に“ＦＤ”という）がＶｄｄの電位にリセットされる。リセット用トランジスタＭ２がオフされた後、転送用トランジスタＭ１のゲート信号ＴＸがハイとなり、フォトダイオードＰＤに蓄積された電荷がすべてＦＤに転送される。転送された電荷は、ソースフォロワトランジスタＭ３のゲートに入力され、その入力電圧を増幅した信号がカラム信号線ＣＬｊのノードＮ２に生成される。
【０００８】
カラム信号線は、アレイの各列の画素にそれぞれ接続されている。また、カラム信号線のノードＮ２とグランドの間には定電流源Ｉが接続されている。画素Ｐｊに接続されたカラム信号線ＣＬｊのノードＮ２に生成された信号は、サンプルホールドトランジスタＭ５のゲート信号ＳＨをハイにすることによってキャパシタＣに蓄積され、蓄積された信号は、カラム出力トランジスタＭ６のゲート信号ΦＣｏｌをハイにすることによって読み出される。こうして、２次元に配列された複数の画素からカラム信号線を介して順次１ライン分の画素の信号が読み出され、１ライン分の画素の信号が画素毎に順次出力されるようになっている。
【０００９】
ＣＭＯＳイメージセンサの感度を良くするためには、画素から読み出された信号のＳ／Ｎを向上させる必要がある。フォトダイオードＰＤに蓄積された電荷は、多段アンプ回路によって増幅されて出力されるとみなすことができる。多段アンプ回路を模式的に表すと図１３の構成になる。こうした多段アンプ回路におけるノイズファクターＦは、次式によって表わされ、Ｆの値が１に近ければ、ノイズ性能がよくなる。
【００１０】
【数１】
2008258885.tif 000003
【００１１】
上記式からも明らかなように、Ｓ／Ｎを向上させるには、初段のゲインを上げることが望ましい。そのためには、画素のＦＤの容量ＣＦＤを小さくし、ＦＤに蓄積された電荷の信号電圧ＶＦＤ（ＶＦＤ＝Ｑ／ＣＦＤ）を大きくすればよい。しかしながら、ＦＤの容量ＣＦＤを小さくすると、これに応じてフォトダイオードＰＤの容量ＣＰＤも小さくしなければならない。これは、フォトダイオードＰＤに蓄積された電荷をすべてＦＤに転送しなければならないためである。フォトダイオードＰＤの最大振幅は、約１ボルトであり、フォトダイオードＰＤの容量ＣＰＤが小さくなると、フォトダイオードＰＤに蓄積される電荷量、すなわち電子の数が減少してしまう。
【００１２】
外光は、いわゆるショットノイズを含んでおり、フォトダイオードＰＤに蓄積される電子の数が一定より少なくなると、Ｓ／Ｎが悪化してしまう。このフォトダイオードＰＤのＳ／Ｎは、次式で表わすことができ、ショットノイズによる影響を抑制するためには、少なくともＳ／Ｎが４０ｄＢ以上であることが望ましい。
【００１３】
【数２】
2008258885.tif 000004
【００１４】
このように、従来のＣＭＯＳイメージセンサでは、感度を向上させようとした場合に、ＦＤの容量ＣＦＤを小さくしてＳ／Ｎ（ゲイン）を向上させようとすると、フォトダイオードＰＤにて蓄積される電子の数が減少してしまい、却って、Ｓ／Ｎが低下してしまうという相容れない課題がある。本発明は、このような二律背反する課題を解決するために成されたものであり、Ｓ／Ｎを向上させ、高感度の撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明に係る撮像装置は、２次元アレイ状に配列された複数の画素を含み、各画素は、光を受光して電荷を生成するフォトダイオードと、容量素子と、フォトダイオードと容量素子との間に接続された転送用トランジスタとを含み、かつフォトダイオードの容量よりも容量素子の容量が小さいものであり、その駆動方法は、次のステップを含む。転送用トランジスタをオフし、容量素子と分離されたフォトダイオードに電荷を蓄積する蓄積ステップと、蓄積ステップの終了後に、転送用トランジスタを第１の電荷転送状態で一定期間オンし、フォトダイオードに蓄積された第１の電荷を容量素子へ転送可能な第１の転送ステップと、容量素子をリセットするステップと、リセット終了後に、転送用トランジスタを第２の電荷転送状態で一定期間オンし、フォトダイオードに蓄積された第２の電荷を容量素子へ転送可能な第２の転送ステップとを有する。
【００１６】
駆動方法はさらに、第１の転送ステップにより転送された第１の電荷と第２の転送ステップにより転送された第２の電荷を合成する合成ステップを含む。駆動方法はさらに、第１の転送ステップにより転送された第１の電荷が第１のしきい値よりも小さいか否かを判定するステップを含み、第１のしきい値よりも小さいと判定されたとき、前記合成ステップは、第１の電荷を第２の電荷に合成しないようにしてもよい。駆動方法はさらに、第２の転送ステップにより転送された第２の電荷が第２のしきい値よりも大きいか否かを判定するステップを含み、第２のしきい値よりも大きいと判定されたとき、前記合成ステップは、第１の電荷を第２の電荷に合成しないようにしてもよい。
【００１７】
駆動方法はさらに、第１および第２の転送ステップにより得られた第１および第２のアナログ信号を第１および第２のディジタル信号に変換するステップを含み、前記合成ステップは、変換された第１および第２のディジタル信号を合成するようにしてもよい。
【００１８】
好ましくは第１の転送ステップにおいて、転送用トランジスタのゲートには、第１の電圧の信号が印加され、第２の転送ステップにおいて、転送用トランジスタのゲートには、第２の電圧の信号が印加され、第２の電圧が第１の電圧よりも大きい。さらに好ましくは、第１の転送ステップ、リセットステップ、および第２の転送ステップは、水平ブランキング期間中に実行される。
【００１９】
本発明に係る撮像装置は、行列状に配列された複数の画素であって、各画素は、受光した光を光電変換するフォトダイオードと、フォトダイオードの容量よりも小さな容量を有する容量素子と、フォトダイオードと容量素子との間に接続された転送用トランジスタとを含む、前記複数の画素と、転送用トランジスタを第１の電荷転送状態でオンするための第１の転送信号、および転送用トランジスタを第２の電荷転送状態でオンするための第２の転送信号を、フォトダイオードの蓄積期間の終了後に転送用トランジスタに供給する駆動回路とを有し、転送用トランジスタは、第１の転送信号に応答してフォトダイオードに蓄積された第１の電荷を容量素子へ転送し、かつ第２の転送信号に応答してフォトダイオードに蓄積された第２の電荷を容量素子へ転送する。
【００２０】
好ましくは各画素はさらに、容量素子の電荷をリセットするためのリセット用トランジスタを含み、前記駆動回路はさらに、第１の転送信号と第２の転送信号の間に、トランジスタをリセットするためのリセット信号をリセット用トランジスタに供給する。
【００２１】
好ましくは撮像装置はさらに、各画素とカラム信号線を介して接続されたカラム出力回路を含み、カラム出力回路は、前記転送された第１、第２の電荷に基づき生成された第１および第２の信号を前記カラム信号線を介して受け取り、第１および第２の信号を合成する回路を含む。
【００２２】
カラム出力回路は、第１および第２の信号をアナログ／ディジタル変換する変換回路を含み、前記合成する回路は、ディジタル変換された第１および第２の信号を合成するようにしてもよい。または、合成する回路は、第１の信号を蓄積する第１の蓄積回路と、第２の信号を蓄積する第２の蓄積回路とを含み、第１および第２の蓄積回路により蓄積された第１および第２の信号を合成するようにしてもよい。この場合、第１および第２の蓄積回路は、カラム信号線に接続された第１および第２のトランジスタと、第１および第２のトランジスタに接続された第１および第２のキャパシタとを含み、前記駆動回路は、第１の転送信号および第２の転送信号に応答して第１および第２のトランジスタを駆動するための第１および第２の駆動信号を第１および第２のトランジスタへそれぞれ供給する。
【００２３】
また、少なくとも前記容量素子が結合されるＭＯＳトランジスタは、ゲート電極とソースまたはドレイン領域との間の寄生容量を低減するためＬＤＤ注入によるソースまたはドレイン領域を含まないようにすることができる。この場合、前記複数の画素以外の回路を構成するＭＯＳトランジスタは、ＬＤＤ構造である。
【００２４】
本発明に係る電子機器は、上記構成の撮像装置と、撮像装置から出力された信号を表示する表示デバイスとを有する。また、本発明に係る撮像システムは、上記構成の撮像装置と、撮像装置から出力された信号を処理する処理装置とを有する。電子機器や撮像装置は、例えば、ディジタルカメラ、内視鏡、表示システム等である。
【発明の効果】
【００２５】
本発明によれば、容量素子の容量素子を小さくすることで、フォトダイオードに蓄積された電荷を転送する際の信号電圧が大きくなり、ゲインを大きくすることができる。これにより、Ｓ／Ｎを向上させ、感度を良くすることができる。他方、フォトダイオードの容量を容量素子の容量と同程度に小さくしないため、フォトダイオードに蓄積される電荷を一定数に保つことができるため、ノイズを抑制し、Ｓ／Ｎ比を向上させることができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の最良の実施形態について図面を参照して詳細に説明する。ここでは、ＣＭＯＳイメージセンサを例示する。
【実施例】
【００２７】
図１は、本発明の実施例に係るＣＭＯＳイメージセンサの概略構成を示すブロック図である。ＣＭＯＳイメージセンサ１００は、ｍ行、ｎ列に配列された複数の画素を有するアレイ１１０と、アレイ１１０の各画素とロー選択線Ｘｐ（ｐ＝１、２、・・・、ｋ、・・・ｍ）を介して接続されたシフトレジスタ１２０と、アレイの１１０の各列の画素にカラム信号線ＣＬｑ（ｑ＝１、２、・・・ｋ、・・・ｎ）を介して接続されたカラム出力回路１３０と、種々のタイミング信号Φ、ΦＣｏｌ、ＳＨ１、ＳＨ２、ＴＸ、Ｒを生成するタイミング発生回路１４０とを有する。これらのアレイおよび回路は、半導体基板上にモノリシックに形成されている。
【００２８】
シフトレジスタ１２０は、タイミング発生回路１４０から供給されたクロック信号Φに基づきロー選択線ＸｐをＸ１からＸｎに順に選択する。例えば、シフトレジスタ１２０がロー選択線Ｘｊをハイレベルに駆動すると、ロー選択線Ｘｊに接続されたｎ個の画素が選択される。各画素は、受光した光を電荷に変換するフォトダイオードを含み、シフトレジスタ１２０によってｎ個の画素が選択されたとき、ｎ個の画素の電荷がカラム信号線ＣＬｑを介してカラム出力回路１３０に読み出される。カラム出力回路１３０は、ｎ個の画素の電荷に対応する１ライン分の信号を保持し、タイミング発生回路１４０から供給される信号ΦＣｏｌに応じて、保持したｎ個の信号を出力端子ＯＵＴから順次出力する。
【００２９】
図２は、本実施例のＣＭＯＳイメージセンサの概念を説明する図である。画素の回路構成は、図１２に示す回路構成と実質的に同一であるが、従来型のＣＭＯＳイメージセンサでは、フォトダイオードＰＤの容量ＣＰＤとＦＤの容量ＣＦＤが略等しいのに対して、本実施例のＣＭＯＳイメージセンサでは、フローティングディフュージョンＦＤの容量ＣＰＤがフォトダイオードＰＤの容量ＣＰＤよりも小さい。さらに、駆動方法に関して、従来型のＣＭＯＳイメージセンサでは、フォトダイオードＰＤに蓄積された電荷を、一度にＦＤに転送するのに対して、本実施例のイメージセンサでは、フォトダイオードＰＤに蓄積された電荷を、複数回に分割してＦＤに転送する。
【００３０】
以降では、フローティングディフュージョンの容量ＣＰＤがフォトダイオードＰＤの容量ＣＰＤの約１／２であり、フォトダイオードＰＤに蓄積された電荷を２回に分けてＦＤに転送する場合について、従来型のＣＭＯＳイメージセンサと比較しながら説明する。
【００３１】
図２（ａ）に示すように、ある画素Ｐｊにおいて、フォトダイオードＰＤが１００％の光量を受けた場合、従来型のＣＭＯＳイメージセンサでは、転送用トランジスタをオンすることにより、フォトダイオードＰＤの容量ＣＰＤに蓄積されたすべての電荷ＱがＦＤに転送される。転送された電荷は、増幅され（ソースフォロワトランジスタＭ３により）、電荷Ｑに応じた電圧Ｖ（Ｖ＝Ｑ／ＣＰＤ）の信号が得られる。
【００３２】
これに対して、本実施例では、転送用トランジスタＭ１のオン状態を２段階に設定する。例えば、転送用トランジスタＭ１に印加されるゲート電圧を異ならせることで、転送用トランジスタＭ１のオン抵抗を可変する。これにより、１回目の転送において、転送用トランジスタが第１の転送状態でオンし、フォトダイオードＦＤの容量ＣＰＤに蓄積された電荷Ｑの約半分の電荷Ｑ１がＦＤに転送され、その電荷Ｑ１に応じた電圧Ｖ１の信号が得られる。次に、２回目の転送において、転送用トランジスタが第２の転送状態でオンし、フォトダイオードＦＤの容量ＣＰＤに蓄積された電荷Ｑの残りの電荷Ｑ２がＦＤに転送され、その電荷Ｑ２に応じた電圧Ｖ２の信号が得られる。電圧Ｖ１の信号と電圧Ｖ２の信号を合成することにより、実質的に、電荷Ｑ（Ｑ＝Ｑ１＋Ｑ２）に応じた信号を得ることができる。ＦＤの容量ＣＰＤを小さくするとで、電圧Ｖ１、Ｖ２が大きくなり、ＦＤにおけるゲインを大きくすることができる。他方、フォトダイオードＰＤに蓄積される電荷Ｑの低減を抑制することができる。
【００３３】
図２（ｂ）は、７０％の光量を受けたとき、図２（ｃ）は、４０％の光量を受けたときの従来型と本実施例の比較である。図２（ｃ）に示すように、５０％以下の光量を受けた場合には、１回目の転送において、フォトダイオードＰＤからＦＤへ転送する電荷Ｑ１は、実質的にゼロまたは存在しない。このような場合、電荷Ｑ１による信号と電荷Ｑ２による信号とを合成すると、電荷Ｑ１による信号がゼロであるにもかかわらずそこに含まれるノイズが合成されてしまい、好ましくない。従って、５０％を下回る光量の場合には、電荷Ｑ１による信号と電荷Ｑ２による信号との合成を必ずしも要しない。
【００３４】
図３は、フォトダイオードＰＤに蓄積された電荷の転送動作を模式的に示す電位図である。図３（ａ）に示すように、フォトダイオードＰＤに蓄積された電荷Ｑを転送する前に、リセット用トランジスタＭ２がオンされ、ＦＤの電位がリセットされる。リセットによりＦＤに形成される電位ＶＦＤは、フォトダイオードＰＤの電位ＶＰＤよりも高い。
【００３５】
次に、図３（ｂ）に示すように、転送用トランジスタＭ１は、電位Ｖｆ１で導通するようにオンされる。これにより、フォトダイオードＰＤの０Ｖ〜電位Ｖｆ１までの約半分の電荷がＦＤへ転送される。次に、図３（ｃ）に示すように、転送用トランジスタＭ１がオフされ、ＦＤに転送された電荷Ｑ１の読み出しが行われ、ＦＤの電荷が再びリセットされる。次に、図３（ｄ）に示すように、転送用トランジスタＭ１は、電位ＶＰＤよりも高い電位Ｖｆ２で導通するようにオンされる。これにより、フォトダイオードＰＤの電位Ｖｆ１〜電位ＶＰＤの残りの電荷がＦＤへ転送される。
【００３６】
図４は、本実施例に係るＣＣＤイメージセンサの好ましい第１の回路例を示す図である。画素の回路構成は、上記したように従来型の４トランジスタと同様であり、すなわちトランジスタＭ１、Ｍ２、Ｍ３、Ｍ４を含むものである。但し、ＦＤの容量ＣＦＤは、フォトダイオードＰＤの容量ＣＰＤの約１／２（ＣＰＤ−ＣＦＤ≒１／２）である。例えば、フォトダイオードＰＤの電圧は、約１．５Ｖ、Ｖｄｄ＝３．３Ｖ、容量ＣＰＤ＝１．２ｆＦｄ、容量ＣＦＤ＝０．８ｆＦｄである。
【００３７】
カラム出力回路１３０は、カラム信号線ＣＬｊのノードＮ２に接続されたサンプルホールド用トランジスタＭ５と、トランジスタＭ５によりサンプルホールドされたアナログ信号をディジタル信号に変換するＡ／Ｄコンバータ２００と、ディジタル変換された信号を合成する合成回路２１０と、ΦＣｏｌ信号に応じて合成された信号を出力する出力用トランジスタＭ６とを含んでいる。
【００３８】
上記したように、蓄積期間の終了後、画素ＰｊのフォトダイオードＰＤに蓄積された電荷を読み出す場合、フォトダイオードＰＤの電荷は、２回に分けてＦＤへ転送される。図４に示す例において、転送用トランジスタＭ１による１回目の転送により、例えば電荷Ｑ１（Ｑ１＝１．２×１．５Ｖ＝１．８ｆＣ）が転送される。ＦＤにける信号の電圧Ｖ１は、Ｖ１＝１．８／０．８＝２．２５Ｖとなる。ＦＤの信号電圧は、ソースフォロワトランジスタＭ３のゲートに印加され、その入力電圧に応じた出力電圧がカラム出力線ＣＬｊのノードＮ２に生成される。トランジスタＭ５のゲート信号ＳＨをハイにすることで、ノードＮ２の信号がＡ／Ｄコンバータ２００へ供給され、そこで信号がディジタル信号Ｓ１に変換される。変換されたディジタル信号Ｓ１は、合成回路２１０に供給され、そこに保持される。
【００３９】
サンプルホールド用のトランジスタＭ５をオフした後、リセット用トランジスタＭ２が再びオンされ、ＦＤの電荷がリセットされる。次に、転送用トランジスタＭ１による２回目の電荷転送が行われ、フォトダイオードＰＤの残りの電荷Ｑ２がＦＤへ転送される。１回目のときと同様に、ＦＤの電荷に応じた信号がノードＮ２に生成される。そして、トランジスタＭ５のゲート信号ＳＨをハイにすることで、ノードＮ２の信号がＡ／Ｄコンバータ２００へ供給され、ディジタル信号Ｓ２に変換される。変換されたディジタル信号Ｓ２は、合成回路２１０へ供給される。
【００４０】
合成回路２１０は、１回目の転送により得られたディジタル信号Ｓ１と、２回目の転送により得られたディジタル信号Ｓ２とを合成する。合成されたディジタル信号は、画素Ｐｊの読み出し信号として、トランジスタＭ６を介して出力される。
【００４１】
図５は、合成回路２１０の好ましい動作例を示す図である。同図において、Ｓ１は、１回目の転送で得られた信号を示し、Ｓ２は、１回目の転送で得られた信号を示している。もし、信号Ｓ２＞Ｖｔｈ２ならば、合成回路２１０は、１回目および２回目の信号を合成した信号Ｓ（Ｓ＝Ｓ１+Ｓ２）を求める。一方、Ｓ２≦Ｖｔｈ２ならば、合成回路２１０は、１回目の信号Ｓ１を２回目の信号Ｓ２に合成しない（Ｓ＝Ｓ２）。この場合、フォトダイオードＰＤへの光量は、図２（ｃ）に示したように５０％よりも小さく、言い換えれば、１回目に転送される電荷Ｑ１は、０であり、信号Ｓ１を加算することで却ってノイズが多くなってしまうからである。同様に、もし、信号Ｓ１＞Ｖｔｈ１ならば、Ｓ＝Ｓ１+Ｓ２とし、信号Ｓ１≦Ｖｔｈ１ならば、Ｓ＝Ｓ２としてもよい。上記のしきい値電圧Ｖｔｈ１として、暗電流の値（暗時出力値）またはそれに類する値を用いてよく、また、上記のしきい値電圧Ｖｔｈ２として、信号Ｓ２の飽和電流の値またはそれに類する値を用いてよい。
【００４２】
上記のディジタル信号Ｓ１、Ｓ２の合成は、オンチップで行う例を示したが、チップ外で行うようにしてもよい。その場合には、１回目および２回目の転送によりサンプルホールされたアナログ信号をカラム出力回路１３０から順次出力し、これをチップ外のＡ／Ｄコンバータによりディジタル信号に変換し、合成するようにしてもよい。
【００４３】
次に、本実施例のＣＭＯＳイメージセンサの好ましい第２の回路例について説明する。図６は、第２の回路例のカラム出力回路の構成を示し、図７は、そのタイミングチャートである。第２の回路例は、第１の回路例と異なり、１回目および２回目の転送により得られた信号をアナログ処理により合成する。
【００４４】
図６に示すように、カラム出力回路１３０は、ノードＮ３とＶｄｄの間に接続されたクランプトランジスタＭ７、ノードＮ３に接続されたサンプルホールドトランジスタＭ８、サンプルホールドトランジスタＭ８に接続された出力用トランジスタＭ９、トランジスタＭ８とＭ９の接続ノードＮ４とグランドの間に接続されたキャパシタＣ１、ノードＮ３に接続されたサンプルホールドトランジスタＭ１０、サンプルホールドトランジスタＭ１０に接続された出力用トランジスタＭ１１、トランジスタＭ１０とＭ１１を接続するノードＮ５とグランドの間に接続されたキャパシタＣ１、トランジスタＭ９とＭ１１を接続するノードＮ６とグランド間に接続されたキャパシタＣ２を含んでいる。このカラム出力回路１３０は、コンデンサＣを介して、各カラム信号線ＣＬｊのノードＮ２に接続されている。
【００４５】
図７に示すように、フォトダイオードＰＤの露光（蓄積）が行われる。露光期間は、例えば１６．６ｍ秒である。露光期間が終了すると、シフトレジスタ１２０は、ロー選択線を順次ハイに走査し、１ライン毎の画素を選択する。この画素の読出し期間は、約１０μ秒である。ＣＭＯＳイメージセンサによる信号を映像表示に用いる場合、この画素の読出しは、水平ブランキング期間中に行われる。
【００４６】
次に、タイミング発生回路１４０（図１を参照）は、シフトレジスタ１２０を介して、ゲート信号Ｒをリセット用トランジスタＭ２に供給し、これによりＦＤがリセットされる。タイミング発生回路１４０は、リセット信号を供給した後、ゲート信号Ｃｐおよびサンプルホールド信号ＳＨ１をハイにし、クランプトランジスタＭ７およびトランジスタＭ８がオンし、キャパシタＣ１をリセットする。次に、タイミング発生回路１４０は、低い電圧のゲート信号ＴＸをシフトレジスタ１２０を介して転送用トランジスタＭ１に供給することで、転送用トランジスタＭ１が第１の転送状態でオンし、フォトダイオードＰＤの電荷Ｑ１がＦＤに転送される。これにより、カラム信号線ＣＬｊのノードＮ２には、電荷Ｑ１に応じた電圧Ｖｓ１の信号が生成される。次に、タイミング発生回路１４０は、サンプルホールド信号ＳＨ１をハイにし、トランジスタＭ８をオンする。これにより、キャパシタＣ１には、第１の転送に応じた電荷Ｑ１（Ｑ１＝Ｃ１×Ｖｓ１）が蓄積される。
【００４７】
１回目の転送が終了すると、タイミング発生回路１４０は、シフトレジスタ１２０を介してゲート信号ＲをリセットトランジスタＭ２に供給し、該リセットトランジスタＭ２が再びオンする。これにより、ＦＤがリセットされる。そして、タイミング発生回路１４０は、クランプトランジスタＭ７およびサンプルホールドトランジスタＭ１０をオンさせ、これによりキャパシタＣ２がリセットされる。次に、タイミング発生回路１４０は、通常の電圧を有するゲート信号ＴＸをシフトレジスタ１２０を介して転送用トランジスタＭ１に供給し、これにより、転送用トランジスタＭ１が第２の転送状態でオンし、フォトダイオードＰＤの残りの電荷Ｑ２がＦＤに転送される。カラム信号線ＣＬｊのノードＮ２には、電荷Ｑ２に応じた電圧Ｖｓ２の信号が生成される。ゲート信号ＳＨ２によりトランジスタＭ１１がオンされると、キャパシタＣ２には、第２の転送に応じた電荷Ｑ２（Ｑ２＝Ｃ１×Ｖｓ２）が蓄積される。
【００４８】
タイミング発生回路１４０は、カラム信号線の数だけΦＣｏｌ信号をカラム出力回路１３０に供給することで、出力用トランジスタＭ９、Ｍ１１がオンし、２つのキャパシタＣ１に蓄積された電荷Ｑ１と電荷Ｑ２が合成され、次式に示すＶｏｕｔ信号として出力される。なお、Ｖｏｕｔ信号は、映像信号出力期間に出力される。
【００４９】
【数３】
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【００５０】
次に、本実施例におけるＦＤの容量ＣＦＤを低減する方法について説明する。図８は、４トランジスタ型の画素を模式的な示した平面図、図９は、図８のＡ−Ａ線断を含むＦＤの寄生容量を説明する図であり、図９（ａ）は、従来の構成を示し、図９（ｂ）は、本実施例の構成を示している。
【００５１】
図８において、実線で囲まれた領域は、拡散領域を示し、破線で囲まれた領域は、ポリシリコンによるゲート電極を示している。ＦＤの容量ＣＦＤは、転送用トランジスタＭ１とリセット用トランジスタＭ２の接続ノードＮ１に形成された寄生容量である。従来型のＣＭＯＳイメージセンサにおいて、ＦＤの寄生容量は、図９（ａ）に示すように、ノードＮ１（Ｎ+拡散領域）とソースフォロワトランジスタＭ３のゲートを接続する金属配線の配線容量ＣMETALと、ＦＤのＮ+拡散領域とＰウエル間のＦＤ接合容量ＣJCと、ソースフォロワトランジスタＭ３のゲート酸化膜による酸化膜容量ＣOXと、トランジスタのＬＤＤ(Lightly Doped Drain)構造によるゲート電極とソース・ドレイン領域とのオーバーラップ容量ＣOPとを含んでいる。
【００５２】
それぞれの寄生容量が全体に占める割合は、配線容量ＣMETALは約１８％、ＦＤ接合容量ＣJCは約８％、酸化膜容量ＣOXは約２２％、オーバーラップ容量ＣOPは５２％である。このことから、ＬＤＤ構造によるオーバーラップ容量ＣOPが全体の約半分を占めていることがわかる。そこで、本実施例では、ＬＤＤ構造によるオーバーラップ容量ＣOPを削減するため、ＬＤＤを形成するためのイオン注入を省略する。図９（ｂ）に示すように、トランジスタＭ１、Ｍ２、Ｍ３には、ポリシリコンゲートの側壁酸化物（サイドウォール）に整合されたＮ＋の拡散領域（ソース、ドレイン）が形成されているが、ポリシリコンゲートに整合されたＮ−の拡散領域は形成されていない。
【００５３】
図１０（ａ）は、従来のＬＤＤ構造のトランジスタのプロセスである。基板上にゲート酸化膜を形成し、次いで、ポリシリコンによりゲート電極を形成し、ポリシリコンゲートをマスクにイオン注入し、Ｎ−のＬＤＤ領域を形成する。次いで、ポリシリコンゲートの側壁にサイドウォールを形成し、ポリシリコンゲートおよびサイドウォールをマスクにＮ＋のアクティブ領域を形成する。これに対して、本実施例では、図１０（ｂ）に示すように、ＬＤＤのためのイオン注入をスキップすることで、ゲート電極にオーバーラップされるＮ−拡散領域の形成を省略している。
【００５４】
なお、上記例では、トランジスタＭ１、Ｍ２、Ｍ３のＬＤＤ構造をなくす例を示したが、ロー選択用トランジスタＭ４についてもＬＤＤ構造を形成しないようにしてもよい。また、画素以外のカラム出力回路やタイミング発生回路のトランジスタは、ＬＤＤ構造を用いることができる。
【００５５】
上記に示した実施例の画素は、４トランジスタ型を例示するものであるが、勿論それ以外の構成により画素を構成するものであってもよい。図１１（ａ）は、１画素当り２．５のトランジスタを要する回路例を示している。この例は、２つのフォトダイオードＰＤ１とＰＤ２がリセット用トランジスタ、ソースフォロワトランジスタ、およびロー選択トランジスタを共用するものである。図１１（ｂ）は、４トランジスタ型の画素から、ロー選択トランジスタを削除したものである。この場合、リセット用トランジスタＭ２は、電圧Ｖｒｓｔと電圧Ｖｌｏの２値に選択的に接続され、画素の選択を行わない場合には、ソースフォロワトランジスタＭ３のゲートに電圧Ｖｌｏが印加され、その行の画素が非選択となる。
【００５６】
さらに上記実施例では、ＦＤの容量をフォトダイオードの容量の約１／２とし、電荷を２回に分けて転送する例を示したが、ＦＤの容量とフォトダイオードの容量の比は、適宜変更することが可能であり、さらに、電荷を転送する回数も適宜変更することが可能である。例えば、ＦＤの容量をフォトダイオードの容量の約１／３とし、電荷を３回に分けて転送する構成としてもよく、更には、ＦＤの容量をフォトダイオードの容量の約１／４とし、電荷を４回に分けて転送する構成としてもよい。
【００５７】
以上、本発明の好ましい実施の形態について詳述したが、本発明に係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【産業上の利用可能性】
【００５８】
本発明に係る撮像装置は、ディジタルルカメラ、携帯電話、その他の撮像素子を要する電子機器において利用される。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施例に係るＣＭＯＳイメージセンサの概略構成を示すブロック図である。
【図２】本実施例のＣＭＯＳイメージセンサのコンセプトを示す図であり、図２（ａ）は光量１００％、図２（ｂ）は光量７０％、図２（ｃ）は光量４０％のときの例である。
【図３】本実施例によるフォトダイオードの画素の転送動作を模式的に示す図である。
【図４】本実施例のＣＭＯＳイメージセンサの好ましい第１の回路例を示す図である。
【図５】合成回路の好ましい動作例を示す図である。
【図６】本実施例のＣＭＯＳイメージセンサの好ましい第２の回路例を示す図である。
【図７】図６の回路例のタイミングチャートである。
【図８】本実施例の４トランジスタ型の画素の模式的な平面図である。
【図９】図８のＡ−Ａ線断面を含む断面図であり、図９（ａ）は、従来のＦＤの寄生容量を示す図、図９（ｂ）は、本実施例の寄生容量を示す図である。
【図１０】フローティングディフュージョンＦＤの容量の削減するプロセスを示す図である。
【図１１】画素の他の構成例を示す図であり、図１１（ａ）は、１画素当り２．５トランジスタで画素を要する回路例、図１１（ｂ）は、１画素当り３トランジスタを要する回路例を示す図である。
【図１２】従来の４トランジスタ型の画素の回路例を説明する図である。
【図１３】多段アンプ回路のノイズファクターＦを説明する図である。
【符号の説明】
【００６０】
１００：ＣＭＯＳイメージセンサ
１１０：アレイ
１２０：シフトレジスタ
１３０：カラム出力回路
１４０：タイミング発生器
２００：Ａ／Ｄコンバータ
２１０：合成回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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