(57)【要約】【課題】コレクタ耐圧の低下を防止し、コレクタ抵抗を低減させることが可能な半導体装置及びその製造方法を提供する。【解決手段】半絶縁性ＧａＡｓ基板１０１の第１領域上に形成されたＨＢＴと、半絶縁性ＧａＡｓ基板１０１の第２領域上に形成されたＨＦＥＴとを備え、ＨＢＴは、第１領域上に順次形成された、第１導電型のエミッタ層１０３、エミッタ層１０３よりバンドギャップの小さい第２導電型のベース層１０４、第１導電型又はノンドープのコレクタ層１０５、及びコレクタ層１０５より高不純物濃度の第１導電型のサブコレクタ層１０６を有し、ＨＦＥＴは、エミッタ層１０３の一部により構成された電子供給層１１０と、電子供給層１１０の下方に形成されたチャネル層１０２とを有する。【選択図】図１
2008300807.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の第１領域上に形成されたヘテロ接合バイポーラトランジスタと、
前記半導体基板の第２領域上に形成された電界効果トランジスタとを備え、
前記ヘテロ接合バイポーラトランジスタは、前記第１領域上に順次形成された、第１導電型のエミッタ層、第２導電型のベース層、第１導電型又はノンドープのコレクタ層、及び第１導電型のサブコレクタ層を有し、
前記ベース層は、前記エミッタ層よりバンドギャップが小さい層であり、
前記電界効果トランジスタは、前記エミッタ層の一部により構成された電子供給層と、前記電子供給層の下方に形成されたチャネル層とを有する
ことを特徴とする半導体装置。
【請求項２】
前記ヘテロ接合バイポーラトランジスタは、さらに、前記第１領域内に形成された第１導電型のエミッタ領域と、前記エミッタ領域と接するエミッタ電極と、前記ベース層と接するベース電極とを有し、
前記電界効果トランジスタは、さらに、前記第２領域内に形成された第１導電型のソース領域及びドレイン領域を有し、
前記エミッタ領域は、前記第１領域における前記ベース電極の下方に位置する部分以外の部分に形成される
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記チャネル層は、第１導電型のイオン種を注入して形成される
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記チャネル層は、第１導電型のイオン種が注入された層が形成された半導体層を前記半導体基板上にエピタキシャル成長させることにより形成される
ことを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記半導体装置は、さらに、前記第２領域のチャネル層を前記へテロ接合バイポーラトランジスタから電気的に分離する分離領域を備え、
前記分離領域は、前記チャネル層にイオン注入を行う、又はメサ分離領域を形成することにより形成される
ことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記電界効果トランジスタは、さらに、前記ソース領域と接するソース電極と、前記ドレイン領域と接するドレイン電極とを有し、
前記ソース電極、前記ドレイン電極及び前記エミッタ電極は、同じ材料により構成される
ことを特徴とする請求項２〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記エミッタ電極、前記ソース電極及び前記ドレイン電極は、前記エミッタ層及び前記電子供給層の上に前記材料を形成した後、前記材料を熱拡散させることにより形成される
ことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記電界効果トランジスタは、さらに、ゲート電極を有し、
前記ベース電極及び前記ゲート電極は、同じ材料により構成される
ことを特徴とする請求項２〜７のいずれか１項に記載の半導体装置。
【請求項９】
前記ゲート電極は、前記電子供給層の上に形成される
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記電界効果トランジスタは、さらに、ゲート電極を有し、
前記ゲート電極は、前記ベース層の一部と、前記ベース電極を構成する材料と同一の材料とから構成され、前記電子供給層の上に形成される
ことを特徴とする請求項２〜７のいずれか１項に記載の半導体装置。
【請求項１１】
前記半導体基板は、ＧａＡｓから構成され、
前記エミッタ層は、ＩｎＧａＰから構成される
ことを特徴とする請求項１〜１０のいずれか１項に記載の半導体装置。
【請求項１２】
前記ベース電極及び前記ゲート電極を構成する材料は、Ｐｔを含む単層膜又は積層膜である
ことを特徴とする請求項８又は９に記載の半導体装置。
【請求項１３】
半導体基板上に第１導電型のイオン種が注入された層が形成された半導体層をエピタキシャル成長させ、チャネル層を形成する第１成長工程と、
前記半導体基板に第１導電型のイオン種を注入する注入工程と、
前記半導体基板におけるイオン注入された部分をアニールで活性化して第１導電型のソース領域、ドレイン領域及びエミッタ領域を形成する活性化工程と、
前記チャネル層上に第１導電型のエミッタ層、前記エミッタ層よりバンドギャップの小さい第２導電型のベース層、及び第１導電型又はノンドープのコレクタ層を順次エピタキシャル成長させる第２成長工程とを含む
ことを特徴とする半導体装置の製造方法。
【請求項１４】
前記第１成長工程では、δドープ層が形成されたＩｎＧａＡｓ層をエピタキシャル成長させ、
前記注入工程では、前記半導体基板にＳｉイオン、Ｔｅイオン又はＳｅイオンを注入し、
前記第２成長工程では、ｎ型のＩｎＧａＰから成るエミッタ層、ｐ型のＧａＡｓから成るベース層、ｎ型又はノンドープのコレクタ層、及び前記コレクタ層より高不純物濃度のｎ型のサブコレクタ層を順次エピタキシャル成長させ、
前記半導体装置の製造方法は、さらに、
前記コレクタ層、前記サブコレクタ層及び前記ベース層の一部を除去し、前記ベース層及び前記エミッタ層の表面を露出させる露出工程と、
前記ソース領域と接するソース電極と、前記ドレイン領域と接するドレイン電極と、前記エミッタ領域と接するエミッタ電極とを形成する第１電極形成工程と、
前記ベース層と接するベース電極を形成し、前記エミッタ層における前記ソース領域と前記ドレイン領域との間に位置する部分の上にゲート電極を形成する第２電極形成工程とを含む
ことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１電極形成工程では、ＡｕＧｅ／Ａｕ系の金属を前記エミッタ層上に形成した後、前記金属が前記エミッタ領域、前記ソース領域及び前記ドレイン領域とオーミック接触するように、前記エミッタ層の上から前記金属を熱拡散させて前記エミッタ電極、前記ソース電極及び前記ドレイン電極を同時に形成する
ことを特徴とする請求項１４に記載の半導体装置の製造方法。
【請求項１６】
前記第２電極形成工程では、前記Ｐｔの単層膜又は積層膜から構成される前記ベース電極及び前記ゲート電極を同時に形成する
ことを特徴とする請求項１４又は１５に記載の半導体装置の製造方法。
【請求項１７】
前記露出工程では、前記ベース層における前記ソース領域と前記ドレイン領域との間に位置する部分が残るように前記ベース層の一部を除去し、
前記第２電極形成工程では、前記ソース領域と前記ドレイン領域との間に位置するベース層の上にＰｔの単層膜又は積層膜から構成されるゲート電極を形成する
ことを特徴とする請求項１４〜１６のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波用半導体素子として使用するＨＢＴ及びＨＦＥＴの集積回路（Ｂｉ−ＨＦＥＴ）及びその製造方法に関するものである。
【背景技術】
【０００２】
エミッタにバンドギャップの大きな半導体を用いたヘテロ接合バイポーラトランジスタ（Heterojunction Bipolar Transistor：ＨＢＴ）は携帯電話機などに用いる高周波アナログ素子として実用化されている。特にエミッタにＩｎＧａＰを用いたＩｎＧａＰ／ＧａＡｓＨＢＴは、温度依存性が小さく、高信頼性のデバイスとして使用方法は今後ますます多岐にわたっていくと予想される。
【０００３】
ＨＢＴは大別すると、エミッタアップ型とコレクタアップ型とがある。一般にはエミッタアップ型が加工性に優れているため、現在は主にエミッタアップ型が量産化されている。コレクタアップ型はベース・コレクタ間容量（Ｃｂｃ）を小さくすることができるなど、特性上優位であるが、ベース電極下のエミッタ層を絶縁化する必要があるなど、製造プロセスが複雑なため、実用化には至っていない。
【０００４】
また最近では、ＨＢＴで構成するパワーアンプ（ＰＡ）をヘテロ接合電界効果トランジスタ（ＨＦＥＴ）で構成するスイッチ素子（ＳＷ）で制御するなど、ＨＢＴとＨＦＥＴとを混載する集積回路の研究・開発が進められている。そのため、ＨＢＴとＨＦＥＴとを同一基板上に形成するようなＢｉ−ＨＦＥＴプロセス技術が注目されている。
【０００５】
ＨＢＴとＨＦＥＴとを同一基板上に形成するＢｉ−ＨＦＥＴの従来の技術として、例えば特許文献１に記載の技術がある。以下で、図を用いて、この従来の技術について説明する。
【０００６】
図４は従来の半導体装置の構造を示す断面図である。
【０００７】
この半導体装置は、ＨＢＴが形成される領域（ＨＢＴ領域）とＨＦＥＴが形成される領域（ＨＦＥＴ領域）とを有する。
【０００８】
まず、ＨＢＴ領域においては、半絶縁性ＧａＡｓ基板５００上に、ｎ−ＧａＡｓエミッタキャップ層５０１、ｎ−ＡｌＧａＡｓエミッタ層５０２、ｐ−ＧａＡｓベース層５０３、ノンドープＧａＡｓコレクタ層５０４ａ、コレクタ層５０４ａよりもバンドギャップの大きいｎ−ＡｌＧａＡｓサブコレクタ層５０５ａ、及びｎ−ＩｎＧａＡｓコレクタキャップ層５０６が順次積層される。
【０００９】
一方、ＨＦＥＴ領域では、半絶縁性ＧａＡｓ基板５００上に、エミッタキャップ層５０１、エミッタ層５０２、及びベース層５０３が順次積層される。さらに、コレクタ層５０４ａと離間して位置し、コレクタ層５０４ａと同一材料からなり、チャネル層５０４ｂが形成されたノンドープＧａＡｓコレクタ層５０４ｃと、サブコレクタ層５０５ａと離間して位置し、サブコレクタ層５０５ａと同一材料からなる電子供給層５０５ｂと、コレクタキャップ層５０６とが順次積層される。
【００１０】
上記構造を有する半導体装置の製造方法は、コレクタキャップ層５０６を所定の形状にエッチングしてｎ−ＡｌＧａＡｓ層表面を露出させる工程を含む。また、ｎ−ＡｌＧａＡｓ層及びノンドープＧａＡｓ層を所定の形状にエッチングして、サブコレクタ層５０５ａを形成すると共にサブコレクタ層５０５ａと離間した電子供給層５０５ｂを形成し、かつコレクタ層５０４ａを形成すると共にコレクタ層５０４ａと離間したコレクタ層５０４ｃを形成し、更にベース層５０３表面を露出させる工程を含む。また、ベース層５０３及びエミッタ層５０２を所定の形状にエッチングする工程を含む。
【００１１】
ＨＢＴ領域において、コレクタキャップ層５０６、ベース層５０３、及びエミッタキャップ層５０１上には、それぞれコレクタ電極５１１、ベース電極５１２、及びエミッタ電極５１３が形成されている。一方、ＨＦＥＴ領域において、コレクタキャップ層５０６上にはソース電極５１４、及びドレイン電極５１６が形成されており、電子供給層５０５ｂ上にはゲート電極５１５が形成されている。
【特許文献１】特開平６−２０９０７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、この従来の半導体装置では、以下に示すようないくつかの問題がある。
【００１３】
すなわち、ＨＢＴ領域において、ベース電極の下方に活性化したエミッタキャップ層が存在するため、トランジスタのベースに順バイアスを印加したときに、エミッタからベースに電流が流れるため電流増幅率（ｈｆｅ）が低下し、バイポーラトランジスタとしての特性が低下する。
【００１４】
また、コレクタ層中に高不純物濃度にドープされたチャネル層が形成されるため、ＨＢＴ領域において、電界集中が発生し、コレクタ耐圧が低下する。特に活性層（例えば、図４のチャネル層５０４ｂ）にＩｎＧａＡｓなどのバンドギャップの小さい材料を用いる場合、より電界集中によるブレークダウンを起こしやすくなる。
【００１５】
さらに、ＨＢＴ領域において、ＨＢＴのコレクタ抵抗を低減させるためｎ−ＡｌＧａＡｓサブコレクタ層の不純物濃度を十分高くする必要がある。しかし、この場合には、電子供給層がサブコレクタ層と同一材料からなるため、電子供給層の不純物濃度が高くなり、ＨＦＥＴのゲート・ドレイン耐圧が低下してしまう。逆にサブコレクタ層を低不純物濃度にするとＨＢＴのコレクタ抵抗が悪化してしまう。
【００１６】
そこで、本発明は、かかる問題点に鑑み、コレクタ耐圧の低下を防止し、コレクタ抵抗を低減させることが可能な半導体装置及びその製造方法を提供することを第１の目的とする。
【００１７】
また、ｈｆｅの高い半導体装置及びその製造方法を提供することを第２の目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成するために、本発明による半導体装置は、半導体基板の第１領域上に形成されたヘテロ接合バイポーラトランジスタと、前記半導体基板の第２領域上に形成された電界効果トランジスタとを備え、前記ヘテロ接合バイポーラトランジスタは、前記第１領域上に順次形成された、第１導電型のエミッタ層、第２導電型のベース層、第１導電型又はノンドープのコレクタ層、及び第１導電型のサブコレクタ層を有し、前記ベース層は、前記エミッタ層よりバンドギャップが小さい層であり、前記電界効果トランジスタは、前記エミッタ層の一部により構成された電子供給層と、前記電子供給層の下方に形成されたチャネル層とを有することを特徴とする。
【００１９】
これにより、従来の半導体装置と異なり電界効果トランジスタのチャネル層は電子供給層の下方、つまりエミッタ層の下方に形成されるため、コレクタ層中にチャネル層が形成されない。従って、ヘテロ接合バイポーラトランジスタにおいて、電界集中が発生せず、コレクタ耐圧の低下を防止することができる。
【００２０】
また、従来の半導体装置のように電子供給層がサブコレクタ層の一部により構成されるのではなく、エミッタ層の一部により構成される。従って、電子供給層のドーピング量を低くすることにより、電界効果トランジスタのゲート・ドレイン耐圧を高くすることができ、かつサブコレクタ層の不純物濃度を十分高くしてヘテロ接合バイポーラトランジスタのコレクタ抵抗を低減させることができる。
【００２１】
また、高周波特性に優れたコレクタアップ型のヘテロ接合バイポーラトランジスタと、同じく高周波特性に優れたヘテロ接合型電界効果トランジスタとを同一基板上に形成することが可能である。
【００２２】
また、前記ヘテロ接合バイポーラトランジスタは、さらに、前記第１領域内に形成された第１導電型のエミッタ領域と、前記エミッタ領域と接するエミッタ電極と、前記ベース層と接するベース電極とを有し、前記電界効果トランジスタは、さらに、前記第２領域内に形成された第１導電型のソース領域及びドレイン領域を有し、前記エミッタ領域は、前記第１領域における前記ベース電極の下方に位置する部分以外の部分に形成されてもよい。
【００２３】
これにより、半導体基板のベース電極下方に位置する部分にはエミッタ領域が形成されず、その部分はイオン注入がされていないので空乏化されている。従って、ベースからエミッタへのホールの注入を防ぐことができ、ｈｆｅの高い高性能のヘテロ接合バイポーラトランジスタを実現することができる。
【００２４】
また、前記電界効果トランジスタは、さらに、前記ソース領域と接するソース電極と、前記ドレイン領域と接するドレイン電極とを有し、前記ソース電極、前記ドレイン電極及び前記エミッタ電極は、同じ材料により構成されてもよい。
【００２５】
これにより、エミッタ電極、ソース電極及びドレイン電極を同時形成することが可能であり、新たな工程を追加する必要がない。従って、プロセスコストを低減することが可能である。
【００２６】
また、前記エミッタ電極、前記ソース電極及び前記ドレイン電極は、前記エミッタ層及び前記電子供給層の上に前記材料を形成した後、前記材料を熱拡散させることにより形成されてもよい。
【００２７】
これにより、エミッタ層をエッチングする工程を簡略することが可能であり、よりプロセスコストを低減することが可能である。
【００２８】
また、前記電界効果トランジスタは、さらに、ゲート電極を有し、前記ベース電極及び前記ゲート電極は、同じ材料により構成されてもよい。また、前記ゲート電極は、前記電子供給層の上に形成されてもよい。
【００２９】
これにより、ベース電極及びゲート電極を同時形成することが可能であり、新たな工程を追加する必要がない。従って、プロセスコストを低減することが可能である。
【００３０】
また、前記電界効果トランジスタは、さらに、ゲート電極を有し、前記ゲート電極は、前記ベース層の一部と、前記ベース電極を構成する材料と同一の材料とから構成され、前記電子供給層の上に形成されてもよい。
【００３１】
これにより、ｐ−ｎ接合ゲートを有するＨＦＥＴを形成することができ、電流駆動能力の高い、エンハンスモードのＨＦＥＴ（Ｅ−ＨＦＥＴ）を形成することができる。
【００３２】
また、本発明は、半導体基板上に第１導電型のイオン種が注入された層が形成された半導体層をエピタキシャル成長させ、チャネル層を形成する第１成長工程と、前記半導体基板に第１導電型のイオン種を注入する注入工程と、前記半導体基板におけるイオン注入された部分をアニールで活性化して第１導電型のソース領域、ドレイン領域及びエミッタ領域を形成する活性化工程と、前記チャネル層上に第１導電型のエミッタ層、前記エミッタ層よりバンドギャップの小さい第２導電型のベース層、及び第１導電型又はノンドープのコレクタ層を順次エピタキシャル成長させる第２成長工程とを含むことを特徴とする半導体装置の製造方法とすることもできる。
【００３３】
これにより、コレクタ耐圧の低下を防止し、コレクタ抵抗を低減させることが可能な半導体装置の製造方法を実現できる。
【００３４】
ここで、前記第１電極形成工程では、ＡｕＧｅ／Ａｕ系の金属を前記エミッタ層上に形成した後、前記金属が前記エミッタ領域、前記ソース領域及び前記ドレイン領域とオーミック接触するように、前記エミッタ層の上から前記金属を熱拡散させて前記エミッタ電極、前記ソース電極及び前記ドレイン電極を同時に形成してもよい。
【００３５】
これにより、エミッタ電極、ソース電極及びドレイン電極を同時形成することが可能であり、新たな工程を追加する必要がなく、プロセスコストを低減することが可能である。
【００３６】
また、前記第２電極形成工程では、前記Ｐｔの単層膜又は積層膜から構成される前記ベース電極及び前記ゲート電極を同時に形成してもよい。
【００３７】
これにより、ベース電極及びゲート電極を同時形成することが可能であり、新たな工程を追加する必要がなく、プロセスコストを低減することが可能である。
【００３８】
また、前記露出工程では、前記ベース層における前記ソース領域と前記ドレイン領域との間に位置する部分が残るように前記ベース層の一部を除去し、前記第２電極形成工程では、前記ソース領域と前記ドレイン領域との間に位置するベース層の上にＰｔの単層膜又は積層膜から構成されるゲート電極を形成してもよい。
【００３９】
これにより、Ｅ−ＦＥＴを有する半導体装置の製造方法を実現することができる。
【発明の効果】
【００４０】
本発明によれば、コレクタ耐圧の低下を防止し、コレクタ抵抗を低減させることが可能なＢｉ−ＨＦＥＴを作成することが可能である。また、ｈｆｅの高いＢｉ−ＨＦＥＴを作成することが可能である。
【００４１】
また、従来のＧａＡｓプロセスを使い、またほとんど新しい工程を追加することなく、同一基板上に高性能なコレクタアップ型のＨＢＴと、デプレーションモード、エンハンスモードなどの２種類のＶｔを持つＨＦＥＴとを形成することが可能である。
【００４２】
また、本発明によれば、従来のＢｉ−ＨＥＭＴ構造に対し、高周波特性に優れ、加工性に優れたＢｉ−ＨＦＥＴを作成することが可能である。
【発明を実施するための最良の形態】
【００４３】
本発明の実施の形態におけるＨＢＴ及びＨＦＥＴの集積回路（Ｂｉ−ＨＦＥＴ）及びその製造方法について、図面を参照しながら説明する。
【００４４】
（第１の実施の形態）
図１（ａ）は本発明の第１の実施の形態に係るＨＢＴ及びＨＦＥＴの集積回路の構造を示す上面図である。また、図１（ｂ）は同集積回路の構造を示す断面図（図１（ａ）のＡ−Ａ’線における断面図）である。
【００４５】
この集積回路は、コレクタアップ型のＨＢＴとして動作する領域（ＨＢＴ領域）８００とＨＦＥＴとして動作する領域（ＨＦＥＴ領域）９００とを有する。
【００４６】
半絶縁性ＧａＡｓ基板１０１のＨＢＴが形成される第１領域上には、第１導電型のチャネル層１０２と、第１導電型のエミッタ層１０３と、エミッタ層１０３よりバンドギャップの小さい第２導電性のベース層１０４と、第１導電型で低不純物濃度又はノンドープのコレクタ層１０５、第１導電型でコレクタ層１０５より高不純物濃度にドープされたサブコレクタ層１０６と、コレクタ電極３０３が形成されるコレクタキャップ層１０７とが順次形成されている。なお、ｎ型は、本発明の第１の導電型の一例であり、ｐ型は本発明の第２の導電型の一例である。
【００４７】
具体的に第１領域上には、ｎ型の均一ドープ層又はδドープ層が形成されたＩｎＧａＡｓからなるチャネル層１０２がエピタキシャル成長により形成されている。また、チャネル層１０２上には、厚さ３０ｎｍの１×１０17ｃｍ-3にｎ型にドープされたＩｎＧａＰから成るエミッタ層１０３と、厚さ１００ｎｍの４×１０19ｃｍ-3にｐ型にドープされたＧａＡｓから成るベース層１０４と、厚さ６００ｎｍの１×１０16ｃｍ-3にｎ型にドープされたＧａＡｓから成るコレクタ層１０５と、厚さ３０ｎｍの５×１０18ｃｍ-3にｎ型にドープされたＧａＡｓから成るサブコレクタ層１０６と、厚さ５０ｎｍの１×１０18ｃｍ-3以上にｎ型にドープされたＩｎＧａＡｓからなるコレクタキャップ層１０７とが順次積層されている。
【００４８】
ＨＢＴ領域８００においては、コレクタキャップ層１０７、サブコレクタ層１０６及びコレクタ層１０５はエッチングによりメサ形状に加工され、コレクタ領域８０１を形成している。ベース層１０４はエッチングによりメサ形状に加工され、ベース領域８０２を形成している。エミッタ層１０３及びエミッタコンタクト領域１０８は、エミッタ領域８０３を形成している。エミッタコンタクト領域１０８は、半絶縁性ＧａＡｓ基板１０１にたとえばＳｅイオンを注入し、その一部をｎ型に活性化することにより形成される。エミッタコンタクト領域１０８には、エミッタ層１０３上からＡｕＧｅ／Ｎｉ／Ａｕを熱拡散してエミッタコンタクト領域１０８と接するエミッタ電極３０１が形成されており、ベース層１０４上には、ノンアロイのＰｔ／Ｔｉ／Ｐｔ／Ａｕでベース層１０４と接するベース電極３０２が形成されている。コレクタ領域８０１にあるコレクタキャップ層１０７上には、例えばＷＳｉでコレクタキャップ層１０７と接するコレクタ電極３０３が形成されている。エミッタコンタクト領域１０８は、半絶縁性ＧａＡｓ基板１０１の第１領域におけるベース電極３０２の下方に位置する部分以外の部分に形成されている。なお、エミッタコンタクト領域１０８は、本発明のエミッタ領域の一例である。
【００４９】
一方、半絶縁性ＧａＡｓ基板１０１のＨＦＥＴが形成される第２領域上には、第１導電型のチャネル層１０２と、第１導電型の電子供給層１１０とが順次形成されている。
【００５０】
具体的に第２領域上には、ｎ型の均一ドープ層又はδドープ層が形成されたＩｎＧａＡｓからなるチャネル層１０２がエピタキシャル成長により形成されている。また、チャネル層１０２上には、エミッタ層１０３の一部により構成されたｎ型の電子供給層１１０が積層されている。
【００５１】
ＨＦＥＴ領域９００においては、コレクタキャップ層１０７、サブコレクタ層１０６、コレクタ層１０５及びベース層１０４が除去され、エミッタ層１０３と同一材料からなる電子供給層１１０と、電子供給層１１０の下に位置するチャネル層１０２とが形成されており、電子供給層１１０の上にゲート電極３０６が形成されている。半絶縁性ＧａＡｓ基板１０１に例えばＳｅイオンが注入され、その一部がｎ型に活性化されてソース領域９０１及びドレイン領域９０２が形成されている。エミッタ層１０３上からＡｕＧｅ／Ｎｉ／Ａｕを熱拡散してソース領域９０１とオーミック接触するソース電極３０４、及びドレイン領域９０２とオーミック接触するドレイン電極３０５が形成されている。ゲート電極３０６は、ソース領域９０１とドレイン領域９０２との間に位置する。ゲート電極３０６は、電子供給層１１０であるＩｎＧａＰ層にＰｔ／Ｔｉ／Ｐｔ／Ａｕをショットキー接触させて形成される。
【００５２】
図示していないが、前述した各電極上には、層間膜が形成され、更に層間膜にはコンタクトホールが形成されており、そこから電極を引き出すための配線が形成されている。
【００５３】
ＨＢＴ領域８００とＨＦＥＴ領域９００との間の領域には、Ｈｅなどのイオン注入によって素子分離領域６００が形成されている。この素子分離領域６００により、ＨＢＴ及びＨＦＥは電気的に素子間分離されており、互いに電気的な影響は排除されている。例えば、チャネル層１０２をＨＢＴから電気的に分離している。なお、素子分離領域６００は、ＨＢＴ領域８００とＨＦＥＴ領域９００との間にイオン注入がされた領域を形成するのではなく、メサ分離領域を形成することにより形成されてもよい。
【００５４】
以上の構成により、高周波特性に優れたコレクタアップ型のＨＢＴと、同じく高周波特性に優れたヘテロ接合型電界効果トランジスタとを同一基板上に形成することが可能である。
【００５５】
以上のように本実施の形態の集積回路によれば、従来の半導体装置と異なり、ＨＦＥＴのチャネル層は電子供給層の下方、つまりエミッタ層の下方に形成されるため、コレクタ層中にチャネル層が形成されない。従って、ＨＢＴ領域において、電界集中が発生せず、コレクタ耐圧の低下を防止することができる。
【００５６】
また、本実施の形態の集積回路によれば、同一基板上にＨＢＴとＨＦＥＴとが形成された構造において、ベース層におけるベース電極が形成された部分の下方にはイオン注入された部分が形成されず、空乏化されている。従って、ベースからエミッタへのホールの注入を防ぐことができるので、ｈｆｅの高い高性能のＨＢＴを実現できる。
【００５７】
また、本実施の形態に係る集積回路によれば、従来の半導体装置のように電子供給層がサブコレクタ層の一部により構成されるのではなく、エミッタ層の一部により構成される。従って、電子供給層のドーピング量を、１×１０18ｃｍ-3未満にすることにより、ＨＦＥＴのゲート・ドレイン耐圧を高くすることができ、かつサブコレクタ層の不純物濃度を十分高くしてコレクタ抵抗を低減させることができる。
【００５８】
また、本実施の形態に係る集積回路によれば、ＨＢＴ及びＨＦＥＴは、イオン注入分離またはメサ分離により電気的に分離されている。このとき、ＨＢＴ及びＨＦＥＴの間には薄いチャネル層しか存在しないので、低加速電圧の注入分離か、浅いメサ分離で簡単に素子間を分離することが可能である。
【００５９】
次に、図２を用いて、上記構成を有する集積回路の製造方法について詳細に説明する。図２は、同集積回路の製造方法の工程順を説明するための断面図である。
【００６０】
まず、半絶縁性ＧａＡｓ基板１０１上に、ｎ型の均一ドープ層又はδドープ層が形成されたＩｎＧａＡｓからなるチャネル層１０２をエピタキシャル成長により形成する（図２（ａ）及び（ｂ））。
【００６１】
次に、半絶縁性ＧａＡｓ基板１０１のエミッタコンタクト領域１０８、ソース領域９０１及びドレイン領域９０２が形成される所定の領域に対し、たとえばＳｉイオン、Ｔｅイオン又はＳｅイオンなどのｎ型キャリアとして機能するｎ型のイオン種の注入を行う。例えば、加速電圧は３０ｋｅＶ、ドーズ量は１Ｅ１４ｃｍ-3でイオン注入が行われる。
【００６２】
次に、イオンが注入された領域を熱処理（アニール）により活性化させ、エミッタコンタクト領域１０８、ソース領域９０１及びドレイン領域９０２を形成する（図２（ｃ））。本実施の形態の集積回路の製造方法では、ランプアニールを用いた急速急冷プロセスで熱処理を行うため、チャネル層１０２であるＩｎＧａＡｓ層の結晶性はほとんど劣化しない。
【００６３】
次に、半絶縁性ＧａＡｓ基板１０１上に、厚さ３０ｎｍの１×１０17ｃｍ-3にｎ型にドープされたＩｎＧａＰから成るエミッタ層１０３と、厚さ１００ｎｍの４×１０19ｃｍ-3にｐ型にドープされたＧａＡｓから成るベース層１０４と、厚さ６００ｎｍの１×１０16ｃｍ-3にｎ型にドープされた又はノンドープのＧａＡｓから成るコレクタ層１０５と、厚さ３０ｎｍの５×１０18ｃｍ-3の高不純物濃度にｎ型にドープされたＧａＡｓから成るサブコレクタ層１０６と、厚さ５０ｎｍの１×１０18ｃｍ-3以上にｎ型にドープされたＩｎＧａＡｓからなるコレクタキャップ層１０７とをエピタキシャル成長により順次積層する。その後、コレクタキャップ層１０７上にＷＳｉをスパッタリングしてコレクタ電極３０３を形成する（図２（ｄ））。
【００６４】
次に、フォトレジストを形成し、コレクタ電極３０３、コレクタキャップ層１０７、サブコレクタ層１０６及びコレクタ層１０５を所定の形状になるようにベース層１０４が表面に露出するまでエッチング除去し、コレクタ電極３０３とコレクタ領域８０１とを形成する（図２（ｅ））。
【００６５】
次に、ベース層１０４を所定の形状になるようエミッタ層１０３が表面に露出するまでエッチング除去し、ベース領域８０２を形成する。このベース層１０４のエッチングでは、エッチング方法としてウェットエッチングが採用され、エッチャントとしては燐酸系のものが使用される。従って、ベース層１０４とエミッタ層１０３であるＩｎＧａＰ層との間で高い選択比が得られ、高い加工再現性を得ることができる（図２（ｆ））。
【００６６】
次に、エミッタ層１０３であるＩｎＧａＰ層におけるエミッタコンタクト領域１０８、ソース領域９０１及びドレイン領域９０２が形成された部分上に、リフトオフ法によりＡｕＧｅ／Ｎｉ／Ａｕメタルを蒸着形成し、エミッタ電極３０１、ソース電極３０４及びドレイン電極３０５を形成する。その後、熱処理を行い、エミッタ層１０３上のＡｕＧｅ／Ｎｉ／Ａｕメタルを熱拡散させ、各電極とイオン注入後に活性化された半絶縁性ＧａＡｓ基板１０１の所定の領域、つまりエミッタコンタクト領域１０８、ソース領域９０１及びドレイン領域９０２とのオーミックコンタクトを形成する（図２（ｇ））。このとき、ソース電極３０４及びドレイン電極３０５で挟み込まれたエミッタ層１０３であるＩｎＧａＰ層が電子供給層１１０となる。この工程により、同じ材料により構成されるエミッタ電極３０１、ソース電極３０４及びドレイン電極３０５は同時に形成される。
【００６７】
次に、フォトレジストを形成し、ベース領域８０２で表面に露出しているベース層１０４と、電子供給層１１０であるＩｎＧａＰ層におけるソース領域９０１とドレイン領域９０２との間のゲート電極３０６が形成される部分との上に、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ＝３０ｎｍ／５０ｎｍ／５０ｎｍ／１００ｎｍの積層膜を蒸着リフトオフ法により形成し、ベース電極３０２及びゲート電極３０６を形成する（図２（ｈ））。Ｐｔはベース層１０４を構成するｐ−ＧａＡｓに対してはノンアロイでオーミック接触し、また電子供給層１１０を構成するｎ−ＩｎＧａＰに対してはショットキー接触するため、この工程により、同じ材料により構成されるベース電極３０２とゲート電極３０６とを同時形成することが可能である。これは、ベース電極３０２及びゲート電極３０６がＰｔやＰｄを含む電極構造であれば、ベース層１０４に対してはオーミック接触となり、電子供給層１１０に対してはショットキー接触になるためである。従って、ベース電極３０２及びゲート電極３０６を構成する材料は、ＰｔやＰｄの単層膜又は積層膜であればＰｔ／Ｔｉ／Ｐｔ／Ａｕに限られない。
【００６８】
次に、フォトレジストを形成し、エミッタ層１０３及び半絶縁性ＧａＡｓ基板１０１におけるＨＢＴ領域８００及びＨＦＥＴ領域９００以外の部分に対してＨｅイオン注入を行い、素子分離領域６００を形成し、電気的に素子間分離を行う（図２（ｉ））。
【００６９】
以降の工程は一般的な方法なので詳述は省略するが、各トランジスタを覆うように層間膜としてＳｉＮ膜を形成する工程と、ＳｉＮ膜における各電極が形成された部分を開口する工程と、ＳｉＮ膜の開口部に各電極を引き出すための配線を形成する工程とを経ることにより、半絶縁性のＧａＡｓ基板上に、高周波特性に優れたコレクタアップ型のＨＢＴと、同じく高周波特性に優れたＨＦＥＴとを同時に形成することが可能である。
【００７０】
以上のように本実施の形態の集積回路の製造方法によれば、エミッタコンタクト領域、ソース領域及びドレイン領域は同様のイオン注入プロセスと熱処理プロセスとを行うことにより、同時に形成することが可能なので、新たな工程を追加する必要がなく、プロセスコストを低減することが可能である。
【００７１】
また、本実施の形態に係る集積回路の製造方法によれば、エミッタ電極、ソース電極及びドレイン電極は、エミッタ層上にＡｕＧｅ／Ｎｉ／Ａｕを蒸着リフトオフ法により形成し、熱処理を行うことにより同時形成することが可能なので、新たな工程を追加する必要がなく、プロセスコストを低減することが可能である。
【００７２】
また、本実施の形態に係る集積回路の製造方法によれば、エミッタ電極、ソース電極、及びドレイン電極は、エミッタ層上から金属を熱拡散させて形成される。エミッタ層を残した状態で熱拡散により電極を形成する場合、エミッタ層をエッチングする工程を簡略することが可能であり、よりプロセスコストを低減することが可能である。
【００７３】
なお、本実施の形態に係る集積回路の製造方法において、エミッタ電極、ソース電極、及びドレイン電極は、エミッタ層上から金属を熱拡散させて形成するとした。しかし、エミッタ層１０３の各電極が形成される部分をエッチング除去し、その除去した部分に各電極を形成しても良い。
【００７４】
（第２の実施の形態）
次に、図３を用いて、本発明の第２の実施の形態に係るＨＢＴ及びＨＦＥＴの集積回路の製造方法について詳細に説明する。図３は、同集積回路の製造方法の工程順を説明するための断面図である。
【００７５】
まず、半絶縁性ＧａＡｓ基板１０１上に、ｎ型の均一ドープ層又はδドープ層が形成されたＩｎＧａＡｓからなるチャネル層１０２をエピタキシャル成長により形成する（図３（ａ）及び（ｂ））。
【００７６】
次に、半絶縁性ＧａＡｓ基板１０１のエミッタコンタクト領域１０８、ソース領域９０１及びドレイン領域９０２が形成される所定の領域に対し、例えばＳｅイオンなどのｎ型キャリアとして機能するイオン種の注入を行う。例えば、加速電圧は３０ｋｅＶ、ドーズ量は１×１０14ｃｍ-3でイオン注入が行われる。
【００７７】
次に、イオンが注入された部分を熱処理により活性化させ、エミッタコンタクト領域１０８、ソース領域９０１及びドレイン領域９０２を形成する（図２（ｃ））。本実施の形態の集積回路の製造方法では、ランプアニールを用いた急速急冷プロセスで熱処理を行うため、チャネル層１０２であるＩｎＧａＡｓ層の結晶性はほとんど劣化しない。
【００７８】
次に、半絶縁性ＧａＡｓ基板１０１上に、厚さ３０ｎｍの１×１０17ｃｍ-3にｎ型にドープされたＩｎＧａＰから成るエミッタ層１０３と、厚さ１００ｎｍの４×１０19ｃｍ-3にｐ型にドープされたＧａＡｓから成るベース層１０４と、厚さ６００ｎｍの１×１０16ｃｍ-3にｎ型にドープされた又はノンドープのＧａＡｓから成るコレクタ層１０５と、厚さ３０ｎｍの５×１０18ｃｍ-3の高不純物濃度にｎ型にドープされたＧａＡｓから成るサブコレクタ層１０６と、厚さ５０ｎｍの１×１０18ｃｍ-3以上にｎ型にドープされたＩｎＧａＡｓからなるコレクタキャップ層１０７とをエピタキシャル成長により順次積層する。その後、コレクタキャップ層１０７上にＷＳｉをスパッタリングしてコレクタ電極３０３を形成する（図３（ｄ））。
【００７９】
次に、フォトレジストを形成し、コレクタ電極３０３、コレクタキャップ層１０７、サブコレクタ層１０６及びコレクタ層１０５を所定の形状になるようにベース層１０４が表面に露出するまでエッチング除去し、コレクタ電極３０３とコレクタ領域８０１とを形成する（図３（ｅ））。
【００８０】
次に、ベース層１０４を所定の形状になるようエミッタ層１０３が表面に露出するまでエッチング除去し、ベース領域８０２を形成する。このとき、ベース層１０４におけるソース領域９０１とドレイン領域９０２との間に位置する部分、つまりゲート電極３０６が形成される電子供給層１１０上に位置する部分が残るようにベース層１０４の一部をエッチング除去する。このベース層１０４のエッチングでは、エッチング方法としてウェットエッチングが採用され、エッチャントとしては燐酸系のものが使用される。従って、ベース層１０４とエミッタ層１０３であるＩｎＧａＰ層との間で高い選択比が得られ、高い加工再現性を得ることができる（図３（ｆ））。
【００８１】
次に、エミッタ層１０３であるＩｎＧａＰ層におけるエミッタコンタクト領域１０８、ソース領域９０１及びドレイン領域９０２が形成された部分上に、リフトオフ法によりＡｕＧｅ／Ｎｉ／Ａｕメタルを蒸着形成し、エミッタ電極３０１、ソース電極３０４及びドレイン電極３０５を形成する。その後、熱処理を行い、エミッタ層１０３上のＡｕＧｅ／Ｎｉ／Ａｕメタルを熱拡散させ、各電極とイオン注入後に活性化された半絶縁性ＧａＡｓ基板１０１の所定の領域、つまりエミッタコンタクト領域１０８、ソース領域９０１及びドレイン領域９０２とのオーミックコンタクトを形成する（図３（ｇ））。このとき、ソース電極３０４及びドレイン電極３０５で挟み込まれたエミッタ層１０３であるＩｎＧａＰ層が電子供給層１１０となる。この工程により、同じ材料により構成されるエミッタ電極３０１、ソース電極３０４及びドレイン電極３０５は同時に形成される。
【００８２】
次に、フォトレジストを形成し、ベース領域８０２で表面に露出しているベース層１０４と、電子供給層１１０上のベース層１０４であるｐ−ＧａＡｓ層上、つまりソース領域９０１とドレイン領域９０２との間に位置するベース層１０４の上に、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕ＝３０ｎｍ／５０ｎｍ／５０ｎｍ／１００ｎｍの積層膜を蒸着リフトオフ法により形成し、ベース電極３０２及びゲート電極３０６を形成する（図３（ｈ））。Ｐｔはベース層１０４を構成するｐ−ＧａＡｓに対してはノンアロイでオーミック接触するため、この工程により、低コンタクト抵抗のベース電極３０２と、ｐ−ｎジャンクションＦＥＴのゲート電極３０６とを同時形成することが可能である。これは、ベース電極３０２及びゲート電極３０６がＰｔやＰｄを含む電極構造であれば、ベース層１０４に対してはオーミック接触となるためである。従って、ベース電極３０２及びゲート電極３０６を構成する材料は、ＰｔやＰｄの単層膜又は積層膜であればＰｔ／Ｔｉ／Ｐｔ／Ａｕに限られない。
【００８３】
次に、フォトレジストを形成し、エミッタ層１０３及び半絶縁性ＧａＡｓ基板１０１におけるＨＢＴ領域８００及びＨＦＥＴ領域９００以外の部分に対してＨｅイオン注入を行い、素子分離領域６００を形成し、電気的に素子間分離を行う（図３（ｉ））。
【００８４】
以降の工程は一般的な方法なので詳述は省略するが、各トランジスタを覆うように層間膜としてＳｉＮ膜を形成する工程と、ＳｉＮ膜における各電極が形成される部分を開口する工程と、ＳｉＮ膜の開口部に各電極を引き出すための配線を形成する工程とを経ることにより、半絶縁性のＧａＡｓ基板上に、高周波特性に優れたコレクタアップ型のＨＢＴと、同じく高周波特性に優れたＨＦＥＴとを同時に形成することが可能である。
【００８５】
以上のように本実施の形態に係る集積回路の製造方法によれば、ゲート電極は、電気供給層の上に残されたベース層上に金属を蒸着して形成される。従って、ｐ−ｎ接合ゲートを有するＨＦＥＴを形成することが可能であり、電流駆動能力の高い、エンハンスモードのＨＦＥＴ（Ｅ−ＨＦＥＴ）を形成することが可能である。
【００８６】
以上、本発明の半導体装置について、実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。
【００８７】
例えば、上記実施の形態では、エミッタ層はＩｎＧａＰより構成されるとしたが、バンドギャップの大きい半導体材料であればこれに限らず、例えばＡｌＧａＡｓにより構成されてもよい。また半導体基板は半絶縁性のＧａＡｓから構成されるとしたが、半導体材料であればこれに限らず、例えばＩｎＰ系の材料や、ＧａＮ系の材料により構成されてもよい。
【００８８】
また、上記実施の形態では、チャネル層はＩｎＧａＡｓから構成されるとしたが、２次元電子ガスを形成するような材料であればこれに限らず、例えばＧａＡｓから構成されてもよい。
【００８９】
また、上記実施の形態で使用した材料、膜厚、電極構造などは一例であり、本発明はこれに限定されない。
【００９０】
また、上記実施の形態では、本発明の半導体装置として、エンハンスモードのＨＦＥＴ（Ｅ−ＦＥＴ）及びＨＢＴが同一基板上に形成された集積回路と、デプレーションモードのＨＦＥＴ及びＨＢＴが同一基板上に形成された集積回路とを例示した。しかし、本発明の半導体装置は、エンハンスモードのＨＦＥＴ、デプレーションモードのＨＦＥＴ及びＨＢＴが同一基板上に形成されたＥ／Ｄ型ＨＦＥＴ及びＨＢＴ混載の集積回路であってもよい。
【００９１】
また、上記実施の形態では、ＨＦＥＴのチャネル層はエピタキシャル成長で形成されるとしたが、イオン注入により形成されてもよい。
【産業上の利用可能性】
【００９２】
本発明は、半導体装置に利用でき、特にＨＢＴ及びＨＦＥＴの集積回路の製造方法等に利用することができる。
【図面の簡単な説明】
【００９３】
【図１】（ａ）本発明の第１の実施の形態に係るＨＢＴ及びＨＦＥＴの集積回路の構造を示す上面図である。（ｂ）同集積回路の構造を示す断面図（図１（ａ）のＡ−Ａ’線における断面図）である。
【図２】同集積回路の製造方法の工程順を説明するための断面図である。
【図３】本発明の第２の実施の形態に係るＨＢＴ及びＨＦＥＴの集積回路の製造方法の工程順を説明するための断面図である。
【図４】従来の例の半導体装置を示す図である。
【符号の説明】
【００９４】
１０１、５００    半絶縁性ＧａＡｓ基板
１０２、５０４ｂ    チャネル層
１０３、５０２    エミッタ層
１０４、５０３    ベース層
１０５、５０４ａ、５０４ｃ    コレクタ層
１０６、５０５ａ    サブコレクタ層
１０７、５０６    コレクタキャップ層
１０８    エミッタコンタクト領域
１１０、５０５ｂ    電子供給層
３０１、５１３    エミッタ電極
３０２、５１２    ベース電極
３０３、５１１    コレクタ電極
３０４、５１４    ソース電極
３０５、５１６    ドレイン電極
３０６、５１５    ゲート電極
５０１    エミッタキャップ層
６００    素子分離領域
８００    ＨＢＴ領域
８０１    コレクタ領域
８０２    ベース領域
８０３    エミッタ領域
９００    ＨＦＥＴ領域
９０１    ソース領域
９０２    ドレイン領域
【図１】
2008300807.tif 000003
【図２】
2008300807.tif 000004
【図３】
2008300807.tif 000005
【図４】
2008300807.tif 000006