(57)【要約】  研磨された表面と裏面とを備える、単結晶シリコンからなる半導体ウェハであって、研磨された表面から裏面に向かって３０μｍ以上の深さまで延在する無欠陥領域と、無欠陥領域に隣接し、ＢＭＤに成長し得るＢＭＤ核を備える領域とを備え、表面から１２０μｍの距離におけるＢＭＤの密度は、２×１０８ｃｍ−３以上である。
2021500302.tif 000002
【特許請求の範囲】
【請求項１】
研磨された表面と裏面とを備える、単結晶シリコンからなる半導体ウェハであって、
前記研磨された表面から前記裏面に向かって３０μｍ以上の深さまで延在する無欠陥領域と、
前記無欠陥領域に隣接し、ＢＭＤに成長し得るＢＭＤ核を備える領域とを備え、前記表面から１２０μｍの距離における前記ＢＭＤの密度は、２×１０８ｃｍ−３以上である、半導体ウェハ。
【請求項２】
前記無欠陥領域は、４５μｍ以上の深さまで延在し、前記無欠陥領域に隣接する前記領域は、ＢＭＤに成長し得るＢＭＤ核を備え、前記表面から１２０μｍの距離における前記ＢＭＤの前記密度は、３×１０９ｃｍ−３以上である、請求項１に記載の半導体ウェハ。
【請求項３】
単結晶シリコンからなるエピタキシャル層を備え、前記エピタキシャル層の上面は、前記半導体ウェハの前記表面を形成することによって、前記無欠陥領域が延在する前記深さを前記エピタキシャル層の厚みの大きさだけ増加させる、請求項２に記載の半導体ウェハ。
【請求項４】
前記半導体ウェハの前記裏面は、１００個以下の欠陥を抱える、請求項１〜３のいずれか１項に記載の半導体ウェハ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表面と裏面とを有する単結晶シリコンからなる半導体ウェハに関し、この半導体ウェハは、表面から裏面の方向に特定の深さまで延在する無欠陥領域と、無欠陥領域に隣接し、ＢＭＤ核を含む領域とを備える。
【背景技術】
【０００２】
無欠陥領域は、表面から裏面の方向に特定の深さにわたって延在し、ＢＭＤ（バルク微細欠陥）として知られている酸素析出物が形成されない半導体ウェハの領域である。無欠陥領域は、一般に、電子部品を収容するための場所として意図されている。
【０００３】
半導体ウェハの内部（バルク）の中にさらに延在し、かつ、ＢＭＤ核を含む領域が、無欠陥領域に隣接している。ＢＭＤ核は、熱処理によってＢＭＤに成長する。ＢＭＤは、特に金属性不純物を結合することができるいわゆる内部ゲッターとしての役割を果たす。ＢＭＤ核のＢＭＤへの成長は、無欠陥領域に電子部品を構築するのに主に使用される熱処理の最中にも可能である。
【０００４】
単結晶内の空孔の存在は、比較的高密度のＢＭＤが要求される場合に有利であることが知られている。ＵＳ２００２／０１７０６３１  Ａ１には、深い無欠陥領域を有する、単結晶シリコンからなる半導体ウェハを製造するプロセスが記載されている。このプロセスは、半導体ウェハの短期間高速加熱および冷却を含む半導体ウェハの熱処理（ＲＴＡ（高速熱アニール）処理）を備える。ＲＴＡ処理は、１００ｐｐｍａ以上１０，０００ｐｐｍａ以下の濃度の酸素を含む雰囲気内で行われる。さらに、上記のプロセスは、半導体ウェハの表面と裏面との間の中間部において、または中間部付近で空孔のピーク密度が達成される空孔の濃度プロファイルを形成するように考えられている。空孔、ＢＭＤ核およびＢＭＤの濃度プロファイルは相互に関連があるので、ＢＭＤのピーク密度も同様に中間部に、または中間部付近に見られる。
【０００５】
三次元構造を有する現代の集積回路の製造には、半導体ウェハの中に比較的深く延在する無欠陥領域と、ＢＭＤに成長し得るＢＭＤ核を備える隣接領域とを設けることが必要であり、ＢＭＤと無欠陥領域との間の距離は、できるだけ小さくするべきである。１つの公知の手順は、シリコン貫通電極（ＴＳＶ）の作製と、半導体ウェハの中間部をはるかに超えるまでの裏面からの半導体ウェハの研削とを備える（Ｍ．本良、ＩＥＥＥの会報、第９７巻、Ｎｏ．１、２００９年１月）。ＢＭＤが無欠陥領域に近接していることにより、特に電子部品の構造の構築中でさえ、研削された半導体ウェハ内にも十分な密度のゲッターセンタがあることが確実になると言われている。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
したがって、本発明の目的は、上記の要件をよりよく満たす単結晶シリコンからなる半導体ウェハを提供することである。
【課題を解決するための手段】
【０００７】
この目的は、研磨された表面と裏面とを備える、単結晶シリコンからなる半導体ウェハであって、
研磨された表面から裏面に向かって３０μｍ以上の深さまで延在する無欠陥領域と、
無欠陥領域に隣接し、ＢＭＤに成長し得るＢＭＤ核を備える領域とを備え、表面から１２０μｍの距離におけるＢＭＤの密度は、２×１０８ｃｍ−３以上である、半導体ウェハによって達成される。
【０００８】
単結晶シリコンからなる半導体ウェハは、被覆されていない半導体ウェハ、または少なくとも１つのエピタキシャル層で被覆された半導体ウェハである。単結晶シリコンからなる半導体ウェハがエピタキシャル層で被覆される場合、エピタキシャル層の上面は、半導体ウェハの表面を形成する。少なくとも１つのエピタキシャル層は、好ましくは１μｍ以上５μｍ以下の厚みを有する。
【０００９】
本発明の第１の好ましい実施形態では、単結晶シリコンからなる半導体ウェハは、単結晶シリコンからなる被覆されていない基板ウェハであり、その無欠陥領域は、研磨された表面から４５μｍ以上の深さまで延在し、半導体ウェハは、無欠陥領域に隣接する領域に、ＢＭＤに成長するＢＭＤ核を備え、表面から１２０μｍの距離におけるＢＭＤの密度は、３×１０９ｃｍ−３以上である。
【００１０】
本発明の第２の好ましい実施形態では、単結晶シリコンからなる半導体ウェハは、単結晶シリコンからなる少なくとも１つのエピタキシャル層で被覆された単結晶の基板ウェハであり、その無欠陥領域は、被覆された基板ウェハの研磨された表面から４５μｍ以上の深さまで延在し、半導体ウェハは、無欠陥領域に隣接する領域に、ＢＭＤに成長するＢＭＤ核を備え、表面から１２０μｍの距離におけるＢＭＤの密度は、３×１０９ｃｍ−３以上である。
【００１１】
少なくとも１つのエピタキシャル層は、好ましくは１μｍ以上５μｍ以下の厚みを有する。本発明の第２の好ましい実施形態の半導体ウェハは、好ましくはｎ／ｎ−ドーピングまたはｐ／ｐ−ドーピングを有するエピタキシャル被覆された基板ウェハである。ｎ型のドーパントは、好ましくはリンであり、ｐ型のドーパントは、好ましくはホウ素である。
【００１２】
本発明の第３の好ましい実施形態では、単結晶シリコンからなる半導体ウェハは、単結晶シリコンからなる被覆されていない基板ウェハであり、その無欠陥領域は、研磨された表面から３０μｍ以上の深さまで延在し、半導体ウェハは、無欠陥領域に隣接する領域に、ＢＭＤに成長するＢＭＤ核を備え、表面から１２０μｍの距離におけるＢＭＤの密度は、２×１０８ｃｍ−３以上である。本発明の第３の実施形態の半導体ウェハの製造に必要なプロセスステップの数は、比較的少ない。
【００１３】
本発明の単結晶シリコンからなる半導体ウェハは、無欠陥領域より下方の領域に、ＢＭＤに成長し得るＢＭＤ核を備える。これは、生じたＢＭＤの密度がピーク密度から中心面の方向に減少していく場合に好ましい。単結晶シリコンからなる半導体ウェハは、好ましくはＢＭＤのピーク密度が生じ得る領域を保持しながら、裏面から残存厚まで研削されてもよい。
【００１４】
無欠陥領域では、少数電荷キャリアの寿命は、好ましくは、平均して１０００μｓよりも長い。
【００１５】
本発明の単結晶シリコンからなる半導体ウェハの裏面は、好ましくは、１００個以下の欠陥を抱える。
【００１６】
本発明の第１の好ましい実施形態の半導体ウェハの製造は、
単結晶シリコンからなる基板ウェハを設けるプロセスステップと、
基板ウェハをＤＳＰによって研磨するプロセスステップと、
ＲＴＡ反応器に基板ウェハを装填するプロセスステップと、
１２７５℃以上１２９５℃以下の温度範囲内の温度で、１５秒以上３０秒以下の期間にわたって、アルゴンおよび０．５体積％以上２体積％以下の酸素割合を有する酸素で構成される雰囲気内で、基板ウェハの第１のＲＴＡ処理を行うプロセスステップと、
第１のＲＴＡ処理後に８００℃以下の温度に基板ウェハを冷却するプロセスステップとを備え、半導体ウェハへのガス供給は、１００体積％アルゴンにリセットされ、上記製造はさらに、
１２８０℃以上１３００℃以下の温度範囲内の温度で、２０秒以上３５秒以下の期間にわたって、アルゴンで構成される雰囲気内で、基板ウェハの第２のＲＴＡ処理を行うプロセスステップと、
半導体ウェハの表面から酸化物層を除去するプロセスステップと、
基板ウェハの表面をＣＭＰによって研磨するプロセスステップとを備える。
【００１７】
ＤＳＰ（両面研磨）は、基板ウェハの表面および裏面を同時に研磨する研磨手順である。
【００１８】
ＣＭＰ（化学機械研磨）は、基板ウェハの表面または裏面を研磨する研磨手順である。
第１のＲＴＡ処理後に基板ウェハ上に存在する酸化物層は、好ましくは基板ウェハをＨＦ水溶液で処理することによって、基板ウェハの表面から除去される。ＨＦ水溶液は、好ましくは０．５重量％以上２重量％以下のＨＦを含み、処理時間は、好ましくは１５０秒以上３５０秒以下である。
【００１９】
本発明の第２の好ましい実施形態の半導体ウェハの製造は、
単結晶シリコンからなる基板ウェハを設けるプロセスステップと、
基板ウェハをＤＳＰによって研磨するプロセスステップと、
基板ウェハの表面をＣＭＰによって研磨するプロセスステップと、
基板ウェハの表面の上に単結晶シリコンからなる少なくとも１つのエピタキシャル層を堆積させるプロセスステップと、
ＲＴＡ反応器に被覆された基板ウェハを装填するプロセスステップと、
１２７５℃以上１２９５℃以下の温度範囲内の温度で、１５秒以上３０秒以下の期間にわたって、アルゴンおよび０．５体積％以上２体積％以下の酸素割合を有する酸素で構成される雰囲気内で、被覆された基板ウェハの第１のＲＴＡ処理を行うプロセスステップと、
第１のＲＴＡ処理後に８００℃以下の温度に被覆された基板ウェハを冷却するプロセスステップとを備え、半導体ウェハへのガス供給は、１００体積％アルゴンにリセットされ、上記製造はさらに、
１２８０℃以上１３００℃以下の温度範囲内の温度で、２０秒以上３５秒以下の期間にわたって、アルゴンで構成される雰囲気内で、被覆された基板ウェハの第２のＲＴＡ処理を行うプロセスステップと、
被覆された基板ウェハの表面から酸化物層を除去するプロセスステップと、
被覆された基板ウェハの表面をＣＭＰによって研磨するプロセスステップとを備える。
【００２０】
第１のＲＴＡ処理後に被覆された基板ウェハ上に存在する酸化物層は、好ましくは被覆された基板ウェハをＨＦ水溶液で処理することによって、被覆された基板ウェハの表面から除去される。ＨＦ水溶液は、好ましくは０．５重量％以上２重量％以下のＨＦを含み、処理時間は、好ましくは１５０秒以上３５０秒以下である。
【００２１】
基板ウェハの上に少なくとも１つのエピタキシャル層を堆積させるプロセスステップは、好ましくはたとえばＵＳ２０１０／０２１３１６８  Ａ１に記載されているような単一のウェハ反応器内で、好ましくはＣＶＤ（化学気相成長）によって行われる。好ましい堆積ガスは、シリコン供給源としてトリクロロシランを含む。そして、堆積温度は、好ましくは１１１０℃以上１１８０℃以下、特に好ましくは１１３０℃である。さらに、堆積ガスは、好ましくはｎ型またはｐ型のドーパントを含む。
【００２２】
本発明の第３の好ましい実施形態の半導体ウェハの製造は、
単結晶シリコンからなる基板ウェハを設けるプロセスステップと、
ＲＴＡ反応器に基板ウェハを装填するプロセスステップと、
１２５０℃以上１３１０℃以下の温度範囲内の温度で、５秒以上４０秒以下の期間にわたって、窒素および０．５体積％以上３．０体積％以下の酸素割合を有する酸素で構成される雰囲気内で、基板ウェハの第１のＲＴＡ処理を行うプロセスステップと、
第１のＲＴＡ処理後に８００℃以下の温度に基板ウェハを冷却するプロセスステップとを備え、基板ウェハへのガス供給は、１００体積％アルゴンにリセットされ、上記製造はさらに、
１２８０℃以上１３００℃以下の温度範囲内の温度で、２０秒以上３５秒以下の期間にわたって、アルゴンで構成される雰囲気内で、基板ウェハの第２のＲＴＡ処理を行うプロセスステップと、
基板ウェハをＤＳＰによって研磨するプロセスステップと、
基板ウェハの表面をＣＭＰによって研磨するプロセスステップとを備える。
【００２３】
第１のＲＴＡ処理後に基板ウェハ上に存在する酸化物層は、基板ウェハをＤＳＰによって研磨することによって基板ウェハの表面から除去される。このようにして実現される基板ウェハの表面および裏面からの材料除去は、好ましくはいずれの場合にも８μｍ以上である。
【００２４】
単結晶シリコンからなる基板ウェハを設けるステップは、記載されている製造プロセスの開始時におけるステップである。基板ウェハは、好ましくは、ＣＺ法によって引き上げられた単結晶シリコンの単結晶から切り取られ、さらなる処理を施される。ＣＺ法では、石英からなるるつぼの中でシリコンが溶融され、結果として生じる溶融物に浸漬されて引き上げられる種結晶の端部において単結晶が成長する。るつぼ材料は、溶融物と接触することによって部分的に溶解され、このようにして酸素を提供し、この酸素は、後にＢＭＤを生じさせるのに必要になる。
【００２５】
単結晶シリコンの単結晶は、好ましくは３００ｍｍ以上の直径を有する。単結晶から切り取られる基板ウェハは、好ましくはｎ領域に由来する。ｎ領域は、空孔の塊もシリコン格子間原子の塊もＯＳＦ欠陥（酸化誘起積層欠陥）も含まない単結晶シリコンを表す。このような材料は、たとえば単結晶がＣＺ法に従って引き上げられるときに形成され、結晶化境界における引き上げ速度Ｖと軸方向温度勾配ＧとのＶ／Ｇ比は、許容限界内にとどまるように制御される。
【００２６】
設けられる単結晶シリコンからなる基板ウェハが切り取られる単結晶は、好ましくは意図的に窒素または炭素をドープされることはない。したがって、設けられた単結晶シリコンからなる基板ウェハは、好ましくは３×１０１２ａｔｏｍｓ／ｃｍ３以下の濃度の窒素と、好ましくは２．５×１０１５ａｔｏｍｓ／ｃｍ３以下の濃度の炭素とを含む。設けられた基板ウェハにおける酸素の濃度は、好ましくは、新たなＡＳＴＭ当たりの校正係数を考慮に入れて、４．５×１０１７ａｔｏｍｓ／ｃｍ３以上５．５×１０１７ａｔｏｍｓ／ｃｍ３以下である。
【００２７】
単結晶から切り取られた基板ウェハは、研削およびエッチングなどの機械的および化学的処理ステップを使用するさらなる処理を施されてもよい。少なくとも１回の材料除去処理動作を施された単結晶シリコンからなる基板ウェハを設けることが好ましく、基板ウェハを設ける前に行われる最後の材料除去処理は、好ましくはエッチングによる処理である。
【００２８】
設けられて任意にエピタキシャル被覆された単結晶シリコンからなる基板層は、ＲＴＡ反応器に装填され、第１のＲＴＡ処理の最中に、好ましくは５０℃／秒以上の速度で目標温度に加熱される。
【００２９】
第１のＲＴＡ処理後、設けられて任意にエピタキシャル被覆された基板層は、ＲＴＡ反応器内にとどまって、好ましくは８００℃以下の温度に冷却される。冷却速度は、好ましくは３０℃／秒以上である。ＲＴＡ反応器へのガス供給は、同時に１００％アルゴンに切り替えられる。
【００３０】
設けられて任意にエピタキシャル被覆された単結晶シリコンからなる基板層は、第２のＲＴＡ処理の最中に、好ましくは５０℃／秒以上の速度で目標温度に加熱される。
【００３１】
第１のＲＴＡ処理の終了と第２のＲＴＡ処理の開始との間の期間は、好ましくは２５秒以上５０秒以下である。
【００３２】
好ましくは、本発明に係る（第１、第２および第３の実施形態に係る）半導体ウェハの欠陥抱え込みは、好ましくは８ｓｌｍ（標準リットル毎分）以上１８ｓｌｍ以下の流量で第１のＲＴＡ処理の前にＲＴＡ反応器に酸素（１００体積％）を通過させることによって削減される。半導体ウェハの欠陥抱え込みは、たとえば高分解能レーザ散乱システムを使用して分析されてもよい。この中に含まれる分析結果は、一部には裏面の粒子、傷、表面欠陥および濁りなどの欠陥の判断を可能にするルドルフ・テクノロジーズ社からの端縁および裏面検査モジュール（ＥＢＩ）を使用して得られ、一部には表面のＬＬＳ（局所光散乱）欠陥を検出するＫＬＡテンコールサーフスキャンＳＰ３検査システムを使用して得られた。
【００３３】
本発明の単結晶シリコンからなる半導体ウェハは、無欠陥領域より下方に位置し、無欠陥領域に隣接している、ＢＭＤ核を有する領域を備える。ＢＭＤ核は、析出熱処理後にＢＭＤが生じ得る空孔を備えるセンタである。析出熱処理は、本発明に係る半導体ウェハの製造プロセスの構成要素ではなく、所要の密度でＢＭＤが生じ得るか否かをテストするのに必要であり、またはゲッターセンタとしての機能を示すＢＭＤを生じさせるのに必要である。したがって、析出熱処理は、テストとして、または好ましくは単結晶シリコンからなる半導体ウェハを電子部品にさらに処理している最中に、行われる。
【００３４】
テストの目的での典型的な析出熱処理は、本発明に係る半導体ウェハの二段階析出熱処理、すなわち酸素下で７８０℃の温度で３時間の期間にわたって行われる処理（段階１、安定化ステップ）と１０００℃の温度で１６時間の期間にわたって行われる処理（段階２、成長ステップ）とで構成される。
【００３５】
生じたＢＭＤの密度は、たとえばレイテックス・コーポレーション・ジャパンからのＭＯ−４４１検出器を使用した分析方法としてのＩＲレーザ散乱断層撮影法によって、半導体ウェハの破損した端縁に沿って求められてもよい。測定結果の評価は、一般に、たとえば互いに等距離の少なくとも２５個の径方向測定位置ＰにおけるＢＭＤの平均密度（ＤＢＭＤ）（各径方向測定位置において７〜３００μｍの深さにわたって平均化され、ＢＭＤ欠陥密度は、深さ軸において５μｍごとに測定される）を半導体ウェハの半径に沿って図中にプロットすることによって行われる。径方向測定位置Ｐでは、初めて遭遇するＢＭＤから表面までの距離ＤＺ１も求められ、この距離は、半導体ウェハの半径に沿って図中にプロットされる。距離ＤＺ１の算術平均は、無欠陥領域が研磨された表面から半導体ウェハの内部に延在する深さを表す。径方向測定位置Ｐの関数としてのＢＭＤの平均サイズｓａｖ（各径方向測定位置において７〜３００μｍの深さにわたって測定され、ＢＭＤ欠陥サイズは、深さ軸において５μｍごとに測定される）も図中にプロットすることができ、特定の径方向測定位置Ｐに基づいて、深さ方向における、すなわち半導体ウェハの表面までの距離ｄに沿ったＢＭＤの密度（ＤＢＭＤ）のプロファイルも図中にプロットすることができる。
【００３６】
実施例の助けを借りながら、図面を参照して本発明について以下でさらに説明する。
３００ｍｍの直径を有する単結晶シリコンからなる基板ウェハを設けた。これらの基板ウェハは、ｎ領域で構成され、エッチングされた状態の表面を有していた。基板ウェハの第１の部分に、第１の好ましい実施形態に係る半導体ウェハを製造するための本発明に係るプロセスを施した。
【００３７】
第１のＲＴＡ処理の前に、１０ｓｌｍの流量で酸素（１００体積％）をＲＴＡ反応器に通過させた。次いで、１２９０℃の温度で、アルゴンおよび酸素（酸素割合：１体積％）の雰囲気内で第１のＲＴＡ処理を行った。この温度での第１のＲＴＡ処理の期間は、２０秒であった。その後、基板ウェハを６００℃の温度に冷却し、半導体ウェハへのガス供給を１００％アルゴンに切り替えながら４０秒の期間にわたって基板ウェハをこの温度に保持した。これに続いて、１２９５℃の温度で、アルゴン雰囲気内で、３０秒の期間にわたって第２のＲＴＡ処理を行った。
【００３８】
次いで、形成された酸化物層を基板ウェハから除去し、基板ウェハの表面をＣＭＰによって研磨した。結果として生じた本発明の第１の実施形態に係る半導体ウェハに、テストの目的で提供される二段階析出熱処理を施した。
【００３９】
基板ウェハの第２の部分に、第３の好ましい実施形態に係る半導体ウェハを製造するための本発明に係るプロセスを施した。
【００４０】
第１のＲＴＡ処理の前に、１０ｓｌｍの流量で酸素（１００体積％）をＲＴＡ反応器に通過させた。次いで、１２９０℃の温度で、窒素および酸素（酸素割合：１体積％）で構成される雰囲気内で第１のＲＴＡ処理を行った。この温度での第１のＲＴＡ処理の期間は、２０秒であった。その後、基板ウェハを６００℃の温度に冷却し、半導体ウェハへのガス供給を１００％アルゴンに切り替えながら４０秒の期間にわたって基板ウェハをこの温度に保持した。
【００４１】
これに続いて、１２９５℃の温度で、アルゴン雰囲気内で、３０秒の期間にわたって第２のＲＴＡ処理を行った。
【００４２】
その後、最初にＤＳＰによって、次いでＣＭＰによって基板ウェハを研磨し、結果として生じた本発明の第３の実施形態に係る半導体ウェハに、テストの目的で提供される二段階析出熱処理を同様に施した。
【図面の簡単な説明】
【００４３】
【図１】第１の実施形態の半導体ウェハの代表例を使用したＢＭＤの平均密度ＤＢＭＤの径方向プロファイルを示す図である。
【図２】第３の実施形態の半導体ウェハの代表例を使用したＢＭＤの平均密度ＤＢＭＤの径方向プロファイルを示す図である。
【図３】第１の実施形態の半導体ウェハの代表例を使用した距離ＤＺ１の径方向プロファイルを示す図である。
【図４】第３の実施形態の半導体ウェハの代表例を使用した距離ＤＺ１の径方向プロファイルを示す図である。
【図５】第１の実施形態の半導体ウェハの代表例を使用した、径方向位置の関数としてのＢＭＤの平均サイズｓａｖを示す図である。
【図６】第３の実施形態の半導体ウェハの代表例を使用した、径方向位置の関数としてのＢＭＤの平均サイズｓａｖを示す図である。
【図７】第１の実施形態の半導体ウェハの代表例を使用したＢＭＤの密度ＤＢＭＤの深さプロファイルを示す図である。
【図８】第１の実施形態の半導体ウェハの代表例を使用したＢＭＤの密度ＤＢＭＤの深さプロファイルを示す図である。
【図９】第１の実施形態の半導体ウェハの代表例を使用したＢＭＤの密度ＤＢＭＤの深さプロファイルを示す図である。
【図１０】第３の実施形態の半導体ウェハの代表例を使用したＢＭＤの密度ＤＢＭＤの深さプロファイルを示す図である。
【図１１】第３の実施形態の半導体ウェハの代表例を使用したＢＭＤの密度ＤＢＭＤの深さプロファイルを示す図である。
【図１２】第３の実施形態の半導体ウェハの代表例を使用したＢＭＤの密度ＤＢＭＤの深さプロファイルを示す図である。
【図１３】端縁および裏面検査モジュール（ＥＢＩ）による半導体ウェハの代表例の裏面の分析後に得られる分析結果を示す図である。
【図１４】端縁および裏面検査モジュール（ＥＢＩ）による半導体ウェハの代表例の裏面の分析後に得られる分析結果を示す図である。
【図１５】ＬＬＳ欠陥の個数と酸素の流量との関係を示す図である。
【発明を実施するための形態】
【００４４】
図１および図２は、それぞれ、第１の実施形態（図１）および第３の実施形態（図２）の半導体ウェハの代表例を使用したＢＭＤの平均密度ＤＢＭＤの径方向プロファイルを示す。
【００４５】
図３および図４は、それぞれ、第１の実施形態（図３）および第３の実施形態（図４）の半導体ウェハの代表例を使用した距離ＤＺ１の径方向プロファイルを示し、無欠陥領域の対応する深さは、４５μｍ以上であり（図３）、３０μｍ以上である（図４）。
【００４６】
図５および図６は、それぞれ、第１の実施形態（図５）および第３の実施形態（図６）の半導体ウェハの代表例を使用した、径方向位置の関数としてのＢＭＤの平均サイズｓａｖを示す。
【００４７】
図７〜図１２は、それぞれ、第１の実施形態（図７、図８および図９）および第３の実施形態（図１０、図１１および図１２）の半導体ウェハの代表例を使用したＢＭＤの密度ＤＢＭＤの深さプロファイルを示し、中心部における深さプロファイル（Ｐ＝０ｍｍ、図７および図１０）、半径の半分における深さプロファイル（Ｐ＝７５ｍｍ、図８および図１１）、および径方向距離Ｐ＝１４０ｍｍにおける深さプロファイル（図９および図１２）を求めた。
【００４８】
図１３および図１４は、上記の端縁および裏面検査モジュール（ＥＢＩ）による半導体ウェハの代表例の裏面の分析後に得られる分析結果を示す。図１３は、本発明の半導体ウェハの裏面の典型的な欠陥抱え込みを示し、０．２μｍよりも大きな欠陥が８個であり、欠陥が１００個未満であり、半導体ウェハの製造中は、第１のＲＴＡ処理の前に１０ｓｌｍの流量で純酸素をＲＴＡ反応器に通過させることを確実にするように注意した。酸素を反応器に通過させることにより欠陥が生じる場合、裏面の抱え込みが著しく大きくなり、欠陥密度が高い環状欠陥領域が検出可能である（図１４）（その結果、０．２μｍよりも大きな欠陥は全て測定され、示された）。一方、第１のＲＴＡ処理の前に酸素の流量をたとえば２５ｓｌｍの値に設定することは有利ではない。この場合、≧０．１３μｍに相当するラテックス球を有するＬＬＳ欠陥の個数が、容認できないほどに高くなる。これは、酸素の流量が８ｓｌｍ以上１８ｓｌｍ以下の範囲内であるように選択される場合には当てはまらない。図１５は、箱ひげ図を参照してこの差を示しており、ＬＬＳ欠陥の個数Ｎは正規化されている。ウェハダミーが存在する状態で実施することによって一定時間ごとにＲＴＡ反応器の酸化状態を再調整することが一般に有利である。これは、好ましくは、７５〜１００％のＯ２体積％割合および２０〜２５ｓｌｍの流量を有するＡｒ／Ｏ２環境内で行われる。
【図１】
2021500302.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2021500302.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【手続補正書】
【提出日】平成31年4月4日(2019.4.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
研磨された表面と裏面とを備える、単結晶シリコンからなる半導体ウェハであって、
前記研磨された表面から前記裏面に向かって４５μｍ以上の深さまで延在する無欠陥領域と、
前記無欠陥領域に隣接し、ＢＭＤに成長し得るＢＭＤ核を備える領域とを備え、前記表面から１２０μｍの距離における前記ＢＭＤの密度は、３×１０９ｃｍ−３以上である、半導体ウェハ。
【請求項２】
単結晶シリコンからなるエピタキシャル層を備え、前記エピタキシャル層の上面は、前記半導体ウェハの前記表面を形成することによって、前記無欠陥領域が延在する前記深さを前記エピタキシャル層の厚みの大きさだけ増加させる、請求項１に記載の半導体ウェハ。
【請求項３】
前記半導体ウェハの前記裏面は、０．２μｍよりも大きな１００個以下の欠陥を抱える、請求項１または２に記載の半導体ウェハ。
【国際調査報告】
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