(57)【要約】【課題】信頼性の高い半導体記憶装置を提供する。【解決手段】符号化回路６１は、複数のビットからなるデータユニットに誤り訂正コードを付加して出力する。記憶回路６２１〜６２５は、データユニットおよび誤り訂正コードからなる同一のデジタルデータを夫々記憶すると共に、複数の不揮発性メモリ素子を夫々含む。誤り判定回路６３１〜６３５は、記憶回路６２１〜６２５から読み出した上記デジタルデータに誤りが含まれているか否かを判定する。多数決判定回路６４は、誤り判定回路６３１〜６３５が誤りが含まれていないと判定した各記憶回路６２１〜６２５からのデジタルデータのみを１ビットずつ多数決によって判定して、正しいデジタルデータを出力する。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数のビットからなるデータユニットに誤り訂正コードを付加して出力する符号化回路と、
上記データユニットおよび上記誤り訂正コードからなる同一のデジタルデータを夫々記憶すると共に、複数の不揮発性メモリ素子を夫々含む複数の記憶回路と、
上記記憶回路から読み出した上記デジタルデータに誤りが含まれているか否かを判定する誤り判定回路と、
上記誤り判定回路が誤りが含まれていないと判定した上記各記憶回路からの上記デジタルデータのみを１ビットずつ多数決によって判定して、正しい上記デジタルデータを出力する多数決判定回路と
を備えることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記多数決判定回路から出力された上記デジタルデータに、誤りが含まれているか否かを判定し、上記デジタルデータに誤りが含まれていると判定したときに、上記デジタルデータの誤りを訂正し、この訂正した上記デジタルデータを出力する訂正回路を備えることを特徴とする半導体記憶装置。
【請求項３】
請求項１に記載の半導体記憶装置において、
上記記憶回路は、上記複数の不揮発性メモリ素子の中で２ビット以上の不良があったときに、この不良の不揮発性メモリ素子の示す値を固定した状態で、１ビットの誤りを示すデータユニットを、記憶することを特徴とする半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置において、
上記記憶回路の上記不揮発性メモリ素子は、絶縁性基板上に形成されていることを特徴とする半導体記憶装置。
【請求項５】
絶縁性基板と、
この絶縁性基板上に形成された請求項１に記載の半導体記憶装置と
を備えていることを特徴とする表示装置。
【請求項６】
請求項５に記載の表示装置を備えていることを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置、表示装置および電子機器に関し、より具体的には、不揮発性メモリ素子が複数配置された半導体記憶装置、この半導体記憶装置を有する表示装置、および、この表示装置を有する電子機器に関する。
【背景技術】
【０００２】
従来から不揮発性メモリ素子アレイの製造歩留まりの向上は大きな課題となっており、不揮発性メモリ素子アレイに冗長回路を設けて製造歩留まりを上げることが必要となってきている。
【０００３】
従来の代表的な不揮発性半導体記憶装置の構成図を、図７に示す（米国特許第５，６２１，６９０号公報：特許文献１参照）。
【０００４】
図７に示す不揮発性メモリ素子アレイは、メモリブロック５２１、５２２、・・・５２ｎおよび冗長メモリブロック５２ｒより構成され、各メモリブロック５２１、５２２、・・・５２ｎおよび冗長メモリブロック５２ｒは、それぞれ、ローカルデコーダ５１１、５１２、・・・５１ｎおよび冗長ローカルデコーダ５１ｒを設けている。
【０００５】
上記メモリブロック５２１、５２２、・・・５２ｎのうちの１つに不良があった場合、不良メモリブロック、および、この不良メモリブロックに設けられたローカルデコーダは、それぞれ、冗長メモリブロック５２ｒおよび冗長ローカルデコーダ５１ｒに、置き換えられる。
【０００６】
なお、図７に示す半導体記憶装置は、ＣＡＭ（Content Addressable Memory；連想メモリ）５３と、比較回路５４と、Ｙデコーダ５５と、選択回路５６，５９と、グローバルＸデコーダ５７と、ブロックデコーダ５８とを有する。
【０００７】
ところで、近年、液晶ディスプレイをはじめとする表示装置において、製造間のばらつきの抑制による製造歩留まりの向上及び品質の均質化は大きな課題となっている。
【０００８】
この対策として、表示装置を形成する基板上に不揮発性メモリ素子を形成し、表示装置出荷前のテストにおいて、ばらつきを補正する各種のパラメータを上記不揮発性メモリ素子に記憶させる方法が挙げられる。
【特許文献１】米国特許第５，６２１，６９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、表示装置に用いられる基板の大部分は、単結晶シリコン基板より耐熱温度がはるかに低い絶縁性基板であり、基板上に高温成膜によって高品質な薄膜を得ることが難しい。
【００１０】
このため、上記絶縁性基板上に形成された不揮発性メモリ素子は、単結晶シリコン基板上に形成された不揮発性メモリ素子と比較して、一般的に製造歩留まりが悪く、不揮発性メモリ素子の保持特性（リテンション特性）や書換え特性（エンデュランス特性）といった素子特性も劣る傾向にあった。
【００１１】
このため、必要とされるビット容量は小さいものの、情報をいかに正確かつ確実に記憶するかという点が大きな課題であった。
【００１２】
そこで、この発明の課題は、信頼性の高い半導体記憶装置を提供するとともに、均質で製造歩留まりの高い表示装置および均質な電子機器を提供することにある。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、この発明の半導体記憶装置は、
複数のビットからなるデータユニットに誤り訂正コードを付加して出力する符号化回路と、
上記データユニットおよび上記誤り訂正コードからなる同一のデジタルデータを夫々記憶すると共に、複数の不揮発性メモリ素子を夫々含む複数の記憶回路と、
上記記憶回路から読み出した上記デジタルデータに誤りが含まれているか否かを判定する誤り判定回路と、
上記誤り判定回路が誤りが含まれていないと判定した上記各記憶回路からの上記デジタルデータのみを１ビットずつ多数決によって判定して、正しい上記デジタルデータを出力する多数決判定回路と
を備えることを特徴としている。
【００１４】
この発明の半導体記憶装置によれば、上記多数決判定回路は、上記誤り判定回路が誤りが含まれていないと判定した上記各記憶回路からの上記デジタルデータのみを１ビットずつ多数決によって判定して、正しい上記デジタルデータを出力するので、二段階で正しい上記デジタルデータを判定して、信頼性の高い半導体記憶装置を提供することが可能となる。
【００１５】
また、一実施形態の半導体記憶装置では、上記多数決判定回路から出力された上記デジタルデータに、誤りが含まれているか否かを判定し、上記デジタルデータに誤りが含まれていると判定したときに、上記デジタルデータの誤りを訂正し、この訂正した上記デジタルデータを出力する訂正回路を備える。
【００１６】
この実施形態の半導体記憶装置によれば、上記訂正回路は、多数決によって得られたデジタルデータについて、さらに誤り検査を行うため、より信頼性の高い半導体記憶装置を提供することが可能となる。
【００１７】
また、一実施形態の半導体記憶装置では、上記記憶回路は、上記複数の不揮発性メモリ素子の中で２ビット以上の不良があったときに、この不良の不揮発性メモリ素子の示す値を固定した状態で、１ビットの誤りを示すデータユニットを、記憶する。
【００１８】
この実施形態の半導体記憶装置によれば、上記記憶回路は、上記複数の不揮発性メモリ素子の中で２ビット以上の不良があったときに、この不良の不揮発性メモリ素子の示す値を固定した状態で、１ビットの誤りを示すデータユニットを、記憶するので、上記不良が検出された記憶回路の中で、さらにリテンション不良などが原因でプログラム後に不良が発生した場合でも、不良ビット数を誤り検出限界以下に抑えることができる確率が高まり、さらに信頼性の高い半導体記憶装置を提供することが可能となる。
【００１９】
また、一実施形態の半導体記憶装置では、上記記憶回路の上記不揮発性メモリ素子は、絶縁性基板上に形成されている。
【００２０】
この実施形態の半導体記憶装置によれば、比較的耐熱性の低い絶縁性基板上に形成され、素子特性の信頼性の劣る不揮発性メモリ素子に情報を記憶する場合でも、信頼性の高い情報の記憶および読出しを行うことが可能となる。
【００２１】
また、この発明の表示装置は、絶縁性基板とこの絶縁性基板上に形成された上記半導体記憶装置とを備えていることを特徴としている。
【００２２】
この発明の表示装置によれば、上記半導体記憶装置を備えているので、特性ばらつきを抑制し、均質で製造歩留まりの高い表示装置を提供することが可能となる。
【００２３】
また、この発明の電子機器は、上記表示装置を備えていることを特徴としている。
【００２４】
この発明の電子機器によれば、上記表示装置を備えているので、高品質で信頼性の高い電子機器を提供することが可能となる。
【発明の効果】
【００２５】
この発明の半導体記憶装置によれば、上記多数決判定回路は、上記誤り判定回路が誤りが含まれていないと判定した上記各記憶回路からの上記デジタルデータのみを１ビットずつ多数決によって判定して、正しい上記デジタルデータを出力するので、二段階で正しい上記デジタルデータを判定して、信頼性の高い半導体記憶装置を提供することが可能となる。
【００２６】
この発明の表示装置によれば、上記半導体記憶装置を備えているので、均質で製造歩留まりの高い表示装置を提供することが可能となる。
【００２７】
この発明の電子機器によれば、上記表示装置を備えているので、高品質で信頼性の高い電子機器を提供することが可能となる。
【発明を実施するための最良の形態】
【００２８】
以下、この発明を図示の実施の形態により詳細に説明する。
【００２９】
（第１の実施形態）
図１Ａは、この発明の半導体記憶装置に含まれる不揮発性メモリ素子の一実施形態の断面図を示す。図１Ｂは、このメモリ素子の回路記号を示す。
【００３０】
図１Ａと図１Ｂに示すように、このメモリ素子は、絶縁性基板７表面に形成された非単結晶シリコン層に、チャネル領域５および拡散領域６ａ，６ｂが形成されている。
【００３１】
また、少なくともチャネル領域５の上部には、シリコン酸化膜２、シリコン窒化膜３およびシリコン酸化膜４の三層が積層されたゲート絶縁膜が形成され、このゲート絶縁膜の上部には、ゲート電極１が形成されている。
【００３２】
上記シリコン窒化膜３は、電荷を蓄積することによって情報を記憶する役割を果たしている。
【００３３】
電荷を上記シリコン窒化膜３に注入したり、注入した電荷を消去する方法は、従来からシリコン単結晶基板上に形成された不揮発性メモリ素子において提案されている、チャネルホットキャリア注入、バンド間トンネリング、ＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングなどを用いればよい。
【００３４】
また、読出し方法も、従来からシリコン単結晶基板上に形成された不揮発性メモリ素子において提案されている方法に従えばよい。
【００３５】
なお、以下の実施形態では、不揮発性メモリ素子として図１Ａに示す素子を用いるが、これに拘るものではなく、他の構造を用いてもよい。
【００３６】
例えば、図１Ａに示すゲート絶縁膜として、シリコン酸化膜２、シリコン窒化膜３およびシリコン酸化膜４の３層構造の代わりに、シリコン酸化膜、多結晶シリコンおよびシリコン酸化膜の積層構造を用いてもよく、また、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜、多結晶シリコンおよびシリコン酸化膜の積層構造を用いても構わない。
【００３７】
また、図１Ａに示すゲート絶縁膜として、積層構造の代わりに、例えばシリコン酸化膜単層を用いても構わない。また、図１Ａでは、メモリ素子として、Ｎチャネル電界効果トランジスタを用いる例を示したが、これに限定されるものではなく、Ｐチャネル電界効果トランジスタを用いても構わない。
【００３８】
図２は、本発明の半導体記憶装置の概略構成図を示す。この半導体記憶装置は、符号化回路６１と、記憶回路６２１〜６２５と、誤り判定回路６３１〜６３５と、多数決判定回路６４と、電圧供給回路７０とを有する。
【００３９】
上記符号化回路６１は、複数のビットからなるデータユニットに誤り訂正コードを付加して出力する。
【００４０】
上記記憶回路６２１〜６２５は、上記データユニットおよび上記誤り訂正コードからなる同一のデジタルデータを夫々記憶すると共に、複数の不揮発性メモリ素子を夫々含む。
【００４１】
上記誤り判定回路６３１〜６３５は、上記記憶回路６２１〜６２５から読み出した上記デジタルデータに誤りが含まれているか否かを判定する。
【００４２】
上記多数決判定回路６４は、上記誤り判定回路６３１〜６３５が誤りが含まれていないと判定した上記各記憶回路６２１〜６２５からの上記デジタルデータのみを１ビットずつ多数決によって判定して、正しい上記デジタルデータを出力する。
【００４３】
上記電圧供給回路７０は、不揮発性メモリ素子にプログラム・消去を行ったり、記憶された情報を読み出すための適切な電圧を供給する。
【００４４】
図３は、図２に示す上記記憶回路６２１〜６２５の概略構成図を示しており、この記憶回路は、不揮発性メモリ素子７１１〜７１７と、センスアンプ回路７４１〜７４７と、ラッチ回路７７１〜７７７とを有している。
【００４５】
なお、上記電圧供給回路７０を除く、上記不揮発性メモリ素子７１１〜７１７、上記センスアンプ回路７４１〜７４７および上記ラッチ回路７７１〜７７７は、上記記憶回路中に記憶すべきビット数に応じて並列に配置されている。
【００４６】
次に、図２および図３を用いて、データユニットを４ビット、冗長符号化の手法として、ハミング符号化を行う場合について、説明する。なお、以下の説明において、上記記憶回路６２１〜６２５に含まれる不揮発性メモリ素子は、全て良品とする。
【００４７】
まず、上記符号化回路６１において、４ビットのデータユニットは、ハミング符号化が行われ、３ビットの誤り訂正コードが生成される。
【００４８】
そして、４ビットのデータユニットと３ビットの誤り訂正コードとを足し合わせた計７ビットの情報は、上記記憶回路６２１〜６２５にそれぞれ並列に送られ、上記電圧供給回路７０において適切な電圧を供給することによって、上記不揮発性メモリ素子７１１〜７１７中に記憶される。
【００４９】
記憶されたデータを読み出す際は、まず、上記記憶回路６２１〜６２５のそれぞれにおいて、上記不揮発性メモリ素子７１１〜７１７に記憶された情報を、上記電圧供給回路７０に適切な電圧を供給することによって読み出す。
【００５０】
読み出しの際は、上記センスアンプ回路７４１〜７４７において、リファレンスとなる電流を、上記センスアンプ回路７４１〜７４７の一方の入力７３１〜７３７に供給し、この供給された電流と不揮発性メモリ素子からの出力電流とを比較することによって、読み出す。
【００５１】
その後、読み出された情報は、上記ラッチ回路７７１〜７７７においてデジタルデータとして記憶される。
【００５２】
上記ラッチ回路７７１〜７７７に記憶されたデータは、さらに上記誤り判定回路６３１〜６３５に送られ、それぞれの上記誤り判定回路６３１〜６３５において、７ビットのデータからこのデータに誤りが含まれていないかどうか判定し、誤りが含まれている場合は、エラーコードとして「１」を出力し、誤りが含まれていない場合は、エラーコードとして「０」を出力する。
【００５３】
その後、上記誤り判定回路６３１〜６３５から出力された４ビットのデータユニットは、上記多数決判定回路６４に送られ、１ビットずつ多数決によって判定され、データが確定する。このとき、上記誤り判定回路６３１〜６３５からエラーコード「１」が出力されたデータは、上記多数決判定回路６４において参照されない。
【００５４】
次に、図４に、本発明の半導体記憶装置におけるデータ処理のフローを示す。一例として、不揮発性メモリ素子に記憶されるデータを１６ビットとし、誤り訂正コードの符号化には、ハミング符号化を行うこととする。また、記憶する情報は、表示装置の特性ばらつきを補正するための補正パラメータであることとする。
【００５５】
まず、対象となる表示装置に対して動作テストを行い（ステップＳ１）、表示装置の補正パラメータを決定する（ステップＳ２）。このとき、表示装置が不良であるならば、別途、不良を示すコードを設定し、データとして、上記不良コードが記憶されてもよい。
【００５６】
この後、パラメータ情報を冗長符号化のため、複数のデータユニットに分割する（ステップＳ３）。この実施形態では、１６ビットの情報を４組の４ビットデータユニットに分割する。
【００５７】
なお、本実施形態では、パラメータ情報を複数のデータユニットに分割しているが、必ずしも複数のデータユニットに分割する必要は無く、パラメータ情報を１つのデータユニットとして処理しても構わない。
【００５８】
一般的に、ハミング符号化においては、データユニットのビット数にかかわらず、２ビットまでの誤り検知が可能である。このため、データユニットのビット数は少なければ少ないほど、誤り検出率は高まる。
【００５９】
しかしながら、一方で、データユニットのビット数に対する誤り訂正コードのビット数の割合も高まる。
【００６０】
したがって、データユニットのビット数は、パラメータ情報のビット数、不揮発性メモリ素子の不良率及び搭載可能な不揮発性メモリ素子のビット数によって決定される。
【００６１】
その後、各データユニットは冗長符号化される（ステップＳ４）。本実施形態では、ハミング符号によって冗長符号化されるため、４ビットのデータユニットに対して３ビットの誤り訂正コードが付加される。
【００６２】
この後、パラメータ情報が記憶される不揮発性メモリ素子アレイをテストする（ステップＳ５）。ここでは、１つの不揮発性メモリ素子に対して１ビットの情報を記憶し、４ビットのデータユニットと３ビットの誤り訂正コードを合わせた７ビットの情報を記憶する不揮発性メモリ素子ユニット（つまり、図２の上記記憶回路６２１〜６２５）を５つ用意するとすれば、計３５個の不揮発性メモリ素子が必要とされるものとする。
【００６３】
そして、不揮発性メモリ素子ユニット毎にテストが行われ、７つの素子全てが良品か否か判別される。つまり、上記誤り判定回路により、７つの素子の全てに関して、上記デジタルデータの誤りを検出する（ステップＳ６）。
【００６４】
７つの素子全てが良品の場合（つまり、上記デジタルデータに誤りが含まれていない場合）は、記憶されるべき誤り訂正コード（ＥＣＣ）が付加されたデータユニットの情報が、上記誤り判定回路から、出力される（ステップＳ７）。
【００６５】
しかしながら、７つの素子のうちのいくつかに不良が見つかった場合（つまり、上記デジタルデータに誤りが含まれている場合）は、その不良情報が固定であるとして、誤り訂正信号が付加されたデータユニット全体で１ビットの誤りがあるようなデータであるものとして不揮発性メモリ素子ユニット（上記記憶回路）にプログラムを行う（ステップＳ８）。
【００６６】
上述の通り、ハミング符号化において２ビットまでの誤り検知は可能であるが、３ビット以上誤りがあると、誤りがあるか否か判定不能と成る。
【００６７】
上記構成とすれば、不揮発性メモリ素子ユニットにプログラムした後にリテンション不良により、１ビットのデータが反転した場合でも、引き続き誤り検出が可能であり、より信頼性の高い記憶を行うことが可能である。
【００６８】
このようにして、５つの不揮発性メモリ素子ユニットに情報がプログラムされる。その後、５つの不揮発性メモリ素子ユニットに記憶された情報を基にしてデータが読み出される。
【００６９】
データが読み出される際は、誤り検査において不良ビットがあると判定された不揮発性メモリ素子ユニットの情報は除かれた後、各ビット毎に多数決を行い、「０」と「１」の多い方を正しいデータとして採用する（ステップＳ９）。その後、多数決で得られた誤り訂正コード（ＥＣＣ）付データをデコードする（ステップＳ１０）。
【００７０】
したがって、多数決に残る可能性のある不良不揮発性メモリ素子ユニットは、前ステップで不良が検出されて１ビット誤り情報がプログラムされた後、リテンション不良により３ビット以上誤りが生じた不揮発性メモリ素子ユニットと、前ステップで良品と判定されたものの情報がプログラムされた後、リテンション不良により３ビット以上誤りが生じた不揮発性メモリ素子ユニットとであって、どちらの場合も発生確率は非常に低い。そのため、極めて信頼性の高い情報の読出しを行うことが可能である。
【００７１】
なお、この多数決で得られたデータユニットは上述の通り極めて信頼性が高いため、そのまま正式なデータとして採用してもよいが、誤り訂正信号が付加されているため、この信号を基に再び誤り検査を行ってもよい。
【００７２】
この場合、ハミング符号化を行っているため、仮に１ビットの情報が誤っていたとしても誤り訂正が可能である。したがって、さらに信頼性の高い情報の読出しを行うことが可能である。
【００７３】
要するに、この発明の半導体記憶装置は、上記符号化回路６１と、上記記憶回路６２１〜６２５と、上記誤り判定回路６３１〜６３５と、上記多数決判定回路６４とを備える。
【００７４】
したがって上記多数決判定回路６４は、上記誤り判定回路６３１〜６３５が誤りが含まれていないと判定した上記各記憶回路６２１〜６２５からの上記デジタルデータのみを１ビットずつ多数決によって判定して、正しい上記デジタルデータを出力するので、二段階で正しい上記デジタルデータを判定して、信頼性の高い半導体記憶装置を提供することが可能となる。
【００７５】
また、この発明の半導体記憶装置は、図２の仮想線に示す訂正回路６５を備えてもよく、この訂正回路６５は、上記多数決判定回路６４から出力された上記デジタルデータに、誤りが含まれているか否かを判定し、上記デジタルデータに誤りが含まれていると判定したときに、上記デジタルデータの誤りを訂正し、この訂正した上記デジタルデータを出力する。
【００７６】
したがって、上記訂正回路６５は、多数決によって得られたデジタルデータについて、さらに誤り検査を行うため、より信頼性の高い半導体記憶装置を提供することが可能となる。
【００７７】
また、この発明の半導体記憶装置では、上記記憶回路６２１〜６２５は、上記複数の不揮発性メモリ素子の中で２ビット以上の不良があったときに、この不良の不揮発性メモリ素子の示す値を固定した状態で、１ビットの誤りを示すデータユニットを、記憶するようにしてもよい。
【００７８】
したがって、上記記憶回路６２１〜６２５は、上記複数の不揮発性メモリ素子７１１〜７１７の中で２ビット以上の不良があったときに、この不良の不揮発性メモリ素子７１１〜７１７の示す値を固定した状態で、１ビットの誤りを示すデータユニットを、記憶するので、上記不良が検出された記憶回路の中で、さらにリテンション不良などが原因でプログラム後に不良が発生した場合でも、不良ビット数を誤り検出限界以下に抑えることができる確率が高まり、さらに信頼性の高い半導体記憶装置を提供することが可能となる。
【００７９】
また、この発明の半導体記憶装置では、上記記憶回路６２１〜６２５の上記不揮発性メモリ素子７１１〜７１７は、絶縁性基板上に形成されていてもよい。
【００８０】
したがって、比較的耐熱性の低い絶縁性基板上に形成され、素子特性の信頼性の劣る不揮発性メモリ素子７１１〜７１７に情報を記憶する場合でも、信頼性の高い情報の記憶および読出しを行うことが可能となる。
【００８１】
（第２の実施形態）
図５は、この発明の表示装置の一実施形態の概略構成図を示している。図５に示す表示装置は、ＴＦＴ（薄膜トランジスタ）液晶ディスプレイである。
【００８２】
上記表示装置３１は、画素部３５と、ゲートドライバ３４と、ソースドライバ３３と、Ｄ／Ａ（アナログ／デジタル）変換器３２と、制御回路３６と、電源回路３７と、メモリ部３８とを有する。
【００８３】
上記画素部３５、上記ゲートドライバ３４、上記ソースドライバ３３、上記Ｄ／Ａ変換器３２、上記制御回路３６および上記電源回路３７は、ＴＦＴ（薄膜トランジスタ）によって形成されたスイッチング素子を有する。
【００８４】
また、上記メモリ部３８は、上記第１の実施形態の図１Ａで示した非単結晶不揮発性メモリ素子により構成されている。
【００８５】
次に、上記表示装置３１の動作を説明する。
【００８６】
上記表示装置３１は、デジタル信号入力型の液晶ディスプレイであって、まず、外部端子から上記Ｄ／Ａ変換器３２に映像のデジタル信号が入力され、外部端子から上記制御回路３６にタイミング制御信号が入力され、外部端子から上記電源回路３７に電源電圧が入力される。
【００８７】
上記Ｄ／Ａ変換器３２では、デジタル信号として入力された信号がアナログの電圧値に変換され、画素に供給される。
【００８８】
一方、上記ソースドライバ３３および上記ゲートドライバ３４は、上記制御回路３６から出力された制御信号のタイミングにしたがって、上記画素部３５のＴＦＴに電圧を供給する。
【００８９】
また、上記電源回路３７は、外部から入力された電圧から昇圧または／もしくは降圧を行うことによって、上記画素部３５、上記Ｄ／Ａ変換器３２、上記ソースドライバ３３、上記ゲートドライバ３４および上記メモリ部３８に、適切な電源電圧を供給する。
【００９０】
しかしながら、上述の通り、上記画素部３５、上記ゲートドライバ３４、上記ソースドライバ３３、上記Ｄ／Ａ変換器３２、上記制御回路３６および上記電源回路３７は、ＴＦＴにより構成されているが、一般的に絶縁性基板上に形成されるＴＦＴは、絶縁性基板の耐熱性が比較的低いため、素子間の特性ばらつきが大きく、これが表示装置３１の表示特性のばらつきを大きくする大きな要因となっていた。
【００９１】
このため、本発明の表示装置では、絶縁性基板上に形成された不揮発性メモリ素子より構成される上記メモリ部３８が設けられており、上記表示装置３１の製造が完了した後に動作テストが行われ、この動作テストの結果に基づいて上記表示装置３１の製品間の表示特性のばらつきを補正するデジタル値で示されたパラメータを、上記メモリ部３８に記憶する。なお、パラメータを記憶する際は、上記第１の実施形態の図４で示したフローに従って情報が記憶される。
【００９２】
要するに、この発明の表示装置３１は、絶縁性基板と、この絶縁性基板上に形成された上記メモリ部３８（つまり、上記第１の実施形態の上記半導体記憶装置）とを有している。
【００９３】
したがって、特性ばらつきを抑制し、均質で製造歩留まりの高い表示装置を提供することが可能となる。
【００９４】
（第３の実施形態）
図６は、この発明の電子機器の一実施形態の概略構成図を示している。図６に示す電子機器は、携帯電話である。
【００９５】
この携帯電話は、表示部４１と、ＲＯＭ（読出し専用メモリ）４２と、ＲＡＭ（ランダムアクセスメモリ）４３と、制御回路４４と、アンテナ４５と、無線回路４６と、電源回路４７と、オーディオ回路４８と、カメラモジュール４９と、メモリカード５０とを有する。
【００９６】
上記表示部４１は、上記第２の実施形態の図５で示した表示装置を用いている。上記表示部４１には、上記ＲＯＭ４２、上記ＲＡＭ４３もしくは上記制御回路４４を通じて、ユーザーへ伝えるべき情報が、表示される。
【００９７】
一般的に、携帯電話において上記表示部４１は、ユーザーに情報を伝達する重要なインターフェイスであって、高い信頼性と品質が求められている。
【００９８】
上記表示部４１に、本発明の特性のばらつきが少なく均質な表示装置を用いることによって、製品間で品質のばらつきが少なく、高品質で信頼性の高い携帯電話を提供することが可能となる。
【図面の簡単な説明】
【００９９】
【図１Ａ】本発明の半導体記憶装置におけるメモリ素子の断面図である。
【図１Ｂ】本発明の半導体記憶装置におけるメモリ素子の回路記号を示す図である。
【図２】本発明の半導体記憶装置の概略構成図である。
【図３】記憶回路の概略構成図である。
【図４】本発明の半導体記憶装置のデータ処理のフローである。
【図５】本発明の表示装置の概略構成図である。
【図６】本発明の携帯電子機器の概略構成図である。
【図７】従来の半導体記憶装置の回路図である。
【符号の説明】
【０１００】
１  ゲート電極
２，４  シリコン酸化膜
３  シリコン窒化膜（電荷蓄積部）
５  チャネル領域
６ａ，６ｂ  拡散領域
７  絶縁性基板
３１  表示装置
３２  Ｄ／Ａ変換器
３３  ソースドライバ
３４  ゲートドライバ
３５  表示部
３６  制御回路
３７  電源回路
３８  メモリ部
４１  表示部
４２  ＲＯＭ
４３  ＲＡＭ
４４  制御回路
４５  アンテナ
４６  無線回路
４７  電源回路
４８  オーディオ回路
４９  カメラモジュール
５０  メモリカード
６１  符号化回路
６２１〜６２５  記憶回路
６３１〜６３５  誤り判定回路
６４  多数決判定回路
６５  訂正回路
７０  電圧供給回路
７１１〜７１７  不揮発性メモリ素子
７４１〜７４７  センスアンプ回路
７７１〜７７７  ラッチ回路
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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