(57)【要約】【課題】発生するクラックを切り込み構造に集中させ、歩留りよく半導体ウェハをチップ化する。【解決手段】  半絶縁性基板１４からなる半導体ウェハ上に半導体素子１６を複数形成し、半絶縁性基板１４の裏面に第１保持基板１０に貼り付ける工程と、半導体ウェハ上面において分離する部分において切り込み溝１８を形成する工程と、半導体ウェハ上面に保護レジスト層２０を形成後第２保持基板２４を貼り付ける工程と、第１保持基板１０を半導体ウェハから剥離する工程と、半絶縁性基板１４を裏面から研磨することにより薄層化する工程と、薄層化された半絶縁性基板１４の裏面に対して保持フィルム層２６を貼り付ける工程と、第２保持基板２４を剥離すると共に保護レジスト層２０を除去する工程と、保持フィルム層２６の引き延ばしにより半導体ウェハをチップ化する工程とを有する。【選択図】図３
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【特許請求の範囲】
【請求項１】
半絶縁性基板からなる半導体ウェハ上に半導体素子を複数形成し、前記半絶縁性基板の裏面を低温ワックス層によって第１保持基板に貼り付ける工程と、
前記半絶縁性基板からなる前記半導体ウェハ上面において、チップ化時に分離する部分において切り込み溝を形成する工程と、
前記半絶縁性基板からなる半導体ウェハ上面に保護レジスト層を形成後、前記保護レジスト層上に中温ワックス層を介して第２保持基板を貼り付ける工程と、
前記低温ワックス層を溶解して、前記第１保持基板を前記半絶縁性基板からなる半導体ウェハから剥離する工程と、
前記半絶縁性基板を裏面から研磨することにより、薄層化する工程と
を有することを特徴とする半導体ウェハのチップ化方法。
【請求項２】
請求項１記載の半導体ウェハのチップ化方法において、
薄層化された前記半絶縁性基板の裏面に対して、保持フィルム層を貼り付ける工程と、
前記中温ワックス層を溶解して、前記第２保持基板を剥離すると共に前記保護レジスト層を除去する工程と、
前記保持フィルム層の引き延ばしにより、前記半導体ウェハをチップ化する工程と
を有することを特徴とする半導体ウェハのチップ化方法。
【請求項３】
請求項２記載の半導体ウェハのチップ化方法において、
前記保持フィルム層の引き延ばしにより、前記半導体ウェハをチップ化する工程において、前記切り込み溝に沿ってブレーキングすることを特徴とする半導体ウェハのチップ化方法。
【請求項４】
請求項２又は３に記載の半導体ウェハのチップ化方法において、
前記保持フィルム層の引き延ばしにより、前記半導体ウェハをチップ化する工程において、前記保持フィルム層の引き延ばしにより、前記切り込み溝の下部の前記半絶縁性基板おいて切り離されて、チップ化されることを特徴とする半導体ウェハのチップ化方法。
【請求項５】
請求項１乃至４のいずれかに記載の半導体ウェハのチップ化方法において、
前記切り込み溝の深さは前記半絶縁性基板からなる半導体ウェハの厚さの約半分であることを特徴とする半導体ウェハのチップ化方法。
【請求項６】
請求項１乃至５のいずれかに記載の半導体ウェハのチップ化方法において、
前記半絶縁性基板からなる半導体ウェハは、ＳｉＣ基板，ＳｉＣ基板上のＧａＮエピタキシャルウエハ，若しくは、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合を形成したエピタキシャルウエハであることを特徴とする半導体ウェハのチップ化方法。
【請求項７】
請求項１乃至６のいずれかに記載の半導体ウェハのチップ化方法において、
前記切り込み溝を形成する工程は、ダイサーを用いて実施することを特徴とする半導体ウェハのチップ化方法。
【請求項８】
請求項１乃至７のいずれかに記載の半導体ウェハのチップ化方法において、
前記切り込み溝に対して絶縁層を充填する工程を有することを特徴とする半導体ウェハのチップ化方法。
【請求項９】
請求項８に記載の半導体ウェハのチップ化方法において、
前記絶縁層は、ＣＶＤ絶縁膜、窒化膜、ＴＥＯＳ絶縁膜、ＢＳＧ膜、ＰＳＧ膜、ＢＰＳＧ膜のいずれかであることを特徴とする半導体ウェハのチップ化方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハのチップ化方法に関し、特にＧａＮ／ＳｉＣなど薄層化が困難な半導体素子に適用される半導体ウェハのチップ化方法に関する。
【背景技術】
【０００２】
高周波帯で使用する半導体装置、例えばマイクロ波増幅装置は、電界効果型トランジスタなどの能動素子および抵抗やコンデンサなどの受動素子、高周波信号を伝送するマイクロストリップ線路などの回路素子から構成される。
【０００３】
これらの回路素子は、例えば半絶縁性基板上に形成されている。半絶縁性基板の裏面には接地導体が形成されている。そして、回路素子を接地する場合、例えば半絶縁性基板を貫通するビア（ＶＩＡ）ホールを介して、半絶縁性基板上に設けた回路素子と半絶縁性基板の裏面に形成した接地導体とが電気的に接続される。
【０００４】
ビアホールは、半絶縁性基板の一方の面から他方の面に貫通する貫通穴を設け、貫通穴の内面に導電層を形成した構造をしている。貫通穴は、例えばエッチングで形成され、導電層はメッキや蒸着などで形成される（例えば、特許文献１およびは特許文献２参照。）
このような高周波帯で使用する半導体装置において、特にＳｉＣ基板やＳｉＣ基板上のＧａＮピタキシャルウエハを半絶縁性基板として使用する場合、半絶縁性基板の厚さが比較的厚いため、半導体ウェハのチップ化方法に問題があった。このような半絶縁性基板を有する高周波半導体装置などをチップ化する場合、保持基板に半導体素子面を裏にして貼り付けて、１００μｍまで薄層化したのち、半導体装置を保持基板から剥がして、半導体素子面を表にして再度半導体装置を保持基板に貼り付け、ダイサーで切ってチップ化する方法が一般的である。
【０００５】
図９乃至図１６は、従来例に係る半導体ウェハのチップ化方法の一工程の説明図である。
【０００６】
図９（ａ）は、第２保持基板の貼り付け工程の模式的断面構造図、図９（ｂ）は、図９（ａ）に対応する半導体ウェハの平面パターンの模式図を示す。図１０は、半絶縁性基板１４の研磨による薄層化工程の模式的断面構造図を示す。図１１は、薄層化された半絶縁性基板１４に対する第３保持基板２８の貼り付け工程の模式的断面構造図を示す。図１２は、第２保持基板２４の剥離工程の模式的断面構造図を示す。図１３（ａ）は、半絶縁性基板１４に対するフルカット工程の模式的断面構造図、図１３（ｂ）は、図１３（ａ）に対応する半導体ウェハの上面側平面パターンの模式図を示す。図１４は、第３保持基板２８の剥離工程の模式的断面構造図を示す。図１５は、保持フィルム層３４の引き延ばしによる半導体ウェハのチップ化工程の模式的断面構造図を示す。図１６は、従来例に係る半導体ウェハのチップ化方法によりチップ化された半導体素子の模式的断面構造図を示す。
【０００７】
以下、図を参照して、従来例に係る半導体ウェハのチップ化方法を説明する。
【０００８】
（ａ）まず、図９（ａ）および（ｂ）に示すように、半絶縁性基板１４上に配置された半導体素子１６上に保護レジスト層２０を形成し、更に中温ワックス層２２を介して、第２保持基板２４に貼り付ける。（ここで、第２保持基板２４は単に保持基板でもよいが、後述する本発明との対応を明確にするため、第２保持基板２４と表示する。）
（ｂ）次に、図１０に示すように、半絶縁性基板１４を研磨による薄層化する。
【０００９】
（ｃ）次に、図１１に示すように、薄層化された半絶縁性基板１４に対して高温ワックス層３０を介して第３保持基板２８を貼り付ける。（ここで、第３保持基板２８は単に保持基板でもよいが、後述する本発明との対応を明確にするため、第３保持基板２８と表示する。）
（ｄ）次に、図１２に示すように、中温ワックス層２２を溶解して、第２保持基板２４を剥離すると共に保護レジスト層２０を除去する。
【００１０】
（ｅ）次に、図１３（ａ）および（ｂ）に示すように、半絶縁性基板１４に対するフルカット工程を実施して、半導体ウェハをチップ化する位置において切り込み溝を半絶縁性基板１４の厚さ方向のすべてにわたり形成し、絶縁層３２で充填する。
【００１１】
（ｆ）次に、図１４に示すように、半絶縁性基板１４上に配置された半導体素子１６上に保持フィルム層３４を形成し、高温ワックス層３０を溶解して、第３保持基板２８を剥離する。
【００１２】
（ｇ）次に、図１５に示すように、保持フィルム層３４の引き延ばし工程を実施する。
【００１３】
（ｈ）次に、図１６に示すように、保持フィルム層３４の引き延ばし工程によって、保持フィルム層３４を半絶縁性基板１４上および半導体素子１６上から剥離するとともに、チップ化された半導体素子を得る。
【００１４】
しかしながら、ＳｉＣ基板やＳｉＣ基板上のＧａＮエピタキシャルウエハは大きな内部応力を有する。このため、ＳｉＣ基板やＳｉＣ基板上のＧａＮエピタキシャルウエハからなる半絶縁性基板を薄層化するにつれて、自らの内部応力で半導体ウェハが割れてしまうという問題点があった。
【００１５】
このため、従来例に係る半導体ウェハのチップ化方法においては、半絶縁性基板の薄層化は１００μｍが限界だった。
【特許文献１】特開平２−２８８４０９号公報
【特許文献２】特開２００１−２８４２５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明の目的は、半導体ウェハに予め切り込み溝を入れておくことにより、内部応力を緩和させ、発生するクラックを切り込み構造に集中させることができ、歩留りよく半導体ウェハをチップ化する半導体ウェハのチップ化方法を提供することにある。
【課題を解決するための手段】
【００１７】
上記目的を達成するための本発明の請求項１に記載の半導体ウェハのチップ化方法は、半絶縁性基板からなる半導体ウェハ上に半導体素子を複数形成し、前記半絶縁性基板の裏面を低温ワックス層によって第１保持基板に貼り付ける工程と、前記半絶縁性基板からなる前記半導体ウェハ上面において、チップ化時に分離する部分において切り込み溝を形成する工程と、前記半絶縁性基板からなる半導体ウェハ上面に保護レジスト層を形成後、前記保護レジスト層上に中温ワックス層を介して第２保持基板を貼り付ける工程と、前記低温ワックス層を溶解して、前記第１保持基板を前記半絶縁性基板からなる半導体ウェハから剥離する工程と、前記半絶縁性基板を裏面から研磨することにより、薄層化する工程とを有することを特徴とする。
【００１８】
本発明の請求項２に記載の半導体ウェハのチップ化方法は、請求項１記載の半導体ウェハのチップ化方法において、薄層化された前記半絶縁性基板の裏面に対して、保持フィルム層を貼り付ける工程と、前記中温ワックス層を溶解して、前記第２保持基板を剥離すると共に前記保護レジスト層を除去する工程と、前記保持フィルム層の引き延ばしにより、前記半導体ウェハをチップ化する工程とを有することを特徴とする。
【００１９】
本発明の請求項３に記載の半導体ウェハのチップ化方法は、請求項２記載の半導体ウェハのチップ化方法において、前記保持フィルム層の引き延ばしにより、前記半導体ウェハをチップ化する工程において、前記切り込み溝に沿ってブレーキングすることを特徴とする。
【００２０】
本発明の請求項４に記載の半導体ウェハのチップ化方法は、請求項２又は３に記載の半導体ウェハのチップ化方法において、前記保持フィルム層の引き延ばしにより、前記半導体ウェハをチップ化する工程において、前記保持フィルム層の引き延ばしにより、前記切り込み溝の下部の前記半絶縁性基板おいて切り離されて、チップ化されることを特徴とする。
【００２１】
本発明の請求項５に記載の半導体ウェハのチップ化方法は、請求項１乃至４のいずれかに記載の半導体ウェハのチップ化方法において、前記切り込み溝の深さは前記半絶縁性基板からなる半導体ウェハの厚さの約半分であることを特徴とする。
【００２２】
本発明の請求項６に記載の半導体ウェハのチップ化方法は、請求項１乃至５のいずれかに記載の半導体ウェハのチップ化方法において、前記半絶縁性基板からなる半導体ウェハは、ＳｉＣ基板，ＳｉＣ基板上のＧａＮエピタキシャルウエハ，若しくは、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合を形成したエピタキシャルウエハであることを特徴とする。
【００２３】
本発明の請求項７に記載の半導体ウェハのチップ化方法は、請求項１乃至６のいずれかに記載の半導体ウェハのチップ化方法において、前記切り込み溝を形成する工程は、ダイサーを用いて実施することを特徴とする。
【００２４】
本発明の請求項８に記載の半導体ウェハのチップ化方法は、請求項１乃至７のいずれかに記載の半導体ウェハのチップ化方法において、前記切り込み溝に対して絶縁層を充填する工程を有することを特徴とする。
【００２５】
本発明の請求項９に記載の半導体ウェハのチップ化方法は、請求項８に記載の半導体ウェハのチップ化方法において、前記絶縁層は、ＣＶＤ絶縁膜、窒化膜、ＴＥＯＳ絶縁膜、ＢＳＧ膜、ＰＳＧ膜、ＢＰＳＧ膜のいずれかであることを特徴とする。
【発明の効果】
【００２６】
本発明の半導体ウェハのチップ化方法によれば、半導体ウェハに予め切り込み溝を入れておくことにより、内部応力を緩和させ、発生するクラックを切り込み溝に集中させることができ、歩留りよく半導体ウェハをチップ化することができる。
【００２７】
本発明の半導体ウェハのチップ化方法によれば、特にＳｉＣ基板やＳｉＣ基板上のＧａＮエピタキシャルウエハからなる比較的厚い半絶縁性基板によって形成された半導体装置を薄膜化し、歩留りよくチップ化することができる。
【発明を実施するための最良の形態】
【００２８】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００２９】
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００３０】
[第１の実施の形態]
図１乃至図８は、本発明の第１の実施の形態に係る半導体ウェハのチップ化方法の一工程の説明図である。図１（ａ）は、第１保持基板１０の貼り付けおよびハーフカット工程の模式的断面構造図を示し、図１（ｂ）は、図１（ａ）に対応する半導体ウェハの上面側平面パターンの模式図を示す。図２（ａ）は、第２保持基板２４の貼り付け工程の模式的断面構造図を示し、図２（ｂ）は、図２（ａ）に対応する半導体ウェハの平面パターンの模式図を示す。図３（ａ）は、第２保持基板２４の剥離工程の模式的断面構造図を示し、図３（ｂ）は、図３（ａ）に対応する半導体ウェハの平面パターンの模式図を示す。図４は、半絶縁性基板１４の研磨による薄層化工程の模式的断面構造図を示す。図５は、薄層化された半絶縁性基板１４に対する保持フィルム層２６の貼り付け工程の模式的断面構造図を示す。図６は、第２保持基板２４の剥離工程の模式的断面構造図を示す。図７は、保持フィルム層２６の引き延ばしによる半導体ウェハのチップ化工程の模式的断面構造図を示す。図８（ａ）は、本発明の第１の実施の形態に係る半導体ウェハのチップ化方法によりチップ化された半導体素子の模式的断面構造図を示し、図８（ｂ）は、切り込み溝１８下部の半絶縁性基板１４において亀裂が発生する様子を説明する半導体素子の模式的断面構造図を示し、図８（ｃ）は、保持フィルム層２６の引き延ばしにより、切り込み溝１８下部の半絶縁性基板１４においてチップ化された様子を説明する模式的断面構造図を示す。
【００３１】
以下図面を参照して、本発明の第１の実施の形態に係る半導体ウェハのチップ化方法を説明する。
【００３２】
（ａ）まず、図１（ａ）および（ｂ）に示すように、半絶縁性基板１４からなる半導体ウェハ上に半導体素子１６を複数形成し、半絶縁性基板１４の裏面を低温ワックス層１２によって第１保持基板１０に貼り付け、さらに、半導体素子１６を複数形成した半絶縁性基板１４からなる半導体ウェハ上面において、チップ化時に分離する部分において切り込み溝１８をダイサーなどを用いて形成する。切り込み溝１８の深さは半絶縁性基板１４からなる半導体ウェハの厚さの約半分程度以下である。
【００３３】
例えば、半導体ウェハの厚さの１／１０〜１／２が望ましい。なお、切り込み溝１８に対して絶縁層を充填してもよい。絶縁層としては、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）絶縁膜、窒化膜、ＴＥＯＳ（テトラエトキシシラン）絶縁膜、ＢＳＧ膜、ＰＳＧ膜、ＢＰＳＧ膜などを適用することができる。
【００３４】
ここで、半絶縁性基板１４からなる半導体ウェハは、ＳｉＣ基板やＳｉＣ基板上のＧａＮエピタキシャルウエハであってもよい。さらに、ＳｉＣ基板上にＧａＮ／ＧａＡｌＮからなるヘテロ接合を形成したエピタキシャルウエハであってもよい。
【００３５】
（ｂ）次に、図２（ａ）および（ｂ）に示すように、半導体素子１６を複数形成した半絶縁性基板１４からなる半導体ウェハ上面に保護レジスト層２０を形成後、保護レジスト層２０上に中温ワックス層２２を介して、第２保持基板２４を貼り付ける。
【００３６】
（ｃ）次に、図３（ａ）および（ｂ）に示すように、低温ワックス層１２を溶解して、第１保持基板１０を半絶縁性基板１４からなる半導体ウェハから剥離する。
【００３７】
（ｄ）次に、図４に示すように、半絶縁性基板１４を裏面から研磨により、薄層化する。
【００３８】
本発明の第１の実施の形態に係る半導体ウェハのチップ化方法においては、半導体ウェハに予め切り込み溝１８を入れておくことにより、内部応力を緩和させ、発生するクラックを切り込み溝１８に集中させることができる。このような内部応力緩和機構によって、大きな内部応力を有するＳｉＣ基板やＳｉＣ基板上のＧａＮエピタキシャルウエハなどであっても半絶縁性基板１４を薄層化するにつれて、自らの内部応力で半導体ウェハが割れてしまうこともほとんどない。薄層化された半絶縁性基板１４の厚さは、例えば、１００μｍ以下、例えば約３０μｍ〜８０μｍ程度まで薄層化することもできる。
【００３９】
（ｅ）次に、図５に示すように、薄層化された半絶縁性基板１４の裏面に対して、保持フィルム層２６を貼り付ける。
【００４０】
（ｆ）次に、図６に示すように、中温ワックス層２２を溶解して、第２保持基板２４を剥離すると共に保護レジスト層２０を除去する。
【００４１】
（ｇ））次に、図７に示すように、保持フィルム層２６の引き延ばしによる半導体ウェハのチップ化工程を実施する。
【００４２】
（ｈ）次に、図８（ａ）に示すように、結果として、本発明の第１の実施の形態に係る半導体ウェハのチップ化方法によりチップ化された半導体素子が得られる。なお、図８（ｂ）に示すように、保持フィルム層２６の引き延ばしによる半導体ウェハのチップ化工程において、切り込み溝１８下部の半絶縁性基板１４には、亀裂が発生する。また、図８（ｃ）に示すように、保持フィルム層２６の引き延ばしにより、切り込み溝１８下部の半絶縁性基板１４において切り離されて、チップ化される。
【００４３】
このように、本発明の第１の実施の形態に係る半導体ウェハのチップ化方法においては、切り込み溝に沿ってブレーキング（切れ込みに力を加えて割る）することを特徴とする。
【００４４】
したがって、図８（ａ）に示されたチップ化された半導体素子の端面は、詳細には図８（ｃ）に示すように、切り込み溝１８のＬ字形状と、切り込み溝１８下部の半絶縁性基板１４の亀裂形状の組み合わせからなる断面構造が形成される。
【００４５】
本発明の第１の実施の形態に係る半導体ウェハのチップ化方法によれば、半導体ウェハに予め切り込み溝を入れておくことにより、内部応力を緩和させ、発生するクラックを切り込み溝１８に集中させることができ、歩留りよく半導体ウェハをチップ化することができる。
【００４６】
本発明の第１の実施の形態に係る半導体ウェハのチップ化方法によれば、特にＳｉＣ基板やＳｉＣ基板上のＧａＮエピタキシャルウエハなどからなる比較的厚い半絶縁性基板によって形成された半導体装置を歩留りよく薄層化し、チップ化することができる。
【００４７】
[その他の実施の形態]
上記のように、本発明は第１の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００４８】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【産業上の利用可能性】
【００４９】
本発明の実施の形態にかかる半導体ウェハのチップ化方法は、特にＳｉＣ基板やＳｉＣ基板上のＧａＮエピタキシャルウエハからなる比較的厚い半絶縁性基板によって形成された半導体装置を歩留りよく薄層化し、チップ化することができることから、内部整合型電力増幅素子、電力ＭＭＩＣ（Ｍｏｎｏｌｉｔｈｉｃ Ｍｉｃｒｏｗａｖｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、マイクロ波電力増幅器、ミリ波電力増幅器などの製造方法において、幅広い応用分野が存在する。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施の形態に係る半導体ウェハのチップ化方法の一工程の説明図であって、第１保持基板の貼り付けおよびハーフカット工程の（ａ）模式的断面構造図、（ｂ）半導体ウェハの上面側平面パターンの模式図。
【図２】本発明の第１の実施の形態に係る半導体ウェハのチップ化方法の一工程の説明図であって、第２保持基板の貼り付け工程の（ａ）模式的断面構造図、（ｂ）半導体ウェハの側平面パターンの模式図。
【図３】本発明の第１の実施の形態に係る半導体ウェハのチップ化方法の一工程の説明図であって、第１保持基板の剥離工程の（ａ）模式的断面構造図、（ｂ）半導体ウェハの平面パターンの模式図。
【図４】本発明の第１の実施の形態に係る半導体ウェハのチップ化方法の一工程の説明図であって、半絶縁性基板１４の研磨による薄層化工程の模式的断面構造図。
【図５】本発明の第１の実施の形態に係る半導体ウェハのチップ化方法の一工程の説明図であって、薄層化された半絶縁性基板１４に対する保持フィルム層２６の貼り付け工程の模式的断面構造図。
【図６】本発明の第１の実施の形態に係る半導体ウェハのチップ化方法の一工程の説明図であって、第２保持基板２４の剥離工程の模式的断面構造図。
【図７】本発明の第１の実施の形態に係る半導体ウェハのチップ化方法の一工程の説明図であって、保持フィルム層２６の引き伸ばしによる半導体ウェハのチップ化工程の模式的断面構造図。
【図８】（ａ）本発明の第１の実施の形態に係る半導体ウェハのチップ化方法によりチップ化された半導体素子の模式的断面構造図、（ｂ）保持フィルム層２６の引き伸ばしによる半導体ウェハのチップ化工程において、切り込み溝１８下部の半絶縁性基板１４において亀裂が発生する様子を説明する半導体素子の模式的断面構造図、（ｃ）保持フィルム層２６の引き伸ばしにより、切り込み溝１８下部の半絶縁性基板１４においてチップ化された様子を説明する模式的断面構造図。
【図９】従来例に係る半導体ウェハのチップ化方法の一工程の説明図であって、第２保持基板の貼り付け工程の（ａ）模式的断面構造図、（ｂ）半導体ウェハの平面パターンの模式図。
【図１０】従来例に係る半導体ウェハのチップ化方法の一工程の説明図であって、半絶縁性基板１４の研磨による薄層化工程の模式的断面構造図。
【図１１】従来例に係る半導体ウェハのチップ化方法の一工程の説明図であって、薄層化された半絶縁性基板１４に対する第３保持基板２８の貼り付け工程の模式的断面構造図。
【図１２】従来例に係る半導体ウェハのチップ化方法の一工程の説明図であって、第２保持基板２４の剥離工程の模式的断面構造図。
【図１３】従来例に係る半導体ウェハのチップ化方法の一工程の説明図であって、半絶縁性基板１４に対するフルカット工程の（ａ）模式的断面構造図、（ｂ）半導体ウェハの上面側平面パターンの模式図。
【図１４】従来例に係る半導体ウェハのチップ化方法の一工程の説明図であって、第３保持基板２８の剥離工程の模式的断面構造図。
【図１５】従来例に係る半導体ウェハのチップ化方法の一工程の説明図であって、保持フィルム層３４の引き伸ばしによる半導体ウェハのチップ化工程の模式的断面構造図。
【図１６】従来例に係る半導体ウェハのチップ化方法によりチップ化された半導体素子の模式的断面構造図。
【符号の説明】
【００５１】
１０…第１保持基板
１２…低温ワックス層
１４…半絶縁性基板
１６…半導体素子
１８…切り込み溝
２０…保護レジスト層
２２…中温ワックス層
２４…第２保持基板
２６，３４…保持フィルム層
２８…第３保持基板
３０…高温ワックス層
３２…絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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