(57)【要約】【課題】    大型ウエハにおいても均一な丸め込み酸化が行なえ、かつ増加する工程が過度の負担にならない半導体装置の製造方法を提供する。【解決手段】    半導体装置の製造方法は、シリコン基板の表裏両面上方に窒化シリコン膜、その上にＴＥＯＳ酸化シリコン膜をＣＶＤで堆積する工程と、表面側ＴＥＯＳ酸化シリコン膜を除去する工程と、ＴＥＯＳ酸化シリコン膜を脱ガスアニールする工程と、表面側窒化シリコン膜をエッチングマスクとしてシリコン基板に素子分離溝をエッチングする工程と、１０００℃以上の温度の丸め込み酸化をバッチ処理で行なう工程と、ＨＤＰ酸化シリコン膜で素子分離溝を埋め込む工程と、を含む。【選択図】  図５−１
2008300643.tif 000002
【特許請求の範囲】
【請求項１】
（Ａ）シリコン基板の裏面上方に酸化種を含む第１の絶縁膜を形成する工程と、
（Ｂ）前記シリコン基板をアニールし、前記第１の絶縁膜の酸化種の脱ガス処理を行なう工程と、
（Ｃ）工程（Ｂ）の後、前記シリコン基板の表面をバッチ処理で酸化する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記工程（Ａ）が、ＴＥＯＳを用いたＣＶＤで、前記第１の絶縁膜として酸化シリコン膜を堆積する請求項１記載の半導体装置の製造方法。
【請求項３】
（Ｄ）工程（Ａ）の前に、前記シリコン基板の表裏両面上方に、前記第１の絶縁膜とはエッチング特性が異なる第２の絶縁膜をＣＶＤで堆積する工程、
を含み、
工程（Ａ）が、
（Ａ−１）前記シリコン基板の表裏両面上方の第２の絶縁膜上に前記第１の絶縁膜を形成する工程と、
（Ａ−２）前記シリコン基板の表面上方の前記第１の絶縁膜を除去し、前記第２の絶縁膜を露出する工程と、
を含む請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記第２の絶縁膜が、窒化シリコン膜である請求項３記載の半導体装置の製造方法。
【請求項５】
（Ｅ）工程（Ａ−２）の後、前記シリコン基板の表面上方の前記第２の絶縁膜に素子分離溝形状の開口をパターニングする工程と、
（Ｆ）パターニングした前記第２の絶縁膜をマスクとして、前記シリコン基板表面部をエッチングし、複数の活性領域を囲む素子分離溝を形成する工程と、
（Ｇ）前記素子分離溝内を埋めて素子分離絶縁膜を堆積する工程と、
（Ｈ）前記シリコン基板表面上方の前記素子分離絶縁膜を、前記第２の絶縁膜をストッパとしてＣＭＰする工程と、
をさらに含み、工程（Ｃ）が工程（Ｆ）と（Ｇ）の間で行われ、前記活性領域の角部を丸め込む請求項３または４記載の半導体装置の製造方法。
【請求項６】
（Ｊ）工程（Ｈ）の後、前記シリコン基板の裏面上方の前記第２の絶縁膜は前記第１の絶縁膜で保護しつつ、前記シリコン基板の表面上方の前記第２の絶縁膜を除去する工程、
をさらに含む請求項５記載の半導体装置の製造方法。
【請求項７】
（Ｋ）前記複数の活性領域の一部の活性領域に、フラッシュメモリセルを形成する工程、
をさらに含む請求項５または６記載の半導体装置の製造方法。
【請求項８】
（Ｌ）工程（Ａ−２）の後、露出した前記第２の絶縁膜の表面を親水性化する工程、
を含み、
工程（Ｅ）が、
（Ｅ−１）前記表面を酸化した第２の絶縁膜上にホトレジスト層を塗布する工程と、
（Ｅ−２）前記ホトレジスト層を露光、現像して、素子分離溝形状の開口を有するホトレジスト層をパターニングする工程と、
（Ｅ−３）前記パターニングしたホトレジスト層をマスクとして前記第２の絶縁膜をエッチングしてパターニングする工程と、
（Ｅー４）前記パターニングしたホトレジスト層を除去する工程と、
を含む請求項７記載の半導体装置の製造方法。
【請求項９】
工程（Ｌ）が、酸素プラズマを用いて前記窒化シリコン膜の表面を酸化し、工程（Ｂ）がＮ２雰囲気中のドライアニール処理である請求項８記載の半導体装置の製造方法。
【請求項１０】
工程（Ｌ）が、（Ｎ２＋Ｏ２）雰囲気中のウエット酸化により前記窒化シリコン膜の表面を酸化し、工程（Ｂ）が同一プロセスチャンバ中でのＮ２雰囲気中のドライアニール処理である請求項８記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にシリコン基板の裏面上方に基板の反りを抑制する絶縁膜を形成した、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路装置（ＩＣ）の性能向上のため、構成要素であるＭＯＳトランジスタのサイズは縮小され、集積度は向上している。集積度の向上と共に、多層配線の層数は増加している。１枚のシリコンウエハから製造できるチップ数を増大するために、ウエハサイズは拡大される傾向にあり、現在、１２インチウエハが広く普及している。
【０００３】
シリコンウエハの表面上に層間絶縁膜を介して多層配線を形成すると、層間絶縁膜が有する引張応力により、ウエハの裏面側が凸に反る場合がある。ウエハサイズを拡大すると、ウエハの反りの影響も増大する。
【０００４】
特開２００５−２６４０４号公報は、半導体ウエハの表面側に第１の膜を形成し、反り量を測定し、半導体ウエハの表面側および裏面側に同時に第２の膜を形成し、半導体ウエハの裏面側の第２の膜のみを選択的に全部又は一部除去する、ここで反り量に応じて裏面側の第２の膜の除去量を調整することを教示する。
【０００５】
ＬＯＣＯＳ（locａl oxidation of silicon）による素子分離領域は、バーズビーク部が活性領域を狭める無駄な面積となり、集積度向上を妨げる。ＬＯＣＯＳに代わって、ＳＴＩ（shallow trench isolation）が広く用いられるようになった。
【０００６】
ＳＴＩによる素子分離領域は、以下のように作成される。シリコン基板表面を熱酸化してバッファ酸化シリコン膜を形成し、その上に化学気相堆積（ＣＶＤ）で窒化シリコン膜を堆積する。窒化シリコン膜、酸化シリコン膜をエッチングして、素子分離領域に対応する開口パターンを形成する。パターニングされた窒化シリコン膜をマスクとして、シリコン基板をエッチングして素子分離溝を形成する。素子分離溝によって、活性領域が画定される。必要に応じて、素子分離溝表面に熱酸化膜等のライナを形成した後、高密度プラズマ（ＨＤＰ）ＣＶＤ等により酸化シリコン膜で素子分離溝を埋め戻す。窒化シリコン膜をストッパとして、化学機械研磨（ＣＭＰ）により窒化シリコン膜上の酸化シリコン膜を除去する。ＣＭＰ後のウエハ表面は平坦化されている。露出された窒化シリコン膜を熱燐酸で除去し、バッファ酸化シリコン膜を希フッ酸で除去し、活性領域表面を露出する。
【０００７】
特開２００６−４９８９号公報は、シリコンウエハの表面および裏面に熱酸化法により酸化シリコン膜を形成し、縦型炉内に多数枚のシリコンウエハを装荷し、バッチ処理でウエハの表裏両面上に、窒化シリコン膜、酸化シリコン膜を熱ＣＶＤで成膜し、ウエハ表面上の酸化シリコン膜は希フッ酸を用いたウエットエッチングで除去することを教示する。ウエハ表面の窒化シリコン膜はエッチングマスク兼ＣＭＰ用ストッパとなる膜であり、ウエハ裏面の窒化シリコン膜は反りを抑制する膜である。ウエハ裏面上の窒化シリコン膜の上の酸化シリコン膜は、ウエハ表面上の窒化シリコン膜を熱リン酸で除去する際、ウエハ裏面上の窒化シリコン膜を残すための保護膜として機能する。
【０００８】
ＳＴＩ形成後、活性領域表面を熱酸化してイオン注入用犠牲酸化シリコン膜を形成し、各トランジスタに合わせたウェル形成用、チャネルストップ用、閾値調整用のイオン注入を行う。イオン注入後、犠牲酸化シリコン膜はエッチングして除去する。新たに活性領域表面を熱酸化してゲート酸化シリコン膜を形成する。駆動電圧の異なるトランジスタを形成する場合は、厚さの異なるゲート酸化シリコン膜を形成する。
【０００９】
書換可能な不揮発性半導体メモリを混載したロジック半導体装置は、ＣＰＬＤ（complex progrａmmａble logic device）、ＦＰＧＡ（field progrａmmａble gａte ａrrａy）といった製品分野を形成し、そのプログラマブルという特徴により、大きな市場を形成するに至っている。書換可能な不揮発性半導体メモリの典型例は、ＮＭＯＳトランジスタの絶縁ゲート電極構造を、トンネル絶縁膜、フローティングゲート電極、ゲート間絶縁膜、コントロールゲート電極を積層した積層電極構造で形成したフラッシュメモリセルである。フローティングゲート電極に電荷を書込み／消去し、コントロール電極の電圧で、フローティングゲート電極を介してチャネルを制御するため、動作電圧は高くなる。
【００１０】
ロジック回路は、ｎチャネルＭＯＳトランジスタ（ＮＭＯＳ）とｐチャネルＭＯＳトランジスタを用いたＣＭＯＳ回路で構成される。不揮発性メモリを混載したロジック半導体装置では、フラッシュメモリセルのほか、フラッシュメモリ制御のための高電圧トランジスタと、高性能ロジック回路のための低電圧トランジスタとさらに外部入力用の中電圧トランジスタを同一半導体チップ上に集積する。ＣＭＯＳ回路の駆動電圧は高電圧、中電圧、低電圧の３種類以上となる。
【００１１】
国際公開ＷＯ２００４／０９３１９２号公報、特開２００５−１４２３６２号公報は、フラッシュメモリセル、高電圧および低電圧の、低閾値および高閾値のＣＭＯＳトランジスタの計８種類のＭＯＳトランジスタ、および外部入力用の中電圧のＣＭＯＳトランジスタの２種類のトランジスタを含む１１種類のトランジスタの製造方法を開示する。
【００１２】
動作電圧の異なるトランジスタ領域には、厚さの異なる複数種類のゲート絶縁膜を形成する。厚いゲート酸化シリコン膜と薄いゲート酸化シリコン膜とを形成するには、例えば先ず全活性領域表面に厚いゲート酸化シリコン膜を形成し、薄いゲート酸化シリコン膜を形成する領域で選択的に厚いゲート酸化シリコン膜を除去する。その後薄いゲート酸化シリコン膜を形成する。３種類の厚さのゲート酸化膜を形成するには、ゲート酸化膜エッチング工程とその後のゲート酸化膜形成工程が２回必要になる。  
【００１３】
フラッシュメモリのゲート電極は、フローティングゲートの上にＯＮＯ膜（酸化シリコン膜／窒化シリコン膜／酸化シリコン膜）を介してコントロールゲートを積層した構造を有する。フローティングゲートは電気的に浮遊状態となるゲート電極であり、通常ポリシリコンで形成され、２回のエッチング工程でパターニングされる。
【００１４】
【特許文献１】特開２００５−２６４０４号公報
【特許文献２】特開２００６−４９８９号公報
【特許文献３】国際公開ＷＯ２００４／０９３１９２号公報（ＵＳＳＮ１１/１６８，５５３）
【特許文献４】特開２００５−１４２３６２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
高電圧が印加されるＭＯＳトランジスタの活性領域において、活性領域角部で電界集中が生じることがある。電界集中を緩和するために、活性領域角部の曲率半径を大きくする丸め込み酸化が行なわれることがある。ところが、大型化したシリコンウエハで、素子分離溝を形成した段階で丸め込み酸化を行なったところ、酸化膜の厚さ分布が拡がり、膜厚が不均一になる現象が見出された。
【００１６】
本発明の目的は、この新たに見出された現象を回避できる半導体装置の製造方法を提供することである。
【００１７】
本発明の他の目的は、均一な丸め込み酸化が行なえ、かつ増加する工程が過度の負担にならない半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１８】
本発明の１観点によれば、
（Ａ）シリコン基板の裏面上方に酸化種を含む第１の絶縁膜を形成する工程と、
（Ｂ）前記シリコン基板をアニールし、前記第１の絶縁膜の酸化種の脱ガス処理を行なう工程と、
（Ｃ）工程（Ｂ）の後、前記シリコン基板の表面をバッチ処理で酸化する工程と、
を含む半導体装置の製造方法
が提供される。
【発明の効果】
【００１９】
酸化種を含む絶縁膜をアニールし、酸化種の脱ガス処理を行なうことにより、その後の酸化工程における酸化膜厚の不均一性を抑制できることが判った。
【００２０】
シリコンウエハの表裏両面上に、窒化シリコン膜、酸化シリコン膜を形成した後、アニールして脱ガス処理を行ない、その後素子分離溝を形成し、丸め込み酸化を行なうことにより均一な丸め込み酸化を行なえる。
【発明を実施するための最良の形態】
【００２１】
実施例の説明に先立ち、図１Ａ〜１Ｇを参照して比較例を説明する。
【００２２】
図１Ａに示すように、シリコンウエハ（基板）１の表面および裏面を熱酸化してバッファ酸化シリコン膜２ａ、２ｂを形成し、その上に化学気相堆積（ＣＶＤ）で、窒化シリコン膜３ａ、３ｂ、テトラエトキシシラン（ＴＥＯＳ）を用いた酸化シリコン膜４ａ、４ｂを堆積する。なお、添字ａは表面側の構成要素を示し、添字ｂは裏面側の構成要素を示す。
【００２３】
図１Ｂに示すように、シリコンウエハ１を回転させつつ、希フッ酸をシリコンウエハ１表面上に滴下し、表面側のＴＥＯＳ酸化シリコン膜４ａを除去する。シリコンウエハ１裏面側のＴＥＯＳ酸化シリコン膜４ｂは除去されず、窒化シリコン膜３ｂを覆った状態を保つ。
【００２４】
図１Ｃに示すように、表面側に露出した窒化シリコン膜３ａの表面を酸素プラズマによるアッシングで酸化し、酸化膜５を形成する。窒化シリコン膜３ａ表面は撥水性であり、その上にホトレジストパターンを形成すると側面が下部で撥かれるように曲がりこむ。窒化シリコン膜３ａ表面に酸化膜５を形成することにより、表面が親水性になり、ホトレジストパターンの側面の曲がりを抑制できる。表面に酸化膜５を形成した窒化シリコン膜３ａの上に、ホトレジストパターンＰＲを形成する。ホトレジストパターンＰＲの開口部が素子分離溝に対応する。
【００２５】
図１Ｄに示すように、ホトレジストパターンＰＲをエッチングマスクとして用いて、酸化膜５、窒化シリコン膜３ａ、酸化シリコン膜２ａを異方性エッチングしてパターニングし、活性領域を覆う形状のハードマスクとなる、バッファ酸化シリコン膜２ａ、窒化シリコン膜３ａ、酸化膜５を残す。なお、酸化シリコン膜２ａは、実際は一部エッチングされずに残る。その後、ホトレジストパターンＰＲは除去する。
【００２６】
図１Ｅに示すように、窒化シリコン膜３ａをエッチングマスクとして、シリコン基板をエッチングして素子分離溝を形成する。素子分離溝形成後、１０００℃〜１２００℃、例えば１１００℃、の高温でシリコン表面をドライ酸化する。素子分離溝内に露出したシリコン表面が酸化されて、酸化シリコン膜６が形成される。酸化性雰囲気は、露出したシリコン表面を酸化するのみでなく、窒化シリコン膜３ａ下方のシリコン表面にもバッファ酸化シリコン膜２ａを介して到達し、活性領域角部を覆うように、シリコン膜６が成長する。このドライ酸化は、縦型炉を用いたバッチ処理で行なう。
【００２７】
図２Ａは、用いた縦型炉の構成を示す。日立国際電気から装置名ＱＵＩＸＡＣＥ（登録商標）として入手できる縦型炉である。１２０枚のウエハを約８ｍｍの対向距離で配置できる。ガス導入口ＩＮから酸化性雰囲気ガスを導入し、縦型炉上部から反応チャンバ内に供給し、ガス導出口ＯＵＴから排出する。
【００２８】
図１Ｆに示すように、高密度プラズマ（ＨＤＰ）ＣＶＤにより、酸化シリコン膜等の絶縁膜７を厚さ３５０ｎｍ〜５００ｎｍ程度堆積し、素子分離溝を埋め込む。化学機械研磨（ＣＭＰ）により余分な絶縁膜７を研磨して除去する。ここで、窒化シリコン膜３ａはストッパとして機能する。
【００２９】
図１Ｇに示すように、リン酸ボイルにより窒化シリコン膜３ａを除去する。裏面側の窒化シリコン膜３ｂは酸化シリコン膜４ｂに覆われているので除去されない。その後、バッファ酸化膜２ａを希フッ酸で除去する。
【００３０】
図１Ｅに示した、丸め込みドライ酸化による酸化シリコン膜６の厚さに異常分布が生じた。よりサイズの小さい８インチ（２００ｍｍ）ウエハ、および大口径１２インチウエハでも、９００℃程度のウェット酸化を行なっていた時には生じなかった現象である。丸め込み酸化の膜厚分布に不均一が生じることは、活性領域角部の丸め込みの程度に不均一が生じることである。丸め込みが不足すると、電界緩和が不足することになり、丸め込みが過度になると平坦表面を有する実効活性領域の面積が狭くなることになる。
【００３１】
本発明者らは、酸化膜の異常膜厚分布の原因を考察した。丸め込み酸化工程は図２Ａに示す縦型炉を用いて行なった。縦型炉内には１２０枚の１２インチウエハが装荷できる。
【００３２】
図２Ｂは、バッチ処理される複数のウエハ１を概略的に示す。各ウエハ１の裏面にはＴＥＯＳ酸化シリコン膜４が形成されており、下方に隣接するウエハ１のシリコン表面と対向する。ＴＥＯＳ酸化シリコン膜は、水分等の酸化種を含むことが考えられる。ドライ酸化で加熱されたとき、ＴＥＯＳ酸化シリコン膜４から水分等の酸化種が蒸発等により抜け出すことが考えられる。１枚のウエハの裏面とその下方に隣接するウエハの表面との間の距離は８ｍｍ未満であり、ウエハの直径は約３０ｃｍである。ウエハ裏面から抜け出した水分等の酸化種が、ウエハ端部外まで取り出される前に隣接するウエハ表面に取り込まれ、酸化を行なう可能性が考えられる。そこで、次のような実験を行なった。
【００３３】
図３Ａ〜３Ｂは第１の予備実験とその結果を示す。
【００３４】
図３Ａに示すように、縦型炉のトップＴ，センタＣ，ボトムＢ，センタとトップの中間ＣＴ，センタとボトムの中間ＣＢにテスト用の裸（ベア）ウエハＴＷを配置し、ＴとＣＴ間およびＣＴからＣに向かうＰＷの領域には、図１Ａ〜１Ｅに示す工程で素子分離溝まで作成した製品ウエハを配置し、Ｔより上方、Ｂより下方を含めて残りに領域には表面に酸化膜が形成されたダミーウエハを配置した。ダミーウエハは、繰返し使用される間に酸化膜が形成されているが、ＴＥＯＳ酸化膜やＳＴＩは形成されていない。
【００３５】
位置ＣＴのテストウエハの上方には製品ウエハＰＷが存在するが、他のＴ，Ｃ，ＣＢ，Ｂの位置のテストウエハの上方にはダミーウエハが存在する。この状態で１０００℃〜１２００℃の丸め込みドライ酸化を行なった。
【００３６】
図３Ｂは、テストウエハ表面で熱酸化された酸化シリコン膜の平均膜厚を示し、図３Ｃは、テストウエハ表面で熱酸化された酸化シリコン膜の膜厚分布のシグマを示す。縦軸はテストウエハの縦型炉中の位置を示す。位置ＣＴの値は、製品ウエハの直下に置いたテストウエハの測定値であり、他の数値はベアウエハの直下に置いたテストウエハの測定値である。ＣＢ，Ｂのテストウエハの上下にはダミーウエハのみが存在する。これらのテストウエハの測定値のばらつきは、止むを得ないものであろう。製品ウエハの直下に置いたテストウエハの酸化膜厚は、明らかに、平均膜厚も膜厚のシグマも大きい。ウエハ裏面のＴＥＯＳ酸化膜から酸化種が抜け出し、下方に隣接するウエハの表面を不均一に酸化すると考えられる。
【００３７】
ＴＥＯＳ酸化シリコン膜から酸化種が発生し、隣接するウエハ表面をより厚く酸化することを防ぐには、あらかじめＴＥＯＳ酸化シリコン膜から酸化種を抜き出しておけばよいであろう。
【００３８】
以下、第２、第３、第４の予備実験とその測定結果を説明する。図１Ａ，１Ｅの工程により、シリコンウエハ裏面上方にのみＴＥＯＳ酸化シリコン膜を残し、表面側にＳＴＩを形成した（丸め込み酸化はしていない）状態で、アニールしてＴＥＯＳ酸化シリコン膜から酸化種を脱ガスすることを試みた。第２の予備実験においては、９００℃／６０分、９００℃／９０分、９５０℃／３０分のアニールを行なった。第３の予備実験においては８００℃／３０分、８５０℃／３０分、９００℃／３０分のアニールを行なった。
【００３９】
図４Ａに示すように、第２の予備実験においては、縦型炉のＴ，ＣＴ，Ｃ．ＣＢ，Ｂの位置にベアのテストウエハＴＷを配置し、中間のテストウエハＣＴ，Ｃ，ＣＢの上方に９５０℃／３０分、９００℃／９０分、９００℃／６０分のアニールを行なった製品ウエハで挟んだベアのテストウエハを配置した。他の位置にはダミーウエハを配置した。
【００４０】
図４Ｂに示すように、第３の予備実験においては、縦型炉のＴ，ＣＴ，Ｃ．ＣＢ，Ｂの位置にベアのテストウエハＴＷを配置し、中間のテストウエハＣＴ，Ｃ，ＣＢの上方に９００℃／３０分、８５０℃／３０分、８００℃／３０分のアニールを行なった製品ウエハで挟んだベアのテストウエハＳ３，Ｓ２，Ｓ１を配置した。他の位置にはダミーウエハを配置した。
【００４１】
さらに第４の予備実験においてはベアのテストウエハのほかの位置にはダミーウエハを配置した。
【００４２】
第２、第３、第４の予備実験において、１０００℃〜１２００℃の丸め込みドライ酸化を行なった。
【００４３】
図４Ｃはテストウエハの平均酸化膜厚を、図４Ｄはテストウエハの酸化膜厚のシグマを示す。参照記号Ｅ１、Ｅ２，Ｅ３．Ｅ４はそれぞれ第１、第２、第３、第４の予備実験の測定値であることを示す。第１の予備実験の測定値は、図３Ｂ，３Ｃの測定値を参考までに移したものである。製品ウエハの下方に配置したテストウエハに酸化膜厚の異常分布が生じている。
【００４４】
ＴＥＯＳ酸化膜の存在しない第４の予備実験においては当然のことであるが、第２、第３の予備実験の結果においても酸化膜厚の異常分布は認められない。第２の予備実験に用いたアニールウエハのアニール温度は９００℃、９５０℃であり、酸化膜厚野異常分布は認められない。より低温、ないし短時間のアニール処理を行なったウエハで挟んだサンプルＳ１，Ｓ２，Ｓ３においても酸化膜厚の異常分布は生じていない。８００℃、３０分のアニールによって、より高温より長時間のアニールと同等の酸化種の脱ガスが行なわれると考えられる。アニール時間をより短く、２０分としても８００℃以上のアニールで実質的に有効な脱ガス効果が得られると考えられる。ＴＥＯＳ酸化シリコン膜に８００℃、２０分以上のアニールを施すことにより、酸化種の脱ガスが行なえ、その後の丸め込み酸化において酸化膜厚の異常分布を抑制できるであろう。上限は特に制限されないが、実際的にはアニール時間は９０分、アニール温度は９５０℃であろう。
【００４５】
以下、図５Ａ〜５Ｓを参照して、実験結果に基づく実施例を説明する。
【００４６】
図５Ａに示すように、シリコン基板１の表面および裏面を熱酸化してバッファ酸化シリコン膜２ａ、２ｂを形成し、その上に化学気相堆積（ＣＶＤ）で、厚さ８０ｎｍ〜１２０ｎｍの窒化シリコン膜３ａ、３ｂを堆積する。窒化シリコン膜３ａ、３ｂの上に厚さ２００ｎｍ〜４００ｎｍのテトラエトキシシラン（ＴＥＯＳ）を用いた酸化シリコン膜４ａ、４ｂを６８０℃のＣＶＤで堆積する。
【００４７】
図５Ｂに示すように、シリコンウエハ１を回転させつつ、希フッ酸をシリコンウエハ１表面上に滴下し、表面側のＴＥＯＳ酸化シリコン膜４ａを除去する。シリコンウエハ１裏面側のＴＥＯＳ酸化シリコン膜４ｂは除去されず、窒化シリコン膜３ｂを覆った状態を保つ。
【００４８】
図５Ｃに示すように、表面側に露出した窒化シリコン膜３ａの表面を酸素プラズマによるアッシングで酸化し、酸化膜５を形成する。窒化シリコン膜３ａ表面は撥水性であるが、窒化シリコン膜３ａ表面に酸化膜５を形成することにより、表面が親水性になり、ホトレジストパターンの密着性を向上させることができると考えられる。撥水性のＳｉＮ膜の上に直接フォトレジストを塗布すると、レジストが表面張力により丸まろうとして側面が丸まろうとするが、密着性向上により、この傾向が抑制されると考えられる。
【００４９】
図５Ｄに示すように、Ｎ２雰囲気中で８００℃２０分以上の常圧ドライアニール処理を行ない、ＴＥＯＳ酸化シリコン膜４ｂから水分等の酸化種を脱ガスさせる。
【００５０】
なお、ウエハ表面側の窒化シリコン膜３ａ表面の酸化、ウエハ裏面側のＴＥＯＳ酸化シリコン膜からの脱ガスは上記の方法に限らない。以下のように、同一チャンバ内で連続的な処理を行なうこともできる。
【００５１】
図５ＣＤに示すように、７５０℃、Ｎ２／Ｏ２雰囲気中でウエット酸化を行い、ウエハ表面側の窒化シリコン膜３ａ表面に、厚さ約３ｎｍ相当の酸化を行い、その後Ｎ２雰囲気とし、８００℃、２０分以上のアニールを行い、ウエハ裏面側のＴＥＯＳ酸化シリコン膜４ｂから水分等の酸化種を脱ガスさせる。なお、アッシングによる酸化膜と同等の酸化膜厚を目指したが、ＳｉＮ膜をアッシングして形成される酸化膜を直接測定することはできない。そこで、ＳｉＮ膜をアッシングで酸化したテストウエハの酸素含有量を測定し、その酸素含有量を目標値として、Ｎ２／Ｏ２雰囲気中でＳｉＮ膜をウエット酸化したテストウエハの酸素含有量を調整した。厚さ３ｎｍの酸化膜は、テストウエハにおいて、酸化量を見積もるため、Ｎ２／Ｏ２雰囲気で行なったウェット酸化で形成された酸化膜厚である。ＳｉＮ膜に厚さ３ｎｍの酸化膜が形成されたのではない。
酸化条件はアッシングによる酸化量と同等であればよい。
【００５２】
窒化シリコン膜、ＴＥＯＳ酸化シリコン膜堆積後、ＴＥＯＳ酸化シリコン膜から脱ガスさせることにより、その後の熱酸化工程でＴＥＯＳ酸化シリコン膜から酸化種が脱ガスし、膜厚分布を不均一にすることを抑制できる。基本的には熱酸化工程の前に脱ガスすれば、膜厚分布の不均一を抑制できるが、ＴＥＯＳ酸化膜堆積後、シリコンウエハ表裏両面が全面窒化シリコン膜３ａ、３ｂで覆われた状態で脱ガスすれば、シリコンウエハのシリコン面は窒化シリコン膜で全面覆われており、実質的に酸化は起きず、より安全であろう。以後の工程は、公知の種々の工程を採用できる。例えば、国際公開ＷＯ２００４／０９３１９２号公報、特開２００５−１４２３６２号公報の発明を実施するための最良の形態の欄を参照できる。
【００５３】
図５Ｅに示すように、表面に酸化膜５を形成した窒化シリコン膜３ａの上に、ホトレジストパターンＰＲ１を形成する。ホトレジストパターンＰＲ１の開口部が素子分離溝に対応する。
【００５４】
図５Ｆに示すように、ホトレジストパターンＰＲ１をエッチングマスクとして用いて、酸化膜５、窒化シリコン膜３ａ、酸化シリコン膜２ａを異方性エッチングしてパターニングし、活性領域を覆う形状のハードマスクを形成する。その後、ホトレジストパターンＰＲ１は除去する。
【００５５】
図５Ｇに示すように、窒化シリコン膜３ａをエッチングマスクとして、シリコンウエハを深さ２５０ｎｍ〜３５０ｎｍエッチングして素子分離溝を形成する。素子分離溝形成後、１０００℃〜１２００℃の高温でシリコン表面をドライ酸化する。素子分離溝内に露出したシリコン表面を酸化して、酸化シリコン膜６を形成する。酸化性雰囲気は、露出したシリコン表面を酸化するのみでなく、窒化シリコン膜３ａ下方のシリコン表面にもバッファ酸化シリコン膜２ａを介して到達し、活性領域角部を覆うように、シリコン膜６が成長する。
【００５６】
図５Ｈに示すように、高密度プラズマ（ＨＤＰ）ＣＶＤにより、酸化シリコン膜等の絶縁膜７を厚さ３５０ｎｍ〜５００ｎｍ程度堆積し、素子分離溝を埋め込む。化学機械研磨（ＣＭＰ）により余分な絶縁膜７を研磨して除去する。ここで、窒化シリコン膜３ａはストッパとして機能する。
【００５７】
図５Ｉに示すように、リン酸ボイルにより窒化シリコン膜３ａを除去する。裏面側の窒化シリコン膜３ｂは酸化シリコン膜４ｂに覆われているので除去されない。その後、バッファ酸化膜２ａを希フッ酸で除去する。
【００５８】
露出したシリコン表面に厚さ１０ｎｍ程度の犠牲酸化膜８を形成し、フラッシュメモリセル領域、高耐圧トランジスタ領域にイオン注入を行ない、所望の不純物分布を有する、フラッシュメモリセル用のｐウェル、高耐圧トランジスタ用のｐウェル、ｎウェルを形成する。その後、犠牲酸化膜８をフッ酸水溶液で除去する。なお、図では左からフラッシュメモリ領域、高電圧トランジスタ領域、中電圧トランジスタ領域、低電圧トランジスタ領域を示すが、高電圧トランジスタ領域、中電圧トランジスタ領域、低電圧トランジスタ領域は少なくともＮＭＯＳ領域、ＰＭＯＳ領域を含み、これらにおいて導電型は反転する。
【００５９】
図５Ｊに示すように、新たにトンネル酸化膜９を厚さ１０ｎｍ程度形成し、トンネル酸化膜９を覆って全面に燐ドープトアモルファスシリコン膜１０ａを厚さ７０ｎｍ〜１００ｎｍ程度堆積する。シリコンウエハ１裏面上方にもアモルファスシリコン膜１０ｂが堆積する。
【００６０】
図５Ｋに示すように、フラッシュメモリ領域をホトレジストパターンＰＲ２で覆い、フラッシュメモリ領域以外のドープトアモルファスシリコン膜１０ａをエッチングして除去する。
【００６１】
図５Ｌに示すように、シリコンウエハ表面側全面にＯＮＯ膜１１を堆積し、その後中電圧トランジスタ領域、低電圧トランジスタ領域にウェル形成および閾値制御用のイオン注入を行なう。さらに、フラッシュメモリ領域をホトレジストマスクＰＲ３で覆い、それ以外の領域のＯＮＯ膜１１をガスを変えたドライエッチングで除去し、トンネル酸化膜９の一部でエッチングを止める。
【００６２】
同一マスクを用い、フラッシュメモリ領域以外の残ったトンネル酸化膜９等の酸化シリコン膜をフッ酸水溶液で除去する。また、シリコンウエハ裏面側のドープトアモルファスシリコン膜１０ｂを除去する。
【００６３】
図５Ｍに示すように、露出している活性領域表面に高電圧トランジスタ用の厚さ１５ｎｍ程度の酸化シリコン膜１２を熱酸化により形成する。ＯＮＯ膜１１は窒化シリコン膜が酸化を阻止するので殆ど変化しない。ホトレジストパターンを用いて、中電圧および低電圧トランジスタ領域の酸化シリコン膜１２をフッ酸水溶液で除去する。露出した活性領域表面に中電圧トランジスタ用の厚さ７ｎｍ程度の酸化シリコン膜１３を熱酸化により形成する。酸化シリコン膜１２も若干厚くなる。ホトレジストパターンを用いて、低電圧トランジスタ領域の酸化シリコン膜１３をフッ酸水溶液で除去する。露出した活性領域表面に低電圧トランジスタ用の厚さ１．５ｎｍ程度の酸化シリコン膜１４を熱酸化により形成する。他の酸化シリコン膜も若干厚くなる。
【００６４】
図５Ｎに示すように、シリコンウエハ全面にポリシリコン膜１５を厚さ１００ｎｍ程度ＣＶＤで堆積する。表面側にポリシリコン膜１０ａが堆積すると共に、裏面側にもポリシリコン膜１５ｂが堆積する。
【００６５】
図５Ｏに示すように、シリコンウエハ裏面側のポリシリコン膜１５ｂ（およびＴＥＯＳ酸化シリコン膜４ｂ）を選択的に除去する。その後、フラッシュメモリ領域のポリシリコン膜１５ａ、ＯＮＯ膜１１、ドープトアモルファスシリコン膜１０ａを順次エッチングし、スタックドゲート構造を形成する。以下の図面では、シリコンウエハ裏面のポリシリコン層１５ｂのみを除去した場合を図示するが、ＴＥＯＳ酸化シリコン膜４ｂまで除去してもよい。
【００６６】
図５Ｐに示すように、フラッシュメモリ領域を覆い、ロジック領域のゲート電極形状のホトレジストパターンＰＲ４を形成し、ポリシリコン膜１５ａをエッチングしてゲート電極をパターニングする。
【００６７】
図５Ｑに示すように、ホトレジストパターンを用いたイオン注入により、所望のエクステンション領域Ｅｘ，ポケット領域Ｐｋを形成する。なお、ポケット領域Ｐｋはウェルと同導電型であるので、以下図示を省略する。
【００６８】
図５Ｒに示すように、サイドウォールスペーサを形成後、それぞれの領域に所望のイオン注入を行ない、ソース／ドレイン領域Ｓ／Ｄを形成する。Ｃｏ膜等を堆積し、熱処理することでゲート上およびソース／ドレイン上にシリサイド層１８を形成する。
【００６９】
図５Ｓに示すように、各トランジスタを形成した後、例えば厚さ３０ｎｍの窒化シリコン膜／厚さ７００ｎｍ程度のホスホシリケートガラス（ＰＳＧ）膜の積層により第１の層間絶縁膜２１をシリコン基板上方に堆積し、ＣＭＰ等により平坦化して厚さ３３０ｎｍ程度の第１の層間絶縁膜２１を形成する。第１の層間絶縁膜上にコンタクトホール形状の開口を有するホトレジストパターンを形成し、第１の層間絶縁膜をエッチングしてコンタクトホールを形成する。バリアメタルとなる、厚さ１０ｎｍ程度のＴｉ膜と厚さ１０ｎｍ程度のＴｉＮ膜をスパッタリング等で堆積し、次に厚さ２００ｎｍ程度のブランケットＷ膜をＣＶＤで堆積する。第１層間絶縁膜２１上の不要金属層をＣＭＰ等で除去し、導電性コンタクトプラグ２２を形成する。
【００７０】
この上に多層配線を形成する。多層配線は下層ほど高密度であり、寄生容量の影響が大きい。上層配線層は密度も減少し、寄生容量の影響も減少する。従って、各配線層に対する要求は同一ではない。
【００７１】
例えば、導電性コンタクトプラグ２２を形成した第１の層間絶縁膜２１上に、厚さ３０ｎｍ程度のＳｉＣ膜、厚さ１３０ｎｍ程度のＳｉＯＣ膜、厚さ１００ｎｍ程度のＴＥＯＳ酸化シリコン膜を積層し、第２の層間絶縁膜２３を形成する。第２の層間絶縁膜を貫通するトレンチを形成し、バリア金属層、銅層を埋め込み、不要部をＣＭＰで除去して、第１の銅配線層２４を形成する。ここで、絶縁膜、特に最上のＴＥＯＳ酸化シリコン膜の膜厚は、第１の銅配線形成後に残る膜厚であり、デポした膜の厚さではない。以後の絶縁膜厚も同様である。
【００７２】
第１の銅配線層２４を覆って、第２の層間絶縁膜２３上に、例えば厚さ６０ｎｍ程度のＳｉＣ膜、厚さ４５０ｎｍ程度のＳｉＯＣ膜、厚さ１００ｎｍ程度のＴＥＯＳ酸化シリコン膜をＣＶＤで積層し、第３の層間絶縁膜２５を形成する。上述のように、厚さは最終的に残る絶縁膜の厚さである。第３の層間絶縁膜２５に公知のデュアルダマシンプロセスによりトレンチとビア孔を形成し、バリアメタル層、銅層を形成して第２の銅配線層２６を形成する。同様の構成、プロセスで、第４〜第６の層間絶縁膜２７，２９，３１、第３〜第５の銅配線層２８，３０，３２を形成する。
【００７３】
第５の銅配線層３２を埋め込んだ第６の層間絶縁膜３１の上に、例えば厚さ７０ｎｍのＳｉＣ膜、厚さ９００ｎｍのＳｉＯＣ膜を積層して第７の層間絶縁膜３３を形成する。デュアルダマシンプロセスにより、第６の銅配線層３４を埋め込む。同様の構成、プロセスにより、第８の層間絶縁膜３５、第７の銅配線層３６を形成する。
【００７４】
第７の銅配線層３６を埋め込んだ第８の層間絶縁膜３５の上に、例えば厚さ７０ｎｍ程度のＳｉＣ膜、厚さ１５００ｎｍ程度のＳｉＯ膜を積層して、第９の層間絶縁膜３７を形成する。第９の層間絶縁膜３７にデュアルダマシンプロセスにより第８の銅配線層３８を埋め込む。同様の構成、プロセスにより、第１０の層間絶縁膜３９、第９の銅配線層４０を形成する。
【００７５】
第９の銅配線層４０を埋め込んだ第１０の層間絶縁膜３９の上に、例えば厚さ７０ｎｍ程度のＳｉＣ膜、厚さ８００ｎｍ程度のＳｉＯ膜を積層し、第１１の層間絶縁膜４１を形成する。第１１の層間絶縁膜４１にコンタクトホールをエッチングし、バリアメタル層、Ｗ層を埋め込み、不要部をＣＭＰで除去して導電性プラグ４２を形成する。導電性プラグ４２を埋め込んだ第１１の層間絶縁膜４１上に厚さ１２００ｎｍ程度の公知のＡｌ配線４４を形成する。Ａｌ配線を覆って、厚さ１４００ｎｍ程度のＳｉＯ膜、厚さ５００ｎｍ程度のＳｉＮ膜を積層し、絶縁膜４５を形成する。その後、Ａｌ配線上で絶縁層４５を貫通するコンタクトパッド窓を開口する。このようにして多層配線構造が形成される。
【００７６】
以上実施例に沿って本発明を説明したが本発明はこれらに限られるものではない。例えば、種々の変更、改良、置換、組み合わせ等が可能なことは当業者に自明であろう。
【００７７】
以下、本発明の特徴を付記する。
【００７８】
（付記１）
（Ａ）シリコン基板の裏面上方に酸化種を含む第１の絶縁膜を形成する工程と、
（Ｂ）前記シリコン基板をアニールし、前記第１の絶縁膜の酸化種の脱ガス処理を行なう工程と、
（Ｃ）工程（Ｂ）の後、前記シリコン基板の表面をバッチ処理で酸化する工程と、
を含む半導体装置の製造方法。
【００７９】
（付記２）
前記工程（Ａ）が、ＴＥＯＳを用いたＣＶＤで、前記第１の絶縁膜として酸化シリコン膜を堆積する付記１記載の半導体装置の製造方法。
【００８０】
（付記３）
（Ｄ）工程（Ａ）の前に、前記シリコン基板の表裏両面上方に、前記第１の絶縁膜とはエッチング特性が異なる第２の絶縁膜をＣＶＤで堆積する工程、
を含み、
工程（Ａ）が、
（Ａ−１）前記シリコン基板の表裏両面上方の第２の絶縁膜上に前記第１の絶縁膜を形成する工程と、
（Ａ−２）前記シリコン基板の表面上方の前記第１の絶縁膜を除去し、前記第２の絶縁膜を露出する工程と、
を含む付記１又は２記載の半導体装置の製造方法。
【００８１】
（付記４）
前記第２の絶縁膜が、窒化シリコン膜である付記３記載の半導体装置の製造方法。
【００８２】
（付記５）
（Ｅ）工程（Ａ−２）の後、前記シリコン基板の表面上方の前記第２の絶縁膜に素子分離溝形状の開口をパターニングする工程と、
（Ｆ）パターニングした前記第２の絶縁膜をマスクとして、前記シリコン基板表面部をエッチングし、複数の活性領域を囲む素子分離溝を形成する工程と、
（Ｇ）前記素子分離溝内を埋めて素子分離絶縁膜を堆積する工程と、
（Ｈ）前記シリコン基板表面上方の前記素子分離絶縁膜を、前記第２の絶縁膜をストッパとしてＣＭＰする工程と、
をさらに含み、工程（Ｃ）が工程（Ｆ）と（Ｇ）の間で行われ、前記活性領域の角部を丸め込む付記３または４記載の半導体装置の製造方法。
【００８３】
（付記６）
（Ｊ）工程（Ｈ）の後、前記シリコン基板の裏面上方の前記第２の絶縁膜は前記第１の絶縁膜で保護しつつ、前記シリコン基板の表面上方の前記第２の絶縁膜を除去する工程、
をさらに含む付記５記載の半導体装置の製造方法。
【００８４】
（付記７）
（Ｋ）前記複数の活性領域の一部の活性領域に、フラッシュメモリセルを形成する工程、
をさらに含む付記５または６記載の半導体装置の製造方法。
【００８５】
（付記８）
（Ｌ）工程（Ａ−２）の後、露出した前記第２の絶縁膜の表面を親水性化する工程、
を含み、
工程（Ｅ）が、
（Ｅ−１）前記表面を酸化した第２の絶縁膜上にホトレジスト層を塗布する工程と、
（Ｅ−２）前記ホトレジスト層を露光、現像して、素子分離溝形状の開口を有するホトレジスト層をパターニングする工程と、
（Ｅ−３）前記パターニングしたホトレジスト層をマスクとして前記第２の絶縁膜をエッチングしてパターニングする工程と、
（Ｅー４）前記パターニングしたホトレジスト層を除去する工程と、
を含む付記７記載の半導体装置の製造方法。
【００８６】
（付記９）
工程（Ｌ）が、酸素プラズマを用いて前記窒化シリコン膜の表面を酸化し、工程（Ｂ）がＮ２雰囲気中のドライアニール処理である付記８記載の半導体装置の製造方法。
【００８７】
（付記１０）
工程（Ｌ）が、（Ｎ２＋Ｏ２）雰囲気中のウエット酸化により前記窒化シリコン膜の表面を酸化し、工程（Ｂ）が同一プロセスチャンバ中でのＮ２雰囲気中のドライアニール処理である付記８記載の半導体装置の製造方法。
【００８８】
（付記１１）
工程（Ｂ）が、８００℃以上の温度で行なわれる付記１〜１０のいずれか１項記載の半導体装置の製造方法。
【００８９】
（付記１２）
工程（Ｃ）が、１０００℃以上のドライ酸化で行なわれる付記１〜１１のいずれか１項記載の半導体装置の製造方法。
【００９０】
（付記１３）
工程（Ｃ）が、前記活性領域の角部を曲率半径４ｎｍ〜３０ｎｍに丸め込む付記５〜１２のいずれか１項記載の半導体装置の製造方法。
【００９１】
（付記１４）
前記フラッシュメモリセルが形成される前記活性領域以外の一部の活性領域に、ＭＯＳトランジスタを形成する工程、
をさらに含む請求項６〜１３のいずれか１項記載の半導体装置の製造方法。
【図面の簡単な説明】
【００９２】
【図１−１】比較例による半導体装置の製造方法の主要工程を示す半導体ウエハの断面図である。
【図１−２】比較例による半導体装置の製造方法の主要工程を示す半導体ウエハの断面図である。
【図２】縦型炉の構成を概略的に示す断面図、および発明者らの考察による酸化種発生の様子を概略的に示す断面図である。
【図３】第１の予備実験を説明するための縦型炉の断面図、およびテストウエハで得られた酸化膜の平均膜厚と膜厚のシグマを示すグラフである。
【図４】第２の予備実験を説明するための縦型炉の断面図、およびテストウエハで得られた酸化膜の平均膜厚と膜厚のシグマを示すグラフである。
【図５−１】実施例による半導体装置の製造方法の主要工程を示す半導体ウエハの断面図である。
【図５−２】実施例による半導体装置の製造方法の主要工程を示す半導体ウエハの断面図である。
【図５−３】実施例による半導体装置の製造方法の主要工程を示す半導体ウエハの断面図である。
【図５−４】実施例による半導体装置の製造方法の主要工程を示す半導体ウエハの断面図である。
【図５−５】実施例による半導体装置の製造方法の主要工程を示す半導体ウエハの断面図である。
【図５−６】実施例による半導体装置の製造方法の主要工程を示す半導体ウエハの断面図である。
【符号の説明】
【００９３】
１    半導体ウエハ、
２    酸化シリコン膜、
３    窒化シリコン膜、
４    ＴＥＯＳ酸化シリコン膜、
５    酸化膜、
６    （丸め込み）酸化シリコン膜、
７    （ＨＤＰ）酸化シリコン膜、
９    トンネル酸化シリコン膜、
１０    ドープトアモルファスシリコン膜、
１１    ＯＮＯ（酸化／窒化／酸化）膜、
１２，１３，１４    ゲート酸化シリコン膜、    
１５    ポリシリコン膜、
１７    サイドウォールスペーサ、
１８    シリサイド層。
【図１−１】
2008300643.tif 000003
【図１−２】
2008300643.tif 000004
【図２】
2008300643.tif 000005
【図３】
2008300643.tif 000006
【図４】
2008300643.tif 000007
【図５−１】
2008300643.tif 000008
【図５−２】
2008300643.tif 000009
【図５−３】
2008300643.tif 000010
【図５−４】
2008300643.tif 000011
【図５−５】
2008300643.tif 000012
【図５−６】
2008300643.tif 000013