(57)【要約】【課題】移動度の高い両極性トランジスタ、均衡のとれた移動度および／または均衡のとれたＯＮ電流を持つ両極性トランジスタ等を提供することである。【解決手段】両極性トランジスタ１は、ｐ型半導体領域２と、ｎ型半導体領域３と、前記ｐ型半導体領域２と前記ｎ型半導体領域３の両方に接触する第１端子４と、前記ｐ型半導体領域２と前記ｎ型半導体領域３の両方に接触する第２端子５と、を含み、前記ｐ型半導体領域２と前記ｎ型半導体領域３とはほとんど重なっていない。【選択図】図４Ａ
2008258608.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型半導体領域と、
ｎ型半導体領域と、
前記ｐ型半導体領域と前記ｎ型半導体領域の両方に接触する第１端子と、
前記ｐ型半導体領域と前記ｎ型半導体領域の両方に接触する第２端子と、
を含み、
前記ｐ型半導体領域と前記ｎ型半導体領域とはほとんど重なっていないことを特徴とする両極性トランジスタ。
【請求項２】
ｐ型半導体領域を形成するステップと、
前記ｐ型半導体領域の近傍にｎ型半導体領域を形成するステップと、
第１端子を形成するステップと、
第２端子を形成するステップであって前記第１端子と前記第２端子の両方が前記ｐ型半導体領域と前記ｎ型半導体領域の両方に接触するように前記第２端子を形成するステップと、
を含み、
前記ｐ型半導体領域と前記ｎ型半導体領域とをほとんど重ならないように形成することを特徴とする、両極性トランジスタを製造する方法。
【請求項３】
ｐ型半導体領域を形成する手段と、
前記ｐ型半導体領域の近傍にｎ型半導体領域を形成する手段と、
前記ｐ型半導体領域と前記ｎ型半導体領域の両方に接触する第１端子を形成する手段と、
前記ｐ型半導体領域と前記ｎ型半導体領域の両方に接触する第２端子を形成する手段と、
を含み、
前記ｐ型半導体領域と前記ｎ型半導体領域とはほとんど重なっていないことを特徴とする、複数の両極性トランジスタを持つ回路を製造するシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
具体例としての実施形態は、両極性薄膜トランジスタ装置と、両極性薄膜トランジスタ装置を製造する方法とに関する。
【背景技術】
【０００２】
基板と、ゲート電極と、ソース電極と、ドレイン電極と、ゲート誘電体層と、半導体層とで構成される薄膜トランジスタ（ＴＦＴ）は、集積回路（ＩＣ）の重要な要素である。例えばスピンコーティング、ステンシル／スクリーン印刷、スタンピング、およびジェット印刷等の溶液プロセス（solution  process）を利用したＴＦＴの製造は、従来のフォトリソグラフィに代わる、低コストの製造技術を提供する。ここ数十年の間に、有機薄膜トランジスタ（ＯＴＦＴ）を含む、溶液プロセスによるトランジスタの開発は大きな進歩を遂げている。これらの技術が、少なくとも特定の低コスト用途やローエンド製品の用途では、従来の結晶質または非晶質のシリコン技術と入れ替わることは、十分に明白である。
【０００３】
デジタル回路は、概して、ｐ型単極性トランジスタとｎ型単極性トランジスタの両方を利用する相補型金属酸化膜半導体（ＣＭＯＳ）構造に基づいたものである。ＣＭＯＳ回路の利点は、電力損が小さく、高速であり、雑音の影響に対する耐性が改善され、更に、トランジスタの動作特性の変動や変位に対する許容性が高いことである。このようなＣＭＯＳ回路は、ｐ型またはｎ型のいずれかの半導体と共に単極性トランジスタを利用して構築される場合もある。
【０００４】
単極性トランジスタ２９の一例を図１Ａと図１Ｂに示す。単極性トランジスタ２９は、第１端子４と、第２端子５と、基板６と、ゲート電極７と、誘電体層８と、半導体層１０と、を含む。第１端子４はソース電極でよく、第２端子５はドレイン電極でよい。半導体層１０は、ｐ型またはｎ型のいずれかのみの半導体である。
【０００５】
【特許文献１】米国特許第６，６２１，０９９号明細書
【特許文献２】米国特許第６，７７４，３９３号明細書
【特許文献３】米国特許第６，７７０，９０４号明細書
【特許文献４】米国特許出願公開第２００３／０１６０２３４号明細書
【非特許文献１】メイジャー（Ｅ．Ｊ．Ｍｅｉｊｅｒ）他著、ネイチャーマテリアル（Ｎａｔｕｒｅ  Ｍａｔｅｒｉａｌｓ）誌、２００３年、Ｖｏｌ．２、６７８ページ
【非特許文献２】ベン・エス・オン（Ｂｅｎｇ  Ｓ．Ｏｎｇ）他、「有機薄膜トランジスタのための高性能半導体ポリチオフェン（Ｈｉｇｈ−Ｐｅｒｆｏｒｍａｎｃｅ  Ｓｅｍｉｃｏｎｄｕｃｔｉｎｇ  Ｐｏｌｙｔｈｉｏｐｈｅｎｅｓ  ｆｏｒ  Ｏｒｇａｎｉｃ  Ｔｈｉｎ−Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒｓ）」、Ａｍｅｒｉｃａｎ  Ｃｈｅｍｉｃａｌ  Ｓｏｃｉｅｔｙ、２００４年、１２６、ｐ．３３７８−３３７９
【非特許文献３】ディミトラコポロス（Ｃ．Ｄ．Ｄｉｍｉｔｒａｋｏｐｏｕｌｏｓ）他、「Ｏｒｇａｎｉｃ  Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒｓ  ｆｏｒ  Ｌａｒｇｅ  Ａｒｅａ  Ｅｌｅｃｔｒｏｎｉｃｓ（大面積エレクトロニクスのための有機薄膜トランジスタ）」、Ａｄｖａｎｃｅｄ  Ｍａｔｅｒｉａｌｓ、２００２年、Ｖｏｌ．１２、Ｎｏ．２、ｐ．９９−１１７
【発明の開示】
【発明が解決しようとする課題】
【０００６】
溶液プロセストランジスタを土台として更に効率的な回路を設計するため、単一のトランジスタにおいてｐ型とｎ型の両方の動作が実現される相補技術に対して差し迫った要望がある。このようなトランジスタは、両極性（または同時両極性）トランジスタ（ambipolar  transistor）と呼ばれる。理想的には、トランジスタは、高い移動度、均衡のとれたＯＮ電流（balanced  ON  current）、および／または、均衡のとれた移動度（balanced  mobility）を示さなければならない。
【０００７】
従来技術には、両極性トランジスタを設計する複数の手法が存在する。その１つは、両極の特性を示し、材料そのものがｐ型とｎ型の優れた動作特性を持っている、半導体材料を利用する手法である。ただし、ｐ型とｎ型の両方の均衡のとれた移動度を持つことは、現在のところ、いずれの材料にも見つかっていない。他の手法は、単一のトランジスタ内にｐ型半導体とｎ型半導体とを組み込むものである。
【０００８】
従来技術において、両極性トランジスタ内の複数の半導体は、通常、スタック構造、または、ｐ型半導体とｎ型半導体の相互侵入網目（interpenetrating  network）に配列される。例えば、図３は、スタック半導体構造配列のトランジスタを有する両極性トランジスタ１を示し、図２は、ｐ型半導体とｎ型半導体の相互侵入網目配列を有する両極性トランジスタ１を示している。図３において、第１端子４と、第２端子５と、基板６と、ゲート電極７と、誘電体層８とを含む両極性トランジスタ１内のｐ型半導体領域３上に、ｎ型半導体領域２が積み重ねられている。また、図２において、ｐ型半導体とｎ型半導体は、第１端子４と、第２端子５と、基板６と、ゲート電極７と、誘電体層８とを含む両極性トランジスタ１内の半導体層１０の内部で混合されている。この従来技術において、第１端子４はソース電極でよく、第２端子５はドレイン電極でよい。
【０００９】
これら２種類の装置設計は、ｐ型半導体とｎ型半導体の界面領域が大きくなり、その界面領域において、ｐ型半導体とｎ型半導体の表面領域が重なるという欠点がある。トラップ効果が生じるため、両極性トランジスタ内の半導体は、単極性トランジスタ内の半導体よりも大幅に低い移動度を持つことになる。例えば、ポリ［２−メトキシ−５−（３’，７’−ジメチルオクチルオキシ）］−ｐ−フェニレンビニレン）（ＯＣ1Ｃ10−ＰＰＶ）ｐ型半導体と、［６，６］−フェニルＣ６１−酪酸メチルエステル（ＰＣＢＭ）ｎ型半導体は、それぞれ、単極性トランジスタとして使用された場合に、約１０-2ｃｍ2／Ｖｓの移動度を示す。しかし、これらの半導体の移動度は、ＯＣ1Ｃ10−ＰＰＶとＰＣＢＭの混合物を含む両極性トランジスタで、それぞれ１０-4ｃｍ2／Ｖｓと約１０-5ｃｍ2／Ｖｓに低下する（メイジャー（Ｅ．Ｊ．Ｍｅｉｊｅｒ）他著のネイチャーマテリアル（Ｎａｔｕｒｅ  Ｍａｔｅｒｉａｌｓ）誌、２００３年、Ｖｏｌ．２、６７８ページ）。これらのレベルでは、前述の移動度は低すぎて、電子機器、例えば、電子読取装置（例えば、表示装置、電子ブック、電子新聞、および電子署名）や無線認証票等、の用途では実用にならない。
【００１０】
現在まで、両極性トランジスタ設計は、均衡のとれた移動度と均衡のとれたＯＮ電流のいずれも達成していない。回路設計において、均衡のとれた移動度および／または均衡のとれた電流を欠いていると、ＴＦＴのレイアウトがより複雑なものになる。
【００１１】
したがって、少なくとも約１０-3ｃｍ2／Ｖｓの高い移動度を呈する両極性トランジスタを開発することが求められている。また、均衡のとれた移動度および／または均衡のとれたＯＮ電流を持つ両極性トランジスタの開発も求められている。
【課題を解決するための手段】
【００１２】
具体的実施形態は、ｐ型半導体領域と、ｎ型半導体領域と、第１端子と、第２端子と、ゲート電極とを有する両極性トランジスタを含む。ｐ型半導体領域とｎ型半導体領域は両方とも第１端子と第２端子とに接する。第１端子はソース電極でよく、第２端子はドレイン電極でよい。また、ｐ型領域とｎ型領域はほとんど重なっておらず（重畳せず）、実質的にゼロまたはわずかの界面面積のみを持つ。
【００１３】
具体的実施形態の両極性トランジスタは、複数の利点を提供する。まず、トランジスタチャネル内でｐ型半導体とｎ型半導体が分離されていることである。このため、界面面積が最小限に抑えられるので、各半導体の間のトラップ効果を防止できる。その結果、各半導体で高い移動度を達成できる。
【００１４】
均衡のとれた移動度の欠如は、ＯＮ電流の平衡を損なうことになり、トランジスタおよび回路の設計の実用的な適用先が制限されることになる。具体的実施形態は、移動度が異なる半導体の利用を考慮したものである。素子内のｐ型半導体とｎ型半導体のチャネル面積を調整することで、半導体が不均衡な移動度を持つ場合であっても、回路設計でｐ型とｎ型の両方の動作に対応した、均衡のとれたＯＮ電流を達成できる。一実施形態において、ｐ型半導体とｎ型半導体とのチャネル幅比率を変更して、ＯＮ電流の平衡をとることができる。
【発明を実施するための最良の形態】
【００１５】
具体的実施形態は、ｐ型半導体とｎ型半導体との界面面積を低減する両極性トランジスタ設計と、不均衡な移動度を持つ半導体で均衡のとれたＯＮ電流を持つことができる両極性トランジスタと、を含む。
【００１６】
本開示の側面は、ｐ型半導体とｎ型半導体とを含む両極性トランジスタに関し、該両極性トランジスタにおいて、上記半導体は両方ともトランジスタのソース電極とドレイン電極とに接し、ｐ型半導体とｎ型半導体とはトランジスタのチャネル内で横方向に配列される。
【００１７】
本開示の他の側面は、ｐ型半導体を有するｐ型領域とｎ型半導体を有するｎ型領域とを含む両極性トランジスタに関し、該両極性トランジスタにおいて、上記領域は両方とも両極性トランジスタのソース電極とドレイン電極とに接し、ｐ型領域とｎ型領域とはほとんど重なっていない。この「ほとんど重なっていない」という表現は、ｐ型領域とｎ型領域との重なり面積が、ｐ型領域とｎ型領域との合計面積の約５０％未満であること、好ましくは２０％未満、更に好ましくは５％未満であることを意味する。一実施形態において、ｐ型領域のチャネル幅のｎ型領域のチャネル幅に対する比率は、約９：１から約１：９まで、更に言えば、約７：３から約３：７までである。この比率は、ｐ型領域とｎ型領域とが均衡のとれた電流を持つように変更されてよい。
【００１８】
基板について説明する。基板は、例えば、シリコンや、ガラス板や、プラスチックフィルムや、プラスチックシートで構成することができる。構造的に可撓な素子や装置については、例えば、ポリエステルシート、ポリカーボネイトシート、ポリイミドシート等のプラスチック基板であることが好ましい。基板の厚さは約１０マイクロメートルから約１０ミリメートルを超える厚さとすることができ、特に、可撓プラスチック基板では例えば約５０〜約１００マイクロメートルとすることができ、ガラス板やシリコンウェハ等の硬質基板では例えば約１〜約１０ミリメートルとすることができる。
【００１９】
電極について説明する。ゲート電極は、金属薄膜、導電性ポリマー膜、導電性のインクまたはペーストで形成された導電性膜等で構成することができ、また、基板そのもの、例えば高濃度にドープされたシリコンでゲート電極を構成することもできる。ゲート電極材料の例は、特に限定するものではないが、アルミニウム、金、クロム、インジウムスズ酸化物（ＩＴＯ）を含み、また、例えばポリスチレンスルホン酸がドープされたポリ（３，４−エチレンジオキシチオフェン）（ＰＳＳ−ＰＥＤＯＴ）等の導電性ポリマーもゲート電極材料の例示に含まれ、また、カーボンブラック／グラファイトやコロイド状銀を高分子接着剤内に分散させた導電性インク／ペースト、例えばアチソン・コロイズ社（Ａｃｈｅｓｏｎ  Ｃｏｌｌｏｉｄｓ  Ｃｏｍｐａｎｙ）から入手できるエレクロトダグ（登録商標）（ＥＬＥＣＴＲＯＤＡＧ）もゲート電極材料の例示に含まれる。ゲート電極層は、例えば、金属や導電性金属酸化物等を真空蒸着やスパッタリングすることによって製作でき、また、導電性ポリマー溶液や導電性インクをスピンコーティングやキャスティングや印刷で塗布することによっても製作できる。ゲート電極層の厚さは、例えば、金属膜で約１０〜約２００ナノメートルの範囲であり、高分子導電体で約１〜約１０マイクロメートルの範囲である。
【００２０】
ソース電極層およびドレイン電極層は、半導体層とのオーム接触の抵抗が低い材料から作製できる。ソース電極およびドレイン電極として利用するのに適した典型的な材料は、ゲート電極材料に適したもの、例えば、金、ニッケル、アルミニウム、白金、導電性ポリマー、および導電性インク等を含む。ソース電極およびドレイン電極の典型的な厚さは、例えば約４０ナノメートルから約１０マイクロメートルであり、より具体的な厚さは約１００〜約４００ナノメートルである。
【００２１】
半導体層について説明する。半導体層としては、有機半導体と無機半導体の両方を利用できる。一実施形態においては、溶液プロセスが可能な半導体であることが好ましい。有機半導体層として利用するのに適した材料は、アセン、例えばカーボンナノチューブ、アントラセン、テトラセン、ペンタセン、置換ペンタセン等と、ペリレンと、フラーレンと、フタロシアニンと、オリゴチオフェンと、ポリチオフェンと、これらの置換誘導体と、を含む。実施形態において、有機半導体層は液体プロセスが可能な材料で形成される。適切な半導体材料の例は、ポリチオフェン、オリゴチオフェン、および米国出願第１０／０４２，３４２号明細書に記載された半導体ポリマーを含む。なお、当該米国出願は、米国特許出願公開第２００３／０１６０２３４号、および米国特許第６，６２１，０９９号、第６，７７４，３９３号、第６，７７０，９０４号として公開されている。また、適切な材料は、ディミトラコポロス（Ｃ．Ｄ．Ｄｉｍｉｔｒａｋｏｐｏｕｌｏｓ）とマーレンファント（Ｐ．Ｒ．Ｌ．Ｍａｌｅｎｆａｎｔ）による「Ｏｒｇａｎｉｃ  Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒｓ  ｆｏｒ  Ｌａｒｇｅ  Ａｒｅａ  Ｅｌｅｃｔｒｏｎｉｃｓ（大面積エレクトロニクスのための有機薄膜トランジスタ）」，Ａｄｖ．Ｍａｔｅｒ．，Ｖｏｌ．１２，Ｎｏ．２，ｐｐ．９９〜１１７（２００２年）に開示されている半導体ポリマーを含み、この文献の開示内容も本願明細書の一部として援用する。無機半導体層として利用するのに適した材料は、例えば、ＺｎＯやＩｎ2Ｏ3等の金属酸化物、非晶質シリコン、結晶質シリコン、シリコンナノワイヤ等を含む。
【００２２】
半導体層は任意の適切な手段で形成することができ、該手段は、特に限定するものではないが、真空蒸着法、スピンコーティング、溶液キャスティング、ディップコーティング、ステンシル／スクリーン印刷、フレキソ印刷、グラビア印刷、オフセット印刷、インクジェット印刷、ミクロ接触印刷、およびこれらの処理の組み合わせ等を含む。各種実施形態において、半導体層は、液相成長法によって形成される。各種実施形態において、半導体層は、約１０ナノメートルから約１マイクロメートルまでの厚さを持つ。更に他の実施形態において、有機半導体層は、約３０〜約１５０ナノメートルまでの厚さを持つ。他の実施形態において、半導体層は、約４０〜約１００ナノメートルまでの厚さを持つ。
【００２３】
ゲート誘電体について説明する。ゲート誘電体層は、概して、無機材料膜または有機ポリマー膜で構成できる。ゲート誘電体層に適した無機材料の具体例としては、アルミニウム−チタニウム酸化物（aluminum-titanium  oxide：ＡＴＯ）、酸化アルミニウム、酸化ケイ素、窒化ケイ素、チタン酸バリウム、チタン酸ジルコン酸バリウム等が挙げられ、ゲート誘電体層用の有機ポリマーの具体例としては、ポリエステル類、ポリカーボネート類、ポリ（ビニルフェノール）類、ポリイミド類、ポリスチレン、ポリ（メタクリレート）類、ポリ（アクリレート）類、エポキシ樹脂等が挙げられる。ゲート誘電体層の厚さは、使用する誘電体材料の誘電率によって異なるが、例えば、約１０ナノメートルから約２０００ナノメートルである。ゲート誘電体層の代表的厚さは、約１００ナノメートルから約５００ナノメートルまでである。ゲート誘電体層は、例えば、約１０-12Ｓ／ｃｍより低い伝導率を持つものであってもよい。
【００２４】
図４Ｂを参照して説明する。両極性トランジスタ１は基板６を有する。基板６上にゲート電極層７が形成される。ゲート電極層７は、インジウムスズ酸化物（ＩＴＯ）を含むことができる。ゲート電極層７に隣接して誘電体層８が形成される。誘電体層８は、アルミニウム−スズ酸化物（aluminum-tin  oxide：ＡＴＯ）を含むことができる。誘電体層８は、ここでは、ポリ（メチルシルセスキオキサン）（ｐＭＳＳＱ）層９で部分的に修正される（modified）。ｐＭＳＳＱ層９上に半導体層１０が形成される。最後に、第１端子４と第２端子５の両方が、半導体層１０と接するように形成される。第１端子４はソース電極とすることができ、第２端子５はドレイン電極とすることができる。
【００２５】
図４Ａを参照して説明すると、両極性トランジスタ１は、両極性トランジスタ長２８と両極性トランジスタ幅２７を持つ。両極性トランジスタ１の半導体層１０は、ｐ型半導体領域２とｎ型半導体領域３とを含む。ｐ型半導体領域２とｎ型半導体領域３とは、両極性トランジスタにおいて横方向に配列されている。また、ｐ型半導体領域２は、接合部２６において、ｎ型半導体領域３と接している。各半導体領域は、第１端子４と第２端子５との両方に接している。第１端子４と第２端子５とは、チャネル領域の境界を形成する。第１端子４と第２端子５との間の距離はチャネル長１１を形成し、第１端子４と第２端子５とのいずれかの長さがチャネル幅１２を形成する。本実施形態において、チャネル幅１２は、両極性トランジスタ幅２７の幅と実質的に等しい。チャネル長１１はチャネル幅１２と共にチャネル領域を画定する。接合部２６は、２種類の半導体が接触する領域である。つまり、接合部２６は、ｐ型半導体領域２とｎ型半導体領域３との接触部である。一実施形態において、接合部面積（チャネル面積内における２種類の半導体の重なり領域）は、チャネル面積の約５０％より小さく、また、チャネル面積の２０％より小さいことが好ましく、更にはチャネル面積の約１０％より小さいことが好ましい。ｐ型半導体領域２とｎ型半導体領域３との重なり面積または界面面積は僅かであるかまったく存在しないと、理想的である。
【００２６】
このタイプの両極性トランジスタ設計は、従来の設計よりも好ましいが、これは、非晶質や結晶質のシリコントランジスタと異なり、溶液プロセス法によるトランジスタは、通常、大きなデバイス寸法を持っているためである。言い換えると、特に、相互嵌合型（interdigitation  type）のソース電極とドレイン電極を持つトランジスタで、ｐ型半導体とｎ型半導体の両方を配置するチャネル面積が大きくなる。また、溶液プロセス法による半導体はインクジェットパターニングを実現できる。インクジェット技術では、１つのトランジスタチャネル内に異なる半導体をパターン形成できる。インクジェット液滴は、通常、約２０マイクロメートル以下の直径を持つ。このサイズはトランジスタのチャネル幅よりはるかに小さい。したがって、１つのトランジスタチャネル内に、少なくとも２種類の半導体を平行に堆積することができる。一実施形態において、ｐ型半導体とｎ型半導体とを、インクジェット技術によってチャネル領域に堆積することができる。
【００２７】
均衡したＯＮ電流または均衡した移動度を維持するために、ｐ型半導体領域２とｎ型半導体領域３とのチャネル幅の比を調整できる。例えば、ＰＱＴ−１２、ｐ型半導体の移動度は０．００２ｃｍ2／Ｖｓであるが、酸化亜鉛、ｎ型半導体の移動度は０．００７ｃｍ2／Ｖｓである。ＯＮ電流を平衡させるには、酸化亜鉛とＰＱＴ−１２とのチャネル幅比を１：４に設定すればよい。
【００２８】
図４Ａと図４Ｂに記載したような両極性トランジスタ１は、ボトムゲートトップコンタクト型トランジスタと呼ばれる。これは、両極性トランジスタ１の「ボトム」において、基板６と半導体層１０との間にゲート電極層７が形成されており、一方、両極性トランジスタ１の「トップ」において、半導体層１０上に第１端子４と第２端子５とが形成されるためである。ただし、他のタイプの構成、例えば、ボトムゲートボトムコンタクト型トランジスタおよびトップゲート型トランジスタも利用できる。
【００２９】
図６を参照すると、ボトムゲートボトムコンタクト型の両極性トランジスタ１を含む、本発明の他の具体的実施形態が示されている。ここで、両極性トランジスタ１は基板６を有する。基板６上にゲート電極７が形成される。ゲート電極７はＩＴＯを含むことができる。ゲート層７に隣接して誘電体層８が形成される。誘電体層８はＡＴＯを含むことができる。誘電体層８は、ここでは、ｐＭＳＳＱ層９で部分的に修正される（modified）。ｐＭＳＳＱ層９上に第１端子４と第２端子５が形成される。最後に、半導体層１０が、第１端子４と第２端子５とｐＭＳＳＱ層９の上に形成される。具体的には、第１端子４と第２端子５は、半導体層１０とｐＭＳＳＱ層９との間に配置される。要約すると、ゲート電極７と、誘電体層８と、ｐＭＳＳＱ層９と、第１端子４と、第２端子５とが、すべて、ガラス基板６と半導体層１０との間に形成される。
【００３０】
図７を参照して説明すると、他の具体的実施形態における、異なる両極構造が提示される。両極性トランジスタ１は、両極性トランジスタ幅２７と両極性トランジスタ長２８とを持つ。半導体層１０は、ｐ型半導体領域２とｎ型半導体領域３とを含む。ｐ型半導体領域２とｎ型半導体領域３とが接触する場所である接合部２６は、両極性トランジスタ１の幅に沿って伸びている。第１端子４は、ｐ型半導体領域２とｎ型半導体領域３との両方に接触するソース電極を含むことができる。ここで、第１端子４は、ｐ型半導体領域２と最初に接触し、その後、ｎ型半導体領域３に渡る個別の分岐を持つ。分岐先は両方とも両極性トランジスタ１の幅方向に伸びている。第２端子５は、接合部２６の長さ方向に沿って伸張し、また、ｐ型半導体領域２とｎ型半導体領域３の両方に接触するように、構成されている。第１端子４と第２端子５は、チャネル領域の境界を形成する。第１端子４と第２端子５との間の距離がチャネル長１１を形成し、第１端子４の全長がチャネル幅１２を形成する。第１端子４と第２端子５は、ボトムゲートトップコンタクト構成またはボトムゲートボトムコンタクト構成のいずれかに配列できる。
【００３１】
図８を参照すると、ｐ型半導体領域２とｎ型半導体領域３との界面領域の接触が最小限に抑えられた両極性トランジスタ１の平面図が示されている。図において、第１端子４と第２端子５は、交互嵌合構成（interdigitation  configuration）に配列されている。半導体層１０は、ｐ型半導体領域２とｎ型半導体領域３とを含む。ｐ型半導体領域２とｎ型半導体領域３は、接合部２６で接触する。接合部２６は、両極性トランジスタ１の長さ方向に沿って伸びている。第１端子４は、両極性トランジスタ１の幅に沿って、屈曲すように構成されている。また、第２端子５も、両極性トランジスタ１の幅に沿って、屈曲すように構成されている。第２端子５は、一定の距離で、第１端子４の屈曲に追従するように配置されている。第１端子４と第２端子５とでチャネル領域が画定され、このチャネル領域において第１端子４と第２端子５との間の距離がチャネル長１１である。チャネル幅は、第１端子または第２端子５のいずれかの長さとして定義される。第１端子４と第２端子５とは、ボトムゲートトップコンタクト構成またはボトムゲートボトムコンタクト構成に配置されてよい。
【００３２】
図９を参照すると、円形状に配置されたｐ型半導体領域２とｎ型半導体領域３との界面領域の接触が最小限に抑えられた、円形電極構造を持つ両極性トランジスタ１の平面図が示されている。半導体層１０は、ｐ型半導体領域２とｎ型半導体領域３とを含む。第１端子４は、円形両極性トランジスタ１の外周縁に形成され、第２端子５は円形両極性トランジスタの中央部に形成されている。また、第１端子４と第２端子５は両方とも、ｐ型半導体領域２とｎ型半導体領域３のどちらにも接触するように形成されている。接合部２６は、ｐ型半導体領域２とｎ型半導体領域３とが接触する場所に形成されている。チャネル長１１は第１端子の内側半径から第２端子の半径を引いた距離であり、チャネル幅１２は第２端子５の円周である。
【００３３】
図５に、ここで開示した両極性トランジスタ１を製作する方法を示す。ボトムゲートトップコンタクト型ＴＦＴは次のように製造される。ステップ１３において、まず、基板６を準備する。ステップ１４において、基板６上にゲート電極層７を形成する。ゲート電極層７はインジウムスズ酸化物（ＩＴＯ）であることが好ましい。次に、ステップ１５において、アルミニウム−スズ酸化物（ＡＴＯ，２２０ｎｍ）であることが好ましい、ゲート誘電体層８を、ゲート電極層７に隣接して形成する。ステップ１６において、５０−ｎｍのポリ（メチルシルセスキオキサン）（ｐＭＳＳＱ）層９でゲート誘電体層８を部分的に修正した（modified）。このｐＭＳＳＱモディフィケーション（pMSSQ  modification）は、この直後に配置するｎ型半導体の性能を向上させる。ここで、表面にプラズマ洗浄処理を施す。
【００３４】
次に、ｐ型半導体領域２またはｎ型半導体領域３のいずれを構成してもよい半導体層１０を両極性トランジスタ１上に形成し、これによりガラス基板６と半導体層１０との間にゲート電極層７が形成される。ここでは、ｎ型半導体領域を先に両極性トランジスタ１上に形成する。まず、ｐＭＳＳＱ層９の一部を被覆した。ステップ１７において、エタノールアミンとメトキシエタノールとの混合物内の酢酸亜鉛の約０．２５Ｍ溶液（亜鉛／アミン＝１モル比）を、被覆されていないｐＭＳＳＱ層９の上にスピンコートして、酸化亜鉛前駆体層を形成することができる。ステップ１８で、前駆体層を、まず加熱板の上で約１８０℃で約３０分間加熱する。ステップ１９において、前駆体を炉内に配置して４００℃まで３０分間加熱することにより、ｎ型酸化亜鉛（ＺｎＯ）半導体領域３を形成する。この領域は、エンドキャップ領域として知られている。
【００３５】
ステップ２０において、ｎ型半導体層を室温まで冷却し、ここで被覆を除去する。次に、ステップ２１において、被覆されていないｐＭＳＳＱ領域９をヘキサメチルジシラザン（ＨＭＤＳ）で修正して、自己組織化単分子膜を形成した。ステップ２２において、ＨＭＤＳ修正層の上に、ポリ（３，３’’’−ジドデシル−クオーターチオフェン）（poly(3,3’’’-didodecyl-quaterthiophene)）（ＰＱＴ−１２）半導体層であることが好ましいｐ型半導体材料を堆積して、ｐ型半導体領域２を形成する。ＰＱＴ−１２は、ベン・エス・オン（Ｂｅｎｇ  Ｓ．Ｏｎｇ）他の著によるＪ．Ａｍ．Ｃｈｅｍ．Ｓｏｃ．２００４，１２６，３３７８−３３７９に開示されており、その開示内容全体を本願明細書の一部として援用する。ステップ２３において、乾燥およびアニールの後に、半導体層１０の上に銀電極を真空蒸着し、第１端子４と第２端子５の両方を形成する。次に、ステップ２４，２５において、第１端子４と第２端子５が、各端子がｐ型半導体領域２とｎ型半導体領域３の両方に接触するように配列される。ここで図６に示すように、平行電極構造が形成される。第１端子４はソース電極を含んでよく、第２端子５はドレイン電極を含んでよい。
【００３６】
具体的実施形態の特徴について、酸化亜鉛半導体のみまたはＰＱＴ−１２半導体のみを含む単極性トランジスタを比較した。図１０に、異なるゲート電圧における、両極性トランジスタの典型的な出力特性を示す。この両極性トランジスタでは第１端子４と第２端子５は平行構造に配列されている。このトランジスタは、９０μｍのチャネル長と、５０００μｍのチャネル幅を持ち、また、ｎ型領域とｐ型領域とのチャネル幅比は１：４である。
【００３７】
この装置を、ケースレー４２００ＴＦＴ特性評価システム（Ｋｅｉｔｈｌｅｙ  ４２００ＴＦＴ  ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ  ｓｙｓｔｅｍ）を用いて雰囲気条件で評価した。負と正のバイアス下で動作する両極性トランジスタの典型的な出力曲線を観測した（図１０）。素子は、ホールと電子の蓄積（accumulation）に強い反応を示した。上記両極性トランジスタで測定されたホールと電子の移動度は、それぞれ、約０．００２８ｃｍ2／Ｖｓと約０．００７２ｃｍ2／Ｖｓであった。比較のための実験によれば、同様の素子構造を持つがＰＱＴ−１２半導体のみを含む単極性トランジスタは約０．００２３ｃｍ2／Ｖｓの移動度を示し、一方、同様の素子構造を持つが酸化亜鉛半導体のみを含む単極性トランジスタは約０．００７３ｃｍ2／Ｖｓの移動度を示した。ｐ型半導体とｎ型半導体の両方からなる両極性トランジスタで観測された移動度の値は、単極性トランジスタで達成された値と同じである。これは、ｐ型半導体とｎ型半導体との界面面積がわずかであるか、あるいはまったく存在しないためである。また、ＰＱＴとＺｎＯの移動度は異なっているが、各半導体領域のチャネル幅を変えることで、均衡のとれたＯＮ電流を得られる。
【図面の簡単な説明】
【００３８】
【図１Ａ】ソース電極とドレイン電極とゲート電極を有する、従来の単極性トランジスタを示す平面図である。
【図１Ｂ】図１Ａの単極性トランジスタのＩ−Ｉ線における断面図である。
【図２】相互侵入するｐ型半導体とｎ型半導体とを有する、従来の両極性トランジスタを示す断面図である。
【図３】二重積層したｐ型半導体領域とｎ型半導体領域とを持つ、従来の両極性トランジスタを示す断面図である。
【図４Ａ】平行電極を持ち、ｐ型半導体領域とｎ型半導体領域の界面面積が最小限に抑制された、具体的実施形態に係る両極性トランジスタを示す平面図である。
【図４Ｂ】図４Ａの両極性トランジスタの４Ｂ−４Ｂ線における断面図である。
【図５】ｐ型半導体領域とｎ型半導体領域の界面面積が最小限に抑制された、具体的実施形態に係る両極性トランジスタを形成する方法を示すフローチャートである。
【図６】ｐ型半導体領域とｎ型半導体領域の界面面積が最小限に抑制された、具体的実施形態に係るボトムゲートボトムコンタクト型の両極性トランジスタを示す断面図である。
【図７】ｐ型半導体領域とｎ型半導体領域の界面面積が最小限に抑制された、具体的実施形態に係る両極性トランジスタを示す平面図である。
【図８】相互嵌合型電極を持ち、ｐ型半導体領域とｎ型半導体領域の界面面積が最小限に抑制された、具体的実施形態に係る両極性トランジスタを示す平面図である。
【図９】円形電極を持ち、ｐ型半導体領域とｎ型半導体領域の界面面積が最小限に抑制された、具体的実施形態に係る両極性トランジスタを示す平面図である。
【図１０】具体的実施形態に係る両極性トランジスタの代表的出力特性を示す図である。
【符号の説明】
【００３９】
１  両極性トランジスタ、２  ｐ型半導体領域、３  ｎ型半導体領域、４  第１端子、５  第２端子、６  基板、７  ゲート電極、８  誘電体層、９  ｐＭＳＳＱ層、１０  半導体層、１１  チャネル長、１２  チャネル幅、２６  接合部、２７  両極性トランジスタ幅、２８  両極性トランジスタ長、２９  単極性トランジスタ。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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