(57)【要約】【課題】オフセット構造の高耐圧ＭＯＳトランジスタにおける電界集中を緩和する。【解決手段】Ｎ型拡散層１２の表面におけるＰ型拡散層１３とＮ型ドレイン拡散層１７との間に形成されるシリコン酸化膜１９を、Ｎ型拡散層１２の表面に対して上側(Ｖ型拡散層１２の外側)に形成し、然も外周部における傾斜面の傾斜角を３°よりも大きく且つ３０°よりも小さく形成している。したがって、ドレイン‐ゲート間に電圧ＢＶdssが印加された場合に、Ｎ型拡散層１２のシリコン内に与えるゲート電極１５の影響が、シリコン酸化膜１９における外周部における膜厚の変化を反映して緩やかに変化する。その結果、シリコン酸化膜１９の端部における電界集中が緩和されて電界強度の上昇が抑制され、Ｎ型拡散層１２の不純物濃度を下げた場合のブレイクダウンが防止される。こうして、オン抵抗の向上を防止しつつＢＶdss耐圧を上げることができる。【選択図】図４
2008300516.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板あるいは上記第１導電型のウエルの表面に形成されると共に、チャンネルとなる第２導電型の不純物拡散層と、
上記不純物拡散層の表面に形成された上記第１導電型のソース拡散層と、
上記半導体基板あるいは上記ウエルの表面における上記不純物拡散層とは異なる領域に形成された、上記第１導電型のドレイン拡散層と、
上記不純物拡散層の表面における上記ソース拡散層に対して上記ドレイン拡散層側とは反対側に、上記ソース拡散層に隣接して形成された上記第２導電型のバックゲート電極用拡散層と、
上記半導体基板あるいは上記ウエルの表面における上記不純物拡散層と上記ドレイン拡散層との間に形成された酸化膜と、
上記酸化膜上における上記ソース拡散層側の領域から上記ソース拡散層に隣接した上記不純物拡散層上にかけて形成されたゲート電極と
を備え、
上記酸化膜は、上記半導体基板あるいは上記ウエルの表面に対して上側に形成されると共に、その外周部に略直線状の傾斜面を有していて、上記半導体基板あるいは上記ウエルにおける電界集中を緩和する
ことを特徴とする高耐圧ＭＯＳトランジスタ。
【請求項２】
請求項１に記載の高耐圧ＭＯＳトランジスタにおいて、
上記酸化膜は、上記外周部における上記傾斜面の傾斜角が３°よりも大きく且つ３０°よりも小さい角度である
ことを特徴とする高耐圧ＭＯＳトランジスタ。
【請求項３】
第１導電型の半導体基板あるいは上記第１導電型のウエルの表面に、チャンネルとなる第２導電型の不純物拡散層を形成する工程と、
上記半導体基板あるいは上記ウエル上と上記不純物拡散層上とを含む全面に酸化膜を形成する工程と、
上記酸化膜上における所定の領域に他の膜を形成した後、上記他の膜における外周部に略直線状の傾斜面を形成する工程と、
上記酸化膜とこの酸化膜上に形成された上記他の膜とにエッチングを行って、上記酸化膜を上記他の膜の形状を転写した形状に加工する工程と、
上記半導体基板上あるいは上記ウエル上と上記不純物拡散層上と上記加工された酸化膜上を含む全面に、ゲート酸化膜を形成する工程と、
上記不純物拡散層の表面に上記第１導電型のソース拡散層を形成し、上記半導体基板あるいは上記ウエルの表面における上記酸化膜に対して上記ソース拡散層とは反対側に上記第１導電型のドレイン拡散層を形成し、上記不純物拡散層の表面における上記ソース拡散層に対して上記ドレイン拡散層側とは反対側に、上記ソース拡散層に隣接して上記第２導電型のバックゲート電極用拡散層を形成する工程と、
上記加工された酸化膜上における上記ソース拡散層側の領域から上記ソース拡散層に隣接した上記不純物拡散層上にかけてゲート電極を形成する工程と
を備えたことを特徴とする高耐圧ＭＯＳトランジスタの製造方法。
【請求項４】
請求項３に記載の高耐圧ＭＯＳトランジスタの製造方法において、
上記酸化膜を上記他の膜の形状を転写した形状に加工する際の上記エッチングは、上記酸化膜と上記他の膜との選択比が略同じドライエッチングであることを特徴とする高耐圧ＭＯＳトランジスタの製造方法。
【請求項５】
請求項３あるいは請求項４に記載の高耐圧ＭＯＳトランジスタの製造方法において、
上記半導体基板あるいは上記ウエルは、シリコン基板あるいはシリコンウエルであり、
上記酸化膜の形成は、熱酸化法によってシリコン酸化膜を形成することによって行われる
ことを特徴とする高耐圧ＭＯＳトランジスタの製造方法。
【請求項６】
請求項３あるいは請求項４に記載の高耐圧ＭＯＳトランジスタの製造方法において、
上記半導体基板あるいは上記ウエルは、シリコン基板あるいはシリコンウエルであり、
上記酸化膜の形成は、化学気相成長法によってシリコン酸化膜を形成することによって行われる
ことを特徴とする高耐圧ＭＯＳトランジスタの製造方法。
【請求項７】
請求項３あるいは請求項４に記載の高耐圧ＭＯＳトランジスタの製造方法において、
上記半導体基板あるいは上記ウエルは、シリコン基板あるいはシリコンウエルであり、
上記酸化膜の形成は、熱酸化法と化学気相成長法とによって２層のシリコン酸化膜を形成することによって行われる
ことを特徴とする高耐圧ＭＯＳトランジスタの製造方法。
【請求項８】
請求項３あるいは請求項４に記載の高耐圧ＭＯＳトランジスタの製造方法において、
上記酸化膜上に形成される他の膜は、ポリイミド膜であることを特徴とする高耐圧ＭＯＳトランジスタの製造方法。
【請求項９】
請求項８に記載の高耐圧ＭＯＳトランジスタの製造方法において、
上記酸化膜上に形成された上記ポリイミド膜における外周部に対する上記略直線状の傾斜面の形成は、パターン形成された上記ポリイミド膜に熱処理を行って、上記外周部を軟化させて流動させることによって行われる
ことを特徴とする高耐圧ＭＯＳトランジスタの製造方法。
【請求項１０】
請求項３あるいは請求項４に記載の高耐圧ＭＯＳトランジスタの製造方法において、
上記酸化膜上に形成される他の膜は、ＰＳＧ膜であることを特徴とする高耐圧ＭＯＳトランジスタの製造方法。
【請求項１１】
請求項１０に記載の高耐圧ＭＯＳトランジスタの製造方法において、
上記酸化膜上に形成された上記ＰＳＧ膜の外周部に対する上記略直線状の傾斜面の形成は、全面に形成された上記ＰＳＧ膜を、レジスト膜のマスクを用いたウエットエッチングでパターニングすることによって、上記レジスト膜との界面のエッチング速度が速いことを利用して行われる
ことを特徴とする高耐圧ＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高耐圧ＭＯＳ(金属酸化膜半導体)トランジスタおよびその製造方法に関する。
【背景技術】
【０００２】
電気機器で利用される電圧変換装置の一種である所謂レギュレータＩＣ(集積回路)に対して、近年高耐圧化,小型化,低消費電力化の要求がますます高まってきている。そして、これらの要求を実現するために、高耐圧でオン抵抗が低いＭＯＳトランジスタが必要となってきている。
【０００３】
図６に、上記要求を満たすために用いられている高耐圧ＭＯＳトランジスタであって、ＬＤＭＯＳ(Laterally Diffused MOS)と呼ばれる一般的な横型二重拡散ＭＯＳトランジスタの断面構造を示す(例えば、特開２００２‐２７０８３０号公報(特許文献１))。図６においては、Ｐ型シリコン基板１上に形成されたＮチャンネル型のＬＤＭＯＳトランジスタを例示している。この場合、本ＬＤＭＯＳトランジスタはドリフトドレイン領域であるＮ型拡散領域(ウエル)２内に形成されており、チャンネルとなるＰ型拡散領域３と、基板１の表面に形成されたゲート酸化膜４と、ゲート酸化膜４上に形成されたゲート電極５と、ゲート電極５を両側から挟むように形成されたＮ型ソース拡散層６およびＮ型ドレイン拡散層７と、から構成されている。尚、チャンネル部は、Ｐ型拡散領域３内におけるゲート電極５の直下であって、Ｎ型拡散領域６とＮ型拡散領域２とで挟まれた領域である。ここで、Ｐ型拡散領域３の電位は、Ｎ型拡散領域６と同電位であっても同電位で無くとも構わない。
【０００４】
このようなＬＤＭＯＳトランジスタは、低オン抵抗であることと、高耐圧であることとが同時に要求される。図６に示す構造では、ＢＶdss耐圧は、Ｐ型拡散領域３とＮ型ドレイン拡散層７との距離(ドリフトドレイン領域の長さ)やＮ型拡散領域２の不純物濃度によって決まる。すなわち、上記ドリフトドレイン領域の長さが長く、Ｎ型拡散領域２の不純物濃度が低いほど、耐圧は高くなる。そのため、ＬＤＭＯＳトランジスタにおいては、ＢＶdss耐圧を上げるために、Ｎ型拡散領域２の不純物濃度を低く、ドリフトドレイン領域の長さを長くする方策が取られている。
【０００５】
ところが、その場合にはオン抵抗が上昇してしまう。すなわち、高耐圧化と低オン抵抗化とはトレードオフの関係にあるのである。そのため、上記オン抵抗上昇の対策として、図６に示すように、基板表面におけるＰ型拡散領域３とＮ型ドレイン拡散層７との間に酸化膜９を形成した所謂オフセット構造と呼ばれる形状を採用すると共に、各拡散領域２,３,６,７における拡散形状を最適化することによって、電界分布に工夫を凝らして高耐圧化を実現している。
【０００６】
しかしながら、上記従来のＬＤＭＯＳトランジスタには、以下のような問題がある。すなわち、上述したように、上記ドリフトドレイン領域の長さを長くしても、Ｎ型ドレイン拡散層７に接続されたドレイン電極(図示せず)に高電圧が印加された場合には、Ｎ型拡散領域２におけるゲート電極５の直下で酸化膜９の膜厚が急激に変化する領域１０に等電位線が密集して電界強度が高くなってしまう。その場合には、Ｎ型拡散領域２の不純物濃度を少々下げても、領域１０でブレイクダウンが発生するため、耐圧を向上させることが困難なのである。
【０００７】
そこで、上記領域１０でブレイクダウンが発生するのを防止するために、領域１０でブレイクダウンが発生しない程度までＮ型拡散領域２の不純物濃度を下げると、オン抵抗が大きくなり過ぎてしまうという問題がある。
【０００８】
上記電圧ＢＶdssとは、上記ゲート電極５と、Ｎ型ソース拡散層６に接続されたソース電極(図示せず)と、Ｐ型バックゲート電極用拡散層８に接続されたバックゲート電極(図示せず)と、の電圧が０Ｖの状態で、上記ドレイン電極に高電圧が印加された場合のドレイン‐ゲート間の電圧である。そして、上述の電位関係の場合には、空乏層が、シリコン内をＮ型ソース拡散層６からＮ型ドレイン拡散層７に向かって伸びて行くのであるが、シリコン内におけるソース・ドレイン間の電界分布に与えるゲート電極５の影響が酸化膜９の膜厚の変化によって急激に変化し、その結果酸化膜９の端部に電界集中が生じてしまうのである。
【特許文献１】特開２００２‐２７０８３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、この発明の課題は、電界集中を緩和できるオフセット構造の高耐圧ＭＯＳトランジスタを提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、この発明の高耐圧ＭＯＳトランジスタは、
第１導電型の半導体基板あるいは上記第１導電型のウエルの表面に形成されると共に、チャンネルとなる第２導電型の不純物拡散層と、
上記不純物拡散層の表面に形成された上記第１導電型のソース拡散層と、
上記半導体基板あるいは上記ウエルの表面における上記不純物拡散層とは異なる領域に形成された、上記第１導電型のドレイン拡散層と、
上記不純物拡散層の表面における上記ソース拡散層に対して上記ドレイン拡散層側とは反対側に、上記ソース拡散層に隣接して形成された上記第２導電型のバックゲート電極用拡散層と、
上記半導体基板あるいは上記ウエルの表面における上記不純物拡散層と上記ドレイン拡散層との間に形成された酸化膜と、
上記酸化膜上における上記ソース拡散層側の領域から上記ソース拡散層に隣接した上記不純物拡散層上にかけて形成されたゲート電極と
を備え、
上記酸化膜は、上記半導体基板あるいは上記ウエルの表面に対して上側に形成されると共に、その外周部に略直線状の傾斜面を有していて、上記半導体基板あるいは上記ウエルにおける電界集中を緩和する
ことを特徴としている。
【００１１】
上記構成によれば、第１導電型の半導体基板あるいは上記第１導電型のウエルの表面における第２導電型の不純物拡散層と上記第１導電型のドレイン拡散層との間に酸化膜が形成されたオフセット構造のＬＤＭＯＳトランジスタにおいて、上記酸化膜は、上記半導体基板あるいは上記ウエルの表面に対して上側に形成されると共に、その外周部に略直線状の傾斜面を有して形成されている。したがって、ゲート電極とソース電極とバックゲート電極との電圧が０Ｖの状態で、ドレイン‐ゲートの間に高電圧ＢＶdssが印加された場合には、上記半導体基板あるいは上記ウエルに与える上記ゲート電極の影響が、上記酸化膜の外周部における略直線状の傾斜面を反映して緩やかに変化するようになる。その結果、上記半導体基板あるいは上記ウエルの上記酸化膜の端部における電界集中が緩和されるのである。
【００１２】
したがって、上記半導体基板あるいは上記ウエルにおける上記ゲート電極下の領域における電界強度の上昇が抑制され、上記半導体基板あるいは上記ウエルの不純物濃度を下げた場合の上記領域でのブレイクダウンが防止される。その結果、オン抵抗の向上を防止しつつＢＶdss耐圧を上げることができる高耐圧ＭＯＳトランジスタを得ることができるのである。
【００１３】
また、１実施の形態の高耐圧ＭＯＳトランジスタでは、
上記酸化膜は、上記外周部における上記傾斜面の傾斜角が３°よりも大きく且つ３０°よりも小さい角度である。
【００１４】
この実施の形態によれば、上記酸化膜の外周部における略直線状の傾斜面の傾きを、上記半導体基板あるいは上記ウエルにおける上記酸化膜の端部での電界集中を緩和できる程度に緩やかにすることができる。
【００１５】
また、この発明の高耐圧ＭＯＳトランジスタの製造方法は、
第１導電型の半導体基板あるいは上記第１導電型のウエルの表面に、チャンネルとなる第２導電型の不純物拡散層を形成する工程と、
上記半導体基板あるいは上記ウエル上と上記不純物拡散層上とを含む全面に酸化膜を形成する工程と、
上記酸化膜上における所定の領域に他の膜を形成した後、上記他の膜における外周部に略直線状の傾斜面を形成する工程と、
上記酸化膜とこの酸化膜上に形成された上記他の膜とにエッチングを行って、上記酸化膜を上記他の膜の形状を転写した形状に加工する工程と、
上記半導体基板上あるいは上記ウエル上と上記不純物拡散層上と上記加工された酸化膜上を含む全面に、ゲート酸化膜を形成する工程と、
上記不純物拡散層の表面に上記第１導電型のソース拡散層を形成し、上記半導体基板あるいは上記ウエルの表面における上記酸化膜に対して上記ソース拡散層とは反対側に上記第１導電型のドレイン拡散層を形成し、上記不純物拡散層の表面における上記ソース拡散層に対して上記ドレイン拡散層側とは反対側に、上記ソース拡散層に隣接して上記第２導電型のバックゲート電極用拡散層を形成する工程と、
上記加工された酸化膜上における上記ソース拡散層側の領域から上記ソース拡散層に隣接した上記不純物拡散層上にかけてゲート電極を形成する工程と
を備えたことを特徴としている。
【００１６】
上記構成によれば、第１導電型の半導体基板あるいは上記第１導電型のウエルの表面における第２導電型の不純物拡散層と上記第１導電型のドレイン拡散層との間に酸化膜が形成されたオフセット構造のＬＤＭＯＳトランジスタであって、上記酸化膜が、上記半導体基板あるいは上記ウエルの表面に対して上側に形成されると共に、その外周部に略直線状の傾斜面を有して形成されたＬＤＭＯＳトランジスタが形成される。したがって、ゲート電極とソース電極とバックゲート電極との電圧が０Ｖの状態で、ドレイン‐ゲート間に電圧ＢＶdssが印加された場合に、上記半導体基板あるいは上記ウエルに与える上記ゲート電極の影響が、上記酸化膜の外周部における略直線状の傾斜面を反映して緩やかに変化するようになる。その結果、上記半導体基板あるいは上記ウエルの上記酸化膜の端部における電界集中が緩和されるのである。
【００１７】
また、１実施の形態の高耐圧ＭＯＳトランジスタの製造方法では、
上記酸化膜を上記他の膜の形状を転写した形状に加工する際の上記エッチングは、上記酸化膜と上記他の膜との選択比が略同じドライエッチングである。
【００１８】
この実施の形態によれば、上記半導体基板あるいは上記ウエルにおける上記酸化膜の端部での電界集中を緩和して、オン抵抗の向上を防止しつつＢＶdss耐圧を上げることができる高耐圧ＭＯＳトランジスタを、従来の半導体製造工程を用いて、比較的容易に形成することができる。
【００１９】
また、１実施の形態の高耐圧ＭＯＳトランジスタの製造方法では、
上記半導体基板あるいは上記ウエルは、シリコン基板あるいはシリコンウエルであり、
上記酸化膜の形成は、熱酸化法によってシリコン酸化膜を形成することによって行われる。
【００２０】
この実施の形態によれば、上記半導体基板あるいは上記ウエルにおける上記酸化膜の端部での電界集中を緩和して、オン抵抗の向上を防止しつつＢＶdss耐圧を上げることができる高耐圧ＭＯＳトランジスタを、従来の半導体製造工程を用いて、比較的容易に形成することができる。
【００２１】
また、１実施の形態の高耐圧ＭＯＳトランジスタの製造方法では、
上記半導体基板あるいは上記ウエルは、シリコン基板あるいはシリコンウエルであり、
上記酸化膜の形成は、化学気相成長法によってシリコン酸化膜を形成することによって行われる。
【００２２】
この実施の形態によれば、上記半導体基板あるいは上記ウエルにおける上記酸化膜の端部での電界集中を緩和して、オン抵抗の向上を防止しつつＢＶdss耐圧を上げることができる高耐圧ＭＯＳトランジスタを、従来の半導体製造工程を用いて、比較的容易に形成することができる。
【００２３】
また、１実施の形態の高耐圧ＭＯＳトランジスタの製造方法では、
上記半導体基板あるいは上記ウエルは、シリコン基板あるいはシリコンウエルであり、
上記酸化膜の形成は、熱酸化法と化学気相成長法とによって２層のシリコン酸化膜を形成することによって行われる。
【００２４】
この実施の形態によれば、上記半導体基板あるいは上記ウエルにおける上記酸化膜の端部での電界集中を緩和して、オン抵抗の向上を防止しつつＢＶdss耐圧を上げることができる高耐圧ＭＯＳトランジスタを、従来の半導体製造工程を用いて、比較的容易に形成することができる。
【００２５】
さらに、上記熱酸化法によって上記シリコン酸化膜を形成する際に、各拡散層の表面濃度が上記シリコン酸化膜の厚さによってパイルアップ等の影響を受けるため、上記シリコン酸化膜の厚さを十分厚くできない場合がある。そのような場合であっても、上記熱酸化法によって薄く形成された上記シリコン酸化膜の上にさらに上記化学気相成長法によって上記シリコン酸化膜を形成することによって、所望の厚さの上記シリコン酸化膜を形成することができる。
【００２６】
また、１実施の形態の高耐圧ＭＯＳトランジスタの製造方法では、
上記酸化膜上に形成される他の膜はポリイミド膜である。
【００２７】
この実施の形態によれば、上記半導体基板あるいは上記ウエルにおける上記酸化膜の端部での電界集中を緩和して、オン抵抗の向上を防止しつつＢＶdss耐圧を上げることができる高耐圧ＭＯＳトランジスタを、従来の半導体製造工程を用いて、比較的容易に形成することができる。
【００２８】
また、１実施の形態の高耐圧ＭＯＳトランジスタの製造方法では、
上記酸化膜上に形成された上記ポリイミド膜における外周部に対する上記略直線状の傾斜面の形成は、パターン形成された上記ポリイミド膜に熱処理を行って、上記外周部を軟化させて流動させることによって行われる。
【００２９】
この実施の形態によれば、上記酸化膜上に形成された上記ポリイミド膜の外周部に、従来の半導体製造工程を用いて、略直線状の傾斜面を比較的容易に形成することができる。
【００３０】
また、１実施の形態の高耐圧ＭＯＳトランジスタの製造方法では、
上記酸化膜上に形成される他の膜はＰＳＧ膜である。
【００３１】
この実施の形態によれば、上記半導体基板あるいは上記ウエルにおける上記酸化膜の端部での電界集中を緩和して、オン抵抗の向上を防止しつつＢＶdss耐圧を上げることができる高耐圧ＭＯＳトランジスタを、従来の半導体製造工程を用いて、比較的容易に形成することができる。
【００３２】
また、１実施の形態の高耐圧ＭＯＳトランジスタの製造方法では、
上記酸化膜上に形成された上記ＰＳＧ膜の外周部に対する上記略直線状の傾斜面の形成は、全面に形成された上記ＰＳＧ膜を、レジスト膜のマスクを用いたウエットエッチングでパターニングすることによって、上記レジスト膜との界面のエッチング速度が速いことを利用して行われる。
【００３３】
この実施の形態によれば、上記酸化膜上に形成された上記ＰＳＧ膜の外周部に、従来の半導体製造工程を用いて、略直線状の傾斜面を比較的容易に形成することができる。
【発明の効果】
【００３４】
以上より明らかなように、この発明によれば、第１導電型の半導体基板あるいは上記第１導電型のウエルの表面における第２導電型の不純物拡散層と第１導電型のドレイン拡散層との間に酸化膜が形成されて成るオフセット構造のＬＤＭＯＳトランジスタにおいて、上記酸化膜は、上記半導体基板あるいは上記ウエルの表面に対して上側に形成されると共に、その外周部に略直線状の傾斜面を有して形成されているので、ゲート電極とソース電極とバックゲート電極との電圧が０Ｖの状態で、ドレイン‐ゲートの間に高電圧ＢＶdssが印加された場合に、上記半導体基板あるいは上記ウエルに与える上記ゲート電極の影響が、上記酸化膜における外周部における略直線状の傾斜面を反映して緩やかに変化するようになる。その結果、上記酸化膜の端部における電界集中を緩和することができる。
【００３５】
したがって、上記半導体基板あるいは上記ウエルにおける上記ゲート電極下の領域における電界強度の上昇が抑制され、上記半導体基板あるいは上記ウエルの不純物濃度を下げた場合の上記領域でのブレイクダウンが防止される。その結果、オン抵抗の向上を防止しつつＢＶdss耐圧を上げることができる高耐圧ＭＯＳトランジスタを得ることができる。
【発明を実施するための最良の形態】
【００３６】
以下、この発明を図示の実施の形態により詳細に説明する。
【００３７】
・第１実施の形態
図１は、本実施の形態の高耐圧ＭＯＳトランジスタとしてのＬＤＭＯＳトランジスタにおける縦断面図である。
【００３８】
図１において、Ｐ型シリコン基板１１,Ｎ型拡散層(ウエル)１２,Ｐ型拡散層１３,ゲート酸化膜１４,ゲート電極１５,Ｎ型ソース拡散層１６,Ｎ型ドレイン拡散層１７およびＰ型バックゲート電極用拡散層１８は、図６に示す横型二重拡散ＭＯＳトランジスタにおけるＰ型シリコン基板１,Ｎ型拡散領域２,Ｐ型拡散領域３,ゲート酸化膜４,ゲート電極５,Ｎ型ソース拡散層６,Ｎ型ドレイン拡散層７およびＰ型バックゲート電極用拡散層８と同じ機能を有する。
【００３９】
本実施の形態においては、上記Ｐ型拡散層１３とＮ型ドレイン拡散層１７との間に形成されるシリコン酸化膜１９の形状を、図６に示す横型二重拡散ＭＯＳトランジスタにおける酸化膜９とは全く異なる形状にするのである。すなわち、図６に示す横型二重拡散ＭＯＳトランジスタにおける酸化膜９の場合には、Ｎ型拡散領域２の表面に対して上側(Ｎ型拡散領域２の外側)と下側(Ｎ型拡散領域２の内側)との両側に成長し、然も外周部における膜厚の変化が急峻で傾斜が急になっている。
【００４０】
これに対して、本実施の形態におけるシリコン酸化膜１９は、Ｎ型拡散層１２の表面に対して上側(Ｎ型拡散層１２の外側)に成長し、然も外周部における膜厚の変化が穏やかで緩やかな傾斜面になっている。ここで、上記「膜厚の変化が穏やか」とは、Ｎ型拡散層１２の傾斜面の傾斜角が３°よりも大きく且つ３０°よりも小さい角度のことである。こうすることによって、ゲート電極１５と、Ｎ型ソース拡散層１６に接続されたソース電極(図示せず)と、Ｐ型バックゲート電極用拡散層１８に接続されたバックゲート電極(図示せず)と、の電圧が０Ｖの状態で、Ｎ型ドレイン拡散層１７に接続されたドレイン電極(図示せず)に高電圧が印加された場合に、Ｎ型拡散層１２のシリコン内に与えるゲート電極１５の影響が、シリコン酸化膜１９における外周部における膜厚の変化を反映して緩やかに変化し、その結果シリコン酸化膜１９の端部における電界集中が緩和されるのである。
【００４１】
尚、上述したＮ型拡散層１２の傾斜面の傾斜角の範囲を３°よりも大きく且つ３０°よりも小さくする理由は、次の通りである。すなわち、上記傾斜角が３°以下の場合には、上記傾斜角が０°(つまり、傾斜面を設けない)の場合のＢＶdss耐圧に対して１０％よりも大きな向上が得られず、実用上の効果が認められない。また、上記傾斜角が３０°以上の場合には、ＢＶdss耐圧の向上効果を得ることができないのである。
【００４２】
以下、図２および図３に従って、図１に示すＬＤＭＯＳトランジスタの製造方法について詳細に説明する。
【００４３】
先ず、図２(a)に示すように、上記Ｐ型シリコン基板１１の所定の領域にＮ型拡散層(ウエル)１２を形成し、さらにＮ型拡散層１２の表面にチャンネルとなるＰ型拡散層１３を形成する。
【００４４】
次に、図２(b)に示すように、熱酸化法によって、シリコン酸化膜１９'を全面に形成する。その際に、各拡散層１２,１３の表面濃度が、熱酸化膜(シリコン酸化膜１９')の厚さによってパイルアップ等の影響を受ける。そのために、シリコン酸化膜１９'の厚さを十分厚くできない場合には、薄い熱酸化膜の上にさらにＣＶＤ(化学気相成長)膜を形成して複合酸化膜を形成し、シリコン酸化膜１９'としてもよい。また、リコン酸化膜１９'の全体をＣＶＤ法によって形成しても差し支えない。
【００４５】
次に、図２(c)に示すように、上記シリコン酸化膜１９'上にポリイミド膜２０を形成した後、シリコン酸化膜１９'を残す領域以外のポリイミド膜２０をフォトエッチングによって除去する。
【００４６】
次に、上記Ｐ型シリコン基板１１全体をポリイミド膜２０が軟化する程度の１５０度から３００度程度の温度でベークを行なうことによって、図３(d)に示すように、ポリイミド膜２０の外周部に傾斜角が３°よりも大きく且つ３０°よりも小さい緩やかな傾斜面を形成する。
【００４７】
次に、上記ポリイミド膜２０とシリコン酸化膜１９'との選択比が略同じドライエッチング条件で異方性エッチングを行なうことによって、図３(e)に示すように、ポリイミド膜２０の形状を下層のシリコン酸化膜１９'に転写して、ポリイミド膜２０の形状と同様の形状を有するシリコン酸化膜１９を形成する。そうした後、熱酸化法によって全面にゲート酸化膜１４を形成する。この場合、ゲート酸化膜１４はシリコン酸化膜１９上にも形成されるが、ゲート酸化膜１４もシリコン酸化膜であるため図３(e)においては、ゲート酸化膜１４も含めてシリコン酸化膜１９と表現している。
【００４８】
次に、図３(f)に示すように、上記Ｐ型拡散層１３の表面にＮ型ソース拡散層１６を形成し、Ｎ型拡散層１２の表面におけるシリコン酸化膜１９に対してＮ型ソース拡散層１６側とは反対側にＮ型ドレイン拡散層１７を形成する。さらに、Ｐ型拡散層１３の表面におけるＮ型ソース拡散層１６に対してＮ型ドレイン拡散層１７側とは反対側に、Ｎ型ソース拡散層１６に隣接してＰ型バックゲート電極用拡散層１８を形成する。次に、ポリシリコン膜を全面に成膜した後フォトエッチングを行って、シリコン酸化膜１９におけるＮ型ソース拡散層１６側の斜面からＮ型ソース拡散層１６に隣接したＰ型拡散層１３上にかけてゲート電極１５をパターニングする。こうして、図１に示すようなＬＤＭＯＳトランジスタが作成される。
【００４９】
こうして作成されたＬＤＭＯＳトランジスタにおいては、上記Ｎ型拡散層１２におけるＰ型拡散層１３とＮ型ドレイン拡散層１７との間の領域で成るドリフト領域の上側(外側)に、その膜厚が緩やかに変化するシリコン酸化膜１９を形成することができる。シリコン酸化膜１９をこのような形状にした場合には、Ｎ型ドレイン拡散層１７に高電圧を印加した際に、図４に示すように、等電位線が略均等になって電界分布が集中するすることがない。そのため、Ｎ型拡散層１２におけるＰ型拡散層１３とＮ型ドレイン拡散層１７との間の領域でのブレイクダウンの発生をより高電圧まで抑えることができ、耐圧ＢＶdssを高めることができるのである。
【００５０】
・第２実施の形態
本実施の形態は、上記第１実施の形態におけるＬＤＭＯＳトランジスタの製造方法とは異なるＬＤＭＯＳトランジスタの製造方法に関する。以下、図５に従って、本実施の形態におけるＬＤＭＯＳトランジスタの製造方法について説明する。
【００５１】
上記第１実施の形態における図２(a)および図２(b)と同様にして、Ｐ型シリコン基板１１上に、Ｎ型拡散層１２,Ｐ型拡散層１３およびシリコン酸化膜１９'を形成する。次に、図５(a)に示すように、シリコン酸化膜１９'上の全面にＰＳＧ(Phospho Silicate Glass)膜２１'を形成した後、図５(b)に示すように、シリコン酸化膜１９'を残す領域以外のＰＳＧ膜２１'を、レジスト膜２２をマスクとして用いたフォトエッチングによって除去する。その際に、ウエットエッチング法を用いることによって、ＰＳＧ膜２１'のエッチングがレジスト膜２２との界面に沿って極端に速く進行するため、図５(b)に示すように、外周部に緩やかな傾斜を有するＰＳＧ膜２１が形成される。
【００５２】
次に、上記レジスト膜２２のマスクを除去した後に、ドライエッチングを行う。その際に、ＰＳＧ膜２１と下層のシリコン酸化膜１９'との選択比を略１：１とすることによって、図５(c)に示すように、ＰＳＧ膜２１の形状を下層のシリコン酸化膜１９'に転写してＰＳＧ膜２１の形状と同様の形状を有するシリコン酸化膜１９が形成される。
【００５３】
以下、上記第１実施の形態における図３(f)と同様にして、上記Ｐ型拡散層１３にＮ型ソース拡散層を形成し、Ｎ型拡散層(ウエル)１２におけるシリコン酸化膜１９に対して上記Ｎ型ソース拡散層側とは反対側にＮ型ドレイン拡散層を形成し、Ｐ型拡散層１３における上記Ｎ型ソース拡散層に対して上記Ｎ型ドレイン拡散層側とは反対側に、上記Ｎ型ソース拡散層に隣接してＰ型バックゲート電極用拡散層を形成し、シリコン酸化膜１９における上記Ｎ型ソース拡散層側の斜面からＰ型拡散層１３上にかけてゲート電極をパターニングして、図１に示すようなＬＤＭＯＳトランジスタが作成される。
【００５４】
以上のごとく、上記各実施の形態においては、上記Ｎ型拡散層１２の表面におけるＰ型拡散層１３とＮ型ドレイン拡散層１７との間に酸化膜１９が形成されたオフセット構造のＬＤＭＯＳトランジスタに関して、シリコン酸化膜１９は、Ｎ型拡散層１２の表面に対して上側(Ｎ型拡散層１２の外側)に形成されており、然も外周部における傾斜面の傾斜角が３°よりも大きく且つ３０°よりも小さく緩やかに形成されている。したがって、ゲート電極１５と上記ソース電極と上記バックゲート電極との電圧が０Ｖの状態で、上記ドレイン電極に高電圧ＢＶdssが印加された場合に、Ｎ型拡散層１２のシリコン内に与えるゲート電極１５の影響が、シリコン酸化膜１９の外周部における膜厚の変化を反映して緩やかに変化するようになる。その結果、シリコン酸化膜１９の端部における電界集中が緩和されるのである。
【００５５】
したがって、上記各実施の形態によれば、上記Ｎ型拡散層１２におけるゲート電極１５下の領域における電界強度の上昇が抑制され、Ｎ型拡散層１２の不純物濃度を下げた場合における上記領域でのブレイクダウンが防止される。その結果、オン抵抗の向上を防止しつつＢＶdss耐圧を上げることができる高耐圧ＭＯＳトランジスタを得ることができるのである。
【００５６】
また、上記シリコン酸化膜１９は、上記シリコン基板１１の表面に、熱酸化法,ＣＶＤ法あるいは熱酸化法とＣＶＤ法との組み合わせによって形成される。さらに、シリコン酸化膜１９における緩やかな傾斜の形成は、全面に形成されたシリコン酸化膜１９'をこのシリコン酸化膜１９'上に形成されたポリイミド膜２０あるいはＰＳＧ膜２１と共にドライエッチングを行うことによって、ポリイミド膜２０あるいはＰＳＧ膜２１の形状を下層のシリコン酸化膜１９'に転写することによって形成される。さらに、ポリイミド膜２０の外周部における緩やかな傾斜面の形成は、ポリイミド膜２０が軟化する程度の１５０度から３００度程度の温度でベークを行なって、ポリイミド膜２０のエッジ部を流動化させることによって形成される。さらに、ＰＳＧ膜２１の外周部における緩やかな傾斜面の形成は、全面に形成されたＰＳＧ膜２１'を、レジスト膜２２をマスクとしウエットエッチング法で除去する際に、ＰＳＧ膜２１'のエッチングがレジスト膜２２との界面に沿って速く進行するのを利用して形成される。
【００５７】
したがって、オン抵抗の向上を防止しつつＢＶdss耐圧を上げることができる高耐圧ＭＯＳトランジスタを、従来の半導体製造工程を用いて、比較的容易に形成することができるのである。
【００５８】
尚、上記各実施の形態においては、最も好ましい例として、上記シリコン酸化膜１９をＮ型拡散層１２の表面に対して上側(Ｎ型拡散層１２の外側)のみに形成する場合を例に上げて説明している。しかしながら、シリコン酸化膜１９の端部における電界集中が顕著に現れない程度で、Ｎ型拡散層１２の表面に対して下側(Ｎ型拡散層１２の内側)にも形成されも差し支えない。
【００５９】
また、上記各実施の形態においては、オフセット構造のＬＤＭＯＳトランジスタを、Ｐ型シリコン基板１１に形成されたＮ型ウエル１２内に形成する場合を例に上げて説明している。しかしながら、この発明はこれに限定されるものではなく、Ｎ型シリコン基板に形成されたＰ型ウエル内に形成してもよく、Ｎ型シリコン基板やＰ型シリコン基板に直接形成してもよい。
【００６０】
また、上記各実施の形態においては、上記基板１１をシリコンで構成している。しかしながら、この発明においては、シリコンに限定されるものではなく、ＧaＮおよびＳiＣ等であっても差し支えない。
【図面の簡単な説明】
【００６１】
【図１】この発明の高耐圧ＭＯＳトランジスタとしてのオフセット構造のＬＤＭＯＳトランジスタにおける縦断面図である。
【図２】図１に示すＬＤＭＯＳトランジスタの製造方法を示す断面図である。
【図３】図２に続く製造方法を示す断面図である。
【図４】図１に示すＬＤＭＯＳトランジスタの等電位線が略均等になることの説明図である。
【図５】図１に示すＬＤＭＯＳトランジスタの図２および図３とは異なる製造方法を示す断面図である。
【図６】横型二重拡散ＭＯＳトランジスタの断面構造を示す図である。
【符号の説明】
【００６２】
１１…Ｐ型シリコン基板、
１２…Ｎ型拡散層(ウエル)、
１３…Ｐ型拡散層、
１４…ゲート酸化膜、
１５…ゲート電極、
１６…Ｎ型ソース拡散層、
１７…Ｎ型ドレイン拡散層、
１８…Ｐ型バックゲート電極用拡散層、
１９,１９'…シリコン酸化膜、
２０…ポリイミド膜、
２１,２１'…ＰＳＧ膜、
２２…レジスト膜。
【図１】
2008300516.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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