(57)【要約】      （修正有）【課題】パッケージの厚さを削減するために、積み重ねられたビルドアップ層およびＲＤＬを有しないファンアウト型ＷＬＰ（ＦＯ−ＷＬＰ）構造を提供する。【解決手段】ダイ１６は、接着によってダイ受入れキャビティ内に配置され、誘電体層１８は、ダイおよび基板上に形成される。再配線ビルドアップ層（ＲＤＬ）２４が誘電体層上に形成され、ダイおよびスルーホール構造体に連結される。導電バンプが端子パッドに連結される。イメージセンサチップ用のダイのマイクロレンズ領域４２を露出するために、誘電体層と上側の保護層２６とに開口部が形成される。パーティクルコンタミネーションを遠ざけるためにマイクロレンズ領域をはっ水剤およびはつ油剤でコーティングした保護層（フィルム）。コーティングされたＩＲフィルタを備えた透明カバー４４が、保護のためにマイクロレンズ領域を覆って選択的に形成される。【選択図】図１
2008258582.tif 000002
【特許請求の範囲】
【請求項１】
上面内に形成されたダイ受入れキャビティおよび貫通して形成されたスルーホール構造体を備え、前記スルーホール構造体の下部に端子パッドが形成されており、下面に導電トレースが形成される基板と、
接着によって前記ダイ受入れキャビティ内に配置され、マイクロレンズ領域を有するダイと、
前記ダイおよび前記基板上に形成される誘電体層と、
前記誘電体層上に形成され、前記スルーホール構造体を通じて前記ダイと前記端子パッドとに連結される再配線導電層（ＲＤＬ）と、を含み、
前記誘電体層は、前記マイクロレンズ領域を露出するための開口部を有する、イメージセンサパッケージの構造。
【請求項２】
前記端子パッドに連結された導電性バンプをさらに含む、請求項１に記載の構造。
【請求項３】
前記下面に形成されて、前記導電トレースをカバーする保護誘電体層と、
前記マイクロレンズ領域上に形成されて、パーティクルコンタミネーションを遠ざけるようにマイクロレンズを保護する保護層と、
前記マイクロレンズ領域を覆って形成され、コーティングＩＲフィルタを備えた透明カバーと、をさらに含む、請求項１に記載の構造。
【請求項４】
上面内に形成されたダイ受入れキャビティおよび貫通して形成されたスルーホール構造体を備え、前記スルーホール構造体の下部に端子パッドが形成されており、下面に形成された導電トレースを含む、基板を提供すること、
ピックアンドプレイス・ファインアライメントシステムを用いて、品質保証された良品ダイイメージセンサチップを所望のピッチでツール上に再分配すること、
ダイの裏側に接着物質を付着させること、
前記基板を前記ダイの裏側に結合させ、硬化させ、それから、前記ツールを分離すること、
前記基板上に誘電体物質を塗布し、次に真空処理を実行すること、
ビア構造、マイクロレンズ領域、およびＩ／Ｏパッドを開口すること、
前記誘電体層、前記ビア構造、および前記Ｉ／Ｏパッド上にシード金属層をスパッタリングすること、
前記誘電体層上にＲＤＬ金属を形成すること、
前記ＲＤＬ上に上側の誘電体層を形成すること、
前記上側の誘電体層を開口して、前記マイクロレンズ領域を露出させること、
前記マイクロレンズ領域上に保護層を形成して、パーティクルコンタミネーションを遠ざけるように前記マイクロレンズを保護することを含む、半導体デバイスパッケージを形成するための方法。
【請求項５】
前記マイクロレンズ領域上に、コーティングＩＲフィルタを備えた透明カバーを形成する段階をさらに含む、請求項４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の分野
本発明は、ウェハレベルパッケージ（ＷＬＰ）の構造、特にＷＬＰ用のイメージセンサダイを受けるためのダイ受入れキャビティを備えたキャリアに関する。
【背景技術】
【０００２】
従来技術の説明
半導体デバイスの分野において、継続的に、デバイスの密度は増加し、デバイスの寸法は縮小している。上で述べられたような状況に適応するために、そのような高密度デバイスのパッケージ化または相互接続の技術への要求もまた増加している。従来は、フリップチップ（ｆｌｉｐ−ｃｈｉｐ）の取り付け方法において、ダイ表面上に多数の半田バンプ（ｓｏｌｄｅｒ  ｂｕｍｐｓ）が形成される。半田バンプの形成は、半田バンプの所望のパターンを生成するための半田マスク（ｓｏｌｄｅｒ  ｍａｓｋ）を介して、半田複合材料（ｓｏｌｄｅｒ  ｃｏｍｐｏｓｉｔｅ  ｍａｔｅｒｉａｌ）を用いて実行される可能性がある。チップパッケージの機能は、配電（ｐｏｗｅｒ  ｄｉｓｔｒｉｂｕｔｉｏｎ）、信号分配（ｓｉｇｎａｌ  ｄｉｓｔｒｉｂｕｔｉｏｎ）、熱放散、保護、および支持などを含む。半導体が複雑になるにつれて、例えば、リードフレームパッケージ（ｌｅａｄ  ｆｒａｍｅ  ｐａｃｋａｇｅ）、フレックスパッケージ（ｆｌｅｘ  ｐａｃｋａｇｅ）、リジッドパッケージ（ｒｉｇｉｄ  ｐａｃｋａｇｅ）技術などの従来のパッケージ技術は、チップ上に高密度の要素を有するさらに小さいチップの生産要求に答えることができない。
【０００３】
さらに、従来のパッケージ技術は、複数のダイをウェハ上でそれぞれのダイに分割し、それぞれをパッケージしなければならない。したがって、これらの技術は、製造工程に時間がかかる。チップパッケージ技術は、集積回路の進歩に非常に影響を受けるので、電子機器のサイズへの要求が厳しくなるにつれて、パッケージ技術への要求もそのようになる。上で述べた理由のために、今日、パッケージ技術の流れは、ボールグリッドアレー（ＢＧＡ）、フリップチップ（ＦＣ−ＢＧＡ）、チップスケールパッケージ（ＣＳＰ）、ウェハレベルパッケージ（ＷＬＰ）に向いている。「ウェハレベルパッケージ」は、他の複数の工程段階と同様にウェハ上のすべてのパッケージ化およびすべての相互接続が、シンギュレーション（ｓｉｎｇｕｌａｔｉｏｎ）（ダイシング）されてチップ（ダイ）になる前に、実行されるという意味であると理解される。一般的に、すべての組立工程またはパッケージ化工程が完了した後、複数の半導体ダイを有するウェハから個々の半導体パッケージに分離される。ウェハレベルパッケージは、極めて優れた電気特性とともに極めて小さい寸法を有する。
【０００４】
ＷＬＰ技術は、ウェハ上でダイが作られてテストされ、その後に表面実装（ｓｕｒｆａｃｅ−ｍｏｕｎｔ）ラインにおいて組立のためにダイシングされる進歩的なパッケージ化技術である。ウェハレベルパッケージ技術は、単体チップまたはダイとして使用するのではなくウェハ全体を一つの対象物として使用するので、スクライビング工程を実行する前にパッケージ化およびテストが遂行されている。さらに、ＷＬＰは非常に進歩的な技術であるため、ワイヤーボンディング、ダイマウント、そしてアンダーフィルの工程を省略することができる。ＷＬＰ技術を利用することによって、費用と製造時間を削減でき、得られるＷＬＰの構造はダイと等しくなる。したがって、この技術は電子デバイスの小型化の要求を満たすことができる。
【０００５】
上で述べられたＷＬＰの利点はあるものの、ＷＬＰ技術を受け入れるのに影響を与えるいくつかの問題がまだある。例えば、ＷＬＰ技術の利用は、ＩＣと相互接続される基板との間のＣＴＥの不整合を減少させることができるとはいえ、デバイスの寸法が小さくなるにつれ、ＷＬＰ構造の材料間ＣＴＥの差分が、構造の機械的な不安定性に対するもう一つの重要な要因となる。さらに、このウェハレベル・チップスケールパッケージにおいては、半導体ダイ上に形成された複数のボンドパッドが、再配線層（ｒｅ−ｄｉｓｔｒｉｂｕｔｉｏｎ  ｌａｙｅｒ）（ＲＤＬ）を含む従来の再配線工程（ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ  ｐｒｏｃｅｓｓｅｓ）を通じて、複数のエリアアレイ型の金属パッドに再分配される。半田ボールが、再配線工程を用いてエリアアレイ型に形成された金属パッド上に直接結合される。通常は、積み重ねられた再配線層のすべてが、ダイを覆うビルドアップ層（ｂｕｉｌｔ−ｕｐ  ｌａｙｅｒ）を覆って形成される。したがって、パッケージの厚さは増加する。これは、チップの寸法を削減する要求と矛盾する可能性がある。
【０００６】
したがって、本発明は、上述の問題を克服するために、パッケージの厚さを削減するために、積み重ねられたビルドアップ層およびＲＤＬを有しないファンアウト型ＷＬＰ（ＦＯ−ＷＬＰ）構造を提供し、また、より良い温度サイクルのボードレベル信頼性テストを提供する。
【発明の開示】
【０００７】
本発明の概要
本発明は、上面内に形成されたダイ受入れキャビティ（ｄｉｅ  ｒｅｃｅｉｖｉｎｇ  ｃａｖｉｔｙ）および貫通して形成されたスルーホール構造体（ｔｈｒｏｇｈ  ｈｏｌｅ  ｓｔｒｕｃｔｕｒｅ）を備え、前記スルーホール構造体の下部に端子パッド（ｔｅｒｍｉｎａｌ  ｐａｄ）が形成されており、下面に導電トレース（回路）が形成される基板と、を含むパッケージの構造を提供する。ダイおよび基板に形成された接着および誘電体層によって、ダイ受入れキャビティの中にダイが配置される。再配線金属層（ＲＤＬ）が誘電体層に形成され、ダイおよびスルーホール構造体と結合される。導電バンプが端子パッドと結合される。
【０００８】
注目すべきは、ＣＭＯＳイメージセンサ（ＣＩＳ）用のダイのマイクロレンズ領域を露出するため、誘電体層と上側の保護層の範囲に開口部が形成されることである。最後に、保護のためにコーティングＩＲフィルタを備えた透明カバーが、マイクロンレンズ領域を覆って選択的に形成される。
【０００９】
イメージセンサチップは、マイクロレンズ領域上を保護層（フィルム）によって覆われてきた。すなわち、マイクロレンズ領域上のパーティクルコンタミネーション（ｐａｒｔｉｃｌｅ  ｃｏｎｔａｍｉｎａｔｉｏｎ）を遠ざけることができるはっ水およびはつ油の特性を備えた保護層（フィルム）、保護層（フィルム）の厚さが、好ましくは約０．１μｍから０．３μｍでかつ空気の反射指数１に近い反射指数。処理は、ＳＯＧ（ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）技術により実行することができ、それは、シリコンウェハ形（ｓｉｌｉｃｏｎ  ｗａｆｅｒ  ｆｏｒｍ）またはパネルウェハ形（ｐａｎｅｌ  ｗａｆｅｒ  ｆｏｒｍ）のどちらでも処理できる（さらなる処理の間におけるパーティクルコンタミネーションを避けるためにシリコンウェハ形が好ましい）。保護層の材料は、ＳｉＯ２、Ａｌ２Ｏ３またはフッ素系高分子などでありうる。
【００１０】
誘電体層は、弾性誘電体層、シリコーン誘電体を基礎にした材料、ＢＣＢ、またはＰＩを含む。シリコーン誘電体を基礎にした材料は、シロキサン重合体（ＳＩＮＲ：ｓｉｌｏｘａｎｅ  ｐｏｌｙｍｅｒ）、酸化ケイ素、窒化ケイ素、またはそれらの合成物である。あるいは、誘電体層は感光層を含む。ＲＤＬは、下方へ端子パッドに通じ、ビアスルーホール構造体と接触する。
【００１１】
基板の材料は、有機エポキシ系ＦＲ４、ＦＲ５、ＢＴ，ＰＣＢ（プリント基板）、合金、または金属を含む。合金は、４２アロイ（Ａｌｌｏｙ４２：Ｎｉ４２％−Ｆｅ５８％）、またはコバール（Ｋｏｖａｒ：Ｎｉ２９％−Ｃｏ１７％−Ｆｅ５４％）を含む。あるいは、基板はガラス、セラミックス、またはシリコンでありうる。
【００１２】
図面の簡単な説明
図１は、ファンアウト（ｆａｎ−ｏｕｔ）型ＷＬＰの構造の断面図を本発明にしたがって説明する。
【００１３】
図２は、ファンアウト型ＷＬＰの構造の断面図を本発明にしたがって説明する。
【００１４】
図３は、ファンアウト型ＷＬＰの構造の断面図を本発明にしたがって説明する。
【００１５】
図４は、パネル構造ファンアウト型ＷＬＰ（ｐａｎｅｌ  ｆｏｒｍ  ｆａｎ−ｏｕｔ  ＷＬＰ）の構造の断面図を本発明にしたがって説明する。
【発明を実施するための最良の形態】
【００１６】
好適な実施の形態の説明
本発明が、これから、本発明の複数の好適な実施の形態および添付の図面を用いてさらに詳細に説明される。それでもなお、本発明の複数の好適な実施の形態は、例証するためのみに用いられることを認識すべきである。ここで述べる好適な実施の形態に加え、本発明は、それらの明示的に記述されたもの以外に、広範囲の他の実施の形態を遂行することができ、本発明の範囲は、添付の請求項で特定されるように期待されるものに明示的に限定されることはない。
【００１７】
本発明は、基板に形成された所定のスルーホールを有する基板と基板に形成されたキャビティと、を用いたＷＬＰの構造を開示する。感光材は、ダイおよび予め形成された基板上の表面を覆う。好適には、感光材は弾性物質で形成される。
【００１８】
図１は、ファンアウト型ウェハレベルパッケージ（ＦＯ−ＷＬＰ）の断面図を本発明の一実施の形態にしたがって説明する。図１に示とおり、ＦＯ−ＷＬＰの構造は、ダイ１６を受けるために、基板２に形成されたダイ受入れキャビティ４を有する基板２を含む。複数のスルーホール６が、基板２の上面から下面に基板２を通じて作られる。導電材料が、電気通信のためにスルーホール６に充填される。端子パッド８が、基板の下面に位置づけられ、導電材料でスルーホール６に接続される。導電回路トレース（ｃｏｎｄｕｃｔｉｖｅ  ｃｉｒｃｕｉｔ  ｔｒａｃｅ）１０が基板２の下面に構成される。保護層１２、例えば、半田マスクエポキシが、保護のために導電トレース１０を覆って形成される。
【００１９】
ダイ１６は、基板２のダイ受入れキャビティ４の内部に配置され、（ダイアタッチ）接着物質１４によって固定される。知られているように、コンタクトパッド（ボンディングパッド）２０は、ダイ１６上に形成される。感光層または誘電体層１８は、ダイを覆って形成され、ダイ１６とキャビティ４との側壁の間の空間を充填する。複数の開口部が、リソグラフィ工程または露光および現像手順（ｄｅｖｅｌｏｐ  ｐｒｏｃｅｄｕｒｅ）を通じて誘電体層１８に形成される。その複数の開口部が、コンタクトビアスルーホール６、コンタクトまたはＩ／Ｏパッド２０、およびマイクロレンズ領域４０に対してそれぞれ配列される。Ｉ／Ｏパッド２０を介してダイ１６と電気的に接続を維持する金属トレース（ｍｅｔａｌ  ｔｒａｃｅ）２４ともいわれるＲＤＬ（再配線層）２４が、誘電体層１８を覆って形成された金属層の選択された部分を除去することにより誘電体層１８上に形成される。ＲＤＬの材料の一部が、誘電体層１８の複数の開口部を補充することによって、スルーホール６を覆ってコンタクトビア金属２２を形成し、ボンディングパッド２０を覆ってパッド金属を形成する。ＲＤＬ２４をカバーするために、保護層２６が形成される。
【００２０】
誘電体層１８が、ダイ１６および基板の上層に形成され、ダイ２を囲む空間を補充する。上述の構造は、ＬＧＡ型パッケージを構成する。
【００２１】
注目すべきことは、ＣＭＯＳイメージセンサ（ＣＩＳ）用のダイ１６のマイクロレンズ領域４２を露出するために、誘電体層１８および保護層２６の範囲に開口部４０が形成されることである。保護層５０（図１Ａ）は、マイクロレンズ領域４２上のマイクロレンズを覆って形成されうる。開口部４０は、通常、当業者によってよく知られているように、フォトリソグラフィ処理により形成される。ある事例においては、開口部４０の下部は、ビア開口部の形成の間に開口部を開けることができる。開口部４０の上部は、保護層２６の蒸着後に形成される。あるいは、リソグラフィによって、保護層２６の形成後に全開口部４０が形成される。イメージセンサチップは、マイクロレンズ領域上を保護層（フィルム）によって覆われてきた。すなわち、マイクロレンズ領域のパーティクルコンタミネーションを遠ざけることができるはっ水およびはつ油の特性を備えた保護層（フィルム）、保護層（フィルム）の厚さが、好ましくは約０．１μｍから０．３μｍでかつ空気の反射指数１に近い反射指数。処理は、ＳＯＧ技術により実行することができ、それは、シリコンウェハ形またはパネルウェハ形のどちらでも処理できる（さらなる処理の間におけるパーティクルコンタミネーションを避けるためにシリコンウェハ形が好ましい）。保護層の材料は、ＳｉＯ２、Ａｌ２Ｏ３またはフッ素系高分子などでありうる。
【００２２】
最後に、コーティングＩＲフィルタを備えた透明カバー４４が、マイクロンレンズ領域４２を覆って保護のために選択的に形成される。透明カバー４４は、ガラス、石英などから構成される。
【００２３】
もう一つの実施の形態を図２に見ることができ、導電ボール３０が端子パッド８の下に形成される。この型はＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）型と呼ばれる。好適には、基板２の材料は、画定されたキャビティを備えるＦＲ５、ＢＴ（Ｂｉｓｍａｌｅｉｍｉｄｅ  ｔｒｉａｎｚｉｎｅ）、ＰＣＢまたはプレエッチング（ｐｒｅ−ｅｔｃｈｉｎｇ）回路を備える４２アロイのような有機基板である。
高いガラス転移温度（Ｔｇ）を備えた有機基板は、エポキシ系のＦＲ５またはＢＴ（ビスマレイミドトリアジンエポキシ）系の基板である。４２アロイは、Ｎｉ４２％およびＦｅ５８％から構成されている。コバールもまた使用することができ、それは、Ｎｉ２９％、Ｃｏ１７％、Ｆｅ５４％から構成されている。ガラス、セラミックス、シリコンは、より低いＣＴＥのために基板として用いることができる。図３を参照してください。キャビティ４の深さの寸法は、ダイ１６の厚みよりも大きい可能性がある。それは、同様により深い可能性がある。他の部分は、図１と同様であるため、同様の部分の参照番号は割愛する。
【００２４】
基板は丸型、例えばウェハ型である可能性があり、直径は２００、３００ｍｍまたはそれよりも高い可能性がある。それは、例えばパネル構造のような長方形のタイプが用いられる可能性がある。図４は、パネルウェハ形（断面）用の基板２を説明する。図から分かるように、基板２は、キャビティ４、内蔵回路１０、金属が補充されたスルーホール構造体６で形成される。図４の上部には、図１の複数のユニット２がマトリックス状に配置されている。スクライブライン２８が、それぞれのユニットを離隔するために、複数のユニット２の間で定められている。
【００２５】
本発明の一実施の形態では、誘電体層１８は、好ましくは、シロキサン重合体層（ＳＩＮＲ）、酸化ケイ素、窒化ケイ素、およびそれらの合成物を含むシリコーン誘電体物質からつくられた弾性誘電体である。もう一つの実施の形態において、誘電体層は、ＢＣＢ樹脂（ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）、エポキシ、ポリイミド（ＰＩ）、または樹脂を含む物質から作られる。好適には、それは簡易工程（ｓｉｍｐｌｅ  ｐｒｏｃｅｓｓ）用の感光層である。
【００２６】
本発明の一実施の形態において、弾性誘電体層（ｅｌａｓｔｉｃ  ｄｉｅｌｅｃｔｒｉｃ  ｌａｙｅｒ）は、１００（ｐｐｍ／℃）より大きいＣＴＥを有し、伸長速度が約４０パーセント（好適には３０パーセントから５０パーセント）で、材料の硬さが樹脂とゴムの間のような物質である。弾性誘電体層１８の厚さは、温度サイクルテストの期間にＲＤＬと誘電体層の境界に累積される応力に依存する。
【００２７】
本発明の一つの実施の形態において、ＲＤＬ２４の材料はＴｉ／Ｃｕ／Ａｕ合金またはＴｉ／Ｃｕ／Ｎｉ／Ａｕ合金を含み、ＲＤＬ２４の厚さは２μｍと１５μｍの間である。Ｔｉ／Ｃｕ合金は、シード金属層としてスパッタリング技術でも形成される。そして、Ｃｕ／ＡｕまたはＣｕ／Ｎｉ／Ａｕ合金は、電気メッキによって形成される。ＲＤＬを形成するのに電気メッキ工程を有効に使うことで、ＲＤＬを温度サイクルの期間のＣＴＥ不整合に耐えるのに十分な厚さにすることができる。金属パッド２０は、Ａｌ、Ｃｕ、またはそれらの組み合わせでありうる。もし、ＦＯ−ＷＬＰ構造が弾性誘電体層としてＳＩＮＲを、ＲＤＬとしてＣｕを使用すると、ここでは示されていない応力解析によれば、ＲＤＬと誘電体層との境界における累積された応力は低減される。
【００２８】
図１から３に示されるとおり、ＲＤＬ金属２４はダイから扇形に広がり、下方へパッケージスルーホール構造体の下の端子パッド８の方向に通じている。それは、ダイを覆って層が積み重ねられることでパッケージの厚みが増す従来の技術とは異なる。しかしながら、それは、ダイパッケージの厚さを縮めるための法則に反する。それとは逆に、端子パッドはダイパッド側と反対の面に位置づけられる。通信トレースは、スルーホールを介して基板２を貫通し、信号を端子パッド８に導く。したがって、ダイパッケージの厚みは明らかに縮小する。本発明のパッケージは、従来技術より薄くなる。さらに、基板はパッケージ化の前に予め用意される。キャビティ４およびトレース１０も、予め定められている。したがって、これまでよりスループットは向上する。本発明は、ＲＤＬを覆って積み重ねられるビルドアップ層なしのファンアウトＷＬＰを開示する。
【００２９】
本発明の工程は、アライメントツール（ａｌｉｇｎｍｅｎｔ  ｔｏｏｌ）とその上に形成されたアライメントパターンの提供を含む。その後、パターン接着剤（ｐａｔｔｅｒｎ  ｇｌｕｅｓ）がツール上に印刷され（ダイの表面にくっつけるために使用される）、ツール上に品質保証された良品ダイ（ｋｎｏｗｎ  ｇｏｏｄ  ｄｉｅ）を所望のピッチで再分配するためのフリップチップ機能を備えたピックアンドプレイス・ファインアライメントシステム（ｐｉｃｋ  ａｎｄ  ｐｌａｃｅ  ｆｉｎｅ  ａｌｉｇｎｍｅｎｔ  ｓｙｓｔｅｍ）が次に使用される。パターン接着剤は、ツール上にチップを貼り付ける。次に、ダイアタッチ物質がダイの裏側に印刷される。その後、基板をダイの裏側に接着するためにパネルボンダ（ｐａｎｅｌ  ｂｏｎｄｅｒ）が使用される。キャビティを除く基板の上面もパターン接着剤上にくっつけられ、真空硬化された後に、ツールをパネルウェハから分離する。
【００３０】
あるいは、ファインアライメントを備えるダイボンダ機械が使用され、ダイアタッチ物質が基板のキャビティに施される。ダイは、基板のキャビティに置かれる。ダイが基板上に取り付けられることを保証するため、ダイアタッチ物質が熱的に硬化される。
【００３１】
ダイが基板上で再分配されるとすぐに、ダイ表面をウェットおよび／またはドライ洗浄によって洗浄処置が実行される。次のステップは、パネル上を誘電体物質で覆い、その後にパネル内に気泡が存在しないことを保証するために真空処置を実行する。次に、ビアおよび複数のＡｌボンディングパッド、マイクロンレンズ領域、および／またはスクライブライン（任意）を開けるためにリソグラフィ工程が実行される。その後、複数のビアホールおよびＡｌボンディングパッドの表面を洗浄するために、プラズマ洗浄ステップが実行される。次のステップは、Ｔｉ／Ｃｕをシード金属層としてスパッタし、その後、再配線金属層（ＲＤＬ）のパターンを形成するために、フォトレジスト（ＰＲ：Ｐｈｏｔｏ  Ｒｅｓｉｓｔｏｒ）で誘電体層およびシード金属層上を覆う。その後、ＲＤＬ金属としてＣｕ／ＡｕまたはＣｕ／Ｎｉ／Ａｕを形成するために電気メッキ処理され、次にＲＤＬ金属トレース（ＲＤＬ  ｍｅｔａｌ  ｔｒａｃｅ）を形成するためにＰＲの除去および金属ウェットエッチングがなされる。その後、次のステップは最上部の誘電体層をコーティングあるいは印刷することおよび／またはマイクロンレンズおよびスクライブライン（任意）を開けることである。
【００３２】
ボールの配置または半田ペースト印刷の後、基板側をリフローするために熱リフロー処置が実行される（ＢＧＡ型用）。テストが実行される。バーチカルプローブカード（ｖｅｒｔｉｃａｌ  ｐｒｏｂｅ  ｃａｒｄ）を用いてパネルウェハレベル最終テストが実行される。テストの後、基板はパッケージを個々のユニットにするために切断される。その後、複数のパッケージは、それぞれ摘まれて、トレーまたはテープおよびリールに置かれる。
【００３３】
本発明の利点は、以下のようなものである。
【００３４】
基板は、予め形成されたキャビティを伴って予め準備される。キャビティのサイズは、ダイサイズ＋１辺あたり約５０μｍから１００μｍに等しく、シリコンダイと基板（ＦＲ５／ＢＴ）との間のＣＴＥの差分に起因する熱応力を吸収するために、それは弾性誘電体を満たすことによって応力の緩衝・解放領域として使用することができる。ダイ表面の最上部に単純なビルドアップ層を適用することによって、パッケージ化のスループットは、増加する（製造サイクル時間は減少した）。端子パッドは、ダイが作動している面と反対の面上に形成される（予め形成されている）。
【００３５】
ダイ配置工程は、現行の工程と同一である。本発明では、コアペースト（ｃｏｒｅ  ｐａｓｔｅ）（樹脂、エポキシ化合物、シリコーンゴムなど）の充填は必要ない。パネル形成工程の期間には、ＣＴＥの不整合問題はなく、ダイと基板ＦＲ４との間の深さはおよそ２０から３０μｍ（ダイアタッチ物質の厚さ（ｔｈｉｃｋｎｅｓｓ  ｏｆ  ｄｉｅ  ａｔｔａｃｈｅｄ  ｍａｔｅｒｉａｌｓ）として使用される）しかなく、基板のキャビティにダイを取り付けた後、ダイおよび基板の表面の高さは、等しくすることができる。シリコーン誘電体物質（好適にはＳＩＮＲ）のみが、作動している面および基板（好適にはＦＲ４５またはＢＴ）の表面を覆う。誘電体層（ＳＩＮＲ）は、コンタクトビアを開けるために感光層であるため、コンタクトビア構造は、フォトマスク工程（ｐｈｏｔｏ  ｍａｓｋ  ｐｒｏｃｅｓｓ）を使用して開けられる。気泡の問題を除去するために、ＳＩＮＲコーティング期間に真空工程が使用される。ダイアタッチ物質は、基板がダイ（チップ）と結合される前にダイの裏側に印刷される。パッケージおよびボードレベルの双方の信頼性は、これまでよりもよく、とくにボードレベルの温度サイクルテストについては、基板およびＰＣＢマザーボードのＣＴＥが同一であったため、半田バンプ／ボール上には熱機械的応力はかからない。費用は低く、工程は単純である。コンボパッケージ（ｃｏｍｂｏ  ｐａｃｋａｇｅ）（２つの部分からなるダイパッケージ）を形成するのも容易である。
【００３６】
本発明の好適な実施の形態が述べられてきたが、本発明は、述べられた好適な実施の形態に限定されるべきでないことは当業者によって理解されるであろう。むしろ、以下の請求項によって規定されるとおり、本発明の精神と範囲を逸脱しない範囲において種々の変更および改良をすることができる。
【図面の簡単な説明】
【００３７】
【図１】ファンアウト型ＷＬＰの構造の断面図を本発明にしたがって説明する図である。
【図２】ファンアウト型ＷＬＰの構造の断面図を本発明にしたがって説明する図である。
【図３】ファンアウト型ＷＬＰの構造の断面図を本発明にしたがって説明する図である。
【図４】パネル構造ファンアウト型ＷＬＰの構造の断面図を本発明にしたがって説明する図である。
【図１】
2008258582.tif 000003
【図２】
2008258582.tif 000004
【図３】
2008258582.tif 000005
【図４】
2008258582.tif 000006
【外国語明細書】
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