(57)【要約】画素駆動回路及び液晶表示パネルが提供される。第２スイッチ（Ｔ２）の第１端（ｅ）、第２端（ｆ）及び第３端（ｇ）をそれぞれデータ線（Ｄａｔａ）、共通電極線（Ｃｏｍ）及び第２画素電極（１０２）に接続し、第２スイッチ（Ｔ２）の第１端（ｅ）、第２端（ｆ）及び第３端（ｇ）がオンになるように制御することにより、第２画素電極（１０２）における電圧をデータ線（Ｄａｔａ）から供給されるデータ電圧と共通電極線から供給される共通電圧との間に位置させ、ひいては第１画素電極（１０１）と第２画素電極（１０２）との間に所定の電圧差を生じさせる。【選択図】図１
2021501915.tif 000002
【特許請求の範囲】
【請求項１】
複数の走査線と複数のデータ線が交差して特定される複数のサブ画素素子を含む画素駆動回路であって、
各前記サブ画素素子は、いずれも走査線及びデータ線に接続されるものであって、いずれも第１スイッチ、第２スイッチ、第１画素電極及び第２画素電極を含み、
前記第１スイッチは、前記走査線に接続される制御端と、前記データ線に接続される第１端と、前記第１画素電極に接続される第２端とを有するものであって、前記走査線から供給される走査信号の制御により前記第１スイッチの第１端及び第２端をオンにし、
前記第２スイッチは、走査線に接続される制御端と、前記データ線に接続される第１端と、共通電極線に接続される第２端と、前記第２画素電極に接続される第３端とを有するものであって、前記第１画素電極と前記第２画素電極との間に所定の電圧差が形成されるように前記走査線から供給される走査信号の制御により前記第２スイッチの第１端、第２端及び第３端をオンにし、
前記第１スイッチは、薄膜トランジスタであり、
前記第１スイッチの制御端、第１端及び第２端は、それぞれ前記薄膜トランジスタのゲート、ソース及びドレインであり、
前記第２スイッチは、デュアルソース薄膜トランジスタであり、
前記第２スイッチの制御端、第１端、第２端及び第３端は、それぞれ前記デュアルソース薄膜トランジスタのゲート、第１ソース、第２ソース及びドレインであり、
前記第１画素電極及び前記第２画素電極は、いずれも四つの領域の液晶分子に対応する、
画素駆動回路。
【請求項２】
前記デュアルソース薄膜トランジスタの第１ソース、第２ソース及びドレインは、同じ層に位置し、
前記デュアルソース薄膜トランジスタのドレインは、前記デュアルソース薄膜トランジスタの第１ソースと第２ソースとの間に位置する、
請求項１に記載の画素駆動回路。
【請求項３】
前記第１画素電極における電圧は、前記データ線から供給されるデータ電圧であり、
前記第２画素電極における電圧と前記第１画素電極における電圧との関係は、
Ｖ２＝（Ｖ１＊Ｌ２−Ｖｃｏｍ＊Ｌ１）／（Ｌ１＋Ｌ２）との式を満たし、
ただし、Ｖ２は、第２画素電極における電圧であり、Ｖ１は、第１画素電極における電圧であり、Ｖｃｏｍは、共通電極線から供給される共通電圧であり、Ｌ１は、デュアルソース薄膜トランジスタの第１ソースとドレインとの間の距離であり、Ｌ２は、デュアルソース薄膜トランジスタの第２ソースとドレインとの間の距離である、
請求項２に記載の画素駆動回路。
【請求項４】
前記走査線、前記薄膜トランジスタのゲート及び前記デュアルソース薄膜トランジスタのゲートは、同じ金属層によって製造される、
請求項１に記載の画素駆動回路。
【請求項５】
前記薄膜トランジスタのゲート及び前記デュアルソース薄膜トランジスタのゲートは、同じ電極を共有する、
請求項４に記載の画素駆動回路。
【請求項６】
前記データ線、前記薄膜トランジスタのソース及びドレイン、並びに前記デュアルソース薄膜トランジスタの第１ソース、第２ソース及びドレインは、同じ金属層によって製造される、
請求項１に記載の画素駆動回路。
【請求項７】
前記薄膜トランジスタのソース及び前記デュアルソース薄膜トランジスタの第１ソースは、同じ電極を共有する、
請求項６に記載の画素駆動回路。
【請求項８】
複数の走査線と複数のデータ線が交差して特定される複数のサブ画素素子を含む画素駆動回路であって、
各前記サブ画素素子は、いずれも走査線及びデータ線に接続されるものであって、いずれも第１スイッチ、第２スイッチ、第１画素電極及び第２画素電極を含み、
前記第１スイッチは、前記走査線に接続される制御端と、前記データ線に接続される第１端と、前記第１画素電極に接続される第２端とを有するものであって、前記走査線から供給される走査信号の制御により前記第１スイッチの第１端及び第２端をオンにし、
前記第２スイッチは、走査線に接続される制御端と、前記データ線に接続される第１端と、共通電極線に接続される第２端と、前記第２画素電極に接続される第３端とを有するものであって、前記第１画素電極と前記第２画素電極との間に所定の電圧差が形成されるように前記走査線から供給される走査信号の制御により前記第２スイッチの第１端、第２端及び第３端をオンにする、
画素駆動回路。
【請求項９】
前記第１スイッチは、薄膜トランジスタであり、
前記第１スイッチの制御端、第１端及び第２端は、それぞれ前記薄膜トランジスタのゲート、ソース及びドレインであり、
前記第２スイッチは、デュアルソース薄膜トランジスタであり、
前記第２スイッチの制御端、第１端、第２端及び第３端は、それぞれ前記デュアルソース薄膜トランジスタのゲート、第１ソース、第２ソース及びドレインであることを特徴とする、
請求項８に記載の画素駆動回路。
【請求項１０】
前記デュアルソース薄膜トランジスタの第１ソース、第２ソース及びドレインは、同じ層に位置し、
前記デュアルソース薄膜トランジスタのドレインは、前記デュアルソース薄膜トランジスタの第１ソースと第２ソースとの間に位置することを特徴とする、
請求項９に記載の画素駆動回路。
【請求項１１】
前記第１画素電極における電圧は、前記データ線から供給されるデータ電圧であり、
前記第２画素電極における電圧と前記第１画素電極における電圧との関係は、
Ｖ２＝（Ｖ１＊Ｌ２−Ｖｃｏｍ＊Ｌ１）／（Ｌ１＋Ｌ２）との式を満たし、
ただし、Ｖ２は、第２画素電極における電圧であり、Ｖ１は、第１画素電極における電圧であり、Ｖｃｏｍは、共通電極線から供給される共通電圧であり、Ｌ１は、デュアルソース薄膜トランジスタの第１ソースとドレインとの間の距離であり、Ｌ２は、デュアルソース薄膜トランジスタの第２ソースとドレインとの間の距離であることを特徴とする、
請求項１０に記載の画素駆動回路。
【請求項１２】
前記走査線、前記薄膜トランジスタのゲート及び前記デュアルソース薄膜トランジスタのゲートは、同じ金属層によって製造されることを特徴とする、
請求項９に記載の画素駆動回路。
【請求項１３】
前記薄膜トランジスタのゲート及び前記デュアルソース薄膜トランジスタのゲートは、同じ電極を共有することを特徴とする、
請求項１２に記載の画素駆動回路。
【請求項１４】
前記データ線、前記薄膜トランジスタのソース及びドレイン、並びに前記デュアルソース薄膜トランジスタの第１ソース、第２ソース及びドレインは、同じ金属層によって製造されることを特徴とする、
請求項９に記載の画素駆動回路。
【請求項１５】
前記薄膜トランジスタのソース及び前記デュアルソース薄膜トランジスタの第１ソースは、同じ電極を共有することを特徴とする、
請求項１４に記載の画素駆動回路。
【請求項１６】
前記第１画素電極及び前記第２画素電極は、いずれも四つの領域の液晶分子に対応することを特徴とする、
請求項８に記載の画素駆動回路。
【請求項１７】
画素駆動回路を含む液晶表示パネルであって、
前記画素駆動回路は、複数の走査線と複数のデータ線が交差して特定される複数のサブ画素素子を含み、
各前記サブ画素素子は、いずれも走査線及びデータ線に接続されるものであって、いずれも第１スイッチ、第２スイッチ、第１画素電極及び第２画素電極を含み、
前記第１スイッチは、前記走査線に接続される制御端と、前記データ線に接続される第１端と、前記第１画素電極に接続される第２端とを有するものであって、前記走査線から供給される走査信号の制御により前記第１スイッチの第１端及び第２端をオンにし、
前記第２スイッチは、走査線に接続される制御端と、前記データ線に接続される第１端と、共通電極線に接続される第２端と、前記第２画素電極に接続される第３端とを有するものであって、前記第１画素電極と前記第２画素電極との間に所定の電圧差が形成されるように前記走査線から供給される走査信号の制御により前記第２スイッチの第１端、第２端及び第３端をオンにする、
液晶表示パネル。
【請求項１８】
前記第１スイッチは、薄膜トランジスタであり、
前記第１スイッチの制御端、第１端及び第２端は、それぞれ前記薄膜トランジスタのゲート、ソース及びドレインであり、
前記第２スイッチは、デュアルソース薄膜トランジスタであり、
前記第２スイッチの制御端、第１端、第２端及び第３端は、それぞれ前記デュアルソース薄膜トランジスタのゲート、第１ソース、第２ソース及びドレインである、
請求項１７に記載の液晶表示パネル。
【請求項１９】
前記デュアルソース薄膜トランジスタの第１ソース、第２ソース及びドレインは、同じ層に位置し、
前記デュアルソース薄膜トランジスタのドレインは、前記デュアルソース薄膜トランジスタの第１ソースと第２ソースとの間に位置する、
請求項１８に記載の液晶表示パネル。
【請求項２０】
前記第１画素電極における電圧は、前記データ線から供給されるデータ電圧であり、
前記第２画素電極における電圧と前記第１画素電極における電圧との関係は、
Ｖ２＝（Ｖ１＊Ｌ２−Ｖｃｏｍ＊Ｌ１）／（Ｌ１＋Ｌ２）との式を満たし、
ただし、Ｖ２は、第２画素電極における電圧であり、Ｖ１は、第１画素電極における電圧であり、Ｖｃｏｍは、共通電極線から供給される共通電圧であり、Ｌ１は、デュアルソース薄膜トランジスタの第１ソースとドレインとの間の距離であり、Ｌ２は、デュアルソース薄膜トランジスタの第２ソースとドレインとの間の距離である、
請求項１９に記載の液晶表示パネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示分野に関し、特に画素駆動回路及び液晶表示パネルに関するものである。
【背景技術】
【０００２】
液晶表示パネルは、通常、カラフィルタ基板、薄膜トランジスタアレイ基板及び両基板間に配置される液晶層から構成され、両基板の対向する内側にそれぞれ画素電極及び共通電極を設け、電圧を印加して液晶分子の向きを変えるように制御することで、バックライトモジュールの光を屈折させて画像を生成する。ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ、垂直配向）型液晶表示パネルは、高コントラスト、広視野角、摩擦配向が不要などの利点を有するため、広く適用されている。しかしながら、ＶＡ型液晶表示パネルは、垂直に回転する液晶を採用するため、液晶分子の複屈折の差が比較的大きく、大きな視野角では色ずれ問題が深刻となる。
【０００３】
ＶＡ型液晶表示パネルの色ずれ問題を改善するために、通常、容量結合技術、電荷共有技術、共通電極電圧変調技術及び３Ｔ技術などが採用されている。３Ｔ技術は、現在の低色ずれ回路アーキテクチャの中で最も有利な技術である。三つの薄膜トランジスタによって、同じサブ画素素子における異なる領域の液晶分子の回転角度を異ならせることで色ずれが改善される。しかしながら、３Ｔ技術では多くの薄膜トランジスタが採用されるため、開口率が大きくなる。また、多くの薄膜トランジスタは、追加の寄生容量を増加させ、表示効果に影響を与えてしまう。
【０００４】
したがって、従来技術に存在する問題を解決するために、画素駆動回路及び液晶表示パネルを提供する必要がある。
【発明の概要】
【０００５】
本発明の目的は、色ずれ問題を解決するとともに、高い開口率を得ることができ、追加の寄生容量を増加させることなく、ひいては表示効果を向上させることができる画素駆動回路及び液晶表示パネルを提供することにある。
【０００６】
上記目的を実現するために、本発明によれば、複数の走査線と複数のデータ線が交差して特定される複数のサブ画素素子を含む画素駆動回路であって、
各前記サブ画素素子は、いずれも走査線及びデータ線に接続されるものであって、いずれも第１スイッチ、第２スイッチ、第１画素電極及び第２画素電極を含み、
前記第１スイッチは、前記走査線に接続される制御端と、前記データ線に接続される第１端と、前記第１画素電極に接続される第２端とを有するものであって、前記走査線から供給される走査信号の制御により前記第１スイッチの第１端及び第２端をオンにし、
前記第２スイッチは、走査線に接続される制御端と、前記データ線に接続される第１端と、共通電極線に接続される第２端と、前記第２画素電極に接続される第３端とを有するものであって、前記第１画素電極と前記第２画素電極との間に所定の電圧差が形成されるように前記走査線から供給される走査信号の制御により前記第２スイッチの第１端、第２端及び第３端をオンにし、
前記第１スイッチは、薄膜トランジスタであり、
前記第１スイッチの制御端、第１端及び第２端は、それぞれ前記薄膜トランジスタのゲート、ソース及びドレインであり、
前記第２スイッチは、デュアルソース薄膜トランジスタであり、
前記第２スイッチの制御端、第１端、第２端及び第３端は、それぞれ前記デュアルソース薄膜トランジスタのゲート、第１ソース、第２ソース及びドレインであり、
前記第１画素電極及び前記第２画素電極は、いずれも四つの領域の液晶分子に対応する、
画素駆動回路が提供される。
【０００７】
本発明に係る画素駆動回路において、前記デュアルソース薄膜トランジスタの第１ソース、第２ソース及びドレインは、同じ層に位置し、
前記デュアルソース薄膜トランジスタのドレインは、前記デュアルソース薄膜トランジスタの第１ソースと第２ソースとの間に位置する。
【０００８】
本発明に係る画素駆動回路において、前記第１画素電極における電圧は、前記データ線から供給されるデータ電圧であり、
前記第２画素電極における電圧と前記第１画素電極における電圧との関係は、
Ｖ２＝（Ｖ１＊Ｌ２−Ｖｃｏｍ＊Ｌ１）／（Ｌ１＋Ｌ２）との式を満たし、
ただし、Ｖ２は、第２画素電極における電圧であり、Ｖ１は、第１画素電極における電圧であり、Ｖｃｏｍは、共通電極線から供給される共通電圧であり、Ｌ１は、デュアルソース薄膜トランジスタの第１ソースとドレインとの間の距離であり、Ｌ２は、デュアルソース薄膜トランジスタの第２ソースとドレインとの間の距離である。
【０００９】
本発明に係る画素駆動回路において、前記走査線、前記薄膜トランジスタのゲート及び前記デュアルソース薄膜トランジスタのゲートは、同じ金属層によって製造される。
【００１０】
本発明に係る画素駆動回路において、前記薄膜トランジスタのゲート及び前記デュアルソース薄膜トランジスタのゲートは、同じ電極を共有する。
【００１１】
本発明に係る画素駆動回路において、前記データ線、前記薄膜トランジスタのソース及びドレイン、並びに前記デュアルソース薄膜トランジスタの第１ソース、第２ソース及びドレインは、同じ金属層によって製造される。
【００１２】
本発明に係る画素駆動回路において、前記薄膜トランジスタのソース及び前記デュアルソース薄膜トランジスタの第１ソースは、同じ電極を共有する。
【００１３】
本発明によれば、複数の走査線と複数のデータ線が交差して特定される複数のサブ画素素子を含む画素駆動回路であって、
各前記サブ画素素子は、いずれも走査線及びデータ線に接続されるものであって、いずれも第１スイッチ、第２スイッチ、第１画素電極及び第２画素電極を含み、
前記第１スイッチは、前記走査線に接続される制御端と、前記データ線に接続される第１端と、前記第１画素電極に接続される第２端とを有するものであって、前記走査線から供給される走査信号の制御により前記第１スイッチの第１端及び第２端をオンにし、
前記第２スイッチは、走査線に接続される制御端と、前記データ線に接続される第１端と、共通電極線に接続される第２端と、前記第２画素電極に接続される第３端とを有するものであって、前記第１画素電極と前記第２画素電極との間に所定の電圧差が形成されるように前記走査線から供給される走査信号の制御により前記第２スイッチの第１端、第２端及び第３端をオンにする、
画素駆動回路がさらに提供される。
【００１４】
本発明に係る画素駆動回路において、前記第１スイッチは、薄膜トランジスタであり、
前記第１スイッチの制御端、第１端及び第２端は、それぞれ前記薄膜トランジスタのゲート、ソース及びドレインであり、
前記第２スイッチは、デュアルソース薄膜トランジスタであり、
前記第２スイッチの制御端、第１端、第２端及び第３端は、それぞれ前記デュアルソース薄膜トランジスタのゲート、第１ソース、第２ソース及びドレインであることを特徴とする。
【００１５】
本発明に係る画素駆動回路において、前記デュアルソース薄膜トランジスタの第１ソース、第２ソース及びドレインは、同じ層に位置し、
前記デュアルソース薄膜トランジスタのドレインは、前記デュアルソース薄膜トランジスタの第１ソースと第２ソースとの間に位置することを特徴とする。
【００１６】
本発明に係る画素駆動回路において、前記第１画素電極における電圧は、前記データ線から供給されるデータ電圧であり、
前記第２画素電極における電圧と前記第１画素電極における電圧との関係は、
Ｖ２＝（Ｖ１＊Ｌ２−Ｖｃｏｍ＊Ｌ１）／（Ｌ１＋Ｌ２）との式を満たし、
ただし、Ｖ２は、第２画素電極における電圧であり、Ｖ１は、第１画素電極における電圧であり、Ｖｃｏｍは、共通電極線から供給される共通電圧であり、Ｌ１は、デュアルソース薄膜トランジスタの第１ソースとドレインとの間の距離であり、Ｌ２は、デュアルソース薄膜トランジスタの第２ソースとドレインとの間の距離であることを特徴とする。
【００１７】
本発明に係る画素駆動回路において、前記走査線、前記薄膜トランジスタのゲート及び前記デュアルソース薄膜トランジスタのゲートは、同じ金属層によって製造されることを特徴とする。
【００１８】
本発明に係る画素駆動回路において、前記薄膜トランジスタのゲート及び前記デュアルソース薄膜トランジスタのゲートは、同じ電極を共有することを特徴とする。
【００１９】
本発明に係る画素駆動回路において、前記データ線、前記薄膜トランジスタのソース及びドレイン、並びに前記デュアルソース薄膜トランジスタの第１ソース、第２ソース及びドレインは、同じ金属層によって製造されることを特徴とする。
【００２０】
本発明に係る画素駆動回路において、前記薄膜トランジスタのソース及び前記デュアルソース薄膜トランジスタの第１ソースは、同じ電極を共有することを特徴とする。
【００２１】
本発明に係る画素駆動回路において、前記第１画素電極及び前記第２画素電極は、いずれも四つの領域の液晶分子に対応することを特徴とする。
【００２２】
上記目的を実現するために、本発明によれば、画素駆動回路を含む液晶表示パネルであって、
前記画素駆動回路は、複数の走査線と複数のデータ線が交差して特定される複数のサブ画素素子を含み、
各前記サブ画素素子は、いずれも走査線及びデータ線に接続されるものであって、いずれも第１スイッチ、第２スイッチ、第１画素電極及び第２画素電極を含み、
前記第１スイッチは、前記走査線に接続される制御端と、前記データ線に接続される第１端と、前記第１画素電極に接続される第２端とを有するものであって、前記走査線から供給される走査信号の制御により前記第１スイッチの第１端及び第２端をオンにし、
前記第２スイッチは、走査線に接続される制御端と、前記データ線に接続される第１端と、共通電極線に接続される第２端と、前記第２画素電極に接続される第３端とを有するものであって、前記第１画素電極と前記第２画素電極との間に所定の電圧差が形成されるように前記走査線から供給される走査信号の制御により前記第２スイッチの第１端、第２端及び第３端をオンにする、
液晶表示パネルがさらに提供される。
【００２３】
本発明に係る液晶表示パネルにおいて、前記第１スイッチは、薄膜トランジスタであり、
前記第１スイッチの制御端、第１端及び第２端は、それぞれ前記薄膜トランジスタのゲート、ソース及びドレインであり、
前記第２スイッチは、デュアルソース薄膜トランジスタであり、
前記第２スイッチの制御端、第１端、第２端及び第３端は、それぞれ前記デュアルソース薄膜トランジスタのゲート、第１ソース、第２ソース及びドレインである。
【００２４】
本発明に係る液晶表示パネルにおいて、前記デュアルソース薄膜トランジスタの第１ソース、第２ソース及びドレインは、同じ層に位置し、
前記デュアルソース薄膜トランジスタのドレインは、前記デュアルソース薄膜トランジスタの第１ソースと第２ソースとの間に位置する。
【００２５】
本発明に係る液晶表示パネルにおいて、前記第１画素電極における電圧は、前記データ線から供給されるデータ電圧であり、
前記第２画素電極における電圧と前記第１画素電極における電圧との関係は、
Ｖ２＝（Ｖ１＊Ｌ２−Ｖｃｏｍ＊Ｌ１）／（Ｌ１＋Ｌ２）との式を満たし、
ただし、Ｖ２は、第２画素電極における電圧であり、Ｖ１は、第１画素電極における電圧であり、Ｖｃｏｍは、共通電極線から供給される共通電圧であり、Ｌ１は、デュアルソース薄膜トランジスタの第１ソースとドレインとの間の距離であり、Ｌ２は、デュアルソース薄膜トランジスタの第２ソースとドレインとの間の距離である。
【発明の効果】
【００２６】
本発明に係る画素駆動回路及び液晶表示パネルによれば、第２スイッチの第１端、第２端及び第３端をそれぞれデータ線、共通電極線及び第２画素電極に接続し、第２スイッチの第１端、第２端及び第３端をオンになるように制御することにより、第２画素電極における電圧をデータ線から供給されるデータ電圧と共通電極線から供給される共通電圧との間に位置させ、ひいては第１画素電極と第２画素電極との間に所定の電圧差を生じさせ、色ずれ問題を解決するとともに、高い開口率を得ることができ、追加の寄生容量を増加させることなく、ひいては表示効果を向上させることができる。
【図面の簡単な説明】
【００２７】
本発明の実施例における技術手段をより明確に説明するために、以下では、実施例の説明のために必要な図面を簡単に説明する。明らかに、以下の説明における図面は、本発明のいくつかの実施例に過ぎない。当業者にとって、創造的な労働なしに、これらの図面に基づいて他の図面を取得することができる。
【００２８】
【図１】本発明の好適実施例に係る画素駆動回路を示す概略図である。
【図２】本発明の好適実施例に係る画素駆動回路における第２スイッチの構造を示す概略図である。
【図３】本発明の好適実施例に係る画素駆動回路における第１スイッチ及び第２スイッチの第１構造を示す概略図である。
【図４】本発明の好適実施例に係る画素駆動回路における第１スイッチ及び第２スイッチの第２構造を示す概略図である。
【発明を実施するための形態】
【００２９】
以下では、本発明の実施例における図面を参照しながら本発明の実施例における技術手段を明確かつ完全に説明する。明らかに、説明される実施例は、本発明の実施例の一部であり、すべての実施例ではない。本発明の実施例に基づいて、創造的な労働なしに当業者によって取得される他のすべての実施例は、いずれも本発明の保護範囲に属すべきである。
【００３０】
図１を参照して、図１は、本発明の好適実施例に係る画素駆動回路を示す概略図である。図１に示すように、当該画素駆動回路は、複数の走査線と複数のデータ線とが交差して特定される複数のサブ画素素子を含む。各サブ画素素子は、いずれも走査線及びデータ線に接続される。本好適実施例は、一本の走査線Ｇａｔｅ、一本のデータ線Ｄａｔａ及び一本のサブ画素素子１０のみを例示している。
【００３１】
各サブ画素素子１０は、いずれも第１スイッチＴ１、第２スイッチＴ２、第１画素電極１０１及び第２画素電極１０２を含む。当該第１スイッチＴ１は、走査線Ｇａｔｅに接続される制御端ａと、データ線Ｄａｔａに接続される第１端ｂと、第１画素電極１０１に接続される第２端ｃとを有する。走査線Ｇａｔｅから供給される走査信号の制御により第１スイッチＴ１の第１端ｂ及び第２端ｃをオンにし、ひいてはデータ線Ｄａｔａから供給されるデータ電圧を第１画素電極１０１に出力する。
【００３２】
第２スイッチＴ２は、走査線に接続される制御端ｄと、データ線に接続される第１端ｅと、共通電極線に接続される第２端ｆと、第２画素電極１０２に接続される第３端ｇとを有する。第１画素電極１０１と第２画素電極１０２との間に所定の電圧差が形成されるように走査線Ｇａｔｅから供給される走査信号の制御により前記第２スイッチの第１端ｅ、第２端ｆ及び第３端ｇをオンにし、ひいてはデータ線Ｄａｔａから供給されるデータ電圧及び共通電極線Ｃｏｍから供給される共通電圧を第２画素電極１０２に出力する。
【００３３】
さらに、第１画素電極１０１と共通電極１０３とが平行に配置されることで、第１液晶コンデンサＣｌｃ１が形成される。第１画素電極１０１と共通電極線Ｃｏｍとが平行に配置されることで第１蓄積コンデンサＣｓｔ１が形成される。第２画素電極１０２と共通電極１０３とが平行に配置されることで第２液晶コンデンサＣｌｃ２が形成される。第２画素電極１０２と共通電極線Ｃｏｍとが平行に配置されることで第２蓄積コンデンサＣｓｔ２が形成される。共通電極１０３における電圧と共通電極線Ｃｏｍにおける電圧とは同じである。第１液晶コンデンサＣｌｃ１は、第１画素電極１０１に対応する液晶分子に偏向電圧を提供するためのものであり、第１蓄積コンデンサＣｓｔ１は、第１液晶コンデンサＣｌｃ１に電圧維持電荷を提供するためのものである。第２液晶コンデンサＣｌｃ２は、第２画素電極１０２に対応する液晶分子に偏向電圧を提供するためのものであり、第２蓄積コンデンサＣｓｔ２は、第２液晶コンデンサＣｌｃ２に電圧維持電荷を提供するためのものである。第１画素電極１０１及び第２画素電極１０２は、いずれも四つの領域の液晶分子に対応することが好ましい。第１画素電極１０１及び第２画素電極１０２に異なる電圧を印加することにより、八つの領域表示が実現される。
【００３４】
本好適実施例では、当該第１スイッチＴ１は、薄膜トランジスタである。第１スイッチＴ１の制御端ａ、第１端ｂ及び第２端ｃは、それぞれ薄膜トランジスタのゲート、ソース及びドレインである。当該第２スイッチＴ２は、デュアルソース薄膜トランジスタである。第２スイッチＴ２の制御端ｄ、第１端ｅ、第２端ｆ及び第３端ｇは、それぞれデュアルソース薄膜トランジスタのゲート、第１ソース、第２ソース及びドレインである。
【００３５】
図２を参照して、図２は、本発明の好適実施例に係る画素駆動回路における第２スイッチの構造を示す概略図である。図２に示すように、当該第２スイッチＴ２の構造は、上から下に順に配列される基板２０１、ゲート２０２、絶縁層２０３及び導電性チャネル層２０４と、導電性チャネル層２０４上に位置する第１ソース２０５、第２ソース２０６及びドレイン２０７と、を含む。具体的には、当該デュアルソース薄膜トランジスタの第１ソース２０５、第２ソース２０６及びドレイン２０７は、同じ層に位置し、当該デュアルソース薄膜トランジスタのドレイン２０７は、第１ソース２０５と第２ソース２０６との間に位置する。デュアルソース薄膜トランジスタの第１ソース２０５とドレイン２０７との間の距離は、Ｌ１であり、デュアルソース薄膜トランジスタの第２ソース２０６とドレイン２０７との間の距離は、Ｌ２である。当業者は、必要に応じてＬ１及びＬ２の値を設定することができる。
【００３６】
具体的には、デュアルソース薄膜トランジスタの第１ソース２０５は、データ線Ｄａｔａに接続され、デュアルソース薄膜トランジスタの第２ソース２０６は、共通電極線Ｃｏｍに接続され、デュアルソースの薄膜トランジスタのドレイン２０７は、第２画素電極１０２に接続され、デュアルソース薄膜トランジスタのゲート２０２は、走査線Ｇａｔｅに接続される。当該第２画素電極１０２における電圧とデータ線Ｄａｔａから供給されるデータ電圧との関係は、Ｖ２＝（Ｖ１＊Ｌ２−Ｖｃｏｍ＊Ｌ１）／（Ｌ１＋Ｌ２）との式を満たす。ただし、Ｖ２は、第２画素電極１０２における電圧であり、Ｖ１は、データ線Ｄａｔａから供給されるデータ電圧であり、Ｖｃｏｍは、共通電極線Ｃｏｍから供給される共通電圧であり、Ｌ１は、デュアルソース薄膜トランジスタの第１ソース２０５とドレイン２０７との間の距離であり、Ｌ２は、デュアルソース薄膜トランジスタの第２ソース２０６とドレイン２０７との間の距離である。
【００３７】
薄膜トランジスタのソースは、データ線Ｄａｔａに接続され、薄膜トランジスタのドレインは、第１画素電極１０１に接続され、薄膜トランジスタのゲートは、走査線Ｇａｔｅに接続される。当該第１画素電極１０１における電圧とデータ線Ｄａｔａから供給されるデータ電圧との関係は、Ｖ３＝Ｖ１との式を満たす。ただし、Ｖ３は、第１画素電極１０１における電圧であり、Ｖ１は、データ線Ｄａｔａから供給されるデータ電圧である。
【００３８】
以下、図３及び図４を参照して、図３は、本発明の好適実施例に係る画素駆動回路における第１スイッチ及び第２スイッチの第１構造を示す概略図である。図４は、本発明の好適実施例に係る画素駆動回路における第１スイッチ及び第２スイッチの第２構造を示す概略図である。
【００３９】
図１、図２及び図３に示すように、第１スイッチＴ１は、薄膜トランジスタであり、第２スイッチＴ２は、デュアルソース薄膜トランジスタである。薄膜トランジスタのゲート及びデュアルソース薄膜トランジスタのゲートは、いずれも走査線Ｇａｔｅに接続される。走査線Ｇａｔｅ、薄膜トランジスタのゲート及びデュアルソース薄膜トランジスタのゲートは、同じ金属層によって製造される。薄膜トランジスタのゲート及びデュアルソース薄膜トランジスタのゲートは、同じ電極を共有する。
【００４０】
薄膜トランジスタのソース及びデュアルソース薄膜トランジスタの第１ソースは、いずれもデータ線Ｄａｔａに接続され、デュアルソース薄膜トランジスタの第２ソースは、共通電極線Ｃｏｍに接続される。データ線Ｄａｔａ、薄膜トランジスタのソース及びドレイン、並びにデュアルソース薄膜トランジスタの第１ソース、第２ソース及びドレインは、同じ金属層によって製造され、薄膜トランジスタのソース及びデュアルソース薄膜トランジスタの第１ソースは、同じ電極を共有する。
【００４１】
また、薄膜トランジスタのドレインは、第１画素電極１０１に接続され、デュアルソース薄膜トランジスタのドレインは、第２画素電極１０２に接続される。
【００４２】
なお、図３及び図４は、二つの異なる構造であるが、それらが実現する機能は同じである。図３において薄膜トランジスタを形成するためのソース及びデュアルソース薄膜トランジスタを形成するための第１ソース及び第２ソースの電極が条状であるのに対し、図４において薄膜トランジスタのソースを形成するためのソース及びデュアルソース薄膜トランジスタを形成するための第１ソース及び第２ソースの電極が湾曲状である点で相違する。
【００４３】
図１、図２及び図４に示すように、第１スイッチＴ１は、薄膜トランジスタであり、第２スイッチＴ２は、デュアルソース薄膜トランジスタである。薄膜トランジスタのゲート及びデュアルソース薄膜トランジスタのゲートは、いずれも走査線Ｇａｔｅに接続される。走査線Ｇａｔｅ、薄膜トランジスタのゲート及びデュアルソース薄膜トランジスタのゲートは、同じ金属層によって構成される。薄膜トランジスタのゲート及びデュアルソース薄膜トランジスタのゲートは、同じ電極を共有する。
【００４４】
薄膜トランジスタのソース及びデュアルソース薄膜トランジスタの第１ソースは、いずれもデータ線Ｄａｔａに接続され、デュアルソース薄膜トランジスタの第２ソースは、共通電極線Ｃｏｍに接続される。データ線Ｄａｔａ、薄膜トランジスタのソース及びドレイン、並びにデュアルソース薄膜トランジスタの第１ソース、第２ソース及びドレインは、同じ金属層によって構成され、薄膜トランジスタのソース及びデュアルソース薄膜トランジスタの第１ソースは、同じ電極を共有する。
【００４５】
また、薄膜トランジスタのドレインは、第１画素電極１０１に接続され、デュアルソース薄膜トランジスタのドレインは、第２画素電極１０２に接続される。
【００４６】
本発明に係る画素駆動回路によれば、第２スイッチの第１端、第２端及び第３端をそれぞれデータ線、共通電極線及び第２画素電極に接続し、第２スイッチの第１端、第２端及び第３端をオンになるように制御することにより、第２画素電極における電圧をデータ線から供給されるデータ電圧と共通電極線から供給される共通電圧との間に位置させ、ひいては第１画素電極と第２画素電極との間に所定の電圧差を生じさせ、色ずれ問題を解決するとともに、高い開口率を得ることができ、追加の寄生容量を増加させることなく、ひいては表示効果を向上させることができる。
【００４７】
本発明によれば、上記の画素駆動回路を含む液晶表示パネルがさらに提供される。詳細は、上記の当該画素駆動回路についての説明を参照することができ、ここでは詳述しない。
【００４８】
本発明に係る画素駆動回路及び液晶表示パネルによれば、第２スイッチの第１端、第２端及び第３端をそれぞれデータ線、共通電極線及び第２画素電極に接続し、第２スイッチの第１端、第２端及び第３端をオンになるように制御することにより、第２画素電極における電圧をデータ線から供給されるデータ電圧と共通電極線から供給される共通電圧との間に位置させ、ひいては第１画素電極と第２画素電極との間に所定の電圧差を生じさせ、色ずれ問題を解決するとともに、高い開口率を得ることができ、追加の寄生容量を増加させることなく、ひいては表示効果を向上させることができる。
【００４９】
以上、本発明の実施例に係る液晶表示アセンブリを詳細に紹介したが、本明細書では、具体的な例を適用して本発明の原理及び実施形態を説明した。以上の実施例の説明は、本発明を理解するのを助けるためにのみ使用される。一方、当業者にとって、本発明の思想によれば、具体的な実施形態及び適用範囲のいずれにも変更がある。以上のように、本明細書の内容は、本発明に対する制限として理解されるべきではない。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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