(57)【要約】      （修正有）【課題】２種以上の抵抗状態を示す相変化メモリのマルチビットメモリセルのアクセス時間を短縮する。【解決手段】マルチビット抵抗メモリセル１１２と、マルチビット抵抗メモリセル内に記憶されたデータが反転されているかを記憶するためのシングルビット抵抗メモリセルである反転データインジケータ１１４を含む。マルチビット抵抗メモリセルは、抵抗状態の低い方の半分と高い方の半分とを含み、高い方の半分に記憶される予定のデータを反転させることによって、抵抗状態の低い方の半分にデータを記憶する。【選択図】図１
2008217963.tif 000002
【特許請求の範囲】
【請求項１】
第１マルチビット抵抗メモリセルと、
上記第１マルチビット抵抗メモリセル内に記憶されたデータが反転されているか否かを示すビットを記憶するためのシングルビット抵抗メモリセルとを含む、メモリ。
【請求項２】
第２マルチビット抵抗メモリセルをさらに含み、
上記シングルビット抵抗メモリセルは、上記第２マルチビット抵抗メモリセル内に記憶されたデータが反転されているか否かを示すビットを記憶するものである、請求項１に記載のメモリ。
【請求項３】
上記シングルビット抵抗メモリセルと、上記第１マルチビット抵抗メモリセルと、上記第２マルチビット抵抗メモリセルとに結合されたビット線をさらに含む、請求項２に記載のメモリ。
【請求項４】
上記第１マルチビット抵抗メモリセルと上記シングルビット抵抗メモリセルとに結合されたワード線をさらに含む、請求項１に記載のメモリ。
【請求項５】
上記第１マルチビット抵抗メモリセルに結合された第１ビット線と、
上記シングルビット抵抗メモリセルに結合された第２ビット線とをさらに含む、請求項１に記載のメモリ。
【請求項６】
上記第１マルチビット抵抗メモリセルは第１選択デバイスを含み、
上記シングルビット抵抗メモリセルは第２選択デバイスを含む、請求項１に記載のメモリ。
【請求項７】
上記第１マルチビット抵抗メモリセル、および、上記シングルビット抵抗メモリセルは、選択デバイスを共有する、請求項１に記載のメモリ。
【請求項８】
上記第１マルチビット抵抗メモリセルは第１相変化メモリセルを含み、
上記シングルビット抵抗メモリセルはシングルビット相変化メモリセルを含む、請求項１に記載のメモリ。
【請求項９】
各抵抗状態の高い方の半分と低い方の半分とを含み、上記各抵抗状態の高い方の半分に割り当てられたデータは反転されて、上記各抵抗状態の低い方の半分に記憶される第１相変化素子と、
上記第１相変化素子内に記憶されたデータが反転されているか否かを示す１データビットを記憶するための第２相変化素子とを含む、メモリ。
【請求項１０】
上記第１相変化素子および上記第２相変化素子に結合されて、上記第１相変化素子および上記第２相変化素子をアクセスするための選択デバイスをさらに含む、請求項９に記載のメモリ。
【請求項１１】
上記第１相変化素子に結合されて、上記第１相変化素子をアクセスするための第１選択デバイスと、
上記第２相変化素子に結合されて、上記第２相変化素子をアクセスするための第２選択デバイスとをさらに含む、請求項９に記載のメモリ。
【請求項１２】
上記第１相変化素子および上記第２相変化素子に結合されたビット線をさらに含む、請求項１１に記載のメモリ。
【請求項１３】
上記第１選択デバイスに結合された第１ワード線と、
上記第２選択デバイスに結合された第２ワード線とをさらに含む、請求項１２に記載のメモリ。
【請求項１４】
上記第１相変化素子に結合された第１ビット線と、
上記第２相変化素子に結合された第２ビット線とをさらに含む、請求項１１に記載のメモリ。
【請求項１５】
上記第１選択デバイスおよび上記第２選択デバイスに結合されたワード線をさらに含む、請求項１４に記載のメモリ。
【請求項１６】
マルチビットデータを、第１抵抗メモリ素子の各抵抗状態の高い方の半分に割り当てるか、または、低い方の半分に割り当てるかを決定するための手段と、
上記マルチビットデータを上記各抵抗状態の高い方の半分に割り当てた決定に応答して、上記マルチビットデータを反転させるための手段と、
上記第１抵抗メモリ素子内の上記各抵抗状態の低い方の半分に、上記反転させたマルチビットデータを記憶するための手段と、
上記第１抵抗メモリ素子内に記憶された上記マルチビットデータが、反転されているか否かを示すシングルビットを第２抵抗メモリ素子内に記憶するための手段とを含む、メモリ。
【請求項１７】
上記第１抵抗メモリ素子および上記第２抵抗メモリ素子を選択するための単一手段をさらに含む、請求項１６に記載のメモリ。
【請求項１８】
上記第１抵抗メモリ素子を選択するための手段と、
上記第２抵抗メモリ素子を選択するための手段とをさらに含む、請求項１６に記載のメモリ。
【請求項１９】
上記第１抵抗メモリ素子は第１相変化素子を含み、
上記第２抵抗メモリ素子は第２相変化素子を含む、請求項１６に記載のメモリ。
【請求項２０】
各抵抗状態の高い方の半分と低い方の半分とを含み、上記各抵抗状態の高い方の半分に割り当てられたデータが反転されて、上記各抵抗状態の低い方の半分に記憶される第１抵抗メモリ素子を設ける工程と、
上記第１抵抗メモリ素子内に記憶されたデータが反転されているか否かを示す１データビットを記憶するための第２抵抗メモリ素子を設ける工程とを含む、メモリ製造方法。
【請求項２１】
上記第１抵抗メモリ素子および上記第２抵抗メモリ素子をアクセスするための選択デバイスを、上記第１抵抗メモリ素子および上記第２抵抗メモリ素子に結合する工程をさらに含む、請求項２０に記載のメモリ製造方法。
【請求項２２】
上記第１抵抗メモリ素子をアクセスするための第１選択デバイスを上記第１抵抗メモリ素子に結合する工程と、
上記第２抵抗メモリ素子にアクセスするための第２選択デバイスを上記第２抵抗メモリ素子に結合する工程とをさらに含む、請求項２０に記載のメモリ製造方法。
【請求項２３】
上記第１抵抗メモリ素子および上記第２抵抗メモリ素子に対し、ビット線を結合する工程をさらに含む、請求項２２に記載のメモリ製造方法。
【請求項２４】
上記第１選択デバイスに、第１ワード線を結合する工程と、
上記第２選択デバイスに、第２ワード線を結合する工程とをさらに含む、請求項２３に記載のメモリ製造方法。
【請求項２５】
上記第１抵抗メモリ素子に、第１ビット線を結合する工程と、
上記第２抵抗メモリ素子に、第２ビット線を結合する工程とをさらに含む、請求項２２に記載のメモリ製造方法。
【請求項２６】
上記第１選択デバイスおよび上記第２選択デバイスに、ワード線を結合する工程をさらに含む、請求項２５に記載のメモリ製造方法。
【請求項２７】
上記第１抵抗メモリ素子を設ける工程は、第１相変化素子を設けることを含み、
上記第２抵抗メモリ素子を設ける工程は、第２相変化素子を設けることを含む、請求項２０に記載のメモリ製造方法。
【請求項２８】
マルチビットデータを、第１相変化素子の各抵抗状態の高い方の半分に割り当てるか、または、低い方の半分に割り当てるかを決定する工程と、
上記マルチビットデータを上記各抵抗状態の高い方の半分に割り当てた決定に応答して、上記マルチビットデータを反転する工程と、
上記第１相変化素子内の上記各抵抗状態の低い方の半分に、上記反転されたマルチビットデータを記憶する工程と、
上記第１相変化素子内に記憶されたマルチビットデータが反転されているか否かを示すシングルビットを第２相変化素子内に記憶する工程とを含む、メモリをプログラムするための方法。
【請求項２９】
上記マルチビットデータを記憶する工程、および、上記シングルビットを記憶する工程は、単一の選択デバイスを用いて上記第１相変化素子および上記第２相変化素子を選択することを含む、請求項２８に記載のメモリプログラム方法。
【請求項３０】
上記マルチビットデータを記憶する工程は、第１選択デバイスを用いて上記第１相変化素子を選択することを含み、
上記シングルビットを記憶する工程は、第２選択デバイスを用いて上記第２相変化素子を選択することを含む、請求項２８に記載のメモリプログラム方法。
【請求項３１】
各抵抗状態の高い方の半分と低い方の半分とを含み、上記各抵抗状態の高い方の半分に割り当てられたデータが反転されて、上記各抵抗状態の低い方の半分に記憶される、第１抵抗メモリ素子と、
上記第１抵抗メモリ素子内に記憶されたデータが反転されているか否かを示すためのインジケータとを含む、メモリ。
【請求項３２】
上記インジケータは、マルチビット相変化メモリセルを含む、請求項３１に記載のメモリ。
【請求項３３】
各抵抗状態の高い方の半分と低い方の半分とを含み、上記各抵抗状態の上記高い方の半分に割り当てられたデータが反転されて上記各抵抗状態の低い方の半分に記憶される、第２抵抗メモリ素子をさらに含み、
上記インジケータは、上記第１抵抗メモリ素子内に記憶されたデータが反転されているか否か、および、上記第２抵抗メモリ素子内に記憶されたデータが反転されているか否かを個々に示すものである、請求項３２に記載のメモリ。
【請求項３４】
上記第１抵抗メモリ素子と、上記第２抵抗メモリ素子と、上記インジケータとに結合されたビット線をさらに含む、請求項３３に記載のメモリ。
【請求項３５】
上記第１抵抗メモリ素子に結合された第１ビット線と、
上記第２抵抗メモリ素子に結合された第２ビット線と、
上記インジケータに結合された第３ビット線とをさらに含む、請求項３３に記載のメモリ。
【請求項３６】
上記第１抵抗メモリ素子は、第１相変化素子を含む、請求項３１に記載のメモリ。
【発明の詳細な説明】
【発明の詳細な説明】
【０００１】
〔背景技術〕
メモリの１つの種類に抵抗メモリがある。抵抗メモリは、メモリ素子の抵抗値を利用して、１ビット以上のデータを記憶する。例えば、高い抵抗値を有するようにプログラムされたメモリ素子は、論理値「１」のデータビット値を示してもよく、低い抵抗値を有するようにプログラムされたメモリ素子は、論理値「０」のデータビット値を示してもよい。上記メモリ素子の抵抗値は、該メモリ素子に電圧パルスまたは電流パルスが印加されることによって、電気的に切換えられる。抵抗メモリの１つの種類に、相変化メモリがある。相変化メモリは、抵抗メモリ素子に相変化材料を用いている。
【０００２】
相変化メモリは、互いに異なる少なくとも２つの各状態を示す相変化材料類に基づいている。相変化材料は、各メモリセル内において複数のビットのデータを記憶するために用いられる。相変化材料の上記各状態は、それぞれアモルファス状態および結晶状態と呼ばれる。通常、上記アモルファス状態が、上記結晶状態よりも高い抵抗率を示すために、これら２つの各状態は識別され得る。
【０００３】
一般的に、上記アモルファス状態は、より無秩序な原子構造を含み、上記結晶状態はより規則的な格子状の原子構造を含む。相変化材料類には、例えば面心立方（ＦＣＣ）状態および六方最密充填（ＨＣＰ）状態のような、２以上の結晶状態を示す相変化材料もある。これら２つの各結晶状態は、異なる抵抗率を有し、複数のビットのデータを記憶するために用いられ得る。以下の説明では、上記アモルファス状態はより高い抵抗率を有する状態をいい、上記結晶状態はより低い抵抗率を有する状態をいう。
【０００４】
上記相変化材料における相変化は、可逆的に誘発され得る。この方法では、上記メモリは、温度変化に応じて、上記アモルファス状態から上記結晶状態に、および、上記結晶状態から上記アモルファス状態に変化し得る。上記相変化材料の温度を変化させることは、上記相変化材料自体に電流を流すことによって、または、上記相変化材料に隣接する抵抗ヒータに電流を流すことによって達成され得る。これらの各方法のどちらによっても、上記相変化材料を制御可能に加熱することによって、上記相変化材料内に制御可能な相変化が引き起こされる。
【０００５】
相変化材料から成る複数の各メモリセルを有する１つのメモリアレイを含む相変化メモリは、上記相変化材料のメモリ状態を利用してデータを記憶するようにプログラムされることが可能である。このような相変化メモリデバイスにおいてデータを読み出し、データを書き込む１つの方法は、上記相変化材料に印加される電流パルスおよび／または電圧パルスを制御することである。電流および／または電圧のレベルは、通常、各メモリセルの相変化材料内に引き起こされる温度に対応している。
【０００６】
より高い記憶密度の相変化メモリを達成するために、相変化メモリセルは、マルチビットのデータを記憶することが可能である。相変化メモリセルにおけるマルチビットの記憶は、上記相変化材料が各中間抵抗値または各中間抵抗状態を有するようにプログラムすることによって実現することができる。このような各中間状態のセルは、完全な結晶状態と完全なアモルファス状態との間にある抵抗値を有する。
【０００７】
上記相変化メモリセルが３つの互いに異なる各抵抗レベルのうちのいずれか一つの抵抗レベルにプログラムされるならば、１セル当り１．５ビットのデータを記憶することができる。上記相変化メモリセルが４種の互いに異なる各抵抗レベルのうちのいずれか一つの抵抗レベルにプログラムされるならば、１セル当り２ビットのデータを記憶することができる。上記相変化メモリセルが８種の各抵抗レベルのうちのいずれか一つの抵抗レベルにプログラムされるならば、１セル当り３ビットのデータを記憶することができる。上記相変化メモリセルが１６種の各抵抗レベルのうちのいずれか一つの抵抗レベルにプログラムされるならば、１セル当り４ビットのデータを記憶することができる。さらに、上記各抵抗レベルの数が増加しても、１セル当りに記憶可能なデータのビット数も同様に増加するものである。
【０００８】
一般に、２種以上の各抵抗状態を示す相変化メモリセルの各抵抗値は、広範囲に変化する。相変化メモリセルの上記抵抗値を読み出す時間は、上記相変化材料の上記アモルファス状態または中間状態が高い抵抗値を示すので、著しく長くなり得る。この著しく長い読み出し時間は、メモリ動作全体の遅延を招来する。
【０００９】
これらの理由およびその他の理由から、本発明は必要である。
【００１０】
［発明の要旨］
本発明の一実施形態は、メモリを提供する。該メモリは、第１マルチビット抵抗メモリセル、および、シングルビット抵抗メモリセルを含む。該シングルビット抵抗メモリセルは、上記第１マルチビット抵抗メモリセル内に記憶されたデータが反転されているか否かを示すビットを記憶するためのものである。
【００１１】
［図面の簡単な説明］
添付の各図面は、本発明のさらなる理解を提供するために含まれ、本明細書の一部に組み込まれ、本明細書の一部を構成する。上記各図面は、本発明の実施形態を説明し、本発明の詳細な説明と共に、本発明の原理を説明するために有用である。本発明の他の実施形態、および、本発明の意図された多くの利点は、以下の詳細な説明を参照することによって、より良く理解されることは明らかであろう。上記各図面の各構成要素は、それらの実際的な互いの相対的スケールである必要はない。上記各図面では、同様の参照番号は対応する類似の部材を示すものである。
【００１２】
図１は、本発明に係るメモリデバイスの一実施形態を示すブロック図である。図２は、本発明に係るメモリアレイの一実施形態を示す概略回路図である。図３は、本発明に係るメモリアレイの他の一実施形態を示す概略回路図である。図４は、本発明に係るメモリアレイのさらに他の一実施形態を示す概略回路図である。
【００１３】
図５は、本発明に係る１メモリセル当り３データビットを記憶するメモリセル値の一実施形態を示す表である。図６は、本発明に係る１メモリセル当り４データビットを記憶するメモリセル値の一実施形態を示す表である。図７は、本発明に係る、種々な各抵抗値を示すメモリセルにおける、計測精度に対するアクセス時間を示す一実施形態を示すグラフである。
【００１４】
［発明の詳細な説明］
以下の詳細な説明においては、参照説明に、本明細書の一部を構成し、本発明が実施され得る特定の各実施形態が図示されている添付の図面を引用する。これに関して、「上部」、「下部」、「前」、「後」、「先端」、「後端」などの方向を示す用語は、説明される図面の位置を参照する上で用いられる。本発明の各実施形態での各構成要素は、多数の異なる位置に配置することができるため、これら方向を示す用語は、図解の目的で用いられるのであって、決して限定的なものではない。本発明の範囲から逸脱することなく、他の実施形態が用いられ、構造的または論理的な変更がなされてもよいことを理解されたい。従って、以下の詳細な説明は、限定する意味に解釈されるものではなく、本発明の権利範囲は、添付の特許請求の範囲によって定義されるものである。
【００１５】
図１は、本発明の一実施形態を示すメモリデバイス１００のブロック図である。メモリデバイス１００は、コントローラ１０２、書き込み回路１０６、メモリアレイ１１０、および、センス回路１１８を含む。メモリアレイ１１０は、各マルチビットメモリセル１１２および各反転データインジケータ１１４を含む。本一実施形態では、各反転データインジケータ１１４は、シングルビットメモリセルである。他の一実施形態では、各反転データインジケータ１１４は、マルチビットメモリセルである。本一実施形態では、各マルチビットメモリセル１１２、および、各反転データインジケータ１１４は、上記メモリセル内の相変化材料の上記アモルファスおよび上記結晶の各状態に基づいてデータを記憶する相変化メモリセルである。
【００１６】
本一実施形態では、上記相変化材料を上記アモルファス状態および上記結晶状態のいずれか１つの状態にプログラムすることによって、各反転データインジケータ１１４のそれぞれを、２つの各状態のいずれか１つの状態にプログラムすることが可能である。上記他の一実施形態では、各中間抵抗値を有する上記相変化材料をプログラムすることによって、各反転データインジケータ１１４のそれぞれを、３つ以上の各状態のいずれか１つの状態にプログラムすることが可能である。
【００１７】
各中間抵抗値を有する上記相変化材料をプログラムすることによって、各マルチビットメモリセル１１２を、３つ以上の各状態のいずれか１つの状態にプログラムすることも可能である。各マルチビットメモリセル１１２のいずれ１つか、または、各反転データインジケータ１１４のいずれか１つを、中間抵抗値にプログラムするために、アモルファス性物質と共存する結晶性物質の量（アマウント）、つまり上記セルの抵抗値は、好適な書き込み方法によって制御される。
【００１８】
本一実施形態では、各マルチビットメモリセル１１２は、利用可能な各抵抗状態のうちの低い方の半分にデータを記憶する。例えば、各マルチビットメモリセル１１２のそれぞれが、８種の各抵抗状態に相当する３データビットを記憶する場合、４種のより低い各抵抗状態が用いられる。各マルチビットメモリセル１１２のそれぞれが、１６種の各抵抗状態に相当する４データビットを記憶する場合、８種のより低い各抵抗状態が用いられる。
【００１９】
上記用いられる各抵抗状態の数は、上記利用可能な各抵抗状態のうちの高い方の半分に記憶される予定の何れのデータも反転させ、かつ、この反転されたデータを上記利用可能な各抵抗状態のうちの低い方の半分に記憶することによって、半分に低減される。上記利用可能な各抵抗状態のうちの低い方の半分に上記データを記憶することによって、上記メモリセルを読み出すアクセス時間は短縮される。
【００２０】
本一実施形態では、各反転データインジケータ１１４のそれぞれは、マルチビットメモリセル１１２に記憶されたデータが反転されたか否かを示す反転データビットを提供する。他の一実施形態では、各反転データインジケータ１１４のそれぞれは、２つ以上の各マルチビットメモリセル１１２のそれぞれに記憶されたデータが反転されたか否かを示す、２つ以上の各反転データビットを提供する。
【００２１】
本一実施形態では、単一のビット線に沿って配置された各マルチビットメモリセル１１２の全てのような、各マルチビットメモリセル１１２のグループは、関連づけられる反転データインジケータ１１４と接続され、協動して動作するようになっている。
【００２２】
本一実施形態においては、上記反転データインジケータ１１４は、各マルチビットメモリセル１１２の上記グループ内に記憶されたデータの全てがそれぞれ反転されているか否かを示すシングルビットメモリセルである。
【００２３】
本実施形態では、上記グループ内の各マルチビットメモリセル１１２の５０％までが、上記利用可能な各抵抗状態のうちの高い方の半分に記憶されたデータを含むことが可能である。これは、データが反転されなかった場合に、上記利用可能な各抵抗状態のうちの高い方の半分に記憶されるデータを含み得る各マルチビットメモリセル１１２を１００％と想定した場合に対して、５０％の低減である。
【００２４】
他の一実施形態においては、上記反転データインジケータ１１４は、各マルチビットメモリセル１１２の上記グループ内の各マルチビットメモリセル１１２内にそれぞれ記憶されたデータが反転されているか否かを示す、マルチビットメモリセルである。本実施形態では、各マルチビットメモリセル１１２の利用可能な各抵抗状態のうちの高い方の半分は用いられない。
【００２５】
他の一実施形態においては、各マルチビットメモリセル１１２のそれぞれは、１つの反転データインジケータ１１４と一対になっている。本実施形態では、各反転データインジケータ１１４のそれぞれは、対応するマルチビットメモリセル１１２内に記憶されたデータが反転されているか否かを示すシングルビットメモリセルである。本実施形態においては、各マルチビットメモリセル１１２の利用可能な各抵抗状態のうちの高い方の半分は、用いられない。
【００２６】
本明細書で用いているように、「電気的に結合された」という表現は、上記素子を互いに直接結合する必要があることのみを意味するものではなく、上記「電気的に結合された」素子間に別の素子が介在して設けられてもよい。
【００２７】
コントローラ１０２は、信号経路１０４を介して書き込み回路１０６に、および、信号経路１２０を介してセンス回路１１８に電気的に結合されている。書き込み回路１０６は、信号経路１０８を介してメモリアレイ１１０に電気的に結合されている。メモリアレイ１１０は、信号経路１１６を介してセンス回路１１８に電気的に結合されている。
【００２８】
本一実施形態では、各マルチビットメモリセル１１２および各反転データインジケータ１１４は、温度変化の影響を受けて、アモルファス状態から結晶状態へ、または、結晶状態からアモルファス状態へ変動し得る相変化材料を含む。
【００２９】
各反転データインジケータ１１４がシングルビットメモリセルである一実施形態では、これによって、該各シングルビットメモリセルのいずれか１つのメモリセルの結晶性でありアモルファス性である相変化材料が、２つの各状態を特定して、メモリアレイ１１０内において反転データを記憶する。
【００３０】
各反転データインジケータ１１４がマルチビットメモリセルである他の一実施形態では、これによって、該各マルチビットメモリセルのいずれか１つのメモリセルの、アモルファス性の相変化材料と共存する結晶性の相変化材料の総数が、３つ以上の各状態を特定して、メモリアレイ１１０内において反転データを記憶する。
【００３１】
各マルチビットメモリセル１１２のいずれか１つのメモリセルの、アモルファス性の相変化材料と共存する結晶性の相変化材料の量が、３つ以上の各状態を特定して、メモリアレイ１１０内においてデータを記憶する。
【００３２】
アモルファス状態では、相変化材料は、上記結晶状態における相変化材料よりも、著しく高い抵抗率を示す。従って、反転データインジケータ１１４の２つ以上の各状態と、マルチビットメモリセル１１２の３つ以上の各状態とは、それらの電気抵抗率において互いに異なる。
【００３３】
本一実施形態では、反転データインジケータ１１４は、２つの各状態を含むシングルビットメモリセルであり、上記２つの各状態がビット値「０」とビット値「１」とに割り当てられる２値システムが用いられている。他の一実施形態においては、反転データインジケータ１１４は、４つの各状態を含むマルチビットメモリセルであり、該４つの各状態は、ビット値「００」、「０１」、「１０」、および、「１１」に割り当てられる。他の実施形態では、反転データインジケータ１１４は、さらに任意の好適な数の各状態を含んでもよい。
【００３４】
本一実施形態では、各マルチビットメモリセル１１２は、それぞれ８つの各状態を含み、この場合、より低い抵抗値の４つの各状態だけが用いられ、これらは、「０００」、「００１」、「０１０」、および、「０１１」のようなマルチビット値に割り当てられる。「１００」、「１０１」、「１１０」、および、「１１１」のようなマルチビットは反転されて、それぞれ、「０１１」、「０１０」、「００１」、および、「０００」として記憶される。
【００３５】
本一実施形態では、各マルチビットメモリセル１１２の３つ以上の各状態は、１つのマルチメモリセルの相変化材料における任意の好適な数の各状態であってもよい。一実施形態では、反転データインジケータ１１４は、マルチビットメモリセル１１２よりも少ないビット数を記憶するマルチビットメモリセルである。
【００３６】
コントローラ１０２は、メモリ回路１００の動作を制御するために、マイクロプロセッサ、マイクロコントローラ、または、他の好適な論理回路を含む。コントローラ１０２は、メモリ回路１００の読み出しおよび書き込み動作を制御する。メモリ回路１００は、書き込み回路１０６およびセンス回路１１８を介した、メモリアレイ１１０への制御信号およびデータ信号の供給を含む。
【００３７】
本一実施形態では、書き込み回路１０６は、各電圧パルスを、信号経路１０８を介して、各マルチビットメモリセル１１２および各反転データインジケータ１１４に供給して、上記各メモリセルをプログラムする。他の実施形態においては、書き込み回路１０６は、各電流パルスを、信号経路１０８を介して、各マルチビットメモリセル１１２および各反転データインジケータ１１４に供給して、上記各メモリセルをプログラムする。
【００３８】
センス回路１１８は、信号経路１１６を介して、各反転データインジケータ１１４の２つ以上の各状態のそれぞれと、各マルチビットメモリセル１１２の３つ以上の各状態のそれぞれとを読み出す。
【００３９】
本一実施形態では、各反転データインジケータ１１４のいずれか１つの反転データインジケータの抵抗値、または、各マルチビットメモリセル１１２のいずれか１つのマルチビットメモリセルの抵抗値を読み出すために、センス回路１１８が、各反転データインジケータ１１４のいずれか１つの反転データインジケータ、または、各マルチビットメモリセル１１２のいずれか１つのマルチビットメモリセルを流れる電流を供給する。
【００４０】
その後、センス回路１１８は、各反転データインジケータ１１４の上記いずれか１つの反転データインジケータ、または、各マルチビットメモリセル１１２の上記いずれか１つのマルチビットメモリセルの電圧を読み出すようになっている。
【００４１】
本一実施形態においては、センス回路１１８が、各反転データインジケータ１１４のいずれか１つの反転データインジケータ、または、各マルチビットメモリセル１１２のいずれか１つのマルチビットメモリセルに電圧を供給し、各反転データインジケータ１１４の該いずれか１つの反転データインジケータ、または、各マルチビットメモリセル１１２の該いずれか１つのマルチビットメモリセルを流れる電流を読み出すようになっていてもよい。
【００４２】
本一実施形態では、書き込み回路１０６が、各反転データインジケータ１１４のいずれか１つの反転データインジケータ、または、各マルチビットメモリセル１１２のいずれか１つのマルチビットメモリセルに電圧を供給し、センス回路１１８が、反転データインジケータ１１４の該いずれか１つの反転データインジケータ、または、マルチビットメモリセル１１２の該いずれか１つのマルチビットメモリセルを流れる電流を読み出すようになっていてもよい。
【００４３】
本一実施形態では、書き込み回路１０６が、各反転データインジケータ１１４のいずれか１つの反転データインジケータ、または、各マルチビットメモリセル１１２のいずれか１つのマルチビットメモリセルを流れる電流を供給し、センス回路１１８が、各反転データインジケータ１１４の該いずれか１つの反転データインジケータ、または、各マルチビットメモリセル１１２の該いずれか１つのマルチビットメモリセルの電圧を読み出すようになっていてもよい。
【００４４】
メモリ装置１００内の反転データインジケータ１１４をプログラムするために、書き込み回路１０６が、電流パルスまたは電圧パルスを生成して、ターゲットのメモリセルの相変化材料を加熱する。本一実施形態では、書き込み回路１０６は適切な電流パルスまたは電圧パルスを生成し、該電流パルスまたは該電圧パルスは、ターゲットの適切な反転データインジケータ１１４に分配される。上記電流パルスまたは上記電圧パルスの振幅および持続時間は、それぞれ、上記メモリセルがセットまたはリセットされるか否かに応じて制御される。
【００４５】
一般に、反転データインジケータの「セット」動作とは、ターゲットの上記メモリセルの相変化材料を、その結晶化温度よりも上の温度（しかしその溶融温度よりも下の温度）に、十分に長時間加熱し、上記結晶状態、または部分的に結晶状態であり部分的にアモルファス状態である状態を実現することである。
【００４６】
一般に、反転データインジケータの「リセット」動作とは、ターゲットの上記メモリセルの相変化材料を、その溶融温度よりも上の温度に加熱し、その後、該材料を急冷することであり、これによって上記アモルファス状態、または部分的にアモルファス状態であり部分的に結晶状態である状態を実現する。
【００４７】
メモリ装置１００内のマルチビットメモリセル１１２をプログラムするために、書き込み回路１０６が、電流パルスまたは電圧パルスを生成して、ターゲットの上記メモリセルの相変化材料を加熱する。本一実施形態では、書き込み回路１０６は適切な電流パルスまたは電圧パルスを生成し、該電流パルスまたは該電圧パルスは、ターゲットの適切なマルチビットメモリセル１１２に分配される。上記電流パルスまたは上記電圧パルスの振幅および持続時間は、それそれ、上記メモリセルがセットまたはリセットされるか否かに応じて制御される。
【００４８】
一般に、上記マルチビットメモリセルの「セット」動作とは、ターゲットの上記メモリセルの相変化材料を、その結晶化温度よりも上の温度（しかしその溶融温度よりも下の温度）に、十分に長時間加熱し、上記結晶状態、または部分的に結晶状態であり部分的にアモルファス状態である状態を実現することである。
【００４９】
一般に、上記マルチビットメモリセルの「リセット」動作とは、ターゲットの上記メモリセルの相変化材料を、その溶融温度よりも上の温度に加熱し、その後、該材料を急冷することであり、これによって上記アモルファス状態、または部分的にアモルファス状態であり部分的に結晶状態である状態を実現する。
【００５０】
図２は、本発明の一実施形態に係るメモリアレイ１１０ａを示す概略回路図である。本一実施形態では、メモリアレイ１１０は、メモリアレイ１１０ａに類似している。メモリアレイ１１０ａは、各反転データインジケータ１１４ａ〜１１４ｂ、各マルチビット相変化メモリセル１１２ａ〜１１２ｄ、複数の各ビット線（ＢＬｓ）２００ａ〜２００ｂ（集合的には各ビット線２００と呼ぶ）、各反転データインジケータ１１４ａ〜１１４ｂ用の各ワード線（ＷＬｉ）、および、各マルチビットメモリセル１１２ａ〜１１２ｄ用の複数の各ワード線（ＷＬｓ）２０４ａ〜２０４ｂ（集合的には各ワード線２０４と呼ぶ）を含む。
【００５１】
各反転データインジケータ１１４ａ〜１１４ｂ、および、各マルチビット相変化メモリセル１１２ａ〜１１２ｄのそれぞれは、上記メモリセル内の相変化材料の上記アモルファスおよび上記結晶の各状態に基づいて、データを記憶する。本一実施形態では、各反転データインジケータ１１４ａ〜１１４ｂのそれぞれは、シングルビットメモリセルであり、上記相変化材料を、上記結晶状態に、または、上記アモルファス状態にプログラムすることによって、２つの各状態のそれぞれにプログラムされ得る。
【００５２】
他の一実施形態では、各反転データインジケータ１１４ａ〜１１４ｂのそれぞれは、マルチビットメモリセルであり、上記相変化材料が、各中間抵抗値を有するようにプログラムすることによって、３つ以上の各状態のそれぞれにプログラムされ得る。各マルチビット相変化メモリセル１１２ａ〜１１２ｄのそれぞれは、上記相変化材料が、各中間抵抗値を有するようにプログラムすることによって、３つ以上の各状態のそれぞれにプログラムされ得る。
【００５３】
各マルチビット相変化メモリセル１１２ａ〜１１２ｄのうちの１つを、１つの中間抵抗値にプログラムするために、アモルファス性物質と共存する結晶性物質の量、つまり上記セルの抵抗は、適切な書き込み方法によって制御される。
【００５４】
各反転データインジケータ１１４は、ワード線２０２、ビット線２００、および、コモンまたはグランド２０６に電気的に結合されている。反転データインジケータ１１４ａは、ビット線２００ａ、ワード線２０２、および、コモンまたはグランド２０６に電気的に結合されている。反転データインジケータ１１４ｂは、ビット線２００ｂ、ワード線２０２、および、コモンまたはグランド２０６に電気的に結合されている。
【００５５】
各反転データインジケータ１１４のそれぞれは、相変化素子２０８およびトランジスタ２１０を含む。トランジスタ２１０は、図示した実施形態では電界効果トランジスタ（ＦＥＴ）であるが、他の実施形態では、トランジスタ２１０は、バイポーラトランジスタまたは３次元トランジスタ構造のような他の好適な装置であり得る。さらに他の実施形態では、ダイオードのような構造を、トランジスタ２１０の代わりに用いてもよい。
【００５６】
反転データインジケータ１１４ａは、相変化素子２０８ａおよびトランジスタ２１０ａを含む。相変化素子２０８ａの一端は、ビット線２００ａに電気的に結合されており、相変化素子２０８ａの他端は、トランジスタ２１０ａのソースドレイン経路の一端に電気的に結合されている。トランジスタ２１０ａのソースドレイン経路の他端は、コモンまたはグランド２０６に電気的に結合されている。トランジスタ２１０ａのゲートは、ワード線２０２に電気的に結合されている。
【００５７】
反転データインジケータ１１４ｂは、相変化素子２０８ｂおよびトランジスタ２１０ｂを含む。相変化素子２０８ｂの一端は、ビット線２００ｂに電気的に結合されており、相変化素子２０８ｂの他端は、トランジスタ２１０ｂのソースドレイン経路の一端に電気的に結合されている。トランジスタ２１０ａのソースドレイン経路の他端は、コモンまたはグランド２０６に電気的に結合されている。トランジスタ２１０ｂのゲートは、ワード線２０２に電気的に結合されている。
【００５８】
他の一実施形態では、各相変化素子２０８のそれぞれが、コモンまたはグランド２０６に電気的に結合されており、各トランジスタ２１０が、ビット線２００に電気的に結合されている。例えば、反転データインジケータ１１４ａのために、相変化素子２０８ａの一端は、コモンまたはグランド２０６に電気的に結合されている。相変化素子２０８ａの他端は、トランジスタ２１０ａのソースドレイン経路の一端に電気的に結合されている。トランジスタ２１０ａのソースドレイン経路の他端は、ビット線２００ａに電気的に結合されている。
【００５９】
各マルチビット相変化メモリセル１１２のそれぞれは、ワード線２０４、ビット線２００、および、コモンまたはグランド２０６に電気的に結合されている。相変化メモリセル１１２ａは、ビット線２００ａ、ワード線２０４ａ、および、コモンまたはグランド２０６に電気的に結合されており、相変化メモリセル１１２ｂは、ビット線２００ａ、ワード線２０４ｂ、および、コモンまたはグランド２０６に電気的に結合されている。相変化メモリセル１１２ｃは、ビット線２００ｂ、ワード線２０４ａ、および、コモンまたはグランド２０６に電気的に結合されており、相変化メモリセル１１２ｄは、ビット線２００ｂ、ワード線２０４ｂ、および、コモンまたはグランド２０６に電気的に結合されている。
【００６０】
各相変化メモリセル１１２は、相変化素子２１２およびトランジスタ２１４を含む。トランジスタ２１４は、図示した実施形態ではＦＥＴであるが、他の実施形態では、トランジスタ２１４は、バイポーラトランジスタまたは３次元トランジスタ構造のような他の好適な装置であり得る。さらに他の実施形態では、ダイオードのような構造を、トランジスタ２１４の代わりに用いてもよい。
【００６１】
相変化メモリセル１１２ａは、相変化素子２１２ａおよびトランジスタ２１４ａを含む。相変化素子２１２ａの一端は、ビット線２００ａに電気的に結合されており、相変化素子２１２ａの他端は、トランジスタ２１４ａのソースドレイン経路の一端に電気的に結合されている。トランジスタ２１４ａのソースドレイン経路の他端は、コモンまたはグランド２０６に電気的に結合されている。トランジスタ２１４ａのゲートは、ワード線２０４ａに電気的に結合されている。
【００６２】
相変化メモリセル１１２ｂは、相変化素子２１２ｂおよびトランジスタ２１４ｂを含む。相変化素子２１２ｂの一端は、ビット線２００ａに電気的に結合されており、相変化素子２１２ｂの他端は、トランジスタ２１４ｂのソースドレイン経路の一端に電気的に結合されている。トランジスタ２１４ｂのソースドレイン経路の他端は、コモンまたはグランド２０６に電気的に結合されている。トランジスタ２１４ｂのゲートは、ワード線２０４ｂに電気的に結合されている。
【００６３】
相変化メモリセル１１２ｃは、相変化素子２１２ｃおよびトランジスタ２１４ｃを含む。相変化素子２１２ｃの一端は、ビット線２００ｂに電気的に結合されており、相変化素子２１２ｃの他端は、トランジスタ２１４ｃのソースドレイン経路の一端に電気的に結合されている。トランジスタ２１４ｃのソースドレイン経路の他端は、コモンまたはグランド２０６に電気的に結合されている。トランジスタ２１４ｃのゲートは、ワード線２０４ａに電気的に結合されている。
【００６４】
相変化メモリセル１１２ｄは、相変化素子２１２ｄおよびトランジスタ２１４ｄを含む。相変化素子２１２ｄの一端は、ビット線２００ｂに電気的に結合されており、相変化素子２１２ｄの他端は、トランジスタ２１４ｄのソースドレイン経路の一端に電気的に結合されている。トランジスタ２１４ｄのソースドレイン経路の他端は、コモンまたはグランド２０６に電気的に結合されている。トランジスタ２１４ｄのゲートは、ワード線２０４ｂに電気的に結合されている。
【００６５】
他の一実施形態では、各相変化素子２１２が、コモンまたはグランド２０６に電気的に結合されており、各トランジスタ２１４が、ビット線２００に電気的に結合されている。例えば、相変化メモリセル１１２ａのために、相変化素子２１２ａの一端は、コモンまたはグランド２０６に電気的に結合されている。相変化素子２１２ａの他端は、トランジスタ２１４ａのソースドレイン経路の一端に電気的に結合されている。トランジスタ２１４ａのソースドレイン経路の他端は、ビット線２００ａに電気的に結合されている。
【００６６】
各相変化素子２０８、２１２の相変化材料を、本発明に基づく様々な各材料から作成することが可能である。一般的に、上記各材料としては、元素周期表第ＶＩ族元素を１つ以上含むカルコゲナイド合金が有効である。本一実施形態では、各相変化素子２０８、２１２の相変化材料は、ＧｅＳｂＴｅ、ＳｂＴｅ、ＧｅＴｅ、または、ＡｇＩｎＳｂＴｅのようなカルコゲナイド化合物から作成される。他の実施形態では、上記相変化材料は、ＧｅＳｂ、ＧａＳｂ、ＩｎＳｂ、または、ＧｅＧａＩｎＳｂのようなカルコゲンを含まない材料である。さらに他の実施形態では、上記相変化材料は、１以上の元素Ｇｅ、Ｓｂ、Ｔｅ、Ｇａ、Ａｓ、Ｉｎ、Ｓｅ、およびＳを含む任意の好適な材料から成る。
【００６７】
本一実施形態では、反転データインジケータ１１４ａは、シングルビットメモリセルであり、ビット線２００ａに沿った各マルチビットメモリセル１１２ａ〜１１２ｂ内に記憶されたデータが反転されているか否かを示すシングルデータビットを相変化素子２０８ａ内に記憶する。
【００６８】
反転データインジケータ１１４ｂは、ビット線２００ｂに沿った各マルチビットメモリセル１１２ｃ〜１１２ｄ内に記憶されたデータが反転されているか否かを示すシングルデータビットを相変化素子２０８ｂ内に記憶する。
【００６９】
本実施形態においては、利用可能な各抵抗状態のうちの高い方の半分にデータを記憶している各マルチビットメモリセル１１２の数が、上記利用可能な各抵抗状態のうちの低い方の半分にデータを記憶している各マルチビットメモリセル１１２の数よりも少ないか、または、これと同数であるように、コントローラ１０２は、ビット線２００に沿った各マルチビットメモリセル１１２内に記憶されるデータを反転させるか否かを決定する。
【００７０】
他の一実施形態では、反転データインジケータ１１４ａは、マルチビットメモリセルであり、２ビット以上のデータを相変化素子２０８ａ内に記憶する。この相変化素子２０８ａは、ビット線２００ａに沿った各マルチビットメモリセル１１２ａ〜１１２ｂ内にそれぞれ記憶されたデータが、反転されているか否かを示す。
【００７１】
反転データインジケータ１１４ｂは、２ビット以上のデータを相変化素子２０８ｂ内に記憶し、この相変化素子２０８ｂは、ビット線２００ｂに沿った各マルチビットメモリセル１１２ｃ〜１１２ｄ内にそれぞれ記憶されたデータが、反転されているか否かを示す。本実施形態では、コントローラ１０２は、利用可能な各抵抗状態のうちの高い方の半分にデータが記憶されないように、ビット線２００に沿った各マルチビットメモリセル１１２内に記憶されるデータを反転させるか否かを決定する。
【００７２】
センス回路１１８は、ビット線２００ａ〜２００ｂを介して、反転データインジケータ１１４ａ〜１１４ｂおよびマルチビットメモリセル１１２ａ〜１１２ｄの各状態を読み出す。
【００７３】
本一実施形態では、各メモリセル１１４ａ〜１１４ｂのいずれか１つのメモリセル、または、各メモリセル１１２ａ〜１１２ｄのいずれか１つのメモリセルの抵抗値を読み出すために、センス回路１１８は、各メモリセル１１４ａ〜１１４ｂのいずれか１つのメモリセル、または、各メモリセル１１２ａ〜１１２ｄのいずれか１つのメモリセルに流れる電流を、ビット線２００ａ〜２００ｂを介して、この選択されたメモリセル用のワード線２０２またはワード線２０４に供給する。
【００７４】
センス回路１１８は、その後、各メモリセル１１４ａ〜１１４ｂの上記いずれか１つのメモリセル、または、各メモリセル１１２ａ〜１１２ｄの上記いずれか１つのメモリセルの電圧を読み出して、抵抗状態を決定する。
【００７５】
他の一実施形態では、センス回路１１８が、各メモリセル１１４ａ〜１１４ｂのいずれか１つのメモリセル、または、各メモリセル１１２ａ〜１１２ｄのいずれか１つのメモリセルの電圧を、各ビット線２００ａ〜２００ｂを介して、この選択されたメモリセル用のワード線２０２またはワード線２０４に供給する。センス回路１１８は、その後、各メモリセル１１４ａ〜１１４ｂの上記いずれか１つのメモリセル、または、各メモリセル１１２ａ〜１１２ｄの上記いずれか１つのメモリセルを流れる電流を読み出して、抵抗状態を決定する。
【００７６】
各ビット線２００ａ〜２００ｂ線に添った各マルチビットメモリセル１１２ａ〜１１２ｄが読み出される毎に、上記センス回路１１８は、上記同じ各ビット線２００ａ〜２００ｂのための各反転データインジケータ１１４ａ〜１１４ｂの状態を読み出す。
【００７７】
センス回路１１８は、上記選択された各ビット線２００ａ〜２００ｂに結合されているセンスアンプの各参照レベルを第１のレベルに設定して、各反転データインジケータ１１４ａ〜１１４ｂの状態を検出し、上記選択された各ビット線２００ａ〜２００ｂに結合されているセンスアンプの各参照レベルを第２のレベルに設定して、各マルビットメモリセル１１２ａ〜１１２ｄの状態を検出する。
【００７８】
以下の本実施形態では、各反転データインジケータ１１４ａ〜１１４ｂは、それぞれシングルビットメモリセルである。「０」に設定されているシングルビットメモリセル１１４ａの相変化素子２０８ａの状態に応答して、各マルチビットメモリセル１１２ａ〜１１２ｂの各相変化素子２１２ａ〜２１２ｂから読み出されたデータは、外部の回路に送信される前には、反転されない。「１」に設定されているシングルビットメモリセル１１４ａの相変化素子２０８ａの状態に応答して、各マルチビットメモリセル１１２ａ〜１１２ｂの相変化素子２１２ａ〜２１２ｂから読み出されたデータは、外部の回路に送信される前に、反転される。
【００７９】
「０」に設定されているシングルビットメモリセル１１４ｂの相変化素子２０８ｂの状態に応答して、各マルチビットメモリセル１１２ｃ〜１１２ｄの相変化素子２１２ｃ〜２１２ｄから読み出されたデータは、外部の回路に送信される前には反転されない。「１」に設定されているシングルビットメモリセル１１４ｂの相変化素子２０８ｂの状態に応答して、各マルチビットメモリセル１１２ｃ〜１１２ｄの相変化素子２１２ｃ〜２１２ｄから読み出されたデータは、外部の回路に送信される前に反転される。
【００８０】
他の一実施形態においては、シングルビットメモリセル１１４ａ〜１１４ｂ内に記憶された「１」は、「１」を記憶したシングルビットセルに関連付けられた各マルチビットメモリセル１１２ａ〜１１２ｄ内に記憶されたデータが反転されていないことを表しており、シングルビットメモリセル１１４ａ〜１１４ｂに記憶された「０」は、「０」を記憶したシングルビットセルに関連付けられた各マルチビットメモリセル１１２ａ〜１１２ｄ内に記憶されたデータが反転されていることを表している。
【００８１】
以下の実施形態では、各反転データインジケータ１１４ａ〜１１４ｂは、それぞれマルチビットメモリセルである。「００」に設定されているマルチビットメモリセル１１４ａの相変化素子２０８ａの状態に応答して、マルチビットメモリセル１１２ａの相変化素子２１２ａから読み出されたデータは外部の回路に送信される前には反転されず、マルチビットメモリセル１１２ｂの相変化素子２１２ｂから読み出されたデータは、外部の回路に送信される前には反転されない。
【００８２】
「０１」に設定されているマルチビットメモリセル１１４ａの相変化素子２０８ａの状態に応答して、マルチビットメモリセル１１２ａの相変化素子２１２ａから読み出されたデータは外部の回路に送信される前には反転されず、マルチビットメモリセル１１２ｂの相変化素子２１２ｂから読み出されたデータは、外部の回路に送信される前には反転される。
【００８３】
「１０」に設定されているマルチビットメモリセル１１４ａの相変化素子２０８ａの状態に応答して、マルチビットメモリセル１１２ａの相変化素子２１２ａから読み出されたデータは外部の回路に送信される前には反転され、マルチビットメモリセル１１２ｂの相変化素子２１２ｂから読み出されたデータは、外部の回路に送信される前には反転されない。
【００８４】
「１１」に設定されているマルチビットメモリセル１１４ａの相変化素子２０８ａの状態に応答して、マルチビットメモリセル１１２ａの相変化素子２１２ａから読み出されたデータは外部の回路に送信される前に反転され、マルチビットメモリセル１１２ｂの相変化素子２１２ｂから読み出されたデータは、外部の回路に送信される前に反転される。マルチビットメモリセル１１４ｂは、マルチビットメモリセル１１４ａと同様に、ビット線２００ｂに添った各マルチビットメモリセル１１２ｃ、１１２ｄのために用いられる。
【００８５】
他の一実施形態では、マルチビットメモリセル１１４内に記憶された「１１」は、「１１」を記憶したマルチビットメモリセル１１４に関連付けられたマルチビットメモリセル１１２内に記憶されたデータが反転されていないことを示しており、マルチビットメモリセル１１４内に記憶された「００」は、それに関連付けられたマルチビットメモリセル１１２内に記憶されたデータが反転されていることを示している。
【００８６】
反転データインジケータ１１４ａのセット動作中には、セット電流またはセット電圧が、選択的に利用可能になり、ビット線２００ａを介して相変化素子２０８ａに対し送信され、トランジスタ２１０ａを活性化するために選択されたワード線２０２を用いることによって、該相変化素子をその結晶化温度よりも上の温度（しかし通常はその溶融温度よりも下の温度）に加熱する。この方法では、相変化素子２０８ａは、このセット動作中に、上記結晶状態、または、部分的に結晶状態であり部分的にアモルファス状態である状態を実現する。
【００８７】
反転データインジケータ１１４ａのリセット動作中には、リセット電流またはリセット電圧が、選択的に利用可能になり、ビット線２００ａを介して相変化素子２０８ａに送信される。上記リセット電流またはリセット電圧は、相変化素子２０８ａをその溶融温度よりも上の温度に急速に加熱する。上記電流パルスまたは上記電圧パルスの供給が停止した後、相変化素子２０８ａは、上記アモルファス状態または部分的にアモルファス状態であり部分的に結晶状態である状態に急冷される。
【００８８】
反転データインジケータ１１４ｂ、および、メモリアレイ１１０ａ内の他の各反転データインジケータ１１４は、反転データインジケータ１１４ａと同様に、同様の電流パルスまたは電圧パルスを用いて、セットおよびリセットされる。
【００８９】
マルチビット相変化メモリセル１１２ａのセット動作中には、選択的に利用可能なセット電流またはセット電圧が、トランジスタ２１４ａを活性化するために選択されたワード線２０４ａを用い、ビット線２００ａを介して相変化素子２１２ａに送信されることにより、該相変化素子をその結晶化温度よりも上の温度（しかし通常はその溶融温度よりも下の温度）に加熱する。この方法では、相変化素子２１２ａは、このセット動作中に、その結晶状態、または、部分的に結晶状態であり部分的にアモルファス状態である状態を実現する。
【００９０】
マルチビット相変化メモリセル１１２ａのリセット動作中には、選択的に利用可能なリセット電流パルスまたはリセット電圧パルスが、ビット線２００ａを介して相変化素子２１２ａに送信される。このリセット電流またはこのリセット電圧は、相変化素子２１２ａをその溶融温度よりも上の温度に急速に加熱する。上記電流パルスまたは上記電圧パルスの供給が停止した後、相変化素子２１２ａは、上記アモルファス状態または部分的にアモルファス状態であり部分的に結晶状態である状態に急冷される。
【００９１】
相変化メモリセル１１２ｂ〜１１２ｄ、および、メモリアレイ１１０ａ内の他の各相変化メモリセル１１２は、相変化メモリセル１１２ａと同様に、同様の電流パルスまたは電圧パルスを用いてセットおよびリセットされる。
【００９２】
図３は、本発明に係る他の一実施形態のメモリアレイ１１０ｂを示す概略回路図である。本一実施形態では、メモリアレイ１１０ｂはメモリアレイ１１０に類似している。メモリアレイ１１０ｂは、各反転データインジケータ１１４ａ〜１１４ｄ、各マルチビット相変化メモリセル１１２ａ〜１１２ｄ、複数の各反転データインジケータビット線（ＢＬｉ）２２０ａ〜２２０ｂ、複数の各マルチビットメモリセルビット線（ＢＬｓ）２００ａ〜２００ｂ、および、複数の各ワード線（ＷＬｓ）２０４ａ〜２０４ｂを含む。
【００９３】
各反転データインジケータ１１４のそれぞれは、ワード線２０４、ビット線２２０、および、コモンまたはグランド２０６に電気的に結合されている。反転データインジケータ１１４ａは、ビット線２２０ａ、ワード線２０４ａ、および、コモンまたはグランド２０６に電気的に結合されている。反転データインジケータ１１４ｂは、ビット線２２０ａ、ワード線２０４ｂ、および、コモンまたはグランド２０６に電気的に結合されている。反転データインジケータ１１４ｃは、ビット線２２０ｂ、ワード線２０４ａ、および、コモンまたはグランド２０６に電気的に結合されている。反転データインジケータ１１４ｄは、ビット線２２０ｂ、ワード線２０４ｂ、および、コモンまたはグランド２０６に電気的に結合されている。各マルチビット相変化メモリセル１１２は、図２に関連して既に記載し説明したようにそれぞれ形成されている。
【００９４】
各反転データインジケータ１１４のそれぞれは、相変化素子２０８およびトランジスタ２１０を含む。反転データインジケータ１１４ａは、相変化素子２０８ａおよびトランジスタ２１０ａを含む。相変化素子２０８ａの一端は、ビット線２２０ａに電気的に結合されており、相変化素子２０８ａの他端は、トランジスタ２１０ａのソースドレイン経路の一端に電気的に結合されている。トランジスタ２１０ａのソースドレイン経路の他端は、コモンまたはグランド２０６に電気的に結合されている。トランジスタ２１０ａのゲートは、ワード線２０４ａに電気的に結合されている。
【００９５】
反転データインジケータ１１４ｂは、相変化素子２０８ｂおよびトランジスタ２１０ｂを含む。相変化素子２０８ｂの一端は、ビット線２２０ａに電気的に結合されており、相変化素子２０８ｂの他端は、トランジスタ２１０ｂのソースドレイン経路の一端に電気的に結合されている。トランジスタ２１０ｂのソースドレイン経路の他端は、コモンまたはグランド２０６に電気的に結合されている。トランジスタ２１０ｂのゲートは、ワード線２０４ｂに電気的に結合されている。
【００９６】
反転データインジケータ１１４ｃは、相変化素子２０８ｃおよびトランジスタ２１０ｃを含む。相変化素子２０８ｃの一端は、ビット線２２０ｂに電気的に結合されており、相変化素子２０８ｃの他端は、トランジスタ２１０ｃのソースドレイン経路の一端に電気的に結合されている。トランジスタ２１０ｃのソースドレイン経路の他端は、コモンまたはグランド２０６に電気的に結合されている。トランジスタ２１０ｃのゲートは、ワード線２０４ａに電気的に結合されている。
【００９７】
反転データインジケータ１１４ｄは、相変化素子２０８ｄおよびトランジスタ２１０ｄを含む。相変化素子２０８ｄの一端は、ビット線２２０ｂに電気的に結合されており、相変化素子２０８ｄの他端は、トランジスタ２１０ｄのソースドレイン経路の一端に電気的に結合されている。トランジスタ２１０ｄのソースドレイン経路の他端は、コモンまたはグランド２０６に電気的に結合されている。トランジスタ２１０ｄのゲートは、ワード線２０４ｂに電気的に結合されている。
【００９８】
他の一実施形態では、各相変化素子２０８は、コモンまたはグランド２０６に電気的に結合されており、各トランジスタ２１０は、ビット線２２０に電気的に結合されている。例えば、反転データインジケータ１１４ａのために、相変化素子２０８ａの一端は、コモンまたはグランド２０６に電気的に結合されている。相変化素子２０８ａの他端は、トランジスタ２１０ａのソースドレイン経路の一端に電気的に結合されている。トランジスタ２１０ａのソースドレイン経路の他端は、ビット線２２０ａに電気的に結合されている。
【００９９】
本一実施形態では、各反転データインジケータ１１４は、それぞれ、シングルデータビットを記憶するシングルビットメモリセルであり、該シングルデータビットは、該シングルデータビットを記憶したシングルビットセルに関連付けられたマルチビットメモリセル１１２内に記憶されたデータが反転されているか否かを示す。シングルビットメモリセル１１４ａは、シングルデータビットを相変化素子２０８ａ内に記憶し、この相変化素子２０８ａは、マルチビットメモリセル１１２ａの相変化素子２１２ａ内に記憶されたデータが反転されているか否かを示す。
【０１００】
シングルビットメモリセル１１４ｂは、シングルデータビットを相変化素子２０８ｂ内に記憶し、この相変化素子２０８ｂは、マルチビットメモリセル１１２ｂの相変化素子２１２ｂ内に記憶されたデータが反転されているか否かを示す。
【０１０１】
シングルビットメモリセル１１４ｃは、シングルデータビットを相変化素子２０８ｃ内に記憶し、この相変化素子２０８ｃは、マルチビットメモリセル１１２ｃの相変化素子２１２ｃ内に記憶されたデータが反転されているか否かを示す。
【０１０２】
シングルビットメモリセル１１４ｄは、シングルデータビットを相変化素子２０８ｄ内に記憶し、この相変化素子２０８ｄは、マルチビットメモリセル１１２ｄの相変化素子２１２ｄ内に記憶されたデータが反転されているか否かを示す。コントローラ１０２は、各マルチビットメモリセル１１２のそれぞれ内に記憶されるデータが、各メモリセル１１２内の利用可能な各抵抗状態のうちの低い方の半分に記憶されるように、該データを反転させるか否かを決定する。
【０１０３】
本発明の他の一実施形態では、各反転データインジケータ１１４は、マルチビットメモリセルであり、各反転データインジケータ１１４にそれぞれ関連付けられた１以上のマルチビットメモリセル１１２内のそれぞれに記憶されたデータが反転されているか否かを示す、２ビット以上のデータを記憶する。例えば、マルチビットメモリセル１１４ａは、２ビットを記憶することが可能である。第１のビットは、マルチビットメモリセル１１２ａ内に記憶されたデータが反転されているか否かを示すことが可能である。第２のビットは、マルチビットメモリセル１１２ｃ内に記憶されたデータが反転されているか否かを示すことが可能である。
【０１０４】
本実施形態では、反転データインジケータ１１４ｃおよびビット線２２０ｂを用いないため、上記反転データインジケータ１１４ｃおよびビット線２２０ｂを削除することが可能である。
【０１０５】
センス回路１１８は、各ビット線２２０ａ〜２２０ｂを介して、各反転データインジケータ１１４ａ〜１１４ｄの各状態をそれぞれ読み出す。センス回路１１８は、各ビット線２００ａ〜２００ｂを介して、各マルチビットメモリセル１１２ａ〜１１２ｄの各状態をそれぞれ読み出す。
【０１０６】
本一実施形態では、各反転データインジケータ１１４ａ〜１１４ｄのいずれか１つの反転データインジケータの抵抗値を読み出すために、センス回路１１８は、上記各メモリセル１１４ａ〜１１４ｄのいずれか１つのメモリセルを流れる電流を、各ビット線２２０ａ〜２２０ｂを介して、この選択されたメモリセル用のワード線２０４を用いて供給する。センス回路１１８は、その後、上記各メモリセル１１４ａ〜１１４ｄの上記いずれか１つのメモリセルの電圧を読み出して、抵抗状態を決定する。
【０１０７】
他の一実施形態では、センス回路１１８は、各メモリセル１１４ａ〜１１４ｄのいずれか１つのメモリセルの電圧を、各ビット線２２０ａ〜２２０ｂを介して、この選択されたメモリセル用のワード線２０４を用いて供給する。センス回路１１８は、その後、上記各メモリセル１１４ａ〜１１４ｄの上記いずれか１つのメモリセルを流れる電流を読み出して、抵抗状態を決定する。
【０１０８】
本一実施形態では、マルチビットメモリセル１１２ａ〜１１２ｄのいずれか１つのマルチビットメモリセルの抵抗値を読み出すために、上記選択されたメモリセル用のワード線２０４を用いて、センス回路１１８は、各マルチビットメモリセル１１２ａ〜１１２ｄのいずれか１つのメモリセルに流す電流を、各ビット線２００ａ〜２００ｂを介して供給する。センス回路１１８は、その後、各マルチビットメモリセル１１２ａ〜１１２ｄの上記いずれか１つのメモリセルの電圧を読み出して、上記メモリセルの抵抗状態を決定する。
【０１０９】
他の一実施形態では、センス回路１１８は、マルチビットメモリセル１１２ａ〜１１２ｄのいずれか１つのメモリセルの電圧を、各ビット線２００ａ〜２００ｂを介して、上記選択されたメモリセル用のワード線２０４を用いて供給する。センス回路１１８は、その後、各マルチビットメモリセル１１２ａ〜１１２ｄの上記いずれか１つのメモリセルを流れる電流を読み出して、抵抗状態を決定する。
【０１１０】
対応するマルチビットメモリセル１１２ａ〜１１２ｄが読み出される度に、センス回路１１８が、反転データインジケータ１１４ａ〜１１４ｄの状態を読み出している。センス回路１１８は、各ビット線２２０ａ〜２２０ｂに結合されているセンスアンプの各参照レベルを第１のレベルに設定して、各反転データインジケータ１１４ａ〜１１４ｄの状態を検出する。センス回路１１８は、各ビット線２００ａ〜２００ｂに結合されているセンスアンプの各参照レベルを第２のレベルに設定して、各マルチビットメモリセル１１２ａ〜１１２ｄの状態を検出する。
【０１１１】
以下の実施形態では、各反転データインジケータ１１４ａ〜１１４ｄは、それぞれ、シングルビットメモリセルである。「０」に設定されているシングルビットメモリセル１１４ａの相変化素子２０８ａの状態に応答して、マルチビットメモリセル１１２ａの相変化素子２１２ａから読み出されたデータは、外部の回路に送信される前には、反転されない。「１」に設定されているシングルビットメモリセル１１４ａの相変化素子２０８ａの状態に応答して、マルチビットメモリセル１１２ａの相変化素子２１２ａから読み出されたデータは、外部の回路に送信される前に、反転される。
【０１１２】
「０」に設定されているシングルビットメモリセル１１４ｂの相変化素子２０８ｂの状態に応答して、マルチビットメモリセル１１２ｂの相変化素子２１２ｂから読み出されたデータは、外部の回路に送信される前には、反転されない。「１」に設定されているシングルビットメモリセル１１４ｂの相変化素子２０８ｂの状態に応答して、マルチビットメモリセル１１２ｂの相変化素子２１２ｂから読み出されたデータは、外部の回路に送信される前に、反転される。
【０１１３】
「０」に設定されているシングルビットメモリセル１１４ｃの相変化素子２０８ｃに応答して、マルチビットメモリセル１１２ｃの相変化素子２１２ｃの状態から読み出されたデータは、外部の回路に送信される前には、反転されない。「１」に設定されているシングルビットメモリセル１１４ｃの相変化素子２０８ｃの状態に応答して、マルチビットメモリセル１１２ｃの相変化素子２１２ｃから読み出されたデータは、外部の回路に送信される前に、反転される。
【０１１４】
「０」に設定されているシングルビットメモリセル１１４ｄの相変化素子２０８ｄの状態に応答して、マルチビットメモリセル１１２ｄの相変化素子２１２ｄから読み出されたデータは、外部の回路に送信される前には、反転されない。「１」に設定されているシングルビットメモリセル１１４ｄの相変化素子２０８ｄの状態に応答して、マルチビットメモリセル１１２ｄの相変化素子２１２ｄから読み出されたデータは、外部の回路に送信される前に、反転される。
【０１１５】
他の一実施形態では、１つのシングルビットメモリセル１１４ａ〜１１４ｄ内に記憶されている「１」は、上記１つのシングルビットセルに関連付けられている１つのマルチビットメモリセル１１２ａ〜１１２ｄ内に記憶されたデータが反転されていないことを表示し、１つのシングルビットメモリセル１１４ａ〜１１４ｄ内に記憶されている「０」は、それと関連付けられている１つのマルチビットメモリセル１１２ａ〜１１２ｄ内に記憶されたデータが反転されていることを表示している。
【０１１６】
以下の実施形態では、反転データインジケータ１１４ａ〜１１４ｄはマルチビットメモリセルであり、反転データインジケータ１１４ｃ〜１１４ｄおよびビット線２２０ｂは、排除されている。「００」に設定されているマルチビットメモリセル１１４ａの相変化素子２０８ａの状態に応答して、マルチビットメモリセル１１２ａの相変化素子２１２ａから読み出されたデータは反転されず、マルチビットメモリセル１１２ｃの相変化素子２１２ｃから読み出されたデータは、外部の回路に送信される前には反転されない。
【０１１７】
「０１」に設定されているマルチビットメモリセル１１４ａの相変化素子２０８ａの状態に応答して、マルチビットメモリセル１１２ａの相変化素子２１２ａから読み出されたデータは反転されず、マルチビットメモリセル１１２ｃの相変化素子２１２ｃから読み出されたデータは、外部の回路に送信される前に反転される。
【０１１８】
「１０」に設定されているマルチビットメモリセル１１４ａの相変化素子２０８ａの状態に応答して、マルチビットメモリセル１１２ａの相変化素子２１２ａから読み出されたデータは反転され、マルチビットメモリセル１１２ｃの相変化素子２１２ｃから読み出されたデータは、外部の回路に送信される前には反転されない。
【０１１９】
「１１」に設定されているマルチビットメモリセル１１４ａの相変化素子２０８ａの状態に応答して、マルチビットメモリセル１１２ａの相変化素子２１２ａから読み出されたデータは反転され、マルチビットメモリセル１１２ｃの相変化素子２１２ｃから読み出されたデータは、外部の回路に送信される前に反転される。
【０１２０】
マルチビットメモリセル１１４ｂは、マルチビットメモリセル１１４ａと同様に、ワード線２０４ｂに添ったマルチビットメモリセル１１２ｂおよび１１２ｄのために用いられる。
【０１２１】
他の一実施形態では、マルチビットメモリセル１１４内に記憶された「１１」は、上記マルチビットメモリセル１１４に関連付けられているマルチビットメモリセル１１２内に記憶されたデータが反転されていないことを示しており、マルチビットメモリセル１１４内に記憶された「００」は、それと関連付けられているマルチビットメモリセル１１２内に記憶されたデータが反転されていることを示している。
【０１２２】
反転データインジケータ１１４ａのセット動作中には、選択的に利用可能なセット電流またはセット電圧が、選択されたワード線２０４ａによりトランジスタ２１０ａを活性化して、ビット線２２０ａを介して相変化素子２０８ａに送信されることによって、該相変化素子をその結晶化温度よりも上の温度（しかし通常はその溶融温度よりも下の温度）に加熱する。この方法では、相変化素子２０８ａは、このセット動作中に、上記結晶状態、または、部分的に結晶状態であり部分的にアモルファス状態である状態を実現する。
【０１２３】
反転データインジケータ１１４ａのリセット動作中には、選択的に利用可能なリセット電流パルスまたはリセット電圧パルスが、ビット線２２０ａを介して相変化素子２０８ａに送信される。このリセット電流またはこのリセット電圧は、相変化素子２０８ａをその溶融温度よりも上の温度に急速に加熱する。この電流パルスまたはこの電圧パルスの供給が停止した後、相変化素子２０８ａは、急冷されて、上記アモルファス状態または部分的にアモルファス状態であり部分的に結晶状態である状態になる。
【０１２４】
各反転データインジケータ１１４ｂ〜１１４ｄと、メモリアレイ１１０ｂ内の他の各反転データインジケータ１１４とは、反転データインジケータ１１４ａと同様に、同様の電流パルスまたは電圧パルスを用いてセットおよびリセットされる。マルチビット相変化メモリセル１１２ａ〜１１２ｄについては、図２に関連して既に記載し説明したように、セットおよびリセットされる。
【０１２５】
図４は、本発明に係るさらに他の一実施形態を示すメモリアレイ１１０ｃの概略回路図である。本一実施形態では、メモリアレイ１１０は、メモリアレイ１１０ｃに類似している。メモリアレイ１１０ｃは、各シングルビット相変化メモリセル１１４ａ〜１１４ｄ、各マルチビット相変化メモリセル１１２ａ〜１１２ｄ、複数の各シングルビットメモリセルビット線（ＢＬｉ）２２０ａ〜２２０ｂ、複数の各マルチビットメモリセルビット線（ＢＬｓ）２００ａ〜２００ｂ、および、複数の各ワード線（ＷＬｓ）２０４ａ〜２０４ｂを含む。メモリアレイ１１０ｃは、図３に関連して上記して説明したメモリアレイ１１０ｂに対して、シングルビットメモリセル１１４およびマルチビットメモリセル１１２の各対毎が単一のトランジスタを共有している点を除いて、類似している。
【０１２６】
各シングルビット相変化メモリセル１１４のそれぞれは、相変化素子２０８および共有トランジスタ２３０を含む。各マルチビット相変化メモリセル１１２のそれぞれは、相変化素子２１２および共有トランジスタ２３０を含む。トランジスタ２３０は、図示した実施形態ではＦＥＴであるが、他の実施形態では、トランジスタ２３０は、バイポーラトランジスタまたは３次元トランジスタ構造のような他の好適なデバイスであり得る。さらに他の実施形態では、ダイオードのような構造体を、トランジスタ２３０の代わりに用いてもよい。
【０１２７】
シングルビット相変化メモリセル１１４ａは、相変化素子２０８ａおよびトランジスタ２３０ａを含む。マルチビット相変化メモリセル１１２ａは、相変化素子２１２ａおよび共有トランジスタ２３０ａを含む。相変化素子２０８ａの一端は、ビット線２２０ａに電気的に結合されており、相変化素子２０８ａの他端は、相変化素子２１２ａの一端とトランジスタ２３０ａのソースドレイン経路の一端とに電気的に結合されている。相変化素子２１２ａの他端は、ビット線２００ａに電気的に結合されている。トランジスタ２３０ａのソースドレイン経路の他端は、コモンまたはグランド２０６に電気的に結合されている。トランジスタ２３０ａのゲートは、ワード線２０４ａに電気的に結合されている。
【０１２８】
シングルビット相変化メモリセル１１４ｂは、相変化素子２０８ｂおよび共有トランジスタ２３０ｂを含む。マルチビット相変化メモリセル１１２ｂは、相変化素子２１２ｂおよび共有トランジスタ２３０ｂを含む。相変化素子２０８ｂの一端は、ビット線２２０ａに電気的に結合されており、相変化素子２０８ｂの他端は、相変化素子２１２ｂの一端とトランジスタ２３０ｂのソースドレイン経路の一端とに電気的に結合されている。相変化素子２１２ｂの他端は、ビット線２００ａに電気的に結合されている。トランジスタ２３０ｂのソースドレイン経路の他端は、コモンまたはグランド２０６に電気的に結合されている。トランジスタ２３０ｂのゲートは、ワード線２０４ｂに電気的に結合されている。
【０１２９】
シングルビット相変化メモリセル１１４ｃは、相変化素子２０８ｃおよび共有トランジスタ２３０ｃを含む。マルチビット相変化メモリセル１１２ｃは、相変化素子２１２ｃおよび共有トランジスタ２３０ｃを含む。相変化素子２０８ｃの一端は、ビット線２２０ｂに電気的に結合されており、相変化素子２０８ｃの他端は、相変化素子２１２ｃの一端とトランジスタ２３０ｃのソースドレイン経路の一端とに電気的に結合されている。相変化素子２１２ｃの他端は、ビット線２００ｂに電気的に結合されている。トランジスタ２３０ｃのソースドレイン経路の他端は、コモンまたはグランド２０６に電気的に結合されている。トランジスタ２３０ｃのゲートは、ワード線２０４ａに電気的に結合されている。
【０１３０】
シングルビット相変化メモリセル１１４ｄは、相変化素子２０８ｄおよび共有トランジスタ２３０ｄを含む。マルチビット相変化メモリセル１１２ｄは、相変化素子２１２ｄおよび共有トランジスタ２３０ｄを含む。相変化素子２０８ｄの一端は、ビット線２２０ｂに電気的に結合されており、相変化素子２０８ｄの他端は、相変化素子２１２ｄの一端とトランジスタ２３０ｄのソースドレイン経路の一端とに電気的に結合されている。相変化素子２１２ｄの他端は、ビット線２００ｂに電気的に結合されている。トランジスタ２３０ｄのソースドレイン経路の他端は、コモンまたはグランド２０６に電気的に結合されている。トランジスタ２３０ｄのゲートは、ワード線２０４ｂに電気的に結合されている。
【０１３１】
センス回路１１８は、各ビット線２２０ａ〜２２０ｂを介して、各シングルビットメモリセル１１４ａ〜１１４ｄの各状態をそれぞれ読み出す。センス回路１１８は、各ビット線２００ａ〜２００ｂを介して、各マルチビットメモリセル１１２ａ〜１１２ｄの各状態をそれぞれ読み出す。
【０１３２】
本一実施形態では、シングルビットメモリセル１１４ａ〜１１４ｄのいずれか１つのメモリセル、および、上記メモリセルに関連付けられているマルチビットメモリセル１１２ａ〜１１２ｄのいずれか１つのマルチビットメモリセルの抵抗値を読み出すために、センス回路１１８は、上記選択されたメモリセルの対のためのワード線２０４により、各シングルビットメモリセル１１４ａ〜１１４ｄの選択された１つのメモリセルを流れる電流を、各ビット線２２０ａ〜２２０ｂを介し、および、各マルチビットメモリセル１１２ａ〜１１２ｄの選択された１つのメモリセルを流れる電流を、ビット線２００ａ〜２００ｂを介して供給する。
【０１３３】
センス回路１１８は、その後、各シングルビットメモリセル１１４ａ〜１１４ｄの上記選択された１つのメモリセルの電圧、および、各マルチビットメモリセル１１２ａ〜１１２ｄの上記選択された１つのメモリセルの電圧を読み出して、各メモリセルのそれぞれの各抵抗状態を決定する。
【０１３４】
他の一実施形態では、センス回路１１８は、上記選択されたメモリセルの対のためのワード線２０４により、各シングルビットメモリセル１１４ａ〜１１４ｄのいずれか１つのメモリセルの電圧を、各ビット線２２０ａ〜２２０ｂを介して、および、該シングルビットメモリセルに関連付けられている各マルチビットメモリセル１１２ａ〜１１２ｄの電圧を、ビット線２００ａ〜２００ｂを介して供給する。
【０１３５】
センス回路１１８は、その後、各シングルビットメモリセル１１４ａ〜１１４ｂの上記いずれか１つのメモリセルを流れる電流、および、各マルチビットメモリセル１１２ａ〜１１２ｄの上記いずれか１つのメモリセルを流れる電流を読み出して、各メモリセルのそれぞれの各抵抗状態を決定する。
【０１３６】
センス回路１１８は、各シングルビットメモリセル１１４ａ〜１１４ｄに関連付けられている各マルチビットメモリセル１１２ａ〜１１２ｄの一つが読み出される毎に、上記各シングルビットメモリセル１１４ａ〜１１４ｄにおける上記関連付けられた一つのシングルビットメモリセルの状態を読み出す。
【０１３７】
センス回路１１８は、各ビット線２２０ａ〜２２０ｂに結合されている各センスアンプの各参照レベルを、第１のレベルに設定して、各シングルビットメモリセル１１４ａ〜１１４ｄの状態を検出する。センス回路１１８は、各ビット線２００ａ〜２００ｂに結合されている各センスアンプの各参照レベルを、第２のレベルに設定して、各マルチビットメモリセル１１２ａ〜１１２ｄの状態を検出する。
【０１３８】
各シングルビットメモリセル１１４ａ〜１１４ｄは、それらにそれぞれ関連付けられている各マルチビットメモリセル１１２ａ〜１１２ｄ内に記憶されたデータが反転されているか否かを示すシングルデータビットを記憶する。各シングルビットメモリセル１１４ａ〜１１４ｄ、および、各マルチビットメモリセル１１２ａ〜１１２ｄは、図３に関連して上記して説明したように（ただし、各トランジスタ２１０、２１４の代わりに、共有トランジスタ２３０が用いられる点を除いて）、セット、および、リセットされる。
【０１３９】
図５は、メモリアレイ１１０ｂまたはメモリアレイ１１０ｃにおける、マルチビットメモリセル１１２当りの３データビットを記憶するメモリセル値の一実施形態を示す表３００である。表３００は、３データビットを記憶するために利用可能な当初の各抵抗状態、可能な３データビットの全てのための当初データ、適用可能な反転データ（Ｘは反転されていないデータを示す）、新規な各抵抗状態（反転されたデータのために変化させた）、および、シングルビットメモリセル１１４に関連付けられたマルチビットメモリセル１１２内に記憶されたデータが反転されているか否かを示す、上記シングルビットメモリセル１１４内に記憶されたビット、のリストである。
【０１４０】
表３００に示すように、上記データビットを反転させて、シングルビットメモリセル１１４のデータを「１」に設定することによって、利用可能な、当初の各抵抗状態５〜８は、それぞれ、各抵抗状態４〜１に置き換えられる。この方法では、上記利用可能な各抵抗状態のうちの、抵抗値の高い方の半分は用いられない。上記利用可能な各抵抗状態のうちの高い方の半分が用いられていないことによって、マルチビットメモリセル１１２内に記憶されたデータは、より高速にアクセスされ得る。
【０１４１】
他の実施形態では、抵抗状態５〜８に割り当てられた当初のデータが、反転されたとき、各抵抗状態１〜４に記憶されたデータのそれぞれに対応する限り、上記当初のデータに対しそれぞれ割り当てられた各抵抗状態は、図５に示したデータの各抵抗状態とは異なっている。
【０１４２】
図６は、メモリアレイ１１０ｂまたはメモリアレイ１１０ｃにおける、マルチビットメモリセル１１２当りに４データビットを記憶するメモリセル値の一実施形態を示す表３５０である。表３５０は、４データビットを記憶するために、反転無しにて利用可能な当初の各抵抗状態、可能な４データビット値の全てのための当初のデータ、適応可能である反転データ（Ｘは反転されていないデータを示す）、新規な各抵抗状態（反転されたデータのために変化させた）、および、シングルビットメモリセル１１４に関連付けられたマルチビットメモリセル１１２内に記憶されたデータが反転されているか否かを示す、上記シングルビットメモリセル１１４内に記憶されたビット、のリストである。
【０１４３】
表３５０に示すように、利用可能な当初の各抵抗状態９〜１６の各データビットを反転させてマルチビットメモリセル１１２内に記憶し、それらに関連付けられているシングルビットメモリセル１１４のデータを「１」に設定することによって、上記各抵抗状態９〜１６は、それぞれ、各抵抗状態８〜１に置き換えられる。この方法においては、上記利用可能な各抵抗状態のうちの高い抵抗値の方の半分は、用いられない。上記利用可能な各抵抗状態のうちの高い方の半分が用いられていないことにより、マルチビットメモリセル１１２内に記憶されたデータは、より高速にアクセスされ得る。
【０１４４】
他の実施形態では、各抵抗状態９〜１６に割り当てられた当初のデータが、反転された場合の各抵抗状態１〜８にて記憶されたデータのそれぞれに対応する限り、当初のデータに対しそれぞれ割り当てられた各抵抗状態は、図６に示したデータの各抵抗状態と異なっている。
【０１４５】
図７は、本発明の一実施形態に係るメモリセルにおける数種の各抵抗値４１４において、計測精度４０２の各変化に対するアクセス時間４０４の各変化をそれぞれ示すグラフ４００である。グラフ４００に示すように、相変化素子の最大抵抗状態が高いほど、上記アクセス時間は長くなっている。例えば、４１０に示す１ＭΩまでの抵抗状態にとって、４１２に示す精度５％に達するためのアクセス時間は、約３００ｎｓである。４０６に示す１２８ｋΩまでの抵抗状態にとって、４０８に示す精度５％に達するためのアクセス時間は、約１００ｎｓである。
【０１４６】
したがって、マルチビットメモリセルの利用可能な各抵抗状態のうちの低い抵抗値の方の半分と、反転データインジケータに関連付けられているマルチビットセルまたは各マルチビットセルに記憶されたデータが反転されているか否かを示す上記反転データインジケータとを組み合わせて用いることによって、該マルチビットメモリセルのためのアクセス時間は短縮される。
【０１４７】
本明細書に記載した特定の各実施形態は、実質的に、相変化メモリ素子を用いることに焦点を置いているが、本発明は、マルチビット機能を含む任意の好適な種類の抵抗メモリ素子に、適応可能であり得る。
【０１４８】
本明細書に特定の各実施形態を記載および説明してきたが、様々な代替の実施形態および／または同等の実施形態を、本発明の範囲から逸脱することなく、図示して説明したこの特定の実施形態の代わりに用いてもよいことは、当業者に明らかであろう。本願は、本明細書に記載した上記特定の実施形態における任意の適合または変更をカバーすることを意図するものである。したがって、本発明は、特許請求の範囲とそれに同等のものによってのみ限定されることを意図している。
【図面の簡単な説明】
【０１４９】
【図１】本発明に係るメモリデバイスの一実施形態を示すブロック図である。
【図２】本発明に係るメモリアレイの一実施形態を示す概略回路図である。
【図３】本発明に係るメモリアレイの他の一実施形態を示す概略回路図である。
【図４】本発明に係るメモリアレイのさらに他の一実施形態を示す概略回路図である。
【図５】本発明に係る１メモリセル当り３データビットを記憶するメモリセル値の一実施形態を示す表である。
【図６】本発明に係る１メモリセル当り４データビットを記憶するメモリセル値の一実施形態を示す表である。
【図７】本発明に係る、種々な各抵抗値を示すメモリセルにおける、計測精度に対するアクセス時間を示す一実施形態を示すグラフである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【外国語明細書】
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