(57)【要約】【課題】複数の能動素子が積層されて両面に電極が形成され、能動素子間の相互干渉が抑制された半導体装置を提供する。【解決手段】能動素子２が形成された基体１の第１の面１Ａに溝５を形成し、溝５に導電層９を形成して電極１３に接続する。基体１を第１の面１Ａとは反対側の裏面側から溝５の底部５ｂまで薄化し、第１の面１Ａから反対側の第２の面１Ｂに貫通する配線部４０を形成する。基体１を反転させて、第２の面１Ｂ上に、能動素子２２が形成され且つ薄化及び個片化された他の基体２１を搭載し、第１及び第２の面１Ａ及び１Ｂに貫通する配線部４０上に電極１３、３６を形成する。【選択図】図７
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【特許請求の範囲】
【請求項１】
能動素子を有する基体の第１の面に溝を形成した後、前記溝に絶縁層及び導電層を形成して前記能動素子の電極に接続し、
前記基体を、前記第１の面とは反対側の裏面側から前記溝の底部まで薄化して、前記基体の前記第１の面からこれとは反対側の第２の面に貫通し、前記導電層が埋め込まれた配線部を形成し、
前記基体を反転させて、前記第２の面上に、他の能動素子が形成されて薄化及び個片化された基体を搭載し、前記配線部上に再配線を行って、前記第１及び第２の面に貫通する配線部上にそれぞれ電極を形成する
ことを特徴とする半導体装置の製造方法。
【請求項２】
前記基体の前記第２の面上に他の能動素子が形成された基体を搭載するにあたり、前記第２の面側の前記配線部の表面を用いて位置合わせを行うことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記基体の第１の面の前記能動素子の電極上に、導電層より成るポスト構造を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
能動素子が形成されて薄化及び個片化された２つの基体が、前記能動素子の回路面を異なる面に向けて積層され、
前記積層された基体の外縁部に、表面側から裏面側に導通する配線部が配置されて、両面に電極が形成されて成る
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の半導体チップ等の能動素子が埋め込まれ、表面側と裏面側の両面に電極が形成された半導体装置とその製造方法に関する。
【背景技術】
【０００２】
半導体集積回路チップの高集積化に伴いその小型化も要求されている。その１つの手法として、複数の半導体チップ等の能動素子を埋め込み、その上下すなわち表面側と裏面側との両面に電極を形成する半導体装置が提案されている。
従来このような複数の能動素子を埋め込む構造としては、基体の上面と下面を別々に形成し、基板全体を貼り合わせる必要があった。このため貼り合わせの精度により配線、貫通口いわゆるビア（ＶＩＡ）やランドの面積を大きくとる必要がある。したがってこの場合、能動素子のサイズに小型化するいわゆるチップサイズパッケージ（ＣＳＰ）を実現することはできなかった。
【０００３】
これに対し、２つの半導体チップをその回路面を同一方向に向けて基板上に積層してモールド樹脂で覆う構成が提案されている（例えば特許文献１参照。）この構成では、下層の半導体チップはフリップチップ又はワイヤボンド取り出し、上層の半導体チップはワイヤボンド取り出しによって基板の電極部に接続され、基板の電極部にはスタッドバンプを接続し、その頭頂部を上側（表側）電極に接続することによって、上下に外部電極を形成する構造である。
【特許文献１】特開２００７−２７５２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら上記特許文献１に記載の構成では、ワイヤーからの接続パッドを半導体チップ周辺に設置する必要があり、パッケージ面積が大きくなってしまう。またワイヤーのインダクタンスで能動素子の特性が劣化する弊害が生じる。
【０００５】
また、能動素子を積層する場合、その回路面間の距離が十分でないと帰還容量が大きくなり、高周波特性が劣化する問題がある。デジタル能動素子とアナログ能動素子とを混載する構成では、デジタル能動素子からのノイズがアナログ能動素子に干渉する弊害が生じる。したがって、半導体チップ等の回路面がそれぞれ表面側と裏面側とに配置される構成が望ましい。
【０００６】
回路面を表面側と裏面側とに配置して積層する場合、従来は、別体の基板上にそれぞれ半導体チップを形成し、パッケージ化した状態で、チップ回路面を外側にいわば背中合わせにして貼り合わせる構成しか実現していない。小型化のためにはこのようにパッケージをそれぞれ作製して貼り合わせることなく、シリコン基板等のウエーハの状態で、両面に回路及び電極が形成された半導体装置を作製することが望ましい。しかしながらこの場合は、シリコン基板を貫通する工程が必要となり、貫通口いわゆるＶＩＡの配線工程で側面処理等の煩雑な作業を要する。また基板貫通工程のために特殊なレイアウトをもって能動素子を配置する必要があるので、チップサイズの半導体装置を実現することが難しい。
【０００７】
以上の問題に鑑みて、本発明は、複数の能動素子がその回路面を反対に積層され、ワイヤーを用いることなく両面に電極が形成され、能動素子間の相互干渉が抑制された半導体装置とその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明による半導体装置の製造方法は、能動素子を有する基体の第１の面に溝を形成した後、この溝に絶縁層及び導電層を形成して能動素子の電極に接続する。そして基体を、第１の面とは反対側の裏面側から溝の底部まで薄化して、基体の第１の面からこれとは反対側の第２の面に貫通し、導電層が埋め込まれた配線部を形成する。基体を反転させて、第２の面上に、他の能動素子が形成され且つ薄化及び個片化された他の基体を搭載し、配線部上に再配線を行うことにより、第１及び第２の面に貫通する配線部上にそれぞれ電極を形成する。
【０００９】
また、本発明による半導体装置は、能動素子が形成されて薄化及び個片化された２つの基体が、各能動素子の回路面を異なる面に向けて接合される。そして、接合して積層された基体の外縁部に、表面側から裏面側に導通する配線部を設け、両面に電極を形成して構成する。
【００１０】
上述したように本発明の半導体装置の製造方法によれば、基体の能動素子が形成された第１の面に溝を形成し、この溝に絶縁層及び導電層を形成して能動素子の電極を接続し、基体を溝の底部まで薄化してすなわち溝内の導電層を露出させ、第１の面から第２の面に貫通する配線部を形成する。そして基体を反転させて、裏面側である第２の面に他の能動素子を搭載し、配線部上に再配線を行うことによって、複数の能動素子がその回路形成面をそれぞれ第１及び第２の面に向けてすなわち逆向きに積層され、その両面に電極が形成された本発明構成の半導体装置を容易に製造することができる。
【発明の効果】
【００１１】
本発明の半導体装置の製造方法によれば、複数の能動素子がその回路面を反対に積層され、ワイヤーを用いることなく両面に電極が形成され、能動素子間の相互干渉が抑制された半導体装置を製造することができる。
本発明の半導体装置によれば、能動素子間の相互干渉が抑制され、両面に電極が形成された小型の半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下本発明を実施するための最良の形態の例を説明するが、本発明は以下の例に限定されるものではない。
図１〜図５の製造工程図を参照して、本発明の一実施の形態に係る半導体装置の製造方法について説明する。以下の工程図においてはその構成の理解を容易にするために、導電層及び電極のみに斜線を付して示す。
先ず、図１Ａに示すように、例えば能動素子ウエーハ型の基体１の第１の面１Ａ上に能動素子２が配置される。その他シリコンウエーハ基体上に能動素子が搭載された構成としてもよく、また基体１はシリコン等の半導体基板に限定されるものではない。図１においては能動素子２の電極３のみを示し、回路部や下地絶縁層等は図示を省略する。能動素子２の電極３と回路部（図示せず）は保護層４いわゆるパッシベーションで覆われる。能動素子２はチップサイズに応じて溝２Ｓいわゆるスクライブラインが形成され、溝２Ｓ内は保護膜４が除去される。
【００１３】
この溝２Ｓの幅いわゆるスクライブ幅は、能動素子２を形成する際のプロセスルールで規定されており、パッケージに内蔵するため薄化個片化を行うためのブレード幅で決定される。一般的には５０μｍ以上のダイシング幅が選択される。これは、ブレードダイシングによるチッピングいわゆる割れ、欠けが回路面に到達しないような幅で設計されるためである。つまりスクライブラインはダイシングのためのもので能動素子２の機能とは無関係である。この部分を上下の接続用に応用した構造が本発明の半導体装置となる。
【００１４】
次に、図１Ｂに示すように、溝２Ｓをダイシングブレード等により掘り下げていわばハーフカットを行い、溝５を形成する。この溝５の底部５ｂまでの深さｄとしては、最終的に得る１層目の能動素子の厚さをｔとすると、ｔ＋１０μｍ程度の深さとする。
溝２Ｓすなわちスクライブラインの幅が２００μｍ程度の場合は、ダイシングストリート部に１５０μｍ幅のブレードで、高さ６０±５μｍ（最終厚さが５０μｍの場合）として、ダイシングを行なう。コンタミ等に注意が必要な半導体装置ではベベルカットいわゆる縁取りを行ってカットしてもよい。このとき溝加工の条件としては、例えば以下の条件とすることができる。
スピンドル回転数：約３０，０００ｒｐｍ
送り速度：５ｍｍ／ｓ以下
【００１５】
この溝加工を行なった能動素子ウエーハ等より成る基体１上に、図１Ｃに示すように、感光性ポリイミド等の絶縁層６をスピンコート等により塗布形成する。
【００１６】
この絶縁層６の厚さが５０μｍの場合は、粘度を６Ｐａ・ｓ、厚さ１００μｍの場合は、粘度を１０Ｐａ・ｓ程度とし得る。コーティング条件は、厚さ５０μｍの場合は例えば、
回転数及び時間：８００ｒｐｍ・３０ｓ＋１１００ｒｐｍ・３０ｓ
プリベーク：９０℃・２４０ｓ＋１１０℃・２４０ｓ
キュア：２００℃・０.５ｈ＋３２０℃・１ｈ
とすることができる。
【００１７】
また、絶縁層６の厚さが１００μｍの場合は、例えば
回転数：８００ｒｐｍ・３０ｓ＋１５００ｒｐｍ・３０ｓ
プリベーク：９０℃・３００ｓ＋１１０℃・３００ｓ
キュア：２００℃・０.５ｈ＋３２０℃・１ｈ
とすることができる。絶縁層６の材料としては、エポキシ系、シリコン系、ポリオレフィン系等の樹脂を用いてもよい。
なお、絶縁層６の材料としてはこのような硬化性樹脂等のワニスではなく、真空ラミネートによる感光性フィルムを用いてもよい。
【００１８】
次に、能動素子２の電極３上と、溝５に形成するＶＩＡ部の絶縁層６を除去するため、図１Ｄに示すように、露光現像により絶縁層６に開口６ａ、６ｂを形成し、いわゆるＶＩＡ窓明けを行う。なお溝５内においては、溝５内中央部の絶縁層６を残して底部５ｂまで露出する開口６ｂとする。また溝５の能動素子２側の側面上及びこれとは反対側の側面上には基体１との絶縁を確保するため薄い絶縁層６を残す。中央部に絶縁層を残す理由は、溝内が全て導電層すなわちメタルであると、後の個片化の工程において、通常のスクライブ方法ではメタル剥離等を生じ、良好にダイシングを行えないためである。すなわち中央部に絶縁層を残すパターンとすることによって、剥離等を生じることなく通常のスクライブ方法での個片化が容易となる。
【００１９】
その後、配線とＶＩＡ電極をＣｕ等のめっきで形成するための電解めっき用のシードとして、また能動素子電極のＵＢＭ（Under Bump Metal）として、ＴｉＣｕ等よりなる下地層７を図２Ａに示すようにスパッタ等により成膜する。この下地層７の膜厚は、ＴｉＣｕを用いる場合は例えばＴｉを１６０ｎｍ、Ｃｕを６００ｎｍとする。
次に、配線部のみに選択的にＣｕ等のめっきを行うためのレジストパターンを形成する。レジストを全面的に塗布し、図２Ｂに示すように、露光、現像により開口６ａ、６ｂ上を露出するパターンのレジスト８を形成する。
そして、図２Ｃに示すように、Ｃｕ等の電解めっきを行い、厚さ例えば７μｍの導電層９を形成して、いわゆるＶＩＡフィルを行う。
【００２０】
その後図２Ｄに示すようにレジスト８を剥離し、更に、図３Ａに示すように、外部電極用のＣｕ等より成るポストを形成するため、レジスト１０のパターニングを行う。
Ｃｕ等の電解めっきを行って図３Ｂに示すように導電層１１を形成し、導電層９及び１１によるポスト構造４０を形成する。このように、第１の面１Ａ側の配線層としてポスト構造を形成することによって、基体１を研磨して薄化した後も強度を良好に保持し、強固な基板として使用することができる。
【００２１】
次に、図３Ｃに示すように、レジスト１０を剥離すると共に、能動素子２上等の不要な下地層７を例えばＣｕ、Ｔｉの順番にエッチングにより除去を行う。
その後、図３Ｄに示すように、印刷法等により液状エポキシ樹脂、ポリイミド樹脂、ポリアミド樹脂等よりなる封止層１２を成膜し、Ｃｕ等の導電層９、１１より成るポスト構造４０を埋め込む。封止層１２の材料として液状エポキシ樹脂を用いる場合は、
スキージ速度：２０ｍｍ／ｓ
印刷圧：０．２５ＭＰａ
として良好に封止層１２を形成できる。
【００２２】
封止層１２の樹脂を硬化した後、図４Ａに示すように、研磨等によりＣｕ等のポスト構造４０を露出させる。
次に、基体１の第１の面１Ａとは反対側の裏面側から薄化を行う。研磨に用いる砥石としては、例えば粒径＃６００とし、スピンドル回転数は例えば３０００ｒｐｍとする。基体１の厚さ５０μｍまで薄化した後、ポスト構造４０上に、図示しないがバックグラインダー用保護テープをラミネートし、例えば＃６００、＃２０００の粒径の砥石で裏面研削を行う。これにより、ポスト構造４０の露出部を破損することなく基体１の裏面を研削でき、基体１の第２の面１Ｂにスクライブラインの溝５に形成した導電層９の表面９Ｓを露出させ、いわゆるＶＩＡを形成する。
【００２３】
そして、図４Ｃに示すように、露出させたポスト構造４０を下側にして、基体１の第２の面１Ｂ上に、薄化個片化した別体の能動素子２２をフェイスアップで搭載する。能動素子２２は電極２３及び保護層２４のみを示し、回路部や下地絶縁層等は図示を省略する。搭載方法としては例えばダイアタッチフィルムを用いることができ、能動素子２２の基体２１の裏面にダイアタッチフィルム２５をラミネートして、下記の条件で搭載する。搭載条件は例えば、
温度：２３０℃
荷重：２．５Ｎ
押し込み量：０．３ｍｍ
とする。
【００２４】
なお、この能動素子２２の位置合わせは、溝５上に形成した配線部となるＣｕ等の導電層９、すなわちＶＩＡのパターンを使用することができ、これにより位置合わせ精度を±２．５μｍとすることができる。
【００２５】
その後、感光性絶縁樹脂等より成る絶縁層３１を図４Ｄに示すように、スピンコートまたは印刷法等によって全面的に塗布等により成膜する。
図５Ａに示すように、露光現像により、搭載した能動素子２２の電極２３上と、基体１の第２の面１Ｂ側の導電層９の表面９Ｓを露出するように絶縁層３１のパターニングを行う。
【００２６】
次に、図５Ｂに示すように、Ｃｕ等のめっき配線形成のためのシード層として下地層３２をスパッタ法等により成膜する。下地層３２の材料は、例えばＴｉ及びＣｕをこの順に成膜し、Ｔｉの厚さを１６０ｎｍ、Ｃｕの厚さを６００ｎｍとする。
この上に、図５Ｃに示すように、配線形成のためのレジスト３３をパターニングして形成し、図５Ｄに示すように、電気めっきによりＣｕ等の導電層３４を形成する。
【００２７】
そして図６Ａに示すように、レジスト３３を剥離し、下地層３２を例えばＣｕ、Ｔｉの順番でエッチングして除去する。
更に、外部電極用のバンプを形成するため、絶縁層３５を塗布し露光現像により絶縁層３５のパターニングを行い、電極を形成する部分の導電層３４を、図６Ｂに示すように露出させる。
その後、図６Ｃに示すように、下ウエーハである基体１側のポスト構造４０上に、バンプ等の外部の電極１３を、印刷またはめっき、ボール搭載等により形成する。
【００２８】
次に、図７に示すように、上ウエーハである能動素子２２側の電極露出部に、はんだ印刷、ボール搭載、めっき法等によって同様にバンプ等の外部の電極３６を形成する。そして、溝５内において例えば一点鎖線Ｃ１及びＣ２で示すように分離し、個片化することによって、本発明構成の半導体装置１００が形成される。
この半導体装置１００は、能動素子２及び２２が回路面を異なる面に向けて積層され、積層された基体１及び２１の外縁部に、表面１００Ａ側から裏面１００Ｂ側に導通する配線部４１が配置されて、両面に電極３６及び１３が形成される。
【００２９】
以上説明した本発明の半導体装置の製造方法によれば、シリコン貫通プロセス、貫通用の特殊な能動素子レイアウトを使用することなく、能動素子を積層し、その外側に外部電極が形成された構成の半導体装置を、能動素子のサイズ（外径）に対して＋０．１ｍｍの大きさ、いわゆるチップサイズで実現できる。
また本発明の半導体装置の製造方法においては、薄化個片化した能動素子同士の搭載工程を必要とせず、ウエーハ状態で貫通ＶＩＡを形成することができるものであり、シリコン基板貫通工程を用いることなく、低コストでチップサイズパッケージの能動素子積層型の半導体装置を提供することができる。
【００３０】
また、能動素子を搭載するにあたり、露出した裏面側、すなわち第２の面側の配線部の表面いわゆるＶＩＡを用いて位置合わせを行うことによって、精度良く位置合わせを行うことができ、上下の電極の位置のずれが生じることなく半導体装置を製造することができる。
更に、基体の第１の面の能動素子の電極上に、導電層より成るポスト構造を形成することによって、構造が補強され、強固な基板として使用することが可能となる。
【００３１】
そして、本発明構成の半導体装置では、能動素子の回路面を表と裏の逆向きに配置することから、フェイスアップで積み重ねる従来の積層タイプと比べ、能動素子間の相互干渉による特性変動が抑制され、特別なノイズ除去層を設ける必要もないので装置構成の簡易化を図ることができる。比較的簡単な構成で、デジタル能動素子とアナログ能動素子とを積層したチップサイズパッケージを提供することができる。
【００３２】
なお、本発明は上述の実施形態例において説明した構成に限定されるものではなく、各部の材料構成、またそれぞれの成膜方法、除去方法、パターニング方法等は、本発明構成を逸脱しない範囲において種々の変形、変更が可能である。また例えば、外部電極を微細化して２段以上に積み重ねる等の応用も可能である。
【図面の簡単な説明】
【００３３】
【図１】Ａ〜Ｄは本発明の一実施の形態に係る半導体装置の製造方法の製造工程図（その１）である。
【図２】Ａ〜Ｄは本発明の一実施の形態に係る半導体装置の製造方法の製造工程図（その２）である。
【図３】Ａ〜Ｄは本発明の一実施の形態に係る半導体装置の製造方法の製造工程図（その３）である。
【図４】Ａ〜Ｄは本発明の一実施の形態に係る半導体装置の製造方法の製造工程図（その４）である。
【図５】Ａ〜Ｄは本発明の一実施の形態に係る半導体装置の製造方法の製造工程図（その５）である。
【図６】Ａ〜Ｃは本発明の一実施の形態に係る半導体装置の製造方法の製造工程図（その５）である。
【図７】本発明の一実施の形態に係る半導体装置の概略断面構成図である。
【符号の説明】
【００３４】
１．基体、２．能動素子、３．電極、４．保護層、５．溝、６．絶縁層、６ａ，６ｂ．開口、７．下地層、８．レジスト、９．導電層、１０．レジスト、１１．導電層、１２．封止層、１３．電極、２１．基体、２２．能動素子、２３．電極、２４．保護層、２５．接着層、３１．絶縁層、３１ａ．開口、３２．下地層、３３．レジスト、３４．導電層、３５．絶縁層、３６．電極、１００．半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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