(57)【要約】【課題】周期信号と基準信号との間の位相差を一定の範囲内に抑えることができる。【解決手段】予め定められた基準信号と略同一周期の周期信号を出力する信号発生回路であって、出力すべき周期信号の少なくとも１周期分の波形データを、複数のアドレスに対応付けて予め格納する波形メモリと、波形メモリに対してアドレスを循環して指定して、指定したアドレスに対応付けられた波形データを繰り返し出力させるアドレスポインタと、波形メモリが出力する波形データに基づいて、周期信号を生成する信号生成部と、信号生成部が出力する周期信号と、基準信号との位相差が小さくなるように、アドレスポインタが指定するアドレスを増加または減少させる制御部とを備える信号発生回路が提供される。【選択図】図１
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【特許請求の範囲】
【請求項１】
予め定められた基準信号と略同一周期の周期信号を出力する信号発生回路であって、
出力すべき前記周期信号の少なくとも１周期分の波形データを、複数のアドレスに対応付けて予め格納する波形メモリと、
複数の前記アドレスを循環して指定して、指定した前記アドレスに対応付けられた前記波形データを繰り返し出力させるアドレスポインタと、
前記波形メモリが出力する前記波形データに基づいて、前記周期信号を生成する信号生成部と、
前記信号生成部が出力する前記周期信号と、前記基準信号との位相差が小さくなるように、前記アドレスポインタが指定するアドレスを増加または減少させる制御部と
を備える信号発生回路。
【請求項２】
前記波形メモリの前記アドレスを指定する周期を規定するサンプリングクロックを生成するサンプリングクロック生成部をさらに備え、
前記アドレスポインタは、
前記波形メモリの前記アドレスに対応するアドレスを循環して生成するとともに、生成した前記アドレスに基づいて、前記サンプリングクロックの周期で前記波形メモリの前記アドレスを指定する循環アドレス生成部と、
与えられる制御信号に応じて、前記循環アドレス生成部が生成する前記アドレスにオフセット値を加算するオフセット加算部と
を有し、
前記制御部は、
前記信号生成部が出力する前記周期信号と、前記基準信号との位相差を検出する位相比較部と、
前記位相比較部が検出した位相差に応じた前記制御信号を生成し、前記オフセット加算部に供給する制御信号生成部と
を有する
請求項１に記載の信号発生回路。
【請求項３】
前記制御部は、前記信号生成部が生成する前記周期信号と、前記基準信号との周期差を予め格納して、当該周期差に応じた前記制御信号を予め定められた期間毎に生成して、前記アドレスポインタに供給する
請求項１に記載の信号発生回路。
【請求項４】
前記制御信号生成部は、
前記位相比較部が出力する位相差を積分する積分器と、
前記積分器が出力する積分値と、予め設定される参照値とを比較して、前記積分値が前記参照値より大きくなった場合に、前記参照値に応じた前記制御信号を生成して前記オフセット加算部に供給する比較器と、
前記比較器が前記制御信号を前記オフセット加算部に供給した場合に、前記積分値から前記参照値に応じた値を減じる減算器と
を有する請求項２に記載の信号発生回路。
【請求項５】
前記信号発生回路は、前記信号生成部、前記波形メモリ、および前記アドレスポインタを複数備え、
前記位相比較部は、複数の前記信号生成部のいずれかが出力する周期信号と、前記基準信号との位相差を検出し、
前記制御部は、前記位相比較部が検出した位相差に基づいて生成した前記制御信号を、複数の前記アドレスポインタに並列に供給する
請求項２に記載の信号発生回路。
【請求項６】
それぞれの前記波形メモリは、同一の前記波形データを格納しており、同一のアドレスに対応付けられた前記波形データから出力を開始する
請求項５に記載の信号発生回路。
【請求項７】
被試験デバイスを試験する試験装置であって、
予め定められる基準信号に同期した試験信号を、与えられる周期信号に応じて生成する試験信号生成部と、
前記基準信号と略同一周期の前記周期信号を生成する信号発生回路と、
前記被試験デバイスが前記試験信号に応じて出力する被測定信号に基づいて、前記被試験デバイスの良否を判定する判定部と
を備え、
前記信号発生回路は、
出力すべき前記周期信号の、少なくとも１周期分の波形データを複数のアドレスに対応付けて予め格納する波形メモリと、
前記波形メモリのアドレスを循環して指定して、前記波形データを繰り返し出力させるアドレスポインタと、
前記波形メモリが出力する前記波形データに基づいて、前記周期信号を生成する信号生成部と、
前記信号生成部が出力する前記周期信号と、前記基準信号との位相差が小さくなるように、前記アドレスポインタが指定するアドレスを増加または減少させる制御部と
を有する試験装置。
【請求項８】
前記試験信号生成部は、
前記試験信号が有するべき論理パターンを、前記基準信号に同期して生成するパターン発生部と、
前記パターン発生部が生成した前記論理パターンを受け取り、前記論理パターンを有する前記試験信号を、前記周期信号に同期して生成する波形発生部と
を有する請求項７に記載の試験装置。
【請求項９】
前記基準信号を生成するタイミング発生回路を更に備える
請求項８に記載の試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号発生回路および当該信号発生回路を備えた試験装置に関する。特に本発明は、予め定められた基準信号と略同一周期の周期信号を出力する信号発生回路、および当該信号発生回路を備えて被試験デバイスを試験する試験装置に関する。
【背景技術】
【０００２】
従来、半導体回路等の被試験デバイスに対して試験信号を入力するとともに、当該被試験デバイスから出力する信号を測定することにより被試験デバイスを試験する試験装置が知られている（特許文献１参照）。上記特許文献１に開示された試験装置は、被試験デバイスが動作周波数の異なる複数ブロックを有する場合でも、これら複数ブロックを同時に動作させて試験を行うことができる。
【特許文献１】特開２００４−３６１３４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記試験装置を用いて被試験デバイスを試験する場合、試験信号が有するべき論理パターンを基準信号に同期して生成するとともに、当該論理パターンを有する試験信号を予め決められた周期を有する信号に同期して生成することが求められる。したがって、上記基準信号および周期を有する信号は、互いに同期していることが望ましい。しかしながら、種々の回路要素の特性等により、これらの信号の位相にずれが生じることが多く、また、これらの信号の位相を一致させることが難しかった。
【０００４】
そこで本発明は、上記の課題を解決することのできる信号発生回路および試験装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００５】
本発明の第１の形態によると、予め定められた基準信号と略同一周期の周期信号を出力する信号発生回路であって、出力すべき周期信号の少なくとも１周期分の波形データを、複数のアドレスに対応付けて予め格納する波形メモリと、波形メモリに対してアドレスを循環して指定して、指定したアドレスに対応付けられた波形データを繰り返し出力させるアドレスポインタと、波形メモリが出力する波形データに基づいて、周期信号を生成する信号生成部と、信号生成部が出力する周期信号と、基準信号との位相差が小さくなるように、アドレスポインタが指定するアドレスを増加または減少させる制御部とを備える信号発生回路が提供される。
【０００６】
また、本発明の第２の形態によると、被試験デバイスを試験する試験装置であって、予め定められる基準信号に同期した試験信号を、与えられる周期信号に応じて生成する試験信号生成部と、基準信号と略同一周期の周期信号を生成する信号発生回路と、被試験デバイスが試験信号に応じて出力する被測定信号に基づいて、被試験デバイスの良否を判定する判定部とを備え、信号発生回路は、出力すべき周期信号の、少なくとも１周期分の波形データを複数のアドレスに対応付けて予め格納する波形メモリと、波形メモリのアドレスを循環して指定して、波形データを繰り返し出力させるアドレスポインタと、波形メモリが出力する波形データに基づいて、周期信号を生成する信号生成部と、信号生成部が出力する周期信号と、基準信号との位相差が小さくなるように、アドレスポインタが指定するアドレスを増加または減少させる制御部とを有する試験装置が提供される。
【０００７】
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。
【発明を実施するための最良の形態】
【０００８】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【０００９】
図１は、本発明の実施形態に係る試験装置１０の構成を示す図である。試験装置１０は、被試験デバイス５００を試験する装置であって、基準信号の周期と略同一周期の周期信号を出力する信号発生回路１００と、予め定められた周期の基準信号を生成して出力するタイミング発生回路２００と、基準信号および周期信号を入力して当該基準信号に同期した試験信号を与えられる周期信号に応じて生成する試験信号生成部３００と、被試験デバイス５００が入力される試験信号に応じて出力する被測定信号に基づいて、被試験デバイス５００の良否を判定する判定部４００とを備える。
【００１０】
信号発生回路１００は、信号生成部１１０、波形メモリ１２０、アドレスポインタ１３０、サンプリングクロック生成部１３５、制御部１４０、およびローパスフィルタ１６０を有する。信号生成部１１０は、波形メモリ１２０が出力する波形データが入力されると当該波形データに基づいて周期信号を生成して出力する。波形メモリ１２０は、信号生成部１１０が出力すべき周期信号における少なくとも１周期分の波形データを複数のアドレスに対応付けて予め格納する。例えば波形メモリ１２０は、上記１周期分の波形データのうちの一の波形データをアドレス０に対応付けて格納するとともに、周期信号の１周期における上記一の波形データの次の波形データをアドレス1に対応付けて格納する。
【００１１】
アドレスポインタ１３０は、循環アドレス生成部１３２およびオフセット加算部１３４を有し、波形メモリ１２０が格納する周期信号の波形データに対応したアドレスを循環して指定する。サンプリングクロック生成部１３５は、アドレスポインタ１３０が波形メモリ１２０の上記アドレスを指定する周期を規定するサンプリングクロックを生成する。アドレスポインタ１３０において、循環アドレス生成部１３２は、波形メモリ１２０のアドレスに対応するアドレスを循環して生成するとともに、生成したアドレスに基づいて、サンプリングクロック生成部１３５が生成するサンプリングクロックの周期で波形メモリ１２０のアドレスを循環して指定する。オフセット加算部１３４は、制御信号が与えられた場合に当該制御信号に応じて循環アドレス生成部１３２が生成するアドレスにオフセット値を加算する。このオフセット値は、上記アドレスに加算されることにより当該アドレスを増加または減少させる値である。なお、循環アドレス生成部１３２が波形メモリ１２０のアドレスを指定する周期、すなわちサンプリングクロック生成部１３５が生成するサンプリングクロックの周期と、タイミング発生回路２００が出力する基準信号の周期とは外部同期が取られていることが好ましい。
【００１２】
波形メモリ１２０は、アドレスポインタ１３０によってアドレスが指定された場合に、当該アドレスに対応付けられた周期信号の波形データを信号生成部１１０に対して出力する。また、波形メモリ１２０は、次のアドレスが指定される度に、そのアドレスに対応付けられた周期信号の波形データを信号生成部１１０に対して出力する。このように、波形メモリ１２０は、アドレスポインタ１３０によって指定されたアドレスに応じた波形データを信号生成部１１０に対して繰り返し出力する。なお、波形メモリ１２０は、周期信号の波形データを整数周期分だけアドレスに対応付けて予め格納していてもよく、この場合、アドレスポインタ１３０は、波形メモリ１２０が格納する上記整数周期分の波形データに対応するアドレスを循環して指定することが好ましい。
【００１３】
制御部１４０は、位相比較部１４４および制御信号生成部１５０を有する。位相比較部１４４は、信号生成部１１０が出力する周期信号とタイミング発生回路２００が出力する基準信号との位相差を検出する。制御信号生成部１５０は、積分器１５２、比較器１５４、および減算器１５６を含み、位相比較部１４４が検出した位相差に応じた制御信号を生成してオフセット加算部１３４に供給する。
【００１４】
制御信号生成部１５０において、積分器１５２は、位相比較部１４４が出力する位相差を積分する。比較器１５４は、積分器１５２が出力する積分値と予め設定される参照値とを比較して、当該積分値が当該参照値より大きくなった場合に、その参照値に応じた制御信号を生成してオフセット加算部１３４に供給する。減算器１５６は、比較器１５４が上記制御信号をオフセット加算部１３４に供給した場合に、上記積分値から上記参照値に応じた値を減じる。
【００１５】
ローパスフィルタ１６０は、入力する信号における特定の周波数よりも高い周波数の成分を遮断するとともに、当該特定の周波数よりも低い周波数の成分を透過する。ローパスフィルタ１６０は、信号生成部１１０が出力する周期信号に含まれる高周波のノイズ成分を除去する。
【００１６】
試験信号生成部３００は、パターン発生部３１０および波形発生部３２０を有する。パターン発生部３１０は、被試験デバイス５００に入力する試験信号が有するべき論理パターンを、タイミング発生回路２００が出力する基準信号に同期して生成する。波形発生部３２０は、パターン発生部３１０が生成した論理パターンを受け取り、当該論理パターンを有する試験信号を、入力される周期信号に同期して生成するとともに、生成した試験信号を被試験デバイス５００に出力する。
【００１７】
判定部４００は、被試験デバイス５００が入力された試験信号に応じて出力する被測定信号が入力された場合に、当該被測定信号に基づいて被試験デバイス５００の良否を判定する。この判定部４００は、例えば、入力される被測定信号と予め定められた期待値とを比較してフェイルデータまたはパスデータを出力する論理比較器、および当該論理比較器の比較器の比較結果に基づいて被試験デバイス５００の良否判定を行う良否判定部を有する。
【００１８】
図２は、試験装置１０の信号発生回路１００による補正動作を示すフローチャートである。この補正動作は、信号発生回路１００の信号生成部１１０が出力する周期信号とタイミング発生回路２００が出力する基準信号との位相差を補正する動作である。以下において、信号発生回路１００による補正動作を順番に説明する。
【００１９】
信号発生回路１００による補正動作では、まず、アドレスポインタ１３０において、循環アドレス生成部１３２は、生成したアドレスに基づいて波形メモリ１２０のアドレスを循環して指定する（ステップＳ１００）。波形メモリ１２０は、循環アドレス生成部１３２により指定されたアドレスに対応付けられた波形データを信号生成部１１０に指定されたアドレス順に出力する。信号生成部１１０は、入力された波形データに基づいた周期信号を生成して出力する（ステップＳ１１０）。
【００２０】
制御部１４０において、位相比較部１４４は、信号生成部１１０が出力する周期信号およびタイミング発生回路２００が出力する基準信号が入力されると、当該周期信号と当該基準信号との位相差を例えば１周期毎に検出する（ステップＳ１２０）。制御信号生成部１５０において、積分器１５２は、位相比較部１４４が出力する上記周期信号と基準信号との１周期毎の位相差を順次積分してその積分値を算出するとともに、当該積分値を比較器１５４に出力する（ステップＳ１３０）。比較器１５４は、積分器１５２が出力する積分値と予め設定される参照値とを比較する（ステップＳ１４０）。ステップＳ１４０において、積分器１５２が出力する積分値が参照値より大きくなった場合、比較器１５４は、その参照値に応じた制御信号を生成してオフセット加算部１３４に供給する（ステップＳ１５０）。
【００２１】
オフセット加算部１３４は、比較器１５４から供給される制御信号に応じて循環アドレス生成部１３２が生成するアドレスにオフセット値を加算する（ステップＳ１６０）。循環アドレス生成部１３２が生成するアドレスに上記オフセット値が加算されることにより、当該アドレスが増加または減少される。ここで、オフセット値が加算されたアドレスに応じた波形データに基づいて信号生成部１１０が出力する周期信号とタイミング発生回路２００が出力する基準信号との位相差が、当該オフセット値が加算される前と比べて小さくなり、さらには互いの信号波形が略等しくなるように、オフセット値が設定される。減算器１５６は、比較器１５４が制御信号をオフセット加算部１３４に供給した旨の情報を比較器１５４から受けると、積分器１５２が積分した積分値から例えば参照値と同じ値を減じる（ステップＳ１７０）。
【００２２】
なお、ステップＳ１４０において、積分器１５２が出力する積分値が参照値より大きくない場合は、引き続き、位相比較部１４４において信号生成部１１０が出力する周期信号とタイミング発生回路２００が出力する基準信号との位相差を１周期毎に検出するとともに（ステップＳ１２０）、積分器１５２において位相比較部１４４が出力する上記位相差を順次積分してその積分値を算出して当該積分値を比較器１５４に出力し（ステップＳ１３０）、比較器１５４において積分器１５２が出力する積分値と予め設定される参照値とを比較する（ステップＳ１４０）。試験装置１０の信号発生回路１００は、以上に説明した補正動作を繰り返すことにより、信号生成部１１０が出力する周期信号とタイミング発生回路２００が出力する基準信号との間の位相差を一定の範囲内に抑えている。
【００２３】
図３は、位相比較部１４４に入力される基準信号および周期信号の信号波形の一例を示す。位相比較部１４４に入力される基準信号および周期信号のうち、基準信号が図３に示す信号波形６０１を有し、周期信号が図３に示す信号波形６０２を有する場合、これらの信号波形における１周期毎の位相差はΔθとなる。なお、本例では、周期信号の周期は、基準信号の周期よりも長い場合を示すが、周期信号の周期が基準信号の周期よりも短い場合も同様である。また、信号波形６１２は、信号発生回路１００による上記補正動作が行われない場合の周期信号の信号波形である。
【００２４】
基準信号と周期信号との位相差の上記積分値が上記参照値（θSUMと示す）より大きくなった場合、信号発生回路１００は上記補正動作を行う。この結果、周期信号の信号波形６０２は、基準信号の信号波形６０１との位相差がθSUMとなった部分より後において位相の遅れが補正されることにより、基準信号と周期信号の位相差が低減される。また、周期信号は、上記補正動作により補正された後、基準信号との位相差がθSUMとなる度に当該補正動作によりその位相差が同様に補正される。
【００２５】
このように、試験装置１０の信号発生回路１００は、上記補正動作を繰り返し行うことにより、信号生成部１１０が出力する周期信号とタイミング発生回路２００が出力する基準信号との間の位相差を一定の範囲内に抑えることができる。したがって、波形発生部３２０が試験信号を生成するときにパターン発生部３１０から受け取る論理パターンと、当該波形発生部３２０に入力される周期信号とを同期させることができる。
【００２６】
なお、信号発生回路１００は、信号生成部１１０、波形メモリ１２０、およびアドレスポインタ１３０を複数備えてもよい。この場合、複数の波形メモリ１２０は、それぞれ同じ波形データを格納しており、当該波形データのうちの同一のアドレスに対応付けられた波形データから出力を開始する。また、位相比較部１４４は、複数の信号生成部１１０のいずれかが出力する周期信号と基準信号との位相差を検出し、制御部１４０の制御信号生成部１５０は、位相比較部１４４が検出した位相差に基づいて生成した制御信号を、複数のアドレスポインタ１３０に並列に供給する。
【００２７】
図４は、本発明の他の実施形態に係る試験装置１１の構成を示す図である。なお、図４において、試験装置１０と同様の構成については同じ参照番号を付して説明を省略する。試験装置１１は、信号発生回路１０１と、試験信号生成部３０１と、判定部４００とを備える。
【００２８】
信号発生回路１０１は、信号生成部１１０、波形メモリ１２０、アドレスポインタ１３０、および制御部１４１を有する。制御部１４１は、信号生成部１１０が生成する周期信号と、後述するタイミング発生回路２０１が出力する基準信号との周期差を予め格納しており、当該周期差に応じた制御信号を予め定められた期間毎に生成して、アドレスポインタ１３０のオフセット加算部１３４に供給する。制御部１４１は、例えば周期信号の周期と基準信号の周期とから求められるこれらの信号の周期差を予め格納する位相差メモリ（不図示）、および制御信号生成部（何れも不図示）を有する。
【００２９】
この場合、位相差メモリは、周期信号と基準信号の周期差に基づいてこれらの信号の位相差が上記参照値よりも大きくなる周期毎に、その参照値の大きさの位相差を制御部１４１の制御信号生成部に出力する。制御信号生成部は、位相差メモリが出力する参照値と同じ大きさの位相差に応じた制御信号を生成してオフセット加算部１３４に供給する。このように、試験装置１１の信号発生回路１０１は、信号生成部１１０が出力する周期信号とタイミング発生回路２０１が出力する基準信号との周期差に応じたタイミングで制御信号を生成してアドレスポインタ１３０のオフセット加算部１３４に供給する制御部１４１を有する。したがって、周期信号と基準信号との間の位相差を上記期間内に生じる位相差の範囲内に抑えることができる。
【００３０】
試験信号生成部３０１は、複数のパターン発生部３１１および当該複数のパターン発生部３１１が接続された波形発生部３２１を有する。複数のパターン発生部３１１は、それぞれタイミング発生回路２０１が出力する予め定められた周期の基準信号に同期した論理パターンを生成して波形発生部３２１に出力する。波形発生部３２１は、複数の波形発生部３２１から入力される論理パターンを信号生成部１１０から出力される周期信号に応じて選択制御して生成した試験信号を、被試験デバイス５００に出力する。この波形発生部３２１には、例えばマルチプレクサが用いられる。
【００３１】
なお、試験装置１１において、循環アドレス生成部１３２が波形メモリ１２０のアドレスを指定する周期と、タイミング発生回路２０１が出力する基準信号の周期とは外部同期が取られていることが好ましい。また、試験装置１１は、信号発生回路１０１に替えて、信号発生回路１００およびタイミング発生回路２００を備えてもよい。また、試験装置１０は、制御部１４０に替えて制御部１４１を備えてもよい。
【００３２】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態に係る試験装置１０の構成を示す図である。
【図２】試験装置１０の信号発生回路１００による補正動作を示すフローチャートである。
【図３】位相比較部１４４に入力される基準信号および周期信号の信号波形の一例を示す。
【図４】本発明の他の実施形態に係る試験装置１１の構成を示す図である。
【符号の説明】
【００３４】
１０、１１  試験装置
１００、１０１  信号発生回路
１１０  信号生成部
１２０  波形メモリ
１３０  アドレスポインタ
１３２  循環アドレス生成部
１３４  オフセット加算部
１３５  サンプリングクロック生成部
１４０、１４１  制御部
１４４  位相比較部
１５０  制御信号生成部
１５２  積分器
１５４  比較器
１５６  減算器
１６０  ローパスフィルタ
２００、２０１  タイミング発生回路
３００、３０１  試験信号生成部
３１０、３１１  パターン発生部
３２０、３２１  波形発生部
４００  判定部
５００  被試験デバイス
６０１、６０２、６１２  信号波形
【図１】
2008304386.tif 000003
【図２】
2008304386.tif 000004
【図３】
2008304386.tif 000005
【図４】
2008304386.tif 000006