(57)【要約】【課題】抵抗体素子の特性のバラつきを低減できるようにした半導体装置の製造方法を提供する。【解決手段】ＭＯＳトランジスタ１０と薄膜抵抗素子３０とを同一のシリコン基板１上に有する半導体装置の製造方法であって、最上層電極２７を形成した後で、層間絶縁膜４０上に薄膜抵抗素子３０を形成する工程と、この薄膜抵抗素子３０にレーザーアニール処理を施してその特性を改質する工程と、を含む。このような方法によれば、ファーネス又はホットプレートを用いたバッチ式のアニール処理と比べて、ロット内のウエーハ間や、ウエーハ面内の各位置におけるアニール温度のバラつきを低減することができる。また、シリコン基板１全体を加熱するのではなく、薄膜抵抗素子３０のみを所望の温度まで加熱することができるので、レーザーアニールの処理温度を高温度に設定することができる。【選択図】図１
2008300642.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子と抵抗体素子とを同一の基板上に備える半導体装置の製造方法であって、
前記抵抗体素子にレーザー光を照射してその特性を改質する工程、を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記基板に半導体素子を形成する工程と、
前記半導体素子を覆うように前記基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜上に直接、又は１層もしくは２層以上の層間絶縁膜を介して第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜上に抵抗体素子を形成する工程と、
前記抵抗体素子にレーザー光を照射する工程と、を含み、
前記第２層間絶縁膜は最上に位置する層間絶縁膜であることを特徴とする半導体装置の製造方法。
【請求項３】
前記基板の上方に配線を形成する工程と、
前記抵抗体素子を形成する工程の前に、前記配線の信頼性を高めるための熱処理を前記基板に施す工程と、をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記抵抗体素子を覆うように前記第２層間絶縁膜上にパッシベーション膜を形成する工程と、
前記パッシベーション膜をエッチングすることにより、前記抵抗体素子の表面を露出させた開口部を形成する工程と、をさらに含み、
前記抵抗体素子にレーザー光を照射する工程は、前記開口部を通して前記抵抗体素子の表面にレーザー光を照射する工程であることを特徴とする請求項２又は請求項３に記載の半導体装置の製造方法。
【請求項５】
前記抵抗体素子を覆うように前記第２層間絶縁膜上にパッシベーション膜を形成する工程と、
前記パッシベーション膜をエッチングすることにより、前記抵抗体素子の表面上に前記パッシベーション膜の一部を残した開口部を形成する工程と、をさらに含み、
前記抵抗体素子にレーザー光を照射する工程では、前記抵抗体素子の表面上に残された前記パッシベーション膜を通して当該抵抗体素子の表面にレーザー光を照射することを特徴とする請求項２又は請求項３に記載の半導体装置の製造方法。
【請求項６】
前記抵抗体素子が形成された前記基板にファーネス又はホットプレートを用いた熱処理を施す工程をさらに含み、
前記抵抗体素子にレーザー光を照射する工程では、前記ファーネス又はホットプレートを用いた前記熱処理が施された後の前記基板に前記レーザー光を照射することを特徴とする請求項４または請求項５に記載の半導体装置の製造方法。
【請求項７】
前記抵抗体素子にレーザー光を照射する工程の前に、前記抵抗体素子を平面視で囲むガードリングを前記基板上に形成する工程をさらに含むことを特徴とする請求項１から請求項６の何れか一項に記載の半導体装置の製造方法。
【請求項８】
前記抵抗体素子にレーザー光を照射する工程の後で、前記抵抗体素子の特性を検査する工程をさらに含むことを特徴とする請求項１から請求項７の何れか一項に記載の半導体装置の製造方法。
【請求項９】
前記検査の結果に基づいて、前記抵抗体素子にレーザー光を追加照射してその特性をさらに改質する工程、をさらに含むことを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記抵抗体素子の特性を検査する工程（Ａ）と、
前記検査結果に基づいて、レーザー光の追加照射の要否を判断する工程（Ｂ）と、
前記判断が要の場合は、前記抵抗体素子にレーザー光を追加で照射し、前記判断が否の場合は、当該処理を終了する工程（Ｃ）と、を含み、
前記判断が否になるまで、前記工程（Ａ）から（Ｃ）を順に、繰り返し行うことを特徴とする請求項１から請求項７の何れかの一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、抵抗体素子の特性改質に関する。
【背景技術】
【０００２】
例えば、アナログ回路機能を有する半導体装置では、温度変化に対して抵抗値の変動が少ない高性能の抵抗素子が必要とされる。従来、このような抵抗素子は半導体素子とは別チップで構成し、別々に形成した抵抗素子と半導体素子とを一つの配線板に混載して半導体装置を構成していた。しかしながら、近年では、半導体装置の微細・小型化に伴い、抵抗素子と半導体素子とを同一の配線板上ではなく、同一のチップ上に形成する方法が主流となりつつある。
【０００３】
図６は、従来例に係る半導体装置２００の構成例を示す断面図である。この半導体装置２００はアナログ回路機能を有するものであり、図６に示すように、ＭＯＳトランジスタ１１０と、薄膜抵抗素子１３０とを同一のシリコン基板１０１上に有する。また、図７は、この半導体装置２００の製造方法を示すフローチャートである。以下、図６及び図７を参照しながら、従来例に係る半導体装置２００の製造方法を説明する。
【０００４】
図７のステップｄ１では、シリコン基板１０１に素子分離層１０３を形成した後で、シリコン基板１０１上にゲート酸化膜１１１を形成する。次に、図７のステップｄ２では、ゲート酸化膜１１１上に例えばポリシリコン膜を形成し、このポリシリコン膜をパターニングしてゲート電極１１３を形成する。図７のステップｄ３では、ゲート電極１１３の側壁に絶縁膜からなるサイドウォール１１５を形成する。また、このサイドウォール１１５の形成工程と前後して、ゲート電極１１３をマスクに不純物をイオン注入してソース１１６及びドレイン１１７を形成する。その後、図７のステップｄ４では、ソース１１６及びドレイン１１７を含むシリコン基板１０１全体にアニール処理を施してトランジスタの特性出しを行う。
【０００５】
次に、図７のステップｄ５では、抵抗体材料を成膜し、これをフォトリソグラフィ及びドライエッチング技術によりパターニングして、薄膜抵抗素子１３０を形成する。そして、図７のステップｄ６では、薄膜抵抗素子１３０が形成されたシリコン基板１０１をファーネス（炉）内、又は、ホットプレート上に配置し、シリコン基板１０１全体にアニール処理を施して、薄膜抵抗素子１３０の特性を改質する。ここで、特性改質とは、抵抗値の温度依存性を少なくすること、即ち、低抵抗温度係数化のことである。特性改質により、薄膜抵抗素子１３０を高性能化することができる。
【０００６】
次に、図７のステップｄ７では、例えばＭＯＳトランジスタ１１０のゲート電極１１３上と、ソース１１６及びドレイン１１７上にそれぞれ配線材料膜からなるコンタクト１２１を形成する。次に、図７のステップｄ８では第一配線層１２３を、ステップｄ９では第二配線層１２５を形成し、ステップｄ１０では最上層電極１２７を形成する。最上層電極１２７を形成した後、層間絶縁膜１４１の上方全面にパッシベーション膜１５１を形成する。そして、図７のステップｄ１１では、パッシベーション膜１５１を形成した後のシリコン基板１０１全体にアニール処理を施して、例えば、ゲート電極１１３と、ソース１１６及びドレイン１１７（又は、これらを覆うバリアメタル）と配線との合金化や、薄膜抵抗素子１３０（又は、これを覆うバリアメタル）と配線との合金化を促す。ここで、配線とは、コンタクト１２１、第一配線層１２３、第二配線層１２５、最上層電極１２７のことである。
これにより、上記配線の信頼性を高めることができる。その後、ステップｄ１２では、ダイシング前のシリコン基板１０１をプローバにセットして、薄膜抵抗素子１３０の特性を検査する。
【特許文献１】特開２００２−２６１２３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、従来の技術では、薄膜抵抗素子の特性改質をファーネス又はホットプレートを用いたバッチ式のアニール処理で実施していた。このようなバッチ式のアニール処理では、ウエーハ間やウエーハ面内の各位置で温度にバラつきがあり、これが原因で薄膜抵抗素子の特性にバラつきが生じていた。
そこで、本発明はこのような事情に鑑みてなされたものであって、抵抗体素子の特性のバラつきを低減できるようにした半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
〔発明１、２〕  上記課題を解決するために、発明１の半導体装置の製造方法は、半導体素子と抵抗体素子とを同一の基板上に備える半導体装置の製造方法であって、前記抵抗体素子にレーザー光を照射してその特性を改質する工程、を含むことを特徴とするものである。ここで、抵抗体素子の「特性」とは、例えば抵抗値の温度依存性のことであり、抵抗温度係数で示される特性である。抵抗体素子は温度変化に対してその抵抗値が変動するが、抵抗体素子に熱処理を施してその特性を改質することによって、抵抗値の温度依存性を少なくすることができる。
【０００９】
発明２の半導体装置の製造方法は、前記基板に半導体素子を形成する工程と、前記半導体素子を覆うように前記基板上に第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜上に直接、又は１層もしくは２層以上の層間絶縁膜を介して第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜上に抵抗体素子を形成する工程と、前記抵抗体素子にレーザー光を照射する工程と、を含み、前記第２層間絶縁膜は最上に位置する層間絶縁膜であることを特徴とするものである。
【００１０】
発明１、２の半導体装置の製造方法によれば、基板（例えば、ウエーハ）内に形成された個々の抵抗素子にそれぞれレーザー光を照射することによりその特性の改質を行っている。従って、ファーネス又はホットプレートを用いたバッチ式のアニール処理と比べて、ロット内のウエーハ間や、ウエーハ面内の各位置におけるアニール温度のバラつきを低減することができる。これにより、抵抗体素子の改質後の特性バラつきを低減することができ、改質処理による特性の精度劣化を抑制することができる。
【００１１】
また、このような方法によれば、ファーネス又はホットプレートを用いたバッチ式のアニール処理とは異なり、基板全体を加熱するのではなく、基板内に形成された抵抗体素子のみを所望の温度まで加熱することができる。従って、半導体素子等に含まれる不純物の拡散等を考慮することなく、抵抗体素子の都合のみでレーザーアニールの処理温度を高温度に設定することができる。その結果、半導体素子の特性及び信頼性を損なうことなく、抵抗体素子を高温度で改質することができる。
【００１２】
従来技術においては半導体素子の特性及び信頼性への影響を考慮して特性改質の熱処理温度を低温度に制限せざるを得なかったが、本発明によれば、抵抗体素子のみが高温度となるように選択的に加熱することができるので、特性改質の熱処理温度を低温度に制限する必要はない。高温度の改質処理が可能であり、また、改質処理に高温度を要する薄膜材料を抵抗体素子として使用することも可能である。
また、発明２の半導体装置の製造方法によれば、少なくとも第２層間絶縁膜を形成する際の熱ストレスを抵抗体素子に与えずに済む。
【００１３】
〔発明３〕  発明３の半導体装置の製造方法によれば、発明２の半導体装置の製造方法において、前記基板の上方に配線を形成する工程と、前記抵抗体素子を形成する工程の前に、前記配線の信頼性を高めるための熱処理を前記基板に施す工程と、をさらに含むことを特徴とするものである。このような方法によれば、層間絶縁膜を形成する際の熱ストレスだけでなく、配線の信頼性を高める際の熱ストレスを抵抗体素子に与えずに済む。従って、抵抗体素子に余計な熱ストレスを与えないようにすることができ、特性改質以外の熱ストレスが原因で抵抗体素子の特性が変動してしまうことを防止することができる。
【００１４】
〔発明４〕  発明４の半導体装置の製造方法は、発明２又は発明３の半導体装置の製造方法において、前記抵抗体素子を覆うように前記第２層間絶縁膜上にパッシベーション膜を形成する工程と、前記パッシベーション膜をエッチングすることにより、前記抵抗体素子の表面を露出させた開口部を形成する工程と、をさらに含み、前記抵抗体素子にレーザー光を照射する工程は、前記開口部を通して前記抵抗体素子の表面にレーザー光を照射する工程であることを特徴とするものである。このような方法によれば、抵抗体素子の表面にレーザー光を直接照射することができるので、パッシベーション膜を透過することによるレーザーパワーの減衰を抑制することができる。従って、抵抗体素子を効率良く改質することができる。
【００１５】
〔発明５〕  発明５の半導体装置の製造方法は、発明２又は発明３の半導体装置の製造方法において、前記抵抗体素子を覆うように前記第２層間絶縁膜上にパッシベーション膜を形成する工程と、前記パッシベーション膜をエッチングすることにより、前記抵抗体素子の表面上に前記パッシベーション膜の一部を残した開口部を形成する工程と、をさらに含み、前記抵抗体素子にレーザー光を照射する工程では、前記抵抗体素子の表面上に残された前記パッシベーション膜を通して当該抵抗体素子の表面にレーザー光を照射することを特徴とするものである。このような方法によれば、抵抗体素子の信頼性劣化を防止すると同時に、パッシベーション膜を透過することによるレーザーパワーの減衰も抑制することができる。従って、抵抗体素子を効率良く改質することができる。
【００１６】
〔発明６〕  発明６の半導体装置の製造方法は、発明４又は発明５の半導体装置の製造方法において、前記抵抗体素子が形成された前記基板にファーネス又はホットプレートを用いた熱処理を施す工程をさらに含み、前記抵抗体素子にレーザー光を照射する工程では、前記ファーネス又はホットプレートを用いた前記熱処理が施された後の前記基板に前記レーザー光を照射することを特徴とするものである。
【００１７】
このような方法によれば、ファーネス又はホットプレートを用いたバッチ処理の利点（即ち、同一基板に形成された複数のチップを一度に処理することができ、効率が良い点）と、レーザーアニールによる枚葉処理の利点（即ち、ウエーハ間やウエーハ面内の各位置においてアニール温度のバラつきが少ない点）の両方を生かすことができる。従って、抵抗体素子の特性を比較的均一に、しかも高効率に改質することができる。
【００１８】
〔発明７〕  発明７の半導体装置の製造方法は、発明１から発明６の何れか一の半導体装置の製造方法において、前記抵抗体素子にレーザー光を照射する工程の前に、前記抵抗体素子を平面視で囲むガードリングを前記基板上に形成する工程をさらに含むことを特徴とするものである。このような方法によれば、レーザー光の散乱成分（即ち、散乱光）から半導体素子や配線等を保護することができるので、散乱光による影響（例えば、半導体素子や配線において、意図しない特性変動や信頼性の低下など）を低減することができる。
【００１９】
〔発明８〜１０〕  発明８の半導体装置の製造方法は、発明１から発明７の何れか一の半導体装置の製造方法において、前記抵抗体素子にレーザー光を照射する工程の後で、前記抵抗体素子の特性を検査する工程をさらに含むことを特徴とするものである。
発明９の半導体装置の製造方法は、発明８の半導体装置の製造方法において、前記検査の結果に基づいて、前記抵抗体素子にレーザー光を追加照射してその特性をさらに改質する工程、をさらに含むことを特徴とするものである。
【００２０】
発明１０の半導体装置の製造方法は、発明１から発明７の何れか一の半導体装置の製造方法において、前記抵抗体素子の特性を検査する工程（Ａ）と、前記検査結果に基づいて、レーザー光の追加照射の要否を判断する工程（Ｂ）と、前記判断が要の場合は、前記抵抗体素子にレーザー光を追加で照射し、前記判断が否の場合は、当該処理を終了する工程（Ｃ）と、を含み、前記判断が否になるまで、前記工程（Ａ）から（Ｃ）を順に、繰り返し行うことを特徴とするものである。
このような方法によれば、改質後に所望の特性が得られなかった抵抗体素子をレーザーアニールの追加処理でさらに改質することができる。従って、検査工程で規格外とされる半導体装置（ＩＣチップ）の救済が可能であり、半導体装置の歩留まり向上に寄与することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態について図面を参照しながら説明する。
（１）第一実施形態
図１は、本発明の実施の形態に係る半導体装置１００の構成例を示す断面図である。この半導体装置１００は例えばアナログ回路機能を有するものであり、ＭＯＳトランジスタ１０と薄膜抵抗素子３０とを同一のシリコン基板１上に有する。具体的には、図１に示すように、この半導体装置１００は、シリコン基板１上に形成された複数個のＭＯＳトランジスタ１０と、シリコン基板１に設けられてＭＯＳトランジスタ１０間を分離する素子分離層３と、ＭＯＳトランジスタ１０及び素子分離層３を覆うようにシリコン基板１上に設けられた層間絶縁膜４０と、コンタクト２１、第一配線層２３、第二配線層２５、最上層電極及び薄膜抵抗素子３０と、薄膜抵抗素子３０を覆うように層間絶縁膜４０上に設けられたパッシベーション膜５１とを有する。
【００２２】
これらの中で、層間絶縁膜４０は、例えば下から順に積層された第一絶縁層４１、第二絶縁層４２及び第三絶縁層４３から構成されている。コンタクト２１はシリコン基板１上に形成され、第一配線層２３は第一絶縁層４１上に形成され、第二配線層２５は第二絶縁層４２上に形成されている。最上層電２７と薄膜抵抗素子３０はそれぞれ第三絶縁層４３上に形成されている。また、薄膜抵抗素子３０は、例えば、タングステンシリサイド（ＷＳｉ）、ニッケルクロム（ＮｉＣｒ）、窒化タンタル（ＴａＮ）、クロムシリサイド（ＣｒＳｉ２）、又は、クロムシリコンオキシ（ＣｒＳｉＯ）等のうちの何れか一種類の膜からなる。
【００２３】
次に、この半導体装置１００の製造方法について説明する。
図２は、本発明の第一実施形態に係る半導体装置１００の製造方法を示すフローチャートである。図２のステップａ１では、シリコン基板１に素子分離層３を形成した後で、シリコン基板１上にゲート酸化膜１１を形成する。次に、図２のステップａ２では、ゲート酸化膜１１上に例えばポリシリコン膜を形成し、このポリシリコン膜をパターニングしてゲート電極１３を形成する。そして、図２のステップａ３では、ゲート電極１３の側壁に絶縁膜からなるサイドウォール１５を形成する。また、このサイドウォール１５の形成工程と前後して、ゲート電極１３をマスクに不純物をイオン注入してソース１６及びドレイン１７を形成する。次に、図２のステップａ４では、ソース１６及びドレイン１７を含むシリコン基板１全体にアニール処理を施してＭＯＳトランジスタ１０の特性出しを行う。以上のステップａ１〜ａ４が、トランジスタ形成プロセスである。
【００２４】
次に、図２のステップａ５ではコンタクト２１を形成する。具体的には、まず始めに、ＭＯＳトランジスタ１０を覆うようにシリコン基板１上に第一絶縁層４１を形成する。この第一絶縁層４１は例えばシリコン酸化（ＳｉＯ２）膜であり、その形成は例えばＣＶＤ法で行う。次に、フォトリソグラフィ及びドライエッチング技術により、第一絶縁層４１を選択的にエッチングして、コンタクトホールを形成する。ここでは、ソース１６上、ドレイン１７上及びゲート電極１３上にそれぞれコンタクトホールを形成する。そして、第一絶縁層４１上に導電膜を形成してコンタクトホールを導電膜で埋め込む。導電膜とは、例えばアルミニウム（Ａｌ）又は銅（Ｃｕ）を少量含むＡｌ合金、若しくは、タングステン（Ｗ）等である。その後、ＣＭＰ又は、フォトリソグラフィ及びドライエッチング技術を用いた選択的エッチングにより、導電膜をパターニングする。このようにして、導電膜からなるコンタクト２１を形成する。
【００２５】
次に、図２のステップａ６では第一配線層２３を形成する。具体的には、第一絶縁層４１上に導電膜を形成する。次に、フォトリソグラフィ及びドライエッチング技術により、この導電膜をパターニングして第一配線層２３のうちの水平方向に延びる水平パターン２３ａを形成する。そして、この第一配線層２３を覆うように第一絶縁層４１上に第二絶縁層４２を形成する。この第二絶縁層４２は例えばシリコン酸化（ＳｉＯ２）膜であり、その形成は例えばＣＶＤ法で行う。次に、フォトリソグラフィ及びドライエッチング技術により、第二絶縁層４２を選択的にエッチングして、ビアホールを形成する。ここでは、第一配線層２３の水平パターン２３ａ上にビアホールを形成する。
【００２６】
次に、第二絶縁層４２上に導電膜を形成してコンタクトホールを導電膜で埋め込む。そして、ＣＭＰ又は、フォトリソグラフィ及びドライエッチング技術を用いた選択的エッチングにより、導電膜をパターニングする。このようにして、第一配線層２３のうちの垂直方向に延びる垂直パターン２３ｂを形成する。水平パターン２３ａ及び垂直パターン２３ｂにより、第一配線層２３が構成される。
【００２７】
次に、図２のステップａ７では第二配線層２５を形成する。その具体的な形成方法は例えば第一配線層２３の形成方法と同じである。即ち、例えばアルミニウム（Ａｌ）等からなる導電膜を第二絶縁層４２上に形成し、この導電膜をパターニングして第二配線層２５のうちの水平方向に延びる水平パターン２５ａを形成する。次に、この第二配線層２５を覆うように第二絶縁層４２上に例えばＳｉＯ２膜等からなる第三絶縁層４３を形成する。そして、この第三絶縁層４３を選択的にエッチングして、ビアホールを形成する。ここでは、第二配線層２５の水平パターン２５ａ上にビアホールを形成する。次に、第三絶縁層４３上に導電膜を形成してコンタクトホールを導電膜で埋め込む。そして、この導電膜をパターニングして、第二配線層２５のうちの垂直方向に延びる垂直パターン２５ｂを形成する。水平パターン２５ａ及び垂直パターン２５ｂにより、第二配線層２５が構成される。以上のステップａ５〜ａ７が、配線形成プロセスの前半である。
【００２８】
次に、図２のステップａ８では、第二配線層２５のうちの垂直パターン２５ｂが形成された部分を覆うように第三絶縁層４３上に抵抗体材料を成膜する。抵抗体材料は例えば、タングステンシリサイド（ＷＳｉ）、ニッケルクロム（ＮｉＣｒ）、窒化タンタル（ＴａＮ）、クロムシリサイド（ＣｒＳｉ２）、又は、クロムシリコンオキシ（ＣｒＳｉＯ）等のうちの何れか一種類の膜である。そして、この抵抗体材料をフォトリソグラフィ及びドライエッチング技術によりパターニングして、薄膜抵抗素子３０を形成する。このステップａ８が抵抗素子形成プロセスの前半である。
【００２９】
次に、図２のステップａ９では、例えばアルミニウム（Ａｌ）又は銅（Ｃｕ）を少量含むＡｌ合金、若しくは、タングステン（Ｗ）等からなる導電膜を第二絶縁層４２上に形成し、この導電膜をパターニングして最上層電極２７を形成する。最上層電極２７を形成した後、層間絶縁膜４０の上方全面にパシベーション膜を形成する。そして、図２のステップａ１０では、パッシベーション膜５１を形成した後のシリコン基板１全体にアニール処理を施して、例えば、ソース１６、ドレイン１７（又は、これらを覆うバリアメタル）と配線材料との合金化や、薄膜抵抗素子３０（又は、これを覆うバリアメタル）と配線材料との合金化を促す。これにより、コンタクト２１、第一配線層２３、第二配線層２５及び最上層電極２７等の配線全体の信頼性を高めることができる。以上のステップａ９、ａ１０が配線形成プロセスの後半である。
【００３０】
次に、ステップａ１１では、薄膜抵抗素子３０にレーザーアニール処理を施して、その特性を改質する。上述したように、特性改質とは、抵抗値の温度依存性を少なくすること、即ち、低抵抗温度係数化のことである。特性改質により、薄膜抵抗素子３０を高性能化することができる。このステップａ１１では、薄膜抵抗素子３０の抵抗温度係数が例えば１０ｐｐｍ／Ｋ以下となるように、レーザーアニールの処理条件を調整する。このステップａ１１が抵抗素子形成プロセスの後半である。その後、ステップａ１２では、ダイシング前のシリコン基板１をプローバにセットして、薄膜抵抗素子３０の特性を検査する。ここでは、改質後の抵抗体素子の特性が狙い値（例えば、抵抗温度係数が１０ｐｐｍ／Ｋ以下）に到達したか否かを検査する。
【００３１】
このように、本発明の第一実施形態によれば、シリコン基板（即ち、ウエーハ）１内に形成された個々の薄膜抵抗素子３０にそれぞれレーザー光を照射することでその特性改質を行っている。従って、ファーネス又はホットプレートを用いたバッチ式のアニール処理と比べて、ロット内のウエーハ１間や、ウエーハ１面内の各位置におけるアニール温度のバラつきを低減することができる。これにより、薄膜抵抗素子３０の改質後の特性バラつきを低減することができ、改質処理による特性の精度劣化を抑制することができる。
【００３２】
また、このような方法によれば、ウエーハ１全体を加熱するのではなく、ウエーハ１内に形成された薄膜抵抗素子３０のみを所望の温度まで加熱することができる。従って、例えばシリコン基板１に形成されたウェル層（図示せず）や、ＭＯＳトランジスタ１０のチャネル領域における不純物濃度、及びそれらの熱拡散等を考慮することなく、レーザーアニールの処理温度を高温度に設定することができる。これにより、ＭＯＳトランジスタ１０の特性及び信頼性を損なうことなく、薄膜抵抗素子３０を高温度で改質することができる。
【００３３】
ここで、例えば、薄膜抵抗素子がタングステンシリサイド（ＷＳｉ）からなる場合、ＷＳｉの特性改質、即ち、低抵抗温度係数化（例えば、１０ｐｐｍ／Ｋ以下）のためには８００℃の熱処理が必要である。このような高温度の熱処理を従来技術のようにファーネス又はホットプレートを用いて行った場合には、薄膜抵抗素子だけでなく、シリコン基板や、このシリコン基板上に混載されているＭＯＳトランジスタの温度も約８００℃になるので、ＭＯＳトランジスタの特性等に何らかの影響が出る懸念があった。このため、従来技術では、特性改質の熱処理温度を８００℃よりもかなり低い値（例えば、４００℃以下）に制限されており、また、薄膜抵抗素子としてのＷＳｉの使用も制限されていた。
【００３４】
これに対して、本発明によれば、レーザーアニール処理により薄膜抵抗素子３０のみが高温度となるように選択的に加熱することができるので、ＭＯＳトランジスタ１０の特性等に影響を与えることなく、薄膜抵抗素子３０を８００℃で改質処理することができる。従って、薄膜抵抗素子３０としてＷＳｉを制限なく使用することができる。
さらに、本発明の第一実施形態によれば、配線の信頼性を高めるためのアニール処理（ステップａ１０）を行った後で、薄膜抵抗素子３０を形成している。従って、層間絶縁膜４０を形成する際の熱ストレスや、配線の信頼性を高める際の熱ストレスを抵抗素子に与えずに済む。これにより、薄膜抵抗素子３０に余計な熱ストレスを与えないようにすることができ、特性改質以外の熱ストレスが原因で薄膜抵抗素子３０の特性が変動してしまうことを防止することができる。
【００３５】
（２）第二実施形態
上記の第一実施形態では、最上層電２７を形成した後で薄膜抵抗素子３０にレーザーアニール処理を１回施すことにより、その特性を改質する場合について説明した。しかしながら、本発明の特性改質はこの方法に限定されるものではない。例えば、特性改質のためのレーザーアニール処理を最上層電２７の形成工程を挟んで複数回行っても良い。或いは、最上層電２７を形成する前にファーネス又はホットプレートを用いたバッチ式のアニール処理をシリコン基板１全体に施してその特性を途中（即ち、ある程度のレベル）まで改質しておき、最上層電２７の形成後にレーザーアニール処理を薄膜抵抗素子３０に施してその特性を完全に改質するようにしても良い。この第二実施形態では、このような方法について説明する。
【００３６】
図３は、本発明の第二実施形態に係る半導体装置１００の製造方法を示すフローチャートである。図３において、図２に示したフローチャートと同一処理を行うステップには同一符号を付し、その繰り返しの説明は省略する。
図３において、そのステップａ１〜ａ８までは第一実施形態で説明したとおりである。この第二実施形態では、図３のステップａ８で薄膜抵抗素子３０を形成した後、図３のステップｂ１に進む。ステップｂ１では、薄膜抵抗素子３０が形成されたシリコン基板１をファーネス（炉）内、又は、ホットプレート上に配置し、シリコン基板１全体にアニール処理を施して、薄膜抵抗素子３０の特性を改質する。ここでは、薄膜抵抗素子３０の特性を完全に改質するのではなく、特性改質がある程度のレベルで止まるようにアニール処理を行う。即ち、薄膜抵抗素子３０の特性を狙い値（例えば、抵抗温度係数が１０ｐｐｍ／Ｋ以下）ではなく、その途中まで改質するように処理を行う。
【００３７】
ステップｂ１を終了した後は、ステップａ９へ進む。ステップａ９では最上層電２７を形成する。次に、ステップａ１０では、シリコン基板１全体にアニール処理を施して、コンタクト２１、第一配線層２３、第二配線層２５及び最上層電２７等の配線全体の信頼性を高める。ステップａ１０を終了したあとは、ステップｂ２へ進む。
ステップｂ２では、薄膜抵抗素子３０にレーザー光を照射してその特性を完全に改質する。即ち、このステップｂ２では、薄膜抵抗素子３０の特性が特性改質の狙い値（例えば、抵抗温度係数が１０ｐｐｍ／Ｋ以下）に到達するように、薄膜抵抗素子３０にレーザーアニール処理を施す。ここでは、ファーネス又はホットプレートを用いたアニール処理（ステップｂ１）により、薄膜抵抗素子３０の特性改質がある程度済んでいる。従って、図２に示したステップａ１１と比べて、レーザーアニールの所要時間を短縮することができ、或いは、レーザー光の出力（レーザーパワー）を下げることができる。このようにして、ステップｂ２を行った後は、ステップａ１２へ進む。ステップａ１２では、ダイシング前のシリコン基板１をプローバにセットして、薄膜抵抗素子３０の特性を検査する。
【００３８】
このように、本発明の第二実施形態によれば、ファーネス又はホットプレートを用いたバッチ処理の利点（即ち、同一基板に形成された複数のチップを一度に処理することができ、効率が良い点）と、レーザーアニールによる枚葉処理の利点（即ち、ウエーハ１間やウエーハ１面内の各位置においてアニール温度のバラつきが少ない点）の両方を生かすことができる。従って、薄膜抵抗素子３０の特性を比較的均一に、しかも高効率に改質することができる。
【００３９】
（３）第三実施形態
上記の第一、第二実施形態では、レーザーアニール処理後に薄膜抵抗素子３０の特性をウエーハレベルで検査する場合について説明したが、本発明では、この検査結果に基づいてレーザーアニール処理を再度行うようにしても良い。即ち、特性改質が足りない場合には、その特性改質が足りるようにレーザーアニール処理をチップ毎、又は薄膜抵抗素子３０毎に追加で行っても良い。この第三実施形態では、このような方法ついて説明する。
【００４０】
図４は、本発明の第三実施形態に係る半導体装置１００の製造方法を示すフローチャートである。図４において、図２に示したフローチャートと同一処理を行うステップには同一符号を付し、その繰り返しの説明は省略する。
図４において、そのステップａ１〜ａ１２までは第一実施形態で説明したとおりである。この第三実施形態では、図４のステップａ１２でウエーハレベルの検査を形成した後、図４のステップｃ１に進む。ステップｃ１では、ステップａ２１における検査の結果に基づいて、レーザーアニールの追加処理が必要か否かを判断する。
【００４１】
具体的には、薄膜抵抗素子３０の特性が狙い値（例えば、抵抗温度係数が１０ｐｐｍ／Ｋ以下）に到達していないと判断された場合には、薄膜抵抗素子３０の特性が狙い値に到達するように当該薄膜抵抗素子３０にレーザーアニール処理を追加で施す。ここでは、上記の検査結果に基づいて、レーザーアニールの処理条件（レーザー光の照射時間や、レーザーパワーなど）を例えばチップ毎に調整する。一方、図４のステップｃ１で薄膜抵抗素子３０の特性が狙い値に到達したと判断された場合には、レーザーアニールの追加処理が必要ないので、図４に示すフローチャートを終了する。
【００４２】
なお、図４では、ステップｃ１からステップａ１１に戻る場合には、薄膜抵抗素子３０の特性が狙い値に到達するまでステップａ１１、ステップａ１２、ステップｃ１をこの順で繰り返し行う場合を示している。しかしながら、本発明では、例えば、レーザーアニール処理の追加可能な回数を例えば１回又は２回というように予め決めておき、その決められた回数を超えるような場合には図４のフローを強制的に終了するようにしても良い。このような方法によれば、薄膜抵抗素子３０の材質又は形状や、その改質処理に異常が生じた場合に、改質処理を打ち切って異常を早期に検知することが可能である。
【００４３】
以上説明したように、本発明の第三実施形態によれば、改質後に所望の特性が得られなかった薄膜抵抗素子３０をレーザーアニールの追加処理で救済することができるので、半導体装置１００の歩留まり向上に寄与することができる。
上記の第一〜第三実施形態では、薄膜抵抗素子３０が本発明の「抵抗体素子」に対応し、コンタクト２１、第一配線層２３、第二配線層２５及び最上層電２７等の配線全体が本発明の「配線」に対応している。また、ＭＯＳトランジスタ１０が本発明の「半導体素子」に対応している。
【００４４】
なお、この実施の形態では、薄膜抵抗素子３０上をパッシベーション膜５１で覆った状態で、この薄膜抵抗素子３０にレーザー光を照射する（即ち、パッシベーション越しにレーザーアニールを行う）場合について説明した。しかしながら、本発明では、例えば図５（ａ）に示すように、パッシベーション膜５１を選択的にエッチングして、薄膜抵抗素子３０の真上に当該抵抗体素子上のパッシベーション膜を薄膜化した開口部、或いは当該薄膜抵抗素子３０の表面を底面とする開口部ｈを形成する。そして、この開口部ｈを通して薄膜抵抗素子３０の表面にレーザー光を照射するようにしても良い。このような方法によれば、薄膜抵抗素子３０の表面にレーザー光を照射することができるので、パッシベーション膜５１を透過することによるレーザーパワーの減衰を抑制することができ、薄膜抵抗素子３０を効率良く改質することができる。
【００４５】
また、この実施の形態では、例えば図５（ｂ）に示すように、薄膜抵抗素子３０を平面視で囲むようなガードリング６１をシリコン基板１の上方に形成しても良い。このガードリング６１は、例えば薄膜抵抗素子３０に対してレーザーアニール処理を施す前に形成しておく。このような方法によれば、レーザー光の散乱成分（即ち、散乱光）をガードリング６１内に閉じ込めることができ、散乱光からＭＯＳトランジスタ１０や、配線を保護することができる。従って、散乱光による意図しない影響（例えば、ＭＯＳトランジスタ１０や配線において、意図しない特性変動や信頼性の低下など）を低減することができる。
なお、ガードリング６１は、例えばコンタクト２１、第一配線層２３、第二配線層２５、又は最上層電２７の何れか一、又はこれらを組み合わせて形成することが可能であり、この場合には、ガードリングとして機能させる配線を実際には配線として機能しないパターン（即ち、ダミーパターン）としてシリコン基板１の上方に形成すれば良い。
【図面の簡単な説明】
【００４６】
【図１】実施の形態に係る半導体装置１００の構成例を示す断面図。
【図２】第一実施形態に係る半導体装置１００の製造方法を示すフローチャート。
【図３】第二実施形態に係る半導体装置１００の製造方法を示すフローチャート。
【図４】第三実施形態に係る半導体装置１００の製造方法を示すフローチャート。
【図５】（ａ）は半導体装置１００の他の構成例を示す断面図、（ｂ）はガードリング６１の形状例を示す平面図。
【図６】従来例に係る半導体装置２００の構成例を示す断面図。
【図７】従来例に係る半導体装置２００の製造方法を示すフローチャート。
【符号の説明】
【００４７】
１  シリコン基板（ウエーハ）、３  素子分離層、１０  ＭＯＳトランジスタ、１１  ゲート酸化膜、１３  ゲート電極、１５  サイドウォール、１６  ソース、１７  ドレイン、２１  コンタクト、２３  第一配線層、２３ａ  水平パターン、２３ｂ  垂直パターン、２５  第二配線層、２５ａ  水平パターン、２５ｂ  垂直パターン、２７  最上層電極、３０  薄膜抵抗素子、４０  層間絶縁膜、４１  第一絶縁層、４２  第二絶縁層、４３  第三絶縁層、５１  パッシベーション膜、６１  ガードリング、１００  半導体装置  ｈ  開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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