(57)【要約】【目的】配線幅の微細化を図る半導体装置の製造方法を提供することを目的とする。【構成】本発明の一態様の半導体装置の製造方法は、基板上に第１の絶縁膜を形成する工程（Ｓ１０２〜Ｓ１０４）と、第１の絶縁膜に開口部を形成する開口部形成工程（Ｓ１０６）と、開口部の側面および底面に触媒特性膜を形成する触媒特性膜形成工程（Ｓ１０８）と、触媒特性膜が側面および底面に形成された開口部にＣｕ膜を埋め込むめっき工程（Ｓ１１２）と、開口部の側面に形成された触媒特性膜を除去する触媒特性膜除去工程（Ｓ１１６）と、触媒特性膜が除去された後に、第１の絶縁膜およびＣｕ膜上に第２の絶縁膜を形成する第２の絶縁膜形成工程（Ｓ１２０）と、を備えたことを特徴とする。【選択図】図１
2008300652.tif 000002
【特許請求の範囲】
【請求項１】
基体上に第１の絶縁膜を形成する第１の絶縁膜形成工程と、
前記第１の絶縁膜に開口部を形成する開口部形成工程と、
前記開口部の側面および底面に、触媒特性を有する金属と触媒特性を有する導電性酸化物とのうちの少なくとも１つを材料とする触媒特性膜を形成する触媒特性膜形成工程と、
前記触媒特性膜が側面および底面に形成された前記開口部に導電性材料を用いた導電性材料膜を埋め込む埋め込み工程と、
前記開口部の側面に形成された前記触媒特性膜を除去する触媒特性膜除去工程と、
前記触媒特性膜が除去された後に、前記第１の絶縁膜および導電性材料膜上に第２の絶縁膜を形成する第２の絶縁膜形成工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記触媒特性膜が除去された後であって前記第２の絶縁膜を形成する前に、前記導電性材料膜の側面と上面に前記触媒特性膜よりも薄い膜厚の拡散防止膜を形成する拡散防止膜形成工程をさらに備えたことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記拡散防止膜は、前記導電性材料膜の側面と上面に選択的に形成されることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記第２の絶縁膜は、前記触媒特性膜が除去された空間にも形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記導電性材料膜の側面側に空間を残して前記第２の絶縁膜が形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、例えば、微細配線を形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路（ＬＳＩ）の高集積化、及び高性能化に伴って新たな微細加工技術が開発されている。特に、最近はＬＳＩの高速性能化を達成するために、配線材料を従来のアルミ（Ａｌ）合金から低抵抗の銅（Ｃｕ）或いはＣｕ合金（以下、まとめてＣｕと称する。）に代える動きが進んでいる。Ｃｕは、Ａｌ合金配線の形成において頻繁に用いられたドライエッチング法による微細加工が困難であるので、溝加工が施された絶縁膜上にＣｕ膜を堆積し、溝内に埋め込まれた部分以外のＣｕ膜を化学機械研磨（ＣＭＰ）により除去して埋め込み配線を形成する、いわゆるダマシン（ｄａｍａｓｃｅｎｅ）法が主に採用されている。Ｃｕ膜はスパッタ法などで薄いシード層を形成した後に電解めっき法により数１００ｎｍ程度の厚さの積層膜を形成することが一般的である。
【０００３】
そして、最近は層間絶縁膜として比誘電率の低い低誘電率材料膜（ｌｏｗ−ｋ膜）を用いることが検討されている。すなわち、比誘電率ｋが、約４．２のシリコン酸化膜（ＳｉＯ２）膜から比誘電率ｋが３以下の低誘電率材料膜（ｌｏｗ−ｋ膜）を用いることにより、配線間の寄生容量を低減することが試みられている。そして、このｌｏｗ−ｋ膜中へのＣｕの拡散を防止するべく、溝内の壁面や底面には、まず、例えば窒化チタン（ＴｉＮ）等のバリアメタル膜が形成され、そして、その後にＣｕが埋め込まれる。
【０００４】
また、配線間の寄生容量をさらに低減させるために、エアーギャップを形成するといった技術も試みられている。例えば、まず、配線溝の側面にアモルファスカーボンフッ素からなるサイドウォール層を形成する。そして、バリアメタル膜及びＣｕ膜を形成した後にサイドウォール層を除去してエアーギャップを形成するという方法である（例えば、特許文献１参照）。
【０００５】
上述したように配線間の寄生容量の低減化と配線の低抵抗化が進められているが、Ｃｕを溝内に埋め込むにもその溝の幅が狭くなるにつれて困難さが増してくる。現在、量産に適応できるレベルとしては配線幅５０ｎｍ程度までダマシン法によりＣｕを溝内に埋め込むことが可能となっている。しかし、ＬＳＩの高集積化、及び高性能化に伴って、さらなる微細配線の開発が求められている。そのため、より狭い配線溝へとＣｕを埋め込む技術の開発が急務となっている。このようなＣｕの埋め込み性を向上させる技術は従来確立されていなかった。
【特許文献１】特開２００３−１６３２６６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、上述したような従来の問題点を克服し、配線幅の微細化を図り得る半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置の製造方法は、
基体上に第１の絶縁膜を形成する第１の絶縁膜形成工程と、
前記第１の絶縁膜に開口部を形成する開口部形成工程と、
前記開口部の側面および底面に、触媒特性を有する金属と触媒特性を有する導電性酸化物とのうちの少なくとも１つを材料とする触媒特性膜を形成する触媒特性膜形成工程と、
前記触媒特性膜が側面および底面に形成された前記開口部に導電性材料を用いた導電性材料膜を埋め込む埋め込み工程と、
前記開口部の側面に形成された前記触媒特性膜を除去する触媒特性膜除去工程と、
前記触媒特性膜が除去された後に、前記第１の絶縁膜および導電性材料膜上に第２の絶縁膜を形成する第２の絶縁膜形成工程と、
を備えたことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、濡れ性の高い触媒特性膜上に導電性材料膜を埋め込むため、より微細な開口部でも導電性材料膜を埋め込むことができる。よって、配線幅の微細化を図ることができる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
実施の形態１では、通常用いられるバリアメタル材料よりも濡れ性が高い触媒特性を有する金属材料或いは導電性酸化膜材料を下地層としてＣｕを埋め込み、その後、Ｃｕ側面の金属材料或いは導電性酸化膜材料を除去してからＣｕ側面及び上面に拡散防止膜を薄く形成し、残った空間に絶縁膜を堆積させる構成について説明する。以下、実施の形態１について、図面を用いて説明する。
【００１０】
図１は、実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
図１において、実施の形態１の半導体装置の製造方法では、ｌｏｗ−ｋ膜形成工程（Ｓ１０２）と、キャップ膜形成工程（Ｓ１０４）と、開口部形成工程（Ｓ１０６）と、触媒特性膜形成工程（Ｓ１０８）と、シード膜形成工程（Ｓ１１０）と、めっき及びアニール工程（Ｓ１１２）と、研磨工程（Ｓ１１４）と、触媒特性膜除去工程（Ｓ１１６）と、拡散防止膜形成工程（Ｓ１１８）と、ｌｏｗ−ｋ膜形成工程（Ｓ１２０）という一連の工程を実施する。
【００１１】
図２は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図２では、図１のｌｏｗ−ｋ膜形成工程（Ｓ１０２）から触媒特性膜形成工程（Ｓ１０８）までを示している。
【００１２】
図２（ａ）において、ｌｏｗ−ｋ膜形成工程として、基板２００上に多孔質の低誘電率絶縁材料を用いたｌｏｗ−ｋ膜２２０の薄膜を例えば２００ｎｍの厚さで形成する。このような絶縁膜を形成することで、比誘電率ｋが３．５よりも低い層間絶縁膜を得ることができる。ここでは、一例として、比誘電率が２．５未満の低誘電率絶縁材料となるポリメチルシロキサンを用いたＬＫＤ（Ｌｏｗ−Ｋ  Ｄｉｅｌｅｃｔｒｉｃ  ｍａｔｅｒｉａｌ：ＪＳＲ製）を塗布してｌｏｗ−ｋ膜２２０を形成する。ｌｏｗ−ｋ膜２２０の材料としては、ポリメチルシロキサンの他に、例えば、ポリシロキサン、ハイドロジェンシロセスキオキサン、メチルシロセスキオキサンなどのシロキサン骨格を有する膜、ポリアリーレンエーテル（ＰＡｒ）、ポリベンゾオキサゾール、ポリベンゾシクロブテンなどの有機樹脂を主成分とする有機膜、および多孔質シリカ膜などのポーラス膜からなる群から選択される少なくとも一種を用いて形成しても構わない。かかるｌｏｗ−ｋ膜２２０の材料では、比誘電率が２．５未満の低誘電率を得ることができる。形成方法としては、例えば、溶液をスピンコートし熱処理して薄膜を形成するＳＯＤ（ｓｐｉｎ  ｏｎ  ｄｉｅｌｅｃｔｉｃ  ｃｏａｔｉｎｇ）法や化学気相成長（ＣＶＤ）法を用いることができる。また、基板２００として、例えば、直径３００ミリのシリコンウェハを用いる。ここでは、デバイス部分の図示を省略している。そして、基板２００上には、金属配線またはコンタクトプラグ等、図示しない各種の半導体素子あるいは構造を有する層が形成されていても構わない。或いは、その他の層が形成されていても構わない。
【００１３】
図２（ｂ）において、キャップ膜形成工程として、ｌｏｗ−ｋ膜２２０上にＣＶＤ法によってキャップ絶縁膜となる例えばＳｉＯＣを例えば膜厚２００ｎｍ堆積することで、ＳｉＯＣ膜２２２の薄膜を形成する。ＳｉＯＣ膜２２２を形成することで、ダマシン法により配線材料を埋め込む際の化学機械研磨（ＣＭＰ）の荷重から機械的強度の小さいｌｏｗ−ｋ膜２２０を保護することができる。キャップ絶縁膜の材料として、ＳｉＯＣの他に、ＴＥＯＳ（テトラエトキシシラン）、ＳｉＣ、炭水化シリコン（ＳｉＣＨ）、炭窒化シリコン（ＳｉＣＮ）、ＳｉＯＣＨ、およびシラン（ＳｉＨ４）からなる群から選択される少なくとも一種の比誘電率２．５以上の絶縁材料を用いて形成しても構わない。ここでは、ＣＶＤ法によって成膜しているが、ＳＯＤ法などその他の方法を用いても構わない。
【００１４】
図２（ｃ）において、開口部形成工程として、リソグラフィ工程とドライエッチング工程でダマシン配線を作製するための配線溝構造である開口部１５０をＳｉＯＣ膜２２２とｌｏｗ−ｋ膜２２０内に形成する。図示していないレジスト塗布工程、露光工程等のリソグラフィ工程を経てＳｉＯＣ膜２２２の上にレジスト膜が形成された基板２００に対し、露出したＳｉＯＣ膜２２２とその下層に位置するｌｏｗ−ｋ膜２２０を異方性エッチング法により除去することで、基板２００の表面に対し、略垂直に開口部１５０を形成することができる。例えば、一例として、反応性イオンエッチング法により開口部１５０を形成すればよい。ここでは、一例として、ライン（配線）幅Ｌとスペース幅Ｓとが、最終的に１：１になるように形成する場合を示している。その場合、ピッチを変えずに開口部１５０の幅ｌがライン幅Ｌよりも両側にΔｘだけ広がった寸法になるように開口する。すなわち、スペース部分が両側にΔｘだけ狭くなるように開口する。例えば、最終的にピッチＰ＝８０ｎｍで４０ｎｍずつのライン＆スペースパターンを形成する場合に、ピッチＰ＝８０ｎｍで、例えば、幅ｌ＝６０ｎｍの開口部を形成する。但し、１：１のライン＆スペースパターンを形成する場合に限るものではなく、その他の比率でも構わない。例えば、従来、７０ｎｍの配線を形成する場合のように、ピッチＰ＝１４０ｎｍで幅ｌ＝７０ｎｍの開口部を形成しても良い。この場合でも従来埋め込みが困難であった５０ｎｍより幅の狭い配線、例えば３０ｎｍの配線を最終的に形成することができる。開口部１５０の幅ｌやピッチは、最終的に所望するＣｕ配線幅Ｌとスペース幅Ｓと後述する触媒特性膜の膜厚とに応じて設定すればよい。
【００１５】
図２（ｄ）において、触媒特性膜形成工程として、開口部形成工程により形成された開口部１５０の側面と底面及びＳｉＯＣ膜２２２表面に、触媒特性を有するルテニウム（Ｒｕ）を材料とする触媒特性膜２４０を形成する。原子層気相成長（ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）法を用いて、開口部１５０の側面と底面及びＳｉＯＣ膜２２２表面に膜厚１０ｎｍの触媒特性膜２４０を形成する。ＡＬＤ法を用いることで、開口部１５０の側面と底面及びＳｉＯＣ膜２２２表面に形成される膜厚を均一に形成することができる。また、形成方法は、ＡＬＤ法に限るものではなく、ＡＬＣＶＤ（ａｔｏｍｉｃ  ｌａｙｅｒ  ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法やＣＶＤ法なども好適である。或いは、膜厚の均一性という面では劣るが物理気相成長法（ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）法の１つであるスパッタ法を用いても構わない。また、触媒特性膜２４０の材料としては、触媒特性を有する金属或いは触媒特性を有する導電性酸化物が好適である。例えば、触媒特性を有する金属としては、Ｒｕの他に、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、亜鉛（Ｚｎ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、或いはこれらを少なくとも１種類含む合金を用いることができる。また、導電性酸化物としては、酸化ルテニウム（ＲｕＯ）、酸化インジウム（ＩｎＯ）、酸化ロジウム（ＲｈＯ）、酸化亜鉛（ＺｎＯ）、酸化スズ（ＳｎＯ）、酸化チタン（ＴｉＯ）、酸化ニッケル（ＮｉＯ）、酸化コバルト（ＣｏＯ）或いはこれらを含む複合酸化物を用いることができる。これらの材料を用いることで、通常、バリアメタル材料として使用されるタンタル（Ｔａ）や窒化タンタル（ＴａＮ）等のタンタル含有物質、チタン（Ｔｉ）や窒化チタン（ＴｉＮ）等のチタン含有物質、窒化タングステン（ＷＮ）といったタングステンの窒化物、もしくはＴａとＴａＮ等これらを組合せて用いた積層膜に比べて濡れ性の高い膜を形成することができる。以上のようにして、開口部１５０の側面及び底面に濡れ性の高いウェッティング層を形成することができる。
【００１６】
ここで、例えば、上述したように、幅ｌ＝７０ｎｍの開口部を形成して３０ｎｍのＣｕ配線を最終的に形成する場合には、触媒特性膜２４０を開口部１５０の側面と底面及びＳｉＯＣ膜２２２表面に膜厚２０ｎｍ形成すればよい。
【００１７】
図３は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図３では、図１のシード膜形成工程（Ｓ１１０）から研磨工程（Ｓ１１４）までを示している。
【００１８】
図３（ａ）において、シード膜形成工程として、スパッタ等の物理気相成長（ＰＶＤ）法により、次の工程である電解めっき工程のカソード極となるＣｕ薄膜をシード膜２５０として触媒特性膜２４０が形成された開口部１５０側面及び底面、そして基板２００表面に堆積（形成）させる。従来のバリアメタル材料と異なり、触媒特性膜２４０は濡れ性が高いためシード膜２５０の膜切れを生じさせないようにすることができる。
【００１９】
図３（ｂ）において、めっき及びアニール工程として、シード膜２５０をカソード極として、電解めっきによる電気化学成長法により導電性材料となるＣｕ膜２６０を開口部内及び基板２００表面に堆積させる。ここでは、例えば膜厚８００ｎｍのＣｕ膜２６０を堆積させ、堆積させた後にアニール処理を例えば２５０℃の温度で１時間行なう。
ここで、従来のバリアメタル材料と異なり、触媒特性膜２４０は濡れ性が高いため、シード膜２５０は開口部側面及び底面に切れ目無く形成されている。さらに、触媒特性膜２４０はめっきを行なう際の触媒特性を有するので、たとえシード膜２５０に多少の不連続部があったとしてもめっき時に埋め込み欠陥が発生するおそれは小さく、従来よりも狭い配線幅でもＣｕ膜２６０を埋め込むことができる。なお、ここでは、電解めっきによってＣｕ膜を埋め込んだが、ＣＶＤ法によってＣｕ膜を形成する場合であっても、触媒特性膜２４０が有する触媒特性に基づき、ＣＶＤ法によるＣｕ膜堆積時の開口部への埋め込み性の向上が期待できる。
【００２０】
図３（ｃ）において、研磨工程として、ＣＭＰ法によって、基板２００の表面を研磨して、開口部以外に表面に堆積した配線層となるシード膜２５０を含むＣｕ膜２６０と触媒特性膜２４０を研磨除去する。その結果、図３（ｃ）に示すように平坦化することができる。ただし、このままでは、ｌｏｗ−ｋ膜２２０の幅が狭く配線間の絶縁性が不十分となるおそれがある。また、触媒特性膜２４０では、Ｃｕの拡散防止の観点から問題が残る。そこで、以下のように金属膜を除去する。
【００２１】
図４は、図１のフローチャートに対応して実施される工程を表す工程断面図である。
図４では、図１の触媒特性膜除去工程（Ｓ１１６）からｌｏｗ−ｋ膜形成工程（Ｓ１２０）までを示している。
【００２２】
図４（ａ）において、触媒特性膜除去工程（Ｓ１１６）として、Ｃｕ膜２６０の側面に接する触媒特性膜２４０をエッチングにより除去する。例えば、Ｆ２ガスを用いて反応性イオンエッチング法による処理を実施し、Ｃｕ側壁のＡＬＤ−Ｒｕ膜を除去する。これにより空間となる開口部１５２が形成される。
【００２３】
図４（ｂ）において、拡散防止膜形成工程として、露出したＣｕ膜２６０の側面及び上面に選択的に拡散防止膜２４２を形成する。ここでは、拡散防止膜２４２として、Ｃｕと珪素（Ｓｉ）と窒素（Ｎ）の化合物膜を形成する。拡散防止膜２４２は、シラン（ＳｉＨ４）ガスとアンモニア（ＮＨ３）ガスを基板２００が配置された反応容器内に供給することでＣｕ膜２６０の表面を選択的に改質処理することで形成することができる。具体的には、Ｃｕ配線形成後、還元性プラズマにてＣｕ膜２６０の表面の酸化膜を除去後、ＳｉＨ４ガスでＣｕ膜２６０の表面を曝し、ＳｉをＣｕ中に拡散させる。その後、ＮＨ３ガスの一成分であるＮを含むプラズマで余剰のＳｉを除去し、Ｓｉ−Ｎの結合をＣｕ膜２６０の表面に形成すればよい。例えば、この拡散防止膜２４２は、触媒特性膜２４０に比べて薄い膜厚で形成される。例えば、５ｎｍの膜厚で形成される。拡散防止膜２４２を形成することで絶縁膜中へのＣｕ拡散を抑制することができる。
【００２４】
図４（ｃ）において、ｌｏｗ−ｋ膜形成工程として、塗布法を用いて、拡散防止膜２４２で上面及び側面が覆われたＣｕ膜２６０上、ＳｉＯＣ膜２２２膜上、及び触媒特性膜２４０が除去された後の空間内にｌｏｗ−ｋ膜２７０を形成する。ｌｏｗ−ｋ膜２７０の材料としては、シロキサン系低誘電率膜、或いはポリアリーレン系低誘電率膜が好適である。このようにしてＣｕのダマシン配線を形成することができる。また、触媒特性膜２４０が除去された後の開口部１５２内にｌｏｗ−ｋ膜２７０が形成されることで絶縁膜の幅を開口部１５０を形成した時点より広くすることができる。よって、配線間の絶縁性を高めることができる。さらに、空間を無くすことでヒロックを抑制することができる。以上のようにして、配線幅Ｌとスペース幅Ｓとが１：１になる４０ｎｍのＣｕ配線を形成することができる。ｌｏｗ−ｋ膜２７０の材料は、ｌｏｗ−ｋ膜２２０と同様で構わない。ｌｏｗ−ｋ膜２７０を用いることで寄生容量を低減させることができる。
【００２５】
また、ここで、上述したように、幅ｌ＝７０ｎｍの開口部１５０を形成して触媒特性膜２４０を膜厚２０ｎｍ形成した場合には、３０ｎｍのＣｕ配線を最終的に形成することができる。以上のように、開口部１５０の幅を従来量産可能な配線幅であった５０ｎｍよりも広い幅で開口したとしても、従来量産可能な配線幅である５０ｎｍよりも細いＣｕ配線を形成することができる。また、触媒特性膜２４０でＣｕ配線幅を調整することができるので、従来の開口部形成時のリソグラフィ技術およびエッチング技術の向上無しでも従来よりも細いＣｕ配線を形成することができる。
【００２６】
実施の形態２．
実施の形態１では、拡散防止膜として、露出したＣｕ膜２６０の側面及び上面に選択的にＣｕＳｉＮの拡散防止膜２４２を形成した構成について説明した。しかし、これに限るものではない。実施の形態２では、別の材料を用いた拡散防止膜を形成する構成について説明する。製造方法のフローチャートは、図１と同様である。拡散防止膜形成工程（Ｓ１１８）の内容以外は、実施の形態１と同様である。
【００２７】
図５は、実施の形態２における図１のフローチャートに対応して実施される工程を表す工程断面図である。
図５では、図１の拡散防止膜形成工程（Ｓ１１８）からｌｏｗ−ｋ膜形成工程（Ｓ１２０）までを示している。
【００２８】
図５（ａ）において、拡散防止膜形成工程として、露出したＣｕ膜２６０の側面及び上面に選択的に拡散防止膜２４３を形成する。ここでは、拡散防止膜２４３として、無電解めっき法を用いて、Ｃｏ合金を露出したＣｕ配線表面に成膜する。Ｃｏ合金として、例えば、コバルトタングステンボロン（ＣｏＷＢ）が好適である。具体的には、Ｃｕ配線形成後、塩酸（ＨＣｌ）或いはフッ酸（ＨＦ）等の薬液に浸漬させるウェット処理にてＣｕ膜２６０の表面の酸化膜を除去後、ジメチルアミンボラン（ＤＭＡＢ）を用いて無電解めっき法にてＣｕ膜２６０の表面にＣｏＷＢを形成すればよい。拡散防止膜２４３の材料として、ＣｏＷＢの他に、コバルトタングステンリン（ＣｏＷＰ）、或いはこれらを含むＣｏ合金も好適である。実施の形態２でも、この拡散防止膜２４３は、触媒特性膜２４０に比べて薄い膜厚で形成される。例えば、５ｎｍの膜厚で形成される。拡散防止膜２４３を形成することで絶縁膜中へのＣｕ拡散を抑制することができる。
なお、実施の形態２では、拡散防止膜２４３として導電性のＣｏ合金を成膜するため、仮に実施の形態１と同様にライン幅とスペース幅が１：１になるように形成する場合は、Ｃｕ膜２６０の幅にその両側面の拡散防止膜２４３の膜厚分を加算した配線幅がピッチの１／２となるように、ｌｏｗ−ｋ膜２２０に形成する開口部１５０の幅を狭く、或いは触媒特性膜２４０の膜厚を厚く設定すればよい。その他の工程は、実施の形態１と同様である。その結果、図５（ｂ）に示すようにｌｏｗ−ｋ膜２７０が形成されたＣｕ配線を形成することができる。
さらに、ここで拡散防止膜２４３としては、無電解めっき法によるＣｏ合金ではなく、一般的にバリアメタル材料として使用されるＴａ、ＴａＮ、Ｔｉ、ＴｉＮ、ＷＮ等を用いてもよい。具体的には、触媒特性膜２４０を除去して開口部１５２を形成した後、開口部１５２を含む上面全体にＰＶＤ法、ＣＶＤ法等によってバリアメタル材料を堆積させたうえで、ＣＭＰ法によって研磨し、開口部１５２以外に堆積したバリアメタル材料を除去すればよい。実施の形態２において、触媒特性膜２４０が除去された空間が拡散防止膜２４３で完全に埋め込まれると、ｌｏｗ−ｋ膜２２０に形成した開口部１５０の幅がそのまま配線幅となる点では従来の技術を用いた場合と同様であるが、Ｃｕを開口部へ埋め込む際にその側面及び底面に濡れ性の高いウェッティング層が形成されているので、従来量産可能としていた５０ｎｍより細い配線幅でＣｕ配線を形成することができる。
【００２９】
実施の形態３．
実施の形態１では、触媒特性膜２４０を除去したことで生じた開口部１５２を絶縁膜で埋め込んでいたが、これに限るものではない。
【００３０】
図６は、実施の形態３における図１のフローチャートに対応して実施される工程を表す工程断面図である。
図６では、図１のｌｏｗ−ｋ膜形成工程（Ｓ１２０）を示している。それまでの工程は、実施の形態１と同様である。実施の形態３では、ｌｏｗ−ｋ膜形成工程として、ＣＶＤ法を用いて、拡散防止膜２４２で上面及び側面が覆われたＣｕ膜２６０上、及びＳｉＯＣ膜２２２膜上にｌｏｗ−ｋ膜２７２を形成する。ここでは、あえて触媒特性膜２４０が除去された後の開口部１５２が空洞（エアーギャップ）として残るようにカバレッジを劣化させて空間の上部を塞ぐ。以上のように、Ｃｕ膜２６０の側面側に空間を残してｌｏｗ−ｋ膜２７２が形成されることで、絶縁領域に比誘電率ｋ＝1の空洞（エアーギャップ）２８０を形成することができる。よって、配線間の寄生容量を低減することができる。ＣＶＤ法においてカバレッジを劣化させる方法として、例えば、プロセス時の圧力を上昇させればよい。ｌｏｗ−ｋ膜２７２の材料としては、例えば、ＳｉＯＣが好適である。
【００３１】
実施の形態４．
実施の形態３では、エアーギャップを残す点以外が実施の形態１に対応していたが、実施の形態４では、実施の形態２に対応した形態について説明する。すなわち、拡散防止膜２４２が拡散防止膜２４３になった以外は実施の形態３と同様である。
【００３２】
図７は、実施の形態４における図１のフローチャートに対応して実施される工程を表す工程断面図である。
図７では、図１のｌｏｗ−ｋ膜形成工程（Ｓ１２０）を示している。それまでの工程は、実施の形態２と同様である。実施の形態４では、ｌｏｗ−ｋ膜形成工程として、ＣＶＤ法を用いて、拡散防止膜２４３で上面及び側面が覆われたＣｕ膜２６０上、及びＳｉＯＣ膜２２２膜上にｌｏｗ−ｋ膜２７２を形成する。ここでは、あえて触媒特性膜２４０が除去された後の開口部１５２が空洞（エアーギャップ）として残るようにカバレッジを劣化させて空間の上部を塞ぐ。以上のように、Ｃｕ膜２６０の側面側に空間を残してｌｏｗ−ｋ膜２７２が形成されることで、絶縁領域に比誘電率ｋ＝1の空洞（エアーギャップ）２８０を形成することができる。よって、配線間の寄生容量を低減することができる。
【００３３】
実施の形態５．
実施の形態１〜４までは、拡散防止膜２４２或いは拡散防止膜２４３をＣｕ膜２６０の上面及び側面に形成していたが、Ｃｕの拡散を防止する方法はこれに限るものではない。
【００３４】
図８は、実施の形態５における半導体装置の製造方法の要部を表すフローチャートである。
図８において、図１の拡散防止膜形成工程（Ｓ１１８）の代わりに、拡散防止膜形成工程（Ｓ１１９）とした点以外は、図１と同様である。
【００３５】
図９は、図８のフローチャートに対応して実施される工程を表す工程断面図である。
図９では、図８の拡散防止膜形成工程（Ｓ１１９）からｌｏｗ−ｋ膜形成工程（Ｓ１２０）までを示している。Ｓ１０２からＳ１１６までは、実施の形態１〜４までと同様である。
【００３６】
図９（ａ）において、拡散防止膜形成工程として、露出したＣｕ膜２６０の表面に選択的に膜を形成するのではなく、Ｃｕ膜２６０上及びＳｉＯＣ膜２２２膜上に拡散防止膜２２４を形成する。拡散防止膜２２４の材料としては、例えば、炭化シリコン（ＳｉＣ）、窒化シリコン（ＳｉＮ）、炭窒化シリコン（ＳｉＣＮ）、ポーラスＳｉＣＮやこれらの積層膜等を用いることができ、これらは上下の配線間の寄生容量を低減する観点から薄い膜厚で形成することが望まれる。このとき、あえて触媒特性膜２４０が除去された後の開口部１５２が空洞（エアーギャップ）として残るようにカバレッジを劣化させて空間の上部を塞ぐ。以上のように、Ｃｕ膜２６０の側面側に空間を残して拡散防止膜２２４が形成されることで、絶縁領域に比誘電率ｋ＝1の空洞（エアーギャップ）２８２を形成することができる。よって、配線間の寄生容量を低減することができる。ＣＶＤ法においてカバレッジを劣化させる方法として、例えば、プロセス時の圧力を上昇させればよい。
【００３７】
図９（ｂ）において、ｌｏｗ−ｋ膜形成工程として、塗布法或いはＣＶＤ法を用いて、拡散防止膜２２４上にｌｏｗ−ｋ膜２７０を形成する。以上のように、Ｃｕ膜２６０とｌｏｗ−ｋ膜２２０との間は空洞になっているのでＣｕ膜２６０の側面については拡散防止膜の形成を省略することができる。また、Ｃｕ膜２６０の上部に形成する際には、選択的に形成せずに本実施の形態のように上面全体に拡散防止膜２２４を覆っても好適である。一方、例えば実施の形態１と同様に、露出したＣｕ膜２６０の表面に選択的に拡散防止膜２４２を形成した後、さらに上面全体を覆って拡散防止膜２４４を形成してもよい。また、ここでは、拡散防止膜２２４上に層間絶縁膜を形成するだけなのでｌｏｗ−ｋ膜２７０は塗布膜でもＣＶＤ膜でも構わない。
【００３８】
以上の説明において、上記各実施の形態における配線層の材料として、Ｃｕ以外に、Ｃｕ−Ｓｎ合金、Ｃｕ−Ｔｉ合金、Ｃｕ−Ａｌ合金等の、半導体産業で用いられるＣｕを主成分とする材料を用いても同様の効果が得られる。
【００３９】
以上、具体例を参照しつつ実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。
【００４０】
さらに、層間絶縁膜の膜厚や、開口部のサイズ、形状、数などについても、半導体集積回路や各種の半導体素子において必要とされるものを適宜選択して用いることができる。
【００４１】
その他、本発明の要素を具備し、当業者が適宜設計変更しうる全ての半導体装置及び半導体装置の製造方法は、本発明の範囲に包含される。
【００４２】
また、説明の簡便化のために、半導体産業で通常用いられる手法、例えば、フォトリソグラフィプロセス、処理前後のクリーニング等は省略しているが、それらの手法が含まれることは言うまでもない。
【図面の簡単な説明】
【００４３】
【図１】実施の形態１における半導体装置の製造方法の要部を表すフローチャートである。
【図２】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図３】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図４】図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図５】実施の形態２における図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図６】実施の形態３における図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図７】実施の形態４における図１のフローチャートに対応して実施される工程を表す工程断面図である。
【図８】実施の形態５における半導体装置の製造方法の要部を表すフローチャートである。
【図９】図８のフローチャートに対応して実施される工程を表す工程断面図である。
【符号の説明】
【００４４】
２００  基板
１５０，１５２  開口部
２２０，２７０，２７２  ｌｏｗ−ｋ膜
２２４，２４２，２４３  拡散防止膜
２４０  触媒特性膜
２５０  シード膜
２６０  Ｃｕ膜
２８０，２８２  空洞
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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