(57)【要約】【課題】動作周波数を低く抑えつつ、複数ラインにまたがる画像形成位置のズレを、光ヘッドへ供給する階調データの順序を入れ替えることによって補正する。【解決手段】位置ズレ補正回路３０（Ｋ，Ｃ，Ｍ，Ｙ）を有する画像形成装置１００を提供する。位置ズレ補正回路３０（Ｋ，Ｃ，Ｍ，Ｙ）は、それぞれ、書き込みと読み出し同時に実行可能なラインバッファ３１（Ｋ，Ｃ，Ｍ，Ｙ）と、ライトアドレスを生成してラインバッファ３１（Ｋ，Ｃ，Ｍ，Ｙ）に供給するライトアドレス処理の繰り返しであるバッファライト処理（Ｓ３）を実行するライトアドレス生成部５０と、リードアドレスを生成してラインバッファ３１（Ｋ，Ｃ，Ｍ，Ｙ）に供給するリードアドレス処理の繰り返しであるバッファリード処理（Ｓ４）を、バッファライト処理（Ｓ３）に並行して実行するリードアドレス生成部６０とを備える。【選択図】図１２
2008155558.tif 000002
【特許請求の範囲】
【請求項１】
一方向に配列され、与えられた電気エネルギにより発光特性が変化する複数の電気光学素子と、階調データを連ねた画像形成データを受け取り、前記複数の電気光学素子と同数の１ライン分の階調データ毎に、前記１ライン分の階調データにそれぞれ応じた複数の電気エネルギをそれぞれ前記複数の電気光学素子に与える駆動部とを有し、前記複数の電気光学素子の各々からの光を、直線状の基準位置を通過する帯電面に照射して、ライン毎に潜像を書き込む光ヘッドを備える画像形成装置に用いられ、
前記一方向と前記基準位置とのズレに起因した複数ラインにまたがる画像形成位置のズレを、上位回路から階調データを連ねた画像データを受け取り、前記画像データにおける階調データの順序を入れ替えて前記画像形成データを生成して前記光ヘッドへ供給することによって補正する位置ズレ補正回路において、
前記複数ライン分の階調データを記憶可能な記憶領域を有し、供給された階調データを供給されたライトアドレスの記憶領域に書き込むデータライト処理と、供給されたリードアドレスの記憶領域から階調データを読み出して出力するデータリード処理とを同時に実行可能なラインバッファと、
前記ライトアドレスを生成して前記ラインバッファに供給するライトアドレス処理の繰り返しであるバッファライト処理を実行するライトアドレス生成部と、
前記リードアドレスを生成して前記ラインバッファに供給するリードアドレス処理の繰り返しであるバッファリード処理を、前記バッファライト処理に並行して実行するリードアドレス生成部と、を備える、
ことを特徴とする位置ズレ補正回路。
【請求項２】
前記ラインバッファは、前記複数ラインより１ライン多いライン数分の記憶領域を有し、
前記リードアドレス生成部は、前記リードアドレス処理の各々において、当該リードアドレス処理と同時に実行される前記ライトアドレス処理にて生成された前記ライトアドレスに対応するラインとは異なるラインに対応する前記リードアドレスを生成して前記ラインバッファに供給する、
ことを特徴とする請求項１に記載の位置ズレ補正回路。
【請求項３】
前記リードアドレス生成部は、前記バッファライト処理において最初に前記ライトアドレスが生成されると前記バッファリード処理を開始する、
ことを特徴とする請求項１に記載の位置ズレ補正回路。
【請求項４】
前記ラインバッファを階調値が最低の階調データで初期化する初期化部を備える、
ことを特徴とする請求項１に記載の位置ズレ補正回路。
【請求項５】
前記上位回路を備え、
前記上位回路は、前記画像データに後続して階調値が最低の階調データを前記複数ライン分供給する、
ことを特徴とする請求項１に記載の位置ズレ補正回路。
【請求項６】
請求項１ないし５のいずれか１項に記載の位置ズレ補正回路と、
前記帯電面となる面を有する像担持体と、
前記面を帯電して前記帯電面とする帯電器と、
前記光ヘッドと、
前記潜像にトナーを付着させることにより前記像担持体に顕像を形成する現像器と、
被転写体に前記顕像を転写する転写器とを備える画像形成装置。
【請求項７】
一方向に配列され、与えられた電気エネルギにより発光特性が変化する複数の電気光学素子と、階調データを連ねた画像形成データを受け取り、前記複数の電気光学素子と同数の１ライン分の階調データ毎に、前記１ライン分の階調データにそれぞれ応じた複数の電気エネルギをそれぞれ前記複数の電気光学素子に与える駆動部とを有し、前記複数の電気光学素子の各々からの光を、直線状の基準位置を通過する帯電面に照射して、ライン毎に潜像を書き込む光ヘッドを備える画像形成装置において、前記一方向と前記基準位置とのズレに起因した複数ラインにまたがる画像形成位置のズレを、上位回路から階調データを連ねた画像データを受け取り、前記画像データにおける階調データの順序を入れ替えて前記画像形成データを生成して前記光ヘッドへ供給することによって補正する位置ズレ補正方法において、
前記複数ライン分の階調データを記憶可能な記憶領域を有し、供給された階調データを供給されたライトアドレスの記憶領域に書き込むデータライト処理と、供給されたリードアドレスの記憶領域から階調データを読み出して出力するデータリード処理とを同時に実行可能なラインバッファに前記ライトアドレスを供給するライトアドレス処理の繰り返しであるバッファライト処理を実行する一方、前記バッファライト処理に並行して、前記ラインバッファに前記リードアドレスを供給するリードアドレス処理の繰り返しであるバッファリード処理を行う、
ことを特徴とする位置ズレ補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数ラインにまたがる画像形成位置のズレを、前記光ヘッドへ供給する階調データの順序を入れ替えることによって補正する位置ズレ補正回路、この位置ズレ補正回路を備えた画像形成装置および位置ズレ補正方法に関する。
【背景技術】
【０００２】
一方向に配列されたＬＥＤ等の電気光学素子を有する光ヘッドで像担持体（例えば感光体ドラム）に静電潜像をライン毎に書き込む電子写真方式の画像形成装置が普及している。このような画像形成装置では、電気光学素子の配列方向と、像担持体の理想的な露光位置である基準位置とが平行となるように、光ヘッドを取り付けるべきである。
【０００３】
しかし、現実には、取り付け誤差が存在するから、両者が平行となるように光ヘッドを取り付けるのは困難である。このため、電気光学素子の配列方向と基準位置とのズレに起因した複数ラインにまたがる画像形成位置のズレ（実際に形成される画像の位置と理想的な画像の位置とのズレ）が生じる虞がある。画像形成装置において、複数ラインにまたがる画像形成位置のズレが生じると、形成される画像の品質が大幅に低下してしまう。特に、４つの光ヘッドを必要とするタンデム型のカラー画像形成装置では、光ヘッドの取り付け誤差がそれぞれ異なるため、顕著な色ずれが発生してしまう。
【０００４】
そこで、複数ラインにまたがる画像形成位置のズレを、光ヘッドへ供給する階調データの順序を入れ替えることによって補正する技術が開発されている（特許文献１〜特許文献７参照）。これらの技術は、複数ライン分の階調データを保持可能なラインバッファの使用を必須としており、ラインバッファへの書き込み時に階調データの順序を入れ替える技術と、ラインバッファからの読み出し時に階調データの順序を入れ替える技術とに大別される。
【特許文献１】特許第２９８０３９１号公報
【特許文献２】特許第３３９９３５０号公報
【特許文献３】特許第３３８１５８２号公報
【特許文献４】特許第３６８４２２６号公報
【特許文献５】特許第３４２０００３号公報
【特許文献６】特開平１０−３１５５４５号公報
【特許文献７】特開２０００−２２９４４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、従来の技術では、ラインバッファへの階調データの書き込み終了後にラインバッファからの階調データの読み出しが行われる。したがって、動作周波数を、書き込みと読み出しを同時に実行可能なメモリをラインバッファとして用いる場合の２倍以上としなければならない。つまり、従来の技術は、高速なメモリや高速の信号伝送を必要とする技術であった。これはコスト面でも信頼性の確保の面でも不利である。
【０００６】
そこで、本発明は、動作周波数を低く抑えつつ、複数ラインにまたがる画像形成位置のズレを、光ヘッドへ供給する階調データの順序を入れ替えることによって補正することが可能な位置ズレ補正回路、この位置ズレ補正回路を用いた画像形成装置、および位置ズレ補正方法を提供する。
【課題を解決するための手段】
【０００７】
本発明に係る位置ズレ補正回路は、一方向に配列され、与えられた電気エネルギにより発光特性が変化する複数の電気光学素子と、階調データを連ねた画像形成データを受け取り、前記複数の電気光学素子と同数の１ライン分の階調データ毎に、前記１ライン分の階調データにそれぞれ応じた複数の電気エネルギをそれぞれ前記複数の電気光学素子に与える駆動部とを有し、前記複数の電気光学素子の各々からの光を、直線状の基準位置を通過する帯電面に照射して、ライン毎に潜像を書き込む光ヘッドを備える画像形成装置に用いられ、前記一方向と前記基準位置とのズレに起因した複数ラインにまたがる画像形成位置のズレを、上位回路から階調データを連ねた画像データを受け取り、前記画像データにおける階調データの順序を入れ替えて前記画像形成データを生成して前記光ヘッドへ供給することによって補正する位置ズレ補正回路において、前記複数ライン分の階調データを記憶可能な記憶領域を有し、供給された階調データを供給されたライトアドレスの記憶領域に書き込むデータライト処理と、供給されたリードアドレスの記憶領域から階調データを読み出して出力するデータリード処理とを同時に実行可能なラインバッファと、前記ライトアドレスを生成して前記ラインバッファに供給するライトアドレス処理の繰り返しであるバッファライト処理を実行するライトアドレス生成部と、前記リードアドレスを生成して前記ラインバッファに供給するリードアドレス処理の繰り返しであるバッファリード処理を、前記バッファライト処理に並行して実行するリードアドレス生成部と、を備えることを特徴とする。
この位置ズレ補正回路によれば、複数ラインにまたがる画像形成位置のズレを、光ヘッドへ供給する階調データの順序を入れ替えることによって補正する位置ズレ補正回路において、ラインバッファに対するバッファライト処理とバッファリード処理とが並行（同時）に実行されるから、その動作周波数を低く抑えることができる。
【０００８】
上記の位置ズレ補正回路において、前記ラインバッファは、前記複数ラインより１ライン多いライン数分の記憶領域を有し、前記リードアドレス生成部は、前記リードアドレス処理の各々において、当該リードアドレス処理と同時に実行される前記ライトアドレス処理にて生成された前記ライトアドレスに対応するラインとは異なるラインに対応する前記リードアドレスを生成して前記ラインバッファに供給する、ようにしてもよい。この態様によれば、同一のアドレスに対する書き込みと読み出しが同時に行われる事態を確実に回避することができる。
【０００９】
上記の位置ズレ補正回路において、前記リードアドレス生成部は、前記バッファライト処理において最初に前記ライトアドレスが生成されると前記バッファリード処理を開始する、ようにしてもよい。この態様では、バッファライト処理が開始すると即座にバッファリード処理が開始する。したがって、複雑なタイミング制御は不要であり、簡素な回路構成となる。
ところで、従来の技術では、ラインバッファから最初に階調データを読み出すときには、ラインバッファの全ての記憶領域に階調データが書き込まれていなければならないから、ラインバッファに最初に階調データが書き込まれてから、ラインバッファから最初に階調データが読み出されるまでの時間は、ラインバッファの記憶容量、すなわち補正しようとする画像形成位置のズレがまたがるラインの数に応じて異なる。したがって、部品間でのタイミングの調整が繁雑であった。特に、タンデム型のカラー画像形成装置では、補正しようとする画像形成位置のズレがまたがるラインの数がそれぞれ異なるため、上記の調整は極めて繁雑であった。これに対して、この形態では、上記の時間が一定となるから、上記の調整が容易となる。
【００１０】
上記の位置ズレ補正回路において、前記ラインバッファを階調値が最低の階調データで初期化する初期化部を備える、ようにしてもよい。階調値が最低の階調データとは、対応する電気エネルギがゼロの階調データである。位置ズレ補正回路の動作開始時には順序が入れ替えられた一連の階調データの間隙を埋めるダミーデータが必要となるが、この態様によれば、上記の間隙にダミーデータを挿入するための複雑な処理が不要であるから、簡素な回路構成となる。
【００１１】
上記の位置ズレ補正回路において、前記上位回路を備え、前記上位回路は、前記画像データに後続して階調値が最低の階調データを前記複数ライン分供給する、ようにしてもよい。位置ズレ補正回路の動作停止時には順序が入れ替えられた一連の階調データの間隙を埋めるダミーデータが必要となるが、この態様によれば、上記の間隙にダミーデータを挿入するための複雑な処理が不要であるから、簡素な回路構成となる。
【００１２】
本発明に係る画像形成装置は、上記の各種の位置ズレ補正回路のうちいずれか１つと、前記帯電面となる面を有する像担持体と、前記面を帯電して前記帯電面とする帯電器と、前記光ヘッドと、前記潜像にトナーを付着させることにより前記像担持体に顕像を形成する現像器と、被転写体に前記顕像を転写する転写器とを備える。この画像形成装置によれば、位置ズレ補正回路の動作周波数が低く抑えられるから、位置ズレ補正回路の誤動作に起因した問題の発生確率を低減可能である。
【００１３】
本発明に係る位置ズレ補正方法は、一方向に配列され、与えられた電気エネルギにより発光特性が変化する複数の電気光学素子と、階調データを連ねた画像形成データを受け取り、前記複数の電気光学素子と同数の１ライン分の階調データ毎に、前記１ライン分の階調データにそれぞれ応じた複数の電気エネルギをそれぞれ前記複数の電気光学素子に与える駆動部とを有し、前記複数の電気光学素子の各々からの光を、直線状の基準位置を通過する帯電面に照射して、ライン毎に潜像を書き込む光ヘッドを備える画像形成装置において、前記一方向と前記基準位置とのズレに起因した複数ラインにまたがる画像形成位置のズレを、上位回路から階調データを連ねた画像データを受け取り、前記画像データにおける階調データの順序を入れ替えて前記画像形成データを生成して前記光ヘッドへ供給することによって補正する位置ズレ補正方法において、前記複数ライン分の階調データを記憶可能な記憶領域を有し、供給された階調データを供給されたライトアドレスの記憶領域に書き込むデータライト処理と、供給されたリードアドレスの記憶領域から階調データを読み出して出力するデータリード処理とを同時に実行可能なラインバッファに前記ライトアドレスを供給するライトアドレス処理の繰り返しであるバッファライト処理を実行する一方、前記バッファライト処理に並行して、前記ラインバッファに前記リードアドレスを供給するリードアドレス処理の繰り返しであるバッファリード処理を行う、ことを特徴とする。
この位置ズレ補正回路によれば、複数ラインにまたがる画像形成位置のズレを、光ヘッドへ供給する階調データの順序を入れ替えることによって補正する位置ズレ補正回路において、ラインバッファに対するバッファライト処理とバッファリード処理とが並行（同時）に実行されるから、その動作周波数を低く抑えることができる。
【発明を実施するための最良の形態】
【００１４】
以下、添付の図面を参照しながら本発明の実施の形態を説明する。本発明は、その実施の形態を変形して得られる変形例をも範囲に含む。なお、図面においては、各部の寸法の比率は実際のものとは適宜に異ならせてある。
【００１５】
図１は、本発明の実施の形態に係る画像形成装置１００の縦断面図である。画像形成装置１００は、ベルト中間転写体方式を利用したタンデム型のフルカラー画像形成装置である。画像形成装置１００では、同様な構成の４個の光ヘッド１０Ｋ，１０Ｃ，１０Ｍ，１０Ｙが、同様な構成である４個の感光体ドラム（像担持体）１１０Ｋ，１１０Ｃ，１１０Ｍ，１１０Ｙに対応付けてそれぞれ配置されている。
【００１６】
図に示すように、画像形成装置１００には、駆動ローラ１２１と従動ローラ１２２が設けられており、これらのローラ１２１，１２２には無端の中間転写ベルト（被転写体）１２０が巻回されて、矢印に示すようにローラ１２１，１２２の周囲を回転させられる。図示しないが、中間転写ベルト１２０に張力を与えるテンションローラなどの張力付与手段を設けてもよい。
【００１７】
この中間転写ベルト１２０の周囲には、互いに所定間隔をおいて４個の外周面に感光層を有する感光体ドラム１１０Ｋ，１１０Ｃ，１１０Ｍ，１１０Ｙが配置される。感光体ドラム１１０Ｋ，１１０Ｃ，１１０Ｍ，１１０Ｙは、中間転写ベルト１２０の駆動と同期して回転駆動される。添え字Ｋ，Ｃ，Ｍ，Ｙはそれぞれ黒、シアン、マゼンタ、イエローの顕像を形成するために使用されることを意味している。他の部材についても同様である。上記の回転駆動により、感光体ドラム１１０（Ｋ，Ｃ，Ｍ，Ｙ）の外周面は、自己について定められた基準位置（理想的な露光位置）を通過する。
【００１８】
各感光体ドラム１１０（Ｋ，Ｃ，Ｍ，Ｙ）の周囲には、コロナ帯電器１１１（Ｋ，Ｃ，Ｍ，Ｙ）と、光ヘッド１０（Ｋ，Ｃ，Ｍ，Ｙ）と、現像器１１４（Ｋ，Ｃ，Ｍ，Ｙ）が配置されている。コロナ帯電器１１１（Ｋ，Ｃ，Ｍ，Ｙ）は、対応する感光体ドラム１１０（Ｋ，Ｃ，Ｍ，Ｙ）の外周面を一様に帯電させる。光ヘッド１０（Ｋ，Ｃ，Ｍ，Ｙ）は、感光体ドラムの帯電させられた外周面に静電潜像を書き込む。現像器１１４（Ｋ，Ｃ，Ｍ，Ｙ）は、静電潜像に現像剤としてのトナーを付着させることにより感光体ドラムに顕像すなわち可視像を形成する。
【００１９】
このような４色の単色顕像形成ステーションにより形成された黒、シアン、マゼンタ、イエローの各顕像は、各色の転写位置において、これらの転写位置を巡回的に通過するように進行する中間転写ベルト１２０上に順次一次転写されることにより、中間転写ベルト１２０上で重ね合わされて、この結果フルカラーの顕像が得られる。すなわち、中間転写ベルト１２０上に画像が形成される。
【００２０】
中間転写ベルト１２０の内側には、４つの一次転写コロトロン（転写器）１１２（Ｋ，Ｃ，Ｍ，Ｙ）が配置されている。一次転写コロトロン１１２（Ｋ，Ｃ，Ｍ，Ｙ）は、感光体ドラム１１０（Ｋ，Ｃ，Ｍ，Ｙ）の近傍にそれぞれ配置されており、感光体ドラム１１０（Ｋ，Ｃ，Ｍ，Ｙ）から顕像を静電的に吸引することにより、感光体ドラムと一次転写コロトロンの間を通過する中間転写ベルト１２０に顕像を転写する。
【００２１】
最終的に画像を形成する対象としてのシート１０２は、ピックアップローラ１０３によって、給紙カセット１０１から１枚ずつ給送されて、駆動ローラ１２１に接した中間転写ベルト１２０と二次転写ローラ１２６の間のニップ（二次転写位置）に送られる。中間転写ベルト１２０上のフルカラーの顕像は、二次転写ローラ１２６によってシート１０２の片面に一括して二次転写され、定着部である定着ローラ対１２７を通ることでシート１０２上に定着される。すなわち、シート１０２上に画像が形成される。この後、シート１０２は、排紙ローラ対１２８によって、装置上部に形成された排紙カセット上へ排出される。
【００２２】
以上の説明から明らかなように、画像形成装置１００は、直線状の基準位置を通過する面を有する感光体ドラム１１０と、この面を帯電するコロナ帯電器１１１と、感光体ドラム１１０の帯電された面に静電潜像を書き込む光ヘッド１０と、この静電潜像にトナーを付着させることにより感光体ドラム１１０に顕像を形成する現像器１１４と、二次転写位置に進行してきた中間転写ベルト１２０に当該顕像を転写する一次転写コロトロン１１２とを備え、中間転写ベルト１２０（最終的にはシート１０２）上に画像を形成する。
【００２３】
図２は、画像形成装置１００における感光体ドラム１１０Ｙ付近の構成の概略を示す斜視図である。この図において、Ｙ方向は中間転写ベルト１２０の進行方向であり、Ｘ１方向は中間転写ベルト１２０に垂直で感光体ドラム１１０Ｙの母線に略平行な方向である。また、図中の符号ＰＹは、感光体ドラム１１０Ｙについて定められた基準位置を示している。基準位置ＰＹは、感光体ドラム１１０Ｙの母線に平行である。また、この図においては、中間転写ベルト１２０上の、後にシート１０２に接することになる部分に、シート１０２を仮想的に示してある。
【００２４】
図２に示すように、光ヘッド１０Ｙは、電気光学パネル１Ｙと集束性レンズアレイ２Ｙとを備える。集束性レンズアレイ２Ｙは、具体的には、日本板硝子株式会社から入手可能なＳＬＡ(セルフォック・レンズ・アレイ)である（セルフォック＼ＳＥＬＦＯＣは日本板硝子株式会社の登録商標）。なお、本実施の形態を変形し、集束性レンズアレイ２Ｙを排した構成としてもよいし、集束性レンズアレイ２Ｙに代えてマイクロレンズアレイを採用した構成としてもよい。
【００２５】
図３は、光ヘッド１０Ｙの構成の概略を示す平面図である。図２および図３に示すように、電気光学パネル１Ｙは、Ａ方向に延在するアレイ部１１Ｙを有する。アレイ部１１Ｙには、与えられた電気エネルギにより発光特性が変化する複数の電気光学素子がＡ方向に一列で並んで配列されている。各電気光学素子からの光は図３の紙面手前方向に進行し、集束性レンズアレイ２Ｙを透過して感光体ドラム１１０Ｙに到達する。
【００２６】
電気光学素子としては、キャリヤの再結合による励起を必須とする有機ＥＬ（Electro Luminescent）素子を採用している。なお、本実施の形態を変形し、電気光学素子として、キャリヤの再結合を必須としない発光素子（例えば無機ＥＬ素子）や、励起を必須としない発光素子（例えば無機ＬＥＤ）を採用してもよい。
【００２７】
一方、集束性レンズアレイ２Ｙは、Ａ方向に延在しており、電気光学パネル１Ｙと感光体ドラム１１０Ｙとの間に配置され、アレイ部１１Ｙの全域に重なっている。電気光学パネル１Ｙと集束性レンズアレイ２Ｙとの相対位置は図示しないケースにより固定されており、光ヘッド１０Ｙと感光体ドラム１１０Ｙとの相対位置は画像形成装置１００の筐体により固定されている。
【００２８】
図３に示すように、光ヘッド１０Ｙは、それぞれｍ個の電気光学素子を駆動する１５個の駆動部１２Ｙ０〜１２Ｙ１４がＡ方向に順に並んで設けられている。つまり、アレイ部１１Ｙには、１５ｍ個の電気光学素子が設けられており、これらの電気光学素子が駆動部１２Ｙ（０〜１４）により駆動される。駆動部１２Ｙ（０〜１４）は、それぞれ、ｍ段のシフトレジスタ１３Ｙ０〜１３Ｙ１４とラッチ回路１４Ｙ０〜１４Ｙ１４を有する。シフトレジスタ１３Ｙ（０〜１４）の各段はアレイ部１１Ｙ内の電気光学素子と１対１で対応している。また、ラッチ回路１４Ｙ（０〜１４）は、アレイ部１１Ｙ内の電気光学素子に１対１で対応するｍ個のラッチを含む。
【００２９】
シフトレジスタ１３Ｙ（０〜１３）の各々は、その最終段が次のシフトレジスタ１３Ｙ（１〜１４）の前段になっており、シフトレジスタ１３Ｙ（０）の初段には、上位回路から画像形成データＤ２Ｙが入力される。画像形成データＤ２Ｙは、階調を示す階調データを連ねたデータである。よって、シフトレジスタ１３Ｙ（０）の初段に入力された階調データが、順次シフトされ、最終的にシフトレジスタ１３Ｙ（１４）の最終段に達する。つまり、シフトレジスタ１３Ｙ（０〜１３）は、１ライン分の階調データを保持可能な一つのシフトレジスタを構成している。
【００３０】
ラッチ回路１４Ｙ（０〜１４）の各ラッチは、１ライン分の階調データＤ２Ｙがシフトレジスタ１３Ｙ（０〜１３）に保持される度に、対応する段に保持されている階調データをラッチする。駆動部１２Ｙ（０〜１４）は、各ラッチにラッチされた階調データに応じた電気エネルギを当該ラッチに対応する電気光学素子に与える。つまり、駆動部１２Ｙ（０〜１４）は、複数の電気光学素子と同数の１ライン分の階調データ毎に、これら１ライン分の階調データにそれぞれ応じた複数の電気エネルギをそれぞれ複数の電気光学素子に与える。したがって、静電潜像の書き込みはライン毎に行われる。
【００３１】
前述したように、基準位置ＰＹとＡ方向とが平行となるように光ヘッド１０Ｙを画像形成装置１００の筐体に取り付けるのは困難であり、Ａ方向と基準位置ＰＹとが平行にならない可能性が高い。つまり、図２において、中間転写ベルト１２０（最終的にはシート１０２）上の１ライン分の顕像ＩＭに注目した場合、その延在方向Ｘ２Ｍと基準位置ＰＹとが平行にならない可能性、すなわち実際の画像形成位置と理想的な画像形成位置とのズレ（以降、「位置ズレ」と称する）が生じる可能性が高い。
【００３２】
図４は、位置ズレの例を示す図である。図４（ａ）の例では、１ライン分の顕像ＩＭの延在方向Ｘ２ＹがＸ１方向に対して右上がりに傾いている。図４（ｂ）の例では、延在方向Ｘ２ＹがＸ１方向に対して左上がりに傾いている。図では、シート１０２の印刷可能領域をＸ１方向に延在してＹ方向に並ぶ第０行〜第ｎ行に分割した場合の各行の近傍にその行番号を示してあり、これらの行番号から明らかなように、いずれの例でも、１ライン分の顕像ＩＭが複数行にまたがって延在している。前述したように、これは、避けるべき事態である。このため、画像形成装置１００は、位置ズレ補正回路３０Ｋ，３０Ｃ，３０Ｍ，３０Ｙを備えている。
【００３３】
図５は、画像形成装置１００の電気的構成の概略を示すブロック図である。この図に示すように、画像形成装置１００は、光ヘッド１０（Ｋ，Ｃ，Ｍ，Ｙ）にそれぞれ画像形成データＤ２（Ｋ，Ｃ，Ｍ，Ｙ）を供給する位置ズレ補正回路３０（Ｋ，Ｃ，Ｍ，Ｙ）と、位置ズレ補正回路３０（Ｋ，Ｃ，Ｍ，Ｙ）に画像データＤ１（Ｋ，Ｃ，Ｍ，Ｙ）を供給する上位回路２０とを有する。画像データＤ１Ｙ（Ｋ，Ｃ，Ｍ，Ｙ）および画像形成データＤ２（Ｋ，Ｃ，Ｍ，Ｙ）は、それぞれ、階調データを連ねたデータである。
【００３４】
位置ズレ補正回路３０（Ｋ，Ｃ，Ｍ，Ｙ）は、ラインバッファ３１（Ｋ，Ｃ，Ｍ，Ｙ）を有し、画像データＤ１Ｙ（Ｋ，Ｃ，Ｍ，Ｙ）を受け取り、受け取った画像データにおける階調データの順序をラインバッファ３１（Ｋ，Ｃ，Ｍ，Ｙ）を用いて入れ替えて画像形成データＤ２（Ｋ，Ｃ，Ｍ，Ｙ）を生成することによって、位置ズレを補正する回路である。位置ズレ補正回路３０（Ｋ，Ｃ，Ｍ，Ｙ）の構成は同様であるから、以降、位置ズレ補正回路３０Ｙの構成のみを説明する。
【００３５】
図６は、上位回路２０から位置ズレ補正回路３０Ｙに供給される画像データＤ１Ｙの構造例を模式的に示す図である。画像データＤ１Ｙは階調データを連ねたデータであり、この図に示すように、位置ズレ補正回路３０Ｙには、画像データＤ１Ｙを構成する階調データが各ラインを等分割したブロック毎に順次供給される。ｉ，ｊを０以上の整数とした場合、行番号がｉでブロック番号がｊの領域に形成されるべき画像の階調データはブロックＬ（ｉ，ｊ）に含まれる。各ブロックのサイズは同一である。
【００３６】
１ラインあたりのブロックの数は、補正しようとする位置ズレがまたがる行の数（以降、「補正行数」と称する）と同数である。図６には、補正行数が８の場合の例が示されている。具体的には、位置ズレ補正回路３０Ｙには、まずブロックＬ（０，０）の階調データが供給され、次にブロックＬ（０，１）の階調データが供給され、次にブロックＬ（０，２）の階調データが供給され、…、次にブロックＬ（０，７）の階調データが供給され、次にブロックＬ（１，０）の階調データが供給され、次にブロックＬ（１，１）の階調データが供給され、…、やがてブロックＬ（ｎ，７）の階調データが供給される。
【００３７】
Ａ方向と基準位置ＰＹとが平行でなく、複数行にまたがる位置ズレが生じるような関係にある場合、階調データが上述の順序で並んだ画像データＤ１Ｙを、そのまま光ヘッド１０Ｙに供給すると、例えば図４に示すように、複数行にまたがる位置ズレが生じてしまう。このような位置ズレを避けるために、位置ズレ補正回路３０Ｙが生成すべき画像形成データＤ２Ｙの例を図７および図９に示す。
【００３８】
図７は、図４（ａ）の右上がりの例において、ラッチ回路１４Ｙ（０〜１４）にラッチされるべき階調データの一例を示す図である。この例は、補正行数が８の場合の例である。この例では、行番号が０の行に画像が形成されるべき１ライン分の階調データは、０を示す階調データ（階調値が最低の階調データ）が７ブロック分だけ連ね、次にブロックＬ（０，０）の階調データを連ねたものとなり、行番号が１の行に画像が形成されるべき１ライン分の階調データは、階調値が０の階調データ（最低階調データ：階調値が最低の階調データ）を７ブロック分だけ連ね、次にブロックＬ（０，０）の階調データを連ねたものとなり、行番号が１の行に画像が形成されるべき１ライン分の階調データは、最低階調データを６ブロック分だけ連ね、次にブロックＬ（０，１）の階調データを連ね、次にブロックＬ（１，０）を連ねたものとなり、…、行番号がｎ−１の行に画像が形成されるべき１ライン分の階調データは、ブロックＬ（ｎ−１，７）の次にブロックＬ（ｎ，６）を連ね、次に最低階調データを６ブロック分だけ連ねたものとなり、行番号がｎの行に画像が形成されるべき１ライン分の階調データは、ブロックＬ（ｎ，７）の次に最低階調データを７ブロック分だけ連ねたものとなる。この例から、右上がりの位置ズレを補正するには、形成画像が左上がりとなるように画像形成データＤ２Ｙを生成すべきである、ということが分かる。
【００３９】
図８は、図４（ｂ）の左上がりの例において、ラッチ回路１４Ｙ（０〜１４）にラッチされるべき階調データの一例を示す図である。この例は、補正行数が８の場合の例である。この例では、行番号が０の行に画像が形成されるべき１ライン分の階調データは、ブロックＬ（０，７）の次に最低階調データを７ブロック分だけ連ねたものとなり、行番号が２の行に画像が形成されるべき１ライン分の階調データは、ブロックＬ（１，７）の次にブロックＬ（０，６）を連ね、次に最低階調データを６ブロック分だけ連ねたものとなり、…、行番号がｎ−１の行に画像が形成されるべき１ライン分の階調データは、最低階調データを６ブロック分だけ連ね、次にブロックＬ（ｎ，１）の階調データを連ね、次にブロックＬ（ｎ−１，０）を連ねたものとなり、行番号がｎの行に画像が形成されるべき１ライン分の階調データは、最低階調データを７ブロック分だけ連ね、次にブロックＬ（ｎ，０）の階調データを連ねたものとなる。この例から、左上がりの位置ズレを補正するには、形成画像が右上がりとなるように画像形成データＤ２Ｙを生成すべきである、ということが分かる。
【００４０】
図９は、図７の右上がりの位置ズレの補正の例における、ラインバッファ３１Ｙの使用法の一例を模式的に示す図である。図１０は、図８の左上がりの位置ズレの補正の例における、ラインバッファ３１Ｙの使用法の一例を模式的に示す図である。図１１は、ラインバッファ３１Ｙのメモリマップである。これらの図において、実線の矢印は、階調データが書き込まれる領域とその遷移方向を示し、点線の矢印は、階調データが読み出される領域とその遷移方向を示す。
【００４１】
図９および図１０では、ラインバッファ３１Ｙの記憶領域を、補正行数よりも１つだけ多い９個の行域Ｌ０〜Ｌ９に分け、行域Ｌ０〜Ｌ９の各々を分割点ｄｐ１〜ｄｐ７により８個のブロック域Ｂ０〜Ｂ７に分けてある。行域Ｌ０〜Ｌ９の各々は１行分の階調データを保持可能であり、ブロック域Ｂ０〜Ｂ７の各々は１ブロック分の階調データを保持可能である。行域Ｌ０〜Ｌ８の先頭アドレス（オフセット：Ｌ０Ｓ〜Ｌ８Ｓ）は、Ｌ０Ｓ＜Ｌ１Ｓ＜Ｌ２Ｓ＜…＜Ｌ７Ｓ＜Ｌ８Ｓ＜Ｌ９Ｓという関係にある。行域Ｌ０〜Ｌ９の各々において、ブロック域Ｂ０〜Ｂ７の先頭アドレス（分割アドレス：Ｂ０Ｓ〜Ｂ７Ｓ）は、Ｂ０Ｓ＜Ｂ１Ｓ＜Ｂ２Ｓ＜…＜Ｌ５Ｓ＜Ｌ６Ｓ＜Ｌ７Ｓという関係にある。なお、Ｂ０Ｓ〜Ｂ７Ｓは局所的なアドレスである。また、１行の長さ（１行分の階調データの数：電気光学素子の数）をｌｅｎとすると、Ｌ０Ｓ＝０、Ｌ１Ｓ＝ｌｅｎ、Ｌ２Ｓ＝２ｌｅｎ、…、Ｌ７Ｓ＝７ｌｅｎ、Ｌ８Ｓ＝８ｌｅｎとなり、行域Ｌ５のブロックＢ６の先頭アドレスは５ｌｅｎ＋６（ｌｅｎ／８）となる。
【００４２】
ラインバッファ３１Ｙへの階調データの書き込み（ライト）では、図１１から明らかなように、ライトアドレスを、行域Ｌ０の先頭アドレスから行域Ｌ８の最終アドレスまで順に遷移させる処理を繰り返す。一方、ラインバッファ３１Ｙからの階調データの読み出し（リード）におけるリードアドレスの遷移は、右上がりの位置ズレの補正を行うのか、左上がりの位置ズレの補正を行うのかで異なる。
【００４３】
右上がりの位置ズレの補正を行う場合には、まず、図９（ａ１）に示すように、ライトアドレスが行域Ｌ０のブロックＢ０の先頭アドレス（Ｂ０Ｓ）から当該ブロックの最終アドレスまで順に遷移する間に、リードアドレスを、行域Ｌ０の次の行域Ｌ１のブロックＢ７の最終アドレスから当該ブロックの先頭アドレス（Ｂ７Ｓ）まで順に遷移させる。次に、図９（ａ２）に示すように、ライトアドレスが行域Ｌ０のブロックＢ１の先頭アドレス（Ｂ１Ｓ）から当該ブロックの最終アドレスまで順に遷移する間に、リードアドレスを、行域Ｌ１の次の行域Ｌ２の、ブロックＢ７の前のブロックＢ６の最終アドレスから当該ブロックの先頭アドレス（Ｂ６Ｓ）まで順に遷移させる。
【００４４】
このような処理を繰り返し、図９（ａ３）に示すように、ライトアドレスが行域Ｌ０のブロックＢ７の最終アドレスに達し、リードアドレスが、行域Ｌ０の前の行域Ｌ８のブロックＢ０の先頭アドレス（Ｂ０Ｓ）に達すると、図９（ａ４）に示すように、ライトアドレスが行域Ｌ１のブロックＢ０の先頭アドレス（Ｂ０Ｓ）から当該ブロックの最終アドレスまで順に遷移する間に、リードアドレスを、行域Ｌ２の次の行域Ｌ２のブロックＢ７の最終アドレスから当該ブロックの先頭アドレス（Ｂ７Ｓ）まで順に遷移させる。以降、上述と同様の処理が繰り返される。ただし、行域Ｌ８の次の行域は行域Ｌ０であり、行域Ｌ０の前の行域は行域Ｌ８である。
【００４５】
そして、図９（ａ５）に示すように、ライトアドレスが行域Ｌ８のブロックＢ７の最終アドレスに達し、リードアドレスが、行域Ｌ８の前の行域Ｌ８のブロックＢ０の先頭アドレス（Ｂ０Ｓ）に達すると、以上説明した処理を繰り返す。左上がりの位置ズレの補正を行う場合にも、これと同様の処理を行う。ただし、この場合には、図１０に示すように、リードアドレスの行域間の遷移を、行域Ｌ８、行域Ｌ７、…、行域Ｌ１、行域Ｌ０、…という順序で行い、リードアドレスのブロック間の遷移を、ブロックＢ０、ブロックＢ１、…、ブロックＢ６、ブロックＢ７、…という順序で行う。
【００４６】
以上説明したアドレス制御を実現することができれば、図７〜図８に示す結果が得られる画像形成データＤ２Ｙを生成することができる。次に、図９〜図１１に示すアドレス制御を実現することができる処理の流れを示すフローチャートについて説明する。
【００４７】
図１２は、位置ズレ補正回路３０Ｙの動作を示すフローチャートである。この図に示すように、位置ズレ補正回路３０Ｙは、電源オンとなると、動作を開始するか否かを判定する処理（ステップＳ１）を、この判定結果が「ＹＥＳ」となるまで繰り返す。この判定は、例えば、上位回路２０から後述の信号（ｓｔａｒｔ）が供給された場合に「ＹＥＳ」となる。また、上記の繰り返し処理に並行して、位置ズレ補正回路３０Ｙは、自己の初期化を行う（ステップＳ２）。具体的には、ラインバッファ３１Ｙを初期化するとともに、各種パラメータを上位回路２０からロードする。
【００４８】
初期化により、ラインバッファ３１Ｙの全ての記憶領域には、最低階調データが書き込まれる。上位回路２０からロードされる各種パラメータとしては、例えば、ラインバッファ３１Ｙの記憶領域のうち、位置ズレの補正に用いる記憶領域の最終アドレス（ａｄｒｓ＿ｍａｘ）、前述のｌｅｎ、補正行数（ＮＯＬ）、分割アドレスを示すパラメータ、および行域の先頭アドレスを示すオフセットが挙げられる。初期化が終了し、ステップＳ１の判定結果が「ＹＥＳ」となると、位置ズレ補正回路３０Ｙは、バッファライト処理（ステップＳ３）とバッファリード処理（ステップＳ４）とを並行して実行する。
【００４９】
図１３は、バッファライト処理のフローチャートである。バッファライト処理では、位置ズレ補正回路３０Ｙは、まず、ライトアドレス（ａｄｒｓ＿ｗ）を０とする（ステップＳ３１）。次に、ラインバッファ３１Ｙにａｄｒｓ＿ｗを供給し、データライト処理（ステップＳ３３）を行わせる。また、位置ズレ補正回路３０Ｙは、ステップＳ３２およびＳ３３に並行して、ａｄｒｓ＿ｗとａｄｒｓ＿ｍａｘとが等しいか否かを判定し（ステップＳ３４）、この判定結果が「ＮＯ」であれば、ａｄｒｓ＿ｗに１を加算し（ステップＳ３５）、処理をステップＳ３２およびＳ３４に戻す。ステップＳ３４の判定結果が「ＹＥＳ」の場合、位置ズレ補正回路３０Ｙは、処理をステップＳ３１に戻す。つまり、バッファライト処理は、ライトアドレスを生成してラインバッファ３１Ｙに供給するライトアドレス処理の繰り返しであり、位置ズレ補正回路３０Ｙは、ライトアドレス生成部として機能する。
【００５０】
図１４は、バッファリード処理のフローチャートである。このバッファリード処理は、上述した各種のパラメータのロードを前提としたものであり、ロードするパラメータに応じて適宜に変形可能である。図１４のバッファリード処理では、位置ズレ補正回路３０Ｙは、まず、最初のオフセットを選択する（ステップＳ３１）。オフセットは巡回的に並んでおり、位置ズレ補正回路３０Ｙは、これらのオフセットから１つのオフセット（例えばＬ１Ｓ）を選択する（ステップＳ４１）。次に、行域内で記憶領域を示すラインアドレス（ａｄｒｓ＿Ｌ）をｌｅｎ−１とする（ステップＳ４２）。
【００５１】
次に、位置ズレ補正回路３０Ｙは、最初の分割アドレスを選択する（ステップＳ４３）。分割アドレスは巡回的に並んでおり、位置ズレ補正回路３０Ｙは、これらの分割アドレスから１つの分割アドレス（例えばＢ７Ｓ）を選択する（ステップＳ４３）。次に位置ズレ補正回路３０Ｙは、選択オフセットおよびａｄｒｓ＿Ｌに基づいてａｄｒｓ＿ｒを生成すし（ステップＳ４４）、生成したａｄｒｓ＿ｒをラインバッファ３１Ｙに供給し（ステップＳ４５）、データリード処理（ステップＳ４６）を行わせる。
【００５２】
一方、位置ズレ補正回路３０Ｙは、ステップＳ４３の完了後に、ａｄｒｓ＿Ｌと選択中の分割アドレスとが等しいか否かを判定し（ステップＳ４７）、この判定結果が「ＮＯ」であればａｄｒｓ＿Ｌに１を加算し（ステップＳ４８）、処理をステップＳ４４およびＳ４７に戻す。ステップＳ４７の判定結果が「ＹＥＳ」であれば、位置ズレ補正回路３０Ｙは、ｄｒｓ＿Ｌと選択中のオフセットとが等しいか否かを判定し（ステップＳ４９）、この判定結果が「ＮＯ」であれば、次のオフセットおよび次の分割アドレスを選択し（ステップＳ５０）、ａｄｒｓ＿Ｌに１を加算し（ステップＳ４８）、処理をステップＳ４４およびＳ４７に戻す。ステップＳ４９の判定結果が「ＹＥＳ」であれば、位置ズレ補正回路３０Ｙは、次のオフセットを選択し（ステップＳ５１）、処理をステップＳ４４およびＳ４７に戻す。
【００５３】
つまり、バッファリード処理は、リードアドレスを生成してラインバッファ３１Ｙに供給するリードアドレス処理の繰り返しであり、位置ズレ補正回路３０Ｙは、リードアドレス処理をバッファライト処理に並行して実行するリードアドレス生成部として機能する。
以上説明した処理を実現することができれば、図９〜図１１に示すアドレス制御を実現することができる。ここでは、図１２〜図１４に示すアドレス制御を実現することができる２種類の回路構成について説明する。
【００５４】
＜第１の実施の形態＞
図１５は、第１の実施の形態に係る位置ズレ補正回路の構成を示すブロック図である。この位置ズレ補正回路は、ＤＰＲＡＭ（Dual Port RAM）４０と、ライトアドレス生成部５０と、リードアドレス生成部６０を有する。ＤＰＲＡＭ４０は、ラインバッファとして用いられるものであり、複数ライン分の階調データを記憶可能な記憶領域を有し、階調データおよびライトアドレスが供給されると当該階調データを当該ライトアドレスの記憶領域に書き込むデータライト処理と、リードアドレスが供給されると当該リードアドレスの記憶領域から階調データを読み出して出力するデータリード処理とを同時に実行可能である。ライトアドレス生成部５０は、上位回路２０から、動作の開始を示す信号（ｓｔａｒｔ）を受けてから動作の停止を示す信号（ｅｎｄ）を受けるまで、クロック毎に巡回的に変化するａｄｒｓ＿ｗを生成する。このａｄｒｓ＿ｗは、ＤＰＲＡＭ４０に供給される一方、リードアドレス生成部６０に供給される。
【００５５】
図１６は、リードアドレス生成部６０の構成を示す回路図である。リードアドレス生成部６０は、ラインアドレスカウンタ６１、オフセットカウンタ６２、クロックカウンタ６３、分割アドレスレジスタ６４、オフセットレジスタ６５、データセレクタ６６、コンパレータ６７、データセレクタ６８およびＯＲ回路６９を備える。
【００５６】
ラインアドレスカウンタ６１はａｄｒｓ＿Ｌを生成するダウンカウンタである。ラインアドレスカウンタ６１には、クロックとしてａｄｒｓ＿ｒが入力され、初期値としてｌｅｎ−1（例えば１５ｍ−１）がセットされる。ラインアドレスカウンタ６１の値は、０の次にｌｅｎ−1に戻る。オフセットカウンタ６２は、オフセットを選択するためのデータを出力するダウンカウンタである。オフセットカウンタ６２には、初期値として補正行数（ＮＯＬ（例えば８））がセットされる。ラインアドレスカウンタ６１の値は、０の次にｌｅｎ−1に戻る。ブロックカウンタ６３は、分割アドレスを選択するためのデータを出力するダウンカウンタである。ブロックカウンタ６３には、初期値として補正行数（ＮＯＬ）から１を減じた値（例えば７）がセットされる。ブロックカウンタ６３の値は、０の次にＮＯＬ−1に戻る。
【００５７】
分割アドレスレジスタ６４の数およびデータセレクタ６５のデータ入力端子の数は、それぞれ、ＮＯＬである。分割アドレスレジスタ６４には、それぞれ、分割アドレス（例えばＢ０Ｓ〜Ｂ７Ｓ）がロードされる。各分割アドレスは、データセレクタ６５のデータ入力端子に入力される。データセレクタ６５のＳＥＬ端子には、ブロックカウンタ６３の出力データが入力される。したがって、データセレクタ６５は、ＮＯＬの分割アドレスから、ブロックカウンタ６３の出力データに応じた１つの分割アドレスを選択し、出力する。
【００５８】
コンパレータ６７には、ａｄｒｓ＿Ｌとデータセレクタ６５の出力データとが入力される。コンパレータ６７は、両者が一致した場合にのみ、オフセットカウンタ６２およびブロックカウンタ６３にクロックを入力する。このクロックが入力された場合にのみ、オフセットカウンタ６２およびブロックカウンタ６３は、ダウンカウントする。
【００５９】
オフセットレジスタ６５の数およびデータセレクタ６８のデータ入力端子の数は、それぞれ、ＮＯＬ＋１である。オフセットレジスタ６５には、それぞれ、オフセット（例えばＬ０Ｓ〜Ｌ８Ｓ）がロードされる。各オフセットは、データセレクタ６８のデータ入力端子に入力される。データセレクタ６８のＳＥＬ端子には、オフセットカウンタ６２の出力データが入力される。したがって、データセレクタ６８は、ＮＯＬ＋１のオフセットから、オフセットカウンタ６２の出力データに応じた１つのオフセットを選択し、出力する。
【００６０】
オフセットカウンタ６２の出力データ（上位アドレス）とａｄｒｓ＿Ｌ（下位アドレス）は、ＯＲ回路６９で合成され、ａｄｒｓ＿ｒとなり、ＤＰＲＡＭ４０へ供給される。
【００６１】
＜第２の実施の形態＞
図１７は、第２の実施の形態に係る位置ズレ補正回路の構成を示すブロック図である。この位置ズレ補正回路は、ライトアドレス生成部５０と、リードアドレス生成部６０と、アドレスデコーダ７０と、ラッチ回路８０とを有する。ラッチ回路８０は、複数のＤフリップフロップ８１を有する。各Ｄフリップフロップ８１のデータ入力端子Ｄには画像データＤ１Ｙが入力される。
【００６２】
アドレスデコーダ７０は、全てのＤフリップフロップ８１のクロック入力端子Ｃに接続されたアドレスラインが接続されており、ライトアドレス生成部５０から供給されたａｄｒｓ＿ｗに応じた１本のアドレスラインにクロックを供給して該当するＤフリップフロップ８１をアサートする。これにより、このＤフリップフロップ８１に階調データが書き込まれる。また、アドレスデコーダ７０は、全てのＤフリップフロップ８１のアウトプットコントロール端子ＯＣに接続されたアドレスラインが接続されており、リードアドレス生成部６０から供給されたａｄｒｓ＿ｗに応じた１本のアドレスラインにクロックを供給して該当するＤフリップフロップ８１をアサートする。これにより、このＤフリップフロップ８１から階調データが読み出される。
【００６３】
上述した各実施の形態において、上位回路２０は、各位置ズレ補正回路３０（Ｋ，Ｃ，Ｍ，Ｙ）に対して、画像データＤ１（Ｋ，Ｃ，Ｍ，Ｙ）に後続して、ａｄｒｓ＿ｍａｘ＋１の最低階調データ（補正行数分の階調データ）を供給してから、動作停止を示す信号（ｅｎｄ）を供給する。図７および図８に示すように、位置ズレ補正回路３０（Ｋ，Ｃ，Ｍ，Ｙ）の停止時には、画像データＤ１（Ｋ，Ｃ，Ｍ，Ｙ）に含まれていた階調データの間隙を埋めるダミーデータが必要となるが、上記の各実施の形態では、上位回路２０が上記の処理を行うから、上記の間隙にダミーデータを挿入するための複雑な処理が不要であり、簡素な回路構成となっている。
【００６４】
＜変形例＞
【００６５】
図１８は、本発明の実施の形態の変形例に係る画像形成装置の縦断面図である。この画像形成装置は、ベルト中間転写体方式を利用したロータリ現像式のフルカラー画像形成装置であり、上述の位置ズレ補正回路３０（Ｃ，Ｍ，Ｙ，Ｋ）および上位回路２０と同様の位置ズレ補正回路および上位回路を備える。図１８に示す画像形成装置において、感光体ドラム（像担持体）１６５の周囲には、コロナ帯電器１６８、ロータリ式の現像ユニット１６１、光ヘッド１６７、中間転写ベルト１６９が設けられている。光ヘッド１６７は、前述の光ヘッド１０と同様の構成である。
【００６６】
コロナ帯電器１６８は、感光体ドラム１６５の外周面を一様に帯電させる。光ヘッド１６７は、感光体ドラム１６５の帯電させられた外周面に静電潜像を書き込む。光ヘッド１６７は、電気光学装置またはその変形例に係る電気光学装置であり、複数の発光素子１４の配列方向が感光体ドラム１６５の母線（主走査方向）に沿うように設置される。静電潜像の書き込みは、上記の複数の発光素子１４により光を感光体ドラムに照射することにより行う。
【００６７】
現像ユニット１６１は、４つの現像器１６３Ｙ，１６３Ｃ，１６３Ｍ，１６３Ｋが９０°の角間隔をおいて配置されたドラムであり、軸１６１ａを中心にして反時計回りに回転可能である。現像器１６３Ｙ，１６３Ｃ，１６３Ｍ，１６３Ｋは、それぞれイエロー、シアン、マゼンタ、黒のトナーを感光体ドラム１６５に供給して、静電潜像に現像剤としてのトナーを付着させることにより感光体ドラム１６５に顕像すなわち可視像を形成する。
【００６８】
無端の中間転写ベルト１６９は、駆動ローラ１７０ａ、従動ローラ１７０ｂ、一次転写ローラ１６６およびテンションローラに巻回されて、これらのローラの周囲を矢印に示す向きに回転させられる。一次転写ローラ１６６は、感光体ドラム１６５から顕像を静電的に吸引することにより、感光体ドラムと一次転写ローラ１６６の間を通過する中間転写ベルト１６９に顕像を転写する。
【００６９】
具体的には、感光体ドラム１６５の最初の１回転で、光ヘッド１６７によりイエロー（Ｙ）像のための静電潜像が書き込まれて現像器１６３Ｙにより同色の顕像が形成され、さらに中間転写ベルト１６９に転写される。また、次の１回転で、光ヘッド１６７によりシアン（Ｃ）像のための静電潜像が書き込まれて現像器１６３Ｃにより同色の顕像が形成され、イエローの顕像に重なり合うように中間転写ベルト１６９に転写される。そして、このようにして感光体ドラム９が４回転する間に、イエロー、シアン、マゼンタ、黒の顕像が中間転写ベルト１６９に順次重ね合わせられ、この結果フルカラーの顕像が転写ベルト１６９上に形成される。最終的に画像を形成する対象としてのシートの両面に画像を形成する場合には、中間転写ベルト１６９に表面と裏面の同色の顕像を転写し、次に中間転写ベルト１６９に表面と裏面の次の色の顕像を転写する形式で、フルカラーの顕像を中間転写ベルト１６９上で得る。
【００７０】
画像形成装置には、シートが通過させられるシート搬送路１７４が設けられている。シートは、給紙カセット１７８から、ピックアップローラ１７９によって１枚ずつ取り出され、搬送ローラによってシート搬送路１７４を進行させられ、駆動ローラ１７０ａに接した中間転写ベルト１６９と二次転写ローラ１７１の間のニップを通過する。二次転写ローラ１７１は、中間転写ベルト１６９からフルカラーの顕像を一括して静電的に吸引することにより、シートの片面に顕像を転写する。二次転写ローラ１７１は、図示しないクラッチにより中間転写ベルト１６９に接近および離間させられるようになっている。そして、シートにフルカラーの顕像を転写する時に二次転写ローラ１７１は中間転写ベルト１６９に当接させられ、中間転写ベルト１６９に顕像を重ねている間は二次転写ローラ１７１から離される。
【００７１】
上記のようにして画像が転写されたシートは定着器１７２に搬送され、定着器１７２の加熱ローラ１７２ａと加圧ローラ１７２ｂの間を通過させられることにより、シート上の顕像が定着する。定着処理後のシートは、排紙ローラ対１７６に引き込まれて矢印Ｆの向きに進行する。両面印刷の場合には、シートの大部分が排紙ローラ対１７６を通過した後、排紙ローラ対１７６が逆方向に回転させられ、矢印Ｇで示すように両面印刷用搬送路１７５に導入される。そして、二次転写ローラ１７１により顕像がシートの他面に転写され、再度定着器１７２で定着処理が行われた後、排紙ローラ対１７６でシートが排出される。
【００７２】
なお、上述した実施の形態を変形し、中間転写ベルトを使用せずに感光体ドラムから直接シートに顕像を転写するタイプの画像形成装置や、モノクロの画像を形成する画像形成装置としてもよい。また、光ヘッド１０および１６７における電気光学素子の配列バターンは複数列かつ千鳥状であってもよい。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施の形態に係る画像形成装置１００の縦断面図である。
【図２】画像形成装置１００における感光体ドラム１１０Ｙ付近の構成の概略を示す斜視図である。
【図３】画像形成装置１００内の光ヘッド１０Ｙの構成の概略を示す平面図である。
【図４】位置ズレの例を示す図である。
【図５】画像形成装置１００の電気的構成の概略を示すブロック図である。
【図６】画像形成装置１００の内の位置ズレ補正回路３０Ｙに供給される画像データＤ１Ｙの構造例を模式的に示す図である。
【図７】画像形成装置１００の内のラッチ回路１４Ｙ（０〜１４）にラッチされるべき階調データの一例を示す図である。
【図８】ラッチ回路１４Ｙ（０〜１４）にラッチされるべき階調データの他の一例を示す図である。
【図９】位置ズレ補正回路３０Ｙ内のラインバッファ３１Ｙの使用法の一例を模式的に示す図である。
【図１０】位置ズレ補正回路３０Ｙ内のラインバッファ３１Ｙの使用法の他の一例を模式的に示す図である。
【図１１】ラインバッファ３１Ｙのメモリマップである。
【図１２】位置ズレ補正回路３０Ｙの動作を示すフローチャートである。
【図１３】位置ズレ補正回路３０Ｙにおけるバッファライト処理のフローチャートである。
【図１４】位置ズレ補正回路３０Ｙにおけるバッファリード処理のフローチャートである。
【図１５】本発明の第１の実施の形態に係る位置ズレ補正回路の構成を示すブロック図である。
【図１６】図１５の位置ズレ補正回路内のリードアドレス生成部６０の構成を示す回路図である。
【図１７】本発明の第２の実施の形態に係る位置ズレ補正回路の構成を示すブロック図である。
【図１８】本発明の実施の形態の変形例に係る画像形成装置の縦断面図である。
【符号の説明】
【００７４】
１０（Ｋ，Ｃ，Ｍ，Ｙ），１６７…光ヘッド、２０…上位回路、３０（Ｋ，Ｃ，Ｍ，Ｙ）…位置ズレ補正回路、３１（Ｋ，Ｃ，Ｍ，Ｙ）…ラインバッファ、５０…ライトアドレス生成部、６０…リードアドレス生成部、１１０，１６５…感光体ドラム（像担持体）、１１１，１６８…コロナ帯電器（帯電器）、１１４，１６３…現像器、１１２…一次転写コロトロン（転写器）、１６６…一次転写ローラ（転写器）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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