(57)【要約】【課題】高精度の増幅特性を有しつつ且つ低消費電力でレイアウト面積も小さいセンスアンプ回路、及びこれを用いた半導体記憶装置を提供する。【解決手段】差動入力回路１は、差動入力信号ＰＬＵＳ、ＭＩＮＵＳを入力端子に与えられ差動出力信号ＤＰ、ＤＭを生成する。動作検知回路５は、信号ＤＰ、ＤＭの少なくとも一方が所定の電位に達したこと検知して活性化信号ＡＭＰＥを出力する。活性化信号ＡＭＰＥに従ってラッチ型増幅器３が活性化し差動出力信号ＳＰ、ＳＭを増幅し増幅出力信号ＯＵＴを出力する。接続遮断器２は、活性化信号ＡＭＰＥに従って差動入力回路１とラッチ型増幅器３との間の接続を遮断する。【選択図】図１
2008217864.tif 000002
【特許請求の範囲】
【請求項１】
差動入力信号を一対の差動入力端子に与えられ一対の第１差動出力信号を生成する差動入力回路と、
前記一対の第１差動出力信号の少なくとも一方が所定の電位に達したこと検知して活性化信号を出力する検知回路と、
前記活性化信号に従って活性化し第２差動出力信号を出力するラッチ型増幅器と、
前記差動入力回路と前記ラッチ型増幅器との間を接続し前記活性化信号に従って前記差動入力回路と前記ラッチ型増幅器との間の接続を遮断する遮断回路と
を備えたことを特徴とするセンスアンプ回路。
【請求項２】
前記差動入力回路の活性化前において、前記差動入力回路の出力端子の電位を初期電位に維持する初期化回路を備えた請求項１記載のセンスアンプ回路。
【請求項３】
前記差動入力回路は、
一端に電源電圧を与えられ制御端子に活性化信号を与えられて導通する第１トランジスタと、
一端を前記第１トランジスタの他端に接続され、制御端子にそれぞれ前記差動入力信号を与えられて他端から前記第１差動出力信号を出力する第２、第３のトランジスタと
を備えたことを特徴とする請求項１記載のセンスアンプ回路。
【請求項４】
前記遮断回路は、前記差動入力回路の出力端子と前記ラッチ型増幅器の入力端子との間に接続され前記活性化信号に従って導通／非導通が切り替わるトランジスタからなることを特徴とする請求項３記載のセンスアンプ回路。
【請求項５】
メモリセルをマトリクス状に配置して構成されるメモリセルアレイと、
前記メモリセルを行方向において選択するため前記メモリセルアレイに配列された複数のワード線と、
前記メモリセルからのデータ読み出しを行うため前記ワード線と直交する方向に配列された読み出しビット線対と、
前記メモリセルへのデータ書き込みを行うため前記ワード線と直交する方向に配列された書き込みビット線と、
前記読み出しビット線対に生じる電位差を増幅するセンスアンプと
を備え、
前記センスアンプは、
前記読み出しビット線対を一対の差動入力端子に接続され一対の第１差動出力信号を生成する差動入力回路と、
前記一対の第１差動出力信号の少なくとも一方が所定の電位に達したこと検知して活性化信号を出力する検知回路と、
前記活性化信号に従って活性化し第２差動出力信号を出力するラッチ型増幅器と、
前記差動入力回路と前記ラッチ型増幅器との間を接続し前記活性化信号に従って前記差動入力回路と前記ラッチ型増幅器との間の接続を遮断する遮断回路と
を備えたことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、センスアンプ回路及びこれを用いた半導体記憶装置に関する。より詳しくは、ゲート絶縁膜破壊型アンチヒューズ素子をメモリセルに用いた半導体記憶装置に適用して好適なセンスアンプ回路、及び半導体記憶装置に関する。
【背景技術】
【０００２】
最近の大容量半導体記憶装置には内在する不良記憶素子の番地の格納のため比較的小容量の不揮発性記憶装置が同一チップ上に混載されている。同様に、高機能で高速な半導体論理回路装置においても、その製造情報を蓄える目的やチップ個別の固有番号を格納する目的のため、比較的小容量の不揮発性記憶素子が混載されている。
【０００３】
また同様に、高精度のアナログ回路装置においても、その特性を均一に保つための調整情報を格納するため、やはり、比較的小容量の半導体記憶装置が混載されている。
【０００４】
前出のような用途に用いられる半導体記憶装置として、ＭＯＳトランジスタのゲート絶縁膜を破壊することにより１ビットのデータを記憶するアンチヒューズ素子と呼ばれる半導体記憶素子を使用する例が見られる（例えば、非特許文献１参照）。ゲート酸化膜破壊型アンチヒューズ素子には、その製造に製造工程の追加を必要とせず、安価に製造できるという特徴がある。さらに、その製造工程追加が不要という特徴のため、同一チップ上に混載される主要な半導体素子、例えば、大容量記憶のための微細な記憶素子や高速論理回路を構成する高速トランジスタや高精度な電気特性を示すアナログ回路用トランジスタなどの特性劣化を招かないという利点がある。これら優れた特徴のため、アンチヒューズ素子は前述のような用途に対して最適な不揮発性記憶素子と言える。
【０００５】
ところが、アンチヒューズ素子など、その内部構造または構成物質の組成を破壊することによりデータを保持する不可逆性の記憶素子では、状態の変化に伴う読み出し電流量の変化が微少であったり、そのバラツキが大きかったり、または、ある程度大きな読み出し電流を得るためには適切な電圧を印加する必要があったりするなど、読み出し動作における電気特性が良好でない場合が多い。このような読み出し電気特性が良好でない記憶素子を用いて半導体記憶装置を構成するためには、適切なバイアス電圧を印加し、読み出される微少な電位差を正確に増幅し、さらに、その出力を適切なタイミングでデータの“０”／“１”を判断する高精度なセンスアンプを欠かすことができない。
【０００６】
従来、微少な差動電位差を増幅するような高精度のセンスアンプとして、アナログ動作型の差動増幅器が用いられてきた。一般に、アナログ差動増幅器は、増幅率を大きく設定することができ、高精度のセンスアンプを設計しやすいという利点がある。その反面、アナログ動作型の差動増幅器は、消費電力が大きく、またレイアウト面積が大きくなるという欠点がある。
【０００７】
一方、ラッチ回路で構成されたセンスアンプには、構成が単純でレイアウト面積が小さく、低電圧で動作し、センスの瞬間のみ電流が流れるため消費電力が小さいという利点がある。その反面、アナログ差動増幅器で構成されたセンスアンプに比べて、増幅率が低く、精度が悪いという欠点がある。
【非特許文献１】H. Ito et al. “Pure CＭＯＳOne-time Programmable Memory using Gate-OX Antifuse”, Proceedings of the IEEE 2004 Custom Integrated Circuits Conference, PP. 469-472
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、高精度の増幅特性を有しつつ且つ低消費電力でレイアウト面積も小さいセンスアンプ回路、及びこれを用いた半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様に係るセンスアンプ回路は、差動入力信号を一対の差動入力端子に与えられ一対の第１差動出力信号を生成する差動入力回路と、前記一対の第１差動出力信号の少なくとも一方が所定の電位に達したこと検知して活性化信号を出力する検知回路と、前記活性化信号に従って活性化し第２差動出力信号を出力するラッチ型増幅器と、前記差動入力回路と前記ラッチ型増幅器との間を接続し前記活性化信号に従って前記差動入力回路と前記ラッチ型増幅器との間の接続を遮断する遮断回路とを備えたことを特徴とする。
【発明の効果】
【００１０】
この発明によれば、高精度の増幅特性を有しつつ且つ低消費電力でレイアウト面積も小さいセンスアンプ回路及び半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
【００１２】
図１は、本発明の第１の実施の形態に係るセンスアンプ回路の概略構成を示すブロック図である。この第１の実施の形態のセンスアンプ回路は、後述の説明から明らかになるように、自動ラッチ機能を内蔵している。
【００１３】
このセンスアンプ回路は、差動入力回路１、接続遮断器２、ラッチ型増幅器３、初期化回路４、及び動作検知回路５から構成されている。
【００１４】
差動入力回路１は、一対の入力端子に差動入力信号ＰＬＵＳ及びＭＩＮＵＳを入力され、この差動入力信号ＰＬＵＳ及びＭＩＮＵＳを差動増幅して差動出力信号ＤＰ、ＤＭを出力するアナログ式差動増幅器である。この差動入力信号ＰＬＵＳ及びＭＩＮＵＳは、一方が選択されたメモリセルから読み出されたセル電流に基づく信号であり、他方が参照電位発生回路により与えられる参照電位に基づく信号である。
【００１５】
この差動入力回路１は、活性化信号ＳＡＥを与えられることにより活性化し、イニシャライズ信号ＩＮＩＴに従い動作可能になる。
【００１６】
活性化信号ＳＡＥが所定の状態の時、この差動入力回路１は動作し、例えば入力信号ＰＬＵＳが入力信号ＭＩＮＵＳより電位が高い場合に出力信号ＤＰがＤＭよりも高電位となり、それ以外の場合には逆に出力信号ＤＭがＤＰよりも高電位となる。
【００１７】
接続遮断器２は、差動入力回路１と、ラッチ型増幅器３とを結ぶ信号線に配置され、両者を接続する。そして接続遮断器２は、所定のタイミングで後述する活性化信号ＡＭＰＥが出力された場合に、この信号線を遮断する機能を有する。この接続遮断器２は増幅機能を有し、差動入力回路１の出力信号ＤＰ及びＤＭを増幅させた差動出力信号ＳＰ及びＳＭを出力するように構成することが可能である。
【００１８】
ラッチ型増幅器３は、接続遮断器２からの出力信号ＳＰ及びＳＭを入力されてこれを差動増幅し、その差動増幅の結果としての差動出力信号ＯＵＴを出力するラッチ型の差動増幅器である。ラッチ型増幅器３は、所定のタイミングで後述する活性化信号ＡＭＰＥが出力された場合に活性化され、前述の差動増幅動作を開始する。
【００１９】
初期化回路４は、活性化信号ＳＡＥを入力され、例えば活性化信号ＳＡＥが第１の状態では差動入力回路１の出力端子を初期電位（接地電位Ｖｓｓ）に設定し、その後、活性化信号ＳＡＥが第２の状態になった場合に差動入力回路１の動作開始を可能にするイニシャライズ信号ＩＮＩＴを出力する。初期化信号ＩＮＩＴは差動入力回路１及び接続遮断器２に入力されている。
【００２０】
動作検知回路５は、差動入力回路１の出力信号ＤＰ及びＤＭを入力され、このいずれか一方が所定の電圧以上になったことを検知して、接続遮断器２を遮断すると共にラッチ型増幅器３を活性化させるための活性化信号ＡＭＰＥを出力する。
【００２１】
この図１の回路の具体的構成例を、図２に示す。
【００２２】
この例では、差動入力回路１は、ｐ型ＭＯＳトランジスタ１１〜１３から構成される。ｐ型ＭＯＳトランジスタ１１は、ソースを電源電圧に接続され、ドレインをｐ型ＭＯＳトランジスタ１２、１３のソースに接続されている。この構成により、ｐ型ＭＯＳトランジスタ１１は、負論理の活性化信号ＳＡＥｎが“Ｌ”とされることにより導通して駆動電流をトランジスタ１２、１３に供給する定電流源トランジスタとして機能する。ｐ型ＭＯＳトランジスタ１２、１３は、ゲートにそれぞれ差動入力信号ＰＬＵＳ、ＭＩＮＵＳを与えられ、ドレインから差動出力信号ＤＰ、ＤＭを出力する一対の差動入力ゲートトランジスタを構成している。
【００２３】
接続遮断器２は、一対のｎ型ＭＯＳトランジスタ２１、２２から構成される。ｎ型ＭＯＳトランジスタ２１、２２は、負論理の活性化信号ＡＭＰＥｎが“Ｌ”となることにより非導通とされ、差動入力回路１をラッチ型増幅器３から遮断する。活性化信号ＡＭＰＥｎが“Ｈ”の間は、差動出力信号ＤＰ、ＤＭをドレインに入力され、これを若干増幅させた差動出力信号ＳＰ、ＳＭを出力するソースフォロワ回路として機能する。
【００２４】
ラッチ型増幅器３はｎ型ＭＯＳトランジスタ３１、３２、及びｐ型ＭＯＳトランジスタ３３〜３６を備えている。
【００２５】
ｎ型ＭＯＳトランジスタ３１、３２は、ゲートが互いのドレインに交差接続されソースが接地電位に共通接続されてｎ型ラッチ回路を形成している。また、ｐ型ＭＯＳトランジスタ３３、３４は、それぞれトランジスタ３５と３１の間、及びトランジスタ３６と３２の間に接続されている。ｐ型ＭＯＳトランジスタ３３、３４は、ゲートに与えられた活性化信号ＡＭＰＥｎが“Ｌ”となることにより導通してラッチ型増幅器３を活性化状態にする。
【００２６】
また、ｐ型ＭＯＳトランジスタ３５、３６は、ソースが電源電圧に共通接続されると共に、ドレインはｐ型ＭＯＳトランジスタ３３、３４に接続され、ゲートはそれぞれｎ型ＭＯＳトランジスタ３２、３１のドレインに交差接続されている。これにより、ｐ型ＭＯＳトランジスタ３５、３６は、ｐ型ラッチ回路を構成している。この例では、ｎ型ＭＯＳトランジスタ３１のドレインが出力信号ＯＵＴの出力ノードとされている。ｎ型ＭＯＳトランジスタ３２、３１のドレインには、接続遮断器２の出力信号ＳＰとＳＭがそれぞれ入力されている。この回路では、ラッチ型増幅器３の入力信号ＳＰとその出力信号ＯＵＴは同一ノードから入出力される構成となっている。
【００２７】
初期化回路４は、４つのｎ型ＭＯＳトランジスタ４１、４２、４３、４４により構成されている。４つのｎ型ＭＯＳトランジスタ４１、４２、４３、４４のソースは接地電位に接続されており、ドレインは差動出力信号ＤＰ、ＳＰ、ＳＭ，ＤＭの出力端子にそれぞれ接続されている。
【００２８】
また、４つのトランジスタ４１、４２、４３、４４のゲートには活性化信号ＳＡＥｎが接続されている。すなわち、４つのトランジスタ４１、４２、４３、４４は、活性化信号ＳＡＥｎが“Ｈ”の間は導通状態とされ、そのソースの接地電位を差動出力信号ＤＰ、ＤＭ、ＳＰ、ＳＭの出力端子に与える初期化動作を行う（この接地電位を与える動作が、上記の初期化信号ＩＮＩＴの出力に相当する）。そして、活性化信号ＳＡＥｎが“Ｌ”となることにより、この初期化動作を終了する。
【００２９】
動作検知回路５は、２入力端子を有するＮＯＲ論理回路により構成されている。その一対の入力端子は、差動入力回路１の一対の出力信号ＤＰとＤＭにそれぞれ接続されている。また、ＮＯＲ論理回路の出力端子からは負論理の活性化信号ＡＭＰＥｎが出力される。このＮＯＲ論理回路は、差動入力回路１等にも供給されている電源電圧で動作し、例えば電源電圧の半分程度に出力信号ＤＰまたはＤＭが達した場合に活性化信号ＡＭＰＥｎを“Ｌ”に切り替える。
【００３０】
次に、この図２に示すセンスアンプ回路の動作を図３、図４、及び図５のタイミングチャートを用いて説明する。
【００３１】
まず、センスアンプ回路の動作前の状態（スタンドバイ状態：時刻Ｔ２以前）では、活性化信号ＳＡＥｎが“Ｈ”で差動入力回路１が非活性状態とされる。その後、時刻Ｔ２で活性化信号ＳＡＥｎが“Ｌ”となることで差動入力回路１が活性状態になる。
【００３２】
その前の時刻Ｔ０において、入力信号ＰＬＵＳとＭＩＮＵＳは図示しないイコライズ回路により、その電位が０Ｖに初期化されている。この時、負論理の活性化信号ＳＡＥｎは“Ｈ”とされており、その制御を受けて初期化回路４が動作し、センスアンプの内部信号、ＤＰ, ＤＭ, ＳＰ(ＯＵＴ)、 ＳＭ はすべて０Ｖに初期化されている。
【００３３】
次に、時刻Ｔ１において、イコライズ回路（図示せず）によるイコライズ動作を終了し、図示しないメモリセルを差動入力回路１の信号ＰＬＵＳの端子に接続する。すると、“１”データを保持するメモリセルを流れる微少な読み出し電流により、信号ＰＬＵＳの端子の寄生容量の充電が開始される。また、差動入力回路１の信号ＭＩＮＵＳの端子に対して、やはり図示しない参照電圧発生回路が接続される。この状態を保持することにより、時刻Ｔ２において、差動入力回路１の一方の入力信号ＰＬＵＳの電位が１００ｍＶ程度になり、他方の入力信号ＭＩＮＵＳの電位が５０ｍＶ程度になる。つまり、“１”データを保持するメモリセルに流れる微小な読み出し電流によって、ＰＬＵＳ信号とＭＩＮＵＳ信号の間に例えば５０ｍＶ程の微小な電位差が生じる。
【００３４】
活性化信号ＳＡＥｎが“Ｈ”のとき、初期化回路４はそれを受けて出力信号ＤＰ，ＤＭ、ＳＰ、ＳＭの出力端子を初期化（０Ｖ）する。このとき、初期電位に保たれている差動出力信号ＤＰ及びＤＭを受けて、動作検知回路５は、差動入力回路１が非活性状態であることを検知し、活性化信号ＡＭＰＥｎを“Ｈ”とする。接続遮断器２は、活性化信号ＡＭＰＥｎ＝“Ｈ”を受けて、差動入力回路１とラッチ型増幅器３との接続状態を保つ。
【００３５】
また、活性化信号ＡＭＰＥｎ＝“Ｈ”をｐ型ＭＯＳトランジスタ３３、３４のゲートに受けて、ラッチ型増幅器３は非活性状態となり、出力信号ＯＵＴは“Ｌ”となる。このスタンドバイ状態は、続いて説明するセンス動作のための準備段階でもあると同時に、差動入力回路１とラッチ型増幅器３の動作が抑制されるため、低消費電力状態でもある。
【００３６】
次に、差動入力回路１の活性化（時刻Ｔ２）に先立って、差動入力信号ＰＬＵＳ及びＭＩＮＵＳの状態が確定するまで待ち時間を設ける（図１では、前者が後者より高い場合（“１”データを読み出す場合）を図示している）。もし、差動入力信号ＰＬＵＳとＭＩＮＵＳに電位差が生じていない初期状態、もしくは電位関係が逆転しているような不正状態で差動入力回路１を活性化すると、差動入力回路１はその異常状態を増幅して、異常な結果を出力する虞がある（読み出されるべきデータとは異なる出力信号ＯＵＴが得られる）。異常な結果が出力されると、たとえその後に差動入力信号ＰＬＵＳとＭＩＮＵＳが正しい状態に遷移したとしても、ラッチ型増幅器３が一旦その異常状態をラッチしてしまうと、出力信号ＯＵＴは再び正しい結果へ遷移することはできない。そのため、差動入力回路１の活性化（時刻Ｔ２）に先立って差動入力信号ＰＬＵＳとＭＩＮＵＳの状態を確定させる必要がある。
【００３７】
次に、活性化信号ＳＡＥｎが“Ｌ”に下がることにより、差動入力回路１が活性化される一方、初期化回路４のｎ型ＭＯＳトランジスタ４１〜４４が非導通状態とされる（すなわち、初期化回路４による出力信号ＤＰ、ＤＭ、ＳＰ、ＳＭの初期化動作が終了する）。すなわち、差動入力回路１の定電流源であるｐ型ＭＯＳトランジスタ１１が導通し、ｐ型ＭＯＳトランジスタ１２と１３への電流の供給が開始される。
【００３８】
このとき、入力信号ＰＬＵＳがＭＩＮＵＳより僅かに高ければ、トランジスタ１２に流れる電流がトランジスタ１３に流れる電流よりも大きくなり、その結果、信号ＤＰの電位が、信号ＤＭの電位に比べて、早く上昇する。これにより、出力信号ＤＭ、ＤＰとの間には、差動入力信号ＰＬＵＳ、ＭＩＮＵＳの電位差に対応した電位差が生じはじめる。また、このとき接続遮断器２は未だ導通状態とされているので、その出力信号ＳＰ及びＳＭの電位も、これに従って上昇する。出力信号ＳＰは出力信号ＯＵＴでもあるので、出力信号ＯＵＴもこれに従って上昇する。
【００３９】
差動出力信号ＤＰとＤＭの間の電位差は、差動入力回路１の増幅作用によって、差動入力信号ＰＬＵＳとＭＩＮＵＳ間の電位差より大きくなる。また、接続遮断器２にも増幅能力があり、その差動出力信号ＳＰとＳＭ 間に生じる電位差は、差動出力信号ＤＰとＤＭ間の電位差より若干大きくなる。
【００４０】
すなわち、接続遮断器２を構成するｎ型ＭＯＳトランジスタ２１、２２はソースフォロアであるため、入力信号ＤＰ及びＤＭが低電位のうちは、出力信号ＳＰ及びＳＭは入力信号ＤＰ及びＤＭに対してそれぞれ追随する。しかし入力信号ＤＰ及びＤＭが高電位に遷移するにしたがって、接続が高抵抗になり、出力信号ＳＰと入力信号ＤＰ、及び出力信号ＳＭと入力信号ＤＭとの間に解離が始まる。接続遮断器２の出力信号ＳＰとＳＭはラッチ型増幅器３を構成する一対のｎ型ＭＯＳトランジスタ３１と３２に接続されており、このトランジスタ３１、３２の負荷の働きにより、接続遮断器２に増幅作用が生じ、その出力信号ＳＰとＳＭ 間の電位差はその入力信号ＤＰとＤＭ間の電位差に比べて大きくなる。
【００４１】
動作検知回路５は、出力信号ＤＰとＤＭの少なくとも一方の電位が例えば電源電圧の半分より高くなったか否かを検知する。この実施の形態のセンスアンプ回路において、動作検知回路５自体の電位測定精度はあまり重要ではなく、むしろ、差動入力回路１のアナログ差動増幅回路としての動作特性が重要である。差動入力回路１が最適化されているならば、出力信号ＤＰとＤＭのいずれかの電位が電源電圧の半分程度になったことを検知することにより、出力信号ＤＰとＤＭ間には十分に大きな電位差が生じていると見なすことができる。したがって、動作検知回路５として、例えばＣＭＯＳ回路で構成されたＮＯＲ論理回路の利用が可能である。このＮＯＲ論理回路は、出力信号ＤＰ、ＤＭの少なくとも一方が電源電圧の半分程度になったことを検知して活性化信号ＡＭＰＥｎ＝“Ｌ”を出力する（時刻Ｔ３）。
【００４２】
動作検知回路５から出力される活性化信号ＡＭＰＥｎ＝“Ｌ”を時刻Ｔ３において受けると、接続遮断器２は差動入力回路１とラッチ型増幅器３との間の接続を遮断する。差動出力信号ＤＰとＤＭ、及び、差動出力信号ＳＰとＳＭの出力端子は、ハイインピーダンス状態となる。
【００４３】
それと同時に、活性化信号ＡＭＰＥｎ＝“Ｌ”を受け、ラッチ型増幅器３は活性化される。このとき、出力信号ＳＰとＳＭは、少なくとも一方が電源電圧の半分程度かそれ以上まで増幅されているので、増幅能力の小さいラッチ型の増幅器であっても、出力信号ＳＰとＳＭ 間に生じている電位差を電源電位にまで増幅して、出力信号ＯＵＴを出力することができる。また、このとき接続遮断器２によりアナログ増幅器である差動入力回路１はラッチ型増幅器３からは遮断されており、これにより消費電力が抑制される。
【００４４】
最後に、再び、時刻Ｔ４で活性化信号ＳＡＥｎを“Ｈ”に戻すことにより、差動入力回路１はセンス動作を終了しスタンドバイ状態となり、また初期化回路４も各信号ＤＰ、ＤＭ、ＳＰ、ＳＭを初期化する。出力信号ＯＵＴも再び“Ｌ”となるが、出力信号ＯＵＴを活性化信号ＳＡＥｎをトリガ信号としてラッチするラッチ回路（図示せず）を設けることにより出力信号ＯＵＴを保持することが可能である。
【００４５】
以上のように、この実施の形態では、アナログ増幅器である差動入力回路１、及び接続遮断器２により、差動入力信号ＰＬＵＳ及びＭＩＮＵＳを増幅した差動出力信号ＤＰ，ＤＭ、ＳＰ、ＳＭを得る。差動出力信号ＤＰ、ＤＭがある程度まで増幅されたことが動作検知回路５で検知されたらラッチ型増幅器３を活性化させると共に、接続遮断器２により差動入力回路１を遮断する。差動入力回路１及び接続遮断器２の素子定数を最適化することにより、センス精度の向上とセンス速度の向上を同時に満たすことが可能である。また、差動入力回路１に流す電流を増強したとしても、差動入力回路１が動作する時間は接続遮断器２により最小限に抑えられるため、センスアンプ全体の消費電力はむしろ小さくなる。
【００４６】
また本実施の形態では、ラッチ型増幅器３の動作が、差動入力回路１の出力信号ＤＰ、ＤＭが例えば電源電位の半分程度まで増幅された場合に開始されるので、ラッチ型増幅器３の誤センスを防止することができる。この点を図４を参照して説明する。図４は、差動入力信号ＰＬＵＳ、ＭＩＮＵＳが、図３の場合と比べ微弱である場合の動作を示している。
【００４７】
差動入力信号ＰＬＵＳ、ＭＩＮＵＳが微弱であり、時刻Ｔ２における入力信号ＰＬＵＳとＭＩＮＵＳ間の電位差が小さい場合、差動入力回路１の出力信号ＤＰとＤＭ間に生じる電位差も小さくなり（電圧の上昇が緩やかであり）、同様に、接続遮断器２の出力信号ＳＰとＳＭ 間の電位差も小さくなる（電圧の上昇が緩やかになる）。
【００４８】
ここで仮に、図２と同じタイミングである時刻Ｔ３´において、ラッチ型増幅器３が動作を開始されるとすると、その入力信号ＳＰとＳＭ 間の電位差が小さすぎるため、ラッチ型増幅器３のオフセット等の影響により、データの誤センスが生じる危険性が高い。
【００４９】
しかし、本実施の形態の場合、ラッチ型増幅器３が活性化される時刻Ｔ３は動作検知回路５の働きにより差動入力回路１の出力信号ＤＰまたはＤＭが電源電圧の半分程度に達するまで遅延される。このタイミングでラッチ型増幅器３を活性化するならば、ラッチ型増幅器３の入力信号ＳＰとＳＭ 間には十分な電位差が生じているため、たとえラッチ型増幅器３に多少のオフセットを含む場合においても、データ誤センスする危険性を低減することができる。
【００５０】
さらに、本実施の形態によれば、高精度のセンスアンプ回路を構成することが容易となる。高精度のセンスアンプを実現するためには、差動入力回路１の定電流源であるｐ型ＭＯＳトランジスタ１１が流す電流量をｐ型ＭＯＳトランジスタ１２と１３の電流駆動能力より小さく設定すること、ｐ型ＭＯＳトランジスタ１２と１３が五極管領域で動作するようにチャネル長Ｌを長く設定すること、ｐ型ＭＯＳトランジスタ１２と１３の素子特性を揃えるためゲート面積を大きく設定すること、等の施策が効果的である。
【００５１】
同様に、接続遮断器２を構成するｎ型ＭＯＳトランジスタ２１と２２、及び、ラッチ型増幅器３を構成するｎ型トランジスタ３１と３２の素子特性を揃えるためゲート面積を大きく設定することが効果的である。また、これらトランジスタのチャネル幅Ｗを大きく設定し、素子の電流駆動能力を増強することも効果的である。
【００５２】
また、本実施の形態によれば、センス速度の高速化も容易となる。そのためには、定電流源であるｐ型ＭＯＳトランジスタ１１のチャネル幅Ｗを大きく設定して、差動入力回路１に流す電流値を増やすと共に、ｐ型ＭＯＳトランジスタ１２、１３のチャネル幅Ｗを大きく設定して素子の電流駆動能力を増強し且つチャネル長Ｌを小さく設定して寄生容量を削減することが効果的である。
【００５３】
同様に、接続遮断器２を構成するｎ型ＭＯＳトランジスタ２１と２２、及び、ラッチ型増幅器３を構成するｎ型ＭＯＳトランジスタ３１と３２についても、それぞれのトランジスタの電流駆動能力と定電流源１１が流す電流値のバランスが保たれる範囲で、チャネル長Ｌやチャネル幅Ｗを小さく設定して寄生容量を削減することが効果的である。
【００５４】
このように、差動入力回路１、接続遮断器２、及びラッチ型増幅器３を構成するトランジスタの素子定数を調整することにより、要求されるセンス精度及びセンス速度を実現することができる。そのいくつかの項目でトレードオフが発生するが、消費電流の増加とレイアウト面積の増加を許容するならば、多くの場合、要求されるセンス精度とセンス速度を同時に満たすことが可能である。また、たとえ差動入力回路１に流す電流の増強したとしても、差動入力回路１が動作する時間は最小限に抑えられているため、センスアンプ全体が消費する電力はむしろ小さくなる。
【００５５】
図３、４は、“１”データを保持するメモリセルを読み出す場合の動作波形を示したが、次に、図５を参照して“０”データを保持するメモリセルを読み出す場合の動作波形を示し、本実施形態の効果を説明する。
【００５６】
図５では、“０”データを保持するメモリセルが選択されたため、読み出し電流が非常に小さく、時刻Ｔ２における差動入力信号ＰＬＵＳの電位が参照電位とｓれた差動入力信号ＭＩＮＵＳに対して低電位になる。この状態で差動入力回路１が動作を開始すると、差動出力信号ＤＰとＤＭとでは、後者の方が高電位となり、同様に差動出力信号ＳＰとＳＭでは、後者の方が高電位となる。
【００５７】
ここで問題となるのは、“０”データを保持するメモリセルを選択し、その状態を長時間放置すると、それが接続された入力信号ＰＬＵＳの電位が浮いてきて、参照電源に基づく入力信号ＭＩＮＵＳとの電位差がなくなり、ついには、電位関係が逆転するという現象である（図５の時刻Ｔ４前後）。理想的には、“０”データを保持するメモリセルを選択した場合、読み出し電流が非常に小さく、それに基づく入力ＰＬＵＳ信号の電位は初期状態の０Ｖに留まり続けることが期待される。ところが実際には、微少な漏電流や他の回路から生じるノイズなどの影響により、長時間放置すると入力信号ＰＬＵＳの電位は浮いてくる。この現象の影響による“０”データの誤センスを防止するためには、センス動作が開始されてからできるだけ速やかにセンス動作を終了して、出力信号ＯＵＴを確定しなければならない。つまり、ラッチ型増幅器３の動作開始時刻Ｔ３を早める必要がある。
【００５８】
しかし、図４で説明したように、“１”データを保持するメモリセルを読み出す場合に、当該メモリセルの電気特性が良好でなく、差動入力信号ＰＬＵＳとＭＩＮＵＳ間に微少な電位差しか生じない場合がある。この場合にラッチ型増幅器３の動作開始時刻Ｔ３を早めることは、データの誤センスにつながる。
【００５９】
しかし、本実施の形態のセンスアンプ回路では、動作検知回路５によって、それぞれの動作状況に応じて最適な時刻において、ラッチ型増幅器３の動作が開始される。この構成により、読み出されるデータが“０”データか“１”データかによって、また読み出し電流の大小に従い、最適なタイミングでラッチ型増幅回路３の動作を開始し、また差動入力回路１を接続遮断器２により遮断することができる。従って、本実施の形態によれば、高速且つ高精度で低消費電力のセンスアンプ回路を提供することができる。
[第２の実施の形態]
図６に本発明の第２の実施の形態に係る不揮発性半導体装置の主要部の構成を示す。本実施の形態は、自動ラッチ機能付きのセンスアンプ回路１０を用いた不揮発性半導体記憶装置に関するものである。
【００６０】
本実施の形態では、メモリセル６が格子状に配置されてメモリセルアレイ７を構成している。
【００６１】
メモリセル６には、ワード線ＷＬと、書き込み信号線ＷＢＬと、読み出し信号線ＲＢＬが接続される。なお、メモリセル６には書き込み時に６Ｖ程度の高電圧を印加し、読み出し時に１Ｖ程の低電圧を印加するためのプレート電極が設けられているが、主要な構成要件ではないので図示されていない。
【００６２】
メモリセルアレイ７において、一行に並ぶメモリセル６には、行選択線ＷＬｐ＜０〜７＞がそれぞれ共通に接続されている。行選択線ＷＬｐ＜ ０〜７＞は、行デコーダ８により駆動されており、行デコーダ８に与えられる行アドレスＲＡ＜２：０＞により選択的に活性化される。
【００６３】
一方、一列に並ぶメモリセル６には、書き込みビット線ＷＢＬｎ ＜０〜７＞がそれぞれ共通に接続されている。それぞれの書き込みビット線ＷＢＬｎ ＜０〜７＞は書き込みバッファ９により駆動される。
【００６４】
また、書き込みビット線ＷＢＬｎ ＜０〜７＞に平行して、読み出しビット線対ＲＢＬｔ ＜０〜７＞とＲＢＬｃ ＜０〜７＞ が敷設されており、一列をなすメモリセル６のうち半数が正の読み出しビット線ＲＢＬｔ ＜０〜７＞ に共通に接続され、同様に列をなすメモリセル６の残り半数が補の読み出しビット線ＲＢＬｃ ＜０〜７＞に接続されている。
【００６５】
この読み出しビット線対ＲＢＬｔ ＜０〜７＞とＲＢＬｃ ＜０〜７＞は、それぞれ読み出しセンスアンプ１０の正入力端子＋ と補入力端子−に接続されている。読み出しセンスアンプ１０の出力及び、前出の書き込みバッファ９の入力はデータバッファ１１に接続されている。データバッファ１１の他方にはデータ出力ＤＯｐとデータ入力ＤＩｐが設けられており、データバッファ１１はこの半導体記憶装置とその外部と間のデータの受け渡しを制御する。
【００６６】
図7にメモリセル６の構成例を示す。メモリセル６は、アンチヒューズ記憶素子６１と、書き込み時に導通状態になる書き込み制御素子６２と、書き込み時の高電圧ストレスが読み出し選択素子６５に印加されることを防ぐバリア素子６４と、選択的に導通状態となる書き込み選択素子６３と、同様に選択的に導通状態となる読み出し選択素子６５とにより構成される。
【００６７】
各素子６１〜６５として様々な半導体素子を使用することができるが、図７の例では、アンチヒューズ記憶素子６１としてｐ型ＭＯＳトランジスタが用いられ、その他の素子にはｎ型のＭＯＳトランジスタが用いられている。
【００６８】
アンチヒューズ記憶素子６１は、ソースとドレインとバルク電極が短絡され、書き込み電源ＶＢＰにそれぞれ接続されている。アンチヒューズ記憶素子６１のゲート絶縁膜の抵抗値は通常状態において高抵抗であり、高電圧ストレス印加後ゲート絶縁膜が破壊されることにより低抵抗となる。この電気特性変化を利用して、高抵抗状態のときに“０”データを保持し、低抵抗状態のときに“１”データを保持する不揮発性メモリセルとして用いられる。
【００６９】
また、ゲート電極には書き込み制御素子６２とバリア素子６４が接続されている。
【００７０】
書き込み制御素子６２のゲートには書き込み制御信号ＷＥが接続されており、バリア素子６４のゲートにはバリア電源ＶＢＴが接続されている。ここで、書き込み電源ＶＢＰとバリア電源ＶＢＴと書き込み制御信号ＷＥは全てのメモリセル６に共通に接続されている。
【００７１】
書き込み制御素子６２のソースは書き込み選択素子６３を介して、書き込みビット線ＷＢＬに接続されている。同様に、バリア素子６４のソースは読み出し選択素子６５を介して読み出しビット線ＲＢＬに接続されている。また、書き込み選択素子６３のゲート、読み出し選択素子６５のゲートにはともに行選択線ＷＬが接続されている。
【００７２】
アンチヒューズ記憶素子６１への情報を書き込み動作は次のような手順により行われる。まず、書き込み電源ＶＢＰを、ゲート絶縁膜を破壊するのに十分なほどの高電位にする。このとき、アンチヒューズ記憶素子６１と、その他の書き込み制御素子６２、書き込み選択素子６３、バリア素子６４、及び読み出し選択素子６５に対して、不要な高電圧ストレスが印加されないように、バリア電源ＶＢＴ、書き込み制御信号ＷＥ、行選択信号ＷＬ、書き込みビット線ＷＢＬ、読み出しビット線ＲＢＬを同時にある程度高電位とする。例えば、通常１Ｖの電源で用いられるｐ型ＭＯＳトランジスタが、アンチヒューズ記憶素子６１として用いられ、通常３Ｖの電源で用いられるｎ型ＭＯＳトランジスタがその他の制御素子に用いられているとするならば、書き込み電圧ＶＢＰの電位を６Ｖとし、その他の端子の電位を３Ｖとすることが適当である。
【００７３】
次に、書き込みを行うメモリセル６１に接続された行選択線ＷＬを選択状態の高電位３Ｖに保持し、その他の行選択線ＷＬを非選択状態の低電位０Ｖとする。さらに、書き込みを行うメモリセル６に接続された書き込みビット線ＷＢＬを低電位の０Ｖとして、その他の書き込みビット線ＷＢＬを高電位の３Ｖに保持する。このとき、読み出しビット線ＲＢＬも同様に、書き込みを行うメモリセル６に接続された読み出しビット線ＲＢＬを低電位の０Ｖとして、その他の読み出しビット線ＲＢＬを高電位の３Ｖに保持する。もしくは、全ての読み出しビット線ＲＢＬをハイインピーダンス状態とする。このようにして、高電位状態の行選択線ＷＬと、低電位状態の書き込みビット線ＷＢＬが接続されたメモリセル６が選択される。
【００７４】
選択されたメモリセル６の記憶素子６１の両端子間には書き込み電源ＶＢＰで与えられる電圧６Ｖが印加される。この状態を保持し続けることにより、やがて、選択されたメモリセル６の記憶素子６１のゲート絶縁膜はブレークダウンする。ブレークダウンは局所的に発生し、その形状は直径５０ｎｍ程度のピンホールである。この微小なブレークダウンスポットに対して、さらに、高電圧を印加し続けることにより、２ｍＡ以上の比較的大きな電流を流す。この書き込み動作により、ブレークダウンスポットやその周囲の組成が変成し、比較的低抵抗の導通経路が形成される。後に、電圧印加を遮断し、書き込み動作を終了する。
【００７５】
次に、記憶素子６１からデータの読み出し動作について説明する。まず、全ての行選択線ＷＬ及び書き込み制御信号ＷＥを０Ｖに保った状態で、書き込み電源ＶＢＰをゲート絶縁膜を破壊しない程の電位１Ｖとすることから読み出し動作を開始する。
【００７６】
同時に、バリア素子６４が導通状態となるように、バリア電源ＶＢＴを高電位、例えば１．８Ｖとする。この状態を保ちながら、読み出しビット線ＲＢＬｔの電位を０Ｖに初期化する。この初期化動作により記憶素子６１には読み出し電流を得るために十分な電圧が印加される。
【００７７】
次に、読み出しビット線をハイインピーダンス状態もしくは１μＡ程度のバイアス電流を流して、選択的に行選択線ＷＬを高電位、例えば１．８Ｖ にする。
【００７８】
なお、読み出し動作において、書き込みビット線ＷＢＬは低電位０Ｖでも、素子を破壊しない範囲で高電位、例えば１．８Ｖでも構わない。
【００７９】
この状態を保つと、アンチヒューズ記憶素子６１に“１”データが保持されている場合には、すなわちアンチヒューズ記憶素子６１が低抵抗であることから、読み出しビット線ＲＢＬｔに向かって電流が流れ、読み出しビット線ＲＢＬｔは高電位へと遷移する。
【００８０】
逆にアンチヒューズ記憶素子６１に“０”データが保持されている場合には、すなわちアンチヒューズ素子６１が高抵抗であることから、読み出しビット線ＲＢＬｔに向かう電流がほとんど流れず、読み出しビット線ＲＢＬｔの電位は初期電位０Ｖ近傍にとどまる。その後、選択されたメモリセル６が接続された読み出しビット線ＲＢＬｔと対をなす読み出しビット線ＲＢＬｃに図示しない参照電源を接続して、中間電位例えば０．１Ｖを印加する。  
【００８１】
その後、選択された読み出しビット線ＲＢＬｔと参照読み出しビット線との間に生じる電位差を、読み出しセンスアンプ１０によってセンスして、選択されたメモリセル６に蓄えられたデータが“０”であるか“１”であるか判定し、その結果をデータバッファ１１を介して出力端子Ｄｏｐへ出力する。
【００８２】
図８は第２の実施の形態で用いることができるセンスアンプ回路１０の構成例を示している。このセンスアンプ回路１０は、図２に示したセンスアンプ回路と略同様であり、同一の構成要素に関しては同一の符号を付しているので、以下ではその詳細な説明は省略する。読み出しビット線対ＲＢＬｔとＲＢＬｃは、トランジスタ１２、１３のゲートにそれぞれ接続されている。
【００８３】
このセンスアンプ回路１０は、読み出しビット線対ＲＢＬｔとＲＢＬｃを短絡してイコライズ電圧ＶＢＬＥＱに初期化するためのイコライズ回路１１２を備えている。イコライズ回路１１２は、２つのｎ型ＭＯＳトランジスタからなり、そのゲートにイコライズ信号ＥＱＬｐが入力されている。
【００８４】
また、このセンスアンプ回路１０は、ラッチ型増幅器３から、相補出力信号ＯＵＴｔ、ＯＵＴｃを出力するようにされている。出力信号ＯＵＴｔは、トランジスタ３３と３１の接続ノードから出力され、出力信号ＯＵＴｃは、トランジスタ３４と３２の接続ノードから出力される。
【００８５】
この出力信号ＯＵＴｔ、ＯＵＴｃは、ラッチ回路１１３にラッチされる。ラッチ回路１１３は、２つのＮＯＲ回路２０１、２０２を備え、ＮＯＲ回路２０１の一入力端子に出力信号ＯＵＴｃを、ＮＯＲ回路２０２の一入力端子に出力信号ＯＵＴｔを入力させている。また、ＮＯＲ回路２０１、２０２のそれぞれの出力端子を他方の入力端子に相互接続している。これにより信号ＯＵＴｃ、ＯＵＴｔをラッチすることが可能に構成されている。
【００８６】
ラッチ回路１１３の相補出力信号は、選択スイッチ１１４に入力される。選択スイッチ１１４は、論理ゲート２１１〜２１３を備えている。論理ゲート２１１は、一方の入力端子にラッチ回路１１３の出力信号（正又は補）を、他方の入力端子にロウアドレスの最下位信号ＲＡ＜０＞を入力されている。論理ゲート２１２は、一方の入力端子にラッチ回路１１３の出力信号（補又は正）を、他方の入力端子にロウアドレスの最下位信号ＲＡ＜０＞を入力されている。論理ゲート２１３は、論理ゲート２１１、２１２の出力信号の論理和を出力する。
【００８７】
選択スイッチ１１４はロウアドレス最下位信号ＲＡ＜０＞がＬｏｗすなわち偶数番地のメモリセルが選択されている場合には、出力信号Ｑとして正論理のデータ（ラッチ回路１１３のラッチデータに対応するデータ）を出力する。一方、ロウアドレス最下位信号ＲＡ＜０＞がＨｉのときすなわち奇数番地のメモリセルが選択されている場合には、選択スイッチ１１４は出力信号Ｑとして負論理のデータ（ラッチ回路１１３のラッチデータを反転したデータ）を出力する。
【００８８】
この選択スイッチ１１４の機能により、偶数番地のメモリセル１、奇数番地のメモリセル１のいずれが選択された場合にも、当該メモリセル１を構成するアンチヒューズ素子７がプログラムされていないときには、出力信号ＱはＬｏｗすなわち０となる。一方、アンチヒューズ素子７がプログラムされているときには出力信号ＱはＨｉすなわち１となる。換言すると、この選択スイッチ１１４が無い場合、出力信号Ｑ（ラッチ回路１１３の出力信号）は、偶数番目の“１”を記憶したメモリセル１が読まれる場合と、奇数番目の“１”を記憶したメモリセル１が読まれる場合とで異なってしまうことになるが、選択スイッチ１１４が設けられたことにより、そのような事態は回避されている。
【００８９】
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。
【図面の簡単な説明】
【００９０】
【図１】本発明の第１の実施の形態に係るセンスアンプ回路の概略構成を示すブロック図である。
【図２】図１の回路の具体的構成例を示す回路図である。
【図３】第１の実施の形態のセンスアンプ回路の動作を説明するタイミングチャートである。
【図４】第１の実施の形態のセンスアンプ回路の動作を説明するタイミングチャートである。
【図５】第１の実施の形態のセンスアンプ回路の動作を説明するタイミングチャートである。
【図６】本発明の第２の実施の形態に係る不揮発性半導体記憶装置の概略構成を示すブロック図である。
【図７】図６のメモリセル１の具体的構成例を示す。
【図８】図６のセンスアンプ回路１０の具体的構成例を示す。
【符号の説明】
【００９１】
１・・・差動入力回路、  ２・・・接続遮断器、  ３・・・ラッチ型増幅器、  ４・・・初期化回路、  ５・・・動作検知回路、  ６・・・メモリセル、  ７・・・メモリセルアレイ、  ８・・・ロウデコーダ、  １０・・・センスアンプ回路、  １１１・・・データバッファ、  １１２・・・イコライズ回路、  １１３・・・ラッチ回路、  １１４・・・選択スイッチ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008217864.tif 000008
【図７】
2008217864.tif 000009
【図８】
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