(57)【要約】【課題】選択トランジスタに隣接するメモリセルの誤書き込みを抑制する。【解決手段】シリコン基板１１上に絶縁膜１２を介して浮遊ゲート１３と制御ゲート１５とが積層された構造を有する複数のメモリセルＭＣを直列に接続してなるメモリセル列と、このメモリセル列の両端と共通ソース線及びビットＢＬ線との間に接続された選択トランジスタＳＴ１，ＳＴ２とを備えた不揮発性半導体記憶装置において、選択トランジスタＳＴ１と、これに隣接するメモリセルＭＣ０との間のシリコン基板の表面に凹部１９が形成され、凹部１９の選択トランジスタＳＴ１側のエッジが選択トランジスタＳＴ１のメモリセルＭＣ０側の端部に接している。【選択図】図３
2008258462.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を介して電荷蓄積層と制御ゲートとが積層された構造を有する複数のメモリセルを直列に接続してなるメモリセル列と、
前記半導体基板上に形成されて前記メモリセル列の一端と共通ソース線との間に接続された第１の選択トランジスタと、
前記半導体基板上に形成されて前記メモリセル列の他端とビット線との間に接続された第２の選択トランジスタと
を備えた不揮発性半導体記憶装置において、
前記第１の選択トランジスタと前記第１の選択トランジスタに隣接するメモリセルとの間の前記半導体基板の表面に凹部が形成され、前記凹部の前記第１の選択トランジスタ側のエッジが前記第１の選択トランジスタの前記メモリセル側の端部に接していることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記凹部は、前記第１の選択トランジスタ側の深さが前記メモリセル側の深さよりも深いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記凹部は、前記メモリセル側のエッジが、前記第１の選択トランジスタに隣接するメモリセルの前記第１の選択トランジスタ側の端部よりも前記第１の選択トランジスタ側に位置していることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上に絶縁膜を介して電荷蓄積層と制御ゲートとが積層された構造を有する複数のメモリセルを直列に接続してなるメモリセル列と、
前記半導体基板上に形成されて前記メモリセル列の一端と共通ソース線との間に接続された第１の選択トランジスタと、
前記半導体基板上に形成されて前記メモリセル列の他端とビット線との間に接続された第２の選択トランジスタと
を備えた不揮発性半導体記憶装置において、
前記第１の選択トランジスタと前記第１の選択トランジスタに隣接するメモリセルとの間の前記半導体基板に形成されるキャリアを供給するための不純物拡散層が、前記半導体基板の表面から離隔した下層に形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項５】
前記第１の選択トランジスタと前記第１の選択トランジスタに隣接するメモリセルとの間の前記半導体基板に形成される不純物拡散層が、前記半導体基板表面から２０ｎｍ以上、１００ｎｍ以下だけ離隔した下層に形成されていることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＮＡＮＤ型フラッシュメモリのような不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
電源をオフ状態にしてもデータが失われない不揮発性半導体記憶装置は、マイクロコンピュータの発達と共に進展した半導体装置であり、このようなものとして、ＮＡＮＤ型フラッシュメモリがある。
【０００３】
ＮＡＮＤ型フラッシュメモリは、電荷蓄積層としての浮遊ゲートと制御ゲートとが積層されたスタックゲート構造の複数のメモリセルを直列に接続してなるメモリセル列と、このメモリセル列の一端と共通ソース線との間及びメモリセル列の他端とビット線との間にそれぞれ接続された第１の選択トランジスタ及び第２の選択トランジスタとから構成されたＮＡＮＤセルユニットを備えている。
【０００４】
このＮＡＮＤ型フラッシュメモリにおいて、データの書き込みを行う場合には、書き込みを行うメモリセルのワード線に書き込み電圧を印加すると共に、書き込みを行わないメモリセルのワード線に中間電圧を印加する。また、共通ソース線に接続された選択トランジスタのゲートに０Ｖを与え、ビット線に接続された選択トランジスタのゲートに所定電圧を印加する。
【０００５】
この際、共通ソース線に接続された選択トランジスタに隣接するメモリセルは、選択トランジスタとの間に形成される強い横方向の電場の影響を受け、選択トランジスタのゲート酸化膜とシリコン基板の界面で発生する電子が、シリコン基板の表面に沿って、隣接するメモリセルに移動するホットエレクトロンとなる。このように発生したホットエレクトロンは、選択トランジスタに隣接するメモリセルのフローティングゲートに流入し、隣接するメモリセルのデータをプログラムするという現象、即ち、誤書き込みが発生する。この現象は、選択トランジスタに隣接するメモリセルにおいて発生し、それ以外のメモリセル同士が隣接するメモリセルにおいては発生しない。このように選択トランジスタに隣接するメモリセルと、それ以外のメモリセルとは、異なる特性を示す。この原因は、上述したホットエレクトロンにより生じたディスターブ現象に起因するものである。
【０００６】
このようなディスターブ現象による選択トランジスタに隣接するメモリセルにおける誤書き込みを防止するため、特許文献１には、選択トランジスタとこれに隣接するメモリセルとの間の距離を広げた構成のＮＡＮＤ型フラッシュメモリに関する発明が開示されている。また、特許文献２には、選択トランジスタとこれに隣接するメモリセルとの間にダミーメモリセルを設けた構成のＮＡＮＤ型フラッシュメモリに関する発明が開示されている。しかし、これら特許文献１，２に開示された発明では、いずれも回路面積が大きくなるという問題がある。
【特許文献１】特開２００６−１９１０１７号公報
【特許文献２】特開２００６−１８６３５９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、回路面積を大きくすることなく、選択トランジスタに隣接するメモリセルへの誤書き込みを防止することができる不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の一実施形態に係る不揮発性半導体記憶装置は、半導体基板上に絶縁膜を介して電荷蓄積層と制御ゲートとが積層された構造を有する複数のメモリセルを直列に接続してなるメモリセル列と、前記半導体基板上に形成されて前記メモリセル列の一端と共通ソース線との間に接続された第１の選択トランジスタと、前記半導体基板上に形成されて前記メモリセル列の他端とビット線との間に接続された第２の選択トランジスタとを備えた不揮発性半導体記憶装置において、前記第１の選択トランジスタと前記第１の選択トランジスタに隣接するメモリセルとの間の前記半導体基板の表面に凹部が形成され、前記凹部の前記第１の選択トランジスタ側のエッジが前記第１の選択トランジスタの前記メモリセル側の端部に接していることを特徴とする。
【０００９】
また、本発明の他の実施形態に係る不揮発性半導体記憶装置は、半導体基板上に絶縁膜を介して電荷蓄積層と制御ゲートとが積層された構造を有する複数のメモリセルを直列に接続してなるメモリセル列と、前記半導体基板上に形成されて前記メモリセル列の一端と共通ソース線との間に接続された第１の選択トランジスタと、前記半導体基板上に形成されて前記メモリセル列の他端とビット線との間に接続された第２の選択トランジスタとを備えた不揮発性半導体記憶装置において、前記第１の選択トランジスタと前記第１の選択トランジスタに隣接するメモリセルとの間の前記半導体基板に形成されるキャリアを供給するための不純物拡散層が、前記半導体基板の表面から離隔した下層に形成されていることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、回路面積を大きくすることなく、選択トランジスタに隣接するメモリセルへの誤書き込みを防止することができる不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
〔第１の実施の形態〕
図１は、本発明の第１の実施の形態に係るＮＡＮＤ型フラッシュメモリの等価回路図、図２は同フラッシュメモリのセル領域の平面図である。
【００１２】
本実施形態のＮＡＮＤ型フラッシュメモリは、図１に示すように、電荷蓄積層としての浮遊ゲートと制御ゲートとが積層されたスタックゲート構造の複数のメモリセルＭＣ０〜ＭＣ１５を直列に接続してなるメモリセル列ＭＣＣと、このメモリセル列ＭＣＣの一端と共通ソース線ＣＥＬＳＲＣとの間及びメモリセル列ＭＣＣの他端とビット線ＢＬとの間にそれぞれ接続された第１の選択トランジスタＳＴ１及び第２の選択トランジスタＳＴ２とから構成されたＮＡＮＤセルユニットＮＣＵを備えている。このようなＮＡＮＤセルユニットＮＣＵを複数、メモリセル列ＭＣＣが延びる方向と直交する方向に配列させることによりＮＡＮＤセルアレイが構成される。
【００１３】
すなわち、図２に示すように、本実施形態のＮＡＮＤ型フラッシュメモリのセル領域には、図中縦方向に延びる複数のビット線ＢＬが形成されている。これらビット線ＢＬよりも下側の層には、ビット線ＢＬと直交するように横方向に延びる選択ゲートＳＧＳ，ＳＧＤ及び共通ソース線ＣＥＬＳＲＣと、選択ゲートＳＧＳ，ＳＧＤに挟まれて選択ゲートＳＧＳ，ＳＧＤと平行に延びる複数のワード線ＷＬ０〜ＷＬ１５とが形成されている。
【００１４】
ワード線ＷＬ０〜ＷＬ１５とビット線ＢＬの交差部の下側にはメモリセルＭＣ０〜ＭＣ１５が形成され、選択ゲートＳＧＳ，ＳＧＤとビット線ＢＬの交差部の下側には選択トランジスタＳＴ１，ＳＴ２が形成されている。
【００１５】
図３は、本実施の形態に係るＮＡＮＤ型ＥＥＰＲＯＭのビット線ＢＬに沿った断面図（図２のＩ−Ｉ′断面図）、図４は、メモリセルＭＣ０と選択トランジスタＳＴ１の間のワード線ＷＬに平行な断面図（図２のII−II′断面図）である。
【００１６】
図３及び図４に示すように、シリコン基板１１上には、ゲート酸化膜（トンネル酸化膜）１２、浮遊ゲート１３、ゲート間絶縁膜１４、制御ゲート１５及びシリコン窒化膜１６がこの順に積層され、これらがシリコン基板１１と共にメモリセルＭＣを構成している。
【００１７】
浮遊ゲート１３は、メモリセルＭＣ毎に分離され、制御ゲート１５は、ビット線ＢＬと直交する方向に配列された複数のメモリセルＭＣ又は選択トランジスタＳＴ１，ＳＴ２に共通のワード線ＷＬ又は選択ゲートＳＧＳ，ＳＧＤとしてビット線ＢＬと直交する方向に連続して形成されている。なお、選択トランジスタＳＴ１，ＳＴ２については、浮遊ゲート１３と制御ゲート１５とが短絡されて通常のゲート１７を有するトランジスタを構成している。
【００１８】
シリコン基板１１の上層のビット線ＢＬとビット線ＢＬの間の領域には、ビット線ＢＬと平行に延びる素子分離絶縁膜（ＳＴＩ（Shallow Trench Isolation））２５が形成されている。これにより、シリコン基板１１の上層には、ワード線ＷＬ方向に互いに分離されたストライプ状の素子形成領域が区画されている。
【００１９】
素子形成領域の上層のゲート酸化膜１２を介して浮遊ゲート１３と対向する部分にはメモリセルＭＣのチャネル領域が形成され、これらチャネル領域間には、隣接するメモリセルＭＣ間で共有するドレイン及びソースとなる第１導電型（例えばｎ型）の不純物拡散層１８が形成されている。また、共通ソース側の選択トランジスタＳＴ１と、これに隣接するメモリセルＭＣ０との間のシリコン基板１１の表面には、凹部１９が形成され、この凹部１９の下側に不純物拡散層２０が形成されている。なお、この凹部１９は、選択トランジスタＳＴ１側のエッジが選択トランジスタＳＴ１に接し、メモリセルＭＣ０側のエッジがメモリセルＭＣ０に接するように形成されている。
【００２０】
ゲート酸化膜１２、浮遊ゲート１３、ゲート間絶縁膜１４及び制御ゲート１５からなる電極の積層体と、これら積層体間のシリコン基板１１の上面は、層間絶縁膜２１によって覆われている。層間絶縁膜２１の上には、層間絶縁膜２２が形成され、この層間絶縁膜２２の上にビット線ＢＬが選択的に形成されている。
【００２１】
このように構成されたＮＡＮＤ型フラッシュメモリにおいては、ワード線ＷＬ方向に沿って延びる複数のメモリセルＭＣを１ページとしてページ単位でデータの書き込みが行われる。すなわち、データの書込時には、まず、基板電位を０Ｖにし、書き込みを行うページのメモリセルＭＣ８のワード線ＷＬ８に例えば２０Ｖの書き込み電圧Ｖｐｇｍを印加すると共に、書き込みを行わないページのメモリセルＭＣ０〜ＭＣ７，ＭＣ９〜ＭＣ１５のワード線ＷＬ０〜ＷＬ７，ＷＬ９〜ＷＬ１５に例えば１２Ｖの中間電圧Ｖｐａｓｓを印加する。また、共通ソース線ＣＥＬＳＲＣに接続された選択トランジスタＳＴ１のゲートに０Ｖを与え、ビット線ＢＬに接続された選択トランジスタＳＴ２のゲートにＶｄｄを印加する。
【００２２】
そして、“０”を書き込むメモリセルＭＣが接続されたビット線ＢＬに０Ｖを付与し、“１”を書き込むメモリセルＭＣが接続されたビット線ＢＬにＶｄｄを印加する。
【００２３】
これにより、“０”を書き込む場合には、選択トランジスタＳＴ２及びメモリセルＭＣ１５〜ＭＣ０のチャネルが０Ｖになって、データを書き込むメモリセルＭＣ８の浮遊ゲートとチャネルの間に大きな電位差が生じるので、ゲート酸化膜にトンネル電流が流れ、浮遊ゲートに電子が注入される。これにより、書き込むメモリセルＭＣ８のしきい値が増加して書き込みが完了する。
【００２４】
一方、“１”を書き込む場合には、選択トランジスタＳＴ１，ＳＴ２が何れもＯＦＦ状態になるので、メモリセル列ＭＣＣはフローティング状態になる。非選択メモリセルに接続されたワード線には中間電圧Ｖｐａｓｓが与えられているので、ワード線−浮遊ゲート−半導体基板間の容量結合によって非選択メモリセルのチャネル電位は引き上げられる。これにより、チャネルと浮遊ゲートとの間の電位差を小さくして誤書き込みを防止している。これをブースティングと呼ぶ。
【００２５】
図５に、選択トランジスタＳＴ１と、隣接メモリセルＭＣ０との間に凹部１９が形成されていない場合の、中間電圧Ｖｐａｓｓの値と誤書き込み率との関係を示す。図５に示すように、共通ソース線ＣＥＬＳＲＣ側の選択トランジスタＳＴ１に隣接していない非隣接メモリセル（ＭＣ１〜ＭＣ１５）においては、Ｖｐａｓｓの値を高くしていくにつれて、誤書き込み率は低下していく傾向にある。一方、選択トランジスタＳＴ１に隣接している隣接メモリセルＭＣ０では、Ｖｐａｓｓの値が低い範囲においては、Ｖｐａｓｓの値が上昇するに従い、誤書き込み率は低下するが、ある値を境にして、Ｖｐａｓｓの値の上昇に従い、誤書き込み率が逆に上昇してしまう。
【００２６】
図６に凹部１９が形成されていないＮＡＮＤ型フラッシュメモリのブースティングの際に誤書き込みが発生する様子を模式的に示す。選択トランジスタＳＴ１は、ゲート１７に０〔Ｖ〕を印加されることによりオフ状態となっている。非選択のメモリセルＭＣ０、ＭＣ１等にはＶｐａｓｓとして１２〔Ｖ〕が印加される。非選択のメモリセルＭＣ０、ＭＣ１等においては、制御ゲート１５〜浮遊ゲート１３間容量Ｃｉ、浮遊ゲート１３〜シリコン基板１１の反転層間容量Ｃｔ及び反転層〜接地間容量Ｃｄが形成されており、カップリング比はＣｉ／（Ｃｉ＋Ｃｔ）＝１／２、ブースト比は、Ｃｔ／（Ｃｔ＋Ｃｄ）＝２／３となる。この容量カップリングにより、各々のメモリセル（ＭＣ０〜ＭＣ１５）が形成されているシリコン基板１１表面は約６〔Ｖ〕となり、非選択メモリセルＭＣ０、ＭＣ１等の浮遊ゲート１３における電位は、約９〔Ｖ〕となる。この場合、メモリセル間においては電位差が生じないが、選択トランジスタＳＴ１のゲート１７に０〔Ｖ〕が印加されていることにより、選択トランジスタＳＴ１のゲート１７とメモリセルＭＣ０との間では約６〔Ｖ〕の電位差が生じる。これにより、選択トランジスタＳＴ１のゲート近傍の空乏層中でのＧＩＤＬ（Gate-Induced Drain Leakage）が増加し、発生した電子が空乏層中の電界で加速されて高エネルギーを獲得する。この結果、隣接するメモリセルＭＣ０のゲート酸化膜１２のポテンシャル障壁（約３．２ｅＶ）を超えた電子が浮遊ゲート１３に注入されて誤書き込みが発生する。メモリセルの縮小化が進み、選択トランジスタＳＴ１とメモリセルＭＣ０間の距離が縮まるにつれて、このようなメカニズムによる誤書き込みの影響が大きくなっており、その対策が急務とされている。
【００２７】
本実施の形態に係るＮＡＮＤ型フラッシュメモリによれば、ソース側の選択トランジスタＳＴ１と、これに隣接するメモリセルＭＣ０との間のシリコン基板１１の表面に、エッジが選択トランジスタＳＴ１に接するように凹部１９が形成されているので、選択トランジスタＳＴ１のゲート１７と不純物拡散層２０とを回路面積を増加させずに、垂直方向に引き離すことができる。これにより、選択トランジスタＳＴ１とメモリセルＭＣ０との間に電位差が発生してもＧＩＤＬの発生を抑制することができ、メモリセルＭＣ０の浮遊ゲート１３へのホットエレクトロンの流入による誤書き込みの発生率を、他のメモリセルＭＣ１〜ＭＣ１５と同等の値まで低減させることができる。
【００２８】
次に、図７から図１４に基づき、本実施の形態に係るＮＡＮＤ型フラッシュメモリの製造方法について説明する。
【００２９】
図７及び図８に示すように、最初に、シリコン基板１１のメモリセルアレイの形成領域には、第２導電型（例えばｐ型）の不純物によるウェルが形成され、その上にゲート酸化膜１２となるシリコン酸化膜１２Ａを形成し、浮遊ゲート１３となる第１ポリシリコン膜１３Ａを形成し、更にゲート間絶縁膜１４となるＯＮＯ膜（Oxide-Nitride-Oxide），ＮＯＮＯＮ膜（Nitride-Oxide-Nitride-Oxide-Nitride）等の絶縁膜１４Ａを形成する。なお、図８に示すように、この段階では、既に、シリコン酸化膜１２Ａ及び第１ポリシリコン膜１３Ａは、後に形成されるワード線の方向に分離されており、これらの膜１２Ａ，１３Ａと自己整合的に素子分離絶縁膜２５がビット線方向に形成されている。これにより、シリコン基板１１の上層部がワード線方向に絶縁分離されて素子形成領域を形成している。絶縁膜１４Ａは、第１ポリシリコン膜１３Ａ及び素子分離絶縁膜２５の上を全体的に覆うように形成されている。
【００３０】
次に、絶縁膜１４Ａ上にポリシリコン（図示せず）を薄く堆積した後、その上全体にフォトレジスト（図示せず）を塗布しプリベークを行ない、図９に示すような、選択トランジスタの積層されたゲートを短絡する開口を形成するためのフォトマスク３１を用いて露光し、現像を行う。これにより形成されたフォトレジストによるマスクパターンを使用して、薄いポリシリコン及び絶縁膜１４Ａに対しＲＩＥ（Reactive Ion Etching）等によるエッチングを施す。このエッチングにより選択トランジスタＳＴ１、ＳＴ２の形成される領域内において、絶縁膜１４Ａの一部が除去され、第１ポリシリコン膜１３Ａの一部が露出する。この後、フォトレジストを除去する。
【００３１】
次に、図１０に示すように、制御ゲート１５となる第２ポリシリコン膜１５Ａを形成する。これにより、選択トランジスタＳＴ１、ＳＴ２における第１ポリシリコン膜１３Ａと第２ポリシリコン膜１５Ａとが接続される。
【００３２】
次に、第２ポリシリコン膜１５Ａ上にフォトレジスト（図示せず）を塗布し、プリベークを行なった後、図１１に示すような、ゲート形成のための開口を有するフォトマスク３２を用いて露光し、現像を行う。これにより形成されたフォトレジストによるマスクパターンを使用して、第２ポリシリコン膜１５Ａ、絶縁膜１４Ａ及び第１ポリシリコン膜１３Ａに対してＲＩＥ等によるエッチングを行なう。このエッチングにより、選択トランジスタＳＴ１，ＳＴ２及びメモリセルＭＣ０〜ＭＣ１５のゲート部分がビット線方向に分離され、シリコン酸化膜１２Ａ上に、浮遊ゲート１３、ゲート間絶縁膜１４及び制御ゲート１５が形成されると共に、シリコン酸化膜１２Ａの一部が露出する。この後、フォトレジストを除去する。
【００３３】
次に、全体にフォトレジスト（図示せず）を塗布し、プリベークを行なった後、図１２に示すような、シリコン基板１１の一部に凹部を形成するための開口を有するフォトマスク３３を用いて露光し、現像を行う。これにより形成されたフォトレジストによるマスクパターンを使用して選択トランジスタＳＴ１とメモリセルＭＣ０との間の領域において、シリコン酸化膜１２Ａ及びシリコン基板１１の一部について、ＲＩＥ等によるエッチングを行なう。この結果、選択トランジスタＳＴ１とメモリセルＭＣ０との間のシリコン酸化膜１２Ａが除去され、更にこの部分のシリコン基板１１の表面が所定の深さだけ堀込まれて凹部１９が形成される。
【００３４】
次に、同様の方法により、図１３に示すように、シリコン酸化膜１２ＡをメモリセルＭＣ０〜ＭＣ１５毎に分離し、ゲート酸化膜１２を形成する。
【００３５】
続いて、図１４に示すように、電極部分をマスクにして、第１導電型（例えばｎ型）の不純物であるリン（Ｐ）のイオンを打込み、熱拡散させてメモリセルＭＣ間及びメモリセルＭＣ０，ＭＣ１５と選択トランジスタＳＴ１，ＳＴ２との間に不純物拡散層１８，２０を形成する。
【００３６】
そして、ゲート酸化膜１２、浮遊ゲート１３、ゲート間絶縁膜１４及び制御ゲート１５からなる電極の積層体と、これら積層体間のシリコン基板１１の上面とに、シリコン窒化膜、ＴＥＯＳ（tetraethoxysilane）等の層間絶縁膜２１を形成し、層間絶縁膜２１の上に共通ソース線ＣＥＬＳＲＣ（図示せず）を選択的に形成し、層間絶縁膜２１の上に層間絶縁膜２２を形成し、更に層間絶縁膜２２の上にビット線ＢＬを選択的に形成することにより、図３及び図４に示したＮＡＮＤ型フラッシュメモリが製造される。
【００３７】
なお、ＧＩＤＬの発生防止の方法として、拡散層における不純物濃度のプロファイルを制御する方法が考えられる。この方法は、拡散層中での電界を緩和するために用いられ、チャネル濃度や不純物拡散層濃度を薄くする方向で用いられる。しかし、チャネル濃度を薄くすると選択トランジスタやメモリセルの短チャネル効果が顕在化して書き込み、消去特性や信頼性が低下する。また、拡散層濃度を薄くするとＧＩＤＬは減少する方向に働くものの、拡散層中での電界強度がむしろ増加する場合がある上、散乱確率が減って高エネルギーの電子がより多く発生する可能性がある。このため、不純物濃度のプロファイルの最適化は困難であるという問題がある。
【００３８】
この点、本実施形態によれば、不純物濃度を制御することなく、ＧＩＤＬの発生を抑制することができるという利点がある。
【００３９】
〔第２の実施の形態〕
次に、第２の実施の形態を説明する。
【００４０】
図１５に第２の実施の形態に係るＮＡＮＤ型フラッシュメモリの構成を示す。本実施の形態におけるＮＡＮＤ型フラッシュメモリは、ソース側の選択トランジスタＳＴ１とメモリセルＭＣ０の間のシリコン基板１１の表面に形成される凹部４１の形状が先の実施形態とは異なっている。この実施の形態では、凹部４１の選択トランジスタＳＴ１側の深さが、メモリセルＭＣ０側の深さよりも深くなっている。より具体的には、凹部４１の選択トランジスタＳＴ１側の深さは先の実施形態と同様であるが、凹部４１のメモリセルＭＣ０側の深さは、ほぼ０となっている。凹部４１の下には不純物拡散層４２が形成されている。
【００４１】
このような構成によれば、先の実施形態の効果に加え、メモリセルＭＣ０側で、垂直電界により浮遊ゲート１３に電子が加速、注入されることを緩和することができる。
【００４２】
次に、図１６及び図１７に基づき、本実施の形態におけるＮＡＮＤ型フラッシュメモリの製造方法について説明する。
【００４３】
図７〜図１１までの工程は先の実施形態の工程と同様であるため割愛する。
【００４４】
図１１の工程の後、全体にフォトレジスト（図示せず）を塗布し、プリベークを行なった後、図１６に示すような選択トランジスタＳＴ１とメモリセルＭＣ０との間の距離に対応した開口を有するフォトマスク３３を用いて露光し、現像を行う。これにより形成されたフォトレジストによるマスクパターンを使用して選択トランジスタＳＴ１とメモリセルＭＣ０との間の領域において、シリコン酸化膜１２Ａに対してＲＩＥ等によるエッチングを行なう。この結果、選択トランジスタＳＴ１とメモリセルＭＣ０との間のシリコン酸化膜１２Ａが除去される。
【００４５】
次に、全体にフォトレジスト（図示せず）を塗布し、プリベークを行なった後、図１７に示すような、先のフォトマスク３３よりも小さな開口を有するフォトマスク３４を用いて露光し、現像を行う。これにより形成されたフォトレジストによるマスクパターンを使用してシリコン基板１１に対して、ＲＩＥ等によるエッチングを行なう。この結果、選択トランジスタＳＴ１とメモリセルＭＣ０の間の選択トランジスタＳＴ１側の領域のシリコン基板１１の一部が所定の深さだけ堀込まれて凹部４３が形成される。凹部４３は、選択トランジスタＳＴ１側のエッジが選択トランジスタＳＴ１に接し、メモリセルＭＣ０側のエッジがメモリセルＭＣ０よりも選択トランジスタＳＴ１側に所定距離だけ離れた位置になるように形成される。
【００４６】
続いて、上述のマスクパターンをそのまま使用してウェットエッチング等の等方性エッチングを行うことにより図１５に示したようななだらかな曲線断面を有する凹部４１が形成される。なお、凹部４１の選択トランジスタＳＴ１側のエッジは、等方性エッチングによって選択トランジスタＳＴ１のゲート１７の下側に入り込むようにしても良い。
【００４７】
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。
【００４８】
図１８に本実施の形態におけるＮＡＮＤ型フラッシュメモリの構成を示す。
【００４９】
この実施形態では、選択トランジスタＳＴ１とメモリセルＭＣ０との間のシリコン基板１１の表面における選択トランジスタＳＴ１側にのみ選択トランジスタＳＴ１に接する凹部４４が形成されている点が、先の２つの実施の形態と異なっている。凹部４４の下からメモリセルＭＣ０側にかけて不純物拡散層４５が形成されている。また、選択トランジスタＳＴ１は、ゲート１７のメモリセルＭＣ側のゲート間絶縁膜１４が存在していない。
【００５０】
この実施形態においても、ＧＩＤＬの発生防止と共に、メモリセルＭＣ０における浮遊ゲート１３への垂直電界による電子の加速、注入を緩和することができる。
【００５１】
次に、図１９〜図２３に基づき、本実施の形態におけるＮＡＮＤ型フラッシュメモリの製造方法について説明する。
【００５２】
図７及び図８の状態において、まず、絶縁膜１４Ａ上にフォトレジスト（図示せず）を塗布しプリベークを行なった後、図１９に示すような大きめの開口を有するフォトマスク３５を用いて露光し、現像を行う。これにより形成されたフォトレジストによるマスクパターンを使用し、絶縁膜１４Ａについて、ＲＩＥ等によるエッチングを行なう。このエッチングにより選択トランジスタＳＴ１の形成される領域内において、絶縁膜１４Ａの一部が除去され、第１ポリシリコン膜１３Ａの一部が露出する。この後、フォトレジストを除去する。
【００５３】
次に、図２０に示すように、第２ポリシリコン膜１５Ａを形成する。これにより、選択トランジスタＳＴ１及びこれに隣接するメモリセルＭＣ０側の領域における第１ポリシリコン膜１３Ａと第２ポリシリコン膜１５Ａとが接続される。
【００５４】
次に、第２ポリシリコン膜１５Ａ上にフォトレジスト（図示せず）を塗布し、プリベークを行なった後、図２１に示すような積層ゲート形成のための開口を有するフォトマスク３６を用いて露光し、現像を行う。これにより形成されたフォトレジストによるマスクパターンを使用し、第２ポリシリコン膜１５Ａに対してＲＩＥ等によるエッチングを行なう。
【００５５】
図２２は、このエッチングが絶縁膜１４Ａの表面が露出するまで行なわれた状態を示す図である。本実施の形態における、この工程のＲＩＥによるエッチングでは、ＯＮＯ膜等の絶縁膜１４Ａのエッチング速度よりもポリシリコン膜１３Ａのエッチング速度の方が速い為、第１ポリシリコン膜１３Ａのレジスト及び絶縁膜１４Ａで覆われていない領域のエッチングが進み、凹部４６が形成される。
【００５６】
この後、図２３に示すように、絶縁膜１４Ａ及び第１ポリシリコン膜１３Ａのエッチングがなされ、シリコン酸化膜１２Ａが露出するまでエッチングが進むと、選択トランジスタＳＴ１、ＳＴ２、メモリセルＭＣ０、ＭＣ１、…の電極部分が分離される。この際、凹部４６が形成されていた領域では、他の部分よりもエッチングが進むため、シリコン酸化膜１２Ａ及びシリコン基板１１が堀込まれて凹部４４が形成されることになる。
【００５７】
〔第４の実施の形態〕
次に第４の実施の形態について説明する。
【００５８】
本実施の形態は、図２４に示すように、選択トランジスタＳＴ１とメモリセルＭＣ０との間に形成されるキャリアを供給するための不純物拡散層４７を、不純物（例えばｎ型）のイオン打込みの深さを制御することにより、シリコン基板１１の表層から離隔した下層に形成したものである。すなわち不純物拡散層４７とシリコン基板１１の表面との間には、チャネル不純物導入により形成されたウェルと同じ導電型の不純物拡散領域が存在している。
【００５９】
図２５に、不純物拡散層４７のシリコン基板１１の表面からの深さと、ＢＢＴ生成再結合量との関係を示す。ＢＢＴ生成再結合量は、単位時間及び単位体積中でＢＢＴ（Band to Band Tunneling）により生成されるキャリアの数であり、この値が低い程、ＧＩＤＬによる誤書き込みが少ないことを意味している。図２５から明らかなように、不純物拡散層４７が形成される深さは、２０〔ｎｍ〕以上であることが好ましく、また、製造プロセス上の限界から１００〔ｎｍ〕以下であることが好ましい。
【００６０】
〔第５の実施の形態〕
なお、上記の実施形態では、選択トランジスタＳＴ１とメモリセルＭＣ０との間のシリコン基板１１中に形成される不純物拡散層４７のみをシリコン基板１１の表面から離隔して形成するようにしたが、例えば図２６に示すように、他の隣接するメモリセルＭＣ間及び選択トランジスタＳＴ２とメモリセルＭＣ１５との間のシリコン基板１１中の不純物拡散層４８についても、不純物拡散層４７と同様にシリコン基板１１の表面から離隔した下層に形成するようにしても良い。
【００６１】
この場合、マスクによる不純物拡散層のイオンの打ち分けが不要となり、製造プロセスを簡略化することができるという利点がある。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのＮＡＮＤセルユニットの回路図である。
【図２】本発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのセル領域の平面図である。
【図３】図２におけるＩ−Ｉ’線に沿った断面図である。
【図４】図２におけるII−II’線に沿った断面図である。
【図５】非選択メモリセルのゲートに印加される中間電圧Ｖｐａｓｓと誤書き込み率との関係を示すグラフである。
【図６】ＮＡＮＤ型フラッシュメモリのブースティングの際に誤書き込みが発生する様子を示す模式図である。
【図７】本発明の第１の実施形態のＮＡＮＤ型フラッシュメモリを製造工程順に示す断面図である。
【図８】同第１の実施形態のＮＡＮＤ型フラッシュメモリを製造工程順に示す断面図である。
【図９】同第１の実施形態のＮＡＮＤ型フラッシュメモリを製造工程順に示す断面図である。
【図１０】同第１の実施形態のＮＡＮＤ型フラッシュメモリを製造工程順に示す断面図である。
【図１１】同第１の実施形態のＮＡＮＤ型フラッシュメモリを製造工程順に示す断面図である。
【図１２】同第１の実施形態のＮＡＮＤ型フラッシュメモリを製造工程順に示す断面図である。
【図１３】同第１の実施形態のＮＡＮＤ型フラッシュメモリを製造工程順に示す断面図である。
【図１４】同第１の実施形態のＮＡＮＤ型フラッシュメモリを製造工程順に示す断面図である。
【図１５】本発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリの断面図である。
【図１６】同第２の実施形態のＮＡＮＤ型フラッシュメモリを製造工程順に示す断面図である。
【図１７】同第２の実施形態のＮＡＮＤ型フラッシュメモリを製造工程順に示す断面図である。
【図１８】本発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの断面図である。
【図１９】同第３の実施形態のＮＡＮＤ型フラッシュメモリを製造工程順に示す断面図である。
【図２０】同第３の実施形態のＮＡＮＤ型フラッシュメモリを製造工程順に示す断面図である。
【図２１】同第３の実施形態のＮＡＮＤ型フラッシュメモリを製造工程順に示す断面図である。
【図２２】同第３の実施形態のＮＡＮＤ型フラッシュメモリを製造工程順に示す断面図である。
【図２３】同第３の実施形態のＮＡＮＤ型フラッシュメモリを製造工程順に示す断面図である。
【図２４】本発明の第４の実施形態に係るＮＡＮＤ型フラッシュメモリの断面図である。
【図２５】同第４の実施形態における不純物拡散層の深さとＢＢＴ生成再結合量との関係を示すグラフである。
【図２６】本発明の第５の実施形態に係るＮＡＮＤ型フラッシュメモリの断面図である。
【符号の説明】
【００６３】
１１…シリコン基板、１２…ゲート酸化膜、１３…浮遊ゲート、１４…ゲート間絶縁膜、１５…制御ゲート、１７…ゲート、ＳＴ１，ＳＴ２…選択トランジスタ、ＭＣ０〜ＭＣ１５…メモリセル。
【図１】
2008258462.tif 000003
【図２】
2008258462.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【手続補正書】
【提出日】平成19年9月3日(2007.9.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
半導体基板上に絶縁膜を介して電荷蓄積層と制御ゲートとが積層された構造を有する複数のメモリセルを直列に接続してなるメモリセル列と、
前記半導体基板上に形成されて前記メモリセル列の一端と共通ソース線との間に接続された第１の選択トランジスタと、
前記半導体基板上に形成されて前記メモリセル列の他端とビット線との間に接続された第２の選択トランジスタと
を備えた不揮発性半導体記憶装置において、
前記第１の選択トランジスタと前記第１の選択トランジスタに隣接するメモリセルとの間の前記半導体基板の表面に凹部が形成され、前記凹部の前記第１の選択トランジスタ側のエッジが前記第１の選択トランジスタのゲートの前記メモリセル側の端部に達していることを特徴とする不揮発性半導体記憶装置。
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項３
【補正方法】変更
【補正の内容】
【請求項３】
前記凹部は、前記メモリセル側のエッジが、前記第１の選択トランジスタに隣接するメモリセルの電荷蓄積層の前記第１の選択トランジスタ側の端部よりも前記第１の選択トランジスタ側に位置していることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【０００８】
本発明の一実施形態に係る不揮発性半導体記憶装置は、半導体基板上に絶縁膜を介して電荷蓄積層と制御ゲートとが積層された構造を有する複数のメモリセルを直列に接続してなるメモリセル列と、前記半導体基板上に形成されて前記メモリセル列の一端と共通ソース線との間に接続された第１の選択トランジスタと、前記半導体基板上に形成されて前記メモリセル列の他端とビット線との間に接続された第２の選択トランジスタとを備えた不揮発性半導体記憶装置において、前記第１の選択トランジスタと前記第１の選択トランジスタに隣接するメモリセルとの間の前記半導体基板の表面に凹部が形成され、前記凹部の前記第１の選択トランジスタ側のエッジが前記第１の選択トランジスタのゲートの前記メモリセル側の端部に達していることを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
図３及び図４に示すように、シリコン基板１１上には、ゲート酸化膜（トンネル酸化膜）１２、浮遊ゲート１３、ゲート間絶縁膜１４及び制御ゲート１５がこの順に積層され、これらがシリコン基板１１と共にメモリセルＭＣを構成している。