(57)【要約】      （修正有）【課題】電荷の安定化及び電子と正孔との再結合速度を向上させ、プログラム状態や消去状態で、反対電荷が電荷トラップ層内に残っていることを減らしたりまたは防止し、プログラム／消去状態の安定性を確保させる不揮発性メモリ素子の作動方法を提供する。【解決手段】不揮発性メモリ素子にプログラムや消去に寄与するＤＣパルスと電荷の再結合や再配置を促進するＡＣ摂動パルスとの複合パルスを印加してプログラムや消去を行う作動方法である。【選択図】図２
2008217972.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリ素子に、プログラム及び消去動作のうち少なくとも一つを実行する作動方法において、
前記不揮発性メモリ素子にＤＣパルスとＡＣ摂動パルスとの複合パルスを印加し、プログラム及び消去のうち少なくとも一つを実行することを特徴とする不揮発性メモリ素子の作動方法。
【請求項２】
前記複合パルスは、ＤＣパルスに続いてＡＣ摂動パルスが現れる形態からなることを特徴とする請求項１に記載の不揮発性メモリ素子の作動方法。
【請求項３】
前記複合パルスは、ＤＣパルスとＡＣ摂動パルスとが交互に複数回現れる形態からなることを特徴とする請求項１に記載の不揮発性メモリ素子の作動方法。
【請求項４】
前記複合パルスは、ＤＣパルス信号と、該ＤＣパルス信号と同一極性であって該ＤＣパルス信号より小さい大きさのＤＣレベルに重畳されたＡＣ摂動パルスとが交互に複数回現れる形態からなることを特徴とする請求項１に記載の不揮発性メモリ素子の作動方法。
【請求項５】
前記複合パルスは、一定時間のＤＣパルスにＡＣ摂動パルスが重畳された形態からなることを特徴とする請求項１に記載の不揮発性メモリ素子の作動方法。
【請求項６】
前記ＡＣ摂動パルスは、前記ＤＣパルスが現れる時間区間の逆より大きい周波数を有することを特徴とする請求項１に記載の不揮発性メモリ素子の作動方法。
【請求項７】
前記複合パルスは、前記ＤＣパルスに続いて前記ＡＣ摂動パルスが現れる形態によってなり、
前記ＡＣ摂動パルスは、前記ＤＣパルスと反対極性のＤＣレベルを有することを特徴とする請求項１に記載の不揮発性メモリ素子の作動方法。
【請求項８】
前記ＡＣ摂動パルスのＤＣレベルの大きさは、前記ＤＣパルスより小さいことを特徴とする請求項７に記載の不揮発性メモリ素子の作動方法。
【請求項９】
前記不揮発性メモリ素子は、フラッシュメモリ素子であることを特徴とする請求項１に記載の不揮発性メモリ素子の作動方法。
【請求項１０】
前記不揮発性メモリ素子は、フローティングゲートメモリ素子であることを特徴とする請求項１に記載の不揮発性メモリ素子の作動方法。
【請求項１１】
前記フローティングゲートメモリ素子は、ＮＡＮＤまたはＮＯＲフローティングゲートメモリ素子であることを特徴とする請求項１０に記載の不揮発性メモリ素子の作動方法。
【請求項１２】
前記不揮発性メモリ素子は、電荷トラップ型メモリ素子であることを特徴とする請求項１に記載の不揮発性メモリ素子の作動方法。
【請求項１３】
前記電荷トラップ型メモリ素子は、ＮＡＮＤまたはＮＯＲ電荷トラップ型メモリ素子であることを特徴とする請求項１２に記載の不揮発性メモリ素子の作動方法。
【請求項１４】
前記電荷トラップ型メモリ素子は、
基板と前記基板上にゲート構造体とを備え、
前記ゲート構造体は、
トンネル絶縁膜、電荷トラップ層、ブロッキング絶縁膜及びゲート電極を備えることを特徴とする請求項１２に記載の不揮発性メモリ素子の作動方法。
【請求項１５】
前記トンネル絶縁膜は酸化膜であり、前記電荷トラップ層は窒化膜であり、前記ブロッキング絶縁膜は高誘電体物質を含み、前記ゲート電極は金属膜から形成されたことを特徴とする請求項１４に記載の不揮発性メモリ素子の作動方法。
【請求項１６】
前記複合パルスは、プログラム時には前記ゲート電極に入力され、消去時には前記基板に入力されることを特徴とする請求項１４に記載の不揮発性メモリ素子の作動方法。
【請求項１７】
前記ＤＣパルスは、プログラム動作または消去動作の基本パルスであることを特徴とする請求項１に記載の不揮発性メモリ素子の作動方法。
【請求項１８】
前記ＡＣ摂動パルスは、電荷の再結合や再配列を促進することを特徴とする請求項１に記載の不揮発性メモリ素子の作動方法。
【請求項１９】
前記複合パルスに続いて検証パルスを印加し、プログラム状態及び消去状態のうち少なくとも一つを検証する段階をさらに含むことを特徴とする請求項１に記載の不揮発性メモリ素子の作動方法。
【請求項２０】
プログラム時に前記複合パルスのＤＣパルス大きさを段階的に増大させつつ、前記複合パルスの印加及び前記検証パルスの印加動作を進めることを特徴とする請求項１９に記載の不揮発性メモリ素子の作動方法。
【請求項２１】
ＮＡＮＤ電荷トラップ型メモリ素子にプログラム動作を実行する作動方法において、
前記ＮＡＮＤ電荷トラップ型メモリ素子に、ＤＣパルスとＤＣ摂動パルスとの複合パルスを印加してプログラムを実行することを特徴とするＮＡＮＤ電荷トラップ型メモリ素子の作動方法。
【請求項２２】
前記複合パルスは、ＤＣパルスに続いてＤＣ摂動パルスが現れる形態からなることを特徴とする請求項２１に記載のＮＡＮＤ電荷トラップ型メモリ素子の作動方法。
【請求項２３】
前記複合パルスは、ＤＣパルスとＤＣ摂動パルスとが交互に複数回現れる形態からなることを特徴とする請求項２１に記載のＮＡＮＤ電荷トラップ型メモリ素子の作動方法。
【請求項２４】
前記複合パルスは、ＤＣパルス信号と、該ＤＣパルス信号と同一極性であって該ＤＣパルス信号より小さい大きさを有するＤＣ摂動パルスとを含むことを特徴とする請求項２１に記載のＮＡＮＤ電荷トラップ型メモリ素子の作動方法。
【請求項２５】
前記複合パルスは、前記ＤＣパルスに続いて前記ＤＣ摂動パルスが現れる形態によってなり、
前記ＤＣ摂動パルスは、前記ＤＣパルスと反対極性のＤＣレベルを有することを特徴とする請求項２１に記載のＮＡＮＤ電荷トラップ型メモリ素子の作動方法。
【請求項２６】
前記ＤＣ摂動パルスの大きさは、前記ＤＣパルスより小さいことを特徴とする請求項２５に記載のＮＡＮＤ電荷トラップ型メモリ素子の作動方法。
【請求項２７】
前記複合パルスは、交互に現れる複数のＤＣパルス及び複数のＤＣ摂動パルスを含むことを特徴とする請求項２６に記載のＮＡＮＤ電荷トラップ型メモリ素子の作動方法。
【請求項２８】
前記ＮＡＮＤ電荷トラップ型メモリ素子は、
基板と前記基板上にゲート構造体とを備え、
前記ゲート構造体は、
トンネル絶縁膜、電荷トラップ層、ブロッキング絶縁膜及びゲート電極を備えることを特徴とする請求項２１に記載のＮＡＮＤ電荷トラップ型メモリ素子の作動方法。
【請求項２９】
前記トンネル絶縁膜は酸化膜であり、前記電荷トラップ層は窒化膜であり、前記ブロッキング絶縁膜は高誘電体物質を含み、前記ゲート電極は金属膜から形成されたことを特徴とする請求項２８に記載のＮＡＮＤ電荷トラップ型メモリ素子の作動方法。
【請求項３０】
前記複合パルスは、プログラム時には前記ゲート電極に入力されることを特徴とする請求項２８に記載のＮＡＮＤ電荷トラップ型メモリ素子の作動方法。
【請求項３１】
前記ＤＣ摂動パルスは、電荷の再結合や再配列を促進することを特徴とする請求項２１に記載のＮＡＮＤ電荷トラップ型メモリ素子の作動方法。
【請求項３２】
前記複合パルスに続いて検証パルスを印加し、プログラム状態を検証する段階をさらに含むことを特徴とする請求項２１に記載のＮＡＮＤ電荷トラップ型メモリ素子の作動方法。
【請求項３３】
プログラム時に前記複合パルスのＤＣパルス大きさを段階的に増大させつつ、前記複合パルスの印加及び前記検証パルスの印加動作を進めることを特徴とする請求項３２に記載のＮＡＮＤ電荷トラップ型メモリ素子の作動方法。
【請求項３４】
前記ＤＣパルスは、プログラム動作の基本パルスであることを特徴とする請求項２１に記載のＮＡＮＤ電荷トラップ型メモリ素子の作動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子の作動方法に係り、さらに詳細には、電荷の安定化及び電子（electron）と正孔（hole）との再結合（recombination）とを促進させ、プログラム及び／または消去状態の安定性を確保させる不揮発性メモリ素子の作動方法に関する。
【背景技術】
【０００２】
半導体メモリ装置のうち不揮発性メモリ装置は、電源供給が遮断されても、保存されたデータが消滅されずに保存される保存装置である。
【０００３】
不揮発性半導体メモリ装置を構成する基本要素であるメモリセルの構成は、不揮発性半導体メモリ装置が使われる分野によって変わる。
【０００４】
現在、広く使われている高容量不揮発性半導体メモリ装置であり、ＮＡＮＤ（not and）型フラッシュ半導体メモリ装置の場合、そのトランジスタのゲートは、電荷（charge）が保存される、すなわち、データが保存されるフローティングゲート（floating gate）と、これを制御するコントロールゲート（control gate）とが順次に積層された構造を有する。
【０００５】
かかるフラッシュ半導体メモリ装置において、年ごとに増大しているメモリ容量の拡大要求を充足させるために、メモリセルのサイズは急速に縮小している。また、セルのサイズの縮小に合わせて、フローティングゲートの垂直方向の高さを効果的に小さくしていくことが要求されている。
【０００６】
メモリセルの垂直方向の高さを効果的に小さくすると同時に、メモリセルの有するメモリ特性、例えば、保存されたデータを長時間正常に維持する特性であるリテンション（retention）特性を維持するために、電荷を保存する手段として、フローティングゲートではないシリコン窒化膜（Ｓｉ３Ｎ４）を使用して構成されたＳＯＮＯＳ（Silicon-Oxide-Nitride-Oxide-Semiconductor）やＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）メモリ素子に代表されるＭＯＩＯＳ（Metal-Oxide-Insulator-Oxide-Semiconductor）構造を有する半導体メモリ装置が提案され、これに対する活発な研究が進められている。ここで、ＳＯＮＯＳは、コントロールゲート物質としてシリコンを使用し、ＭＯＮＯＳは、コントロールゲート物質として金属を使用するという点で違いがある。
【０００７】
ＳＯＮＯＳ型やＭＯＮＯＳ型メモリ素子は、電荷を保存する手段として、フローティングゲートの代わりに、シリコン窒化膜（Ｓｉ３Ｎ４）のような電荷トラップ層（charge trap layer）を使用する。すなわち、ＳＯＮＯＳ型やＭＯＮＯＳ型メモリ素子は、フラッシュ半導体メモリ装置のメモリセルの構成で、基板とコントロールゲートとの間の積層物（フローティングゲートとその上下に積層された絶縁層とによって構成された積層物）を、酸化膜（Oxide）、窒化膜（Nitride）及び酸化膜（Oxide）が順次に積層された積層物（ＯＮＯ）で代替したものであり、前記窒化膜に電荷がトラップされることによって、しきい電圧（threshold voltage）が移動（shift）される特性を利用する電荷トラップ型フラッシュ（ＣＴＦ：Charge Trap Flash）メモリ素子である。
【０００８】
ＳＯＮＯＳ型メモリ素子の基本構造は、次の通りである。ソース及びドレイン領域間の半導体基板上に、すなわちチャンネル領域上に両端がソース及びドレイン領域と接触するように、トンネル絶縁膜として第１シリコン酸化膜（ＳｉＯ２）が形成されている。第１シリコン酸化膜は、電荷のトンネリングのための膜である。第１シリコン酸化膜上に、電荷トラップ層としてシリコン窒化膜（Ｓｉ３Ｎ４）が形成されている。シリコン窒化膜は、実質的にデータが保存される物質膜であり、第１シリコン酸化膜をトンネリングした電荷がトラップされる。かかるシリコン窒化膜上に、前記電荷がシリコン窒化膜を通過して上側に移動することを遮断するためのブロッキング絶縁膜として、第２シリコン酸化膜が形成されている。第２シリコン酸化膜上には、ゲート電極が形成されている。
【０００９】
しかし、かかる一般的な構造のＳＯＮＯＳ型メモリ素子は、シリコン窒化膜とシリコン酸化膜との誘電率が低く、シリコン窒化膜内にトラップサイト（trap site）密度が十分ではなく、動作電圧が高く、データを記録する速度（プログラム速度）と、垂直、水平方向の電荷リテンション時間とが願うほどに十分ではないという問題がある。
【００１０】
最近では、前記ブロッキング絶縁膜として、シリコン酸化膜の代わりに、このシリコン酸化膜より大きい誘電定数を有するアルミニウム酸化膜（Ａｌ２Ｏ３）を使用するときに、前記シリコン酸化膜を使用したときよりプログラム速度及びリテンション特性が改善されたという事実が報告されている。
【００１１】
前記の通りに、フローティングゲートの代わりに、電荷トラップ層を有する電荷トラップ型フラッシュメモリ素子で、プログラム時には、電荷トラップ層に電子を注入して保存し、消去時には、電荷トラップ層に正孔を注入し、正孔−電子再結合により、電荷トラップ層に保存されていた電子を除去する。
【００１２】
ところで、未使用電荷トラップ型フラッシュメモリ素子への初期プログラム時に、注入される電子は、電荷トラップ層にトラップされて局所化（localized）されるが、このとき、窒化膜内部で電子が深いトラップに安定化（thermalization）されていきつつ、空間的には広がる。このように、電子が安定化されつつ空間的に広がっている間には、素子のしきい電圧値が変化するので、局所化された電子の安定化が進むにつれて、しきい電圧（Ｖｔｈ）値が固定されるまで時間がかかる。
【００１３】
かかる時間によるしきい電圧（time-dependent Ｖｔｈ）変動は、増加型ステップパルスプログラム（ＩＳＰＰ：Incremental Step Pulse Programming）方式でプログラム時のしきい電圧値の散布制御を困難にする。
【００１４】
周知のように、ＩＳＰＰ方式は、印加されるプログラムパルス電圧の大きさを段階的に増大させつつ、プログラムパルス電圧を印加し、これに続いて検証（verifying）電圧を印加し、メモリセルのしきい電圧を確認する過程を反復し、メモリセルのしきい電圧が所望の値に達するようにする方式である。メモリ装置を構成する多数のメモリセルは、初期しきい電圧散布を有するので、かかるメモリセル別のしきい電圧散布を考慮し、あらゆるメモリセルが所望のしきい電圧に達するようにするためにＩＳＰＰ方式を導入する。
【００１５】
ところで、前記の通りに、経時的にしきい電圧が変動すれば、ＩＳＰＰ方式によるしきい電圧値の散布制御が困難であり、メモリセルを所望のしきい電圧値の範囲内にプログラムするのが容易ではない。
【００１６】
一方、プログラムされた情報の消去時には、注入された正孔と、局所化された電子またはフィールド（field）によりデトラップされて非局所化される電子との再結合がなされると同時に、再結合後に残った正孔及び完全に除去されていない局所化された電子の再配列（re-distribution）がなされうる。
【００１７】
かかる電子−正孔再結合及び電荷の再配列がなされる間には、メモリ素子のしきい電圧値が変化するので、実質的な有効消去時間（effective erase time）は正孔注入時間ではなく、再結合時間及び再配列がなされる時間の総合として考慮されねばならない。
【００１８】
ＬＰＣＶＤ（Low-Pressure Chemical Vapor Deposition）で製造されたシリコン窒化膜（silicon nitride）で測定された光ポンピング（optical pumping）後の電子−正孔の寿命（lifetime：再結合時間）分布については、非特許文献１に開示されている。
【００１９】
前記文献によれば、電子−正孔の再結合時間は、ｎｓ〜ｍｓで幅広く分布する。ＬＥＳＲ（Light-Induced Electron Spin Resonance）測定結果では、再結合時間が〜１０３ｓまで分布すると知られている。
【００２０】
局所化された電子とホールとの再結合時間（τ）は、数式１のように表すことができる。
【００２１】
【数１】
2008217972.tif 000003
【００２２】
ここで、Ｒ０は、電子または正孔の局所化距離（localization length）であり、Ｒ０（Ｅ）＝［ｈ２／ｍ（Ｅｃ−Ｅ）］１／２または［ｈ２／ｍ（Ｅｖ−Ｅ）］１／２を満足することができる。Ｒは、局所化された電子−正孔間距離である。
【００２３】
数式１から分かるように、深いトラップ（deep trap）であるほどＲ０が小さくなり、再結合時間が延長する。
【００２４】
消去モード時に、注入された正孔は経時的に安定化され、深い準位に安定化される。
【００２５】
プログラムモードまたは消去モード時に、安定化が起きると同時に電荷が空間的に広がっていく間には、しきい電圧値の変動が大きい。安定化がさらに進めば、しきい電圧変動が少ない状態になることはなるが、同時に、電荷が深い準位に局所化され、移動し難い状態となる。
【００２６】
従って、再結合時間が長ければ、経時的に安定化され、深い準位に局所化された電子または正孔は移動が不可能になり、反対の電荷と再結合し難くなる。また、安定化によって、電子または正孔の移動が制限されれば、安定化時間が順次長くなってしまう。
【００２７】
また、再結合時間が長く、経時的に電荷が安定化されることによって、十分な正孔−電子再結合がなされないようになり、かかる不完全な再結合により、トラップされた電子が消去後にも残っているようになる場合、プログラム時に散布が増大するようになる。
【００２８】
例えば、消去モード時に電子−正孔が不完全に再結合され、正孔だけではなくして電子が共に存在する状態では、もともと電子−正孔が完全に再結合された場合に残っているようになる正孔と同じ個数の電子を注入しても、電子と正孔とが不完全に再結合され、電子だけではなく、正孔が共に存在する状態となる。ここに電子を所定個数ほど追加注入しても、相変らず不完全に再結合され、正孔が共に存在する状態になりうる。残存する正孔は、ＩＳＰＰ方式によって電子注入過程と検証過程とを反復し、プログラムする間にいかなる瞬間でも電子と再結合されてしきい電圧値に変化を招くことがあるために、プログラム完了時のしきい電圧値の散布が増大するようになる。
【００２９】
前記の通りに、不完全一再結合により、反対電荷との共存可能性は、プログラム時の散布の原因になり、消去状態で電子がきれいに除去されてこそ、かかるプログラム時の散布増大を防止することができる。
【００３０】
かかる不完全な再結合により、反対電荷が共存すれば、高温保存（ＨＴＳ：High Temperature Storage）時に、電子−正孔の再結合が進み、しきい電圧値に変化がもたらされうる。
【００３１】
従って、前記の通りに、安定化時間及び再結合時間が長くなり、不完全な再結合がなされれば、消去状態（erase state）やプログラム状態（program state）の安定性が低下し、プログラムや消去時にしきい電圧値の散布劣化可能性が大きくなり、高温保存時には、しきい電圧値に変化が発生してしまう。
【非特許文献１】K. S. Seol et al., Phys. Rev. B62, 1532(2000)
【発明の開示】
【発明が解決しようとする課題】
【００３２】
本発明は、電荷の安定化及び電子と正孔との再結合（recombination）速度を向上させ、プログラム状態や消去状態で、反対電荷が電荷トラップ層内に残っていることを減らしたりまたは防止し、プログラム／消去状態の安定性を確保させる電荷トラップ型フラッシュメモリ素子の作動方法を提供する。
【課題を解決するための手段】
【００３３】
本発明の実施例によれば、不揮発性メモリ素子にプログラム動作及び消去動作のうち、少なくとも一つを実行する作動方法は、不揮発性メモリ素子にプログラムや消去に寄与するＤＣパルスとＡＣ摂動パルスとの複合パルスを印加し、プログラムや消去を行う。
【００３４】
本発明の実施例によれば、ＮＡＮＤ電荷トラップ型メモリ素子にプログラム動作を実行する作動方法は、前記ＮＡＮＤ電荷トラップ型メモリ素子に、ＤＣパルスとＤＣ摂動パルスとの複合パルスを印加してプログラムを実行する。
【００３５】
このとき、前記複合パルスは、ＤＣパルスに続いてＡＣ摂動パルスが現れる形態でなされうる。
【００３６】
また、前記複合パルスは、ＤＣパルスとＡＣ摂動パルスとが交互に複数回現れる形態でなされうる。
【００３７】
また、前記複合パルスは、ＤＣパルス信号と、該ＤＣパルス信号と同一極性であって該ＤＣパルス信号より小さい大きさのＤＣレベルに重畳されたＡＣ摂動パルスとが交互に複数回現れる形態でなされうる。
【００３８】
また、前記複合パルスは、一定時間のＤＣパルスにＡＣ摂動パルスが重畳された形態でなされうる。
【００３９】
ここで、前記ＡＣ摂動パルスは、前記ＤＣパルスが現れる時間区間の逆より大きい周波数を有することが望ましい。
【００４０】
前記複合パルスは、前記ＤＣパルスに続いて前記摂動パルスが現れる形態によってなり、前記摂動パルスは、前記ＤＣパルスと反対極性のＤＣレベルを有することができる。
【００４１】
また、前記摂動パルスのＤＣレベルの大きさは、前記ＤＣパルスより小さくありうる。
【００４２】
前記不揮発性メモリ素子は、フローティングゲート型メモリ素子または電荷トラップ型メモリ素子でありうる。
【００４３】
前記電荷トラップ型メモリ素子は、基板と前記基板上にゲート構造体とを備え、前記ゲート構造体は、トンネル絶縁膜、電荷トラップ層、ブロッキング絶縁膜及びゲート電極を備えることができる。
【００４４】
このとき、前記トンネル絶縁膜は酸化膜であり、前記電荷トラップ層は窒化膜であり、前記ブロッキング絶縁膜は高誘電体物質を含み、前記ゲート電極は金属膜から形成されうる。
【００４５】
前記複合パルスは、プログラム時には前記ゲート電極に入力され、消去時には前記基板に入力されうる。
【００４６】
前記摂動パルスは、電荷の再結合や再配列を促進する。
【００４７】
前記複合パルスに続いて検証パルスを印加してプログラムや消去状態を検証できる。
【００４８】
プログラム時に前記複合パルスのＤＣパルス大きさを段階的に増大させつつ、前記複合パルスの印加及び前記検証パルスの印加動作を進行できる。
【００４９】
前記ＤＣパルスは、プログラム動作または消去動作の基本パルスでありうる。
【発明の効果】
【００５０】
本発明の実施例による不揮発性メモリ素子に、プログラムや消去動作を実行する作動方法によれば、プログラムや消去時、ＤＣパルスに付加して摂動パルスを印加するので、電荷トラップ内で電荷の移動を活発にし、電荷の安定化速度及び再結合速度を大きく増進させることができ、不完全再結合の可能性を顕著に下げることができ、反対電荷との共存可能性を大きく下げることができる。従って、消去状態（erase state）やプログラム状態（program state）の安定性を確保することができ、プログラムや消去時にしきい電圧値の散布劣化可能性を大きく下げることができ、高温保存時に、しきい電圧値が変化する問題を少なくしたり、または防止できる。
【発明を実施するための最良の形態】
【００５１】
以下、添付された図面を参照しつつ、本発明の望ましい実施例による電荷トラップ型フラッシュメモリ素子の作動方法について詳細に説明する。
【００５２】
図１は、本発明の実施例による作動方法が適用され、プログラムや消去動作がなされうる電荷トラップ型フラッシュメモリ素子の一例を概略的に示している。
【００５３】
図１を参照すれば、本発明の一実施例による電荷トラップ型メモリ素子１０は、基板１１と、この基板１１上に形成されたゲート構造体２０とを具備する。
【００５４】
前記基板１１には、所定の導電性不純物がドーピングされた第１不純物領域及び第２不純物領域１３，１５が形成されうる。第１不純物領域及び第２不純物領域１３，１５のうち一つはドレインＤ、残り一つはソースＳとして使われうる。
【００５５】
前記ゲート構造体２０は、基板１１上に形成されたトンネル絶縁膜２１、このトンネル絶縁膜２１上に形成された電荷トラップ層２３及びこの電荷トラップ層２３上に形成されたブロッキング絶縁膜２５を備える。ブロッキング絶縁膜２５上には、ゲート電極２７が形成されうる。図１で参照番号１９は、スペーサを示す。
【００５６】
前記トンネル絶縁膜２１は、電荷のトンネリングのための膜であり、第１不純物領域及び第２不純物領域１３，１５と接触するように、前記基板１１上に形成される。前記トンネリング絶縁膜２１はトンネリング酸化膜であり、例えば、ＳｉＯ２または多様なｈｉｇｈ−ｋ酸化物から形成されるか、またはそれらの組合わせからなる酸化物から形成されうる。
【００５７】
代案として、前記トンネル絶縁膜２１はシリコン窒化膜、例えば、Ｓｉ３Ｎ４から形成されもする。このとき、シリコン窒化膜は不純物濃度が高くなく（すなわち、不純物の濃度がシリコン酸化膜と比べられるほど）、シリコンとの界面特性にすぐれるように形成されることが望ましい。かかる良質のシリコン窒化膜を形成するために、前記トンネル絶縁膜２１をなすシリコン窒化膜は、ジェット気相蒸着（Jet Vapor Deposition）のような特殊な製法を使用して形成されうる。
【００５８】
前記のような特殊な製法によってシリコン窒化膜を形成すれば、シリコン酸化膜に対応し、不純物濃度が高くなくしてシリコンとの界面特性にすぐれる欠陥のないシリコン窒化膜を形成できる。
【００５９】
また代案として、前記トンネル絶縁膜２１は、シリコン窒化膜と酸化膜との二重層構造によってなされもする。
【００６０】
前記の通りに、前記トンネル絶縁膜２１は、酸化物または窒化物の単層構造からなり、互いに異なるエネルギーバンドギャップを有する物質で複数層構造によって形成されもする。
【００６１】
前記電荷トラップ層２３は、電荷トラップによって情報保存がなされる領域である。この電荷トラップ層２３は、ポリシリコン、窒化物、高誘電率を有するｈｉｇｈ−ｋ誘電体及びナノドット（nano dots）のうちいずれか一つを含むように形成されうる。
【００６２】
例えば、電荷トラップ層２３は、Ｓｉ３Ｎ４のような窒化物や、またはＳｉＯ２、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３、ＨｆＳｉＯＮ、ＨｆＯＮまたはＨｆＡｌＯのようなｈｉｇｈ−ｋ酸化物からなりうる。
【００６３】
また、前記電荷トラップ層２３は、電荷トラップサイト（charge trap site）であって、不連続的に配された複数のナノドットを有することができる。このとき、前記ナノドットは、微小結晶体（nano crystal）形態によってなされうる。
【００６４】
前記ブロッキング絶縁膜２５は、電荷トラップ層２３の形成された位置を通過し、上側に電荷が移動することを遮断するためのものであり、酸化層からなりうる。
【００６５】
前記ブロッキング絶縁膜２５は、ＳｉＯ２から形成されたり、トンネリング絶縁膜２１より高誘電率を有した物質であるｈｉｇｈ−ｋ物質、例えば、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＨｆＯ２、Ｔａ２Ｏ５またはＺｒＯ２から形成されうる。ブロッキング絶縁膜２５を複数層構造によって形成することも可能である。例えば、ブロッキング絶縁膜２５は、ＳｉＯ２のような一般的に使われる絶縁物質からなる絶縁層と、トンネリング絶縁膜２１より高誘電率を有した物質から形成された高誘電体層とを含み、二層またはそれ以上で構成されうる。
【００６６】
前記ゲート電極２７は、金属膜から形成されうる。例えば、前記ゲート電極２７は、アルミニウム（Ａｌ）から形成され、それ以外にも、一般的に半導体メモリ素子のゲート電極として使われるＲｕ、ＴａＮ金属またはＮｉＳｉのようなシリサイド物質から形成されもする。
【００６７】
例えば、Technical Digest of International Electron Device Meeting(IEDM 2002, December), pp. 927-930に、Ｃ．Ｔ．Ｓｗｉｆｔら多数の名義で掲載された「An Embedded 90nm SONOS Nonvolatile Memory Utilizing Hot Electron Programming and Uniform Tunnel Erase」に説明されているような他のＳＯＮＯＳまたはＭＯＭＯＳの特徴が前述のところに追加されたり、または前述のところを代替することができ、該文献の主題は、参照文献として完全に本発明の実施例に結合されうる。
【００６８】
前記のような電荷トラップ型フラッシュメモリ素子に電子を注入し、注入された電子が電荷トラップ層のトラップサイトにトラップされることにより、プログラム状態のしきい電圧、例えば、３Ｖのしきい電圧を有させるプログラムを実行するか、または前記メモリ素子に正孔を注入し、電子−正孔再結合によって電子を消去し、消去状態のしきい電圧、例えば、０Ｖのしきい電圧になるように消去を実行することができる。このように、フラッシュメモリ素子のメモリセルは、二種の状態、すなわちプログラム状態と消去状態とを有する。フラッシュメモリセルのしきい電圧を低下させ、読み出し（read）時にゲート電極２７に提供される電圧によってビットラインに連結されたドレインに電流が流れるオン（on）状態を消去状態といい、フラッシュメモリセルのしきい電圧を上昇させ、読み出し時のゲート電極２７に提供される電圧によってビットラインに連結されたドレインに電流が流れないオフ（off）状態をプログラム状態という。
【００６９】
前述のように、プログラムや消去時に電荷（電子及び／または正孔）の安定化が短時間内になされ、かつ消去時に電子−正孔の不完全な再結合を減らしたり防止するように、本発明のプログラムや消去動作を実行する電荷トラップ型フラッシュメモリ素子の作動方法によれば、ＤＣ（Direct Current）パルスと摂動パルスとの複合パルス形態からなる電圧を印加してプログラムや消去動作を行う。前記ＤＣパルスは、プログラム動作または消去動作の基本パルスでありうる。前記摂動パルスは、後述の実施例のように、ＡＣ（Alternating Current）摂動パルスやＤＣ摂動パルスでありうる。
【００７０】
以下の図２ないし図５に示された複合パルスが電荷トラップ型フラッシュメモリ素子に印加されれば、プログラムや消去動作がなされる。
【００７１】
ただし、図２ないし図５に示された複合パルスは、プログラム時にはゲート電極２７に印加され、このとき、例えば基板１１は、０Ｖ状態にしておくことができる。また、図２ないし図５に示された複合パルスは、消去時には、例えば基板１１に印加され、このとき、ゲート電極２７は、０Ｖ状態にしておくことができる。
【００７２】
従って、ゲート電極２７の観点から見れば、プログラム電圧はポジティブ電圧であり、消去電圧はネガティブ電圧であって互いに極性が反対であり、ＤＣパルス区間及び摂動パルス周波数などを除外した基本的なパルス構造は、同一である。従って、図２ないし図５の複合パルスは、プログラムや消去動作に共通に適用されうる。図２は、本発明の一実施例の電荷トラップ型フラッシュメモリ素子の作動方法による複合パルスを、従来の作動方法によるＤＣパルスと比較して示す。
【００７３】
図２から分かるように、従来の方法によるプログラムまたは消去動作のために印加される電圧は、ＤＣパルス成分のみにより構成される。ＤＣパルスが加えられるＤＣパルス時間区間（time period）は、プログラムモードではほぼ１０μｓ、消去モードではほぼ１０ｍｓになりうる。
【００７４】
一方、本発明によるプログラムや消去動作のために印加される複合パルスは、ＤＣパルス（プログラムパルスまたは消去パルス）成分と摂動パルス成分とからなる。前記ＤＣパルスは、プログラム動作または消去動作の基本パルスでありうる。
【００７５】
前記摂動パルス成分は電荷の再結合や再配列を促進するためのものであり、適切な大きさまたは所望の電圧値（例えば、振幅及び／または周期）を有することができる。
【００７６】
図２に示された実施例において、前記摂動パルスは、ＡＣ摂動パルスである。このＡＣ摂動パルスは、前記ＤＣパルスが現れる区間の逆より大きい周波数を有することが望ましい。
【００７７】
図２では、本発明によるプログラムや消去動作のために印加される複合パルスが、一定時間のＤＣパルスに続いてＡＣ摂動パルスが現れる形態からなる実施例を示している。
【００７８】
前記一定時間は、従来の方法によるＤＣパルスだけで構成されたプログラムまたは消去電圧のＤＣパルス区間に該当しうる。すなわち、従来には、プログラムや消去動作のために印加される電圧がＤＣパルス形態だけからなる一方、本発明でのプログラムや消去動作のために印加される複合パルスは、従来に対応するＤＣパルスと、電荷の安定化及び電子と正孔との再結合を促進させる摂動パルスとが複合された形態でなされうる。
【００７９】
図２の複合パルスで、ＤＣパルス区間は、プログラムモードでは、例えばほぼ１０μｓ、消去モードでは、例えばほぼ１０ｍｓになりうる。この場合、プログラムモードでは、ＡＣ摂動パルス成分は、１／１０μｓ＝０．１ＭＨｚより大きい周波数を有するＡＣパルスになり、消去モードでは、ＡＣ摂動パルス成分は、１／１０ｍｓ＝１００Ｈｚより大きい周波数を有するＡＣパルスになりうる。以下の図３ないし図５の実施例の複合パルスの摂動パルスもＡＣ摂動パルスであるが、このとき、このＡＣ摂動パルスも、図２の実施例と同様に、前記の周波数範囲を満足しうる。
【００８０】
図３ないし図５は、本発明の他の実施例の電荷トラップ型フラッシュメモリ素子の作動方法による複合パルスを示す。
【００８１】
図３を参照すれば、本発明の複合パルスは、ＤＣパルスとＡＣ摂動パルスとが交互に複数回（Ｎ回、このときＮ≧２）現れる形態でなされうる。図３では、プログラムや消去動作のために印加される複合パルスが、ＤＣパルスとＡＣ摂動パルスとの対が三回現れる形態からなる例を示している。
【００８２】
図４を参照すれば、本発明の実施例の複合パルスは、ＤＣパルスと、該ＤＣパルスと同一極性であって該ＤＣパルス信号より小さい大きさのＤＣレベルに重畳されたＡＣ摂動パルスとが交互に複数回現れる形態でなされうる。図４では、複合パルスがＤＣパルスとＤＣレベル＋ＡＣ摂動パルス（重畳）対が三回現れる形態からなる例を示している。
【００８３】
図５を参照すれば、本発明の実施例の複合パルスは、ＤＣパルスにＡＣ摂動パルスが重畳された形態でありうる。このとき、メモリ電圧のＤＣパルス区間は、従来の方法によるＤＣパルスだけで構成されたメモリ電圧のＤＣパルス区間に該当しうる。
【００８４】
プログラム時には、電荷トラップ型フラッシュメモリ装置のメモリセルに、図２ないし図５のうちいずれか１つの複合パルス形態からなるプログラム電圧を印加してプログラムする。次に、検証電圧を印加し、メモリセルがプログラムされているか否かを確認するプログラム検証動作を実行する。
【００８５】
ＩＳＰＰ（Incremental Step Pulse Programming）方式でのプログラム時には、プログラム電圧を印加してプログラムした後、次に、検証（verifying）電圧を印加してメモリセルのしきい電圧を確認する過程をメモリセルのしきい電圧がプログラム状態に達するまで反復する。
【００８６】
消去時には、電荷トラップ型フラッシュメモリ素子のメモリセルに、図２ないし図５のうちいずれか１つの複合パルス形態からなる消去電圧を印加して消去する。次に、検証電圧を印加し、メモリセルが正しく消去されているか否かを確認する消去検証動作を実行する。
【００８７】
前記のような複合パルス電圧に続いて検証パルス電圧を印加し、プログラムや消去状態を検証する。プログラムまたは消去電圧に続いて検証電圧を印加し、プログラムまたは消去状態を検証することについては、本技術分野で周知である。また、後述する他の実施例から分かるように、プログラム電圧と検証電圧とは同一極性を有し、消去電圧と検証電圧は互いに反対極性を有することができる。従って、簡略化のために複合パルスをプログラムや消去電圧で共通に適用されると説明するために、図２ないし図５では検証パルス電圧の図示を便宜上省略した。
【００８８】
一方、プログラム時には、図２ないし図５に示されたような複合パルスのＤＣパルスの大きさを段層的に増大させつつ複合パルスの印加及び検証パルスの印加動作を進行できる。すなわち、図２ないし図５に図示された複合パルスを利用してＩＳＰＰ方式でプログラムを進められる。
【００８９】
例示として、図６は、図２の複合パルスがＩＳＰＰ方式でプログラムに適用されるときのプログラム電圧を示している。図６でＶｐｇｍは、ＩＳＰＰ方式プログラム時の基本的なプログラムに寄与するＤＣパルス電圧大きさ、ΔＶｐｇｍは、ＩＳＰＰ方式でのＤＣパルス電圧上昇の大きさを示す。図６のように、ＤＣパルス電圧大きさを段層的に増大させつつ、ＤＣパルス及びＡＣ摂動パルスからなる複合パルスの印加及び検証パルス電圧Ｖｒｅｆ印加の動作を進める。
【００９０】
図６のようにＩＳＰＰ方式でプログラムするとき、ＡＣ摂動パルスは、その大きさが一定であり、ＤＣパルス増大によって増大することもある。また、ＡＣ摂動パルスは、電荷の再結合や再配列を促進する範囲内で、適切な大きさを有することができるので、検証パルスの電圧大きさは、ＡＣ摂動パルスの電圧大きさと同一であるか、または小さいか大きくありえる。
【００９１】
ここで、図３ないし図５に図示された複合パルスがＩＳＰＰ方式でプログラムに適用されるときのプログラム電圧は、図２を参照して前述のところと類似して十分に類推できるので、ここではその図示を省略する。
【００９２】
以上で説明したような、図２ないし図６に示された複合パルスを使用し、プログラムや消去動作を実行する電荷トラップ型フラッシュメモリ素子の作動方法によれば、電荷（プログラムモードでは電子、消去モードでは正孔）の注入後、ＡＣ摂動パルス成分による外部摂動によって、電荷の動きを一時的に円滑にできるので、電荷の安定化及び電子−正孔の再結合速度を大きく向上させ、安定化及び再結合時間を大きく短縮できる。
【００９３】
ＡＣ摂動が安定化及び再結合速度を増進させることができるという根拠は、R. D. Gould and S. A. Awan, Thin Solid Films, 443, 309(2003)に開示されているＡＣ伝導度（conductivity）の周波数依存に係る文献から分かり、該文献の全体内容は、参照文献としてここに結合される。
【００９４】
図７は、前記文献に開示されたＡＣ伝導度の周波数依存度を示すグラフである。
【００９５】
図７から分かるように、ＡＣ伝導度は、ＡＣ周波数が増大するにつれて上昇し、本発明で、プログラムモードや消去モード時に使われるＡＣ摂動信号の周波数である数百Ｈｚ〜数ＭＨｚ区間で、ＡＣ伝導度は、かなり大きい値であることが分かる。周波数が大きければ、ＡＣ伝導度も大きくなるので、周波数が大きければ、電荷の移動度も上昇する。
【００９６】
従って、ＡＣ摂動パルス成分によって電荷の伝導が可能であり、ＡＣ摂動によって電荷の動きをさらに活発にすることができるということが分かる。
【００９７】
このとき、絶縁体内でＡＣ伝導は、電荷の方向性のある伝導、すなわちＤＣ伝導ではない、電荷の平均移動距離（mean free path）の延長による伝導である。
【００９８】
従って、電荷トラップ型フラッシュメモリ素子にＡＣ摂動パルスを印加すれば、電荷トラップ層、例えば電荷トラップ層を構成する窒化物内にトラップされた電荷の移動が活発になる。これにより、電荷の安定化速度が大きく増進しうる。また、電子−正孔の再結合速度が大きく増進し、不完全再結合の可能性を顕著に下げることができ、反対電荷との共存可能性を大きく低下させることができる。
【００９９】
また、電荷が深いトラップにトラップされている場合にも、ＡＣ摂動によって深いトラップにトラップされた電荷を動きやすくするために、再結合確率を大きく高めることができる。
【０１００】
図８Ａ及び図８Ｂは、深いトラップにトラップされて動けない電子が存在するとき、ＡＣ摂動のない場合とＡＣ摂動のある場合との電子−正孔の再結合可能いかんを比較して示す。
【０１０１】
図８Ａに表されている通り、ＡＣ摂動のない場合には、深いトラップにトラップされて動けない電子が正孔と再結合される確率は低い。しかし、図８Ｂに表されている通り、ＡＣ摂動のある場合には、深いトラップにトラップされている電子もＡＣ摂動によって動きやすいために、電子が正孔と再結合される確率は高まる。このとき、ＡＣ摂動によって電荷は、方向性なくして無作為的（ランダム：random）に動くために、ＡＣ摂動があるといっても、電荷の実質的な伝達はなくなる。
【０１０２】
以上の図２ないし図５では、電荷の安定化及び電子−正孔再結合促進が可能なように、プログラムや消去のために電荷トラップ型フラッシュメモリ素子に印加される複合パルスに含まれる摂動パルスがＡＣ摂動パルス、さらに具体的には、ＤＣパルスと反対極性のＤＣレベルを含まないＡＣ摂動パルスの実施例について説明した。
【０１０３】
他の実施例として、本発明の実施例の複合パルスに含まれる摂動パルスは、後述する図９、図１４、図１５Ａ、図１５Ｂ、図１６Ａ及び図１６Ｂのように、プログラムまたは消去用ＤＣパルスと電荷との再結合や再配列を促進するための反対極性のＤＣレベルを有することも可能である。すなわち、プログラム時にＤＣパルスがポジティブ電圧ならば、摂動パルスのＤＣレベルはネガティブ電圧になり、反対に、消去時にＤＣパルスがネガティブ電圧ならば、摂動パルスのＤＣレベルはポジティブ電圧になる。以下では、摂動パルスがＤＣパルスと反対極性のＤＣレベルを有する点を考慮し、消去電圧とプログラム電圧とを分けて説明する。
【０１０４】
図９は、本発明の他の実施例の電荷トラップ型フラッシュメモリ素子の作動方法による消去電圧を示している。比較のために、図１０は、従来の作動方法による消去電圧を示している。
【０１０５】
図９について述べれば、消去動作のための本発明の実施例による消去電圧は、ＤＣパルスの消去パルスと摂動パルスとからなる複合パルス形態の電圧になる。このとき、複合パルスは、消去パルスに続いて摂動パルスが現れる形態によってなり、摂動パルスは、前記消去パルスと反対極性のＤＣレベルを有する。すなわち、消去電圧は、ネガティブ電圧の消去パルスと続くポジティブ電圧の摂動パルスからなりうる。
【０１０６】
図９では、摂動パルスが消去パルスと反対極性のＤＣ摂動パルスの実施例を示している。
【０１０７】
消去動作時、消去パルス（ＤＣパルス）及び摂動パルスからなる複合パルス電圧を印加して消去する。次に、検証パルス電圧を印加し、消去が正しくなされたか否かを検証する。この検証パルス電圧は、消去パルスとは反対極性の電圧でありうる。
【０１０８】
比較例として、図１０について述べれば、既存には消去動作のために、ＤＣパルスだけからなる消去パルス電圧のみを印加して消去した後、所定時間後に検証パルス電圧を印加し、消去が正しくなされたか否か確認する方式で消去動作を実行した。
【０１０９】
図１１は、図９の複合パルスで消去するとき、電荷トラップ型フラッシュメモリ素子のメモリセルでの経時的なドレイン電流Ｉｄの変化を示している。図１２は、図１０のＤＣパルスのみからなる消去パルス電圧印加時の電荷トラップ型フラッシュメモリ素子のメモリセルでのドレイン電流Ｉｄの変化を示している。
【０１１０】
電荷トラップ型フラッシュメモリセルで、ドレイン電流は、消去パルス印加後に経時的に増大し、所定値で飽和（saturation）する。かようなドレイン電流が経時的に増大するＩｄ transient現象は、電荷の再配置によるものでありうる。経時的なドレイン電流増大は、しきい電圧が消去パルス印加後に低下することを意味する。
【０１１１】
このように、電荷トラップ層内でのプログラム／消去後の電荷移動によって、プログラム後だけではなくして消去後にも、しきい電圧Ｖｔｈ値が経時的に変動するという特性がある。これによって、消去後に消去検証または消去状態を読み出す動作時に誤りが発生する。かかる検証誤りによって、消去失敗（erase fail）が発生してしまう。
【０１１２】
図１０に図示された既存方式での消去時には、図１２のように、飽和時間（saturation time）にほぼ１秒以上がかかるので、迅速であって正確な消去判定をし難い。
【０１１３】
従って、迅速であって正確な消去判定を行ったり、消去失敗を減らしたり防止するためには、消去後のしきい電圧飽和時間を効果的に短縮させる必要がある。
【０１１４】
図９でのように、消去パルスに続いて反対極性のＤＣ摂動パルスを印加する場合には、図１１のように、ドレイン電流transient現象を加速させ、短縮された時間内に消去状態を飽和させることができるので、しきい電圧飽和時間を効果的に短縮させることができる。図１１の結果は、１０ｍｓ幅の消去パルス電圧の印加後に、反対極性の摂動パルス印加時のtransientドレインＩｄ電流の経時的な変化を示している。図１１では、ほぼ１５ｍｓ後にドレイン電流がほぼ飽和された。
【０１１５】
図１３は、図９の本発明の複合パルス印加時と、図１０に示された既存のＤＣパルスだけからなる消去パルス電圧印加時との、経時的なドレイン電流Ｉｄの変化を比較して示す。
【０１１６】
図１３から分かるように、図９の本発明による複合パルスの印加時には、ドレイン電流が飽和される時間、すなわちしきい電圧が飽和される時間を、従来に比べて大きく短縮させることができる。従って、図９の複合パルスを消去動作に使用する本発明によれば、消去動作に続いて検証パルス電圧を印加するによって、迅速な消去判定が可能であり、消去後に、消去検証または消去状態を読み出す動作時に、誤り発生による消去失敗を防止できる。
【０１１７】
図９では、複合パルスが消去パルスと、これによる反対極性の単一ＤＣ摂動パルスとからなる形態からなる例を示している。
【０１１８】
他の実施例として、図１４でのように、消去動作のための複合パルスは、消去パルスと、これによる反対極性の複数のＤＣ摂動パルスとからなる形態でもある。
【０１１９】
また、図１５Ａ及び図１５Ｂでのように、消去動作のための複合パルスは、図９及び図１４で変形され、消去パルスと反対極性であるＤＣレベルにＡＣ摂動パルスが重畳された構造によってなされもする。
【０１２０】
図９ないし図１５Ｂを参照にして説明した、ＤＣパルスと反対極性のＤＣレベルを有する摂動パルスは、プログラム時にも適用できる。
【０１２１】
図１６Ａ及び図１６Ｂは、図９及び図１４に対応するプログラム電圧の実施例を示す。
【０１２２】
図１６Ａでのように、プログラム動作のための複合パルスは、ＤＣパルスであるプログラムパルスと、これによる反対極性のＤＣ摂動パルスとからなる形態でありうる。
【０１２３】
また、図１６Ｂでのように、プログラム動作のための複合パルスは、ＤＣパルスであるプログラムパルスと、これによる反対極性の複数のＤＣ摂動パルスとからなる形態でありうる。
【０１２４】
さらに他の例として、プログラム動作のための複合パルスは、図１５Ａ及び図１５Ｂの消去電圧特性に対応するように、プログラムパルスと反対極性のＤＣレベルにＡＣ摂動パルスが重畳された構造によってなされもする。これについては、図１６Ａ及び図１６Ｂのプログラム電圧に、図１５Ａ及び図１５Ｂの消去電圧特性を応用して十分に類推できるので、ここではその図示を省略する。
【０１２５】
一方、図１７Ａ及び図１７Ｂは、それぞれ図１６Ａ及び図１６Ｂのプログラム電圧を利用し、ＩＳＰＰ方式でのプログラム時のプログラム電圧を示している。図１７Ａ及び図１７Ｂは、本発明の作動方法をＩＳＰＰ方式プログラム時にも適用できることを示す。図１７Ａ及び図１７Ｂで、Ｖｐｇｍは、ＩＳＰＰ方式プログラム時の基本的なプログラムパルス電圧、ΔＶｐｇｍは、ＩＳＰＰでのプログラムパルス電圧の上昇大きさを示す。
【０１２６】
本発明の作動方法をＩＳＰＰ方式のプログラムに適用する場合には、所定大きさのプログラムパルスを印加してプログラムした後、次に、摂動パルスを印加してしきい電圧の飽和を促進させる。次に、検証パルス電圧を印加し、しきい電圧がプログラム状態に達しているか否かを確認する。プログラム状態に達していないならば、プログラムパルスの大きさを一定大きさほど増大させて前の過程を反復する。しきい電圧がプログラム状態に達するまで、かかる過程を複数回反復する。
【０１２７】
以上で説明したような本発明による電荷トラップ型フラッシュメモリ素子の作動方法は、図１８に例示的に示されたように、電荷トラップ型フラッシュメモリ素子がＮＡＮＤ型に配列された構造に適用できる。
【０１２８】
図１８Ａ及び図１８Ｂは、本発明による電荷トラップ型フラッシュメモリ素子の作動方法が適用されるＮＡＮＤ型フラッシュメモリ素子の回路図の一例を示すものであり、図１８Ａはプログラム動作状態、図１８Ｂは消去動作状態を示している。
【０１２９】
図１８Ａ及び図１８Ｂを参照すれば、ＮＡＮＤ型電荷トラップ型フラッシュメモリ素子は、複数のセルストリング（cell string）により構成されうる。図１８Ａ及び図１８Ｂでは、例示として２個のセルストリング３０，３１を示している。
【０１３０】
各セルストリングは、隣接電荷トラップ型メモリセルとソース／ドレインとを共有する複数の電荷トラップ型メモリセルアレイを備える。セルストリングの各電圧トラップ型メモリセルは、例えば図１に図示された構造を有することができる。
【０１３１】
セルストリングには、接地選択トランジスタ（ＧＳＴ：Ground Selection Transistor）、複数のメモリセル及びストリング選択トランジスタ（ＳＳＴ：String Selection Transistor）が直列に連結されている。このセルストリングの一端はビットライン（bit line）に連結され、他端は共通ソースライン（ＣＳＬ：Common Source Line）に連結される。接地選択トランジスタ（ＧＳＴ）は、共通ソースライン（ＣＳＬ）に連結され、ストリング選択トランジスタ（ＳＳＴ）は、ビットラインに連結される。
【０１３２】
セルストリングとクロスされる方向に、複数の電荷トラップ型メモリセルのゲート電極には、ワードライン（ＷＬ：Word Line）が連結され、ストリング選択トランジスタ（ＳＳＴ）のゲートには、ストリング選択ライン（ＳＳＬ：String Selection Line）が連結され、接地選択トランジスタ（ＧＳＴ）のゲートには、接地選択ライン（ＧＳＬ：Ground Selection Line）が連結される。
【０１３３】
電荷トラップ型メモリセルにプログラムされるデータは、ビットラインの電圧によって変わる。ビットラインの電圧が電源電圧（Ｖｃｃ）ならば、プログラム禁止（program inhibit）になる。一方、ビットラインの電圧が接地電圧（ＯＶ）ならば、プログラムされる。図１８Ａでは、ビットライン（ＢＬｎ−１）に接地電圧（０Ｖ）が提供され、ビットラインＢＬｎに電源電圧（Ｖｃｃ）が提供される動作状態を例示する。
【０１３４】
プログラム動作時に、選択されたワードライン、例えばワードラインＷＬ２９には、プログラム電圧、すなわち本発明のプログラムのための複合パルス電圧が提供される。選択されていないワードライン、例えばワードラインＷＬ３１、ＷＬ３０、ＷＬ２８−ＷＬ０には、電圧（Ｖｐａｓｓ）が提供される。プログラム電圧、すなわち複合パルスのＤＣパルス電圧（Ｖｐｇｍ）として、例えば基本電圧を１６Ｖとして段層的に、０．５Ｖずつ上昇する電圧を提供し、パス電圧（Ｖｐａｓｓ）として、例えば９Ｖの電圧を提供できる。
【０１３５】
選択されたワードラインＷＬ２９で、接地電圧が提供されたビットラインＢＬｎ−１に該当する電荷トラップ型メモリセルはプログラムされる。図１８Ａでは、電荷トラップ型メモリセル（Ａ）がプログラムされる。図１８Ｂを参照すれば、消去動作時には、ビットライン、ストリング選択ライン、接地選択ラインは、いずれもフロート（Float）され、ワードラインＷ０−Ｗ３１は接地電圧（０Ｖ）になり、バルク（Bulk）、すなわち基板は消去電圧、すなわち本発明の消去のための複合パルス電圧が提供される。図１８Ｂでは、消去のための複合パルスのＤＣパルス電圧が２０Ｖである場合を例示する。
【０１３６】
複合パルスの実施例及びプログラム及び／または消去方法は、多様な不揮発性メモリ素子、例えばフラッシュメモリ素子に適用されうる。複合パルスの実施例及びプログラム及び／または消去方法は、フローティングゲート型メモリ素子及び／または電荷トラップ型メモリ素子に適用されうる。複合パルスの実施例及びプログラム及び／または消去方法は、ＮＡＮＤメモリ及び／またはＮＯＲメモリに適用されうる。
【産業上の利用可能性】
【０１３７】
本発明の不揮発性メモリ素子の作動方法は、例えば、メモリ関連の技術分野に効果的に適用可能である。
【図面の簡単な説明】
【０１３８】
【図１】本発明の実施例による作動方法が適用され、プログラムや消去動作がなされうる電荷トラップ型フラッシュメモリ素子の一例を概略的に示している図面である。
【図２】本発明の一実施例による複合パルスを従来の作動方法によるＤＣパルスと比較して示す図面である。
【図３】本発明の他の実施例による複合パルスを示す図面である。
【図４】本発明の他の実施例による複合パルスを示す図面である。
【図５】本発明の他の実施例による複合パルスを示す図面である。
【図６】図２の複合パルスがＩＳＰＰ方式でプログラムに適用されるときのプログラム電圧例を示している図面である。
【図７】R. D. Gould and S. A. Awan, Thin Solid Films, 443, 309(2003)に開示されたＡＣ伝導度の周波数依存度を示すグラフである。
【図８Ａ】深いトラップにトラップされて動けない電子が存在するとき、ＡＣ摂動のない場合の電子−正孔の再結合可能いかんを示す図面である。
【図８Ｂ】深いトラップにトラップされて動けない電子が存在するとき、ＡＣ摂動のある場合の電子−正孔の再結合可能いかんを示す図面である。
【図９】本発明のさらに他の実施例による消去電圧を示している図面である。
【図１０】比較例として、従来の作動方法による消去電圧を示している図面である。
【図１１】図９の複合パルスで消去するとき、電荷トラップ型フラッシュメモリ素子のメモリセルでの経時的なドレイン電流Ｉｄの変化例を示している図面である。
【図１２】図１０のＤＣパルスだけでなる消去パルス電圧印加時の電荷トラップ型フラッシュメモリ素子のメモリセルでのドレイン電流Ｉｄの変化例を示している図面である。
【図１３】図９の本発明の複合パルスの印加時と、図１０に示された既存のＤＣパルスだけでなされた消去パルス電圧印加時との、経時的なドレイン電流Ｉｄの変化例を比較して示す図面である。
【図１４】本発明のさらに他の実施例による消去電圧を示している図面である。
【図１５Ａ】本発明のさらに他の実施例による消去電圧を示している図面である。
【図１５Ｂ】本発明のさらに他の実施例による消去電圧を示している図面である。
【図１６Ａ】本発明の実施例によるプログラム電圧を示している図面である。
【図１６Ｂ】本発明の実施例によるプログラム電圧を示している図面である。
【図１７Ａ】図１６Ａのプログラム電圧を利用し、ＩＳＰＰ方式でプログラムするときのプログラム電圧例を示している図面である。
【図１７Ｂ】図１６Ｂのプログラム電圧を利用し、ＩＳＰＰ方式でプログラムするときのプログラム電圧例を示している図面である。
【図１８Ａ】本発明による電荷トラップ型フラッシュメモリ素子の作動方法が適用されるＮＡＮＤ型フラッシュメモリ素子の回路図の一例を示したものであり、プログラム動作状態を示している図面である。
【図１８Ｂ】本発明による電荷トラップ型フラッシュメモリ素子の作動方法が適用されるＮＡＮＤ型フラッシュメモリ素子の回路図の一例を示したものであり、消去動作状態を示している図面である。
【符号の説明】
【０１３９】
１０    電荷トラップ型フラッシュメモリ素子
１１    基板
１３    第１不純物領域
１５    第２不純物領域
１９    スペーサ
２０    ゲート構造体
２１    トンネル絶縁膜
２３    電荷トラップ層
２５    ブロッキング絶縁膜
２７    ゲート電極
【図１】
2008217972.tif 000004
【図２】
2008217972.tif 000005
【図３】
2008217972.tif 000006
【図４】
2008217972.tif 000007
【図５】
2008217972.tif 000008
【図６】
2008217972.tif 000009
【図７】
2008217972.tif 000010
【図８Ａ】
2008217972.tif 000011
【図８Ｂ】
2008217972.tif 000012
【図９】
2008217972.tif 000013
【図１０】
2008217972.tif 000014
【図１１】
2008217972.tif 000015
【図１２】
2008217972.tif 000016
【図１３】
2008217972.tif 000017
【図１４】
2008217972.tif 000018
【図１５Ａ】
2008217972.tif 000019
【図１５Ｂ】
2008217972.tif 000020
【図１６Ａ】
2008217972.tif 000021
【図１６Ｂ】
2008217972.tif 000022
【図１７Ａ】
2008217972.tif 000023
【図１７Ｂ】
2008217972.tif 000024
【図１８Ａ】
2008217972.tif 000025
【図１８Ｂ】
2008217972.tif 000026