(57)【要約】【課題】オフセットを補正するためにＤＤＳ回路を用いた場合はスピードに限界があり、ＨＤクラスの多画素の固体撮像素子では実現が難しい。デジタル的にメモリを用いてオフセットを補正する方法は、デジタルの回路規模が大きくなる可能性がある。【解決手段】まず、ＳＷ１１、ＳＷ１３、ＳＷ１５がＯＮ状態とされ、コンデンサＣ９にＶｃ９（＝Ｖｃ'''−ＶＲＥＦ＋Ｖｔｈ７）が保持される（ただし、Ｖｃ'''はＣＤＳ回路からの入力電圧、Ｖｔｈ７はＴｒ７の閾値電圧）。続いて、ＳＷ１４及びＳＷ１２のみがＯＮ状態とされ、トランジスタＴｒ７のソースからは、電圧Ｖｓｔｒ７’（＝ＶＲＥＦ＋Ｖｃ９−Ｖｔｈ７＝Ｖｃ'''）が取り出される。トランジスタＴｒ７のソース電圧Ｖｓｔｒ７’は水平信号線に出力される。従って、ＣＤＳ回路からの入力電圧Ｖｃ'''はＴｒ７の閾値電圧Ｖｔｈ７によるオフセットが補正されて水平信号線に出力される。【選択図】図４
2008300941.tif 000002
【特許請求の範囲】
【請求項１】
各々光電変換手段を備えた画素が複数規則的に配列された固体撮像素子の前記複数の画素のうち、列方向に配列された前記画素毎に設けられており、前記固体撮像素子で発生する固定パターンノイズを抑圧するＣＤＳ回路であって、
前記列方向に配列された画素から読み出された信号を保持する第１の保持手段と、
前記第１の保持手段により保持された前記画素から読み出された信号と、前記列方向に配列された前記画素のリセット時の画素リセット信号との信号差を増幅する差動増幅手段と、
前記差動増幅手段の出力信号を保持する第２の保持手段と、
前記第２の保持手段から転送されたその第２の保持手段に保持されている電荷を保持する第３の保持手段と、
前記第１の保持手段により列方向に配列されている第１の画素からの信号を保持させ、前記第２の保持手段により前記第１の画素から読み出された信号と前記第１の画素のリセット信号との信号差を保持させた後、前記第１の保持手段を特定の電位にすると共に、前記第２の保持手段に保持されている電荷を前記第３の保持手段に転送する第１のスイッチ手段と、
前記第１のスイッチ手段によるスイッチ動作後に、前記第１の画素に対して行方向に隣接し、かつ、前記列方向に配列された第２の画素から読み出された信号を前記第１の保持手段に保持させた後、前記第１の保持手段を前記特定の電位にし、かつ、前記第２の保持手段により前記差動増幅手段から出力される前記第２の画素から読み出された信号と前記第２の画素のリセット信号との信号差を保持させる第２のスイッチ手段と、
前記第２のスイッチ手段によるスイッチ動作後に、前記第２の保持手段に保持されている電荷を前記第３の保持手段に転送して、前記第３の保持手段に既に前記第１のスイッチ手段によるスイッチ動作により保持されている電荷に加算保持させる第３のスイッチ手段と、
水平信号線に信号を出力するための出力トランジスタと、
前記出力トランジスタに供給する電位を保持する第４の保持手段と、
前記第３のスイッチ手段により前記第３の保持手段に保持されている電荷に対応した電位と、前記特定の電位を前記出力トランジスタを通して得た電位との電位差を前記第４の保持手段に保持させた後、前記特定の電位を前記第４の保持手段に供給して前記第４の保持手段に保持されている前記電位差中の前記特定の電位を相殺除去し、その除去後の電位を当該第４の保持手段に保持させる第４のスイッチ手段と
を有し、前記第４のスイッチ手段により前記特定の電位が相殺された前記第４の保持手段の保持電位を前記出力トランジスタを通して出力することにより、前記出力トランジスタの閾値を除去した信号を前記水平信号線に出力信号として出力することを特徴とする固体撮像素子のＣＤＳ回路。
【請求項２】
前記出力トランジスタの出力端子と前記第４の保持手段との間に設けられ、前記出力トランジスタの出力信号を保持する第５の保持手段と、
前記固体撮像素子の光学的黒レベルの信号取り出し期間のみ、前記出力トランジスタから出力された信号を前記第５の保持手段に保持させた後、前記第４の保持手段に供給する第５のスイッチ手段と
を更に有することを特徴とする請求項１記載の固体撮像素子のＣＤＳ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像素子のＣＤＳ回路に係り、特にＣＭＯＳ（Complementary Metal-Oxide Semiconductor）型撮像素子（以下、ＣＭＯＳセンサ）等の固体撮像素子で用いられる、水平信号線への読み出しに発生するオフセットを改善する固体撮像素子のＣＤＳ回路に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳセンサの画素出力は画素別に分離して出力し、垂直方向に信号を取り出し、水平ライン単位で一度にＣＤＳ回路（相関二重サンプリング回路）による処理を行う事が多い。このＣＤＳ回路は垂直信号別（カラム毎）に用意して、ＣＤＳ回路の動作を高速に行なわずともよいようにしている。
【０００３】
図１０は上記のＣＭＯＳセンサの一例の構成図を示す。同図において、画素１は二次元マトリクス状に複数個配置されており、その中の任意の画素を垂直選択回路２と水平選択回路３とを用いて選択する。その選択された画素から水平ライン毎にＣＤＳ回路４に信号が出力されて、カラム毎にあるＣＤＳ回路４で水平ライン同時に相関二重サンプリング動作が行われる。ＣＤＳ回路４でＣＤＳ処理された信号は、最終的にアンプ（ＡＭＰ）５を通して画素毎に出力される。
【０００４】
図１１は画素１の一例の等価回路図を示す。同図に示すように、１つの画素はフォトダイオードＰＤ１と３個のＭＯＳトランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１３とから構成されている。この画素からの読み出しはＭＯＳトランジスタＴｒ１３のゲートへの入力信号ＲＯＷＳ１をＨＩＧＨ電圧にしてオン（ＯＮ）状態にし、ＰＤ１で発生する電圧をＭＯＳトランジスタＴｒ１２のソースフォロワとＴｒ１３をそれぞれ通して端子Ｓｏｕｔへ出力電圧Ｖｓｏｕｔとして出力する。このＶｓｏｕｔが図１０のＣＤＳ回路４に信号として入力される。
【０００５】
次に、リセット信号ＰＤＲＳＴ１をＭＯＳトランジスタＴｒ１１のゲートに印加してＴｒ１１をＯＮ状態にすることで、フォトダイオードＰＤ１のカソードにＴｒ１１のドレイン、ソースを介してＶｄｄを印加することでＰＤ１をリセットする。続いて、前記と同様にＭＯＳトランジスタＴｒ１３をＯＮにして選択状態とし、ＭＯＳトランジスタＴｒ１２のソースフォロワで端子Ｓｏｕｔへ信号Ｖｒｏｕｔを出力する。
【０００６】
ここで、光を電圧に変換した後の信号出力Ｖｓｏｕｔは次式で表される。
【０００７】
Ｖｓｏｕｔ＝Ｖｐｄ１−Ｖｔｈ１２−Ｖｏｎ１３      （１）
Ｖｐｄ１：ＰＤ１で変換された光信号電圧
Ｖｔｈ１２：Ｔｒ１２のＶｔｈ
Ｖｏｎ１３：Ｔｒ１３のＯＮ電圧
また、ＰＤ１リセット後の信号出力Ｖｒｏｕｔは次式で表される。
【０００８】
Ｖｒｏｕｔ＝Ｖｄｄ−Ｖｔｈ１１−Ｖｔｈ１２−Ｖｏｎ１３    （２）
Ｖｄｄ：電源電圧
Ｖｔｈ１１：Ｔｒ１１のＶｔｈ
Ｖｔｈ１２：Ｔｒ１２のＶｔｈ
Ｖｏｎ１３：Ｔｒ１３のＯＮ電圧
ここで、ＣＭＯＳセンサがＨＤ（High Definition）クラスの多画素の場合、ＣＤＳ回路を各画素毎に１個ずつ設けた構成では、画素からの出力を高速にする必要があり、画素に配置されるアンプが複雑になる。この場合、画素の読み出しスピードを上げるのに限界があり、動画等に用いる場合フレームレートを上げられないという問題が発生する。よって、一般的には図１０に示すようにＣＤＳ回路４をカラム毎に設けることで、ＣＤＳ動作の時間を十分に取り、高速動作を可能としている。
【０００９】
カラム毎のＣＤＳ回路４は（１）コンデンサとスイッチのみで構成されカラムでは差分を取らずに水平信号線へ信号を出力し、水平信号線の端にて差分を取る構成や、（２）アンプをカラム毎に配置し、信号の差分を取る事でＣＤＳを行う構成が知られている。
【００１０】
図１２は上記の（１）の構成のカラム毎のＣＤＳ回路の一例の回路図を示す。図１２において、同じ垂直信号線に接続された複数の画素１がスイッチＳＷ１及びＳＷ２に共通に接続され、更にＳＷ１、ＳＷ２はアンプ７、８の入力側に接続されると共に、コンデンサＣ１、Ｃ２を介して接地されている。更にアンプ７、８の出力側にはアンプ９、１０を介して差動アンプ１１に接続されている。
【００１１】
次に、このＣＤＳ回路の動作について図１３のタイミングチャートと共に説明する。図１３（Ａ）に示す画素１からの出力信号ＶＳを、同図（Ｂ）にハイレベルで模式的に示すようにオン状態にしたＳＷ１を介してコンデンサＣ１に印加して保持する。次に、スイッチＳＷ１をオフにし、図１３（Ａ）に示す画素１からの出力信号ＶＲ（リセット信号）を、同図（Ｃ）にハイレベルで模式的に示すようにオン状態にしたＳＷ２を介してコンデンサＣ２に印加して保持する。
【００１２】
続いて、スイッチＳＷ２をオフにした後、図１３（Ｄ）にハイレベルで示すタイミングで図１２のバッファアンプ７、８から信号が水平信号線へ出力される。すなわち、このＣＤＳ回路では、コンデンサとスイッチのみで構成され、カラムでは差分を取らずに水平信号線へ信号が出力される。そして、水平信号線端のアンプ９，１０と差動アンプ１１を用いて信号とリセット信号の引き算を行う。差動アンプ１１からは図１３（Ｅ）に示す信号が出力される。
【００１３】
これにより、画素固有のＶｔｈバラツキやＫＴＣノイズ等を抑圧する事ができる。この差動アンプ１１からの出力信号Ｖｏｕｔは以下のような式で表される。
【００１４】
Ｖｏｕｔ＝ＶＳ−ＶＲ＋Ｖｏｓ１−Ｖｏｓ２        （３）
Ｖｏｕｔ：差動アンプ１１の出力信号
ＶＳ：画素からの信号（光を電気信号に変換している）
ＶＲ：画素からのリセット信号（ＰＤをリセットＴＲでリセットした時の出力信号）
Ｖｏｓ１：画素からの信号に付加されるオフセット電圧（例えば、バッファアンプ７のオフセット、バッファアンプ９のオフセットなど）
Ｖｏｓ２：画素からのリセット信号に付加されるオフセット電圧（例えば、バッファアンプ８のオフセット、バッファアンプ１０のオフセットなど）
しかしながら、この図１２に示す構成のカラム毎のＣＤＳ回路では、上記オフセット電圧Ｖｏｓ１とＶｏｓ２がカラム毎に違っているため、カラム毎にオフセット電圧のバラツキが必ず発生する。これが縦縞状の固定パターン雑音（ＦＰＮ;Fixed Pattern Noise）となって画質を悪化させるという問題がある。
【００１５】
図１４は上記の（２）の構成のカラム毎のＣＤＳ回路の一例の回路図を示す。図１４に示すように、同じ垂直信号線に接続された複数の画素１がＭＯＳトランジスタＴｒ１、Ｔｒ２のドレインに接続され、Ｔｒ１、Ｔｒ２のソースはコンデンサＣ１、Ｃ２を介して接地されると共に、ドレインが共通に接続されたＭＯＳトランジスタＴｒ３、Ｔｒ４のゲートに接続されている。Ｔｒ３、Ｔｒ４のソースはＭＯＳトランジスタＴｒ５、Ｔｒ６のドレイン、ソースを介してアンプ９、１０の入力側の水平信号線に接続されている。また、アンプ９、１０の入力側には定電流源１２、１３も接続されている。
【００１６】
次に、このＣＤＳ回路の動作について図１５のタイミングチャートと共に説明する。図１５（Ａ）に示す画素１から出力された信号は画素１からの出力信号ＶＳを、端子Ｓ１を介してＴｒ１のゲートに印加される同図（Ｂ）に示す電圧をハイレベルにしてＴｒ１をオン状態にしてコンデンサＣ１に印加して保持する。次に、Ｔｒ１をオフにし、図１５（Ａ）に示す画素１からの出力信号ＶＲ（リセット信号）を、端子Ｓ２を介してＴｒ２のゲートに印加される同図（Ｃ）に示す電圧をハイレベルにしてＴｒ２をオン状態にしてコンデンサＣ２に印加して保持する。
【００１７】
それぞれの信号はコンデンサＣ１、Ｃ２に接続されたトランジスタＴｒ３，Ｔｒ４で構成されるソースフォロワから、端子Ｈ１から入力されるハイレベルの信号でＯＮ状態になるトランジスタＴｒ５、Ｔｒ６を通して水平信号線へ出力され、水平信号線の端にあるバッファアンプ９，１０を通して差動アンプ１１で引き算される。これにより、差動アンプ１１からは図１５（Ｅ）に示す信号が出力される。
【００１８】
これにより、画素１で発生するＫＴＣノイズおよび、画素１のＤＣ出力バラツキを抑える事ができる。このＣＤＳ回路も基本的には図１２に示したＣＤＳ回路と同じ動作となる。ソースフォロワで構成するカラムの出力アンプは一般的であり、良く使われる。この差動アンプ１１からの出力信号Ｖｏｕｔも以下のような式で表される。
【００１９】
Ｖｏｕｔ＝ＶＳ−ＶＲ＋Ｖｏｓ１−Ｖｏｓ２        （４）
Ｖｏｕｔ：差動アンプ１１の出力信号
ＶＳ：画素１からの信号（光を電気信号に変換している）
ＶＲ：画素１からのリセット信号（ＰＤをリセットＴＲでリセットした時の出力信号）
Ｖｏｓ１：画素１からの信号に付加されるオフセット電圧
Ｖｏｓ２：画素１からのリセット信号に付加されるオフセット電圧
Ｖｏｓ１＝Ｖｔｈｐ１＋Ｖｏｎ１＋Ｖｔｈ３＋Ｖｏｎ５    （５）
Ｖｔｈｐ１：画素１の出力オフセット電圧（Ｖｔｈ等）
Ｖｏｎ１：Ｔｒ１のＯＮ電圧
Ｖｔｈ３：Ｔｒ３のＶｔｈ
Ｖｏｎ５：Ｔｒ５のＯＮ電圧
Ｖｏｓ２＝Ｖｔｈｐ１＋Ｖｏｎ２＋Ｖｔｈ４＋Ｖｏｎ６    （６）
Ｖｔｈｐ１：画素１の出力オフセット電圧（Ｖｔｈ等）
Ｖｏｎ２：Ｔｒ２のＯＮ電圧
Ｖｔｈ４：Ｔｒ４のＶｔｈ
Ｖｏｎ６：Ｔｒ６のＯＮ電圧
しかしながら、この図１４に示す構成のＣＤＳ回路も図１２に示した従来のＣＤＳ回路と同様にカラム毎のＣＤＳ回路で発生するオフセットの違いが縦縞状のＦＰＮを発生させ、またカラム毎のＣＤＳ回路等のゲインバラツキが縦縞状のノイズとなる、という問題が発生する。また、図１４に示す構成のＣＤＳ回路は、ゲインが１以下であるため、Ｓ／Ｎが悪化し、更に、ＣＤＳ動作を水平信号線の端に設けた差動アンプ１１で行っているため、動作が高速にできないという問題もある。なお、ソースフォロワの替わりにオペアンプ形式でバッファアンプを構成している場合もあるが、どちらの場合も素子のバラツキによるオフセットが発生し、これが縦縞状のＦＰＮとして残る。
【００２０】
そこで、従来はこれらの課題を解決するため、ＣＭＯＳセンサではＣＤＳ回路を水平信号線の出力部にも１個持ち、ＣＤＳ動作をもう一度行うＤＤＳ回路構成によりオフセットを抑圧したり、ＣＭＯＳセンサの光学的な黒レベルの信号を読み出した時に、その信号をカラム毎の回路のオフセット信号としてデジタル信号化した後でメモリに保持し、実信号読み出し時にデジタル的に減算処理を行って、オフセットを抑圧したりしている（例えば、特許文献１、非特許文献１参照）。また、電荷領域差分方式という読み出しをカラム毎に行う方法も提案されている。この方法は画素信号と画素部のリセット信号の差分を電荷によって計量する方法で、ＣＤＳでの読み出しにオフセットの影響が出ない方法である。
【００２１】
【特許文献１】特許第３５４０３４１号
【非特許文献１】米本和也著，「ＣＣＤ／ＣＭＯＳイメージ・センサの基礎と応用」，ＣＱ出版株式会社，ｐ．１９５〜１９９
【発明の開示】
【発明が解決しようとする課題】
【００２２】
しかしながら、上記の対策には以下のような課題がある。ＤＤＳ回路の場合は水平信号線端での２回目のＣＤＳ動作を高速に行う必要があるが、スピードに限界があり、ＨＤクラスの多画素の固体撮像素子では実現が難しい。また、デジタル的にメモリを用いて引き算することで抑圧する従来のＣＤＳ回路では、回路の増加によるチップ面積の増大などでデジタルの回路規模が大きくなる可能性があり、場合によっては撮像素子の外部で回路を増設する必要があり、コスト上問題となる場合がある。更に、電荷領域差分方式は動作が難しく、電荷注入時のランダム雑音が増加する可能性がある。しかし、ＣＤＳ回路のバラツキによるオフセットの問題は画質に大きく影響するため、現状では何らかの回路等で抑圧する場合が殆どである。
【００２３】
本発明は以上の点に鑑みなされたもので、多画素のＣＭＯＳセンサ等固体撮像素子であってもカラム毎のＣＤＳ回路にて水平信号線への読み出しに発生するオフセットを、デバイス面積が殆ど増加させない構成にて改善し得る固体撮像素子のＣＤＳ回路を提供することを目的とする。
【課題を解決するための手段】
【００２４】
上記目的を達成するため、第１の発明は、各々光電変換手段を備えた画素が複数規則的に配列された固体撮像素子の複数の画素のうち、列方向に配列された画素毎に設けられており、固体撮像素子で発生する固定パターンノイズを抑圧するＣＤＳ回路であって、列方向に配列された画素から読み出された信号を保持する第１の保持手段と、第１の保持手段により保持された画素から読み出された信号と、列方向に配列された画素のリセット時の画素リセット信号との信号差を増幅する差動増幅手段と、差動増幅手段の出力信号を保持する第２の保持手段と、第２の保持手段から転送されたその第２の保持手段に保持されている電荷を保持する第３の保持手段と、第１の保持手段により列方向に配列されている第１の画素からの信号を保持させ、第２の保持手段により第１の画素から読み出された信号と第１の画素のリセット信号との信号差を保持させた後、第１の保持手段を特定の電位にすると共に、第２の保持手段に保持されている電荷を第３の保持手段に転送する第１のスイッチ手段と、第１のスイッチ手段によるスイッチ動作後に、第１の画素に対して行方向に隣接し、かつ、列方向に配列された第２の画素から読み出された信号を第１の保持手段に保持させた後、第１の保持手段を特定の電位にし、かつ、第２の保持手段により差動増幅手段から出力される第２の画素から読み出された信号と第２の画素のリセット信号との信号差を保持させる第２のスイッチ手段と、第２のスイッチ手段によるスイッチ動作後に、第２の保持手段に保持されている電荷を第３の保持手段に転送して、第３の保持手段に既に第１のスイッチ手段によるスイッチ動作により保持されている電荷に加算保持させる第３のスイッチ手段と、水平信号線に信号を出力するための出力トランジスタと、出力トランジスタに供給する電位を保持する第４の保持手段と、第３のスイッチ手段により第３の保持手段に保持されている電荷に対応した電位と、特定の電位を出力トランジスタを通して得た電位との電位差を第４の保持手段に保持させた後、特定の電位を第４の保持手段に供給して第４の保持手段に保持されている電位差中の特定の電位を相殺除去し、その除去後の電位を当該第４の保持手段に保持させる第４のスイッチ手段とを有し、第４のスイッチ手段により特定の電位が相殺された第４の保持手段の保持電位を出力トランジスタを通して出力することにより、出力トランジスタの閾値を除去した信号を水平信号線に出力信号として出力することを特徴とする。
【００２５】
また、上記の目的を達成するため、第２の発明は、出力トランジスタの出力端子と第４の保持手段との間に設けられ、出力トランジスタの出力信号を保持する第５の保持手段と、固体撮像素子の光学的黒レベルの信号取り出し期間のみ、出力トランジスタから出力された信号を第５の保持手段に保持させた後、第４の保持手段に供給する第５のスイッチ手段とを更に有することを特徴とする。第２の発明では読み出し回路でオフセットを補正するための信号を画素からの読み出しを行う毎にする場合と、固体撮像素子の光学的黒レベルを読み出す場合のみ補正信号を保持する動作ができる。
【発明の効果】
【００２６】
本発明によれば、列方向に配列された画素毎に出力トランジスタの閾値によるオフセットを高速で補正することができるため、ＤＤＳ回路等では２段目のＣＤＳ回路を高速に動作させる事が難しく、オフセットを補正する事が困難であったＨＤクラスの多画素の固体撮像素子に対しても、オフセット補正ができる。
【００２７】
また、本発明によれば、デバイスの面積も殆ど増加することなく、デジタル回路での補正よりもデバイス面積の増加は小さな構成とすることができる。
【発明を実施するための最良の形態】
【００２８】
次に、本発明の実施の形態について図面と共に詳細に説明する。図１は本発明になる固体撮像素子のＣＤＳ回路の一実施の形態の要部の回路図を示す。本実施の形態はＣＤＳ回路で増幅及び画素加算ができるカラム毎のＣＤＳ回路であり、図１は本実施の形態のＣＤＳ回路の一部である。ただし、後述するように、図１中の回路部１７は従来の回路部であり、本実施の形態は、この回路部１７の替わりに、図３、図４、図６及び図７に示した各回路部のうちのどれか一つの回路部を使用する構成としたものである。
【００２９】
図１において、画素１ａ、画素１ｂ等の垂直方向に配列された複数の画素に共通に接続された１本の垂直信号線が２分岐され、一方はスイッチＳＷ３を介してオペアンプ１４の非反転入力端子に接続され、他方はスイッチＳＷ４及びコンデンサＣ４を直列に介してオペアンプ１４の反転入力端子に接続されている。ここで、上記画素１ａと画素１ｂとは任意の隣接する２本の水平ラインの画素である。また、オペアンプ１４の非反転入力端子は、コンデンサＣ３を介して接地されると共に、スイッチＳＷ５を介して基準電圧ＶＲＥＦが印加される構成とされている。また、オペアンプ１４の反転入力端子はスイッチＳＷ６及びコンデンサＣ５の直列回路とスイッチＳＷ１０とを並列に介して入力端子に帰還接続されている。
【００３０】
更に、オペアンプ１４の出力端子は、スイッチＳＷ７を介してバッファアンプ１５の非反転入力端子に接続されている。バッファアンプ１５はボルテージフォロワであり、その非反転入力端子がコンデンサＣ３を介して接地され、またその出力端子が反転入力端子に帰還接続される一方、スイッチＳＷ８を介して水平信号線１６に接続されている。なお、スイッチＳＷ３〜ＳＷ８、ＳＷ１０は基本的にオン（ＯＮ）状態で信号を保持した後、オフ状態とする動作を行う。
【００３１】
次に、図１の回路の動作について、図２のタイミングチャートを併せ参照して説明する。画素１ａ、１ｂからの信号電圧は図２（Ａ）に示すように変化するものとする。選択された画素１ａからの信号電圧ＶＳ１は、図２（Ｂ）にハイレベルで模式的に示すように時刻ｔ１でスイッチＳＷ３がＯＮ状態になると、コンデンサＣ３に保持される。これによりコンデンサＣ３に充電される電荷Ｑ３は次式で表される。なお、以下の各数式におけるＣｘ（ｘは番号）は、コンデンサＣｘの容量値を示す。
【００３２】
Ｑ３＝Ｃ３×ＶＳ１      （７）
次に、図２（Ｂ）にローレベルで模式的に示すようにスイッチＳＷ３をＯＦＦ状態とした状態で、画素１ａをリセットした後の図２（Ａ）に示す信号ＶＲ１を時刻ｔ２で読み出すと共に、図２（Ｃ）、（Ｄ）、（Ｅ）にそれぞれハイレベルで模式的に示すようにスイッチＳＷ４、ＳＷ６、ＳＷ１０をＯＮ状態にし、コンデンサＣ４を信号ＶＲ１で充電する。この時、図１に示す点Ａ、Ｂ、Ｃ、Ｄにおける電圧Ｖａ、Ｖｂ、Ｖｃ、Ｖｄはそれぞれ次式で表される。
【００３３】
Ｖａ＝ＶＲ１                  （８）
Ｖｂ＝Ｖｃ＝Ｖｄ＝ＶＳ１      （９）
注）この時オペアンプ１４は理想的なオペアンプでオフセット等がないものと考える。
【００３４】
また、コンデンサＣ４、Ｃ５に充電される電荷Ｑ４、Ｑ５はそれぞれ次式で表される。
【００３５】
Ｑ４＝Ｃ４×（ＶＳ１−ＶＲ１）    （１０）
Ｑ５＝Ｃ５×０＝０                （１１）
次に、図２（Ｅ）にローレベルで模式的に示すようにスイッチＳＷ１０をＯＦＦ状態とした状態で、図２（Ｂ）、（Ｃ）、（Ｄ）、（Ｆ）にハイレベルで模式的に示すように、時刻ｔ３でスイッチＳＷ３，ＳＷ４，ＳＷ６，ＳＷ５をそれぞれＯＮ状態として、点Ｄに基準電圧ＶＲＥＦを印加する。この時、コンデンサＣ４の電荷は全てＳＷ６を介してコンデンサＣ５に移り、画素１ａから出力された信号ＶＳ１とリセット後の信号ＶＲ１との差をコンデンサＣ４とＣ５の各容量値で決まるゲイン倍された信号がオペアンプ１４の出力端子のＣ点に出てくる。この時の点Ａ、Ｂ、Ｃ、Ｄにおける電圧Ｖａ’、Ｖｂ’、Ｖｃ’、Ｖｄ’はそれぞれ次式で表される。
【００３６】
Ｖａ’＝Ｖｂ’＝Ｖｄ’＝ＶＲＥＦ                        （１２）
Ｖｃ’＝（Ｃ４／Ｃ５）×（ＶＳ１−ＶＲ１）−ＶＲＥＦ    （１３）
また、コンデンサＣ５に移動した電荷Ｑ５’は以下のようになる。
【００３７】
Ｑ５’＝Ｑ４＝Ｃ４×（ＶＳ１−ＶＲ１）            （１４）
次に、画素１ａの次の水平ラインの画素１ｂが図２（Ａ）に示すように時刻ｔ４で選択されて画素１ｂから信号ＶＳ２が出力される。この信号ＶＳ２はコンデンサＣ３に充電電圧として取り込まれる。つまり、図２（Ｂ）にハイレベルで模式的に示すように時刻ｔ４でスイッチＳＷ３をＯＮしてコンデンサＣ３を信号ＶＳ２で充電する。これにより、コンデンサＣ３の充電電荷Ｑ３’は次式で表される。
【００３８】
Ｑ３’＝Ｃ３×ＶＳ２      （１５）
次に、画素１ｂをリセットした後の図２（Ａ）に示す信号ＶＲ２を時刻ｔ５で読み出すと共に、図２（Ｃ）、（Ｅ）にハイレベルで模式的に示すようにスイッチＳＷ４，ＳＷ１０をＯＮ状態にして、コンデンサＣ４を充電する。この時、図１に示す点Ａ、Ｂ、Ｃ、Ｄにおける電圧Ｖａ”、Ｖｂ”、Ｖｃ”、Ｖｄ”はそれぞれ次式で表される。
【００３９】
Ｖａ”＝ＶＲ２                        （１６）
Ｖｂ”＝Ｖｃ”＝Ｖｄ”＝ＶＳ２        （１７）
ここで、スイッチＳＷ６は図２（Ｄ）にローレベルで模式的に示すようにＯＦＦ状態にしているため、コンデンサＣ５の電荷は先に充電されたＱ５’が残っている。この結果、コンデンサＣ４及びＣ５に充電されている電荷Ｑ４’及びＱ５’は次式で表される。
【００４０】
Ｑ４’＝Ｃ４×（ＶＳ２−ＶＲ２）          （１８）
Ｑ５’＝Ｃ４×（ＶＳ１−ＶＲ１）          （１９）
次に、図２（Ｂ）、（Ｃ）、（Ｄ）、（Ｆ）にハイレベルで模式的に示すように、時刻ｔ６でスイッチＳＷ３，ＳＷ４，ＳＷ６，ＳＷ５をそれぞれＯＮ状態として、点Ｄに基準電圧ＶＲＥＦを印加する。この時、コンデンサＣ４の電荷Ｑ４’は全てコンデンサＣ５に移り、画素１ｂから出力された信号ＶＳ２とリセット後の信号ＶＲ２との差をコンデンサＣ４とＣ５の各容量値で決まるゲイン倍された信号がオペアンプ１４の出力端子のＣ点に出てくる。この時の点Ａ、Ｂ、Ｄにおける電圧Ｖａ’、Ｖｂ’、Ｖｄ’はそれぞれ前記（１２）式で表され、また点Ｃにおける電圧Ｖｃ'''は次式で表される。
【００４１】
Ｖｃ'''＝(Ｃ４/Ｃ５)×（ＶＳ１−ＶＲ１＋ＶＳ２−ＶＲ２）−ＶＲＥＦ    （２０）
また、コンデンサＣ５に移動した電荷Ｑ５”は次式で表される。
【００４２】
Ｑ５”＝Ｑ４’＋Ｑ５’
＝Ｃ４×（ＶＳ１−ＶＲ１＋ＶＳ２−ＶＲ２）      （２１）
このＣ点の電圧Ｖｃ'''は図２（Ｈ）にハイレベルで模式的に示すように時刻ｔ６でＯＮ状態とされたスイッチＳＷ７を介して、バッファアンプ１５の非反転入力端子に接続されたＥ点のコンデンサＣ６に印加され、これを充電する。これにより、Ｅ点の電位Ｖｅは次式で表される。
【００４３】
Ｖｅ＝Ｖｃ'''＝(Ｃ４／Ｃ５)×(ＶＳ１−ＶＲ１＋ＶＳ２−ＶＲ２)
−ＶＲＥＦ                                （２２）
このときコンデンサＣ６に保持された電荷は、その後の時刻ｔ７で、バッファアンプ１５を通してカラム毎にあるスイッチＳＷ８を図２（Ｇ）にハイレベルで模式的に示すようにＯＮ状態にすることで水平信号線１６に読み出される。従って、この水平信号線１６に読み出される電圧Ｖ１６は次式で表される。
【００４４】
Ｖ１６＝Ｖｅ                          （２３）
ただし、実際にはこの出力信号Ｖｅにカラム毎のオフセット電圧Ｖｏｆｆが付加されて出力されるので、水平信号線１６に読み出される電圧Ｖ１６は次式で表される。
【００４５】
Ｖ１６＝Ｖｏｕｔ＝Ｖｅ＋Ｖｏｆｆ      （２４）
図２（Ｉ）は電圧Ｖ１６の読み出し期間を示す。ここで、カラム毎にオフセット電圧Ｖｏｆｆがばらつくため、図１に示す回路構成では、前述したように縦縞状の固定パターン雑音（ＦＰＮ）となって画質を悪化させる。本実施の形態ではこのオフセット電圧を補正するために、図１に示したスイッチＳＷ７、コンデンサＣ６及びバッファアンプ１５からなる回路部１７の替わりに、図３、図４、図６及び図７に示した各回路部（オフセット補正回路）のうちのどれか一つのオフセット補正回路を使用する構成とした点に特徴がある。
【００４６】
そこで、次にオフセット補正回路の各実施の形態について説明する。図３はオフセット補正回路の第１の実施の形態の回路図を示す。同図中、図１のＣ点がスイッチＳＷ１１及びＳＷ１２を直列に介してＮチャンネルＭＯＳトランジスタＴｒ７のゲートに接続されている。ＳＷ１２とＴｒ７のゲートとの接続点にはスイッチＳＷ１３を介して基準電圧が入力される。また、ＭＯＳトランジスタＴｒ７のソースは信号出力端子と電流源２１とスイッチＳＷ１６の一端とにそれぞれ接続されている。上記の信号出力端子は図２のスイッチＳＷ８を介して水平信号線１６に接続される。
【００４７】
スイッチＳＷ１６の他端は、コンデンサ８を介して接地されると共に、バッファアンプ２０の非反転入力端子に接続されている。バッファアンプ２０の出力端子はスイッチＳＷ１５及びコンデンサＣ９を介してスイッチＳＷ１１とＳＷ１２との接続点に接続されると共に、スイッチＳＷ１５及びスイッチＳＷ１４を介して基準電圧ＶＲＥＦに接続されている。
【００４８】
図４はオフセット補正回路の第２の実施の形態の回路図を示す。同図中、図３と同一回路部分には同一符号を付し、その説明を省略する。図４は、図３中のスイッチＳＷ１６、コンデンサＣ８及びバッファアンプ２０の回路部を削除し、ＭＯＳトランジスタＴｒ７のソースをスイッチＳＷ１５に直接接続した構成である。図３及び図４に示したオフセット補正回路は、いずれも出力ソースフォロワ構成のオフセット補正回路である。
【００４９】
次に、図３及び図４に示すオフセット補正回路の動作について、図５に示すタイミングチャートを併せ参照して説明する。図５のタイミングチャートは図１に示した回路のスイッチのＯＮ／ＯＦＦ動作や信号波形等も含んでいる。このうち図５（Ａ）〜（Ｇ）は図２（Ａ）〜（Ｇ）と同じ図１の各回路部のタイミングチャートであり、その説明を省略する。なお、図３及び図４の動作は基本的には同じであるので、以下の説明では代表して図４の回路にて動作を説明する。
【００５０】
図５（Ｈ）にハイレベルで模式的に示すように、時刻ｔ６で図４のスイッチＳＷ１１がＯＮ状態にされる時と同タイミングで、図５（Ｉ）にハイレベルで模式的に示すように、スイッチＳＷ１３とＳＷ１５とがＯＮ状態にされる。すると、図１に示したＣ点の電圧Ｖｃ'''がスイッチＳＷ１１を介してコンデンサＣ９のＳＷ１１側端子に印加されると共に、図４のＭＯＳトランジスタＴｒ７のゲートにはスイッチＳＷ１３を介して基準電圧ＶＲＥＦが印加され、Ｔｒ７のソースには次式で表されるソース電圧Ｖｓｔｒ７が出力される。
【００５１】
Ｖｓｔｒ７＝ＶＲＥＦ−Ｖｔｈ７          （２５）
Ｖｔｈ７：Ｔｒ７の閾値電圧
このソース電圧Ｖｓｔｒ７はＯＮ状態のスイッチＳＷ１５を介してコンデンサＣ９のＳＷ１５側端子に印加される。このとき、コンデンサＣ９のＳＷ１１側端子には前記Ｃ点の電圧Ｖｃ'''がスイッチＳＷ１１を介して印加されている。従って、コンデンサＣ９には次式で表される電圧Ｖｃ９が保持される。
【００５２】
Ｖｃ９＝Ｖｃ'''−Ｖｓｔｒ７＝Ｖｃ'''−ＶＲＥＦ＋Ｖｔｈ７      （２６）
次に、時刻ｔ１０で図５（Ｈ）、（Ｉ）でローレベルで模式的に示すようにスイッチＳＷ１１、ＳＷ１３、ＳＷ１５はＯＦＦ状態にし、かつ、図５（Ｊ）にハイレベルで模式的に示すようにスイッチＳＷ１２及びＳＷ１４をＯＮ状態にする。これにより、コンデンサＣ９のＳＷ１５側端子にはスイッチＳＷ１４を介して基準電圧ＶＲＥＦが印加されるため、コンデンサＣ９からスイッチＳＷ１２を介してＭＯＳトランジスタＴｒ７のゲートに次式で表されるように、基準電圧ＶＲＥＦが相殺除去された電圧Ｖｇｔｒ７が印加される。
【００５３】
Ｖｇｔｒ７＝ＶＲＥＦ＋Ｖｃ９
＝ＶＲＥＦ＋Ｖｃ'''−ＶＲＥＦ＋Ｖｔｈ７
＝Ｖｃ'''＋Ｖｔｈ７                    （２７）
従って、この時のＴｒ７のソース電圧Ｖｓｔｒ７’は（２７）式を用いて整理すると、次式に示される。
【００５４】
Ｖｓｔｒ７’＝Ｖｇｔｒ７−Ｖｔｈ７＝Ｖｃ'''      （２８）
よって、ＭＯＳトランジスタＴｒ７のＶｔｈ７は除去され、図１のＣＤＳ回路中のＣ点から出力された信号電圧Ｖｃ'''のみとなる。このソース電圧Ｖｓｔｒ７’（＝Ｖｃ'''）は、時刻ｔ１２で図２（Ｇ）に示すように図１のスイッチＳＷ８がＯＮ状態とされることにより、図５（Ｋ）に示す期間水平信号線１６へ出力される。
【００５５】
なお、図３のオフセット補正回路でＭＯＳトランジスタＴｒ７のソースに接続されたスイッチＳＷ１６、バッファアンプ２０及びコンデンサＣ８からなる回路部は、Ｔｒ７の閾値電圧Ｖｔｈを補正するための電圧を保持しておくための回路である。これにより、図５（Ｌ）にハイレベルで模式的に示す期間（例えば、光学的黒レベルの信号取り出し期間）、図３のスイッチＳＷ１６をＯＮ状態にすることで、毎回の補正電圧取り込みを行わないようにすることが可能となる。
【００５６】
次に、オフセット補正回路の第３及び第４の実施の形態について説明する。図６はオフセット補正回路の第３の実施の形態の回路図を示す。同図中、図１のＣ点がスイッチＳＷ２１及びＳＷ２２を直列に介してバッファアンプ３０の非反転入力端子に接続されている。ＳＷ２２とバッファアンプ３０の非反転入力端子との接続点にはスイッチＳＷ２３を介して基準電圧が入力される。また、バッファアンプ３０の出力端子は信号出力端子と電流源３２とスイッチＳＷ２６の一端とにそれぞれ接続されている。上記の信号出力端子は図２のスイッチＳＷ８を介して水平信号線１６に接続される。
【００５７】
スイッチＳＷ２６の他端は、コンデンサ１１を介して接地されると共に、バッファアンプ３１の非反転入力端子に接続されている。バッファアンプ３１の出力端子はスイッチＳＷ２５及びコンデンサＣ１２を介してスイッチＳＷ２１とＳＷ２２との接続点に接続されると共に、スイッチＳＷ２５及びスイッチＳＷ２４を介して基準電圧ＶＲＥＦに接続されている。
【００５８】
図７はオフセット補正回路の第２の実施の形態の回路図を示す。同図中、図６と同一回路部分には同一符号を付し、その説明を省略する。図７は、図６中のスイッチＳＷ２６、コンデンサＣ１１及びバッファアンプ３１の回路部を削除し、バッファアンプ３０の出力端子をスイッチＳＷ２５に直接接続した構成である。図６及び図７に示したオフセット補正回路は、いずれも水平出力バッファ構成のオフセット補正回路である。
【００５９】
図６及び図７に示すオフセット補正回路は、図３及び図４に示したオフセット補正回路のＭＯＳトランジスタＴｒ７のソースフォロワ回路の替わりにバッファアンプ３０を用いた構成であり、図３及び図４と同様の動作を行うので、その動作説明は省略する。この図６、図７に示す各実施の形態のオフセット補正回路も、図３及び図４に示したオフセット補正回路と同様にオフセットを補正することができる。
【実施例１】
【００６０】
次に、本発明になる固体撮像素子のＣＤＳ回路の実施例１について図面と共に説明する。図８は本発明になる固体撮像素子のＣＤＳ回路の実施例１の回路図を示す。同図において、画素３４ａ、画素３４ｂ等の垂直方向に配列された複数の画素に共通に接続された１本の垂直信号線が２分岐され、一方はＮチャンネルＭＯＳトランジスタＴＲ１及びコンデンサ２０を介してＰチャンネルＭＯＳトランジスタＴＲ３及びＴＲ４の各ドレインとＰチャンネルＭＯＳトランジスタＴＲ７のゲートに接続され、他方はＰチャンネルＭＯＳトランジスタＴＲ２を介してＰチャンネルＭＯＳトランジスタＴＲ８のゲートとＰチャンネルＭＯＳトランジスタＴＲ１１のソースとコンデンサＣ２１に接続されている。トランジスタＴＲ３ソースはコンデンサＣ２２を介して、トランジスタＴＲ４のソースと共にＰチャンネルＭＯＳトランジスタＴＲ１３、ＴＲ１４、ＴＲ１５の共通接続点に接続されている。ここで、上記画素３４ａと画素３４ｂとは任意の隣接する２本の水平ラインの画素である。
【００６１】
トランジスタＴＲ１、ＴＲ２、ＴＲ３、ＴＲ４、ＴＲ１１は図１に示したスイッチＳＷ４、ＳＷ３、ＳＷ６、ＳＷ１０、ＳＷ５に相当し、コンデンサＣ２０、Ｃ２１、Ｃ２２は図１に示したコンデンサＣ４、Ｃ３、Ｃ５に相当する。また、図８のゲート同士が接続されたＰチャンネルＭＯＳトランジスタＴＲ５、ＴＲ６及びＴＲ１３と、ＴＲ５のソースにドレインが共通接続されたＰチャンネルＭＯＳトランジスタＴＲ７及びＴＲ８と、ＴＲ７、ＴＲ８のソース側に接続されたカレントミラー回路を構成する２つのＮチャンネルＭＯＳトランジスタＴＲ９及びＴＲ１０と、ＴＲ６、ＴＲ１３のソース側にドレインが接続されたＰチャンネルＭＯＳトランジスタＴＲ１２及びＮチャンネルＭＯＳトランジスタＴＲ１４と、コンデンサＣ２３とは、図１のオペアンプ１４に相当する。
【００６２】
更に、ＴＲ１３のソースとＴＲ１４のドレインとの共通接続点は、ＰチャンネルＭＯＳトランジスタＴＲ１５、ＴＲ１６を直列に介してＰチャンネルＭＯＳトランジスタＴＲ２０のゲートに接続され、またＴＲ１５とＴＲ１６との共通接続点は、コンデンサＣ２４を介してＮチャンネルＭＯＳトランジスタＴＲ１９のソースに接続される一方、ＰチャンネルＭＯＳトランジスタＴＲ１８を介してＴＲ２０のソースに接続されている。更に、ＴＲ２０のゲートはＰチャンネルＭＯＳトランジスタＴＲ１７のソースに接続され、ＴＲ２０のソースは電流源３６に接続される一方、ＰチャンネルＭＯＳトランジスタＴＲ２１のドレイン、ソースを介して水平信号線３７に接続されている。
【００６３】
上記のトランジスタＴＲ１５、ＴＲ１６、ＴＲ１７、ＴＲ１９、ＴＲ１８は図４に示したスイッチＳＷ１１、ＳＷ１２、ＳＷ１３、ＳＷ１４、ＳＷ１５に相当し、トランジスタＴＲ２０は図４に示したトランジスタＴｒ７に相当する。また、上記のコンデンサＣ２４と電流源３６は図４に示したコンデンサＣ９と電流源２１に相当する。更に、上記のトランジスタＴＲ２１は図１に示したスイッチＳＷ８に相当する。
【００６４】
次に、本実施例の動作について図９のタイミングチャートと共に説明する。図９（Ａ）のＶＳ１、ＶＲ１は図８の画素３４ａの出力信号電圧、リセット信号電圧であり、ＶＳ２、ＶＲ２は画素３４ｂの出力信号電圧、リセット信号電圧である。また、図９（Ｂ）はトランジスタＴＲ２のゲート入力電圧ＳＨＳ、同図（Ｃ）はトランジスタＴＲ１のゲート入力電圧ＳＨＲを示す。また、図９（Ｄ）、（Ｅ）、（Ｆ）、（Ｇ）、（Ｈ）は、ゲートに印加される信号ＳＡ１、ＳＡ２、ＳＡ３、ＳＡ４、Ｈ１により個別にスイッチングされるトランジスタＴＲ３、ＴＲ４、ＴＲ１１、ＴＲ１５のＯＮ期間を示す。更に、図９（Ｉ）はゲートに印加される信号ＳＡ５、ＳＡ７によりスイッチングされるトランジスタＴＲ１７、ＴＲ１８のＯＮ期間を示し、同図（Ｊ）はゲートに印加される信号ＳＡ６、ＳＡ８によりスイッチングされるトランジスタＴＲ１６、ＴＲ１９のＯＮ期間を示す。そして、図９（Ｋ）は水平信号線３７に出力される信号電圧の出力期間を示す。
【００６５】
本実施例の動作は図１及び図４と共に説明した動作と基本的には同じであり、図８の回路において画素３４ａからの読み出しと、次の水平ラインの画素３４ｂからの読み出しとを行い、コンデンサＣ２２にて電荷加算を行う。最終的にオペアンプのソースフォロワ出力トランジスタＴＲ１３のソースには次式で表される信号Ｖｔ１３ｓが出力される。
【００６６】
Ｖt13s＝（C20/C22）×（VS1−VR1＋VS2−VR2）−VREF      （２９）
この信号Ｖｔ１３ｓが読み出された後に図９（Ｇ）、（Ｉ）にハイレベルで示す、トランジスタＴＲ１５、ＴＲ１７、ＴＲ１８がそれぞれＯＮ状態になっている期間に、コンデンサＣ２４にこの信号Ｖｔ１３ｓが保持される。ここで、コンデンサＣ２４のＴＲ１５側端子の電圧Ｖｃ２４ｕは次式で表される。
【００６７】
Ｖｃ２４ｕ＝Ｖｔ１３ｓ              （３０）
一方、コンデンサＣ２４のＴＲ１９側には、ＯＮ状態であるＴＲ１７、ＴＲ２０、ＴＲ１８をそれぞれ通して基準電圧ＶＲＥＦが印加されるため、その電圧Ｖｃ２４ｌは、次式で表される。
【００６８】
Ｖｃ２４ｌ＝ＶＲＥＦ−Ｖｔｈ２０    （３１）
Ｖｔｈ２０；ＴＲ２０の閾値電圧
よって、コンデンサＣ２４に保持される電圧Ｖｃ２４は次式で表される。
【００６９】
Ｖｃ２４＝Ｖｃ２４ｕ−Ｖｃ２４ｌ＝Ｖｔ１３ｓ−ＶＲＥＦ＋Ｖｔｈ２０    （３２）
次に、図９（Ｉ）にローレベルで示すようにトランジスタＴＲ１７、ＴＲ１８をそれぞれＯＦＦ状態とし、かつ、同図（Ｊ）にハイレベルで示すようにトランジスタＴＲ１６、ＴＲ１９をＯＮ状態にすると、コンデンサＣ２４のＴＲ１９側には、ＯＮ状態であるＴＲ１９を通して基準電圧ＶＲＥＦが印加され、その結果トランジスタＴＲ２０のゲートには、次式で表される電圧Ｖｇｔｒ２０が印加される。
【００７０】
Ｖｇｔｒ２０＝ＶＲＥＦ＋Ｖc２４        （３３）
従って、このときのトランジスタＴＲ２０のソースには、次式で表される出力電圧Ｖｔ２０ｓが取り出される。
【００７１】
Ｖｔ２０ｓ＝Ｖｇｔｒ２０−Ｖｔｈ２０
＝（ＶＲＥＦ＋Ｖｃ２４）−Ｖｔｈ２０
＝ＶＲＥＦ＋（Ｖｔ１３ｓ−ＶＲＥＦ＋Ｖｔｈ２０）−Ｖｔｈ２０
＝Ｖｔ１３ｓ                    （３４）
よって、ソースフォロワを構成するトランジスタＴＲ２０の閾値電圧Ｖｔｈ２０のばらつきの影響なく、オペアンプのソースフォロワ出力トランジスタＴＲ１３のソース出力信号Ｖｔ１３ｓがＴＲ２０のソースから水平信号線３７に出力される。
【００７２】
このように、上記の実施の形態及び実施例１によれば、カラム毎のＣＤＳ回路にてオフセット補正を行うため、数μＳｅｃのスピードで動作すればよく、従って、ＤＤＳ回路等では２段目のＣＤＳ回路を高速に動作させる事が難しいためにオフセット補正が困難であったＨＤクラスの多画素の固体撮像素子においてもオフセットを補正することができ、その結果、カラム毎に発生する縦縞状のＦＰＮを抑圧することができ、画質を改善できる。
【００７３】
また、上記の実施の形態及び実施例１によれば、カラム毎のＣＤＳ回路にトランジスタ４個（図３、図４のＳＷ１２〜ＳＷ１５、図６、図７のＳＷ２２〜ＳＷ２５、図８のＴＲ１６〜ＴＲ１９）と定電流源１個、更には必要に応じてバッファアンプ１個を追加する事でオフセット補正が可能になり、従来に比べてデバイスの面積も殆ど増加しない構成にできる。また、上記の実施の形態及び実施例１によれば、デジタル回路での補正よりもデバイス面積の増加は小さくできる。
【図面の簡単な説明】
【００７４】
【図１】本発明に適用し得る固体撮像素子のＣＤＳ回路の一実施の形態の要部の回路図である。
【図２】図１の動作説明用タイミングチャートである。
【図３】本発明の要部のオフセット補正回路の第１の実施の形態の回路図である。
【図４】本発明の要部のオフセット補正回路の第２の実施の形態の回路図である。
【図５】図３、図４の動作説明用タイミングチャートである。
【図６】本発明の要部のオフセット補正回路の第３の実施の形態の回路図である。
【図７】本発明の要部のオフセット補正回路の第４の実施の形態の回路図である。
【図８】本発明の固体撮像素子のＣＤＳ回路の一実施例の具体的回路図である。
【図９】図８の動作説明用タイミングチャートである。
【図１０】ＣＭＯＳセンサの一例の構成図である。
【図１１】図１０中の一つの画素の等価回路図である。
【図１２】従来のカラム毎のＣＤＳ回路の一例の回路図である。
【図１３】図１２の動作説明用タイミングチャートである。
【図１４】従来のカラム毎のＣＤＳ回路の他の例の回路図である。
【図１５】図１４の動作説明用タイミングチャートである。
【符号の説明】
【００７５】
１、１ａ、１ｂ、３４ａ、３４ｂ  画素
４  ＣＤＳ回路
１４  オペアンプ
１５、２０、３０、３１  バッファアンプ
１６、３７  水平信号線
１７  本発明の要部のオフセット回路に挿げ替えられる回路部
２１、３２、３５、３６  電流源
ＳＷ１〜ＳＷ８、ＳＷ１０〜ＳＷ１５、ＳＷ２１〜ＳＷ２５  スイッチ
Ｃ３〜Ｃ６、Ｃ８、Ｃ９、Ｃ１１、Ｃ１２、Ｃ２１〜Ｃ２４  コンデンサ
Ｔｒ７、ＴＲ１３、ＴＲ２０  ソースフォロワを構成するＭＯＳトランジスタ
ＴＲ１〜ＴＲ１２、ＴＲ１４〜ＴＲ１９、ＴＲ２１  ＭＯＳトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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