(57)【要約】【課題】シリサイドゲート電極のゲート長に依存する閾値電圧の差異を小さくすることが可能な半導体装置を提供する。【解決手段】半導体基板１１と、半導体基板１１の表面に不純物がドープされたチャネル領域１５ａと、半導体基板１１の表面に不純物がドープされ、チャネル領域１５ａより不純物濃度が低いチャネル領域１５ｂと、チャネル領域１５ａ上にゲート絶縁膜２３を介して形成されたゲート長の大きい、全体がシリサイドからなるゲート電極２５ａと、チャネル領域１５ｂ上にゲート絶縁膜を介して形成されたゲート長の小さい、全体がシリサイドからなるゲート電極２５ｂとを備えている。【選択図】図１
2008258423.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に不純物がドープされた第１のチャネル領域と、
前記半導体基板の表面に不純物がドープされ、第１のチャネル領域より不純物濃度が低い第２のチャネル領域と、
前記第１のチャネル領域上にゲート絶縁膜を介して形成されたゲート長の大きい、全体がシリサイドからなる第１のゲート電極と、
前記第２のチャネル領域上にゲート絶縁膜を介して形成されたゲート長の小さい、全体がシリサイドからなる第２のゲート電極と、
を備えていることを特徴とする半導体装置。
【請求項２】
前記第１のゲート電極の主要なシリサイドは、前記第２のゲート電極の主要なシリサイドより、シリコンに対する金属組成比が小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のゲート電極の主要なシリサイドは、シリコンが１に対してニッケルがほぼ１であり、前記第２のゲート電極の主要なシリサイドは、シリコンが１に対してニッケルが２以上であることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第１のチャネル領域の不純物濃度は、前記第２のチャネル領域の不純物濃度のほぼ２倍またはそれ以上であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
半導体基板の表面に第１のチャネル領域、及び、第１のチャネル領域より低い不純物濃度を有する第２のチャネル領域を形成する工程と、
前記第１のチャネル領域の上に、ゲート絶縁膜を介して、第１のゲート電極となる予定の第１のシリコン材料膜を形成し、前記第２のチャネル領域の上に、ゲート絶縁膜を介して、前記第１のシリコン材料膜よりゲート長の小さい第２のゲート電極となる予定の第２のシリコン材料膜を形成する工程と、
前記第１及び第２のシリコン材料膜の側部に、それぞれ、前記第１及び第２のチャネル領域を挟んで、互いに離間したソース・ドレイン領域を形成する工程と、
前記第１及び第２のシリコン材料膜上に接触して金属を堆積し、前記第１及び第２のシリコン材料膜が前記金属と化合して、それぞれ、全体が実質的にシリサイド化された前記第１及び第２のゲート電極が形成される工程と、
を備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来、メタルゲート電極の一種として、ゲート電極にシリサイドを用いることは良く知られている。シリサイドの形成方法は、あらかじめ、ポリシリコンでダミーのゲート電極を形成し、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）のソース・ドレイン形成後、ポリシリコンにシリサイド材料となるメタルを拡散させ完全にシリサイド化（フルシリサイド化）したゲート電極を形成する。シリサイドは、既存のＭＩＳＦＥＴ形成に近い技術で形成できるために、他のメタルゲート材料に比較して、適用するのが容易である。
【０００３】
しかし、ゲート長方向のゲート電極寸法が異なると、メタルとシリコンとの組成比が異なるシリサイドが出現、あるいは、フルシリサイド化が起こらない場合が生じる。シリサイドの組成が異なると、ゲート長に依存して仕事関数が異なるゲート電極が形成されることになり、ＭＩＳＦＥＴの閾値電圧が異なり、所望の特性を得ることが難しくなる。
【０００４】
そこで、ゲート電極の寸法によらずメタルを行き渡らせることが可能な半導体装置が開示されている（例えば、特許文献１参照。）。例えば、開示された半導体装置は、半導体基板と、ゲート絶縁膜と、第１のゲート電極と、第２のゲート電極とを備え、第２のゲート電極は、第１のゲート電極よりも面積が大きく、すなわち、奥行きを一定としたときのゲート長が大きく形成されるが、第２のゲート電極の膜厚は、第１のゲート電極の膜厚よりも薄く形成されている。
【０００５】
開示された半導体装置は、ある時点で、第１のゲート電極及び第２のゲート電極が共にフルシリサイド化を達成できると考えられる。しかしながら、複数のゲート長を有する半導体装置の場合、ゲート長に合わせてゲート電極の複数の膜厚を調整する必要があるために、半導体装置の製造工程が複雑になるという問題がある。一方、メタルとシリコンとの反応が進んで、ゲート長に依存して組成が異なるシリサイドが出現した場合の閾値電圧の差異等に対応する技術は、開示されていない。
【特許文献１】特開２００６−１４０３２０号公報（第６頁、図４）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、シリサイドゲート電極のゲート長に依存する閾値電圧の差異を小さくすることが可能な半導体装置及び半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００７】
本発明の一態様の半導体装置は、半導体基板と、前記半導体基板の表面に不純物がドープされた第１のチャネル領域と、前記半導体基板の表面に不純物がドープされ、第１のチャネル領域より不純物濃度が低い第２のチャネル領域と、前記第１のチャネル領域上にゲート絶縁膜を介して形成されたゲート長の大きい、全体がシリサイドからなる第１のゲート電極と、前記第２のチャネル領域上にゲート絶縁膜を介して形成されたゲート長の小さい、全体がシリサイドからなる第２のゲート電極とを備えていることを特徴とする。
【０００８】
また、本発明の別態様の半導体装置の製造方法は、半導体基板の表面に第１のチャネル領域、及び、第１のチャネル領域より低い不純物濃度を有する第２のチャネル領域を形成する工程と、前記第１のチャネル領域の上に、ゲート絶縁膜を介して、第１のゲート電極となる予定の第１のシリコン材料膜を形成し、前記第２のチャネル領域の上に、ゲート絶縁膜を介して、前記第１のシリコン材料膜よりゲート長の小さい第２のゲート電極となる予定の第２のシリコン材料膜を形成する工程と、前記第１及び第２のシリコン材料膜の側部に、それぞれ、前記第１及び第２のチャネル領域を挟んで、互いに離間したソース・ドレイン領域を形成する工程と、前記第１及び第２のシリコン材料膜上に接触して金属を堆積し、前記第１及び第２のシリコン材料膜が前記金属と化合して、それぞれ、全体が実質的にシリサイド化された前記第１及び第２のゲート電極が形成される工程とを備えていることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、シリサイドゲート電極のゲート長に依存する閾値電圧の差異を小さくすることが可能な半導体装置及び半導体装置の製造方法を提供することが可能である。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の実施例について、図面を参照しながら説明する。各図では、同一の構成要素には同一の符号を付す。
【実施例】
【００１１】
本発明の実施例に係る半導体装置及び半導体装置の製造方法について、図１乃至図６を参照しながら説明する。図１は半導体装置の構造を模式的に示す断面図である。図２は、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図３は、図２に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図４は、図３に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図５は、図４に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。図６は、図５に続く、半導体装置の製造方法を工程順に模式的に示す構造断面図である。
【００１２】
図１に示すように、半導体装置１は、半導体基板１１と、半導体基板１１の表面に不純物がドープされた第１のチャネル領域であるチャネル領域１５ａと、半導体基板１１の表面に不純物がドープされ、チャネル領域１５ａより不純物濃度が低い第２のチャネル領域であるチャネル領域１５ｂと、チャネル領域１５ａ上にゲート絶縁膜２３を介して形成されたゲート長の大きい、全体がシリサイドからなる第１のゲート電極であるゲート電極２５ａと、チャネル領域１５ｂ上にゲート絶縁膜を介して形成されたゲート長の小さい、全体がシリサイドからなる第２のゲート電極であるゲート電極２５ｂとを備えている。
【００１３】
半導体基板１１は、例えば、表面に素子形成領域を有するシリコン基板である。ｎチャネルＭＩＳＦＥＴ（以下、ｎ‐ＭＩＳＦＥＴという。同様に、ｐ‐ＭＩＳＦＥＴという。）のチャネル領域１５ａ、１５ｂを含む領域には、ボロンまたはインジウム等の不純物がドープされ、ｐ‐ＭＩＳＦＥＴのチャネル領域１５ａ、１５ｂを含む領域には、砒素、燐、またはアンチモン等の不純物がドープされて形成されている。ゲート長（ゲート長方向のゲート電極の長さをゲート長という）が大きい（例えば、約１００ｎｍ以上）ＭＩＳＦＥＴが形成される領域（Ａ領域または［Ａ］）の不純物濃度は、ゲート長の小さい（例えば、約１００ｎｍ未満）ＭＩＳＦＥＴが形成される領域（Ｂ領域または［Ｂ］）の不純物濃度の約２倍である。
【００１４】
半導体基板１１の素子形成領域は、素子分離領域１３で分離されている。素子形成領域には、ゲート絶縁膜２３に近い側にソースまたはドレインエクステンション領域（以下、エクステンション領域１７という）、エクステンション領域１７と接してゲート絶縁膜２３から遠い側にソースまたはドレインとなるソース・ドレイン領域１９が、チャネル領域１５ａ、１５ｂの両側に、それぞれ、離間して形成されている。ソース・ドレイン領域１９の表面に、ニッケル、コバルト、及び、パラジウムの内の少なくとも１つを有するシリサイド２１が形成されている。
【００１５】
チャネル領域１５ａ、１５ｂの上面にゲート絶縁膜２３が形成されている。ゲート絶縁膜２３は、シリコン酸窒化膜（ＳｉＯＮ）、ハフニウム酸化膜（ＨｆＯ２）、ハフニウムシリコン酸窒化膜（ＨｆＳｉＯＮ）等を含む高誘電体絶縁膜である。
【００１６】
Ａ領域のゲート電極２５ａは、フルシリサイドであって、シリコンに対してメタルの組成比が相対的に小さな、例えば、ＮｉＳｉである。一方、Ｂ領域のゲート電極２５ｂは、フルシリサイドであって、シリコンに対してメタルの組成比が相対的に大きな、例えば、Ｎｉ２Ｓｉである。なお、ゲート電極２５ａは、シリコンが１に対してニッケルがほぼ１であるＮｉＳｉが主要なシリサイドであればよく、ゲート電極２５ｂは、シリコンが１に対してニッケルが２以上であるＮｉｘＳｉｙ（ｘ≧２ｙ）が主要なシリサイドであればよい。ゲート電極２５ａは、ゲート長が、例えば、約１８０ｎｍ、ゲート電極２５ｂは、ゲート長が、例えば、約４０ｎｍに形成されている。
【００１７】
ゲート電極２５ａ、２５ｂ及びゲート絶縁膜２３の両側部、エクステンション領域１７及びソース・ドレイン領域１９の上部に、シリコン窒化膜からなる側壁絶縁膜３１が形成されている。なお、側壁絶縁膜３１は、シリコン酸化膜、または、シリコン窒化膜とシリコン酸化膜との積層構造等であってもよい。
【００１８】
ゲート電極２５ａ、２５ｂ、側壁絶縁膜３１、及び、半導体基板１１の表面等を覆うように、シリコン窒化膜等からなるライナ膜３３が形成されている。ライナ膜３３の上部に、シリコン酸化膜等からなる層間絶縁膜４１が形成されている。なお、図示を省略するが、半導体装置１は、層間絶縁膜４１及びライナ膜３３等を貫通して、コンタクトプラグがシリサイド膜２１に接続するように形成され、層間絶縁膜４１の上部には配線層等が形成されている。
【００１９】
次に、半導体装置１の製造方法について説明する。図２（ａ）に示すように、半導体基板１１上に素子分離領域１３を形成する。以降、各図において、ゲート長が大きいＡ領域を［Ａ］、ゲート長が小さいＢ領域を［Ｂ］で示す。
【００２０】
図２（ｂ）に示すように、半導体基板１１の表面にシリコン酸化膜５１を形成し、ウェルを形成するためのイオン注入を行う。
【００２１】
図２（ｃ）に示すように、フォトレジスト５３を塗布し、Ａ領域のフォトレジスト５３が残るように、パターニングを行う。その後、Ｂ領域に素子の閾値電圧を決めるのに大きな役割を持つチャネルを形成するためのイオン注入（矢印の方向）を行う。ｎ‐ＭＩＳＦＥＴのチャネルとなる領域には、ボロンまたはインジウム等の不純物を、ｐ‐ＭＩＳＦＥＴのチャネルとなる領域には、砒素、燐、またはアンチモン等の不純物をイオン注入する。
【００２２】
図２（ｄ）に示すように、フォトレジスト５３を剥離後、フォトレジスト５５を塗布し、Ｂ領域のフォトレジスト５５が残るように、パターニングを行う。その後、Ａ領域に素子の閾値電圧を決めるのに大きな役割を持つチャネルを形成するためのイオン注入（矢印の方向）を行う。Ｂ領域と同様、ｎ‐ＭＩＳＦＥＴのチャネルとなる領域には、ボロンまたはインジウム等の不純物を、ｐ‐ＭＩＳＦＥＴのチャネルとなる領域には、砒素、燐、またはアンチモン等の不純物をイオン注入する。Ａ領域及びＢ領域のイオン注入は、どちらが先でも差し支えない。
【００２３】
ここで、Ａ領域の不純物濃度は、チャネル領域に同種の不純物を有するＢ領域の不純物濃度よりも大きくなるように、例えば、２倍乃至それ以上となるように、イオン注入条件を設定する。そして、フォトレジスト５５を剥離した後、ウェル及びチャネル領域のイオン注入された不純物の活性化を行う。
【００２４】
図３（ａ）に示すように、シリコン酸化膜５１を除去し、ゲート絶縁膜２３となるＳｉＯＮ、ＨｆＯ２、ＨｆＳｉＯＮ等を含む高誘電体絶縁膜からなる絶縁膜１２３を半導体基板１１の表面に形成する。
【００２５】
図３（ｂ）に示すように、絶縁膜１２３の上に、ゲート電極２５となるポリシリコン膜１２５を成長させる。そして、ｎ‐ＭＩＳＦＥＴとなるポリシリコン膜１２５の領域に、砒素または燐等の不純物を、ｐ‐ＭＩＳＦＥＴとなるポリシリコン膜１２５の領域に、ボロンまたはフッ化ボロン（ＢＦ２）等の不純物をイオン注入する。その後、ポリシリコン膜１２５をゲート電極形状とするための加工用マスク材として、シリコン窒化膜５８を形成する。なお、ポリシリコン膜１２５は、アモルファスシリコン膜で代替することが可能である。
【００２６】
図３（ｃ）に示すように、フォトリソグラフィ工程を用いてシリコン窒化膜５８のパターニングを行い、ＲＩＥ（Reactive Ion Etching）工程等を経て、ポリシリコン膜１２５を加工してゲート電極２５の形状をなす第１のシリコン材料膜であるポリシリコン膜１２５ａ、第２のシリコン材料膜であるポリシリコン膜１２５ｂを形成し、絶縁膜１２３を加工してゲート絶縁膜２３を形成する。マスク材のシリコン窒化膜５８は取り除かず、残しておく。
【００２７】
図３（ｄ）に示すように、半導体基板１１の表面の浅い位置に、エクステンション領域１７を形成するために、ｎ‐ＭＩＳＦＥＴの場合、砒素または燐等の不純物を、ｐ‐ＭＩＳＦＥＴの場合、ボロンまたはフッ化ボロン等の不純物をイオン注入する。この際、パンチスルーを抑制するために、ｎ‐ＭＩＳＦＥＴの場合、ボロン、インジウム、またはフッ化ボロン等の不純物を、ｐ‐ＭＩＳＦＥＴの場合、砒素または燐等の不純物をイオン注入する。
【００２８】
図４（ａ）に示すように、シリコン窒化膜等の絶縁膜を全面に形成し、その後、ＲＩＥ工程にて、シリコン窒化膜５８、ポリシリコン膜１２５ａ、１２５ｂ、及び、ゲート絶縁膜２３の側部に、側壁絶縁膜３１を形成する。なお、側壁絶縁膜３１は、ゲート電極に接する膜がシリコン窒化膜であれば、その上にシリコン酸化膜等を積層した多層構造であってもよい。
【００２９】
図４（ｂ）に示すように、ソース・ドレイン領域１９となる領域に、ｎ‐ＭＩＳＦＥＴの場合、砒素または燐等の不純物を、ｐ‐ＭＩＳＦＥＴの場合、ボロンまたはフッ化ボロン等の不純物をイオン注入する。その後、イオン注入した不純物を活性化するために、アニールを行い、エクステンション領域１７及びソース・ドレイン領域１９が形成される。
【００３０】
図４（ｃ）に示すように、ソース・ドレイン領域１９の表面等に、ニッケル、コバルト、及び、パラジウムをスパッタリング法で形成し、その後、アニールを行い、ソース・ドレイン領域１９の表面に、シリサイド膜２１を形成する。その後、シリサイド膜２１の形成に使用されなかったメタルは除去される。
【００３１】
図５（ａ）に示すように、シリコン窒化膜５９、及び、シリコン酸化膜等からなる絶縁膜６０を、順次形成し、絶縁膜６０の表面をＣＭＰ(Chemical Mechanical Polishing)法等で平坦化する。
【００３２】
図５（ｂ）に示すように、ＲＩＥ工程にて、ポリシリコン膜１２５ａ、１２５ｂ上のシリコン窒化膜５８等を取り除く。
【００３３】
図５（ｃ）に示すように、ＲＩＥ工程にて、絶縁膜６０を取り除く。
【００３４】
図６（ａ）に示すように、ポリシリコン膜１２５ａ、１２５ｂの上面等を含む全面にニッケル６１をスパッタリング法で形成し、次に、アニールを行って、ポリシリコン膜１２５ａ、１２５ｂ表面のニッケルとシリコンとを反応させる。ポリシリコン膜１２５ａ、１２５ｂの膜厚に対して、例えば、ニッケル６１の膜厚は約６０％である。ゲート長が大きいＭＩＳＦＥＴの場合、ＮｉＳｉが主に形成される。一方、ゲート長が小さいＭＩＳＦＥＴの場合、Ｎｉ２Ｓｉ及びＮｉｘＳｉｙ（ｘ＞２ｙ）が主に形成される。つまり、ポリシリコン膜１２５ａ、１２５ｂは、全面的にシリサイド化されたゲート電極２５ａ、２５ｂとなる。
【００３５】
図６（ｂ）に示すように、表面のシリサイド化されなかったニッケル６１を除去し、ゲート電極２５ａ、２５ｂ、及び、シリコン窒化膜５９等の上に、シリコン窒化膜を堆積する。シリコン窒化膜５９の上に新しいシリコン窒化膜が積層され、両者を合わせたライナ膜３３が形成される。ライナ膜３３の上に、層間絶縁膜４１が形成され、表面がＣＭＰ法等で平坦化され、その後、図示を省略するが、周知のコンタクトプラグ形成工程、配線工程等を行い、図１に示すように、半導体装置１が完成する。
【００３６】
上述したように、半導体装置１は、半導体基板１１の表面に不純物がドープされたチャネル領域１５ａと、半導体基板１１の表面に不純物がドープされ、チャネル領域１５ａより不純物濃度が低いチャネル領域１５ｂと、チャネル領域１５ａ上にゲート絶縁膜２３を介して形成されたゲート長の大きい、ＮｉＳｉが主であるフルシリサイド化されたゲート電極２５ａと、第２のチャネル領域１５ｂ上にゲート絶縁膜を介して形成されたゲート長の小さい、ＮｉｘＳｉｙ（ｘ≧２ｙ）が主であるフルシリサイド化されたゲート電極２５ｂとを備えている。
【００３７】
つまり、半導体装置１は、ゲート長が大きいＮｉＳｉを主とするフルシリサイドのゲート電極２５ａとチャネル領域１５ａの高い不純物濃度を組み合わせ、ゲート長が小さいＮｉ２Ｓｉを主とするフルシリサイドのゲート電極２５ｂとチャネル領域１５ｂの低い不純物濃度を組み合わせる結果、組成の異なるシリサイドの仕事関数が変調されて、Ａ領域とＢ領域との閾値電圧の差を小さくすることが可能となる。閾値電圧の差を小さくできるために、半導体装置１は、ゲート長の異なるＭＩＳＦＥＴを混載可能となり、使い勝手のよい半導体装置となる。
【００３８】
また、ゲート長が、例えば、約１００ｎｍ以上であるか、約１００ｎｍより小さいかを境界として、大きいゲート長を有するチャネル領域１５ａの不純物濃度を、小さいゲート長を有するチャネル領域１５ｂの不純物濃度の約２倍とするように、チャネル領域１５ａ、１５ｂ形成時にイオン注入条件を変えるだけで、比較的容易に、半導体装置１を形成することが可能となる。すなわち、半導体装置１の製造方法は、従来の半導体装置の製造工程を、大きく変更する必要がないので、半導体装置１の製造方法は、製造歩留まり低下等を抑制することが可能となる。
【００３９】
本発明は、上述した実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内で、種々、変形して実施することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施例に係る半導体装置の構造を模式的に示す断面図。
【図２】本発明の実施例に係る半導体装置の製造方法を工程順に模式的に示す構造断面図。
【図３】本発明の実施例に係る半導体装置の図２に続く製造方法を工程順に模式的に示す構造断面図。
【図４】本発明の実施例に係る半導体装置の図３に続く製造方法を工程順に模式的に示す構造断面図。
【図５】本発明の実施例に係る半導体装置の図４に続く製造方法を工程順に模式的に示す構造断面図。
【図６】本発明の実施例に係る半導体装置の図５に続く製造方法を工程順に模式的に示す構造断面図。
【符号の説明】
【００４１】
１  半導体装置
１１  半導体基板
１３  素子分離領域
１５ａ、１５ｂ  チャネル領域
１７  エクステンション領域
１９  ソース・ドレイン領域
２１  シリサイド膜
２３  ゲート絶縁膜
２５ａ、２５ｂ  ゲート電極
３１  側壁絶縁膜
３３  ライナ膜
４１  層間絶縁膜
５１  シリコン酸化膜
５３、５５  フォトレジスト
５８、５９  シリコン窒化膜
６０、１２３  絶縁膜
６１  ニッケル
１２５、１２５ａ、１２５ｂ  ポリシリコン膜
【図１】
2008258423.tif 000003
【図２】
2008258423.tif 000004
【図３】
2008258423.tif 000005
【図４】
2008258423.tif 000006
【図５】
2008258423.tif 000007
【図６】
2008258423.tif 000008