(57)【要約】【課題】多層膜配線構造において絶縁層および絶縁層上の平坦化用の膜にアスペクト比が１を超えるビアホールを形成する場合であってもカバレッジ性の向上を図ることができ、配線パターンのデータ処理の時間を短縮化することができる半導体装置を提供する。【解決手段】半導体基板１０上に形成された層間絶縁膜１３上に層状に第１金属配線１５が設けられた半導体装置において、半導体基板１０上のゲート電極配線１１を除く領域のうち下層絶縁膜１６、ＳＯＧ膜１７、上層絶縁膜１８に形成されるビアホール１９ａに対向する場所にのみダミーパターン１２を設ける。【選択図】図１
2008258391.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子が形成された半導体基板（１０）と、
前記半導体素子に接続されると共に、前記半導体基板上に設けられた電極配線（１１）と、
前記半導体基板上に前記電極配線を覆うように設けられた第１層間絶縁膜（１３）と、
前記層間絶縁膜上に設けられた層状の第１金属配線（１４、１５）と、
前記第１金属配線上に設けられ、当該第１金属配線の表面を平坦化させる第２層間絶縁膜（１６、１７、１８）と、
前記第２層間絶縁膜を貫通して前記第１金属配線に達すると共に、アスペクト比が１を超えるビアホール（１９ａ）と、
前記ビアホール内および前記上層絶縁膜上に設けられ、前記第１金属配線に接続された第２金属配線（２０）とを備えた半導体装置であって、
前記半導体基板上において前記電極配線を除く領域のうち前記ビアホールに対向する場所にのみダミーパターン（１２）が設けられていることを特徴とする半導体装置。
【請求項２】
前記ダミーパターン（１２）は、前記半導体基板（１０）に設けられたＬＯＣＯＳ分離膜（２１ａ）や、前記半導体基板（１０）上に設けられた電極配線（２１ｂ）、またはその両方で構成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体素子が形成された半導体基板（１０）と、
前記半導体素子に接続されると共に、前記半導体基板上に設けられた電極配線（１１）と、
前記半導体基板上に前記電極配線を覆うように設けられた第１層間絶縁膜（１３）と、
前記層間絶縁膜上に設けられた層状の第１金属配線（１４、１５）と、
前記第１金属配線上に設けられ、当該第１金属配線の表面を平坦化させる第２層間絶縁膜（１６、１７、１８）と、
前記第２層間絶縁膜を貫通して前記第１金属配線に達すると共に、アスペクト比が１を超えるビアホール（１９ａ）と、
前記ビアホール内および前記上層絶縁膜上に設けられ、前記第１金属配線に接続された第２金属配線（２０）とを備え、
前記半導体基板上において前記電極配線を除く領域のうち前記ビアホールに対向する場所にのみダミーパターン（１２）が設けられた半導体装置の製造方法であって、
前記半導体素子が形成され、当該半導体素子に接続される前記電極配線が形成された半導体基板を用意する工程と、
前記半導体基板上において前記電極配線を除く領域のうち前記ビアホールに対向する場所にのみ前記ダミーパターンを形成する工程とを含んでいることを特徴とする半導体装置の製造方法。
【請求項４】
前記ダミーパターンを形成する工程では、前記半導体基板（１０）に設けられたＬＯＣＯＳ分離膜（２１ａ）および前記半導体基板（１０）に設けられた電極配線（１１）の形成工程と同一工程で前記ダミーパターンを形成することを特徴とする請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に多層配線が設けられた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
従来より、半導体集積回路の集積度の向上に伴って回路の配線が複雑化し、多層配線が必須となっている。このような多層配線を実現するため、複数の配線層間を絶縁するために層間絶縁層が用いられている。当該層間絶縁層は、同一配線層内の異なる配線パターンも絶縁する。
【０００３】
このような半導体集積回路を製造するに際し、上記層間絶縁層の表面を平坦化するため、ＳＯＧ（スピンオンガラス）やＴＥＯＳ（テトラエトキシシラン）−オゾンによる酸化シリコン層等の平坦化特性を有する絶縁層を利用する方法が知られている。これらの平坦化特性を有する絶縁層は、下地となる半導体基板表面の凹凸を解消する。しかし、絶縁層上に例えばＳＯＧを塗布して平坦化させる場合、絶縁層のうち大きい凹みにＳＯＧが多く溜まるが、小さい凹みにはＳＯＧは多く溜まらず、ＳＯＧの厚みを一定にして面を一様に平坦化することは難しいという課題がある。
【０００４】
このような絶縁層の段差、すなわちＳＯＧの溜まり量の差が配線ラインの断線や、配線のショートを引き起こす問題がある。さらに、近年では、アスペクト比１を超える微細なビアホールを形成するようになっている。このため、ＳＯＧの溜まり量が増えると、その分深くビアホールを形成しなければならず、ビアホールのアスペクトがより大きくなることでホールエッチングでのオープン不良や、カバレッジ不良による配線材料の断線が起こるという問題もある。
【０００５】
これらの問題を解決すべく、特許文献１、２が提案されている。特許文献１では、配線材料で薄膜を形成した後、配線材料をビアホール内表面へ流動被覆させるために低温で加熱処理を行い、その後に高温スパッタまたはリフロー等によるビアホールの配線材料による埋め込み工程を行って配線を形成する方法が提案されている。このような低温加熱処理、高温スパッタによる２ステップの処理によって、ビアホールに確実に配線を形成することができるため、配線ラインの断線や配線のショートを解消することができる。
【０００６】
また、特許文献２では、データ処理装置を用いて配線パターンをパターニングするに際し、半導体基板上のうち回路配線が形成されていない領域全てに半導体集積回路の回路接続に寄与しない配線パターン、すなわちダミーパターンをあらかじめパターニングしておくことで、半導体基板に形成された回路パターンおよびダミーパターン上に絶縁層を形成した場合にＳＯＧが溜まる凹部が形成されないようにする方法が提案されている。これにより、ＳＯＧの平坦化を図ることができる。
【特許文献１】特開平７−１３０８５１号公報
【特許文献２】特開平１−２３９８７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１では、半導体基板にＭＯＳＦＥＴやバイポーラトランジスタ等の異なる半導体素子がそれぞれ形成されている場合、回路パターンがそれぞれ異なることで絶縁層に凹みが形成されてしまい、当該凹みにＳＯＧが溜まってしまう。したがって、上記のように配線ラインの断線や配線のショートを解消することができても、絶縁層の凹みによってＳＯＧの層にアスペクト比が１を超えるビアホールが形成されることによって、ホールエッチングでのオープン不良やカバレッジ不良による配線材料の断線の問題は解消されない。
【０００８】
図３〜図５は、従来の半導体装置についてビアホールおよびカバレッジを説明するための図である。まず、図３は、従来の半導体装置の概略断面図である。この図に示されるように、半導体基板１０上に離間してゲート電極配線１１が形成され、半導体基板１０上およびゲート電極配線１１上に層間絶縁膜１３が形成されている。
【０００９】
また、層間絶縁膜１３上にバリアメタル層１４が設けられ、当該バリアメタル層１４上に第１金属配線１５が形成されている。さらに、層間絶縁膜１３および第１金属配線１５の上に下層絶縁膜１６、ＳＯＧ層１７、上層絶縁膜１８が形成され、これら下層絶縁膜１６、ＳＯＧ層１７、上層絶縁膜１８に対して第１金属配線１５に達するビアホール３０、３１が形成されている。そして、ビアホール３０、３１内および上層絶縁膜１８上に第１金属配線１５に電気的に接続される第２金属配線２０が形成されている。
【００１０】
このような半導体装置において、第１金属配線１５の端面から上層絶縁膜１８の端面までの長さをａ、ビアホール３０の開口幅をｂとしたとき、アスペクト比をａ／ｂと定義する。また、ビアホール３０の壁面に形成される第２金属配線２０の厚さをｃ、上層絶縁膜１８上に形成される第２金属配線２０の厚さをｄとしたとき、ビアカバレッジをｃ／ｄと定義する。さらに、第１金属配線１５の幅をｅ、ゲート電極配線１１間の距離をｆとしたとき、第１金属配線パターン密度をｅ／ｆと定義する。
【００１１】
図４は、上記のように定義したビアホール３０のアスペクト比とカバレッジとの関係を示した図である。この図に示されるように、例えば６０％以上の良好なビアカバレッジ率を得るためにはビアホール３０のアスペクト比を１以下にする必要がある。さらに、図５は、ＳＯＧ層１７で平坦化しようとする種々の下地段差の場合の第１金属配線パターン密度に対するビアホール３０のアスペクト比を示した図である。この図に示されるように、下地段差なしの場合、ゲート電極配線段差がある場合、ＬＯＣＯＳ膜およびゲート電極配線段差がある場合などの下地において、下地段差および第１金属配線パターン密度によってはアスペクト比が１を超える場合が存在し、良好なカバレッジを得ることができず、上記の問題が発生する可能性がある（図３はゲート電極配線の下地段差の例）。
【００１２】
また、特許文献２では、半導体基板上のうち回路配線が形成されていない領域全てにダミーパターンを形成するようにするため、半導体基板上に形成される配線パターンのデータ量がダミーパターンを形成しない場合の２０倍〜３０倍になってしまう。このような莫大なデータ量を処理しようとすると、データ処理装置も大型化し、配線パターンのデータ処理に長時間かけることになってしまう。
【００１３】
本発明は、上記点に鑑み、複雑なパターンレイアウトにおける多層膜配線構造のビアホールのカバレッジ性向上を図ることができ、配線パターンのデータ処理の時間を短縮化することができる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するため、本発明の第１の特徴では、半導体基板（１０）上に形成された第１層間絶縁膜（１３）上に層状に第１金属配線（１４、１５）が設けられた半導体装置において、半導体基板上の電極配線（１１）を除く領域のうち第２層間絶縁膜（１６、１７、１８）に形成されるビアホール（１９ａ）に対向する場所にのみダミーパターン（１２）を設けることが特徴となっている。
【００１５】
これにより、半導体基板上のうち電極配線が形成された場所とダミーパターンが形成された場所の第１層間絶縁膜の厚さを同じにすることができる。すなわち、半導体基板上に電極配線が形成されない領域に設けられた第１層間絶縁膜に、第１金属配線および第２層間絶縁膜が溜まる凹みが形成されないようにすることができるため、アスペクト比が１を超えることなく、各ビアホールのカバレッジ性を向上させることができる。これに伴いビアホールにおけるホールエッチングでのオープン不良やビアホールのカバレッジ不良による配線材料の断線の問題を解消することができる。
【００１６】
この場合、ダミーパターン（１２）として、半導体基板（１０）に設けられたＬＯＣＯＳ分離膜（２１ａ）や、半導体基板（１０）上に設けられた電極配線（２１ｂ）、またはその両方で構成されたものを採用することができる。
【００１７】
本発明の第２の特徴では、半導体素子が形成され、当該半導体素子に接続される電極配線が形成された半導体基板を用意し、半導体基板上において電極配線を除く領域のうちビアホールに対向する場所にのみダミーパターンを形成することが特徴となっている。
【００１８】
このような方法により、半導体基板上のうち電極配線の領域を除くすべての場所にダミーパターンを形成するためのパターニングを行わなくても良いため、ビアホールの形成予定場所に対応した半導体基板上にダミーパターンをパターニングするデータ処理のみを行うことができる。このため、ダミーパターンのパターニングのためのデータ処理の時間を短縮することができる。
【００１９】
そして、ダミーパターンを形成する場合、半導体基板（１０）に設けられたＬＯＣＯＳ分離膜（２１ａ）および半導体基板（１０）に設けられた電極配線（１１）の形成工程と同一工程で前記ダミーパターンを形成することができる。これにより、工数の増加なく、良好なビアカバレッジを得ることができる。
【００２０】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施形態について図に基づいて説明する。以下では、図３に示す構成要素と同一のものには、同一符号を記してある。
【００２２】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される半導体装置は、ＭＯＳＦＥＴ、バイポーラトランジスタ、パワー素子等の半導体素子が複合して形成されたものに適用される。
【００２３】
図１は、本発明の第１実施形態に係る半導体装置の断面図である。なお、ゲート電極配線は、本発明の電極配線に相当する。
【００２４】
当該半導体基板１０には図示しないＭＯＳＦＥＴやバイポーラトランジスタ等の異なる半導体素子が複合して設けられている。また、半導体基板１０として、例えばＳＯＩ基板やミラーウェハが採用される。
【００２５】
そして、各ゲート電極配線１１の間にダミーパターン１２が設けられており、当該ダミーパターン１２上に後述するビアホール１９ａが形成され、ビアホール１９ａを介して下層に接続される金属配線が設けられている。当該金属配線は、後述する第２金属配線２０に相当する。
【００２６】
また、同図に示されるように、半導体基板１０上に形成されたゲート電極配線１１、ダミーパターン１２を覆うように層間絶縁膜１３が形成されている。この層間絶縁膜１３として、例えばＳｉＯ２が採用される。なお、層間絶縁膜１３は、本発明の第１層間絶縁膜に相当する。
【００２７】
層間絶縁膜１３の表面は、通常、半導体基板１０上に設けられたゲート電極配線１１の下地の凹凸を承継した面になるが、ゲート電極配線１１の間にダミーパターン１２が設けられることで、層間絶縁膜１３の下地となる凹凸が解消される。すなわち、ゲート電極配線１１の間にダミーパターン１２が設けられていない場合（図３の様な場合）、層間絶縁膜１３の表面にはゲート電極配線１１による凹凸を承継した凹みが形成されてしまうが、図１に示されるように、ゲート電極配線１１の間にゲート電極配線１１による凹凸を解消するダミーパターン１２が設けられることで下地の凹凸が低減され、層間絶縁膜１３の表面に下地の凹凸が承継されにくくなっている。このため、上記のように層間絶縁膜１３を形成することで層間絶縁膜１３の表面を平坦化することが可能となる。このような下地の凹凸を解消するダミーパターン１２として、例えばポリシリコン１２ａが採用される。
【００２８】
上記層間絶縁膜１３上にはＴｉやＴｉＮ等のバリアメタル層１４が形成され、バリアメタル層１４上にＡｌ等で形成された層状の第１金属配線１５が設けられている。なお、バリアメタル層１４および第１金属配線１５は、本発明の第１金属配線に相当する。
【００２９】
また、第１金属配線１５上に例えば１００ｎｍ〜３００ｎｍの厚さの下層絶縁膜１６、ＳＯＧで構成された絶縁層としてのＳＯＧ膜１７、例えば２００ｎｍ〜５００ｎｍの厚さの上層絶縁膜１８が形成され、これら下層絶縁膜１６、ＳＯＧ膜１７、上層絶縁膜１８に第１金属配線１５に達するビアホール１９ｂが形成されている。当該ビアホール１９ｂは、上層絶縁膜１８のうち半導体基板１０上にゲート電極配線１１やダミーパターン１２が形成されていない場所に形成されたものである。なお、下層絶縁膜１６、ＳＯＧ膜１７、上層絶縁膜１８は、本発明の第２層間絶縁膜に相当し、ＳＯＧ膜１７は本発明の中間絶縁膜に相当する。
【００３０】
ビアホール１９ａは、ダミーパターン１２が形成された場所に設けられている。言い換えると、ダミーパターン１２は、半導体基板１０上のうちビアホール１９ａが設けられる場所にのみ設けられている。本実施形態では、ビアホール１９ａのアスペクト比は１を超えるサイズであり、ホール径は例えば０．８μｍ〜１．４μｍである。
【００３１】
そして、ビアホール１９ａ内および上層絶縁膜１８上に第１金属配線１５に電気的に接続された第２金属配線２０が形成されている。以上が、本実施形態に係る半導体装置の全体構成である。
【００３２】
次に、上記半導体装置の製造方法について説明する。まず、半導体基板１０を用意し、ＬＯＣＯＳ法、イオン注入、熱処理等の周知の半導体プロセスによって半導体基板１０に上記半導体素子を形成する。
【００３３】
続いて、半導体基板１０上にゲート電極配線１１およびダミーパターン１２（すなわちポリシリコン１２ａ）を例えばＣＶＤ法によるポリシリコン成膜、ホトリソグラフィ、ドライエッチング加工で同一形成する。この場合、先に半導体基板１０上のうちどの場所にゲート電極配線１１およびダミーパターン１２を形成するのかをデータ処理装置を用いてデータ処理しておく。すなわち、通常のゲート電極配線１１のパターニングに加え、ダミーパターン１２のパターニングを行う。
【００３４】
具体的には、半導体基板１０上のうちビアホール１９ａが設けられる場所にダミーパターン１２が配置されるようにパターニングする。これにより、半導体基板１０上のうちゲート電極配線１１の領域を除くすべての場所にダミーパターン１２を形成するためのパターニングを行わなくても良いためダミーパターン１２のパターニングのためのデータ処理の時間を短縮することができる。
【００３５】
このようなデータ処理に従って、ゲート電極配線１１およびダミーパターン１２を形成し、半導体基板１０上にＣＶＤの方法によってリンやボロンを含有したＳｉＯ２を形成した後、リフロー処理によって平坦化することで層間絶縁膜１３を形成する。このとき、下地となる半導体基板１０上に形成されたダミーパターン１２によってゲート電極配線１１の凹凸が低減されている。このため、層間絶縁膜１３の表面にゲート電極配線１１の凹凸を承継しにくくすることができる。また、ゲート電極配線１１を形成した場所とダミーパターン１２を形成した場所の層間絶縁膜１３の表面の高さを同じにすることができる。
【００３６】
この後、スパッタリングの方法によってバリアメタル層１４および第１金属配線１５を形成し、例えば１００ｎｍ〜３００ｎｍの厚さの下層絶縁膜１６をプラズマＣＶＤ法により形成する。そして、下層絶縁膜１６上にＳｉＯ２材料の塗布、ベーキング処理等によってＳＯＧ膜１７を形成し、下層絶縁膜１６の表面を平坦化する。このとき、下層絶縁膜１６の下地となる半導体基板１０上にダミーパターン１２を設けているため、ゲート電極配線１１が形成された場所とダミーパターン１２が形成された場所のＳＯＧ膜１７の厚さを同じにすることができる。
【００３７】
続いて、ＳＯＧ膜１７上にプラズマＣＶＤ法により上層絶縁膜１８を形成し、所定の場所に下層絶縁膜１６、ＳＯＧ膜１７、上層絶縁膜１８を貫通して第１金属配線１５に達するビアホール１９ａ、１９ｂをホトリソグラフィ、ウェットエッチ、ドライエッチ等の方法によってパターニング形成する。
【００３８】
さらに図２では、前記図１でのダミーパターン１２に対してダミーパターン２１を設けている。当該ダミーパターン２１として、ＬＯＣＯＳ膜２１ａおよびゲート電極配線２１ｂを用いている。これにより、図５に示すような、周辺下地段差がＬＯＣＯＳ膜２１ａやゲート電極配線２１ｂといった比較的急な下地段差においても、図１で述べた効果と同じ効果を得ることができる。なお、ＬＯＣＯＳ膜２１ａは、本発明のＬＯＣＯＳ分離膜に相当する。
【００３９】
この製造方法は、図１と同じであり、ダミーパターン２１を形成する領域に、半導体基板１０を形成する時のＬＯＣＯＳ形成と同一工程でＬＯＣＯＳ膜２１ａを形成し、さらにこのＬＯＣＯＳ膜２１ａ上に、ゲート電極配線２１ｂを、前述したゲート電極配線１１を形成する工程と同一工程で形成することで構成することができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１実施形態に係る半導体装置の断面図である。
【図２】図１に対し周辺下地段差が急な場合の実施形態に係る半導体装置の断面図である。
【図３】従来技術の半導体装置の断面図と課題となる形状パラメータを示した図である。
【図４】従来技術における、ビアホールのアスペクト比とビアカバレッジとの関係を示した図である。
【図５】従来技術における、種々の下地段差の場合の第１金属膜のパターン密度とビアホールのアスペクト比との関係を示した図である。
【符号の説明】
【００４１】
１０…半導体基板、１１、２１ｂ…ゲート電極配線、１２、２１…ダミーパターン、１３…層間絶縁膜、１４…バリアメタル層、１５…第１金属配線、１６…下層絶縁膜、１７…ＳＯＧ膜、１８…上層絶縁膜、１９ａ…アスペクト１以上のビアホール、１９ｂ…ビアホール、２０…第２金属配線、２１ａ…ＬＯＣＯＳ膜。
【図１】
2008258391.tif 000003
【図２】
2008258391.tif 000004
【図３】
2008258391.tif 000005
【図４】
2008258391.tif 000006
【図５】
2008258391.tif 000007