(57)【要約】  本出願の実施例は、表示技術領域に関するソース駆動サブ回路及びその駆動方法、ソース駆動回路、表示装置を提供する。該ソース駆動サブ回路は、シフトレジスタ回路とラッチ回路とを備える。前記ラッチ回路は、リセッタとラッチとを含み；ラッチは、シフトレジスタ回路及びデータ信号端に接続され；ラッチは、シフトレジスタ回路の出力信号の制御下で、データ信号端が出力したデータ信号をラッチし、且つデータ信号をデータ線に出力するように配置される。リセッタは、イネーブル信号端、リセット信号端及びラッチに接続され、リセッタは、イネーブル信号端からの信号の制御下で、リセット信号端によってラッチにラッチされたデータ信号をリセットするように配置される。該ソース駆動サブ回路は、データ線にデータ信号を提供するように配置される。【選択図】図４
2021500589.tif 000002
【特許請求の範囲】
【請求項１】
ソース駆動サブ回路であって、シフトレジスタ回路とラッチ回路とを備えるソース駆動サブ回路において、
前記ラッチ回路は、リセッタとラッチとを含み、
前記ラッチは、前記シフトレジスタ回路及びデータ信号端に接続され、前記ラッチは、前記シフトレジスタ回路及びデータ信号端に接続され；
前記ラッチは、前記シフトレジスタ回路の出力信号の制御下で、前記データ信号端が出力したデータ信号をラッチし、且つ前記データ信号をデータ線に出力するように配置され、
前記リセッタは、イネーブル信号端、リセット信号端及び前記ラッチに接続され、前記リセッタは、前記イネーブル信号端からの信号の制御下で、前記リセット信号端によって前記ラッチにラッチされたデータ信号をリセットするように配置される、
ソース駆動サブ回路。
【請求項２】
前記ラッチは、少なくとも一段のサブ回路を含む、
請求項１に記載のソース駆動サブ回路。
【請求項３】
第１段のサブ回路と第２段のサブ回路とを含み、
前記第１段のサブ回路は、前記シフトレジスタ回路の出力信号の制御下で、前記データ信号端が出力したデータ信号をラッチし、且つ前記データ信号を前記第２段のサブ回路に出力するように配置され、
前記第２段のサブ回路は、前記第１段のサブ回路が出力された前記データ信号をラッチし、前記データ線に前記データ信号を出力するように配置され、
前記リセッタは、前記第１段のサブ回路又は前記第２段のサブ回路に接続される、
請求項２に記載のソース駆動サブ回路。
【請求項４】
前記リセッタは、リセットトランジスタを含み、
前記リセットトランジスタのゲートは、前記イネーブル信号端に接続され、前記リセットトランジスタの第１極は、前記リセット信号端に接続され、前記リセットトランジスタの第２極は、前記第１段のサブ回路又は前記第２段のサブ回路に接続される、
請求項３に記載のソース駆動サブ回路。
【請求項５】
前記第１段のサブ回路は、第１転送サブ回路と第１ラッチサブ回路とを含み、
前記第１転送サブ回路は、前記シフトレジスタ回路の第１制御信号端、前記データ信号端及び第１ラッチノードに接続され;
前記第１転送サブ回路は、前記シフトレジスタ回路の前記第１制御信号端からの信号の制御下で、前記データ信号端の信号を前記第１ラッチノードに転送するように配置され、
前記第１ラッチサブ回路は、前記第１ラッチノード、前記第２段のサブ回路及び前記シフトレジスタ回路の第２制御信号端に接続され；
前記第１ラッチサブ回路は、前記シフトレジスタ回路の前記第２制御信号端からの信号の制御下で、前記第１ラッチノードのデータ信号をラッチし、且つ前記第２段のサブ回路に出力するように配置される、
請求項３に記載のソース駆動サブ回路。
【請求項６】
前記第２段のサブ回路は、第２転送サブ回路と第２ラッチサブ回路とを含み、
前記第２転送サブ回路は、前記第１段のサブ回路、第１オン信号端及び第２ラッチノードに接続され；前記第２転送サブ回路は、前記第１オン信号端からの信号の制御下で、前記第１段のサブ回路が出力した前記データ信号を前記第２ラッチノードに転送するように配置され、
前記第２ラッチサブ回路は、前記第２ラッチノード及び第２オン信号端に接続され；前記第２ラッチサブ回路は、前記第２オン信号端からの信号の制御下で、前記第２ラッチノードの前記データ信号をラッチし、且つ前記データ信号を出力するように配置される、
請求項３に記載のソース駆動サブ回路。
【請求項７】
前記第１転送サブ回路は、第１転送ゲートを含み、
前記第１転送ゲートの入力端は、前記データ信号端に接続され、前記第１転送ゲートの第１制御端と第２制御端は、それぞれ前記シフトレジスタ回路の第１制御信号端と第２制御信号端に接続され、前記第１転送ゲートの出力端は、前記第１ラッチノードに接続される、
請求項５に記載のソース駆動サブ回路。
【請求項８】
前記第１ラッチサブ回路は、第２転送ゲートと、第１インバータと、第２インバータと、第３インバータとを含み、
前記第２転送ゲートの入力端は、前記第３インバータの出力端に接続され、前記第２転送ゲートの第１制御端と第２制御端は、それぞれ前記シフトレジスタ回路の第１制御信号端と第２制御信号端に接続され、前記第２転送ゲートの出力端は、前記第１ラッチノードに接続され、
前記第１インバータの入力端は、前記第１ラッチノードに接続され、前記第１インバータの出力端は、前記第３インバータの入力端と前記第２インバータの入力端に接続され、
前記第２インバータの出力端は前記第２段のサブ回路に接続される、
請求項５に記載のソース駆動サブ回路。
【請求項９】
前記リセッタが前記第１段のサブ回路に接続され、且つ前記リセッタがリセットトランジスタを含む場合、
前記リセットトランジスタの第２極は前記第１インバータの入力端に接続され、前記リセットトランジスタの第１極に接続されるリセット信号端は、第１電圧端であり、
又は、前記リセットトランジスタの第２極は、前記第１インバータの出力端に接続され、前記リセットトランジスタの第１極に接続されるリセット信号端は、第２電圧端である、
請求項８に記載のソース駆動サブ回路。
【請求項１０】
前記第２転送サブ回路は、第３転送ゲートを含み、
前記第３転送ゲートの入力端は、前記第１段のサブ回路に接続され、前記第３転送ゲートの第１制御端と第２制御端は、それぞれ第１オン信号端と第２オン信号端に接続され、前記第３転送ゲートの出力端は、前記第２ラッチノードに接続される、
請求項６に記載のソース駆動サブ回路。
【請求項１１】
前記第２ラッチサブ回路は、第４転送ゲートと、第４インバータと、第５インバータと、第６インバータとを含み、
前記第４転送ゲートの第１制御端と第２制御端は、それぞれ第１オン信号端と第２オン信号端に接続され、前記第４転送ゲートの入力端は、前記第５インバータの出力端に接続され、前記第４転送ゲートの出力端は、前記第２ラッチノードに接続され、
又は、前記第４転送ゲートの第１制御端と第２制御端は、それぞれ第１オン信号端と第２オン信号端に接続され、前記第４転送ゲートの入力端は、前記第４インバータの出力端に接続され、前記第４転送ゲートの出力端は、前記第５インバータの入力端に接続され、
前記第４インバータの出力端は、前記第５インバータの入力端と前記第６インバータの入力端に電気的に接続され、
前記第６インバータの出力端は前記第２段のサブ回路の出力端として用いられる、
請求項６に記載のソース駆動サブ回路。
【請求項１２】
前記リセッタは前記第２段のサブ回路に接続され、且つ前記リセッタがリセットトランジスタを含み、
前記リセットトランジスタの第２極は、前記第４インバータの入力端に接続され、
前記リセットトランジスタの第１極に接続されるリセット信号端は、第１電圧端であり、
又は、前記リセットトランジスタの第２極は、前記第４インバータの出力端に接続され、前記リセットトランジスタの第１極に接続されるリセット信号端は、第２電圧端である、
請求項１１に記載のソース駆動サブ回路。
【請求項１３】
前記ラッチ回路は、第７インバータと第８インバータとを含むバッファをさらに備え、
前記第７インバータの入力端は、前記第２段のサブ回路の出力端に接続され、前記第７インバータの出力端は、前記第８インバータの入力端に接続され、
前記第８インバータの出力端は前記ソース駆動サブ回路の出力端として用いられる、
請求項３に記載のソース駆動サブ回路。
【請求項１４】
複数の並列配置された請求項１に記載のソース駆動サブ回路を備え、
複数の前記ソース駆動サブ回路における前記シフトレジスタ回路は、順次カスケード接続される、
ソース駆動回路。
【請求項１５】
ホストドライバと、請求項１４に記載のソース駆動回路とを備え、前記ホストドライバは、データ信号端を介して前記ソース駆動回路のソース駆動サブ回路に接続される、
表示装置。
【請求項１６】
請求項１に記載のソース駆動サブ回路を駆動するための方法であって、ラッチが第１段のサブ回路と第２段のサブ回路とを含む場合、方法において、
リセッタは、イネーブル信号端からの信号の制御下で、第１段のサブ回路にラッチされたデータ信号、又は第２段のサブ回路にラッチされたデータ信号をリセットするステップと、
前記第１段のサブ回路は、シフトレジスタ回路の出力信号の制御下で、データ信号端が出力したデータ信号をラッチするステップと、
前記第１段のサブ回路は、前記データ信号を前記第２段のサブ回路に出力するステップと、
前記第２段のサブ回路は、前記第１段のサブ回路が出力した前記データ信号をラッチするステップと、
前記第２段のサブ回路は、ラッチされた前記データ信号をデータ線に出力するステップとを含む、
請求項１に記載のソース駆動サブ回路を駆動するための方法。
【請求項１７】
請求項１６に記載のソース駆動サブ回路を駆動するための方法であって、前記リセッタがリセットトランジスタを含む場合、方法において、
前記リセッタは、イネーブル信号端からの信号の制御下で、第１段のサブ回路にラッチされたデータ信号をリセットするステップは、前記イネーブル信号端からの信号によって前記リセットトランジスタをオンさせるように制御し、リセット信号端の信号を前記リセットトランジスタを介して前記第１段のサブ回路に出力することを含み、
又は、前記リセッタは、イネーブル信号端からの信号の制御下で、第２段のサブ回路にラッチされたデータ信号をリセットするステップは、前記イネーブル信号端からの信号によって前記リセットトランジスタをオンさせるように制御し、リセット信号端の信号を前記リセットトランジスタを介して前記第２段のサブ回路に出力することを含む、
請求項１６に記載の前記ソース駆動サブ回路を駆動するための方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、表示技術分野に関し、特にソース駆動サブ回路及びその駆動方法、ソース駆動回路、表示装置に関するものである。
【背景技術】
【０００２】
表示装置の表示パネルには、縦横交差するゲート線とデータ線が設けられている。ゲート線は、サブ画素を行単位で順次オンにする。１行のサブ画素がオンされる時、データ線はこのオンされたサブ画素にデータ信号を入力し、すべてのサブ画素が前記データ信号を受信した後、該表示パネルは、１フレームの画面を表示する。
【発明の概要】
【課題を解決するための手段】
【０００３】
本出願の幾つかの実施例は、シフトレジスタ回路及びラッチ回路を備えるソース駆動サブ回路を提供する。前記ラッチ回路は、リセッタとラッチとを有する。前記ラッチは、前記シフトレジスタ回路及びデータ信号端に接続され；前記ラッチは、前記シフトレジスタ回路の出力信号の制御下で、前記データ信号端が出力したデータ信号をラッチし、且つ前記データ信号をデータ線に出力するように配置される。前記リセッタは、イネーブル信号端、リセット信号端及び前記ラッチに接続され；前記リセッタは、前記イネーブル信号端からの信号の制御下で、前記リセット信号端によって前記ラッチにラッチされたデータ信号をリセットするように配置される。
【０００４】
幾つかの実施例において、前記ラッチは少なくとも一段のサブ回路を含む。
【０００５】
幾つかの実施例において、前記ラッチは、第１段のサブ回路と第２段のサブ回路とを含む。前記第１段のサブ回路は、前記シフトレジスタ回路、前記データ信号端及び前記第２段のサブ回路に接続される。前記第１段のサブ回路は、前記シフトレジスタ回路の出力信号の制御下で、前記データ信号端が出力したデータ信号をラッチし、且つ前記データ信号を前記第２段のサブ回路に出力するように配置される。前記第２段のサブ回路は、前記第１段のサブ回路が出力したデータ信号をラッチし、且つ前記データ線に前記データ信号を出力するように配置される。前記リセッタは、前記第１段のサブ回路又は前記第２段のサブ回路に接続される。
【０００６】
幾つかの実施例において、前記リセッタはリセットトランジスタを含む。前記リセットトランジスタのゲートは、前記イネーブル信号端に接続され、前記リセットトランジスタの第１極は、前記リセット信号端に接続され、前記リセットトランジスタの第２極は、前記第１段のサブ回路又は前記第２段のサブ回路に接続される。
【０００７】
幾つかの実施例において、前記第１段のサブ回路は、第１転送サブ回路と第１ラッチサブ回路とを含む。前記第１転送サブ回路は、前記シフトレジスタ回路の第１制御信号端、前記データ信号端及び第１ラッチノードに接続される。前記第１転送サブ回路は、前記シフトレジスタ回路の第１制御信号端からの信号の制御下で、前記データ信号端の信号を前記第１ラッチノードに転送するように配置される。前記第１ラッチサブ回路は、前記第１ラッチノード、前記第２段のサブ回路及び前記シフトレジスタ回路の第２制御信号端に接続される。前記第１ラッチサブ回路は、前記シフトレジスタ回路の第２制御信号端からの信号の制御下で、前記第１ラッチノードのデータ信号をラッチし、且つ前記第２段のサブ回路に出力するように配置される。
【０００８】
幾つかの実施例において、前記第２段のサブ回路は、第２転送サブ回路と第２ラッチサブ回路とを含む。前記第２転送サブ回路は、前記第１段のサブ回路、第１オン信号端及び第２ラッチノードに接続される。前記第２転送サブ回路は、前記第１オン信号端からの信号の制御下で、前記第１段のサブ回路が出力したデータ信号を前記第２ラッチノードに転送するように配置される。前記第２ラッチサブ回路は、前記第２ラッチノード及び第２オン信号端に接続される。前記第２ラッチサブ回路は、前記第２オン信号端の信号の制御下で、前記第２ラッチノードのデータ信号をラッチし、且つ前記データ信号を出力するように配置される。
【０００９】
幾つかの実施例において、前記第１転送サブ回路は、第１転送ゲートを含む。前記第１転送ゲートの入力端は、前記データ信号端に接続され、前記第１転送ゲートの第１制御端と第２制御端は、それぞれ前記シフトレジスタ回路の第１制御信号端と第２制御信号端に接続され、前記第１転送ゲートの出力端は、前記第１ラッチノードに接続される。
【００１０】
幾つかの実施例において、前記第１ラッチサブ回路は、第２転送ゲートと、第１インバータと、第２インバータと、第３インバータとを含む。
【００１１】
前記第２転送ゲートの入力端は、前記第３インバータの出力端に接続され、前記第２転送ゲートの第１制御端と第２制御端は、それぞれ前記シフトレジスタ回路の第１制御信号端と第２制御信号端に接続され、前記第２転送ゲートの出力端は、前記第１ラッチノードに接続される。
【００１２】
前記第１インバータの入力端は、前記第１ラッチノードに接続され、前記第１インバータの出力端は、前記第３インバータの入力端及び前記第２インバータの入力端に接続される。前記第２インバータの出力端は、前記第２段のサブ回路に接続される。
【００１３】
これに基づき、幾つかの実施例において、前記リセッタは前記第１段のサブ回路に接続され、且つ前記リセッタはリセットトランジスタを含む場合、前記リセットトランジスタの第２極は前記第１インバータの入力端に接続され、前記リセットトランジスタの第１極に接続されるリセット信号端は、第１電圧端である。
【００１４】
他の幾つかの実施例において、前記リセッタは前記第１段のサブ回路に接続され、且つ前記リセッタはリセットトランジスタを含む場合、前記リセットトランジスタの第２極は、前記第１インバータの出力端に接続され、前記リセットトランジスタの第１極に接続されるリセット信号端は、第２電圧端である。
【００１５】
幾つかの実施例において、前記第２転送サブ回路は、第３転送ゲートを含む。前記第３転送ゲートの入力端は、前記第１段のサブ回路に接続され、前記第３転送ゲートの第１制御端と第２制御端は、それぞれ第１オン信号端と第２オン信号端に接続され、前記第３転送ゲートの出力端は、前記第２ラッチノードに接続される。
【００１６】
幾つかの実施例において、前記第２ラッチサブ回路は、第４転送ゲートと、第４インバータと、第５インバータと、第６インバータとを含む。
【００１７】
前記第４転送ゲートの第１制御端と第２制御端は、それぞれ第１オン信号端と第２オン信号端に接続され、前記第４転送ゲートの入力端は、前記第５インバータの出力端に接続され、前記第４転送ゲートの出力端は、前記第２ラッチノードに接続される。又は、前記第４転送ゲートの第１制御端と第２制御端は、それぞれ第１オン信号端と第２オン信号端に接続され、前記第４転送ゲートの入力端は、前記第４インバータの出力端に接続され、前記第４転送ゲートの出力端は、前記第５インバータの入力端に接続される。
【００１８】
前記第４インバータの出力端は、前記第５インバータの入力端と前記第６インバータの入力端に電気的に接続される。前記第６インバータの出力端は、前記第２段のサブ回路の出力端として機能する。
【００１９】
これに基づき、幾つかの実施例において、前記リセッタは前記第２段のサブ回路に接続され、且つ前記リセッタがリセットトランジスタを含む場合、前記リセットトランジスタの第２極は、前記第１インバータの入力端に接続され、前記リセットトランジスタの第１極に接続されるリセット信号端は、第１電圧端である。
【００２０】
他の幾つかの実施例において、前記リセッタは前記第２段のサブ回路に接続され、且つ前記リセッタがリセットトランジスタを含む場合、前記リセットトランジスタの第２極が前記第１インバータの出力端に接続され、前記リセットトランジスタの第１極に接続されるリセット信号端は、第２電圧端である。
【００２１】
幾つかの実施例において、前記ラッチ回路は、第７インバータと第８インバータとを含むバッファをさらに備える。
【００２２】
前記第７インバータの入力端は、前記第２段のサブ回路の出力端に接続され、前記第７インバータの出力端は、前記第８インバータの入力端に接続される。前記第８インバータの出力端は、前記ソース駆動サブ回路の出力端として用いられる。
【００２３】
本出願の幾つかの実施例は、複数の並列配置された上述に記載のいずれかのソース駆動サブ回路を含むソース駆動回路を提供する。複数の前記ソース駆動サブ回路におけるシフトレジスタ回路は、順次カスケード接続される。
【００２４】
本出願の幾つかの実施例は、更に、ホストドライバと上述に記載のソース駆動回路とを備える表示装置を提供する。前記ホストドライバは、データ信号端を介してソース駆動回路のソース駆動サブ回路に接続される。
【００２５】
本出願の幾つかの実施例は、上述に記載のソース駆動サブ回路を駆動するための方法を提供する。ラッチが第１段のサブ回路と第２段のサブ回路とを含む場合、前記方法は、以下のようなステップを含む。
【００２６】
リセッタは、イネーブル信号端からの信号の制御下で、第１段のサブ回路にラッチされたデータ信号、又は第２段のサブ回路にラッチされたデータ信号をリセットする。
【００２７】
前記第１段のサブ回路は、シフトレジスタ回路の出力信号の制御下で、データ信号端が出力したデータ信号をラッチする。
【００２８】
前記第１段のサブ回路は、前記データ信号を前記第２段のサブ回路に出力する。
【００２９】
前記第２段のサブ回路は、前記第１段のサブ回路が出力したデータ信号をラッチする。
【００３０】
前記第２段のサブ回路は、ラッチされたデータ信号をデータ線に出力する。
幾つかの実施例において、前記リセッタがリセットトランジスタを含む場合、前記リセッタは、イネーブル信号端からの信号の制御下で、第１段のサブ回路にラッチされたデータ信号をリセットするステップは、前記イネーブル信号端からの信号によって前記リセットトランジスタをオンさせるように制御し、リセット信号端の信号を前記リセットトランジスタを介して前記第１段のサブ回路に出力することを含む。
【００３１】
他の幾つかの実施例において、前記リセッタがリセットトランジスタを含む場合、前記リセッタは、イネーブル信号端からの信号の制御下で、第２段のサブ回路にラッチされたデータ信号をリセットするステップは、前記イネーブル信号端からの信号によって前記リセットトランジスタをオンさせるように制御し、リセット信号端の信号を前記リセットトランジスタを介して前記第２段のサブ回路に出力することを含む。
【図面の簡単な説明】
【００３２】
本開示の実施例における技術案、又は従来技術における技術案をより明確的に説明するため、以下、実施例又は従来技術の説明に必要な図面を簡単に説明する。言うまでもなく、以下の説明における図面は、本開示の幾つかの例示であり、当業者であれば、格別創意を要することなく、これらの図面に基づく他の図面を得られる。
【００３３】
【図１】本出願の幾つかの実施例に係るソース駆動サブ回路の構造を示す図である。
【図２】本出願の幾つかの実施例に係るもう一つのソース駆動サブ回路の構造を示す図である。
【図３】図２の具体的な構造を示す図である。
【図４】図１の具体的な構造を示す図である。
【図５ａ】図２のもう一つの具体的な構造を示す図である。
【図５ｂ】図２のもう一つの具体的な構造を示す図である。
【図６】図１のもう一つの具体的な構造を示す図である。
【図７】本出願の幾つかの実施例に係る信号タイミング図である。
【図８】本出願の幾つかの実施例に係るソース駆動回路の構造を示す図である。
【図９】本出願の幾つかの実施例に係るもう一つの信号タイミング図である。
【図１０】本出願の幾つかの実施例に係る表示装置を示す図である。
【図１１】本出願の幾つかの実施例に係るソース駆動サブ回路の駆動方法のフローチャートである。
【発明を実施するための形態】
【００３４】
以下、本開示の実施例における図面を参照し、本開示の実施例の技術案を明確かつ完全に説明する。無論、ここに記載された実施例はあくまで本開示の実施例の一部のみであり、全ての実施例ではないと理解されるべきである。本開示の実施例に基づき、当業者が格別の創意がなく容易に想到できる他のすべての実施例は、本開示の権利範囲に含まれるものとする。
【００３５】
以下、用語「第１」、「第２」は説明の目的だけに用いられ、相対的な重要性を明示又は暗示する、又は対象となる技術的特徴の数を暗黙的に示すと理解されない。従って、「第１」、「第２」で限定される特徴は、一つ又は複数の該特徴を明示的又は暗黙的に含むことができる。本出願の実施例の説明では、特に説明がない限り、「複数」は２つ以上を意味する。
【００３６】
モバイル表示装置は、例えば携帯電話などの場合、サイズが小さい。この場合、電池の容量も低いなので、ユーザは使用中に携帯電話を頻繁に充電する必要があり、ユーザ体験は低減される。かかる不具合を解決するため、サブ画素の電圧保持能力を向上させるように、ＭＩＰ（Ｍｅｍｏｒｙ  Ｉｎ  Ｐｉｘｅｌ、メモリがサブ画素内に集積される）の技術を採用すればよい。こうして、静止画を表示する時、表示装置のリフレッシュ周波数は低減され、製品の消費電力の低減に繋がり、節電の目的を実現することができる。
【００３７】
ＭＩＰ技術を用いた表示装置について、ソース駆動チップ（Ｓｏｕｒｃｅ  ＩＣ）によってデータ線を駆動するか、又は、本出願に係るソース駆動サブ回路１によってデータ線を駆動することができる。
【００３８】
本開示の幾つかの実施例において、該ソース駆動サブ回路１は、図１又は図２に示すように、シフトレジスタ回路１０とラッチ回路２０とを備える。
【００３９】
ソース駆動サブ回路１が設けられた表示パネルは、表示領域と、前記表示領域の周辺に位置する非表示領域とを含む。ソース駆動サブ回路１は、非表示領域に配置され、表示領域には、縦横交差するゲート線とデータ線が配置される。ここでは、該ソース駆動サブ回路１の出力端は、データ線ＤＬに接続される。
【００４０】
図１又は図２に示すように、該ラッチ回路２０は、リセッタ２０３とラッチ（Ｌａｔｃｈ）２００とを含む。該ラッチ２００は、少なくとも一段のサブ回路を含んでも良い。幾つかの実施例において、図１又は図２に示すように、該ラッチ２００は少なくとも第１段のサブ回路２０１と第２段のサブ回路２０２とを含む。
【００４１】
第１段のサブ回路２０１は、シフトレジスタ回路１０、データ信号端Ｄａｔａ及び第２段のサブ回路２０２に接続される。該第１段のサブ回路２０１は、シフトレジスタ回路１０からの出力信号の制御下で、データ信号端Ｄａｔａが出力したデータ信号をラッチし、且つデータ信号を第２段のサブ回路２０２に出力するように配置される。
【００４２】
第２段のサブ回路２０２は、データ線ＤＬに接続される。該第２段のサブ回路２０２は、第１段のサブ回路２０１が出力したデータ信号をラッチし、且つデータ線ＤＬにデータ信号を出力するように配置される。
【００４３】
この場合、第２段のサブ回路２０２は、データ線ＤＬに接続されるため、該第２段のサブ回路２０２の出力端は、ソース駆動サブ回路１の出力端として用いることができる。
【００４４】
説明すべきなのは、表示装置の解像度の向上に伴い、表示パネルにおけるデータ線ＤＬの数も大幅に増加することになり、この場合、非表示領域の配線空間を節約するため、ソース駆動サブ回路１は複数のデータ線ＤＬに接続するようになる。これに基づき、同じソース駆動サブ回路１に接続される複数のデータ線ＤＬが、いずれも正確なデータ信号を受信できることを確保するため、該ソース駆動サブ回路１におけるシフトレジスタ回路１０は、第１段のサブ回路２０１に制御信号を出力することができ、これにより、第２段のサブ回路２０２は該制御信号の制御下で、該第２段のサブ回路２０２に接続される各データ線ＤＬに、対応するデータ信号を逐一出力することができる。
【００４５】
幾つかの実施例において、図２に示すように、リセッタ２０３は、イネーブル信号端ＥＮ、リセット信号端ＲＳＴ及び第１段のサブ回路２０１に接続される。該リセッタ２０３は、イネーブル信号端ＥＮからの信号の制御下で、リセット信号端ＲＳＴの信号によって第１段のサブ回路２０１にラッチされたデータ信号をリセットするように配置される。
【００４６】
この場合、図３に示すように、リセッタ２０３は、リセットトランジスタＭ０を含む。該リセットトランジスタＭ０は、ゲートと、第１極と、第２極とを含む。リセットトランジスタＭ０のゲートは、イネーブル信号端ＥＮに接続され、リセットトランジスタＭ０の第１極は、リセット信号端ＲＳＴに接続され、リセットトランジスタＭ０の第２極は、第１段のサブ回路２０１に接続される。
【００４７】
他の幾つかの実施例において、図１に示すように、リセッタ２０３は、イネーブル信号端ＥＮ、リセット信号端ＲＳＴ及び第２段のサブ回路２０２に接続される。該リセッタ２０３は、イネーブル信号端ＥＮからの信号の制御下で、リセット信号端ＲＳＴの信号によって第２段のサブ回路２０２にラッチされたデータ信号をリセットするように配置される。
【００４８】
この場合、図４に示すように、リセッタ２０３は、リセットトランジスタＭ０を含む。該リセットトランジスタＭ０は、ゲートと、第１極と、第２極とを含む。リセットトランジスタＭ０のゲートは、イネーブル信号端ＥＮに接続され、リセットトランジスタＭ０の第１極は、リセット信号端ＲＳＴに接続され、リセットトランジスタＭ０の第２極は、第２段のサブ回路２０２に接続される。
【００４９】
説明すべきなのは、他の幾つかの実施例において、リセッタ２０３は、複数の並列接続されたリセットトランジスタＭ０をさらに含む。
【００５０】
また、幾つかの実施例において、該リセットトランジスタＭ０はＮ型トランジスタである。他の幾つかの実施例において、該リセットトランジスタＭ０はＰ型トランジスタである。便宜上、以下、該リセットトランジスタＭ０にＮ型トランジスタを用いることを例として説明する。
【００５１】
幾つかの実施例において、リセットトランジスタＭ０の第１極はソース、リセットトランジスタＭ０の第２極はドレインである。他の幾つかの実施例において、リセットトランジスタＭ０の第１極はドレイン、リセットトランジスタＭ０の第２極はソースである。
【００５２】
以上のように、リセッタ２０３は、イネーブル信号端ＥＮからの信号の制御下で、リセット信号端ＲＳＴの信号によって第１段のサブ回路２０１にラッチされたデータ信号をリセットするか、又は、第２段のサブ回路２０２にラッチされたデータ信号をリセットするように配置される。
【００５３】
上述の記載から明らかなように、第１段のサブ回路２０１は第２段のサブ回路２０２に接続され、第２段のサブ回路２０２の出力端は、ソース駆動サブ回路１の出力端としてデータ線ＤＬに接続することができる。従って、該ソース駆動サブ回路１がそれに接続されたデータ線ＤＬに次行のサブ画素のデータ信号を送信しようとする前に、該ソース駆動サブ回路１におけるリセッタ２０３によって第１段のサブ回路２０１又は第２段のサブ回路２０２にラッチされたデータ信号をリセットし、該第２段のサブ回路２０２の出力端に接続されたデータ線ＤＬ上に残留した前行のサブ画素のデータ信号を消去する必要がある。これにより、次行のサブ画素のデータ信号を正確に書き込むようにし、データ線ＤＬに残留データ信号があるという不具合を解消させる。
【００５４】
また、データ線ＤＬにデータ信号が残留すると、表示装置は表示中又は起動後に残像が発生しやすい。これに対して、該ソース駆動サブ回路１は、データ線ＤＬに残留データ信号があるという不具合を解決できるため、残像発生の確率を低減することができる。
【００５５】
以下、ラッチ回路２０における第１段のサブ回路２０１、第２段のサブ回路２０２及びリセッタ２０３の具体的な構造を詳しく説明する。
【００５６】
幾つかの実施例において、図３及び図４に示すように、第１段のサブ回路２０１は、第１転送サブ回路２１０と第１ラッチサブ回路２１１とを含む。
【００５７】
図３に示すように、第１転送サブ回路２１０は、シフトレジスタ回路１０の第１制御信号端Ｓ（又は、図４に示すように、第１転送サブ回路２１０は、シフトレジスタ回路１０の第１制御信号端Ｓ及び第２制御信号端Ｓ’）、データ信号端Ｄａｔａ及び第１ラッチノードＱに接続される。
【００５８】
ここでは、シフトレジスタ回路１０の第１制御信号端Ｓと第２制御信号端Ｓ’とは、反対の信号を出力する。
【００５９】
第１転送サブ回路２１０は、少なくともシフトレジスタ回路１０の第１制御信号端Ｓからの信号の制御下で、データ信号端Ｄａｔａの信号を第１ラッチノードＱに転送するように配置される。
【００６０】
これに基づき、図３に示すように、第１ラッチサブ回路２１１は、第１ラッチノードＱ、第２段のサブ回路２０２及びシフトレジスタ回路１０の第２制御信号端Ｓ’（又は、図４に示すように、シフトレジスタ回路１０の第１制御信号端Ｓ及び第２制御信号端Ｓ’）に接続される。
【００６１】
第１ラッチサブ回路２１１は、少なくともシフトレジスタ回路１０の第２制御信号端Ｓ’からの信号の制御下で、第１ラッチノードＱのデータ信号をラッチし、且つ第２段のサブ回路２０２に出力するように配置される。
【００６２】
第２段のサブ回路２０２は、図３及び図４に示すように、第２転送サブ回路２２０と第２ラッチサブ回路２２１とを含む。
【００６３】
図３に示すように、第２転送サブ回路２２０は、第１段のサブ回路２０１、第１オン信号端ＳＷ１（又は、図４に示すように、第１オン信号端ＳＷ１及び第２オン信号端ＳＷ２）及び第２ラッチノードＰに接続される。
【００６４】
該第２転送サブ回路２２０は、少なくとも第１オン信号端ＳＷ１からの信号の制御下で、第１段のサブ回路２０１が出力したデータ信号を第２ラッチノードＰに転送するように配置される。
【００６５】
これに基づき、図３に示すように、第２ラッチサブ回路２２１は、第２ラッチノードＰ、第２オン信号端ＳＷ２（又は、図４に示すように、第１オン信号端ＳＷ１及び第２オン信号端ＳＷ２）に接続される。
【００６６】
第２ラッチサブ回路２２１は、少なくとも第２オン信号端ＳＷ２からの信号の制御下で、第２ラッチノードＰのデータ信号をラッチし、且つデータ信号を出力するように配置される。
【００６７】
以下、第１段のサブ回路２０１における第１転送サブ回路２１０及び第１ラッチサブ回路２１１の構造を、詳しく説明する。
【００６８】
幾つかの実施例において、図３に示すように、該第１転送サブ回路２１０は、第１転送トランジスタＴ１’を含む。第１転送トランジスタＴ１’は、ゲートと、第１極と、第２極とを含む。第１転送トランジスタＴ１’のゲートはシフトレジスタ回路１０の第１制御信号端Ｓに接続され、第１転送トランジスタＴ１’の第１極は、データ信号端Ｄａｔａに接続され、第１転送トランジスタＴ１’の第２極は、第１ラッチノードＱに接続される。
【００６９】
シフトレジスタ回路１０の第１制御信号端Ｓの信号の制御下で、第１転送トランジスタＴ１’が導通され、データ信号端Ｄａｔａが出力したデータ信号は、該第１転送トランジスタＴ１’を介して第１ラッチノードＱに出力される。
【００７０】
これに基づき、図３に示すように、第１ラッチサブ回路２１１は、第２転送トランジスタＴ２’と、第１インバータＩｎｖ１と、第２インバータＩｎｖ２と、第３インバータＩｎｖ３とを含む。
【００７１】
第２転送トランジスタＴ２’は、ゲートと、第１極と、第２極とを含む。第２転送トランジスタＴ２’のゲートはシフトレジスタ回路１０の第２制御信号端Ｓ’に接続され、第２転送トランジスタＴ２’の第１極は、第３インバータＩｎｖ３の出力端に接続され、第２転送トランジスタＴ２’の第２極は、第１ラッチノードＱに接続される。
【００７２】
第１インバータＩｎｖ１は、入力端と出力端とを含む。第１インバータＩｎｖ１の入力端は、第１ラッチノードＱに接続され、第１インバータＩｎｖ１の出力端は、第３インバータＩｎｖ３と第２インバータＩｎｖ２の入力端に接続される。
【００７３】
第２インバータＩｎｖ２の出力端は、第２段のサブ回路２０２に接続される。
【００７４】
他の幾つかの実施例において、第１転送サブ回路２１０がシフトレジスタ回路１０の第１制御信号端Ｓと第２制御信号端Ｓ’の両方に接続される場合、第１転送サブ回路２１０は、図４に示すように、第１転送ゲートＴ１を含む。該第１転送ゲートＴ１は、入力端と、出力端と、第１制御端と、第２制御端とを含む。第１転送ゲートＴ１の入力端は、データ信号端Ｄａｔａに接続され、第１転送ゲートＴ１の第１制御端と第２制御端とは、それぞれシフトレジスタ回路１０の第１制御信号端Ｓと第２制御信号端Ｓ’に接続され、第１転送ゲートＴ１の出力端は、第１ラッチノードＱに接続される。
【００７５】
幾つかの実施例において、第１転送ゲートＴ１は２つのトランジスタからなり、そのうち、一方のトランジスタはＮ型トランジスタであり、他方のトランジスタはＰ型トランジスタである。それぞれシフトレジスタ回路１０の第１制御信号端Ｓと第２制御信号端Ｓ’からの信号の制御下で、第１転送ゲートＴ１における２つのトランジスタが導通され、データ信号端Ｄａｔａが出力したデータ信号は、該第１転送ゲートＴ１を介して第１ラッチノードＱに出力される。
【００７６】
これに基づき、図４に示すように、第１ラッチサブ回路２１１は、第２転送ゲートＴ２と、第１インバータＩｎｖ１と、第２インバータＩｎｖ２と、第３インバータＩｎｖ３とを含む。
【００７７】
第２転送ゲートＴ２は、入力端と、出力端と、第１制御端と、第２制御端とを含む。第２転送ゲートＴ２の入力端は、第３インバータＩｎｖ３の出力端に接続され、第２転送ゲートＴ２の第１制御端と第２制御端とは、それぞれシフトレジスタ回路１０の第１制御信号端Ｓと第２制御信号端Ｓ’に接続され、第２転送ゲートＴ２の出力端は、第１ラッチノードＱに接続される。
【００７８】
図４に示すように、第１インバータＩｎｖ１の入力端は、第１ラッチノードＱに接続され、第１インバータＩｎｖ１の出力端は、第３インバータＩｎｖ３と第２インバータＩｎｖ２の入力端に接続される。
【００７９】
第２インバータＩｎｖ２の出力端は、第２段のサブ回路２０２に接続される。
【００８０】
これで明らかなように、図４に示すように、第１段のサブ回路２０１は、２つの転送ゲート（Ｔ１、Ｔ２）及び３つのインバータ（Ｉｎｖ１、Ｉｎｖ２、Ｉｎｖ３）からなるため、構造が簡略化され、占用する配線空間が小さい。
【００８１】
幾つかの実施例において、リセッタ２０３が第１段のサブ回路２０１に接続され、且つ該リセッタ２０３がリセットトランジスタＭ０を含む（図５ａに示すように）場合、リセットトランジスタＭ０の第２極は第１インバータＩｎｖ１の入力端に接続される。該リセットトランジスタＭ０の第１極に接続されるリセット信号端は、第１電圧端ＶＧＬである。
【００８２】
ここでは、第１電圧端ＶＧＬはローレベルを出力する。こうして、リセットトランジスタＭ０が導通された後、リセットトランジスタＭ０によって第１ラッチノードＱにおける信号を第１電圧端ＶＧＬの電位にプルダウンすることにより、第１ラッチノードＱにラッチされたデータ信号を消去することができる。
【００８３】
幾つかの実施例において、トランジスタＭ０の接続方式は、図５ｂに示すようである。該リセットトランジスタＭ０の第２極は第１インバータＩｎｖ１の出力端に接続される。該リセットトランジスタＭ０の第１極に接続されるリセット信号端ＲＳＴは、第２電圧端ＶＧＨである。
【００８４】
ここで、該第２電圧端ＶＧＨはハイレベルを出力する。こうして、第１インバータＩｎｖ１の出力端の電位は、リセットトランジスタＭ０を介して第２電圧端ＶＧＨにプルアップされ、第１インバータＩｎｖ１の出力端の電位がハイレベルとなる。第３インバータＩｎｖ３の作用下で、第２転送ゲートＴ２を介して第１ラッチノードＱに入力された電位は、ローレベルにプルダウンされる。この場合、該第１インバータＩｎｖ１の入力端に接続される第１ラッチノードＱの電位がプルダウンされ、その結果、第１ラッチノードＱにラッチされたデータ信号は消去される。
【００８５】
説明すべきなのは、ラッチ回路２０が一段のサブ回路を含む場合、該一段のサブ回路は、シフトレジスタ回路１０、データ信号端Ｄａｔａに接続される。該一段のサブ回路は、シフトレジスタ回路１０の出力信号の制御下で、データ信号端Ｄａｔａが出力したデータ信号をラッチし、且つデータ信号をデータ線ＤＬに出力するように配置される。この場合、該一段のサブ回路は、図３、図４、図５ａ又は図５ｂに示すような第１段のサブ回路２０１の構造を採用する。即ち、該一段のサブ回路が図４、図５ａ又は図５ｂに示すような第１段のサブ回路２０１を採用する場合、該一段のサブ回路は、第１転送ゲートＴ１と、第２転送ゲートＴ２と、第１インバータＩｎｖ１と、第２インバータＩｎｖ２と、第３インバータＩｎｖ３とを含む。該一段のサブ回路が図３に示すような第１段のサブ回路２０１を採用する場合、該一段のサブ回路は、第１転送トランジスタＴ１’と、第２転送トランジスタＴ２’と、第１インバータＩｎｖ１と、第２インバータＩｎｖ２と、第３インバータＩｎｖ３とを含む。これに基づき、リセットトランジスタＭ０は、第１インバータＩｎｖ１の出力端又は入力端に接続される。
【００８６】
以下、第２段のサブ回路２０２における第２転送サブ回路２２０及び第２ラッチサブ回路２２１の構造を、詳しく説明する。
【００８７】
幾つかの実施例において、図３に示すように、第２転送サブ回路２２０は、第３転送トランジスタＴ３’を含む。第３転送トランジスタＴ３’は、ゲートと、第１極と、第２極とを含む。第３転送トランジスタＴ３’のゲートは第１オン信号端ＳＷ１に接続され、第３転送トランジスタＴ３’の第１極は、第１端のサブ回路２０１に接続され、第３転送トランジスタＴ３’の第２極は、第２ラッチノードＰに接続される。
【００８８】
これに基づき、図３に示すように、第２ラッチサブ回路２２１は、第４転送トランジスタＴ４’と、第４インバータＩｎｖ４と、第５インバータＩｎｖ５と、第６インバータＩｎｖ６とを含む。
【００８９】
第４転送トランジスタＴ４’は、ゲートと、第１極と、第２極とを含む。第４転送トランジスタＴ４’のゲートは第２オン信号端ＳＷ２に接続され、第４転送トランジスタＴ４’の第１極は、第５インバータＩｎｖ５の出力端に接続され、第４転送トランジスタＴ４’の第２極は、第２ラッチノードＰに接続される。
【００９０】
第４インバータＩｎｖ４の入力端は、第２ラッチノードＰに接続され、第４インバータＩｎｖ４の出力端は、第５インバータＩｎｖ５の入力端と第６インバータＩｎｖ６の入力端に接続される。
【００９１】
第６インバータＩｎｖ６の出力端は、該第２段のサブ回路２０２の出力端として用いられる。
【００９２】
他の幾つかの実施例において、図４に示すように、第２転送サブ回路２２０は、第３転送ゲートＴ３を含む。第３転送ゲートＴ３は、入力端と、出力端と、第１制御端と、第２制御端とを含む。該第３転送ゲートＴ３の入力端は、第１段のサブ回路２０１に接続され、第３転送ゲートＴ３の第１制御端と第２制御端とは、それぞれ第１オン信号端ＳＷ１と第２オン信号端ＳＷ２に接続され、第３転送ゲートＴ３の出力端は、第２ラッチノードＰに接続される。
【００９３】
これに基づき、図４に示すように、第２ラッチサブ回路２２１は、第４転送ゲートＴ４と、第４インバータＩｎｖ４と、第５インバータＩｎｖ５と、第６インバータＩｎｖ６とを含む。
【００９４】
幾つかの実施例において、第４転送ゲートＴ４は、入力端と、出力端と、第１制御端と、第２制御端とを含む。第４転送ゲートＴ４の第１制御端と第２制御端とは、それぞれ第１オン信号端ＳＷ１と第２オン信号端ＳＷ２に接続され、第４転送ゲートＴ４の入力端は、第５インバータＩｎｖ５の出力端に接続され、第４転送ゲートＴ４の出力端は、第２ラッチノードＰに接続される。
【００９５】
第４インバータＩｎｖ４の入力端は、第２ラッチノードＰに接続され、第４インバータＩｎｖ４の出力端は、第５インバータＩｎｖ５の入力端と第６インバータＩｎｖ６の入力端に電気的に接続される。
【００９６】
第６インバータＩｎｖ６の出力端は、該第２段のサブ回路２０２の出力端として用いられる。
【００９７】
他の幾つかの実施例において、第４転送ゲートＴ４の接続方式は、図６に示すようになってもよい。第４転送ゲートＴ４の入力端は、第４インバータＩｎｖ４の出力端に接続され、第４転送ゲートＴ４の出力端は、前記第５インバータＩｎｖ５の入力端に接続され、第４転送ゲートＴ４の第１制御端と第２制御端とは、それぞれ第１オン信号端ＳＷ１と第２オン信号端ＳＷ２に接続される。
【００９８】
これに基づき、第４転送ゲートＴ４がこの２つの接続方式を用いる場合、第１段のサブ回路２０１は、ラッチしたデータ信号を第２段のサブ回路２０２の第３転送ゲートＴ３を介して第２ラッチノードＰに転送する時、第１オン信号端ＳＷ１と第２オン信号端ＳＷ２の信号によって第４転送ゲートＴ４をオフさせるように制御すると、第２ラッチノードＰ、第４インバータＩｎｖ４、第５インバータＩｎｖ５及び第４転送ゲートＴ４は、ループ（Ｐ→Ｉｎｖ４→Ｉｎｖ５→Ｔ４→Ｐ）を形成することができない。この場合、第３転送ゲートＴ３と第４転送ゲートＴ４の駆動能力が足りなくても、第１ラッチノードＱにおけるデータ信号も第２ラッチノードＰに転送され得る。
【００９９】
こうして、第１段のサブ回路２０１が第２段のサブ回路２０２にデータを転送する場合、上述のループが存在するが故に、データ信号が正常に入力できなくなり、ひいては第２ロックノードＰの信号が図７に示すような異常導電（箇所Ａ）問題が発生することを回避する。また、第１段のサブ回路２０１が第２段のサブ回路２０２にデータを転送する場合、第２段のサブ回路２０２の内部には、上述のループが形成されないため、第３転送ゲートＴ３と第４転送ゲートＴ４の駆動能力に対する要求が高くない、従って第３転送ゲートＴ３と第４転送ゲートＴ４のサイズも大きくする必要がなく、配線空間の占用面積を低減するのに有利である。
【０１００】
説明すべきなのは、第１ラッチノードＱにおけるデータ信号が第２ラッチノードＰに転送された後、第１オン信号端ＳＷ１と第２オン信号端ＳＷ２を介して、第３転送ゲートＴ３をオフさせ、且つ第４転送ゲートＴ４をオンさせるように制御し、これにより、上述のループ（Ｐ→Ｉｎｖ４→Ｉｎｖ５→Ｔ４→Ｐ）が形成され、データ信号を該第２段のサブ回路２０２内にラッチさせる。
【０１０１】
幾つかの実施例において、リセッタ２０３が第２段のサブ回路２０２に接続され、且つリセッタ２０３がリセットトランジスタＭ０を含む場合、図４に示すように、該リセットトランジスタＭ０の第２極は第４インバータＩｎｖ４の入力端に接続される。この場合、リセットトランジスタＭ０の第１極に接続されるリセット信号端ＲＳＴは、第１電圧端ＶＧＬである。
【０１０２】
リセットトランジスタＭ０が導通された後、第２ラッチノードＰにおける信号を、リセットトランジスタＭ０を介して第１電圧端ＶＧＬにプルダウンすることにより、第２ラッチノードＰにラッチされたデータ信号を消去する。第２ラッチノードＰが属する第２段のサブ回路２０２は、データ線ＤＬに接続されるので、第２ラッチノードＰにラッチされたデータ信号を消去する過程において、データ線ＤＬに残留するデータ信号を消去することもできるので、これにより、ブラック画面に対応するデータ信号を行単位で順次入力する必要がなく、ＡＡ（Ａｃｔｉｖｅ  Ａｒｅａ、有効表示領域）領域に対する高速放電の目的を達成可能にし、ひいては表示装置が起動中又は正常表示中の残像発生を回避することができる。
【０１０３】
他の幾つかの実施例において、リセッタ２０３が第２段のサブ回路２０２に接続され、且つリセッタ２０３がリセットトランジスタＭ０を含む場合、該リセットトランジスタＭ０の第２極は、第４インバータＩｎｖ４の出力端に接続される（図６に示すように）。この場合、該リセットトランジスタＭ０の第１極に接続されるリセット信号端ＲＳＴは、第２電圧端ＶＧＨである。
【０１０４】
こうして、第４インバータＩｎｖ４の出力端は、リセットトランジスタＭ０によって第２電圧端ＶＧＨにプルアップされ、第４インバータＩｎｖ４の出力端の電位がハイレベルである。第５インバータＩｎｖ５の作用下で、第４転送ゲートＴ４を介して第２ラッチノードＰに入力される電位は、ローレベルプルダウンされる。この場合、該第４インバータＩｎｖ４の入力端に接続される第２ラッチノードＰの電位がプルダウンされ、よって第２ラッチノードＰにラッチされたデータ信号は消去される。さらに、第４インバータＩｎｖ４の出力端の電位がハイレベルである場合、第６インバータＩｎｖ６の逆反転により、該第２段のサブ回路２０２にローレベルをデータ線ＤＬに出力させることにより、データ線ＤＬに残留する信号を消去し、結果的に、データ線ＤＬでの信号残留を防止すると共に、ＡＡ領域の高速放電の目的を実現する。
【０１０５】
説明すべきなのは、ラッチ回路２０が一段のサブ回路を含む場合、該一段のサブ回路は、図３、図４又は図６に示すような第２段のサブ回路２０２の構造を用いてもよい。即ち、該一段のサブ回路が図４又は図６に示すような第２段のサブ回路２０２を用いる場合、該一段のサブ回路は、第３転送ゲートＴ３と、第４転送ゲートＴ４と、第４インバータＩｎｖ４と、第５インバータＩｎｖ５と、第６インバータＩｎｖ６とを含む。該一段のサブ回路が図３に示すような第２段用いる場合、該一段のサブ回路は、第３転送トランジスタＴ３’と、第４転送トランジスタＴ４’と、第４インバータＩｎｖ４と、第５インバータＩｎｖ５と、第６インバータＩｎｖ６とを含む。この場合、リセットトランジスタＭ０は、第４インバータＩｎｖ４の出力端又は入力端に接続される。
【０１０６】
該一段のサブ回路が第２段のサブ回路２０２である場合、該一段のサブ回路をシフトレジスタ回路１０とデータ信号端Ｄａｔａに接続させるため、第３転送ゲートＴ３の入力端（又は、第３転送トランジスタＴ３’の第１極）をデータ信号端Ｄａｔａに接続させ、第１オン信号端ＳＷ１及び第２オン信号端ＳＷ２を、それぞれシフトレジスタ回路１０の第１制御信号端Ｓと第２制御信号端Ｓ’に接続させればよい。
【０１０７】
幾つかの実施例において、図６に示すように、ラッチ回路２０はバッファ２０４をさらに備える。該バッファ２０４は、第７インバータＩｎｖ７と第８インバータＩｎｖ８とを含む。該バッファ２０４は、第２段のサブ回路２０２が出力したデータ信号をバッファするように配置される。
【０１０８】
ここで、第７インバータＩｎｖ７は、入力端と出力端とを含む。第７インバータＩｎｖ７の入力端は、第２段のサブ回路２０２の出力端に接続され、第７インバータＩｎｖ７の出力端は、第８インバータＩｎｖ８の入力端に接続される。
【０１０９】
第８インバータＩｎｖ８の出力端は、ソース駆動サブ回路１の出力端として用いられる。この場合、第８インバータＩｎｖ８の出力端は、データ線ＤＬに接続されてもよい。
【０１１０】
本出願の幾つかの実施例は、図８に示すように、さらに、複数の並列配置された上述に記載のソース駆動サブ回路１を含むソース駆動回路０１を提供する。複数のソース駆動サブ回路１におけるシフトレジスタ回路１０は、順次カスケード接続される。
【０１１１】
該ソース駆動回路０１は、ソース駆動サブ回路１と同様の技術効果を有し、ここではその説明を省略する。
【０１１２】
説明すべきなのは、一段のシフトレジスタ回路１０の第１制御信号出力端Ｓが出力した信号は、図９に示すように、該シフトレジスタ回路１０の前段のシフトレジスタ回路１０の第１制御信号出力端Ｓが出力した信号はＳ（ｎ−１）であり、次段のシフトレジスタ回路１０の第１制御信号出力端Ｓが出力した信号は、Ｓ（ｎ＋１）である。
【０１１３】
本出願の幾つかの実施例は、図１０に示すように、ホストドライバ０２（不図示）と上述に記載のソース駆動回路０１とを備える表示装置を提供する。該ホストドライバ０２は、データ信号端Ｄａｔａを介して該ソース駆動回路０１のソース駆動サブ回路１に接続される。該表示装置は、上述に記載のソース駆動回路０１と同様の技術的効果を有し、ここではその説明を省略する。
【０１１４】
説明すべきなのは、本開示の幾つかの実施例において、表示装置は、具体的に、少なくとも液晶表示手段と有機発光ダイオード表示手段とを含むことができる。該表示装置は、例えば、表示器、テレビ、デジタルフォトフレーム、携帯電話、又はタブレット型コンピュータ等の、表示機能を有するいかなる製品又は部品であり得る。
【０１１５】
本出願の幾つかの実施例は、更に、上述に記載のソース駆動サブ回路１を駆動するための方法を提供する。ラッチ２００が第１段のサブ回路２０１と第２段のサブ回路２０２とを含む場合、図１１に示すように、前記方法は、以下のようなステップを含む。
【０１１６】
Ｓ１０１：リセッタ２０３は、イネーブル信号端ＥＮからの信号の制御下で、第１段のサブ回路２０１にラッチされたデータ信号をリセットするか、又は第２段のサブ回路２０２にラッチされたデータ信号をリセットする。
【０１１７】
リセッタ２０３がイネーブル信号端ＥＮからの信号の制御下で、第１段のサブ回路２０１にラッチされたデータ信号をリセットする時、図２に示すように、リセッタ２０３は、第１段のサブ回路２０１に接続され；リセッタ２０３がイネーブル信号端ＥＮからの信号の制御下で、第２段のサブ回路２０２にラッチされたデータ信号をリセットする時、図１に示すように、リセッタ２０３は、第２段のサブ回路２０２に接続されると、理解されるべきである。
【０１１８】
幾つかの実施例において、リセッタ２０３がリセットトランジスタＭ０を含む場合、上記Ｓ１０１において、リセッタ２０３は、イネーブル信号端ＥＮからの信号の制御下で、第１段のサブ回路２０１にラッチされたデータ信号をリセットするステップは、図３、図５ａ又図５ｂに示すように、イネーブル信号端ＥＮからの信号によって、リセットトランジスタＭ０を導通させるように制御し、リセット信号端ＲＳＴの信号をリセットトランジスタＭ０を介して第１段のサブ回路２０３に出力することを含む。
【０１１９】
これに基づき、幾つかの実施例において、リセットトランジスタＭ０の第２極は、図３又は図５ａに示すように、第１インバータＩｎｖ１の入力端に接続される。この場合、リセット信号端ＲＳＴは第１電圧端ＶＧＬである。他の幾つかの実施例において、図５ｂに示すように、リセットトランジスタＭ０の第２極は、第１インバータＩｎｖ１の出力端に接続される。この場合、リセット信号端ＲＳＴは第２電圧端ＶＧＨである。
【０１２０】
これに基づき、リセット信号端ＲＳＴによって第１ラッチノードＱにおけるデータ信号を消去する。説明すべきなのは、第１ラッチノードＱにおけるデータ信号を消去する具体的な過程は、上述の記載と同様であり、ここではその説明を省略する。
【０１２１】
幾つかの実施例において、リセッタ２０３がリセットトランジスタＭ０を含む場合、上記Ｓ１０１において、リセッタ２０３は、イネーブル信号端ＥＮからの信号の制御下で、第２段のサブ回路２０２にラッチされたデータ信号をリセットするステップは、図４又は図６に示すように、イネーブル信号端ＥＮからの信号によってリセットトランジスタＭ０を導通させるように制御し、リセット信号端ＲＳＴの信号をリセットトランジスタＭ０を介して第２段のサブ回路２０２に出力することを含む。
【０１２２】
これに基づき、幾つかの実施例において、リセットトランジスタＭ０の第２極は、図４に示すように、第４インバータＩｎｖ４の入力端に接続される。この場合、リセット信号端ＲＳＴは第１電圧端ＶＧＬである。他の幾つかの実施例において、図６に示すように、リセットトランジスタＭ０の第２極は、第４インバータＩｎｖ４の出力端に接続される。この場合、リセット信号端ＲＳＴは第２電圧端ＶＧＨである。
【０１２３】
これに基づき、リセット信号端ＲＳＴによって第２ラッチノードＰにおけるデータ信号を消去する。第２ラッチノードＰにおけるデータ信号を消去する具体的な過程は、上述の記載と同様であり、ここではその説明を省略する。
【０１２４】
これに基づき、１つの駆動周期（図９に示すように、第１段階Ｐ１、第２段階Ｐ２、第３段階Ｐ３及び第４段階Ｐ４を含む）内において、前記方法は、以下のステップをさらに含む。
【０１２５】
Ｓ１０２：第１段のサブ回路２０２は、シフトレジスタ回路１０の出力信号（Ｓ及びＳ’）の制御下で、データ信号端Ｄａｔａが出力したデータ信号をラッチする。
【０１２６】
幾つかの実施例において、図４に示すソース駆動サブ回路を例にすると、第１階段Ｐ１において、シフトレジスタ回路１０は、第１制御信号端Ｓがハイレベルを出力し、第２制御信号端Ｓ’がローレベルを出力し、これにより第１転送ゲートＴ１がオンになり、第２転送ゲートＴ２がオフになり、データ信号端Ｄａｔａが出力したデータ信号（図９に示すように、ハイレベルである）は、第１転送ゲートＴ１を介して第１ラッチノードＱに転送される。
【０１２７】
また、第１オン信号端ＳＷ１はローレベルを出力し、第２オン信号端ＳＷ２はハイレベルを出力し、第３転送ゲートＴ３がオフされる。第１ラッチノードＱにおけるデータ信号は、第２ラッチノードＰに転送されることができない。
【０１２８】
従って、第１段階Ｐ１は、データ信号端Ｄａｔａがデータ信号を第１段のサブ回路２０１に転送する段階である。
【０１２９】
これに基づき、第２階段Ｐ２において、シフトレジスタ回路１０は、第１制御信号端Ｓがローレベルを出力し、第２制御信号端Ｓ’がハイレベルを出力する。第１転送ゲートＴ１がオフされ、第２転送ゲートＴ２がオンされ、第３転送ゲートＴ３がオフ状態に維持される。この時、第１ラッチノードＱ、第１インバースＩｎｖ１、第３インバータＩｎｖ３及び第２転送ゲートＴ２は、１つのループ（Ｑ→Ｉｎｖ１→Ｉｎｖ３→Ｔ２→Ｑ）を形成して、データ信号端Ｄａｔａが該第１段のサブ回路２０１に転送したデータ信号をラッチする。
【０１３０】
従って、第２段階Ｐ２は、データ信号端Ｄａｔａが転送したデータ信号を第１段のサブ回路２０１にラッチする段階である。
【０１３１】
Ｓ１０３：第１段のサブ回路２０１は、データ信号を第２段のサブ回路２０２に出力する。
【０１３２】
同じく、図４に示すようなソース駆動サブ回路を例にすると、図９に示す第３階段Ｐ３において、第１オン信号端ＳＷ１はハイレベルを出力し、第２オン信号端ＳＷ２はローレベルを出力し、この時、第３転送ゲートＴ３がオンされ、第４転送ゲートＴ４がオフされる。第１ラッチノードＱにおけるデータ信号は、第３転送ゲートＴ３を介して第２ラッチノードＰに転送される。
【０１３３】
第４転送ゲートＴ４がオフされたので、この時第２ラッチノードＰと、第４インバータＩｎｖ４と、第５インバータＩｎｖ５と、第４転送ゲートＴ４とは、ループ（Ｐ→Ｉｎｖ４→Ｉｎｖ５→Ｔ４→Ｐ）を形成することができない。この場合、第３転送ゲートＴ３と第４転送ゲートＴ４の駆動能力が足りなくても、第１ラッチノードＱにおけるデータ信号は第２ラッチノードＰに転送されることもできる。
【０１３４】
これに基づき、第３階段Ｐ３は、第１段のサブ回路２０１がデータ信号を第２段のサブ回路２０２に転送する階段である。
【０１３５】
Ｓ１０４：第２段のサブ回路２０２は、第１段のサブ回路２０１が出力したデータ信号をラッチする。
【０１３６】
依然として、図４に示すようなソース駆動サブ回路を例にすると、図９に示すような第４階段Ｐ４において、第１オン信号端ＳＷ１はローレベルを出力し、第２オン信号端ＳＷ２はハイレベルを出力して、第３転送ゲートＴ３がオフにさせ、第４転送ゲートＴ４がオンにさせる。この時、第１ラッチノードＱから第２ラッチノードＰへのデータ転送が中断される。
【０１３７】
また、第４転送ゲートＴ４がオンされたので、第２ラッチノードＰと、第４インバータＩｎｖ４と、第５インバータＩｎｖ５と、第４転送ゲートＴ４とは１つのループ（Ｐ→Ｉｎｖ４→Ｉｎｖ５→Ｔ４→Ｐ）を形成し、第１段のサブ回路２０１が該第２段のサブ回路２０２に転送したデータ信号をラッチする。
【０１３８】
これで明らかなように、第４階段Ｐ４は、第２段のサブ回路２０２が、第１段のサブ回路２０１の出力したデータ信号をラッチする階段である。
【０１３９】
Ｓ１０５：第２段のサブ回路２０２は、ラッチされたデータ信号をデータ線ＤＬに出力する。
【０１４０】
表示パネルにおけるゲート線ＧＬが行単位で順次オンされる時、第２段のサブ回路２０２は、ラッチされたデータ信号を、バッファ２０４を介して該ソース駆動サブ回路１に接続されたデータ線ＤＬに出力して、該データ線ＤＬに接続されるサブ画素を充電する。
【０１４１】
説明すべきなのは、該ソース駆動サブ回路１に２段のサブ回路、即ち第１段のサブ回路２０１と第２段のサブ回路２０２とが設けられた後、第１段のサブ回路２０１は、前行のサブ画素のデータ信号を記憶することができ、第２段のサブ回路２０２は、次行のサブ画素のデータ信号を記憶することができ、結果的にデータ信号の書き込み効率は向上されるようになる。また、第１行のサブ画素の充電時間が長く、最終行のサブ画素の充電時間が短く、上述２段のサブ回路を設けることによって、第１行のサブ画素と最終行のサブ画素の充電時間の差を減少することができる。
【０１４２】
当業者であれば、上記方法の実施例の全部又は一部を実現するステップは、プログラムを通じて関連するハードウェアに実行させるように指示することができる。このプログラムは、コンピュータ読み取り可能の記憶媒体に記憶されてもよく、該プログラムは実行時に、上記方法の実施例中のステップを含むステップを実行し；前記記憶媒体は、プログラムコードを記憶可能な種々の媒体、例えばＲＯＭ、ＲＡＭ、磁気ディスク、又は光ディスク等を含むと理解されるべきである。
【０１４３】
以上の記述は、本開示の具体的な実施形態のみであり、本開示の保護範囲は、これらに限定されない。当業者が本開示の技術的範囲内に容易に想到できる変形や置換は、いずれも本開示の保護範囲内に含まれるものとする。従って、本開示の保護範囲は、前記特許請求の範囲に記載された権利範囲を準拠するものとする。
【０１４４】
この出願は、２０１７年１０月２６日に提出された出願番号が２０１７１１０２９３５２．Ｘで、発明の名称が「ソース駆動ユニット及びその駆動方法、ソース駆動回路、表示装置」である中国特許出願を基礎出願とする優先権を主張し、その内容の全てが参照によって本出願に取り込まれる。
【図１】
2021500589.tif 000003
【図２】
2021500589.tif 000004
【図３】
2021500589.tif 000005
【図４】
2021500589.tif 000006
【図５ａ】
2021500589.tif 000007
【図５ｂ】
2021500589.tif 000008
【図６】
2021500589.tif 000009
【図７】
2021500589.tif 000010
【図８】
2021500589.tif 000011
【図９】
2021500589.tif 000012
【図１０】
2021500589.tif 000013
【図１１】
2021500589.tif 000014
【手続補正書】
【提出日】令和2年5月26日(2020.5.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ソース駆動サブ回路であって、シフトレジスタ回路とラッチ回路とを備え、前記シフトレジスタ回路は前記ラッチ回路と接続される、ソース駆動サブ回路において、
前記ラッチ回路は、リセッタとラッチとを含み、
前記ラッチは、前記シフトレジスタ回路及びデータ信号端に接続され、
前記ラッチは、前記シフトレジスタ回路の出力信号の制御下で、前記データ信号端が出力したデータ信号をラッチし、且つ前記データ信号をデータ線に出力するように配置され、
前記リセッタは、イネーブル信号端、リセット信号端及び前記ラッチに接続され、前記リセッタは、前記イネーブル信号端からの信号の制御下で、前記リセット信号端の信号によって前記ラッチにラッチされたデータ信号をリセットするように配置される、
ソース駆動サブ回路。
【請求項２】
前記ラッチは、少なくとも一段のサブ回路を含む、
請求項１に記載のソース駆動サブ回路。
【請求項３】
少なくとも一段のサブ回路は、第１段のサブ回路と第２段のサブ回路とを含み、
前記第１段のサブ回路は、前記シフトレジスタ回路の出力信号の制御下で、前記データ信号端が転送したデータ信号をラッチし、且つ前記データ信号を前記第２段のサブ回路に出力するように配置され、
前記第２段のサブ回路は、前記第１段のサブ回路が出力した前記データ信号をラッチし、前記データ線に前記データ信号を出力するように配置され、
前記リセッタは、前記第１段のサブ回路又は前記第２段のサブ回路に接続される、
請求項２に記載のソース駆動サブ回路。
【請求項４】
前記リセッタは、リセットトランジスタを含み、
前記リセットトランジスタのゲートは、前記イネーブル信号端に接続され、前記リセットトランジスタの第１極は、前記リセット信号端に接続され、前記リセットトランジスタの第２極は、前記第１段のサブ回路又は前記第２段のサブ回路に接続される、
請求項３に記載のソース駆動サブ回路。
【請求項５】
前記第１段のサブ回路は、第１転送サブ回路と第１ラッチサブ回路とを含み、
前記第１転送サブ回路は、前記シフトレジスタ回路の第１制御信号端、前記データ信号端及び第１ラッチノードに接続され；
前記第１転送サブ回路は、前記シフトレジスタ回路の前記第１制御信号端からの信号の制御下で、前記データ信号端のデータ信号を前記第１ラッチノードに転送するように配置され、
前記第１ラッチサブ回路は、前記第１ラッチノード、前記第２段のサブ回路及び前記シフトレジスタ回路の第２制御信号端に接続され；
前記第１ラッチサブ回路は、前記シフトレジスタ回路の前記第２制御信号端からの信号の制御下で、前記第１ラッチノードのデータ信号をラッチし、且つ前記第２段のサブ回路に出力するように配置される、
請求項３に記載のソース駆動サブ回路。
【請求項６】
前記第２段のサブ回路は、第２転送サブ回路と第２ラッチサブ回路とを含み、
前記第２転送サブ回路は、前記第１段のサブ回路、第１オン信号端及び第２ラッチノードに接続され；前記第２転送サブ回路は、前記第１オン信号端からの信号の制御下で、前記第１段のサブ回路が出力した前記データ信号を前記第２ラッチノードに転送するように配置され、
前記第２ラッチサブ回路は、前記第２ラッチノード及び第２オン信号端に接続され；前記第２ラッチサブ回路は、前記第２オン信号端からの信号の制御下で、前記第２ラッチノードの前記データ信号をラッチし、且つ前記データ信号を出力するように配置される、
請求項３に記載のソース駆動サブ回路。
【請求項７】
前記第１転送サブ回路は、第１転送ゲートを含み、
前記第１転送ゲートの入力端は、前記データ信号端に接続され、前記第１転送ゲートの第１制御端と第２制御端は、それぞれ前記シフトレジスタ回路の前記第１制御信号端と前記第２制御信号端に接続され、前記第１転送ゲートの出力端は、前記第１ラッチノードに接続される、
請求項５に記載のソース駆動サブ回路。
【請求項８】
前記第１ラッチサブ回路は、第２転送ゲートと、第１インバータと、第２インバータと、第３インバータとを含み、
前記第２転送ゲートの入力端は、前記第３インバータの出力端に接続され、前記第２転送ゲートの第１制御端と第２制御端は、それぞれ前記シフトレジスタ回路の前記第１制御信号端と前記第２制御信号端に接続され、前記第２転送ゲートの出力端は、前記第１ラッチノードに接続され、
前記第１インバータの入力端は、前記第１ラッチノードに接続され、前記第１インバータの出力端は、前記第３インバータの入力端と前記第２インバータの入力端に接続され、
前記第２インバータの出力端は前記第２段のサブ回路に接続される、
請求項５に記載のソース駆動サブ回路。
【請求項９】
前記リセッタが前記第１段のサブ回路に接続され、且つ前記リセッタがリセットトランジスタを含み、
前記リセットトランジスタのゲートは、前記イネーブル信号端に接続され、前記リセットトランジスタの第１極は、前記リセット信号端に接続され、前記リセットトランジスタの第２極は前記第１インバータの入力端に接続される、
又は、前記リセットトランジスタのゲートは、前記イネーブル信号端に接続され、前記リセットトランジスタの第１極は、前記リセット信号端に接続され、前記リセットトランジスタの第２極は、前記第１インバータの出力端に接続される、
請求項８に記載のソース駆動サブ回路。
【請求項１０】
前記第２転送サブ回路は、第３転送ゲートを含み、
前記第３転送ゲートの入力端は、前記第１段のサブ回路に接続され、前記第３転送ゲートの第１制御端と第２制御端は、それぞれ前記第１オン信号端と前記第２オン信号端に接続され、前記第３転送ゲートの出力端は、前記第２ラッチノードに接続される、
請求項６に記載のソース駆動サブ回路。
【請求項１１】
前記第２ラッチサブ回路は、第４転送ゲートと、第４インバータと、第５インバータと、第６インバータとを含み、
前記第４転送ゲートの第１制御端と第２制御端は、それぞれ前記第１オン信号端と前記第２オン信号端に接続され、前記第４転送ゲートの入力端は、前記第５インバータの出力端に接続され、前記第４転送ゲートの出力端は、前記第２ラッチノードに接続され、
前記第４インバータの出力端は、前記第５インバータの入力端と前記第６インバータの入力端に電気的に接続され、前記第６インバータの出力端は前記第２段のサブ回路の出力端として機能する、
又は、
前記第４転送ゲートの第１制御端と第２制御端は、それぞれ前記第１オン信号端と前記第２オン信号端に接続され、前記第４転送ゲートの入力端は、前記第４インバータの出力端に接続され、前記第４転送ゲートの出力端は、前記第５インバータの入力端に接続され、
前記第４インバータの入力端は、前記第５インバータの出力端に接続され、前記第４インバータの出力端は、更に前記第６インバータの入力端に接続され、前記第６インバータの出力端は、前記第２段のサブ回路の出力端として機能する、
請求項６に記載のソース駆動サブ回路。
【請求項１２】
前記リセッタは前記第２段のサブ回路に接続され、且つ前記リセッタがリセットトランジスタを含み、
前記リセットトランジスタのゲートは、前記イネーブル信号端に接続され、前記リセットトランジスタの第１極は、前記リセット信号端に接続され、前記リセットトランジスタの第２極は、前記第４インバータの入力端に接続されるか、
又は、
前記リセットトランジスタのゲートは、前記イネーブル信号端に接続され、前記リセットトランジスタの第１極は、前記リセット信号端に接続され、前記リセットトランジスタの第２極は、前記第４インバータの出力端に接続される、
請求項１１に記載のソース駆動サブ回路。
【請求項１３】
前記ラッチ回路は、第７インバータと第８インバータとを含むバッファをさらに備え、
前記第７インバータの入力端は、前記第２段のサブ回路の出力端に接続され、前記第７インバータの出力端は、前記第８インバータの入力端に接続され、
前記第８インバータの出力端は前記ソース駆動サブ回路の出力端として用いられる、
請求項３に記載のソース駆動サブ回路。
【請求項１４】
複数の並列配置された請求項１に記載のソース駆動サブ回路を備え、
複数の前記ソース駆動サブ回路における前記シフトレジスタ回路は、順次カスケード接続される、
ソース駆動回路。
【請求項１５】
ホストドライバと、請求項１４に記載のソース駆動回路とを備え、前記ホストドライバは、前記データ信号端を介して前記ソース駆動回路の前記ソース駆動サブ回路に接続される、
表示装置。
【請求項１６】
請求項１に記載のソース駆動サブ回路を駆動するための方法であって、ラッチが第１段のサブ回路と第２段のサブ回路とを含む、方法において、
前記リセッタは、前記イネーブル信号端からの信号の制御下で、第１段のサブ回路にラッチされたデータ信号、又は第２段のサブ回路にラッチされたデータ信号をリセットするステップと、
前記第１段のサブ回路は、前記シフトレジスタ回路の出力信号の制御下で、前記データ信号端が出力したデータ信号をラッチするステップと、
前記第１段のサブ回路は、前記データ信号を前記第２段のサブ回路に出力するステップと、
前記第２段のサブ回路は、前記第１段のサブ回路が出力した前記データ信号をラッチするステップと、
前記第２段のサブ回路は、ラッチされた前記データ信号をデータ線に出力するステップとを含む、
ソース駆動サブ回路を駆動するための方法。
【請求項１７】
前記リセッタがリセットトランジスタを含み、
前記リセッタは、前記イネーブル信号端からの信号の制御下で、前記第１段のサブ回路にラッチされたデータ信号をリセットするステップは、前記イネーブル信号端からの信号によって前記リセットトランジスタをオンさせるように制御し、前記リセット信号端の信号を前記リセットトランジスタを介して前記第１段のサブ回路に転送することを含み、
又は、前記リセッタは、前記イネーブル信号端からの信号の制御下で、前記第２段のサブ回路にラッチされたデータ信号をリセットするステップは、前記イネーブル信号端からの信号によって前記リセットトランジスタをオンさせるように制御し、前記リセット信号端の信号を前記リセットトランジスタを介して前記第２段のサブ回路に転送することを含む、
請求項１６に記載の前記ソース駆動サブ回路を駆動するための方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
本出願の幾つかの実施例は、シフトレジスタ回路及びラッチ回路を備え、且つ前記シフトレジスタ回路は前記ラッチ回路に接続されるソース駆動サブ回路を提供する。前記ラッチ回路は、リセッタとラッチとを有する。前記ラッチは、前記シフトレジスタ回路及びデータ信号端に接続され；前記ラッチは、前記シフトレジスタ回路の出力信号の制御下で、前記データ信号端が出力したデータ信号をラッチし、且つ前記データ信号をデータ線に出力するように配置される。前記リセッタは、イネーブル信号端、リセット信号端及び前記ラッチに接続され；前記リセッタは、前記イネーブル信号端からの信号の制御下で、前記リセット信号端の信号によって前記ラッチにラッチされたデータ信号をリセットするように配置される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
幾つかの実施例において、前記少なくとも一段のサブ回路は、第１段のサブ回路と第２段のサブ回路とを含む。前記第１段のサブ回路は、前記シフトレジスタ回路、前記データ信号端及び前記第２段のサブ回路に接続される。前記第１段のサブ回路は、前記シフトレジスタ回路の出力信号の制御下で、前記データ信号端が転送したデータ信号をラッチし、且つ前記データ信号を前記第２段のサブ回路に出力するように配置される。前記第２段のサブ回路は、前記第１段のサブ回路が出力したデータ信号をラッチし、且つ前記データ線に前記データ信号を出力するように配置される。前記リセッタは、前記第１段のサブ回路又は前記第２段のサブ回路に接続される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
幾つかの実施例において、前記第１段のサブ回路は、第１転送サブ回路と第１ラッチサブ回路とを含む。前記第１転送サブ回路は、前記シフトレジスタ回路の第１制御信号端、前記データ信号端及び第１ラッチノードに接続される。前記第１転送サブ回路は、前記シフトレジスタ回路の第１制御信号端からの信号の制御下で、前記データ信号端のデータ信号を前記第１ラッチノードに転送するように配置される。前記第１ラッチサブ回路は、前記第１ラッチノード、前記第２段のサブ回路及び前記シフトレジスタ回路の第２制御信号端に接続される。前記第１ラッチサブ回路は、前記シフトレジスタ回路の第２制御信号端からの信号の制御下で、前記第１ラッチノードのデータ信号をラッチし、且つ前記第２段のサブ回路に出力するように配置される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
これに基づき、幾つかの実施例において、前記リセッタは前記第１段のサブ回路に接続され、且つ前記リセッタはリセットトランジスタを含む。前記リセットトランジスタのゲートは、前記イネーブル信号端に接続され、前記リセットトランジスタの第１極は、前記リセット信号端に接続され、前記リセットトランジスタの第２極は前記第１インバータの入力端に接続される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
他の幾つかの実施例において、前記リセッタは前記第１段のサブ回路に接続され、且つ前記リセッタはリセットトランジスタを含む。前記リセットトランジスタのゲートは、前記イネーブル信号端に接続され、前記リセットトランジスタの第１極は、前記リセット信号端に接続され、前記リセットトランジスタの第２極は、前記第１インバータの出力端に接続される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
前記第４転送ゲートの第１制御端と第２制御端は、それぞれ第１オン信号端と第２オン信号端に接続され、前記第４転送ゲートの入力端は、前記第５インバータの出力端に接続され、前記第４転送ゲートの出力端は、前記第２ラッチノードに接続される。前記第４インバータの出力端は、前記第５インバータの入力端及び前記第６インバータの入力端に電気的に接続される。前記第６インバータの出力端は、前記第２段のサブ回路の出力端として機能する。
又は、前記第４転送ゲートの第１制御端と第２制御端は、それぞれ第１オン信号端と第２オン信号端に接続され、前記第４転送ゲートの入力端は、前記第４インバータの出力端に接続され、前記第４転送ゲートの出力端は、前記第５インバータの入力端に接続される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
これに基づき、幾つかの実施例において、前記リセッタは前記第２段のサブ回路に接続され、且つ前記リセッタがリセットトランジスタを含む。前記リセットトランジスタのゲートは、前記イネーブル信号端に接続され、前記リセットトランジスタの第１極は、前記リセット信号端に接続され、前記リセットトランジスタの第２極は、前記第４インバータの入力端に接続される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
他の幾つかの実施例において、前記リセッタは前記第２段のサブ回路に接続され、且つ前記リセッタがリセットトランジスタを含む。前記リセットトランジスタのゲートは、前記イネーブル信号端に接続され、前記リセットトランジスタの第１極は、前記リセット信号端に接続され、前記リセットトランジスタの第２極は、前記第４インバータの出力端に接続される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
本出願の幾つかの実施例は、上述に記載のソース駆動サブ回路を駆動するための方法を提供する。ラッチは、第１段のサブ回路と第２段のサブ回路とを含む。前記方法は、以下のようなステップを含む。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
前記第２段のサブ回路は、ラッチされたデータ信号をデータ線に出力する。
幾つかの実施例において、前記リセッタがリセットトランジスタを含む。前記リセッタは、イネーブル信号端からの信号の制御下で、第１段のサブ回路にラッチされたデータ信号をリセットするステップは、前記イネーブル信号端からの信号によって前記リセットトランジスタをオンさせるように制御し、リセット信号端の信号を前記リセットトランジスタを介して前記第１段のサブ回路に転送することを含む。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
他の幾つかの実施例において、前記リセッタがリセットトランジスタを含み、前記リセッタは、イネーブル信号端からの信号の制御下で、第２段のサブ回路にラッチされたデータ信号をリセットするステップは、前記イネーブル信号端からの信号によって前記リセットトランジスタをオンさせるように制御し、リセット信号端の信号を前記リセットトランジスタを介して前記第２段のサブ回路に転送することを含む。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
本開示の幾つかの実施例において、該ソース駆動サブ回路１は、図１又は図２に示すように、シフトレジスタ回路１０とラッチ回路２０とを備え、且つシフトレジスタ回路１０はラッチ回路２０に接続される。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００９３
【補正方法】変更
【補正の内容】
【００９３】
これに基づき、図４と図６に示すように、第２ラッチサブ回路２２１は、第４転送ゲートＴ４と、第４インバータＩｎｖ４と、第５インバータＩｎｖ５と、第６インバータＩｎｖ６とを含む。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００９８
【補正方法】変更
【補正の内容】
【００９８】
これに基づき、第４転送ゲートＴ４がこの２つの接続方式のいずれかを用いる場合、第１段のサブ回路２０１は、ラッチしたデータ信号を第２段のサブ回路２０２の第３転送ゲートＴ３を介して第２ラッチノードＰに転送する時、第１オン信号端ＳＷ１と第２オン信号端ＳＷ２の信号によって第４転送ゲートＴ４をオフさせるように制御すると、第２ラッチノードＰ、第４インバータＩｎｖ４、第５インバータＩｎｖ５及び第４転送ゲートＴ４は、１つのループ（信号の該ループにおける転送方向は、Ｐ→Ｉｎｖ４→Ｉｎｖ５→Ｔ４→Ｐであるか、又はＰ→Ｉｎｖ４→Ｔ４→Ｉｎｖ５→Ｐである）を形成することができない。この場合、第３転送ゲートＴ３と第４転送ゲートＴ４の駆動能力が足りなくても、第１ラッチノードＱにおけるデータ信号も第２ラッチノードＰに転送され得る。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１００
【補正方法】変更
【補正の内容】
【０１００】
説明すべきなのは、第１ラッチノードＱにおけるデータ信号が第２ラッチノードＰに転送された後、第１オン信号端ＳＷ１と第２オン信号端ＳＷ２を介して、第３転送ゲートＴ３をオフさせ、且つ第４転送ゲートＴ４をオンさせるように制御し、これにより、上述のループ（信号の該ループにおける転送方向は、Ｐ→Ｉｎｖ４→Ｉｎｖ５→Ｔ４→Ｐであるか、又はＰ→Ｉｎｖ４→Ｔ４→Ｉｎｖ５→Ｐである）が形成され、データ信号を該第２段のサブ回路２０２内にラッチさせる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１０２
【補正方法】変更
【補正の内容】
【０１０２】
リセットトランジスタＭ０が導通された後、第２ラッチノードＰにおける信号を、リセットトランジスタＭ０を介して第１電圧端ＶＧＬにプルダウンすることにより、第２ラッチノードＰにラッチされたデータ信号を消去する。第２ラッチノードＰが属する第２段のサブ回路２０２は、データ線ＤＬに接続されるので、第２ラッチノードＰにラッチされたデータ信号を消去する過程において、データ線ＤＬに残留するデータ信号を消去することもできるので、これにより、各サブ画素にブラック画面に対応するデータ信号を行単位で順次入力する必要がなく、ＡＡ（Ａｃｔｉｖｅ  Ａｒｅａ、有効表示領域）領域に対する高速放電の目的を達成可能にし、ひいては表示装置が起動中又は正常表示中の残像発生を回避することができる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１０５
【補正方法】変更
【補正の内容】
【０１０５】
説明すべきなのは、ラッチ回路２０が一段のサブ回路を含む場合、該一段のサブ回路は、図３、図４又は図６に示すような第２段のサブ回路２０２の構造を用いてもよい。即ち、該一段のサブ回路が図４又は図６に示すような第２段のサブ回路２０２を用いる場合、該一段のサブ回路は、第３転送ゲートＴ３と、第４転送ゲートＴ４と、第４インバータＩｎｖ４と、第５インバータＩｎｖ５と、第６インバータＩｎｖ６とを含む。該一段のサブ回路が図３に示すような第２段を用いる場合、該一段のサブ回路は、第３転送トランジスタＴ３’と、第４転送トランジスタＴ４’と、第４インバータＩｎｖ４と、第５インバータＩｎｖ５と、第６インバータＩｎｖ６とを含む。この場合、リセットトランジスタＭ０は、第４インバータＩｎｖ４の出力端又は入力端に接続される。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１１３
【補正方法】変更
【補正の内容】
【０１１３】
本出願の幾つかの実施例は、図１０に示すように、ホストドライバ０２と上述に記載のソース駆動回路０１とを備える表示装置を提供する。該ホストドライバ０２は、データ信号端Ｄａｔａを介して該ソース駆動回路０１のソース駆動サブ回路１に接続される。該表示装置は、上述に記載のソース駆動回路０１と同様の技術的効果を有し、ここではその説明を省略する。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０１１８
【補正方法】変更
【補正の内容】
【０１１８】
幾つかの実施例において、リセッタ２０３がリセットトランジスタＭ０を含む場合、上記Ｓ１０１において、リセッタ２０３は、イネーブル信号端ＥＮからの信号の制御下で、第１段のサブ回路２０１にラッチされたデータ信号をリセットするステップは、図３、図５ａ又図５ｂに示すように、イネーブル信号端ＥＮからの信号によって、リセットトランジスタＭ０を導通させるように制御し、リセット信号端ＲＳＴの信号をリセットトランジスタＭ０を介して第１段のサブ回路２０１に出力することを含む。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０１２５
【補正方法】変更
【補正の内容】
【０１２５】
Ｓ１０２：第１段のサブ回路２０１は、シフトレジスタ回路１０の出力信号（Ｓ及びＳ’）の制御下で、データ信号端Ｄａｔａが出力したデータ信号をラッチする。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０１２９
【補正方法】変更
【補正の内容】
【０１２９】
これに基づき、第２階段Ｐ２において、シフトレジスタ回路１０は、第１制御信号端Ｓがローレベルを出力し、第２制御信号端Ｓ’がハイレベルを出力する。第１転送ゲートＴ１がオフされ、第２転送ゲートＴ２がオンされ、第３転送ゲートＴ３がオフ状態に維持される。この時、第１ラッチノードＱ、第１インバースＩｎｖ１、第３インバータＩｎｖ３及び第２転送ゲートＴ２は、１つのループ（信号の該ループにおける転送方向：Ｑ→Ｉｎｖ１→Ｉｎｖ３→Ｔ２→Ｑ）を形成して、データ信号端Ｄａｔａが該第１段のサブ回路２０１に転送したデータ信号をラッチする。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０１３３
【補正方法】変更
【補正の内容】
【０１３３】
第４転送ゲートＴ４がオフされたので、この時第２ラッチノードＰと、第４インバータＩｎｖ４と、第５インバータＩｎｖ５と、第４転送ゲートＴ４とは、ループ（信号の該ループにおける転送方向：Ｐ→Ｉｎｖ４→Ｉｎｖ５→Ｔ４→Ｐ）を形成することができない。この場合、第３転送ゲートＴ３と第４転送ゲートＴ４の駆動能力が足りなくても、第１ラッチノードＱにおけるデータ信号は第２ラッチノードＰに転送されることもできる。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０１３７
【補正方法】変更
【補正の内容】
【０１３７】
また、第４転送ゲートＴ４がオンされたので、第２ラッチノードＰと、第４インバータＩｎｖ４と、第５インバータＩｎｖ５と、第４転送ゲートＴ４とは１つのループ（信号の該ループにおける転送方向：Ｐ→Ｉｎｖ４→Ｉｎｖ５→Ｔ４→Ｐ）を形成し、第１段のサブ回路２０１が該第２段のサブ回路２０２に転送したデータ信号をラッチする。
【手続補正２５】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正の内容】
【図８】
2021500589.tif 000015
【国際調査報告】
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