(57)【要約】【課題】斜め光による混色を低減する増幅型固体撮像装置を提供すること。【解決手段】半導体基板（１）上に半導体層（２）が堆積され、前記半導体層に複数の光電変換部（３）が形成された増幅型固体撮像装置において、第１の膜（１１）が第２の膜（１０）を挟んだ構造をなし、前記光電変換部を囲むように形成され、隣り合う前記光電変換部を電気的に分離する多層膜（２０）を備えている。【選択図】      図２
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【特許請求の範囲】
【請求項１】
半導体基板上に半導体層が堆積され、前記半導体層に複数の光電変換部が形成された増幅型固体撮像装置において、
第１の膜が第２の膜を挟んだ構造をなし、前記光電変換部を囲むように形成され、隣り合う前記光電変換部を電気的に分離する多層膜を備えたことを特徴とする増幅型固体撮像装置。
【請求項２】
前記第１の膜と前記第２の膜は屈折率が異なることを特徴とする請求項１に記載の増幅型固体撮像装置。
【請求項３】
前記第１の膜はＳｉ酸化膜であり、第２の膜はＳｉ窒化膜であることを特徴とする請求項１または２に記載の増幅型固体撮像装置。
【請求項４】
前記半導体基板はＰ型半導体基板であり、前記半導体層はＮ型半導体層であることを特徴とする請求項１乃至３のいずれかに記載の増幅型固体撮像装置。
【請求項５】
前記多層膜の一部が、前記半導体基板と前記半導体層の接合部に接することを特徴とする請求項１乃至４のいずれかに記載の増幅型固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅型固体撮像装置に関する。
【背景技術】
【０００２】
最近、ＣＭＯＳタイプの増幅型固体撮像装置（ＣＭＯＳイメージセンサー）が商品化されている。このＣＭＯＳイメージセンサーの特徴は、単一電源、低電圧駆動（３Ｖ）、低消費電力（５０ｍＷ程度）である。ＣＭＯＳイメージセンサーもＣＣＤと同様に多画素化、微細化され、同一基板上に光電変換素子とトランジスタが並設された構成がとられている。そしてＣＭＯＳイメージセンサーでは、光電変換素子により発生した信号電荷で信号電荷蓄積部の電位を変調し、その電位により画素内部の増幅トランジスタを変調することで、画素内部に増幅機能を持たせている。
【０００３】
従来のＣＭＯＳイメージセンサーでは、基体基板（例えば１〜３×１０１８ｃｍ−３）上（基板表面側）にＢ濃度の低い（例えば１×１０１５ｃｍ−３）Ｐ型半導体層のエピタキシャル層を５〜１０μｍ程度積層したＰ／Ｐ＋基板を使用している。
【０００４】
ＣＭＯＳイメージセンサーでＰ／Ｐ＋基板を使用する理由は、例えば、基板の深い位置（Ｂ濃度が高い領域）で発生したキャリア（電子）のライフタイムを短くできるためである。具体的には、ＰＤ（フォトダイオード：光電変換部）に強い光が照射され、キャリアが発生し基板深くまで拡散しても、これらキャリアのライフタイムの短い領域で電子が再結合する。このため、電子が基板の深い位置を介して、光が照射されたＰＤに隣接するＰＤに漏れ込むことを抑制できる。これは、デバイスの特性上、ブルーミングを抑制する。また、基板深部からの暗電流を低減できる。一方、ＣＣＤなどでは、従来からＮ基板を用いている。
【０００５】
また、従来のＣＭＯＳイメージセンサーでは、ＰＤとＰＤの素子分離の方法として、ＬＯＣＯＳやＳＴＩなどを形成することが知られている。
【０００６】
最近、素子微細化においては、光電変換部（ＰＤ）の面積縮小化による感度低下が問題となり、感度向上が求められている。また、画素微細化によりＰＤ間の距離が縮まり、イメージエリア（撮像エリア）の四隅近傍では、斜め光による混色が問題になりつつある。イメージエリア中央部では、光学レンズにより集光された光がデバイス撮像面にほぼ垂直に照射されるが、イメージエリア四隅近傍では、光学レンズにより集光された光はある角度（およそ１０度程度）をもってデバイス撮像面に照射されるため、一部の光が照射されたＰＤ部下部で光電変換せず、隣接するＰＤ部下部近傍で光電変換する。この結果、発生したキャリア（電子）が隣接するＰＤに漏れ込み、混色を招く原因となる。混色は色再現性を著しく低下させ、撮像した画像の画質低下を招く。
【０００７】
前述した画素微細化により、発生したキャリアが隣接するＰＤに漏れ込むことに起因する混色の低減については、従来からのＮ基板を用いたＣＣＤなどでは、以下のようにＦｌａｔ−Ｐｗｅｌｌを形成している。
【０００８】
Ｎ基板上に、例えば２．７ＭＶの加速電圧、ドーズ量５Ｅ１１ｃｍ２、マスク無しで、全面にＢ（ボロン）を打ち込み、Ｆｌａｔ−Ｐｗｅｌｌを形成する。この結果、基板表面から３〜４μｍ程度の深さに、Ｐ型半導体層のＦｌａｔ−Ｐｗｅｌｌが形成される。そして、光電変換を行うＰＤを基板表面側（およそ１μｍ程度）に形成する。さらに、隣接するＰＤ同士を電気的に分離するために、隣接するＰＤ間にＢ（ボロン）によるＰ型半導体領域（Ｂａｒｒｉｅｒ  Ｗｅｌｌ）を形成するのが一般的である。
【０００９】
このように従来のＣＣＤ撮像装置では、Ｎ基板を用い、ＰＤ下部とその近傍にＦｌａｔ−ＰｗｅｌｌとＢａｒｒｉｅｒ  ｗｅｌｌを形成する。これらにより、ＰＤに光が照射され発生した電子が隣接するＰＤに漏れ込む前に、基板に電子を逃がす様な（Ｆｌａｔ−Ｐｗｅｌｌの濃度を調節した）デバイス構造になっている。この構造では、極端に強い光（例えば太陽光など）が照射された場合に発生した電子の一部を基板に捨てる構造のため、ブルーミングを抑制できる。
【００１０】
しかしながらＮ基板では、基板深部で発生した電子、例えば、Ｆｌａｔ−Ｐｗｅｌｌよりも深い位置で発生した電子は、すべて基板に捨てられるため、Ｐ／Ｐ＋基板に比べて感度が低くなる問題がある。これは、特にＳｉ基板に対する吸収係数の小さい長波長光（赤い光）において、赤感度の低下を招く。
【００１１】
以上の様に、固体撮像装置にＮ型基板を使用するとき、ＰＤから溢れたキャリア（電子）を基板に捨てることが可能なため、ブルーミングや混色を抑制できる。しかしながら、Ｎ基板では、Ｐ／Ｐ＋基板に比べて特に長波長光に対して感度低下を招くという問題があり、素子の微細化において不利となる。この感度低下の問題を解決するため、ＣＣＤでは、ＰＤに高い電圧をかけ（たとえば５Ｖ）、ＰＤの空乏層を広げて効率よくＰＤにキャリアを集める方法を採っている。
【００１２】
しかしながら、増幅型固体撮像装置（ＣＭＯＳイメージセンサー）では、ＣＣＤと比較して低電圧駆動を素子の特徴としており、ＰＤの空乏層がＣＣＤに比べて広がらず、感度の向上が難しい。このため、効率良くＰＤにキャリアを集めるウェル構造にすることが、ＣＭＯＳイメージセンサーの技術課題となる。
【００１３】
この技術課題の解決方法として、Ｎ／Ｐ＋基板を使うことが提案されている。Ｎ／Ｐ＋基板は、従来のＰ／Ｐ＋基板の基体基板と同じＰ＋基板を用い、基体基板上にＮ型半導体層をエピタキシャル堆積する構造をなす。Ｎ／Ｐ＋基板を使用することで、Ｎエピタキシャル層に加速器によりＰ（リン）をイオン注入しフォトダイオード（Ｎ型半導体層）を形成すると、フォトダイオードの空乏層がＰ／Ｐ＋基板に比べて広がるので、ＰＤが電子を集める領域を基板深部側に広げることができ、感度向上を図れる。
【００１４】
しかしながら、従来のＰ／Ｐ＋基板上に固体撮像装置を形成する場合とＮ／Ｐ＋基板上に固体撮像装置を形成する場合とでは、いくつかの技術的問題が発生する。その問題の一つは、ＰＤの電気的分離である。従来のＰ／Ｐ＋基板では、Ｐエピタキシャル層にＰＤ（Ｎ型半導体層）を形成するため、隣接するＰＤ間がＰエピタキシャル層のＰ型半導体層により素子分離される。しかしながら、Ｎ／Ｐ＋基板では、Ｎエピタキシャル層にＰＤを形成するため、そのままでは、ＰＤ同士が電気的に繋がってしまう問題が生じる。このため、ＰＤの素子分離部などにＢをイオン注入するなど、ＣＣＤと同様な素子分離方法により素子分離することが考えられる。
【００１５】
しかしながら、これらイオン注入、ＳＴＩ，ＬＯＣＯＳなど素子分離方法では、ＰＤに斜め光が入射した場合などにおいて、光が素子分離部を透過し、隣接するＰＤに漏れ込み混色を招く問題がある。
【００１６】
なお、特許文献１には、第１導電型の半導体基板と、基板の内部に設けられた第２導電型の第１半導体領域と、基板の上で第１半導体領域の上方に設けられたシリコン酸化膜と、シリコン酸化膜の上に設けられたシリコン窒化膜とを有し、第１半導体領域の上方における前記シリコン酸化膜の膜厚とシリコン窒化膜の膜厚の合計が６０ｎｍより厚い固体撮像装置等が開示されている。
【００１７】
特許文献２には、半導体基板と、前記半導体基板に形成された光電変換部と、前記光電変換部から生成された電荷を転送する電荷転送部と、前記半導体基板上に形成され、前記光電変換部及び前記電荷転送部を被覆するパッシベーション膜とを備え、前記パッシベーション膜は、その表面に微細突起が配列形成された反射防止構造体を有する固体撮像装置等が開示されている。
【特許文献１】特開２００５−１２９９６５号公報
【特許文献２】特開２００４−４７６８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明は、斜め光による混色を低減する増幅型固体撮像装置を提供することにある。
【課題を解決するための手段】
【００１９】
本発明の一形態の増幅型固体撮像装置は、半導体基板上に半導体層が堆積され、前記半導体層に複数の光電変換部が形成された増幅型固体撮像装置において、第１の膜が第２の膜を挟んだ構造をなし、前記光電変換部を囲むように形成され、隣り合う前記光電変換部を電気的に分離する多層膜を備えている。
【発明の効果】
【００２０】
本発明によれば、斜め光による混色を低減する増幅型固体撮像装置を提供できる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面を参照して説明する。
【００２２】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係るＣＭＯＳタイプの増幅型固体撮像装置（ＣＭＯＳイメージセンサ）における各色の画素配置を示す平面図である。図１では、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各画素部１００，２００，３００が横方向及び縦方向に配置されている。
【００２３】
図２は、図１のＡ−Ａ断面図であり、本発明の第１の実施の形態に係るＣＭＯＳタイプの増幅型固体撮像装置（ＣＭＯＳイメージセンサー）のＰＤ部における断面構造を示している。図２に示すように、Ｂ（ボロン）濃度が高い（例えば２×１０１８ｃｍ−３）基体基板１（Ｐ型半導体基板）上に、Ｎ型半導体層（Ｎ型不純物濃度Ｐ：２×１０１５ｃｍ−３）２が例えば５μｍ程度エピタキシャル堆積され、Ｎ／Ｐ＋基板を構成している。
【００２４】
Ｎ型半導体層２には、従来の方法により光電変換部であるＰＤ（フォトダイオード）３が複数形成されている。ＰＤ形成の一例として、Ｐ（リン）を３００ＫＶの加速電圧、ドーズ量１．３Ｅ１２ｃｍ２で加速器によりイオン注入する。このときＰ濃度のピーク深さは、主にＰイオン注入時のエネルギーで決まり、表面からおよそ０．４μｍ程度である。
【００２５】
また、ＰＤ３の表面とその近傍部分は、シールド４がされる。この場合、Ｂイオンを１０ＫＶの加速度、１Ｅ１３ｃｍ２のドーズ量で加速器によりイオン注入する。この結果、Ｂ濃度が１×１０１９ｃｍ−３となり基板表面近傍で再び高くなっている。
【００２６】
従来からのＰ／Ｐ＋基板を使用する場合は、Ｐエピタキシャル（Ｐ型半導体層）にＰＤ（Ｎ型半導体層）を形成しても、隣接するＰＤ同士は電気的に分離される。しかしながら、Ｎ／Ｐ＋基板においては、Ｎエピタキシャル層にＰＤを形成するため、従来の方法だけでＰＤを形成すると、隣接するＰＤ同士が電気的に繋がってしまう。ＰＤ同士が電気的に繋がると、光電変換で発生した電子が本来信号処理されるべき画素の信号にならず、混色の原因となり再生画像の劣化を招く。このため、Ｎ／Ｐ＋基板を用いる場合には、隣り合うＰＤとＰＤを電気的に分離すること（素子分離）を目的として、素子分離層を形成する必要がある。
【００２７】
まず、所望の領域（活性領域を形成したい領域）にレジストを塗布した後に、パターニングを行い、レジストが残る様なパターンを形成する。すなわち、素子分離層を形成したい領域には、レジストが無い状態とする。この後、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法などにより、Ｎ／Ｐ＋基板を削る（掘る）。
【００２８】
通常、ＳＴＩを形成する場合には、Ｓｉ酸化膜をＣＶＤ法などにより堆積し、前述のＮ／Ｐ＋基板を削った部分をＳｉＯ２膜で埋め戻す。しかしながら本実施の形態では、ＲＩＥによりＮ／Ｐ＋基板を掘るときは、Ｎ／Ｐ＋基板において、デバイスができ上がった時に基体基板からのＢの染み出し（拡散）などによるＢ濃度がＮエピタキシャル層に起因するＰ（リン）濃度よりも高くなるＰ型半導体層領域に達する深さまで、Ｎエピタキシャル層２を削ることが望ましい。このときのＮ／Ｐ＋基板を削る具体的な幅、深さの一例として、幅は０．２μｍ程度で、深さはおよそ０．６μｍ程度とする。
【００２９】
前述の様にＮ／Ｐ＋基板を削る深さを０．６μｍ程度とする理由は、ＰＤをイオン注入で形成するときに、ＰＤ３よりも深い位置までＳｉＯ２膜１１（Ｓｉ酸化膜）／Ｓｉ３Ｎ４膜（Ｓｉ窒化膜）１０からなる素子分離層２０（多層膜）を形成するためである。
【００３０】
ＲＩＥでＮ／Ｐ＋基板を削った後、アッシャーおよび／または硫酸と過酸化水素水の混合液により、レジストを剥離する。基板表面のＮエピタキシャル層が十分高抵抗な膜（不純物濃度の低い膜）であるなら、素子分離層２０の膜の深さは、０．６μｍ程度で十分と考えられる。しかし、Ｎエピタキシャル層が十分高抵抗な膜でないなら、素子分離層２０を形成した領域（前述のＲＩＥによりＮ／Ｐ＋基板を削った領域）にＢを打ち込むために、レジスト塗布、パターニングを行い、加速器を用いてＢをイオン注入し、Ｐ型半導体層７を形成する。この後、アッシャーおよび／または硫酸と過酸化水素水の混合液により、レジストを剥離する。このように、Ｎエピタキシャル層２の濃度に応じて素子分離のためのＰ型半導体層７を形成することも可能である。
【００３１】
そして、Ｎ／Ｐ＋基板をＨＣＬ，Ｏ２，Ｈ２の混合ガス雰囲気の炉（例えば７５０℃  １０〜２０分程度）に入れて、基板表面を酸化する。これにより、Ｎ／Ｐ＋基板を削った部分も酸化され、７５ｎｍ程度のＳｉＯ２膜（シリコン酸化膜）１１が形成され、基板表面全体が酸化膜で覆われる。次に、基板表面に、ＣＶＤ法でＳｉ３Ｎ４膜（シリコン窒化膜）１０を堆積する。これにより、Ｎ／Ｐ＋基板を削った部分についてＳｉ３Ｎ４膜で埋め戻すことが可能である。
【００３２】
この後、Ｎ／Ｐ＋基板上の凹凸をなくすため、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈｎｉｃａｌ  Ｐｏｓｈｉｎｇ）などにより基板表面を削り平坦化する。これにより、素子分離部２０においては、Ｓｉ３Ｎ４膜１０がＳｉＯ２膜１１により挟まれた多層構造を形成することができる。
【００３３】
このとき、素子分離部２０においてＳｉＯ２膜１１に挟まれたＳｉ３Ｎ４膜１０の幅は、５０ｎｍ程度であることが好ましい。この場合、ＳｉＯ２膜１１の幅は、１０ｎｍ程度であることが好ましい。Ｓｉ３Ｎ４膜１０を５０ｎｍ程度にする理由は、可視光線１２の反射において効率が良いためである。
【００３４】
この後、従来からのＣＭＯＳイメージセンサーの形成方法にて、Ｔｒや層間膜、配線等を形成し、ＣＭＯＳイメージセンサーを作製する。
【００３５】
この結果、前述した素子分離部２０の断面構造は、図２に示す様な構造となる。この構造において、例えば、ＰＤ３に斜め上方から角度１０度で光１２が照射されたとき、Ｎ／Ｐ＋基板のＮ型半導体層２では、その屈折率の関係から素子分離部２０（１０、１１）で入射光１２が反射、回折し、隣接するＰＤ３下部に到達することを抑制することができ、隣接するＰＤ３へ漏れ込むキャリア（電子）の量を抑制することができる。
【００３６】
前述の素子分離部２０（１０、１１）の構成例では、ＳｉＯ２膜１１の屈折率は、１．５程度であり、Ｓｉ３Ｎ４膜１０の屈折率は、例えば２程度である。Ｎ／Ｐ＋基板のＮ型半導体層２中における屈折率は、３．４程度である。この結果、この様な屈折率を持つ膜構造の関係（２，１０，１１）により、素子分離部２０を形成する膜（１０、１１）の界面で光が反射、屈折され、結果的に隣接するＰＤ下部に光が到達することを抑制できる。
【００３７】
なお、本第１の実施の形態では、Ｎ／Ｐ＋基板上にＣＭＯＳイメージセンサーを形成する例を述べたが、通常のＰ型基板、あるいはＮ型基板でも同様に形成できる。
【００３８】
（第２の実施の形態）
第２の実施の形態では、第１の実施の形態と同様な製造方法でＰＤ３を電気的に分離するＳｉＯ２膜１１とＳｉ３Ｎ４膜１０を用いた素子分離層を形成する。第２の実施の形態では、第１の実施の形態と異なり、素子分離のためにＲＩＥによりＮ／Ｐ＋基板を削る深さが異なる。第１の実施の形態では、Ｎ／Ｐ＋基板を０．６μｍ程度削ったが、第２の実施の形態では、Ｎ／Ｐ＋基板を削る深さを２μｍ程度にする。この場合、製造方法においては、ＲＩＥでのエッチング時間を延ばせばよい。
【００３９】
この後、第１の実施の形態と同様な方法でＮ／Ｐ＋基板を酸化し、ＣＶＤ法によりＳｉ３Ｎ４膜を堆積し、第１の実施の形態と同様な素子分離層２０（１０，１１）を形成する。
【００４０】
図３は、本発明の第２の実施の形態に係るＣＭＯＳタイプの増幅型固体撮像装置（ＣＭＯＳイメージセンサー）のＰＤ部における断面構造を示している。図３において図２と同一な部分には同符号を付してある。
【００４１】
第２の実施の形態で形成する素子分離層構造と第１の実施の形態で形成した素子分離層構造との違いは、ＳｉＯ２膜１１／Ｓｉ３Ｎ４膜１０の素子分離層２０が、基体基板のＰ＋層からのＢ拡散により形成されるＰ／Ｎ接合部６（基体基板１とＮ型半導体層２の接合部）に接しているかどうかである。
【００４２】
図３のようにＳｉＯ２膜１１／Ｓｉ３Ｎ４膜１０の素子分離層２０がＰ／Ｎ接合部６に接する深さまで形成されているのであれば、第１の実施の形態の様な素子分離のためのＰ型半導体層７を形成する必要がなくなる。なお、素子分離層２０がＰ／Ｎ接合部６に接する構造として、図３のようにＳｉＯ２膜１１の一部がＰ／Ｎ接合部６に接する以外に、ＳｉＯ２膜１１の一部およびＳｉ３Ｎ４膜１０の一部の少なくとも一方がＰ／Ｎ接合部６に接する構造とすることもできる。この場合、素子分離層２０の最下部においてもＳｉ３Ｎ４膜１０がＳｉＯ２膜１１により挟まれている構造を形成する。
【００４３】
なお、上記第１の実施の形態と第２の実施の形態では、Ｎ／Ｐ＋基板上にＣＭＯＳイメージセンサーを形成する例を述べたが、通常のＰ型基板、あるいはＮ型基板でも同様に形成できる。しかしながら、Ｎ／Ｐ＋基板上に形成する第２の実施の形態の様な構造（図３）にすることで、Ｎエピタキシャル層２の抵抗率を考慮せず、素子分離層２０（１０、１１）の下部にＰ型半導体層７を形成する必要が無くなる。よって、ＣＭＯＳイメージセンサーをより容易に形成することができるので、Ｎ／Ｐ＋基板において形成することが好ましい。
【００４４】
以上のように本実施の形態によれば、隣接するＰＤ下部に斜め光が到達することを抑制できることにより、リーク電流、ブルーミング、混色を低減でき、装置の感度を向上させることができる。
【００４５】
なお、本発明は上記各実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。
【図面の簡単な説明】
【００４６】
【図１】本発明の第１の実施の形態に係るＣＭＯＳタイプの増幅型固体撮像装置（ＣＭＯＳイメージセンサ）における各色の画素配置を示す平面図
【図２】本発明の第２の実施の形態に係るＣＭＯＳタイプの増幅型固体撮像装置（ＣＭＯＳイメージセンサー）のＰＤ部における断面構造を示す図。
【図３】本発明の第３の実施の形態に係るＣＭＯＳタイプの増幅型固体撮像装置（ＣＭＯＳイメージセンサー）のＰＤ部における断面構造を示す図。
【符号の説明】
【００４７】
１００…画素部  １…基体基板  ２…Ｎ型半導体層  ３…ＰＤ（フォトダイオード）  ４…シールド（ＰＤＰ：ＰＤの表面シールド層）  ６…Ｐ／Ｎ接合部（基体基板からのＢとＮエピタキシャル層の接合部）  ７…Ｐ型半導体層  １０…Ｓｉ３Ｎ４膜  １１…ＳｉＯ２膜  １２…可視光線  ２０…素子分離部
【図１】
2008300537.tif 000003
【図２】
2008300537.tif 000004
【図３】
2008300537.tif 000005