(57)【要約】  半導体構造の製造のための炭素系誘電体材料、および結果として得られる構造が説明される。一例において、半導体構造の層をパターニングする方法は、基板の上方の半導体層の上方にある誘電体層に複数のトレンチを形成し、パターニングされた誘電体層を形成する段階を含む。方法はさらに、複数のトレンチをアダマンタン系の炭素ハードマスク材料で充填する段階を含む。方法はさらに、アダマンタン系の炭素ハードマスク材料に対して選択的にパターニングされた誘電体層を除去する段階を含む。方法なさらに、アダマンタン系の炭素ハードマスク材料を用いて半導体層をパターニングする段階を含む。
2021524996.tif 000002
【特許請求の範囲】
【請求項１】
半導体構造の層をパターニングする方法であって、前記方法は、
基板の上方の半導体層の上方にある誘電体層に複数のトレンチを形成し、パターニングされた誘電体層を形成する段階と、
前記複数のトレンチをアダマンタン系の炭素ハードマスク材料で充填する段階と、
前記アダマンタン系の炭素ハードマスク材料に対して選択的に前記パターニングされた誘電体層を除去する段階と、
前記アダマンタン系の炭素ハードマスク材料を用いて前記半導体層をパターニングする段階と
を備える、方法。
【請求項２】
前記複数のトレンチを前記アダマンタン系の炭素ハードマスク材料で充填する段階は、スピンオン堆積プロセスまたは流動性化学気相成長プロセスを用いる段階を含む、請求項１に記載の方法。
【請求項３】
前記誘電体層に前記複数のトレンチを形成する段階は、炭素ドーピング酸化シリコン材料に前記複数のトレンチを形成する段階を含む、請求項１に記載の方法。
【請求項４】
前記アダマンタン系の炭素ハードマスク材料を用いて前記半導体層をパターニングする段階は、前記半導体層に複数の半導体フィンを形成する段階を含む、請求項１に記載の方法。
【請求項５】
基板の上方のゲートスタックと、
前記ゲートスタックの第１面および第２面のそれぞれにおける第１および第２導電性トレンチコンタクトと、
前記ゲートスタックの最上面の上にあり、当該最上面に整合される第１ハードマスクコンポーネントと、
第１および第２導電性トレンチコンタクトの上にあり、当該第１および第２導電性トレンチコンタクトに整合される第２ハードマスクコンポーネントであって、前記第１ハードマスクコンポーネントおよび前記第２ハードマスクコンポーネントは、互いに組成において異なり、前記第１ハードマスクコンポーネントまたは前記第２ハードマスクコンポーネントのうち１つは、アダマンタン系の炭素ハードマスク材料を含む、第２ハードマスクコンポーネントと、
前記第１ハードマスクコンポーネントの開口にあり、前記ゲートスタックの一部にある導電性ビアと
を備える、集積回路構造。
【請求項６】
前記導電性ビアの一部は、前記第２ハードマスクコンポーネントの一部の上にある、請求項５に記載の集積回路構造。
【請求項７】
前記第１ハードマスクコンポーネントは、前記アダマンタン系の炭素ハードマスク材料を含む、請求項５に記載の集積回路構造。
【請求項８】
前記第２ハードマスクコンポーネントは、前記アダマンタン系の炭素ハードマスク材料を含む、請求項５に記載の集積回路構造。
【請求項９】
基板の上方の層間誘電体（ＩＬＤ）層と、
前記ＩＬＤ層のトレンチの導電性相互接続ラインであって、前記導電性相互接続ラインは第１部分および第２部分を有し、前記第１部分は前記第２部分に横方向に隣接する、導電性相互接続ラインと、
前記導電性相互接続ラインの前記第１部分と前記第２部分との間にあり、前記第１部分および前記第２部分に横方向に隣接する誘電体プラグであって、前記誘電体プラグはアダマンタン系の炭素ハードマスク材料を含む、誘電体プラグと
を備える、集積回路構造。
【請求項１０】
前記誘電体プラグは、前記導電性相互接続ラインの前記第１部分および前記第２部分に直接接触する、請求項９に記載の集積回路構造。
【請求項１１】
前記誘電体プラグはシームを含まない、請求項９に記載の集積回路構造。
【請求項１２】
前記誘電体プラグは、前記導電性相互接続ラインの前記第１部分から、且つ前記導電性相互接続ラインの前記第２部分から略等しく離間されている、略垂直のシームを含む、請求項９に記載の集積回路構造。
【請求項１３】
前記誘電体プラグは、前記導電性相互接続ラインの底部と実質的に同一平面にある底部を含む、請求項９に記載の集積回路構造。
【請求項１４】
前記ＩＬＤ層の第２トレンチの第１導電性ビアであって、前記第１導電性ビアは前記相互接続ラインの前記底部の下方にあり、前記第１導電性ビアは前記導電性相互接続ラインの前記第１部分に電気的に連結される、第１導電性ビアと、
前記ＩＬＤ層の第３トレンチの第２導電性ビアであって、前記第２導電性ビアは前記相互接続ラインの前記底部の下方にあり、前記第２導電性ビアは前記導電性相互接続ラインの前記第２部分に電気的に連結される、第２導電性ビアと
をさらに備える、請求項９に記載の集積回路構造。
【請求項１５】
前記導電性相互接続ラインは導電性バリアライナおよび導電性充填材料を含み、前記導電性充填材料はコバルトを含む、請求項９に記載の集積回路構造。
【請求項１６】
集積回路の相互接続構造であって、前記相互接続構造は、
基板の上方に配置される前記相互接続構造の第１層であって、前記第１層は、第１方向において交互である金属ラインおよび誘電体ラインの第１格子を有し、前記誘電体ラインは前記金属ラインの最上面より高い最上面を含む、第１層と、
前記相互接続構造の前記第１層の上方に配置される、前記相互接続構造の第２層であって、前記第２層は、前記第１方向に対して垂直である第２方向において交互である金属ラインおよび誘電体ラインの第２格子を有し、前記誘電体ラインは前記第２格子の前記金属ラインの最下面より低い最下面を含み、前記第２格子の前記誘電体ラインは、前記第１格子の前記誘電体ラインに重なり合い、接触するが、前記第１格子の前記誘電体ラインとは別個である、第２層と、
前記第１格子の前記金属ラインと前記第２格子の前記金属ラインとの間に配置され、前記第１格子の前記誘電体ラインの上部と同じ平面上にあり、前記第２格子の前記誘電体ラインの下部と同じ平面上にある、誘電体材料の領域であって、前記誘電体材料の領域は、アダマンタン系の炭素ハードマスク材料を含む、誘電体材料の領域と
を備える、相互接続構造。
【請求項１７】
前記第１格子の金属ラインと前記第２格子の金属ラインとの間に配置され、前記第１格子の金属ラインを前記第２格子の金属ラインに連結する導電性ビアをさらに備える、
請求項１６に記載の相互接続構造。
【請求項１８】
前記導電性ビアは、前記誘電体材料の領域と前記同じ平面上にある、請求項１７に記載の相互接続構造。
【請求項１９】
前記第１格子の前記誘電体ラインは第１誘電体材料を含み、前記第２格子の前記誘電体ラインは第２の、異なる誘電体材料を含む、請求項１６に記載の相互接続構造。
【請求項２０】
前記第１誘電体材料および第２誘電体材料は、前記アダマンタン系の炭素ハードマスク材料を含む前記誘電体材料の領域と異なる、請求項１９に記載の相互接続構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施形態は、半導体構造および処理の分野であり、具体的には、半導体構造の製造のための炭素系誘電体材料および結果として得られる構造である。
【背景技術】
【０００２】
過去数十年にわたり、集積回路内のフィーチャのスケーリングは、成長を続ける半導体産業を後押しする原動力となってきた。よりいっそう微細なフィーチャにスケーリングすることは、半導体チップの限られた面積における機能ユニットの密度増加を可能にする。
【０００３】
第１態様において、集積回路は一般的に、ビアとして当技術分野において知られている、電気導電性を有するマイクロ電子構造を備え、ビアの上方にある金属ラインまたは他の相互接続を、ビアの下方にある金属ラインまたは他の相互接続に電気的に連結する。ビアは、典型的には、リソグラフィプロセスにより形成される。代表的には、フォトレジスト層が誘電体層にわたってスピンコートされ得て、フォトレジスト層は、パターニングされたマスクによって、パターニングされた化学線に露出され得て、次に、フォトレジスト層に開口を形成すべく、露出された層が現像され得る。次に、フォトレジスト層の開口をエッチングマスクとして用いることによって、ビア用の開口が誘電体層にエッチングされ得る。この開口は、ビア開口と称される。最後に、ビア開口は、１または複数の金属または他の導電性材料で充填され、ビアを形成し得る。
【０００４】
１つの課題は、ビアと上層相互接続との間の重ね合わせ、およびビアと下層ランディング相互接続との間の重ね合わせは、一般的に、ビアピッチの４分の１のオーダーにある高い許容範囲で制御される必要があるということである。ビアピッチが時間の経過とともに常に小さくスケーリングするにつれて、重ね合わせの許容範囲もそれに合わせてスケーリングする傾向があり、その速度は、リソグラフィ装置が追いつけるよりさらに高い。従って、ビアの領域および関連する相互接続製造技術において、改善が必要とされる。
【０００５】
第２態様において、トライゲートトランジスタなどのマルチゲートトランジスタは、デバイス寸法が縮小を続けるにつれて、より広く用いられるようになった。従来のプロセスにおいて、トライゲートまたは他の非平面形トランジスタは一般的に、バルクシリコン基板またはシリコンオンインシュレータ基板のいずれかに製造される。いくつかの場合において、バルクシリコン基板は、より低い費用と、既存の高歩留まりバルクシリコン基板のインフラストラクチャとの適合性とに起因して好適である。しかしながら、マルチゲートトランジスタのスケーリングには、考慮すべき事項がないわけではない。マイクロ電子回路のこれらの基本構成単位の寸法が減少するにつれて、及び、所与の領域において製造される非常に多くの基本構成単位が増加するにつれて、これらの構成単位を製造するために用いられる半導体プロセスに対する制約が大きくなってきている。従って、非平面形トランジスタ製造技術の領域において、改善が必要とされる。
【図面の簡単な説明】
【０００６】
【図１】本開示の一実施形態に係る、二置換されたジアマンタンをオリゴマまたはポリマ（ｎ）型に重合するための例示的な方法を示す模式図である。
【図２】本開示の一実施形態に係る、（単独または別のモノマとともに）ポリマ化され得る例示的な機能化されたジアマンタン（ａ）‐（ｆ）を示す。
【図３Ａ】本開示の一実施形態に係る、パターニングされたアダマンタン系の炭素ハードマスク材料の製造方法における様々な工程を表す断面図を示す。
【図３Ｂ】本開示の一実施形態に係る、パターニングされたアダマンタン系の炭素ハードマスク材料の製造方法における様々な工程を表す断面図を示す。
【図３Ｃ】本開示の一実施形態に係る、パターニングされたアダマンタン系の炭素ハードマスク材料の製造方法における様々な工程を表す断面図を示す。
【図４Ａ】本開示の一実施形態に係る、半導体構造の製造するためにアダマンタン系の炭素ハードマスク材料を用いる方法における様々な工程を表す断面図を示す。
【図４Ｂ】本開示の一実施形態に係る、半導体構造の製造するためにアダマンタン系の炭素ハードマスク材料を用いる方法における様々な工程を表す断面図を示す。
【図４Ｃ】本開示の一実施形態に係る、半導体構造の製造するためにアダマンタン系の炭素ハードマスク材料を用いる方法における様々な工程を表す断面図を示す。
【図４Ｄ】本開示の一実施形態に係る、半導体構造の製造するためにアダマンタン系の炭素ハードマスク材料を用いる方法における様々な工程を表す断面図を示す。
【図５Ａ】本開示の一実施形態に係る、自己整合ゲートコンタクトの製造のためのコンタクトキャップ層に対するゲート電極のキャップ層の選択的エッチングを示す。
【図５Ｂ】本開示の一実施形態に係る、自己整合ゲートコンタクトの製造のためのコンタクトキャップ層に対するゲート電極のキャップ層の選択的エッチングを示す。
【図５Ｃ】本開示の一実施形態に係る、自己整合ゲートコンタクトの製造のためのコンタクトキャップ層に対するゲート電極のキャップ層の選択的エッチングを示す。
【図６Ａ】本開示の別の実施形態に係る、半導体構造の製造のためにアダマンタン系の炭素ハードマスク材料を用いる方法における様々な工程を表す集積回路層の複数の部分を示す。
【図６Ｂ】本開示の別の実施形態に係る、半導体構造の製造のためにアダマンタン系の炭素ハードマスク材料を用いる方法における様々な工程を表す集積回路層の複数の部分を示す。
【図６Ｃ】本開示の別の実施形態に係る、半導体構造の製造のためにアダマンタン系の炭素ハードマスク材料を用いる方法における様々な工程を表す集積回路層の複数の部分を示す。
【図６Ｄ】本開示の別の実施形態に係る、半導体構造の製造のためにアダマンタン系の炭素ハードマスク材料を用いる方法における様々な工程を表す集積回路層の複数の部分を示す。
【図６Ｅ】本開示の別の実施形態に係る、半導体構造の製造のためにアダマンタン系の炭素ハードマスク材料を用いる方法における様々な工程を表す集積回路層の複数の部分を示す。
【図６Ｆ】本開示の別の実施形態に係る、半導体構造の製造のためにアダマンタン系の炭素ハードマスク材料を用いる方法における様々な工程を表す集積回路層の複数の部分を示す。
【図６Ｇ】本開示の別の実施形態に係る、半導体構造の製造のためにアダマンタン系の炭素ハードマスク材料を用いる方法における様々な工程を表す集積回路層の複数の部分を示す。
【図６Ｈ】本開示の別の実施形態に係る、半導体構造の製造のためにアダマンタン系の炭素ハードマスク材料を用いる方法における様々な工程を表す集積回路層の複数の部分を示す。
【図７Ａ】本開示の一実施形態に係る、メタライゼーション層の平面図の軸ａ‐ａ'における平面図および対応する断面図を示す。
【図７Ｂ】本開示の一実施形態に係る、ライン端またはプラグの断面図を示す。
【図７Ｃ】本開示の一実施形態に係る、ライン端またはプラグの別の断面図を示す。
【図８Ａ】本開示の一実施形態に係る、プラグを最後に処理する手法における様々な工程を表す平面図および対応する断面図を示す。
【図８Ｂ】本開示の一実施形態に係る、プラグを最後に処理する手法における様々な工程を表す平面図および対応する断面図を示す。
【図８Ｃ】本開示の一実施形態に係る、プラグを最後に処理する手法における様々な工程を表す平面図および対応する断面図を示す。
【図８Ｄ】本開示の一実施形態に係る、プラグを最後に処理する手法における様々な工程を表す平面図および対応する断面図を示す。
【図８Ｅ】本開示の一実施形態に係る、プラグを最後に処理する手法における様々な工程を表す平面図および対応する断面図を示す。
【図８Ｆ】本開示の一実施形態に係る、プラグを最後に処理する手法における様々な工程を表す平面図および対応する断面図を示す。
【図９Ａ】本開示の一実施形態に係る、その中にシームを有する導電性ラインプラグの断面図を示す。
【図９Ｂ】本開示の一実施形態に係る、より低い金属ライン位置にある、導電性ラインプラグを含むメタライゼーション層のスタックの断面図を示す。
【図１０】本開示の一実施形態の１つの実装に係るコンピューティングデバイスを示す。
【図１１】本開示の１または複数の実施形態を実装するインターポーザである。
【発明を実施するための形態】
【０００７】
半導体構造の製造のための炭素系誘電体材料、および結果として得られる構造が説明される。以下の説明において、本開示の実施形態の十分な理解を提供すべく、具体的な統合および材料のレジームなど、多数の具体的な詳細が説明される。当業者には、本開示の実施形態がこれらの具体的な詳細なしに実施され得ることは明らかであろう。他の例において、本開示の実施形態を不必要に不明瞭としないようにするべく、集積回路設計レイアウトなどの周知の特徴は、詳細には説明されていない。さらに、図に示される様々な実施形態は、例示的な図示であって、必ずしも原寸通りに作図したものではないことを理解されたい。
【０００８】
以下の説明において、単なる参照の目的で特定の術語を用いる場合もあり、従って、それらに限定の意図はない。例えば、「上」、「下」、「上方」、「下方」、「底部」および「上部」などの用語は、参照されている図面における方向を指す。「前」、「後」、「裏」、および「側」などの用語は、議論の対象とするコンポーネントについて説明する記載および関連付けられた図面を参照することによって明らかとなる、一貫した任意の基準フレーム内におけるコンポーネントの複数の部分の向きおよび／または位置を説明するものである。そのような術語には、具体的に上述された文言、これらの派生語、および類似の意味の文言が含まれてよい。
【０００９】
本明細書に説明される実施形態は、フロントエンドオブライン（ＦＥＯＬ）半導体処理および構造に関し得る。ＦＥＯＬは、個別デバイス（例えば、トランジスタ、コンデンサ、抵抗器など）が半導体基板または層にパターニングされる、集積回路（ＩＣ）製造の第１部分である。ＦＥＯＬは、一般的に、金属相互接続層の堆積まで（ただし、これを含まない）のすべてを包含する。最後のＦＥＯＬ工程の後、典型的には、分離された（例えば、いかなるワイヤもない）トランジスタを有するウェハが結果として生じる。
【００１０】
本明細書に説明される実施形態は、バックエンドオブライン（ＢＥＯＬ）半導体処理および構造に関し得る。ＢＥＯＬは、個別デバイス（例えば、トランジスタ、コンデンサ、抵抗器など）がウェハ（例えば、メタライゼーション層または複数のメタライゼーション層）の配線を用いて相互接続される、ＩＣ製造の第２部分である。ＢＥＯＬは、コンタクト、絶縁層（誘電体）、金属レベル、およびチップ‐パッケージ間の接続のためのボンディング部位を含む。製造段階のＢＥＯＬ部分においては、コンタクト（パッド）、相互接続ワイヤ、ビア、及び、誘電体構造が形成される。現代のＩＣプロセスの場合、１０より多くの金属層がＢＥＯＬにおいて追加され得る。
【００１１】
下記で説明される実施形態は、ＦＥＯＬ処理および構造、ＢＥＯＬ処理および構造、またはＦＥＯＬとＢＥＯＬとの両方の処理および構造に適用され得る。具体的には、例示的な処理手法が、ＦＥＯＬ処理の状況を用いて示され得るが、そのようなアプローチは、ＢＥＯＬ処理にも適用され得る。同様に、例示的な処理手法は、ＢＥＯＬ処理の状況を用いて示され得るが、そのようなアプローチは、ＦＥＯＬ処理にも適用され得る。
【００１２】
１または複数の実施形態は、高アスペクト比のギャップ充填に適切な特性を有するハードマスク層などの材料層の製造に関する。説明される材料は、オリゴマ状およびポリマ状のダイヤモンドイドスピンオン前駆体を用いて形成される、耐エッチング絶縁炭素から構成され得る。本明細書に説明される実施形態は、ピッチもしくは２０ナノメートル（２０ｎｍ）以下を有する半導体デバイスまたは構造を製造するパターニング技術を可能にするために実装され得る。本明細書に説明される実施形態が実装され、耐エッチング充填材料の製造を可能にし得る。
【００１３】
説明すると、ダイヤモンドのような状態を有する炭素を高アスペクト比フィーチャに堆積するための実行可能アプローチは、現在は存在しない。これは、色と称される複数のエッチング選択性を必要とする新たな統合手法においてそのような材料が用いられるのを排除した。本明細書に説明される１または複数の実施形態によると、多機能アダマンタン、ジアマンタン、トリアマンタンなど（本明細書で一般的にアダマンタン系前駆体と称される）は、小さなオリゴマおよびポリマを合成するのに用いられる。結果として得られる（本明細書でアダマンタン系の炭素ハードマスク材料と称される）炭素ハードマスク材料は、ｓｐ３‐ハイブリダイズ炭素の比率が高い材料として、充填が難しいフィーチャに供給され得る。
【００１４】
アダマンタン群を代表するものとしてジアマンタンを用いると、図１は、本開示の一実施形態に係る、二置換されたジアマンタン１００をオリゴマまたはポリマ（ｎ）型１０４に重合するための例示的な方法を示す模式図である。示される特定の例において、ジビニルジアマンタンは、前駆体１００として用いられる。オリゴマまたはポリマ（ｎ）型１０４を形成するためのプロセス１０２は、ルテニウム（Ｒｕ）メタセシス触媒の使用を伴い得る。オリゴマまたはポリマ（ｎ）型１０４は、例えば、スピンコーティングを用いる供給に適切であり得る。一実施形態において、Ｃ＝Ｃ結合は、ポリマチェーンに沿ってまたはＲ１群に含まれ、選択されたフィーチャに材料が堆積されると、熱、UVまたは他の硬化部位を提供する。
【００１５】
図２は、本開示の一実施形態に係る、（単独または別のモノマとともに）ポリマ化され得る例示的な機能化されたジアマンタン（ａ）‐（ｆ）を示す。プロセス１０２などにより、例示的に機能化されたジアマンタン（ａ）‐（ｆ）の処理から結果として得られるオリゴマまたはポリマは次に、高炭素含有量を提供するスピンコーティング前駆体として用いられ得て、炭素の大部分が既にダイヤモンド様構造である。
【００１６】
別の態様において、本明細書に説明される分子の多くは、フィーチャを充填するための流動性ＣＶＤのアプローチのための揮発性前駆体として、単量体形態で用いられ得ることを理解されたい。そのような状況において、モノマは、高エネルギープラズマまたは触媒が用いられ、低温においてオリゴマ化を起こす表面に供給され、新たに形成された分子が硬化の前にフィーチャに流れることを可能にし得る。
【００１７】
さらなる説明を提供すべく、多くの新規パターニング技術の場合、固有のエッチング特性を有する材料のセットが必要とされる。エッチング選択性と共に、そのようなパターニング手法は、様々なピッチおよびアスペクト比を有するフィーチャを均一に充填する能力を有する材料も必要とし得る。標準的な方法は、この充填要件を満たすことができない場合がある。例えば、化学気相成長（ＣＶＤ）ベースのアプローチは、空隙の形成をピンチオフする傾向がある。その一方で、ＡＬＤベースのアプローチは、フィーチャを充填し得るが、シームを残す。上記のアプローチは、構造の上部から構造の底部まで、関連付けられる均一でないエッチングレートにより妨げられる場合もある。
【００１８】
本明細書に説明される材料の第１用途において、図３Ａから図３Ｃは、本開示の一実施形態に係る、パターニングされたアダマンタン系の炭素ハードマスク材料の製造方法における様々な工程を表す断面図を示す。
【００１９】
図３Ａを参照すると、半導体構造の製造のためのパターニングされたアダマンタン系の炭素ハードマスク材料の製造方法は、まず基板または下層構造３００の上方にパターニングされた材料層３０２を形成する段階を含む。パターニングされた材料層３０２は、その中に形成される複数のトレンチ３０４を含む。一実施形態において、パターニングされた材料層３０２は、パターニングされたハードマスク層である。一実施形態において、パターニングされた材料層３０２は、パターニングされた誘電体層である。
【００２０】
一実施形態において、パターニングされた材料層３０２におけるトレンチ３０４は、ピッチ分割処理およびパターニング手法を用いて形成される。ピッチ分割パターニングは、典型的には、ピッチ２分割、ピッチ４分割などを指す。ピッチ分割手法は、ＦＥＯＬ処理、ＢＥＯＬ処理、または、ＦＥＯＬ（デバイス）およびＢＥＯＬ（メタライゼーション）両方の処理に適用され得る。本明細書に説明される１または複数の実施形態によると、光リソグラフィはまず、一方向ライン（例えば、厳密に一方向であるラインまたは主に一方向であるラインのいずれか）を予め画定されたピッチに印刷して、例えば、格子構造を形成するために実装される。次に、ピッチ分割処理は、ラインの密度を増加させるための技法として実装される。
【００２１】
図３Ｂを参照すると、アダマンタン系の炭素ハードマスク材料３０６は、パターニングされた材料層３０２のトレンチ３０４に形成される。一実施形態において、アダマンタン系の炭素ハードマスク材料３０６は、スピンオン堆積プロセスまたは流動性化学気相成長プロセスを用いて形成される。一実施形態において、アダマンタン系の炭素ハードマスク材料３０６は、図１に関連付けて説明されるように、アダマンタンモノマ前駆体から形成される。
【００２２】
一実施形態において、アダマンタン系の炭素ハードマスク材料３０６は、高アスペクト比フィーチャを充填するのに最適化されたスピンオン材料である。一実施形態において、アダマンタン系の炭素ハードマスク材料３０６は、最大１０：１（高さ：幅）までのアスペクト比のフィーチャを均一に充填し得て、さらに２０：１または３０：１までの、例えば、従来のハードマスク層において形成されるトレンチも均一に充填し得る。
【００２３】
一実施形態において、現在その中にアダマンタン系の炭素ハードマスク材料３０６を含む層３０２は、例えば、ハードマスクまたはＩＬＤ３０２のエッチング特性およびアダマンタン系の炭素ハードマスク材料３０６のエッチング特性などの膜の二重エッチング特性により、２色構造と称される。一実施形態において、２色システムのアダマンタン系の炭素ハードマスク材料３０６は、固有のエッチング選択性および十分な充填（例えば、空隙またはシームのない）を有する。
【００２４】
図３Ｂの構造は、下層半導体層を最終的にパターニングするのに用いられ得る。一例として、図３Ｃは、本開示の一実施形態に係る、半導体構造の製造するためにアダマンタン系の炭素ハードマスク材料を用いる方法における工程を表す断面図を示す。
【００２５】
図３Ｃを参照すると、パターニングされた材料層３０２は、アダマンタン系の炭素ハードマスク材料３０６に対して選択的に除去される。一実施形態において、パターニングされた材料層３０２は、パターニングされた炭素ドーピング酸化シリコン材料であり、アダマンタン系の炭素ハードマスク材料３０６に対して選択的なエッチングプロセスを用いて除去される。残りのアダマンタン系の炭素ハードマスク材料３０６により形成されるパターンは次に、下層半導体層（例えば、この場合、基板３００は半導体基板であるか、またはその上に半導体層を有する基板である）に移動され得る。全体として、プロセスは、実質的にネガ型プロセスと見なされ得る。
【００２６】
そのため、一実施形態において、アダマンタン系の炭素ハードマスク材料３０６は、半導体層をエッチングするためのエッチングマスクとして用いられる。一実施形態において、アダマンタン系の炭素ハードマスク材料３０６は、半導体層における複数の半導体フィンをエッチングするためのエッチングマスクとして用いられる。別の実施形態において、アダマンタン系の炭素ハードマスク材料３０６は、半導体層における複数のゲートラインをエッチングするためのエッチングマスクとして用いられる。いずれの場合でも、一実施形態において、アダマンタン系の炭素ハードマスク材料３０６は、例えば、アッシュプロセスにより最終的に除去されるという点で、犠牲材料である。
【００２７】
図４Ａから図４Ｄは、本開示の一実施形態に係る、半導体構造の製造するためにアダマンタン系の炭素ハードマスク材料を用いる方法における様々な工程を表す断面図を示す。
【００２８】
図４Ａを参照すると、その上に形成されるパターニングされたレジストまたはハードマスク層４０４を有する、図３Ｂの構造が示される。一実施形態において、パターニングされた材料層３０２は、パターニングされたハードマスク層である。加えて、層間誘電体層４０２は、基板４００の上方に、且つ、その中にトレンチが形成されたアダマンタン系の炭素ハードマスク材料３０６を有するパターニングされた材料層３０２の下方に図示される。一実施形態において、複数のトレンチは、メタライゼーション層に対する全ての可能なビア位置を表す。
【００２９】
一実施形態において、開口４０６が、パターニングされたレジストまたはハードマスク層４０４に形成される。一実施形態において、比較的大きな露出窓を用いて開口４０６を形成すべく、リソグラフィの露出が実行される。例えば、１つの実施形態において、露出窓の中心にあるトレンチは、最終的なアダマンタン系の炭素ハードマスク材料３０６の除去のためのビア位置として選択される。近隣するハードマスク材料（３０２の一部）は露出されるが、層３０２およびアダマンタン系の炭素ハードマスク材料３０６の二重エッチング選択性により、後続のエッチングプロセスの影響を受けない。そのため、ビア形成のために選択されたトレンチの一方または両方の側に隣接して近隣領域が露出されるとしても、これらの領域は、選択されたビア位置または複数のビア位置からアダマンタン系の炭素ハードマスク材料３０６を除去するのに用いられるプロセスによる影響を受けない。
【００３０】
図４Ｂを参照すると、アダマンタン系の炭素ハードマスク材料３０６の領域のうち露出されたものは除去される。１つの実施形態において、除去は、複数のトレンチの全てより少ないトレンチからアダマンタン系の炭素ハードマスク材料３０６を除去し、メタライゼーション層に対する選択されたビア位置を画定することを表す。パターニングされたハードマスク層３０２、およびアダマンタン系の炭素ハードマスク材料３０６の残りの部分は、ＩＬＤ層４０２において１または複数のビアトレンチ４０８を形成し、一度パターニングされたＩＬＤ層４０２'を形成するためのマスクとして用いられる。１つの実施形態において、トレンチ４０８は、関連付けられる下層ビアを有する最終的な相互接続ライン位置を表す。従って、トレンチ４０８を形成するために用いられるエッチングプロセスは、１つの実施形態において、アダマンタン系の炭素ハードマスク材料３０６の選択および除去に基づくビア選択プロセスである。
【００３１】
図４Ｃを参照すると、アダマンタン系の炭素ハードマスク材料３０６の残りの部分は除去される。パターニングされたハードマスク層３０２は次に、ライントレンチ４１０をＩＬＤ層４０２'に形成するために、且つ、１または複数のビアトレンチ４０８を延ばして、対応する１または複数の延ばされたビアトレンチ４０８'を、２回パターニングされたＩＬＤ層４０２''に形成するためのマスクとして用いられる。一実施形態において、ドライエッチングプロセスは、２回パターニングされた誘電体層４０２''をパターニングするのに用いられる。
【００３２】
図４Ｄを参照すると、パターニングされたハードマスク層３０２は除去される。１または複数の延ばされたビアトレンチ４０８'およびライントレンチ４１０は次に、導電性材料で充填され、複数の金属ライン４３１２および１または複数の下層導電性ビア４１４を形成する。一実施形態において、複数の金属ライン４１２および１または複数の下層導電性ビア４１４は、金属堆積および後続の平坦化プロセスにより形成される。
【００３３】
図４Ｄの、結果として得られる構造は、その後、後続の金属ライン／ビアおよびＩＬＤ層の形成のための基礎として用いられ得ることを理解されたい。代替的に、図４Ｄ構造は、集積回路における最後の金属相互接続層を表し得る。
【００３４】
本明細書に説明される材料の第２用途において、１または複数の実施形態は、ゲートコンタクトビアをアクティブトランジスタゲートに直接ランディングアプローチ、およびそれから形成される構造に関する。そのようなアプローチは、接触の目的で、分離したゲートラインを延ばす必要性を排除し得る。また、そのようなアプローチは、別個のゲートコンタクト層がゲートラインまたは構造からの信号を伝達する必要性を排除し得る。一実施形態において、上記のフィーチャを排除することは、トレンチコンタクトにおけるコンタクト金属をリセスすることと、プロセスフローに追加の誘電体材料を導入することとにより実現される。追加の誘電体材料は、ゲート整合コンタクトプロセスの処理手法においてトレンチコンタクトの整合に既に用いられているゲート誘電体材料キャップ層とは異なるエッチング特性を有するトレンチコンタクト誘電体キャップ層として含まれる。
【００３５】
一例として、図５Ａから図５Ｃは、本開示の一実施形態に係る、自己整合ゲートコンタクトの製造のためのコンタクトキャップ層に対するゲート電極のキャップ層の選択的エッチングを示す。
【００３６】
図５Ａを参照すると、ゲートスタック５０２は基板５００に、またはその上方に形成される。第１および第２導電性トレンチコンタクト５１４は、それぞれがゲートスタック５０２の第１面および第２面にあり、その間に任意選択的な誘電体スペーサ５１２が形成されている。第１ハードマスクコンポーネント５１０は、ゲートスタック５０２に形成され、ゲートスタック５０２の最上面と整合される。第２ハードマスクコンポーネント５１６は、第１および第２導電性トレンチコンタクト５１４に形成され、第１および第２導電性トレンチコンタクト５１４と整合される。第１ハードマスクコンポーネント５１０および第２ハードマスクコンポーネント５１６は、組成において互いに異なる。一実施形態において、第１ハードマスクコンポーネント５１０または第２ハードマスクコンポーネント５１６は、アダマンタン系の炭素ハードマスク材料である。特定のそのような実施形態において、第１ハードマスクコンポーネント５１０は、アダマンタン系の炭素ハードマスク材料を含むか、またはアダマンタン系の炭素ハードマスク材料である。一実施形態において、図示されるように、ゲートスタック５０２は、高誘電率ゲート誘電体層５０４、仕事関数ゲート電極層５０６、および助長充填層５０８を含む。
【００３７】
図５Ｂを参照すると、第１ハードマスクコンポーネント５１０は、ゲート電極５０２上から除去され、ゲート電極５０２の上方に開口５２０を形成する。開口５２０は、ゲート電極５０２の一部のみを露出させ得て、ここで、示される透視図のページ内外のゲート電極５０２の複数の部分は、第１ハードマスクコンポーネント５１０の残りのエッチングされていない複数の部分により覆されたままであることを理解されたい。一実施形態において、第１ハードマスクコンポーネント５１０は、第２ハードマスクコンポーネント５１６に対して選択的に除去され、該当する場合、誘電体スペーサ５１２に対して選択的に除去される。
【００３８】
図５Ｃを参照すると、導電性ビア５２２は、第１ハードマスクコンポーネントの開口５２０に、且つゲートスタック５０２の一部の上に形成される。一実施形態において、図示されるように、導電性ビア５２２の一部は、第２ハードマスクコンポーネント５１６の一部の上にある。
【００３９】
本明細書に説明される材料の第３用途において、図６Ａから６Ｈは、本開示の別の実施形態に係る、半導体構造の製造のためにアダマンタン系の炭素ハードマスク材料を用いる方法における様々な工程を表す集積回路層の複数の部分を示す。説明される各工程の各図において、角度をつけた３次元断面図が提供される。
【００４０】
図６Ａは、本開示の一実施形態に係る、深い金属ラインの製造に続くサブトラクティブビアおよびプラグプロセスのための開始点構造６００を示す。図６Ａを参照すると、構造６００は、介在する層間誘電体（ＩＬＤ）ライン６０４を有する金属ライン６０２を含む。ライン６０２のいくつかは、前の相互接続層に連結するための下層ビアと関連付けられ得ることを理解されたい。一実施形態において、金属ライン６０２は、ＩＬＤ材料（例えば、ライン６０４のＩＬＤ材料）にトレンチをパターニングすることにより形成される。次に、トレンチは、金属で充填され、必要な場合、ＩＬＤライン６０４の上部に平坦化される。一実施形態において、金属のトレンチおよび充填プロセスは、高アスペクト比のフィーチャを伴う。例えば、１つの実施形態において、金属ライン幅に対する金属ラインの高さのアスペクト比は、約５から１０範囲内にある。
【００４１】
図６Ｂは、本開示の一実施形態に係る、金属ラインのリセスに続く図６Ａの構造を示す。図６Ｂを参照すると、金属ライン６０２は、選択的にリセスされ、第１レベル金属ライン６０６を提供する。リセスは、ＩＬＤライン６０４に対して選択的に実行される。リセスは、ドライエッチング、ウェットエッチングまたはこれらの組み合わせによるエッチングにより実行され得る。リセスの程度は、バックエンドオブライン（ＢＥＯＬ）相互接続構造内の適切な導電性相互接続ラインとして使用するための第１レベル金属ライン６０６のターゲットとされる厚さにより判断され得る。
【００４２】
図６Ｃは、本開示の一実施形態に係る、層間誘電体（ＩＬＤ）層の形成に続く、図６Ｂの構造を示す。図６Ｃを参照すると、ＩＬＤ材料層６０８は堆積され、必要に応じて、リセスされた金属ライン６０６およびＩＬＤライン６０４の上方のレベルに平坦化される。
【００４３】
図６Ｄは、本開示の一実施形態に係る、ハードマスク層の堆積およびパターニングに続く、図６Ｃの構造を示す。図６Ｄを参照すると、ハードマスク層６１０はＩＬＤ層６０８の上に形成される。１つのそのような実施形態において、ハードマスク層６１０は、図６Ｄに図示するように、第１レベル金属ライン６０６／ＩＬＤライン６０４の格子パターンに対して直交する格子パターンで形成される。一実施形態において、ハードマスク層６１０により形成される格子構造は、タイトピッチ格子構造である。１つのそのような実施形態において、従来のリソグラフィではタイトピッチを直接的に達成することができない。例えば、従来のリソグラフィに基づくパターンがまず形成され得るが、ピッチはスペーサマスクパターニングを用いて二分割され得る。またさらに、２回目のスペーサマスクパターニングによって元のピッチが四分割され得る。従って、図６Ｄの第２ハードマスク層６１０の格子状パターンは、一定のピッチで離間され、一定の幅を有するハードマスクラインを有し得る。
【００４４】
図６Ｅは、本開示の一実施形態に係る、図６Ｄのハードマスクのパターニングを用いて画定されるトレンチ形成に続く、図６Ｄの構造を示す。図６Ｅを参照すると、ＩＬＤ層６０８の露出されている（すなわち、６１０により保護されていない）領域はエッチングされ、トレンチ６１２およびパターニングされたＩＬＤ層６１４を形成する。エッチングは、従って、第１レベル金属ライン６０６およびＩＬＤライン６０４の上面で終了し、それらを露出させる。
【００４５】
図６Ｆは、本開示の一実施形態に係る、アダマンタン系の炭素ハードマスク材料の形成に続く、図６Ｅお構造を示す。図６Ｆを参照すると、アダマンタン系の炭素ハードマスク材料６１６Ａ、６１６Ｂおよび６１６Ｃは、リセスされた金属ライン６０６の露出部分の上方の可能なビア位置に形成される。アダマンタン系の炭素ハードマスク材料６１６Ａ、６１６Ｂおよび６１６Ｃは、ＩＬＤライン６０４に横方向に隣接して形成される。加えて、図６Ｆを再び参照すると、ハードマスク層６１０は、パターニングされたＩＬＤ層６１４から除去され得る。
【００４６】
図６Ｇは、選択されたビア位置を露出させるための、アダマンタン系の炭素ハードマスク材料の複数の部分の除去に続く、図６Ｆの構造を示す。例えば、アダマンタン系の炭素ハードマスク材料の部分６１６Ａおよび６１６Ｃは、選択されたビア位置で除去される。その一方で、残りのアダマンタン系の炭素ハードマスク材料６１６Ｂは、ビア形成のために選択されていない位置に保持される。一実施形態において、アダマンタン系の炭素ハードマスク材料の部分６１６Ａおよび６１６Ｃのエッチング特性は、ＩＬＤライン６０４およびＩＬＤライン６１４に対する、アダマンタン系の炭素ハードマスク材料の部分６１６Ａおよび６１６Ｃの高度に選択的な除去を可能にする。１つのそのような実施形態において、ＩＬＤライン６０４およびＩＬＤライン６１４に対するアダマンタン系の炭素ハードマスク材料の部分６１６Ａと６１６Ｃと間におけるエッチング特性の差は、より広いまたはより緩和されたリソグラフィプロセスの使用を可能にし、ＩＬＤライン６０４および／またはＩＬＤライン６１４の複数の部分のいくつかが重なり合ったり露出されたりすることを可能にする。
【００４７】
図６Ｇを再び参照すると、一実施形態において、結果として得られる構造は、３つまでの異なる誘電体材料領域（ＩＬＤライン６０４＋ＩＬＤライン６１４＋残りのアダマンタン系の炭素ハードマスク材料６１６Ｂ）を、メタライゼーション構造の単一平面に含む。１つのそのような実施形態において、ＩＬＤライン６０４およびＩＬＤライン６１４は同一の材料から構成される。別のそのような実施形態において、ＩＬＤライン６０４およびＩＬＤライン６１４は異なるＩＬＤ材料から構成される。いずれの場合でも、残りのアダマンタン系の炭素ハードマスク材料６１６Ｂは、アダマンタン系の炭素ハードマスク材料から構成され、当該アダマンタン系の炭素ハードマスク材料は、その例が上述されており、ＩＬＤライン６０４およびＩＬＤライン６１４の材料とは異なる。具体的な実施形態において、ＩＬＤライン６０４およびＩＬＤライン６１４の材料間の垂直のシーム（例えば、シーム６９７）、および／またはＩＬＤライン６０４と残りのアダマンタン系の炭素ハードマスク材料６１６Ｂとの間の垂直のシーム（例えば、シーム６９８）および／またはＩＬＤライン６１４と残りのアダマンタン系の炭素ハードマスク材料６１６Ｂとの間の垂直のシーム（例えば、シーム６９９）などの区別最終構造において観察される。
【００４８】
図６Ｈは、本開示の一実施形態に係る金属ラインおよびビア形成に続く、図６Ｇの構造を示す。図６Ｈを参照すると、金属ライン６２２およびビア６２４は、図６Ｇの開口に金属を充填する際に形成される。金属ライン６２２は、ビア６２４により下層金属ライン６０６に連結される。一実施形態において、開口は、ダマシンアプローチまたはボトムアップフィルアプローチで充填され、図６Ｈに示される構造を提供する。従って、上記のアプローチにおける金属ラインおよびビアを形成するための金属（例えば、銅および関連付けられるバリア並びにシード層）の堆積は、典型的には、標準的なバックエンドオブライン（ＢＥＯＬ）処理に用いられるものであり得る。一実施形態において、後続製造工程では、ＩＬＤライン６１４は除去され、結果として得られる金属ライン６２４間のエアギャップを提供し得る。一実施形態において、図６Ｈに図示するように、残りのアダマンタン系の炭素ハードマスク材料６１６Ｂは図６Ｈの最終構造に保持される。
【００４９】
図６Ｈの構造は、その後、後続の金属ライン／ビアおよびＩＬＤ層の形成のための基礎として用いられ得る。代替的に、図６Ｈの構造は、集積回路における最後の金属相互接続層を表し得る。上記のプロセス工程は、代替的な順序で実施され得ること、すべての工程が実行される必要はないことおよび／または追加のプロセス工程が実行され得ることを理解されたい。いかなる場合でも、結果として得られる構造は、下層金属ラインを直接センタリングされるビアの製造を可能にする。すなわち、ビアは、例えば、不完全な選択的エッチング処理により、下層金属ラインの厚さより広くてもよく、狭くてもよく、またはそれと同じ厚さであってもよい。それにもかかわらず、一実施形態において、ビアの中心は、金属ラインの中心と直接整合（一致）される。さらに、ＩＬＤは、どのプラグおよびビアがプライマリＩＬＤとは異なる可能性が高いか、および両方向において完全に自己整合されるかを選択するのに用いられる。そのため、一実施形態において、他の場合には許容されるべき従来のリソグラフィ／二重ダマシンパターニングによるオフセットは、本明細書に説明される結果として得られる構造の要因ではない。図６Ｈを再び参照すると、次に、サブトラクティブアプローチによる自己整合の製造は、この段階で完成し得る。同様の方式で製造される次の層は、全体のプロセスをもう一度開始することを必要とする可能性が高い。代替的に、他のアプローチがこの段階で用いられ、従来の二重または単一ダマシンアプローチなどの追加の相互接続層を提供し得る。
【００５０】
本明細書に説明される材料の第４用途において、金属ライン端をパターニングする技術が説明される。説明すると、半導体製造の次世代型ノードにおいて、より低いレベルの相互接続は、ライン格子、ライン端、およびビアの別個のパターニングプロセスにより形成され得る。しかしながら、ビアがライン端に侵入するので（逆も同様）、複合パターンの忠実度は低下する傾向があり得る。本明細書に説明される実施形態は、関連付けられる近接規則を排除する、プラグプロセスとしても知られているライン端プロセスを提供する。実施形態は、ビアをライン端に配置すること、および大きいビアをライン端にわたってストラッピングすることを可能にし得る。
【００５１】
さらに詳しく説明すると、図７Ａは、本開示の一実施形態に係る、メタライゼーション層の平面図の軸ａ‐ａ'における平面図および対応する断面図を示す。図７Ｂは、本開示の一実施形態に係る、ライン端またはプラグの断面図を示す。図７Ｃは、本開示の一実施形態に係る、ライン端またはプラグの別の断面図を示す。
【００５２】
図７Ａを参照すると、メタライゼーション層７００は、誘電体層７０４に形成される金属ライン７０２を含む。金属ライン７０２は、下層ビア７０３に連結され得る。誘電体層７０４は、ライン端またはプラグ領域７０５を含み得る。図７Ｂを参照すると、誘電体層７０４のライン端またはプラグ領域７０５は、誘電体層７０４の上にハードマスク層７１０をパターニングし、次に誘電体層７０４の露出部分をエッチングすることにより製造され得る。誘電体層７０４の露出部分は、ライントレンチ７０６を形成するのに適切な深さまでエッチングされてもよく、またはビアトレンチ７０８を形成するのに適切な深さまでさらにエッチングされてもよい。図７Ｃを参照すると、ライン端またはプラグ７０５の側壁に隣接して対向する２つのビアは、単一の大きな露出７１６で製造され、ライントレンチ７１２およびビアトレンチ７１４を最終的に形成し得る。
【００５３】
しかしながら、図７Ａから図７Ｃを再び参照すると、忠実度問題および／またはハードマスク侵食問題は、不完全なパターニングレジームをもたらし得る。対照的に、本明細書に説明される１または複数の実施形態は、トレンチおよびビアのパターニングプロセス後のライン端誘電体（プラグ）の構築を伴うプロセスフローの実装を含む。
【００５４】
一態様において、次に、本明細書に説明される１または複数の実施形態は、金属ライン（「ライン端」、「プラグ」または「カット」と称される）間の非導電性空間または中断部分を製造するアプローチに関し、いくつかの実施形態においては、導電性ビアに関連付けられる。導電性ビアは、定義によると、前の層の金属パターン上にランディングするために用いられる。このように、本明細書に説明される実施形態は、リソグラフィ装置による整合への依存度がより低いので、より強固な相互接続製造手法を可能にする。そのような相互接続製造手法は、整合／露出に対する制約を緩和するために用いられ得て、電気的接触を（例えば、ビア抵抗を減少させることによって）改善するために用いられ得て、従来のアプローチを用いてそのようなフィーチャをパターニングするのに本来必要だった全体的なプロセス工程、および、処理時間を減少させるために用いられ得る。
【００５５】
図８Ａから図８Ｆは、本開示の一実施形態に係る、プラグを最後に処理する手法における様々な工程を表す平面図および対応する断面図を示す。
【００５６】
図８Ａを参照すると、集積回路構造の製造方法は、下層メタライゼーション層８００の上方に形成される層間誘電体（ＩＬＤ）材料層８０２の上部８０４においてライントレンチ８０６を形成する段階を含む。ビアトレンチ８０８は、ＩＬＤ材料層８０２の下部８１０に形成される。ビアトレンチ８０８は、下層メタライゼーション層８００の金属ライン８１２を露出させる。
【００５７】
図８Ｂを参照すると、犠牲材料８１４は、ＩＬＤ材料層８０２の上方、且つライントレンチ８０６およびビアトレンチ８０８に形成される。犠牲材料８１４は、図８Ｂに図示するように、その上に形成されるハードマスク８１５を有し得る。
【００５８】
図８Ｃを参照すると、犠牲材料８１４は、ライントレンチ８０６の犠牲材料８１４の導通を遮断すべく、例えば、犠牲材料８１４に開口８１６を提供すべく、パターニングされる。
【００５９】
図８Ｄを参照すると、犠牲材料８１４の開口８１６は、誘電体材料で充填され、誘電体プラグ８１８を形成する。一実施形態において、図８Ｄに図示するように、誘電体材料を有する犠牲材料８１４の開口８１６の充填に続いて、ハードマスク８１５は、ＩＬＤ材料８０２の上面８２２の上方に上面８２０を有する誘電体プラグ８１８を提供すべく、除去される。犠牲材料８１４が除去され、誘電体プラグ８１８を残す。
【００６０】
一実施形態において、犠牲材料８１４の開口８１６を誘電体材料で充填する段階は、アダマンタン系の炭素ハードマスク材料で充填する段階を含む。１つのそのような実施形態において、犠牲材料８１６の開口８１４をアダマンタン系の炭素ハードマスク材料で充填する段階は、スピンオンプロセスまたは流動性化学気相成長プロセスを用いて充填する段階を含む。
【００６１】
図８Ｅを参照すると、ライントレンチ８０６およびビアトレンチ８０８は、導電性材料８２４で充填される。一実施形態において、図示されるように、導電性材料８２４は、誘電体プラグ８１８およびＩＬＤ層８０２の上方にわたって形成される。
【００６２】
図８Ｆを参照すると、導電性材料８２４および誘電体プラグ８１８は平坦化され、ライントレンチ８０６の導電性材料８２４の導通を遮断する平坦化された誘電体プラグ８１８'を提供する。
【００６３】
図８Ｆを再び参照すると、本開示の一実施形態に従って、集積回路構造８５０は、基板の上方に層間誘電体（ＩＬＤ）層８０２を含む。導電性相互接続ライン８２４は、ＩＬＤ層８０２のトレンチ８０６にある。導電性相互接続ライン８２４は、第１部分８２４Ａおよび第２部分８２４Ｂを有し、第１部分８２４Ａは、第２部分８２４Ｂに横方向に隣接する。誘電体プラグ８１８'は、導電性相互接続ライン８２４の第１部分８２４Ａと第２部分８２４Ｂとの間にあり、それらに横方向に隣接する。図示されていないが、一実施形態において、導電性相互接続ライン８２４は、上述された例示的な材料である、導電性バリアライナおよび導電性充填材料を含む。１つのそのような実施形態において、導電性充填材料はコバルトを含む。
【００６４】
一実施形態において、誘電体プラグ８１８'は、アダマンタン系の炭素ハードマスク材料を含む。一実施形態において、誘電体プラグ８１８'は、導電性相互接続ライン８２４の第１部分８２４Ａおよび第２部分８２４Ｂに直接接触する。
【００６５】
一実施形態において、誘電体プラグ８１８'は、導電性相互接続ライン８２４の底部８２４Ｃと実質的に同一平面上にある底部８１８Ａを有する。一実施形態において、第１導電性ビア８２６は、ＩＬＤ層８０２のトレンチ８０８にある。１つのそのような実施形態において、第１導電性ビア８２６は、相互接続ライン８２４の底部８２４Ｃの下方にあり、第１導電性ビア８２６は、導電性相互接続ライン８２４の第１部分８２４Ａに電気的に連結される。
【００６６】
一実施形態において、第２導電性ビア８２８は、ＩＬＤ層８０２の第３トレンチ８３０にある。第２導電性ビア８２８は、相互接続ライン８２４の底部８２４Ｃの下方にあり、第２導電性ビア８２８は、導電性相互接続ライン８２４の第２部分８２４Ｂに電気的に連結される。
【００６７】
一実施形態において、誘電体プラグは、スピンオンプロセスを用いて形成され、シームを含まない。しかしながら、別の実施形態において、誘電体プラグは、アーティファクトが製造された誘電体プラグに残存し得る充填プロセス（例えば、ＣＶＤ）を用いて形成され得る。一例として、図９Ａは、本開示の一実施形態に係る、その中にシームを有する導電性ラインプラグの断面図を示す。
【００６８】
図９Ａを参照すると、誘電体プラグ９１８は、導電性相互接続ライン８２４の第１部分８２４Ａから、且つ導電性相互接続ライン８２４の第２部分８２４Ｂから略等しく離間されている、略垂直のシーム９００を有する。
【００６９】
誘電体プラグは、それらが収容されているＩＬＤ材料とは組成において異なり、下部メタライゼーション層などの選択されたメタライゼーション層にのみ含まれ得るということを理解されたい。一例として、図９Ｂは、本開示の一実施形態に係る、より低い金属ライン位置にある、導電性ラインプラグを含むメタライゼーション層のスタックの断面図を示す。
【００７０】
図９Ｂを参照すると、集積回路構造９５０は、基板９５２の上方の、第１層間誘電体（ＩＬＤ）層９５４内にあり、第１層間誘電体（ＩＬＤ）層９５４により離間される第１複数の導電性相互接続ライン９５６を含む。第１複数の導電性相互接続ライン９５６の個々は、１または複数の誘電体プラグ９５８により遮断された導通を有する。一実施形態において、１または複数の誘電体プラグ９５８は、ＩＬＤ層９５２と異なる材料を含む。第２複数の導電性相互接続ライン９６６は、第１ＩＬＤ層９５４の上方の、第２ＩＬＤ層９６４内にあり、第２ＩＬＤ層９６４により離間される。一実施形態において、第２複数の導電性相互接続ライン９６６の個々は、第２ＩＬＤ層９６４の１または複数の部分９６８により遮断された導通を有する。図示されるように、他のメタライゼーション層は集積回路構造９５０に含まれ得ることを理解されたい。
【００７１】
１つの実施形態において、１または複数の誘電体プラグ９５８は、アダマンタン系の炭素ハードマスク材料を含む。１つの実施形態において、第１ＩＬＤ層９５４および第２ＩＬＤ層９６４（また、したがって、第２ＩＬＤ層９６４の１または複数の部分９６８）は、炭素ドーピング酸化シリコン材料を含む。
【００７２】
１つの実施形態において、第１複数の導電性相互接続ライン９５６の個々は、第１導電性バリアライナ９５６Ａおよび第１導電性充填材料９５６Ｂを含む。第２複数の導電性相互接続ライン９６６は、第２導電性バリアライナ９６６Ａおよび第２導電性充填材料９６６Ｂを含む。１つのそのような実施形態において、第１導電性充填材料９５６Ｂは、第２導電性充填材料９６６Ｂと組成において異なる。特定のそのような実施形態において、第１導電性充填材料９５６Ｂはコバルトを含み、第２導電性充填材料９６６Ｂは銅を含む。
【００７３】
１つの実施形態において、第１複数の導電性相互接続ライン９５６は、同様の層９７０に示されるように、第１ピッチ（Ｐ１）を有する。第２複数の導電性相互接続ライン９６６は、同様の層９８０に示されるように、第２ピッチ（Ｐ２）を有する。第２ピッチ（Ｐ２）は、第１ピッチ（Ｐ１）より大きい。１つの実施形態において、第１複数の導電性相互接続ライン９５６の個々は、第１幅（同様の層９７０に示されるように、Ｗ１）を有する。第２複数の導電性相互接続ライン９６６の個々は、第２幅（同様の層９８０に示されるように、Ｗ２）を有する。第２幅（Ｗ２）は、第１幅（Ｗ１）より大きい。
【００７４】
上述の層および材料は、集積回路の（１または複数の）下層デバイス層などの下層半導体基板または構造の内、上、または上方に形成され得ることを理解されたい。一実施形態において、下層半導体基板は、集積回路を製造するのに用いられる一般的な加工対象物を表す。半導体基板は、多くの場合、シリコンまたは別の半導体材料のウェハまたは他の部品を含む。適切な半導体基板は、限定されるものではないが、単一結晶シリコン、多結晶シリコン、およびシリコンオンインシュレータ（ＳＯＩ）、ならびに、ゲルマニウム、炭素またはＩＩＩ−Ｖ族材料を含む基板など、他の半導体材料で形成される類似の基板を含む。半導体基板は、製造の段階に応じて、多くの場合、トランジスタおよび集積回路などを含む。基板はまた、半導体材料、金属、誘電体、ドーパント、および半導体基板において一般的に見られる他の材料を含み得る。さらに、図示される構造は、下層の低いレベルのバックエンドオブライン（ＢＥＯＬ）相互接続層に製造され得る。
【００７５】
ＢＥＯＬメタライゼーション層のメタライゼーション層またはメタライゼーション層の部分を製造する先行の方法が、選択工程に関連して詳細に説明されているが、製造のための追加のまたは中間の工程は、リソグラフィ、エッチング、薄膜堆積、平坦化（化学機械研磨（ＣＭＰ）など）、拡散、メトロロジ、犠牲層の使用、エッチング終了層の使用、平坦化終了層の使用、または、マイクロ電子コンポーネント製造を伴うその他任意の関連付けられる措置などの、標準的なマイクロ電子の製造プロセスを含み得るということを理解されたい。また、先行のプロセスフローについて説明されたプロセス工程は、代替的な順序で実施され得ること、すべての工程が実行される必要はないこと、または追加のプロセス工程が実行されるまたは両方があり得ることを理解されたい。
【００７６】
一実施形態において、本明細書の全体にわたり用いられるように、層間誘電体（ＩＬＤ）材料は、誘電体または絶縁材料の層から構成されるまたはそれを含む。適切な誘電体材料の例は限定されるものではないが、シリコン酸化物（例えば、二酸化シリコン（ＳｉＯ２））、ドーピングシリコン酸化物、フッ化シリコン酸化物、炭素ドーピングシリコン酸化物、当技術分野において知られている様々な低誘電率の誘電体材料、およびこれらの組み合わせを含む。層間誘電体材料は、例えば、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）、または他の堆積方法などの技術により形成され得る。
【００７７】
また、一実施形態において、本明細書の全体にわたり用いられるように、金属ラインまたは相互接続ライン材料（およびビア材料）は、１または複数の金属または他の導電性構造から構成される。一般的な例は、銅ライン、および銅と周囲のＩＬＤ材料との間のバリア層を含んでよい構造または含まなくてよい構造の使用である。本明細書で用いられるように、金属という用語は、合金、スタック、および複数の金属の他の組み合わせを含む。例えば、金属相互接続ラインは、バリア層（例えば、Ｔａ、ＴａＮ、ＴｉまたはＴｉＮのうち１または複数を含む層）、異なる金属または合金のスタックなどを含み得る。従って、相互接続ラインは、単一材料層であってもよく、または導電性ライナー層および充填層を含む複数の層から形成されてもよい。電気めっき、化学気相成長または物理気相成長などの任意の適切な堆積プロセスが、相互接続ラインを形成するために用いられ得る。一実施形態において、相互接続ラインは、限定されるものではないが、Ｃｕ、Ａｌ、Ｔｉ、Ｚｒ、Ｈｆ、Ｖ、Ｒｕ、Ｃｏ、Ｎｉ、Ｐｄ、Ｐｔ、Ｗ、Ａｇ、Ａｕまたはこれらの合金などの導電性材料から構成される。また、相互接続ラインは、場合によって、当技術分野において配線、ワイヤ、ライン、金属または単に相互接続と称される。
【００７８】
また、一実施形態において、本明細書の全体にわたり用いられるように、上記のアダマンタン系の炭素ハードマスク材料以外のハードマスク材料は、層間誘電体材料とは異なる誘電体材料から構成される。１つの実施形態において、異なる成長またはエッチング選択性を、互いにおよび下層誘電体および金属層に提供するように、異なるハードマスク材料が異なる領域において用いられ得る。いくつかの実施形態において、ハードマスク層は、シリコン窒化物層（例えば、窒化シリコン）またはシリコン酸化物層または両方、またはこれらの組み合わせを含む。他の適切な材料は、炭素ベース材料を含み得る。別の実施形態において、ハードマスク材料は金属種を含む。例えば、ハードマスクまたは他の上層材料は、チタン窒化物層または別の金属（例えば、窒化チタン）を含み得る。潜在的には、より少ない量の酸素などの他の材料が、これらの層のうち１または複数に含まれ得る。代替的に、当技術分野において知られている他のハードマスク層が、特定の実装に応じ用いられ得る。ハードマスク層は、ＣＶＤ、ＰＶＤまたは他の堆積方法により形成され得る。
【００７９】
また、一実施形態において、本明細書の全体にわたり用いられるように、リソグラフィ工程は、１９３ｎｍ液浸リソグラフィ（ｉ１９３）、極端紫外（ＥＵＶ）リソグラフィまたは電子ビーム直接描画（ＥＢＤＷリソグラフィ）などを用いて実行される。ポジ型レジストまたはネガ型レジストが用いられ得る。１つの実施形態において、リソグラフィマスクは、トポグラフィックマスキング部分、反射防止コーティング（ＡＲＣ）層、およびフォトレジスト層から構成される３層マスクである。特定のそのような実施形態において、トポグラフィックマスキング部分は、炭素ハードマスク（ＣＨＭ）層であり、反射防止コーティング層はシリコンＡＲＣ層である。
【００８０】
パターニングされたフィーチャは、一定のピッチで離間され、一定の幅を有するライン、穴またはトレンチを有する格子状パターンでパターニングされ得る。パターンは、例えば、ピッチ２分割またはピッチ４分割のアプローチにより製造され得る。一例において、ブランケット膜（多結晶シリコン膜など）は、例えば、スペーサベースのクアドラプルパターニング（ＳＢＱＰ）またはピッチ４分割を伴い得る、リソグラフィおよびエッチング処理を用いてパターニングされる。ラインの格子パターンは、多数の方法により製造され得て、当該方法は、１９３ｎｍ液浸リソグラフィ（ｉ１９３）、極端紫外（ＥＵＶ）および／または電子ビーム直接描画（ＥＢＤＷ）リソグラフィ、誘導自己組織化などを含むことを理解されたい。他の実施形態において、ピッチが一定である必要はなく、幅も一定である必要はない。
【００８１】
一実施形態において、金属ライン、ＩＬＤラインまたはハードマスクラインための「格子構造」という用語は、タイトピッチ格子構造を指すべく、本明細書において用いられる。１つのそのような実施形態において、従来のリソグラフィではタイトピッチを直接的に達成することができない。例えば、当技術分野において知られているように、従来のリソグラフィに基づくパターンがまず形成され得るが、ピッチはスペーサマスクパターニングを用いて二分割され得る。またさらに、２回目のスペーサマスクパターニングによって元のピッチが四分割され得る。従って、本明細書に説明される格子状パターンは、一定のピッチで離間され、一定の幅を有する金属ライン、ＩＬＤラインまたはハードマスクラインを有し得る。パターンは、ピッチ２分割またはピッチ４分割、または他のピッチ分割のアプローチにより製造され得る。
【００８２】
本明細書で開示される実施形態は、多種多様な異なるタイプの集積回路および／またはマイクロ電子デバイスを製造するために用いられ得る。そのような集積回路の例は、限定されるものではないが、プロセッサ、チップセットコンポーネント、グラフィックプロセッサ、デジタル信号プロセッサ、およびマイクロコントローラなどを含む。他の実施形態においては、半導体メモリが製造され得る。更に、集積回路または他のマイクロ電子デバイスは、当技術分野において知られている多種多様な電子デバイスにおいて用いられ得る。例えば、コンピュータシステム（例えば、デスクトップ、ラップトップ、サーバ）、携帯電話、パーソナル電子機器などである。集積回路は、バス、およびシステムにおける他のコンポーネントと連結され得る。例えば、プロセッサは、１または複数のバスによりメモリ、チップセットなどに連結され得る。プロセッサ、メモリおよびチップセットの各々は、潜在的に、本明細書に開示されるアプローチを用いて製造され得る。
【００８３】
図１０は、本開示の一実施形態の１つの実装に係るコンピューティングデバイス１０００を示す。コンピューティングデバイス１０００は、ボード１００２を収容する。ボード１００２は、限定されるものではないが、プロセッサ１００４および少なくとも１つの通信チップ１００６を含む多数のコンポーネントを含み得る。プロセッサ１００４は、ボード１００２に物理的且つ電気的に連結される。いくつかの実装において、少なくとも１つの通信チップ１００６も、ボード１００２に物理的且つ電気的に連結される。さらなる実装において、通信チップ１００６はプロセッサ１００４の一部である。
【００８４】
その用途に応じて、コンピューティングデバイス１０００は、ボード１００２に物理的且つ電気的に連結されてもよいまたは連結されなくてもよい他のコンポーネントを含み得る。これらの他のコンポーネントは、限定されるものではないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィックプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、出力増幅器、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、および大容量ストレージ装置（ハードディスクドライブ、コンパクトディスク（CD）、デジタル多用途ディスク（ＤＶＤ）など）を含む。
【００８５】
通信チップ１００６は、コンピューティングデバイス１０００との間でデータを転送するための無線通信を可能にする。「無線」という用語およびその派生語は、非固体媒体による変調電磁放射の使用によってデータを通信し得る回路、デバイス、システム、方法、技術、通信チャネルなどを説明するのに用いられ得る。当該用語は、関連付けられるデバイスがいかなるワイヤも含まないことを示唆するものではないが、いくつかの実施形態においては関連付けられるデバイスがワイヤを含まないこともある。通信チップ１００６は、限定されるものではないが、Ｗｉ−Ｆｉ（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、これらの派生物、ならびに３Ｇ、４Ｇ、５Ｇおよびそれ以降の世代として指定されるその他任意の無線プロトコルを含む多数の無線規格またはプロトコルのうちいずれかを実装し得る。コンピューティングデバイス１０００は、複数の通信チップ１００６を含み得る。例えば、第１通信チップ１００６は、Ｗｉ−ＦｉおよびＢｌｕｅｔｏｏｔｈ（登録商標）などの近距離無線通信専用であり得て、第２通信チップ１００６は、ＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、Ｅｖ−ＤＯ、およびその他などの長距離無線通信専用であり得る。
【００８６】
コンピューティングデバイス１０００のプロセッサ１００４は、プロセッサ１００４内でパッケージ化された集積回路ダイを含む。一実施形態において、本明細書に説明されるように、プロセッサの集積回路ダイは、アダマンタン系の炭素ハードマスク材料を含むか、またはそれを用いて製造される。「プロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理し、当該電子データを、レジスタおよび／またはメモリに格納され得る他の電子データに変換する、任意のデバイスまたはデバイスの一部を指し得る。
【００８７】
通信チップ１００６も、通信チップ１００６内でパッケージ化された集積回路ダイを含む。一実施形態において、本明細書に説明されるように、通信チップの集積回路ダイは、アダマンタン系の炭素ハードマスク材料を含むか、またはそれを用いて製造される。
【００８８】
さらなる実装において、本明細書に説明されるように、コンピューティングデバイス１０００内に収容された別のコンポーネントは、アダマンタン系の炭素ハードマスク材料を含むまたはそれを用いて製造される集積回路ダイを含み得る。
【００８９】
様々な実装において、コンピューティングデバイス１０００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメントコントロールユニット、デジタルカメラ、携帯音楽プレイヤまたはデジタルビデオレコーダであり得る。さらなる実装において、コンピューティングデバイス１０００は、データを処理するその他任意の電子デバイスであり得る。
【００９０】
図１１は、本開示の１または複数の実施形態を含むインターポーザ１１００を示す。インターポーザ１１００は、第１基板１１０２と第２基板１１０４とのブリッジになるために用いられる介在基板である。第１基板１１０２は、例えば、集積回路ダイであり得る。第２基板１１０４は、例えば、メモリモジュール、コンピュータマザーボード、または別の集積回路ダイであり得る。一般的に、インターポーザ１１００の目的は、接続をより幅広いピッチに広げること、または接続を異なる接続にリルートすることである。例えば、インターポーザ１１００は、後で第２基板１１０４に連結され得るボールグリッドアレイ（ＢＧＡ）１１０６に、集積回路ダイを連結し得る。いくつかの実施形態において、第１基板および第２基板１１０２／１１０４は、インターポーザ１１００の対向する側に取り付けられる。他の実施形態において、第１基板および第２基板１１０２／１１０４は、インターポーザ１１００の同じ側に取り付けられる。さらなる実施形態において、３つまたは３つより多くの基板が、インターポーザ１１００により相互接続される。
【００９１】
インターポーザ１１００は、エポキシ樹脂、ガラス繊維強化エポキシ樹脂、セラミック材料、またはポリイミドなどのポリマ材料で形成され得る。さらなる実装において、インターポーザは、シリコン、ゲルマニウム、ならびに他のＩＩＩ−Ｖ族およびＩＶ群材料などの、半導体基板における使用のために上述された同一の材料を含み得る、代替的な強固または柔軟な材料で形成され得る。
【００９２】
インターポーザは、スルーシリコンビア（ＴＳＶ）１１１２を含むが、これに限定されるものではない、金属相互接続１１０８およびビア１１１０を含み得る。インターポーザ１１００は、パッシブおよびアクティブデバイスの両方を含む、埋め込みデバイス１１１４をさらに含み得る。そのようなデバイスは、限定されるものではないが、コンデンサ、デカップリングコンデンサ、抵抗器、インダクタ、ヒューズ、ダイオード、変圧器、センサ、および静電放電（ＥＳＤ）デバイスを含む。無線振動数（ＲＦ）デバイス、出力増幅器、電力管理デバイス、アンテナ、アレイ、センサ、およびＭＥＭＳデバイスなどのより複雑なデバイスが、インターポーザ１１００上にさらに形成され得る。本開示の実施形態に従って、本明細書に開示された装置またはプロセスは、インターポーザ１１００の製造において用いられ得る。
【００９３】
従って、本開示の実施形態は、半導体構造の製造のための炭素系誘電体材料、および結果として得られる構造を含む。
【００９４】
示された本開示の実施形態の実装の上記の説明は、要約書に説明されたものを含み、網羅的である意図、または開示された正確な形態に本開示を限定する意図はない。本開示の具体的な実装例および例は、例示的な目的のために本明細書に説明されているものの、当業者であれば理解するように、様々な同等な修正が本開示の範囲内において可能である。
【００９５】
これらの修正は、上記の発明を実施するための形態を考慮して、本開示になされ得る。以下の特許請求の範囲に用いられる用語は、明細書および特許請求の範囲に開示された具体的な実装例に本開示を限定するものと解釈されるべきではない。むしろ、本開示の範囲は、特許請求の範囲の解釈の確立された原則に従って解釈されるべき以下の特許請求の範囲により全体的に判断されるべきである。
【００９６】
例示的実施形態１：半導体構造の層をパターニングする方法は、基板の上方の半導体層の上方にある誘電体層に複数のトレンチを形成し、パターニングされた誘電体層を形成する段階を含む。方法はさらに、複数のトレンチをアダマンタン系の炭素ハードマスク材料で充填する段階を含む。方法はさらに、アダマンタン系の炭素ハードマスク材料に対して選択的にパターニングされた誘電体層を除去する段階を含む。方法なさらに、アダマンタン系の炭素ハードマスク材料を用いて半導体層をパターニングする段階を含む。
【００９７】
例示的実施形態２：例示的実施形態１の方法であって、複数のトレンチをアダマンタン系の炭素ハードマスク材料で充填する段階は、スピンオン堆積プロセスまたは流動性化学気相成長プロセスを用いる段階を含む、方法。
【００９８】
例示的実施形態３：例示的実施形態１または２の方法であって、誘電体層に複数のトレンチを形成する段階は、炭素ドーピング酸化シリコン材料に複数のトレンチを形成する段階を含む、方法。
【００９９】
例示的実施形態４：例示的実施形態１、２または３の方法であって、アダマンタン系の炭素ハードマスク材料を用いて半導体層をパターニングする段階は、半導体層に複数の半導体フィンを形成する段階を含む、方法。
【０１００】
例示的実施形態５：基板の上方にゲートスタックを含む集積回路構造。第１および第２導電性トレンチコンタクトはそれぞれ、ゲートスタックの第１面および第２面である。第１ハードマスクコンポーネントは、ゲートスタックに形成され、ゲートスタックの最上面と整合される。第２ハードマスクコンポーネントは、第１および第２導電性トレンチコンタクトに形成され、第１および第２導電性トレンチコンタクトと整合される。第１ハードマスクコンポーネントおよび第２ハードマスクコンポーネントは、組成において互いに異なる。第１ハードマスクコンポーネントまたは第２ハードマスクコンポーネントのうち１つは、アダマンタン系の炭素ハードマスク材料を含む。導電性ビアは、第１ハードマスクコンポーネントの開口にあり、ゲートスタックの一部にある。
【０１０１】
例示的実施形態６：例示的実施形態５の集積回路構造であって、導電性ビアの一部は第２ハードマスクコンポーネントの一部の上にある、集積回路構造。
【０１０２】
例示的実施形態７：例示的実施形態５または６の集積回路構造であって、第１ハードマスクコンポーネントはアダマンタン系の炭素ハードマスク材料を含む、集積回路構造。
【０１０３】
例示的実施形態８：例示的実施形態５または６の集積回路構造であって、第２ハードマスクコンポーネントはアダマンタン系の炭素ハードマスク材料を含む、集積回路構造。
【０１０４】
例示的実施形態９：集積回路構造は、基板の上方に層間誘電体（ＩＬＤ）層を含む。導電性相互接続ラインは、ＩＬＤ層のトレンチにあり、導電性相互接続ラインは、第１部分および第２部分を有し、第１部分は第２部分に横方向に隣接する。誘電体プラグは導電性相互接続ラインの第１部分と第２部分との間にあり、当該第１部分および第２部分に横方向に隣接し、誘電体プラグはアダマンタン系の炭素ハードマスク材料を含む。
【０１０５】
例示的実施形態１０：例示的実施形態９の集積回路構造であって、誘電体プラグは導電性相互接続ラインの第１部分および第２部分と直接接触する、集積回路構造。
【０１０６】
例示的実施形態１１：例示的実施形態９または１０の集積回路構造であって、誘電体プラグはシームを含まない、集積回路構造。
【０１０７】
例示的実施形態１２：例示的実施形態９または１０の集積回路構造であって、誘電体プラグは、導電性相互接続ラインの第１部分から、且つ導電性相互接続ラインの第２部分から略等しく離間されている、略垂直のシームを有する。
【０１０８】
例示的実施形態１３：例示的実施形態９、１０、１１または１２の集積回路構造であって、誘電体プラグは、導電性相互接続ラインの底部と実質的に同一平面にある底部を有する、集積回路構造。
【０１０９】
例示的実施形態１４：例示的実施形態９、１０、１１、１２または１３の集積回路構造であって、当該集積回路構造はさらに、ＩＬＤ層の第２トレンチの第１導電性ビアであって、当該第１導電性ビアは相互接続ラインの底部の下方にあり、当該第１導電性ビアは導電性相互接続ラインの第１部分に電気的に連結される、第１導電性ビアと、ＩＬＤ層の第３トレンチの第２導電性ビアであって、当該第２導電性ビアは、相互接続ラインの底部の下方にあり、当該第２導電性ビアは導電性相互接続ラインの第２部分に電気的に連結される、第２導電性ビアとを含む、集積回路構造。
【０１１０】
例示的実施形態１５：例示的実施形態９、１０、１１、１２、１３または１４の集積回路構造であって、導電性相互接続ラインは、導電性バリアライナおよび導電性充填材料を含み、導電性充填材料はコバルトを含む、集積回路構造。
【０１１１】
例示的実施形態１６：集積回路の相互接続構造は、基板の上方に配置される相互接続構造の第１層を含む。第１層は、第１方向において交互である金属ラインおよび誘電体ラインの第１格子を含む。誘電体ラインは、金属ラインの最上面より高い最上面を有する。相互接続構造の第２層は、相互接続構造の第１層の上方に配置される。第２層は、第１方向に対して垂直である第２方向において交互である金属ラインおよび誘電体ラインの第２格子を含む。誘電体ラインは、第２格子の金属ラインの最下面より低い最下面を有する。第２格子の誘電体ラインは、第１格子の誘電体ラインに重なり合い、接触するが、第１格子の誘電体ラインとは別個である。誘電体材料の領域は、第１格子の金属ラインと第２格子の金属ラインとの間に配置され、第１格子の誘電体ラインの上部と同じ平面上にあり、第２格子の誘電体ラインの下部と同じ平面上にある。誘電体材料の領域は、アダマンタン系の炭素ハードマスク材料を含む。
【０１１２】
例示的実施形態１７：例示的実施形態１６の相互接続構造であって、当該相互接続構造はさらに、第１格子と金属ラインと第２格子の金属ラインとの間に配置され、第１格子と金属ラインを第２格子の金属ラインに連結する導電性ビアを含む、相互接続構造。
【０１１３】
例示的実施形態１８：例示的実施形態１７の相互接続構造であって、導電性ビアは、誘電体材料の領域と同じ平面上にある、相互接続構造。
【０１１４】
例示的実施形態１９：例示的実施形態１６、１７または１８の相互接続構造であって、第１格子の誘電体ラインは、第１誘電体材料から構成される、相互接続構造。
【０１１５】
例示的実施形態２０：例示的実施形態１９の相互接続構造であって、第２格子の誘電体ラインは、第２の、異なる誘電体材料から構成される、相互接続構造。第１誘電体材料および第２誘電体材料は、アダマンタン系の炭素ハードマスク材料から構成される誘電体材料の領域と異なる。
【図１】
2021524996.tif 000003
【図２（ａ）】
2021524996.tif 000004
【図２（ｂ）】
2021524996.tif 000005
【図２（ｃ）】
2021524996.tif 000006
【図２（ｄ）】
2021524996.tif 000007
【図２（ｅ）】
2021524996.tif 000008
【図２（ｆ）】
2021524996.tif 000009
【図３Ａ】
2021524996.tif 000010
【図３Ｂ】
2021524996.tif 000011
【図３Ｃ】
2021524996.tif 000012
【図４Ａ】
2021524996.tif 000013
【図４Ｂ】
2021524996.tif 000014
【図４Ｃ】
2021524996.tif 000015
【図４Ｄ】
2021524996.tif 000016
【図５Ａ】
2021524996.tif 000017
【図５Ｂ】
2021524996.tif 000018
【図５Ｃ】
2021524996.tif 000019
【図６Ａ】
2021524996.tif 000020
【図６Ｂ】
2021524996.tif 000021
【図６Ｃ】
2021524996.tif 000022
【図６Ｄ】
2021524996.tif 000023
【図６Ｅ】
2021524996.tif 000024
【図６Ｆ】
2021524996.tif 000025
【図６Ｇ】
2021524996.tif 000026
【図６Ｈ】
2021524996.tif 000027
【図７Ａ】
2021524996.tif 000028
【図７Ｂ】
2021524996.tif 000029
【図７Ｃ】
2021524996.tif 000030
【図８Ａ】
2021524996.tif 000031
【図８Ｂ】
2021524996.tif 000032
【図８Ｃ】
2021524996.tif 000033
【図８Ｄ】
2021524996.tif 000034
【図８Ｅ】
2021524996.tif 000035
【図８Ｆ】
2021524996.tif 000036
【図９Ａ】
2021524996.tif 000037
【図９Ｂ】
2021524996.tif 000038
【図１０】
2021524996.tif 000039
【図１１】
2021524996.tif 000040
【手続補正書】
【提出日】令和3年3月22日(2021.3.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体構造の層をパターニングする方法であって、前記方法は、
基板の上方の半導体層の上方にある誘電体層に複数のトレンチを形成し、パターニングされた誘電体層を形成する段階と、
前記複数のトレンチをアダマンタン系の炭素ハードマスク材料で充填する段階と、
前記アダマンタン系の炭素ハードマスク材料に対して選択的に前記パターニングされた誘電体層を除去する段階と、
前記アダマンタン系の炭素ハードマスク材料を用いて前記半導体層をパターニングする段階と
を備える、方法。
【請求項２】
前記複数のトレンチを前記アダマンタン系の炭素ハードマスク材料で充填する段階は、スピンオン堆積プロセスまたは流動性化学気相成長プロセスを用いる段階を含む、請求項１に記載の方法。
【請求項３】
前記誘電体層に前記複数のトレンチを形成する段階は、炭素ドーピング酸化シリコン材料に前記複数のトレンチを形成する段階を含む、請求項１または２に記載の方法。
【請求項４】
前記アダマンタン系の炭素ハードマスク材料を用いて前記半導体層をパターニングする段階は、前記半導体層に複数の半導体フィンを形成する段階を含む、請求項１から３のいずれか一項に記載の方法。
【請求項５】
基板の上方のゲートスタックと、
前記ゲートスタックの第１面および第２面のそれぞれにおける第１および第２導電性トレンチコンタクトと、
前記ゲートスタックの最上面の上にあり、当該最上面に整合される第１ハードマスクコンポーネントと、
第１および第２導電性トレンチコンタクトの上にあり、当該第１および第２導電性トレンチコンタクトに整合される第２ハードマスクコンポーネントであって、前記第１ハードマスクコンポーネントおよび前記第２ハードマスクコンポーネントは、互いに組成において異なり、前記第１ハードマスクコンポーネントまたは前記第２ハードマスクコンポーネントのうち１つは、アダマンタン系の炭素ハードマスク材料を含む、第２ハードマスクコンポーネントと、
前記第１ハードマスクコンポーネントの開口にあり、前記ゲートスタックの一部にある導電性ビアと
を備える、集積回路構造。
【請求項６】
前記導電性ビアの一部は、前記第２ハードマスクコンポーネントの一部の上にある、請求項５に記載の集積回路構造。
【請求項７】
前記第１ハードマスクコンポーネントは、前記アダマンタン系の炭素ハードマスク材料を含む、請求項５に記載の集積回路構造。
【請求項８】
前記第２ハードマスクコンポーネントは、前記アダマンタン系の炭素ハードマスク材料を含む、請求項５に記載の集積回路構造。
【請求項９】
基板の上方の層間誘電体（ＩＬＤ）層と、
前記ＩＬＤ層のトレンチの導電性相互接続ラインであって、前記導電性相互接続ラインは第１部分および第２部分を有し、前記第１部分は前記第２部分に横方向に隣接する、導電性相互接続ラインと、
前記導電性相互接続ラインの前記第１部分と前記第２部分との間にあり、前記第１部分および前記第２部分に横方向に隣接する誘電体プラグであって、前記誘電体プラグはアダマンタン系の炭素ハードマスク材料を含む、誘電体プラグと
を備える、集積回路構造。
【請求項１０】
前記誘電体プラグは、前記導電性相互接続ラインの前記第１部分および前記第２部分に直接接触する、請求項９に記載の集積回路構造。
【請求項１１】
前記誘電体プラグはシームを含まない、請求項９または１０に記載の集積回路構造。
【請求項１２】
前記誘電体プラグは、前記導電性相互接続ラインの前記第１部分から、且つ前記導電性相互接続ラインの前記第２部分から略等しく離間されている、略垂直のシームを含む、請求項９から１１のいずれか一項に記載の集積回路構造。
【請求項１３】
前記誘電体プラグは、前記導電性相互接続ラインの底部と実質的に同一平面にある底部を含む、請求項９から１２のいずれか一項に記載の集積回路構造。
【請求項１４】
前記ＩＬＤ層の第２トレンチの第１導電性ビアであって、前記第１導電性ビアは前記導電性相互接続ラインの底部の下方にあり、前記第１導電性ビアは前記導電性相互接続ラインの前記第１部分に電気的に連結される、第１導電性ビアと、
前記ＩＬＤ層の第３トレンチの第２導電性ビアであって、前記第２導電性ビアは前記導電性相互接続ラインの前記底部の下方にあり、前記第２導電性ビアは前記導電性相互接続ラインの前記第２部分に電気的に連結される、第２導電性ビアと
をさらに備える、請求項９から１３のいずれか一項に記載の集積回路構造。
【請求項１５】
前記導電性相互接続ラインは導電性バリアライナおよび導電性充填材料を含み、前記導電性充填材料はコバルトを含む、請求項９から１４のいずれか一項に記載の集積回路構造。
【請求項１６】
集積回路の相互接続構造であって、前記相互接続構造は、
基板の上方に配置される前記相互接続構造の第１層であって、前記第１層は、第１方向において交互である金属ラインおよび誘電体ラインの第１格子を有し、前記誘電体ラインは前記金属ラインの最上面より高い最上面を含む、第１層と、
前記相互接続構造の前記第１層の上方に配置される、前記相互接続構造の第２層であって、前記第２層は、前記第１方向に対して垂直である第２方向において交互である金属ラインおよび誘電体ラインの第２格子を有し、前記誘電体ラインは前記第２格子の前記金属ラインの最下面より低い最下面を含み、前記第２格子の前記誘電体ラインは、前記第１格子の前記誘電体ラインに重なり合い、接触するが、前記第１格子の前記誘電体ラインとは別個である、第２層と、
前記第１格子の前記金属ラインと前記第２格子の前記金属ラインとの間に配置され、前記第１格子の前記誘電体ラインの上部と同じ平面上にあり、前記第２格子の前記誘電体ラインの下部と同じ平面上にある、誘電体材料の領域であって、前記誘電体材料の領域は、アダマンタン系の炭素ハードマスク材料を含む、誘電体材料の領域と
を備える、相互接続構造。
【請求項１７】
前記第１格子の金属ラインと前記第２格子の金属ラインとの間に配置され、前記第１格子の金属ラインを前記第２格子の金属ラインに連結する導電性ビアをさらに備える、
請求項１６に記載の相互接続構造。
【請求項１８】
前記導電性ビアは、前記誘電体材料の領域と前記同じ平面上にある、請求項１７に記載の相互接続構造。
【請求項１９】
前記第１格子の前記誘電体ラインは第１誘電体材料を含み、前記第２格子の前記誘電体ラインは第２の、異なる誘電体材料を含む、請求項１６に記載の相互接続構造。
【請求項２０】
前記第１誘電体材料および第２誘電体材料は、前記アダマンタン系の炭素ハードマスク材料を含む前記誘電体材料の領域と異なる、請求項１９に記載の相互接続構造。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
１または複数の実施形態は、高アスペクト比のギャップ充填に適切な特性を有するハードマスク層などの材料層の製造に関する。説明される材料は、オリゴマ状およびポリマ状のダイヤモンドイドスピンオン前駆体を用いて形成される、耐エッチング絶縁炭素から構成され得る。本明細書に説明される実施形態は、２０ナノメートル（２０ｎｍ）以下のピッチを有する半導体デバイスまたは構造を製造するパターニング技術を可能にするために実装され得る。本明細書に説明される実施形態が実装され、耐エッチング充填材料の製造を可能にし得る。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００３６
【補正方法】変更
【補正の内容】
【００３６】
図５Ａを参照すると、ゲートスタック５０２は基板５００に、またはその上方に形成される。第１および第２導電性トレンチコンタクト５１４は、それぞれがゲートスタック５０２の第１面および第２面にあり、その間に任意選択的な誘電体スペーサ５１２が形成されている。第１ハードマスクコンポーネント５１０は、ゲートスタック５０２に形成され、ゲートスタック５０２の最上面と整合される。第２ハードマスクコンポーネント５１６は、第１および第２導電性トレンチコンタクト５１４に形成され、第１および第２導電性トレンチコンタクト５１４と整合される。第１ハードマスクコンポーネント５１０および第２ハードマスクコンポーネント５１６は、組成において互いに異なる。一実施形態において、第１ハードマスクコンポーネント５１０または第２ハードマスクコンポーネント５１６は、アダマンタン系の炭素ハードマスク材料である。特定のそのような実施形態において、第１ハードマスクコンポーネント５１０は、アダマンタン系の炭素ハードマスク材料を含むか、またはアダマンタン系の炭素ハードマスク材料である。一実施形態において、図示されるように、ゲートスタック５０２は、高誘電率ゲート誘電体層５０４、仕事関数ゲート電極層５０６、および導電性充填層５０８を含む。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正の内容】
【００６８】
図９Ａを参照すると、誘電体プラグ９１８は、導電性相互接続ライン９２４の第１部分９２４Ａから、且つ導電性相互接続ライン９２４の第２部分９２４Ｂから略等しく離間されている、略垂直のシーム９００を有する。
【国際調査報告】
2021524996.tif 000041
2021524996.tif 000042
2021524996.tif 000043