(57)【要約】【課題】小型化および製造コストの削減を図り易いスタンダードセル方式の半導体装置を得ること。【解決手段】所定の回路が形成されている複数種類の機能セルを配置・配線することで形成された集積回路を備え、機能セルそれぞれにおけるｙ軸方向の長さは互いに同じで、ｘ軸方向の長さは該機能セルの種類毎に異なるスタンダードセル方式の半導体装置を構成するにあたり、グリッド方式のレイアウトツールを用いて機能セルを配置・配線する際の配線グリッドの間隔をＤとしたときに、ｘ軸方向の長さを間隔Ｄの整数倍から外すことで回路の形成に利用されない余剰領域Ｒを削減した機能セルＦＣ1を集積回路に含ませ、これにより当該集積回路の形成に利用されない余剰領域を低減させてチップサイズを小さくして、１枚のシリコンウェハやＳＯＩ基板等から切り出される個数を増加させる。【選択図】        図３
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【特許請求の範囲】
【請求項１】
所定の回路が形成されている複数種類の機能セルを配置・配線することで形成された集積回路を備え、
前記機能セルそれぞれにおけるｙ軸方向の長さは互いに同じで、ｘ軸方向の長さは該機能セルの種類毎に異なり、
前記集積回路は、グリッド方式のレイアウトツールを用いて前記機能セルを配置・配線する際の配線グリッドの間隔をＤとしたときに、前記ｘ軸方向の長さが前記間隔Ｄの整数倍から外れた機能セルを含み、
該ｘ軸方向の長さが前記間隔Ｄの整数倍から外れた機能セルを前記集積回路に含ませることで、該集積回路の形成に利用されない余剰領域を低減させたことを特徴とするスタンダードセル方式の半導体装置。
【請求項２】
前記機能セルの前記ｘ軸方向の長さは、（ｍ＋ａ・ｎ-P）・Ｄ（Ｄは前記配線グリッドの間隔を表し、ｍ，ｎはそれぞれ２以上の整数を表し、ａ，Ｐはそれぞれ１以上の整数を表す。）であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ｎは２であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記機能セルは、半導体基板に形成されて前記回路を構成する回路素子と、該回路素子を覆う第１層間絶縁膜と、該第１層間絶縁膜上に設けられ、前記ｘ軸方向に延在する第１層配線とを有し、
前記第１配線層の前記ｘ軸方向の長さは（１−ｎ-P）・Ｄ以上であることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記機能セルは、半導体基板に形成され前記回路を構成する回路素子と、該回路素子を覆う第１層間絶縁膜と、該第１層間絶縁膜上に設けられ、ｙ軸方向に延在する第１層配線と、該第１層配線を覆う第２層間絶縁膜と、該第２層間絶縁膜に設けられ、前記ｘ軸方向に延在する第２層配線とを有し、
前記第２層配線の前記ｘ軸方向の長さは２・（１−ｎ-P）・Ｄ以上であることを特徴とする請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記機能セルは、半導体基板に形成されて前記回路を構成する回路素子と、該回路素子を覆う第１層間絶縁膜と、該第１層間絶縁膜上に設けられ、ｙ軸方向に延在する第１層配線と、該第１層配線を覆う第２層間絶縁膜と、該第２層間絶縁膜に設けられた第２層配線とを有し、
前記第２層配線は、ビアコンタクトを介して前記第１層配線に接続された第１領域と、該第１領域の一端から前記ｙ軸方向に延在する第２領域とを含み、
前記第１領域の前記ｘ軸方向の長さは、前記第１層配線の線幅をＬWとしたときに、２・（１−ｎ-P）・Ｄ＋ＬW以上であることを特徴とする請求項２〜４のいずれか１つに記載の半導体装置。
【請求項７】
所定の回路が形成されている複数種類の機能セルをレイアウトツールにより配置・配線して集積回路を設計するにあたり、
前記機能セルそれぞれにおけるｙ軸方向の長さは互いに同じにし、ｘ軸方向の長さは該機能セルの種類毎に異ならせ、
グリッド方式のレイアウトツールを用いて前記機能セルを配置・配線する際の配線グリッドの間隔をＤとしたときに、前記ｘ軸方向の長さが前記間隔Ｄの整数倍から外れた機能セルを前記集積回路に含ませ、
該ｘ軸方向の長さが前記間隔Ｄの整数倍から外れた機能セルを前記集積回路に含ませることで、該集積回路の形成に利用されない余剰領域を低減させることを特徴とする集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置、および集積回路の設計方法に関し、特にスタンダードセル方式の半導体装置、およびスタンダードセル方式の半導体装置における集積回路の設計方法に関する。
【背景技術】
【０００２】
ＡＮＤ回路、ＯＲ回路、ＮＯＲ回路、インバータ回路、バッファ回路、フリップフロップ回路等の回路が予め設計され標準化されている複数種類の機能セルを組み合わせて集積回路が形成されるスタンダードセル方式の半導体装置は、ゲートアレイ方式やエンデベットアレイ方式等の半導体装置に比べて設計の自由度が高い、チップ面積の無駄を抑え易い、高集積密度化を図り易い等の特徴を有している。
【０００３】
このような特徴を有するスタンダードセル方式の半導体装置に用いられる機能セルでは、レイアウトツールにより機能セルの配置、および機能セル間の配線を自動的に行うことができるように、グリッド方式のレイアウトツールの配置・配線画面での配線グリッドの間隔（以下、「グリッド間隔」と略記する。）を単位長さとして用いて、ｘ軸方向の長さとｙ軸方向の長さとが定められている。ただし、各機能セルでのｙ軸方向の長さは互いに同じ値とされ、ｘ軸方向の長さのみが機能セルの種類毎に適宜設定される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、スタンダードセル方式の半導体装置に用いられる従来の機能セルの中には、回路素子や配線が形成されない余剰領域を意図的に設けてｘ軸方向の長さを上記グリッド間隔の整数倍にしたものがある。このような余剰領域は、スタンダードセル方式の半導体装置の小型化や製造コストの削減を図るうえで阻害要因となる。
【０００５】
本発明は上記の事情に鑑みてなされたものであり、小型化および製造コストの削減を図り易いスタンダードセル方式の半導体装置を得ることを目的とする。また、スタンダードセル方式の半導体装置の小型化および製造コストの削減を図り易くする集積回路の設計方法を得ることを他の目的とする。
【課題を解決するための手段】
【０００６】
上記の目的を達成する本発明のスタンダードセル方式の半導体装置の一形態では、グリッド方式のレイアウトツールを用いて機能セルの配置・配線を行う際の配線グリッドの間隔をＤとしたときに、ｘ軸方向の長さが当該配線グリッドの間隔Ｄの整数倍から外れている機能セルを用いて集積回路が形成される。
【発明の効果】
【０００７】
本発明に係る上記形態の半導体装置では、ｘ軸方向の長さがグリッド間隔Ｄの整数倍から外れている機能セルを含ませることができるので、例えばｘ軸方向について余剰領域がない機能セルのみによって所望の集積回路を形成することができる。その結果として、集積回路の形成に利用されない余剰領域を低減させて半導体装置のチップサイズを小さくし、１枚のシリコンウェハやＳＯＩ（Silicon  on  Insulator）基板等から切り出される半導体装置の個数を増加させることが容易である。すなわち、半導体装置の小型化および製造コストの削減を図ることが容易である。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の半導体装置および集積回路の設計方法それぞれの実施の形態について、図面を用いて詳細に説明する。なお、本発明は以下に説明する実施の形態に限定されるものではない。
【０００９】
図１は、本発明のスタンダードセル方式の半導体装置の一例を示す概念図であり、図２は、図１中の一点鎖線Ｌで囲まれた領域を概略的に示す拡大図である。図１に示すスタンダードセル方式の半導体装置２０では、半導体基板１にＣＰＵ（Central  Processing  Unit）コア部１０、アナログ−ディジタル／ディジタル−アナログ変換部１２、２つのランダムアクセスメモリ（ＲＡＭ）部１４ａ，１４ｂ、リードオンリーメモリ（ＲＯＭ）部１６、第１論理回路部１８ａ、第２論理回路部１８ｂ、第３論理回路部１８ｃ、および複数の入出力パッドＰが形成されている。
【００１０】
図２に示すように、第２論理回路部１８ｂにはＡＮＤ回路、ＯＲ回路、ＮＯＲ回路、インバータ回路、バッファ回路、またはフリップフロップ回路等に対応した複数種類の機能セルＦＣがそれぞれ所定数ずつ、かつ所定のパターンで配置され、これらの機能セルＦＣを配線することで所望の集積回路（論理回路）が構築されている。上記の機能セルＦＣそれぞれでのｙ軸方向の長さは互いに同じ値であり、ｘ軸方向の長さは機能セルＦＣの種類毎に適宜設定されている。なお、図２においては、便宜上、どの種類の機能セルにも同じ参照符号「ＦＣ」を付してある。また、ｘ軸方向およびｙ軸方向を判り易くするために、同図にはｘ−ｙ座標軸を併記してある。
【００１１】
上述の第２論理回路部１８ｂにおけるのと同様に、第１論理回路部１８ａ、第３論理回路部１８ｃ、およびＣＰＵコア部１０においても複数の機能セルが配置され、これらが所定のパターンで配線されて所望の集積回路を構築しているが、ここではその図示を省略する。
【００１２】
このような構造を有する半導体装置２０は、当該半導体装置２０を構成している複数種類の機能セルＦＣのうちの特定の種類の機能セルの大きさに特徴を有している。以下、大きさに特徴を有している機能セルについて図３を参照して詳述する。
【００１３】
図３は、大きさに特徴を有している機能セルの一例を概略的に示す平面図である。同図に示す機能セルＦＣ1は、回路素子として複数の電界効果トランジスタを有するものであり、図３には４つの活性領域３ａ〜３ｄと４つのゲート電極線１０３ａ〜１０３ｄとが概略的に示されている。また同図には、機能セルＦＣ1の大きさを判り易くするために、グリッド方式のレイアウトツールを用いて機能セルＦＣ1の配置・配線を行う際に画面に表示される配線グリッドＧを描いてある。ｘ軸方向およびｙ軸方向のいずれにおいても、配線グリッドＧの間隔（グリッド間隔）は一定の値Ｄである。なお、ｘ軸方向およびｙ軸方向を判り易くするために、図３にはｘ−ｙ座標軸を併記してある。
【００１４】
図３から明らかなように、機能セルＦＣ1でのｙ軸方向の長さは当該ｙ軸方向でのグリッド間隔Ｄの５倍に相当し、ｘ軸方向の長さはグリッド間隔Ｄの６倍よりも長く７倍よりも短い。すなわち、機能セルＦＣ1でのｘ軸方向の長さは、グリッド間隔Ｄの整数倍から外れている。機能セルＦＣ1における左端（図３での左端）から活性領域３ｃ，３ｄの右端（図３での右端）までの距離がグリッド間隔Ｄの略６倍に相当することから、従来の仕様でこのような機能セルを作製するとｘ軸方向の長さがグリッド間隔Ｄの７倍となって、同図中にスマッジングを付した領域Ｒ分だけｘ軸方向の長さが長くなる。換言すれば、機能セルＦＣ1は、従来の仕様で作製した場合に比べて領域Ｒ分だけ小型化されている。
【００１５】
上記の領域Ｒは、機能セルＦＣ1に所望の回路を形成するときに当該回路の形成に利用されない余剰領域である。スタンダードセル方式の半導体装置では、複数種類の機能セルがそれぞれ多数個（例えば数万〜数十万個）用いられるので、１種類の機能セルについてだけでも余剰領域を削減すれば、半導体装置全体としても集積回路の形成に利用されない余剰領域を低減させることができ、当該半導体装置のチップサイズを小さくすることができる。その結果として、１枚のシリコンウェハやＳＯＩ基板等から切り出される半導体装置の個数を容易に増加させることができる。
【００１６】
したがって、上述の機能セルＦＣ1を有している半導体装置２０（図１参照）では、小型化および製造コストの削減を図ることが容易である。当該半導体装置２０の小型化および製造コストの削減を図るうえからは、従来の仕様の下では余剰領域があった全ての種類の機能セルについて当該余剰領域をなくし、ｘ軸方向について余剰領域がない機能セルのみによって所望の集積回路を形成することが好ましい。勿論、設計の効率化等を図るために、一部の種類の機能セルにおいてのみ上記の余剰領域をなくすようにすることもできる。
【００１７】
なお、機能セルのｘ軸方向の長さがグリッド間隔Ｄの整数倍であるか否かは、例えば次のようにして検証することができる。まず、半導体装置２０を構成する複数種類の機能セルの中から同じ種類の機能セルを複数個探し出す。ここでいう「同じ種類の機能セル」とは、機能が同じであると共に回路素子の大きさおよび配置パターンが同じで、かつ配線パターンも同じである機能セルを意味する。次いで、これらの機能セルでの配線ピッチを求める。当該配線ピッチがグリッド方式のレイアウトツールでのグリッド間隔Ｄに相当する。この後、ｘ軸方向の長さを検証したい機能セルの位置座標を求めてｘ軸方向の長さを算出し、当該長さをグリッド間隔Ｄで除す。割り切れれば、機能セルのｘ軸方向の長さはグリッド間隔Ｄの整数倍であり、余りが出れば、機能セルのｘ軸方向の長さはグリッド間隔Ｄの整数倍から外れていることになる。ただし、検証精度を高めるために、上記の検証はｘ軸方向の長さを検証したい複数個の機能セルについて行い、製造誤差も考慮して最終的に判断する。
【００１８】
上述した技術的効果を奏する半導体装置２０（図１参照）を設計するにあたって、機能セルＦＣ1（図３参照）のｘ軸方向の長さをグリッド間隔Ｄの整数倍からどの程度外すかは、当該機能セルＦＣ1での回路素子の配置等に応じて適宜選定可能である。例えば、グリッド間隔Ｄのｎ-P（ｎは２以上の整数を表し、Ｐは１以上の整数を表す。）単位、具体的に１／２単位、１／４単位、１／８単位等、所望の単位を決めて外すことも可能であるし、単位を決めずに自由に外すことも可能である。機能セルＦＣ1でのｘ軸方向の長さをグリッド間隔Ｄの整数倍からｎ-P単位で外す場合、当該機能セルＦＣ1でのｘ軸方向の長さは（ｍ＋ａ・ｎ-P）・Ｄ（ｍは２以上の整数を表し、ａは１以上の整数を表す。）で表されることになる。
【００１９】
半導体装置２０を設計する際にレイアウトツールによる各機能セルの配置・配線を容易にするという観点からは、単位を決めずに機能セルＦＣ1のｘ軸方向の長さを自由に設定するよりも、グリッド間隔Ｄの１／２単位、１／４単位、１／８単位等、単位を決めて機能セルＦＣ1のｘ軸方向の長さを設定した方が好ましい。単位を決めて機能セルＦＣ1のｘ軸方向の長さを設定すると、レイアウトツールにより当該機能セルＦＣ1の配置・配線を行う際の候補点の数が単位を決めない場合に比べて少なくなり、結果として配置・配線を行う際のデータ量も少なくなるので、比較的短時間で配置・配線を行い易くなる。
【００２０】
また、レイアウトツールによる各機能セルの配置・配線を容易に行ううえからは、個々の機能セルでの第１層配線および第２層配線の各々が上記レイアウトツールの画面での配線グリッドＧと重なるか、または接するように、これら第１層配線および第２層配線それぞれの大きさを選定することが好ましい。
【００２１】
ここで、本明細書でいう「第１層配線」とは、機能セルにおける第１層間絶縁膜に設けられて、当該機能セルに形成されている回路素子を同じ機能セル内の他の回路素子に、または異なる機能セル内の所定の回路素子に接続する配線を意味する。また、「第２層配線」とは、機能セルにおける第２間絶縁膜に設けられて、所定の第１層配線に接続される配線を意味する。以下、図４を参照して上記の第１層配線および第２層配線を具体的に説明した後、図５〜図７を参照して第１層配線および第２層配線それぞれの大きさについて説明する。
【００２２】
図４は、図３に示したIV−IV線断面の概略図である。同図に示すように、半導体基板１の活性領域３ａ上には、ゲート絶縁膜１０１ｂを介してゲート電極線１０３ｂが、またゲート絶縁膜１０１ｃを介してゲート電極線１０３ｃがそれぞれ配置されている。ゲート電極線１０３ｂは、活性領域３ａに形成された２つの不純物拡散領域１０５ｂ，１０５ｃの間に平面視上位置しており、当該２つの不純物拡散領域１０５ｂ，１０５ｃおよびゲート絶縁膜１０１ｂと共に電界効果トランジスタ１１０Ｂを構成している。同様に、ゲート電極線１０３ｃは、活性領域３ａに形成された２つの不純物拡散領域１０５ｃ，１０５ｄの間に平面視上位置しており、当該２つの不純物拡散領域１０５ｃ，１０５ｄおよびゲート絶縁膜１０１ｃと共に電界効果トランジスタ１１０Ｃを構成している。各ゲート電極線１０３ｂ，１０３ｃにおける線幅方向の両側面上には、サイドウォールスペーサ１０７が設けられている。
【００２３】
各電界効果トランジスタ１１０Ｂ，１１０Ｃを覆うようにして半導体基板１上に第１層間絶縁膜１２０が形成されており、複数本のコンタクトプラグが当該第１層間絶縁膜１２０を貫通して所定の不純物拡散領域に接続されている。図４には３本のコンタクトプラグ１１３ａ〜１１３ｃが現れている。第１層配線は、第１層間絶縁膜１２０上に設けられている。図４には３つの第１層配線１１５ａ〜１１５ｃが現れており、これら第１層配線１１５ａ〜１１５ｃそれぞれの一端は所定のコンタクトプラグに接続されている。
【００２４】
そして、第１層間絶縁膜１２０上には、各第１層配線を覆うようにして第２層間絶縁膜１３０が形成されており、複数本のビアコンタクトが当該第２層間絶縁膜１３０を貫通して所定の第１層配線に接続されている。図４には２本のビアコンタクト１２３ａ，１２３ｂが現れている。第２層配線は、第２層間絶縁膜１３０に設けられている。図４には２つの第２層配線１２５ａ，１２５ｂが現れており、これらの第２層配線１２５ａ，１２５ｂそれぞれの一端は所定のビアコンタクト１２３ａまたは１２３ｂに接続されている。
【００２５】
図５は、機能セルにおける第１層配線の一例を概略的に示す平面図である。同図には互いに同じ形状、構造および大きさを有する２つの機能セルＦＣ2，ＦＣ2と、個々の機能セルＦＣ2に設けられてｘ軸方向に延在する第１層配線ＷＬ1，ＷＬ2とが示されている。各機能セルＦＣ2の大きさを判り易くするために、図５にはグリッド方式のレイアウトツールを用いて機能セルＦＣ2の配置・配線を行う際に画面に表示される配線グリッドＧと、ｘ−ｙ座標軸とを併記してある。ｘ軸方向およびｙ軸方向のいずれにおいても、グリッド間隔は一定値Ｄである。
【００２６】
上記の各機能セルＦＣ2の設計は、左下の隅（図５での左下の隅）を基準点にして行われており、個々の第１層配線ＷＬ1，ＷＬ2は、図５に示す左側の機能セルＦＣ2での第１層配線ＷＬ1，ＷＬ2のように、設計段階では１つの配線グリッドＧと重なる。ただし、各機能セルＦＣ2でのｘ軸方向の長さはグリッド間隔Ｄの整数倍から当該グリッド間隔Ｄの１／２だけ外れている。このため、スタンダードセル方式の半導体装置を構成したときには、図５に示す右側の機能セルＦＣ2におけるように左下の隅が配線グリッドＧから離れることもあり、第１配線層の大きさによっては当該第１配線層と配線グリッドＧとが重ならなくなることがある。
【００２７】
しかしながら、各第１層配線ＷＬ1，ＷＬ2のｘ軸方向の長さをＤ／２以上にしておけば、左下の隅が配線グリッドＧから離れて配置された機能セルＦＣ2においても当該第１層配線ＷＬ1，ＷＬ2の各々と少なくとも１つの配線グリッドＧとが接するか、または重なるようになる。その結果として、レイアウトツールによる配置・配線が容易になり、余剰領域が低減された集積回路の形成も容易になる。
【００２８】
機能セルＦＣ2のｘ軸方向の長さをグリッド間隔Ｄの整数倍から当該グリッド間隔Ｄのｎ-P（ｎは２以上の整数を表し、Ｐは１以上の整数を表す。）だけ外れた長さとする場合には、ｘ軸方向に延在する第１層配線の長さを（１−ｎ-P）・Ｄ以上にすることにより、レイアウトツールによる配置・配線を容易に行うことが可能になる。機能セルのｘ軸方向の長さをグリッド間隔Ｄの整数倍から単位を決めずに自由に外すときには、ｘ軸方向に延在する各第１層配線の長さをＤ以上にすればよい。
【００２９】
図６は、機能セルにおける第１層配線の他の一例と当該第１層配線に接続される第２層配線とを概略的に示す平面図である。同図には互いに同じ形状、構造および大きさを有する２つの機能セルＦＣ3，ＦＣ3と、個々の機能セルＦＣ3に設けられてｙ軸方向に延在する第１層配線ＷＬ3と、ビアコンタクト（図示せず。）を介して第１層配線ＷＬ3に接続される第２層配線ＷＬ11とが示されている。第２層配線ＷＬ11は、ｘ軸方向に延在している。各機能セルＦＣ3の大きさを判り易くするために、図６にはグリッド方式のレイアウトツールを用いて機能セルＦＣ3の配置・配線を行う際に画面に表示される配線グリッドＧと、ｘ−ｙ座標軸とを併記してある。ｘ軸方向およびｙ軸方向のいずれにおいても、グリッド間隔は一定値Ｄである。
【００３０】
上記の各機能セルＦＣ3の設計は、図５に示した機能セルＦＣ2と同様に、左下の隅（図６での左下の隅）を基準点にして行われており、第１層配線ＷＬ3および第２層配線ＷＬ11の各々は設計段階ではそれぞれ１つの配線グリッドＧと重なる。ただし、これらの機能セルＦＣ3でのｘ軸方向の長さはグリッド間隔Ｄの整数倍から当該グリッド間隔Ｄの１／２だけ外れている。このため、スタンダードセル方式の半導体装置を構成したときには、図６に示す右側の機能セルＦＣ3におけるように左下の隅が配線グリッドＧから離れることもあり、第２配線層の大きさによっては当該第２配線層と配線グリッドＧとが重ならなくなることがある。
【００３１】
しかしながら、第２層配線ＷＬ11を設計する際にｘ軸方向の長さをグリッド間隔Ｄと同じ値以上にしておけば、左下の隅が配線グリッドＧから離れて配置された機能セルＦＣ3においても当該第２層配線ＷＬ11と少なくとも１つの配線グリッドＧとが接するか、または重なるようになる。その結果として、レイアウトツールによる配置・配線が容易になり、余剰領域が低減された集積回路の形成も容易になる。
【００３２】
機能セルのｘ軸方向の長さをグリッド間隔Ｄの整数倍から当該グリッド間隔Ｄのｎ-P（ｎは２以上の整数を表し、Ｐは１以上の整数を表す。）だけ外れた長さとする場合には、ｘ軸方向に延在する第２層配線の長さを２・（１−ｎ-P）・Ｄ以上にすることにより、レイアウトツールによる配置・配線を容易に行うことが可能になる。機能セルのｘ軸方向の長さをグリッド間隔Ｄの整数倍から単位を決めずに自由に外す場合には、ｘ軸方向に延在する第２層配線の長さを２Ｄ以上にすることにより、レイアウトツールによる配置・配線を容易に行うことが可能になる。
【００３３】
図７は、機能セルにおける第１層配線の更に他の一例と当該第１層配線に接続される第２層配線とを概略的に示す平面図である。同図には、上述した機能セルＦＣ3と、該機能セルＦＣ3とは別の機能セルＦＣ4とが示されており、各機能セルＦＣ3，ＦＣ4でのｘ軸方向の長さはグリッド間隔Ｄの整数倍から当該グリッド間隔Ｄの１／２だけ外れている。図７に示した構成要素のうちで図６に示した構成要素と共通するものについては、図６で用いた参照符号と同じ参照符号を付してその説明を省略する。
【００３４】
上記の機能セルＦＣ4には、ｙ軸方向に延在する第１層配線ＷＬ3と、ｘ軸方向に延在する第１層配線ＷＬ4と、これら第１層配線ＷＬ3，ＷＬ4の各々にビアコンタクト（図示せず。）を介して接続される第２層配線ＷＬ12とが設けられている。そして、第２層配線ＷＬ12は、一方の第１層配線ＷＬ3にビアコンタクト（図示せず。）を介して接続される第１領域Ｒ1と、他方の第１層配線ＷＬ4にビアコンタクト（図示せず。）を介して接続される第２領域Ｒ2とを有している。第１領域Ｒ1はｘ軸方向に延在し、第２領域Ｒ2は第１領域Ｒ1の一端部からｙ軸方向に延在している。
【００３５】
第２層配線ＷＬ12における第１領域Ｒ1のｘ軸方向の長さはＤ＋ＬW（Ｄはグリッド間隔を表し、ＬWは第１層配線ＷＬ3の線幅を表す。）以上に選定されている。第１領域Ｒ1のｘ軸方向の長さをこのように選定すると、左下の隅が配線グリッドＧから離れて機能セルＦＣ4が配置されたときでも、第１領域Ｒ1と少なくとも１つの配線グリッドＧとが重なるようになる。その結果として、予め第１領域Ｒ1が形成されていさえすれば、レイアウトツールによる配置・配線の際に上記の第２領域Ｒ2を自動的に形成することが可能になる。レイアウトツールによる配置・配線を容易になり、余剰領域が低減された集積回路の形成も容易になる。
【００３６】
ｘ軸方向の長さがグリッド間隔Ｄの整数倍から当該グリッド間隔Ｄのｎ-P（ｎは２以上の整数を表し、Ｐは１以上の整数を表す。）だけ外れている機能セルに、上述の第２配線層ＷＬ12のように第１領域と第２領域とを有する第２配線層を設ける場合には、ｘ軸方向に延在する第１領域の長さを２・（１−ｎ-P）・Ｄ＋ＬW以上にすることにより、レイアウトツールによる配置・配線を容易に行うことが可能になる。機能セルのｘ軸方向の長さをグリッド間隔Ｄの整数倍から単位を決めずに自由に外す場合には、上記第１領域の長さを２Ｄ＋ＬW以上にすればよい。
【００３７】
なお、図５〜図７を参照して説明した大きさの第１層配線および第２層配線は、ｘ軸方向の長さがグリッド間隔Ｄの整数倍から外れている機能セルにのみ設ければよいというものではない。ｘ軸方向の長さがグリッド間隔Ｄの整数倍からｎ-P（ｎは２以上の整数を表し、Ｐは１以上の整数を表す。）だけ外れている機能セルを用いることによって、ｘ軸方向の長さがグリッド間隔Ｄの整数倍である機能セルであっても当該機能セルの設計時の基準点（例えば左下の隅）が配線グリッドＧから離れることがある。したがって、上述の大きさの第１層配線および第２層配線は、設計時の基準点（例えば左下の隅）が配線グリッドＧから離れることになる全ての機能セルに、当該機能セル毎にその大きさを適宜選定して設けることが好ましい。
【００３８】
以上、本発明のスタンダードセル方式の半導体装置、および集積回路の設計方法について実施の形態を挙げて詳述したが、前述のように本発明は上記の形態に限定されるものではない。本発明については、種々の変形、修飾、組合せ等が可能である。
【図面の簡単な説明】
【００３９】
【図１】本発明のスタンダードセル方式の半導体装置の一例を示す概念図である。
【図２】図１中の一点鎖線Ｌで囲まれた領域を概略的に示す拡大図である。
【図３】図１に示した半導体装置を構成している複数種類の機能セルのうちで大きさに特徴を有している機能セルの一例を概略的に示す平面図である。
【図４】図３に示したIV−IV線断面の概略図である。
【図５】本発明のスタンダードセル方式の半導体装置を構成する機能セルでの第１層配線の一例を概略的に示す平面図である。
【図６】本発明のスタンダードセル方式の半導体装置を構成する機能セルでの第１層配線の他の例と該第１層配線に接続される第２層配線とを概略的に示す平面図である。
【図７】本発明のスタンダードセル方式の半導体装置を構成する機能セルでの第１層配線の更に他の例と該第１層配線に接続される第２層配線とを概略的に示す平面図である。
【符号の説明】
【００４０】
１  半導体基板
１０  ＣＰＵコア部
１２  アナログ−ディジタル／ディジタル−アナログ変換部
１４ａ，１４ｂ  ランダムアクセスメモリ（ＲＡＭ）部
１６  リードオンリーメモリ（ＲＯＭ）部
１８ａ  第１論理回路部
１８ｂ  第２論理回路部
１８ｃ  第３論理回路部
２０  スタンダードセル方式の半導体装置
ＦＣ，ＦＣ1，ＦＣ2，ＦＣ3，ＦＣ4  機能セル
ＷＬ1，ＷＬ2，ＷＬ3，ＷＬ4  第１層配線
ＷＬ11，ＷＬ12  第２層配線
【図１】
2008258328.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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