(57)【要約】【課題】  ワイヤボンドを用いてチップ積層を行う場合の課題から解放され、且つ、積層されるチップコストの低減が可能でコスト優位性のある大容量の不揮発性半導体記憶装置を提供する。【解決手段】  １または複数の少なくともメモリアレイ１１と行選択回路１２と列選択回路１３，１４を備えるメモリアレイチップ１０と、少なくとも制御回路２５〜２８と電圧供給回路２９と入力インターフェース回路２１〜２３と出力インターフェース回路２４を備えメモリアレイチップ１０に対する制御を行う制御チップ２０を積層してなり、メモリアレイチップ上の第１貫通電極Ｔ１と制御チップ上の第２貫通電極Ｔ２が、対応する同士が同位置に整合するように配置され、メモリアレイチップの第１貫通電極と制御チップの第２貫通電極の対応する同士が積層方向に積み重なって相互に電気的に接続し、メモリアレイチップと制御チップの各チップが相互に電気的に接続している。【選択図】        図１
2008300469.tif 000002
【特許請求の範囲】
【請求項１】
１または複数のメモリアレイチップと、前記メモリアレイチップに対する制御を行う制御チップを備えてなる不揮発性半導体記憶装置であって、
前記メモリアレイチップが、少なくとも、
不揮発性のメモリセルを行及び列方向に複数配列してなるメモリアレイと、
前記メモリアレイ内から所定のメモリ動作の対象となる１または複数のメモリセルを行方向及び列方向に沿って各別に選択し、選択されたメモリセルに対して前記所定のメモリ動作に必要な電圧を印加する行選択回路と列選択回路と、
前記列選択回路と接続し、選択された前記メモリセルの記憶情報を読み出す読み出し回路と、
前記行選択回路と前記列選択回路、または、前記行選択回路と前記列選択回路と前記メモリアレイに所定のメモリ動作をさせるために必要な電圧源を供給するための第１電圧供給線と、
前記行選択回路と前記列選択回路に内部アドレス信号を供給するための第１アドレス信号線と、
書き込みデータに応じた書き込みデータ信号を前記列選択回路に供給するための第１書き込みデータ信号線と、
選択された前記メモリセルの記憶情報に応じた読み出しデータ信号を前記読み出し回路から出力するための第１読み出しデータ信号線と、
前記メモリアレイチップを表裏貫通する電極であって、前記第１電圧供給線、前記第１アドレス信号線、前記第１書き込みデータ信号線、及び、前記第１読み出しデータ信号線に各別に接続する複数の第１貫通電極を備え、
前記制御チップが、少なくとも、
前記メモリアレイチップに対する読み出し動作と書き込み動作を含むメモリ動作を、外部入力に基づいて選択して、選択されたメモリ動作に応じた所定の動作手順に従って制御する制御回路と、
前記制御回路からの制御によって、前記メモリアレイチップに所定のメモリ動作をさせるために必要な電圧源を前記メモリアレイチップに供給する電圧供給回路と、
前記外部入力を受け付けて前記制御回路及び前記メモリアレイチップに供給する内部信号を生成する入力インターフェース回路と、
前記メモリアレイチップから出力される前記読み出しデータ信号を外部出力として外部に出力するための出力インターフェース回路と、
前記電圧供給回路から出力される前記電圧源を前記メモリアレイチップに供給するための第２電圧供給線と、
前記入力インターフェース回路から出力される前記内部信号の内の前記内部アドレス信号を前記メモリアレイチップに供給するための第２アドレス信号線と、
前記制御回路から出力される前記書き込みデータ信号を前記メモリアレイチップに供給するための第２書き込みデータ信号線と、
前記メモリアレイチップから受け付けた前記読み出しデータ信号を前記出力インターフェース回路または前記制御回路に供給するための第２読み出しデータ信号線と、
前記制御チップを表裏貫通する電極であって、前記第２電圧供給線、前記第２アドレス信号線、前記第２書き込みデータ信号線、及び、前記第２読み出しデータ信号線に各別に接続する複数の第２貫通電極を備え、
前記メモリアレイチップ上の前記第１貫通電極と前記制御チップ上の前記第２貫通電極が、前記メモリアレイチップと前記制御チップを積層した場合に対応する貫通電極同士が同位置に整合するように配置され、
前記１または複数のメモリアレイチップと前記制御チップが積層し、前記メモリアレイチップ個々の前記複数の第１貫通電極と前記制御チップの前記複数の第２貫通電極の対応する貫通電極同士が積層方向に積み重なって相互に電気的に接続していることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記メモリアレイチップが、前記制御チップが備える前記入力インターフェース回路と前記出力インターフェース回路を備えないことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記メモリアレイチップが前記第１アドレス信号線を介して受け付ける前記内部アドレス信号の数が、前記メモリアレイチップが備える前記メモリアレイの前記メモリセルの選択に前記行選択回路と前記列選択回路が使用する前記内部アドレス信号の数より多く、
前記メモリアレイチップが、前記第１アドレス信号線の内の前記行選択回路と前記列選択回路によって使用されない余剰アドレス信号線の信号レベルに基づいて前記メモリアレイチップの選択・非選択を判定するチップ選択判定回路を備え、
前記チップ選択判定回路が、チップ選択時に使用する前記余剰アドレス信号線の信号レベルを設定可能に構成されていることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記チップ選択判定回路が、前記メモリセルと同じ原理で情報を記憶可能な不揮発性の情報記憶手段を備え、チップ選択時に使用する前記余剰アドレス信号線の信号レベルを前記情報記憶手段に設定することを特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記メモリアレイチップの複数が積層し、前記メモリアレイチップ個々の前記複数の第１貫通電極の対応する貫通電極同士が積層方向に積み重なって相互に電気的に接続し、
前記メモリアレイチップ個々の前記チップ選択判定回路において、チップ選択時に使用する前記余剰アドレス信号線の信号レベルが相互に異なるように設定されていることを特徴とする請求項３または４に記載の不揮発性半導体記憶装置。
【請求項６】
前記メモリアレイチップが、前記制御チップが備える前記制御回路より小規模のメモリアレイチップ単体でのテスト用に簡略化されたメモリ動作を所定の動作手順に従って制御する簡易制御回路と、前記制御チップが備える前記入力インターフェース回路より小規模の前記アレイチップ単体でのテストに必要なテスト入力信号を受け付けるための簡易入力インターフェース回路と、前記制御チップが備える前記出力インターフェース回路より小規模の前記アレイチップ単体でのテストに必要なテスト出力信号を出力するための簡易出力インターフェース回路と、外部と前記テスト入力信号及び前記テスト出力信号の受け渡しを行う外部接続用パッドと、を備えることを特徴とする請求項１〜５の何れか１項に記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリアレイチップにおいて、前記メモリアレイが２つのグループに分割して構成され、前記複数の第１貫通電極が、前記２つのグループに挟まれたチップ中央領域に配置されていることを特徴とする請求項１〜６の何れか１項に記載の不揮発性半導体記憶装置。
【請求項８】
前記１または複数のメモリアレイチップと前記制御チップが実装基板上に積層され、
外部と前記外部入力及び前記外部出力の受け渡しを行う前記制御チップ上に設けられた外部接続用パッドと、前記実装基板上に設けられた外部接続用端子が電気的に接続されていることを特徴とする請求項１〜７の何れか１項に記載の不揮発性半導体記憶装置。
【請求項９】
前記制御チップが、前記メモリアレイチップが備える前記メモリアレイ、前記行選択回路、前記列選択回路、及び、前記読み出し回路を備えていることを特徴とする請求項１〜８の何れか１項に記載の不揮発性半導体記憶装置。
【請求項１０】
前記制御チップが、前記メモリアレイチップが備える前記メモリアレイ、前記行選択回路、前記列選択回路、及び、前記読み出し回路を備えていないことを特徴とする請求項１〜８の何れか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、より詳細には、１または複数のメモリアレイチップと制御チップの複数チップを備えて構成される不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、オーディオプレーヤに代表されるデジタル家電や携帯電話におけるデータ量の増加により、搭載されるメモリ、とりわけ電源を切ってもデータが消えないフラッシュメモリ等の不揮発性半導体記憶装置の搭載記憶容量が急増している。微細化が進み１チップの記憶容量（以下、適宜「容量」と略称する）が増加しているものの、要求される製品仕様により複数個のフラッシュメモリを搭載し大容量メモリを実現しているものが多く見受けられる。しかしながら、搭載される応用商品は小型軽量化へのトレンドが加速しており、システム基板上の搭載面積は狭くなっている。その他にもゲーム産業等では表示画像の高精細化が進んでおり画像データを格納するためのフラッシュメモリ搭載容量は年々増加しているが、ゲーム機器においてもメモリを搭載する面積は限られるため、平面上にチップを配置することは難しくなっている。
【０００３】
その回避策として、図９に示すように、ワイヤボンディング技術を用い１つのパッケージの中に複数個のベアチップ６を三次元的に積層したチップスタックドパッケージが実現されている。例えば２５６Ｍｂｉｔの容量を持つフラッシュメモリを４個積層することで、１パッケージで１Ｇｂｉｔの容量を実現することが可能になる。
【０００４】
上述のスタックドパッケージ化に際しては、積層するフラッシュメモリの外部入出力パッドをワイヤボンドにより接続するワイヤボンド方式が一般的であり、組み合わされるフラッシュメモリの容量、即ちチップサイズによって様々なバリエーションのメモリ容量が実現可能となる。しかし、積層チップ数が増加するにつれてワイヤ数の増加は避けられず、また同一チップサイズを積層するにはチップオンワイヤ技術（ＣＯＷ）やチップ間にスペーサを追加する必要がある等の技術的な課題はより大きくなるとともに、後半製造コストが増加する。
【０００５】
このように、複数のチップを積層するスタックドパッケージにおいて、従来のワイヤボンドによるチップ間接続技術に代わる技術として、下記の特許文献１に開示されているようなシリコン貫通技術がある。この従来技術では、シリコン基板に貫通孔を形成し、その貫通孔内壁に絶縁膜を形成した後、シリコン基板裏面まで突出する電極を埋め込む。その裏面側に突出した電極を裏面側に隣接するチップとの間の電気的接続を行うための電極として用いる。この結果、積層チップ数が増加してもシリコン貫通孔を介してチップ間での入出力信号の授受が可能となり、ワイヤボンドを用いてチップ積層を行う場合の課題から解放され、より多段のチップ積層が可能となる。
【０００６】
上述の如く、シリコン貫通技術等を用いて積層することで大容量化を図る不揮発性半導体記憶装置としては、チップ単体での大容量化の進んでいるフラッシュメモリが一般的に多く採用されるが、次に、このフラッシュメモリの回路構成について簡単に説明する。
【０００７】
図１０に、一般的なフラッシュメモリの概略のブロック構成を示す。また、図１１に、図１０に示す各機能ブロックの１チップ上での概略のレイアウト配置を示す。
【０００８】
一般的なフラッシュメモリは、図１０及び図１１に示すように、不揮発性のフラッシュメモリセルを行及び列方向に複数配列してなるメモリアレイ１１、メモリアレイ１１内から所定のメモリ動作（書き込み動作、消去動作、読み出し動作等）の対象となる１または複数のメモリセルを行方向及び列方向に沿って各別に選択し、選択されたメモリセルに対して所定のメモリ動作に必要な電圧を印加する行選択回路１２と列選択回路１３，１４、列選択回路の一部を構成する列選択ゲート１４と接続し、選択されたメモリセルの記憶情報を読み出す読み出し回路１５、所定のメモリ動作を外部入力に基づいて選択して、選択されたメモリ動作に応じた所定の動作手順に従ってフラッシュメモリ内の回路動作を制御する内部制御回路１６、２５〜２８、内部制御回路の内のライトステートマシン（ＷＳＭ：Ｗｒｉｔｅ  Ｓｔａｔｅ  Ｍａｃｈｉｎｅ）２７からの制御によって、メモリアレイ１１に対する所定のメモリ動作に必要な高電圧を生成して、行選択回路１２、列選択回路１３，１４等に供給する高電圧供給回路２９、外部からアドレス入力を受け付けて内部アドレス信号を生成するアドレス入力バッファ２１、外部から入力データを受け付けて内部入力データ信号を生成するデータ入力バッファ２３、外部から制御入力を受け付けて内部制御入力信号を生成する制御入力バッファ２２、及び、メモリアレイ１１から読み出したデータまたは制御回路から出力される内部状態信号等を外部出力として出力するデータ出力バッファ２４を備えて構成される。
【０００９】
図１０のブロック構成では、列選択回路１３，１４は列アドレスデコーダ１３と列アドレスデコーダ１３のデコード信号で活性化される列選択ゲート１４で構成される。列選択ゲート１４は、メモリアレイ１１の各ビット線（図示せず）に接続し、行選択回路１２を構成する行アドレスデコーダの出力は、メモリアレイ１１の各ワード線（図示せず）に接続している。更に、図１０のブロック構成では、内部制御回路１６、２５〜２８は、メモリアレイ１１に対する書き込み動作及び消去動作等のメモリ動作を一連の動作手順に従って制御するＷＳＭ２７の他、内部制御入力信号に基づいてアドレス入力バッファ２１、制御入力バッファ２２、データ入力バッファ２３、データ出力バッファ２４等の入出力インターフェースの活性化・非活性化を制御する入出力制御ロジック２５、内部制御入力信号に基づいてデータ入力バッファ２３に入力される外部コマンドを認識して必要な制御信号をＷＳＭ２７に発行するコマンドユーザインターフェース（ＣＵＩ：Ｃｏｍａｎｄ  Ｕｓｅｒ  Ｉｎｔｅｒｆａｃｅ）１２、データ入力バッファ２３に入力される書き込みデータを一時的に格納するデータレジスタ２８、読み出し回路１５の読み出しデータとデータレジスタ２８内に格納されている書き込みデータを比較するデータコンパレータ１６等を備えて構成される。尚、データレジスタ２８及びデータコンパレータ１６は、ＷＳＭ２７の制御に使用される回路であるので、便宜的に内部制御回路に含めているが、夫々独立した回路として扱っても構わない。
【００１０】
図１１に示すように、チップ上のブロック配置は、データコンパレータ１６を除く内部制御回路２５〜２８、高電圧供給回路２９、入出力インターフェース（アドレス入力バッファ２１、データ入力バッファ２３、制御入力バッファ２２、データ出力バッファ２４等）の周辺回路領域と、メモリアレイ１１とそれに付随する行選択回路１２、列選択回路１３，１４及びデータコンパレータ１６のメモリコア領域に、大きく２分されることで面積効率の良いレイアウトとなる。
【００１１】
次に、図１０に示す内部制御回路１６、２５〜２８を備えたフラッシュメモリのメモリ動作について、書き込み動作の場合を例にして簡単に説明する。
【００１２】
先ず、フラッシュメモリの動作シーケンスは、データ信号線Ｓ２を介して書き込み動作、消去動作等の動作モードに応じたコマンドを、所定の制御入力信号によって規定されるデータ入力サイクルに同期してデータ入力バッファ２３に入力する。入力されたコマンド（書き込みコマンド）は、データ入力バッファ２３を介してＣＵＩ２６に転送される。ＣＵＩ２６は、転送されたコマンドを書き込みコマンドであると認識して、ＷＳＭ２７に対して書き込みコマンドの入力を示す制御信号を出力する。これにより、ＷＳＭ２７は、書き込み動作モードに制御手順を開始する。これにより、次にデータ入力サイクルで書き込みデータの入力が可能な書き込みセットアップ状態となる。
【００１３】
次のデータ入力サイクルで、データ信号線Ｓ２を介して書き込みデータをデータ入力バッファ２３に入力するとともに、アドレス信号線Ｓ１を介して書き込み対象のアドレスをアドレス入力バッファ２１に入力する。書き込み対象のアドレスは、行アドレスと列アドレスの内部アドレス信号に変換されて行アドレスデコーダ１２と列アドレスデコーダ１３に夫々入力される。これと並行して、書き込みデータがデータ入力バッファ２３からデータレジスタ２８に格納される。
【００１４】
行アドレスデコーダ１２は、入力される行アドレスに基づいて、書き込み対象の行アドレスに対応するワード線を選択し、列アドレスデコーダ１３とデータレジスタ２８は、夫々入力される列アドレスと格納された書き込みデータに基づいて、書き込み対象の列アドレスの内の書き込み対象のビットに対応するビット線に接続する列選択ゲートを活性化する。これにより、書き込み対象のメモリセルが選択される。
【００１５】
ＷＳＭ２７は、高電圧供給回路２９を活性化するとともに、高電圧供給回路２９を書き込みモードに移行させ、書き込み動作に必要な電圧を発生して、行選択回路１２、列選択回路１３，１４等に供給する。この結果、選択されたワード線とビット線には、夫々書き込み動作用の高電圧が、行選択回路１２、列選択回路１３，１４を介して印加される。これにより、書き込み対象のメモリセルに所定の書き込み電圧が印加され、選択メモリセルの閾値電圧を上昇させる。
【００１６】
引き続いて、ＷＳＭ２７は、選択メモリセルへの書き込み電圧の印加を停止して、上昇した閾値電圧の状態を検証するために、内部状態を書き込み検証用の読み出し動作に移行させ、選択メモリセルの記憶情報を読み出す。読み出されたデータは、データコンパレータ１６にて、データレジスタ２８に格納されている期待値（書き込みデータ）と比較され、その比較結果がＷＳＭ２７に出力される。以下、書き込み検証用の読み出し動作と読み出されたデータと期待値の比較動作を書き込み検証動作と称す。
【００１７】
ＷＳＭ２７は、データコンパレータ１６から出力された比較結果が不一致であった場合、当該不一致のメモリセルに対してのみ再度書き込み電圧が印加されるように、データレジスタ２８の期待値を書き換えて、当該不一致のメモリセルに対して再書き込み（２回目以降の書き込み電圧の印加）を実行する。その後再び書き込み検証動作を行い、その検証結果（比較結果）をＷＳＭ２７に出力する。以後、検証結果に不一致がなくなるまで、再書き込みと書き込み検証動作を繰り返す。
【００１８】
全ての書き込み対象メモリセルについて、検証結果が一致と判断された場合、ＷＳＭ２７は高電圧供給回路２９を非活性化し、ＣＵＩ２６へ書き込み完了信号を出力する。その後、ＣＵＩ２６は、次のコマンドを受け付ける待機状態になる。
【００１９】
以上の説明より明らかなように、フラッシュメモリにおける書き込み動作は書き込み対象のメモリセルを選択して書き込み電圧を印加するだけの単純な操作だけでなく、再書き込みと書き込み検証動作を、書き込み対象のメモリセルが完全に書き込まれるまで繰り返すという複雑な処理シーケンスを有するため、当該複雑な処理シーケンスを外部プロセッサから開放するため、ＷＳＭ２７及びＣＵＩ２６等の内部制御回路や高電圧供給回路２９等をチップ内に内蔵する構成となっている。
【００２０】
【特許文献１】特開２００１−５３２１８号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
次に、図１０に示す内部制御回路や高電圧供給回路等をチップ内に内蔵する構成の２５６Ｍｂｉｔのフラッシュメモリのベアチップ６を４個、図９に示すように、夫々積層してワイヤボンディングを用いて基板と接続することで１Ｇｂｉｔの容量を実現した場合におけるブロック構成を、図１２に示す。
【００２２】
各フラッシュメモリチップ６に接続されるアドレス信号線Ｓ１［Ａ０〜Ａ２３］、データ信号線Ｓ２［ＤＱ０〜ＤＱ１５］、書き込み制御信号線Ｓ４［ＷＥ＃］、出力解除信号線Ｓ５［ＯＥ＃］、リセット信号線Ｓ６［ＲＳＴ＃］は、各フラッシュメモリチップ６間で共通に接続されている。各フラッシュメモリチップ６を個別に制御するためには、独立したチップ制御信号線Ｓ３１〜Ｓ３４［ＣＥ１＃、ＣＥ２＃、ＣＥ３＃、ＣＥ４＃］を制御することで個々のフラッシュメモリチップ６を択一的に活性化することが可能となる。但し、データ信号線Ｓ２［ＤＱ０〜ＤＱ１５］は各フラッシュメモリチップ６に共通に接続されているため、チップ制御信号線Ｓ３１〜Ｓ３４［ＣＥ１＃、ＣＥ２＃、ＣＥ３＃、ＣＥ４＃］を２つ以上同時に活性状態にすることはできない。従って、４つのフラッシュメモリチップ６の内の１つだけが活性化されているときは、当該活性状態のフラッシュメモリチップにおいては、内部制御回路や高電圧供給回路等は、所定の動作モードにおいて当該動作モードに応じた動作を行うが、残りの他の非活性状態のフラッシュメモリチップにおいては、当然に非活性状態となって使用されることはない。換言すれば、図１１に示す周辺回路領域は、活性状態のフラッシュメモリチップにおいてのみ有効に使用されているのに対して、メモリコア領域では、その大部分を占めるメモリアレイ１１は、非活性状態でも書き込まれた情報を不揮発的に記憶するという本来の機能を果たしている。つまり、ＷＳＭ２７及びＣＵＩ２６等の内部制御回路や高電圧供給回路２９を含む周辺回路領域は、複数チップを積層して大容量化を図る場合には、必ずしも全てのチップに対して個別に必要ではなく、１組あれば良いと言える。
【００２３】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、ワイヤボンドを用いてチップ積層を行う場合の課題から解放され、且つ、積層されるチップコストの低減が可能でコスト優位性のある大容量の不揮発性半導体記憶装置を提供する点にある。
【課題を解決するための手段】
【００２４】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、１または複数のメモリアレイチップと、前記メモリアレイチップに対する制御を行う制御チップを備えてなる不揮発性半導体記憶装置であって、
前記メモリアレイチップが、少なくとも、不揮発性のメモリセルを行及び列方向に複数配列してなるメモリアレイと、前記メモリアレイ内から所定のメモリ動作の対象となる１または複数のメモリセルを行方向及び列方向に沿って各別に選択し、選択されたメモリセルに対して前記所定のメモリ動作に必要な電圧を印加する行選択回路と列選択回路と、前記列選択回路と接続し、選択された前記メモリセルの記憶情報を読み出す読み出し回路と、前記行選択回路と前記列選択回路、または、前記行選択回路と前記列選択回路と前記メモリアレイに所定のメモリ動作をさせるために必要な電圧源を供給するための第１電圧供給線と、前記行選択回路と前記列選択回路に内部アドレス信号を供給するための第１アドレス信号線と、書き込みデータに応じた書き込みデータ信号を前記列選択回路に供給するための第１書き込みデータ信号線と、選択された前記メモリセルの記憶情報に応じた読み出しデータ信号を前記読み出し回路から出力するための第１読み出しデータ信号線と、前記メモリアレイチップを表裏貫通する電極であって、前記第１電圧供給線、前記第１アドレス信号線、前記第１書き込みデータ信号線、及び、前記第１読み出しデータ信号線に各別に接続する複数の第１貫通電極を備え、
前記制御チップが、少なくとも、前記メモリアレイチップに対する読み出し動作と書き込み動作を含むメモリ動作を、外部入力に基づいて選択して、選択されたメモリ動作に応じた所定の動作手順に従って制御する制御回路と、前記制御回路からの制御によって、前記メモリアレイチップに所定のメモリ動作をさせるために必要な電圧源を前記メモリアレイチップに供給する電圧供給回路と、前記外部入力を受け付けて前記制御回路及び前記メモリアレイチップに供給する内部信号を生成する入力インターフェース回路と、前記メモリアレイチップから出力される前記読み出しデータ信号を外部出力として外部に出力するための出力インターフェース回路と、前記電圧供給回路から出力される前記電圧源を前記メモリアレイチップに供給するための第２電圧供給線と、前記入力インターフェース回路から出力される前記内部信号の内の前記内部アドレス信号を前記メモリアレイチップに供給するための第２アドレス信号線と、前記制御回路から出力される前記書き込みデータ信号を前記メモリアレイチップに供給するための第２書き込みデータ信号線と、前記メモリアレイチップから受け付けた前記読み出しデータ信号を前記出力インターフェース回路または前記制御回路に供給するための第２読み出しデータ信号線と、前記制御チップを表裏貫通する電極であって、前記第２電圧供給線、前記第２アドレス信号線、前記第２書き込みデータ信号線、及び、前記第２読み出しデータ信号線に各別に接続する複数の第２貫通電極を備え、
前記メモリアレイチップ上の前記第１貫通電極と前記制御チップ上の前記第２貫通電極が、前記メモリアレイチップと前記制御チップを積層した場合に対応する貫通電極同士が同位置に整合するように配置され、前記１または複数のメモリアレイチップと前記制御チップが積層し、前記メモリアレイチップ個々の前記複数の第１貫通電極と前記制御チップの前記複数の第２貫通電極の対応する貫通電極同士が積層方向に積み重なって相互に電気的に接続していることを第１の特徴とする。
【００２５】
上記第１の特徴の不揮発性半導体記憶装置によれば、メモリアレイチップ上の第１貫通電極と制御チップ上の第２貫通電極が、各チップの積層方向に積み重なって相互に電気的に接続しているため、メモリアレイチップ上の第１電圧供給線、第１アドレス信号線、第１書き込みデータ信号線、及び、第１読み出しデータ信号線と、制御チップ上の第２電圧供給線、第２アドレス信号線、第２書き込みデータ信号線、及び、第２読み出しデータ信号線の対応するもの同士が相互に電気的に接続される。この結果、メモリアレイチップは、制御チップ上の入力インターフェース回路から内部アドレス信号を受け取り行選択回路と列選択回路に供給でき、制御チップ上の制御回路から書き込みデータ信号を受け取り列選択回路に供給でき、制御チップ上の電圧供給回路からメモリ動作に必要な電圧源を受け取り行選択回路と列選択回路、または、行選択回路と列選択回路とメモリアレイに供給でき、読み出し回路から読み出しデータ信号を制御チップ上の出力インターフェース回路または制御回路に供給でき、制御チップ上の制御回路からの制御によって所定のメモリ動作が可能となる。つまり、第１貫通電極と第２貫通電極の電気的接続によって１または複数のメモリアレイチップの任意の１つと制御チップの組み合わせが実現でき、独立してメモリ動作可能な不揮発性半導体記憶装置が構成できる。
【００２６】
更に、制御チップをメモリアレイチップとは別に設けているので、メモリアレイチップ内に、制御チップ上に設けられた独立してメモリ動作可能な不揮発性半導体記憶装置として必要な制御回路等の周辺回路を設ける必要がなくなり、その分、メモリアレイチップ面積を縮小できるため、不揮発性半導体記憶装置全体としてのチップ面積を大幅に縮小できる。このチップ面積の縮小効果は、メモリアレイチップの積層数が多いほど顕著となり、大容量の不揮発性半導体記憶装置の製造コストの低減に大きく貢献する。しかも、メモリアレイチップの積層数を増減することで、記憶容量を自在に変更できる。
【００２７】
更に、不揮発性半導体記憶装置のメモリ動作の機能を変更する場合には、メモリセルの基本特性に関係する部分を除いて制御チップ上の制御回路の機能変更で対応可能であるので、同じメモリアレイチップを用い制御チップを交換するだけで、別機能の不揮発性半導体記憶装置が簡易に実現できる。
【００２８】
更に、チップ相互間の電気的接続に貫通電極を使用しているので、チップ毎にワイヤボンディングを行う必要がなく、積層チップ数の増加に伴うワイヤ数増加や、同じチップサイズのメモリアレイチップを積層する際のチップオンワイヤ技術やチップ間にスペーサを追加する必要等のワイヤボンド方式のチップ積層の問題点が解消され、メモリアレイチップの積層数の増加による後半製造コストの増加を抑制できる。
【００２９】
ここで、注目すべきは、メモリアレイチップ内に、制御チップ上に設けられた独立してメモリ動作可能な完結した不揮発性半導体記憶装置として必要な制御回路等の周辺回路を設ける必要がなくなり、その分、メモリアレイチップ面積を縮小できるが、メモリアレイチップと制御チップ間の電気的接続に要する配線数は増加する可能性が大きくなる点である。例えば、メモリアレイチップと制御チップ間で内部アドレス信号が論理反転した反転アドレス信号と１対で受け渡しされる場合には第１及び第２アドレス信号線は２倍になり、通常の多ビット出力の記憶装置では、データの入出力が共用化されているのに対して、書き込みデータ信号と読み出しデータ信号に分離されることでデータ信号線が２倍になり、メモリ動作用の電圧源の電圧供給線がメモリ動作別に分離することで増加することが考えられる。従って、単に従来の完結した不揮発性半導体記憶装置をメモリアレイチップと制御チップに分割して、チップ相互間の電気的接続をワイヤボンディングで行うとすれば、従来の完結した不揮発性半導体記憶装置を積層してワイヤボンディングにより相互接続する場合より、更に、上述のワイヤボンド方式のチップ積層の問題点が顕著となる。つまり、不揮発性半導体記憶装置をメモリアレイチップと制御チップに分割して構成し、チップ相互間の電気的接続に貫通電極を使用することで、本発明の目的が十全に達成可能となるのである。
【００３０】
本発明に係る不揮発性半導体記憶装置は、上記第１の特徴に加えて、更に、前記メモリアレイチップが、前記制御チップが備える前記入力インターフェース回路と前記出力インターフェース回路を備えないことを第２の特徴とする。
【００３１】
上記第２の特徴の不揮発性半導体記憶装置によれば、メモリアレイチップのチップサイズが縮小でき、上記第１の特徴の作用効果を確実に発揮できる。ここで、メモリアレイチップが通常の不揮発性半導体記憶装置として外部と直接接続不能となるが、メモリアレイチップは、制御チップが備える入力インターフェース回路と出力インターフェース回路を介してメモリ動作が可能となるので問題ない。
【００３２】
本発明に係る不揮発性半導体記憶装置は、上記第１または第２の特徴に加えて、更に、前記メモリアレイチップが前記第１アドレス信号線を介して受け付ける前記内部アドレス信号の数が、前記メモリアレイチップが備える前記メモリアレイの前記メモリセルの選択に前記行選択回路と前記列選択回路が使用する前記内部アドレス信号の数より多く、前記メモリアレイチップが、前記第１アドレス信号線の内の前記行選択回路と前記列選択回路によって使用されない余剰アドレス信号線の信号レベルに基づいて前記メモリアレイチップの選択・非選択を判定するチップ選択判定回路を備え、前記チップ選択判定回路が、チップ選択時に使用する前記余剰アドレス信号線の信号レベルを設定可能に構成されていることを第３の特徴とする。
【００３３】
本発明に係る不揮発性半導体記憶装置は、上記第３の特徴に加えて、更に、前記チップ選択判定回路が、前記メモリセルと同じ原理で情報を記憶可能な不揮発性の情報記憶手段を備え、チップ選択時に使用する前記余剰アドレス信号線の信号レベルを前記情報記憶手段に設定することを第４の特徴とする。
【００３４】
本発明に係る不揮発性半導体記憶装置は、上記第３または第４の特徴に加えて、更に、前記メモリアレイチップの複数が積層し、前記メモリアレイチップ個々の前記複数の第１貫通電極の対応する貫通電極同士が積層方向に積み重なって相互に電気的に接続し、前記メモリアレイチップ個々の前記チップ選択判定回路において、チップ選択時に使用する前記余剰アドレス信号線の信号レベルが相互に異なるように設定されていることを第５の特徴とする。
【００３５】
上記第３乃至第５の特徴の不揮発性半導体記憶装置によれば、複数のメモリアレイチップの夫々が、制御チップから出力される余剰アドレス信号線の相互に異なる信号レベルの組み合わせによって、択一的に選択されるように設定できるため、各メモリアレイチップは個別のチップ選択信号を制御チップから受け付ける必要がなくなり、同じメモリアレイチップを複数使用して大容量化することが可能となる。
【００３６】
尚、余剰アドレス信号線を介して制御チップからメモリアレイチップに供給される内部アドレス信号は、行選択回路と列選択回路が使用する内部アドレス信号より上位の内部アドレス信号であっても、当該上位の内部アドレス信号をデコードしたデコード信号の何れであっても構わない。
【００３７】
特に、上記第４の特徴の不揮発性半導体記憶装置によれば、チップ選択時に使用する余剰アドレス信号線の信号レベルの設定用に別途不揮発性の記憶手段を用意する必要がなく、既存の技術を使用できる。
【００３８】
本発明に係る不揮発性半導体記憶装置は、上記第１乃至第５の何れかの特徴に加えて、更に、前記メモリアレイチップが、前記制御チップが備える前記制御回路より小規模のメモリアレイチップ単体でのテスト用に簡略化されたメモリ動作を所定の動作手順に従って制御する簡易制御回路と、前記制御チップが備える前記入力インターフェース回路より小規模の前記アレイチップ単体でのテストに必要なテスト入力信号を受け付けるための簡易入力インターフェース回路と、前記制御チップが備える前記出力インターフェース回路より小規模の前記アレイチップ単体でのテストに必要なテスト出力信号を出力するための簡易出力インターフェース回路と、外部と前記テスト入力信号及び前記テスト出力信号の受け渡しを行う外部接続用パッドと、を備えることを第６の特徴とする。
【００３９】
上記第６の特徴の不揮発性半導体記憶装置によれば、メモリアレイチップ単体での機能テストを実行可能となるため、一定の基本動作可能であることが検証済みのメモリアレイチップを積層して不揮発性半導体記憶装置を構成できるので、不揮発性半導体記憶装置として構成後の良品率を高くできる。また、仮にメモリアレイチップ単体でのウェハレベルでの機能テストを簡易制御回路なしで行うとすれば、メモリアレイチップとテスタ間のアドレス信号やデータ信号等のやり取りのためのインターフェースがメモリアレイチップ側に別途必要となり、テスタ側の負担も大きくなるので、斯かる不都合も解消される。
【００４０】
尚、制御チップが備える制御回路とメモリアレイチップが備える簡易制御回路で共通する回路は、メモリアレイチップ側に設けることで、制御チップのチップサイズの縮小が図れる。
【００４１】
本発明に係る不揮発性半導体記憶装置は、上記第１乃至第６の何れかの特徴に加えて、更に、前記メモリアレイチップにおいて、前記メモリアレイが２つのグループに分割して構成され、前記複数の第１貫通電極が、前記２つのグループに挟まれたチップ中央領域に配置されていることを第７の特徴とする。
【００４２】
上記第７の特徴の不揮発性半導体記憶装置によれば、メモリアレイが２つのグループに分割された場合に、それに付随して少なくとも行選択回路と列選択回路の何れか一方も２つのグループに分割されるため、分割され行選択回路または列選択回路への第１貫通電極からの信号配線長が短くなり且つ略等しい長さとなるため、信号遅延の低減が図れ、電気的特性が向上する。
【００４３】
本発明に係る不揮発性半導体記憶装置は、上記第１乃至第７の何れかの特徴に加えて、更に、前記１または複数のメモリアレイチップと前記制御チップが実装基板上に積層され、外部と前記外部入力及び前記外部出力の受け渡しを行う前記制御チップ上に設けられた外部接続用パッドと、前記実装基板上に設けられた外部接続用端子が電気的に接続されていることを第８の特徴とする。
【００４４】
上記第８の特徴の不揮発性半導体記憶装置によれば、実装基板上に実装された形態での不揮発性半導体記憶装置を提供できるとともに、同じ実装基板上に他の機能チップを実装することで、不揮発性半導体記憶装置の機能を拡張できる。
【００４５】
本発明に係る不揮発性半導体記憶装置は、上記第１乃至第８の何れかの特徴に加えて、更に、前記制御チップが、前記メモリアレイチップが備える前記メモリアレイ、前記行選択回路、前記列選択回路、及び、前記読み出し回路を備えていることを第９の特徴とする。
【００４６】
上記第９の特徴の不揮発性半導体記憶装置によれば、従来の１チップで独立してメモリ動作可能な完結した不揮発性半導体記憶装置に、第２貫通電極を設けるだけで、制御チップを提供できるようになるとともに、制御チップ単体でも完結した不揮発性半導体記憶装置として提供できるので、別途制御チップを開発する必要がない。
【００４７】
本発明に係る不揮発性半導体記憶装置は、上記第１乃至第８の何れかの特徴に加えて、更に、前記制御チップが、前記メモリアレイチップが備える前記メモリアレイ、前記行選択回路、前記列選択回路、及び、前記読み出し回路を備えていないことを第１０の特徴とする。
【００４８】
上記第１０の特徴の不揮発性半導体記憶装置によれば、制御チップにはメモリアレイが存在しないので、メモリセルを形成するための特殊な製造プロセスを用いる必要がなく、制御チップの製造コストの低減が図れる。
【発明を実施するための最良の形態】
【００４９】
以下、本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」と略称する）の実施形態を図面に基づいて説明する。尚、以下、説明の簡単のため、不揮発性半導体記憶装置としてフラッシュメモリを想定して説明するが、本発明装置はフラッシュメモリに限定されるものではなく、他の記憶原理に基づく不揮発性メモリセルを備えた不揮発性半導体記憶装置にも適用できる。また、以下の説明で参照する図面には、図１０及び図１１に示す従来の一般的なフラッシュメモリと同じ回路構成要素には、同じ符号を付して説明する。
【００５０】
〈第１実施形態〉
図１に、本発明装置１の概略のブロック構成を示す。また、図２に、スタックドパッケージに実装された本発明装置１の概略の断面構造を模式的に示す。図１及び図２に示すように、本発明装置１は、実装基板４上に、下から順に、１または複数のメモリアレイチップ１０を積層し、更に、最上位のメモリアレイチップ１０の上に１つの制御チップ２０を積層して構成される。メモリアレイチップ１０が１つの場合には、制御チップ２０とメモリアレイチップ１０に分割する利点がないようにも見えるが、メモリアレイチップ１０の積層数を加減することで、記憶容量の調整が可能となることから、最小記憶容量で十分な用途には、１つの制御チップ２０と１つのメモリアレイチップ１０を積層した本発明装置１を提供することができる。
【００５１】
また、図３に、本発明装置１の一実施例として、記憶容量２５６Ｍｂｉｔのメモリアレイ１１を有するメモリアレイチップ１０を４個と、１つの制御チップ２０を、図２に示すように積層して１Ｇｂｉｔの記憶容量を実現した場合における、各チップ間の信号接続関係を示す。尚、図３に示す実施例では、データ幅は１６ビットであるので、外部から入力されるアドレス信号はＡ０〜Ａ２５の２６本であるが、各メモリアレイチップ１０でアドレス選択に使用されるのは、Ａ０〜Ａ２３の２４本で、残りのＡ２４とＡ２５は４つのメモリアレイチップ１０の選択に使用される。尚、図中のＶｃｃ、Ｖｐｐ、ＧＮＤは夫々主電源端子、書き込み消去用の副電源端子、接地端子である。
【００５２】
図２に示すように、メモリアレイチップ１０には、チップを表裏貫通する第１貫通電極Ｔ１が複数設けられ、制御チップ２０には、チップを表裏貫通する第２貫通電極Ｔ２が複数設けられている。複数の第１貫通電極Ｔ１は、複数のメモリアレイチップ１０の夫々において同位置に設けられている。本実施形態では、複数のメモリアレイチップ１０は全て同一チップで構成されている。また、複数の第２貫通電極Ｔ２は、制御チップ２０をメモリアレイチップ１０上に積層した場合に、複数の第１貫通電極Ｔ１と対応する貫通電極同士が同位置に整合するように配置されている。従って、図２に示す積層状態では、４つのメモリアレイチップ１０の各層の第１貫通電極Ｔ１は、対応する貫通電極同士が上下に重なって互いに電気的に接続し、最上位のメモリアレイチップ１０の第１貫通電極Ｔ１と制御チップ２０の第２貫通電極Ｔ２は、対応する貫通電極同士が上下に重なって互いに電気的に接続する。この結果、制御チップ２０の第２貫通電極Ｔ２は、各層のメモリアレイチップ１０の対応する第１貫通電極Ｔ１の夫々と電気的に接続している。
【００５３】
更に、制御チップ２０には、外部との電気的接続用の外部接続用パッドＴ３が複数設けられ、当該外部接続用パッドＴ３が実装基板４上に設けられた外部接続用端子Ｔ５と電気的に接続されている。当該電気的接続には、図２の示す実施例ではワイヤボンディングを使用しているが、ワイヤボンディングに限定されるものではない。
【００５４】
第１貫通電極Ｔ１と第２貫通電極Ｔ２は、夫々のチップを貫通する貫通孔の内壁に絶縁膜を形成した後、当該貫通孔に電極材料が充填され裏面から下方に突出し、積層した場合に下側に位置するチップの対応する貫通電極の上面と接触可能に構成されている。また、第１貫通電極Ｔ１と第２貫通電極Ｔ２は、周知の方法により形成され、その形成方法は本発明の本旨ではないので詳細な説明は省略する。
【００５５】
図１に示すように、メモリアレイチップ１０は、不揮発性のフラッシュメモリセルを行及び列方向に複数配列してなるメモリアレイ１１、メモリアレイ１１内から所定のメモリ動作（書き込み動作、消去動作、読み出し動作等）の対象となる１または複数のメモリセルを行方向及び列方向に沿って各別に選択し、選択されたメモリセルに対して所定のメモリ動作に必要な電圧を印加する行選択回路１２と列選択回路１３，１４、列選択回路の一部を構成する列選択ゲート１４と接続し、選択されたメモリセルの記憶情報を読み出す読み出し回路１５、読み出し回路１５の読み出しデータと制御チップ２０側のデータレジスタ２８内に格納されている書き込みデータを比較するデータコンパレータ１６、及び、メモリアレイチップ１０の選択・非選択を判定するチップ選択判定回路１７を備えて構成される。列選択回路１３，１４は列アドレスデコーダ１３と列アドレスデコーダ１３のデコード信号で活性化される列選択ゲート１４で構成される。列選択ゲート１４は、メモリアレイ１１の各ビット線（図示せず）に接続し、行選択回路１２を構成する行アドレスデコーダの出力は、メモリアレイ１１の各ワード線（図示せず）に接続している。更に、メモリアレイチップ１０上には、行選択回路１２と列選択回路１３，１４とメモリアレイ１１に所定のメモリ動作をさせるために必要な電圧源を供給するための第１電圧供給線Ｓ１１と、行選択回路１２と列選択回路１３，１４とチップ選択判定回路１７に内部アドレス信号を供給するための第１アドレス信号線Ｓ１２と、書き込みデータに応じた書き込みデータ信号を列選択回路１３，１４に供給するための第１書き込みデータ信号線Ｓ１３と、選択されたメモリセルの記憶情報に応じた読み出しデータ信号を読み出し回路１５から出力するための第１読み出しデータ信号線Ｓ１４と、データコンパレータ１６の比較結果を制御チップ側に出力するための第１比較結果信号線Ｓ１５が設けられ、夫々が対応する第１貫通電極Ｔ１の上面側と電気的に接続している。
【００５６】
第１アドレス信号線Ｓ１２を介して供給される内部アドレス信号は、メモリアレイ１１内から所定のメモリ動作の対象となるメモリセルを選択するための下位の内部アドレス信号と、メモリアレイチップ１０の選択・非選択を判定するための上位の内部アドレス信号に区分される。当該上位の内部アドレス信号用の第１アドレス信号線Ｓ１２は余剰アドレス信号線に相当し、チップ選択判定回路１７に接続し、当該下位の内部アドレス信号は、行アドレスデコーダ１２と列アドレスデコーダ１３に接続する。尚、夫々の内部アドレス信号は、制御チップ２０側で予め部分的にデコードされたアドレスデコード信号であっても構わない。
【００５７】
チップ選択判定回路１７は、例えば、余剰アドレス信号線の本数と同じビット数の不揮発性のレジスタを備えて構成される。不揮発性レジスタの各ビットを、例えば、１対のフラッシュメモリセルの閾値電圧差によって“１”または“０”を設定可能に構成しておき、余剰アドレス信号線の各信号レベルと、対応するレジスタの設定ビット値の一致または不一致論理を構成することで、チップ選択判定回路１７は、当該レジスタの全ビットが一致または不一致の場合に、そのチップ選択判定回路１７のメモリアレイチップ１０が選択されたと判定して、当該メモリアレイチップ１０上の他の回路を活性化する活性化信号Ｓ１６を出力する。
【００５８】
尚、チップ選択判定回路１７は、不揮発性レジスタを備える構成に代えて、例えば、起動時において、上下のメモリアレイチップ１０のチップ選択判定回路１７間で通信を行うことで、最下位または最上位のメモリアレイチップ１０から何層目に位置しているかを自動的に判断して、余剰アドレス信号線の本数と同じビット数の揮発性レジスタの各ビットを、当該位置情報を基に設定する構成としても構わない。
【００５９】
図１に示すように、制御チップ２０は、メモリアレイチップ１０に対する読み出し動作と書き込み動作を含む所定のメモリ動作を外部入力に基づいて選択して、選択されたメモリ動作に応じた所定の動作手順に従って本発明装置１内の回路動作を制御する制御回路２５〜２８、制御回路の内のライトステートマシン（ＷＳＭ：Ｗｒｉｔｅ  Ｓｔａｔｅ  Ｍａｃｈｉｎｅ）２７からの制御によって、メモリアレイ１１に対する所定のメモリ動作に必要な高電圧を生成して、行選択回路１２、列選択回路１３，１４等に供給する高電圧供給回路２９（電圧供給回路に相当）、外部からアドレス入力を受け付けて内部アドレス信号を生成するアドレス入力バッファ２１、外部から入力データを受け付けて内部入力データ信号を生成するデータ入力バッファ２３、外部から制御入力を受け付けて内部制御入力信号を生成する制御入力バッファ２２、及び、メモリアレイ１１から読み出したデータまたはＷＳＭ２７等から出力される内部状態信号等を外部出力として出力するデータ出力バッファ２４（出力インターフェース回路に相当）を備えて構成される。アドレス入力バッファ２１とデータ入力バッファ２３と制御入力バッファ２２は、外部入力を受け付けて制御回路２６〜２８及びメモリアレイチップ１０に供給する内部信号を生成する入力インターフェース回路に相当する。
【００６０】
制御回路２５〜２８は、メモリアレイ１１に対する書き込み動作及び消去動作等のメモリ動作を一連の動作手順に従って制御するＷＳＭ２７の他、内部制御入力信号に基づいてアドレス入力バッファ２１、データ入力バッファ２３、データ出力バッファ２４等の入出力インターフェースの活性化・非活性化を制御する入出力制御ロジック２５、内部制御入力信号に基づいてデータ入力バッファ２３に入力される外部コマンドを認識して必要な制御信号をＷＳＭ２７に発行するコマンドユーザインターフェース（ＣＵＩ：Ｃｏｍａｎｄ  Ｕｓｅｒ  Ｉｎｔｅｒｆａｃｅ）１２、データ入力バッファ２３に入力される書き込みデータを一時的に格納するデータレジスタ２８等を備えて構成される。尚、データレジスタ２８は、ＷＳＭ２７の制御に使用される回路であるので、制御回路に含めているが、独立した回路として扱っても構わない。また、高電圧供給回路２９は、制御チップ２０内で高電圧を生成せずに、外部から供給される高電圧を、メモリ動作に応じてメモリアレイチップ１０の各部に供給する回路であっても構わない。
【００６１】
更に、制御チップ２０上には、高電圧供給回路２９から出力される電圧源をメモリアレイチップ１０に供給するための第２電圧供給線Ｓ２１と、アドレス入力バッファ２１から出力される内部アドレス信号をメモリアレイチップ１０に供給するための第２アドレス信号線Ｓ２２と、データレジスタ２８から出力される書き込みデータ信号をメモリアレイチップ１０に供給するための第２書き込みデータ信号線Ｓ２３と、メモリアレイチップ１０から受け付けた読み出しデータ信号をデータ入力バッファ２３に供給するための第２読み出しデータ信号線Ｓ２４、メモリアレイチップ１０のデータコンパレータ１６から出力される比較結果をＷＳＭ２７に供給するための第２比較結果信号線Ｓ２５が設けられ、夫々が対応する第２貫通電極Ｔ２の上面側と電気的に接続している。
【００６２】
図４及び図５に、メモリアレイチップ１０と制御チップ２０のチップレイアウトの一例を夫々模式的に示す。図４に示すように、メモリアレイチップ１０のメモリアレイ１１は複数ブロックに分割され、レイアウト上２つのグループに分離されており、第１貫通電極Ｔ１がその２つのグループに挟まれたチップ中央部に配置されている。図４に示すように、メモリアレイチップ１０上には、外部接続用のパッドや、制御チップ２０が備える制御回路２５〜２８やアドレス入力バッファ２１とデータ入力バッファ２３と制御入力バッファ２２等の入力インターフェース回路やデータ出力バッファ２４は設けられていない。図５に示すように、制御チップ２０上には、制御チップ２０をメモリアレイチップ１０上に積層した場合に、対応する第１貫通電極Ｔ１と上下に重なる位置に第２貫通電極Ｔ２が配置されている。本実施形態では、第２貫通電極Ｔ２も制御チップ２０上の略中央に配置されている。また、図５に示すように、制御チップ２０には、チップ周辺部に外部接続用パッドＴ３が設けられている。
【００６３】
本発明装置１は、上述の説明より明らかなように、メモリアレイチップ１０と制御チップ２０が第１貫通電極Ｔ１と第２貫通電極Ｔ２を介して電気的に接続されることで、１チップでメモリ動作可能な従来のフラッシュメモリと同じ回路構成が実現できることから、そのメモリ動作は従来のフラッシュメモリと同じであり、重複する説明は割愛する。
【００６４】
〈第２実施形態〉
次に、本発明装置の第２実施形態について説明する。上記第１実施形態では、メモリアレイチップ１０は、機能ブロックとして、メモリアレイ１１、行選択回路１２と列選択回路１３，１４、読み出し回路１５、データコンパレータ１６、及び、チップ選択判定回路１７を備え、制御チップ２０が備える制御回路２５〜２８、高電圧供給回路２９、アドレス入力バッファ２１とデータ入力バッファ２３と制御入力バッファ２２等の入力インターフェース回路、及び、データ出力バッファ２４は一切備えていない構成であった。しかし、第２実施形態に係る本発明装置２は、上記第１実施形態のメモリアレイチップ１０に代えて、図６に示すメモリアレイチップ１０ａを備えて構成される。メモリアレイチップ１０ａは、図６に示すように、制御チップ２０が備える制御回路２５〜２８より小規模のメモリアレイチップ１０単体でのテスト用に簡略化されたメモリ動作を所定の動作手順に従って制御する簡易制御回路３１と、制御チップ２０が備える入力インターフェース回路より小規模のメモリアレイチップ１０ａ単体でのテストに必要なテスト入力信号Ｓｔｉｎを受け付けるための簡易入力インターフェース回路３２と、制御チップ２０が備えるデータ出力バッファ２４より小規模のメモリアレイチップ１０ａ単体でのテストに必要なテスト出力信号Ｓｔｏｕｔを出力するための簡易出力インターフェース回路３３と、外部とテスト入力信号Ｓｔｉｎ及びテスト出力信号Ｓｔｏｕｔの受け渡しを行う外部接続用パッドＴ４を備えて構成される。斯かる構成によって、少ない本数のテスト入力信号Ｓｔｉｎとテスト出力信号Ｓｔｏｕｔをテスタ間でやり取りするだけで、メモリアレイチップ１０ａ単体での簡易なテストが実行可能となる。
【００６５】
尚、本第２実施形態では、データコンパレータ１６は、簡易制御回路３１においても使用されるため、メモリアレイチップ１０ａ側に設けておくことで、メモリアレイチップ１０ａ単体のテスト時と、制御チップ２０と合体した後の通常のメモリ動作の両方で共通に使用される。
【００６６】
制御チップ２０及びメモリアレイチップ１０ａの基本部分は第１実施形態と同じであるので、重複する説明は割愛する。
【００６７】
〈第３実施形態〉
次に、本発明装置の第３実施形態について説明する。上記第１及び第２実施形態では、制御チップ２０は、機能ブロックとして、制御回路２５〜２８、高電圧供給回路２９、アドレス入力バッファ２１とデータ入力バッファ２３と制御入力バッファ２２等の入力インターフェース回路、及び、データ出力バッファ２４を備え、メモリアレイチップ１０，１０ａが備えるメモリアレイ１１、行選択回路１２と列選択回路１３，１４、読み出し回路１５、データコンパレータ１６、及び、チップ選択判定回路１７を備えない構成であった。しかし、第３実施形態に係る本発明装置３では、図７に示すように、制御チップ２０ａが、メモリアレイチップ１０が備えるメモリアレイ１１、行選択回路１２と列選択回路１３，１４、読み出し回路１５、データコンパレータ１６、及び、チップ選択判定回路１７を備える構成とする。つまり、第３実施形態における制御チップ２０ａは、従来のフラッシュメモリに第２貫通電極Ｔ２を設けた構成となっている。本第３実施形態では、制御チップ２０ａのチップサイズがメモリアレイチップ１０より大きいため、図８に示すように、実装基板４上に、下から順に、制御チップ２０ａと１または複数のメモリアレイチップ１０を積層する。
【００６８】
尚、制御チップ２０ａの基本部分及びメモリアレイチップ１０は、第１実施形態と同じであるので、重複する説明は割愛する。また、本第３実施形態において、メモリアレイチップ１０を、第２実施形態におけるメモリアレイチップ１０ａに代えて使用するのも好ましい。
【００６９】
次に、本発明装置の別実施形態について説明する。
【００７０】
〈１〉上記各実施形態では、メモリアレイチップ１０，１０ａは同じ記憶容量のメモリアレイ１１とチップ選択判定回路１７を備えた同一チップを積層して使用する場合を想定していたが、メモリアレイチップ１０，１０ａの積層数が複数の場合に、各メモリアレイチップ１０，１０ａは、必ずしも同じ記憶容量である必要はない。また、各メモリアレイチップ１０，１０ａは、同じ記憶容量であっても別設計のチップで構成しても構わない。例えば、各メモリアレイチップ１０，１０ａは、チップ選択判定回路１７を備えずに、選択される上位の内部アドレス信号が予め回路上で固定されていても構わない。
【００７１】
〈２〉上記各実施形態では、データコンパレータ１６はメモリアレイチップ１０，１０ａ側に設けていたが、メモリアレイチップ１０に簡易制御回路３１を設けない場合、上記第２実施形態において簡易制御回路３１が使用するデータコンパレータと、制御チップ２０側の制御回路２５〜２８で使用するデータコンパレータが異なる場合、或いは、データコンパレータ１６を列選択ゲート１４に近接して配置する必要がない場合には、データコンパレータ１６を制御チップ２０側に設けても構わない。
【００７２】
〈３〉上記第１実施形態において、図４及び図５に、メモリアレイチップ１０と制御チップ２０のチップレイアウトの一例を夫々模式的に示したが、当該チップレイアウトは一例であり、第１貫通電極Ｔ１及び第２貫通電極Ｔ２の配置場所はチップ中央に限定されるものではなく、また、制御チップ２０上の外部接続用パッドＴ３の配置場所は、チップ周辺部に限定されるものではない。
【産業上の利用可能性】
【００７３】
本発明は、不揮発性半導体記憶装置に利用可能であり、特に、１または複数のメモリアレイチップと制御チップの複数チップを備えて構成される不揮発性半導体記憶装置に有用である。
【図面の簡単な説明】
【００７４】
【図１】本発明に係る不揮発性半導体記憶装置の第１実施形態における概略のブロック構成を示すブロック図
【図２】スタックドパッケージに実装された図１に示す本発明に係る不揮発性半導体記憶装置の概略の断面構造を模式的に示す断面図
【図３】本発明に係る不揮発性半導体記憶装置の一構成例におけるチップ間の信号接続関係を示すブロック図
【図４】本発明に係る不揮発性半導体記憶装置のメモリアレイチップのチップレイアウトの一例を模式的に示す図
【図５】本発明に係る不揮発性半導体記憶装置の制御チップのチップレイアウトの一例を模式的に示す図
【図６】本発明に係る不揮発性半導体記憶装置の第２実施形態における概略のブロック構成を示すブロック図
【図７】本発明に係る不揮発性半導体記憶装置の第３実施形態における概略のブロック構成を示すブロック図
【図８】スタックドパッケージに実装された図７に示す本発明に係る不揮発性半導体記憶装置の概略の断面構造を模式的に示す断面図
【図９】従来のワイヤボンド方式のスタックドパッケージに実装されたフラッシュメモリの概略の断面構造を模式的に示す断面図
【図１０】一般的なフラッシュメモリの概略のブロック構成を示すブロック図
【図１１】図１０に示すフラッシュメモリの各機能ブロックの１チップ上での概略のレイアウト配置を示す図
【図１２】スタックドパッケージに実装された一般的なフラッシュメモリのチップ間の信号接続関係を示すブロック図
【符号の説明】
【００７５】
１〜３：  本発明装置
４：      実装基板
５：      ボンディングワイヤ
６：      フラッシュメモリのベアチップ
７：      スペーサ
８：      半田ボール
１０：    メモリアレイチップ
１０ａ：  メモリアレイチップ
１１：    メモリアレイ
１２：    行選択回路（行アドレスデコーダ）
１３：    列選択回路（列アドレスデコーダ）
１４：    列選択回路（列選択ゲート）
１５：    読み出し回路
１６：    データコンパレータ
１７：    チップ選択判定回路
２０：    制御チップ
２０ａ：  制御チップ
２１：    アドレス入力バッファ（入力インターフェース回路）
２２：    制御入力バッファ（入力インターフェース回路）
２３：    データ入力バッファ（入力インターフェース回路）
２４：    データ出力バッファ（出力インターフェース回路）
２５：    入出力制御ロジック
２６：    コマンドユーザインターフェース（ＣＵＩ）
２７：    ライトステートマシン（ＷＳＩ）
２８：    データレジスタ
２９：    高電圧供給回路（電圧供給回路）
３１：    簡易制御回路
３２：    簡易入力インターフェース回路
３３：    簡易出力インターフェース回路
Ｓ１：    アドレス信号線
Ｓ２：    データ信号線
Ｓ３：    チップ制御信号線
Ｓ３１〜Ｓ３４：  チップ制御信号線
Ｓ４：    書き込み制御信号線
Ｓ５：    出力解除信号線
Ｓ６：    リセット信号線
Ｓ１１：  第１電圧供給線
Ｓ１２：  第１アドレス信号線
Ｓ１３：  第１書き込みデータ信号線
Ｓ１４：  第１読み出しデータ信号線
Ｓ１５：  第１比較結果信号線
Ｓ１６：  活性化信号
Ｓ２１：  第２電圧供給線
Ｓ２２：  第２アドレス信号線
Ｓ２３：  第２書き込みデータ信号線
Ｓ２４：  第２読み出しデータ信号線
Ｓ２５：  第２比較結果信号線
Ｓｔｉｎ：  テスト入力信号
Ｓｔｏｕｔ：  テスト出力信号
Ｔ１：    第１貫通電極
Ｔ２：    第２貫通電極
Ｔ３：    制御チップ上の外部接続用パッド
Ｔ４：    メモリアレイチップ上の外部接続用パッド
Ｔ５：    外部接続用端子
【図１】
2008300469.tif 000003
【図２】
2008300469.tif 000004
【図３】
2008300469.tif 000005
【図４】
2008300469.tif 000006
【図５】
2008300469.tif 000007
【図６】
2008300469.tif 000008
【図７】
2008300469.tif 000009
【図８】
2008300469.tif 000010
【図９】
2008300469.tif 000011
【図１０】
2008300469.tif 000012
【図１１】
2008300469.tif 000013
【図１２】
2008300469.tif 000014