(57)【要約】【課題】集積回路の微細化などの要因により、コンタクト孔が導電体からずれて形成された場合においても、コンタクト孔がシリコン基板と導通することを回避できる半導体装置及びその製造方法を提供すること。【解決手段】本発明に係る半導体装置は、半導体基板と；前記半導体基板の表面付近に形成された拡散層と；前記半導体基板上に形成された第１の導電体層と；前記第１の導電体層及び前記拡散層が形成された前記半導体基板上に形成された絶縁層と；前記絶縁層上に形成された第２の導電体層と；前記絶縁層中に形成され、前記第１の導電体層と前記第２の導電体層とを接続する第１のコンタクトと；前記絶縁層中に形成され、前記第１の導電体層と前記拡散層とを接続する第２のコンタクトとを備える。そして、前記拡散層の一部は、前記第１のコンタクトの下部まで延びることを特徴とする。【選択図】図４
2008300381.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と；
前記半導体基板の表面付近に形成された拡散層と；
前記半導体基板上に形成された第１の導電体層と；
前記第１の導電体層及び前記拡散層が形成された前記半導体基板上に形成された絶縁層と；
前記絶縁層上に形成された第２の導電体層と；
前記絶縁層中に形成され、前記第１の導電体層と前記第２の導電体層とを接続する第１のコンタクトと；
前記絶縁層中に形成され、前記第１の導電体層と前記拡散層とを接続する第２のコンタクトとを備え、
前記拡散層の一部は、前記第１のコンタクトの下部まで延びることを特徴とする半導体装置。
【請求項２】
所定の機能を有するセル領域と、前記半導体基板表面付近に形成された素子分離領域とを更に備え、
前記拡散層は、前記素子分離領域によって前記セル領域と絶縁され、
前記第１の導電体層が、前記セル領域から前記素子分離領域に渡って延在することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記拡散層は、前記半導体基板と異なる導電型であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
半導体基板と；
前記半導体基板の表面付近に形成された拡散層と；
前記半導体基板上に形成された第１の導電体層と；
前記第１の導電体層及び前記拡散層が形成された前記半導体基板上に形成された絶縁層と；
前記絶縁層上に形成された第２の導電体層と；
前記絶縁層中に形成され、前記第１の導電体層と前記第２の導電体層とを接続するとともに、前記第２の導電体層と前記拡散層とを接続するコンタクトとを備えたことを特徴とする半導体装置。
【請求項５】
前記拡散層の一部は、前記コンタクトの下部まで延びることを特徴とする請求項３に記載の半導体装置。
【請求項６】
所定の機能を有するセル領域と、前記半導体基板表面付近に形成された素子分離領域とを更に備え、
前記拡散層は、前記素子分離領域によって前記セル領域と絶縁され、
前記第１の導電体層が、前記セル領域から前記素子分離領域に渡って延在することを特徴とする請求項４又は５に記載の半導体装置。
【請求項７】
前記コンタクトの直径は、前記第１の導電体層の一方向の幅の５／３以上であることを特徴とする請求項４，５又は６に記載の半導体装置。
【請求項８】
前記拡散層は、前記半導体基板と異なる導電型であることを特徴とする請求項４，５，６又は７に記載の半導体装置。
【請求項９】
第１導電型の半導体基板表面付近に第２導電型の拡散層を形成する工程と；
前記半導体基板上に、前記拡散層と少なくとも一部がオーバーラップするように第１の導電体層を形成する工程と；
前記第１の導電体層及び前記拡散層が形成された前記半導体基板上に絶縁層を形成する工程と；
前記絶縁層に、前記第１の導電体層に達する第１のコンタクトを形成する工程と；
前記絶縁層に、前記拡散層に達する第２のコンタクトを形成する工程と；
前記第１及び第２のコンタクトに接続される第２の導電体層を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項１０】
前記半導体装置は、所定の機能を有するセル領域と、前記半導体基板表面付近に形成された素子分離領域とを備え、
前記拡散層は、前記素子分離領域によって前記セル領域と絶縁され、
前記第１の導電体層が、前記セル領域から前記素子分離領域に渡って延在することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
第１導電型の半導体基板表面付近に第２導電型の拡散層を形成する工程と；
前記半導体基板上に、前記拡散層と少なくとも一部がオーバーラップするように第１の導電体層を形成する工程と；
前記第１の導電体層及び前記拡散層が形成された前記半導体基板上に絶縁層を形成する工程と；
前記絶縁層に、前記第１の導電体層及び前記拡散層に達するコンタクトを形成する工程と；
前記絶縁層上に、前記コンタクトに接続される第２の導電体層を形成する工程とを含み、
前記第１の導電体層の一方向の幅に対し、前記コンタクトの直径の方が大きく設定されていることを特徴とする半導体装置の製造方法。
【請求項１２】
前記半導体装置は、所定の機能を有するセル領域と、前記半導体基板表面付近に形成された素子分離領域とを備え、
前記拡散層は、前記素子分離領域によって前記セル領域と絶縁され、
前記第１の導電体層が、前記セル領域から前記素子分離領域に渡って延在することを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第１の導電体層の一方向の幅に対し、前記コンタクトの直径は、５／３以上であることを特徴とする請求項１２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。特に、半導体メモリデバイスのコンタクト開口部の拡散層構造及び製造方法に関する。
【背景技術】
【０００２】
図１は、従来の半導体メモリデバイスの一部の構造を示す平面図である。図２（Ａ）は図１のＡ−Ａ方向の断面図であり、図２（Ｂ）は図１のＢ−Ｂ方向の断面図である。メモリ系デバイスの集積回路では、セル内のＷＬ（Word Line）に導通をとるために、セルブロック１０５に隣接する箇所にコンタクト１０３，１０４を形成している。
【０００３】
セルブロック１０５から引き出された第１の導電体１０１（ＷＬ：通常高融点金属シリサイドとポリシリコンの積層構造が用いられる。）は、コンタクト１０３によって第２の導電体１０２(通常ＡＬ、Ｗが用いられる。）と接続される。このような構造により、第２の導電体１０２に電位を与えることでセル部の第１の導電体１０１（ＷＬ）の電位を制御できるようになる。
【０００４】
また、コンタクト１０３と同時にコンタクト１０４を形成し、第２の導電体１０２とＮ型拡散層１０６を接続する。Ｎ型拡散層１０６は、チャージアップ（帯電）防止用に用いられる。製造中にＮ型拡散層１０６とＰ型シリコン基板１０９の耐圧以上の高電圧がかかった場合、第２の導電体１０２に帯電した電荷は、Ｎ型拡散層１０６に流れるようになる。即ち、Ｎ型拡散層１０６がない場合には、製造中に第２の導電体１０２が過剰に帯電した場合、第１の導電体１０１の下にあるゲート絶縁膜が絶縁破壊を起こしてしまう。第２の導電体１０２を第２のコンタクト１０４を介してＮ型拡散層１０６と接続することにより、第２の導電体１０２が帯電した場合はＮ型拡散層１０６に電流が流れることにより、導電体１０１の下のゲート絶縁膜の絶縁破壊を防ぐことができる。
【０００５】
なお、図中、符号１０７はフィールド酸化膜を示す。フィールド酸化膜１０７は、Ｎ型拡散層１０６とその他の素子(セルブロック１０５等)を電気的に分離するために用いられる。
【０００６】
さて、近年の集積回路の微細化に伴い、図１のセルブロック１０５から引き出された第１の導電体１０１のピッチが縮小され、第１の導電体１０１の幅が縮小されてくる。このとき、ホトリソグラフィー工程のばらつきによりコンタクト１０３が第１の導電体１０１からずれて形成された場合、図２（Ｂ）に示すように、コンタクト１０３は第１の導電体１０１よりも外側にはみ出し、シリコン基板１０９と導通してしまう。その結果、半導体装置の歩留まりが低下する問題が発生する。
【０００７】
また、第１の導電体１０１と第２の導電体１０２を接続するコンタクト１０３を形成する領域のフィールド酸化膜１０７と、第２の導電体１０２とＮ型拡散層１０６を接続するコンタクト１０４を形成す領域のＮ型拡散層１０６を各々別々に形成する必要がある。このため、チップサイズが大きくなり、チップあたりのコストが高くなるという問題がある。
【０００８】
更に、第１の導電体１０１がチャージアップ防止用のＮ型拡散層１０６に接続されるのが第２の導電体１０２の形成以降のため、第２の導電体１０２が形成される以前の工程でのチャージアップは防止できない。
【０００９】
特許文献１及び２には、コンタクト下の基板表面に、基板とは異なる導電型の拡散層を形成する技術が開示されている。
【特許文献１】特開平５−２０６２９３号公報
【特許文献２】特開平１−３１３９５９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、上記のような状況に鑑みでなされたものであり、集積回路の微細化などの要因により、コンタクト孔が導電体からずれて形成された場合においても、コンタクト孔がシリコン基板と導通することを回避できる半導体装置及びその製造方法を提供することを第１の目的とする。
【００１１】
また、本発明の第２の目的は、チップサイズの縮小化に寄与する半導体装置及びその製造方法を提供することにある。
【００１２】
更に、本発明の第３の目的は、チャージアップを防止可能な工程範囲の拡張に寄与する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の第１の態様に係る半導体装置は、請求項１に記載のように、半導体基板と；前記半導体基板の表面付近に形成された拡散層と；前記半導体基板上に形成された第１の導電体層と；前記第１の導電体層及び前記拡散層が形成された前記半導体基板上に形成された絶縁層と；前記絶縁層上に形成された第２の導電体層と；前記絶縁層中に形成され、前記第１の導電体層と前記第２の導電体層とを接続する第１のコンタクトと；前記絶縁層中に形成され、前記第１の導電体層と前記拡散層とを接続する第２のコンタクトとを備える。そして、前記拡散層の一部は、前記第１のコンタクトの下部まで延びることを特徴とする。
【００１４】
本発明の第２の態様に係る半導体装置は、請求項３に記載のように、半導体基板と；前記半導体基板の表面付近に形成された拡散層と；前記半導体基板上に形成された第１の導電体層と；前記第１の導電体層及び前記拡散層が形成された前記半導体基板上に形成された絶縁層と；前記絶縁層上に形成された第２の導電体層と；前記絶縁層中に形成され、前記第１の導電体層と前記第２の導電体層とを接続するとともに、前記第２の導電体層と前記拡散層とを接続するコンタクトとを備えたことを特徴とする。
【００１５】
本発明の第３の態様に係る半導体装置の製造方法は、請求項７に記載のように、第１導電型の半導体基板表面付近に第２導電型の拡散層を形成する工程と；前記半導体基板上に、前記拡散層と少なくとも一部がオーバーラップするように第１の導電体層を形成する工程と；前記第１の導電体層及び前記拡散層が形成された前記半導体基板上に絶縁層を形成する工程と；前記絶縁層に、前記第１の導電体層に達する第１のコンタクトを形成する工程と；前記絶縁層に、前記拡散層に達する第２のコンタクトを形成する工程と；前記第１及び第２のコンタクトに接続される第２の導電体層を形成する工程とを含むことを特徴とする。
【００１６】
本発明の第４の態様に係る半導体装置の製造方法は、請求項８に記載のように、第１導電型の半導体基板表面付近に第２導電型の拡散層を形成する工程と；前記半導体基板上に、前記拡散層と少なくとも一部がオーバーラップするように第１の導電体層を形成する工程と；前記第１の導電体層及び前記拡散層が形成された前記半導体基板上に絶縁層を形成する工程と；前記絶縁層に、前記第１の導電体層及び前記拡散層に達するコンタクトを形成する工程と；前記絶縁層上に、前記コンタクトに接続される第２の導電体層を形成する工程とを含む。そして、前記第１の導電体層の一方向の幅に対し、前記コンタクトの直径の方が大きく設定されていることを特徴とする。
【発明の効果】
【００１７】
本発明の第１及び第２の態様に係る半導体装置においては、第１のコンタクトが第１の導電体層からずれて形成された場合においても、第１のコンタクトは拡散層に達するのみであり、シリコン基板と導通することがない。
【００１８】
また、本発明の第１の態様に係る半導体装置においては、第１のコンタクトと第２のコンタクトの下に共通の拡散層を形成しているため、必要面積を小さくでき、チップサイズの縮小化を図ることができる。本発明の第２の態様に係る半導体装置においては、第２のコンタクトを省略することができ、単一のコンタクトを第１及び第２のコンタクト共通にする（兼ねる）ことにより更に面積を縮小することが可能となる。
【００１９】
本発明の第３及び第４の態様に係る半導体装置の製造方法においては、上述した第１及び第２の態様に係る半導体装置の効果に加え、第１の導電体層がその形成工程において既にチャージアップ防止用の拡散層に接続されるため、第２の導電体層が形成される前の工程でのチャージアップを効果的に防止できる。
【発明を実施するための最良の形態】
【００２０】
図３は、本発明の第１実施例に係る半導体メモリデバイスの構造の一部を示す平面図である。図４（Ａ）は図３のＡ−Ａ方向の断面図であり、図４（Ｂ）は図３のＢ−Ｂ方向の断面図である。本実施例に係る集積回路においては、セル内のＷＬ（Word Line）に導通をとるために、セルブロック２０５に隣接する箇所でコンタクト２０３，２０４を形成している。
【００２１】
セルブロック２０５から引き出された第１の導電体２０１（ＷＬ：通常高融点金属シリサイドとポリシリコンの積層構造が用いられる。）は、コンタクト２０３によって第２の導電体２０２(通常ＡＬ、Ｗが用いられる。）と接続される。このような構造により、第２の導電体２０２に電位を与えることでセル部の第１の導電体２０１（ＷＬ）の電位を制御できるようになる。
【００２２】
また、コンタクト２０３と同時にコンタクト２０４を形成し、第２の導電体２０２とＮ型拡散層２０６とを接続する。Ｎ型拡散層２０６は、チャージアップ（帯電）防止用に用いられる。製造中にＮ型拡散層２０６とＰ型シリコン基板２０９の耐圧以上の高電圧がかかった場合、第２の導電体２０２に帯電した電荷は、Ｎ型拡散層２０６に流れるようになる。
【００２３】
Ｎ型拡散層２０６がない場合には、製造中に第２の導電体２０２が過剰に帯電した場合第１の導電体２０１の下にあるゲート絶縁膜が絶縁破壊をしてしまう。第２の導電体２０２を第２のコンタクト孔２０４を介してＮ型拡散層２０６と接続することにより、第２の導電体２０２が帯電した場合はＮ型拡散層２０６に電流が流れることにより、導電体２０１の下のゲート絶縁膜の絶縁破壊を防ぐことができる。なお、図中、符号２０７はフィールド酸化膜を示す。フィールド酸化膜２０７は、Ｎ型拡散層２０６とその他の素子(セルブロック１０５等)を電気的に分離するために用いられる。
【００２４】
図５及び図６は、本発明の第１実施例に係る半導体メモリデバイスの製造工程の一部を示す断面図である。以下、図４−図６を参照して、本実施例に係る半導体メモリデバイスの製造工程について説明する。なお、図５及び図６において、左側（Ａ）は図４（Ａ）の断面に対応し、右側（Ｂ）は図４（Ｂ）の断面に対応する。
【００２５】
最初に、図５（２０１−Ａ）及び図５（２０１−Ｂ）に示すような基板を用意する。図５（２０１−Ａ）及び図５（２０１−Ｂ）において、Ｐ型半導体基板２０９の表面付近にはフィールド酸化膜２０７とＮ型拡散層２０６が形成されている。また、Ｐ型半導体基板２０９の表面にはゲート絶縁膜を介して第１の導電体層２０１が形成されている。ここで、Ｎ型拡散層２０６は、第１の導電体層２０１の下まで十分に入り込むように形成される。これにより、後に形成される第１のコンタクト２０３の下にＮ型拡散層２０６が位置することになる。
【００２６】
次に、図５（２０２−Ａ）及び図５（２０２−Ｂ）に示すように、第１の導電体層２０１を覆うように絶縁層２０８を形成する。
【００２７】
その後、図６（２０３−Ａ）及び図６（２０３−Ｂ）に示すように、ホトリソグラフィー／エッチング工程により、コンタクト形成用の孔２０３ａ、２０４ａを絶縁層２０８に形成する。ここで、第１のコンタクト２０３に対応する孔２０３ａは、第１の導電体層２０１に達するとともに、Ｎ型拡散層２０６の上部に位置する。一方、第２のコンタクト２０４に対応する孔２０４ａは、第１の導電体層２０１からはずれた位置であり、Ｎ型拡散層２０６に達するように形成される。
【００２８】
次に、図６（２０４−Ａ）及び図６（２０４−Ｂ）に示すように、コンタクト孔２０３ａ及び２０４ａの内部にＣＶＤ工程によってタングステン（Ｗ）を堆積した後、ＣＭＰ工程によって第１及び第２のコンタクト２０３、２０４を成形する。
【００２９】
次に、図４に示すように、絶縁層２０８上に第２の導電体層２０２を形成する。ここで、第２の導電体層２０２は、第１及び第２のコンタクト２０３、２０４の上部に位置して、これらコンタクト２０３、２０４と電気的に接続される。これにより、第２の導電体層２０２は、第１のコンタクト２０３を介して第１の導電体層２０１と接続されるとともに、第２のコンタクト２０４を介してＮ型拡散層２０６と接続される。なお、第２の導電体層２０２の上に更に配線層を形成する場合には、同様の工程が繰り返される。
【００３０】
本実施例においては、第１のコンタクト２０３が第１の導電体層２０１からずれて形成された場合においても、第１のコンタクト２０３はＮ型拡散層２０６に達するのみであり、シリコン基板２０９と導通することがない。
【００３１】
また、第１のコンタクト２０３と第２のコンタクト２０４の下に共通（同一）のＮ型拡散層２０６を形成しているため、必要面積を小さくでき、チップサイズの縮小化を図ることができる。すなわち、図１及び図２に示した従来の構造に比べて「ｄ１」分の距離を削減することができる。
【００３２】
更に、第１の導電体層２０１は、その形成工程において既にチャージアップ防止用のＮ型拡散層２０６に接続されるため、第２の導電体層２０２が形成される前の工程でのチャージアップを防止できる。従来においては、第２の導電体層を形成した時点で初めて第１の導電体層がチャージアップ防止用のＮ型拡散層に接続されるため、第２の導電体層を形成する前はチャージアップを防止を図ることはできない。
【００３３】
図７は、本発明の第２実施例に係る半導体メモリデバイスの一部の構造を示す平面図である。図８（Ａ）は図７のＡ−Ａ方向の断面図であり、図８（Ｂ）は図７のＢ−Ｂ方向の断面図である。本実施例に係る集積回路においては、セル内のＷＬ（Word Line）に導通をとるために、セルブロック３０５に隣接する箇所でコンタクト３０３を形成している。
【００３４】
セルブロック３０５から引き出された第１の導電体３０１（ＷＬ：通常高融点金属シリサイドとポリシリコンの積層構造が用いられる。）は、コンタクト３０３によって第２の導電体３０２(通常ＡＬ、Ｗが用いられる。）と接続される。このような構造により、第２の導電体３０２に電位を与えることでセル部の第１の導電体３０１（ＷＬ）の電位を制御できるようになる。
【００３５】
コンタクト３０３は、また、第２の導電体層３０２とチャージアップ（帯電）防止用のＮ型拡散層３０６とを接続する。製造中にＮ型拡散層３０６とＰ型シリコン基板３０９の耐圧以上の高電圧がかかった場合、第２の導電体３０２に帯電した電荷は、Ｎ型拡散層３０６に流れるようになる。Ｎ型拡散層３０６がない場合には、製造中に第２の導電体３０２が過剰に帯電した場合、第１の導電体３０１の下にあるゲート絶縁膜が絶縁破壊をしてしまう。第２の導電体３０２をコンタクト３０３を介してＮ型拡散層３０６と接続することにより、第２の導電体３０２が帯電した場合はＮ型拡散層３０６に電流が流れることにより、第１の導電体３０１の下のゲート絶縁膜の絶縁破壊を防ぐことができる。
【００３６】
なお、図中、符号３０７はフィールド酸化膜を示す。フィールド酸化膜３０７は、Ｎ型拡散層３０６とその他の素子(セルブロック１０５等)を電気的に分離するために用いられる。
【００３７】
本実施例においては、図８（Ｂ）に示すように、第１の導電体層３０１と第２の導電体層３０２とを接続するコンタクト３０３の直径を第１の導電体層３０１の幅よりもＤだけ大きく形成している。これにより、コンタクト３０３が第１の導電体層３０１から外側にはみ出す格好となる。なお、コンタクト３０３の水平断面は円形である必要はなく楕円形などでも良い。
【００３８】
また、コンタクト３０３が第１の導電体層３０１からはみ出す方向は、両側でなくても片側でも良い。コンタクト３０３の直下にはＮ型拡散層３０６が配置され、これにより、コンタクト３０３は第１の導電体層３０１及びＮ型拡散層３０６に同時に接続される。このとき、コンタクト３０３とＮ型拡散層と３０６のオーバーラップ量Ｄは、ホトリソグラフィー工程の合わせずれ分とコンタクト３０３Ｎ型拡散層と接触する分を足した値以上とする。例えば、コンタクト３０３の直径を、第１の導電体層３０１の幅（配線幅）の５／３以上とする。
【００３９】
図９、図１０は、本発明の第２実施例に係る半導体メモリデバイスの製造工程の一部を示す断面図である。以下、図８−図１０を参照して、本実施例に係る半導体メモリデバイスの製造工程について説明する。なお、図９及び図１０において、左側（Ａ）は図８（Ａ）の断面に対応し、右側（Ｂ）は図８（Ｂ）の断面に対応する。
【００４０】
最初に、図９（３０１−Ａ）及び図９（３０１−Ｂ）に示すような基板を用意する。図９（３０１−Ａ）及び図９（３０１−Ｂ）において、Ｐ型半導体基板３０９の表面付近にはフィールド酸化膜３０７、Ｎ型拡散層３０６が形成されている。また、Ｐ型半導体基板３０９の表面上にはゲート絶縁膜を介して第１の導電体層３０１が形成されている。ここで、Ｎ型拡散層３０６は、第１の導電体層３０１の下まで十分に入り込むように形成される。これにより、後に形成されるコンタクト３０３の下にＮ型拡散層３０６が位置することになる。
【００４１】
次に、図９（３０２−Ａ）及び図９（３０２−Ｂ）に示すように、第１の導電体層３０１を覆うように絶縁層３０８を形成する。
【００４２】
その後、図１０（３０３−Ａ）及び図１０（３０３−Ｂ）に示すように、ホトリソグラフィー／エッチング工程により、コンタクト形成用の孔３０３ａを絶縁層３０８に形成する。ここで、コンタクト３０３に対応する孔３０３ａは、第１の導電体層３０１に達するとともに、Ｎ型拡散層３０６にも達する。ここで、上述したように、コンタクト３０３とＮ型拡散層３０６とのオーバーラップ量Ｄは、例えば、コンタクト３０３の直径が第１の導電体層３０１の幅（配線幅）の５／３以上となるように設定する。
【００４３】
次に、図１０（３０４−Ａ）及び図１０（３０４−Ｂ）に示すように、コンタクト孔３０３ａ内部にＣＶＤ工程によってタングステン（Ｗ）を堆積した後、ＣＭＰ工程によってコンタクト３０３を成形する。
【００４４】
次に、図８示すように、絶縁層３０８上に第２の導電体層３０２を形成する。ここで、第２の導電体層３０２は、コンタクト３０３の上部に位置して、コンタクト３０３と電気的に接続される。これにより、第２の導電体層３０２は、コンタクト３０３を介して第１の導電体層３０１と接続されると同時に、Ｎ型拡散層３０６と接続される。なお、第２の導電体層３０２の上に更に配線層を形成する場合には、同様の工程が繰り返される。
【００４５】
本実施例においては、上述した第１の実施例と同様に、コンタクト３０３が第１の導電体層３０１からずれて形成された場合においても、コンタクト３０３はＮ型拡散層３０６に達するのみであり、シリコン基板３０９と導通することがない。
【００４６】
また、上述した第１の実施例と同様に、第１の導電体層３０１は、その形成工程においてチャージアップ防止用のＮ型拡散層３０６に接続されるため、第２の導電体層３０２が形成される前の工程でのチャージアップを防止できる。
【００４７】
加えて、第１の実施例と比較した場合、第２のコンタクト（２０４）を省略することができ、単一のコンタクト３０３を第１の実施例における第１及び第２のコンタクト２０３及び２０４と共通にする（兼ねる）ことにより更に面積を縮小することが可能となる。
【００４８】
以上、本発明の実施例について説明したが、本発明はこれらの実施例に何ら限定されるものではなく、特許請求の範囲に示された技術的思想の範疇において変更可能なものである。
【図面の簡単な説明】
【００４９】
【図１】図１は、従来の半導体メモリデバイスの一部の構造を示す平面図である。
【図２】図２（Ａ）は図１のＡ−Ａ方向の断面図であり、図２（Ｂ）は図１のＢ−Ｂ方向の断面図である。
【図３】図３は、本発明の第１実施例に係る半導体メモリデバイスの一部の構造を示す平面図である。
【図４】図４（Ａ）は図３のＡ−Ａ方向の断面図であり、図４（Ｂ）は図３のＢ−Ｂ方向の断面図である。
【図５】図５は、本発明の第１実施例に係る半導体メモリデバイスの製造工程の一部を示す断面図である。
【図６】図６は、本発明の第１実施例に係る半導体メモリデバイスの製造工程の一部を示す断面図であり、図５から続く。
【図７】図７は、本発明の第２実施例に係る半導体メモリデバイスの一部の構造を示す平面図である。
【図８】図８（Ａ）は図７のＡ−Ａ方向の断面図であり、図８（Ｂ）は図７のＢ−Ｂ方向の断面図である。
【図９】図９は、本発明の第２実施例に係る半導体メモリデバイスの製造工程の一部を示す断面図である。
【図１０】図１０は、本発明の第２実施例に係る半導体メモリデバイスの製造工程の一部を示す断面図であり、図９から続く。
【符号の説明】
【００５０】
２０１    第１導電体層
２０２    第２導電体層
２０３    第１コンタクト
２０４    第２コンタクト
２０６    Ｎ型拡散層
２０９    Ｐ型シリコン基板
３０１    第１導電体層
３０２    第２導電体層
３０３    コンタクト
３０６    Ｎ型拡散層
３０９    Ｐ型シリコン基板
【図１】
2008300381.tif 000003
【図２】
2008300381.tif 000004
【図３】
2008300381.tif 000005
【図４】
2008300381.tif 000006
【図５】
2008300381.tif 000007
【図６】
2008300381.tif 000008
【図７】
2008300381.tif 000009
【図８】
2008300381.tif 000010
【図９】
2008300381.tif 000011
【図１０】
2008300381.tif 000012