(57)【要約】【課題】本発明は、コンタクトプラグを用いずに異なるトランジスタのゲート電極とドレイン領域とを電気的に接続することを特徴とする。【解決手段】トレンチ型の素子分離絶縁膜１２によって素子分離された複数の素子領域１３と、各素子領域上に形成されると共に各素子領域に隣接する素子分離絶縁膜１２上まで延長して形成され、多結晶シリコンからなる側壁膜１７を有するゲート電極１４と、各素子領域内に形成されたトランジスタのドレイン領域１８と、素子分離絶縁膜１２上に位置するゲート電極１４の上部及び側壁膜１７上並びに素子分離絶縁膜１２に隣接する異なるトランジスタのドレイン領域１８上に渡って連続して形成された金属シリサイド膜２０と、金属シリサイド膜２０上を含む全面上に形成された層間絶縁膜２１を具備している。【選択図】      図１
2008258287.tif 000002
【特許請求の範囲】
【請求項１】
トレンチ型の素子分離領域によって素子分離された複数の素子領域と、
前記複数の各素子領域上に形成されると共に各素子領域に隣接する前記素子分離領域上まで延長して形成され、多結晶シリコンからなる側壁膜を有するゲート電極と、
前記複数の各素子領域内に形成されたトランジスタの活性化領域と、
前記素子分離領域上に位置する前記ゲート電極の上部及び側壁膜上並びに前記素子分離領域に隣接する異なるトランジスタの前記活性化領域上に渡って連続して形成された金属シリサイド膜と、
前記金属シリサイド膜上を含む全面上に形成された層間絶縁膜
を具備したことを特徴とする半導体装置。
【請求項２】
トレンチ型の素子分離領域によって素子分離された複数の素子領域と、
前記複数の各素子領域上に形成されると共に各素子領域に隣接する前記素子分離領域上まで延長して形成され、多結晶シリコンからなる側壁膜を有するゲート電極と、
前記複数の各素子領域内に形成されたトランジスタの活性化領域と、
前記活性化領域上に形成されたシリコン半導体層と、
前記素子分離領域上に位置する前記ゲート電極の上部及び側壁膜上並びに前記素子分離領域に隣接する異なるトランジスタの前記シリコン半導体層上に渡って連続して形成された金属シリサイド膜と、
前記金属シリサイド膜上を含む全面上に形成された層間絶縁膜
を具備したことを特徴とする半導体装置。
【請求項３】
シリコンからなる半導体領域にトレンチ型の素子分離領域を形成して複数の素子領域を形成し、
前記複数の各素子領域上及び各素子領域に隣接する前記素子分離領域上まで延長するように多結晶シリコンゲート電極を形成し、
前記ゲート電極をマスクに前記複数の各素子領域に不純物を導入して第１の活性領域を形成し、
前記ゲート電極の側壁上を含む全面上に窒化膜を堆積し、
前記ゲート電極の側壁上に前記窒化膜を介して多結晶シリコンからなる側壁膜を形成し、
前記素子分離領域上に位置する前記ゲート電極の上部及び前記素子分離領域に隣接する異なるトランジスタの前記活性領域の表面上の前記窒化膜を選択的に除去し、
エピタキシャル成長法により、前記素子分離領域上に位置する前記ゲート電極の上部及び側壁膜上並びに前記表面が露出した前記異なるトランジスタの前記活性領域上に渡って連続してシリコン層を形成し、
前記複数の各素子領域に、前記第１の活性領域よりも不純物濃度が高くかつ接合深さが深い第２の活性領域を形成し、
全面に金属を堆積した後、この金属と前記シリコン層とを反応させて前記シリコン層上に金属シリサイド層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項４】
シリコンからなる半導体領域にトレンチ型の素子分離領域を形成して、それぞれ複数の素子領域を含む第１の領域及び第２の領域を形成し、
前記第１の領域及び第２の領域における前記複数の各素子領域上及び各素子領域に隣接する前記素子分離領域上まで延長するように多結晶シリコンゲート電極を形成し、
前記ゲート電極をマスクに前記複数の各素子領域に不純物を導入して第１の活性領域を形成し、
前記ゲート電極の側壁上を含む全面上に窒化膜を堆積し、
前記ゲート電極の側壁上に前記窒化膜を介して多結晶シリコンからなる側壁膜を形成し、
前記側壁膜の表面を酸化して絶縁膜を形成し、
前記第１の領域の全面をレジスト膜で覆った状態で、前記第２の領域における前記絶縁膜を除去し、
続いて、前記第２の領域における前記素子分離領域上に位置する前記ゲート電極の上部及び前記素子分離領域に隣接する異なるトランジスタの前記活性領域の表面上の前記窒化膜を除去し、
前記レジスト膜を除去した後、エピタキシャル成長法により、前記第２の領域における前記素子分離領域上に位置する前記ゲート電極の上部及び側壁膜上並びに前記表面が露出した前記異なるトランジスタの前記活性領域上に渡って連続してシリコン層を形成し、
前記第１の領域における前記ゲート電極の上部及び前記活性領域の表面上の前記窒化膜を除去し、
前記第１の領域及び第２の領域における前記複数の各素子領域に、前記第１の活性領域よりも不純物濃度が高くかつ接合深さが深い第２の活性領域を形成し、
全面に金属を堆積した後、加熱処理を行うことにより、前記第１の領域では前記ゲート電極の上部及び前記活性領域の表面上に金属シリサイド層を形成すると共に、前記第２の領域では前記シリコン層上に金属シリサイド層を形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
シリコンからなる半導体領域にトレンチ型の素子分離領域を形成して、それぞれ複数の素子領域を含む第１の領域及び第２の領域を形成し、
前記第１の領域及び第２の領域における前記複数の各素子領域上及び各素子領域に隣接する前記素子分離領域上まで延長するように、上部にマスク層を有する多結晶シリコンゲート電極を形成し、
前記ゲート電極をマスクに前記複数の各素子領域に不純物を導入して第１の活性領域を形成し、
前記ゲート電極の側壁上を含む全面上に窒化膜を堆積し、
前記ゲート電極の側壁上に前記窒化膜を介して多結晶シリコンからなる側壁膜を形成し、
前記側壁膜の表面を酸化して絶縁膜を形成し、
前記第１の領域の全面をレジスト膜で覆った状態で、前記第２の領域における前記絶縁膜、前記ゲート電極上部の前記窒化膜及びマスク層、前記素子分離領域に隣接する異なるトランジスタの前記活性領域の表面上の前記窒化膜を除去し、
前記レジスト膜を除去した後、前記第１の領域における前記活性領域の表面上の露出している前記窒化膜を除去し、
エピタキシャル成長法により、前記第１の領域における前記活性領域の表面上にシリコン層を形成すると共に前記第２の領域における前記素子分離領域上に位置する前記ゲート電極の上部及び側壁膜上並びに前記表面が露出した前記異なるトランジスタの前記活性領域上に渡って連続してシリコン層を形成し、
前記第１の領域における前記ゲート電極の上部の前記マスク層を除去し、
前記第１の領域及び第２の領域における前記複数の各素子領域に、前記第１の活性領域よりも不純物濃度が高くかつ接合深さが深い第２の活性領域を形成し、
全面に金属を堆積した後、加熱処理を行うことにより、前記第１の領域における前記シリコン層上及び前記ゲート電極の上部に金属シリサイド層を形成すると共に前記第２の領域における前記シリコン層上に金属シリサイド層を形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なるトランジスタのゲート電極とドレイン領域とが接続された構造を有する半導体装置及びその製造方法に係り、特にＣＭＯＳ型の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ型のＳＲＡＭ（Static Random Access Memory）半導体装置におけるメモリセル（ＳＲＡＭセル）は、図８に示すように、２個のＰチャネルＭＯＳトランジスタＰ１、Ｐ２と、４個のＮチャネルＭＯＳトランジスタＮ１〜Ｎ４とから構成されている。
【０００３】
ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１は各ゲート電極及び各ドレインが共通に接続されて第１のインバータＩＮＶ１を構成しており、ＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ２は各ゲート電極及び各ドレインが共通に接続されて第２のインバータＩＮＶ２を構成している。また、第１のインバータＩＮＶ１のゲート共通接続ノードである入力ノードＩＮ１が第２のインバータＩＮＶ２のドレイン共通接続ノードである出力ノードＯＵＴ２に接続され、かつ第２のインバータＩＮＶ２のゲート共通接続ノードである入力ノードＩＮ２が第１のインバータＩＮＶ１のドレイン共通接続ノードである出力ノードＯＵＴ１に接続されて、フリップフロップ回路を構成している。
【０００４】
一方のビット線ＢＬとフリップフロップ回路の出力ノードＯＵＴ１との間にはＮチャネルＭＯＳトランジスタＮ３のソース、ドレイン間が挿入されており、ＮチャネルＭＯＳトランジスタＮ３のゲート電極はワード線ＷＬに接続されている。同様に、他方のビット線／ＢＬとフリップフロップ回路の出力ノードＯＵＴ２との間にはＮチャネルＭＯＳトランジスタＮ４のソース、ドレイン間が挿入されており、ＮチャネルＭＯＳトランジスタＮ４のゲート電極はワード線ＷＬに接続されている。
【０００５】
近年、ＳＲＡＭセルは、集積度を上げるため、図９に示される点対称型セルが用いられることが多い。図９は、図８に示すＳＲＡＭセルの素子構造を示すパターン平面図であり、配線やコンタクト等は図示を省略している。図９に示すようなパターンを有する半導体装置から図８のようなＳＲＡＭセルを形成するには、ＰチャネルＭＯＳトランジスタＰ２とＮチャネルＭＯＳトランジスタＮ２のゲート電極１０１をＰチャネルＭＯＳトランジスタＰ１のドレイン領域１０２に接続する配線、ＰチャネルＭＯＳトランジスタＰ１とＮチャネルＭＯＳトランジスタＮ１のゲート電極１０３をＰチャネルＭＯＳトランジスタＰ２のドレイン領域１０４に接続する配線、ＰチャネルＭＯＳトランジスタＰ１のドレイン領域１０２をＮチャネルＭＯＳトランジスタＮ１、Ｎ３の共通ドレイン領域１０５に接続する配線、ＰチャネルＭＯＳトランジスタＰ２のドレイン領域１０４をＮチャネルＭＯＳトランジスタＮ２、Ｎ４の共通ドレイン領域１０６に接続する配線等を形成する必要がある。一般に、ドレイン領域等の拡散層とゲート電極を接続する配線として、コンタクトプラグ（以下、ＣＳと称する）が使用される。
【０００６】
なお、図９において、１０７はＰチャネルＭＯＳトランジスタが形成されるＮウェル領域、１０８はＮチャネルＭＯＳトランジスタが形成されるＰウェル領域であり、Ｎウェル領域１０７及びＰウェル領域１０８には各ＭＯＳトランジスタを素子分離するためのトレンチ型の素子分離領域が形成されている。
【０００７】
図１０は、図９に対してＣＳを形成した後の従来のＳＲＡＭセルのパターン平面図を示している。図１０に示すように、ゲート電極１０１とドレイン領域１０２の一部を覆うようにＣＳ１１１が配置され、ＣＳ１１１を介してゲート電極１０１とドレイン領域１０２とが電気的に接続される。また、ゲート電極１０３とドレイン領域１０４の一部を覆うようにＣＳ１１２が配置され、ＣＳ１１２を介してゲート電極１０３とドレイン領域１０４とが電気的に接続される。なお、図１０では示していないが、ＣＳ１１１は、共通ドレイン領域１０５上に形成されたＣＳ１１３上まで延長して形成され、これによりドレイン領域１０２と共通ドレイン領域１０５が電気的に接続される。また、ＣＳ１１２は、共通ドレイン領域１０６上に形成されたＣＳ１１４上まで延長して形成され、これによりドレイン領域１０４と共通ドレイン領域１０６が電気的に接続される。
【０００８】
上記ＣＳは以下のような方法により形成される。素子分離絶縁膜、ＭＯＳトランジスタが形成された後、層間絶縁膜が堆積され、ＣＭＰ（Chemical Mechanical Polishing）により層間絶縁膜が平坦化される。次にリソグラフィー法により、レジストにＣＳのパターンが転写され、レジストをマスクとしてＲＩＥ（Reactive Ion Etching）法を用いて層間絶縁膜がエッチングされる。続いて、プラグ用の金属が堆積されかつ平坦化されることでＣＳが完成する。
【０００９】
しかし、この方法では次のような問題点がある。図１０に示したようにＣＳ１１１、１１２は他の部分のＣＳ１１３、１１４とは寸法が異なる。このような異なるパターンが混在する場合、近接露光効果により所望のＣＳパターンをリソグラフィー法でレジストに転写することは困難である。すなわち、寸法が異なるＣＳを精度良く形成することが困難であり、容易に製造することができない。
【００１０】
また、層間絶縁膜のエッチング工程において、層間絶縁膜を過大にエッチングすると、素子分離絶縁膜が削られてしまう可能性がある。図１１は、層間絶縁膜がオーバーエッチングされた場合のＣＳ形成後における図１０中のＸＩ−ＸＩ線に沿った断面構造を示している。なお、図１１において、１１５は素子分離領域である素子分離絶縁膜、１１６はドレイン領域１０２上に形成された金属シリサイド膜、１１７は層間絶縁膜である。
【００１１】
図示するように、層間絶縁膜のエッチング工程の際に、例えば素子分離絶縁膜１１５の端部が削られてしまうと、その後、ＣＳ１１１を形成するための金属を堆積した後に、基板とＣＳ１１１が接してしまう。この様な構造において、ＣＳ１１１に電圧が印加されると、ＣＳ１１１から基板に向けて多大なリーク電流が発生し、消費電力が増大する。
【００１２】
なお、特許文献１の図７には、ゲート電極の一部と一対のＮ型拡散領域の片側のＮ型拡散領域のみをシェアードコンタクトで接続したものが開示されている。
【特許文献１】特開２００６−１４０２２７号公報（図７）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
本発明は上記のような事情を考慮してなされたものであり、その目的は、容易に製造が可能であり、かつリーク電流の発生を抑制して消費電力の増大が防止できる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明の半導体装置は、トレンチ型の素子分離領域によって素子分離された複数の素子領域と、前記複数の各素子領域上に形成されると共に各素子領域に隣接する前記素子分離領域上まで延長して形成され、多結晶シリコンからなる側壁膜を有するゲート電極と、前記複数の各素子領域内に形成されたトランジスタの活性化領域と、前記素子分離領域上に位置する前記ゲート電極の上部及び側壁膜上並びに前記素子分離領域に隣接する異なるトランジスタの前記活性化領域上に渡って連続して形成された金属シリサイド膜と、前記金属シリサイド膜上を含む全面上に形成された層間絶縁膜を具備したことを特徴とする。
【００１５】
本発明の半導体装置は、トレンチ型の素子分離領域によって素子分離された複数の素子領域と、前記複数の各素子領域上に形成されると共に各素子領域に隣接する前記素子分離領域上まで延長して形成され、多結晶シリコンからなる側壁膜を有するゲート電極と、前記複数の各素子領域内に形成されたトランジスタの活性化領域と、前記活性化領域上に形成されたシリコン半導体層と、前記素子分離領域上に位置する前記ゲート電極の上部及び側壁膜上並びに前記素子分離領域に隣接する異なるトランジスタの前記シリコン半導体層上に渡って連続して形成された金属シリサイド膜と、前記金属シリサイド膜上を含む全面上に形成された層間絶縁膜を具備したことを特徴とする。
【００１６】
本発明の半導体装置の製造方法は、シリコンからなる半導体領域にトレンチ型の素子分離領域を形成して複数の素子領域を形成し、前記複数の各素子領域上及び各素子領域に隣接する前記素子分離領域上まで延長するように多結晶シリコンゲート電極を形成し、前記ゲート電極をマスクに前記複数の各素子領域に不純物を導入して第１の活性領域を形成し、前記ゲート電極の側壁上を含む全面上に窒化膜を堆積し、前記ゲート電極の側壁上に前記窒化膜を介して多結晶シリコンからなる側壁膜を形成し、前記素子分離領域上に位置する前記ゲート電極の上部及び前記素子分離領域に隣接する異なるトランジスタの前記活性領域の表面上の前記窒化膜を選択的に除去し、エピタキシャル成長法により、前記素子分離領域上に位置する前記ゲート電極の上部及び側壁膜上並びに前記表面が露出した前記異なるトランジスタの前記活性領域上に渡って連続してシリコン層を形成し、前記複数の各素子領域に、前記第１の活性領域よりも不純物濃度が高くかつ接合深さが深い第２の活性領域を形成し、全面に金属を堆積した後、この金属と前記シリコン層とを反応させて前記シリコン層上に金属シリサイド層を形成することを特徴とする。
【００１７】
本発明の半導体装置の製造方法は、シリコンからなる半導体領域にトレンチ型の素子分離領域を形成して、それぞれ複数の素子領域を含む第１の領域及び第２の領域を形成し、前記第１の領域及び第２の領域における前記複数の各素子領域上及び各素子領域に隣接する前記素子分離領域上まで延長するように多結晶シリコンゲート電極を形成し、前記ゲート電極をマスクに前記複数の各素子領域に不純物を導入して第１の活性領域を形成し、前記ゲート電極の側壁上を含む全面上に窒化膜を堆積し、前記ゲート電極の側壁上に前記窒化膜を介して多結晶シリコンからなる側壁膜を形成し、前記側壁膜の表面を酸化して絶縁膜を形成し、前記第１の領域の全面をレジスト膜で覆った状態で、前記第２の領域における前記絶縁膜を除去し、続いて、前記第２の領域における前記素子分離領域上に位置する前記ゲート電極の上部及び前記素子分離領域に隣接する異なるトランジスタの前記活性領域の表面上の前記窒化膜を除去し、前記レジスト膜を除去した後、エピタキシャル成長法により、前記第２の領域における前記素子分離領域上に位置する前記ゲート電極の上部及び側壁膜上並びに前記表面が露出した前記異なるトランジスタの前記活性領域上に渡って連続してシリコン層を形成し、前記第１の領域における前記ゲート電極の上部及び前記活性領域の表面上の前記窒化膜を除去し、前記第１の領域及び第２の領域における前記複数の各素子領域に、前記第１の活性領域よりも不純物濃度が高くかつ接合深さが深い第２の活性領域を形成し、全面に金属を堆積した後、加熱処理を行うことにより、前記第１の領域では前記ゲート電極の上部及び前記活性領域の表面上に金属シリサイド層を形成すると共に、前記第２の領域では前記シリコン層上に金属シリサイド層を形成することを特徴とする。
【００１８】
本発明の半導体装置の製造方法は、シリコンからなる半導体領域にトレンチ型の素子分離領域を形成して、それぞれ複数の素子領域を含む第１の領域及び第２の領域を形成し、前記第１の領域及び第２の領域における前記複数の各素子領域上及び各素子領域に隣接する前記素子分離領域上まで延長するように、上部にマスク層を有する多結晶シリコンゲート電極を形成し、前記ゲート電極をマスクに前記複数の各素子領域に不純物を導入して第１の活性領域を形成し、前記ゲート電極の側壁上を含む全面上に窒化膜を堆積し、前記ゲート電極の側壁上に前記窒化膜を介して多結晶シリコンからなる側壁膜を形成し、前記側壁膜の表面を酸化して絶縁膜を形成し、前記第１の領域の全面をレジスト膜で覆った状態で、前記第２の領域における前記絶縁膜、前記ゲート電極上部の前記窒化膜及びマスク層、前記素子分離領域に隣接する異なるトランジスタの前記活性領域の表面上の前記窒化膜を除去し、前記レジスト膜を除去した後、前記第１の領域における前記活性領域の表面上の露出している前記窒化膜を除去し、エピタキシャル成長法により、前記第１の領域における前記活性領域の表面上にシリコン層を形成すると共に前記第２の領域における前記素子分離領域上に位置する前記ゲート電極の上部及び側壁膜上並びに前記表面が露出した前記異なるトランジスタの前記活性領域上に渡って連続してシリコン層を形成し、前記第１の領域における前記ゲート電極の上部の前記マスク層を除去し、前記第１の領域及び第２の領域における前記複数の各素子領域に、前記第１の活性領域よりも不純物濃度が高くかつ接合深さが深い第２の活性領域を形成し、全面に金属を堆積した後、加熱処理を行うことにより、前記第１の領域における前記シリコン層上及び前記ゲート電極の上部に金属シリサイド層を形成すると共に前記第２の領域における前記シリコン層上に金属シリサイド層を形成することを特徴とする。
【発明の効果】
【００１９】
本発明によれば、容易に製造が可能であり、かつリーク電流の発生を抑制して消費電力の増大が防止できる半導体装置及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照して本発明を実施形態により説明する。なお、この説明に際して、全図にわたり共通する部分には共通する参照符号を付す。
【００２１】
＜第１の実施形態＞
本発明の第１の実施形態に係る半導体装置は、図８に示すように、２個のＰチャネルＭＯＳトランジスタＰ１、Ｐ２と、４個のＮチャネルＭＯＳトランジスタＮ１〜Ｎ４とから構成されたＳＲＡＭセルを有する。さらに、上記ＳＲＡＭセルとして、図９のパターン平面図に示されるような点対称型セルが用いられる。
【００２２】
図１は、第１の実施形態に係る半導体装置の断面図であり、図９中のＩ−Ｉ線に沿った断面構造に対応する断面を示している。Ｎウェル領域１１はＳｉ（シリコン）基板上に形成されている。このＮウェル領域１１は図９中のＮウェル領域１０７に対応している。Ｎウェル領域１１は、トレンチ型の素子分離絶縁膜１２によって複数の素子領域１３に素子分離されている。素子分離絶縁膜１２は図９中の素子分離絶縁膜１１５に対応している。多結晶シリコンからなるゲート電極１４は図９中のＰチャネルＭＯＳトランジスタＰ２及びＮチャネルＭＯＳトランジスタＮ２の共通ゲート電極１０１に対応しており、このゲート電極１４は、ＰチャネルＭＯＳトランジスタＰ２が形成されている素子領域１３に隣接する素子分離領域１２上まで延長されている。ゲート電極１４の下部にはゲート絶縁膜１５が形成されている。ゲート絶縁膜１５及びゲート電極１４の側壁上には、ゲート電極１５近傍の素子分離絶縁膜１２上まで延在するようにシリコン窒化膜１６が形成されている。さらに、ゲート電極１４の側壁上には、シリコン窒化膜１６を介して、多結晶シリコンからなる側壁膜１７が形成されている。
【００２３】
素子領域１３の表面領域には、Ｐ型拡散領域からなるＰチャネルＭＯＳトランジスタＰ２のドレイン領域１８が形成されている。ドレイン領域１８の表面上及びドレイン領域１８に隣接する素子分離絶縁膜１２上の一部にはＳｉ半導体層１９が形成されており、さらにＳｉ半導体層１９上及び素子分離絶縁膜１２上に位置するゲート電極１４の上部及び側壁膜１７上に渡って連続して、金属、例えばＮｉ、Ｃｏ、Ｔｉ等の金属シリサイド膜２０が形成されている。また、金属シリサイド膜２０上を含む全面上には層間絶縁膜２１が形成されている。
【００２４】
このような構成でなる半導体装置では、金属シリサイド膜２０を介して、ゲート電極１４が、素子領域１３に形成されている異なるトランジスタのドレイン領域１８と電気的に接続されている。
【００２５】
次に、図１に示す半導体装置の製造方法を、図２（ａ）、（ｂ）乃至図４（ａ）、（ｂ）の断面図を参照して説明する。なお、図２（ａ）、（ｂ）乃至図４（ａ）、（ｂ）では、ＳＲＡＭセルを構成するＰチャネルＭＯＳトランジスタの他に周辺回路を構成するＰチャネルＭＯＳトランジスタについても合わせて示している。以下の説明では、周辺回路を構成するＰチャネルＭＯＳトランジスタを第１の領域に、ＳＲＡＭセルを構成するＰチャネルＭＯＳトランジスタを第２の領域にそれぞれ形成するものとする。
【００２６】
まず、図２（ａ）に示すように、Ｓｉ基板上のＮウェル領域１１にトレンチ型の素子分離絶縁膜１２を形成して、それぞれ複数の素子領域１３を含む第１の領域３１及び第２の領域３２を形成する。続いて、全面にゲート絶縁膜用のシリコン酸化膜及びゲート電極用の多結晶シリコン膜を順次堆積した後、パターニングを行って、各素子領域１３及び各素子領域に隣接する素子分離絶縁膜１２上まで延長するようにゲート電極１４を形成する。次に、ゲート電極１４をマスクにＰ型不純物、例えばＢＦ2 をイオン注入により各素子領域１３に導入して、第１の活性領域となる浅い接合を有するＰ型拡散領域３３を形成する。
【００２７】
次に、図２（ｂ）に示すように、ゲート電極１４の側壁上を含む全面上にシリコン窒化膜１６を堆積し、さらに全面に多結晶シリコンを堆積した後、この多結晶シリコンをＲＩＥによりエッチバックして、ゲート電極１４の側壁上に多結晶シリコンからなる側壁膜１７を形成する。
【００２８】
続いて、図３（ａ）に示すように、側壁膜１７の表面を酸化して絶縁膜３４を形成した後、図３（ｂ）に示すように、第１の領域３１の全面をレジスト膜３５で覆った状態で、第２の領域３２における絶縁膜３４を除去して側壁膜１７を露出させ、続いて、第２の領域３２における素子分離絶縁膜１２上に位置するゲート電極１４の上部及び素子分離絶縁膜１２に隣接する異なるトランジスタのＰ型拡散領域３３の表面上のシリコン窒化膜１６を除去する。
【００２９】
次に、レジスト膜３５を除去した後、図４（ａ）に示すように、エピタキシャル成長法により、第２の領域３２における素子分離絶縁膜１２上に位置するゲート電極１４の上部及び側壁膜１７上並びに表面が露出した異なるトランジスタのＰ型拡散領域３３上に渡って連続するようにシリコン層を形成する。この際、Ｐ型拡散領域３３の表面上及びこのＰ型拡散領域３３に隣接する素子分離絶縁膜１２上の一部には単結晶Ｓｉ半導体層１９が成長し、多結晶シリコンからなるゲート電極１４の上部及び側壁膜１７には多結晶シリコンが成長する。そして、ゲート電極１４は、成長した多結晶シリコン及び単結晶Ｓｉ半導体層１９を介して、Ｐ型拡散領域３３と電気的に接続された状態となる。
【００３０】
その後、図４（ｂ）に示すように、第１の領域３１において露出しているシリコン窒化膜１６を除去し、続いて、Ｐ型不純物、例えばＢをイオン注入により第１及び第２の領域３１、３２の各素子領域１３に導入して、Ｐ型拡散領域３３よりも不純物濃度が高くかつ接合深さが深い第２の活性領域となるＰ型拡散領域３６を形成する。続いて、全面にＮｉ、Ｃｏ、Ｔｉ等の金属を堆積した後、加熱処理を行って、第１の領域３１ではゲート電極１４の上部及びＰ型拡散領域３６の表面上に金属シリサイド層２０を形成すると共に、第２の領域では単結晶Ｓｉ半導体層１９上、側壁膜１７及びゲート電極１４上に金属シリサイド層２０を形成する。その後、未反応の金属を除去し、続いて、全面に層間絶縁膜２１を堆積した後、第１の領域では、ゲート電極１４の両側面に存在する一対のＰ型拡散領域３６上の金属シリサイド層２０に達するコンタクトホールを開口し、第２の領域では単結晶Ｓｉ半導体層１９上の金属シリサイド層２０に達するコンタクトホールを開口する。続いて、ＣＳ用の金属を堆積した後、ＣＭＰにより金属の平坦化を行ってＣＳ３７を形成することにより半導体装置が完成する。
【００３１】
本実施形態の半導体装置及びその製造方法によれば、異なるトランジスタのゲート電極とドレイン領域とを、ゲート電極の側壁上に形成された金属シリサイド膜を用いて接続しているので、従来のようにＣＳを用いて両者を接続する必要がない。このため、ＣＳの寸法を半導体装置内で統一することができ、容易に製造できる。
【００３２】
また、層間絶縁膜をエッチングしてＣＳ用のコンタクトホールを形成する際、コンタクトホールは素子分離絶縁膜を避けた位置に形成するので、従来のように、層間絶縁膜を過大にエッチングした場合でも、素子分離絶縁膜が削られてしまう可能性がなく、基板とＣＳが接することがない。この結果、ＣＳと基板との間のリーク電流の発生を防止することができ、消費電力の増大を防ぐことができる。
【００３３】
＜第２の実施形態＞
第１の実施形態に係る半導体装置及びその製造方法では、ＳＲＡＭセルを構成するＰチャネルＭＯＳトランジスタの活性化領域上のみに単結晶Ｓｉ半導体層１９を形成している。しかし、周辺回路におけるＰチャネルＭＯＳトランジスタの性能向上を図るために、ＳＲＡＭセルを構成するＰチャネルＭＯＳトランジスタの活性化領域上にＳｉＧｅ半導体層を形成する際に、同様に周辺回路のＰチャネルＭＯＳトランジスタの活性化領域上にもＳｉＧｅ半導体層を形成してもよい。第２の実施形態に係る半導体装置及びその製造方法では、ＳＲＡＭセル及び周辺回路を構成するＰチャネルＭＯＳトランジスタの活性化領域上にＳｉＧｅ半導体層を形成するようにしたものである。
【００３４】
第２の実施形態に係る半導体装置は、図８に示すように、２個のＰチャネルＭＯＳトランジスタＰ１、Ｐ２と、４個のＮチャネルＭＯＳトランジスタＮ１〜Ｎ４とから構成されたＳＲＡＭセルを有する。さらに、ＳＲＡＭセルとして、図９のパターン平面図に示されるような点対称型セルが用いられる。
【００３５】
次に、第２の実施形態に係る半導体装置の製造方法を、図５（ａ）、（ｂ）乃至図７（ａ）、（ｂ）の断面図を参照して説明する。なお、図５（ａ）、（ｂ）乃至図７（ａ）、（ｂ）では、ＳＲＡＭセルを構成するＰチャネルＭＯＳトランジスタの他に周辺回路を構成するＰチャネルＭＯＳトランジスタについても合わせて示している。周辺回路を構成するＰチャネルＭＯＳトランジスタは第１の領域に、ＳＲＡＭセルを構成するＰチャネルＭＯＳトランジスタを第２の領域にそれぞれ形成される。
【００３６】
まず、図５（ａ）に示すように、Ｓｉ基板上のＮウェル領域１１にトレンチ型の素子分離絶縁膜１２を形成して、それぞれ複数の素子領域１３を含む第１の領域３１及び第２の領域３２を形成する。続いて、全面にゲート絶縁膜用のシリコン酸化膜、ゲート電極用の多結晶シリコン膜及び例えばシリコン窒化膜からなるマスク層３８を順次堆積した後、パターニングを行って、各素子領域１３及び各素子領域に隣接する素子分離絶縁膜１２上まで延長するように、上部にマスク層３８が形成されたゲート電極１４を形成する。次に、ゲート電極１４をマスクにＰ型不純物、例えばＢＦ2 をイオン注入により各素子領域１３に導入して、第１の活性領域となる浅い接合を有するＰ型拡散領域３３を形成する。
【００３７】
次に、図５（ｂ）に示すように、ゲート電極１４の側壁上を含む全面上にシリコン窒化膜１６を堆積し、さらに全面に多結晶シリコンを堆積した後、この多結晶シリコンをＲＩＥによりエッチバックして、ゲート電極１４の側壁上に多結晶シリコンからなる側壁膜１７を形成する。
【００３８】
続いて、図６（ａ）に示すように、側壁膜１７の表面を酸化して絶縁膜３４を形成した後、図６（ｂ）に示すように、第１の領域３１の全面をレジスト膜３５で覆った状態で、第２の領域３２における絶縁膜３４を除去して側壁膜１７を露出させ、さらに、第２の領域３２における素子分離絶縁膜１２上に位置するゲート電極１４の上部及び素子分離絶縁膜１２に隣接する異なるトランジスタのＰ型拡散領域３３の表面上のシリコン窒化膜１６及びゲート電極１４上のマスク層３８を除去する。
【００３９】
次に、レジスト膜３５を除去した後、図７（ａ）に示すように、第１の領域３１において露出している窒化膜１６を除去してＰ型拡散領域３３の表面を露出させる。このとき、ゲート電極１４の上部にはマスク層３８が存在しているので、ゲート電極１４上部の窒化膜１６は除去されるが、その下部のマスク層３８は除去されずに残る。この後、エピタキシャル成長法により、第１の領域３１において露出しているＰ型拡散領域３３上にＳｉＧｅ半導体層３９を形成すると共に、第２の領域３２における素子分離絶縁膜１２上に位置するゲート電極１４の上部及び側壁膜１７上並びに表面が露出した異なるトランジスタのＰ型拡散領域３３上に渡って連続するようにＳｉＧｅ層を形成する。この際、Ｐ型拡散領域３３の表面上及びこのＰ型拡散領域３３に隣接する素子分離絶縁膜１２上の一部にはＳｉＧｅ半導体層３９が成長し、多結晶シリコンからなるゲート電極１４の上部及び側壁膜１７にはＧｅを含む多結晶シリコンが成長する。そして、第２の領域３２において、ゲート電極１４は、成長した多結晶シリコン及びＳｉＧｅ半導体層３９を介して、Ｐ型拡散領域３３と電気的に接続された状態となる。これに対し、第１の領域３１では、上部にマスク層３８が残っているので、ゲート電極１４の上部には多結晶シリコンが成長せず、Ｐ型拡散領域３３上に形成されたＳｉＧｅ半導体層３９がゲート電極１４と接続される恐れはない。
【００４０】
その後、図７（ｂ）に示すように、第１の領域３１におけるゲート電極１４上のマスク層３８を除去し、続いて、Ｐ型不純物、例えばＢをイオン注入により第１及び第２の領域３１、３２の各素子領域１３に導入して、Ｐ型拡散領域３３よりも不純物濃度が高くかつ接合深さが深い第２の活性領域となるＰ型拡散領域３６を形成する。続いて、全面にＮｉ、Ｃｏ、Ｔｉ等の金属を堆積した後、加熱処理を行って、第１の領域３１ではゲート電極１４の上部及びＳｉＧｅ半導体層３９の表面上に金属シリサイド層２０を形成すると共に、第２の領域３２ではＳｉＧｅ半導体層３９上、側壁膜１７及びゲート電極１４上に金属シリサイド層２０を形成する。その後、未反応の金属を除去し、続いて、全面に層間絶縁膜２１を堆積した後、第１の領域３１では、ゲート電極１４の両側面に存在する一対の金属シリサイド層２０に達するコンタクトホールを開口し、第２の領域ではＳｉＧｅ半導体層３９上の金属シリサイド層２０に達するコンタクトホールを開口する。続いて、ＣＳ用の金属を堆積した後、ＣＭＰにより金属の平坦化を行ってＣＳ３７を形成することにより半導体装置が完成する。
【００４１】
本実施形態の半導体装置及びその製造方法によれば、第１の実施形態と同様の効果が得られる上に、周辺回路を構成するＰチャネルＭＯＳトランジスタの活性化領域上にもＳｉＧｅ半導体層３９が形成されるので、周辺回路のＰチャネルＭＯＳトランジスタの性能向上を図ることができる。
【図面の簡単な説明】
【００４２】
【図１】第１の実施形態に係る半導体装置の素子構造を示す断面図。
【図２】図１の半導体装置の製造方法による最初の工程を示す断面図。
【図３】図２に続く工程を示す断面図。
【図４】図３に続く工程を示す断面図。
【図５】第２の実施形態に係る半導体装置の製造方法による最初の工程を示す断面図。
【図６】図５に続く工程を示す断面図。
【図７】図６に続く工程を示す断面図。
【図８】ＣＭＯＳ型のＳＲＡＭ半導体装置におけるメモリセルの回路図。
【図９】図８に示すＳＲＡＭセルの素子構造を示すパターン平面図。
【図１０】図９に対してＣＳを形成した後の従来のＳＲＡＭセルのパターン平面図。
【図１１】図１０中のＸＩ−ＸＩ線に沿った断面図。
【符号の説明】
【００４３】
１１…Ｎウェル領域、１２…素子分離絶縁膜、１３…素子領域、１４…ゲート電極、１５…ゲート絶縁膜、１６…シリコン窒化膜、１７…側壁膜、１８…ドレイン領域、１９…単結晶Ｓｉ半導体層、２０…金属シリサイド膜、２１…層間絶縁膜、３８…マスク層。３９…ＳｉＧｅ半導体層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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