(57)【要約】【課題】オン抵抗が低い電力用半導体素子を提供する。【解決手段】パワーＭＯＳＦＥＴにおいて、ｐベース層５の配列周期をｎピラー層３の配列周期よりも大きくし、ゲート絶縁膜８におけるｐベース層５間の中央部の直上域に配置された中央部分８ａの厚さを、ｐベース層５の直上域に配置された周辺部分８ｂの厚さよりも厚くし、ｐベース層５間の中央部に位置するｎピラー層３及びｐピラー層４のシート不純物濃度を、ｐベース層５の直下域に配置されたｐピラー層４のシート不純物濃度よりも高くする。【選択図】図１
2008258327.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層と、
前記第１半導体層上に設けられ、前記第１半導体層の上面に平行な方向に沿って交互に配置された第１導電型の第２半導体層及び第２導電型の第３半導体層と、
前記第３半導体層の直上域の一部に設けられ、前記第３半導体層に接続された複数の第２導電型の第４半導体層と、
各前記第４半導体層の上面に選択的に形成された第１導電型の第５半導体層と、
隣り合う前記第４半導体層の直上域間に設けられた制御電極と、
前記第２半導体層、前記第３半導体層及び前記第４半導体層と前記制御電極との間に設けられたゲート絶縁膜と、
前記第１半導体層の下面上に設けられ、前記第１半導体層に電気的に接続された第１の主電極と、
前記第４半導体層及び前記第５半導体層上に設けられ、前記第４半導体層及び前記第５半導体層に接続された第２の主電極と、
を備え、
前記第４半導体層の配列周期は前記第２半導体層の配列周期よりも大きく、
前記ゲート絶縁膜における前記第４半導体層間の中央部の直上域に配置された部分の厚さは、前記第４半導体層の直上域に配置された部分の厚さよりも厚く、
前記中央部に位置する前記第２半導体層及び前記第３半導体層のシート不純物濃度は、前記第４半導体層の直下域に配置された前記第３半導体層のシート不純物濃度よりも高いことを特徴とする電力用半導体素子。
【請求項２】
前記第２半導体層及び前記第３半導体層はストライプ状に形成されていることを特徴とする請求項１記載の電力用半導体素子。
【請求項３】
前記第４半導体層はストライプ状に形成されており、前記第４半導体層が延びる方向は、前記第２半導体層及び前記第３半導体層が延びる方向に対して交差していることを特徴とする請求項２記載の電力用半導体素子。
【請求項４】
前記第２半導体層及び前記第３半導体層のシート不純物濃度は、前記第４半導体層の直下域から前記中央部に向かって連続的に増加していることを特徴とする請求項１〜３のいずれか１つに記載の電力用半導体素子。
【請求項５】
前記第２半導体層のシート不純物濃度は、前記第２の主電極側の部分では前記第３半導体層のシート不純物濃度よりも低く、前記第１の主電極側の部分では前記第３半導体層のシート不純物濃度よりも高いことを特徴とする請求項１〜４のいずれか１つに記載の電力用半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用半導体素子に関し、特に、スーパージャンクション構造を備えた電力用半導体素子に関する。
【背景技術】
【０００２】
縦形パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）のオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定するドープ濃度は、ベース層とドリフト層との間のｐｎ接合面の耐圧によって決まる限界以上には上げられない。このため、素子耐圧とオン抵抗との間にはトレードオフの関係が存在し、このトレードオフを改善することが、電力用素子の消費電力を低減するためには重要となる。このトレードオフには、素子材料により決まる限界があり、この限界を超えることが、既存の電力用半導体素子を超える低オン抵抗素子の実現への道である。
【０００３】
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層にスーパージャンクション構造と呼ばれるｐピラー層とｎピラー層とを交互に埋め込んだ構造が知られている（例えば、特許文献１参照。）。スーパージャンクション構造（以下、「ＳＪ構造」ともいう）においては、ｐピラー層とｎピラー層とに含まれるチャージ量（不純物量）を同じにすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎピラー層を通して電流を流すことで、材料限界を超えた低オン抵抗を実現することができる。
【０００４】
このように、ＳＪ構造を用いることで、材料限界を超えたオン抵抗と耐圧とのバランスを実現することが可能になるが、ＳＪ構造を用いた電力用半導体素子のオン抵抗をより一層低減し、耐圧をより一層増加させようとすると、以下のような問題が発生する。すなわち、オン抵抗をより一層低減するためには、ｐピラー層とｎピラー層の不純物量を増加させればよいが、そうすると、ｐピラー層及びｎピラー層を完全空乏化させるために、より大きな横方向電界が必要となり、その分、耐圧を決める縦方向電界が小さくなってしまう。この結果、耐圧が低下してしまう。また、耐圧をより一層増加させるためには、ｐピラー層とｎピラー層の不純物量を低減してピラー層を空乏化しやすくすればよいが、そうすると、オン抵抗が増大してしまう。更に、高耐圧を維持したまま、オン抵抗を低減するためには、ｐピラー層とｎピラー層との配列周期を小さくした上で、ｐピラー層とｎピラー層の不純物量を増加させればよいが、そうすると、工程が複雑になり、プロセスの難易度が上昇してしまう。
【０００５】
【特許文献１】特開２００１−２９８１９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、オン抵抗が低い電力用半導体素子を提供することである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、第１導電型の第１半導体層と、前記第１半導体層上に設けられ、前記第１半導体層の上面に平行な方向に沿って交互に配置された第１導電型の第２半導体層及び第２導電型の第３半導体層と、前記第３半導体層の直上域の一部に設けられ、前記第３半導体層に接続された複数の第２導電型の第４半導体層と、各前記第４半導体層の上面に選択的に形成された第１導電型の第５半導体層と、隣り合う前記第４半導体層の直上域間に設けられた制御電極と、前記第２半導体層、前記第３半導体層及び前記第４半導体層と前記制御電極との間に設けられたゲート絶縁膜と、前記第１半導体層の下面上に設けられ、前記第１半導体層に電気的に接続された第１の主電極と、前記第４半導体層及び前記第５半導体層上に設けられ、前記第４半導体層及び前記第５半導体層に接続された第２の主電極と、を備え、前記第４半導体層の配列周期は前記第２半導体層の配列周期よりも大きく、前記ゲート絶縁膜における前記第４半導体層間の中央部の直上域に配置された部分の厚さは、前記第４半導体層の直上域に配置された部分の厚さよりも厚く、前記中央部に位置する前記第２半導体層及び前記第３半導体層のシート不純物濃度は、前記第４半導体層の直下域に配置された前記第３半導体層のシート不純物濃度よりも高いことを特徴とする電力用半導体素子が提供される。
【発明の効果】
【０００８】
本発明によれば、オン抵抗が低い電力用半導体素子を実現することができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態においては、第１導電型をｎ型、第２導電型をｐ型としている。また、図面中の同一部分には同一番号を付している。
【００１０】
（第１の実施形態）  
図１は、本発明の第１の実施形態に係る電力用半導体素子であるパワーＭＯＳＦＥＴの構成を模式的に例示する断面図、及び、横軸にＳＪ構造における横方向の位置をとり縦軸に各ピラー層における不純物濃度（以下、「ピラー濃度」ともいう）をとってＳＪ構造の不純物濃度のプロファイルを例示するグラフ図である。  
なお、図１に示すグラフ図の横軸は、断面図における横方向の位置に対応している。後述する他の図においても同様である。  
図２は、図１に示すパワーＭＯＳＦＥＴを例示する部分断面図及び上面図である。  
なお、図２の断面図には、パワーＭＯＳＦＥＴの上部のみを示している。
【００１１】
図１に示すように、本実施形態に係るＭＯＳＦＥＴにおいては、第１半導体層として導電型がｎ型のｎ＋ドレイン層２が設けられており、このｎ＋ドレイン層２上には、スーパージャンクション構造（ＳＪ構造）を形成する第２半導体層であるｎピラー層３と第３半導体層であるｐピラー層４とが設けられている。ｎピラー層３及びｐピラー層４の導電型はそれぞれｎ型及びｐ型であり、ｎ＋ドレイン層２の上面に平行な方向（以下、「横方向」という）に沿って交互に且つ周期的に配列されている。
【００１２】
一例では、図２に示すように、ｎ＋ドレイン層２の上面に垂直な方向（以下、「縦方向」という）から見て、各ｎピラー層３の形状は略正方形であり、複数のｎピラー層３がマトリクス状に配列されている。また、ｐピラー層４は格子状に形成されており、ｎピラー層３間の隙間を埋めている。ｐピラー層４はｎ＋ドレイン層２に接していてもよく、接していなくてもよいが、図１においては、ｐピラー層４がｎ＋ドレイン層２に接しておらず、両層の間にｎピラー層３と一体的に形成されたｎ型層が介在している例を示している。これｎ型層を介して、各ｎピラー層３は相互に接続されている。
【００１３】
また、ｎピラー層３及びｐピラー層４の上方には、第４の半導体層としてｐ型のｐベース層５が設けられており、ｎピラー層３及びｐピラー層４に接している。縦方向から見て、ｐベース層５の形状はストライプ状であり、複数本のｐベース層５が相互に平行に形成されている。図１の断面図においては、ｐベース層５は紙面に垂直な方向に延びている。そして、ｐベース層５の配列周期はｎピラー層３の配列周期よりも大きい。従って、図１に示すように、隣り合うｐベース層５間には、複数本のｎピラー層３が配置されており、また、ｎピラー層３間にはそれぞれｐピラー層４が配置されている。各ｐベース層５の上面には、第５半導体層としてのｎ型のｎソース層６が２本、選択的に形成されている。この２本のｎソース層６は横方向において離隔しており、図１の断面図において紙面に垂直な方向に延びている。
【００１４】
更に、隣り合うｐベース層５の直上域間には、制御電極としてゲート電極９が設けられている。すなわち、ゲート電極９は、隣り合うｐベース層５のうち一方のｐベース層５における他方のｐベース層５側のｎソース層６とｎピラー層３との間の部分の直上域から、この隣り合うｐベース層５間に配置されたｎピラー層３及びｐピラー層４の直上域を通過して、他方のｐベース層５における一方のｐベース層５側のｎソース層６とｎピラー層３との間の部分の直上域まで延びている。
【００１５】
更にまた、ｎピラー層３、ｐピラー層４及びｐベース層５の上面は同一平面を構成しており、この平面上にはゲート絶縁膜８が設けられている。すなわち、ゲート絶縁膜８は、ｎピラー層３、ｐピラー層４及びｐベース層５とゲート電極９との間に介在しており、ゲート電極９をｎピラー層３、ｐピラー層４、ｐベース層５及びｎソース層６から絶縁している。
【００１６】
更にまた、ｎ＋ドレイン層２の下面上には、第１の主電極としてのドレイン電極１が設けられており、ｎ＋ドレイン層２に電気的に接続されている。一方、ｎピラー層３、ｐベース層４、ｐベース層５及びｎソース層６の上方にはソース電極７が設けられており、ｐベース層５及びｎソース層６に接続されている。ソース電極７はゲート電極９上にも設けられているが、ゲート電極９からは絶縁膜によって絶縁されている。
【００１７】
一例では、ｎ＋ドレイン層２、ｎピラー層３、ｐピラー層４、ｐベース層５及びｎソース層６は、単結晶のシリコン（Ｓｉ）により形成されている。また、ゲート絶縁膜８は、シリコン酸化物（ＳｉＯ２）により形成されている。更に、ゲート電極９は、多結晶シリコンにより形成されている。更にまた、ドレイン電極１及びソース電極７は、金属により形成されている。
【００１８】
そして、本実施形態においては、ゲート絶縁膜８の厚さが横方向において変化している。すなわち、ゲート絶縁膜８は、ｐベース層５の近傍では薄く、ｐベース層５から離れた位置では厚くなっている。より具体的には、ゲート絶縁膜８におけるｐベース層５間の領域の中央部の直上域に配置された部分、すなわち、ゲート電極９の中央部の直下域に配置された中央部分８ａの厚さは、ｐベース層５の直上域に配置された部分、すなわち、ゲート電極９の周辺部の直下域に配置された周辺部分８ｂの厚さよりも厚い。周辺部分８ｂの厚さは、ゲート閾値電圧を決める要因となるため、ある程度薄くする必要があり、例えば、０．１μｍ程度とする。一方、中央部分８ａの厚さは、ゲート閾値電圧に影響しないため、厚くすることが可能であり、例えば、１．０〜１．５μｍとする。
【００１９】
また、ｎピラー層３及びｐピラー層４の不純物濃度（ピラー濃度）も、横方向において不均一となっている。すなわち、ピラー濃度は、ｐベース層５に近いほど低く、ｐベース層５から離れるほど高い。例えば、ｐベース層５間の領域の中央部、すなわち、ゲート絶縁膜８の中央部分８ａの直下域に位置するｎピラー層３及びｐピラー層４の不純物濃度は、ｐベース層５の直下域、すなわち、ゲート絶縁膜８の周辺部分８ｂの直下域に配置されたｐピラー層４の不純物濃度よりも高い。
【００２０】
なお、図１のグラフ図には不純物濃度を示して説明したが、ＳＪ構造の設計に用いるパラメーターは、シート不純物濃度、すなわち、不純物濃度（ｃｍ−３）とピラー層の幅（ｃｍ）との積である。本実施形態においては、ｎピラー層３の幅及びｐピラー層４の幅は一定であるものとしているため、図１に示す不純物濃度の変化は、シート不純物濃度の変化と同義である。従って、不純物濃度は一定として、ピラー層の幅を図１のグラフ図に示すプロファイルと同様なプロファイルで変化させても、本実施形態と同様な効果を得ることができる。つまり、図１のグラフ図の縦軸をピラー層の幅としてもよい。これは、後述する他の実施形態においても同様である。
【００２１】
次に、本実施形態に係るパワーＭＯＳＦＥＴの作用効果について説明する。  
ドレイン電極１とソース電極７との間に高電圧を印加すると、ソース電極７とドレイン電極１との間、及びゲート電極９とドレイン電極１との間に高電圧が加わる。この電圧は、ＳＪ構造及びゲート絶縁膜８によって保持される。
【００２２】
ゲート電極９の直下域においては、ゲート電極９とドレイン電極１との間にゲート絶縁膜８及びＳＪ構造が介在しているため、ゲート絶縁膜８とＳＪ構造とで耐圧を分担することになる。このとき、ゲート電極９の中央部の直下域においては、ゲート絶縁膜８を厚くして、ゲート絶縁膜８によって保持する電圧を大きくすることにより、その分、ＳＪ構造によって保持する電圧を小さくすることができる。これにより、ＳＪ構造のピラー濃度を高くすることができる。
【００２３】
一方、ゲート電極９の周辺部の直下域においては、上述の如く、ゲート絶縁膜８の厚さはゲート閾値電圧に影響するため、あまり厚くすることはできない。従って、ゲート絶縁膜８によって保持される耐圧は小さく、その分、ＳＪ構造によって保持される耐圧を大きくする必要がある。このため、ＳＪ構造のピラー濃度はあまり高くすることはできない。また、ソース電極７とドレイン電極１との間には、ゲート絶縁膜８は介在しておらず、ＳＪ構造のみが介在しているため、耐圧の全部分をＳＪ構造によって保持しなくてはならない。このため、ピラー濃度を低く抑える必要がある。
【００２４】
このように、ゲート絶縁膜８の厚さを横方向の位置によって異ならせることにより、ＳＪ構造によって保持すべき耐圧も、横方向の位置によって異なる。そして、本実施形態においては、ピラー濃度を横方向の位置によって異ならせ、ピラー濃度を高くすることができる位置ではピラー濃度を高くしている。これにより、素子全体のピラー濃度を一律に高めることはできなくても、ゲート電極９の中心部の直下域において局所的にピラー濃度を上げることにより、素子全体のオン抵抗を低減することができる。
【００２５】
このように、本実施形態によれば、部分的に厚いゲート絶縁膜を形成することにより、スーパージャンクション構造に割り当てられる保持電圧を下げ、素子耐圧を保持したまま、ピラー濃度を高めることが可能となり、オン抵抗が低い電力用半導体素子を実現することができる。
【００２６】
一例として、耐圧が６００Ｖの素子を仮定する。ゲート絶縁膜８の中央部分８ａの厚さを１．５μｍとすると、この部分の保持電圧は約３００Ｖになる。そうすると、その直下のＳＪ構造の保持電圧は約３００Ｖとすることができる。一方、ｐベース層５の直下のＳＪ構造の保持電圧は、６００Ｖである。これにより、中央部分８ａの直下のＳＪ構造に割り当てられる保持電圧は、ｐベース層５の直下のＳＪ構造に割り当てられる保持電圧の略半分となるため、中央部分８ａの直下においては、ピラー濃度を２倍程度まで増加させることができる。そして、ピラー濃度が２倍の部分が全体の半分の体積を占めるとすると、素子全体のオン抵抗は２５％程度低減する。
【００２７】
また、図２に示すように、本実施形態においては、ｐピラー層４が格子状に一体的に形成されている。そして、ｐピラー層４の一部はｐベース層５に接続されている。これにより、ｐピラー層４の全体がｐベース層５に接続される。この結果、ソース電極７とドレイン電極１との間に高電圧が印加されたときに、ｐピラー層４からｐベース層５を介してホールが放出され、ｐピラー層４を速やかに完全空乏化させることができる。一方、高電圧が印加されなくなったときには、ｐベース層５を介してｐピラー層４にホールが供給され、空乏層が速やかに消失する。このように、ｐピラー層４を格子状に形成することにより、ｐピラー層４に対するホールの充放電を容易にし、パワーＭＯＳＦＥＴの応答性を高めることができる。
【００２８】
更に、本実施形態において、厚いゲート絶縁膜を形成することは容易である。また、ＳＪ構造をイオン注入と埋め込み成長とを繰り返して作製する場合、イオン注入時のマスク幅を変化させることで、ピラー濃度を部分的に変化させることは、容易に実現できる。このため、本実施形態においては、従来のプロセスを変更せずに、マスクのパターンを変更するだけで、従来と比べてオン抵抗を大幅に低減したパワーＭＯＳＦＥＴを作製することができる。
【００２９】
（第１の実施形態の変形例）  
図３は、第１の実施形態の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、横軸にＳＪ構造における横方向の位置をとり縦軸にピラー濃度をとってＳＪ構造の不純物濃度のプロファイルを例示するグラフ図である。  
図３に示すように、本変形例に係るパワーＭＯＳＦＥＴにおいては、前述の第１の実施形態に係るパワーＭＯＳＦＥＴと比較して、ｐベース層５の配列周期が大きい。また、ゲート電極９の周辺部分は斜めに形成されている。更に、各ピラー層の不純物濃度は、そのピラー層の両側に配置されたピラー層の不純物濃度の中間の値となっており、ピラー濃度は横方向に沿って略連続的に変化している。
【００３０】
ＳＪ構造においては、横方向に沿ってピラー濃度を変化させる場合においても、隣り合うピラー層間で不純物濃度を等しくして、チャージをバランスさせることが好ましい。その理由は、チャージのバランスが崩れると、耐圧が低下してしまうからである。本変形例においては、あるピラー層の不純物濃度を、その両側のピラー層の不純物濃度の中間の濃度とすることにより、ピラー濃度を連続的に変化させ、隣り合うピラーとのチャージバランスを保ちながら、ピラー濃度を大きく変化させることが可能になる。また、ピラー濃度の変化に対応させて、絶縁膜の厚さも連続的に変化させている。これにより、ゲート絶縁膜８の保持電圧はその厚さに比例するため、ＳＪ構造とゲート絶縁膜８との合計の保持電圧が横方向で均一になり、素子全体の耐圧が向上する。
【００３１】
（第２の実施形態）  
図４は、本発明の第２の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する斜視断面図、及び、横軸にＳＪ構造における横方向の位置をとり縦軸にピラー濃度をとってＳＪ構造の不純物濃度のプロファイルを例示するグラフ図である。  
図４に示すように、本実施形態に係るパワーＭＯＳＦＥＴにおいては、ｎピラー層３及びｐピラー層４はストライプ状に形成されている。また、ｐベース層５もストライプ状に形成されており、ｎピラー層３及びｐピラー層４の配列方向（横方向）に沿って延びている。すなわち、ｐベース層５が延びる方向は、ｎピラー層３及びｐピラー層４が延びる方向に対して直交している。更に、ゲート電極９もストライプ状に形成されており、ｐベース層５が延びる方向に対して直交する方向、すなわち、ｎピラー層３及びｐピラー層４が延びる方向に延びている。
【００３２】
そして、ＳＪ構造の各ピラー層に含まれる不純物量はピラー層間では均一であるが、各ピラー層内において不純物濃度が傾斜している。例えば、図４のグラフ図に実線で示すように、各ピラー層内の不純物濃度はｐベース層５の近傍では低く、ｐベース層５間の中央部に向かって連続的に増加し、ｐベース層５間の中央部において最も高くなっている。又は、図４のグラフ図に一点鎖線で示すように、各ピラー層内の不純物濃度はステップ状に変化しており、ｐベース層５に近い領域では低く、ｐベース層５から離隔した領域では高くなっている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００３３】
次に、本実施形態に係るパワーＭＯＳＦＥＴの作用効果について説明する。  
前述の第１の実施形態に係るパワーＭＯＳＦＥＴ（図１参照）においては、一部のｎピラー層３の上端部はｐベース層５に接触していない。このため、このパワーＭＯＳＦＥＴをオン状態とするために、ゲート電極９にプラスの電位を印加すると、上端部がｐベース層５に接触していないｎピラー層３にも電流を流すために、ｐベース層５の表面だけでなくｐピラー層４の表面にも反転チャネルが形成される。しかしながら、この場合には、ｐピラー層４の反転チャネルの抵抗が、オン抵抗に含まれてしまう。
【００３４】
これに対して、本実施形態に係るパワーＭＯＳＦＥＴにおいては、ｎピラー層３の配列方向に沿ってｐベース層５が延びているため、全てのｎピラー層３の上端部がｐベース層５に直接接触している。このため、パワーＭＯＳＦＥＴをオン状態としたときに、ｐピラー層４の表面に反転チャネルが形成されることがなく、ｐピラー層４の反転チャネルの抵抗がオン抵抗に加算されない。
【００３５】
なお、本実施形態においては、広がり抵抗、すなわち、電子がｎピラー層３とのｐベース層５との界面からｎピラー層３の内部まで流れる際の抵抗は、オン抵抗に加算される。しかしながら、ｎピラー層３とゲート絶縁膜８との界面には蓄積チャネルが形成されるため、広がり抵抗はｐピラー層４の反転チャネルの抵抗と比較して十分に小さい。従って、本実施形態によれば、前述の第１の実施形態と比較して、オン抵抗をより一層低減することができる。本実施形態における上記以外の作用効果は、前述の第１の実施形態と同様である。なお、上述の効果を得るためには、ｐベース層５が延びる方向は、ｎピラー層３が延びる方向に対して必ずしも直交している必要はなく、ｎピラー層３が延びる方向に対して交差していればよい。
【００３６】
（第３の実施形態）  
図５は、本発明の第３の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する斜視断面図、及び、縦軸にＳＪ構造における縦方向の位置をとり横軸にピラー濃度をとってＳＪ構造の不純物濃度のプロファイルを例示するグラフ図である。  
図５に示すように、本実施形態に係るパワーＭＯＳＦＥＴにおいては、前述の第２の実施形態に係るパワーＭＯＳＦＥＴ（図４参照）と比較して、ｐピラー層４のピラー濃度が縦方向にも傾斜している点が異なっている。すなわち、ｎピラー層３における不純物濃度は縦方向で一定であるが、ｐピラー層４における不純物濃度は、ソース電極７からドレイン電極１へ向かうにつれて連続的に減少している。これにより、ＳＪ構造におけるソース電極７側の部分では、ｐピラー層４の不純物濃度はｎピラー層３の不純物濃度よりも高く、ドレイン電極１側の部分では、ｐピラー層４の不純物濃度はｎピラー層３の不純物濃度よりも低くなっている。この結果、ＳＪ構造の上下端の電界を小さくすることができ、大きなアバランシェ電流が流れても負性抵抗が発生し難くなって、大きなアバランシェ耐量を得ることができる。本実施形態における上記以外の構成及び作用効果は、前述の第２の実施形態と同様である。
【００３７】
（第３の実施形態の変形例）  
図６は、第３の実施形態の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する斜視断面図、及び、縦軸にＳＪ構造における縦方向の位置をとり横軸にピラー濃度をとってＳＪ構造の不純物濃度のプロファイルを例示するグラフ図である。  
図６に示すように、本変形例に係るパワーＭＯＳＦＥＴにおいては、ｎピラー層３の不純物濃度プロファイルと、ｐピラー層４の不純物濃度プロファイルとが、相互に逆向きの傾きを持っている。すなわち、ソース電極７からドレイン電極１へ向かう方向に沿って、ｐピラー層４の不純物濃度は連続的に減少しており、ｎピラー層３の不純物濃度は連続的に増加している。これにより、ＳＪ構造におけるソース電極７側の部分では、ｐピラー層４の不純物濃度はｎピラー層３の不純物濃度よりも高く、ドレイン電極１側の部分では、ｐピラー層４の不純物濃度はｎピラー層３の不純物濃度よりも低くなっている。なお、縦方向において不純物濃度は一定とし、ピラー層の幅を変化させてもよい。
【００３８】
ＳＪ構造の上下端の電界は、ｎピラー層３とｐピラー層４との間のシート不純物濃度（＝不純物濃度（ｃｍ−３）×ピラー層の幅（ｃｍ））の差で決まるため、ｎピラー層３及びｐピラー層４のうち、どちらか一方又は両方のピラー層の不純物濃度又は幅が変化していれば、ＳＪ構造の縦方向の電界分布を制御することができる。従って、本変形例によっても、第３の実施形態と同様な効果を得ることができる。
【００３９】
（第４の実施形態）  
図７は、本発明の第４の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する斜視断面図である。  
図７に示すように、本実施形態に係るパワーＭＯＳＦＥＴにおいては、ゲート電極９の中央部において、耐圧の略半分をＳＪ構造によって保持し、残りの略半分をゲート絶縁膜８の中央部分８ａ（図１参照）によって保持している。そして、ｐベース層５の配列周期をａとし、ＳＪ構造の厚さをｂとするとき、ａ＜ｂとなっている。本実施形態における上記以外の構成は、前述の第２の実施形態（図４参照）と同様である。
【００４０】
以下、ｐベース層５の配列周期ａをＳＪ構造の厚さｂよりも小さくする理由について説明する。  
図７に示すように、ｎピラー層３内において、隣り合うｐベース層５間において横方向に延びる電流経路の抵抗をＲａとし、ｐベース層５間の中央部においてｐベース層５からｎ＋ドレイン層２まで縦方向に延びる電流経路の抵抗をＲｂとし、ｐベース層５の直下をｐベース層５からｎ＋ドレイン層２まで縦方向に延びる電流経路の抵抗をＲｃとする。
【００４１】
このとき、ｐベース層５からｎピラー層３内を通過してｎ＋ドレイン層２まで流れる電子電流の経路のうち、ｐベース層５から直下に向けて流れる電子電流の経路（直通経路）の抵抗はＲｃとなる。一方、ｐベース層５間の中央部を迂回して流れる電子電流の経路（迂回経路）の抵抗は、広がり抵抗（Ｒａ／２）とｐベース層５間の中央部における縦方向の抵抗（Ｒｂ）との和となるため、（Ｒａ／２＋Ｒｂ）となる。
【００４２】
そして、迂回経路の抵抗は直通経路の抵抗よりも小さくないと、電子電流が効果的に広がらず、オン抵抗を低減する効果が小さいものとなる。従って、下記数式１を満たすことが好ましい。  
Ｒａ／２＋Ｒｂ＜Ｒｃ      （１）  
また、ＳＪ構造において、ｐベース層５間の中央部における保持電圧は、ｐベース層５の直下域における保持電圧の半分であることから、下記数式２が成立する。  
Ｒｂ＝Ｒｃ／２      （２）  
上記数式１及び数式２より下記数式３が成立し、これをまとめると、下記数式４が成立する。  
Ｒａ／２＋Ｒｃ／２＜Ｒｃ      （３）  
Ｒａ＜Ｒｃ      （４）  
そして、ｎピラー層３内において、縦方向の抵抗率と横方向の抵抗率とは等しいと考えられるため、抵抗の大きさは経路の長さに比例する。従って、下記数式５が成立する。  
ａ＜ｂ      （５）  
【００４３】
このように、本実施形態によれば、ｐベース層５の配列周期ａとＳＪ構造の厚さｂとの関係を上述の如く規定することにより、電流経路をゲート電極９の直下域まで広げ、オン抵抗をより一層低減することができる。本実施形態における上記以外の作用効果は、前述の第２の実施形態と同様である。
【００４４】
（第５の実施形態）  
図８は、本発明の第５の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、横軸にＳＪ構造における横方向の位置をとり縦軸にピラー濃度をとってＳＪ構造の不純物濃度のプロファイルを例示するグラフ図である。  
図８には、素子終端部も含めたパワーＭＯＳＦＥＴの断面構造を示している。後述する図９乃至図１１についても同様である。なお、上述の図１乃至図７においては、素子のセル部、すなわち、素子の中央部を構成し主として電流を流す部分のみを示している。
【００４５】
図８に示すように、本実施形態に係るパワーＭＯＳＦＥＴにおいては、ゲート電極９が形成されていない素子の終端部にも、ＳＪ構造が形成されている。そして、終端部に形成されたＳＪ構造のピラー濃度は、セル部に形成されたＳＪ構造のピラー濃度よりも低い。また、終端部に形成されたＳＪ構造の上部には、リサーフ層１０が形成されており、その上にはフィールド絶縁膜１１が設けられている。フィールド絶縁膜１１はゲート絶縁膜８よりも厚い。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。
【００４６】
本実施形態においては、素子の終端部にもＳＪ構造が形成されており、そのピラー濃度をセル部に形成されたＳＪ構造よりも低くなっている。これにより、終端部のＳＪ構造はセル部のＳＪ構造よりも低い電圧で完全空乏化する。また、リサーフ層１０が設けられているため、空乏層が横方向に伸び易い。更に、素子の終端部には、厚いフィールド絶縁膜１１が設けられており、耐圧の一部を保持する。これらにより、本実施形態によれば、終端部の耐圧をセル部の耐圧よりも高くすることができる。この結果、素子全体のアバランシェ耐量を向上させ、信頼性を高めることができる。本実施形態における上記以外の作用効果は、前述の第１の実施形態と同様である。
【００４７】
（第５の実施形態の変形例）  
図９は、第５の実施形態の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、横軸にＳＪ構造における横方向の位置をとり縦軸にピラー濃度をとってＳＪ構造の不純物濃度のプロファイルを例示するグラフ図である。  
図９に示すように、本変形例においては、終端部におけるｎピラー層３及びｐピラー層４の配列周期が、セル部における配列周期よりも小さくなっている。これによっても、終端部のＳＪ構造はセル部のＳＪ構造よりも低い電圧で完全空乏化し、終端部の耐圧が相対的に高くなる。なお、ピラー濃度は、終端部とセル部とで同じとしてもよく、終端部をセル部よりも低くしてもよい。本実施形態における上記以外の構成及び作用効果は、第５の実施形態と同様である。  
なお、第５の実施形態及びその変形例においては、素子の終端部にリサーフ層１０を設ける例を示したが、終端構造はこれに限定されず、例えば、フィールド絶縁膜１１の上方にソース電極７又はゲート電極９に接続されたフィールドプレート電極を設けてもよい。
【００４８】
（第６の実施形態）  
図１０は、本発明の第６の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、横軸にＳＪ構造における横方向の位置をとり縦軸にピラー濃度をとってＳＪ構造の不純物濃度のプロファイルを例示するグラフ図である。  
図１０に示すように、本実施形態に係るパワーＭＯＳＦＥＴにおいては、素子の終端部にはＳＪ構造は形成されておらず、高抵抗ｎ−層１３が形成されている。高抵抗ｎ−層１３の不純物濃度は、ｎ＋ドレイン層２の不純物濃度よりも低い。また、高抵抗ｎ−層１３の上面には、１本又は複数本のガードリング層１２が形成されている。更に、パワーＭＯＳＦＥＴの最外周部の側面には、フィールドストップｎ層１４が形成されている。フィールドストップｎ層１４は、ｎピラー層３と同時に形成することができる。
【００４９】
本実施形態によれば、終端部にＳＪ構造ではなく高抵抗ｎ−層１３を設けることにより、終端部の耐圧がＳＪ構造の不純物濃度ばらつきによる影響を受けなくなる。また、ガードリング層１２を設けることにより、ｐベース層５の端部における電界集中を抑制することができる。更に、最外周部の側面にフィールドストップｎ層１４を設けることにより、終端部に伸びた空乏層がダイシングラインに到達することを防止できる。これにより、終端部の耐圧を安定させることができる。
【００５０】
なお、本実施形態においては、ＳＪ構造の最外部のピラー層のシート不純物濃度は、内側のピラー層のシート不純物濃度の半分になっていることが望ましい。これは、ＳＪ構造の外側は高抵抗ｎ−層１３であるため、空乏層は、ＳＪ構造と高抵抗ｎ−層１３との界面から高抵抗ｎ−層１３へは伸びても、ＳＪ構造内へは伸びない。従って、ＳＪ構造の最外部はＳＪ構造の内側からのみ空乏化されるため、最外部のピラー層のシート濃度を半分にしておかないと、空乏化されない領域が残り、耐圧が低下してしまう。
【００５１】
本実施形態における上記以外の構成及び作用効果は、前述の第２の実施形態と同様である。なお、本実施形態においては、終端部がガードリング構造である例を説明したが、終端構造はこれに限定されず、例えばリサーフ構造又はフィールドプレート構造などの他の終端構造を用いてもよい。
【００５２】
（第７の実施形態）  
図１１は、本発明の第７の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、横軸にＳＪ構造における横方向の位置をとり縦軸にピラー濃度をとってＳＪ構造の不純物濃度のプロファイルを例示するグラフ図である。  
図１１に示すように、本実施形態に係るパワーＭＯＳＦＥＴにおいては、ＳＪ構造とｎ＋ドレイン層２との間にｎ−層１５が形成されている。ｎ−層１５の不純物濃度は、ｎ＋ドレイン層２の不純物濃度よりも低い。これにより、ｎ−層１５による保持電圧の分だけ、素子の耐圧を増加させることができる。本実施形態における上記以外の構成及び作用効果は、前述の第６の実施形態と同様である。
【００５３】
以上、本発明を第１乃至第７の実施形態及びその変形例により説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施形態又はその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００５４】
例えば、前述の各実施形態及び各変形例においては、第１の導電型をｎ型、第２の導電型をｐ型として説明したが、本発明は第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。  
また、スーパージャンクション構造の形成方法も特には限定されず、複数回のイオン注入とエピタキシャル成長とを繰り返す方法、トレンチ溝を形成した後にピラー層の埋め込み成長を行う方法、トレンチ溝を形成した後に側壁にイオン注入を行う方法、及び、加速電圧を変化させて複数回のイオン注入を行う方法など、様々な方法で形成可能である。
【００５５】
更に、前述の各実施形態及び各変形例においては、半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）若しくは窒化ガリウム（ＧａＮ）等の化合物半導体、又は、ダイアモンド等のワイドバンドギャップ半導体を用いることもできる。  
更にまた、前述の各実施形態及び各変形例においては、電力用半導体素子がスーパージャンクション構造を有するＭＯＳＦＥＴである例を示したが、本発明はこれに限定されず、電力用半導体素子は、例えば、ＭＯＳＦＥＴとＳＢＤ（Schottky Barrier Diode：ショットキーバリアダイオード）との混載素子、又はＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）などの素子でもよい。
【図面の簡単な説明】
【００５６】
【図１】本発明の第１の実施形態に係るパワーＭＯＳＦＥＴの構成を模式的に例示する断面図、及び、横軸にＳＪ構造における横方向の位置をとり縦軸にピラー濃度をとってＳＪ構造の不純物濃度のプロファイルを例示するグラフ図である。
【図２】図１に示すパワーＭＯＳＦＥＴを例示する部分断面図及び上面図である。
【図３】第１の実施形態の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、横軸にＳＪ構造における横方向の位置をとり縦軸にピラー濃度をとってＳＪ構造の不純物濃度のプロファイルを例示するグラフ図である。
【図４】本発明の第２の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する斜視断面図、及び、横軸にＳＪ構造における横方向の位置をとり縦軸にピラー濃度をとってＳＪ構造の不純物濃度のプロファイルを例示するグラフ図である。
【図５】本発明の第３の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する斜視断面図、及び、縦軸にＳＪ構造における縦方向の位置をとり横軸にピラー濃度をとってＳＪ構造の不純物濃度のプロファイルを例示するグラフ図である。
【図６】第３の実施形態の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する斜視断面図、及び、縦軸にＳＪ構造における縦方向の位置をとり横軸にピラー濃度をとってＳＪ構造の不純物濃度のプロファイルを例示するグラフ図である。
【図７】本発明の第４の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する斜視断面図である。
【図８】本発明の第５の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、横軸にＳＪ構造における横方向の位置をとり縦軸にピラー濃度をとってＳＪ構造の不純物濃度のプロファイルを例示するグラフ図である。
【図９】第５の実施形態の変形例に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、横軸にＳＪ構造における横方向の位置をとり縦軸にピラー濃度をとってＳＪ構造の不純物濃度のプロファイルを例示するグラフ図である。
【図１０】本発明の第６の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、横軸にＳＪ構造における横方向の位置をとり縦軸にピラー濃度をとってＳＪ構造の不純物濃度のプロファイルを例示するグラフ図である。
【図１１】本発明の第７の実施形態に係るパワーＭＯＳＦＥＴを模式的に例示する断面図、及び、横軸にＳＪ構造における横方向の位置をとり縦軸にピラー濃度をとってＳＪ構造の不純物濃度のプロファイルを例示するグラフ図である。
【符号の説明】
【００５７】
１  ドレイン電極、２  ｎ＋ドレイン層、３  ｎピラー層、４  ｐピラー層、５  ｐベース層、６  ｎソース層、７  ソース電極、８  ゲート絶縁膜、９  ゲート電極、１０  リサーフ層、１１  フィールド絶縁膜、１２  ガードリング層、１３  高抵抗ｎ−層、１４  フィールドストップｎ層、１５  ｎ−層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2008258327.tif 000008
【図７】
2008258327.tif 000009
【図８】
2008258327.tif 000010
【図９】
2008258327.tif 000011
【図１０】
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【図１１】
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