(57)【要約】【課題】微細化に有利な、二重ウェル、及びこの二重ウェルから離れたウェルを備えた不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、第１導電型の半導体基板１内に形成された第１導電型の第１ウェル１０と、第１ウェル１０に形成された複数のメモリセルトランジスタＱ５−１、Ｑ５−２と、第１ウェル１０の側面領域を囲む第１部分７、及び第１ウェル１０の下部領域を囲む第２部分９を有し、第１ウェル１０を半導体基板１から電気的に分離する第２導電型の第２ウェルと、半導体基板１内に形成された第２導電型の第３ウェル領域５と、を備える。【選択図】      図１
2008258653.tif 000002
【特許請求の範囲】
【請求項１】
１０１５ｃｍ−3より低い不純物濃度領域を持つ第１導電型の半導体基板と、
前記半導体基板内に形成された第１導電型の第１ウェルと、
前記第１ウェルに形成された複数のメモリセルトランジスタと、
前記第１ウェルの側面領域を囲む第１部分、及び前記第１ウェルの下部領域を囲む第２部分を有し、前記第１ウェルを前記半導体基板から電気的に分離する第２導電型の第２ウェルと、
前記半導体基板内に形成された第２導電型の第３ウェルと、
前記半導体基板内に、前記半導体基板領域を介して前記第２ウェルの側面と対向するように形成された第１導電型の第４ウェルと、
前記半導体基板上に形成され、前記メモリセルトランジスタのゲート絶縁膜よりも厚く、１６ｎｍ以上５０ｎｍ以下のゲート絶縁膜を有する第２絶縁ゲート型電界効果トランジスタと、を備え、
前記第３ウェルの深さは、前記第２ウェルの第２部分の深さよりも浅く、
前記第２絶縁ゲート型電界効果トランジスタは、前記第２ウェルと前記半導体基板領域と前記第４ウェルとを介して、前記メモリセルトランジスタと対向し、
前記第２ウェルの第１部分の深さは、前記第２ウェルの第２部分の深さよりも浅く、前記第２ウェルの第１部分と前記第２ウェルの第２部分が接し、前記第２ウェルの第１部分の下に段差を有し、
前記第４ウェルは、前記第２ウェルの第１部分を囲むよう形成されること
を特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第３ウェルに形成された、前記メモリセルトランジスタのゲート絶縁膜よりも厚いゲート絶縁膜を有する絶縁ゲート型電界効果トランジスタを有すること
を特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第３ウェルには、前記半導体基板の電位に対し、１５Ｖ以上の電位差が印加されること
を特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
【請求項４】
前記メモリセルトランジスタは、データを一括して消去することが可能な不揮発性半導体記憶装置のメモリセルであること
を特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は不揮発性半導体記憶装置に係わり、特に、動作によりウェル電位を変化させる二重ウェルと、この二重ウェル内に形成された記憶素子とを有し、前記二重ウェルから離れて、Ｎ型ウェル、及びＰ型ウェルを有する不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置、例えば、ＥＥＰＲＯＭのメモリセルは、通常、半導体基板上に、電荷蓄積層と制御ゲートとを積層したＭＩＳＦＥＴ構造を有する。このメモリセルは、電荷蓄積層に電荷、例えば、電子を注入した状態におけるしきい値と、電子を放出した状態におけるしきい値との差により、データを不揮発に記憶する。ＥＥＰＲＯＭのなかでも、複数のメモリセルを直列接続した、いわゆるＮＡＮＤセルユニットを有したＮＡＮＤ型ＥＥＰＲＯＭは、ＮＯＲ型ＥＥＰＲＯＭと比べて選択トランジスタ数が少なくて済むことから、高密度化が可能である。
【０００３】
ＮＡＮＤ型ＥＥＰＲＯＭは、電荷の注入、及びその放出を、電荷蓄積層と基板チャネルとの間に形成したトンネル絶縁膜を介してトンネル電流を流すことにより行う。また、ＮＯＲ型ＥＥＰＲＯＭにおいても、データの消去時に、短チャネル効果の影響を受けにくくするために、上記トンネル電流を利用してデータを消去する。
【０００４】
これらのデータの消去は、例えば、単位時間当たりの、データを消去するメモリセルの数を増やすために、複数のメモリセルで同時に行なわれる。このため、メモリセルが形成されるセルウェルに、例えば、１５Ｖ以上の正の電圧を印加し、電子を電荷蓄積層から基板に引き抜く。一方、データの書き込み、及びデータの読み出し時には、セルウェルの電圧は０Ｖに保ち、メモリセルのソース、ドレインに印加される電圧を低下させ、セルウェルを充放電する電力を削減し、動作速度を高速化している。
【０００５】
このようなＥＥＰＲＯＭにおいては、セルウェルの電圧を動作に応じて変化させることができるように、Ｐ型のセルウェルをＮ型のウェルにより囲み、Ｐ型のセルウェルをＰ型の半導体基板から電気的に分離した、いわゆる二重ウェルを有する。
【０００６】
図１１は、二重ウェルを有する従来のＥＥＰＲＯＭを示す断面図である。
【０００７】
図１１に示すように、Ｐ型半導体基板（P-sub）１には、Ｐ型セルウェル（cell P-well）１０が形成されている。Ｐ型セルウェル１０の側面領域にはＮ型ウェル（N-well）７が形成され、その下部領域にはＮ型ウェル９（deep-N-well）が形成されている。Ｎ型ウェル９の側面領域には、これに接してＮ型ウェル８が形成され、このＮ型ウェル８の上層部分はＮ型ウェル７の下層部分に接する。
【０００８】
このようにＰ型セルウェル１０は、Ｎ型ウェル７、８、９によって囲まれ、Ｐ型基板１から電気的に分離される。これが、二重ウェルである。メモリセルトランジスタＱ５−１、Ｑ５−２は、二重ウェルのうち、Ｐ型セルウェル１０に形成される。
【０００９】
Ｐ型セルウェル１０の深さは、例えば、０．６μｍである。
【００１０】
また、Ｎ型ウェル７、８、９は、Ｐ型セルウェル１０よりも深く形成する必要があり、かつ、不純物濃度が低い、例えば、１０１５ｃｍ−３よりも低い不純物濃度を持つＰ型基板１に形成される。しかも、Ｎ型ウェル７、８、９は、電圧を一定にするために、例えば、ピーク濃度が１０１６ｃｍ−３以上の濃度で形成される。このため、Ｎ型ウェル７、８、９は、Ｐ型基板１内に、例えば、２μｍ以上の深さに広がる。
【００１１】
ＥＥＰＲＯＭは、メモリセルトランジスタＱ５−１、Ｑ５−２だけではなく、これらトランジスタＱ５−１、Ｑ５−２を制御する制御回路や、Ｐ型セルウェル１０の電圧を制御する電圧制御回路等の論理周辺回路を持つ。さらに、消去時等に使用する高い正の電圧を発生させるための高電圧発生回路や、高電圧を取り扱う素子や回路も持つ。
【００１２】
これらの回路を形成するために、Ｐ型半導体基板１内には、Ｐ型ウェル２、３、４、及びＮ型ウェル５、６が、二重ウェルから離れて形成されている。
【００１３】
Ｐ型ウェル２、３、４の深さは、例えば、１μｍ程度である。
【００１４】
Ｎ型ウェル５、６の深さは、Ｎ型ウェル７、８、９の深さと同じであり、例えば、２μｍ以上である。
【００１５】
論理周辺回路はＣＭＯＳ回路によって構成される。ＣＭＯＳ回路のＰチャネル型トランジスタ（ＭＯＳＦＥＴ）Ｑ１はＮ型ウェル５、６に形成され、そのＮチャネル型トランジスタ（ＭＯＳＦＥＴ）Ｑ３はＰ型ウェル３に形成される。
【００１６】
高電圧発生回路や、高電圧を取り扱う素子や回路は、論理周辺回路を構成する周辺回路用トランジスタよりも電気的な耐圧に優れた高耐圧用トランジスタによって構成される。Ｐチャネル型の高耐圧用トランジスタＱ２はＮ型ウェル５、６に形成され、Ｎチャネル型の高耐圧用トランジスタＱ４はＰ型基板１に形成される。
【００１７】
Ｐ型ウェル２は、高電圧発生回路が形成されるＮ型ウェル５、６を、論理周辺回路が形成されるＮ型ウェル５、６から分離するためのウェルである。同様に、Ｐ型ウェル４は、二重ウェルを、高耐圧用トランジスタＱ４から分離するためのウェルである。
【００１８】
図１２〜図１４は、図１１に示すＥＥＰＲＯＭの製造方法を示す断面図である。
【００１９】
まず、図１２に示すように、Ｐ型半導体基板１上に、犠牲酸化膜１７を形成する。続いて、犠牲酸化膜１７上に、フォトレジスト膜１８を形成する。フォトレジスト膜１８の厚さは１．８μｍ以上４μｍ以下である。続いて、フォトレジスト膜１８を露光／現像し、Ｎ型ウェル５、６、７、８の形成パターンに対応した開口部をフォトレジスト膜１８に形成する。続いて、基板１内に、Ｎ型ウェル５、６、７、８を形成するための不純物、例えば、リン、又は砒素を、フォトレジスト膜１８をマスクに用いてイオン注入する。
【００２０】
次に、図１３に示すように、フォトレジスト膜１８を除去した後、再度、絶縁膜１７上に、フォトレジストを塗布し、フォトレジスト膜１９を形成する。フォトレジスト膜１９の厚さは１．６μｍ以下である。続いて、フォトレジスト膜１９を露光／現像し、Ｐ型ウェル２、３、４の形成パターンに対応した開口部をフォトレジスト膜１９に形成する。続いて、基板１内に、Ｐ型ウェル２、３、４を形成するための不純物、例えば、ボロン、又はインジウムを、フォトレジスト膜１９をマスクに用いてイオン注入する。
【００２１】
次に、図１４に示すように、フォトレジスト膜１９を除去した後、再度、絶縁膜１７上に、フォトレジストを塗布し、フォトレジスト膜２０を形成する。フォトレジスト膜２０の厚さは１．８μｍ以上４μｍ以下である。続いて、フォトレジスト膜２０を露光／現像し、Ｐ型セルウェル１０の形成パターンに対応した開口部をフォトレジスト膜２０に形成する。続いて、基板１内に、Ｎ型ウェル９を形成するための不純物、例えば、リン、又は砒素を、フォトレジスト膜２０をマスクに用いてイオン注入する。続いて、基板１内に、Ｐ型セルウェル１０を形成するための不純物、例えば、ボロン、又はインジウムを、フォトレジスト膜２０をマスクに用いてイオン注入する。
【００２２】
次に、図１１に示すように、Ｐ型基板１、Ｐ型ウェル３、Ｎ型ウェル５、６、及びＰ型セルウェル１０それぞれに、トランジスタＱ１〜Ｑ４、メモリセルトランジスタＱ５-１、Ｑ５-２を形成する。
【００２３】
しかしながら、図１１に示すＥＥＰＲＯＭには、下記のような事情がある。
【００２４】
（１）  Ｎ型ウェル５、６の深さＬ１は、Ｎ型ウェル９の深さＬ２と同じである。このため、Ｎ型ウェル５、６の深さＬ１は、典型的には２μｍ以上となる。
【００２５】
このように、Ｎ型ウェル５、６の深さＬ１が非常に深いため、Ｐ型ウェル２の幅ｚ´を、例えば、２μｍ以下に縮小することができない。Ｐ型ウェル２の幅ｚ´を２μｍ以下に縮小すると、高電圧発生回路が形成されるＮ型ウェル５、６と、論理周辺回路が形成されるＮ型ウェル５、６との間に、Ｐ型ウェル２下の基板１を通じてパンチスルー電流が流れてしまう。この現象は、高電圧発生回路が形成されるＮ型ウェル５、６に、例えば、Ｐ型基板１に対して１０Ｖ〜１５Ｖ以上の高電圧が印加される場合、特に、顕著である。
【００２６】
以上のような事情から、図１１に示すＥＥＰＲＯＭでは、高電圧発生回路が形成されるＮ型ウェル５、６と、論理周辺回路が形成されるＮ型ウェル５、６との間の距離ｘを縮小させることが難しい。
【００２７】
なお、高電圧発生回路が形成されるＮ型ウェル５、６に、上記１５Ｖ以上の高電圧が印加される場合、このＮ型ウェル５、６と、Ｐ型ウェル２との間の距離についても、例えば、０．５μｍ以下に接近させることが困難である。ＰＮ接合の不純物濃度の高い領域どうしが接近するために、電界の高い領域が生じて接合耐圧劣化が生じるからである。
【００２８】
（２）  Ｎ型ウェル５、６の深さＬ１が非常に深いため、Ｎ型ウェル５、６の幅が広がりやすい。同様に、Ｎ型ウェル７、８の幅も広がりやすい。Ｎ型ウェル７、８の深さは、Ｎ型ウェル９の深さＬ２と同じであるためである。
【００２９】
この原因の一つは、図１２に示すフォトリソグラフィ工程において、厚さが１．８μｍ以上の極めて厚いフォトレジスト膜１８を使用することにある。フォトレジスト膜の厚さが厚いと、フォトレジスト膜の倒れ、及び解像度からＮ型ウェル５、６の幅が広がりやすい。例えば、Ｎ型ウェル５、６の幅は、Ｎ型ウェル５、６よりも浅く形成されるＰ型ウェル２の幅ｚ´よりも広がりやすくなる。同様に、Ｎ型ウェル７、８の幅ｚについても、例えば、Ｐ型ウェル２の幅ｚ´よりも広がりやすくなる。
【００３０】
Ｎ型ウェル５、６の幅が広がりやすいことは、上記距離ｘの縮小を妨げる。また、Ｎ型ウェル７、８の幅ｚが広がりやすいことは、Ｎ型ウェル７、８と、高耐圧用トランジスタＱ４のソース、ドレイン拡散層との間の距離ｙの縮小を妨げてしまう可能性がある。
【特許文献１】米国特許    ＵＳＰ  ６，４１１，５４８
【発明の開示】
【発明が解決しようとする課題】
【００３１】
この発明は、微細化に有利な、二重ウェル、及びこの二重ウェルから離れたウェルを備えた不揮発性半導体記憶装置を提供する。
【課題を解決するための手段】
【００３２】
この発明の一態様に係る不揮発性半導体記憶装置は、１０１５ｃｍ−3より低い不純物濃度領域を持つ第１導電型の半導体基板と、前記半導体基板内に形成された第１導電型の第１ウェルと、前記第１ウェルに形成された複数のメモリセルトランジスタと、前記第１ウェルの側面領域を囲む第１部分、及び前記第１ウェルの下部領域を囲む第２部分を有し、前記第１ウェルを前記半導体基板から電気的に分離する第２導電型の第２ウェルと、前記半導体基板内に形成された第２導電型の第３ウェルと、前記半導体基板内に、前記半導体基板領域を介して前記第１ウェルの側面と対向するように形成された第１導電型の第４ウェルと、前記半導体基板上に形成され、前記メモリセルトランジスタのゲート絶縁膜よりも厚く、１６ｎｍ以上５０ｎｍ以下のゲート絶縁膜を有する第２絶縁ゲート型電界効果トランジスタと、を備え、前記第３ウェルの深さは、前記第２ウェルの第２部分の深さよりも浅く、前記第２絶縁ゲート型電界効果トランジスタは、前記第２ウェルと前記半導体基板領域と前記第４ウェルとを介して、前記メモリセルトランジスタと対向し、前記第２ウェルの第１部分の深さは、前記第２ウェルの第２部分の深さよりも浅く、前記第２ウェルの第１部分と前記第２ウェルの第２部分が接し、前記第２ウェルの第１部分の下に段差を有し、前記第４ウェルは、前記第２ウェルの第１部分を囲むよう形成される。
【発明の効果】
【００３３】
この発明によれば、微細化に有利な、二重ウェル、及びこの二重ウェルから離れたウェルを備えた不揮発性半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００３４】
以下、この発明の実施形態のいくつかを、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００３５】
（第１の実施形態）
図１は、この発明の第１の実施形態に係る不揮発性半導体記憶装置の一構造例を示す断面図である。
【００３６】
図１に示すように、Ｐ型半導体基板（P-sub）１には、Ｐ型セルウェル（cell P-well）１０が形成されている。Ｐ型セルウェル１０の側面領域には、例えば、これに接してＮ型ウェル（N-well）７が形成され、その下部領域には、例えば、これに接してＮ型ウェル９（deep-N-well）が形成されている。Ｎ型ウェル７とＮ型ウェル９とは互いに接する。これにより、Ｐ型セルウェル１０の周囲はＮ型ウェル７、９によって囲まれることになり、Ｐ型セルウェル１０は基板１から電気的に分離される。Ｐ型セルウェル１０が基板１から電気的に分離されることによって、Ｐ型セルウェル１０の電圧は、基板１と独立に、動作に応じて変化させることが可能となる。いわゆる二重ウェルである。二重ウェルは、例えば、データの消去時において、昇圧回路の負荷を減らし、消費電力を抑える効果がある。
【００３７】
メモリセルとなるメモリセルトランジスタＱ５−１、Ｑ５−２は、Ｐ型セルウェル１０に形成される。これらメモリセルトランジスタＱ５−１、Ｑ５−２は、Ｐ型基板１の表面領域に形成された素子分離１６によって分離される。素子分離１６の一例は、例えば、０．１μｍから０．３μｍの深さで形成されたトレンチに、絶縁物、例えば、シリコン酸化膜を埋め込んだ、いわゆるシャロートレンチアイソレーション（ＳＴＩ）である。
【００３８】
Ｐ型セルウェル１０の電位は、複数のメモリセルで均一な消去を実現するために、均一にする必要がある。このために、セルウェル１０の深さ、つまりセルウェル１０とＮ型ウェル９との境界は、素子分離１６よりも十分に深い深さ、例えば、０．４μｍ以上の深さで０．９μｍ以下の深さに形成される。Ｐ型セルウェル１０の深さの一例は、０．５μｍである。また、セルウェル１０の不純物濃度、例えば、ボロン濃度は１０１４ｃｍ−３から１０１９ｃｍ−３の間に設定される。また、Ｎ型ウェル９の深さ、つまりＮ型ウェル９と基板１との境界は、１．２μｍから４μｍの範囲で形成される。
【００３９】
Ｐ型セルウェル１０の表面上にはゲート絶縁膜１５が形成されている。ゲート絶縁膜１５の材料例は、厚さ３ｎｍから１５ｎｍのシリコン酸化膜、又はオキシナイトライド膜である。
【００４０】
ゲート絶縁膜１５上には、浮遊ゲート２２が形成されている。浮遊ゲート２２は、電荷を蓄積する電荷蓄積層として機能する。浮遊ゲート２２の材料例は、例えば、リン又は砒素が濃度１０１８ｃｍ−３から１０２１ｃｍ−３の範囲で添加された導電性ポリシリコン膜である。その厚さの例は、例えば、１０ｎｍから５００ｎｍである。浮遊ゲート２２は、素子分離１６により区画された素子形成領域に形成される。これは、例えば、Ｐ型セルウェル１０上の全面に、ゲート絶縁膜１５、及び浮遊ゲート２２の材料となる膜を順次堆積した後、これらをパターニングし、さらに、Ｐ型セルウェル１０を、例えば、０．１μｍから０．３μｍの深さにエッチングしてトレンチを形成し、トレンチを、絶縁物、例えば、シリコン酸化膜で埋め込むことで形成できる。これにより、浮遊ゲート２２を、段差のない平面に形成できる。
【００４１】
浮遊ゲート２２上には、ブロック絶縁膜２１が形成されている。ブロック絶縁膜２１の材料例は、厚さ５ｎｍから３０ｎｍのシリコン酸化膜、又はオキシナイトライド膜、又はシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜である。
【００４２】
ブロック絶縁膜２１上には、制御ゲート１２が形成されている。制御ゲート１２の材料例は、例えば、リン、砒素、又はボロンが１０１７〜１０２１ｃｍ−３の濃度で添加された導電性ポリシリコン膜、又はＷＳｉ（タングステンシリサイド）とポリシリコンとのスタック構造膜、又はＮｉＳｉ、ＭｏＳｉ、ＴｉＳｉ、ＣｏＳｉとポリシリコンとのスタック構造膜である。その厚さの例は、１０ｎｍから５００ｎｍである。
【００４３】
制御ゲート１２上には、シリコン酸化膜、又はシリコン窒化膜１３が形成されている。
【００４４】
浮遊ゲート２２、ブロック絶縁膜２１、制御ゲート１２、及びシリコン窒化膜１３を含む積層ゲート構造の側面上には、側壁絶縁膜１４が形成されている。側壁絶縁膜１４の材料例は、例えば、５ｎｍから４９０ｎｍの厚さのシリコン窒化膜、又はシリコン酸化膜である。
【００４５】
Ｐ型セルウェル１０内には、ソース、及びドレインとなるＮ型拡散層１１が形成されている。拡散層１１の例は、例えば、リン、砒素、又はアンチモンを、表面濃度が１０１７ｃｍ−３から１０２１ｃｍ−３となるように含み、その深さの例は、１０ｎｍから５００ｎｍである。拡散層１１は、積層ゲート構造に対して自己整合的に形成される。
【００４６】
図１に示すように、メモリセルトランジスタＱ５−１、Ｑ５−２の一例は、拡散層１１、浮遊ゲート２２、及び制御ゲート１２を含み、浮遊ゲート２２に蓄積された電荷量を情報量とする浮遊ゲート型ＥＥＰＲＯＭセルである。そのゲート長の例は、０．５μｍ以下０．０１μｍ以上である。さらに、メモリセルトランジスタＱ５−１、Ｑ５−２は、そのＮ型拡散層１１を、隣接するメモリセル同士で共有し、いわゆるＮＡＮＤセルユニットを実現しても良い。ＥＥＰＲＯＭのなかでも、ＮＡＮＤセルユニットを有する、いわゆるＮＡＮＤ型ＥＥＰＲＯＭは、ＮＯＲ型ＥＥＰＲＯＭに比較して、選択トランジスタの数が少なくて済むことから、高密度化に有利である。
【００４７】
ＮＡＮＤ型ＥＥＰＲＯＭは、データの消去、即ち浮遊ゲート２２に対する電荷の注入、又は放出に、浮遊ゲート２２と基板チャネルとの間のトンネル絶縁膜１５を介したトンネル電流を利用する。ＮＯＲ型フラッシュメモリにおいても、データの消去時に、短チャネル効果の影響を受けにくくするために、上記トンネル電流を利用することがある。
【００４８】
データの消去は、例えば、単位時間当たりに消去されるメモリセルの数を増やすために、複数のメモリセルトランジスタで同時に行う。つまり、メモリセルトランジスタは、データを一括して消去することを可能とする。このために、セルウェル１０に、基板１に対して１５Ｖ以上の正の電圧を印加する。これにより、浮遊ゲート２２から電子がＰ型セルウェル１０に引き抜かれる。
【００４９】
一方、データの読み出し、及びデータの書き込みは、Ｐ型セルウェル１０の電圧を０Ｖに保ち、Ｎ型拡散層１１に印加する電圧を低下させる。これにより、Ｐ型セルウェル１０を充放電する電力を削減し、動作速度を高速化することができる。
【００５０】
さらに、本例に係る不揮発性半導体記憶装置は、データの消去、データの読み出し、及びデータの書き込みを、外部入力から与えられた入力信号によって切り替える。このため、メモリセルトランジスタＱ５−１、Ｑ５−２を制御する制御回路や、入力信号によって、Ｐ型セルウェル１０の電圧を変化させる回路等の論理周辺回路が必要である。
【００５１】
論理周辺回路は、その消費電力を削減するために、例えば、ＣＭＯＳ回路によって構成される。ＣＭＯＳ回路は、ラッチアップを防止するために、Ｐ型セルウェル１０よりも充分に低抵抗なＰ型ウェル３が必要になる。このため、基板１内には、Ｐ型セルウェル１０とは別に、Ｎチャネル型ＭＯＳＦＥＴ（以下ＮＭＯＳ）を形成するためのＰ型ウェル３が形成される。Ｐチャネル型ＭＯＳＦＥＴ（以下ＰＭＯＳ）は、Ｎ型ウェル５に形成される。Ｐ型ウェル３、及びＮ型ウェル５の深さの例は、０．５μｍから１．６μｍの範囲である。深さの例は、例えば、１μｍ程度である。これは、図１１に示したＮ型ウェル５、６の深さ２μｍ以上よりも浅い。
【００５２】
図１には、ＰＭＯＳとして、トランジスタ（周辺回路用トランジスタ）Ｑ１が示されている。トランジスタＱ１は、Ｎ型ウェル５に形成される。トランジスタＱ１のゲート構造は、メモリセルトランジスタＱ５−１、Ｑ５−２と、ほぼ同一構造である。異なるところは、制御ゲート１２と浮遊ゲート２２とを、ブロック絶縁膜２１に形成した開口を介して接続したことにある。これにより、制御ゲート１２と浮遊ゲート２２とを一つのゲート電極として使用できる。
【００５３】
また、ＮＭＯＳとして、トランジスタ（周辺回路用トランジスタ）Ｑ３が示されている。トランジスタＱ３は、Ｐ型ウェル３に形成される。トランジスタＱ３のゲート構造は、トランジスタＱ１のゲート構造と同様である。
【００５４】
さらに、ＥＥＰＲＯＭ、例えば、フラッシュメモリは、低電圧から高電圧を発生する高電圧発生回路が必要である。高電圧発生回路は、例えば、基板１に対して、例えば、１０Ｖから１５Ｖ以上の電位差を発生する。このため、高電圧発生回路は、昇圧回路を有する。昇圧回路の一例は、チャージポンプ回路である。チャージポンプ回路は、電荷を蓄積するための複数のキャパシタ、及び電荷の蓄積を制御する複数のトランジスタから構成される。本例では、キャパシタ、及びトランジスタの例として、トランジスタＱ２を示す。トランジスタＱ２は、高耐圧用トランジスタである。高耐圧用トランジスタは、例えば、基板１の電位に対して、１５Ｖ以上の電位差に耐えられるように、周辺回路用トランジスタＱ１、Ｑ３よりも、厚いゲート絶縁膜１５を持つ。Ｑ２のゲート絶縁膜は、例えば、厚さ１６ｎｍ以上５０ｎｍ以下のシリコン酸化膜、又はオキシナイトライド膜である。
【００５５】
さらに、フラッシュメモリは、データの消去、又はデータの書き込み時に、セルウェル１０、又はトランジスタのゲート電極に対して、通常、１５Ｖ以上の正の電圧を印加する。この観点からも、トランジスタＱ１、Ｑ３よりもゲート絶縁膜が厚い高耐圧用トランジスタを要する。Ｑ４のゲート絶縁膜は、例えば厚さ１６ｎｍ以上５０ｎｍ以下のシリコン酸化膜、又はオキシナイトライド膜である。この高耐圧用トランジスタのドレインと基板との間には、トランジスタＱ２と同様に、１５Ｖ以上の電圧が印加される。このため、Ｐ型ウェル３の不純物濃度よりも不純物濃度が低い領域、例えば、１０１５ｃｍ−３より低い不純物濃度を持つ領域が必要となる。この領域として、本例では、Ｐ型半導体基板１を利用する。図１には、一例として、基板１に形成された高耐圧用トランジスタＱ４が示されている。
【００５６】
高耐圧用トランジスタＱ４とＮ型ウェル７との間には、図１に示すように、Ｐ型ウェル４を形成するようにしても良い。また、Ｐ型ウェル４は、Ｎ型ウェル７を囲むように形成されても良い。
【００５７】
トランジスタＱ１〜Ｑ４上、及びメモリセルセルトランジスタＱ５−１、Ｑ５−２上には、絶縁層３１、いわゆる層間絶縁膜が形成される。
【００５８】
さて、図１に示す不揮発性半導体記憶装置の微細化を進めるためには、Ｐ型ウェル３、及びＮ型ウェル５の寸法、特に、Ｎ型ウェル５の寸法を縮小させることが良い。
【００５９】
そこで、本第１の実施形態では、特に、Ｎ型ウェル５の寸法を縮小するために、図１に示すように、Ｎ型ウェル５の深さＬ１を、Ｎ型ウェル９の深さＬ２よりも浅くした（Ｌ１＜Ｌ２）。本例では、Ｎ型ウェル５の深さＬ１は、例えば、０．５μｍから１．６μｍの範囲、例えば、１μｍ程度にできる。
【００６０】
この結果、Ｐ型ウェル２の幅ｚ´を、例えば、２μｍ以下に縮小することが可能となる。具体的な一例は、Ｐ型ウェル２の幅ｚ´を１．６μｍ程度である。図１に示す不揮発性半導体記憶装置では、Ｐ型ウェル２の幅ｚ´を１．６μｍ程度に縮小しても、高電圧発生回路が形成されるＮ型ウェル５と、論理周辺回路が形成されるＮ型ウェル５との間に、Ｐ型ウェル２下の基板１を通じてパンチスルー電流が流れることを抑制できる。
【００６１】
この効果は、Ｎ型ウェル５に、ゲート絶縁膜１５に、例えば、１２ｎｍ以上、５０ｎｍ以下のシリコン酸化膜を用いた高耐圧用トランジスタＱ２、又はＭＯＳキャパシタ（例えば、高耐圧用トランジスタＱ２を利用して形成できる）を形成してチャージポンプ回路を形成し、Ｎ型ウェル５に、基板１に対して１０Ｖ〜１５Ｖ以上の電圧が印加された場合においても、得ることができる。また、基板１に対して１０Ｖ〜１５Ｖ以上の電圧が印加されるＮ型ウェル５に、ソース、又はドレインをＰ型セルウェル１０や、メモリセルトランジスタＱ５−１、Ｑ５−２のゲート電極１２に接続した高耐圧用トランジスタＱ２が形成される場合においても、得ることができる。そして、このような高耐圧用トランジスタＱ２を、チャージポンプ回路や、回路内の高電圧伝送系に使用すれば、高電圧をしきい値分の低下なく伝達することもできる。
【００６２】
よって、本第１実施形態は、高電圧発生回路が形成されるＮ型ウェル５と、論理周辺回路が形成されるＮ型ウェル５との間の距離ｘを縮小できる。
【００６３】
さらに、Ｎ型ウェル５の深さＬ１は、図１１に示したＥＥＰＲＯＭに比較して浅い。このため、Ｎ型ウェル５の幅が広がり難い。同様に、Ｎ型ウェル７の幅も広がり難い。Ｎ型ウェル７の深さは、Ｎ型ウェル９の深さＬ２よりも浅いからである。
【００６４】
よって、本第１実施形態は、Ｎ型ウェル５、６の幅が広がり難いために、上記距離ｘの縮小を促進できる。さらに、Ｎ型ウェル７の幅ｚも広がり難いために、Ｎ型ウェル７と、高耐圧用トランジスタＱ４のソース、ドレインとなるＮ型拡散層１１との間の距離ｙの縮小も促進できる。
【００６５】
このように、本第１実施形態によれば、微細化に有利な、二重ウェル、及びこの二重ウェルから離れたウェルを備えた不揮発性半導体記憶装置を提供できる。
【００６６】
次に、第１実施形態に係る不揮発性半導体記憶装置の製造方法の一例を説明する。
【００６７】
図２〜図５は、この発明の第１実施形態に係る不揮発性半導体記憶装置の製造方法の一例を示す断面図である。
【００６８】
まず、図２に示すように、Ｐ型半導体基板（例えば、Ｐ型シリコン基板）１上に、例えば、厚さが１０ｎｍ程度の絶縁膜（例えば、犠牲酸化膜）１７を形成する。続いて、絶縁膜１７上に、フォトレジストを塗布し、フォトレジスト膜２２を形成する。フォトレジスト膜２２の厚さの一例は、１．８μｍ以上４μｍ以下である。厚さが厚い理由は、フォトレジスト膜２２が、Ｎ型ウェル（deep-N-well）９を形成するためのマスクとして使用するからである。続いて、フォトレジスト膜２２を露光／現像し、Ｎ型ウェル９の形成パターンに対応した開口部をフォトレジスト膜２２に形成する。続いて、基板１内に、Ｎ型ウェル９を形成するための不純物、例えば、リン、又は砒素を、フォトレジスト膜２２をマスクに用いてイオン注入する。
【００６９】
次に、図３に示すように、フォトレジスト膜２２を除去した後、再度、絶縁膜１７上に、フォトレジストを塗布し、フォトレジスト膜１８を形成する。フォトレジスト膜１８の厚さの一例は、１．６μｍ以下で０．６μｍ以上である。この厚さは、フォトレジスト膜２２の厚さよりも薄い。つまり、フォトレジスト膜１８の厚さは、例えば、フォトレジスト膜２２の厚さ、即ち１．８μｍ以上の厚さよりも薄くしても、注入された不純物イオンが突き抜けない厚さに設定されれば良い。フォトレジスト膜１８は、フォトレジスト膜２２よりも薄いので、フォトレジスト膜の倒れ、及び解像度からウェル幅が広がりやすくなってしまう事情が、フォトレジスト膜２２に比べて軽減される。従って、幅の狭いＮ型ウェル５、７を得ることができる。さらに、フォトレジスト膜の厚さが薄いと、フォトレジスト膜の剥離が容易になる。このため、フォトリソグラフィ工程に要するプロセス時間を短縮できる、という利点を得ることができる。また、フォトレジスト膜の厚さが薄いと、フォトレジストの使用量も減るので、原料コストも削減できる。また、例えば、１μｍ以上の深いＮ型ウェルを形成するようなイオン注入工程も省略できる。続いて、フォトレジスト膜１８を露光／現像し、Ｎ型ウェル５、７の形成パターンに対応した開口部をフォトレジスト膜１８に形成する。続いて、基板１内に、Ｎ型ウェル５、７を形成するための不純物、例えば、リン、又は砒素等を、フォトレジスト膜１８をマスクに用いてイオン注入する。Ｎ型ウェル７の深さは、Ｎ型ウェル９の上層部分に達する深さであれば良い。よって、Ｎ型ウェル７の深さは、Ｎ型ウェル９の深さよりも浅くすることができる。Ｎ型ウェル５は、Ｎ型ウェル７と同じ工程において形成されるから、Ｎ型ウェル５の深さは、Ｎ型ウェル７の深さと同じとなる。よって、Ｎ型ウェル５の深さは、Ｎ型ウェル９の深さよりも浅くなる。
【００７０】
次に、図４に示すように、フォトレジスト膜１８を除去した後、再度、絶縁膜１７上に、フォトレジストを塗布し、フォトレジスト膜１９を形成する。フォトレジスト膜１９の厚さの一例は、例えば、フォトレジスト膜１８の厚さと同程度で良く、１．６μｍ以下の厚さで０．６μｍ以上である。これにより、Ｎ型ウェル５と同様に、幅の狭いＰ型ウェル２、３、４を得ることができる。続いて、フォトレジスト膜１９を露光／現像し、Ｐ型ウェル２、３、４の形成パターンに対応した開口部をフォトレジスト膜１９に形成する。続いて、基板１内に、Ｐ型ウェル２、３、４を形成するための不純物、例えば、ボロン、又はインジウムを、フォトレジスト膜１９をマスクに用いてイオン注入する。
【００７１】
次に、図５に示すように、フォトレジスト膜１９を除去した後、再度、絶縁膜１７上に、フォトレジストを塗布し、フォトレジスト膜２０を形成する。フォトレジスト膜２０の厚さの一例は、１．８μｍ以上４μｍ以下である。厚さが厚い理由は、フォトレジスト膜２０がＰ型セルウェル（cell P-well）１０を形成するためのマスクとして使用されるからである。続いて、フォトレジスト膜２０を露光／現像し、Ｐ型セルウェル１０の形成パターンに対応した開口部をフォトレジスト膜２０に形成する。続いて、基板１内に、Ｐ型セルウェル１０を形成するための不純物、例えば、ボロン、又はインジウムを、フォトレジスト膜２０をマスクに用いてイオン注入する。
【００７２】
次に、図１に示すように、周知の製造方法に従って、基板１、Ｐ型ウェル３、Ｎ型ウェル５、及びＰ型セルウェル１０それぞれに、トランジスタＱ１〜Ｑ４、メモリセルトランジスタＱ５-１、Ｑ５-２を形成することで、この発明の第１実施形態に係る不揮発性半導体記憶装置が完成する。
【００７３】
このような製造方法の一例によれば、Ｎ型ウェル９は、Ｎ型ウェル５、７、及びＰ型セルウェル１０の形成工程から独立した形成工程によって形成する。さらに、Ｎ型ウェル７はＮ型ウェル９の上層部分に接する程度に浅く形成し、かつ、Ｎ型ウェル５はＮ型ウェル７と同時に形成する。このように形成することで、トランジスタＱ１、Ｑ２に対しては、深いＮ型ウェル５を形成する必要はなくなり、Ｎ型ウェル５の幅を縮小することができる。
【００７４】
（第２の実施形態）
図６は、この発明の第２の実施形態に係る不揮発性半導体記憶装置の一構造例を示す断面図である。なお、図６において、図１と同一の部分については同一の参照符号を付し、異なる部分についてのみ説明する。
【００７５】
図６に示すように、第２の実施形態が第１の実施形態と異なるところは、Ｎ型ウェル（N-well）７の深さＬ３が、Ｎ型ウェル（deep-N-well）９の深さＬ２よりも浅い。そして、深さＬ３と深さＬ２とが変化する領域が、Ｐ型セルウェル（cell P-well）１０の下部領域とＮ型ウェル９との境界領域にあることである。つまり、Ｎ型ウェル７とＮ型ウェル９との間に段差がある。この段差は、Ｎ型ウェル７下の全域において生じている。図７Ａに、Ｎ型ウェル７、９、Ｐ型セルウェル１０の平面パターンを示す。図７Ｂは、図７Ａ中の７Ｂ−７Ｂ線に沿う断面図である。
【００７６】
図７Ａ、及び図７Ｂに示すように、Ｎ型ウェル９のＸ方向に沿った幅Ｄｘ９はＮ型ウェル７のＸ方向に沿った幅Ｄｘ７よりも小さい（Ｄｘ９＜Ｄｘ７）。さらに、Ｎ型ウェル９のＸ方向に交差するＹ方向に沿った幅Ｄｙ９はＮ型ウェル７のＹ方向に沿った幅Ｄｙ７よりも小さい（Ｄｙ９＜Ｄｙ７）。Ｎ型ウェル７は平面から見てリング状に形成されており、Ｎ型ウェル９の平面から見た全領域は、リング状のＮ型ウェル７全周に接し、かつ、Ｎ型ウェル７の平面から見た範囲内に内包される。これにより、段差は、Ｎ型ウェル７下の全域において生ずる。
【００７７】
第２実施形態に係る不揮発性半導体記憶装置においても、Ｎ型ウェル５の深さＬ１が、Ｎ型ウェル９の深さＬ２よりも浅いので、第１実施形態にて説明した利点と同様の利点を得ることができる。
【００７８】
さらに、第２実施形態に係る不揮発性半導体記憶装置は、Ｎ型ウェル７の深さＬ３がＮ型ウェル９の深さＬ２よりも浅く、かつ、Ｎ型ウェル９の平面から見た全領域が、Ｎ型ウェル７の平面から見た範囲内に内包される。この構成により、第１実施形態に比較して、次のような効果を、さらに、得ることができる。
【００７９】
図１に示すように、第１実施形態に係る不揮発性半導体記憶装置では、Ｎ型ウェル９の幅がＮ型ウェル７の外周部の幅と等しい。このため、フォトリソグラフィ工程、例えば、図３に示す工程において、マスクの合わせずれが発生すると、Ｎ型ウェル９は、Ｎ型ウェル７の外側に向けて突出する。このようにＮ型ウェル９が突出すると、高耐圧用トランジスタＱ４のＮ型拡散層１１とＮ型ウェル９との距離ｙが縮まることがある。このため、距離ｙは、予め、マスクのアライメントマージンを見込んで設定される必要がある。
【００８０】
なお、高耐圧用トランジスタＱ４のＮ型拡散層１１には、基板１に対して１５Ｖ以上の電圧が印加される。Ｎ型拡散層１１とＮ型ウェル９とが接近すると、Ｎ型拡散層１１とＮ型ウェル９との間にパンチスルー電流が流れたり、ラッチアップを生じたりする。よって、トランジスタＱ４のＮ型拡散層１１とＮ型ウェル９との距離ｙは、例えば、０．８μｍ以上に確保しなければならない。
【００８１】
この点、第２の実施形態に係る不揮発性半導体記憶装置では、Ｎ型ウェル９の平面から見た全領域が、Ｎ型ウェル７の平面から見た範囲内に内包されるので、距離ｙには、マスクのアライメントマージンを見込む必要がない。よって、距離ｙを小さくでき、微細化に有利である。典型的には、第２の実施形態では、第１の実施形態に比較して、０．１μｍ程度、距離ｙを、耐圧を劣化させることが無く縮小することができる。
【００８２】
しかも、Ｎ型ウェル７の深さＬ３がＮ型ウェル９の深さＬ２よりも浅いために、Ｎ型ウェル９の側面から、高耐圧型トランジスタＱ４のＮ型拡散層１１までの距離ｙは、自動的に広がる。距離ｙが広がることで、Ｎ型拡散層１１とＮ型ウェル９との間にパンチスルー電流が流れること、及びラッチアップが発生することを、第１実施形態に比較して、より強く抑制できる。これは、不揮発性半導体記憶装置の信頼性の向上に有利である。
【００８３】
さらに、Ｎ型ウェル９の側面は、Ｐ型基板１の深い部分、例えば、２μｍ程度の位置にあるが、高耐圧用トランジスタＱ４のＮ型拡散層１１はＰ型基板１の浅い部分にある。しかも、Ｎ型ウェル９の側面は、Ｎ型ウェル７の側面よりもＰ型セルウェル１０側にある。このため、Ｎ型拡散層１１とＮ型ウェル９の側面までの距離ｙを、パンチスルー電流、及びラッチアップの発生を抑制しつつ、縮小していくことも可能である。この利点も、微細化に有利に働く。なお、Ｎ型ウェル７とＮ型拡散層１１との間のパンチスルー、及びラッチアップは、Ｐ型ウェル４により防ぐことができる。
【００８４】
次に、第２実施形態に係る不揮発性半導体記憶装置の製造方法の一例を説明する。
【００８５】
図８〜図１０は、この発明の第２実施形態に係る不揮発性半導体記憶装置の製造方法の一例を示す断面図である。
【００８６】
まず、図８に示すように、第１実施形態と同様に、基板１上に、絶縁膜（例えば、犠牲酸化膜）１７を形成する。続いて、絶縁膜１７上に、フォトレジストを塗布し、フォトレジスト膜１８を形成する。フォトレジスト膜１８の厚さの一例は、１．６μｍ以下で０．６μｍ以上である。続いて、フォトレジスト膜１８を露光／現像し、Ｎ型ウェル５、７の形成パターンに対応した開口部をフォトレジスト膜１８に形成する。続いて、基板１内に、Ｎ型ウェル５、７を形成するための不純物、例えば、リン、又は砒素等を、フォトレジスト膜１８をマスクに用いてイオン注入する。図８に示す工程において、Ｎ型ウェル５、７を形成するための不純物は、後に形成されるＰ型セルウェル１０の深さの１．２〜２倍程度の深さに注入される。このため、Ｎ型ウェル７は、後に形成されるＮ型ウェル９よりも浅く、かつ、Ｎ型ウェル９に接続されるように形成される。また、Ｎ型ウェル５は、深く形成する必要がないので、フォトレジスト膜１８の厚さは薄くて良い。従って、第１実施形態の図３に示す工程と同様に、フォトレジスト膜１８の剥離が容易となり、プロセス時間の短縮効果、及び原料コストの削減効果を得ることができる。もちろん、例えば、１μｍ以上の深いＮ型ウェルを形成するようなイオン注入工程も省略できる。そして、フォトレジスト膜の倒れ、及び解像度からウェル幅が広がりやすくなってしまう事情も改善できる。
【００８７】
次に、図９に示すように、フォトレジスト膜１８を除去した後、再度、絶縁膜１７上に、フォトレジストを塗布し、フォトレジスト膜１９を形成する。フォトレジスト膜１９の厚さの一例は、１．６μｍ以下の厚さで０．６μｍ以上である。続いて、フォトレジスト膜１９を露光／現像し、Ｐ型ウェル２、３、４の形成パターンに対応した開口部をフォトレジスト膜１９に形成する。続いて、基板１内に、Ｐ型ウェル２、３、４を形成するための不純物、例えば、ボロン、又はインジウムを、フォトレジスト膜１９をマスクに用いてイオン注入する。Ｐ型ウェル２、３、４も、例えば、Ｎ型ウェル５と同様に、深く形成する必要は無いので、フォトレジスト膜１９の厚さは、例えば、１．８μｍより薄くても、注入された不純物イオンが突き抜けることが無ければ良く、例えば、１．６μｍ以下の厚さにできる。これにより、Ｎ型ウェル５と同様に、幅の狭いＰ型ウェル２、３、４を得ることができる。
【００８８】
次に、図１０に示すように、フォトレジスト膜１９を除去した後、再度、絶縁膜１７上に、フォトレジストを塗布し、フォトレジスト膜２０を形成する。フォトレジスト膜２０の厚さの一例は、１．８μｍ以上４μｍ以下である。続いて、フォトレジスト膜２０を露光／現像し、Ｐ型セルウェル１０の形成パターンに対応した開口部をフォトレジスト膜２０に形成する。続いて、基板１内に、Ｎ型ウェル（deep-N-well）９を形成するための不純物、例えば、リン、又は砒素を、Ｐ型セルウェル１０の形成パターンに対応した開口部を利用し、フォトレジスト膜２０をマスクに用いてイオン注入する。続いて、基板１内に、Ｐ型セルウェル（cell P-well）１０を形成するための不純物、例えば、ボロン、又はインジウムを、フォトレジスト膜２０をマスクに用いてイオン注入する。Ｎ型ウェル９は、Ｎ型ウェル７に接続され、かつ、Ｎ型ウェル７よりも深く形成される。Ｐ型セルウェル１０は、Ｎ型ウェル７、９により囲まれ、Ｐ型基板１から電気的に分離される。
【００８９】
次に、図６に示すように、周知の製造方法に従って、基板１、Ｐ型ウェル３、Ｎ型ウェル５、及びＰ型セルウェル１０それぞれに、トランジスタＱ１〜Ｑ４、メモリセルトランジスタＱ５-１、Ｑ５-２を形成することで、この発明の第２実施形態に係る不揮発性半導体記憶装置が完成する。
【００９０】
このような製造方法の一例によれば、Ｎ型ウェル９は、Ｎ型ウェル５、７の形成から独立した形成工程によって形成し、かつ、Ｐ型セルウェル１０の形成工程に使用したフォトレジスト膜を利用して形成する。さらに、Ｎ型ウェル９は浅く形成したＮ型ウェル７に、その上層部分を接しつつ、Ｎ型ウェル７よりも深く形成する。Ｎ型ウェル５はＮ型ウェル７と同時に形成する。このように形成することで、第１実施形態と同様に、トランジスタＱ１、Ｑ２に対しては、深いＮ型ウェル５を形成する必要はなくなり、Ｎ型ウェル５の幅を縮小することができる。
【００９１】
さらに、図８〜図１０に示した製造方法の一例によれば、Ｎ型ウェル９を、Ｐ型セルウェル１０の形成工程に使用したフォトレジスト膜を利用して形成するので、第１実施形態において説明した製造方法の一例に比較して、フォトリソグラフィ工程を削減できる。
【００９２】
尚、本発明は、第１、第２実施形態に限定されるものではない。例えば、素子分離や、絶縁膜の形成方法は、シリコンをシリコン酸化膜やシリコン窒化膜に変換するこれら以外の方法、例えば、酸素イオンを堆積したシリコンに注入する方法や、堆積したシリコンを酸化する方法を用いてもかまわない。また、電荷蓄積層は、Ｔｉ０２やＡｌ2０3、タンタル酸化膜、チタン酸ストロンチウムやチタン酸バリウム、チタン酸ジルコニウム鉛、或いはこれらのそれら積層膜を用いてもよい。
【００９３】
また、半導体基板としてＰ型Ｓｉ基板を用いたが、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶など、シリコンを含む他の単結晶半導体基板でもよい。さらに、ゲート電極は、ＳｉＧｅ混晶、ＳｉＧｅＣ混晶、ＴｉＳｉ、ＮｉＳｉ、ＣｏＳｉ、ＴａＳｉ、ＷＳｉ、ＭｏＳｉなどのシリサイドやポリサイド、Ｔｉ，Ａ１，Ｃｕ，ＴｉＮ，Ｗなどの金属を用いることができ、多結晶であってもよいし、これらの積層権造にしてもよい。また、ゲート電極にアモルファスＳｉ、アモルフアスＳｉＧｅ、アモルファスＳｉＧｅＣを用いることができ、これらの積層構造にしてもよい。さらに、電荷蓄積層はドット状に形成されていてもよい。更に実施の形態ではメモリセル及び選択トランジスタ共にＮチャネルの場合を説明したが、Ｐチャネルを用いても同様に適用できる。また、メモリセルとして浮遊ゲート型ＮＡＮＤメモリセルを例示したが、ＮＯＲ型メモリセルでもよいし、ＡＮＤ型、仮想接地型メモリセルでも良く、ウェルに正電圧を印加することにより消去するメモリセルであれば良い。勿論、浮遊ゲート電極の代わりに絶縁膜に電荷を蓄積して記憶を行うMONOS型メモリセルであっても良い。
【００９４】
さらに、トランジスタＱ１〜Ｑ５が判りやすくなるように、すべて断面構造で示したが、もちろん、同一断面上にすべてのトランジスタが形成される必要はなく、それぞれ対応するウェル上に形成されればよい。
【００９５】
また、上記実施形態では、この発明を不揮発性半導体記憶装置、例えば、半導体メモリに適用した例に基づき説明したが、上述したような半導体メモリを内蔵した不揮発性半導体記憶装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【００９６】
以上、第１、２の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば、各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００９７】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置を示す断面図。
【図２】本発明の第１の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図３】本発明の第１の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図４】本発明の第１の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図５】本発明の第１の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図６】本発明の第２の実施形態に係る不揮発性半導体記憶装置を示す断面図。
【図７】（Ａ）は本発明の第２の実施形態に係る不揮発性半導体記憶装置を示す平面図、（Ｂ）は図７（Ａ）中のＢ−Ｂ線に沿った断面図。
【図８】本発明の第２の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図９】本発明の第２の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図１０】本発明の第２の実施形態に係る不揮発性半導体記憶装置の一製造工程を示す断面図。
【図１１】従来の不揮発性半導体記憶装置を示す断面図。
【図１２】従来の不揮発性半導体記憶装置の一製造工程を示す断面図。
【図１３】従来の不揮発性半導体記憶装置の一製造工程を示す断面図。
【図１４】従来の不揮発性半導体記憶装置の一製造工程を示す断面図。
【符号の説明】
【００９８】
１…半導体基板（P-sub）、２、３、４、１０…Ｐ型ウェル、５、７、９…Ｎ型ウェル、Ｑ１〜Ｑ４…トランジスタ、Ｑ５−１、Ｑ５−２…メモリセルトランジスタ、Ｌ１…Ｎ型ウェル５の深さ、Ｌ２…Ｎ型ウェル９の深さ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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