(57)【要約】  本発明の実施例は、アレイ基板、表示パネル及び表示装置に関する。上記アレイ基板は、積層された複数の導電層と隣接する２層の導電層の間に設置され且つ第１ビアホールが設置されている層間絶縁層とを含む回路領域と、前記回路領域以外の領域に設置されている境界領域と、を含み、前記回路領域に近接する側の前記境界領域におけるプリセット範囲には、前記回路領域における第１ビアホールの均一性を向上するための第２ビアホールが設置され、前記第２ビアホールと前記第１ビアホールは、同一層の層間絶縁層に設置されている。
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【特許請求の範囲】
【請求項１】
アレイ基板であって、
積層された複数の導電層と、隣接する２層の導電層の間に設置され且つ第１ビアホールが設置されている層間絶縁層と、を含む回路領域と、
前記回路領域以外の領域に設置される境界領域と、を含み、
前記回路領域に近接する側の前記境界領域のプリセット範囲には、前記回路領域における第１ビアホールの均一性を向上するための第２ビアホールが設置され、
前記第２ビアホール及び前記第１ビアホールは、同一層の層間絶縁層に設置されている
ことを特徴とするアレイ基板。
【請求項２】
前記回路領域における第１ビアホールの密度は、前記境界領域における第２ビアホールの密度と同一である
請求項１に記載のアレイ基板。
【請求項３】
前記回路領域における第１ビアホールの形状と前記境界領域における第２ビアホールの形状は、同一であり、或いは異なる
請求項１に記載のアレイ基板。
【請求項４】
前記境界領域における第２ビアホールの形状は、円形、ストリップ状及び矩形のうちのいずれか１つ又は複数である
請求項１又は３に記載のアレイ基板。
【請求項５】
前記回路領域における第１ビアホールの分布は、前記境界領域における第２ビアホールの分布と同一である
請求項２に記載のアレイ基板。
【請求項６】
前記回路領域は、表示回路領域、駆動回路領域及び静電気放電回路領域のうちのいずれか１つ又は複数を含む
請求項１に記載のアレイ基板。
【請求項７】
前記境界領域は、リード線領域、ファンアウト領域及びバインディング領域のうちのいずれか１つ又は２つを含む
請求項１に記載のアレイ基板。
【請求項８】
前記回路領域は、隣接して設置される第１回路領域及び第２回路領域を含み、
前記境界領域は、前記第１回路領域と前記第２回路領域との間のギャップ領域である
請求項１に記載のアレイ基板。
【請求項９】
前記回路領域は、複数の画素又はサブ画素を含み、
前記プリセット範囲の幅は、前記画素又はサブ画素の第１辺の幅より大きい
請求項１に記載のアレイ基板。
【請求項１０】
前記複数の導電層は、ソース／ドレイン金属層及びゲート金属層を含み、
前記層間絶縁層は、前記ソース／ドレイン金属層及び／又は前記ゲート金属層の上に設置される
請求項１に記載のアレイ基板。
【請求項１１】
請求項１から請求項１０のいずれか１項に記載のアレイ基板を含む表示パネル。
【請求項１２】
前記表示パネルは、ＯＬＥＤ表示パネルである
請求項１１に記載の表示パネル。
【請求項１３】
請求項１１又は１２に記載の表示パネルを含む表示装置。
【請求項１４】
アレイ基板の製造方法であって、
前記アレイ基板は、回路領域と、前記回路領域以外の領域に設置されている境界領域と、を含み、前記回路領域は、積層された複数の導電層と、隣接する２層の導電層の間に設置される層間絶縁層とを含み、
前記アレイ基板の製造方法は、
前記層間絶縁層に第１ビアホールを設置するステップと、
前記回路領域に近接する側の前記境界領域のプリセット範囲に、前記回路領域における第１ビアホールの均一性を向上するための第２ビアホールを設置するステップと、含み、
前記第２ビアホール及び前記第１ビアホールは、同一層の層間絶縁層に設置される
ことを特徴とするアレイ基板の製造方法。
【請求項１５】
前記回路領域における第１ビアホールの密度は、前記境界領域における第２ビアホールの密度と同一である
請求項１４に記載のアレイ基板の製造方法。
【請求項１６】
前記回路領域における第１ビアホールの形状と前記境界領域における第２ビアホールの形状は、同一であり、或いは異なる
請求項１４に記載のアレイ基板の製造方法。
【請求項１７】
前記境界領域における第２ビアホールの形状は、円形、ストリップ状及び矩形のうちのいずれか１つ又は複数である
請求項１４又は１６に記載のアレイ基板の製造方法。
【請求項１８】
前記回路領域における第１ビアホールの分布は、前記境界領域における第２ビアホールの分布と同一である
請求項１５に記載のアレイ基板の製造方法。
【請求項１９】
前記回路領域は、表示回路領域、駆動回路領域及び静電気放電回路領域のうちのいずれか１つ又は複数を含む
請求項１４に記載のアレイ基板の製造方法。
【請求項２０】
前記境界領域は、リード線領域、ファンアウト領域及びバインディング領域のうちのいずれか１つ又は２つを含む
請求項１４に記載のアレイ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２０１８年５月２３日に出願した出願番号が２０１８２０７７７６６４．２であって、発明名称が「アレイ基板、表示パネル及び表示装置」である中国特許出願に基づいて優先権を主張し、当該中国特許出願の内容の全てを本願に援用する。
【０００２】
本願は、表示技術分野に関し、特に、アレイ基板、表示パネル及び表示装置に関する。
【背景技術】
【０００３】
表示パネルの軽薄、低エネルギー消費、携帯の便利性への進展することに伴い、有機発光ダイオード（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ、ＯＬＥＤ）を代表とする新世代の表示技術がますます広い範囲で注目されている。ＯＬＥＤは、ＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ、液晶ディスプレイ）の表示技術に比べて、軽薄、低エネルギー消費、低い駆動電圧、より優れた視野角及びコントラスト、より速い応答速度などの利点を有する。
【０００４】
上述した背景技術にて公開されている上記情報は、本発明の背景に対する理解を深めるためのものに過ぎないため、当業者に知られている従来技術を構成しない情報を含むことができる。
【発明の概要】
【課題を解決するための手段】
【０００５】
本発明の他の特性及びメリットは、以下の詳細な説明によって明瞭になり、或いは、部分的に本発明の実施によって得られる。
【０００６】
本発明の第１態様によれば、アレイ基板を提供する。前記アレイ基板は、積層された複数の導電層と隣接する２層の導電層の間に設置され且つ第１ビアホールが設置されている層間絶縁層とを含む回路領域と、前記回路領域以外の領域に設置される境界領域と、を含み、前記回路領域に近接する側の前記境界領域のプリセット範囲には、前記回路領域における第１ビアホールの均一性を向上するための第２ビアホールが設置され、前記第２ビアホール及び前記第１ビアホールは、同一層の層間絶縁層に設置されている。
【０００７】
本発明の一実施形態によれば、前記回路領域における第１ビアホールの密度は、前記境界領域における第２ビアホールの密度と同一である。
【０００８】
本発明の一実施形態によれば、前記回路領域における第１ビアホールの形状と前記境界領域における第２ビアホールの形状は、同一であってもよいし、異なっていてもよい。
【０００９】
本発明の一実施形態によれば、前記境界領域における第２ビアホールの形状は、円形、ストリップ状、矩形或いは不規則な形状のうちのいずれか１つ又は複数を含む。
【００１０】
本発明の一実施形態によれば、前記回路領域における第１ビアホールの分布は、前記境界領域における第２ビアホールの分布と同一である。
【００１１】
本発明の一実施形態によれば、前記回路領域は、表示回路領域、駆動回路領域及び静電気放電回路領域のうちのいずれか１つ又は複数を含む。
【００１２】
本発明の一実施形態によれば、前記境界領域は、リード線領域、ファンアウト領域及びバインディング領域のうちのいずれか１つ又は２つを含む。
【００１３】
本発明の一実施形態によれば、前記回路領域は、隣接して設置された第１回路領域及び第２回路領域を含み、前記境界領域は、前記第１回路領域と前記第２回路領域との間のギャップ領域である。
【００１４】
本発明の一実施形態によれば、前記回路領域は、複数の画素または複数のサブ画素を含み、前記プリセット範囲の幅は、前記画素または前記サブ画素の第１辺の幅より大きい。
【００１５】
本発明の一実施形態によれば、前記複数の導電層は、ソース／ドレイン金属層とゲート金属層と、を含み、前記層間絶縁層は、前記ソース／ドレイン金属層及び／又は前記ゲート金属層の上に設置されている。
【００１６】
本発明の第２態様によれば、上記のいずれかの実施例に記載のアレイ基板を含む表示パネルを提供する。
【００１７】
本発明の第３態様によれば、上記のいずれかの実施例に記載の表示パネルを含む表示装置を提供する。
【００１８】
本発明の第４態様によれば、アレイ基板の製造方法を提供する。前記アレイ基板は、回路領域と、前記回路領域以外の領域に設置されている境界領域と、を含み、前記回路領域は、積層された複数の導電層と、隣接する２層の導電層の間に設置された層間絶縁層と、を含む。前記製造方法は、前記層間絶縁層に第１ビアホールを設置するステップと、前記回路領域に近接する側の前記境界領域におけるプリセット範囲に、前記回路領域における第１ビアホールの均一性を向上するための第２ビアホールを設置するステップと、を含み、前記第２ビアホール及び前記第１ビアホールは、同一層の層間絶縁層に設置される。
【００１９】
本発明の一実施形態によれば、前記回路領域における第１ビアホールの密度は、前記境界領域における第２ビアホールの密度と同一である。
【００２０】
本発明の一実施形態によれば、前記回路領域における第１ビアホールの形状と前記境界領域における第２ビアホールの形状は、同一であってもよいし、異なっていてもよい。
【００２１】
本発明の一実施形態によれば、前記境界領域における第２ビアホールの形状は、円形、ストリップ状及び矩形のうちのいずれか１つ又は複数である。
【００２２】
本発明の一実施形態によれば、前記回路領域における第１ビアホールの分布は、前記境界領域における第２ビアホールの分布と同一である。
【００２３】
本発明の一実施形態によれば、前記回路領域は、表示回路領域、駆動回路領域及び静電気放電回路領域のうちのいずれか１つ又は複数を含む。
【００２４】
本発明の一実施形態によれば、前記境界領域は、リード線領域、ファンアウト領域及びバインディング領域のうちのいずれか１つ又は２つを含む。
【００２５】
なお、上述した一般的な記載及び後述する詳細な説明は、単なる例示的で解釈的なものであり、本発明を限定するものではない。
【図面の簡単な説明】
【００２６】
以下の図面は、明細書に組み入れて本明細書の一部分を構成し、本発明に該当する実施例を例示し、そして、明細書とともに本発明の原理を解釈するためのものである。
【００２７】
【図１】関連技術におけるアレイ基板を模式的に示す模式図である。
【図２】本発明の例示的な実施形態に係るアレイ基板を模式的に示す模式図である。
【図３】本発明の例示的な実施形態に係る他のアレイ基板を模式的に示す模式図である。
【発明を実施するための形態】
【００２８】
以下、図面を参照しながら例示的な実施形態をより全面的に説明する。ただし、例示的な実施形態は、多種の形態で実施することができるが、ここに説明する実施形態に限定されるものではない。逆に、これらの実施形態を提供することによって、本発明を全面で完全に、そして、例示的な実施形態の思想を全面的に当業者に伝達する。なお、図面は、本発明の模式的な図示に過ぎず、必ずしも縮尺通りに描かれてはいない。図面において、同一の符号が同一又は類似する部分を表しているので、重複の説明を省略する。
【００２９】
なお、説明する特徴、構成又は特性は、任意の適切な方式で一つ又は複数の実施例に組み合わせることができる。以下の説明において、本発明の実施例を充分に理解するために、多くの詳細を提供する。しかしながら、当業者が理解すべきことは、特定の細部のうちの一つ又は複数がなくても、本発明に係る技術案を実現でき、或いは、他の方法、要素、材料、装置、ステップなどを採用することができる。他の場合には、本発明の各形態をあいまいすることを避けるように、周知の構成、方法、装置、実施、材料又は動作を詳しく表現や説明しない。
【００３０】
図面に示したいくつかのブロック図は、機能的な実体であり、必ずしも物理的に又は論理的に独立する実体に対応する必要はない。これらの機能的な実体は、ソフトウェア形式で実現されたり、１つ又は複数のハードウェアモジュール或いは集積回路で実現されたり、異なるネットワーク及び／又はプロセッサ装置及び／又はマイクロコントローラ装置で実現される。
【００３１】
以下の例示的な実施例において説明する実施形態は、本発明と一致する全ての実施形態を代表するものではない。即ち、これらは、特許請求の範囲に記載の本発明のある側面に一致する装置及び方法の一例に過ぎない。
【００３２】
図１は、関連技術におけるアレイ基板を模式的に示す模式図である。
【００３３】
図１に示すように、これは、関連技術におけるＯＬＤＥのアレイ基板１００のＩＬＤ（ＩｎｔｅｒＬａｙｅｒ  Ｄｉｅｌｅｃｔｒｉｃ、層間絶縁層又は層間媒体層）ビアホール（即ち、図１における第１ビアホール１３１）の分布の模式図である。ここで、アレイ基板１００は、回路領域と、前記回路領域以外の領域に設置されている境界領域と、を含むことができる。
【００３４】
例えば、前記回路領域は、表示回路領域１１１、駆動回路領域１１２（例えば、Ｇａｔｅ  ｄｒｉｖｅｒ  ｏｎ  Ａｒｒａｙ、ゲート駆動回路領域、以下、単にＧＯＡ領域と称する。）及び静電気放電（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ  ｄｉｓｃｈａｒｇｅ、静電気放電、以下、単にＥＳＤと称する）回路領域（図示せず）などのいずれか１つ又は複数を含むことができる。
【００３５】
例えば、前記境界領域は、リード線領域１２１、ファンアウト領域１２２、バインディング領域１２３、表示回路領域１１１と駆動回路領域１１２との間のギャップ領域１２４などのいずれか１つ又は複数を含むことができる。ここで、表示回路領域１１１、駆動回路領域１１２及び静電気放電回路領域には、第１ビアホール１３１が設置される。ここで、ＩＬＤビアホールを一例として説明するが、本発明ではこれに限定されない。
【００３６】
関連技術において、一般的に、ＩＬＤ第１ビアホール１３１は、表示回路領域１１１、ＧＯＡ領域１１２、ＥＳＤ領域などの領域に形成されている。通常、これらの領域の間にギャップが存在している。これらのギャップ領域及び／又はリード線領域１２１及び／又はファンアウト領域１２２及び／又はバインディング領域１２３にも、ＩＬＤ層が形成されている。ＩＬＤ第１ビアホール１３１の形成は、ＰＲ（Ｐｈｏｔｏｒｅｓｉｓｔ、フォトレジスト）塗布、露光、現像及びドライエッチングなどの一連のプロセスが必要となる。プロセス誤差の影響により、前記回路領域以外（例えば、回路領域のギャップ領域に近接する境界）の領域に位置するＩＬＤ第１ビアホール１３１のサイズが前記回路領域の内部よりも大きい場合がある。即ち、オーバーエッチングの現象が生じるので、究極的に表示パネルの表示不良に起こすことがある。
【００３７】
まず、本発明の実施形態は、アレイ基板を提供する。上記アレイ基板は、積層された複数の導電層及び隣接する２層の導電層の間に設置され且つ第１ビアホールが設置されている層間絶縁層ＩＬＤを備える回路領域と、前記回路領域以外の領域に設置されている境界領域と、を含むことができる。前記回路領域に近接する側の前記境界領域のプリセット範囲に、前記回路領域における第１ビアホールの均一性を向上するための第２ビアホールを設置することができる。ここで、前記第２ビアホール及び前記第１ビアホールは、同一層の層間絶縁層ＩＬＤに設置されることができる。
【００３８】
本発明の実施形態に係るアレイ基板によれば、アレイ基板の回路領域の境界以外の所定の範囲、即ち前記回路領域に近接する側の境界領域のプリセット範囲に、例えばＩＬＤ第２ビアホールのような第２ビアホールを設置することによって、マスク（ＭＡＳＫ）を追加することなく、回路領域境界以外のＩＬＤ第２ビアホール及び回路領域の内部のＩＬＤ第１ビアホールの均一性を実現することができるので、回路領域の境界においてＩＬＤビアホールがオーバーエッチングされることによる表示不良の問題を解決することができる。これにより、プロセスにおけるアレイ基板の歩留まりを向上させ、表示パネルの表示効果を改善することができるので、アレイ基板の生産コストを低減することができる。
【００３９】
例示的な実施例において、前記第１ビアホール及び前記第２ビアホールは、前記層間絶縁層に設置されたビアホール、即ちＩＬＤビアホールであってもよい。
【００４０】
なお、以下の実施例において、いずれも前記第１ビアホール及び前記第２ビアホールの両方がＩＬＤビアホールである場合を一例として説明するが、本発明ではこれに限定されない。同じプロセス、例えばＰＲ塗布、露光、現像及びドライエッチングなどの一連のプロセスにより形成されるその他のビアホールは、いずれも本発明の技術案に適用されることができる。
【００４１】
例示的な実施例において、前記回路領域は、表示回路領域、駆動回路領域、静電気放電回路領域などのいずれか１つ又は複数を含むことができる。
【００４２】
例示的な実施例において、前記境界領域は、リード線領域、ファンアウト領域、バインディング領域などのいずれか１つ又は２つを含むことができる。
【００４３】
例示的な実施例において、前記回路領域は、隣接して設置されている第１回路領域及び第２回路領域を含む。前記境界領域は、前記第１回路領域と前記第２回路領域との間のギャップ領域である。
【００４４】
例えば、前記第１回路領域が表示回路領域であり、前記第２回路領域が駆動回路領域であり、前記境界領域が前記表示回路領域と前記駆動回路領域との間のギャップ領域であってもよいが、本発明ではこれに限定されない。
【００４５】
図２は、本発明の例示的な実施形態に係るアレイ基板を模式的に示す模式図である。
【００４６】
図２に示すように、表示回路領域１１１のＩＬＤ層の上には、複数の第１ビアホール１３１が設置され、表示回路領域１１１に近接する側の表示回路領域１１１以外のリード線領域１２１におけるＩＬＤ層の上には、第２ビアホール１３２が設置されてもよい。
【００４７】
本発明の実施例において、以下のプロセスによって、前記第１ビアホール１３１及び／又は第２ビアホール１３２を形成することができる。アレイ基板にＩＬＤ層を積層させた後、フォトレジスト（ＰＲ）を塗布し、その後、紫外線をマスクを通過してＰＲに照射することができる。露光処理後、現像液により露光された部分のＰＲを除去し、ＰＲパターンを形成する。さらに、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ、ＲＩＥ）を行ってＩＬＤビアホールのパターンを形成する。
【００４８】
例えば、エッチングガスとして、ＨＦ、ＣＦ４などを使用することができる。
【００４９】
ここで、現像液は、例えば水で希釈されたテトラメチルアンモニウムハイドロオキサイド（Ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ  Ｈｙｄｒｏｘｉｄｅ、  ＴＭＡＯＨ）のような強アルカリ溶液である。
【００５０】
例示的な実施例において、前記複数の導電層は、ソース／ドレイン金属層と、ゲート金属層と、を含むことができる。ここで、前記層間絶縁層は、前記ソース／ドレイン金属層（ＳＤ金属層）及び／又は前記ゲート金属層（Ｇａｔｅ金属層）に設置されることができる。
【００５１】
例えば、前記層間絶縁層は、第１絶縁層と、第２絶縁層と、を含むことができる。ここで、前記ソース／ドレイン金属層は、基板の上に設置され、前記第１絶縁層は、前記ソース／ドレイン金属層の上に設置され、前記ゲート金属層は、前記第１絶縁層の上に設置され、前記第２絶縁層は、前記ゲート金属層の上に設置されてもよいが、本発明はこれに限定されるものではない。
【００５２】
本発明の実施形態に係るアレイ基板によれば、表示回路領域１１１の内部には、第１ビアホール１３１が形成されているとともに、表示回路領域１１１の境界以外のリード線領域１２１には、第２ビアホール１３２が形成されている。リード線領域１２１におけるリード線が位置する層は、ＳＤ金属層又はＧａｔｅ金属層であり、ＩＬＤの形成時に既に形成されたので、リード線に影響を与えない。リード線領域１２１に例えばＩＬＤ第２ビアホールのような第２ビアホール１３２を形成することで、回路領域１１１の内部におけるＩＬＤ第１ビアホールのような第１ビアホール１３１以外の一致性を確保できるので、表示回路領域１１１の内部におけるＩＬＤ第１ビアホールの均一性が維持されることができる。
【００５３】
例示的な実施例において、前記回路領域における第１ビアホールの密度と前記境界領域における第２ビアホールの密度は、同一である。なお、ここでの前記回路領域における第１ビアホールの密度と前記境界領域における第２ビアホールの密度が同一であることは、回路領域の境界以外の所定の範囲内における第２ビアホールの密度と回路領域内における対応する第１ビアホールの密度が略同一であることを意味する。
【００５４】
ここで、第１ビアホールの密度は、回路領域の内部における第１ビアホールの面積の和と前記回路領域の総面積との比として、例えば、表示回路領域の内部における第１ビアホールの面積の和と前記表示回路領域の総面積との比として定義されることができる。第２ビアホールの密度は、対応する境界領域の内部における第２ビアホールの面積の和と第２ビアホールが位置するプリセット範囲の面積の比として、例えば、前記リード線領域の内部における第２ビアホールの面積の和と第２ビアホールが設置されている前記リード線領域のプリセット範囲の面積との比として定義されることができる。
【００５５】
例示的な実施例において、前記回路領域の第１ビアホールの形状は、前記境界領域の第２ビアホールの形状と同一であってもよいし、異なっていてもよい。
【００５６】
図２に示す実施例において、表示回路領域１１１における第１ビアホール１３１とリード線領域１２１における第２ビアホール１３２の形状は、同一であり、いずれも円形であるが、本発明ではこれに限定されない。他の実施例において、リード線領域１２１における第２ビアホール１３２は、表示回路領域１１１における第１ビアホール１３１の形状と一致しなくてもよい。
【００５７】
例えば、前記境界領域における第２ビアホールの形状は、ストリップ状、矩形、或いは不規則な形状などのいずれか１つ又は複数であってもよい。
【００５８】
例示的な実施例において、前記境界領域における第２ビアホールの形状がストリップ状である場合、前記ストリップ状は、直線であってもよいし、曲線であってもよく、溝に類似するものであってもよい。
【００５９】
例示的な実施例において、前記回路領域における第１ビアホールの分布は、前記境界領域における第２ビアホールの分布と同一である。
【００６０】
図２に示す実施例において、表示回路領域１１１における第１ビアホール１３１及びリード線領域１２１における第２ビアホール１３２の形状、分布及びビアホールの密度を均一に保持することによって、アレイ基板の回路領域の内部におけるＩＬＤビアホールの均一性をさらに改善することができ、これにより良好な表示効果を達成することができる。
【００６１】
例示的な実施例において、前記回路領域は、複数の画素又は複数のサブ画素を含むことができる。ここで、前記プリセット範囲の幅は、前記画素又はサブ画素の第１辺（例えば、前記画素又はサブ画素の短辺である。）の幅よりも大きくなるように設定されることができる。
【００６２】
例えば、図２に示す実施例において、リード線領域１２１における第２ビアホール１３２のプリセット範囲の幅ｗは、前記画素又はサブ画素の短辺の幅よりも大きくなるように設定されることができる。
【００６３】
ここで、第２ビアホールを設置するためのプリセット範囲の幅の範囲は、ビアホールを形成するための露光、現像及びドライエッチングの精度、均一性、現像液の粘着性に関係されるが、回路領域の面積及び辺の長さとは直接に関係されない。ダミー（ｄｕｍｍｙ）ビアホール（即ち、上記の第２ビアホール）が存在すれば、正常に機能するビアホール（即ち、上記の第１ビアホール）に有益な効果をもたらすことができる。
【００６４】
図３は、本発明の例示的な実施形態に係る他のアレイ基板を模式的に示す模式図である。
【００６５】
図３に示すように、表示回路領域１１１には、複数の第１ビアホール１３１が設置されることができる。表示回路領域１１１に近接する側の表示回路領域１１１以外のファンアウト領域１２２のプリセット範囲内にも、第２ビアホール１３２を設置することができる。ここで、第２ビアホール１３２が設置されているプリセット範囲の幅は、ｗである。即ち、図２に示した上記の実施例と同様の理由に基づいて、ＩＬＤビアホールも、ファンアウト領域１２２に形成されることができる。
【００６６】
同様に、他の実施例において、上記の効果を達成するため、駆動回路領域、ＥＳＤ領域などのＩＬＤ第１ビアホールのような第１ビアホールを設置する必要がある領域の境界以外には、所定の数のＩＬＤ第２ビアホールのような第２ビアホールを設置することができる。
【００６７】
例示的な本実施形態は、さらに、上記のいずれかの実施例に記載されたアレイ基板を含む表示パネルを提供する。
【００６８】
例示的な実施例において、前記表示パネルは、ＯＬＥＤ表示パネルであることができる。ＯＬＥＤ表示パネルのアレイ構造が複雑であるので、対応するプロセスもより複雑になり、そして、ＩＬＤビアホールの密度は、同じＰＰＩ（Ｐｉｘｅｌｓ  Ｐｅｒ  Ｉｎｃｈ、１インチあたりのピクセル数）のＬＣＤ表示パネルよりも遥かに大きくなる。
【００６９】
しかし、本発明は、これに限定されなく、例えば、ＬＣＤ表示パネル又は同じプロセスにより形成された任意の他の表示パネルであってもよい。
【００７０】
上記表示パネル及び上記のアレイ基板は、同一の技術的な特徴及び動作原理を有し、上記の内容を既に詳細に説明したので、ここでは詳細な説明を省略する。
【００７１】
例示的な本実施形態は、さらに、上記のいずれかの実施例に記載された表示パネルを含む表示装置を提供する。
【００７２】
当業者は、明細書に対する理解及び明細書に記載された発明に対する実施を介して、本発明の他の実施形態を容易に獲得することができる。本願は、本発明に対する任意の変形、用途、又は適応的な変化を含み、このような変形、用途、又は適応的な変化は、本発明の一般的な原理に従い、本発明で開示されていない当該技術分野の公知知識又は通常の技術手段を含む。明細書及び実施例は、単に例示的なものであって、本発明の本当の範囲と主旨は、以下の特許請求の範囲によって示される。
【００７３】
以上、本発明に係る例示的な実施形態を具体的に説明した。なお、本発明は、本明細書で説明された詳細な構造、配置方式又は実現方法に限定されるものではない。逆に、本発明は、添付した特許請求の精神及び範囲内に含まれる様々な修正や等価配置を含む。
【符号の説明】
【００７４】
１００  アレイ基板
１１１  表示回路領域
１１２  駆動回路領域
１２１  リード線領域
１２２  ファンアウト領域
１２３  バインディング領域
１２４  ギャップ領域
１３１  第１ビアホール
１３２  第２ビアホール
【図１】
2021524047.tif 000003
【図２】
2021524047.tif 000004
【図３】
2021524047.tif 000005
【国際調査報告】
2021524047.tif 000006
2021524047.tif 000007
2021524047.tif 000008
2021524047.tif 000009