(57)【要約】【課題】高耐圧ＭＩＳＦＥＴを有する半導体集積回路装置の寄生ＭＯＳの閾値電位を上げることができる技術を提供する。【解決手段】高耐圧ＭＩＳＦＥＴ形成領域ＨＮ、ＨＰのフィールド酸化膜４上に酸化シリコン膜５ｃを形成する。その結果、このフィールド酸化膜４上に形成される寄生ＭＯＳの閾値電位を上げることができる。また、高耐圧ＭＩＳＦＥＴのゲート電極ＦＧ上に低耐圧ＭＩＦＥＴのゲート電極となる多結晶シリコン膜１１１が形成された状態で、低耐圧ＭＩＳＦＥＴの閾値調整用の不純物注入を行う。その結果、前記不純物は、高耐圧ＭＩＳＦＥＴゲート電極ＦＧ内に留まり、ＮＢＴ現象の発生を抑制することができる。【選択図】図３６
2008258640.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたＭＩＳＦＥＴを有する半導体集積回路装置であって、
（ａ）前記半導体基板に形成され、且つ、酸化シリコン膜からなる第１絶縁膜と、
（ｂ）前記半導体基板上に形成された前記ＭＩＳＦＥＴのゲート絶縁膜と、
（ｃ）前記ゲート絶縁膜上に形成された前記ＭＩＳＦＥＴのゲート電極と、
（ｄ）前記半導体基板に形成され、且つ、前記ＭＩＳＦＥＴのソースおよびドレイン領域の一部となる第１半導体領域と、
（ｅ）前記第１半導体領域よりも高い不純物濃度を有し、前記半導体基板に形成され、且つ、前記ＭＩＳＦＥＴのソースおよびドレイン領域の一部となる第２半導体領域と、
を有し、
前記第１半導体領域は、前記第２半導体領域を囲むようにして形成され、且つ、前記半導体基板との接合位置が前記第１絶縁膜よりも深い位置まで形成されており、
前記第１絶縁膜は、前記半導体基板に形成された溝内に、研磨処理されて埋め込まれるようにして形成されており、
前記ゲート絶縁膜は、前記半導体基板上に形成された第２絶縁膜と、前記第２絶縁膜上に形成され、且つ、前記第２絶縁膜よりも膜厚の厚い第３絶縁膜とを含み、
前記第２絶縁膜および前記第３絶縁膜は酸化シリコン膜からなり、
前記ＭＩＳＦＥＴのゲート長方向において、前記第３絶縁膜は、その端部が前記第１絶縁膜上に位置するように堆積して形成されており、
前記ＭＩＳＦＥＴのゲート長方向において、前記ゲート電極の両端部は前記第３絶縁膜を介して前記第１絶縁膜上に位置していることを特徴とする半導体集積回路装置。
【請求項２】
半導体基板に形成されたＭＩＳＦＥＴを有する半導体集積回路装置であって、
（ａ）前記半導体基板に形成され、且つ、酸化シリコン膜からなる第１絶縁膜と、
（ｂ）前記半導体基板上に形成された前記ＭＩＳＦＥＴのゲート絶縁膜と、
（ｃ）前記ゲート絶縁膜上に形成された前記ＭＩＳＦＥＴのゲート電極と、
（ｄ）前記半導体基板に形成され、且つ、前記ＭＩＳＦＥＴのソースおよびドレイン領域の一部となる第１半導体領域と、
（ｅ）前記第１半導体領域よりも高い不純物濃度を有し、前記半導体基板に形成され、且つ、前記ＭＩＳＦＥＴのソースおよびドレイン領域の一部となる第２半導体領域と、
を有し、
前記第１半導体領域は、前記第１絶縁膜および前記第２半導体領域を囲むようにして形成されており、
前記第１絶縁膜は、前記半導体基板に形成された溝内に、研磨処理されて埋め込まれるようにして形成されており、
前記ゲート絶縁膜は、前記半導体基板上に形成された第２絶縁膜と、前記第２絶縁膜上に形成され、且つ、前記第２絶縁膜よりも膜厚の厚い第３絶縁膜とを含み、
前記第２絶縁膜および前記第３絶縁膜は酸化シリコン膜からなり、
前記ＭＩＳＦＥＴのゲート長方向において、前記第３絶縁膜は、その端部が前記第１絶縁膜上に位置するように堆積して形成されており、
前記ＭＩＳＦＥＴのゲート長方向において、前記ゲート電極の両端部は前記第３絶縁膜を介して前記第１絶縁膜上に位置していることを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２記載の半導体集積回路装置において、
前記ＭＩＳＦＥＴは、そのゲート長方向において、チャネル領域、前記第１半導体領域、前記第１絶縁膜および前記第２半導体領域の順に形成されていることを特徴とする半導体集積回路装置。
【請求項４】
請求項１，２または３記載の半導体集積回路装置において、
前記第１半導体領域および前記第２半導体領域は、ｐ型の導電型を示す不純物で構成されていることを特徴とする半導体集積回路装置。
【請求項５】
請求項１，２または３記載の半導体集積回路装置において、
前記第１半導体領域および前記第２半導体領域は、ｎ型の導電型を示す不純物で構成されていることを特徴とする半導体集積回路装置。
【請求項６】
請求項１〜５のいずれか１項に記載の半導体集積回路装置において、
前記ＭＩＳＦＥＴは、液晶表示装置駆動用の回路の一部を構成していることを特徴とする半導体集積回路装置。
【請求項７】
請求項１〜６のいずれか１項に記載の半導体集積回路装置において、
前記ゲート電極は、多結晶シリコン膜と、前記多結晶シリコン膜上に形成されたシリサイド膜とを含む構造であることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関し、特に、高耐圧のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）と低耐圧のＭＩＳＦＥＴを同一半導体基板に形成した半導体集積回路装置に関するものである。
【背景技術】
【０００２】
前記高耐圧ＭＩＳＦＥＴは、液晶表示装置のドライバや、高電流制御を行うモータ制御ドライバ、もしくはプログラム用に高電圧を必要とする不揮発性メモリ等に用いられる。
【０００３】
この高耐圧ＭＩＳＦＥＴは、ゲート絶縁膜を厚く形成する他、耐電圧を上げるため、種々の工夫がなされている。
【０００４】
例えば、特開平１１−１７７０４７号公報には、ゲート絶縁膜の厚さが異なる複数種類の電界効果トランジスタのうち、一のトランジスタのゲート絶縁膜１０を熱酸化膜８と堆積膜９の積層膜により形成する技術が記載されている（特許文献１参照）。
【０００５】
また、特開２０００−６８３８５号公報には、高耐圧系ＮＭＯＳトランジスタの電界緩和領域ＮＷ（ＦＤ）を、低耐圧系ＰＭＯＳトランジスタのウエル領域ＮＷ、高耐圧系ＰＭＯＳトランジスタのウエルＨＮＷ領域のチャネルストッパーＮＷ（ＣＳ）と同時に形成する技術が記載されている（特許文献２参照）。
【特許文献１】特開平１１−１７７０４７号公報
【特許文献２】特開２０００−６８３８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明者らは、図４０に示すように、高耐圧ＭＩＳＦＥＴ（Ｑｎ２、Ｑｐ２）のソース、ドレイン領域１７、１８周辺に電界緩和層９、８を設けることによってドレイン耐圧を向上させることを検討した。
【０００７】
しかしながら、図４０に示すＭＩＳＦＥＴの構造では、ゲート電極ＦＧ下のゲート絶縁膜５が薄いため、その端部でゲート絶縁膜が切断され、耐圧を確保できないといった問題が生じた。また、電界緩和層９、８がソース、ドレイン領域１７、１８の両端に分離されているため、電界緩和層とソース、ドレイン領域との境界において電界集中が生じやすかった。その結果、ドレイン耐圧の低下や、静電破壊強度の低下といった問題が生じた。
【０００８】
これらの問題のうち、電界緩和層とソース、ドレイン領域との境界において電界集中を緩和するため、ソース、ドレイン領域１７、１８を電界緩和層９、８で覆った図４１に示すような構造が検討されたが、ゲート電極端部のゲート絶縁膜５の切断による耐圧の低下という問題は、解消できていない。
【０００９】
一方、図４２に示すように、ゲート電極ＦＧ端部にフィールド酸化膜４ａを設けることにより耐圧の向上を図ることが検討されたが、この場合、電界緩和層９、８とソース、ドレイン領域１７、１８との境界における電界集中を緩和することができなかった。
【００１０】
なお、図４０〜図４２の各部位の機能等は、発明の実施の形態により明確になると思われるため、詳しい説明は省略する。
【００１１】
本発明の目的は、微細化された高耐圧のＭＩＳＦＥＴの構造およびその製造方法を提供することにある。
【００１２】
また、本発明の他の目的は、寄生ＭＯＳの影響を抑えた、高耐圧のＭＩＳＦＥＴの構造およびその製造方法を提供することにある。
【００１３】
また、本発明の他の目的は、高性能の高耐圧のＭＩＳＦＥＴの構造およびその製造方法を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１５】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１６】
本発明の半導体集積回路装置は、半導体基板に形成されたＭＩＳＦＥＴを有する半導体集積回路装置であって、（ａ）前記半導体基板に形成された第１絶縁膜と、（ｂ）前記半導体基板上に形成された前記ＭＩＳＦＥＴのゲート絶縁膜と、（ｃ）前記ゲート絶縁膜上に形成された前記ＭＩＳＦＥＴのゲート電極と、（ｄ）前記半導体基板に形成され、且つ、前記ＭＩＳＦＥＴのソースおよびドレイン領域の一部となる第１半導体領域と、（ｅ）前記第１半導体領域よりも高い不純物濃度を有し、前記半導体基板に形成され、且つ、前記ＭＩＳＦＥＴのソースおよびドレイン領域の一部となる第２半導体領域と、を有し、前記第１半導体領域は、前記第２半導体領域を囲むようにして形成され、且つ、前記半導体基板との接合位置が前記第１絶縁膜よりも深い位置まで形成されており、前記第１絶縁膜は、前記半導体基板に形成された溝内に、研磨処理されて埋め込まれるようにして形成されており、前記ゲート絶縁膜は、前記半導体基板上に形成された第２絶縁膜と、前記第２絶縁膜上に形成され、且つ、前記第２絶縁膜よりも膜厚の厚い第３絶縁膜とを含み、前記ＭＩＳＦＥＴのゲート長方向において、前記第３絶縁膜は、その端部が前記第１絶縁膜上に位置するように形成されており、前記ＭＩＳＦＥＴのゲート長方向において、前記ゲート電極の両端部は前記第３絶縁膜を介して前記第１絶縁膜上に位置している。
【００１７】
本発明の半導体集積回路装置は、半導体基板に形成されたＭＩＳＦＥＴを有する半導体集積回路装置であって、（ａ）前記半導体基板に形成された第１絶縁膜と、（ｂ）前記半導体基板上に形成された前記ＭＩＳＦＥＴのゲート絶縁膜と、（ｃ）前記ゲート絶縁膜上に形成された前記ＭＩＳＦＥＴのゲート電極と、（ｄ）前記半導体基板に形成され、且つ、前記ＭＩＳＦＥＴのソースおよびドレイン領域の一部となる第１半導体領域と、（ｅ）前記第１半導体領域よりも高い不純物濃度を有し、前記半導体基板に形成され、且つ、前記ＭＩＳＦＥＴのソースおよびドレイン領域の一部となる第２半導体領域と、を有し、前記第１半導体領域は、前記第１絶縁膜および前記第２半導体領域を囲むようにして形成されており、前記第１絶縁膜は、前記半導体基板に形成された溝内に、研磨処理されて埋め込まれるようにして形成されており、前記ゲート絶縁膜は、前記半導体基板上に形成された第２絶縁膜と、前記第２絶縁膜上に形成され、且つ、前記第２絶縁膜よりも膜厚の厚い第３絶縁膜とを含み、前記ＭＩＳＦＥＴのゲート長方向において、前記第３絶縁膜は、その端部が前記第１絶縁膜上に位置するように形成されており、前記ＭＩＳＦＥＴのゲート長方向において、前記ゲート電極の両端部は前記第３絶縁膜を介して前記第１絶縁膜上に位置している。
【００１８】
本発明の半導体集積回路装置の製造方法は、第１ＭＩＳＦＥＴ形成領域間および第２ＭＩＳＦＥＴ形成領域間に第１絶縁膜を形成する工程と、前記第１絶縁膜間の半導体基板表面に第２および第３絶縁膜を形成する工程と、第２ＭＩＳＦＥＴが形成される第２領域の第３絶縁膜上に第１導電膜を形成する工程と、第１ＭＩＳＦＥＴが形成される第１領域の第３及び第２絶縁膜を除去した後に、第１領域に第４絶縁膜を形成する工程と、第４絶縁膜上に第２導電膜を形成する工程とを有し、第２領域の第１絶縁膜上には前記第３絶縁膜が残っている。
【００１９】
本発明の半導体集積回路装置の製造方法は、第１ＭＩＳＦＥＴ形成領域間および第２ＭＩＳＦＥＴ形成領域間に第１絶縁膜を形成する工程と、第１ＭＩＳＦＥＴが形成される第１領域に第１半導体領域を形成し、第２ＭＩＳＦＥＴが形成される第２領域に第２半導体領域を形成する工程と、前記第１および第２領域に第２および第３絶縁膜を形成する工程と、第１領域の第３及び第２絶縁膜を除去し、第２領域内の前記第２半導体領域上の第２、第３絶縁膜の一部を除去し、第１開口部を形成する工程と、第２領域の第３絶縁膜上に第２ＭＩＳＦＥＴのゲート電極となる第１導電膜を形成する工程と、第１領域に第４絶縁膜を形成する工程と、第４絶縁膜上に第１ＭＩＳＦＥＴのゲート電極となる第２導電膜を形成する工程と、第１領域の前記ゲート電極の両側に、前記第１半導体領域と逆の導電型を持つ第３半導体領域を、前記第２領域内の前記第１開口部下に前記第２半導体領域と同一の導電型を持つ第４半導体領域を形成する為に、前記半導体基板表面に不純物を導入する工程と、を有する。
【００２０】
本発明の半導体集積回路装置の製造方法は、第１ＭＩＳＦＥＴが形成される第１領域および第２ＭＩＳＦＥＴが形成される第２領域に第１絶縁膜を形成する工程と、前記第１および第２領域の前記第１絶縁膜上に、第１導電膜を堆積する工程と、前記第１領域内の前記第１絶縁膜および前記第１導電膜を除去する工程と、前記半導体基板上の前記第１領域に、第２絶縁膜を形成する工程と、前記第１および第２領域に、第２導電膜を堆積する工程と、前記第１および第２領域に、前記第１領域の基板に達するエネルギーで、前記第２導電膜上から不純物を打ち込む工程と、を有する。
【００２１】
本発明の半導体集積回路装置は、第１ＭＩＳＦＥＴが形成される第１領域の第１ＭＩＳＦＥＴ形成領域間および第２ＭＩＳＦＥＴが形成される第２領域の第２ＭＩＳＦＥＴ形成領域間に位置する第１絶縁膜と、第２領域に形成された第２絶縁膜と、第２領域の第１絶縁膜上および第２絶縁膜上に形成された第３絶縁膜と、第２領域の第３絶縁膜上の第１導電膜と、前記第１領域に形成された第４絶縁膜と、第１領域の第４絶縁膜上に形成された第２導電膜と、を有する。
【００２２】
本発明の半導体集積回路装置は、前記第２領域の前記半導体基板内に形成され、前記第１領域に形成される第１半導体領域と反対の導電型の第２半導体領域と、前記第２半導体領域内の第２半導体領域上に、第１の開口部を持ち、前記第１および第２絶縁膜上に形成された第３絶縁膜と、前記第１の開口部の下であって、前記第２半導体領域内に形成された前記導電型の第４半導体領域と、を有する。
【００２３】
本発明の半導体集積回路装置は、第１ＭＩＳＦＥＴが形成される第１領域および第２ＭＩＳＦＥＴが形成される第２領域の各ＭＩＳＦＥＴ形成領域間に位置する第１絶縁膜と、第２領域の、前記半導体基板表面に形成された第２絶縁膜と、第２領域に形成された第３絶縁膜と、第２領域の前記第３絶縁膜上の第１導電膜と、第１領域の、前記半導体基板表面に形成された第４絶縁膜と、第１領域の前記第４絶縁膜上に形成された第２導電膜と、を有する。
【発明の効果】
【００２４】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００２５】
本発明によれば、フィールド酸化膜４や溝内に形成された酸化シリコン膜１０４（第１絶縁膜）上に、酸化シリコン膜５ｃ（第３絶縁膜）を形成したので、フィールド酸化膜４等の上に形成される寄生ＭＯＳの閾値電位を上げることができる。
【００２６】
また、本発明によれば、低耐圧ＭＩＳＦＥＴのゲート電極を構成する導電膜（第２導電膜）が、高耐圧ＭＩＳＦＥＴのゲート電極（第１導電膜）上に存在する状態で、低耐圧ＭＩＳＦＥＴ閾値調整用の不純物の注入を行ったので、ＮＢＴ現象の発生を抑制することができる。
【００２７】
また、本発明によれば、微細化された高性能の半導体集積回路装置を形成することができる。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、原則として実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００２９】
（実施の形態１）
本実施形態の半導体集積回路装置の製造方法を図１〜図２２を用いて工程順に説明する。
【００３０】
まず、図１に示すように、ｐ型の単結晶シリコンからなる半導体基板１を準備する。この半導体基板１は、低耐圧ｎチャネル型ＭＩＳＦＥＴＱｎ１が形成される領域ＬＮ、低耐圧ｐチャネル型ＭＩＳＦＥＴＱｐ１が形成される領域ＬＰ、高耐圧ｎチャネル型ＭＩＳＦＥＴＱｎ２が形成される領域ＨＮ、高耐圧ｐチャネル型ＭＩＳＦＥＴＱｐ２が形成される領域ＨＰおよび容量素子Ｃが形成される領域ＣＡを有する。
【００３１】
この半導体基板１の表面に酸化処理を施すことにより酸化シリコン膜２を形成する。続いて、酸化シリコン膜の上部に選択的に窒化シリコン膜３を形成した後、図２に示すように、この窒化シリコン膜３をマスクに熱酸化処理を施すことにより３００ｎｍ程度の膜厚のフィールド酸化膜４（第１絶縁膜）を形成する。このフィールド酸化膜４によって、前述のＭＩＳＦＥＴの形成領域ＬＮ、ＬＰ、ＨＮ、ＨＰ間が分離される。ここで、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２形成領域（ＨＮ、ＨＰ）においては、追って説明するゲート電極ＦＧの両端下部にもフィールド酸化膜４ａを形成する。このフィールド酸化膜４ａは、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２の耐圧を向上させるために形成される。続いて、半導体基板１上の窒化シリコン膜３を熱リン酸を用いたウエットエッチングにより除去する。
【００３２】
次に、図３に示すように、高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＨＮおよび容量素子形成領域ＣＡ上にレジスト膜Ｒ１を形成する。次いで、このレジスト膜Ｒ１をマスクに、リンをイオン打ち込みする。この際のイオンの打ち込みエネルギーは、低耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＬＮ、低耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＬＰおよび高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＨＰのフィールド酸化膜４、４ａ下にも、リンが打ち込まれるよう設定する。次いで、レジスト膜Ｒ１を除去する（図４）。
【００３３】
次いで、図４に示すように、低耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＬＮ、低耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＬＰおよび高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＨＰ上にレジスト膜Ｒ２を形成する。次いで、このレジスト膜Ｒ１をマスクに、ボロンをイオン打ち込みする。この際のイオンの打ち込みエネルギーは、高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＨＮおよび容量素子形成領域ＣＡのフィールド酸化膜４、４ａ下にも、ボロンが打ち込まれるよう設定する。
次いで、レジスト膜Ｒ２を除去した後、１２００℃の熱処理を施すことによりｎ型アイソレーション領域６（ｎ型ウエル６）およびｐ型ウエル７を形成する（図５）。なお、本実施の形態においては、容量素子形成領域ＣＡのフィールド酸化膜４、４ａ下に、ｐ型ウエル７を形成したが、ｎ型ウエル６を形成してもよい。
【００３４】
次いで、図５に示すように高耐圧ｐチャネル型ＭＩＳＦＥＴＱｐ２のソース、ドレイン領域近傍以外の領域上にレジスト膜Ｒ３を形成する。次いで、このレジスト膜Ｒ３をマスクに、ボロンをイオン打ち込みする。この際のイオンの打ち込みエネルギーは、高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＨＰのフィールド酸化膜４、４ａ下にも、ボロンが打ち込まれるよう設定する。
【００３５】
次いで、レジスト膜Ｒ３を除去し、図６に示すように高耐圧ｎチャネル型ＭＩＳＦＥＴＱｎ２のソース、ドレイン領域近傍以外の領域上にレジスト膜Ｒ４を形成する。次いで、このレジスト膜Ｒ４をマスクに、リンをイオン打ち込みする。この際のイオンの打ち込みエネルギーは、高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＨＮのフィールド酸化膜４、４ａ下にも、リンが打ち込まれるよう設定する。
【００３６】
次いで、レジスト膜Ｒ４を除去し、熱処理を施すことにより、高耐圧ｐチャネル型ＭＩＳＦＥＴＱｐ２のソース、ドレイン領域近傍に、ｐ型電界緩和層８を、高耐圧ｎチャネル型ＭＩＳＦＥＴＱｎ２のソース、ドレイン領域近傍に、ｎ型電界緩和層９を形成する。
【００３７】
次いで、図７に示すように低耐圧ｐチャネル型ＭＩＳＦＥＴＱｐ１形成領域ＬＰ以外の領域上にレジスト膜Ｒ５を形成する。次いで、このレジスト膜Ｒ５をマスクに、リンをイオン打ち込みし、熱処理を施すことによりｎ型ウエル９ｂを形成する。このイオン打ち込みの際、高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＨＰのフィールド酸化膜４下にも、リンをイオン打ち込みすることにより、ｎ型ウエル９ｃを形成してもよい（図８）。このｎ型ウエル９ｃは、フィールド酸化膜４上形成される寄生ＭＯＳ（Metal Oxide Semiconductor）の閾値電位Ｖｔを上げるために形成する。特に、ｎ型アイソレーション領域６およびｐ型ウエル７は、その主表面に形成される高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２の耐圧を確保するため、その不純物濃度が半導体基板１の表面に近づくに従って低くなるよう設定されている。その結果、寄生ＭＯＳの閾値電位Ｖｔが低下する傾向にある。ここで、寄生ＭＯＳとは、フィールド酸化膜４上に層間絶縁膜ＳＺを介して第１層配線が形成された場合（図２２（ｂ）参照）、フィールド酸化膜４および層間絶縁膜ＳＺをゲート絶縁膜、第１層配線をゲート電極とした不所望なＭＯＳをいう。このＭＯＳの閾値電位Ｖｔが低いと、フィールド酸化膜４下に電流が流れやすくなる。
【００３８】
次いで、図８に示すように低耐圧ｎチャネル型ＭＩＳＦＥＴＱｎ１形成領域ＬＮ以外の領域上にレジスト膜Ｒ６を形成する。次いで、このレジスト膜Ｒ６をマスクに、ボロンをイオン打ち込みし、熱処理を施すことによりｐ型ウエル８ｂを形成する（図９）。このイオン打ち込みの際、高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＨＮのフィールド酸化膜４下にも、ボロンをイオン打ち込みすることにより、ｐ型ウエル８ｃを形成してもよい。このｐ型ウエル８ｃも、ｎ型ウエル９ｃと同様に、フィールド酸化膜４上形成される寄生ＭＯＳの閾値電位Ｖｔを上げるために形成する。
【００３９】
次いで、図９に示すように、半導体基板１上に、不純物をイオン打ち込みする。この不純物は、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２の閾値電位Ｖｔを調整するために行う。図９においては、半導体基板１の全面にイオン打ち込みを行ったが、高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＨＮ、高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＨＰに、それぞれ所望の不純物をイオン打ち込みすることによって、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２の閾値電位Ｖｔを調整してもよい。
【００４０】
次に、半導体基板１表面の薄い酸化シリコン膜２を除去した後、熱酸化によりゲート絶縁膜５の一部となる酸化シリコン膜５ａ（第２絶縁膜）を形成する。次いで、半導体基板１上に、酸化シリコン膜５ｂ（第３絶縁膜）を減圧化学気相成長法（ＬＰＣＶＤ：Low Presser Chemical Vapor Deposition）により堆積する。この酸化シリコン膜５ｂの膜厚は、酸化シリコン膜５ａの膜厚より大きく設定する。
【００４１】
次いで、図１１（ａ）に示すように、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート電極形成予定領域および高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＨＮ、高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＨＰおよび容量素子形成領域ＣＡのフィールド酸化膜４上に、酸化シリコン膜５ｂが残存するよう、酸化シリコン膜５ｂをパターニングする。ここで、低耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＬＮ、低耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＬＰ上のフィールド酸化膜４（高耐圧部と低耐圧部の境界、図中では、ｐチャネル型ＭＩＳＦＥＴ形成領域ＬＰとの境界上のフィールド酸化膜４を除く高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＨＮと低耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＬＰとの境界上のフィールド酸化膜４を除く）上には、酸化シリコン膜５ｂは、残存させない。また、容量素子形成領域ＣＡのフィールド酸化膜４上に、酸化シリコン膜５ｂを残存させるのは、基板（ｐ型ウエル７）との寄生容量を低減するためである。
【００４２】
図１１に示すように、これらの領域（ＬＮ、ＬＰ）上のフィールド酸化膜４は、低耐圧部に形成される素子（ＭＩＳＦＥＴＱｎ１、Ｑｎ２等）の高集積化のため、１μｍ以下の幅で形成される。従って、低耐圧部に形成されるような幅の狭いフィールド酸化膜４上に、酸化シリコン膜５ｂが残存するようパターニングすることは困難であり、マスクずれが生じやすい。このマスクずれが生じた場合には、酸化シリコン膜５ｂが、ＭＩＳＦＥＴＱｎ１、Ｑｎ２のソース、ドレイン形成予定領域やゲート電極形成予定領域上に延在する恐れがある。その結果、ＭＩＳＦＥＴＱｎ１、Ｑｎ２のソース、ドレイン領域やゲート電極の幅が狭くなるといった問題が生じる。このような問題を回避するため、低耐圧部のフィールド酸化膜４上の酸化シリコン膜５ｂを除去する。
【００４３】
また、図１１（ｂ）に示すように、ｎ型アイソレーション領域６およびｐ型ウエル７に、電源電位もしくは接地電位（固定電位）を供給するための半導体領域９ｄもしくは８ｄ上の半導体領域（第４半導体領域）上の酸化シリコン膜５ｂも除去する（請求項記載の開口部）。この半導体領域９ｄもしくは８ｄは、自身が形成されるｎ型アイソレーション領域６もしくはｐ型ウエル７と同じ導電型である。この半導体領域９ｄもしくは８ｄは、ｎ型アイソレーション領域６およびｐ型ウエル７の内部に、少なくとも１箇所形成されており、それぞれに電源電位と接地電位が印加される。
【００４４】
また、ＭＩＳＦＥＴＱｎ１、Ｑｐ１、Ｑｐ２、Ｑｎ２のソース、ドレイン領域上の酸化シリコン膜５ｂが、除去されているので、これらの領域のうち同じ導電型の領域を、同時にイオン打ち込みすることが可能となり、マスク数の低減を図ることができ、また、工程の短縮を図ることができる。
【００４５】
次いで、９００℃、望ましくは１０００℃以上の熱処理を施すことにより、酸化シリコン膜５ｂの膜質を改善する。熱処理後の酸化シリコン膜を５ｃとする（図１２）。高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート電極形成予定領域上の酸化シリコン膜５ｃは、ゲート絶縁膜５の一部となる。即ち、この酸化シリコン膜５ｃと酸化シリコン膜５ａとで、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート絶縁膜を構成する。このように、酸化シリコン膜５ｂに、高温熱処理を施すことにより、酸化シリコン膜５ｂの膜質を、熱酸化膜と同等の膜質とすることができる。酸化シリコン膜５ｂに熱処理を施さず、ゲート絶縁膜として使用した場合は、酸化シリコン膜５ｂ中にトラップ準位が多く含まれてしまうため、閾値電位Ｖｔの調整が困難となる。
【００４６】
また、高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＨＮ、高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＨＰおよび容量素子形成領域ＣＡのフィールド酸化膜４上の酸化シリコン膜５ｃにより、これらの領域上に形成される寄生ＭＯＳの閾値電位Ｖｔを大きくすることができる。
【００４７】
また、酸化シリコン膜５ｂは、ＬＰＣＶＤにより形成されるため、熱酸化膜であるフィールド酸化膜４、４ａとのエッチング比を大きくとれるため、フィールド酸化膜４、４ａの表面をほとんどエッチングすることなく、酸化シリコン膜５ｂをエッチングすることができる。その結果、フィールド酸化膜４の膜厚を確保することができ、この上部に形成される寄生ＭＯＳの閾値電位Ｖｔを大きく保つことができる。
【００４８】
次いで、図１３に示すように、半導体基板１上に、ＣＶＤ法により、多結晶シリコン膜（ポリシリコン）１０を堆積する。リンを含む雰囲気で、多結晶シリコンを反応させ、多結晶シリコン膜１０中にリンの不純物を含ませてもよい。また、多結晶シリコン膜１０形成後、リンをドープしてもよい。
【００４９】
次に、図１４（ａ）に示すように、多結晶シリコン膜１０を、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート絶縁膜５（５ａ、５ｃ）上に残存するようパターニングする。この多結晶シリコン膜は、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート電極ＦＧ（第１導電膜）となる。この際、容量素子形成領域ＣＡ（第３領域）の酸化シリコン膜５ｃ上にも多結晶シリコン膜１０を残存させる。この多結晶シリコン膜１０は、容量素子Ｃの下部電極ＬＥとなる。なお、ここでは、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート電極を多結晶シリコン膜１０（ＦＧ）により形成したが、追って詳細に説明するように、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート電極を後述する多結晶シリコン膜１１（ＳＧ）により形成してもよい。図１４（ｂ）および図１６（ｂ）は、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート電極を多結晶シリコン膜１１で形成する場合の説明図である。
【００５０】
次いで、図１５に示すように、半導体基板１上に、不純物をイオン打ち込みする。この不純物は、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１の閾値電位Ｖｔを調整するために行う。なお、低耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＬＮおよび低耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＬＰに、それぞれ所望の不純物をイオン打ち込みすることによって、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１の閾値電位Ｖｔを調整してもよい。
【００５１】
次に、図１６（ａ）に示すように、低耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＬＮおよび低耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＬＰ上の薄い酸化シリコン膜５ａを除去した後、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１のゲート絶縁膜５ｄ（第４絶縁膜）となる酸化シリコン膜を、熱酸化により形成する。この際、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート電極ＦＧもわずかに酸化される。また、下部電極ＬＥの表面もわずかに酸化され、酸化シリコン膜（図示せず）が形成される。この酸化シリコン膜は、容量素子Ｃの容量絶縁膜となる。なお、容量素子Ｃの信頼性を高めるため、下部電極ＬＥとなる多結晶シリコン膜１０の堆積後に、この多結晶シリコン膜１０上に、窒化シリコン膜をあらかじめ形成しておき、容量絶縁膜としてもよい。
【００５２】
このように前述の工程においては、酸化シリコン膜２や酸化シリコン膜５ａの除去等、半導体基板表面の薄い酸化膜の除去が繰り返し行われるが、この酸化膜の除去の際、フィールド酸化膜４の表面もエッチングされ膜厚が減少する。しかしながら、本実施の形態によれば、フィールド酸化膜４上の酸化シリコン膜５ｃによりその膜厚を補償することができるので、この上部に形成される寄生ＭＯＳの閾値電位Ｖｔを高く維持でき、素子間をつなぐ配線によるフィールド酸化膜下の寄生発生を抑えることができる。もちろんその寄生ＭＯＳの閾値電位Ｖｔは、素子に印加される電圧よりも高い必要がある。ここで、低耐圧部のＭＩＳＦＥＴＱｎ１、Ｑｐ１に印加される電圧は、例えば、３．６Ｖ程度であり、また、高耐圧部のＭＩＳＦＥＴＱｎ２、Ｑｐ２に印加される電圧は、例えば、２０Ｖ程度である。なお、酸化シリコン膜２、５ｄより、酸化シリコン膜５ｃの膜厚を大きくしておけば、より効果的である。
【００５３】
次いで、半導体基板１上に、ＣＶＤ法により、多結晶シリコン膜１１を堆積する。次に、多結晶シリコン膜１１を、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１のゲート絶縁膜５ｄ上に残存するようパターニングする。この多結晶シリコン膜１１は、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１のゲート電極ＳＧ（第２導電膜）となる。この際、容量素子形成領域ＣＡの下部電極ＬＥ上の容量絶縁膜（図示せず）上にも多結晶シリコン膜１１を残存させる。この多結晶シリコン膜１１は、容量素子Ｃの上部電極ＵＥとなる。なお、多結晶シリコン膜１１の表面にタングステンシリサイド層を形成した後、パターニングすることによってゲート電極ＳＧを形成してもよい。このタングステンシリサイド層は、多結晶シリコン膜１１上に、タングステン膜等の金属膜を堆積し、熱処理を施すことにより形成する。このシリサイド層は、ゲート電極ＳＧの低抵抗化のために形成する。
【００５４】
次いで、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１および高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のソース、ドレイン領域を形成するが、以下これらのソース、ドレイン領域の形成について説明する。
【００５５】
図１７に示すように、半導体基板１上にレジスト膜Ｒ７を形成し、低耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＬＮ上を開孔する。次いで、レジスト膜Ｒ７および低耐圧ＭＩＳＦＥＴＱｎ１のゲート電極ＳＧをマスクに、リンをイオン注入する。
【００５６】
次いで、レジスト膜Ｒ７を除去した後、図１８に示すように、半導体基板１上にレジスト膜Ｒ８を形成し、低耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＬＰ上を開孔する。次いで、レジスト膜Ｒ８および低耐圧ＭＩＳＦＥＴＱｐ１のゲート電極ＳＧをマスクに、ボロンをイオン注入する。
【００５７】
次いで、レジスト膜Ｒ８を除去した後、低耐圧ＭＩＳＦＥＴＱｎ１およびＱｎ２のゲート電極ＳＧの両側に、それぞれ注入されたリンおよびボロンを熱拡散させることによって、ｐ−型半導体領域１４およびｎ−型半導体領域１３を形成する（図１９）。
【００５８】
次いで、図１９に示すように、半導体基板１上に酸化シリコン膜を堆積した後、エッチバックすることにより、低耐圧ＭＩＳＦＥＴＱｎ１およびＱｎ２のゲート電極ＳＧの側壁にサイドウォール膜１６ｓを形成する。
【００５９】
次いで、図２０に示すように、低耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＬＰ、高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＨＰおよび高耐圧ｎチャネル型ＭＩＳＦＥＴＱｎ２のゲート電極ＦＧ上にレジスト膜Ｒ９を形成する。次いで、レジスト膜Ｒ９をマスクに、ヒ素（Ａｓ）をイオン注入し、アニールし、活性化することによって、低耐圧ｎチャネル型ＭＩＳＦＥＴＱｎ１および高耐圧ｎチャネル型ＭＩＳＦＥＴＱｎ２のゲート電極（ＳＧ、ＦＧ）の両側に、ｎ＋型半導体領域１７（ソース、ドレイン領域）を形成する（図２１）。
【００６０】
次いで、図２１に示すように、低耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＬＮ、高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＨＮおよび高耐圧ｐチャネル型ＭＩＳＦＥＴＱｐ２のゲート電極ＦＧ上にレジスト膜Ｒ１０を形成する。次いで、レジスト膜Ｒ１０をマスクに、ボロンをイオン注入し、アニールし、活性化することによって、低耐圧ｐチャネル型ＭＩＳＦＥＴＱｐ１および高耐圧ｐチャネル型ＭＩＳＦＥＴＱｐ２のゲート電極（ＳＧ、ＦＧ）の両側に、ｐ＋型半導体領域１８（ソース、ドレイン領域）を形成する（図２２（ａ））。なお、この際ボロンは、フィールド酸化膜４、４ａおよび酸化シリコン膜５ｃ下には、注入されない。
【００６１】
ここで、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート電極ＦＧ上に、レジスト膜Ｒ７、Ｒ８を残存させるのは、イオン注入により、ゲート電極ＦＧが帯電し、ゲート酸化膜の絶縁破壊が生じることを防ぐためである。
【００６２】
ここまでの工程で、低耐圧部（ＬＮ、ＬＰ（第１領域））に、ＬＤＤ(Lightly Doped Drain)構造のソース、ドレイン（ｎ−型半導体領域１３およびｎ＋型半導体領域１７、ｐ−型半導体領域１４およびｐ＋型半導体領域１８）を備えた低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１（第１ＭＩＳＦＥＴ）が形成される。また、高耐圧部（ＨＮ、ＨＰ（第２領域））に、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２（第２ＭＩＳＦＥＴ）が形成される。
【００６３】
次いで、これらのＭＩＳＦＥＴＱｎ１、Ｑｎ２、Ｑｐ１、Ｑｐ２および容量素子Ｃ上に、酸化シリコン膜等からなる層間絶縁膜ＳＺを堆積し、所望の領域上にコンタクトホール（図示せず）を形成した後、コンタクトホール内を含む層間絶縁膜上に第１層配線Ｍ１を形成する（図２２（ｂ）参照）。また、第１層配線Ｍ１上には、さらに、層間絶縁膜と配線用のメタルの形成を繰り返すことによって多層配線を形成することが可能である。また、最上層配線上には、チップ全体を覆う保護膜が形成されるが、その図および詳細な説明は省略する。
【００６４】
なお、本実施の形態においては、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１のゲート電極ＳＧを多結晶シリコン膜１１により形成し、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート電極ＦＧを多結晶シリコン膜１０により形成したが、これらのゲート電極を多結晶シリコン膜１１により形成することも可能である。
【００６５】
即ち、図１４（ｂ）に示すように、本実施の形態の多結晶シリコン膜１０の堆積（図１３参照）後、容量素子形成領域ＣＡの酸化シリコン膜５ｃ上にのみ多結晶シリコン膜１０を残存させ、下部電極ＬＥを形成する。
【００６６】
次いで、半導体基板１上に、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１の閾値電位Ｖｔを調整するために、不純物をイオン打ち込みする（図１５参照）。次いで、図１６（ｂ）に示すように、低耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＬＮおよび低耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＬＰ上の薄い酸化シリコン膜５ａを除去し、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１のゲート絶縁膜５ｄとなる酸化シリコン膜を、熱酸化により形成する。
【００６７】
次いで、半導体基板１上に、ＣＶＤ法により、多結晶シリコン膜１１を堆積すし、多結晶シリコン膜１１を、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート絶縁膜５（５ａ、５ｃ）および低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１のゲート絶縁膜５ｄ上に残存するようパターニングする。
【００６８】
以上の工程によれば、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１および高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート電極を多結晶シリコン膜１１（ＳＧ）により、同時に形成することができる。なお、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１および高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート電極を多結晶シリコン膜１０（ＦＧ）で形成することも可能であるが、以降の多結晶シリコン膜１１の堆積およびパターニング工程において、前記ゲート電極の側壁に多結晶シリコン膜１１が残存し、ＭＩＳＦＥＴの特性に影響を与えてしまう。従って、多結晶シリコン膜１１で、これらのゲート電極を形成することが望ましい。
【００６９】
（実施の形態２）
実施の形態１においては、ＭＩＳＦＥＴの形成領域ＬＮ、ＬＰ、ＨＮ、ＨＰ間の分離にフィールド酸化膜４を用いたが、溝内に埋め込まれた酸化膜を用いて分離を行ってもよい。
【００７０】
本実施の形態の半導体集積回路装置の製造方法を図２３〜図３３を用いて工程順に説明する。
【００７１】
まず、図２３に示すように、ｐ型の単結晶シリコンからなる半導体基板１を準備する。この半導体基板１は、低耐圧ｎチャネル型ＭＩＳＦＥＴＱｎ１が形成される領域ＬＮ、低耐圧ｐチャネル型ＭＩＳＦＥＴＱｐ１が形成される領域ＬＰ、高耐圧ｎチャネル型ＭＩＳＦＥＴＱｎ２が形成される領域ＨＮおよび高耐圧ｐチャネル型ＭＩＳＦＥＴＱｐ２が形成される領域ＨＰを有する。
【００７２】
この半導体基板１の表面に酸化処理を施すことにより酸化シリコン膜２を形成する。続いて、酸化シリコン膜の上部に選択的に窒化シリコン膜３を形成した後、図２４に示すように、この窒化シリコン膜３をマスクに、半導体基板１をエッチングして深さ３００nm程度の溝Ｕを形成する。ここで、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２形成領域（ＨＮ、ＨＰ）においては、後述するゲート電極の両端下部にも溝を形成する。
【００７３】
次いで、基板１を約１０００℃で熱酸化することによって、溝の内壁に膜厚１０nm程度の薄い酸化シリコン膜（図示せず）を形成する。この酸化シリコン膜は、溝の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝の内部に埋め込まれる酸化シリコン膜１０４と基板１との界面に生じるストレスを緩和するために形成する。
【００７４】
次に、図２５に示すように、溝の内部を含む基板１上にＣＶＤ法により酸化シリコン膜１０４を堆積し、溝の上部の酸化シリコン膜１０４を、窒化シリコン膜３をストッパー膜として、化学的および機械的に研磨してその表面を平坦化する。次いで、窒化シリコン膜３を除去することにより、素子分離１０４および高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２の耐圧を向上させるための酸化シリコン膜１０４ａが完成する（図２６（ａ））。
【００７５】
ここで、図２６（ｂ）に示すように、酸化シリコン膜１０４、１０４ａの表面は、前述の研磨時、以降の不純物の注入工程等における半導体基板表面の洗浄もしくは酸化シリコン膜５ａ形成前の薄い酸化シリコン膜２の除去等により、溝の端部において酸化シリコン膜１０４、１０４ａの表面が後退するという現象（リセス現象）が発生する。このリセス現象が、発生すると追って詳細に説明するように、ＭＩＳＦＥＴの耐圧の劣化や、キンク現象の発生など、種々の問題が生じ得る。なお、以降の図面においては、図面を分かりやすくするため、酸化シリコン膜１０４、１０４ａの表面の後退については、図示しない。
【００７６】
また、以降の工程のうち、実施の形態１の場合と同様の工程は、重複説明を避け、概要のみを説明する。
【００７７】
まず、図２７に示すように、高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＨＮの酸化シリコン膜１０４、１０４ａ下に、ボロンをイオン打ち込みし、ｐ型ウエル６を形成する。
【００７８】
また、高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＨＰの酸化シリコン膜１０４、１０４ａ下に、リンをイオン打ち込みし、ｎ型ウエル７を形成する。
【００７９】
この際のイオン（リン、ボロン）の打ち込みエネルギーは、高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＨＮおよび高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＨＰの酸化シリコン膜１０４、１０４ａ下にも、イオンが打ち込まれるよう設定する。
【００８０】
次いで、図２８に示すように、高耐圧ｐチャネル型ＭＩＳＦＥＴＱｐ２のソース、ドレイン領域近傍に、ボロンをイオン打ち込みすることにより、ｐ型電界緩和層８を形成する。また、高耐圧ｎチャネル型ＭＩＳＦＥＴＱｎ２のソース、ドレイン領域近傍に、リンをイオン打ち込みすることにより、ｎ型電界緩和層９を形成する。この際のイオン（リン、ボロン）の打ち込みエネルギーは、酸化シリコン膜１０４、１０４ａ下にも、イオンが打ち込まれるよう設定する。
【００８１】
次に、図２９に示すように、半導体基板１表面の薄い酸化シリコン膜２を除去した後、熱酸化によりゲート絶縁膜５の一部となる酸化シリコン膜５ａを形成する。次いで、半導体基板１上に、酸化シリコン膜５ｂを減圧化学気相成長法により堆積する。次いで、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート電極形成予定領域および高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＨＮおよび高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＨＰの酸化シリコン膜１０４上に、酸化シリコン膜５ｂが残存するよう、酸化シリコン膜５ｂをパターニングする。ここで、低耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＬＮ、低耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＬＰ上の酸化シリコン膜１０４（高耐圧部と低耐圧部の境界、図中では、高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＨＮと低耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＬＰとの境界上のフィールド酸化膜４を除く）上には、酸化シリコン膜５ｂは、残存させない。これは、実施の形態１において説明した通り、これらの領域上の酸化シリコン膜１０４の幅が狭いことから、マスクずれによるＭＩＳＦＥＴＱｎ１、Ｑｎ２のソース、ドレイン領域もしくはゲート電極の幅の縮小化を防止するためである。
【００８２】
次いで、９００℃以上の熱処理を施すことにより、酸化シリコン膜５ｂの膜質を改善する。熱処理後の酸化シリコン膜を５ｃとする。高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート電極形成予定領域上の酸化シリコン膜５ｃは、ゲート絶縁膜５の一部となる。即ち、この酸化シリコン膜５ｃと酸化シリコン膜５ａとで、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート絶縁膜５を構成する。
【００８３】
また、高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＨＮおよび高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＨＰの酸化シリコン膜１０４上の酸化シリコン膜５ｃにより、これらの領域上に形成される寄生ＭＯＳの閾値電位Ｖｔを大きくすることができる。
【００８４】
また、酸化シリコン膜５ｂは、ＬＰＣＶＤにより形成されるため、酸化シリコン膜１０４、１０４ａとのエッチング比を大きくとれるため、酸化シリコン膜１０４、１０４ａの表面をほとんどエッチングすることなく、酸化シリコン膜５ｂをエッチングすることができる。その結果、酸化シリコン膜１０４の膜厚を確保することができ、この上部に形成される寄生ＭＯＳの閾値電位Ｖｔを大きくすることができる。また、前述したリセス現象による酸化シリコン膜１０４、１０４ａの表面の後退量を低減することができる。
【００８５】
次いで、図３０に示すように、半導体基板１上に、ＣＶＤ法により、多結晶シリコン膜１０を堆積する。この多結晶シリコン膜１０中には、リン等の不純物を含ませてもよい。次に、多結晶シリコン膜１０を、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート絶縁膜５（５ａ、５ｃ）上に残存するようパターニングする。この多結晶シリコン膜１０は、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート電極ＦＧとなる。
【００８６】
次いで、図３１に示すように、低耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＬＮに、ボロンをイオン打ち込みすることによりｐ型ウエル８ｂを形成する。このイオン打ち込みの際、高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＨＮの酸化シリコン膜１０４下にも、ボロンをイオン打ち込みすることにより、ｐ型ウエル８ｃを形成してもよい。また、低耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＬＰに、リンをイオン打ち込みすることによりｎ型ウエル９ｂを形成する。このイオン打ち込みの際、高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＨＰの酸化シリコン膜１０４下にも、ボロンをイオン打ち込みすることにより、ｎ型ウエル９ｃを形成してもよい。このｐ型ウエル８ｃおよびｎ型ウエル９ｃは、酸化シリコン膜１０４上形成される寄生ＭＯＳの閾値電位Ｖｔを上げるために形成する。
【００８７】
次に、図３２に示すように、低耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＬＮおよび低耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＬＰ上の薄い酸化シリコン膜５ａを除去した後、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１のゲート絶縁膜５ｄを、熱酸化により形成する。
【００８８】
次いで、半導体基板１上に、ＣＶＤ法により、多結晶シリコン膜１１を堆積する。次に、多結晶シリコン膜１１を、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１のゲート絶縁膜５ｄ上に残存するようパターニングする。この多結晶シリコン膜１１は、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１のゲート電極ＳＧとなる。なお、多結晶シリコン膜１１の表面にタングステンシリサイド層を形成した後、パターニングすることによってゲート電極ＳＧを形成してもよい。このシリサイド層は、ゲート電極ＳＧの低抵抗化のために形成する。
【００８９】
次いで、図３３（ａ）に示すように、低耐圧ＭＩＳＦＥＴＱｎ１のゲート電極ＳＧの両側に、リンをイオン注入することにより、ｎ−型半導体領域１３を形成する。また、低耐圧ＭＩＳＦＥＴＱｎ２のゲート電極ＳＧの両側に、ボロンをイオン注入することにより、ｐ−型半導体領域１４を形成する。
【００９０】
次いで、ゲート電極ＦＧおよびＳＧ上に酸化シリコン膜１５を形成した後、半導体基板１上に酸化シリコン膜を堆積し、エッチバックすることにより、ゲート電極ＦＧ、ＳＧと酸化シリコン膜１５との積層膜の側壁にサイドウォール膜１６ｓを形成する。
【００９１】
次いで、低耐圧ｎチャネル型ＭＩＳＦＥＴＱｎ１および高耐圧ｎチャネル型ＭＩＳＦＥＴＱｎ２のゲート電極（ＳＧ、ＦＧ）の両側に、ヒ素をイオン注入することによって、ｎ＋型半導体領域１７を形成する。また、ボロンをイオン注入することによって、低耐圧ｐチャネル型ＭＩＳＦＥＴＱｐ１および高耐圧ｐチャネル型ＭＩＳＦＥＴＱｐ２のゲート電極（ＳＧ、ＦＧ）の両側に、ｐ＋型半導体領域１８を形成する。なお、この際ヒ素およびボロンは、酸化シリコン膜１０４、１０４ａおよび酸化シリコン膜５ｃ下には、注入されない。
【００９２】
ここまでの工程で、低耐圧部（ＬＮ、ＬＰ）に、ＬＤＤ(Lightly Doped Drain)構造のソース、ドレイン（ｎ−型半導体領域１３およびｎ＋型半導体領域１７、ｐ−型半導体領域１４およびｐ＋型半導体領域１８）を備えた低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１が形成される。また、高耐圧部（ＨＮ、ＨＰ）に、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２が形成される。
【００９３】
このように、本実施の形態によれば、酸化シリコン膜１０４の膜厚を確保することができるので、リセスの発生を低減することができる。その結果、リセスによる耐圧の低下やキンク現象の発生を低減することができる。ここで、耐圧の低下は、リセスの発生により発生した酸化シリコン膜１０４の表面の段差部に、電界が集中することにより起こる。また。キンク現象とは、ＭＩＳＦＥＴのサブスレッショルド特性（ゲート電圧（横軸）対ドレイン電流（縦軸）の関係による特性）において、ゲート電圧が小さい領域でドレイン電流が大きくなり、２段波形を示す現象をいう。
【００９４】
図３３（ｂ）は、図３３（ａ）の拡大図であり、図２６（ｂ）を参照しながら説明したリセスも図示している。
【００９５】
次いで、これらのＭＩＳＦＥＴＱｎ１、Ｑｎ２、Ｑｐ１、Ｑｐ２上に層間絶縁膜と配線用のメタルの形成を繰り返すことによって多層の配線が形成され、また、最上層配線上には、チップ全体を覆う保護膜が形成されるが、その図および詳細な説明は省略する。
【００９６】
（実施の形態３）
本実施形態の半導体集積回路装置の製造方法を図３４〜図３９を用いて工程順に説明する。
【００９７】
まず、図３４に示すように、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート絶縁膜５（５ａ、５ｃ）上にゲート電極ＦＧが形成された半導体基板１を準備する。この半導体基板１の製造工程は、図１〜図１４を参照しながら説明した実施の形態１の工程と同様であるため、その説明を省略する。なお、図３４に示す半導体基板は、酸化シリコン膜１０４、１０４ａ上に、酸化シリコン膜５ｃを有しているため、実施の形態１の場合と同様に、酸化シリコン膜１０４の膜厚を確保することができ、この上部に形成される寄生ＭＯＳの閾値電位Ｖｔを大きくすることができる。
【００９８】
次に、図３５に示すように、低耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＬＮおよび低耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＬＰ上の薄い酸化シリコン膜５ａを除去した後、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１のゲート絶縁膜５ｄを、熱酸化により形成する。この際、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート電極ＦＧもわずかに酸化（５ｅ）される。また、下部電極ＬＥの表面もわずかに酸化され、酸化シリコン膜（５ｆ）が形成される（図３５）。この酸化シリコン膜５ｆは、容量素子Ｃの容量絶縁膜となる。容量素子Ｃの信頼性を高めるため、下部電極ＬＥとなる多結晶シリコン膜１０の堆積後に、この多結晶シリコン膜１０上に、窒化シリコン膜をあらかじめ形成しておき、容量絶縁膜としてもよい。
【００９９】
次いで、窒素雰囲気下で熱処理を行うことにより、ゲート絶縁膜５ｄを窒化する。このように、ゲート絶縁膜５ｄの界面に窒素を導入することにより、ドレイン端で発生するホットキャリアによる閾値電位Ｖｔの変動を抑えることができる。
【０１００】
次いで、図３６に示すように、半導体基板１上に、ＣＶＤ法により、多結晶シリコン膜１１１を堆積する。この多結晶シリコン膜１１１は、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１のゲート電極ＳＧの一部となる。
【０１０１】
ここで、この窒化処理を後述する閾値電位Ｖｔの調整のための不純物注入工程の後に行うと、この窒化処理で不純物が拡散し、閾値電位Ｖｔの調整が困難となる。一方、窒化処理後に、前記不純物注入工程を行う場合であっても、この不純物注入工程後に、前記多結晶シリコン膜１１１を形成する場合には、ゲート絶縁膜５ｄが露出した状態で、不純物が注入されることとなり、イオン打ち込み装置内に存在する重金属により、ゲート絶縁膜５ｄが汚染されるという問題が生じる。
【０１０２】
従って、以下に説明するように、ゲート絶縁膜５ｄ上に多結晶シリコン膜１１１を形成した状態で、多結晶シリコン膜１１１を介して、半導体基板１上に、不純物をイオン打ち込みする。
【０１０３】
まず、図３６に示すように、低耐圧ＭＩＳＦＥＴＱｎ１の閾値電位Ｖｔを調整するために、半導体基板１上に、不純物をイオン打ち込みする。次いで、図３７に示すように、低耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＬＰ上に、不純物をイオン打ち込みする。この不純物は、低耐圧ＭＩＳＦＥＴＱｐ１の閾値電位Ｖｔを調整するために行う。この際、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート電極ＦＧ上には、酸化シリコン膜５ｅおよび多結晶シリコン膜１１１が形成されているため、前記不純物は、これらの膜中に留まり、ゲート絶縁膜５（５ａ、５ｃ）中に不純物が注入されるのを防止することができる。
【０１０４】
ゲート絶縁膜５中に不純物が注入された場合には、いわゆるＮＢＴ（negative bias temperature）の問題が顕著になる。これは、ｐチャネル型ＭＩＳＦＥＴのゲート電極に、負電位を印加するだけで、その閾値電位Ｖｔが大きくなる現象をいい、特に、ゲート電極がｐ型の場合に、顕著に現れる。この現象には、ゲート絶縁膜中のボロンの存在が深く関係していると考えられており、ゲート絶縁膜中に不純物が含まれている場合に発生しやすくなると思われる。
【０１０５】
しかしながら、本実施の形態においては、ゲート絶縁膜５中に不純物が注入されるのを防止することができ、ＮＢＴ現象の発生を低減することができる。
【０１０６】
次いで、多結晶シリコン膜１１１上に多結晶シリコン膜１１１ｂを堆積する。この多結晶シリコン膜１１１と１１１ｂは、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１のゲート電極ＳＧとなる。従って、多結晶シリコン膜１１１、１１１ｂを、ゲート絶縁膜５ｄ上に残存するようパターニングする（図３８）。この際、容量素子形成領域ＣＡの下部電極ＬＥ上の酸化シリコン膜５ｆ上にも多結晶シリコン膜１１１および１１１ｂを残存させる。この多結晶シリコン膜１１１、１１１ｂは、容量素子Ｃの上部電極ＵＥとなる。なお、多結晶シリコン膜１１１ｂの表面にタングステンシリサイド層を形成した後、パターニングすることによってゲート電極ＳＧを形成してもよい。このタングステンシリサイド層は、多結晶シリコン膜１１１ｂ上に、タングステン膜等の金属膜を堆積し、熱処理を施すことにより形成する。このシリサイド層は、ゲート電極ＳＧの低抵抗化のために形成する。
【０１０７】
なお、前述の多結晶シリコン膜１０のパターニングの際、低耐圧部（ＬＮ、ＬＰ）上の多結晶シリコン膜１０のみを除去し、高耐圧部（ＨＮ、ＨＰ）上の多結晶シリコン膜１０のパターニングをゲート電極ＳＧ形成後に行ってもよい。
【０１０８】
このように、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１のゲート電極ＳＧを、多結晶シリコン膜１１１と多結晶シリコン膜１１１ｂとの積層膜としたのは、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１の閾値電位調整用の不純物を精度良くイオン打ち込みするためである。即ち、このイオン打ち込みの前に膜厚の大きい多結晶シリコン膜１１１を介してイオン打ち込みする場合には、不純物の制御が困難であり、所望の閾値電位Ｖｔが得られない。
【０１０９】
また、前述した通り、ゲート電極ＳＧ上に、シリサイド層を形成する場合、ゲート電極を構成する多結晶シリコン膜１１１が薄いと、その下層のゲート絶縁膜中のシリコンまでもがシリサイド化反応を起こし、ゲート絶縁膜５ｄの耐圧が低下する。
【０１１０】
しかしながら、本実施の形態においては、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１のゲート電極ＳＧを、多結晶シリコン膜１１１と多結晶シリコン膜１１１ｂとの積層膜としたので、閾値電位調整用の不純物を精度良くイオン打ち込みでき、また、ゲート絶縁膜５ｄの耐圧が確保することができる。
【０１１１】
次いで、低耐圧ＭＩＳＦＥＴＱｎ１、Ｑｐ１および高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のソース、ドレイン領域を形成するが、以降の工程は、図１７〜図２２を参照しながら説明した実施の形態１の場合と同様であるため、その説明を省略する。
【０１１２】
なお、本実施の形態においては、図３４に示すように、高耐圧ＭＩＳＦＥＴＱｎ２、Ｑｐ２のゲート電極形成予定領域および高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域ＨＮ、高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域ＨＰおよび容量素子形成領域ＣＡのフィールド酸化膜４上に、酸化シリコン膜５ｃが形成された半導体基板１を用いたが、この酸化シリコン膜５ｃの形成工程を省略しても、ゲート酸化膜５ａ中に、ボロンが注入されることを防止できるため、上述のＮＢＴ現象の発生を抑制することができる。
【０１１３】
図３９に、酸化シリコン膜５ｃを形成しなかった場合の半導体基板の要部断面図を示す。なお、この半導体集積回路装置の製造方法は、実施の形態１（酸化シリコン膜５ｃの形成工程を除く）および本実施の形態で説明した工程と、同様であるため、その説明を省略する。
【０１１４】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１１５】
本発明は、半導体集積回路装置およびその製造技術に適用でき、特に、高耐圧のＭＩＳＦＥＴと低耐圧のＭＩＳＦＥＴを同一半導体基板に形成した半導体集積回路装置およびその製造技術に適用して好適である。
【図面の簡単な説明】
【０１１６】
【図１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図１９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２３】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２４】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２５】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２６】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２７】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２８】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図２９】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３０】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３１】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３２】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３３】本発明の実施の形態２である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３４】本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３５】本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３６】本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３７】本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３８】本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図３９】本発明の実施の形態３である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図４０】本発明の課題を説明するための図である。
【図４１】本発明の課題を説明するための図である。
【図４２】本発明の課題を説明するための図である。
【符号の説明】
【０１１７】
１  半導体基板
２  酸化シリコン膜
３  窒化シリコン膜
４  フィールド酸化膜
４ａ  フィールド酸化膜
５  ゲート絶縁膜
５ａ  酸化シリコン膜
５ｂ  酸化シリコン膜
５ｃ  酸化シリコン膜
５ｄ  ゲート絶縁膜
５ｆ  酸化シリコン膜
６  ｎ型アイソレーション領域（ｎ型ウエル）
７  ｐ型ウエル
８  ｐ型電界緩和層
８ｂ  ｐ型ウエル
８ｃ  ｐ型ウエル
８ｄ  半導体領域
９  ｎ型電界緩和層
９ｂ  ｎ型ウエル
９ｃ  ｎ型ウエル
９ｄ  半導体領域
１０  多結晶シリコン膜
１１  多結晶シリコン膜
１３  ｎ−型半導体領域
１４  ｐ−型半導体領域
１６ｓ  サイドウォール膜
１７  ｎ＋型半導体領域（ソース、ドレイン領域）
１８  ｐ＋型半導体領域（ソース、ドレイン領域）
１０４  酸化シリコン膜
１０４ａ  酸化シリコン膜
１１１  多結晶シリコン膜
１１１ｂ  多結晶シリコン膜
ＦＧ  ゲート電極
ＳＧ  ゲート電極
ＳＺ  層間絶縁膜
Ｕ  溝
Ｃ  容量素子
ＵＥ  上部電極
ＬＥ  下部電極
Ｒ１〜Ｒ１０  レジスト膜
Ｍ１  第１層配線
ＣＡ  容量素子形成領域
ＨＮ  高耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域
ＨＰ  高耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域
ＬＮ  低耐圧ｎチャネル型ＭＩＳＦＥＴ形成領域
ＬＰ  低耐圧ｐチャネル型ＭＩＳＦＥＴ形成領域
Ｑｎ１  低耐圧ｎチャネル型ＭＩＳＦＥＴ
Ｑｎ２  高耐圧ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ１  低耐圧ｐチャネル型ＭＩＳＦＥＴ
Ｑｐ２  高耐圧ｐチャネル型ＭＩＳＦＥＴ
【図１】
2008258640.tif 000003
【図２】
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【図３】
2008258640.tif 000005
【図４】
2008258640.tif 000006
【図５】
2008258640.tif 000007
【図６】
2008258640.tif 000008
【図７】
2008258640.tif 000009
【図８】
2008258640.tif 000010
【図９】
2008258640.tif 000011
【図１０】
2008258640.tif 000012
【図１１】
2008258640.tif 000013
【図１２】
2008258640.tif 000014
【図１３】
2008258640.tif 000015
【図１４】
2008258640.tif 000016
【図１５】
2008258640.tif 000017
【図１６】
2008258640.tif 000018
【図１７】
2008258640.tif 000019
【図１８】
2008258640.tif 000020
【図１９】
2008258640.tif 000021
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
2008258640.tif 000027
【図２６】
2008258640.tif 000028
【図２７】
2008258640.tif 000029
【図２８】
2008258640.tif 000030
【図２９】
2008258640.tif 000031
【図３０】
2008258640.tif 000032
【図３１】
2008258640.tif 000033
【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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