(57)【要約】【課題】メモリセルアレイ領域となるリソグラフィの解像限界以下の直線部と、その直線部を接続する接続部とを有するソース・ドレイン拡散層を簡易に形成することが可能な半導体装置の製造方法を提供する。【解決手段】シリコン窒化膜５０上に第１ハードマスク６０、Ｘ軸方向に直線状に延びる第２ハードマスク７０を複数並列して形成する。次に、第２ハードマスク７０のヒンジ領域Ｈにイオン注入しエッチングレートを変化させる。次に、第２ハードマスク７０をマスクとして第１ハードマスク６０をエッチングし、イオン注入されていない第２ハードマスク７０のみエッチング除去する。次に、第１ハードマスク６０に側壁膜８０を形成し、第２ハードマスク７０に覆われていない第１ハードマスク６０をエッチング除去する。そして、側壁膜８０及び第１ハードマスク６０をマスクとしてシリコン窒化膜５０をエッチング除去する。【選択図】図６Ａ
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【特許請求の範囲】
【請求項１】
第１方向に直線状に延びる半導体層が複数並列して形成される第１領域、隣接する２つの前記半導体層が第２方向につながって形成される第２領域を有する半導体装置の製造方法であって、
被エッチング部材上に第１ハードマスクを形成する工程と、
前記第１ハードマスク上に第１方向に直線状に延びる第２ハードマスクを複数箇所に並列して形成する工程と、
前記第２領域において前記第２ハードマスクにイオン注入を行う一方前記第１領域はマスクによりイオン注入を防止することにより前記第２領域のウエットエッチングに対するエッチングレートを前記第１領域に比べて変化させるための改質を行う工程と、
前記第２ハードマスクをマスクとして前記第１ハードマスクをエッチングする工程と、
前記第２領域の前記第２ハードマスクを残存させつつ前記第１領域の前記第２ハードマスクを選択的にウエットエッチングにより除去する工程と、
前記第１ハードマスクの側壁に側壁膜を形成する工程と、
前記第１領域において前記第２ハードマスクに覆われず上部が露出している第１ハードマスクを選択的にエッチング除去する工程と、
前記側壁膜及び前記第１ハードマスクをマスクとして前記被エッチング部材をエッチング除去する工程と
を備えたことを特徴とする半導体装置の製造方法。
【請求項２】
前記側壁膜は、前記第２領域の前記第２ハードマスクの側壁にも形成される請求項１記載の半導体装置の製造方法。
【請求項３】
前記イオン注入を行う工程は、前記第２ハードマスクをパターニングした後に、前記第２領域以外の前記第１領域にマスクを形成して実行されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
第１方向に複数並列して設けられた直線状の直線部と、
配線につながるコンタクトを形成可能な前記第１方向の幅を有し、隣接する前記直線部同士の間を第２方向に接続する接続部とを有する半導体層を備え、
前記接続部の端部は、前記第２方向と平行な第１直線に揃って形成されている
ことを特徴とする半導体装置。
【請求項５】
前記直線部は、複数並列して形成されたハードマスクの側壁に沿った直線状の側壁膜に由来して形成される
ことを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関するものであり、特に、いわゆる側壁転写プロセスを用いて被エッチング部材をエッチングする半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体製造プロセスにおいて配線パターン（ラインアンドスペース）を形成する場合、一般的に、フォトリソグラフィマスクを用いてレジストを現像することでレジストにパターンを転写した後、これをマスクとして被エッチング材をエッチングする。
【０００３】
近年の半導体素装置の微細化に伴い、例えば、ビット線とドレインコンタクト数を少なくしたＥＥＰＲＯＭが提案されている（例えば、特許文献１参照）。さらに、ビット線とドレインコンタクト数を少なくした場合において、Ｓｉ基板側で電子・正孔対が発生する事による電子の注入（誤書き込み）の問題を解決する技術等がある（例えば、特許文献２参照）。
【０００４】
上記特許文献１、２のような技術には、２本１組のソース・ドレイン拡散層（半導体層）に共通コンタクト形成可能な半導体装置が必要とされる。この共通コンタクトを形成可能な半導体装置の構造は、上面から観てその一部を接続されたＨ型のソース・ドレイン拡散層を有するものである。
【０００５】
しかしながら、上記のＨ型のソース・ドレイン拡散層を形成する場合、半導体装置の縮小化によるリソグラフィ解像度の限界が問題となる。具体的には、最小ピッチで並んだソース・ドレイン拡散層の一部分にコンタクトフリンジを形成する場合、隣接するソース・ドレイン拡散層のコンタクトフリンジ間は、リソグラフィによって十分に解像して形成することはできず、狭スペースとなり、ショート等の生じる虞がある。また、エッチングによる形成も困難である。つまり、上記問題に伴い、歩留まりも低下する。
【０００６】
また、特許文献２に開示されているように、２本の拡散層の中央にコンタクトを形成する方法では、ソース・ドレイン拡散層とコンタクトとの接触面積が小さい為、コンタクト抵抗の増大を引き起こし問題となる。また、合わせズレなどで片側にずれてしまった場合は、オープン不良となる。
【０００７】
一方、いわゆる側壁転写プロセスにより、リソグラフィの解像度の限界以下のパターンを形成する技術がある。しかしながら、この技術を用いてソース・ドレイン拡散層を形成し、２本のソース・ドレイン拡散層を跨ぐようにコンタクトフリンジを形成すれば、追加のリソグラフィ工程及びエッチング工程が必要となる。さらに、リソグラフィも隣接パターンとの狭スペースの問題や、ソース・ドレイン拡散層との合わせズレの問題等が同様に起こると予想される。
【特許文献１】特開平２−７４０６９号公報
【特許文献２】特開平６−２７５８００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、メモリセルアレイ領域として用いられるリソグラフィの解像限界以下の直線部と、その直線部を接続する任意の幅をもつ接続部とを有するソース・ドレイン拡散層を簡易に形成することが可能な半導体装置の製造方法、及び半導体装置を提供する。
【課題を解決するための手段】
【０００９】
この発明の一態様に係る半導体装置の製造方法は、第１方向に直線状に延びる半導体層が複数並列して形成される第１領域、隣接する２つの前記半導体層が第２方向につながって形成される第２領域を有する半導体装置の製造方法であって、被エッチング部材上に第１ハードマスクを形成する工程と、前記第１ハードマスク上に第１方向に直線状に延びる第２ハードマスクを複数箇所に並列して形成する工程と、前記第２領域において前記第２ハードマスクにイオン注入を行う一方前記第１領域はマスクによりイオン注入を防止することにより前記第２領域のウエットエッチングに対するエッチングレートを前記第１領域に比べて変化させるための改質を行う工程と、前記第２ハードマスクをマスクとして前記第１ハードマスクをエッチングする工程と、前記第２領域の前記第２ハードマスクを残存させつつ前記第１領域の前記第２ハードマスクを選択的にウエットエッチングにより除去する工程と、前記第１ハードマスクの側壁に側壁膜を形成する工程と、前記第１領域において前記第２ハードマスクに覆われず上部が露出している第１ハードマスクを選択的にエッチング除去する工程と、前記側壁膜及び前記第１ハードマスクをマスクとして前記被エッチング部材をエッチング除去する工程とを備えたことを特徴とする。
【００１０】
また、この発明の一態様に係る半導体装置は、第１方向に複数並列して設けられた直線状の直線部と、配線につながるコンタクトを形成可能な前記第１方向の幅を有し、隣接する前記直線部同士の間を第２方向に接続する接続部とを有する半導体層を備え、前記接続部の端部は、前記第２方向と平行な第１直線に揃って形成されていることを特徴とする。
【発明の効果】
【００１１】
この発明によれば、メモリセルアレイ領域として用いられるリソグラフィの解像限界以下の直線部と、その直線部を接続する任意の幅をもつ接続部とを有するソース・ドレイン拡散層を簡易に形成することが可能な半導体装置の製造方法、及び半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１２】
次に、本発明の実施形態を、図面を参照して詳細に説明する。
【００１３】
本発明の一実施形態に係る半導体装置の構造を、図１を参照して説明する。図１に示すように、一実施形態に係る半導体装置は、半導体基板上のＸ軸方向に直線状に伸びる複数本のソース・ドレイン拡散層１、ソース・ドレイン拡散層１の上部にＹ軸方向（Ｘ軸方向と直交する方向）に伸びるワード線２、ソース・ドレイン拡散層１の上部にＹ軸方向に伸びるセレクトゲート線３を有する。
【００１４】
ソース・ドレイン拡散層１は、Ｈ型に形成されている。ソース・ドレイン拡散層１は、各々Ｘ軸方向に平行にのびる２本の直線部１１、隣接する直線部１１同士を互いに接続するＹ軸方向にのびる接続部１２から構成されている。本実施形態の半導体装置においては、直線部１１を形成した箇所がメモリセルアレイ領域Ｍとして機能し、接続部１２を形成した箇所が、ソース・ドレイン拡散層１をビット線（図示略）に接続するためのフリンジ領域Ｈとして機能する。接続部１２のＸ軸方向の幅は、ビット線とコンタクトを形成可能な幅であり、全てのＸ軸方向の端部は、Ｙ軸方向に平行に一直線状に揃って形成されている。接続部１２のＹ軸方向の幅は、直線部１１よりも幅広に形成されている。
【００１５】
後述するように図１に示す半導体装置において、直線部１１は、複数並列して形成されたハードマスクの側壁に沿った直線状の側壁膜に由来して形成される。接続部１２は、マスク形成後、接続部１２に整合する矩形状のイオン注入領域Ｉのハードマスクに不純物イオンを注入する工程を経て形成される。接続部１２は、このイオン注入工程によりウエットエッチングに対するエッチングレートを直線部１１に比べて変化させたハードマスク及び側壁膜に由来して形成される。イオン注入領域Ｉは、接続部１２のＸ軸方向の幅と同一の幅を有する。すなわち、接続部１２のＸ軸方向の幅は、イオン注入領域Ｉ以外に形成されたマスク、及びハードマスクの境界に基づくものである。
【００１６】
次に、本発明の一実施形態に係る半導体装置の製造方法を、図２Ａ（図２Ｂ，図２Ｃ）〜図１５Ａ（図１５Ｂ，図１５Ｃ）を参照して説明する。なお、図２Ａ〜図１５Ａは、製造工程における半導体装置の上面図であり、図２Ｂ〜図１５Ｂは、図２Ａ〜図１５ＡのＡ−Ａ’断面図であり、図２Ｃ〜図１５Ｃは、図２Ａ〜図１５ＡのＢ−Ｂ’断面図である。以下の例では、半導体基板４１上のパッド酸化膜４２を介して形成されたシリコン窒化膜（ＳｉＮ）５０を被エッチング部材としてエッチングするものとする。そして、メモリセルアレイ領域Ｍにおいては、側壁転写プロセスを用いてリソグラフィの解像限界以下のソース・ドレイン拡散層１の直線部１１をシリコン窒化膜５０により形成し、フリンジ領域Ｈにおいては、ソース・ドレイン拡散層１の直線部１１を接続する任意の幅を有する接続部１２を同時にシリコン窒化膜５０により形成するものとする。
【００１７】
まず、図２Ａ〜図２Ｃに示すように、被エッチング部材としてのシリコン窒化膜５０上に、これをエッチングするために用いるＴＥＯＳ膜からなる第１ハードマスク６０を堆積する。これはあくまでも一例であり、第１ハードマスク６０は、エッチング条件やマスク材料等を考慮して、様々な形式（層数、各層の厚さ、材料等）のものが用いられ得る。
【００１８】
第１ハードマスク６０は、後述するように、側壁膜８０を形成するための側壁形成材として機能するものである。この第１ハードマスク６０の上に更に、アモルファスシリコンからなる第２ハードマスク７０を形成する。この第２ハードマスク７０は、ＴＥＯＳ膜からなる第１ハードマスク６０を所望のパターンにエッチングするために形成されるものである。また、第２ハードマスク７０としては、アモルファスシリコンの代わりに、ポリシリコンなどイオン注入によりウエットエッチングに対するエッチングレートが変化する性質を有する材料とすることも可能である。
【００１９】
次に図３Ａ〜図３Ｃに示すように、この第２ハードマスク７０の全面に反射防止膜９１を塗布し、さらにその反射防止膜９１の上面にレジストを塗布した後、フォトリソグラフィ法によりレジストを現像し、所望のパターン形状を有するレジスト９２を形成する。レジスト９２は、並列した複数本のＸ軸方向に伸びる矩形状のパターン形状を有する。ここで、レジスト９２は、最小線幅Ｗのラインアンドスペースを有し、ラインとスペースの間隔Ｗは略等しいものとする。
【００２０】
続いて、図４Ａ〜図４Ｃに示すように、等方性エッチングにより、反射防止膜９１をエッチングすると同時にレジスト９２をスリミング処理して、フォトリソグラフィの解像限界以下の幅までレジスト９２を細化させる。そして、スリミング処理されたレジスト９２をマスクとした異方性エッチングにより、第２ハードマスク７０をエッチングする。つまり、並列した複数本のＸ軸方向に伸びる第２ハードマスク７０が形成される。そのエッチングの後、図５Ａ〜図５Ｃに示すように、反射防止膜９１及びレジスト９２は剥離される。ここで、レジスト９２のライン幅が１／２Ｗ、スペース幅が３／２Ｗになるようにする。
【００２１】
そして、図６Ａ〜図６Ｃに示すように、第２ハードマスク７０のうち側壁転写プロセスによりリソグラフィの解像限界以下のラインアンドスペースパターンを形成したい領域（ここではメモリセルアレイ領域Ｍ）にのみレジスト９３を形成する。
【００２２】
続いて、図７Ａ〜図７Ｃに示すように、レジスト９３をマスクとして不純物イオン（ボロン（Ｂ）、リン（Ｐ）、砒素（Ａｓ）又は二フッ化ボロン（ＢＦ２）が好ましい）を第２ハードマスク７０に注入する。一例として、イオン注入がされるハードマスク７０Ｂにおける不純物濃度が１×１０２０ｃｍ−３となるようにイオン注入条件を調整する。これにより、レジスト９３で覆われずイオン注入を受けた第２ハードマスク７０Ｂは、レジスト９３で覆われイオン注入を受けなかった第２ハードマスク７０に比べ、アルカリ系溶液を用いたウエットエッチングに対するエッチングレートが低いものとされる。
【００２３】
続いて、図８Ａ〜図８Ｃに示すように、レジスト９３を剥離した後、図９Ａ〜図９Ｃに示すように、第２ハードマスク７０、７０Ｂをマスクとした異方性エッチングにより、側壁形成材となる第１ハードマスク６０をエッチングする。
【００２４】
その後、図１０Ａ〜図１０Ｃに示すように、アルカリ系溶液を用いたウエットエッチングにより、イオン注入がされていない第２ハードマスク７０を選択的に除去し、イオン注入がされた第２ハードマスク７０Ｂは残存させる。アルカリ系溶液によるウエットエッチングでは、酸化膜、窒化膜に対する選択比も高いため、側壁形成材である第１ハードマスク６０及び下地層（被エッチング部材）のシリコン窒化膜５０にはなんら悪影響を与えない。この方法により、メモリセルアレイ領域Ｍの第２ハードマスク７０のみを容易に且つ、他への副作用を生じさせることなく除去することができる。
【００２５】
その後、図１１Ａ〜図１１Ｃに示すように、第１ハードマスク６０上の全面に、第２ハードマスク７０Ｂの上面も含め、アモルファスシリコン膜をＣＶＤ法により堆積させる。そして、異方性エッチングにより、第１ハードマスク６０の側壁、第２ハードマスク７０Ｂの側壁のみにアモルファスシリコン膜が残るようにエッチングし、この残存された膜が側壁膜８０（アモルファスシリコン膜）とされる。側壁膜８０は、フリンジ領域Ｈにおいて、第１ハードマスク６０が次工程（図１２Ａ〜図１２Ｃ）でエッチングされることを防止するため、第２ハードマスク７０Ｂの側壁上部にまで到達していることが望ましい。なお、第１ハードマスク６０は、解像限界に従う最小線幅Ｗの半分の１／２Ｗ程度の幅にエッチングされている。従ってここでは、側壁膜８０の幅が１／２Ｗ程度になるよう、アモルファスシリコンの堆積厚さ、エッチング条件等を設定する。
【００２６】
続いて、図１２Ａ〜図１２Ｃに示すように、希フッ酸などのウエットエッチングを用い、メモリセルアレイ領域Ｍにおいて側壁膜８０の間に挟まれ上部が露出した第１ハードマスク６０をエッチング除去する。一方、フリンジ領域Ｈにおいて第２ハードマスク７０Ｂにより覆われた第１ハードマスク６０はエッチングされず残存する。これにより、メモリセルアレイ領域Ｍにおいては、１／２Ｗの幅の側壁膜８０のみがスペース幅１／２Ｗでシリコン窒化膜５０上に残存する。このような側壁膜８０のみをマスクとしたエッチングにより、ライン幅１／２Ｗ、スペース幅１／２Ｗのリソグラフィの解像限界以下の半導体層のパターンがメモリセルアレイ領域Ｍに形成される。一方、ヒンジ領域Ｈにおいては、第２ハードマスク７０Ｂ及び側壁膜８０により覆われた第１ハードマスク６０がエッチングされず残存され、これが側壁膜８０と共にエッチングマスクとされる。
【００２７】
その後、図１３Ａ〜図１３Ｃに示すように、アモルファスシリコンからなる側壁膜８０、及び同様にアモルファスシリコンからなる第２ハードマスク７０Ｂをマスクとした異方性エッチングにより、シリコン窒化膜５０をエッチングする。このとき第２ハードマスク７０Ｂもエッチング除去されて無くなるような膜厚に第２ハードマスク７０Ｂを設定しておくことが好ましい。
【００２８】
更に側壁膜８０をマスクとしてエッチングを継続し、図１４Ａ〜図１４Ｃに示すように第１ハードマスク６０のエッチングを行う。この工程により、シリコン窒化膜５０は、図１４Ａに示すように、上面からみて閉ループ形状となる。続いて、図１５Ａ〜図１５Ｃに示すように、シリコン窒化膜５０のＸ軸方向の両端部をリソグラフィの後、エッチング除去する。これにより、シリコン窒化膜５０のＸ軸方向の両端部は、図１５Ａに示すように、ライン形状となる。
【００２９】
そして、図１６Ａ〜図１６Ｃに示すように、シリコン窒化膜５０をマスクとして、その下層のパッド酸化膜４２及び半導体基板４１をエッチングする。これら工程を経て、シリコン窒化膜５０の下層に、図１に示した直線部１１及び接続部１２を有するＨ型のソース・ドレイン拡散層１が形成される。
【００３０】
以上のように本実施形態に係る半導体装置の製造方法は、並列して直線状に形成された複数の第２ハードマスク７０を第１ハードマスク６０上に形成し、それら複数の第２ハードマスク７０を跨ぐように直線状にボロン等の不純物イオンを注入して改質を行う。これにより本実施形態は、リソグラフィの解像限界以下のソース・ドレイン拡散層１の直線部１１と、直線部１１同士を接続する接続部１２とを同一のリソグラフィ工程により形成可能であり、従来に比べると格段にリソグラフィの難易度を低減することができる。
【００３１】
以上、発明の一実施形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記実施形態では、側壁膜８０としてアモルファスシリコン膜で形成する例を示したが、エッチング条件その他によっては、これ以外の材料、例えばシリコン酸化膜等を材料とすることも可能である。また、上記実施形態では、シリコン窒化膜５０を上面からみてＨ型の形状に形成したが、図１５Ａ〜図１５Ｃに示す工程を省略し、図１４Ａに示すようにシリコン窒化膜５０を閉ループ形状に形成してもよい。また、上記実施形態において、ソース・ドレイン拡散層１をＨ型の形状として説明したが、本発明に係るソース・ドレイン拡散層は、Ｈ型の形状に限られるものではない。つまり、図１７に示すような、Ｘ軸方向に直線状に延びる直線部１１’と、その直線部１１’のＸ軸方向の複数箇所で接続する接続部１２’を有するソース・ドレイン拡散層１’であってもよい。
【図面の簡単な説明】
【００３２】
【図１】本発明の一実施形態に係る半導体装置を示す。
【図２Ａ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図２Ｂ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図２Ｃ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図３Ａ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図３Ｂ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図３Ｃ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図４Ａ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図４Ｂ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図４Ｃ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図５Ａ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図５Ｂ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図５Ｃ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図６Ａ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図６Ｂ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図６Ｃ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図７Ａ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図７Ｂ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図７Ｃ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図８Ａ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図８Ｂ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図８Ｃ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図９Ａ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図９Ｂ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図９Ｃ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図１０Ａ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図１０Ｂ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図１０Ｃ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図１１Ａ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図１１Ｂ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図１１Ｃ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図１２Ａ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図１２Ｂ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図１２Ｃ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図１３Ａ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図１３Ｂ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図１３Ｃ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図１４Ａ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図１４Ｂ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図１４Ｃ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図１５Ａ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図１５Ｂ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図１５Ｃ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図１６Ａ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図１６Ｂ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図１６Ｃ】本発明の一実施形態に係る半導体装置の製造方法の一工程を示す。
【図１７】本発明の他の実施形態に係る半導体装置のソース・ドレイン拡散層１’の形状を示す。
【符号の説明】
【００３３】
１、１’…ソース・ドレイン拡散層、１１、１１’…直線部、１２、１２’…接続部、４１…半導体基板、４２…パッド絶縁膜、５０…シリコン窒化膜、６０…第１ハードマスク（ＴＥＯＳ膜）、７０、７０Ｂ…第２ハードマスク（ａＳｉ）、８０…側壁膜、９１…反射防止膜、９２，９３…レジスト、Ｍ…メモリセルアレイ領域、Ｈ…ヒンジ領域、Ｉ…イオン注入領域。
【図１】
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【図２Ａ】
2008258360.tif 000004
【図２Ｂ】
2008258360.tif 000005
【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
2008258360.tif 000009
【図４Ａ】
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【図４Ｂ】
2008258360.tif 000011
【図４Ｃ】
2008258360.tif 000012
【図５Ａ】
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【図５Ｂ】
2008258360.tif 000014
【図５Ｃ】
2008258360.tif 000015
【図６Ａ】
2008258360.tif 000016
【図６Ｂ】
2008258360.tif 000017
【図６Ｃ】
2008258360.tif 000018
【図７Ａ】
2008258360.tif 000019
【図７Ｂ】
2008258360.tif 000020
【図７Ｃ】
2008258360.tif 000021
【図８Ａ】
2008258360.tif 000022
【図８Ｂ】
2008258360.tif 000023
【図８Ｃ】
2008258360.tif 000024
【図９Ａ】
2008258360.tif 000025
【図９Ｂ】
2008258360.tif 000026
【図９Ｃ】
2008258360.tif 000027
【図１０Ａ】
2008258360.tif 000028
【図１０Ｂ】
2008258360.tif 000029
【図１０Ｃ】
2008258360.tif 000030
【図１１Ａ】
2008258360.tif 000031
【図１１Ｂ】
2008258360.tif 000032
【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７】
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