(57)【要約】【課題】容量素子や抵抗素子がオペアンプの外部に接続された場合でもオフセットをキャンセルすることができ、また、オフセットをキャンセルしている動作中に信号出力を行うこともできるオフセットキャンセル装置を提供する。【解決手段】入力信号をオペアンプ２１０に入力してゲイン調整する複数の出力回路１６から出力される出力信号よりも少ない出力信号の組み合わせで動作するデバイスがある。選択出力回路２０が動作に必要な複数の出力回路１６の所定数の出力信号を選択して出力しつつ、判定回路３０が選択されなかった出力信号と基準信号とを比較して出力回路１６のゲイン調整を行い、オペアンプ２１０のオフセットをキャンセルする。オペアンプ２１０には、帰還容量２２６を異なる数の集合体で組み合わせて複数のＣＡＰ群が構成し、判定回路３０が正常判定する迄、ＣＡＰ群毎に機能するか否かを切り替える。【選択図】図３
2008258725.tif 000002
【特許請求の範囲】
【請求項１】
入力信号に基づいた所定の出力信号を、増幅器に付加された帰還素子によるゲインによって調整して出力する複数の出力回路と、
前記複数の出力回路の出力のうち、所定数の出力信号を選択して出力する選択回路と、
前記複数の出力回路のうち、前記選択回路にて選択されなかった出力回路の出力信号と基準となる基準信号とを比較する比較手段と、を備え、
前記出力回路は、前記増幅器の出力から前記増幅器の入力へ帰還素子を介して接続され、
前記帰還素子は、それぞれ選択可能な重み付けされた帰還素子群からなり、
前記帰還素子群の選択は、前記比較手段の比較結果に応じて行われることを特徴とするオフセットキャンセル装置。
【請求項２】
入力信号に基づいた所定の出力信号を、増幅器に付加された帰還素子によるゲインによって調整して出力する複数の出力回路と、
前記複数の出力回路から出力される出力信号よりも少ない出力信号の組み合わせで動作するデバイスと、
前記デバイスの動作に必要な前記複数の出力回路の出力信号のうち、所定数の出力信号を選択して出力する選択手段と、
前記複数の出力回路の出力信号のうち、前記選択回路により選択されなかった出力回路の出力信号と、基準となる基準信号とを比較する比較手段と、
前記比較手段で比較した結果に基づいて、前記出力回路のゲイン調整を行い、前記増幅器のオフセットをキャンセルするオフセットキャンセル手段と、を有し、
前記オフセットキャンセル手段が、
単一の帰還素子を異なる数の集合体で組み合わせて帰還素子数の異なる複数の群を構成すると共に、前記群毎に一斉に帰還素子として機能するか否かを切り替える切替手段と、
前記比較手段による比較結果が正常判定されるまで、前記切替手段による群の組み合わせを変更する組み合わせ変更手段と、
を備えることを特徴とするオフセットキャンセル装置。
【請求項３】
前記選択手段が、バイナリサーチ機能を用いており、全ての前記増幅器が前記選択手段により選択されない対象となりうることを特徴とする請求項１又は請求項２記載のオフセットキャンセル装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ゲイン調整するための帰還素子を含み、入力信号に基づいて、所定の出力信号を出力する増幅器を対象として、当該増幅器のオフセットをキャンセルするためのオフセットキャンセル装置に関する。
【背景技術】
【０００２】
従来、増幅器（オペアンプ）を構成するトランジスタのゲート面積を大きくすることで、製造ばらつきの見え方を小さくし、オペアンプのオフセットを抑制している。
【０００３】
そこで、オフセットキャンセル回路に関する先行技術として、オペアンプのトランジスタのゲート面積を大きくすることなくオペアンプのオフセットをキャンセルすることが提案されている（特許文献１参照）。
【０００４】
詳細には、入力端子に電圧が入力された際、各スイッチング素子が切り替わることにより、容量素子にオフセットを含んだ電圧が蓄積される。その後、各スイッチング素子が切り替わることにより、容量素子に蓄えられた電圧に基づきオペアンプのゲート電圧が同一値になるようフィードバックがかけられるのでオペアンプのオフセットがキャンセルされる。
【特許文献１】特開２００１−２９２０４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、増幅率を設定するための容量素子や抵抗素子等の帰還素子がオペアンプの外部に接続された場合、当該容量及び抵抗値に起因するオフセットには、増幅率の補正を行う必要があり、従来のオフセットキャンセル回路では対応するのは困難である。
【０００６】
また、従来のオフセットキャンセル回路では、オフセットのキャンセル動作中に信号出力を行うことができない。言い換えれば、オフセットキャンセルモードを設定しなければならず、作業効率の低下を招いている。
【０００７】
本発明は、上記事実を考慮し、容量素子や抵抗素子等の帰還素子が増幅器主構部の外部に接続された場合でも容易にオフセットをキャンセルすることができ、かつ、オフセットキャンセル動作と、通常信号出力動作を同時進行することができるオフセットキャンセル装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
請求項１に記載の発明は、入力信号に基づいた所定の出力信号を、増幅器に付加された帰還素子によるゲインによって調整して出力する複数の出力回路と、前記複数の出力回路の出力のうち、所定数の出力信号を選択して出力する選択回路と、前記複数の出力回路のうち、前記選択回路にて選択されなかった出力回路の出力信号と基準となる基準信号とを比較する比較手段と、を備え、前記出力回路は、前記増幅器の出力から前記増幅器の入力へ帰還素子を介して接続され、前記帰還素子は、それぞれ選択可能な重み付けされた帰還素子群からなり、前記帰還素子群の選択は、前記比較手段の比較結果に応じて行われることを特徴とする。
【０００９】
請求項２に記載の発明は、入力信号に基づいた所定の出力信号を、増幅器に付加された帰還素子によるゲインによって調整して出力する複数の出力回路と、前記複数の出力回路から出力される出力信号よりも少ない出力信号の組み合わせで動作するデバイスと、前記デバイスの動作に必要な前記複数の出力回路の出力信号のうち、所定数の出力信号を選択して出力する選択手段と、前記複数の出力回路の出力信号のうち、前記選択回路により選択されなかった出力回路の出力信号と、基準となる基準信号とを比較する比較手段と、前記比較手段で比較した結果に基づいて、前記出力回路のゲイン調整を行い、前記増幅器のオフセットをキャンセルするオフセットキャンセル手段と、を有し、前記オフセットキャンセル手段が、単一の帰還素子を異なる数の集合体で組み合わせて帰還素子数の異なる複数の群を構成すると共に、前記群毎に一斉に帰還素子として機能するか否かを切り替える切替手段と、前記比較手段による比較結果が正常判定されるまで、前記切替手段による群の組み合わせを変更する組み合わせ変更手段と、を備える。
【発明の効果】
【００１０】
以上説明したように本発明によれば、容量素子や抵抗素子等の帰還素子が増幅器主構部の外部に接続された場合でも容易にオフセットをキャンセルすることができ、かつ、オフセットキャンセル動作と、通常信号出力動作を同時進行することができるオフセットキャンセル装置を提供することができるという優れた効果が得られる。
【発明を実施するための最良の形態】
【００１１】
図１に示すように、第１実施形態に係る駆動回路１０は、ＬＣＤを駆動させる駆動ドライバの駆動回路の全体構成である。また、ＬＣＤを駆動させるための複数の液晶駆動用集積回路（複数の出力回路１６）にはそれぞれにオペアンプ（図示省略）が備えられている。
【００１２】
駆動回路１０は、出力回路（１）１６〜出力回路（ｎ＋１）１６（以下、総称するときは出力回路１６とする）、出力選択回路（１）２０〜出力選択回路（ｎ）２０（以下、総称するときは出力選択回路２０とする）、出力端子（１）１２〜出力端子（ｎ）１２（以下、総称するときは出力端子１２とする）、及び判定回路３０を備えている（但し、ｎは自然数）。
【００１３】
また、判定回路３０はコンパレータ３４及び判定出力回路４２を備えている。
【００１４】
出力回路（１）１６〜出力回路（ｎ＋１）１６は、一方の信号線１４を介して、出力選択回路（１）２０〜出力選択回路（ｎ）２０に接続されており、一方の信号線１４から出力選択回路（１）２０〜出力選択回路（ｎ）２０へ出力信号を出力している。また、出力回路（１）１６〜出力回路（ｎ＋１）１６は、他方の信号線１８を介して、判定回路３０に接続されており、他方の信号線１８から判定回路３０へ出力信号を出力している。なお、出力回路（１）１６〜出力回路（ｎ＋１）１６それぞれから出力されている他方の信号線１８は、１つの配線として全て短絡（ショート）している。
【００１５】
さらに、出力選択回路２０には隣接する２個の出力回路１６からの一方の信号線１４がそれぞれ接続されている。
【００１６】
また、出力回路（１）１６〜出力回路（ｎ＋１）１６の他方の信号線１８は、判定回路３０に接続されている。出力選択回路（１）２０〜出力選択回路（ｎ）２０は、出力端子（１）１２〜出力端子（ｎ）１２と１対１で接続されている。出力選択回路（１）２０〜出力選択回路（ｎ）２０は、互いに隣接する２つの出力回路１６から、一方の信号線１４を介して、送信される出力信号のいずれか一方を選択する。例えば、ｋ番目の出力選択回路（ｋ）２０であれば、ｋ番目の出力回路（ｋ）１６又はｋ＋１番目の出力回路（ｋ＋１）１６いずれか一方の出力回路１６を選択し、ｋ番目の出力端子（ｋ）に出力信号を送信する（ｋは自然数）。
【００１７】
判定回路３０は、入力側に他方の信号線１８と第１の信号線３２が接続されたコンパレータ３４と、コンパレータ３４の出力側の第２の信号線３６を入力とし、出力が複数の出力回路１６の各々に接続された判定出力回路４２とを備える。
【００１８】
コンパレータ３４は、出力回路１６によって他方の信号線１８から入力された入力信号（入力電圧）と、第１の信号線３２から入力される基準信号（基準電圧）と比較し、比較結果の信号（出力電圧）を第２の信号線３６を介し、判定出力回路４２へ送信する。また、判定出力回路４２は、コンパレータ３４から第２の信号線３６を介して送信されてきた出力電圧を基に、出力回路のオペアンプの増幅率を判定した結果を示す判定出力信号を生成し、所定のタイミングにて第３の信号線４０を介し、その判定出力信号を複数の出力回路１６へ送信する。そこでは、判定結果である判定出力信号を複数の出力回路１６へ帰還させ、判定出力信号を基に、再度、出力回路１６から他方の信号線１８を介して出力信号を出力する帰還回路が形成される。
【００１９】
なお、複数の出力回路１６は、複数の出力選択回路２０よりも１つだけでなく、２つ以上多く備えることもできるので、その場合は、複数の出力選択回路２０は、対応する出力回路１６を変更して選択するとよい。また、複数の出力端子１２には、例えば、液晶表示パネル等が接続される。さらに、図１では、図の煩雑化を避けるために出力回路（１）１６〜出力回路（ｎ＋１）１６へ入力される入力信号の入力端子は不図示である。
【００２０】
図２は、駆動回路１０内の出力回路１６の基本的な構成図の例である。
【００２１】
出力回路１６は、オペアンプ２１０、容量素子２２０、スイッチ２１４、入力端子群２００、容量型デジタル・アナログ変換回路（以下、ＣＤＡＣと呼ぶ。）２０２、容量回路２２２、及びゲイン調整容量用ラッチ２３０を備えている。
【００２２】
なお、全ての出力回路１６は、全て同じ構成である。また、ゲイン調整容量用ラッチ２３０は記憶手段であり、容量素子は帰還素子の一種である。
【００２３】
ＣＤＡＣ２０２は、複数のスイッチ２０４及び複数の容量素子２０６を含んで構成されている。容量回路２２２は複数のスイッチ２２４及び複数の容量素子２２６を含んで構成されている。
【００２４】
すなわち、容量素子２０６はスイッチ２０４のオン／オフで数が決まり、容量素子２２６はスイッチ２２４のオン／オフの数で決まる。しかし、容量素子２２６にスイッチ２２４が一対一で対応され、個々のスイッチング制御されていたため、ラッチ回路が多くなり、制御が複雑であった。そこで、第１実施形態では、このスイッチ２２４のスイッチ制御を簡略化した。
【００２５】
図３は、第１実施形態に係る出力回路１６の詳細な構成図である。
【００２６】
容量回路２２２では、容量素子２２６及びスイッチ２２４等の構成は図２と同じだが、ゲイン調整容量用ラッチ２３０のラッチ回路とスイッチ２２４との接続が違う。
【００２７】
また、容量回路２２２では、ＣＡＰ（０）ｃ０に近い順に容量素子２２６を１つとスイッチ２２４を１つまとめてＣＡＰ群（１）ｃ１として構成され、ＣＡＰ（０）ｃ０と並列に接続されている。以降は、容量素子２２６及びスイッチ２２４それぞれが２個、４個、８個、…というように増加していく度にＣＡＰ群（２）ｃ２、ＣＡＰ群（３）ｃ３、ＣＡＰ群（４）ｃ４、…というように構成され、ＣＡＰ（０）ｃ０と並列に接続されていく。さらに、容量素子２２６をまとめてゲイン調整用容量ｃａｐと呼ぶ。
【００２８】
また、ゲイン調整容量用ラッチ２３０は、ラッチ（１）２３０Ｌ１、ラッチ（２）２３０Ｌ２、ラッチ（３）２３０Ｌ３、…、及びラッチ制御回路２３０ｃで構成されている。
【００２９】
第１実施形態に係る出力回路１６の入力端子群２００、ＣＤＡＣ２０２、オペアンプ２１０、及びスイッチ２１４は、図２の出力回路１６の構成図の例と構成、接続、機能は同じである。
【００３０】
入力端子群２００は、デジタル信号の入力ビットの数分入力するための端子群のことである。詳細には、入力端子群２００は、デジタル信号を入力する複数の入力用の端子であり、ビット毎に存在する。例えば、８ビットのデジタル信号が入力されるのであれば入力端子は８個存在する。
【００３１】
ＣＤＡＣ２０２は、図２のＣＤＡＣ２０２と同じである。
【００３２】
オペアンプ２１０では、入力端子群２００からの入力ビット数分のデジタル信号がＣＤＡＣ２０２でアナログ信号に変換され、入力ビット数分変換されたアナログ信号が加算されて第４の信号線２０８に伝達される。そこで、第４の信号線２０８を介して、オペアンプ２１０の一方の入力にアナログ信号が入力信号（入力電圧）として入力される。また、第５の信号線２１２を介して、オペアンプ２１０の他方の入力に基準信号（基準電圧）が入力される。そして、オペアンプ２１０のそれぞれの入力に入力された電位差に応じて出力信号（出力電圧）は、一方の信号線１４、及びスイッチ２１４と他方の信号線１８を介して出力される。
【００３３】
容量素子２２０は、帰還容量である。
【００３４】
スイッチ２１４では、一方の信号線１４を介し、オペアンプ２１０からの出力を出力電圧として出力させる。そこで、スイッチ２１４がオンのときには、他方の信号線１８を介して出力電圧が出力されるが、スイッチ２１４がオフのときには、一方の信号線１４からのみ出力信号が出力される。
【００３５】
スイッチ２２４は、容量回路２２２の静電容量を調整するためのゲイン調整容量用ラッチ２３０から出力される切換信号によって各ＣＡＰ群（１）ｃ１…それぞれのスイッチ２２４のオン／オフの制御をする。なお、図２のスイッチ２２４は、ゲイン調整容量用ラッチ２３０から出力される切換信号を第６の信号線２３２を介してスイッチ２２４のオン／オフの制御をする。
【００３６】
容量回路２２２は、判定回路３０が出力する判定出力信号を基に、ゲインを調整する複数の容量素子２２６で構成された回路である。
【００３７】
ＣＤＡＣ２０２は、所定のビット毎にそれぞれのスイッチ２０４と容量素子２０６の一方の端子とが直列に接続されており、直列に接続されたスイッチ２０４と容量素子２０６が所定のビット数分、複数並列に接続されている。また、ＣＤＡＣ２０２の出力側は、第４の信号線２０８に接続されている。
【００３８】
オペアンプ２１０の一方の入力側が第４の信号線２０８に接続され、他方の入力側が第５の信号線２１２に接続され、１つの出力側が一方の信号線１４に接続されている。
【００３９】
容量素子２２０の一端には、一方の信号線１４が接続されており、オペアンプ２１０の出力側が接続され、容量素子２２０の他端には、第４の信号線２０８が接続されており、ＣＤＡＣ２０２の出力側及びオペアンプ２１０の一方の入力に接続されている。
【００４０】
容量回路２２２は、オペアンプ２１０のゲインを調整する回路であり、スイッチ２２４と容量素子２２６とが直列接続されており、それぞれ容量素子２２０と並列に接続されている。
【００４１】
判定回路３０の判定出力回路４２から第３の信号線４０を介してラッチ制御回路２３０ｃに接続されている。
【００４２】
また、ラッチ制御回路２３０ｃから制御信号が、第７の信号線４０１を介して、ラッチ（１）２３０Ｌ１の入力側に接続されており、ラッチ（１）２３０Ｌ１の出力側が信号線によってＣＡＰ群（１）ｃ１の１つだけのスイッチ２２４に接続されている。以降、同様に、ラッチ制御回路２３０ｃから制御信号が、各信号線（例えば、第８の信号線４０２や第９の信号線４０３等）を介して、ラッチ回路（例えば、ラッチ（２）２３０Ｌ２やラッチ（３）２３０Ｌ３等）の入力側に接続され、ラッチ回路の出力側が信号線によってＣＡＰ群（例えば、ＣＡＰ群（２）ｃ２やＣＡＰ群（３）ｃ３等）の複数のスイッチ２２４（２個、４個、８個、…）に接続されている。
【００４３】
なお、図２のゲイン調整容量用ラッチ２３０には、スイッチ２２４のオン／オフを制御するための信号を出力するラッチ回路が、スイッチ２２４の数だけ存在する。所謂、ゲイン調整容量用ラッチ２３０に内蔵されている複数のラッチ回路は、複数のスイッチ２２４とそれぞれ１対１に対応しており、１つのラッチ回路からは第６の信号線２３２により１つのスイッチ２２４に接続されている。
【００４４】
以下、第１実施形態に係る出力回路１６の作用を説明する。
【００４５】
ここでは例としてゲイン調整用容量ｃａｐの容量素子２２６の数が７個（ＣＡＰ群（１）ｃ１、ＣＡＰ群（２）ｃ２、ＣＡＰ群（３）ｃ３）の場合の動作を説明する。
【００４６】
まず、全部のゲイン調整用ラッチ回路（ラッチ（１）２３０Ｌ１、ラッチ（２）２３０Ｌ２、ラッチ（３）２３０Ｌ３）にはオフ信号が書き込まれており、全部のスイッチ２２４はオフしている。その状態で、出力回路（１）１６内のスイッチ２１４をオンにして、それ以外の出力回路（２）１６〜出力回路（ｎ＋１）１６内のスイッチ２１４をすべてオフにする。
【００４７】
その際のスイッチ２１４の制御も、ゲイン調整容量用ラッチ２３０に内蔵されているラッチ制御回路２３０ｃによって制御されている。なお、ラッチ制御回路２３０ｃの制御は、第３の信号線４０を介して入力されてくる判定出力信号を基にして複数のラッチ（１）２３０Ｌ１、ラッチ（２）２３０Ｌ２、ラッチ（３）２３０Ｌ３にオン／オフ信号を保持させ、複数のスイッチ２２４を制御する。
【００４８】
また、出力選択回路（１）２０は、出力回路（２）１６の出力信号を出力端子（１）１２に伝達させ、以下、同様に、出力選択回路２０が出力回路１６の出力信号を出力端子１２に伝達させ、最後に出力選択回路（ｎ＋１）２０が出力回路（ｎ＋１）１６の出力信号を出力端子（ｎ）１２に伝達するための接続の切り替えを行う。
【００４９】
さらに、出力回路（１）１６のオフセットキャンセル動作が行われる。まず、容量回路２２２内のスイッチ２２４が、ゲイン調整容量用ラッチ２３０により全てオフ状態に切り替えられた状態で、帰還容量である容量素子２２０によってゲインが定められているオペアンプ２１０が出力信号を出力する。その出力された出力信号は、一方の信号線１４及びスイッチ２１４を介し、他方の信号線１８を通って、判定回路３０に入力される。そして、判定回路３０に入力された出力信号は、コンパレータ３４に入力され、コンパレータ３４は、他方の信号線１８を介して送信されてくる出力信号に現れる電圧と、第１の信号線３２を介して送信されてくる信号に現れる基準電圧とを比較した差に応じて、出力信号を第２の信号線３６を介して、判定出力回路４２に出力する。そこで、判定出力回路４２は、入力された信号を基に、判定結果の判定出力信号を所定のタイミングで第３の信号線４０に出力する。
【００５０】
判定回路３０から出力される判定出力信号は、第３の信号線４０を介し、それぞれの出力回路１６に入力される。そして、判定出力信号が入力された出力回路（１）１６は、第３の信号線４０を介し、判定回路３０から出力される判定出力信号をゲイン調整容量用ラッチ２３０に保持（記憶）させる。
【００５１】
その状態で出力をモニターし、駆動回路１０の出力回路１６のゲインが理想値より大きいと判定出力回路４２で判定すると、第３の信号線４０を介し、判定出力回路４２がラッチ制御回路２３０ｃにゲインが理想値より大きいことを示す判定出力信号を送信する。判定出力信号を受信したラッチ制御回路２３０ｃは、第９の信号線４０３を介し、ラッチ（３）２３０Ｌ３にオン信号を書き込み、４個の容量素子２２６を並列に接続されたＣＡＰ群（３）ｃ３がオンする。ＣＡＰ群（３）ｃ３がオンすることでゲイン調整容量ｃａｐの合成容量は大きくなるので、ゲインは小さくなり、その状態でまた判定を行う。
【００５２】
その状態における判定回路３０が、第３の信号線４０を介し、判定回路３０から出力される判定出力信号を再びゲイン調整容量用ラッチ２３０に記憶させる。
【００５３】
ここでゲインが理想値よりまだ大きければ、ラッチ（３）２３０Ｌ３の値はオンしてＣＡＰ群（３）ｃ３がオンのまま、ラッチ（２）２３０Ｌ２にオンが書き込まれ、ＣＡＰ群（２）ｃ２がオンする。そのため、更にゲイン調整容量ｃａｐの合成容量が大きくなり、ゲインはより小さくなる。
【００５４】
逆に、ここでゲインが理想値より小さければ、ラッチ（３）２３０Ｌ３にはオフが書き込まれてＣＡＰ群（３）ｃ３がオフし、ラッチ（２）２３０Ｌ２にオンが書き込まれてＣＡＰ群（２）ｃ２がオンする。そのため、ゲイン調整容量ｃａｐの合成容量が小さくなり、ゲインは大きくなる。
【００５５】
また、ラッチ（２）２３０Ｌ２、ラッチ（１）２３０Ｌ１に関しても同様の判定を行い、全ラッチ回路の信号を確定させる。そして、これらの動作を順次繰り返して、ゲイン調整容量用ラッチ２３０は、ラッチ（２）２３０Ｌ２及びラッチ（１）２３０Ｌ１のオン／オフを制御することにより、容量回路２２２のＣＡＰ群（２）ｃ２及びＣＡＰ群（１）ｃ１のスイッチ２２４のオン／オフを切り替えてゆき、全部のラッチ回路の信号の状態を切り替え、ゲインを調整していく。
【００５６】
そして、その都度、判定回路３０は、他方の信号線１８を介して送信されてくる出力信号に現れる電圧と、第１の信号線３２を介して送信されてくる信号に現れる基準電圧とを比較して、その比較結果を判定出力信号として第３の信号線４０を介し、出力回路１６へ送信する動作（フィードバック動作）を繰り返す。
【００５７】
そこで、判定回路３０では、他方の信号線１８を介して送信されてくる出力信号に現れる電圧が、第１の信号線３２を介して送信される信号に現れる基準電圧より低くなったとき、出力回路（１）１６のオフセットキャンセルが終了する。
【００５８】
次に、出力回路（１）１６のオフセットキャンセルが終了すると、出力回路（１）１６のスイッチ２１４がオフし、次に出力回路（２）１６のスイッチ２１４がオンする。それと共に、出力選択回路（１）２０は、出力回路（１）１６の出力信号を出力端子（１）１２へ出力するように接続する。この接続状態により出力回路（２）１６のオフセットキャンセル動作が上述のようにして行われる。
【００５９】
こうして出力回路（１）１６〜出力回路（ｎ＋１）１６のそれぞれの出力回路１６にてオフセットキャンセルが行われ、出力回路（ｎ＋１）１６までオフセットキャンセル動作が終了すると、また再び、出力回路（１）１６〜出力回路（ｎ＋１）１６のオフセットキャンセル動作が繰り返される。
【００６０】
なお、以上の全ラッチ回路、オフセットキャンセル動作、及び出力回路１６を順次切り替えてオフセットキャンセルを行う制御はゲイン調整容量用ラッチ２３０のラッチ制御回路２３０ｃで制御する。
【００６１】
また、上述のようにして行われるオフセットキャンセル動作が行われていないタイミングで出力回路１６がいくつか存在する場合、オフセットキャンセル動作が行われていないそれぞれの出力回路１６は、ＣＤＡＣ２０２により、入力端子群２００に入力される所定ビット数あるデジタル信号（入力信号）をアナログ信号（出力信号）に変換する。その後、そのアナログ信号が第４の信号線２０８を介し、オペアンプ２１０の一方の入力に入力され、オペアンプ２１０の他方の入力に第５の信号線２１２を介して入力された基準電圧を基に、入力されたアナログ信号に対する増幅が容量素子２２０及び容量回路２２２に蓄積された容量に応じて並行して行われる。
【００６２】
従って、容量素子や抵抗素子等の帰還素子が増幅器主構部の外部に接続された場合でも容易にオフセットをキャンセルすることができ、かつ、オフセットキャンセル動作と、通常信号出力動作を同時進行することができる。
【００６３】
また、ゲイン調整用容量ｃａｐのそれぞれのＣＡＰ群の増減数又は設定数に基づいてゲイン調整量を決定することでオフセットキャンセルを行うことにより、ゲインの誤差は帰還素子の一種である帰還容量素子の１つ分未満に収めることができる。詳細には、ゲインの誤差はゲイン調整用容量ｃａｐの１個分未満に収めることができる。
【００６４】
例えば、第１実施形態でのゲイン調整用容量ｃａｐの個数が７個の場合、ラッチ回路の数が３個で実現できて出力から判定の繰り返し回数は４回となる。そのため、繰り返し回数を減らして短時間でゲイン調整が可能になるので、オフセットキャンセルが短時間でできる。更に、容量の個数が１５個の場合はラッチの数は４つ、繰り返し回数は５回となり、容量の数が増えるほどオフセットキャンセルの短時間になるという効果は大きくなる。
【００６５】
さらに、オフセットスキャンの精度を上げるには、量子化誤差縮小のため容量素子２２６のゲイン調整用容量ｃａｐを小さくすると同時に容量の数を増やす必要があるが、第２実施形態だと、ゲイン調整用容量ｃａｐの数が多くなってもゲイン調整用のラッチ回路が少なくて済み、回路規模も小さくすることができる。
【００６６】
なお、図２及び図３には、オフセットキャンセル実行可能なオペアンプの各構成例を示したが、これら出力回路内の構成は、例えば、図１に示したコンパレータ３４にも適用されてよい。また、図２の出力回路１６の基本的な構成図の例及び第１実施形態（図３）では、オフセットキャンセル動作中に出力電圧を徐々に下降、上昇変化するように構成していたが、これに限らず、例えばバイナリサーチにより容量値の最適値を求める方法を適用してもよい。さらに、ゲイン調整用の容量素子２２６の容量刻みをより細やかにすることによりオフセットの精度をより高め、全出力端子１２にてより均一な出力電圧を得ることができる。
【００６７】
図４は、駆動回路１０内の出力回路１６の基本的な構成図の例の図２の変形例である。
【００６８】
出力回路１６では、第１のＮ型電界効果トランジスタ（以下、第１のＮＭＯＳトランジスタと呼ぶ）３０２及び第２のＮ型電界効果トランジスタ（以下、第２のＮＭＯＳトランジスタと呼ぶ）３０４が対となって、差動トランジスタが形成されている。
【００６９】
また、出力回路１６は、抵抗素子ＲＡ１、ＲＡ２、ＲＡ３、ＲＡ４、…抵抗素子ＲＢ１、ＲＢ２、ＲＢ３、ＲＢ４、…、スイッチ３１０、２１４、及びラッチ回路３４０で構成されている。なお、抵抗素子はすべて帰還素子の一種であり、ラッチ回路３４０は、図２のゲイン調整容量用ラッチ２３０と同じ構成である。
【００７０】
さらに、出力回路１６は、第１のＰ型電界効果トランジスタ（以下、第１のＰＭＯＳトランジスタと呼ぶ）３３０、第２のＰ型電界効果トランジスタ（以下、第２のＰＭＯＳトランジスタと呼ぶ）３３２でカレントミラー回路である。
【００７１】
また、出力回路１６は、第３のＰ型電界効果トランジスタ（以下、第３のＰＭＯＳトランジスタと呼ぶ）３３８、第３のＮ型電界効果トランジスタ（以下、第３のＮＭＯＳトランジスタと呼ぶ）３５０、第４のＮ型電界効果トランジスタ（以下、第４のＮＭＯＳトランジスタと呼ぶ）３５２で構成されている。
【００７２】
すなわち、抵抗素子ＲＡ２、ＲＡ３、…ＲＢ２、ＲＢ３、…はスイッチ３１０のオン／オフで数が決まる。しかし、抵抗素子ＲＡ２、ＲＡ３、…ＲＢ２、ＲＢ３、…にスイッチ３１０が一対一で対応され、個々のスイッチング制御されていたため、ラッチ回路が多くなり、制御が複雑であった。そこで、第２実施形態では、このスイッチ３１０のスイッチ制御を簡略化した。
【００７３】
図５は、第２実施形態に係る出力回路１６の詳細な構成図である。
【００７４】
第２実施形態に係る出力回路１６は、カレントミラー回路を構成する第１のＰＭＯＳトランジスタ３３０及び第２のＰＭＯＳトランジスタ３３２、差動トランジスタを構成する第１のＮＭＯＳトランジスタ３０２及び第２のＮＭＯＳトランジスタ３０４を備えており、図２の変形例である図４の出力回路１６と同じ構成、接続、及び機能を持っている。
【００７５】
また、出力回路１６は、第３のＰＭＯＳトランジスタ３３８、第３のＮＭＯＳトランジスタ３５０、第４のＮＭＯＳトランジスタ３５２、ラッチ回路３４０、及びスイッチ２１４を備えており、図２の変形例である図４の出力回路１６と同じ構成、接続、及び機能を持っている。
【００７６】
さらに、出力回路１６は、抵抗素子とスイッチが直列に接続されたＲＡ（１）ｒａ１、ＲＡ（２）ｒａ２、ＲＡ（３）ｒａ３、…（以下、総称するときはＲＡ系と呼ぶ）及びＲＢ系のＲＢ（１）ｒｂ１、ＲＢ（２）ｒｂ２、ＲＢ（３）ｒｂ３、…（以下、総称するときはＲＢ系と呼ぶ）で構成されている。なお、ＲＡ系では、ＲＡ（１）ｒａ１は、抵抗素子ｒａ１１及び１つのスイッチ３１０で構成され、ＲＡ（２）ｒａ２は、抵抗素子ｒａ２１、ｒａ２２及び２つのスイッチ３１０で構成され、ＲＡ（２）ｒａ３は、抵抗素子ｒａ３１、ｒａ３２、ｒａ３３、ｒａ３４及び４つのスイッチ３１０で構成されている。また、ＲＢ系でも、同様に構成される。
【００７７】
第１のＰＭＯＳトランジスタ３３０及び第２のＰＭＯＳトランジスタ３３２のソース側には電源電圧（ソース電圧であり、以下、ＶＤＤと呼ぶ）が供給されている。同様に、図４の第１５の信号線３３４にもＶＤＤが供給されている。
【００７８】
接続点（以下、ノードと呼ぶ）Ｃ（図４のノード３０６に対応）に接続された第３のＮＭＯＳトランジスタ３５０と、第３のＰＭＯＳトランジスタ３３８のドレイン側に接続された第４のＮＭＯＳトランジスタ３５２とは、それぞれのゲートに第１１の信号線３５４を介し、バイアス電圧（ＢＩＡＳ）がかけられて電流源が形成されている。
【００７９】
ラッチ回路３４０は、記憶手段であり、ＲＡ系及びＲＢ系のそれぞれのスイッチ３１０を制御する。なお、図４でも、ラッチ回路３４０は、オン／オフする信号を出力側から第１０の信号線３４２を介してスイッチ３１０に送信する。
【００８０】
また、ラッチ回路３４０は、第３の信号線４０を介して入力される判定出力信号を保持し、その保持値により所望のスイッチ３１０をラッチ（１Ａ）３４０Ｌ１Ａ、ラッチ（２Ａ）３４０Ｌ２Ａ、…（総称してラッチＡ系と呼ぶ）、ラッチ（１Ｂ）３４０Ｌ１Ｂ、ラッチ（２Ｂ）３４０Ｌ２Ｂ、…（総称してラッチＢ系と呼ぶ）によってオン／オフさせる。なお、図４では、ラッチ回路３４０は、図２に示したゲイン調整容量用ラッチ２３０と同様の構成でよく、第３の信号線４０を介して入力される判定出力信号を保持し、その保持値により所望のスイッチ３１０をゲイン調整容量用ラッチ２３０内のラッチ回路（図示省略）によってオン／オフさせる。
【００８１】
出力回路１６では、図１に示した判定回路３０から、第３の信号線４０を介し、出力回路のオペアンプの増幅率を判定した結果を示す判定出力信号が出力され、ラッチ回路３４０に入力される。
【００８２】
出力回路１６内に形成されているオペアンプの出力は、一方の信号線１４を介し、第２のＮＭＯＳトランジスタ３０４のゲートに入力されており、出力回路１６はボルテージフォロアとして動作する。各スイッチ３１０は、ラッチ回路３４０の保持値によりそのオン／オフが制御される。
【００８３】
第２実施形態の出力回路１６は、判定回路３０の判定出力回路４２から第３の信号線４０を介してラッチ制御回路３４０ｃが接続されている。なお、図２の変形例である図４には図示されていないラッチ制御回路が接続されている。
【００８４】
また、図２の変形例である図４の抵抗素子ＲＡ１は第１のＮＭＯＳトランジスタ３０２とノード３０６との間に挿入されており、第２実施形態では抵抗素子ＲＡ０がノードＤとノードＣとの間に挿入されている。さらに、図２の変形例である図４の抵抗素子ＲＢ１は第２のＮＭＯＳトランジスタ３０４とノード３０６との間に挿入されており、第２実施形態では抵抗素子ＲＢ０がノードＥとノードＣとの間に挿入されている。
【００８５】
また、ラッチ制御回路３４０ｃから制御信号が、第１３の信号線４０１Ａを介して、ラッチ（１Ａ）３４０Ｌ１Ａの入力側に接続されており、ラッチ（１Ａ）３４０Ｌ１Ａの出力側が信号線によってＲＡ（１）ｒａ１の１つだけのスイッチ３１０に接続されている。以降、同様に、ラッチ制御回路３４０ｃから制御信号が、信号線を介し、ラッチ回路の入力側に接続されており、ラッチ回路の出力側が信号線によってＲＡ系もしくはＲＢ系の複数のスイッチ３１０（２個、４個、８個、…）に接続されている。
【００８６】
なお、ラッチＡ系はラッチ回路であり、ＲＡ系は複数の抵抗素子と複数のスイッチが直列に接続されたものである。また、抵抗素子は帰還素子の一種である。
【００８７】
また、上記では、ＲＡ系について説明したが、ＲＢ系についてもＲＡ系と全く同様に構成され、対向して設置されている。
【００８８】
なお、図４では、ラッチ回路３４０から１本の信号線のように見える１本の第１０の信号線３４２が複数のスイッチ３１０の全部に入力されているように見えるが、１つのラッチ回路からは１つのスイッチ３１０に接続されているだけなので、第１０の信号線３４２及びラッチ回路は、実際には、複数のスイッチ３１０の分だけ複数存在している。
【００８９】
また、抵抗素子ＲＡ０と並列に複数の抵抗素子と複数のスイッチ３１０からなるＲＡ系を設置している。同様に抵抗素子ＲＢ０と並列に複数の抵抗素子と複数のスイッチ３１０からなるＲＢ系が設置されている。ＲＡ系のスイッチ３１０にラッチＡ系からの出力を伝達させる信号線が接続されている。また、同様に、ＲＢ系のスイッチ３１０にもＲＢ系に対応するそれぞれのラッチＢ系からの出力信号を伝達させる信号線が接続されている。
【００９０】
以下、第２実施形態に係る出力回路１６の作用を説明する。
【００９１】
ここでは、例として、ＲＡ０、ＲＢ０に平行している抵抗素子をそれぞれ７つとして説明する。まず、ラッチ全てオフ状態にした状態で出力信号（出力電圧）を理想値（所定のゲイン）と比較、判定する。その際、判定出力回路４２から第３の信号線４０を介し、判定出力信号がラッチ制御回路３４０ｃに入力される。判定出力信号が理想値より低かった場合（ゲインが低かった場合）、ラッチ（３Ａ）３４０Ｌ３Ａにオン信号を書き込みＲＡ（３）ｒａ３がオンし合成抵抗によりＤＣ間の抵抗値は小さくなる。これにより、一方の差動トランジスタである第１のＮＭＯＳトランジスタ３０２のＶｇｓ（ゲート−ソース間電位差）は大きくなり、より電流を流すようになる。その結果、出力は若干上昇する。そのときの出力信号を理想値と比較、判定し、再び、判定出力回路４２から第３の信号線４０を介し、判定出力信号がラッチ制御回路３４０ｃに入力され、まだ出力が低い場合はラッチ（２Ａ）３４０Ｌ２Ａにオン信号を書き込み、ＲＡ（２）ｒａ２をオンさせる。出力が高い場合は、ラッチ（３Ａ）３４０Ｌ３Ａをオフ、ラッチ（２Ａ）３４０Ｌ２Ａをオンにする。これをラッチ（１Ａ）３４０Ｌ１Ａに関しても同様に行いオフセットキャンセルを完了する。最初の判定のところで、出力が高い場合は、ラッチ（３Ｂ）３４０Ｌ１Ｂの方にオン信号を書き込み、以後、同様にラッチ（２Ｂ）３４０Ｌ２Ｂ、ラッチ（１Ｂ）３４０Ｌ１Ｂへと書き込みを行う。
【００９２】
なお、この出力回路１６はオペアンプに置き換えられることもでき、ＩＮＰＵＴである一方の入力は第１２の信号線３２０、基準電圧を示す他方の入力はＮＭＯＳトランジスタ３０４のゲート部分、及び出力は一方の信号線１４又は他方の信号線１８を介して出力される。
【００９３】
出力回路（１）１６におけるオフセットキャンセル動作が終了すると、その内部のスイッチ２１４がオフ状態に切り替えられ、次いで次段の出力回路（２）１６内に備えられるスイッチ２１４がオン状態に切り替えられる。なお、この切り替え時には、出力回路（１）１６のラッチ回路３４０に内蔵されている複数のラッチ回路のオン／オフを制御するラッチ制御回路３４０ｃによって、オフセットキャンセル動作が終了すると、その内部のスイッチ２１４がオフ状態に切り替えられる。また、次いで次段の出力回路（２）１６内に備えられるスイッチ２１４が、出力回路（２）１６に内蔵されている複数のラッチ回路のオン／オフを制御するラッチ制御回路によって、オン状態に切り替えられる動作も制御する。以降、同様の順序でオフセットキャンセル動作を行っていく。
【００９４】
これとともに、出力選択回路２０の切り替え動作も同時に行われ、出力回路（１）１６からの出力信号は出力端子（１）１２に伝達される。その後、次段以降の出力回路（２）１６〜出力回路（ｎ＋１）１６におけるオフセットキャンセル動作が順次行われ、出力回路（ｎ＋１）１６のオフセットキャンセル動作が終了すると、再度、出力回路（１）１６からオフセットキャンセル動作を繰り返す。
【００９５】
また、以上の全ラッチ、オフセットキャンセル動作、及び出力回路１６を順次切り替えてオフセットキャンセルを行う制御は、ラッチ回路３４０のラッチ制御回路３４０ｃで制御される。
【００９６】
従って、容量素子や抵抗素子等の帰還素子が増幅器主構部の外部に接続された場合でも容易にオフセットをキャンセルすることができ、かつ、オフセットキャンセル動作と、通常信号出力動作を同時進行することができる。
【００９７】
また、従来のスイッチとラッチが１対１であったのを、本願発明を使用することでラッチの数を大幅に減少することができ、回路規模を縮小できる。また、フィードバック回数も大幅に減少することができ、短時間でのオフセットキャンセルが可能となる。
【００９８】
例えば、抵抗素子７個を平行に挿入する場合、通常、ラッチ回路は、対となっている差動トランジスタ両側合わせて１４個必要になり、フィードバック回数は１５回になるが、第４実施形態を用いると、ラッチ回路の数は６個、フィードバック回数は４回とすることができる。抵抗素子１５個だと、通常、ラッチ回路は３０個、フィードバック回数は３１回だが、第４実施形態を用いると、ラッチ数８個、フィードバック回数は５回とすることができる。
【００９９】
さらに、ゲイン調整における調整素子、オフセットキャンセルにおける調整素子の数をバイナリサーチで決めることによって、ラッチの個数及びフィードバックの回数を削減することができる。
【０１００】
また、第２実施形態では、オフセットキャンセル実行可能なオペアンプの各構成例を示したが、これら出力回路内の構成は、例えば、図１のコンパレータ３４にも適用されてよい。また、第２実施形態では、オフセットキャンセル動作中に出力電圧を徐々に下降、上昇変化するように構成していたが、これに限らず、例えばバイナリサーチにより抵抗値の最適値を求める方法を適用してもよい。
【０１０１】
例えば、ＬＣＤ駆動ドライバで使用されるボルテージフォロアタイプのオフセットに対しても、容量素子を使用することなくオフセットをキャンセルすることができる。また、コンパレータの精度を増し、抵抗素子のユニットのＲＡ系及びＲＢ系の抵抗素子の刻みをより細かい幅に設定することにより、精度の高いオフセットキャンセルを行うことができる。
【０１０２】
なお、本実施の形態では、同一の静電容量の数を変更することによって重み付けしているが、数による重み付けに限らず、それぞれ異なる静電容量のコンデンサを複数用意し、それら１つ又は複数選択するようにして重み付けを選択してもよい。
【図面の簡単な説明】
【０１０３】
【図１】第１実施形態に係るＬＣＤを駆動する液晶ドライバ回路の全体の概略構成を示した概略図である。
【図２】駆動回路内の出力回路の基本的な構成図の例である。
【図３】第１実施形態に係る出力回路の詳細な構成図である。
【図４】駆動回路内の出力回路の基本的な構成図の例の図２の変形例である。
【図５】第２実施形態に係る出力回路の詳細な構成図である。
【符号の説明】
【０１０４】
また、出力選択回路２０は選択手段であり、判定回路３０は比較手段である。
【０１０５】
１６    出力回路（１）〜出力回路（ｎ＋１）（出力回路）
２０    出力選択回路（１）〜出力選択回路（ｎ）（選択回路）
３０    判定回路（比較手段）
２１０    オペアンプ（増幅器）
２２４、３１０    スイッチ（切替手段）
２３０    ゲイン調整用ラッチ（オフセットキャンセル手段）
２３０Ｌ１    ラッチ（１）（組み合わせ変更手段）
２３０Ｌ２    ラッチ（２）（組み合わせ変更手段）
２３０Ｌ３    ラッチ（３）（組み合わせ変更手段）
３４０Ｌ１Ａ    ラッチ（１Ａ）（組み合わせ変更手段）
３４０Ｌ２Ａ    ラッチ（２Ａ）（組み合わせ変更手段）
３４０Ｌ３Ａ    ラッチ（３Ａ）（組み合わせ変更手段）
３４０Ｌ１Ｂ    ラッチ（１Ｂ）（組み合わせ変更手段）
３４０Ｌ２Ｂ    ラッチ（２Ｂ）（組み合わせ変更手段）
３４０Ｌ３Ｂ    ラッチ（３Ｂ）（組み合わせ変更手段）
ｃ１    ＣＡＰ群（１）（帰還素子群）
ｃ２    ＣＡＰ群（２）（帰還素子群）
ｃ３    ＣＡＰ群（３）（帰還素子群）
ｒａ１    ＲＡ（１）（帰還素子群）
ｒａ２    ＲＡ（２）（帰還素子群）
ｒａ３    ＲＡ（３）（帰還素子群）
ｒｂ１    ＲＢ（１）（帰還素子群）
ｒｂ２    ＲＢ（２）（帰還素子群）
ｒｂ３    ＲＢ（３）（帰還素子群）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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