(57)【要約】    【課題】省電力モード時の消費電力が少なく、かつ、省電力モードから通常モードへの復帰に時間がかからないＳＤＲＡＭ制御回路を、提供する。    【解決手段】ＳＤＲＡＭ制御回路（メモリ制御ＡＳＩＣ２０）を、ＳＤＲＡＭ２５に定期的にリフレッシュ動作を行わせる機能と、所定の省電力モード移行要イベントが発生した場合には、ＳＤＲＡＭ２５へのＣＫＥのレベルをローレベルに変更してから、出力するＣＬＫの周波数を下げ、所定の通常モード移行要イベントが発生した場合には、出力するＣＬＫの周波数を通常周波数に戻してから、ＣＫＥのレベルをハイレベルに変更する機能とを有する回路としておく。    【選択図】図２
2008217948.tif 000002
【特許請求の範囲】
【請求項１】
ＳＤＲＡＭを制御するためのＳＤＲＡＭ制御回路であって、
所定周波数の通常クロック信号，及び，前記所定周波数よりも低周波数の省電力モード用クロック信号のいずれかを，前記ＳＤＲＡＭへ出力するためのクロック信号出力回路と、
所定の省電力モード移行要イベントが発生した場合には、前記ＳＤＲＡＭへのクロックイネーブル信号のレベルをローレベルに変更してから、前記省電力モード用クロック信号を出力するように前記クロック信号出力回路を制御し、所定の通常モード移行要イベントが発生した場合には、前記通常クロック信号を出力するように前記クロック信号出力回路を制御してから、前記ＳＤＲＡＭへのクロックイネーブル信号のレベルをハイレベルに変更する動作モード制御回路と、
前記ＳＤＲＡＭにリフレッシュ動作を行わせるための制御処理を，定期的、かつ，前記クロック信号出力回路が出力しているクロック信号の周波数とは無関係に、行うフレッシュ動作制御回路と
を備えることを特徴とするＳＤＲＡＭ制御回路。
【請求項２】
前記クロック信号出力回路が、
クロック信号を出力しない状態を取り得る回路であり、
前記動作モード制御回路が、所定の指示が与えられている場合、
前記省電力モード移行要イベントが発生した場合、前記ＳＤＲＡＭへのクロックイネーブル信号のレベルをローレベルに変更してから、クロック信号の出力を停止するように前記クロック信号出力回路を制御し、前記通常モード移行要イベントが発生した場合、前記通常クロック信号を出力するように前記クロック信号出力回路を制御してから、前記ＳＤＲＡＭへのクロックイネーブル信号のレベルをハイレベルに変更する回路として機能する回路である
ことを特徴とする請求項１記載のＳＤＲＡＭ制御回路。
【請求項３】
ＳＤＲＡＭを制御するためのＳＤＲＡＭ制御回路であって、
所定周波数のクロック信号を出力することと、クロック信号の出力を停止することが可能なクロック信号出力回路と、
所定の省電力モード移行要イベントが発生した場合には、前記ＳＤＲＡＭへのクロックイネーブル信号のレベルをローレベルに変更してから、前記クロック信号の出力を停止するように前記クロック信号出力回路を制御し、所定の通常モード移行要イベントが発生した場合には、前記通常クロック信号を出力するように前記クロック信号出力回路を制御してから、前記ＳＤＲＡＭへのクロックイネーブル信号のレベルをハイレベルに変更する動作モード制御回路と、
前記ＳＤＲＡＭにリフレッシュ動作を行わせるための制御処理を，定期的、かつ，前記クロック信号出力回路が出力しているクロック信号の周波数とは無関係に、行うフレッシュ動作制御回路と
を備えることを特徴とするＳＤＲＡＭ制御回路。
【請求項４】
請求項１乃至請求項３のいずれかに記載のＳＤＲＡＭ制御回路と、
前記ＳＤＲＡＭ制御回路に接続されたＳＤＲＡＭと
を含むことを特徴とする情報処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＤＲＡＭを制御するためのＳＤＲＡＭ制御回路と、ＳＤＲＡＭが用いられている情報処理装置とに、関する。
【背景技術】
【０００２】
近年の，ＳＤＲＡＭが用いられている情報処理装置の中には、省電力モードにおける消費電力をより低減するために、省電力モードへの移行時に、ＳＤＲＡＭがセルフリフレッシュモードでの動作を開始し、ＳＤＲＡＭへのクロック信号がより低周波数のものに変更されるようにした装置（例えば、特許文献１参照）が存在しているのであるが、その種の情報処理装置は、ＳＤＲＡＭをアクセス可能な状態とするために、セルフリフレッシュ終了コマンドをＳＤＲＡＭへ送信してから、所定時間（セルフリフレッシュリカバリタイム）が経過しないと、ＳＤＲＡＭへのアクセスが開始できない（省電力モードから通常モードへの復帰に、時間がかかる）という欠点を有するものとなっている。
【０００３】
【特許文献１】特開２００５−１１５９０６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
そこで、本発明の課題は、省電力モード時の消費電力が少なく、かつ、省電力モードから通常モードへの復帰に時間がかからないＳＤＲＡＭ制御回路を、提供することにある。
【０００５】
また、本発明の他の課題は、ＳＤＲＡＭを備えた情報処理装置であって、省電力モード時の消費電力が少なく、かつ、省電力モードから通常モードへの復帰に時間がかからない情報処理装置を、提供することにある。
【課題を解決するための手段】
【０００６】
上記課題を解決するために、本発明の第１の態様のＳＤＲＡＭ制御回路は、所定周波数の通常クロック信号，及び，所定周波数よりも低周波数の省電力モード用クロック信号のいずれかを，ＳＤＲＡＭへ出力するためのクロック信号出力回路と、所定の省電力モード移行要イベントが発生した場合には、ＳＤＲＡＭへのクロックイネーブル信号のレベルをローレベルに変更してから、省電力モード用クロック信号を出力するようにクロック信号出力回路を制御し、所定の通常モード移行要イベントが発生した場合には、通常クロック信号を出力するようにクロック信号出力回路を制御してから、ＳＤＲＡＭへのクロックイネーブル信号のレベルをハイレベルに変更する動作モード制御回路と、ＳＤＲＡＭにリフレッシュ動作を行わせるための制御処理を，定期的、かつ，クロック信号出力回路が出力しているクロック信号の周波数とは無関係に、行うフレッシュ動作制御回路とを、備える。
【０００７】
すなわち、本発明の第１の態様のＳＤＲＡＭ制御回路は、省電力モード時に、ＳＤＲＡＭにセルフリフレッシュモードでの動作を開始させない回路（ＳＤＲＡＭのリフレッシュ動作制御を，省電力モード時も行う回路）となっている。さらに、ＳＤＲＡＭ制御回路は、省電力モード時に、ＳＤＲＡＭへのクロック信号の周波数を下げる回路となっている。従って、このＳＤＲＡＭ制御回路は、省電力モード時の消費電力が少なく、省電力モードから通常モードへの復帰に時間がかからない回路となっていると言うことが出来る。また、このＳＤＲＡＭ制御回路を用いておけば、省電力モード時の消費電力が少なく、省電力モードから通常モードへの復帰に時間がかからない情報処理装置を製造できることになる。
【０００８】
本発明の第１の態様のＳＤＲＡＭ制御回路を実現するに際しては、クロック信号出力回路を、クロック信号を出力しない状態を取り得る回路としておき、動作モード制御回路を、所定条件が満たされている場合（ＳＤＲＡＭ制御回路の所定のピンが所定レベルとなっている場合、ＳＤＲＡＭ制御回路内のレジスタに所定情報が記憶されている場合，接続されているＳＤＲＡＭモジュールから所定情報が読み出せた場合等）、省電力モード移行要イベントが発生した場合、ＳＤＲＡＭへのクロックイネーブル信号のレベルをローレベルに変更してから、クロック信号の出力を停止するようにクロック信号出力回路を制御し、通常モード移行要イベントが発生した場合、通常クロック信号を出力するようにクロック信号出力回路を制御してから、ＳＤＲＡＭへのクロックイネーブル信号のレベルをハイレベルに変更する回路として機能する回路としておくことが望ましい。
【０００９】
何故ならば、本発明の第１の態様のＳＤＲＡＭ制御回路を、そのような形で実現しておけば、クロック信号の供給を停止できるＳＤＲＡＭ（クロックサスペンドが許可されているＳＤＲＡＭ），クロック信号の供給を停止できないＳＤＲＡＭのいずれの制御のためにも使用できるＳＤＲＡＭ制御回路が得られることになるからである。
【００１０】
また、本発明の第２の態様のＳＤＲＡＭ制御回路は、所定周波数のクロック信号を出力することと、クロック信号の出力を停止することが可能なクロック信号出力回路と、所定の省電力モード移行要イベントが発生した場合には、ＳＤＲＡＭへのクロックイネーブル信号のレベルをローレベルに変更してから、クロック信号の出力を停止するようにクロック信号出力回路を制御し、所定の通常モード移行要イベントが発生した場合には、通常クロック信号を出力するようにクロック信号出力回路を制御してから、ＳＤＲＡＭへのクロックイネーブル信号のレベルをハイレベルに変更する動作モード制御回路と、ＳＤＲＡＭにリフレッシュ動作を行わせるための制御処理を，定期的、かつ，クロック信号出力回路が出力しているクロック信号の周波数とは無関係に、行うフレッシュ動作制御回路とを備える。
【００１１】
すなわち、本発明の第２の態様のＳＤＲＡＭ制御回路も、省電力モード時に、ＳＤＲＡＭにセルフリフレッシュモードでの動作を開始させない回路（ＳＤＲＡＭのリフレッシュ動作制御を，省電力モード時も行う回路）となっている。また、ＳＤＲＡＭ制御回路は、省電力モード時に、ＳＤＲＡＭへのクロック信号供給を停止する回路となっている。従って、このＳＤＲＡＭ制御回路を、パワーダウンモード時にクロック信号の供給を停止できるＳＤＲＡＭと組み合わせれば、省電力モード時の消費電力が少なく、省電力モードから通常モードへの復帰に時間がかからない情報処理装置を製造できることになる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明を実施するための最良の形態を、図面を参照して詳細に説明する。
【００１３】
図１に示してあるように、本発明の一実施形態に係る情報処理装置１０は、用紙上に印刷を行うための印刷エンジン１１を備えた装置である。また、情報処理装置１０は、ＣＰＵ，ＩＯＡＳＩＣ，メモリ制御ＡＳＩＣ２０（本発明のＳＤＲＡＭ制御回路に相当），ＳＤＲＡＭ２５（ＳＤＲＡＭ，ＤＤＲＳＤＲＡＭ，ＤＤＲ２ＳＤＲＡＭ等）で構成された，ホストＰＣから送信されてきた印刷データに応じた内容の印刷を印刷エンジン１１に行わせるためのコントローラ１２を備えた装置（いわゆるプリンタ）となっている。
【００１４】
なお、詳細は後述するが、情報処理装置１０は、パワーダウンモード時にクロック信号（以下、ＣＬＫ信号とも表記する）の供給を停止できるＳＤＲＡＭ２５が用いられたものと、パワーダウンモード時にＣＬＫ信号の供給を停止できないＳＤＲＡＭ２５が用いられたものとが、存在する装置となっている。
【００１５】
本情報処理装置１０（コントローラ１２）に用いられているメモリ制御ＡＳＩＣ２０は、図２に示したように、主な構成要素として、ＣＰＵ−Ｉ／Ｆ回路，画像処理回路，ＩＯＡＳＩＣ制御回路，メモリ制御回路２２を備えた回路である。
【００１６】
このメモリ制御ＡＳＩＣ２０内のＣＰＵ−Ｉ／Ｆ回路，画像処理回路，ＩＯＡＳＩＣ制御回路は、いずれも、既存のメモリ制御ＡＳＩＣ内に設けられているものと同じ回路である。そして、メモリ制御回路２２は、既存のメモリ制御ＡＳＩＣ内に設けられているメモリ制御回路（省電力モード，通常モード間の移行制御を行うもの）を改良したものとなっている。このため、以下では、既存のものと異なる部分を中心に、メモリ制御ＡＳＩＣ２０（メモリ制御回路２２）の構成及び動作を説明することにする。
【００１７】
図２に示してあるように、メモリ制御ＡＳＩＣ２０内のメモリ制御回路２２は、ＣＬＫ出力回路，タイマ回路を備えた回路である。また、メモリ制御回路２２は、メモリ制御ＡＳＩＣ２０のＳＤＲＡＭタイプピン（メモリ制御ＡＳＩＣ２０の特定のピン／端子）と接続されている回路となっている。
【００１８】
メモリ制御回路２２内のＣＬＫ出力回路は、通常周波数のクロック信号（以下、通常周波数ＣＬＫ信号と表記する）を出力する状態と、通常周波数よりも低周波数のクロック信号（ＳＤＲＡＭ２５が安定して動作可能な周波数のもの；以下、低周波数ＣＬＫ信号と表記する）を出力する状態と、ＣＬＫ信号を出力しない状態〔ＣＬＫ信号の出力端子がＨｉ−Ｚ（ハイインピーダンス）状態となる状態〕とを、取り得る回路（３種の状態のいずれかで動作する回路）である。
【００１９】
タイマ回路は、定期的に（ＳＤＲＡＭ２５にリフレッシュ動作を行わせる必要あるタイミングで）、所定信号を出力する回路である。このタイマ回路は、ＣＬＫ出力回路の状態が変わっても、信号の出力周期が変わらない回路となっている。
【００２０】
そして、メモリ制御回路２２（ＣＬＫ出力回路，タイマ回路以外の部分）は、タイマ回路から，上記した所定信号が出力される度に、リフレッシュ動作を行わせるためのコマンドをＳＤＲＡＭ２５へ送信する回路であると共に、自回路への電力供給開始時に，ＳＤＲＡＭタイプピンからの信号レベルがローレベルであった場合（ＳＤＲＡＭタイプピンがＧＮＤに接続されている状態で、情報処理装置１０の電源が投入された場合）には、情報処理装置１０を通常モードで動作させるための処理（通常周波数ＣＬＫ信号を出力する状態にＣＬＫ出力回路を制御する処理等）を行ってから、図３に示した手順の第１動作モード制御処理を開始する回路となっている。
【００２１】
すなわち、メモリ制御回路２２は、ＳＤＲＡＭタイプピンがＧＮＤに接続されている状態では、省電力モード移行要イベントが発生した場合（Ｓ１０１；ＹＥＳ）には、ＳＤＲＡＭ２５へのクロックイネーブル信号（以下、ＣＫＥ信号と表記する）のレベルをローレベルに変更（Ｓ１０２）してから、低周波数ＣＬＫ信号を出力するようにＣＬＫ出力回路を制御（Ｓ１０３）し、省電力モード移行要イベントが発生した場合（Ｓ１０４；ＹＥＳ）には、通常周波数ＣＬＫ信号を出力するようにＣＬＫ出力回路を制御（Ｓ１０５）してから、ＣＫＥ信号のレベルをハイレベルに変更（Ｓ１０６）する回路となっている。なお、省電力モード移行要イベントとは、通常モードから省電力モードへの移行を行うべきものとして定められているイベント（本実施形態では、“ＳＤＲＡＭ２５へのアクセス要求が入力されていない状態が所定時間継続した”というイベントと、“省電力モードへの移行を指示するコマンドがＣＰＵから入力された”というイベント）のことであり、通常モード移行要イベントとは、通常モードから省電力モードへの移行を行うものとして定められているイベント（本実施形態では、“ＳＤＲＡＭ２５へのアクセス要求が入力された”というイベント）のことである。
【００２２】
さらに、メモリ制御回路２２は、自回路への電力供給開始時に，ＳＤＲＡＭタイプピンからの信号レベルがハイレベルであった場合（ＳＤＲＡＭタイプピンがＶＤＤに接続されている状態で、情報処理装置１０の電源が投入された場合）には、情報処理装置１０を通常モードで動作させるための処理を行った後、図４に示した手順の第２動作モード制御処理を開始する回路となっている。
【００２３】
すなわち、メモリ制御回路２２は、ＳＤＲＡＭタイプピンがＧＮＤに接続されている状態では、省電力モード移行要イベントが発生した場合（Ｓ２０１；ＹＥＳ）には、ＳＤＲＡＭ２５へのＣＫＥ信号のレベルをローレベルに変更（Ｓ２０２）してから、ＣＬＫ信号の出力を停止するようにＣＬＫ出力回路を制御（Ｓ２０３）し、省電力モード移行要イベントが発生した場合（Ｓ２０４；ＹＥＳ）には、通常周波数ＣＬＫ信号を出力するようにＣＬＫ出力回路を制御（Ｓ２０５）してから、ＣＫＥ信号のレベルをハイレベルに変更（Ｓ２０６）する回路となっている。
【００２４】
そして、本実施形態に係る，パワーダウンモード時にＣＬＫ信号の供給を停止できないＳＤＲＡＭ２５が用いられた情報処理装置１０，パワーダウンモード時にＣＬＫ信号の供給を停止できるＳＤＲＡＭ２５が用いられた情報処理装置１０は、それぞれ、メモリ制御ＡＳＩＣ２０のＳＤＲＡＭタイプピンを，コントローラ１２上のＧＮＤ，ＶＤＤに接続した装置となっている。
【００２５】
以上、説明したように、本実施形態に係る情報処理装置１０に用いられているメモリ制御ＡＳＩＣ２０は、省電力モード時に、ＳＤＲＡＭ２５にセルフリフレッシュモードでの動作を開始させない回路（ＳＤＲＡＭ２５のリフレッシュ動作制御を，省電力モード時も行う回路）となっている。さらに、メモリ制御ＡＳＩＣ２０は、省電力モード時に、ＳＤＲＡＭ２５へのクロック信号の周波数を下げることも，ＳＤＲＡＭ２５へのクロック信号の供給を停止することも可能な回路となっている。従って、このメモリ制御ＡＳＩＣ２０を用意しておけば、パワーダウンモード時にＣＬＫ信号の供給を停止できないＳＤＲＡＭ，パワーダウンモード時にＣＬＫ信号の供給を停止できるＳＤＲＡＭのいずれを用いても、省電力モード時の消費電力が少なく、省電力モードから通常モードへの復帰に時間がかからない装置（上記した情報処理装置１０のような装置）を製造できることになる。
【００２６】
《変形形態》
上記した情報処理装置１０，メモリ制御ＡＳＩＣ２０は、各種の変形を行うことが出来る。例えば、メモリ制御ＡＳＩＣ２０（メモリ制御回路２２）を、ＳＤＲＡＭ２５がパワーダウンモード時にＣＬＫ信号の供給を停止できるものであるか否かを設定しておくためのレジスタを有する回路（ＳＤＲＡＭタイプピンとして使用されるピンがない回路）に変形しておくことが出来る。また、メモリ制御ＡＳＩＣ２０を、接続されているＳＤＲＡＭの種類を自動判別する回路（ＳＰＤを有するＳＤＲＡＭモジュールと接続されて使用される回路）に変形することも出来る。
【００２７】
また、メモリ制御ＡＳＩＣ２０を、いずれか一方の動作モード制御処理（図３，図４）しか行えない回路や、画像処理回路等を備えない回路（プリンタ用のものではない回路）に変形しても良いことなどは、当然のことである。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態に係る情報処理装置の構成図。
【図２】実施形態に係る情報処理装置が備えるメモリ制御ＡＳＩＣの構成図。
【図３】実施形態に係るメモリ制御ＡＳＩＣが実行可能な第１動作モード制御処理の流れ図。
【図４】実施形態に係るメモリ制御ＡＳＩＣが実行可能な第２動作モード制御処理の流れ図。
【符号の説明】
【００２９】
１０  情報処理装置、  １１  印刷エンジン
１２  コントローラ、  ２０  メモリ制御ＡＳＩＣ
２２  メモリ制御回路、  ２５  ＳＤＲＡＭ
【図１】
2008217948.tif 000003
【図２】
2008217948.tif 000004
【図３】
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【図４】
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