(57)【要約】【課題】ＳＧＴを用いた高集積で高速な少なくとも２段以上のＣＭＯＳインバータ結合回路からなる半導体装置を提供する。【解決手段】本発明に係る半導体装置は、ｎ個（ｎは２以上）のＣＭＯＳインバータを結合したＣＭＯＳインバータ結合回路からなり、ｎ個のインバータの各々は、ｐＭＯＳ ＳＧＴと、ｎＭＯＳ ＳＧＴと、ｐＭＯＳ ＳＧＴのゲートとｎＭＯＳ ＳＧＴのゲートとを接続するように配線された入力端子と、ｐＭＯＳ ＳＧＴのドレイン拡散層とｎＭＯＳ ＳＧＴのドレイン拡散層とを島状半導体下部層で接続するように配線された出力端子と、ｐＭＯＳ ＳＧＴのソース拡散層上で配線されるｐＭＯＳ ＳＧＴ用の電源供給配線と、ｎＭＯＳ ＳＧＴのソース拡散層上で配線されるｎＭＯＳ ＳＧＴ用の電源供給配線とを有しており、ｎ−１番目の出力端子とｎ番目の入力端子とを接続する。【選択図】図３
2008300558.tif 000002
【特許請求の範囲】
【請求項１】
ｎ個（ｎは２以上）のＣＭＯＳインバータを結合したＣＭＯＳインバータ結合回路を備えた半導体装置であって、
前記ｎ個のＣＭＯＳインバータの各々は、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する第１の導電型チャネルの第１ＭＯＳトランジスタと、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する、前記第１の導電型チャネルとは異なる第２の導電型チャネルの第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのゲートと前記第２ＭＯＳトランジスタのゲートとを、相互に接続するように配線されたＣＭＯＳインバータの入力端子と、
前記第１ＭＯＳトランジスタのドレイン拡散層と前記第２ＭＯＳトランジスタのドレイン拡散層とを、島状半導体下部層で相互に接続するように配線されたＣＭＯＳインバータの出力端子と、
前記第１ＭＯＳトランジスタのソース拡散層上に配線される前記第１ＭＯＳトランジスタ用の電源供給配線と、
前記第２ＭＯＳトランジスタのソース拡散層上に配線される前記第２ＭＯＳトランジスタ用の電源供給配線とを有しており、
前記ｎ個のＣＭＯＳインバータの各々を基板に対して配列するときに、ｎ−１番目のＣＭＯＳインバータの出力端子とｎ番目のＣＭＯＳインバータの入力端子とを接続するための連結部をさらに有し、該連結部は、基板と前記第１ＭＯＳトランジスタ用の電源供給配線との間に配置されることを特徴とする半導体装置。
【請求項２】
前記ｎ個のＣＭＯＳインバータを基板に対して一列に配列するときに、
前記ｎ−１番目のＣＭＯＳインバータの第１ＭＯＳトランジスタと前記ｎ番目のＣＭＯＳインバータの第１ＭＯＳトランジスタとを隣接して配列し、
前記ｎ番目のＣＭＯＳインバータの第２ＭＯＳトランジスタと前記ｎ＋１番目のＣＭＯＳインバータの第２ＭＯＳトランジスタとを隣接して配列し、
前記ｎ−１番目のＣＭＯＳインバータの前記第１ＭＯＳトランジスタ用の電源供給配線と、前記ｎ番目のＣＭＯＳインバータの前記第１ＭＯＳトランジスタ用の電源供給配線とをソース拡散層上で接続し、
前記ｎ番目のＣＭＯＳインバータの前記第２ＭＯＳトランジスタ用の電源供給配線と、前記ｎ＋１番目のＣＭＯＳインバータの前記第２ＭＯＳトランジスタ用の電源供給配線とをソース拡散層上で接続したことを特徴とする請求項１に記載の半導体装置。
【請求項３】
基板に対して一列に配列したｎ個のＣＭＯＳインバータを、ｍ行（ｍは２以上）基板に対して配列し、
各々のＣＭＯＳインバータの前記第１ＭＯＳトランジスタ用の電源供給配線をソース拡散層上で相互に接続し、
各々のＣＭＯＳインバータの前記第２ＭＯＳトランジスタ用の電源供給配線をソース拡散層上で相互に接続したことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第１ＭＯＳトランジスタがｐチャネルＭＯＳトランジスタであり、前記第２ＭＯＳトランジスタがｎチャネルＭＯＳトランジスタであることを特徴とする請求項１から３のいずれか１つに記載の半導体装置。
【請求項５】
前記第１ＭＯＳトランジスタがｎチャネルＭＯＳトランジスタであり、前記第２ＭＯＳトランジスタがｎチャネルＭＯＳトランジスタであることを特徴とする請求項１から３のいずれか１つに記載の半導体装置。
【請求項６】
前記第１ＭＯＳトランジスタがｎチャネルＭＯＳトランジスタであり、前記第２ＭＯＳトランジスタがｐチャネルＭＯＳトランジスタであり、ｐチャネルＭＯＳトランジスタの個数が、ｎチャネルトランジスタの個数の二倍であることを特徴とする請求項１から３のいずれか１つに記載の半導体装置。
【請求項７】
前記第１ＭＯＳトランジスタがｐチャネルＭＯＳトランジスタであり、前記第２ＭＯＳトランジスタがｎチャネルＭＯＳトランジスタであり、ｐチャネルＭＯＳトランジスタの個数が、ｎチャネルトランジスタの個数の二倍であることを特徴とする請求項１から３のいずれか１つに記載の半導体装置。
【請求項８】
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、
ゲートの上下に絶縁膜層が形成され、
島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、
ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、
ソース拡散層上に、金属配線が形成される上記請求項４から７の半導体装置において使用されるｎチャネルＭＯＳトランジスタ。
【請求項９】
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、
ゲートの上下に絶縁膜層が形成され、
島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、
ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、
ソース拡散層上に、金属配線が形成される上記請求項４から７の半導体装置において使用されるｐチャネルＭＯＳトランジスタ。
【請求項１０】
少なくとも２段以上のＣＭＯＳインバータを結合したＣＭＯＳインバータ結合回路を備えた半導体装置であって、該ＣＭＯＳインバータは、第１のＣＭＯＳインバータと第２のＣＭＯＳインバータとを有し、
第１のＣＭＯＳインバータは、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有するｎチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有するｐチャネル半導体装置と、
ｎチャネル半導体装置のゲートとｐチャネル半導体装置のゲートを、相互に接続するよう配線された第１のＣＭＯＳインバータの入力端子と、
ｎチャネル半導体装置のドレイン拡散層とｐチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された第１のＣＭＯＳインバータの出力端子と、
ｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線と、
ｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線と
を持つＣＭＯＳインバータであり、
第２のＣＭＯＳインバータは、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有するｎチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有するｐチャネル半導体装置と、
ｎチャネル半導体装置のゲートとｐチャネル半導体装置のゲートを、相互に接続するよう配線された第２のＣＭＯＳインバータの入力端子と、
ｎチャネル半導体装置のドレイン拡散層とｐチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された第２のＣＭＯＳインバータの出力端子と、
ｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線と、
ｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線と
を持つＣＭＯＳインバータであり、
第１のＣＭＯＳインバータの出力端子が、第２のＣＭＯＳインバータの入力端子に接続され、
第１のＣＭＯＳインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線と、
第２のＣＭＯＳインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSとをソース拡散層上で相互に接続し、
第１のＣＭＯＳインバータのｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線と
第２のＣＭＯＳインバータのｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線とをソース拡散層上で相互に接続した少なくとも２段以上のＣＭＯＳインバータを結合したＣＭＯＳインバータ結合回路からなる半導体装置。
【請求項１１】
少なくとも２段以上のＣＭＯＳインバータを結合したＣＭＯＳインバータ結合回路を備えた半導体装置であって、該ＣＭＯＳインバータは、第１のＣＭＯＳインバータと第２のＣＭＯＳインバータとを有し、
第１のＣＭＯＳインバータは、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する１個のｎチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する２個のｐチャネル半導体装置と、
ｎチャネル半導体装置のゲートとｐチャネル半導体装置のゲートを、相互に接続するよう配線された第１のＣＭＯＳインバータの入力端子と、
ｎチャネル半導体装置のドレイン拡散層とｐチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された第１のＣＭＯＳインバータの出力端子と、
ｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線と、
２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線と
を持つＣＭＯＳインバータであり、
第２のＣＭＯＳインバータは、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する１個のｎチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する２個のｐチャネル半導体装置と、
ｎチャネル半導体装置のゲートとｐチャネル半導体装置のゲートを、相互に接続するよう配線された第２のＣＭＯＳインバータの入力端子と、
ｎチャネル半導体装置のドレイン拡散層とｐチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された第２のＣＭＯＳインバータの出力端子と、
ｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線と、
２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線と
を持つＣＭＯＳインバータであり、
第１のＣＭＯＳインバータの出力端子が、第２のＣＭＯＳインバータの入力端子に接続され、
第１のＣＭＯＳインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第２のＣＭＯＳインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSとをソース拡散層上で相互に接続し、
第１のＣＭＯＳインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
第２のＣＭＯＳインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCとをソース拡散層上で相互に接続した
少なくとも２段以上のＣＭＯＳインバータを結合したＣＭＯＳインバータ結合回路からなる半導体装置。
【請求項１２】
少なくとも二行二列以上のＣＭＯＳインバータを結合したＣＭＯＳインバータ結合回路を備えた半導体装置であって、
一行二列目のＣＭＯＳインバータは、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する１個のｎチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する２個のｐチャネル半導体装置と、
ｎチャネル半導体装置のゲートとｐチャネル半導体装置のゲートを、相互に接続するよう配線された一行二列目のＣＭＯＳインバータの入力端子と、
ｎチャネル半導体装置のドレイン拡散層とｐチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された一行二列目のＣＭＯＳインバータの出力端子と、
ｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線と、
２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線と
を持つＣＭＯＳインバータであり、
一行一列目のＣＭＯＳインバータは、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する１個のｎチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する２個のｐチャネル半導体装置と、
ｎチャネル半導体装置のゲートとｐチャネル半導体装置のゲートを、相互に接続するよう配線された一行一列目のＣＭＯＳインバータの入力端子と、
ｎチャネル半導体装置のドレイン拡散層とｐチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された一行一列目のＣＭＯＳインバータの出力端子と、
ｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線と、
２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線と
を持つＣＭＯＳインバータであり、
一行二列目のＣＭＯＳインバータの出力端子が、一行一列目のＣＭＯＳインバータの入力端子に接続されたＣＭＯＳインバータ結合回路であり、
二行二列目のＣＭＯＳインバータは、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する１個のｎチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する２個のｐチャネル半導体装置と、
ｎチャネル半導体装置のゲートとｐチャネル半導体装置のゲートを、相互に接続するよう配線された二行二列目のＣＭＯＳインバータの入力端子と、
ｎチャネル半導体装置のドレイン拡散層とｐチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された二行二列目のＣＭＯＳインバータの出力端子と、
ｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線と、
２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線と
を持つＣＭＯＳインバータであり、
二行一列目のＣＭＯＳインバータは、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する１個のｎチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する２個のｐチャネル半導体装置と、
ｎチャネル半導体装置のゲートとｐチャネル半導体装置のゲートを、相互に接続するよう配線された二行一列目のＣＭＯＳインバータの入力端子と、
ｎチャネル半導体装置のドレイン拡散層とｐチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された二行一列目のＣＭＯＳインバータの出力端子と、
ｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線と、
２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線と
を持つＣＭＯＳインバータであり、
二行二列目のＣＭＯＳインバータの出力端子が、二行一列目のＣＭＯＳインバータの入力端子に接続されたＣＭＯＳインバータ結合回路であり、
一行二列目のＣＭＯＳインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線と、
一行一列目のＣＭＯＳインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線と、
二行二列目のＣＭＯＳインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線と、
二行一列目のＣＭＯＳインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSとをソース拡散層上で相互に接続し
一行二列目のＣＭＯＳインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線と
二行二列目のＣＭＯＳインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線と
一行一列目のＣＭＯＳインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線と
二行一列目のＣＭＯＳインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線とをソース拡散層上で相互に接続した
少なくとも二行二列以上のＣＭＯＳインバータを結合したＣＭＯＳインバータ結合回路からなる半導体装置。
【請求項１３】
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、
ゲートの上下に絶縁膜層が形成され、
島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、
ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、
ソース拡散層上に、金属配線が形成される上記請求項１０から１２のいずれかの半導体装置において使用されるｎチャネル半導体装置。
【請求項１４】
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、
ゲートの上下に絶縁膜層が形成され、
島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、
ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、
ソース拡散層上に、金属配線が形成される上記請求項１０から１２のいずれか１つの半導体装置において使用されるｐチャネル半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関するものである。
【背景技術】
【０００２】
半導体集積回路、なかでもＭＯＳトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているＭＯＳトランジスタはナノ領域まで微細化が進んでいる。デジタル回路の基本回路は、インバータ回路であるが、このインバータ回路を構成するＭＯＳトランジスタの微細化が進むと、リーク電流の抑制が困難であり、ホットキャリア効果による信頼性の低下が生じ、また必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。この様な問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造のSurrounding Gate Transistor（ＳＧＴ）が提案され、ＳＧＴを用いたＣＭＯＳインバータ回路が提案された（例えば、特許文献１、特許文献２、特許文献３）。
【０００３】
従来のＳＧＴを用いた第１のインバータの出力が第２のインバータに入力される２段のＣＭＯＳインバータを、図１に示す（非特許文献１）。第１のインバータは、２個のｐＭＯＳ ＳＧＴ ０１、０２、１個のｎＭＯＳ ＳＧＴ ０３で構成している。第２のインバータは、２個のｐＭＯＳ ＳＧＴ ０４、０５、２個のｎＭＯＳ ＳＧＴ ０６、０７で構成している。従来のＳＧＴを用いた２段のＣＭＯＳインバータでは、第１の電源供給配線VSS、第２の電源供給配線VCCがコンタクトを介してシリコン基板の拡散層を経由して供給されているＳＧＴを用いている。すなわち、ｎＭＯＳ、ｐＭＯＳの電源線は、ｎＭＯＳ、ｐＭＯＳが配置される基板上の領域とは別の領域であるゲート領域の下部の一方に配置されている。拡散層の抵抗は、電源供給の金属配線の抵抗と比較して非常に大きい。第１の電源供給配線VSS、第２の電源供給配線VCCの抵抗が増加すると、ｎＭＯＳ ＳＧＴに印加されるソース電圧が第１の電源電圧VSSより増加し、ｐＭＯＳ ＳＧＴに印加されるソース電圧が第２の電源電圧Vccより低下する。ｎＭＯＳ ＳＧＴのソース電圧が第１の電源電圧Vssより増加すると、ｎＭＯＳ ＳＧＴの駆動電流が低下する。ｐＭＯＳ ＳＧＴのソース電圧が第２の電源電圧Vccより低下すると、ｐＭＯＳ ＳＧＴの駆動電流が低下する。トランジスタの駆動電流が低下すると、インバータの出力端子の容量の充放電の速度が低下する。インバータの出力端子の容量の充放電の速度が低下すると、インバータの遅延時間は増大する。そのため、拡散層に多数のコンタクトを介して金属配線を行い、ｎＭＯＳ ＳＧＴのソースに第１の電源電圧VSSを、ｐＭＯＳ ＳＧＴのソースに第２の電源電圧VCCを印加する。
【０００４】
また、従来のＳＧＴ ＣＭＯＳインバータは、ドレインの拡散層にコンタクトをとり、金属配線に接続を行い、第１のインバータの出力とする。第１のインバータの出力の金属配線からコンタクトを介して第２のインバータの入力であるポリシリコンのゲートに接続を行う。
【０００５】
すなわち、従来の基板接地型ＳＧＴを用いた２段のＣＭＯＳインバータでは、回路占有面積に占めるコンタクト面積の割合が大きい。また、第１の電源供給配線VSS、第２の電源供給配線VCCの抵抗が増加すると、インバータの遅延時間が増大する。
【０００６】
【特許文献１】特開平２−７１５５６
【特許文献２】特開平２−１８８９６６
【特許文献３】特開平３−１４５７６１
【非特許文献１】S. Watanabe、 K. Tsuchida、 D. Takashima、 Y. Oowaki、 A. Nitayama、 K. Hieda、 H. Takato、 K. Sunouchi、 F. Horiguchi、 K. Ohuchi、 F. Masuoka、 H. Hara、 “A Nobel Circuit Technology with Surroundiｎg Gate Transistors (ＳＧＴ's) for Ultra High Density DRAM's”、 IEEE JSSC、 Vol.３０、 No.９、 １９９５.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
そこで、第１の電源供給配線VSSと第２の電源供給配線VCCの面積を減少させ、抵抗を低減する、ＳＧＴを用いた高集積で高速な少なくとも２段以上のＣＭＯＳインバータ結合回路からなる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の１つの特徴によれば、ｎ個（ｎは２以上）のＣＭＯＳインバータを結合したＣＭＯＳインバータ結合回路を備えた半導体装置であって、
前記ｎ個のＣＭＯＳインバータの各々は、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する第１の導電型チャネルの第１ＭＯＳトランジスタと、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する、前記第１の導電型チャネルとは異なる第２の導電型チャネルの第２ＭＯＳトランジスタと、
前記第１ＭＯＳトランジスタのゲートと前記第２ＭＯＳトランジスタのゲートとを、相互に接続するように配線されたＣＭＯＳインバータの入力端子と、
前記第１ＭＯＳトランジスタのドレイン拡散層と前記第２ＭＯＳトランジスタのドレイン拡散層とを、島状半導体下部層で相互に接続するように配線されたＣＭＯＳインバータの出力端子と、
前記第１ＭＯＳトランジスタのソース拡散層上に配線される前記第１ＭＯＳトランジスタ用の電源供給配線と、
前記第２ＭＯＳトランジスタのソース拡散層上に配線される前記第２ＭＯＳトランジスタ用の電源供給配線とを有しており、
前記ｎ個のＣＭＯＳインバータの各々を基板に対して配列するときに、ｎ−１番目のＣＭＯＳインバータの出力端子とｎ番目のＣＭＯＳインバータの入力端子とを接続するための連結部をさらに有し、該連結部は、基板と前記第１ＭＯＳトランジスタ用の電源供給配線との間に配置されることを特徴とする半導体装置が提供される。
【０００９】
本発明の好ましい態様では、前記半導体装置において、前記ｎ個のＣＭＯＳインバータを基板に対して一列に配列するときに、
前記ｎ−１番目のＣＭＯＳインバータの第１ＭＯＳトランジスタと前記ｎ番目のＣＭＯＳインバータの第１ＭＯＳトランジスタとを隣接して配列し、
前記ｎ番目のＣＭＯＳインバータの第２ＭＯＳトランジスタと前記ｎ＋１番目のＣＭＯＳインバータの第２ＭＯＳトランジスタとを隣接して配列し、
前記ｎ−１番目のＣＭＯＳインバータの前記第１ＭＯＳトランジスタ用の電源供給配線と、前記ｎ番目のＣＭＯＳインバータの前記第１ＭＯＳトランジスタ用の電源供給配線とをソース拡散層上で接続し、
前記ｎ番目のＣＭＯＳインバータの前記第２ＭＯＳトランジスタ用の電源供給配線と、前記ｎ＋１番目のＣＭＯＳインバータの前記第２ＭＯＳトランジスタ用の電源供給配線とをソース拡散層上で接続する。
【００１０】
別の本発明の好ましい態様では、前記半導体装置において、基板に対して一列に配列したｎ個のＣＭＯＳインバータを、ｍ行（ｍは２以上）基板に対して配列し、
各々のＣＭＯＳインバータの前記第１ＭＯＳトランジスタ用の電源供給配線をソース拡散層上で相互に接続し、
各々のＣＭＯＳインバータの前記第２ＭＯＳトランジスタ用の電源供給配線をソース拡散層上で相互に接続する。
【００１１】
さらに別の本発明の好ましい態様では、前記第１ＭＯＳトランジスタがｐチャネルＭＯＳトランジスタであり、前記第２ＭＯＳトランジスタがｎチャネルＭＯＳトランジスタである。また、代替的に、前記第１ＭＯＳトランジスタがｎチャネルＭＯＳトランジスタであり、前記第２ＭＯＳトランジスタがｐチャネルＭＯＳトランジスタである。
【００１２】
さらに別の本発明の好ましい態様では、前記第１ＭＯＳトランジスタがｎチャネルＭＯＳトランジスタであり、前記第２ＭＯＳトランジスタがｐチャネルＭＯＳトランジスタであり、ｐチャネルＭＯＳトランジスタの個数が、ｎチャネルトランジスタの個数の二倍である。また、代替的に、前記第１ＭＯＳトランジスタがｐチャネルＭＯＳトランジスタであり、前記第２ＭＯＳトランジスタがｎチャネルＭＯＳトランジスタであり、ｐチャネルＭＯＳトランジスタの個数が、ｎチャネルトランジスタの個数の二倍である。
【００１３】
別の本発明の特徴によれば、少なくとも２段以上のＣＭＯＳインバータを結合したＣＭＯＳインバータ結合回路を備えた半導体装置であって、該ＣＭＯＳインバータは、第１のＣＭＯＳインバータと第２のＣＭＯＳインバータとを有し、第１のＣＭＯＳインバータは、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する１個のｎチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する２個のｐチャネル半導体装置と、
ｎチャネル半導体装置のゲートとｐチャネル半導体装置のゲートを、相互に接続するよう配線された第１のＣＭＯＳインバータの入力端子と、
チャネル半導体装置のドレイン拡散層とｐチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された第１のＣＭＯＳインバータの出力端子と、
ｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
を持つＣＭＯＳインバータであり、
第２のＣＭＯＳインバータは、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する１個のｎチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する２個のｐチャネル半導体装置と、
ｎチャネル半導体装置のゲートとｐチャネル半導体装置のゲートを、相互に接続するよう配線された第２のＣＭＯＳインバータの入力端子と、
ｎチャネル半導体装置のドレイン拡散層とｐチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された第２のＣＭＯＳインバータの出力端子と、
ｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
を持つＣＭＯＳインバータであり、
第１のＣＭＯＳインバータの出力端子が、第２のＣＭＯＳインバータの入力端子に接続され、
第１のＣＭＯＳインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第２のインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSとをソース拡散層上で相互に接続し、
第１のＣＭＯＳインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
第２のインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCとをソース拡散層上で相互に接続した
少なくとも２段以上のＣＭＯＳインバータを結合したＣＭＯＳインバータ結合回路からなる半導体装置が提供される。
【００１４】
また、更なる別の本発明の特徴によれば、少なくとも二行二列以上のＣＭＯＳインバータを結合したＣＭＯＳインバータ結合回路を備えた半導体装置であって、一行二列目のＣＭＯＳインバータは、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する１個のｎチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する２個のｐチャネル半導体装置と、
ｎチャネル半導体装置のゲートとｐチャネル半導体装置のゲートを、相互に接続するよう配線された一行二列目のＣＭＯＳインバータの入力端子と、
ｎチャネル半導体装置のドレイン拡散層とｐチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された一行二列目のＣＭＯＳインバータの出力端子と、
ｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
を持つＣＭＯＳインバータであり、
一行一列目のＣＭＯＳインバータは、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する１個のｎチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する２個のｐチャネル半導体装置と、
ｎチャネル半導体装置のゲートとｐチャネル半導体装置のゲートを、相互に接続するよう配線された一行一列目のＣＭＯＳインバータの入力端子と、
ｎチャネル半導体装置のドレイン拡散層とｐチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された一行一列目のＣＭＯＳインバータの出力端子と、
ｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
を持つＣＭＯＳインバータであり、
一行二列目のＣＭＯＳインバータの出力端子が、一行一列目のＣＭＯＳインバータの入力端子に接続されたＣＭＯＳインバータ結合回路であり、
二行二列目のＣＭＯＳインバータは、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する１個のｎチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する２個のｐチャネル半導体装置と、
ｎチャネル半導体装置のゲートとｐチャネル半導体装置のゲートを、相互に接続するよう配線された二行二列目のＣＭＯＳインバータの入力端子と、
ｎチャネル半導体装置のドレイン拡散層とｐチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された二行二列目のＣＭＯＳインバータの出力端子と、
ｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
を持つＣＭＯＳインバータであり、
二行一列目のＣＭＯＳインバータは、基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する１個のｎチャネル半導体装置と、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を有する２個のｐチャネル半導体装置と、
ｎチャネル半導体装置のゲートとｐチャネル半導体装置のゲートを、相互に接続するよう配線された二行一列目のＣＭＯＳインバータの入力端子と、
ｎチャネル半導体装置のドレイン拡散層とｐチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された二行一列目のＣＭＯＳインバータの出力端子と、
ｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
を持つＣＭＯＳインバータであり、
二行二列目のＣＭＯＳインバータの出力端子が、二行一列目のＣＭＯＳインバータの入力端子に接続されたＣＭＯＳインバータ結合回路であり、
一行二列目のＣＭＯＳインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
一行一列目のＣＭＯＳインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
二行二列目のＣＭＯＳインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
二行一列目のＣＭＯＳインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSとをソース拡散層上で相互に接続し、
一行二列目のＣＭＯＳインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
二行二列目のＣＭＯＳインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
一行一列目のＣＭＯＳインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
二行一列目のＣＭＯＳインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCとをソース拡散層上で相互に接続した
少なくとも二行二列以上のＣＭＯＳインバータを結合したＣＭＯＳインバータ結合回路からなる半導体装置が提供される。
【００１５】
また、本発明の好ましい態様では、ｎチャネル半導体装置又はｎチャネルＭＯＳトランジスタが、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、
ゲートの上下に絶縁膜層が形成され、
島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、
ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、
ソース拡散層上に、金属配線が形成される上記の半導体装置において使用される。
【００１６】
また、別の本発明の好ましい態様では、ｐチャネル半導体装置又はｐチャネルＭＯＳトランジスタが、
基板に対してドレイン、ゲート、ソースが垂直方向に配置され、ゲートが島状半導体層を取り囲む構造を持ち、
ゲートの上下に絶縁膜層が形成され、
島状半導体下部層でドレイン拡散層の一部をポリシリコン配線が取り囲み、
ドレイン拡散層、ポリシリコン配線、ゲート、ソース拡散層がサリサイド化された構造を持ち、
ソース拡散層上に、金属配線が形成される上記の半導体装置において使用される。
【発明の効果】
【００１７】
従来のＳＧＴを用いた２段のＣＭＯＳインバータでは、第１の電源電圧VSSと第２の電源電圧VCCがコンタクトを経由してシリコン基板の拡散層に供給されているＳＧＴを用いている。すなわち、ｎＭＯＳ ＳＧＴ、ｐＭＯＳ ＳＧＴの電源供給配線が、ゲート領域の下部の一方に配置されている。
これに対して、本発明では、ｎＭＯＳ ＳＧＴ、ｐＭＯＳ ＳＧＴ両方の上方から供給されている第１の電源供給配線VSSと第２の電源供給配線VCCを持ち、
第１のインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第２のインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第１のインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
第２のインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCを持つため、
第１の電源供給配線VSSと第２の電源供給配線VCCの面積が減少し、ＳＧＴを用いた高集積なＣＭＯＳインバータ結合回路からなる半導体装置を可能とする。
【００１８】
また、ｎＭＯＳ ＳＧＴ、ｐＭＯＳ ＳＧＴ両方の上方から供給されている第１の電源供給配線VSS、第２の電源供給配線VCCを持ち、
第１のインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第２のインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第１のインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
第２のインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCを持つため、
第１の電源供給配線VSSと第２の電源供給配線VCCの抵抗が低減し、ＳＧＴを用いた高速なＣＭＯＳインバータ結合回路からなる半導体装置を可能とする。
【００１９】
ｎチャネル半導体装置のドレイン拡散層とｐチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された出力端子配線を持つため、
ｎチャネル半導体装置のドレイン拡散層と金属配線を接続するために用いるコンタクトと、
ｐチャネル半導体装置のドレイン拡散層と金属配線を接続するために用いるコンタクトと、
それぞれのコンタクトを接続するための金属配線が不要となり、
ＳＧＴを用いた高集積なＣＭＯＳインバータ結合回路からなる半導体装置を可能とする。
【発明を実施するための最良の形態】
【００２０】
以下、図面に示す実施形態に基づいてこの発明を記述する。なお、この発明は、これによって限定されるものではない。特に、ＭＯＳトランジスタは、シリコンゲートによって構成されるものを含むものとする。
【００２１】
この発明に係る半導体装置のレイアウトと断面構造を、それぞれ図２、図３、図４、図５に示す。この実施例では、シリコン酸化膜０８上に、島状半導体下部層の出力端子配線２２と、ドレイン拡散層２３が形成され、その上に島状半導体層２４が形成され、該当島状半導体層２４の上部にソース拡散層２５が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート２６が形成され、ｎチャネル半導体装置（ｎチャネルＭＯＳトランジスタ）を形成する。また、シリコン酸化膜０８上に、島状半導体下部配線２２と、ドレイン拡散層２７、３０が形成され、その上に島状半導体層２８、３１が形成され、該当島状半導体層２８、３１の上部にソース拡散層２９、３２が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート２６が形成され、ｐチャネル半導体装置（ｐチャネルＭＯＳトランジスタ）を形成する。上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により第１のインバータが形成される。
【００２２】
また、シリコン酸化膜０８上に、島状半導体下部層の出力端子配線０９と、ドレイン拡散層１０が形成され、その上に島状半導体層１１が形成され、該当島状半導体層１１の上部にソース拡散層１２が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート１３が形成され、ｎチャネル半導体装置を形成する。また、シリコン酸化膜０８上に、島状半導体下部配線０９と、ドレイン拡散層１４、１７が形成され、その上に島状半導体層１５、１８が形成され、該当島状半導体層１５、１８の上部にソース拡散層１６、１９が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート１３が形成され、ｐチャネル半導体装置を形成する。上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により第２のインバータが形成される。
【００２３】
ｎチャネル半導体装置のソース拡散層１２、２５上に、第１の電源供給配線VSS２０が形成され、第１のインバータのｐチャネル半導体装置のソース拡散層２９、３２上に、第２の電源供給配線VCC３３が形成される。第２のインバータのｐチャネル半導体装置のソース拡散層１６、１９上に、第２の電源供給配線VCC配線２１が形成される。
ゲート１３は、第２のインバータの入力端子線となる。ゲート１３と第１のインバータの下部層の出力端子配線２２を接続するため、コンタクト３４が形成される。なお、コンタクト３４は、シリコン酸化膜０８と第１の電源供給配線VSS２０との間に配置される。すなわち、コンタクト３４は、第１の電源供給配線VSS２０の少なくとも一部と上下に重なるように配置され、配線に必要となる面積を低減し、高集積化を図ることができる（図２参照）。
【００２４】
なお、上記の例では、第１のインバータ及び第２のインバータは、それぞれ２個のｐチャネルＭＯＳトランジスタを有するように構成されているが、それぞれ１個のｐチャネルＭＯＳトランジスタを有するようにインバータを構成してもよい。さらに、この場合、１個のｐチャネルＭＯＳトランジスタからなるＣＭＯＳインバータをｎ個（ｎは３以上）結合する回路としてもよい。具体的には、ｎ個のＣＭＯＳインバータを基板に対して一列に配列するとき、ｎ−１番目のＣＭＯＳインバータのｐチャネルＭＯＳトランジスタとｎ番目のＣＭＯＳインバータのｐチャネルＭＯＳトランジスタとを隣接して配列し、ｎ番目のＣＭＯＳインバータのｎチャネルＭＯＳトランジスタとｎ＋１番目のＣＭＯＳインバータのｎチャネルＭＯＳトランジスタとを隣接して配列することが好ましい。このような配列にすることにより、回路全体の構成として、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタは、それぞれ２個ずつ隣接して配列されることになり、第１及び第２の電源供給配線を短くすることが可能となり、電源供給配線から生じる抵抗を低減することができる。
【００２５】
また、図２から５の２個のＣＭＯＳインバータの配列及び上述のｎ個のＣＭＯＳインバータの配列において、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタを入れ換えて複数のインバータをそれぞれ構成することも可能である。
【００２６】
また、上述において、基板に対して一列に配列したｎ個のＣＭＯＳインバータを、ｍ行（ｍは２以上）基板に対して配列してもよい。この場合、各々のＣＭＯＳインバータのｐチャネルＭＯＳトランジスタ用の電源供給配線をそれぞれソース拡散層上で相互に接続し、各々のＣＭＯＳインバータのｎチャネルＭＯＳトランジスタ用の電源供給配線をそれぞれソース拡散層上で相互に接続することが好ましい。このような配列にすることにより、回路全体の構成として、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタは、それぞれ行方向にも隣接して配列されることになり、第１及び第２の電源供給配線を短くすることが可能となり、電源供給配線から生じる抵抗を低減することができる。
【実施例】
【００２７】
以下に、この発明に係る半導体装置の構造を形成するための製造工程の一例を図６〜図１５２を参照して説明する。図６は、シリコン酸化膜上に、シリコン１００が形成され、シリコン１００が酸化され、酸化膜１０１が形成されているSOI基板のＸ-Ｘ’断面図である。また、図７は、Ｙ1-Ｙ’1断面図、図８は、Ｙ2-Ｙ’2断面図である。Ｘ-Ｘ’断面は図３に対応し、Ｙ1-Ｙ’1断面は図４に対応し、Ｙ2-Ｙ’2断面は図５に対応する断面である。
【００２８】
レジストをマスクとして、反応性イオンエッチングによりシリコン１００をエッチングし、シリコン柱を形成する。その後、酸化を行い、ｐ型シリコンを形成するためのレジストを形成する（図９（Ｘ-Ｘ’）、図１０（Ｙ1-Ｙ’1）、図１１（Ｙ2-Ｙ’2））。
【００２９】
イオン注入法などによりボロンを注入し、ｐ型シリコン１０２、１０３を形成する（図１２（Ｘ-Ｘ’）、図１３（Ｙ1-Ｙ’1）、図１４（Ｙ2-Ｙ’2））。
【００３０】
レジストを隔離し、ｎ型シリコンを形成するためのレジストを形成する（図１５（Ｘ-Ｘ’）、図１６（Ｙ1-Ｙ’1）、図１７（Ｙ2-Ｙ’2））。
【００３１】
イオン注入法などによりリンを注入し、ｎ型シリコン１０４、１０５、１０６、１０７を形成する（図１８（Ｘ-Ｘ’）、図１９（Ｙ1-Ｙ’1）、図２０（Ｙ2-Ｙ’2））。
【００３２】
レジストを剥離し、熱工程を行い、不純物をイオン化する（図２１（Ｘ-Ｘ’）、図２２（Ｙ1-Ｙ’1）、図２３（Ｙ2-Ｙ’2））。
【００３３】
窒化膜１０８を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図２４（Ｘ-Ｘ’）、図２５（Ｙ1-Ｙ’1）、図２６（Ｙ2-Ｙ’2））。
【００３４】
多結晶シリコン１０９を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図２７（Ｘ-Ｘ’）、図２８（Ｙ1-Ｙ’1）、図２９（Ｙ2-Ｙ’2））。
【００３５】
窒化膜を堆積し、島状半導体側壁に、サイドウォールスペーサ状に残存させる１１０、１１１、１１２、１１３、１１４、１１５（図３０（Ｘ-Ｘ’）、図３１（Ｙ1-Ｙ’1）、図３２（Ｙ2-Ｙ’2））。
【００３６】
多結晶シリコンをエッチングする（図３３（Ｘ-Ｘ’）、図３４（Ｙ1-Ｙ’1）、図３５（Ｙ2-Ｙ’2））。
【００３７】
酸化膜をエッチングする（図３６（Ｘ-Ｘ’）、図３７（Ｙ1-Ｙ’1）、図３８（Ｙ2-Ｙ’2））。
【００３８】
多結晶シリコン１１６を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図３９（Ｘ-Ｘ’）、図４０（Ｙ1-Ｙ’1）、図４１（Ｙ2-Ｙ’2））。
【００３９】
窒化膜をエッチングする（図４２（Ｘ-Ｘ’）、図４３（Ｙ1-Ｙ’1）、図４４（Ｙ2-Ｙ’2））。
【００４０】
島状半導体下部層の出力端子配線を形成するためのレジストを形成する（図４５（Ｘ-Ｘ’）、図４６（Ｙ1-Ｙ’1）、図４７（Ｙ2-Ｙ’2））。
【００４１】
多結晶シリコンをエッチングし、島状半導体下部層の出力端子配線０９、２２を形成する（図４８（Ｘ-Ｘ’）、図４９（Ｙ1-Ｙ’1）、図５０（Ｙ2-Ｙ’2））。
【００４２】
レジストを剥離する（図５１（Ｘ-Ｘ’）、図５２（Ｙ1-Ｙ’1）、図５３（Ｙ2-Ｙ’2））。
【００４３】
酸化膜１１７を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図５４（Ｘ-Ｘ’）、図５５（Ｙ1-Ｙ’1）、図５６（Ｙ2-Ｙ’2））。
【００４４】
窒化膜１１８を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図５７（Ｘ-Ｘ’）、図５８（Ｙ1-Ｙ’1）、図５９（Ｙ2-Ｙ’2））。
【００４５】
酸化を行い、ゲート絶縁膜１１９、１２０、１２１、１２２、１２３、１２４を形成する（図６０（Ｘ-Ｘ’）、図６１（Ｙ1-Ｙ’1）、図６２（Ｙ2-Ｙ’2））。
【００４６】
多結晶シリコン１２５を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図６３（Ｘ-Ｘ’）、図６４（Ｙ1-Ｙ’1）、図６５（Ｙ2-Ｙ’2））。
【００４７】
窒化膜１２６を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図６６（Ｘ-Ｘ’）、図６７（Ｙ1-Ｙ’1）、図６８（Ｙ2-Ｙ’2））。
【００４８】
入力端子線すなわちゲート１３、２６を形成するためのレジストを形成する（図６９（Ｘ-Ｘ’）、図７０（Ｙ1-Ｙ’1）、図７１（Ｙ2-Ｙ’2））。
【００４９】
窒化膜、多結晶シリコン、窒化膜をエッチングし、入力端子線すなわちゲート１３、２６を形成する（図７２（Ｘ-Ｘ’）、図７３（Ｙ1-Ｙ’1）、図７４（Ｙ2-Ｙ’2））。
【００５０】
レジストを剥離する（図７５（Ｘ-Ｘ’）、図７６（Ｙ1-Ｙ’1）、図７７（Ｙ2-Ｙ’2））。
【００５１】
酸化膜１２７を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図７８（Ｘ-Ｘ’）、図７９（Ｙ1-Ｙ’1）、図８０（Ｙ2-Ｙ’2））。
【００５２】
ゲートと島状半導体下部層との間のコンタクトを形成するためのレジストを形成する（図８１（Ｘ-Ｘ’）、図８２（Ｙ1-Ｙ’1）、図８３（Ｙ2-Ｙ’2））。
【００５３】
酸化膜をエッチングし、ゲートと島状半導体下部層との間のコンタクト１２８を形成する（図８４（Ｘ-Ｘ’）、図８５（Ｙ1-Ｙ’1）、図８６（Ｙ2-Ｙ’2））。
【００５４】
レジストを剥離する（図８７（Ｘ-Ｘ’）、図８８（Ｙ1-Ｙ’1）、図８９（Ｙ2-Ｙ’2））。
【００５５】
多結晶シリコンを堆積し、ＣＭＰにより平坦化した後、エッチバックすることにより、ゲートと島状半導体下部層との間のコンタクト３４を形成する（図９０（Ｘ-Ｘ’）、図９１（Ｙ1-Ｙ’1）、図９２（Ｙ2-Ｙ’2））。
【００５６】
酸化膜を剥離する（図９３（Ｘ-Ｘ’）、図９４（Ｙ1-Ｙ’1）、図９５（Ｙ2-Ｙ’2））。
【００５７】
酸化する（図９６（Ｘ-Ｘ’）、図９７（Ｙ1-Ｙ’1）、図９８（Ｙ2-Ｙ’2））。
【００５８】
ｎチャネル半導体装置のドレイン拡散層、ソース拡散層を形成するためのレジストを形成する（図９９（Ｘ-Ｘ’）、図１００（Ｙ1-Ｙ’1）、図１０１（Ｙ2-Ｙ’2））。
【００５９】
イオン注入法などにより砒素を注入し、ドレイン拡散層１０、２３、ソース拡散層１２、２５を形成する（図１０２（Ｘ-Ｘ’）、図１０３（Ｙ1-Ｙ’1）、図１０４（Ｙ2-Ｙ’2））。
【００６０】
ｐチャネル半導体装置のドレイン拡散層、ソース拡散層を形成するためのレジストを形成する（図１０５（Ｘ-Ｘ’）、図１０６（Ｙ1-Ｙ’1）、図１０７（Ｙ2-Ｙ’2））。
【００６１】
イオン注入法などによりボロンを注入し、ドレイン拡散層１４、１７、２７、３０、ソース拡散層１６、１９、２９、３２を形成する（図１０８（Ｘ-Ｘ’）、図１０９（Ｙ1-Ｙ’1）、図１１０（Ｙ2-Ｙ’2））。
【００６２】
酸化膜を剥離し、熱工程を行い、不純物をイオン化する（図１１１（Ｘ-Ｘ’）、図１１２（Ｙ1-Ｙ’1）、図１１３（Ｙ2-Ｙ’2））。
【００６３】
酸化膜を剥離する（図１１４（Ｘ-Ｘ’）、図１１５（Ｙ1-Ｙ’1）、図１１６（Ｙ2-Ｙ’2））。
【００６４】
コバルトやニッケル等、金属１２９をスパッタやCVDにより堆積する（図１１７（Ｘ-Ｘ’）、図１１８（Ｙ1-Ｙ’1）、図１１９（Ｙ2-Ｙ’2））。
【００６５】
熱工程を行い、金属をシリコンと反応させ、サリサイド化する（図１２０（Ｘ-Ｘ’）、図１２１（Ｙ1-Ｙ’1）、図１２２（Ｙ2-Ｙ’2））。
【００６６】
シリコンと未反応の金属を、エッチングする（図１２３（Ｘ-Ｘ’）、図１２４（Ｙ1-Ｙ’1）、図１２５（Ｙ2-Ｙ’2））。
【００６７】
酸化膜１３０を堆積し、ＣＭＰにより平坦化した後、エッチバックする（図１２６（Ｘ-Ｘ’）、図１２７（Ｙ1-Ｙ’1）、図１２８（Ｙ2-Ｙ’2））。
【００６８】
ｎチャネル半導体装置のソース拡散層１２、２５と第１の電源供給配線VSS２０を接続するためのコンタクトを形成し、第１のインバータのｐチャネル半導体装置のソース拡散層２９、３２と第２の電源供給配線VCC３３を接続するためのコンタクトを形成するためのレジストを形成し、第２のインバータのｐチャネル半導体装置のソース拡散層１６、１９と第２の電源供給配線VCC２１を接続するためのコンタクトを形成するためのレジストを形成する（図１２９（Ｘ-Ｘ’）、図１３０（Ｙ1-Ｙ’1）、図１３１（Ｙ2-Ｙ’2））。
【００６９】
酸化膜をエッチングし、ｎチャネル半導体装置のソース拡散層１２、２５と第１の電源供給配線VSS２０を接続するためのコンタクト１３３、１３４を形成し、第１のインバータのｐチャネル半導体装置のソース拡散層２９、３２と第２の電源供給配線VCC３３を接続するためのコンタクト１３５、１３６を形成し、第２のインバータのｐチャネル半導体装置のソース拡散層１６、１９と第２の電源供給配線VCC２１を接続するためのコンタクト１３２、１３１を形成する（図１３２（Ｘ-Ｘ’）、図１３３（Ｙ1-Ｙ’1）、図１３４（Ｙ2-Ｙ’2））。
【００７０】
レジストを剥離する（図１３５（Ｘ-Ｘ’）、図１３６（Ｙ1-Ｙ’1）、図１３７（Ｙ2-Ｙ’2））。
【００７１】
金属１３７を堆積し、ＣＭＰにより平坦化する（図１３８（Ｘ-Ｘ’）、図１３９（Ｙ1-Ｙ’1）、図１４０（Ｙ2-Ｙ’2））。
【００７２】
第１の電源供給配線VSS２０、第２の電源供給配線VCC２１、３３を形成するためのレジストを形成する（図１４１（Ｘ-Ｘ’）、図１４２（Ｙ1-Ｙ’1）、図１４３（Ｙ2-Ｙ’2））。
【００７３】
金属をエッチングし、第１の電源供給配線VSS２０を形成し、第２の電源供給配線VCC２１、３３を形成する（図１４４（Ｘ-Ｘ’）、図１４５（Ｙ1-Ｙ’1）、図１４６（Ｙ2-Ｙ’2））。
【００７４】
レジストを剥離する（図１４７（Ｘ-Ｘ’）、図１４８（Ｙ1-Ｙ’1）、図１４９（Ｙ2-Ｙ’2））。
【００７５】
酸化膜１３８を堆積し、ＣＭＰにより平坦化する（図１５０（Ｘ-Ｘ’）、図１５１（Ｙ1-Ｙ’1）、図１５２（Ｙ2-Ｙ’2））。
【００７６】
また、実施例では、ＣＭＯＳインバータを一行二列に配置したＣＭＯＳインバータ結合回路を示したが、図１５３に示すように二行二列以上配置してもよい。図１５３は、上述したｍ行（ｍは２以上）の回路について、具体例として、三行二列にＣＭＯＳインバータを配置したＣＭＯＳインバータ結合回路を示したものである。なお、ここでは、１つのＣＭＯＳインバータが、列方向に２個のＰチャネルＭＯＳトランジスタ（ｐチャネル半導体装置）有する場合の例を示すが、ＣＭＯＳインバータの列方向のＰチャネルＭＯＳトランジスタの数は１個であってもよい。また、その１個のＰチャネルＭＯＳトランジスタを有するＣＭＯＳインバータを列方向に３個以上配列してもよい。また、図１５４は、Ｘ1-Ｘ’1断面図、図１５５は、Ｘ2-Ｘ’2断面図、図１５６は、Ｘ3-Ｘ’3断面図、図１５７は、Ｙ1-Ｙ’1断面図、図１５８は、Ｙ2-Ｙ’2断面図である。
【００７７】
この実施例では、シリコン酸化膜２０１上に、島状半導体下部層の出力端子配線２１５と、ドレイン拡散層２１６が形成され、その上に島状半導体層２１７が形成され、該当島状半導体層２１７の上部にソース拡散層２１８が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート２１９が形成され、ｎチャネル半導体装置を形成する。
【００７８】
また、シリコン酸化膜２０１上に、島状半導体下部層の出力端子配線２１５と、ドレイン拡散層２２０、２２３が形成され、その上に島状半導体層２２１、２２４が形成され、該当島状半導体層２２１、２２４の上部にソース拡散層２２２、２２５が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート２１９が形成され、ｐチャネル半導体装置を形成する。上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により三行二列目のインバータが形成される。
【００７９】
また、シリコン酸化膜２０１上に、島状半導体下部層の出力端子配線２０２と、ドレイン拡散層２０３が形成され、その上に島状半導体層２０４が形成され、該当島状半導体層２０４の上部にソース拡散層２０５が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート２０６が形成され、ｎチャネル半導体装置を形成する。
また、シリコン酸化膜２０１上に、島状半導体下部層の出力端子配線２０２と、ドレイン拡散層２０７、２１０が形成され、その上に島状半導体層２０８、２１１が形成され、該当島状半導体層２０８、２１１の上部にソース拡散層２０９、２１２が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート２０６が形成され、ｐチャネル半導体装置を形成する。上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により三行一列目のインバータが形成される。
【００８０】
ゲート２０６は、三行一列目のインバータの入力端子線となる。ゲート２０６と三行二列目のインバータの下部層の出力端子配線２１５を接続するため、コンタクト２２７が形成される。
【００８１】
また、シリコン酸化膜２０１上に、島状半導体下部層の出力端子配線３１５と、ドレイン拡散層３１６が形成され、その上に島状半導体層３１７が形成され、該当島状半導体層３１７の上部にソース拡散層３１８が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート３１９が形成され、ｎチャネル半導体装置を形成する。
【００８２】
また、シリコン酸化膜２０１上に、島状半導体下部層の出力端子配線３１５と、ドレイン拡散層３２０、３２３が形成され、その上に島状半導体層３２１、３２４が形成され、該当島状半導体層３２１、３２４の上部にソース拡散層３２２、３２５が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート３１９が形成され、ｐチャネル半導体装置を形成する。上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により二行二列目のインバータが形成される。
【００８３】
また、シリコン酸化膜２０１上に、島状半導体下部層の出力端子配線３０２と、ドレイン拡散層３０３が形成され、その上に島状半導体層３０４が形成され、該当島状半導体層３０４の上部にソース拡散層３０５が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート３０６が形成され、ｎチャネル半導体装置を形成する。
【００８４】
また、シリコン酸化膜２０１上に、島状半導体下部層の出力端子配線３０２と、ドレイン拡散層３０７、３１０が形成され、その上に島状半導体層３０８、３１１が形成され、該当島状半導体層３０８、３１１の上部にソース拡散層３０９、３１２が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート３０６が形成され、ｐチャネル半導体装置を形成する。上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により二行一列目のインバータが形成される。
【００８５】
ゲート３０６は、二行一列目のインバータの入力端子線となる。ゲート３０６と二行二列目のインバータの下部層の出力端子配線３１５を接続するため、コンタクト３２７が形成される。
【００８６】
また、シリコン酸化膜２０１上に、島状半導体下部層の出力端子配線４１５と、ドレイン拡散層４１６が形成され、その上に島状半導体層４１７が形成され、該当島状半導体層４１７の上部にソース拡散層４１８が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート４１９が形成され、ｎチャネル半導体装置を形成する。
【００８７】
また、シリコン酸化膜２０１上に、島状半導体下部層の出力端子配線４１５と、ドレイン拡散層４２０、４２３が形成され、その上に島状半導体層４２１、４２４が形成され、該当島状半導体層４２１、４２４の上部にソース拡散層４２２、４２５が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート４１９が形成され、ｐチャネル半導体装置を形成する。上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により一行二列目のインバータが形成される。
【００８８】
また、シリコン酸化膜２０１上に、島状半導体下部層の出力端子配線４０２と、ドレイン拡散層４０３が形成され、その上に島状半導体層４０４が形成され、該当島状半導体層４０４の上部にソース拡散層４０５が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート４０６が形成され、ｎチャネル半導体装置を形成する。
【００８９】
また、シリコン酸化膜２０１上に、島状半導体下部層の出力端子配線４０２と、ドレイン拡散層４０７、４１０が形成され、その上に島状半導体層４０８、４１１が形成され、該当島状半導体層４０８、４１１の上部にソース拡散層４０９、４１２が形成され、ドレイン拡散層とソース拡散層に挟まれた側壁のチャネル領域上にゲート絶縁膜を介して形成されたゲート４０６が形成され、ｐチャネル半導体装置を形成する。上記２個のｐチャネル半導体装置と１個のｎチャネル半導体装置により一行一列目のインバータが形成される。
【００９０】
ゲート４０６は、一行一列目のインバータの入力端子線となる。ゲート４０６と一行二列目のインバータの下部層の出力端子配線４１５を接続するため、コンタクト４２７が形成される。
【００９１】
ｎチャネル半導体装置のソース拡散層２０５、２１８、３０５、３１８、４０５、４１８上に、第１の電源供給配線VSS２１３が形成され、
三行二列目、二行二列目、一行二列目のインバータのｐチャネル半導体装置のソース拡散層２２２、２２５、３２２、３２５、４２２、４２５上に、第２の電源供給配線VCC２２６が形成される。
三行一列目、二行一列目、一行一列目のインバータのｐチャネル半導体装置のソース拡散層２０９、２１２、３０９、３１２、４０９、４１２上に、第２の電源供給配線VCC２１４が形成される。
【００９２】
上述したように、従来のＳＧＴを用いた２段のＣＭＯＳインバータでは、第１の電源電圧VSSと第２の電源電圧VCCがコンタクトを経由してシリコン基板の拡散層に供給されているＳＧＴを用いている。すなわち、ｎＭＯＳ ＳＧＴ、ｐＭＯＳ ＳＧＴの電源供給配線が、ゲート領域の下部の一方に配置されている。
これに対して、本発明では、ｎＭＯＳ ＳＧＴ、ｐＭＯＳ ＳＧＴ両方の上方から供給されている第１の電源供給配線VSSと第２の電源供給配線VCCを持ち、
第１のインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第２のインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第１のインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
第２のインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCを持つため、
第１の電源供給配線VSSと第２の電源供給配線VCCの面積が減少し、ＳＧＴを用いた高集積なＣＭＯＳインバータ結合回路からなる半導体装置を可能とする。
【００９３】
また、ｎＭＯＳ ＳＧＴ、ｐＭＯＳ ＳＧＴ両方の上方から供給されている第１の電源供給配線VSS、第２の電源供給配線VCCを持ち、
第１のインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第２のインバータのｎチャネル半導体装置のソース拡散層に接続された第１の電源供給配線VSSと、
第１のインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCと
第２のインバータの２個のｐチャネル半導体装置のソース拡散層に接続された第２の電源供給配線VCCを持つため、
第１の電源供給配線VSSと第２の電源供給配線VCCの抵抗が低減し、ＳＧＴを用いた高速なＣＭＯＳインバータ結合回路からなる半導体装置を可能とする。
【００９４】
ｎチャネル半導体装置のドレイン拡散層とｐチャネル半導体装置のドレイン拡散層を、島状半導体下部層で相互に接続するよう配線された出力端子配線を持つため、
ｎチャネル半導体装置のドレイン拡散層と金属配線を接続するために用いるコンタクトと、
ｐチャネル半導体装置のドレイン拡散層と金属配線を接続するために用いるコンタクトと、
それぞれのコンタクトを接続するための金属配線が不要となり、
ＳＧＴを用いた高集積なＣＭＯＳインバータ結合回路からなる半導体装置を可能とする。
【図面の簡単な説明】
【００９５】
【図１（ａ）】従来のＳＧＴを用いた２段のＣＭＯＳインバータを示した図である。
【図１（ｂ）】図１（ａ）のＣＭＯＳインバータの等価回路を示した図である。
【図１（ｃ）】図１（ａ）のＣＭＯＳインバータのＡ−Ａ'断面図を示した図である。
【図１（ｄ）】図１（ａ）のＣＭＯＳインバータのＢ−Ｂ'断面図を示した図である。
【図１（ｅ）】図１（ａ）のＣＭＯＳインバータのＣ−Ｃ'断面図を示した図である。
【図２】この発明に係る半導体装置のレイアウトである。
【図３】この発明に係る半導体装置の図１におけるX-X'断面図に対応する断面図である。
【図４】この発明に係る半導体装置の図１におけるY1-Y'1断面図に対応する断面図である。
【図５】この発明に係る半導体装置の図１におけるY2-Y'2断面図に対応する断面図である。
【図６】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図７】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図８】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図９】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図１０】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１１】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１２】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図１３】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１４】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１５】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図１６】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１７】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１８】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図１９】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図２０】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図２１】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図２２】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図２３】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図２４】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図２５】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図２６】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図２７】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図２８】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図２９】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図３０】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図３１】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図３２】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図３３】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図３４】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図３５】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図３６】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図３７】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図３８】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図３９】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図４０】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図４１】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図４２】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図４３】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図４４】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図４５】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図４６】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図４７】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図４８】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図４９】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図５０】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図５１】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図５２】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図５３】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図５４】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図５５】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図５６】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図５７】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図５８】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図５９】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図６０】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図６１】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図６２】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図６３】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図６４】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図６５】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図６６】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図６７】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図６８】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図６９】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図７０】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図７１】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図７２】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図７３】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図７４】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図７５】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図７６】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図７７】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図７８】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図７９】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図８０】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図８１】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図８２】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図８３】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図８４】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図８５】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図８６】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図８７】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図８８】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図８９】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図９０】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図９１】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図９２】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図９３】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図９４】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図９５】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図９６】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図９７】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図９８】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図９９】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図１００】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１０１】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１０２】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図１０３】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１０４】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１０５】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図１０６】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１０７】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１０８】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図１０９】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１１０】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１１１】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図１１２】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１１３】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１１４】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図１１５】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１１６】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１１７】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図１１８】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１１９】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１２０】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図１２１】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１２２】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１２３】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図１２４】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１２５】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１２６】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図１２７】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１２８】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１２９】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図１３０】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１３１】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１３２】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図１３３】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１３４】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１３５】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図１３６】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１３７】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１３８】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図１３９】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１４０】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１４１】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図１４２】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１４３】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１４４】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図１４５】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１４６】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１４７】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図１４８】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１４９】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１５０】この発明に係る半導体装置の製造例を示すX-X'断面工程図である。
【図１５１】この発明に係る半導体装置の製造例を示すY1-Y'1断面工程図である。
【図１５２】この発明に係る半導体装置の製造例を示すY2-Y'2断面工程図である。
【図１５３】この発明に係る半導体装置のレイアウトである。
【図１５４】この発明に係る半導体装置の図１５３におけるX1-X'1断面図に対応する断面図である。
【図１５５】この発明に係る半導体装置の図１５３におけるX2-X'2断面図に対応する断面図である。
【図１５６】この発明に係る半導体装置の図１５３におけるX3-X'3断面図に対応する断面図である。
【図１５７】この発明に係る半導体装置の図１５３におけるY1-Y'1断面図に対応する断面図である。
【図１５８】この発明に係る半導体装置の図１５３におけるY2-Y'2断面図に対応する断面図である。
【符号の説明】
【００９６】
０１.  ｐＭＯＳ ＳＧＴ
０２.  ｐＭＯＳ ＳＧＴ
０３.  ｎＭＯＳ ＳＧＴ
０４.  ｐＭＯＳ ＳＧＴ
０５.  ｐＭＯＳ ＳＧＴ
０６.  ｎＭＯＳ ＳＧＴ
０７.  ｎＭＯＳ ＳＧＴ
０８.  シリコン酸化膜
０９.  島状半導体下部層の出力端子配線
１０.  ドレイン拡散層
１１.  島状半導体層
１２.  ソース拡散層
１３.  ゲート
１４.  ドレイン拡散層
１５.  島状半導体層
１６.  ソース拡散層
１７.  ドレイン拡散層
１８.  島状半導体層
１９.  ソース拡散層
２０.  第１の電源供給配線VSS
２１.  第２の電源供給配線VCC
２２.  島状半導体下部層の出力端子配線
２３.  ドレイン拡散層
２４.  島状半導体層
２５.  ソース拡散層
２６.  ゲート
２７.  ドレイン拡散層
２８.  島状半導体層
２９.  ソース拡散層
３０.  ドレイン拡散層
３１.  島状半導体層
３２.  ソース拡散層
３３.  第２の電源供給配線VCC
３４.  コンタクト
１００.  シリコン
１０１.  酸化膜
１０２.  ｐ型シリコン
１０３.  ｐ型シリコン
１０４.  ｎ型シリコン
１０５.  ｎ型シリコン
１０６.  ｎ型シリコン
１０７.  ｎ型シリコン
１０８.  窒化膜
１０９.  多結晶シリコン
１１０.  窒化膜サイドウォールスペーサ
１１１.  窒化膜サイドウォールスペーサ
１１２.  窒化膜サイドウォールスペーサ
１１３.  窒化膜サイドウォールスペーサ
１１４.  窒化膜サイドウォールスペーサ
１１５.  窒化膜サイドウォールスペーサ
１１６.  多結晶シリコン
１１７.  酸化膜
１１８.  窒化膜
１１９.  ゲート酸化膜
１２０.  ゲート酸化膜
１２１.  ゲート酸化膜
１２２.  ゲート酸化膜
１２３.  ゲート酸化膜
１２４.  ゲート酸化膜
１２５.  多結晶シリコン
１２６.  窒化膜
１２７.  酸化膜
１２８.  ゲートと島状半導体下部層との間のコンタクト
１２９.  金属
１３０.  酸化膜
１３１.  コンタクト
１３２.  コンタクト
１３３.  コンタクト
１３４.  コンタクト
１３５.  コンタクト
１３６.  コンタクト
１３７.  金属
１３８.  酸化膜
２０１.  シリコン酸化膜
２０２.  島状半導体下部層の出力端子配線
２０３.  ドレイン拡散層
２０４.  島状半導体層
２０５.  ソース拡散層
２０６.  ゲート
２０７.  ドレイン拡散層
２０８.  島状半導体層
２０９.  ソース拡散層
２１０.  ドレイン拡散層
２１１.  島状半導体層
２１２.  ソース拡散層
２１３.  第１の電源供給配線VSS
２１４.  第２の電源供給配線VCC
２１５.  島状半導体下部層の出力端子配線
２１６.  ドレイン拡散層
２１７.  島状半導体層
２１８.  ソース拡散層
２１９.  ゲート
２２０.  ドレイン拡散層
２２１.  島状半導体層
２２２.  ソース拡散層
２２３.  ドレイン拡散層
２２４.  島状半導体層
２２５.  ソース拡散層
２２６.  第２の電源供給配線VCC
２２７.  コンタクト
３０２.  島状半導体下部層の出力端子配線
３０３.  ドレイン拡散層
３０４.  島状半導体層
３０５.  ソース拡散層
３０６.  ゲート
３０７.  ドレイン拡散層
３０８.  島状半導体層
３０９.  ソース拡散層
３１０.  ドレイン拡散層
３１１.  島状半導体層
３１２.  ソース拡散層
３１５.  島状半導体下部層の出力端子配線
３１６.  ドレイン拡散層
３１７.  島状半導体層
３１８.  ソース拡散層
３１９.  ゲート
３２０.  ドレイン拡散層
３２１.  島状半導体層
３２２.  ソース拡散層
３２３.  ドレイン拡散層
３２４.  島状半導体層
３２５.  ソース拡散層
３２７.  コンタクト
４０２.  島状半導体下部層の出力端子配線
４０３.  ドレイン拡散層
４０４.  島状半導体層
４０５.  ソース拡散層
４０６.  ゲート
４０７.  ドレイン拡散層
４０８.  島状半導体層
４０９.  ソース拡散層
４１０.  ドレイン拡散層
４１１.  島状半導体層
４１２.  ソース拡散層
４１５.  島状半導体下部層の出力端子配線
４１６.  ドレイン拡散層
４１７.  島状半導体層
４１８.  ソース拡散層
４１９.  ゲート
４２０.  ドレイン拡散層
４２１.  島状半導体層
４２２.  ソース拡散層
４２３.  ドレイン拡散層
４２４.  島状半導体層
４２５.  ソース拡散層
４２７.  コンタクト
【図１（ａ）】
2008300558.tif 000003
【図１（ｂ）】
2008300558.tif 000004
【図１（ｃ）】
2008300558.tif 000005
【図１（ｄ）】
2008300558.tif 000006
【図１（ｅ）】
2008300558.tif 000007
【図２】
2008300558.tif 000008
【図３】
2008300558.tif 000009
【図４】
2008300558.tif 000010
【図５】
2008300558.tif 000011
【図６】
2008300558.tif 000012
【図７】
2008300558.tif 000013
【図８】
2008300558.tif 000014
【図９】
2008300558.tif 000015
【図１０】
2008300558.tif 000016
【図１１】
2008300558.tif 000017
【図１２】
2008300558.tif 000018
【図１３】
2008300558.tif 000019
【図１４】
2008300558.tif 000020
【図１５】
2008300558.tif 000021
【図１６】
2008300558.tif 000022
【図１７】
2008300558.tif 000023
【図１８】
2008300558.tif 000024
【図１９】
2008300558.tif 000025
【図２０】
2008300558.tif 000026
【図２１】
2008300558.tif 000027
【図２２】
2008300558.tif 000028
【図２３】
2008300558.tif 000029
【図２４】
2008300558.tif 000030
【図２５】
2008300558.tif 000031
【図２６】
2008300558.tif 000032
【図２７】
2008300558.tif 000033
【図２８】
2008300558.tif 000034
【図２９】
2008300558.tif 000035
【図３０】
2008300558.tif 000036
【図３１】
2008300558.tif 000037
【図３２】
2008300558.tif 000038
【図３３】
2008300558.tif 000039
【図３４】
2008300558.tif 000040
【図３５】
2008300558.tif 000041
【図３６】
2008300558.tif 000042
【図３７】
2008300558.tif 000043
【図３８】
2008300558.tif 000044
【図３９】
2008300558.tif 000045
【図４０】
2008300558.tif 000046
【図４１】
2008300558.tif 000047
【図４２】
2008300558.tif 000048
【図４３】
2008300558.tif 000049
【図４４】
2008300558.tif 000050
【図４５】
2008300558.tif 000051
【図４６】
2008300558.tif 000052
【図４７】
2008300558.tif 000053
【図４８】
2008300558.tif 000054
【図４９】
2008300558.tif 000055
【図５０】
2008300558.tif 000056
【図５１】
2008300558.tif 000057
【図５２】
2008300558.tif 000058
【図５３】
2008300558.tif 000059
【図５４】
2008300558.tif 000060
【図５５】
2008300558.tif 000061
【図５６】
2008300558.tif 000062
【図５７】
2008300558.tif 000063
【図５８】
2008300558.tif 000064
【図５９】
2008300558.tif 000065
【図６０】
2008300558.tif 000066
【図６１】
2008300558.tif 000067
【図６２】
2008300558.tif 000068
【図６３】
2008300558.tif 000069
【図６４】
2008300558.tif 000070
【図６５】
2008300558.tif 000071
【図６６】
2008300558.tif 000072
【図６７】
2008300558.tif 000073
【図６８】
2008300558.tif 000074
【図６９】
2008300558.tif 000075
【図７０】
2008300558.tif 000076
【図７１】
2008300558.tif 000077
【図７２】
2008300558.tif 000078
【図７３】
2008300558.tif 000079
【図７４】
2008300558.tif 000080
【図７５】
2008300558.tif 000081
【図７６】
2008300558.tif 000082
【図７７】
2008300558.tif 000083
【図７８】
2008300558.tif 000084
【図７９】
2008300558.tif 000085
【図８０】
2008300558.tif 000086
【図８１】
2008300558.tif 000087
【図８２】
2008300558.tif 000088
【図８３】
2008300558.tif 000089
【図８４】
2008300558.tif 000090
【図８５】
2008300558.tif 000091
【図８６】
2008300558.tif 000092
【図８７】
2008300558.tif 000093
【図８８】
2008300558.tif 000094
【図８９】
2008300558.tif 000095
【図９０】
2008300558.tif 000096
【図９１】
2008300558.tif 000097
【図９２】
2008300558.tif 000098
【図９３】
2008300558.tif 000099
【図９４】
2008300558.tif 000100
【図９５】
2008300558.tif 000101
【図９６】
2008300558.tif 000102
【図９７】
2008300558.tif 000103
【図９８】
2008300558.tif 000104
【図９９】
2008300558.tif 000105
【図１００】
2008300558.tif 000106
【図１０１】
2008300558.tif 000107
【図１０２】
2008300558.tif 000108
【図１０３】
2008300558.tif 000109
【図１０４】
2008300558.tif 000110
【図１０５】
2008300558.tif 000111
【図１０６】
2008300558.tif 000112
【図１０７】
2008300558.tif 000113
【図１０８】
2008300558.tif 000114
【図１０９】
2008300558.tif 000115
【図１１０】
2008300558.tif 000116
【図１１１】
2008300558.tif 000117
【図１１２】
2008300558.tif 000118
【図１１３】
2008300558.tif 000119
【図１１４】
2008300558.tif 000120
【図１１５】
2008300558.tif 000121
【図１１６】
2008300558.tif 000122
【図１１７】
2008300558.tif 000123
【図１１８】
2008300558.tif 000124
【図１１９】
2008300558.tif 000125
【図１２０】
2008300558.tif 000126
【図１２１】
2008300558.tif 000127
【図１２２】
2008300558.tif 000128
【図１２３】
2008300558.tif 000129
【図１２４】
2008300558.tif 000130
【図１２５】
2008300558.tif 000131
【図１２６】
2008300558.tif 000132
【図１２７】
2008300558.tif 000133
【図１２８】
2008300558.tif 000134
【図１２９】
2008300558.tif 000135
【図１３０】
2008300558.tif 000136
【図１３１】
2008300558.tif 000137
【図１３２】
2008300558.tif 000138
【図１３３】
2008300558.tif 000139
【図１３４】
2008300558.tif 000140
【図１３５】
2008300558.tif 000141
【図１３６】
2008300558.tif 000142
【図１３７】
2008300558.tif 000143
【図１３８】
2008300558.tif 000144
【図１３９】
2008300558.tif 000145
【図１４０】
2008300558.tif 000146
【図１４１】
2008300558.tif 000147
【図１４２】
2008300558.tif 000148
【図１４３】
2008300558.tif 000149
【図１４４】
2008300558.tif 000150
【図１４５】
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【図１４６】
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【図１４７】
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【図１４８】
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【図１４９】
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【図１５０】
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【図１５１】
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【図１５２】
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【図１５３】
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【図１５４】
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【図１５５】
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【図１５６】
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【図１５７】
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【図１５８】
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