(57)【要約】【課題】側壁スペーサを除去した半導体装置に、所望の特性を再現性良く安定して与えることができ、製造工程の管理も容易化できる半導体装置の製造方法を提供すること。【解決手段】ゲート電極７の側面上に側壁スペーサ１０を形成し、活性領域３内に第２導電型の一対のソース及びドレイン領域１４を形成し、半導体層１上、素子分離領域４上、側壁スペーサ１０上、及びゲート電極７上を金属膜１８で覆い、金属膜１８を、半導体層１及びゲート電極７に反応させ、ソース及びドレイン領域１４、及びゲート電極７を部分的に低抵抗化し、素子分離領域４、ゲート電極の低抵抗化された部分１９、及びソース及びドレイン領域１４の低抵抗化された部分１９をエッチングし難く、金属膜１８の未反応部分及び側壁スペーサ１０をエッチングし易いエッチャントを用いて、金属膜１８の未反応部分及び側壁スペーサ１０を一括して除去する。【選択図】図７
2008300662.tif 000002
【特許請求の範囲】
【請求項１】
活性領域、及び素子分離領域を有する半導体層の、前記活性領域上にゲート電極を形成する工程と、
前記半導体層、前記素子分離領域、及び前記ゲート電極とは異なる材料を用いて、前記ゲート電極の側面上に側壁スペーサを形成する工程と、
前記素子分離領域、前記ゲート電極、及び前記側壁スペーサをマスクに用いて、不純物を前記活性領域内に導入し、前記活性領域内に一対のソース及びドレイン領域を形成する工程と、
前記半導体層上、前記素子分離領域上、前記側壁スペーサ上、及び前記ゲート電極上を金属膜で覆う工程と、
前記金属膜を、前記半導体層及び前記ゲート電極に反応させ、前記ソース及びドレイン領域、及び前記ゲート電極を部分的に低抵抗化する工程と、
前記素子分離領域、前記ゲート電極の低抵抗化された部分、及び前記ソース及びドレイン領域の低抵抗化された部分をエッチングし難く、前記金属膜の未反応部分及び前記側壁スペーサをエッチングし易いエッチャントを用いて、前記金属膜の未反応部分及び前記側壁スペーサを一括して除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項２】
第１導電型の活性領域、第２導電型の活性領域、及び素子分離領域を有する半導体層の、前記第１導電型の活性領域上と前記第２導電型の活性領域上との各々に、ゲート電極を形成する工程と、
前記半導体層、前記素子分離領域、及び前記ゲート電極とは異なる材料を用いて、前記第１導電型の活性領域上に形成されたゲート電極の側面上と、前記第２導電型の活性領域上に形成されたゲート電極の側面上との各々に、側壁スペーサを形成する工程と、
前記側壁スペーサとは異なる材料を用いて、前記半導体層上、前記素子分離領域上、前記側壁スペーサ上、及び前記ゲート電極上にブランケット膜を形成する工程と、
前記半導体層の、第１導電型のトランジスタが形成される領域を、第１マスク材で覆う工程と、
前記素子分離領域、前記第１導電型の活性領域上に形成されたゲート電極、このゲート電極の側面上に形成された側壁スペーサ、及び前記第１マスク材をマスクに用いて、不純物を前記第１導電型の活性領域内に前記ブランケット膜を介して導入し、前記第１導電型の活性領域内に第２導電型の一対のソース及びドレイン領域を形成する工程と、
前記第１マスク材を除去した後、前記半導体層の、第２導電型のトランジスタが形成される領域を、第２マスク材で覆う工程と、
前記素子分離領域、前記第２導電型の活性領域上に形成されたゲート電極、このゲート電極の側面上に形成された側壁スペーサ、及び前記第２マスク材をマスクに用いて、不純物を前記第２導電型の活性領域内に前記ブランケット膜を介して導入し、前記第２導電型の半導体層内に第１導電型の一対のソース及びドレイン領域を形成する工程と、
前記第２マスク材を除去した後、前記側壁スペーサをエッチングし難く、前記ブランケット膜をエッチングし易いエッチャントを用いて、前記ブランケット膜を除去する工程と、
前記半導体層上、前記素子分離領域上、前記側壁スペーサ上、及び前記ゲート電極上を金属膜で覆う工程と、
前記金属膜を、前記半導体層及び前記ゲート電極に反応させ、前記ソース及びドレイン領域、及び前記ゲート電極を部分的に低抵抗化する工程と、
前記素子分離領域、前記ゲート電極の低抵抗化された部分、及び前記ソース及びドレイン領域の低抵抗化された部分をエッチングし難く、前記金属膜の未反応部分及び前記側壁スペーサをエッチングし易いエッチャントを用いて、前記金属膜の未反応部分及び前記側壁スペーサを一括して除去する工程と、
を具備することを特徴とする半導体装置の製造方法。
【請求項３】
前記ブランケット膜は、酸化シリコン系の材料を用いて形成することを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記側壁スペーサをエッチングし難く、前記ブランケット膜をエッチングし易いエッチャントは、弗酸系のエッチャントであることを特徴とする請求項２又は請求項３に記載の半導体装置の製造方法。
【請求項５】
前記半導体層、及び前記ゲート電極はシリコンを含むことを特徴とする請求項１乃至請求項４いずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記金属膜は、Ｎｉ、Ｃｏ、Ｔｉのいずれか一つを含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記側壁スペーサは、ＧｅＣＯＨ、又はＳｉＢＮのいずれかを用いて形成することを特徴とする請求項１乃至請求項６いずれか一項に記載の半導体装置の製造方法。
【請求項８】
前記素子分離領域、前記ゲート電極の低抵抗化された部分、及び前記ソース及びドレイン領域の低抵抗化された部分をエッチングし難く、前記金属膜の未反応部分及び前記側壁スペーサをエッチングし易いエッチャントは、ＳＰＭ、又はＡＰＭであることを特徴とする請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に係わり、特に、側壁スペーサの除去に関する。
【背景技術】
【０００２】
近時、電界効果トランジスタの動作速度の向上や、その駆動電流の増加を図るため、チャネルに応力を与える試みがなされている。チャネルに応力を与えることで、チャネルに応力を与えない場合に比較して、チャネル中の電荷の移動度を改善することができる。このことは、例えば、特許文献１や非特許文献１に記載されている。
【０００３】
さらに、特許文献１や非特許文献１は、チャネルに効率良く応力を与えるための技術として、“ストレス・プロキシミティ・テクニック（Ｓｔｒｅｓｓ  Ｐｒｏｘｉｍｉｔｙ  Ｔｅｃｈｎｉｑｕｅ：ＳＰＴ）”、と呼ばれる技術を開示する。ＳＰＴは、電界効果トランジスタのゲート電極の対向する両側面上に形成された一対の側壁スペーサを除去した後に、ソース及びドレイン領域上、及びゲート電極を、ストレスライナー（Ｓｔｒｅｓｓ  ｌｉｎｅｒ）と呼ばれる部材で覆うものである。側壁スペーサを除去することで、ストレスライナーがチャネルにより近接するようになり、応力を、チャネルにより効率良く与えることができる。
【特許文献１】特開２００７−４９１６６号公報
【非特許文献１】X. Chen et al.,“StressProximity Technique for Performance Improvement with Dual Stress Liner at 45nmTechnology and Beyond“, 2006 Symposium on VLSI Technology Digest of TechnicalPapers
【発明の開示】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載された側壁スペーサの材料は、窒化シリコン（ＳｉＮ）、又は硼素でドープされたシリコンガラス（Ｂｏｒｏｎ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ：ＢＳＧ）である（段落００１７参照）。窒化シリコンはリン酸系のエッチャントを用いて除去され、ＢＳＧは弗酸系のエッチャントを用いて除去される。しかしながら、リン酸系のエッチャントはシリサイド層を溶かしてしまい、弗酸系のエッチャントは酸化シリコン系の膜、特に、素子分離領域を溶かしてしまう。シリサイド層は、ソース及びドレイン領域やゲート電極を低抵抗化する層である。シリサイド層が溶けることによってシリサイド層の厚みがばらついてしまうと、トランジスタは、たとえ動作した、としても、所望の特性を再現性良く安定して得ることは難くなる。素子分離領域はトランジスタのソース及びドレイン領域どうしを分離する膜である。素子分離領域がエッチングされてしまうと、トランジスタどうしが短絡してしまうなど回路不良の原因となる。
【０００５】
また、所望のトランジスタ特性を再現性良く安定して得ようとしたり、素子分離領域がエッチングされてしまうことを最小限度にとどめようとしたりすると、製造工程を厳しく管理しなければならない。これは、集積回路の製造歩留りを低下させたり、スループットを悪化させたりする要因にもなり得る。
【０００６】
側壁スペーサは、素子分離領域、ゲート電極、及びシリサイド層に対して、選択的に除去することが望ましいが、既知の材料では難しい。即ち、現状のＳＰＴは、量産がいまだ困難な状況にある。
【０００７】
なお、非特許文献２は、側壁スペーサの材料については何等開示していない。
【０００８】
この発明は、側壁スペーサを除去した半導体装置に、所望の特性を再現性良く安定して与えることができ、製造工程の管理も容易化できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、この発明の第１の態様に係る半導体装置の製造方法は、活性領域、及び素子分離領域を有する半導体層の、前記活性領域上にゲート電極を形成する工程と、前記半導体層、前記素子分離領域、及び前記ゲート電極とは異なる材料を用いて、前記ゲート電極の側面上に側壁スペーサを形成する工程と、前記素子分離領域、前記ゲート電極、及び前記側壁スペーサをマスクに用いて、不純物を前記活性領域内に導入し、前記活性領域内に一対のソース及びドレイン領域を形成する工程と、前記半導体層上、前記素子分離領域上、前記側壁スペーサ上、及び前記ゲート電極上を金属膜で覆う工程と、前記金属膜を、前記半導体層及び前記ゲート電極に反応させ、前記ソース及びドレイン領域、及び前記ゲート電極を部分的に低抵抗化する工程と、前記素子分離領域、前記ゲート電極の低抵抗化された部分、及び前記ソース及びドレイン領域の低抵抗化された部分をエッチングし難く、前記金属膜の未反応部分及び前記側壁スペーサをエッチングし易いエッチャントを用いて、前記金属膜の未反応部分及び前記側壁スペーサを一括して除去する工程と、を具備する。
【００１０】
また、この発明の第２の態様に係る半導体装置の製造方法は、第１導電型の活性領域、第２導電型の活性領域、及び素子分離領域を有する半導体層の、前記第１導電型の活性領域上と前記第２導電型の活性領域上との各々に、ゲート電極を形成する工程と、前記半導体層、前記素子分離領域、及び前記ゲート電極とは異なる材料を用いて、前記第１導電型の活性領域上に形成されたゲート電極の側面上と、前記第２導電型の活性領域上に形成されたゲート電極の側面上との各々に、側壁スペーサを形成する工程と、前記側壁スペーサとは異なる材料を用いて、前記半導体層上、前記素子分離領域上、前記側壁スペーサ上、及び前記ゲート電極上にブランケット膜を形成する工程と、前記半導体層の、第１導電型のトランジスタが形成される領域を、第１マスク材で覆う工程と、前記素子分離領域、前記第１導電型の活性領域上に形成されたゲート電極、このゲート電極の側面上に形成された側壁スペーサ、及び前記第１マスク材をマスクに用いて、不純物を前記第１導電型の活性領域内に前記ブランケット膜を介して導入し、前記第１導電型の活性領域内に第２導電型の一対のソース及びドレイン領域を形成する工程と、前記第１マスク材を除去した後、前記半導体層の、第２導電型のトランジスタが形成される領域を、第２マスク材で覆う工程と、前記素子分離領域、前記第２導電型の活性領域上に形成されたゲート電極、このゲート電極の側面上に形成された側壁スペーサ、及び前記第２マスク材をマスクに用いて、不純物を前記第２導電型の活性領域内に前記ブランケット膜を介して導入し、前記第２導電型の半導体層内に第１導電型の一対のソース及びドレイン領域を形成する工程と、前記第２マスク材を除去した後、前記側壁スペーサをエッチングし難く、前記ブランケット膜をエッチングし易いエッチャントを用いて、前記ブランケット膜を除去する工程と、前記半導体層上、前記素子分離領域上、前記側壁スペーサ上、及び前記ゲート電極上を金属膜で覆う工程と、前記金属膜を、前記半導体層及び前記ゲート電極に反応させ、前記ソース及びドレイン領域、及び前記ゲート電極を部分的に低抵抗化する工程と、前記素子分離領域、前記ゲート電極の低抵抗化された部分、及び前記ソース及びドレイン領域の低抵抗化された部分をエッチングし難く、前記金属膜の未反応部分及び前記側壁スペーサをエッチングし易いエッチャントを用いて、前記金属膜の未反応部分及び前記側壁スペーサを一括して除去する工程と、を具備する。
【発明の効果】
【００１１】
この発明によれば、側壁スペーサを除去した半導体装置に、所望の特性を再現性良く安定して与えることができ、製造工程の管理も容易化できる半導体装置の製造方法を提供できる。
【発明を実施するための最良の形態】
【００１２】
以下、添付図面を参照してこの発明の実施形態について具体的に説明する。
【００１３】
図１乃至図８は、この発明の一実施形態に係る半導体装置の製造方法を主要な製造工程順に示す断面図である。
【００１４】
まず、図１に示すように、第１導電型（本例ではｐ型）の半導体基板１内に、第２導電型（本例ではｎ型）のウェル領域２を形成する。半導体基板の例は、シリコン（Ｓｉ）基板、又は歪シリコン基板である。歪シリコン基板の例は、シリコンゲルマニウム（ＳｉＧｅ）基板である。次いで、半導体基板１の表面に活性領域３を区画する素子分離領域４を形成する。素子分離領域４の一例はシャロー・トレンチ・アイソレーション（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ：ＳＴＩ）である。次いで、半導体基板１の活性領域３の表面上に、ゲート絶縁膜５を形成する。ゲート絶縁膜５の一例は酸化シリコン膜、又は酸化シリコンよりも誘電率の高い膜である。次いで、ゲート絶縁膜５上に、導電性膜６を形成する。導電性膜６の例は導電性ポリシリコン膜である。次いで、導電性膜６及びゲート絶縁膜５を、フォトリソグラフィ法を用いてパターニングし、ｐ型の半導体基板１上とｎ型のウェル領域２上との各々に、ゲート電極７をそれぞれ形成する。次いで、半導体基板１の上面上にマスク材を形成し、このマスク材に、Ｎチャネル型の絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ、又はＭＩＳＦＥＴ）が形成される部分に対応した窓を形成する。次いで、図示せぬマスク材、このマスク材の窓から露出した素子分離領域４、及び半導体基板１上に形成されたゲート電極７をマスクに用いて、半導体基板１の活性領域３内にｎ型の不純物を導入し、ｎ型エクステンション領域８を形成する。次いで、図示せぬマスク材を除去した後、半導体基板１の上面上に図示せぬ新たなマスク材を形成し、この新たなマスク材に、Ｐチャネル型の絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ、又はＭＩＳＦＥＴ）が形成される部分に対応した窓を形成する。次いで、図示せぬ新たなマスク材、この新たなマスク材の窓から露出した素子分離領域４、及びウェル領域２上に形成されたゲート電極７をマスクに用いて、ウェル領域２の活性領域３内にｐ型の不純物を導入し、ｐ型エクステンション領域９を形成する。マスク材の一例はホトレジスト膜であり、ｎ型の不純物の一例は砒素（Ａｓ）、ｐ型の不純物の一例は硼素（Ｂ）である。不純物の導入方法の一例はイオン注入法である。なお、本例ではエクステンション領域８、９を形成する例を示しているが、エクステンション領域８、９は必要に応じて形成されれば良く、必ずしも形成する必要はない。次いで、半導体基板１の全面上に、側壁スペーサとなる膜を形成する。本例の側壁スペーサは、素子分離領域４、ゲート電極７、及び後述するシリサイド層それぞれに対してエッチング選択比をとることができ、これらの部材に対して側壁スペーサのみを選択的に除去することが可能な膜を用いて形成される。このような膜の材料例は、ＧｅＣＯＨ、又はＳｉＢＮである。次いで、側壁スペーサとなる膜を、異方性エッチングを用いてエッチバックする。異方性エッチングの一例は、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ：ＲＩＥ）である。これにより、半導体基板１上に形成されたゲート電極７の側面上と、ウェル領域２上に形成されたゲート電極７の側面上との各々に、側壁スペーサ１０がそれぞれ形成される。
【００１５】
次に、図２に示すように、半導体基板１の上面上に側壁スペーサとは異なる材料からなるブランケット膜１１を形成し、半導体基板１、ウェル領域２、素子分離領域４、ゲート電極７、及び側壁スペーサ１０上をブランケット膜１１で覆う。ブランケット膜１１は、次に行われるソース及びドレイン領域の形成工程において、マスク材を除去する際に、半導体基板１、ウェル領域２、素子分離領域４、ゲート電極７、及び側壁スペーサ１０を保護する役目を持つ。ブランケット膜１１の厚みの例は、２乃至３ｎｍである。ブランケット膜１１の材料例は酸化シリコン系の膜である。
【００１６】
次に、図３に示すように、半導体基板１の上方、本例ではブランケット膜１１の上面上にマスク材１２を形成し、このマスク材１２に、Ｎチャネル型の絶縁ゲート型電界効果トランジスタが形成される部分に対応した窓１３を形成する。これにより、少なくともウェル領域２の活性領域３の部分上、ウェル領域２上に形成されたゲート電極７、このゲート電極７の両側面上に形成された側壁スペーサ１０がマスク材１２によって覆われる。次いで、マスク材１２、及び窓１３から露出した素子分離領域４、半導体基板１上に形成されたゲート電極７、及びこのゲート電極７の両側面上に形成された側壁スペーサ１０をマスクに用いて、半導体基板１の活性領域３内にブランケット膜１１を介してｎ型の不純物を導入し、一対のｎ型ソース及びドレイン領域１４を形成する。マスク材１２の一例はホトレジスト膜であり、ｎ型の不純物の一例は砒素（Ａｓ）である。不純物の導入方法の一例はイオン注入法である。
【００１７】
次に、図４に示すように、マスク材１２を除去する。除去の一例は、マスク材１２がホトレジスト膜であるときにはアッシングである。次いで、ブランケット膜１１の上面上を洗浄する。洗浄の一例はウェット洗浄である。このウェット洗浄に用いる洗浄剤の一例は硫酸と過酸化水素水との混合液（ＳＰＭ）である。ＳＰＭはＳｉ、ＳｉＯ２、ＳｉＮのいずれもほとんどエッチングしない。次いで、半導体基板１の上方、本例ではブランケット膜１１の上面上にマスク材１５を形成する。次いで、マスク材１５に、Ｐチャネル型の絶縁ゲート型電界効果トランジスタが形成される部分に対応した窓１６を形成する。これにより、少なくとも半導体基板１の活性領域３の部分上、半導体基板１上に形成されたゲート電極７、このゲート電極７の両側面上に形成された側壁スペーサ１０がマスク材１５によって覆われる。次いで、マスク材１５、及び窓１６から露出した素子分離領域４、ウェル領域２上に形成されたゲート電極７、及びこのゲート電極７の両側面上に形成された側壁スペーサ１０をマスクに用いて、ウェル領域２の活性領域３内にブランケット膜１１を介してｐ型の不純物を導入し、一対のｐ型ソース及びドレイン領域１７を形成する。マスク材１５の一例は、マスク材１２と同様にホトレジスト膜であり、ｐ型の不純物の一例は硼素（Ｂ）である。不純物の導入方法の一例はイオン注入法である。
【００１８】
次に、図５に示すように、マスク材１２の除去と同様の方法を用いてマスク材１５を除去し、さらに、ブランケット膜１１の上面上を上述した方法と同様の方法を用いて洗浄する。次いで、側壁スペーサ１０をエッチングし難く、ブランケット膜１１をエッチングし易いエッチャントを用いて、ブランケット膜１１を除去する。このようなエッチャントの一例は、ブランケット膜１１が酸化シリコン系の膜であり、側壁スペーサ１０がＧｅＣＯＨ、又はＳｉＢＮであるとき、弗酸系のエッチャント、例えば、希弗酸である。ＧｅＣＯＨ、及びＳｉＢＮは弗酸系のエッチャント、例えば、希弗酸に対して耐性を有する。また、酸化シリコン系の膜は、弗酸系のエッチャント、例えば、希弗酸に可溶である。
【００１９】
次に、図６に示すように、ゲート電極７の上面、半導体基板１の上面、及びウェル領域２の上面に存在する自然酸化膜を除去し、ゲート電極７の上面、半導体基板１の上面、及びウェル領域２の上面それぞれを露出させる。自然酸化膜の除去には、例えば、弗酸系のエッチャント、例えば、希弗酸を用いて自然酸化膜をエッチングすれば良い。次いで、半導体基板１の上方に金属膜１８を形成し、半導体基板１上、素子分離領域４上、側壁スペーサ１０上、及びゲート電極７上を金属膜１８で覆う。金属膜１８の材料例は、半導体、例えば、シリコン（Ｓｉ）に対して反応し、シリサイドを形成する金属である。このような金属の一例はニッケル（Ｎｉ）である。ニッケルの他にコバルト（Ｃｏ）、チタン（Ｔｉ）も好適に用いられる。
【００２０】
次に、図７に示すように、半導体基板１を熱処理し、金属膜１８を、半導体基板１、ウェル領域２、及びゲート電極７と反応させ、半導体基板１の上面、ウェル領域２の上面、及びゲート電極７の上面それぞれに、シリサイド層１９を自己整合的に形成する（サリサイドプロセス）。形成されるシリサイドは、半導体がシリコン（Ｓｉ）、金属膜１８がニッケル（Ｎｉ）であるとき、ニッケルシリサイド（ＮｉＳｉ）となる。シリサイド層１９が形成されることで、ソース及びドレイン領域１４、１７、及びゲート電極７は、それぞれ部分的に低抵抗化される。
【００２１】
次に、図８に示すように、シリサイド層１９、及び素子分離領域４をエッチングし難く、金属膜１８の未反応部分、及び側壁スペーサ１０をエッチングし易いエッチャントを用いて、金属膜１８の未反応部分、及び側壁スペーサ１０を除去する。本例では、金属膜１８の未反応部分、及び側壁スペーサ１０を一括して除去する。このようなエッチャントの一例は、シリサイドがニッケルシリサイド（ＮｉＳｉ）であり、素子分離領域４が酸化シリコン系の膜であり、側壁スペーサ１０がＧｅＣＯＨ、又はＳｉＢＮであるとき、硫酸と過酸化水素水との混合液（ＳＰＭ）である。ＳＰＭは、Ｓｉ、ＳｉＯ２、ＳｉＮ、ＮｉＳｉのいずれもほとんどエッチングしない。その代わりに、ＧｅＣＯＨ、ＳｉＢＮ、Ｎｉは良くエッチングする。また、このようなエッチャントの他例としてはアンモニアと過酸化水素水との混合液（ＡＰＭ）等をあげることができる。
【００２２】
この後、特に、図示しないが、周知の製造方法に従って、半導体基板１上、ウェル領域２上、素子分離領域４上、及びゲート電極７上に、特許文献１や非特許文献１に記載されたような応力ライナーを形成し、さらに、層間絶縁膜を形成し、層間絶縁膜にシリサイド層１９に達するコンタクト／ヴィア孔を形成し、コンタクト／ヴィア孔に配線を形成することで半導体装置、本例では絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ、又はＭＩＳＦＥＴ）を形成することができる。
【００２３】
一実施形態に係る半導体装置の製造方法によれば、基本的に、以下に示すプロセスフローを含む。
【００２４】
（１）  ゲート電極７を形成すること
（２）  素子分離領域４、及びシリサイド層１９それぞれに対してエッチング選択比をとることができる材料を用いて、ゲート電極７の側面上に側壁スペーサ１０を形成すること（本例では、側壁スペーサ１０に、ＧｅＣＯＨ、又はＳｉＢＮのいずれかを用いる）
（３）  ソース及びドレイン領域１４（又は１７）を形成すること
（４）  ソース及びドレイン領域１４（又は１７）上、素子分離領域４上、側壁スペーサ１０上、及びゲート電極７上を金属膜１８で覆うこと
（５）  金属膜１８をソース及びドレイン領域１４（又は１７）及びゲート電極７に反応させ、ソース及びドレイン領域１４（又は１７）、及びゲート電極７を部分的に低抵抗化すること（シリサイド層１９）
（６）  素子分離領域４、ゲート電極７の低抵抗化された部分（シリサイド層１９）、及びソース及びドレイン領域１４（又は１７）の低抵抗化された部分（シリサイド層１９）をエッチングし難く、金属膜１８の未反応部分及び側壁スペーサ１０をエッチングし易いエッチャントを用いて、金属膜１８の未反応部分及び側壁スペーサ１０を一括して除去すること（エッチャントに、ＳＰＭ、又はＡＰＭを用いる）
特に、一実施形態によれば、素子分離領域４、及びシリサイド層１９それぞれに対してエッチング選択比をとることができる材料を用いて、側壁スペーサ１０を形成することで、側壁スペーサを、素子分離領域４、ゲート電極７、及びシリサイド層１９に対して、選択的に除去することが可能となる。このため、側壁スペーサ１０を除去したトランジスタから、シリサイド層１９の厚みのばらつきを抑制でき、トランジスタに、所望の特性を再現性良く安定して与えることができる。
【００２５】
また、素子分離領域のエッチングも抑制されるので、トランジスタどうしの短絡事故も抑制することができる。
【００２６】
このような側壁スペーサ１０は、例えば、ＧｅＣＯＨ、又はＳｉＢＮを用いることで実現することができる。熱の影響を抑制したい場合には３００℃程度の酸化性雰囲気中で堆積されるＧｅＣＯＨが好適に用いられ、基板の酸化を極力抑えたい場合にはＳｉＢＮが好適に用いられる。
【００２７】
さらに、一実施形態によれば、素子分離領域４、シリサイド層１９をエッチングし難く、金属膜１８の未反応部分及び側壁スペーサ１０をエッチングし易いエッチャントを用いて、金属膜１８の未反応部分及び側壁スペーサ１０を一括して除去する。このように金属膜１８の未反応部分及び側壁スペーサ１０を一括して除去することで、製造工程の管理も容易化できる。これは、例えば、金属膜１８の未反応部分の除去と、側壁スペーサ１０の除去とで、互いにエッチャントを変える必要がなくなるためである。製造工程の管理を容易化できれば、集積回路の製造歩留りを低下させたり、スループットを悪化させたりする要因を減らすことができる。
【００２８】
このような一括除去を可能とするエッチャントの例としては、ＳＰＭ、又はＡＰＭを挙げることができる。
【００２９】
このように一実施形態に係る半導体装置の製造方法によれば、側壁スペーサを除去した半導体装置に、所望のトランジスタ特性を再現性良く安定して与えることができ、製造工程の管理も容易化できる半導体装置の製造方法を得ることができる。
【００３０】
このような一実施形態に係る半導体装置の製造方法は、例えば、“ストレス・プロキシミティ・テクニック（Ｓｔｒｅｓｓ  Ｐｒｏｘｉｍｉｔｙ  Ｔｅｃｈｎｉｑｕｅ：ＳＰＴ）”を用いた半導体装置の製造、特に、その量産に対して有用である。
【００３１】
以上、この発明を一実施形態に従って説明したが、この発明は上記一実施形態に限られるものではなく様々な変形が可能であり、かつ、この発明の実施形態は、上記一実施形態が唯一の実施形態でもない。
【００３２】
例えば、一実施形態では、ｐ型、及びｎ型の活性領域３を有する半導体層として、ｎ型ウェル領域２を有するｐ型半導体基板１を例示したが、例えば、図９に示すように、ｐ型ウェル領域２ｐ、及びｎ型ウェル領域２ｎをそれぞれ有する半導体基板１であっても良い。また、半導体層は、半導体基板１に限られるものでもなく、例えば、図１０に示すように、絶縁膜２０の上にｐ型半導体層２１ｐ、及びｎ型半導体層２１ｎを有する、いわゆるＳＯＩ基板や、薄膜トランジスタを形成するための半導体薄膜であっても良い。
【００３３】
その他、上記一実施形態は、この発明の主旨を逸脱しない範囲で様々な変形が可能である。
【図面の簡単な説明】
【００３４】
【図１】この発明の一実施形態に係る半導体装置の製造方法を主要な製造工程順に示す断面図
【図２】この発明の一実施形態に係る半導体装置の製造方法を主要な製造工程順に示す断面図
【図３】この発明の一実施形態に係る半導体装置の製造方法を主要な製造工程順に示す断面図
【図４】この発明の一実施形態に係る半導体装置の製造方法を主要な製造工程順に示す断面図
【図５】この発明の一実施形態に係る半導体装置の製造方法を主要な製造工程順に示す断面図
【図６】この発明の一実施形態に係る半導体装置の製造方法を主要な製造工程順に示す断面図
【図７】この発明の一実施形態に係る半導体装置の製造方法を主要な製造工程順に示す断面図
【図８】この発明の一実施形態に係る半導体装置の製造方法を主要な製造工程順に示す断面図
【図９】この発明の一実施形態の変形例に係る半導体装置を示す断面図
【図１０】この発明の一実施形態の他の変形例に係る半導体装置を示す断面図
【符号の説明】
【００３５】
１；半導体基板
２、２ｐ、２ｎ；ウェル領域
３；活性領域
４；素子分離領域
５；ゲート絶縁膜
６；導電性膜
７；ゲート電極
８、９；エクステンション領域
１０；側壁スペーサ
１１；ブランケット膜
１２、１５；マスク材
１３、１６；窓
１４、１７；ソース及びドレイン領域
１８；金属膜
１９；シリサイド膜
２０；絶縁膜
２１ｐ；ｐ型半導体層
２１ｎ；ｎ型半導体層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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