(57)【要約】【課題】耐圧が高く、オン抵抗が低い電力用半導体素子及びその製造方法を提供する。【解決手段】ｎ＋型基板２上にｎ型バッファー層３を形成し、その上にｎ−型バッファー層を形成する。ｎ−型バッファー層の不純物濃度はｎ型バッファー層３の不純物濃度よりも低くする。次に、ｎ−型バッファー層の上面にｎ型不純物及びｐ型不純物を選択的に注入する。次に、不純物濃度がｎ型バッファー層３の不純物濃度よりも低いエピタキシャル層を形成し、その上面にｎ型不純物及びｐ型不純物を選択的に注入する処理を繰り返す。その後、熱拡散処理を行って、ｎ型ピラー領域５及びｐ型ピラー領域６を形成する。これにより、ｎ型バッファー層３とＳＪ構造４とが空間的に分離され、ｎ型バッファー層３とｎ型ピラー領域５との間の接続部１４におけるｎ型不純物の濃度が、ｎ型バッファー層３及びｎ型ピラー領域５におけるｎ型不純物の濃度よりも低くなる。【選択図】図１
2008258443.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の第１半導体基板と、
前記第１半導体基板上に設けられた第１導電型の第２半導体層と、
前記第２半導体上層に設けられ、前記第１半導体基板の上面に平行な方向に沿って交互に配置された複数の第１導電型の第３半導体ピラー領域及び複数の第２導電型の第４半導体ピラー領域と、
前記第１半導体基板の下面上に設けられ、前記第１半導体基板に接続された第１の主電極と、
前記第４半導体ピラー領域上に設けられた第２の主電極と、
を備え、
前記第２半導体層と前記第３半導体ピラー領域との間の接続部における第１導電型不純物の濃度は、前記第２半導体層から前記第３半導体ピラー領域に向かう方向における前記接続部の両側の部分の第１導電型不純物の濃度よりも低いことを特徴とする電力用半導体素子。
【請求項２】
前記第１半導体基板の上面に対して垂直な方向における前記接続部の位置は、前記垂直な方向における前記第２半導体層と前記第４半導体ピラー領域との境界部の位置に相当することを特徴とする請求項１記載の電力用半導体素子。
【請求項３】
前記第１半導体基板、前記第２半導体層及び前記第３半導体ピラー領域をこの順に通過する直線に沿って測定された第１導電型不純物の濃度プロファイルは、前記接続部に相当する位置で最小値をとることを特徴とする請求項１または２に記載の電力用半導体素子。
【請求項４】
第１導電型の第１半導体基板上に第１導電型の第２半導体層を形成する工程と、
不純物濃度が前記第２半導体層の不純物濃度よりも低いバッファー層を形成する工程と、
前記バッファー層の上面における交互に配列された複数の第１領域及び複数の第２領域に対して、それぞれ第１導電型不純物及び第２導電型不純物を注入する工程と、
前記バッファー層上に、不純物濃度が前記第２半導体層の不純物濃度よりも低い中間半導体層を形成する工程と、
前記中間半導体層の上面における前記第１領域及び前記第２領域に対してそれぞれ第１導電型不純物及び第２導電型不純物を注入する工程と、
熱処理を行って前記注入された第１導電型不純物及び第２導電型不純物を拡散させる工程と、
前記第１半導体基板の下面上に、前記第１半導体基板に接続される第１の主電極を形成する工程と、
前記中間半導体層上に第２の主電極を形成する工程と、
を備えたことを特徴とする電力用半導体素子の製造方法。
【請求項５】
前記バッファー層の厚さを、前記拡散させる工程の後、前記バッファー層の上面に注入された第１導電型不純物の濃度が極大値をとる位置と、前記第１導電型不純物の濃度が前記第２半導体層における前記第１導電型不純物の濃度と等しくなる位置との間の最短距離以上とすることを特徴とする請求項４記載の電力用半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用半導体素子及びその製造方法に関し、特に、スーパージャンクション構造を備えた縦形の電力用半導体素子及びその製造方法に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）及びＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）などの電力用半導体素子は、高速スイッチング特性及び数十〜数百Ｖの逆方向阻止電圧（以下、「耐圧」という）を有している。このため、電力用半導体素子は、家庭用電気機器、通信機器及び車載用モータの制御機器などの機器における電力の変換及び制御などに広く用いられている。これらの機器の小型化、高効率化及び低消費電力化を図るためには、電力用半導体素子のオン状態における抵抗（以下、「オン抵抗」という）を低減する必要がある。すなわち、ＭＯＳＦＥＴやＩＧＢＴなどの電力用半導体素子においては、高耐圧を保持したままオン抵抗を低減することが強く求められている。
【０００３】
一般に、電力用半導体素子には、オン状態のときに電流を流すドリフト層が設けられている。そして、オフ状態のときに高電圧が印加されると、このドリフト層が空乏化することにより、電圧を保持する。このため、耐圧を向上させるためには、ドリフト層を厚く、低濃度とすることが有効である。一方、半導体素子は、オン状態になるとチャネルが形成され、ドリフト層に電流が流れる。このため、オン抵抗を低減するためには、ドリフト層を薄く、高濃度とすることが有効である。このように、耐圧とオン抵抗とはトレードオフの関係にあり、一般に、オン抵抗は耐圧の２．４〜２．７乗に比例する。すなわち、耐圧を高くすると、オン抵抗も高くなる。耐圧とオン抵抗との両立には、半導体材料（例えば、シリコン）の特性によって決まる理論限界がある。
【０００４】
この半導体材料の理論限界を超えた特性を実現する構造として、スーパージャンクション構造（以下、「ＳＪ構造」ともいう）が提案されている（例えば、非特許文献１参照。）。ＳＪ構造が出現する前の半導体素子においては、ドリフト層は単一のｎ型層で形成されていた。これに対して、ＳＪ構造においては、ドリフト層は、電流が流れる方向に対して直交する方向に沿って交互に配列された高濃度且つ高アスペクト比のｎ型ピラー領域及びｐ型ピラー領域によって形成されている。ＳＪ構造においては、オフ状態のときは、ｎ型ピラー領域とｐ型ピラー領域との間に高電圧が印加され、各ピラー領域がそれぞれ空乏化することにより、高い耐圧を実現する。一方、オン状態のときは、電流経路であるｎ型ピラー領域の不純物濃度が高いため、低いオン抵抗を実現する。
【０００５】
本発明者等は、このようなＳＪ構造を備えた電力用半導体素子において、ドレイン電極とＳＪ構造との間にｎ型ピラー領域よりも低濃度のｎ型バッファー層を設けることにより、内蔵ダイオードの逆回復特性を改善し、且つ、耐圧とオン抵抗とのバランスを向上させる技術を開発し、これを開示した（特許文献１参照。）。また、このような半導体素子を形成する方法として、ｎ型半導体基板上にｎ型エピタキシャル層を成長させ、このｎ型エピタキシャル層に対してｎ型不純物及びｐ型不純物を選択的にイオン注入し、その後さらにエピタキシャル成長とイオン注入とを繰り返し、最後に熱拡散処理を行って、各エピタキシャル層間でｎ型拡散領域及びｐ型拡散領域をそれぞれ接続し、高アスペクト比のｎ型ピラー領域及びｐ型ピラー領域を形成する方法を開発し、これを開示した（特許文献２、非特許文献２参照。）。
【０００６】
このように、ｎ型バッファー層とＳＪ構造とを直列に接続した電力用半導体素子を作製すれば、ＳＪ構造を単独で形成した電力用半導体素子と比較して、より良好な内蔵ダイオードの逆回復特性を実現すると共に、より高い耐圧／オン抵抗バランスを実現することができる。しかしながら、近年、電力用半導体素子においては、より一層の高耐圧化及び低オン抵抗化が要求されている。
【０００７】
【特許文献１】特開２００３−１０１０２２号公報
【特許文献２】特開２００３−２５８２５２号公報（図４）
【非特許文献１】Fujihira et. al., "Theory of Semiconductor Superjunction Devices" Jpn. J. Appl. Phys. Vol. 36(1997) pp.6254-6262
【非特許文献２】W. Saito, et al, "Semi super junction MOSFETs: New Design Concept for Lower On-Resistance and Softer Reverse-Recovery Body Diode", IEEE Trans Electron Devices, Vol.50, No.8, August 2003, pp.1801-1806
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、耐圧が高く、オン抵抗が低い電力用半導体素子及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、第１導電型の第１半導体基板と、前記第１半導体基板上に設けられた第１導電型の第２半導体層と、前記第２半導体上層に設けられ、前記第１半導体基板の上面に平行な方向に沿って交互に配置された複数の第１導電型の第３半導体ピラー領域及び複数の第２導電型の第４半導体ピラー領域と、前記第１半導体基板の下面上に設けられ、前記第１半導体基板に接続された第１の主電極と、前記第４半導体ピラー領域上に設けられた第２の主電極と、を備え、前記第２半導体層と前記第３半導体ピラー領域との間の接続部における第１導電型不純物の濃度は、前記第２半導体層から前記第３半導体ピラー領域に向かう方向における前記接続部の両側の部分の第１導電型不純物の濃度よりも低いことを特徴とする電力用半導体素子が提供される。
【００１０】
本発明の他の一態様によれば、第１導電型の第１半導体基板上に第１導電型の第２半導体層を形成する工程と、不純物濃度が前記第２半導体層の不純物濃度よりも低いバッファー層を形成する工程と、前記バッファー層の上面における交互に配列された複数の第１領域及び複数の第２領域に対して、それぞれ第１導電型不純物及び第２導電型不純物を注入する工程と、前記バッファー層上に、不純物濃度が前記第２半導体層の不純物濃度よりも低い中間半導体層を形成する工程と、前記中間半導体層の上面における前記第１領域及び前記第２領域に対してそれぞれ第１導電型不純物及び第２導電型不純物を注入する工程と、熱処理を行って前記注入された第１導電型不純物及び第２導電型不純物を拡散させる工程と、前記第１半導体基板の下面上に、前記第１半導体基板に接続される第１の主電極を形成する工程と、前記中間半導体層上に第２の主電極を形成する工程と、を備えたことを特徴とする電力用半導体素子の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、耐圧が高く、オン抵抗が低い電力用半導体素子及びその製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態について図面を参照しながら説明する。  
図１は、本発明の実施形態に係るパワーＭＯＳＦＥＴを例示する断面図、及び、縦軸にこのパワーＭＯＳＦＥＴにおける縦方向の位置をとり横軸にｎ型不純物濃度をとって不純物濃度プロファイルを例示するグラフ図である。  
なお、図１のグラフ図の縦軸は断面図に示す直線Ｌ上の点の位置に対応しており、横軸は対数軸である。
【００１３】
図１に示すように、本実施形態に係る電力用半導体装置としてのパワーＭＯＳＦＥＴ１においては、第１半導体基板としてのｎ＋型基板２が設けられている。ｎ＋型基板２にはｎ型の不純物が高濃度に導入されており、その導電型はｎ型となっている。なお、「ｎ型不純物」とは、対象とする半導体材料に導入されたときにドナーとして作用する不純物をいい、例えば、シリコン（Ｓｉ）に対するリン（Ｐ）などである。また、「ｐ型不純物」とは、対象とする半導体材料に導入されたときにアクセプタとして作用する不純物をいい、例えば、シリコンに対するボロン（Ｂ）などである。ｎ＋型基板２上の全面には、第２半導体層としてのｎ型バッファー層３が形成されている。ｎ型バッファー層３の導電型はｎ型であり、そのｎ型不純物の濃度はｎ＋型基板２のｎ型不純物の濃度よりも低い。また、ｎ型バッファー層３及びｎ＋型基板２には、ｐ型不純物は実質的に含有されていない。従って、ｎ型バッファー層３の実効的な不純物濃度は、ｎ＋型基板２の実効的な不純物濃度よりも低い。
【００１４】
ｎ型バッファー層３上には、スーパージャンクション構造（ＳＪ構造）４が形成されている。ＳＪ構造４においては、第３半導体ピラー領域としてのｎ型のｎ型ピラー領域５及び第４半導体ピラー領域としてのｐ型のｐ型ピラー領域６が、ｎ＋型基板２の上面に平行な方向（以下、「横方向」ともいう）に沿って交互に配列されている。ｎ型ピラー領域５及びｐ型ピラー領域６は、ｎ＋型基板２の上面に垂直な方向（以下、「縦方向」という）に沿って、ＳＪ構造４の厚さ全体にわたって延びており、その形状は例えばストライプ状又は柱状である。また、ｎ型ピラー領域５におけるｎ型不純物の濃度はｎ型バッファー層３におけるｎ型不純物の濃度よりも高く、ｐ型ピラー領域６におけるｐ型不純物の濃度はｎ型ピラー領域５におけるｎ型不純物の濃度と略等しい。これは、ＳＪ構造４において、ｐ型ピラー領域６の不純物濃度とｎ型ピラー領域５の不純物濃度とが互いに等しいとき、すなわち、チャージがバランスしているときに、最も高い耐圧が得られるためであり、且つ、ｎ型ピラー領域５のｎ型不純物の濃度を高くすることで、オン抵抗を低減することができるためである。
【００１５】
なお、図１においては、ｎ型ピラー領域５及びｐ型ピラー領域６の外縁を表す線は波形となっており、両ピラー領域間には局所的に隙間があるように描かれているが、この波形の線はｎ型不純物及びｐ型不純物の等濃度線を模式的に表しており、実際には、ｎ型ピラー領域５とｐ型ピラー領域６とは、それらの境界面の全領域で接している。後述するように、ｎ型ピラー領域５及びｐ型ピラー領域６はエピタキシャル成長とイオン注入とを複数回、例えば図１に示す例では４回、繰り返して形成されているため、不純物の等濃度線が波形になる。また、図１においては、ｎ型バッファー層３の上端縁とｎ型ピラー領域５の下端縁及びｐ型ピラー領域６の下端縁との間にも隙間があるように描かれているが、ｎ型バッファー層３の上端縁を示す破線も等濃度線を模式的に表しているに過ぎず、実際には、ｎ型バッファー層３を形成する不純物分布の裾野と、ｎ型ピラー領域５及びｐ型ピラー領域６をそれぞれ形成する不純物分布の裾野とは、重なり合っている。
【００１６】
各ｐ型ピラー領域６上には、ｐ型のｐ型ベース層７が設けられており、ｐ型ピラー領域６に接続されている。すなわち、ｐ型ベース層７は複数設けられており、隣り合うｐ型ベース層７間には、ｎ型ピラー領域５の上端部が介在している。各ｐ型ベース層７の上面には、ｎ＋型ソース層８が２本、選択的に形成されており、この２本のｎ＋型ソース層８は、横方向において離隔している。また、各ｐ型ベース層７におけるｎ＋型ソース層８間の領域には、ｐ＋型領域９が形成されている。ｎ＋型ソース層８におけるｎ型不純物の濃度及びｐ＋型領域９におけるｐ型不純物の濃度は、ｐ型ベース層７におけるｐ型不純物の濃度よりも高い。
【００１７】
更に、隣り合うｐ型ベース層７内に形成された隣り合うｎ＋型ソース層８間の領域の直上域には、ゲート電極１０が設けられている。すなわち、ゲート電極１０は、隣り合うｎ＋型ソース層８間に配置された一方のｐ型ベース層７、ｎ型ピラー領域５、他方のｐ型ベース層７の直上域に設けられており、従って、ｐ型ベース層７におけるｎ＋型ソース層８とｎ型ピラー領域５との間の部分の直上域を含む領域に設けられている。そして、ｎ型ピラー領域５及びｐ型ベース層７の上面は同一平面を構成しており、この平面上にはゲート絶縁膜１１が設けられている。ゲート絶縁膜１１は、この平面とゲート電極１０との間に配置されており、ゲート電極１０を前述の各半導体層及び半導体領域から絶縁している。
【００１８】
更にまた、ｎ＋型基板２の下面上には、第１の主電極としてのドレイン電極１２が設けられており、ｎ＋型基板２に接続されている。一方、ｎ型ピラー領域５、ｐ型ピラー領域６及びｐ型ベース層７の上方には、第２の主電極としてのソース電極１３が設けられており、ｎ＋型ソース層８及びｐ＋型領域９に接続されている。ソース電極１３はゲート電極１０上にも設けられているが、ゲート電極１０からは絶縁されている。
【００１９】
一例では、ｎ＋型基板２は、引き上げ法によって形成された単結晶のシリコンにより形成されており、ｎ型バッファー層３、ｎ型ピラー領域５、ｐ型ピラー領域６、ｐ型ベース層７、ｎ＋型ソース層８及びｐ＋型領域９は、エピタキシャル成長によって堆積された単結晶のシリコンにイオン注入と熱拡散処理を施すことにより形成されている。そして、ｎ＋型基板２、ｎ型バッファー層３、ｎ型ピラー領域５及びｎ＋型ソース層８には、ｎ型不純物として例えばリン又はアンチモンが導入されており、例えば、ｎ＋型基板２にはアンチモンが１０１８ｃｍ−３のオーダーで導入されている。また、ゲート電極１０は、多結晶シリコンにより形成されている。更に、ゲート絶縁膜１１は、シリコン酸化物（ＳｉＯ２）により形成されている。更にまた、ドレイン電極１２及びソース電極１３は、金属により形成されている。
【００２０】
そして、ｎ型バッファー層３とＳＪ構造４との間、すなわち、ｎ型バッファー層３とｎ型ピラー領域５及びｐ型ピラー領域６との間の接続部１４におけるｎ型不純物の濃度Ｎｄｃｏｎｎｅｃｔは、ｎ型バッファー層３からｎ型ピラー領域５に向かう方向（縦方向）における接続部１４の両側の部分のｎ型不純物の濃度よりも低く、例えば、ｎ型バッファー層３におけるｎ型不純物の濃度及びｎ型ピラー領域５におけるｎ型不純物の濃度よりも低い。換言すれば、図１のグラフ図に示す濃度プロファイル、すなわち、ドレイン電極１２の上面からゲート絶縁膜１１の下面まで縦方向に延び、ｎ＋型基板２、ｎ型バッファー層３及びｎ型ピラー領域５をこの順に通過する直線Ｌに沿って測定されたｎ型不純物の濃度プロファイルは、ｎ型バッファー層３とｎ型ピラー領域５との間の接続部１４に相当する位置１４ａにおいて極小値をとっている。つまり、この濃度プロファイルは、位置１４ａにおいて凹んでいる。例えば、この極小値は、この濃度プロファイルにおける最小値となっている。なお、縦方向における接続部１４の位置は、縦方向におけるｎ型バッファー層３とｐ型ピラー領域６との境界部１４ｂの位置に相当する。すなわち、縦方向における接続部１４の位置は、縦方向に延びｎ型バッファー層３及びｐ型ピラー領域６を通過する直線（図示せず）に沿ってｎ型不純物の濃度プロファイル及びｐ型不純物の濃度プロファイルを測定したときに、ｎ型不純物の濃度とｐ型不純物の濃度との大小関係が入れ替わる位置に相当する。なお、図１において、接続部１４に相当する領域は斜線を付して示し、境界部１４ｂに相当する領域は「×」の配列によって示している。
【００２１】
次に、上述の如く構成された本実施形態に係る電力用半導体素子の製造方法について説明する。  
図２（ａ）乃至（ｄ）、図３（ａ）及び（ｂ）並びに図４（ａ）及び（ｂ）は、本実施形態に係るパワーＭＯＳＦＥＴの製造方法を例示する工程断面図である。  
先ず、図２（ａ）に示すように、例えば単結晶のシリコンからなり、ｎ型不純物が高濃度に注入されたｎ＋型基板２を用意する。次に、このｎ＋型基板２の上面上に、例えばシリコンからなるｎ型バッファー層３をエピタキシャル成長させる。ｎ型バッファー層３におけるｎ型不純物の濃度は、ｎ＋型基板２におけるｎ型不純物の濃度よりも低くする。
【００２２】
続いて、ｎ型バッファー層３上に、例えばシリコンからなるｎ−型バッファー層２１をエピタキシャル成長させる。ｎ−型バッファー層２１におけるｎ型不純物の濃度は、ｎ型バッファー層３におけるｎ型不純物の濃度よりも低くし、例えば、１００分の１程度とする。従って、ｎ−型バッファー層２１の比抵抗は、ｎ型バッファー層３の比抵抗よりも高い。
【００２３】
また、ｎ−型バッファー層２１の厚さは、後述する不純物拡散工程における不純物の拡散長をｗとするとき、この拡散長ｗ以上とすることが好ましく、例えば、拡散長ｗ程度とする。なお、拡散長ｗとは、後述する不純物拡散工程の後、ｎ−型バッファー層２１の上面に注入されたｎ型不純物の濃度が極大値をとる位置と、このｎ型不純物の濃度がｎ型バッファー層３におけるｎ型不純物の濃度と等しくなる位置との間の最短距離をいい、下地に元々含まれていたｎ型不純物とは無関係に、イオン注入されたｎ型不純物がｎ型バッファー層３と同じ濃度になるまで広がる幅をいう。例えば、図１のグラフ図において、注入・熱拡散されたｎ型不純物の濃度Ｎｄｐｉｌｌａｒのプロファイルにおいて、最も下方に位置する極大ピークの位置と、濃度Ｎｄｐｉｌｌａｒの値が下地に元々含まれていたｎ型不純物の濃度Ｎｄｉのプロファイルのうちｎ型バッファー層３に相当する部分の値に等しくなるような位置との間の距離に相当する。
【００２４】
更に、例えば、ｎ型バッファー層３及びｎ−型バッファー層２１は、同一のチャンバー内で連続的に形成することができる。この場合には、シリコン層を連続的に成長させながら、ある時点でｎ型不純物を含むドーパントガスの供給を低減又は停止すればよい。又は、第１のチャンバー内でｎ型バッファー層３を形成した後、ｎ＋型基板２を第２のチャンバーに移して、この第２のチャンバー内でｎ−型バッファー層２１を形成してもよい。
【００２５】
次に、図２（ｂ）に示すように、ｎ−型バッファー層２１上にレジスト膜２３を成膜し、ｐ型ピラー領域６（図１参照）を形成する予定の領域に開口部２３ａを形成する。そして、このレジスト膜２３をマスクとして、ｎ−型バッファー層２１の上面に対して、ｐ型不純物２４、例えば、ボロン（Ｂ）をイオン注入する。これにより、ｎ−型バッファー層２１の上層部における相互に離隔した複数の領域、すなわち、ｐピラー領域６を形成する予定の領域に、ｐ型不純物２４が局所的に導入される。なお、図２乃至図４においては、ｐ型不純物２４を黒丸（●）によって模式的に示している。
【００２６】
次に、図２（ｃ）に示すように、レジスト膜２３を除去し、ｎ−型バッファー層２１上に新たなレジスト膜２５を成膜する。次に、レジスト膜２５におけるｎ型ピラー領域５を形成する予定の領域に開口部２５ａを形成する。開口部２５ａは、図２（ｂ）に示す工程において開口部２３ａが形成された領域と交互に配列されるように形成する。そして、このレジスト膜２５をマスクとして、ｎ−型バッファー層２１の上面に対して、ｎ型不純物２６、例えば、リン（Ｐ）をイオン注入する。これにより、ｎ−型バッファー層２１の上層部における相互に離隔した複数の領域、すなわち、ｎ型ピラー領域５を形成する予定の領域に、ｎ型不純物２６が局所的に導入される。なお、図２乃至図４においては、ｎ型不純物２６を白丸（○）によって模式的に示している。
【００２７】
次に、図２（ｄ）に示すように、レジスト膜２５を除去する。次に、ｎ−型バッファー層２１上に、中間半導体層として１層目のエピタキシャル層２７を成長させる。エピタキシャル層２７の厚さは、ｎ−型バッファー層２１の厚さ以上とすることが好ましく、例えば、上述の不純物の拡散長ｗの２倍程度とする。また、エピタキシャル層２７の導電型は例えばｎ型とし、エピタキシャル層２７の実効的な不純物濃度はｎ型バッファー層３の実効的な不純物濃度よりも低くする。但し、ｎ−型バッファー層２１及びエピタキシャル層２７の導電型はｐ型としてもよい。この場合も、ｎ−型バッファー層２１及びエピタキシャル層２７の実効的な不純物濃度は、ｎ型バッファー層３の実効的な不純物濃度よりも低くする。
【００２８】
次に、上述の工程と同様な工程により、１層目のエピタキシャル層２７上にバリア層（図示せず）を形成し、ｐ型不純物及びｎ型不純物を選択的にイオン注入する。これにより、１層目のエピタキシャル層２７の上層部におけるｐ型ピラー領域６が形成される予定の領域にｐ型不純物が導入され、ｎ型ピラー領域５が形成される予定の領域にｎ型不純物が導入される。
【００２９】
次に、図３（ａ）に示すように、上述のエピタキシャル層の形成及び不純物の選択的な導入を繰り返す。これにより、１層目のエピタキシャル層２７上に更にエピタキシャル層２７を複数層積層し、各エピタキシャル層２７の上層部にｐ型不純物２４及びｎ型不純物２６を局所的に導入する。例えば、図３（ａ）に示す例では、ｎ−型バッファー層２１上に合計３層のエピタキシャル層２７を積層し、各エピタキシャル層２７の上層部にｐ型不純物２４及びｎ型不純物２６を導入する。次に、その上に最上層のエピタキシャル層２７を形成する。図２（ｄ）及び図３（ａ）に示す工程において、各エピタキシャル層２７の厚さは、例えば２ｗとする。
【００３０】
次に、図３（ｂ）に示すように、最上層のエピタキシャル層２７の上に、例えばシリコン酸化物からなるバリア層２８を形成する。そして、このバリア層２８を介して、最上層のエピタキシャル層２７の上層部におけるｎ型ピラー領域５が形成される予定の領域に、ｎ型不純物２６を導入する。
【００３１】
次に、図４（ａ）に示すように、熱処理を施して、ｐ型不純物２４及びｎ型不純物２６を熱拡散させる。これにより、ｐ型不純物２４及びｎ型不純物２６は、それぞれが導入された領域、すなわち、エピタキシャル層２７間の界面付近の各領域を中心として、縦方向及び横方向に略等方向に、すなわち球状に拡散する。この結果、縦方向に一列に配列されたｐ型不純物２４の拡散領域同士が接触して一体化し、縦方向に延びるｐ型ピラー領域６が形成される。また、縦方向に一列に配列されたｎ型不純物２６の拡散領域同士が接触して一体化し、縦方向に延びるｎ型ピラー領域５が形成される。そして、隣り合うｐ型ピラー領域６とｎ型ピラー領域５とが接触し、ｐｎ接合面を形成する。この結果、ＳＪ構造４が構成される。なお、このとき、接続部１４（図１参照）及び境界部１４ｂ（図１参照）が形成されるが、図４（ａ）及び（ｂ）においては図示を省略している。その後、バリア層２８を除去する。なお、図４（ａ）に示す破線は、図２及び図３に示す破線に対応しており、不純物を拡散させる前の各層の境界面を表している。
【００３２】
次に、図４（ｂ）に示すように、最上層のエピタキシャル層２７におけるｎ型ピラー領域５間の領域、すなわち、それより下層のエピタキシャル層２７に形成されたｐ型ピラー領域６の直上域に、ｐ型不純物を導入して、ｐ型ベース層７を形成する。次に、ｐ型ベース層７の上面に、２本のｎ＋型ソース層８を相互に離隔して形成し、ｎ＋型ソース層８間の領域にｐ＋型領域９を形成する。そして、最上層のエピタキシャル層２７上におけるｎ型ピラー領域５の直上域を含む領域にゲート絶縁膜１１を形成し、その上にゲート電極１０を形成し、ゲート電極１０を絶縁膜により覆う。
【００３３】
次に、図１に示すように、ｎ＋型基板２の下面上にドレイン電極１２を形成する。ドレイン電極１２はｎ＋型基板２に接続される。次に、最上層のエピタキシャル層２７上に、ゲート絶縁膜１１及びゲート電極１０を覆うようにソース電極１３を形成する。ソース電極１３はｎ＋型ソース層８及びｐ＋型領域９に接続される。これにより、パワーＭＯＳＦＥＴ１が製造される。
【００３４】
次に、本実施形態の比較例について説明する。  
図５（ａ）乃至（ｄ）及び図６は、本比較例に係るパワーＭＯＳＦＥＴの製造方法を例示する工程断面図であり、  
図７は、本比較例に係るパワーＭＯＳＦＥＴを例示する断面図、及び、縦軸にこのパワーＭＯＳＦＥＴにおける縦方向の位置をとり横軸にｎ型不純物濃度をとって不純物濃度プロファイルを例示するグラフ図である。  
なお、図７のグラフ図の縦軸は断面図に示す直線Ｌ上の点の位置に対応しており、横軸は対数軸である。
【００３５】
本比較例に係るパワーＭＯＳＦＥＴの製造方法は、上述の本発明の実施形態に係る製造方法と比較して、ｎ−型バッファー層２１（図２（ａ）参照）を形成しない点が異なっている。すなわち、図５（ａ）に示すように、ｎ＋型基板２上にｎ型バッファー層３をエピタキシャル成長させた後、図５（ｂ）に示すように、ｎ−型バッファー層２１（図２（ａ）参照）を形成することなく、ｎ型バッファー層３の上層部にｐ型不純物２４を導入し、その後、図５（ｃ）に示すように、ｎ型不純物２６を導入する。そして、図５（ｄ）に示すように、ｎ型バッファー層３上に１層目のエピタキシャル層２７を成長させる。
【００３６】
次に、図６に示すように、上述の実施形態と同様に、不純物の導入及びエピタキシャル層２７の形成を複数回、例えば３回繰り返す。次に、熱処理を行ってｐ型不純物２４及びｎ型不純物２６を拡散させ、ｐ型ピラー領域６及びｎ型ピラー領域５を形成する。次に、図７に示すように、ゲート絶縁膜１１、ゲート電極１０、ドレイン電極１２及びソース電極１３を形成することにより、パワーＭＯＳＦＥＴ６１を作製する。本比較例に係る上記以外の製造方法は、上述の本発明の実施形態と同様である。
【００３７】
次に、本発明の実施形態の動作を、上述の比較例と比較して説明する。  
上述の比較例においては、図５（ｂ）に示す工程において、ｎ型バッファー層３の上層部にｐ型不純物２４及びｎ型不純物２６を導入している。このため、図７に示す工程において、これらの不純物を熱拡散させることにより、ｐ型ピラー領域６及びｎ型ピラー領域５を形成すると、ｐ型ピラー領域６の下端部及びｎ型ピラー領域５の下端部がｎ型バッファー層３内に侵入してしまう。これは、図７のグラフ図において、ｎ型バッファー層３とｎ型ピラー領域５との間の接続部におけるｎ型不純物の濃度が、ｎ型バッファー層３及びｎ型ピラー領域５におけるｎ型不純物の濃度よりも低くなっておらず、ｎ型バッファー層３に相当する位置からｎ型ピラー領域５に相当する位置まで向かうにつれて、ｎ型不純物の濃度が単調増加していることによっても示されている。そして、このように、ｐ型ピラー領域６及びｎ型ピラー領域５の下端部がｎ型バッファー層３内に侵入することによって、これらの下端部において、不純物濃度がずれてしまう。
【００３８】
すなわち、図７のグラフ図に示すように、不純物を注入する前の下地のｎ型不純物の濃度Ｎｄｉは、ｎ＋型基板２が最も高く、ｎ型バッファー層３が次に高く、エピタキシャル層２７が最も低い階段状のプロファイルとなっている。また、イオン注入され、熱拡散されたｎ型不純物の濃度Ｎｄｐｉｌｌａｒは、注入の中心位置が極大値をとる波形のプロファイルとなるが、各極大値の大きさは略等しい。そして、熱拡散処理後の不純物濃度Ｎｄｎｅｔは、下地の不純物濃度Ｎｄｉと注入・拡散された不純物濃度Ｎｄｐｉｌｌａｒとの和になる。すなわち、Ｎｄｎｅｔ＝Ｎｄｉ＋Ｎｄｐｉｌｌａｒとなる。このため、ｎ型ピラー領域５の下端部以外の部分における不純物濃度Ｎｄｎｅｔは、エピタキシャル層２７の不純物濃度と注入・拡散された不純物濃度との和になるが、ｎ型ピラー領域５の下端部における不純物濃度Ｎｄｎｅｔは、ｎ型バッファー層３の不純物濃度と注入・拡散された不純物濃度との和になる。従って、ｎ型ピラー領域５の下端部の不純物濃度は、下端部以外の部分の不純物濃度よりも高くなってしまう。
【００３９】
一方、ｐ型ピラー領域６においては、注入・拡散されたｐ型不純物が下地のｎ型不純物によって打ち消される。この場合、ｐ型ピラー領域６の下端部のｐ型不純物は、ｎ型バッファー層３に含まれていた比較的高濃度のｎ型不純物によって打ち消されるが、下端部以外の部分のｐ型不純物は、エピタキシャル層２７に含まれていた比較的低濃度のｎ型不純物によって打ち消される。この結果、ｐ型ピラー領域６の下端部における実効的なｐ型不純物の濃度は、下端部以外の部分における実効的なｐ型不純物の濃度よりも低くなってしまう。これらの作用により、ＳＪ構造４の下端部においては、ｐ型不純物濃度に対してｎ型不純物濃度が高くなるｎリッチの状態となる。
【００４０】
ＳＪ構造においては、ｎ型ピラー領域に含まれるｎ型不純物量とｐ型ピラー領域に含まれるｐ型不純物量とが相互に等しい場合に、耐圧が最も高くなる。しかしながら、上述の如く、ＳＪ構造４の下端部がｎリッチとなることにより、チャージのアンバランスが生じ、耐圧が低下してしまう。この結果、この下端部においては耐圧とオン抵抗とのバランスが悪化する。
【００４１】
これに対して、本発明の実施形態においては、図２及び図３に示すように、ｎ型バッファー層３上にｎ−型バッファー層２１を形成し、このｎ−型バッファー層２１の上面に対して、ｐ型不純物及びｎ型不純物の最初の注入を行っている。このため、これらの不純物を熱拡散させたときに、不純物がｎ型バッファー層３まで到達しにくい。これにより、ｎ型ピラー領域５及びｐ型ピラー領域６の下端部が、ｎ型バッファー層３内に侵入せず、ｎ型バッファー層３とＳＪ構造４とが空間的に分離される。このように、ｎ型ピラー領域５及びｐ型ピラー領域６の下端部がｎ型バッファー層３内に侵入しないことにより、これらの下端部の不純物濃度がｎ型バッファー層３の影響を受けることが少なくなり、ＳＪ構造４の下端部におけるチャージバランスが大きく崩れることがない。これにより、パワーＭＯＳＦＥＴ１において、高い耐圧を得ることができる。
【００４２】
なお、ｎ型ピラー領域５の下端部がｎ型バッファー層３内に侵入していないことは、例えば、直線Ｌに沿ったｎ型不純物の濃度プロファイルを測定することによって検証可能である。すなわち、ｎ型ピラー領域５の下端部がｎ型バッファー層３内に侵入していない場合には、図１に示すように、ｎ型バッファー層３とｎ型ピラー領域５との間の接続部１４に相当する位置１４ａにおいて、ｎ型不純物の濃度プロファイルが極小値をとる。また、ｎ型ピラー領域５及びｐ型ピラー領域６は縦方向におけるほぼ同じ位置に形成することができるため、ｎ型ピラー領域５の下端部がｎ型バッファー層３内に侵入していなければ、ｐ型ピラー領域６の下端部もｎ型バッファー層３内に侵入していないと言える。上述のｎ型不純物の濃度プロファイルは、例えば、ＳＳＲＭ（Scanning Spread Resistance Microscopy：走査型拡がり抵抗顕微鏡）又はＳＣＭ（Scanning Capacitance Microscopy：走査型容量顕微鏡）によって測定することができる。
【００４３】
これに対して、比較例に係るパワーＭＯＳＦＥＴ６１においては、ｎ型ピラー領域５及びｐ型ピラー領域６の下端部がｎ型バッファー層３内に侵入している。このため、図７に示すように、ｎ型不純物の濃度プロファイルには、上述のような極小値は認められない。
【００４４】
本実施形態においては、ｎ−型バッファー層２１の厚さｔを厚くするほど、ｎ型バッファー層３とＳＪ構造４とを分離する効果は高くなるが、その反面、オン抵抗が増加する。このため、ｎ−型バッファー層２１の厚さｔには好適な範囲が存在する。ｎ−型バッファー層２１の厚さｔを不純物の拡散長ｗ以上とすることにより、ｎ型ピラー領域５及びｐ型ピラー領域６の下端部がｎ型バッファー層３内に侵入することを確実に防止し、上述の効果を確実に得ることができる。一方、ｎ−型バッファー層２１の厚さｔが２ｗを超えると、ｎ型バッファー層３とＳＪ構造４とを分離する効果は飽和するが、オン抵抗は増加し続ける。従って、ｎ−型バッファー層２１の厚さｔは、ｗ乃至２ｗとすることが好ましい。なお、不純物の拡散長ｗは、熱拡散工程における温度のばらつきによって変化するため、ｎ−型バッファー層２１の厚さｔは、拡散長ｗの変動範囲を加味して決定することが好ましい。
【００４５】
次に、本実施形態の効果について説明する。  
図１に示す本実施形態に係るパワーＭＯＳＦＥＴ１と、図７に示す比較例に係るパワーＭＯＳＦＥＴ６１とを実際に作製し、その耐圧及びオン抵抗を測定した。これらのＭＯＳＦＥＴの製造にあたり、本実施形態においてはｎ−型バッファー層２１を形成し、比較例においては形成しなかったが、これ以外の製造方法及び各部の寸法は、本実施形態と比較例とで同じとした。
【００４６】
図８は、横軸に耐圧（ＶＢ）をとり、縦軸にオン抵抗（ＲｏｎＡ）をとって、本実施形態及び比較例に係るパワーＭＯＳＦＥＴの特性を例示するグラフ図である。  
なお、図８の縦軸に示すオン抵抗ＲｏｎＡは、抵抗値Ｒｏｎ（ｍΩ）と素子の有効面積Ａ（ｃｍ２）との積であり、単位は、ｍΩｃｍ２（ミリオーム×センチメートル×センチメートル）である。  
図８に示すように、本実施形態に係るパワーＭＯＳＦＥＴ１は、比較例に係るパワーＭＯＳＦＥＴ６１と比較して、オン抵抗はやや増加したものの、耐圧が大きく向上しており、全体のバランスとしては良好になった。なお、本実施形態においてオン抵抗がやや増加した原因は、接続部１４における不純物濃度がｎ型バッファー層３の不純物濃度よりも低いため、この部分の抵抗が増加したためと考えられる。但し、パワーＭＯＳＦＥＴ１における接続部１４以外の部分の設計を調整することにより、耐圧とオン抵抗とのバランスを任意に制御し、比較例に係るパワーＭＯＳＦＥＴ６１と同じオン抵抗の値を確保しつつ、耐圧を向上させることも可能である。
【００４７】
また、接続部１４の不純物濃度が異なる複数のパワーＭＯＳＦＥＴを作製してこれらのパワーＭＯＳＦＥＴの耐圧及びオン抵抗を測定し、接続部の濃度がパワーＭＯＳＦＥＴの特性に及ぼす影響を評価した。  
図９は、横軸にｎ型バッファー層３のｎ型不純物濃度に対する接続部１４のｎ型不純物濃度の比（以下、単に「不純物濃度の比」という）をとり、縦軸に耐圧とオン抵抗とのバランスをとって、接続部の濃度がパワーＭＯＳＦＥＴの特性に及ぼす影響を例示するグラフ図である。  
なお、図９の縦軸が表す指標αは、素子のオン抵抗をＲｏｎＡ（ｍΩｃｍ２）とし、耐圧をＶＢ（Ｖ）とするとき、下記数式１によって与えられる。下記数式１より、素子の耐圧が高くオン抵抗が低いほど、αの値は大きくなる。従って、αの値は大きいほど、素子の特性が優れていることになる。指標αの単位は、｛Ｖ２．５／（ｍΩ×ｃｍ２）｝である。
【００４８】
【数１】
2008258443.tif 000003
【００４９】
上述の如く、本実施形態に係るパワーＭＯＳＦＥＴ１においては、接続部１４のｎ型不純物濃度がｎ型バッファー層３のｎ型不純物濃度よりも低いため、不純物濃度の比は１００％未満になる。そして、図９に示すように、不純物濃度の比が１００％未満であると、指標αは高い値となり、且つ、安定した。これに対して、比較例に係るパワーＭＯＳＦＥＴ６１においては、不純物濃度の比は１００％以上となる。そして、図９に示すように、不純物濃度の比が１００％以上では、指標αは低い値となり、且つ、不安定であった。従って、本実施形態に係るパワーＭＯＳＦＥＴ１の耐圧とオン抵抗とのバランスは、比較例に係るパワーＭＯＳＦＥＴ６１のバランスよりも優れていた。
【００５０】
このように、本実施形態によれば、耐圧が高く、オン抵抗が低い電力用半導体素子を安定して作製することができる。  
本実施形態に係るパワーＭＯＳＦＥＴ１は、例えば、各種のスイッチング電源などのパワーエレクトロニクス分野に適用される中高耐圧縦型半導体素子として、好適に使用可能である。
【００５１】
以上、本発明を実施形態により説明したが、本発明はこの実施形態に限定されるものではない。例えば、前述の実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更、又は工程の追加、削除若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【００５２】
例えば、前述の実施形態においては、第１の導電型をｎ型、第２の導電型をｐ型として説明したが、本発明は第１の導電型をｐ型、第２の導電型をｎ型としても実施可能である。また、前述の実施形態においては、ｎ型ピラー領域５及びｐ型ピラー領域６の不純物濃度は、縦方向においてマクロ的に均一である例を示したが、本発明はこれに限定されず、縦方向に沿って傾斜させてもよい。例えば、ソース電極側の不純物濃度を、縦方向中央部における不純物濃度よりも低くしてもよい。これにより、ｐ型ベース層７とｎ型ピラー領域５との界面における降伏を効果的に抑制し、全体の耐圧を高めることができる。
【００５３】
更に、前述の実施形態においては、プレナー型ＭＯＳゲート構造を持つ素子を例に挙げて説明したが、本発明に係る電力用半導体素子は、トレンチ型ＭＯＳゲート構造を用いても実施可能である。更にまた、前述の実施形態においては、セル部の構造のみを説明したが、素子の終端構造も特に限定されることはなく、ガードリング構造、フィールドプレート構造又はリサーフ構造など様々な構造で実施可能である。
【００５４】
更にまた、前述の実施形態においては、ｎ型不純物がリンであり、ｐ型不純物がボロンである例を示したが、本発明はこれに限定されない。また、前述の実施形態においては、半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体には、例えばシリコンカーバイト（ＳｉＣ）若しくは窒化ガリウム（ＧａＮ）等の化合物半導体、又は、ダイアモンド等のワイドバンドギャップ半導体を用いることもできる。
【００５５】
更にまた、前述の実施形態においては、電力用半導体素子がＭＯＳＦＥＴである例を示したが、本発明はこれに限定されず、電力用半導体素子は、例えば、ＭＯＳＦＥＴとＳＢＤ（Schottky Barrier Diode：ショットキーバリアダイオード）との混載素子、又はＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）などの素子でもよい。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施形態に係るパワーＭＯＳＦＥＴを例示する断面図、及び、縦軸にこのパワーＭＯＳＦＥＴにおける縦方向の位置をとり横軸にｎ型不純物濃度をとって不純物濃度プロファイルを例示するグラフ図である。
【図２】（ａ）乃至（ｄ）は、本実施形態に係るパワーＭＯＳＦＥＴの製造方法を例示する工程断面図である。
【図３】（ａ）及び（ｂ）は、本実施形態に係るパワーＭＯＳＦＥＴの製造方法を例示する工程断面図である。
【図４】（ａ）及び（ｂ）は、本実施形態に係るパワーＭＯＳＦＥＴの製造方法を例示する工程断面図である。
【図５】（ａ）乃至（ｄ）は、本実施形態の比較例に係るパワーＭＯＳＦＥＴの製造方法を例示する工程断面図である。
【図６】本比較例に係るパワーＭＯＳＦＥＴの製造方法を例示する工程断面図である。
【図７】本比較例に係るパワーＭＯＳＦＥＴを例示する断面図、及び、縦軸にこのパワーＭＯＳＦＥＴにおける縦方向の位置をとり横軸にｎ型不純物濃度をとって不純物濃度プロファイルを例示するグラフ図である。
【図８】横軸に耐圧をとり、縦軸にオン抵抗をとって、本実施形態及び比較例に係るパワーＭＯＳＦＥＴの特性を例示するグラフ図である。
【図９】横軸にｎ型バッファー層３のｎ型不純物濃度に対する接続部１４のｎ型不純物濃度の比をとり、縦軸に耐圧とオン抵抗とのバランスをとって、接続部の濃度がパワーＭＯＳＦＥＴの特性に及ぼす影響を例示するグラフ図である。
【符号の説明】
【００５７】
１  パワーＭＯＳＦＥＴ、２  ｎ＋型基板、３  ｎ型バッファー層、４  ＳＪ構造、５  ｎ型ピラー領域、６  ｐ型ピラー領域、７  ｐ型ベース層、８  ｎ＋型ソース層、９  ｐ＋型領域、１０  ゲート電極、１１  ゲート絶縁膜、１２  ドレイン電極、１３  ソース電極、１４  接続部、１４ａ  位置、１４ｂ  境界部、２１  ｎ−型バッファー層、２３  レジスト膜、２３ａ  開口部、２４  ｐ型不純物、２５  レジスト膜、２５ａ  開口部、２６  ｎ型不純物、２７  エピタキシャル層、２８  バリア層、６１  パワーＭＯＳＦＥＴ、Ｌ  直線
【図１】
2008258443.tif 000004
【図２】
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【図３】
2008258443.tif 000006
【図４】
2008258443.tif 000007
【図５】
2008258443.tif 000008
【図６】
2008258443.tif 000009
【図７】
2008258443.tif 000010
【図８】
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【図９】
2008258443.tif 000012