(57)【要約】【課題】本発明の課題は、ゲート電極からの漏れ電流を抑制するとともに、電流駆動力が大きく、かつソース・ドレイン間の漏れ電流の少ない可動ゲート電極を有する電界効果トランジスタを提供することである。【解決手段】絶縁性基板と、該絶縁性基板上に形成され表面にゲート絶縁膜を有し横方向チャネルを構成する三角断面形状の半導体層と、該半導体層の両側に隣接し該半導体層と平行に配置され表面に絶縁膜を有する固定電極と、該半導体層の端部に形成されたソース・ドレインと、該半導体層及び該固定電極の上方に間隙を置いて形成された可動ゲート電極とを備えた電界効果トランジスタである。【選択図】図１４
2008300417.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性基板と、該絶縁性基板上に形成され表面にゲート絶縁膜を有し横方向チャネルを構成する三角断面形状の半導体層と、該半導体層の両側に隣接し該半導体層と平行に配置され表面に絶縁膜を有する固定電極と、該半導体層の端部に形成されたソース・ドレインと、該半導体層及び該固定電極の上方に間隙を置いて形成された可動ゲート電極とを備えた電界効果トランジスタ。
【請求項２】
ゲート電極がゲート絶縁膜に密着した時に、ソース・ドレイン間に電流が流れる状態で、ゲート電極がゲート絶縁膜から離れた時に、ソース・ドレイン間に電流が流れない状態であることを特徴とする請求項１に記載の電界効果トランジスタ。
【請求項３】
固定電極と可動ゲート電極間の電圧印加の有無によって、可動ゲート電極と固定電極間に生じる静電引力を利用して、可動ゲート電極をゲート絶縁膜に密着させ、また可動ゲート電極のバネ効果による復元力を利用して、可動ゲート電極をゲート絶縁膜から離すことを特徴とする請求項１又は２に記載の電界効果トランジスタ。
【請求項４】
絶縁性基板と、該絶縁性基板上に形成され表面にゲート絶縁膜を有し横方向チャネルを構成する三角断面形状の半導体層と、該半導体層の両側に隣接し該半導体層と平行に配置され表面に絶縁膜を有する固定電極と、該半導体層の端部に形成されたソース・ドレインと、該半導体層及び該固定電極の上方に間隙を置いて形成された可動ゲート電極とを備えた電界効果トランジスタにおいて、該ゲート絶縁膜上に薄膜固定ゲート電極をさらに備えたことを特徴とする電界効果トランジスタ。
【請求項５】
ゲート電極がゲート絶縁膜上の薄膜固定ゲート電極に密着した時に、ソース・ドレイン間に電流が流れる状態で、ゲート電極がゲート絶縁膜上の薄膜固定ゲート電極から離れた時に、ソース・ドレイン間に電流が流れない状態であることを特徴とする請求項４に記載の電界効果トランジスタ。
【請求項６】
固定電極と可動ゲート電極間の電圧印加の有無によって、可動ゲート電極と固定電極間に生じる静電引力を利用して、可動ゲート電極を薄膜固定ゲート電極に密着させ、また可動ゲート電極のバネ効果による復元力を利用して、可動ゲート電極を薄膜固定ゲート電極から離すことを特徴とする請求項４又は５に記載の電界効果トランジスタ。
【請求項７】
上記薄膜固定ゲート電極の電位は独立に制御できることを特徴とする請求項４乃至６のいずれか１項に記載の電界効果トランジスタ。
【請求項８】
上記固定電極は、ソース電極領域と電気的に接続されていることを特徴とする請求項１乃至７のいずれか１項に記載の電界効果トランジスタ。
【請求項９】
上記横方向チャネルが２本以上のマルチ・チャネルであることを特徴とする請求項１乃至８のいずれか１項に記載の電界効果トランジスタ。
【請求項１０】
上記絶縁性基板は、ＳＯＩ基板であり、上記三角断面形状の横方向チャネルの両側面は、（１１１）面方位の結晶シリコンであることを特徴とする請求項１乃至９のいずれか１項に記載の電界効果トランジスタ。
【請求項１１】
上記請求項１乃至１０のいずれか１項に記載の電界効果トランジスタを含む集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、可動ゲート電極を有する電界効果トランジスタ及びこれを含む集積回路に関するものである。
【背景技術】
【０００２】
シリコン集積回路は、これまでMooreの法則に従って大規模化・高性能化され、高度情報通信(IT)社会をハードウエアの面で支えてきた。今後とも、そのトレンドを続けることが期待されているが、通常のバルクCMOS集積回路では、近い将来での微細化限界が危惧され始めている。その主な原因として、トランジスタの微細化に伴う漏れ電流の増大とトランジスタのスイッチング特性劣化（サブスレッショルド係数の増大）などが挙げられる。つまり、テクノロジーノードが進むほど、動作電力よりも漏れ電流による無効電力の割合が増加していくところに問題の深刻さがある。
【０００３】
この本質的な困難を打破するために、ITRSロードマップにおいても、極薄ボディ完全空乏型SOI(Silicon-on-Insulator)デバイスやダブルゲート／マルチゲートMOSFETなどを2010年代初頭に導入すると表明されている。その中でも、自己整合ダブルゲートの作製プロセスが簡単である、起立横方向チャネルを持つFin型ダブルゲートＭＯＳ電界効果トランジスタが、32nmノード以降の有望なデバイス候補として世界から注目されている。
【０００４】
しかしながら、このダブルゲートＭＯＳ電界効果トランジスタにおいても、デバイスのゲート長を20nm以下(32nmノード以降に相当)までに縮小すると、短チャネル効果による漏れ電流とサブスレッショルド係数の増大を完全に抑制することは容易ではない。
【０００５】
図１〜図３に示す従来のフィン(Fin)型二重ゲートＭＯＳ電界効果トランジスタ構造において、ゲート材料３で起立Si-Finチャネル５を挟むようになっているので、チャネルのポテンシャルは両サイドのゲート電極によって強く制御されることになる。従って、このような二重ゲート構造は、ソース７−１とドレイン７−２間の漏れ電流の抑制に有効である。しかしながら、デバイス微細化に伴い、ゲート絶縁膜６−１と６−２が薄層化されてきて、トンネル効果によるゲート漏れ電流、GIDL(Gate-Induced Drain Leakage)などの増大が問題となっている。また、短チャネル効果によるサブスレッショルド係数の劣化も深刻化してきた。
【０００６】
図４〜６に示すゲート３−１と３−２を物理的分離・電気的絶縁した４端子フィン型ＭＯＳ電界効果トランジスタ構造では（特許文献１）、チャネルの両側にゲート絶縁膜６−１と６−２を同時に形成するため、チャンネル５両側の２つのゲート絶縁膜が同じ厚さとなる。この場合、片方のゲートに固定電位を印加しておき、もう片方のゲートに駆動信号を入力してトランジスタを動作させることができる。その固定電位の値を変えると、トランジスタのしきい値電圧は制御できるが、サブスレッショルド係数が急増する欠点がある。
【０００７】
この問題点を解決する特許として、図７〜図９に示す非対称ゲート絶縁膜６−１と６−２を有する４端子フィン型ＭＯＳ電界効果トランジスタが提案されている（特許文献２）。
このデバイス構造では、制御側ゲート絶縁膜６−２を駆動側ゲート絶縁膜６−１より厚くすることで、サブスレッショルド係数の急増問題を解決すると共に、しきい値電圧を制御している。
【０００８】
しかしながら、上記の従来のフィン型ＭＯＳ電界効果トランジスタでは、ゲート絶縁膜の薄層化によるゲート漏れ電流、GIDL、デバイス微細化に伴うサブスレッショルド係数の劣化などについては考慮していない。このような問題点を改善するために、図１０〜図１２に示す可動ゲート電極を有する従来のプレーナ型ＭＯＳ電界効果トランジスタが提案されている（非特許文献１、２）。
【０００９】
このようなデバイス構造の特徴としては、デバイス待機時には、可動ゲート電極３０がゲート絶縁膜６から離れ、隙間４０があるのでゲートからチャネルへの漏れ電流がゼロとなる優位性がある。しかしながら、ゲートに電圧を印加すると、可動ゲート電極とチャネル間の電位差による静電引力で、可動ゲート電極３０がゲート絶縁膜６に密着して、ソース７−１とドレイン７−２間に電流を流すことになるが、そのデバイス構造が従来のシングルゲートＭＯＳ電界効果トランジスタと同じであるため、電流駆動力は二重ゲート電界効果トランジスタよりも劣る。また、ゲート電極がゲート絶縁膜６から離れた場合（ゲートに電圧を印加していない場合）に、ソース・ドレイン間の漏れ電流は、デバイスの微細化に伴って急増する問題点がある。つまり、短チャネルの場合には、ソース・ドレイン間の漏れ電流が急増する問題点がある。
【特許文献１】特開２００２−２７０８５０号公報
【特許文献２】特開２００５−１６７１６３号公報
【非特許文献１】N. Abele, et al., “Suspended-Gate MOSFET: bring new MEMS functionality into solid-state MOS transistor”, IEDM Tech. Dig., 2005, pp. 1075-1077.
【非特許文献２】H. Kam, et al., “A New Nano-Electrical Field Effect Transistor (NEMFET) Design for Low-Power Electronics”, IEDM Tech. Dig., 2005, pp. 477-480.
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明の課題は、ゲート電極からの漏れ電流を抑制するとともに、電流駆動力が大きく、かつソース・ドレイン間の漏れ電流の少ない可動ゲート電極を有する電界効果トランジスタを提供することである。
また本発明の課題は、可動ゲート電極を有する電界効果トランジスタの可動動作を確実に行うことができるようにすることである。
【課題を解決するための手段】
【００１１】
上記課題は次のような手段により解決される。
（１）絶縁性基板と、該絶縁性基板上に形成され表面にゲート絶縁膜を有し横方向チャネルを構成する三角断面形状の半導体層と、該半導体層の両側に隣接し該半導体層と平行に配置され表面に絶縁膜を有する固定電極と、該半導体層の端部に形成されたソース・ドレインと、該半導体層及び該固定電極の上方に間隙を置いて形成された可動ゲート電極とを備えた電界効果トランジスタ。
（２）ゲート電極がゲート絶縁膜に密着した時に、ソース・ドレイン間に電流が流れる状態（ＯＮ状態）で、ゲート電極がゲート絶縁膜から離れた時に、ソース・ドレイン間に電流が流れない状態（ＯＦＦ状態）であることを特徴とする（１）に記載の電界効果トランジスタ。
（３）固定電極と可動ゲート電極間の電圧印加の有無によって、可動ゲート電極と固定電極間に生じる静電引力を利用して、可動ゲート電極をゲート絶縁膜に密着させ、また可動ゲート電極のバネ効果による復元力を利用して、可動ゲート電極をゲート絶縁膜から離すことを特徴とする（１）又は（２）に記載の電界効果トランジスタ。
（４）絶縁性基板と、該絶縁性基板上に形成され表面にゲート絶縁膜を有し横方向チャネルを構成する三角断面形状の半導体層と、該半導体層の両側に隣接し該半導体層と平行に配置され表面に絶縁膜を有する固定電極と、該半導体層の端部に形成されたソース・ドレインと、該半導体層及び該固定電極の上方に間隙を置いて形成された可動ゲート電極とを備えた電界効果トランジスタにおいて、該ゲート絶縁膜上に薄膜固定ゲート電極をさらに備えたことを特徴とする電界効果トランジスタ。
（５）ゲート電極がゲート絶縁膜上の薄膜固定ゲート電極に密着した時に、ソース・ドレイン間に電流が流れる状態（ＯＮ状態）で、ゲート電極がゲート絶縁膜上の薄膜固定ゲート電極から離れた時に、ソース・ドレイン間に電流が流れない状態（ＯＦＦ状態）であることを特徴とする（４）に記載の電界効果トランジスタ。
（６）固定電極と可動ゲート電極間の電圧印加の有無によって、可動ゲート電極と固定電極間に生じる静電引力を利用して、可動ゲート電極を薄膜固定ゲート電極に密着させ、また可動ゲート電極のバネ効果による復元力を利用して、可動ゲート電極を薄膜固定ゲート電極から離すことを特徴とする（４）又は（５）に記載の電界効果トランジスタ。
（７）上記薄膜固定ゲート電極の電位は独立に制御できることを特徴とする（４）乃至（６）のいずれかに記載の電界効果トランジスタ。
（８）上記固定電極は、ソース電極領域と電気的に接続されていることを特徴とする（１）乃至（７）のいずれかに記載の電界効果トランジスタ。
（９）上記横方向チャネルが２本以上のマルチ・チャネル(Multi-Channel)であることを特徴とする（１）乃至（８）のいずれかに記載の電界効果トランジスタ。
（１０）上記絶縁性基板は、ＳＯＩ基板であり、上記三角断面形状の横方向チャネルの両側面は、（１１１）面方位の結晶シリコンであることを特徴とする（１）乃至（９）のいずれかに記載の電界効果トランジスタ。
（１１）上記（１）乃至（１０）のいずれかに記載の電界効果トランジスタを含む集積回路。
【発明の効果】
【００１２】
本発明によれば、ゲート電極からの漏れ電流を抑制するとともに、電流駆動力が大きく、かつソース・ドレイン間の漏れ電流の少ない可動ゲート電極を有する電界効果トランジスタが得られる。また固定電極を設けることにより、可動ゲート電極に電圧を印加した場合に、その可動ゲート電極と固定電極間に生じる静電引力で、可動ゲートが確実にゲート絶縁膜、或いは薄膜固定ゲート電極に密着され、ソース・ドレイン間に電流を流すことができる。可動ゲート電極に電圧を印加していない場合には、可動ゲート電極のバネ効果による復元力で、可動ゲートがゲート絶縁膜、或いは薄膜固定ゲート電極から離れ、可動ゲート電極とゲート絶縁膜、或いは薄膜固定ゲート電極の間に隙間を形成するので、待機時のゲート漏れ電流をゼロにすることができる。
【発明を実施するための最良の形態】
【００１３】
本発明に係る電界効果トランジスタについて、以下実施例を引用して詳細に説明する。
（第１実施例）
図１３〜図１５に本発明の第１実施例を示す。図１３は本発明に係る（１００）ＳＯＩ基板上に形成する可動ゲート電界効果トランジスタの平面図であり、図１４はA-A’断面図であり、図１５はB-B’断面図である。図１３〜図１５において、１は基板、２は埋め込み酸化膜、３０は可動ゲート電極、５０は半導体結晶層の一部に形成された三角断面形状のチャンネル領域、６はゲート絶縁膜、７−１と７−２はそれぞれソース領域とドレイン領域、４０は犠牲層をエッチングして形成された隙間、６０−１と６０−２は半導体結晶層の一部に形成された固定電極、７０−１と７０−２は絶縁膜である。
【００１４】
図１６〜図３３に、本発明の第１実施例に係る可動ゲート電界効果トランジスタの製造工程例を示す。まず図１６に示すように、シリコン基板１上に、埋め込み酸化膜２と（１００）面方位のシリコン結晶層９からなるＳＯＩ(Silicon-On-Insulator)ウエハを用意する。
【００１５】
次に、図１７に示すように、ウエハ上にレジスト２０を塗布し、電子ビーム(Electron Beam: EB)リソグラフィで、固定ゲート領域６０−Ａと６０−Ｂのパターンを形成する。
【００１６】
次に、図１８に示すように、反応性イオンエッチング(Reactive Ion Etching: RIE)技術で、レジストをマスクとして、６０−Ａ領域と６０−ＢのＳＯＩ層をエッチングして、リセス構造にし、レジスト２０を除去後に、熱酸化膜８を形成する。
【００１７】
次に、図１９に示すように、ウエハにレジスト２１を塗布して、ＥＢリソグラフィで固定電極領域６０−Ｃと６０−Ｄ、ソース・ドレイン領域７−Ａと７−Ｂのパターンを形成する。ここで、固定電極領域６０−Ｃと６０−Ｄパターンと、ソース領域７−Ａのパターンをつなげて形成することで、これらの領域をデバイス動作時に同電位にすることができる。また、固定電極領域６０−Ｃと６０−Ｄパターンと、ソース領域７−Ａのパターンをつなげずに、分離して形成することで、固定電極の電位を独立に制御することもできる。
【００１８】
次に、図２０に示すように、レジストマスク２１を利用して、ＲＩＥにより固定電極領域６０−Ｅと６０−Ｆと、ソース・ドレイン領域７−Ａと７−Ｂの酸化膜８をエッチングする。
【００１９】
次に、図２１に示すように、固定電極６０−１と６０−２、ソース・ドレイン領域７−１と７−２にイオン注入を行い、高濃度に不純物を導入する。これにより、不純物を導入していないチャネル領域４と、不純物を高濃度に導入したソース・ドレイン領域が形成される。その後に、レジスト２１を酸素プラズマと硫酸・過酸化水素溶液などで除去する。
【００２０】
次に、図２２に示すように、ウエハ上の熱酸化膜を全て除去後に、ウエハ洗浄を行い、ウエハ全面に新たに熱酸化膜１０を形成する。
【００２１】
次に、図２３に示すように、ウエハ全面にレジストを塗布し、EBリソグラフィでチャネル領域のレジストパターン１１−２と、固定電極６０−１と６０−２上にレジストパターン１１−１と１１−３を形成する。ここで、チャネル領域のパターン幅制御が重要である。
【００２２】
次に、図２４に示すように、RIEで、部分的に酸化膜１０をエッチングして、チャネル領域のハードマスク１０−２と、固定電極上のハードマスク１０−１と１０−３を形成する。更に、希フッ酸(Diluted HF: DHF)を用いて、チャネル領域のハードマスク１０−２幅調整（狭くする）を行う。
【００２３】
次に、図２５に示すように、ハードマスク１０−１、１０−２と１０−３を利用いて、アルカリ水溶液で、例えばTMAH(Tetramethylammonium Hydroxide)、SOI層９の結晶異方性エッチングをすることで、三角断面形状を持つ横方向チャネル５０と、固定電極６０−１と６０−２を形成する。この場合に、チャネルの両サイドは（１１１）面方位となるので、TMAHなどによるエッチング速度が他の結晶面より遅いため、自己整合的に三角断面形状の横方向チャネルが形成できる。この工程で、高濃度に不純物を導入した固定電極領域６０−１と６０−２が同時に形成されるが、その高さがチャネル領域５より低いことが特徴である。
【００２４】
次に、図２６に示すように、フッ酸でハードマスク１０−１、１０−２と１０−３をエッチングし、ウエハのＲＣＡ洗浄を行う。このハードマスクのエッチング中に、埋め込み酸化膜２もエッチングされるので、チャネル領域と固定電極領域以外の埋め込み酸化膜が若干薄くなる。ウエハ洗浄後に、熱酸化を行う。この時に、ゲート酸化膜６、固定電極上の酸化膜７０−１と７０−２が形成される。固定ゲート領域には、高濃度に不純物をドーピングしてあるので、酸化膜７０−１と７０−２は、ゲート酸化膜６より厚い。
【００２５】
次に、図２７に示すように、犠牲層１１―Ａを堆積する。犠牲層としては、ポリシリコンなどが挙げられるが、その膜厚の制御が重要である。後に、この膜厚が可動ゲート電極とゲート絶縁膜間の間隙となる。
【００２６】
次に、図２８に示すように、ウエハ全面にレジストを塗布し、EBリソグラフィで、可動ゲート領域と固定電極領域のレジストパターン１２を形成する。この領域は、後の工程で残すことになるので、ネガレジストを用いる。
【００２７】
次に、図２９に示すように、RIEを用いて、可動ゲート領域と固定電極領域の犠牲層パターン１１を形成し、レジストを除去する。
【００２８】
次に、図３０に示すように、ゲート電極材料３０―Ａを堆積する。ゲート電極材料としては、可動ゲート電極として機械的な動作をするので、適切なバネ定数を持つ材料であるもの、またポリシリコン犠牲層と異なるものを採用し、かつポリシリコンとのエッチング選択比が高いことが望ましい。例えば、高融点金属膜であるMO、TiNなどを用いる。
【００２９】
次に、図３１に示すように、EBリソグラフィで可動ゲート電極のパターン１４を形成する。ここでも、可動ゲート電極と固定電極は残すことになるので、ネガレジストを用いる。
【００３０】
次に、図３２に示すように、RIEを用いて、ゲート電極材料をエッチングして、可動ゲート電極領域３０を形成して、レジストを除去する。
【００３１】
次に、コンタクトホール形成後、Ａｌ電極を形成するが、これらの工程は通常の集積回路作製プロセスと同様であるため、ここでは省略する。その後に、図３３に示すように、選択的に犠牲層領域を開口し、犠牲層をエッチングして、可動ゲート電極３０と、ゲート絶縁膜６と可動ゲート電極３０の間の隙間４０を形成する。
【００３２】
（第２実施例）
図３４〜図３６に本発明の第２実施例を示す。図３４は、本発明に係る三角断面形状を持つマルチ・チャネル(Multi-Channel)の可動ゲート電界効果トランジスタの平面図であり、図３５はA-A’断面図、図３６はB-B’断面図である。図３４〜図３６において、１は基板、２は埋め込み酸化膜、３０は可動ゲート電極、４０は犠牲層をエッチングして形成した隙間、５０−１、５０−２、５０−３は三角断面形状のマルチ・チャネル、６−１、６−２、６−３はゲート絶縁膜、６０−１と６０−２は高濃度に不純物を導入して形成した固定電極領域、７０−１と７０−２は固定電極上に形成した絶縁膜、７−１と７−２はソース・ドレイン領域である。
【００３３】
第２実施例の作製工程は基本的に第１実施例と同様である。異なる点は、上記段落００２１のEBリソグラフィによるチャネルのレジストパターン形成時に、単一のチャネルではなく、数本のチャネルパターンを同時に形成することである。その他の工程は、第１実施例の工程と同様である。
【００３４】
（第３実施例）
図３７〜図３９に本発明の第３実施例を示す。図３７は本発明に係る薄膜固定ゲート電極８０と可動ゲート電極３０を有するデバイスの平面図であり、図３８はA-A’断面図、図３９はB-B’断面図である。図３７〜図３９において、１は基板、２は埋め込み酸化膜、３０は可動ゲート電極、５０は三角断面形状のチャネル、６はゲート絶縁膜、７０−１と７０−２は固定電極上に形成した絶縁膜、７−１と７−２はソース・ドレイン領域、４０は犠牲層をエッチングして形成される隙間、８０は薄膜固定ゲート電極、６０−１と６０−２は不純物を高濃度に導入した固定電極である。薄膜固定ゲート電極８０の仕事関数を適切に選択し、適切な電位を与えることで、可動ゲートに電圧を印加していない場合、つまり可動ゲート電極がゲート絶縁膜から離れている場合に、三角断面形状のチャネルが完全に空乏化されるようにすることが可能である。従って、デバイスの待機時に可動ゲートからの漏れ電流をゼロにすると同時に、ソース・ドレイン間の漏れ電流も有効に抑制できる。
【００３５】
第３実施例の作製工程は基本的に第１実施例と同様である。異なる点は、上記段落００２４でのゲート酸化膜６の形成後に、続けて薄膜固定ゲート電極８０の材料を堆積形成してから、ＥＢリソグラフィとＲＩＥで選択的にチャネル領域の薄膜固定ゲート電極８０を残して置き、レジスト除去後に上記段落００２５からのプロセスを続ける。その他の工程は、第１実施例の工程と同様である。
【００３６】
（第４実施例）
図４０〜図４２に本発明の第４実施例を示す。図４０は、本発明に係る三角断面形状を持つマルチ・チャネル(Multi-Channel)と薄膜固定ゲート電極８０−１、８０−２、８０−３を持つ可動ゲート電界効果トランジスタの平面図であり、図４１はA-A’断面図、図４２はB-B’断面図である。図４０〜図４２において、１は基板、２は埋め込み酸化膜、３０は可動ゲート電極、５０−１、５０−２、５０−３は三角断面形状のマルチ・チャネル、６−１、６−２、６−３はゲート絶縁膜、７０−１と７０−２は固定電極上に形成した絶縁膜、７−１と７−２はソース・ドレイン領域、４０は犠牲層をエッチングして形成される隙間、８０−１、８０−２、８０−３は薄膜固定ゲート電極、６０−１と６０−２は高濃度に不純物を導入して形成した固定電極である。
【００３７】
第４実施例の作製工程は基本的に第１実施例と同様である。異なる点は、下記の２点である。（１）上記０００１３のEBリソグラフィによるチャネルのレジストパターン形成時に、単一のチャネルではなく、数本のチャネルパターンを形成することである。（２）上記段落００２４でのゲート酸化膜６の形成後に、続けて薄膜固定ゲート電極８０の材料を堆積形成してから、ＥＢリソグラフィとＲＩＥで選択的にマルチ・チャネル領域の薄膜固定ゲート８０−１、８０―２、８０−３を残して置き、レジスト除去後に上記段落００２５からのプロセスを続ける。その他の工程は、第１実施例の工程と同様である。
【００３８】
（第５実施例）
図４３〜図４５に本発明の第５実施例を示す。図４３は、本発明に係る三角断面形状チャネルを持つ可動ゲート電界効果トランジスタと、三角断面形状チャネルを持つ固定二重ゲート電界効果トランジスタを混載した集積回路の平面図であり、図４４はA-A’断面図、図４５はB-B’断面図である。図４３〜図４５において、１は基板、２は埋め込み酸化膜、３０は可動ゲート電極、３は固定ゲート電極、５０と５０−１は三角断面形状のチャネル、６はゲート絶縁膜、７０−１と７０−２は固定電極上に形成した絶縁膜、７−１、７−２、７−３、７−４はソース・ドレイン領域、４０は犠牲層をエッチングして形成される隙間、６０−１と６０−２は高濃度に不純物を導入して形成した固定電極である。
【００３９】
第５実施例の作製工程は、基本的に第１実施例と同様である。異なる点は、下記の２点である。（１）上記段落００２６のEBリソグラフィの時に、可動ゲート電極領域のみに、選択的にレジストパターンを残しておき、固定ゲート領域にはレジストを残さずに、段落００２７記載のRIEによる犠牲層パターニングを行うことである。つまり、固定ゲート電極領域上の犠牲層をエッチングして、除去する。（２）上記段落００３１記載の犠牲層領域の選択開口時に、可動ゲート領域のみを選択的に開口して、犠牲層エッチングを行うこと。これで、本発明の可動ゲートと固定ゲートを持つ、三角断面チャネル二重ゲート電界効果トランジスタを混載した集積回路の作製が完了する。
【００４０】
（第６実施例）
図４６〜図４８に本発明の第６実施例を示す。図４６は、本発明に係る三角断面形状を持つ可動ゲート電界効果トランジスタと、矩形断面形状を持つ固定二重ゲート電界効果トランジスタを混載した集積回路の平面図であり、図４７はA-A’断面図、図４８はB-B’断面図である。図４６〜図４８において、１は基板、２は埋め込み酸化膜、８は絶縁膜、３０は可動ゲート電極、３は固定ゲート電極、５０は三角断面形状のチャネル、５は矩形断面形状チャネル（Fin型チャネル）、６はゲート絶縁膜、７０−１と７０−３は固定電極上に形成した絶縁膜、７−１、７−２、７−３、７−４はソース・ドレイン領域、４０は犠牲層をエッチングして形成される隙間、６０−１と６０−２は高濃度に不純物を導入して形成した固定電極である。
【００４１】
第６実施例の作製工程は、基本的に第１実施例と同様である。異なる点は、下記の３点である。（１）上記段落００２２記載のチャネル領域のハードマスク形成工程完了後に、先に三角断面形状チャネル領域をレジストで保護しておき、RIEでSOIエッチングすることにより矩形形状のチャネル（Fin型チャネル）を形成する。その後に、レジストを除去して、選択的に矩形断面形状チャネル領域をレジストで保護しておき、段落００２３記載の結晶異方性エッチングにより三角断面形状のチャネルを形成する。（２）上記段落００２６のEBリソグラフィの時に、可動ゲート電極領域のみに、選択的にレジストパターンを残しておき、固定ゲート領域にはレジストを残さずに、段落００２７記載のRIEによる犠牲層パターニングを行うことである。つまり、固定ゲート電極領域上の犠牲層をエッチングして、除去する。（３）上記段落００３１記載の犠牲層領域を選択に開口する時に、可動ゲート領域のみを選択的に開口して、犠牲層エッチングを行うこと。これで、本発明の可動ゲートを持つ三角断面チャネル電界効果トランジスタと、矩形断面形状チャネルを持つ二重ゲート電界効果トランジスタを混載した集積回路の作製が完了する。
【００４２】
（第７の実施例）
図４９〜図５１に本発明の第７実施例を示す。図４９は、本発明に係る三角断面形状を持つ可動ゲート電界効果トランジスタと、従来のプレーナ電界効果トランジスタを混載した集積回路の平面図であり、図５０はA-A’断面図、図５１はB-B’断面図である。図４９〜図５１において、１は基板、２は埋め込み酸化膜、３０は可動ゲート電極、３は固定ゲート電極、５０は三角断面形状のチャネル、５０−４はプレーナチャネル、６はゲート絶縁膜、７０−１と７０−２は固定電極上に形成した絶縁膜、７−１、７−２、７−３、７−４はソース・ドレイン領域、４０は犠牲層をエッチングして形成される隙間、６０−１と６０−２は高濃度に不純物を導入して形成した固定電極である。
【００４３】
第７実施例の作製工程は、基本的に第１実施例と同様である。異なる点は、下記の３点である。（１）上記段落００２２記載のチャネル領域のハードマスク形成工程完了後に、先に三角断面形状チャネル領域をレジストで保護しておき、RIEのSOIエッチングによりプレーナチャネルを形成し、その領域のハードマスクを除去し、ウエハ上のレジストを除去する。その後に、選択的にプレーナチャネル領域をレジストで保護しておき、段落００２３記載の結晶異方性エッチングにより三角断面形状のチャネルを形成する。（２）上記段落００２６のEBリソグラフィの時に、可動ゲート電極領域のみに、選択的にレジストパターンを残しておき、固定ゲート領域（プレーナMOSFET領域）にはレジストを残さずに、段落００２７記載のRIEによる犠牲層パターニングを行うことである。つまり、固定ゲート電極領域上の犠牲層をエッチングして、除去する。（３）上記段落００３１記載の犠牲層領域の選択開口時に、可動ゲート領域のみを選択的に開口して、犠牲層エッチングを行うこと。これで、本発明の三角断面形状チャネルを持つ可動ゲート電界効果トランジスタと、プレーナ電界効果トランジスタを混載した集積回路の作製が完了する。
【００４４】
（第８実施例）
図５２〜図５４に本発明の第８実施例を示す。図５２は、本発明に係る三角断面形状チャネルと薄膜固定ゲート電極を持つ、可動ゲート電界効果トランジスタと固定二重ゲート電界効果トランジスタを混載した集積回路の平面図であり、図５３はA-A’断面図、図５４はB-B’断面図である。図５２〜図５４において、１は基板、２は埋め込み酸化膜、３０は可動ゲート電極、３は固定ゲート電極、５０と５０−１は三角断面形状のチャネル、６はゲート絶縁膜、７０−１と７０−２は固定電極上に形成した絶縁膜、７−１、７−２、７−３、７−４はソース・ドレイン領域、４０は犠牲層をエッチングして形成した隙間、８０−１と８０−２は薄膜固定ゲート電極、６０−１と６０−２は高濃度に不純物を導入して形成した固定電極である。
【００４５】
第８実施例の作製工程は、基本的に第１実施例と同様である。異なる点は、下記の３点である。（１）上記段落００２４記載のゲート酸化膜形成後に、続けて薄膜固定ゲート電極材料を堆積してから、ＥＢリソグラフィとＲＩＥで選択的にチャネル領域の薄膜固定ゲート電極８０−１と８０−２を残して置き、レジストを除去する。（２）上記段落００２６での犠牲層パターン形成時に、可動ゲート電極領域のみにレジストパターンを形成し、固定ゲート電極領域にはレジストパターンを形成しない。（３）上記段落００３１記載の犠牲層領域を選択開口する際に、可動ゲート領域のみを選択的に開口して、犠牲層エッチングを行うこと。これで、本発明の三角断面形状チャネルと薄膜固定ゲート材料を持つ、可動ゲート電界効果トランジスタと固定二重ゲート電界効果トランジスタを混載した集積回路の作製が完了する。
【００４６】
（第９実施例）
図５５〜図５７に本発明の第９実施例を示す。図５５は、本発明に係る、薄膜固定ゲート材料を設けた、三角断面形状チャネルを持つ可動ゲート電界効果トランジスタと、矩形断面形状を持つ固定二重ゲート電界効果トランジスタを混載した集積回路の平面図であり、図５６はA-A’断面図、図５７はB-B’断面図である。図５５〜図５７において、１は基板、２は埋め込み酸化膜、３０は可動ゲート電極、３は固定ゲート電極、５０は三角断面形状のチャネル、５は矩形断面形状チャネル、６はゲート絶縁膜、７０−１と７０−２は固定電極上に形成した絶縁膜、７−１、７−２、７−３、７−４はソース・ドレイン領域、４０は犠牲層をエッチングして形成した隙間、８０−１と８０−２は薄膜固定ゲート電極、６０−１と６０−２は高濃度に不純物を導入して形成した固定電極領域である。
【００４７】
第９実施例の作製工程は、基本的に第１実施例と同様である。異なる点は、下記の４点である。（１）上記段落００２２記載のチャネル領域のハードマスク形成工程完了後に、先に三角断面形状チャネル領域をレジストで保護しておき、RIEのSOIエッチングにより矩形形状のチャネルを形成する。その後に、レジストを除去して、また、選択的に矩形断面形状チャネル領域をレジストで保護しておき、段落００２３記載の結晶異方性エッチングにより三角断面形状のチャネルを形成する。（２）上記段落００２４記載のゲート酸化膜形成後に、続けて薄膜固定ゲート電極材料を堆積してから、ＥＢリソグラフィとＲＩＥで選択的にチャネル領域の薄膜固定ゲート電極８０−１と８０−２を残して置き、レジストを除去する。（３）上記段落００２６での犠牲層パターン形成時に、可動ゲート電極領域のみにレジストパターンを形成し、固定ゲート電極領域にはレジストパターンを形成しない。（４）上記段落００３１記載の犠牲層領域を選択開口する際に、可動ゲート領域のみを選択的に開口して、犠牲層エッチングを行うこと。これで、本発明の薄膜固定ゲート電極を設けた、三角断面形状チャネルを持つ可動ゲート電界効果トランジスタと、矩形断面形状チャネルを持つ固定二重ゲート電界効果トランジスタを混載した集積回路の作製が完了する。
【００４８】
（第１０実施例）
図５８〜図６０に本発明の第１０実施例を示す。図５８は、本発明に係る、薄膜固定ゲート電極を設けた、三角断面形状を持つ可動ゲート電界効果トランジスタと、従来のプレーナ電界効果トランジスタを混載した集積回路の平面図であり、図５９はA-A’断面図、図６０はB-B’断面図である。図５８〜図６０において、１は基板、２は埋め込み酸化膜、３０は可動ゲート電極、３は固定ゲート電極、５０は三角断面形状のチャネル、５０−４はプレーナチャネル、６はゲート絶縁膜、７０−１と７０−２は固定電極上に形成した絶縁膜、７−１、７−２、７−３、７−４はソース・ドレイン領域、４０は犠牲層をエッチングして形成される隙間、８０−１と８０−２は薄膜固定ゲート電極、６０−１と６０−２は高濃度に不純物を導入して形成した固定電極である。
【００４９】
第１０実施例の作製工程は、基本的に第１実施例と同様である。異なる点は、下記の４点である。（１）上記段落００２２記載のチャネル領域のハードマスク形成工程完了後に、先に三角断面形状チャネル領域をレジストで保護しておき、RIEのSOIエッチングによりプレーナ形状のチャネルを形成し、その領域のハードマスクを除去する。その後に、レジストを除去して、また、選択的にプレーナ形状チャネル領域をレジストで保護しておき、段落００２３記載の結晶異方性エッチングにより三角断面形状のチャネルを形成する。（２）上記段落００２４記載のゲート酸化膜形成後に、続けて薄膜固定ゲート電極を堆積してから、ＥＢリソグラフィとＲＩＥで選択的にチャネル領域の薄膜固定ゲート電極８０−１と８０−２のみを残して置き、レジストを除去する。（３）上記段落００２６での犠牲層パターン形成時に、可動ゲート電極領域のみにレジストパターンを形成し、固定ゲート電極領域にはレジストパターンを形成しない。（４）上記段落００３１記載の犠牲層領域を選択開口する際に、可動ゲート領域のみを選択的に開口して、犠牲層エッチングを行うこと。これで、本発明の薄膜固定ゲート電極を設けた、三角断面形状チャネルを持つ可動ゲート電界効果トランジスタと、固定ゲート電極を持つプレーナ電界効果トランジスタを混載した集積回路の作製が完了する。
【００５０】
本発明の実施例として示した（１００）面方位を持つＳＯＩ基板上に作製する三角断面形状を持つ可動ゲート電界効果トランジスタにより、従来のゲート電極からの漏れ電流をゼロにすることができるし、サブスレッショルド係数の室温における理論限界S = 60 mV/decadeを打破することができる。また、可動ゲートと固定二重ゲート電界効果トランジスタを混載することにより、待機時に極めて省エネ、動作時に高速である集積回路が構成できる。
【図面の簡単な説明】
【００５１】
【図１】従来のフィン（Fin）型二重ゲート電界効果トランジスタ構造の平面図。
【図２】図１のA-A’断面図。
【図３】図１のB-B’断面図。
【図４】従来の対称ゲート絶縁膜厚を持つ分離ゲート４端子二重ゲート電界効果トランジスタの平面図。
【図５】図４のA-A’断面図。
【図６】図４のB-B’断面図。
【図７】従来の非対称ゲート絶縁膜厚を持つ分離ゲート４端子二重ゲート電界効果トランジスタの平面図。
【図８】図７のA-A’断面図。
【図９】図７のB-B’断面図。
【図１０】従来の可動ゲート電極を持つプレーナ型電界効果トランジスタの平面図。
【図１１】図１０のA-A’断面図。
【図１２】図１０のB-B’断面図。
【図１３】本発明の第１実施例である三角断面形状チャネルを持つ可動ゲート電界効果トランジスタの平面図。
【図１４】図１３のA-A’断面図。
【図１５】図１３のB-B’断面図。
【図１６−３３】本発明の第１実施例である三角断面形状チャネルを持つ可動ゲート電界効果トランジスタの作製工程図である。
【図３４】本発明の第２実施例である三角断面形状を持つマルチ・チャネル(Multi-Channel)の可動ゲート電界効果トランジスタの平面図である。
【図３５】図３４のA-A’断面図。
【図３６】図３４のB-B’断面図。
【図３７】本発明の第３実施例である薄膜固定ゲート電極と三角断面形状チャネルを持つ可動ゲート電界効果トランジスタの平面図。
【図３８】図３７のA-A’断面図。
【図３９】図３７のB-B’断面図。
【図４０】本発明の第４実施例である薄膜固定ゲート電極を持つ三角断面形状マルチ・チャネルの可動ゲート電界効果トランジスタの平面図。
【図４１】図４０のA-A’断面図。
【図４２】図４１のB-B’断面図。
【図４３】本発明の第５実施例である三角断面形状チャネルを持つ、可動ゲート電界効果トランジスタと固定二重ゲート電界効果トランジスタを混載した集積回路の平面図。
【図４４】図４３のA-A’断面図。
【図４５】図４３のB-B’断面図。
【図４６】本発明の第６実施例である三角断面形状チャネルを持つ可動ゲート電界効果トランジスタと、矩形断面形状（Fin型）チャネルを持つ固定二重ゲート電界効果トランジスタを混載した集積回路の平面図。
【図４７】図４６のA-A’断面図。
【図４８】図４６のB-B’断面図。
【図４９】本発明の第７実施例である三角断面形状チャネルを持つ可動ゲート電界効果トランジスタと、従来の固定ゲート電極を持つプレーナ型電界効果トランジスタを混載した集積回路の平面図。
【図５０】図４９のA-A’断面図。
【図５１】図４９のB-B’断面図。
【図５２】本発明の第８実施例である三角断面形状チャネルと薄膜固定ゲート電極を持つ、可動ゲート電界効果トランジスタと固定二重ゲート電界効果トランジスタを混載した集積回路の平面図。
【図５３】図５２のA-A’断面図。
【図５４】図５２のB-B’断面図。
【図５５】本発明の第９実施例である薄膜固定ゲート電極を設けた、三角断面形状チャネルを持つ可動ゲート電界効果トランジスタと、矩形断面形状（Fin型）チャネルを持つ固定二重ゲート電界効果トランジスタを混載した集積回路の平面図。
【図５６】図５５のA-A’断面図。
【図５７】図５５のB-B’断面図。
【図５８】本発明の第１０実施例である薄膜固定ゲート電極を設けた、三角断面形状チャネルを持つ可動ゲート電界効果トランジスタと、従来の固定ゲート電極を持つプレーナ型電界効果トランジスタを混載した集積回路の平面図。
【図５９】図５８のA-A’断面図。
【図６０】図５８のB-B’断面図。
【符号の説明】
【００５２】
１  基板
２  埋め込み酸化膜
３、３−１、３−２  固定ゲート電極
４  絶縁膜
５  結晶シリコンのフィン型チャネル
６、６−１、６−２、６−３  ゲート絶縁膜
７−１、７−２、７−３、７−４  ソース・ドレイン領域
８  絶縁膜
１３−１、１３−２  絶縁膜
３０  可動ゲート電極
４０  ゲート絶縁膜と可動ゲート電極間の間隙
５０、５０−１、５０−２、５０−３  結晶シリコンの三角断面形状チャネル
５０−４  結晶シリコンのプレーナ型チャネル
６０−１、６０−２  固定電極
７０−１、７０−２  絶縁膜
８０、８０−１、８０−２、８０−３  薄膜固定ゲート電極
【図１】
2008300417.tif 000003
【図２】
2008300417.tif 000004
【図３】
2008300417.tif 000005
【図４】
2008300417.tif 000006
【図５】
2008300417.tif 000007
【図６】
2008300417.tif 000008
【図７】
2008300417.tif 000009
【図８】
2008300417.tif 000010
【図９】
2008300417.tif 000011
【図１０】
2008300417.tif 000012
【図１１】
2008300417.tif 000013
【図１２】
2008300417.tif 000014
【図１３】
2008300417.tif 000015
【図１４】
2008300417.tif 000016
【図１５】
2008300417.tif 000017
【図１６】
2008300417.tif 000018
【図１７】
2008300417.tif 000019
【図１８】
2008300417.tif 000020
【図１９】
2008300417.tif 000021
【図２０】
2008300417.tif 000022
【図２１】
2008300417.tif 000023
【図２２】
2008300417.tif 000024
【図２３】
2008300417.tif 000025
【図２４】
2008300417.tif 000026
【図２５】
2008300417.tif 000027
【図２６】
2008300417.tif 000028
【図２７】
2008300417.tif 000029
【図２８】
2008300417.tif 000030
【図２９】
2008300417.tif 000031
【図３０】
2008300417.tif 000032
【図３１】
2008300417.tif 000033
【図３２】
2008300417.tif 000034
【図３３】
2008300417.tif 000035
【図３４】
2008300417.tif 000036
【図３５】
2008300417.tif 000037
【図３６】
2008300417.tif 000038
【図３７】
2008300417.tif 000039
【図３８】
2008300417.tif 000040
【図３９】
2008300417.tif 000041
【図４０】
2008300417.tif 000042
【図４１】
2008300417.tif 000043
【図４２】
2008300417.tif 000044
【図４３】
2008300417.tif 000045
【図４４】
2008300417.tif 000046
【図４５】
2008300417.tif 000047
【図４６】
2008300417.tif 000048
【図４７】
2008300417.tif 000049
【図４８】
2008300417.tif 000050
【図４９】
2008300417.tif 000051
【図５０】
2008300417.tif 000052
【図５１】
2008300417.tif 000053
【図５２】
2008300417.tif 000054
【図５３】
2008300417.tif 000055
【図５４】
2008300417.tif 000056
【図５５】
2008300417.tif 000057
【図５６】
2008300417.tif 000058
【図５７】
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【図５８】
2008300417.tif 000060
【図５９】
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【図６０】
2008300417.tif 000062