(57)【要約】【課題】所望の書き換え回数を確保しつつ信頼性の高い読出し動作を行うことが可能な半導体記憶装置を提供する。【解決手段】この半導体記憶装置によれば、負荷電圧補正回路１２は、メモリセルアレイ１６ｍの書換え回数と略同じ回数の書換え動作が行われているダミーセルアレイ１１の出力に応じて、負荷電圧信号線１３から入力される負荷電圧を補正する。負荷電圧補正回路１２は、この補正した負荷電圧で第１の可変抵抗素子としてのＰＭＯＳトランジスタ１５ｍの抵抗値を制御する。この抵抗制御により、ＰＭＯＳトランジスタ１５ｍは、書き換え動作の繰り返しによるメモリセルアレイ１６ｍのメモリセルの閾値電圧差の低下を補正するように、メモリセルアレイ１６ｍからの出力を電圧にして、センスアンプ回路１８に入力できる。【選択図】図１
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【特許請求の範囲】
【請求項１】
書換え可能な不揮発性メモリ素子で構成された第１のメモリセルが配列された第１のメモリセルアレイと、
上記第１のメモリセルアレイからの出力の負荷抵抗となる第１の可変負荷抵抗素子と、
上記第１のメモリセルに記憶された情報を判定するための出力を発生する第２のメモリセルを有する第２のメモリセルアレイと、
上記第２のメモリセルアレイからの出力の負荷抵抗となる第２の可変負荷抵抗素子と、
上記第１の可変負荷抵抗素子で電圧にした上記第１のメモリセルアレイの出力および上記第２の可変負荷抵抗素子で電圧にした上記第２のメモリセルアレイの出力から上記第１のメモリセルに記憶された情報を判定するセンスアンプ回路と、
上記第１,第２の可変抵抗素子の抵抗値を制御するための負荷電圧が印加される負荷電圧信号線と、
上記メモリ素子と同構造のメモリ素子で構成されるダミーセルが配列されると共に上記第１のメモリセルアレイの書換え回数と略同じ回数の書換え動作が行われるダミーセルアレイと、
上記負荷電圧信号線から入力される負荷電圧を上記ダミーセルアレイの出力に応じて補正し、この補正した負荷電圧で上記第１,第２の可変抵抗素子のうちの少なくとも上記第１の可変抵抗素子の抵抗値を制御する負荷電圧補正回路とを備えることを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、
上記第２の可変抵抗素子は上記負荷電圧信号線に接続されていると共にこの負荷電圧信号線の負荷電圧によって抵抗値が制御され、
上記第２のメモリセルアレイは、上記第１のメモリセルアレイに記憶された情報を判定するための基準となるリファレンスセルで構成されるリファレンスセルアレイであることを特徴とする半導体記憶装置。
【請求項３】
請求項２に記載の半導体記憶装置において、
上記リファレンスセルアレイは、上記第１のメモリセルと同構造のリファレンスセルで構成されると共に上記第１のメモリセルアレイの書換え回数と略同じ回数の書換え動作が行われ、
上記負荷電圧補正回路は、上記補正した負荷電圧で上記第１の可変抵抗素子および上記第２の可変抵抗素子の両方の抵抗値を制御することを特徴とする半導体記憶装置。
【請求項４】
請求項１に記載の半導体記憶装置において、
上記第２のメモリセルは、上記第１のメモリセルと同構造の書き換え可能な不揮発性メモリ素子より構成されていると共に上記第１のメモリセルと対となるデータを記憶し、上記第１のメモリセルアレイと第２のメモリセルアレイとで第３のメモリセルアレイを構成し、
上記負荷電圧補正回路は、
上記補正した負荷電圧で上記第１の可変抵抗素子および上記第２の可変抵抗素子の両方の抵抗値を制御することを特徴とする半導体記憶装置。
【請求項５】
請求項１乃至４のいずれか１つに記載の半導体記憶装置において、
上記負荷電圧補正回路は、
上記ダミーセルアレイの複数のダミーセルから出力される電流に応じて、上記負荷電圧信号線から入力される負荷電圧を補正することを特徴とする半導体記憶装置。
【請求項６】
請求項１乃至４のいずれか１つに記載の半導体記憶装置において、
上記負荷電圧補正回路は、
消去状態のダミーセルから出力される電流とプログラム状態のダミーセルから出力される電流との和に応じて、上記負荷電圧信号線から入力される負荷電圧を補正することを特徴とする半導体記憶装置。
【請求項７】
請求項１乃至６のいずれか１つに記載の半導体記憶装置において、
上記第１,第２の可変負荷抵抗素子は、電界効果トランジスタであることを特徴とする半導体記憶装置。
【請求項８】
請求項１乃至７のいずれか１つに記載の半導体記憶装置を備えたことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置およびこれを備えた電子機器に関する。より具体的には、書換え可能な不揮発性メモリ素子を配列してなる半導体記憶装置および上記半導体記憶装置を備えた電子機器に関する。
【背景技術】
【０００２】
従来から用いられている書換え可能な不揮発性メモリ素子を読み出すための回路を図１０に示す。
【０００３】
図１０において、１０６ｍは、書換え可能な不揮発性メモリ素子を配列したメモリセルアレイ、１０６ｒは、メモリセルアレイ中のメモリセルに記憶された情報を読み出す際に、基準レベルを発生するリファレンスセルを配列したリファレンスセルアレイである。また、図１０において、１０５ｍおよび１０５ｒは、上記メモリセルおよび上記リファレンスセルのそれぞれから情報を読み出す際にメモリセルの電流を電圧に変換するための負荷抵抗の役割を果たすＰＭＯＳトランジスタである。また、図１０において、１０８は、メモリセルアレイ１０６ｍ中のメモリセルおよびリファレンスセルアレイ１０６ｒ中のリファレンスセルから流れる電流に基づいてメモリセルに記憶された情報を判定するためのセンスアンプ回路である。また、１０３は、負荷抵抗の役割を果たすＰＭＯＳトランジスタ１０５ｍ,１０５ｒを所望の抵抗とするための負荷電圧を入力するための信号線である。
【０００４】
メモリセルアレイ１０６ｍから出力された電流は、負荷抵抗となるＰＭＯＳトランジスタ１０５ｍによって、センスアンプ回路１０８の入力線１０７ｍにおいて、電流値に応じた電圧となる。一方、リファレンスセルアレイ１０６ｒから出力された電流は、負荷抵抗となるＰＭＯＳトランジスタ１０５ｒによって、センスアンプ回路１０８の入力線１０７ｒにおいて、電流値に応じた電圧となる。
【０００５】
こうして、センスアンプ回路１０８に入力された、２系統の電圧の高低を比較することによって、メモリセルに記憶された情報を判定し、判定の結果を出力線１０９より出力する。
【０００６】
このとき、信号線１０３に与えられる電圧は常に一定であって、あらかじめ、センスアンプ回路１０８において、判定の際の感度が最も良くなるように設定されている。(例えば、特許文献１参照)。
【０００７】
しかしながら、不揮発性メモリ素子の微細化に伴う、トンネル酸化膜の薄膜化などに伴い、書換えに起因する特性劣化が顕著になってきている。
【０００８】
例えば、Ｗilliam Ｄ.Ｂrown，Ｊoe Ｅ.Ｂrewer編「Ｎonvolatile Ｓemiconductor Ｍemory Ｔechnology」IEEE PRESS(１９９８) pp.１３０−１３２には、ホットキャリアを発生させるための半導体層とキャリアを蓄積する記憶層との間のトンネル絶縁層の劣化により、書換えを繰り返すに従って、一定の電圧条件下での閾値電圧の変動幅が、消去時、プログラム時ともに小さくなることが記載されている。特に、書換え回数の増加に伴う消去時の閾値電圧変動幅の縮小が顕著である。
【０００９】
このため、一定の電圧条件で消去とプログラムを繰り返した場合の消去状態およびプログラム状態のそれぞれの閾値電圧は、図４に示すように遷移する。
【００１０】
図４において、符号４１で示される曲線は消去状態の閾値電圧の遷移を表し、符号４２で示される曲線はプログラム状態の閾値電圧の遷移を表している。
【００１１】
図４において、消去とプログラムを繰り返す回数、すなわち、書換え回数が比較少ない状態では、最適なリファレンスレベルが、符号４３で示す閾値幅の中間レベル４４である。これに対し、書換え回数が最大回数まで達すると、最適なリファレンスレベルが、符号４５で示す閾値幅の中間レベル４６となる。
【００１２】
このように、それぞれの書換え回数において、十分な閾値電圧差が確保されているにもかかわらず、書換え回数に応じて最適なリファレンスレベルが変動する。
【００１３】
この対策として、書換え回数が増加するにつれて、書換えのための電圧を上げた場合、トンネル酸化膜の劣化を加速することになり、結果として、所望の書換え回数だけ使用することが不可能となる。
【００１４】
このため、従来の読出し方法では、消去状態の閾値電圧のワースト値４１Ａとプログラム状態の閾値電圧のワースト値４２Ａとの間の電圧差４７の中間レベル４８にリファレンスレベルを設定する必要がある。
【００１５】
しかし、この場合、十分な閾値電圧差を確保することができず、信頼性の高い読出し動作を行うことが不可能となっていた。
【特許文献１】米国特許第６１１５２９０号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１６】
そこで、この発明の課題は、所望の書き換え回数を確保しつつ信頼性の高い読出し動作を行うことが可能な半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１７】
上記課題を解決するため、この発明の半導体記憶装置は、書換え可能な不揮発性メモリ素子で構成された第１のメモリセルが配列された第１のメモリセルアレイと、
上記第１のメモリセルアレイからの出力の負荷抵抗となる第１の可変負荷抵抗素子と、
上記第１のメモリセルに記憶された情報を判定するための出力を発生する第２のメモリセルを有する第２のメモリセルアレイと、
上記第２のメモリセルアレイからの出力の負荷抵抗となる第２の可変負荷抵抗素子と、
上記第１の可変負荷抵抗素子で電圧にした上記第１のメモリセルアレイの出力および上記第２の可変負荷抵抗素子で電圧にした上記第２のメモリセルアレイの出力から上記第１のメモリセルに記憶された情報を判定するセンスアンプ回路と、
上記第１,第２の可変抵抗素子の抵抗値を制御するための負荷電圧が印加される負荷電圧信号線と、
上記メモリ素子と同構造のメモリ素子で構成されるダミーセルが配列されると共に上記第１のメモリセルアレイの書換え回数と略同じ回数の書換え動作が行われるダミーセルアレイと、
上記負荷電圧信号線から入力される負荷電圧を上記ダミーセルアレイの出力に応じて補正し、この補正した負荷電圧で上記第１,第２の可変抵抗素子のうちの少なくとも上記第１の可変抵抗素子の抵抗値を制御する負荷電圧補正回路とを備えることを特徴としている。
【００１８】
この発明の半導体記憶装置によれば、負荷電圧補正回路は、上記メモリセルアレイの書換え回数と略同じ回数の書換え動作が行われているダミーセルアレイの出力に応じて、負荷電圧信号線から入力される負荷電圧を補正し、この補正した負荷電圧で上記第１,第２の可変抵抗素子のうちの少なくとも第１の可変抵抗素子の抵抗値を制御する。この抵抗制御により、第１の可変負荷抵抗素子は、書き換え動作の繰り返しによる第１のメモリセルの閾値電圧差の低下を補正するように、第１のメモリセルアレイからの出力を電圧にして、センスアンプ回路に入力できる。これにより、所望の書き換え回数を確保しつつ信頼性の高い読出し動作を行うことが可能になる。
【００１９】
また、一実施形態の半導体記憶装置は、上記第２の可変抵抗素子は上記負荷電圧信号線に接続されていると共にこの負荷電圧信号線の負荷電圧によって抵抗値が制御され、
上記第２のメモリセルアレイは、上記第１のメモリセルアレイに記憶された情報を判定するための基準となるリファレンスセルで構成されるリファレンスセルアレイである。
【００２０】
この実施形態によれば、リファレンスセルアレイからセンスアンプ回路に入力される電圧を常にほぼ一定にして、センスアンプ回路の最も感度のよい電圧領域に設定することが容易になる。
【００２１】
また、一実施形態の半導体記憶装置では、上記リファレンスセルアレイは、上記第１のメモリセルと同構造のリファレンスセルより構成されると共に上記第１のメモリセルアレイの書換え回数と略同じ回数の書換え動作が行われ、
上記負荷電圧補正回路は、上記補正した負荷電圧で上記第１の可変抵抗素子および上記第２の可変抵抗素子の両方の抵抗値を制御する。
【００２２】
この実施形態によれば、負荷電圧補正回路は、負荷電圧信号線から入力される負荷電圧を補正し、この補正した負荷電圧で上記第１,第２の可変抵抗素子の抵抗値を制御する。この抵抗制御により、第１,第２の可変抵抗素子は、書き換え動作の繰り返しによる第１のメモリセルの閾値電圧差およびリファレンスセルの閾値電圧差の低下を補正するように、第１のメモリセルアレイとリファレンスセルアレイからの出力を電圧にして、センスアンプ回路に入力できる。
【００２３】
また、一実施形態の半導体記憶装置では、上記第２のメモリセルは、上記第１のメモリセルと同構造の書き換え可能な不揮発性メモリ素子より構成されていると共に上記第１のメモリセルと対となるデータを記憶し、上記第１のメモリセルアレイと第２のメモリセルアレイとで第３のメモリセルアレイを構成し、上記負荷電圧補正回路は、上記補正した負荷電圧で上記第１の可変抵抗素子および上記第２の可変抵抗素子の両方の抵抗値を制御する。
【００２４】
この実施形態によれば、第２のメモリセルが第１のメモリセルと対となるデータを記憶することで、信頼性の高い情報記憶が可能となると共に高速に読み出すことが可能となる。
【００２５】
また、一実施形態の半導体記憶装置では、上記負荷電圧補正回路は、上記ダミーセルアレイの複数のダミーセルから出力される電流に応じて、上記負荷電圧信号線から入力される負荷電圧を補正する。
【００２６】
この実施形態によれば、負荷電圧補正回路には、書換え回数に応じた消去状態,プログラム状態の複数のダミーセルから出力される平均的な電流がダミーセルアレイから入力されるので、ダミーセルの電流ばらつきを平均化でき、信頼性向上につながる。
【００２７】
また、一実施形態の半導体記憶装置では、上記負荷電圧補正回路は、消去状態のダミーセルから出力される電流とプログラム状態のダミーセルから出力される電流との和に応じて、上記負荷電圧信号線から入力される負荷電圧を補正する。
【００２８】
この実施形態によれば、負荷電圧補正回路は、ダミーセルの消去状態とプログラム状態のそれぞれの状態についての電流の平均的な電流を参照することが可能となる。よって、負荷電圧補正回路は、書き換え回数に応じた適切な負荷電圧で可変抵抗素子の抵抗値を制御できる。
【００２９】
また、一実施形態の半導体記憶装置では、上記第１,第２の可変負荷抵抗素子は、電界効果トランジスタである。
【００３０】
この実施形態によれば、ゲートに入力する電圧によって、可変負荷抵抗素子をなす電界効果トランジスタの抵抗値を制御できる。
【００３１】
また、一実施形態の電子機器では、上記半導体記憶装置を備えたことで、所望の書き換え回数を確保しつつ信頼性の高い読出し動作を行うことが可能になる。
【発明の効果】
【００３２】
この発明の半導体記憶装置によれば、負荷電圧補正回路は、上記メモリセルアレイの書換え回数と略同じ回数の書換え動作が行われているダミーセルアレイの出力に応じて、負荷電圧信号線から入力される負荷電圧を補正し、この補正した負荷電圧で上記第１,第２の可変抵抗素子のうちの少なくとも第１の可変抵抗素子の抵抗値を制御する。この抵抗制御により、第１の可変負荷抵抗素子は、書き換え動作の繰り返しによる第１のメモリセルの閾値電圧差の低下を補正するように、第１のメモリセルアレイからの出力を電圧にして、センスアンプ回路に入力できる。これにより、所望の書き換え回数を確保しつつ信頼性の高い読出し動作を行うことが可能になる。
【発明を実施するための最良の形態】
【００３３】
以下、この発明を図示の実施の形態により詳細に説明する。
【００３４】
(第１の実施の形態)
図１は、この発明の半導体記憶装置の第１の実施形態を示す。
【００３５】
図１において、１６ｍは、書換え可能な不揮発性メモリ素子で構成した第１のメモリセルを配列した第１のメモリセルアレイである。また、１６ｒは、メモリセルアレイ１６ｍが有する第１のメモリセルに記憶された情報を読み出す際に、基準レベルを出力する第２のメモリセルとしてのリファレンスセルを配列したリファレンスセルアレイである。また、１５ｍは、上記第１のメモリセルから情報を読み出す際に上記第１のメモリセルからの電流を電圧に変換するための負荷抵抗の役割を果たす第１の可変負荷抵抗素子としてのＰＭＯＳトランジスタである。また、１５ｒは、上記第１のメモリセルから情報を読み出す際に上記第２のメモリセルとしてのリファレンスセルからの電流を電圧に変換するための負荷抵抗の役割を果たす第２の可変負荷抵抗素子としてのＰＭＯＳトランジスタである。
【００３６】
また、センスアンプ回路１８は、第１のメモリセルアレイ１６ｍの第１のメモリセルから流れる電流に基づいてＰＭＯＳトランジスタ１５ｍで電圧に変換された出力と、リファレンスセルアレイ１６ｒのリファレンスセルから流れる電流に基づいてＰＭＯＳトランジスタ１５ｒで電圧に変換された出力とが入力される。上記センスアンプ回路１８は、上記２つの出力により、上記第１のメモリセルに記憶された情報を判定する。また、負荷電圧信号線１３は、負荷電圧補正回路１２とＰＭＯＳトランジスタ１５ｒのゲート電極に接続されている。この負荷電圧信号線１３には、負荷抵抗の役割を果たすＰＭＯＳトランジスタ１５ｍおよび１５ｒを所望の抵抗値とするための負荷電圧が印加される。
【００３７】
メモリセルアレイ１６ｍから出力された電流は、負荷抵抗となるＰＭＯＳトランジスタ１５ｍによって、センスアンプ回路１８の入力線１７ｍにおいて、電流値に応じた電圧となる。一方、リファレンスセルアレイ１６ｒから出力された電流は、負荷抵抗となるＰＭＯＳトランジスタ１５ｒによって、センスアンプ回路１８の入力線１７ｒにおいて、電流値に応じた電圧となる。
【００３８】
こうして、センスアンプ回路１８は、センスアンプ回路１８に入力された２系統の電圧の高低を比較することによって、第１のメモリセルアレイ１６ｍの第１のメモリセルに記憶された情報を判定し、その判定結果を出力線１９から出力する。
【００３９】
このとき、リファレンスセルアレイ１６ｒ側の負荷抵抗となるＰＭＯＳトランジスタ１５ｒのゲート電極と電気的に接続されている負荷電圧信号線１３には一定の負荷電圧が与えられている。したがって、信号線１７ｒを通じてセンスアンプ回路１８に入力される電圧は略一定である。
【００４０】
これに対し、メモリセルアレイ１６ｍ側のＰＭＯＳトランジスタ１５ｍのゲート電極は、第１のメモリセルの書換え回数に応じて負荷電圧信号線１３から入力される電圧を補正する負荷電圧補正回路１２の出力と電気的に接続されている。
【００４１】
この負荷電圧補正回路１２は、上記第１のメモリセルをなすメモリ素子と同構造のメモリ素子で構成されたダミーセルが配列されたダミーセルアレイ１１から出力される電流を参照している。このダミーセルアレイ１１は、上記メモリセルアレイ１６ｍの書換え回数と略同じ回数の書換え動作が行われると共に消去状態,プログラム状態のそれぞれの状態について、複数のダミーセルの電流の和を出力する。
【００４２】
これにより、負荷電圧補正回路１２は、ダミーセルアレイ１１の書換え回数に応じた消去状態,プログラム状態のそれぞれの平均的な電流を参照することが可能となり、それぞれの書換え回数に応じた適切な負荷電圧をＰＭＯＳトランジスタ１５ｍのゲート電極に供給することが可能となる。すなわち、負荷電圧補正回路１２は、メモリセルアレイ１６ｍの書換え回数と略同じ回数の書換え動作が行われているダミーセルアレイ１１の出力に応じて、負荷電圧信号線１３から入力される負荷電圧を補正する。これより、書き換え動作の繰り返しによるメモリセルアレイ１６ｍのメモリセルの閾値電圧差の低下を補正するように、ＰＭＯＳトランジスタ１５ｍの抵抗値を補正する。例えば、メモリセルアレイ１６ｍのメモリセルの閾値電圧差が低下すると、負荷電圧補正回路１２はＰＭＯＳトランジスタ１５ｍの抵抗値を上昇させて、入力線１７ｍに入力される電圧を低下させる。
【００４３】
この負荷電圧補正回路１２によるＰＭＯＳトランジスタ１５ｍの抵抗値補正によって、メモリセルアレイ１６ｍからセンスアンプ回路１８に入力される電圧は、メモリセルアレイ１６ｍの書換え回数に応じて、適切な電圧レベルに補正される。
【００４４】
一方、リファレンスセルアレイ１６ｒからセンスアンプ回路１８に入力される電圧は、常にほぼ一定であり、また、センスアンプ回路１８の最も感度のよい電圧領域に設定することが容易である。
【００４５】
この第１実施形態では、負荷電圧補正回路１２が、ＰＭＯＳトランジスタ１５ｍの抵抗値を補正することにより、書き換え動作の繰り返しによるメモリセルアレイ１６ｍのメモリセルの閾値電圧差の低下を補正するので、メモリセルアレイ１６ｍの書換え回数が増大しても、信頼性の高い読み出し動作を行うことが可能となる。
【００４６】
ここで、図５Ａ,図５Ｂに、上記書換え可能な不揮発性メモリ素子の一例を示す。図５Ａは、フローティングゲート５３に情報を記憶するフラッシュメモリの断面図を示している。図５Ａに示すフラッシュメモリは、半導体基板の表面に形成されたＰ型ウェル領域５５上にゲート絶縁膜５２および５４を介してゲート電極５１が形成されており、ゲート絶縁膜５２と５４との間には、電荷を保持するフローティングゲート５３を有している。また、上記ゲート電極５１の両側であってＰ型ウェル領域５５内に、それぞれソース領域またはドレイン領域として機能するＮ型の拡散領域５６ａ,５６ｂが形成されている。なお、図５Ａのフラッシュメモリの回路記号を図５Ｂに示す。
【００４７】
また、上記書換え可能な不揮発性メモリ素子の他の一例として、絶縁性の電荷保持膜に情報を記憶するＮＲＯＭ(Nitrided Read Only Memory)を図６Ａの断面図に示す。
【００４８】
図６Ａに示すＮＲＯＭは、半導体基板の表面に形成されたＰ型ウェル領域６５上に複合ゲート絶縁膜６８を介してゲート電極６１が形成されている。この複合ゲート絶縁膜６８は、第１の絶縁膜６２と第２の絶縁膜６３と第３の絶縁膜６４とで構成されている。この第２の絶縁膜６３は電荷を保持する機能を有する。また、第２の絶縁膜６３の両脇に電荷または分極を保持する機能を有する一対の記憶領域６７ａ,６７ｂが配置されている。また、ゲート電極６１の両側であってＰ型ウェル領域６５内に、それぞれソース領域またはドレイン領域として機能するＮ型の拡散領域６６ａ,６６ｂが形成されている。なお、図６ＡのＮＲＯＭの回路記号を図６Ｂに示す。
【００４９】
また、上記書換え可能な不揮発性メモリ素子の別の一例として、ゲートの側壁に位置するメモリ機能体に情報を記憶するサイドウォールメモリを図７Ａの断面図に示す。図７Ａに示すサイドウォールメモリは、半導体基板の表面に形成されたＰ型ウェル領域７４上にゲート絶縁膜７３を介してゲート電極７１が形成されている。ゲート電極７１の側面には書換え動作により実際に電荷もしくは分極が保持されるメモリ機能体７２ａ,７２ｂを有している。また、上記ゲート電極７１の両側であってＰ型ウェル領域７４内に、それぞれソース領域またはドレイン領域として機能するＮ型の拡散領域７５ａ,７５ｂが形成されている。なお、図７Ａのサイドウォールメモリの回路記号を図７Ｂに示す。
【００５０】
この第１実施形態では、メモリアレイ１６ｍを構成するメモリセルとなる書換え可能な不揮発性メモリ素子の一例として、上述の図５Ａ,図５Ｂ、図６Ａ,図６Ｂ、図７Ａ,図７Ｂに示すメモリ素子を挙げたが、この発明で適用される書き換え可能な不揮発性メモリ素子としては、上述のメモリ素子に限定されるものではなく、書換え可能な不揮発性メモリ素子であればその他の構造でも構わない。
【００５１】
また、図８に、上記メモリセルアレイの具体的構成の一例を示す。この実施形態では、図７に示すサイドウォールメモリを配列したメモリセルアレイの構造の一例を示している。図８において、７２ｂ１〜７２ｂ１０はビット線であり、７１ｐ１〜７１ｐ５,７１ｐ６〜７１ｐ１０はビット線選択トランジスタである。ビット線７２ｂ１〜７２ｂ９は入力線１７ｍに接続される。ビット線選択トランジスタ７１ｐ１〜７１ｐ５,７１ｐ６〜７１ｐ１０は、それぞれのゲートがビット線選択信号線７４ｓ１〜７４ｓ３に接続されている。
【００５２】
また、図８において、７１ｗ１〜７１ｗ３はワード線であり、７３ｍ１〜７３ｍ４,７３ｍ５〜７３ｍ８は上記サイドウォールメモリからなるメモリセルである。これらのメモリセルが行列状に配列されてメモリセルアレイを構成している。行方向に並ぶメモリセル７３ｍ１〜７３ｍ４,７３ｍ５〜７３ｍ８が直列接続されていて、互いに隣り合うメモリセルのソースとドレインが列方向に延びるビット線７２ｂ１〜７２ｂ９に接続されている。また、行方向に並ぶメモリセルのゲートは、行毎に行方向に延びるワード線７１ｗ１〜７１ｗ３に共通に接続されている。
【００５３】
なお、メモリセルの構造およびメモリセルの配列についても、図８に示す構成に限るものではなく、他のいずれのメモリセル構造、メモリセル配列でも構わない。また、リファレンスセルアレイ１６ｒおよびダミーセルアレイ１１についても、いずれの構造、いずれの配列でも構わないが、メモリセルアレイ１６ｍのメモリセル構造と同じ構造であることが好ましく、また、メモリセルアレイ１６ｍの配列と、段数は異なってもよいが、同様の配列であることが好ましい。
【００５４】
メモリセルアレイ１６ｍとリファレンスセルアレイ１６ｒおよびダミーセルアレイ１１を構成するメモリ素子が同じ構造であれば、いずれのセルアレイも温度や電圧の変化に対しても同様の変動傾向を示すため、より信頼性の高い読み出し動作が可能となる。
【００５５】
また、この実施形態では、第１,第２の可変負荷抵抗素子をＰＭＯＳトランジスタ１５ｍ,１５ｒとしたが、第１,第２の可変負荷抵抗素子はこれに限定されるものではなく、例えば、ＮＭＯＳトランジスタでもよく、また、別の可変抵抗素子でも構わない。
【００５６】
(第２の実施の形態)
次に、図２に、この発明の半導体記憶装置の第２実施形態を示す。この第２実施形態は、書換え可能な不揮発性メモリ素子を配列したメモリセルアレイ２６ｍと、リファレンスセルを配列したリファレンスセルアレイ２６ｒとを備える。上記リファレンスセルアレイ２６ｒのリファレンスセルは、メモリセルアレイ２６ｍのメモリセルに記憶された情報を読み出す際に基準レベルを出力する。
【００５７】
また、この第２実施形態は、第１の可変負荷抵抗素子としてのＰＭＯＳトランジスタ２５ｍ、および第２の可変負荷抵抗素子としてのＰＭＯＳトランジスタ２５ｒを備える。このＰＭＯＳトランジスタ２５ｍは、ゲートが負荷電圧補正回路２２に接続され、ドレインがメモリセルアレイ２６ｍおよびセンスアンプ回路２８の入力線２７ｍに接続されている。このＰＭＯＳトランジスタ２５ｍは、メモリセルアレイ２６ｍのメモリセルから情報を読み出す際にメモリセルの電流を電圧に変換するための負荷抵抗の役割を果たす。
【００５８】
一方、上記ＰＭＯＳトランジスタ２５ｒは、ゲートが信号線２４によって負荷電圧補正回路２２に接続され、ドレインがリファレンスセルアレイ２６ｒおよびセンスアンプ回路２８の入力線２７ｒに接続されている。このＰＭＯＳトランジスタ２５ｒは、リファレンスセルアレイ２６ｒのリファレンスセルから情報を読み出す際にリファレンスセルの電流を電圧に変換するための負荷抵抗の役割を果たす。
【００５９】
すなわち、メモリセルアレイ２６ｍから出力された電流は、負荷抵抗となるＰＭＯＳトランジスタ２５ｍによって、センスアンプ回路２８の入力線２７ｍにおいて、電流値に応じた電圧となる。一方、リファレンスセルアレイ２６ｒから出力された電流は、負荷抵抗となるＰＭＯＳトランジスタ２５ｒによって、センスアンプ回路２８の入力線２７ｒにおいて、電流値に応じた電圧となる。
【００６０】
また、上記負荷電圧補正回路２２には信号線２３が接続され、この信号線２３から負荷電圧補正回路２２に、負荷抵抗の役割を果たすＰＭＯＳトランジスタ２５ｍ,２５ｒを所望の抵抗値とするための負荷電圧が入力される。
【００６１】
そして、センスアンプ回路２８は、メモリセルアレイ２６ｍから流れる電流がＰＭＯＳトランジスタ２５ｍで電圧にされて入力線２７ｍに印加される信号と、リファレンスセルアレイ２６ｒから流れる電流がＰＭＯＳトランジスタ２５ｒで電圧にされて入力線２７ｒに印加される電圧信号とに基づいてメモリセルに記憶された情報を判定する。こうして、センスアンプ回路２８に入力された、２系統の電圧信号の高低を比較することによって、メモリセルに記憶された情報を判定し、その判定結果を出力線２９から出力する。
【００６２】
ここで、この第２実施形態では、メモリセルアレイ２６ｍ側のＰＭＯＳトランジスタ２５ｍのゲート電極およびリファレンスセルアレイ２６ｒ側のＰＭＯＳトランジスタ２５ｒのゲート電極は、両方共、信号線２３から入力される電圧を書換え回数に応じて補正する負荷電圧補正回路２２の出力と電気的に接続されている。
【００６３】
また、負荷電圧補正回路２２は、ダミーセルアレイ２１から出力される電流を参照している。この実施形態では、リファレンスセルアレイ２６ｒは、メモリセルアレイ２６ｍを書き換える毎に合わせて書き換える。
【００６４】
したがって、このダミーセルアレイ２１では、上記メモリセルアレイ２６ｍの書換え回数と略同じ回数の書換え動作が行われると共に消去状態,プログラム状態のそれぞれの状態について複数のダミーセルの電流の和を負荷電圧補正回路２２に出力する。これにより、負荷電圧補正回路２２は、メモリセルアレイ２６ｍの書換え回数に応じた消去状態,プログラム状態のそれぞれの平均的な電流を参照することが可能となり、それぞれの書換え回数に応じた適切な負荷電圧をＰＭＯＳトランジスタ２５ｍ,２５ｒのゲート電極に供給することが可能となる。
【００６５】
これにより、負荷電圧補正回路２２は、負荷電圧信号線２３から入力される負荷電圧を補正し、この補正した負荷電圧で上記第１,第２の可変抵抗素子としてのＰＭＯＳトランジスタ２５ｍ,２５ｒの抵抗値を制御する。この抵抗制御により、ＰＭＯＳトランジスタ２５ｍ,２５ｒは、書き換え動作の繰り返しによるメモリセルアレイ２６ｍのメモリセルの閾値電圧差およびリファレンスセルの閾値電圧差の低下を補正するように、メモリセルアレイ２６ｍとリファレンスセルアレイ２６ｒからの出力を電圧にして、センスアンプ回路２８に入力できる。
【００６６】
例えば、メモリセルアレイ２６ｍのメモリセルの閾値電圧差,リファレンスセルアレイ２６ｒのリファレンスセルの閾値電圧差が低下すると、負荷電圧補正回路２２はＰＭＯＳトランジスタ２５ｍ,２５ｒの抵抗値を上昇させて、入力線２７ｍ,２７ｒに入力される電圧を低下させる。
【００６７】
なお、読出し動作時にリファレンスセルアレイ２６ｍのうちで参照するリファレンスセルの数は、１つでも構わないし、複数でも構わないが、複数である方がリファレンスセルアレイ２６ｍを書き換える際のリファレンスセルの電流ばらつきを平滑化させることが可能となり、より好ましい。
【００６８】
例えば、ｎ個のリファレンスセルと１個のメモリセルを比較する場合、リファレンスセルアレイ２６ｒ側の負荷抵抗となるＰＭＯＳトランジスタ２５ｒのゲート幅は、メモリセルアレイ側の負荷抵抗となるＰＭＯＳトランジスタ２５ｍのゲート幅のｎ倍とする。これにより、センスアンプ回路２８は、メモリセルに記憶された情報を正確に読み出すことが可能となる。
【００６９】
なお、この第２実施形態において、メモリセルの構造およびメモリセルの配列については、前述の第１実施形態でのものに限定されるものではなく、他のいずれのメモリセル構造、メモリセル配列でも構わない。
【００７０】
また、リファレンスセルアレイ２６ｒおよびダミーセルアレイ２１についても、前述の第１実施形態と同様に、いずれの構造、いずれの配列でも構わないが、メモリセルアレイ２６ｍのメモリセル構造と同じ構造であることが好ましい。また、リファレンスセルアレイ２６ｒおよびダミーセルアレイ２１は、メモリセルアレイ２６ｍの配列と、段数は異なってもよいが、同様の配列であることが好ましい。また、この実施形態では、第１,第２の可変負荷抵抗素子をＰＭＯＳトランジスタ２５ｍ,２５ｒとしたが、第１,第２の可変負荷抵抗素子はこれに限定されるものではなく、例えば、ＮＭＯＳトランジスタでもよく、また、別の可変抵抗素子でも構わない。
【００７１】
(第３の実施の形態)
次に、図３に、この発明の半導体記憶装置の第３実施形態を示す。この第３実施形態は、書換え可能な不揮発性メモリ素子を配列したメモリセルアレイ３６を備える。このメモリセルアレイ３６は、第１のメモリセルＭＲ１および第２のメモリセルＭＲ２の２つを１つの組として、情報が記憶されている。上記メモリセルアレイ３６は、第１のメモリセルＭＲ１による第１のメモリセルアレイと第２のメモリセルＭＲ１による第２のメモリセルアレイとを有する第３のメモリセルアレイをなす。
【００７２】
このメモリセルアレイ３６では、例えば、情報「０」を記憶する場合には、第１のメモリセルＭＲ１に「０」を記憶すると共に第２のメモリセルに「１」を記憶する。一方、メモリセルアレイ３６では、情報「１」を記憶する場合には、第１のメモリセルＭＲ１に「１」を記憶すると共に第２のメモリセルＭＲ２に「０」を記憶する。
【００７３】
また、この第３実施形態では、第１の可変抵抗素子としてのＰＭＯＳトランジスタ３５ｍは、メモリセルアレイ３６ｍの第１のメモリセルＭＲ１から情報を読み出す際に第１のメモリセルＭＲ１からの出力電流を電圧に変換する負荷抵抗の役割を果たす。また、第２の可変抵抗素子としてのＰＭＯＳトランジスタ３５ｒは、メモリセルアレイ３６ｍの第２のメモリセルＭＲ２から情報を読み出す際に第２のメモリセルＭＲ２からの出力電流を電圧に変換する負荷抵抗の役割を果たす。
【００７４】
また、この第３実施形態が備えるセンスアンプ回路３８は、第１のメモリセルＭＲ１から流れる電流に基づいてＰＭＯＳトランジスタ３５ｍで電圧に変換された出力が入力線３７ｍから入力される一方、第２のメモリセルＭＲ２から流れる電流に基づいてＰＭＯＳトランジスタ３５ｒで電圧に変換された出力が入力線３７ｒから入力される。このセンスアンプ回路３８は、上記入力線３７ｍ,３７ｒから入力される２つの出力により、第１のメモリセルＭＲ１に記憶された情報を判定する。また、負荷電圧信号線３３は負荷電圧補正回路３２に接続されている。この負荷電圧信号線３３には、負荷抵抗の役割を果たすＰＭＯＳトランジスタ３５ｍおよび３５ｒを所望の抵抗値とするための負荷電圧が印加される。
【００７５】
そして、メモリセルアレイ３６ｍの第１のメモリセルＭＲ１,第２のメモリセルＭＲ２から出力された電流は、それぞれ、負荷抵抗となるＰＭＯＳトランジスタ３５ｍ,ＰＭＯＳトランジスタ３５ｒによって、電流値に応じた電圧信号となって、入力線３７ｍ,３７ｒからセンスアンプ回路３８に入力される。こうして、センスアンプ回路３８は、入力された２系統の電圧信号の高低を比較することによって、メモリセルＭＲ１に記憶された情報を判定し、この判定結果を出力線３９から出力する。
【００７６】
ここで、負荷抵抗となるＰＭＯＳトランジスタ３５ｍのゲート電極は、負荷電圧補正回路３２の出力と電気的に接続されている。また、負荷抵抗となるＰＭＯＳトランジスタ３５ｒのゲート電極は、信号線３４で負荷電圧補正回路３２の出力と電気的に接続されている。この負荷電圧補正回路３２は、信号線３３から入力される電圧をメモリセルアレイ３６ｍの書換え回数に応じて補正して出力する。
【００７７】
この負荷電圧補正回路３２は、ダミーセルアレイ３１から出力される電流を参照している。このダミーセルアレイ３１は、第１のメモリセルＭＲ１をなすメモリ素子と同じ構造のメモリ素子で構成されたダミーセルが配列されている。このダミーセルアレイ３１は、上記メモリセルアレイ３６ｍの書換え回数と略同じ回数の書換え動作が行われる。また、このダミーセルアレイ３１は、消去状態,プログラム状態のそれぞれの状態について、複数のダミーセルの電流の和を出力する。これにより、負荷電圧補正回路３２は、メモリセルアレイ３６ｍの書換え回数に応じた消去状態,プログラム状態のそれぞれの平均的な電流を参照することが可能となり、メモリセルアレイ３６ｍの書換え回数に応じた適切な負荷電圧をＰＭＯＳトランジスタ３５ｍ,３５ｒのゲート電極に供給することが可能となる。
【００７８】
これにより、負荷電圧補正回路３２は、負荷電圧信号線３３から入力される負荷電圧を補正し、この補正した負荷電圧で上記第１,第２の可変抵抗素子としてのＰＭＯＳトランジスタ３５ｍ,３５ｒの抵抗値を制御する。この抵抗制御により、ＰＭＯＳトランジスタ３５ｍ,３５ｒは、書き換え動作の繰り返しによるメモリセルアレイ３６ｍの第１メモリセルＭＲ１の閾値電圧差および第２メモリセルＭＲ２の閾値電圧差の低下を補正するように、メモリセルアレイ３６ｍの第１メモリセルＭＲ１,第２メモリセルＭＲ２からの出力を電圧にして、センスアンプ回路３８に入力できる。
【００７９】
例えば、メモリセルアレイ３６ｍの第１メモリセルＭＲ１の閾値電圧差,第２メモリセルＭＲ２の閾値電圧差が低下すると、負荷電圧補正回路３２はＰＭＯＳトランジスタ３５ｍ,３５ｒの抵抗値を上昇させて、入力線３７ｍ,３７ｒに入力される電圧を低下させる。
【００８０】
この第３実施形態における読出し方法は、前述の第１実施形態および第２実施形態の場合と比較して、情報記憶密度は低下するものの、信頼性が高く、かつ、高速に読み出すことが可能となる。
【００８１】
なお、この第３実施形態においても、第１,第２実施形態と同様、メモリセルの構造およびメモリセルの配列については特に限定されるものではなく、いずれのメモリセル構造,メモリセル配列でも構わない。また、ダミーセルアレイ３１についても、いずれの構造、いずれの配列でも構わないが、メモリセルアレイ３６ｍのメモリセル構造と同じ構造であることが好ましい。また、ダミーセルアレイ３１は、メモリセルアレイ３６ｍの配列と、段数は異なってもよいが、同様の配列であることが好ましい。また、この実施形態では、第１,第２の負荷抵抗素子をＰＭＯＳトランジスタ３５ｍ,３５ｒとしたが、第１,第２の負荷抵抗素子をこれに限定されるものではなく、例えば、ＮＭＯＳトランジスタでもよく、また、別の可変抵抗素子でも構わない。
【００８２】
(第４の実施の形態)
次に、図９に、上述した半導体記憶装置が組み込まれた携帯電子機器である携帯電話を示す。
【００８３】
この携帯電話は、表示部９１、ＲＯＭ(読出し専用メモリ)９２、ＲＡＭ(ランダムアクセスメモリ)９３、制御回路９４、アンテナ９５、無線回路９６、電源回路９７、オーディオ回路９８、カメラモジュール９９、メモリカード１００により構成されている。上記ＲＯＭ９２,メモリカード１００の少なくとも一方を上述した半導体記憶装置で構成した。
【００８４】
このＲＯＭ９２は、上記携帯電話に内蔵されており、不揮発性を有し、かつ、書換え可能であって、制御回路９４を動作させるためのプログラムデータ、カメラモジュール９９において撮影された画像データ、オーディオ回路９８で再生させるためのオーディオデータ等のデータが記憶されている。
【００８５】
上記データは、メモリカード１００に記憶されてもよい。メモリカード１００は、ＲＯＭ９２と同様に、不揮発性を有し、かつ、書換え可能である。メモリカード１００は、さらに、この携帯電話に着脱可能であって、上記データのバックアップ、他の機器へのデータ転送、ＲＯＭ９２に収めることのできないデータの記憶などの役割を果たす。
【００８６】
ＲＯＭ９２およびメモリカード１００は、制御回路９４より要求されると、記憶されたデータを制御回路９４に送る。また、ＲＯＭ９２およびメモリカード１００から読み出されたデータは、必要に応じてＲＡＭ９３にも転写される。上記ＲＯＭ９２およびメモリカード１００には、プログラムデータなどの重要なデータも保存されており、高い信頼性が求められている。
【００８７】
したがって、上記第１〜第３実施形態の半導体記憶装置をＲＯＭ９２またはメモリカード１００の少なくとも一方に用いることによって、より信頼性の高い携帯電子機器を得ることが可能となる。
【図面の簡単な説明】
【００８８】
【図１】この発明の半導体記憶装置の第１実施形態の回路図である。
【図２】この発明の半導体記憶装置の第２実施形態の回路図である。
【図３】この発明の半導体記憶装置の第３実施形態の回路図である。
【図４】不揮発性メモリ素子特性の劣化傾向を示す概念図である。
【図５Ａ】上記第１〜第３実施形態の半導体記憶装置におけるメモリセルの一例であるフラッシュメモリの断面図である。
【図５Ｂ】図５Ａのメモリセルの回路記号を示す図である。
【図６Ａ】上記第１〜第３実施形態の半導体記憶装置におけるメモリセルの一例であるＮＲＯＭの断面図である。
【図６Ｂ】図６Ａのメモリセルの回路記号を示す図である。
【図７Ａ】上記第１〜第３実施形態の半導体記憶装置におけるメモリセルの一例であるサイドウォールメモリの断面図である。
【図７Ｂ】図７Ａのメモリセルの回路記号を示す図である。
【図８】上記第１〜第３実施形態の半導体記憶装置のメモリセルアレイの一例を示す回路図である。
【図９】上記第１〜第３実施形態の半導体記憶装置を組み込んだ携帯電子機器の概略構成図である。
【図１０】従来の半導体記憶装置の回路図である。
【符号の説明】
【００８９】
１１、２１、３１  ダミーセルアレイ
１２、２２、３２  負荷電圧補正回路
１３、２３、２４、３３、３４  信号線
１５ｍ、１５ｒ、２５ｍ、２５ｒ、３５ｍ、３５ｒ  ＰＭＯＳトランジスタ
１６ｍ、２６ｍ、３６ｍ  メモリセルアレイ
１６ｒ、２６ｒ  リファレンスセルアレイ
１７ｍ、１７ｒ、２７ｍ、２７ｒ、３７ｍ、３７ｒ  入力線
１８、２８、３８  センスアンプ回路
１９、２９、３９  出力線
【図１】
2008217868.tif 000003
【図２】
2008217868.tif 000004
【図３】
2008217868.tif 000005
【図４】
2008217868.tif 000006
【図５Ａ】
2008217868.tif 000007
【図５Ｂ】
2008217868.tif 000008
【図６Ａ】
2008217868.tif 000009
【図６Ｂ】
2008217868.tif 000010
【図７Ａ】
2008217868.tif 000011
【図７Ｂ】
2008217868.tif 000012
【図８】
2008217868.tif 000013
【図９】
2008217868.tif 000014
【図１０】
2008217868.tif 000015