(57)【要約】【課題】暗電流に起因して画質が低下するのを抑制することが可能な撮像装置を提供する。【解決手段】このＣＭＯＳイメージセンサ（撮像装置）１００は、複数の画素５０を備えている。そして、画素５０の各々には、光電変換機能を有するとともに、光電変換により生成された電子を蓄積する機能を有するＰＤ４と、電子を電圧に変換するために電子を保持するＦＤ５とが設けられている。また、ＰＤ４とＦＤ５との間には、撮像期間中に発生する暗電流を蓄積する電位井戸３１が形成されている。そして、ＣＭＯＳイメージセンサ１００は、電位井戸３１に蓄積された暗電流を排出するように構成されている。【選択図】図２
2008301000.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素を備え、
前記画素の各々には、光電変換機能を有するとともに、光電変換により生成された電荷を蓄積する機能を有する光電変換部と、電荷を電圧に変換するために電荷を保持する保持部とが設けられ、
前記光電変換部と前記保持部との間には、撮像期間中に発生する暗電流を蓄積する電位井戸が形成されており、
前記光電変換部に蓄積された電荷を前記保持部に転送する前に、前記電位井戸に蓄積された暗電流を排出するように構成されている、撮像装置。
【請求項２】
前記画素は、電荷を転送させるために設けられた第１電極と、電荷を増加させるために設けられた第２電極とを含み、
前記第１電極および前記第２電極がオフ状態の場合に、前記電位井戸が前記第２電極の下方に形成されている、請求項１に記載の撮像装置。
【請求項３】
前記第１電極の下方に設けられた第１絶縁膜と、
前記第２電極の下方に設けられ、前記第１絶縁膜の厚みよりも大きい厚みを有する第２絶縁膜とをさらに備える、請求項２に記載の撮像装置。
【請求項４】
前記第１電極および前記第２電極の下方には、転送チャネルが形成されており、
前記転送チャネルは、前記第２電極の下方のチャネル幅が前記第１電極の下方のチャネル幅よりも大きくなるように構成されている、請求項２または３に記載の撮像装置。
【請求項５】
前記画素は、電荷を増加させる際において、電荷を一時的に蓄積させるとともに、前記蓄積された電荷を転送させるために設けられた第３電極をさらに含む、請求項２〜４のいずれか１項に記載の撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、撮像装置に関し、特に、電荷を電圧に変換するために電荷を保持する保持部を含む画素を備えた撮像装置に関する。
【背景技術】
【０００２】
従来、電荷を電圧に変換するために電荷を保持する保持部を含む画素を備えた撮像装置が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１には、フォトダイオード（光電変換部）と、フローティングディフュージョン（保持部）とが設けられた画素を備えたＣＭＯＳイメージセンサ（撮像装置）が開示されている。このＣＭＯＳイメージセンサでは、フォトダイオードとフローティングディフュージョンとの間に、転送用ゲート電極（第１電極）および蓄積用ゲート電極が形成されている。また、フォトダイオードは、撮像期間中における入射光量に応じて電子を生成するとともに、その生成した電子を蓄積する機能を有する。そして、この特許文献１によるＣＭＯＳイメージセンサは、撮像期間経過後に、転送用ゲート電極および蓄積用ゲート電極により、フォトダイオードに蓄積された電子を一時蓄積部に転送するとともに、一時蓄積部に転送された電子をフローティングディフュージョンに転送するように構成されている。
【０００４】
【特許文献１】特開２００３−３３３４３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に開示された従来のＣＭＯＳイメージセンサでは、撮像期間中において、フォトダイオードとフローティングディフュージョンとの間に暗電流が発生するという不都合がある。このため、撮像期間経過後にフォトダイオードから転送される電子（信号電荷）に暗電流が混入するので、ＣＭＯＳイメージセンサの画質が低下するという問題点がある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、暗電流に起因して画質が低下するのを抑制することが可能な撮像装置を提供することである。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、この発明の一の局面における撮像装置は、複数の画素を備え、画素の各々には、光電変換機能を有するとともに、光電変換により生成された電荷を蓄積する機能を有する光電変換部と、電荷を電圧に変換するために電荷を保持する保持部とが設けられ、光電変換部と保持部との間には、撮像期間中に発生する暗電流を蓄積する電位井戸が形成されており、光電変換部に蓄積された電荷を保持部に転送する前に、電位井戸に蓄積された暗電流を排出するように構成されている。なお、本発明の電荷は、電子または正孔を意味する。また、暗電流とは、熱に起因して発生する電荷などであり、光電変換部により生成された電荷（信号電荷）に対してノイズとなる電荷のことをいう。
【０００８】
上記一の局面による撮像装置において、好ましくは、画素は、電荷を転送させるために設けられた第１電極と、電荷を増加させるために設けられた第２電極とを含み、第１電極および第２電極がオフ状態の場合に、電位井戸が第２電極の下方に形成されている。なお、第２電極の下方とは、第２電極と対応する領域の下方のことをいう。
【０００９】
上記画素が第１電極および第２電極を含む撮像装置において、好ましくは、第１電極の下方に設けられた第１絶縁膜と、第２電極の下方に設けられ、第１絶縁膜の厚みよりも大きい厚みを有する第２絶縁膜とをさらに備える。なお、第１電極の下方とは、第１電極と対応する領域の下方のことをいう。
【００１０】
上記画素が第１電極および第２電極を含む撮像装置において、好ましくは、第１電極および第２電極の下方には、転送チャネルが形成されており、転送チャネルは、第２電極の下方のチャネル幅が第１電極の下方のチャネル幅よりも大きくなるように構成されている。
【００１１】
上記画素が第１電極および第２電極を含む撮像装置において、好ましくは、画素は、電荷を増加させる際において、電荷を一時的に蓄積させるとともに、蓄積された電荷を転送させるために設けられた第３電極をさらに含む。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の実施形態では、撮像装置の一例であるＣＭＯＳイメージセンサに本発明を適用した場合について説明する。
【００１３】
（第１実施形態）
図１は、本発明の第１実施形態によるＣＭＯＳイメージセンサの全体構成を示した平面図である。図２および図３は、図１に示した第１実施形態によるＣＭＯＳイメージセンサの構成を説明するための図である。まず、図１〜図３を参照して、第１実施形態によるＣＭＯＳイメージセンサ１００の構成について説明する。
【００１４】
第１実施形態によるＣＭＯＳイメージセンサ１００は、図１に示すように、マトリクス状（行列状）に配置された複数の画素５０を含む撮像部５１と、行選択レジスタ５２と、列選択レジスタ５３とを備えている。
【００１５】
ＣＭＯＳイメージセンサ１００の撮像部５１の断面構造としては、図２に示すように、ｐ型シリコン基板１の表面に、各画素５０をそれぞれ分離するための素子分離領域２が形成されている。また、素子分離領域２によって囲まれる各画素５０のｐ型シリコン基板１の表面には、転送チャネル３を挟むように所定の間隔を隔てて、ＰＤ（埋め込み型フォトダイオード）４およびＦＤ（フローティングディフュージョン）５が形成されている。なお、ＰＤ４およびＦＤ５は、それぞれ、本発明の「光電変換部」および「保持部」の一例である。
【００１６】
ここで、第１実施形態では、転送チャネル３は、ｎ−型不純物領域からなり、埋め込みチャネルとして構成されている。この転送チャネル３は、平面的に見て、不純物濃度分布が均一になるように形成されている。また、転送チャネル３の表面上には、約５ｎｍ〜約２００ｎｍの厚みを有するゲート絶縁膜６が形成されている。このゲート絶縁膜６は、厚みｔ１（たとえば、１０ｎｍ）を有する部分６ａと、厚みｔ１よりも大きい厚みｔ２（たとえば、２０ｎｍ）を有する部分６ｂとを含んでいる。なお、部分６ａおよび６ｂは、それぞれ、本発明の「第１絶縁膜」および「第２絶縁膜」の一例である。
【００１７】
また、第１実施形態では、ゲート絶縁膜６の表面上には、転送ゲート電極７と、増倍ゲート電極８と、転送ゲート電極９と、蓄積ゲート電極１０と、読出ゲート電極１１とが、ＰＤ４側からＦＤ５側に向かってこの順番に形成されている。また、転送ゲート電極７および９と、蓄積ゲート電極１０と、読出ゲート電極１１とは、ゲート絶縁膜６の厚みｔ１を有する部分６ａ上に形成されている。また、増倍ゲート電極８は、ゲート絶縁膜６の厚みｔ２を有する部分６ｂ上に形成されている。なお、転送ゲート電極７、９および読出ゲート電極１１は、本発明の「第１電極」の一例である。また、増倍ゲート電極８は、本発明の「第２電極」の一例であり、蓄積ゲート電極１０は、本発明の「第３電極」の一例である。
【００１８】
ＰＤ４は、入射光量に応じて電子を生成するとともに、その生成された電子を蓄積する機能を有する。また、ＰＤ４は、ｎ型不純物領域４ａと、ｎ型不純物領域４ａ上に形成されたｐ型不純物領域４ｂとにより構成されている。このため、界面準位を介した暗電流の発生を抑制することが可能である。なお、暗電流とは、熱に起因して発生する電子などであり、ＰＤ４が光電変換により生成した電子（信号電荷）に対してノイズとなる電子のことをいう。ＦＤ５は、ｎ＋型不純物領域からなり、転送された電子（信号電荷）を電圧に変換するために電子を保持する機能を有する。
【００１９】
また、各画素５０は、図３に示すように、リセットトランジスタ１２と、増幅トランジスタ１３と、行選択トランジスタ１４とを含んでいる。リセットトランジスタ１２は、ソースがＦＤ５に接続されるとともに、ドレインがＲＤ（リセットドレイン）１５に接続されている。増幅トランジスタ１３は、ゲートがＦＤ５に接続されるとともに、ドレインがＲＤ１５に接続されている。行選択トランジスタ１４は、ソースが列毎に設けられた信号線１６に接続されるとともに、ドレインが増幅トランジスタ１３のソースに接続されている。また、行選択トランジスタ１４のゲートは、行毎に設けられた行選択線１７に接続されている。また、信号線１６は、列選択レジスタ５３（図１参照）に接続されるとともに、行選択線１７は、行選択レジスタ５２（図１参照）に接続されている。
【００２０】
また、第１実施形態では、図２に示すように、転送ゲート電極７、９、蓄積ゲート電極１０、読出ゲート電極１１に、それぞれ、クロック信号φ１、φ３、φ４およびφ５のオン信号（Ｈレベルの信号）が供給されている場合には、転送ゲート電極７、９、蓄積ゲート電極１０および読出ゲート電極１１に約２．９Ｖの電圧が印加されるように構成されている。これにより、転送ゲート電極７、９、蓄積ゲート電極１０および読出ゲート電極１１にクロック信号φ１、φ３、φ４およびφ５のオン信号（Ｈレベルの信号）が供給されている場合には、転送ゲート電極７、９、蓄積ゲート電極１０および読出ゲート電極１１下の転送チャネル３が約４Ｖの電位に調整された状態になるように構成されている。なお、転送ゲート電極７、９、蓄積ゲート電極１０および読出ゲート電極１１にクロック信号φ１、φ３、φ４およびφ５のオフ信号（Ｌレベルの信号）が供給されている場合には、転送ゲート電極７、９、蓄積ゲート電極１０および読出ゲート電極１１下の転送チャネル３が約１Ｖの電位に調整された状態となるように構成されている。
【００２１】
また、第１実施形態では、増倍ゲート電極８にクロック信号φ２のオン信号（Ｈレベルの信号）が供給されている場合には、増倍ゲート電極８に約２４Ｖの電圧が印加されるように構成されている。これにより、増倍ゲート電極８にクロック信号φ２のオン信号（Ｈレベルの信号）が供給されている場合には、増倍ゲート電極８下の転送チャネル３が約２６Ｖの高い電位に調整された状態になるように構成されている。なお、増倍ゲート電極８にクロック信号φ２のオフ信号（Ｌレベルの信号）が供給されている場合には、増倍ゲート電極８下の転送チャネル３が約２Ｖの電位に調整された状態となるように構成されている。
【００２２】
これにより、増倍ゲート電極８下の転送チャネル３は、転送ゲート電極７、増倍ゲート電極８、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１がオフ状態の場合に、転送ゲート電極７、９、蓄積ゲート電極１０および読出ゲート電極１１下の転送チャネル３の電位（約１Ｖ）よりも高い電位（約２Ｖ）に調整されるように構成されている。すなわち、増倍ゲート電極８下の転送チャネル３に電位井戸３１が形成されている。このため、転送ゲート電極７、増倍ゲート電極８、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１がオフ状態の場合に、転送チャネル３の表面において発生した暗電流は、電位井戸３１（増倍ゲート電極８下の転送チャネル３）に蓄積される。また、ＰＤ４およびＦＤ５は、それぞれ、約３Ｖおよび約５Ｖの電位に調整された状態となるように構成されている。
【００２３】
また、蓄積ゲート電極１０下の転送チャネル３（電子蓄積部３ａ）は、蓄積ゲート電極１０がオン状態で、かつ、転送ゲート電極９および読出ゲート電極１１がオフ状態の場合に、一時的蓄積井戸として機能する。
【００２４】
また、増倍ゲート電極８下の転送チャネル３（電子増倍部３ｂ）は、増倍ゲート電極８がオン状態の場合に、約２６Ｖの高い電位に調整されることにより、電子蓄積部３ａから転送された電子を衝突電離により増倍（増加）させる電荷集積井戸として機能する。また、電子の衝突電離は、増倍ゲート電極８下の転送チャネル３（電子増倍部３ｂ）と転送ゲート電極９下の転送チャネル３との境界部で発生するように構成されている。
【００２５】
また、転送ゲート電極７下の転送チャネル３は、転送ゲート電極７がオン状態の場合に、ＰＤ４に蓄積された電子を電子増倍部３ｂに転送する機能を有するとともに、転送ゲート電極７がオフ状態の場合に、ＰＤ４と電子増倍部３ｂとを区分するフォトダイオード分離障壁として機能する。
【００２６】
また、転送ゲート電極９下の転送チャネル３は、転送ゲート電極９がオン状態の場合に、電子蓄積部３ａに蓄積された電子を電子増倍部３ｂに転送するとともに、電子増倍部３ｂに蓄積された電子を電子蓄積部３ａに転送する機能を有する。また、転送ゲート電極９下の転送チャネル３は、転送ゲート電極９がオフ状態の場合に、電子蓄積部３ａと電子増倍部３ｂとを区分する電荷転送障壁として機能する。
【００２７】
また、読出ゲート電極１１下の転送チャネル３は、読出ゲート電極１１がオン状態の場合に、電子蓄積部３ａに蓄積された電子をＦＤ５に転送する機能を有するとともに、読出ゲート電極１１がオフ状態の場合に、電子蓄積部３ａとＦＤ５とを区分する機能を有する。
【００２８】
また、図３に示すように、リセットトランジスタ１２のゲートには、リセット信号が供給されているとともに、ＲＤ１５には、電源電圧ＶＤＤ（たとえば、約５Ｖ）が供給されている。
【００２９】
図４〜図７は、図１に示した第１実施形態によるＣＭＯＳイメージセンサの動作を説明するための図である。次に、図１および図３〜図７を参照して、第１実施形態によるＣＭＯＳイメージセンサ１００における動作について説明する。なお、このＣＭＯＳイメージセンサ１００では、撮像期間の経過後に電子の増倍が行われ、その後、電子の読み出しが行われる。
【００３０】
まず、図４の期間Ａにおいて、図５に示すように、転送ゲート電極７、増倍ゲート電極８、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１をオフ状態にした状態で、ＰＤ４により撮像が行われる。このとき、増倍ゲート電極８下の転送チャネル３が約２Ｖの電位に調整されるとともに、転送ゲート電極７、９、蓄積ゲート電極１０および読出ゲート電極１１下の転送チャネル３が約１Ｖの電位に調整される。すなわち、増倍ゲート電極８下の転送チャネル３に電位井戸３１が形成される。このため、転送チャネル３の表面において発生した暗電流が電位井戸３１（増倍ゲート電極８下の転送チャネル３）に蓄積される。
【００３１】
次に、電子の増倍が行われる前に、電位井戸３１（増倍ゲート電極８下の転送チャネル３）に蓄積された暗電流の排出動作が行われる。
【００３２】
具体的には、図４の期間Ｂにおいて、図５に示すように、転送ゲート電極９をオン状態にすることにより、転送ゲート電極９下の転送チャネル３が約２Ｖの電位に調整された増倍ゲート電極８下の転送チャネル３よりも高い約４Ｖの電位に調整されるので、増倍ゲート電極８下の転送チャネル３に蓄積された暗電流が転送ゲート電極９下の転送チャネル３に転送される。
【００３３】
そして、図４の期間Ｃにおいて、図５に示すように、蓄積ゲート電極１０をオン状態にした後、転送ゲート電極９をオフ状態にする。これにより、蓄積ゲート電極１０下の転送チャネル３が約４Ｖの電位に調整された後、転送ゲート電極９下の転送チャネル３が約１Ｖの電位に調整されるので、転送ゲート電極９下の転送チャネル３に転送された暗電流が蓄積ゲート電極１０下の転送チャネル３に転送される。
【００３４】
その後、図４の期間Ｄにおいて、図５に示すように、読出ゲート電極１１をオン状態にすることにより、読出ゲート電極１１下の転送チャネル３が約４Ｖの電位に調整される。このため、蓄積ゲート電極１０下の転送チャネル３に転送された暗電流は、約４Ｖの電位に調整された読出ゲート電極１１下の転送チャネル３を介して、約５Ｖの電位に調整されたＦＤ５に転送される。そして、蓄積ゲート電極１０をオフ状態にするとともに、読出ゲート電極１１をオフ状態にする。その後、リセットトランジスタ１２（図３参照）のゲートにＨレベルのリセット信号が供給されることにより、ＦＤ５に保持された暗電流が排出される。
【００３５】
このようにして、電位井戸３１（増倍ゲート電極８下の転送チャネル３）に蓄積された暗電流の排出動作が行われる。その後、電子の増倍が行われる。
【００３６】
電子の増倍動作としては、まず、図６の期間Ｅにおいて、図７に示すように、転送ゲート電極７をオン状態にした後、増倍ゲート電極８をオン状態にする。このため、転送ゲート電極７下の転送チャネル３が約４Ｖの電位に調整された後、増倍ゲート電極８下の転送チャネル３が約２６Ｖの電位に調整される。したがって、撮像期間（上記期間Ａ〜Ｄ）中にＰＤ４において生成および蓄積された電子が転送ゲート電極７下の転送チャネル３を介して、増倍ゲート電極８下の転送チャネル３に転送される。その後、転送ゲート電極７をオフ状態にする。
【００３７】
次に、図６の期間Ｆにおいて、図７に示すように、転送ゲート電極９をオン状態にした後、増倍ゲート電極８をオフ状態にする。このため、転送ゲート電極９下の転送チャネル３が約４Ｖの電位に調整された後、増倍ゲート電極８下の転送チャネル３が約２Ｖの電位に調整される。したがって、増倍ゲート電極８下の転送チャネル３に転送された電子が転送ゲート電極９下の転送チャネル３に転送される。
【００３８】
次に、図６の期間Ｇにおいて、図７に示すように、蓄積ゲート電極１０をオン状態にした後、転送ゲート電極９をオフ状態にする。このため、蓄積ゲート電極１０下の転送チャネル３（電子蓄積部３ａ）が約４Ｖの電位に調整された後、転送ゲート電極９下の転送チャネル３が約１Ｖの電位に調整される。したがって、転送ゲート電極９下の転送チャネル３に転送された電子が電子蓄積部３ａに転送される。
【００３９】
次に、図６の期間Ｈにおいて、図７に示すように、増倍ゲート電極８をオン状態にした後、転送ゲート電極９をオン状態にする。このため、増倍ゲート電極８下の転送チャネル３（電子増倍部３ｂ）が約２６Ｖの電位に調整された後、転送ゲート電極９下の転送チャネル３が約４Ｖの電位に調整される。したがって、電子蓄積部３ａに転送された電子が転送ゲート電極９下の転送チャネル３を介して、電子増倍部３ｂに転送される。そして、電子増倍部３ｂに転送された電子が電子増倍部３ｂと転送ゲート電極９下の転送チャネル３との境界部を移動中に高いエネルギを得る。そして、高いエネルギを有する電子は、シリコン原子と衝突して電子と正孔とを生成する。その後、衝突電離により生成された電子は、電界により電子増倍部３ｂに蓄積される。
【００４０】
次に、図６の期間Ｉにおいて、図７に示すように、増倍ゲート電極８をオフ状態にした後、転送ゲート電極９をオフ状態にする。このため、増倍ゲート電極８下の転送チャネル３が約２Ｖの電位に調整された後、転送ゲート電極９下の転送チャネル３が約１Ｖの電位に調整される。したがって、増倍ゲート電極８下の転送チャネル３に蓄積された電子が電子蓄積部３ａに転送される。
【００４１】
その後、上記した期間ＨおよびＩの動作を複数回（たとえば、約４００回）繰り返し行うことにより、ＰＤ４から転送された電子が約２０００倍に増加される。このようにして、電子の増倍が行われる。その後、電子の読み出しが行われる。
【００４２】
電子の読み出し動作としては、まず、上記した期間Ｉの経過後において、読出ゲート電極１１をオン状態にすることにより、読出ゲート電極１１下の転送チャネル３が約４Ｖの電位に調整される。このため、電子蓄積部３ａに転送された電子は、約４Ｖの電位に調整された読出ゲート電極１１下の転送チャネル３を介して、約５Ｖの電位に調整されたＦＤ５に転送される。そして、蓄積ゲート電極１０をオフ状態にするとともに、読出ゲート電極１１をオフ状態にする。
【００４３】
このとき、図３に示すように、画素５０の増幅トランジスタ１３のゲートは、ＦＤ５と接続されていることにより、ＦＤ５が保持する電子に応じたオン状態になる。なお、この状態では、行選択トランジスタ１４がオフ状態であるため、信号線１６には電流は流れない。
【００４４】
次に、行選択レジスタ５２（図１参照）により行選択線１７に順次Ｈレベルの行選択信号を供給することによって、行選択トランジスタ１４を順次オン状態にする。これにより、信号線１６には、増幅トランジスタ１３のオン状態に応じて順次電流が流れる。したがって、ＦＤ５に供給された電子（信号電荷）が電圧信号として列選択レジスタ５３（図１参照）に出力される。そして、全ての出力が終了した後、リセットトランジスタ１２にＨレベルのリセット信号を供給することにより、リセットトランジスタ１２をオン状態にすることによって、全画素５０のＦＤ５の電位を約５Ｖにリセットする。このようにして、電子の読み出しが行われる。
【００４５】
第１実施形態では、上記のように、撮像期間中に転送チャネル３の表面において発生した暗電流を、電位井戸３１（増倍ゲート電極８下の転送チャネル３）に蓄積するとともに、排出するように構成することによって、撮像期間経過後にＰＤ４から転送される電子（信号電荷）に暗電流が混入するのを抑制することができるので、ＣＭＯＳイメージセンサ１００の画質が低下するのを抑制することができる。
【００４６】
また、第１実施形態では、厚みｔ１を有する部分６ａと、厚みｔ１よりも大きい厚みｔ２を有する部分６ｂとを含むゲート絶縁膜６を設け、かつ、増倍ゲート電極８をゲート絶縁膜６の部分６ｂ上に形成することによって、転送ゲート電極７、増倍ゲート電極８、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１がオフ状態の場合に、増倍ゲート電極８下の転送チャネル３を転送ゲート電極７、９、蓄積ゲート電極１０および読出ゲート電極１１下の転送チャネル３の電位（約１Ｖ）よりも高い電位（約２Ｖ）に調整することができる。したがって、増倍ゲート電極８下の転送チャネル３を電位井戸３１として機能させることができる。
【００４７】
また、第１実施形態では、約２４Ｖの高い電圧が印加される増倍ゲート電極８をゲート絶縁膜６の部分６ｂ上に形成することによって、増倍ゲート電極８へのリーク電流が発生するのを抑制することができる。また、約２．９Ｖの電圧が印加される転送ゲート電極７、９、蓄積ゲート電極１０および読出ゲート電極１１をゲート絶縁膜６の部分６ａ上に形成することによって、転送ゲート電極７、９、蓄積ゲート電極１０および読出ゲート電極１１下の転送チャネル３の応答速度の向上を図ることができる。
【００４８】
また、第１実施形態では、増倍ゲート電極８により電子増倍部３ｂを形成することによって、ＰＤ４により生成および蓄積された電子（信号電荷）を増加させることができる。また、蓄積ゲート電極１０により電子蓄積部３ａを形成することによって、電子蓄積部３ａから電子増倍部３ｂへの電子の転送による増倍と、電子増倍部３ｂから電子蓄積部３ａへの電子の転送とを交互に繰り返し行うことにより、電子をより増加させることができる。
【００４９】
次に、上記した第１実施形態のゲート絶縁膜の厚みの影響を確認するために行ったシミュレーションについて説明する。このシミュレーションでは、ｐ型シリコン基板の表面にｎ型不純物領域を形成するとともに、その不純物濃度を１×１０１６ａｔｏｍ／ｃｍ３〜１×１０１８ａｔｏｍ／ｃｍ３に設定した。すなわち、転送チャネルとしてｎ型不純物領域からなる埋め込みチャネルを形成した。そして、ゲート絶縁膜の厚みを１０ｎｍ、２０ｎｍ、３０ｎｍ、４０ｎｍおよび５０ｎｍに設定し、ゲート電極がオフ状態のときの埋め込みチャネルの最大の電位を計算した。その後、ゲート絶縁膜の厚みを１０ｎｍに設定した場合の電位との電位差を計算した。その結果を表１に示す。
【００５０】
【表１】
2008301000.tif 000003
表１に示したシミュレーション結果では、ゲート絶縁膜の厚みが２０ｎｍの場合とゲート絶縁膜の厚みが１０ｎｍの場合との埋め込みチャネルの電位差は、１．０Ｖであり、ゲート絶縁膜の厚みが３０ｎｍの場合とゲート絶縁膜の厚みが１０ｎｍの場合との埋め込みチャネルの電位差は、２．１Ｖであった。また、ゲート絶縁膜の厚みが３０ｎｍの場合とゲート絶縁膜の厚みが１０ｎｍの場合との埋め込みチャネルの電位差は、２．９Ｖであり、ゲート絶縁膜の厚みが５０ｎｍの場合とゲート絶縁膜の厚みが１０ｎｍの場合との埋め込みチャネルの電位差は、３．９Ｖであった。
【００５１】
上記シミュレーション結果から、ゲート絶縁膜の厚みが大きくなることにより、埋め込みチャネルの電位が高くなることが判明した。これは以下の理由によるものと考えられる。図８に示すように、ｎ型不純物領域の電位は、ゲート電圧とｐ型不純物領域の電位とがつりあうように形成されている。そして、ゲート電圧を変化させることなく、ゲート絶縁膜の厚みを大きくした場合には、ゲート電圧の影響が低下することにより、ｐ型不純物領域の空乏層が距離ＸｐからδＸｐだけ伸びる。このため、空乏層が伸びた分だけ空乏層の厚みが大きくなることにより、静電容量Ｃが小さくなるので、Ｖ＝Ｑ／Ｃ（Ｖ：電位、Ｑ：空乏層中の電荷、Ｃ：空乏層の静電容量）の関係によって、電位Ｖが高くなる。これにより、破線で示した電位分布が実線で示した電位分布に変化する。その結果、最大の電位Ｐｍａｘが大きくなると考えられる。
【００５２】
（第２実施形態）
図９は、本発明の第２実施形態によるＣＭＯＳイメージセンサの画素を示した平面図である。この第２実施形態では、上記第１実施形態と異なり、チャネル幅が異なる転送チャネル２０１が形成された画素２００の構成について説明する。
【００５３】
本発明の第２実施形態による画素２００では、図９に示すように、転送チャネル２０１は、チャネル幅Ｗ１（たとえば、約１．０μｍ）を有する部分２０１ａと、チャネル幅Ｗ１よりも大きいチャネル幅Ｗ２（たとえば、約１．４μｍ）を有する部分２０１ｂとを含んでいる。また、転送チャネル２０１の部分２０１ａは、転送ゲート電極７、９、蓄積ゲート電極１０および読出ゲート電極１１の下方に配置されるとともに、転送チャネル２０１の部分２０１ｂは、増倍ゲート電極８の下方に配置されている。なお、転送ゲート電極７、増倍ゲート電極８、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１の下方に形成されるゲート絶縁膜（図示せず）としては、上記第１実施形態のゲート絶縁膜６を用いてもよいし、同じ厚みを有するゲート絶縁膜を用いてもよい。
【００５４】
なお、第２実施形態のその他の構成は上記第１実施形態と同様である。
【００５５】
第２実施形態では、上記のように、チャネル幅Ｗ１を有する部分２０１ａと、チャネル幅Ｗ１よりも大きいチャネル幅Ｗ２を有する部分２０１ｂとを含む転送チャネル２０１を設けることによって、転送ゲート電極７、増倍ゲート電極８、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１がオフ状態の場合において、部分２０１ｂのフリンジ空乏層電荷の比重が、部分２０１ａのフリンジ空乏層電荷の比重に比べて小さくなるので、部分２０１ｂを部分２０１ａよりも高い電位に調整することができる。したがって、増倍ゲート電極８下の転送チャネル２０１の部分２０１ｂを電位井戸３１として機能させることができる。
【００５６】
なお、第２実施形態のその他の効果は上記第１実施形態と同様である。
【００５７】
次に、チャネル幅Ｗ１を有する部分２０１ａとチャネル幅Ｗ２を有する部分２０１ｂとを含む転送チャネル２０１を形成した場合において、ゲート絶縁膜の厚みと、部分２０１ｂおよび２０１ａの電位差との関係を確認するために行ったシミュレーションについて説明する。このシミュレーションでは、転送チャネル２０１のｎ型の不純物濃度を２×１０１７ａｔｏｍ／ｃｍ３に設定するとともに、転送チャネル２０１の周辺に１×１０１７ａｔｏｍ／ｃｍ３の不純物濃度を有するｐ型のチャネルストップ領域を形成した。また、部分２０１ａのチャネル幅Ｗ１を１．０μｍに設定するとともに、部分２０１ｂのチャネル幅Ｗ２を１．４μｍに設定した。そして、ゲート絶縁膜の厚みを１０ｎｍ、３０ｎｍ、５０ｎｍおよび７０ｎｍに設定し、ゲート電極がオフ状態のときの部分２０１ｂと部分２０１ａとの電位差を計算した。その結果を表２に示す。
【００５８】
【表２】
2008301000.tif 000004
表２に示したシミュレーション結果では、ゲート絶縁膜の厚みが１０ｎｍの場合、部分２０１ｂと部分２０１ａとの電位差が０．６Ｖであり、ゲート絶縁膜の厚みが３０ｎｍの場合、部分２０１ｂと部分２０１ａとの電位差が１．３Ｖであった。また、ゲート絶縁膜の厚みが５０ｎｍの場合、部分２０１ｂと部分２０１ａとの電位差が２．０Ｖであり、ゲート絶縁膜の厚みが７０ｎｍの場合、部分２０１ｂと部分２０１ａとの電位差が２．７Ｖであった。
【００５９】
上記シミュレーション結果から、ゲート絶縁膜の厚みが大きくなることにより、部分２０１ｂと部分２０１ａとの電位差も大きくなることが判明した。すなわち、ゲート絶縁膜の厚みが大きくなるにつれて、狭チャネル効果が顕著に現れることが判明した。
【００６０】
（第３実施形態）
図１０は、本発明の第３実施形態によるＣＭＯＳイメージセンサの画素を示した平面図である。この第３実施形態では、上記第２実施形態と異なり、チャネル幅Ｗ３を有する複数の部分２５１ａと、チャネル幅Ｗ３よりも大きいチャネル幅Ｗ４を有する部分２５１ｂとを含む転送チャネル２５１が形成された画素２５０の構成について説明する。
【００６１】
本発明の第３実施形態による画素２５０では、図１０に示すように、転送チャネル２５１の複数の部分２５１ａは、転送ゲート電極７、９、蓄積ゲート電極１０および読出ゲート電極１１の下方に配置されるとともに、転送チャネル２５１の部分２５１ｂは、増倍ゲート電極８の下方に配置されている。
【００６２】
なお、第３実施形態のその他の構成は上記第１および第２実施形態と同様である。
【００６３】
第３実施形態では、上記のように、チャネル幅Ｗ３を有する複数の部分２５１ａと、チャネル幅Ｗ３よりも大きいチャネル幅Ｗ４を有する部分２５１ｂとを含む転送チャネル２５１を設けることによって、狭チャネル効果により、増倍ゲート電極８下の転送チャネル２５１の部分２５１ｂを電位井戸３１として機能させることができる。また、チャネル幅Ｗ４よりも小さいチャネル幅Ｗ３を有する部分２５１ａを複数設けることによって、その分、電流経路としてのチャネル幅が大きくなるので、電子の転送時間を短くすることができる。
【００６４】
なお、第３実施形態のその他の効果は上記第１および第２実施形態と同様である。
【００６５】
次に、上記第３実施形態の効果を確認するために行ったシミュレーションについて説明する。このシミュレーションでは、転送チャネル２５１のｎ型の不純物濃度を２×１０１７ａｔｏｍ／ｃｍ３に設定するとともに、転送チャネル２５１の周辺に１×１０１７ａｔｏｍ／ｃｍ３の不純物濃度を有するｐ型のチャネルストップ領域を形成した。また、部分２５１ａのチャネル幅Ｗ３を約１．０μｍに設定するとともに、部分２５１ｂのチャネル幅Ｗ４を約５μｍに設定した。そして、部分２５１ａを５本形成した場合の電子の転送時間と、部分２５１ａを１本のみ形成した場合の電子の転送時間とを計算した。なお、この転送時間は、ＰＤに蓄積された電子が排出されるのに要する時間を計算した。その結果を図１１に示す。
【００６６】
図１１に示したシミュレーション結果では、部分２５１ａを５本形成した場合、ＰＤの電子を排出するのに必要な時間は、約２×１０−１０秒であり、部分２５１ａを１本のみ形成した場合、ＰＤの電子を排出するのに必要な時間は、約５×１０−１０秒であった。これにより、チャネル幅Ｗ３を有する部分２５１ａを複数設けることによって、電子の転送時間が短くなることが判明した。
【００６７】
（第４実施形態）
図１２は、本発明の第４実施形態によるＣＭＯＳイメージセンサの画素を示した断面図である。この第４実施形態では、上記第１実施形態と異なり、増倍ゲート電極８と転送ゲート電極７および９との距離Ｌ１がゲート絶縁膜３０１の厚みｔ３よりも大きい画素３００の構成について説明する。
【００６８】
本発明の第４実施形態による画素３００では、転送チャネル３の表面上に、厚みｔ３を有するゲート絶縁膜３０１が形成されている。ゲート絶縁膜３０１の表面上には、転送ゲート電極７および９と、蓄積ゲート電極１０と、読出ゲート電極１１とが形成されている。また、ゲート絶縁膜３０１の表面上には、転送ゲート電極７および９と、蓄積ゲート電極１０と、読出ゲート電極１１とを覆うように層間絶縁膜３０２が形成されている。層間絶縁膜３０２の表面上には、転送ゲート電極７および９の間に、増倍ゲート電極８が形成されている。なお、ゲート絶縁膜３０１の一部３０１ａと、層間絶縁膜３０２の一部３０２ａとにより、増倍ゲート電極８のゲート絶縁膜３０３が構成されている。また、ゲート絶縁膜３０１および３０３は、それぞれ、本発明の「第１絶縁膜」および「第２絶縁膜」の一例である。
【００６９】
なお、第４実施形態のその他の構成は上記第１実施形態と同様である。
【００７０】
第４実施形態では、上記のように、増倍ゲート電極８を層間絶縁膜３０２の表面上に形成することによって、増倍ゲート電極８が隣接する転送ゲート電極７および９と距離Ｌ１を隔てて形成されるので、増倍ゲート電極８に約２４Ｖの高電圧が印加される場合にも、転送ゲート電極７および９が影響を受けるのを抑制することができる。また、ゲート絶縁膜３０３の厚みを容易にゲート絶縁膜３０１の厚みよりも大きくすることができる。
【００７１】
なお、第４実施形態のその他の効果は上記第１実施形態と同様である。
【００７２】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００７３】
たとえば、上記第１および第４実施形態では、増倍ゲート電極８下の転送チャネル３に電位井戸３１を形成する例を示したが、本発明はこれに限らず、図１３に示した第１実施形態の第１変形例のように、増倍ゲート電極８以外のたとえば蓄積ゲート電極１０下の転送チャネル３に電位井戸３１が形成される画素３５０を設けてもよい。この場合、ゲート絶縁膜６の部分６ｂ（ゲート絶縁膜３０３）が蓄積ゲート電極１０の下方に形成されている。このように構成すれば、暗電流の排出動作を簡略化することができる。なお、第２および第３実施形態についても同様である。この場合、チャネル幅Ｗ１（Ｗ３）よりも大きいチャネル幅Ｗ２（Ｗ４）を有する部分２０１ｂ（２５１ｂ）が蓄積ゲート電極１０の下方に形成されている。
【００７４】
また、上記第１および第４実施形態では、異なる厚みを有するゲート絶縁膜を形成することにより、電位井戸を形成し、第２および第３実施形態では、異なるチャネル幅を有する転送チャネルを形成することにより、電位井戸を形成する例を示したが、本発明はこれに限らず、転送チャネルの不純物濃度を調整することにより、電位井戸を形成してもよい。具体的には、平面的に見て、転送チャネルのチャネル長方向における不純物濃度分布を変化させればよい。また、所定のゲート電極に所定の電圧を印加するとともに、その他のゲート電極に所定の電圧とは異なる電圧を印加することにより、電位井戸を形成してもよい。
【００７５】
また、上記第１〜第４実施形態では、各画素毎に、転送ゲート電極７と、増倍ゲート電極８と、転送ゲート電極９と、蓄積ゲート電極１０と、読出ゲート電極１１とを形成する例を示したが、本発明はこれに限らず、図１４に示した第１実施形態の第２変形例のように、各画素毎４００に、転送ゲート電極７と、増倍ゲート電極８と、読出ゲート電極１１とを形成するようにしてもよい。この場合、ＰＤ４は、一時的蓄積井戸としても機能する。このように構成すれば、画素４００の小型化を図ることができる。また、画素４００に対してＰＤ４の面積を大きくすることができる。
【００７６】
また、上記第１〜第４実施形態では、ｎ型不純物領域４ａと、ｎ型不純物領域４ａ上に形成されたｐ型不純物領域４ｂとにより構成されたＰＤ４を設ける例を示したが、本発明はこれに限らず、ｎ型不純物領域のみからなるＰＤを設けてもよい。また、ＰＤの表面上に、ＰＤに蓄積された電子を転送するための転送ゲート電極を形成してもよい。
【００７７】
また、上記第１〜第４実施形態では、転送ゲート電極７、増倍ゲート電極８、転送ゲート電極９、蓄積ゲート電極１０および読出ゲート電極１１をこの順に形成することにより、ＰＤ４、フォトダイオード分離障壁、電荷集積井戸、電荷転送障壁および一時的蓄積井戸をこの順に配置する例を示したが、本発明はこれに限らず、転送ゲート電極７、蓄積ゲート電極１０、転送ゲート電極９および増倍ゲート電極８をこの順に形成することにより、ＰＤ４、フォトダイオード分離障壁、一時的蓄積井戸、電荷転送障壁および電荷集積井戸をこの順に配置するようにしてもよい。
【００７８】
また、上記第１〜第４実施形態では、画素毎に１つのリセットトランジスタ１２を形成する例を示したが、本発明はこれに限らず、行または列毎にリセットトランジスタを形成するようにしてもよい。
【００７９】
また、上記第１〜第４実施形態では、転送ゲート電極７、９、蓄積ゲート電極１０および読出ゲート電極１１がオン状態の場合に、転送ゲート電極７、９、蓄積ゲート電極１０および読出ゲート電極１１下の転送チャネル３が約４Ｖの電位に調整された状態になる例を示したが、本発明はこれに限らず、転送ゲート電極７、９、蓄積ゲート電極１０および読出ゲート電極１１がオン状態の場合に、転送ゲート電極７、９、蓄積ゲート電極１０および読出ゲート電極１１下の転送チャネル３がそれぞれ異なる電位に調整された状態になるようにしてもよい。
【００８０】
また、上記第１〜第４実施形態では、ｐ型シリコン基板の表面にＰＤ、転送チャネルおよびＦＤを形成する例を示したが、本発明はこれに限らず、ｎ型シリコン基板の表面にｐ型ウェル領域を形成するとともに、そのｐ型ウェル領域の表面にＰＤ、転送チャネルおよびＦＤを形成するようにしてもよい。
【００８１】
また、上記第１〜第４実施形態では、電荷として電子を用いた例を示したが、本発明はこれに限らず、基板不純物の電導型および印加する電圧の極性を全て反対にすることにより、電荷として正孔を用いるようにしてもよい。
【図面の簡単な説明】
【００８２】
【図１】本発明の第１実施形態によるＣＭＯＳイメージセンサの全体構成を示した平面図である。
【図２】図１に示した第１実施形態によるＣＭＯＳイメージセンサの画素を示した断面図である。
【図３】図１に示した第１実施形態によるＣＭＯＳイメージセンサの構成を示した回路図である。
【図４】図１に示した第１実施形態によるＣＭＯＳイメージセンサの暗電流の排出動作を説明するための信号波形図である。
【図５】図１に示した第１実施形態によるＣＭＯＳイメージセンサの暗電流の排出動作を説明するためのポテンシャル図である。
【図６】図１に示した第１実施形態によるＣＭＯＳイメージセンサの電子の増倍動作を説明するための信号波形図である。
【図７】図１に示した第１実施形態によるＣＭＯＳイメージセンサの電子の増倍動作を説明するためのポテンシャル図である。
【図８】埋め込みチャネルの電位分布図である。
【図９】本発明の第２実施形態によるＣＭＯＳイメージセンサの画素を示した平面図である。
【図１０】本発明の第３実施形態によるＣＭＯＳイメージセンサの画素を示した平面図である。
【図１１】ＰＤの電子の数と、転送時間との関係を示したグラフである。
【図１２】本発明の第４実施形態によるＣＭＯＳイメージセンサの画素を示した断面図である。
【図１３】本発明の第１実施形態の第１変形例によるＣＭＯＳイメージセンサの画素を示した断面図である。
【図１４】本発明の第１実施形態の第２変形例によるＣＭＯＳイメージセンサの画素を示した断面図である。
【符号の説明】
【００８３】
３、２０１、２５１  転送チャネル
４  ＰＤ（光電変換部）
５  ＦＤ（保持部）
６ａ  部分（第１絶縁膜）
６ｂ  部分（第２絶縁膜）
７、９  転送ゲート電極（第１電極）
８  増倍ゲート電極（第２電極）
１０  蓄積ゲート電極（第３電極）
１１  読出ゲート電極（第１電極）
３１  電位井戸
５０、２００、２５０、３００、３５０、４００  画素
１００  ＣＭＯＳイメージセンサ（撮像装置）
３０１  ゲート絶縁膜（第１絶縁膜）
３０３  ゲート絶縁膜（第２絶縁膜）
【図１】
2008301000.tif 000005
【図２】
2008301000.tif 000006
【図３】
2008301000.tif 000007
【図４】
2008301000.tif 000008
【図５】
2008301000.tif 000009
【図６】
2008301000.tif 000010
【図７】
2008301000.tif 000011
【図８】
2008301000.tif 000012
【図９】
2008301000.tif 000013
【図１０】
2008301000.tif 000014
【図１１】
2008301000.tif 000015
【図１２】
2008301000.tif 000016
【図１３】
2008301000.tif 000017
【図１４】
2008301000.tif 000018