(57)【要約】【課題】デュアルゲートを有するＣＭＯＳ半導体装置形成方法を提供する。【解決手段】本発明では、素子分離が形成された基板全面に第１ゲート絶縁膜と第１金属含有膜を順次にスタックする。第２不純物型トランジスタ領域で第１金属含有膜と第１ゲート絶縁膜を除去する。第２不純物型トランジスタ領域に第２ゲート絶縁膜と第２金属含有膜をスタックする。第１及び第２金属含有膜をパターニングして第１及び第２不純物型トランジスタ領域に各々第１又は第２ゲート電極を形成する。この時、第１不純物型トランジスタ領域の不純物型がＰ型であれば、第１金属含有膜のフェルミ準位はＰ型不純物で高濃度ドーピングされたシリコンの平衡バンド準位と近接したエネルギー準位を有するようにする。【選択図】図１３
2008300869.tif 000002
【特許請求の範囲】
【請求項１】
素子分離が形成された基板の少なくとも第１及び第２不純物型トランジスタ領域に第１ゲート絶縁膜と第１金属含有膜を順次にスタックする段階、
前記第１金属含有膜に対する選択的異方性エッチングを実施して前記第２不純物型トランジスタ領域の前記第１ゲート絶縁膜を露出させる段階、
前記第２不純物型トランジスタ領域の前記第１ゲート絶縁膜を除去する段階、
前記第１ゲート絶縁膜が除去された前記第２不純物型トランジスタ領域に第２ゲート絶縁膜を形成する段階、
前記第２ゲート絶縁膜が形成された基板に第２金属含有膜をスタックする段階、
前記第１金属含有膜をパターニングして前記第１不純物型トランジスタ領域に第１ゲート電極を形成する段階及び、
前記第２金属含有膜をパターニングして前記第２不純物型トランジスタ領域に第２ゲート電極を形成する段階を備えて成り、
前記第１及び第２ゲート絶縁膜は前記基板の熱酸化を通じて形成され、
前記第１金属含有膜で前記第２ゲート絶縁膜を形成する前記基板熱酸化段階で絶縁性酸化物を形成しない物質を使用するＣＭＯＳ型半導体装置形成方法。
【請求項２】
前記第２不純物型トランジスタ領域を含む基板全面にかけて前記第２金属含有膜をスタックし、前記第１ゲート電極を形成する段階及び前記第２ゲート電極を形成する段階は一つのパターニング過程を通じて同時に実施することを特徴とする請求項１に記載のＣＭＯＳ型半導体装置形成方法。
【請求項３】
前記第１ゲート絶縁膜と前記第２ゲート絶縁膜は各々絶縁性金属化合物からなり、シリコン酸化膜に比べて高い比誘電率を有する誘電膜で形成することを特徴とする請求項１に記載のＣＭＯＳ型半導体装置形成方法。
【請求項４】
前記高誘電膜はＡｌ２Ｏ３、ＨｆＯ２、ＨｆＳｉＯ４、ＺｒＯ２、ＺｒＳｉＯ４、Ｌａ２Ｏ３のうち一つで形成されることを特徴とする請求項３に記載のＣＭＯＳ型半導体装置形成方法。
【請求項５】
前記第２金属含有膜をスタックする段階に次いで金属層をスタックする段階をさらに備えることを特徴とする請求項１に記載のＣＭＯＳ型半導体装置形成方法。
【請求項６】
前記第１ゲート電極を形成する段階及び前記第２ゲート電極を形成する段階は、一つのパターニング過程を通じて同時に実施することを特徴とする請求項１に記載のＣＭＯＳ型半導体装置形成方法。
【請求項７】
前記第２不純物領域で前記第１ゲート絶縁膜を除去する段階は湿式エッチングからなることを特徴とする請求項１に記載のＣＭＯＳ型半導体装置形成方法。
【請求項８】
前記第２ゲート絶縁膜を形成する段階と前記第２金属含有膜を形成する段階に次いでパターニングを通じて前記第１不純物型トランジスタ領域で前記第２金属含有膜を除去する段階をさらに備えることを特徴とする請求項１に記載のＣＭＯＳ型半導体装置形成方法。
【請求項９】
素子分離が形成された基板の少なくとも第１及び第２不純物型トランジスタ領域に第１ゲート絶縁膜と第１金属含有膜を順次にスタックする段階、
前記第１金属含有膜に対する選択的異方性エッチングを実施して前記第２不純物型トランジスタ領域の前記第１ゲート絶縁膜を露出させる段階、
前記第２不純物型トランジスタ領域の前記第１ゲート絶縁膜を除去する段階、
前記第１ゲート絶縁膜が除去された前記第２不純物型トランジスタ領域に第２ゲート絶縁膜を形成する段階、
前記第２ゲート絶縁膜が形成された基板に第２金属含有膜をスタックする段階、
前記第１金属含有膜をパターニングして前記第１不純物型トランジスタ領域に第１ゲート電極を形成する段階、
前記第２金属含有膜をパターニングして前記第２不純物型トランジスタ領域に第２ゲート電極を形成する段階、
前記第２ゲート絶縁膜を形成する段階と前記第２金属含有膜を形成する段階に次いでパターニングを通じて前記第１不純物型トランジスタ領域で前記第２金属含有膜を除去する段階、及び
前記第２ゲート絶縁膜と前記第２金属含有膜が基板全面に渡って形成され、前記第２金属含有膜を除去する段階で前記第２ゲート絶縁膜がエッチング阻止膜として作用し、前記第２金属含有膜除去に次いで前記第１不純物型トランジスタ領域で前記第２ゲート絶縁膜を除去する段階を備えて成るＣＭＯＳ型半導体装置形成方法。
【請求項１０】
前記第１不純物型トランジスタ領域のチャネル層はＮ型不純物によりドーピングされ、前記第１金属含有膜はＲｕＯ２、ＴａＮ、ＷＮ、Ｐｔ、Ｉｒ、Ｎｉのうち一つで形成されることを特徴とする請求項１に記載のＣＭＯＳ型半導体装置形成方法。
【請求項１１】
前記第２不純物型トランジスタ領域のチャネル層はＰ型不純物によりドーピングされ、前記第２金属含有膜はＴａ、Ｚｒ、Ｈｆ、Ｔｉ、Ｍｏのうち一つにより形成されることを特徴とする請求項１に記載のＣＭＯＳ型半導体装置形成方法。
【請求項１２】
前記第１及び第２不純物型トランジスタ領域で各々Ｐ型不純物又はＮ型不純物により低濃度イオン注入を実施する段階、前記ゲート電極側壁にスペーサを形成する段階、前記第１及び第２不純物型トランジスタ領域に各々Ｐ型不純物又はＮ型不純物により高濃度イオン注入を実施する段階がさらに備えられることを特徴とする請求項１に記載のＣＭＯＳ型半導体装置形成方法。
【請求項１３】
素子分離が形成された基板の少なくとも第１及び第２不純物型トランジスタ領域に第１ゲート絶縁膜と第１金属含有膜を順次にスタックする段階、
前記第１金属含有膜に対する選択的異方性エッチングを実施して前記第２不純物型トランジスタ領域の前記第１ゲート絶縁膜を露出させる段階、
前記第２不純物型トランジスタ領域の前記第１ゲート絶縁膜を除去する段階、
前記第１ゲート絶縁膜が除去された前記第２不純物型トランジスタ領域に基板を選択的に熱酸化させて第２ゲート絶縁膜を形成する段階、
前記第２ゲート絶縁膜が形成された基板全面に第２金属含有膜をスタックする段階、
前記第２金属含有膜上にフォトレジストパターンを形成して、前記第２金属含有膜と前記第１金属含有膜をエッチングして前記第１不純物型トランジスタ領域に第１ゲート電極を、前記第２不純物型トランジスタ領域に第２ゲート電極を形成する段階を備えて行われるＣＭＯＳ型半導体装置形成方法。
【請求項１４】
素子分離が形成された基板の少なくとも第１及び第２不純物型トランジスタ領域に第１ゲート絶縁膜と第１金属含有膜を順次にスタックする段階、
前記第１金属含有膜に対する選択的異方性エッチングを実施して前記第２不純物型トランジスタ領域の前記第１ゲート絶縁膜を露出させる段階、
前記第２不純物型トランジスタ領域の前記第１ゲート絶縁膜を除去する段階、
前記第１ゲート絶縁膜が除去された基板全面に第２ゲート絶縁膜と第２金属含有膜を形成する段階、
前記第２不純物型トランジスタ領域をフォトレジストパターンエッチングマスクで保護しながら、前記第２金属含有膜と前記第２ゲート絶縁膜を除去する段階、
フォトレジストでゲート電極パターンを形成して前記第１及び第２金属含有膜をエッチングして前記第１不純物型トランジスタ領域に第１ゲート電極を形成し、前記第２不純物型トランジスタ領域に第２ゲート電極を形成する段階を備えて行われるＣＭＯＳ型半導体装置形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＣＭＯＳ型半導体装置に関するものである。
【背景技術】
【０００２】
ＣＭＯＳ型半導体装置はＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタを、一つの半導体装置に共に形成して相補的な動作をするようにした半導体装置である。従って、半導体装置全体の効率を高めて動作スピードを改善でき、バイポーラトランジスタと類似の特性を示すことができるので、ＣＭＯＳ型半導体装置は高速の高性能半導体装置として使用される。特に、ＣＭＯＳ型半導体装置で集積化を高め、かつ電圧特性、スピードを高めるために素子の大きさが小さくなっているので、各チャネル型毎にゲートを形成するポリシリコンに各チャネル型と同一な型の不純物をドーピングさせてなるデュアルポリゲート方式ＣＭＯＳ型半導体装置が多く使用されている。デュアルポリゲート方式はチャネル表層の機能を強化させて対称的な動作を可能にする利点がある。
【０００３】
しかし、ポリシリコンゲートを使用するＣＭＯＳ型半導体装置では、ポリシリコンゲートのドーピング型に対して反対の動作電圧が与えられるので、ポリシリコンゲートとゲート絶縁膜との間に薄い空乏層が存在する。特に、ゲート絶縁膜が薄いほど、このポリシリコンゲートのディプリーション問題がひどくなる。
【０００４】
ＣＭＯＳ型半導体装置のＭＯＳトランジスタでのゲート絶縁膜は、場合によって、１０Å程度でかなり薄く形成されることが必要であるのでこのような問題は非常に深刻である。例えば、ゲートを形成するポリシリコン層からボロンが抜け出る場合、ゲート絶縁膜周辺でゲートを形成するポリシリコン層のボロン濃度が減るようになって、ポリゲートディプリーション効果（ｐｏｌｙ−ｇａｔｅ  ｄｅｐｌａｔｉｏｎ  ｅｆｆｅｃｔ：ＰＤＥ）を起こす可能性がある。ポリゲートディプリーション効果が発生してポリシリコンゲートの下方３Å程度が電気的に絶縁膜になる場合を想定すれば、ゲート絶縁膜は所望の厚さよりも数十％も厚く形成される。
【０００５】
特に、高性能のデュアルポリゲート型ＣＭＯＳトランジスタを製作する間に、ＣＭＯＳトランジスタ内に、ＰＭＯＳトランジスタのゲート電極を形成する時、ポリシリコンのドーピング不純物としてボロンを通常使用する。ところで、トランジスタのゲートを形成するポリシリコンパターンに不純物としてボロンＢを使用する場合、ボロンが十分にドーピングされないか、活性化されないといった問題以外に、ドーピングされたボロンが拡散されて薄いゲート絶縁膜を過ぎてチャネルに抜け出る問題が生じる可能性がある。即ち、ボロンがゲートを形成するポリシリコン層から抜け出る場合、ゲート絶縁膜周辺でゲートを形成するシリコン層のボロン濃度が減るようになってポリシリコンゲートディプリーション効果がさらに深刻化する。
【０００６】
このようなポリゲートディプリーションの効果を防止するため、ディプリーションの原因になるポリシリコンゲートに代えて金属ゲートを使用する方法が提案されてきた。ゲート電極としてポリシリコンに代えて金属を使用すれば、ポリシリコンゲートディプリーションの問題がなくなり、ゲートラインの抵抗を減らして抵抗―コンデンサー遅延による信号歪曲等を減らすことができる。
【０００７】
しかし、金属ゲートを使用する場合、単一金属ゲートのスレショルド電圧が高くなり、金属成分がゲート絶縁膜を通じて拡散する可能性があるので、ゲート絶縁膜の信頼性が低下するといった問題がある。従って、低電力、高速動作のため、スレショルド電圧を低くする半導体装置では金属ゲートの使用が問題になる。
【０００８】
ＣＭＯＳ型半導体装置のＰＭＯＳトランジスタ領域とＮＭＯＳトランジスタ領域にゲート金属として一種類の金属が使用されるので、スレショルド電圧の問題が発生する。即ち、ゲート金属で、半導体層の伝導バンド（ｃｏｎｄｕｃｔｉｏｎ  ｂａｎｄ）レベルと平衡バンド（ｂａｌａｎｃｅ  ｂａｎｄ）レベルとの間にフェルミレベルを有する一つの金属を使用すれば、半導体層がチャネルドーピングと同一な場合にもデュアルポリゲート方式に比べて、スレショルド電圧が０．５Ｖ程度高くなる。
【０００９】
ＣＭＯＳ型半導体装置で同一金属をゲート電極として使用する場合、スレショルド電圧を低くするためには、チャネル層にドーピングされた不純物と反対の型の不純物をチャネル層にドーピングする方法を考えることができる。しかし、このような場合、スレショルド電圧は低くなるとか、チャネルが表面だけではなく、本体部にも形成されて素子特性が低下する可能性がある。
【００１０】
従って、単一金属ゲート電極に代えて異なるフェルミレベル、又は、仕事関数を有する他の二種類の金属をＰＭＯＳトランジスタ領域とＮＭＯＳトランジスタ領域に各々ゲート電極として形成する方法が提示される。即ち、ＮＭＯＳトランジスタ領域には、ゲート電極にＮ＋でドーピングされたシリコン層の伝導バンドと類似のレベルのフェルミ水準を有する金属を、ＰＭＯＳトランジスタ領域にはゲート電極にＰ＋でドーピングされたシリコン層の平衡バンドと類似のレベルのフェルミ水準を有する金属を使用する方法が提示される。
【００１１】
二種類の金属を各領域にゲート電極として形成する過程を見ると、先ず、図１のように第１不純物型トランジスタ領域１４と第２不純物型トランジスタ領域１２が形成され、素子分離膜１６が形成されて素子分離になった基板１０に、ゲート絶縁膜１８と第１ゲート膜２０を形成する。図２のように第２不純物型トランジスタ領域１２の基板１０の表面から第１ゲート膜２０を除去し、第１不純物型トランジスタ領域１４の基板１０の表面にのみ第１ゲート膜２１を残す。図３のように第２不純物型トランジスタ領域１２の基板１０の表面上に第２ゲート膜３０を形成する。図４のように第１不純物型及び第２不純物型トランジスタ領域で、パターニングを通じて各々第１ゲート膜２１及び第２ゲート膜３０からなったゲート電極２３、３３を形成する。このような過程で、第１ゲート膜２０が部分的に除去される場合に、第２ゲート膜下のゲート絶縁膜１８が損傷し、汚染される可能性が大きい。従って、第２不純物型トランジスタの特性を低下させる問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、前述したＣＭＯＳ型半導体装置の問題点を解消するためのものであり、ポリゲートディプリーションを防止できるＣＭＯＳ型半導体装置の形成方法を提供することを目的とする。
【００１３】
本発明は、又、ポリゲートディプリーションを防止すると同時に、トランジスタのスレショルド電圧を低くして、高速動作、低電力駆動が可能なＣＭＯＳ型半導体装置の形成方法を提供することを目的とする。
【００１４】
本発明は、又、ゲート絶縁膜の信頼性を高めることができるＣＭＯＳ型半導体装置の形成方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
前述の目的を達成するための本発明は、素子分離が形成された基板の少なくとも第１及び第２不純物型トランジスタ領域に第１ゲート絶縁膜と第１金属含有膜を順次にスタックする段階、第１金属含有膜に対する選択的異方性エッチングを実施して第２不純物型トランジスタ領域の第１ゲート絶縁膜を露出させる段階、第２不純物型トランジスタ領域の第１ゲート絶縁膜を除去する段階、第２不純物型トランジスタ領域に第２ゲート絶縁膜を形成する段階、第２ゲート絶縁膜が形成された基板に第２金属含有膜をスタックする段階、第１金属含有膜をパターニングして第１不純物型トランジスタ領域に第１ゲート電極を形成する段階、第２金属含有膜をパターニングして第２不純物型トランジスタ領域に第２ゲート電極を形成する段階を備えている。
【００１６】
本発明で、金属含有膜は純粋な金属膜以外に金属の導電性窒化膜や酸化膜を含むことができる。又は、ゲート絶縁膜は基板を熱酸化して形成する以外に、シリコン窒化物や、例えば、非誘電率１０以上である高誘電率の絶縁性金属酸化物で形成できる。この時、ＣＶＤ、スパッタリング、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）等を使用できる。第２ゲート絶縁膜が熱酸化を通じて形成され、第１金属含有膜に絶縁性酸化膜が形成されない場合、第１ゲート電極は順次にスタックされた第１及び第２金属含有膜で構成される。即ち、第１金属含有膜をパターニングしてゲート電極を形成する時、第１金属含有膜上側の第２金属含有膜が別途に除去されない状態で、パターニングを通じて第１ゲート電極を形成できる。
【００１７】
第２金属含有膜をスタックした後、ゲート電極をパターニングにより形成する前に、ゲート電極の導電性を高めるために、良好な導電性を有するアルミニウムやタングステンのような金属膜をさらにスタックできる。この時、第１ゲート電極と第２ゲート電極は同一のパターニング段階で共に行われることが望ましい。
【００１８】
第１不純物及び第２不純物が各々ｐ型及びｎ型不純物である場合、第１不純物型トランジスタ領域のチャネル層はｎ型不純物でドーピングされ、第１金属含有膜のフェルミ準位はＰ＋ドーピングシリコン領域の平衡バンドと近接したエネルギー準位、例えば、０．２Ｖ以内と接近したエネルギー準位を有する。第２金属含有膜のフェルミ準位は第２不純物型トランジスタ領域のＮ＋型でドーピングされたソース／ドレイン領域の平衡バンド準位と近接したエネルギー準位を（ΔＶ＜０．２ボルト）を有することが望ましい。
【００１９】
第２不純物領域での第１ゲート絶縁膜の除去は湿式、又は乾式により進行される。
【発明の効果】
【００２０】
本発明によると、ポリゲートディプリーションの問題を根本的に防止でき、同時にトランジスタのスレショルド電圧を低くして高速動作、低電力駆動を可能にし、又、ゲート絶縁膜の信頼性を高めることができるＣＭＯＳ型半導体装置を形成できる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照しながら、実施形態を通じて本発明をより詳細に説明する。
【００２２】
図５乃至図８は本発明の一実施形態のいくつかの工程段階を示す工程断面図である。
【００２３】
図５を参照すると、シリコン基板１００に領域別イオン注入を通じて不純物ウェル（Ｗｅｌｌ）、即ち、ＰＭＯＳトランジスタ領域１１４、ＮＭＯＳトランジスタ領域１１２及び素子分離膜が形成される。素子分離膜１１６が形成された基板１００に熱酸化を実施してゲート絶縁膜１１８を形成する。熱酸化膜に代えて窒素雰囲気でシリコン窒化膜を形成することができる。ゲート絶縁膜１１８の厚さは１０乃至数十Å程度で薄く形成する。ゲート絶縁膜が形成された基板１００の全面にかけてタングステン窒化膜１２０をＣＶＤスタックする。タングステン窒化膜１２０はＰＭＯＳトランジスタ領域１１４のＰ＋型不純物でドーピングされたシリコン層の平衡バンドのエネルギー準位と類似のフェルミ準位を有する他の金属含有物質に代替することができる。
【００２４】
図６を参照すると、タングステン窒化膜１２０上に示されないフォトレジストエッチングマスクを形成し、エッチングを実施してＮＭＯＳトランジスタ領域１１２でタングステン窒化膜１２０をＲＩＥのような異方性乾式エッチングを通じて除去する。そして、次いで、ＮＭＯＳトランジスタ領域１１２にあるゲート絶縁膜１１８を湿式エッチングで除去する。この時、湿式エッチングはゲート絶縁膜下部の基板がゲート絶縁膜をエッチングする時に損傷することを防止する役割を果たすことができる。ゲート絶縁膜は薄い弗酸溶液やシリコン酸化膜に対してエッチング力を有する洗浄液を使用して除去できる。
【００２５】
図６及び図７を参照すると、ＰＭＯＳトランジスタ領域１１４を含む基板に対して、前記ＰＭＯＳトランジスタ１１４にはＮＭＯＳトランジスタ１１２と違い、ゲート絶縁膜１１８とタングステン窒化膜１２１が残存する。この時、熱酸化温度を調節して残留タングステン窒化膜１２１表面には不導体である酸化膜が形成されずシリコン基板が露出されたＮＭＯＳトランジスタ領域１１２にのみ熱酸化によるゲート絶縁膜１２８が形成されるようにする。熱酸化に代えて窒素雰囲気での熱処理を通じてシリコン窒化膜を形成することもできる。シリコン窒化膜が形成される場合、ＮＭＯＳトランジスタ領域にのみシリコン窒化膜が形成される。
【００２６】
そして、基板全面にかけてＮＭＯＳトランジスタ領域１１２のゲートを形成するモリブデン層１３０を、スパッタリングを利用してスタックする。モリブデン層１３０はＮＭＯＳトランジスタ領域のＮ＋型不純物でドーピングされたシリコン層の伝導バンドのエネルギー準位と類似のフェルミ準位を有する金属物質として使用されたものである。モリブデン層１３０上に下部金属との接合が容易であり、導電性が良好な金属膜としてタングステン層１４０をスパッタリングを使用してスタックする。タングステンに代えてアルミニウムを使用することができる。
【００２７】
図７、図８を参照すると、タングステン層１４０上に示されないフォトレジストパターンを形成して、これをエッチングマスクでタングステン層１４０、モリブデン層１３０、タングステン窒化膜１２１、ゲート絶縁膜１１８、１２８を順次にエッチングしてゲート電極１２３、１３３を形成する。従って、ＰＭＯＳトランジスタ領域１１４にはタングステン窒化膜、モリブデン層、タングステン層が順次にスタックされたゲート電極１２３が形成され、ＮＭＯＳトランジスタ領域１１２にはモリブデン層とタングステン層が順次にスタックされたゲート電極１３３が形成される。
【００２８】
後続的にＮＭＯＳトランジスタ領域とＰＭＯＳトランジスタ領域に各々Ｎ型不純物又はＰ型不純物で低濃度イオン注入を実施して、ゲート電極側壁にスペーサを形成する。ＮＭＯＳトランジスタ領域とＰＭＯＳトランジスタ領域に各々Ｎ型不純物又はＰ型不純物で高濃度イオン注入を実施してＬＤＤ構造のソース／ドレイン領域を形成する。この時、ゲート電極及びゲートスペーサは二種類のトランジスタ領域に同時に形成される。
【００２９】
図９乃至図１３は本発明の他の実施形態の重要工程段階を示す工程断面図である。
【００３０】
図９を参照すると、シリコン基板１００に領域別イオン注入を通じて不純物ウェル１１２、１１４が形成され、素子分離膜１１６が形成される。素子分離膜１１６が形成された基板に第１ゲート絶縁膜１３８を形成する。第１ゲート絶縁膜１３８はシリコン酸化膜に比べて高い非誘電率を有する高誘電膜をＣＶＤ、スパッタリング、ＡＬＤ等の方法でスタックできる。高誘電膜としてはＡｌ２Ｏ３、ＨｆＯ２、ＨｆＳｉＯ４、ＺｉＯ２、ＺｉＳｉＯ４、Ｌａ２Ｏ３を使用できる。第１ゲート絶縁膜１３８の厚さは非誘電率に従って異なるが、１００Å以下厚さで形成することが望ましい。第１ゲート絶縁膜１３８が形成された基板の全面に渡って第１金属含有膜１２０をスタックする。第１金属含有膜１２０はＰＭＯＳトランジスタ領域１１４のＰ＋型不純物でドーピングされたシリコン層の平衡バンドのエネルギー準位と類似のフェルミ準位を有するＲｉＰ２、ＷＮ、Ｐｔ、Ｉｒ、Ｎｉ等を使用できる。
【００３１】
図９、図１０を参照すると、第１金属含有膜１２０上に示されないフォトレジストエッチングマスクを形成して、エッチングを実施してＮＭＯＳトランジスタ領域１１２で第１金属含有膜１２０をＲＩＥ（ｒｅａｃｔｉｖｅ  ｉｏｎ  ｅｔｃｈｉｎｇ）のような異方性乾式エッチングを通じて除去する。そして、次いでＮＭＯＳトランジスタ領域１１２にある第１ゲート絶縁膜１３８を湿式エッチングで除去する。
【００３２】
図１０及び図１１を参照すると、ＰＭＯＳトランジスタ領域１１４に限定的に、第１ゲート絶縁膜１４８と第１金属含有膜１２１が残留する基板に第２ゲート絶縁膜１５８をスタックする。第２ゲート絶縁膜１５８は、第１ゲート絶縁膜１４８と同一な物質でなくとも構わない。
【００３３】
そして、基板全面にかけてＮＭＯＳトランジスタ領域１１２のゲートを形成する第２金属含有膜１３０をスタックする。第２含有膜１３０はＮＭＯＳトランジスタ領域１１２の、Ｎ＋型不純物でドーピングされたシリコン層の伝導バンドのエネルギー準位と類似のフェルミ準位を有する金属物質としてＴａ、Ｚｒ、Ｈｆ、Ｔｉ等を使用できる。
【００３４】
図１１、図１２を参照すると、示されないが、基板にフォトレジストをスタックして、ＰＭＯＳトランジスタ領域で第２金属含有膜を露出させるフォトレジストパターンを形成する。そして、第２ゲート絶縁膜１５８をエッチング阻止膜にするエッチングを実施してＰＭＯＳトランジスタ領域１１４で第２金属含有膜１３０を除去して、次いで、エッチング阻止膜で使用された第２ゲート絶縁膜１５８をエッチングで除去する。その後、フォトレジストパターンを除去する。従って、ＰＭＯＳトランジスタ領域１１４には第１ゲート絶縁膜１４８と第１金属含有膜１２１が、ＮＭＯＳトランジスタ領域１１２には第２ゲート絶縁膜１５８と第２金属含有膜１３１が残留するようになる。
【００３５】
図１２、図１３を参照すると、基板全面にゲート電極の導電性を高めるために、金属膜１４１であるタングステン層又はアルミニウム層をスタックする。そして、パターニング作業を通じて領域により金属膜１４１と第２金属含有膜１３１、金属膜１４１と第１金属含有膜１２１を順次にエッチングして第１及び第２ゲート電極１２５、１３５を形成するようにする。
【００３６】
実施形態１のように後続的にＮＭＯＳトランジスタ領域とＰＭＯＳトランジスタ領域に各々Ｎ型不純物又はＰ型不純物で低濃度イオン注入を実施する。ゲート電極側壁にスペーサを形成する。ＮＭＯＳトランジスタ領域とＰＭＯＳトランジスタ領域に各々Ｎ型不純物又はＰ型不純物で高濃度イオン注入を実施してＬＤＤ構造のソース／ドレイン領域を形成する。
【００３７】
以上において、第１金属含有膜と第２金属含有膜のスタック順序は特別な効果の差なく、互いに変えることができる。
【図面の簡単な説明】
【００３８】
【図１】従来のデュアル金属ゲートＣＭＯＳ型半導体装置形成方法の工程段階を示す工程断面図である。
【図２】従来のデュアル金属ゲートＣＭＯＳ型半導体装置形成方法の工程段階を示す工程断面図である。
【図３】従来のデュアル金属ゲートＣＭＯＳ型半導体装置形成方法の工程段階を示す工程断面図である。
【図４】従来のデュアル金属ゲートＣＭＯＳ型半導体装置形成方法の工程段階を示す工程断面図である。
【図５】本発明の一実施形態の工程段階を示す工程断面図である。
【図６】本発明の一実施形態の工程段階を示す工程断面図である。
【図７】本発明の一実施形態の工程段階を示す工程断面図である。
【図８】本発明の一実施形態の工程段階を示す工程断面図である。
【図９】本発明の他の実施形態の重要工程段階を示す工程断面図である。
【図１０】本発明の他の実施形態の重要工程段階を示す工程断面図である。
【図１１】本発明の他の実施形態の重要工程段階を示す工程断面図である。
【図１２】本発明の他の実施形態の重要工程段階を示す工程断面図である。
【図１３】本発明の他の実施形態の重要工程段階を示す工程断面図である。
【符号の説明】
【００３９】
１０  基板
１２  第２不純物型トランジスタ領域
１４  第１不純物型トランジスタ領域
１６、１１６  素子分離膜
１８  ゲート絶縁膜
２０、２１  第１ゲート膜
２３、３３  ゲート電極
３０  第２ゲート膜
１００  シリコン基板
１１２  ＮＭＯＳトランジスタ領域
１１４  ＰＭＯＳトランジスタ領域
１１８、１２８  ゲート絶縁膜
１２０、１２１  タングステン窒化膜
１２３、１３３  ゲート電極
１２５、１３５  第２ゲート電極
１３０  モリブデン層
１３１  第２金属含有膜
１３８、１４８  第１ゲート絶縁膜
１４０  タングステン層
１４１  金属膜
１５８  第２ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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