(57)【要約】【課題】多チャンネル半導体集積回路の高耐圧ドライバに関し、高耐圧出力端子のデバイス破壊を防止する短絡保護回路を提供する。【解決手段】半導体集積回路は、ハイサイドトランジスタと、ローサイドトランジスタと、ハイサイドトランジスタを駆動するレベルシフト回路と、ローサイドトランジスタを駆動するプリドライバ回路とを備え、ハイサイドトランジスタとローサイドトランジスタとの接続点を出力端子とする。レベルシフト回路は、プリドライバ回路によりゲートが駆動される第１及び第２のＮ型ＭＯＳトランジスタを有し、アノードがハイサイドトランジスタのゲートが接続されていない第１又は第２のＮ型ＭＯＳトランジスタのドレインに接続され、カソードが出力端子に接続されているダイオードを更に備えている。【選択図】図１
2008258939.tif 000002
【特許請求の範囲】
【請求項１】
第１の基準電位と接続されたハイサイドトランジスタと、
第２の基準電位と接続されたローサイドトランジスタと、
前記ハイサイドトランジスタを駆動するレベルシフト回路と、
前記ローサイドトランジスタを駆動するプリドライバ回路とを備え、
前記ハイサイドトランジスタと前記ローサイドトランジスタとの接続点を出力端子とする出力回路であって、
前記レベルシフト回路は、前記プリドライバ回路によりゲートが駆動される第１及び第２のＮ型ＭＯＳトランジスタを有し、
アノードが、前記ハイサイドトランジスタのゲートが接続されていない前記第１又は第２のＮ型ＭＯＳトランジスタのドレインに接続されていると共に、カソードが、前記出力端子に接続されているダイオードを更に備えている、半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
前記第１及び第２のＮ型ＭＯＳトランジスタは、前記プリドライバ回路からの制御信号によって共にオフし、
前記出力端子は、前記制御信号が入力される前の状態を一時的に保持する、半導体集積回路。
【請求項３】
第１の基準電位と接続されたハイサイドトランジスタと、
第２の基準電位と接続されたローサイドトランジスタと、
前記ハイサイドトランジスタを駆動するレベルシフト回路と、
前記ローサイドトランジスタを駆動するプリドライバ回路とを備え、
前記ハイサイドトランジスタと前記ローサイドトランジスタとの接続点を出力端子とする出力回路であって、
前記レベルシフト回路は、前記プリドライバ回路によりゲートが駆動される第１及び第２のＩＧＢＴを有し、
アノードが、前記ハイサイドトランジスタのゲートが接続されていない前記第１又は第２のＩＧＢＴのコレクタに接続されていると共に、カソードが、前記出力端子に接続されている、半導体集積回路。
【請求項４】
請求項３に記載の半導体集積回路において、
前記第１及び第２のＩＧＢＴは、前記プリドライバ回路からの制御信号により共にオフし、
前記出力端子は、前記制御信号が入力される前の状態を一時的に保持する、半導体集積回路。
【請求項５】
請求項２又は４に記載の半導体集積回路において、
複数の２値入力コントロール信号と順序回路とにより、前記制御信号を発する出力保護制御回路を更に備える、半導体集積回路。
【請求項６】
請求項２又は４に記載の半導体集積回路において、
非同期の内蔵発信機により、前記制御信号を発する出力保護制御回路を更に備える、半導体集積回路。
【請求項７】
請求項５に記載の半導体集積回路において、
前記出力保護制御回路は、
前記コントロール信号入力前に前記ハイサイドトランジスタがオンし、前記ローサイドトランジスタがオフの状態である場合には、前記コントロール信号入力後に前記第１及び第２のトランジスタのゲート信号を共にオフし、
前記コントロール信号入力前に前記ハイサイドトランジスタがオフし、前記ローサイドトランジスタがオンの状態である場合には、前記コントロール信号入力後に前記ハイサイドトランジスタをオフすると共に前記ローサイドトランジスタもオフした状態とする、前記制御信号を発する、半導体集積回路。
【請求項８】
請求項５〜７のうちのいずれか１項に記載の半導体集積回路において、
前記出力回路を複数ビット有する、半導体集積回路。
【請求項９】
請求項８に記載の半導体集積回路において、
前記出力保護制御回路は、共通に１つのみを有する、半導体集積回路。
【請求項１０】
請求項１〜９のうちのいずれか１項に記載の半導体集積回路において、
前記ハイサイドトランジスタは、厚膜のＰ型ＭＯＳトランジスタである、半導体集積回路。
【請求項１１】
請求項１〜１０のうちのいずれか１項に記載の半導体集積回路において、
前記出力回路は、フラットパネルディスプレイの表示駆動回路である、半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路に関し、特にプラズマディスプレイなどの容量性負荷を駆動するための多チャンネル半導体集積回路に関するものである。
【背景技術】
【０００２】
先行技術の高耐圧ドライバ回路としては、ＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタで構成されるハーフブリッジ回路が知られている。（例えば、特許文献１における図５参照）。
【０００３】
図６は従来の駆動回路の回路構成図であって、プラズマディスプレイパネル（ＰＤＰ）装置のスキャンドライバ回路として多用されている。
【０００４】
図６において、高耐圧ドライバ１９は、ハイサイドトランジスタ１１とローサイドトランジスタ１２で構成されている高耐圧出力１０を備え、ハイサイドトランジスタ１１を駆動するレベルシフト回路９とで構成されている。なお、８はレベルシフト回路９及びローサイドトランジスタ１２を駆動するプリドライバであり、４は高耐圧の出力端子であり、３は１００Ｖ以上の高圧電源端子（ＶＤＤＨ）であり、２は５Ｖ程度の低圧電源端子（ＶＤＤ）である。
【０００５】
以下に、図６に示した高耐圧ドライバ１９の動作について、図７を参照しながら説明する。
【０００６】
図７は、従来の高耐圧ドライバ１９の動作を説明するタイミング図である。
【０００７】
図７には、制御信号入力端子５及び６に入力される低耐圧制御部から入力される入力信号ＩＮ及びＨＩＺと、入力信号ＩＮ及びＨＩＺに応じてレベルシフト回路９を駆動するプリドライバ８の出力信号ＩＮ１，ＩＮ２、入力信号ＩＮ及びＨＩＺに応じてローサイドトランジスタ１２を駆動するプリドライバ８の出力信号ＩＮ３、プリドライバ８の出力信号ＩＮ１，ＩＮ２に応じてハイサイドトランジスタ１１を駆動するレベルシフト回路９の出力信号ＩＮ４、プリドライバ８の出力信号ＩＮ３に応じて出力される高耐圧出力端子４の電圧波形ＯＵＴを示している。
【０００８】
まず、制御信号入力端子６の入力信号ＨＩＺがＨレベル（ＶＤＤ）となっている場合について説明する。
【０００９】
この場合、ＡＮＤ回路３１は制御信号入力端子５の入力信号ＩＮにより出力が決定される状態となる。その状態で、入力端子５にＧＮＤレベルの信号が入力され、入力信号ＩＮがＬレベル（ＧＮＤ）になると、ＡＮＤ回路３１の出力がＬレベルになり、インバータ３２の出力信号ＩＮ１はＨレベル（ＶＤＤ）、出力信号ＩＮ２はＬレベル（ＧＮＤ）とそれぞれなる。結果、レベルシフト回路９を構成するＮチャンネルＭＯＳトランジスタ１５がオンとなり、ＰチャンネルＭＯＳトランジスタ１４がオン、同様にＮチャンネルＭＯＳトランジスタ１６はオフとなり、ＰチャンネルＭＯＳトランジスタ１３はオフとなるため出力信号ＩＮ４はＨレベル（ＶＤＤＨ）を出力し、ハイサイドトランジスタ１１はオフ、ＡＮＤ回路３３の出力信号ＩＮ３はＨレベル（ＶＤＤ）を出力するためローサイドトランジスタ１２はオン、高耐圧出力端子４はＬレベル（ＧＮＤ）となる。
【００１０】
逆に、制御信号入力端子５にＶＤＤレベルの信号が入力され、入力信号ＩＮがＨレベル（ＶＤＤ）になると、レベルシフト回路９を構成するＮチャンネルＭＯＳトランジスタ１５がオフとなり、ＰチャンネルＭＯＳトランジスタ１４がオフ、同様にＮチャンネルＭＯＳトランジスタ１６はオンとなり、ＰチャンネルＭＯＳトランジスタ１３はオンとなるため、出力信号ＩＮ４はＬレベル（ＧＮＤ）を出力し、ハイサイドトランジスタ１３はオン、出力信号ＩＮ３はＬレベル（ＧＮＤ）を出力するためローサイドトランジスタ１４はオフ、高耐圧出力端子４はＨレベル（ＶＤＤＨ）となる。
【００１１】
次に、制御信号入力端子６の入力信号ＨＩＺがＬレベル（ＧＮＤ）となっている場合について説明する。
【００１２】
この場合、ＡＮＤ回路３１，３３の出力がＬレベル（ＧＮＤ）にインバータ３２の出力がＨレベルになる。よってハイサイドトランジスタ１１はオフ、ローサイドトランジスタ１２もオフとなり、高耐圧出力端子はハイインピーダンス状態になる。
【特許文献１】特開２００６−９４３０１（図５）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
多チャンネル半導体集積回路における上記従来の高耐圧ドライバによると、高耐圧出力端子が何らかの外的要因により短絡した場合、デバイスの過電流耐量と短絡時間にもよるが、デバイス破壊に至る可能性があるという問題があった。
【００１４】
また、一般的な低耐圧回路で使用される短絡保護回路を高耐圧の多チャンネルドライバ回路に適用した場合、チップ面積の大幅な増大につながるという問題があった。
【００１５】
前記に鑑み、本発明の目的は、高耐圧出力端子のデバイス破壊を防止する短絡保護を実現する出力回路を提供することである。
【課題を解決するための手段】
【００１６】
前記の目的を達成するために、本発明の第１の形態に係る半導体集積回路は、第１の基準電位と接続されたハイサイドトランジスタと、第２の基準電位と接続されたローサイドトランジスタと、ハイサイドトランジスタを駆動するレベルシフト回路と、ローサイドトランジスタを駆動するプリドライバ回路とを備え、ハイサイドトランジスタとローサイドトランジスタとの接続点を出力端子とする出力回路であって、レベルシフト回路は、プリドライバ回路によりゲートが駆動される第１及び第２のＮ型ＭＯＳトランジスタを有し、アノードが、ハイサイドトランジスタのゲートが接続されていない第１又は第２のＮ型ＭＯＳトランジスタのドレインに接続されていると共に、カソードが、出力端子に接続されているダイオードを更に備えている。
【００１７】
本発明の第１の形態に係る半導体集積回路において、第１及び第２のＮ型ＭＯＳトランジスタは、プリドライバ回路からの制御信号によって共にオフし、出力端子は、制御信号が入力される前の状態を一時的に保持する。
【００１８】
本発明の第２の形態に係る半導体集積回路は、第１の基準電位と接続されたハイサイドトランジスタと、第２の基準電位と接続されたローサイドトランジスタと、ハイサイドトランジスタを駆動するレベルシフト回路と、ローサイドトランジスタを駆動するプリドライバ回路とを備え、ハイサイドトランジスタとローサイドトランジスタとの接続点を出力端子とする出力回路であって、レベルシフト回路は、プリドライバ回路によりゲートが駆動される第１及び第２のＩＧＢＴを有し、アノードが、ハイサイドトランジスタのゲートが接続されていない第１又は第２のＩＧＢＴのコレクタに接続されていると共に、カソードが、出力端子に接続されている。
【００１９】
本発明の第２の形態に係る半導体集積回路において、第１及び第２のＩＧＢＴは、プリドライバ回路からの制御信号により共にオフし、出力端子は、制御信号が入力される前の状態を一時的に保持する。
【００２０】
本発明の第１又は第２の形態に係る半導体集積回路において、複数の２値入力コントロール信号と順序回路とにより、制御信号を発する出力保護制御回路を更に備える。
【００２１】
本発明の第１又は第２の形態に係る半導体集積回路において、非同期の内蔵発信機により、制御信号を発する出力保護制御回路を更に備える。
【００２２】
本発明の第１又は第２の形態に係る半導体集積回路において、出力保護制御回路は、コントロール信号入力前にハイサイドトランジスタがオンし、ローサイドトランジスタがオフの状態である場合には、コントロール信号入力後に第１及び第２のトランジスタのゲート信号を共にオフし、コントロール信号入力前にハイサイドトランジスタがオフし、ローサイドトランジスタがオンの状態である場合には、コントロール信号入力後にハイサイドトランジスタをオフすると共にローサイドトランジスタもオフした状態とする、制御信号を発する。
【００２３】
本発明の第１又は第２の形態に係る半導体集積回路において、出力回路を複数ビット有する。
【００２４】
本発明の第１又は第２の形態に係る半導体集積回路において、出力保護制御回路は、共通に１つのみを有する。
【００２５】
本発明の第１又は第２の形態に係る半導体集積回路において、ハイサイドトランジスタは、厚膜のＰ型ＭＯＳトランジスタである。
【００２６】
本発明の第１又は第２の形態に係る半導体集積回路において、出力回路は、フラットパネルディスプレイの表示駆動回路である。
【発明の効果】
【００２７】
本発明の多チャンネル半導体集積回路によると、短絡時に発生する過電流によるデバイス破壊を防ぐことができると共に、チップ面積の増大を抑えることが可能である。
【発明を実施するための最良の形態】
【００２８】
以下、本発明の各実施形態について、図面を参照しながら説明する。
【００２９】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る多チャンネル半導体集積回路における回路構成図である。
【００３０】
図１に示すように、高耐圧ドライバ１９は、ハイサイドトランジスタ１１及びローサイドトランジスタ１２でハーフブリッジ３５を構成する高耐圧出力１０と、厚膜ゲートＰ型ＭＯＳトランジスタ１３，１４及び薄膜ゲートＮ型ＭＯＳトランジスタ１５，１６で構成されるレベルシフト回路９とで構成されている。また、プリドライバ８は、低耐圧制御部からの制御入力端子５に応じて高耐圧ドライバ１９を駆動し、負荷容量１８の充放電を行う。また、制御入力端子６は、制御入力端子５の状態に関わらず、プリドライバ８とレベルシフト回路９を介してハイサイドトランジスタ１１及びローサイドトランジスタ１２を強制的にオフし、出力端子をハイインピーダンス状態とする。
【００３１】
また、ハイサイドトランジスタ１１には高圧電源端子３が接続されており、ローサイドトランジスタ１２には基準電位端子１が接続されており、プリドライバ８には低圧電源端子２が接続されており、ハーフブリッジ３５には高耐圧出力端子４が接続されている。なお、ハイサイドトランジスタ１１がハイレベル出力用であり、ローサイドトランジスタ１２がローレベル出力用である。
【００３２】
そして、高耐圧ダイオード１７のアノードはレベルシフト回路９の薄膜ゲートＮ型ＭＯＳトランジスタ１５のドレインに接続され、高耐圧ダイオード１７のカソードは高耐圧出力端子４に接続されている。
【００３３】
図２は、本発明の第１の実施形態に係る多チャンネル半導体集積回路における動作を説明するタイミング図である。
【００３４】
図２では、入力端子５に入力される低耐圧制御部からの入力信号ＩＮ、入力端子６に入力される低耐圧制御部からの入力信号ＨＩＺ、入力端子７に入力される低耐圧制御部からの入力信号ＳＡＦＥ、これらの入力信号ＩＮ、入力信号ＨＩＺ、入力信号ＳＡＦＥに応じてレベルシフト回路９を駆動するプリドライバ８の出力信号ＩＮ１，ＩＮ２、入力信号ＩＮ及びＨＩＺに応じてローサイドトランジスタ１２を駆動するプリドライバ８の出力信号ＩＮ３、プリドライバ８の出力信号ＩＮ１，ＩＮ２に応じてハイサイドトランジスタ１１を駆動するレベルシフト回路９の出力信号ＩＮ４、プリドライバ８の出力信号ＩＮ３に応じて出力される高耐圧出力端子４の電圧波形ＯＵＴを示している。
【００３５】
まず、制御信号入力端子７の入力信号ＳＡＦＥがＨレベルとなっている場合の動作について説明する。
【００３６】
ＡＮＤ回路３４の出力信号ＩＮ２は、ＡＮＤ回路３１よりの出力によって決定される状態になるため、従来の出力回路動作と同様に、入力端子５の入力信号ＩＮと入力端子６の入力信号ＨＩＺにより、高耐圧出力端子４はＬレベル、Ｈレベル、ハイインピーダンスのいずれかを出力する。
【００３７】
高耐圧ダイオード１７は、高耐圧出力端子４からレベルシフト回路９へは逆バイアスで接続されており、薄膜ゲートＮ型ＭＯＳトランジスタ１５とローサイドトランジスタ１２のオンオフは同じ状態になるため、定常電流が高耐圧ダイオード１７に流れることはない。
【００３８】
次に、制御信号入力端子７の入力信号ＳＡＦＥがＬレベルとなっている場合の動作について説明する。
【００３９】
入力信号ＳＡＦＥがＬレベルのため、ＡＮＤ回路３４の出力信号ＩＮ２はＬレベルを出力する。よって、従来の出力回路動作と同様に、入力信号ＩＮがＬレベル時には高耐圧出力端子４はＬレベルとなり、入力信号ＨＩＺがＬレベル時には強制的に出力端子４はハイインピーダンスの状態となる。
【００４０】
しかしながら、入力信号ＩＮがＨレベルのときは、出力信号ＩＮ１，ＩＮ２が共にＬレベルになるため、レベルシフト回路９を構成する薄膜ゲートＮ型ＭＯＳトランジスタ１５，１６は共にオフした状態になるが、厚膜ゲートＰ型ＭＯＳトランジスタ１３，１４は寄生容量の働きにより、入力信号ＳＡＦＥが入力される直前の出力状態が保持され、ハイサイドトランジスタ１１も同じ理由により、出力状態が保持される。
【００４１】
例えば入力信号ＳＡＦＥが入力される直前の高耐圧出力端子４の状態がＨレベルであれば、ＳＡＦＥ信号入力後もＨレベルを保持する。ただし、時間の経過と共に、寄生容量の電荷が放電しＨレベルを保持できなくなるため、制御信号により入力信号ＳＡＦＥにＨレベルを入力する必要がある。
【００４２】
上記のような状態で高耐圧出力端子４が寄生容量の働きによりＨレベルを一時的に出力している場合に、何らかの外的要因により短絡した場合の動作について以下に説明する。
【００４３】
高耐圧出力端子４が短絡された場合、高耐圧ダイオード１７を介して厚膜ゲートＰ型ＭＯＳトランジスタ１４のゲートはＬレベルとなりオンする。そして、入力信号ＩＮ４はＨレベルとなり厚膜ゲート型Ｐ型ＭＯＳトランジスタ１３とハイサイドトランジスタ１１をオフするように動作する。結果、ハイサイドトランジスタ１１に流れる過電流を止めるように動作し、デバイス破壊を防止することができる。
【００４４】
（第２の実施形態）
図３は、本発明の第２の実施形態に係る多チャンネル半導体集積回路における回路構成図である。
【００４５】
図３に示すように、出力保護回路２０として内部に発信機３８を内蔵することで、非同期での入力信号ＳＡＦＥが入力できる。時間の経過と共に寄生容量が放電しＨレベルが保持できなくなる点や短絡した場合における高耐圧ドライバ１９に対して、状態を再度設定し直すことが可能となる。なお、入力ＯＣＲ信号２３は発信機の制御信号であり、内蔵する発信機については図３に示す構成に限定されるものではない。
【００４６】
（第３の実施形態）
図４は、本発明の第３の実施形態に係る多チャンネル半導体集積回路における回路構成図である。
【００４７】
図４に示すように、高耐圧ドライバ１９は、ハイサイドトランジスタ１１及びローサイドトランジスタ１２でハーフブリッジ３５を構成する高耐圧出力１０と、厚膜ゲートＰ型ＭＯＳトランジスタ１３，１４及び薄膜ゲートＮ型ＭＯＳトランジスタ１５，１６で構成されるレベルシフト回路９とで構成されている。また、プリドライバ８は、低耐圧制御部からの制御入力端子５に応じて高耐圧ドライバ１９を駆動し、負荷容量１８の充放電を行う。また、制御入力端子６は、制御入力端子５の状態に関わらず、プリドライバ８とレベルシフト回路９を介してハイサイドトランジスタ１１及びローサイドトランジスタ１２を強制的にオフし、出力端子をハイインピーダンス状態とする。そして、制御入力端子５，６，７は、２値の外部ＤＡＴＡ信号２４，ＣＬＫ信号２５，ＯＣ１信号２６，ＯＣ２信号２７により出力保護制御回路２１及びデータセレクト回路２２を介して、コントロールされる。
【００４８】
また、ハイサイドトランジスタ１１には高圧電源端子３が接続されており、ローサイドトランジスタ１２には基準電位端子１が接続されており、プリドライバ８には低圧電源端子２が接続されており、ハーフブリッジ３５には高耐圧出力端子４が接続されている。なお、ハイサイドトランジスタ１１がハイレベル出力用であり、ローサイドトランジスタ１２がローレベル出力用である。
【００４９】
そして、高耐圧ダイオード１７のアノードはレベルシフト回路９の薄膜ゲートＮ型ＭＯＳトランジスタ１５のドレインに接続され、高耐圧ダイオード１７のカソードは高耐圧出力端子４に接続されている。
【００５０】
以下に、本発明の第３の実施形態に係る多チャンネル半導体集積回路における動作について、図５を参照しながら説明する。
【００５１】
図５は、本発明の第３の実施形態に係る多チャンネル半導体集積回路における動作を説明するタイミング図である。
【００５２】
図５では、高耐圧の出力状態をコントロールする入力信号のＯＣ１信号２６，ＯＣ２信号２７、入力端子５に入力されるデータセレクト回路２２からの入力信号ＩＮ、入力端子６に入力される出力保護制御回路２１からの入力信号ＨＩＺ、入力端子７に入力される出力保護制御回路２１からの入力信号ＳＡＦＥ、これらの入力信号ＩＮ、入力信号ＨＩＺ、入力信号ＳＡＦＥに応じてレベルシフト回路９を駆動するプリドライバ８の出力信号ＩＮ１，ＩＮ２、入力信号ＩＮ及びＨＩＺに応じてローサイドトランジスタ１２を駆動するプリドライバ８の出力信号ＩＮ３、プリドライバ８の出力信号ＩＮ１，ＩＮ２に応じてハイサイドトランジスタ１１を駆動するレベルシフト回路９の出力信号ＩＮ４、プリドライバ８の出力信号ＩＮ３に応じて出力される高耐圧出力端子４の電圧波形ＯＵＴを示している。
【００５３】
まず、出力コントロール信号ＯＣ１，ＯＣ２が共にＬレベルでは無い場合について説明する。
【００５４】
出力保護制御回路２１の出力である入力信号ＨＩＺはＨレベル、入力信号ＳＡＦＥはＨレベルとなり、データセレクト回路２２の出力である入力信号ＩＮによって、高耐圧出力端子４がＨレベル又はＬレベルの状態になる。
【００５５】
次に、出力コントロール信号ＯＣ１，ＯＣ２が共にＬレベルの場合について説明する。
【００５６】
出力保護制御回路２１内の順序回路であるＤ−フリップフロップ４０によって、コントロール信号ＯＣ１，ＯＣ２が共にＬレベルになる直前の出力状態をラッチすることができる。例えば、図５に示す回路では、（ＯＣ１，ＯＣ２）＝（Ｈ，Ｈ）のとき強制的に高耐圧出力端子４をＨレベル、（ＯＣ１，ＯＣ２）＝（Ｈ，Ｌ）のとき強制的に高耐圧出力端子４をＬレベルとする回路構成としている。よって、出力コントロール信号ＯＣ２を出力コントロール信号ＯＣ１でラッチすることで、（ＯＣ１，ＯＣ２）＝（Ｌ，Ｌ）になる直前の出力状態を検出できる。
【００５７】
この出力保護制御回路２１の検出によって、高耐圧出力端子４が直前にＬレベルの状態である場合には、（ＯＣ１，ＯＣ２）＝（Ｌ，Ｌ）時は高耐圧出力端子４をハイインピーダンスにでき、高耐圧出力端子４が直前にＨレベルの状態である場合には、高耐圧出力端子４を短絡保護モードであるレベルシフト回路９の薄型ゲートＮ型ＭＯＳトランジスタ１５，１６をと共にオフさせた状態にできる。
【００５８】
また、高耐圧出力端子４がＨレベルの状態と短絡保護モードとは、薄膜ゲートＮ型ＭＯＳトランジスタ１５のオンとオフとの相違のみであるため、モードを切り替えても高耐圧ドライバ１９にはスイッチング時の貫通電流が流れず、低消費電力且つ低ノイズに抑えることができる。
【００５９】
さらに、短絡保護モードを追加したことにより、ＤＡＴＡ信号２４，ＣＬＫ信号２５でラッチさせた信号を出力するＤＡＴＡモード，Ｈレベル出力モード，Ｌレベル出力モード，ハイインピーダンスモードと５出力モードと増加したが、２値の出力コントロール信号ＯＣ１，ＯＣ２のみで制御可能であり、新たな外部コントロール端子を追加する必要もない。
【００６０】
なお、以上説明した各実施形態では、「薄膜ゲートＮ型ＭＯＳトランジスタ」を用いた形態で説明したが、本発明はこの場合に限定されるものではなく、例えばＩＧＢＴであってもよい。
【産業上の利用可能性】
【００６１】
本発明は、ＰＤＰなどの容量性負荷を駆動する多チャンネル半導体集積回路にとって有用である。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態に係る多チャンネル半導体集積回路における高耐圧ドライバの回路構成例を示す図である。
【図２】本発明の第１の実施形態に係る多チャンネル半導体集積回路における高耐圧ドライバの動作を説明するタイミング図である。
【図３】本発明の第２の実施形態に係る多チャンネル半導体集積回路における高耐圧ドライバの回路構成例を示す図である。
【図４】本発明の第３の実施形態に係る多チャンネル半導体集積回路における高耐圧ドライバの回路構成例を示す図である。
【図５】本発明の第３の実施形態に係る多チャンネル半導体集積回路における高耐圧ドライバの動作を説明するタイミング図である。
【図６】従来の多チャンネル半導体集積回路における高耐圧出力回路を示す図である。
【図７】従来の多チャンネル半導体集積回路における高耐圧出力回路の動作を説明するタイミング図である。
【符号の説明】
【００６３】
１            基準電位端子
２            低圧電源端子
３            高圧電源端子
４            高耐圧出力端子
５，６，７    制御入力端子
８            プリドライバ
９            レベルシフト回路
１０          高耐圧出力
１１          ハイサイドトランジスタ
１２          ローサイドトランジスタ
１３，１４    厚膜ゲートＰ型ＭＯＳトランジスタ
１５，１６    薄膜ゲートＮ型ＭＯＳトランジスタ
１７          高耐圧ダイオード
１８          負荷容量
１９          高耐圧ドライバ
２０，２１    出力保護制御回路
２２          データセレクト回路
２３，２４，２５，２６，２７      制御入力端子
【図１】
2008258939.tif 000003
【図２】
2008258939.tif 000004
【図３】
2008258939.tif 000005
【図４】
2008258939.tif 000006
【図５】
2008258939.tif 000007
【図６】
2008258939.tif 000008
【図７】
2008258939.tif 000009