(57)【要約】【課題】ゲート電極の完全シリサイド化とソース／ドレイン拡散層の表面シリサイド化とを同時に行うことが可能で、これにより製造工程数を削減して製造コストの低減を図ることが可能な半導体装置の製造方法を提供する。【解決手段】半導体基板１上にpolySiゲート電極７をパターン形成する。次にpolySiゲート電極７脇の半導体基板１の表面層にソース／ドレイン拡散層１９を形成する。また、polySiゲート電極７の側壁に絶縁性のサイドウォール２１ａを形成する。またソース／ドレイン拡散層１９の表面に選択的に酸化膜３１を形成する。以上の後、酸化膜３１で覆われたソース／ドレイン拡散層１９上、およびサイドウォール２１ａが形成されたpolySiゲート電極７を覆う状態で金属膜３５を成膜し、熱処理を行うことによってpolySiゲート電極７をフルシリサイド化させると共に、酸化膜３１下のソース／ドレイン拡散層１９の表面層をシリサイド化してシリサイド層３７を形成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体基板上にシリコンからなるゲート電極をパターン形成する第１工程と、
前記ゲート電極脇の前記半導体基板の表面層にソース／ドレイン拡散層を形成する第２工程と、
前記ゲート電極の側壁に絶縁性のサイドウォールを形成する第３工程と、
前記ゲート電極の露出表面に対して前記ソース／ドレイン拡散層の表面に選択的に酸化膜を形成する第４工程と、
前記サイドウォールが形成された前記ゲート電極および前記酸化膜で覆われた前記ソース／ドレイン拡散層を覆う状態で金属膜を成膜した後、熱処理を行うことによって当該ゲート電極をフルシリサイド化させると共に当該酸化膜下の前記ソース／ドレイン拡散層の表面層にシリサイド層を形成する第５工程とを行う
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
第４工程では、前記ソース／ドレイン拡散層の表面層へのイオン注入とその後の酸化処理とによって前記酸化膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記第４工程では、酸素、フッ素、またはアルゴンのイオン注入を行う
ことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第１工程では、上部にオフセットパターンを積層させた状態で前記ゲート電極をパターン形成し、
前記第４工程では、前記オフセットパターンをマスクに用いて前記ソース／ドレイン拡散層の表面に選択的に酸化膜を形成する
ことを特徴とする半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記第１工程では、金属酸化物を含有する高誘電体材料からなるゲート絶縁膜を介して前記ゲート電極をパターン形成する
ことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特には基板上のゲート電極をフルシリサイド化する工程を備えた半導体装置の製造方法に関する。
【背景技術】
【０００２】
先端ＣＭＯＳトランジスタ開発において、高誘電率(Ｈｉｇｈ−ｋ)のゲート絶縁膜と金属材料を用いたゲート電極（メタルゲート電極）の適用が検討されている。このメタルゲート電極のひとつに、完全シリサイド化メタルゲート、いわゆるＦＵＳＩゲート電極がある。ＦＵＳＩゲート電極は、ゲート電極の多結晶シリコンをすべてシリサイド化することによって形成される。
【０００３】
ところで、ＦＵＳＩゲート電極を適用しない従来の多結晶シリコンからなるゲート電極のトランジスタでは、ゲート電極とソース／ドレイン拡散層の上部のみを、同一工程で同時にシリサイド化していた。
【０００４】
この場合、シリサイド化工程の前に、ソース／ドレイン拡散層のみに非金属元素（例えば酸素原子）を導入注入しておくことにより、ソース／ドレイン拡散層においてのシリサイド化反応速度が抑えられる。このため、ソース／ドレイン拡散層上のシリサイド層と比較して、ゲート電極上に形成されるシリサイド層の膜厚を厚くすることができるとしている。またこの技術を適用した場合、ソース／ドレイン拡散層上のシリサイド層には酸素原子が含有される(下記特許文献1参照）。
【０００５】
【特許文献１】特開２００５−２６００４７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、ＦＵＳＩゲート電極を形成する場合、従来のシリサイド形成方法を用いて同時にシリサイド化しようとすると、ゲート電極を完全にシリサイド化する間に、ソース／ドレイン拡散層のシリサイド膜厚が厚くなりすぎ、接合リークが増大するという問題が生じる。
【０００７】
この問題を解決するために、上記特許文献１に記載の方法を適用することを考えた場合、酸素原子の導入によるシリサイド化の抑制には限度があり、またソース／ドレイン拡散層上のシリサイド層に酸素原子が含有されることからすれば酸素原子の導入量自体が制限されるため、有効な手段であるとは言い難い。
【０００８】
このため、ＦＵＳＩゲート電極を形成する為には、ゲート電極のフルシリサイド化工程と、ソース／ドレイン拡散層のシリサイド化とを別々の工程で行う必要があった。
【０００９】
そこで本発明は、ゲート電極のフルシリサイド化とソース／ドレイン拡散層の表面シリサイド化とを同時に行うことが可能で、これにより製造工程数を削減して製造コストの低減を図ることが可能な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
このような目的を達成するための本発明の半導体装置の製造方法は、次の工程を行うことを特徴としている。先ず第１工程では、半導体基板上にシリコンからなるゲート電極をパターン形成する。次に第２工程では、ゲート電極脇の半導体基板の表面層にソース／ドレイン拡散層を形成する。次いで、第３工程では、ゲート電極の側壁に絶縁性のサイドウォールを形成する。また第４工程では、ソース／ドレイン拡散層の表面に選択的に酸化膜を形成する。その後、第５工程では、サイドウォールが形成されたゲート電極および酸化膜で覆われたソース／ドレイン拡散層を覆う状態で金属膜を成膜した後、熱処理を行う。これにより、ゲート電極をフルシリサイド化させると共に、酸化膜下のソース／ドレイン拡散層の表面層にシリサイド層を形成する。
【００１１】
以上のような製造方法では、ゲート電極をフルシリサイド化させる際、ソース／ドレイン拡散層に対しては酸化膜を介してシリサイド化が行われる。このため、酸化膜の膜厚によってソース／ドレイン拡散層の反応速度を制御することで、ゲート電極をフルシリサイド化させる間に、ソース／ドレイン拡散層の表面に制御された膜厚のシリサイド層が形成される。
【発明の効果】
【００１２】
以上説明したように本発明によれば、ゲート電極をフルシリサイド化させる間に、ソース／ドレイン拡散層の表面に制御された膜厚のシリサイド層が形成されるため、ゲート電極のフルシリサイド化とソース／ドレイン拡散層の表面シリサイド化とを同時に行うことが可能になる。これにより、フルシリサイドゲート電極を備えた半導体装置の製造工程数を削減し、製造コストの低減を図ることが可能になる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。以下の実施形態では、ｎ型のＭＯＳトランジスタ（以下、ｎＭＯＳ）とｐ型のＭＯＳトランジスタ（以下、ｐＭＯＳ）のゲート電極を、それぞれ異なる組成でフルシリサイド化したPhase Controlled ＦＵＳＩ電極を設けた半導体装置の製造に本発明を適用した手順を説明する。
【００１４】
＜第１実施形態＞
先ず、図１（１）に示すように、単結晶シリコンからなる半導体基板１を用意し、素子分離３およびウェル拡散層（図示省略）の形成、およびチャネルの不純物イオン注入工程を従来プロセスと同様に実施する。
【００１５】
次に、高誘電率材料からなるゲート絶縁膜５を介して、多結晶シリコンからなるpolySiゲート電極７をパターン形成する。この際先ず、ＨｆＳｉＯＮのような金属シリコン酸化物からなる高誘電率材料膜を成膜し、この上部に多結晶シリコン膜を１００ｎｍの膜厚で堆積成膜した後、polySiゲート電極７加工の為のマスク材を堆積成膜する。マスク材としては、例えばＬＰ−ＣＶＤ法によって形成した窒化シリコン膜（ＬＰ−ＳｉＮ）およびＴＥＯＳ膜、アモルファスシリコン膜をこの順に堆積してなる。そして、これらのマスク材をパターンエッチングしてオフセットパターン９を形成し、このオフセットパタ−ン９をマスクにしたドライエッチングにより多結晶シリコン膜および高誘電率材料膜をパターニングすることにより、polySiゲート電極７をパターン形成する。polySiゲート電極７形成後には、polySiゲート電極７の側壁酸化を行う。また、polySiゲート電極７上には、オフセットパターン９として窒化シリコン膜を除去せずに残しておく。
【００１６】
次に、図１（２）に示すように、polySiゲート電極７の側壁にＬＰ−ＳｉＮからなるＳｉＮサイドウォール１１を形成する。次いで、不純物イオン注入とスパイクアニールを行うことにより、Halo（図示省略）およびソース／ドレイン拡散層のエクステンション１３を形成する。尚、この工程は、レジストパターンをマスクに用いることにより、ｐＭＯＳ形成領域１ｐとｎＭＯＳ形成領域１ｎとに対して個別に不純物イオン注入を行う。
【００１７】
その後、図１（３）に示すように、さらにＳｉＮサイドウォール１５、およびノンドープの酸化シリコンからなるＮＳＧサイドウォール１７を形成する。この際、先ずＬＰ−ＳｉＮ膜を成膜し、次に準常圧ＣＶＤ法によって不純物を含有しない酸化シリコン（ＮＳＧ）膜を成膜し、その後ＮＳＧ膜およびＬＰ−ＳｉＮ膜をドライエッチングすることにより、所望の膜厚のＳｉＮサイドウォール１５およびＮＳＧサイドウォール１７を得る。
【００１８】
以上の後、不純物イオン注入と、活性化のためのスパイクアニールを行うことにより、ソース／ドレイン拡散層１９を形成する。尚、この工程は、レジストパターンをマスクに用いることにより、ｐＭＯＳ形成領域１ｐとｎＭＯＳ形成領域１ｎとに対して個別に不純物イオン注入を行う。
【００１９】
次に、図１（４）に示すように、ＮＳＧサイドウォール１７を除去する。その後、ソース／ドレイン拡散層１９の表面層に対してイオン注入を行う。ここでは、例えばフッ素、酸素、またはアルゴンのイオン注入を行う。このイオン注入においては、例えば、既に形成されているソース／ドレイン拡散層１９の特性を変化させることのない元素または分子をイオン注入によって導入する。このようなイオン注入により、半導体基板１の結晶性を変化させる。尚、ＮＳＧサイドウォール１７を除去する前に、このイオン注入を行い、その後ＮＳＧサイドウォール１７を除去する手順であっても良い。
【００２０】
次に、図２（１）に示すように、polySiゲート電極７およびオフセットパターン９などを覆う状態で、ＬＰ−ＳｉＮ膜（以下ＳｉＮ膜）２１を堆積成膜し、引き続きpolySiゲート電極７およびオフセットパターン９を埋め込む状態で酸化シリコン膜２３を堆積成膜する。その後、ＳｉＮ膜２１をストッパとして酸化シリコン膜２３をＣＭＰ(Chemical Mechanical Polishing)研磨する。
【００２１】
次に、図２（２）に示すように、ドライエッチングによりＳｉＮサイドウォール１１、ＳｉＮ膜２１、ＳｉＮからなるオフセットパターン（９）をドライエッチングによって除去し、polySiゲート電極７を露出させる。尚、このエッチングにおいては、酸化シリコン膜２３も膜減りする。
【００２２】
尚、上述までの工程で、半導体基板１上に抵抗素子などの他の素子を形成した場合、これらの素子をレジストパターンで覆った状態で上記ドライエッチングを行う。これにより、他の素子上をＬＰ−ＳｉＮ膜２１、ＳｉＮからなるオフセットパターン（９）で覆った状態に保つこととする。ドライエッチングの終了後にはレジストパターンを除去する。
【００２３】
次に、図２（３）に示すように、ｐＭＯＳ形成領域１ｐ以外のpolySiゲート電極７をレジストパターン２５で覆う。この状態で、ｐＭＯＳ形成領域１ｐのpolySiゲート電極７の上部を選択的にドライエッチングする。これにより、ｐＭＯＳ形成領域１ｐのpolySiゲート電極７の体積を、ｎＭＯＳ形成領域１ｎのpolySiゲート電極７の体積よりも小さくする。ドライエッチングの終了後にはレジストパターン２５を除去する。
【００２４】
次に、図２（４）に示すように、酸化シリコン膜２３をドライエッチングによって除去する。
【００２５】
次いで、図３（１）に示すように、ＳｉＮサイドウォール１１、ＳｉＮ膜２１をドライエッチングすることにより、半導体基板１上から除去し、polySiゲート電極７の側壁のみにＳｉＮサイドウォール２１ａとして残す。
【００２６】
次に、図３（２）に示すように、酸化処理を行うことによりソース／ドレイン拡散層１９の表面に所定膜厚の酸化膜３１を形成する。この場合、ソース／ドレイン拡散層１９の表面には、先の図１（４）を用いて説明した工程でイオン注入が行われているため、酸化速度が速められて増速酸化が進む。これにより、所定膜厚の酸化膜３１を形成する。また、この工程では、polySiゲート電極７の露出面においても酸化が進む。これにより、ソース／ドレイン拡散層１９表面の酸化膜３１と比較して充分に膜厚の薄い酸化薄膜３３が、polySiゲート電極７の露出面に形成される。この酸化薄膜３３は、無視できる程度に薄い膜であっても良い。
【００２７】
次に、図３（３）に示すように、酸化膜３１および酸化薄膜３３を覆う状態で、例えばニッケル（Ｎｉ）からなる金属膜３５をスパッタ成膜する。
【００２８】
その後、図３（４）に示すように、熱処理を施すことにより、polySiゲート電極７をフルシリサイド化させたフルシリサイドゲート３７ａ、３７ｂとし、ソース／ドレイン拡散層１９の表面層にシリサイド層３９を形成する。ここでは、polySiゲート電極７がフルシリサイド化するまで熱処理を行う。このシリサイド化においては、酸化膜３１および酸化薄膜３３を介してこの下層のpolySiゲート電極７およびソース／ドレイン拡散層１９に金属材料が供給されてシリサイド化が進行する。
【００２９】
この際、ｐＭＯＳ形成領域１ｐのpolySiゲート電極７の体積が、ｎＭＯＳ形成領域１ｎのpolySiゲート電極７の体積よりも小さいことから、ｐＭＯＳ形成領域１ｐのpolySiゲート電極７は、ｎＭＯＳ領域のpolySiゲート電極７よりも金属リッチにシリサイド化される。これにより、例えば金属膜３５としてニッケル（Ｎｉ）を用いた場合、ｐＭＯＳ形成領域１ｐのpolySiゲート電極７を、Ｎｉ3Ｓｉの組成でフルシリサイド化されたフルシリサイドゲート３７ａとする。一方、ｎＭＯＳ形成領域１ｎのpolySiゲート電極７を、ＮｉＳｉ2の組成でフルシリサイド化されたフルシリサイドゲート３７ｂとする。
【００３０】
これによりｐＭＯＳ形成領域１ｐとｎＭＯＳ形成領域１ｎとで、仕事関数の異なるフルシリサイドゲート３７ａ，３５ｂを形成し、高誘電率材料からなるゲート絶縁膜５においての、フェルミレベル・ピニングによるしきい値電圧のシフトを防止する。
【００３１】
また、ソース／ドレイン拡散層１９上には、polySiゲート電極７の露出面の酸化薄膜３３よりも膜厚が充分に厚い酸化膜３１が形成されている。このため、polySiゲート電極７よりも金属の供給が抑えられてシリサイド化が進行し難い。これにより、ソース／ドレイン拡散層１９の表面層のみがシリサイド化されたシリサイド層３９が形成される。
【００３２】
以上のシリサイド化の後には、残された金属膜３５をエッチング除去し、さらに必要に応じて酸化膜３１および酸化薄膜３３をエッチング除去する。
【００３３】
これにより、図３（５）に示すように、それぞれの組成でフルシリサイド化されたフルシリサイドゲート３７ａ，３７ｂと、表面がシリサイド層３９で覆われたソース／ドレイン拡散層１９を備えたｐＭＯＳおよびｎＭＯＳを有する半導体装置４１が得られる。
【００３４】
以上説明した第１実施形態では、図３（４）を用いて説明したように、polySiゲート電極７の露出面に酸化薄膜３３が設けられ、ソース／ドレイン拡散層１９の表面に酸化薄膜３３よりも充分に厚膜の酸化膜３１を設けた状態でシリサイド化が行われる。このため、ソース／ドレイン拡散層１９の表面に対しては、polySiゲート電極７よりもシリサイド反応の速度を充分に遅くすることができる。そして、酸化膜３１の膜厚と酸化薄膜３３の膜厚との差を制御することにより、polySiゲート電極７をフルシリサイド化させる間に、ソース／ドレイン拡散層１９の表面に制御された膜厚のシリサイド層を形成することができる。
【００３５】
したがって、ゲート電極をフルシリサイド化したフルシリサイドゲート３７ａ、３７ｂと、ソース／ドレイン拡散層１９表面のシリサイド層３９とを、同一のシリサイド化工程で形成することが可能になる。これにより、フルシリサイドゲート３７ａ、３７ｂを備えた半導体装置の製造工程数を削減し、製造コストの低減を図ることが可能になる。
【００３６】
尚、上述した第１実施形態では、図１（４）を用いて説明した工程でイオン注入を行い、図２（１）〜図３（１）を用いて説明したようにｐＭＯＳ形成領域１ｐとｎＭＯＳ形成領域１ｎとでpolySiゲート電極７の体積を調整した後、図３（２）に示すように酸化処理によって酸化膜３１を形成する工程を行った。しかしながら、図１（４）のイオン注入の後、図３（２）の酸化処理によって酸化膜３１を形成し、その後図２（１）〜図３（１）、さらにはその後の図３（３）以降の工程を行っても良い。このようにすることで、酸化処理の工程では、polySiゲート電極７の露出表面に酸化薄膜が形成されることを防止できる。このため、シリサイド化の工程においては、ソース／ドレイン拡散層１９表面のシリサイド化の反応速度に対して、polySiゲート電極７のシリサイド化の反応速度を効果的に速めることができる。
【００３７】
＜第２実施形態＞
第１実施形態において図１（１）〜図１（４）および図２（１）〜図２（３）を用いて説明したと同様の手順を行う。これにより、図４（１）に示すようにｐＭＯＳ形成領域１ｐのpolySiゲート電極７の上部を選択的にドライエッチングし、ｐＭＯＳ形成領域１ｐのpolySiゲート電極７の体積を、ｎＭＯＳ形成領域１ｎのpolySiゲート電極７の体積よりも小さくする。その後、酸化シリコン膜２３をドライエッチングによって除去する。
【００３８】
次に、図４（２）に示すように、ｐＭＯＳ形成領域１ｐのエッチングされたpolySiゲート電極７の上部のＳｉＮサイドウォール１１の内壁に、ＳｉＮサイドウォール５１を形成する。ここでは、ＳｉＮ膜を堆積成膜した後、ドライエッチングを行うことによりＳｉＮサイドウォール５１を形成する。このため、ＳｉＮ膜２１の外側側壁にもＳｉＮサイドウォール５１が形成される。
【００３９】
次に、図４（３）に示すように、ｐＭＯＳ形成領域１ｐ以外のpolySiゲート電極７をレジストパターン５３で覆う。この状態で、ｐＭＯＳ形成領域１ｐのpolySiゲート電極７の中心部を選択的にドライエッチングしてＵ型のpolySiゲート電極７とする。これにより、ｐＭＯＳ形成領域１ｐのpolySiゲート電極７の体積を、ｎＭＯＳ形成領域１ｎのpolySiゲート電極７の体積よりもさらに小さくする。ドライエッチングの終了後にはレジストパターン５３を除去する。
【００４０】
以降は、第１実施形態において図３（１）〜図３（５）を用いて説明したと同様の手順を行う。
【００４１】
すなわち先ず、図４（４）に示すように、ＳｉＮサイドウォール１１，（５１）、ＳｉＮ膜２１をドライエッチングすることにより、半導体基板１上から除去し、polySiゲート電極７の側壁のみにＳｉＮサイドウォール２１ａとして残す。
【００４２】
次に、図４（５）に示すように、酸化処理を行うことによりソース／ドレイン拡散層１９の表面に酸化膜３１を形成する。この場合、ソース／ドレイン拡散層１９の表面には、先の図１（４）を用いて説明した工程でイオン注入が行われているため、酸化速度が速められて増速酸化が進む。これにより、所定膜厚の酸化膜３１を形成する。また、この工程では、polySiゲート電極７の露出面においても酸化が進む。これにより、ソース／ドレイン拡散層１９表面の酸化膜３１と比較して充分に膜厚の薄い酸化薄膜３３が形成される。この酸化薄膜３３は、無視できる程度に薄い膜であっても良い。
【００４３】
次に、図５（１）に示すように、酸化膜３１および酸化薄膜３３を覆う状態で、例えばニッケル（Ｎｉ）からなる金属膜３５をスパッタ成膜する。
【００４４】
次に、図５（２）に示すように、熱処理を施すことにより、polySiゲート電極７をフルシリサイド化させたフルシリサイドゲート３７ａ，３７ｂとし、ソース／ドレイン拡散層１９の表面層にシリサイド層３９を形成する。ここでは、polySiゲート電極７がフルシリサイド化するまで熱処理を行う。このシリサイド化においては、酸化膜３１および酸化薄膜３３を介してこの下層のpolySiゲート電極７およびソース／ドレイン拡散層１９に金属材料が供給されてシリサイド化が進行する。
【００４５】
この際、ｐＭＯＳ形成領域１ｐのpolySiゲート電極７の体積が、ｎＭＯＳ形成領域１ｎのpolySiゲート電極７の体積よりも小さいことから、ｐＭＯＳ形成領域１ｐのpolySiゲート電極７は、ｎＭＯＳ領域のpolySiゲート電極７よりも金属リッチにシリサイド化される。これにより、例えば金属膜３５としてニッケル（Ｎｉ）を用いた場合、ｐＭＯＳ形成領域１ｐのpolySiゲート電極７を、Ｎｉ3Ｓｉの組成でフルシリサイド化されたフルシリサイドゲート３７ａとする。一方、ｎＭＯＳ形成領域１ｎのpolySiゲート電極７を、ＮｉＳｉ2の組成でフルシリサイド化されたフルシリサイドゲート３７ｂとする。
【００４６】
これによりｐＭＯＳ形成領域１ｐとｎＭＯＳ形成領域１ｎとで、仕事関数の異なるフルシリサイドゲート３７ａ，３５ｂを形成し、高誘電率材料からなるゲート絶縁膜５においての、フェルミレベル・ピニングによるしきい値電圧のシフトを防止する。
【００４７】
また、ソース／ドレイン拡散層１９上には、polySiゲート電極７の露出面の酸化薄膜３３よりも膜厚が充分に厚い酸化膜３１が形成されている。このため、polySiゲート電極７よりも金属の供給が抑えられてシリサイド化が進行し難い。これにより、ソース／ドレイン拡散層１９の表面層のみがシリサイド化されたシリサイド層３９が形成される。
【００４８】
以上のシリサイド化の後には、残された金属膜３５をエッチング除去し、さらに必要に応じて酸化膜３１および酸化薄膜３３をエッチング除去する。
【００４９】
これにより、図５（３）に示すように、それぞれの組成でフルシリサイド化されたフルシリサイドゲート３７ａ，３７ｂと、表面がシリサイド層３９で覆われたソース／ドレイン拡散層１９を備えたｐＭＯＳおよびｎＭＯＳを有する半導体装置６１が得られる。また特に、ｐＭＯＳのフルシリサイドゲート３７ａが、Ｕ字型に形成されたものとなる。
【００５０】
以上説明した第２実施形態であっても、図５（２）を用いて説明したようにpolySiゲート電極７の露出面に酸化薄膜３３が設けられ、ソース／ドレイン拡散層１９の表面に酸化薄膜３３よりも充分に厚膜の酸化膜３１を設けた状態でシリサイド化が行われる。このため、第１実施形態と同様に、ゲート電極をフルシリサイド化したフルシリサイドゲート３７ａ，３７ｂと、ソース／ドレイン拡散層１９表面のシリサイド層３９とを、同一のシリサイド化工程で形成することが可能になる。これにより、フルシリサイドゲート電極を備えた半導体装置の製造工程数を削減し、製造コストの低減を図ることが可能になる。
【００５１】
また、ｐＭＯＳのフルシリサイドゲート３７ａをＵ字型としたことで、このフルシリサイドゲート３７ａの体積をさらに小さくすることができ、フルシリサイドゲート３７ａの低抵抗化を図ることが可能になる。
【００５２】
尚、上述した第２実施形態においても、図１（４）を用いて説明した工程でイオン注入の後、酸化処理によって酸化膜３１し、その後図４（１）〜図３（４）で説明した工程を行い、次に図５（１）以降の工程を行っても良い。このようにすることで、ソース／ドレイン拡散層１９表面のシリサイド化の反応速度に対して、polySiゲート電極７のシリサイド化の反応速度を効果的に速めることができるは、第１実施形態と同様である。
【図面の簡単な説明】
【００５３】
【図１】第１実施形態を説明する断面工程図（その１）である。
【図２】第１実施形態を説明する断面工程図（その２）である。
【図３】第１実施形態を説明する断面工程図（その３）である。
【図４】第２実施形態を説明する断面工程図（その１）である。
【図５】第２実施形態を説明する断面工程図（その２）である。
【符号の説明】
【００５４】
１…半導体基板、５…高誘電ゲート絶縁膜、７…ポリシリコンゲート電極、９…オフセットパターン、１１，１５，２１ａ…ＳｉＮサイドウォール、１９…ソース／ドレイン拡散層、３１…酸化膜、３５…金属膜、３７ａ，３７ｂ…フルシリサイドゲート、３９…シリサイド層、４１，６１…半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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