(57)【要約】【課題】コンタクトホールにおける断線や電流リークがなく、また、絶縁層上に形成された配線パターン同士の残渣による短絡なく、穴径に対する穴深さの比率が例えば２．４以上の高アスペクト比を有する低い導通抵抗のコンタクトホールを形成可能な、半導体素子の製造方法を提供する。【解決手段】半導体基板１上に第１絶縁層３を形成し、この第１絶縁層を貫通して半導体基板を露出させる第１穴部３ａを形成し、第１絶縁層上にＡｌまたはＡｌ合金からなる導電膜８を成膜し、この導電膜を加熱して流動化させ冷却した後にパターン化して中継電極１０を形成し、第１絶縁層上に中継電極を覆う第２絶縁層１２を形成し、この第２絶縁層を貫通して中継電極を露出させる第２穴部１２ａを形成し、第２絶縁層上に第２穴部を介して中継電極と電気的に接続する配線パターンを形成する。【選択図】図６
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【特許請求の範囲】
【請求項１】
半導体素子の製造方法であって、
半導体基板上、または、該半導体基板上に形成された半導体層上に、第１の絶縁層を形成する第１の絶縁層形成工程と、
前記第１の絶縁層形成工程後に、前記第１の絶縁層を貫通して前記半導体基板を露出させる第１の穴部を形成する第１の穴部形成工程と、
前記第１の穴部形成工程後に、前記第１の絶縁層上及び前記第１の穴部内に、アルミニウムまたはアルミニウム合金からなる導電膜を成膜する導電膜成膜工程と、
前記導電膜成膜工程後に、前記導電膜を加熱して該導電膜を流動化させる加熱工程と、
前記加熱工程後に、前記導電膜を冷却して前記導電膜を固化させる固化工程と、
前記固化工程後に、前記導電膜をパターン化して中継電極を形成する中継電極形成工程と、
前記中継電極形成工程後に、前記第１の絶縁層上に前記中継電極を覆う第２の絶縁層を形成する第２の絶縁層形成工程と、
前記第２の絶縁層形成工程後に、前記第２の絶縁層を貫通して前記中継電極を露出させる第２の穴部を形成する第２の穴部形成工程と、
前記第２の穴部形成工程後に、前記第２の絶縁層上に、前記第２の穴部を介して前記中継電極と電気的に接続する配線パターンを形成する配線パターンを形成する配線パターン形成工程と、
を有する半導体素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に係り、特に、高アスペクト比のコンタクトホールを有する半導体素子を製造するための半導体素子の製造方法に関する。
【背景技術】
【０００２】
ＬＳＩ（Large Scale Integration）等の半導体素子において、近年のデザインルールの微細化に伴って、積層方向の導通をとるためのコンタクトホール（電気的接続穴という場合がある）の高アスペクト比化が急速に進んでいる。
【０００３】
高アスペクト比の穴の内面に、例えばＡｌ（アルミニウム）単体またはＡｌ合金からなるＡｌ系材料を、蒸着法やスパッタ法等の周知の半導体プロセスを用いて成膜して高アスペクト比のコンタクトホールを形成する際、アスペクト比が高くなるに応じてステップカバレッジ（段差被覆性）が悪化する。
ステップカバレッジが悪化すると、Ａｌ系材料で上記内面を完全に覆うことが困難になるため、形成されたコンタクトホールで断線が生じる場合がある。
【０００４】
そこで、ステップカバレッジの悪化を防止する手段の一例が特許文献１に記載されている。
【特許文献１】特開平６−４５２８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ここで、特許文献１に記載されているような手段の課題について、図７を用いて説明する。
図７は、従来の課題を説明するための模式的断面図である。
【０００６】
図７に示すように、まず、例えばＳｉ（シリコン）からなる半導体基板１０１上に、絶縁層１０２、及び、この絶縁層１０２を貫通して半導体基板１０１を露出させる穴１０３を順次形成する。
次に、絶縁層１０２上及び穴１０３の内面に、バリアメタルやＡｌ系材料等の導電材料１０４を、蒸着法やスパッタ法を用いて成膜するが、この成膜の際、蒸着源やスパッタターゲットと穴１０３との位置関係により、半導体基板１０１の表面に対して斜めの方向から導電材料１０４が成膜される。
そして、この成膜された導電材料１０４をフォトリソ法を用いてパターン化することにより、配線パターン１０７を形成する。
上述した工程により、半導体素子１２０を得る。
【０００７】
ところで、穴１０３が高アスペクト比を有する場合、内面における導電材料１０４の入射側に影になる領域Ｓ１が発生しやすくなるため、この領域Ｓ１には導電材料１０４が成膜されない、または成膜されたとしても非常に薄い膜となるといった不具合が生じる。
ここで、高アスペクト比とは、穴径に対する穴深さの比率が、例えば２．４以上のアスペクト比を称す。
このようなコンタクトホール１０５は、半導体素子１２０を駆動した際に、断線となる可能が高く、その改善が望まれる。
【０００８】
また、半導体基板１０１がバリアメタルで完全に覆われていない状態で、この半導体基板１０１上に直接Ａｌ系材料が成膜された場合は、ＡｌがＳｉ中に異常成長して電流がリークするといったスパイクと称する不具合が発生する場合があり、その改善が望まれる。
【０００９】
また、特許文献１に記載されているような手段とは別の手段として、ポリシリコンを用いる方法やＷ（タングステン）プラグを用いる方法があるが、ポリシリコンやＷはＡｌに対して電気抵抗率が大きいので、コンタクトホールの導通抵抗が大きくなってしまうため、その改善が望まれる。
【００１０】
さらに、Ｗプラグを用いる方法は、まずコンタクトホールとなる穴を埋めるように絶縁層上にＷを成膜し、その後、穴内のＷを残して絶縁層上のＷのみをＣＭＰ（Chemical Mechanical Polishing）やエッチバックにより除去することが一般的に行われるが、除去条件や絶縁層上におけるＷの厚さのばらつきによって絶縁層上のＷを完全に除去できない場合がある。
絶縁層上にＷ残渣が存在すると、このＷ残渣は導電性を有するため、絶縁層上に形成された配線パターン同士がこのＷ残渣によって短絡する場合がある。
【００１１】
そこで、本発明が解決しようとする課題は、コンタクトホールにおける断線や電流のリークがなく、また、絶縁層上に形成された配線パターン同士の残渣による短絡なく、穴径に対する穴深さの比率が例えば２．４以上の高アスペクト比を有する低い導通抵抗のコンタクトホールを形成可能な、半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記の課題を解決するために、本願発明は次の手段を有する。
半導体素子の製造方法であって、半導体基板（１）上、または、該半導体基板上に形成された半導体層上に、第１の絶縁層（３）を形成する第１の絶縁層形成工程と、前記第１の絶縁層形成工程後に、前記第１の絶縁層を貫通して前記半導体基板を露出させる第１の穴部（３ａ）を形成する第１の穴部形成工程と、前記第１の穴部形成工程後に、前記第１の絶縁層上及び前記第１の穴部内に、アルミニウムまたはアルミニウム合金からなる導電膜（８）を成膜する導電膜成膜工程と、前記導電膜成膜工程後に、前記導電膜を加熱して該導電膜を流動化させる加熱工程と、前記加熱工程後に、前記導電膜を冷却して前記導電膜を固化させる固化工程と、前記固化工程後に、前記導電膜をパターン化して中継電極（１０）を形成する中継電極形成工程と、前記中継電極形成工程後に、前記第１の絶縁層上に前記中継電極を覆う第２の絶縁層（１２）を形成する第２の絶縁層形成工程と、前記第２の絶縁層形成工程後に、前記第２の絶縁層を貫通して前記中継電極を露出させる第２の穴部（１２ａ）を形成する第２の穴部形成工程と、前記第２の穴部形成工程後に、前記第２の絶縁層上に、前記第２の穴部を介して前記中継電極と電気的に接続する配線パターンを形成する配線パターン（１６）を形成する配線パターン形成工程と、を有する半導体素子（２０）の製造方法である。
【発明の効果】
【００１３】
本発明によれば、コンタクトホールにおける断線やリークがなく、また、絶縁層上に形成された配線パターン同士の残渣による短絡なく、穴径に対する穴深さの比率が例えば２．４以上の高アスペクト比を有する低い導通抵抗のコンタクトホールを形成できるという効果を奏する。
【発明を実施するための最良の形態】
【００１４】
本発明の実施の形態を、好ましい実施例により図１〜図６を用いて説明する。
図１〜図６は、本発明の半導体素子の製造方法の実施例を説明するための模式的断面図である。
【００１５】
＜実施例＞
まず、図１に示すように、Ｓｉ（シリコン）からなる半導体基板１に、ポリシリコンからなるリング状のゲート電極２と、このゲート電極２を覆うと共にシリコン基板１を露出させる開口部３ａを有する拡散マスク３と、を順次形成する。
拡散マスク３の材料としては、Ａｌ２Ｏ３（酸化アルミニウム）やＳｉＯ２（酸化シリコン）を用いることができる。
実施例では、ゲート電極２の厚さｔ２を０．２５μｍとした。
【００１６】
次に、図２に示すように、半導体基板１における開口部３ａが設けられた範囲に所定のドーパントを拡散させて、ソース領域５を形成する。
【００１７】
その後、拡散マスク３を除去した後、ゲート電極２を覆うと共にソース領域５を露出させる第１の穴部６ａを有する第１の絶縁層６を、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて形成する。
実施例では、第１の絶縁層６の材料としてＴＥＯＳ（テトラエトキシシラン）を用い、第１の絶縁層６におけるシリコン基板１上の厚さｔ６を０．１μｍとし、第１の穴部６ａの穴径Ｒ６ａを０．２５μｍとした。
従って、第１の穴部６ａにおける穴径Ｒ６ａに対する穴深さ（ｔ６に相当する）の比率である第１の穴部６ａのアスペクト比は０．４である。
【００１８】
次に、図３に示すように、半導体基板１上及び第１の絶縁層６上に、これらを覆うように、例えばＴｉＮ（窒化チタン）からなるバリアメタル膜７と、Ａｌ単体またはＡｌ合金からなる導電膜８とを、室温（例えば２５℃）〜５０℃の環境下でスパッタ法を用いて順次成膜する。
実施例では、導電膜８の材料としてＡｌ単体を用いた。
【００１９】
さらに、バリアメタル膜７及び導電膜８が成膜された半導体基板１を、熱処理炉等を用いて４００℃〜５００℃に加熱することによって、導電膜８を流動化させる。
導電膜８を流動化させることにより、第１の穴部６ａに導電材料を完全に充填できると共に、この導電材料でゲート電極２及び第１の絶縁層６による段差を埋めることができるので、上述の工程を経た導電膜８の表面Ａ８は略平坦な面となる。
その後、導電膜８が流動化された半導体基板１を室温まで冷却する。
導電膜をスパッタ法を用いて成膜し、その後、この導電膜を流動化させる方法を、リフロースパッタ法と称す。
実施例では、上述の工程を経た半導体基板１上におけるバリアメタル膜７及び導電膜８の総厚ｔ８を０．３μｍとした。
【００２０】
上記工程において、バリアメタル膜７及び導電膜８が成膜される第１の穴部６ａのアスペクト比は０．４と低いため、この第１の穴部６ａの内面をバリアメタル膜７及び導電膜８でそれぞれ完全に覆うことができる。
【００２１】
次に、図４に示すように、上述の導電膜８及びバリアメタル膜７を、フォトリソグラフィ法を用いてパターン化することによって、ソース領域５に電気的に接続する中継電極１０を形成する。
【００２２】
その後、図５に示すように、この中継電極１０上及び第１の絶縁層６上に、これらを覆うように、第２の絶縁層１２を、例えばＣＶＤ法を用いて形成する。
実施例では、第２の絶縁層１２の材料として、第１の絶縁層６と同様にＴＥＯＳを用いた。
【００２３】
そして、第２の絶縁層１２の表面を含む表面近傍部を、例えばＣＭＰ（Chemical Mechanical Polishing）により研磨することによって、研磨後の第２の絶縁層１２の表面Ａ１２を略平坦な面にする。
さらに、この第２の絶縁層１２に、第２の穴部１２ａを、フォトリソグラフィ法を用いて、中継電極１０が露出するように形成する。
実施例では、第２の絶縁層１２における中継電極１０上の厚さｔ１２を０．３μｍとし、第２の穴部１２ａの穴径Ｒ１２ａを０．２５μｍとした。
従って、第２の穴部１２ａの穴径Ｒ１２ａに対する穴深さ（ｔ１２に相当する）の比率である第２の穴部１２ａのアスペクト比は１．２である。
【００２４】
その後、図６に示すように、中継電極１０上及び第２の絶縁層１２上に、Ｔｉ（チタン）からなる密着性向上膜１４と、Ａｌ単体またはＡｌ合金等の導電材料からなる導電膜１５を、蒸着法やスパッタ法等の周知の半導体プロセスを用いて成膜する。
密着性向上膜１４は、導電膜１５とのぬれ性を向上させると共に、導電膜１５と中継電極１０及び第２の絶縁層１２との密着性を向上させる機能を有する。
そして、この導電膜１５及び密着性向上膜１４を、フォトリソグラフィ法を用いてパターン化することによって、中継電極１０に電気的に接続する配線パターン１６を形成する。
【００２５】
上記工程において、密着性向上膜１４及び導電膜１５が成膜される第２の穴部１２ａのアスペクト比は１．２と低いため、この第２の穴部１２ａの内面を密着性向上膜１４及び導電膜１５でそれぞれ完全に覆うことができる。
【００２６】
上述した手順により、ソース領域５と配線パターン１６とが中継電極１０を介して電気的に接続された半導体素子２０を得る。
【００２７】
上述した半導体素子の製造方法によれば、特に、中継電極１０を設ける手順としたことにより、第１の穴部６ａのアスペクト比（０．４）及び第２の穴部１２ａのアスペクト比（１．２）を、それぞれ、２．４未満の低アスペクト比とすることができるので、ステップカバレッジの悪化によるコンタクトホールの断線や電流のリークを防止することができる。
【００２８】
また、上述した半導体素子の製造方法によれば、特に、中継電極１０をリフロースパッタ法を用いて形成することにより、絶縁層上に形成された配線パターン同士の導電性残渣による短絡なく、低い導通抵抗を有するコンタクトホールを形成することができる。
【００２９】
本発明の実施例は、上述した構成及び手順に限定されるものではなく、本発明の要旨を逸脱しない範囲において変形例としてもよいのは言うまでもない。
【００３０】
例えば、実施例では、半導体基板１と配線パターン１６とが中継電極１０を介して接続された半導体素子２０を例に挙げて説明したが、これに限定されるものではなく、例えば、半導体基板１上に単層または複数層の半導体層を形成し、この半導体層とこの半導体層上に形成された配線パターン１６とを中継電極１０を介して接続する手順及び構成としてもよい。
【図面の簡単な説明】
【００３１】
【図１】本発明の半導体素子の製造方法の実施例を説明するための模式的断面図である。
【図２】本発明の半導体素子の製造方法の実施例を説明するための模式的断面図である。
【図３】本発明の半導体素子の製造方法の実施例を説明するための模式的断面図である。
【図４】本発明の半導体素子の製造方法の実施例を説明するための模式的断面図である。
【図５】本発明の半導体素子の製造方法の実施例を説明するための模式的断面図である。
【図６】本発明の半導体素子の製造方法の実施例を説明するための模式的断面図である。
【図７】従来の課題を説明するための模式的断面図である。
【符号の説明】
【００３２】
１  半導体基板、  ２  ゲート電極、  ３  拡散マスク、  ３ａ  開口部、  ５  ソース領域、  ６，１２  絶縁層、  ６ａ，１２ａ  穴部、  ７  バリアメタル膜、  ８，１５  導電膜、  １０  中継電極、  １４  密着性向上膜、  １６  配線パターン、  ２０  半導体素子、  ｔ２，ｔ６，ｔ８，ｔ１２  厚さ、  Ｒ６ａ，Ｒ１２ａ  穴径、  Ａ８，Ａ１２  表面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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