(57)【要約】【課題】従来の半導体装置では、コラム領域とゲート絶縁膜との距離が一定ではないことに起因してチャネルの厚みが不均一であるため、オン抵抗の上昇を抑制することが困難であった。【解決手段】半導体装置は、スーパージャンクション構造を有する半導体装置であって、半導体基板上に形成されたトレンチ内部に充填されたゲート電極と、周囲に前記ゲート電極が形成されたコラム領域とを有し、前記ゲート電極の延在する方向と前記コラム領域の端部は実質的に平行である。【選択図】図１
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【特許請求の範囲】
【請求項１】
スーパージャンクション構造を有する半導体装置であって、
半導体基板上に形成されたトレンチ内部に充填されたゲート電極と、
周囲に前記ゲート電極が形成されたコラム領域とを有し、
前記ゲート電極の延在する方向と前記コラム領域の外縁部は実質的に平行である半導体装置。
【請求項２】
前記コラム領域は四角形状であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記コラム領域が四角形状である場合、前記ゲート電極により形成されるチャネル面がシリコン（１００）面と等価の面方位であることを特徴とする請求項１あるいは２に記載の半導体装置。
【請求項４】
前記コラム領域は六角形状であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記コラム領域は、複数の辺を有する多角形状であり、
前記複数の辺のそれぞれ一辺と前記ゲート電極との距離が等しいことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記ゲート電極は多角形がメッシュ状に接続された平面形状を有し、
個々の当該多角形の内側にそれぞれ形成された前記コラム領域は、当該多角形の形状と相似形であることを特徴とする請求項１に記載の半導体装置。
【請求項７】
コラム領域を有するスーパージャンクション構造の半導体装置の製造方法であって、
半導体基板上に形成されたエピタキシャル層にメッシュ状のゲート電極を形成し、
前記エピタキシャル層中に、外縁部と前記ゲート電極の距離が前記エピタキシャル層の面方位に基づいて異なるイオン注入領域を形成し、
前記半導体基板に熱処理を施す半導体装置の製造方法。
【請求項８】
前記メッシュ状のゲート電極は、多角形状に形成され、
前記イオン注入領域の外縁部は、前記多角形状のゲート電極の角部に対応する部分において、前記ゲート電極に最も近接していることを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記メッシュ状のゲート電極は、多角形状に形成され、
前記イオン注入領域の外縁部は、前記多角形状のゲート電極の角部に対応する部分において、前記ゲート電極と第１の距離を有し、
前記多角形状のゲート電極の辺中央部では前記第１の距離よりも大きい第２の距離を有することを特徴とする請求項７あるいは８に記載の半導体装置の製造方法。
【請求項１０】
前記イオン注入領域の外縁部は、前記面方位の（１００）面と等価な面に対応する外縁部が前記ゲート電極と第１の距離を有し、
前記多角形状のゲート電極の辺中央部では前記第１の距離よりも大きい第２の距離を有することを特徴とする請求項７乃至９に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及び半導体装置の製造方法に関し、特にパワーＭＯＳＦＥＴ構造を有する半導体装置及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、縦型パワーＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）では、低オン抵抗化及び高耐圧化を実現するためにスーパージャンクション（超接合）構造が用いられている。このスーパージャンクション構造を用いた縦型パワーＭＯＳＦＥＴが特許文献１に記載されている。
【０００３】
図７に特許文献１に記載の技術を示す。図７は、パワーＭＯＳＦＥＴ７０の断面構造及び上面のレイアウトを示す図である。パワーＭＯＳＦＥＴ７０は、半導体基板７１上に形成されたドリフト領域７２にコラム領域７３を形成するスーパージャンクション構造を有している。図７における上面のレイアウトに示されるように、パワーＭＯＳＦＥＴ７０のコラム領域７３の間隔は等距離に形成されている。また、この半導体基板７１上には、ドリフト領域７２上に縦方向に配置されたベース領域７４及びソース領域７５よりも深い位置まで達するトレンチ（溝）が形成されている。そして、このトレンチには、ゲート電極７６が充填されている（トレンチゲート構造）。このパワーＭＯＳＦＥＴのゲート電極７６とソース電極７７との間にバイアス電圧を印加すると、ゲート電極７６とベース領域７４の接合面にはチャネルが形成される。その結果、このチャネルに基づいて、ソース領域７５とドレイン電極７８の間で電荷が移動するため、オン状態となる。
【０００４】
このように、特許文献１に記載のパワーＭＯＳＦＥＴは、コラム領域７３の間隔が等距離である。このため、チャージバランスの不均一が生じることはない。従って、スーパージャンクション構造による高耐圧を実現することが可能である。
【０００５】
なお、特許文献２には、素子活性部のコラム領域と外周部のコラム領域を同一の深さで形成することにより、素子活性部と外周部の電荷のバランスを均一にするパワーＭＯＳＦＥＴ８０が記載されている。（図８参照）。このパワーＭＯＳＦＥＴ８０では、素子活性部と外周部で空乏層は均一に発生し、空乏層を均一に厚くできる。従って、素子のブレークダウン電圧が向上するため、耐圧の向上が可能である。
【特許文献１】特開２００６−９３４３０号公報
【特許文献２】特開２００６−１６５４４１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の技術では、コラム領域とゲート電極との距離が一定ではないため、オン抵抗が上昇してしまう。図９は、図７（ｂ）に示すコラム領域の拡大図を示す図である。従来のコラム領域は円形に形成されている。このため、コラム領域とゲート電極との距離が一定ではないため、チャネルの厚みが不均一である。すなわち、コラム領域とゲート電極の最も接近した部分では、電流経路が狭くなり、高抵抗となる（図１０参照）。その結果、オン抵抗が上昇していた。
【課題を解決するための手段】
【０００７】
本発明の１態様による半導体装置は、スーパージャンクション構造を有する半導体装置であって、半導体基板上に形成されたトレンチ内部に充填されたゲート電極と、周囲に前記ゲート電極が形成されたコラム領域とを有し、前記ゲート電極の延在する方向と前記コラム領域の端部は実質的に平行である。
【０００８】
本発明の１態様による半導体装置の製造方法は、コラム領域を有するスーパージャンクション構造の半導体装置の製造方法であって、半導体基板上に形成されたエピタキシャル層にメッシュ状のゲート電極を形成し、前記エピタキシャル層中に、外縁部と前記ゲート電極の距離が前記エピタキシャル層の面方位に基づいて異なるイオン注入領域を形成し、
前記半導体基板に熱処理を施す。
【０００９】
本発明の半導体装置及び半導体装置の製造方法によれば、コラム領域とゲート絶縁膜との距離を一定にすることで、チャネルの厚みを均一にすることが可能である。
【発明の効果】
【００１０】
本発明によれば、オン抵抗の上昇を抑制することが可能である。
【発明を実施するための最良の形態】
【００１１】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１（ａ）は、本発明の実施の形態１に関わる半導体装置の断面図である。また、図１（ｂ）は図１に示す半導体装置の平面図である。なお、図１（ａ）は、図１（ｂ）におけるＡ−Ａ´ラインの断面を示す図である。
【００１２】
図１に示す半導体基板１は、例えばシリコン等によって形成されたｎ＋型（第１導電型）の半導体基板である。この半導体基板１上には、ドリフト領域２が形成されている。ドリフト領域２は、半導体基板１の表面で、例えばリンをドープしながらシリコンをエピタキシャル成長させて形成されるエピタキシャル層によって構成されるｎ−型（第１導電型）半導体である。このドリフト領域２及び半導体基板１は、縦型パワーＭＯＳＦＥＴのドレインとして動作する。
【００１３】
ドリフト領域２上には、ベース領域３が形成される。ベース領域３は、例えばボロンを含んだｐ型（第２導電型）半導体領域であり、縦型パワーＭＯＳＦＥＴの動作時にゲート電極６近傍にチャネルが形成される領域である。
【００１４】
また、ドリフト領域２内には、ｐ型半導体をコラム状に形成したコラム領域４が複数設けられている。コラム領域４は、例えばボロンを含んだＰ型（第２導電型）半導体である。このコラム領域４は、ベース領域３に接するとともに、ベース領域３に対して垂直方向でドラフト領域２内深く設けられている。
【００１５】
ベース領域３上であって、ゲート電極６によって挟まれる領域には、ソース領域５が形成されている。ソース領域５は、例えばヒ素を含んだｎ＋型（第１導電型）半導体領域であり、パワーＭＯＳＦＥＴのソースとして動作する。
【００１６】
また、半導体基板１上には、ソース領域５及びベース領域３よりも深い位置まで達するトレンチ（溝）が形成されている。このトレンチの内部にはゲート電極６が形成されている。ゲート電極６は、例えばポリシリコンによって形成され、トレンチの内部を開口部まで充填している。また、このゲート電極６はメッシュ状に形成されている。また、ゲート電極６及びソース領域５、ゲート電極６及びベース領域３、ゲート電極６及びドリフト領域２は、トレンチの内面を覆うように形成されたゲート絶縁膜７によって絶縁されている。このように、半導体基板１上に形成されたトレンチにゲート電極６を埋め込んだ構造は、トレンチゲート構造と称されている。
【００１７】
ソース領域５表面には、ソース電極８が形成されている。また、ソース電極８とゲート電極６との間には、層間膜９が形成されており、電気的に接続されていない。なお、ゲート電極６は、トレンチの開口部まで充填せず、ゲート電極と層間膜９の両方を埋め込むようにしてもよい。この場合は、ソース領域５の上に層間膜９を形成する必要がないため、ソース領域５とソース電極８と層間膜９との目合わせマージンが不要となるため、パワーＭＯＳＦＥＴをさらに微細化することができる。
【００１８】
図１（ｂ）は、図１（ａ）に示すパワーＭＯＳＦＥＴを上から見た場合のレイアウトを示す図である。コラム領域４は、四角形状に形成されている。なお、このコラム領域４はそれぞれ等間隔であることが望ましい。ここで、コラム領域４を四角形状に形成する方法について説明する。
【００１９】
図２は、コラム拡散層のフォトマスク形状とコラム領域の最終形状について示す図である。コラム領域４の最終形状は、リソグラフィによるパターニング、イオン注入による不純物の導入及び、熱処理による拡散工程を経て形成される。なお、図２に示すリソグラフィ後の形状（イオン注入領域）は、フォトマスクを用いて行なわれたリソグラフィ工程によって形成されたものである。また、コラム領域の最終形状は、熱処理を施して行われた拡散工程によって形成されたものである。
【００２０】
図３は、結晶面方位の違いによる、拡散係数の温度依存性を示す図である。図３に示すように、（１００）面と（１１０）面では拡散係数が異なる。例えば、約１０００℃において、シリコン中のボロンの（１００）面での拡散係数は（１１０）面での拡散係数より２倍程度大きい。拡散距離は、拡散係数の平方根に比例する。従って、（１００）面での拡散距離は（１１０）面の拡散距離の約１．４倍程度である。
【００２１】
ここで、（１００）面での拡散距離は（１１０）面の拡散距離の約１．４倍であることを考慮する。つまり、コラム領域の最終形状が四角形状となるように、リソグラフィ後の形状を形成する。具体的には、リソグラフィ後の形状に相当するイオン注入領域の外縁部において、ゲート電極の角部に対応する部分では、ゲート電極との距離が最も近く、一方、イオン注入領域の外縁部の一辺の中央部では、ゲート電極との距離が最も長くなるように形成する。すると、コラム領域の最終形状は四角形状となる。このため、コラム領域からゲート絶縁膜までの距離は一定となる。なお、コラム領域は不純物の熱拡散により形成されるため、角部では若干丸くなる。一方、ゲート電極の角部についても、ゲート絶縁膜をシリコンの熱酸化により形成した場合は、ある程度丸くなる。厳密に言えば、コラム領域の角部においてはゲート絶縁膜までの距離が若干長くなる部分があるが、従来技術と比較すると一定距離となる領域が格段に広がっている。
【００２２】
次に、半導体装置１００の動作について説明する。まず、パワーＭＯＳＦＥＴ１００のゲート電極６とソース電極５との間にバイアス電圧を印加しない状態で、ドレイン電極とソース電極８との間に逆バイアス電圧が印加される場合について説明する。この場合、ドリフト領域２とベース領域３の間、ドリフト領域２とコラム領域４の間及び、コラム領域４と半導体基板１の間の各接合部には空乏層が発生する。その結果、ドレイン電極とソース電極５との間には電流が流れなくなるため、オフ状態となる。
【００２３】
次に、パワーＭＯＳＦＥＴ１００のゲート電極６とソース電極８との間にバイアス電圧が印加される場合について説明する。この場合、ゲート電極６の電圧が高いため、ゲート電極６とベース領域３の接合面にはチャネルが形成される。その結果、このチャネルに基づいて、ソース領域５とドレイン電極の間で電荷が移動するため、オン状態となる。
【００２４】
図１０は従来のパワーＭＯＳＦＥＴがオン状態である場合の電流経路を示す図である。従来のパワーＭＯＳＦＥＴでは、コラム領域が円形であったため（図９参照）、コラム領域とゲート絶縁膜までの距離が一定ではなく不均衡であった。そのため、チャネルとコラム領域との間が狭い領域が存在していた。従って、この狭い領域では、オン電流が阻害され高抵抗となっていた。
【００２５】
一方、図４は、本実施の形態におけるパワーＭＯＳＦＥＴ１００がオン状態である場合の電流経路を示す図である。本実施の形態におけるパワーＭＯＳＦＥＴ１００では、コラム領域４とゲート絶縁膜７との距離が一定である。そのため、高抵抗領域が存在せず、オン抵抗の上昇を抑制することができる。
【００２６】
以上に示したように、本実施の形態では、マスクの補償パターンを用いてコラム領域４を四角形状とする。コラム領域４を四角形状にすることで、コラム領域４からゲート絶縁膜７までの距離を一定とすることが可能となる。このため、チャネルの厚みを均一にすることが可能である。従って、オン電流を阻害する高抵抗部分をなくすことができ、オン抵抗の上昇を抑制することが可能である。
【００２７】
また、外縁部が四角形状のゲート電極の角部に対応する部分においてゲート電極に最も近接しているようにイオン注入領域を形成する。このような形状のイオン注入領域を形成することによって、四角形状のコラム領域を形成することが可能である。
【００２８】
また、電子移動度は、（１００）面と等価な面で最大となる。よって、チャネルとなる面を（１００）面と等価な面とすることによって、パワーＭＯＳＦＥＴがオン状態である場合のチャネル部の抵抗をより低減することが可能である。
【００２９】
実施の形態２
図５は、本実施の形態２の半導体装置２００を示す図である。なお、図５において、図１と共通する構成に関しては、同一の符号を付し、その詳細な説明を省略する。図５（ａ）に示す半導体装置２００の断面図は、図１に示す半導体装置の断面図と同一である。図１（ｂ）に示す本実施の形態１における半導体装置１００の平面図は、コラム領域が四角形状に形成されている。一方、図５（ｂ）に示す本実施の形態２の半導体装置２００では、コラム領域が六角形状に形成されている。この六角形状に形成されたコラム領域からゲート絶縁膜までの距離は一定である。以下、コラム領域を六角形状に形成する方法について説明する。
【００３０】
図６は、コラム領域を六角形状に形成する場合のマスクの補償パターンを示す図である。コラム領域の最終形状を形成する工程については、実施の形態１に示したコラム領域の最終形状を形成する工程と同一であるため、ここでは省略する。
【００３１】
六角形状のコラム領域を形成する場合においても、（１００）面での拡散距離は（１１０）面の拡散距離の約１．４倍であることを考慮する。つまり、コラム領域の最終形状が六角形状となるように、リソグラフィ後の形状を形成する。具体的には、リソグラフィ後の形状に相当するイオン注入領域の外縁部において、ゲート電極の角部に対応する部分では、ゲート電極との距離が最も近く、一方、イオン注入領域の外縁部の一辺の中央部では、ゲート電極との距離が最も長くなるように形成する。すると、コラム領域の最終形状は六角形状となる。このため、コラム領域からゲート絶縁膜までの距離は一定となる。また、チャネルとなる面は（１００）面と等価な２面とそれ以外の４面があるが、（１００）と等価ではない４面に対する六角形の４辺は（１００）と等価な２面に対する六角形の２辺よりもチャネル面との距離をより離すようにイオン注入領域の外縁部の辺を形成することで、コラム領域の最終形状ではコラム領域からゲート絶縁膜までの距離はほぼ一定となる。
【００３２】
以上に示したように、本実施の形態では、マスクの補償パターンを用いてコラム領域を六角形状とする。コラム領域を六角形状とすることで、コラム領域からゲート絶縁膜までのチャネルの厚みを一定とすることが可能となる。従って、オン電流を阻害する高抵抗部分をなくすことができ、オン抵抗の上昇を抑制することが可能である。
【００３３】
また、外縁部が六角形状のゲート電極の角部に対応する部分においてゲート電極に最も近接しているようにイオン注入領域を形成する。このような形状のイオン注入領域を形成することによって、六角形状のコラム領域を形成することが可能である。
【００３４】
また、本実施の形態２におけるコラム領域を設けたパワーＭＯＳＦＥＴは本実施の形態１におけるコラム領域を設けたパワーＭＯＳＦＥＴよりも、同一の設計の基では（同一の製造設備）高集積化が可能である。このため、本実施の形態１におけるパワーＭＯＳＦＥＴと比較すると、単位面積当たりのチャネル幅を大きくすることが可能である。
【００３５】
以上、本発明では、パワーＭＯＳＦＥＴにおけるコラム形状を所定の形状に形成する。コラム領域とゲート絶縁膜との距離を一定にすることで、チャネルの厚みを均一にすることが可能となる。従って、オン抵抗を阻害する高抵抗部分をなくすことができ、オン抵抗の上昇を抑制することが可能である。
【図面の簡単な説明】
【００３６】
【図１】本実施の形態１に関わるパワーＭＯＳＦＥＴ１００の断面構造及び上面のレイアウトを示す図である。
【図２】本実施の形態１に関わるコラム領域を四角形状に形成する場合のマスクの補償パターンを示す図である。
【図３】本実施の形態１に関わる面方位の違いによる、拡散係数の温度依存性を示す図である
【図４】本実施の形態１に関わるパワーＭＯＳＦＥＴがオン状態である場合の電流経路を示す図である。
【図５】本実施の形態２に関わるパワーＭＯＳＦＥＴ２００の断面構造及び上面のレイアウトを示す図である。
【図６】本実施の形態２に関わるコラム領域を六角形状に形成する場合のマスクの補償パターンを示す図である。
【図７】従来のパワーＭＯＳＦＥＴ７０の断面構造及び上面のレイアウトを示す図である。
【図８】従来のパワーＭＯＳＦＥＴ８０の断面構造及び上面のレイアウトを示す図である。
【図９】従来のコラム領域の形状を示す図である。
【図１０】従来のパワーＭＯＳＦＥＴがオン状態である場合の電流経路を示す図である。
【符号の説明】
【００３７】
１００、２００          パワーＭＯＳＦＥＴ
１                      半導体基板
２                      ドリフト領域
３                      ベース領域
４                      コラム領域
５                      ソース領域
６                      ゲート電極
７                      ゲート絶縁膜
８                      ソース電極
９                      層間膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2008300420.tif 000007
【図６】
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【図７】
2008300420.tif 000009
【図８】
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【図９】
2008300420.tif 000011
【図１０】
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