(57)【要約】【課題】  アクティブマトリクス型の液晶表示装置の表示品質を向上させる。【解決手段】  複数本の走査信号線と、前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、マトリクス状に配置された多数個のＴＦＴ素子とを有し、前記多数個のＴＦＴ素子は、それぞれ、前記複数本の走査信号線のうちの１本にゲートが接続され、前記複数本の映像信号線のうちの１本にドレインまたはソースのいずれか一方が接続されている表示パネルを有する表示装置であって、前記多数個のＴＦＴ素子は、前記ゲートが接続されている走査信号線の信号入力端からの距離および前記ドレインまたはソースのいずれか一方が接続されている映像信号線の信号入力端からの距離に応じて、それぞれのＴＦＴ素子のチャネル幅またはチャネル長あるいはその両方が異なる表示装置。【選択図】        図９（ｂ）
2008304659.tif 000002
【特許請求の範囲】
【請求項１】
複数本の走査信号線と、前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、マトリクス状に配置された多数個のＴＦＴ素子とを有し、
前記多数個のＴＦＴ素子は、それぞれ、前記複数本の走査信号線のうちの１本にゲートが接続され、前記複数本の映像信号線のうちの１本にドレインまたはソースのいずれか一方が接続されている表示パネルを有する表示装置であって、
前記多数個のＴＦＴ素子は、前記ゲートが接続されている走査信号線の信号入力端からの距離および前記ドレインまたはソースのいずれか一方が接続されている映像信号線の信号入力端からの距離に応じて、それぞれのＴＦＴ素子のチャネル幅またはチャネル長あるいはその両方が異なることを特徴とする表示装置。
【請求項２】
前記マトリクス状に配置された前記多数個のＴＦＴ素子のうちの、前記ゲートが共通の走査信号線に接続されている複数個のＴＦＴ素子は、前記走査信号線の信号入力端からの距離が長くなるにしたがい、前記チャネル幅を前記チャネル長で除した値が大きくなり、
前記マトリクス状に配置された前記多数個のＴＦＴ素子のうちの、前記ドレインまたはソースのいずれか一方が共通の映像信号線に接続されている複数個のＴＦＴ素子は、前記映像信号線の信号入力端からの距離が長くなるにしたがい、前記チャネル幅を前記チャネル長で除した値が大きくなることを特徴とする請求項１に記載の表示装置。
【請求項３】
前記ゲートが共通の走査信号線に接続されている複数個のＴＦＴ素子は、前記走査信号線の信号入力端からの距離が長くなるにしたがい、隣接する２つのＴＦＴ素子の前記チャネル幅を前記チャネル長で除した値の差が小さくなり、
前記ドレインまたはソースのいずれか一方が共通の映像信号線に接続されている複数個のＴＦＴ素子は、前記映像信号線の信号入力端からの距離が長くなるにしたがい、隣接する２つのＴＦＴ素子の前記チャネル幅を前記チャネル長で除した値の差が小さくなることを特徴とする請求項２に記載の表示装置。
【請求項４】
前記ゲートが共通の走査信号線に接続されている複数個のＴＦＴ素子における前記チャネル幅を前記チャネル長で除した値の変化率は、前記複数個のＴＦＴ素子のうちのある特定のＴＦＴ素子を境にして変化し、前記ある特定のＴＦＴ素子よりも前記走査信号線の信号入力端に近いＴＦＴ素子における前記チャネル幅を前記チャネル長で除した値の変化率が、前記ある特定のＴＦＴ素子よりも前記走査信号線の信号入力端から遠いＴＦＴ素子における前記チャネル幅を前記チャネル長で除した値の差の変化率よりも大きく、
前記ドレインまたはソースのいずれか一方が共通の映像信号線に接続されている複数個のＴＦＴ素子における前記チャネル幅を前記チャネル長で除した値の変化率は、前記複数個のＴＦＴ素子のうちのある特定のＴＦＴ素子を境にして変化し、前記ある特定のＴＦＴ素子よりも前記映像信号線の信号入力端に近いＴＦＴ素子における前記チャネル幅を前記チャネル長で除した値の変化量が、前記ある特定のＴＦＴ素子よりも前記映像信号線の信号入力端から遠いＴＦＴ素子における前記チャネル幅を前記チャネル長で除した値の変化量よりも大きいことを特徴とする請求項３に記載の表示装置。
【請求項５】
前記ゲートが共通の走査信号線に接続されている複数個のＴＦＴ素子における前記ある特定のＴＦＴ素子は、前記走査信号線の信号入力端から最も近いＴＦＴ素子と、前記走査信号線の信号入力端から最も遠いＴＦＴ素子との間を１：２に分割する位置またはその近傍に配置されているＴＦＴ素子であり、
前記ドレインまたはソースのいずれか一方が共通の映像信号線に接続されている複数個のＴＦＴ素子における前記ある特定のＴＦＴ素子は、前記映像信号線の信号入力端から最も近いＴＦＴ素子と、前記映像信号線の信号入力端から最も遠いＴＦＴ素子との間を１：２に分割する位置またはその近傍に配置されているＴＦＴ素子であることを特徴とする請求項４に記載の表示装置。
【請求項６】
前記マトリクス状に配置された前記多数個のＴＦＴ素子は、前記ゲートが接続されている走査信号線の信号入力端からの距離および前記ドレインまたはソースのいずれか一方が接続されている映像信号線の信号入力端からの距離に応じて、ゲート絶縁膜の厚さが異なることを特徴とする請求項１乃至請求項５のいずれか１項に記載の表示装置。
【請求項７】
前記表示パネルは、一対の基板の間に液晶材料を封入した液晶表示パネルであることを特徴とする請求項１乃至請求項６のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に、ＴＦＴ素子がマトリクス状に配置されたアクティブマトリクス型の液晶表示装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
従来、テレビやパーソナルコンピュータ（ＰＣ：Ｐｅｒｓｏｎａｌ  Ｃｏｍｐｕｔｅｒ）向けのディスプレイには、たとえば、アクティブマトリクス型の液晶表示装置を用いたものがある。アクティブマトリクス型の液晶表示装置は、一対の基板の間に液晶を封入した液晶表示パネルを有し、前記一対の基板のうちの一方の基板には、多数個のアクティブ素子（スイッチング素子と呼ぶこともある）がマトリクス状に配置されている。液晶表示装置における前記アクティブ素子は、たとえば、ＴＦＴ素子であることが多い。
【０００３】
前記一対の基板のうちの、多数個のＴＦＴ素子がマトリクス状に配置されている基板（以下、ＴＦＴ基板と呼ぶ）は、ガラス基板などの絶縁基板の表面に、複数本の走査信号線と、前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、マトリクス状に配置された多数個のＴＦＴ素子と、マトリクス状に配置された多数個の画素電極とを有する。
【０００４】
また、アクティブマトリクス型の液晶表示装置において、液晶表示パネルの表示領域は、ＴＦＴ素子およびＴＦＴ素子のソースに接続された画素電極を有する画素の集合で構成されており、走査信号線の延在方向に並んだ複数個の画素の各ＴＦＴ素子のゲートは、たとえば、１本の共通の走査信号線に接続されている。また、映像信号線の延在方向に並んだ複数個の画素の各ＴＦＴ素子のドレインは、たとえば、１本の共通の映像信号線に接続されている。
【０００５】
また、各画素の画素電極は、前記液晶および共通電極（対向電極と呼ぶこともある）とともに画素容量（液晶容量と呼ぶこともある）を形成している。
【０００６】
なお、本明細書では、前記ＴＦＴ素子のソースとドレインについて、画素電極に接続しているほうをソースと呼び、映像信号線に接続しているほうをドレインと呼んでいるが、この逆、すなわち画素電極に接続しているほうをドレインと呼び、映像信号線に接続しているほうをソースと呼ぶこともある。
【０００７】
アクティブマトリクス型の液晶表示装置において、走査信号線の延在方向に並んだ複数個のＴＦＴ素子のゲートは、前述のように、１本の共通の走査信号線に接続されているのが一般的である。このとき、ゲートが１本の共通の走査信号線に接続している複数個のＴＦＴ素子のバイアス条件は、当該走査信号線の信号入力端からの距離に応じて変化する。すなわち、ゲートと走査信号線の信号入力端との距離が短いＴＦＴ素子と、ゲートと走査信号線の信号入力端からの距離が長いＴＦＴ素子とではバイアス条件が異なる。そして、このＴＦＴ素子のバイアス条件の違いにより、たとえば、各画素（画素電極）における、未書き込み電圧と呼ばれる電圧、およびフィードスルー電圧と呼ばれる電圧に変化が生じる。
【０００８】
前記未書き込み電圧や前記フィードスルー電圧は、簡単に言うと、映像信号線に入力された映像信号における、ある画素に対する階調信号の電圧と、当該画素のＴＦＴ素子のゲートがオンになっている間に当該画素の画素電極に実際に書き込まれた電圧との間に生じる電位差である。そして、各画素における前記未書き込み電圧や前記フィードスルー電圧が異なると、輝度むらやフリッカなどが顕著になり、１枚の表示装置（表示パネル）における画質むらが顕著になるという問題があった。
【０００９】
そのため、近年のアクティブマトリクス型のＴＦＴ素子液晶表示装置では、たとえば、ゲートが１本の共通の走査信号線に接続されている複数個のＴＦＴ素子について、当該走査信号線の信号入力端からの距離に応じて、各ＴＦＴ素子のサイズ（たとえば、チャネル幅Ｗをチャネル長Ｌで除した値Ｗ／Ｌ）を変える方法が提案されている（たとえば、特許文献１や特許文献２を参照。）。
【００１０】
前記特許文献１や前記特許文献２に記載された表示装置では、走査信号線に入力された走査信号の遅延に着目し、たとえば、ゲートが１本の共通の走査信号線に接続されている複数個のＴＦＴ素子は、当該走査信号線の信号入力端からの距離が長いＴＦＴ素子ほどサイズＷ／Ｌが大きくなるように形成している。すなわち、たとえば、図１８に示したような構成において、ゲートが走査信号線ＧＬ１に接続されている各ＴＦＴ素子Ｔｒ１，１，…，Ｔｒ１，ｊ，…，Ｔｒ１，Ｍについてみると、走査信号線ＧＬ１の信号入力端から最も近いＴＦＴ素子Ｔｒ１，１のサイズが最も小さく、走査信号線ＧＬ１の信号入力端からの距離が長いＴＦＴ素子ほど、サイズが大きくなるようにしている。なお、図１８は、従来の液晶表示パネルの概略構成の一例を説明するための模式回路図である。また、図１８において、各走査信号線ＧＬ１，ＧＬｉ−１，ＧＬｉ，ＧＬＮ−１，ＧＬＮの左端の三角形の印は走査信号の信号入力端であることを示し、各映像信号線ＤＬ１，ＤＬ２，ＤＬｊ，ＤＬｊ＋１，ＤＬＭの上端の三角形の印は映像信号の信号入力端であることを示している。
【特許文献１】特開平５−２３２５１２号公報
【特許文献２】特開平９−２５８２６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
ところで、液晶テレビなどに用いられる液晶表示装置（液晶表示パネル）は、近年、さらなる大面積化（大画面化）や高精細化が進んでいる。そのため、配線抵抗および配線容量が増大する傾向にあり、走査信号線における走査信号の遅延だけでなく、映像信号線における映像信号の遅延も増大する。またさらに、たとえば、倍速駆動などの高速駆動化された液晶表示装置では、各ＴＦＴ素子に、短時間でのスイッチング動作が要求される。そのため、たとえば、ドレインが１本の共通の映像信号線に接続されているＴＦＴ素子を有する各画素における前記未書き込み電圧および前記フィードスルー電圧の変化も大きくなる傾向にある。
【００１２】
しかしながら、従来の、たとえば、前記特許文献１や前記特許文献２に記載された表示装置では、ドレインが１本の共通の映像信号線に接続されている複数個のＴＦＴ素子のサイズＷ／Ｌは、同じサイズになるように形成している。すなわち、たとえば、図１８に示したような構成において、ドレインが映像信号線ＤＬ１に接続されている各ＴＦＴ素子Ｔｒ１，１，…，Ｔｒｉ，１，…，ＴｒＮ，１についてみると、各ＴＦＴ素子Ｔｒ１，１，…，Ｔｒｉ，１，…，ＴｒＮ，１のサイズＷ／Ｌは、映像信号線ＤＬ１の信号入力端からの距離によらず、ほぼ同じ値である。また、他の映像信号線、たとえば、映像信号線ＤＬｊに接続されている各ＴＦＴ素子Ｔｒ１，ｊ，…，Ｔｒｉ，ｊ，…，ＴｒＮ，ｊについてみた場合も、同様に、各ＴＦＴ素子Ｔｒ１，ｊ，…，Ｔｒｉ，ｊ，…，ＴｒＮ，ｊのサイズＷ／Ｌは、ほぼ同じ値である。
【００１３】
そのため、液晶表示パネルが大画面化または高精細化あるいは高速駆動化すると、各画素における前記未書き込み電圧および前記フィードスルー電圧の変化に面内分布（二次元分布）が生じる。したがって、従来の、たとえば、前記特許文献１や前記特許文献２に記載されたような構成の表示装置では、輝度むらやフリッカと呼ばれる現象を防ぐことが難しく、１枚の液晶表示装置（液晶表示パネル）における表示品質が低下するという問題があった。
【００１４】
本発明の目的は、たとえば、アクティブマトリクス型の液晶表示装置の表示品質を向上させることが可能な技術を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概略を説明すれば、以下の通りである。
【００１７】
（１）複数本の走査信号線と、前記複数本の走査信号線と立体的に交差する複数本の映像信号線と、マトリクス状に配置された多数個のＴＦＴ素子とを有し、前記多数個のＴＦＴ素子は、それぞれ、前記複数本の走査信号線のうちの１本にゲートが接続され、前記複数本の映像信号線のうちの１本にドレインまたはソースのいずれか一方が接続されている表示パネルを有する表示装置であって、前記多数個のＴＦＴ素子は、前記ゲートが接続されている走査信号線の信号入力端からの距離および前記ドレインまたはソースのいずれか一方が接続されている映像信号線の信号入力端からの距離に応じて、それぞれのＴＦＴ素子のチャネル幅またはチャネル長あるいはその両方が異なる表示装置。
【００１８】
（２）前記（１）の表示装置において、前記マトリクス状に配置された前記多数個のＴＦＴ素子のうちの、前記ゲートが共通の走査信号線に接続されている複数個のＴＦＴ素子は、前記走査信号線の信号入力端からの距離が長くなるにしたがい、前記チャネル幅を前記チャネル長で除した値が大きくなり、前記マトリクス状に配置された前記多数個のＴＦＴ素子のうちの、前記ドレインまたはソースのいずれか一方が共通の映像信号線に接続されている複数個のＴＦＴ素子は、前記映像信号線の信号入力端からの距離が長くなるにしたがい、前記チャネル幅を前記チャネル長で除した値が大きくなる表示装置。
【００１９】
（３）前記（２）の表示装置において、前記ゲートが共通の走査信号線に接続されている複数個のＴＦＴ素子は、前記走査信号線の信号入力端からの距離が長くなるにしたがい、隣接する２つのＴＦＴ素子の前記チャネル幅を前記チャネル長で除した値の差が小さくなり、前記ドレインまたはソースのいずれか一方が共通の映像信号線に接続されている複数個のＴＦＴ素子は、前記映像信号線の信号入力端からの距離が長くなるにしたがい、隣接する２つのＴＦＴ素子の前記チャネル幅を前記チャネル長で除した値の差が小さくなる表示装置。
【００２０】
（４）前記（３）の表示装置において、前記ゲートが共通の走査信号線に接続されている複数個のＴＦＴ素子における前記チャネル幅を前記チャネル長で除した値の変化率は、前記複数個のＴＦＴ素子のうちのある特定のＴＦＴ素子を境にして変化し、前記ある特定のＴＦＴ素子よりも前記走査信号線の信号入力端に近いＴＦＴ素子における前記チャネル幅を前記チャネル長で除した値の変化率が、前記ある特定のＴＦＴ素子よりも前記走査信号線の信号入力端から遠いＴＦＴ素子における前記チャネル幅を前記チャネル長で除した値の差の変化率よりも大きく、前記ドレインまたはソースのいずれか一方が共通の映像信号線に接続されている複数個のＴＦＴ素子における前記チャネル幅を前記チャネル長で除した値の変化率は、前記複数個のＴＦＴ素子のうちのある特定のＴＦＴ素子を境にして変化し、前記ある特定のＴＦＴ素子よりも前記映像信号線の信号入力端に近いＴＦＴ素子における前記チャネル幅を前記チャネル長で除した値の変化量が、前記ある特定のＴＦＴ素子よりも前記映像信号線の信号入力端から遠いＴＦＴ素子における前記チャネル幅を前記チャネル長で除した値の変化量よりも大きい表示装置。
【００２１】
（５）前記（４）の表示装置において、前記ゲートが共通の走査信号線に接続されている複数個のＴＦＴ素子における前記ある特定のＴＦＴ素子は、前記走査信号線の信号入力端から最も近いＴＦＴ素子と、前記走査信号線の信号入力端から最も遠いＴＦＴ素子との間を１：２に分割する位置またはその近傍に配置されているＴＦＴ素子であり、前記ドレインまたはソースのいずれか一方が共通の映像信号線に接続されている複数個のＴＦＴ素子における前記ある特定のＴＦＴ素子は、前記映像信号線の信号入力端から最も近いＴＦＴ素子と、前記映像信号線の信号入力端から最も遠いＴＦＴ素子との間を１：２に分割する位置またはその近傍に配置されているＴＦＴ素子である表示装置。
【００２２】
（６）前記（１）乃至（５）のいずれかの表示装置において、前記マトリクス状に配置された前記多数個のＴＦＴ素子は、前記ゲートが接続されている走査信号線の信号入力端からの距離および前記ドレインまたはソースのいずれか一方が接続されている映像信号線の信号入力端からの距離に応じて、ゲート絶縁膜の厚さが異なる表示装置。
【００２３】
（７）前記（１）乃至（６）のいずれかの表示装置において、前記表示パネルは、一対の基板の間に液晶材料を封入した液晶表示パネルである表示装置。
【発明の効果】
【００２４】
本発明によれば、ゲートが１本の共通の走査信号線に接続されている複数個のＴＦＴ素子のバイアス条件の変化に対する影響を低減できるとともに、ドレインが１本の共通の映像信号線に接続されている複数個のＴＦＴ素子のバイアス条件の変化に対する影響を低減できる。そのため、表示領域を構成する各画素の未書き込み電圧およびフィードスルー電圧をほぼ均一にでき、アクティブマトリクス型の表示装置の表示品質を向上させることができる。
【００２５】
また、本発明によれば、走査信号線に入力された走査信号の遅延および映像信号線に入力された映像信号の遅延による各ＴＦＴ素子のバイアス条件の変化に対する影響を低減できるだけでなく、たとえば、各ＴＦＴ素子のゲート絶縁膜の膜厚の変動による各ＴＦＴ素子のバイアス条件の変化に対する影響を低減できる。そのため、アクティブマトリクス型の表示装置の表示品質をさらに向上させることができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明について、図面を参照して実施の形態（実施例）とともに詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは、同一符号を付け、その繰り返しの説明は省略する。
【００２７】
図１（ａ）は、本発明にかかわる液晶表示装置の概略構成の一例を示す模式ブロック図である。図１（ｂ）は、図１（ａ）に示した液晶表示パネルにおける１つの画素の回路構成の一例を示す模式回路図である。
図２（ａ）は、図１（ａ）に示した液晶表示パネルの表示領域の４つの角部に位置する画素の各ＴＦＴ素子に入力される走査信号の波形および映像信号の波形の一例を示す模式図である。図２（ｂ）は、未書き込み電圧およびフィードスルー電圧の定義を説明するための模式図である。図２（ｃ）は、図２（ａ）に示した２つの画素ＳＰ１，ＳＰ４における未書き込み電圧の大きさを比較する模式図である。
図３は、従来の１枚の液晶表示パネルの表示領域における未書き込み電圧の大きさの分布の一例を示す模式図である。
【００２８】
本発明は、たとえば、アクティブマトリクス型の液晶表示装置に適用することができる。アクティブマトリクス型の液晶表示装置は、たとえば、図１（ａ）に示すように、第１の方向（横方向）に長く延びる複数本の走査信号線ＧＬおよび第２の方向（縦方向）に長く延びる複数本の映像信号線ＤＬとを有する液晶表示パネル１と、液晶表示パネル１の複数本の映像信号線ＤＬに映像信号（階調データと呼ぶこともある）を入力するデータドライバ２と、液晶表示パネル１の複数本の走査信号線ＧＬに走査信号を入力するゲートドライバ３と、液晶表示パネル１の共通電極（図示しない）に共通電位の電圧信号Ｖｃｏｍを入力する共通電圧入力回路４とを有する。
【００２９】
また、液晶表示パネル１の表示領域ＤＡは、アクティブ素子（スイッチング素子）として機能するＴＦＴ素子が、たとえば、前記第１の方向および前記第２の方向にマトリクス状に配置されている。また、表示領域ＤＡは、前記第１の方向および前記第２の方向にマトリクス状に配置された複数の画素の集合で構成されており、１つの画素が占める領域は、たとえば、隣接する２本の走査信号線ＧＬと隣接する２本の映像信号線ＤＬとで囲まれる領域に相当する。
【００３０】
また、表示領域を構成する各画素は、ＴＦＴ素子および画素電極を有し、たとえば、図１（ｂ）に示すように、隣接する２本の走査信号線ＧＬｎ，ＧＬｎ＋１と隣接する２本の映像信号線ＤＬｍ，ＤＬｍ＋１とで囲まれた領域の画素が有するＴＦＴ素子Ｔｒは、ゲートが走査信号線ＧＬｎ＋１に接続されており、ドレインが映像信号線ＤＬｍに接続されている。また、ＴＦＴ素子Ｔｒのソースは、当該画素が有する画素電極ＰＸに接続されている。
【００３１】
また、液晶表示パネル１は、一対の基板の間に液晶を封入した表示パネルであり、走査信号線ＧＬ、映像信号線ＤＬ、ＴＦＴ素子Ｔｒ、および画素電極ＰＸは、前記一対の基板のうちの一方の基板（以下、ＴＦＴ基板と呼ぶ）に形成されている。
【００３２】
また、画素電極ＰＸは、共通電極ＣＴおよび液晶ＬＣとともに画素容量（液晶容量）を形成している。このとき、共通電極ＣＴは、前記ＴＦＴ基板に形成されていることもあるし、前記一対の基板のうちの他方の基板（以下、対向基板と呼ぶ）に形成されていることもある。
【００３３】
またさらに、図１（ｂ）では省略しているが、画素電極ＰＸは、たとえば、隣接する２本の走査信号線ＧＬｎ，ＧＬｎ＋１のうちの、ＴＦＴ素子Ｔｒのゲートが接続していないほうの走査信号線ＧＬｎ、および画素電極ＰＸと走査信号線ＧＬｎとの重畳領域に介在する絶縁層とともに保持容量を形成している。
【００３４】
ところで、液晶表示装置のうちの、たとえば、液晶テレビなどの大型の液晶表示装置では、各走査信号線ＧＬの延在方向（横方向）の長さだけでなく、各映像信号線ＤＬの延在方向（縦方向）の長さも非常に長くなってきている。そのため、各走査信号線ＧＬに入力された走査信号の遅延量および各映像信号線ＤＬに入力された映像信号の遅延量は増大し、信号入力端からの距離が近い画素と遠い画素では、ＴＦＴ素子に入力される信号の波形に違いが生じる。このとき、図１（ａ）に示した表示領域ＤＡの４つの角部に位置する画素ＳＰ１，ＳＰ２，ＳＰ３，ＳＰ４の各画素のＴＦＴ素子のゲートに入力される走査信号ＶＧの波形およびドレインに入力される映像信号ＤＡＴＡの波形は、たとえば、図２（ａ）に示すようになっている。なお、図２（ａ）には、４つの画素ＳＰ１，ＳＰ２，ＳＰ３，ＳＰ４の各画素が有するＴＦＴ素子に実際に入力される走査信号ＶＧおよび映像信号ＤＡＴＡの波形を実線で示し、理想的な波形（入力波形）を点線で示している。
【００３５】
表示領域ＤＡの左上の角部に位置する画素ＳＰ１は、走査信号線ＧＬの信号入力端から近く、かつ、映像信号線ＤＬの信号入力端からも近い。そのため、図２（ａ）の左上に示すように、画素ＳＰ１のＴＦＴ素子のゲートに実際に入力される走査信号ＶＧの波形およびドレインに実際に入力される映像信号ＤＡＴＡの波形は、それぞれ理想的な波形（矩形）に近い波形になっている。
【００３６】
表示領域ＤＡの右上の角部に位置する画素ＳＰ２は、走査信号線ＧＬの信号入力端からは遠く、映像信号線ＤＬの信号入力端からは近い。そのため、図２（ａ）の右上に示すように、画素ＳＰ２のＴＦＴ素子のドレインに実際に入力される映像信号ＤＡＴＡの波形は理想的な波形（矩形）に近い波形になっているが、ゲートに実際に入力される走査信号ＶＧの波形は配線抵抗による遅延で画素ＳＰ１のＴＦＴ素子のゲートに入力される波形よりもなまった波形になっている。すなわち、画素ＳＰ２のＴＦＴ素子のゲートに実際に入力される走査信号ＶＧの波形は、走査信号ＶＧがオフからオンになる際の変化およびオンからオフになる際の変化が、画素ＳＰ１のＴＦＴ素子のゲートに入力される走査信号ＶＧにおける変化よりも緩やかになっている。
【００３７】
表示領域ＤＡの左下の角部に位置する画素ＳＰ３は、走査信号線ＧＬの信号入力端からは近く、映像信号線ＤＬの信号入力端からは遠い。そのため、図２（ａ）の左下に示すように、画素ＳＰ３のＴＦＴ素子のゲートに実際に入力される走査信号ＶＧの波形は理想的な波形（矩形）に近い波形になっているが、ドレインに実際に入力される映像信号ＤＡＴＡの波形は配線抵抗による遅延で画素ＳＰ１のＴＦＴ素子のドレインに入力される波形よりもなまった波形になっている。すなわち、画素ＳＰ３のＴＦＴ素子のドレインに実際に入力される映像信号ＤＡＴＡの波形は、当該画素ＳＰ３に対する映像信号ＤＡＴＡの開始位置における変化および終了位置における変化が、画素ＳＰ１のＴＦＴ素子のドレインに入力される映像信号ＤＡＴＡにおける変化よりも緩やかになっている。
【００３８】
表示領域ＤＡの右下の角部に位置する画素ＳＰ４は、走査信号線ＧＬの信号入力端から遠く、かつ、映像信号線ＤＬの信号入力端からも遠い。そのため、図２（ａ）の右下に示すように、画素ＳＰ４のＴＦＴ素子のゲートに実際に入力される走査信号ＶＧの波形および映像信号ＤＡＴＡの波形は、それぞれ配線抵抗による遅延で画素ＳＰ１のＴＦＴ素子に実際に入力される波形よりもなまった波形になっている。すなわち、画素ＳＰ４のＴＦＴ素子のゲートに実際に入力される走査信号ＶＧの波形は、走査信号ＶＧがオフからオンになる際の変化およびオンからオフになる際の変化が、画素ＳＰ１のＴＦＴ素子のゲートに入力される走査信号ＶＧにおける変化よりも緩やかになっている。また、画素ＳＰ４のＴＦＴ素子のドレインに実際に入力される映像信号ＤＡＴＡの波形は、当該画素ＳＰ４に対する映像信号ＤＡＴＡの開始位置における変化および終了位置における変化が、画素ＳＰ１のＴＦＴ素子のドレインに入力される映像信号ＤＡＴＡにおける変化よりも緩やかになっている。
【００３９】
また、図示は省略するが、たとえば、ゲートが、映像信号線ＤＬの信号入力端から最も近い走査信号線ＧＬ（ＧＬ１）に接続されている各画素のＴＦＴ素子に実際に入力される映像信号ＤＡＴＡの波形は、画素ＳＰ１のＴＦＴ素子および画素ＳＰ２のＴＦＴ素子に実際に入力される映像信号ＤＡＴＡの波形とほぼ同じである。しかしながら、当該各画素のＴＦＴ素子のゲートに実際に入力される走査信号ＶＧの波形は、走査信号線ＧＬ（ＧＬ１）の信号入力端からの距離が長くなるにつれて、画素ＳＰ１のＴＦＴ素子のゲートに入力される走査信号ＶＧの波形から画素ＳＰ２のＴＦＴ素子のゲートに入力される走査信号ＶＧの波形に変化していく。また、他の走査信号線ＧＬについても同様であり、ゲートが、ある１本の共通の走査信号線ＧＬに接続されているＴＦＴ素子についてみた場合、各ＴＦＴ素子のドレインに入力される映像信号ＤＡＴＡの波形はどのＴＦＴ素子でもほぼ同じであるが、各ＴＦＴ素子のゲートに入力される走査信号ＶＧの波形は走査信号線ＧＬの信号入力端からの距離が長くなるにつれて、理想的な矩形の波形からのずれ（なまり）が大きくなっていく。
【００４０】
また、ドレインが、ある１本の共通の映像信号線ＤＬに接続されているＴＦＴ素子についてみた場合は、各ＴＦＴ素子のゲートに入力される走査信号ＶＧの波形はほぼ同じであるが、各ＴＦＴ素子のドレインに入力される映像信号ＤＡＴＡの波形は、映像信号線ＤＬの信号入力端からの距離が長くなるにつれて、理想的な矩形の波形からのずれ（なまり）が大きくなっていく。
【００４１】
上記のようなことから、液晶表示パネルの表示領域ＤＡにある各画素のＴＦＴ素子に実際に入力される走査信号ＶＧの波形および映像信号ＤＡＴＡの波形の組み合わせは、表示領域ＤＡのどの２つのＴＦＴ素子を比較しても異なる。この走査信号ＶＧの波形および映像信号ＤＡＴＡの波形の違いは、各画素に形成される前記画素容量を充電するＴＦＴ素子のバイアス条件が異なることを意味する。そして、各画素のＴＦＴ素子のバイアス条件の違いにより、各画素における未書き込み電圧とフィードスルー電圧が変化する。
【００４２】
前記未書き込み電圧とは、たとえば、図２（ｂ）の（１）に示すように、ある画素のＴＦＴ素子のゲートに入力される走査信号ＶＧがオンになり、当該画素に対する映像信号ＤＡＴＡが画素電極ＰＸに書き込まれたときの、走査信号ＶＧがオンからオフに切り替わる時点（時刻）における画素電極ＰＸの電圧Ｖｐｘと映像信号ＤＡＴＡとの電位差ＶＬである。未書き込み電圧ＶＬの大きさは、走査信号ＶＧおよび映像信号ＤＡＴＡの立ち上がり時における波形のなまりと関係があり、走査信号ＶＧの遅延量および映像信号ＤＡＴＡの遅延量から決まるＴＦＴ素子のバイアス条件Ｖｇｓ，Ｖｄｓにより変化する。このとき、走査信号ＶＧおよび映像信号ＤＡＴＡの遅延量（波形のなまり）が大きいほどＴＦＴ素子のオン電流は低下するので、走査信号線ＧＬの信号入力端から遠い画素や、映像信号線ＤＬの信号入力端から遠い画素ほど、未書き込み電圧ＶＬが大きくなる。
【００４３】
また、前記フィードスルー電圧とは、たとえば、図２（ｂ）の（２）に示すように、ある画素のＴＦＴ素子のゲートに入力される走査信号ＶＧがオンになり、当該画素に対する映像信号ＤＡＴＡが画素電極ＰＸに書き込まれたときの、走査信号ＶＧがオンからオフに切り替わる時点（時刻）における画素電極ＰＸの電圧Ｖｐｘと切り替わった後における画素電極ＰＸの電圧Ｖｐｘとの電位差ＶＦＴである。フィードスルー電圧ＶＦＴは、走査信号ＶＧの立ち下がり時、すなわち走査信号ＶＧがオンからオフに切り替わるときの波形のなまりと関係があり、走査信号ＶＧの遅延量から決まるＴＦＴ素子のバイアス条件Ｖｇｓにより変化する。このとき、走査信号ＶＧの遅延量が大きいほどＴＦＴ素子のオン電流による再充電（過充電）が増加するので、走査信号線ＧＬの信号入力端から遠い画素ほど、フィードスルー電圧ＶＦＴが小さくなる。
【００４４】
以上のようなことから、たとえば、図１（ａ）に示した２つの画素ＳＰ１，ＳＰ４について、各画素で生じる未書き込み電圧ＶＬおよびフィードスルー電圧ＶＦＴの変化のうちの、未書き込み電圧ΔＶＬの変化についてみると、たとえば、図２（ｃ）に示すようになる。走査信号線ＧＬの信号入力端からの距離および映像信号線ＤＬの信号入力端からの距離がともに最も近い画素ＳＰ１は、ＴＦＴ素子に入力される走査信号ＶＧおよび映像信号ＤＡＴＡの立ち上がり時の波形がともにシャープであり、未書き込み電圧ＶＬは小さい。一方、走査信号線ＧＬの信号入力端からの距離および映像信号線ＤＬの信号入力端からの距離がともに最も遠い画素ＳＰ４では、ＴＦＴ素子に入力される走査信号ＶＧおよび映像信号ＤＡＴＡの立ち上がり時の波形がともになまっており、未書き込み電圧ΔＶＬが大きくなる。
【００４５】
また、表示領域ＤＡの全体でみると、各画素における未書き込み電圧ＶＬの大きさの分布は、たとえば、図３に二点鎖線で示したような分布になり、走査信号線の信号入力端からの距離および映像信号線の信号入力端からの距離がともに最も近い画素ＳＰ１で最も小さくなり、画素ＳＰ１からの距離が遠い画素ほど未書き込み電圧ＶＬが大きくなるような分布になる。
【００４６】
以下、このような各画素における未書き込み電圧ＶＬやフィードスルー電圧ＶＦＴの変化を小さくする液晶表示パネルの構成例の一例を説明する。
【実施例１】
【００４７】
図４は、本発明による実施例１の液晶表示パネルの概略構成を説明するための模式回路図である。
【００４８】
実施例１の液晶表示パネルでは、図４に示すように、表示領域ＤＡにマトリクス状に配置された複数個のＴＦＴ素子Ｔｒを、Ｔｒｎ，ｍと表記して区別する。Ｔｒｎ，ｍの添え字ｎは、１，２，…，ｉ，…，Ｎの整数のうちのいずれか１つであり、ゲートが接続されている走査信号線ＧＬｎを示す。また、Ｔｒｎ，ｍの添え字ｍは、１，２，…，ｊ，…，Ｍの整数のうちのいずれか１つであり、ドレインが接続されている映像信号線ＤＬｍを示す。
【００４９】
また、図４において、各走査信号線ＧＬ１，ＧＬｉ−１，ＧＬｉ，ＧＬＮ−１，ＧＬＮの左端の三角形の印は走査信号の信号入力端であることを示し、各映像信号線ＤＬ１，ＤＬ２，ＤＬｊ，ＤＬｊ＋１，ＤＬＭの上端の三角形の印は映像信号の信号入力端であることを示している。
【００５０】
このとき、たとえば、ゲートが走査信号線ＧＬ１に接続されている各ＴＦＴ素子Ｔｒは、走査信号線ＧＬ１の信号入力端に近いＴＦＴ素子から順に、Ｔｒ１，１，Ｔｒ１，２，…，Ｔｒ１，ｊ，…，Ｔｒ１，Ｍと表される。つまり、ゲートが、ある１本の共通の走査信号線ＧＬｎに接続されているＴＦＴ素子Ｔｒは、走査信号線ＧＬｎの信号入力端に近いほうから順に、Ｔｒｎ，１，Ｔｒｎ，２，…，Ｔｒｎ，ｊ，…，Ｔｒｎ，Ｍと表される。
【００５１】
そして、実施例１の液晶表示パネルでは、まず、ゲートが１本の共通の走査信号線ＧＬｎに接続されている各ＴＦＴ素子（Ｔｒｎ，１，Ｔｒｎ，２，…，Ｔｒｎ，ｊ，…，Ｔｒｎ，Ｍ）について、たとえば、下記表１に示すように、各ＴＦＴ素子におけるチャネル幅Ｗ、チャネル長Ｌ、およびサイズ（チャネル幅をチャネル長で除した値Ｗ／Ｌ）を、ＴＦＴ素子毎に独立して設定する。このとき、各ＴＦＴ素子（Ｔｒｎ，ｍ（ｍ＝１，２，…，ｊ，…，Ｍ））のチャネル幅Ｗｎ，ｍおよびチャネル長Ｌｎ，ｍは、たとえば、走査信号線ＧＬｎの信号入力端からの距離が長いＴＦＴ素子ほど、チャネル幅をチャネル長で除した値（Ｗｎ，ｍ／Ｌｎ，ｍ）が大きくなるように設定する。
【表１】
2008304659.tif 000003
【００５２】
このようにすると、ゲートが１本の共通の走査信号線ＧＬｎに接続されているＴＦＴ素子（Ｔｒｎ，ｍ（ｍ＝１，２，…，ｊ，…，Ｍ））は、走査信号線ＧＬｎの信号入力端からの距離が短いＴＦＴ素子ほど、ＴＦＴ素子のサイズＷ／Ｌが小さくなり、スイッチ能力が低下する。すなわち、走査信号線ＧＬｎの信号入力端からの距離が短いＴＦＴ素子の書き込み電流値が、走査信号線ＧＬｎの信号入力端からの距離が長いＴＦＴ素子の書き込み電流値よりも小さくなる。そのため、ゲートが走査信号線ＧＬｎに接続されているＴＦＴ素子（Ｔｒｎ，ｍ（ｍ＝１，２，…，ｊ，…，Ｍ））を有する各画素における未書き込み電圧ＶＬの大きさの変化を小さくすることができる。
【００５３】
また、ゲートが１本の共通の走査信号線ＧＬｎに接続されているＴＦＴ素子（Ｔｒｎ，ｍ（ｍ＝１，２，…，ｊ，…，Ｍ））のＴＦＴ素子サイズＷ／Ｌを設定するときに、たとえば、走査信号線ＧＬｎの信号入力端からの距離が最も長いＴＦＴ素子のサイズＷｎ，Ｍ／Ｌｎ，Ｍを基準にして、信号入力端に近づくほどＴＦＴ素子のサイズが小さくするように設計すれば、走査信号線ＧＬｎの信号入力端からの距離が短いＴＦＴ素子を有する画素における寄生容量（配線容量と呼ぶこともある）を小さくすることができる。そのため、ゲートが１本の共通の走査信号線ＧＬｎに接続されているＴＦＴ素子（Ｔｒｎ，ｍ（ｍ＝１，２，…，ｊ，…，Ｍ））を有する各画素におけるフィードスルー電圧ＶＦＴの大きさのばらつきを低減することができる。
【００５４】
またさらに、実施例１の液晶表示パネルでは、ドレインが１本の共通の映像信号線ＤＬｍに接続されている各ＴＦＴ素子（Ｔｒ１，ｍ，Ｔｒ２，ｍ，…，Ｔｒｉ，ｍ，…，ＴｒＮ，ｍ）についても、たとえば、下記表２に示すように、各ＴＦＴ素子におけるチャネル幅Ｗ、チャネル長Ｌ、およびサイズ（チャネル幅をチャネル長で除した値Ｗ／Ｌ）を、ＴＦＴ素子毎に独立して設定する。このとき、各ＴＦＴ素子（Ｔｒｎ，ｍ（ｎ＝１，２，…，ｉ，…，Ｎ））のチャネル幅Ｗｎ，ｍおよびチャネル長Ｌｎ，ｍは、たとえば、映像信号線ＧＬｍの信号入力端からの距離が長いＴＦＴ素子ほど、チャネル幅をチャネル長で除した値（Ｗｎ，ｍ／Ｌｎ，ｍ）が大きくなるように設定する。
【表２】
2008304659.tif 000004
【００５５】
このようにすると、ドレインが１本の共通の映像信号線ＤＬｍに接続されているＴＦＴ素子（Ｔｒｎ，ｍ（ｎ＝１，２，…，ｉ，…，Ｎ））は、映像信号線ＤＬｍの信号入力端からの距離が短いＴＦＴ素子ほど、ＴＦＴ素子のサイズＷ／Ｌが小さくなり、スイッチ能力が低下する。すなわち、映像信号線ＤＬｍの信号入力端からの距離が短いＴＦＴ素子の書き込み電流値が、映像信号線ＤＬｍの信号入力端からの距離が長いＴＦＴ素子の書き込み電流値よりも小さくなる。そのため、ドレインが映像信号線ＤＬｍに接続されているＴＦＴ素子（Ｔｒｎ，ｍ（ｎ＝１，２，…，ｊ，…，Ｎ））を有する各画素における未書き込み電圧ＶＬの大きさの変化を小さくすることができる。
【００５６】
図５（ａ）は、従来の液晶表示パネルにおける１本の走査信号線の信号入力端からの距離と、遅延量、未書き込み電圧、およびフィードスルー電圧との関係を示す模式グラフ図である。図５（ｂ）は、実施例１の液晶表示パネルにおける１本の共通の走査信号線に接続されたＴＦＴ素子のサイズＷ／Ｌの設定方法の一例を示す模式グラフ図である。
図６（ａ）は、従来の液晶表示パネルにおける１本の映像信号線の信号入力端からの距離と、遅延時間、未書き込み電圧、およびフィードスルー電圧との関係を示す模式グラフ図である。図６（ｂ）は、実施例１の液晶表示パネルにおける１本の共通の映像信号線に接続されたＴＦＴ素子のサイズＷ／Ｌの設定方法の一例を示す模式グラフ図である。
【００５７】
実施例１の液晶表示パネルは、たとえば、ゲートが、ある１本の共通の走査信号線ＧＬｎに接続されているＴＦＴ素子に着目したときに、当該走査信号線ＧＬｎの信号入力端からの距離が遠いＴＦＴ素子ほど、サイズ（たとえば、Ｗ／Ｌ）を大きくなるようにすることで、ゲートが走査信号線ＧＬｎに接続されているＴＦＴ素子を有する各画素における未書き込み電圧ＶＬおよびフィードスルー電圧ＶＦＴをほぼ同じ大きさにする。
【００５８】
ところで、１本の走査信号線ＧＬｎの信号入力端からの距離と、当該走査信号線ＧＬｎに入力された走査信号ＶＧの遅延量との関係を調べると、たとえば、図５（ａ）に示したグラフのようになる。なお、図５（ａ）に示したグラフの横軸は信号入力端からの相対距離ＬＧｉｎであり、たとえば、信号入力端と、信号入力端から最も遠い画素のＴＦＴ素子のゲートが接続されている位置との距離を１にして、信号入力端から各ＴＦＴ素子までの距離を表している。また、左側の縦軸は、遅延量Ｔｄであり、上にいくほど遅延量が大きくなり、波形のなまりが大きくなる。またこのとき、走査信号線ＧＬｎにおける遅延量Ｔｄは、たとえば、信号入力端からの相対距離ＬＧｉｎが０．３付近のところを境にして、相対距離ＬＧｉｎが０．３もより短い（小さい）画素間での遅延量の変化量と０．３よりも長い画素間での変化量とが異なり、相対距離ＬＧｉｎが０．３より短い画素間における変化量のほうが大きい。
【００５９】
またさらに、走査信号線ＧＬｎの信号入力端からの相対距離ＬＧｉｎと遅延量Ｔｄとの関係に、ゲートが走査信号線ＧＬｎに接続されているＴＦＴ素子のサイズＷ／Ｌがほぼ同じ値の場合における各画素の未書き込み電圧ＶＬの大きさおよびフィードスルー電圧ＶＦＴの大きさの関係を重ね合わせると、たとえば、図５（ａ）に示すようになる。なお、図５（ａ）に示したグラフは、右側の縦軸が各画素の未書き込み電圧ＶＬ（またはフィードスルー電圧ＶＦＴ）であり、上にいくほど各電圧ＶＬ，ＶＦＴが大きくなる。このように、従来の一般的な液晶表示パネルでは、走査信号線ＧＬｎの信号入力端からの相対距離ＬＧｉｎが長く（大きく）なるほど、未書き込み電圧ＶＬは大きくなり、フィードスルー電圧ＶＦＴの値は小さくなる。またこのとき、未書き込み電圧ＶＬおよびフィードスルー電圧ＶＦＴの変化量は、遅延量Ｔｄと同様に、相対距離ＬＧｉｎが０．３よりも短い（小さい）画素間における変化量のほうが大きい。
【００６０】
そこで、１本の共通の走査信号線ＧＬｎにゲートが接続されている複数個のＴＦＴ素子のサイズＷ／Ｌを設定するときには、走査信号線ＧＬｎの信号入力端からの距離（位置）と、隣接する２つのＴＦＴ素子のサイズＷ／Ｌの差Δ（Ｗ／Ｌ）との関係を、たとえば、図５（ｂ）に示したグラフのようにすることが望ましい。なお、図５（ｂ）のグラフにおいて、横軸は、ＴＦＴ素子のドレインが接続されている映像信号線ＤＬｍの添え字ｍであり、ｍは、走査信号線ＧＬｎの信号入力端から距離が最も近い映像信号線から順番に１，２，…，Ｍにしている。また、左側の縦軸は、各ＴＦＴ素子Ｔｒｎ，ｍのサイズ（Ｗｎ，ｍ／Ｌｎ，ｍ）であり、右側の縦軸は、Δ（Ｗ／Ｌ）＝（Ｗｎ，ｍ／Ｌｎ，ｍ）−（Ｗｎ，ｍ−１／Ｌｎ，ｍ−１）である。また、左側の縦軸および右側の縦軸は、上にいくほどそれぞれの値が大きくなる。
【００６１】
１本の走査信号線ＧＬｎと交差する映像信号線ＤＬがＭ本であれば、図５（ａ）に示した信号入力端からの相対距離ＬＧｉｎと、遅延量Ｔｄ、未書き込み電圧ＶＬ、およびフィードスルー電圧ＶＦＴとの関係を反映し、たとえば、ドレインが映像信号線ＤＬＭ／３に接続されているＴＦＴ素子を境にして、ドレインが映像信号線ＤＬ１〜ＤＬＭ／３に接続されている各ＴＦＴ素子におけるサイズの変化量Δ（Ｗ／Ｌ）が、ドレインが映像信号線ＤＬ（Ｍ／３）＋１〜ＤＬＭに接続されている各ＴＦＴ素子におけるサイズの変化量Δ（Ｗ／Ｌ）よりも大きくなるようにする。このようにすれば、ゲートが１本の共通の走査信号線ＧＬｎに接続されているＴＦＴ素子を有する各画素の未書き込み電圧ＶＬおよびフィードスルー電圧ＶＦＴをほぼ同じ値にすることができる。なお、上記Ｍ／３が整数にならない場合は、Ｍ／３に近い整数番目の映像信号線ＤＬを境に、各ＴＦＴ素子のサイズの変化量Δ（Ｗ／Ｌ）を変えればよいことはもちろんである。
【００６２】
また、１本の映像信号線ＤＬｍの信号入力端からの距離と、当該映像信号線ＤＬｍに入力された映像信号ＤＡＴＡの遅延量との関係を調べると、たとえば、図６（ａ）に示したグラフのようになる。なお、図６（ａ）に示したグラフの横軸は信号入力端からの相対距離ＬＤｉｎであり、たとえば、信号入力端と、信号入力端から最も遠い画素のＴＦＴ素子のドレインが接続されている位置との距離を１にして、信号入力端から各ＴＦＴ素子までの距離を表している。また、左側の縦軸は、遅延量Ｔｄであり、上にいくほど遅延量が長くなり、波形のなまりが大きくなる。またこのとき、映像信号線ＤＬｍにおける遅延量Ｔｄは、たとえば、信号入力端からの相対距離ＬＧｉｎが０．３付近のところを境にして、相対距離ＬＧｉｎが０．３よりも短い（小さい）画素間での遅延量の変化量と０．３よりも長い画素間での変化量とが異なり、相対距離ＬＧｉｎが０．３より短い画素間における変化量のほうが大きい。
【００６３】
またさらに、映像信号線ＤＬｍの信号入力端からの相対距離ＬＤｉｎと遅延量Ｔｄとの関係に、ドレインが映像信号線ＤＬｍに接続されているＴＦＴ素子のサイズＷ／Ｌがほぼ同じ値の場合における各画素の未書き込み電圧ＶＬの大きさおよびフィードスルー電圧ＶＦＴの大きさの関係を重ね合わせると、たとえば、図６（ａ）に示すようになる。なお、図６（ａ）に示したグラフは、右側の縦軸が各画素の未書き込み電圧ＶＬ（またはフィードスルー電圧ＶＦＴ）であり、上にいくほど各電圧ＶＬ，ＶＦＴが大きくなる。このように、従来の一般的な液晶表示パネルでは、走査信号線ＧＬｎの信号入力端からの相対距離ＬＧｉｎが長く（大きく）なるほど、未書き込み電圧ＶＬは大きくなるが、フィードスルー電圧ＶＦＴの値はほぼ一定である。またこのとき、未書き込み電圧ＶＬの変化量は、遅延量Ｔｄと同様に、相対距離ＬＧｉｎが０．３よりも短い（小さい）画素間における変化量のほうが大きい。
【００６４】
そこで、１本の共通の映像信号線ＤＬｍにドレインが接続されている複数個のＴＦＴ素子のサイズＷ／Ｌを設定するときには、映像信号線ＤＬｍの信号入力端からの距離（位置）と、隣接する２つのＴＦＴ素子のサイズＷ／Ｌの差Δ（Ｗ／Ｌ）との関係を、たとえば、図６（ｂ）に示したグラフのようにすることが望ましい。なお、図６（ｂ）のグラフにおいて、横軸は、ＴＦＴ素子のゲートが接続されている走査信号線ＧＬｎの添え字ｎであり、ｎは、映像信号線ＤＬｍの信号入力端からの距離が最も近い走査信号線から順番に１，２，…，Ｎにしている。また、左側の縦軸は、各ＴＦＴ素子Ｔｒｎ，ｍのサイズ（Ｗｎ，ｍ／Ｌｎ，ｍ）であり、右側の縦軸は、Δ（Ｗ／Ｌ）＝（Ｗｎ，ｍ／Ｌｎ，ｍ）−（Ｗｎ−１，ｍ／Ｌｎ−１，ｍ）である。また、左側の縦軸および右側の縦軸は、上にいくほどそれぞれの値が大きくなる。
【００６５】
このとき、映像信号線ＤＬｍと交差する映像信号線ＧＬがＮ本であれば、図６（ａ）に示した信号入力端からの相対距離ＬＤｉｎと、遅延量Ｔｄおよび未書き込み電圧ＶＬとの関係を反映し、たとえば、ゲートが走査信号線ＧＬＮ／３に接続されているＴＦＴ素子を境にして、ゲートが走査信号線ＧＬ１〜ＧＬＮ／３に接続されている各ＴＦＴ素子におけるサイズの変化量Δ（Ｗ／Ｌ）が、ゲートが走査信号線ＧＬ（Ｎ／３）＋１〜ＧＬＮに接続されている各ＴＦＴ素子におけるサイズの変化量Δ（Ｗ／Ｌ）よりも大きくなるようにする。このようにすれば、ドレインが１本の共通の映像信号線ＤＬｍに接続されているＴＦＴ素子を有する各画素の未書き込み電圧ＶＬをほぼ同じ値にすることができる。なお、上記Ｎ／３が整数にならない場合は、Ｎ／３に近い整数番目の走査信号線ＧＬを境に、各ＴＦＴ素子のサイズの変化量Δ（Ｗ／Ｌ）を変えればよいことはもちろんである。
【００６６】
なお、図６（ａ）および図６（ｂ）に示したような考え方で、ドレインが１本の共通の映像信号線ＤＬｍに接続された各ＴＦＴ素子のサイズＷ／Ｌを設定するときには、映像信号線ＤＬｍの、走査信号線ＧＬの信号入力端からの距離を考慮する必要がある。ゲートが１本の共通の走査信号線ＧＬｉに接続されている各ＴＦＴ素子のサイズＷ／Ｌは、たとえば、図５（ｂ）に示したような分布（関係）になっている必要がある。すなわち、たとえば、ゲートが走査信号線ＧＬｉに接続され、ドレインが映像信号線ＤＬ１にされているＴＦＴ素子Ｔｒｉ，１のサイズと、ゲートが走査信号線ＧＬｉに接続され、ドレインが映像信号線ＤＬｊにされているＴＦＴ素子Ｔｒｉ，ｊのサイズと、ゲートが走査信号線ＧＬｉに接続され、ドレインが映像信号線ＤＬＭにされているＴＦＴ素子Ｔｒｉ，Ｍのサイズとの関係は、図５（ｂ）に示したような分布にしたがう関係である必要がある。そのため、ドレインが１本の共通の映像信号線ＤＬｍに接続された各ＴＦＴ素子のサイズＷ／Ｌを設定するときには、たとえば、図６（ｂ）に示すように、ドレインが映像信号線ＤＬ１に接続されているＴＦＴ素子のサイズ、ドレインが映像信号線ＤＬｊに接続されているＴＦＴ素子のサイズ、ドレインが映像信号線ＤＬＭに接続されているＴＦＴ素子のサイズがそれぞれ異なる値になるようにし、かつ、走査信号線ＧＬの信号入力端からの距離が長い映像信号線にドレインが接続されているＴＦＴ素子のサイズほど、大きくなるようにする。
【００６７】
実施例１の液晶表示パネルは、表示領域ＤＡにマトリクス状に配置された多数個のＴＦＴ素子について、たとえば、各ＴＦＴ素子のサイズ（チャネル幅Ｗをチャネル長Ｌで除した値Ｗ／Ｌ）を上記のような方法で、ＴＦＴ素子毎に設定することで、１枚の液晶表示パネルの表示領域ＤＡにある各画素における未書き込み電圧ＶＬの大きさおよびフィードスルー電圧ＶＦＴの大きさをほぼ等しくすることができ、輝度むらやフリッカ等を低減することができる。
【００６８】
図７（ａ）は、液晶表示パネルの概略構成を示す模式平面図である。図７（ｂ）は、図７（ａ）のＡ−Ａ’線における模式断面図である。
図８（ａ）は、液晶表示パネルのＴＦＴ基板における１つの画素の概略構成の一例を示す模式平面図である。図８（ｂ）は、図８（ａ）のＢ−Ｂ’線における模式断面図である。図８（ｃ）は、図８（ａ）のＣ−Ｃ’線における模式断面図である。
図９（ａ）は、実施例１の構成を適用したＴＦＴ基板における１本の走査信号線に沿って配置されたＴＦＴ素子の形状の一例を示す模式平面図である。図９（ｂ）は、実施例１の構成を適用したＴＦＴ基板における１本の映像信号線に沿って配置されたＴＦＴ素子の形状の一例を示す模式平面図である。
【００６９】
実施例１で挙げた液晶表示パネル１は、たとえば、図７（ａ）および図７（ｂ）に示すように、ＴＦＴ基板１０１および対向基板１０２の一対の基板の間に液晶ＬＣを封入したものである。このとき、ＴＦＴ基板１０１と対向基板１０２とは、たとえば、表示領域ＤＡの外側に環状に設けられたシール材１０３で接着されており、液晶ＬＣは、ＴＦＴ基板１０１、対向基板１０２、およびシール材１０３で囲まれた空間に密封されている。
【００７０】
ＴＦＴ基板１０１は、前述のように、ガラス基板などの絶縁基板の表面に、複数本の走査信号線ＧＬ、複数本の映像信号線ＤＬ、マトリクス状に配置されたＴＦＴ素子、および画素電極ＰＸなどが設けられている基板である。また、対向基板１０２は、たとえば、ガラス基板などの絶縁基板の表面に、表示領域ＤＡを画素毎に分割する遮光膜やカラーフィルタなどが設けられている基板である。
【００７１】
また、液晶表示パネル１が、たとえば、ＶＡ方式またはＴＮ方式などの縦電界駆動方式の場合、共通電極ＣＴは、対向基板１０２に設けられる。また、液晶表示パネル１が、たとえば、ＩＰＳ方式などの横電界駆動方式の場合、共通電極ＣＴは、ＴＦＴ基板１０１に設けられる。
【００７２】
また、液晶表示パネル１が透過型または半透過型の場合、ＴＦＴ基板１０１および対向基板１０２の外側を向いた面には、たとえば、一対の偏光板１０４Ａ，１０４Ｂが設けられる。またこのとき、ＴＦＴ基板１０１と偏光板１０４Ａとの間、および他方の基板１０２と偏光板１０４Ｂとの間に、それぞれ、１層または複数層の位相差板が設けられていることもある。
【００７３】
また、液晶表示パネル１が反射型の場合、一般に、ＴＦＴ基板１０１側の偏光板１０４Ａや位相差板は不要である。
【００７４】
このような液晶表示パネル１において、ＴＦＴ基板１０１の表示領域ＤＡにある１つの画素の構成は、たとえば、図８（ａ）乃至図８（ｃ）に示すような構成になっている。ＴＦＴ基板１０１は、たとえば、ガラス基板などの絶縁基板ＳＵＢの表面に、複数本の走査信号線ＧＬが形成されている。走査信号線ＧＬは、たとえば、アルミニウム膜などの導電膜をエッチングして形成される。
【００７５】
また、絶縁基板ＳＵＢおよび走査信号線ＧＬの上には、ＴＦＴ素子のゲート絶縁膜としての機能を有する第１の絶縁層ＰＡＳ１を介して、ＴＦＴ素子の半導体層ＳＣ、映像信号線ＤＬ、ＴＦＴ素子のドレイン電極ＳＤ１およびソース電極ＳＤ２が形成されている。第１の絶縁層ＰＡＳ１は、たとえば、シリコン酸化膜（ＳｉＯ２）を成膜して形成される。半導体層ＳＣは、たとえば、アモルファスシリコン膜をエッチングした後、不純物を注入してチャネル領域、ドレイン領域、およびソース領域を形成される。映像信号線ＤＬ、ドレイン電極ＳＤ１、およびソース電極ＳＤ２は、たとえば、アルミニウム膜などの導体膜をエッチングして形成される。このとき、ドレイン電極ＳＤ１は、たとえば、映像信号線ＤＬの一部分として、映像信号線ＤＬと一体形成される。
【００７６】
また、映像信号線ＤＬなどの上には、第２の絶縁層ＰＡＳ２を介して、画素電極ＰＸが形成されている。画素電極ＰＸは、たとえば、ＩＴＯ膜などの光透過率が高い導電膜をエッチングして形成される。また、画素電極ＰＸは、スルーホールＴＨでソース電極ＳＤ２に接続される。
【００７７】
また、図８（ｂ）および図８（ｃ）では省略しているが、画素電極ＰＸの上には、たとえば、配向膜が形成されている。
【００７８】
ＴＦＴ基板１０１の１画素の構成が、図８（ａ）乃至図８（ｃ）に示したような構成である場合に、たとえば、上記表１および表２に示したように、各ＴＦＴ素子のサイズＷ／Ｌを個別に設定すると、ある１本の走査信号線ＧＬｎにゲートが接続されている各ＴＦＴ素子のチャネル幅Ｗおよびチャネル長Ｌは、たとえば、図９（ａ）に示すようになる。なお、図９（ａ）には、走査信号線ＧＬｎの信号入力端からの距離が最も短い映像信号線ＤＬ１にドレインが接続されているＴＦＴ素子Ｔｒｎ，１と、走査信号線ＧＬｎの信号入力端からの距離が最も長い映像信号線ＤＬＭにドレインが接続されているＴＦＴ素子Ｔｒｎ，Ｍと、それらの間にある映像信号線ＤＬｎ，Ｍ／３にドレインが接続されているＴＦＴ素子Ｔｒｎ，Ｍ／３のみを示している。
【００７９】
ゲートが１本の共通の走査信号線ＧＬｎに接続されているＴＦＴ素子について、たとえば、図５（ｂ）に示したグラフの関係に基づいて各ＴＦＴ素子のチャネル幅Ｗおよびチャネル長Ｌを設定する場合、映像信号線ＤＬ１にドレインが接続されているＴＦＴ素子Ｔｒｎ，１のサイズＷｎ，１／Ｌｎ，１と映像信号線ＤＬＭ／３にドレインが接続されているＴＦＴ素子Ｔｒｎ，Ｍ／３のサイズＷｎ，Ｍ／３／Ｌｎ，Ｍ／３との変化量Δ（Ｗ／Ｌ）は、映像信号線ＤＬＭ／３にドレインが接続されているＴＦＴ素子Ｔｒｎ，Ｍ／３のサイズＷｎ，Ｍ／３／Ｌｎ，Ｍ／３と映像信号線ＤＬＭにドレインが接続されているＴＦＴ素子Ｔｒｎ，ＭのサイズＷｎ，Ｍ／Ｌｎ，Ｍとの変化量Δ（Ｗ／Ｌ）よりも大きくする。このとき、各ＴＦＴ素子のサイズＷ／Ｌは、たとえば、各ＴＦＴ素子のチャネル長Ｌｎ，ｍの寸法を一定にし、チャネル幅Ｗｎ，ｍの寸法を、走査信号線ＧＬｎの信号入力端から遠いＴＦＴ素子ほど大きくする。
【００８０】
同様に、ドレインが１本の共通の映像信号線ＤＬｍに接続されているＴＦＴ素子のチャネル幅Ｗおよびチャネル長Ｌは、たとえば、図９（ｂ）に示すようになる。なお、図９（ｂ）には、映像信号線ＤＬｍの信号入力端からの距離が最も短い走査信号線ＧＬ１にゲートが接続されているＴＦＴ素子Ｔｒ１，ｍと、映像信号線ＤＬｍの信号入力端からの距離が最も長い走査信号線ＧＬＮにゲートが接続されているＴＦＴ素子ＴｒＮ，ｍと、それらの間にある走査信号線ＧＬＮ／３，ｍにゲートが接続されているＴＦＴ素子ＴｒＮ／３，ｍのみを示している。
【００８１】
ドレインが１本の共通の映像信号線ＤＬｍに接続されているＴＦＴ素子について、たとえば、図６（ｂ）に示したグラフの関係に基づいて各ＴＦＴ素子のチャネル幅Ｗおよびチャネル長Ｌを設定する場合、走査信号線ＧＬ１にゲートが接続されているＴＦＴ素子Ｔｒ１，ｍのサイズＷ１，ｍ／Ｌ１，ｍと走査信号線ＧＬＮ／３にゲートが接続されているＴＦＴ素子ＴｒＮ／３，ｍのサイズＷＮ／３，ｍ／ＬＮ／３，ｍとの変化量Δ（Ｗ／Ｌ）は、走査信号線ＧＬＮ／３にゲートが接続されているＴＦＴ素子ＴｒＮ／３，ｍのサイズＷＮ／３，ｍ／ＬＮ／３，ｎと走査信号線ＧＬＮにゲートが接続されているＴＦＴ素子ＴｒＮ，ｍのサイズＷＮ，ｍ／ＬＮ，ｍの変化量Δ（Ｗ／Ｌ）よりも大きくする。このときも、各ＴＦＴ素子のサイズＷ／Ｌは、たとえば、各ＴＦＴ素子のチャネル長Ｌｎ，ｍの寸法を一定にし、チャネル幅Ｗｎ，ｍの寸法を、映像信号線ＤＬｍの信号入力端から遠いＴＦＴ素子ほど大きくする。  
【００８２】
なお、図９（ａ）および図９（ｂ）に示した例では、各ＴＦＴ素子のチャネル長Ｌを一定にし、チャネル幅Ｗを変えて各ＴＦＴ素子のサイズＷ／Ｌを変えているが、これに限らず、チャネル長Ｌのみ、またはチャネル幅Ｗおよびチャネル長Ｌの両方を変えて各ＴＦＴ素子のサイズＷ／Ｌを変えてもよいことはもちろんである。
【００８３】
以上説明したように、実施例１の液晶表示パネルによれば、表示領域ＤＡにマトリクス状に配置された各ＴＦＴ素子のサイズＷ／Ｌを、個別に設定することで、走査信号線ＧＬの配線遅延および映像信号線ＤＬの配線遅延による各画素の未書き込み電圧ＶＬの変化を小さくすることができる。
【００８４】
また、各ＴＦＴ素子のサイズＷ／Ｌを設定するときに、信号入力端からの距離が最も遠いＴＦＴ素子のサイズを基準にして、信号入力端からの距離が近くなるほどＴＦＴ素子のサイズが小さくなるようにすれば、信号入力端からの距離が短いＴＦＴ素子を有する画素の寄生容量を小さくでき、各画素のフィードスルー電圧ＶＦＴの変化も小さくすることができる。
【００８５】
また、表示領域ＤＡを構成する各画素における未書き込み電圧ＶＬおよびフィードスルー電圧ＶＦＴの変化を小さくすることができるので、たとえば、液晶テレビなどの大画面の液晶表示装置でも輝度むらやフリッカの発生を低減でき、表示品質を向上させることができる。
【００８６】
また、実施例１で説明した構成は、液晶テレビなどに用いられる大画面の液晶表示パネルに限らず、たとえば、高精細あるいは高速駆動の液晶表示パネルにも適用できる。そのため、実施例１の構成は、たとえば、ノートＰＣや携帯電話端末などのディスプレイに用いられる中小型の液晶表示パネルにも適用できることはもちろんである。
【００８７】
図１０（ａ）は、本発明にかかわる液晶表示装置の第１の変形例の概略構成を示す模式ブロック図である。図１０（ｂ）は、図１０（ａ）に示した液晶表示パネルに実施例１の構成を適用する場合における１本の共通の映像信号線に接続されたＴＦＴ素子のサイズＷ／Ｌの設定方法の一例を示す模式グラフ図である。
【００８８】
実施例１では、たとえば、図１（ａ）や図４に示したように、液晶表示パネル１（表示領域ＤＡ）の上側に、各映像信号線ＤＬの信号入力端が設けられている場合を例に挙げており、Ｎ本の走査信号線ＧＬに対して、映像信号線ＤＬの信号入力端からの距離が短い上側の走査信号線から順に、ＧＬ１，…，ＧＬｉ，…，ＧＬＮとしている。
【００８９】
しかしながら、近年の液晶表示装置には、たとえば、図１０（ａ）に示すように、液晶表示パネル１（表示領域ＤＡ）の下側に、各映像信号線ＤＬの信号入力端が設けられている液晶表示装置もある。この場合、Ｎ本の走査信号線ＧＬを、表示領域ＤＡの最も上側にある走査信号線から順に、ＧＬ１，…，ＧＬｉ，…，ＧＬＮとすると、映像信号線ＤＬの信号入力端からの距離が最も短いのは走査信号線ＧＬＮになる。
【００９０】
このように、表示領域ＤＡの最も下側にある走査信号線ＧＬＮが、映像信号線ＤＬの信号入力端からの距離が最も短い走査信号線ＧＬになる場合、ドレインが１本の共通の映像信号線ＤＬｍに接続されている各ＴＦＴ素子のサイズＷ／Ｌは、たとえば、図１０（ｂ）に示したグラフのようにすればよいことはもちろんである。なお、図１０（ｂ）に示したグラフの横軸は、ＴＦＴ素子のゲートが接続されている走査信号線ＧＬｎの添え字ｎであり、ｎは、映像信号線ＤＬｍの信号入力端からの距離が最も近い走査信号線から順番に１，２，…，Ｎにしている。また、左側の縦軸は、各ＴＦＴ素子Ｔｒｎ，ｍのサイズ（Ｗｎ，ｍ／Ｌｎ，ｍ）であり、右側の縦軸は、Δ（Ｗ／Ｌ）＝（Ｗｎ，ｍ／Ｌｎ，ｍ）−（Ｗｎ−１，ｍ／Ｌｎ−１，ｍ）である。また、左側の縦軸および右側の縦軸は、上にいくほどそれぞれの値が大きくなる。
【００９１】
図１１（ａ）は、本発明にかかわる液晶表示装置の第２の変形例の概略構成を示す模式ブロック図である。図１１（ｂ）は、図１１（ａ）に示した液晶表示パネルに実施例１の構成を適用する場合における１本の走査信号線の位置と走査信号の遅延量との関係の一例、１本の走査信号線の位置と１本の共通の走査信号線に接続されたＴＦＴ素子を有する画素の未書き込み電圧との関係の一例、および１本の共通の走査信号線に接続されたＴＦＴ素子のサイズＷ／Ｌの設定方法の一例を示す模式グラフ図である。
【００９２】
実施例１では、たとえば、図１（ａ）や図４に示したように、液晶表示パネル１（表示領域ＤＡ）の左側に、各走査信号線ＧＬの信号入力端が設けられている場合を例に挙げており、Ｍ本の映像信号線ＤＬに対して、走査信号線ＧＬの信号入力端からの距離が短い左側の映像信号線から順に、ＤＬ１，…，ＤＬｊ，…ＤＬＭとしている。
【００９３】
しかしながら、近年の液晶表示装置には、たとえば、図１１（ａ）に示すように、液晶表示パネル１（表示領域ＤＡ）の左側および右側の両方に、各走査信号線ＧＬの信号入力端が設けられている液晶表示装置もある。この場合、Ｍ本の映像信号線ＤＬを、表示領域ＤＡの最も左側にある映像信号線から順に、ＤＬ１，…，ＤＬｊ，…ＤＬＭとすると、走査信号線ＧＬの信号入力端からの距離が最も短い映像信号線ＤＬは、たとえば、最も外側に形成された映像信号線ＤＬ１，ＤＬＭの２本になる。そして、走査信号線ＧＬの信号入力端からの距離が最も長い映像信号線ＤＬは、最も外側に形成された２本の映像信号線ＤＬ１，ＤＬＭの中間付近に形成された映像信号線ＤＬｕになる。
【００９４】
このとき、１本の走査信号線ＧＬｎに入力された走査信号ＶＧの遅延量Ｔｄは、たとえば、図１１（ｂ）に示したような変化になり、最も外側に形成された２本の映像信号線ＤＬ１，ＤＬＭの中間付近に形成された映像信号線ＤＬｕと交差する位置またはその近傍で、遅延量が最も大きくなる。そのため、ゲートが１本の共通の走査信号線ＧＬｎに接続されたＴＦＴ素子を有する各画素における未書き込み電圧ＶＬも、図１１（ｂ）に示したような変化になる。したがって、１本の走査信号線ＧＬｎの両端を信号入力端にしている液晶表示パネル１の場合、ゲートが１本の共通の走査信号線ＧＬｎに接続されている各ＴＦＴ素子のサイズ（Ｗｍ／Ｌｍ）は、たとえば、図１１（ｂ）に示したグラフのように設定すればよいことはもちろんである。なお、図１１（ｂ）のグラフにおいて、横軸は、ＴＦＴ素子のドレインが接続されている映像信号線ＤＬｍの添え字ｍであり、ｍは、走査信号線ＧＬｎの左側の信号入力端から距離が最も近い映像信号線から順番に１，２，…，Ｍにしている。また、左側の縦軸は、下から順に、走査信号の遅延量Ｔｄ、未書き込み電圧ＶＬ、および各ＴＦＴ素子Ｔｒｎ，ｍのサイズ（Ｗｎ，ｍ／Ｌｎ，ｍ）である。また、左側の各縦軸は、上にいくほどそれぞれの値が大きくなる。
【００９５】
すなわち、実施例１の液晶表示パネルでは、ＴＦＴ基板１０１の表示領域ＤＡに対する走査信号線ＧＬの信号入力端の位置、および映像信号線ＤＬの信号入力端の位置に応じて、各ＴＦＴ素子のサイズＷ／Ｌを設定すればよい。したがって、ＴＦＴ基板１０１の表示領域ＤＡに対する走査信号線ＧＬの信号入力端の位置、および映像信号線ＤＬの信号入力端の位置が、図４（図１（ａ））、図１０（ａ）、および図１１（ａ）に示したような位置関係でなくても、実施例１で説明した構成を適用できることはもちろんである。
【実施例２】
【００９６】
図１２（ａ）乃至図１２（ｄ）は、本発明による実施例２のＴＦＴ基板の概略構成の一例を説明するための模式図である。
図１２（ａ）は、第１の絶縁層を形成した直後の絶縁基板の構成の一例を示す模式平面図である。図１２（ｂ）は、図１２（ａ）のＤ−Ｄ'線における断面構成の一例を示す模式断面図である。図１２（ｃ）は、図１２（ａ）に示した２つの画素ＳＰ５，ＳＰ６のＴＦＴ素子の平面形状の一例を示す模式平面図である。図１２（ｄ）は、実施例２の液晶表示パネルにおける１本の走査信号線の位置と走査信号の遅延量との関係の一例、１本の走査信号線の位置と１本の共通の走査信号線に接続されたＴＦＴ素子を有する画素の未書き込み電圧との関係の一例、および１本の共通の走査信号線に接続されたＴＦＴ素子のサイズＷ／Ｌの設定方法の一例を示す模式グラフ図である。
なお、図１２（ｃ）は、２つの画素ＳＰ５，ＳＰ６のＴＦＴ素子のｙ方向の断面図であり、図８（ｂ）に示した断面図のうちのＴＦＴ素子の部分の構成と対応している。
【００９７】
実施例２では、１つの画素の構成が、図８（ａ）乃至図８（ｃ）に示した構成のＴＦＴ基板１０１を例に挙げ、表示品質をさらに向上させることが可能なＴＦＴ基板１０１の構成について説明する。
【００９８】
１つの画素の構成が、図８（ａ）乃至図８（ｃ）に示した構成のＴＦＴ基板１０１を製造するときには、まず、ガラス基板などの絶縁基板ＳＵＢの表面に複数本の走査信号線ＧＬを形成する。次に、各ＴＦＴ素子のゲート絶縁膜としての機能を有する第１の絶縁層ＰＡＳ１を形成する。次に、半導体層ＳＣを形成する。次に、映像信号線ＤＬ（ドレイン電極ＳＤ１を含む）およびソース電極ＳＤ２を形成する。次に、第２の絶縁層ＰＡＳ２を形成する。そして最後に、画素電極ＰＸを形成する。
【００９９】
従来のＴＦＴ基板１０１の製造方法において、たとえば、各ＴＦＴ素子のチャネル幅Ｗの寸法およびチャネル長Ｌの寸法は、一般に、各ＴＦＴ素子のゲート絶縁膜（第１の絶縁層ＰＡＳ１）の厚さが均一であることを前提にして設定されている。すなわち、実施例１で説明した構成のＴＦＴ基板１０１を、従来の製造方法に沿って製造する場合、各ＴＦＴ素子のチャネル幅Ｗの寸法およびチャネル長Ｌの寸法は、一般に、各ＴＦＴ素子のゲート絶縁膜（第１の絶縁層ＰＡＳ１）の厚さが均一であることを前提にして設定することが考えられる。
【０１００】
しかしながら、第１の絶縁層ＰＡＳ１まで形成された絶縁基板ＳＵＢについて、図１２（ａ）に示すように、画素ＳＰ５および画素ＳＰ６を通るｙ方向の断面をみると、たとえば、図１２（ｂ）に示すように、第１の絶縁層ＰＡＳ１が、ｙ方向の両端のうちの一方の端部ＳＢｙ１から、他方の端部ＳＢｙ２に向かって単調に厚くなるように形成されていることがある。
【０１０１】
第１の絶縁層ＰＡＳ１の膜厚が、図１２（ｂ）に示したような変化をしている場合、画素ＳＰ５のＴＦＴ素子の断面形状、および画素ＳＰ６のＴＦＴ素子の断面形状は、たとえば、図１２（ｃ）に示すようになる。すなわち、画素ＳＰ５のＴＦＴ素子におけるゲート絶縁膜（第１の絶縁層ＰＡＳ１）の膜厚ＧＩＤｉが、画素ＳＰ６のＴＦＴ素子におけるゲート絶縁膜（第１の絶縁層ＰＡＳ１）の膜厚ＧＩＤｖよりも薄くなっている。
【０１０２】
このとき、ドレインが１本の共通の映像信号線ＤＬに接続されている各ＴＦＴ素子のゲート絶縁膜の膜厚について、設計時に想定している膜厚ＧＩＤＬと、実際に形成された第１の絶縁層ＰＡＳ１の膜厚ＧＩＤＲとの関係が、たとえば、図１２（ｄ）の下側のグラフに示すような関係になっていると、当該ＴＦＴ素子を有する各画素において設計時に想定している未書き込み電圧ＶＬＬと、実際の未書き込み電圧ＶＬＲとの関係は、たとえば、図１２（ｄ）の中央のグラフに示すような関係になる。すなわち、映像信号線ＤＬの信号入力端からの距離が長い画素ほど、実際の未書き込み電圧ＶＬＲが、設計時に想定している未書き込み電圧ＶＬＬよりも大きくなる。
【０１０３】
したがって、このような場合には、たとえば、図１２（ｄ）の上側のグラフに示すように、設計時の各ＴＦＴ素子のサイズ（Ｗｎ／Ｌｎ）Ｌを、各ＴＦＴ素子のゲート絶縁膜（第１の絶縁層ＰＡＳ１）の膜厚ＧＩＤＲを反映した各ＴＦＴ素子のサイズ（Ｗｎ／Ｌｎ）Ｒに補正する。
【０１０４】
なお、図１２（ｄ）のグラフにおいて、横軸は、ＴＦＴ素子のゲートが接続されている走査信号線ＧＬｎの添え字ｎであり、ｎは、走査信号線ＧＬｎの信号入力端から距離が最も近い映像信号線から順番に１，２，…，Ｎにしている。また、左側の縦軸は、下から順に、走査信号の遅延量Ｔｄ、未書き込み電圧ＶＬ、および各ＴＦＴ素子Ｔｒｎ，ｍのサイズ（Ｗｎ，ｍ／Ｌｎ，ｍ）である。また、左側の各縦軸は、上にいくほどそれぞれの値が大きくなる。
【０１０５】
このように、実際に形成された第１の絶縁層ＰＡＳ１の膜厚の変化に応じて、各ＴＦＴ素子のサイズ（Ｗｎ／Ｌｎ）を補正することで、ゲート絶縁膜の膜厚の変化による、設計時の書き込み電流値と実際に形成されたＴＦＴ素子における書き込み電流値の差を小さくすることができる。そのため、各画素における未書き込み電圧ＶＬの変化をさらに小さくすることができる。
【０１０６】
なお、第１の絶縁層ＰＡＳ１の膜厚の変化は、たとえば、ＴＦＴ基板１０１毎に無作為な分布になることは非常に少なく、ＴＦＴ基板１０１の製造方法により、いくつかのパターンに分類できる。以下、ＴＦＴ基板１０１の製造方法と第１の絶縁層ＰＡＳ１の膜厚分布のパターン（傾向）の一例について説明する。
【０１０７】
図１３（ａ）は、１枚のマザーガラスから２枚のＴＦＴ基板を切り出す場合の絶縁膜の膜厚分布を示す模式平面図である。図１３（ｂ）は、１枚のマザーガラスから４枚のＴＦＴ基板を切り出す場合の絶縁膜の膜厚分布を示す模式平面図である。図１３（ｃ）は、１枚のマザーガラスから６枚のＴＦＴ基板を切り出す場合の絶縁膜の膜厚分布を示す模式平面図である。図１３（ｄ）は、１枚のマザーガラスから１５枚のＴＦＴ基板を切り出す場合の絶縁膜の膜厚分布を示す模式図である。
【０１０８】
現在、液晶表示パネル１に用いられるＴＦＴ基板１０１は、たとえば、１枚の大面積のガラス基板（マザーガラス）を用いて複数枚分のＴＦＴ基板を形成した後、前記マザーガラスから各ＴＦＴ基板１０１を切り出す、多面取りと呼ばれる方法で製造している。
【０１０９】
１枚のマザーガラスから２枚のＴＦＴ基板１０１を切り出す、いわゆる２面取りの場合は、たとえば、図１３（ａ）に示すように、１枚のマザーガラス５の領域５０１，５０２のそれぞれにＴＦＴ基板１０１が形成される。そして、各領域５０１，５０２にＴＦＴ基板１０１を形成した後、マザーガラス５から当該領域５０１，５０２を切り出すことで、２枚のＴＦＴ基板１０１を得る。
【０１１０】
このような２面取りの場合、マザーガラス５の領域５０１，５０２のそれぞれに第１の絶縁層ＰＡＳ１を形成するための絶縁膜は、一般に、マザーガラス５の全面に形成（成膜）される。このとき、マザーガラス５の全面に形成される絶縁膜の膜厚分布は、たとえば、図１３（ａ）に二点鎖線で示したような、マザーガラス５の中心Ｐを中心とする同心円で表され、中心Ｐおよびその近傍が最も厚く、中心Ｐから遠ざかるにつれて徐々に薄くなっていくような分布になる。これは、絶縁膜を形成する際に、たとえば、プラズマＣＶＤ法で成膜するためである。
【０１１１】
１枚のマザーガラスから４枚のＴＦＴ基板１０１を切り出す、いわゆる４面取りの場合は、たとえば、図１３（ｂ）に示すように、１枚のマザーガラス５の領域５１１，５１２，５１３，５１４のそれぞれにＴＦＴ基板１０１が形成される。そして、各領域５１１〜５１４にＴＦＴ基板１０１を形成した後、マザーガラス５から当該領域５１１〜５１４を切り出すことで、４枚のＴＦＴ基板１０１を得る。
【０１１２】
このような４面取りの場合も、マザーガラス５の領域５１１〜５１４のそれぞれに第１の絶縁層ＰＡＳ１を形成するための絶縁膜は、一般に、マザーガラス５の全面に形成される。このときも、マザーガラス５の全面に形成される絶縁膜の膜厚分布は、たとえば、図１３（ｂ）に二点鎖線で示したような、マザーガラス５の中心Ｐを中心とする同心円で表され、中心Ｐおよびその近傍が最も厚く、中心Ｐから遠ざかるにつれて徐々に薄くなっていくような分布になる。
【０１１３】
１枚のマザーガラスから６枚のＴＦＴ基板１０１を切り出す、いわゆる６面取りの場合は、たとえば、図１３（ｃ）に示すように、１枚のマザーガラス５の領域５２１，５２２，５２３，５２４，５２５，５２６のそれぞれにＴＦＴ基板１０１が形成される。そして、各領域５２１〜５２６にＴＦＴ基板１０１を形成した後、マザーガラス５から当該領域５２１〜５２６を切り出すことで、６枚のＴＦＴ基板１０１を得る。
【０１１４】
このような６面取りの場合も、たとえば、マザーガラス５の領域５２１〜５２６のそれぞれに第１の絶縁層ＰＡＳ１を形成するための絶縁膜は、一般に、マザーガラス５の全面に形成される。このときも、マザーガラス５の全面に形成される絶縁膜の膜厚分布は、たとえば、図１３（ｃ）に二点鎖線で示したような、マザーガラス５の中心Ｐを中心とする同心円で表され、中心Ｐおよびその近傍が最も厚く、中心Ｐから遠ざかるにつれて徐々に薄くなっていくような分布になる。
【０１１５】
１枚のマザーガラスから１５枚のＴＦＴ基板１を切り出す、いわゆる１５面取りの場合は、たとえば、図１３（ｄ）に示すように、１枚のマザーガラス５の領域５３１，５３２，５３３，５３４，５３５，５３６，５３７，５３８，５３９，５４０，５４１，５４２，５４３，５４４，５４５のそれぞれにＴＦＴ基板１０１が形成される。そして、各領域５３１〜５４５にＴＦＴ基板１０１を形成した後、マザーガラス５から当該領域５３１〜５４５を切り出すことで、１５枚のＴＦＴ基板１０１を得る。
【０１１６】
このような１５面取りの場合も、たとえば、マザーガラス５の領域５３１〜５４５のそれぞれに第１の絶縁層ＰＡＳ１を形成するための絶縁膜は、一般に、マザーガラス５の全面に形成される。このときも、マザーガラス５の全面に形成される絶縁膜の膜厚分布は、たとえば、図１３（ｄ）に二点鎖線で示したような、マザーガラス５の中心Ｐを中心とする同心円で表され、中心Ｐおよびその近傍が最も厚く、中心Ｐから遠ざかるにつれて徐々に薄くなっていくような分布になる。
【０１１７】
ここで、図１３（ａ）乃至図１３（ｄ）に示した、１枚のマザーガラス５上における絶縁膜の膜厚分布と、マザーガラス５から切り出される各領域、すなわち１枚のＴＦＴ基板１０１が形成される領域における絶縁膜の膜厚分布との関係をみると、その関係は、以下の４つのパターンに分類されることがわかる。
【０１１８】
１つめのパターンは、絶縁膜のｘ方向の膜厚およびｙ方向の膜厚が、それぞれ、図１３（ａ）に示した領域５０１，５０２、図１３（ｄ）に示した領域５３７，５３９のような変化をしているパターンである。この１つめのパターンと、１枚のＴＦＴ基板１０１の表示領域に形成される各ＴＦＴ素子（アクティブ素子）のゲート絶縁膜との関係について、図１４を参照して説明する。
【０１１９】
図１４は、絶縁膜の膜厚分布の１つめのパターンと各ＴＦＴ素子のゲート絶縁膜の厚さとの関係の一例を説明するための模式平面図である。
【０１２０】
絶縁膜の膜厚分布の１つめのパターンと各ＴＦＴ素子のゲート絶縁膜の厚さとの関係を説明するにあたっては、図１４に示すように、２面取りの場合におけるマザーガラス５の領域５０１に形成するＴＦＴ基板を例に挙げる。図１４において、ＧＬ１，ＧＬＮは、表示領域の最も外側に配置されている走査信号線を示しており、ＤＬ１，ＤＬＭは、表示領域の最も外側に配置されている映像信号線を示している。また、２本の走査信号線ＧＬ１，ＧＬＮの間には、図示していない複数本の走査信号線が配置されている。また、２本の映像信号線ＤＬ１，ＤＬＭの間には、それらのほぼ中間に位置する映像信号線ＤＬｕおよび図示していない複数本の映像信号線が配置されている。
【０１２１】
このとき、走査信号線ＧＬＮの上における第１の絶縁層ＰＡＳ１の膜厚は、たとえば、走査信号線ＧＬＮと映像信号線ＤＬｕとが交差している点もしくはその近傍で最も厚くなり、当該交差している点からの距離が長くなるにつれて薄くなっていく。そのため、ゲートが走査信号線ＧＬＮに接続されている各ＴＦＴ素子のゲート絶縁膜の膜厚は、たとえば、ドレインが映像信号線ＤＬｕに接続されているＴＦＴ素子のゲート絶縁膜が最も厚くなり、ドレインが映像信号線ＤＬ１に接続されているＴＦＴ素子またはドレインが映像信号線ＤＬＭに接続されているＴＦＴ素子、あるいはその両方のゲート絶縁膜が最も薄くなる。
【０１２２】
また、映像信号線ＤＬｕの下における第１の絶縁層ＰＡＳ１の膜厚は、たとえば、走査信号線ＧＬ１と映像信号線ＤＬｕとが交差している点から、走査信号線ＧＬＮと映像信号線ＤＬｕとが交差している点に向かって、単調に厚くなる。そのため、ドレインが映像信号線ＤＬｕに接続されている各ＴＦＴ素子のゲート絶縁膜の膜厚は、たとえば、ゲートが走査信号線ＧＬ１に接続されているＴＦＴ素子のゲート絶縁膜が最も薄くなり、ゲートが走査信号線ＧＬＮに接続されているＴＦＴ素子のゲート絶縁膜が最も厚くなる。
【０１２３】
したがって、マザーガラス５の領域５０１に形成されるＴＦＴ基板１０１における、各ＴＦＴ素子のゲート絶縁膜の膜厚は、たとえば、ゲートが走査信号線ＧＬＮに接続され、ドレインが映像信号線ＤＬｕに接続されているＴＦＴ素子のゲート絶縁膜が最も厚くなり、当該ＴＦＴ素子からの距離が長いＴＦＴ素子のゲート絶縁膜ほど薄くなる。そのため、このような各ＴＦＴ素子のゲート絶縁膜の膜厚の変化と、領域５０１に形成されるＴＦＴ基板１０１における各走査信号線ＧＬの信号入力端の位置および各映像信号線ＤＬの信号入力端の位置との関係に基づいて、各ＴＦＴ素子のサイズＷ／Ｌを個別に設定することで、各画素における未書き込み電圧ＶＬの大きさの変化、およびフィードスルー電圧ＶＦＴの大きさの変化を小さくすることができる。
【０１２４】
なお、図１４に沿った上記の説明では、２面取りの場合のマザーガラス５の領域５０１に形成するＴＦＴ基板を例に挙げているが、もう１つの領域５０２に形成するＴＦＴ基板についても、領域５０１のＴＦＴ基板と同様の考え方で各ＴＦＴ素子のサイズＷ／Ｌを個別に設定することで、各画素における未書き込み電圧ＶＬの大きさの変化、およびフィードスルー電圧ＶＦＴの大きさの変化を小さくすることができる。また、図１３（ｄ）に示した１５面取りの場合における領域５３７，５３９に形成するＴＦＴ基板についても、領域５０１のＴＦＴ基板と同様の考え方で各ＴＦＴ素子のサイズＷ／Ｌを個別に設定することで、各画素における未書き込み電圧ＶＬの大きさの変化、およびフィードスルー電圧ＶＦＴの大きさの変化を小さくすることができる。
【０１２５】
次に、２つめのパターンを説明する。２つめのパターンは、絶縁膜のｘ方向の膜厚およびｙ方向の膜厚が、それぞれ、図１３（ｃ）に示した領域５２２，５２５、図１３（ｄ）に示した領域５３２，５３５，５４１，５４４のような変化をしているパターンである。この２つめのパターンと、１枚のＴＦＴ基板１０１の表示領域に形成される各ＴＦＴ素子（アクティブ素子）のゲート絶縁膜との関係について、図１５を参照して説明する。
【０１２６】
図１５は、絶縁膜の膜厚分布の２つめのパターンと各ＴＦＴ素子のゲート絶縁膜の厚さとの関係の一例を説明するための模式平面図である。
【０１２７】
絶縁膜の膜厚分布の２つめのパターンと各ＴＦＴ素子のゲート絶縁膜の厚さとの関係を説明するにあたっては、図１５に示すように、６面取りの場合におけるマザーガラス５の領域５２２に形成するＴＦＴ基板を例に挙げる。図１５において、ＧＬ１，ＧＬＮは、表示領域の最も外側に配置されている走査信号線を示しており、ＤＬ１，ＤＬＭは、表示領域の最も外側に配置されている映像信号線を示している。また、２本の走査信号線ＧＬ１，ＧＬＮの間には、それらのほぼ中間に位置する走査信号線ＧＬｖおよび図示していない複数本の走査信号線が配置されている。また、２本の映像信号線ＤＬ１，ＤＬＭの間には、図示していない複数本の映像信号線が配置されている。
【０１２８】
このとき、走査信号線ＧＬｖの上における第１の絶縁層ＰＡＳ１の膜厚は、たとえば、走査信号線ＧＬｖと映像信号線ＤＬ１とが交差している点から、走査信号線ＧＬｖと映像信号線ＤＬＭとが交差している点に向かって、単調に厚くなる。そのため、ゲートが走査信号線ＧＬｖに接続されている各ＴＦＴ素子のゲート絶縁膜の膜厚は、たとえば、ドレインが映像信号線ＤＬ１に接続されているＴＦＴ素子のゲート絶縁膜が最も薄くなり、ドレインが映像信号線ＤＬＭに接続されているＴＦＴ素子のゲート絶縁膜が最も厚くなる。
【０１２９】
また、映像信号線ＤＬＭの下における第１の絶縁層ＰＡＳ１の膜厚は、たとえば、走査信号線ＧＬｖと映像信号線ＤＬＭとが交差している点もしくはその近傍で最も厚くなり、当該交差している点からの距離が長くなるにつれて薄くなっていく。そのため、ドレインが映像信号線ＤＬＭに接続されている各ＴＦＴ素子のゲート絶縁膜の膜厚は、たとえば、ゲートが走査信号線ＧＬｖに接続されているＴＦＴ素子のゲート絶縁膜が最も厚くなり、ゲートが走査信号線ＧＬ１に接続されているＴＦＴ素子またはゲートが走査信号線ＧＬＮに接続されているＴＦＴ素子、あるいはその両方のゲート絶縁膜が最も薄くなる。
【０１３０】
したがって、マザーガラス５の領域５２２に形成されるＴＦＴ基板１０１における、各ＴＦＴ素子のゲート絶縁膜の膜厚は、たとえば、ゲートが走査信号線ＧＬｖに接続され、ドレインが映像信号線ＤＬＭに接続されているＴＦＴ素子のゲート絶縁膜が最も厚くなり、当該ＴＦＴ素子からの距離が長いＴＦＴ素子のゲート絶縁膜ほど薄くなる。そのため、このような各ＴＦＴ素子のゲート絶縁膜の膜厚の変化と、領域５２２に形成されるＴＦＴ基板１０１における各走査信号線ＧＬの信号入力端の位置および各映像信号線ＤＬの信号入力端の位置との関係に基づいて、各ＴＦＴ素子のサイズＷ／Ｌを個別に設定することで、各画素における未書き込み電圧ＶＬの大きさの変化、およびフィードスルー電圧ＶＦＴの大きさの変化を小さくすることができる。
【０１３１】
なお、図１５に沿った上記の説明では、６面取りの場合のマザーガラス５の領域５２２に形成するＴＦＴ基板を例に挙げているが、もう１つの領域５２５に形成するＴＦＴ基板についても、領域５２２のＴＦＴ基板と同様の考え方で各ＴＦＴ素子のサイズＷ／Ｌを個別に設定することで、各画素における未書き込み電圧ＶＬの大きさの変化、およびフィードスルー電圧ＶＦＴの大きさの変化を小さくすることができる。また、図１３（ｄ）に示した１５面取りの場合における領域５３２，５３５，５４１，５４４に形成するＴＦＴ基板についても、領域５２２のＴＦＴ基板と同様の考え方で各ＴＦＴ素子のサイズＷ／Ｌを個別に設定することで、各画素における未書き込み電圧ＶＬの大きさの変化、およびフィードスルー電圧ＶＦＴの大きさの変化を小さくすることができる。
【０１３２】
次に、３つめのパターンを説明する。３つめのパターンは、絶縁膜のｘ方向の膜厚およびｙ方向の膜厚が、図１３（ｂ）に示した領域５１１，５１２，５１３，５１４、図１３（ｃ）に示した領域５２１，５２３，５２４，５２６、図１３（ｄ）に示した領域５３１，５３３，５３４，５３６，５４０，５４２，５４３，５４５のような変化をしているパターンである。この３つめのパターンと、１枚のＴＦＴ基板１０１の表示領域に形成される各ＴＦＴ素子（アクティブ素子）のゲート絶縁膜との関係について、図１６を用いて説明する。
【０１３３】
図１６は、絶縁膜の膜厚分布の３つめのパターンと各ＴＦＴ素子のゲート絶縁膜の厚さとの関係の一例を説明するための模式平面図である。
【０１３４】
絶縁膜の膜厚分布の３つめのパターンと各ＴＦＴ素子のゲート絶縁膜の厚さとの関係を説明するにあたっては、図１６に示すように、４面取りの場合におけるマザーガラス５の領域５１１に形成するＴＦＴ基板を例に挙げる。図１６において、ＧＬ１，ＧＬＮは、表示領域の最も外側に配置されている走査信号線を示しており、ＤＬ１，ＤＬＭは、表示領域の最も外側に配置されている映像信号線を示している。また、２本の走査信号線ＧＬ１，ＧＬＮの間には、図示していない複数本の走査信号線が配置されており、２本の映像信号線ＤＬ１，ＤＬＭの間には、図示していない複数本の映像信号線が配置されている。
【０１３５】
このとき、走査信号線ＧＬＮの上における第１の絶縁層ＰＡＳ１の膜厚は、たとえば、走査信号線ＧＬＮと映像信号線ＤＬ１とが交差している点から、走査信号線ＧＬＮと映像信号線ＤＬＭとが交差している点に向かって、単調に厚くなる。そのため、ゲートが走査信号線ＧＬＮに接続されている各ＴＦＴ素子のゲート絶縁膜の膜厚は、たとえば、ドレインが映像信号線ＤＬ１に接続されているＴＦＴ素子のゲート絶縁膜が最も薄くなり、ドレインが映像信号線ＤＬＭに接続されているＴＦＴ素子のゲート絶縁膜が最も厚くなる。
【０１３６】
また、映像信号線ＤＬＭの下における第１の絶縁層ＰＡＳ１の膜厚は、たとえば、走査信号線ＧＬ１と映像信号線ＤＬＭとが交差している点から、走査信号線ＧＬＮと映像信号線ＤＬＭとが交差している点に向かって、単調に厚くなる。そのため、ドレインが映像信号線ＤＬＭに接続されている各ＴＦＴ素子のゲート絶縁膜の膜厚は、たとえば、ゲートが走査信号線ＧＬ１に接続されているＴＦＴ素子のゲート絶縁膜が最も薄くなり、ゲートが走査信号線ＧＬＮに接続されているＴＦＴ素子のゲート絶縁膜が最も厚くなる。
【０１３７】
したがって、マザーガラス５の領域５１１に形成されるＴＦＴ基板１０１における、各ＴＦＴ素子のゲート絶縁膜の膜厚は、たとえば、ゲートが走査信号線ＧＬＮに接続され、ドレインが映像信号線ＤＬＭに接続されているＴＦＴ素子のゲート絶縁膜が最も厚くなり、当該ＴＦＴ素子からの距離が長いＴＦＴ素子のゲート絶縁膜ほど薄くなる。そのため、このような各ＴＦＴ素子のゲート絶縁膜の膜厚の変化と、領域５１１に形成されるＴＦＴ基板１０１における各走査信号線ＧＬの信号入力端の位置および各映像信号線ＤＬの信号入力端の位置との関係に基づいて、各ＴＦＴ素子のサイズＷ／Ｌを個別に設定することで、各画素における未書き込み電圧ＶＬの大きさの変化、およびフィードスルー電圧ＶＦＴの大きさの変化を小さくすることができる。
【０１３８】
なお、図１６に沿った上記の説明では、４面取りの場合のマザーガラス５の領域５１１に形成するＴＦＴ基板を例に挙げているが、他の３つの領域５１２〜５１４に形成するＴＦＴ基板についても、領域５１１のＴＦＴ基板と同様の考え方で各ＴＦＴ素子のサイズＷ／Ｌを個別に設定することで、各画素における未書き込み電圧ＶＬの大きさの変化、およびフィードスルー電圧ＶＦＴの大きさの変化を小さくすることができる。また、図１３（ｃ）に示した６面取りの場合における領域５２１，５２３，５２４，５２６に形成するＴＦＴ基板、図１３（ｄ）に示した１５面取りの場合における領域５３２，５３５，５４１，５４４に形成するＴＦＴ基板についても、領域５１１領域５１１のＴＦＴ基板と同様の考え方で各ＴＦＴ素子のサイズＷ／Ｌを個別に設定することで、各画素における未書き込み電圧ＶＬの大きさの変化、およびフィードスルー電圧ＶＦＴの大きさの変化を小さくすることができる。
【０１３９】
最後に、４つめのパターンを説明する。４つめのパターンは、絶縁膜のｘ方向の膜厚およびｙ方向の膜厚が、図１３（ｄ）に示した領域５３８のような変化をしているパターンである。この４つめのパターンと、１枚のＴＦＴ基板１０１の表示領域に形成される各ＴＦＴ素子（アクティブ素子）のゲート絶縁膜との関係について、図１７を参照して説明する。
【０１４０】
図１７は、絶縁膜の膜厚分布の４つめのパターンと各ＴＦＴ素子のゲート絶縁膜の厚さとの関係の一例を説明するための模式平面図である。
【０１４１】
絶縁膜の膜厚分布の４つめのパターンと各ＴＦＴ素子のゲート絶縁膜の厚さとの関係を説明するにあたっては、図１７に示すように、１５面取りの場合におけるマザーガラス５の領域５３８に形成するＴＦＴ基板を例に挙げる。図１７において、ＧＬ１，ＧＬＮは、表示領域の最も外側に配置されている走査信号線を示しており、ＤＬ１，ＤＬＭは、表示領域の最も外側に配置されている映像信号線を示している。また、２本の走査信号線ＧＬ１，ＧＬＮの間には、それらのほぼ中間に位置する走査信号線ＧＬｖおよび図示していない複数本の走査信号線が配置されている。また、２本の映像信号線ＤＬ１，ＤＬＭの間には、それらのほぼ中間に位置する映像信号線ＤＬｕおよび図示していない複数本の映像信号線が配置されている。
【０１４２】
このとき、走査信号線ＧＬｖの上における第１の絶縁層ＰＡＳ１の膜厚は、たとえば、走査信号線ＧＬｖと映像信号線ＤＬｕとが交差している点もしくはその近傍で最も厚くなり、当該交差している点からの距離が長くなるにつれて薄くなっていく。そのため、ゲートが走査信号線ＧＬｖに接続されている各ＴＦＴ素子のゲート絶縁膜の膜厚は、たとえば、ドレインが映像信号線ＤＬｕに接続されているＴＦＴ素子のゲート絶縁膜が最も厚くなり、ドレインが映像信号線ＤＬ１に接続されているＴＦＴ素子またはドレインが映像信号線ＤＬＭに接続されているＴＦＴ素子、あるいはその両方のゲート絶縁膜が最も薄くなる。
【０１４３】
また、映像信号線ＤＬｕの下における第１の絶縁層ＰＡＳ１の膜厚は、たとえば、走査信号線ＧＬｖと映像信号線ＤＬｕとが交差している点もしくはその近傍で最も厚くなり、当該交差している点からの距離が長くなるにつれて薄くなっていく。そのため、ドレインが映像信号線ＤＬｕに接続されている各ＴＦＴ素子のゲート絶縁膜の膜厚は、たとえば、ゲートが走査信号線ＧＬｖに接続されているＴＦＴ素子のゲート絶縁膜が最も厚くなり、ゲートが走査信号線ＧＬ１に接続されているＴＦＴ素子またはゲートが走査信号線ＧＬＮに接続されているＴＦＴ素子、あるいはその両方のゲート絶縁膜が最も薄くなる。
【０１４４】
したがって、マザーガラス５の領域５３８に形成されるＴＦＴ基板１０１における、各ＴＦＴ素子のゲート絶縁膜の膜厚は、たとえば、ゲートが走査信号線ＧＬｖに接続され、ドレインが映像信号線ＤＬｕに接続されているＴＦＴ素子のゲート絶縁膜が最も厚くなり、当該ＴＦＴ素子からの距離が長いＴＦＴ素子のゲート絶縁膜ほど薄くなる。そのため、このような各ＴＦＴ素子のゲート絶縁膜の膜厚の変化と、領域５３８に形成されるＴＦＴ基板１０１における各走査信号線ＧＬの信号入力端の位置および各映像信号線ＤＬの信号入力端の位置との関係に基づいて、各ＴＦＴ素子のサイズＷ／Ｌを個別に設定することで、各画素における未書き込み電圧ＶＬの大きさの変化、およびフィードスルー電圧ＶＦＴの大きさの変化を小さくすることができる。
【０１４５】
なお、図１６に沿った上記の説明では、１５面取りの場合のマザーガラス５の領域５３８に形成するＴＦＴ基板を挙げているが、１５面取りに限らず、たとえば、縦３面×横３面の９面取りの場合において中央の領域に形成するＴＦＴ基板などについても、領域５３８のＴＦＴ基板と同様の考え方で各ＴＦＴ素子のサイズＷ／Ｌを個別に設定することで、各画素における未書き込み電圧ＶＬの大きさの変化、およびフィードスルー電圧ＶＦＴの大きさの変化を小さくすることができる。
【０１４６】
また、実施例２では、ＴＦＴ素子のゲート絶縁膜としての機能を有する第１の絶縁層ＰＡＳ１を形成したときの膜厚分布について説明しているが、これに限らず、走査信号線ＧＬや映像信号線ＤＬなどを形成するための導体膜や、半導体層ＳＣを形成するためのアモルファスシリコン膜を形成（成膜）するときにも、同様の膜厚分布が生じる。そのため、第１の絶縁層ＰＡＳ１の膜厚分布に加え、他の導体膜や半導体膜の膜厚分布も考慮して、各ＴＦＴ素子のサイズＷ／Ｌを設定してもよいことはもちろんである。
【０１４７】
以上、本発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において、種々変更可能であることはもちろんである。
【０１４８】
たとえば、前記実施例１および前記実施例２では、１つの画素の構成が、図３（ａ）乃至図３（ｃ）に示した構成のＴＦＴ基板１０１を例に挙げたが、本発明は、これに限らず、１つの画素の構成が、別の構成であっても適用できることはもちろんである。すなわち、本発明は、たとえば、ＴＦＴ素子（アクティブ素子）の平面形状が別の形状であっても適用できる。また、本発明は、たとえば、走査信号線ＧＬとは別の配線を設け、当該別の配線と画素電極ＰＸとこれらの間に介在する絶縁層により保持容量が形成されていても適用できる。またさらに、本発明は、たとえば、対向電極ＣＴがＴＦＴ基板１０１に設けられている場合にも適用できる。
【０１４９】
また、前記実施例１および前記実施例２では、液晶表示装置（液晶表示パネル）のＴＦＴ基板１０１を例に挙げたが、本発明は、液晶表示装置に限らず、他の表示装置に適用することもできる。つまり、前記実施例１および前記実施例２で挙げたＴＦＴ基板１０１と同等の構成であり、かつ、同様の動作原理で映像や画像を表示する表示パネルを有する表示装置であれば、本発明を適用することで、輝度むらやフリッカを低減でき、表示品質を向上させることができる。そのような表示装置としては、たとえば、有機ＥＬ（ＥｌｅｃｔｒｏＬｕｍｉｎｅｓｃｅｎｃｅ）を用いた自発光型の表示パネルを有する表示装置がある。
【図面の簡単な説明】
【０１５０】
【図１（ａ）】本発明にかかわる液晶表示装置の概略構成の一例を示す模式ブロック図である。
【図１（ｂ）】図１（ａ）に示した液晶表示パネルにおける１つの画素の回路構成の一例を示す模式回路図である。
【図２（ａ）】図１（ａ）に示した液晶表示パネルの表示領域の４つの角部に位置する画素の各ＴＦＴ素子に入力される走査信号の波形および映像信号の波形の一例を示す模式図である。
【図２（ｂ）】未書き込み電圧およびフィードスルー電圧の定義を説明するための模式図である。
【図２（ｃ）】図２（ａ）に示した２つの画素ＳＰ１，ＳＰ４における未書き込み電圧の大きさを比較する模式図である。
【図３】従来の１枚の液晶表示パネルの表示領域における未書き込み電圧の大きさの分布の一例を示す模式図である。
【図４】本発明による実施例１の液晶表示パネルの概略構成を説明するための模式回路図である。
【図５（ａ）】従来の液晶表示パネルにおける１本の走査信号線の信号入力端からの距離と、遅延量、未書き込み電圧、およびフィードスルー電圧との関係を示す模式グラフ図である。
【図５（ｂ）】実施例１の液晶表示パネルにおける１本の共通の走査信号線に接続されたＴＦＴ素子のサイズＷ／Ｌの設定方法の一例を示す模式グラフ図である。
【図６（ａ）】従来の液晶表示パネルにおける１本の映像信号線の信号入力端からの距離と、遅延時間、未書き込み電圧、およびフィードスルー電圧との関係を示す模式グラフ図である。
【図６（ｂ）】実施例１の液晶表示パネルにおける１本の共通の映像信号線に接続されたＴＦＴ素子のサイズＷ／Ｌの設定方法の一例を示す模式グラフ図である。
【図７（ａ）】液晶表示パネルの概略構成を示す模式平面図である。
【図７（ｂ）】図７（ａ）のＡ−Ａ’線における模式断面図である。
【図８（ａ）】液晶表示パネルのＴＦＴ基板における１つの画素の概略構成の一例を示す模式平面図である。
【図８（ｂ）】図８（ａ）のＢ−Ｂ’線における模式断面図である。
【図８（ｃ）】図８（ａ）のＣ−Ｃ’線における模式断面図である。
【図９（ａ）】実施例１の構成を適用したＴＦＴ基板における１本の走査信号線に沿って配置されたＴＦＴ素子の形状の一例を示す模式平面図である。
【図９（ｂ）】実施例１の構成を適用したＴＦＴ基板における１本の映像信号線に沿って配置されたＴＦＴ素子の形状の一例を示す模式平面図である。
【図１０（ａ）】本発明にかかわる液晶表示装置の第１の変形例の概略構成を示す模式ブロック図である。
【図１０（ｂ）】図１０（ａ）に示した液晶表示パネルに実施例１の構成を適用する場合における１本の共通の映像信号線に接続されたＴＦＴ素子のサイズＷ／Ｌの設定方法の一例を示す模式グラフ図である。
【図１１（ａ）】本発明にかかわる液晶表示装置の第２の変形例の概略構成を示す模式ブロック図である。
【図１１（ｂ）】図１１（ａ）に示した液晶表示パネルに実施例１の構成を適用する場合における１本の走査信号線の位置と走査信号の遅延量との関係の一例、１本の走査信号線の位置と１本の共通の走査信号線に接続されたＴＦＴ素子を有する画素の未書き込み電圧との関係の一例、および１本の共通の走査信号線に接続されたＴＦＴ素子のサイズＷ／Ｌの設定方法の一例を示す模式グラフ図である。
【図１２（ａ）】第１の絶縁層を形成した直後の絶縁基板の構成の一例を示す模式平面図である。
【図１２（ｂ）】図１２（ａ）のＤ−Ｄ'線における断面構成の一例を示す模式断面図である。
【図１２（ｃ）】図１２（ａ）に示した２つの画素ＳＰ５，ＳＰ６のＴＦＴ素子の平面形状の一例を示す模式平面図である。
【図１２（ｄ）】実施例２の液晶表示パネルにおける１本の走査信号線の位置と走査信号の遅延量との関係の一例、１本の走査信号線の位置と１本の共通の走査信号線に接続されたＴＦＴ素子を有する画素の未書き込み電圧との関係の一例、および１本の共通の走査信号線に接続されたＴＦＴ素子のサイズＷ／Ｌの設定方法の一例を示す模式グラフ図である。
【図１３（ａ）】１枚のマザーガラスから２枚のＴＦＴ基板を切り出す場合の絶縁膜の膜厚分布を示す模式平面図である。
【図１３（ｂ）】１枚のマザーガラスから４枚のＴＦＴ基板を切り出す場合の絶縁膜の膜厚分布を示す模式平面図である。
【図１３（ｃ）】１枚のマザーガラスから６枚のＴＦＴ基板を切り出す場合の絶縁膜の膜厚分布を示す模式平面図である。
【図１３（ｄ）】１枚のマザーガラスから１５枚のＴＦＴ基板を切り出す場合の絶縁膜の膜厚分布を示す模式図である。
【図１４】絶縁膜の膜厚分布の１つめのパターンと各ＴＦＴ素子のゲート絶縁膜の厚さとの関係の一例を説明するための模式平面図である。
【図１５】絶縁膜の膜厚分布の２つめのパターンと各ＴＦＴ素子のゲート絶縁膜の厚さとの関係の一例を説明するための模式平面図である。
【図１６】絶縁膜の膜厚分布の３つめのパターンと各ＴＦＴ素子のゲート絶縁膜の厚さとの関係の一例を説明するための模式平面図である。
【図１７】絶縁膜の膜厚分布の４つめのパターンと各ＴＦＴ素子のゲート絶縁膜の厚さとの関係の一例を説明するための模式平面図である。
【図１８】従来の液晶表示パネルの概略構成の一例を説明するための模式回路図である。
【符号の説明】
【０１５１】
１…液晶表示パネル
１０１…ＴＦＴ基板
１０２…対向基板
１０３…シール材
１０４Ａ，１０４Ｂ…偏光板
ＳＵＢ…絶縁基板
ＧＬ，ＧＬｎ，ＧＬｎ＋１，ＧＬ１，ＧＬｉ−１，ＧＬｉ，ＧＬｖ，ＧＬＮ−１，ＧＬＮ…走査信号線
ＤＬ，ＤＬｍ，ＤＬｍ＋１，ＤＬ１，ＤＬ２，ＤＬｊ，ＤＬｊ＋１，ＤＬｕ，ＤＬＭ…映像信号線
ＳＤ１…ドレイン電極
ＳＤ２…ソース電極
ＳＣ…半導体層
ＰＸ…画素電極
ＬＣ…液晶
ＣＴ…共通電極
ＰＡＳ１…第１の絶縁層
ＰＡＳ２…第２の絶縁層
ＤＡ…表示領域
Ｔｒ，Ｔｒ１，１，Ｔｒ１，ｊ，Ｔｒ１，Ｍ，Ｔｒｉ，１，Ｔｒｉ，ｊ，Ｔｒｉ，Ｍ，ＴｒＮ，１，ＴｒＮ，ｊ，ＴｒＮ，Ｍ…ＴＦＴ素子
ＰＸ１，ＰＸ２，ＰＸ３，ＰＸ４，ＰＸ５，ＰＸ６…画素
２…データドライバ
３…ゲートドライバ
４…共通電圧入力回路
５…マザーガラス
【図１（ａ）】
2008304659.tif 000005
【図１（ｂ）】
2008304659.tif 000006
【図２（ａ）】
2008304659.tif 000007
【図２（ｂ）】
2008304659.tif 000008
【図２（ｃ）】
2008304659.tif 000009
【図３】
2008304659.tif 000010
【図４】
2008304659.tif 000011
【図５（ａ）】
2008304659.tif 000012
【図５（ｂ）】
2008304659.tif 000013
【図６（ａ）】
2008304659.tif 000014
【図６（ｂ）】
2008304659.tif 000015
【図７（ａ）】
2008304659.tif 000016
【図７（ｂ）】
2008304659.tif 000017
【図８（ａ）】
2008304659.tif 000018
【図８（ｂ）】
2008304659.tif 000019
【図８（ｃ）】
2008304659.tif 000020
【図９（ａ）】
2008304659.tif 000021
【図９（ｂ）】
2008304659.tif 000022
【図１０（ａ）】
2008304659.tif 000023
【図１０（ｂ）】
2008304659.tif 000024
【図１１（ａ）】
2008304659.tif 000025
【図１１（ｂ）】
2008304659.tif 000026
【図１２（ａ）】
2008304659.tif 000027
【図１２（ｂ）】
2008304659.tif 000028
【図１２（ｃ）】
2008304659.tif 000029
【図１２（ｄ）】
2008304659.tif 000030
【図１３（ａ）】
2008304659.tif 000031
【図１３（ｂ）】
2008304659.tif 000032
【図１３（ｃ）】
2008304659.tif 000033
【図１３（ｄ）】
2008304659.tif 000034
【図１４】
2008304659.tif 000035
【図１５】
2008304659.tif 000036
【図１６】
2008304659.tif 000037
【図１７】
2008304659.tif 000038
【図１８】
2008304659.tif 000039