(57)【要約】【課題】ウェル近接効果に起因するトランジスタ特性のばらつきを抑えることが可能な半導体集積回路装置を提供する。【解決手段】スタンダードセル１０が横方向に配置されたスタンダードセル列１１，１２，１３，…が、縦方向に並べて配置されている。各スタンダードセル列１１，１２，１３，…は１列おきにフリップされており、スタンダードセル列１１，１２がＰ領域を共有し、スタンダードセル列１２，１３がＮウェルを共有している。スタンダードセル列１１，１２，１３の端に位置するＰＭＯＳトランジスタ２１，２２，２３からＮウェルの端までの距離Ｄ１，Ｄ２，Ｄ３が、スタンダードセル列１２，１３に共有されたＮウェルの幅Ｗ１以上になるように、拡げられている。【選択図】図１
2008258424.tif 000002
【特許請求の範囲】
【請求項１】
スタンダードセルが横方向に配置されたスタンダードセル列が、複数列、縦方向に並べて配置された回路ブロックを備え、
前記各スタンダードセル列は、横方向に延び、かつ、縦方向に隣接して配置されたＮウェルおよびＰ領域を備え、
前記各スタンダードセルは、Ｎウェルに形成されたＰＭＯＳトランジスタと、Ｐ領域に形成されたＮＭＯＳトランジスタとを有しており、
前記各スタンダードセル列は、縦方向におけるＮウェルとＰ領域の位置関係が１列おきに入れ換えられており、第１列および第２列のスタンダードセル列がＰ領域を共有しているとともに、第２列および第３列のスタンダードセル列がＮウェルを共有しており、
前記各スタンダードセル列のうち少なくとも１つにおいて、
少なくともいずれか一方の端に位置するＰＭＯＳトランジスタから、横方向における、Ｎウェルの当該ＰＭＯＳトランジスタに近い方の端までの距離が、前記第２列および第３列のスタンダードセル列に共有されたＮウェルの縦方向における幅である共有Ｎウェル幅以上である
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
前記少なくとも１つのスタンダードセル列において、前記スタンダードセルとして、横方向におけるＰＭＯＳトランジスタからＮウェルの端までの距離が、前記共有Ｎウェル幅以上であるものが、配置されている
ことを特徴とする半導体集積回路装置。
【請求項３】
請求項１において、
前記少なくとも１つのスタンダードセル列において、前記ＰＭＯＳトランジスタを有するスタンダードセルのさらに外側に、Ｎウェルを有するダミーセルが配置されている
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項３において、
前記ダミーセルは、他のスタンダードセルと入出力を共有しないスタンダードセルである
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項３において、
前記ダミーセルは、電源間容量素子、ダイオード素子、他の素子に接続されないダミーゲート、または、他の素子に接続されないダミー配線を含む
ことを特徴とする半導体集積回路装置。
【請求項６】
請求項１において、
前記第１列のスタンダードセル列におけるＮウェルの縦方向における幅が、前記共有Ｎウェル幅以上である
ことを特徴とする半導体集積回路装置。
【請求項７】
請求項１において、
Ｐ領域は、Ｐウェルである
ことを特徴とする半導体集積回路装置。
【請求項８】
スタンダードセルが横方向に配置されたスタンダードセル列が、複数列、縦方向に並べて配置された、第１および第２の回路ブロックを備え、
前記各スタンダードセル列は、横方向に延び、かつ、縦方向に隣接して配置されたＮウェルおよびＰ領域を備え、
前記各スタンダードセルは、Ｎウェルに形成されたＰＭＯＳトランジスタと、Ｐ領域に形成されたＮＭＯＳトランジスタとを有しており、
前記第１および第２の回路ブロックにおいて、それぞれ、前記各スタンダードセル列は、縦方向におけるＮウェルとＰ領域の位置関係が１列おきに入れ換えられており、第１列および第２列のスタンダードセル列がＰ領域を共有しているとともに、第２列および第３列のスタンダードセル列がＮウェルを共有しており、
前記第２の回路ブロックにおけるスタンダードセルの縦方向における高さは、前記第１の回路ブロックにおけるスタンダードセルの縦方向における高さよりも高く、
前記第２の回路ブロックにおける、各スタンダードセル列のうち少なくとも１つにおいて、
少なくともいずれか一方の端に位置するＰＭＯＳトランジスタから、横方向における、Ｎウェルの当該ＰＭＯＳトランジスタに近い方の端までの距離が、前記第１の回路ブロックにおける前記第２列および第３列のスタンダードセル列に共有されたＮウェルの縦方向における幅以上である
ことを特徴とする半導体集積回路装置。
【請求項９】
スタンダードセルが横方向に配置されたスタンダードセル列が、複数列、縦方向に並べて配置された回路ブロックを備え、
前記各スタンダードセル列は、横方向に延び、かつ、縦方向に隣接して配置されたＮウェルおよびＰ領域を備え、
前記各スタンダードセルは、Ｎウェルに形成されたＰＭＯＳトランジスタと、Ｐ領域に形成されたＮＭＯＳトランジスタとを有しており、
前記各スタンダードセル列は、縦方向におけるＮウェルとＰ領域の位置関係が１列おきに入れ換えられており、第１列および第２列のスタンダードセル列がＰ領域を共有しているとともに、第２列および第３列のスタンダードセル列がＮウェルを共有しており、
前記第１列のスタンダードセル列におけるＮウェルの、縦方向における幅が、前記第２列および第３列のスタンダードセル列に共有されたＮウェルの縦方向における幅である共有Ｎウェル幅以上であり、
前記各スタンダードセルとして、縦方向におけるＮウェルの幅が、前記共有Ｎウェル幅以上であるものが、配置されている
ことを特徴とする半導体集積回路装置。
【請求項１０】
スタンダードセルが横方向に配置されたスタンダードセル列が、複数列、縦方向に並べて配置された回路ブロックを備え、
前記各スタンダードセル列は、横方向に延び、かつ、縦方向に隣接して配置されたＮウェルおよびＰ領域を備え、
前記各スタンダードセルは、Ｎウェルに形成されたＰＭＯＳトランジスタと、Ｐ領域に形成されたＮＭＯＳトランジスタとを有しており、
前記各スタンダードセル列は、縦方向におけるＮウェルとＰ領域の位置関係が１列おきに入れ換えられており、第１列および第２列のスタンダードセル列がＰ領域を共有しているとともに、第２列および第３列のスタンダードセル列がＮウェルを共有しており、
Ｎウェルを有するダミーセルが横方向に配置されたダミーセル列が、前記第１列のスタンダードセル列のさらに外側に、前記第１列のスタンダードセル列とＮウェルを共有するように、配置されており、
前記第１列のスタンダードセル列と前記ダミーセル列とに共有されたＮウェルの縦方向における幅が、前記第２列および第３列のスタンダードセル列に共有されたＮウェルの縦方向における幅である共有Ｎウェル幅以上である
ことを特徴とする半導体集積回路装置。
【請求項１１】
請求項１０において、
前記ダミーセルは、他のスタンダードセルと入出力を共有しないスタンダードセルである
ことを特徴とする半導体集積回路装置。
【請求項１２】
請求項１０において、
前記ダミーセルは、電源間容量素子、ダイオード素子、他の素子に接続されないダミーゲート、または、他の素子に接続されないダミー配線を含む
ことを特徴とする半導体集積回路装置。
【請求項１３】
請求項１０において、
前記ダミーセルは、Ｐ領域を有しないものである
ことを特徴とする半導体集積回路装置。
【請求項１４】
スタンダードセルが横方向に配置されたスタンダードセル列が、複数列、縦方向に並べて配置された回路ブロックを備え、
前記各スタンダードセル列は、横方向に延び、かつ、縦方向に隣接して配置されたＮウェルおよびＰウェルを備え、
前記各スタンダードセルは、Ｎウェルに形成されたＰＭＯＳトランジスタと、Ｐウェルに形成されたＮＭＯＳトランジスタとを有しており、
前記各スタンダードセル列は、縦方向におけるＮウェルとＰウェルの位置関係が１列おきに入れ換えられており、第１列および第２列のスタンダードセル列がＮウェルを共有しているとともに、第２列および第３列のスタンダードセル列がＰウェルを共有しており、
前記第１列のスタンダードセル列におけるＰウェルの縦方向における幅が、前記第２列および第３列のスタンダードセル列に共有されたＰウェルの縦方向における幅以上である
ことを特徴とする半導体集積回路装置。
【請求項１５】
請求項１４において、
ダミーセルが横方向に配置されたダミーセル列が、前記第１列のスタンダードセル列のさらに外側に、前記第１列のスタンダードセル列とＰウェルを共有するように、配置されている
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のレイアウト設計技術に関するものであり、特に、スタンダードセルを配置することによって設計された半導体集積回路装置に関する。
【背景技術】
【０００２】
従来から、スタンダードセルと呼ばれる回路部品を配置することによって、半導体集積回路のレイアウトを設計することが行われている。例えば、スタンダードセルを横方向に配置してスタンダードセル列を形成し、このスタンダードセル列を複数列、縦方向に並べて回路ブロックを形成する。各スタンダードセルは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを有している。Ｎウェル構造の場合は、ＰＭＯＳトランジスタがＮウェル上に形成され、ＮＭＯＳトランジスタがＰ基板上に形成される。ツインウェル構造の場合は、ＰＭＯＳトランジスタがＮウェル上に形成され、ＮＭＯＳトランジスタがＰウェル上に形成される。
【特許文献１】特開２００３−１３３４１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
微細化の進展に伴い、ウェル近接効果という現象が起こりやすくなっている。ウェル近接効果とは、ウェルへの不純物注入時に、レジストで反射、散乱した不純物がトランジスタのチャネル領域に注入され、チャネルの不純物濃度が設定値以上になり、トランジスタのしきい値が上昇する、という現象である。
【０００４】
この反射、散乱による不純物注入量は、トランジスタとウェルとの間隔によって異なり、間隔が狭いほど増える傾向にある。ここでいうトランジスタとウェルとの間隔とは、トランジスタからウェルの端までの距離に相当する。微細化によって、トランジスタとウェルとの間隔のレイアウトルールが狭まるため、ウェル近接効果が副作用として発生しやすくなる。
【０００５】
通常、電子回路の論理設計段階では、セルが同じであれば特性は同じとして扱われる。ところが、レイアウト上でトランジスタとウェルとの間隔が異なった場合には、ウェル近接効果の影響により、製品上のトランジスタ特性が異なることになる。したがって、設計と製品との間で回路動作のタイミングなどの不一致が発生し、製品不良の原因となる。そして、歩留まりの低下、特性差異を保証するための設計マージンの追加による回路性能低下、ブロック面積の増大により、競争力を落とすことになる。
【０００６】
一方、同じセルについてその特性を一致させるためには、トランジスタとウェルとの間隔を、一定にするか、あるいは、反射、散乱した不純物が届かず、ウェル近接効果による影響が無視できる程度まで広げておく必要がある。
【０００７】
ウェル近接効果に起因する特性ばらつきが生じる箇所としては、例えば、スタンダードセル列の端部が挙げられる。すなわち、セル列の中央付近では、両隣にセルが隣接して配置されるためトランジスタとウェルとの間隔は非常に大きくなるのに対し、セル列の端部では、１個のセルに含まれるウェル幅の間隔しかない。このため、特性に差異が生じる。
【０００８】
また、最上列または最下列のスタンダードセル列でも、特性に差異が生じやすい。スタンダードセルを用いて設計した半導体集積回路では、通常、スタンダードセル列は１列おきにフリップされており、上下に並ぶ２列のスタンダードセル列はウェル領域を共有している。すなわち、最上列または最下列以外の場所では、ウェル領域の幅が拡がっている。このため、最上列または最下列のスタンダードセル列では、ウェル幅が他の場所よりも狭くなっている。このため、特性に差異が生じる。
【０００９】
このような問題は、微細化の進展により顕在化してきた課題であり、従来では、ウェル近接効果の影響に配慮した、トランジスタとウェルとの間隔に着目したレイアウト設計上の対策は、何ら行われていなかった。
【００１０】
前記の問題に鑑み、本発明は、ウェル近接効果に起因するトランジスタ特性のばらつきを抑えることが可能な半導体集積回路装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、半導体集積回路装置として、スタンダードセルが横方向に配置されたスタンダードセル列が、複数列、縦方向に並べて配置された回路ブロックを備え、前記各スタンダードセル列は、横方向に延び、かつ、縦方向に隣接して配置されたＮウェルおよびＰ領域を備え、前記各スタンダードセルは、Ｎウェルに形成されたＰＭＯＳトランジスタと、Ｐ領域に形成されたＮＭＯＳトランジスタとを有しており、前記各スタンダードセル列は、縦方向におけるＮウェルとＰ領域の位置関係が１列おきに入れ換えられており、第１列および第２列のスタンダードセル列がＰ領域を共有しているとともに、第２列および第３列のスタンダードセル列がＮウェルを共有しており、前記各スタンダードセル列のうち少なくとも１つにおいて、少なくともいずれか一方の端に位置するＰＭＯＳトランジスタから、横方向における、Ｎウェルの当該ＰＭＯＳトランジスタに近い方の端までの距離が、前記第２列および第３列のスタンダードセル列に共有されたＮウェルの縦方向における幅である共有Ｎウェル幅以上であるものである。
【００１２】
本発明によると、少なくとも１つのスタンダードセル列において、少なくともいずれか一方の端に位置するＰＭＯＳトランジスタから、横方向における、Ｎウェルの当該ＰＭＯＳトランジスタに近い方の端までの距離が、第２列および第３列のスタンダードセル列に共有されたＮウェルの縦方向における幅である共有Ｎウェル幅以上になっている。このため、スタンダードセル列の端部のウェル近接効果を抑えることができるため、スタンダードセル列の端でない他の配置箇所のトランジスタとの特性差異の発生を抑えることができる。
【００１３】
また、本発明は、半導体集積回路装置として、スタンダードセルが横方向に配置されたスタンダードセル列が、複数列、縦方向に並べて配置されたスタンダードセルブロックを備え、前記各スタンダードセル列は、横方向に延び、かつ、縦方向に隣接して配置されたＮウェルおよびＰ領域を備え、前記各スタンダードセルは、Ｎウェルに形成されたＰＭＯＳトランジスタと、Ｐ領域に形成されたＮＭＯＳトランジスタとを有しており、前記各スタンダードセル列は、前記第２の方向におけるＮウェルとＰ領域の位置関係が１列おきに入れ換えられており、第１列および第２列のスタンダードセル列がＰ領域を共有しているとともに、第２列および第３列のスタンダードセル列がＮウェルを共有している。その上で、前記第１列のスタンダードセル列におけるＮウェルの縦方向における幅が、前記第２列および第３列のスタンダードセル列に共有されたＮウェルの縦方向における幅である共有Ｎウェル幅以上であり、前記各スタンダードセルとして、縦方向におけるＮウェルの幅が、前記共有Ｎウェル幅以上であるものが、配置されている。または、Ｎウェルを有するダミーセルが横方向に配置されたダミーセル列が、前記第１列のスタンダードセル列のさらに外側に、前記第１列のスタンダードセル列とＮウェルを共有するように、配置されており、前記第１列のスタンダードセル列と前記ダミーセル列とに共有されたＮウェルの縦方向における幅が、前記第２列および第３列のスタンダードセル列に共有されたＮウェルの縦方向における幅である共有Ｎウェル幅以上である。
【００１４】
本発明によると、第１列のスタンダードセル列におけるＮウェルの、縦方向における幅が、第２列および第３列のスタンダードセル列に共有されたＮウェルの縦方向における幅である共有Ｎウェル幅以上になっている。このため、第１列のスタンダードセル列のウェル近接効果を、第２列および第３列のスタンダードセル列のウェル近接効果と同等に抑えることができるので、第１列のスタンダードセル列のトランジスタと第２列および第３列のスタンダードセル列のトランジスタとの特性差異の発生を抑えることができる。
【発明の効果】
【００１５】
以上のように本発明によると、ウェル近接効果に起因するトランジスタ特性のばらつきを抑えることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について、図面を参照して説明する。
【００１７】
なお、本願明細書では、便宜上、スタンダードセル列においてスタンダードセルが配置された方向を横方向と呼び、スタンダードセル列が並んだ方向を縦方向と呼ぶ。
【００１８】
（第１の実施形態）
図１は本発明の第１の実施形態に係る半導体集積回路装置のレイアウトの一部を示す図である。図１において、１１，１２，１３はスタンダードセル１０（矩形で図示）が横方向に配置されたスタンダードセル列である。スタンダードセル列１１，１２，１３，…が縦方向に並べて配置されたことによって、回路ブロックが形成されている。スタンダードセル列１１が最上列である。各スタンダードセル列１１，１２，１３は、横方向に延び、かつ、縦方向に隣接して配置されたＮウェルおよびＰ領域を備えている。また、各スタンダードセル１０は、Ｎウェルに形成されたＰＭＯＳトランジスタと、Ｐ領域に形成されたＮＭＯＳトランジスタとを有している。ただし、ＰＭＯＳトランジスタ２１，２２，２３以外は図示を省略している。
【００１９】
図１の半導体集積回路装置は、ＰＭＯＳトランジスタがＮウェル上に形成され、ＮＭＯＳトランジスタがＰ基板上に形成されるＮウェル構造、または、ＰＭＯＳトランジスタがＮウェル上に形成され、ＮＭＯＳトランジスタがＰウェル上に形成されるツインウェル構造である。図１のＰ領域は、Ｎウェル構造の場合はＰ基板であり、ツインウェル構造の場合はＰウェルである。
【００２０】
各スタンダードセル列１１，１２，１３は、縦方向におけるＮウェルとＰ領域の位置関係が１列おきに入れ換えられている。すなわち、スタンダードセル列１２がフリップされている。そして、上からみて、第１列および第２列のスタンダードセル列１１，１２がＰ領域を共有しているとともに、第２列および第３列のスタンダードセル列１２，１３がＮウェルを共有している。
【００２１】
また、図１において、ＰＭＯＳトランジスタ２１，２２，２３は、各スタンダードセル列１１，１２，１３のＮウェルにおいて、左端に位置している。そして、Ｄ１はＰＭＯＳトランジスタ２１から、横方向における、ＮウェルのＰＭＯＳトランジスタ２１に近い方の端までの距離、Ｄ２はＰＭＯＳトランジスタ２２から、横方向における、ＮウェルのＰＭＯＳトランジスタ２２に近い方の端までの距離、Ｄ３はＰＭＯＳトランジスタ２３から、横方向における、ＮウェルのＰＭＯＳトランジスタ２３に近い方の端までの距離である。また、Ｗ１は第２列および第３列のスタンダードセル列１２，１３によって共有されたＮウェルの縦方向における幅（共有Ｎウェル幅）である。
【００２２】
また、図１と対比するために、図２６に従来の半導体集積回路装置のレイアウトを示す。
【００２３】
ここで、図１の半導体集積回路装置では、ＰＭＯＳトランジスタ２１，２２，２３からＮウェルの端までの距離Ｄ１，Ｄ２，Ｄ３が、図２６に示す従来のレイアウトと比べて、拡げられている。そして、この距離Ｄ１，Ｄ２，Ｄ３は、第２列および第３列のスタンダードセル列１２，１３によって共有されたＮウェルの縦方向における幅Ｗ１以上になっている。
【００２４】
これにより、スタンダードセル列１１，１２，１３の端部のウェル近接効果を抑えることができ、ＰＭＯＳトランジスタ２１，２２，２３について、不純物がレジストで反射、散乱しトランジスタのチャネル領域に注入される量を十分に少なくすることができる。したがって、各スタンダードセル列１１，１２，１３において、最も端に位置するＰＭＯＳトランジスタ２１，２２，２３の特性とそれ以外に位置するＰＭＯＳトランジスタの特性との差異を無くすことができる。ひいては、設計段階と実際の回路動作の差異をなくすことができる。
【００２５】
なお、図１では、各スタンダードセル列の左端に位置するＰＭＯＳトランジスタについて、Ｎウェルの端までの距離を拡げているが、右端に位置するＰＭＯＳトランジスタについて、Ｎウェルの端までの距離を拡げてもよいし、左右両方の端に位置するＰＭＯＳトランジスタについて、Ｎウェルの端までの距離を拡げてもかまわない。
【００２６】
また、図１では、端に位置するＰＭＯＳトランジスタからＮウェルの端までの距離を拡げることを、各スタンダードセル列において行っているが、少なくとも１つのスタンダードセル列において拡げられていれば、本発明に含まれる。
【００２７】
図２は図１のレイアウトを実現するためのスタンダードセルのレイアウトパターンの一例を示す図である。図２のスタンダードセルは、図２７に示すような従来のスタンダードセルに比べて、横方向の幅が広げられている。図２において、Ａ１，Ａ２は横方向におけるＰＭＯＳトランジスタからＮウェルの端までの距離である。そして、
Ａ１，Ａ２  ≧  Ｗ１
となるように、レイアウトが形成されている。
【００２８】
図２のような幅広のレイアウトを有するスタンダードセルを用いて各スタンダードセル列を構成することによって、図１のように、端に位置するＰＭＯＳトランジスタからＮウェルの端までの距離が広がったレイアウトを容易に実現することができる。なお、隣接するスタンダードセル同士は、トランジスタが形成されていない範囲のＮウェルの領域を、互いに重ね合わせるものとする。
【００２９】
また、図３に示すように、ＰＭＯＳトランジスタ２１，２２，２３を有するスタンダードセルのさらに外側に、Ｎウェルを有するダミーセル３１，３２，３３を配置することによっても、図１のようなレイアウトを実現することができる。各ダミーセル３１，３２，３３におけるＮウェルの横方向の幅は、距離Ｄ１，Ｄ２，Ｄ３が幅Ｗ１以上になるように、十分広く設定する。
【００３０】
なお、図３では、各スタンダードセル列に１個ずつダミーセルを配置しているが、複数個のダミーセルを連結して配置してもかまわない。すなわち、距離Ｄ１，Ｄ２，Ｄ３が幅Ｗ１以上になればよく、配置するダミーセルの個数に制限はない。
【００３１】
図４〜図８はダミーセルの他の構成例である。図４のダミーセルは、他のスタンダードセルと入出力を共有しないスタンダードセルであり、３４はＰＭＯＳトランジスタである。図４のようなダミーセルを用いることによって、このダミーセルを、回路不具合がある場合や回路改善を要する場合の予備回路として活用できる。したがって、開発効率の向上を図ることができる。
【００３２】
図５のダミーセルは、電源間容量素子３５を含む。図５のようなダミーセルを用いることによって、電源間容量の拡充が図れるため、回路動作の電源ノイズ耐性を向上させることができる。
【００３３】
図６のダミーセルは、ダイオード素子３６を含む。図６のようなダミーセルを用いることによって、微細プロセス工程段階での電荷蓄積によるゲート酸化膜破壊、いわゆるアンテナ効果に対する対策を図ることができる。
【００３４】
図７のダミーセルは、他の素子に接続されないダミーゲート３７を含む。図７のようなダミーセルを用いることによって、スタンダードセル列の最も端に位置するトランジスタゲート配線の加工均一性向上や、ゲート配線プロセス工程における平坦化向上を図ることができる。
【００３５】
図８のダミーセルは、他の素子に接続されないダミー配線３８を含む。図８のようなダミーセルを用いることによって、配線パターンの面積率を調整することができ、配線プロセスにおける平坦化向上を図ることができる。
【００３６】
（第２の実施形態）
図９は本発明の第２の実施形態に係る半導体集積回路装置のレイアウトの一部を示す図である。図９に示す半導体集積回路装置は、図１とほぼ同様の構成になっており、共通の構成要素には同一の符号を付している。Ｗ２は第１列のスタンダードセル列１１におけるＮウェルの縦方向における幅である。
【００３７】
ここで、図９の半導体集積回路装置では、第１列のスタンダードセル列１１におけるＮウェルの縦方向における幅Ｗ２が、図２６に示す従来のレイアウトと比べて、拡げられている。そして、この幅Ｗ２が、第２列および第３列のスタンダードセル列１２，１３によって共有されたＮウェルの縦方向における幅（共有Ｎウェル幅）Ｗ１以上になっている。これにより、第１列のスタンダードセル列１１における、ＰＭＯＳトランジスタ（例えばＰＭＯＳトランジスタ２１）から縦方向におけるＮウェルの遠い方の端までの距離Ｄ４が、第２列および第３列のスタンダードセル列１２，１３における、ＰＭＯＳトランジスタ（例えばＰＭＯＳトランジスタ２２，２３）から縦方向におけるＮウェルの遠い方の端までの距離Ｄ５，Ｄ６と、同等以上になる。
【００３８】
このような構成により、第１列のスタンダードセル列１１のウェル近接効果を、第２列および第３列のスタンダードセル列１２，１３のウェル近接効果と同等に抑えることができる。
【００３９】
すなわち、距離Ｄ４が距離Ｄ５，Ｄ６と同等である場合は、不純物がレジストで反射、散乱しトランジスタのチャネル領域に注入される量が、第１列のスタンダードセル列１１のＰＭＯＳトランジスタと第２列および第３列のスタンダードセル列１２，１３のＰＭＯＳトランジスタとでほぼ同等となる。このため、特性の差異がなくなり、ひいては、設計段階と実際の回路動作に差異がなくすことができる。
【００４０】
また、距離Ｄ４が距離Ｄ５，Ｄ６よりも大きい場合は、不純物がレジストで反射、散乱しトランジスタのチャネル領域に注入される量が、第１列のスタンダードセル列１１のＰＭＯＳトランジスタの方が第２列および第３列のスタンダードセル列１２，１３のＰＭＯＳトランジスタより少なくなる。このため、第１列のスタンダードセル列１１のＰＭＯＳトランジスタのしきい値が下がるという差異が発生する。ところが、この場合には、第１列に配置されているセルを高速な回路動作が要求される回路に多用することによって、高速な回路が実現できるという効果が得られる。
【００４１】
なお、ここでは最上列のスタンダードセル列におけるＮウェルの幅を拡げるものとしたが、同様に、最下列のスタンダードセル列におけるＮウェルの幅を拡げるようにした場合も、本実施形態と同様の効果が得られる。
【００４２】
図１０は図９のレイアウトを実現するためのスタンダードセルのレイアウトパターンの一例を示す図である。図１０のスタンダードセルは、図２７に示すような従来のスタンダードセルに比べて、Ｎウェルの縦方向の幅が拡げられている。図１０において、Ｂ２はＮウェルの縦方向の幅である。そして、
Ｂ２  ＝  Ｗ１
となるように、レイアウトが形成されている。すなわち、Ｎウェルの縦方向の幅Ｂ２は、図９における共有Ｎウェル幅Ｗ１と同等に設定されている。
【００４３】
図１０のようなＮウェルが縦に拡がったレイアウトを有するスタンダードセルを用いて各スタンダードセル列を構成することによって、図９のように、最上列のスタンダードセル列におけるＮウェルの縦方向の幅が拡がったレイアウトを容易に実現することができる。なお、上下２列のスタンダードセル列でＮウェルを共有する場合には、トランジスタが形成されていない範囲のＮウェルの領域を、互いに重ね合わせるものとする。
【００４４】
また、図９のようなレイアウトは、図１１に示すように、ダミーセル列を配置することによっても実現することができる。図１１では、Ｎウェルを有するダミーセル４０が横方向に配置されたダミーセル列４１が、第１列のスタンダードセル列１１のさらに上すなわち外側に、第１列のスタンダードセル列１１とＮウェルを共有するように、配置されている。
【００４５】
また、図１１のダミーセル４０に代えて、上述した図４〜図８に示すような構成のダミーセルを用いてもかまわない。この場合、上述したのと同様の効果が得られる。
【００４６】
なお、図１１では、ダミーセル４０として、ＮウェルとＰ領域の両方を有するものを用いたが、この代わりに、Ｐ領域を有さず、Ｎウェルのみを有するダミーセルを用いてもかまわない。この場合、ダミーセル列の追加によるレイアウト面積の増加が抑えられる。
【００４７】
図１２〜図１５はＮウェルのみを有するダミーセルの他の構成例である。図１２のダミーセルは、電源間容量素子４２を含む。図１２のようなダミーセルを用いることによって、電源間容量の拡充が図れるため、回路動作の電源ノイズ耐性を向上させることができる。
【００４８】
図１３のダミーセルは、ダイオード素子４３を含む。図１３のようなダミーセルを用いることによって、微細プロセス工程段階での電荷蓄積によるゲート酸化膜破壊、いわゆるアンテナ効果に対する対策を図ることができる。
【００４９】
図１４のダミーセルは、他の素子に接続されないダミーゲート４４を含む。図１４のようなダミーセルを用いることによって、スタンダードセル列の最も端に位置するトランジスタゲート配線の加工均一性向上や、ゲート配線プロセス工程における平坦化向上を図ることができる。
【００５０】
図１５のダミーセルは、他の素子に接続されないダミー配線４５を含む。図１５のようなダミーセルを用いることによって、配線パターンの面積率を調整することができ、配線プロセスにおける平坦化向上を図ることができる。
【００５１】
（第３の実施形態）
本発明の第３の実施形態は、上述の第１および第２の実施形態を組み合わせたものである。図１６は本発明の第３の実施形態に係る半導体集積回路装置のレイアウトの一部を示す図である。図１６に示す半導体集積回路装置は、図１および図９とほぼ同様の構成になっており、共通の構成要素には同一の符号を付している。
【００５２】
図１６の半導体集積回路装置では、図１の半導体集積回路装置と同様に、ＰＭＯＳトランジスタ２１，２２，２３からＮウェルの端までの距離Ｄ１，Ｄ２，Ｄ３が拡げられており、第２列および第３列のスタンダードセル列１２，１３によって共有されたＮウェルの縦方向における幅Ｗ１以上になっている。また、図９の半導体集積回路装置と同様に、第１列のスタンダードセル列１１におけるＮウェルの縦方向における幅Ｗ２が拡げられており、第２列および第３列のスタンダードセル列１２，１３によって共有されたＮウェルの縦方向における幅Ｗ１以上になっている。
【００５３】
本実施形態によると、第１の実施形態によって得られる作用効果と、第２の実施形態によって得られる作用効果とが、ともに得られる。
【００５４】
また、図１６のようなレイアウトは、図１７に示すようにダミーセルを配置することによって実現することができる。図１７では、ＰＭＯＳトランジスタ２１，２２，２３を有するスタンダードセルのさらに外側に、Ｎウェルを有するダミーセル５１，５２，５３が配置されている。また、Ｎウェルを有するダミーセル５４が横方向に配置されたダミーセル列５５が、第１列のスタンダードセル列１１のさらに上に、Ｎウェルを共有するように配置されている。
【００５５】
（第４の実施形態）
図１８は本発明の第４の実施形態に係る半導体集積回路装置のイメージ図である。図１８の半導体集積回路装置は、スタンダードセル１００が横方向に配置されたスタンダードセル列が、複数列、縦方向に並べて配置された、第１および第２の回路ブロック１０１，１０２（ブロックＰおよびブロックＱ）を備えている。ただし、スタンダードセルの縦方向における高さは、第２の回路ブロック１０２の方が第１の回路ブロック１０１よりも高くなっている。
【００５６】
図１９（ａ），（ｂ）はそれぞれ、図１８における第１および第２の回路ブロック１０１，１０２の詳細レイアウトを示す図である。図１９（ａ），（ｂ）に示すように、第１および第２の回路ブロック１０１，１０２はともに、図１６の半導体集積回路装置とほぼ同様の構成になっている。
【００５７】
図１９（ａ）において、６１，６２，６３はスタンダードセル（矩形で図示）が横方向に配置されたスタンダードセル列、７１，７２，７３は各スタンダードセル列６１，６２，６３のＮウェルにおいて左端に配置されたＰＭＯＳトランジスタである。そして、Ｅ１はＰＭＯＳトランジスタ７１から、横方向における、Ｎウェルの近い方の端までの距離、Ｅ２はＰＭＯＳトランジスタ７２から、横方向における、Ｎウェルの近い方の端までの距離、Ｅ３はＰＭＯＳトランジスタ７３から、横方向における、Ｎウェルの近い方の端までの距離である。また、Ｘ１は第２列および第３列のスタンダードセル列６２，６３によって共有されたＮウェルの縦方向における幅、Ｘ２は第１列のスタンダードセル列６１におけるＮウェルの縦方向における幅である。
【００５８】
また図１９（ｂ）において、６４，６５，６６はスタンダードセル（矩形で図示）が横方向に配置されたスタンダードセル列、７４，７５，７６は各スタンダードセル列６４，６５，６６のＮウェルにおいて左端に配置されたＰＭＯＳトランジスタである。そして、Ｅ４はＰＭＯＳトランジスタ７４から、横方向における、Ｎウェルの近い方の端までの距離、Ｅ５はＰＭＯＳトランジスタ７５から、横方向における、Ｎウェルの近い方の端までの距離、Ｅ６はＰＭＯＳトランジスタ７６から、横方向における、Ｎウェルの近い方の端までの距離である。また、Ｘ３は第２列および第３列のスタンダードセル列６５，６６によって共有されたＮウェルの縦方向における幅、Ｘ４は第１列のスタンダードセル列６４におけるＮウェルの縦方向における幅である。
【００５９】
ここで、図１９（ａ）に示すように、第１の回路ブロック１０１において、第１列のスタンダードセル列６１におけるＮウェルの縦方向における幅Ｘ２が、第２列および第３列のスタンダードセル列６２，６３によって共有されたＮウェルの縦方向における幅Ｘ１以上になっている。また、図１９（ｂ）に示すように、第２の回路ブロック１０２において、第１列のスタンダードセル列６４におけるＮウェルの縦方向における幅Ｘ４が、第２列および第３列のスタンダードセル列６５，６６によって共有されたＮウェルの縦方向における幅Ｘ３以上になっている。
【００６０】
このような構成によって、第１および第２の回路ブロック１０１，１０２において、第２の実施形態と同様の作用効果が得られる。すなわち、第１の回路ブロック１０１において、第１列のスタンダードセル列６１におけるＰＭＯＳトランジスタについて、第２列および第３列のスタンダードセル列６２，６３におけるＰＭＯＳトランジスタと比べて、その特性に差異や劣化が生じない。また、第２の回路ブロック１０２において、第１列のスタンダードセル列６４におけるＰＭＯＳトランジスタについて、第２列および第３列のスタンダードセル列６５，６６におけるＰＭＯＳトランジスタと比べて、その特性に差異や劣化が生じない。
【００６１】
また、図１９（ａ）に示すように、第１の回路ブロック１０１において、ＰＭＯＳトランジスタ７１，７２，７３からＮウェルの端までの距離Ｅ１，Ｅ１，Ｅ３が、拡げられている。そして、この距離Ｅ１，Ｅ２，Ｅ３は、第２列および第３列のスタンダードセル列６２，６３によって共有されたＮウェルの縦方向における幅Ｘ１以上になっている。これによって、第１の実施形態と同様の作用効果が得られる。
【００６２】
また、図１９（ｂ）に示すように、第２の回路ブロック１０２において、ＰＭＯＳトランジスタ７４，７５，７６からＮウェルの端までの距離Ｅ４，Ｅ５，Ｅ６が、拡げられている。ただしこの場合、距離Ｅ４，Ｅ５，Ｅ６は、第１の回路ブロック１０１における、第２列および第３列のスタンダードセル列６２，６３によって共有されたＮウェルの縦方向における幅Ｘ１以上になっていればよい。これによって、第１の実施形態と同様の作用効果が得られる。
【００６３】
すなわち、セル高さが異なる複数の回路ブロックを有する半導体集積回路装置では、セル高さの低い方の回路ブロックにおける、共有されたＮウェルの幅を基準にして、Ｎウェルを横方向に拡げる幅を設定すればよい。
【００６４】
なお、図１９では、各スタンダードセル列の左端に位置するＰＭＯＳトランジスタについて、Ｎウェルの端までの距離を拡げているが、右端に位置するＰＭＯＳトランジスタについて、Ｎウェルの端までの距離を拡げてもよいし、左右両方の端に位置するＰＭＯＳトランジスタについて、Ｎウェルの端までの距離を拡げてもかまわない。
【００６５】
また、図１９では、端に位置するＰＭＯＳトランジスタからＮウェルの端までの距離を拡げることを、各スタンダードセル列において行っているが、少なくとも１つのスタンダードセル列において拡げていれば、本発明に含まれる。
【００６６】
（第５の実施形態）
図２０は本発明の第５の実施形態に係る半導体集積回路装置のレイアウトの一部を示す図である。図２０において、８１，８２，８３はスタンダードセル８０（矩形で図示）が横方向に配置されたスタンダードセル列である。スタンダードセル列８１，８２，８３，…が縦方向に並べて配置されたことによって、回路ブロックが形成されている。スタンダードセル列８１が最下列である。各スタンダードセル列８１，８２，８３は、横方向に延び、かつ、縦方向に隣接して配置されたＮウェルおよびＰウェルを備えている。また、各スタンダードセル８０は、Ｎウェルに形成されたＰＭＯＳトランジスタと、Ｐウェルに形成されたＮＭＯＳトランジスタとを有している。ただし、ＮＭＯＳトランジスタ８５，８６，８７以外は図示を省略している。
【００６７】
図２０の半導体集積回路装置は、ＰＭＯＳトランジスタがＮウェル上に形成され、ＮＭＯＳトランジスタがＰウェル上に形成されるツインウェル構造である。
【００６８】
各スタンダードセル列８１，８２，８３は、縦方向におけるＮウェルとＰウェルの位置関係が１列おきに入れ換えられている。すなわち、スタンダードセル列８２がフリップされている。そして、下からみて、第１列および第２列のスタンダードセル列８１，８２がＮウェルを共有しているとともに、第２列および第３列のスタンダードセル列８２，８３がＰウェルを共有している。
【００６９】
また、８４はＮウェルのパターンである。そして、Ｗ３は第２列および第３列のスタンダードセル列８２，８３によって共有されたＰウェルの縦方向における幅、Ｗ４は第１列のスタンダードセル列８１におけるＰウェルの縦方向における幅である。
【００７０】
図２０では、第１列のスタンダードセル列８１におけるＰウェルの縦方向の幅Ｗ４が、第２列および第３列のスタンダードセル列８２，８３によって共有されたＰウェルの縦方向における幅Ｗ３以上になるように、Ｎウェルのパターン８４が配置されている。これにより、第１列のスタンダードセル列８１における、ＮＭＯＳトランジスタ（例えばＮＭＯＳトランジスタ８５）から縦方向におけるＰウェルの遠い方の端までの距離Ｄ７が、第２列および第３列のスタンダードセル列８２，８３における、ＮＭＯＳトランジスタ（例えばＮＭＯＳトランジスタ８６，８７）から縦方向におけるＰウェルの遠い方の端までの距離Ｄ８，Ｄ９と、同等以上になる。したがって、第１列のスタンダードセル列８１におけるＮＭＯＳトランジスタについて、第２列および第３列のスタンダードセル列８２，８３におけるＰＭＯＳトランジスタと比べて、その特性に差異や劣化が生じない。
【００７１】
また、図２０のようなレイアウトは、図２１に示すように、ダミーセル列を配置することによって実現することができる。図２１では、ダミーセル９０が横方向に配置されたダミーセル列９１が、第１列のスタンダードセル列８１のさらに下すなわち外側に、第１列のスタンダードセル列８１とＰウェルを共有するように、配置されている。なお、ここでのダミーセル９０は、Ｐウェルと、ＮウェルとＰウェルの境界を設定するための必要最小限のＮウェルパターンとによって、構成すればよい。これにより、ダミーセル配置によるレイアウト面積の増加を抑えることができる。
【００７２】
図２２〜図２５はダミーセルの他の構成例である。図２２のダミーセルは、電源間容量素子９２を含む。図２２のようなダミーセルを用いることによって、電源間容量の拡充が図れるため、回路動作の電源ノイズ耐性を向上させることができる。
【００７３】
図２３のダミーセルは、ダイオード素子９３を含む。図２３のようなダミーセルを用いることによって、微細プロセス工程段階での電荷蓄積によるゲート酸化膜破壊、いわゆるアンテナ効果に対する対策を図ることができる。
【００７４】
図２４のダミーセルは、他の素子に接続されないダミーゲート９４を含む。図２４のようなダミーセルを用いることによって、スタンダードセル列の最も端に位置するトランジスタゲート配線の加工均一性向上や、ゲート配線プロセス工程における平坦化向上を図ることができる。
【００７５】
図２５のダミーセルは、他の素子に接続されないダミー配線９５を含む。図２５のようなダミーセルを用いることによって、配線パターンの面積率を調整することができ、配線プロセスにおける平坦化向上を図ることができる。
【００７６】
なお、ここでは最下列のスタンダードセル列におけるＰウェルの幅を拡げるものとしたが、同様に、最上列のスタンダードセル列におけるＰウェルの幅を拡げるようにした場合も、本実施形態と同様の効果が得られる。
【産業上の利用可能性】
【００７７】
本発明では、ウェル近接効果に起因するトランジスタ特性のばらつきを抑えることができるので、例えば、半導体集積回路装置について、歩留り向上、回路性能向上、省ブロック面積を実現する技術として有用である。
【図面の簡単な説明】
【００７８】
【図１】本発明の第１の実施形態に係る半導体集積回路装置のレイアウトの一部を示す図である。
【図２】図１のレイアウトを実現するためのスタンダードセルの一例を示す図である。
【図３】ダミーセルの配置によって図１のレイアウトを実現した例を示す図である。
【図４】ダミーセルの他の構成例である。
【図５】ダミーセルの他の構成例である。
【図６】ダミーセルの他の構成例である。
【図７】ダミーセルの他の構成例である。
【図８】ダミーセルの他の構成例である。
【図９】本発明の第２の実施形態に係る半導体集積回路装置のレイアウトの一部を示す図である。
【図１０】図９のレイアウトを実現するためのスタンダードセルの一例を示す図である。
【図１１】ダミーセルの配置によって図９のレイアウトを実現した例を示す図である。
【図１２】Ｎウェルのみを有するダミーセルの他の構成例である。
【図１３】Ｎウェルのみを有するダミーセルの他の構成例である。
【図１４】Ｎウェルのみを有するダミーセルの他の構成例である。
【図１５】Ｎウェルのみを有するダミーセルの他の構成例である。
【図１６】本発明の第３の実施形態に係る半導体集積回路装置のレイアウトの一部を示す図である。
【図１７】ダミーセルの配置によって図１６のレイアウトを実現した例を示す図である。
【図１８】本発明の第４の実施形態に係る半導体集積回路装置のイメージ図である。
【図１９】（ａ），（ｂ）は図１８における回路ブロックの詳細レイアウトを示す図である。
【図２０】本発明の第５の実施形態に係る半導体集積回路装置のレイアウトの一部を示す図である。
【図２１】ダミーセルの配置によって図２０のレイアウトを実現した例を示す図である。
【図２２】ダミーセルの他の構成例である。
【図２３】ダミーセルの他の構成例である。
【図２４】ダミーセルの他の構成例である。
【図２５】ダミーセルの他の構成例である。
【図２６】従来の半導体集積回路装置のレイアウトの例である。
【図２７】従来のスタンダードセルのレイアウトの例である。
【符号の説明】
【００７９】
１０  スタンダードセル
１１，１２，１３  スタンダードセル列
２１，２２，２３  ＰＭＯＳトランジスタ
３１，３２，３３  ダミーセル
３５  電源間容量素子
３６  ダイオード素子
３７  ダミーゲート
３８  ダミー配線
４０  ダミーセル
４１  ダミーセル列
４２  電源間容量素子
４３  ダイオード素子
４４  ダミーゲート
４５  ダミー配線
５１，５２，５３  ダミーセル
５４  ダミーセル
５５  ダミーセル列
６１，６２，６３，６４，６５，６６  スタンダードセル列
７１，７２，７３，７４，７５，７６  ＰＭＯＳトランジスタ
８０  スタンダードセル
８１，８２，８３  スタンダードセル列
８４  Ｎウェルパターン
８５，８６，８７  ＮＭＯＳトランジスタ
９０  ダミーセル
９１  ダミーセル列
９２  電源間容量素子
９３  ダイオード素子
９４  ダミーゲート
９５  ダミー配線
１０１  第１の回路ブロック
１０２  第２の回路ブロック
【図１】
2008258424.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2008258424.tif 000007
【図６】
2008258424.tif 000008
【図７】
2008258424.tif 000009
【図８】
2008258424.tif 000010
【図９】
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【図１０】
2008258424.tif 000012
【図１１】
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【図１２】
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【図１３】
2008258424.tif 000015
【図１４】
2008258424.tif 000016
【図１５】
2008258424.tif 000017
【図１６】
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【図１７】
2008258424.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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