(57)【要約】【課題】表示データ信号の入力方式が１クロック毎２画素方式であるか、１クロック毎１画素方式であるかに応じて表示装置内での信号処理方法を変更し、いずれの入力方式に対しても同じ内部表示信号を生成するための回路設定を、液晶表示装置の外部よりの入力信号で行なう。【解決手段】液晶表示装置への表示データ信号入力方式が１クロック毎２画素方式または１クロック毎１画素方式のいずれの場合にも対応できるように、前記表示データ信号入力方式に応じて回路内での信号処理方法を選択し、入力方式に関わらず同じ内部表示データ信号を生成する入力選択回路を備え、該入力選択回路の信号処理方法を選択するための設定信号を外部から入力するための入力端子を備えた。【選択図】図１
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【特許請求の範囲】
【請求項１】
液晶表示装置の内部に配置されるタイミング制御回路であって、
前記液晶表示装置の水平方向に並ぶ表示画素数に対応する、１水平同期信号期間における前記入力表示イネーブル信号期間中のクロック信号をカウントすることによって、当該液晶表示装置への表示データ信号入力方式が１クロック毎２画素方式もしくは１クロック毎１画素方式のいずれであるかを判定する判定回路部と、
該判定回路の判定結果に応じて前記タイミング制御回路内での表示データの信号処理方法を選択し、入力方式に関わらず同じ前記表示データ信号を生成する入力選択回路部と、
前記表示データ信号を入力して前記液晶表示装置内部の駆動ＩＣを制御する駆動ＩＣ制御回路部と、を具備する液晶表示装置用タイミング制御回路。
【請求項２】
上記判定を水平同期信号周期毎に行なうことを特徴とする請求項１に記載の液晶表示装置用タイミング制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置における表示データ信号入力方式切り替えに関するものである。
【背景技術】
【０００２】
図５は従来のＴＦＴ（薄膜トランジスタ）をスイッチング素子に用いたアクティブマトリクス型液晶表示装置の回路構成図である。１は液晶表示装置であり、１０はデジタル制御回路、１１は１０の内部にある入力選択回路、１２は１０の内部にある駆動ＩＣ制御信号生成回路、１３はアナログ信号生成回路、２１は液晶セル、２２はソース駆動ＩＣ、２３はゲート駆動ＩＣである。
【０００３】
液晶セル内は複数の平行なソース配線３１、ゲート配線３２が設けられており、それぞれソース駆動ＩＣ２２、ゲート駆動ＩＣ２３によって駆動される。ソース配線３１、ゲート配線３２の各交点に表示画素３０が設けられており、各画素にはスイッチング素子３３としてＴＦＴが設けられている。このように液晶セルの複数の表示画素において、液晶を各ＴＦＴで駆動して液晶層の透過率を抑制し、更に光源である液晶セル下のバックライト光の透過光を制御することによって画像表示を行なう。各ＴＦＴにはソース、ゲート配線が接続されており、ソース配線と反対側の端子（ドレイン）は液晶容量３４、保持容量３５に接続されている。液晶容量３４、保持容量３５は液晶セル内で共通配線３６に接続されている。
【０００４】
ＲＯ、ＧＯ、ＢＯは奇数列の液晶表示装置１への入力表示データ信号、ＲＥ、ＧＥ、ＢＥは偶数列の液晶表示装置１への入力表示データ信号、ＣＬＫは液晶表示装置１への入力クロック信号、ＤＥＮＡは液晶表示装置１への表示データ期間を伝える入力表示イネーブル信号、ＨＤは液晶表示装置１への入力水平同期信号、ＶＤは液晶表示装置１への入力垂直同期信号、ＶＤＤは液晶表示装置１への入力電源電圧である。ここでＲＯ、ＲＥは入力赤色表示データ信号、ＧＯ、ＧＥは入力緑色表示データ信号、ＢＯ、ＢＥは入力青色表示データ信号であり、それぞれ表示色数に応じてそのビット数が変る。この場合は８ビットを想定しているので、各表示データ信号は８本である。配線に付記した数字８と斜線は、８ビットであることを示している。
【０００５】
ＲＯ１、ＧＯ１、ＢＯ１、ＲＥ１、ＧＥ１、ＢＥ１は入力選択回路１１で選択された表示データ信号、ＣＬＫ１は入力選択回路１１で選択されたクロック信号である。
【０００６】
ＲＯ２、ＧＯ２、ＢＯ２、ＲＥ２、ＧＥ２、ＢＥ２はソース駆動ＩＣ２２に入力される表示データ信号、ＳＤはソース駆動ＩＣ２２に入力される制御信号、ＧＤはゲート駆動ＩＣ２３に入力される制御信号、ＡＤはアナログ信号生成回路１３に入力される制御信号、ＡＳはソース駆動ＩＣ２２に入力されるアナログ信号、ＡＧはゲート駆動ＩＣ２３に入力されるアナログ信号、ＡＣは共通配線３６に入力されるアナログ信号である。
【０００７】
入力される表示データ信号の入力方式については、前記のように各Ｒ、Ｇ、Ｂ８ビットデータ列を奇数列と偶数列に分け、１クロック周期に２データを並列に入力する方式と、分割をしないで１クロック周期に１データのみを入力する方式とがある。図４（ａ）、（ｂ）に両方式の表示データ信号のタイミングを示す。前者を１クロック毎２画素方式、後者を１クロック毎１画素方式と呼ぶ。１クロック毎２画素方式ではクロック周波数を半分にできるため、高精細液晶表示装置において信号周波数が高くなった時に、クロック周波数を低下させることによって電磁輻射を抑制し、信号歪みによる回路のサンプリングエラー等による表示ノイズを低減するのに有効である。たとえば、表示画素数が１０２４×７６８であるＸＧＡ仕様の液晶表示装置では、一般に１クロック毎１画素方式におけるクロック周波数は６５ＭＨｚにあるが、１クロック毎２画素方式を採用すればクロック周波数は３２．５ＭＨｚに低減できる。一方、１クロック毎１画素方式ではクロック毎の入力信号数を１クロック毎２画素方式の半分に減少できるため、コネクタ、ケーブルの極数を減らすことにより、コスト低減が可能になる。このように、両方式にはそれぞれ長所、短所があるため、一般に信号源装置から液晶表示装置に入力する信号の形態については１クロック毎２画素方式と１クロック毎１画素方式の両方が用いられている。
【０００８】
そこで、液晶表示装置に汎用性をもたせるためには、両方式の表示データ信号が入力できるようにする必要がある。たとえば、１クロック毎２画素方式の場合には、奇数列入力表示データ信号をＲＯ、ＧＯ、ＢＯに、偶数列入力表示データ信号をＲＥ、ＧＥ、ＢＥにそれぞれ入力する。一方、１クロック毎１画素方式の場合には奇数列、偶数列に分離されていないシリアルな入力表示データ信号をＲＯ、ＧＯ、ＢＯに入力し、ＲＥ、ＧＥ、ＢＥには信号を入力しない。
【０００９】
ここで、液晶表示装置内でデジタル制御回路１０からソース駆動ＩＣ２２に入力する各Ｒ、Ｇ、Ｂ８ビットデータ列については、駆動ＩＣの動作周波数の制限から、前記のＸＧＡ仕様の場合には一般に１クロック毎２画素方式が適用されている。したがって、表示データの入力方式に応じて回路内で処理方法を選択し、入力選択回路１１からは入力方式に関わらず常に同じＲＯ１、ＧＯ１、ＢＯ１、ＲＥ１、ＧＥ１、ＢＥ１信号を出力する必要がある。
【００１０】
図６は入力選択回路１１の内部を説明した回路構成図である。１０１はデータバッファ回路、１０２はＣＬＫを分周、位相調整し、各回路のクロックを生成するクロック制御回路である。ＲＯＳ、ＧＯＳ、ＢＯＳはデータバッファ回路１０１によってＲＯ、ＧＯ、ＢＯの位相、電圧を調整された信号であり、１クロック毎２画素方式の場合にはそのまま奇数列のデータ信号になる。一方、１クロック毎１画素方式の場合には、奇数、偶数列に分離されていないシリアルなデータ信号になる。
【００１１】
ＲＥＳ、ＧＥＳ、ＢＥＳはデータバッファ回路１０１によってＲＥ、ＧＥ、ＢＥの位相、電圧を調整された信号であり、１クロック毎２画素方式の場合にはそのまま偶数列のデータ信号になる。一方、１クロック毎１画素方式の場合には何も入力されない。
【００１２】
１０３は奇数、偶数列に分離されていないシリアルなデータ信号を分周して奇数列信号を生成するシリアル・並列変換回路、１０４は奇数、偶数列に分離されていないシリアルなデータ信号を分周して偶数列信号を生成するシリアル・並列変換回路、ＲＯＰＯ、ＧＯＰＯ、ＢＯＰＯは前記１０３で生成された奇数列データ信号、ＲＯＰＥ、ＧＯＰＥ、ＢＯＰＥは前記１０４で生成された偶数列データ信号、ＣＬＫＰＯは１０２で生成され、１０３において分周に用いるクロック信号、ＣＬＫＰＥは１０２で生成され、１０４において分周に用いるクロック信号である。
【００１３】
１０５はデータ入力方式が１クロック毎２画素方式であるか、１クロック毎１画素方式であるかに応じて１画素方式のときはＲＯＰＯ、ＧＯＰＯ、ＢＯＰＯを、２画素方式のときはＲＯＳ、ＧＯＳ、ＢＯＳを選択し、いずれの場合もＲＯ１、ＧＯ１、ＢＯ１として出力する奇数列切替回路、１０６は入力方式が１クロック毎２画素方式であるか、１クロック毎１画素方式であるかに応じて１画素方式のときはＲＯＰＥ、ＧＯＰＥ、ＢＯＰＥを、２画素方式のときはＲＥＳ、ＧＥＳ、ＢＥＳを選択し、いずれの場合もＲＥ１、ＧＥ１、ＢＥ１として出力する偶数列切替回路、ＣＬＫＳＬは１０２で生成され、前記１０５、１０６において切り替えを行なうためのクロック信号である。
【００１４】
ＣＬＫ１ＰはＣＬＫの位相、電圧を調整したのみの１クロック毎１画素方式に対応するクロック信号、ＣＬＫ２ＰはＣＬＫを２分周し位相、電圧調整した１クロック毎２画素方式に対応するクロック信号、１０７は表示データの入力方式が１クロック毎２画素方式もしくは、１クロック毎１画素方式に応じてＣＬＫ１ＰもしくはＣＬＫ２Ｐを選択し、ＣＬＫ１として出力するクロック切替回路である。
【００１５】
ここで、１０５、１０６、１０７の切り替え状態は入力選択回路１１に入力されるＳＴ信号によって制御される。従来の液晶表示装置では、ＳＴ信号の切り替えはＳＴ信号切替スイッチ４０の切り替えによって行なわれており、入力表示データが１クロック毎２画素方式の場合にはＳＴ端子をＶＤＤに接続し、入力表示データが１クロック毎１画素方式の場合にはＳＴ端子を接地側に接続するようになっている。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
従来の液晶表示装置では、１クロック毎１画素方式もしくは１クロック毎２画素方式に応じて、ＳＴ信号の電圧設定の変更が必要であるが、装置外部からの設定変更は不可能となっている。そのため、２種類の液晶表示装置を別々に生産し、在庫管理しなければならない。そのために製品コストが上昇するという問題がある。また、液晶表示装置の動作中に表示方式を切り替えることがでない。
【００１７】
本発明は従来技術の前記の問題を解決するためになされたものであり、外部からの設定信号を必要とせず、入力信号を自動的に判定して表示方式を切り替える液晶表示装置用タイミング制御回路を提供することである。
【課題を解決するための手段】
【００１８】
本発明の液晶表示装置用タイミング制御回路は、液晶表示装置の内部に配置されるタイミング制御回路であって、前記液晶表示装置の水平方向に並ぶ表示画素数に対応する、１水平同期信号期間における前記入力表示イネーブル信号期間中のクロック信号をカウントすることによって、当該液晶表示装置への表示データ信号入力方式が１クロック毎２画素方式もしくは１クロック毎１画素方式のいずれであるかを判定する判定回路部と、該判定回路の判定結果に応じて前記タイミング制御回路内での表示データの信号処理方法を選択し、入力方式に関わらず同じ前記表示データ信号を生成する入力選択回路部と、前記表示データ信号を入力して前記液晶表示装置内部の駆動ＩＣを制御する駆動ＩＣ制御回路部と、を具備するものである。
【発明の効果】
【００１９】
本発明では、入力信号から自動的に判定し設定するようにしたため、１クロック毎１画素方式もしくは１クロック毎２画素方式に応じて液晶表示装置内部での設定を変更する必要がないので、一種類の液晶表示装置で前記２方式の信号入力に対応できる。したがって、液晶表示装置の生産、在庫管理が容易になり、その結果製品コストを低減できる。また、液晶表示装置を動作中に入力信号が１クロック毎１画素方式から１クロック毎２画素方式に変化した場合にも自動的に対応でき、常に正常な表示が可能になる。
【発明を実施するための最良の形態】
【００２０】
実施の形態１
図１は、本発明の第１の実施の形態を説明するアクティブマトリクス型液晶表示装置の回路構成図である。ここで、入力選択回路１１の内部構成は図６と同一である。本実施の形態においては、ＳＴ信号用端子を液晶表示装置に入力する入力端子に接続し、ＳＴ信号を外部から入力するようにしている。そのため、表示データの入力方式が１クロック毎１画素方式であるか１クロック毎２画素方式であるかに応じて液晶表示装置内部での設定を変更する必要がない。この場合、液晶表示装置に接続する信号源装置において、たとえば表示データの入力方式が１クロック毎２画素方式の場合にはＳＴ信号用入力端子をＶＤＤに接続し、入力表示データが１クロック毎１画素方式の場合には接地側に接続すればよい。または、液晶表示装置に接続する信号源装置と液晶表示装置との間を接続するケーブル内部において、たとえば、入力表示データが１クロック毎２画素方式の場合にはＶＤＤに、入力表示データが１クロック毎１画素方式の場合にはＳＴを接地側に接続すればよい。
【００２１】
また、液晶表示装置の動作中に表示方式を切り替える必要がある場合には、信号源装置において入力信号のデータ方式とＳＴ端子入力信号とを同時に変更すればよい。
【００２２】
その結果、１クロック毎１画素方式もしくは１クロック毎２画素方式に応じて液晶表示装置内部での設定を変更する必要がないので、一種類の液晶表示装置で前記２方式の信号入力に対応できる。したがって、液晶表示装置の生産、在庫管理が容易になり、その結果製品コストを低減できる。また、液晶表示装置の動作中に表示方式の切り替えが可能になり、状況に応じた柔軟な対応が可能になる。
【００２３】
実施の形態２
図２は本発明の第２の実施の形態を説明するアクティブマトリクス型液晶表示装置の回路構成図である。ここで５１は入力信号のデータ入力方式が１クロック毎１画素方式であるか２画素方式であるかを判定するデータ入力方式の判定回路である。判定回路５１にはＶＤＤ、ＤＥＮＡ、ＣＬＫおよびＨＤが入力され、１クロック毎１画素方式もしくは１クロック毎２画素方式に応じた設定信号ＳＴＯを出力する。
【００２４】
図３は判定回路５１内部の回路構成図である。２０１はカウンタ回路、２０２は判定出力回路である。カウンタ回路２０１にＤＥＮＡ、ＣＬＫ、ＨＤ、ＶＤＤが入力され、判定出力回路２０２にＨＤ、ＶＤＤが入力される。
【００２５】
図４は表示画素数が１０２４（水平方向）×７６８（垂直方向）であるＸＧＡ仕様における１クロック毎１画素方式または１クロック毎２画素方式におけるＤＥＮＡ、表示データ、ＣＬＫ、ＨＤの信号タイミング図である。ここで、ｔCLKはクロック周期、ｔHは１水平同期期間である。また、図中の信号は全てディジタル信号であり、たとえば上側は電源（ＶＤＤ）電圧でありハイ状態と呼び、下側は接地電圧でロー状態と呼ぶ。したがって、ｔWDHはＤＥＮＡがハイ状態にある期間である。
【００２６】
まず、１クロック毎２画素方式について説明する。ここで、表示データとしては赤色表示の奇数列表示データＲＯ、偶数列表示データＲＥを示したが、他の緑、青色表示データについても同様である。また、表示データ中に示した数字（１、２、３、４、５‥‥‥１０２１、１０２２、１０２３、１０２４）は液晶表示装置の水平方向に並ぶ表示画素に入力されるデータの何番目の表示画素に入力されるかを示す数字であり、それぞれが各表示画素に入力するデータの発生期間に相当する。したがって、１が最初のデータであり、１０２４が最後のデータに対応する。このように、ＤＥＮＡ信号はｔH期間において表示データ期間を伝える信号である。即ち、ＲＯが１番目のデータ、ＲＥが２番目のデータの開始に同期してＤＥＮＡはロー状態からハイ状態に遷移し、ＲＯが１０２３番目のデータ、ＲＥが１０２４番目のデータを終了するとともにＤＥＮＡはハイ状態からロー状態に遷移する。また、各表示データ信号の発生期間とｔCLKは同期している。したがって、１クロック毎２画素方式においては以下の関係が成り立つ。
ｔWDH／ｔCLK＝５１２
【００２７】
次に１クロック毎１画素方式について説明する。ここで、表示データとしては赤色表示のＲを示したが、他の緑、青色表示データについても同様である。また、表示データ中に示した数字（１、２、３、４、５‥‥‥１０２３、１０２４）は液晶表示装置の水平方向に並ぶ表示画素に入力されるデータの何番目の表示画素に入力されるかを示す数字であり、それぞれが各表示画素に入力するデータの発生期間に相当する。したがって、１が最初のデータであり、１０２４が最後のデータに対応する。このように、ＤＥＮＡ信号はｔH期間において表示データ期間を伝える信号である。即ち、Ｒが１番目のデータの開始に同期してＤＥＮＡはロー状態からハイ状態に遷移し、Ｒが１０２４番目のデータを終了するとともにＤＥＮＡはハイ状態からロー状態に遷移する。また、各表示データ信号の生成期間とｔCLKは同期している。したがって、１クロック毎１画素方式においては以下の関係が成り立つ。
ｔWDH／ｔCLK＝１０２４
【００２８】
以上のようにｔWDHとｔCLKの間のタイミング関係を検出することによって、自動的に１クロック毎１画素方式もしくは１クロック毎２画素方式を判定することが可能になる。
【００２９】
図３を用いて、判定方法を説明する。カウンタ回路２０１においてＨＤに同期してＤＥＮＡ信号中におけるｔWDH期間中のクロック数をＣＬＫ信号を用いてカウントする。そのカウント結果をＣｏｕｎｔとして判定出力回路２０２に伝達する。２０２内部ではその数が５１２かもしくは１０２４であるかを判定し、判定結果に基づいてＳＴＯを出力する。たとえば、５１２の場合にはＶＤＤを出力し、１０２４の場合には接地電圧を出力すればよい。
【００３０】
以上のような判定を各ＨＤ周期に行なうことにより、液晶表示装置の動作中に入力信号が１クロック毎１画素方式から１クロック毎２画素方式に変化した場合にも自動的に対応でき、常に正常な表示が可能になる。
【００３１】
その結果、１クロック毎１画素方式もしくは１クロック毎２画素方式に応じて液晶表示装置内部での設定を変更する必要がないので、一種類の液晶表示装置で前記２方式の信号入力に対応できる。したがって、液晶表示装置の生産、在庫管理が容易になり、その結果製品コストを低減できる。また、液晶表示装置の動作中に表示方式の切り替えが可能になり、状況に応じた柔軟な対応が可能になる。
【００３２】
実施の形態３
以上の実施の形態においては、判定結果が計算通りにいく場合を想定したが、実際にはノイズ等の影響で計算通りの値にならない場合もある。その場合においても判定基準の範囲を広げることによって同様の効果を実現できる。
【００３３】
たとえば、１クロック毎２画素方式においては以下の判定を用いる。
０＜ｔWDH／ｔCLK＜７６７
【００３４】
たとえば、１クロック毎１画素方式においては以下の判定を用いる。
７６８＜ｔWDH／ｔCLK
【００３５】
実施の形態４
以上の実施の形態においては、表示画素数が１０２４（水平方向）×７６８（垂直方向）であるＸＧＡ仕様の場合について説明したが、本発明はそれ以外の１２８０（水平方向）×１０２４（垂直方向）をはじめとするあらゆる表示仕様に対して適用可能である。その場合、一般に水平方向の表示画素数をｎとする前記判定式は以下の通りになる。
【００３６】
１クロック毎２画素方式の場合。
ｔWDH／ｔCLK＝ｎ／２
【００３７】
１クロック毎１画素方式の場合。
ｔWDH／ｔCLK＝ｎ
【００３８】
実施の形態５
以上の実施の形態においては、ＴＦＴをスイッチング素子に用いたアクティブマトリクス型液晶表示装置について述べたが、スイッチング素子を有さないパッシブマトリクス型液晶表示装置等、他の液晶表示装置に本発明を適用しても同様に有効である。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施の形態を説明するアクティブマトリクス型液晶表示装置の回路構成図である。
【図２】本発明の第２の実施の形態を説明するアクティブマトリクス型液晶表示装置の回路構成図である。
【図３】図２の判定回路５１の内部を説明した回路構成図である。
【図４】表示画素数が１０２４（水平方向）×７６８（垂直方向）であるＸＧＡ仕様における１クロック毎１画素方式および１クロック毎２画素方式におけるＤＥＮＡ、表示データ、ＣＬＫ、ＨＤの信号タイミング図である。
【図５】従来のアクティブマトリクス型液晶表示装置の回路構成図である。
【図６】図５および図１の入力選択回路１１の内部を説明した回路構成図である。
【符号の説明】
【００４０】
１  液晶表示装置
１０  デジタル制御回路
１１  入力選択回路
１２  駆動ＩＣ制御回路
１３  アナログ信号生成回路
２１  液晶セル
２２  ソース駆動ＩＣ
２３  ゲート駆動ＩＣ
３０  表示画素
３１  ソース配線
３２  ゲート配線
３３  スイッチング素子
３４  液晶容量
３５  保持容量
３６  共通配線
４０  ＳＴ信号切替スイッチ
５１  判定回路
１０１  データバッファ回路
１０２  クロック制御回路
１０３、１０４  シリアル・並列変換回路
１０５  奇数列切替回路
１０６  偶数列切替回路
１０７  クロック切替回路
２０１  カウンタ回路
２０２  判定出力回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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