(57)【要約】【課題】キャパシタ酸化膜の厚みが８ｎｍ以下のＭＯＳ型キャパシタにおいて、信頼性課題が発生しない半導体装置、及びその半導体装置の製造方法を提供する。【解決手段】Ｎ型半導体基板、又はＰ型半導体基板、あるいはＮ型半導体層の表面に形成され、酸化膜の単位面積あたりの容量値から算出した実効酸化膜厚が８ｎｍ以下となる容量絶縁膜と、容量絶縁膜の上に形成された電極と、容量絶縁膜に接してＮ型半導体層に砒素を注入して形成され、Ｎ型半導体層より高い不純物濃度を有するＮ型不純物層とで構成される容量素子を、構成に含む。【選択図】図１Ｂ
2008300733.tif 000002
【特許請求の範囲】
【請求項１】
容量素子を備えた半導体装置であって、
前記容量素子が、
Ｎ型半導体基板、又はＰ型半導体基板、あるいはＮ型半導体層の表面に形成され、酸化膜の単位面積あたりの容量値から算出した実効酸化膜厚が８ｎｍ以下となる容量絶縁膜と、
前記容量絶縁膜の上に形成された電極と、
前記容量絶縁膜に接して前記Ｎ型半導体基板、又はＰ型半導体基板、あるいはＮ型半導体層に砒素を注入して形成され、前記Ｎ型半導体基板、又はＰ型半導体基板、あるいはＮ型半導体層より高い不純物濃度を有するＮ型不純物層とで構成される、半導体装置。
【請求項２】
前記Ｎ型不純物層は、前記Ｎ型半導体層の表面から０．０５μｍ以上の深さにおいてピーク値１×１０20ｃｍ-3以上を持ち、かつ、前記Ｎ型半導体層の表面において５×１０19ｃｍ-3以下を維持する不純物濃度を有していることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記Ｎ型不純物層は、前記Ｎ型半導体層の表面において３×１０19ｃｍ-3以下の不純物濃度を有することを特徴とする、請求項２に記載の半導体装置。
【請求項４】
フォトダイオード及びＭＯＳ型トランジスタを少なくとも備える画素セルと、
前記画素セルと電気的に接続され、前記画素セルから出力された画素信号が入力される雑音抑圧回路を含む周辺回路とを備え、
前記雑音抑圧回路は、請求項１〜３のいずれかに記載の容量素子を含む、半導体装置。
【請求項５】
前記容量素子の容量絶縁膜の膜厚は、前記ＭＯＳ型トランジスタのゲート絶縁膜より薄いことを特徴とする、請求項４に記載の半導体装置。
【請求項６】
容量素子を備えた半導体装置を製造する方法であって、
前記Ｎ型半導体基板、又はＰ型半導体基板、あるいはＮ型半導体層の表面に、酸化膜の単位面積あたりの容量値から算出した実効酸化膜厚が８ｎｍ以下となる容量絶縁膜を形成するステップと、
前記容量絶縁膜の上に電極を形成するステップと、
前記容量絶縁膜に接して前記Ｎ型半導体基板、又はＰ型半導体基板、あるいはＮ型半導体層に砒素を注入し、前記Ｎ型半導体基板、又はＰ型半導体基板、あるいはＮ型半導体層より高い不純物濃度を有するＮ型不純物層を形成するステップとを含む、半導体装置の製造方法。
【請求項７】
前記Ｎ型不純物層を形成するステップでは、砒素注入直後の前記Ｎ型不純物層が、前記Ｎ型半導体層の表面から０．０５μｍ以上の深さにおいてピーク値１×１０20ｃｍ-3以上を持ち、かつ、前記Ｎ型半導体層の表面において１×１０19ｃｍ-3以下を維持する不純物濃度を有するように形成されることを特徴とする、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記容量絶縁膜を形成するステップでは、前記容量絶縁膜が、ＭＯＳ型トランジスタのゲート絶縁膜より薄い膜厚で形成されることを特徴とする、請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より特定的には、固体撮像装置等のＭＯＳ型キャパシタを有する半導体装置に関する。
【背景技術】
【０００２】
図６は、一般的な従来の固体撮像装置の一部の回路図である。
この従来の固体撮像装置は、フォトダイオード６０３、転送ゲート６０４、リセットトランジスタ６０５、及び増幅トランジスタ６０６によって構成される感光セル６０１が、マトリックス状に配列されている。感光セル６０１には、トランジスタ６１１及び６１３とＭＯＳ型キャパシタ６１２及び６１４とで構成されるＣＤＳ回路（雑音抑圧回路）６０２が、接続されている。この雑音抑圧回路６０２は、水平ドライバ回路６２２によって制御される列選択トランジスタ６２１を介して、水平信号線６２４と接続されている。
【０００３】
この図６に示す回路は、代表的な雑音抑圧回路であり、画素から出力された画素信号とリセット信号とを、トランジスタ６１１及び６１３のゲートに印加される電圧パルスを使って、ＭＯＳ型キャパシタ６１２にクランプし、ＭＯＳ型キャパシタ６１４にサンプルする。その結果、ＭＯＳ型キャパシタ６１４には画素信号とリセット信号との減算が行われ、固定パターンノイズが抑制された信号が保持される。その後、その画素信号が列選択トランジスタ６２１に同期して出力される。
【０００４】
このような雑音抑圧回路に使用されるＭＯＳ型キャパシタ６１２及び６１４は、一般的には半導体基板の不純物濃度が小さい。このため、ゲート電極への印加電圧に対して容量の変動量が大きく、ある電圧を印加した時の容量値とある電圧とは異なる他の電圧を印加した時の容量値との比（容量比）が、大きくなる。容量比が大きくなると雑音抑制回路のゲインが小さくなる。そのため、容量値の印加電圧依存性が小さくなるよう、従来から半導体基板のＭＯＳ型キャパシタが形成される領域に高濃度不純物を導入している。
【０００５】
図７Ａ及び図７Ｂは、Ｎ型半導体基板上にＭＯＳ型キャパシタを形成する方法の一例を示す断面図である。
まず、図７Ａの（ａ）に示すように、シリコン基板７０１内に素子分離領域７０３を選択的に形成する。次に、シリコン基板７０１上にＰ型不純物を注入して、基板深くにＰ型不純物層７０２を形成する。次に、レジスト７０４を用いてＰ型不純物注入を行い、Ｐ型不純物層７０５を形成し、その後レジスト７０４を除去する。
次に、図７Ａの（ｂ）に示すように、レジスト７０６を用いてＮ型の高濃度不純物を注入してＮ型不純物層（不純物拡散領域）７０７を形成し、その後レジスト７０６を除去する。
【０００６】
次に、図７Ａの（ｃ）に示すように、酸化膜７１１とポリシリコン膜７１２とを形成した後、レジスト７１３をパターン形成する。
次に、図７Ｂの（ｄ）に示すように、レジスト７１３をマスクとしてポリシリコン膜７１２及び酸化膜７１１をドライエッチングし、その後レジスト７１３を除去することにより、ゲート電極７１４及びゲート酸化膜７１１を形成する。次に、Ｎ型不純物を注入することによりＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域７１５を形成する。
【０００７】
次に、図７Ｂの（ｅ）に示すように、ゲート電極７１４の側面に、ゲート側壁絶縁膜（サイドウォール絶縁膜）７２１を形成する。その後、ゲート電極７１４とゲート側壁絶縁膜７２１とをマスクとして、ｎ型不純物を注入することにより、ＬＤＤ領域７１５内にソース／ドレイン領域７２２を形成する。
このようにして、半導体基板上にＭＯＳ型キャパシタを形成することができる。
【０００８】
ここで、Ｎ型不純物層７０７の酸化膜７１１の界面におけるＮ型不純物層７０７の不純物濃度が余りに高いと、酸化膜７１１を熱酸化で形成する時にシリコンの増速酸化が生じ、酸化膜が厚くなる。この増速酸化を生じた酸化膜は、リーク電流が大きくなったり、不純物が導入されることによりゲート酸化膜中の欠陥密度が高くなり、信頼性が悪化する恐れがある。
【０００９】
そこで、ＭＯＳ型キャパシタの酸化膜の厚みが２０ｎｍ以下の場合には、不純物濃度が界面より少なくとも０．０５μｍ以上基板内部に入った部位にピークを持ち、リンイオンを注入する場合には、加速エネルギーは７０ｋｅＶ以上かつ不純物濃度は１×１０19ｃｍ-3以下と、砒素イオンを注入する場合には、加速エネルギーは１４０ｋｅＶ以上かつ不純物濃度は１×１０19ｃｍ-3以下とする、ことが好ましいことが報告されている（特許文献１を参照）。
【特許文献１】特開平８−９７３６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、半導体装置の微細化に伴ない、固体撮像装置においても、チップの主要面積を占める感光セル６０１と共に雑音抑制回路６０２の縮小が課題となっている。雑音抑制回路６０２の大きな部分はキャパシタが占めており、キャパシタ面積の削減が回路全体の縮小に有効であるが、単純にキャパシタを削減すると、ｋＴＣノイズが増加する。ｋＴＣノイズとは、容量にＭＯＳ型トランジスタのスイッチを使って電圧をサンプリングするとき等に発生するノイズである。ｋＴＣノイズ（＝Ｖｎｏｉｓｅ）は、ボルツマン定数ｋ、絶対温度Ｔ、及びキャパシタＣを用いて、次の式（１）で表される。
Ｖｎｏｉｓｅ＝√（ｋＴ／Ｃ）  …  （１）
【００１１】
キャパシタＣが小さくなるとｋＴＣノイズは大きくなり、画質が劣化する。キャパシタＣは、誘電率ε、レイアウト面積Ｓ、及び酸化膜厚ｄを用いて、以下の式（２）で表される。
Ｃ＝εＳ／ｄ  …  （２）
【００１２】
そこで、キャパシタＣを構成している酸化膜厚ｄを薄膜化すると、レイアウト面積Ｓを縮小でき、かつ、容量の減少が抑えられることになる。しかしながら、酸化膜を薄膜化することによって、ＭＯＳ型キャパシタが形成されるべきシリコン基板領域に注入されるリンイオンの不純物濃度が界面より少なくとも０．０５μｍ以上基板内部に入った部位にピークを持ち、界面の不純物濃度が１×１０19ｃｍ-3以下を満たす場合でも、ＭＯＳ型キャパシタを構成する容量酸化膜破壊が生じるという信頼性課題が生じる。
【００１３】
それ故に、本発明の目的は、キャパシタ酸化膜の厚みが８ｎｍ以下のＭＯＳ型キャパシタにおいて、信頼性課題が発生しない半導体装置、及びその半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明は、容量素子を備えた半導体装置及びその製造方法に向けられている。そして、上記目的を達成するために、本発明の半導体装置では、容量素子が、Ｎ型半導体基板、又はＰ型半導体基板、あるいはＮ型半導体層の表面に形成され、酸化膜の単位面積あたりの容量値から算出した実効酸化膜厚が８ｎｍ以下となる容量絶縁膜と、容量絶縁膜の上に形成された電極と、容量絶縁膜に接してＮ型半導体基板、又はＰ型半導体基板、あるいはＮ型半導体層に砒素を注入して形成され、Ｎ型半導体基板、又はＰ型半導体基板、あるいはＮ型半導体層より高い不純物濃度を有するＮ型不純物層とで構成される。半導体装置の製造方法は、容量絶縁膜、電極、及びＮ型不純物層を形成するステップを含む。
【００１５】
好ましくは、Ｎ型不純物層は、Ｎ型半導体基板、又はＰ型半導体基板、あるいはＮ型半導体層の表面から０．０５μｍ以上の深さにおいてピーク値１×１０20ｃｍ-3以上を持ち、かつ、Ｎ型半導体層の表面において５×１０19ｃｍ-3以下を維持する不純物濃度を有している。特に、Ｎ型不純物層は、Ｎ型半導体層の表面において３×１０19ｃｍ-3以下の不純物濃度を有することが望ましい。典型的には、この容量素子は、フォトダイオード及びＭＯＳ型トランジスタを少なくとも備える画素セルから出力された画素信号を入力しる雑音抑圧回路で使用される。なお、容量素子の容量絶縁膜の膜厚は、ＭＯＳ型トランジスタのゲート絶縁膜より薄いことが好ましい。
【発明の効果】
【００１６】
上記本発明によれば、ＭＯＳ型キャパシタのシリコン酸化膜の厚みを、シリコン酸化膜の単位面積あたりの容量値から算出した実効酸化膜厚が８ｎｍ以下となるように形成することで、ＭＯＳ型キャパシタの基板占有面積の縮小化と信頼性課題の発生回避とを両立させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を用いて説明する。
（第１の実施形態）
図１Ａ及び図１Ｂは、本発明の第１の実施形態に係る半導体装置の製造方法の手順を説明する図である。この図１Ａ及び図１Ｂでは、Ｎ型半導体基板であるＮ型シリコン基板上に容量素子としてＭＯＳ型キャパシタを形成する製造方法を示している。なお、容量素子が形成される対象は、Ｎ型半導体基板の他、Ｐ型半導体基板やＮ型半導体層でもよい。
【００１８】
まず、図１Ａの（ａ）に示すように、Ｎ型シリコン基板１０１内に、シリコン酸化膜を埋め込む溝型の素子分離領域１０３を選択的に形成する。次に、Ｎ型シリコン基板１０１にＰ型不純物を注入して、基板深くに不純物濃度ピークを有するＰ型不純物層１０２を形成する。この注入により、Ｎ型シリコン基板１０１において、Ｐ型不純物層１０２の付近はＰ型となるが、それより上層部はＮ型のままである。次に、レジスト１０４を用いてＰ型不純物の注入を行い、Ｐ型不純物層１０５を形成し、その後レジスト１０４を除去する。
【００１９】
次に、図１Ａの（ｂ）に示すように、レジスト１０６を用いてＮ型の高濃度不純物を注入してＮ型不純物層１０７を形成し、その後レジスト１０６を除去する。Ｎ型不純物層を形成するイオン注入は、砒素を用いて不純物濃度は界面より少なくとも０．０５μｍ以上基板内部に入った部位にピークを持ち、かつ、シリコン基板表面の不純物濃度が１×１０19ｃｍ-3以下となるように行う。これは、シリコン基板表面を含む領域の濃度が非常に高くなって、容量絶縁膜として機能するシリコン酸化膜の耐圧等に関する信頼性が劣化し、高不純物濃度によってシリコン基板が増速酸化すること、を防止するためである。
【００２０】
次に、図１Ａの（ｃ）に示すように、Ｎ型シリコン基板１０１の表面にシリコン酸化膜１１１を熱酸化によって成長させる。その後、シリコン酸化膜１１１の上に実質的に導電型決定不純物を含まないポリシリコン１１２を形成し、その上にレジスト１１３をパターン形成する。
【００２１】
そして、図１Ｂの（ｄ）に示すように、レジスト１１３をマスクとして、ポリシリコン１１２及び酸化膜１１１をドライエッチングし、その後レジスト１１３を除去する。これにより、キャパシタのゲート電極１１４及びゲート酸化膜（容量絶縁膜）１１１を形成する。次に、ゲート電極１１４及びシリコン酸化膜１１１をマスクとしてＮ型不純物を注入することにより、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１１５を形成する。このＬＤＤ領域１１５のＮ型不純物濃度は、Ｎ型シリコン基板１０１の不純物濃度より高く、Ｎ型不純物層１０７の不純物濃度よりは低い。
【００２２】
次に、図１Ｂの（ｅ）に示すように、ゲート電極１１４の側面にゲート側壁絶縁膜（サイドウォール絶縁膜）１２１を形成し、ゲート側壁絶縁膜１２１及びゲート電極１１４をマスクとして砒素を高濃度（１×１０20ｃｍ-3以上）にイオン注入して、ＬＤＤ領域１１５内に高濃度ソース／ドレイン領域１２２を形成する。
【００２３】
このようにして、本発明のＭＯＳ型キャパシタが完成する。ここで、ＭＯＳ型キャパシタのシリコン酸化膜１１１、ゲート電極１１４、ＬＤＤ領域１１５、ゲート側壁絶縁膜１２１、及びソース／ドレイン領域１２２は、同一基板上に形成されているＭＯＳ型トランジスタのゲート酸化膜、ゲート電極、ＬＤＤ領域、ゲート側壁絶縁膜、及び高濃度ソース／ドレイン領域と同時に作成される。
【００２４】
また、このＭＯＳ型キャパシタの高濃度ソース／ドレイン領域１２２は、ＬＤＤ領域１１５を介してＮ型不純物層１０７と接続されており、ＭＯＳ型キャパシタの下部電極の電圧がこの高濃度ソース／ドレイン領域１２２から与えられるようになっている。このとき、酸化膜１１１は、単位面積あたりのキャパシタの容量値から算出した実効シリコン酸化膜厚が、８ｎｍ以下である。
【００２５】
図２に、従来の半導体装置の製造方法におけるキャパシタ絶縁膜に対する評価結果を示す。図２の（ａ）は、シリコン酸化膜の単位面積あたりの容量値から計算した実効シリコン酸化膜厚が８ｎｍ以下であり、かつ、Ｎ型不純物層１０７を形成する不純物がリンであるときの濃度プロファイルを示す図である。図２の（ａ）における太い縦の実線は、シリコン基板表面を示している。
【００２６】
図２の（ａ）のように、不純物濃度は界面より少なくとも０．０５μｍ以上基板内部に入った部位にピークを持ち、かつ、界面の不純物濃度が１×１０19ｃｍ-3以下である。このときのＶＧ−ＩＧ特性結果（ＶＧ：ゲート電圧、ＩＧ：ゲート電流）を図２の（ｂ）に、ＱＢＤ評価結果を図２の（ｃ）に示す。図２の（ｃ）の横軸はＱＢＤ（任意単位）を、縦軸はあるＱＢＤ値までに絶縁破壊に至った例えばキャパシタ累積数（任意単位）を示す。
【００２７】
この従来の製造方法では、不純物濃度は界面より少なくとも０．０５μｍ以上基板内部に入った部位にピークを持ち、かつ、界面の不純物濃度が１×１０19ｃｍ-3以下という条件を満たしているが、信頼性課題が発生している。図２の（ｂ）から、ゲート印加電圧を上昇させていくと容量絶縁膜（シリコン酸化膜）破壊が生じるキャパシタが相当数あることが分かる。また、図２の（ｃ）は、絶縁破壊に至るまでの累積電荷量を定量的に表したものであり、１以上でキャパシタ絶縁膜破壊の初期不良なしと判断しているが、従来の製造方法で製造されたキャパシタでは、ＱＢＤ：１以下の数が非常に多く容量絶縁膜の破壊が多いことがわかる。すなわち、図２の（ａ）に示す、不純物濃度が界面より少なくとも０．０５μｍ以上基板内部に入った部位にピークを持ち、かつ、界面の不純物濃度が１×１０19ｃｍ-3以下を満たす条件においても、酸化膜破壊の初期不良が発生していることが分かる。
【００２８】
図３に、本発明の第１の実施形態に係る半導体装置の製造方法におけるキャパシタ絶縁膜であるシリコン酸化膜に対する評価結果を示す。図３の（ａ）に、シリコン酸化膜の単位面積あたりの容量値から計算した実効シリコン酸化膜厚が８ｎｍ以下であり、かつ、Ｎ型不純物層を形成する不純物が砒素であるときの濃度プロファイルを示す図である。図３の（ａ）における太い縦の実線は、シリコン基板表面を示している。
【００２９】
図３の（ａ）のように、不純物濃度は界面より少なくとも０．０５μｍ以上基板内部に入った部位にピークを持ち、かつ、界面の不純物濃度が１×１０19ｃｍ-3以下である。このときのＶＧ‐ＩＧ特性結果を図３の（ｂ）に、ＱＢＤ評価結果を図の３（ｃ）に示す。図３の（ｂ）から、ゲート電極に印加する電圧を上昇させていってもキャパシタ絶縁膜であるシリコン酸化膜の異常な破壊が発生していないことが分かる。また、図３の（ｃ）は、キャパシタ絶縁膜が絶縁破壊に至るまでの累積電荷量を定量的に表したものであり、１以上で酸化膜破壊の初期不良なしと判断している。全てのキャパシタに対してＱＢＤは１以上であり、容量シリコン酸化膜破壊の初期不良は発生していないことが分かる。
【００３０】
図４に、シリコン基板に上にＮ型不純物層を形成するためにイオン注入を行い、その熱処理前後の濃度プロファイルのシミュレーション結果を示す。ここでの熱処理は、Ｎ型不純物層形成後の主要熱工程の全て、すなわち注入後アニール、ゲート酸化、ポリシリコン成長、ゲート注入後アニール、ゲート電極上の層間絶縁膜形成成長、ＭＯＳ型トランジスタのソース／ドレイン上へのＣｏＳｉ２形成、層間絶縁膜アニール、及び配線工程における熱履歴を考慮したものである。図４の（ａ）がリンの場合であり、図４の（ｂ）が砒素の場合である。
【００３１】
リン及び砒素のシリコン基板表面に向かう偏析は共にパイルアップであるが、リンの方が拡散係数が大きいため砒素よりもリンの方が基板表面の濃度が高くなり、容量酸化膜を熱酸化で成長させる場合増速酸化しやすい。シリコン酸化膜を８ｎｍ以下に薄膜化した場合には容量酸化膜の、シリコン酸化膜の通常成長部分に対する欠陥密度の高い増速酸化成長部分の割合が高くなるため、リン注入によりＮ型不純物層を形成した場合には酸化膜破壊の確率が高くなってしまう。そのため、容量の占有面積を縮小しつつ高い容量値を維持するためにシリコン酸化膜を８ｎｍ以下とする場合には、リンではなく、砒素でＮ型不純物層を形成しなければならない。そして、このＮ型不純物層の不純物濃度は、半導体装置完成後は、表面から０．０５μｍ以上基板内部に入った深さにピーク濃度１×１０20ｃｍ-3以上を持ち、かつ、界面の不純物濃度が５×１０19ｃｍ-3以下を維持し、さらに３×１０19ｃｍ-3以下を維持していることが望ましい。
【００３２】
以上のように、本発明の第１の実施形態に係る半導体装置の製造方法によれば、ＭＯＳ型キャパシタのシリコン酸化膜（容量絶縁膜）を、シリコン酸化膜の単位面積あたりの容量値から算出した実効酸化膜厚が８ｎｍ以下となる厚みに形成する。これにより、キャパシタ占有面積を縮小すると同時に容量値を維持することができるので、半導体基板不純物濃度の高濃度化に伴う容量絶縁膜の破壊耐圧劣化を防止することができる。
【００３３】
（第２の実施形態）
図５Ａ〜図５Ｄは、本発明の第２の実施形態に係る半導体装置の製造方法の手順を説明する図である。この図５Ａ〜図５Ｄでは、ＭＯＳ型キャパシタを容量素子として使用する固体撮像装置の製造方法の一例を示している。
【００３４】
図５Ａに示すＡ領域は、画像による入射光を光電変換して信号電荷を蓄積するフォトダイオードと、少なくともフォトダイオードで蓄積された信号電荷を転送するＭＯＳ型の転送トランジスタとから構成される画素部、又は周辺回路部で使用されている複数のＭＯＳ型トランジスタが形成される領域である。図５Ａに示すＢ領域は、雑音抑圧回路である周辺回路部で使用されているＭＯＳ型キャパシタが形成される領域である。
【００３５】
Ａ領域は、例えば上記転送トランジスタが形成される画素セル領域とする。
まず、図５Ａの（ａ）に示すように、Ｎ型シリコン基板５０１内に、シリコン酸化膜を埋め込む溝型の素子分離領域５０２を選択的に形成する。次に、Ｎ型シリコン基板５０１にＰ型不純物を注入して、基板深くに不純物濃度ピークを有するＰ型不純物層５０３（Ｐ型埋め込み層）を形成する。従って、このＰ型不純物層５０３より上層部のシリコン基板はＮ型となっている。
【００３６】
次に、図５Ａの（ｂ）に示すように、Ａ領域及びＢ領域の所定の領域を開口したレジスト５０４を用いて、Ｐ型不純物層５０３にまで達するＰ型不純物を注入を行い、Ａ領域においてはＰ型ウエルとなるＰ型不純物層５０５を形成し、Ｂ領域においてはＭＯＳ型キャパシタを他から電気的に分離するチャネルストップ層となるＰ型不純物層５０５を形成して、その後レジスト５０４を除去する。
【００３７】
次に、図５Ａの（ｃ）に示すように、Ａ領域を開口するレジスト５１１を用いて、同様にＰ型不純物を注入し、Ａ領域のチャネルストップ領域５１２を素子分離領域５０２の底面に接するように形成する。次に、同じレジスト５１１をマスクとして用いて、さらにＰ型不純物の注入を行い、Ａ領域に形成されるＮチャネルＭＯＳ型トランジスタのＶｔ制御用Ｐ型不純物層であるチャネル領域５１３を形成し、その後レジスト５１１を除去する。
【００３８】
次に、図５Ｂの（ｄ）に示すように、レジスト５２１を用いてＮ型不純物である砒素を高濃度に注入して（ドーズ量１×１０14ｃｍ-2以上、かつ、界面の不純物濃度が１×１０19ｃｍ-3以下）、Ｎ型不純物層５２２を形成し、その後レジスト５２１を除去する。
次に、図５Ｂの（ｅ）に示すように、ゲート酸化膜の一部となるシリコン酸化膜５２３を全面に形成する。次に、図５Ｂの（ｆ）に示すように、レジスト５３１を用いて、Ｂ領域のシリコン酸化膜を除去して、その後レジスト５３１を除去する。この時点ではＭＯＳ型トランジスタ等を形成するＡ領域にシリコン酸化膜５２３が残留している状態となっている。
次に、図５Ｃの（ｇ）に示すように、さらにＮ型シリコン基板５０１の表面全面を熱酸化し、シリコン酸化膜５３２と、シリコン酸化膜５３２よりも薄い酸化膜５３３とを形成する。
【００３９】
次に、図５Ｃの（ｈ）に示すように、ポリシリコン５４１を形成し、さらにレジスト５４３をパターン形成する。次に、レジスト５４３をマスクとして用い、ポリシリコン５４１と酸化膜５３２及び５３３とをドライエッチングし、その後レジスト５４３を除去する。これにより、図５Ｃの（ｉ）に示すように、ゲート電極５４４とゲート酸化膜５３２及び５３３とを形成する。
次に、ゲート電極５４４をマスクとして用い、Ｎ型不純物（リン又は砒素）を注入することにより、ＬＤＤ領域５４５を形成する。このＬＤＤ領域５４５のＮ型不純物濃度は、Ｎ型シリコン基板５０１の不純物濃度より高く、Ｎ型不純物層５２２の不純物濃度よりは低い。
【００４０】
次に、図５Ｄの（ｊ）に示すように、ゲート電極５４４の側面にゲート側壁絶縁膜（サイドウォール絶縁膜）５５１を形成する。
次に、図５Ｄの（ｋ）に示すように、ゲート電極５４４とゲート側壁絶縁膜５５１をマスクとして、Ｎ型不純物（砒素）を高濃度に注入することにより、ＬＤＤ領域５４５内に不純物濃度１×１０20ｃｍ-3以上のソース／ドレイン領域５５２を形成する。その後、通常の製造工程に従って一般的な配線層とその上の保護膜まで形成する。
【００４１】
このようにして、本発明の固体撮像装置が形成される。ここで、ＭＯＳ型キャパシタが形成されるＢ領域のシリコン酸化膜５３３は、単位面積あたりの容量値から計算した実効シリコン酸化膜厚が８ｎｍ以下であり、Ｎ型不純物層５２２を形成する不純物は砒素である。また、不純物濃度は界面より少なくとも０．０５μｍ以上基板内部に入った部位に１×１０20ｃｍ-3以上のピーク濃度を持ち、かつ、界面の不純物濃度が１×１０19ｃｍ-3以下になるように注入を行う。そして、このＮ型不純物層の不純物濃度は、固体撮像装置完成後は、表面から０．０５μｍ以上基板内部に入った部位にピーク濃度１×１０20ｃｍ-3以上を持ち、かつ、界面の不純物濃度が５×１０19ｃｍ-3以下を維持し、さらに３×１０19ｃｍ-3以下を維持していることが望ましい。
【００４２】
以上のように、本発明の第２の実施形態に係る半導体装置の製造方法によれば、ＭＯＳ型キャパシタを構成している膜厚を薄膜化してレイアウト面積を縮小することができる。これにより、大部分がキャパシタで占められている固体撮像装置の雑音抑制回路の面積を縮小することができると共、薄膜化したＭＯＳ型キャパシタの容量絶縁膜の絶縁破壊耐圧の信頼性も維持することができる。
【産業上の利用可能性】
【００４３】
本発明は、固体撮像装置等のＭＯＳ型キャパシタを有する半導体装置の製造方法に利用可能であり、特にＭＯＳ型キャパシタの基板占有面積の縮小化と信頼性の向上とを両立させたい場合等に有用である。
【図面の簡単な説明】
【００４４】
【図１Ａ】本発明の第１の実施形態に係る半導体装置の製造方法の手順を説明する図
【図１Ｂ】本発明の第１の実施形態に係る半導体装置の製造方法の手順を説明する図
【図２】リンイオン注入を用いた製造方法におけるキャパシタ絶縁膜に対する評価結果を示す図
【図３】砒素イオン注入を用いた製造方法におけるキャパシタ絶縁膜に対する評価結果を示す図
【図４】アニール前後の濃度プロファイルのシミュレーション結果を示す図
【図５Ａ】本発明の第２の実施形態に係る半導体装置の製造方法の手順を説明する図
【図５Ｂ】本発明の第２の実施形態に係る半導体装置の製造方法の手順を説明する図
【図５Ｃ】本発明の第２の実施形態に係る半導体装置の製造方法の手順を説明する図
【図５Ｄ】本発明の第２の実施形態に係る半導体装置の製造方法の手順を説明する図
【図６】一般的な従来の固体撮像装置の一部の回路図
【図７Ａ】従来の半導体装置の製造方法の手順を説明する図
【図７Ｂ】従来の半導体装置の製造方法の手順を説明する図
【符号の説明】
【００４５】
１０１、５０１、７０１シリコン基板
１０２、１０５、５０３、５０５、７０２、７０５  Ｐ型不純物層
１０３、５０２、７０３  素子分離領域
１０４、１０６、１１３、５０４、５１１、５２１、５３１、５４３、７０４、７０６、７１３  レジスト
１０７、５２２、７０７  Ｎ型不純物層
１１１、５２３、５３２、５３３、７１１  酸化膜
１１２、５４１、７１２  ポリシリコン膜
１１４、５４４、７１４  ゲート電極
１１５、５４５、７１５  ＬＤＤ領域
１２１、５５１、７２１  ゲート側壁絶縁膜
１２２、５５２、７２２  ソース／ドレイン領域
５１２  チャネルストップ領域
５１３  チャネル領域
６０１  感光セル
６０２  雑音抑制回路
６０３  フォトダイオード
６０４  転送ゲート
６０５  リセットトランジスタ
６０６  増幅トランジスタ
６０７  フローティングディフュージョン
６０８  定電流源
６１１、６１３、６２１、６２３  トランジスタ
６１２、６１４  キャパシタ
６２２  水平ドライバ回路
６２４  水平信号線
７１３  レジスト
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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