(57)【要約】【課題】ＭＯＳトランジスタの温度特性に起因する出力電圧の変動を低減することが可能なソースフォロワ回路を低コストに提供する。【解決手段】第１実施形態のソースフォロワ回路１０は、各トランジスタＭＮ２，ＭＰ４を組み合わせて両者の温度特性を相補させたカレントミラー回路である出力回路１２の前段に、出力回路１２の温度特性を補正するための温度特性補正回路１１が接続されている。そして、温度特性補正回路１１を構成する各抵抗Ｒ１，Ｒ２の抵抗比を０．５に設定することにより、ソースフォロワ回路１０の出力電圧ＶＯＵＴの温度特性を平坦化させ、温度特性に起因する出力電圧ＶＯＵＴの変動を無くすことができる。また、温度特性補正回路１１は簡単な構成であるため低コストに実現できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力電圧から出力電圧を生成する出力回路と、
その出力回路の温度特性を補正するための温度特性補正回路と
を備えたソースフォロワ回路であって、
前記温度特性補正回路は、
第１の第１導電型ＭＯＳトランジスタと、第１〜第３の第２導電型ＭＯＳトランジスタと、第１抵抗および第２抵抗とから構成され、
第１の第１導電型ＭＯＳトランジスタはゲートとドレインを結合したダイオード接続にされ、
第１および第３の第２導電型ＭＯＳトランジスタはワイドラー型のカレントミラー回路を構成し、第１および第３の第２導電型ＭＯＳトランジスタのソースは第１電源に接続され、
第１の第２導電型ＭＯＳトランジスタのゲートは第３の第２導電型ＭＯＳトランジスタのゲートに接続され、
第１の第２導電型ＭＯＳトランジスタはゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは第１抵抗から第２の第２導電型ＭＯＳトランジスタのソース・ドレイン経路を介して第２電源に接続され、
第３の第２導電型ＭＯＳトランジスタのドレインは、第２抵抗から第１の第１導電型ＭＯＳトランジスタのドレイン・ソース経路を介して第２電源に接続され、
前記出力回路は、
第２の第１導電型ＭＯＳトランジスタから成るソースフォロワ回路と、第４の第２導電型ＭＯＳトランジスタから成るソースフォロワ回路とが組み合わされて構成され、
第４の第２導電型ＭＯＳトランジスタのゲートは第３の第２導電型ＭＯＳトランジスタのドレインに接続され、
第２の第２導電型ＭＯＳトランジスタのゲートには入力電圧が入力され、
第２の第１導電型ＭＯＳトランジスタのソースから出力電圧が出力され、
前記第１導電型ＭＯＳトランジスタと前記第２導電型ＭＯＳトランジスタとは導電型が異なり、
前記第１電源と前記第２電源とは電源電圧が異なることを特徴とするソースフォロワ回路。
【請求項２】
請求項１に記載のソースフォロワ回路において、
前記出力回路は、
第２の第１導電型ＭＯＳトランジスタと、第４の第２導電型ＭＯＳトランジスタと、第１定電流源および第２定電流源とから構成され、
第４の第２導電型ＭＯＳトランジスタはソースフォロワ回路を構成し、第４の第２導電型ＭＯＳトランジスタのソースは第１定電流源を介して第１電源に接続され、第４の第２導電型ＭＯＳトランジスタのドレインは第２電源に接続され、
第２の第１導電型ＭＯＳトランジスタはソースフォロワ回路を構成し、第２の第１導電型ＭＯＳトランジスタのゲートは第２導電型ＭＯＳトランジスタのソースに接続され、第２の第１導電型ＭＯＳトランジスタのソースは第２定電流源を介して第２電源に接続され、第２の第１導電型ＭＯＳトランジスタのドレインは第１電源に接続され、
第１定電流源は第４の第２導電型ＭＯＳトランジスタのソース・ドレイン経路に一定電流を供給し、
第２定電流源は第２の第１導電型ＭＯＳトランジスタのソース・ドレイン経路に一定電流を供給することを特徴とするソースフォロワ回路。
【請求項３】
請求項１または請求項２に記載のソースフォロワ回路において、
前記出力回路は、第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタとが組み合わされた回路が複数個シリーズ接続された多段構成であることを特徴とするソースフォロワ回路。
【請求項４】
請求項１〜３のいずれか１項に記載のソースフォロワ回路において、
前記温度特性補正回路および前記出力回路が１個の半導体チップ上に集積化されていることを特徴とするソースフォロワ回路。
【請求項５】
請求項１〜４のいずれか１項に記載のソースフォロワ回路において、
前記温度特性補正回路は、
第１ＮＭＯＳトランジスタと、第１〜第３ＰＭＯＳトランジスタと、第１抵抗および第２抵抗とから構成され、
第１ＮＭＯＳトランジスタはゲートとドレインを結合したダイオード接続にされ、
第１および第３ＰＭＯＳトランジスタはワイドラー型のカレントミラー回路を構成し、第１および第３ＰＭＯＳトランジスタのソースは高電位側電源に接続され、
第１ＰＭＯＳトランジスタのゲートは第３ＰＭＯＳトランジスタのゲートに接続され、
第１ＰＭＯＳトランジスタはゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは第１抵抗から第２ＰＭＯＳトランジスタ（ＭＰ２）のソース・ドレイン経路を介して低電位側電源に接続され、
第３ＰＭＯＳトランジスタのドレインは、第２抵抗から第１ＮＭＯＳトランジスタのドレイン・ソース経路を介して低電位側電源に接続されていることを特徴とするソースフォロワ回路。
【請求項６】
請求項１〜４のいずれか１項に記載のソースフォロワ回路において、
前記温度特性補正回路は、
第１ＰＭＯＳトランジスタと、第１〜第３ＮＭＯＳトランジスタと、第１抵抗および第２抵抗とから構成され、
第１ＰＭＯＳトランジスタはゲートとドレインを結合したダイオード接続にされ、
第１および第３ＮＭＯＳトランジスタはワイドラー型のカレントミラー回路を構成し、第１および第３ＮＭＯＳトランジスタのソースは低電位側電源に接続され、
第１ＮＭＯＳトランジスタのゲートは第３ＮＭＯＳトランジスタのゲートに接続され、
第１ＮＭＯＳトランジスタはゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは第１抵抗から第２ＮＭＯＳトランジスタのソース・ドレイン経路を介して高電位側電源に接続され、
第３ＮＭＯＳトランジスタのドレインは、第２抵抗から第１ＰＭＯＳトランジスタのドレイン・ソース経路を介して高電位側電源に接続されていることを特徴とするソースフォロワ回路。
【請求項７】
請求項５に記載のソースフォロワ回路と、請求項６に記載のソースフォロワ回路とがトーテムポール型に接続されることによって構成され、請求項５に記載の高電位側電源と請求項６に記載の低電位側電源とが共通電源になっていることを特徴とするソースフォロワ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はソースフォロワ回路に関するものである。
【背景技術】
【０００２】
ＭＯＳトランジスタによって構成されたソースフォロワ回路は、ＭＯＳトランジスタのゲート・ソース間電圧の温度特性により、出力電圧にも温度特性が発生する。
そこで、ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲート・ソース間電圧の温度特性が異なることを利用し、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを組み合わせて両者の温度特性を相補させることにより、１個のＭＯＳトランジスタだけで構成されたソースフォロワ回路に比べて、出力電圧の温度特性を平坦化させ、温度特性に起因する出力電圧の変動を低減させるようにしたソースフォロワ回路が提案されている。
【０００３】
例えば、特許文献１には、ＮＭＯＳトランジスタのソースフォロワとＰＭＯＳトランジスタのソースフォロワとを組み合わせた回路を２段にシリーズ接続した２段構成のソースフォロワ回路が開示されている。
尚、特許文献１のソースフォロワ回路は、周波数発生回路で用いられる温度特性変換回路（５ａ）に適用されるため、出力電圧の温度特性を平坦化させることを目的とするものではなく、逆に、所要の温度特性をもつ出力電圧を得ることを目的とするものである。
【０００４】
すなわち、特許文献１のソースフォロワ回路（５ａ）は、その請求項１１に記載されているように、第１及び第２のＮＭＯＳトランジスタと、第１及び第２のＰＭＯＳトランジスタと、第２、第３、第４及び第５の電流源回路とを具備し、前記第１のＮＭＯＳトランジスタ（ＮＭ１）は、ドレインが第１の電源電圧（Ｖ１）に接続され、ソースが前記第１のＰＭＯＳトランジスタ（ＰＭ２）のゲートに接続されると共に前記第２の電流源回路（ＩＭ１）を介して第２の電源電圧（Ｖ２）に接続され、前記第１の電源電圧（Ｖ１）に接続される前記第３の電流源回路（ＩＭ２）の出力は、前記第２のＮＭＯＳトランジスタ（ＮＭ３）のゲートに接続されると共に前記第１のＰＭＯＳトランジスタ（ＰＭ２）のソース・ドレイン経路を介して第２の電源電圧（Ｖ２）に接続され、前記第２のＮＭＯＳトランジスタ（ＮＭ３）は、ドレインが前記第１の電源電圧（Ｖ１）に接続され、ソースが前記第２のＰＭＯＳトランジスタ（ＰＭ４）のゲートに接続されると共に前記第４の電流源回路（ＩＭ３）を介して前記第２の電源電圧（Ｖ２）に接続され、前記第１の電源電圧（Ｖ１）に接続される前記第５の電流源回路（ＩＭ４）の出力は前記第２のＰＭＯＳトランジスタ（ＰＭ４）のソース・ドレイン経路を介して前記第２の電源電圧（Ｖ２）に接続されることによって構成されている。
そして、前記第１のＮＭＯＳトランジスタ（ＮＭ１）のゲートには、基準電圧源回路（４ａ）の出力（１０１ａ）がソースフォロワ回路（５ａ）の入力電圧として入力される。また、前記第２のＰＭＯＳトランジスタ（ＰＭ４）のソースの出力（１０２ａ）がソースフォロワ回路（５ａ）の出力電圧として出力される。
【特許文献１】特開２００５−１０２１４８号公報（第２〜２６頁、図１４、図２３）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＮＭＯＳトランジスタとＰＭＯＳトランジスタのゲート・ソース間電圧の温度特性には、完全な相補性があるわけではない。
従って、特許文献１のソースフォロワ回路では、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの組み合わせで温度特性を相補しきれないため、出力電圧の温度特性を完全に平坦化させることができず、温度特性に起因する出力電圧の変動をゼロにはできないという問題があった。
【０００６】
そのため、例えば、特許文献１のソースフォロワ回路を自動車の車載ＬＡＮ（Local Area Network）のバスドライバに適用した場合、自動車の周囲温度は−４０〜＋１５０℃の温度範囲で使用されることから、温度特性に起因する出力電圧の変動が１ｍＶ／℃であったとすると、全温度範囲で出力電圧が０．１９Ｖも変動することになる。
【０００７】
ところで、特許文献１のソースフォロワ回路では、第１のＮＭＯＳトランジスタ（ＮＭ１）と第１のＰＭＯＳトランジスタ（ＰＭ２）から成る１段目の回路と、第２のＮＭＯＳトランジスタ（ＮＭ３）と第２のＰＭＯＳトランジスタ（ＰＭ４）から成る２段目の回路とがシリーズ接続されて２段構成になっている。
【０００８】
このように２段構成にしている理由は、特許文献１には明示されていないが、所要の出力電流を得るためであるか、または、所要の温度特性をもつ出力電圧を得るためであると推考される。
尚、１段目の回路または２段目の回路のいずれか一方のみを用いて１段構成にすることについて、特許文献１には一切記載されておらず示唆すらもされていない。
しかし、２段構成では、１段目の回路と２段目の回路で生じた温度特性に起因する出力電圧の変動が加算されるため、１段構成に比べて出力電圧の変動が更に増大することになる。
【０００９】
本発明は上記問題を解決するためになされたものであって、その目的は、ＭＯＳトランジスタの温度特性に起因する出力電圧の変動を低減することが可能なソースフォロワ回路を低コストに提供することにある。
【課題を解決するための手段】
【００１０】
請求項１に記載の発明は、
入力電圧（ＶＩＮ）から出力電圧（ＶＯＵＴ）を生成する出力回路（１２、４２）と、
その出力回路の温度特性を補正するための温度特性補正回路（１１、４１）と
を備えたソースフォロワ回路（１０、４０）であって、
前記温度特性補正回路（１１、４１）は、
第１の第１導電型ＭＯＳトランジスタ（ＭＮ１、ＭＰ１１）と、第１〜第３の第２導電型ＭＯＳトランジスタ（ＭＰ１〜ＭＰ３、ＭＮ１１〜ＭＮ１３）と、第１抵抗（Ｒ１、Ｒ１１）および第２抵抗（Ｒ２、Ｒ１２）とから構成され、
第１の第１導電型ＭＯＳトランジスタ（ＭＮ１、ＭＰ１１）はゲートとドレインを結合したダイオード接続にされ、
第１および第３の第２導電型ＭＯＳトランジスタ（ＭＰ１，ＭＰ３、ＭＮ１１，ＭＮ１３）はワイドラー型のカレントミラー回路を構成し、第１および第３の第２導電型ＭＯＳトランジスタのソースは第１電源（ＶＣＣ、ＧＮＤ）に接続され、
第１の第２導電型ＭＯＳトランジスタ（ＭＰ１、ＭＮ１１）のゲートは第３の第２導電型ＭＯＳトランジスタ（ＭＰ３、ＭＮ１３）のゲートに接続され、
第１の第２導電型ＭＯＳトランジスタ（ＭＰ１、ＭＮ１１）はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは第１抵抗（Ｒ１、Ｒ１１）から第２の第２導電型ＭＯＳトランジスタ（ＭＰ２、ＭＮ１２）のソース・ドレイン経路を介して第２電源（ＧＮＤ、ＶＣＣ）に接続され、
第３の第２導電型ＭＯＳトランジスタ（ＭＰ３、ＭＮ１３）のドレインは、第２抵抗（Ｒ２、Ｒ１２）から第１の第１導電型ＭＯＳトランジスタ（ＭＮ１、ＭＰ１１）のドレイン・ソース経路を介して第２電源（ＧＮＤ、ＶＣＣ）に接続され、
前記出力回路（１２、４２）は、
第２の第１導電型ＭＯＳトランジスタ（ＭＮ２、ＭＰ１２）から成るソースフォロワ回路と、第４の第２導電型ＭＯＳトランジスタ（ＭＰ４、ＭＮ１４）から成るソースフォロワ回路とが組み合わされて構成され、
第４の第２導電型ＭＯＳトランジスタ（ＭＰ４、ＭＮ１４）のゲートは第３の第２導電型ＭＯＳトランジスタ（ＭＰ３、ＭＮ１３）のドレインに接続され、
第２の第２導電型ＭＯＳトランジスタ（ＭＮ２、ＭＰ１２）のゲートには入力電圧（ＶＩＮ）が入力され、
第２の第１導電型ＭＯＳトランジスタ（ＭＮ２、ＭＰ１２）のソースから出力電圧（ＶＯＵＴ）が出力され、
前記第１導電型ＭＯＳトランジスタと前記第２導電型ＭＯＳトランジスタとは導電型が異なり、
前記第１電源（ＶＣＣ、ＧＮＤ）と前記第２電源（ＧＮＤ、ＶＣＣ）とは電源電圧が異なることを技術的特徴とする。
【００１１】
請求項２に記載の発明は、
請求項１に記載のソースフォロワ回路において、
前記出力回路（１２、４２）は、
第２の第１導電型ＭＯＳトランジスタ（ＭＮ２、ＭＰ１２）と、第４の第２導電型ＭＯＳトランジスタ（ＭＰ４、ＭＮ１４）と、第１定電流源（１３、４３）および第２定電流源（１４、４４）とから構成され、
第４の第２導電型ＭＯＳトランジスタ（ＭＰ４、ＭＮ１４）はソースフォロワ回路を構成し、第４の第２導電型ＭＯＳトランジスタ（ＭＰ４、ＭＮ１４）のソースは第１定電流源（１３、４３）を介して第１電源（ＶＣＣ、ＧＮＤ）に接続され、第４の第２導電型ＭＯＳトランジスタ（ＭＰ４、ＭＮ１４）のドレインは第２電源（ＧＮＤ、ＶＣＣ）に接続され、
第２の第１導電型ＭＯＳトランジスタ（ＭＮ２、ＭＰ１２）はソースフォロワ回路を構成し、第２の第１導電型ＭＯＳトランジスタ（ＭＮ２、ＭＰ１２）のゲートは第２導電型ＭＯＳトランジスタ（ＭＰ４、ＭＮ１４）のソースに接続され、第２の第１導電型ＭＯＳトランジスタ（ＭＮ２、ＭＰ１２）のソースは第２定電流源（１４、４４）を介して第２電源（ＧＮＤ、ＶＣＣ）に接続され、第２の第１導電型ＭＯＳトランジスタ（ＭＮ２、ＭＰ１２）のドレインは第１電源（ＶＣＣ、ＧＮＤ）に接続され、
第１定電流源（１３、４３）は第４の第２導電型ＭＯＳトランジスタ（ＭＰ４、ＭＮ１４）のソース・ドレイン経路に一定電流を供給し、
第２定電流源（１４、４４）は第２の第１導電型ＭＯＳトランジスタ（ＭＮ２、ＭＰ１２）のソース・ドレイン経路に一定電流を供給することを技術的特徴とする。
【００１２】
請求項３に記載の発明は、
請求項１または請求項２に記載のソースフォロワ回路において、
前記出力回路（３１）は、第１導電型ＭＯＳトランジスタと第２導電型ＭＯＳトランジスタとが組み合わされた回路（３１ａ，３１ｂ）が複数個シリーズ接続された多段構成であることを技術的特徴とする。
【００１３】
請求項４に記載の発明は、
請求項１〜３のいずれか１項に記載のソースフォロワ回路において、
前記温度特性補正回路（１１、４１）および前記出力回路（１２、４２）が１個の半導体チップ上に集積化されていることを技術的特徴とする。
【００１４】
請求項５に記載の発明は、
請求項１〜４のいずれか１項に記載のソースフォロワ回路において、
前記温度特性補正回路（１１）は、
第１ＮＭＯＳトランジスタ（ＭＮ１）と、第１〜第３ＰＭＯＳトランジスタ（ＭＰ１〜ＭＰ３）と、第１抵抗（Ｒ１）および第２抵抗（Ｒ２）とから構成され、
第１ＮＭＯＳトランジスタ（ＭＮ１）はゲートとドレインを結合したダイオード接続にされ、
第１および第３ＰＭＯＳトランジスタ（ＭＰ１，ＭＰ３）はワイドラー型のカレントミラー回路を構成し、第１および第３ＰＭＯＳトランジスタのソースは高電位側電源（ＶＣＣ）に接続され、
第１ＰＭＯＳトランジスタ（ＭＰ１）のゲートは第３ＰＭＯＳトランジスタ（ＭＰ３）のゲートに接続され、
第１ＰＭＯＳトランジスタ（ＭＰ１）はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは第１抵抗（Ｒ１）から第２ＰＭＯＳトランジスタ（ＭＰ２）のソース・ドレイン経路を介して低電位側電源（ＧＮＤ）に接続され、
第３ＰＭＯＳトランジスタ（ＭＰ３）のドレインは、第２抵抗（Ｒ２）から第１ＮＭＯＳトランジスタ（ＭＮ１）のドレイン・ソース経路を介して低電位側電源（ＧＮＤ）に接続されていることを特徴とするソースフォロワ回路（１０）。
【００１５】
請求項６に記載の発明は、
請求項１〜４のいずれか１項に記載のソースフォロワ回路において、
前記温度特性補正回路（１１）は、
第１ＰＭＯＳトランジスタ（ＭＰ１１）と、第１〜第３ＮＭＯＳトランジスタ（ＭＰ１〜ＭＰ３）と、第１抵抗（Ｒ１１）および第２抵抗（Ｒ１２）とから構成され、
第１ＰＭＯＳトランジスタ（ＭＰ１１）はゲートとドレインを結合したダイオード接続にされ、
第１および第３ＮＭＯＳトランジスタ（ＭＮ１１，ＭＮ１３）はワイドラー型のカレントミラー回路を構成し、第１および第３ＮＭＯＳトランジスタのソースは低電位側電源（ＧＮＤ）に接続され、
第１ＮＭＯＳトランジスタ（ＭＰ１１）のゲートは第３ＮＭＯＳトランジスタ（ＭＰ３）のゲートに接続され、
第１ＮＭＯＳトランジスタ（ＭＰ１１）はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは第１抵抗（Ｒ１１）から第２ＮＭＯＳトランジスタ（ＭＰ１２）のソース・ドレイン経路を介して高電位側電源（ＶＣＣ）に接続され、
第３ＮＭＯＳトランジスタ（ＭＮ１３）のドレインは、第２抵抗（Ｒ１２）から第１ＰＭＯＳトランジスタ（ＭＰ１１）のドレイン・ソース経路を介して高電位側電源（ＶＣＣ）に接続されていることを特徴とするソースフォロワ回路（４０）。
【００１６】
請求項７に記載の発明は、
請求項５に記載のソースフォロワ回路（１０）と、請求項６に記載のソースフォロワ回路（４０）とがトーテムポール型に接続されることによって構成され、請求項５に記載の高電位側電源（ＶＣＣ）と請求項６に記載の低電位側電源（ＧＮＤ）とが共通電源（ＦＰ５ＶＣＣ）になっていることを特徴とするソースフォロワ回路（５０）。
【発明の効果】
【００１７】
＜請求項１：第１実施形態（図１）または第３実施形態（図６）に該当＞
請求項１において、出力回路（１２、４２）は、第２の第１導電型ＭＯＳトランジスタ（ＭＮ２、ＭＰ１２）と第４の第２導電型ＭＯＳトランジスタ（ＭＰ４、ＭＮ１４）のゲート・ソース間電圧の温度特性が異なることを利用し、第２の第１導電型ＭＯＳトランジスタから成るソースフォロワ回路と第４の第２導電型ＭＯＳトランジスタから成るソースフォロワ回路とを組み合わせて両者の温度特性を相補させることにより、１個のＭＯＳトランジスタだけで構成されたソースフォロワ回路に比べて、出力電圧（ＶＯＵＴ）の温度特性を平坦化させ、温度特性に起因する出力電圧（ＶＯＵＴ）の変動を低減させるようにしたソースフォロワ回路である。
【００１８】
そして、請求項１では、出力回路（１２、４２）の前段に、その出力回路の温度特性を補正するための温度特性補正回路（１１、４１）が接続されている。
この温度特性補正回路を構成する第１抵抗（Ｒ１、Ｒ１１）と第２抵抗（Ｒ２、Ｒ１２）の抵抗値の比（抵抗比）を適切に設定することにより、ソースフォロワ回路（１０、４０）の出力電圧（ＶＯＵＴ）の温度特性を平坦化させ、ＭＯＳトランジスタの温度特性に起因する出力電圧（ＶＯＵＴ）の変動を無くすことができる。
また、温度特性補正回路（１１、４１）は簡単な構成であるため、請求項１の発明は低コストに実現できる。
【００１９】
＜請求項２＞
請求項１における前記出力回路（１２、４２）は、第２の第１導電型ＭＯＳトランジスタ（ＭＮ２、ＭＰ１２）と、第４の第２導電型ＭＯＳトランジスタ（ＭＰ４、ＭＮ１４）と、第１定電流源（１３、４３）および第２定電流源（１４、４４）とを用い、請求項２のように構成すればよい。
【００２０】
＜請求項３：第２実施形態（図５）に該当＞
請求項３では、出力回路（３１）が多段構成であるため、１段構成の出力回路（１２）に比べて、出力端子（ＶＯＵＴ）から出力される出力電流を増大させることができる。
ところで、多段構成の出力回路（３１）では、各段の回路（３１ａ，３１ｂ）で生じた温度特性に起因する出力電圧の変動が加算されるため、１段構成の出力回路（１２）に比べて出力電圧（ＶＯＵＴ）の変動が更に増大することになる。
しかし、請求項３のように多段構成の出力回路（３１）を備えた場合でも、第１抵抗（Ｒ１）と第２抵抗（Ｒ２）の抵抗比を適切に設定することにより、請求項１と同様の作用・効果を得ることができる。
【００２１】
＜請求項４＞
請求項４では、温度特性補正回路（１１、４１）および出力回路（１２、４２）が１個の半導体チップ（ワンチップ）上に集積化されたモノリシックＩＣによって構成されている。
この場合には、各抵抗（Ｒ１，Ｒ２、Ｒ１１，Ｒ１２）を形成する配線パターンの全長・幅・折れ曲がり数・材質を同一に設定したり、各抵抗を形成する配線パターンの配置を適宜設定することにより、各抵抗の抵抗比を高精度に所望の値に設定できる。
【００２２】
加えて、モノリシックＩＣ上に形成された各抵抗は、その抵抗比を微調整しやすいため、ソースフォロワ回路（１０、４０）を構成する各トランジスタの温度特性に差がある場合でも、その温度特性の差に起因する出力電圧の変動を容易に補正することができる。
そして、ソースフォロワ回路（１０、４０）をモノリシックＩＣによって構成すれば、ソースフォロワ回路を小型化できると共に低コストに提供できる。
【００２３】
＜請求項５：第１実施形態（図１）に該当＞
請求項１における前記温度特性補正回路（１１）は、第１ＮＭＯＳトランジスタ（ＭＮ１）と、第１〜第３ＰＭＯＳトランジスタ（ＭＰ１〜ＭＰ３）と、第１抵抗（Ｒ１）および第２抵抗（Ｒ２）とを用い、請求項５のように構成すればよい。
【００２４】
＜請求項６：第３実施形態（図６）に該当＞
請求項１における前記温度特性補正回路（１１）は、第１ＰＭＯＳトランジスタ（ＭＰ１１）と、第１〜第３ＮＭＯＳトランジスタ（ＭＰ１〜ＭＰ３）と、第１抵抗（Ｒ１１）および第２抵抗（Ｒ１２）とを用い、請求項６のように構成すればよい。
つまり、請求項６のソースフォロワ回路（４０）は、請求項５のソースフォロワ回路（１０）を構成する各トランジスタの導電型（極性）を逆にして構成したものである。
【００２５】
＜請求項７：第４実施形態（図７）に該当＞
請求項７のソースフォロワ回路（５０）は、請求項５に記載のソースフォロワ回路（１０）と、請求項６に記載のソースフォロワ回路（４０）とがトーテムポール型に接続されることによって構成され、例えば、車載ＬＡＮのバスドライバとして使用されるものである。
【００２６】
ここで、グランド電位（ＧＮＤ＝０Ｖ）を基準とした場合に、トーテムポール型接続された各ソースフォロワ回路（１０、４０）の各出力電圧（ＶＯＵＴＡ，ＶＯＵＴＢ）のグランド電位に対する電位変動がコモンモード電圧（Ｖcom）である。
例えば、車載ＬＡＮのバスドライバでは、ラジオノイズなどによる影響を回避するため、コモンモード電圧Ｖcomを例えば数十ｍＶ以下にする必要があると言われている。
【００２７】
請求項７では、請求項５に記載の前記温度特性補正回路（１１）を構成する各抵抗（Ｒ１，Ｒ２）の抵抗比を０．５に設定すると共に、請求項６に記載の前記温度特性補正回路（４１）を構成する各抵抗（Ｒ１１，Ｒ１２）の抵抗比を０．５に設定することにより、トーテムポール型接続された各ソースフォロワ回路（１０、４０）の各出力電圧（ＶＯＵＴＡ，ＶＯＵＴＢ）の温度特性を平坦化させ、ＭＯＳトランジスタの温度特性に起因する出力電圧（ＶＯＵＴＡ，ＶＯＵＴＢ）の変動を無くすことができる。
【００２８】
従って、請求項７によれば、各抵抗（Ｒ１，Ｒ２、Ｒ１１，Ｒ１２）の抵抗比を調整することにより、コモンモード電圧（Ｖcom）をほぼゼロにすることが可能になる。
その結果、請求項７によれば、ラジオノイズなどによる影響を受けることなく正常な動作を行うことが可能なコモンモード電圧の小さな車載ＬＡＮのバスドライバをソースフォロワ回路によって実現できる。
【００２９】
＜用語の説明＞
上術した［課題を解決するための手段］［発明の効果］に記載した（  ）内の符号等は、後述する［発明を実施するための最良の形態］に記載した構成部材・構成要素の符号等に対応したものである。
そして、［課題を解決するための手段］［発明の効果］に記載した構成部材・構成要素と、［発明を実施するための最良の形態］に記載した構成部材・構成要素との対応関係は以下のようになっている。
【００３０】
「第１の第１導電型ＭＯＳトランジスタ」は、第１実施形態ではＮＭＯＳトランジスタＭＮ１に該当し、第３実施形態ではＰＭＯＳトランジスタＭＰ１１に該当する。
「第２の第１導電型ＭＯＳトランジスタ」は、第１実施形態ではＮＭＯＳトランジスタＭＮ２に該当し、第３実施形態ではＰＭＯＳトランジスタＭＰ１２に該当する。
「第１〜第４の第２導電型ＭＯＳトランジスタ」は、第１実施形態ではＰＭＯＳトランジスタＭＰ１〜ＭＰ４に該当し、第３実施形態ではＮＭＯＳトランジスタＭＮ１１〜ＭＮ１４に該当する。
「第１定電流源」は、第１実施形態では定電流源１３に該当し、第３実施形態では定電流源４３に該当する。
「第２定電流源」は、第１実施形態では定電流源１４に該当し、第３実施形態では定電流源４４に該当する。
「第１電源」は、第１実施形態では高電位側電源ＶＣＣに該当し、第３実施形態ではグランドＧＮＤに該当する。
「第２電源」は、第１実施形態ではグランドＧＮＤに該当し、第３実施形態では高電位側電源ＶＣＣに該当する。
「第１〜第３ＰＭＯＳトランジスタ」は、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３に該当する。
「第１〜第３ＮＭＯＳトランジスタ」は、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３に該当する。
【発明を実施するための最良の形態】
【００３１】
以下、本発明を具体化した各実施形態について図面を参照しながら説明する。尚、各実施形態において、同一の構成部材および構成要素については符号を等しくすると共に、同一内容の箇所については重複説明を省略してある。
【００３２】
＜第１実施形態＞
図１は、第１実施形態のソースフォロワ回路１０の要部構成を示す回路図である。
ソースフォロワ回路１０は、温度特性補正回路１１および出力回路１２から構成され、高電位側電源ＶＣＣ、低電位側電源としてのグランドＧＮＤ、入力端子ＶＩＮ、出力端子ＶＯＵＴに接続されている。
尚、説明を分かりやすくするため、高電位側電源ＶＣＣの電圧（電源電圧）の符号を「ＶＣＣ」、入力端子ＶＩＮの電圧（入力電圧）の符号を「ＶＩＮ」、出力端子ＶＯＵＴの電圧（出力電圧）の符号を「ＶＯＵＴ」と表記する。
【００３３】
温度特性補正回路１１は、ＰＭＯＳトランジスタＭＰ１〜ＭＰ３、ＮＭＯＳトランジスタＭＮ１、抵抗Ｒ１，Ｒ２から構成されている。
トランジスタＭＰ２のゲートは入力端子ＶＩＮに接続されて入力電圧ＶＩＮが印加されている。
トランジスタＭＮ１はゲートとドレインを結合（接続）したダイオード接続にされており、そのゲートおよびドレインは抵抗Ｒ２からトランジスタＭＰ３のドレイン・ソース経路を介して高電位側電源ＶＣＣに接続されている。
【００３４】
各トランジスタＭＰ１，ＭＰ３は、ワイドラー型のカレントミラー回路を構成している。
各トランジスタＭＰ１，ＭＰ３のソースは高電位側電源ＶＣＣに接続されて電源電圧ＶＣＣが印加され、入力側トランジスタＭＰ１のゲートは出力側トランジスタＭＰ３のゲートに接続（結合）されている。
入力側トランジスタＭＰ１はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは抵抗Ｒ１からトランジスタＭＰ２のソース・ドレイン経路を介してグランドＧＮＤに接続されている。
出力側トランジスタＭＰ３のドレインは、抵抗Ｒ２からトランジスタＭＮ１のドレイン・ソース経路を介してグランドＧＮＤに接続されている。
【００３５】
出力回路１２は、ＰＭＯＳトランジスタＭＰ４、ＮＭＯＳトランジスタＭＮ２、定電流源（ソース電流源、テール電流源）１３，１４から構成されている。
トランジスタＭＰ４はソースフォロワ回路を構成し、トランジスタＭＰ４のゲートはトランジスタＭＰ３のドレインに接続され、トランジスタＭＰ４のソースは定電流源１３を介して高電位側電源ＶＣＣに接続され、トランジスタＭＰ４のドレインはグランドＧＮＤに接続されている。
トランジスタＭＮ２はソースフォロワ回路を構成し、トランジスタＭＮ２のゲートはトランジスタＭＰ４のソースに接続され、トランジスタＭＮ２のソースは出力端子ＶＯＵＴに接続されると共に定電流源１４を介してグランドＧＮＤに接続され、トランジスタＭＮ２のドレインは高電位側電源ＶＣＣに接続されて電源電圧ＶＣＣが印加されている。
定電流源１３はトランジスタＭＰ４のソース・ドレイン経路に一定電流を供給し、定電流源１４はトランジスタＭＮ２のドレイン・ソース経路に一定電流を供給する。
【００３６】
入力電圧ＶＩＮから出力電圧ＶＯＵＴを生成する出力回路１２は、ＮＭＯＳトランジスタＭＮ２とＰＭＯＳトランジスタＭＰ４のゲート・ソース間電圧の温度特性が異なることを利用し、トランジスタＭＮ２から成るソースフォロワ回路とトランジスタＭＰ４から成るソースフォロワ回路とを組み合わせて両者の温度特性を相補させることにより、１個のＭＯＳトランジスタだけで構成されたソースフォロワ回路に比べて、出力電圧ＶＯＵＴの温度特性を平坦化させ、温度特性に起因する出力電圧ＶＯＵＴの変動を低減させるようにしたソースフォロワ回路である。
【００３７】
［第１実施形態の作用・効果］
第１実施形態のソースフォロワ回路１０において、トランジスタＭＰ１のゲート・ソース間電圧を「Ｖtp1」、トランジスタＭＰ２のゲート・ソース間電圧を「Ｖtp2」、トランジスタＭＰ４のゲート・ソース間電圧を「Ｖtp4」、トランジスタＭＮ１のゲート・ソース間電圧を「Ｖtn1」、トランジスタＭＮ２のゲート・ソース間電圧を「Ｖtn2」、各抵抗Ｒ１，Ｒ２に流れる電流をそれぞれ「Ｉ１」「Ｉ２」、各抵抗Ｒ１，Ｒ２の抵抗値をそれぞれ「Ｒ１」「Ｒ２」、トランジスタＭＰ３のドレイン電圧（トランジスタＭＰ４のゲート電圧）を「Ｖａ」と表記する。
尚、電圧Ｖａは、温度特性補正回路１１の出力電圧であると共に、出力回路１２の入力電圧である。
また、各トランジスタのゲート・ソース間電圧は、各トランジスタのしきい値電圧である。
【００３８】
各トランジスタＭＰ１，ＭＰ３はカレントミラー回路を構成し、各トランジスタＭＰ１，ＭＰ３のゲート長を同じとすると、各トランジスタＭＰ１，ＭＰ３のゲート幅の比で当該カレントミラー回路の入力側電流Ｉ１と出力側電流Ｉ２が決まり、当該ゲート幅の比をＮとすると、Ｉ２＝Ｎ×Ｉ１となるため、Ｎ＝１とすると各電流Ｉ１，Ｉ２は等しくなる。
そして、電流Ｉ１は数式１によって表され、電圧Ｖａは数式２によって表される。
よって、ソースフォロワ回路１０の出力電圧ＶＯＵＴは、数式３によって表される。
【００３９】
Ｉ１＝（ＶＣＣ−Ｖtp1−Ｖtp2−ＶＩＮ）／Ｒ１  ………（数式１）
【００４０】
Ｖａ＝Ｖtn1＋Ｒ２×Ｉ２＝Ｖtn1＋Ｒ２×Ｉ１  ………（数式２）
【００４１】
ＶＯＵＴ＝Ｖａ＋Ｖtp4−Ｖtn2＝Ｖtn1＋Ｒ２×Ｉ２＋Ｖtp4−Ｖtn2＝Ｖtn1＋（ＶＣＣ−Ｖtp1−Ｖtp2−ＶＩＮ）×Ｒ２／Ｒ１＋Ｖtp4−Ｖtn2  ………（数式３）
【００４２】
ここで、電源電圧ＶＣＣおよび入力電圧ＶＩＮに温度特性が無いとすると、出力電圧ＶＯＵＴの温度特性は、数式３を温度Ｔで微分した数式４によって表される。
【００４３】
ｄ／ｄＴ（ＶＯＵＴ）＝ｄ／ｄＴ（Ｖtn1）−｛ｄ／ｄＴ（Ｖtp1）＋ｄ／ｄＴ（Ｖtp2）｝×Ｒ２／Ｒ１＋ｄ／ｄＴ（Ｖtp4）−ｄ／ｄＴ（Ｖtn2）  ………（数式４）
【００４４】
従って、出力電圧ＶＯＵＴの温度特性を平坦化させ、温度特性に起因する出力電圧ＶＯＵＴの変動を無くすには、各抵抗Ｒ１，Ｒ２の抵抗値の比（抵抗比）である（Ｒ２／Ｒ１）を数式５に表すように設定すればよい。
そして、各トランジスタＭＰ１，ＭＰ２，ＭＰ４の温度特性を同じに設定すると共に、各トランジスタＭＮ１，ＭＮ２の温度特性を同じに設定した場合には、数式６および数式７が成り立つため、数式５は数式８によって表され、各抵抗Ｒ１，Ｒ２の抵抗比（Ｒ２／Ｒ１）を０．５に設定すればよいことが分かる。
【００４５】
Ｒ２／Ｒ１＝｛ｄ／ｄＴ（Ｖtn1）＋ｄ／ｄＴ（Ｖtp4）−ｄ／ｄＴ（Ｖtn2）｝／｛ｄ／ｄＴ（Ｖtp1）＋ｄ／ｄＴ（Ｖtp2）｝  ………（数式５）
【００４６】
ｄ／ｄＴ（Ｖtp1）＝ｄ／ｄＴ（Ｖtp2）＝ｄ／ｄＴ（Ｖtp4）  ………（数式６）
【００４７】
ｄ／ｄＴ（Ｖtn1）＝ｄ／ｄＴ（Ｖtn2）  ………（数式７）
【００４８】
Ｒ２／Ｒ１＝１／２  ………（数式８）
【００４９】
以上詳述したように、第１実施形態のソースフォロワ回路１０は、各トランジスタＭＮ２，ＭＰ４を組み合わせて両者の温度特性を相補させたカレントミラー回路である出力回路１２の前段に、出力回路１２の温度特性を補正するための温度特性補正回路１１が接続されている。
そして、第１実施形態では、温度特性補正回路１１を構成する各抵抗Ｒ１，Ｒ２の抵抗比を０．５に設定することにより、ソースフォロワ回路１０の出力電圧ＶＯＵＴの温度特性を平坦化させ、ＭＯＳトランジスタの温度特性に起因する出力電圧ＶＯＵＴの変動を無くすことができる。
また、温度特性補正回路１１は簡単な構成であるため、第１実施形態は低コストに実現できる。
【００５０】
ところで、ソースフォロワ回路１０を１個の半導体チップ（ワンチップ）上に集積化されたモノリシックＩＣ（Integrated Circuit）によって構成した場合には、各抵抗Ｒ１，Ｒ２を形成する配線パターンの全長・幅・折れ曲がり数・材質を同一に設定したり、各抵抗Ｒ１，Ｒ２を形成する配線パターンの配置を適宜設定することにより、各抵抗Ｒ１，Ｒ２の抵抗比を高精度に所望の値に設定できる。
【００５１】
加えて、モノリシックＩＣ上に形成された各抵抗Ｒ１，Ｒ２は、その抵抗比を微調整しやすいため、ソースフォロワ回路１０を構成する各トランジスタの温度特性に差がある場合でも、その温度特性の差に起因する出力電圧の変動を容易に補正することができる。
そして、ソースフォロワ回路１０をモノリシックＩＣによって構成すれば、ソースフォロワ回路１０を小型化できると共に低コストに提供できる。
【００５２】
図２は、図１に示すソースフォロワ回路１０において、定電流源１３をＰＭＯＳトランジスタＭＰ５によって構成すると共に、定電流源１４をＮＭＯＳトランジスタＭＮ３によって構成した具体例を示す回路図である。
【００５３】
トランジスタＭＰ５のソースは高電位側電源ＶＣＣに接続されて電源電圧ＶＣＣが印加され、トランジスタＭＰ５のドレインはトランジスタＭＰ４のソースに接続され、トランジスタＭＰ５のゲートには制御電圧（バイアス電圧）ＣＧＰが印加されている。
トランジスタＭＮ３のソースはグランドＧＮＤに接続され、トランジスタＭＮ３のドレインはトランジスタＭＮ２のソースに接続され、トランジスタＭＮ３のゲートには制御電圧（バイアス電圧）ＣＧＮが印加されている。
このように、各定電流源１３，１４は各トランジスタＭＰ５，ＭＮ３による簡単な構成で具体化できる。
【００５４】
図３は、図２に示す各トランジスタＭＰ５，ＭＮ３に供給される制御電圧ＣＧＰ，ＣＧＮを生成するための制御電圧生成回路２０の第１具体例を示す回路図である。
第１具体例の制御電圧生成回路２０は、ＰＭＯＳトランジスタＭＰ６、ＮＭＯＳトランジスタＭＮ４、抵抗Ｒ３から構成されている。
【００５５】
各トランジスタＭＰ６，ＭＰ５は、ワイドラー型のカレントミラー回路を構成している。
各トランジスタＭＰ６，ＭＰ５のソースは高電位側電源ＶＣＣに接続されて電源電圧ＶＣＣが印加され、入力側トランジスタＭＰ６のゲートは出力側トランジスタＭＰ５のゲートに接続（結合）されている。
入力側トランジスタＭＰ６はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは抵抗Ｒ３からトランジスタＭＮ１のドレイン・ソース経路を介してグランドＧＮＤに接続されている。
すなわち、トランジスタＭＰ６のゲートおよびドレインの電圧が、制御電圧ＣＧＰとなる。
【００５６】
各トランジスタＭＮ４，ＭＮ３は、ワイドラー型のカレントミラー回路を構成している。
各トランジスタＭＮ４，ＭＮ３のソースはグランドＧＮＤに接続され、入力側トランジスタＭＮ４のゲートは出力側トランジスタＭＮ３のゲートに接続（結合）されている。
入力側トランジスタＭＮ４はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは抵抗Ｒ３からトランジスタＭＰ６のドレイン・ソース経路を介して高電位側電源ＶＣＣに接続されている。
すなわち、トランジスタＭＮ４のゲートおよびドレインの電圧が、制御電圧ＣＧＮとなる。
【００５７】
図４は、図２に示す各トランジスタＭＰ５，ＭＮ３に供給される制御電圧ＣＧＰ，ＣＧＮを生成するための制御電圧生成回路２０の第２具体例を示す回路図である。
第２具体例の制御電圧生成回路２０は、ＰＭＯＳトランジスタＭＰ７，ＭＰ８、ＮＭＯＳトランジスタＭＮ５，ＭＮ６、抵抗Ｒ４、定電圧生成回路２１から構成されている。
【００５８】
各トランジスタＭＰ８，ＭＰ５は、ワイドラー型のカレントミラー回路を構成している。
各トランジスタＭＰ８，ＭＰ５のソースは高電位側電源ＶＣＣに接続されて電源電圧ＶＣＣが印加され、入力側トランジスタＭＰ８のゲートは出力側トランジスタＭＰ５のゲートに接続（結合）されている。
入力側トランジスタＭＰ８はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインはトランジスタＭＮ６のドレイン・ソース経路を介してグランドＧＮＤに接続されている。
すなわち、トランジスタＭＰ８のゲートおよびドレインの電圧が、制御電圧ＣＧＰとなる。
【００５９】
各トランジスタＭＮ５，ＭＮ６，ＭＮ３は、ワイドラー型の二連出力形カレントミラー回路を構成している。
各トランジスタＭＮ５，ＭＮ６，ＭＮ３のソースはグランドＧＮＤに接続され、入力側トランジスタＭＮ５のゲートは出力側トランジスタＭＮ６，ＭＮ３のゲートに接続（結合）されている。
入力側トランジスタＭＮ５はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは抵抗Ｒ４からトランジスタＭＰ７のドレイン・ソース経路を介して高電位側電源ＶＣＣに接続されている。
トランジスタＭＰ７のゲートには定電圧生成回路２１が生成した一定電圧Ｖｒが印加されている。
すなわち、トランジスタＭＮ５のゲートおよびドレインの電圧が、制御電圧ＣＧＮとなる。
【００６０】
＜第２実施形態＞
図５は、第２実施形態のソースフォロワ回路３０の要部構成を示す回路図である。
ソースフォロワ回路３０は、温度特性補正回路１１および出力回路３１から構成され、高電位側電源ＶＣＣ、グランドＧＮＤ、入力端子ＶＩＮ、出力端子ＶＯＵＴに接続されている。
【００６１】
第２実施形態のソースフォロワ回路３０において、第１実施形態のソースフォロワ回路１０と異なるのは、出力回路３１が１段目の回路３１ａと２段目の回路３１ｂのシリーズ接続による２段構成になっている点だけである。
１段目（前段）の回路３１ａは、第１実施形態のソースフォロワ回路１０における出力回路１２と同一構成であり、ＰＭＯＳトランジスタＭＰ４、ＮＭＯＳトランジスタＭＮ２、定電流源１３，１４から構成されている。
【００６２】
２段目（後段）の回路３１ｂは、１段目の回路３１ａと同様の構成であり、ＰＭＯＳトランジスタＭＰ９、ＮＭＯＳトランジスタＭＮ７、定電流源３２，３３から構成されている。
トランジスタＭＰ９はソースフォロワ回路を構成し、トランジスタＭＰ９のゲートはトランジスタＭＮ２のソースに接続され、トランジスタＭＰ９のソースは定電流源３２を介して高電位側電源ＶＣＣに接続され、トランジスタＭＰ９のドレインはグランドＧＮＤに接続されている。
トランジスタＭＮ７はソースフォロワ回路を構成し、トランジスタＭＮ７のゲートはトランジスタＭＰ９のソースに接続され、トランジスタＭＮ７のソースは出力端子ＶＯＵＴに接続されると共に定電流源３３を介してグランドＧＮＤに接続され、トランジスタＭＮ７のドレインは高電位側電源ＶＣＣに接続されて電源電圧ＶＣＣが印加されている。
【００６３】
［第２実施形態の作用・効果］
ソースフォロワ回路３０において、トランジスタＭＰ９のゲート・ソース間電圧を「Ｖtp9」、トランジスタＭＮ７のゲート・ソース間電圧を「Ｖtn7」と表記する。
すると、ソースフォロワ回路３０の出力電圧ＶＯＵＴは、数式９によって表される。
【００６４】
ＶＯＵＴ＝Ｖtn1＋（ＶＣＣ−Ｖtp1−Ｖtp2−ＶＩＮ）×Ｒ２／Ｒ１＋Ｖtp4−Ｖtn2＋Ｖtp9−Ｖtn7  ………（数式９）
【００６５】
ここで、電源電圧ＶＣＣおよび入力電圧ＶＩＮに温度特性が無いとすると、  出力電圧ＶＯＵＴの温度特性は、数式９を温度Ｔで微分した数式１０によって表される。
【００６６】
ｄ／ｄＴ（ＶＯＵＴ）＝ｄ／ｄＴ（Ｖtn1）−｛ｄ／ｄＴ（Ｖtp1）＋ｄ／ｄＴ（Ｖtp2）｝×Ｒ２／Ｒ１＋ｄ／ｄＴ（Ｖtp4）−ｄ／ｄＴ（Ｖtn2）＋ｄ／ｄＴ（Ｖtp9）−ｄ／ｄＴ（Ｖtn7）  ………（数式１０）
【００６７】
従って、出力電圧ＶＯＵＴの温度特性を平坦化させ、温度特性に起因する出力電圧ＶＯＵＴの変動を無くすには、各抵抗Ｒ１，Ｒ２の抵抗比（Ｒ２／Ｒ１）を数式１１に表すように設定すればよい。
そして、各トランジスタＭＰ１，ＭＰ２，ＭＰ４，ＭＰ９の温度特性を同じに設定すると共に、各トランジスタＭＮ１，ＭＮ２，ＭＮ７の温度特性を同じに設定した場合には、ＰＭＯＳトランジスタの温度特性を（ｄＶtp／ｄＴ）と表記すると共に、ＮＭＯＳトランジスタの温度特性を（ｄＶtn／ｄＴ）と表記すると、数式１２および数式１３が成り立つため、数式１１は数式１４によって表される。
【００６８】
Ｒ２／Ｒ１＝｛ｄ／ｄＴ（Ｖtn1）＋ｄ／ｄＴ（Ｖtp4）−ｄ／ｄＴ（Ｖtn2）＋ｄ／ｄＴ（Ｖtp9）−ｄ／ｄＴ（Ｖtn7）｝／｛ｄ／ｄＴ（Ｖtp1）＋ｄ／ｄＴ（Ｖtp2）｝  ………（数式１１）
【００６９】
ｄ／ｄＴ（Ｖtp1）＝ｄ／ｄＴ（Ｖtp2）＝ｄ／ｄＴ（Ｖtp4）＝ｄ／ｄＴ（Ｖtp9）＝ｄ／ｄＴ（Ｖtp）  ………（数式１２）
【００７０】
ｄ／ｄＴ（Ｖtn1）＝ｄ／ｄＴ（Ｖtn2）＝ｄ／ｄＴ（Ｖtn7）＝ｄ／ｄＴ（Ｖtn）  ………（数式１３）
【００７１】
Ｒ２／Ｒ１＝１−１／２×｛ｄ／ｄＴ（Ｖtn）／ｄ／ｄＴ（Ｖtp）｝  ………（数式１４）
【００７２】
第２実施形態のソースフォロワ回路３０では、出力回路３１を２段構成にすることにより、１段構成の出力回路１２に比べて、出力端子ＶＯＵＴから出力される出力電流を増大させることができる。
ところで、２段構成の出力回路３１では、１段目の回路３１ａと２段目の回路３１ｂで生じた温度特性に起因する出力電圧の変動が加算されるため、１段構成の出力回路１２に比べて出力電圧ＶＯＵＴの変動が更に増大することになる。
【００７３】
しかし、第２実施形態においても、出力回路３１の温度特性を補正するための温度特性補正回路１１を接続し、温度特性補正回路１１を構成する各抵抗Ｒ１，Ｒ２の抵抗比を適切に設定することにより、第１実施形態と同様に、ソースフォロワ回路３０の出力電圧ＶＯＵＴの温度特性を平坦化させ、温度特性に起因する出力電圧ＶＯＵＴの変動を無くすことができる。
従って、第２実施形態によれば、第１実施形態と同様の作用・効果を得ることができる。
【００７４】
＜第３実施形態＞
図６は、第３実施形態のソースフォロワ回路４０の要部構成を示す回路図である。
ソースフォロワ回路４０は、温度特性補正回路４１および出力回路４２から構成され、高電位側電源ＶＣＣ、低電位側電源としてのグランドＧＮＤ、入力端子ＶＩＮ、出力端子ＶＯＵＴに接続されている。
【００７５】
温度特性補正回路４１は、ＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３、ＰＭＯＳトランジスタＭＰ１１、抵抗Ｒ１１，Ｒ１２から構成されている。
トランジスタＭＮ１２のゲートは入力端子ＶＩＮに接続されて入力電圧ＶＩＮが印加されている。
トランジスタＭＰ１１はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは抵抗Ｒ１２からトランジスタＭＮ１３のドレイン・ソース経路を介してグランドＧＮＤに接続されている。
【００７６】
各トランジスタＭＮ１１，ＭＮ１３は、ワイドラー型のカレントミラー回路を構成している。
各トランジスタＭＮ１１，ＭＮ１３のソースはグランドＧＮＤに接続され、入力側トランジスタＭＮ１１のゲートは出力側トランジスタＭＮ１３のゲートに接続（結合）されている。
入力側トランジスタＭＮ１１はゲートとドレインを結合したダイオード接続にされており、そのゲートおよびドレインは抵抗Ｒ１１からトランジスタＭＮ１２のソース・ドレイン経路を介して高電位側電源ＶＣＣに接続されている。
出力側トランジスタＭＮ１３のドレインは、抵抗Ｒ１２からトランジスタＭＰ１１のドレイン・ソース経路を介して高電位側電源ＶＣＣに接続されている。
【００７７】
出力回路４２は、ＮＭＯＳトランジスタＭＮ１４、ＰＭＯＳトランジスタＭＰ１２、定電流回路４３，４４から構成されている。
トランジスタＭＮ１４はソースフォロワ回路を構成し、トランジスタＭＮ１４のゲートはトランジスタＭＮ１３のドレインに接続され、トランジスタＭＮ１４のソースは定電流回路４３を介してグランドＧＮＤに接続され、トランジスタＭＮ１４のドレインは高電位側電源ＶＣＣに接続されて電源電圧ＶＣＣが印加されている。
トランジスタＭＰ１２はソースフォロワ回路を構成し、トランジスタＭＰ１２のゲートはトランジスタＭＮ１４のソースに接続され、トランジスタＭＰ１２のソースは出力端子ＶＯＵＴに接続されると共に定電流回路４４を介して高電位側電源ＶＣＣに接続され、トランジスタＭＰ１２のドレインはグランドＧＮＤに接続されている。
定電流源４３はトランジスタＭＮ１４のドレイン・ソース経路に一定電流を供給し、定電流源４４はトランジスタＭＰ１２のソース・ドレイン経路に一定電流を供給する。
【００７８】
入力電圧ＶＩＮから出力電圧ＶＯＵＴを生成する出力回路４２は、ＰＭＯＳトランジスタＭＰ１２とＮＭＯＳトランジスタＭＮ１４のゲート・ソース間電圧の温度特性が異なることを利用し、トランジスタＭＰ１２から成るソースフォロワ回路とトランジスタＭＮ１４から成るソースフォロワ回路とを組み合わせて両者の温度特性を相補させることにより、１個のＭＯＳトランジスタだけで構成されたソースフォロワ回路に比べて、出力電圧ＶＯＵＴの温度特性を平坦化させ、温度特性に起因する出力電圧ＶＯＵＴの変動を低減させるようにしたソースフォロワ回路である。
【００７９】
つまり、第３実施形態のソースフォロワ回路４０は、第１実施形態のソースフォロワ回路１０を構成する各トランジスタの導電型（極性）を逆にして構成したものである。
【００８０】
［第３実施形態の作用・効果］
第３実施形態のソースフォロワ回路４０において、トランジスタＭＮ１１のゲート・ソース間電圧を「Ｖtn11」、トランジスタＭＮ１２のゲート・ソース間電圧を「Ｖtn12」、トランジスタＭＮ１４のゲート・ソース間電圧を「Ｖtn14」、トランジスタＭＰ１１のゲート・ソース間電圧を「Ｖtp11」、トランジスタＭＰ１２のゲート・ソース間電圧を「Ｖtp12」、各抵抗Ｒ１１，Ｒ１２に流れる電流をそれぞれ「Ｉ１１」「Ｉ１２」、各抵抗Ｒ１１，Ｒ１２の抵抗値をそれぞれ「Ｒ１１」「Ｒ１２」、トランジスタＭＮ１３のドレイン電圧（トランジスタＭＮ１４のゲート電圧）を「Ｖｂ」と表記する。
尚、電圧Ｖｂは、温度特性補正回路４１の出力電圧であると共に、出力回路４２の入力電圧である。
また、各トランジスタのゲート・ソース間電圧は、各トランジスタのしきい値電圧である。
【００８１】
各トランジスタＭＮ１１，ＭＮ１３はカレントミラー回路を構成し、各トランジスタＭＮ１１，ＭＮ１３のゲート長を同じとすると、各トランジスタＭＮ１１，ＭＮ１３のゲート幅の比で当該カレントミラー回路の入力側電流Ｉ１１と出力側電流Ｉ１２が決まり、当該ゲート幅の比をＮとすると、Ｉ１２＝Ｎ×Ｉ１１となるため、Ｎ＝１とすると各電流Ｉ１１，Ｉ１２は等しくなる。
そして、電流Ｉ１１は数式２１によって表され、電圧Ｖｂは数式２２によって表される。
よって、ソースフォロワ回路４０の出力電圧ＶＯＵＴは、数式２３によって表される。
【００８２】
Ｉ１１＝（ＶＣＣ−Ｖtn12−Ｖtn11−ＶＩＮ）／Ｒ１１  ………（数式２１）
【００８３】
Ｖｂ＝ＶＣＣ−Ｖtp11−Ｒ１２×Ｉ１２＝ＶＣＣ−Ｖtp11−Ｒ１２×Ｉ１１  ………（数式２２）
【００８４】
ＶＯＵＴ＝Ｖｂ−Ｖtn14＋Ｖtp12＝ＶＣＣ−Ｖtp11−Ｒ１２×Ｉ１２−Ｖtn14＋Ｖtp12＝ＶＣＣ−Ｖtp11−（ＶＣＣ−Ｖtn12−Ｖtn11−ＶＩＮ）×Ｒ１２／Ｒ１１−Ｖtn14＋Ｖtp12  ………（数式２３）
【００８５】
ここで、電源電圧ＶＣＣおよび入力電圧ＶＩＮに温度特性が無いとすると、出力電圧ＶＯＵＴの温度特性は、数式２３を温度Ｔで微分した数式２４によって表される。
【００８６】
ｄ／ｄＴ（ＶＯＵＴ）＝−ｄ／ｄＴ（Ｖtp11）＋｛ｄ／ｄＴ（Ｖtn12）＋ｄ／ｄＴ（Ｖtn11）｝×Ｒ１２／Ｒ１１−ｄ／ｄＴ（Ｖtn14）＋ｄ／ｄＴ（Ｖtp12）  ………（数式２４）
【００８７】
従って、出力電圧ＶＯＵＴの温度特性を平坦化させ、温度特性に起因する出力電圧ＶＯＵＴの変動を無くすには、各抵抗Ｒ１１，Ｒ１２の抵抗比である（Ｒ１２／Ｒ１１）を数式２５に表すように設定すればよい。
そして、各トランジスタＭＮ１１，ＭＮ１２，ＭＮ１４の温度特性を同じに設定すると共に、各トランジスタＭＰ１１，ＭＰ１２の温度特性を同じに設定した場合には、数式２６および数式２７が成り立つため、数式２５は数式２８によって表され、各抵抗Ｒ１１，Ｒ１２の抵抗比（Ｒ１２／Ｒ１１）を０．５に設定すればよいことが分かる。
【００８８】
Ｒ１２／Ｒ１１＝｛ｄ／ｄＴ（Ｖtp11）＋ｄ／ｄＴ（Ｖtn14）−ｄ／ｄＴ（Ｖtp12）｝／｛ｄ／ｄＴ（Ｖtn12）＋ｄ／ｄＴ（Ｖtn11）｝  ………（数式２５）
【００８９】
ｄ／ｄＴ（Ｖtn11）＝ｄ／ｄＴ（Ｖtn12）＝ｄ／ｄＴ（Ｖtn14）  ………（数式２６）
【００９０】
ｄ／ｄＴ（Ｖtp11）＝ｄ／ｄＴ（Ｖtp12）  ………（数式２７）
【００９１】
Ｒ１２／Ｒ１１＝１／２  ………（数式２８）
【００９２】
以上詳述したように、第３実施形態のソースフォロワ回路４０は、各トランジスタＭＮ１４，ＭＰ１２を組み合わせて両者の温度特性を相補させたカレントミラー回路である出力回路４２の前段に、出力回路４２の温度特性を補正するための温度特性補正回路４１が接続されている。
そして、第３実施形態では、温度特性補正回路４１を構成する各抵抗Ｒ１１，Ｒ１２の抵抗比を０．５に設定することにより、ソースフォロワ回路４０の出力電圧ＶＯＵＴの温度特性を平坦化させ、ＭＯＳトランジスタの温度特性に起因する出力電圧ＶＯＵＴの変動を無くすことができる。
従って、第３実施形態においても、第１実施形態と同様の作用・効果が得られる。
【００９３】
尚、図６に示すソースフォロワ回路４０においても、図２に示すソースフォロワ回路１０と同様に、定電流源４３をＮＭＯＳトランジスタによって構成すると共に、定電流源４４をＰＭＯＳトランジスタによって構成することができる。
そして、各定電流源４３，４４を構成するＭＯＳトランジスタのゲートに供給される制御電圧については、図３または図４に示す制御電圧生成回路２０と同様の制御電圧生成回路を用いて生成すればよい。
【００９４】
＜第４実施形態＞
図７は、第４実施形態のソースフォロワ回路５０の要部構成を示す回路図である。
第４実施形態のソースフォロワ回路５０は、自動車の車載ＬＡＮのバスドライバとして使用されるものであり、第１実施形態のソースフォロワ回路１０と第３実施形態のソースフォロワ回路４０とがトーテムポール型に接続されることによって構成されている。
【００９５】
ソースフォロワ回路１０は、高電位側電源としての電源ＦＰ５ＶＣＣ、低電位側電源としてのグランドＦＧＮＤ、入力端子ＶＩＮＢ、出力端子ＶＯＵＴＢに接続されている。
ソースフォロワ回路４０は、高電位側電源としての電源ＦＶＣＣ、低電位側電源としての電源ＦＰ５ＶＣＣ、入力端子ＶＩＮＡ、出力端子ＶＯＵＴＡに接続されている。
【００９６】
すなわち、電源ＦＶＣＣとグランドＦＧＮＤとの中間電圧である電源ＦＰ５ＶＣＣが設けられ、ソースフォロワ回路１０の高電位側電源（ＶＣＣ）とソースフォロワ回路４０の低電位側電源（ＧＮＤ）とが共通電源ＦＰ５ＶＣＣになっている。
そして、ソースフォロワ回路４０が各電源ＦＶＣＣ，電源ＦＰ５ＶＣＣに接続されると共に、ソースフォロワ回路１０が電源ＦＰ５ＶＣＣおよびグランドＧＮＤに接続され、ソースフォロワ回路１０の高電位側にソースフォロワ回路４０が縦積みされる形式でトーテムポール型接続（トーテムポール回路）が構成されている。
【００９７】
尚、ソースフォロワ回路５０において、出力端子ＶＯＵＴＡは一方のバスラインＡ（図示略）に接続され、出力端子ＶＯＵＴＢは他方のバスラインＢ（図示略）に接続されている。
また、説明を分かりやすくするため、各電源ＦＶＣＣ，ＦＰ５ＶＣＣの電圧（電源電圧）の符号をそれぞれ「ＦＶＣＣ」「ＦＰ５ＶＣＣ」、各入力端子ＶＩＮＡ，ＶＩＮＢの電圧（入力電圧）の符号をそれぞれ「ＶＩＮＡ」「ＶＩＮＡ」、出力端子ＶＯＵＴＡ，ＶＯＵＴＢの電圧（出力電圧）の符号をそれぞれ「ＶＯＵＴＡ」「ＶＯＵＴＢ」と表記する。
ちなみに、例えば、電源電圧ＦＶＣＣは１６Ｖ，ＦＰ５ＶＣＣは８Ｖに設定されている。
【００９８】
［第４実施形態の作用・効果］
図８は、車載ＬＡＮのバスドライバとして使用される従来のソースフォロワ回路６０の要部構成を示す回路図である。
従来のソースフォロワ回路６０は、第４実施形態のソースフォロワ回路５０から各温度特性補正回路１１，４１が省かれ、各出力回路１２，４２を構成する各トランジスタＭＰ４，ＭＮ１４のゲートにそれぞれ各入力端子ＶＩＮＢ，ＶＩＮＡが接続されることによって構成されている。
【００９９】
ここで、グランドＧＮＤの電位（０Ｖ）を基準とした場合に、各出力電圧ＶＯＵＴＡ，ＶＯＵＴＢのグランドＧＮＤ電位に対する電位変動がコモンモード電圧Ｖcomである。
車載ＬＡＮのバスドライバでは、ラジオノイズなどによる影響を回避するため、コモンモード電圧Ｖcomを例えば数十ｍＶ以下にする必要があると言われている。
【０１００】
従来のソースフォロワ回路６０のコモンモード電圧Ｖcomは、数式３１によって表される。
そして、各入力電圧ＶＩＮａ，ＶＩＮＢに温度特性が無いとすると、コモンモード電圧Ｖcomの温度特性は、数式３１を温度Ｔで微分した数式３２によって表される。
【０１０１】
Ｖcom＝１／２×（ＶＯＵＴＡ＋ＶＯＵＴＢ）＝１／２×｛（ＶＩＮＡ−Ｖtn14＋Ｖtp12）＋（ＶＩＮＢ＋Ｖtp4−Ｖtn2）｝  ………（数式３１）
【０１０２】
ｄ／ｄＴ（Ｖcom）＝１／２×ｄ／ｄＴ｛（Ｖtp12−Ｖtn14）＋（Ｖtp4−Ｖtn2）｝  ………（数式３２）
【０１０３】
数式３２で表されるように、コモンモード電圧Ｖcomの温度特性は、各出力回路１２，４２を構成するＰＭＯＳトランジスタとＮＭＯＳトランジスタのゲートソース間電圧（しきい値電圧）の温度特性の差（Ｖtp12−Ｖtn14、Ｖtp4−Ｖtn2）となる。
そのため、例えば、温度特性の差（Ｖtp12−Ｖtn14、Ｖtp4−Ｖtn2）がそれぞれ１ｍＶ／℃であったとすると、自動車の周囲温度は−４０〜＋１５０℃の温度範囲で使用されることから、全温度範囲でコモンモード電圧Ｖcomが０．１９Ｖも変動することになる。
【０１０４】
それに対して、第４実施形態のソースフォロワ回路５０では、温度特性補正回路１１を構成する各抵抗Ｒ１，Ｒ２の抵抗比を０．５に設定すると共に、温度特性補正回路４１を構成する各抵抗Ｒ１１，Ｒ１２の抵抗比を０．５に設定することにより、ソースフォロワ回路５０の出力電圧ＶＯＵＴＡ，ＶＯＵＴＢの温度特性を平坦化させ、ＭＯＳトランジスタの温度特性に起因する出力電圧ＶＯＵＴＡ，ＶＯＵＴＢの変動を無くすことができる。
【０１０５】
従って、第４実施形態のソースフォロワ回路５０のコモンモード電圧Ｖcomは、各抵抗Ｒ１，Ｒ２および各抵抗Ｒ１１，Ｒ１２の抵抗比を調整することにより、ほぼゼロにすることが可能になる。
その結果、第４実施形態によれば、ラジオノイズなどによる影響を受けることなく正常な動作を行うことが可能なコモンモード電圧Ｖcomの小さな車載ＬＡＮのバスドライバをソースフォロワ回路５０によって実現できる。
【０１０６】
＜別の実施形態＞
本発明は上記各実施形態に限定されるものではなく、以下のように具体化してもよく、その場合でも、上記各実施形態と同等もしくはそれ以上の作用・効果を得ることができる。
【０１０７】
［１］第２実施形態のソースフォロワ回路３０は、出力回路３１が１段目の回路３１ａと２段目の回路３１ｂのシリーズ接続による２段構成になっている。
しかし、出力回路３１を３段以上の多段構成にしてもよい。
【０１０８】
［２］第３実施形態のソースフォロワ回路４０の出力回路４２についても、第２実施形態の出力回路３１と同様に２段構成にしてもよく、３段以上の多段構成にしてもよい。
【０１０９】
［３］上記各実施形態のソースフォロワ回路１０，４０，５０では、低電位側電源としてグランドＧＮＤが用いられているが、高電位側電源ＶＣＣの電源電圧ＶＣＣよりも低い適宜な電源電圧の電源を低電位側電源として用いてもよい。
【図面の簡単な説明】
【０１１０】
【図１】本発明を具体化した第１実施形態のソースフォロワ回路１０の要部構成を示す回路図。
【図２】図１に示すソースフォロワ回路１０において、定電流源１３をＰＭＯＳトランジスタＭＰ５によって構成すると共に、定電流源１４をＮＭＯＳトランジスタＭＮ３によって構成した具体例を示す回路図。
【図３】図２に示す各トランジスタＭＰ５，ＭＮ３に供給される制御電圧ＣＧＰ，ＣＧＮを生成するための制御電圧生成回路２０の第１具体例を示す回路図。
【図４】図２に示す各トランジスタＭＰ５，ＭＮ３に供給される制御電圧ＣＧＰ，ＣＧＮを生成するための制御電圧生成回路２０の第２具体例を示す回路図。
【図５】本発明を具体化した第２実施形態のソースフォロワ回路３０の要部構成を示す回路図。
【図６】本発明を具体化した第３実施形態のソースフォロワ回路４０の要部構成を示す回路図。
【図７】本発明を具体化した第４実施形態のソースフォロワ回路５０の要部構成を示す回路図。
【図８】車載ＬＡＮのバスドライバとして使用される従来のソースフォロワ回路６０の要部構成を示す回路図。
【符号の説明】
【０１１１】
１０，３０，４０，５０…ソースフォロワ回路
１１，４１…温度特性補正回路
１２，３１，４２…出力回路
１３，４３…第１定電流源
１４，４４…第２定電流源
３１ａ…１段目の回路
３１ｂ…２段目の回路
ＶＣＣ，ＦＶＣＣ…高電位側電源（電源電圧）
ＧＮＤ，ＦＧＮＤ…低電位側電源としてのグランド
ＶＩＮ，ＶＩＮＡ，ＶＩＮＢ…入力端子（入力電圧）
ＶＯＵＴ，ＶＯＵＴＡ，ＶＯＵＴＢ…出力端子（出力電圧）
ＭＰ１〜ＭＰ３…第１〜第３ＰＭＯＳトランジスタ
ＭＮ１１〜ＭＮ１３…第１〜第３ＮＭＯＳトランジスタ
Ｒ１，Ｒ１１…第１抵抗
Ｒ２，Ｒ１２…第２抵抗
Ｖcom…コモンモード電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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