(57)【要約】【課題】少ない個数のダミー用の差動増幅器を用いた場合でも、効率的にシステマティックオフセットを軽減するＡ／Ｄ変換器を得る。【解決手段】アベレージング抵抗部２は以下の構成を呈している。複数の実動作プリアンプＲＰＡの正出力間及び負出力間に設けられた複数の実動作用アベレージング抵抗ＭＲＡｐ及びＭＲＡｎを設けている。ダミー動作領域ＤＯＡ１及びＤＯＡ２において、互いに隣接するダミープリアンプＤＰＡの正出力間及び負出力間に設けられた複数のダミー用アベレージング抵抗ＤＲＡｐ及びＤＲＡｎを有している。実動作用アベレージング抵抗ＭＲＡｐ及びＭＲＡｎの抵抗値は同一の抵抗値Ｒ１に設定され、ダミー用アベレージング抵抗ＤＲＡｐ及びＤＲＡｎの抵抗値は同一の抵抗値Ｒ２に設定され、抵抗値Ｒ１＜抵抗値Ｒ２の関係を持たせている。【選択図】図１
2008300939.tif 000002
【特許請求の範囲】
【請求項１】
アナログの入力電圧をデジタルの出力データに変換するＡ／Ｄ変換器であって、
実動作領域にある複数の実動作基準電圧とともに、前記実動作領域から一方方向及び他方方向にそれぞれシフトした第１及び第２のダミー動作領域にある複数の一方方向及び他方方向ダミー基準電圧を出力する基準電圧設定部と、
前記実動作領域に対応して並列に配置された複数の実動作差動増幅器と、前記第１及び第２のダミー動作領域に対応して並列に配置された複数の一方方向及び他方方向ダミー差動増幅器とを有する差動増幅部とを備え、前記複数の実動作差動増幅器はそれぞれ一方入力に前記入力電圧を受け、前記複数の実動作基準電圧のうち対応する基準電圧を他方入力に受け、前記複数の一方方向及び他方方向ダミー差動増幅器はそれぞれ一方入力に前記入力電圧を受け、前記複数の一方方向及び他方方向ダミー基準電圧のうち対応する基準電圧を他方入力に受け、前記複数の実動作差動増幅器及び複数の一方方向及び他方方向ダミー差動増幅器はそれぞれ一方入力，他方入力間の電位差を増幅して、一方出力及び他方出力より互いの位相が反対の関係となる一方出力信号及び他方出力信号を出力し、
前記複数の実動作差動増幅器のうち隣接する実動作差動増幅器間において、一方出力間及び他方出力間に設けられる複数の実動作用アベレージング抵抗と、隣接する前記実動作差動増幅器，前記一方方向ダミー差動増幅器間、及び隣接する前記実動作差動増幅器，前記他方方向ダミー差動増幅器間において、一方出力及び他方出力間に設けられる一方方向及び他方方向中間アベレージング抵抗と、前記複数の一方方向及び他方方向ダミー差動増幅器のうち隣接する一方方向及び他方方向ダミー差動増幅器間において、一方出力間及び他方出力間に設けられる複数のダミーアベレージング抵抗とを有するアベレージング抵抗部と、
前記複数の実動作差動増幅器の一方出力信号及び他方出力信号より得られる差動増幅結果に基づき前記出力データを得るエンコード部とを備え、
前記アベレージング抵抗部は、前記複数の一方方向ダミー差動増幅器のうち前記実動作領域から最も離れて配置された一方方向最外ダミー差動増幅器の一方出力及び他方出力と、前記複数の他方方向ダミー差動増幅器のうち前記実動作領域から最も離れて配置された他方方向最外ダミー差動増幅器の他方出力及び一方出力との間の逆相接続用に設けられる一方方向及び他方方向最外ダミーアベレージング抵抗をさらに有し、
前記複数の実動作用アベレージング抵抗は共通に所定の抵抗値に設定され、前記複数のダミーアベレージング抵抗、前記一方方向及び他方方向最外ダミーアベレージング抵抗並びに前記一方方向及び他方方向中間アベレージング抵抗の抵抗値は全て前記所定の抵抗値以上に設定され、かつ、前記複数のダミーアベレージング抵抗並びに前記一方方向及び他方方向最外ダミーアベレージング抵抗の抵抗値の少なくとも一部は前記所定の抵抗値より高く設定されることを特徴とする、
Ａ／Ｄ変換器。
【請求項２】
請求項１記載のＡ／Ｄ変換器であって、
前記アベレージング抵抗部において、前記複数のダミーアベレージング抵抗並びに前記一方方向及び他方方向ダミーアベレージング抵抗の抵抗値は複数種の抵抗値を有し、前記複数種の抵抗値は前記実動作領域からの距離が広がるに従い、より小さくない値を採るように設定される、
Ａ／Ｄ変換器。
【請求項３】
請求項１あるいは請求項２記載のＡ／Ｄ変換器であって、
前記アベレージング抵抗部において、前記実動作用アベレージング抵抗は直列に接続された所定数の部分実動作用アベレージング抵抗を含み、前記所定の抵抗値は前記所定数の部分実動作用アベレージング抵抗の和を含み、
前記所定数の部分実動作用アベレージング抵抗間から前記一方出力信号及び前記他方出力信号を補間する一方補間出力信号及び他方補間出力信号が得られ、
前記エンコード部は、前記複数の実動作差動増幅器の前記一方及び他方出力信号に加え、前記複数の実動作用アベレージング抵抗からの前記一方及び他方補間出力信号に基づき、前記出力データを得る、
Ａ／Ｄ変換器。
【請求項４】
請求項１ないし請求項３のうち、いずれか１項に記載のＡ／Ｄ変換器であって、
前記入力電圧は互いの位相が反対の第１及び第２の入力電圧を含み、
前記基準電圧設定部において、前記複数の実動作基準電圧は複数の第１及び第２の実動作基準電圧を含み、前記複数の一方方向ダミー基準電圧は複数の第１及び第２の一方方向のダミー基準電圧を含み、前記複数の他方方向ダミー基準電圧は複数の第１及び第２の他方方向のダミー基準電圧を含み、前記複数の第１の実動作基準電圧、前記複数の第１の一方方向ダミー基準電圧及び前記複数の第１の他方方向ダミー基準電圧と、前記複数の第２の実動作基準電圧、前記複数の第２の一方方向ダミー基準電圧及び前記複数の第２の他方方向ダミー基準電圧とは、電圧の高低が互いに逆方向になるように設定され、
前記差動増幅部において、前記実動作差動増幅器及び前記一方方向及び他方方向ダミー差動増幅器それぞれの一方入力は第１一方入力及び第２一方入力を含み、他方入力は第１他方入力及び第２他方入力を含み、
前記複数の実動作差動増幅器はそれぞれ第１一方入力に前記第１の入力電圧を受け、第２他方入力に前記第２の入力電圧を受け、前記複数の第１の実動作基準電圧のうち対応する基準電圧を第１他方入力に受け、前記複数の第２の実動作基準電圧のうち対応する基準電圧を第２一方入力に受け、
前記複数の一方方向ダミー差動増幅器はそれぞれ第１一方入力に前記第１の入力電圧を受け、第２他方入力に前記第２の入力電圧を受け、前記複数の第１の一方方向ダミー基準電圧のうち対応する基準電圧を第１他方入力に受け、前記複数の第２の一方方向ダミー基準電圧のうち対応する基準電圧を第２一方入力に受け、
前記複数の他方方向ダミー差動増幅器はそれぞれ第１一方入力に前記第１の入力電圧を受け、第２他方入力に前記第２の入力電圧を受け、前記複数の第１の他方方向ダミー基準電圧のうち対応する基準電圧を第１他方入力に受け、前記複数の第２の他方方向ダミー基準電圧のうち対応する基準電圧を第２一方方入力に受け、
前記複数の実動作差動増幅器並びに複数の一方方向及び他方方向ダミー差動増幅器はそれぞれ第１一方入力，第１他方入力間の電位差及び第２一方入力、第２他方入力間の電位差を増幅して、一方出力及び他方出力より前記一方出力信号及び前記他方出力信号を出力する、
Ａ／Ｄ変換器。
【請求項５】
請求項１ないし請求項４のうち、いずれか１項に記載のＡ／Ｄ変換器であって、
前記差動増幅部は前段差動増幅部及び後段差動増幅部を含み、
前記複数の実動作差動増幅器は複数の前段実動作差動増幅器及び複数の後段実動作差動増幅器を含み、前記複数の前段実動作差動増幅器それぞれの一方出力及び他方出力が前記複数の後段実動作差動増幅器うち対応する前記後段実動作差動増幅器の一方入力及び他方入力に接続され、前記差動増幅結果は前記後段実動作差動増幅器の一方出力信号及び他方出力信号を含み、
前記複数の一方方向ダミー差動増幅器は複数の前段一方方向ダミー差動増幅器及び後段一方方向ダミー差動増幅器を含み、前記複数の前段一方方向ダミー差動増幅器それぞれの一方出力及び他方出力が前記複数の後段一方方向ダミー差動増幅器のうち対応する前記後段一方方向ダミー差動増幅器の一方入力及び他方入力に接続され、
前記複数の他方方向ダミー差動増幅器は複数の前段他方方向ダミー差動増幅器及び後段他方方向ダミー差動増幅器を含み、前記複数の前段他方方向ダミー差動増幅器それぞれの一方出力及び他方出力が前記複数の後段他方方向ダミー差動増幅器のうち対応する前記後段他方方向ダミー差動増幅器の一方入力及び他方入力に接続され、
前記アベレージング抵抗部は前段アベレージング抵抗部及び後段アベレージング抵抗を含み、
前記前段アベレージング抵抗部は、前記複数の前段実動作差動増幅器のうち隣接する前段実動作差動増幅器間において、一方出力間及び他方出力間に設けられた複数の前段実動作用アベレージング抵抗と、隣接する前記前段実動作差動増幅器，前記前段一方方向ダミー差動増幅器間、及び隣接する前記前段実動作差動増幅器，前記前段他方方向ダミー差動増幅器間において、一方出力間及び他方出力間に設けられた前段一方方向及び他方方向中間アベレージング抵抗と、前記複数の前段一方方向及び他方方向ダミー差動増幅器のうち隣接する前段一方方向及び他方方向ダミー差動増幅器間それぞれにおいて、一方出力間及び他方出力間に設けられた複数の前段ダミーアベレージング抵抗とを有し、
前記後段アベレージング抵抗部は、前記複数の後段実動作差動増幅器のうち隣接する後段実動作差動増幅器間において、一方出力間及び他方出力間に設けられた複数の後段実動作用アベレージング抵抗と、隣接する前記後段実動作差動増幅器，前記後段一方方向ダミー差動増幅器間、及び隣接する前記後段実動作差動増幅器，前記後段他方方向ダミー差動増幅器間において、一方出力間及び他方出力間を接続する後段一方方向及び他方方向中間アベレージング抵抗と、前記複数の後段一方方向及び他方方向ダミー差動増幅器のうち隣接する後段一方方向及び他方方向ダミー差動増幅器間それぞれにおいて、一方出力間及び他方出力間に設けられた複数の後段ダミーアベレージング抵抗とを有し、
前記前段アベレージング抵抗部は、前記複数の前段一方方向ダミー差動増幅器のうち前記実動作領域から最も離れて配置された前段一方方向最外ダミー差動増幅器の一方出力及び他方出力と、前記複数の他方方向ダミー差動増幅器のうち前記実動作領域から最も離れて配置された前段他方方向最外ダミー差動増幅器の他方出力及び一方出力との間の逆相接続用に設けられた前段一方方向及び他方方向最外ダミーアベレージング抵抗をさらに有し、
前記後段アベレージング抵抗部は、前記複数の後段一方方向ダミー差動増幅器のうち前記実動作領域から最も離れて配置された後段一方方向最外ダミー差動増幅器の一方出力及び他方出力と、前記複数の後段他方方向ダミー差動増幅器のうち前記実動作領域から最も離れて配置された後段他方方向最外ダミー差動増幅器の他方出力及び一方出力との間の逆相接続用に設けられた後段一方方向及び他方方向ダミーアベレージング抵抗をさらに有し、
前記複数の前段実動作用アベレージング抵抗は共通に所定の前段抵抗値に設定され、前記複数の前段ダミーアベレージング抵抗、前記前段一方方向及び他方方向最外ダミーアベレージング抵抗並びに前記前段一方方向及び他方方向中間アベレージング抵抗の抵抗値は全て前記所定の前段抵抗値以上に設定され、かつ、前記複数の前段ダミーアベレージング抵抗並びに前記前段一方方向及び他方方向最外ダミーアベレージング抵抗の抵抗値の少なくとも一部は前記所定の前段抵抗値より高く設定され、
前記複数の後段実動作用アベレージング抵抗は共通に所定の後段抵抗値に設定され、前記複数の後段ダミーアベレージング抵抗、前記後段一方方向及び他方方向最外ダミーアベレージング抵抗並びに前記後段一方方向及び他方方向中間アベレージング抵抗の抵抗値は全て前記所定の後段抵抗値以上に設定され、かつ、前記複数の後段ダミーアベレージング抵抗並びに前記後段一方方向及び他方方向最外ダミーアベレージング抵抗の抵抗値の少なくとも一部は前記所定の後段抵抗値より高く設定される、
Ａ／Ｄ変換器。
【請求項６】
複数の基準電圧を形成する抵抗ラダーと、
前記複数の基準電圧がそれぞれ一方の入力端子に入力され、他方の入力端子に入力アナログ信号が共通に供給され、一方出力端子及び他方出力端子を有する複数の差動増幅回路と、
入力される基準電圧の隣接する差動増幅回路の前記一方出力端子同士を相互接続する第１のアベレージング用抵抗ラダーと、
入力される基準電圧の隣接する差動増幅回路の前記他方出力端子同士を相互接続する第２のアベレージング用抵抗ラダーとを備え、
前記複数の差動増幅回路は、
前記複数の基準電圧の最も高い基準電圧を前記一方の入力端子に受ける差動増幅回路を第１のダミー差動増幅回路、前記複数の基準電圧の最も低い基準電圧を前記一方の入力端子に受ける差増幅回路を第２のダミー差動増幅回路、及び前記複数の基準電圧において前記最も高い基準電圧及び前記最も低い基準電圧以外で隣接する第１及び第２の基準電圧をそれぞれ前記一方の入力端子に受ける第１及び第２の正規差動増幅回路を含み、
前記Ａ／Ｄ変換器は、
前記第１のダミー差動増幅回路の一方出力端子と前記第２のダミー差動増幅回路の他方出力端子の間に接続された第１のダミーアベレージング用抵抗素子と、
前記第１のダミー差動増幅回路の他方出力端子と前記第２のダミー差動増幅回路の一方出力端子の間に接続された第２のダミーアベレージング用抵抗素子とをさらに備え、
前記第１のダミーアベレージング用抵抗素子と前記第２のダミーアベレージング用抵抗素子各々の抵抗値は、前記第１のアベレージング用抵抗ラダーにおいて前記第１及び第２の正規差動増幅回路の一方出力端子同士を接続する第１の抵抗素子と前記第２のアベレージング用抵抗ラダーにおいて前記第１及び第２の正規差動増幅回路の他方出力端子同士を接続する第２の抵抗素子各々の抵抗値より大きく、
一つの半導体基板に上に形成されてなることを特徴とする、
Ａ／Ｄ変換器。
【請求項７】
請求項６記載のＡ／Ｄ変換器であって、
前記複数の差動増幅回路は、前記第１及び第２の正規差動増幅回路を含む所定数の正規差動増幅回路を含み、前記所定数の正規差動増幅回路のそれぞれは、前記複数の基準電圧において前記最も高い基準電圧及び前記最も低い基準電圧以外の所定数の基準電位をそれぞれ前記一方の入力端子に受け、さらに、
前記所定数の正規差動増幅回路それぞれの出力信号を論理しきい値電圧により論理“１”または論理“０”を判定して保持する複数のラッチ回路 を備える、
Ａ／Ｄ変換器。
【請求項８】
請求項７記載のＡ／Ｄ変換器であって、
前記複数のラッチ回路により形成された複数ビットの温度計符号を複数ビットからなるデジタル信号を形成するエンコーダをさらに備え、
前記第１及び第２のダミー差動増幅回路は前記正規差動増幅回路と同じ回路構成の差動増幅回路からなる、
Ａ／Ｄ変換器。
【請求項９】
請求項７記載のＡ／Ｄ変換器であって、
前記複数の差動増幅回路は、
前記最も高い基準電圧の次に高い基準電圧を前記一方の入力端子に受ける第３のダミー差動増幅回路と、
前記最も低い基準電圧の次に低い基準電圧を前記一方の入力端子に受ける第４のダミー差動増幅回路とを含み、前記第３及び第４のダミー差動増幅回路の出力信号を受ける前記複数のラッチ回路は存在せず、
第１のアベレージング用抵抗ラダーの前記第１及び第３のダミー差動増幅回路の一方出力端子同士を接続する第３の抵抗素子は、前記第１の抵抗素子よりも抵抗値が大きく、
第１のアベレージング用抵抗ラダーの前記第２及び第４のダミー差動増幅回路の一方出力端子同士を接続する第４の抵抗素子は、前記第１の抵抗素子より抵抗値が大きい、
Ａ／Ｄ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、アベレージング抵抗を用いた複数のコンパレータを有するＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
ＨＤＤ（Hard Disk Drive）や、ＤＶＤ（Digital Versatile Disk）等のＯＤＤ（Optical Disc Drive）のリードチャネル、つまりディスクに記録された信号を読み取る系においては、信号処理（復調）をディジタル信号処理で行う場合、アナログ信号をディジタル信号に変換するＡ／Ｄ変換器が必須となる。ＨＤＤでは近年、読み出し速度の高速化、記録密度の向上に伴い、１GS/sを超えるような超高速のＡ／Ｄ変換器が不可欠となっている。
【０００３】
Ａ／Ｄ変換器で用いられるコンパレータにおいては、デバイスミスマッチに起因するオフセット（以下、「ランダムオフセット」）をＡ／Ｄ変換器の要求精度以下に抑える必要がある。一般的にデバイスミスマッチをσ、デバイスサイズをＳとすると、以下の式(1)関係が成立する。
【０００４】
【数１】
2008300939.tif 000003
【０００５】
式(1)から明らかなように、デバイスサイズＳを大きくすることにより、デバイスミスマッチσを小さくすることができる。しかし、コンパレータを構成するデバイスサイズを大きくすることは寄生容量を増やし、コンパレータの負荷を増やすことに繋がり、高速化を妨げることとなる。
【０００６】
Ａ／Ｄ変換器の中でも特に複数のコンパレータ（プリアンプ）が並列に配置され構成される並列比較型Ａ／Ｄ変換器（以下、「フラッシュ型Ａ／Ｄ変換器」と称する）では、ランダムオフセットを軽減させるアベレージング手法（以下、「アベレージング」と称する）がランダムオフセット対策の有効な手段の一つとなる。アベレージングとは、隣接するプリアンプの出力間をアベレージング抵抗で接続することにより、デバイスミスマッチσの影響を平均化し、ランダムオフセットを軽減させる手法である。
【０００７】
しかし、アベレージングを用いる際には、コンパレータ群の両端においては、一方は出力を接続できるコンパレータが存在するが、もう一方には存在しないという不整合が生じてしまう。そのような不整合により、コンパレータ出力がゼロを出力する際の入力電圧（以下、「ゼロクロス電圧」と称する）がずれることによってオフセット（以下、「システマティックオフセット」（Systematic Offset）と称する）が生じ、Ａ／Ｄ変換の線形性が損なわれてしまう。
【０００８】
以下にアベレージングを用いたｎビットフラッシュ型Ａ／Ｄ変換器の従来回路例とそれらの構造を簡単に説明する。
【０００９】
図８は第１の従来回路である、プリアンプ群を備えた、ｎビットフラッシュ型Ａ／Ｄ変換器の構成を示す回路図である。同図に示すように、第１の従来回路は基準電圧設定部３５、プリアンプ部３１、アベレージング抵抗部３２及びエンコーダ３４から構成される。
【００１０】
基準電圧設定部３５は基準電圧ＶＲＴ，基準電圧ＶＲＢ間に直列に接続された複数（（２n−２）個の抵抗ラダーＲＲより構成される。プリアンプ部３１は並列に設けられる複数（２n−１）個のプリアンプＰＡより構成される。ラッチ部３３は複数のプリアンプＰＡに対応して設けられる複数（２n−１）個）のラッチ（回路）ＬＴより構成される。
【００１１】
プリアンプ部３１及びラッチ部３３において、対応するプリアンプＰＡとラッチＬＴとの組合せによりコンパレータ３０が構成される。
【００１２】
コンパレータ３０の前段部となるプリアンプＰＡは、共通に入力されるアナログ入力信号（以下、「ＶＩＮ」と称する）を正入力に受け、基準電圧設定部３５よりで生成される参照電圧ＶＲＥＦを負入力に受ける。
【００１３】
基準電圧設定部３５より得られる基準電圧ＶＲＥＦは、基準電圧ＶＲＴ〜基準電圧ＶＲＢ（＜ＶＲＴ）間に直列に設けられる複数の抵抗ラダーＲＲの抵抗比によって、複数種類の電圧のうちいずれかとなる。
【００１４】
各プリアンプＰＡは、正入力より得られる入力電圧ＶＩＮと負入力より得られる基準電圧ＶＲＥＦとの電位差を増幅して正出力及び負出力より正出力信号及び負出力信号を後段のラッチＬＴに出力する。
【００１５】
複数のコンパレータ３０それぞれのラッチＬＴは、対応するプリアンプＰＡの出力（正出力信号及び負出力信号）に基づき“０”，“１”を判定し、その判定結果（“０”，“１”）を温度計符号Ｄ３３として出力する。
【００１６】
このように、（２n−１）のコンパレータ３０のラッチＬＴから出力される判定結果が、（２n−１）ビットの温度計符号Ｄ３３として次段に設けられるエンコーダ３４に付与される。
【００１７】
エンコーダ３４は、（２n−１）ビットの温度計符号Ｄ３３に基づき、ｎビットのバイナリ―信号に変換し、バイナリの出力データＤ３４として出力する。
【００１８】
図９は図８で示したプリアンプＰＡの内部構成を示す回路図である。同図に示すように、プリアンプＰＡは一対の差動対トランジスタ（ＮＭＯＳトランジスタＴｒ１及びＴｒ２）を有する。ＮＭＯＳトランジスタＴｒ１及びＴｒ２のソース共通端子であるノードＮ３と接地電位Ｖssとの間に定電流源４３が設けられる。
【００１９】
また、ＮＭＯＳトランジスタＴｒ１のドレインであるノードＮ１と電源Ｖddとの間に負荷素子４１が設けられ、ＮＭＯＳトランジスタＴｒ２のドレインであるノードＮ２と電源Ｖddとの間に負荷素子４２が設けられる。
【００２０】
ＮＭＯＳトランジスタＴｒ１のゲートには入力電圧ＶＩＮが付与され、ＮＭＯＳトランジスタＴｒ２のゲートには基準電圧ＶＲＥＦが付与される。
【００２１】
このような構成において、差動対をなすＮＭＯＳトランジスタＴｒ１及びＴｒ２のゲートに付与される入力電圧ＶＩＮと基準電圧ＶＲＥＦとの電位差が増幅され、ノードＮ１より出力電圧Ｖoutｎが得られ、ノードＮ２より出力電圧Ｖoutｐが得られる。出力電圧Ｖoutｐと出力電圧Ｖoutｎとの電位差が入力電圧ＶＩＮと基準電圧ＶＲＥＦとの電位差を増幅して得られる電位差となる。なお、図９において、ＮＭＯＳトランジスタＴｒ１及びＴｒ２を流れる電流を電流Ｉ１及び電流Ｉ２とする。
【００２２】
なお、プリアンプＰＡの正入力がＮＭＯＳトランジスタＴｒ１のゲート電極、負入力がＮＭＯＳトランジスタＴｒ２のゲート電極、正出力がノードＮ２、負出力がノードＮ１となる。
【００２３】
なお、図９で示した回路例では、ＮＭＯＳトランジスタを差動対トランジスタとして用いているが、ＰＭＯＳトランジスタ等のPchトランジスタを差動対トランジスタとして用いることも可能である。
【００２４】
図８に戻って、隣接するプリアンプＰＡそれぞれの同相出力間を抵抗で接続したアベレージング抵抗部３２が設けられる。すなわち、アベレージング抵抗部３２は、互いに隣接するプリアンプＰＡ間において、正出力間にアベレージング抵抗ＲＡｐを設け、負出力間にアベレージング抵抗ＲＡｎを設けている。
【００２５】
このように、アベレージング抵抗部３２は、複数のプリアンプＰＡの正出力間及び負出力間において複数のアベレージング抵抗ＲＡｐ及びＲＡｎを設けた構成を呈している。
【００２６】
アベレージング抵抗部３２によって、プリアンプＰＡ同士のオフセットの影響を平均化するアベレージングを行っている。このアベレージング手法によって個々のプリアンプＰＡの素子サイズを増加させることなく、ランダムオフセットを軽減することができる。
【００２７】
しかし、プリアンプ部３１の両端に存在するプリアンプＰＡでは、内側にはアベレージング抵抗を接続し得るプリアンプが存在するが、外側には存在しないという不整合が生じてしまう。
【００２８】
図１０にアベレージングを行わない場合のプリアンプＰＡの電圧-電流特性を示すグラフである。図１０は、横軸に入力電圧ＶＩＮを、縦軸にプリアンプの差動対を流れる電流の差分である差分電流Ｉｄを表している。なお、差分電流Ｉｄは図９で示した電流Ｉ１及び電流Ｉ２との関係において、「Ｉｄ＝Ｉ１−Ｉ２」となる。
【００２９】
図１０は、注目するプリアンプを中心に、その周囲のプリアンプの差分電流Ｉｄを順次プロットした様子を模式的に表している。アベレージングを行う際には、周辺プリアンプの差分電流Ｉｄの何割かがアベレージング抵抗を介して注目するプリアンプに流れ込むことになり、アベレージング抵抗値が均一な場合、流れ込む割合は、注目するプリアンプを中心に両側方向に対称に減少していくことになる。
【００３０】
複数種の基準電圧ＶＲＥＦの一つである参照電圧ＶＮが入力されるプリアンプに注目した場合、ＶＩＮ=ＶＮの時に注目するプリアンプの差分電流ＩｄをＩｋ[Ｖｋ]とする。そして、 注目するプリアンプの左隣のプリアンプ（基準電圧ＶＲＥＦとして、Ｖｋよりも1LSB相当の電圧（以下、「VLSB」と称する）小さい電圧が入力されるプリアンプ）のＩｄをＩk-1[Ｖｋ]とする。一方、注目するプリアンプの右隣のプリアンプ（基準電圧ＶＲＥＦとしてＶｋ+VLSBが入力されるプリアンプ）のＩｄをＩk+1[Ｖｋ]とする。なお、VLSBとは基準電圧設定部３５の一単位の抵抗ラダーＲＲによる電圧降下分を意味する。
【００３１】
同様にそれぞれの右隣、左隣のプリアンプのＩｄを順次Ｉk-2[Ｖｋ], Ｉk-3[Ｖｋ]・・・, Ｉk+2[Ｖｋ], Ｉk+3[Ｖｋ]・・・とする。また、両隣のプリアンプから、注目するプリアンプに流れ込む電流のそれぞれの差分電流Ｉｄに対する割合をＡ1, ２個隣から流れ込む電流のそれぞれの差分電流Ｉｄに対する割合をＡ2, ３個, ４個・・・隣から流れ込む電流のそれぞれの差分電流Ｉｄに対する割合をＡ3, Ａ4, ・・・とする。
【００３２】
アベレージングに不整合が生じていない場合の例に、基準電圧ＶＲＥＦとして抵抗ラダーの中点電位（以下、「ＶＲＥＦＭ」と称する）が入力される中央のプリアンプに注目する。理想的には中央のプリアンプはＶＩＮ=ＶＲＥＦの際に、その差分電流Ｉｄがゼロとなる。中央のプリアンプに注目するとＩｋ[ＶＲＥＦＭ]はゼロとなる。中央のプリアンプにアベレージング抵抗を介して流れ込む電流の和Ｉaveragein_center[ＶＲＥＦＭ]は、以下の式(2)で表される。
【００３３】
【数２】
2008300939.tif 000004
【００３４】
中央のプリアンプでは、両側に均一にプリアンプが存在するため、ＶＩＮ=ＶＲＥＦＭ時には各プリアンプの差分電流Ｉｄは中央のプリアンプを中心として両側方向に対称となり、以下の式(3)が成立する。
【００３５】
【数３】
2008300939.tif 000005
【００３６】
上記した式（2）、式(3)によより、電流和Ｉaveragein_centerは以下の式(4)に示すように“０”となる。
【００３７】
【数４】
2008300939.tif 000006
【００３８】
このように、アベレージング抵抗を介して中央のプリアンプに流れ込む電流は互いに打ち消しあうことになるため、アベレージング後の中央プリアンプの差分電流Ｉｄはゼロとなり、アベレージングが原因となるシステマティックオフセットは発生しない。
【００３９】
一方、プリアンプ部３１において両端のプリアンプでは、内側からはアベレージング抵抗を介した電流の流入（流出）がある一方、外側からの電流流入（流出）は無い。
【００４０】
図１１はプリアンプ部３１の両端に存在するプリアンプＰＡのアベレージング接続の不整合が原因となるシステマティックオフセット説明用のグラフである。
【００４１】
図１１を参照して、図８の左端プリアンプ（ＶＲＥＦとして基準電圧ＶＲＢが入力される）に注目する。左端のプリアンプは理想的には基準電圧ＶＲＢが入力された際に出力がゼロとなる。左端のプリアンプに注目するとＩｋ[VRB]はゼロとなる。左端のプリアンプにアベレージング抵抗を介して流れ込む電流の和Ｉaveragein_left[VRB]は、以下の式(5)で表される。
【００４２】
【数５】
2008300939.tif 000007
【００４３】
式(5)に示すように、左端のプリアンプでは左側（プラス極性）からの電流の流入（流出）がないため、式(6)に示すように電流和Ｉaveragein_left[VRB]はマイナスとなる。
【００４４】
【数６】
2008300939.tif 000008
【００４５】
このように、アベレージング後の左端プリアンプの差分電流Ｉｄがマイナス側に偏り、基準電圧ＶＲＢよりも大きい電圧が入力されてはじめて左端のプリアンプＰＡがゼロを出力することになる。
【００４６】
このようなゼロクロス電圧のズレは内側のプリアンプＰＡにいくほど小さくなるものの、両端のプリアンプのみでなく、両端から内側数個のプリアンプにも発生してしまう。アベレージングを用いる際には、こうしたゼロクロス電圧のずれによってシステマティックオフセットが生じてしまうという問題点があった。
【００４７】
この問題点を解決するために非特許文献１に開示された第２の従来回路であるＡ／Ｄ変換器がある。
【００４８】
図１２は第２の従来回路であるフラッシュ型Ａ／Ｄ変換器の回路構成を示す回路図である。同図に示すように、第２の従来回路は基準電圧設定部５５、プリアンプ部５１及びアベレージング抵抗部５２から構成される。なお、説明の都合上、ラッチ部、エンコーダの図示は省略しているが、図８のラッチ部３３及びエンコーダ３４と同様にプリアンプ部５１の実動作領域ＭＯＡに対応して設けられる。
【００４９】
基準電圧設定部５５は実動作領域ＭＯＡの構成は図８で示した基準電圧設定部３５と同様である。基準電圧設定部５５はさらに基準電圧ＶＲＢと拡大基準電圧ＶＲＥＦＮ（＜ＶＲＢ）との間のダミー動作領域ＤＯＡ１において、所定数の直列接続ダミー抵抗ラダーＤＲＲが設けられる。同様にして、基準電圧ＶＲＴと拡大基準電圧ＶＲＥＦＰ（＞ＶＲＴ）との間のダミー動作領域ＤＯＡ２において、所定数の直列接続ダミー抵抗ラダーＤＲＲが設けられる。
【００５０】
したがって、基準電圧設定部５５より得られる基準電圧ＶＲＥＦは、拡大基準電圧ＶＲＥＦＮ〜拡大基準電圧ＶＲＥＦＰ間に直列に設けられる（２n−２）個＋αの抵抗ラダーＲＲ及びダミー抵抗ラダーＤＲＲの抵抗比によって、｛（２n−１）＋α｝種類の電圧のうちいずれかとなる。
【００５１】
プリアンプ部５１は実動作領域ＭＯＡの構成は図８で示したプリアンプ部３１と同様である。プリアンプ部５１はさらにダミー動作領域ＤＯＡ１において基準電圧設定部５５より得られる基準電圧ＶＲＥＦと入力電圧ＶＩＮとを入力とする所定数のダミープリアンプＤＰＡが並列に設けられる。同様にして、ダミー動作領域ＤＯＡ２において基準電圧設定部５５より得られる基準電圧ＶＲＥＦと入力電圧ＶＩＮとを入力する所定数のダミープリアンプＤＰＡが並列に設けられる。
【００５２】
アベレージング抵抗部５２は実動作領域ＭＯＡの構成は図８で示したアベレージング抵抗部３２と同様である。アベレージング抵抗部５２はさらにダミー動作領域ＤＯＡ１において、所定数のダミープリアンプＤＰＡのうち隣接するダミープリアンプＤＰＡ間において正出力間及び負出力間に所定数のダミー用アベレージング抵抗ＤＲＡｐ及びＤＲＡｎを設けた構成を呈している。同様にして、ダミー動作領域ＤＯＡ２において、所定数のダミープリアンプＤＰＡのうち隣接するダミープリアンプＤＰＡ間において正出力間及び負出力間に所定数のダミー用アベレージング抵抗ＤＲＡｐ及びＤＲＡｎを設けた構成を呈している。
【００５３】
さらに、ダミー動作領域ＤＯＡ２の右端のダミープリアンプＤＰＡの正出力はダミー用アベレージング抵抗ＤＲＡｐを介してダミー動作領域ＤＯＡ１の左端のダミープリアンプＤＰＡの負出力に接続される。また、ダミー動作領域ＤＯＡ１の左端のダミープリアンプＤＰＡの正出力はダミー用アベレージング抵抗ＤＲＡｐを介してダミー動作領域ＤＯＡ２の右端のダミープリアンプＤＰＡの負出力に接続される。
【００５４】
上述した構成の、第２の従来回路では、基準電圧ＶＲＢ及び基準電圧ＶＲＴが入力されるプリアンプのさらに外側に複数の冗長アンプであるダミープリアンプＤＰＡを設けて、不整合の影響がＡ／Ｄ変換に関わる実動作領域ＭＯＡのプリアンプＰＡに及ばないようにしている。
【００５５】
さらに、図１２で示した第２の従来回路では、両端のダミープリアンプＤＰＡの出力を反対側のダミーアンプの逆相出力と接続する工夫を行っている。すなわち、右端のダミープリアンプＤＰＡの正出力を左端のダミープリアンプＤＰＡの負出力と接続し、右端のダミープリアンプＤＰＡの負出力を左端のダミープリアンプＤＰＡの正出力と接続している。
【００５６】
図１３は第２の従来回路において、アベレージングを行わない際のアンプの電圧-電流特性を示すグラフである。なお、図１３は必要なダミープリアンプ数は４個の際に、実際にはダミー動作領域ＤＯＡ１及びＤＯＡ２それぞれに５個のダミープリアンプを設けた場合を示している。
【００５７】
同図に示すように、I-(k-5)，I-(k-4),・・・はそれぞれ、ダミープリアンプの右端、ダミープリアンプの右端から2番目、・・・のプリアンプの差分電流Ｉｄの反転値−Ｉｄ(図９の（I2-I1）に相当)を表す。ここで−Ｉｄとするのは、アベレージング接続を行う際には上述した逆相出力と接続するからである。
【００５８】
このような接続を用いることにより、最外のダミープリアンプに関し反対側のダミープリアンプからも電流の流入（流出）が生じることとなり、図１３に示すように対象プリアンプのゼロクロス電圧から十分離れた領域（差分電流Ｉｄが飽和している領域）での対称性が向上することとなる。
【００５９】
【非特許文献１】"A6b1.3Gsample/s A/D Converter in 0.35um CMOS”IEEE 2001 International Solid State Circuits Conference 予稿集
【発明の開示】
【発明が解決しようとする課題】
【００６０】
図１２で示した第２の従来回路では、所定数のダミープリアンプＤＰＡ及びダミー用アベレージング抵抗ＤＲＡｐ及びＤＲＡｎを実動作領域ＭＯＡの外側のダミー動作領域ＤＯＡ１及びＤＯＡ２に設けることにより、プリアンプ部５１の実動作領域ＭＯＡに生じるシステマティックオフセットを軽減している。
【００６１】
このため、システマティックオフセットの影響を完全に取り除く際に必要な個数のダミープリアンプを用意しようとすると、ダミープリアンプ分の消費電流、及びレイアウト面積が大幅に増えてしまう。消費電流、レイアウト面積削減のために、ダミープリアンプの数を必要数よりも削減することは可能であるが、その際には図１１及び式（6）で示したケースとは違った形のシステマティックオフセットが発生する。
【００６２】
図１４は第２の従来回路の問題点を示したグラフである。以下、図１４を参照して、第２の従来回路のシステマティックオフセットを説明する。図１４に示すように、第２の従来回路において、ダミー動作領域ＤＯＡ１及びＤＯＡ２それぞれにおいて４個のダミープリアンプＤＰＡ及びダミー用アベレージング抵抗ＤＲＡｐ及びＤＲＡｎが必要な際に、２個しか存在しない状況を考える。
【００６３】
図１４にはアベレージングを行わない際の各プリアンプの電圧-電流特性を示す。メインアンプ部左端プリアンプ（基準電圧ＶＲＥＦとして基準電圧ＶＲＢが入力される）に注目すると、図１４に示すように通常Ｉｋ[VRB]はゼロとなる。メインアンプ部左端のプリアンプにアベレージング抵抗を介して流れ込む電流の和Ｉ２averagein_left[VRB]は、以下の式(7)で表される。
【００６４】
【数７】
2008300939.tif 000009
【００６５】
式(7)に示すように、不足ダミープリアンプ分の電流流入（流出）はI-(k-2)[VRB]（右端のダミープリアンプ）、I-(k-1)[VRB]（右端から１つ左隣のダミープリアンプ）という反対側のダミープリアンプが補うこととなる。すなわち、ダミー動作領域ＤＯＡ１のダミープリアンプＤＰＡの不足分をダミー動作領域ＤＯＡ２のダミープリアンプＤＰＡが補うこととなる。
【００６６】
この際、反対側のダミーアンプ逆相出力の差分電流Ｉｄは飽和しているので、本来アベレージング抵抗を介して流入（流出）されるべき電流と比較して多くの電流が、注目するプリアンプに流入（流出）されることとなり、非対称領域４７が生じてしまい、以下の式(8)の関係が成立する。
【００６７】
【数８】
2008300939.tif 000010
【００６８】
上記した式（7）、式(8)より、以下の式(9)が導き出される。
【００６９】
【数９】
2008300939.tif 000011
【００７０】
式(9)に示すように、実動作領域ＭＯＡの左端プリアンプに流入（流出）される電流がプラスとなるためアベレージング後の実動作領域ＭＯＡの左端プリアンプの差分電流Ｉｄがプラス側に偏り、結果としてゼロクロス電圧がマイナス側にずれてしまうこととなる。
【００７１】
この発明は上記問題点を解決するためになされたもので、少ない個数のダミープリアンプ等のダミー用の差動増幅器を用いた場合でも、効率的にシステマティックオフセットを軽減することができるＡ／Ｄ変換器を得ることを目的とする。
【００７２】
また、回路面積や、消費電流を削減することが可能なＡ／Ｄ変換器を得ることを他の目的とする。
【課題を解決するための手段】
【００７３】
この発明の一実施の形態によれば、プリアンプ部の実動作領域に対応して設けられた複数の実動作用アベレージング抵抗は共通に抵抗値Ｒ１に設定さる。一方、プリアンプ部のダミー動作領域に対応して設けられた複数のダミーアベレージング抵抗の抵抗値は共通に抵抗値Ｒ２に設定される。これらの抵抗値Ｒ１，Ｒ２は、Ｒ２＞Ｒ１の関係を有する。
【発明の効果】
【００７４】
この実施の形態によれば、アベレージング抵抗部において、実動作領域の実動作用アベレージング抵抗の抵抗値Ｒ１より、ダミー動作領域のダミー用アベレージング抵抗の抵抗値Ｒ２を高く設定することにより、ゼロクロス電圧のマイナス側へのずれが改善され、システマティックオフセットの低減を図ることができる効果を奏する。
【発明を実施するための最良の形態】
【００７５】
＜実施の形態１＞
（構成）
図１はこの発明の実施の形態１であるｎビットのフラッシュ型Ａ／Ｄ変換器のプリアンプブロック部分を示す回路図である。同図に示すように、実施の形態１のＡ／Ｄ変換器２１のプリアンプブロック部分は、プリアンプ部１（差動増幅部）、アベレージング抵抗部２及び基準電圧設定部５から構成される。これらの構成部１，２，５は一つの半導体基板上に形成される。
【００７６】
基準電圧設定部５は、基準電圧ＶＲＴ，基準電圧ＶＲＢ間の実動作領域ＭＯＡにおいて、直列に接続された複数（（２n−２）個）の抵抗ラダーＲＲが設けられる。さらに、基準電圧設定部５は、基準電圧ＶＲＢと拡大基準電圧ＶＲＥＦＮ（＜ＶＲＢ）との間のダミー動作領域ＤＯＡ１において、所定数の直列接続ダミー抵抗ラダーＤＲＲが設けられる。同様にして、基準電圧ＶＲＴと拡大基準電圧ＶＲＥＦＰ（＞ＶＲＴ）との間のダミー動作領域ＤＯＡ２において、所定数の直列接続ダミー抵抗ラダーＤＲＲが設けられる。なお、抵抗ラダーＲＲ及びダミー抵抗ラダーＤＲＲは全て同一抵抗値に設定される。
【００７７】
したがって、基準電圧設定部５より得られる基準電圧ＶＲＥＦは、実動作領域ＭＯＡ及びダミー動作領域ＤＯＡ１及びＤＯＡ２において、拡大基準電圧ＶＲＥＦＮ〜拡大基準電圧ＶＲＥＦＰ間に直列に設けられる｛（２n−２）＋α｝個の抵抗ラダーＲＲ及びダミー抵抗ラダーＤＲＲの抵抗比によって、複数種類の電圧のうちいずれかとなる。
【００７８】
このように、基準電圧設定部５は基準電圧ＶＲＥＦとして、実動作領域ＭＯＡにある基準電圧（ＶＲＢ〜ＶＲＴ）に加え、実動作領域ＭＯＡからマイナス方向及びプラス方向にそれぞれシフトしたダミー動作領域ＤＯＡ１及びＤＯＡ２にある基準電圧（ＶＲＥＦＮ〜ＶＲＢ及びＶＲＴ〜ＶＲＥＦＰ）を出力している。
【００７９】
すなわち、基準電圧設定部５は、実動作領域ＭＯＡにおいて、基準電圧ＶＲＴ，ＶＲＢ間の実動作基準電圧として基準電圧ＶＲＥＦを出力するとともに、ダミー動作領域ＤＯＡ１及びＤＯＡ２において基準電圧ＶＲＢ，ＶＲＥＦＮ間の一方方向ダミー基準電圧、あるいは基準電圧ＶＲＴ，ＶＲＥＦＰ間の他方方向ダミー基準電圧として基準電圧ＶＲＥＦを出力する。
【００８０】
プリアンプ部１は実動作領域ＭＯＡに対応して複数（（２n−１）個）の実動作プリアンプＲＰＡが並列に設けられ、正入力（一方入力）に入力電圧ＶＩＮを受け、負入力（他方入力）に基準電圧ＶＲＥＦ（実動作基準電圧）を受ける。さらに、プリアンプ部１は、ダミー動作領域ＤＯＡ１に対応して所定数のダミープリアンプＤＰＡが並列に設けられ、各ダミープリアンプＤＰＡは正入力に入力電圧ＶＩＮを受け、負入力に基準電圧ＶＲＥＦ（一方方向ダミー基準電圧）を受ける。同様にして、プリアンプ部１は、ダミー動作領域ＤＯＡ２に対応して所定数のダミープリアンプＤＰＡが並列に設けられ、各ダミープリアンプＤＰＡは正入力に入力電圧ＶＩＮを受け、負入力に基準電圧ＶＲＥＦ（他方方向ダミー基準電圧）を受ける。
【００８１】
そして、実動作プリアンプＲＰＡ及びダミープリアンプＤＰＡはそれぞれ正入力，負入力間の電位差を増幅して、正出力（一方出力）及び負出力（他方出力）より互いの位相が反対の関係となる一方出力信号及び他方出力信号を出力する。なお、実動作プリアンプＲＰＡ及びダミープリアンプＤＰＡの内部構成は図９で示したプリアンプＰＡの内部構成と同様に差動増幅器を構成している。
【００８２】
アベレージング抵抗部２は、実動作領域ＭＯＡにおいて、互いに隣接する実動作プリアンプＲＰＡの正出力間に設けられた実動作用アベレージング抵抗ＭＲＡｐを有し、負出力間に設けられた実動作用アベレージング抵抗ＭＲＡｎを有している。すなわち、アベレージング抵抗部２は、複数の実動作プリアンプＲＰＡの正出力間及び負出力間に設けられた複数の実動作用アベレージング抵抗ＭＲＡｐ及びＭＲＡｎを設けた構成を呈している。
【００８３】
さらに、アベレージング抵抗部２は、ダミー動作領域ＤＯＡ１において、互いに隣接するダミープリアンプＤＰＡの正出力間にダミー用アベレージング抵抗ＤＲＡｐを設け、負出力間にダミー用アベレージング抵抗ＤＲＡｎを設けている。同様にして、アベレージング抵抗部２は、ダミー動作領域ＤＯＡ２において、互いに隣接するダミープリアンプＤＰＡの正出力間にダミー用アベレージング抵抗ＤＲＡｐを設け、負出力間にダミー用アベレージング抵抗ＤＲＡｎを設けている。
【００８４】
また、アベレージング抵抗部２は、実動作領域ＭＯＡとダミー動作領域ＤＯＡ１との間において互いに隣接した実動作プリアンプＲＰＡとダミープリアンプＤＰＡとの正出力間及び負出力間には中間アベレージング抵抗として実動作用アベレージング抵抗ＭＲＡｐ及びＭＲＡｎが設けられる。同様にして、実動作領域ＭＯＡとダミー動作領域ＤＯＡ２との間において互いに隣接した実動作プリアンプＲＰＡとダミープリアンプＤＰＡとの正出力間及び負出力間には中間アベレージング抵抗として実動作用アベレージング抵抗ＭＲＡｐ及びＭＲＡｎが設けられる。
【００８５】
さらに、アベレージング抵抗部２において、ダミー動作領域ＤＯＡ２の右端のダミープリアンプＤＰＡ（他方方向最外ダミープリアンプ）の正出力と、ダミー動作領域ＤＯＡ１の左端のダミープリアンプＤＰＡ（一方方向最外ダミープリアンプ）の負出力とがダミー用アベレージング抵抗ＤＲＡｐを介して接続される。
【００８６】
同様にして、ダミー動作領域ＤＯＡ１の左端のダミープリアンプＤＰＡの正出力とダミー動作領域ＤＯＡ２の右端のダミープリアンプＤＰＡの負出力とがダミー用アベレージング抵抗ＤＲＡｐを介して接続される。すなわち、ダミー動作領域ＤＯＡ１及びＤＯＡ２間において両端のダミープリアンプＤＰＡがダミー用アベレージング抵抗ＤＲＡｐを介して逆相出力同士が接続される。
【００８７】
なお、ダミー動作領域ＤＯＡ１に設けられるダミープリアンプＤＰＡ並びにダミー用アベレージング抵抗ＤＲＡｐ及びＤＲＡｎそれぞれの個数と、ダミー動作領域ＤＯＡ２に設けられるダミープリアンプＤＰＡ並びにダミー用アベレージング抵抗ＤＲＡｐ及びＤＲＡｎそれぞれの個数は同数に設定される。
【００８８】
また、実動作用アベレージング抵抗ＭＲＡｐ及びＭＲＡｎの抵抗値は同一の抵抗値Ｒ１（所定の抵抗値）に設定され、ダミー用アベレージング抵抗ＤＲＡｐ及びＤＲＡｎの抵抗値は同一の抵抗値Ｒ２に設定され、抵抗値Ｒ１＜抵抗値Ｒ２の関係を持たせている。
【００８９】
なお、本実施の形態では、互いに隣接した実動作プリアンプＲＰＡとダミープリアンプＤＰＡとの正出力間及び負出力間に設けた中間アベレージング抵抗として、実動作用アベレージング抵抗ＭＲＡｐ及びＭＲＡｎを用いている。しかし、中間アベレージング抵抗として、実動作用アベレージング抵抗ＭＲＡｐ及びＭＲＡｎの代わりにダミー用アベレージング抵抗ＤＲＡｐ及びＤＲＡｎを用いても良い。すなわち、上記中間アベレージング抵抗の抵抗値は抵抗値Ｒ１であっても、抵抗値Ｒ１より高い抵抗値Ｒ２であっても良い。
【００９０】
図２は図１で示したプリアンプブロック部分を含む、実施の形態１のＡ／Ｄ変換器２１の全体構成を示す回路図である。同図に示すように、ラッチ部３は実動作領域ＭＯＡにおける実動作プリアンプＲＰＡに対応して設けられた複数（（２n−１）個）のラッチＬＴ１から構成される。各ラッチＬＴ１は対応する実動作プリアンプＲＰＡの正出力及び負出力より一方出力信号及び他方出力信号を受け、その電位差に基づき決定される判定結果（“０”，“１”）をラッチして（２n−１）ビットの温度計符号Ｄ３を出力する。
【００９１】
エンコーダ４は温度計符号Ｄ３をデコードして、そのデコード結果をｎビットのバイナリの出力データＤ４として出力する。このように、ラッチ部３及びエンコーダ４は複数の実動作プリアンプＲＰＡの一方出力信号及び他方出力信号より得られる差動増幅結果に基づき、出力データＤ４を得るエンコード部として機能する。
【００９２】
このように、構成の実施の形態１のＡ／Ｄ変換器２１において、プリアンプ部１は、Ａ／Ｄ変換に関わる実動作領域ＭＯＡにおける複数の実動作プリアンプＲＰＡとダミー動作領域ＤＯＡ１及びＤＯＡ２にそれぞれ所定数ずつ配置されるダミープリアンプＤＰＡから構成される。
【００９３】
（効果）
実施の形態１のＡ／Ｄ変換器２１は、アベレージング抵抗部２において、実動作領域ＭＯＡの実動作用アベレージング抵抗ＭＲＡｐ及びＭＲＡｎの抵抗値Ｒ１より、ダミー動作領域ＤＯＡ１及びＤＯＡ２のダミー用アベレージング抵抗ＤＲＡｐ及びＤＲＡｎの抵抗値Ｒ２を高く設定している。
【００９４】
したがって、ダミープリアンプＤＰＡ側からのアベレージング抵抗を介した電流の流入量（流出量）が上述した第２の従来回路に比べ減少することとなる。つまり、実動作領域ＭＯＡの左端の実動作プリアンプＲＰＡ（基準電圧ＶＲＥＦ＝ＶＲＢ，以下、「左端実動作プリアンプ」と略記する）に注目すると以下の特性を有する。左端実動作プリアンプの左右に配置された実動作プリアンプＲＰＡ及びダミープリアンプＤＰＡから、アベレージング抵抗を介して左端実動作プリアンプに流入（流出）される電流の左端実動作プリアンプの差分電流Ｉｄ（以下、「左端差分電流ＩｄＬ」と略記）に対する割合が、実動作領域ＭＯＡ側で大きく、ダミー動作領域ＤＯＡ１側で小さくなる。
【００９５】
左端実動作プリアンプの右隣の実動作プリアンプＲＰＡ（基準電圧ＶＲＥＦ＝ＶＲＢ＋VLSB）から、左端実動作プリアンプに流れ込む電流の左端差分電流ＩｄＬに対する割合をＡ1, ２個右隣の実動作プリアンプＲＰＡから流れ込む電流の左端差分電流ＩｄＬに対する割合をＡ2, ３個, ４個・・・右隣の実動作プリアンプＲＰＡから流れ込む電流のそれぞれの左端差分電流ＩｄＬに対する割合をＡ3, Ａ4, ・・・とする。
【００９６】
また、左端実動作プリアンプの左隣のダミープリアンプＤＰＡ（基準電圧ＶＲＥＦ＝ＶＲＢ−VLSB）から、左端実動作プリアンプに流れ込む電流の左端差分電流ＩｄＬに対する割合をＡ′1, ２個左隣から流れ込む電流の左端差分電流ＩｄＬに対する割合をＡ′2, ３個, ４個・・・左隣から流れ込む電流それぞれの左端差分電流ＩｄＬに対する割合をＡ′3, Ａ′4, ・・・とする。
【００９７】
この場合、左端実動作プリアンプは、通常Ｉｋ[VRB]はゼロとなる。したがって、左端実動作プリアンプにアベレージング抵抗を介して流れ込む電流の和Ｉ３averagein_left[VRB]は、以下の式(10)で表される。
【００９８】
【数１０】
2008300939.tif 000012
【００９９】
この際、前述したようにダミープリアンプＤＰＡ側からのアベレージング抵抗を介した電流の流入量（流出量）が減少するため、以下の式(11)に示す関係が成立する。
【０１００】
【数１１】
2008300939.tif 000013
【０１０１】
したがって、第２の従来回路において示した式(7)及び式(8)と、上述した式(10)及び式(11)の比較から、以下の式(12)が導き出される。
【０１０２】
【数１２】
2008300939.tif 000014
【０１０３】
式(12)から明らかなように、左端実動作プリアンプに流入（流出）される電流の＋側への偏りが、第２の従来回路と比較して緩和されることとなる。その結果、ゼロクロス電圧のマイナス側へのずれが改善され、システマティックオフセットの低減を図ることができる。
【０１０４】
なお、上記効果を確実に発揮させるには、さらに、以下の式(13)を満足するように、抵抗値Ｒ１及び抵抗値Ｒ２等を設定する必要がある。
【０１０５】
【数１３】
2008300939.tif 000015
【０１０６】
このように、実施の形態１のＡ／Ｄ変換器２１は、アベレージング抵抗部２において、実動作領域ＭＯＡの実動作用アベレージング抵抗ＭＲＡｐ及びＭＲＡｎの抵抗値Ｒ１より、ダミー動作領域ＤＯＡ１及びＤＯＡ２のダミー用アベレージング抵抗ＤＲＡｐ及びＤＲＡｎの抵抗値Ｒ２を高く設定することにより、ゼロクロス電圧のマイナス側へのずれが改善され、システマティックオフセットの低減を図ることができる効果を奏する。
【０１０７】
なお、上記システマティックオフセットの低減効果は、ダミー用アベレージング抵抗ＤＲＡｐ及びＤＲＡｎの抵抗値の全てを抵抗値Ｒ１以上にし、かつ、少なくとも一部を抵抗値Ｒ１より高く設定することにより、発揮させることができる。
【０１０８】
（他の態様）
また、基準電圧ＶＲＥＦのうち最も高い基準電圧（拡大基準電圧ＶＲＥＦＰの次に高い基準電圧）を負入力に受ける右端のダミープリアンプＤＰＡと、基準電圧ＶＲＥＦのうち最も低い基準電圧（拡大基準電圧ＶＲＥＦＮの次に低い基準電圧）を負入力に受ける左端のダミープリアンプＤＰＡについて着目する。そして、右端及び左端のダミープリアンプＤＰＡ（第１及び第２のダミー差動増幅回路）以外の実動作プリアンプＲＰＡ及びダミープリアンプＤＰＡの少なくとも二つを正規の差動増幅回路として分類する。すなわち、上記最も高い基準電圧及び上記最も低い基準電圧以外で、上記最も高い基準電圧〜上記最も低い基準電圧間において互いに隣接する少なくとも二つの基準電圧（第１及び第２の基準電圧）を負入力に受ける少なくとも二つの実動作プリアンプＲＰＡあるいはダミープリアンプＤＰＡを正規の差動増幅回路として分類している。
【０１０９】
この場合、右端のダミープリアンプＤＰＡの正出力と左端のダミープリアンプＤＰＡの負出力との間、及び右端のダミープリアンプＤＰＡの負出力と左端のダミープリアンプＤＰＡの正出力との間にそれぞれ設けられるダミー用アベレージング抵抗ＤＲＡｐの抵抗値のみをダミー抵抗値とする。そして、隣接する正規の差動増幅回路（ＲＰＡ，ＤＰＡ）の正出力間及び負出力間に設けられる抵抗ＭＲＡｐ（ＤＲＡｐ）及び抵抗ＭＲＡｎ（ＤＲＡｎ）である第１及び第２の抵抗素子の抵抗値より、上記ダミー抵抗値を大きくすることによっても、システマティックオフセットの低減効果を発揮させることができる。
【０１１０】
なお、正規の差動増幅回路は、図２に示す実動作プリアンプＲＰＡのように、後段にその出力信号を論理しきい値電圧により論理“１”または論理“０”を判定して保持するラッチＬＴ１が存在することが望ましい。
【０１１１】
また、上述したように、ダミープリアンプＤＰＡの内部構成は実動作プリアンプＲＰＡと同じ回路構成であることが望ましい。
【０１１２】
さらに、基準電圧ＶＲＥＦのうち最も高い基準電圧の次に高い基準電圧を負入力に受ける右端から２番目のダミープリアンプＤＰＡ（第３のダミー差動増幅回路）と、基準電圧ＶＲＥＦのうち最も低い基準電圧の次に低い基準電圧を負入力に受ける左端から２番目のダミープリアンプＤＰＡ（第４のダミー差動増幅回路）について着目する。そして、右端及び左端並びに右端及び左端から２番目のダミープリアンプＤＰＡ（第１〜第４のダミー差動増幅回路）以外の実動作プリアンプＲＰＡ及びダミープリアンプＤＰＡの少なくとも二つを正規の差動増幅回路として分類する。すなわち、最も高い基準電圧の次に高い基準電圧及び上記最も低い基準電圧の次に低い基準電圧以外で、上記最も高い基準電圧の次に高い基準電圧〜上記最も低い基準電圧の次に低い基準電圧間において互いに隣接する少なくとも二つの基準電圧を負入力に受ける少なくとも二つの実動作プリアンプＲＰＡあるいはダミープリアンプＤＰＡを正規の差動増幅回路として分類している。
【０１１３】
この場合、右端のダミープリアンプＤＰＡの正出力及び負出力と右端から２番目のダミープリアンプＤＰＡの正出力及び負出力との間、及び左端のダミープリアンプＤＰＡの正出力及び負出力と左端から２番目のダミープリアンプＤＰＡの正出力及び負出力との間にそれぞれ設けられるダミー用アベレージング抵抗ＤＲＡｐ及びＤＲＡｎの抵抗値を追加ダミー抵抗値とする。そして、隣接する正規の差動増幅回路（ＲＰＡ，ＤＰＡ）の正出力間及び負出力間に設けられる抵抗ＭＲＡｐ（ＤＲＡｐ）及び抵抗ＭＲＡｎ（ＤＲＡｎ）である第１及び第２の抵抗素子の抵抗値より、上記追加ダミー抵抗値を大きくすることによって、システマティックオフセットの低減効果をさらに発揮させることができる。
【０１１４】
＜実施の形態２＞
図３はこの発明の実施の形態２であるｎビットフラッシュ型Ａ／Ｄ変換器のプリアンプブロック部分を示す回路図である。同図に示すように、実施の形態２のＡ／Ｄ変換器２２は、図１で示した実施の形態１のアベレージング抵抗部２に替えてアベレージング抵抗部６を用いて構成している。これらの構成部１，５，６は一つの半導体基板上に形成される。
【０１１５】
アベレージング抵抗部６は、実動作領域ＭＯＡにおいて、実施の形態１のアベレージング抵抗部２と同様、複数の実動作プリアンプＲＰＡのうち隣接する実動作プリアンプＲＰＡ間において正出力間及び負出力間に複数の実動作用アベレージング抵抗ＭＲＡｐ及びＭＲＡｎを設けた構成を呈している。複数の実動作用アベレージング抵抗ＭＲＡｐ及びＭＲＡｎは実施の形態１と同様に共通に抵抗値Ｒ１に設定される。
【０１１６】
さらに、アベレージング抵抗部６は、ダミー動作領域ＤＯＡ１において、互いに隣接するダミープリアンプＤＰＡの正出力間にダミー用アベレージング抵抗ＤＲＡｐ（ＤＲＡ１ｐ〜ＤＲＡ３ｐ）を設け、負出力間にダミー用アベレージング抵抗ＤＲＡｎ（ＤＲＡ１ｎ〜ＤＲＡ３ｎ）を設けている。同様にして、アベレージング抵抗部６は、ダミー動作領域ＤＯＡ２において、互いに隣接するダミープリアンプＤＰＡの正出力間にダミー用アベレージング抵抗ＤＲＡｐ（ＤＲＡ１ｐ〜ＤＲＡ３ｐ）を設け、負出力間にダミー用アベレージング抵抗ＤＲＡｎ（ＤＲＡ１ｎ〜ＤＲＡ３ｎ）を設けている。
【０１１７】
ダミー用アベレージング抵抗ＤＲＡ１ｐ〜ＤＲＡ３ｐはダミー動作領域ＤＯＡ１及びＤＯＡ２において、図中内側から外側にかけて、すなわち、実動作領域ＭＯＡからの距離が広がる方向に、ダミー用アベレージング抵抗ＤＲＡ１ｐ，ＤＲＡ２ｐ，ＤＲＡ３ｐの順にそれぞれ所定数ずつ設けられる。同様にして、ダミー用アベレージング抵抗ＤＲＡ１ｎ〜ＤＲＡ３ｎはダミー動作領域ＤＯＡ１及びＤＯＡ２において、図中内側から外側にかけて、ダミー用アベレージング抵抗ＤＲＡ１ｎ，ＤＲＡ２ｎ，ＤＲＡ３ｎの順にそれぞれ所定数ずつ設けられる。
【０１１８】
なお、ダミー動作領域ＤＯＡ１に設けられるダミープリアンプＤＰＡ並びにダミー用アベレージング抵抗ＤＲＡ１ｐ〜ＤＲＡ３ｐ及びＤＲＡ１ｎ〜ＤＲＡ３ｎそれぞれの個数と、ダミー動作領域ＤＯＡ２に設けられるダミープリアンプＤＰＡ並びにダミー用アベレージング抵抗ＤＲＡ１ｐ〜ＤＲＡ３ｐ及びＤＲＡ１ｎ〜ＤＲＡ３ｎそれぞれの個数は同数に設定される。
【０１１９】
ダミー用アベレージング抵抗ＤＲＡｐ１及びＤＲＡｎ１は同じ抵抗値Ｒ２１を有し、ダミー用アベレージング抵抗ＤＲＡｐ２及びＤＲＡｎ２は同じ抵抗値Ｒ２２を有し、ダミー用アベレージング抵抗ＤＲＡｐ３及びＤＲＡｎ３は同じ抵抗値Ｒ２３を有している。そして、抵抗値Ｒ１及び抵抗値Ｒ２１〜Ｒ２３間において、「Ｒ２３≧Ｒ２２≧Ｒ２１≧Ｒ１」、かつ、「Ｒ２３＞Ｒ１」の関係を有している。すなわち、抵抗値Ｒ２１〜Ｒ２３は実動作領域ＭＯＡからの距離が広がるに従い、より小さくない値を採るように設定されている。
【０１２０】
また、実施の形態１と同様、実動作領域ＭＯＡとダミー動作領域ＤＯＡ１及びＤＯＡ２それぞれとの境界において互いに隣接する実動作プリアンプＲＰＡとダミープリアンプＤＰＡとの正出力間及び負出力間には中間アベレージング抵抗として実動作用アベレージング抵抗ＭＲＡｐ及びＭＲＡｎが設けられる。
【０１２１】
さらに、アベレージング抵抗部６において、ダミー動作領域ＤＯＡ２の右端のダミープリアンプＤＰＡの正出力がダミー用アベレージング抵抗ＤＲＡ３ｐを介して、ダミー動作領域ＤＯＡ１の左端のダミープリアンプＤＰＡの負出力と接続される。同様にして、ダミー動作領域ＤＯＡ１の左端のダミープリアンプＤＰＡの正出力がダミー用アベレージング抵抗ＤＲＡ３ｐを介してダミー動作領域ＤＯＡ２の右端のダミープリアンプＤＰＡの負出力に接続される。すなわち、ダミー動作領域ＤＯＡ１及びＤＯＡ２間において両端のダミープリアンプＤＰＡがダミー用アベレージング抵抗ＤＲＡｐ３を介して逆相出力間で接続される。
【０１２２】
なお、プリアンプ部１及び基準電圧設定部５の構成は実施の形態１のＡ／Ｄ変換器２１と同様であるため、説明を省略する。また、全体構成においてもアベレージング抵抗部２がアベレージング抵抗部６に置き換わる点を除き、図２で示した構成と同様である。
【０１２３】
上述したように、実施の形態２のＡ／Ｄ変換器２２におけるアベレージング抵抗部６は、実動作領域ＭＯＡの実動作用アベレージング抵抗ＭＲＡｐ及びＭＲＡｎは実施の形態１と同様に一種類の抵抗値Ｒ１に設定している。
【０１２４】
しかし、アベレージング抵抗部６は、ダミー動作領域ＤＯＡ１及びＤＯＡ２において、３種類の抵抗値Ｒ２１〜Ｒ２３を有するダミー用アベレージング抵抗ＤＲＡ１ｐ〜ＤＲＡ３ｐ及びダミー用アベレージング抵抗ＤＲＡ１ｎ〜ＤＲＡ３ｎを有している。そして、ダミー用アベレージング抵抗ＤＲＡ１ｐ〜ＤＲＡ３ｐ（ＤＲＡ１ｎ〜ＤＲＡ３ｎ）の抵抗値Ｒ２１〜Ｒ２３は、「Ｒ２１≦Ｒ２２≦Ｒ２３」というように外側に行くほどより小さくない値を採るように設定している点が実施の形態１のアベレージング抵抗部２と異なる。
【０１２５】
なお、本実施の形態では、互いに隣接した実動作プリアンプＲＰＡとダミープリアンプＤＰＡとの正出力間及び負出力間に設けた中間アベレージング抵抗として、実動作用アベレージング抵抗ＭＲＡｐ及びＭＲＡｎを用いている。しかし、中間アベレージング抵抗として、実動作用アベレージング抵抗ＭＲＡｐ及びＭＲＡｎの代わりにダミー用アベレージング抵抗ＤＲＡ１ｐ及びＤＲＡ１ｎを用いても良い。すなわち、上記中間アベレージング抵抗の抵抗値は抵抗値Ｒ１であっても、抵抗値Ｒ１以上の抵抗値Ｒ２１であっても良い。
【０１２６】
（効果）
ダミー動作領域ＤＯＡ１及びＤＯＡ２のダミー用アベレージング抵抗ＤＲＡｐ（ＤＲＡ１ｐ〜ＤＲＡ３ｐ）及びＤＲＡｎ（ＤＲＡ１ｎ〜ＤＲＡ３ｎ）の抵抗値（Ｒ２１〜Ｒ２３）を実動作用アベレージング抵抗ＭＲＡｐ及びＭＲＡｎの抵抗値Ｒ１より大きく設定するということは、実動作領域ＭＯＡの両端付近に設ける実動作プリアンプＲＰＡでのアベレージングによるランダムオフセット低減効果を低下させることをも意味する。
【０１２７】
つまり、実動作領域ＭＯＡの両端付近の実動作プリアンプＲＰＡで生じるランダムオフセットが増えてしまうことになる。
【０１２８】
実施の形態１においては、実動作領域ＭＯＡの両端付近の実動作プリアンプＲＰＡで生じる、システマティックオフセットの低減と、ランダムオフセットの増加とのトレードオフを考慮しながら、実動作用アベレージング抵抗ＭＲＡｐ及びＭＲＡｎの抵抗値Ｒ１と、ダミー用アベレージング抵抗ＤＲＡｐ及びＤＲＡｎの抵抗値Ｒ２とを設定する必要があった。
【０１２９】
一方、実施の形態２では、ダミー動作領域ＤＯＡ１及びＤＯＡ２において、実動作領域ＭＯＡからの距離が広がる方向におけるダミー用アベレージング抵抗ＤＲＡ１ｐ〜ＤＲＡ３ｐの順、ダミー用アベレージング抵抗ＤＲＡ１ｎ〜ＤＲＡ３ｎの順に段階的に高くなるように、抵抗値Ｒ２１〜Ｒ２３を設定している。
【０１３０】
その結果、抵抗値Ｒ２１〜Ｒ２３の設定により、実動作領域ＭＯＡの両端付近の実動作プリアンプＲＰＡにおけるアベレージングによるランダムオフセット低減効果をある程度維持しながら、ゼロクロス電圧の広がりを抑制するようなアベレージング抵抗値を実施の形態１以上に容易かつ正確に選択できることができる効果を奏する。
【０１３１】
＜実施の形態３＞
（構成）
図４はこの発明の実施の形態３であるｎビットのフラッシュ型Ａ／Ｄ変換器のプリアンプブロック部分を示す回路図である。同図に示すように、実施の形態３のＡ／Ｄ変換器２３のプリアンプブロック部分は、プリアンプ部７、アベレージング抵抗部８及び基準電圧設定部９から構成される。これらの構成部７〜９は一つの半導体基板上に形成される。
【０１３２】
基準電圧設定部９は、基準電圧ＶＲＴ，基準電圧ＶＲＢ間の実動作領域ＭＯＡにおいて、直列に接続された複数の抵抗ラダーＲＲが設けられる。さらに、基準電圧設定部９は、基準電圧ＶＲＢと拡大基準電圧ＶＲＥＦＮ（＜ＶＲＢ）との間のダミー動作領域ＤＯＡ１において、所定数の直列接続ダミー抵抗ラダーＤＲＲが設けられる。同様にして、基準電圧ＶＲＴと拡大基準電圧ＶＲＥＦＰ（＞ＶＲＴ）との間のダミー動作領域ＤＯＡ２において、所定数の直列接続ダミー抵抗ラダーＤＲＲが設けられる。
【０１３３】
そして、基準電圧設定部９は、実動作領域ＭＯＡ及びダミー動作領域ＤＯＡ１及びＤＯＡ２において、２単位の抵抗ラダーＲＲ毎に分圧されて得られる、間引きされた複数種類の基準電圧が基準電圧ＶＲＥＦとして出力される。すなわち、基準電圧設定部９は基準電圧設定部５と同様な構成を呈しているが、基準電圧ＶＲＥＦの出力数を約１／２に縮小している。
【０１３４】
プリアンプ部７は実動作領域ＭＯＡに対応して個数が縮小された複数の実動作プリアンプＲＰＡが並列に設けられ、各実動作プリアンプＲＰＡは正入力に入力電圧ＶＩＮを受け、負入力に基準電圧ＶＲＥＦを受ける。
【０１３５】
ダミー動作領域ＤＯＡ１に対応して、実動作プリアンプＲＰＡと同様に個数が縮小された複数のダミープリアンプＤＰＡが並列に設けられ、各ダミープリアンプＤＰＡは正入力に入力電圧ＶＩＮを受け、負入力に基準電圧ＶＲＥＦを受ける。同様にして、プリアンプ部７は、ダミー動作領域ＤＯＡ２に対応して、個数が縮小された複数のダミープリアンプＤＰＡが並列に設けられ、各ダミープリアンプＤＰＡは正入力に入力電圧ＶＩＮを受け、負入力に基準電圧ＶＲＥＦを受ける。
【０１３６】
アベレージング抵抗部８は、実動作領域ＭＯＡにおいて、互いに隣接するプリアンプＰＡの正出力間に直列接続された２単位（所定数）の部分実動作用アベレージング抵抗ＰＭＲＡｐを設け、負出力間に直列に接続された２単位の部分実動作用アベレージング抵抗ＰＭＲＡｎを設けている。
【０１３７】
そして、実動作領域ＭＯＡにおいて、隣接する実動作プリアンプＲＰＡの正出力間に設けられた２単位の部分実動作用アベレージング抵抗ＰＭＲＡｐ間の中間電圧ＭＶｐが一方補間電圧（一方補間出力信号）として出力される。同様にして、隣接する実動作プリアンプＲＰＡの負出力間に設けられた２単位の部分実動作用アベレージング抵抗ＰＭＲＡｎ間の中間電圧ＭＶｎが他方補間電圧（他方補間出力信号）として出力される。このように、アベレージング抵抗部８は、実動作領域ＭＯＡにおける実動作プリアンプＲＰＡの出力をインターポレーション（補間）する機能を備えている。
【０１３８】
さらに、アベレージング抵抗部８は、ダミー動作領域ＤＯＡ１において、図１で示した互いに隣接するダミープリアンプＤＰＡの正出力間にダミー用アベレージング抵抗ＤＲＡｐを設け、負出力間にダミー用アベレージング抵抗ＤＲＡｎを設けている。同様にして、アベレージング抵抗部８は、ダミー動作領域ＤＯＡ２において、互いに隣接するダミープリアンプＤＰＡの正出力間にダミー用アベレージング抵抗ＤＲＡｐを設け、負出力間にダミー用アベレージング抵抗ＤＲＡｎを設けている。
【０１３９】
また、図４では図示しないが、実動作領域ＭＯＡとダミー動作領域ＤＯＡ１との間における実動作プリアンプＲＰＡとダミープリアンプＤＰＡとの正出力間及び負出力間にはそれぞれ直列接続された２単位の部分実動作用アベレージング抵抗ＰＭＲＡｐ及びＰＭＲＡｎが中間アベレージング抵抗として設けられる。同様にして、実動作領域ＭＯＡとダミー動作領域ＤＯＡ２との間における実動作プリアンプＲＰＡとダミープリアンプＤＰＡとの正出力間及び負出力間にはそれぞれ直列接続された２単位の部分実動作用アベレージング抵抗ＰＭＲＡｐ及びＰＭＲＡｎが中間アベレージング抵抗として設けられる。
【０１４０】
さらに、アベレージング抵抗部８において、ダミー動作領域ＤＯＡ２の右端のダミープリアンプＤＰＡの正出力がダミー用アベレージング抵抗ＤＲＡｐを介して、ダミー動作領域ＤＯＡ１の左端のダミープリアンプＤＰＡの負出力と接続される。同様にして、ダミー動作領域ＤＯＡ１の左端のダミープリアンプＤＰＡの正出力がダミー用アベレージング抵抗ＤＲＡｐを介してダミー動作領域ＤＯＡ２の右端のダミープリアンプＤＰＡの負出力に接続される。すなわち、ダミー動作領域ＤＯＡ１及びＤＯＡ２間において両端のダミープリアンプＤＰＡがダミー用アベレージング抵抗ＤＲＡｐを介して逆相出力間で接続される。
【０１４１】
なお、ダミー動作領域ＤＯＡ１に設けられるダミープリアンプＤＰＡ並びにダミー用アベレージング抵抗ＤＲＡｐ及びＤＲＡｎそれぞれの個数と、ダミー動作領域ＤＯＡ２に設けられるダミープリアンプＤＰＡ並びにダミー用アベレージング抵抗ＤＲＡｐ及びＤＲＡｎそれぞれの個数は同数に設定される。
【０１４２】
また、部分実動作用アベレージング抵抗ＰＭＲＡｐ及びＰＭＲＡｎの抵抗値は同一の抵抗値Ｒ１１に設定され、ダミー用アベレージング抵抗ＤＲＡｐ及びＤＲＡｎの抵抗値は同一の抵抗値Ｒ２に設定され、Ｒ２＞２・Ｒ１１の持たせている。
【０１４３】
なお、全体構成は図２で示した実施の形態１の構成と同様である。ただし、ラッチ部３には実動作領域ＭＯＡにおける実動作プリアンプＲＰＡの正出力及び負出力とともに、中間電圧ＭＶｐ及び中間電圧ＭＶｎが付与される。すなわち、ラッチ部３は、実動作プリアンプＲＰＡの正出力及び負出力に加え、中間電圧ＭＶｐ及び中間電圧ＭＶｎを次段のエンコーダ４への出力用のデータとしてラッチする。
【０１４４】
また、実施の形態３のＡ／Ｄ変換器２３では、2倍インターポレーションの構成を示したが、さらにプリアンプ数を削減し、補間数を増やしたインターポレーションに対しても適応可能なことは勿論である。
【０１４５】
なお、本実施の形態では、互いに隣接した実動作プリアンプＲＰＡとダミープリアンプＤＰＡとの正出力間及び負出力間に設けた中間アベレージング抵抗として、２単位の部分実動作用アベレージング抵抗ＰＭＲＡｐ及びＰＭＲＡｎを用いている。しかし、中間アベレージング抵抗として、２単位の実動作用アベレージング抵抗ＰＭＲＡｐ及びＰＭＲＡｎの代わりに１単位のダミー用アベレージング抵抗ＤＲＡｐ及びＤＲＡｎを用いても良い。すなわち、上記中間アベレージング抵抗の抵抗値の和は抵抗値Ｒ１１×２であっても、抵抗値Ｒ１１×２より高い抵抗値Ｒ２であっても良い。
【０１４６】
（効果）
実施の形態３のＡ／Ｄ変換器２３は、実動作領域ＭＯＡにおけるプリアンプ部７の個数を約１／２に縮小し、アベレージング抵抗部８にインターポレーション機能を持たせた点を除き、実施の形態１と同様に構成されている。
【０１４７】
したがって、実施の形態３のＡ／Ｄ変換器２３は実施の形態１のＡ／Ｄ変換器２１と同様に、システマティックオフセットを低減することができる効果を奏する。
【０１４８】
さらに、実施の形態３のＡ／Ｄ変換器２３では、インターポレーション機能を設けることにより、プリアンプ部７の実動作プリアンプＲＰＡ及びダミープリアンプＤＰＡの個数を減らすことにより、実施の形態１のＡ／Ｄ変換器２１によりも低消費電流、低レイアウト面積化（回路面積の減少）を図ることができる効果を奏する。
【０１４９】
＜実施の形態４＞
（構成）
図５はこの発明の実施の形態４であるｎビットのフラッシュ型Ａ／Ｄ変換器のプリアンプブロック部分を示す回路図である。同図に示すように、実施の形態４のＡ／Ｄ変換器２４のプリアンプブロック部分は、プリアンプ部１０、アベレージング抵抗部２及び基準電圧設定部１５から構成される。これらの構成部２，１０，１５は一つの半導体基板上に形成される。
【０１５０】
基準電圧設定部１５は、基準電圧ＶＲＢ及び基準電圧ＶＲＴを含む拡大基準電圧ＶＲＥＦＮ１〜拡大基準電圧ＶＲＥＦＰ１（＞ＶＲＥＦＮ１）間に直列に設けられる複数の抵抗ラダーＲＲ１及びダミー抵抗ラダーＤＲＲ１の抵抗比によって、複数種の電圧のうちいずれかを基準電圧ＶＲＥＦ１（第１の実動作基準電圧，第１の一方方向及び他方方向ダミー基準電圧）として出力している。
【０１５１】
さらに、基準電圧設定部１５は、基準電圧ＶＲＴ及び基準電圧ＶＲＢを含む拡大基準電圧ＶＲＥＦＰ２〜拡大基準電圧ＶＲＥＦＮ２（＜ＶＲＥＦＰ２）間に直列に設けられる複数の抵抗ラダーＲＲ２及びダミー抵抗ラダーＤＲＲ２の抵抗比によって、複数種の電圧のうちいずれかを基準電圧ＶＲＥＦ２（第２の実動作基準電圧，第１の一方方向及び他方方向ダミー基準電圧）として出力している。なお、抵抗ラダーＲＲ１，ＲＲ２及びダミー抵抗ラダーＤＲＲ１，ＤＲＲ２の抵抗値は同一に設定される。
【０１５２】
なお、基準電圧ＶＲＥＦ１と基準電圧ＶＲＥＦ２とはＶＲＥＦＮ１＝ＶＲＥＦＮ２及びＶＲＥＦＰ１＝ＶＲＥＦＰ２を満たし、逆相（電圧の高低が逆方向に変化）の関係になっている。すなわち、基準電圧ＶＲＥＦ１は図５の左側から右側にかかて段階的に高くなるが、基準電圧ＶＲＥＦ２は図５の左側から右側にかけて段階的に低くなる。
【０１５３】
プリアンプ部１０は実動作領域ＭＯＡに対応して複数の実動作プリアンプＷＲＰＡが並列に設けられ、各実動作プリアンプＷＲＰＡは第１正入力に入力電圧ＶＩＮＰ（第１の入力電圧）を受け、第１負入力に基準電圧ＶＲＥＦ１（第１の実動作基準電圧）を受け、第２正入力に基準電圧ＶＲＥＦ２（第２の実動作基準電圧）を受け、第２負入力に入力電圧ＶＩＮＮ（第２の入力電圧）を受ける。
【０１５４】
なお、入力電圧ＶＩＮＰと入力電圧ＶＩＮＮとは以下の式(14)〜式(16)の関係を有する。式(16)におけるＶＩＮＰ(t)，ＶＩＮＮ(t)は入力電圧ＶＩＮＰ及び入力電圧ＶＩＮＮの経時変化を意味する。
【０１５５】
【数１４】
2008300939.tif 000016
【０１５６】
【数１５】
2008300939.tif 000017
【０１５７】
【数１６】
2008300939.tif 000018
【０１５８】
さらに、プリアンプ部１０は、ダミー動作領域ＤＯＡ１及びＤＯＡ２にそれぞれに対応して所定数のダミープリアンプＷＤＰＡが並列に設けられ、各ダミープリアンプＷＤＰＡは第１正入力に入力電圧ＶＩＮを受け、第１負入力に基準電圧ＶＲＥＦ１（第１の一方方向及び他方方向ダミー基準電圧）を受け、第２正入力に基準電圧ＶＲＥＦ２（第２の一方方向及び他方方向ダミー基準電圧）を受け、第２負入力に入力電圧ＶＩＮＮを受ける。
【０１５９】
図６は図５で示した実動作プリアンプＷＲＰＡ（ダミープリアンプＷＤＰＡ）の内部構成を示す回路図である。同図に示すように、実動作プリアンプＷＲＰＡは二対の差動対トランジスタ（ＮＭＯＳトランジスタＴｒ１１及びＴｒ１２の組とＮＭＯＳトランジスタＴｒ１３及びＴｒ１４の組）を有する。
【０１６０】
ＮＭＯＳトランジスタＴｒ１１及びＴｒ１２のソースの共通端子であるノードＮ１３と接地電位Ｖssとの間に定電流源１７が設けられる。
【０１６１】
また、ＮＭＯＳトランジスタＴｒ１１のドレインであるノードＮ１（負出力）と電源Ｖddとの間に負荷素子４１が設けられ、ＮＭＯＳトランジスタＴｒ１２のドレインであるノードＮ２（正出力）と電源Ｖddとの間に負荷素子４２が設けられる。
【０１６２】
ＮＭＯＳトランジスタＴｒ１１のゲート（第１正入力）には入力電圧ＶＩＮＰが付与され、ＮＭＯＳトランジスタＴｒ１２のゲート電極（第１負入力）には基準電圧ＶＲＥＦ１が付与される。
【０１６３】
ＮＭＯＳトランジスタＴｒ１３及びＴｒ１４のソースの共通端子であるノードＮ２３と接地電位Ｖssとの間に定電流源１８が設けられる。
【０１６４】
また、ＮＭＯＳトランジスタＴｒ１３のドレインはノードＮ１に接続され、ＮＭＯＳトランジスタＴｒ１４のドレインはノードＮ２に接続される。
【０１６５】
ＮＭＯＳトランジスタＴｒ１３のゲート（第２正入力）には基準電圧ＶＲＥＦ２が付与され、ＮＭＯＳトランジスタＴｒ１４のゲート（第２負入力）には入力電圧ＶＩＮＮが付与される。
【０１６６】
このような構成において、差動対をなすＮＭＯＳトランジスタＴｒ１１及びＴｒ１２のゲートに付与される入力電圧ＶＩＮＰと基準電圧ＶＲＥＦ１との電位差と、差動対をなすＮＭＯＳトランジスタＴｒ１３及びＴｒ１４のゲートに付与される基準電圧ＶＲＥＦ２と入力電圧ＶＩＮＮとの電位差とが増幅される。
【０１６７】
その結果、実動作プリアンプＷＲＰＡのノードＮ１より負の出力電圧Ｖoutｎが得られ、ノードＮ２より正の出力電圧Ｖoutｐが得られる。出力電圧Ｖoutｐと出力電圧Ｖoutｎとの電位差が入力電圧ＶＩＮＰと基準電圧ＶＲＥＦ１との電位差を増幅して得られる電位差となる。なお、図６において、ＮＭＯＳトランジスタＴｒ１１及びＴｒ１２を流れる電流を電流Ｉ１１及びＩ１２とし、ＮＭＯＳトランジスタＴｒ１３及びＴｒ１４を流れる電流を電流Ｉ１３及びＩ１４として示している。
【０１６８】
また、図６で示した回路例では、ＮＭＯＳトランジスタを差動対トランジスタとして用いているが、ＰＭＯＳトランジスタ等のPchトランジスタを差動対トランジスタとして用いることも可能である。
【０１６９】
図５に戻って、アベレージング抵抗部２は、接続対象が実動作プリアンプＲＰＡ及びダミープリアンプＤＰＡの出力から、実動作プリアンプＷＲＰＡ及びダミープリアンプＷＤＰＡに置き換わる点を除き、実施の形態１と同じ構成を呈している。すなわち、実動作用アベレージング抵抗ＭＲＡｐ及びＭＲＡｎの抵抗値Ｒ１より、ダミー用アベレージング抵抗ＤＲＡｐ及びＤＲＡｎの抵抗値Ｒ２を大きく設定している。
【０１７０】
また、実施の形態４のＡ／Ｄ変換器２４の全体構成は、基準電圧設定部５が基準電圧設定部１５に、プリアンプ部１がプリアンプ部１０に置き換わる点を除き、図２で示した実施の形態１のＡ／Ｄ変換器２１の全体構成と同様である。
【０１７１】
なお、本実施の形態では、互いに隣接した実動作プリアンプＷＲＰＡとダミープリアンプＷＤＰＡとの正出力間及び負出力間に設けた中間アベレージング抵抗として、実動作用アベレージング抵抗ＭＲＡｐ及びＭＲＡｎを用いている。しかし、中間アベレージング抵抗として、実動作用アベレージング抵抗ＭＲＡｐ及びＭＲＡｎの代わりにダミー用アベレージング抵抗ＤＲＡｐ及びＤＲＡｎを用いても良い。すなわち、上記中間アベレージング抵抗の抵抗値は抵抗値Ｒ１であっても、抵抗値Ｒ１より高い抵抗値Ｒ２であっても良い。
【０１７２】
（効果）
実施の形態４のＡ／Ｄ変換器２４は、２入力構成の基準電圧設定部５及びプリアンプ部１を、４入力構成の基準電圧設定部１５及びプリアンプ部１０に置き換えた点を除き、実施の形態１と同様に構成されている。
【０１７３】
したがって、実施の形態４のＡ／Ｄ変換器２４は実施の形態１のＡ／Ｄ変換器２１と同様に、システマティックオフセットを低減することができる効果を奏する。
【０１７４】
加えて、実施の形態４のＡ／Ｄ変換器２４は、４入力の実動作プリアンプＷＲＰＡ及びダミープリアンプＷＤＰＡを用いてプリアンプ部１０を構成することにより、より増幅率の優れたプリアンプ部１０を用いる分、Ａ／Ｄ変換精度の向上を図ることができる効果を奏する。
【０１７５】
＜実施の形態５＞
（構成）
図７はこの発明の実施の形態５であるｎビットのフラッシュ型Ａ／Ｄ変換器のプリアンプブロック部分を示す回路図である。同図に示すように、実施の形態５のＡ／Ｄ変換器２５のプリアンプブロック部分は、前段プリアンプ部１１、後段プリアンプ部１２、前段アベレージング抵抗部１３、後段アベレージング抵抗部１４及び基準電圧設定部５から構成される。これらの構成部５，１１〜１４は一つの半導体基板上に形成される。
【０１７６】
基準電圧設定部５の構成は、図１で示した実施の形態１と同様であるため、説明を省略する。
【０１７７】
前段プリアンプ部１１は実動作領域ＭＯＡに対応して複数の前段実動作プリアンプＲＰＡ１０が並列に設けられ、各前段実動作プリアンプＲＰＡ１０正入力に入力電圧ＶＩＮを受け、負入力に基準電圧ＶＲＥＦを受ける。さらに、前段プリアンプ部１１は、ダミー動作領域ＤＯＡ１に対応して所定数の前段ダミープリアンプＤＰＡ１０が並列に設けられ、各前段ダミープリアンプＤＰＡ１０は正入力に入力電圧ＶＩＮを受け、負入力に基準電圧ＶＲＥＦを受ける。同様にして、前段プリアンプ部１１は、ダミー動作領域ＤＯＡ２において所定数の前段ダミープリアンプＤＰＡ１０が並列に設けられ、各前段ダミープリアンプＤＰＡ１０は正入力に入力電圧ＶＩＮを受け、負入力に基準電圧ＶＲＥＦを受ける。
【０１７８】
前段アベレージング抵抗部１３は、実動作領域ＭＯＡにおいて、互いに隣接する前段実動作プリアンプＲＰＡ１０の正出力間に設けられた前段実動作用アベレージング抵抗ＭＲＡ１０ｐを有し、負出力間に設けられた前段実動作用アベレージング抵抗ＭＲＡ１０ｎを有している。
【０１７９】
さらに、前段アベレージング抵抗部１３は、ダミー動作領域ＤＯＡ１に対応して、互いに隣接する前段ダミープリアンプＤＰＡ１０の正出力間に前段ダミー用アベレージング抵抗ＤＲＡ１０ｐを設け、負出力間に前段ダミー用アベレージング抵抗ＤＲＡ１０ｎを設けている。同様にして、前段アベレージング抵抗部１３は、ダミー動作領域ＤＯＡ２において、互いに隣接する前段ダミープリアンプＤＰＡ１０の正出力間に前段ダミー用アベレージング抵抗ＤＲＡ１０ｐを設け、負出力間に前段ダミー用アベレージング抵抗ＤＲＡ１０ｎを設けている。
【０１８０】
また、実動作領域ＭＯＡとダミー動作領域ＤＯＡ１との間における前段実動作プリアンプＲＰＡ１０と前段ダミープリアンプＤＰＡ１０との正出力間及び負出力間には中間アベレージング抵抗として前段実動作用アベレージング抵抗ＭＲＡ１０ｐ及びＭＲＡ１０ｎが設けられる。同様にして、実動作領域ＭＯＡとダミー動作領域ＤＯＡ２との間における前段実動作プリアンプＲＰＡ１０と前段ダミープリアンプＤＰＡ１０との正出力間及び負出力間には中間アベレージング抵抗として前段実動作用アベレージング抵抗ＭＲＡ１０ｐ及びＭＲＡ１０ｎが設けられる。
【０１８１】
さらに、前段アベレージング抵抗部１３において、ダミー動作領域ＤＯＡ２の右端の前段ダミープリアンプＤＰＡ１０の正出力が前段ダミー用アベレージング抵抗ＤＲＡ１０ｐを介して、ダミー動作領域ＤＯＡ１の左端の前段ダミープリアンプＤＰＡ１０の負出力と接続される。同様にして、ダミー動作領域ＤＯＡ１の左端の前段ダミープリアンプＤＰＡ１０の正出力が前段ダミー用アベレージング抵抗ＤＲＡ１０ｐを介してダミー動作領域ＤＯＡ２の右端の前段ダミープリアンプＤＰＡ１０の負出力に接続される。
【０１８２】
なお、ダミー動作領域ＤＯＡ１に設けられる前段ダミープリアンプＤＰＡ１０並びに前段ダミー用アベレージング抵抗ＤＲＡ１０ｐ及びＤＲＡ１０ｎそれぞれの個数と、ダミー動作領域ＤＯＡ２に設けられる前段ダミープリアンプＤＰＡ１０並びに前段ダミー用アベレージング抵抗ＤＲＡ１０ｐ及びＤＲＡ１０ｎそれぞれの個数は同数に設定される。
【０１８３】
また、前段実動作用アベレージング抵抗ＭＲＡ１０ｐ及びＭＲＡ１０ｎの抵抗値は同一の抵抗値Ｒ１に設定され、前段ダミー用アベレージング抵抗ＤＲＡ１０ｐ及びＤＲＡ１０ｎの抵抗値は同一の抵抗値Ｒ２に設定され、抵抗値Ｒ１＜抵抗値Ｒ２の関係を持たせている。
【０１８４】
後段プリアンプ部１２は、実動作領域ＭＯＡにおいて、複数の前段実動作プリアンプＲＰＡ１０に対応して複数の後段実動作プリアンプＲＰＡ２０が並列に設けられる。各後段実動作プリアンプＲＰＡ２０は正入力に前段実動作プリアンプＲＰＡ１０の正出力を受け、負入力に前段実動作プリアンプＲＰＡ１０の負出力を受ける。
【０１８５】
さらに、後段プリアンプ部１２は、ダミー動作領域ＤＯＡ１において、所定数の前段ダミープリアンプＤＰＡ１０に対応して所定数の後段ダミープリアンプＤＰＡ２０が並列に設けられる。各後段ダミープリアンプＤＰＡ２０は正入力に前段ダミープリアンプＤＰＡ１０の正出力を受け、負入力に前段ダミープリアンプＤＰＡ１０の負出力を受ける。同様にして、後段プリアンプ部１２は、ダミー動作領域ＤＯＡ２において、所定数の前段ダミープリアンプＤＰＡ１０に対応して所定数の後段ダミープリアンプＤＰＡ２０が並列に設けられる。各後段ダミープリアンプＤＰＡ２０は正入力に前段ダミープリアンプＤＰＡ１０の正出力を受け、負入力に前段ダミープリアンプＤＰＡ１０の負出力を受ける。
【０１８６】
後段アベレージング抵抗部１４は、実動作領域ＭＯＡにおいて、互いに隣接する後段実動作プリアンプＲＰＡ２０の正出力間に設けられた後段実動作用アベレージング抵抗ＭＲＡ２０ｐを有し、負出力間に設けられた後段実動作用アベレージング抵抗ＭＲＡ２０ｎを有している。
【０１８７】
さらに、後段アベレージング抵抗部１４は、ダミー動作領域ＤＯＡ１に対応して、互いに隣接する後段ダミープリアンプＤＰＡ２０の正出力間に後段ダミー用アベレージング抵抗ＤＲＡ２０ｐを設け、負出力間に後段ダミー用アベレージング抵抗ＤＲＡ２０ｎを設けている。同様にして、後段アベレージング抵抗部１４は、ダミー動作領域ＤＯＡ２において、互いに隣接する後段ダミープリアンプＤＰＡ２０の正出力間に後段ダミー用アベレージング抵抗ＤＲＡ２０ｐを設け、負出力間に後段ダミー用アベレージング抵抗ＤＲＡ２０ｎを設けている。
【０１８８】
また、実動作領域ＭＯＡとダミー動作領域ＤＯＡ１との間における後段実動作プリアンプＲＰＡ２０と後段ダミープリアンプＤＰＡ２０との正出力間及び負出力間には中間アベレージング抵抗として後段実動作用アベレージング抵抗ＭＲＡ２０ｐ及びＭＲＡ２０ｎが設けられる。同様にして、実動作領域ＭＯＡとダミー動作領域ＤＯＡ２との間における後段実動作プリアンプＲＰＡ２０と後段ダミープリアンプＤＰＡ２０との正出力間及び負出力間には中間アベレージング抵抗として後段実動作用アベレージング抵抗ＭＲＡ２０ｐ及びＭＲＡ２０ｎが設けられる。
【０１８９】
さらに、後段アベレージング抵抗部１４において、ダミー動作領域ＤＯＡ２の右端の後段ダミープリアンプＤＰＡ２０の正出力が後段ダミー用アベレージング抵抗ＤＲＡ２０ｐを介して、ダミー動作領域ＤＯＡ１の左端の後段ダミープリアンプＤＰＡ２０の負出力と接続される。同様にして、ダミー動作領域ＤＯＡ１の左端の後段ダミープリアンプＤＰＡ２０の正出力が後段ダミー用アベレージング抵抗ＤＲＡ２０ｐを介してダミー動作領域ＤＯＡ２の右端の後段ダミープリアンプＤＰＡ２０の負出力に接続される。
【０１９０】
なお、ダミー動作領域ＤＯＡ１に設けられる後段ダミープリアンプＤＰＡ２０並びに後段ダミー用アベレージング抵抗ＤＲＡ２０ｐ及びＤＲＡ２０ｎそれぞれの個数と、ダミー動作領域ＤＯＡ２に設けられる後段ダミープリアンプＤＰＡ２０並びに後段ダミー用アベレージング抵抗ＤＲＡ２０ｐ及びＤＲＡ２０ｎそれぞれの個数は同数に設定される。
【０１９１】
また、後段実動作用アベレージング抵抗ＭＲＡ２０ｐ及びＭＲＡ２０ｎの抵抗値は同一の抵抗値Ｒ３に設定され、後段ダミー用アベレージング抵抗ＤＲＡ２０ｐ及びＤＲＡ２０ｎの抵抗値は同一の抵抗値Ｒ４に設定され、抵抗値Ｒ３＜抵抗値Ｒ４の関係を持たせている。
【０１９２】
なお、全体構成は、プリアンプ部１及びアベレージング抵抗部２が、前段プリアンプ部１１、後段プリアンプ部１２、前段アベレージング抵抗部１３及び後段アベレージング抵抗部１４に置き換わった点を除き、図２で示した実施の形態１のＡ／Ｄ変換器２１と同様である。
【０１９３】
なお、本実施の形態では、前段アベレージング抵抗部１３（１４）における中間アベレージング抵抗として、実動作用アベレージング抵抗ＭＲＡ１０ｐ及びＭＲＡ１０ｎ（ＭＲＡ２０ｐ及びＭＲＡ２０ｎ）を用いている。しかし、他の実施の形態と同様、中間アベレージング抵抗として、ダミー用アベレージング抵抗ＤＲＡ１０ｐ及びＤＲＡ１０ｎ（抵抗ＤＲＡ２０ｐ及びＤＲＡ２０ｎ）を用いても良い。すなわち、上記中間アベレージング抵抗の抵抗値は抵抗値Ｒ１（Ｒ３）であっても、抵抗値Ｒ１（Ｒ３）より高い抵抗値Ｒ２（Ｒ４）であっても良い。
【０１９４】
このように、実施の形態５のＡ／Ｄ変換器２５は、前段プリアンプ部１１及び後段プリアンプ部１２とにより、Ａ／Ｄ変換に関わる実動作領域ＭＯＡ２において前段実動作プリアンプＲＰＡ１０及び後段実動作プリアンプＲＰＡ２０の２段構成とし、ダミー動作領域ＤＯＡ１及びＤＯＡ２においても前段ダミープリアンプＤＰＡ１０及び後段ダミープリアンプＤＰＡ２０の２段構成を呈している。
【０１９５】
（効果）
実施の形態５のＡ／Ｄ変換器２５は、１段構成のプリアンプ部１及びアベレージング抵抗部２を、２段構成の前段プリアンプ部１１、後段プリアンプ部１２、前段アベレージング抵抗部１３及び後段アベレージング抵抗部１４に置き換えた点を除き、実施の形態１と同様に構成されている。
【０１９６】
したがって、実施の形態５のＡ／Ｄ変換器２５は実施の形態１のＡ／Ｄ変換器２１と同様に、システマティックオフセットを低減することができる効果を奏する。
【０１９７】
加えて、実施の形態５のＡ／Ｄ変換器２５は、２段構成でプリアンプ部（前段プリアンプ部１１，後段プリアンプ部１２）を構成することにより、増幅率の向上が図れる結果、Ａ／Ｄ変換精度の向上を図ることができる効果を奏する。
【０１９８】
＜その他＞
実施の形態３〜実施の形態５はそれぞれ実施の形態１のＡ／Ｄ変換器２１を基本として改良を加えた構成を示したが、実施の形態２のＡ／Ｄ変換器２２を基本として改良を加えることも可能である。
【０１９９】
さらに、実施の形態３〜実施の形態５間で他の実施の形態の特徴を取り入れて構成することも勿論可能である。例えば、実施の形態３のＡ／Ｄ変換器２３におけるプリアンプ部７あるいは実施の形態５の実施の形態５の前段プリアンプ部１１，後段プリアンプ部１２をそれぞれ実施の形態４のプリアンプ部１０のように４入力のプリアンプで構成する等の様々なバリエーションが実現可能なのは勿論である。
【図面の簡単な説明】
【０２００】
【図１】この発明の実施の形態１であるフラッシュ型Ａ／Ｄ変換器のプリアンプブロック部分を示す回路図である。
【図２】図１で示したプリアンプブロック部分を含む、実施の形態１のＡ／Ｄ変換器の全体構成を示す回路図である。
【図３】この発明の実施の形態２であるフラッシュ型Ａ／Ｄ変換器のプリアンプブロック部分を示す回路図である。
【図４】この発明の実施の形態３であるフラッシュ型Ａ／Ｄ変換器のプリアンプブロック部分を示す回路図である。
【図５】この発明の実施の形態４であるフラッシュ型Ａ／Ｄ変換器のプリアンプブロック部分を示す回路図である。
【図６】図５で示した実動作プリアンプの内部構成を示す回路図である。
【図７】この発明の実施の形態５であるフラッシュ型Ａ／Ｄ変換器のプリアンプブロック部分を示す回路図である。
【図８】第１の従来回路であるフラッシュ型Ａ／Ｄ変換器の構成を示す回路図である。
【図９】図８で示したプリアンプの内部構成を示す回路図である。
【図１０】第１の従来回路においてアベレージングを行わない場合のプリアンプの電圧-電流特性を示すグラフである。
【図１１】システマティックオフセット現象説明用のグラフである。
【図１２】第２の従来回路であるフラッシュ型Ａ／Ｄ変換器の回路構成を示す回路図である。
【図１３】第２の従来回路においてアベレージングを行わない場合のプリアンプの電圧-電流特性を示すグラフである。
【図１４】第２の従来回路の問題点を示したグラフである。
【符号の説明】
【０２０１】
１，７，１０  プリアンプ部、２，６，８  アベレージング抵抗部、３  ラッチ部、４  エンコーダ、５，９，１５  基準電圧設定部、１１  前段プリアンプ部、１２  後段プリアンプ、１３  前段アベレージング抵抗部、１４  後段アベレージング抵抗部、２１〜２５  Ａ／Ｄ変換器、ＭＲＡｐ，ＭＲＡ１０ｐ，ＭＲＡ２０ｐ，ＭＲＡｎ，ＭＲＡ１０ｎ，ＭＲＡ２０ｎ  実動作用アベレージング抵抗、ＤＲＡｐ，ＤＲＡ１ｐ〜ＤＲＡ３ｐ，ＤＲＡ１０ｐ，ＤＲＡ２０ｐ，ＤＲＡｎ，ＤＲＡ１ｎ〜ＤＲＡ３ｎ，ＤＲＡ１０ｎ，ＤＲＡ２０ｎ  ダミー用アベレージング抵抗。
【図１】
2008300939.tif 000019
【図２】
2008300939.tif 000020
【図３】
2008300939.tif 000021
【図４】
2008300939.tif 000022
【図５】
2008300939.tif 000023
【図６】
2008300939.tif 000024
【図７】
2008300939.tif 000025
【図８】
2008300939.tif 000026
【図９】
2008300939.tif 000027
【図１０】
2008300939.tif 000028
【図１１】
2008300939.tif 000029
【図１２】
2008300939.tif 000030
【図１３】
2008300939.tif 000031
【図１４】
2008300939.tif 000032