(57)【要約】【課題】半導体基板におけるゲート電極の側方部分の掘り込みをなくすと共に、ゲート電極とエクステンション拡散層とのオーバラップ領域のばらつきを低減できるようにする。【解決手段】半導体装置は、半導体基板１００の上に形成され、誘電率が酸化シリコンよりも高いゲート絶縁膜１６０と、該ゲート絶縁膜の上に形成され、ポリシリコンよりなるゲート電極２２０と、該ゲート電極の側面上に形成され、ゲート絶縁膜よりも膜厚が薄いオフセットサイドウォール酸化膜３２０、ゲート電極の側面上にオフセットサイドウォール酸化膜を介在させて形成され、ゲート絶縁膜よりも膜厚が厚いサイドウォール３４０と、半導体基板におけるゲート電極の側端部の下側並びにオフセットサイドウォール酸化膜及びサイドウォールの下側に形成されたＮ型エクステンション拡散層２６０とを有している。半導体基板におけるＮ型エクステンション拡散層の上面は平坦である。【選択図】図１
2008258354.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域の上に形成され、誘電率が酸化シリコンよりも高いゲート絶縁膜と、
前記ゲート絶縁膜の上に形成され、ポリシリコンよりなるゲート電極と、
前記ゲート電極の側面上に形成され、前記ゲート絶縁膜よりも膜厚が薄い第１のゲート電極側壁絶縁膜と、
前記ゲート電極の側面上に前記第１のゲート電極側壁絶縁膜を介在させて形成され、前記ゲート絶縁膜よりも膜厚が厚い第２のゲート電極側壁絶縁膜と、
前記半導体領域における前記ゲート電極の側端部の下側並びに前記第１のゲート電極側壁絶縁膜及び第２のゲート電極側壁絶縁膜の下側に形成された不純物拡散層とを備え、
前記半導体領域における前記不純物拡散層の上面は平坦であることを特徴とする半導体装置。
【請求項２】
半導体領域に形成されたＮＭＩＳ型電界効果トランジスタ及びＰＭＩＳ型電界効果トランジスタを備え、
前記ＮＭＩＳ型電界効果トランジスタは、
前記半導体領域の上部に形成されたＰ型井戸拡散層と、
前記半導体領域の上に形成され、誘電率が酸化シリコンよりも高いゲート絶縁膜と、
前記Ｐ型井戸拡散層の上に前記ゲート絶縁膜を介在させて形成され、ポリシリコンよりなるＮＭＩＳゲート電極と、
前記ＮＭＩＳゲート電極の側面上に形成され、前記ゲート絶縁膜よりも膜厚が薄い第１のＮＭＩＳゲート電極側壁絶縁膜と、
前記ＮＭＩＳゲート電極の側面上に前記第１のＮＭＩＳゲート電極側壁絶縁膜を介在させて形成され、前記ゲート絶縁膜よりも膜厚が厚い第２のＮＭＩＳゲート電極側壁絶縁膜と、
前記Ｐ型井戸拡散層における前記ＮＭＩＳゲート電極の側端部の下側並びに前記第１のＮＭＩＳゲート電極側壁絶縁膜及び第２のＮＭＩＳゲート電極側壁絶縁膜の下側に形成されたＮ型不純物拡散層とを有し、
前記ＰＭＩＳ型電界効果トランジスタは、
前記半導体領域の上部に前記Ｐ型井戸拡散層と素子分離層により分離されて形成されたＮ型井戸拡散層と、
前記半導体領域の上に形成された前記ゲート絶縁膜と、
前記Ｎ型井戸拡散層の上に前記ゲート絶縁膜を介在させて形成され、ポリシリコンよりなるＰＭＩＳゲート電極と、
前記ＰＭＩＳゲート電極の側面上に形成され、前記ゲート絶縁膜よりも膜厚が薄い第１のＰＭＩＳゲート電極側壁絶縁膜と、
前記ＰＭＩＳゲート電極の側面上に前記第１のＰＭＩＳゲート電極側壁絶縁膜を介在させて形成され、前記ゲート絶縁膜よりも膜厚が厚い第２のＰＭＩＳゲート電極側壁絶縁膜と、
前記Ｎ型井戸拡散層における前記ＰＭＩＳゲート電極の側端部の下側並びに前記第１のＰＭＩＳゲート電極側壁絶縁膜及び第２のＰＭＩＳゲート電極側壁絶縁膜の下側に形成されたＰ型不純物拡散層とを有し、
前記Ｐ型井戸拡散層における前記Ｎ型不純物拡散層の上面と前記Ｎ型井戸拡散層における前記Ｐ型不純物拡散層の上面とは、平坦であることを特徴とする半導体装置。
【請求項３】
半導体領域の上に誘電率が酸化シリコンよりも高いゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にポリシリコンよりなるゲート電極形成膜を形成する工程と、
前記ゲート電極形成膜をパターニングすることにより、ポリシリコンよりなるゲート電極を形成すると共に、前記半導体領域における前記ゲート電極の両側方に前記ゲート絶縁膜を残す工程と、
前記半導体領域に前記ゲート電極をマスクとし且つ前記ゲート絶縁膜を介して不純物イオンを注入することにより、前記半導体領域に不純物拡散層を形成する工程と、
前記不純物拡散層を形成した後、前記ゲート電極の側面上に、酸化法により前記ゲート絶縁膜よりも膜厚が薄いゲート電極側壁絶縁膜を形成する工程とを備えていることを特徴とする半導体装置の製造方法。
【請求項４】
半導体領域に素子分離層により分離されたＰ型井戸拡散層及びＮ型拡散層を形成する工程（ａ）と、
前記Ｐ型井戸拡散層及びＮ型拡散層の上に、誘電率が酸化シリコンよりも高いゲート絶縁膜を形成する工程（ｂ）と、
前記ゲート絶縁膜の上にポリシリコンよりなるゲート電極形成膜を形成する工程（ｃ）と、
前記ゲート電極形成膜をパターニングすることにより、前記Ｐ型井戸拡散層の上にポリシリコンよりなるＮＭＩＳゲート電極を形成し、前記Ｎ型井戸拡散層の上にポリシリコンよりなるＰＭＩＳゲート電極を形成すると共に、前記半導体領域における前記ＮＭＩＳゲート電極及びＰＭＩＳゲート電極の両側方にそれぞれ前記ゲート絶縁膜を残す工程（ｄ）と、
前記工程（ｄ）よりも後に、前記Ｐ型井戸拡散層に前記ＮＭＩＳゲート電極をマスクとし且つ前記ゲート絶縁膜を介してＮ型不純物イオンを注入することにより、前記Ｐ型井戸拡散層にＮ型不純物拡散層を形成すると共に、前記ＮＭＩＳゲート電極の少なくとも側部に前記Ｎ型不純物イオンを注入する工程（ｅ）と、
前記工程（ｄ）よりも後に、前記Ｎ型井戸拡散層に前記ＰＭＩＳゲート電極をマスクとし且つ前記ゲート絶縁膜を介してＰ型不純物イオンを注入することにより、前記Ｎ型井戸拡散層にＰ型不純物拡散層を形成すると共に、前記ＰＭＩＳゲート電極の少なくとも側部に前記Ｐ型不純物イオンを注入する工程（ｆ）と、
前記工程（ｅ）及び工程（ｆ）よりも後に、前記ＮＭＩＳゲート電極及びＰＭＩＳゲート電極の各側面上に、酸化法により、それぞれ前記ゲート絶縁膜よりも膜厚が薄いゲート電極側壁絶縁膜を形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
【請求項５】
半導体領域に素子分離層により分離されたＰ型井戸拡散層及びＮ型拡散層を形成する工程（ａ）と、
前記Ｐ型井戸拡散層及びＮ型拡散層の上に、誘電率が酸化シリコンよりも高いゲート絶縁膜を形成する工程（ｂ）と、
前記ゲート絶縁膜の上にポリシリコンよりなるゲート電極形成膜を形成する工程（ｃ）と、
前記ゲート電極形成膜をパターニングすることにより、前記Ｐ型井戸拡散層の上にポリシリコンよりなるＮＭＩＳゲート電極を形成し、前記Ｎ型井戸拡散層の上にポリシリコンよりなるＰＭＩＳゲート電極を形成すると共に、前記半導体領域における前記ＮＭＩＳゲート電極及びＰＭＩＳゲート電極の両側方にそれぞれ前記ゲート絶縁膜を残す工程（ｄ）と、
前記工程（ｄ）よりも後に、前記Ｐ型井戸拡散層に前記ＮＭＩＳゲート電極をマスクとし且つ前記ゲート絶縁膜を介してＮ型不純物イオンを注入することにより、前記Ｐ型井戸拡散層にＮ型不純物拡散層を形成すると共に、前記ＮＭＩＳゲート電極の少なくとも側部に前記Ｎ型不純物イオンを注入する工程（ｅ）と、
前記工程（ｅ）よりも後に、前記ＮＭＩＳゲート電極及びＰＭＩＳゲート電極の各側面上に、酸化法により、それぞれ前記ゲート絶縁膜よりも膜厚が薄いゲート電極側壁絶縁膜を形成する工程（ｆ）と、
前記工程（ｆ）よりも後に、前記Ｎ型井戸拡散層に前記ＰＭＩＳゲート電極をマスクとし且つ前記ゲート絶縁膜を介してＰ型不純物イオンを注入することにより、前記Ｎ型井戸拡散層にＰ型不純物拡散層を形成する工程（ｇ）とを備えていることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に、ＭＩＳ(Metal-Insulator-Semiconductor）型電界効果トランジスタよりなる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、ＭＩＳ型電界効果トランジスタの微細化が進み、ゲート長は短く、例えば６０ｎｍ程度に、また、ゲート絶縁膜の厚さは薄く、例えば２ｎｍ程度に形成される傾向にある。この微細化により、半導体基板におけるゲート電極のゲート長方向側の両側端部の下側に形成される高濃度不純物拡散層とゲート電極とが重なる領域（オーバラップ領域）の寄生抵抗がトランジスタ特性の駆動能力を左右する。
【０００３】
しかしながら、従来の技術では、高濃度不純物層が形成される半導体基板の上面が、製造過程で掘り込まれてしまうという問題が発生しており、トランジスタ特性における駆動能力の劣化をもたらしている。さらに、ゲート電極のゲート長方向側の側面上又は側部に形成される、いわゆるゲート電極側壁酸化膜（オフセットサイドウォール酸化膜）の膜厚がオーバラップ領域の幅寸法を決定する主要な構成要素となっており、オフセットサイドウォール酸化膜の膜厚のばらつきが、トランジスタ特性のばらつきに大きな影響を与えつつある。
【０００４】
以下、図１２（ａ）〜図１２（ｄ）を参照しながら、下記の特許文献１に示された、ゲート電極の表面を湿式酸化した後、エクステンション注入を行なう半導体装置の製造方法について説明する。
【０００５】
まず、図１２（ａ）に示すように、公知の方法により、シリコンよりなる半導体基板１０の上部にＰ型井戸拡散層１５を形成する。その後、半導体基板１０の主面上に、酸化シリコンよりなるゲート絶縁膜１６を形成し、その後、ゲート絶縁膜１６の上に、ポリシリコンよりなるゲート電極２２を選択的に形成する。
【０００６】
次に、図１１（ｂ）に示すように、ゲート電極２２の表面を湿式酸化法によって酸化することにより、ゲート電極２２の両側部にオフセットサイドウォール酸化膜３２を形成する。このとき、ゲート電極２２の上面及び半導体基板１０におけるゲート絶縁膜１６の下側の領域も同時に酸化される。
【０００７】
次に、図１２（ｃ）に示すように、ゲート電極２２及びオフセットサイドウォール酸化膜３２をマスクとして、半導体基板１０の上部にゲート絶縁膜１６を介してＮ型不純物２４を注入することにより、Ｎ型のエクステンション拡散層２６を形成する。
【０００８】
次に、図１２（ｄ）に示すように、化学気相成長（chemical vapor deposition：ＣＶＤ）法により、ゲート絶縁膜１６及びゲート電極２２上のオフセットサイドウォール酸化膜３２を覆うようにシリコン酸化膜（ＣＶＤ酸化膜）を堆積し、その後、堆積したＣＶＤ酸化膜に対して全面的にドライエッチングを行なうことにより、ＣＶＤ酸化膜からゲート電極２２の両側面上にサイドウォール３４を形成する。続いて、ゲート電極２２、オフセットサイドウォール酸化膜３２及びサイドウォール３４をマスクとして、半導体基板１０の上部にＮ型不純物を注入することにより、Ｎ型のソースドレーン（Ｓ／Ｄ）拡散層３７を形成する。その後、急速高温加熱処理により、エクステンション拡散層２６及びソースドレーン拡散層３７を活性化する。
【特許文献１】特開２００１−１６８３３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、前記従来の半導体装置の製造方法は、エクステンション拡散層２６を形成するためのＮ型の不純物を半導体基板１０の上部に注入する前であって、オフセットサイドウォール酸化膜３２を形成するための湿式酸化を行なう際に、ゲート絶縁膜１６におけるゲート電極２２の両側方部分も酸化されてしまう。このため、半導体基板１０の上面におけるゲート電極２２の両側方部分は、半導体基板１０とゲート絶縁膜１６におけるゲート電極２２の下側部分との界面よりも低くなる。
【００１０】
この半導体基板１０におけるゲート電極２２の両側方部分の酸化膜による掘り込みが、半導体基板（Ｐ型井戸拡散層１５）におけるゲート電極２２の下側に形成されるチャネル領域とエクステンション拡散層２６との間に段差部を形成する。この段差部がトランジスタの動作時に寄生抵抗となるため、トランジスタ特性を劣化させるという問題がある。
【００１１】
また、エクステンション拡散層２６を形成するよりも前に、ゲート絶縁膜１６及びオフセットサイドウォール酸化膜３２を形成しており、エクステンション拡散層２６の深さの変動によって、ゲート電極２２の側端部とエクステンション拡散層２６とがゲート絶縁膜１６を介在させて重なる領域（オーバラップ領域）の寸法がばらつくという問題がある。このオーバラップ領域の寸法ばらつきによってトランジスタ特性もばらつくことになる。
【００１２】
本発明は、前記従来の問題に鑑み、半導体基板（半導体領域）におけるゲート電極の両側方部分の掘り込みをなくすと共に、ゲート電極とエクステンション拡散層とのオーバラップ領域のばらつきを低減できるようにすることを目的とする。
【課題を解決するための手段】
【００１３】
前記の目的を達成するため、本発明は、半導体装置及びその製造方法を、ゲート電極の両側面上に形成するオフセットサイドウォール酸化膜（第１のゲート電極側壁絶縁膜）の膜厚をゲート絶縁膜の膜厚よりも薄くし、且つ第１のゲート電極側壁絶縁膜をエクステンション拡散層（不純物拡散層）の注入よりも前に形成する構成とする。
【００１４】
具体的に、本発明に係る第１の半導体装置は、半導体領域の上に形成され、誘電率が酸化シリコンよりも高いゲート絶縁膜と、ゲート絶縁膜の上に形成され、ポリシリコンよりなるゲート電極と、ゲート電極の側面上に形成され、ゲート絶縁膜よりも膜厚が薄い第１のゲート電極側壁絶縁膜と、ゲート電極の側面上に第１のゲート電極側壁絶縁膜を介在させて形成され、ゲート絶縁膜よりも膜厚が厚い第２のゲート電極側壁絶縁膜と、半導体領域におけるゲート電極の側端部の下側並びに第１のゲート電極側壁絶縁膜及び第２のゲート電極側壁絶縁膜の下側に形成された不純物拡散層とを備え、半導体領域における不純物拡散層の上面は平坦であることを特徴とする。
【００１５】
第１の半導体装置によると、ゲート電極の側面上に形成される第１のゲート電極側壁絶縁膜の厚さが、ゲート絶縁膜よりも膜厚が薄いため、オフセットサイドウォール形成用の第１のゲート電極側壁絶縁膜の形成工程において、不純物拡散層の上部に新たな酸化層等の絶縁層が形成されることがない。従って、半導体領域の上部に新たに形成される絶縁層に起因する半導体領域の上部の掘り込みが生じなくなる。また、不純物拡散層を形成する際に注入された不純物の絶対量の減少という問題も生じない。従って、動作時に寄生抵抗がなく、駆動能力に優れたＭＩＳ型電界効果トランジスタを実現することができる。
【００１６】
本発明に係る第２の半導体装置は、半導体領域に形成されたＮＭＩＳ型電界効果トランジスタ及びＰＭＩＳ型電界効果トランジスタを備え、ＮＭＩＳ型電界効果トランジスタは、半導体領域の上部に形成されたＰ型井戸拡散層と、半導体領域の上に形成され、誘電率が酸化シリコンよりも高いゲート絶縁膜と、Ｐ型井戸拡散層の上にゲート絶縁膜を介在させて形成され、ポリシリコンよりなるＮＭＩＳゲート電極と、ＮＭＩＳゲート電極の側面上に形成され、ゲート絶縁膜よりも膜厚が薄い第１のＮＭＩＳゲート電極側壁絶縁膜と、ＮＭＩＳゲート電極の側面上に第１のＮＭＩＳゲート電極側壁絶縁膜を介在させて形成され、ゲート絶縁膜よりも膜厚が厚い第２のＮＭＩＳゲート電極側壁絶縁膜と、Ｐ型井戸拡散層におけるＮＭＩＳゲート電極の側端部の下側並びに第１のＮＭＩＳゲート電極側壁絶縁膜及び第２のＮＭＩＳゲート電極側壁絶縁膜の下側に形成されたＮ型不純物拡散層とを有し、ＰＭＩＳ型電界効果トランジスタは、半導体領域の上部にＰ型井戸拡散層と素子分離層により分離されて形成されたＮ型井戸拡散層と、半導体領域の上に形成されたゲート絶縁膜と、Ｎ型井戸拡散層の上にゲート絶縁膜を介在させて形成され、ポリシリコンよりなるＰＭＩＳゲート電極と、ＰＭＩＳゲート電極の側面上に形成され、ゲート絶縁膜よりも膜厚が薄い第１のＰＭＩＳゲート電極側壁絶縁膜と、ＰＭＩＳゲート電極の側面上に第１のＰＭＩＳゲート電極側壁絶縁膜を介在させて形成され、ゲート絶縁膜よりも膜厚が厚い第２のＰＭＩＳゲート電極側壁絶縁膜と、Ｎ型井戸拡散層におけるＰＭＩＳゲート電極の側端部の下側並びに第１のＰＭＩＳゲート電極側壁絶縁膜及び第２のＰＭＩＳゲート電極側壁絶縁膜の下側に形成されたＰ型不純物拡散層とを有し、Ｐ型井戸拡散層におけるＮ型不純物拡散層の上面とＮ型井戸拡散層におけるＰ型不純物拡散層の上面とは、平坦であることを特徴とする。
【００１７】
第２の半導体装置によると、ＮＭＩＳゲート電極及びＰＭＩＳゲート電極の各側面上に形成される第１及び第２のゲート電極側壁絶縁膜の厚さが、ゲート絶縁膜よりも膜厚が薄い。このため、オフセットサイドウォール形成用の第１及び第２のゲート電極側壁絶縁膜の形成工程において、不純物拡散層の上部に新たな酸化層等の絶縁層が形成されることがない。このため、半導体領域の上部に形成される新たな絶縁層に起因する半導体領域の上部の掘り込みが生じなくなる。また、Ｎ型及びＰ型不純物拡散層を形成する際に注入された各不純物が減少するという問題も生じない。従って、動作時に寄生抵抗がなく、駆動能力に優れたＮＭＩＳ型及びＰＭＩＳ型電界効果トランジスタを実現することができる。
【００１８】
本発明に係る第１の半導体装置の製造方法は、半導体領域の上に誘電率が酸化シリコンよりも高いゲート絶縁膜を形成する工程と、ゲート絶縁膜の上にポリシリコンよりなるゲート電極形成膜を形成する工程と、ゲート電極形成膜をパターニングすることにより、ポリシリコンよりなるゲート電極を形成すると共に、半導体領域におけるゲート電極の両側方にゲート絶縁膜を残す工程と、半導体領域にゲート電極をマスクとし且つゲート絶縁膜を介して不純物イオンを注入することにより、半導体領域に不純物拡散層を形成する工程と、不純物拡散層を形成した後、ゲート電極の側面上に、酸化法によりゲート絶縁膜よりも膜厚が薄いゲート電極側壁絶縁膜を形成する工程とを備えていることを特徴とする。
【００１９】
第１の半導体装置の製造方法によると、エクステンション拡散層となる不純物拡散層を形成した後に、ゲート電極の側面上に酸化法によりゲート絶縁膜よりも膜厚が薄いゲート電極側壁絶縁膜（オフセットサイドウォール）を形成する。このため、ゲート電極と不純物拡散層とが重なるオーバラップ領域の幅は、その後の活性化アニールによる不純物拡散層の拡散長からオフセットサイドウォールが形成されたことによるゲート電極の側端部の膜減り分を差し引いた値となる。これに対し、従来技術においては、オフセットサイドウォールを形成した後、エクステンション拡散層となる不純物拡散層を形成するため、オーバラップ領域の幅は、活性化アニールによる不純物拡散層の拡散長からオフセットサイドウォールの膜厚を差し引いた値となる。ここで、従来技術のオーバラップ領域におけるオフセットサイドウォールの膜厚のばらつきは、ゲート電極の側端部が酸化等により生じる膜減りのばらつきに加え、ゲート電極の対向する両側面が対向する方向に酸化成長することによるばらつきをも含む。従って、従来技術におけるオーバラップ領域の幅のばらつきに対し、本発明では、よりオーバラップ領域の幅のばらつきを低減できる。従って、短チャネル特性と駆動能力とに優れたＭＩＳ型電界効果トランジスタを実現することができる。
【００２０】
本発明に係る第２の半導体装置の製造方法は、半導体領域に素子分離層により分離されたＰ型井戸拡散層及びＮ型拡散層を形成する工程（ａ）と、Ｐ型井戸拡散層及びＮ型拡散層の上に、誘電率が酸化シリコンよりも高いゲート絶縁膜を形成する工程（ｂ）と、ゲート絶縁膜の上にポリシリコンよりなるゲート電極形成膜を形成する工程（ｃ）と、ゲート電極形成膜をパターニングすることにより、Ｐ型井戸拡散層の上にポリシリコンよりなるＮＭＩＳゲート電極を形成し、Ｎ型井戸拡散層の上にポリシリコンよりなるＰＭＩＳゲート電極を形成すると共に、半導体領域におけるＮＭＩＳゲート電極及びＰＭＩＳゲート電極の両側方にそれぞれゲート絶縁膜を残す工程（ｄ）と、工程（ｄ）よりも後に、Ｐ型井戸拡散層にＮＭＩＳゲート電極をマスクとし且つゲート絶縁膜を介してＮ型不純物イオンを注入することにより、Ｐ型井戸拡散層にＮ型不純物拡散層を形成すると共に、ＮＭＩＳゲート電極の少なくとも側部にＮ型不純物イオンを注入する工程（ｅ）と、工程（ｄ）よりも後に、Ｎ型井戸拡散層にＰＭＩＳゲート電極をマスクとし且つゲート絶縁膜を介してＰ型不純物イオンを注入することにより、Ｎ型井戸拡散層にＰ型不純物拡散層を形成すると共に、ＰＭＩＳゲート電極の少なくとも側部にＰ型不純物イオンを注入する工程（ｆ）と、工程（ｅ）及び工程（ｆ）よりも後に、ＮＭＩＳゲート電極及びＰＭＩＳゲート電極の各側面上に、酸化法により、それぞれゲート絶縁膜よりも膜厚が薄いゲート電極側壁絶縁膜を形成する工程（ｇ）とを備えていることを特徴とする。
【００２１】
第２の半導体装置の製造方法によると、Ｐ型井戸拡散層にＮ型不純物拡散層を形成すると共にＮＭＩＳゲート電極の少なくとも側部にＮ型不純物イオンを注入し、且つ、Ｎ型井戸拡散層にＰ型不純物拡散層を形成すると共にＰＭＩＳゲート電極の少なくとも側部にＰ型不純物イオンを注入した後、ＮＭＩＳゲート電極及びＰＭＩＳゲート電極の各側面上に、それぞれゲート絶縁膜よりも膜厚が薄いゲート電極側壁絶縁膜を形成する。このため、Ｎ型不純物を注入したＮＭＩＳゲート電極の側部の絶縁膜の膜厚に対し、酸化係数がより大きいＰ型不純物を注入したＰＭＩＳゲート電極の側部に形成される絶縁膜の膜厚の方が厚くなる。一方、半導体領域に形成されたＮ型不純物拡散層に注入されるＮ型不純物に対し、Ｐ型不純物拡散層に注入されるＰ型不純物は、アニールによる活性化処理時の拡散長が大きい。このため、ＮＭＩＳゲート電極とＮ型不純物拡散層とのオーバラップ領域と、ＰＭＩＳゲート電極とＰ型不純物拡散層とのオーバラップ領域とがそれぞれ自己整合的に形成される。従って、短チャネル特性と駆動能力とに優れたＮＭＩＳ型及びＰＭＩＳ型電界効果トランジスタを実現することができる。
【００２２】
本発明に係る第３の半導体装置の製造方法は、半導体領域に素子分離層により分離されたＰ型井戸拡散層及びＮ型拡散層を形成する工程（ａ）と、Ｐ型井戸拡散層及びＮ型拡散層の上に、誘電率が酸化シリコンよりも高いゲート絶縁膜を形成する工程（ｂ）と、ゲート絶縁膜の上にポリシリコンよりなるゲート電極形成膜を形成する工程（ｃ）と、ゲート電極形成膜をパターニングすることにより、Ｐ型井戸拡散層の上にポリシリコンよりなるＮＭＩＳゲート電極を形成し、Ｎ型井戸拡散層の上にポリシリコンよりなるＰＭＩＳゲート電極を形成すると共に、半導体領域におけるＮＭＩＳゲート電極及びＰＭＩＳゲート電極の両側方にそれぞれゲート絶縁膜を残す工程（ｄ）と、工程（ｄ）よりも後に、Ｐ型井戸拡散層にＮＭＩＳゲート電極をマスクとし且つゲート絶縁膜を介してＮ型不純物イオンを注入することにより、Ｐ型井戸拡散層にＮ型不純物拡散層を形成すると共に、ＮＭＩＳゲート電極の少なくとも側部にＮ型不純物イオンを注入する工程（ｅ）と、工程（ｅ）よりも後に、ＮＭＩＳゲート電極及びＰＭＩＳゲート電極の各側面上に、酸化法により、それぞれゲート絶縁膜よりも膜厚が薄いゲート電極側壁絶縁膜を形成する工程（ｆ）と、工程（ｆ）よりも後に、Ｎ型井戸拡散層にＰＭＩＳゲート電極をマスクとし且つゲート絶縁膜を介してＰ型不純物イオンを注入することにより、Ｎ型井戸拡散層にＰ型不純物拡散層を形成する工程（ｇ）とを備えていることを特徴とする。
【００２３】
第３の半導体装置の製造方法によると、Ｐ型井戸拡散層にＮ型不純物拡散層を形成すると共にＮＭＩＳゲート電極の少なくとも側部にＮ型不純物イオンを注入した後、ＮＭＩＳゲート電極及びＰＭＩＳゲート電極の各側面上に、それぞれゲート絶縁膜よりも膜厚が薄いゲート電極側壁絶縁膜を形成する。その後、Ｎ型井戸拡散層にＰ型不純物拡散層を形成する。このため、Ｎ型不純物が注入されたＮＭＩＳゲート電極の側部が酸化されてなる絶縁膜の膜厚は、側部にＰ型不純物が注入されていない状態のＰＭＩＳゲート電極の側部に形成される絶縁膜の膜厚とほぼ同等である。半導体装置においては、主にＮ型エクステンション拡散層、Ｎ型ソースドレーン拡散層、Ｐ型エクステンション拡散層及びＰ型ソースドレーン拡散層を活性化するためのアニール工程において、Ｐ型井戸拡散層にＮ型エクステンション拡散層を形成するＮ型不純物がＮＭＩＳゲート電極とオーバラップ領域を持つには、少なくともＮＭＩＳゲート電極の側部を酸化して形成されたオフセットサイドウォール酸化膜（ゲート電極側壁絶縁膜）の膜厚の約半分の距離を熱拡散する必要がある。これに対し、Ｎ型井戸拡散層にＰ型エクステンション拡散層を形成するＰ型不純物がＰＭＩＳゲート電極とオーバラップ領域を持つには、少なくともＰＭＩＳゲート電極の側部を酸化して形成されたオフセットサイドウォール酸化膜の膜厚分の距離を熱拡散する必要がある。ところで、Ｎ型エクステンション拡散層のＮ型不純物に対し、Ｐ型エクステンション拡散層のＰ型不純物は、アニール処理によって活性化された場合の拡散長が大きい。その結果、ＮＭＩＳゲート電極とＮ型エクステンション拡散層とのオーバラップ領域と、ＰＭＩＳゲート電極とＰ型エクステンション拡散層とのオーバラップ領域とが自己整合的に形成される。従って、短チャネル特性と駆動能力とに優れたＮＭＩＳ型及びＰＭＩＳ型電界効果トランジスタを実現することができる。
【発明の効果】
【００２４】
本発明に係る半導体装置及びその製造方法によると、半導体基板又は半導体領域におけるゲート電極の両側方部分の掘り込みがなくなると共に、ゲート電極とエクステンション拡散層（不純物拡散層）とのオーバラップ領域のばらつきが低減する。これにより、短チャネル特性に優れ且つ駆動能力に優れたＭＩＳ型半導体装置を実現できる。
【発明を実施するための最良の形態】
【００２５】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２６】
図１は本発明の第１の実施形態に係る半導体装置の要部の断面構成を示している。図１に示すように、上部にＰ型井戸拡散層１５０が形成された、シリコン（Ｓｉ）よりなる半導体基板１００の主面上には、ゲート絶縁膜１６０を介在させたゲート電極２２０が形成されている。ゲート電極２２０は、例えばノンドープのポリシリコン膜にＮ型不純物である、例えばリン（Ｐ）、砒素（Ａｓ）又はアンチモン（Ｓｂ）が注入されたポリシリコン膜が所望のサイズで且つゲート絶縁膜１６０におけるゲート長方向の中央部分に位置するようにパターニングされている。
【００２７】
ゲート絶縁膜１６０は、Ｎ型のＭＩＳ電界効果トランジスタにおけるゲート電極２２０の絶縁膜であると同時に、Ｐ型井戸拡散層１５０が形成された半導体基板１００の表面の酸化を防止する酸化防止膜である。ゲート絶縁膜１６０の構成材料には、誘電率が酸化シリコン（ＳｉＯ２）よりも高い、例えば、窒化シリコン（ＳｉＮ）、酸化ハフニウムシリコン（ＨｆＳｉＯ）、窒化ハフニウムシリコン（ＨｆＳｉＮ）、酸窒化ハフニウム（ＨｆＯＮ）、酸化ハフニウム（ＨｆＯ２）、酸化ハフニウムアルミニウム（ＨｆＡｌＯ）、酸化ランタンアルミニウム（ＬａＡｌＯ３）、酸化ルテニウム（Ｌｕ２Ｏ３）、酸化プラセオジウム（Ｐｒ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化ジスプロシウム（Ｄｙ２Ｏ３）又は酸化ガドリウム（Ｇｄ２Ｏ３）等を用いることができる。
【００２８】
半導体基板１００におけるゲート電極２２０の両側方で且つゲート絶縁膜１６０の直下の領域には、Ｎ型エクステンション拡散層２６０が形成され、該Ｎ型エクステンション拡散層２６０の下側にはＰ型ポケット拡散層３１０が形成されている。
【００２９】
ゲート電極２２０の両側面上及びゲート絶縁膜１６０の上には、熱酸化によって形成された、第１のゲート電極側壁絶縁膜としての断面Ｌ字状のオフセットサイドウォール酸化膜３２０が形成されている。ここでは、オフセットサイドウォール酸化膜３２０の膜厚（物理膜厚）は、ゲート絶縁膜１６０の膜厚（物理膜厚）よりも薄く形成されている。オフセットサイドウォール酸化膜３２０の外側の側面上及び底面上には、第２のゲート電極側壁絶縁膜としての酸化シリコン及び窒化シリコンの積層膜であるサイドウォール３４０が形成されている。
【００３０】
Ｐ型井戸拡散層１５０の上部におけるサイドウォール３４０の外側の領域には、Ｎ型のソースドレーン（Ｓ／Ｄ）拡散層３７０がそれぞれ形成されている。
【００３１】
第１の実施形態に係る半導体装置は、半導体基板１００を酸化から防止する機能を持つゲート絶縁膜１６０の膜厚が、オフセットサイドウォール酸化膜３２０の膜厚よりも厚いため、オフセットサイドウォール酸化膜３２０を形成するための熱酸化工程において、Ｎ型エクステンション拡散層２６０が形成されている半導体基板１００の表面がほとんど酸化されない。このため、半導体基板１００の表面が酸化されることにより生じる基板表面の低下（掘り込み）が生じない。また、Ｎ型エクステンション拡散層２６０の形成用に注入された不純物が減少するという問題も生じることがない。
【００３２】
従って、短チャネル特性と駆動能力とに優れたＭＩＳ型電界効果トランジスタを実現することができる。
【００３３】
なお、第１の実施形態においては、Ｎ型のＭＩＳ電界効果トランジスタを示したが、本発明は、Ｐ型のＭＩＳ電界効果トランジスタよりなる半導体装置にも適用可能である。
【００３４】
以下、前記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００３５】
図２（ａ）〜図２（ｄ）、図３（ａ）〜図３（ｄ）及び図４（ａ）〜図４（ｄ）は本発明の第１の実施形態に係るＮ型のＭＩＳ電界効果トランジスタの製造方法の工程順の断面構成を示している。
【００３６】
まず、図２（ａ）に示すように、シリコンよりなる半導体基板１００の上部に、Ｐ型不純物である、例えば、ホウ素（Ｂ）、フッ化ホウ素（ＢＦ２）、インジウム（Ｉｎ）又はクラスタイオン（Ｂ１０Ｈ１４，Ｂ１８Ｈ２２）を、１×１０１３／ｃｍ２程度のドーズ量でイオン注入して、Ｐ型井戸拡散層１５０を形成する。その後、例えば、原子層堆積（Atomic Layer Deposition：ＡＬＤ）法又は有機金属気相成長（Metal-Organic Chemical Vapor Deposition：ＭＯＣＶＤ）法により、上述した窒化シリコン又は酸化ハフニウムシリコン等の誘電率が酸化シリコンよりも高い誘電体からなり、膜厚（物理膜厚）が１０ｎｍ程度のゲート絶縁膜１６０をＰ型井戸拡散層１５０が形成された半導体基板１００の主面上に形成する。
【００３７】
次に、図２（ｂ）に示すように、例えば、ＣＶＤ法により、半導体基板１００に形成されたゲート絶縁膜１６０の上に、膜厚が１５０ｎｍ程度の不純物が添加されていないノンドープポリシリコン膜１７０Ａを堆積する。
【００３８】
次に、図２（ｃ）に示すように、ノンドープポリシリコン膜１７０Ａに対して、例えばリン、砒素又はアンチモン等よりなる第１のＮ型不純物２００を、１５ｋｅＶの加速エネルギーで且つ１×１０１５／ｃｍ２程度のドーズ量で注入することにより、第１のＮ型不純物がドープされたポリシリコン膜１７０Ｂを形成する。
【００３９】
次に、図２（ｄ）に示すように、リソグラフィ法により、第１のＮ型不純物がドープされたポリシリコン膜１７０Ｂの上に、ゲート電極形成パターンを有するレジストパターン３３０を形成する。
【００４０】
次に、図３（ａ）に示すように、例えばドライエッチングにより、レジストパターン３３０をマスクとしてポリシリコン膜１７０Ｂをパターニングして、ポリシリコン膜１７０Ｂからゲート電極２２０を形成する。その後、レジストパターン３３０をアッシング又は洗浄により除去する。ここで、ゲート電極２２０のゲート長Ｌｇは６０ｎｍ程度である。
【００４１】
次に、図３（ｂ）に示すように、半導体基板１００に、ゲート電極２２０をマスクとし且つゲート絶縁膜１６０を介して、例えばリン、砒素又はアンチモン等よりなる第２のＮ型不純物２４０を、３ｋｅＶの加速エネルギーで且つ１×１０１５／ｃｍ２程度のドーズ量で注入する。これにより、Ｐ型井戸拡散層１５０の上部に第２のＮ型不純物が注入されたＮ型エクステンション拡散層２６０が形成される。このとき、ゲート電極２２０の両側部にも第２のＮ型不純物が注入される。
【００４２】
次に、図３（ｃ）に示すように、半導体基板１００に、ゲート電極２２０をマスクとし且つゲート絶縁膜１６０を介して、例えばホウ素、フッ化ホウ素、インジウム又はクラスタイオン（Ｂ１０Ｈ１４，Ｂ１８Ｈ２２）等よりなるＰ型不純物２９０を１０ｋｅＶの加速エネルギーで且つ１×１０１３／ｃｍ２程度のドーズ量で注入することにより、Ｐ型井戸拡散層１５０におけるＮ型エクステンション拡散層２６０の下側にＰ型ポケット拡散層３１０を形成する。
【００４３】
次に、図３（ｄ）に示すように、ゲート電極２２０に対して、温度が４００℃程度のオゾン（Ｏ３）雰囲気で１０分間程度の熱酸化を行なって、ゲート電極２２０の上部及び両側部に膜厚が６ｎｍのオフセットサイドウォール酸化膜３２０を形成する。このとき、オフセットサイドウォール酸化膜３２０の膜厚は、ゲート絶縁膜１６０の膜厚よりも薄くする。このオフセットサイドウォール酸化膜３２０により、ゲート電極２２０とＮ型エクステンション拡散層２６０とがゲート絶縁膜１６０を介在させて重なる領域（オーバラップ領域）の幅が制御される。
【００４４】
次に、低圧化学気相成長（Low Pressure-Chemical Vapor Deposition：ＬＰ−ＣＶＤ）法又は常圧化学気相成長（Atomospheric Pressure-Chemical Vapor Deposition：ＡＰ−ＣＶＤ）法により、半導体基板１００の上にゲート電極２２０及びオフセットサイドウォール酸化膜３２０を含む全面にわたって、膜厚が１０ｎｍ程度のシリコン酸化膜及び膜厚が５０ｎｍ程度のシリコン窒化膜を堆積する。その後、堆積したシリコン窒化膜及びシリコン酸化膜に対して全面的にエッチバックを行なうことにより、図４（ａ）に示すように、ゲート電極２２０の両側面上及びゲート絶縁膜１６０におけるゲート電極２２０の両側方部分の上に、オフセットサイドウォール酸化膜３２０を介在させたシリコン酸化膜及びシリコン窒化膜の積層膜よりなるサイドウォール３４０を形成する。
【００４５】
次に、図４（ｂ）に示すように、半導体基板１００に、ゲート電極２２０、オフセットサイドウォール酸化膜３２０及びサイドウォール３４０をマスクとして、例えばリン、砒素又はアンチモン等よりなる第３のＮ型不純物を３０ｋｅＶの加速エネルギーで且つ２×１０１５／ｃｍ２程度のドーズ量で注入する。これにより、Ｐ型井戸拡散層１５０におけるゲート電極２２０の両側方の領域であって、Ｎ型エクステンション拡散層２６０及びＰ型ポケット拡散層３１０の外側にＮ型ソースドレーン（Ｓ／Ｄ）拡散層３７０が形成される。続いて、１０５０℃の温度で約２０秒間の急速高温加熱（Rapid Thermal Annealing：ＲＴＡ）処理を行なうことにより、Ｎ型エクステンション拡散層２６０、Ｐ型ポケット拡散層３１０及びＮ型Ｓ／Ｄ拡散層３７０をそれぞれ活性化させる。本工程により、ゲート電極２２０とＮ型エクステンション拡散層２６０とがゲート絶縁膜１６０を介在させて重なる領域（オーバラップ領域）が決定される。
【００４６】
次に、図４（ｃ）に示すように、公知の技術により、ゲート電極２２０の上部及びＮ型Ｓ／Ｄ拡散層３７０の上部に、コバルトシリサイド（ＣｏＳｉ２）又はニッケルシリサイド（ＮｉＳｉ）等のシリサイド層３９０を形成して、ゲート電極２２０及びＮ型Ｓ／Ｄ拡散層３７０を低抵抗化する。
【００４７】
次に、図４（ｄ）に示すように、公知の技術により、シリサイド化されたＮ型Ｓ／Ｄ拡散層３７０、シリサイド化されたゲート電極２２０及びサイドウォール３４０を覆うように、酸化シリコンよりなる層間膜バッファ層４００と層間絶縁膜膜４１０とを堆積する。続いて、堆積した層間絶縁膜４１０の上面を平坦化した後、層間絶縁膜４１０及び層間膜バッファ層４００に、Ｎ型Ｓ／Ｄ拡散層３７０の一方を露出するコンタクトホールを形成する。その後、形成されたコンタクトホールの底面及び壁面に沿ってコンタクトバリアメタル４２０を形成し、該コンタクトバリアメタル４２０の上にコンタクトプラグ４３０を充填する。続いて、層間絶縁膜４１０の上に、コンタクトプラグ４３０と接続されるようにメタル配線４４０を選択的に形成して、第１の実施形態に係る半導体装置を得る。
【００４８】
前述した従来技術においては、ゲート電極２２にオフセットサイドウォール酸化膜３２を形成するための酸化を行なった後に、エクステンション拡散層２６を形成する不純物注入を行なうため、ゲート電極２２とエクステンション拡散層２６とが重なる領域（オーバラップ領域）の幅は、図１２（ｄ）に示すように、エクステンション拡散層２６の拡散長Δｄからオフセットサイドウォール酸化膜３２の膜厚を差し引いた値となり、すなわち、以下の［式１］で表わされる。
【００４９】
（オーバラップ領域）＝（エクステンション拡散層の拡散長Δｄ）−（オフセットサイドウォール酸化膜の膜厚）………［式１］
これに対し、第１の実施形態においては、エクステンション拡散層２６０を形成する不純物注入を行なった後に、オフセットサイドウォール酸化膜３２０を形成するための酸化を行なうため、オーバラップ領域の幅は、図３（ｂ）に示すエクステンション拡散層２６０の拡散長Δｄからゲート電極２２０の側部が酸化されたことによる膜減り分を差し引いた値となり、以下の［式２］で表わされる。
【００５０】
（オーバラップ領域）＝（エクステンション拡散層の拡散長Δｄ）−（ゲート電極側壁の酸化による膜減り量）………［式２］
［式１］で示した従来技術のオーバラップ領域におけるオフセットサイドウォール酸化膜の膜厚のばらつきは、ゲート電極の側部が酸化による膜減りによって生じるばらつきに加え、ゲート電極におけるゲート長方向の両側面が互いに対向する方向に酸化成長することによって生じるばらつきをも含む。
【００５１】
従って、第１の実施形態においては、従来技術のオーバラップ領域の幅のばらつきに対し、ゲート電極のゲート長方向に対向する両側面が酸化成長することによって生じるばらつきを含まないことにより、オーバラップ領域の幅のばらつきを低減することができる。
【００５２】
その上、第１の実施形態においては、半導体基板１００を酸化から防止するゲート絶縁膜１６０の膜厚は、オフセットサイドウォール酸化膜３２０の膜厚よりも厚いため、オフセットサイドウォール酸化膜３２０を形成するための熱酸化工程において、Ｎ型エクステンション拡散層２６０が形成されている半導体基板１００の表面はほとんど酸化されることがない。このため、熱酸化によって半導体基板１００のシリコン層の表面が低下する（掘り込まれる）という問題が生じない。また、Ｎ型エクステンション拡散層２６０に注入された不純物が減少するという問題も生じることがない。
【００５３】
従って、短チャネル特性と駆動能力とに優れたＭＩＳ型電界効果トランジスタを実現することができる。
【００５４】
なお、第１の実施状態においては、Ｎ型のＭＩＳ電界効果トランジスタ及びその製造方法を説明したが、Ｐ型のＭＩＳ電界効果トランジスタに適用することも可能である。
【００５５】
さらに、ゲート電極２２０の側面上に形成したオフセットサイドウォール酸化膜３２０は、常温で形成する誘導結合型プラズマ酸化法により形成してもよい。
【００５６】
（第２の実施形態）
以下、第２の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
【００５７】
図５（ａ）〜図５（ｃ）、図６（ａ）〜図６（ｃ）、図７（ａ）〜図７（ｃ）及び図８（ａ）〜図８（ｃ）は本発明の第２の実施形態に係る相補（complemetary）型のＭＩＳ電界効果トランジスタの製造方法の工程順の断面構成を示している。
【００５８】
まず、図５（ａ）に示すように、シリコン（Ｓｉ）よりなる半導体基板１００の上部に選択的に溝（trench）を形成し、形成された溝に絶縁膜を埋め込んで素子分離層（shallow trench isolation：ＳＴＩ）１１０を形成する。これにより、半導体基板１００は、ＮＭＩＳ領域１２０とＰＭＩＳ領域１３０とに区画される。その後、ＮＭＩＳ領域１２０の上部に、Ｐ型不純物である、例えば、ホウ素（Ｂ）、フッ化ホウ素（ＢＦ２）、インジウム（Ｉｎ）又はクラスタイオン（Ｂ１０Ｈ１４，Ｂ１８Ｈ２２）を、１×１０１３／ｃｍ２程度のドーズ量で注入して、Ｐ型井戸拡散層１５０を形成する。続いて、ＰＭＩＳ領域１３０の上部に、Ｎ型不純物である、例えば、リン（Ｐ）、砒素（Ａｓ）又はアンチモン（Ｓｂ）を、１×１０１３／ｃｍ２程度のドーズ量で注入して、Ｎ型井戸拡散層１４０を形成する。なお、Ｐ型井戸拡散層１５０とＮ型井戸拡散層１４０との形成順序は特に問われない。その後、例えば原子層堆積法又は有機金属気相成長法により、誘電率が酸化シリコンよりも高い誘電体からなり、膜厚（物理膜厚）が１０ｎｍ程度のゲート絶縁膜１６０をＰ型井戸拡散層１５０及びＮ型井戸拡散層１４０が形成された半導体基板１００の主面上に形成する。
【００５９】
ここで、ゲート絶縁膜１６０は、ＭＩＳ型電界効果トランジスタの絶縁膜であると同時に、Ｐ型井戸拡散層１５０とＮ型井戸拡散層１４０が形成された半導体基板１００表面の酸化を防止する酸化防止膜である。また、ゲート絶縁膜材料には、第１の実施形態と同様に、例えば、窒化シリコン（ＳｉＮ）、酸化ハフニウムシリコン（ＨｆＳｉＯ）、窒化ハフニウムシリコン（ＨｆＳｉＮ）、酸窒化ハフニウム（ＨｆＯＮ）、酸化ハフニウム（ＨｆＯ２）、酸化ハフニウムアルミニウム（ＨｆＡｌＯ）、酸化ランタンアルミニウム（ＬａＡｌＯ３）、酸化ルテニウム（Ｌｕ２Ｏ３）、酸化プラセオジウム（Ｐｒ２Ｏ３）、酸化ジルコニウム（ＺｒＯ２）、酸化タンタル（Ｔａ２Ｏ５）、酸化ジスプロシウム（Ｄｙ２Ｏ３）又は酸化ガドリウム（Ｇｄ２Ｏ３）等を用いることができる。
【００６０】
次に、図５（ｂ）に示すように、例えば、ＣＶＤ法により、半導体基板１００に形成したゲート絶縁膜１６０の上に、膜厚が１５０ｎｍ程度のノンドープポリシリコン膜１７０Ａを堆積する。続いて、リソグラフィ法により、ノンドープポリシリコン膜１７０Ａの上に、ＰＭＩＳ領域１３０を覆う第１のレジストパターン３３０を形成する。続いて、第１のレジストパターン３３０をマスクとして、ノンドープポリシリコン膜１７０Ａに対して、例えばリン、砒素又はアンチモン等よりなる第１のＮ型不純物２００を、１５ｋｅＶの加速エネルギーで且つ１×１０１５／ｃｍ２程度のドーズ量で注入することにより、ノンドープポリシリコン膜１７０ＡにおけるＮＭＩＳ領域１２０に、第１のＮ型不純物がドープされたポリシリコン膜１７０Ｂを形成する。
【００６１】
次に、図５（ｃ）に示すように、第１のレジストパターン３３０を除去した後、リソグラフィ法により、ポリシリコン膜１７０Ｂの上に、ＮＭＩＳ領域１２０を覆う第２のレジストパターン３３１を形成する。続いて、第２のレジストパターン３３１をマスクとして、ＰＭＩＳ領域１３０のノンドープポリシリコン膜１７０Ａに対して、例えばホウ素、フッ化ホウ素、インジウム又は又はクラスタイオン（Ｂ１０Ｈ１４，Ｂ１８Ｈ２２）等よりなる第１のＰ型不純物２１０を、２ｋｅＶの加速エネルギーで且つ１×１０１５／ｃｍ２程度のドーズ量で注入することにより、ノンドープポリシリコン膜１７０Ａから、第１のＰ型不純物がドープされたポリシリコン膜１７０Ｃを形成する。
【００６２】
次に、図６（ａ）に示すように、第２のレジストパターン３３１を除去した後、リソグラフィ法により、第１のＮ型不純物がドープされたポリシリコン膜１７０Ｂの上にＮＭＩＳゲート電極形成パターンを有すると共に、第１のＰ型不純物がドープされたポリシリコン膜１７０Ｃの上にＰＭＩＳゲート電極形成パターンを有する第３のレジストパターン３３２を形成する。
【００６３】
次に、図６（ｂ）に示すように、例えばドライエッチングにより、第３のレジストパターン３３２をマスクとして、ＮＭＩＳ領域１２０におけるポリシリコン膜１７０Ｂ及びＰＮＩＳ領域１３０におけるポリシリコン膜１７０Ｃをパターニングして、ポリシリコン膜１７０ＢからＮＭＩＳゲート電極２２０を形成する共に、ポリシリコン膜１７０ＣからＰＭＩＳゲート電極２３０を形成する。その後、第３のレジストパターン３３０をアッシング又は洗浄により除去する。ここで、ＮＭＩＳゲート電極２２０及びＰＭＩＳゲート電極２３０の各ゲート長Ｌｇは６０ｎｍ程度である。
【００６４】
次に、図６（ｃ）に示すように、リソグラフィ法により、ＰＭＩＳゲート電極２３０を含めＰＭＩＳ領域１３０を覆う第４のレジストパターン３３３を形成する。続いて、形成した第４のレジストパターン３３３及びＮＭＩＳゲート電極２２０をマスクとし、且つゲート絶縁膜１６０を介して、例えばリン、砒素又はアンチモン等よりなる第２のＮ型不純物２４０を、３ｋｅＶ程度の加速エネルギーで且つ１×１０１５／ｃｍ２程度のドーズ量で注入する。これにより、Ｐ型井戸拡散層１５０の上部に第２のＮ型不純物が注入されたＮ型エクステンション拡散層２６０が形成される。このとき、ＮＭＩＳゲート電極２２０の両側部にも第２のＮ型不純物が注入される。
【００６５】
次に、図７（ａ）に示すように、再度、第４のレジストパターン３３３及びＮＭＩＳゲート電極２２０をマスクとし且つゲート絶縁膜１６０を介して、例えばホウ素、フッ化ホウ素、インジウム又はクラスタイオン（Ｂ１０Ｈ１４，Ｂ１８Ｈ２２）等よりなる第３のＰ型不純物２９０を１０ｋｅＶ程度の加速エネルギーで且つ１×１０１３／ｃｍ２程度のドーズ量で注入することにより、Ｐ型井戸拡散層１５０におけるＮ型エクステンション拡散層２６０の下側にＰ型ポケット拡散層３１０を形成する。その後、第４のレジストパターン３３３をアッシング又は洗浄により除去する。
【００６６】
次に、図７（ｂ）に示すように、リソグラフィ法により、ＮＭＩＳゲート電極２２０を含めＮＭＩＳ領域１２０を覆う第５のレジストパターン３３４を形成する。続いて、形成した第５のレジストパターン３３４及びＰＭＩＳゲート電極２３０をマスクとし、且つゲート絶縁膜１６０を介して、例えばホウ素、フッ化ホウ素、インジウム又はクラスタイオン（Ｂ１０Ｈ１４，Ｂ１８Ｈ２２）等よりなる第２のＰ型不純物２５０を、１ｋｅＶ程度の加速エネルギーで且つ１×１０１５／ｃｍ２程度のドーズ量で注入する。これにより、Ｎ型井戸拡散層１４０の上部に第３のＰ型不純物が注入されたＰ型エクステンション拡散層２７０が形成される。このとき、ＰＭＩＳゲート電極２３０の両側部にも第３のＰ型不純物が注入される。
【００６７】
次に、図７（ｃ）に示すように、再度、第５のレジストパターン３３４及びＰＭＩＳゲート電極２３０をマスクとし且つゲート絶縁膜１６０を介して、例えばリン、砒素又はアンチモン等よりなる第３のＮ型不純物２８０を３０ｋｅＶの加速エネルギーで且つ１×１０１３／ｃｍ２程度のドーズ量で注入することにより、Ｎ型井戸拡散層１４０におけるＰ型エクステンション拡散層２７０の下側にＮ型ポケット拡散層３００を形成する。その後、第５のレジストパターン３３４をアッシング又は洗浄により除去する。
【００６８】
次に、図８（ａ）に示すように、ＮＭＩＳゲート電極２２０及びＰＭＩＳゲート電極２３０に対して、温度が４００℃程度のオゾン（Ｏ３）雰囲気で１０分間程度の熱酸化を行なって、ＮＭＩＳゲート電極２２０及びＰＭＩＳゲート電極２３０の各上部及び両側部にそれぞれ膜厚が６ｎｍのオフセットサイドウォール酸化膜３２０を形成する。このとき、オフセットサイドウォール酸化膜３２０の膜厚は、ゲート絶縁膜１６０の膜厚よりも薄くする。このオフセットサイドウォール酸化膜３２０により、ＮＭＩＳゲート電極２２０とＮ型エクステンション拡散層２６０及びＰＭＩＳゲート電極２３０とＰ型エクステンション拡散層２７０とがそれぞれゲート絶縁膜１６０を介在させて重なる領域（オーバラップ領域）の幅が制御される。ここで、ＰＭＩＳゲート電極２３０の側面及び上面に形成されるオフセットサイドウォール酸化膜３２０の膜厚は、ＮＭＩＳゲート電極２２０の側面及び上面に形成されるオフセットサイドウォール酸化膜３２０の膜厚と比べて１．１倍程度厚い。
【００６９】
次に、低圧化学気相成長又は常圧化学気相成長法により、半導体基板１００の上に、ＮＭＩＳゲート電極２２０、ＰＭＩＳゲート電極２３０及び各オフセットサイドウォール酸化膜３２０を含む全面にわたって、膜厚が１０ｎｍ程度のシリコン酸化膜及び膜厚が５０ｎｍ程度のシリコン窒化膜を堆積する。その後、堆積したシリコン窒化膜及びシリコン酸化膜に対して全面的にエッチバックを行なうことにより、図８（ｂ）に示すように、ＮＭＩＳゲート電極２２０の両側面上及びゲート絶縁膜１６０におけるＮＭＩＳゲート電極２２０の両側方部分の上と、ＰＭＩＳゲート電極２３０の両側面上及びゲート絶縁膜１６０におけるＰＭＩＳゲート電極２３０の両側方部分の上とに、それぞれオフセットサイドウォール酸化膜３２０を介在させたシリコン酸化膜及びシリコン窒化膜の積層膜よりなるサイドウォール３４０を形成する。
【００７０】
その後、半導体基板１００のＮＭＩＳ領域１２０にＮ型ソースドレーン（Ｓ／Ｄ）拡散層３７０を形成し、続いて、ＰＭＩＳ領域１３０にＰ型ソースドレーン（Ｓ／Ｄ）拡散層３８０を形成する。具体的には、ＰＭＩＳ領域１３０をレジスト膜（図示せず）で覆うと共に、ＮＭＩＳゲート電極２２０、オフセットサイドウォール酸化膜３２０及びサイドウォール３４０をマスクとして、半導体基板１００に例えばリン、砒素又はアンチモン等よりなる第４のＮ型不純物を３０ｋｅＶ程度の加速エネルギーで且つ２×１０１５／ｃｍ２程度のドーズ量で注入する。これにより、ＮＭＩＳ領域１２０のＰ型井戸拡散層１５０におけるＮＭＩＳゲート電極２２０の両側方の領域であって、Ｎ型エクステンション拡散層２６０及びＰ型ポケット拡散層３１０の外側にＮ型ソースドレーン（Ｓ／Ｄ）拡散層３７０が形成される。続いて、ＰＭＩＳ領域１３０を覆うレジスト膜を除去した後、ＮＭＩＳ領域１２０をレジスト膜（図示せず）で覆うと共に、ＰＭＩＳゲート電極２３０、オフセットサイドウォール酸化膜３２０及びサイドウォール３４０をマスクとして、半導体基板１００に例えばホウ素、フッ化ホウ素、インジウム又はクラスタイオン（Ｂ１０Ｈ１４，Ｂ１８Ｈ２２）等よりなる第４のＰ型不純物を２ｋｅＶ程度の加速エネルギーで且つ２×１０１５／ｃｍ２程度のドーズ量で注入する。これにより、ＰＭＩＳ領域１３０のＮ型井戸拡散層１４０におけるＰＭＩＳゲート電極２３０の両側方の領域であって、Ｐ型エクステンション拡散層２７０及びＮ型ポケット拡散層３００の外側にＰ型ソースドレーン（Ｓ／Ｄ）拡散層３８０が形成される。なお、Ｎ型Ｓ／Ｄ拡散層３７０とＰ型Ｓ／Ｄ拡散層３８０との形成順序は特に問われない。
【００７１】
続いて、例えば１０５０℃の温度で約２０秒間の急速高温加熱処理を行なうことにより、ＮＭＩＳ領域１２０において、Ｎ型エクステンション拡散層２６０、Ｐ型ポケット拡散層３１０及びＮ型Ｓ／Ｄ拡散層３７０をそれぞれ活性化させると共に、ＰＭＩＳ領域１３０において、Ｐ型エクステンション拡散層２７０、Ｎ型ポケット拡散層３００及びＰ型Ｓ／Ｄ拡散層３８０をそれぞれ活性化させる。
【００７２】
本工程により、ＮＭＩＳゲート電極２２０とＮ型エクステンション拡散層２６０とがゲート絶縁膜１６０を介在させて重なる領域（オーバラップ領域）と、ＰＭＩＳゲート電極２３０とＰ型エクステンション拡散層２７０とがゲート絶縁膜１６０を介在させて重なる領域（オーバラップ領域）とが決定される。
【００７３】
その後、公知の技術により、ＮＭＩＳゲート電極２２０の上部及びＮ型Ｓ／Ｄ拡散層３７０の上部と、ＰＭＩＳゲート電極２３０の上部及びＰ型Ｓ／Ｄ拡散層３８０の上部とに、コバルトシリサイド又はニッケルシリサイド等のシリサイド層３９０を形成して、ＮＭＩＳゲート電極２２０及びＮ型Ｓ／Ｄ拡散層３７０並びにＰＭＩＳゲート電極２３０及びＰ型Ｓ／Ｄ拡散層３８０をそれぞれ低抵抗化する。
【００７４】
次に、図８（ｃ）に示すように、公知の技術により、シリサイド化されたＮ型Ｓ／Ｄ拡散層３７０及びＰ型Ｓ／Ｄ拡散層３８０並びにシリサイド化されたＮＭＩＳゲート電極２２０及びＰＭＩＳゲート電極２３０を覆うように、酸化シリコンよりなる層間膜バッファ層４００と層間絶縁膜膜４１０とを堆積する。続いて、堆積した層間絶縁膜４１０の上面を平坦化した後、層間絶縁膜４１０及び層間膜バッファ層４００に、Ｎ型Ｓ／Ｄ拡散層３７０の一方及びＰ型Ｓ／Ｄ拡散層３８０の一方をそれぞれ露出するコンタクトホールを形成する。その後、形成された各コンタクトホールの底面及び壁面に沿ってコンタクトバリアメタル４２０をそれぞれ形成し、各コンタクトバリアメタル４２０の上にそれぞれコンタクトプラグ４３０を充填する。続いて、層間絶縁膜４１０の上に、各コンタクトプラグ４３０と接続されるようにメタル配線４４０を選択的に形成して、第２の実施形態に係る相補型の半導体装置を得る。
【００７５】
前述した従来技術においては、ゲート電極２２にオフセットサイドウォール酸化膜３２を形成するための酸化を行なった後に、エクステンション拡散層２６を形成する不純物注入を行なうため、ゲート電極２２とエクステンション拡散層２６とが重なる領域（オーバラップ領域）の幅は、図１２（ｄ）に示すように、エクステンション拡散層２６の拡散長Δｄからオフセットサイドウォール酸化膜３２の膜厚を差し引いた値となり、すなわち、上記の［式１］で表わされる。
【００７６】
これに対し、第２の実施形態においては、エクステンション拡散層２６０、２７０を形成する不純物注入を行なった後に、オフセットサイドウォール酸化膜３２０を形成するための酸化を行なうため、オーバラップ領域の幅は、図８（ｂ）に示すＮ型エクステンション拡散層２６０の拡散長ΔｄからＮＭＩＳゲート電極２２０の側部が酸化されたことによる膜減り分を差し引いた値となり、上記の［式２］で表わされる。これはＰ型エクステンション拡散層２７０においても同様である。
【００７７】
［式１］で示した従来技術のオーバラップ領域におけるオフセットサイドウォール酸化膜の膜厚のばらつきは、ゲート電極の側部が酸化による膜減りによって生じるばらつきに加え、ゲート電極のゲート長方向に対向する両側面が酸化成長することによって生じるばらつきをも含む。
【００７８】
従って、第２の実施形態においては、従来技術のオーバラップ領域の幅のばらつきに対し、ゲート電極のゲート長方向に対向する両側面が酸化成長することによって生じるばらつきを含まないことにより、オーバラップ領域の幅のばらつきを低減することができる。
【００７９】
その上、第２の実施形態においては、半導体基板１００を酸化から防止するゲート絶縁膜１６０の膜厚は、オフセットサイドウォール酸化膜３２０の膜厚よりも厚いため、オフセットサイドウォール酸化膜３２０を形成するための熱酸化工程において、Ｎ型エクステンション拡散層２６０及びＰ型エクステンション拡散層２７０が形成されている半導体基板１００の表面はほとんど酸化されない。このため、熱酸化によって半導体基板１００のシリコン層の表面が低下する（掘り込まれる）という問題が生じない。また、Ｎ型エクステンション拡散層２６０及びＰ型エクステンション拡散層２７０に注入された不純物が減少するという問題も生じることがない。
【００８０】
さらに、第２の実施形態においては、ＮＭＩＳ領域１２０にＮ型エクステンション拡散層２６０を形成すると同時にＮＭＩＳゲート電極２２０の両側部にも第２のＮ型不純物２４０を注入する工程と、ＰＭＩＳ領域１３０にＰ型エクステンション拡散層２７０を形成すると同時にＰＭＩＳゲート電極２３０の両側部にも第２のＰ型不純物２５０を注入する工程との後に、オフセットサイドウォール酸化膜３２０を形成するための酸化を行なう。このため、第２のＮ型不純物２４０が側部に注入されたＮＭＩＳゲート電極２２０の側部の酸化膜の膜厚に対し、酸化係数がより大きい第２のＰ型不純物２５０が側部に注入されたＰＭＩＳゲート電極２３０の側部に形成される酸化膜の膜厚の方が１．１倍程度厚くなる。
【００８１】
一方、シリコンよりなる半導体基板１００に形成されたＮ型エクステンション拡散層２６０に注入された第２のＮ型不純物２４０に対して、半導体基板１００に形成されたＰ型エクステンション拡散層２７０に注入された第２のＰ型不純物２５０は、アニール処理によって活性化された場合の拡散長が１．２倍程度大きい。このため、ＮＭＩＳゲート電極２２０とＮ型エクステンション拡散層２６０とがゲート絶縁膜１６０を介在させて重なる領域と、ＰＭＩＳゲート電極２３０とＰ型エクステンション拡散層２７０とがゲート絶縁膜１６０を介在させて重なる領域とが自己整合的に形成される。
【００８２】
従って、短チャネル特性と駆動能力とに優れた相補型のＭＩＳ型電界効果トランジスタを実現することができる。
【００８３】
なお、各ゲート電極２２０、２３０の側部に形成したオフセットサイドウォール酸化膜３２０は、常温で形成する誘導結合型プラズマ酸化法により形成してもよい。
【００８４】
（第２の実施形態の一変形例）
以下、第２の実施形態の一変形例に係る半導体装置の製造方法について図面を参照しながら説明する。
【００８５】
図９（ａ）〜図９（ｃ）、図１０（ａ）〜図１０（ｃ）、図１１（ａ）及び図１１（ｂ）は本発明の第２の実施形態の一変形例に係る相補（complemetary）型のＭＩＳ電界効果トランジスタの製造方法の工程順の断面構成を示している。
【００８６】
本変形例においては、相補型のＭＩＳ電界効果トランジスタにおけるＮＭＩＳゲート電極及びＰＭＩＳゲート電極をパターニングする工程までは、第２の実施形態と同一であるため説明を省略し、各ゲート電極のパターニング工程の後から説明する。
【００８７】
まず、図９（ａ）に示す工程により、シリコンよりなる半導体基板１００が素子分離層１１０によりＮＭＩＳ領域１２０とＰＭＩＳ領域１３０とに区画され、半導体基板１００におけるＮＭＩＳ領域１２０の上部にはＰ型井戸拡散層１５０が形成され、ＰＭＩＳ領域１３０の上部にはＮ型井戸拡散層１４０が形成されている。Ｐ型井戸拡散層１５０及びＮ型井戸拡散層１４０が形成された半導体基板１００の主面上には、膜厚が１０ｎｍ程度の誘電率が高いゲート絶縁膜１６０が形成されている。ゲート絶縁膜１６０におけるＮＭＩＳ領域１２０には、ゲート長が６０ｎｍ程度のＮＭＩＳゲート電極２２０が形成され、ＰＭＩＳ領域１３０には、ゲート長が６０ｎｍ程度のＰＭＩＳゲート電極２３０が形成されている。
【００８８】
次に、図９（ｂ）に示すように、リソグラフィ法により、ＰＭＩＳゲート電極２３０を含めＰＭＩＳ領域１３０を覆う第１のレジストパターン３３０を形成する。続いて、形成した第１のレジストパターン３３０及びＮＭＩＳゲート電極２２０をマスクとし、且つゲート絶縁膜１６０を介して、例えばリン、砒素又はアンチモン等よりなる第２のＮ型不純物２４０を、３ｋｅＶの加速エネルギーで且つ１×１０１５／ｃｍ２程度のドーズ量で注入する。これにより、Ｐ型井戸拡散層１５０の上部に第２のＮ型不純物が注入されたＮ型エクステンション拡散層２６０が形成される。このとき、ＮＭＩＳゲート電極２２０の両側部にも第２のＮ型不純物が注入される。
【００８９】
次に、図９（ｃ）に示すように、再度、第１のレジストパターン３３０及びＮＭＩＳゲート電極２２０をマスクとし且つゲート絶縁膜１６０を介して、例えばホウ素、フッ化ホウ素、インジウム又はクラスタイオン（Ｂ１０Ｈ１４，Ｂ１８Ｈ２２）等よりなる第３のＰ型不純物２９０を１０ｋｅＶの加速エネルギーで且つ１×１０１３／ｃｍ２程度のドーズ量で注入することにより、Ｐ型井戸拡散層１５０におけるＮ型エクステンション拡散層２６０の下側にＰ型ポケット拡散層３１０を形成する。その後、第１のレジストパターン３３０をアッシング又は洗浄により除去する。
【００９０】
次に、図１０（ａ）に示すように、ＮＭＩＳゲート電極２２０及びＰＭＩＳゲート電極２３０に対して、温度が４００℃程度のオゾン（Ｏ３）雰囲気で１０分間程度の熱酸化を行なって、ＮＭＩＳゲート電極２２０及びＰＭＩＳゲート電極２３０の各上部及び両側部にそれぞれ膜厚が６ｎｍのオフセットサイドウォール酸化膜３２０を形成する。オフセットサイドウォール酸化膜３２０の膜厚は、ゲート絶縁膜１６０の膜厚よりも薄く形成する。このオフセットサイドウォール酸化膜３２０により、ＮＭＩＳゲート電極２２０とＮ型エクステンション拡散層２６０及びＰＭＩＳゲート電極２３０とＰ型エクステンション拡散層２７０とがそれぞれゲート絶縁膜１６０を介在させて重なる領域（オーバラップ領域）の幅が制御される。
【００９１】
次に、図１０（ｂ）に示すように、リソグラフィ法により、ＮＭＩＳゲート電極２２０を含めＮＭＩＳ領域１２０を覆う第２のレジストパターン３３１を形成する。続いて、形成した第２のレジストパターン３３１、ＰＭＩＳゲート電極２３０及びオフセットサイドウォール酸化膜３２０をマスクとし、且つゲート絶縁膜１６０及びオフセットサイドウォール酸化膜３２０を介して、例えばホウ素、フッ化ホウ素、インジウム又はクラスタイオン（Ｂ１０Ｈ１４，Ｂ１８Ｈ２２）等よりなる第２のＰ型不純物２５０を、１ｋｅＶ程度の加速エネルギーで且つ１×１０１５／ｃｍ２程度のドーズ量で注入する。これにより、Ｎ型井戸拡散層１４０の上部に第３のＰ型不純物が注入されたＰ型エクステンション拡散層２７０が形成される。
【００９２】
次に、図１０（ｃ）に示すように、再度、第２のレジストパターン３３１、ＰＭＩＳゲート電極２３０及びオフセットサイドウォール酸化膜３２０をマスクとし、且つゲート絶縁膜１６０及びオフセットサイドウォール酸化膜３２０を介して、例えばリン、砒素又はアンチモン等よりなる第３のＮ型不純物２８０を３０ｋｅＶの加速エネルギーで且つ１×１０１３／ｃｍ２程度のドーズ量で注入することにより、Ｎ型井戸拡散層１４０におけるＰ型エクステンション拡散層２７０の下側にＮ型ポケット拡散層３００を形成する。その後、第２のレジストパターン３３１をアッシング又は洗浄により除去する。
【００９３】
次に、低圧化学気相成長又は常圧化学気相成長法により、半導体基板１００の上に、ＮＭＩＳゲート電極２２０、ＰＭＩＳゲート電極２３０及び各オフセットサイドウォール酸化膜３２０を含む全面にわたって、膜厚が１０ｎｍ程度のシリコン酸化膜及び膜厚が５０ｎｍ程度のシリコン窒化膜を堆積する。その後、堆積したシリコン窒化膜及びシリコン酸化膜に対して全面的にエッチバックを行なうことにより、図１１（ａ）に示すように、ＮＭＩＳゲート電極２２０の両側面上及びゲート絶縁膜１６０におけるＮＭＩＳゲート電極２２０の両側方部分の上と、ＰＭＩＳゲート電極２３０の両側面上及びゲート絶縁膜１６０におけるＰＭＩＳゲート電極２３０の両側方部分の上とに、それぞれオフセットサイドウォール酸化膜３２０を介在させたシリコン酸化膜及びシリコン窒化膜の積層膜よりなるサイドウォール３４０を形成する。
【００９４】
その後、半導体基板１００のＮＭＩＳ領域１２０にＮ型ソースドレーン（Ｓ／Ｄ）拡散層３７０を形成し、続いて、ＰＭＩＳ領域１３０にＰ型ソースドレーン（Ｓ／Ｄ）拡散層３８０を形成する。具体的には、ＰＭＩＳ領域１３０をレジスト膜（図示せず）で覆うと共に、ＮＭＩＳゲート電極２２０、オフセットサイドウォール酸化膜３２０及びサイドウォール３４０をマスクとして、半導体基板１００に例えばリン、砒素又はアンチモン等よりなる第４のＮ型不純物を３０ｋｅＶの加速エネルギーで且つ２×１０１５／ｃｍ２程度のドーズ量で注入する。これにより、ＮＭＩＳ領域１２０のＰ型井戸拡散層１５０におけるＮＭＩＳゲート電極２２０の両側方の領域であって、Ｎ型エクステンション拡散層２６０及びＰ型ポケット拡散層３１０の外側にＮ型ソースドレーン（Ｓ／Ｄ）拡散層３７０が形成される。続いて、ＰＭＩＳ領域１３０を覆うレジスト膜を除去した後、ＮＭＩＳ領域１２０をレジスト膜（図示せず）で覆うと共に、ＰＭＩＳゲート電極２３０、オフセットサイドウォール酸化膜３２０及びサイドウォール３４０をマスクとして、半導体基板１００に例えばホウ素、フッ化ホウ素、インジウム又はクラスタイオン（Ｂ１０Ｈ１４，Ｂ１８Ｈ２２）等よりなるリ第４のＰ型不純物を２ｋｅＶの加速エネルギーで且つ２×１０１５／ｃｍ２程度のドーズ量で注入する。これにより、ＰＭＩＳ領域１３０のＮ型井戸拡散層１４０におけるＰＭＩＳゲート電極２３０の両側方の領域であって、Ｐ型エクステンション拡散層２７０及びＮ型ポケット拡散層３００の外側にＰ型ソースドレーン（Ｓ／Ｄ）拡散層３８０が形成される。なお、Ｎ型Ｓ／Ｄ拡散層３７０とＰ型Ｓ／Ｄ拡散層３８０との形成順序は特に問われない。
【００９５】
続いて、１０５０℃の温度で約２０秒間の急速高温加熱処理を行なうことにより、ＮＭＩＳ領域１２０において、Ｎ型エクステンション拡散層２６０、Ｐ型ポケット拡散層３１０及びＮ型Ｓ／Ｄ拡散層３７０をそれぞれ活性化させると共に、ＰＭＩＳ領域１３０において、Ｐ型エクステンション拡散層２７０、Ｎ型ポケット拡散層３００及びＰ型Ｓ／Ｄ拡散層３８０をそれぞれ活性化させる。
【００９６】
本工程により、ＮＭＩＳゲート電極２２０とＮ型エクステンション拡散層２６０とがゲート絶縁膜１６０を介在させて重なる領域（オーバラップ領域）と、ＰＭＩＳゲート電極２３０とＰ型エクステンション拡散層２７０とがゲート絶縁膜１６０を介在させて重なる領域（オーバラップ領域）とが決定される。
【００９７】
その後、公知の技術により、ＮＭＩＳゲート電極２２０の上部及びＮ型Ｓ／Ｄ拡散層３７０の上部と、ＰＭＩＳゲート電極２３０の上部及びＰ型Ｓ／Ｄ拡散層３８０の上部とに、コバルトシリサイド又はニッケルシリサイド等のシリサイド層３９０を形成して、ＮＭＩＳゲート電極２２０及びＮ型Ｓ／Ｄ拡散層３７０並びにＰＭＩＳゲート電極２３０及びＰ型Ｓ／Ｄ拡散層３８０をそれぞれ低抵抗化する。
【００９８】
次に、図１１（ｂ）に示すように、公知の技術により、シリサイド化されたＮ型Ｓ／Ｄ拡散層３７０及びＰ型Ｓ／Ｄ拡散層３８０並びにシリサイド化されたＮＭＩＳゲート電極２２０及びＰＭＩＳゲート電極２３０を覆うように、酸化シリコンよりなる層間膜バッファ層４００と層間絶縁膜膜４１０とを堆積する。続いて、堆積した層間絶縁膜４１０の上面を平坦化した後、層間絶縁膜４１０及び層間膜バッファ層４００に、Ｎ型Ｓ／Ｄ拡散層３７０の一方及びＰ型Ｓ／Ｄ拡散層３８０の一方をそれぞれ露出するコンタクトホールを形成する。その後、形成された各コンタクトホールの底面及び壁面に沿ってコンタクトバリアメタル４２０をそれぞれ形成し、各コンタクトバリアメタル４２０の上にそれぞれコンタクトプラグ４３０を充填する。続いて、層間絶縁膜４１０の上に、各コンタクトプラグ４３０と接続されるようにメタル配線４４０を選択的に形成して、本変形例に係る相補型の半導体装置を得る。
【００９９】
前述した従来技術においては、ゲート電極２２にオフセットサイドウォール酸化膜３２を形成するための酸化を行なった後に、エクステンション拡散層２６を形成する不純物注入を行なうため、ゲート電極２２とエクステンション拡散層２６とが重なる領域（オーバラップ領域）の幅は、図１２（ｄ）に示すように、エクステンション拡散層２６の拡散長Δｄからオフセットサイドウォール酸化膜３２の膜厚を差し引いた値となり、すなわち、上記の［式１］で表わされる。
【０１００】
これに対し、本変形例においては、Ｎ型エクステンション拡散層２６０を形成する不純物注入を行なった後に、オフセットサイドウォール酸化膜３２０を形成するための酸化を行なうため、オーバラップ領域の幅は、図１１（ａ）に示すＮ型エクステンション拡散層２６０の拡散長ΔｄからＮＭＩＳゲート電極２２０の側部が酸化されたことによる膜減り分を差し引いた値となり、上記の［式２］で表わされる。
【０１０１】
［式１］で示した従来技術のオーバラップ領域におけるオフセットサイドウォール酸化膜の膜厚のばらつきは、ゲート電極の側部が酸化による膜減りによって生じるばらつきに加え、ゲート電極のゲート長方向に対向する両側面が酸化成長することによって生じるばらつきをも含む。
【０１０２】
従って、従来技術のオーバラップ領域の幅のばらつきに対し、本変形例においては、ゲート電極のゲート長方向に対向する両側面が酸化成長することによって生じるばらつきを含まないことにより、オーバラップ領域の幅のばらつきを低減することができる。
【０１０３】
その上、本変形例においては、半導体基板１００を酸化から防止するゲート絶縁膜１６０の膜厚は、オフセットサイドウォール酸化膜３２０の膜厚よりも厚いため、オフセットサイドウォール酸化膜３２０を形成するための熱酸化工程において、Ｎ型エクステンション拡散層２６０及びＰ型エクステンション拡散層２７０が形成されている半導体基板１００の表面はほとんど酸化されない。このため、熱酸化によって半導体基板１００のシリコン層の表面が低下する（掘り込まれる）という問題が生じない。また、Ｎ型エクステンション拡散層２６０及びＰ型エクステンション拡散層２７０に注入された不純物の濃度が低下するという問題も生じることがない。
【０１０４】
さらに、本変形例においては、ＮＭＩＳ領域１２０にＮ型エクステンション拡散層２６０を形成すると同時にＮＭＩＳゲート電極２２０の両側部にも第２のＮ型不純物２４０を注入する工程の後に、各ゲート電極２２０、２３０にオフセットサイドウォール酸化膜３２０を形成するための酸化を行ない、その後、ＰＭＩＳ領域１３０にＰ型エクステンション拡散層２７０を形成する。このため、第２のＮ型不純物２４０が側部に注入されたＮＭＩＳゲート電極２２０の側部に形成される酸化膜の膜厚は、側部に不純物が注入されていないＰＭＩＳゲート電極２３０の側部に形成される酸化膜の膜厚とほぼ同等である。
【０１０５】
本変形例に係る構成では、注入された各不純物の活性化を図るためのアニール工程において、ＮＭＩＳ領域１２０におけるＮ型エクステンション拡散層２６０に注入された第２のＮ型不純物２４０がゲート絶縁膜１６０を挟んでＮＭＩＳゲート電極２２０と重なる領域を持つには、Ｎ型不純物２４０は、少なくともＮＭＩＳゲート電極２２０の側部を酸化してなるオフセットサイドウォール酸化膜３２０の膜厚の約半分の距離を熱拡散する必要がある。
【０１０６】
これに対し、ＰＭＩＳ領域１３０におけるＰ型エクステンション拡散層２７０に注入された第２のＰ型不純物２５０がゲート絶縁膜１６０を挟んでＰＭＩＳゲート電極２３０と重なる領域を持つには、少なくともＰＭＩＳゲート電極２３０の側部を酸化してなるオフセットサイドウォール酸化膜３２０の膜厚分の距離を熱拡散する必要がある。
【０１０７】
シリコンよりなる半導体基板１００に形成されたＮ型エクステンション拡散層２６０の第２のＮ型不純物２４０に対し、半導体基板１００に形成されたＰ型エクステンション拡散層２７０の第２のＰ型不純物２５０は、アニール処理によって活性化された場合の拡散長が１．２倍程度大きい。このため、ＮＭＩＳゲート電極２２０とＮ型エクステンション拡散層２６０とがゲート絶縁膜１６０を挟んで重なる領域と、ＰＭＩＳゲート電極２３０とＰ型エクステンション拡散層２７０とがゲート絶縁膜１６０を挟んで重なる領域とが自己整合的に形成される。
【０１０８】
従って、短チャネル特性と駆動能力とに優れた相補型のＭＩＳ型電界効果トランジスタを実現することができる。
【０１０９】
なお、各ゲート電極２２０、２３０の側部に形成したオフセットサイドウォール酸化膜３２０は、常温で形成する誘導結合型プラズマ酸化法により形成してもよい。
【産業上の利用可能性】
【０１１０】
本発明に係る半導体装置及びその製造方法は、短チャネル特性に優れ且つ駆動能力に優れたＭＩＳ型半導体装置を実現でき、特にエクステンション拡散層を有するＭＩＳ型電界効果トランジスタよりなる半導体装置等に有用である。
【図面の簡単な説明】
【０１１１】
【図１】本発明の第１の実施形態に係る半導体装置の要部を示す断面図である。
【図２】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す要部の工程順の断面図である。
【図３】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す要部の工程順の断面図である。
【図４】（ａ）〜（ｄ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す要部の工程順の断面図である。
【図５】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す要部の工程順の断面図である。
【図６】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す要部の工程順の断面図である。
【図７】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す要部の工程順の断面図である。
【図８】（ａ）〜（ｃ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す要部の工程順の断面図である。
【図９】（ａ）〜（ｃ）は本発明の第２の実施形態の一変形例に係る半導体装置の製造方法を示す要部の工程順の断面図である。
【図１０】（ａ）〜（ｃ）は本発明の第２の実施形態の一変形例に係る半導体装置の製造方法を示す要部の工程順の断面図である。
【図１１】（ａ）及び（ｂ）は本発明の第２の実施形態の一変形例に係る半導体装置の製造方法を示す要部の工程順の断面図である。
【図１２】（ａ）〜（ｄ）は従来の半導体装置の製造方法を示す要部の工程順の断面図である。
【符号の説明】
【０１１２】
１００    半導体基板
１１０    素子分離層
１２０    ＮＭＩＳ領域
１３０    ＰＭＩＳ領域
１４０    Ｎ型井戸拡散層
１５０    Ｐ型井戸拡散層
１６０    ゲート絶縁膜
１７０Ａ  ノンドープポリシリコン膜
１７０Ｂ  ポリシリコン膜
１７０Ｃ  ポリシリコン膜
２００    第１のＮ型不純物
２１０    第１のＰ型不純物
２２０    （ＮＭＩＳ）ゲート電極
２３０    ＰＭＩＳゲート電極
２４０    第２のＮ型不純物
２５０    第２のＰ型不純物
２６０    Ｎ型エクステンション拡散層
２７０    Ｐ型エクステンション拡散層
２８０    第３のＮ型不純物
２９０    （第３の）Ｐ型不純物
３００    Ｎ型ポケット拡散層
３１０    Ｐ型ポケット拡散層
３２０    オフセットサイドウォール酸化膜（第１のゲート電極側壁絶縁膜）
３３０    （第１の）レジストパターン
３３１    第２のレジストパターン
３３２    第３のレジストパターン
３３３    第４のレジストパターン
３３４    第５のレジストパターン
３４０    サイドウォール（第２のゲート電極側壁絶縁膜）
３７０    Ｎ型ソースドレーン（Ｓ／Ｄ）拡散層
３８０    Ｐ型ソースドレーン（Ｓ／Ｄ）拡散層
３９０    シリサイド層
４００    層間膜バッファ層
４１０    層間絶縁膜
４２０    バリアメタル
４３０    コンタクトプラグ
４４０    メタル配線
【図１】
2008258354.tif 000003
【図２】
2008258354.tif 000004
【図３】
2008258354.tif 000005
【図４】
2008258354.tif 000006
【図５】
2008258354.tif 000007
【図６】
2008258354.tif 000008
【図７】
2008258354.tif 000009
【図８】
2008258354.tif 000010
【図９】
2008258354.tif 000011
【図１０】
2008258354.tif 000012
【図１１】
2008258354.tif 000013
【図１２】
2008258354.tif 000014