(57)【要約】      （修正有）【課題】セルの書き込みしきい値電圧の分布を均一にできる不揮発性メモリ素子の製造方法を提供すること。【解決手段】ゲート導電膜２０２、ゲート絶縁膜２０１、及び基板２００の一部をエッチングしてトレンチを形成し、該トレンチを埋め込むように素子分離膜を形成する段階と、所定の深さに素子分離膜を後退させる段階と、後退した素子分離膜２０３Ａによって形成される段差に沿って、バッファ膜２０４Ａを形成する段階と、バッファ膜の内側壁に、バッファ膜に対して高いエッチング選択比を有する物質でスペーサスペーサ２０５Ａを形成する段階と、スペーサを用いて、後退した素子分離膜２０３Ａの一部をエッチングし、素子分離膜２０３Ａ内に溝を形成する段階と、スペーサ２０５Ａ及びバッファ膜２０４Ａを除去し、バッファ膜２０４Ａが除去された基板２００上の段差に沿って誘電体膜を形成し、誘電体膜上にコントロールゲートを形成する段階とを含む。【選択図】図４Ｃ
2008258572.tif 000002
【特許請求の範囲】
【請求項１】
基板上に、ゲート絶縁膜と、フローティングゲート用ゲート導電膜とを形成する第１ステップと、
該フローティングゲート用ゲート導電膜、前記ゲート絶縁膜、及び前記基板の一部をエッチングし、トレンチを形成する第２ステップと、
該トレンチを埋め込むように、素子分離膜を形成する第３ステップと、
前記トレンチの内部で所定の深さに前記素子分離膜を後退させる第４ステップと、
後退した前記素子分離膜によって形成される段差に沿って、バッファ膜を形成する第５ステップと、
前記トレンチの内側壁に対応する前記バッファ膜の側壁に、前記バッファ膜に対して高いエッチング選択比を有する物質でスペーサを形成する第６ステップと、
該スペーサを用いて、後退した前記素子分離膜の一部をエッチングし、前記素子分離膜内に溝を形成する第７ステップと、
前記スペーサを除去する第８ステップと、
前記バッファ膜を除去する第９ステップと、
該バッファ膜が除去された前記基板上の段差に沿って誘電体膜を形成する第１０ステップと、
該誘電体膜上にコントロールゲートを形成する第１１ステップと
を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項２】
前記バッファ膜が酸化膜で形成され、前記スペーサが窒化膜で形成されることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
【請求項３】
前記素子分離膜が、前記バッファ膜と同じ物質で形成されることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
【請求項４】
前記素子分離膜が、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）単一の膜で形成されることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
【請求項５】
前記素子分離膜が、ＨＤＰ膜−ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜−ＨＤＰ膜の積層膜で形成されることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
【請求項６】
前記スペーサを形成する前記第６ステップが、
前記バッファ膜上に前記スペーサ用の物質を形成するステップと、
エッチバック工程により、前記スペーサ用の物質をエッチングするステップと
を含むことを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
【請求項７】
前記素子分離膜内に溝を形成する前記第７ステップが、前記バッファ膜のうち、前記ゲート導電膜上に形成されたバッファ膜が除去されるまで行われることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
【請求項８】
前記スペーサを形成する前記第６ステップと、前記素子分離膜内に溝を形成する前記第７ステップとが、同じチャンバ内でインサイチューで行われることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
【請求項９】
前記スペーサを除去する前記第８ステップと、前記バッファ膜を除去する前記第９ステップとが、同じチャンバ内でインサイチューで行われることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
【請求項１０】
セル領域及び周辺回路領域を含む不揮発性メモリ素子の製造方法であって、
基板の前記セル領域及び前記周辺回路領域の上に、ゲート絶縁膜と、フローティングゲート用ゲート導電膜とを形成する第１ステップと、
該フローティングゲート用ゲート導電膜、前記ゲート絶縁膜、及び前記基板の一部をエッチングし、トレンチを形成する第２ステップと、
該トレンチを埋め込むように、素子分離膜を形成する第３ステップと、
該素子分離膜のうち、前記セル領域に形成された部分を、前記トレンチの内部で所定の深さに後退させる第４ステップと、
後退した前記素子分離膜によって形成される段差に沿って、バッファ膜を形成する第５ステップと、
前記トレンチの内側壁に対応する前記バッファ膜の側壁に、前記バッファ膜に対して高いエッチング選択比を有する物質でスペーサを形成する第６ステップと、
該スペーサを用いて、後退した前記素子分離膜の一部をエッチングし、前記素子分離膜内に溝を形成する第７ステップと、
前記スペーサを除去する第８ステップと、
前記バッファ膜を除去する第９ステップと、
該バッファ膜が除去された前記基板上の段差に沿って誘電体膜を形成する第１０ステップと、
該誘電体膜上にコントロールゲートを形成する第１１ステップと
を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項１１】
前記バッファ膜が酸化膜で形成され、前記スペーサが窒化膜で形成されることを特徴とする請求項１０に記載の不揮発性メモリ素子の製造方法。
【請求項１２】
前記素子分離膜が、前記バッファ膜と同じ物質で形成されることを特徴とする請求項１０に記載の不揮発性メモリ素子の製造方法。
【請求項１３】
前記素子分離膜が、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）単一の膜で形成されることを特徴とする請求項１０に記載の不揮発性メモリ素子の製造方法。
【請求項１４】
前記素子分離膜が、ＨＤＰ膜−ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜−ＨＤＰ膜の積層膜で形成されることを特徴とする請求項１０に記載の不揮発性メモリ素子の製造方法。
【請求項１５】
前記スペーサを形成する前記第６ステップが、
前記バッファ膜上に前記スペーサ用の物質を形成するステップと、
エッチバック工程により、前記スペーサ用の物質をエッチングするステップと
を含むことを特徴とする請求項１０に記載の不揮発性メモリ素子の製造方法。
【請求項１６】
前記素子分離膜内に溝を形成する前記第７ステップが、前記バッファ膜のうち、前記ゲート導電膜上に形成された部分が除去されるまで行われることを特徴とする請求項１０に記載の不揮発性メモリ素子の製造方法。
【請求項１７】
前記スペーサを形成する前記第６ステップと、前記素子分離膜内に溝を形成する前記第７ステップとが、同じチャンバ内でインサイチューで行われることを特徴とする請求項１０に記載の不揮発性メモリ素子の製造方法。
【請求項１８】
前記スペーサを除去する前記第８ステップと、前記バッファ膜を除去する前記第９ステップとが、同じチャンバ内でインサイチューで行われることを特徴とする請求項１０に記載の不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、特に、不揮発性メモリ素子の製造方法、より詳細には、複数のメモリセルが直列に接続されて単位ストリングを構成する全ての不揮発性メモリ素子の製造方法に関する。
【背景技術】
【０００２】
複数のメモリセルが直列に接続されて単位ストリングを構成する不揮発性メモリ素子のうち、現在最も広く使用されている素子は、ＮＡＮＤ型フラッシュメモリ素子である。ＮＡＮＤ型フラッシュメモリ素子は、高集積のための素子であって、主にメモリスティック、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）ドライブ、及びハードディスクを代替することができるメモリ素子であり、その応用分野は拡大し続けている。
【０００３】
通常、ＮＡＮＤ型フラッシュメモリ素子は、データを格納する複数のメモリセル、例えば、１６個、３２個、又は６４個のメモリセルと、これらのメモリセルのうち、一番目のメモリセルのドレインとビットラインとを接続するドレイン選択トランジスタと、最終番目のメモリセルのソースと共通のソースラインとを接続するソース選択トランジスタとを備え、これらが直列に接続されて１つのストリングを構成する。
【０００４】
図１は、従来のＮＡＮＤ型フラッシュメモリ素子のメモリセルアレイを示す等価回路図である。ここでは、一例として、３２個のメモリセルからなるストリング構造を示している。
【０００５】
図１に示すように、従来のＮＡＮＤ型フラッシュメモリ素子は、複数のメモリブロックからなり、各メモリブロックには、複数のストリングＳＴが配置される。各ストリングＳＴは、ドレイン選択トランジスタと、ソース選択トランジスタと、ドレイン選択トランジスタおよびソース選択トランジスタの間に直列に接続された複数のメモリセルとからなる。また、各ストリングＳＴのソース選択トランジスタのソースは、共通のソースラインに接続される。更に、複数のストリング内にそれぞれ構成されるドレイン選択トランジスタのゲートは、ドレイン選択ラインＤＳＬに接続され、ソース選択トランジスタのゲートは、ソース選択ラインＳＳＬに接続される。また、各メモリセルのコントロールゲートは、それぞれワードラインＷＬ０〜ＷＬ３１に接続される。図中の符号「ＢＬ０〜ＢＬｎ」はビットラインを表す。
【０００６】
このように、複数のメモリセルが直列に接続されて単位ストリングを構成するため、ＮＡＮＤ型フラッシュメモリ素子は、隣接する周辺セル間の干渉に非常に弱くなってしまう。そのため、素子動作の信頼性を確保して歩留まりを向上させるためには、単位ストリングを構成するセルの状態、すなわち、しきい値電圧をセルの位置によらず均一に保持することが、非常に重要である。
【０００７】
選択されたセル及び隣接する周辺セルの動作により、特に、データを格納する書き込み（ｐｒｏｇｒａｍｍｉｎｇ）動作により、選択されたセルのしきい値電圧が変化する現象を、干渉効果（ｉｎｔｅｒｆｅｒｅｎｃｅ  ｅｆｆｅｃｔ）という。すなわち、干渉効果とは、データの読み出しのために選択された第１セルに隣接する第２セルに対して書き込み動作を行う場合、第２セルのフローティングゲートに注入される電子により、第１セルと第２セルとの間の静電容量が変動し、このような静電容量の変動により、第１セルを読み出すときに、第１セルのしきい値電圧よりも高い電圧が読み出される現象を指す。つまり、選択されたセルのフローティングゲートに注入された電荷量は変化しないが、隣接するセルの状態の変化により、選択されたセルのしきい値電圧が変化してしまう現象を指す。
【０００８】
このような干渉効果は、ＳＬＣ（Ｓｉｎｇｌｅ  Ｌｅｖｅｌ  Ｃｅｌｌ）素子に比べて、近年その重要度が更に増しているＭＬＣ（Ｍｕｌｔｉ  Ｌｅｖｅｌ  Ｃｅｌｌ）素子において、素子の特性を決定する重要な因子として作用する。特に、高集積化のために６０ｎｍクラス以下で適用されている、素子分離膜（アクティブ領域を画定する膜）の製造工程の１つであるＡＳＡ−ＳＴＩ（Ａｄｖａｎｃｅｄ  Ｓｅｌｆ  Ａｌｉｇｎｅｄ−Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程において、隣接するフローティングゲート間のアクティブ領域の表面から誘電体膜までの距離、すなわちＥＦＨ（Ｅｆｆｅｃｔｉｖｅ  Ｆｉｅｌｄ  Ｏｘｉｄｅ  Ｈｅｉｇｈｔ）を確保し、かつ、書き込み速度を向上させ干渉効果を低減させ得る方法が、重要な課題となっている。素子の特性上、ＥＦＨの確保は、書き込み速度の向上及び干渉効果の低減とトレードオフの関係にある。すなわち、ＥＦＨが増大すると、書き込み速度は減少するが、干渉効果は改善される。その理由は、ＥＦＨが増大すると、誘電体膜とフローティングゲートとの接触面積が減少し、これにより、カップリングの程度が減少して書き込み速度が減少するからである。
【０００９】
そのため、ＡＳＡ−ＳＴＩ工程を適用する最近のＮＡＮＤ型フラッシュメモリ素子の製造工程では、干渉効果を改善するために、いわゆる「ウィングスペーサ（ｗｉｎｇ  ｓｐａｃｅｒ）」と称する技術が提案されている。この技術は、隣接するフローティングゲート間をコントロールゲートで遮蔽する技術である。
【００１０】
図２Ａ〜図２Ｅは、従来技術に係るウィングスペーサ技術を適用したＮＡＮＤ型フラッシュメモリ素子の製造方法を説明するための断面図である。
【００１１】
まず、図２Ａに示すように、素子分離膜用の酸化膜１０３を形成した後、セル領域のＥＦＨを調整するためのエッチングを行い、素子分離膜用の酸化膜１０３を所定の深さに後退（ｒｅｃｅｓｓ）させる。
【００１２】
ここで、図中の符号「１００」は基板、「１０１」はトンネル酸化膜、「１０２」はフローティングゲート用のポリシリコン膜を表す。
【００１３】
次いで、図２Ｂに示すように、素子分離膜用の酸化膜１０３の後退によって形成された基板１００上の段差に沿って、ウィングスペーサ用の酸化膜１０４を形成する。
【００１４】
次いで、図２Ｃに示すように、例えばエッチバック工程等の異方性エッチング工程を用いて、ウィングスペーサ用の酸化膜１０４をエッチングし、フローティングゲート用のポリシリコン膜１０２の側壁にウィングスペーサ１０４Ａを形成する。このとき、ウィングスペーサ１０４Ａと実質的に同じ物質である素子分離膜用の酸化膜１０３の一部もエッチングされて、ウィングスペーサ１０４Ａによって自己整合された（ｓｅｌｆ−ａｌｉｇｎｅｄ）所定の深さの溝が形成される。図中の符号「１０３Ａ」は、エッチングされた酸化膜を表す。
【００１５】
次いで、図２Ｄに示すように、ウィングスペーサ１０４Ａ（図２Ｃ参照）を除去する。図中の符号「１０３Ｂ」は、更にエッチングされた酸化膜を表す。
【００１６】
次いで、図２Ｅに示すように、基板１００上の段差に沿って誘電体膜１０５を形成する。
【００１７】
この方法で製造された実際のセル構造を図３に示す。図３は、セルの断面を示すＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）写真である。ここで、図中に示す間隔（１）は、干渉効果に影響を及ぼすＥＦＨに該当し、間隔（２）は、サイクル（書き込み及び消去動作）の繰り返しによるしきい値電圧の変動に影響を及ぼすＥＦＨに該当し、間隔（３）は、カップリング効果に影響を及ぼすＥＦＨに該当する。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
図３において（１）及び（２）に示すように、ウィングスペーサ技術を適用するＮＡＮＤ型フラッシュメモリ素子の製造方法は、隣接するフローティングゲート間の干渉効果と、サイクルの繰り返しによる書き込みしきい値電圧の変動とに影響を及ぼすＥＦＨをある程度確保することができるが、（３）に示すように、カップリング効果に影響を及ぼすＥＦＨの制御に大きな困難を有する。ここで、間隔（３）に該当するＥＦＨは、フローティングゲートと誘電体膜との接点（フローティングゲートと誘電体膜とが接する端点）からアクティブ領域の上面までの距離に該当する。
【００１９】
図３において、間隔（３）に該当するＥＦＨは、図２Ｂ〜図２Ｄに示すように、ウィングスペーサ用の酸化膜１０４の厚さと後続の除去工程とにより大きく影響を受ける。その理由は、ウィングスペーサ用の物質が、素子分離膜用の物質と実質的に同じ酸化物系の物質であるためである。すなわち、図３において、間隔（２）に該当するＥＦＨを確保するためには、図２Ｂに示すように、ウィングスペーサ用の酸化膜１０４を十分に厚く形成しなければならないが、そうした場合、図２Ｄに示すウィングスペーサ１０４Ａの除去時に、露出時間がそれだけ増加することにより、ウィングスペーサ１０４Ａの下に形成されるエッチングされた酸化膜１０３Ａの損失量が増加する。
【００２０】
このように、ウィングスペーサ１０４Ａの除去時に、ウィングスペーサ１０４Ａの下に形成されるエッチングされた酸化膜１０３Ａが損失すると、その損失量に応じて、すでに図２Ａで決定されたＥＦＨが変動する。また、このようなＥＦＨの変動は、セル領域内で均一でなく、工程条件によって不均一になるため、空間的に均一なしきい値電圧の分布を確保できない問題が発生する。つまり、干渉効果によるセルの書き込みしきい値電圧の分布の不均一性を改善することができるが、物理的なＥＦＨによるセルの書き込みしきい値電圧の分布の均一性を安定的に確保できないという問題が発生する。
【００２１】
そこで、本発明は、上記のような従来技術の問題を解決するためになされたものであり、その目的は、ウィングスペーサ技術を適用して干渉効果を改善する不揮発性メモリ素子の製造方法において、物理的なＥＦＨ（Ｅｆｆｅｃｔｉｖｅ  Ｆｉｅｌｄ  Ｏｘｉｄｅ  Ｈｅｉｇｈｔ）によりセルの書き込みしきい値電圧の分布を安定的に確保することのできる不揮発性メモリ素子の製造方法を提供することにある。
【課題を解決するための手段】
【００２２】
上記の目的を達成するために、本発明の一態様は、基板上に、ゲート絶縁膜と、フローティングゲート用ゲート導電膜とを形成する第１ステップと、該フローティングゲート用ゲート導電膜、前記ゲート絶縁膜、及び前記基板の一部をエッチングし、トレンチを形成する第２ステップと、該トレンチを埋め込むように、素子分離膜を形成する第３ステップと、前記トレンチの内部で所定の深さに前記素子分離膜を後退させる第４ステップと、後退した前記素子分離膜によって形成される段差に沿って、バッファ膜を形成する第５ステップと、前記トレンチの内側壁に対応する前記バッファ膜の側壁に、前記バッファ膜に対して高いエッチング選択比を有する物質でスペーサを形成する第６ステップと、該スペーサを用いて、後退した前記素子分離膜の一部をエッチングし、前記素子分離膜内に溝を形成する第７ステップと、前記スペーサを除去する第８ステップと、前記バッファ膜を除去する第９ステップと、該バッファ膜が除去された前記基板上の段差に沿って誘電体膜を形成する第１０ステップと、該誘電体膜上にコントロールゲートを形成する第１１ステップとを含む不揮発性メモリ素子の製造方法を提供する。
【００２３】
また、上記の目的を達成するために、本発明の他の態様は、セル領域及び周辺回路領域を含む不揮発性メモリ素子の製造方法であって、基板の前記セル領域及び前記周辺回路領域の上に、ゲート絶縁膜と、フローティングゲート用ゲート導電膜とを形成する第１ステップと、該フローティングゲート用ゲート導電膜、前記ゲート絶縁膜、及び前記基板の一部をエッチングし、トレンチを形成する第２ステップと、該トレンチを埋め込むように、素子分離膜を形成する第３ステップと、該素子分離膜のうち、前記セル領域に形成された部分を、前記トレンチの内部で所定の深さに後退させる第４ステップと、後退した前記素子分離膜によって形成される段差に沿って、バッファ膜を形成する第５ステップと、前記トレンチの内側壁に対応する前記バッファ膜の側壁に、前記バッファ膜に対して高いエッチング選択比を有する物質でスペーサを形成する第６ステップと、該スペーサを用いて、後退した前記素子分離膜の一部をエッチングし、前記素子分離膜内に溝を形成する第７ステップと、前記スペーサを除去する第８ステップと、前記バッファ膜を除去する第９ステップと、該バッファ膜が除去された前記基板上の段差に沿って誘電体膜を形成する第１０ステップと、該誘電体膜上にコントロールゲートを形成する第１１ステップとを含む不揮発性メモリ素子の製造方法を提供する。
【発明の効果】
【００２４】
本発明によると、ＥＦＨを調整するためのエッチング工程が完了した基板上の段差に沿ってバッファ膜を形成した後、バッファ膜に対して高いエッチング選択比を有する物質を用いて、バッファ膜上にウィングスペーサを形成することにより、ウィングスペーサの除去時に素子分離膜の損失を最小化し、これにより、セル領域内におけるＥＦＨの変動を最小化し、ＥＦＨによるセルの書き込みしきい値電圧の分布の均一性を安定的に確保することができる。
【発明を実施するための最良の形態】
【００２５】
以下、添付した図面を参照して、本発明の好ましい実施形態をより詳細に説明する。また、図面において、層及び領域の厚さは、明確化のために拡大されて描かれており、ある層が他の層又は基板上にあると言及された場合、それは、その層が他の層又は基板上に直接形成されるか、あるいは、その層と他の層、又は基板との間に第３の層が介在し得るものである。なお、明細書全体において、同じ図面符号（参照番号）で表示された部分は、同じ構成要素を表し、各符号がアルファベットの大文字を含む場合、その構成要素はエッチング工程によって変形されたことを意味する。
【００２６】
図４Ａ〜図４Ｆは、本発明の実施形態に係る不揮発性メモリ素子の製造方法を説明するための断面図である。以下では、説明の便宜上、メモリセルが形成されるセル領域について重点的に説明する。
【００２７】
まず、図４Ａに示すように、基板（Ｐ型基板）２００上に、パターニングされたゲート絶縁膜２０１と、パターニングされた導電膜２０２とを形成する。図中の符号「２０３」は後退した第１絶縁膜２０３を表す。
【００２８】
より詳細には、図示していないが、基板２００内に、トリプルＮウェル（ｔｒｉｐｌｅ  Ｎ−ｔｙｐｅ  ｗｅｌｌ）と、その内部にＰウェル（Ｐ−ｔｙｐｅ  ｗｅｌｌ）とを形成した後、しきい値電圧を調整するためのイオン注入を行う。
【００２９】
次いで、基板２００上に、実質的にＦＮトンネリングが発生するゲート絶縁膜を形成する。このとき、ゲート絶縁膜を、酸化膜（例えば、ＳｉＯ２）で形成するか、又は酸化膜と窒化膜との積層構造で形成することができ、その方法として、ドライ酸化、ウェット酸化、又はラジカル酸化を用いる。
【００３０】
次いで、ゲート絶縁膜上に、フローティングゲートとして機能する導電膜を形成する。このとき、導電膜には、導電性を有する物質であれば使用可能であり、例えば、ポリシリコン、遷移金属、及び希土類金属からなる群の中から選択されるいずれか１つの物質を使用することができる。
【００３１】
例えば、ポリシリコン膜には、不純物がドープされていないアンドープポリシリコン膜、又は不純物がドープされたドープポリシリコン膜が使用可能であり、アンドープポリシリコン膜の場合、後続のイオン注入工程により別途に不純物イオンを注入する。このようなポリシリコン膜は、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成し、このとき、ソースガスとしてＳｉＨ４を使用し、ドーピングガスとしてＰＨ３、ＢＣｌ３、又はＢ２Ｈ６ガスを使用する。遷移金属としては、鉄（Ｆｅ）、コバルト（Ｃｏ）、タングステン（Ｗ）、ニッケル（Ｎｉ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、又はチタニウム（Ｔｉ）などを使用し、希土類金属としては、エルビウム（Ｅｒ）、イッテルビウム（Ｙｂ）、サマリウム（Ｓｍ）、イットリウム（Ｙ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホルミウム（Ｈｏ）、ツリウム（Ｔｍ）、又はルテチウム（Ｌｕ）などを使用する。
【００３２】
次いで、導電膜上に、バッファ酸化膜（図示せず）と、パッド窒化膜（図示せず）とを形成する。
【００３３】
次いで、エッチング工程により、パッド窒化膜、バッファ酸化膜、導電膜、ゲート絶縁膜、及び基板２００の一部をエッチングし、トレンチ（図示せず）を形成する。これにより、パターニングされたゲート絶縁膜２０１と、パターニングされた導電膜２０２とを形成する。
【００３４】
次いで、前記トレンチを埋め込むように、素子分離膜用の第１絶縁膜を形成する。このとき、素子分離膜用の第１絶縁膜を、単一の層又は積層構造に形成することができ、好ましくは、アスペクト比を考慮した積層構造に形成する。例えば、単一の層構造に形成する場合は、高いアスペクト比に対して埋め込み特性の優れたＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）膜で形成することが好ましい。また、このほか、絶縁性を有する酸化物系物質であれば第１絶縁膜として使用可能である。積層構造に形成する場合は、ＨＤＰ膜−ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜−ＨＤＰ膜の積層構造に形成することが好ましい。ここで、ＳＯＧ膜には、ＰＳＺ（ｐｏｌｙｓｉｌａｚａｎｅ）膜を使用する。更に、絶縁性を有する酸化物系物質には、ＢＰＳＧ（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＵＳＧ（ｕｎｄｏｐｅｄ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＴＥＯＳ（ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ）、又はこれらの積層膜を使用することもできる。
【００３５】
次いで、セル領域に形成された素子分離膜用の第１絶縁膜のＥＦＨを調整するためにエッチングを行う。すなわち、周辺回路領域（セルを駆動させる駆動回路、例えば、デコーダ、ページバッファなどが形成される領域）を覆うが、セル領域を開放する感光膜パターンを用い、パッド窒化膜をエッチングバリア層として用いてエッチングを行い、素子分離膜用の第１絶縁膜をトレンチの内部で選択的に後退させる。このとき、エッチング工程には、窒化膜に対して高いエッチング選択比を有するＢＨＦ（Ｂｕｆｆｅｒｅｄ  ＨＦ）溶液又はＢＯＥ（Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｔｃｈａｎｔ）溶液（共に脱イオン水にＨＦが混合した溶液）を使用することが好ましい。これにより、後退した第１絶縁膜２０３が形成される。
【００３６】
次いで、感光膜パターン、パッド窒化膜、及びバッファ酸化膜を除去する。
【００３７】
次いで、図４Ｂに示すように、バッファ酸化膜が除去された基板２００上の段差に沿って、エッチングバリア層として機能するバッファ膜２０４を形成する。このとき、バッファ膜２０４には、後退した第１絶縁膜２０３と同じ物質又は同種の物質を使用することができる。
【００３８】
次いで、バッファ膜２０４上の段差に沿ってウィングスペーサ用の第２絶縁膜２０５を形成する。このとき、ウィングスペーサ用の第２絶縁膜２０５には、バッファ膜２０４に対して高いエッチング選択比を有する物質を使用することが好ましい。例えば、バッファ膜２０４を酸化膜で形成する場合、ウィングスペーサ用の第２絶縁膜２０５を窒化膜で形成する。このほか、ポリシリコン膜、非晶質カーボン膜、又はこれらの積層構造を使用することもできる。
【００３９】
ここで、パターニングされた導電膜２０２の内側壁に形成された、バッファ膜２０４とウィングスペーサ用の第２絶縁膜２０５とを含む全幅は、図２Ｂに示す従来技術に係るフローティングゲート用のポリシリコン膜１０２の内側壁に形成された、ウィングスペーサ用の酸化膜１０４の幅と実質的に同じである。
【００４０】
次いで、図４Ｃに示すように、エッチバック工程により、ウィングスペーサ用の第２絶縁膜２０５（図４Ｂ参照）を選択的にエッチングする。このとき、ウィングスペーサ用の第２絶縁膜２０５が窒化膜（例えばＳｉ３Ｎ４）であり、バッファ膜２０４が酸化膜（例えばＳｉＯ２）である場合、異方性エッチングを行うために、エッチバック工程には、ＣＨＦ３とＯ２との混合ガス（ＣＨＦ３／Ｏ２）、又はＣＨ２Ｆ２ガスを用いる。これにより、パターニングされた導電膜２０２の内側壁に対応する部分に、ウィングスペーサ２０５Ａを形成する。
【００４１】
次いで、ウィングスペーサ２０５Ａをエッチングバリア層として用いたエッチング工程により、バッファ膜２０４をエッチングする。これにより、エッチングされたバッファ膜２０４Ａを形成する。このとき、バッファ膜２０４が酸化膜（例えばＳｉＯ２）であり、ウィングスペーサ２０５Ａが窒化膜である場合、エッチング工程には、ＣＨＦ３、Ｃ４Ｆ８、及びＣＯの混合ガス（ＣＨＦ３／Ｃ４Ｆ８／ＣＯ）を用いる。この過程で、バッファ膜２０４と実質的に同じ物質で形成されている後退した第１絶縁膜２０３も、ウィングスペーサ２０５Ａによって自己整合され、後退した第１絶縁膜２０３の一部がエッチングされる。これにより、エッチングされた第１絶縁膜２０３Ａが形成され、エッチングされた第１絶縁膜２０３Ａの中央部には、ウィングスペーサ２０５Ａによって自己整合された溝が形成される。
【００４２】
ここで、ウィングスペーサを形成するエッチバック工程と、バッファ膜をエッチングする工程とを、同じチャンバ内でエッチングガスのみを変更して、インサイチューで行うことができる。
【００４３】
次いで、図４Ｄに示すように、ウィングスペーサ２０５Ａ（図４Ｃ参照）を除去する。このとき、除去工程には、エッチングされたバッファ膜２０４Ａに対してエッチング選択比の高いリン酸（Ｈ３ＰＯ４）溶液を使用する。
【００４４】
次いで、図４Ｅに示すように、エッチングされたバッファ膜２０４Ａ（図４Ｄ参照）を除去する。このとき、除去工程を、パターニングされた導電膜２０２の物質を考慮して行うことが好ましい。例えば、パターニングされた導電膜２０２がポリシリコン膜である場合、除去工程には、ＢＨＦ又はＢＯＥ溶液を使用する。
【００４５】
ここで、エッチングされたバッファ膜２０４Ａの幅が、図２Ｃに示す従来技術に係るウィングスペーサ１０４Ａの幅よりも相対的に薄いため、同じ条件下において工程時間が短縮され、結局、エッチングされた第１絶縁膜２０３Ａをエッチング溶液に露出させる時間を、従来技術に比べて短縮することができ、エッチングされた第１絶縁膜２０３Ａの損失量を減少させることができる。これにより、ＥＦＨの変動を最小化し、セル領域内において均一のＥＦＨを確保することができる。図中の符号「２０３Ｂ」は、更にエッチングされた第１絶縁膜２０３Ｂを表す。
【００４６】
ここで、ウィングスペーサの除去工程とバッファ膜の除去工程とを、同じチャンバ内でエッチング溶液のみを変更して、インサイチューで行うことができる。
【００４７】
次いで、図４Ｆに示すように、更にエッチングされた第１絶縁膜２０３Ｂ上の段差に沿って、誘電体膜２０６を形成する。このとき、誘電体膜２０６を、酸化膜−窒化膜−酸化膜の積層構造に形成するか、誘電率が３．９以上の金属酸化物層、例えば、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、又はこれらの混合膜、又はこれらの積層膜に形成することもできる。
【００４８】
次いで、誘電体膜２０６上にコントロールゲート（図示せず）を形成する。
【００４９】
その後の工程は、従来技術に係る工程と同様であるため、以後の工程に関する説明を省略する。
【００５０】
本発明によると、ＥＦＨを調整するためのエッチング工程が完了した基板上の段差に沿ってバッファ膜を形成した後、バッファ膜に対して高いエッチング選択比を有する物質を用いて、バッファ膜上にウィングスペーサを形成することにより、ウィングスペーサの除去時に素子分離膜の損失を最小化し、これにより、セル領域内におけるＥＦＨの変動を最小化し、ＥＦＨによるセルの書き込みしきい値電圧の分布の均一性を安定的に確保することができる。
【００５１】
以上、本発明の実施形態を、ＮＡＮＤ型フラッシュメモリ素子を一例として説明してきたが、上記した実施形態は、本発明を例示するためのものであり、本発明は、メモリセルアレイがストリング構造である全ての不揮発性メモリ素子の製造方法に適用可能である。なお、本発明は、上記した実施形態に限定されるものではなく、本発明の技術的思想の範囲から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
【図面の簡単な説明】
【００５２】
【図１】従来のＮＡＮＤ型フラッシュメモリ素子のメモリセルアレイを示す等価回路図である。
【図２Ａ】従来技術に係るウィングスペーサ技術を適用したＮＡＮＤ型フラッシュメモリ素子の製造方法を説明するための断面図である。
【図２Ｂ】従来技術に係るウィングスペーサ技術を適用したＮＡＮＤ型フラッシュメモリ素子の製造方法を説明するための断面図である。
【図２Ｃ】従来技術に係るウィングスペーサ技術を適用したＮＡＮＤ型フラッシュメモリ素子の製造方法を説明するための断面図である。
【図２Ｄ】従来技術に係るウィングスペーサ技術を適用したＮＡＮＤ型フラッシュメモリ素子の製造方法を説明するための断面図である。
【図２Ｅ】従来技術に係るウィングスペーサ技術を適用したＮＡＮＤ型フラッシュメモリ素子の製造方法を説明するための断面図である。
【図３】従来技術に係るウィングスペーサ技術によって製造されたセルの断面を示すＴＥＭ写真である。
【図４Ａ】本発明の実施形態に係る不揮発性メモリ素子の製造方法を説明するための断面図である。
【図４Ｂ】本発明の実施形態に係る不揮発性メモリ素子の製造方法を説明するための断面図である。
【図４Ｃ】本発明の実施形態に係る不揮発性メモリ素子の製造方法を説明するための断面図である。
【図４Ｄ】本発明の実施形態に係る不揮発性メモリ素子の製造方法を説明するための断面図である。
【図４Ｅ】本発明の実施形態に係る不揮発性メモリ素子の製造方法を説明するための断面図である。
【図４Ｆ】本発明の実施形態に係る不揮発性メモリ素子の製造方法を説明するための断面図である。
【符号の説明】
【００５３】
２００        基板（Ｐ型基板）
２０１        パターニングされたゲート絶縁膜
２０２        パターニングされた導電膜
２０３        後退した第１絶縁膜
２０４        バッファ膜
２０５        ウィングスペーサ用の第２絶縁膜
２０６        誘電体膜
２０３Ａ      エッチングされた第１絶縁膜
２０３Ｂ      更にエッチングされた第１絶縁膜
２０４Ａ      エッチングされたバッファ膜
２０５Ａ      ウィングスペーサ
【図１】
2008258572.tif 000003
【図２Ａ】
2008258572.tif 000004
【図２Ｂ】
2008258572.tif 000005
【図２Ｃ】
2008258572.tif 000006
【図２Ｄ】
2008258572.tif 000007
【図２Ｅ】
2008258572.tif 000008
【図４Ａ】
2008258572.tif 000009
【図４Ｂ】
2008258572.tif 000010
【図４Ｃ】
2008258572.tif 000011
【図４Ｄ】
2008258572.tif 000012
【図４Ｅ】
2008258572.tif 000013
【図４Ｆ】
2008258572.tif 000014
【図３】
2008258572.tif 000015