(57)【要約】      （修正有）【課題】パワーＭＯＳトランジスタでは、主表面に形成された複数のソース領域に共通して接続されるようにソース電極が形成されている。ソース電極の面内方向の抵抗を減らすことにより、電流密度を均一にし、ソースとリードとを接続するワイヤの本数と電極接合部の位置とを自由に設計できる半導体素子の製造方法を提供する。【解決手段】電極を、パッド電極１０ａ上に形成された電解めっき法による銅めっき層１０ｅと、無電解めっき法により形成され、銅めっき層１０ｅの上面及び側面を覆うように形成された、ニッケルめっき層１０ｆ，金めっき層１０ｇ、とから構成する。【選択図】図２
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【特許請求の範囲】
【請求項１】
パッド電極と、
前記パッド電極を一部露出して覆うように形成された保護膜と、
前記パッド電極上に形成された銅めっき層と、
前記銅めっき層上に形成されたキャップ層と、を備え、
前記銅めっき層及び前記キャップ層は、電解めっき法により連続して形成されており、
前記銅めっき層は、側面がパッシベーション膜で覆われていることを特徴とする電極構造。
【請求項２】
パッド電極と、
前記パッド電極を一部露出して覆うように形成された保護膜と、
前記パッド電極上に形成された銅めっき層と、
前記銅めっき層上に形成されたキャップ層と、を備え、
前記銅めっき層は電解めっき法により形成されており、
前記キャップ層は、無電解めっき法により、前記銅めっき層の上面及び側面を覆うように形成されていることを特徴とする電極構造。
【請求項３】
半導体基板の表面に複数の動作セルと、前記動作セルと全て接続された第１の電極とを有し、
前記動作セルの動作に応じて前記半導体基板の縦方向に電流が流れる半導体装置であって、
前記第１の電極は、第１の外部接続端子と接合部を介して電気的に接続されており、
前記第１の電極は、電解めっき法により形成された銅めっき層を備えることを特徴とする半導体装置。
【請求項４】
前記第１の電極は、前記銅めっき層の酸化を防止するためのキャップ層を有し、
前記キャップ層は、前記銅めっき層と連続して電解めっき法により形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記銅めっき層は、側面がパッシベーション膜により覆われていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の電極は、前記銅めっき層の酸化を防止するためのキャップ層を有し、
前記キャップ層は、無電解めっき法により、前記銅めっき層の上面及び側面を覆うように形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記第１の電極は、前記第１の外部接続端子と接続されたワイヤと、前記接合部において導電性ペーストにより接合されていることを特徴とする請求項３〜６のいずれかに記載の半導体装置。
【請求項８】
前記第１の電極は、前記第１の外部接続端子と接続された金属フレームと、前記接合部において導電性ペーストにより接合されており、
前記金属フレームは、前記第１の電極よりも表面積が小さいことを特徴とする請求項３〜６のいずれかに記載の半導体装置。
【請求項９】
前記第１の外部端子は、第１のバンプ電極により構成されており、
前記半導体基板は、実装基板の導電パターンにフェイスダウンして実装されるために形成されており、
前記第１のバンプ電極は、前記導電パターンに対応して形成されていることを特徴とする請求項３〜６のいずれかに記載の半導体装置。
【請求項１０】
前記半導体基板は、裏面に第２の電極を有し、
前記第２の電極は、裏面側から前記表面側まで延在した導出フレームにより、前記半導体基板の表面側に電気的に導出されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記半導体基板は、前記動作セルが形成されていない領域に、前記半導体基板の縦方向に伸びた低抵抗領域を有し、
前記低抵抗領域を介して、前記半導体基板の裏面から電流が導出されることを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は電極構造及び半導体装置に関し、オン抵抗の抑制に関する。
【背景技術】
【０００２】
近年、携帯端末などの普及により、スイッチング素子は、小型で、且つ低オン抵抗であることが求められている。このため、例えばパワーＭＯＳトランジスタは、１つの半導体チップにはＭＯＳトランジスタの動作セルが並列接続するように集積化され、半導体チップの縦方向に大電流が流れる。例えば、チャネルがトレンチの側面に形成されるトレンチ構造の縦型ＭＯＳトランジスタでは、動作セルが、７２００万個／平方インチという高密度で形成されると、オン抵抗が１２ｍΩまで低減される。
【０００３】
図１１は従来技術に係る半導体装置を示し、（ａ）は平面図、（ｂ）はそのｘ−ｘにおける断面図を示す。
【０００４】
半導体チップ１０１は、表面側に複数の動作セル（図示せず）を備えており、表面と裏面との間で電流が流れる縦型ＭＯＳトランジスタを示す。具体的には、半導体チップ１０１の表面上には、ソース電極１１０およびゲートパッド電極１１２が形成される。なお、動作セルは、ゲート電極、ゲート酸化膜、およびソース領域を備える。そして、ソース電極１１０は、全ての動作セルを覆い、各ソース領域と接続される。また、各ゲート電極は、ゲートパッド電極１１２と電気的に接続される。かかる構成において、ソース電極１１０およびゲートパッド電極１１２は、ワイヤ１１７ａ、１１７ｂにより、リード１１６ａ、１１６ｂと電気的に接続される。一方、半導体基板１の裏面には、コレクタ電極１１３が形成される。そして、コレクタ電極１１３は、半田等の導電ペースト１１５によりアイランド１１４に固着される。
【０００５】
関連した技術文献としては、例えば以下の特許文献が挙げられる。
【特許文献１】特開２００１−２５０９４６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
前述したように、ソース電極１１０は、複数の動作セルを全て覆うように形成されている。ところが、ワイヤ１１７ａは、ソース電極１１０の一部にのみ接合されているため、ワイヤ１１７ａの接合部１１９と各動作セルとの距離に差が生じる。この結果、ソース電極１１０の持つ抵抗に基づいて各動作セルが不均一に動作してしまい、電流集中によるチップ破壊が生じる可能性がある。
【０００７】
このため、従来においても、各動作セルの不均一動作を抑制するために、多くの試みがなされてきた。
【０００８】
例えば、図１２に示すように、ソース電極１１０とリード１１６ａとは、複数のワイヤ１１７ａにより接続される。このとき、各ワイヤ１１７ａは、ソース電極１１０と広範にわたって接合される。このため、ワイヤ１１７ａの接合部１１９と各動作セルとの距離の差が減少し、電流密度が均一化される。
【０００９】
しかしながら、半導体装置は、年々微細化が進展しており、ワイヤ１１７ａの本数を増やすと、微細化の妨げとなってしまう。また、ワイヤ１１７ａをソース電極１１０にボンディングする際には、そのストレスでゲート電極とソース電極１１０とを絶縁分離する層間絶縁膜が短絡してしまわないように注意が必要であるが、ワイヤ１１７ａの本数を増やすと、それだけ不良が発生する可能性が高まってしまう。また、ワイヤ１１７ａの本数に応じて、コストがそれだけ上昇してしまう。
【００１０】
また、図１３に示すように、ソース電極１１０とリード１２０ａとは、ワイヤが用いられず、リード１２０ａと一体化した金属フレーム１２０ｂにより接続される。このとき、金属フレーム１２０ｂは、ソース電極１１０と広範にわたって接合されるため、各動作セルは、ソース電極１１０の面内方向の抵抗の影響を殆ど受けなくなる。さらには、金属フレーム１２０ｂは、ワイヤよりも大幅に抵抗が低いため、低オン抵抗の半導体装置が実現される。
【００１１】
しかしながら、ソース電極１１０の面積に対応すべく金属フレーム１２０ｂの面積を大きくすると、ソース電極１１０と金属フレーム１２０ｂとを固着する導電性ペースト１２２が不均一になりやすく、これに伴い、電流密度にも差が生じてしまう。さらには、ソース電極１１０と金属フレーム１２０ｂとを貼り合わせるときの位置合わせも難しくなる。また、金属フレーム１２０ｂの面積に応じて、コストがそれだけ上昇してしまう。
【課題を解決するための手段】
【００１２】
上記に鑑み、本発明に係る電極構造は、パッド電極と、前記パッド電極を一部露出して覆うように形成された保護膜と、前記パッド電極上に形成された銅めっき層と、前記銅めっき層上に形成されたキャップ層と、を備え、前記銅めっき層及び前記キャップ層は、電解めっき法により連続して形成されており、前記銅めっき層は、側面がパッシベーション膜で覆われていることを特徴とする。
【００１３】
または、本発明に係る電極構造は、パッド電極と、前記パッド電極を一部露出して覆うように形成された保護膜と、前記パッド電極上に形成された銅めっき層と、前記銅めっき層上に形成されたキャップ層と、を備え、前記銅めっき層は電解めっき法により形成されており、前記キャップ層は、無電解めっき法により、前記銅めっき層の上面及び側面を覆うように形成されていることを特徴とする。
【００１４】
また、本発明に係る半導体装置は、半導体基板の表面に複数の動作セルと、前記動作セルと全て接続された第１の電極とを有し、前記動作セルの動作に応じて前記半導体基板の縦方向に電流が流れる半導体装置であって、前記第１の電極は、第１の外部接続端子と接合部を介して電気的に接続されており、前記第１の電極は、前記動作セルと前記接合部との距離に基づく不均一動作を抑制するための銅めっき層を備えることを特徴とする。
【発明の効果】
【００１５】
本発明では、半導体装置は、電解めっき法により形成された厚い銅めっき層を有した電極構造を有する。このため、電極の接合部の位置及び本数を自由に設計できる。
【００１６】
また、銅めっき層は、側面部がパッシベーション膜又はめっき膜で覆われるため、銅めっき層の厚さによらず、側面部の酸化を防止できる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態に係る半導体装置について、図面を参照して詳細に説明する。以下は、先ず電極構造について説明し、次にその電極構造を有する半導体チップについて説明し、最後にその半導体チップを有する半導体装置について説明する。
【００１８】
＜電極構造＞
はじめに、半導体装置の電極構造について具体的に説明する。以下において、２は半導体基板を示しており、例えばＭＯＳトランジスタの場合、その主表面にソース領域等の素子領域が形成されるが、ここではその詳細を省略する。また、１０ａはパッド層を示しており、素子領域と電気的に接続されるように、例えばスパッタ法によりＡｌが堆積されて形成されたものである。
【００１９】
―第１の電極構造１０Ａ―
図１は、第１の電極構造１０Ａ及びその製造方法の断面図を示す。
【００２０】
まず、図１（ａ）に示すように、パッド層１０ａが露出するように、窒化膜１０ｂを形成する。そして、窒化膜１０ｂ上には、パッド層１０ａと電気的に接続するように、チタンバリア層１０ｃ及び銅シード層１０ｄを、スパッタ法や蒸着法により連続して形成する。
【００２１】
次に、図１（ｂ）に示すように、パッド層１０ａ上を開口するように、レジスト膜３３ａをパターニングする。そして、銅めっき層１０ｅ，ニッケルめっき層１０ｆ及び金めっき層１０ｇを、電解めっき法により連続して堆積する。
【００２２】
次に、図１（ｃ）に示すように、レジスト膜３３ａを除去し、チタンバリア層１０ｃ及び銅シード層１０ｄの露出する部分を部分的に除去する。
【００２３】
次に、図１（ｄ）に示すように、銅めっき層１０ｅの側面を覆うように、ソルダーレジスト等のパッシベーション膜２６ａをパターニングして、第１の電極構造１０Ａが完成する。
【００２４】
以上、第１の電極構造１０Ａにおいて、銅めっき層１０ｅは電解めっき法により形成されている。このため、銅めっき層１０ｅは、１０μｍを超える厚さであっても、低コスト・短時間で形成できる。
【００２５】
また、銅めっき層１０ｅは、厚く形成されると、その側面が酸化されやすくなる。しかし、第１の電極構造１０Ａでは、銅めっき層１０ｅの側面にパッシベーション膜２６ａを形成して、この酸化を防止する。
【００２６】
―第２の電極構造１０Ｂ―
図２は、第２の電極構造１０Ｂ及びその製造方法の断面図を示す。
【００２７】
まず、図２（ａ）に示すように、第１の電極構造１０Ａと同様に、パッド層１０ａ上に、窒化膜１０ｂ，チタンバリア層１０ｃ及び銅シード層１０ｄを形成する。
【００２８】
次に、図２（ｂ）に示すように、パッド層１０ａ上を開口するように、レジスト膜３３ｂをパターニングする。そして、銅めっき層１０ｅを電解めっき法により形成する。
【００２９】
次に、図２（ｃ）に示すように、レジスト膜３３ｂを除去し、チタンバリア層１０ｃ及び銅シード層１０ｄの露出部分を部分的に除去する。
【００３０】
次に、図２（ｄ）に示すように、銅めっき層１０ｅを全て覆うように、ニッケルめっき層１０ｆ，金めっき層１０ｇを無電解めっき法により形成する。
【００３１】
以上、第２の電極構造１０Ｂでは、ニッケルめっき層１０ｆ及び金めっき層１０ｇは無電解めっき法により銅めっき層１０ｅの側面も含んで覆うように形成される。これにより、第１の電極構造１０Ａの如く酸化防止のためのパッシベーション膜２６ａを形成する必要がない。
【００３２】
＜第１又は第２の電極構造を有する半導体チップの構造＞
続いて、前記第１又は第２の電極構造を有した半導体チップの構造について具体的に説明する。以下において、ソース電極１０は、前記第１又は第２の電極構造により形成されている。
【００３３】
なお、以下においては、縦型ＭＯＳトランジスタを半導体チップ１の例として説明する。しかし、本発明はこれに限定されず、半導体チップの縦方向に電流が流れるものであれば、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等、他のデバイスにも同様に適用される。
【００３４】
―第１の半導体チップ１Ａ―
図３は第１の半導体チップ１Ａを示し、（ａ）は平面図、（ｂ）はそのｘ-ｘ線における断面図である。
【００３５】
まず、半導体チップ１Ａの構成について説明する。半導体チップ１Ａは、ドレイン領域となるＮ＋型の半導体基板２及びＮ−型のエピタキシャル層３と、エピタキシャル層３の主表面に形成されたＰ型のチャネル層４と、チャネル層４に形成されたエピタキシャル層３まで達するトレンチ５と、トレンチ５にゲート絶縁膜６を介して埋め込まれたポリシリコンからなるゲート電極７と、トレンチ５に隣接して設けられたＮ＋型のソース領域８と、隣接するソース領域８間に形成されたＰ＋型のボディ領域９と、各ソース領域８を被覆するように形成されたソース電極１０と、ゲート電極７とソース電極１０との間を絶縁する層間絶縁膜１１と、ゲート電極７と不図示の連結配線により電気的に接続されたゲートパッド電極１２と、を表面側に備える。また、半導体チップ１Ａは、裏面の全面にドレイン電極１３を備える。
【００３６】
つづいて、半導体チップ１Ａの動作について説明する。ゲートパッド電極１２を介してゲート電極７に電圧が印加されると、各ゲート電極７に隣接してチャネル層４にチャネルが形成される。このとき、ソース電極１０とドレイン電極１３との間に電圧が印加されると、電流が、ドレイン電極１３から半導体基板２及びエピタキシャル層３を通り、チャネル層４に形成された各チャネルを介して各ソース領域８を経て、ソース電極１０へと流れる。つまり、ソース領域８、ゲート電極７、およびゲート酸化膜６からなる動作セルが１チップに複数形成されており、各動作セルが並列接続されている。
【００３７】
ここで、第１の半導体チップ１Ａでは、ソース電極１０は、前記第１又は第２の電極構造により形成されているため、面内方向における抵抗が小さい。このため、各ソース領域８に印加される電圧に差が生じにくく、したがって、面内方向における電流分布に偏りが少なく、特定の動作セルに電流集中が起こるといったことが抑制されている。
【００３８】
―第２の半導体チップ１Ｂ―
図４は第２の半導体チップ１Ｂを示し、（ａ）は平面図、（ｂ）はそのｘ-ｘ線における断面図である。
【００３９】
第２の半導体チップ１Ｂでは、表面側に、ソース電極１０及びゲートパッド電極１２のみならず、ドレイン電極２９も同一面に形成される。そして、ドレイン電極２９から、少なくとも半導体基板２まで到達するように、低抵抗のドレイン電流導出手段３０が設けられている。
【００４０】
かかる構成により、ドレイン電流は、導電層３１ａを介してドレイン電極２９の下部まで導出され、さらにドレイン電流導出手段３０を介して、ドレイン電極２９まで導出される。
【００４１】
ちなみに、ドレイン電流導出手段３０は、エピタキシャル層３よりも抵抗が低くなる必要があり、例えばＮ＋型のイオン注入層，金属等の埋め込み電極等がよい。
【００４２】
なお、ドレイン電流を表面側に形成されたドレイン電極２９に導出するには、以下のように他の様々な方法が適用可能である。
【００４３】
例えば、図５に示すように、ドレイン電流導出手段３０ｂが、半導体基板２の裏面からドレイン電極２９に向かって形成されてもよい。この場合においても、ドレイン電流は、表面側に形成されたドレイン電極２９まで導出される。本形態では、ドレイン電流導出手段３０ｂを形成する位置にあらかじめ開口部３２ｂを形成しておけば、導電層３１ｂとドレイン電流導出手段３０ｂとを同一工程で形成できる。
【００４４】
また、図６に示すように、半導体基板２の裏面からエピタキシャル層３に到達する複数の開口部３２ｃが形成され、導電層３１ｃが開口部３２ｃに埋め込まれるように形成されてもよい。かかる構成により、ドレイン電流は、導電層３１ｃの開口部３２ｃ内に形成された部分を経由することにより、高抵抗の半導体基板２を介さないでドレイン電極２９まで導出される。
【００４５】
＜第１の半導体チップ１Ａを有する半導体装置＞
つづいて、前記第１の半導体チップ１Ａを有する半導体装置について具体的に説明する。以下においては、１Ａは、前記第１の半導体チップ１Ａを示すが、その詳細は省略する。また、１０は、前記第１又は第２の電極構造からなるが、その詳細は省略する。
【００４６】
―第１の半導体装置５０Ａ―
図７は、第１の半導体装置５０Ａを示し、（ａ）は平面図、（ｂ）はそのｘ−ｘにおける断面図である。
【００４７】
アイランド１４は、半導体チップ１Ａのドレイン電極１３と電気的に接続される外部接続端子であり、例えば銅が打ち抜かれて形成される。そして、このアイランド１４上に、半田や銀等の導電性ペースト１５により半導体チップ１Ａが固着され、アイランド１４とドレイン電極１３とが電気的に接続される。
【００４８】
一方、リード１６ａは半導体チップ１Ａのソース電極１０とワイヤ１７ａにより、半田等の導電性ペースト１８が塗布された接合部１９において電気的に接続される外部接続端子であり、リード１６ｂは半導体チップ１のゲートパッド電極１２とワイヤ１７ｂにより電気的に接続される外部接続端子である。
【００４９】
ここで、ソース電極１０は、前記第１又は第２の電極構造からなるため、面内方向における電気抵抗が小さい。したがって、接合部１９の直下に形成された動作セルと、接合部１９から離れて形成された動作セルとでは、電流が同程度となるように動作する。
【００５０】
なお、銅めっき層１０ｅと半導体チップ１Ａとでは熱膨張係数が大きく異なるため、銅めっき層１０ｅを厚くしすぎると、ソース電極１０と半導体チップ１Ａとが剥離してしまう可能性がある。そこで、好ましくは、接合部１９がソース電極１０の中心に形成されると、接合部１９と動作セルとの最大距離が小さくなるため、銅めっき層１０ｅの厚さを最小限に抑え、剥がれを防止できる。
【００５１】
以上、第１の半導体装置５０Ａでは、ワイヤ１７ａの本数を減らすことができるため、ワイヤボンディングにおける層間絶縁膜１１の損傷が抑制され、ゲート電極７とソース電極１０とのショートを防止できる。
【００５２】
―第２の半導体装置５０Ｂ―
図８は、第２の半導体装置５０Ｂを示し、（ａ）は平面図、（ｂ）はそのｘ−ｘにおける断面図である。
【００５３】
第２の半導体装置５０Ｂでは、リード２０ａは、金属フレーム２０ｂと一体となって形成されており、この金属フレーム２０ｂが、半田等の導電性ペースト２１が塗布された接合部２２において、ソース電極１０と電気的に接続されている。
【００５４】
ここで、ソース電極１０は、前記第１又は第２の電極構造からなるため、面内方向における電気抵抗が小さい。このため、金属フレーム２０ｂは、導電性ペースト２１がソース電極１０と金属フレーム２０ｂとの間に均一に広がる程度に小さい面積で形成され、オン抵抗のばらつきを抑制される。そして、好ましくは、金属フレーム２０ｂは、ソース電極１０の端から離間して中心部分に形成される。したがって、接合部２２と動作セルとの最大距離を小さくすることができ、さらには、導電性ペースト２１がゲートパッド電極１２にまで延びてショートが発生することを防止できる。
【００５５】
―第３の半導体装置５０Ｃ―
図９は、第３の半導体装置５０Ｃを示し、（ａ）は平面図、（ｂ）はそのｘ−ｘにおける断面図である。
【００５６】
第３の半導体装置５０Ｃでは、ソース電極１０，ゲートパッド電極１２及びドレイン電極１３の外部端子は、それぞれソースバンプ電極２３ａ，ゲートバンプ電極２３ｂ及びドレインバンプ電極２３ｃから構成される。そして、実装基板２４の導電パターン２５上に半導体チップ１Ａをフェイスダウンで実装し、各バンプ電極２３と導電パターン２５の位置あわせを行い、熱による半田リフローや、加圧状態での超音波振動を用いて接着・接続する。
【００５７】
具体的には、ソース電極１０及びゲートパッド電極１２上には、それぞれ電気的に接続されたソースバンプ電極２３ａ，ゲートバンプ電極２３ｂが、例えばソルダーレジストからなる保護膜２６のコンタクト孔から露出するように形成される。また、ドレイン電極１３は、半導体チップ１Ａの裏面から表面まで延在した導出フレーム２７により、半導体チップ１Ａの表面側にまで電気的に導出され、ドレインバンプ電極２３ｃを介して、導電パターン２５ｃと電気的に接続される。
【００５８】
ここで、ソース電極１０は、前記第１又は第２の電極構造からなるため、面内方向における電気抵抗が小さい。このため、ソースバンプ電極２３ａは、実装基板２４の導電パターン２５ａに対応するように、位置および数を自由に設計することができる。
【００５９】
＜第２の半導体チップ１Ｂを有する半導体装置＞
つづいて、前記第２の半導体チップ１Ｂを有する半導体装置について具体的に説明する。以下においては、１Ｂは、前記第２の半導体チップ１Ｂを示すが、その詳細は省略する。また、１０は、前記第１又は第２の電極構造からなるが、その詳細は省略する。
【００６０】
―第４の半導体装置５０Ｄ―
図１０は、第４の半導体装置５０Ｄを示し、（ａ）は平面図、（ｂ）はそのｘ−ｘにおける断面図である。
【００６１】
半導体チップ１Ｂは、ソース電極１０上にソースバンプ電極２３ａ，ゲートパッド電極１２上にゲートバンプ電極２３ｂ，ドレイン電極２９上にドレインバンプ電極２３ｄがそれぞれ形成され、実装基板２４上の導電パターン２５ａ，２５ｂ及び２５ｄにそれぞれフェイスダウンされて実装される。
【００６２】
ここで、ソース電極１０は、前記第１又は第２の電極構造からなるため、面内方向における電気抵抗が小さい。このため、ソースバンプ電極２３ａの数及び位置は、導電パターン２５ａに応じて自由に設計されうる。
【００６３】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６４】
例えば、上記実施形態では、ゲート電極、ドレイン電極については詳述しなかったが、これらについても、ソース電極と同じ工程で同構造となるように形成されてもよい。
【００６５】
また、本発明は、ソース電極１０の面内方向の抵抗が低いために、外部接続端子との接合部の位置および本数が自由に設定されるところにその特徴があり、実施形態で示された接合部の位置および本数は一例にすぎない。
【００６６】
また、ドレイン電極の形成方法については具体的に説明していないが、表面電極の形成工程と同工程で形成してもよい。
【００６７】
また、銅めっき層１０ｅは、純銅である必要はなく、構成物質の大部分が銅からなればよい。
【００６８】
また、第２〜第４の半導体チップ１Ｂ〜１Ｄでは、開口部３２ｂ〜３２は、エピタキシャル層３及び半導体基板２を完全に貫通して、ドレイン電極２９と導電層３１ｂ〜３１とを接続されるように形成されると、より低抵抗化が実現される。
【図面の簡単な説明】
【００６９】
【図１】第１の電極構造及びその製造工程を示す。
【図２】第２の電極構造及びその製造工程を示す。
【図３】第１の半導体チップの平面図及び断面図を示す。
【図４】第２の半導体チップの平面図及び断面図を示す。
【図５】第２の半導体チップの平面図及び断面図を示す。
【図６】第２の半導体チップの平面図及び断面図を示す。
【図７】第１の半導体装置の平面図及び断面図を示す。
【図８】第２の半導体装置の平面図及び断面図を示す。
【図９】第３の半導体装置の平面図及び断面図を示す。
【図１０】第４の半導体装置の平面図及び断面図を示す。
【図１１】従来技術に係る半導体装置の平面図および断面図を示す。
【図１２】従来技術に係る半導体装置の平面図および断面図を示す。
【図１３】従来技術に係る半導体装置の平面図および断面図を示す。
【符号の説明】
【００７０】
１Ａ        第１の半導体チップ
１Ｂ        第２の半導体チップ
２          半導体基板
３          エピタキシャル層
４          チャネル層
５          トレンチ
６          ゲート酸化膜
７          ゲート電極
８          ソース領域
９          ボディ領域
１０        ソース電極
１０Ａ      第１の電極構造
１０Ｂ      第２の電極構造
１０ａ      アルミパッド層
１０ｂ      チタン接着層
１０ｃ      銅シード層
１０ｄ      銅めっき層
１０ｅ      ニッケルめっき層
１０ｆ      金めっき層
１１        層間絶縁膜
１２        ゲートパッド電極
１３        ドレイン電極
１４        アイランド
１５        導電ペースト
１６        リード
１７        ワイヤ
１８        導電ペースト
１９        接合部
２０ａ      リード
２０ｂ      金属フレーム
２１        導電ペースト
２２        接合部
２３ａ      ソースバンプ電極
２３ｂ      ゲートバンプ電極
２３ｃ      ドレインバンプ電極
２３ｄ      ドレインバンプ電極
２４        実装基板
２５        導電パターン
２６        窒化膜
２７        導出フレーム
２８        半導体チップ
２９        ドレイン電極
３０        ドレイン電流導出手段
５０Ａ      第１の半導体装置
５０Ｂ      第２の半導体装置
５０Ｃ      第３の半導体装置
５０Ｄ      第４の半導体装置
１０１      半導体チップ
１１０      ソース電極
１１２      ゲートパッド電極
１１３      ドレイン電極
１１４      アイランド
１１５      導電ペースト
１１６      リード
１１７      ワイヤ
１１８      導電ペースト
１１９      接合部
１２０ａ    リード
１２０ｂ    金属フレーム
１２２      導電性ペースト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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