(57)【要約】【構成】本発明は電力用半導体デバイスおよびその製造方法を提供するものである。このデバイスはソースボンディングパッドおよびドレインボンディングパッドを有し、かつこのドレインボンディングパッドに接続されたドレインフィールドプレートを有するドレインメタライゼーション構造およびソースボンディングパッドに接続されたソースフィールドプレートを有するソースメタライゼーション構造を有する。これらボンディングパッドの少なくとも一つの少なくとも一部がアクティブ領域の直ぐ上に位置する。フィールドプレートの少なくとも一つのディメンションが、フィールドプレートに隣接する構造に応じて変化する。【選択図】図７
2021516454.tif 000002
【特許請求の範囲】
【請求項１】
ソースボンディングパッド、
ドレインボンディングパッド、
ドレインフィールドプレートを有するドレインメタライゼーション構造、および
ソースフィールドプレートを有するソースメタライゼーション構造を有する半導体デバイスであって、
前記ソースボンディングパッドまたはドレインボンディングパッドの少なくとも一つの少なくとも一部が前記デバイスのアクティブ領域の直ぐ上に位置し、そして
前記ドレインフィールドプレートまたは前記ソースフィールドプレートの少なくとも一つのディメンションが隣接構造体に応じて変化することを特徴とする半導体デバイス。
【請求項２】
前記隣接構造体の少なくとも一部が、前記ドレインフィールドプレートまたは前記ソースフィールドプレートの少なくとも一つの直ぐ上に、あるいは直ぐ下に位置する請求項１に記載の半導体デバイス。
【請求項３】
前記ドレインフィールドプレートまたは前記ソースフィールドプレートの少なくとも一つのディメンションが、前記隣接構造体がソースボンディングパッドを有するか、あるいはドレインボンディングパッドを有するか、あるいはボンディングパッドを有さないかに応じて変化する請求項１に記載の半導体デバイス。
【請求項４】
前記ドレインフィールドプレートまたは前記ソースフィールドプレートの少なくとも一つのディメンションが連続的に変化する請求項１に記載の半導体デバイス。
【請求項５】
前記ドレインフィールドプレートまたは前記ソースフィールドプレートの少なくとも一つが、前記ドレインフィールドプレートまたは前記ソースフィールドプレートの直ぐ上にある前記構造体が第１構造体である場合に第１ディメンションを有し、そして前記ドレインフィールドプレートまたは前記ソースフィールドプレートの直ぐ上にある前記構造体が前記第１構造体とは異なる第２構造体である場合に前記第１ディメンションとは異なる第２ディメンションを有する請求項１に記載の半導体デバイス。
【請求項６】
ソースパッドオーバーアクティブ領域を有し、かつソースパッドメタルを有する第１部分、
パッドオーバーアクティブ領域を有しない第２部分、
ドレインパッドオーバーアクティブ領域を有し、かつドレインパッドメタルを有する第３部分、
前記第１部分、第２部分および第３部分に位置する部分を有するソースメタライゼーションプレートであって、他の部分の少なくとも一つに位置するディメンションとは異なる、前記部分の少なくとも一つに位置するディメンションを有するソースメタライゼーションフィールドプレート、および
前記第１部分、第２部分および第３部分に位置する部分を有するドレインメタライゼーションフィールドプレートであって、他の部分の少なくとも一つに位置するディメンションとは異なる、前記部分の少なくとも一つに位置するディメンションを有するソースメタライゼーションフィールドプレートを有することを特徴とする半導体デバイス。
【請求項７】
前記ソースメタライゼーションフィールドプレートが、前記第１部分、第２部分および第３部分のそれぞれにおいて異なるディメンションを有する請求項６に記載の半導体デバイス。
【請求項８】
前記ドレインメタライゼーションフィールドプレートが、前記第１部分、第２部分および第３部分のそれぞれにおいて異なるディメンションを有する請求項７に記載の半導体デバイス。
【請求項９】
前記ソースメタライゼーションフィールドプレートのディメンションが連続的に変化する請求項６に記載の半導体デバイス。
【請求項１０】
前記ドレインメタライゼーションフィールドプレートのディメンションが連続的に変化する請求項９に記載の半導体デバイス。
【請求項１１】
ドレインパッドメタル、
前記ドレインパッドメタルの直ぐ上に位置し、前記ドレインパッドメタルの内縁部を超えて延在する部分を有するドレインパッドフィールドプレート、
ソースパッドメタル、および
前記ソースパッドメタルの直ぐ上に位置し、前記ソースパッドメタルの内縁部を超えて延在する部分を有するソースパッドフィールドプレートを有することを特徴とする半導体デバイス。
【請求項１２】
半導体デバイス内の電界強度を抑制する方法において、
メタルフィールドプレートを製造し、各メタルフィールドプレートが、前記デバイス内の前記メタルフィールドプレートの位置、および特定の位置において前記メタルフィールドプレートに隣接する前記デバイスの対応する構造に基づいて変化する少なくとも一つのディメンションを有することを特徴とする方法。
【請求項１３】
前記フィールドプレートの直ぐ上か直ぐ下のいずれかに位置する少なくとも一つのフィールドプレートに隣接する前記構造の少なくとも一部を製造する請求項１２に記載の方法。
【請求項１４】
前記フィールドプレート直ぐ上にある前記構造がソースボンディングパッドを有するか、あるいはドレインボンディングパッドを有するか、あるいはボンディングパッドを有さないかに応じて前記メタルフィールドプレートのディメンションを変化させる請求項１２に記載の方法。
【請求項１５】
前記フィールドプレートが、前記フィールドプレートの直ぐ上にある前記構造が第１構造である場合に第１ディメンションを有し、そして前記フィールドプレートの直ぐ上にある前記構造が前記第１構造とは異なる第２構造を有する場合に前記第１ディメンションとは異なる第２ディメンションを有する請求項１２に記載の方法。
【請求項１６】
前記少なくとも一つのフィールドプレートの前記ディメンションが連続的に変化するように前記少なくとも一つのフィールドプレートを製造する請求項１２に記載の方法。
【発明の詳細な説明】
【関連出願】
【０００１】
本出願は、２０１８年２月２７日を出願日とする米国非仮特許出願第１５／９０６，６９８号の優先権を主張する出願であり、これの全開示内容を援用する出願である。
【技術分野】
【０００２】
本発明はボンディングパッドオーバーアクティブ（ＢＰＯＡ）領域構成を有し、フィールドプレート設計を最適化したヘテロ構造ＡｌＧａＮ／ＧａＮ高電子移動度トランジスタや整流器などの電力用半導体デバイスに関する。
【背景技術】
【０００３】
電力用半導体デバイスは、例えばモーター制御用ＤＣ／ＡＣインバーターやスイッチモード電源装置用ＤＣ／ＤＣコンバーターなどの電力用電子機器におけるスイッチや整流器などに使用する半導体デバイスである。通常、電力用半導体デバイスは“スイッチングモード”、即ちオン／オフモードで使用されるため、この用途に最適化した設計を有する。
【０００４】
シリコンバイポーラトランジスタＢＪＴ、金属酸化物半導体電界効果トランジスタＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタＩＧＢＴはよく見られる形式の電力用半導体スイッチングデバイスである。これらの用途は広く、制限するものではないが、ポータブル家電、家庭用品、電気自動車、ＲＦ用のモーター制御および電力装置、マイクロ波回路や通信システムまで及ぶ。
【０００５】
最近の１０年間で、窒化ガリウム（ＧａＮ）は電力用デバイスの分野に使用できる可能性の高い素材として評価が高まり、高い電力密度、低いオン抵抗や高い周波数応答が期待されている。この素材の広いバンドギャップＥｇ＝３．３９ｅＶにより高い臨界電界Ｅｃ＝３．３ＭＶ／ｃｍが得られ、ドリフト領域が短く、従って同じ破壊電圧をもつシリコン系デバイスと比較してオン抵抗が小さいデバイスを設計できる[Ｕ．Ｋ．Ｍｉｓｈｒａ  ｅｔ  ａｌ．ＧａＮ−Ｂａｓｅｄ  ＲＦ  ｐｏｗｅｒ  ｄｅｖｉｃｅｓ  ａｎｄ  ａｍｐｌｉｆｉｅｒｓ、Ｐｒｏｃ．ＩＥＥＥ、Ｖｏｌ．９６、Ｎｏ．２、ｐｐ２８７−３０５、２００８を参照]。ＡｌＧａＮ／ＧａＮヘテロ構造を使用すると、キャリヤがきわめて高い移動度値、即ちμ＝２０００ｃｍ２／Ｖｓに達するため、ヘテロ界面に二次元電子ガス２ＤＥＧを形成することもできる[Ｕ．Ｋ．Ｍｉｓｈｒａ  ｅｔ  ａｌ．ＧａＮ−Ｂａｓｅｄ  ＲＦ  ｐｏｗｅｒ  ｄｅｖｉｃｅｓ  ａｎｄ  ａｍｐｌｉｆｉｅｒｓ、Ｐｒｏｃ．ＩＥＥＥ、Ｖｏｌ．９６、Ｎｏ．２、ｐｐ２８７−３０５、２００８を参照]。さらに、ＡｌＧａＮ／ＧａＮヘテロ構造に圧電電荷が存在する結果、２ＤＥＧ層の電荷密度が高くなる。例えば、１×１０１３ｃｍ−２になる。これらの特性によって、きわめて競合的な特性パラメーターを有する高電子移動度トランジスタＨＥＭＴおよびショットキーバリアダイオードを製造できる[Ｍ．Ｈ．Ｋｗａｎ  ｅｔ  ａｌ．ＣＭＯＳ−Ｃｏｍｐａｔｉｂｌｅ  ＧａＮ−ｏｎ−Ｓｉ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ  ｆｏｒ  ＨｉｇｈＶｏｌｔａｇｅ  Ｐｏｗｅｒ  Ａｐｐｌｉｃａｔｉｏｎｓ、ＩＥＤＭ、Ｓａｎ  Ｆｒａｎ．Ｄｅｃ．２０１４、ｐｐ１７．６．１−１７．６．４；Ｓ．Ｌｅｎｃｉ  ｅｔ  ａｌ.Ａｕ−ｆｒｅｅ  ＡｌＧａＮ／ＧａＮ  ｐｏｗｅｒ  ｄｉｏｄｅ  ８−ｉｎ  Ｓｉ  ｓｕｂｓｔｒａｔｅ  ｗｉｔｈ  ｇａｔｅｄ  ｅｄｇｅ  ｔｅｒｍｉｎａｔｉｏｎ、Ｅｌｃ．Ｄｅｖ．Ｌｅｔｔ．Ｖｏｌ３４、Ｎｏ．８、ｐｐ１０３５、２０１３を参照]。相当量の研究がＡｌＧａＮ／ＧａＮヘテロ構造を使用した電力用デバイスの開発に絞って行われている。
【０００６】
図１、図２、図３Ａ、図４Ａおよび図５Ａに示すように、ボンディングパッドオーバーアクティブ（ＢＰＯＡ）領域構成については、ラテラルＡｌＧａＮ／ＧａＮヘテロ構造デバイスの電流密度を改善できる設計に関する示唆があり、またこのような構造の競合的なオン特性およびオフ特性を示す研究が文献にみられる。
【０００７】
例えば、図１はインターディジテイティッドフィンガー（ｉｎｔｅｒｄｉｇｉｔａｔｅｄ  ｆｉｎｇｅｒ）形態をもつ例示的なＢＰＯＡ構成を示す三次元斜視図である。図１に示す方向において、ｘは幅方向、ｙは高さ方向、そしてｚは深さ方向を示す。図１は、ＩＩＩ−Ｖ半導体ＡｌＧａＮ１の表面、ソースボンディングパッドＳＢＰのソースパッドメタル２、ソースフィールドプレートＦＳ、ソースフィールドプレートＦＳのソース／ゲートフィンガーメタライゼーション部３（“ソースメタライゼーション部”と呼ぶこともある）、ドレインボンディングパッドＤＢＰのドレインパッドメタル４、ドレインフィールドプレートＦＤ（“ドレインメタライゼーション部”と呼ぶこともある）、およびＳｉＯ２パッシベーションまたはインターメタライゼーション誘電体６を示す例示的な設計例を示す図である。
【０００８】
ソースパッドメタル２の使用可能な素材は、限定するわけではないが、アルミニウム（Ａｌ）が含まれる。ドレインパッドメタル４の使用可能な素材は、限定するわけではないが、アルミニウム（Ａｌ）が含まれる。ソースフィールドプレートＦＳおよびソースメタライゼーション部３の使用可能な素材は、限定するわけではないが、窒化チタン（ＴｉＮ）およびアルミニウム（Ａｌ）が含まれる。ドレインフィールドプレートＦＤおよびドレインメタライゼーション５部の使用可能な素材は、限定するわけではないが、窒化チタン（ＴｉＮ）およびアルミニウム（Ａｌ）が含まれる。
【０００９】
図２は、インターディジテイティッドフィンガー形態をもつ半導体デバイス１００のＢＰＯＡ構成を示す概略上面図である。図２には、図３Ａ、図４Ａ、図５Ａおよび図６に示し、かつ以下に詳しく説明する横断面も示す。各ソースシンガーメタライゼーション部３は以下の断面を有する。ｓｓ１として示すディメンションを有するソースパッドオーバーアクティブ領域（ＳＰＯＡ）に位置する断面、ｎｓ１として示すディメンションを有する非パッドオーバーアクティブ領域（ＮＰＯＡ）に位置する断面、およびｄｓ１として示すディメンションを有するドレインパッドオーバーアクティブ領域（ＤＰＯＡ）に位置する断面である。
【００１０】
ＢＰＯＡ構成の性能、特にＢＰＯＡ設計の信頼性を再検討すると、デバイスがオフ状態でバイアスされている場合、焦点がインターメタライゼーション誘電体（ＳｉＯ２など）中に認められる電界ピークに向けられていることがわかる。このような電界ピークは、時間依存性の誘電破壊（ＴＤＤＢ）に対して復元性のあるデバイスの設計時に有意味である。これら誘電体層における電界が高いと、ＴＤＤＢの蓋然性が高くなるからである。これは、デバイスが同時に高温および高い電界に曝された時に特に言える。ＴＤＤＢは、温度および電界のピークの両者に指数関数的に依存する。なお、ＧａＮ系デバイスの場合、より高いジャンクション温度で動作し、ダイヤモンドや炭化ケイ素などの他の広いバンドギャップ素材とは異なり、ＧａＮは伝熱性が小さいため、自己発熱がより顕著になることが認められている。これは、このようなＧａＮヘテロ構造が基体上に成長し、窒化アルミニウムＡｌＮなどの熱抵抗性核生成層が基体上でかつ活性層の下に形成し、ＧａＮエピタキシャル積層体と基体との間の格子不整合に適応するさいに特に言える。このような構成を取るため、自己発熱がさらに強くなり、ＴＤＤＢ効果がいっそう厳格化する。
【００１１】
例えば、図２、図３、図４および図５に示すように、半導体デバイスの異なる断面間を差異化できる。これらを以下に示す。
【００１２】
図３Ａ：パッドオーバーアクティブ（ＮＰＯＡ）領域なし。
【００１３】
図４Ａ：ソースパッドオーバーアクティブ（ＳＰＯＡ）領域。
【００１４】
図５Ａ：ドレインパッドオーバーアクティブ（ＤＰＯＡ）領域。
【００１５】
図３Ａ、図４Ａおよび図５Ａは、例示的な最新のデバイスの、各位置において図２の上面から見た横断面図である。誘電体中の電界について、以下に説明するように、これら３種類の断面のそれぞれについてデバイスのドレイン端子にオフ状態バイアスを印加して、シミュレーションした。
【００１６】
図３Ａ、図４Ａおよび図５Ａは、全体として、基体９、基体９上のバッファ層８、バッファ層８上のＧａＮ層７、およびＧａＮ層７上のＡｌＧａＮ層１を有する最新ＢＰＯＡ半導体デバイスの一構成を示す図である。ＡｌＧａＮ層１の上に位置する高純度ｐ−ドープドＧａＮキャップ１１を有するゲート端子１０を設ける。表面パッシベーション誘電体１５がゲート１０を被覆し、この誘電体１５がソースメタライゼーション部３の下に位置する第１ビア１２から延在するソース端子１３とドレインメタライゼーション部５の下に位置する第２ビア１２から延在するドレイン端子１４との間に位置する。ＳｉＯ２層などのインターメタライゼーション誘電体あるいはパッシベーション誘電体層６は、表面パッシベーション誘電体１５の上で、ビア１２間に位置する。矢印によって示すように、ゲート１０からドレイン端子１４までがゲートドレインオフセット長さＬＧＤである。デバイスの下部に基体端子１６を適宜設けてもよいが、これは必要条件ではない。
【００１７】
インターメタライゼーション誘電体やパッシベーション誘電体層６に使用可能な素材は、限定するわけではないが、二酸化ケイ素（ＳｉＯ２）が含まれる。バッファ層８に使用可能な素材は、限定するわけではないが、ＡｌＮ層やＡｌＧａＮ層が含まれる。基体９に使用可能な素材には、限定するわけではないが、ケイ素が含まれる。ゲート端子１０に使用可能な素材には、限定するわけではないが、窒化チタン（ＴｉＮ）が含まれる。高純度ｐ−ドープ化ＧａＮキャップ１１に使用可能な素材には、限定するわけではないが、マグネシウム（Ｍｇ）が含まれる。ビア１２に使用可能な素材には、限定するわけではないが、タングステン（Ｗ）が含まれる。ソース端子に使用可能な素材には、限定するわけではないが、窒化チタン（ＴｉＮ）が含まれる。ドレイン端子１４に使用可能な素材には、限定するわけではないが、窒化チタン（ＴｉＮ）が含まれる。表面パッシベーション誘電体１５に使用可能な素材には、限定するわけではないが、窒化ケイ素（ＳｉＮ）が含まれる。基体端子１６に使用可能な素材には、限定するわけではないが、ケイ素（Ｓｉ）が含まれる。
【００１８】
図３Ａは、例示的な最新のデバイスの非パッドオーバーアクティブ領域（ＮＰＯＡ）断面において図２の領域から取り出した横断面を示す概略図である。図３Ａには、（図２に示すｎｓ１の一部である）ディメンションｎｓ１´を有するソースメタライゼーション３の一部、そして（図２に示すｎｄ１の一部である）ディメンションｎｄ１´を有するドレインメタライゼーション５の一部を示す。ディメンションｎｄ１´は、図２の半導体デバイスのＮＰＯＡ部におけるドレインメタライゼーション５の一部の面積に対応する。図３Ａ、図４Ａおよび図５Ａに示すＳｉＯ２やＧａＮなどの具体的な素材は限定を意図するものではない。当業者ならば、ＢＰＯＡ構成を有する電力用半導体デバイスの構造に使用することができる素材について理解できるはずである。
【００１９】
図４Ａは、最新デバイスのソースパッドオーバーアクティブ領域ＳＰＯＡ断面における図２に示す領域から取り出した横断面を示す概略図である。図４Ａには、（図２に示すｓｓ１の一部である）ディメンションｓｓ１´を有するソースメタライゼーション３の一部、そして（図２に示すｓｄ１の一部である）ディメンションｓｄ１´を有するドレインメタライゼーション５の一部を示す。ディメンションｓｓ１´は、図２の半導体デバイスのＳＰＯＡ部におけるソースメタライゼーション３の一部の面積に対応する。ディメンションｓｄ１´は、図２の半導体デバイスのＳＰＯＡ部におけるドレインメタライゼーション５の一部の面積に対応する。また、図４Ａにはデバイス上部におけるソースパッドメタル２も示す。
【００２０】
図５Ａは、最新デバイスのドレインパッドオーバーアクティブ領域ＤＰＯＡ断面における図２に示す領域から取り出した横断面を示す概略図である。図４Ａには、（図２に示すｄｓ１の一部である）ディメンションｓｓ１´を有するソースメタライゼーション３の一部、そして（図２に示すｄｄ１の一部である）ディメンションｄｄ１´を有するドレインメタライゼーション５の一部を示す。ディメンションｄｓ１´は、図２の半導体デバイスのＳＰＯＡ部におけるソースメタライゼーション３の一部の面積に対応する。ディメンションｄｄ１´は、図２の半導体デバイスのＳＰＯＡ部におけるドレインメタライゼーション５の一部の面積に対応する。また、図５Ａにはデバイス上部におけるドレインパッドメタル４も示す。
【００２１】
図２、図３Ａ、図４Ａおよび図５Ａに示すように、ソースメタライゼーションフィンガー３のそれぞれ、およびドレインメタライゼーションフィンガー５のそれぞれは、（ディメンションｎｓ１およびｎｄ１に対応する）ＮＰＯＡ領域、（ディメンションｓｓ１およびｓｄ１）に対応するＳＰＯＡ領域、あるいは（ディメンションｄｓ１およびｄｄ１に対応する）ＤＰＯＡ領域にあるかどうかに関係なく、全長にそって本質的に同じ幅である。なお、公知構成では、図２、図３Ａ、図４Ａおよび図５Ａに示すものなどについては、以下のディメンション条件が該当する。
【００２２】
ｎｓ１＝ｓｓ１＝ｄｓ１
【００２３】
ｎｄ１＝ｓｄ１＝ｄｄ１
【００２４】
図２、図３Ａ、図４Ａおよび図５Ａの設計の検討から、アクティブ領域をボンディングパッドによって被覆した領域では、ポテンシャルの分布が有意味に交替することが明らかである。これが、電界ピークが構造中に現れる場所に効果を示す。観察された電界ピークの変化が、半導体層というよりは、図３Ａ、図４Ａや図５Ａに示す層６などの主にデバイス内の誘電体層に関するファクターであった。なお、半導体の表面における電界分布にも小さな効果が認められる。
【００２５】
構造中の対象の明確な領域（ＮＰＯＡ、ＳＰＯＡおよびＤＰＯＡ）における横断面について、絶対電界線をプロットした。以下は、例示的な実施例である。
【００２６】
図３Ａおよび図３Ｂに、それぞれ例示的な設計例および図示の構造のＮＰＯＡ領域にあるＳｉＯ２における電界ピークに関してプロットした対応する電界測定値を示す。図３Ａには、構造中の四点Ｐ１、Ｐ２、Ｐ３およびＰ４を示すが、これらは絶対電界中の局所ピークの位置を示す。これらの点毎に対応する電界ピークの大きさを図３Ｂに示す。
【００２７】
図４Ａおよび図４Ｂに、それぞれ例示的な設計例および図示の構造のＳＰＯＡ領域にあるＳｉＯ２における電界ピークに関してプロットした対応する電界測定値を示す。図４Ａには、構造中の４点Ｐ１、Ｐ２、Ｐ３およびＰ４を示すが、これらは絶対電界中の局所ピークの位置を示す。これらの点毎に対応する電界ピークの大きさを図４Ｂに示す。
【００２８】
図５Ａおよび図５Ｂに、それぞれ例示的な設計例および図示の構造のＤＰＯＡ領域にあるＳｉＯ２における電界ピークに関してプロットした対応する電界測定値を示す。図５Ａには、構造中の４点Ｐ１、Ｐ２、Ｐ３およびＰ４を示すが、これらは絶対電界中の局所ピークの位置を示す。これらの点毎に対応する電界ピークの大きさを図５Ｂに示す。
【００２９】
ＮＰＯＡに関しては図３Ａおよび図Ｂに示すように、ＳＰＯＡに関しては図４Ａおよび図５Ａに示すように、そしてＤＰＯＡに関しては図５Ａおよび図５Ｂに示すように、これらプロットに対象となる主要領域を示す。ソースパッド（ＳＰＯＡ）およびドレインパッド（ＤＰＯＡ）で被覆された領域において立ち上がる領域はパッド被覆のない（ＮＰＯＡ）領域において認められるピークよりもはるかに高い。ＮＰＯＡ断面において認められた５．７ＭＶ／ｃｍに対して、ＤＰＯＡ断面では７．０ＭＶ／ｃｍの最大値が、そしてＳＰＯＡ断面では６．１ＭＶ／ｃｍの最大値が認められた。
【００３０】
なお、誘電体層および半導体の表面に認められた最大電界ピークは、検討したデバイスの断面に依存するものである。
【００３１】
さらに、デバイスのアクティブ領域上にパッドを配置しているため、ｚ−ディメンションには高い電界が存在することができる。これらの位置については、標準的な２Ｄ横断面シミュレーションモデルではモデル化できないため、３Ｄ  ＴＣＡＤシミュレーションを使用して臨界的な領域を確認した。図６に、図２に示す例示的な最新のデバイスのフィンガーメタライゼーション方向にそう横断面を概略的に示す。ＢＰＯＡ構造に関して考えられる点として確認された一つの点は、ソースコンタクトパッドエッジにある（図６のＰ５を参照）。同様なピークはドレインコンタクトパッドエッジにも確認できる。
【００３２】
ＢＰＯＡ構成には信頼性に関して問題があり、なかでも、特に長期間動作時、高電界動作時および高温動作時における酸化膜経時破壊（ＴＤＤＢ）が大きな問題である。
【００３３】
この問題は、アクティブ領域上のボンディングパッドが、アクティブ領域上にパッドを有さない従来のフィンガー構造インターディジテイティッド構造と比較した場合、バイアス印加時に構造中に電位が分布するように変化するため発生する。高い電界は半導体だけでなく、使用するインターメタライゼーション誘電体層をも傷つけ、ＴＤＤＢなどの信頼性問題の原因になり得る。
【００３４】
ＴＤＤＢのリスクを小さくするためには、本明細書に開示するスマートフィールドプレート設計によって、誘電体層中の電界ピークを最小に抑える必要がある。
【００３５】
本発明は、一つの態様では、誘電体中および半導体デバイスの表面上の両者における電界ピークを小さく抑えることを目的とする構造および方法に関する。
【００３６】
別な態様では、半導体デバイスの第３ディメンション（ｚ−方向）にある誘電体層内において電界ピークを最小限に抑える。
【００３７】
本発明のいくつかの態様は、パッドをフィールドプレート上に直接配置しないか、あるいは低電圧ソースパッドをフィールドプレート上に配置するか、あるいは高電圧ドレインパッドをフィールドプレート上に配置するかに応じて、再最適化を行い、ｘ−方向やｚ−方向などのフィールドプレートのディメンションを変更する。
【先行技術文献】
【非特許文献】
【００３８】
【非特許文献１】Ｕ．Ｋ．Ｍｉｓｈｒａ  ｅｔ  ａｌ．ＧａＮ−Ｂａｓｅｄ  ＲＦ  ｐｏｗｅｒ  ｄｅｖｉｃｅｓ  ａｎｄ  ａｍｐｌｉｆｉｅｒｓ、Ｐｒｏｃ．ＩＥＥＥ、Ｖｏｌ．９６、Ｎｏ．２、ｐｐ２８７−３０５、２００８
【非特許文献２】Ｍ．Ｈ．Ｋｗａｎ  ｅｔ  ａｌ．ＣＭＯＳ−Ｃｏｍｐａｔｉｂｌｅ  ＧａＮ−ｏｎ−Ｓｉ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒｓ  ｆｏｒ  ＨｉｇｈＶｏｌｔａｇｅ  Ｐｏｗｅｒ  Ａｐｐｌｉｃａｔｉｏｎｓ、ＩＥＤＭ、Ｓａｎ  Ｆｒａｎ．Ｄｅｃ．２０１４、ｐｐ１７．６．１−１７．６．４；Ｓ．Ｌｅｎｃｉ  ｅｔ  ａｌ.Ａｕ−ｆｒｅｅ  ＡｌＧａＮ／ＧａＮ  ｐｏｗｅｒ  ｄｉｏｄｅ  ８−ｉｎ  Ｓｉ  ｓｕｂｓｔｒａｔｅ  ｗｉｔｈ  ｇａｔｅｄ  ｅｄｇｅ  ｔｅｒｍｉｎａｔｉｏｎ、Ｅｌｃ．Ｄｅｖ．Ｌｅｔｔ．Ｖｏｌ３４、Ｎｏ．８、ｐｐ１０３５、２０１３
【発明の概要】
【００３９】
以下、電力用半導体デバイスおよびこの製造方法について開示する。本半導体デバイスはソースボンディングパッド、ドレインボンディングパッド、当該ドレインボンディングパッドに接続されたドレインフィールドプレートを有するドレインメタライゼーション構造、および当該ソースボンディングパッドに接続されたソースフィールドプレートを有するソースメタライゼーション構造を有する。当該ボンディングパッドの少なくとも一つの少なくとも一部がアクティブ領域の直ぐ上に位置する。当該フィールドプレートの少なくとも一つのディメンションがこのフィールドプレートに隣接する構造体に応じて変化する。フィールドプレートに隣接する構造体は、特定の位置においてフィールドプレートの上に位置するボンディングパッドであればよい。
【００４０】
本発明の別な態様では、本発明の半導体デバイスはソースボンディングパッド、ドレインボンディングパッド、ドレインフィールドプレートを有するドレインメタライゼーション構造、およびソースフィールドプレートを有するソースメタライゼーション構造を有する。当該ボンディングパッドの少なくとも一つの少なくとも一部がデバイスのアクティブ領域の直ぐ上に位置する。当該フィールドプレートの少なくとも一つのディメンションがこの隣接構造体に応じて変化する。
【００４１】
本発明のさらに別な態様は、半導体デバイスを提供するものである。この半導体デバイスの第１部分はソースパッドオーバーアクティブ領域を有し、かつソースパッドメタルを備える。半導体デバイスの第２部分は、パッドオーバーアクティブ領域を有しない。半導体デバイスの第３部分はドレインパッドオーバーアクティブ領域を有し、かつドレインパッドメタルを備える。ソースメタライゼーションフィールドプレートは半導体デバイスの第１部分、第２部分および第３部分に位置する部分を有する。ソースメタライゼーションフィールドプレートは半導体デバイスの部分の少なくとも一つに位置するディメンションを有し、このディメンションは半導体デバイスの他の部分の少なくとも一つに位置するディメンションとは異なる。ドレインメタライゼーションフィールドプレートは半導体デバイスの第１部分、第２部分および第３部分に位置する部分を有する。ドレインメタライゼーションフィールドプレートは半導体デバイスの部分の少なくとも一つに位置するディメンションを有し、このディメンションは半導体デバイスの他の部分の少なくとも一つに位置するディメンションとは異なる。
【００４２】
本発明のさらに別な態様は、ＢＰＯＡ構成の半導体デバイスを提供するものである。この半導体デバイスはソースボンディングパッド、ドレインボンディングパッド、当該ドレインボンディングパッドに接続されたドレインフィールドプレートを有するドレインメタライゼーション構造、および当該ソースボンディングパッドに接続されたソースフィールドプレートを有するソースメタライゼーション構造を有する。当該ボンディングパッドの少なくとも一つの少なくとも一部が、デバイスのアクティブ領域の直ぐ上に位置する。当該フィールドプレートの少なくとも一つのディメンションがこのフィールドプレートに隣接する構造体に応じて変化する。
【００４３】
本発明のさらに別な態様は、ＢＰＯＡ構成の半導体デバイスを提供するものである。この場合、フィールドプレートにはメタライゼーションフィンガーを設ける。これらメタライゼーションフィンガーのディメンションは変化するディメンションを有する部分を有し、これらディメンションは、当該部分がデバイスの非パッドオーバーアクティブ（ＮＰＯＡ）領域にあるか、あるいはソースパッドオーバーアクティブ（ＳＰＯＡ）領域にあるか、あるいはドレインパッドオーバーアクティブ（ＤＰＯＡ）領域にあるかに応じて変化する。
【００４４】
本発明のさらに別な態様は、少なくとも一つのボンディングパッドが少なくとも一つのアクティブ領域にあるＩＩＩ−窒化物系デバイスなどのヘテロ構造ＩＩＩ−Ｖ半導体系デバイスを提供するものである。アクティブ領域内にあるメタライズドフィンガー構造を有するフィールドプレートの部分などのフィールドプレートの部分が、このような領域の上にパッドが存在しない領域と比べた場合、上記少なくとも一つのボンディングパッドの下にある領域内において異なるディメンションを有するため、アクティブ領域内においてインターデジティテド構造の上にボンディングパッドがあるか否かに関係なく、同じフィールドプレート設計を使用した場合に比較して、誘電体層内において少なくとも一つの電荷ピークが低くなる。
【００４５】
本発明のさらに別な態様は、半導体デバイス内の電界強度を低減する方法を提供するものである。この方法では、メタルフィールドプレートを製造し、各メタルフィールドプレートはデバイス内のメタルフィールドプレートの位置に基づいて変化する少なくとも一つのディメンション、および特定の位置においてメタルフィールドプレートに隣接して対応する構造を有する。
【００４６】
本発明のさらに別な態様は、ＢＰＯＡ構成の半導体デバイスを提供するものである。このデバイスは上にフィールドプレートを有し、ボンディングパッドの内縁部を超えて延在する。
【００４７】
本発明のさらに別な態様は、ドレインパッドメタル、およびこのドレインパッドメタルの直ぐ上に位置するドレインパッドフィールドプレートを有する半導体デバイスを提供するものである。このドレインパッドフィールドプレートは、ドレインパッドメタルの内縁部を超えて延在する延在部分を有する。ソースパッドメタルを設ける。ソースパッドフィールドプレートは、ソースパッドメタルの直ぐ上に位置する。このソースパッドメタルは、ソースパッドメタルの内縁部を超えて延在する延在部分を有する。
【図面の簡単な説明】
【００４８】
以下、例示のみを目的とし、限定を意図しない本発明の実施態様を、同じ参照符号が同じ要素を示す添付図面により説明する。
【００４９】
【図１】図１は、最新の半導体デバイスを示す斜視図である。
【図２】図２は、ＢＰＯＡ構成を有する最新の半導体デバイスを示す上面図である。
【図３Ａ】図３Ａは、図２に示す領域にそって取った図２のデバイスを示す横断面図である。
【図３Ｂ】図３Ｂは、図３Ａの構造内の絶対電界をプロットした図である。
【図４Ａ】図４Ａは、図２に示した領域にそって取った図２のデバイスを示す横断面図である。
【図４Ｂ】図４Ｂは、図４Ａの構造内の絶対電界をプロットした図である。
【図５Ａ】図５Ａは、図２に示した領域にそって取った図２のデバイスを示す横断面図である。
【図５Ｂ】図５Ｂは、図５Ａの構造内の絶対電界をプロットした図である。
【図６】図６は、図２に示した領域にそって取った図２のデバイスを示す横断面図である。
【図７】図７は、ＢＰＯＡ構成を有する本発明の半導体デバイスの一実施態様を示す上面図である。
【図８Ａ】図８Ａは、図７に示した領域にそって取った図７の実施態様を示す横断面図である。
【図８Ｂ】図８Ｂは、図８Ａの構造内の絶対電界をプロットした図である。
【図９Ａ】図９Ａは、図７の実施態様を示す図であって、特定点が図中に示した測定値に関連する第２横断面図である。
【図９Ｂ】図９Ｂは、図９Ａの構造内の絶対電界をプロットした図である。
【図１０Ａ】図１０Ａは、図７の半導体デバイスの実施態様を示す図であって、特定点が図中に示した測定値に関連する第３横断面図である。
【図１０Ｂ】図１０Ｂは、図１０Ａの構造内の絶対電界をプロットした図である。
【図１１】図１１は、傾斜側部と変化するディメンションを有するソースフィンガーメタライゼーション部およびドレインフィンガーメタライゼーション部を有する半導体デバイスの一実施態様を示す上面図である。
【図１２】図１２は、ボンディングパッドエッジにフィールドプレートを有する半導体デバイスの一実施態様を示す上面図である。
【図１３】図１３は、図１２の実施態様を示す横断面図である。
【図１４Ａ】図１４Ａは、図１に示す実施態様に関連するコンピュータモデリングを示す斜視図および横断面図である。
【図１４Ｂ】図１４Ｂは、図１２に示すコンピュータモデリングを示す補足図である。
【図１４Ｃ】図１４Ｃは、図１２の構造内の絶対電界をプロットした図である。
【図１５】図１５は、本発明に係る半導体デバイスを形成する例示的な製造方法を示すフローチャートである。
【発明を実施するための形態】
【００５０】
本明細書に記載する説明を通して、当業者ならば、以下に記載する実施態様を実現し、かつ使用できるはずである。また、当業者にとっては、各種の変更態様、等価態様、変形態様、組み合わせおよび代替態様は自明なはずである。これら変更態様、等価態様、変形態様、組み合わせおよび代替態様は、特許請求の範囲に定義する本発明の精神および範囲内に包摂されるものである。
【００５１】
本明細書に使用する以下の用語は制限するもではないが、以下の意味をもつ。“右”、“左”、“上部”、“底部（下部）”は、添付図面における方向を示す。特許請求の範囲および本明細書で使用する単数表現については、文脈上反対の表現を意味しない限り、単数および複数表現の両者を指すものとする。本明細書で使用する用語は上記の意味だけでなく、類語や同様な意味をもつ用語を指すこともある。“Ａ、Ｂ、またはＣ”等の２つ以上の要素の前に付した“少なくとも一つ”はＡ、ＢまたはＣの個々を意味することもあり、またこれらの組み合わせを意味することもある。
【００５２】
以下、ボンディングパッドオーバーアクティブ領域（ＢＰＯＡ：ｂｏｎｄｉｎｇ  ｐａｄ  ｏｖｅｒ  ａｎ  ａｃｔｉｖｅ  ａｒｅａ））構成の電力用半導体デバイスの実施態様について説明する。電界ピークを下げ、デバイスの高電界下オフ状態動作時にインターメタライゼーション誘電体（ｉｎｔｅｒ−ｍｅｔａｌｌｉｚａｔｉｏｎ  ｄｉｅｌｅｃｔｒｉｃ）またはパッシベーション誘電体（ｐａｓｓｉｖａｔｉｏｎ  ｄｉｅｌｅｃｔｒｉｃ）、半導体表面を保護するフィールドプレート構成を提供するものである。一つの実施態様では、電力用半導体デバイスは上に可変最適化フィールプレート構造（ｖａｒｉａｂｌｅ  ｏｐｔｉｍｉｚｅｄ  ｆｉｅｌｄ  ｐｌａｔｅ  ｓｔｒｕｃｔｕｒｅ）を有し、そして下にアクティブ領域を有する。別な実施態様では、フィールドプレートは上に設け、これらをボンディングパッドエッジの内側部分を超えて延在させ、これら位置に認められる電界を低く抑える
【００５３】
図７は、本発明の一実施態様を示す概略上面図であり、ＢＰＯＡ構成を有する電力用半導体デバイス２００を示す図である。ソースフィンガーメタライゼーション部（ｓｏｕｒｃｅ  ｆｉｎｇｅｒ  ｍｅｔａｌｌｉｚａｔｉｏｎ）部３´を有するソースフィールドプレート（ｓｏｕｒｃｅ  ｆｉｅｌｄ  ｐｌａｔｅ）ＦＳ´を製造し、かつドレインフィンガーメタライゼーション部５´を有するドレインフィールドプレートＦＤ´を製造する。
【００５４】
ソースフィンガーメタライゼーション部３´はソースボンディングパッドＳＢＰ´のソースパッドメタル２´（ＳＰＯＡ断面）の下に第１部分１０１、上にパッドを有しない、換言するとソースパッドメタル２´あるいはドレインボンディングパッドＤＢＰ´のドレインパッドメタル４´（ＮＰＯＡ断面）のいずれの下にもない第２部分１０２、およびドレインパッドメタル４´（ＤＰＯＡ断面）に下にある第３部分１０３を有する。ドレインフィンガーメタライゼーション部５´はドレインパッドメタル４´（ＤＰＯＡ領域または断面）の下に第１部分２０１、上にパッドを有しない、換言するとドレインパッドメタル４´あるいはソースパッドメタル２´（ＮＰＯＡ領域または断面）のいずれの下にもない第２部分２０２、およびソースパッドメタル２´に下にある第３部分２０３（ＳＰＯＡ領域または断面）を有する。
【００５５】
フィンガーメタライゼーション部の異なる部分のディメンションは、デバイスの隣接構造と比較した場合、当該部分の位置に応じてこのようなフィンガーメタライゼーション部それぞれの長さにそって変化する。フィンガーメタライゼーションの部分または断面のディメンションは面積、長さ、幅、厚さまたは高さ、体積、あるいはこれらの任意の組み合わせと考えることができる。
【００５６】
図７に示すように、フィールドプレートのフィンガーメタライゼーション部のｘ方向におけるディメンション、本実施例では幅は、当該フィールドプレートの直ぐ上にある構造がある一定の形式の構造である場合、一定である。同時に、フィンガーメタライゼーション部のディメンションは、（ＳＰＯＡ領域におけるソースパッドメタル、あるいはＤＰＯＡ領域におけるドレインパッドメタルなどの）異なるパッド構造が上にある場合、あるいは（ＮＰＯＡ領域などのように）上にない場合、あるいは特定のフィールドプレート構造などの）異なる構造である場合、差異をもたらすか、あるいは変化する。
【００５７】
図７に示す実施例では、ソースメタルフィールドプレートＦＳ´のソースフィンガーメタライゼーション部３´のディメンションは、フィールドプレートがソースボンディングパッドの下にある場合には、（特定の幅などの）ディメンション値を有し、ボンディングパッドの下にない場合には、（より狭い相対幅などの）ディメンション値を有し、そしてドレインボンディングパッドの下にある場合には、（最小の相対幅などの）より小さなディメンション値を有する。同様に、図７に示す実施態様では、ドレインメタルフィールドプレートＦＤ´のドレインフィンガーメタライゼーション部５´のディメンションは、フィールドプレートがドレインボンディングパッドの下にある場合には、（特定の幅などの）ディメンション値を有し、ボンディングパッドの下にない場合には、（より狭い相対幅などの）ディメンション値を有し、そしてソースボンディングパッドの下にある場合には、（最小の相対幅などの）より小さなディメンション値を有する。図７には、以下に詳しく説明する図８Ａ、図９Ａおよび図１０Ａに示す図面の横断面カットラインも示す。
【００５８】
図７に示すように、ソースフィンガーメタライゼーション部３´の第１部分１０１は、第２部分１０２のディメンション（ｎｓ１ｉ）より大きいディメンション（ｓｓ１ｉ）を有する。また、ソースフィンガーメタライゼーション部３´の第１部分１０１は、第３部分１０３のディメンション（ｄｓ１ｉ）よりも大きいディメンション（ｓｓ１ｉ）を有する。第２部分１０２は、第３部分１０３のディメンション（ｄｓ１ｉ）より大きいディメンション（ｎｓ１ｉ）を有する。このように、第１部分１０１のディメンション＞第２部分１０２のディメンション＞第３部分１０３のディメンションである。従って、図示の実施例では、ｓｓ１ｉ＞ｎｓ１ｉ＞ｄｓ１ｉが成立する。
【００５９】
図７に示す実施態様では、ドレインフィンガーメタライゼーション部５´の第１部分２０１は、第２部分２０２のディメンション（ｎｄ１ｉ）より大きいディメンション（ｄｄ１ｉ）を有する。また、ドレインフィンガーメタライゼーション部５´の第１部分２０１は、第３部分２０３のディメンション（ｓｄ１ｉ）よりも大きいディメンション（ｄｄ１ｉ）を有する。第２部分２０２は、第３部分２０３のディメンション（ｓｄ１ｉ）より大きいディメンション（ｎｄ１ｉ）を有する。このように、第１部分２０１のディメンション＞第２部分２０２のディメンション＞第３部分２０３のディメンションである。従って、図示の実施例では、ｄｄ１ｉ＞ｎｄ１ｉ＞ｄｄ１ｉが成立する。
【００６０】
なお、ｓｓ１ｉ≠ｎｓ１ｉ≠ｄｓ１ｉとなるように異なる方法でディメンションｓｓ１ｉ、ｎｓ１ｉおよびｄｓ１ｉは変更でき、またｄｄ１ｉ≠ｎｄ１ｉ≠ｄｄ１ｉとなるように異なる方法でディメンションｄｄ１ｉ、ｎｄ１ｉおよびｄｄ１ｉは変更できる。
【００６１】
図８Ａ、図９Ａおよび図１０Ａに、全体として本発明に従って構成したＢＰＯＡ半導体デバイスの構成を示す。この構成は基体９´、基体９´上にバッファ層８´、バッファ層８´上にＧａＮ層７´およびＧａＮ層７´上にＡｌＧａＮ層１´を有する。ＡｌＧａＮ層１´の上に位置する高純度ｐ−ドープドＧａＮキャップ１１´を有するゲート端子１０´を設ける。表面パッシベーション誘電体１５´がゲート１０´を被覆し、この誘電体１５´がソースメタライゼーション部３´の下に位置する第１ビア１２´から延在するソース端子１３´とドレインメタライゼーション部５´の下に位置する第２ビア１２´から延在するドレイン端子１４´との間に位置する。ＳｉＯ２層などのインターメタライゼーション誘電体あるいはパッシベーション誘電体層６´は、表面パッシベーション誘電体１５´の上で、ビア１２´間に位置する。矢印によって示すように、ゲート１０´の側部からドレイン端子１４´までがゲートドレインオフセット長さ（ｇａｔｅ  ｄｒａｉｎ  ｏｆｆｓｅｔ  ｌｅｎｇｔｈ）ＬＧＤである。デバイスの下部に基体端子１６´を適宜設けてもよいが、これは必要条件ではない。図７に図示した要素、構成成分および層を形成する各種の素材は、図２、図３Ａ、図４Ａ、図５Ａおよび図６に関して説明した素材と同様であればよい。
【００６２】
図８Ａおよび図８Ｂ、図９Ａおよび図９Ｂ、そして図１０Ａおよび図１０Ｂに本発明に従ってソースおよびドレインメタライゼーションフィールドプレート構造を最適化した後の設計およびそれぞれの結果を示す。上記で分析し、かつ説明した図示の最新デバイスから得られた、図３Ａおよび図３Ｂ、図４Ａおよび図４Ｂ、そして図５Ａおよび図５Ｂの結果と比較した。
【００６３】
図８Ａは、図７に示す横断面領域にそって取った、図７に示すＢＰＯＡ構成を有する電力用半導体デバイスのＮＰＯＡ領域を示す横断面図である。ＮＰＯＡ領域が、ソースフィンガーメタライゼーション部３´の第２部分およびドレインフィンガーメタライゼーション部５´の第２部分２０２に対応する。このＮＰＯＡ領域横断面において、ソースフィールドプレートＦＳは（図７に示すｎｓ１ｉの一部に対応する）ｎｓ１ｉ´のソースフィンガーメタライゼーション部３におけるディメンションを有し、そしてドレインフィールドプレートは（図７に示すｎｄ１ｉの一部に対応する）ｎｄ１ｉ´のドレインフィンガーメタライゼーション部５におけるディメンションを有する。
【００６４】
図８Ａに示すように、構造中の各点をＰ１、Ｐ２、Ｐ３およびＰ４で示す。図８Ｂに、図８Ａに示すデバイスの構造のＮＰＯＡ断面における点Ｐ１、Ｐ２、Ｐ３、Ｐ４でのＳｉＯ２における対応する電界ピークを示す。
【００６５】
図９Ａに、ＳＰＯＡ領域の横断面を有する、図７に示すデバイスの一実施態様を示す。図９Ａに示すように、上部ソースパッドメタル２´はソースメタライゼーション部２´を有するソースフィールドプレートＦＳ´の上に位置し、ビア１２´がソースパッドメタル２´とソースメタライゼーション部３´との間にある。ソースフィンガーメタル３´を有するソースフィールドプレートＦＳ´を形成し、ドレインフィンガーメタライゼーション部５´を有するドレインフィールドプレートＦＤ´を形成する。ＳＰＯＡ断面が、ソースフィンガーメタライゼーション部３´の第１部分１０１およびドレインフィンガーメタライゼーション部５´の第３部分２０３に対応する。このＳＰＯＡ領域横断面において、ソースフィールドプレートＦＳ´は（図７に示すｓｓ１ｉの一部に対応する）ｓｓ１ｉ´のソースフィンガーメタライゼーション部３´におけるディメンションを有し、そしてドレインフィールドプレートは（図７に示すｓｄ１ｉの一部に対応する）ｓｄ１ｉ´のドレインフィンガーメタライゼーション部５´におけるディメンションを有する。
【００６６】
ディメンションｓｓ１ｉはディメンションｎｓ１ｉとは明確に異なっていればよく、またディメンションｓｄ１ｉはディメンションｎｄ１ｉとは明確に異なっていればよい。例えば、ＳＰＯＡ断面の図示の実施例では、少なくともソースフィンガーメタライゼーション３部´の断面１０１の幅はソースフィンガーメタライゼーション３´の断面１０２の幅より大きい。この場合、ディメンションｓｓ１ｉ＞ディメンションｎｓ１ｉが成立する。ＳＰＯＡ断面の図示の実施例では、少なくともドレインフィンガーメタライゼーション部５´の断面２０２の幅はドレインフィンガーメタライゼーション部５´の断面２０３の幅よりも大きい。この場合、ディメンションｎｄ１ｉ＞ディメンションｓｄ１ｉが成立する。
【００６７】
図９Ａに示すように、構造中の各点をＰ１、Ｐ２、Ｐ３およびＰ４で示す。図９Ｂに、図９Ａに示すデバイスの構造のＮＰＯＡ断面における点Ｐ１、Ｐ２、Ｐ３、Ｐ４でのＳｉＯ２における対応する電界ピークを示す。
【００６８】
図１０Ａに、ＤＰＯＡ領域の横断面を有する、図７に示すデバイスの一実施態様を示す。図１０Ａに示すように、上部ドレインパッドメタル４´はドレインメタライゼーション部５´の上に位置し、ビア１２´がドレインパッドメタル４´とドレインメタライゼーション部５´との間にある。ソースフィンガーメタル３´を有するフィールドプレートＦＳ´を形成し、ドレインフィンガーメタライゼーション部５´を有する別なフィールドプレートＦＤ´を形成する。ＤＰＯＡ断面が、ソースフィンガーメタライゼーション部３´の第３部分１０３およびドレインフィンガーメタライゼーション部５´の第１部分２０１に対応する。このＳＰＯＡ領域横断面において、ソースフィールドプレートは（図７に示すｄｓ１ｉの一部に対応する）ｄｓ１ｉ´のソースフィンガーメタライゼーション部３´におけるディメンションを有し、そしてドレインフィールドプレートは（図７に示すｄｄ１ｉの一部に対応する）ｄｄ１ｉ´のドレインフィンガーメタライゼーション部５´におけるディメンションを有する。
【００６９】
ディメンションｄｓ１ｉはディメンションｎｓ１ｉおよび／またはｓｓ１ｉとは明確に異なっていればよい。例えば、ＤＰＯＡ断面の図示の実施例では、少なくともソースフィンガーメタライゼーション部３´の断面１０３の幅はソースフィンガーメタライゼーション部３´の断面１０２の幅より小さく、またソースフィンガーメタライゼーション部３´の断面１０１の幅よりも小さい。この場合、ディメンションｓｓ１ｉ＞ディメンションｎｓ１ｉ＞ディメンションｄｓ１ｉが成立する。
【００７０】
ディメンションｄｄ１ｉはディメンションｎｄ１ｉおよび／またはｓｄ１ｉとは明確に異なっていればよい。例えば、ＤＰＯＡ断面の図示の実施例では、少なくともドレインフィンガーメタライゼーション部５´の断面２０１の幅はドレインフィンガーメタライゼーション部５´の断面２０２の幅より大きく、またソースフィンガーメタライゼーション部５´の断面２０３の幅よりも大きい。この場合、ディメンションｄｄ１ｉ＞ディメンションｎｄ１ｉ＞ディメンションｓｄ１ｉが成立する。
【００７１】
図１０Ａに示すように、構造中の各点をＰ１、Ｐ２、Ｐ３およびＰ４で示す。図１０Ｂに、本発明のフィールドプレート構造を使用したデバイスの構造のＤＰＯＡ断面における点Ｐ１、Ｐ２、Ｐ３、Ｐ４でのＳｉＯ２における対応する電界ピークを示す。
【００７２】
本発明の構成によると、高電圧パッドドレインおよび低電圧パッドソースの両者をアクティブ領域に配置するため、既に指摘した（ＮＰＯＡ、ＳＰＯＡ、ＤＰＯＡ）と同様に、電力用半導体デバイスのすべての３つの異なる断面においてインターメタライゼーション誘電体に認められる電界ピークを抑制することができる。
【００７３】
例えば、図３Ａに示す最新のＮＰＯＡ断面の測定された電界ピークと図８Ａに示す本発明のデバイスの電界ピークとを比較すると、電界ピークが低下することがわかる。図３Ｂおよび図８Ｂにプロットした測定値から理解できるように点Ｐ２に対してプロットした測定値は、電界ピークが５．６ＭＶ／ｃｍから３．５ＭＶ／ｃｍに低下していた。また、点Ｐ３に関連してプロットした測定値は、電界ピークが５．７ＭＶ／ｃｍから４．１ＭＶ／ｃｍに低下し、点Ｐ４に関連してプロットした測定値は、電界ピークが２．７ＭＶ／ｃｍから２．４ＭＶ／ｃｍに低下していた。
【００７４】
図４Ａに示す最新ＳＰＯＡ断面の電界ピーク測定値と図９Ａに示す本発明のデバイスの電界ピークとを比較すると、電界ピークが低下していることがわかる。図４Ｂおよび図９Ｂにプロットした測定値に示すように、点Ｐ２に関連してプロットした測定値は電界ピークが６．０ＭＶ／ｃｍから４．０ＭＶ／ｃｍに低下したことを示す。また、点Ｐ３のプロットした測定値は電界ピークが５．０ＭＶ／ｃｍから３．２ＭＶ／ｃｍに低下していたことを示した。
【００７５】
図５Ａに示す最新ＤＰＯＡ断面の電界ピーク測定値と図１０Ａに示す本発明のデバイスの電界ピークとを比較すると、電界ピークが低下していることがわかる。図５Ｂおよび図１０Ｂにプロットした測定値に示すように、点Ｐ２に関連してプロットした測定値は電界ピークが５．２ＭＶ／ｃｍから３．２ＭＶ／ｃｍに低下したことを示す。また、点Ｐ３のプロットした測定値は電界ピークが６．４ＭＶ／ｃｍから５．１ＭＶ／ｃｍに低下していたことを示した。
【００７６】
図１１は、半導体デバイス３００の別な実施態様に係るＢＰＯＡ構成を示す概略上面図である。図１１は、図１１の実施態様において、フィンガーメタライゼーション部の側部がソースボンディングのソースメタル、あるいはドレインボンディングパッドのドレインメタルの下にあるより大きなディメンション部分３０１からソースメタルおよびドレインメタルパッドＮＰＯＡ断面の間にある中間ディメンション部分３０２に、また場合に応じて対向するソースメタルパッドメタルまたはドレインメタルパッドの下にあるより小さなディメンション部分３０３までテーパー化、角度化、あるいは傾斜化するように、フィールドプレートのフィンガーメタライゼーション部の幅などのディメンションが連続変化する点を除いて図７と同様である。図示のように、フィールドプレートは３０１からテーパー化し、このテーパー化は断面３０２を介して続き、また断面３０３を介しても続くため、幅などのディメンションが、フィールドプレートがソースボンディングパッドの下にあるか、あるいはドレインボンディングパッドの下にあるか、あるいはボンディングパッドの下にないかに応じて異なってくる。
【００７７】
図１２および図１３に、半導体デバイスの一実施態様を示す。この実施態様では、フィールドプレートが内側ボンディングパッドエッジを超えて延在し、フィールドプレートがボンディングパッド上に位置する。図１２に示すように、デバイスの異なる領域におけるフィンガーメタライゼーション部のディメンションについては、必ずしも変更する必要はない。図１３は、図１２に示すデバイスの領域にそって取った概略横断面図である。この実施態様では、ソースフィールドプレート１７´´およびドレインフィールドプレート１８´´はボンディングパッド２´´、４´´の上に位置する。図１３に示すように、ソースフィールドプレート１７´´およびドレインフィールドプレート１８´´の内側部分３０、３１もボンディングパッド２´´、４´´の内側エッジ部分（内縁部）４０、４１を超えて延在する。図１２および図１３に示すように、ソースフィールドプレート１７´´およびドレインフィールドプレート１８´´を延在し、かつ位置決めすると、例えば図１３にＰ５で示すように、ドレインパッドエッジにおける電界ピークを抑えることができる。
【００７８】
図１４Ａ、図１４Ｂおよび図１４Ｃはフィールドプレートがボンディングパッドの上に位置し、かつボンディングパッドを超えて内向きに延在するＢＰＯＡ構造を示し、図１２および図１３の実施態様のコンピュータモデリングを示す。図１４Ａに示すのは開放領域であり、この領域ではソースフィールドプレート１７´´およびドレインフィールドプレート１８´´がボンディングパッド２´´、４´´の上に位置する。この構成によると、例えば図１４Ａにおいて位置Ｐ６で示すように、ドレインパッドエッジにおける電界ピークが低くなっている。図１４Ｂは、ソースフィールドプレート１７´´とドレインフィールドプレート１８´´及びボンディングパッド２´´４´´の位置を示す。
【００７９】
図１４Ｃは、例えば図１２および図１３に示すようにフィールドプレートを使用する場合、パッドエッジにおける最大電界がこのフィールドプレートによってどのように低くなるかを示す図である。プロットしたデータでは、最新ＢＰＯＡデバイスと図１２および図１３に示す本発明のＢＰＯＡデバイスとを比較している。例えば図１４Ｃに示すように、パッドエッジフィールドプレートの使用によってドレインパッドおよびソースパッドの両者において認められる電界ピークが低く抑えられている。図１３におけるＰ５に類似している位置で解析した図示のデバイスでは、４ＭＶ／ｃｍの最大絶対電界レベルが認められた。図１４Ｃに示すように、本発明が提案する最適化されたフィールドプレートを使用した場合、図１３の位置Ｐ５では電界ピークが３５％低下した。
【００８０】
図１５のフローチャートに示すように、本発明は電力用半導体の製造法にも関する。一般的に、本発明のようなＢＰＯＡ半導体デバイスは基体９上にバッファ層８、ＧａＮ層７、ＡｌＧａＮ層１およびｐＧａＮ層１１を形成する有機金属気相成長法（ＭＯＣＶＤ）を使用する製造方法によって形成する。ｐＧａＮ領域はリソグラフィーおよびエッチング法によって形成する。パッシベーション誘電体１５は、化学蒸着法（ＣＶＤ）によって形成する。上記メタル層については、リソグラフィー、メタル／誘電体成膜およびエッチング法によって形成する。なお、上記形成法は製造時任意の順序で行ってよい。即ち、特定の順序に限定されるものではない。
【００８１】
本発明の特徴および要素について、実施態様を具体的に組み合わせて説明してきたが、各特徴については実施態様の他の特徴や要素と組み合わせることなく単独で使用することができ、あるいは本発明の他の特徴や要素と併用することも可能である。本発明の精神または範囲から外れことなく、状況が許す限り、構成要素や構成部分の形態および割合における変更だけでなく等価物への代替は可能である。
【００８２】
以上の説明は例示や記述を目的とするものであり、また徹底的なものではなく、本発明を説明してきた厳密な形態に制限するものではない。本明細書の開示に照らして多くの変更などが可能である。本発明は、請求の範囲およびその等価物に従って解釈すべきである。
【符号の説明】
【００８３】
１、１´  ＡｌＧａＮ層
２´  ソースパッドメタル、ソースメタライゼーション部
２´´  ボンディングパッド
３´  ソースフィンガーメタライゼーション部、ソースフィンガーメタル
４´  ドレインパッドメタル
４´´  ボンディングパッド
５´  ドレインフィンガーメタライゼーション部
６´  パッシベーション誘電体層
７´  ＧａＮ層
８´  バッファ層
９´  基体
１０´  ゲート端子、ゲート
１１  ｐＧａＮ層
１１´  高純度ｐ−ドープドＧａＮキャップ
１２´  第１ビア、第２ビア、ビア
１３´  ソース端子
１４´  ドレイン端子
１５  パッシベーション誘電体
１５´  表面パッシベーション誘電体
１６´  基体端子
１７´´  ソースフィールドプレート
１８´´  ドレインフィールドプレート
３０、３１  内側部分
４０、４１  内側エッジ部分
１０１、２０１  第１部分
１０２、２０２  第２部分
１０２、１０３、２０１、２０２、２０３、３０１、３０３  断面
１０３、２０３  第３部分
２００  電力用半導体デバイス
３００  半導体デバイス
３０１、３０３  ディメンション部分
３０２  中間ディメンション部分
ＦＤ´  ドレインフィールドプレート、フィールドプレート
ＦＳ´  ソースフィールドプレート
【図１】
2021516454.tif 000003
【図２】
2021516454.tif 000004
【図３Ａ】
2021516454.tif 000005
【図３Ｂ】
2021516454.tif 000006
【図４Ａ】
2021516454.tif 000007
【図４Ｂ】
2021516454.tif 000008
【図５Ａ】
2021516454.tif 000009
【図５Ｂ】
2021516454.tif 000010
【図６】
2021516454.tif 000011
【図７】
2021516454.tif 000012
【図８Ａ】
2021516454.tif 000013
【図８Ｂ】
2021516454.tif 000014
【図９Ａ】
2021516454.tif 000015
【図９Ｂ】
2021516454.tif 000016
【図１０Ａ】
2021516454.tif 000017
【図１０Ｂ】
2021516454.tif 000018
【図１１】
2021516454.tif 000019
【図１２】
2021516454.tif 000020
【図１３】
2021516454.tif 000021
【図１４Ａ】
2021516454.tif 000022
【図１４Ｂ】
2021516454.tif 000023
【図１４Ｃ】
2021516454.tif 000024
【図１５】
2021516454.tif 000025
【手続補正書】
【提出日】令和2年10月26日(2020.10.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ソースボンディングパッド、
ドレインボンディングパッド、
ドレインフィールドプレートを有するドレインメタライゼーション構造、および
ソースフィールドプレートを有するソースメタライゼーション構造、を有する半導体デバイスであって、
前記ソースフィールドプレートが、前記デバイスのソースボンディングパッドオーバーアクティブ領域内に位置する第１ディメンション、および前記デバイスのソースボンディングパッドオーバーアクティブ領域ではない領域か、あるいは前記デバイスのドレインボンディングパッドオーバーアクティブ領域内に位置する、第１ディメンションとは異なる第２ディメンションを有し、そして
前記ドレインフィールドプレートが、前記デバイスの前記ドレインボンディングパッドオーバーアクティブ領域上のソースボンディングパッド内に位置する第１ディメンション、および前記デバイスのボンディングパッドオーバーアクティブ領域ではない領域か、あるいは前記デバイスのソースボンディングパッドオーバーアクティブ領域内に位置する第２ディメンションを有することを特徴とする半導体デバイス。
【請求項２】
前記ソースフィールドプレートの前記第２ディメンションが前記ソースフィールドプレートの前記第１ディメンションより小さく、前記ドレインフィールドプレートの前記第２ディメンションが前記ドレインフィールドプレートの前記第１ディメンションより小さい請求項１に記載の半導体デバイス。
【請求項３】
前記ソースフィールドプレートがボンディングパッドオーバーアクティブ領域ではない領域に位置する前記ソースフィールドプレートの前記第１ディメンションか、あるいは前記第２ディメンションのいずれかと異なる第３ディメンションを有し、そして前記ドレインフィールドプレートがボンディングパッドオーバーアクティブ領域ではない領域に位置する前記ドレインフィールドプレートの前記第１ディメンションか、あるいは前記第２ディメンションのいずれかと異なる第３ディメンションを有する請求項２に記載の半導体デバイス。
【請求項４】
前記ドレインフィールドプレートまたは前記ソースフィールドプレートの少なくとも一つのディメンションが連続的に変化する請求項１に記載の半導体デバイス。
【請求項５】
前記ソースフィールドプレートの前記第１ディメンションが前記ソースフィールドプレートの前記第２ディメンションか、あるいは前記ソースフィールドプレートの前記第３ディメンションより大きく、前記ドレインフィールドプレートの前記第１ディメンションが前記ドレインフィールドプレートの前記第２ディメンションか、あるいは前記ドレインフィールドプレートの前記第３ディメンションより大きい請求項３に記載の半導体デバイス。
【請求項６】
ソースパッドオーバーアクティブ領域を有し、かつソースパッドメタルを有する第１部分、
パッドオーバーアクティブ領域を有しない第２部分、
ドレインパッドオーバーアクティブ領域を有し、かつドレインパッドメタルを有する第３部分、
前記第１部分、第２部分および第３部分に位置する部分を有し、かつ他の部分の少なくとも一つに位置するディメンションとは異なる、前記部分の少なくとも一つに位置するディメンションを有するソースメタライゼーションフィールドプレート、および
前記第１部分、第２部分および第３部分に位置する部分を有し、かつ他の部分の少なくとも一つに位置するディメンションとは異なる、前記部分の少なくとも一つに位置するディメンションを有するドレインメタライゼーションフィールドプレートを有することを特徴とする半導体デバイス。
【請求項７】
前記ソースメタライゼーションフィールドプレートが、前記第１部分、第２部分および第３部分のそれぞれにおいて異なるディメンションを有する請求項６に記載の半導体デバイス。
【請求項８】
前記ドレインメタライゼーションフィールドプレートが、前記第１部分、第２部分および第３部分のそれぞれにおいて異なるディメンションを有する請求項７に記載の半導体デバイス。
【請求項９】
前記ソースメタライゼーションフィールドプレートのディメンションが連続的に変化する請求項６に記載の半導体デバイス。
【請求項１０】
前記ドレインメタライゼーションフィールドプレートのディメンションが連続的に変化する請求項９に記載の半導体デバイス。
【請求項１１】
ソースボンディングパッドを形成し、
ドレインボンディングパッドを形成し、
ドレインフィールドプレートを有するドレインメタライゼーション構造を形成し、
ソースフィールドプレートを有するソースメタライゼーション構造を形成し、
半導体デバイスのアクティブ領域の直ぐ上にある前記ドレインボンディングパッドの少なくとも一部を半導体デバイスの第１領域内に設け、
半導体デバイスのアクティブ領域の直ぐ上にある前記ドレインボンディングパッドの少なくとも一部を半導体デバイスの第２領域内に設け、
第１ディメンションを有する前記ソースフィールドプレートの一部を前記第１領域内に位置せしめるとともに、前記第１ディメンションとは異なる第２ディメンションを有する前記ソースフィールドの一部を前記第１領域以外の半導体デバイスの領域内に位置せしめ、そして
第１ディメンションを有する前記ドレインフィールドプレートの一部を前記第２領域内に位置せしめるとともに、前記第１ディメンションとは異なる第２ディメンションを有する前記ドレインフィールドの一部を前記第２領域以外の半導体デバイスの領域内に位置せしめることを特徴とする半導体デバイスの製造方法。
【請求項１２】
さらに、前記ソースフィールドプレートの前記第２ディメンションを前記第２領域に位置せしめるとともに、前記ドレインフィールドプレートの前記第２ディメンションを前記第１領域に位置せしめる請求項１１に記載の方法。
【請求項１３】
前記半導体の領域が、第３領域内の前記半導体デバイスのアクティブ領域の直ぐ上にボンディングパッドを有せず、
前記ソースフィールドプレートが、前記ソースフィールドプレートの前記第１ディメンション、あるいは前記第２ディメンションのいずれかと異なる第３ディメンションを有し、そして
さらに前記ソースフィールドプレートの第３ディメンションを前記第３領域内に位置せしめ、
前記ドレインフィールドプレートが、前記ドレインフィールドプレートの前記第１ディメンション、あるいは前記第２ディメンションのいずれかと異なる第３ディメンションを有し、そして
さらに、前記ドレインフィールドプレートの前記第３ディメンションを前記第３領域に位置せしめる請求項１２に記載の方法。
【請求項１４】
前記ドレインフィールドプレートまたは前記ソースフィールドプレートの少なくとも一つのディメンションが連続的に変化する請求項１１に記載の方法。
【請求項１５】
前記ソースフィールドプレートの前記第２ディメンションまたは前記ソースフィールドプレートの第３ディメンションより大きくなるように前記ソースフィールドの前記第１ディメンションを形成し、かつ
前記ドレインフィールドプレートの第２ディメンションまたは前記ドレインフィールドプレートの前記第３ディメンションより大きくなるように前記ドレインフィールドプレートの前記第１ディメンションを形成する請求項１３に記載の方法。
【国際調査報告】
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