(57)【要約】  半導体構造体は、電界効果トランジスタ（ＦＥＴ）のドレイン領域と共に集積化されている酸化物ＲｅＲＡＭを含む。酸化物ＲｅＲＡＭは、ＦＥＴのドレイン領域のファセット上面に接する尖った錐体により画定されている先端領域を有する。そのような先端領域は、酸化物ＲｅＲＡＭの電場を増強し、したがって酸化物ＲｅＲＡＭの導電性フィラメントの形成を制御することを助ける。
2021532577.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタ（ＦＥＴ）と共に集積化されている酸化物抵抗変化型メモリ（ＲｅＲＡＭ）デバイスを含み、前記ＲｅＲＡＭデバイスは、前記ＦＥＴのドレイン領域のファセット上面に接する先端領域を有する、半導体構造体。
【請求項２】
前記ＲｅＲＡＭデバイスは抵抗性スイッチング・ライナと上部電極とを含み、前記ＦＥＴの前記ドレイン領域の上部が前記ＲｅＲＡＭデバイスの下部電極を形成する、請求項１に記載の半導体構造体。
【請求項３】
前記抵抗性スイッチング・ライナは絶縁性金属酸化物で構成されている、請求項２に記載の半導体構造体。
【請求項４】
前記ＲｅＲＡＭデバイスは、導電性金属または導電性金属窒化物で構成されている下部電極と、抵抗性スイッチング・ライナと、上部電極とを含む、請求項１に記載の半導体構造体。
【請求項５】
前記抵抗性スイッチング・ライナは絶縁性金属酸化物で構成されている、請求項４に記載の半導体構造体。
【請求項６】
前記ＦＥＴは、ゲート誘電体材料部分と、ゲート電極部分と、ファセット側壁面を有するソース領域とを含む機能的ゲート構造を含む、請求項１に記載の半導体構造体。
【請求項７】
前記ＲｅＲＡＭデバイスは、前記機能的ゲート構造に横方向に隣接して配置されており、第１の誘電体スペーサおよび第２の誘電体スペーサにより前記機能的ゲート構造から離間されている、請求項６に記載の半導体構造体。
【請求項８】
前記ソース領域に接するソース・コンタクト構造と、ゲート導体部分に接するゲート・コンタクト構造と、前記ＲｅＲＡＭデバイスの上部電極に接するＲｅＲＡＭコンタクト構造とをさらに含む、請求項６に記載の半導体構造体。
【請求項９】
前記ソース・コンタクト構造、前記ゲート・コンタクト構造、および前記ＲｅＲＡＭコンタクト構造は層間誘電材料層内に埋め込まれている、請求項８に記載の半導体構造体。
【請求項１０】
前記ドレイン領域もファセット側壁面を有し、前記ソース領域および前記ドレイン領域は、半導体基板内に埋め込まれているドープ半導体材料で構成されている、請求項６に記載の半導体構造体。
【請求項１１】
半導体構造体を形成する方法であって、
半導体基板の表面上に犠牲ゲート構造を設けることであり、第１の誘電体スペーサおよび第２の誘電体スペーサが前記犠牲ゲート構造を横方向に取り囲む、前記設けることと、
前記半導体基板内であってかつ前記犠牲ゲート構造の両側にソース領域およびドレイン領域を形成することであり、前記ソース領域および前記ドレイン領域はファセット側壁面を有する、前記形成することと、
前記ドレイン領域の自己制限エッチングを実施して、前記ドレイン領域にファセット上面を設けることと、
前記ドレイン領域の前記ファセット上面と接している酸化物抵抗変化型メモリ（ＲｅＲＡＭ）デバイスの素子を形成することと
を含む、方法。
【請求項１２】
前記ＲｅＲＡＭデバイスの前記素子を形成した後に、前記犠牲ゲート構造を機能的ゲート構造と交換することであり、前記機能的ゲート構造はゲート誘電体材料部分とゲート導体部分とを含む、前記交換することをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記ソース領域に接するソース・コンタクト構造と、前記ゲート導体部分に接するゲート・コンタクト構造と、前記ＲｅＲＡＭデバイスの上部電極に接するＲｅＲＡＭコンタクト構造とを形成することをさらに含む、請求項１２に記載の方法。
【請求項１４】
前記ＲｅＲＡＭデバイスの素子を形成することは、抵抗性スイッチング層および上部電極材料を形成すること、ならびに前記抵抗性スイッチング層および前記上部電極材料に窪みを作ることを含む、請求項１１に記載の方法。
【請求項１５】
前記ＲｅＲＡＭデバイスの素子を形成することは、下部電極層、抵抗性スイッチング層、および上部電極材料を形成すること、ならびに前記下部電極層、前記抵抗性スイッチング層、および前記上部電極材料に窪みを作ることを含む、請求項１１に記載の方法。
【請求項１６】
前記ソース領域および前記ドレイン領域を形成することは、ファセット側壁を有して前記半導体基板内にソース／ドレイン・トレンチを設けるためにエッチングを実施すること、および前記ソース／ドレイン・トレンチをドープ半導体材料で満たすことを含む、請求項１１に記載の方法。
【請求項１７】
前記ＲｅＲＡＭデバイスは、前記ドレイン領域の前記ファセット上面に接する先端領域を有する、請求項１１に記載の方法。
【請求項１８】
層間誘電材料層が、前記自己制限エッチングを実施する間、前記ソース領域を保護する、請求項１１に記載の方法。
【請求項１９】
前記自己制限エッチングは、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、アンモニア（ＮＨ４ＯＨ）、および水酸化カリウム（ＫＯＨ）のうちの少なくとも１つを含むエッチャントを含む、請求項１１に記載の方法。
【請求項２０】
前記ドレイン領域の前記自己制限エッチングを実施することは、
前記犠牲ゲート構造を横方向に取り囲み、かつその上方に配置される層間誘電（ＩＬＤ）材料層を形成することと、
前記ドレイン領域を物理的に露出する、前記ＩＬＤ材料層内の開口部を形成することと、
前記ドレイン領域の上面をエッチングすることと
を含む、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、半導体構造体、および半導体構造体を形成する方法に関する。より詳細には、本願は、電界効果トランジスタ（ＦＥＴ）のドレイン領域と共に集積化されている（co-integrated）酸化物抵抗変化型メモリ（ＲｅＲＡＭ：resistiverandom access memory）を含む半導体構造体に関する。
【背景技術】
【０００２】
多くの現在の電子デバイスは電子メモリを含む。電子メモリは揮発性メモリまたは不揮発性メモリであり得る。不揮発性メモリが電力のない状態においてその格納されたデータを保持するのに対し、揮発性メモリは電力が遮断された時にその格納データを失う。抵抗変化型メモリ（ＲｅＲＡＭまたはＲＲＡＭ）は、その簡単な構造および相補型金属酸化物半導体（ＣＭＯＳ）ロジック製造プロセスとのその互換性に因り、次世代の不揮発性メモリの１つの有望な候補である。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
酸化物ＲｅＲＡＭでは、導電性フィラメントの電鋳が必要とされる。このプロセスはランダム性に依存し、したがって酸化物ＲｅＲＡＭのフィラメントの位置は十分に制御されない。これは、結果的に、ＲｅＲＡＭセルがスケーリングされる（scale）のでより高い形成電圧、およびより高いデバイスのばらつきをもたらす。また、酸化物ＲｅＲＡＭは、通常、１Ｔ１Ｒ（例えば、１つのトランジスタと１つの抵抗素子）構造を形成するために、電流制御電界効果トランジスタを必要とする。これはプロセスの統合を複雑化する。したがって、密な間隔でＦＥＴと酸化物ＲｅＲＡＭとを共に集積化することが必要である。
【課題を解決するための手段】
【０００４】
半導体構造体が、電界効果トランジスタ（ＦＥＴ）のドレイン領域と共に集積化されている酸化物ＲｅＲＡＭを含む。酸化物ＲｅＲＡＭは、ＦＥＴのドレイン領域のファセット上面に接する、尖った錐体により画定されている先端領域を有する。そのような先端領域は、酸化物ＲｅＲＡＭの電場を増強し、したがって酸化物ＲｅＲＡＭの導電性フィラメントの形成を制御することを助ける。
【０００５】
本願の一態様では、半導体構造体が提供される。一実施形態では、半導体構造体は、電界効果トランジスタ（ＦＥＴ）と共に集積化されている酸化物抵抗変化型メモリ（ＲｅＲＡＭ）デバイスを含み、ＲｅＲＡＭデバイスは、ＦＥＴのドレイン領域のファセット上面に接する先端領域を有する。
【０００６】
本願の別の態様では、半導体構造体を形成する方法が提供される。一実施形態では、方法は、半導体基板の表面上に犠牲ゲート構造を設けることを含み、第１の誘電体スペーサおよび第２の誘電体スペーサが犠牲ゲート構造を横方向に取り囲む。ソース領域およびドレイン領域が半導体基板内であってかつゲート構造の両側に形成される。ソース領域およびドレイン領域はファセット側壁面を有する。自己制限エッチング（self-limiting etch）が次いでドレイン領域上で実施されて、ドレイン領域にファセット上面を設け、酸化物抵抗変化型メモリ（ＲｅＲＡＭ）デバイスの素子がドレイン領域のファセット上面と接して形成される。
【図面の簡単な説明】
【０００７】
【図１】製造の初期段階の間の、半導体基板の表面上に配置されている複数の犠牲ゲート構造を含む、本願の例示的な半導体構造体の断面図であり、第１の誘電体スペーサが各犠牲ゲート構造を横方向に取り囲んでいる図である。
【図２】半導体基板内であってかつ各犠牲ゲート構造の実装面積にソース領域およびドレイン領域を形成した後の、図１の例示的な半導体構造体の断面図である。
【図３】第１の誘電体スペーサ上に第２の誘電体スペーサを形成し、その後に層間誘電（ＩＬＤ:interlayer dielectric）材料層を形成した後の、図２の例示的な半導体構造体の断面図である。
【図４】ドレイン領域の表面を物理的に露出する、ＩＬＤ材料層の開口部を形成した後の、図３の例示的な半導体構造体の断面図である。
【図５】物理的に露出されたドレイン領域に自己制限エッチングを実施して、ドレイン領域にファセット上面を設けた後の、図４の例示的な半導体構造体の断面図である。
【図６】開口部内に抵抗性スイッチング層および上部電極材料を形成した後の、図５の例示的な半導体構造体の断面図である。
【図７】抵抗性スイッチング層および上部電極材料に窪みを作った後の、図６の例示的な半導体構造体の断面図である。
【図８】開口部の上部内を追加のＩＬＤ材料で埋め、各犠牲ゲート構造を機能的ゲート構造に交換した後の、図７の例示的な半導体構造体の断面図である。
【図９】コンタクト構造を形成した後の、図８の例示的な半導体構造体の断面図である。
【図１０】下部電極と、抵抗性スイッチング・ライナと、上部電極とを含むＲｅＲＡＭデバイスを含む、本願の別の例示的な半導体構造体の断面図である。
【発明を実施するための形態】
【０００８】
ここで、本願は、以下の検討および本願に付随する図面を参照することにより、より詳細に記載される。本願の図面は例示目的で与えられているに過ぎず、したがって、図面は縮尺通りに描かれていないことが留意される。また、同様の要素および対応する要素は同様の参照番号で称されていることが留意される。
【０００９】
以下の記載では、本願の様々な実施形態の理解を与えるために、特定の構造、構成要素、材料、寸法、処理ステップ、および技術などの多数の特定の詳細が記載される。しかし、当業者には当然のことながら、本願の様々な実施形態はこれらの特定の詳細なしで実践され得る。他の例では、本願を曖昧にすることを回避するために、周知の構造および処理ステップは詳細に記載されていない。
【００１０】
当然のことながら、層、領域、または基板としての要素が別の要素の「上に」（「ｏｎ」もしくは「ｏｖｅｒ」）あると見なされる場合、それはその他の要素の直接上にあり得るか、または介在要素も存在する可能性がある。その一方、要素が別の要素の「直接上に」（「ｄｉｒｅｃｔｌｙ  ｏｎ」または「ｄｉｒｅｃｔｌｙ  ｏｖｅｒ」）あると見なされる場合、介在要素は存在しない。また、当然のことながら、要素が別の要素の「下に」（「ｂｅｎｅａｔｈ」もしくは「ｕｎｄｅｒ」）あると見なされる場合、それはその他の要素の直接下に（ｄｉｒｅｃｔｌｙ  ｂｅｎｅａｔｈまたはｄｉｒｅｃｔｒｌｙ  ｕｎｄｅｒ）あり得るか、あるいは介在要素が存在し得る。その一方、要素が別の要素の「直接下に」（「ｄｉｒｅｃｔｌｙ  ｂｅｎｅａｔｈ」または「ｄｉｒｅｃｔｒｌｙ  ｕｎｄｅｒ」）あると見なされる場合、介在要素は存在しない。
【００１１】
最初に図１を参照すると、製造の初期段階の間の、半導体基板１０の表面上に配置されている複数の犠牲ゲート構造を含む、本願の例示的な半導体構造体が示されており、第１の誘電体スペーサ１６が各犠牲ゲート構造を横方向に取り囲んでいる。複数の犠牲ゲート構造が描かれ、示されているが、本願は、単一の犠牲ゲート構造が使用される場合に用いられ得る。
【００１２】
本願において使用され得る半導体基板１０は、半導体特性を有する少なくとも１つの半導体材料を含む。半導体基板１０として使用され得る半導体材料の例として、例えばシリコン（Ｓｉ）、シリコン・ゲルマニウム（ＳｉＧｅ）合金、シリコン・ゲルマニウム・カーバイド（ＳｉＧｅＣ）合金、ゲルマニウム（Ｇｅ）、ＩＩＩ／Ｖ族化合物半導体、またはＩＩ／ＶＩ族化合物半導体を含む。一実施形態では、半導体基板１０はバルク半導体基板が挙げられる。「バルク半導体基板」という用語は、全体的に１つまたは複数の半導体材料で構成されている基板を表す。一例では、バルク半導体基板は全体的にＳｉで構成されている。
【００１３】
いくつかの実施形態では、半導体基板１０は半導体・オン・インシュレータ（ＳＯＩ：semiconductor-on-insulator）基板で構成されている。ＳＯＩ基板は、通常、ハンドル基板と、絶縁層と、最上半導体材料層とを含む。いくつかの実施形態では、ＳＯＩ基板のハンドル基板は、前述されている半導体材料を含み得る。他の実施形態では、ハンドル基板は省かれる可能性があるか、またはハンドル基板は導電性材料または絶縁体材料あるいはその両方で構成され得る。ＳＯＩ基板の絶縁層は結晶性または非結晶性の誘電材料を含み得る。一例では、ＳＯＩ基板の絶縁層は、二酸化ケイ素または窒化ホウ素あるいはその両方で構成されている可能性がある。ＳＯＩ基板の最上半導体層は、前で定義されているような半導体材料で構成されている。
【００１４】
各犠牲ゲート構造が、通常、犠牲ゲート材料１２と、犠牲ゲート・キャップ材料１４とを含む。いくつかの実施形態（図示せず）では、各犠牲ゲート構造は、犠牲ゲート材料１２の下に配置されている犠牲ゲート誘電材料も含む。さらに他の実施形態では、犠牲ゲート構造は全体的に犠牲ゲート材料１２で構成されている。
【００１５】
犠牲ゲート構造は、犠牲材料（または様々な犠牲材料）のブランケット層（またはその複数層）を付着し、次いでリソグラフィおよびエッチングにより犠牲材料（または様々な犠牲材料）をパターニングすることにより形成されていてもよい。一実施形態では、犠牲ゲート構造は、犠牲ゲート誘電材料のブランケット層を最初に付着することにより形成され得る。犠牲ゲート誘電材料は、酸化物、窒化物、または酸窒化物あるいはその組合せとすることができる。一例では、犠牲ゲート誘電材料は、二酸化ケイ素より高い誘電率を有する高ｋ（high-k）材料とすることができる。いくつかの実施形態では、例えば二酸化ケイ素などの様々な誘電材料と高ｋ誘電体とを含む多層誘電体構造が形成され、犠牲ゲート誘電材料として使用され得る。犠牲ゲート誘電材料は、例えば化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、物理蒸着（ＰＶＤ）、スパッタリング、または原子層蒸着（ＡＬＤ）を含む、任意の付着技術により形成され得る。
【００１６】
犠牲ゲート誘電材料のブランケット層を形成した後に、犠牲ゲート材料１２のブランケット層が犠牲ゲート誘電材料のブランケット層上に形成され得る。犠牲ゲート材料１２は、例えばポリシリコン、アモルファス・シリコン、元素金属（例えばタングステン、チタン、タンタル、アルミニウム、ニッケル、ルテニウム、パラジウム、および白金）、少なくとも２つの元素金属の合金、またはそれらの多層結合体を含む任意の材料を含み得る。犠牲ゲート材料１２は、例えば化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、物理蒸着（ＰＶＤ）、スパッタリング、原子層蒸着（ＡＬＤ）、または同様の他の付着プロセスを含む付着プロセスを利用して形成され得る。
【００１７】
犠牲ゲート材料１２のブランケット層を形成した後に、犠牲ゲート・キャップ材料１４のブランケット層が形成され得る。犠牲ゲート・キャップ材料１４は、例えば二酸化ケイ素または窒化ケイ素あるいはその両方などのハード・マスク材料を含み得る。犠牲ゲート・キャップ材料１４は、例えば化学蒸着またはプラズマ強化化学蒸着などの任意の適切な付着プロセスにより形成され得る。犠牲材料の様々なブランケット層は、次いで、リソグラフィおよびエッチングによりパターニングされて、半導体構造体１０の表面上に犠牲ゲート構造を形成する。
【００１８】
第１の誘電体スペーサ１６は、第１の誘電体スペーサ材料を付着し、次いで第１の誘電体スペーサ材料をエッチングすることにより形成され得る。本願において使用され得る第１の誘電体スペーサ材料の実例が、二酸化ケイ素、窒化ケイ素、または酸化窒化ケイ素を含むが、それらに限定されない。いくつかの実施形態では、第１の誘電体スペーサ材料（およびしたがって第１の誘電体スペーサ１６）および犠牲ゲート・キャップ材料はいずれも、例えば窒化ケイ素などの同じ誘電材料で構成されている。第１の誘電体スペーサ材料を設ける際に用いられ得る付着プロセスは、例えば化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、または物理蒸着（ＰＶＤ）を含む。付着された第１の誘電体スペーサ材料をエッチングするのに用いられるエッチングは、例えば反応性イオン・エッチングなどのドライ・エッチング・プロセスを含み得る。
【００１９】
ここで図２を参照すると、半導体基板１０内であってかつ各犠牲ゲート構造の実装面積にソース領域１８Ｓおよびドレイン領域１８Ｄを形成した後の、図１の例示的な半導体構造体が示されている。ＳＯＩ基板が使用された場合、ソース領域１８Ｓおよびドレイン領域１８ＤはＳＯＩ基板の最上半導体層内に形成される。ソース領域１８Ｓおよびドレイン領域１８Ｄは、自己制限エッチングを最初に実施することにより形成され得る。「自己制限エッチング」という用語は、本願を通して、同じ材料の他の平面よりも速く一定の材料面を除去するエッチングを表すのに用いられる。例えば、シリコンの自己制限エッチングが、｛１００｝面または｛１１０｝面あるいはその両方を｛１１１｝面より速く除去する。自己制限エッチングは、本明細書において、結晶学的エッチングとも呼ばれる可能性がある。自己制限エッチングの一例がシグマ・エッチング（sigma etch）である。自己制限エッチング中に使用され得るエッチャントのいくつかの実例は、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、アンモニア（ＮＨ４ＯＨ）、または水酸化カリウム（ＫＯＨ）あるいはその組合せを含む。本願では、この自己制限エッチングは、ファセット側壁面を有するソース／ドレイン・トレンチ（ならびにしたがってソース領域１８Ｓおよびドレイン領域１８Ｄ）を形成する。一実施形態では、ソース／ドレイン・トレンチ（ならびにしたがってソース領域１８Ｓおよびドレイン領域１８Ｄ）はシグマ形である。
【００２０】
ソース領域１８Ｓおよびドレイン領域１８Ｄを形成するドープ半導体材料が、次いで、エピタキシャル成長（または付着）プロセスを利用して、ソース／ドレイン・トレンチの各々に形成される。「エピタキシャルに成長する、エピタキシャルに付着する、あるいはエピタキシャルに成長しかつ付着する」ならびに「エピタキシャルに成長した、エピタキシャルに付着した、あるいはエピタキシャルに成長しかつ付着した」という用語は、半導体材料の付着表面上での半導体材料の成長を意味し、成長している半導体材料は付着表面の半導体材料と同じ結晶特性を有する。エピタキシャル付着プロセスでは、付着原子が、表面上で動き回りそれら自体を付着表面の原子の結晶配列に配向させるのに十分なエネルギーを用いて、半導体基板の付着表面に達するように、原料ガスにより形成される化学反応体が制御され、システム・パラメータが設定される。したがって、エピタキシャル半導体材料は、それが形成される付着表面と同じ結晶特性を有する。
【００２１】
本願において使用され得る様々なエピタキシャル成長プロセス装置の例として、例えば急速熱化学蒸着（ＲＴＣＶＤ）、低エネルギー・プラズマ蒸着（ＬＥＰＤ）、超高真空化学蒸着（ＵＨＶＣＶＤ）、常圧化学蒸着（ＡＰＣＶＤ）、および分子線エピタキシー（ＭＢＥ）が挙げられる。エピタキシャル付着の温度は、通常、５５０℃から９００℃である。より高い温度が通常はより速い付着をもたらすが、より速い付着は結晶の欠陥および膜の亀裂をもたらす可能性がある。ドープ半導体材料のエピタキシャル成長は、任意の周知の前躯体ガスまたはガス混合物を利用して実施され得る。水素、窒素、ヘリウム、およびアルゴンのようなキャリア・ガスが使用され得る。
【００２２】
ドープ半導体材料、ならびにしたがってソース領域１８Ｓおよびドレイン領域１８Ｄを形成する半導体材料は、半導体基板１０と同じまたは異なる半導体材料を含み得る。一例では、ドープ半導体材料および半導体基板１０はいずれもシリコンで構成されている。
【００２３】
ドープ半導体材料は、エピタキシャル成長プロセス中にソース領域１８Ｓおよびドレイン領域１８Ｄの半導体材料を提供する前躯体ガス混合物中に通常は導入されるドーパントも含む。ドーパントはｐ型ドーパントまたはｎ型ドーパントのどちらかとすることができる。「ｐ型」という用語は、価電子の不足を引き起こす真性半導体への不純物の添加を指す。シリコン含有半導体材料では、ｐ型ドーパントすなわち不純物の例として、ホウ素、アルミニウム、ガリウム、およびインジウムが挙げられるが、それらに限定されない。「ｎ型」は、真性半導体への自由電子に寄与する不純物の添加を指す。シリコン含有半導体材料では、ｎ型ドーパントすなわち不純物の例として、アンチモン、ヒ素、およびリンが挙げられるが、それらに限定されない。一例では、ドープ半導体材料はソース領域１８Ｓを形成し、ドレイン領域１８Ｄは、４×１０２０原子／ｃｍ３から３×１０２１原子／ｃｍ３のドーパント濃度を有するシリコンまたはシリコン・ゲルマニウム合金を含む。
【００２４】
ここで図３を参照すると、第２の誘電体スペーサ２０を第１の誘電体スペーサ１６上に形成し、その後に層間誘電（ＩＬＤ）材料層２２を形成した後の、図２の例示的な半導体構造体が示されている。第２の誘電体スペーサ２０は第１の誘電体スペーサ１６の最外側壁上に形成され、ソース領域１８Ｓおよびドレイン領域１８Ｄの一部上に形成されている最下面を有する。ＩＬＤ材料層２２は各犠牲ゲート構造ならびに第１の誘電体スペーサ１６および第２の誘電体スペーサ２０を横方向に取り囲んでおり、かつその上方に存在している。
【００２５】
第２の誘電体スペーサ２０は、第２の誘電体スペーサ材料を付着し、次いで第２の誘電体スペーサ材料をエッチングすることにより形成され得る。いくつかの実施形態では、第２の誘電体スペーサ材料は第１の誘電体スペーサ材料と異なる誘電体スペーサ材料で構成されている。他の実施形態では、第２の誘電体スペーサ材料は第１の誘電体スペーサ材料と同じ誘電体スペーサ材料で構成されている。本願において使用され得る第２の誘電体スペーサ材料の実例として、二酸化ケイ素、窒化ケイ素、または酸化窒化ケイ素が挙げられるが、それらに限定されない。一実施形態では、第１の誘電体スペーサ材料（およびしたがって第１の誘電体スペーサ１６）および犠牲ゲート・キャップ材料はいずれも窒化ケイ素で構成されており、一方、第２の誘電体スペーサ材料（およびしたがって第２の誘電体スペーサ２０）は二酸化ケイ素で構成されている。第２の誘電体スペーサ材料を設ける際に用いられ得る付着プロセスは、例えば化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、または物理蒸着（ＰＶＤ）を含む。付着された第２の誘電体スペーサ材料をエッチングするのに用いられるエッチングは、例えば反応性イオン・エッチングなどのドライ・エッチング・プロセスを含み得る。
【００２６】
ＩＬＤ材料層２２は、二酸化ケイ素、非ドープ・ケイ酸塩ガラス（ＵＳＧ）、フルオロケイ酸塩ガラス（ＦＳＧ）、ボロン・リン・ケイ酸塩ガラス（ＢＰＳＧ）、スピンオン低ｋ（low-k）誘電体層、化学蒸着（ＣＶＤ）低ｋ誘電体層またはそれらの任意の組合せで構成され得る。本願を通して用いられている「低ｋ」という用語は、二酸化ケイ素より低い誘電率を有する誘電材料を表す。別の実施形態では、スピンオン・ガラス（ＳＯＧ）などの自己平坦化材料、またはＳｉＬＫ（ＴＭ）などのスピンオン低ｋ誘電体材料がＩＬＤ材料層２２として使用され得る。一実施形態では、ＩＬＤ材料層２２は、例えば化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、蒸着、またはスピンオン・コーティングを含む付着プロセスを利用して、形成され得る。
【００２７】
ここで図４を参照すると、ドレイン領域１８Ｄの表面を物理的に露出する、ＩＬＤ材料層２２内の開口部２６を形成した後の、図３の例示的な半導体構造体が示されている。開口部２６は、パターン・マスク２４をＩＬＤ材料層２２上に最初に設けることにより形成され得る。パターンを描かれたマスク２４は、例えば窒化ケイ素などのハード・マスク材料を含み得る。パターンを描かれたマスク２４は、ハード・マスク材料のブランケット層を付着し、その後にハード・マスク材料のブランケット層をパターニングすることにより形成され得る。ハード・マスク材料のブランケット層をパターニングすることは、例えば反応性イオン・エッチングなどのエッチングを含み得る。このエッチング、または別個のエッチングは、ＩＬＤ材料層２２内に開口部２６を設けるのに用いられてもよい。
【００２８】
ここで図５を参照すると、物理的に露出されたドレイン領域１８Ｄに自己制限エッチングを実施した後の、図４の例示的な半導体構造体が示されている。本願のこのステップにおいて使用される自己制限エッチングは、前述されているものと同じである。エッチングされたドレイン領域１８Ｄは、後に形成されるＲｅＲＡＭデバイス用の先端領域を形成する、ドレイン領域１８Ｄ内に形成されている凹みにより画定されているファセット上面１９を有する。ドレイン領域１８Ｄの自己制限エッチングの後、パターンを描かれたマスク２４は、例えば化学機械研磨（ＣＭＰ）などの任意の材料除去プロセスを利用して、構造から除去される。ソース領域１８Ｓは、パターンを描かれたマスク２４とＩＬＤ材料層２２がこれを保護するので、本願のこのステップの間にエッチングされない。
【００２９】
ここで図６を参照すると、開口部２６内に抵抗性スイッチング層２８および上部電極材料３０を形成した後の、図５の例示的な半導体構造体が示されている。いくつかの実施形態（図示せず）では、抵抗性スイッチング層２８および上部電極材料３０を形成する前に、下部電極材料層が開口部２６内に形成され得る。
【００３０】
下部電極材料層は存在する場合、開口部２６内に形成され、下部電極材料層の一部がドレイン領域１８Ｄのファセット上面と直接物理的に接している。下部電極材料層は、例えば導電性材料または導電性金属窒化物を含み得る。下部電極材料層を設け得る導電性金属には、Ｔｉ、Ｔａ、Ｎｉ、Ｃｕ、Ｗ、Ｈｆ、Ｚｒ、Ｎｂ、Ｙ、Ｚｎ、Ｃｏ、Ａｌ、ＳｉおよびＧｅから選択される少なくとも１つの金属が含まれ得る。下部電極材料層を設け得る導電性金属窒化物には、Ｔｉ、Ｔａ、Ｎｉ、Ｃｕ、Ｗ、Ｈｆ、Ｚｒ、Ｎｂ、Ｙ、Ｚｎ、Ｃｏ、Ａｌ、ＳｉおよびＧｅから選択される少なくとも１つの金属の窒化物が含まれ得る。一実施形態では、下部電極材料層は、ＴｉＮ、またはＴｉＮとＴｉＡｌＣとの合金で構成されている。下部電極材料層は、例えば化学蒸着、プラズマ強化化学蒸着、原子層蒸着、またはスパッタリングなどの付着プロセスにより形成され得る。下部電極材料層は２ｎｍから１０ｎｍの厚さを有し得る。下部電極材料層が開口部２６の全体を埋めない限り、他の厚さが下部電極材料層に関して可能である。
【００３１】
抵抗性スイッチング層２８は絶縁性金属酸化物を含み得る。いくつかの実施形態では、抵抗性スイッチング層２８を形成する絶縁性金属酸化物は５ｅＶより小さいエネルギー・ギャップを有する。絶縁性金属酸化物には、ＴｉＯ２、ＮｉＯ、ＨｆＯ、ＨｆＯ２、ＺｒＯ、ＺｒＯ２、Ｔａ２Ｏ５、ＺｎＯ、ＷＯ３、ＣｏＯ、およびＮｂ２Ｏ５から成る群から選択される少なくとも１つの絶縁材料が含まれる。本願はそれに限定されないが、他の実施形態では、抵抗性スイッチング層２８のエネルギー・ギャップは実際の要求に従って調節され得る。抵抗性スイッチング層２８は、例えば化学蒸着、プラズマ強化化学蒸着、原子層蒸着、またはスパッタリングなどの付着プロセスにより形成され得る。抵抗性スイッチング層２８は２ｎｍから１０ｎｍの厚さを有し得る。抵抗性スイッチング層２８が開口部２６の全体を埋めない限り、他の厚さが抵抗性スイッチング層２８に関して可能である。
【００３２】
上部電極材料３０は抵抗性スイッチング層２８の表面上に形成される。上部電極材料３０は、下部電極材料層に関して前述されている導電性金属または導電性金属窒化物のうちの１つを含む。いくつかの実施形態では、上部電極材料３０および下部電極材料は同じ導電性金属または導電性金属窒化物で構成されている。他の実施形態では、上部電極材料３０は下部電極材料と異なる導電性金属または導電性金属窒化物で構成されている。一実施形態では、上部電極材料３０は、ＴｉＮ、またはＴｉＮとＴｉＡｌＣとの合金で構成されている。上部電極材料３０は、例えば化学蒸着、プラズマ強化化学蒸着、原子層蒸着、またはスパッタリングなどの付着プロセスにより形成され得る。上部電極材料３０は開口部２６の残りの体積を完全に埋めている。
【００３３】
図６に示されている構造は、開口部２６内とＩＬＤ材料層２２の頂部に様々な材料層（すなわち、任意の下部電極材料層、抵抗性スイッチング層２８、および上部電極材料３０）を最初に付着することにより形成され得、次いで、平坦化プロセスが用いられて、任意の下部電極材料層、抵抗性スイッチング層２８、および上部電極材料３０をＩＬＤ材料層２２の最上面から除去する。
【００３４】
ここで図７を参照すると、抵抗性スイッチング層２８の一部および上部電極材料３０の一部を開口部２６の下部内に維持しながら、開口部２６の上部から、抵抗性スイッチング層２８および上部電極材料３０に窪みを作った後の、図６の例示的な半導体構造体が示されている。開口部２６の上部から、抵抗性スイッチング層２８および上部電極材料３０に窪みを作ることは、例えば反応性イオン・エッチングなどの１つまたは複数の異方性エッチング・プロセスを利用して、実施され得る。
【００３５】
抵抗性スイッチング層２８の残部は抵抗性スイッチング・ライナ２８Ｌと呼ばれる可能性があり、上部電極材料３０の残部は本明細書において上部電極３０Ｓと呼ばれる可能性がある。本実施形態では、ＲｅＲＡＭデバイスが、下部電極としてのエッチングされたドレイン領域１８Ｄの上部（すなわちファセット上面１９）と、抵抗性スイッチング・ライナ２８Ｌと、上部電極３０Ｓとを含む、開口部２６の下部に設けられている。いくつかの実施形態（例えば図１０参照）では、ＲｅＲＡＭデバイスは、下部電極としての付着された下部電極材料層と、抵抗性スイッチング・ライナ２８Ｌと、上部電極３０Ｓとを含む。
【００３６】
本願では、抵抗性スイッチング・ライナ２８Ｌは上部電極３０Ｓの全体の直接下に存在し、抵抗性スイッチング・ライナ２８Ｌと上部電極３０Ｓとは、互いに同一平面上にある最上面を有する。付着された導電性の金属または金属窒化物で構成されている下部電極が形成されている実施形態（例えば図１０参照）では、下部電極は抵抗性スイッチング・ライナ２８Ｌの全体の下に存在し、下部電極、抵抗性スイッチング・ライナ２８Ｌ、および上部電極３０Ｓは、互いに同一平面上にある最上面を有する。
【００３７】
ここで図８を参照すると、開口部２６の上部を追加のＩＬＤ材料で埋め、犠牲ゲート構造１２を機能的ゲート構造（３２、３４）と交換した後の、図７の例示的な半導体構造体が示されている。追加のＩＬＤ材料は、通常、ＩＬＤ材料層２２と同じＩＬＤ材料である。追加のＩＬＤ材料は、ＩＬＤ材料層２２の形成に関して前述されている技術を利用して形成され得る。
【００３８】
犠牲ゲート構造１２および、存在する場合は犠牲ゲート・キャップ材料１４は、次いで、例えば反応性イオン・エッチングなどの１つまたは複数の異方性エッチング・プロセスを利用して除去される。このエッチング中、ＩＬＤ材料層２２の一部（断面図に示されていない）が、犠牲ゲート構造１２および、存在する場合は犠牲ゲート・キャップ材料１４を除去する前に除去され得る。ゲート空洞部（図示せず）が、犠牲ゲート構造１２および、存在する場合は犠牲ゲート・キャップ材料１４を除去することにより形成される。機能的ゲート構造（３２、３４）が、次いで、ゲート空洞部内に形成される。「機能的ゲート構造」は、電場または磁場により半導体デバイスの出力電流（すなわち、チャネル内のキャリアの流れ）を制御するのに使用される永久的なゲート構造を意味する。
【００３９】
機能的ゲート構造は、ゲート誘電体部分３２とゲート導体部分３４とを含み得る。ゲート誘電体部分３２はゲート誘電体材料を含み得る。ゲート誘電体材料は、酸化物、窒化物、または酸窒化物あるいはその組合せとすることができる。一例では、ゲート誘電体材料は、二酸化ケイ素より高い誘電率を有する高ｋ材料とすることができる。例示的な高ｋ誘電体には、ＨｆＯ２、ＺｒＯ２、Ｌａ２Ｏ３、Ａｌ２Ｏ３、ＴｉＯ２、ＳｒＴｉＯ３、ＬａＡｌＯ３、Ｙ２Ｏ３、ＨｆＯｘＮｙ、ＺｒＯｘＮｙ、Ｌａ２ＯｘＮｙ、Ａｌ２ＯｘＮｙ、ＴｉＯｘＮｙ、ＳｒＴｉＯｘＮｙ、ＬａＡｌＯｘＮｙ、Ｙ２ＯｘＮｙ、ＳｉＯＮ、ＳｉＮｘ、それらのケイ酸塩、およびそれらの合金が含まれるが、それらに限定されない。各ｘ値が独立して０．５から３であり、各ｙ値が独立して０から２である。いくつかの実施形態では、例えば二酸化ケイ素などの様々なゲート誘電体材料を含む多層ゲート誘電体構造、および高ｋゲート誘電体が形成され、ゲート誘電体部分３２として使用され得る。
【００４０】
ゲート誘電体材料は、例えば化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、物理蒸着（ＰＶＤ）、スパッタリング、または原子層蒸着を含む任意の付着プロセスにより形成され得る。本願の一実施形態では、設ける際に使用されるゲート誘電体材料は１ｎｍから１０ｎｍの範囲内の厚さを有し得る。前述の厚さ範囲よりも薄いかまたは厚い他の厚さもゲート誘電体部分３２を設け得るゲート誘電体材料に用いられ得る。
【００４１】
ゲート導体部分３４はゲート導体材料で構成され得る。ゲート導体材料には、例えばドープ・ポリシリコン、元素金属（例えばタングステン、チタン、タンタル、アルミニウム、ニッケル、ルテニウム、パラジウム、および白金）、少なくとも２つの元素金属の合金、元素金属窒化物（例えば窒化タングステン、窒化アルミニウム、および窒化チタン）、元素金属シリサイド（例えばタングステンシリサイド、ニッケルシリサイド、およびチタンシリサイド）、またはそれらの多層結合体を含む任意の導電性材料が含まれ得る。一実施形態では、ゲート導体部分３４はｎＦＥＴゲート金属を含み得る。別の実施形態では、ゲート導体部分３４はｐＦＥＴゲート金属を含み得る。
【００４２】
ゲート導体材料は、例えば化学蒸着（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、物理蒸着（ＰＶＤ）、スパッタリング、原子層蒸着（ＡＬＤ）、または同様の他の付着プロセスを含む付着プロセスを利用して形成され得る。金属シリサイドが形成される場合、従来のシリサイド化プロセスが使用される。一実施形態では、ゲート導体材料は５０ｎｍから２００ｎｍの厚さを有し得る。前述の厚さ範囲よりも薄いかまたは厚い他の厚さもゲート導体材料に用いられ得る。
【００４３】
機能的ゲート構造は、ゲート誘電体材料とゲート導体材料との機能的ゲート材料の積重ねを設けることにより形成され得る。平坦化プロセスが機能ゲート材料の積重ねの形成に続いてもよい。
【００４４】
ここで図９を参照すると、コンタクト構造を形成した後、すなわちソース・コンタクト構造３６、ゲート・コンタクト構造３８、およびＲｅＲＡＭコンタクト構造４０が図９に示されているように形成された後の、図８の例示的な半導体構造体が示されている。様々なコンタクト構造（３６、３８、および４０）は、コンタクト開口部を最初に設けて、構造の導電性領域（すなわちソース領域１８Ｓ、ゲート導体部分３４、上部電極３０Ｓ）を露出することにより形成され得る。コンタクト開口部はリソグラフィおよびエッチングにより形成され得る。各コンタクト開口部はコンタクト金属またはコンタクト金属合金で満たされる。コンタクト金属の例として、タングステン（Ｗ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、またはコバルト（Ｃｏ）が挙げられるが、それらに限定されない。コンタクト金属合金の例としてＣｕ−Ａｌ合金が挙げられる。平坦化プロセスが、各コンタクト開口部をコンタクト金属またはコンタクト金属合金で満たした後に続いてもよい。様々なコンタクト構造（３６、３８、４０）はＩＬＤ材料層２２内に埋め込まれる。
【００４５】
図９は、電界効果トランジスタ（ＦＥＴ）５０のドレイン領域１８Ｄと共に集積化されている酸化物抵抗変化型メモリ（ＲｅＲＡＭ）デバイス５２を含む１つの例示的な半導体構造体を示し、ＦＥＴはソース領域１８Ｓと機能的ゲート構造（３２、３４）を含む。ＲｅＲＡＭデバイス５２は、ＦＥＴ５０のドレイン領域１８Ｄのファセット上面１９に接する尖った錐体により画定されている先端領域４２を有する。先端領域４２は、ＲｅＲＡＭデバイス５２の導電性フィラメントの電鋳を増進する。したがって、導電性フィラメントの電鋳のランダム性は本願のＲｅＲＡＭデバイス５２において低減される。図示されている通り、ＲｅＲＡＭデバイス５２は機能的ゲート構造（３２、３４）に横方向に隣接して配置されており、第１の誘電体スペーサ１６および第２の誘電体スペーサ２０により機能的ゲート構造（３２、３４）から離間されている。さらに図示されている通り、ソース領域１８Ｓおよびドレイン領域１８Ｄは半導体基板１０内に埋め込まれており、各々がファセット側壁面を有する。
【００４６】
ここで図１０を参照すると、下部電極２７Ｓと、抵抗性スイッチング・ライナ２８Ｌと、上部電極３０Ｓとを含むＲｅＲＡＭデバイス５２を含む、本願の別の例示的な半導体構造体が示されている。この実施形態では、要素５４Ｌが、下部電極２７Ｓと抵抗性スイッチング・ライナ２８Ｌとを含む、材料の積重ねを表す。この実施形態では、下部電極２７Ｓは、前述されている付着された下部電極材料で構成されている。図１０の例示的な構造は、前述し図１〜図９に示されているものと同じ基本工程ステップを利用して形成される。図１０の例示的な構造は、電界効果トランジスタ（ＦＥＴ）５０のドレイン領域１８Ｄと共に集積化されている酸化物抵抗変化型メモリ（ＲｅＲＡＭ）デバイス５２を含む。ＲｅＲＡＭデバイス５２は、ＦＥＴ５０のドレイン領域１８Ｄのファセット上面１９に接する先端領域４２を有する。先端領域４２はＲｅＲＡＭデバイス５２の導電性フィラメントの電鋳を増進する。したがって、導電性フィラメントの電鋳のランダム性は本願のＲｅＲＡＭデバイス５２において低減される。さらに図示されている通り、ソース領域１８Ｓおよびドレイン領域１８Ｄは半導体基板１０内に埋め込まれており、各々がファセット側壁面を有する。
【００４７】
本願を、その好適な実施形態に関して詳細に示し、記載したが、当業者には当然のことながら、形態および詳細における前述のおよび他の変更が、本願の思想および範囲から逸脱することなく、施される可能性がある。したがって、本願は、記載され、例示されているまさにその形態および詳細に限定されないが、添付の特許請求の範囲に含まれることが意図されている。
【図１】
2021532577.tif 000003
【図２】
2021532577.tif 000004
【図３】
2021532577.tif 000005
【図４】
2021532577.tif 000006
【図５】
2021532577.tif 000007
【図６】
2021532577.tif 000008
【図７】
2021532577.tif 000009
【図８】
2021532577.tif 000010
【図９】
2021532577.tif 000011
【図１０】
2021532577.tif 000012
【国際調査報告】
2021532577.tif 000013
2021532577.tif 000014