(57)【要約】  半導体デバイスが提供される。デバイスは、基板上に積層される複数のトランジスタ対を含む。複数のトランジスタ対のそれぞれが、互いの上に積層されるｎ型トランジスタ及びｐ型トランジスタを含む。デバイスは、基板上に階段構成で積層される複数のゲート電極も含む。複数のゲート電極は、複数のトランジスタ対のゲート構造に電気的に連結される。デバイスは、基板上に階段構成で積層される複数のソース／ドレイン（Ｓ／Ｄ）ローカル相互接続をさらに含む。複数のＳ／Ｄローカル相互接続は、複数のトランジスタ対のソース領域及びドレイン領域に電気的に連結される。
2021536674.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスであって、
基板上に積層される複数のトランジスタ対であり、前記複数のトランジスタ対のそれぞれが、互いの上に積層されるｎ型トランジスタ及びｐ型トランジスタを含む、複数のトランジスタ対と、
前記基板上に階段構成で積層される複数のゲート電極であり、前記複数のゲート電極が、前記複数のトランジスタ対のゲート構造に電気的に連結される、複数のゲート電極と、
前記基板上に階段構成で積層される複数のソース／ドレイン（Ｓ／Ｄ）ローカル相互接続であり、前記複数のＳ／Ｄローカル相互接続が、前記複数のトランジスタ対のソース領域及びドレイン領域に電気的に連結される、複数のＳ／Ｄローカル相互接続と、
を備える、デバイス。
【請求項２】
前記ｎ型トランジスタが、相補型電界効果トランジスタ（ＣＦＥＴ）デバイスを形成するように前記ｐ型トランジスタの上に位置する、
請求項１に記載のデバイス。
【請求項３】
前記ｐ型トランジスタが、相補型電界効果トランジスタデバイスを形成するように前記ｎ型トランジスタの上に位置する、
請求項１に記載のデバイス。
【請求項４】
前記デバイスは、さらに、
前記複数のトランジスタ対の上に位置し、前記基板に垂直な方向に形成され、かつ、前記複数のゲート電極及び前記複数のＳ／Ｄローカル相互接続に電気的に連結される、垂直コンタクトのアレイ、を備える、
請求項１に記載のデバイス。
【請求項５】
前記デバイスは、さらに、  前記垂直コンタクトのアレイの上に位置し、前記垂直コンタクトのアレイを接続することによって前記半導体デバイスの機能性を提供する、一連の配線レベル、を備える、
請求項４に記載のデバイス。
【請求項６】
前記ｎ型トランジスタ及び前記ｐ型トランジスタが、前記複数のゲート電極のうちの１つに電気的に連結されるゲート構造を共有する、
請求項１に記載のデバイス。
【請求項７】
前記ｎ型トランジスタが、前記ゲート構造によって囲まれるｎ型チャネル領域の２つの端に位置するソース領域及びドレイン領域を有する、
請求項６に記載のデバイス。
【請求項８】
前記ｐ型トランジスタが、前記ゲート構造によって囲まれるｐ型チャネル領域の２つの端に位置するソース領域及びドレイン領域を有する、
請求項６に記載のデバイス。
【請求項９】
前記複数のＳ／Ｄローカル相互接続のそれぞれが、前記複数のゲート電極のそれぞれのゲート電極の２つの側に位置する、
請求項１に記載のデバイス。
【請求項１０】
半導体デバイスを形成する方法であって、
基板上に積層される複数のトランジスタ対を形成するステップであり、前記複数のトランジスタ対が、前記基板上に積層され、かつ、前記複数のトランジスタ対のゲート構造に電気的に連結される、複数のゲート電極、並びに、前記基板上に積層され、かつ、前記複数のトランジスタ対のソース領域及びドレイン領域に電気的に連結される、複数のソース／ドレイン（Ｓ／Ｄ）ローカル相互接続、を有する、ステップと、
前記複数のゲート電極及び前記複数のＳ／Ｄローカル相互接続が階段構成を有するように、垂直方向及び横方向のエッチングステップのシーケンスを実行して、前記複数のゲート電極及び前記複数のＳ／Ｄローカル相互接続をエッチングするステップと、
を含む、方法。
【請求項１１】
前記複数のトランジスタ対のそれぞれが、互いの上に積層されるｎ型トランジスタ及びｐ型トランジスタを含む、
請求項１０に記載の方法。
【請求項１２】
前記ｎ型トランジスタが、相補型電界効果トランジスタデバイスを形成するように、前記ｐ型トランジスタの上に位置する、
請求項１１に記載の方法。
【請求項１３】
前記ｐ型トランジスタが、相補型電界効果トランジスタデバイスを形成するように、前記ｎ型トランジスタの上に位置する、
請求項１１に記載の方法。
【請求項１４】
前記方法は、さらに、
前記複数のトランジスタ対の上に位置し、前記基板に垂直な方向に配列され、前記複数のゲート電極及び前記複数のＳ／Ｄローカル相互接続に電気的に連結される、垂直コンタクトのアレイを形成するステップ、を含む、
請求項１０に記載の方法。
【請求項１５】
前記方法は、さらに、
垂直コンタクトのアレイの上に位置し、前記垂直コンタクトのアレイを接続することによって前記半導体デバイスの機能性を提供する、一連の配線レベルを形成するステップ、を含む、
請求項１０に記載の方法。
【請求項１６】
前記ｎ型トランジスタ及び前記ｐ型トランジスタが、前記複数のゲート電極のうちの１つに電気的に連結されるゲート構造を共有する、
請求項１１に記載の方法。
【請求項１７】
半導体デバイスであって、
基板上に積層される複数のトランジスタ対であり、前記複数のトランジスタ対が、前記基板上に階段構成で積層され、かつ、前記複数のトランジスタ対のゲート構造に電気的に連結される複数のゲート電極、並びに、前記基板上に階段構成で積層され、かつ、前記複数のトランジスタ対のソース領域及びドレイン領域に電気的に連結される複数のソース／ドレイン（Ｓ／Ｄ）ローカル相互接続、を有する、複数のトランジスタ対と、
前記複数のトランジスタ対の上に位置し、前記基板に垂直な方向に配列され、かつ、前記複数のゲート電極及び前記複数のＳ／Ｄローカル相互接続に電気的に連結される、垂直コンタクトのアレイと、
前記垂直コンタクトのアレイの上に位置し、前記垂直コンタクトのアレイを接続することによって前記半導体デバイスの機能性を提供する、一連の配線レベルと、
を備える、デバイス。
【請求項１８】
前記複数のトランジスタ対のそれぞれが、互いの上に積層されるｎ型トランジスタ及びｐ型トランジスタを含み、
前記ｎ型トランジスタ及び前記ｐ型トランジスタが、ゲート構造を共有する、
請求項１７に記載のデバイス。
【請求項１９】
前記ｎ型トランジスタが、相補型電界効果トランジスタデバイスを形成するように、前記ｐ型トランジスタの上に位置する、
請求項１８に記載のデバイス。
【請求項２０】
前記ｐ型トランジスタが、相補型電界効果トランジスタデバイスを形成するように、前記ｎ型トランジスタの上に位置する、
請求項１８に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、微細加工の方法を含む、半導体デバイス、トランジスタ及び集積回路を含むマイクロエレクトロニクスデバイスに関する。
【０００２】
関連出願の相互参照
本出願は、２０１８年９月５日に出願された米国仮特許出願第６２／７２７，０９８号について優先権の利益を主張するものであり、この仮特許出願の内容全体が参照により本明細書に組み込まれている。
【背景技術】
【０００３】
半導体デバイスの（特に顕微鏡スケールでの）製造において、薄膜形成堆積、エッチングマスク生成、パターン形成、材料エッチング及び除去、並びに、ドーピング処理等の様々な製作プロセスが行われている。これらのプロセスは、基板上に所望の半導体デバイス素子を形成するよう繰り返し行われる。歴史的に、トランジスタは、微細加工により、能動デバイス平面の上に形成される配線／メタライゼーションと共に１つの平面内に作製されており、従って２次元（２Ｄ）回路又は２Ｄ製作として特徴付けられている。微細化の取り組みにより、２Ｄ回路内の単位面積当たりのトランジスタ数は、大幅に増加したものの、微細化が１桁のナノメートル（single  digit  nanometer）の半導体デバイス製造ノードに入るにつれて、微細化の取り組みは、より大きい課題に直面している。半導体デバイス製造業者は、トランジスタ同士が互いの上に積み重ねられる３次元（３Ｄ）半導体回路に対する要望を表明してきた。
【発明の概要】
【課題を解決するための手段】
【０００４】
本明細書における技術は、積層された相補型ＦＥＴ（電界効果トランジスタ）デバイスのための、セルアーキテクチャ、設計概念、及び対応する製造方法を提供する。相補型ＦＥＴデバイス（ＣＦＥＴ）は、３次元的に積層されたロジック標準セルであり、このセルでは、ＮＭＯＳトランジスタ又はＰＭＯＳトランジスタのいずれかがその補完物の上（鉛直上方）に位置する。このような構成により、ＳＲＡＭメモリセルと同様に、ロジック標準セルのための面積スケーリング及びルーティング混雑の改善が可能になる。３Ｄ集積化は、臨界寸法スケーリングの必然的な飽和にもかかわらず、半導体スケーリングを継続するための実現可能な選択肢である。接触ゲートピッチは、製造可変性及び静電デバイス制限に起因してそのスケーリング限界に達するので、２次元トランジスタ密度のスケーリングは中断する。これらの接触ゲートピッチのスケーリング限界をいつか克服することができる可能性がある、垂直チャネルゲートオールアラウンドトランジスタなどの実験的な新たなトランジスタ設計でさえ、半導体スケーリングを軌道に戻すことを約束するわけではない。これは、抵抗、静電容量、及び信頼性の懸念事項が配線ピッチスケーリングを制限し、それによってトランジスタが回路内に配線され得る密度を制限するからである。
【０００５】
３Ｄ集積化、即ち複数デバイスの垂直積層は、面積ではなく体積におけるトランジスタ密度を増加させることによって、これらのスケーリング制限を克服することを目的とする。例えばＣＰＵ又はＧＰＵ製品において使用される、従来のＣＭＯＳ  ＶＬＳＩスケーリングは、半導体ロードマップを前進させる主な手段として３Ｄ集積化を採用することを依然として躊躇している。ニッチな用途（例えば、人工知能チップで使用される機械学習アクセラレータのためのロジック上に積層されるメモリ）以外の何らかに対する３Ｄ集積化のこの採用不足についての主な理由は、既知の技術の固有の非効率性である。
【０００６】
本明細書における技術は、モノリシック集積型３次元（３Ｄ）ＣＭＯＳデバイスの設計及び製造効率を改善する。本技術は、全てのＣＦＥＴソース（入力）、ドレイン（出力）、及びゲート接続が、標準セルの一番上のＣＭＯＳレベルの真上に位置するコンタクトのアレイに配線される、共通デバイススタックを使用することを含む。一連のカスタマイズ層が、カスタマイズされたローカル配線を用いて所望のセル機能性を実現する。
【０００７】
当然ながら、本明細書に開示する製造ステップの順序は、明確にするために提示されている。一般に、これらの製造ステップは、任意の好適な順序で実施され得る。加えて、本明細書における様々な特徴、技術、構成などのそれぞれは、本開示の異なる箇所で考察されることがあるが、それらの概念のそれぞれは、互いに独立して又は互いと組み合わせて実行され得ることに留意されたい。従って、本開示は、多くの異なる方法で具現化及び検討することができる。
【０００８】
この要約のセクションは、本開示又は特許請求される本発明の全ての実施形態及び／又は付加的に新規な態様を指定するものではないことに留意されたい。代わりに、この概要は、様々な実施形態と、従来技術に対する対応する新規な点とについての予備的な考察のみを提供する。本発明及び実施形態の更なる詳細及び／又は予想される観点について、読者は、以下で更に議論されるような、本開示の詳細な説明のセクション及び対応する図面を参照されたい。
【０００９】
本開示の一態様によれば、半導体デバイスが提供される。本デバイスは、基板上に積層される複数のトランジスタ対を含み、複数のトランジスタ対のそれぞれが、互いの上に積層されるｎ型トランジスタ及びｐ型トランジスタを含む。デバイスは、基板上に階段構成で積層される複数のゲート電極も含み、複数のゲート電極が、複数のトランジスタ対のゲート構造に電気的に連結される。デバイスは、基板上に階段構成で積層される複数のソース／ドレイン（Ｓ／Ｄ）ローカル相互接続をさらに含み、複数のＳ／Ｄローカル相互接続が、複数のトランジスタ対のソース領域及びドレイン領域に電気的に連結される。
【００１０】
いくつかの実施形態では、ｎ型トランジスタが、相補型電界効果トランジスタ（ＣＦＥＴ）デバイスを形成するようにｐ型トランジスタの上に位置する。いくつかの実施形態では、ｐ型トランジスタが、相補型電界効果トランジスタデバイスを形成するようにｎ型トランジスタの上に位置する。ｎ型トランジスタ及びｐ型トランジスタが、複数のゲート電極のうちの１つに電気的に連結されるゲート構造を共有し得る。
【００１１】
デバイスは、複数のトランジスタ対の上に位置し、基板に垂直な方向に形成され、かつ、複数のゲート電極及び複数のＳ／Ｄローカル相互接続に電気的に連結される、垂直コンタクトのアレイを含み得る。
【００１２】
開示されるデバイスでは、一連の配線レベルが、垂直コンタクトのアレイの上に位置し、垂直コンタクトのアレイを接続することによって半導体デバイスの機能性を提供する。
【００１３】
ｎ型トランジスタは、ゲート構造によって囲まれるｎ型チャネル領域の２つの端に位置するソース領域及びドレイン領域を有する。ｐ型トランジスタは、ゲート構造によって囲まれるｐ型チャネル領域の２つの端に位置するソース領域及びドレイン領域を有する。複数のＳ／Ｄローカル相互接続のそれぞれが、複数のゲート電極のそれぞれのゲート電極の２つの側の上に位置する。
【００１４】
本開示の別の態様によれば、半導体を形成する方法が提供される。開示される方法では、複数のトランジスタ対が形成され得る。複数のトランジスタ対は、基板上に積層されてもよく、複数のトランジスタ対は、基板上に積層され、かつ、複数のトランジスタ対のゲート構造に電気的に連結される複数のゲート電極と、基板上に積層され、かつ、複数のトランジスタ対のソース領域及びドレイン領域に電気的に連結される複数のソース／ドレイン（Ｓ／Ｄ）ローカル相互接続と、を有する。その後、複数のゲート電極及び複数のＳ／Ｄローカル相互接続が階段構成を有するように、垂直方向及び横方向のエッチングステップのシーケンスが、複数のゲート電極及び複数のＳ／Ｄローカル相互接続をエッチングするために実行され得る。
【００１５】
本開示のさらに別の態様によれば、半導体デバイスが提供される。本デバイスは、基板上に積層される複数のトランジスタ対を含み、複数のトランジスタ対は、基板上に階段構成で積層され、かつ、複数のトランジスタ対のゲート構造に電気的に連結される複数のゲート電極と、基板上に階段構成で積層され、かつ、複数のトランジスタ対のソース領域及びドレイン領域に電気的に連結される複数のソース／ドレイン（Ｓ／Ｄ）ローカル相互接続と、を有する。デバイスは、複数のトランジスタ対の上に位置し、基板に垂直な方向に配列され、複数のゲート電極及び複数のＳ／Ｄローカル相互接続に電気的に連結される、垂直コンタクトのアレイも含む。デバイスは、垂直コンタクトのアレイの上に位置し、垂直コンタクトのアレイを接続することによって半導体デバイスの機能性を提供する、一連の配線レベルをさらに含む。
【００１６】
本開示の態様は、添付の図面と共に読まれると、以下の詳細な説明から最もよく理解される。業界の標準的な慣行に従い、様々な特徴が縮尺通りには描かれていないことに留意されたい。実際に、様々な特徴の寸法は、説明を明確にするために適宜拡大又は縮小される場合がある。
【図面の簡単な説明】
【００１７】
【図１】いくつかの実施形態による、ＡＮＤ−ＯＲ変換２２（ＡＯＩ２２）セルの概略回路図である。
【図２】いくつかの実施形態による、ＡＯＩ２２セルの相補型電界強化トランジスタ（ＣＦＥＴ）の実施形態を上から見たレイアウト図である。
【図３】いくつかの実施形態による、ＣＦＥＴデバイスに基づいて形成されるＡＯＩ２２セルの概略図である。
【図４】いくつかの実施形態による、ＣＦＥＴデバイスに基づいて形成される２つの積層されたＡＯＩ２２セルの概略図である。
【図５】いくつかの実施形態による、ＣＦＥＴデバイスを折り畳むことによって形成されるＡＯＩ２２セルの概略図である。
【図６】いくつかの実施形態による、第１の垂直ルーティング技術を用いることによって形成されるＡＯＩ２２セルの概略図である。
【図７】いくつかの実施形態による、第２の垂直ルーティング技術を用いることによって形成されるＡＯＩ２２セルの概略図である。
【図８Ａ】いくつかの実施形態による、階段状のローカル相互接続を有する３Ｄ集積型ＣＦＥＴスタックに基づいて形成される、ＡＯＩ２２セルの概略図である。
【図８Ｂ】いくつかの実施形態による、階段状のローカル相互接続を有する３Ｄ集積型ＣＦＥＴスタックに基づいて形成される、ＡＯＩ２２セルの概略図である。
【図８Ｃ】いくつかの実施形態による、階段状のローカル相互接続を有する３Ｄ集積型ＣＦＥＴスタックに基づいて形成される、ＡＯＩ２２セルを上から見たレイアウト図である。
【図９】いくつかの実施形態による、ＡＯＩ２２セルのロジック機能の実施のためのコンタクトのペグボードパターンの概略図である。
【図１０】いくつかの実施形態による、階段状のローカル相互接続を有する３Ｄ集積型ＣＦＥＴスタックに基づいて形成される、ＡＯＩ２２セルを製造する様々な例示的中間ステップの概略図である。
【図１１】いくつかの実施形態による、階段状のローカル相互接続を有する３Ｄ集積型ＣＦＥＴスタックに基づいて形成される、ＡＯＩ２２セルを製造する様々な例示的中間ステップの概略図である。
【図１２】いくつかの実施形態による、階段状のローカル相互接続を有する３Ｄ集積型ＣＦＥＴスタックに基づいて形成される、ＡＯＩ２２セルを製造する様々な例示的中間ステップの概略図である。
【図１３】いくつかの実施形態による、階段状のローカル相互接続を有する３Ｄ集積型ＣＦＥＴスタックに基づいて形成される、ＡＯＩ２２セルを製造する様々な例示的中間ステップの概略図である。
【図１４】いくつかの実施形態による、階段状のローカル相互接続を有する３Ｄ集積型ＣＦＥＴスタックに基づいて形成される、ＡＯＩ２２セルを製造する様々な例示的中間ステップの概略図である。
【図１５】いくつかの実施形態による、階段状のローカル相互接続を有する３Ｄ集積型ＣＦＥＴスタックに基づいて形成される、ＡＯＩ２２セルを製造する様々な例示的中間ステップの概略図である。
【発明を実施するための形態】
【００１８】
以下の本開示は、提供される主題（subject  matter）の異なる特徴を実装するための多くの異なる実施形態又は実施例を提供する。本開示を単純にするために、構成要素及び構成の特定の例について以下に説明する。当然のことながら、これらは、単なる例に過ぎず、限定することを意図するものではない。加えて、本開示は、様々な例において参照番号及び／又は参照文字を繰り返す場合がある。この繰り返しは、単純化及び明確化を目的とするものであり、それ自体、考察された様々な実施形態及び／又は構成間の関係を決定付けるものではない。
【００１９】
更に、本明細書では、「下」、「下方」、「より下」、「上方」、「より上」などの空間的に相対的な用語を、説明を簡単にするために使用して、図に示すような１つの要素又は特徴の、別の要素又は特徴に対する関係を説明することがある。空間的に相対的な用語は、図示の向きに加えて、使用中又は動作中の装置の様々な向きを包含することが意図されている。装置は、他の形態で方向付けられる（９０度回転されるか又は他の方向に向けられる）ことがあり、本明細書で使用される空間的に相対的な記述子もそれに応じて解釈することができる。
【００２０】
本明細書の全体を通して、「一実施形態」又は「実施形態」に言及することは、その実施形態に関して記載する特定の特徴、構造、材料、又は特性が少なくとも１つの実施形態に含まれることを意味するが、それらが全ての実施形態に存在することを示すものではない。従って、本明細書を通して様々な箇所で語句「一実施形態において」が現れることは、同じ実施形態を必ずしも参照するものではない。更に、特定の特徴、構造、材料、又は特性は、１つ以上の実施形態において任意の好適な様式で組み合わされ得る。
【００２１】
本明細書における技術は、モノリシック集積型３Ｄ  ＣＭＯＳデバイスの設計及び製造効率を改善する。本技術は、全てのＣＦＥＴソース（入力）、ドレイン（出力）、及びゲート接続が、標準セルの一番上のＣＭＯＳレベルの真上に位置するコンタクトのアレイに配線される、汎用（均一又は共通）デバイススタックを使用することを含む。一連のカスタマイズ層は、カスタマイズされたローカル配線を用いて所望のセル機能性を実現する。
【００２２】
ロジックチップの大部分は、標準セルでレンダリングされたロジックプリミティブから生成される。１つの例示的な標準セルを図１に示すことができる。図１は、ＡＮＤ−ＯＲ−反転（ＡＯＩ）セル１００の概略回路図を示す。本明細書のＡＯＩセル１００は、セルのｐ−ｆｅｔ側で並列対（parallel  pairs）にグループ化され、ＣＭＯＳ回路のｎ−ｆｅｔ側で直列対（serial  pairs）にグループ化されたトランジスタを有する中程度に複雑な標準セルである。例えば、ｐ−ｆｅｔ側は、４つのｐ型トランジスタＰ１〜Ｐ４を含むことができ、Ｐ１とＰ２とが並列に接続され、Ｐ３とＰ４とが並列に接続されている。ｎ−ｆｅｔ側は、４つのｎ型トランジスタＮ１〜Ｎ４を含むことができ、Ｎ１とＮ２とが直列に接続され、Ｎ３とＮ４とが直列に接続されている。ＡＯＩセル１００は、４つの入力Ａ〜Ｄ及び出力Ｙに電気的に結合されている。４つの入力Ａ〜Ｄの各々がＡＯＩセル１００のそれぞれのｎ型ゲート及びｐ型ゲートに結合されている。例えば、入力Ａは、ｎ型トランジスタＮ１のｎ型ゲートと、ｐ型トランジスタＰ１のｐ型ゲートとに結合されている。加えて、ＡＯＩセル１００は、ｐ型トランジスタＰ１及びＰ２のソース領域に結合されている供給電圧ＶＤＤに接続されている。ＡＯＩセル１００は、ｎ型トランジスタＮ２及びＮ４のソース領域に結合されている接地電圧ＧＮＤ（ＶＳＳとも称される）に更に接続されている。
【００２３】
図２は、非３Ｄ集積化ＣＦＥＴレンダリングに基づいて形成されたＡＯＩセル１００についての関連するレイアウト２００である。図２は、ＡＯＩセル１００のレイアウト２００を上から見た図を示す。図２に示されるように、レイアウト２００は、イオン注入プロセスを経てドープされる活性領域１０２を有することができる。レイアウト２００は、４つのゲート構造１０４ａ及び１０４ｂを有することができる。レイアウト２００は、複数の最下レベルの金属層（例えば、Ｍ０）１０６ａ〜１０６ｆも含む。レイアウト２００は、複数のｎ−ｆｅｔソース／ドレイン（Ｓ／Ｄ）ローカルインターコネクト１０８ａ〜１０８ｄ及び複数のｐ−ｆｅｔソース／ドレイン（Ｓ／Ｄ）ローカルインターコネクト１１０ａ〜１１０ｄを含むことができる。ｎ−ｆｅｔソース／ドレイン（Ｓ／Ｄ）ローカルインターコネクト１０８及びｐ−ｆｅｔソース／ドレイン（Ｓ／Ｄ）ローカルインターコネクト１１０は、複数のコンタクト１１２ａ〜１１２ｅを通してＭ０  １０６に接続されている。加えて、レイアウト２００は、入力Ａ〜Ｄにそれぞれアクセスするためにゲート構造１０４及びＭ０に接続された複数のゲートコンタクトＡ〜Ｄを含むことができる。本明細書で説明されている電力供給は、図１の回路概略図では、ＶＤＤ及びＧＮＤ（ＶＳＳとも称される）として示されている。レイアウト２００を上から見た図では、ＶＤＤ及びＶＳＳ電源レール（power-rail）は、レイアウト２００の上部及び下部の水平の縁部において幅広のバーとして示されている。Ｓ／Ｄローカルインターコネクト１０８及び１１０において形成された電源タップ（図示せず）は、トランジスタのソース領域をこれらの電源レールに接続するために使用される。
【００２４】
図３は、いくつかの実施形態による、ＣＦＥＴデバイスに基づいて形成されたＡＯＩセル１００の概略図である。図３に示されるように、ＡＯＩセル１００は、４つのＣＦＥＴデバイス３０２〜３０８を含むトランジスタ群３００によって形成されてもよく、各ＣＦＥＴデバイスがそれぞれの入力に連結される。例えば、ＣＦＥＴデバイス３０２は、入力Ａに連結され、ＣＦＥＴデバイス３０４は、入力Ｂに連結される。加えて、各ＣＦＥＴデバイスは、ｎ型トランジスタ及びｐ型トランジスタを含み得る。ｎ型トランジスタ及びｐ型トランジスタは、共有ゲート構造を有し得る。例えば、ＣＦＥＴデバイス３０２は、ｎ型トランジスタＮ１及びｐ型トランジスタＰ１を含み、それらは図３に示されている。４つのＣＦＥＴデバイス３０２〜３０８は、複数のローカル相互接続によって接続される。例えば、ローカル相互接続３１０は、ｎ型トランジスタＮ１及びＮ２を接続するように形成されてもよく、ローカル相互接続３１２は、ｐ型トランジスタＰ１及びＰ２を接続するように形成されてもよい。４つのＣＦＥＴデバイスは、ローカル相互接続を通して供給電圧ＶＤＤ、接地電圧ＶＳＳ、及び出力Ｙにさらに連結される。デバイスは、ｐ−ｆｅｔデバイス信号を再分配するように構成される第１の金属層（例えば、Ｍ０）３１４も含み得る。
【００２５】
３Ｄ集積化を実現する１つの手段は、互いの上部に標準セルを単に積層することである。ウェハ又は基板接合の様々な手段が、図４に概念的に示される結果を達成するために存在する。図４に示されるように、２つのＡＯＩセル１００は、２つのＣＦＥＴトランジスタスタック４００Ａ及び４００Ｂそれぞれによって形成され得る。トランジスタスタック４００Ａは、上部出力を提供するように第１のウェハにおいて形成されてもよく、トランジスタスタック４００Ｂは、下部出力を提供するように第２のウェハにおいて形成されてもよい。２つのウェハは、その際、３Ｄ集積化を形成するために共に接合され得る。標準セル設計に最小限の混乱をもたらす一方で、この３Ｄ集積化手法は、最終的に半導体スケーリングの目標であるコスト又は製造効率の増加を実現することはできない。半導体製造業者が、２つのチップを構築しなければならないコスト、及び、次いでそれらを接合しなければならないコストを負うか、又は、後続のＣＭＯＳ層が逐次的に製造される場合に、プロセスエンジニアが、金属配線が存在するときにデバイスを活性化することに関連する困難なサーマルバジェットの問題を解決しなければならないか、のいずれかである。いずれにせよ、従来の２Ｄ集積化とは異なり、連続的な３Ｄ集積化は、（ムーアの法則によって示されるように）等価なプロセスコスト又は複雑性を有する多くのトランジスタの２倍の生産効率増加をもたらさない。
【００２６】
代替的には、ＣＭＯＳの連続するレベルに標準セルを積層するのではなく、図５に示されるように、互いの上に、ＣＦＥＴで行われるようなトランジスタだけではなく、セル全体を折り畳むことによって３Ｄ集積化が実現される。図５に示されるように、ＡＯＩセル１００は、トランジスタスタック５００によって形成され得る。トランジスタスタック５００は、基板に垂直な方向に沿って２つの群（groups）５００Ａ〜５００Ｂに積層される、４つのＣＦＥＴデバイス５０２〜５０８を有し得る。２つの群のそれぞれが、並列に位置する２つのＣＦＥＴデバイスをさらに有し得る。例えば、群５００Ａが、並列に位置するＣＦＥＴデバイス５０６及びＣＦＥＴデバイス５０８を有し得る。各ＣＦＥＴデバイスは、ｎ型トランジスタ及びｐ型トランジスタを含み得る。ｎ型トランジスタ及びｐ型トランジスタは、共有ゲート構造を有し得る。例えば、ＣＦＥＴデバイス５０２は、ｎ型トランジスタＮ１及びｐ型トランジスタＰ１を含む。４つのＣＦＥＴデバイス５０２〜５０８は、複数のローカル相互接続を通して接続される。例えば、ローカル相互接続５１０は、ｎ型トランジスタＮ３及びＮ４を接続するように形成され、ローカル相互接続５１２は、ｐ型トランジスタＰ２及びＰ４を接続するように形成される。４つのＣＦＥＴデバイスは、ローカル相互接続を通して、供給電圧ＶＤＤ、接地電圧ＶＳＳ、及び出力Ｙにさらに連結される。加えて、第１の金属層（例えばＭ０）５１４は、トランジスタ群５００Ｂの上に位置し、ｐ−ｆｅｔデバイス信号を再分配するように構成される。この手法は、場所及びルートツールが単一の平面内で動作し続けるという、ある設計効率の拡張をもたらすが、それは、上記で概説された連続的デバイス製造に関連する非効率性の問題を解決するものではない。
【００２７】
３Ｄ集積化に望まれるものは、積層型デバイスのモノリシック集積化、即ち、発明者によって前述された、垂直ルーティングを用いた３Ｄ空間内の複数デバイスの同時製造である。この要求を示し、残りの設計及びプロセス複雑性を強調するために、図６は、ＡＯＩセル１００の２つのＣＦＥＴの背の高いスタックレンダリングを示す。図６に示されるように、ＡＯＩセル１００は、第１の垂直ルーティングプロセスを通してトランジスタスタック６００によって形成され得る。トランジスタスタック６００は、２つの群６００Ａ〜６００Ｂに並列に積層される、４つのＣＦＥＴデバイス６０２〜６０８を有し得る。２つの群のそれぞれが、互いの上に積層される２つのＣＦＥＴデバイスをさらに有し得る。例えば、群６００Ａは、ＣＦＥＴデバイス６０６上に積層されるＣＦＥＴデバイス６０２を有し得る。各ＣＦＥＴデバイスは、ｎ型トランジスタ及びｐ型トランジスタを含み得る。ｎ型トランジスタ及びｐ型トランジスタは、共有ゲート構造を有し得る。例えば、ＣＦＥＴデバイス６０２は、ｎ型トランジスタＮ２及びｐ型トランジスタＰ２を含む。４つのＣＦＥＴデバイス６０２〜６０８は、複数の相互接続（例えば、６１０及び６１２）によって垂直ルーティングを通して接続される。４つのＣＦＥＴデバイスは、相互接続を通して供給電圧ＶＤＤ、接地電圧ＶＳＳ、及び出力Ｙにさらに連結される。
【００２８】
垂直配線技術は、中間配線レベルなしに能動トランジスタを積層することによって、３Ｄ集積化における１つの主な非効率性に対処し、その場合に、全てのトランジスタが、同時にパターニングされ、製造され得る。２つの非効率性が残っていることに留意されたい。１つの課題は、図７に示されるように、複雑なトランジスタレベルの配線を分解することである。図７は、いくつかの実施形態による、第２の垂直ルーティング技術を用いることによって形成されるＡＯＩセル１００の概略図である。図７に示されるように、ＡＯＩセル１００は、トランジスタスタック７００によって実施され得る。トランジスタスタック７００は、基板に垂直な方向に沿った列に積層される、４つのＣＦＥＴデバイス７０２〜７０８を含む。４つのＣＦＥＴデバイス７０２〜７０８は、複数の相互接続（又は、トランジスタレベルの配線）によって垂直ルーティングを通して互いに接続される。３Ｄ空間では、トランジスタレベルの配線は、困難であり間違いを起こしやすく、設計効率の損失につながる。別の課題は、ＣＭＯＳの各レベルが独自のローカル相互接続及びコンタクトを有することを可能にすることである。これは、マスクカウント及び製造複雑性を望ましくないレベルまで増大させる。少なくとも４つの個々のマスクレベルが、ＣＦＥＴスカイスクレーパ（積層構造）のフロア毎に一意に定義される必要がある。
【００２９】
本明細書における技術は、モノリシック集積型３Ｄ  ＣＭＯＳデバイスの設計及び製造効率を改善する。そのような改善は、既存の標準セルロジックフローを２つの独自構成要素で構成されたアーキテクチャで置換する、技術定義及び設計フローを実施することによって達成される。
【００３０】
１つの構成要素は、汎用デバイススタックである。この汎用デバイススタックは、全てのＣＦＥＴソース（入力）、ドレイン（出力）、及びゲート接続が、対応する標準セルの一番上のＣＭＯＳレベルの真上に位置するコンタクトのアレイに配線される、ゲートアレイと同種である。この汎用デバイススタックは、トランジスタのスタック全体が、発明者によって上記で開示されたＣＦＥＴ集積プロセスの拡張における活性チャネル及びゲート導電体についての単一の露出を用いて製造されることを可能にする。この汎用デバイススタックにおけるポリゲート及びローカル相互接続は、上方からの各層への障害のないアクセスを可能にするために、垂直方向又は横方向のエッチングステップ（etch  step）のシーケンスを用いて階段状にされる。これは、本質的には、断面から見て段差型ピラミッド構造（stepped  pyramid  structure）を形成する。デバイススタック内の各層をコンタクトのアレイに接続する垂直コンタクトは、単一のパターニング動作で形成されている一番上のＣＭＯＳレベルの真上に位置する。このような構造の形成には、それぞれの各コンタクトターゲット層に導入されるエッチングストップ（etch  stop）を使用する。この汎用デバイススタックは、機能差別化で構成される。従って、大量のトランジスタが、ペグボード式コンタクトのアレイに接続されて効率的に構築される。
【００３１】
もう１つの構成要素は、ローカル配線が特定のコンタクトを接続して所望のセル機能性を実現するために使用される、一連のカスタマイズ層である。従って、デバイススタックの汎用又は反復可能なペグボード設計が、多くの種類のロジックデバイスのいずれかを生成するために使用され得る。本明細書で説明される特定の実施形態は、積層されたＣＦＥＴトランジスタを用いたロジック設計に着目するが、これらの技術及びデバイス構造がメモリセル及び他のトランジスタ種類にどのように適用可能かは、当業者にとっては容易に明らかであろう。
【００３２】
一実施形態では、本明細書における技術は、確立された標準セル設計フローを、（ａ）図８Ａ及び図８Ｂに示され得る、一番上のＣＭＯＳレベルの真上に位置するペグボード式コンタクトのアレイへの接続を有する大量のトランジスタ、並びに（ｂ）図８Ｃに示され得る、適当な入力（ソース）、出力（ドレイン）、及び信号（ゲートコンタクト）コンタクトレベルを接続することによって所望の機能性を提供する一連の配線レベル、に分離することによって効率的な３Ｄモノリシック集積化を可能にするアーキテクチャ定義を提供する。
【００３３】
図８Ａは、階段状のローカル相互接続を有する３Ｄ集積型ＣＦＥＴスタックに基づいて形成されるＡＯＩセル１００の概略図である。図８において見られ得るように、段差型又はピラミッド型トランジスタスタック８００は、トランジスタスタック８００の段差から延びる垂直コンタクト８１０で形成される。トランジスタスタック８００は、基板上に積層される４つのＣＦＥＴデバイス８０２〜８０８を含み得る。各ＣＦＥＴデバイスは、それぞれの入力に連結されるｎ型トランジスタ及びｐ型トランジスタを含み得る。例えば、ＣＦＥＴ８０２は、入力Ｄに連結されるｎ型トランジスタＮ３及びｐ型トランジスタＰ３を含み得る。トランジスタスタック８００は、階段構成を有する複数のローカル相互接続８１２〜８２６を有し得る。各ローカル相互接続は、それぞれのトランジスタに連結される。トランジスタスタック８００は、ローカル相互接続８１２〜８２６に連結され、かつ、ローカル相互接続８１２〜８２６から延びる、垂直コンタクトのアレイ８１０のセットをさらに含み得る。垂直コンタクトのアレイ８１０のセットは、互いと同一面内の上面を有してもよく、各垂直コンタクト又は列の長さは、着地ステップの高さ及び位置に依存して異なる。
【００３４】
図８Ｂは、３Ｄ集積化トランジスタスタック９００に基づいて形成される、ＡＯＩセル１００の概略図である。トランジスタスタック９００は、基板（図示せず）上に積層される４つのＣＦＥＴデバイス９０２〜９０８を含み得る。４つのＣＦＥＴデバイスのそれぞれは、ｎ型トランジスタ及びｐ型トランジスタによって形成されるトランジスタ対を含み得る。例えば、ＣＦＥＴデバイス９０２は、ｎ型トランジスタＮ３及びｐ型トランジスタＰ３によって形成されるトランジスタ対を含んでもよく、ｎ型トランジスタＮ３及びｐ型トランジスタＰ３は入力Ｄに連結される。ｎ型トランジスタ及びｐ型トランジスタは、共有ゲート構造を有し得る。ｎ型トランジスタは、ｐ型トランジスタの上に位置し得る。ゲート構造は、ｎ型トランジスタのｎ型チャネル領域及びｐ型トランジスタのｐ型チャネル領域を囲み得る。チャネル領域は、シート、ワイヤ、又はバー構成を有し得る。ｎ型トランジスタは、ｎ型チャネル領域の２つの端にそれぞれ位置するソース領域及びドレイン領域を有してもよく、ゲート構造は、ｎ型チャネル領域を囲み、ｎ型トランジスタのソース領域とドレイン領域との間に位置する。ｐ型トランジスタは、ｐ型チャネル領域の２つの端にそれぞれ位置するソース領域及びドレイン領域を有してもよく、ゲート構造は、ｐ型チャネル領域を囲み、ｐ型トランジスタのソース領域とドレイン領域との間に位置する。さらに、ゲート構造は、ゲート電極に電気的に連結され得る。ソース領域及びドレイン領域は、ソースローカル相互接続及びドレインローカル相互接続をそれぞれ有し得る。
【００３５】
図８Ｂに示されるように、ゲート電極及びソース／ドレイン（Ｓ／Ｄ）ローカル相互接続は、階段構成を有する。さらに、複数の垂直コンタクト９１０は、Ｓ／Ｄローカル相互接続又はゲート電極に連結され、かつ、Ｓ／Ｄローカル相互接続又はゲート電極から延びる。従って、ゲート電極及びＳ／Ｄローカル相互接続の階段構成は、トランジスタスタック９００内の各トランジスタへの容易なアクセスをもたらし、図３〜７に示される相互接続の複雑な接続を回避する。
【００３６】
なおも、図８Ｂを参照すると、ｎ型トランジスタＮ３及びｐ型トランジスタＰ３は、共有ゲート構造９１２を有する。ｎ型トランジスタＮ３は、ｎ型チャネル領域の２つの端に位置するソース領域９１８及びドレイン領域９１６を有する。ｎチャネル領域は、ゲート構造９１２によって囲まれ、ゲート構造９１２は、ソース領域９１８及びドレイン領域９１６の間に位置する。ｐ型トランジスタＰ３は、ソース領域９２２及びゲート構造９１２の後ろにドレイン領域を有する。ソース領域９２２及びドレイン領域は、ｐ型チャネル領域の２つの端に位置する。同様に、ｐ型チャネル領域は、ゲート構造９１２によって囲まれ、ゲート構造９１２は、ｐ型トランジスタＰ３のソース領域９２２及びドレイン領域の間に位置する。
【００３７】
ゲート構造９１２は、１つ又は複数のゲート電極９１４を有し得る。ゲート電極９１４は、ゲート構造９１２の２つの端に位置し得る。ｎ型トランジスタＮ３のソース領域９１８及びドレイン領域９１６は、ソースローカル相互接続９２０及びドレインローカル相互接続９２４をそれぞれ有し得る。同様に、ｐ型トランジスタＰ３のソース領域９２２は、ソースローカル相互接続９２６を有してもよく、ｐ型トランジスタＰ３のドレイン領域は、ゲート電極９１４の後ろに位置するドレインローカル相互接続を有してもよい。
【００３８】
図８Ｂが単なる例であることに留意されたい。トランジスタスタック９００は、基板（図示せず）上に積層される任意の数のＣＦＥＴデバイスを有し得る。ＣＦＥＴデバイスは、図示されない複数の誘電体層によって互いから離隔され得る。ＣＦＥＴデバイスは、ｎ型トランジスタ及びｐ型トランジスタを有し得る。いくつかの実施形態では、ｎ型トランジスタは、ｐ型トランジスタの上に位置し得る。いくつかの実施形態では、ｐ型トランジスタは、ｎ型トランジスタの上に位置し得る。加えて、ｎ型トランジスタ及びｐ型トランジスタは、絶縁層によって分離され得る。さらに、ソース領域及びゲート構造は、絶縁層によって分離され、ドレイン領域及びゲート構造もまた、絶縁層によって分離されることに留意されたい。
【００３９】
図８Ｃは、階段状のローカル相互接続を有する３Ｄ集積型ＣＦＥＴスタックに基づいて形成されるＡＯＩセル１００を上から見たレイアウト図である。図８Ｃは、適当な入力（ソース）、出力（ドレイン）、及び信号（ゲートコンタクト）コンタクトレベルを接続することによって所望の機能性を提供する一連の配線レベルを示す。図８Ｃ（ａ）は、汎用モノリシックデバイスのレイアウトであり、図８Ｃ（ｂ）は、カスタマイズ層を示す。図８Ｃ（ａ）に示されるように、レイアウト１０００は、入力Ａ〜Ｄにそれぞれ連結される４つのゲート電極Ａ〜Ｄを有し得る。レイアウト１０００は、ＶＤＤ１００２及びＶＳＳ１００４を有し得る。レイアウト１０００は、ｐ−ｆｅｔローカル相互接続１００６及びｎ−ｆｅｔローカル相互接続１００８を有し得る。ローカル相互接続１００６及び１００８は、ｎ−ｆｅｔソース／ドレインコンタクト１０１４及びｐ−ｆｅｔソース／ドレインコンタクト１０１６をそれぞれ通って能動デバイス領域１０１０に連結される。レイアウト１０００は、ゲートコンタクトＡ〜Ｄに連結されるポリコンダクタ１０１２も有する。図８Ｃ（ｂ）に示されるように、適当な入力（ソース）、出力（ドレイン）、及び信号（ゲートコンタクト）コンタクトレベルを接続することによって、所望の機能性を提供するように構成される、３つの金属層（配線レベル）Ｍ０  １０１８、Ｍ１  １０２０、及びＭ２  １０２２が形成される。
【００４０】
別の実施形態では、本明細書における技術は、反復する３Ｄトランジスタ、及び、均一かつカスタマイズ可能であるコンタクトアクセスを提供する。このような設計は、本質的には、３Ｄロジックの実施のためのコンタクトの「ペグボード（“pegboard”）」パターンを提供する。その際、回路図は、図９において標準ロジックＡＯＩ機能について示されるように、３Ｄロジック設計にマッピングされ得る。図９（ａ）は、ＡＯＩセル１００の概略回路図である。図９（ｂ）は、ＡＯＩセル１００のｐ−ｆｅｔ側に形成されるコンタクトのペグボードパターンである。図９（ｃ）は、ＡＯＩセル１００のｎ−ｆｅｔ側に形成されるコンタクトのペグボードパターンである。図９（ｂ）及び９（ｃ）に示されるように、標準ロジックＡＯＩ機能は、一連の配線レベル（例えば、Ｍ０、Ｍ１、Ｍ２）を通して、対応するソース／ドレインコンタクト及びゲートコンタクトを接続することによって形成され得る。いくつかの実施形態では、コンタクトのペグボードパターンは、図８Ｂに示される垂直コンタクト９１０に基づいて形成され得る。垂直コンタクト９１０は、コンタクトのペグボードパターンを形成するように、ゲート電極、Ｓ／Ｄローカルコンタクトに連結され得る。標準ロジックＡＯＩ機能は、垂直コンタクトのアレイ上に位置し、かつ、垂直コンタクトのアレイを接続することによって、半導体デバイスの機能性を提供する一連の配線レベル（例えば、Ｍ０、Ｍ１、Ｍ２）を通して、垂直コンタクト９１０、供給電圧ＶＤＤ、入力Ａ〜Ｄ、及び接地電圧ＧＮＤの間の対応する接続を行うことによって満たされ得る。
【００４１】
ＡＯＩ２２のようないくつかのロジック機能が、この例で使用される４つのＣＦＥＴデバイスを適切に消費し、それ以外は、単純なインバータのように、より少ないトランジスタ対を必要とすることに留意されたい。本明細書における技術では、コンタクトが汎用の大量トランジスタに接続するため、所与の／対応するペグ割り当ては無関係である。従って、バッファを設計するために図９において使用される「Ａ」及び「Ｂ」ペグは、インバータの設計に利用可能な状態のままである「Ｂ」及び「Ｃ」ペグに容易に移植され得る。この技術の単純性及び明確性は、既存の電子設計自動化ツール及びフローへの拡張を通した製品実装を可能にする。
【００４２】
本明細書における技術は、ｍ個のＣＦＥＴデバイス（本開示では、ｍは４に等しい）のスタックが一連の層状成膜において構築されることを可能にする、モノリシック３Ｄ集積化のフローを提供する。その際、これらのデバイス層は、覆われていないか又は露出されており、それによって、ピラミッド型形成技術において逐次的に層を窪ませること（recessing）によって上方からのアクセスを提供する。このやり方で形成されると、全てのデバイス層が、単一の露出においてパターニングされ、かつ、対応するエッチングストップを組み込むことによって適当な深さまでエッチングされた、垂直相互接続のアレイによって接触され得る。
【００４３】
モノリシック３Ｄ集積化フローは、図１０〜１５によって示され得る。図１０に示されるように、トランジスタスタック１１００は、基板（図示せず）上に形成され得る。トランジスタスタック１１００は、図８Ｂに示されるトランジスタスタック９００と類似の構成を有する。図１０に示されるように、トランジスタスタック１１００は、基板上に積層される複数のＣＦＥＴデバイス１１０２〜１１０８を有し得る。各ＣＦＥＴデバイスは、互いの上に積層されるｎ型トランジスタ及びｐ型トランジスタを有し得る。いくつかの実施形態では、ｎ型トランジスタは、ｐ型トランジスタの上に位置する。いくつかの実施形態では、ｐ型トランジスタは、ｎ型トランジスタの上に位置する。図１０の例において、ｎ型トランジスタは、ｐ型トランジスタの上に位置する。
【００４４】
トランジスタスタック１１００は、基板上に積層され、かつ、複数のＣＦＥＴデバイスのゲート構造に電気的に連結される、複数のゲート電極を有し得る。例えば、ＣＦＥＴデバイス１１０２は、ｎ型トランジスタＮ３及びｐ型トランジスタＰ３によって共有されるゲート構造１１１０を有し得る。ゲート構造１１１０は、ゲート構造の２つの端に位置するゲート電極１１１２を有し得る。トランジスタスタック１１００は、基板上に積層され、かつ、ＣＦＥＴデバイスのソース領域及びドレイン領域に電気的に連結される、複数のソース／ドレイン（Ｓ／Ｄ）ローカル相互接続を有し得る。例えば、ｎ型トランジスタＮ３は、ソース領域１１１４及びドレイン領域１１１６を有し得る。ソース領域１１１４は、ソースローカル相互接続１１２０を有し、ドレイン領域１１１６は、ドレインローカル相互接続１１２２を有し得る。同様に、ｐ型トランジスタＰ３は、ソース領域１１１８、及びゲート構造１１１０の後ろに位置するドレイン領域を有し得る。ソース領域１１１８は、ソースローカル相互接続１１２４を有し、ドレイン領域は、ゲート電極１１１２の後ろに位置するドレインローカル相互接続を有する。
【００４５】
図１１〜１３において、複数のゲート電極及び複数のＳ／Ｄローカル相互接続が階段構成を有するように、垂直方向及び横方向のエッチングステップのシーケンスが、トランジスタスタック１１００において複数のゲート電極及び複数のＳ／Ｄローカル相互接続をエッチングするために実行され得る。例えば、図１１において、ＣＦＥＴデバイス１１０２のゲート電極及びＳ／Ｄローカル相互接続の一部が除去される。図１２において、ＣＦＥＴデバイス１１０４のゲート電極及びＳ／Ｄローカル相互接続の一部が除去される。このような逐次的エッチングプロセスに基づいて、階段構成が、ゲート電極及びＳ／Ｄローカル相互接続において形成され得る。垂直方向及び横方向エッチングステップの間、フォトリソグラフィプロセスが適用され得ることに留意されたい。フォトリソグラフィプロセスは、所望の領域を保護し、除去する必要がある領域を露出する、マスク層を提供し得る。露出された領域は、エッチングステップによってその後除去され得る。
【００４６】
図１４において、複数の垂直コンタクトが、誘電性スタック（図示せず）において形成され得る。垂直コンタクトは、パターニングプロセス及び成膜プロセスに基づいて形成され得る。パターニングプロセスは、マスク層に複数のパターンを形成するフォトリソグラフィプロセスを含み得る。エッチングプロセスは、その後、パターンを誘電性スタックに移転して、複数のコンタクト開口部を形成し得る。成膜プロセスは、コンタクト開口部に導電材料を成膜して垂直コンタクトを形成するために適用され得る。成膜プロセスは、化学気相蒸着（ＣＶＤ）、物理的気相蒸着（ＰＶＤ）、拡散、原子層蒸着（ＡＬＤ）、又は他の適当な成膜プロセスを含み得る。導電材料は、タングステン、コバルト、ルテニウム、銅、アルミニウム、又は他の適当な導電材料を含み得る。
【００４７】
図１５において、導電材料の成膜後に、ＡＯＩセル１００が、階段状ローカル相互接続を有する３Ｄ集積化ＣＦＥＴスタック１２００に基づいて形成され得る。ＣＦＥＴスタック１２００は、ＣＦＥＴトランジスタスタック９００に類似の構成を有し得る。例えば、ＣＦＥＴスタック１２００は、基板上に積層される４つのＣＦＥＴデバイス１２０２〜１２０８を含む。ＣＦＥＴスタック１２００のゲート電極及びＳ／Ｄローカル相互接続は、階段構成を有する。複数の垂直コンタクト１２１０は、ゲート電極及びＳ／Ｄローカル相互接続に連結され、かつ、ゲート電極及びＳ／Ｄローカル相互接続から延びる。
【００４８】
本明細書における技術アーキテクチャは、ロジック及びメモリ設計のための積層トランジスタの効率的な３Ｄモノリシック集積化を可能にする。これは、リソグラフィで画定されたパターンの単一のセットに対する逐次的な成膜及びエッチング動作を用いて、汎用トランジスタのスタックを構築すること（均一ベーストランジスタ設計）を含む。トランジスタのこの汎用スタックのゲート電極及びソース／ドレインローカル相互接続は、上方からアクセスするために後続のトランジスタレベルを提供する、階段状（段差型ピラミッド）構造を形成する。コンタクトのアレイは、上記階段状構造のそれぞれのトランジスタレベル上に着地するように、上部デバイス層上の平面からエッチングされる。コンタクトのアレイは、均一な上面を有し得る。汎用トランジスタのセットは、その際、所定のロジック機能設計又はメモリ設計に従って接続される。コンタクトのアレイを接続するパターンは、汎用トランジスタのロジック又はメモリ機能を定義する。言い換えると、基板上の全てのトランジスタは、配線パターンによってカスタマイズ可能な機能を提供する垂直コンタクトのアレイを有する同一のベースアーキテクチャを有し得る。いくつかの構成において、２つ以上のロジック機能が、所与のペグボードに配線され得ることに留意されたい。単純なロジック機能の場合、コンタクトの一部及び対応するトランジスタのみが使用され得る。これは、第２のロジック機能を配線するためのオープン（open）コンタクトを同一の汎用デバイススタック上に残す。
【００４９】
本明細書における例としての実施形態は、３Ｄロジック構造に着目しているが、本明細書における技術が積層型ＳＲＡＭなどの３Ｄメモリ構造にどのように適用され得るかを当業者が理解し得ることに留意されたい。本開示において、ＡＯＩセルは、単なる例である。開示された階段状相互接続構造は、他のロジック構造、アナログ構造、メモリ構造、又は他の半導体デバイスに適用され得る。
【００５０】
前述の説明では、処理システムの特定の形状並びにそこで使用される様々な構成要素及びプロセスの説明など、特定の詳細について説明してきた。しかしながら、本明細書における技術は、これらの特定の詳細から逸脱する他の実施形態で実施することができ、そのような詳細は、説明のためのものであり、限定のためのものではないことを理解されたい。本明細書で開示される実施形態が添付の図面を参照して説明されてきた。同様に、説明の目的のため、詳細な理解を提供するために特定の番号、材料、及び構成が示されてきた、いかなる冗長な説明も省略される場合がある。
【００５１】
様々な実施形態の理解を支援するために、様々な技術が複数の個別の動作として説明されてきた。説明の順序は、これらの動作が必ず順序に依存することを意味すると解釈されるべきではない。実際に、これらの動作は、提示した順序で実行される必要はない。説明された動作は、説明された実施形態と異なる順序で実行され得る。追加の実施形態では、様々な追加の動作を実行することができ、かつ／あついは、説明した動作を省略することができる。
【００５２】
本明細書で使用される「基板」又は「ターゲット基板」は、本発明に従って処理されるオブジェクトを総称して指す。基板は、デバイス、特に半導体又は他の電子デバイスの任意の材料部分又は構造を含むことがあり、例えば半導体ウェハ、レチクルなどのベース基板構造、又は、薄膜などのベース基板構造上の若しくはそれに重なる層であり得る。従って、基板は、いかなる特定のベース構造、下層又は上層、パターン付き又はパターンなしにも限定されず、むしろ、任意のそのような層若しくはベース構造、並びに、層及び／又はベース構造の任意の組み合わせを含むことが企図されている。説明では、特定の種類の基板を参照している場合があるが、これは、説明のみを目的とするものである。
【００５３】
また、当業者であれば、本発明の同じ目的を達成しながら、上記で説明した技術の動作に対してなされる多くの変形形態が存在し得ることを理解するであろう。そのような変形形態は、本開示の範囲に包含されることが意図されている。従って、本発明の実施形態の前述の説明は、限定することを意図したものではない。むしろ、本発明の実施形態に対するいかなる限定も以下の特許請求の範囲に提示されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【国際調査報告】
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