(57)【要約】  本開示は表示パネルに関する。前記表示パネルは、画素ユニット群と、走査回路とを備えてもよい。前記画素ユニット群は、第１の画素ユニットと、第２の画素ユニットとを備えてもよい。前記走査回路は、第１の走査信号端子と、第２の走査信号端子とを備えてもよい。前記第１の走査信号端子は、前記第１の画素ユニットと前記第２の画素ユニットとに同一のゲート信号を同時に供給するように構成されてもよく、及び／又は前記第２の走査信号端子は、前記第１の画素ユニットと前記第２の画素ユニットとに同一の発光制御信号を同時に供給するように構成されてもよい。
2021532387.tif 000002
【特許請求の範囲】
【請求項１】
第１の画素ユニットと第２の画素ユニットとを備える画素ユニット群と、第１の走査信号端子と第２の走査信号端子とを備える走査回路と、を備え、
前記第１の画素ユニットと前記第２の画素ユニットとは、第１の画素回路と第２の画素回路とをそれぞれ備え、前記第１の画素回路は、第１のゲート制御端子と第１の発光制御端子とを備え、前記第２の画素回路は、第２のゲート制御端子と第２の発光制御端子とを備え、
前記第１の走査信号端子は、前記第１の画素ユニットと前記第２の画素ユニットとに同一のゲート信号を同時に供給するように構成され、及び／又は前記第２の走査信号端子は、前記第１の画素ユニットと前記第２の画素ユニットとに同一の発光制御信号を同時に供給するように構成される、表示パネル。
【請求項２】
少なくとも１本のゲート線をさらに備え、
前記第１の走査信号端子は、前記少なくとも１本のゲート線を介して前記第１のゲート制御端子と前記第２のゲート制御端子とに接続され、前記少なくとも１本のゲート線を介して前記第１の画素ユニットと前記第２の画素ユニットとに前記同一のゲート信号を同時に供給する、請求項１に記載の表示パネル。
【請求項３】
少なくとも１本の発光制御線をさらに備え、
前記第２の走査信号端子は、前記少なくとも１本の発光制御線を介して前記第１の発光制御端子と前記第２の発光制御端子とに接続され、前記第１の画素ユニットと前記第２の画素ユニットとに前記同一の発光制御信号を同時に供給する、請求項２に記載の表示パネル。
【請求項４】
第１のデータ線と、第２のデータ線とをさらに備え、
前記第１のデータ線は、前記第１の画素回路に接続され、前記第２のデータ線は、前記第２の画素回路に接続されている、請求項１に記載の表示パネル。
【請求項５】
多重化回路と、データ駆動回路とをさらに備え、
前記データ駆動回路は、第１のデータ信号出力端子を備え、前記多重化回路は、前記第１のデータ信号出力端子と、前記第１のデータ線と、前記第２のデータ線とに接続され、前記第１のデータ信号出力端子を前記第１のデータ線と前記第２のデータ線とに時分割的に電気的に接続するように構成される、請求項４に記載の表示パネル。
【請求項６】
前記多重化回路は、第１の選択回路と、第２の選択回路とを備え、
前記第１の選択回路の第１の端子は前記第１のデータ線に接続され、前記第２の選択回路の第１の端子は前記第２のデータ線に接続され、前記第１の選択回路及び前記第２の選択回路の両方の第２の端子は前記第１のデータ信号出力端子に接続されている、請求項５に記載の表示パネル。
【請求項７】
前記第１の選択回路は第１の多重化トランジスタを備え、前記第２の選択回路は第２の多重化トランジスタを備え、
前記第１の多重化トランジスタの第１の端子及び第２の端子は、前記第１の選択回路の前記第１の端子及び前記第２の端子としてそれぞれ構成され、前記第２の多重化トランジスタの第１の端子及び第２の端子は、前記第２の選択回路の前記第１の端子及び前記第２の端子としてそれぞれ構成される、請求項６に記載の表示パネル。
【請求項８】
前記第１の多重化トランジスタの制御端子と前記第２の多重化トランジスタの制御端子は同一の多重化制御信号を受信するように構成される、請求項７に記載の表示パネル。
【請求項９】
前記第１の多重化トランジスタと前記第２の多重化トランジスタとは逆の種類である、請求項８に記載の表示パネル。
【請求項１０】
前記第１の多重化トランジスタと前記第２の多重化トランジスタとは同一の種類である、請求項８に記載の表示パネル。
【請求項１１】
前記多重化回路は、インバータをさらに備え、前記インバータの一方の端子は前記第２の多重化トランジスタの前記制御端子に電気的に接続され、前記インバータの他方の端子は前記同一の多重化制御信号を受信するように構成される、請求項１０に記載の表示パネル。
【請求項１２】
前記第１の多重化トランジスタの制御端子と前記第２の多重化トランジスタの制御端子とは、互いに反転している第１の多重化制御信号及び第２の多重化制御信号をそれぞれ受信するように構成され、前記第１の多重化トランジスタと前記第２の多重化トランジスタとは同一の種類である、請求項７に記載の表示パネル。
【請求項１３】
前記多重化回路は、前記第１の多重化トランジスタ及び前記第２の多重化トランジスタの前記制御端子に前記同一の又は反転している多重化制御信号を供給するように構成された多重化信号発生回路をさらに備える、請求項８から１２のいずれか１項に記載の表示パネル。
【請求項１４】
前記走査回路は、前記第１の走査信号端子を備える第１の走査サブ回路と、前記第２の走査信号端子を備える第２の走査サブ回路とを備える、請求項４から１３のいずれか１項に記載の表示パネル。
【請求項１５】
前記第１の走査サブ回路は、カスケードされるように構成され、前記第１の走査信号端子を備える第１のシフトレジスタユニットを備え、前記第２の走査サブ回路は、カスケードされるように構成され、前記第２の走査信号端子を備える第２のシフトレジスタユニットを備える、請求項１４に記載の表示パネル。
【請求項１６】
請求項１から１５のいずれか１項に記載の表示パネルを備える、表示装置。
【請求項１７】
第１のサブ周期と第２のサブ周期とを順次含む第１の周期において、前記走査回路の前記第１の走査信号端子を用いて前記第１のゲート制御端子及び前記第２のゲート制御端子に前記ゲート信号を同時に供給することと、
前記第１のサブ周期において、前記第１のデータ線を介して前記第１の画素回路に第１のデータ信号を、前記第２のデータ線を介して前記第２の画素回路に第２のデータ信号を書き込むことと、を含む、請求項４から１５のいずれか１項に記載の表示パネルの駆動方法。
【請求項１８】
前記第１のサブ周期において、前記第１のデータ線を介して前記第１の画素回路に前記第１のデータ信号を、前記第２のデータ線を介して前記第２の画素回路に前記第２のデータ信号を書き込むことは、
第１の書き込み周期において前記第１のデータ線に前記第１のデータ信号を書き込み、前記第１のサブ周期において前記第１の画素回路に前記第１のデータ信号を書き込むことと、
第２の書き込み周期において前記第２のデータ線に前記第２のデータ信号を書き込み、前記第１のサブ周期において前記第２の画素回路に前記第２のデータ信号を書き込むことと、を含む、請求項１７に記載の表示パネルの駆動方法。
【請求項１９】
前記第１の書き込み周期は前記第１のサブ周期の前に設けられかつ前記第１のサブ周期と時間的に隣接し、前記第２の書き込み周期は前記第１のサブ周期内に設けられ、
前記第２の書き込み周期は前記第１のサブ周期の前に設けられかつ前記第１のサブ周期と時間的に隣接し、前記第１の書き込み周期は前記第２の書き込み周期の前に設けられかつ前記第２の書き込み周期と時間的に隣接している、請求項１８に記載の表示パネルの駆動方法。
【請求項２０】
第２の周期において、前記走査回路の前記第２の走査信号端子を用いて、前記第１の発光制御端子と前記第２の発光制御端子とに前記同一の発光制御信号を同時に供給することをさらに含む、請求項１７から１９のいずれか１項に記載の表示パネルの駆動方法。
【請求項２１】
前記表示パネルは、多重化回路とデータ駆動回路とをさらに備え、前記データ駆動回路は第１のデータ信号出力端子を備え、前記表示パネルの駆動方法は、
前記第１の書き込み周期において前記第１のデータ信号出力端子に前記第１のデータ線を接続して、前記第１のデータ信号を前記第１のデータ線に書き込むことと、
前記第２の書き込み周期において前記第２のデータ信号出力端子に前記第２のデータ線を接続して、前記第２のデータ信号を前記第２のデータ線に書き込むことと、をさらに含む、請求項２０に記載の表示パネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本願は、２０１８年８月８日に出願された中国特許出願番号２０１８１０８９７３５３．４の優先権を主張し、そのすべての内容を参照によりここに援用する。
【０００２】
本開示の実施形態は、表示技術に関し、特に、表示パネル、その駆動方法、及び表示装置に関する。
【背景技術】
【０００３】
有機発光ダイオード（ＯＬＥＤ）表示パネルは、無機発光表示装置より、視野角が広く、コントラスト比が高く、応答速度が速く、発光輝度が高く、駆動電圧が低いといった利点のために徐々に注目を集めている。上記の特徴のため、有機発光ダイオード（ＯＬＥＤ）表示パネルは、携帯電話、ディスプレイ、ノートパソコン、デジタルカメラ、インストルメントメーター等の表示機能を有する装置に適用することができる。
【発明の概要】
【課題を解決するための手段】
【０００４】
本開示の一実施形態は表示パネルを提供する。前記表示パネルは、画素ユニット群と、走査回路とを備えてもよい。前記画素ユニット群は、第１の画素ユニットと第２の画素ユニットと、を備えてもよい。前記第１の画素ユニットと前記第２の画素ユニットとは、第１の画素回路と第２の画素回路とをそれぞれ備えてもよい。前記第１の画素回路は、第１のゲート制御端子と第１の発光制御端子とを備えてもよく、前記第２の画素回路は、第２のゲート制御端子と第２の発光制御端子とを備えてもよい。前記走査回路は、第１の走査信号端子と、第２の走査信号端子とを備えてもよい。前記第１の走査信号端子は、前記第１の画素ユニットと前記第２の画素ユニットとに同一のゲート信号を同時に供給するように構成されてもよく、及び／又は前記第２の走査信号端子は、前記第１の画素ユニットと前記第２の画素ユニットとに同一の発光制御信号を同時に供給するように構成されてもよい。
【０００５】
或いは、前記表示パネルは、少なくとも１本のゲート線をさらに備え、前記第１の走査信号端子は、前記少なくとも１本のゲート線を介して前記第１のゲート制御端子と前記第２のゲート制御端子とに接続され、前記少なくとも１本のゲート線を介して前記第１の画素ユニットと前記第２の画素ユニットとに前記同一のゲート信号を同時に供給してもよい。
【０００６】
或いは、前記表示パネルは、少なくとも１本の発光制御線をさらに備え、前記第２の走査信号端子は、前記少なくとも１本の発光制御線を介して前記第１の発光制御端子と前記第２の発光制御端子とに接続され、前記第１の画素ユニットと前記第２の画素ユニットとに前記同一の発光制御信号を同時に供給してもよい。
【０００７】
或いは、前記表示パネルは、第１のデータ線と、第２のデータ線とをさらに備え、前記第１のデータ線は、前記第１の画素回路に接続され、前記第２のデータ線は、前記第２の画素回路に接続されてもよい。
【０００８】
或いは、前記表示パネルは、多重化回路と、データ駆動回路とをさらに備え、前記データ駆動回路は、第１のデータ信号出力端子を備え、前記多重化回路は、前記第１のデータ信号出力端子と、前記第１のデータ線と、前記第２のデータ線とに接続され、前記第１のデータ信号出力端子を前記第１のデータ線と前記第２のデータ線とに時分割的に電気的に接続するように構成されてもよい。
【０００９】
或いは、前記多重化回路は、第１の選択回路と、第２の選択回路とを備え、前記第１の選択回路の第１の端子は前記第１のデータ線に接続され、前記第２の選択回路の第１の端子は前記第２のデータ線に接続され、前記第１の選択回路及び前記第２の選択回路の両方の第２の端子は前記第１のデータ信号出力端子に接続されてもよい。
【００１０】
或いは、前記第１の選択回路は第１の多重化トランジスタを備え、前記第２の選択回路は第２の多重化トランジスタを備え、前記第１の多重化トランジスタの第１の端子及び第２の端子は、前記第１の選択回路の前記第１の端子及び前記第２の端子としてそれぞれ構成され、前記第２の多重化トランジスタの第１の端子及び第２の端子は、前記第２の選択回路の前記第１の端子及び前記第２の端子としてそれぞれ構成されてもよい。
【００１１】
或いは、前記第１の多重化トランジスタの制御端子と前記第２の多重化トランジスタの制御端子は同一の多重化制御信号を受信するように構成されてもよい。
【００１２】
或いは、前記第１の多重化トランジスタと前記第２の多重化トランジスタとは逆の種類であってもよい。
【００１３】
或いは、前記第１の多重化トランジスタと前記第２の多重化トランジスタとは同一の種類であってもよい。
【００１４】
或いは、前記多重化回路は、インバータをさらに備え、前記インバータの一方の端子は前記第２の多重化トランジスタの前記制御端子に電気的に接続され、前記インバータの他方の端子は前記同一の多重化制御信号を受信するように構成されてもよい。
【００１５】
或いは、前記第１の多重化トランジスタの制御端子と前記第２の多重化トランジスタの制御端子とは、互いに反転している第１の多重化制御信号及び第２の多重化制御信号をそれぞれ受信するように構成され、前記第１の多重化トランジスタと前記第２の多重化トランジスタとは同一の種類であってもよい。
【００１６】
或いは、前記多重化回路は、前記第１の多重化トランジスタ及び前記第２の多重化トランジスタの前記制御端子に前記同一の又は反転している多重化制御信号を供給するように構成された多重化信号発生回路をさらに備えてもよい。
【００１７】
或いは、前記走査回路は、前記第１の走査信号端子を備える第１の走査サブ回路と、前記第２の走査信号端子を備える第２の走査サブ回路とを備えてもよい。
【００１８】
或いは、前記第１の走査サブ回路は、カスケードされるように構成され、前記第１の走査信号端子を備える第１のシフトレジスタユニットを備え、前記第２の走査サブ回路は、カスケードされるように構成され、前記第２の走査信号端子を備える第２のシフトレジスタユニットを備えてもよい。
【００１９】
本開示の一実施形態は、本開示の一実施形態における表示パネルを備える、表示装置である。
【００２０】
本開示の一実施形態は、本開示の一実施形態における表示パネルの駆動方法である。前記方法は、第１のサブ周期と第２のサブ周期とを順次含む第１の周期において、前記走査回路の前記第１の走査信号端子を用いて前記第１のゲート制御端子及び前記第２のゲート制御端子に前記ゲート信号を同時に供給することと、前記第１のサブ周期において、前記第１のデータ線を介して前記第１の画素回路に第１のデータ信号を、前記第２のデータ線を介して前記第２の画素回路に第２のデータ信号を書き込むこととを含んでもよい。
【００２１】
或いは、前記第１のサブ周期において、前記第１のデータ線を介して前記第１の画素回路に前記第１のデータ信号を、前記第２のデータ線を介して前記第２の画素回路に前記第２のデータ信号を書き込むことは、第１の書き込み周期において前記第１のデータ線に前記第１のデータ信号を書き込み、前記第１のサブ周期において前記第１の画素回路に前記第１のデータ信号を書き込むことと、第２の書き込み周期において前記第２のデータ線に前記第２のデータ信号を書き込み、前記第１のサブ周期において前記第２の画素回路に前記第２のデータ信号を書き込むことと、を含んでもよい。
【００２２】
或いは、前記第１の書き込み周期は前記第１のサブ周期の前に設けられかつ前記第１のサブ周期と時間的に隣接し、前記第２の書き込み周期は前記第１のサブ周期内に設けられ、又は、前記第２の書き込み周期は前記第１のサブ周期の前に設けられかつ前記第１のサブ周期と時間的に隣接し、前記第１の書き込み周期は前記第２の書き込み周期の前に設けられかつ前記第２の書き込み周期と時間的に隣接してもよい。
【００２３】
或いは、前記表示パネルの前記駆動方法は、第２の周期において、前記走査回路の前記第２の走査信号端子を用いて、前記第１の発光制御端子と前記第２の発光制御端子とに前記同一の発光制御信号を同時に供給することをさらに含んでもよい。
【００２４】
或いは、前記表示パネルは、多重化回路とデータ駆動回路とをさらに備え、前記データ駆動回路は第１のデータ信号出力端子を備え、前記表示パネルの前記駆動方法は、前記第１の書き込み周期において前記第１のデータ信号出力端子に前記第１のデータ線を接続して、前記第１のデータ信号を前記第１のデータ線に書き込むことと、前記第２の書き込み周期において前記第２のデータ信号出力端子に前記第２のデータ線を接続して、前記第２のデータ信号を前記第２のデータ線に書き込むこととをさらに含んでもよい。
【図面の簡単な説明】
【００２５】
以下では、本開示の実施形態の技術案をより明確に説明するために、実施形態を示す図面について簡単に説明する。以下の説明における図面が本開示のいくつかの実施形態にのみ関連し、本開示を限定するものではないことは明らかである。
【図１Ａ】図１Ａは、関連技術における画素回路の模式図である。
【図１Ｂ】図１Ｂは、図１Ａに示す画素回路の駆動タイミングチャートである。
【図２】図２は、本開示のいくつかの実施形態における表示パネルの概略図である。
【図３】図３は、本開示のいくつかの実施形態における表示パネルの模式図である。
【図４】図４は、本開示のいくつかの実施形態における図３に示す表示パネルの駆動タイミングチャートである。
【図５】図５は、本開示のいくつかの実施形態における表示パネルの模式図である。
【図６】図６は、本開示のいくつかの実施形態における図５に示す表示パネルの駆動タイミングチャートである。
【図７】図７は、本開示のいくつかの実施形態における表示装置の模式図である。
【図８】図８は、本開示のいくつかの実施形態における表示パネルの駆動方法の概略フローチャートである。
【図９】図９は、本開示のいくつかの実施形態における表示パネルの駆動方法の概略フローチャートである。
【発明を実施するための形態】
【００２６】
本開示の実施形態の目的、技術案及び利点をより明確にするために、以下では、本開示の実施形態の図面とあわせて本開示の実施形態の技術案について明確にかつ完全に説明する。記載する実施形態が本開示の実施形態の一部であり、実施形態のすべてではないことは明らかである。本開示の範囲から逸脱することなく本開示に記載する実施形態に基づいて当業者によって得られる他のすべての実施形態も本開示の範囲内にある。
【００２７】
本開示で使用される技術用語又は科学用語は、別に定義しない限り、当業者が理解する通常の意味を有する。本開示で使用される「第１の」、「第２の」といった用語は、何らかの順序、数、又は重要性を示すものではなく、異なる構成要素を区別するためのものである。同様に、「含む」又は「備える」といった用語もその用語の前にある素子又は対象物が、その用語の後に記載される素子又は対象物及びその均等物を含み、他の素子又は対象物を排除しないことを意味する。「接続される」、「結合される」といった用語は、物理的又は機械的な接続に限定されず、直接又は間接を問わず電気的接続を含む場合がある。「上」、「下」、「左」、「右」等は相対位置関係を示すためにのみ使用され、記述された対象物の絶対位置が変化すると、当該相対位置関係も対応して変化する場合がある。
【００２８】
ＯＬＥＤ表示装置は、通常、アレイ状に配置された複数の画素ユニットを備え、複数の画素ユニットの各々は、例えば、画素回路を備える。ＯＬＥＤ表示装置において、製造工程によって、各画素回路における駆動トランジスタの閾値電圧が異なる場合がある。例えば、駆動トランジスタの閾値電圧は、温度変化によりドリフトする場合がある。そのため、各駆動トランジスタの閾値電圧の差によって、表示不良（例えば、表示ムラ）が生じる場合がある。したがって、駆動トランジスタの閾値電圧を補償する必要がある。
【００２９】
図１Ａは、関連技術における閾値補償能力を有する画素回路を示したものである。図１Ａに示すように、この画素回路は、７Ｔ１Ｃ型の画素回路、つまり、７つのトランジスタと１つの蓄積コンデンサＣ１とを有する画素回路である。具体的には、この画素回路は、第１のトランジスタＴ１と、第２のトランジスタＴ２と、第３のトランジスタＴ３と、第４のトランジスタＴ４と、第５のトランジスタＴ５と、第６のトランジスタＴ６と、第７のトランジスタＴ７と、蓄積コンデンサＣ１と、発光素子（例えばＯＬＥＤ）と、第１のノードＮ１と、第２のノードＮ２とを備える。第２のトランジスタＴ２及び第４のトランジスタＴ４の制御端子は、画素回路のゲート制御端子ＧＡＴとして構成され、ゲート線に接続されて走査信号を受信する。第５のトランジスタＴ５及び第６のトランジスタＴ６の制御端子は、画素回路の発光制御端子ＥＭとして構成され、発光制御線に接続されて発光制御信号を受信する。第１のトランジスタＴ１及び第７のトランジスタＴ７の制御端子は、画素回路のリセット制御端子ＲＥＳＥとして構成され、リセット線に接続されてリセット信号を受信する。第３のトランジスタＴ３の制御端子は、第２のノードＮ２と、蓄積コンデンサＣ１の第１の端子とにそれぞれ接続されている。第１のノードＮ１は、第１の電源端子ＥＬＶＤＤに接続されている。発光素子の第２の端子は第２の電源端子ＥＬＶＳＳに接続されている。ここで、第１の電源端子ＥＬＶＤＤ及び第２の電源端子ＥＬＶＳＳは、それぞれ定電圧源として構成される。一実施形態において、第１の電源端子ＥＬＶＤＤによって出力される電圧Ｖ１は、例えば、第２の電源端子ＥＬＶＳＳによって出力される電圧Ｖ２より大きい。ＥＬＶＳＳによって出力される電圧Ｖ２は、例えば、ゼロ（接地接続）である。第１のトランジスタＴ１の第２の端子及び第７のトランジスタＴ７の第１の端子は、初期電圧Ｖｉｎｉｔを受けるように構成される。第４のトランジスタＴ４の第１の端子は、画素回路のデータ信号受信端子ＤＡＴに接続され、データ線に接続されてデータ信号（例えば、データ電圧Ｖｄａｔａ）を受信する。画素回路において、各トランジスタは、一例としてＰ型トランジスタであるが、本開示の実施形態はこれに限定されない。例えば、画素回路内の少なくとも１つのトランジスタは、Ｎ型トランジスタであってもよい。Ｐ型トランジスタは、Ｐ型トランジスタのゲートが閾値電圧を下回るローレベル信号を受信するとターンオンし、Ｐ型トランジスタのゲートが閾値電圧を上回るハイレベル信号を受信するとターンオフする。
【００３０】
図１Ｂは、図１Ａに示す画素回路の駆動タイミングチャートである。図１Ｂに示すように、画素回路の各駆動周期は、リセットフェーズＴｒｅと、補償フェーズＴｃと、発光フェーズＴｅｍとを含む。
【００３１】
リセットフェーズＴｒｅでは、画素回路のリセット制御端子ＲＳＥがローレベル信号を受信して、第１のトランジスタＴ１及び第７のトランジスタＴ７がターンオンする。このように、オン状態にある第１のトランジスタＴ１及び第７のトランジスタＴ７を介して、発光素子のアノードと第２のノードＮ２とにそれぞれ初期電圧Ｖｉｎｉｔが印加される。その結果、発光素子のアノードと第２のノードＮ２との電圧が初期電圧Ｖｉｎｉｔに設定されて、リセットされる。初期電圧Ｖｉｎｉｔは、第３のトランジスタＴ３（駆動トランジスタ）をターンオンすることができる。このとき、第１のノードＮ１の電圧はＶ１である。
【００３２】
補償フェーズＴｃでは、画素回路のゲート制御端子ＧＡＴがローレベル信号を受信して、第２のトランジスタＴ２及び第４のトランジスタＴ４がターンオンすることにより、第３のトランジスタＴ３のソースにデータ電圧Ｖｄａｔａが印加され、第３のトランジスタＴ３のドレインとゲートとが電気的に接続される。第３のトランジスタＴ３はオン状態にあるため、第３のトランジスタＴ３のドレイン及びゲートによって蓄積コンデンサＣ１を充電することができる。この充電処理は、第３のトランジスタＴ３のゲートの電圧が上昇すると完了する。このとき、第３のトランジスタＴ３のソース（第１の端子）の電圧Ｖｔ１はＶｄａｔａであり、ドレイン（第２の端子）及びゲート（制御端子）の電圧Ｖｔ２はＶｄａｔａ＋Ｖｔｈに変化する。つまり、第２のノードＮ２の電圧もＶｄａｔａ＋Ｖｔｈであり、蓄積コンデンサＣ１の第１端子（つまり、第２のノードＮ２に接続された端子）に蓄積される。ここで、Ｖｔｈは第３のトランジスタＴ３の閾値電圧であり、第１のノードＮ１の電圧はＶ１のままである。
【００３３】
発光フェーズＴｅｍでは、発光制御端子ＥＭがローレベル信号を受信することにより、第５のトランジスタＴ５及び第６のトランジスタＴ６がターンオンする。したがって、第３のトランジスタＴ３の第１の端子は、ターンオンした第５のトランジスタＴ５を介して第１の電源端子ＥＬＶＤＤに接続される。それ故、第３のトランジスタＴ３の第１の端子の電圧Ｖｔ１がＶ１に変化する。このとき、蓄積コンデンサＣ１の作用により、第３のトランジスタＴ３の制御端子の電圧Ｖｔｇ、つまり、第２のノードＮ２の電圧はＶｄａｔａ＋Ｖｔｈのままである。第３のトランジスタＴ３が飽和状態で出力する電流Ｉｄｓは、以下の式により求めることができる。
【００３４】
Ｉｄｓ＝１／２×Ｋ（Ｖｇｓ−Ｖｔｈ）２
＝１／２×Ｋ（Ｖｔｇ−Ｖｔ１−Ｖｔｈ）２
＝１／２×Ｋ（Ｖｄａｔａ＋Ｖｔｈ−Ｖ１−Ｖｔｈ）２
＝１／２×Ｋ（Ｖｄａｔａ−Ｖ１）２
【００３５】
ここで、Ｋ＝Ｗ／Ｌ×Ｃ×μであり、Ｗ／Ｌは、第３のトランジスタＴ３のチャネルのアスペクト比（即ち、長さに対する幅の比）であり、μは電子移動度であり、Ｃは単位面積当たりの静電容量である。
【００３６】
上式から分かるように、飽和状態にある第３のトランジスタＴ３が出力する電流Ｉｄｓは、第３のトランジスタＴ３の閾値電圧とは無関係である。したがって、図１Ａに示す画素回路には閾値補償機能がある。
【００３７】
しかし、本開示の発明者等は、表示パネルのリフレッシュレートを（例えば、６０Ｈｚから１２０Ｈｚへ）上げると、ゲート駆動回路から出力される走査信号及びリセット信号の時間（パルス）が減少するため、リセットフェーズＴｒｅ、補償フェーズＴｃ及び発光フェーズＴｅｍのいずれの長さも短縮される（例えば、半分になる）ことを見出した。このとき、補償フェーズＴｃの時間が短い、つまりデータ書き込み時間が短いため、蓄積コンデンサＣ１を十分に充電することができず、画素回路の閾値電圧補償能力が不十分となる。以下では、図１Ａに示す画素回路について例示的に説明する。図１Ａに示すように、補償フェーズＴｃの時間が短い場合、第３のトランジスタＴ３の制御端子の電圧Ｖｔ２をＶｄａｔａ＋Ｖｔｈに十分に変化し難く、第２のノードに接続された蓄積コンデンサＣ１の端子に蓄積される電圧はＶｄａｔａ＋Ｖｔｈではない（例えば、Ｖｄａｔａ＋Ｖｔｈ未満である）。この場合、電流Ｉｄｓは依然として第３のトランジスタＴ３の閾値電圧Ｖｔｈと一定の関係があるため、画素回路の閾値電圧補償能力が不足し、表示パネルの補償効果及び輝度均一性が低下する。
【００３８】
本開示のいくつかの実施形態は、表示パネル、その駆動方法、及び表示装置を提供する。表示パネルは、画素ユニット群と、第１のデータ線と、第２のデータ線と、少なくとも１本のゲート線と、少なくとも１本の発光制御線と、走査回路とを備えてもよい。画素ユニット群は、第１の画素ユニットと、隣接する第２の画素ユニットとを備える。第１の画素ユニットと、第２の画素ユニットとは、第１の画素回路と、第２の画素回路とをそれぞれ備える。第１の画素回路は、第１のゲート制御端子と、第１の発光制御端子とを備える。第２の画素回路は、第２のゲート制御端子と、第２の発光制御端子とを備える。第１のデータ線は、第１の画素回路に接続されている。第２のデータ線は、第２の画素回路に接続されている。走査回路は、第１の走査信号端子と、第２の走査信号端子とを備える。第１の走査信号端子は、少なくとも１本のゲート線を介して第１のゲート制御端子と第２のゲート制御端子とに接続され、第２の走査信号端子は、少なくとも１本の発光制御線を介して第１の発光制御端子と第２の発光制御端子とに接続される。本開示のいくつかの実施形態による表示パネル、その駆動方法、及び表示装置は、表示パネルのリフレッシュ周波数が高いときも表示パネルの十分な閾値補償能力を確保できることから、表示パネル及び表示装置の補償効果及び輝度均一性が向上する。
【００３９】
以下では、いくつかの実施例を用いて、本開示のいくつかの実施形態により提供される表示パネルについて説明する。以下に記載するように、互いに矛盾しない場合、これらの具体例の異なる特徴を互いに改めて組み合わせて、いくつかの新しい実施例を構成することができる。これらの新しい実施例も本開示の請求範囲内にある。
【００４０】
図２は、本開示の一実施形態における表示パネル１００の模式図である。図２に示すように、表示パネル１００は、複数の画素ユニット群と、第１のデータ線１２１と、第２のデータ線１２２と、少なくとも１本のゲート線１２３と、少なくとも１本の発光制御線１２４と、画素ユニット群用の走査回路１３０とを備えている。複数の画素ユニット群は、複数の行及び列からなる画素アレイを構成する。
【００４１】
図２に示すように、いくつかの実施形態において、画素ユニット群は、第１の画素ユニットＰ１と、隣接する第２の画素ユニットＰ２とを備えている。第１の画素ユニットＰ１と、第２の画素ユニットＰ２とは、例えば、第１のデータ線１２１の延在方向において隣接する。そのため、第１の画素ユニットＰ１と、第２の画素ユニットＰ２とは、同一列における異なる行に位置する。第１の画素ユニットＰ１及び第２の画素ユニットＰ２は、第１の画素回路１１１と、第２の画素回路１１２とをそれぞれ備える（図２では図示していない。図３を参照）。第１のデータ線１２１は第１の画素回路１１１に接続されて第１の画素回路１１１にデータ電圧信号を供給する。第２のデータ線１２２は第２の画素回路１１２に接続されて第２の画素回路１１２にデータ電圧信号を供給する。ここで、第１の画素回路１１１及び第２の画素回路１１２は、図１Ａに示すような画素回路等と同一構成であってもよいが、ゲート信号により補償時間が制御される限り、本開示の実施形態はこれに限定されない。
【００４２】
なお、本開示の実施形態において、隣接する第１の画素ユニットＰ１と第２の画素ユニットＰ２とは、第１の画素ユニットＰ１と第２の画素ユニットＰ２との間に他の画素ユニットが配置されていないことを意味する。したがって、第１の画素回路１１１と第２の画素回路１１２との間に他の画素回路は設けられていない。
【００４３】
図２に示すように、いくつかの実施形態において、走査回路１３０は、第１の走査信号端子ＯＵＴ１と第２の走査信号端子ＯＵＴ２とを備えている。走査回路１３０の第１の走査信号端子ＯＵＴ１は、ゲート線１２３を介して第１の画素ユニットＰ１と第２の画素ユニットＰ２とに接続され、第１の画素ユニットＰ１と第２の画素ユニットＰ２とに同一のゲート信号を供給する。走査回路１３０の第２の走査信号端子ＯＵＴ２は、発光制御線１２４を介して第１の画素ユニットＰ１と第２の画素ユニットＰ２とに接続され、第１の画素ユニットＰ１と第２の画素ユニットＰ２とに同一の発光制御信号を供給する。
【００４４】
図２に示すように、いくつかの実施形態において、表示パネル１００は、第１のデータ線１２１と第２のデータ線１２２とに接続され、異なる時間において、データ駆動回路（図２では図示していない。図３を参照）から第１のデータ線１２１と第２のデータ線１２２とにデータ信号を分配するように構成された多重化回路１４０をさらに備えている。
【００４５】
いくつかの実施形態において、走査回路１３０の第１の走査信号端子ＯＵＴ１は、ゲート線１２３を介して第１の画素回路１１１と第２の画素回路１１２とに同時に接続され、第１の画素回路１１１と第２の画素回路１１２とに同一のゲート信号を同時に供給する。したがって、第１の画素回路１１１及び第２の画素回路１１２の閾値電圧補償を同一時間周期内に行うことができる。このように、画素回路の補償フェーズの時間が長くなる（例えば、時間長が２倍になる）。それ故、本開示の実施形態が提供する表示パネル１００の閾値補償能力が向上するため、表示パネル１００の補償効果及び輝度均一性が向上する。よって、本開示のいくつかの実施形態により提供される表示パネル１００は、表示パネル１００のリフレッシュ周波数が高いアプリケーション（例えば、仮想表示、強調表示等）に適している。
【００４６】
以下では、本開示のいくつかの実施形態により提供される表示パネル１００について、図３に示す表示パネル１００を例として具体的に説明する。
【００４７】
図３に示すように、表示パネル１００は、複数の画素ユニット群と、第１のデータ線１２１と、第２のデータ線１２２と、少なくとも１本のゲート線１２３と、少なくとも１本の発光制御線１２４と、画素ユニット群用の走査回路１３０とを備えている。画素ユニット群は、第１の画素ユニットＰ１と、隣接する第２の画素ユニットＰ２（第１のデータ線１２１の延在方向において隣接する）とを備えている。第１の画素ユニットＰ１と第２の画素ユニットＰ２とは、第１の画素回路１１１と第２の画素回路１１２とをそれぞれ備えている。第１の画素回路１１１及び第２の画素回路１１２は、例えば、図１Ａに示すような７Ｔ１Ｃ型画素回路、６Ｔ１Ｃ型画素回路、５Ｔ２Ｃ型画素回路、又は閾値補償機能を有する他の種類の画素回路であってよい。
【００４８】
複数の画素ユニット群は、複数の行及び列からなる画素アレイを構成する。図３に示すように、いくつかの実施形態において、各画素ユニット群の第１の画素ユニットＰ１及び第２の画素ユニットＰ２は、同じ列ながら異なる行に、例えば、奇数行及び偶数行にそれぞれ配置されている。
【００４９】
図３に示すように、いくつかの実施形態において、第１の画素回路１１１は、第１のゲート制御端子ＧＡＴ１と、第１の発光制御端子ＥＭ１と、第１のリセット制御端子ＲＥＳＥ１と、第１のデータ信号受信端子ＤＡＴ１とを備えている。第２の画素回路１１２は、第２のゲート制御端子ＧＡＴ２と、第２の発光制御端子ＥＭ２と、第２のリセット制御端子ＲＥＳＥ２と、第２のデータ信号受信端子ＤＡＴ２とを備えている。第１のデータ線１２１は第１の画素回路１１１の第１のデータ信号受信端子ＤＡＴ１に接続され、第２のデータ線１２２は第２の画素回路１１２の第２のデータ信号受信端子ＤＡＴ２に接続されている。
【００５０】
いくつかの実施形態において、第１のゲート制御端子ＧＡＴ１及び第２のゲート制御端子ＧＡＴ２は、空間的に分離された２つの制御端子である。第１の発光制御端子ＥＭ１及び第２の発光制御端子ＥＭ２は、空間的に分離された２つの制御端子である。第１のリセット制御端子ＲＥＳＥ１及び第２のリセット制御端子ＲＥＳＥ２は、空間的に分離された２つの制御端子である。
【００５１】
図３に示すように、いくつかの実施形態において、走査回路１３０は、第１の走査サブ回路１３１と、第２の走査サブ回路１３２とを備えている。第１の走査サブ回路１３１は、走査信号（及びリセット信号）を出力するための第１の走査信号端子ＯＵＴ１を備えている。第２の走査サブ回路１３２は、発光制御信号を出力するための第２の走査信号端子ＯＵＴ２を備えている。一実施形態において、走査回路１３０は、バインディングによりゲート線及び発光制御線に接続される半導体チップによって実現することができる。又は、走査回路１３０は、ＧＯＡ方式により、画素アレイと同一の基板（アレイ基板）上に形成することができる。例えば、ＧＯＡ方式では、第１の走査サブ回路１３１は、カスケードされるように構成され、第１の走査信号端子ＯＵＴ１を備える第１のシフトレジスタユニット（図示せず）を備える。第２の走査サブ回路１３２は、カスケードされるように構成され、第２の走査信号端子ＯＵＴ２を備える第２のシフトレジスタユニット（図示せず）を備える。
【００５２】
いくつかの実施形態において、第１の走査信号端子ＯＵＴ１は、少なくとも１本のゲート線１２３を介して第１のゲート制御端子ＧＡＴ１と第２のゲート制御端子ＧＡＴ２とに接続されている。このように、第１の走査信号端子ＯＵＴ１は、第１の時間周期ｔ１において、第１のゲート制御端子ＧＡＴ１と第２のゲート制御端子ＧＡＴ２とに同一のゲート信号（Ｖｇａｔ１，Ｖｇａｔ２，…）を同時に供給することができる。第２の走査信号端子ＯＵＴ２は、少なくとも１本の発光制御線１２４を介して第１の発光制御端子ＥＭ１と第２の発光制御端子ＥＭ２とに接続されている。このように、第２の走査信号端子ＯＵＴ２は、第２の時間周期ｔ２において、第１の発光制御端子ＥＭ１と第２の発光制御端子ＥＭ２とに同一の発光制御信号（Ｖｅｍ１，Ｖｅｍ２，…）を同時に供給することができる。
【００５３】
図３に示すように、いくつかの実施形態において、画素ユニット群は、第１のデータ線１２１の延在方向とゲート線１２３の延在方向に繰り返し配置される。一実施形態において、表示パネル１００は、第１のデータ線１２１の延在方向にＮ個の画素ユニット群を有する。第１の走査サブ回路１３１は、第１のデータ線１２１の延在方向に繰り返し配列されて順次カスケードされ、第２の走査サブ回路１３２は、第１のデータ線１２１の延在方向に繰り返し配列されて順次カスケードされる。
【００５４】
図３に示すように、いくつかの実施形態において、ｍ番目の走査回路１３０の第１の走査信号端子ＯＵＴ１は、ｍ行目の画素ユニット群の第１のゲート制御端子ＧＡＴ１と第２のゲート制御端子ＧＡＴ２とに接続されている。また、ｍ番目の走査回路１３０の第１の走査信号端子ＯＵＴ１は、ｍ＋１行目の画素ユニット群の第１のリセット制御端子ＲＥＳＥ１及び第２のリセット制御端子ＲＥＳＥ２にも接続され、ｍ＋１行目の画素ユニット群の第１のリセット制御端子ＲＥＳＥ１及び第２のリセット制御端子ＲＥＳＥ２に同一のリセット制御信号を同時に供給し、ｍは１以上かつＮ以下である。こうして、第１の画素回路１１１の第１のリセット制御端子ＲＥＳＥ１と第２の画素回路１１２の第２のリセット制御端子ＲＥＳＥ２は、第１の時間周期ｔ１より前の第３の時間周期ｔ３において、リセット制御信号（Ｖｒｅｓｅ１，Ｖｒｅｓｅ２…）を受信することができ、第１の画素回路１１１及び第２の画素回路１１２に対してリセット動作を行う。なお、画素ユニット群の第１のリセット制御端子ＲＥＳＥ１及び第２のリセット制御端子ＲＥＳＥ２は、第１の走査信号端子ＯＵＴ１に電気的に接続されていることに限定されない。別の実施形態において、走査回路１３０は第３の走査サブ回路（図示せず）も備えることができ、第３の走査サブ回路は第３のシフトレジスタユニットを備える。第３のシフトレジスタユニットは、カスケードされるように構成され、第３の走査信号端子を備える。ｍ番目の走査回路１３０の第３の走査信号端子は、ｍ行目の画素ユニット群の第１のリセット制御端子ＲＥＳＥ１と第２のリセット制御端子ＲＥＳＥ２とに接続されている。
【００５５】
図３に示すように、いくつかの実施形態において、表示パネル１００は、多重化回路１４０と、データ駆動回路１５０とをさらに備えている。データ駆動回路１５０は、第１のデータ信号出力端子１５１を備えている。多重化回路１４０は、第１のデータ信号出力端子１５１と、第１のデータ線１２１と、第２のデータ線１２２とに接続されている。多重化回路１４０は、第１のデータ信号出力端子１５１を第１のデータ線１２１と第２のデータ線１２２とに異なる時間に、つまり時分割的に電気的に接続し、それぞれ異なる時間にデータ電圧信号を第１のデータ線１２１と第２のデータ線１２２とに印加するように構成される。データ駆動回路１５０は、例えば、バインディングにより対応する信号線に接続されている半導体チップにより実現することができる。
【００５６】
図４は、本開示の一実施形態における図３に示す表示パネルの駆動タイミングチャートである。図４に示すように、第１の時間周期ｔ１は、第１のサブ周期ｔｓ１と第２のサブ周期ｔｓ２とを順次含む。多重化回路１４０は、第１のサブ周期ｔｓ１の前にこれと時間的に隣り合うように設けられる第１の書き込み周期ｔｒ１において、第１のデータ線１２１を第１のデータ信号出力端子１５１に接続して第１のデータ線１２１に第１のデータ信号Ｖｄａｔａ１を書き込み、例えば、第１のデータ線１２１に接続されている寄生コンデンサ又は個別に配置された蓄積コンデンサ（図示せず）に第１のデータ信号Ｖｄａｔａ１を蓄積するように構成される。多重化回路１４０は、第１のサブ周期ｔｓ１内に設けられる第２の書き込み周期ｔｒ２において、第２のデータ線１２２を第１のデータ信号出力端子に接続して第２のデータ線１２２に第２のデータ信号Ｖｄａｔａ２を書き込み、例えば、第２のデータ線１２２に接続されている寄生コンデンサ又は別途配置された蓄積コンデンサ（図示せず）に第２のデータ信号Ｖｄａｔａ２を蓄積するように構成される。一実施形態において、第１の書き込み周期ｔｒ１及び第２の書き込み周期ｔｒ２は共に第１の周期ｔ１の半分以下である。第１のサブ周期ｔｓ１及び第２のサブ周期ｔｓ２はいずれも第１の時間周期ｔ１の半分以下である。一実施形態において、第１の書き込み周期ｔｒ１、第２の書き込み周期ｔｒ２、第１のサブ周期ｔｓ１、第２のサブ周期ｔｓ２の時間長はそれぞれ１Ｈであり、第１の時間周期ｔ１の時間長は２Ｈである。
【００５７】
図４に示すように、いくつかの実施形態において、第１のサブ周期ｔｓ１及び第２のサブ周期ｔｓ２では、第１のゲート制御端子ＧＡＴ１及び第２のゲート制御端子ＧＡＴ２に同一のローレベル信号が同時に供給される。このように、第１のサブ周期ｔｓ１において、第１のデータ信号Ｖｄａｔａ１を第１のデータ線１２１を介して第１の画素回路１１１に書き込むことができ、第１のサブ周期ｔｓ１において、第２のデータ信号Ｖｄａｔａ２も第２のデータ線１２２を介して第２の画素回路１１２に書き込むことができる。したがって、同一の時間周期（つまり、第１のサブ周期ｔｓ１及び第２のサブ周期ｔｓ２）において、第１の画素回路１１１及び第２の画素回路１１２に対して閾値電圧補償が行われる。そのため、本開示のいくつかの実施形態によって提供される表示パネル１００は、画素回路の補償フェーズの時間長を増加させ（例えば、時間長を２倍にする）、閾値電圧補償能力を向上させることによって、補償効果及び輝度均一性を向上させる。
【００５８】
なお、第１の書き込み周期ｔｒ１又は第２の書き込み周期ｔｒ２と、第１のサブ周期ｔｓ１との関係は、図４に示す関係に限定されない。実際のアプリケーション要求に応じて、第２の書き込み周期ｔｒ２も、第１のサブ周期ｔｓ１の前にこれと時間的に隣り合うように設けてもよい。第１の書き込み周期ｔｒ１も、第２の書き込み周期ｔｒ２の前にこれと時間的に隣り合うように設けてもよい。
【００５９】
多重化回路１４０の具体的な構成は、実際のアプリケーション要求に応じて設定することができ、本開示の実施形態は具体的にこれを限定しない。
【００６０】
いくつかの実施形態において、本開示のいくつかの実施形態により提供される多重化回路１４０は、図３に示す多重化回路１４０によって実施してもよい。図３に示すように、多重化回路１４０は、第１の選択回路１４１と、第２の選択回路１４２と、第１の多重化制御線ＳＷ１と、第２の多重化制御線ＳＷ２と、多重化信号発生回路１４４とを備えている。第１の選択回路１４１の第１の端子は第１のデータ線１２１に接続されている。第２の選択回路１４２の第１の端子は第２のデータ線１２２に接続されている。第１の選択回路１４１及び第２の選択回路１４２の第２の端子は共に第１のデータ信号出力端子１５１に接続されている。
【００６１】
第１の選択回路１４１及び第２の選択回路１４２の具体的な構成は実際のアプリケーション要求に応じて設定することができ、本開示の実施形態は具体的にこれを限定しない。例えば、本開示のいくつかの実施形態によって提供される第１の選択回路１４１及び第２の選択回路１４２は、図３に示す構成によって実施することができる。
【００６２】
図３に示すように、いくつかの実施形態において、第１の選択回路１４１は第１の多重化トランジスタＣＴ１を備えている。第２の選択回路１４２は第２の多重化トランジスタＣＴ２を備えている。第１の多重化トランジスタＣＴ１及び第２の多重化トランジスタＣＴ２は、同一の種類（例えば、いずれもＰ型トランジスタ）である。図３に示す例では、第１の多重化トランジスタＣＴ１の第１の端子及び第２の端子はそれぞれ第１の選択回路１４１の第１の端子及び第２の端子として構成されている。第２の多重化トランジスタＣＴ２の第１の端子及び第２の端子はそれぞれ第２の選択回路１４２の第１の端子及び第２の端子として構成されている。
【００６３】
図３に示すように、いくつかの実施形態において、第１の多重化トランジスタＣＴ１の制御端子は第１の多重化制御線ＳＷ１に接続されている。第２の多重化トランジスタＣＴ２の制御端子は第２の多重化制御線ＳＷ２に接続されている。多重化信号発生回路１４４は、第１の多重化制御線ＳＷ１を介して第１の多重化トランジスタＣＴ１の制御端子に第１の多重化制御信号を供給し、第２の多重化制御線ＳＷ２を介して第２の多重化トランジスタＣＴ２の制御端子に第２の多重化制御信号を供給するように構成されている。図４に示すように、第１の多重化制御信号及び第２の多重化制御信号のローレベルは、サイクルの半分だけずらした同じ波形を有してもよい。そのため、第１の多重化制御信号のローレベルパルス部分と、第２の多重化制御信号のローレベルパルス部分とは、時間的に重複しない。このように、第１の多重化トランジスタＣＴ１及び第２の多重化トランジスタＣＴ２は、異なる時間においてターオンする（例えば、第１の書き込み周期ｔｒ１及び第２の書き込み周期ｔｒ２においてそれぞれターンオンする）。それ故、多重化回路１４０は、異なる時間において、つまり時分割的に、第１のデータ信号出力端子１５１を第１のデータ線１２１と第２のデータ線１２２とに電気的に接続してもよい。一実施形態において、第１の多重化制御信号及び第２の多重化制御信号は互いに反転されてもよい。多重化信号発生回路１４４は、ＦＰＧＡをプログラミングする等、様々な適切な方法により実施することができる。
【００６４】
本開示のいくつかの実施形態によって提供される表示パネル１００の駆動処理及び閾値補償の原理について、図４を参照しながら以下に例示する。第１の画素回路１１１及び第２の画素回路１１２は、例えば、図１Ａに示す７Ｔ１Ｃ型の画素回路により実施される。
【００６５】
図４に示すように、いくつかの実施形態において、第３の周期ｔ３では、第１の画素回路１１１のリセット制御端子ＲＥＳＥ１がローレベル信号を受信し、第２の画素回路１１２のリセット制御端子ＲＥＳＥ２がハイレベル信号を受信して、第１の画素回路１１１の第１のトランジスタＴ１と第７のトランジスタＴ７と、第２の画素回路１１２の第１のトランジスタＴ１と第７のトランジスタＴ７とのすべてをターンオンする。こうして、初期電圧Ｖｉｎｉｔは、第１のトランジスタＴ１及び第７のトランジスタＴ７を介して、発光素子のアノードと第２のノードＮ２とにそれぞれ印加される。それ故、発光素子のアノードと第２のノードＮ２との電圧が初期電圧Ｖｉｎｉｔに設定されて、リセットされる。初期電圧Ｖｉｎｉｔは、第３のトランジスタＴ３（駆動トランジスタ）をオン状態にすることができる。このとき、第１のノードＮ１の電圧はＶ１である。
【００６６】
図４に示すように、いくつかの実施形態において、第１の周期ｔ１では、第１の画素回路１１１のゲート制御端子ＧＡＴ１と、第２の画素回路１１２のゲート制御端子ＧＡＴ２がローレベル信号を受信して、第１の画素回路１１１の第２のトランジスタＴ２と第４のトランジスタＴ４と、第２の画素回路１１２の第２のトランジスタＴ２と第４のトランジスタＴ４とのすべてをターンオンする。
【００６７】
図４に示すように、いくつかの実施形態において、第１の書き込み周期ｔｒ１では、多重化信号発生回路１４４は、第１の多重化トランジスタＣＴ１の制御端子にローレベル信号を供給し、第１の多重化トランジスタＣＴ１をターンオンする。こうして、第１のデータ信号出力端子１５１は第１のデータ線１２１に接続され、第１のデータ信号Ｖｄａｔａ１が第１のデータ線１２１に書き込まれる。データ信号Ｖｄａｔａ１は、寄生コンデンサ又は別途設けられた蓄積コンデンサ（図示せず）に蓄積される。第１の画素回路１１１の第２のトランジスタＴ２及び第４のトランジスタＴ４は、第１のサブ周期ｔｓ１及び第２のサブ周期ｔｓ２において共にオン状態にあるため、第１のサブ周期ｔｓ１において、蓄積コンデンサＣ１に蓄積された第１のデータ信号Ｖｄａｔａ１が第１の画素回路１１１の第３のトランジスタＴ３の第１の端子に書き込まれる。このように、第１の画素回路１１１の第３のトランジスタＴ３の第１の端子の電圧Ｖｔ１はＶｄａｔａ１である。また、第１のサブ周期ｔｓ１及び第２のサブ周期ｔｓ２において、第１の画素回路１１１の第３のトランジスタＴ３の制御端子の電圧Ｖｔ２はＶｄａｔａ１＋Ｖｔｈ１に変化し、第２のノードＮ２に接続された第１の画素回路１１１の蓄積コンデンサＣ１の一方の端子に蓄積される。  ここで、Ｖｔｈ１は、第１の画素回路１１１の第３のトランジスタＴ３の閾値電圧である。
【００６８】
図４に示すように、いくつかの実施形態において、第２の書き込み周期ｔｒ２（つまり、第１のサブ周期ｔｓ１）では、多重化信号発生回路１４４は、第２の多重化トランジスタＣＴ２の制御端子にローレベル信号を供給し、第２の多重化トランジスタＣＴ２をターンオンする。こうして、第１のデータ信号出力端子１５１は第２のデータ線１２２に接続され、第２のデータ信号Ｖｄａｔａ２が第２のデータ線１２２に書き込まれる。データ信号Ｖｄａｔａ２は、寄生コンデンサ又は別途設けられた蓄積コンデンサ（図示せず）に蓄積される。第２の画素回路１１２の第２のトランジスタＴ２及び第４のトランジスタＴ４が、第１のサブ周期ｔｓ１及び第２のサブ周期ｔｓ２において共にオン状態にあるため、蓄積コンデンサＣ１に蓄積された第２のデータ信号Ｖｄａｔａ２は、第１のサブ周期ｔｓ１において、第２の画素回路１１２の第３のトランジスタＴ３の第１の端子に書き込まれる。したがって、第２の画素回路１１２の第３のトランジスタＴ３の第１の端子の電圧Ｖｔ１はＶｄａｔａ２である。第２の画素回路１１２の第３のトランジスタＴ３の制御端子の電圧Ｖｔ２はＶｄａｔａ２＋Ｖｔｈ２に変化し、第２のノードＮ２に接続された第２の画素回路１１２の蓄積コンデンサＣ１の一方の端子に蓄積される。ここで、Ｖｔｈ２は、第２の画素回路１１２の第３のトランジスタＴ３の閾値電圧である。
【００６９】
図４に示すように、いくつかの実施形態において、第２の時間周期ｔ２では、第１の画素回路１１１の発光制御端子ＥＭ１と、第２の画素回路１１２の発光制御端子ＥＭ２とが共にローレベル信号を受信して、第１の画素回路１１１の第５のトランジスタＴ５と第６のトランジスタＴ６と、第２の画素回路１１２の第５のトランジスタＴ５と第６のトランジスタＴ６とのすべてがターンオンする。さらに、第１の画素回路１１１の第３のトランジスタの第１の端子の電圧Ｖｔ１及び制御端子の電圧Ｖｔｇは、それぞれＶ１及びＶｄａｔａ１＋Ｖｔｈ１である。飽和状態にある第１の画素回路１１１の第３のトランジスタＴ３は、電流Ｉｄｓ１＝１／２×Ｋ（Ｖｄａｔａ１−Ｖ１）２を出力する。第２の画素回路１１２の第３のトランジスタの第１の端子の電圧Ｖｔ１及び制御端子の電圧Ｖｔｇは、それぞれＶ１及びＶｄａｔａ２＋Ｖｔｈ２である。飽和状態にある第２の画素回路１１２の第３のトランジスタＴ３は、電流Ｉｄｓ２＝１／２×Ｋ（Ｖｄａｔａ２−Ｖ１）２を出力する。そのため、飽和状態にある第１の画素回路１１１の第３のトランジスタＴ３が出力する電流Ｉｄｓ１は、第１の画素回路１１１の第３のトランジスタＴ３の閾値電圧Ｖｔｈ１とは無関係である。飽和状態にある第２の画素回路１１２の第３のトランジスタＴ３が出力する電流Ｉｄｓ２は、第２の画素回路１１２の第３のトランジスタＴ３の閾値電圧Ｖｔｈ２とは無関係である。つまり、本開示のいくつかの実施形態により提供される表示パネル１００は、閾値電圧補償機能を有する。
【００７０】
第１の周期ｔ１において第１の画素回路１１１のゲート制御端子ＧＡＴ１と第２の画素回路１１２のゲート制御端子ＧＡＴ２が共にターンオンするため、第１のサブ周期ｔｓ１において第１のデータ信号Ｖｄａｔａ１と第２のデータ信号Ｖｄａｔａ２とを第１の画素回路１１１と第２の画素回路１１２とにそれぞれ書き込むことができる。そのため、第１の画素回路１１１の第３のトランジスタＴ３の制御端子の電圧Ｖｔ２を、第１のサブ周期ｔｓ１及び第２のサブ周期ｔｓ２においてＶｄａｔａ１＋Ｖｔｈ１に変化させ、ターンオンした第２のトランジスタＴ２を介して第２のノードＮ２に接続された第１の画素回路１１１の蓄積コンデンサＣ１の端子に蓄積することができる。第２の画素回路１１２の第３のトランジスタＴ３の制御端子の電圧Ｖｔ２を、第１のサブ周期ｔｓ１及び第２のサブ周期ｔｓ２においてＶｄａｔａ２＋Ｖｔｈ２に変化させ、ターンオンした第２のトランジスタＴ２を介して第２のノードＮ２に接続された第２の画素回路１１２の蓄積コンデンサＣ１の端子に蓄積することができる。こうして、第１の画素回路１１１及び第２の画素回路１１２は、共に第１のサブ周期ｔｓ１及び第２のサブ周期ｔｓ２において閾値補償を行うことができる。それ故、本開示のいくつかの実施形態によって提供される表示パネル１００は、画素回路の補償フェーズの時間長を増加させ（例えば、時間長を２倍にする）、閾値電圧補償能力を向上させることによって、補償効果及び輝度均一性を向上させる。
【００７１】
いくつかの実施形態において、多重化回路１４０は、図５に示す多重化回路１４０によって実施してもよい。図５に示すように、多重化回路１４０は、第１の選択回路１４１と、第２の選択回路１４２と、第１の多重化制御線ＳＷ１と、インバータ１４３と、多重化信号発生回路１４４とを備えている。第１の選択回路１４１の第１の端子と第２の選択回路１４２の第１の端子は、第１のデータ線１２１と第２のデータ線１２２とにそれぞれ接続されている。第１の選択回路１４１の第２の端子と第２の選択回路１４２の第２の端子とは、共に第１のデータ信号出力端子１５１に接続されている。第１の選択回路１４１の制御端子は、第１の多重化制御線ＳＷ１に接続されている。第２の選択回路１４２の制御端子は、インバータ１４３を介して第１の多重化制御線ＳＷ１に接続されている。
【００７２】
図５に示すように、いくつかの実施形態において、第１の選択回路１４１は第１の多重化トランジスタＣＴ１を備えており、第２の選択回路１４２は第２の多重化トランジスタＣＴ２を備えている。また、第１の多重化トランジスタＣＴ１及び第２の多重化トランジスタＣＴ２は、同一の種類（例えば、共にＰ型トランジスタ）である。図５に示す例では、第１の多重化トランジスタＣＴ１の第１の端子及び第２の端子はそれぞれ第１の選択回路１４１の第１の端子及び第２の端子として構成されている。第２の多重化トランジスタＣＴ２の第１の端子及び第２の端子はそれぞれ第２の選択回路１４２の第１の端子及び第２の端子として構成されている。第１の多重化トランジスタＣＴ１の制御端子は第１の多重化制御線ＳＷ１に接続され、第２の多重化トランジスタＣＴ２の制御端子はインバータ１４３を介して第１の多重化制御線ＳＷ１に接続されている。
【００７３】
インバータ１４３は、受信した多重化制御信号を反転して第２の多重化トランジスタＣＴ２の制御端子に供給するように構成される。インバータ１４３は、信号反転機能を実施する任意の回路構成とすることができる。そのため、第１の選択回路１４１の制御端子と第２の選択回路１４２の制御端子とにより受信された信号は互いに反転する。こうして、第１の多重化トランジスタＣＴ１及び第２の多重化トランジスタＣＴ２は、異なる時間においてターオンする（例えば、第１の書き込み周期ｔｒ１及び第２の書き込み周期ｔｒ２においてそれぞれターンオンする）。また、多重化回路１４０は、異なる時間において、つまり時分割的に、第１のデータ信号出力端子１５１を第１のデータ線１２１と第２のデータ線１２２とに電気的に接続してもよい。
【００７４】
図５に示す多重化回路１４０において、第１の多重化トランジスタＣＴ１及び第２の多重化トランジスタＣＴ２の種類は、互いに逆（例えば、それぞれＰ型トランジスタ及びＮ型トランジスタ）であってもよい。このとき、第１の多重化トランジスタＣＴ１の制御端子と第２の多重化トランジスタＣＴ２の制御端子は、共に第１の多重化制御線ＳＷ１に接続され（つまり、インバータ１４３を設ける必要はない）、同一の多重化制御信号を受信するように構成されてもよい。第１の多重化トランジスタＣＴ１及び第２の多重化トランジスタＣＴ２の種類は逆であり、第１の多重化トランジスタＣＴ１の制御端子及び第２の多重化トランジスタＣＴ２の制御端子は同一の多重化制御信号を受信するため、第１の多重化トランジスタＣＴ１及び第２の多重化トランジスタＣＴ２は異なる時間においてターンオンする。一実施形態において、第１の多重化トランジスタＣＴ１及び第２の多重化トランジスタＣＴ２は、第１の書き込み周期ｔｒ１及び第２の書き込み周期ｔｒ２においてそれぞれターンオンする。また、多重化回路１４０は、時分割的に、第１のデータ信号出力端子１５１を第１のデータ線１２１と第２のデータ線１２２とに電気的に接続してもよい。
【００７５】
以下の点について説明を要する。
【００７６】
（１）明瞭化のため、図３及び図５に示す表示パネル１００では、２行２列の画素ユニット群のみを例示的に示した。表示パネル１００が備える画素ユニット群の数は、実際のアプリケーション要求に応じて設定できる。
【００７７】
（２）図３及び図５では、本開示のいくつかの実施形態における表示パネル１００を、画素ユニットの行にゲート線１２３及び発光制御線１２４を設けてそれぞれ例示しているが、本開示の表示パネル１００はこれに限定されない。本開示の表示パネル１００はさらに、実際のアプリケーション要求に応じて、画素ユニットの行に、２本のゲート線１２３と、２本の発光制御線１２４とを備えてもよい。このとき、第１の画素回路１１１には１本のゲート線１２３と１本の発光制御線１２４とが電気的に接続され、他方のゲート線１２３と他方の発光制御線１２４とは第２の画素回路１１２に電気的に接続される。ここで記載しない詳細な具体的な設定については、図２を参照してもよい。
【００７８】
（３）図３及び図５は、片側駆動（つまり、ゲート線１２３の一端に第１の走査サブ回路１３１が配置されている）を用いた表示パネル１００を例示している。しかしながら、本開示の表示パネル１００は片側駆動に限定されない。本開示が提供する表示パネル１００は、実際のアプリケーション要求に応じて両側駆動（図２を参照）を用いてもよい。このとき、ゲート線１２３の各端には第１の走査サブ回路１３１がそれぞれ配置され、発光制御線１２４の各端には第２の走査サブ回路１３２がそれぞれ配置されている。
【００７９】
（４）図２、図３及び図５は、一例として、２つの隣接する画素ユニット（つまり、第１の画素ユニット及第２の画素ユニット）を備える画素ユニット群を用いて表示パネル１００をそれぞれ例示している。本開示の表示パネル１００はこれに限定されない。本開示のいくつかの実施形態により提供される画素ユニット群は、実際のアプリケーション要求に応じて、第１のデータ線の延在方向に３つ以上の隣接する画素ユニット（例えば、第１の画素ユニット、第２の画素ユニット及び第３の画素ユニット）を備えてもよい。
【００８０】
（５）本開示の表示パネルの駆動タイミングを例示すると、第１の画素回路及び第２の画素回路が備えるトランジスタは、一例としてすべてＰ型トランジスタである。しかし、本開示の実施形態はこれに限定されない。第１の画素回路及び第２の画素回路の少なくともいくつかのトランジスタがＮ型トランジスタである場合には、図４及び６に示す駆動タイミングを適応的に調整することができ、ここでは詳細な説明は省略する。
【００８１】
（６）図３及び図５に示す第２の画素回路１１２が備える、第１のゲート制御端子ＧＡＴＡ１と、第１の発光制御端子ＥＭ１と、第１のリセット制御端子ＲＥＳＥ１と、第１のデータ信号受信端子ＤＡＴ１との位置関係、及び第２のゲート制御端子ＧＡＴ２と、第２の発光制御端子ＥＭ２と、第２のリセット制御端子ＲＥＳＥ２と、第２のデータ信号受信端子ＤＡＴ２との位置関係は、一例として示したものにすぎない。本開示の実施形態において、実際のアプリケーション要求に応じて他の位置関係も採用してもよい。
【００８２】
いくつかの実施形態において、図７は、本開示の一実施形態における表示装置１０を模式的に示したものである。表示装置１０は、本開示のいずれかの実施形態の表示パネル１００と、適用可能な従来の構成要素を採用できる表示装置１０の他の必須構成要素（例えば、薄膜トランジスタ制御装置、クロック回路等）とを備えている。表示装置は、リフレッシュ周波数が大きいときも閾値補償能力を維持することで、補償効果及び輝度均一性を向上させることができる。
【００８３】
本開示の一実施形態は、表示パネルの駆動方法をさらに提供する。図８に示すように、表示パネルの駆動方法は、以下のステップを含む。
【００８４】
ステップＳ１０は、第１の周期において、走査回路の第１の走査信号端子を用いて第１のゲート制御端子及び第２のゲート制御端子にゲート信号を同時に供給することを含む。
【００８５】
ここで、例えば、第１の周期は、第１のサブ周期と第２のサブ周期とを順次含む。
【００８６】
ステップＳ２０は、第１のサブ周期において、第１のデータ線を介して第１の画素回路に第１のデータ信号を、第２のデータ線を介して第２の画素回路に第２のデータ信号を書き込むことを含む。
【００８７】
図９に示すように、いくつかの実施形態において、表示パネルの駆動方法は、以下のステップＳ３０及びＳ４０をさらに含む。
【００８８】
ステップＳ３０は、第１の書き込み周期において第１のデータ線に第１のデータ信号を書き込み、第１のサブ周期において第１の画素回路に第１のデータ信号を書き込むことを含む。
【００８９】
ステップＳ４０は、第２の書き込み周期において第２のデータ線に第２のデータ信号を書き込み、第１のサブ周期において第２の画素回路に第２のデータ信号を書き込むことを含む。
【００９０】
いくつかの実施形態において、第１の書き込み周期は、第１のサブ周期の前であり、第１のサブ周期と時間的に隣接する。第２の書き込み周期は第１のサブ周期内に設けられる。一実施形態において、第２の書き込み周期は第１のサブ周期の前に設けられかつ第１のサブ周期と時間的に隣接し、第１の書き込み周期は第２の書き込み周期の前であり、第２の書き込み周期と時間的に隣接している。
【００９１】
図９に示すように、いくつかの実施形態において、表示パネルの駆動方法は、以下のステップＳ５０をさらに含んでもよい。
【００９２】
ステップＳ５０は、第２の周期において、走査回路の第２の走査信号端子を用いて第１の発光制御端子及び第２の発光制御端子に同一の発光制御信号を同時に供給することを含む。
【００９３】
例えば、第１の書き込み周期及び第２の書き込み周期は共に第１の周期の半分に等しく、第１のサブ周期及び第２のサブ周期は共に第１の周期の半分に等しい。
【００９４】
いくつかの実施形態において、表示パネルの駆動方法は、以下のステップＳ３０１及びＳ４０１をさらに含む。
【００９５】
ステップＳ３０１は、第１の書き込み周期において、第１のデータ信号出力端子に第１のデータ線を接続して、第１のデータ信号を第１のデータ線に書き込むことを含む。
【００９６】
ステップＳ４０１は、第２の書き込み周期において、第２のデータ信号出力端子に第２のデータ線を接続して、第２のデータ信号を第２のデータ線に書き込むことを含む。
【００９７】
本開示のいくつかの実施形態は、表示パネル、その駆動方法、及び表示装置を提供する。表示パネル、その駆動方法、及び表示装置は、表示パネルのリフレッシュ周波数が高いときも表示パネルの閾値補償能力を確保できることから、表示パネル及び表示装置の補償効果及び輝度均一性が向上する。
【００９８】
一般的な説明及び具体的な実施形態の助けを借りて、本開示について以上のとおり詳細に説明した。しかしながら、本開示の実施形態に基づいて変更又は改良が可能であることは当業者に明らかであろう。そのため、本開示の精神から逸脱することなく行われるかかる変更又は改良は、本開示の範囲内にあることが意図される。
【００９９】
以上は本開示の具体的な実施形態にすぎず、本開示の範囲を限定することを意図していない。本開示の範囲は、添付の特許請求の範囲によって定義される。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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