(57)【要約】  パッケージ構造体内の隣接するチップ（またはダイ）間の高い相互接続密度を提供するばかりでなく、パッケージ基板からチップ相互接続ブリッジ・デバイスに接続されたチップに電源（およびグランド）接続を供給するために、チップ相互接続ブリッジ・デバイスを介して垂直配電トレースも提供するように設計されたチップ相互接続ブリッジ・デバイスを利用したマルチチップ・パッケージ構造体およびマルチチップ・パッケージ構造体を構築するための方法が提供される。
2021532578.tif 000002
【特許請求の範囲】
【請求項１】
パッケージ基板と、
前記パッケージ基板に接続された相互接続ブリッジ・デバイスと、
前記相互接続ブリッジ・デバイスおよび前記パッケージ基板に接続された第１の集積回路ダイと、
前記相互接続ブリッジ・デバイスおよび前記パッケージ基板に接続された第２の集積回路ダイと、
前記相互接続ブリッジ・デバイスが、前記第１の集積回路ダイと前記第２の集積回路ダイとの間のダイ間接続を提供する配線、および前記パッケージ基板と前記第１および第２の集積回路ダイとの間のパッケージ・ダイ間接続であり、電源接続を含む、前記パッケージ・ダイ間接続を提供する配線を備え、
前記相互接続ブリッジ・デバイスならびに前記第１および第２の集積回路ダイが前記パッケージ基板の平坦な上面に接続され、
前記パッケージ基板の前記平坦な上面と前記第１および第２の集積回路ダイとの間に配置されたスタンドオフ接続構造物であり、前記パッケージ基板と前記第１および第２の集積回路ダイとの間のダイ・パッケージ間接続を提供し、前記パッケージ基板の前記平坦な上面に実装された前記相互接続ブリッジ・デバイスの高さを相殺するように構成されている、前記スタンドオフ接続構造物と、
前記パッケージ基板の前記平坦な上面と前記第１および第２の集積回路ダイとの間に配置されたアンダーフィル層であり、前記スタンドオフ接続構造物および前記相互接続ブリッジ・デバイスが前記アンダーフィル層に封入されている、前記アンダーフィル層と
を備える、パッケージ構造体。
【請求項２】
前記スタンドオフ接続構造物が、銅ピラー構造、および前記パッケージ基板の前記上面のコンタクト・パッド上に形成されたはんだコーティングされた銅ボールのうちの１つを含む、請求項１に記載のパッケージ構造体。
【請求項３】
前記第１の集積回路ダイが相互接続バンプの第１のアレイを使用して、前記相互接続ブリッジ・デバイスの上面に接続され、
前記第２の集積回路ダイが相互接続バンプの第２のアレイを使用して、前記相互接続ブリッジ・デバイスの前記上面に接続され、
前記相互接続ブリッジが相互接続バンプの第３のアレイを使用して、前記パッケージ基板の前記平坦な上面に接続された底面を有し、
相互接続バンプの前記第１および第２のアレイが第１の接続ピッチを有し、
相互接続バンプの前記第３のアレイが第２の接続ピッチを有し、
前記第１の接続ピッチが前記第２の接続ピッチよりも小さい、
請求項１に記載のパッケージ構造体。
【請求項４】
前記第１の接続ピッチが５５ミクロン以下であり、前記第２の接続ピッチが５５ミクロンよりも大きい、請求項３に記載のパッケージ構造体。
【請求項５】
前記相互接続ブリッジ・デバイスが、複数層の無機誘電体材料のビルドアップおよびパターニングされたメタライゼーションを含み、前記相互接続ブリッジ・デバイスの前記配線を形成するための層間ビアおよび横方向トレースを提供する、請求項１に記載のパッケージ構造体。
【請求項６】
前記複数層の無機誘電体材料の前記ビルドアップおよび前記パターニングされたメタライゼーションが、配線工程製造プロセスを使用して形成される配線工程相互接続構造を含む、請求項５に記載のパッケージ構造体。
【請求項７】
前記相互接続ブリッジ・デバイスが前記パッケージ・ダイ間接続のための前記配線を提供するパターニングされたメタライゼーションを有する少なくとも１つの有機誘電体層を含む、請求項５に記載のパッケージ構造体。
【請求項８】
前記第１の集積回路ダイがメモリ・ダイを含み、前記第２の集積回路ダイがプロセッサ・ダイを含む、請求項１に記載のパッケージ構造体。
【請求項９】
前記第１の集積回路ダイと前記パッケージ基板との間のすべての入力／出力が、前記相互接続ブリッジ・デバイスを介してルーティングされるように、前記第１の集積回路ダイのフットプリントが前記相互接続ブリッジ・デバイスのフットプリントと完全に重なり合っている、請求項１に記載のパッケージ構造体。
【請求項１０】
前記パッケージ基板がセラミックベースの基板および有機ラミネート・ビルドアップ基板のうちの１つを含む、請求項１に記載のパッケージ構造体。
【請求項１１】
パッケージ構造体を構築するための方法であって、
第１のキャリア基板上に相互接続ブリッジ・ウエハを構築することであって、前記相互接続ブリッジ・ウエハが、前記第１のキャリア基板上に形成された第１の層のボンド・パッドと、第２の層のボンド・パッドと、前記第１の層のボンド・パッドと前記第２の層のボンド・パッドとの間の複数の誘電体層およびメタライゼーション層と、を含み、前記第２の層のボンド・パッドのボンド・パッド間相互接続配線を提供し、前記第１の層のボンド・パッドと前記第２の層のボンド・パッドのボンド・パッド間相互接続配線を提供する、前記構築することと、
前記相互接続ブリッジ・ウエハの前記第２の層のボンド・パッドに第２のキャリア基板を取り付けることと、
前記第１のキャリア基板を除去して、前記第１の層のボンド・パッドを露出させることと、
前記相互接続ブリッジ・ウエハおよび前記第２のキャリア基板をダイシングして、前記第２のキャリア基板の一部が接続された相互接続ブリッジ・デバイスを形成することと、
前記相互接続ブリッジ・デバイスの前記第１の層のボンド・パッドをパッケージ基板に直接チップ取り付けすることと、
前記相互接続ブリッジ・デバイスに接続された前記第２のキャリア基板の前記一部を除去して、前記相互接続ブリッジ・デバイスの前記第２の層のボンド・パッドを露出させることと、
第１の集積回路ダイおよび第２の集積回路ダイを、前記相互接続ブリッジ・デバイスの前記第２の層のボンド・パッドおよび前記パッケージ基板に直接チップ取り付けすることであって、
前記相互接続ブリッジ・デバイスの前記第２の層のボンド・パッドの前記ボンド・パッド間相互接続配線が、ブリッジ・デバイスに接続された前記第１の集積回路ダイと前記第２の集積回路ダイとの間のダイ間相互接続を提供し、
前記第１の層のボンド・パッドと前記第２の層のボンド・パッドの前記ボンド・パッド間相互接続配線が、前記パッケージ基板と前記第１および第２の集積回路ダイとの間のパッケージ・ダイ間接続であり、電源接続を含む、前記パッケージ・ダイ間接続を提供し、
前記相互接続ブリッジ・デバイスならびに前記第１および第２の集積回路ダイが前記パッケージ基板の平坦な上面に接続されており、
直接チップ取り付けが、前記パッケージ基板の前記平坦な上面と前記第１および第２の集積回路ダイとの間にスタンドオフ接続構造物を形成することを含み、前記スタンドオフ接続構造物が、前記パッケージ基板と前記第１および第２の集積回路ダイとの間のダイ・パッケージ間接続を提供し、前記スタンドオフ接続構造物が、前記パッケージ基板の前記平坦な上面に実装された前記相互接続ブリッジ・デバイスの高さを相殺するように構成されている、
前記直接チップ取り付けすることと、
前記パッケージ基板の前記平坦な上面と前記第１および第２の集積回路ダイとの間にアンダーフィル層を形成することであり、前記スタンドオフ接続構造物および前記相互接続ブリッジ・デバイスが前記アンダーフィル層に封入されている、前記形成することと、
を含む、方法。
【請求項１２】
前記相互接続ブリッジ・ウエハが配線工程製造プロセスを使用して層ごとに構築される、請求項１１に記載の方法。
【請求項１３】
前記相互接続ブリッジ・デバイスを前記パッケージ基板に直接チップ取り付けする前に、前記相互接続ブリッジ・デバイスの前記第１の層のボンド・パッドの前記ボンド・パッド上に相互接続バンプを形成することをさらに含む、請求項１１に記載の方法。
【請求項１４】
前記第１および第２の集積回路ダイを前記相互接続ブリッジ・デバイスに直接チップ取り付けする前に、前記相互接続ブリッジ・デバイスの前記第２の層のボンド・パッドの前記ボンド・パッド上に相互接続バンプを形成することをさらに含む、請求項１１に記載の方法。
【請求項１５】
パッケージ構造体を構築するための方法であって、
キャリア基板上に相互接続ブリッジ・ウエハを構築することであって、前記相互接続ブリッジ・ウエハが、前記キャリア基板上に形成された第１の層のボンド・パッドと、第２の層のボンド・パッドと、前記第１の層のボンド・パッドと前記第２の層のボンド・パッドとの間の複数の誘電体層およびメタライゼーション層と、を含み、前記第２の層のボンド・パッドのボンド・パッド間相互接続配線を提供し、前記第１の層のボンド・パッドと前記第２の層のボンド・パッドのボンド・パッド間相互接続配線を提供する、前記構築することと、
前記相互接続ブリッジ・ウエハおよび前記キャリア基板をダイシングして、前記キャリア基板の一部が接続された相互接続ブリッジ・デバイスを形成することと、
第１の集積回路ダイおよび第２の集積回路ダイを、前記相互接続ブリッジ・デバイスの前記第２の層のボンド・パッドに直接チップ取り付けすることと、
前記相互接続ブリッジ・デバイスに接続された前記キャリア基板の前記一部を除去して、前記相互接続ブリッジ・デバイスの前記第１の層のボンド・パッドを露出させることと、
前記相互接続ブリッジ・デバイスの前記第１の層のボンド・パッド、ならびに前記第１および第２の集積回路ダイをパッケージ基板に直接チップ取り付けすることであって、
前記相互接続ブリッジ・デバイスの前記第２の層のボンド・パッドの前記ボンド・パッド間相互接続配線が、ブリッジ・デバイスに接続された前記第１の集積回路ダイと前記第２の集積回路ダイとの間のダイ間相互接続を提供し、
前記第１の層のボンド・パッドと前記第２の層のボンド・パッドの前記ボンド・パッド間相互接続配線が、前記パッケージ基板と前記第１および第２の集積回路ダイとの間のパッケージ・ダイ間接続であり、電源接続を含む、前記パッケージ・ダイ間接続を提供し、
前記相互接続ブリッジ・デバイスならびに前記第１および第２の集積回路ダイが前記パッケージ基板の平坦な上面に接続されており、
直接チップ取り付けが、前記パッケージ基板の前記平坦な上面と前記第１および第２の集積回路ダイとの間に配置されたスタンドオフ接続構造物を形成することを含み、前記スタンドオフ接続構造物が、前記パッケージ基板と前記第１および第２集積回路ダイとの間のダイ・パッケージ間接続を提供し、前記スタンドオフ接続構造物が、前記パッケージ基板の前記平坦な上面に実装された前記相互接続ブリッジ・デバイスの高さを相殺するように構成されている、
前記直接チップ取り付けすることと、
前記パッケージ基板の前記平坦な上面と前記第１および第２の集積回路ダイとの間にアンダーフィル層を形成することであり、前記スタンドオフ接続構造物および前記相互接続ブリッジ・デバイスが前記アンダーフィル層に封入されている、前記形成することと、
を含む、方法。
【請求項１６】
前記相互接続ブリッジ・ウエハが配線工程製造プロセスを使用して層ごとに構築される、請求項１５に記載の方法。
【請求項１７】
前記第１および第２の集積回路ダイを前記相互接続ブリッジ・デバイスに直接チップ取り付けする前に、前記相互接続ブリッジ・デバイスの前記第２の層のボンド・パッドの前記ボンド・パッド上に相互接続バンプを形成することをさらに含む、請求項１５に記載の方法。
【請求項１８】
前記アンダーフィル層が、電気絶縁性接着剤材料を含む、請求項１に記載のパッケージ構造体。
【請求項１９】
前記アンダーフィル層が、電気絶縁性接着剤材料を含む、請求項１１に記載の方法。
【請求項２０】
前記アンダーフィル層が、電気絶縁性接着剤材料を含む、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、半導体パッケージング技法、詳細には、チップ相互接続ブリッジ・デバイスを実装するマルチチップ・パッケージ構造体に関する。
【背景技術】
【０００２】
半導体製造およびパッケージング技術の革新により、より小規模でより高密度の集積回路（ＩＣ）チップ（またはダイ）の開発、ならびにＩＣチップ（またはダイ）の高密度パッケージングを可能にする配線およびエリア・アレイ入出力（Ｉ／Ｏ）コンタクト密度を有する高集積チップ・モジュールの開発が可能になった。ある特定の用途では、高性能電子モジュールは、モジュール・ボード間Ｉ／Ｏ相互接続のための適切なエリア・アレイ接続技法（例えば、ランド・グリッド・アレイ（ＬＧＡ）またはボール・グリッド・アレイ（ＢＧＡ）接続）を使用して、回路基板（例えば、システム・ボード（またはノード・カード）、プリント回路基板、プリント配線基板など）に実装された１つまたは複数のマルチチップ・モジュール（ＭＣＭ）で構成されている。ＭＣＭ技術を利用して、コンピュータ・サーバ・アプリケーション用の複数のＩＣプロセッサ・チップ、またはカスタム・アプリケーション用の複数の異種チップなどを高密度にパッケージングした第１レベルのパッケージ構造体を形成することができる。
【０００３】
ＭＣＭパッケージ構造体を構築するために、様々な従来の技法を利用することができる。例えば、ＭＣＭは、複数の半導体ＩＣダイをパッケージ基板に直接接続することによって構築することができる。半導体ＩＣダイは、ワイヤ・ボンディング、テープ・ボンディング、またはフリップチップ・ボンディングを使用してパッケージ基板の表面に接続することができる。高性能で高密度のパッケージでは、半導体ＩＣダイのアクティブな表面上のコンタクト・パッドとパッケージ基板のチップ実装面（または上面）に形成されたコンタクト・パッドのマッチング・アレイとの間に形成されたはんだ相互接続のエリア・アレイを使用してＩＣダイをパッケージ基板にフリップチップ・ボンディングするために、直接チップ取り付け（direct chip attachment）（ＤＣＡ）技法が一般的に使用されている。パッケージ基板は、パッケージ基板の上面側に実装されたＩＣダイ間のダイ間接続を提供するための配線ばかりでなく、上面側のコンタクト・パッドを底面側のコンタクト・パッドに接続するための配線も含む。
【０００４】
従来のＭＣＭ技術では、パッケージ基板は、例えば、ガラス・セラミック基板、またはラミネート基板とすることができる。例えば、多層セラミック・パッケージ基板は、低温同時焼成セラミック（low-temperature co-fired ceramic）（ＬＴＣＣ）基板技術を使用して製造することができる。加えて、ラミネート・パッケージ基板は、表面ラミネート回路（ＳＬＣ（Ｒ））技術を使用して製造され、はんだバンプ・フリップチップを支持するためにマイクロビアを介して垂直に接続されたビルドアップ層を有する低コストの有機パッケージ基板を生成することができる。
【０００５】
集積機能を向上させ、フットプリントのサイズを小さくしたＩＣチップの需要が継続しており、これにより、ＩＣチップのＩ／Ｏ数およびＩ／Ｏ密度が増加することになる。さらに、高性能で高密度の集積パッケージ・ソリューションは、典型的には、例えば、５０ミクロン以下の相互接続ピッチ、ならびに１０ミクロン以下の線幅および線間隔の設計ルールを使用したフリップチップ接続のための小さなマイクロ・バンプを必要とする。ＭＣＭパッケージ構造体により、異種ＩＣダイを、パッケージ基板を介して互いに直接接続（例えば、ＤＣＡ）することができるが、従来のセラミックベースのパッケージ基板およびラミネート基板技術は、達成可能な最小のコンタクト・パッド・ピッチ、線幅、および線間隔に関して制限されている。そのため、従来のセラミック基板および有機ラミネート・ビルドアップ基板は、このような基板技術では、高密度Ｉ／Ｏフリップチップ接続および高密度ダイ間相互接続に必要な密なピッチをサポートすることができないため、高密度パッケージングのボトルネックになっている。
【０００６】
これらの制限に対処するために、２．５Ｄパッケージング技法を利用して、Ｉ／Ｏ密度を高め、低電力ダイ間通信のための高密度ルーティングを提供している。一般に、２．５Ｄ集積は、パッシブ・インタポーザ基板（例えば、シリコン、ガラス、微細ピッチ有機ビルド基板）上に複数のＩＣダイをフリップチップ・ボンディングすることを含み、パッシブ・インタポーザ基板がパッケージ基板に接合されている。パッケージ基板と比較して、インタポーザは、ダイ間の相互接続のためのより微細ピッチの配線、より高いコンタクト・パッド密度、より短い距離を含む。
【０００７】
２．５Ｄパッケージング用のシリコン・インタポーザは、ＩＣダイとパッケージ基板との間に配置された、シリコン貫通ビア（through-silicon via）（ＴＳＶ）を含むシリコンの薄層で構成され、Ｉ／Ｏ再分配およびダイ間通信のための高い配線密度を有するプラットフォームを提供する。シリコン・インタポーザは、上面に複数のチップを収容するために、ＴＳＶを有する大きくて高価なシリコン・チップを必要とする。残念ながら、シリコン・インタポーザは、シリコン・インタポーザの表面に取り付けられた複数のダイのフットプリントを収容するのに必要なシリコン・インタポーザ・チップのサイズのために、および製造コストと複雑さを増加させるＴＳＶ技術の使用のために高価である。
【０００８】
一方、２．５Ｄパッケージング用の微細ピッチ有機ビルドアップ・インタポーザは、薄膜技術を利用して、従来の有機ラミネート基板の上に微細ピッチの有機再分配層を構築する。微細ピッチ有機再分配層は、Ｉ／Ｏ再分配およびダイ間通信のための高い配線密度を有するプラットフォームを提供するが、そのような技術は、シリコン・ベースのインタポーザ・ソリューションと比較して、微細ピッチ再分配層の数および達成可能な最小ワイヤ・ピッチに制限がある。
【０００９】
他の２．５Ｄパッケージング・ソリューションは、パッケージ基板に埋め込まれたシリコン・ブリッジ・デバイスを利用して、隣接するダイ間の相互接続密度をより密にしている。シリコン・ブリッジ・デバイスは、シリコン・ブリッジ・デバイスがはるかに小さく（それらは隣接するダイの周辺領域にのみ接続する）、高価なＴＳＶを使用しないため、従来のシリコン・インタポーザよりもコストが低い。シリコン・ブリッジ・デバイスは、形態が単純であるが、従来のブリッジ・デバイスは、ダイ間の相互接続用の配線のみを含むように設計されており、例えば、パッケージ基板からダイへのブリッジ・デバイスを介した垂直配電用の配線を含んでいない。
【００１０】
しかしながら、ＩＣダイの機能および密度の向上に伴い、グランド・バウンスを最小限に抑えるために電源ピンおよびグランド・ピンの数を増やす必要がある。そのため、典型的には、電源／グランド・パッドがＩＣダイの裏面のＩ／Ｏコンタクト・パッドのエリア・アレイにわたって分散されたＩＣダイが製造されている。シリコン・ブリッジ・デバイスが高密度のダイ間Ｉ／Ｏ相互接続に使用される場合、ブリッジ・デバイスによって、ブリッジ・デバイスが重なり合うＩＣダイの高密度Ｉ／Ｏ領域内に配置された電源／グランド・パッドへのブリッジ構造を介した垂直配電がブロックされる。そのため、このような電源／グランド・パッドへの接続は、パッケージ基板から、ブリッジ・デバイスが重なり合っていないＩＣダイの他の領域へと行われ、次いで、ＩＣダイを介して（ならびにブリッジ・デバイス内の横方向の相互接続を介して）、ブリッジ・デバイスによってブロックされた電源／グランド・パッドへとルーティングされなければならない。この構成では、電源／グランド・トレースの長さが長くなるため、パッケージ基板内での電圧降下およびＩＲ加熱が大きくなる。
【発明の概要】
【００１１】
本発明の実施形態は、パッケージ構造体内の隣接するチップ間の高いＩ／Ｏ相互接続密度を提供するばかりでなく、パッケージ基板からチップ相互接続ブリッジ・デバイスに接続されたチップに電源（およびグランド）接続を供給するために、チップ相互接続ブリッジ・デバイスを介して垂直配電トレースも提供するように設計されたチップ相互接続ブリッジ・デバイスを備えるマルチチップ・パッケージ構造体を含む。例えば、一実施形態は、パッケージ基板と、パッケージ基板に接続された相互接続ブリッジ・デバイスと、相互接続ブリッジ・デバイスおよびパッケージ基板に接続された第１の集積回路ダイと、相互接続ブリッジ・デバイスおよびパッケージ基板に接続された第２の集積回路ダイと、を備えるパッケージ構造体を含む。相互接続ブリッジ・デバイスは、第１の集積回路ダイと第２の集積回路ダイとの間のダイ間接続を提供する配線と、パッケージ基板と第１および第２の集積回路ダイとの間のパッケージ・ダイ間接続を提供する配線と、を含み、パッケージ・ダイ間接続が電源接続を含む。
【００１２】
他の実施形態は、添付の図と併せて読まれる実施形態の以下の詳細な説明に記載される。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施形態による、チップ相互接続ブリッジ・デバイスを含むマルチチップ・パッケージ構造体の概略図である。
【図２】本発明の別の実施形態による、チップ相互接続ブリッジ・デバイスを含むマルチチップ・パッケージ構造体の概略図である。
【図３】ボンド・パッドを含むブリッジ・ウエハの裏面の初期層が、第１の一時的なキャリア基板上に形成されている製造の中間段階におけるブリッジ・ウエハの側断面図である。
【図４】微細ピッチの信号ワイヤおよび垂直レベル間ビアを含む信号相互接続層と再分配層のスタックを形成した後の図３のブリッジ・ウエハの側断面図である。
【図５】粗いピッチのワイヤ、垂直レベル間ビア、およびブリッジ・ウエハの上面側ボンド・パッドを含む配電層のスタックを形成した後の図４のブリッジ・ウエハの側断面図である。
【図６】ブリッジ・ウエハの上面側ボンド・パッド上にフリップチップ・バンプを形成した後の図５のブリッジ・ウエハの側断面図である。
【図７】第２の一時的なキャリア基板をブリッジ・ウエハの前面に接合した後の図６のブリッジ・ウエハの側断面図である。
【図８】ブリッジ・ウエハの裏面から第１の一時的なキャリア基板を除去し、ブリッジ・ウエハの裏面のボンド・パッド上にはんだバンプを形成し、ブリッジ・ウエハおよび第２の一時的なキャリア基板をダイシングして個々のチップ相互接続ブリッジ・デバイスを形成した後の図７のブリッジ・ウエハの側断面図である。
【図９】図８のチップ相互接続ブリッジ・デバイスがパッケージ基板に接続されている組立ての中間段階におけるパッケージ構造体の側断面図である。
【図１０】第２の一時的なキャリア基板の残留部分をチップ相互接続ブリッジから除去し、複数のＩＣチップをチップ相互接続ブリッジ・デバイスおよびパッケージ基板に接続した後の図９のパッケージ構造体の側断面図である。
【図１１】ブリッジ・ウエハおよび第１の一時的なキャリア基板をダイシングして、個々のチップ相互接続ブリッジ・デバイスを形成した後の図６のブリッジ・ウエハの側断面図である。
【図１２】一時的なチップ・キャリア基板に実装された複数のＩＣチップが図１１のチップ相互接続ブリッジ・デバイスに接続されている組立ての中間段階におけるパッケージ構造体の側断面図である。
【図１３】チップ相互接続ブリッジ・デバイスの底面側から第１の一時的なキャリア基板の残留部分を除去し、ＩＣチップとチップ相互接続ブリッジ・デバイスの組立体をパッケージ基板に接続した後の図１２のパッケージ構造体の側断面図である。
【図１４】本発明の一実施形態による、パッケージ構造体を組み立てるために階層的はんだ付けプロセスを使用したチップ位置合わせのための位置合わせパッドの配置を示す、ＩＣチップの裏面の平面図である。
【発明を実施するための形態】
【００１４】
次に、本発明の実施形態は、パッケージ構造体内の隣接チップ間の高いＩ／Ｏ相互接続密度を提供するばかりでなく、パッケージ基板からチップ相互接続ブリッジ・デバイスに接続されたチップに電源（およびグランド）接続を供給するために、チップ相互接続ブリッジ・デバイスを介して垂直配電トレースも提供するように設計されたチップ相互接続ブリッジ・デバイスを含むマルチチップ・パッケージ構造体に関してさらに詳細に論じられる。添付の図面に示されている様々な層、構造、および領域は、縮尺通りに描かれていない概略図であることを理解されたい。加えて、説明を容易にするために、半導体デバイスまたは構造を形成するために一般的に使用されるタイプの１つまたは複数の層、構造、および領域は、所与の図面に明示的に示されていない場合がある。これは、明示的に示されていない層、構造、および領域が実際の半導体構造体から省略されていることを意味するものではない。
【００１５】
さらに、本明細書で論じられる実施形態は、本明細書で示され、説明される特定の材料、特徴、および処理ステップに限定されないことを理解されたい。特に、半導体処理ステップに関して、本明細書で提供される説明は、機能的な半導体集積回路デバイスを形成するために必要とされる可能性がある処理ステップのすべてを包含することは意図されていないことが強調されるべきである。むしろ、例えば、湿式洗浄およびアニーリング・ステップなどの、半導体デバイスを形成する際に一般的に使用されるある特定の処理ステップは、説明の無駄を省くために、本明細書では意図的に説明されていない。
【００１６】
さらに、図面全体を通して、同じまたは類似の特徴、要素、または構造を示すために同じまたは類似の参照番号が使用され、したがって、同じまたは類似の特徴、要素、または構造の詳細な説明は、図面のそれぞれについて繰り返されない。厚さ、幅、パーセンテージ、範囲などに関して本明細書で使用されるような「約」または「実質的に」という用語は、正確ではないが、近いまたは近似していることを示すことを意味しているものと理解されたい。例えば、本明細書で使用されるような「約」または「実質的に」という用語は、記載された量に比べて１％以下などの、わずかな誤差が存在する可能性があることを意味する。
【００１７】
図１は、本発明の実施形態による、チップ相互接続ブリッジ・デバイスを含むマルチチップ・パッケージ構造体を概略的に示す。特に、図１は、パッケージ基板１１０と、第１および第２のチップ相互接続ブリッジ・デバイス１２０、１３０（または「ブリッジ・デバイス」）と、複数のＩＣダイ１４０、１４２、および１４４と、パッケージ・リッド１５０と、を含むパッケージ構造体１００を概略的に示す。ボンディング層１５２（例えば、エポキシ接着剤）は、パッケージ・リッド１５０をパッケージ基板１１０の上面側の周辺表面領域に接合する。アンダーフィル材料１６０がＩＣダイ１４０、１４２、および１４４とパッケージ基板１１０との間に配置され、熱インタフェース材料１６２がＩＣダイ１４０、１４２、および１４４の上面側とパッケージ・リッド１５０との間に配置されている。アンダーフィル材料１６０は、（ｉ）ＩＣダイ１４０、１４２、および１４４とパッケージ基板１１０との間、（ｉｉ）ＩＣダイ１４０、１４２、および１４４とブリッジ・デバイス１２０および１３０との間、ならびに（ｉｉｉ）ブリッジ・デバイス１２０および１３０とパッケージ基板１１０との間のフリップチップ接続の構造的完全性を維持するために利用される電気絶縁性の接着剤材料を含む。代替の実施形態では、アンダーフィル材料１６０は、異なるアンダーフィル材料層、例えば、ブリッジ領域内の１つのアンダーフィル材料層、およびブリッジ領域外の別のアンダーフィル材料層から構成されてもよい。熱インタフェース材料１６２は、ＩＣダイ１４０、１４２、および１４４によって生成された熱エネルギーをパッケージ・リッド１５０に伝導するように設計された熱ペーストを含み、パッケージ・リッド１５０は、熱エネルギーを放散し、ＩＣダイ１４０、１４２、および１４４を冷却するためのヒートスプレッダとして機能する。
【００１８】
異種パッケージング・アプリケーションの場合、ＩＣダイ１４０、１４２、および１４４は、所与のアプリケーションを実施するための任意のタイプの集積回路およびシステムを含むことができる。例示的な目的のために、図１の例示的なパッケージ構造体１００は、３つのＩＣダイを示し、第１のＩＣダイ１４０は、高帯域幅メモリ（ＨＢＭ）ダイナミック・ランダムアクセス・メモリ（ＤＲＡＭ）デバイスを含み、第２のＩＣダイ１４２は、ハードウェア・アクセラレータ・デバイスを含み、第３のＩＣダイ１４４は、マルチコア・プロセッサ・デバイスを含む。他の実施形態では、ＩＣダイ１４０、１４２、および１４４（ならびに他の追加のＩＣダイ）は、メモリ・デバイス、中央処理装置（ＣＰＵ）、マイクロコントローラ、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、ならびに他のタイプの汎用プロセッサ、あるいはグラフィック処理ユニット（ＧＰＵ）、デジタル信号プロセッサ（ＤＳＰ）、システムオンチップ（ＳｏＣ）、および１つまたは複数の固定機能を実行するように構成された他のタイプの専用のプロセッサもしくはコプロセッサなどの作業負荷最適化プロセッサのうちの１つまたは複数を含むことができる。
【００１９】
パッケージ基板１１０は、セラミック基板、シリコン基板、もしくは有機ラミネート・ビルドアップ基板、または所与の用途に適した他のタイプのパッケージ基板技術とすることができる。パッケージ基板１１０は、パッケージ基板１１０の底面側に形成されたはんだボール相互接続１１２のエリア・アレイ（例えば、ボール・グリッド・アレイ（ＢＧＡ）はんだ相互接続）、パッケージ基板１１０を通して垂直および水平に延在するパッケージ・トレース１１４のネットワーク、ならびにパッケージ基板１１０の上面側に形成された第１および第２の凹型キャビティ（recessed cavity）１１６、１１８を含む。図１の例示的な実施形態では、第１のブリッジ・デバイス１２０は、第１の凹型キャビティ１１６内に配置され、第２のブリッジ・デバイス１３０は、パッケージ基板１１０の第２の凹型キャビティ１１８内に配置されている。
【００２０】
第１のブリッジ・デバイス１２０は、フリップチップ・バンプ接続１７０のエリア・アレイを使用して第１および第２のＩＣダイ１４０、１４２に接続され、第２のブリッジ・デバイス１３０は、フリップチップ・バンプ接続１７２のエリア・アレイを使用して第２および第３のＩＣダイ１４２、１４３に接続されている。さらに、第１のブリッジ・デバイス１２０は、フリップチップ・バンプ接続１８０のエリア・アレイを使用して、第１の凹型キャビティ１１６の底部でパッケージ基板１１０の表面に接続されている。同様に、第２のブリッジ・デバイス１３０は、フリップチップ・バンプ接続１８２のエリア・アレイを使用して、第２の凹型キャビティ１１８の底部でパッケージ基板１１０の表面に接続されている。ＩＣダイ１４２および１４４は、フリップチップ・バンプ接続１８４および１８６のそれぞれのエリア・アレイを使用して、パッケージ基板１１０の上面側に接続されている。
【００２１】
一実施形態では、フリップチップ・バンプ接続１７０および１７２のエリア・アレイは、隣接するダイ間の高密度Ｉ／Ｏ信号通信のためのマイクロ・バンプを含み、フリップチップ・マイクロ・バンプ接続１７０および１７２は、用途に応じて、約５５ミクロン以下のコンタクト・ピッチで形成される。さらに、フリップチップ・バンプ接続１８０、１８２、１８４、および１８６は、（ｉ）パッケージ基板１１０とブリッジ・デバイス１２０および１３０との間、ならびに（ｉｉ）パッケージ基板１１０とＩＣダイ１４２および１４４との間のＩ／Ｏ接続を含む。一実施形態では、フリップチップ・バンプ接続１８０、１８２、１８４、および１８６は、フリップチップ・バンプ接続１７０および１７２よりも粗いピッチを有する。別の実施形態では、フリップチップ・バンプ接続１８４および１８６は、微細ピッチのマイクロ・バンプ接続を含む。一実施形態では、フリップチップ・バンプ接続１８０、１８２、１８４、および１８６のエリア・アレイは、用途に応じて、約７５ミクロン以上のコンタクト・ピッチで形成される。パッケージ基板１１０の底面側のはんだボール相互接続１１２（例えば、ＢＧＡ  Ｃ４）のエリア・アレイは、用途に応じて、約３００ミクロン以上のコンタクト・ピッチで形成される。
【００２２】
第１のブリッジ・デバイス１２０は、第１のＩＣダイ１４０と第２のＩＣダイ１４２との間の高密度で高帯域幅のＩ／Ｏ接続を提供するために、マイクロ・バンプ１７０のエリア・アレイを接続するための微細ピッチの配線１２２を含む。同様に、第２のブリッジ・デバイス１３０は、第２のＩＣダイ１４２と第３のＩＣダイ１４４との間の高密度で高帯域幅のＩ／Ｏ接続を提供するために、マイクロ・バンプ１７２のエリア・アレイを接続するための微細ピッチの配線１３２を含む。ブリッジ・デバイス１２０および１３０の微細ピッチの配線１２２および１３２は、以下でさらに詳細に論じるブリッジ製造技法を使用して、サブミクロンの線幅および線間隔の設計ルールで形成することができる。
【００２３】
加えて、第１のブリッジ・デバイス１２０は、パッケージ基板１１０から第１のブリッジ・デバイス１２０を介して第１のＩＣダイ１４０または第２のＩＣダイ１４２あるいはその両方に直接電源およびグランド接続を提供するための垂直分配トレース１２４を含む。同様に、第２のブリッジ・デバイス１３０は、パッケージ基板１１０から第２のブリッジ・デバイス１３０を介して第２のＩＣダイ１４２または第３のＩＣダイ１４４あるいはその両方に直接電源およびグランド接続を提供するための垂直分配トレース１３４を含む。上記したように、高密度のＩＣダイの機能およびＩ／Ｏでは、グランド・バウンスを最小限に抑えるために、ＩＣダイ１４０、１４２、および１４４のマイクロ・バンプ１７０および１７２のエリア・アレイ内にいくつかの電源およびグランド・パッドを含むことができる。
【００２４】
図１のパッケージ構造体では、第１および第２のブリッジ・デバイス１２０、１３０は、ブリッジ・デバイス１２０および１３０を介して、ブリッジ・デバイス１２０および１３０が重なり合うＩＣダイ１４０、１４２、および１４４の高密度Ｉ／Ｏエリア・アレイ１７０および１７２内に配置された電源／グランド・パッドに垂直の電源／グランド分配を提供するように設計されている。したがって、ＩＣダイ１４０、１４２、および１４４の高密度Ｉ／Ｏエリア・アレイ１７０および１７２内のそのような電源／グランド・パッドへの接続は、ブリッジ・デバイス１２０および１３０を介してパッケージからダイへと直接行うことができる。例えば、図１に示すように、第１のＩＣダイ１４０への電源／グランド接続は、パッケージ基板１１０のパッケージ・トレース１１４から、パッケージ基板１１０と第１のブリッジ・デバイス１２０との間のフリップチップ接続１８０、第１のブリッジ・デバイス１２０を通る垂直トレース１２４、および第１のブリッジ・デバイス１２０と第１のＩＣダイ１４０との間のフリップチップ接続１７０を介して第１のＩＣダイ１４０に至る経路に沿ってルーティングすることができる。
【００２５】
これは、図１に示すような垂直分配トレース１２４および１３４を含まない従来のブリッジ・デバイスとは対照的である。例えば、図１の第１のブリッジ・デバイス１２０が垂直電源／グランド分配配線１２４を含まず、第１のＩＣダイ１４０へのフリップチップ接続１７０のエリア・アレイが電源／グランド接続を含むと仮定する。この場合、第１のＩＣダイ１４０への電源／グランド接続は、パッケージ基板１１０のパッケージ・トレース１１４から、第２のＩＣダイ１４２とパッケージ基板１１０との間のフリップチップ接続１８４、フリップチップ接続１８４と第２のＩＣダイ１４２の周辺のフリップチップ接続１７０との間の分配配線、および第１のブリッジ・デバイス１２０の再分配配線１２２を通ってＩＣダイ１４０のフリップチップ接続１７０のエリア・アレイ内の電源／グランド接続に至る経路に沿ってルーティングされなければならない。この従来の構成では、（上で論じたような、第１のブリッジ・デバイス１２０を介したパッケージ・ダイ間の直接接続と比較して）電源／グランド・トレースの長さが大幅に増加する。
【００２６】
フリップチップ・バンプ接続１７０、１７２、１８０、１８２、１８４、および１８６は、説明を容易にするために図１では一般的に示されているが、フリップチップ・バンプ接続１７０、１７２、１８０、１８２、１８４、および１８６は、任意の適切なフリップチップ・バンプ技術を使用して実施することができることを理解されたい。例えば、フリップチップ・バンプ接続１７０、１７２、１８０、１８２、１８４、および１８６は、はんだボールがボール制限金属（ball limiting metallurgy）（ＢＬＭ）パッドまたはアンダー・バンプ・メタライゼーション（under bump metallization）（ＵＢＭ）パッド上に形成される制御崩壊チップ接続（controlled collapse chip connection）（Ｃ４）フリップチップ・バンプ技術を使用して実施することができる。はんだボールは、はんだペースト印刷または電気めっきによって形成することができる。他の実施形態では、フリップチップ・バンプ接続１７０、１７２、１８０、１８２、１８４、および１８６は、金属パッド上に形成された金属製ピラー構造（例えば、銅ピラー）を含むチップ接続（Ｃ２）バンプとすることができる。金属製ピラー・バンプ構造は、はんだエンド・キャップを有していても、有していなくてもよい。他の実施形態では、フリップチップ・バンプ接続１７０、１７２、１８０、１８２、１８４、および１８６は、ＵＢＭパッド上に形成されためっき金属を有するＣ２バンプとすることができる。
【００２７】
他の実施形態では、ＣｕおよびＳｎを含むはんだマイクロ・バンプをＵＢＭパッド上に電気めっきすることができ、ＵＢＭパッドは、無電解めっきニッケルおよび置換金（immersion gold）を含む。２つのフリップチップ素子の接合は、１つのフリップチップ素子上のＣｕＳｎはんだマイクロ・バンプを別のフリップチップ素子上のＵＢＭパッドに接合することによって、または１つのフリップチップ素子上のＣｕＳｎはんだマイクロ・バンプを別のフリップチップ素子上のＣｕＳｎはんだマイクロ・バンプに接合することによって行うことができる。他の実施形態では、１つのフリップチップ素子上の銅ピラー・バンプのエリア・アレイを、別のフリップチップ素子上のはんだボールのエリア・アレイに接合することができる。加えて、１つのフリップチップ素子上のＵＢＭパッド上に形成された高温はんだバンプのエリア・アレイを、別のフリップチップ素子のコンタクト・パッド上に形成された低温はんだバンプのエリア・アレイに接合することがすることができる。
【００２８】
図１にさらに示されるように、一部の実施形態では、第１のＩＣダイ１４０（例えば、ＨＢＭ  ＤＲＡＭ）のフットプリントは、第１の集積回路ダイ１４０とパッケージ基板１１０との間のすべての入力／出力、電源／グランド、および他の接続が相互接続ブリッジ・デバイス１２０を介してルーティングされるように、相互接続ブリッジ・デバイス１２０と完全にまたは実質的に重なり合っている。パッケージ構造体の一部の実施形態では、より小さなＩＣダイのフットプリントを完全にサポートするが、より大きなＩＣダイとは部分的にしか重なり合わないブリッジ・デバイスを有する（アクセラレータ（例えば、ＧＰＵ）などの大きいＩＣダイと比較して）小さなＩＣダイがある可能性がある。この場合、ブリッジ・デバイスは、ブリッジに取り付けられたより小さいＩＣダイおよびより大きいＩＣダイの両方を収容するために、不規則な形状（例えば、非矩形）とすることができる。小さなＩＣダイを完全にサポートするブリッジ・デバイスを形成することには様々な利点がある。例えば、ＨＢＭ  ＤＲＡＭなどの小さなＩＣダイでは、バンプ・フットプリントの様々な領域間の間隔は、非常に小さい場合がある（例えば、電源領域と信号Ｉ／Ｏ領域との間の間隔は、７５ミクロン以下の可能性がある）。バンプ領域間のこの密な間隔は、小さなＩＣダイのバンプ・フットプリントの一部のみを使用して、ブリッジ・デバイスの領域外のパッケージ・ラミネート基板とのバンプを依然として収容しながら、小さなＩＣダイをブリッジ・デバイスに実装することを非常に困難にする。この場合、ブリッジ・デバイスのエッジ近くの一部のバンプを接合することが不可能な場合がある。さらに、すべてのマイクロ・バンプを有するＩＣダイでは、マイクロ・バンプを用いてＩＣダイをブリッジ・デバイスとパッケージ・ラミネート基板の両方にフリップチップ実装することは、それらが両方とも微細ピッチであるため困難な場合がある。したがって、この場合、ＩＣダイ全体をブリッジ・デバイスにフリップチップ実装する方が容易である。
【００２９】
図２は、本発明の別の実施形態による、チップ相互接続ブリッジ・デバイスを含むマルチチップ・パッケージ構造体を概略的に示す。特に、図２は、第１および第２のブリッジ・デバイス１２０、１３０が、パッケージ基板１１０の凹型キャビティ１１６および１１８内に配置され実装されているのと比較して、図２のパッケージ構造体２００ではパッケージ基板１１０の上面側に実装されていることを除いて、図１のパッケージ構造体１００と同様のパッケージ構造体２００を概略的に示す。
【００３０】
加えて、図２に示される例示的な実施形態では、ＩＣダイ１４２および１４４とパッケージ基板１１０との間のフリップチップ接続１８４および１８６のエリア・アレイは、ブリッジ・デバイス１２０および１３０の高さを相殺するためにパッケージ基板１１０の上面側に形成されたスタンドオフ（standoff）構造物２１０を備える。加えて、より大きな直径のはんだバンプ（またはより高いバンプ構造）２１２をＩＣダイ１４２および１４４の裏面のエリア・アレイ・コンタクト・パッド上に形成して、ブリッジ・デバイス１２０および１３０の高さを相殺することができる。一実施形態では、図２に概略的に示されているように、スタンドオフ構造物２１０は、パッケージ基板１１０の上面側に形成されたエリア・アレイ・コンタクト・パッド上に配置されたはんだコーティングされた銅ボールを含む。別の実施形態では、スタンドオフ構造物２１０は、銅ピラー、またははんだエンド・キャップを有する銅ピラー、または所与の用途に適した他のタイプのスタンドオフ構造物を含むことができる。
【００３１】
ここで、チップ相互接続ブリッジを製造し、チップ相互接続ブリッジを含むマルチチップ・パッケージ構造体を構築するための様々な方法について、図４〜図１４を参照してさらに詳細に説明する。一般に、本発明の実施形態による相互接続ブリッジは、配線工程（back-end-of-line）（ＢＥＯＬ）製造方法と組み合わせたウエハ・レベル・ファン・アウト（ＷＬＦＯ）技法ならびに一般的なＢＥＯＬ誘電体および金属材料を使用して一時的なキャリア基板上に形成され、パッケージ・ダイ間の高帯域幅Ｉ／Ｏ通信のための高密度ダイ間相互接続配線を提供する複数の配線層および層間ビア、ならびにパッケージ基板との底面側フリップチップ接続からＩＣダイとの上面側フリップチップ接続へとブリッジ構造を介して電源／グランド接続をルーティングするための再分配層を含むブリッジ構造を形成する。加えて、一実施形態では、ブリッジ・デバイスを２つ以上のＩＣダイにフリップチップ・ボンディングし、次いでブリッジ・デバイスとＩＣダイの組立体をパッケージ基板にフリップチップ・ボンディングすることを含む「チップ・ファースト」パッケージ組立プロセスが実施される。別の実施形態では、ブリッジ・デバイスをパッケージ基板にフリップチップ・ボンディングし、次いで２つ以上のＩＣダイをブリッジ・デバイスとパッケージ基板の組立体にフリップチップ・ボンディングすることを含む「チップ・ラスト」パッケージ組立プロセスが実施される。
【００３２】
特に、図３〜図１０は、本発明の実施形態による、ブリッジ・デバイスを製造するためのプロセスおよび「チップ・ラスト」パッケージ組立プロセスを概略的に示す。始めに、図３は、ボンド・パッドを含むブリッジ・ウエハの裏面の初期層が、第１の一時的なキャリア基板上に形成されている製造の中間段階におけるブリッジ・ウエハの側断面図である。特に、図３は、複数の個々のブリッジ・デバイスを含むブリッジ・ウエハが、ＷＬＦＯおよびＢＥＯＬ処理技法を使用して形成されることになる第１の一時的なキャリア基板３００（またはキャリア・ウエハ）を示す。第１の一時的なキャリア基板３００は、例えば、ガラス基板またはシリコン基板とすることができる。さらに、図３は、接着剤層３０２が第１の一時的なキャリア基板３００の表面に塗布されているブリッジ・ウエハ形成の初期段階を示す。接着剤層３０２は、適切な剥離技法（例えば、ＩＲレーザ・アブレーション）を使用して溶発または気化させて、製造プロセス・フローの後の段階で第１の一時的なキャリア基板３００を剥離することができる剥離層として機能する任意の適切な接着剤材料（例えば、エポキシ）で形成されている。別の実施形態では、第１の一時的なキャリア基板３００がシリコン・キャリア基板を含む場合、ブリッジ・ウエハは、シリコン・キャリア基板を後でシリコン研削プロセスを使用して除去することができるように、シリコン・キャリア基板の表面に直接（接着剤層３０２なしで）形成することができる。接着剤層を利用して、ブリッジ・ウエハに接合する場合、様々な技法（例えば、レーザ・アブレーション）を利用して、ガラスまたはシリコンのキャリア基板を剥離することができる。
【００３３】
次に、ボンド・パッド層３１０が接着剤層３０２上に形成される。ボンド・パッド層３１０は、パッシベーション層３１２およびボンド・パッド３１４のエリア・アレイを含む。一実施形態では、ボンド・パッド層３１０は、誘電体／絶縁材料の層を（パッシベーション層３１２として）堆積およびパターニングしてトレンチを形成し、金属材料（例えば、銅）の層を堆積させてトレンチを金属材料で充填してボンド・パッド３１４を形成することによって形成される。次いで、化学機械研磨（ＣＭＰ）プロセスを行って、オーババーデン金属材料を除去し、ボンド・パッド層３１０をパッシベーション層３１２の表面まで平坦化する。別の実施形態では、パッシベーション層３１２は、有機ポリマ材料を含むことができる。説明を容易にするために、図３にはボンド・パッド層３１０のごく一部が示されているが、ボンド・パッド層３１０は、ブリッジ・ウエハの複数のブリッジ・デバイスのための底面側ボンド・パッドのエリア・アレイを含むように形成される。代替の実施形態では、ボンド・パッド層３１０は、第１の一時的なキャリア基板３００を除去した後に、裏面処理モジュールを使用して形成することができる。さらに別の実施形態では、ブリッジ・ウエハは、ブリッジ・ウエハの前面に形成された再分配層に加えて、またはその代わりに、ブリッジ・ウエハの裏面に形成された有機再分配層のスタックを含むことができる。
【００３４】
次に、図４は、微細ピッチの信号ワイヤおよび垂直レベル間ビアを含む信号相互接続と再分配層のスタック３２０を形成した後の図３のブリッジ・ウエハの側断面図である。特に、信号相互接続と再分配層のスタック３２０は、レベル間誘電体（ＩＬＤ）層３２２と、ＩＬＤ層３２２内に埋め込まれた垂直ビア３２４（および関連付けられたビア・ランディング・パッド）ならびに水平配線３２６を含む金属相互接続構造と、を含む複数のメタライゼーション層を含む。ＩＬＤ層３２２は、酸化ケイ素、水素化シリコン炭素酸化物（ＳｉＣＯＨ）、ＳｉＣＨ、ＳｉＣＮＨ、または他のタイプのシリコン・ベースの低ｋ誘電体（例えば、約４．０未満のｋ）、多孔質誘電体、あるいは既知のＵＬＫ（超低ｋ）誘電体材料（ｋが約２．５未満）を含むが、これらに限定されないＢＥＯＬ製造に一般的に使用される誘電体材料を使用して形成することができる。ＩＬＤ層３２２は、例えば、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）、物理的気相堆積（ＰＶＤ）、またはスピンオン堆積などの既知の堆積技法を使用して堆積させることができる。
【００３５】
ＩＬＤ層３２２内に埋め込まれた垂直ビア３２４および水平配線３２６は、高密度のダイ間Ｉ／Ｏ相互接続ばかりでなく、底面側ボンド・パッド３１４をブリッジ・ウエハの上面側ボンド・パッドに接続するための再分配配線も一括して提供する。垂直ビア３２４および水平配線３２６（ビア・ランディング・パッドを含む）は、銅、コバルト、ルテニウムなどを含むがこれらに限定されないＢＥＯＬ製造に一般的に使用される金属材料を使用して形成することができる。例えば、一実施形態では、垂直ビア３２４および水平配線３２６は、シングル・ダマシン・メタライゼーション・プロセスまたはデュアル・ダマシン・メタライゼーション・プロセスあるいはその両方を使用して銅で形成される。加えて、ＩＬＤ層３２２ならびに垂直ビア３２４および水平配線３２６を形成するために使用される誘電体および金属材料に応じて、既知の材料および堆積技法を使用して、金属堆積に先だって、ＩＬＤ層３２２に形成されたライン・トレンチに薄い拡散バリアおよびシード層を堆積させることができる。
【００３６】
次に、図５は、ブリッジ・ウエハの粗いピッチのワイヤ、垂直レベル間ビア、および上面側ボンド・パッドを含む配電層のスタック３３０を形成した後の図４のブリッジ・ウエハの側断面図である。特に、配電層のスタック３３０は、複数の絶縁層３３２と、垂直ビア３３４（および関連付けられたビア・ランディング・パッド）、水平配線３３６、ならびに上面側ボンド・パッド３３８を含む金属相互接続構造と、を含む。一実施形態では、配電層のスタック３３０は、絶縁層３３２が有機材料（例えば、ポリイミド、ＦＲ４など）で形成されている標準的な有機ラミネート・ビルドアップ層を使用して形成される。有機ビルドアップ層の使用は、ブリッジ構造を介した配電用のより太い配線および相互接続の製造を容易にし、一方で、上面側ボンディング・パッド３３８から信号相互接続と再分配層のスタック３２０への垂直ビア接続性も提供する。他の実施形態では、配電層のスタック３３０は、信号相互接続と再分配層のスタック３２０を製造するために使用されるＢＥＯＬプロセスとは異なる設計ルールを用いて、標準のＢＥＯＬ製造方法を使用して製造することができる。図５に示される結果として得られるブリッジ・ウエハ構造は、約５０ミクロン〜約７０ミクロンの範囲の厚さＴを含む。
【００３７】
図６は、ブリッジ・ウエハの上面側ボンド・パッド３３８上にフリップチップ・バンプ３４０を形成した後の図５のブリッジ・ウエハの側断面図である。フリップチップ・バンプ３４０は、様々な技法のうちの１つを使用して形成することができる。例えば、フリップチップ・バンプ３４０は、ＵＢＭまたはＢＬＭパッド上に形成されたＣ４はんだバンプとすることができる。別の実施形態では、フリップチップ・バンプ３４０は、無電解めっき技法を使用してボンディング・パッド３３８上に形成されるめっきバンプ（例えば、ニッケル、銅、金、錫めっきバンプ）とすることができる。別の実施形態では、フリップチップ・バンプは、はんだエンド・キャップを有する、または有していない銅ピラー構造とすることができる。
【００３８】
次に、図７は、第２の一時的なキャリア基板３６０をブリッジ・ウエハの前面に接合した後の図６のブリッジ・ウエハの側断面図である。特に、図７は、剥離可能な接着剤層３５０がブリッジ・ウエハの上面側に塗布され、第２の一時的なキャリア基板３６０が接着剤層３５０によってブリッジ・ウエハに接合された例示的な実施形態を示す。第２の一時的なキャリア基板３６０は、例えば、第１の一時的なキャリア基板３００および接着剤層３０２を研削除去する、または底面側ボンド・パッド３１４上にフリップチップ・バンプを形成する、などの裏面処理が必要な場合に使用される任意選択の構造である。別の実施形態では、ブリッジ・ウエハの裏面処理が必要でない場合は、ブリッジ・ウエハをウエハ・ダイシング・テープに下向きに取り付け、続いて第１の一時的なキャリア基板３００を除去し、ブリッジ・ウエハを個々のブリッジ・デバイスにダイシングすることができる。
【００３９】
図８は、ブリッジ・ウエハの裏面から第１の一時的なキャリア基板３００を除去し、ブリッジ・ウエハの裏面のボンド・パッド３１４上にはんだバンプ３７０（例えば、Ｃ４はんだバンプ）を形成し、ブリッジ・ウエハおよび第２の一時的なキャリア基板３６０をダイシング・ラインＤ（破線で示す）に沿ってダイシングして、個々のチップ相互接続ブリッジ・デバイス４００を形成した後の図７のブリッジ・ウエハの側断面図である。組立プロセスの代替の実施形態では、ブリッジ・ウエハの裏面処理は、第１の一時的なキャリア基板３００の除去を含むが、ブリッジ・ウエハの底面側ボンド・パッド３１４上のフリップチップ・バンプの形成は含まない。この場合、ボンド・パッド３１４は、パッケージ基板の表面上に形成されたエリア・アレイ・フリップチップ・バンプに接合される。さらに別の実施形態では、上記したように、第１の一時的なキャリア基板３００の除去に続いて、裏面処理を実行して、ブリッジ・ウエハの露出した裏面上にボンディング・パッドまたは再分配層などのアレイを形成することができる。
【００４０】
図９は、図８のチップ相互接続ブリッジ・デバイス４００がパッケージ基板４１０に接続されている組立ての中間段階におけるパッケージ構造体の側断面図である。パッケージ基板４１０は、パッケージ基板４１０の表面上に形成されたボンド・パッド４１２（またはピラー構造、またははんだキャップされたバンプなど）のエリア・アレイを含む。一実施形態では、図９に示されるパッケージ基板４１０の一部の表面領域は、ブリッジ・デバイス４００が配置されているパッケージ基板４１０の凹型キャビティの底面である（例えば、図１）。別の実施形態では、図９に示されるパッケージ基板４１０の一部の表面領域は、ブリッジ・デバイス４００が配置されているパッケージ基板４１０の上面である（例えば、図２）。さらに別の実施形態では、図９に示されるはんだバンプ３７０は、最初に、パッケージ基板４１０のボンド・パッド４１２上に形成することができ、ブリッジ・デバイス４００の底面側ボンド・パッド３１４がパッケージ基板４１０のはんだバンプ３７０に接合される。チップ相互接続ブリッジ・デバイス４００は、はんだリフローまたは熱圧着（thermocompression bonding）を使用してパッケージ基板４１０に接続することができる。
【００４１】
次に、図１０は、第２の一時的なキャリア基板３６０（またはウエハ・ダイシング・テープ）の残留部分をチップ相互接続ブリッジ・デバイス４００から除去し、複数のＩＣチップ４２０および４３０をチップ相互接続ブリッジ・デバイス４００にフリップチップ接続した後の、図９のパッケージ構造体の側断面図である。ＩＣチップ４２０および４３０は、ブリッジ・デバイス４００の上面側の微細ピッチ・フリップチップ・バンプ３４０に接合されたフリップチップ・バンプ４２２および４３２のそれぞれの微細ピッチ・エリア・アレイを含む。加えて、図１０には具体的に示されていないが、ＩＣチップ４２０および４３０は、図１および図２を参照して上で論じたように、より粗いピッチのフリップチップ接続（例えば、Ｃ４接続、はんだキャップされた銅ピラーなど）を使用してパッケージ基板４１０にフリップチップ接合されている。ＩＣチップ４２０および４３０は、はんだリフローまたは熱圧着を使用して、ブリッジ・デバイス４００およびパッケージ基板４１０に接続することができる。
【００４２】
図１１〜図１３は、本発明の実施形態による、図１〜図６のブリッジ・ウエハ製造プロセスに続く「チップ・ファースト」パッケージ組立プロセスを概略的に示す。特に、図１１は、ブリッジ・ウエハおよび第１の一時的なキャリア基板３００をダイシング・ラインＤ（破線で示す）に沿ってダイシングして、個々のチップ相互接続ブリッジ・デバイス４００を形成した後の、図６のブリッジ・ウエハの側断面図である。本組立プロセスでは、第１の一時的なキャリア基板３００は、図１１に示すように、ダイシング・プロセスの結果として形成される個々のブリッジ・デバイスが第１の一時的なキャリア基板３００のそれぞれの部分によって支持されるように、ウエハ・ダイシング・プロセスの間、ブリッジ・ウエハに接合されたままである。
【００４３】
次に、図１２は、一時的なチップ・キャリア基板５００に実装された複数のＩＣチップ４２０および４３０が図１１のチップ相互接続ブリッジ・デバイス４００に接続されている組立ての中間段階におけるパッケージ構造体の側断面図である。チップ・キャリア基板５００は、任意の適切な剥離可能な接着剤層５０５を使用して、ＩＣチップ４２０および４３０に接合されている。別の実施形態では、精密固定治具（precision fixture）を利用して、真空システムまたは剥離可能な接着剤層のいずれかでＩＣチップ４２０および４３０を一時的に保持することができる。ＩＣチップ４２０および４３０は、ブリッジ・デバイス４００の上面側の微細ピッチ・フリップチップ・バンプ３４０に接合されたフリップチップ・バンプ４２２および４３２のそれぞれの微細ピッチ・エリア・アレイを含む。加えて、ＩＣチップ４２０および４３０は、粗いピッチまたは微細ピッチで形成することができるフリップチップ・バンプ４２４および４３４（例えば、Ｃ４接続、はんだキャップされた銅ピラーなど）のエリア・アレイを含む。フリップチップ・バンプ４２４および４３４は、フリップチップ・バンプ４２２および４３２と同じサイズのバンプ／ピラーであってもよいが、ピッチの緩いものであってもよい。ＩＣチップ４２０および４３０は、はんだリフローまたは熱圧着を使用してブリッジ・デバイス４００に接続することができる。
【００４４】
図１３は、ブリッジ・デバイス４００の底面側から第１の一時的なキャリア基板３００の残留部分を除去し、図１２のＩＣチップ４２０および４３０とチップ相互接続ブリッジ・デバイス４００の組立体をパッケージ基板５１０に接続した後の、図１２のパッケージ構造体の側断面図である。パッケージ基板５１０は、パッケージ基板５１０の上面側に形成された凹型キャビティ５１２を含む。パッケージ基板５１０は、ＩＣチップ４２０および４３０の裏面のエリア・アレイ・フリップチップ・バンプ４２４および４３４に接合された、パッケージ基板５１０の上面側に形成されたボンド・パッド５１４のエリア・アレイを含む。加えて、パッケージ基板５１０は、凹型キャビティ５１２の底面に形成されたフリップチップ・バンプ５１６のエリア・アレイを含み、これらは、ブリッジ・デバイス４００の底面に露出したボンディング・パッドのエリア・アレイのそれぞれのボンディング・パッド３１４に接合されている。例示的なチップ・ファースト組立スキームを使用して、ラミネート・パッケージ基板の上面側に実装されたブリッジ構造を含むパッケージ構造体を組み立てることができることを理解されたい。
【００４５】
上で論じた例示的なブリッジ製造およびパッケージ組立技法は、ＷＬＦＯ技法および微細ピッチＢＥＯＬパターニングを利用して、隣接するチップ４２０とチップ４３０との間の高い相互接続密度を提供する相互接続ブリッジ・デバイス４００の形成を可能にし、同時に、パッケージ基板５１０とブリッジ・デバイス４００の底面側との間の電源／グランド・バンプ接続をＩＣチップ４２０および４３０とブリッジ・デバイス４００の上面側との間の電源／グランド・バンプ接続にルーティングおよび分配するためのパッケージ・トレースを提供するブリッジ・デバイス４００内の積層配線およびビアを使用して、ブリッジ・デバイス４００を介した垂直の配電を可能にする。代替の実施形態では、チップ相互接続ブリッジは、パネル処理および緩和された特徴サイズを有するセラミックまたは有機キャリア上に構築することができる。
【００４６】
他の実施形態では、はんだ階層は、パッケージ基板、ブリッジ・デバイス、およびＩＣチップを含むパッケージ構造体を組み立てるために実装される。はんだ階層は、パッケージ構造体を構築するために「チップ・ファースト」または「チップ・ラスト」のどちらの組立プロセスが実施されているかに応じて異なる。はんだ階層は、例えば、（ｉ）ＩＣダイおよび相互接続ブリッジ・デバイスを構成する異なる材料の熱膨張係数（ＣＴＥ）の差、ならびに（ｉｉ）例えば、はんだリフロー中に、より小さい微細ピッチのはんだバンプの位置ずれを引き起こす可能性がある、より大きい粗いピッチのはんだバンプの表面張力に起因して、直接チップ取り付け動作中に生じる可能性のあるフリップチップ・バンプ接続の潜在的な位置ずれを考慮に入れる。
【００４７】
例えば、「チップ・ファースト」組立プロセスでは、ＩＣチップとブリッジ・デバイスとの間の小さくて微細ピッチのマイクロ・バンプ接続に低温はんだを使用することができる。低温はんだにより、ブリッジ・デバイスとＩＣチップをより低温で接合することができ、これによりＩＣチップとブリッジ・デバイスとの間の膨張差（differential expansion）を最小限に抑えることができる。このようにして、低温はんだは、低温でリフローして接合し、ＩＣダイとブリッジ相互接続構造との間の膨張差を最小限に抑える。したがって、組立体が冷えるにつれ、収縮するＩＣダイは、普通ならば相互接続ブリッジ・デバイスの曲げおよび亀裂をもたらす可能性がある、相互接続ブリッジ・デバイスへの実質的な応力をもたらすことがない。
【００４８】
本発明の実施形態による様々なはんだ階層は、「チップ・ラスト」組立プロセスを用いて実施することができる。上記したように、「チップ・ラスト」組立プロセスでは、相互接続ブリッジ・デバイスが、最初にパッケージ基板に直接チップ取り付され、続いてＩＣダイがブリッジ・デバイスとパッケージ基板の両方に直接チップ取り付けされる。この組立プロセスでは、ＩＣダイとブリッジ・デバイスは、微細ピッチのバンプ相互接続を使用して接合され、ＩＣダイとパッケージ基板は、粗いピッチのバンプ相互接続を使用して接合される。以下でさらに詳細に説明するように、異なるはんだ付け階層を利用して、ＩＣダイとパッケージ基板との間の粗いピッチのバンプ相互接続を接合する前に、ＩＣダイとブリッジ・デバイスとの間の微細ピッチのバンプ相互接続の位置合わせおよび接合を確実にすることができる。
【００４９】
一実施形態では、各ＩＣダイは、２つのサイズのＣ４、例えば、ＳＡＣ３０５またはＳｎＢｉ９５などの１５０ミクロン・ピッチのバンプ（粗いピッチのバンプ）、およびＳＡＣ３０５またはＳｎＢｉ９５などの５５ミクロン・ピッチのバンプ（微細ピッチのバンプ）を有するフリップチップ・バンプを含む。加えて、ブリッジ・デバイスは、ブリッジ・デバイスのボンド・パッド上に形成されたＳｎＢｉ（５８％）などの１３８℃で溶融する低温溶融はんだを含む微細ピッチのマイクロ・バンプを含む。はんだリフロー中に、ブリッジ・デバイスのボンド・パッド上の低温はんだが最初に溶融し、ＩＣダイの底面側の対応する微細ピッチのバンプを引っ張り、その結果、ＩＣダイがブリッジ・デバイスとパッケージ基板の両方に位置合わせされることになる。このプロセスでは、例えば、一方の側に少量の低融点はんだを使用し、他方の側に多量の低融点はんだを使用するか、または溶融物に引き込まれる低融点側に金属（metallurgy）（金など）を使用することによって、元素が溶融物に組み込まれる。
【００５０】
「チップ・ラスト」組立方法のためのはんだ階層の他の実施形態は、ＩＣダイの裏面上の位置合わせパッドを利用する。例えば、図１４は、本発明の一実施形態による、パッケージ構造体を組み立てるために階層的はんだ付けプロセスを使用するチップ位置合わせのための位置合わせパッドの配置を示すＩＣダイ５００の裏面の平面図である。ＩＣダイ５００の裏面は、ＩＣダイ５００をパッケージ基板に直接チップ接続するための標準的な粗いピッチのＣ４バンプと、ＩＣダイ５００をブリッジ・デバイスに直接チップ接続するための微細ピッチのマイクロ・バンプ５０４（例えば、５５ミクロン・ピッチ）と、を含むバンプ相互接続領域５０２を備える。微細ピッチのマイクロ・バンプ５０４は、バンプ相互接続領域５０２の粗いピッチのバンプよりも溶融温度が低い（例えば、２０℃低い）はんだを含む。加えて、ＩＣダイ５００の裏面は、はんだ溶融温度が最も低い大きなピッチの位置合わせパッドを有するＩＣダイ５００のコーナの位置合わせパッド領域５０６と、はんだ溶融温度が最も低い微細ピッチ（例えば、２０〜４０ミクロン・ピッチ）の位置合わせパッド領域５０８と、を含む。
【００５１】
一実施形態では、はんだ階層は、全体的な位置合わせのために、ＩＣダイ５００のコーナの位置合わせパッド領域５０６に配置された最大ピッチのＣ４（例えば、２５０ミクロン・ピッチ）を有する３つのサイズのＣ４を利用する。特に、ＩＣダイ５００は、全体的な位置合わせのために、位置合わせパッド５０６上に最も低い温度で溶融するはんだ（例えば、１１８℃）を含む。ブリッジ・デバイスの微細ピッチのバンプ領域５０４（例えば、５５ミクロン・ピッチ）は、次に低い温度で溶融するはんだ（例えば、１３８℃）を有し、領域５０２（例えば、１５０ミクロン・ピッチ）の標準Ｃ４バンプは、最も高い温度で溶融するはんだを有する。
【００５２】
別の実施形態では、はんだ階層は、より微細な位置合わせ（ブリッジ・デバイスに必要とされるものよりも微細な）のために、最小ピッチ／大面積を有する３つのサイズのＣ４を利用する。特に、微細ピッチ位置合わせ領域（例えば、２０ミクロン〜４０ミクロン・ピッチ）は、超微細位置合わせのためのはんだ溶融温度が最も低い（例えば、１１８℃）はんだバンプを有する。ブリッジ・デバイスの微細ピッチ・バンプ領域５０４（例えば、５５ミクロン・ピッチ）は、次に低い温度で溶融するはんだ（例えば、１３８℃）を有し、領域５０２（例えば、１５０ミクロン・ピッチ）の標準Ｃ４バンプは、最も高い温度で溶融するはんだを有する。
【００５３】
本明細書では、添付の図を参照して例示的な実施形態について説明したが、本発明は、それらの正確な実施形態に限定されず、添付の特許請求の範囲から逸脱することなく、当業者によって他の様々な変更および修正を行うことができることを理解されたい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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