(57)【要約】  ＣＭＯＳの表側面作製プロセスが完了した後、シリコンウェーハが、その表側面がキャリアウェーハに面する状態で恒久的に接合される。このキャリアウェーハは、高抵抗率のシリコンウェーハであるか、又は誘電体材料から作製されているか、若しくはセラミック材料から作製されているウェーハである。デバイスウェーハのシリコン基板は、残りのシリコン厚さがわずか数マイクロメートルになるように、裏側面から薄肉化される。スパイラルインダクタ専用の領域では、基板材料はマスク・エッチング・プロセスによって完全に除去され、結果として生じるギャップは誘電体材料で充填される。スパイラルインダクタコイルは、誘電体材料の上部にあるウェーハの裏側面上に形成される。本インダクタコイルは、シリコン貫通ビアによって表側面上のＣＭＯＳ回路に接続されている。【選択図】図５
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【特許請求の範囲】
【請求項１】
基板損失の少ない内蔵スパイラルインダクタを形成する方法であって、前記方法が以下の動作、すなわち、
−半導体基板を有する半導体ウェーハを設けるステップであって、前記半導体基板が第１の面（１０ａ）及び第２の面（１０ｂ）を有し、前記第１及び第２の面が、前記半導体基板の両側に配置されている、ステップと、
−前記第１の面（１０ａ）上に多層分離構造（１３）を配置するステップと、
−前記多層分離構造（１３）内に埋め込まれる金属配線（１５）を形成するステップと、
−高抵抗率のキャリアウェーハ（２０）を設けて、前記半導体基板の前記第１の面（１０ａ）が前記キャリアウェーハに面するように、前記キャリアウェーハ（２０）を前記半導体ウェーハに取り付けるステップと、
−前記半導体基板を、前記第２の面（１０ｂ）から薄肉化するステップと、
−前記薄肉化された第２の面（１１ｂ）から、残りの前記半導体基板内に少なくとも１つのトレンチギャップ（２１ａ）を作成するステップと、
−前記少なくとも１つのトレンチギャップ（２１ａ）を誘電体層（２１）で充填するステップと、
−シリコン貫通ビア（１６）を形成するステップであって、前記シリコン貫通ビア（１６）が、前記多層分離構造（１３）内に埋め込まれる前記金属配線（１５）を接続している、ステップと、
−少なくとも１つの導電体層を使用して、前記誘電体層（２１）上にスパイラルインダクタ（１００ｓ）を形成するステップと、を含む、
基板損失の少ない内蔵スパイラルインダクタを形成する方法。
【請求項２】
前記キャリアウェーハ（２０）が、１ｋオーム−ｃｍ〜１０ｋオーム−ｃｍの範囲内の抵抗率を有する、高オーミックシリコン基板である、請求項１に記載の方法。
【請求項３】
前記キャリアウェーハ（２０）が、ガラスなどの誘電体材料から作製されているか、若しくはサファイアなどのセラミック材料から作製されている、請求項１に記載の方法。
【請求項４】
前記第２の面から前記半導体基板内に作成された前記少なくとも１つのトレンチギャップ（２１ａ）が、前記多層分離構造（１３）まで延在している、請求項１から３のいずれか一項に記載の方法。
【請求項５】
前記少なくとも１つのトレンチギャップ（２１ａ）を充填している前記誘電体層（２１）が、前記半導体基板の前記薄肉化された第２の面（１１ｂ）上にも配置されている、請求項４に記載の方法。
【請求項６】
前記トレンチギャップを充填している前記誘電体層（２１）の材料が、以下の材料、すなわち、オルトケイ酸テトラエチル（ＴＥＯＳ）、スピンオングラス（ＳＯＧ）、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）又はベンゾシクロブテン（ＢＣＢ）の中から選択されている、請求項１から５のいずれか一項に記載の方法。
【請求項７】
前記誘電体層（２１）上に形成された前記スパイラルインダクタ（１００ｓ）が、前記少なくとも１つのトレンチギャップの領域（２１ａ）内に全体的に配置されている、請求項１から６のいずれか一項に記載の方法。
【請求項８】
前記スパイラルインダクタ（１００ｓ）を前記多層分離構造（１３）内に埋め込まれる前記金属配線（１５）に電気的に接続している前記シリコン貫通ビア（１６）が、前記誘電体材料で充填された前記少なくとも１つのトレンチギャップ（２１ａ）内に全体的に配置されている、請求項１から７のいずれか一項に記載の方法。
【請求項９】
前記誘電体層（２１）上に前記スパイラルインダクタ（１００ｓ）を形成する前記ステップが、前記インダクタコイルを画定する前記誘電体層（２２）内に埋め込まれる導電体層（１７）を形成するステップを含む、請求項１に記載の方法。
【請求項１０】
前記誘電体層（２２）が、以下の材料、すなわち、酸化シリコン、ｌｏｗ−ｋ誘電体、ポリイミド（ＰＩ）などのスピンオン誘電体の中から選択されてもよい、請求項９に記載の方法。
【請求項１１】
前記スパイラルインダクタ（２００ｓ又は３００ｓ）が複数の巻線を有する、請求項１から８のいずれか一項に記載の方法。
【請求項１２】
前記誘電体層（２１）上にスパイラルインダクタ（２００ｓ）を形成する前記ステップが、第１の導電体層（１７）及び第２の導電体層（１９）を形成するステップであって、前記第１及び第２の導電体層（１７及び１９）が誘電体層（２２）内に埋め込まれており、前記第１の導電体層（１７）が少なくとも１つの下部パスを画定しており、また、前記第２の導電体層（１９）が前記インダクタコイルを画定している、ステップを含む、請求項１１に記載の方法。
【請求項１３】
前記誘電体層（２１）上にスパイラルインダクタ（３００ｓ）を形成する前記ステップが、前記多層分離構造（１３）内に埋め込まれる金属配線（１５ｕ）を形成するステップと、シリコン貫通ビア（１６ａ、１６ｂ、１６ｃ及び１６ｄ）を形成するステップと、導電体層（１７）を形成するステップと、を含み、前記シリコン貫通ビア（１６ａ、１６ｂ、１６ｃ及び１６ｄ）と前記金属配線（１５ｕ）とが少なくとも１つの下部パスを画定しており、また、前記導電体層（１７）が前記インダクタコイルを画定している、請求項１１に記載の方法。
【請求項１４】
前記薄肉化ステップ後の前記半導体基板の厚さが１２マイクロメートル未満である、請求項１から１３のいずれか一項に記載の方法。
【請求項１５】
前記薄肉化ステップ後の前記半導体基板の厚さが３マイクロメートル未満である、請求項１から１４のいずれか一項に記載の方法。
【請求項１６】
少なくとも１つのボンディングパッド（１７ｄ）が前記誘電体層（２１）上に配置され、前記ボンディングパッド（１７ｄ）が、前記シリコン貫通ビア（１６）によって前記金属配線（１５）に電気的に接続されている、請求項１から１５のいずれか一項に記載の方法。
【請求項１７】
前記ボンディングパッド（１７ｄ）を前記金属配線（１５）に電気的に接続している前記シリコン貫通ビア（１６）が、前記誘電体層（２１）で充填された前記トレンチギャップ（２１ｂ）内に配置されている、請求項１６に記載の方法。
【請求項１８】
前記シリコン貫通ビア（１６）を形成する前記ステップが、前記シリコン貫通ビア（１６）を前記誘電体層（２１）に、ひいては前記多層誘電体（１３）の一部にまで、マスク・ドライ・エッチング・プロセスによって貫通エッチングするステップと、前記シリコン貫通ビアの底部の前記金属配線（１５）を露出させるステップと、前記シリコン貫通ビア（１６）を導電性材料で充填するステップと、を含む、請求項１から１７のいずれか一項に記載の方法。
【請求項１９】
前記第１及び第２の導電体層（１７及び１９）が、以下の材料、すなわちＣｕ、Ａｕ、Ａｌから選択された金属材料から作製されている、請求項１２に記載の方法。
【請求項２０】
−少なくとも１つのＭＯＳトランジスタを含むＣＭＯＳデバイス回路領域（１）と、
−内蔵スパイラルインダクタ専用の領域（２）と、
−少なくとも１つのボンディングパッドを含むＩ／Ｏ領域（３）と、を備え、
ここで、前記シリコン基板が完全に除去された前記スパイラルインダクタ専用の前記領域（２）内にトレンチギャップが形成され、前記トレンチギャップが誘電体層で充填されている、
請求項１に記載の方法で作製された内蔵スパイラルインダクタを備える製品チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、Ｑ値が上昇し、自己共振周波数（ｓｅｌｆ−ｒｅｓｏｎａｎｃｅ  ｆｒｅｑｕｅｎｃｙ：ＳＲＦ）が高まり、かつシリコン面積の消費が減少するなどの、特性パラメータが改良された内蔵スパイラルインダクタの作製方法に関する。より詳細には、本開示は、基板損失の少ない内蔵スパイラルインダクタの作製方法に関する。
【背景技術】
【０００２】
ＣＭＯＳ技術で作製されている最新のアナログ及び混合信号（Ａｎａｌｏｇ  ａｎｄ  Ｍｉｘｅｄ−Ｓｉｇｎａｌ：ＡＭＳ）集積回路（ＩＣ）には、例えば電圧制御発振器（Ｖｏｌｔａｇｅ−Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ：ＶＣＯ）、低雑音増幅器（Ｌｏｗ−Ｎｏｉｓｅ  Ａｍｐｌｉｆｉｅｒ：ＬＮＡ）及びインピーダンスネットワークなどの様々な高周波（ＲＦ）回路ブロックで使用される、オンチップ内蔵インダクタのような回路コンポーネントが採用されている。
【０００３】
従来のインダクタはスパイラル形状を有しており、また、スパイラル巻線のインダクタンス、品質係数（Ｑ値）、及び自己共振周波数（ＳＲＦ）というパラメータによって特徴付けられている。
【０００４】
具体的には、このＱ値はインダクタコイルの性能の指標であり、インダクタコイルにおける磁気エネルギーを蓄積する能力を測定するものである。Ｑ値の上昇は、磁気エネルギーを蓄積する能力が向上していることと、当然ながら、磁気エネルギーが散逸する傾向がわずかになっていることとを示している。このＱ値は次のように定義されている。
［数１］
Ｑ＝２π・（蓄積されるエネルギー）／（１サイクル当たりのエネルギー損失）
【０００５】
一般に、Ｑ値は、エネルギー損失の観点から、インダクタの性能に影響を与える様々なインダクタの設計パラメータに依存している。具体的には、Ｑ値は以下の制限要因、すなわち伝導損失、基板損失、及び放射損失の影響を受ける。これらの制限要因は、すべて周波数に依存している。特にギガヘルツ周波数では通常、基板損失が最大の損失要因になる。
【０００６】
一般に、基板損失の原因が見出されるのは、インダクタコイルと基板との間の寄生容量の発生と、基板の抵抗率とにおいてである。シリコン基板内の電流の損失を防止するために使用されている従来の方法には、シリコン基板の抵抗率を上昇させるステップが含まれる。別の方法には、インダクタとシリコン基板面との間の間隔を拡大するステップが含まれる。
【０００７】
自己共振周波数（ＳＲＦ）とは、インダクタの寄生容量がインダクタの理想インダクタンスと共振する周波数を指す。このＳＲＦにより、インダクタコイルを使用できる周波数範囲が制限される。このＳＲＦは通常、巻線間寄生容量やインダクタコイルと基板間との間の寄生容量などの寄生容量によって低下するものである。
【０００８】
スパイラルインダクタの基板損失を低減するための様々な方法が、最新技術で公知である。一例として、ある方法は、損失基板の影響を解消するように、インダクタコイルとシリコン基板との間に固体のグランドシールドを挿入するステップを採用している。ここでのシールド効果は、ドープされたポリシリコン層又は金属層を使用することによって得られる。不都合な点としては、磁気的に誘起された渦電流がこの固体のグランドシールドで発生して、インダクタ電流とは反対方向に流れることが挙げられる。負の相互結合により、スパイラルインダクタのインダクタンスが低下し、その結果、Ｑ値も低下する。
【０００９】
例えば、米国特許第８５５９１８６号明細書、米国特許第８４２７２６６号明細書及び米国特許第９８８３５９０号明細書によれば、パターン化されたグランドシールドをインダクタコイルとシリコン基板との間に挿入することができる。このパターン化されたグランドシールドは損失基板を保護し、パターン化されたグランドシールドでの渦電流の発生が大幅に抑制されるようにパターン化されている。これにより、Ｑ値の適度な上昇が実現され得る。このパターン化されたグランドシールドの使用に際し、不都合となる点としては、ＳＲＦを低下させる別の寄生容量が発生することで、インダクタコイルの周波数適用範囲も狭まることが挙げられる。
【００１０】
別の方法では、スパイラルインダクタと基板との間に厚い誘電体層、例えば酸化層又はポリイミド層を挿入するステップを採用している。この場合インダクタは、最上部のＣＭＯＳ金属スタックの上に配置された厚いポリイミド層上に設置されている。これにより、基板への寄生容量が減少している。この方法の不都合な点は、いくつかの追加のプロセスステップが必要になることであり、これらのプロセスステップは、標準的なＣＭＯＳ作製プロセスの一部ではない。
【００１１】
例えば、米国特許第６１６９００８号明細書によれば、シリコン基板内にトレンチをエッチングし、それをアモルファスシリコン材料又は誘電体材料で充填するステップを含む方法が開示されている。この方法によれば、スパイラルインダクタはトレンチの上方に形成されている。
【００１２】
例えば、米国特許第８３２４６９２号明細書では、インダクタコイルの下の金属間誘電体スタック内に空洞を形成するステップを含む別の方法が開示されている。インダクタコイルと基板との間の寄生容量は、この空洞に関連して実効比誘電率が低下することにより、減少している。
【００１３】
スパイラルインダクタの高いＱ値を実現するための同様のアプローチについては、米国特許７１０５４２０号明細書、米国特許７２５５８０１号明細書、米国特許６４３７４１８号明細書、及び米国特許６３５５５３５明細書に開示されている。
【００１４】
別の方法によれば、マイクロマシニングプロセスを用いて、インダクタの下のシリコン材料を選択的に除去することにより、基板損失の低減を実現している（例えば、Ｃｈａｎｇらによる「Ｌａｒｇｅ  Ｓｕｓｐｅｎｄｅｄ  Ｉｎｄｕｃｔｏｒｓ  ｏｎ  Ｓｉｌｉｃｏｎ  ａｎｄ  ｔｈｅｉｒ  ｕｓｅ  ｉｎ  ａ  ２−μｍ  ＣＭＯＳ  ＲＦ  Ａｍｐｌｉｆｉｅｒ」、ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ誌、第１４巻２４６〜２４８頁（１９９３年５月）、及びＯｚｇｕｒらによる「Ｈｉｇｈ  Ｑ  ｂａｃｋｓｉｄｅ  Ｍｉｃｒｏｍａｃｈｉｎｅｄ  ＣＭＯＳ  Ｉｎｄｕｃｔｏｒｓ」、ＩＥＥＥ回路とシステムに関する国際シンポジウム会報、第２巻５７７〜５８０頁（１９９９年）を参照のこと）。この方法を用いることで、Ｑ値を効果的に改善することができるが、ただし、この方法を用いる際に不都合となる点は、パッケージング歩留まりの低下や長期的な機械的安定性などの信頼性に関する課題が発生することにある。
【００１５】
別の方法が米国特許第６９２２１２７号明細書に開示されている。この開示されている方法によれば、作製プロセスの最終ステップ中に、インダクタが基板から持ち上げられる。インダクタコイルが垂直方向に向くことにより、基板損失が小さくなり、さらにシリコン面積の消費が減少している。前述の場合と同様に、この方法は、パッケージング歩留まりの低下や長期的な機械的安定性などの、信頼性に関する課題を誘発する可能性がある。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
前述の従来技術の方法に関連する技術的課題を克服するために、所与のインダクタンス値に対し、Ｑ値が改善され、自己共振周波数（ＳＲＦ）が高まり、かつシリコン面積の消費が減少するなどの、特性パラメータが改良された内蔵スパイラルインダクタの作製方法を提供することを望むものである。具体的には、基板損失の少ない内蔵スパイラルインダクタの作製方法を提供することを望むものである。
【課題を解決するための手段】
【００１７】
特性パラメータが改良された内蔵スパイラルインダクタの作製方法の例示的な実施形態を、請求項１から１７に明記している。開示している方法に従って作製された内蔵スパイラルインダクタを備える製品デバイスの例示的な実施形態については、請求項１８に明記している。
【００１８】
例えば、以下に述べている本発明による作製方法は、第１の半導体ウェーハ上で標準的なＣＭＯＳの表側面作製プロセスを実行するステップと、高抵抗率のキャリアウェーハ（例えば、高オーミックシリコンウェーハ、又はガラスなどの誘電体材料から作製されているウェーハ、若しくはサファイアなどのセラミック材料から作製されているウェーハ）を第１の半導体ウェーハの表側面に恒久的に接合するステップと、デバイスウェーハのシリコン基板を、裏側面から数マイクロメートル（１２マイクロメートル未満、又は好ましくは３マイクロメートル未満）の最終厚さまで薄肉化するステップと、本スパイラルインダクタ専用の領域にある半導体基板を、マスク・エッチング・プロセスによって完全に除去し、結果として生じるギャップを誘電体材料（例えば、酸化シリコン又はスピンオン誘電体）で充填するステップと、この誘電体材料の上にあるウェーハの裏側面上にスパイラルインダクタコイルを形成するステップと、このインダクタコイルを、誘電体材料で充填されたギャップ内に配置されているシリコン貫通ビア（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎ  ｖｉａｓ：ＴＳＶ）によって表側面のＣＭＯＳ回路に接続するステップと、を含む。
【００１９】
第１の実施形態によれば、開示している特性パラメータが改良された内蔵スパイラルインダクタの作製方法は、標準抵抗率の半導体基板（例えば、シリコン基板又はシリコンエピタキシャル層）を有する第１の半導体ウェーハを設けるステップと、この半導体基板上に多層分離構造（例えば誘電体層）を配置するステップと、この多層分離構造内に埋め込まれる金属配線を形成するステップと、ウェーハを上下逆に反転させて、高抵抗率値の半導体基板（例えば高抵抗率のシリコンウェーハ、あるいはガラスウェーハ、又はガラス・オン・シリコン・ウェーハ、若しくはサファイアウェーハ）を有するキャリアウェーハを第１のウェーハの表側面に恒久的に接合するステップと、第１のウェーハの半導体基板を、裏側面から部分的に薄肉化するステップと、本スパイラルインダクタ専用の領域から半導体基板を除去することにより、ギャップを作成するステップと、このギャップを誘電体材料で充填するステップと、少なくとも１つの導電体層（例えば金属）を使用して、誘電体材料で充填したこのギャップの上にスパイラルインダクタを形成するステップと、誘電体材料で充填したギャップ内に配置され、残りのシリコン基板から離隔されているシリコン貫通ビア（ＴＳＶ）を形成するステップと、これらのシリコン貫通ビア（ＴＳＶ）によって、本スパイラルインダクタを基板の表側面の金属配線に接続するステップと、を含む。
【００２０】
別の実施形態によれば、開示している特性パラメータが改良された内蔵スパイラルインダクタの作製方法は、標準抵抗率の半導体基板（例えば、シリコン基板又はシリコンエピタキシャル層）を有する第１の半導体ウェーハを設けるステップと、この半導体基板上に多層分離構造（例えば誘電体層）を配置するステップと、この多層分離構造内に埋め込まれる金属配線を形成するステップと、ウェーハを上下逆に反転させて、高抵抗率値の半導体基板を有するキャリアウェーハを第１のウェーハの表側面に恒久的に接合するステップと、第１のウェーハの半導体基板を、裏側面から部分的に薄肉化するステップと、本スパイラルインダクタ専用の領域から半導体基板を除去することにより、ギャップを作成するステップと、このギャップを誘電体材料で充填するステップと、少なくとも２つの導電体層（例えば金属層）を使用して、誘電体材料で充填したこのギャップの上に、複数の巻線を有するスパイラルインダクタを形成するステップであって、誘電体層上に配置される第１の金属層を使用して、少なくとも１つ下部パスを形成している、ステップと、誘電体材料で充填したギャップ内に配置され、残りのシリコン基板から離隔されているシリコン貫通ビア（ＴＳＶ）を形成するステップと、これらのシリコン貫通ビア（ＴＳＶ）によって、本スパイラルインダクタを基板の表側面の金属配線に接続するステップと、を含む。
【００２１】
実行可能な別の実施形態によれば、開示している特性パラメータが改良された内蔵スパイラルインダクタの作製方法は、標準抵抗率の半導体基板（例えば、シリコン基板又はシリコンエピタキシャル層）を有する第１の半導体ウェーハを設けるステップと、この半導体基板上に多層分離構造（例えば誘電体層）を配置するステップと、この多層分離構造内に埋め込まれる金属配線を形成するステップと、ウェーハを上下逆に反転させて、高抵抗率値の半導体基板を有するキャリアウェーハを第１のウェーハの表側面に恒久的に接合するステップと、第１のウェーハの半導体基板を、裏側面から部分的に薄肉化するステップと、本スパイラルインダクタ専用の領域から半導体基板を除去することにより、ギャップを作成するステップと、このギャップを誘電体材料で充填するステップと、１つの導電体層（例えば金属層）を使用して、誘電体材料で充填したこのギャップの上に、複数の巻線を有するスパイラルインダクタを形成するステップであって、基板の表側面に設けられる１つ又は複数の金属層を使用して、少なくとも１つ下部パスを形成している、ステップと、この少なくとも１つの下部パスを本スパイラルインダクタに接続する、シリコン貫通ビア（ＴＳＶ）を形成するステップと、誘電体材料で充填したギャップ内に配置され、残りのシリコン基板から離隔されており、本スパイラルインダクタを基板の表側面の金属配線に接続するシリコン貫通ビア（ＴＳＶ）を形成するステップと、を含む。
【００２２】
本発明のこれら及び別の例示的な実施形態、特徴並びに利点を以下の発明を実施するための形態に記載しており、これらの実施形態を、本明細書及びその特許請求の範囲、並びに添付の図面に記載しているように実践することにより、当業者にはその一部が容易に明らかになるであろう。前述の発明の概要及び以下の発明を実施するための形態の両方は単なる例示に過ぎず、特許請求の範囲の性質及び特徴を理解するための概要又は枠組みの提供を意図したものであることを理解されたい。
【図面の簡単な説明】
【００２３】
添付の図面は、本発明のより良好な理解をもたらすために含まれており、本明細書に組み込まれてその一部を構成している。これらの図面は１つ又は複数の実施形態を示すものであり、発明を実施するための形態と共に、様々な実施形態の原理及び動作を説明する役割を果たしている。
【図１】従来技術による、内蔵スパイラルインダクタの概略図である。
【図２】従来技術による、内蔵スパイラルインダクタの等価回路の概略図を示す。
【図３】本方法の一実施形態に従って作製された、内蔵スパイラルインダクタの概略図である。
【図４】本方法の一実施形態に従って作製された、内蔵スパイラルインダクタの概略上面図である。
【図５】本方法の別の実施形態に従って作製された、内蔵スパイラルインダクタの概略断面図である。
【図６】本方法の別の実施形態に従って作製された、内蔵スパイラルインダクタの概略トップダウン図である。
【図７】本方法の実行可能な別の実施形態に従って作製された、内蔵スパイラルインダクタの概略断面図である。
【図８ａ】好ましい実施形態による、内蔵スパイラルインダクタの作製方法の作製ステップを示す。
【図８ｂ】好ましい実施形態による、内蔵スパイラルインダクタの作製方法の作製ステップを示す。
【図８ｃ】好ましい実施形態による、内蔵スパイラルインダクタの作製方法の作製ステップを示す。
【図８ｄ】好ましい実施形態による、内蔵スパイラルインダクタの作製方法の作製ステップを示す。
【図８ｅ】好ましい実施形態による、内蔵スパイラルインダクタの作製方法の作製ステップを示す。
【図８ｆ】好ましい実施形態による、内蔵スパイラルインダクタの作製方法の作製ステップを示す。
【図８ｇ】好ましい実施形態による、内蔵スパイラルインダクタの作製方法の作製ステップを示す。
【図８ｈ】好ましい実施形態による、内蔵スパイラルインダクタの作製方法の作製ステップを示す。
【図８ｉ】好ましい実施形態による、内蔵スパイラルインダクタの作製方法の作製ステップを示す。
【図８ｊ】好ましい実施形態による、内蔵スパイラルインダクタの作製方法の作製ステップを示す。
【発明を実施するための形態】
【００２４】
本発明の例示的な実施形態は、Ｑ値が上昇し、自己共振周波数（ＳＲＦ）が高まり、かつ基板損失が低減したなどの、特性パラメータが改良された、高品質の内蔵スパイラルインダクタを作製する方法に関して、以下にさらに詳述するものである。
【００２５】
図１は、従来技術による、内蔵スパイラルインダクタを備える半導体ＩＣデバイスの概略断面図である。ＣＭＯＳ作製に使用される標準的な低抵抗率のシリコン基板（１０１）上に、ＣＭＯＳデバイス及び回路が形成されている。ゲート及びソース／ドレインコンタクトと共にＭＯＳトランジスタ（１４０）を図示しており（ウェル及びゲートコンタクトは図示せず）、基板（１０１）内及び基板（１０１）上に複数のＣＭＯＳデバイスが形成されている状態を示している。誘電体層（１１０）（プリメタル誘電体／金属間誘電体）がシリコン基板上に配置され、金属配線がこの誘電体層内に形成されている。誘電体層（１１０）の上にインダクタ（１１７ｓ）が配置されている。本インダクタ（１１７ｓ）は、基板（１００）の表面に相対する平面に平行な平面内に作製された、平面スパイラルコイル（スパイラルインダクタ）である。本スパイラルインダクタ（１１７ｓ）の両端（ポート）は、ビア（１１６ａ）及び（１１６ｂ）によって配線に接続されている。本スパイラルインダクタが複数の巻線を有する場合は、下部パス（１１５ｃ）が必要となる。この下部パス（１１５）は、ビア（１１６ｃ）及び（１１６ｄ）によってスパイラルインダクタ（１１７ｓ）に接続されている。多くの場合、厚い余剰金属層を使用して、標準ＣＭＯＳ配線の上にインダクタコイルを形成する。次いで、最上のＣＭＯＳ標準金属層が下部パスに使用される。最後に、ポリイミドなどのパッシベーション層（２２０）が施される。
【００２６】
図２は、従来技術による、内蔵インダクタコイルの等価回路の概略図を示す。ＬｓとＲｓとは、それぞれインダクタコイルのインダクタンスと直列抵抗とを表しており、ここで、Ｃｓはインダクタの巻線間寄生容量を指す。Ｃｏｘは、インダクタと基板との間の寄生容量を表す。ＲｓｕｂとＣｓｕｂとは、それぞれ基板抵抗率と基板寄生容量とを表す。
【００２７】
スパイラルインダクタを流れる交流電流は、ファラデーの法則に従って、下にある導電性基板にイメージ電流（渦電流）を誘導する。このイメージ電流は、レンツの法則に従って、スパイラルインダクタ内で当該電流方向とは反対方向を向き、その結果インダクタンスが低下し、このためにスパイラルインダクタのＱ値も低下することになる。基板抵抗率Ｒｓｕｂが低くなるほど、Ｑ値の低下が顕著になる。
【００２８】
インダクタの基板損失を低減するために、抵抗率Ｒｓｕｂの値が大きい基板１００を使用することが有益となるであろう。ただし、高オーミック基板は多くの場合、製品チップのＣＭＯＳ部には適していない。サファイアやＧａＡｓなどの非導電性基板上にディスクリートインダクタを形成することができるが、単位コストや組立コストが増加することになる。
【００２９】
高Ｑ値を実現するためには、Ｃｏｘを低減することも望ましいであろう。また、スパイラルインダクタから基板への容量結合が発生することで基板電位が変化して、変位電流が誘起され、これによって基板損失がさらに増大する可能性がある。内蔵スパイラルインダクタの場合、Ｃｏｘは誘電体層の比誘電率、誘電体層の厚さ、及びスパイラルインダクタのサイズによって決まる。プリメタル誘電体／金属間誘電体層の厚さと比誘電率とは通常、ＣＭＯＳ作製プロセスによって得られるため、これらを容易に変更することはできない。
【００３０】
図１に示すスパイラルインダクタのＱ値の標準値は、約３〜１０の範囲内である。スパイラルインダクタを作製するためにＣＭＯＳプロセスフローに厚い余剰金属層を付加した場合、インダクタの直列抵抗が低下するため、約１０〜２０のＱ値に到達する可能性がある。
【００３１】
図３は、開示している本方法の第１の実施形態に従って作製された、内蔵スパイラルインダクタ（１００ｓ）を備える半導体ＩＣデバイスの概略断面図である。図３の断面図には、内蔵スパイラルインダクタを備える製品チップ（１００）の３つの異なる領域（１）、（２）及び（３）を示している。領域（１）は、製品チップのＣＭＯＳ回路部を示す。領域（２）は、製品チップにおける内蔵スパイラルインダクタ専用の領域を示す。領域（３）は、製品チップの入出力（Ｉ／Ｏ）部を示す。図の左側には、ゲート及びソース／ドレインコンタクトを含むＭＯＳトランジスタ（１４）を示している。ＭＯＳトランジスタ（１４）は基板（１１）の一部に形成されており、基板（１１）上に複数のＣＭＯＳデバイス及び回路が形成されている状態を示している。シリコン基板（１１）の抵抗率は、ＣＭＯＳ作製で使用される標準的な抵抗率である。シャロー・トレンチ・アイソレーション（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ：ＳＴＩ）を用いて、デバイスを互いから分離することができるが、これについては図に図示していない。コンタクト、いくつかの金属層、及び金属間ビアを含む標準ＣＭＯＳメタライゼーションが形成されている。多層誘電体スタックとして堆積されている層（１３）は、プリメタル誘電体／金属間誘電体を含む。金属パッド（１５ａ）により、本スパイラルインダクタ内の１ポートへの接続が可能となっている。金属パッド（１５ｄ）により、ボンディングパッドへの接続が可能となっている。金属パッド（１５ａ）及び（１５ｄ）は、第１のＣＭＯＳ金属層によって形成され得る。図３に示すように、ＭＯＳトランジスタ（１４）と配線とが誘電体層（１３）内に形成された状態で基板（１１）は反転され、次いで誘電体層（１３）の上面にキャリアウェーハ（２０）が接合されている。このキャリアウェーハ（２０）の抵抗率は高い。
【００３２】
本発明の一実施形態によれば、このキャリアウェーハ（２０）は高オーミックシリコンウェーハである。別の実施形態では、このキャリアウェーハは、ガラスなどの誘電体材料から作製されている。別の実施形態では、このキャリアウェーハは、サファイア（Ａｌ２Ｏ３）などのセラミック材料から作製されている。シリコン基板（１１）は裏側面から薄肉化されている。薄肉化した後の基板の厚さは１２マイクロメートル未満、又は好ましくは３マイクロメートル未満である。さらに、図３に示すように、残りのシリコン基板（１１）は本スパイラルインダクタ専用の領域２から、マスク・エッチング・プロセスによって完全に除去される。図３において（２１ａ）によって示す、基板内に結果として生じるトレンチ又はギャップは、誘電体層（２１）によって充填される。誘電体層（２１）は、薄肉化基板の裏面（１１ｂ）にも配置されている。誘電体層（２１）の平坦化面上に、金属層（１７）が形成されている。標準ＣＭＯＳ配線の一部がチップの表側面に形成された状態の裏側面上に形成されている、金属層（１７）の一部を、シリコン貫通ビア（ＴＳＶ）（１６ａ）及び（１６ｄ）が接続している。これらのＴＳＶは、製品チップにおいて、基板がエッチング除去され、次いで誘電体材料（２１）に置き換えられている領域に形成される。具体的には、ＴＳＶ（１６ａ）はギャップ（２１ａ）内に配置される。金属層（１７）を使用した金属構造（１７ｓ）により、１つの巻線を有するスパイラルインダクタ（１００ｓ）が形成されている。本スパイラルインダクタは、シリコン基板が除去される領域（２１ａ）内に全体的に配置されている。製品チップのＩ／Ｏ部３では、外部接続用のボンディングパッド（１７ｄ）が、チップの裏側面上の金属層（１７）を使用して形成されている。このボンディングパッド（１７ｄ）は、ＴＳＶ（１６ｄ）によって表側面上の配線に電気的に接続されている。その上にパッシベーション層（２２）が配置され、マスク／エッチングプロセスによってボンディングパッド（１７ｄ）上で開口されている。
【００３３】
図４を参照すると、製品チップ（１００）におけるスパイラルインダクタ（１００ｓ）の概略上面図が示されている。図４の線Ａ−Ａ’は、図３に図示した本スパイラルインダクタの断面図の切断方向を示している。図４の上面図には、図３の製品領域（１）及び（３）を図示していない。図示しているスパイラルインダクタ（１００ｓ）は、１つの巻線、２つのポート、及び長方形形状を有する。本スパイラルインダクタのこれら２つのポートは、ＴＳＶ（１６ａ）及び（１６ｂ）によってＣＭＯＳ回路に接続されている。本スパイラルインダクタは、トレンチエッチング領域（２１ａ）の誘電体層（２１）上に形成されている。この領域では、シリコン基板（１１）が除去され、誘電体層（２１）でそのギャップが充填される。Ｓは、本スパイラルインダクタからトレンチエッチング領域（２１ａ）の縁部（２１ｐ）までの間隔を示している。この間隔Ｓは、１０マイクロメートル〜５００マイクロメートルの範囲内であり得る。なお、ＴＳＶ（１６ａ）及び（１６ｂ）から残りのシリコン基板（１１）までの間隔も、同様にＳとなる。
【００３４】
製品チップ（１００）内に形成された本スパイラルインダクタは、長方形形状を有する。本発明が八角形、六角形、又は円形などの長方形以外の形状を有するスパイラルインダクタにも同様に適用されることを、当業者であれば容易に理解するであろう。
【００３５】
さらに、製品チップ１００に形成された本スパイラルインダクタは、２つのポートを有する。本発明が３つ以上のポートを有するスパイラルインダクタにも同様に適用されることを、当業者であれば理解するであろう。
【００３６】
図３及び図４に示すスパイラルインダクタ（１００ｓ）は、キャリアウェーハ（２０）の抵抗率が高い値となるため、基板損失が少ない。キャリアウェーハ（２０）の抵抗率は、キャリア基板のタイプに依存する。一実施形態によれば、キャリア基板（２０）は高オーミックシリコンウェーハである。高オーミック基板の抵抗率を、１ｋオーム−ｃｍ〜１０ｋオーム−ｃｍの範囲内とすることができる。別の実施形態によれば、このキャリア基板はガラスウェーハである。実行可能な他の実施形態によれば、このキャリア基板はガラス・オン・シリコン・ウェーハである。本実施形態によれば、デバイスウェーハは、このガラス・オン・シリコン・ウェーハのガラス側面に接合されているパッケージング前に、ガラス・オン・シリコン・キャリアのシリコン材料がバックグラインドによって除去され得る。実行可能な別の実施形態によれば、このキャリア基板は、サファイア（Ａｌ２Ｏ３）などのセラミックウェーハである。
【００３７】
図３及び図４に示すスパイラルインダクタ（１００ｓ）はまた、本スパイラルインダクタが形成される領域から低オーミックシリコン基板（１１）が完全に除去されるため、基板損失が少ない。また、本スパイラルインダクタは、低オーミックシリコン基板を設けている製品チップ内の任意の領域から、間隔Ｓだけ離隔している。このようにして、基板（１１）におけるイメージ電流の形成が大幅に抑制されている。
【００３８】
裏側面上の金属スパイラル（１７ｓ）と表側面の誘電体層（１３）の上面に接合されたキャリアウェーハとの間の総誘電体厚さが厚いため、スパイラルインダクタ（１００ｓ）とキャリア基板（２０）との間の寄生容量が少なくなっている。
【００３９】
この総誘電体厚さは、プリメタル誘電体／金属間誘電体を含む誘電体層（１３）の厚さと、ギャップ（２１ａ）内部の誘電体層（２１）の厚さとの合計によって得られる。
【００４０】
シリコン基板を設けている領域まで間隔ＳだけＴＳＶが離隔しているため、ＴＳＶ（１６ａ）及び（１６ｂ）と残りのシリコン基板（１１）との間の寄生容量は少なくなっている。
【００４１】
図５及び図６は、本発明の別の実施形態に従って作製された、内蔵スパイラルインダクタを備える製品チップの概略図である。図５に示す断面図から分かるように、この製品チップ（２００）は、（１７）及び（１９）によって示す２つの金属層が裏側面上に形成されているという点で、製品チップ（１００）とは異なっている。先行実施形態と同様に、シリコンが除去され、次いで結果として生じるギャップが誘電体材料（２１）で充填されている領域（２１ａ）内に、本スパイラルインダクタが配置されている。スパイラルインダクタ（２００ｓ）は、第２の金属層（１９）によって形成された金属スパイラル（１９ｓ）を備える。本スパイラルインダクタは複数の巻線を有していてもよい。図５に示すように、下部パス（１７ｕ）は、裏側面上にある第１の金属層（１７）によって設けられている。多層金属構造（１５ａ）、（１６ａ）及び（１７ａ）により、表側面上に形成された標準ＣＭＯＳ配線から、裏側面上に形成された本スパイラルインダクタの第１のポートへの接続が可能となっている。多層金属構造（１５ｂ）、（１６ｂ）及び（１７ｂ）により、表側面上に形成された標準ＣＭＯＳ配線から、本スパイラルインダクタの第２のポートへの接続が可能となっている。裏側面上の第１及び第２の金属層はパッシベーション層（２２）内に形成され、このパッシベーション層（２２）は酸化シリコン層又はポリイミド層で作製され得る。パッシベーション層（２２）は、製品チップを外部に接続するためのボンディングパッドに対応する開口部を有する。
【００４２】
図６を参照すると、製品チップ（２００）における本スパイラルインダクタの概略上面図が示されている。図６の線Ａ−Ａ’は、図５の本スパイラルインダクタの断面切断方向を示している。製品チップ（２００）における例示的なスパイラルインダクタ（２００ｓ）は、１．５巻線を有する。下部パス（１７ｕ）と、ポート接続部（１６ａ）、（１７ａ）及び（１６ｂ）、（１７ｂ）とを示している。本スパイラルインダクタは、トレンチエッチング領域（２１ａ）内に形成されている。この領域では、シリコン基板（１１）が除去され、次いで結果として生じるギャップが誘電体（２１）で充填されている。Ｓは、本スパイラルインダクタからトレンチエッチング領域（２１ａ）の縁部（２１ｐ）までの間隔を示している。先行実施形態と同様に、間隔Ｓは１０マイクロメートル〜５００マイクロメートルの範囲内である。なお、ＴＳＶ（１６ａ）及び（１６ｂ）から残りのシリコン（１１）までの間隔も、同様にＳとなる。
【００４３】
製品チップ（２００）内に形成された本スパイラルインダクタは、１．５巻線を有する。本発明が１．５巻線よりも多い巻数を有するスパイラルインダクタにも同様に適用されることを、当業者であれば容易に理解するであろう。製品チップ（２００）内に形成された本スパイラルインダクタは、長方形形状を有する。本発明が八角形、六角形、又は円形などの長方形以外の形状を有するスパイラルインダクタにも同様に適用されることを、当業者であれば容易に理解するであろう。また、製品チップ（２００）内に形成された本スパイラルインダクタは、非対称構造を有する。本発明が対称構造を有するスパイラルインダクタにも同様に適用されることを、当業者であれば容易に理解するであろう。さらに、製品チップ（２００）内に形成された本スパイラルインダクタは、２つのポートを有する。本発明が３つ以上のポートを有するスパイラルインダクタにも同様に適用されることを、当業者であれば理解するであろう。円形形状及び対称構造を有するスパイラルインダクタがＱ値の改善をもたらし得ることを、本発明者らも理解している。
【００４４】
図７は、本発明の別の実施形態に従って作製された、内蔵スパイラルインダクタを備える製品チップの概略断面図である。図３及び図４に示す第１の実施形態と同様に、製品チップ（３００）に内蔵された本スパイラルインダクタは、裏側面に配置された１つの金属層（１７）のみによって形成されている。第１の実施形態とは異なり、本スパイラルインダクタ（３００ｓ）が複数の巻線を有すると仮定している。必要となる下部パスは、表側面上に形成された金属層によって形成されており、なおかつ多層誘電体（１３）内に埋め込まれている。図７に示すように、下部パス（１５ｕ）は、製品チップの表側面上にある第１の金属層によって作製されている。この下部パスは、ＴＳＶ（１６ｃ）及び（１６ｄ）によって金属スパイラル（１７ｓ）の両端に接続されている。当業者には容易に理解されるように、表側面上にある複数の金属層を使用して、この下部パスを形成することができる。ここで下部パスに使用される複数の金属層は、相互接続ビアによって短絡されている。下部パスを形成するために使用される金属層が多いほど、下部パスの直列抵抗は低下する。ただし、下部パスを形成するために使用される金属層が多いほど、下部パスとキャリア基板（２０）との間の寄生容量も増加することになる。
【００４５】
図７に示す例示的な実施形態の特徴は、複数の巻線を有するスパイラルインダクタが、裏側面上に１つの金属層のみが配置された状態で、裏側面上に形成されているということにある。この場合、２つの金属層を含む裏側面上にスパイラルインダクタを形成している第２の実施形態と比較して、典型的にはコスト面で優位に立つ。さらに、ギャップ（２１ａ）内部の誘電体層（２１）の厚さが厚いため、下部パスと本インダクタコイルとの間の寄生容量が少なくなり得る。
【００４６】
図８ａから図８ｊを参照すると、本発明の一実施形態による、基板損失の少ない内蔵スパイラルインダクタを備える製品チップ（２００）の作製方法が開示されている。なお、当業者には容易に理解され得るように、本実施形態による作製方法は、本発明の他の例示的な実施形態による製品チップ（１００）及び（３００）の作製方法とは実質的に相違しない。
【００４７】
本発明の本実施形態によれば、図８ａでは、シリコンエピタキシャル層（１１）を有するシリコン基板（１０）が設けられており、前記シリコン基板（１０）は、第１の面（１０ａ）及び第２の面（１０ｂ）を有する。第１の面（１０ａ）と第２の面（１０ｂ）とは、互いに平行である。このシリコン基板は高濃度にドープされており、その厚さＴ１は数百マイクロメートルの範囲内である。例えば、シリコン基板の厚さＴ１は、５００マイクロメートル〜８００マイクロメートルであり得る。シリコンエピタキシャル層は第１の面（１０ａ）上で成長する。このシリコンエピタキシャル層のドーピングレベルは低く、ＣＭＯＳデバイスの形成に適している。このシリコンエピタキシャル層の抵抗率は１オーム−ｃｍ〜１００オーム−ｃｍの範囲内、好ましくは１０オーム−ｃｍ〜２０オーム−ｃｍの範囲内であってもよい。エピタキシャル層（１１）の厚さＴ２は１５マイクロメートル未満、好ましくは６マイクロメートル未満である。基板及びエピタキシャル層の両方がｐ型ドープ領域であってもよいが、ｎ型ドーピングも両方において可能である。
【００４８】
開示している作製方法の別の実施形態によれば、その第１の面上でエピタキシャル層を何ら成長させていない半導体基板が使用されてもよい。その場合、半導体基板の抵抗率は、第１の面（１０ａ）上でのＣＭＯＳデバイスの形成に適するように選択される。
【００４９】
実行可能な別の実施形態によれば、シリコン・オン・インシュレータ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ：ＳＯＩ）基板も同様に使用され得る。この場合、埋め込み酸化層（ｂｕｒｉｅｄ  ｏｘｉｄｅ：ＢＯＸ）上に配置されるシリコンの抵抗率は、ＣＭＯＳデバイスの形成に適したものとなる。ＢＯＸ上に形成されるシリコンの厚さは、３マイクロメートル未満であってもよい。ＳＯＩ基板のシリコンキャリアの抵抗率は、任意のものであってもよい。
【００５０】
本発明のさらなる実施形態によれば、半導体基板は、第１の面（１０ａ）上でＳｉＧｅエピタキシャル層を成長させていてもよい。本発明の範囲から逸脱することなく、他の基板の選択を取り入れることができる。
【００５１】
図（８ｂ）では、製品チップにおける３つの異なるシリコン基板領域を（１）、（２）、及び（３）によって示している。領域（１）は、ＣＭＯＳデバイス及び回路が形成される、当該チップの基板領域を示している。領域（２）は、本スパイラルインダクタ専用の基板領域を示している。領域（３）は、外部接続用のボンディングパッドも設けられた、Ｉ／Ｏ回路に使用される基板領域を示している。
【００５２】
図８ｂの右側には、ＭＯＳトランジスタ（１４）を図示している。図示のＭＯＳトランジスタ（１４）は、シリコン領域１のシリコンエピタキシャル層（１１）上に複数のデバイス及び回路が形成されている状態を示している。好ましくは、図８ｂには図示していないシャロー・トレンチ・アイソレーション（ＳＴＩ）構造をシリコンエピタキシャル層（１１）の表面（１１ａ）に形成して、デバイスを互いから分離させてもよい。
【００５３】
第１の面（１３ａ）を有する多層誘電体スタック（１３）は、回路の金属配線が形成されるプリメタル誘電体／層間誘電体層（ＰＭＤ／ＩＬＤ）を含む。多層誘電体スタックで使用される典型的な材料には、ホウ素リンケイ酸ガラス（ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ：ＢＰＳＧ）、オルトケイ酸テトラエチル（ｔｅｔｒａｅｔｈｙｌ  ｏｒｔｈｏｓｉｌｉｃａｔｅ：ＴＥＯＳ）、並びに多孔質ｌｏｗ−ｋ誘電体及び非多孔質ｌｏｗ−ｋ誘電体がある。金属配線は複数の金属層、及びこれらの金属層を垂直方向に接続しているビアを含む。当該メタライゼーションは、アルミニウム（Ａｌ）ベース又は銅（Ｃｕ）ベースになり得る。簡略化のために、図（８ｂ）には金属層を１つのみ示している。金属層（１５ａ）、（１５ｂ）及び（１５ｄ）は、少なくとも１つの金属層で形成された金属パッドをもたらしている。製品チップを外部に接続するためのボンディングパッドは、基板の第１の面には設けられていない。
【００５４】
図８ｃを参照すると、基板（１０）は上下逆に反転され、また多層誘電体スタック（１３）の第１の面（１３ａ）にキャリア基板（２０）が恒久的に接合されている。
【００５５】
本発明の一実施形態によれば、キャリア基板（２０）を、好ましくはその電気抵抗率が１ｋオーム−ｃｍ〜１０ｋオーム−ｃｍの範囲内である、高オーミックシリコン基板とすることができる。本発明の別の実施形態によれば、キャリア基板（２０）は誘電体材料（例えば、ガラス）から作製され得る。本発明の実行可能な別の実施形態によれば、ガラス・オン・シリコン基板も同様に使用され得る。実行可能なさらなる実施形態によれば、セラミック基板（例えば、Ａｌ２Ｏ３）が使用され得る。当業者であれば、同じ目的を満たす他の基板の選択を取り入れることができる。
【００５６】
ボンディングプロセスの一実施例を以下に記載する。誘電体多層スタックの上面（１３ａ）が平坦化される。この平坦化は、酸化シリコンを堆積し、次いで化学機械研磨（ｃｈｅｍｉｃａｌ−ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）によってこの酸化シリコン層を研磨することで成される。高い平面性を実現するために、酸化シリコンを堆積し、次いでＣＭＰによってこの酸化シリコンを研磨する本ステップが数回実行され得る。その後この上面は、不活性ガスを用いたプラズマプロセスによって活性化される。次いで、適切な機械力又は圧力を加えることにより、誘電体スタックの平坦化され、かつプラズマ活性化された第１の面（１３ａ）にキャリア基板（２０）が取り付けられる。ここでボンディングを強化するために、低温焼付けが行われる。この焼付けプロセスの温度は、４５０℃以下の範囲内であってもよい。これら２つの面間のボンディングは、ファンデルワールス力に依存するものと考えられる。このボンディング方法により、高オーミックシリコン基板のシリコン面に酸化シリコン面を接合することが可能となる。また、ガラス基板又はセラミック基板の表面に酸化シリコン面を接合することも可能である。使用できる他の接合方法が存在する。それらのいくつかでは接着剤が使用されており、この接着剤によって、デバイス基板の上面の酸化シリコン面とキャリアとの間で安定したボンディングが実現され得る。
【００５７】
記載しているプロセスの詳細は、参照としてその全体が本明細書に組み込まれる欧州特許第２９１３８４７号明細書にも開示されている。
【００５８】
キャリア基板（２０）を機械的支持体として使用することで、基板（１０）が裏側面から加工処理され得る。図８ｄに示すように、第２の面（１０ｂ）を起点に基板材料が除去される。この基板除去プロセスは、バックグラインド、ウェットエッチング、及び／又は化学機械研磨（ＣＭＰ）を含んでいてもよい。シリコン基板をわずか数マイクロメートルにまで至る最終厚さまで、均一に制御して薄肉化する一方法について、以下に記載する。
【００５９】
第１のステップでは、高濃度にドープされたシリコン材料の大部分がバックグラインドによって除去される。このバックグラインドは、低濃度にドープされたエピタキシャル層（１１）に到達する前に停止される。第２のステップでは、高濃度にドープされたシリコン基板（１０）のドーピング密度とシリコンエピタキシャル層（１１）のドーピング密度とに差が生じるために、低濃度にドープされたエピタキシャル層上で選択的に停止させるシリコン・ウェット・エッチングが実行される。第３のステップでは、化学機械研磨（ＣＭＰ）が実行され、ウェット・エッチング・ステップ後のシリコン粗さが低減する。この化学機械研磨がシリコンエピタキシャル層（１１）内へと進むにつれて、最終厚さＴ３はエピタキシャルシリコン層の初期厚さＴ２よりも薄くなる。エピタキシャル層の初期厚さによっては、シリコンの最終厚さＴ３は１２マイクロメートル未満になり得る。より好ましくは、このシリコンの最終厚さＴ３は３マイクロメートル未満である。
【００６０】
シリコンエピタキシャル層のない低濃度にドープされた基板が使用される場合、この薄肉化プロセスは、バックグラインド及び化学機械研磨（ＣＭＰ）のみを含むものであってもよい。干渉計による厚さ測定を適用して、残りのシリコン厚さＴ３が確実かつ適切に制御されるようにしてもよい。シリコン・オン・インシュレータ基板が使用される場合、この薄肉化プロセスはバックグラインドと、選択的シリコン・ウェット・エッチングと、それに続くＢＯＸのウェット除去とを含んでいてもよい。
【００６１】
記載しているプロセスの詳細は、欧州特許第２９１３８４７号明細書に開示されている。
【００６２】
図８ｅを参照すると、少なくともトレンチ（２１ａ）及び（２１ｂ）がマスク・ドライ・エッチング・プロセスによって形成され、このプロセスは多層誘電体スタック（１３）上で選択的に停止される。このマスク（図８ｅには図示せず）はパターン化フォトレジスト、あるいは、好ましくは酸化シリコン又は窒化シリコンから作製されたハードマスクであり得る。ＳＦ６−Ｏ２、ＳＦ６−ＨＢｒ−Ｏ２又はＳＦ６−ＣＨＦ３−Ｏ２などのガス化学を使用する異方性反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈ：ＲＩＥ）プロセスは、下にある誘電体及びマスキング材料に対して高エッチング速度と高選択性とをもたらすことができるため、シリコン・エッチング・プロセスに適している。このようなＲＩＥプロセスは当業者にとっては公知のプロセスである。このマスク・ドライ・エッチング・プロセスにより、シリコンエピタキシャル層（１１）の全厚さＴ３が除去され、トレンチの底部の誘電体面（１３ｂ）が露出する。このマスク・ドライ・エッチング・プロセスにより、シリコンエピタキシャル層内にトレンチギャップ（２１ａ）が、誘電体面（１３ｂ）に対応する底面と、側面（２１ｐ）とを有する形態で形成される。
【００６３】
表側面に形成された構造（例えば、シャロー・トレンチ・アイソレーション構造、ＳＴＩ）にトレンチフォトマスクを適切に位置合わせするには、位置合わせマークが必要となるが、この位置合わせマークは基板の表側面上に作成され、なおかつ基板の裏側面上でも視認できるようにしている。このような位置合わせマークを得るためのいくつかの技法が、当業者には利用可能である。
【００６４】
トレンチギャップ（２１ａ）は、本スパイラルインダクタコイル形成専用のシリコン領域（２）全体にわたって、横方向に延在している。このように、シリコンエピタキシャル層（１１）は領域（２）から完全に除去され、ここに本スパイラルインダクタが形成される。製品チップのＩ／Ｏ部専用のシリコン領域（３）には、少なくともさらに別のトレンチ（２１ｂ）が形成されている。
【００６５】
図８ｆを参照すると、裏側面上に誘電体層（２１）が堆積され、トレンチ（２１ａ）及び（２１ｂ）を完全に充填している。その際、誘電体材料は、表側面上に形成されたメタライゼーションを最小限に抑えないように、４００℃を超えない温度で処理される必要がある。この誘電体材料をＴＥＯＳ又はスピンオン誘電体、例えばスピンオングラス（ＳＯＧ）、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）又はベンゾシクロブテン（ＢＣＢ）とすることができる。トレンチを誘電体材料で充填する他の任意選択肢は、当業者にとっては公知のものである。化学機械研磨（ＣＭＰ）プロセスを適用して、誘電体層（２１）を平坦化することができる。その場合、エピタキシャル層（１１）のシリコンが露出する前にＣＭＰプロセスが停止される。Ｔ４は、エピタキシャル層上方の誘電体材料の厚さを示している。厚さＴ４は、シリコン厚さＴ３と比較して薄くなる可能性があるが、ゼロではない。
【００６６】
図８ｇに関連して示すように、ビア（１６ａ）、（１６ｂ）及び（１６ｄ）が、フォトマスク／ドライ・エッチング・プロセスによって裏側面からエッチングされている。これらのビア（１６ａ）、（１６ｂ）及び（１６ｄ）は全誘電体層（２１）に貫通エッチングされ、多層誘電体スタック（１３）内に及んでいる。このビア・エッチング・プロセスは、表側面のメタライゼーションで形成された金属パッド（１５ａ）、（１５ｂ）及び（１５ｄ）上で選択的に停止される。
【００６７】
マスキング材料（図８ｇには図示せず）を、パターン化フォトレジスト又はＴｉＮなどの金属とすることができる。フォトレジストマスクは通常、エッチングプロセスの直後に剥離されるが、金属マスクは本プロセスの後半で、たとえばビア（１６ａ）、（１６ｂ）及び（１６ｄ）への導電性材料充填後などに除去される必要がある。３マイクロメートル未満の好ましい厚さＴ３である場合、ビアエッチングの実行にはフォトレジストマスクが適している。ビア・エッチング・マスクは、基板の表側面上に形成された金属ランディングパッド（１５ａ）、（１５ｂ）及び（１５ｄ）に正確に位置合わせされなければならない。この正確な位置合わせは、表側面上に位置合わせ構造を作成し、これらを裏側面から視認できるようにすることで達成される。
【００６８】
図８ｈを参照すると、ビア（１６ａ）、（１６ｂ）及び（１６ｄ）は導電性材料（例えば、Ｔｉ／ＴｉＮバリア及びタングステン）で充填されている。ビアの充填が完了した後、誘電体層（２１）の上部に堆積した余剰金属は、エッチバック又はＣＭＰプロセスによって除去される。あるいは、ビアの導電性充填材料には、Ｔａ又はＴａ／ＴａＮバリア及び電気めっき銅が含まれていてもよい。
【００６９】
このようなプロセスは、通常は表側面のメタライゼーション方式に適用され、当業者にとっては公知のプロセスである。
【００７０】
第１の金属層、例えばアルミニウムは誘電体層（２１）の上面上に堆積されている。この金属層の厚さを、１マイクロメートル〜６マイクロメートルの範囲内とすることができる。金属構造（１７ａ）、（１７ｂ）、（１７ｕ）及び（１７ｄ）は、フォトマスク／ドライ・エッチング・プロセスによって形成されている。
【００７１】
金属構造（１７ｄ）は、製品チップの外部接続用のボンディングパッドを示している。ボンディングパッド（１７ｄ）はビア１６ｄ上に配置され、これらのビア１６ｄは、基板の表側面上に形成された金属パッド（１５ｄ）と電気的に接触している。こうした構造により、表側面上の回路からの電気信号に、外部接続用のボンディングパッドが設けられた裏側面上でアクセスできるようになっている。
【００７２】
金属構造（１７ａ）はビア（１６ｄ）上に配置され、このビア（１６ｄ）は、基板の表側面上に形成された金属（１５ａ）と接触している。これらの金属構造（１５ａ）、（１６ａ）及び（１７ａ）は、裏側面上に形成される本スパイラルインダクタと表側面上の配線との間に、共に第１の接続を形成している。
【００７３】
同様に、金属構造（１７ｂ）はビア（１６ｂ）上に配置され、このビア（１６ｂ）は、基板の表側面上に形成された金属（１５ｂ）と接触している。これらの金属構造（１５ｂ）、（ｌ６ｂ）及び（ｌ７ｂ）は、裏側面上に形成される本スパイラルインダクタと表側面上の配線との間に、共に第２の接続を形成している。
【００７４】
以降の図で明らかなように、金属構造（１７ｕ）は、複数の巻線を有するインダクタコイルの下部パスとして機能している。
【００７５】
金属構造（１７ａ）、（１７ｂ）、（１７ｕ）及び（１７ｄ）並びに露出誘電体層（２１）上に、パッシベーション層（図８ｈには図示せず）が堆積され得る。このパッシベーション層は、窒化シリコン又は酸窒化シリコン、あるいは酸化シリコンと窒化シリコンとのスタックであり得る。このパッシベーション層は、ボンディングパッド（１７ｄ）の上で開口されていてもよい。金属構造（１７ａ）、（１７ｂ）及び（１７ｕ）の上で、これらの金属構造が上方から接触を受けなければならない位置において、このパッシベーション層がさらに開口されていてもよい。
【００７６】
ビア（１６ａ）、（１６ｂ）及び（１６ｄ）は、誘電体材料（２１）で充填されたトレンチエッチング領域内に配置される。このように、これらのビアは互いから、そして残りのシリコンエピタキシャル層（１１）から電気的に分離されている。とりわけ、ビア（１６ａ）及び（１６ｂ）はシリコン領域から離隔している。このようにして、残りの基板とビア（１６ａ）及び（１６ｂ）との間の寄生容量が減少している。
【００７７】
ここで図８ｉを参照すると、本スパイラルインダクタコイルの形成が完了している。本スパイラルインダクタは、第２の金属層（１９）を備える。スパイラルコイル（１９）に使用される金属は、Ｃｕ、Ａｕ又はＡｌであってもよい。ＣｕはＡｕ（２．４４×１０−８オーム−ｍ）又はＡｌ（２．６５×１０−８オーム−ｍ）と比較して電気抵抗率の値が小さい（１．６８×１０−８オーム−ｍ）ため、好ましい選択であり得る。Ｃｕ（又はＡｕ）が使用される場合、金属層（１９）の厚さは３マイクロメートル〜３０マイクロメートルの範囲内であってもよい。Ａｌが使用される場合、厚さは４マイクロメートル〜８マイクロメートルの範囲内であってもよい。
【００７８】
実行可能な１つのＣｕベースのプロセスによれば、スパイラルインダクタ（１９）は、デュアル・ダマシン・プロセスを用いて形成される。この場合、本スパイラルインダクタが形成される層（２２）は、酸化シリコン又はｌｏｗ−ｋ誘電体であってもよい。デュアル・ダマシン・プロセスは、ウェーハの表側面に適用されるＣｕベースの相互接続方式において通常使用される。
【００７９】
あるいは、スパイラルインダクタ（１９）は、再配線層プロセスを用いて形成されてもよい。この場合、層（２２）は、そのようなポリイミド（ＰＩ）であるスピンオン誘電体を示している。この金属はＣｕ又はＡｕであり得る。再配線層プロセスは、ウェーハレベルのチップ・スケール・アセンブリ及びパッケージングに適用される、典型的なミドル・エンド・オブ・ライン（ｍｉｄ−ｅｎｄ−ｏｆ−ｌｉｎｅ：ＭＥＯＬ）プロセスである。再配線層プロセスは、当業者にとっては公知のプロセスである。
【００８０】
誘電体層（２２）は、本スパイラルインダクタのパッシベーションとして機能している。本スパイラルインダクタの巻線間寄生容量を低減するためには、低誘電率の誘電体材料が好ましい。
【００８１】
図８ｊを参照すると、ボンディングパッド（１７ｄ）の上の誘電体層（２２）に穴（２３）が開口されている。このようにして、完成した製品チップ（２００）を外部に接続するために、ボンディングパッドに接触することができる。
【００８２】
本発明による、Ｑ値が上昇し、なおかつ基板損失が少なくなっているなどの、特性パラメータが改良された内蔵スパイラルインダクタを作製する本方法に関連して、様々な利点があることが理解されるべきである。例えば、開示している方法では、ＣＭＯＳデバイスは依然として標準半導体基板上又は低抵抗率のシリコンエピタキシャル層上に形成されており、その一方で、本方法に従ってデバイスウェーハの裏側面上に作製される内蔵スパイラルインダクタの基板損失は、本インダクタコイルの下の領域にある基板を酸化層又は他の誘電体材料で置き換えることにより、大幅に低減している。インダクタコイルが作製される領域のシリコン基板を除去することによって得られるさらなる利点は、本インダクタコイルとデバイスシリコンとの間に生じる、ギガヘルツ周波数で顕著になるノイズ結合が大幅に抑制されることにある。
【００８３】
また、本作製プロセスにおいて裏側部から開始するためにデバイスウェーハに恒久的に接合される、キャリアウェーハに関連して生じる基板損失は、その抵抗率と、本インダクタコイルとキャリアウェーハとの間における誘電体スタックの厚さとに依存するものである。ガラス製又はサファイア製キャリアウェーハの場合、キャリアに関連して生じる基板損失は実質的にゼロとなり得る。
【００８４】
さらに、開示している方法は、寄生容量を低減することによって、本内蔵インダクタコイルのモデリングを簡略化することもできる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８ａ】
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【図８ｂ】
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【図８ｃ】
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【図８ｄ】
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【図８ｅ】
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【図８ｆ】
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【図８ｇ】
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【図８ｈ】
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【図８ｉ】
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【図８ｊ】
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【手続補正書】
【提出日】令和2年7月3日(2020.7.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板損失の少ない内蔵スパイラルインダクタを形成する方法であって、前記方法が以下の動作、すなわち、
−半導体基板を有する半導体ウェーハを設けるステップであって、前記半導体基板が第１の面（１０ａ）及び第２の面（１０ｂ）を有し、前記第１及び第２の面が、前記半導体基板の両側に配置されている、ステップと、
−前記第１の面（１０ａ）上に多層分離構造（１３）を配置するステップと、
−前記多層分離構造（１３）内に埋め込まれる金属配線（１５）を形成するステップと、
−高抵抗率のキャリアウェーハ（２０）を設けて、前記半導体基板の前記第１の面（１０ａ）が前記キャリアウェーハに面するように、前記キャリアウェーハ（２０）を前記半導体ウェーハに取り付けるステップと、
−前記半導体基板を、前記第２の面（１０ｂ）から薄肉化するステップと、
−前記薄肉化された第２の面（１１ｂ）から、残りの前記半導体基板内に少なくとも１つのトレンチギャップ（２１ａ）を作成するステップと、
−前記少なくとも１つのトレンチギャップ（２１ａ）を誘電体層（２１）で充填するステップと、
−シリコン貫通ビア（１６）を形成するステップであって、前記シリコン貫通ビア（１６）が、前記多層分離構造（１３）内に埋め込まれる前記金属配線（１５）を接続している、ステップと、
−少なくとも１つの導電体層を使用して、前記誘電体層（２１）上にスパイラルインダクタ（３００）を形成するステップと、を含み、
前記スパイラルインダクタ（３００）が複数の巻線を有するインダクタコイルを備え、
前記誘電体層（２１）上にスパイラルインダクタ（３００）を形成する前記ステップが、前記多層分離構造（１３）内に埋め込まれる金属配線（１５ｕ）を形成するステップと、シリコン貫通ビア（１６ａ、１６ｂ、１６ｃ及び１６ｄ）を形成するステップと、前記誘電体層（２１）上に導電体層（１７）を形成し、かつパッシベーション層（２２）内に埋め込むステップと、を含み、前記シリコン貫通ビア（１６ａ、１６ｂ、１６ｃ及び１６ｄ）と前記金属配線（１５ｕ）とが少なくとも１つの下部パスを画定しており、また、前記導電体層（１７）が前記インダクタコイルを画定していることを特徴とする、
基板損失の少ない内蔵スパイラルインダクタを形成する方法。
【請求項２】
前記キャリアウェーハ（２０）が、１ｋオーム−ｃｍ〜１０ｋオーム−ｃｍの範囲内の抵抗率を有する、高オーミックシリコン基板である、請求項１に記載の方法。
【請求項３】
前記キャリアウェーハ（２０）が、ガラスなどの誘電体材料から作製されているか、若しくはサファイアなどのセラミック材料から作製されている、請求項１に記載の方法。
【請求項４】
前記第２の面から前記半導体基板内に作成された前記少なくとも１つのトレンチギャップ（２１ａ）が、前記多層分離構造（１３）まで延在している、請求項１から３のいずれか一項に記載の方法。
【請求項５】
前記少なくとも１つのトレンチギャップ（２１ａ）を充填している前記誘電体層（２１）が、前記半導体基板の前記薄肉化された第２の面（１１ｂ）上にも配置されている、請求項４に記載の方法。
【請求項６】
前記トレンチギャップを充填している前記誘電体層（２１）の材料が、以下の材料、すなわち、
オルトケイ酸テトラエチル（ＴＥＯＳ）、スピンオングラス（ＳＯＧ）、ポリイミド（ＰＩ）、ポリベンゾオキサゾール（ＰＢＯ）又はベンゾシクロブテン（ＢＣＢ）の中から選択されている、請求項１から５のいずれか一項に記載の方法。
【請求項７】
前記誘電体層（２１）上に形成された前記スパイラルインダクタ（３００）が、前記少なくとも１つのトレンチギャップの領域（２１ａ）内に全体的に配置されている、請求項１から６のいずれか一項に記載の方法。
【請求項８】
前記スパイラルインダクタ（３００）を前記多層分離構造（１３）内に埋め込まれる前記金属配線（１５）に電気的に接続している前記シリコン貫通ビア（１６）が、前記誘電体材料で充填された前記少なくとも１つのトレンチギャップ（２１ａ）内に全体的に配置されている、請求項１から７のいずれか一項に記載の方法。
【請求項９】
前記パッシベーション層（２２）が、以下の材料、すなわち、酸化シリコン、ｌｏｗ−ｋ誘電体、ポリイミド（ＰＩ）などのスピンオン誘電体の中から選択されてもよい、請求項１に記載の方法。
【請求項１０】
前記薄肉化ステップ後の前記半導体基板の厚さが１２マイクロメートル未満である、請求項１から９のいずれか一項に記載の方法。
【請求項１１】
前記薄肉化ステップ後の前記半導体基板の厚さが３マイクロメートル未満である、請求項１から１０のいずれか一項に記載の方法。
【請求項１２】
少なくとも１つのボンディングパッド（１７ｄ）が前記誘電体層（２１）上に配置され、前記ボンディングパッド（１７ｄ）が、前記シリコン貫通ビア（１６）によって前記金属配線（１５）に電気的に接続されている、請求項１から１１のいずれか一項に記載の方法。
【請求項１３】
前記ボンディングパッド（１７ｄ）を前記金属配線（１５）に電気的に接続している前記シリコン貫通ビア（１６）が、前記誘電体層（２１）で充填された前記トレンチギャップ（２１ｂ）内に配置されている、請求項１２に記載の方法。
【請求項１４】
前記シリコン貫通ビア（１６）を形成する前記ステップが、前記シリコン貫通ビア（１６）を前記誘電体層（２１）に、ひいては前記多層誘電体（１３）の一部にまで、マスク・ドライ・エッチング・プロセスによって貫通エッチングするステップと、前記シリコン貫通ビアの底部の前記金属配線（１５）を露出させるステップと、前記シリコン貫通ビア（１６）を導電性材料で充填するステップと、を含む、請求項１から１３のいずれか一項に記載の方法。
【請求項１５】
前記導電体層（１７）が、以下の材料、すなわちＣｕ、Ａｕ、Ａｌから選択された金属材料から作製されている、請求項１に記載の方法。
【請求項１６】
−少なくとも１つのＭＯＳトランジスタを含むＣＭＯＳデバイス回路領域（１）と、
−内蔵スパイラルインダクタ専用の領域（２）と、
−少なくとも１つのボンディングパッドを含むＩ／Ｏ領域（３）と、を備え、
ここで、前記シリコン基板が完全に除去された前記スパイラルインダクタ専用の前記領域（２）内にトレンチギャップが形成され、前記トレンチギャップが誘電体層で充填されている、
請求項１に記載の方法で作製された内蔵スパイラルインダクタを備える製品チップ。
【国際調査報告】
2021536679.tif 000020
2021536679.tif 000021