(57)【要約】  より高いプログラミング値でプログラムされるメモリセルは、１番目にプログラムされ、より低いプログラミング値でプログラムされるメモリセルは、２番目にプログラムされる、不揮発性メモリセルアレイのための改善されたプログラミング技術。この技術は、以前にプログラムされたセルが、より高いプログラムレベルにプログラムされている隣接セルによって、有害に漸増的にプログラムされる数を低減又は排除し、浮遊ゲート対浮遊ゲートカップリングによって引き起こされるメモリセルの大部分に対する有害な漸増的プログラミングの大きさを低減する。メモリデバイスは、不揮発性メモリセルのアレイと、入力データに関連付けられたプログラミング値を識別し、入力データが、プログラミング値の下降値のタイミング順で、不揮発性メモリセルのうちの少なくともいくつかにプログラムされるプログラミング動作を実行するように構成されたコントローラと、を備える。【選択図】図４
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【特許請求の範囲】
【請求項１】
不揮発性メモリセルのアレイと、
コントローラであって、
入力データに関連付けられたプログラミング値を識別し、
前記入力データが、前記プログラミング値の下降値のタイミング順で、前記不揮発性メモリセルのうちの少なくともいくつかにプログラムされるプログラミング動作を実行するように構成されている、コントローラと、を備える、メモリデバイス。
【請求項２】
前記不揮発性メモリセルは行及び列に配置され、前記不揮発性メモリセルのうちの前記少なくともいくつかは、前記不揮発性メモリセルの前記行のうちの１つである、請求項１に記載のメモリデバイス。
【請求項３】
前記不揮発性メモリセルは行及び列に配置され、前記不揮発性メモリセルのうちの前記少なくともいくつかは、前記不揮発性メモリセルの前記行のうちの２つである、請求項１に記載のメモリデバイス。
【請求項４】
前記コントローラは、
前記プログラミング動作を前記実行することの前に、前記不揮発性メモリセルのうちの前記少なくともいくつかの各々を中間プログラム値に事前プログラムするように更に構成される、請求項１に記載のメモリデバイス。
【請求項５】
不揮発性メモリセルのアレイと、
コントローラであって、
入力データに関連付けられたプログラミング値を識別することと、
前記入力データの各データを、それに関連付けられた前記プログラミング値に基づいて、複数のデータグループのうちの１つに関連付けることであって、前記データグループの各々は、固有のプログラミング値又は固有のプログラミング値の範囲に関連付けられている、関連付けることと、
入力データの前記データグループは、前記複数のデータグループの固有のプログラミング値又はプログラミング値の固有の範囲の下降値のタイミング順で、前記不揮発性メモリセルのうちの少なくともいくつかにプログラムされる、プログラミング動作を実行することと、を行うように構成されている、コントローラと、を備える、メモリデバイス。
【請求項６】
前記複数のデータグループは、２つのデータグループである、請求項５に記載のメモリデバイス。
【請求項７】
前記複数のデータグループは、前記入力データのデータ数に等しい、請求項５に記載のメモリデバイス。
【請求項８】
前記不揮発性メモリセルは行及び列に配置され、前記複数のデータグループは、前記不揮発性メモリセルの前記行のうちの１つ内の前記不揮発性メモリセルの数に等しい、請求項５に記載のメモリデバイス。
【請求項９】
前記不揮発性メモリセルは行及び列に配置され、前記複数のデータグループは、前記不揮発性メモリセルの前記行のうちの２つ内の前記不揮発性メモリセルの数に等しい、請求項５に記載のメモリデバイス。
【請求項１０】
前記不揮発性メモリセルは行及び列に配置され、前記不揮発性メモリセルのうちの前記少なくともいくつかは、前記不揮発性メモリセルの前記行のうちの１つである、請求項５に記載のメモリデバイス。
【請求項１１】
前記不揮発性メモリセルは行及び列に配置され、前記不揮発性メモリセルのうちの前記少なくともいくつかは、前記不揮発性メモリセルの前記行のうちの２つである、請求項５に記載のメモリデバイス。
【請求項１２】
前記コントローラは、
前記プログラミング動作を前記実行することの前に、前記不揮発性メモリセルのうちの前記少なくともいくつかの各々を中間プログラム値に事前プログラムするように更に構成される、請求項５に記載のメモリデバイス。
【請求項１３】
不揮発性メモリセルのアレイを備えるメモリデバイスを動作させる方法であって、該方法は、
入力データに関連付けられたプログラミング値を識別することと、
前記入力データが、前記プログラミング値の下降値のタイミング順で、前記不揮発性メモリセルのうちの少なくともいくつかにプログラムされるプログラミング動作を実行することと、を含む、方法。
【請求項１４】
前記不揮発性メモリセルは行及び列に配置され、前記不揮発性メモリセルのうちの前記少なくともいくつかは、前記不揮発性メモリセルの前記行のうちの１つである、請求項１３に記載の方法。
【請求項１５】
前記不揮発性メモリセルは行及び列に配置され、前記不揮発性メモリセルのうちの前記少なくともいくつかは、前記不揮発性メモリセルの前記行のうちの２つである、請求項１３に記載の方法。
【請求項１６】
前記プログラミング動作を前記実行するステップの前に、前記不揮発性メモリセルのうちの前記少なくともいくつかの各々を中間プログラム値に事前プログラムするステップを更に含む、請求項１３に記載の方法。
【請求項１７】
不揮発性メモリセルのアレイを備えるメモリデバイスを動作させる方法であって、該方法は、
入力データに関連付けられたプログラミング値を識別するステップと、
前記入力データの各データを、それに関連付けられた前記プログラミング値に基づいて、複数のデータグループのうちの１つに関連付けるステップであって、前記データグループの各々は、固有のプログラミング値又はプログラミング値の固有の範囲に関連付けられている、関連付けるステップと、
入力データの前記データグループは、前記複数のデータグループの前記固有のプログラミング値又はプログラミング値の前記固有の範囲の下降値のタイミング順で、前記不揮発性メモリセルのうちの少なくともいくつかにプログラムされる、プログラミング動作を実行するステップと、を含む、方法。
【請求項１８】
前記複数のデータグループは、２つのデータグループである、請求項１７に記載の方法。
【請求項１９】
前記複数のデータグループは、前記入力データのデータ数に等しい、請求項１７に記載の方法。
【請求項２０】
前記不揮発性メモリセルは行及び列に配置され、前記複数のデータグループは、前記不揮発性メモリセルの前記行のうちの１つ内の前記不揮発性メモリセルの数に等しい、請求項１７に記載の方法。
【請求項２１】
前記不揮発性メモリセルは行及び列に配置され、前記複数のデータグループは、前記不揮発性メモリセルの前記行のうちの２つ内の前記不揮発性メモリセルの数に等しい、請求項１７に記載の方法。
【請求項２２】
前記不揮発性メモリセルは行及び列に配置され、前記不揮発性メモリセルのうちの前記少なくともいくつかは、前記不揮発性メモリセルの前記行のうちの１つである、請求項１７に記載の方法。
【請求項２３】
前記不揮発性メモリセルは行及び列に配置され、前記不揮発性メモリセルのうちの前記少なくともいくつかは、前記不揮発性メモリセルの前記行のうちの２つである、請求項１７に記載の方法。
【請求項２４】
前記プログラミング動作を前記実行するステップの前に、前記不揮発性メモリセルのうちの前記少なくともいくつかの各々を中間プログラム値に事前プログラムするステップを更に含む、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願）
本出願は、２０１７年１２月２０日に出願された米国特許出願第１５／８４９，２６８号の利益を主張する。
【０００２】
（発明の分野）
本発明は、不揮発性メモリデバイスに関し、より具体的には、動作電圧の最適化に関する。
【背景技術】
【０００３】
不揮発性メモリセルは、当該技術分野において周知である。例えば、スプリットゲートメモリセルが、米国特許第５，０２９，１３０号（この特許は全ての目的に対して参照によって本明細書に組み込まれる）に開示されている。このメモリセルは、浮遊ゲートと、制御ゲートと、を有し、これらのゲートは、ソース領域とドレイン領域との間に延在する基板のチャネル領域の上方に配設されて、この領域の導電率を制御する。電圧の様々な組み合わせが、制御ゲート、ソース、及びドレインに印加されて、（浮遊ゲートに電子を注入することにより）メモリセルをプログラムし、（浮遊ゲートから電子を除去することにより）メモリセルを消去し、（チャネル領域の伝導度を測定又は検出して、浮遊ゲートのプログラミング状態を決定することにより）メモリセルを読み出す。
【０００４】
不揮発性メモリセルのゲートの構成及び数は変化し得る。例えば、米国特許第７，３１５，０５６号（この米国特許は、あらゆる目的のために参照により本明細書に組み込まれる）は、ソース領域の上方にプログラム／消去ゲートを更に含むメモリセルを開示している。米国特許第７，８６８，３７５号（この米国特許は、あらゆる目的のために参照により本明細書に組み込まれる）は、ソース領域の上方に消去ゲート、及び浮遊ゲートの上方にカップリングゲートを更に含むメモリセルを開示している。
【０００５】
歴史的に、上記メモリセルはデジタル方式で使用されており、メモリセルがプログラムされた状態（すなわち、０状態）、及びプログラムされていない状態（すなわち、消去状態又は１状態）の２つのプログラム状態を有することを意味する。より最近では、各メモリセルが連続したアナログプログラム状態の範囲内の任意の場所でプログラム状態にプログラムすることができるように、メモリセルが、アナログ形式で、プログラムされ、消去される上記メモリセルのためのアプリケーションが開発されてきた。又は、メモリセルは、各メモリセルが多くの可能なプログラミング状態のうちの１つにプログラムすることができるデジタル形式で、プログラム及び消去される。いずれにしても、プログラム動作及び消去動作は、（例えば、一連のプログラムパルス又は消去パルスを使用し、パルス間のプログラム状態を測定して）、所望のプログラム状態が達成されるまで漸増的に実行される。両方の場合において、メモリセルは、それらのプログラミング状態の正確なプログラミングを必要とする。
【０００６】
上記で参照した全てのメモリセルにつき、メモリセルは、行及び列のアレイに構成される。メモリセルをプログラミングする従来の技術は、行全体がプログラムされるまで、一度に１セルで、逐次的、行毎、セル毎、行内の最初のメモリセルから開始する、次のメモリセルに向かう、などである。しかしながら、限界寸法が縮小するにつれて、同じ行内の隣接する浮遊ゲート間のクロスカップリングは、１つの浮遊ゲートのプログラミング状態が隣接するメモリセルのプログラミング動作によって悪影響を受ける結果をもたらし得ることが分かっている。例えば、行内の第１のメモリセルがプログラムされ、次いで、行内の第２のメモリセルがプログラムされる場合、第２のメモリセルのプログラミングが、浮遊ゲート対浮遊ゲートカップリングを通して第１のメモリセルのプログラミング状態を変更し得る、などであり、いくつかのメモリセルで望ましくないプログラミングエラーを引き起こし得る。有害な漸増的プログラミングの大きさは、隣接セルのプログラミングレベルに比例する。任意の所与のセルのプログラミングレベルが高くなるほど、そのセルは隣接セルに対する有害物になる。
【０００７】
隣接するメモリセル間のクロスカップリングによって引き起こされるプログラミングエラーの量を低減する不揮発性メモリアレイ操作技術が必要とされている。
【発明の概要】
【０００８】
前述の問題及び必要性は、不揮発性メモリセルのアレイと入力データに関連付けられたプログラミング値を識別し、入力データがプログラミング値の下降値のタイミング順で不揮発性メモリセルのうちの少なくともいくつかにプログラムされるプログラミング動作を実行するように構成されたコントローラと、を備えるメモリデバイスによって対処される。
【０００９】
メモリデバイスは、不揮発性メモリセルのアレイと、コントローラであって、入力データに関連付けられたプログラミング値を識別することと、入力データの各データを、それに関連付けられたプログラミング値に基づいて、複数のデータグループのうちの１つと関連付けることであって、データグループの各々は、固有のプログラミング値又はプログラミング値の固有の範囲に関連付けられている、関連付けることと、入力データのデータグループは、複数のデータグループの固有のプログラミング値又はプログラミング値の固有の範囲の下降値のタイミング順で、不揮発性メモリセルのうちの少なくともいくつかにプログラムされる、プログラミング動作を実行することと、を行うように構成されている、コントローラと、を備える。
【００１０】
不揮発性メモリセルのアレイを備えるメモリデバイスを動作させる方法は、入力データに関連付けられたプログラミング値を識別するステップと、入力データが、プログラミング値の下降値のタイミング順で、不揮発性メモリセルのうちの少なくともいくつかにプログラムされる、プログラミング動作を実行するステップと、を含む。
【００１１】
不揮発性メモリセルのアレイを備えるメモリデバイスを動作させる方法は、入力データに関連付けられたプログラミング値を識別するステップと、入力データの各データを、それに関連付けられたプログラミング値に基づいて、複数のデータグループのうちの１つに関連付けるステップであって、データグループの各々は、固有のプログラミング値又はプログラミング値の固有の範囲に関連付けられている、関連付けるステップと、入力データのデータグループは、複数のデータグループの固有のプログラミング値の又はプログラミング値の固有の範囲の下降値のタイミング順で、不揮発性メモリセルのうちの少なくともいくつかにプログラムされるプログラミング動作を実行するステップと、を含む。
【００１２】
本発明の他の目的及び特徴は、明細書、請求項、添付図面を精読することによって明らかになるであろう。
【００１３】
【００１４】
【００１５】
【図面の簡単な説明】
【００１６】
【図１】第１のスプリットゲート不揮発性メモリセルの側面断面図である。
【図２】第２のスプリットゲート不揮発性メモリセルの側面断面図である。
【図３】第３のスプリットゲート不揮発性メモリセルの側面断面図である。
【図４】本発明のメモリデバイスアーキテクチャの平面図である。
【発明を実施するための形態】
【００１７】
本発明は、より高いプログラミング値でプログラムされるメモリセルが、１番目にプログラムされ、より低いプログラミング値でプログラムされるメモリセルが、２番目にプログラミングされる、不揮発性メモリセルアレイのための改善されたプログラミング技術を対象とする。この技術では、隣接セル（より高いプログラミング値にプログラムされている）によって有害に漸増的にプログラムされたメモリセルは、まだそのフルプログラミング値にプログラミングされていない可能性が高く、後続のプログラミングにおいてそのフルプログラミング値に到達するであろう。既にプログラムされており、プログラムされる隣接セルによる有害な漸増的プログラミングにさらされるメモリセルは、依然として悪影響を受け得るが、隣接するセルは、悪影響を受けたセルよりも小さいか又は等しいプログラミング値にプログラムされるので、悪影響の大きさは低減される。この技術は、最も高いプログラムレベルにプログラムされている隣接セルによって有害に漸増的にプログラムされる、以前にプログラムされたセルの数を低減又は排除し、メモリセルの大部分に対する有害な漸増的プログラミングの大きさを低減する。
【００１８】
本発明のプログラミング技術は、どのメモリセルが最も高いプログラミングレベルでプログラミングされるべきか、どのメモリセルが次の最も高いプログラミングレベルでプログラミングされるべきか、などを識別するために任意の所与の行にプログラムされるべきデータの反復検索を実行することによって開始する。次いで、メモリセルの行は、以下のようにプログラムされる。先ず、最も高いプログラミングレベルでプログラムされるメモリセルが、最初にプログラムされる。次いで、次の最も高いプログラミングレベルでプログラムされるメモリセルが、次にプログラムされる、などである。このプロセスは、最も低いプログラミングレベルでプログラムされるメモリセルがプログラムされるまで継続する。これは、最も低いプログラミング値に関連付けられた入力データが最後にプログラミングされるまで、最も高いプログラミング値に関連付けられた入力データが（メモリセル内にデータを記憶するために）最初にプログラムされ、続いて、次の最も高いプログラミング値に関連付けられた入力データが次にプログラムされる、などを意味する。このようにして、その後のプログラミングメモリセルによる、以前にプログラムされたメモリセルの有害な漸増的プログラミングが、最小化される。
【００１９】
以下に更に詳細に記載されるように、メモリセルは、多くの場合、共通のソースラインを共有する、列方向に延在する対で構成される。したがって、列方向（共通のソースラインを横切る）のメモリセル間には、有害な漸増的プログラミングが存在し得る。したがって、第１の代替実施形態として、本発明のプログラミング技術は、共通のソースラインを共有する任意の２つの行にプログラムされるデータの反復探索を実行して、どのメモリセルが最も高いプログラミングレベルでプログラムされるべきか、どのメモリセルが次に高いプログラミングレベルでプログラムされるべきか、などを識別することによって開始することができる。次いで、２つの行のメモリセルが、以下のようにプログラムされる。先ず、両行内の最も高いプログラミングレベルでプログラムされるメモリセルが、最初にプログラムされる。次いで、両行内の次の最も高いプログラミングレベルでプログラムされるメモリセルが、次にプログラムされる、などである。このプロセスは、両行内の最も低いプログラミングレベルでプログラムされるメモリセルがプログラムされるまで継続する。再度、これは、２つの行につき最も低いプログラミング値に関連付けられた入力データが最後にプログラムされるまで、２つの行につき最も高いプログラミング値に関連付けられた入力データが（メモリセル内にデータを記憶するための）最初にプログラムされ、続いて、２つの行につき次の最も高いプログラミング値に関連付けられた入力データが次にプログラムされることなどを意味する。このようにして、その後のメモリセルのプログラミングによる、以前にプログラムされたメモリセルの有害な漸増的プログラミングは、行方向及び列方向の両方で最小化される。
【００２０】
第２の代替実施形態では、行又は行の対内の全てのメモリセルは、連続的なセル順を含む任意の順序で、ある中間値（例えば、入力データを記憶するためのそれらの目標プログラミング値の５０％）に事前プログラムすることができる。次いで、メモリセルは、上記の方法論に従ってプログラミングを完了し、最も高いプログラミング値でプログラムされるメモリセルが、最初にプログラムされ、次いで、次の最も高いプログラミング値でプログラムされるメモリセルが、次にプログラムされる、などである。このようにして、任意の有害な逐次プログラミングの大きさが更に低減される。
【００２１】
入力データによって決定されるプログラミング値の逐次下降順にメモリセルをプログラムすることが好ましいが、本発明の目標は、メモリセルを２つ以上のグループにグループ化することによって達成することができ、ここでは、プログラムされる第１のグループが、次のグループのプログラミング値範囲よりも大きい範囲内の関連するプログラミング値を有する、などである。このグループ化は、どのセルがどのデータを記憶するかは変更せず、セルがプログラムされるタイミング順のみを決定する。これは、入力データが、メモリセル内にデータを記憶するために必要とされるプログラミング値範囲に基づいて、２つ以上のグループにグループ化されることを意味する。プログラミング値の最も低い範囲に関連付けられた入力データグループが最後にプログラムされるまで、プログラミング値の最も高い範囲に関連付けられた入力データのグループが最初にプログラムされ、その後、プログラミング値の次に最も高い範囲に関連付けられた入力データグループが次にプログラムされる、などである。再度、このグループ化は、どのデータがどのセルに進むかを変更せず、入力データがプログラムされるタイミング順のみを決定する。グループの数が多いほど、入力データがグループ化される粒度がより細かくなり、有害な逐次プログラミングの大きさをより最小化することができる。有害な逐次プログラミングの大きさは、グループの数が入力データ内のデータ数に等しいときに完全に最小化されるべきである（すなわち、各グループは、入力データをグループ化することができる最も粒度が細かいセルのうちの１つのデータのうちの１つだけであり、プログラミングは、上述したようにプログラミング値の逐次順を下降させることによってプログラミングされる）。
【００２２】
有害な逐次プログラミングを最少化させる技術は、任意の不揮発性メモリセル設計に実装され得る。例えば、図１は、シリコン半導体基板１２内に形成されたソース領域１４及びドレイン領域１６が離間された、スプリットゲートメモリセル１０を例証する。基板のチャネル領域１８は、ソース領域１４とドレイン領域１６との間に画定される。浮遊ゲート２０は、チャネル領域１８の第１の部分上方に配設され、チャネル領域１８の第１の部分から絶縁されている（かつ部分的にソース領域１４上方に配設され、ソース領域１４から絶縁されている）。制御ゲート（ワードラインゲート又は選択ゲートとも称される）２２は、チャネル領域１８の第２の部分上方に配設され、チャネル領域１８の第２の部分から絶縁された下部、及び浮遊ゲート２０上方に延びた上部（すなわち、制御ゲート２２が、浮遊ゲート２０の上端の周りを包む）を有する。
【００２３】
メモリセル１０は、制御ゲート２２に高正電圧を、ソース領域１４及びドレイン領域１６に基準電位をかけることにより消去することができる。浮遊ゲート２０及び制御ゲート２２間の高電圧降下により、浮遊ゲート２０の電子を、浮遊ゲート２０から、介在絶縁体を通り、制御ゲート２２へと、周知のファウラー・ノルドハイムトンネリング機構によりトンネルさせる（浮遊ゲート２０を正に帯電したままにする−消去状態）。メモリセル１０は、ドレイン領域１６に接地電位を、ソース領域１４に正電圧を、及び制御ゲート２２に正電圧を印加することによりプログラムされ得る。次に、電子は、いくつかの電子を加速及び加熱しながら、ドレイン領域１６からソース領域１４に向かって流れ、それによって、電子が浮遊ゲート２０に注入される（浮遊ゲートを負に帯電したままにする−プログラム状態）。メモリセル１０は、ドレイン領域１６に接地電位を、ソース領域１４に正電圧を、及び制御ゲート２２に正電圧をかけることにより読み出され得る（制御ゲート２２下のチャネル領域をオンする）。浮遊ゲートが正に帯電（消去）される場合、電流はソース領域１４からドレイン領域１６に流れる。浮遊ゲート２０がより多く負に帯電する（すなわち、それがより多くプログラムされる）につれて、浮遊ゲートの下のチャネル領域の導電性がより低くなる。電流の流れを感知することによって、メモリセルのプログラミング状態を感知することができる。
【００２４】
図２は、メモリセル１０と同一の素子を備えるが、ソース領域１４上方に配設され、ソース領域１４から絶縁されたプログラム／消去（ＰＥ）ゲート３２を更に備えた代替のスプリットゲートメモリセル３０を例証する（すなわち、これは３ゲート設計である）。メモリセル３０は、ＰＥゲート３２に高電圧をかけて、浮遊ゲート２０からＰＥゲート３２へと電子のトンネリングを生じさせることにより消去され得る。メモリセル３０は、制御ゲート２２、ＰＥゲート３２、及びソース領域１４に正電圧をかけ、ドレイン領域１６に電流を流し、チャネル領域１８を通り流れる電流から浮遊ゲート２０へと電子を注入することによりプログラムされ得る。メモリセル３０は、制御ゲート２２及びドレイン領域１６に正電圧をかけ、電流の流れを検知することにより読み出され得る。
【００２５】
図３は、メモリセル１０と同一の素子を備えるが、ソース領域１４上方に配設され、ソース領域１４から絶縁された消去ゲート４２、及び浮遊ゲート２０上方に配設され、浮遊ゲート２０から絶縁されたカップリングゲート４４を更に備えた代替のスプリットゲートメモリセル４０を例証する。メモリセル４０は、消去ゲート４２に高電圧をかけ、所望によりカップリングゲート４４に負電圧をかけて、浮遊ゲート２０から消去ゲート４２へと電子のトンネリングを生じさせることにより消去され得る。メモリセル４０は、制御ゲート２２、消去ゲート４２、カップリングゲート４４、及びソース領域１４に正電圧をかけ、ドレイン領域１６に電流を流し、チャネル領域１８を通り流れる電流から浮遊ゲート２０へと電子を注入することによりプログラムされ得る。メモリセル３０は、制御ゲート２２及びドレイン領域１６（並びに所望により消去ゲート４２及び／又はカップリングゲート４４）に正電圧をかけ、電流の流れを検知することにより読み出され得る。
【００２６】
本発明のメモリデバイスのアーキテクチャが、図４に例証される。メモリデバイスは、不揮発性メモリセルのアレイ５０を含み、それは２つの分離した平面（平面Ａ５２ａ及び平面Ｂ５２ｂ）に隔離され得る。メモリセルは、半導体基板１２に複数の行及び列で配置され、単一のチップに形成された、図１〜図３に示されたタイプであることができる。不揮発性メモリセルのアレイに隣接して、アドレスをデコードし、選択されたメモリセルに対する読み出し、プログラム、消去動作中、様々なメモリセルゲートに様々な電圧を提供するために使用される、アドレスデコーダ（例えば、ＸＤＥＣ５４（行デコーダ）、ＳＬＤＲＶ５６、ＹＭＵＸ５８（列デコーダ）、及びＨＶＤＥＣ６０）及びビットラインコントローラ（ＢＬＩＮＨＣＴＬ６２）がある。コントローラ６６（制御回路を備える）は、様々なデバイス素子を制御し、各動作（プログラム、消去、読み出し）を、対象のメモリセルで実現する。電荷ポンプＣＨＲＧＰＭＰ６４は、コントローラ６６の制御下において、メモリセルの読み出し、プログラム、及び消去に使用される様々な電圧を提供する。コントローラ６６は、入力データから、メモリセルがその入力データでプログラムされるべきタイミング順を決定し、本明細書で考察されるように、そのタイミング順に従ってメモリセルのプログラミングを実行する。
【００２７】
本発明は、上述の本明細書において例証される実施形態（複数可）に限定されないことが理解されよう。例えば、本明細書における本発明への言及は、任意の請求項又は請求項の用語の範囲を限定することを意図されていないが、代わりに、単に、１つ以上の請求項によって網羅され得る１つ以上の特徴に言及するものである。上述の材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものと見なされるべきではない。更に、特許請求の範囲及び明細書から明らかであるように、全ての方法工程が例証された正確な順序で行われる必要があるというわけではない。最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
【００２８】
本明細書で使用される場合、「の上方に（over）」及び「に（on）」という用語は両方とも、「に直接」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「の上に間接的に」（中間材料、要素、又は空間がそれらの間に配設される）を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「間接的に隣接した」（中間材料、要素、又は空間がそれらの間に配設される）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「に間接的に取り付けられた」（中間材料、要素、又は空間がそれらの間に配設される）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に連結する中間材料又は要素がそれらの間にない）、及び「間接的に電気的に結合された」（要素を一緒に電気的に連結する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。
【図１】
2021508905.tif 000003
【図２】
2021508905.tif 000004
【図３】
2021508905.tif 000005
【図４】
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【国際調査報告】
2021508905.tif 000007