(57)【要約】  キュービット制御信号を生成するためのデバイスは、第1の複数の信号源を含む第1の信号エンベロープ発生器回路であって、第1の複数の信号源の各信号源の出力が第1の累積出力を提供するために組み合わされる、第1の信号エンベロープ発生器回路と、第1の信号エンベロープ発生器回路に結合された第1のミキサ回路であって、第1の累積出力が第1のミキサ回路の第1の入力に結合され、第1のミキサ回路の出力が第1のキュービット制御信号を含む、第1のミキサ回路とを含む。
2021531544.tif 000002
【特許請求の範囲】
【請求項１】
キュービット制御信号を生成するためのデバイスであって、
第1の複数の信号源を備える第1の信号エンベロープ発生器回路であって、前記第1の複数の信号源の各信号源の出力が第1の累積出力を提供するために組み合わされる、第1の信号エンベロープ発生器回路と、
前記第1の信号エンベロープ発生器回路に結合された第1のミキサ回路であって、前記第1の累積出力が前記第1のミキサ回路の第1の入力に結合され、前記第1のミキサ回路の出力が第1のキュービット制御信号を備える、第1のミキサ回路と
を備える、デバイス。
【請求項２】
前記第1の複数の信号源が、複数の電流源を備える、請求項1に記載のデバイス。
【請求項３】
前記複数の電流源が、プログラム可能な電流源を備える、請求項2に記載のデバイス。
【請求項４】
各電流源の前記出力が、共通のノードに接続される、請求項2に記載のデバイス。
【請求項５】
前記第1の信号エンベロープ発生器回路が、前記第1の累積出力に結合された可変コンデンサを備える、請求項1から4のいずれか一項に記載のデバイス。
【請求項６】
前記第1の信号エンベロープ発生器回路が、前記第1の複数の信号源に結合された遅延回路を備える、請求項1から5のいずれか一項に記載のデバイス。
【請求項７】
前記遅延回路が、前記第1の複数の信号源の順次アクティブ化および非アクティブ化を引き起こすように構成された複数のフリップフロップを備える、請求項6に記載のデバイス。
【請求項８】
前記第1のミキサ回路が、二重平衡ミキサ回路を備える、請求項1から7のいずれか一項に記載のデバイス。
【請求項９】
前記二重平衡ミキサ回路が、複数のMOSFETを備える、請求項8に記載のデバイス。
【請求項１０】
前記第1のミキサ回路が、前記第1の累積出力を、前記第1のミキサ回路の第2の入力において受信された局部発振器信号と混合するように構成される、請求項1から9のいずれか一項に記載のデバイス。
【請求項１１】
メモリをさらに備える、請求項1から10のいずれか一項に記載のデバイス。
【請求項１２】
前記メモリおよび前記第1の信号エンベロープ発生器回路に結合されたマルチプレクサアレイをさらに備える、請求項11に記載のデバイス。
【請求項１３】
第2の複数の信号源を備える第2の信号エンベロープ発生器回路であって、第2の累積出力を提供するために、前記第2の複数の信号源の各信号源の出力が組み合わされる、第2の信号エンベロープ発生器回路と、
第2のミキサ回路であって、前記第2の累積出力が前記第2のミキサ回路の第1の入力に結合され、前記第2のミキサ回路の出力が第2のキュービット制御信号を備え、キュービットXY制御信号を提供するために、前記第1のキュービット制御信号が前記第2のキュービット制御信号と組み合わされる、第2のミキサ回路と
をさらに備える、請求項1から12のいずれか一項に記載のデバイス。
【請求項１４】
前記第1のミキサ回路が、前記第1の累積出力を、前記第1のミキサ回路の第2の入力において受信された第1の局部発振器信号と混合するように構成され、前記第2のミキサ回路が、前記第2の累積出力を、前記第2のミキサ回路の第2の入力において受信された第2の局部発振器信号と混合するように構成される、請求項13に記載のデバイス。
【請求項１５】
前記第1の局部発振器信号が、前記第2の局部発振器信号と位相がずれている、請求項14に記載のデバイス。
【請求項１６】
前記第1の局部発振器信号が、前記第2の局部発振器信号と位相が90度、180度、または270度のいずれかだけずれている、請求項15に記載のデバイス。
【請求項１７】
前記デバイスが集積回路である、請求項1から16のいずれか一項に記載のデバイス。
【請求項１８】
量子コンピューティングシステムであって、
複数の冷却段階を提供することができる冷却デバイスであって、各冷却段階が異なる温度に維持される、冷却デバイスと、
キュービットを備えるキュービットチップであって、前記キュービットチップが前記冷却デバイス内に配置され、第1の冷却段階に維持され、前記第1の冷却段階の温度が0Kから100mKの間である、キュービットチップと、
前記冷却デバイス内に配置され、第2の冷却段階に維持される、キュービットXY制御信号を生成するための制御回路であって、前記第2の冷却段階の温度が前記第1の冷却段階の前記温度より高く、室温より低く、前記制御回路がキュービットチップに結合される、制御回路と
を備える、量子コンピューティングシステム。
【請求項１９】
前記キュービットXY制御を生成するための前記制御回路が、請求項1から17のうちにいずれか一項に記載のデバイスを備える、請求項18に記載の量子コンピューティングシステム。
【請求項２０】
キュービット制御信号を生成するための方法であって、
第1の複数の信号源を順次アクティブ化するステップと、
第1の組み合わされた出力を提供するために、前記順次アクティブ化された第1の複数の信号源の出力を組み合わせるステップと、
前記第1の組み合わされた出力を第1のミキサ回路に渡すステップと、
第1のキュービット制御信号を提供するために、前記第1の組み合わされた出力を前記第1のミキサ回路において局部発振器信号と混合するステップと、
を備える、方法。
【請求項２１】
前記第1の複数の信号源が、第1の複数の電流源を備える、請求項20に記載の方法。
【請求項２２】
前記第1の複数の電流源が、プログラム可能な電流源である、請求項21に記載の方法。
【請求項２３】
前記第1の複数の信号源を順次非アクティブ化するステップを備える、請求項20から22のいずれか一項に記載の方法。
【請求項２４】
前記第1の組み合わされた出力が、前記順次非アクティブ化された第1の複数の信号源の組み合わされた出力を備える、請求項23に記載の方法。
【請求項２５】
前記第1の組み合わされた出力を前記第1のミキサ回路に渡す前に、前記第1の組み合わされた出力を平滑化するステップをさらに備える、請求項20から24のいずれか一項に記載の方法。
【請求項２６】
第2の複数の信号源を順次アクティブ化するステップと、
第2の組み合わされた出力を提供するために、前記順次アクティブ化された第2の複数の信号源の出力を組み合わせるステップと、
前記第2の組み合わされた出力を第2のミキサ回路に渡すステップと、
第2のキュービット制御信号を提供するために、前記第2の組み合わされた出力を前記第2のミキサ回路において第2の局部発振器信号と混合するステップと、
キュービットXY制御信号を提供するために、前記第1のキュービット制御信号を前記第2のキュービット制御信号と組み合わせるステップと
をさらに備える、請求項20から25のいずれか一項に記載の方法。
【請求項２７】
前記局部発振器信号が、前記第2の局部発振器信号と位相がずれている、請求項26に記載の方法。
【請求項２８】
10mKを超え40K未満の温度において前記方法を実行するステップを備える、請求項20から27のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、キュービット制御エレクトロニクスに関する。
【背景技術】
【０００２】
従来のコンピュータはビットで構成されたメモリを有し、各ビットは0または1のいずれかを表すことができる。量子コンピュータは、キュービットと呼ばれる量子ビットのシーケンスを維持し、各量子ビットは、0、1、または0と1の任意の量子重ね合わせを表すことができる。量子コンピュータは、キュービットを初期状態に設定し、たとえば、量子論理ゲートのシーケンスに従ってキュービットを制御することによって動作する。計算は、各キュービットが0または1のいずれかを表す固有状態にキュービットのシステムを折り畳むことを含み得る。測定は、計算中と計算終了時の両方で行われ得る。たとえば、量子エラー訂正アルゴリズムにおいて、エラーを検出するためにサイクルごとに測定が行われる。さらに、測定は、アレイ全体ではなく、キュービットのサブセットにおいて実行されることがよくある。
【発明の概要】
【課題を解決するための手段】
【０００３】
本開示のキュービット制御エレクトロニクスは、CMOS集積回路要素を含む集積回路(IC)において具体化され得る。ICは、室温と超伝導キュービットの動作温度との間のクライオスタットの中間冷却段階(たとえば、約3〜4Kの間)などの低温環境で動作され得る。ICに具現化され得るキュービット制御エレクトロニクスは、ミキサ回路に電気的に結合されたエンベロープ発生器回路を使用して、キュービットXY制御信号などのキュービット制御信号を生成する。信号エンベロープ発生器回路は、信号エンベロープを生成し、プログラム可能であり得る複数の個別の信号源(たとえば、電流源)を含む。特定の実装形態では、エンベロープ発生器回路は、複数の個別の信号源からの出力を累積的に合計し、合計出力をベクトル変調回路の第1のミキサ回路に提供する。第1のミキサ回路は、たとえば、エンベロープ発生器回路の合計出力のアップコンバージョンのための二重平衡ミキサ回路を含み得る。第1のミキサ回路は、キュービット制御信号を提供するために、信号エンベロープ発生器回路からの合計出力を局部発振器信号と混合する。いくつかの実装形態では、キュービット制御エレクトロニクスは、ベクトル変調器回路の第2のミキサ回路に結合された第2のエンベロープ発生器回路を含み、第2のエンベロープ発生器回路は、第1のエンベロープ発生器回路と同様に構築される。キュービット制御信号を提供するために、第2のミキサ回路の出力を第1のミキサ回路の出力と組み合わせることができる。
【０００４】
本明細書に開示されるキュービット制御エレクトロニクスは、様々な利点を有し得る。たとえば、いくつかの実装形態では、量子コンピューティングシステムのケーブル接続要件を低減するために、本明細書に開示されるキュービット制御エレクトロニクスが使用され得る。キュービット制御エレクトロニクスはまた、量子コンピューティングシステムの消費電力も低減し得る。本開示のキュービット制御エレクトロニクスは、約1mW/キュービット以下を消費しながらエラーレートに悪影響を与えることなく使用され得るため、キュービット制御エレクトロニクスの極低温冷却が可能である。極低温におけるキュービット制御エレクトロニクスの動作を可能にすることにより、キュービット制御エレクトロニクスとキュービットが形成されるデバイスとの間でデータを転送するために、室温相互接続ではなく無損失の超伝導相互接続の使用を可能にすることによって、消費電力がさらに一層低減され得る。
【０００５】
一般に、特定の態様では、本開示の主題は、キュービット制御信号を生成するためのデバイスにおいて具体化され得、デバイスは、第1の複数の信号源を含む第1の信号エンベロープ発生器回路であって、第1の複数の信号源の各信号源の出力が第1の累積出力を提供するために組み合わされる、第1の信号エンベロープ発生器回路と、第1の信号エンベロープ発生器回路に結合された第1のミキサ回路であって、第1の累積出力が第1のミキサ回路の第1の入力に結合され、第1のミキサ回路の出力が第1のキュービット制御信号を含む、第1のミキサ回路とを含む。
【０００６】
デバイスの実装形態は、以下の機能の1つまたは複数を含み得る。たとえば、いくつかの実装形態では、第1の複数の信号源は、複数の電流源を含む。複数の電流源は、プログラム可能な電流源を含み得る。各電流源の出力は、共通のノードに接続され得る。
【０００７】
いくつかの実装形態では、第1の信号エンベロープ発生器回路は、第1の累積出力に結合された可変コンデンサを含む。
【０００８】
いくつかの実装形態では、第1の信号エンベロープ発生器回路は、第1の複数の信号源に結合された遅延回路を含む。遅延回路は、第1の複数の信号源の順次アクティブ化および非アクティブ化を引き起こすように構成された複数のフリップフロップを含み得る。
【０００９】
いくつかの実装形態では、第1のミキサ回路は、二重平衡ミキサ回路を含む。二重平衡ミキサ回路は複数のMOSFETを含み得る。
【００１０】
いくつかの実装形態では、第1のミキサ回路は、第1の累積出力を、第1のミキサ回路の第2の入力において受信された局部発振器信号と混合するように構成される。
【００１１】
いくつかの実装形態では、デバイスはメモリを含む。デバイスは、メモリおよび第1の信号エンベロープ発生器回路に結合されたマルチプレクサアレイを含み得る。
【００１２】
いくつかの実装形態では、デバイスは、第2の複数の信号源を含む第2の信号エンベロープ発生器回路であって、第2の累積出力を提供するために、第2の複数の信号源の各信号源の出力が組み合わされる、第2の信号エンベロープ発生器回路と、第2のミキサ回路であって、第2の累積出力が第2のミキサ回路の第1の入力に結合され、第2のミキサ回路の出力が第2のキュービット制御信号を含み、キュービットXY制御信号を提供するために、第1のキュービット制御信号が第2のキュービット制御信号と組み合わされる、第2のミキサ回路とをさらに含む。第1のミキサ回路は、第1の累積出力を、第1のミキサ回路の第2の入力において受信された第1の局部発振器信号と混合するように構成され得、第2のミキサ回路は、第2の累積出力を、第2のミキサ回路の第2の入力において受信された第2の局部発振器信号と混合するように構成され得る。第1の局部発振器信号は、第2の局部発振器信号と位相がずれている可能性がある。たとえば、第1の局部発振器信号は、第2の局部発振器信号と位相が90度、180度、または270度のいずれかだけずれている可能性がある。
【００１３】
いくつかの実装形態では、デバイスは集積回路チップである。
【００１４】
一般に、別の態様では、本開示の主題は、複数の冷却段階を提供することができる冷却デバイスであって、各冷却段階は異なる温度に維持される、冷却デバイスと、キュービットを含むキュービットチップであって、キュービットチップが冷却デバイス内に配置され、第1の冷却段階に維持され、第1の冷却段階の温度が0Kから100mKの間である、キュービットチップと、冷却デバイス内に配置され、第2の冷却段階に維持される、キュービットXY制御信号を生成するための制御回路であって、第2の冷却段階の温度が第1の冷却段階の温度より高く、室温より低く、制御回路がキュービットチップに結合される、制御回路とを含む、量子コンピューティングシステムにおいて具体化され得る。キュービットXY制御を生成するための制御回路は、上述のキュービット制御信号生成デバイスのいずれかを含み得る。
【００１５】
一般に、別の態様では、本開示の主題は、キュービット制御信号を生成するための方法であって、第1の複数の信号源を順次アクティブ化するステップと、第1の組み合わされた出力を提供するために、順次アクティブ化された第1の複数の信号源の出力を組み合わせるステップと、第1の組み合わされた出力を第1のミキサ回路に渡すステップと、第1のキュービット制御信号を提供するために、第1の組み合わされた出力を第1のミキサ回路において局部発振器信号と混合するステップとを含む方法において具体化され得る。
【００１６】
本方法の実装形態は、以下の機能のうちの1つまたは複数を含み得る。たとえば、いくつかの実装形態では、第1の複数の信号源は、第1の複数の電流源を含む。第1の複数の電流源は、プログラム可能な電流源であり得る。
【００１７】
いくつかの実装形態では、本方法は、第1の複数の信号源を順次非アクティブ化するステップを含む。第1の組み合わされた出力は、順次非アクティブ化された第1の複数の信号源の組み合わされた出力を含み得る。
【００１８】
いくつかの実装形態では、本方法は、第1の組み合わされた出力を第1のミキサ回路に渡す前に、第1の組み合わされた出力を平滑化するステップをさらに含む。
【００１９】
いくつかの実装形態では、本方法は、第2の複数の信号源を順次アクティブ化するステップと、第2の組み合わされた出力を提供するために、順次アクティブ化された第2の複数の信号源の出力を組み合わせるステップと、第2の組み合わされた出力を第2のミキサ回路に渡すステップと、第2のキュービット制御信号を提供するために、第2の組み合わされた出力を第2のミキサ回路において第2の局部発振器信号と混合するステップと、キュービットXY制御信号を提供するために、第1のキュービット制御信号を第2のキュービット制御信号と組み合わせるステップとをさらに含む。第1の局部発振器信号は、第2の局部発振器信号と位相がずれている可能性がある。
【００２０】
いくつかの実装形態では、方法は、温度が1mKを超え40K未満の環境において実行される。
【００２１】
本発明の1つまたは複数の実施形態の詳細は、添付の図面および以下の説明に記載されている。本発明の他の特徴、目的、および利点は、説明および図面から、ならびに特許請求の範囲から明らかになるであろう。
【図面の簡単な説明】
【００２２】
【図１Ａ】単一のキュービット量子コンピューティングシステムの例を示す概略図である。
【図１Ｂ】非調和エネルギー図である。
【図２】キュービット制御回路の例を示す概略図である。
【図３】例示的な信号エンベロープ生成プロセスを示すプロットである。
【図４】キュービット制御回路の例を示す概略図である。
【図５】集積回路に実装されたキュービット制御回路の例を示す概略図である。
【図６】例示的な信号エンベロープ発生器回路の詳細な構成を示す概略図である。
【図７】例示的なベクトル変調回路の詳細な構成を示す概略図である。
【図８】キュービット制御回路の例示的な試験セットアップのブロック図である。
【図９】試験キュービット制御回路によって取得された例示的な波形を示すプロットである。
【図１０】キュービット制御エレクトロニクスを使用して実行された1組のRabi実験を実行することによって取得された状態確率を示すプロットである。
【図１１】キュービット制御エレクトロニクスによって生成されたパルスシーケンス、例示的なキュービット軌道、および理想的なキュービット軌道対測定されたキュービット軌道を示すプロットである。
【図１２】キュービットXY制御信号を生成するための例示的なプロセスを示すブロック図である。
【発明を実施するための形態】
【００２３】
量子コンピューティングは、量子コンピュータの量子ビット(キュービット)に記憶されている量子情報をコヒーレントに処理することを必要とする。超伝導量子コンピューティングは、量子情報処理システムが部分的に超伝導材料から形成される固体量子コンピューティング技術の有望な実装形態である。超伝導キュービットなどの固体量子コンピューティング技術を採用した量子情報処理システムを動作するために、システムは非常に低い温度、たとえば数十mKに維持される。システムの極端な冷却により、超伝導材料が臨界温度未満に保たれ、不要な状態遷移を回避することができる。そのような低温を維持するために、量子情報処理システムは、希釈冷凍機などのクライオスタット内で動作され得る。いくつかの実装形態では、制御信号はより高温環境において生成され、同軸ケーブルなどのシールドされたインピーダンス制御されたGHz対応の送信ラインを使用して量子情報処理システムに送信される。クライオスタットは、1つまたは複数の中間冷却段階において室温(たとえば、約300K)からキュービットの動作温度まで低下し得る。たとえば、クライオスタットは、室温段階よりも1桁または2桁低く、たとえば、約30〜40Kまたは約3〜4Kであり、キュービットの動作温度(たとえば、約10mK以下、または約100mK以下)よりも温かい第1の温度範囲T1に維持される第1の段階を採用し得る。
【００２４】
キュービットの動作温度が非常に低い場合でも、キュービットは依然としてデコヒーレンスとゲートエラーに悩まされる可能性がある。そのため、ゲートエラーとキュービットデコヒーレンスを補正するために、大規模な量子エラー訂正アルゴリズムを展開することができる。エラー修正された量子プロセッサは、エラーが発生しやすいキュービットのアンサンブルから保護された論理キュービットを合成するために冗長性を活用する。必要な冗長性の程度は構成キュービットのエラーレートによって異なるが、特定の実装形態では、単一のエラー修正された論理キュービットを実現するために、少なくとも1000の物理キュービットが必要になる可能性があると予想される。現在の超伝導量子システムの実装形態は、たとえば、キュービット制御信号を提供するために、キュービットごとに少なくとも2本の室温同軸ケーブルを使用する。さらに、量子コンピュータを使用して複雑な問題を解決するために、およそ1000以上のエラー修正された論理キュービットが必要になる可能性があることが予想される。現在のシステムを使用すると、そのようなスケーリングには数百万の個別のケーブルが必要になる場合がある。さらに、そのようなシステムは、量子プロセッサのキュービットを駆動する制御信号を生成するためにかなりの消費電力を必要とすることになる。
【００２５】
本開示は、量子コンピューティングシステムのケーブル接続要件を低減するために使用され得、また量子コンピューティングシステムの消費電力も低減し得るキュービット制御エレクトロニクスを対象とする。本開示のキュービット制御エレクトロニクスは、約1mW/キュービット以下を消費しながらエラーレートに悪影響を与えることなく使用され得るため、キュービット制御エレクトロニクスの極低温冷却が可能である。極低温におけるキュービット制御エレクトロニクスの動作を可能にすることにより、キュービット制御エレクトロニクスとキュービットが形成されるデバイスとの間でデータを転送するために、室温相互接続ではなく無損失の超伝導相互接続が使用され得るにつれて、消費電力がさらに一層低減され得る。さらに、オンチップ波形メモリは、帯域制限されたXY制御信号を生成するために必要なデータ転送の量を大幅に削減する手段を提供する。
【００２６】
本開示のキュービット制御エレクトロニクスは、たとえば、シリコンなどの半導体材料の平らな(いくつかの実装形態では、モノリシック)ピースまたはチップ上のCMOS集積回路要素を含む、集積回路(IC)において具体化され得る。ICは、室温と超伝導キュービットの動作温度との間のクライオスタットの中間冷却段階(たとえば、約3〜4Kの間)などの低温環境で動作され得る。ICに具現化され得るキュービット制御エレクトロニクスは、第1のミキサ回路に電気的に結合された第1の信号エンベロープ発生器回路を使用して、キュービット制御信号を生成する。信号エンベロープ発生器回路は、信号エンベロープを生成し、プログラム可能であり得る複数の個別の信号源(たとえば、電流源)を含む。特定の実装形態では、エンベロープ発生器回路は、複数の個別の信号源からの出力を累積的に合計し、合計出力を第1のミキサ回路に提供する。第1のミキサ回路は、たとえば、エンベロープ発生器回路の合計出力のアップコンバージョンのための二重平衡ミキサ回路要素を含み得る。第1のミキサ回路は、キュービット制御信号を提供するために、第1の信号エンベロープ発生器回路からの合計出力をローカル発振器信号と混合する。いくつかの実装形態では、キュービット制御エレクトロニクスは、第2のミキサ回路に結合された第2の信号エンベロープ発生器回路を含み、第2の信号エンベロープ発生器回路は、第1のエンベロープ発生器回路と同様に構築される。第1および第2のミキサ回路は、ベクトル変調回路の一部を形成し得る。キュービットXY制御信号などのキュービット制御信号を提供するために、第1のミキサ回路の出力を第2のミキサ回路の出力と組み合わせることができる。
【００２７】
キュービット制御エレクトロニクスのさらなる詳細を説明する前に、キュービット、量子制御要素、および量子測定を含む標準的な量子コンピューティングシステムの簡単なレビューを提供する。
【００２８】
理想的なキュービットは、その状態を、その固有状態の重ね合わせ|Ψ>=cos(θ/2)|0>+exp{jφ}sin(θ/2)|1>として表すことができる2レベルのシステムである。したがって、キュービットの状態は、ブロッホ球の表面上の点として独自の解釈を有する。典型的な量子アルゴリズムでは、たとえば、単一および/または2つのキュービットゲートのシーケンスがキュービットの集合に適用され、その後、これらのキュービットのサブセットの状態が測定される。単一のキュービットゲートは、ブロッホ球の表面における明確に定義された回転を含むが、2つのキュービットゲートは、ブロッホ球での条件付き回転である。
【００２９】
図1Aは、単一のキュービット量子コンピューティングシステムを示す概略図である。量子コンピューティングシステムは、キュービット制御エレクトロニクス10に結合されたキュービットチップ100を含む。キュービットチップ100は、超伝導キュービットなどの1つまたは複数のキュービット102を含み、非常に低い温度(たとえば、1mKなどの約10mK以下で、クリオスタットによって達成可能な最低可能温度を条件として)においてクライオスタットを使用して動作され得る。本開示の目的のために、キュービット制御エレクトロニクスによって動作されるキュービットは、高速ゲート時間(たとえば、<15ns)、低い単一および2キュービットエラーレート(たとえば、それぞれ<0.1%および<0.6%)、中程度のコヒーレンス時間(たとえば、約0.1ms)、およびモノリシック実装を有する周波数調整可能なトランスモンキュービットであると仮定される。しかしながら、本明細書に記載のキュービット制御エレクトロニクスは、トランスモンキュービットでの動作に限定されず、とりわけ、フラックスモンキュービットまたはgモンキュービットなどの他のキュービット構成でも使用され得る。キュービットチップ100の各キュービット102は、Z駆動キュービット回路要素106(たとえば、共振器)、XY駆動キュービット回路要素110(たとえば、コンデンサ)、およびキュービット読出し共振器112に結合され得る。キュービット102およびキュービットチップ100上に形成された関連付けられる回路要素は、誘電体基板(たとえば、シリコンまたはサファイア基板上のアルミニウム)上のパターン化された超伝導体材料から形成することができる。
【００３０】
キュービットチップ100は、室温(たとえば、約300K)において動作されるキュービット制御エレクトロニクス10に結合されている。制御エレクトロニクス10をキュービットチップ100に接続するデータラインは、クライオスタットの1つまたは複数の低温中間段階を通過し得る。たとえば、キュービットZ制御ライン12、キュービットXY制御ライン14、およびキュービット読出しライン16は、室温未満であるがキュービット動作温度より高い、たとえば、約3〜4Kに冷却されるクライオスタットの中間段階を通過し得る。いくつかの実装形態では、制御ラインはまた、減衰器(たとえば、減衰器18、20)または増幅器(たとえば、増幅器22)を含み得る。データラインは、キュービットチップ100上のポート(たとえば、ポート104、108、および116)に結合され得る。
【００３１】
図1Aに示されるように、キュービット102は非線形共振器であり、外部磁束駆動(たとえば、Z駆動ライン12によって提供される)でループをスレッド化することによって実効インダクタンスを調整できるスキッドを形成するために、ループに配線されたジョセフソン接合のペア(Xとして示されている)と並列にコンデンサを含む。ジョセフソン接合に関連付けられる非線形性は、図1Bに示されるように非調和エネルギー図150をもたらし、離散エネルギー準位(152、154、156、158)が形成される。エネルギー準位間の分離は、ΔE=hfmnとして表すことができ、hはプランク定数であり、fmnはエネルギー準位mとnの間の周波数差である。f01およびf12〜f01の一般的な値は、それぞれ6GHzおよび250MHzである。そのため、マイクロ波(XY)駆動を使用して|0>から|1>への遷移を排他的にアドレス指定することが可能であり、それによって所望の2レベルのキュービットを近似する。
【００３２】
キュービット102などのキュービットに対するマイクロ波ゲート動作は、制御エレクトロニクス10においてXY制御信号を生成し、次いで、キュービットがその共振周波数で動作しているときに、XY制御信号をキュービット102のXYポート108に適用することによって実行することができ、その結果、ブロッホ球のXY平面内の軸を中心にキュービット状態を決定論的に回転させ、軸と回転角は、それぞれマイクロ波信号のキャリア位相と積分エンベロープ振幅によって決定される。キュービットの有限のコヒーレンス時間により、適用されるパルスの持続時間を最小にすることが望ましいが、時間的に短いパルスは、広範囲の周波数を含む。したがって、パルス側波帯のエネルギーがf12遷移に結合する可能性があるため、パルス持続時間と|2>状態の母集団の間にはトレードオフがある。そのため、キュービットを駆動するために採用されるXYパルスは、通常、|2>状態へのリークを最小限に抑えるように形作られ、ガウスエンベロープおよびレイズドコサインエンベロープが最も一般的である。XYポート108を基準とした例示的なパルス持続時間とエンベロープ振幅は、それぞれ10〜30nsと10〜100μVである。キュービット102の状態は、読出し共振器112の反射係数が測定される射影測定を通じて感知することができ、これにより、キュービットは、cos2(θ/2)の確率で|0>状態に、およびsin2(θ/2)の確率で|1>状態に崩壊する。キュービットがどの状態に崩壊するかに応じて、測定された反射係数は2つの異なる値のいずれかを取る。
【００３３】
室温で動作する標準制御回路10は、各キュービットXY制御信号を生成するために、高速(約1GSPS以上)および高解像度(約14ビット)のデジタル-アナログ変換器(DAC)波形発生器を使用する。そのような高速波形発生器は、かなりの電力を消費する。
【００３４】
高出力、高速、および非常に高解像度のDACを使用するのではなく、キュービット制御回路10の少なくとも一部を、広範囲のキュービット制御信号(たとえば、キュービットXY制御信号)を生成することができ、より低いビット解像度を使用し、より低いデータレートを必要とし、より少ない電力を消費する制御エレクトロニクスと置き換えることができる。さらに、集積回路は、極低温で(たとえば、3〜4Kなどの30〜40K以下で)動作させることができる。したがって、通常、制御エレクトロニクスをキュービットチップに結合する同軸ケーブルは、超伝導体の遷移温度が動作極低温を超える場合に損失のない超伝導体コネクタと置き換えることができ、量子コンピューティングシステムの消費電力をさらに削減する。
【００３５】
図2は、キュービットXY制御信号などのキュービット制御信号を生成するための簡略化されたキュービット制御回路200の例を示す概略図である。キュービット制御回路200は、図1Aに示されるキュービット制御回路10の少なくとも一部の代わりに使用することができる。いくつかの実装形態では、キュービット制御回路200は、一片の半導体材料の一部として統合された電子回路のセットを含むICとして実装することができる。いくつかの実装形態では、キュービット制御回路200は、図1Aに示されるキュービット制御回路10のような室温ではなく、極低温(たとえば、3〜4Kなどの30〜40K以下)で動作される。
【００３６】
キュービット制御回路200は、ミキサ回路210に結合された信号エンベロープ発生器回路202を含む。図2の例に示されるように、信号エンベロープ発生器回路202は、電流モードエンベロープ発生器を含み得る。電流モードエンベロープ発生器は、複数の異なる電流源204を含む。11個の電流源204が図2に示されている(点線は、図示されていない電流源を表す)が、少なくとも2つの電流源が使用され得る。電流源204は、各電流源204が定義された電流レベルを出力するように制御され得るようにプログラム可能であり得る。いくつかの実装形態では、電流源204ごとの波形は、キュービット制御回路200のメモリに記憶される。複数の電流源204は、電流源204の各々の出力が共通の出力またはノード208に接続されるように、並列に結合されている。電流源204のうちの1つまたは複数がアクティブ化されると、ノード208において測定された合計電流出力がi(t)として提供される。スイッチ206は、各電流源204と直列に提供される。電流源の出力が合計電流出力i(t)に追加されること、またはそこから削除されることを可能にするために、源ごとのスイッチ206を開閉することができる。スイッチ206が、電流源の出力が合計電流出力に組み合わされるかどうかを制御するために使用されるものとして図2に示されているが、代わりに他の制御メカニズムを使用することができる。さらに、信号エンベロープ発生器回路202が、複数のプログラム可能な電流源を使用するものとして図2に示されているが、代わりに他の信号源が使用され得る。たとえば、電流源の代わりに複数のプログラム可能な電圧源が使用され得る。キュービット制御回路200の他の回路要素は、プログラム可能な電圧源とともに使用するためにそれに応じて修正され得る。たとえば、電圧源は直列に組み合わせることができる。
【００３７】
いくつかの実装形態では、信号エンベロープ回路の出力は、ミキサ回路210に結合される前に平滑化される。たとえば、平滑化は、信号エンベロープ発生器回路202の正および負の出力にわたって配置された可変コンデンサ216を使用することによって達成され得る。コンデンサ216にわたる電圧は、venv(t)として提供される。エンベロープ信号venv(t)の例は、回路200の上のプロット201に示されている。
【００３８】
信号エンベロープ回路の平滑化された出力は、ミキサ回路210に結合される。いくつかの実装形態では、ミキサ回路210は、信号エンベロープ発生器回路からの出力を局部発振器信号212と混合する。局部発振器信号212は、キャリア周波数にある。図2に示されるように、ミキサ回路210は、電流モード二重平衡ミキサ回路を含む。二重平衡ミキサ回路は、エンベロープ信号発生器回路202から受信した信号の周波数アップコンバージョンを提供する。この例では、二重平衡ミキサは、MOSFETなどのCMOS集積回路214を使用して構築されている。図2に示されるミキサ設計は一例に過ぎず、他のミキサ回路設計の使用を制限するものではない。ミキサ回路210の出力は変圧器218に結合され、出力信号vout(t)として負荷220に提供される。
【００３９】
信号エンベロープ発生器回路202は、量子コンピューティングにおいて一般的に使用されるガウス波形およびレイズドコサイン波形などの対称波形を含むがこれらに限定されない、様々な異なる波形を生成するために使用することができる。図3に示される例示的な信号エンベロープ生成プロセスでは、電流源204の各々は、すべての電流源204がアクティブ化されると、総電流出力i(t)が着実に最大まで増加するように、順次アクティブ化される。たとえば、出力電流値がI1(t)である第1の電流源は、第1の時間t1においてアクティブ化され、一方、出力電流値がI2(t)である第2の電流源は、t1の後の第2の時間t2においてアクティブ化されるが、第1の電流源がまだアクティブであるため、合計電流出力i(t)はI1(t)とI2(t)の合計になる。電流アクティブ化は、出力電流値がIN(t)である最後の電流源が時間tNにおいてアクティブ化されるまでそのように続き、その結果、総電流出力i(t)は、アクティブ化されたすべての電流源の合計になる。この簡略化された例では、すべての電流源がアクティブ化されると、それらがオンにされたのとは逆の順序で非アクティブ化される場合がある。全電流出力は、図3に示されるように階段状のプロファイルを示す。本明細書で説明するように、信号エンベロープ発生器回路202からの出力は平滑化され得る。平滑化は、たとえば、コンデンサ216などの可変コンデンサを使用して達成することができるが、代わりに他の平滑化技法が使用されてもよい。いくつかの実装形態では、電流源204がアクティブ化およびオフ化されるタイミングは、経過したクロックサイクルの数に基づく。たとえば、場合によっては、電流源204の最短の起動時間は、1クロックサイクルであり得る。
【００４０】
図2に示されるキュービット制御回路200は、1つのミキサ回路210に結合された1つの信号エンベロープ発生器回路202を含み、一般に、キュービット制御回路200は、第2のミキサ回路に結合された第2の同一の信号エンベロープ発生器回路を含み得る。たとえば、第1および第2のミキサ回路は、ベクトル変調回路の一部であり得る。次いで、位相回転信号を提供するために、各ミキサ回路の出力を組み合わせることができる。上で説明したように、ブロッホ球のキュービット状態の軸と回転角は、それぞれマイクロ波信号のキャリア位相と積分エンベロープ振幅によって決定される。この配置を示すキュービット制御回路の簡略図が図4に示されている。図1Aに示される制御回路10の少なくとも一部の代わりに、キュービット制御回路400が使用され得る。回路200と同様に、キュービット制御回路400はICとして実装され、極低温(たとえば、3〜4K)で動作され得る。
【００４１】
キュービット制御回路400は、第1の信号エンベロープ発生器回路402および第2の信号エンベロープ発生器回路404を含む。第1の信号エンベロープ発生器回路402および第2の信号エンベロープ発生器回路404の各々は、回路202について本明細書に記載されているのと同様に構築され得る。たとえば、回路402および404の各々は、累積電流出力を提供するために、共通の出力またはノードに接続された複数の個別のプログラム可能な電流源を含み得る。さらに、回路402および404のそれぞれは、信号出力の階段状の外観を平滑化するために、それぞれの共通ノードに結合された対応する平滑化回路を含み得る。信号エンベロープ発生器回路402は、第1の出力、たとえば、DAC_I vout(t)を提供し、一方、信号エンベロープ発生器回路404は、第2の出力、たとえば、DAC_Q vout(t)を提供する。
【００４２】
キュービット制御回路400はまた、第1のミキサ回路414および第2のミキサ回路416を含む。いくつかの実装形態では、ミキサ回路414および416は、ベクトル変調器回路の一部であり、これは、2つのミキサ回路およびコンバイナ回路を含み、第1および第2のミキサは、それぞれ正弦波および余弦波によって駆動される。ミキサ回路414、416の各々は、ミキサ回路210に関して本明細書に記載されるように構築され得る。第1のミキサ回路414は、回路402から第1の出力DAC_I vout(t)を入力として受信し、第2のミキサ回路416は、回路404からDAC_Q vout(t)を入力として受信する。さらに、各ミキサ回路414、416は、対応する局部発振器信号を受信する。たとえば、回路414は、発振器406から局部発振器信号を受信するが、回路416は、発振器408から局部発振器信号を受信する。いくつかの実装形態では、局部発振器406、408は、室温で動作し、キュービット制御回路400の一部ではない任意波形発生器を含む。たとえば、局部発振器406、408は、図1に示されるキュービット制御回路10の一部であり得る。他の実装形態では、局部発振器406、408は、キュービット制御回路400の一部として形成される。いくつかの実装形態では、局部発振器406、408は、正弦波形または余弦波形などの周期的な波形を提供する。いくつかの実装形態では、第1の発振器406は、第2の発振器408によって提供される出力信号と位相がずれている出力信号を提供する。たとえば、第1の発振器406からの出力信号は、第2の発振器408によって提供される出力信号と位相が90度、180度、または270度ずれている可能性がある。たとえば、第1の発振器406からの出力信号は正弦波形であり得、一方、第2の発振器408からの出力信号は余弦波であり得る。いくつかの実装形態では、発振器信号は、ミキサに渡される前に増幅される。たとえば、キュービット制御回路400は、第1の発振器406からの信号を増幅するための第1の増幅器410を含み、また第2の発振器408からの信号を増幅するための第2の増幅器412を含む。
【００４３】
第1のミキサ414は、第1の発振器出力を回路402からの第1の出力DAC_I vout(t)と混合し、第2のミキサ416は、第2の発振器出力を回路404からの第2の出力DAC_Q vout(t)と混合する。次いで、第1のミキサ414および第2のミキサ416の各々の出力は、RF出力の形態でキュービットXY駆動信号を提供するために加算器回路418において加算される。
【００４４】
図5は、集積回路500に実装された、キュービット制御回路400などのキュービット制御回路の例を示す概略図である。IC500は、CMOS製造技法を使用して製造され得る。図5の例に示されるように、集積回路500は、シリアルツーパラレルインターフェース(SPI)回路502および構成/波形メモリ504を含む。メモリ504は、とりわけ、たとえばフリップフロップベースのメモリまたはランダムアクセスメモリを含むことができる。集積回路500の動作中に、波形データは、SPI回路502にロードされ、次いで、波形メモリ504内の並列レジスタに転送される。メモリ504は、信号エンベロープ発生器のプログラム可能な信号源ごとの個々の重み付け、ならびに1つまたは複数の別個の基準信号(たとえば、電流または電圧)の重み付けを含む、複数の異なる波形が記憶されることを可能にする。重み付けは、波形を生成するために必要な電流の大きさを表す。たとえば、第1の電流源の重み付け506が、メモリ504における「I1A、I1B...I1N」として図5に示されている。いくつかの実装形態では、メモリ504は、プログラム可能な信号源ごとに4、8、12、16、20、24、28、または32の異なる波形を記憶するが、他の数の波形を記憶することができる。波形は異なるビット深度を有することができる。たとえば、波形は、4ビットの解像度、6ビットの解像度、8ビットの解像度、または10ビットの解像度を有するようにプログラムすることができるが、他の解像度も可能である。波形データはIC500のDINピンに提供される。いくつかの実装形態では、SCLKに提供されるクロック信号の各サイクルにおいて、データはSPI回路502に転送され得る。データは、データ負荷ピンLDにおいて負荷信号を受信すると、SPI回路502からメモリ504内の並列レジスタに転送され得る。SPI回路502自体は、比較的ゆっくりと更新される。たとえば、SPI回路502は、数kHzの周波数を有するクロックサイクルに従って更新され得る。SCLKにおけるクロック信号とデータ負荷信号の両方は、室温制御エレクトロニクスによって提供され得る。あるいは、いくつかの実装形態では、クロックおよび負荷信号は、IC500自体で生成され得る。いくつかの実装形態では、一連の波形に対応する一連の波形選択信号を定義するためのオンチップシーケンサが存在する場合がある。
【００４５】
IC500はまた、複数のマルチプレクサ510を含むマルチプレクサアレイ508を含む。この例では、各マルチプレクサ510は16:1マルチプレクサであるが、4:1、8:1、または12:1を含むが、これらに限定されない、他のマルチプレクサ構成が代わりに使用され得る。メモリ504からの波形は、マルチプレクサのマルチプレクサ510にロードされる。したがって、たとえば、図5の例では、各マルチプレクサは、メモリ504から16個の異なる波形を受信し得、そこから、IC500へのWFM入力において受信された波形選択信号に基づいて1つが選択される。この例では、波形選択信号は4ビット信号であり、各マルチプレクサ510から最大16個の異なる波形の選択を可能にする。波形選択信号は、室温制御エレクトロニクスを使用して、またはIC500自体で生成され得る。いくつかの実装形態では、波形選択信号は、オンチップシーケンサを使用して生成され得る。
【００４６】
各マルチプレクサ510からの出力波形は、対応するプログラム可能な信号源に結合される。マルチプレクサ出力の半分は、第1の信号エンベロープ発生器512のプログラム可能な信号源に提供され、一方、マルチプレクサ出力の残りの半分は、第2の信号エンベロープ発生器514のプログラム可能な信号源に提供される。したがって、各信号エンベロープ発生器が11個のプログラム可能な信号源(たとえば、11個のプログラム可能な電流源)を含む場合、22個のマルチプレクサ510が全体として提供され、半分は発生器512内の対応するプログラム可能な信号源に結合し、残りの半分は、発生器514内の対応するプログラム可能な信号源に結合する。
【００４７】
信号エンベロープ発生器回路512、514のうちの1つのより詳細な概略図が図6に提供されている。各信号エンベロープ発生器512、514は、クロックピンCLKからクロック信号を受信し、トリガーピンTRIGからトリガ信号を受信する。トリガおよびクロック信号は、図6に関して本明細書に記載されるように、プログラム可能な信号源のアクティブ化を循環するために使用される。トリガおよびクロック信号は、室温の任意波形発生器によって提供されてもよく、IC500上の源から生成されてもよい。第1の信号エンベロープ発生器回路512および第2の信号エンベロープ発生器回路514の出力は、ベクトル変調器516に渡される。ベクトル変調器516のより詳細な概略図が図7に提供される。ベクトル変調器516は、第1のミキサ522および第2のミキサ524を含み、これらの各々は、2つの信号エンベロープ発生器回路512、514のうちの1つから対応する信号を受信する。第1のミキサ522はまた、発振器ピンLO_Iにおいて提供される第1の局部発振器信号を受信し、一方、第2のミキサ524は、発振器ピンLO_Qにおいて提供される第2の局部発振器信号を受信する。受信された発振器信号を増幅するために、増幅器518および520が提供され得る。ベクトル変調器516はまた、第1のミキサ522および第2のミキサ524の出力を合計するためのサマー回路526を含む。サマー回路526からの出力は、RF出力ピンRF_OUTに提供される。
【００４８】
図6を参照すると、信号エンベロープ発生器回路600は、複数の独立した8ビットデジタル-アナログ変換器(DAC)606を含む。図6に示される特定の例では、11個のDAC606が提供されるが、代わりに他の数のDACが使用されてもよい。たとえば、信号エンベロープ発生器回路600は、3、4、5、6、7、8、9、10、12、13、14、または15個のDACを含み得るが、これらに限定されない。さらに、DACは、異なるビット解像度を有するように構成され得る。たとえば、DAC606は、これらに限定されないが、4ビット、6ビット、10ビット、または12ビットのDACを含み得る。DACは電流モードとして示されているが、代わりに電圧モードDACが使用されてもよい。各DAC606の出力は、共通ノード601に結合され、その結果、信号エンベロープ発生器回路600の総電流出力は、各DAC606によって提供される電流の合計に対応する。総電流は、共通ノードに接続された負荷618(たとえば、抵抗器)を提供することによって電圧信号に変換され得る。いくつかの実装形態では、組み合わされた出力信号は、負荷618と並列に可変コンデンサ616などのコンデンサを提供することによって平滑化され得る。
【００４９】
各DAC606は、対応するマルチプレクサ604から波形を生成するための重み付けを受信する。この例では、重み付けは8ビットの解像度で提供され、DAC606によって256個の異なる電流値が生成されることを可能にする。電流の重み付けは、波形メモリ602からマルチプレクサ604に渡され、波形メモリ602は、図5に示されるSPIインターフェース回路502および波形メモリ回路504の両方を包含する。波形メモリ602はまた、基準DAC608の重み付けを記憶し得る。基準DAC608は、DAC606の各々に入力される基準電流INを生成する。電流はミラーリングされているため、電流IPは基準電流INの基準電流である。DAC606と同様に、DAC608は、波形メモリ602に結合された対応するマルチプレクサ604から電流の重み付けを受信する。基準DAC608に結合されたマルチプレクサに提供される波形のビット解像度は、他のマルチプレクサに提供されるビット解像度と同じであってもよく、異なっていてもよい。選択信号(SEL)は各マルチプレクサ604に接続されたICにおいて受信され、したがって、各マルチプレクサ604に入力された異なる波形重み付けのうちの1つを選択することを可能にする。
【００５０】
遅延回路610は、DAC606に結合され、DACが順次アクティブ化されることを可能にする。この例では、遅延回路610は、DACが対称エンベロープを生成するように構成される。具体的には、例示的な遅延回路610は、ラッチRSフリップフロップ611、複数のD型フリップフロップ612、および各DAC606を順次アクティブ化し、すべてのDAC606がアクティブ化された後、それらがアクティブ化されたのと逆の順序で各DAC606を順次非アクティブ化するように構成された論理ゲート(たとえば、とりわけ、ANDゲート、ORゲート、NOTゲートなど)を含む。たとえば、TRIGにおいてトリガ信号を受信すると、すべてのDAC606がアクティブ化されるまで、DAC606の各々は、CLKにおいて提供されるクロック信号の各クロックサイクルで順次アクティブ化される。DAC606の起動により、DAC606は、DAC606が結合されているマルチプレクサからDAC606において受信された重み付けによって指定された大きさで電流を出力する。すべてのDAC606のアクティブ化に続いて、ラッチ611は、各DAC606が順次非アクティブ化されるように更新される。非アクティブ化すると、DAC606は電流出力を停止する。DAC606によって生成される結合電流パルスの幅は、現在の構成において使用されるDACの数の関数である。たとえば、この例では、11個の異なるDAC606があり、順次アクティブ化および非アクティブ化によって生成される結合電流パルス全体の幅は22クロックサイクルであり、1クロックサイクルである単一のDACによって提供される個々の電流パルスの最短幅である。図6に示される構成は、フリップフロップおよび論理ゲートを利用する遅延回路の一例であるが、フリップフロップおよび/または論理ゲートを使用する他の遅延回路構成も可能である。遅延回路610は、DACの順次アクティブ化および非アクティブ化を提供するように構成されるが、他のDACアクティブ化および非アクティブ化シーケンスが代わりに使用され得る。さらに、いくつかの実装形態では、アクティブ化および/または非アクティブ化シーケンスは、クロック信号に基づいて決定されるのではなく、メモリに記憶され得る。たとえば、IC500は、チップ500上のメモリに事前に記憶された一連の異なる波形を含み得る。回路600はまた、一連の波形をDAC606にダイヤルインするために、選択ラインに結合されたシフトレジスタを含み得る。選ばれた選択シーケンスに応じて、異なる波形を異なるシーケンスにおいて組み合わせることができる。
【００５１】
いくつかの実装形態では、DAC606からの組み合わされた電流信号が、ミキサ回路に渡される前にその極性を反転させることができるような規定がある。任意のキャリア位相の4つの象限すべてをカバーするために、各信号エンベロープ発生器回路からの各信号の大きさは、正波と負波の両方を含む必要がある。この例では、極性反転は、MOSFET620を含む極性スイッチ回路を使用して達成される。MOSFET620の第1のペアは、それらのソース(または、ドレイン)が、DAC606からの組み合わされた電流出力を受信する共通の入力に結合され、一方、MOSFETの他のペアは、それらのソース(または、ドレイン)が共通のグランドに結合される。第1のペアにおけるMOSFET620のうちの1つのゲートは、第1の制御信号(POL+)によって制御され、第1のペアにおけるMOSFET620のうちの他の1つのゲートは、第1の制御信号(POL-)の補数によって制御される。同じ構成が、MOSFET620の第2のペアに適用される。したがって、極性スイッチは、正のエンベロープ波(ENV+)および負のエンベロープ波(ENV-)を提供する。極性反転を実現するために、他の回路設計も可能である。いくつかの実装形態では、正波と負波を提供するために、代わりに差動電流が使用され、極性スイッチ回路の使用を完全に排除し得る。
【００５２】
図7は、例示的なベクトル変調回路(たとえば、図5のベクトル変調器516など)のより詳細な構成を示す概略図である。各信号エンベロープ発生器回路によって提供される正および負の波形(ベースバンド電流とも呼ばれる)は、二重平衡パッシブミキサのペア、第1のミキサ708aおよび第2のミキサ708bを使用してアップコンバートされ、これらの差動出力は変圧器710a、710bを使用して変圧器結合され、現在のドメインにおいてシングルエンド信号RF_OUTに組み合わされる。可変コンデンサ712は、変圧器の中心周波数を調整することを可能にする。いくつかの実装形態では、各ミキサのベースバンド入力に持続電流を提供し、LOリークをキャンセルできるようにするために、追加のDACが採用され得る。
【００５３】
各ミキサの局部発振器ポート(LO_IまたはLO_Q)は、消費電力と周波数範囲の間のトレードオフを提供する増幅器連鎖によって駆動される。各局部発振器信号は、対応する変圧器ベースのバラン(バラン704aおよびバラン704b)と、それに続く完全差動ゲイン増幅器(増幅器706aおよび増幅器706b)を通じて、シングルエンドから差動に変換され、これは、同相信号除去を改善する目的を果たす。次いで、差動信号は、一連のデジタルゲート(たとえば、NOTゲートおよびNORゲート)を含むデジタルブロック708a、708bを使用して増幅され、その結果、ミキサLOポートはレールツーレールで駆動される。イネーブル信号ENBを受信するNORゲート構成は、複数の信号が同時にハイになるのを防ぐ。動作のオクターブ帯域幅に対応するために、調整コンデンサ702を各変圧器の局部発振器信号入力側に組み込むことができる。
【００５４】
図1の制御エレクトロニクス10の少なくとも一部の代わりにIC500が使用される、例示的な試験セットアップ800のブロック図が図8に示されている。図8に示されるように、IC500は、希釈冷凍機/クライオスタットの中間冷却段階804に配置されている。たとえば、IC500は、3K中間冷却段階に配置され得る。あるいは、IC500は、希釈冷凍機/クライオスタットの他の中間冷却段階に配置され得る。IC500に提供される特定の制御信号および波形は、室温段階802において生成され得る。たとえば、いくつかの実装形態では、SPIインターフェース、選択(SEL)制御信号、トリガ(TRIG)制御信号、クロック(CLK)信号、および局部発振器(LO)信号のデータは、制御エレクトロニクス808から室温段階802において生成される。制御エレクトロニクス808は、1つまたは複数の信号を生成するための複数の異なる任意波形発生器を含み得る。制御エレクトロニクス808はまた、キュービット読出し動作を駆動するための読出し制御信号と同様に、Z駆動制御信号を生成し得る。本明細書で説明するように、いくつかの実装形態では、IC500に提供される信号のうちの1つまたは複数は、代わりにIC500上で生成され得る。IC500は、希釈冷凍機/クライオスタットの主冷却段階806に配置されているキュービットチップ812に結合されている。IC500の各出力は、キュービットチップ812上の異なる対応するキュービットXY駆動ラインに結合され得る。いくつかの実装形態では、ノイズを除去し、キュービットの電力要件に一致させるために、様々な減衰器とフィルタがIC500の出力ラインに提供され得る。
【００５５】
いくつかの実装形態では、LO信号も補助パスを駆動するために分割され、補助パスは、振幅および位相制御ユニットを通過した後、IC500の出力において3dBの減衰器に続くXY信号パスに弱く結合され、信号リークをゼロにすることを可能にする。この補助パスの二次使用により、室温の任意波形発生器を使用してキュービットXYラインが駆動できるようになる。いくつかの実装形態では、2番目の方向性結合器は、キュービットチップに伝搬するRF信号(PULSE MON)を監視するために採用される。
【００５６】
図9は、図6および図7に示される信号エンベロープ発生器回路構成およびベクトル変調器回路構成と同様に、図5に示されるIC500と同じ構成を有する試験ICによって取得された例示的な波形を示すプロットである。波形900は、DAC(たとえば、DAC606)のアクティブ化を開始するIC500に提供されるトリガ信号に対応する。波形900の周波数周期は約18nsであった。波形902は、5.6GHzの搬送周波数でICから取得されるRF出力に対応する。この測定では、一連の16個の異なる波形を出力するためにICが初期化され、16個の状態すべてをステップスルーするために制御ラインが駆動された。チップは、LO周波数とクロック周波数がそれぞれ4〜8GHzと0.5〜3GHzの範囲を超えて動作することがわかった。5.5GHzの周波数では、直交ハイブリッドの入力を基準にして、LOポートを駆動するために必要な最小電力は-10dBm未満であった。信号発生器の出力を基準にして、クロックポートを駆動するために必要な最小電力は、-20dBm未満であることがわかった。
【００５７】
室温測定の完了後、本システムは、図8に示される試験セットアップ800を使用して冷却された。量子チップにおいて使用されたキュービットは、周波数調整可能なトランスモンキュービットであった。標準の起動ルーチンを使用してキュービット周波数調整曲線と公称読出しパラメータを決定した後、キュービットは5.6GHzに調整され、室温減衰器と位相シフタの公称値が決定され、意図的なXY駆動がない場合、|1>状態の占有が最小化された。次に、CMOS集積回路を使用して1組のRabi実験を実行された。図10に示されているこれらの実験については、状態確率は、キュービットが初期化され、次いで、振幅が変化するが1GHzクロックに対応する22nsの固定持続時間の1つまたは2つのパルスによって駆動されたときのパルス振幅の関数として測定された。これらの測定は、名目上隆起したコサインエンベロープを生成するために、単一の直交セットの重み付けを使用して実行され、エンベロープの重み付けの他のセットはゼロになった。振幅は、DAC基準電流(IN)の256個の状態すべてをスイープすることによって変化した。合計11個の異なるIP値においてスイープが繰り返された。各ポイントにおいて、状態確率を計算するために5,000回の測定が行われた。状態確率は、デジタル設定に基づいて予測されたエンベロープ振幅に対して名目上プロットされるが、INを生成するDACは、極低温において非線形かつ非単調であることがわかった。そのため、相対パルス振幅を推定するために、チップが5MHzにおいてトリガされ、モニタポートの出力において5.6GHzを中心とする190MHz帯域の積分電力がスペクトラムアナライザを使用して測定される、キャリブレーションが実行された。図10にプロットされた結果は、予想される挙動を示しており、|0>および|1>状態確率の最大値は、|0>および|1>状態で測定された読出しエラーレートがそれぞれ2.4%および6.8%である場合、予想と一致している。
【００５８】
パルスを連続的に出力するように構成されたチップを使用して、Rabiスイープの構成ごとに消費電力も測定された。次いで、最大消費電力は、πパルスの連続ストリームを生成するために必要なものとして控えめに見積もられた。この手順を使用して、DC消費電力の上限は、室温1.05V電源から1.8mWと推定された(抵抗極低温配線に沿ったIR降下のため、ICの基準面において供給される電圧は約950mVであったと推定される)。
【００５９】
キュービット状態のコヒーレント制御を実行するために、ICの高速スイッチングおよび位相制御機能を使用することの実現可能性は、3つのパルスに基づく実験を通じて評価され、そのプロトコルは、(1)キュービットを|0>状態に初期化すること、(2)X軸を中心にθA度の回転を生成するために、Xパルスを適用すること、(3)XY平面においてx軸からφBの角度でベクトルを中心にπ度の回転を生成するために、キャリア位相φBでπパルスを適用すること、(4)X軸を中心にθA度の回転を生成するために、第2のXパルスを適用すること、および(5)キュービット状態を読み出すこと(図11を参照)を含んでいた。このシーケンスは、(0、2π)におけるφBとパルス振幅AAの2次元スイープで実行され、θAは0からπの範囲にあると推定された。この測定を実行する前に、πパルスを生成するために必要な最適な構成パラメータが、デジタル設定に基づいて、φBの公称値の関数として決定された。結果は、標準のキュービット制御エレクトロニクスを使用して行われたベースライン測定値とともに図11に示されている。2つの間のRMSエラーは9.5%であり、CMOSパルス発生器をさらにキャリブレーションすることによって改善することができる。提案された極低温制御ICの性能と標準的な室温制御システムの性能との比較が図11に提供されている。
【００６０】
図12は、キュービットXY制御信号を生成するための例示的なプロセス1200を示すブロック図である。プロセス1200は、IC500などの本明細書に記載のキュービット制御回路を使用して実行され得る。第1のステップ1202において、第1の複数の信号源が順次アクティブ化される。信号源は、本明細書に記載の電流源または電圧源を含み得る。第1の組み合わされた出力を提供するために、各信号源の出力が組み合わされる(1204)。第1の組み合わされた出力は、本明細書に記載のミキサ回路(たとえば、ミキサ回路210)のいずれかなどの第1のミキサ回路に渡される(1206)。ミキサ回路は、第1のキュービット制御信号を提供するために、第1の組み合わされた出力を局部発振器信号と混合する(1208)。本明細書で説明されるように、信号源は、プログラム可能な電流源を含み得る。プロセス1200はまた、第1の複数の信号源を順次非アクティブ化するステップを含み得る。第1の組み合わされた出力はまた、順次非アクティブ化された第1の複数の信号源の組み合わされた出力を含み得る。プロセス1200はまた、第1の組み合わされた出力を第1のミキサに渡す前に、第1の組み合わされた出力を平滑化するステップを含み得る。プロセス1200はまた、第2の複数の信号源を順次アクティブ化するステップと、第2の組み合わされた出力を提供するために、順次アクティブ化された第2の複数の信号源の出力を組み合わせるステップと、第2の組み合わされた出力を第2のミキサ回路に渡すステップと、第2のキュービット制御信号を提供するために、第2の組み合わされた出力を第2のミキサ回路において第2の局部発振器信号と混合するステップと、キュービットXY制御信号を提供するために、第1のキュービット制御信号を第2のキュービット制御信号と組み合わせるステップとを含み得る。次いで、キュービットXY制御信号は、チップ100またはチップ812などのキュービットチップ上のキュービットに結合され得る。第1の局部発振器信号は、第2の局部発振器信号と位相がずれている可能性がある。たとえば、第1の発振器信号は正弦波であり得るが、第2の局部発振器信号は余弦波であり得る。プロセス1200は、10mKを超える(たとえば、100mKを超える)および40K未満の温度において実行され得る。
【００６１】
本明細書に提示される例示的な制御回路の説明は、単一のキュービットゲートを実装するために集積回路を使用することに関する。しかしながら、複数のキュービットゲートを実装するために、制御回路も使用され得る。
【００６２】
本明細書に記載の量子主題および量子動作の実装形態は、適切な量子回路、または、より一般的には、本明細書に開示される構造およびそれらの構造的同等物を含む、量子情報処理システムとも呼ばれる量子計算システムにおいて、あるいはそれらの1つまたは複数の組合せにおいて実装することができる。「量子計算システム」および「量子情報処理システム」という用語は、量子コンピュータ、量子暗号システム、トポロジカル量子コンピュータ、または量子シミュレータを含み得るが、これらに限定されない。
【００６３】
量子情報および量子データという用語は、量子システムによって運ばれる、保持される、または記憶される情報またはデータを指し、最小の重要なシステムはキュービットであり、たとえば、量子情報の単位を定義するシステムである。「キュービット」という用語は、対応する文脈において2レベルのシステムとして適切に近似され得るすべての量子システムを包含することが理解される。そのような量子システムは、たとえば、2つ以上のレベルを有するマルチレベルシステムを含み得る。例として、そのようなシステムは、原子、電子、光子、イオン、または超伝導キュービットを含むことができる。いくつかの実装形態では、計算の基礎状態は、基底状態と最初の励起状態で識別されるが、計算状態がより高いレベルの励起状態で識別される他のセットアップが可能であることが理解される。量子メモリは、量子データを高い忠実度と効率で長期間記憶することができるデバイス、たとえば、光が透過のために使用される光と物質のインターフェースや、重ね合わせまたは量子コヒーレンスなどの量子データの量子特徴を記憶および保存するための物質であると理解される。
【００６４】
量子回路要素(量子計算回路要素とも呼ばれる)は、量子処理動作を実行するための回路要素を含む。すなわち、量子回路要素は、非決定論的な方法でデータに対して演算を実行するために、重ね合わせやエンタングルメントなどの量子力学的現象を利用するように構成される。キュービットなどの特定の量子回路要素は、複数の状態の情報を同時に表現および動作するように構成することができる。超伝導量子回路要素の例には、とりわけ、量子LC発振器、キュービット(たとえば、磁束キュービット、位相キュービット、または電荷キュービット)、および超伝導量子干渉デバイス(SQUID)(たとえば、RF-SQUIDまたはDC-SQUID)などの回路要素が含まれる。
【００６５】
対照的に、古典的な回路要素は、一般に決定論的な方法でデータを処理する。古典的な回路要素は、データに対して基本的な算術、論理、および/または入出力動作を実行することによってコンピュータプログラムの命令を集合的に実行するように構成することができ、データはアナログまたはデジタル形式で表される。いくつかの実装形態では、電気的または電磁的接続を通じて量子回路要素との間でデータを送信および/または受信するために、古典的な回路要素を使用することができる。古典的な回路要素の例には、CMOS回路に基づく回路要素、高速単一磁束量子(RSFQ)デバイス、相互量子論理(RQL)デバイス、およびバイアス抵抗を使用しないRSFQのエネルギー効率の高いバージョンであるERSFQデバイスが含まれる。
【００６６】
本明細書に記載の量子回路要素および古典的な回路要素の製造は、超伝導体、誘電体、および/または金属などの1つまたは複数の材料の堆積を伴う可能性がある。選択された材料に応じて、これらの材料は、他の堆積プロセスの中でも、化学堆積、物理堆積(たとえば、蒸着またはスパッタリング)、またはエピタキシャル技法などの堆積プロセスを使用して堆積することができる。本明細書に記載の回路要素を製造するためのプロセスは、製造中にデバイスから1つまたは複数の材料を除去することを伴う可能性がある。除去される材料に応じて、除去プロセスは、たとえば、ウェットエッチング技法、ドライエッチング技法、またはリフトオフプロセスを含むことができる。本明細書に記載の回路要素を形成する材料は、知られているリソグラフィ技法(たとえば、フォトリソグラフィまたは電子ビームリソグラフィ)を使用してパターン化することができる。
【００６７】
超伝導量子回路要素および/または本明細書に記載の回路要素などの超伝導古典回路要素を使用する量子計算システムの動作中、超伝導回路要素は、超伝導材料が超伝導特性を示すことを可能にする温度までクライオスタット内で冷却される。超伝導体(あるいは、超伝導の)材料は、超伝導臨界温度以下で超伝導特性を示す材料として理解することができる。超電導材料の例は、アルミニウム(超電導臨界温度約1.2ケルビン)、インジウム(超電導臨界温度約3.4ケルビン)、NbTi(超電導臨界温度約10ケルビン)、およびニオブ(超電導臨界温度約9.3ケルビン)を含む。したがって、超電導トレースおよび超電導接地面などの超電導構造は、超電導臨界温度以下で超電導特性を示す材料から形成される。
【００６８】
本明細書には多くの特定の実装形態の詳細が含まれているが、これらは主張され得る範囲の制限として解釈されるべきではなく、特定の実装形態に固有であり得る機能の説明として解釈されるべきである。本明細書において個別の実装形態の文脈において説明されている特定の機能は、単一の実装形態において組み合わせて実装することもできる。逆に、単一の実装形態の文脈において説明されている様々な機能は、複数の実装形態において個別に、または任意の適切なサブコンビネーションにおいて実装することもできる。さらに、特徴は、特定の組合せにおいて作用するものとして上記に記載され、最初にそのように主張されても、主張された組合せからの1つまたは複数の特徴は、場合によっては組合せから切り出され得、主張された組合せは、サブコンビネーションまたはサブコンビネーションのバリエーションに向けられ得る。
【００６９】
同様に、動作は特定の順序で図面に描かれているが、これは、望ましい結果を達成するために、そのような動作が示された特定の順序または順番に実行されること、または図示されたすべての動作が実行されることを必要とするものとして理解されるべきではない。たとえば、特許請求の範囲に記載されているアクションは、異なる順序で実行することができ、依然として望ましい結果を達成することができる。特定の状況では、マルチタスクと並列処理が有利な場合がある。さらに、上述の実装形態における様々なコンポーネントの分離は、すべての実装形態においてそのような分離を必要とするものとして理解されるべきではない。
【００７０】
本発明のいくつかの実施形態が説明されてきた。それにもかかわらず、本発明の趣旨および範囲から逸脱することなしに、様々な修正が行われ得ることが理解されよう。したがって、他の実施形態は以下の特許請求の範囲内にある。
【符号の説明】
【００７１】
10  キュービット制御エレクトロニクス、標準制御回路、キュービット制御回路
12  Z駆動ライン、キュービットZ制御ライン
14  キュービットXY制御ライン
16  キュービット読出しライン
18  減衰器
20  減衰器
22  増幅器
100  キュービットチップ
102  キュービット
104  ポート
106  Z駆動キュービット回路要素
108  XYポート
110  XY駆動キュービット回路要素
112  キュービット読出し共振器
116  ポート
150  非調和エネルギー図
200  キュービット制御回路
201  プロット
202  信号エンベロープ発生器回路
204  電流源
206  スイッチ
208  ノード
210  ミキサ回路
212  局部発振器信号
214  CMOS集積回路
216  可変コンデンサ、コンデンサ
218  変圧器
220  負荷
400  キュービット制御回路
402  第1の信号エンベロープ発生器回路
404  第2の信号エンベロープ発生器回路
406  局部発信器、第1の発振器
408  局部発信器、第2の発振器
410  第1の増幅器
412  第2の増幅器
414  第1のミキサ回路、第1のミキサ
416  第2のミキサ回路、第2のミキサ
418  加算器回路
500  集積回路、チップ
502  シリアルツーパラレルインターフェース(SPI)回路
504  構成/波形メモリ、波形メモリ回路
508  マルチプレクサアレイ
510  マルチプレクサ
512  第1の信号エンベロープ発生器、第1の信号エンベロープ発生器回路
514  第2の信号エンベロープ発生器、第2の信号エンベロープ発生器回路
516  ベクトル変調器
518  増幅器
520  増幅器
522  第1のミキサ
524  第2のミキサ
526  サマー回路
600  信号エンベロープ発生器回路
601  共通ノード
602  波形メモリ
604  マルチプレクサ
606  8ビットデジタル-アナログ変換器(DAC)
608  基準DAC
610  遅延回路
611  ラッチRSフリップフロップ、ラッチ
612  D型フリップフロップ
616  可変コンデンサ
618  負荷
620  MOSFET
702  調整コンデンサ
704a  バラン
704b  バラン
706a  増幅器
706b  増幅器
708a  第1のミキサ、デジタルブロック
708b  第2のミキサ、デジタルブロック
710a  変圧器
710b  変圧器
712  可変コンデンサ
800  試験セットアップ
802  室温段階
804  中間冷却段階
806  主冷却段階
808  制御エレクトロニクス
812  キュービットチップ
900  波形
902  波形
1200  プロセス
【図１Ａ】
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【図１Ｂ】
2021531544.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2021531544.tif 000010
【図８】
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【図９】
2021531544.tif 000012
【図１０】
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【図１１】
2021531544.tif 000014
【図１２】
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【国際調査報告】
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