(57)【要約】本開示は、メモリの実質的含意演算のための装置及び方法を含む。例示的な装置は、第１のアクセス線及び複数の第２のアクセス線に結合される複数のメモリセルと、複数のメモリセルに結合される制御器とを含み得る。制御器は、第１の信号を第１のアクセス線に印加することと、第１の信号が第１のアクセス線に印加されている間に、複数の第２のアクセス線の一方の各々のものを介して、第２の信号を複数のメモリセルの第１のメモリセルに印加することと、複数の第２のアクセス線の他方の各々のものを介して、第３の信号を複数のメモリセルの第２のメモリセルに印加することと、を行うように構成され得る。実質的含意演算の結果は、複数のメモリセルの第２のメモリセル上に記憶される。
2021508906.tif 000002
【特許請求の範囲】
【請求項１】
第１のアクセス線及び複数の第２のアクセス線に結合される、複数のメモリセルと、
制御器とを備え、
前記制御機は、
第１の信号を前記第１のアクセス線に印加することと、
前記第１の信号が前記第１のアクセス線に印加されている間に、
前記複数の第２のアクセス線の1つのものを介して、第２の信号を前記複数のメモリセルの第１のメモリセルに印加することと、
前記複数の第２のアクセス線の別のものを介して、第３の信号を前記複数のメモリセルの第２のメモリセルに印加することと、
を行うように構成され、
前記信号が印加された結果として、実質的含意演算を行い、前記実質的含意演算の結果は、前記第３の信号の前記印加に続いて前記複数のメモリセルの前記第２のメモリセルに記憶される、装置。
【請求項２】
前記制御器は、前記第２の信号が前記複数の第２のアクセス線の各々のものに印加されている間に、前記第３の信号を前記複数の第２のアクセス線の別のものに印加するように構成される、請求項１に記載の装置。
【請求項３】
前記複数のメモリセルの前記第１のメモリセルに記憶された値は前記実質的含意演算の前件であり、
前記複数のメモリセルの前記第２のメモリセルに記憶された値は前記実質的含意演算の結果である、請求項１〜２のいずれか１項に記載の装置。
【請求項４】
前記複数のメモリセルの前記第１のメモリセル及び前記第２のメモリセルは外部負荷抵抗器に結合されない、請求項１〜２のいずれか１項に記載の装置。
【請求項５】
第１のアクセス線及び複数の第２のアクセス線の第１のものに結合される、第１のメモリセルと、
前記第１のアクセス線及び前記複数の第２のアクセス線の第２のものに結合される、第２のメモリセルと、
制御器と、を備える装置であって、
前記制御機は、
第１の期間に、第１の信号を前記第１のアクセス線に印加することと、
第２の期間に、第２の信号を前記複数の第２のアクセス線の前記第１のものに印加することであって、前記第２の期間は前記第１の期間の範囲内にある、前記印可することと、
第３の期間に、第３の信号を前記複数の第２のアクセス線の前記第２のものに印加することであって、前記第３の期間は前記第２の期間の範囲内にある、前記印可することと、
を行うことによって、前記第１のメモリセル及び前記第２のメモリセルに記憶された値の実質的含意演算を行うように構成され、
前記実質的含意演算の結果は、前記第３の信号の前記印加に続いて前記第２のメモリセルに記憶される、前記装置。
【請求項６】
前記第１のメモリセル及び前記第２のメモリセルは複数のメモリセルを含むアレイの内部にあり、前記制御器は、
第１の電圧を印加することによって、前記複数のメモリセルの少なくとも１つを第１の論理状態にプログラムすることであって、前記第１の電圧の大きさは前記複数のメモリセルの前記少なくとも１つのメモリセルの閾値電圧よりも大きい、前記プログラムすることと、
第２の電圧を印加することによって、前記複数のメモリセルの少なくとも１つを第２の論理状態にプログラムすることであって、前記第２の電圧の大きさは前記複数のメモリセルの前記少なくとも１つのメモリセルの閾値電圧よりも大きく、前記第２の電圧の極性は前記第１の電圧の極性と異なる、前記プログラムすることと、
を行うように構成される、請求項５に記載の装置。
【請求項７】
前記第１のメモリセル及び前記第２のメモリセルはアクセス線デコーダに直接に結合され、負荷抵抗器は前記実質的含意演算を行うために使用されない、請求項５〜６のいずれか１項に記載の装置。
【請求項８】
前記第２の信号に対応する電圧の大きさは、前記第３の信号に対応する電圧の大きさ未満である、請求項５〜６のいずれか１項に記載の装置。
【請求項９】
第１の信号を複数のメモリセルが通常結合されるアクセス線に印加することであって、前記複数のメモリセルの第１のメモリセルは複数の第２のアクセス線の第１のものに結合され、前記複数のメモリセルの第２のメモリセルは前記複数の第２のアクセス線の第２のものに結合される、前記印加することと、
前記第１の信号が前記第１のアクセス線に印加されている間に、第２の信号を前記複数の第２のアクセス線の前記第１のものに印加することであって、前記第２の信号の前記印加の結果として、前記第１のメモリセルにわたって印加された電圧は、前記第１のメモリセルが第１の論理状態にプログラムされる場合、前記第１のメモリセルを第１の抵抗状態から第２の抵抗状態に切り替えるのに十分であり、前記第１のアクセス線の電圧は前記第１のメモリセルの前記切り替えに続いて上昇する、前記印加することと、
前記第１の信号及び前記第２の信号が印加されている間、第３の信号を前記複数の第２のアクセス線の前記第２のものに印加することであって、前記信号を印加した結果として、実質的含意演算を行い、前記実質的含意演算の結果は、前記第３の信号を印加することに続いて前記第２のメモリセルに記憶される、前記印加することと、
を含む、方法。
【請求項１０】
前記第１の論理状態はセット状態であり、
前記第３の信号の前記印加の結果として前記第２のメモリセルにわたって印加された電圧は、前記第１のメモリセルが切り替わらないとき、前記第２のメモリセルの前の論理状態にかかわらず、前記第２のメモリセルの論理状態を前記セット状態にプログラムするのに十分である、請求項９に記載の方法。
【請求項１１】
前記第２のメモリセルにわたって印加された前記電圧の大きさは、前記第２のメモリセルの閾値電圧の大きさよりも大きい、請求項９に記載の方法。
【請求項１２】
前記第３の信号の前記印加の結果として前記第２のメモリセルにわたって印加された電圧の大きさは、ワード線の電圧が前記第１のメモリセルの前記切り替えに続けて上昇するとき、前記第２のメモリセルの論理状態を変化させるのに十分ではなく、
前記第２のメモリセルにわたって印加された前記電圧の大きさは、前記第２のメモリセルの閾値電圧の大きさ以下である、請求項９に記載の方法。
【請求項１３】
第２の論理状態はリセット状態であり、前記第２の信号を印加した結果として、前記第１のメモリセルにわたって印加された前記電圧の大きさは、前記ワード線の前記電圧が影響を受けないように、前記リセット状態にプログラムされる前記メモリセルを切り替えるのに十分ではなく、
前記第１のメモリセルにわたって印加された前記電圧の大きさは、前記第１のメモリセルの閾値電圧の大きさよりも大きい、請求項９に記載の方法。
【請求項１４】
前記第１の抵抗状態は非導電状態であり、
前記第２の抵抗状態は導電状態である、
請求項９〜１３のいずれか１項に記載の方法。
【請求項１５】
前記第１のメモリセルの前記切り替えた抵抗状態は、前記第１のメモリセルの論理状態を変化させない、請求項９〜１３のいずれか１項に記載の方法。
【請求項１６】
特定のシーケンスの複数の実質的含意信号を、複数のメモリセルの１つのもの及び別のものに印加することによって、第１のアクセス線に結合された前記複数のメモリセルの前記1つのもの及び前記別のものに記憶された値の実質的含意演算を行うことを含み、
前記実質的含意演算を行うことは、
前記複数の実質的含意信号の第１の信号を、前記第１のアクセス線に印加することと、
前記複数の実質的含意信号の前記第１の信号が前記第１のアクセス線に印加されている間に、前記複数の実質的含意信号の第２の信号を、前記複数のメモリセルの前記1つのものが結合される第２のアクセス線に印加することと、
前記複数の実質的含意信号の前記第２の信号が前記第２のアクセス線に印加されている間に、前記複数の実質的含意信号の第３の信号を、前記複数のメモリセルの前記別のものが結合される第２のアクセス線に印加することと、を含み、
前記複数のメモリセルの前記1つのものに記憶された値は前記実質的含意演算の前件であり、
前記複数のメモリセルの前記別のものに記憶された値は前記実質的含意演算の結果であり、
前記複数のメモリセルの前記1つのもの及び前記複数のメモリセルの第２のものに記憶された値で行われる前記実質的含意演算の結果は、前記複数のメモリセルの前記別のものに記憶される、方法。
【請求項１７】
前記方法は、前記複数のメモリセルの第１のメモリセルに記憶された入力のＮＯＴ演算を行うことを含み、
前記ＮＯＴ演算を行うことは、
前記特定のシーケンスの前記複数の実質的含意信号を、前記複数のメモリセルの第１のメモリセル及び第２のメモリセルに印加することによって行われ、
前記複数のメモリセルの前記第２のメモリセルは、前記複数の実質的含意信号を印加する前に、リセット状態にプログラムされ、
前記ＮＯＴ演算の結果は、前記複数のメモリセルの前記第２のメモリセルに記憶される、請求項１６に記載の方法。
【請求項１８】
前記方法は、前記複数のメモリセルの第１のメモリセル及び第２のメモリセルに記憶された入力を使用して、ＮＡＮＤ演算を行うことを含み、
前記ＮＡＮＤ演算を行うことは、
前記特定のシーケンスの前記複数の実質的含意信号を、前記複数のメモリセルの前記第１のメモリセル及び第３のメモリセルに印加することであって、前記複数のメモリセルの前記第３のメモリセルは、前記複数の実質的含意信号を印加する前に、リセット状態にプログラムされる、前記印加することと、
前記特定のシーケンスの前記複数の実質的含意信号を、前記複数のメモリセルの前記第２のメモリセル及び前記第３のメモリセルに印加することであって、前記ＮＡＮＤ演算の結果は前記複数のメモリセルの前記第３のメモリセルに記憶される、前記印加することと、
によって行われる、請求項１６に記載の方法。
【請求項１９】
前記方法は、前記複数のメモリセルの第１のメモリセル及び第２のメモリセルに記憶された入力のＮＯＲ演算を行うことを含み、
前記ＮＯＲ演算を行うことは、
前記特定のシーケンスの前記複数の実質的含意信号を、前記複数のメモリセルの前記第１のメモリセル及び第３のメモリセルに印加することであって、前記複数のメモリセルの前記第３のメモリセル及び第４のメモリセルは、前記複数の実質的含意信号を印加する前に、リセット状態にプログラムされる、前記印加することと、
前記特定のシーケンスの前記複数の実質的含意信号を、前記複数のメモリセルの前記第３のメモリセル及び前記第２のメモリセルに印加することと、
前記特定のシーケンスの前記複数の実質的含意信号を、前記複数のメモリセルの前記第２のメモリセル及び前記第４のメモリセルに印加することであって、前記ＮＯＲ演算の結果は前記複数のメモリセルの前記第４のメモリセルに記憶される、前記印加することと、
によって行われる、請求項１６に記載の方法。
【請求項２０】
前記方法は、前記複数のメモリセルの第１のメモリセルに記憶された入力のＣＯＰＹ演算を行うことを含み、
前記ＣＯＰＹ演算を行うことは、
前記特定のシーケンスの前記複数の実質的含意信号を、前記複数のメモリセルの前記第１のメモリセル及び第２のメモリセルに印加することであって、前記第２のメモリセル及び第３のメモリセルは、前記複数の実質的含意信号を印加する前に、リセット状態にプログラムされる、前記印加することと、
前記特定のシーケンスの前記複数の実質的含意信号を、前記第２のメモリセル及び前記第３のメモリセルに印加することであって、前記ＣＯＰＹ演算の結果は前記複数のメモリセルの前記第３のメモリセルに記憶される、前記印加することと、
によって行われる、請求項１６に記載の方法。
【請求項２１】
前記方法は、前記複数のメモリセルの第１のメモリセル及び第２のメモリセルに記憶された入力のＸＯＲ演算を行うことを含み、
前記ＸＯＲ演算を行うことは、
前記複数のメモリセルの第３のメモリセル、第４のメモリセル、及び第５のメモリセルをリセット状態にプログラムすることと、
前記複数のメモリセルの前記第１のメモリセルに記憶された前記入力を、前記複数のメモリセルの前記第３のメモリセルにコピーすることと、
前記複数のメモリセルの前記第２のメモリセルに記憶された前記入力を、前記複数のメモリセルの前記第４のメモリセルにコピーすることと、
前記特定のシーケンスの前記複数の実質的含意信号を、前記複数のメモリセルの前記第１のメモリセル及び前記第４のメモリセルに印加することと、
前記特定のシーケンスの前記複数の実質的含意信号を、前記第２のメモリセル及び前記第３のメモリセルに印加することと、
前記特定のシーケンスの前記複数の実質的含意信号を、前記第３のメモリセル及び前記第４のメモリセルに印加することと、
前記特定のシーケンスの前記複数の実質的含意信号を、前記第４のメモリセル及び前記第５のメモリセルに印加することであって、前記ＸＯＲ演算の結果は前記複数のメモリセルの前記第５のメモリセルに記憶される、前記印加することと、
によって行われる、請求項１６に記載の方法。
【請求項２２】
前記方法は、前記実質的含意演算のオペランドに対応する値を前記メモリアレイに結合される検知回路に転送することなく、前記実質的含意演算を行うことを含む、請求項１６〜２１のいずれか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して、半導体メモリ及び方法に関し、より具体的には、メモリの実質的含意演算に関する。
【背景技術】
【０００２】
メモリデバイスは、一般的に、コンピュータまたは他の電子デバイスにおける内部の半導体、集積回路、及び／または外部の取り外し可能なデバイスとして提供される。揮発性メモリ及び不揮発性メモリを含む多くの様々な種類のメモリが存在する。揮発性メモリは、そのデータを維持する電力を必要であり得、特に、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及び同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含み得る。不揮発性メモリは、電源投入されないときに、記憶されたデータを保持することによって、持続データを提供することができ、特に、ＮＡＮＤフラッシュメモリと、ＮＯＲフラッシュメモリと、読取専用メモリ（ＲＯＭ）と、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、及び磁気ランダムアクセスメモリ（ＭＲＡＭ）等の抵抗可変メモリとを含み得る。
【０００３】
メモリデバイスは、高い記憶密度、高信頼性、及び低電力消費を必要とする広範囲の電子適用のための揮発性メモリ及び不揮発性メモリとして利用されることができる。不揮発性メモリは、電子デバイスの中でも特に、例えば、パーソナルコンピュータ、ポータブルメモリスティック、半導体ドライブ（ＳＳＤ）、携帯情報端末（ＰＤＡ）、デジタルカメラ、携帯電話、ポータブル音楽プレイヤー（例えば、ＭＰ３プレイヤー）、及びムービープレイヤーで使用され得る。プログラムコード、ユーザデータ等のデータ及び／または基本入出力システム（ＢＩＯＳ）等のシステムデータは、一般的に、不揮発性メモリデバイス内に記憶される。
【０００４】
ＰＣＲＡＭ等の抵抗可変メモリは、記憶要素（例えば、可変抵抗を有する記憶要素）の抵抗に基づいてデータを記憶することができる抵抗可変メモリセルを含む。したがって、抵抗変数メモリセルは、抵抗可変記憶要素の抵抗レベルを変えることによって、標的状態に対応するデータを記憶するためにプログラムされることができる。抵抗可変メモリセルは、正または負の電気信号（例えば、正または負の電圧信号または電流信号）等の電場またはエネルギーの源をセルに加えることによって、特定の抵抗に対応する標的状態（例えば、論理状態）にプログラムされることができる。
【０００５】
様々なコンピューティングアーキテクチャ（例えば、フォンノイマンアーキテクチャ）は、命令（例えば、プログラム）を実行することに関連して、メモリ（例えば、データを記憶するメモリデバイス）と、データ（例えば、ブール論理演算及び／またはより高レベルの数学演算等の論理演算によって）の算出機能を行うために使用される処理リーソス（例えば、中央処理装置）との間のデータ転送に関連付けられる障害の問題を含む。いくつかのメモリデバイスは、データをアレイから（例えば、外部処理リーソスに）転送することなく、メモリアレイ内に記憶されるデータ値の間の論理演算を行うことを含み得るインメモリコンピューティングが可能である。
【図面の簡単な説明】
【０００６】
【図１Ａ】本開示のいくつかの実施形態による、実質的含意演算を行うことが可能であるメモリシステムを示す。
【図１Ｂ】本開示のいくつかの実施形態による、実質的含意演算を行うことができるデータ値を記憶することが可能であるメモリアレイの例を示す。
【図２Ａ】本開示のいくつかの実施形態による、実質的含意演算を行うことができるメモリセルの状態に関連付けられる閾値電圧配電を示す。
【図２Ｂ】本開示のいくつかの実施形態による、実質的含意演算を行うことができるメモリセルに関連付けられる電流対電圧シグネチャを示すグラフである。
【図２Ｃ】本開示のいくつかの実施形態による、実質的含意演算を行うことができるメモリセルに関連付けられる電流対電圧シグネチャを示すグラフである。
【図３】本開示のいくつかの実施形態による、実質的含意演算に関連付けられた値を記憶することが可能であるメモリセルを含むメモリアレイの一部を示す図である。
【図４Ａ】図４Ｂに示される印加信号を使用して、実質的含意演算を行うことに関連付けられた真理値表の一部を示す。
【図４Ｂ】本開示のいくつかの実施形態による、実質的含意演算を行うことに関連付けられたメモリセルに印加されるいくつかの信号を示す。
【図５Ａ】図５Ｂに示される印加信号を使用して、実質的含意演算を行うことに関連付けられた真理値表の一部を示す。
【図５Ｂ】本開示のいくつかの実施形態による、実質的含意演算を行うことに関連付けられたメモリセルに印加されるいくつかの信号を示す。
【図６Ａ】本開示のいくつかの実施形態による、実質的含意演算を行うために動作することができるメモリアレイの一部を示す。
【図６Ｂ】本開示のいくつかの実施形態による、実質的含意演算を行うことによって、図６Ａに示されるもの等のメモリセル上で行われることができるインメモリ論理演算に対応する真理値表を示す。
【図６Ｃ】本開示のいくつかの実施形態による、実質的含意演算を行うことによって、図６Ａに示されるもの等のメモリセル上で行われることができるインメモリ論理演算に対応する真理値表を示す。
【図６Ｄ】本開示のいくつかの実施形態による、実質的含意演算を行うことによって、図６Ａに示されるもの等のメモリセル上で行われることができるインメモリ論理演算に対応する真理値表を示す。
【図６Ｅ】本開示のいくつかの実施形態による、実質的含意演算を行うことによって、図６Ａに示されるもの等のメモリセル上で行われることができるインメモリ論理演算に対応する真理値表を示す。
【図６Ｆ】本開示のいくつかの実施形態による、実質的含意演算を行うことによって、図６Ａに示されるもの等のメモリセル上で行われることができるインメモリ論理演算に対応する真理値表を示す。
【発明を実施するための形態】
【０００７】
本開示は、メモリにおける実質的含意演算のための装置及び方法を含む。例示装置は、第１のアクセス線（例えば、ワード線）及び複数の第２のアクセス線（例えば、ビット線）に結合された複数のメモリセル、及び第１の信号を第１のアクセス線に印加し、第１の信号が第１のアクセス線に印加されている間に、複数の第２のアクセス線の１つを介して第２の信号を複数のメモリセルの第１番目に印加し、複数の第２のアクセス線の別の１つを介して第３の信号を複数のメモリセルの第２番目に印加するように構成されたコントローラを含むことができる。実質的含意演算は印加される信号（例えば、第１、第２及び第３の信号）の結果として実行することができ、実質的含意演算の結果は第３の信号の印加の後に複数のメモリセルの第２番目に格納することができる。
【０００８】
本開示の実施形態は、以前のアプローチと比較して、様々なインメモリ計算演算（例えば、ブール論理演算）を実行することができるメモリデバイスと関連した、低減されたコストなどの様々な利点を提供する。例えば、本開示は、メモリアレイの中で（例えば、メモリアレイから実質的含意と関連したデータを転送せずに）実質的含意演算を実行することができる、メモリアレイ用の回線設計を単純化することができる。例えば、メモリにおいてＦＡＬＳＥ演算（例えば、常に結果として論理「０」となる演算）を実行する能力とともにメモリの実質的含意演算を実行する能力は、計算的に完全な論理ベースを形成する。したがって、いかなるブール論理演算（例えば、ＡＮＤ、ＯＲ、ＮＡＮＤ、ＮＯＲ、ＸＯＲ、ＣＯＰＹ及び／またはＮＯＴ）も、実質的含意及びＦＡＬＳＥ演算の実行を最適に結合することによって演繹することができる。
【０００９】
本明細書において記載されているインメモリ計算演算は、例えば、センスアンプにアレイからデータ値を読み出す必要なしに実行することができ、それは結果としてインメモリコンピューティングへの種々の以前のアプローチと比較して、電力消費がより少なくなり得る。本明細書においてさらに説明するように、実施形態は、いくつかの以前のインメモリ計算アプローチによって採用されているような外部負荷抵抗器を用いずに、メモリにおいて実質的含意演算を実行することを含むことができる。
【００１０】
本明細書において使用する場合、実質的含意演算は、条件文が論理和（例えば、ＯＲ）と置き換えられるのを可能とする置換えの有効な規則であり、前件が否定（例えば、ＮＯＴ）される。例えば、演算は、「ｐ」が「ｑ」を包含すること（例えば、ここで「ｐ」が前件で「ｑ」が後件である）は、（ｎｏｔ−ｐ）  ＯＲ  ｑ、に論理的に等価であることを述べることができる。本明細書において使用する場合、実質的含意演算は、「ＩＭＰ」として表現することができる。例えば、前件「ｐ」及び後件「ｑ」に実質的含意演算を実行することは、ｐＩＭＰｑとして表現することができる。
【００１１】
本開示の以下の詳細な説明において、本開示の一部を形成する添付図面が参照され、そこにおいて、本開示の１つ以上の実施形態をどのように実践することができるかを例証により示す。これらの実施形態は十分な詳細が説明されており、当業者は本開示の実施形態を実践することができ、そして他の実施形態を利用することができて、そのプロセス、電気的及び構造的変更は本開示の要旨を逸脱しない範囲で行うことができることを理解すべきである。
【００１２】
本明細書において使用する場合、「Ｎ」及び「Ｍ」などの指示子は、特に図面の参照数字に関して、そのように指定されるいくつかの特定の特徴が含まれ得ることを示す。本明細書において用いる用語は、特定の実施形態を説明するだけの目的であって、本発明を限定することを意図していないことも理解すべきである。本明細書において使用する場合、単数形「ａ」、「ａｎ」及び「ｔｈｅ」は、文脈上明確にそうでないと示さない限り、単数及び複数の両方の指示物を含むことができる。そのほかに、「いくつかの（ａ  ｎｕｍｂｅｒ  ｏｆ）」何か（例えば、いくつかのメモリセル）は、このようなものの１つ以上を指すことができるが、「複数の（ｐｌｕｒａｌｉｔｙ  ｏｆ）」は、このようなものの２つ以上（例えば、２つ以上のメモリセル）を指すことを意図する。さらに、単語「することができる（ｃａｎ）」及び「してもよい（ｍａｙ）」は、本出願の全体にわたって、必須の意味（例えば、要求される）ではなく、許容的な意味（例えば、可能性を有する、可能である）で使用する。
【００１３】
本明細書において図は、初めの桁または複数桁が図面の図番号に対応して、残りの桁が図面の要素またはコンポーネントを識別する番号付け規則に従う。異なる図の間の同様な要素またはコンポーネントは、同様の桁を用いて識別することができる。例えば、１１４は図１で要素「１４」を参照することができて、同様な要素は図３の３１４として参照することができる。
【００１４】
図１Ａは、本開示のいくつかの実施形態による、実質的含意演算を実行することができるメモリシステム１００を例示する。図１Ａに示すように、メモリシステム１００は、コントローラ１０２及びメモリアレイ１１０を含む。
【００１５】
コントローラ１０２はメモリアレイ１１０と通信して、読出し、書込み及び／または消去動作ならびに論理演算（例えば、演算の中でもとりわけ、ＩＭＰ、ＮＡＮＤ、ＮＯＲ、ＸＯＲ、ＣＯＰＹ、ＮＯＴ、ＡＮＤ及び／またはＯＲを含むブール演算）などのメモリ演算を実行することができる。一例として、コントローラ１０２は、同じダイ、またはメモリアレイ１１０に対応するダイと異なるダイに置くことができる。コントローラ１０２は、例えば、メモリアレイ１１０に対するアクセスを制御するための、及び／またはメモリアレイ１１０と要求側デバイス（例えば、図示していないが、メモリシステム１００に連結することができるホスト）の間のデータ転送を容易にするための、ハードウェア及び／またはファームウェア（例えば、１つ以上の集積回路）及び／またはソフトウェアの形でいくつかのコンポーネントを含むことができる。
【００１６】
コントローラ１０２は、信号をアレイ１１０に提供し、読出し及び書込みのようなメモリ演算を実行することができる。いくつかの実施例において、コントローラ１０２は、アレイ１１０に対して信号を供給して、本明細書においてさらに記載されているように、実質的含意演算及び／または他のブール論理演算などのインメモリ計算演算を実行するように構成することができる。
【００１７】
メモリアレイ１１０は、メモリシステム１００用のメモリとして機能することができる。メモリアレイ１１０は、抵抗変化メモリセルであるメモリセルを含むことができる。例えば、メモリセルの状態（例えば、論理状態）は、メモリセル全体に印加される電圧に応答して変化し得るメモリセルの抵抗（例えば、対応する電圧）に基づいて決定されてもよい。本明細書においてさらに説明されているように、メモリアレイ１１０のメモリセルは、前件に対応する値、後件に対応する値及び実質的含意演算の結果に対応する値を格納することができてもよく、それはメモリアレイ１１０の中で実行することができる。
【００１８】
図１Ｂは、実質的含意演算が本開示のいくつかの実施形態に従って実行可能であるデータ値を格納することができるメモリアレイ１１０の実施例を示す。図１Ｂに示される実施例は、クロスポイントメモリアレイであるが、実施形態はそれに限定されない。メモリアレイ１１０は、複数のアクセス線１１２−０から１１２−Ｎ（例えば、これらはワード線１１２と呼ばれてもよい）、及び、互いに交わる（例えば、異なる平面において交差する）複数の他のアクセス線１１４−０から１１４−Ｍ（例えば、これらはビット線１１４と呼ばれてもよい）を含む。メモリセル１１６は、ワード線１１２及びビット線１１４の交点（例えば、各ビット線／ワード線の交差）に位置する。図１Ｂにおいては、アクセス線１１２はワード線で、アクセス線１１４はビット線であるが、いくつかの実施形態では、アクセス線１１２はビット線でもよく、アクセス線１１４はワード線でもよい。
【００１９】
メモリセル１１６は、例えば、各々関連する選択素子及び記憶素子を有している不揮発性抵抗変化メモリセルであることができる。各抵抗変化メモリセルの選択素子は、抵抗変化メモリセル上のデータプログラミング及び／またはデータ読出しなどの動作を実行するために、メモリセルを選択するように動作する（例えば、オン／オフされる）ことができる。アレイ１１０が二次元（２Ｄ）配置として示されているが、種々の実施形態で、アレイ１１０は三次元（３Ｄ）クロスポイントアレイであってもよく、それは互いに（例えば、垂直に）積み重なるアレイ１１０の複数の層を含んでもよい。
【００２０】
本明細書において使用する場合、記憶素子は、抵抗変化メモリセルのプログラム可能な部分を指す。例えば、ＰＣＲＡＭ及びＲＲＡＭセルで、記憶素子は、例えば、印加されたプログラム信号（例えば、電圧及び／または電流パルス）に応じたデータ状態にプログラム可能である抵抗を有する、メモリセルの部分を含むことができる。記憶素子は、相変化材料（例えば、位相変化カルコゲナイド合金）などの抵抗可変材料を含むことができ、その例としては、インジウム（Ｉｎ）−アンチモン（Ｓｂ）−テルル（Ｔｅ）（ＩＳＴ）材料、例えば、Ｉｎ２Ｓｂ２Ｔｅ５、Ｉｎ１Ｓｂ２Ｔｅ４、Ｉｎ１Ｓｂ４Ｔｅ７など、またはゲルマニウム−アンチモン−テルル（ＧＳＴ）材料、例えば、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７などのようなＧｅ−Ｓｂ−Ｔｅ材料である。本明細書で用いられる、ハイフンでつないだ化学成分記法は、特定の混合物または化合物に含まれる要素を示して、示された要素を含んでいるすべての化学量論を表すことを意図する。他の相変化材料は、様々な相変化物質の中でも、ＧｅＴｅ、Ｉｎ−Ｓｅ、Ｓｂ２Ｔｅ３、ＧａＳｂ、ＩｎＳｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、及びＧｅ−Ｔｅ−Ｓｎ−Ｐｔを含むことができる。
【００２１】
選択素子は、上記で説明したようなカルコゲナイド材料とすることもできる。選択素子及び記憶素子は異なるカルコゲナイド材料を含むことができるが、実施形態はそれに限定はされない。例えば、各セルは、記憶素子及び選択素子の両方として機能することができる材料（例えば、カルコゲナイド材料）を含むことができ、セルはＳＳＭ（自己選択メモリ）と呼ばれる。例示の閾値電圧（Ｖｔ）分布及びＳＳＭセルのための電流対電圧シグネチャは、さらに以下で（例えば、図２Ａ及び２Ｂに関連して）説明されている。
【００２２】
図２Ａは、実質的含意演算を本開示のいくつかの実施形態に従って実行することができるメモリセルの状態と関連した閾値電圧分布を示す。この例では、メモリセルは、集合的に分布２２２または状態２２２と称することができる、それぞれの閾値電圧状態に対応する電圧分布２２２−１、２２２−２、２２２−３及び２２２−４を有するＳＳＭセルである。分布２２２は、特定の状態（例えば、論理状態）にプログラムされたメモリセルの電圧の統計的変動を表す。本明細書においてさらに説明しているように、電圧分布２２２は、（例えば、ワード線１１２などのワード線とビット線１１４などのビット線の間の印加電圧差によって）メモリセルに（例えば、全体的に）印加される特定の電圧差を介して達成されるプログラム状態に対応することができる。本明細書において使用する場合、メモリセル全体に印加される電圧差は、ワード線電圧（例えば、アクセス線１１２のうちの１本を介してメモリに印加される電圧）とビット線電圧（例えば、アクセス線１１４の対応する１つを介してメモリセルに印加される電圧）の差などの、メモリセル電圧（ＶＣＥＬＬ）と呼ぶことができる。
【００２３】
図２Ａは４つの異なる電圧分布２２２−１、２２２−２、２２２−３及び２２２−４を示し、それらはメモリセルの４つの異なる状態を表すことができる。例えば、実施形態がそのように限定されるわけではないが、電圧分布２２２−１はセット状態（例えば、「１」）を表すことができ、電圧分布２２２−２はリセット状態（例えば、「０」）を表すことができ、電圧分布２２２−３はセット状態（例えば、「１」）を表すことができ、電圧分布２２２−４はリセット状態（例えば、「０」）を表すことができる。
【００２４】
図２Ａは、セル状態（例えば、論理状態）を区別するために用いる２つの異なる読出し電圧２２４−１及び２２４−２を示す。例えば、読出し電圧２２４−１はセルが状態２２２−１か２２２−２にプログラムされているかどうか判定するために用いることができて、読出し電圧２２４−２はセルが状態２２２−３か２２２−４にプログラムされているかどうか判定するために用いることができる。図２Ａに示すように、各電圧２２４−１及び２２４−２の絶対値（例えば、振幅）は、それぞれの電圧分布の１つより高く、それぞれの電圧分布の別の１つより低くてもよい。例えば、電圧２２４−１の振幅は、電圧分布２２２−２より高くてもよく（例えば、リセット状態「０」を表す）、電圧分布２２２−１より低くてもよい（例えば、セット状態「１」を表す）。例えば、電圧２２４−２の振幅は、電圧分布２２２−３より高くてもよく（例えば、セット状態「１」を表す）、電圧分布２２２−４より低くてもよい（例えば、リセット状態「０」を表す）。
【００２５】
電圧２２４は、電圧分布２２２−１に対応する１つの状態（例えば、セット状態）のそれらのメモリセルを、電圧分布２２２−２に対応する別の状態（例えば、リセット状態）のメモリセルと区別するために利用することができる。例えば、電圧２２４−２を利用して、電圧分布２２２−３に対応する１つの状態（例えば、セット状態）のメモリセルを、電圧分布２２２−４に対応する別の状態（例えば、リセット状態）のメモリセルと区別することができる。メモリセルの論理状態（例えば、セット及びリセット状態）は、電圧２２４を印加した後にメモリセルが呈するＶＣＥＬＬに基づいて判定することができ、それは図２Ｂ及び図２Ｃに関連してさらに説明されている。本明細書において使用する場合、電圧２２４は、読出し電圧（例えば、ＶＲＥＡＤ）と呼ばれてもよく、それはメモリセル全体に印加されて読出し動作中にそれらの論理状態を判定する電圧差に対応する。
【００２６】
図２Ａに示すように、読出し電圧２２４−１及び２２４−２は、異なる極性を有する。この例では、電圧２２４−１は負の電圧で、電圧２２４−２は正の電圧である。本明細書において使用する場合、電圧の極性は、ワード線対ビット線差（例えば、ビット線電圧がワード線電圧を超えるか、又はそれ未満であるかどうか）に基づくことができる。
【００２７】
メモリセル（例えば、メモリセル１１６）は、メモリセルのＶｔのそれと同じ極性を有する読出し電圧を使用して読み出すことができる。例えば、負のＶｔ（例えば、電圧分布２２２−１及び２２２−２に対応する）を有するメモリセルは、負極性を有する電圧２２４−１を使用して読み出すことができて、正のＶｔ（例えば、電圧分布２２２−３及び２２２−４に対応する）を有するメモリセルは正極性を有する電圧２２４−２を使用して読み出すことができる。しかしながら、実施形態はそのように限定されるわけではない。例えば、実質的含意演算を実行する際に、正極性を有する読出し電圧は、メモリセルの状態（例えば、論理状態）に関係なく、メモリセルに印加することができる。正の読出し電圧を使用して（例えば、全体に印加して）、負のＶｔを有することができる（例えば、電圧２２６−１の印加によってセット状態「１」にプログラムされている）メモリセルを読み出すことができる。
【００２８】
メモリセルＶｔｓと同じ極性を有する読出し電圧２２４を介して読み出されるメモリセル（例えば、メモリセル１１６）は、読み出されるときに、メモリセルがそれらの読み出される回数とは独立して以前にプログラムされている同じ電圧を示すことができる。例えば、読出しは、非破壊読出しである（例えば、セルの論理状態は、読出し電圧２２４の振幅が読み出されているメモリセルのＶｔを超える場合であっても、維持される）。いくつかの実施形態において、ＦＡＬＳＥ演算は、リセット状態（例えば、プログラム電圧２２６−２を印加することによる「０」）にメモリセルをプログラムすることの結果として、実行することができる。例えば、ＦＡＬＳＥ演算の入力に関係なく、出力（例えば、リセット状態にプログラムされるメモリセルに格納される値）は「０」でもよく、それはＦＡＬＳＥを示す。
【００２９】
図２Ａは、メモリセルを特定の論理状態（例えば、「０」または「１」）にプログラムするために利用することができる２つの異なる電圧２２６−１を示す。例えば、メモリセルは、電圧２２６−２を印加することによってセット状態（例えば、「１」）に、そして、メモリセル全体に電圧２２６−１を印加することによってリセット状態（例えば、「０」）にプログラムすることができる。本明細書において使用する場合、電圧２２６はプログラム電圧と呼ばれてもよく、電圧２２６を印加して特定の論理状態にメモリセルをプログラムすることはプログラム演算と呼ぶことができる。
【００３０】
電圧２２６−１は、電圧２２６−２の極性とは異なる極性を有することができる。例えば、図２Ａに示すように、電圧２２６−１は負極性を有することができて、電圧２２６−２は正極性を有することができる。メモリセルは、正極性を有する電圧２２６−２を印加することによってセット状態（例えば、「１」）に、そして、負極性を有する電圧２２６−１を印加することによってリセット状態（例えば、「０」）にプログラムすることができる。
【００３１】
図２Ｂ〜２Ｃは、実質的含意演算を本開示のいくつかの実施形態に従って実行することができるメモリセルと関連した電流対電圧シグネチャを示しているグラフである。図２Ｂ及び２Ｃにおいて示したＶＣＥＬＬは、図２Ａに関連して説明しているように、電圧差（例えば、ビット線電圧とワード線電圧の差）を表すことができる。図２Ｂにおいて示したセル電流は、対応する電圧がメモリセル全体に印加されるときにメモリセルを通って流れている電流を表すことができる。
【００３２】
図２Ｂは、リセット状態（例えば、「０」）にプログラムされたメモリセルの電流対電圧グラフを示す。正極性Ｖｔを有するメモリセルはＶＣＥＬＬが閾値電圧（ＶＴＨ２）に達するまで、非導通状態（例えば、より高い抵抗）であってもよく、そのポイントで、メモリセルは導通状態（例えば、より低い抵抗）へ切り替わる（例えば、「スナップバック」イベントを経た遷移）。本明細書において使用する場合、それらの異なる抵抗は、抵抗状態（例えば、導通または非導通状態のいずれか）と呼ぶことができる。したがって、メモリセル全体に印加された正の電圧が閾値電圧（ＶＴＨ２）を上回ると、メモリセルは非導通状態から導通状態へ切り替わる。非導通状態から導通状態への切替えの後に、ＶＣＥＬＬは保持電圧（ＶＨＯＬＤ２）にとどまることができ、それは閾値電圧（ＶＴＨ２）より低い。同様に、その絶対値（例えば、振幅）が閾値電圧（ＶＴＨ１）の絶対値を超える負電圧がメモリセル全体に印加されると、セルは非導通状態から導通状態へ切り替わり、保持電圧（ＶＨＯＬＤ１）のままとどまる。
【００３３】
図２Ｃは、セット状態（例えば、「１」）にプログラムされたメモリセルの電流対電圧グラフを示す。負極性Ｖｔを有するメモリセルは、ＶＣＥＬＬが閾値電圧（ＶＴＨ３）に達するまで、非導通状態（例えば、より高い抵抗）であってもよく、そのポイントで、メモリセルは導通状態へ切り替わる。したがって、その絶対値が閾値電圧（ＶＴＨ３）を超える（例えば、メモリセル全体に印加される）負電圧が印加されると、メモリセルは非導通状態から導通状態へ切り替わる。非導通状態から導通状態への切替えの後に、ＶＣＥＬＬはＶＨＯＬＤ１のままとどまり、それは閾値電圧（ＶＴＨ３）より低い。同様に、その絶対値が閾値電圧電圧（ＶＴＨ４）の絶対値を超える（例えば、メモリセル全体に印加される）正電圧が印加されると、メモリセルは非導通状態から導通状態へ切り替わり、ＶＨＯＬＤ２のままとどまる。
【００３４】
いくつかの実施形態において、本開示のメモリセル（例えば、ＳＳＭ）は、特定のスイッチング特性を有することができる。一例として、特定の状態のメモリセル（例えば、メモリセル１１６のうちの１つ）の閾値電圧の振幅は、図２Ｂ及び２Ｃに示すように、異なる極性に対して非対称でもよい。例えば、閾値電圧ＶＴＨ１の振幅は閾値電圧ＶＴＨ３の振幅より低くてもよく、閾値電圧ＶＴＨ４の振幅は閾値電圧ＶＴＨ２の振幅より低くてもよい。
【００３５】
したがって、いくつかの実施形態では、対応する閾値電圧より大きい振幅を有するメモリセルＶｔに印加された読出し電圧（例えば、読出し電圧２２４）は、メモリセルの抵抗状態を（例えば、非導通状態から導通状態に）切り替えることができる。例えば、読出し電圧２２４−２（ＶＲＥＡＤ２）は、印加されると、メモリセルがＶＲＥＡＤ２より低い閾値電圧ＶＴＨ４を有するので、非導通状態から導通状態にメモリセル（例えば、図２Ｃに示すように論理状態「１」にプログラムされている）を切り替えることができる。例えば、読出し電圧２２４−１（ＶＲＥＡＤ１）は、印加されると、メモリセルがＶＲＥＡＤ１より（例えば、その絶対値が）低い閾値電圧ＶＴＨ１を有するので、非導通状態から導通状態にメモリセル（例えば、図２Ｂに示すように論理状態「０」にプログラムされている）を、切り替えることができる。
【００３６】
状態が読出し電圧（例えば、ＶＲＥＡＤ１及びＶＲＥＡＤ２）の印加のため非導通状態から導通状態に変えられるメモリセルの論理状態は、いくつかの状況においては変更されなくてもよい。図２Ａに関連して説明しているように、メモリセルの論理状態は、ＶＣＥＬＬ（例えば、対応する読出し電圧ＶＲＥＡＤ１及びＶＲＥＡＤ２を印加した後）がＶＨＯＬＤに（例えば、実質的に）等しいか、印加読出し電圧ＶＲＥＡＤ１及びＶＲＥＡＤ２より大きいかどうかに基づいて決定することができる。
【００３７】
例えば、図２Ｂに示すように、リセット状態「０」にプログラムされたメモリセルは、ＶＲＥＡＤ１（例えば、それは、ＶＴＨ１より大きい）がメモリセルに印加された後に、非導通状態から導通状態に切り替えることができ、それにより、切り替えられたメモリセルは、図２Ｂに示すように、ＶＨＯＬＤ１を呈する。したがって、切り替えられたメモリセル（例えば、ＶＣＥＬＬ）全体のＶＨＯＬＤ１を検出することに応答して、メモリセルの論理状態は、依然としてリセット状態「０」（例えば、電圧分布２２２−２によって表される）であると判定することができる。対照的に、同じメモリセル（例えば、図２Ｂに示すようにリセット状態「０」にプログラムされている）は、ＶＲＥＡＤ２がメモリセルに印加された後に、非導通状態から導通状態に切り替えられなくてもよい。これは、図２Ｂに示すように、閾値電圧ＶＴＨ２がＶＲＥＡＤ２より大きいという理由である。したがって、メモリセルは、図２Ｂに示すように、振幅が図２Ｂに示すようにＶＲＥＡＤ２より大きいサブ閾値電圧（ＶＳＤ１）を依然として示すことができる。
【００３８】
例えば、図２Ｃに示すように、セット状態「１」にプログラムされたメモリセルは、ＶＲＥＡＤ２（例えば、それは、ＶＴＨ４より大きい）がメモリセルに印加された後に、非導通状態から導通状態に切り替えることができ、それにより、切り替えられたメモリセルがＶＨＯＬＤ２を呈する。したがって、切り替えられたメモリセル全体のＶＨＯＬＤ２（例えば、ＶＣＥＬＬ）を検出することに応答して、メモリセルの論理状態は、依然としてセット状態「１」（例えば、電圧分布２２２−３によって表される）であると判定することができる。対照的に、同じメモリセル（例えば、図２Ｃに示すようにセット状態「１」にプログラムされている）は、ＶＲＥＡＤ１がメモリセルに印加された後に、非導通状態から導通状態に切り替えられなくてもよい。これは、図２Ｂに示すように、閾値電圧ＶＴＨ３がＶＲＥＡＤ１より大きいという理由である。したがって、メモリセルは、図２Ｂに示すように、振幅が図２Ｂに示すようにＶＲＥＡＤ１より大きいサブ閾値電圧（ＶＳＤ２）を依然として呈することができる。
【００３９】
ＳＳＭセルなどのメモリセルの特性を利用して、本明細書において説明されている実施形態に従って実質的含意演算を実行することができる。例えば、実質的含意演算を実行することは、１つのメモリセルに正の読出し電圧（例えば、ＶＲＥＡＤ２）を印加することが必要であり得る。印加されたＶＲＥＡＤ２は、（例えば、図２Ｃに示すように）メモリセルがセット状態にプログラムされているときに限り、（例えば、非導通状態から導通状態に）メモリセルを切り替えることができるが、（例えば、図２Ｂ及び２Ｃに示すように）その以前の論理状態にかかわらずメモリセルの論理状態に影響を及ぼさない。切り替えられたメモリセルは切り替えられたメモリセルが連結されるワード線に影響を及ぼすことができて、影響を受けたワード線は、別のメモリセルの以前の状態に関係なく、印加される次の信号の結果として、別のメモリセル（例えば、同じワード線に連結している）をセット状態「１」にプログラムすることができる。
【００４０】
図３は、本開示のいくつかの実施形態に従った、実質的含意演算と関連付けられた値を格納することができるメモリセル３１６を含むメモリアレイ３１０の一部を例示している図である。図３において示したように、メモリセル３１６−１及び３１６−２（例えば、集合的にメモリセル３１６と呼ばれる）は、それぞれ、ビット線３１４−１及び３１４−２（例えば、集合的にビット線３１４と呼ばれる）に、そして、ワード線３１２に、連結することができる。メモリセル３１６は、図２Ａ〜２Ｃに関連して説明されているものなどの電圧を使用して読み出して、プログラムすることができる。
【００４１】
ビット線３１４は、それぞれのビット線電圧を印加するために利用することができる。例えば、ビット線電圧はビット線３１４−１を介してメモリセル３１６−１に印加することができて、別のビット線電圧はビット線３１４−２を介してメモリセル３１６−２に印加することができる。したがって、各メモリセル３１６のためのビット線電圧は、個々に制御することができる（例えば、ビット線３１４−１のビット線電圧を印加することは、ビット線３１４−２のビット線電圧に影響を及ぼさなくてもよい）。
【００４２】
ワード線３１２は、ワード線電圧を印加するために利用することができる。例えば、ワード線電圧は、同じワード線３１２を介してメモリセル３１６−１及び３１６−２に印加することができる。外部抵抗（例えば、負荷抵抗器）を欠いているメモリアレイ３１０は、同時にメモリセル３１６のそれぞれのワード線電圧を制御するために利用することができる（例えば、一度ごとに各ワード線電圧を制御することとは対照的に）。
【００４３】
図３に示すように、メモリセル３１６−１及び３１６−２は、それぞれビット線デコーダ３１７−１及び３１７−２に、そしてワード線デコーダ３１９に、連結することができる。ビット線デコーダ３１７及びワード線デコーダ３１９は、メモリアレイ３１０にアクセスすることができるようにするためにアドレス信号を受信して、デコードすることができてもよい。図３に示されていないが、デコーダ３１７及び３１９は、ドライバ（例えば、ビット線ドライバ及び／またはワード線ドライバ）を含むことができる。
【００４４】
図２に関連して説明されているように、各メモリセル３１６は非導通状態と導通状態の間で切り替わる（例えば、遷移する）ことができる。メモリセル（例えば、メモリセル３１６のうちの１つ）が非導通状態から導通状態へ切り替わるときに、ワード線電圧を上昇させることができ、結果として、メモリセルが切り替わらなかったならそうであっただろうよりも、ＶＣＥＬＬを低下させることになる。例えば、メモリセルが非導通状態から導通状態へ切り替わるときに、ＶＣＥＬＬは、（例えば、図２に示すように）ＶＨＯＬＤになってそのままであることができる。
【００４５】
いくつかのアプローチでは、メモリセルはいくつかの負荷抵抗に連結することができて、そのいくつかの負荷抵抗は、高くなったワード線電圧の影響を、対応するメモリセルだけに限定することができる。例えば、メモリセルが同じワード線に連結するが、メモリセルのその他の対応するワード線電圧は、メモリセルの１つが非導通状態から導通状態へ切り替わるときでも、影響を受ける（例えば、上がる）ことがなくてもよく、それは結果として対応するワード線電圧を上げることになる。したがって、負荷抵抗を有するメモリアレイのプログラムメモリセルは、各メモリセルのそれぞれのワード線電圧が個々に制御されることを必要とするので、時間がかかる可能性があり、それは実質的含意演算を実行するには適切でない。
【００４６】
対照的に、メモリアレイ３１０は、メモリセル３１６の中に外部抵抗（例えば、負荷抵抗器）を含まなくてもよい。本明細書において使用する場合、負荷抵抗器は、メモリセルの外部の抵抗器と呼ばれてもよく、信号を生成することなく電源消費のためにだけ用いられる。例えば、メモリセル３１６は、信号源（例えば、及び／または電源）を欠いている負荷抵抗器と対照的に、アドレス信号をデコードすることと関連した信号を生成することができるワード線デコーダ３１９に直接連結することができる。このような構造は実質的含意演算を実行する際に利用することができ、それによってアクセス線電圧（例えば、ワード線電圧）を制御することと関連した実行時間を減らすことができる。実質的含意演算を実行する際にメモリアレイ３１０を利用する方法の詳細は、図４及び５に関連してさらに説明される。
【００４７】
図４Ａは、図４Ｂに示される印加された信号を使用して実質的含意演算を実行することに関連付けられた真理値表４３０の一部を示す。図４Ｂは、本開示のいくつかの実施形態に従って実質的含意演算を実行することに関連付けられたメモリセルに印加されたいくつかの信号４３４、４３６を示す。
【００４８】
実質的含意演算を実行することは、特定のシーケンスで複数の信号（例えば、信号４３４及び４３６）を印加することを含むことができる。いくつかの実施形態において、信号は、特定の極性及び振幅を有する方形パルスでもよい。本明細書において使用する場合、方形パルスは、図４Ｂに示すように、ある値から別の値への遷移が実質的に瞬間的であるパルスとして参照することができる。
【００４９】
複数の信号４３４及び４３６の各々は、それぞれのアクセス線に印加される電圧に対応することができる。例えば、信号４３４は、メモリセル「ｐ」及び「ｑ」が連結されるワード線に印加することができる電圧に対応することができる。例えば、信号４３６−１は、メモリセル「ｐ」が連結されるビット線に印加される電圧に対応することができる。例えば、信号４３６−２は、メモリセル「ｑ」が連結されるビット線に印加することができる電圧に対応することができる。したがって、信号４３４はワード線電圧ＶＷＬと呼ばれてもよく、各信号４３６はビット線電圧ＶＢＬと呼ばれてもよい。
【００５０】
表４３０は、複数の信号４３４及び４３６を印加することの結果として、メモリセル「ｐ」及びメモリセル「ｑ」の状態を示す。例えば、（例えば、表４３０の）カラム４３１−１及び４３１−２は、複数の信号４３４及び４３６を印加する前の、メモリセル「ｐ」及びメモリセル「ｑ」の状態をそれぞれ示す。例えば、（例えば、表４３０の）カラム４３１−３は、複数の信号４３４及び４３６を印加した後の、メモリセル「ｑ」の状態（例えば、ｑ（ｐＩＭＰｑ）として示される）を示す。
【００５１】
図４Ａ〜４Ｂは、メモリセル「ｐ」が複数の信号４３４及び４３６を印加する前に、（例えば、カラム４３１−１で示すように）リセット状態（例えば、「０」）にプログラムされていると仮定する。複数の信号４３４及び４３６は、特定のシーケンスで印加することができる。例えば、信号４３４は、特定の期間（例えば、Ｔ０〜Ｔ５）の間印加することができ、信号４３６−１は信号４３４が印加されている時間の期間内にある特定の期間（例えば、Ｔ１〜Ｔ４）の間印加することができ、信号４３６−２は信号４３６−１が印加されている時間の期間内にある特定の期間（例えば、Ｔ２〜Ｔ３）の間印加することができる。
【００５２】
図４Ｂに示すように、信号４３６−１に対応する電圧は、信号４３６−２に対応する電圧より小さくてもよい。したがって、ワード線電圧がＴ０からＴ５まで変わらないと仮定して、Ｔ１で（例えば、Ｔ４まで）メモリセル「ｐ」全体に印加される電圧差４３８−１は、Ｔ２で（例えば、Ｔ３まで）メモリセル「ｑ」全体に印加される電圧差４３８−２より小さくてもよい。電圧４３８−１の振幅は読出し電圧２２４（の例えば、絶対値）以上であってもよくて、電圧４３８−２の振幅はプログラム電圧２２６以上であってもよい。
【００５３】
メモリセル「ｐ」がリセット状態（例えば、「０」）にプログラムされていると、メモリセル「ｐ」が読出し電圧（例えば、図２Ｂにて図示したように、ＶＲＥＡＤ２）より高い閾値電圧（例えば、図２Ｂにて図示したように、ＶＴＨ２）を有するので、Ｔ１でメモリセル「ｐ」全体に印加される電圧差４３８−１はメモリセル「ｐ」を（例えば、非導通状態から導通状態に）切り替えるのに十分ではない可能性がある。したがって、Ｔ１でメモリセル「ｐ」全体に印加された電圧は、ワード線電圧４３４に影響を及ぼさない。
【００５４】
ワード線電圧４３４がＴ０からＴ５まで変わらないときに、Ｔ３でメモリセル「ｑ」全体に印加される電圧差４３８−２はメモリセルｑを切り替えるのに十分であり得て、それは結果としてセット状態（例えば、「１」）にメモリセル「ｑ」をプログラムすることになる。例えば、以前、電圧分布２２２−２によって表されるリセット状態（例えば、「０」）にプログラムされたメモリセルｑは、電圧分布２２２−３によって表されるセット状態（例えば、「１」）にプログラムすることができる。例えば、以前、電圧分布２２２−３によって表されるセット状態（例えば、「１」）にプログラムされたメモリセルｑは、再び導通状態に切り替えることができ、それは（例えば、電圧分布２２２−３によって表される）同じ状態を示す。したがって、メモリセルｑの以前の状態に関係なく、メモリセル「ｑ」は、テーブル４３０に示すように、複数の信号４３４及び４３６を印加することの結果として、セット状態（例えば、「１」）にプログラムされる。
【００５５】
図５Ａは、図５Ｂに示される印加された信号を使用して実質的含意演算を実行することと関連付けられた真理値表５３０の一部を示す。図５Ｂは、本開示のいくつかの実施形態に従って実質的含意演算を実行することに関連付けられたメモリセルに印加されたいくつかの信号５３４、５３６を示す。
【００５６】
信号５３４、５３６−１及び５３６−２は、図４Ｂに関連して記載されているように、それぞれ、信号４３４、４３６−１及び４３６−２に類似していてもよい。例えば、信号５３４は、メモリセル３１６が連結することができるワード線（例えば、ワード線３１２）に印加することができる電圧に対応することができる。例えば、信号５３６−１は、１つのメモリセル「ｐ」が連結することができるビット線の１つに印加することができる電圧に対応することができる。例えば、信号５３６−２は、メモリセル「ｑ」が連結することができるビット線の別の１つに印加することができる電圧に対応することができる。
【００５７】
表５３０は、複数の信号５３４及び５３６を印加することの結果として、メモリセル「ｐ」及びメモリセル「ｑ」の状態を示す。例えば、（例えば、表５３０の）カラム５３１−１及び５３１−２は、複数の信号５３４及び５３６を印加する前の、メモリセル「ｐ」及びメモリセル「ｑ」の状態をそれぞれ示す。例えば、（例えば、表５３０の）カラム５３１−３は、複数の信号５３４及び５３６を印加した後の、メモリセル「ｑ」の状態（例えば、ｑ（ｐＩＭＰｑ）として示される）を示す。
【００５８】
図５Ａ〜５Ｂは、メモリセル「ｐ」が複数の信号５３４及び５３６を印加する前にセット状態（例えば、「１」）にプログラムされていると仮定する。複数の信号５３４及び５３６は、図４Ｂに関連付けられて説明されていて、図５Ｂに示されるように、特定のシーケンスで印加することができる。例えば、信号５３４は、（例えば、メモリセル「ｐ」及び「ｑ」が連結されているワード線に）Ｔ０からＴ５まで印加することができ、信号５３６−１は、（例えば、メモリセル「ｐ」が連結されているビット線に）Ｔ１からＴ４まで（例えば、信号５３４が印加されている間）印加することができ、信号５３６−２は、（例えば、メモリセル「ｑ」が連結されているビット線に）Ｔ２からＴ３まで（例えば、信号５３６−１が印加されている間）印加することができる。
【００５９】
図５Ｂに示すように、電圧差５３８−１は、電圧差５３８−２よりも小さくなくてもよい。図４Ａ及び図４Ｂに関連して説明したシナリオ（例えば、メモリセル「ｐ」がリセット状態（例えば、「０」）に事前にプログラムされるシナリオ）とは異なり、セット状態（例えば、「１」）にプログラムされるメモリセル「ｐ」は、読み出し電圧よりも低い閾値電圧を有する。例えば、図２Ｂ及び図２Ｃに関連して説明したように、メモリセル「ｐ」にわたって印加される電圧差５３８−１は、メモリセル「ｐ」を異なる状態に（例えば、非導通状態から導通状態に）に切り替えるのに十分である。このように、Ｔ１に続くある点において、ワード線電圧（ＶＷＯＲＤ）は、メモリセルｐのスイッチングイベントに起因して上昇する。上昇したＶＷＯＲＤは、電圧差５３８−２（例えば、Ｔ３においてメモリセル「ｑ」にわたって印加される電圧）を減少させ得る。例えば、ビット線電圧５６４−２（例えば、メモリセル「ｑ」に印加される電圧）がビット線電圧４６４−２と同じ電圧である場合でも、ＶＷＯＲＤが上昇しているので、Ｔ３からＴ４までのメモリセル「ｑ」にわたる電圧差電圧５３８−２が減少し得る。電圧差４３８−１と比較して減少した電圧差５３８−２は、読み出し電圧２２４の大きさに対応し得る。
【００６０】
減少した電圧差５３８−２は、メモリセル「ｑ」の論理状態を変化させなくてもよい。例えば、メモリセル「ｑ」がリセット状態（例えば、電圧分布２２２−４によって表される）に事前にプログラムされる場合、メモリセル「ｑ」の閾値電圧（例えば、ＶＴＨ２）は、減少した電圧差５３８−２（例えば、ＶＲＥＡＤ２）よりも大きく、メモリセル「ｑ」は、同じ状態（例えば、リセット状態）のままであってもよい。例えば、メモリセル「ｑ」がセット状態（例えば、電圧分布２２２−１で表される）に事前にプログラムされる場合、メモリセル「ｑ」の閾値電圧（例えば、ＶＴＨ４）は、減少した電圧差５３８−２よりも小さく、減少した電圧差５３８−２は、メモリセル「ｑ」を非導通状態から導通状態（例えば、２２２−３）に再び切り替えてもよく、これは、同じ状態（例えば、セット状態「１」）を示す。
【００６１】
図４Ａ及び図５Ａに示すように、複数の信号（例えば、４３４及び４３６及び／または５３４及び５３６）を印加した結果として、メモリセル「ｐ」がリセット状態にプログラムされる場合にのみ、メモリセル「ｑ」の状態が（例えば、リセット状態「０」からセット状態「１」に）変化してもよい。メモリセル「ｐ」に記憶された値（例えば、列５３１−１に示すように）が前件であり、メモリセル「ｑ」に記憶された値（例えば、列５３１−２に示すように）が（例えば、実質的含意演算の）後件であることを考えると、メモリセル「ｑ」の結果として生じる状態（例えば、列５３１−３に示すように）は、実質的含意演算の結果に対応する。別の言い方をすれば、本明細書に示すように、特定の順序で複数の信号をメモリアレイ（例えば、メモリアレイ３１０）上に印加することは、実質的含意演算の実行をもたらすことがあり、その結果は、事前に記憶された値が後件として使用されたメモリセル（例えば、メモリセル「ｑ」）のうちの１つに記憶されてもよい。同様に、いくつかの実質的含意演算を実行することによって、メモリアレイ（例えば、メモリアレイ１１０）は、とりわけ、ＮＯＴ、ＮＡＮＤ、ＮＯＲ、ＣＯＰＹ、及び／またはＸＯＲなどのブール論理演算を実行するように構成されてもよい。
【００６２】
いくつかの実施形態では、実質的含意演算は、実質的含意演算に関連付けられた値をメモリアレイ（例えば、メモリアレイ１１０）から転送することなく実行されてもよい。例えば、実質的含意演算は、前件及び／または後件などのそれらの値を異なる記憶位置（例えば、感知増幅器、ラッチなど）に読み出すことなく、及び／または記憶することなく実行されてもよい。このように、本開示の実施形態は、実質的含意演算のオペランドを（例えば、読み取り動作中に）感知回路に転送することを含み得る以前のアプローチと比較して、電力消費を減少することなどの利点を提供する。
【００６３】
図６Ａは、本開示のいくつかの実施形態（例えば、図６Ｂ〜図６Ｆに関連して説明したものなど）に従って、実質的含意演算を実行するように動作することができるメモリアレイ６１０の一部分を示す。例えば、表６４０、６５０、６６０、６７０、及び６８０は、実質的含意演算または複数の（例えば、組み合わせの）実質的含意演算を実行することによって、それぞれの論理演算（例えば、ＮＯＴ、ＮＡＮＤ、ＮＯＲ、ＣＯＰＹ、及び／またはＸＯＲ）を実行することを示す。
【００６４】
図６Ａに示すように、メモリアレイ６１０は、同じワード線６１２と、それぞれのビット線６１４−１、６１４−２、６１４−３、６１４−４、６１４−５とに共通に結合されたメモリセル６１６−１、６１６−２、６１６−３、６１６−４、及び６１６−５（例えば、集合的にメモリセル６１６と呼ばれる）を含み得る。
【００６５】
この例では、メモリセル「ｐ」（例えば、６１６−１）はｔビット線６１４−１に結合され、メモリセル「ｑ」（例えば、６１６−２）はビット線６１４−２に結合され、メモリセル「ｒ」（例えば、６１６−３）はビット線６１４−３に結合され、メモリセル「ｓ」（例えば、６１６−４）はビット線６１４−４に結合され、メモリセル「ｔ」（例えば、６１６−５）はビット線６１４−５に結合されている。図３に関連して説明したように、メモリアレイ６１０は、例えば、メモリセル６１６と実質的含意演算（複数可）を実行するために使用されるワード線６１２との間に、外部抵抗器を含まなくてもよい。例えば、実質的含意演算（複数可）は、アクセス線デコーダ（例えば、ワード線及び／またはビット線デコーダ）に関連付けられた抵抗に加えて、抵抗（例えば、負荷抵抗器）を使用せずに実行することができる。
【００６６】
本明細書で使用するように、メモリセル及び別のメモリセルに特定の順序で複数の実質的含意信号を印加することは、図４Ｂ及び図５Ｂに関連して説明したタイミングに従って、複数の信号４３４及び４３６（例えば、または５３４及び５３６）を印加することを意味してもよく、この場合、一方のメモリセルは前件である値を記憶し、他方のメモリセルは実質的含意演算の後件である値を記憶する。例えば、メモリセル「ｐ」及びメモリセル「ｑ」に複数の実質的含意信号を印加することは、ｐＩＭＰｑを実行することを示し得る。
【００６７】
図６Ｂは、本開示のいくつかの実施形態による、実質的含意演算を実行することによってＮＯＴ演算を実行することに関連付けられたメモリセルの状態を示す真理値表６４０−１及び６４０−２を示す。２つのメモリセル（例えば、メモリセルｐ及びｓ）は、メモリセルｐに記憶された値（例えば、列６４４−１によって示されるように）がＮＯＴ演算の入力（例えば、ＮＯＴｐ）である、ＮＯＴ演算を実行するために利用されてもよい。
【００６８】
この例では、表６４０−１の列６４４−２は、「ＦＡＬＳＥ  ｓ」演算に対応し、これは、ＮＯＴ演算の最初のステップであり、メモリセル「ｐ」、「ｑ」、及び「ｓ」に複数の実質的含意信号を印加する前に、メモリセル「ｓ」がリセット状態（例えば、「０」）にプログラムされることをもたらす。表６４０−２は、「ｐＩＭＰｓ」演算に対応する。「ｐＩＭＰｓ」演算の実行後、セル「ｓ」は、「ｐＮＯＴｑ」の結果（例えば、表６４０−２の６４４−２列に示すように）を記憶する。メモリセル「ｓ」は、メモリセル「ｐ」及び「ｓ」に複数の信号を印加する前に、リセット状態（例えば、「０」）にプログラムされてもよい。
【００６９】
メモリセルｓをリセット状態（例えば、「０」）にプログラムすることに続いて、複数の実質的含意信号（例えば、信号４３４及び４３６及び／または５３４及び５３６）をメモリセル「ｐ」及び「ｓ」（例えば、「ｐＩＭＰｓ」）に印加してもよい（例えば、図４及び図５に関連して説明したように）。例えば、メモリセル「ｓ」の状態は、メモリセル「ｐ」がリセット状態（例えば、「０」）にプログラムされる場合にのみ、（例えば、リセット状態「０」からセット状態「１」に）変化し得る。
【００７０】
表６４０−２は、ｐＩＭＰｓを実行した結果として、メモリセル「ｐ」及び「ｓ」の結果として生じる状態を示す。例えば、表６４０−２の行６４２−１によって示すように、メモリセル「ｓ」は、メモリセル「ｐ」がリセット状態（例えば、「０」）にプログラムされたときに、セット状態（例えば、「１」）にプログラムされてもよい。例えば、表６４０−２の行６４２−３によって示すように、メモリセルｐがリセット状態（例えば、「１」）にプログラムされたときに、メモリセルはリセット状態（例えば、「０」）のままであってもよい。メモリセルｓの変化した状態（例えば、表６４０−２の列６４４−２）は、ＮＯＴ演算の結果を表し、その入力は、メモリセルｐに記憶された値（例えば、列６４４−１）である。このように、ＮＯＴ演算は、２つのメモリセル上で単一の実質的含意演算を実行することによって実行されてもよい。
【００７１】
図６Ｃは、本開示のいくつかの実施形態による、いくつかの実質的含意演算を実行することによってＮＡＮＤ演算（例えば、ｐ  ＮＡＮＤ  ｑ）を実行することに関連付けられたメモリセルの状態を示す真理値表６５０−１、６５０−２、及び６５０−３を示す。３つのメモリセル（例えば、メモリセル「ｐ」、「ｑ」、及び「ｓ」）は、ＮＡＮＤ演算を実行するために利用されてもよく、ここで、メモリセル「ｐ」及び「ｑ」に記憶された値は、ＮＡＮＤ演算（例えば、ｐ  ＮＡＮＤ  ｑ）の入力である。
【００７２】
この例では、表６５０−１の列６５４−３は、「ＦＡＬＳＥ  ｓ」演算に対応し、これは、ＮＡＮＤ演算の最初のステップであり、メモリセル「ｐ」、「ｑ」、及び「ｓ」に複数の実質的含意信号を印加する前に、メモリセル「ｓ」がリセット状態（例えば、「０」）にプログラムされることをもたらす。表６５０−２は、表６５０−１に示されるＦＡＬＳＥ  ｓ演算の実行に続いて実行される「ｐＩＭＰｓ」演算に対応する。表６５０−３は、「ｐＩＭＰｓ」演算の実行に続いて実行される「ｑＩＭＰｓ」演算に対応する。「ｑＩＭＰｓ」演算の実行後、セル「ｓ」は、「ｐＮＡＮＤｑ」の結果（例えば、表６５０−４の列６５４−３に示すように）を記憶する。
【００７３】
表６５０−２は、「ｐＩＭＰｓ」の実行に続くメモリセル「ｐ」、「ｑ」、及び「ｓ」の結果として生じる状態を示す。例えば、表６５０−２の行６５２−１及び６５２−２によって示すように、メモリセル「ｓ」は、メモリセル「ｐ」がリセット状態（例えば、「０」）にプログラムされたときに、セット状態（例えば、「１」）にプログラムされてもよい。例えば、表６５０−２の行６５２−３及び６５２−４によって示すように、メモリセルは、メモリセル「ｐ」がリセット状態（例えば、「１」）にプログラムされたときに、リセット状態（例えば、「０」）のままであってもよい。
【００７４】
表６５０−３は、表６５０−２に示すｐＩＭＰｓ演算の実行に続いて実行される「ｐＩＭＰｑ」演算に対応する。したがって、表６５０−３に示すように、本実施例では、メモリセル「ｑ」がリセット状態（例えば、「０」）にプログラムされる場合にのみ、メモリセル「ｓ」の状態が（例えば、リセット状態「０」からセット状態「１」に）変化する。
【００７５】
表６５０−３は、ｑＩＭＰｓを実行した結果として、メモリセル「ｐ」、「ｓ」、及び「ｑ」の結果として生じる状態を示す。例えば、表６５０−３の行６５２−３によって示すように、メモリセル「ｓ」は、メモリセル「ｑ」が、表６５０−３の行６５２−３によって示すようにリセット状態（例えば、「０」）にプログラムされたときに、セット状態（例えば、「１」）にプログラムされてもよい。メモリセル「ｓ」の変化した状態（例えば、表６５０−３の列６５４−３）は、ＮＡＮＤ演算の結果を表し、その入力は、メモリセル「ｐ」及び「ｑ」に記憶された値である（例えば、それぞれ列６５４−１及び６５４−２）。このように、ＮＡＮＤ演算は、３つのメモリセル上で単一の実質的含意演算を実行することによって実行されてもよい。
【００７６】
図６Ｄは、本開示のいくつかの実施形態による、いくつかの実質的含意演算を実行することによってＮＯＲ演算（例えば、ｐＮＯＲｑ）を実行することに関連付けられたメモリセルの状態を示す真理値表６６０−１、６６０−２、６６０−３、及び６６０−４を示す。４つのメモリセル（例えば、メモリセル「ｐ」、「ｑ」、「ｒ」、及び「ｓ」）は、ＮＯＲ演算を実行するために利用されてもよく、ここで、メモリセル「ｐ」及び「ｑ」に記憶された値は、ＮＯＲ演算（例えば、ｐ  ＮＯＲ  ｑ）の入力である。
【００７７】
この例では、表６６０−１は、「ＦＡＬＳＥ  ｒ」及び「ＦＡＬＳＥ  ｓ」演算に対応し、ここで、セル「ｒ」及び「ｓ」は、セル「ｐ」及び「ｑ」に記憶された値（例えば、列６６４−３及び６６４−４に示されるように）に関係なく「０」が存在するようにリセットされる。表６６０−２は、後続の「ｐＩＭＰｒ」演算に対応し、表６６０−３は、後続の「ｒＩＭＰｑ」演算に対応し、表６６０−４は、後続の「ｑＩＭＰｓ」演算に対応する。「ｑＩＭＰｓ」演算の実行後、セル「ｓ」は、「ｐＮＯＲｑ」の結果（例えば、表６６０−４の列６６４−３に示すように）を記憶する。メモリセル「ｒ」及び「ｓ」は、メモリセル「ｐ」、「ｑ」、「ｒ」、及び「ｓ」に複数の信号を印加する前に、リセット状態（例えば、「０」）にプログラムされてもよい。
【００７８】
メモリセル「ｒ」及び「ｓ」をリセット状態（例えば、「０」）にプログラムすることに続いて、複数の実質的含意信号をメモリセルｐ及びｒに印加してもよい（例えば、「ｐＩＭＰｒ」）。例えば、メモリセル「ｒ」の状態は、メモリセル「ｐ」がリセット状態（例えば、「０」）にプログラムされる場合にのみ、（例えば、リセット状態「０」からセット状態「１」に）変化してもよい。
【００７９】
表６６０−２は、「ｐＩＭＰｒ」の実行に続くメモリセル「ｐ」、「ｒ」、及び「ｓ」の結果として生じる状態を示す。例えば、表６６０−２の行６６２−１及び６６２−２によって示すように、メモリセル「ｒ」は、メモリセル「ｐ」がリセット状態（例えば、「０」）にプログラムされたときに、セット状態（例えば、「１」）にプログラムされてもよい。例えば、表６６０−２の行６６２−３及び６６２−４によって示すように、メモリセル「ｒ」は、メモリセル「ｐ」がセット状態（例えば、「１」）にプログラムされたときに、リセット状態（例えば、「０」）のままであってもよい。
【００８０】
ｐＩＭＰｒを実行することに続いて、メモリセル「r」及び「q」に複数の実質的含意信号を印加してもよい（例えば、ｒＩＭＰｑ）。例えば、メモリセル「ｑ」の状態は、メモリセル「ｒ」がリセット状態（例えば、「０」）にプログラムされる場合にのみ、（例えば、リセット状態「０」からセット状態「１」に）変化してもよい。
【００８１】
表６６０−３は、ｒＩＭＰｑを実行した結果（例えば、ｐＩＭＰｒに続いて実行された結果）として、メモリセル「ｐ」、「ｑ」、「ｒ」、及び「ｓ」の結果として生じる状態を示す。例えば、表６６０−３の行６６２−３によって示すように、メモリセル「ｑ」は、メモリセル「ｒ」がリセット状態（例えば、「０」）にプログラムされたときにセット状態（例えば、「１」）にプログラムされてもよく、一方、メモリセル「ｑ」は、他のシナリオでは、表６６０−３の行６６２−１、６６２−２、及び６６２−４によって示すように、以前の状態のままであってもよい。
【００８２】
ｒＩＭＰｑを実行することに続いて、メモリセル「ｑ」及び「ｓ」に複数の実質的含意信号を印加してもよい（例えば、ｑＩＭＰｓ）。例えば、メモリセル「ｓ」の状態は、メモリセル「ｑ」がリセット状態（例えば、「０」）にプログラムされる場合にのみ、（例えば、リセット状態「０」からセット状態「１」に）変化してもよい。
【００８３】
表６６０−４は、ｑＩＭＰｓを実行した結果（例えば、ｒＩＭＰｑに続いて実行された結果）として、メモリセル「ｐ」、「ｑ」、「ｒ」、及び「ｓ」の結果として生じる状態を示す。例えば、表６６０−４の行６６２−１によって示すように、メモリセル「ｑ」は、メモリセル「ｑ」がリセット状態（例えば、「０」）にプログラムされたときにセット状態（例えば、「１」）にプログラムされてもよく、一方、メモリセル「ｓ」は、他の場合には、表６６０−４の行６６２−２、６６２−３、及び６６２−４によって示すように、リセット状態（例えば、「０」）のままであってもよい。メモリセル「ｓ」の変化した状態（例えば、表６６０−４の列６６４−４）は、ＮＯＲ演算の結果を表し、その入力は、メモリセル「ｐ」及び「ｑ」に記憶された値（例えば、列６６４−１及び６６４−２）である。このように、ＮＯＲ演算は、４つのメモリセル上で単一の実質的含意演算を実行することによって実行されてもよい。
【００８４】
図６Eは、本開示のいくつかの実施形態による、いくつかの実質的含意演算を実行することによってＣＯＰＹ演算を実行することに関連付けられたメモリセルの状態を示す真理値表６７０−１、６７０−２、及び６７０−３を示す。３つのメモリセル（例えば、メモリセル「ｐ」、「ｒ」、及び「ｓ」）は、ＣＯＰＹ演算を実行するために利用されてもよく、ここで、メモリセル「ｐ」に記憶された値は、ＣＯＰＹ演算（例えば、ＣＯＰＹ  ｐ）の入力である。
【００８５】
この例では、表６７０−１は、「ＦＡＬＳＥ  ｒ」及び「ＦＡＬＳＥ  ｓ」演算に対応し、ここで、セル「ｒ」及び「ｓ」は、セル「ｐ」に記憶された値（例えば、列６７４−２及び６７４−３に示すように）に関係なく、それらの値が「０」であるようにリセットされる。表６７０−２は、後続の「ｐＩＭＰｒ」演算に対応し、表６７０−３は、後続の「ｒＩＭＰｓ」演算に対応する。「ｒＩＭＰｓ」演算の実行後、セル「ｓ」は、「ＣＯＰＹ  ｑ」の結果（例えば、表６７０−３の列６７４−３に示すように）を記憶する。メモリセル「ｒ」及び「ｓ」は、メモリセル「ｐ」、「ｒ」、及び「ｓ」に複数の信号を印加する前に、リセット状態（例えば、「０」）にプログラムされてもよい。
【００８６】
メモリセル「ｒ」及び「ｓ」をリセット状態（例えば、「０」）にプログラムすることに続いて、複数の実質的含意信号をメモリセル「ｐ」及び「ｒ」に印加してもよい（例えば、「ｐＩＭＰｒ」）。例えば、メモリセル「ｒ」の状態は、メモリセル「ｐ」がリセット状態（例えば、「０」）にプログラムされる場合にのみ、（例えば、リセット状態「０」からセット状態「１」に）変化してもよい。
【００８７】
表６７０−２は、「ｐＩＭＰｒ」の実行に続くメモリセル「ｐ」、「ｒ」、及び「ｓ」の結果として生じる状態を示す。例えば、表６７０−２の行６７２−１によって示すように、メモリセル「ｒ」は、メモリセル「ｐ」がリセット状態（例えば、「０」）にプログラムされたときに、セット状態（例えば、「１」）にプログラムされてもよい。例えば、表６７０−２の行６７２−３によって示すように、メモリセル「ｒ」は、メモリセル「ｐ」がセット状態（例えば、「１」）にプログラムされたときに、リセット状態（例えば、「０」）のままであってもよい。
【００８８】
ｐＩＭＰｒを実行することに続いて、メモリセル「r」及び「ｓ」に複数の実質的含意信号を印加してもよい（例えば、ｒＩＭＰｓ）。例えば、メモリセル「ｓ」の状態は、メモリセル「ｒ」がリセット状態（例えば、「０」）にプログラムされる場合にのみ、（例えば、リセット状態「０」からセット状態「１」に）変化してもよい。
【００８９】
表６７０−３は、ｒＩＭＰｓを実行した結果（例えば、ｐＩＭＰｒに続いて実行された結果）として、メモリセル「ｐ」、「ｒ」、及び「ｓ」の結果として生じる状態を示す。例えば、表６７０−３の行６７２−１によって示すように、メモリセル「ｓ」は、メモリセル「ｒ」がリセット状態（例えば、「１」）にプログラムされたときに、リセット状態（例えば、「０」）のままであってもよい。例えば、表６７０−２の行６７２−３によって示すように、メモリセル「ｓ」は、メモリセル「ｒ」がリセット状態（例えば、「０」）にプログラムされたときに、セット状態（例えば、「１」）にプログラムされてもよい。メモリセル「ｓ」の変化した状態（例えば、表６７０−３の列６７４−３）は、ＣＯＰＹ演算の結果を表し、その入力はメモリセル「ｐ」に記憶された値（例えば、列６７４−１）である。このように、ＣＯＰＹ演算は、３つのメモリセル上で２つの実質的含意演算を実行することによって実行されてもよい。
【００９０】
図６Fは、本開示のいくつかの実施形態による、いくつかの実質的含意演算を実行することによってＸＯＲ演算を実行することに関連付けられたメモリセルの状態を示す真理値表６８０−１、６８０−２、６８０−３、６８０−４、及び６８０−５を示す。３つのメモリセル（例えば、メモリセル「ｐ」、「ｑ」、「ｒ」、及び「ｓ」）は、ＸＯＲ演算を実行するために利用されてもよく、ここで、メモリセル「ｐ」及び「ｑ」に記憶された値は、ＸＯＲ演算（例えば、ｐ  ＸＯＲ  ｑ）の入力である。
【００９１】
この例では、表６８０−１は、「ＦＡＬＳＥ  ｒ」、「ＦＡＬＳＥ  ｓ」、及び「ＦＡＬＳＥ  ｔ」演算に対応し、ここで、セル「ｒ」、「ｓ」、及び「ｔ」は、セル「ｐ」及び「ｑ」に記憶された値（例えば、列６８４−３、６８４−４、及び６８４−５に示すように）に関係なく、それらの値が「０」であるようにリセットされる。表６８０−２は、後続の「ＣＯＰＹ  ｐ」演算及び後続の「ＣＯＰＹ  ｑ」演算に対応する。表６８０−３は、後続の「ｐＩＭＰｓ」演算及び後続の「ｑＩＭＰｒ」演算に対応し、表６８０−４は、後続の「ｒＩＭＰｔ」演算に対応し、表６８０−５は、後続の「ｓＩＭＰｔ」演算に対応する。「ｓＩＭＰｔ」演算の実行後、セル「ｔ」は、（例えば、表６８０−５の列６８４−５に示すように）「p  ＸＯＲ  q」の結果を記憶する。メモリセルｒ及びｓは、メモリセル「ｐ」、「ｒ」、及び「ｓ」に複数の信号を印加する前に、リセット状態（例えば、「０」）にプログラムされてもよい。
【００９２】
メモリセル「ｒ」、「ｓ」、及び「ｔ」をリセット状態（例えば、「０」）にプログラムすることに続いて、メモリセル「ｐ」及び「ｑ」にＣＯＰＹ演算を実行してもよい。例えば、メモリセル「ｐ」に記憶された値をメモリセル「ｒ」にコピーしてもよく（例えば、６８４−３で示されるように）、メモリセル「ｑ」に記憶された値をメモリセル「ｓ」にコピーしてもよい（例えば、６８４−４で示されるように）。いくつかの実施形態では、これらのＣＯＰＹ演算は、図６Ｅに関連して説明したように、複数の実質的含意信号を使用して実行されてもよい。
【００９３】
ＣＯＰＹ演算の実行に続いて、メモリセル「ｐ」及び「ｓ」（例えば、ｐＩＭＰｓ）及びメモリセル「ｑ」及び「ｒ」（例えば、ｑＩＭＰｒ）に、複数の実質的含意信号を印加してもよい。例えば、メモリセル「ｓ」の状態は、メモリセル「ｐ」がリセット状態（例えば、「０」）にプログラムされる場合にのみ、（例えば、リセット状態「０」からセット状態「１」に）変化してもよい。例えば、メモリセル「ｒ」の状態は、メモリセル「ｑ」がリセット状態（例えば、「０」）にプログラムされる場合にのみ、（例えば、リセット状態「０」からセット状態「１」に）変化してもよい。２つの実質的含意演算（例えば、ｐＩＭＰ及びｑＩＭＰｒ）は、同時に及び／または逐次的に実行されてもよい。
【００９４】
表６８０−３は、ｐＩＭＰｓ及びｑＩＭＰｒの実行に続くメモリセル「ｐ」、「ｑ」、「ｒ」、「ｓ」、及び「ｔ」の結果として生じる状態を示す。例えば、表６８０−３の行６８２−１によって示すように、メモリセル「ｓ」は、メモリセル「ｐ」がリセット状態（例えば、「０」）にプログラムされたときにセット状態（例えば、「１」）にプログラムされてもよく、メモリセル「ｒ」は、メモリセル「ｑ」がリセット状態（例えば、「０」）にプログラムされたときにセット状態（例えば、「１」）にプログラムされてもよい。
【００９５】
ｐＩＭＰｓ及びｑＩＭＰｒを実行することに続いて、メモリセル「r」及び「ｔ」に複数の実質的含意信号を印加してもよい（例えば、ｒＩＭＰｔ）。例えば、メモリセル「ｔ」の状態は、メモリセル「ｒ」がリセット状態（例えば、「０」）にプログラムされる場合にのみ、（例えば、リセット状態「０」からセット状態「１」に）変化してもよい。
【００９６】
表６８０−４は、ｒＩＭＰｔを実行した結果（例えば、ｐＩＭＰｓ及びｑＩＭＰｒに続いて実行された結果）として、メモリセル「ｐ」、「ｑ」、「ｒ」、「ｓ」、及び「ｔ」の結果として生じる状態を示す。例えば、表６８０−４の行６８２−２によって示すように、メモリセル「ｔ」は、メモリセル「ｒ」がリセット状態（例えば、「０」）にプログラムされたときに、セット状態（例えば、「１」）にプログラムされてもよい。例えば、行６８２−１、６８２−３、及び６８２−４によって示すように、メモリセル「ｔ」は、メモリセル「ｒ」がリセット状態（例えば、「１」）にプログラムされたときに、リセット状態（例えば、「０」）のままであってもよい。
【００９７】
ｒＩＭＰｔの実行に続いて、メモリセル「ｓ」及び「ｔ」に複数の実質的含意信号を印加してもよい（例えば、ｓＩＭＰｔ）。例えば、メモリセル「ｔ」の状態は、メモリセル「ｓ」がリセット状態（例えば、「０」）にプログラムされる場合にのみ、（例えば、リセット状態「０」からセット状態「１」に）変化してもよい。
【００９８】
表６８０−５は、ｓＩＭＰｔを実行した結果（例えば、ｒＩＭＰｔに続いて実行された結果）として、メモリセル「ｐ」、「ｑ」、「ｒ」、及び「ｓ」の結果として生じる状態を示す。例えば、表６８０−４の行６８２−３によって示すように、メモリセル「ｔ」は、メモリセル「ｓ」がリセット状態（例えば、「０」）にプログラムされたときにセット状態（例えば、「１」）にプログラムされてもよく、一方、メモリセル「ｔ」は、他のシナリオでは、表６８０−４の行６８２−１、６８２−２、及び６８２−４によって示すように、以前の状態のままであってもよい。メモリセル「ｔ」の変化した状態（例えば、表６８０−５の列６８４−４）は、ＸＯＲ演算の結果を表し、その入力は、メモリセル「ｐ」及び「ｑ」に記憶された値（例えば、列６８４−１及び６８４−２）である。このように、ＸＯＲ演算は、５つのメモリセル上で２つのＣＯＰＹ演算及び４つの実質的含意演算を実行することによって実行されてもよい。
【００９９】
本明細書では特定の実施形態が例示され説明されているが、同じ結果を達成するために意図された構成が、示された特定の実施形態と置き換えられ得ることが、当業者には理解されよう。本開示は、本開示の多数の実施形態の適応形態または変形形態を対象とすることを意図する。上記の説明は、例示的な方法で行われたものであり、限定的なものではないことを理解されたい。上記の実施形態の組み合わせ、及び本明細書に具体的に記載されていない他の実施形態は、上記の説明を再考察することで、当業者には明らかになるであろう。本開示の多数の実施形態の範囲は、上記の構造及び方法が使用される他の用途を含む。したがって、本開示の多数の実施形態の範囲は、添付の特許請求の範囲を参照し、添付の特許請求の範囲が権利を与えられる内容の均等物の最大範囲に沿って、特定されるべきである。
【０１００】
前述の発明を実施するための形態において、いくつかの特徴は、開示を簡素化するために、単一の実施形態にまとめられている。この開示方法は、本開示の開示された実施形態が各請求項に明示的に列挙される特徴より多くの特徴を使用する必要があるという意図を反映するものとして解釈されるべきではない。むしろ、下記の特許請求の範囲が反映するように、発明内容は、単一の開示された実施形態の全ての特徴より少ない。したがって、下記の特許請求の範囲は、本明細書では発明を実施するための形態に組み込まれ、各請求項は、別個の実施形態として独立する。
【図１Ａ】
2021508906.tif 000003
【図１Ｂ】
2021508906.tif 000004
【図２Ａ】
2021508906.tif 000005
【図２Ｂ】
2021508906.tif 000006
【図２Ｃ】
2021508906.tif 000007
【図３】
2021508906.tif 000008
【図４Ａ】
2021508906.tif 000009
【図４Ｂ】
2021508906.tif 000010
【図５Ａ】
2021508906.tif 000011
【図５Ｂ】
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【図６Ａ】
2021508906.tif 000013
【図６Ｂ】
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【図６Ｃ】
2021508906.tif 000015
【図６Ｄ】
2021508906.tif 000016
【図６Ｅ】
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【図６Ｆ】
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【手続補正書】
【提出日】令和2年8月21日(2020.8.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のアクセス線及び複数の第２のアクセス線に結合される、複数のメモリセルと、
制御器とを備え、
前記制御機は、
第１の信号を前記第１のアクセス線に印加することと、
前記第１の信号が前記第１のアクセス線に印加されている間に、
前記複数の第２のアクセス線の1つのものを介して、第２の信号を前記複数のメモリセルの第１のメモリセルに印加することと、
前記複数の第２のアクセス線の別のものを介して、第３の信号を前記複数のメモリセルの第２のメモリセルに印加することと、
を行うように構成され、
前記第１の信号、前記第２の信号、及び前記第３の信号を印加する結果として、実質的含意演算を行い、前記実質的含意演算の結果は、前記第３の信号の印加に続いて前記複数のメモリセルの前記第２のメモリセルに記憶され、
前記実質的含意演算の前記結果は、前記実質的含意演算の結果によってＯＲ演算されるネゲートされた前件の出力に対応する、装置。
【請求項２】
前記制御器は、前記第２の信号が前記複数の第２のアクセス線の前記一方のものに印加されている間に、前記第３の信号を前記複数の第２のアクセス線の別のものに印加するように構成される、請求項１に記載の装置。
【請求項３】
前記複数のメモリセルの前記第１のメモリセル及び前記第２のメモリセルは外部負荷抵抗器に結合されない、請求項１に記載の装置。
【請求項４】
第１のアクセス線及び複数の第２のアクセス線の第１のものに結合される、第１のメモリセルと、
前記第１のアクセス線及び前記複数の第２のアクセス線の第２のものに結合される、第２のメモリセルと、
制御器と、を備える装置であって、
前記制御機は、
第１の期間に、第１の信号を前記第１のアクセス線に印加することと、
第２の期間に、第２の信号を前記複数の第２のアクセス線の前記第１のものに印加することであって、前記第２の期間は前記第１の期間の範囲内にある、前記印可することと、
第３の期間に、第３の信号を前記複数の第２のアクセス線の前記第２のものに印加することであって、前記第３の期間は前記第２の期間の範囲内にある、前記印可することと、
を行うことによって、前記第１のメモリセル及び前記第２のメモリセルに記憶された値の実質的含意演算を行うように構成され、
前記実質的含意演算の結果は、前記第３の信号の前記印加に続いて前記第２のメモリセルに記憶される、前記装置。
【請求項５】
前記第１のメモリセル及び前記第２のメモリセルは複数のメモリセルを含むアレイの内部にあり、前記制御器は、
第１の電圧を印加することによって、前記複数のメモリセルの少なくとも１つを第１の論理状態にプログラムすることであって、前記第１の電圧の大きさは前記複数のメモリセルの前記少なくとも１つのメモリセルの閾値電圧よりも大きい、前記プログラムすることと、
第２の電圧を印加することによって、前記複数のメモリセルの少なくとも１つを第２の論理状態にプログラムすることであって、前記第２の電圧の大きさは前記複数のメモリセルの前記少なくとも１つのメモリセルの閾値電圧よりも大きく、前記第２の電圧の極性は前記第１の電圧の極性と異なる、前記プログラムすることと、
を行うように構成される、請求項４に記載の装置。
【請求項６】
前記第１のメモリセル及び前記第２のメモリセルはアクセス線デコーダに直接に結合され、負荷抵抗器は前記実質的含意演算を行うために使用されない、請求項４に記載の装置。
【請求項７】
前記第２の信号に対応する電圧の大きさは、前記第３の信号に対応する電圧の大きさ未満である、請求項４に記載の装置。
【請求項８】
第１の信号を複数のメモリセルが通常結合されるアクセス線に印加することであって、前記複数のメモリセルの第１のメモリセルは複数の第２のアクセス線の第１のものに結合され、前記複数のメモリセルの第２のメモリセルは前記複数の第２のアクセス線の第２のものに結合される、前記印加することと、
前記第１の信号が前記第１のアクセス線に印加されている間に、第２の信号を前記複数の第２のアクセス線の前記第１のものに印加することであって、前記第２の信号の前記印加の結果として、前記第１のメモリセルにわたって印加された電圧は、前記第１のメモリセルが第１の論理状態にプログラムされるとき、前記第１のメモリセルを第１の抵抗状態から第２の抵抗状態に切り替えるのに十分であり、前記第１のアクセス線の電圧は前記第１のメモリセルの前記切り替えに続いて上昇する、前記印加することと、
前記第１の信号及び前記第２の信号が印加されている間、第３の信号を前記複数の第２のアクセス線の前記第２のものに印加することであって、前記信号を印加した結果として、実質的含意演算を行い、前記実質的含意演算の結果は、前記第３の信号を印加することに続いて前記第２のメモリセルに記憶される、前記印加することと、
を含む、方法。
【請求項９】
前記第１の論理状態はセット状態であり、
前記第３の信号の前記印加の結果として前記第２のメモリセルにわたって印加された電圧は、前記第１のメモリセルが切り替わらないとき、前記第２のメモリセルの前の論理状態にかかわらず、前記第２のメモリセルの論理状態を前記セット状態にプログラムするのに十分である、請求項８に記載の方法。
【請求項１０】
前記第２のメモリセルにわたって印加された前記電圧の大きさは、前記第２のメモリセルの閾値電圧の大きさよりも大きい、請求項８に記載の方法。
【請求項１１】
前記第１の抵抗状態は非導電状態であり、
前記第２の抵抗状態は導電状態である、
請求項８に記載の方法。
【請求項１２】
前記第１のメモリセルの前記切り替えた抵抗状態は、前記第１のメモリセルの論理状態を変化させない、請求項８に記載の方法。
【請求項１３】
特定のシーケンスの複数の実質的含意信号を、複数のメモリセルの１つのもの及び別のものに印加することによって、第１のアクセス線に結合された前記複数のメモリセルの前記1つのもの及び前記別のものに記憶された値の実質的含意演算を行うことを含み、
前記実質的含意演算を行うことは、
前記複数の実質的含意信号の第１の信号を、前記第１のアクセス線に印加することと、
前記複数の実質的含意信号の前記第１の信号が前記第１のアクセス線に印加されている間に、前記複数の実質的含意信号の第２の信号を、前記複数のメモリセルの前記1つのものが結合される第２のアクセス線に印加することと、
前記複数の実質的含意信号の前記第２の信号が前記第２のアクセス線に印加されている間に、前記複数の実質的含意信号の第３の信号を、前記複数のメモリセルの前記別のものが結合される第２のアクセス線に印加することと、を含み、
前記複数のメモリセルの前記1つのものに記憶された値は前記実質的含意演算の前件であり、
前記複数のメモリセルの前記別のものに記憶された値は前記実質的含意演算の結果であり、
前記複数のメモリセルの前記1つのもの及び前記複数のメモリセルの第２のものに記憶された値で行われる前記実質的含意演算の結果は、前記複数のメモリセルの前記別のものに記憶される、方法。
【請求項１４】
前記方法は、前記複数のメモリセルの第１のメモリセルに記憶された入力のＮＯＴ演算を行うことを含み、
前記ＮＯＴ演算を行うことは、
前記特定のシーケンスの前記複数の実質的含意信号を、前記複数のメモリセルの第１のメモリセル及び第２のメモリセルに印加することによって行われ、
前記複数のメモリセルの前記第２のメモリセルは、前記複数の実質的含意信号を印加する前に、リセット状態にプログラムされ、
前記ＮＯＴ演算の結果は、前記複数のメモリセルの前記第２のメモリセルに記憶される、請求項１３に記載の方法。
【請求項１５】
前記方法は、前記複数のメモリセルの第１のメモリセル及び第２のメモリセルに記憶された入力を使用して、ＮＡＮＤ演算を行うことを含み、
前記ＮＡＮＤ演算を行うことは、
前記特定のシーケンスの前記複数の実質的含意信号を、前記複数のメモリセルの前記第１のメモリセル及び第３のメモリセルに印加することであって、前記複数のメモリセルの前記第３のメモリセルは、前記複数の実質的含意信号を印加する前に、リセット状態にプログラムされる、前記印加することと、
前記特定のシーケンスの前記複数の実質的含意信号を、前記複数のメモリセルの前記第２のメモリセル及び前記第３のメモリセルに印加することであって、前記ＮＡＮＤ演算の結果は前記複数のメモリセルの前記第３のメモリセルに記憶される、前記印加することと、
によって行われる、請求項１３に記載の方法。
【請求項１６】
前記方法は、前記複数のメモリセルの第１のメモリセル及び第２のメモリセルに記憶された入力のＮＯＲ演算を行うことを含み、
前記ＮＯＲ演算を行うことは、
前記特定のシーケンスの前記複数の実質的含意信号を、前記複数のメモリセルの前記第１のメモリセル及び第３のメモリセルに印加することであって、前記複数のメモリセルの前記第３のメモリセル及び第４のメモリセルは、前記複数の実質的含意信号を印加する前に、リセット状態にプログラムされる、前記印加することと、
前記特定のシーケンスの前記複数の実質的含意信号を、前記複数のメモリセルの前記第３のメモリセル及び前記第２のメモリセルに印加することと、
前記特定のシーケンスの前記複数の実質的含意信号を、前記複数のメモリセルの前記第２のメモリセル及び前記第４のメモリセルに印加することであって、前記ＮＯＲ演算の結果は前記複数のメモリセルの前記第４のメモリセルに記憶される、前記印加することと、
によって行われる、請求項１３に記載の方法。
【請求項１７】
前記方法は、前記複数のメモリセルの第１のメモリセルに記憶された入力のＣＯＰＹ演算を行うことを含み、
前記ＣＯＰＹ演算を行うことは、
前記特定のシーケンスの前記複数の実質的含意信号を、前記複数のメモリセルの前記第１のメモリセル及び第２のメモリセルに印加することであって、前記第２のメモリセル及び第３のメモリセルは、前記複数の実質的含意信号を印加する前に、リセット状態にプログラムされる、前記印加することと、
前記特定のシーケンスの前記複数の実質的含意信号を、前記第２のメモリセル及び前記第３のメモリセルに印加することであって、前記ＣＯＰＹ演算の結果は前記複数のメモリセルの前記第３のメモリセルに記憶される、前記印加することと、
によって行われる、請求項１３に記載の方法。
【請求項１８】
前記方法は、前記複数のメモリセルの第１のメモリセル及び第２のメモリセルに記憶された入力のＸＯＲ演算を行うことを含み、
前記ＸＯＲ演算を行うことは、
前記複数のメモリセルの第３のメモリセル、第４のメモリセル、及び第５のメモリセルをリセット状態にプログラムすることと、
前記複数のメモリセルの前記第１のメモリセルに記憶された前記入力を、前記複数のメモリセルの前記第３のメモリセルにコピーすることと、
前記複数のメモリセルの前記第２のメモリセルに記憶された前記入力を、前記複数のメモリセルの前記第４のメモリセルにコピーすることと、
前記特定のシーケンスの前記複数の実質的含意信号を、前記複数のメモリセルの前記第１のメモリセル及び前記第４のメモリセルに印加することと、
前記特定のシーケンスの前記複数の実質的含意信号を、前記第２のメモリセル及び前記第３のメモリセルに印加することと、
前記特定のシーケンスの前記複数の実質的含意信号を、前記第３のメモリセル及び前記第４のメモリセルに印加することと、
前記特定のシーケンスの前記複数の実質的含意信号を、前記第４のメモリセル及び前記第５のメモリセルに印加することであって、前記ＸＯＲ演算の結果は前記複数のメモリセルの前記第５のメモリセルに記憶される、前記印加することと、
によって行われる、請求項１３に記載の方法。
【手続補正書】
【提出日】令和3年1月12日(2021.1.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のアクセス線及び複数の第２のアクセス線に結合される、複数のメモリセルと、
コントローラとを備え、
前記コントローラは、
第１の信号を前記第１のアクセス線に印加することと、
前記第１の信号が前記第１のアクセス線に印加されている間に、
前記複数の第２のアクセス線の1つのものを介して、第２の信号を前記複数のメモリセルの第１のメモリセルに印加することと、
前記複数の第２のアクセス線の別のものを介して、第３の信号を前記複数のメモリセルの第２のメモリセルに印加することと、
を行うように構成され、
前記第１の信号、前記第２の信号、及び前記第３の信号を印加する結果として、実質的含意演算を行い、前記実質的含意演算の結果は、前記第３の信号の印加に続いて前記複数のメモリセルの前記第２のメモリセルに記憶され、
前記実質的含意演算の前記結果は、前記実質的含意演算の結果によってＯＲ演算されるネゲートされた前件の出力に対応する、装置。
【請求項２】
前記コントローラは、前記第２の信号が前記複数の第２のアクセス線の前記1つのものに印加されている間に、前記第３の信号を前記複数の第２のアクセス線の別のものに印加するように構成される、請求項１に記載の装置。
【請求項３】
前記複数のメモリセルの前記第１のメモリセル及び前記第２のメモリセルは外部負荷抵抗器に結合されない、請求項１に記載の装置。
【請求項４】
第１のアクセス線及び複数の第２のアクセス線の第１のものに結合される、第１のメモリセルと、
前記第１のアクセス線及び前記複数の第２のアクセス線の第２のものに結合される、第２のメモリセルと、
コントローラと、を備える装置であって、
前記コントローラは、
第１の期間に、第１の信号を前記第１のアクセス線に印加することと、
第２の期間に、第２の信号を前記複数の第２のアクセス線の前記第１のものに印加することであって、前記第２の期間は前記第１の期間の範囲内にある、前記印加することと、
第３の期間に、第３の信号を前記複数の第２のアクセス線の前記第２のものに印加することであって、前記第３の期間は前記第２の期間の範囲内にある、前記印加することと、
を行うことによって、前記第１のメモリセル及び前記第２のメモリセルに記憶された値の実質的含意演算を行うように構成され、
前記実質的含意演算の結果は、前記第３の信号の前記印加に続いて前記第２のメモリセルに記憶される、前記装置。
【請求項５】
前記第１のメモリセル及び前記第２のメモリセルは複数のメモリセルを含むアレイの内部にあり、前記コントローラは、
第１の電圧を印加することによって、前記複数のメモリセルの少なくとも１つを第１の論理状態にプログラムすることであって、前記第１の電圧の大きさは前記複数のメモリセルの前記少なくとも１つのメモリセルの閾値電圧よりも大きい、前記プログラムすることと、
第２の電圧を印加することによって、前記複数のメモリセルの少なくとも１つを第２の論理状態にプログラムすることであって、前記第２の電圧の大きさは前記複数のメモリセルの前記少なくとも１つのメモリセルの閾値電圧よりも大きく、前記第２の電圧の極性は前記第１の電圧の極性と異なる、前記プログラムすることと、
を行うように構成される、請求項４に記載の装置。
【請求項６】
前記第１のメモリセル及び前記第２のメモリセルはアクセス線デコーダに直接に結合され、負荷抵抗器は前記実質的含意演算を行うために使用されない、請求項４に記載の装置。
【請求項７】
前記第２の信号に対応する電圧の大きさは、前記第３の信号に対応する電圧の大きさ未満である、請求項４に記載の装置。
【請求項８】
第１の信号を複数のメモリセルが通常結合される第１のアクセス線に印加することであって、前記複数のメモリセルの第１のメモリセルは複数の第２のアクセス線の第１のものに結合され、前記複数のメモリセルの第２のメモリセルは前記複数の第２のアクセス線の第２のものに結合される、前記印加することと、
前記第１の信号が前記第１のアクセス線に印加されている間に、第２の信号を前記複数の第２のアクセス線の前記第１のものに印加することであって、前記第２の信号の前記印加の結果として、前記第１のメモリセルにわたって印加された電圧は、前記第１のメモリセルが第１の論理状態にプログラムされるとき、前記第１のメモリセルを第１の抵抗状態から第２の抵抗状態に切り替えるのに十分であり、前記第１のアクセス線の電圧は前記第１のメモリセルの前記切り替えに続いて上昇する、前記印加することと、
前記第１の信号及び前記第２の信号が印加されている間、第３の信号を前記複数の第２のアクセス線の前記第２のものに印加することであって、前記信号を印加した結果として、実質的含意演算を行い、前記実質的含意演算の結果は、前記第３の信号を印加することに続いて前記第２のメモリセルに記憶される、前記印加することと、
を含む、方法。
【請求項９】
前記第１の論理状態はセット状態であり、
前記第３の信号の前記印加の結果として前記第２のメモリセルにわたって印加された電圧は、前記第１のメモリセルが切り替わらないとき、前記第２のメモリセルの前の論理状態にかかわらず、前記第２のメモリセルの論理状態を前記セット状態にプログラムするのに十分である、請求項８に記載の方法。
【請求項１０】
前記第２のメモリセルにわたって印加された前記電圧の大きさは、前記第２のメモリセルの閾値電圧の大きさよりも大きい、請求項８に記載の方法。
【請求項１１】
前記第１の抵抗状態は非導電状態であり、
前記第２の抵抗状態は導電状態である、
請求項８に記載の方法。
【請求項１２】
前記第１のメモリセルの前記切り替えた抵抗状態は、前記第１のメモリセルの論理状態を変化させない、請求項８に記載の方法。
【請求項１３】
特定のシーケンスの複数の実質的含意信号を、複数のメモリセルの１つのもの及び別のものに印加することによって、第１のアクセス線に結合された前記複数のメモリセルの前記1つのもの及び前記別のものに記憶された値の実質的含意演算を行うことを含み、
前記実質的含意演算を行うことは、
前記複数の実質的含意信号の第１の信号を、前記第１のアクセス線に印加することと、
前記複数の実質的含意信号の前記第１の信号が前記第１のアクセス線に印加されている間に、前記複数の実質的含意信号の第２の信号を、前記複数のメモリセルの前記1つのものが結合される第２のアクセス線に印加することと、
前記複数の実質的含意信号の前記第２の信号が前記第２のアクセス線に印加されている間に、前記複数の実質的含意信号の第３の信号を、前記複数のメモリセルの前記別のものが結合される第２のアクセス線に印加することと、を含み、
前記複数のメモリセルの前記1つのものに記憶された値は前記実質的含意演算の前件であり、
前記複数のメモリセルの前記別のものに記憶された値は前記実質的含意演算の結果であり、
前記複数のメモリセルの前記1つのもの及び前記複数のメモリセルの第２のものに記憶された値で行われる前記実質的含意演算の結果は、前記複数のメモリセルの前記別のものに記憶される、方法。
【請求項１４】
前記方法は、前記複数のメモリセルの第１のメモリセルに記憶された入力のＮＯＴ演算を行うことを含み、
前記ＮＯＴ演算を行うことは、
前記特定のシーケンスの前記複数の実質的含意信号を、前記複数のメモリセルの第１のメモリセル及び第２のメモリセルに印加することによって行われ、
前記複数のメモリセルの前記第２のメモリセルは、前記複数の実質的含意信号を印加する前に、リセット状態にプログラムされ、
前記ＮＯＴ演算の結果は、前記複数のメモリセルの前記第２のメモリセルに記憶される、請求項１３に記載の方法。
【請求項１５】
前記方法は、前記複数のメモリセルの第１のメモリセル及び第２のメモリセルに記憶された入力を使用して、ＮＡＮＤ演算を行うことを含み、
前記ＮＡＮＤ演算を行うことは、
前記特定のシーケンスの前記複数の実質的含意信号を、前記複数のメモリセルの前記第１のメモリセル及び第３のメモリセルに印加することであって、前記複数のメモリセルの前記第３のメモリセルは、前記複数の実質的含意信号を印加する前に、リセット状態にプログラムされる、前記印加することと、
前記特定のシーケンスの前記複数の実質的含意信号を、前記複数のメモリセルの前記第２のメモリセル及び前記第３のメモリセルに印加することであって、前記ＮＡＮＤ演算の結果は前記複数のメモリセルの前記第３のメモリセルに記憶される、前記印加することと、
によって行われる、請求項１３に記載の方法。
【請求項１６】
前記方法は、前記複数のメモリセルの第１のメモリセル及び第２のメモリセルに記憶された入力のＮＯＲ演算を行うことを含み、
前記ＮＯＲ演算を行うことは、
前記特定のシーケンスの前記複数の実質的含意信号を、前記複数のメモリセルの前記第１のメモリセル及び第３のメモリセルに印加することであって、前記複数のメモリセルの前記第３のメモリセル及び第４のメモリセルは、前記複数の実質的含意信号を印加する前に、リセット状態にプログラムされる、前記印加することと、
前記特定のシーケンスの前記複数の実質的含意信号を、前記複数のメモリセルの前記第３のメモリセル及び前記第２のメモリセルに印加することと、
前記特定のシーケンスの前記複数の実質的含意信号を、前記複数のメモリセルの前記第２のメモリセル及び前記第４のメモリセルに印加することであって、前記ＮＯＲ演算の結果は前記複数のメモリセルの前記第４のメモリセルに記憶される、前記印加することと、
によって行われる、請求項１３に記載の方法。
【請求項１７】
前記方法は、前記複数のメモリセルの第１のメモリセルに記憶された入力のＣＯＰＹ演算を行うことを含み、
前記ＣＯＰＹ演算を行うことは、
前記特定のシーケンスの前記複数の実質的含意信号を、前記複数のメモリセルの前記第１のメモリセル及び第２のメモリセルに印加することであって、前記第２のメモリセル及び第３のメモリセルは、前記複数の実質的含意信号を印加する前に、リセット状態にプログラムされる、前記印加することと、
前記特定のシーケンスの前記複数の実質的含意信号を、前記第２のメモリセル及び前記第３のメモリセルに印加することであって、前記ＣＯＰＹ演算の結果は前記複数のメモリセルの前記第３のメモリセルに記憶される、前記印加することと、
によって行われる、請求項１３に記載の方法。
【請求項１８】
前記方法は、前記複数のメモリセルの第１のメモリセル及び第２のメモリセルに記憶された入力のＸＯＲ演算を行うことを含み、
前記ＸＯＲ演算を行うことは、
前記複数のメモリセルの第３のメモリセル、第４のメモリセル、及び第５のメモリセルをリセット状態にプログラムすることと、
前記複数のメモリセルの前記第１のメモリセルに記憶された前記入力を、前記複数のメモリセルの前記第３のメモリセルにコピーすることと、
前記複数のメモリセルの前記第２のメモリセルに記憶された前記入力を、前記複数のメモリセルの前記第４のメモリセルにコピーすることと、
前記特定のシーケンスの前記複数の実質的含意信号を、前記複数のメモリセルの前記第１のメモリセル及び前記第４のメモリセルに印加することと、
前記特定のシーケンスの前記複数の実質的含意信号を、前記第２のメモリセル及び前記第３のメモリセルに印加することと、
前記特定のシーケンスの前記複数の実質的含意信号を、前記第３のメモリセル及び前記第４のメモリセルに印加することと、
前記特定のシーケンスの前記複数の実質的含意信号を、前記第４のメモリセル及び前記第５のメモリセルに印加することであって、前記ＸＯＲ演算の結果は前記複数のメモリセルの前記第５のメモリセルに記憶される、前記印加することと、
によって行われる、請求項１３に記載の方法。
【国際調査報告】
2021508906.tif 000019
2021508906.tif 000020