(57)【要約】  実質的に同じサイズのトランジスタで置き換えられるサイズのトランジスタのバイナリスケーリングを可能にする、デジタル−アナログコンバータアーキテクチャが開示されている。これにより、ウェハ上のデジタル−アナログコンバータのサイズが大幅に小さくなった。コンバータのより小さいビットからの電流が実際に非常に小さい場合があるため、トランジスタのいくつかは、トランジスタに印加されるゲート−ソース電圧が、デバイスの閾電圧を下回るレジームで動作され、閾電圧は一般に、電界効果トランジスタを介しての有意なコンダクションの開始をマークすると見なされる。
2021502036.tif 000002
【特許請求の範囲】
【請求項１】
電流発生器として機能し、アレイに配置された複数の電界効果トランジスタを含むデジタル−アナログコンバータであって、前記トランジスタが、閾値下ゲート−ソース電圧で動作する、デジタル−アナログコンバータ。
【請求項２】
前記アレイが複数の電流出力を有し、各出力がそれぞれの電界効果トランジスタで形成されたそれぞれの電流発生器によって供給され、また、少なくとも１つのトランジスタがソース電圧修正構成要素または回路と直列である、請求項１に記載のデジタル−アナログコンバータ。
【請求項３】
前記電圧修正構成要素または回路が直列に配置され、第１の電圧修正構成要素または回路が、第２の電圧修正構成要素または回路に、修正された電圧を供給する、請求項２に記載のデジタル−アナログコンバータ。
【請求項４】
前記電圧修正構成要素は、前記それぞれの電界効果トランジスタのソースに接続された抵抗器であり、前記抵抗器は、Ｒ−２Ｒラダーのようなラダー構成で配置されているが、前記抵抗器比が前記Ｒ−２Ｒ構成とは異なる、請求項３に記載のデジタル−アナログコンバータ。
【請求項５】
前記ラダー構成における前記抵抗器の値は、前記それぞれの電界効果トランジスタのトランスコンダクタンスを考慮して修正される、請求項４に記載のデジタル−アナログコンバータ。
【請求項６】
前記アレイ内の前記トランジスタのすべてが同じアスペクト比を有する、請求項４または５に記載のデジタル−アナログコンバータ。
【請求項７】
第１の電流ソースとして機能する第１のトランジスタは、値２Ｒ（式中、Ｒは任意値）の縮退抵抗器を有し、また、前記第１のトランジスタの半分の電流を出力し、第２のトランジスタへの電流フロー経路内にのみあり、値２Ｒを有する第１の部分と、前記第２のトランジスタおよび、前記第２のトランジスタによって流される前記電流に等しい電流を引き込むさらなる負荷を有する前記電流フロー経路内にあり、Ｒ＋（Ｘ１−２）Ｒの値を有し、式中、Ｘ１は、前記第２のトランジスタが前記第１のトランジスタの前記電流の半分を流すように選択されている第２の部分で構成されたソース抵抗器を有する、第２の電流ソースとして機能する前記第２のトランジスタ、請求項５または６に記載のデジタル−アナログコンバータ。
【請求項８】
Ｘ１＝（ｌｎ（２））／（ｇｍＲ）である、請求項７に記載のデジタル−アナログコンバータ。
【請求項９】
前記第２のトランジスタの半分の電流を出力する第３の電流ソースとして機能する第３のトランジスタをさらに含み、前記第３のトランジスタは、前記第３のトランジスタへの電流フロー経路内にのみあり、値２Ｒを有する第１の部分と、前記第３のトランジスタおよび、前記第３のトランジスタによって流される前記電流に等しい電流を引き込むさらなる負荷を有する前記電流フロー経路内にあり、Ｒ＋（Ｘ２−２）Ｒの値を有する第２の部分で構成されたソース抵抗器を有する、請求項７または８に記載のデジタル−アナログコンバータ。
【請求項１０】
Ｘ２＝（２ｌｎ（２））／（ｇｍＲ）である、請求項９に記載のデジタル−アナログコンバータ。
【請求項１１】
第Ｎの電流ソースとして機能する第Ｎのトランジスタは、前記第Ｎのトランジスタへの電流フロー経路内にのみあり、値２Ｒを有する第１の部分と、前記第Ｎのトランジスタ、および前記第Ｎのトランジスタによって流される前記電流に等しい電流を引き込むさらなる負荷を有する前記電流フロー経路内にあり、Ｒ＋（ＸＮ−２）Ｒの値を有する第２の部分で構成された縮退抵抗器を有し、式中、ＸＮ＝（Ｎｌｎ（２））／（ｇｍＲ）である、請求項７に記載のデジタル−アナログコンバータ。
【請求項１２】
少なくとも１つの電流ソースは、アスペクト比が、電流発生器として機能する前記それぞれの電界効果トランジスタのアスペクト比の１．３〜１．９倍であるように選択される直列接続電界効果トランジスタを含む修正デバイスにより修正された前記それぞれの電界効果トランジスタのゲート−ソース電圧を有し、前記選択が、前記トランジスタに関連する閾値下傾斜係数ｍに基づいてなされる、請求項１、２または３に記載のデジタル−アナログコンバータ。
【請求項１３】
それぞれの電流ソースは、アスペクト比が、電流発生器として機能する前記それぞれの電界効果トランジスタのアスペクト比の７〜９．５倍であるように選択された直列接続電界効果トランジスタを含む修正デバイスにより修正された前記それぞれの電界効果トランジスタのゲート−ソース電圧を有する、請求項１、２または３に記載のデジタル−アナログコンバータ。
【請求項１４】
それぞれの電界効果トランジスタを含む前記修正デバイスは、第１の修正デバイスは、そのそれぞれの電流発生器に、および後続の修正デバイスに電流を供給するように、カスケードで配置されている、請求項１２または１３に記載のデジタル−アナログコンバータ。
【請求項１５】
前記電圧修正デバイスの前記トランジスタと、前記電流ソーストランジスタとの間のアスペクト比ｘの前記変化は、ステージ間の電流分割比Ｄおよび、閾値下傾斜係数を表すプロセスパラメータｍの関数であり、ｘ＝１／（１−ｅｘｐ（−ｍ＊ｌｎ（Ｄ）））で表される、請求項１２、１３または１４に記載のデジタル−アナログコンバータ。
【請求項１６】
電流発生器からの前記出力電流はピコアンペア〜マイクロアンペアの範囲内である、請求項１〜１５のいずれか一項に記載のデジタル−アナログコンバータ。
【請求項１７】
電流出力を供給するために一緒に機能する複数のサブコンバータを含み、前記サブコンバータのうちの第１の１つは、アスペクト比が、前記それぞれのトランジスタによって提供される電流に比例して変化するトランジスタのアレイを含み、また１つのサブコンバータは、請求項１〜１６のいずれか一項に記載された少なくとも１つのＤＡＣアレイを含む、デジタル−アナログコンバータ。
【請求項１８】
前記デジタル−アナログコンバータが、一連の縮退抵抗器に接続されたトランジスタのアレイを含む第２のサブコンバータおよび、一連の電圧降下電界効果トランジスタに接続されたトランジスタのアレイを含む第３のサブコンバータを有する、請求項１７に記載のデジタル−アナログコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、電流ステアリングデジタル−アナログコンバータＤＡＣに関する。
【背景技術】
【０００２】
共通の設計のスケール電流発生器に基づくトランジスタベースの電流ステアリングＤＡＣを有する、いくつかのＤＡＣアーキテクチャが存在する。これらの設計は、複数の電流ソース間の、２の要素などの、一定のスケーリング要素を維持する必要があるため、ダイ上のかなりの面積を占めることができる。
【発明の概要】
【課題を解決するための手段】
【０００３】
本開示によると、電流発生器として機能し、アレイに配置された複数の電界効果トランジスタを含むデジタル−アナログコンバータが提供される。トランジスタは、閾値下ゲート−ソース電圧で動作される。
【０００４】
有利には、トランジスタのサイズは全て類似している。これに関して、アレイ全体にわたるトランジスタサイズの変動は、隣接する電流ソース間の電流比と同等であることを意味する。
【０００５】
したがって、物理的により小さいＤＡＣを提供することが可能である。
【０００６】
一実施形態では、第Ｎの電流ソースとして機能する第Ｎのトランジスタは、第Ｎのトランジスタへの電流フロー経路内にのみあり、値２Ｒを有する第１の部分と、第Ｎのトランジスタ、および第Ｎのトランジスタによって流される電流に等しい電流を引き込むさらなる負荷への電流フロー経路内にあり、Ｒ＋（ＸＮ−２）Ｒの値を有する第２の部分で構成される縮退抵抗器を有し、式中、ＸＮ＝（Ｎｌｎ（２））／（ｇｍＲ）である。
【０００７】
代替的にまたは追加的に、ある実施形態では、デジタル−アナログコンバータは、各電圧修正デバイスが、それぞれの電流発生器に電流を供給するようにカスケードで配置されたＦＥＴによって形成された電圧修正デバイスおよび、それに続く電圧修正デバイスを含み、トランジスタは、ステージ間の電流分割比Ｄと閾値下傾斜係数を表すプロセスパラメータｍの関数である電圧修正デバイスと電流ソーストランジスタの間のアスペクト比ｘでの変化を示し、ｘ＝１／（１−ｅｘｐ（−ｍ＊ｌｎ（Ｄ）））で表される。
【図面の簡単な説明】
【０００８】
本開示の実施形態は、添付図を参照して、非限定的な例としてのみ記述される。
【０００９】
【図１】電流ステアリングデジタル−アナログコンバータの概略図である。
【図２】図１の電流ソースがいかに実装され得るかを示す回路図である。
【図３】図３の（ａ）および（ｂ）は、縮退ＦＥＴの性能と非縮退ＦＥＴの性能とを比較する図である。
【図４】本開示の教示による、ＤＡＣの１つの形態の概略図である。
【図５】本開示の教示による、ＤＡＣの別の形態の概略図である。
【図６】本開示の教示による、縮退抵抗器を使用するＤＡＣの回路図である。
【図７】本開示の実施形態をさらに詳細に構成する抵抗器ベースＤＡＣを示す図である。
【図８】Ｗ−２Ｗ  ＤＡＣの概略図である。
【図９】本開示の実施形態を構成する電流ステアリングＤＡＣを示す図である。
【図１０】本開示の実施形態を構成するさらなる電流ステアリングＤＡＣを示す図である。
【図１１】ハイレゾＤＡＣを形成するために一斉に動作する３つのサブＤＡＣを含むＤＡＣを示す図である。
【図１２】本開示の教示による、ＤＡＣのさらなる実施形態を示す図である。
【発明を実施するための形態】
【００１０】
図１は、一般的に１０で示される電流ステアリングＤＡＣを概略的に示す。複数の電流発生器２０．１、２０．２、２０．３、２０．４など〜２０．Ｎは、電流発生器からの電流が、第１のノード４０または第２のノード４２に向けられるようにそれぞれの電流ステアリングスイッチ３０．１、３０．２、３０．３〜３０．Ｎと直列に配置されるが、そこから、図示されないが、さらなる構成要素により電流が沈められ得る。ノード４０および４２は、トランジスタスイッチ３０．１〜３０．Ｎの位置を設定するために使用されるデジタル制御ワードの値に関係なく、同じ電圧にノード４０および４２を保持するように、操作的増幅器を使用して形成された仮想アースに接続されることもある。
【００１１】
電流発生器は、温度計符号化スキームを提供するために、それぞれが同じ電流を生成することもある。代替的な配置では、電流発生器は、例えば、バイナリ重み付け（底＜２を有する他の重み付けスキームも可能）されることもあり、または両方のアプローチは、同じデバイス内で使用され得る。
【００１２】
バイナリ重み付けは、例えば、単位電流Ｉを流す第１の電流発生器２０．１を有することもできた。第２の電流発生器２０．２は２Ｉを流し、第３の電流発生器２０．２が４Ｉを流し、第４の発生器が８Ｉの電流を流すなどするだろう。
【００１３】
図２は、Ｐ型電界効果トランジスタにより形成された電流発生器２０．１〜２０．４の可能な表現を示す。トランジスタは、ＪＦＥＴ（ここに示すように）、ＭＯＳＦＥＴＳまたは任意の他のＦＥＴ変形体であり得た。ＦＥＴは、デバイスのゲートとソースの間の電圧Ｖｇｓが、デバイスのドレインとソース端子との間に流れるチャネル電流に変換されるトランスコンダクタンスデバイスの例である。入力電圧Ｖｇｓをデバイス電流Ｉｄｓに関連付けるパラメータは、トランジスタのトランスコンダクタンスｇｍとして既知である。
Ｉｄｓ＝Ｖｇｓ＊ｇｍ          等式１
【００１４】
トランスコンダクタンスは、ドレイン電流によって、ゲート−ソース電圧によって、および閾電圧などのデバイスパラメータによって変化することが既知である。強反転レジーム（Ｖｇｓ−Ｖｔｈ＜＜Ｖｄｓ）で動作するトランジスタについては、以下で測定されるが、
Ｉｄ＝Ｋ（Ｖｇｓ−Ｖｔｈ）２        等式２
式中、Ｋはスケーリング要素である。
【００１５】
したがって、ｇｍ＝δＩｄ／δＶｉｎは、Ｉｄと平方根関係を有する。
【００１６】
図２に示される配置では、Ｖｄｓはかなり大きい場合がある。電流ミラーの一部として電流発生器を形成することでゲインばらつきの問題が回避される。トランジスタ５０．０は、ダイオード接続された構成で、また抵抗器５２などの電流画定負荷と直列に配置される。トランジスタ５０．０のゲート電圧は、トランジスタ５０．０にその電流を流すのに適切な任意の値に変えられる。このトランジスタは、電流ミラーの「マスター」としての役割を果たしていると考えることができる。そして、ゲート電圧がトランジスタ５０．１、５０．２、５０．３などに流される。トランジスタは、すべてが同じサイズの場合、同じ電流を流す。この特徴は、マスタートランジスタ５０．０内に流れる電流のスケールバージョンをトランジスタに流させるために幅と長さの比率を変化させることによって利用され得る。マスタートランジスタが電流Ｉを流すと仮定する。すべてのトランジスタが同じ長さで形成され、トランジスタ５０．１がトランジスタ５０．０と同じ幅Ｗを有する場合、トランジスタ５０．１はＩを流す。トランジスタ５０．２が幅２Ｗ（すなわち、２Ｗ＊Ｌのサイズ）で形成される場合、それは電流２Ｉを流すが、またダイ上で２倍の面積を占める。トランジスタ５０．３が幅４Ｗ（すなわち、４Ｗ＊Ｌのサイズ）で形成される場合、それは４Ｉを流し、トランジスタ５０．１の４倍の領域を占める。また、すべてのトランジスタが単位サイズで形成される場合、２つのトランジスタを並列に接続することは、２倍幅トランジスタを形成することに等しいことがわかる。同様に４つのトランジスタの並列接続は、幅４Ｗなどのトランジスタを形成することに等しい。したがって、必要に応じて、ＤＡＣは、同じトランジスタと、より大きなトランジスタをシミュレートするためにトランジスタが並列にグループ化される方法によって達成されるスケーリングで形成することができる。
【００１７】
スケーリングエラーを避けるために、エッチングおよび他の加工エラーがトランジスタのサイズに悪影響を及ぼさないように、トランジスタ５０．０および５０．１を十分に大きくする必要がある。しかし、これは、他のトランジスタもまた対応して大きいことを意味する。８ビットＤＡＣについて、最大有効ビット（ＭＳＢ）に関連付けられたトランジスタは、最小有効ビット（ＬＳＢ）に関連付けられたトランジスタの１２８倍の大きさであろう。このことはかなりのサイズとコストに関する不利益である。１８ビットＤＡＣなどのハイレゾデジタル−アナログコンバータの場合、最大有効ビットのための電流を流すトランジスタは、最小有効ビットに関連付けられたトランジスタの幅の２１７＝１３１０７２倍であろう。これはトランジスタの専有面積および所望のマッチングの程度に関しては実用的ではない。トランジスタサイズは、ＭＳＢトランジスタとＬＳＢトランジスタの間での単一のＬＳＢエラーを実現するために０．０００７％に一致する必要があるであろう。
【００１８】
本発明者は、このサイズ不利益は、電流ステアリングＤＡＣで発生する必要はないことを認識した。本発明者は、ＤＡＣにおけるＦＥＴのトランスコンダクタンスを修正するためのステップが行われた場合、トランジスタ間のサイズスケーリングは、ＤＡＣ電流比に従う必要はないことを認識した。
【００１９】
本発明者は、電界効果トランジスタのトランスコンダクタンスを信頼性の高い方法で修正する方法があることを認識した。電流ステアリングＤＡＣでは、ほとんどのトランジスタは、強反転レジームＶｇｓ＞Ｖｔで動作される。このことは、上述されるように、Ｉｄｓの平方根の関数であるｇｍを生じる。
【００２０】
しかしながら、本発明者は、ＦＥＴが弱反転領域または閾値下領域で動作される場合、トランスコンダクタンスは以下で表現され得ると理解した。
【数１】
2021502036.tif 000003
式中、
Ｖｔ＝ｋＴ／ｑ（Ｋ＝Ｂｏｌｔｚｍａｎｎ定数、Ｔは絶対温度であり、ｑは電子の電荷である）、
ＩＤＯは、ＶＧＳ＝ＶＴＨでの電流、
ｎは、ｎ＝１＋ＣＤ／ＣＯＸによって近似される傾斜係数であり、式中、ＣＤは、空乏層の静電容量、ＣＯＸは酸化層の静電容量である。
【００２１】
したがって、トランスコンダクタンスは、Ｉｄと線形関係を有する。
【００２２】
縮退抵抗器を含むことによって、トランジスタの有効トランスコンダクタンスを低減することができることも既知である。図３ａおよび図３ｂは、値Ｒｓ（縮退抵抗器として機能する）を有するソース抵抗器６２に関連付けられて、トランスコンダクタンスｇｍおよび出力インピーダンスｒｏ（１／ｇｍである）を有するＦＥＴ６０と、トランスコンダクタンスＧｍおよび出力インピーダンスＲｏを有する非縮退ＦＥＴ６４を同等とする。
Ｇｍ＝ｇｍ＊ｒｏ／Ｒｏ        等式４
Ｒｏ＝Ｒｓ＋ｒｏ＋（ｇｍ＊ｒｏ＊Ｒｓ）        等式５
【００２３】
その結果として、
ｇｍ＊ｒｏ＞＞１である場合、Ｇｍ＝ｇｍ／（１＋ｇｍＲｓ）        等式６
また
【数２】
2021502036.tif 000004
であることがわかる。
【００２４】
したがって、所与のＶｇｓについては、縮退抵抗器として知られるソース抵抗器によって、トランジスタの有効トランスコンダクタンスＧｍを修正することによって、トランジスタを流れる電流が制御され得る。
【００２５】
ＦＥＴのトランスコンダクタンスを信頼性の高い方法で修正するこの能力を利用して、電流ステアリングＤＡＣ内のトランジスタサイズが修正され、相対的なサイズスケーリングが変更されることを可能にする。本開示の例では、トランジスタは、同じＷ／Ｌ比で形成され、全て同じサイズであり得る。
【００２６】
図４は、トランジスタ８０．１、８０．２、８０．３、．．．．８０．ｎ−１および８０．ｎを示し、そのそれぞれは、図２に示されるダイオード接続トランジスタ５０．０などの電圧発生器から受けた同じゲート電圧ＶＧを共有する。それぞれのトランジスタのドレインは、図１に関して説明されるように、それぞれの電流ステアリングスイッチ３０．１〜３０．ｎに接続される。しかしながら、それぞれのトランジスタのソースは、それぞれの電圧修正構成要素９０．１〜９０．ｎによって共通供給レールＶｄｄに接続される。それぞれのこれらの構成要素は、電流ステアリングＤＡＣのそれぞれの電流制御トランジスタ８０．１〜８０．ｎのソースに見られるように、電圧を修正する。したがって、動作中、第１のトランジスタ８０．１のソースは、電圧Ｖ１である。第２のトランジスタ８０．２のソースでの電圧はＶ２であり、第３のトランジスタのソースは電圧Ｖ３などである。図４に示される構成では、それぞれの電圧コピー構成要素９０．１〜９０．ｎは、他の全てとは独立して機能する。その結果、個々の電流フロートランジスタに続いて、そのトランジスタを流れる電流フローを選択的に有効または無効にするスイッチ操作を行うことができ、そのような構成は、他のトランジスタのすべてのそれぞれのソース電圧に影響を与えることはないだろう。
【００２７】
図５は、それぞれの電圧修正構成要素１００．１〜１００．４が、それぞれのトランジスタに、およびそれに続く電圧修正構成要素１００．２、１００．３、１００．４などの両方に提供される変化を引き起こす、修正された構成を示す。カスケードやラダータイプの配置にある。
【００２８】
本開示の第１の実施形態では、トランジスタのトランスコンダクタンスは、縮退抵抗器を含むことによって修正される。
【００２９】
図６は、単純にするために、最初の２つのステージのみが示される、本開示の実施形態を示す。ＤＡＣは、ダイオード接続電界効果トランジスタ１３０．０の形態のゲート電圧発生ステージを含む。トランジスタ１３０．０は、その供給ソースと正極供給レールＶｄｄとの間に接続された縮退抵抗器１３２を有する。縮退抵抗器は、２Ｒの値を有すると考えられる。トランジスタは、電流ソース１３３またはさらなる抵抗器などの別の構成要素によって画定されることもある電流を流す。ダイオード接続トランジスタ１３０．０のゲート電圧は、ＤＡＣの電流制御トランジスタのゲート電圧を設定するために使用されるが、そのトランジスタ１３０．１、１３０．２および端末デバイス１４０が示される。
【００３０】
この例では、第１の電流制御トランジスタ１３０．１は、ダイオード接続トランジスタ１３０．１内に流れる電流と同じ電流Ｉ１を流すように設定される。これを行うために、それは値２Ｒの縮退抵抗器１４０も有する。
【００３１】
電流制御トランジスタ１３０．２は「次のステージ」であり、電流Ｉ１の半分である電流Ｉ２を流すために使用される。したがって、その有効トランスコンダクタンスＧＭは、トランジスタ１３０．１の半分である必要がある。そこで、「次のステージ」のために縮退抵抗器の値を成し遂げる必要がある。トランジスタ１３０．２は、集積回路設計およびレイアウト処理における単位サイズ抵抗器の使用を容易にするために、３つの構成要素から形成される縮退抵抗を有する。第１の縮退構成要素１４２は、値２Ｒの縮退抵抗器である。第２の構成要素は、値Ｒの抵抗器１４４である。第３の構成要素は、値が可変であり、（Ｘ１−２）Ｒとして表される抵抗器１４６である。本構成要素は、Ｒ−２Ｒ抵抗器ＤＡＣで使用される表記の修正を表す。
【００３２】
図６に戻ると、端末トランジスタ１４０を使用して、端末トランジスタおよび「次のステージ」（現在はトランジスタ１３０．２）を流れる電流が、以前のステージ（すなわちトランジスタ１３０．１）の電流に等しくなるように、追加の電流を供給するために概念的に使用されるアイデアが実施され得る。
【００３３】
端末トランジスタが「次のステージ」トランジスタと、並列にあると考えることで、「次のステージ」とその前のステージの間のゲインを等価にすることができる。
【００３４】
したがって、トランジスタ１３０．１の縮退ＧＭと、トランジスタ１３０．２および１４０の縮退ＧＭを並列に等価すると、トランジスタ１３０．１（ＭＰ０）について、以下のように書くことができる。
【数３】
2021502036.tif 000005
半分の電流を流すトランジスタ１３０．２（ＭＰ２）については、を以下のように書くことができ、
【数４】
2021502036.tif 000006
これらは以下のように等価にすることができるが、
【数５】
2021502036.tif 000007
以下のように簡略化される。
【数６】
2021502036.tif 000008
【００３５】
この例では、入力電圧を増加させることによりＰＭＯＳデバイスを流れるチャネル電流が低下し、ｇｍは負であることに留意すべきである。後続のステージについても同じ分析を行うことができる
【００３６】
設計者は一般に、それらが提供される製造プロセスの一部として、公称ｇｍ（プロセス、電圧および温度変動の対象となる）を有するトランジスタが提供され、そのため、設計者はｇｍおよびＲの公称値を選択することができる。これによりｘの値が計算されることが可能になる。
【００３７】
値の算出のためのプロセスを簡単に調べた結果、図７は、２ステージ以上のＤＡＣについて抵抗器の値がどのように算出されるかを簡単に示している。可変的変更可能な構成要素の値は、
【数７】
2021502036.tif 000009
【００３８】
ＸＮ＝（Ｎ＊ｌｎ（２））／（ｇｍＲ）        等式１２
であるようなシーケンスを書き出すことができる。
【００３９】
したがって、ｇｍＲが−６に等しいように選択された場合、ステージトランジスタのソースから「外を見る」ような、可変縮退抵抗器は、
ステージ１＝２．１１５５Ｒ、
ステージ２＝２．２３１０Ｒ、
ステージ３＝２．３４６５Ｒ、
ステージ４＝２．４６２１Ｒである。
【００４０】
トランジスタＭＰ０、ＭＰ１およびＭＰ２のソースにおける電圧を計算する場合（それぞれのトランジスタからの所望の電流フローの情報を使用して）、同じ計算がソース電圧の全てが同一であることを示す、クラシックＲ−２Ｒラダーの場合とは異なり、ソース電圧が少しだけ異なることがわかる。
【００４１】
トランジスタがバイナリスケーリングされる必要がなく、実際には同じサイズになり得るＤＡＣを構築するための別のアプローチは、直列接続されたトランジスタにわたって低下した電圧によってソース電圧を修正することである。
【００４２】
科学文献は、ＦＥＴのドレイン電流が、
ＩＤ＝［Ｉ０ｅｘｐ（ｑＶＧ／ｍｋＴ）］・［１−ｅｘｐ−ｑＶＤ／ｋＴ）］    等式１３
として表現され得る。
式中、
Ｉｏ＝逆ダイオード漏洩電流、
ｑ＝電子の電荷、１．６０２１７６６２×１０−１９クーロン、
Ｋ＝ボルツマン定数、１．３８０６４８５２×１０−２３ｍ２ｋｇ  ｓ−２Ｋ−１、
Ｔ＝絶対温度、ＶＧ＝ゲート−ソース電圧、
ＶＤ＝ドレインソース電圧、
ｍは閾値下傾斜係数である。
【００４３】
便宜上ｑ／ＫＴは室温で約４０℃である。
【００４４】
図８に示される配置は、例えば、論文「Ｗ−２Ｗ  ｃｕｒｒｅｎｔ  ｓｔｅｅｒｉｎｇ  ＤＡＣ  ｆｏｒ  ｐｒｏｇｒａｍｍｉｎｇ  ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ」、Ｓｈａｎｔａｎｕ  Ｇｕｐｔａ、Ｖｉｓｈａｌ  Ｓａｘｅｎａ、Ｋｉｒｓｔｙ  Ａ．Ｃａｍｐｂｅｌｌ  ａｎｄ  Ｒ．Ｊａｃｏｂ  Ｂａｋｅｒ（ｈｔｔｐ：／／ｃｉｔｅｓｅｅｒｘ．ｉｓｔ．ｐｓｕ．ｅｄｕ／ｖｉｅｗｄｏｃ／ｄｏｗｎｌｏａｄ？ｄｏｉ＝１０．１．１．３３１．３８９９＆ｒｅｐ１＆ｔｙｐｅ＝ｐｄｆでダウンロード可能）に考察されるように、Ｗ−２Ｗ電流ステアリングＤＡＣアーキテクチャの修正版である。
【００４５】
上記論文のＷ−２Ｗ  ＤＡＣが図８に示される。ここで、ダイオード接続マスタートランジスタ１６０．０は、電流Ｉｒｅｆ／２を流すように配置されている。マスタートランジスタ１６０．０のゲート電圧は、スレーブトランジスタ１６０．１、１６０．２、１６０．３、１６０．４および１６０．５のそれぞれのゲートに供給される。トランジスタ１６０．１〜１６０．５のそれぞれは同じサイズである。第１のスレーブトランジスタ１６０．１のソースは、ローカルアースに直接接続され、したがってそれはＩｒｅｆ／２を流す。トランジスタ１６０．２〜１６０．５のそれぞれを流れる電流は、そのゲートもまた幅２Ｗ／Ｌであるダイオード接続トランジスタのゲート電圧を受ける電流制御トランジスタ１７０．１を介して流れるように配置されている。トランジスタ１７０．１のドレインは、トランジスタ１６０．２のソースおよび２倍幅トランジスタ１７０．２のソースに接続されている。トランジスタ１７０．２のドレインは、トランジスタ１６０．３のソースおよび２倍幅トランジスタ１７０．３のソースに接続されている。トランジスタ１７０．３のドレインは、トランジスタ１６０．４のソースおよび端末トランジスタ１６０．５のソースに接続されている。トランジスタ１７０．２および１７０．３のゲートは、マスタートランジスタ１６０．０のゲート電圧を受けるために接続されている。
【００４６】
この配置では、トランジスタ１７０．１は、トランジスタ１６０．２および１７０．２によって提供される電流ＩＲｅｆ／２を流そうとする。トランジスタ１６０．２および１７０．２のゲート電圧は同一であり、したがって、電流は、これらのトランジスタが入っている２つの経路間で等しく分割される。したがって、トランジスタ１６０．２はＩｒｅｆ／４を流す。同様にトランジスタ１６０．３はＩｒｅｆ／８を流し、トランジスタ１６０．４および１６０．５はＩｒｅｆ／１６をそれぞれ流す。
【００４７】
これは、ゲート電圧が閾電圧よりもはるかに高い状況で動作するため、トランジスタ１７０．１〜１７０．３にわたるドレイン−ソース電圧降下は無視できる。しかしながら、このＷ−２Ｗスケーリングのアプローチは、深部サブミクロンで製造されたデバイスの場合のように供給電圧が低下したり、流れる電流が非常に小さく、閾値下動作が必要になったりするために失敗し始める。しかしながら、本発明者は、修正された再スケーリングにより、同じ形態が、それらの閾電圧を下回って動作するトランジスタとともに使用され得ることに気づいた。
【００４８】
図９に示される構成では、Ｐ型トランジスタ２００．１、２００．１、２００．２、２５０、２０２、および２１０はそれぞれ、共有バイアス電圧Ｖｂｉａｓに接続されたそれらのゲートを有し、それは、図７のトランジスタ１３０．０などの、ダイオード接続Ｐ型トランジスタのゲート電圧により生成されることもある。
【００４９】
トランジスタ２０２および２００．０は、互いに、また抵抗器２０３に直列に接続されている。トランジスタ２０４のソースは、トランジスタ２０３のソースに接続されている。トランジスタ２０４のドレインは、トランジスタ２００．１のソースおよびトランジスタ２１０のソースに接続されている。トランジスタ２１０のドレインは、トランジスタ２００．２および２５０のソースに接続されている。
【００５０】
トランジスタ２００．０、２０２および２０４は全て幅と長さの比Ｗ／Ｌが同じである。この例のトランジスタ２００．１、２００．２、および２５０は０．５Ｗ／Ｌにスケーリングされ、トランジスタ２００．０の半分の電流が流れることを求める。トランジスタ２００．２および２５０を流れる電流の和は、トランジスタ２００．１を流れる電流に合わせて選択される。このことから、トランジスタ２０４を流れる電流は、トランジスタ２０２を流れる電流と同一であり、トランジスタ２００．０および２００．１のゲート−ソース電圧は同一であることがわかる。その結果、トランジスタ２００．０および２００．１の間の幅スケーリングは、トランジスタ２００．１が、トランジスタ２００．０の半分の電流、すなわちＩ１＝Ｉ０／２を流すように動作する。
【００５１】
トランジスタ２００．２がＩ２＝Ｉ０／４を流すことが所望される。先行技術において、トランジスタ２１０は、サイズＷ／Ｌを有していたであろうが、示される構成では、異なるサイズ、０．７５Ｗ／Ｌが選択されている。
【００５２】
この回路では、トランジスタ２００．２内の電流がトランジスタ２００．１内の電流の半分になるように電流を調整するのが望ましい。さらに、図１０のトランジスタ２００．３などのさらなるトランジスタを追加する場合、そのトランジスタを流れる電流は、トランジスタ２００．２を流れる電流の半分である必要がある。文献から、その閾値下レジームで動作するＦＥＴを流れる電流は、
【数８】
2021502036.tif 000010
で表される。
【００５３】
アスペクト比スケーリングを可能にすれば、さらなる表現Ｗ／Ｌ
【数９】
2021502036.tif 000011
で表すことができる。
【００５４】
第２の表現を見ると、ＶＤＳの増加に伴い非常に迅速に統一される傾向があることがわかる。実際に、指数部分ｅｘｐ（−ＶＤＳ＊ｑ／ｋＴ）を評価すると、ＶＤＳ＝０．２Ｖで４．５×１０−４Ｖ、ＶＤＳ＝０．３Ｖで９．６×１０−６Ｖの値を与えられることが分かる。したがって、トランジスタのドレインに接続された回路がそれらで０．３Ｖのような適切な電圧を保持する限り（それぞれのトランジスタのソース電圧を電流ミラー回路で制御できることを考慮すると）、第２の表現は無視することができる。
【００５５】
これにより、表現を簡素化して、
【数１０】
2021502036.tif 000012
となる。
【００５６】
それぞれのトランジスタ２００．１〜２００．ｎのアスペクト比をそのままにすると、Ｗ／Ｌ表現も落とすことができる。このさらに簡略化された式は、Ｖｇに関しては、Ｉ０で割った後、両側の対数を取ることで、
【数１１】
2021502036.tif 000013
で再記述され、
それにより、
【数１２】
2021502036.tif 000014
が得られる。
【００５７】
これは、例えば０．５だけ、１つのステージから次のステージまでの電流をスケーリングし続けたい場合、ステージからステージまでの電圧Ｖｇｓが単調に減少する、すなわち、電圧変化の大きさが変わらないことを示すことに関連している。以下に示すように、トランジスタを介してＩ０であれば、相対電流を倍数としてプロットする。
【数１３】
2021502036.tif 000015
電流の半減ごとに、電圧が０．０１８Ｖだけ降下する（ｍ＝１と仮定する）。
【００５８】
実際に上記の式に戻ると、電流のそれぞれの半分は、１つのトランジスタ２００．１から次の２００．２までのＶＧＳでの変化として表現されるのがわかるが、
ｄＶＧＳ＝ｍ＊ｋＴ／ｑ．Ｌｎ（２）＝０．６９ｍ／３８．２（３００Ｋにおいて）   等式１９
である。
【００５９】
トランジスタ２１０．１にわたるこの電圧低下を設定するために（ただし、この同じ分析はトランジスタ２１０．２に適用され、任意のさらなるトランジスタ２１０．ｎに適用される）、トランジスタ２００．１でのＶｇｓは、トランジスタ２１０．１でのＶｇｓと同一である（それらのゲートは一緒に結合され、それらのソースは一緒に結合される）ことが既知である。Ｉｄの表記内の第１の表現は、両方のデバイスで同じであることを意味する。トランジスタが同じ電流を流すことも所望される。このことは、第２の表現とアスペクト比の表現が重要になることを意味する。
【００６０】
トランジスタ２００．１については、すでに、それが飽和状態、すなわちＶｄｓが十分に大きく、第２の表現が統一して評価されたことを確立したが、すなわち、
【数１４】
2021502036.tif 000016
である。
【００６１】
それにより、トランジスタ２１０．１で、
【数１５】
2021502036.tif 000017
と書くことができる。
【００６２】
式中で、ｘはアスペクト比Ｗ／Ｌを表す。
Ｖｄが既知であるので、等式２１に置き換えることができ、
【数１６】
2021502036.tif 000018
を得られ、
それにより、
［１−ｅｘｐ（−０．６９ｍ）］ｘ＝１      等式２３
であり、
もしくは
【数１７】
2021502036.tif 000019
である。
【００６３】
ｍの値は製造プロセスに依存し、理想的なデバイスであれば１となるが、実際のデバイスであれば、１．１〜１．５となることは既知である。
【００６４】
この時点で、リンクトランジスタ２１０．１、２１０．２などは飽和ではなく、先行技術のＷ２Ｗデバイスでは、すべてのトランジスタが飽和していることに留意すべきである。
【００６５】
実際に、式２４は、２（Ｌｎ（２）＝０．６９）のスケーリング要素について導き出され得るが、任意のスケーリング要素Ｄについて、
【数１８】
2021502036.tif 000020
で表現され得る
【００６６】
ｍ＝１．５であれば、ｘは約１．５であるため、トランジスタ２１０．１、２１０．２が側０．５Ｗ／Ｌの半分のサイズのトランジスタであるために、結果として、トランジスタ２１０．１および２１０．２は０．５Ｗ／Ｌ＊１．５＝０．７５Ｗ／Ｌのサイズを有する。ｍ＝１．２であればｘは約１．７５になり、またトランジスタ２１０．１〜２１０．ｎは０．５Ｗ／Ｌ＊１．７５＝０．８７５Ｗ／Ｌのサイズを有するであろう。
【００６７】
記載のＤＡＣ構成は、例えば、直列電圧降下トランジスタを伴うＤＡＣより大きな電流を供給するために機能する縮退抵抗器ＤＡＣと一緒に使用されることができる。これらのＤＡＣは、一緒に動作し、ＤＡＣを形成するように配置されることもあり、またはさらに、図１および図２に関して説明されるように、スケールトランジスタＤＡＣとともに動作するように配置されることもある。この場合、また図１１に示されるように、それぞれのＤＡＣ変形体は、出力ワードのそれぞれの部分をカバーすることもある。スケールトランジスタＤＡＣ３００は、入力ワードの最大有効ビットを示す電流を供給するように配置可能であり、縮退抵抗器ＤＡＣ３０２はワードの中間範囲ビットをカバーし、直列電圧降下トランジスタを有するＤＡＣ３０４は、入力ワードの最小有効ビットをそのように変換する。ＤＡＣからの電流は、電流ステアリング回路３１０によってノードＮ１またはＮ２に変えられる。
【００６８】
式１９とそれに先立つ表に戻ると、隣接する電流出力間の任意のスケーリングを自由に選択できることがわかる。例えば、ＤＡＣに欠けたコードがないことを確実にするために、２未満のスケーリングを求めることがある。また、対数ＤＡＣを構築することができ、例えば、それぞれの出力が、その隣接するのと異なる場合に、以下に示すように、例えば１０の要素により、２を超える既知のスケーリング要素となり、
【数１９】
2021502036.tif 000021
ここで、以前のステージにより流された電流の１／１９までのリンクトランジスタが所望される。これは、式１９が、
［１−ｅｘｐ（−ｍ．ｌｎ（１０））］ｘ＝１／９   等式２６
に修正される。
【００６９】
ｍ＝１．５の場合、これは約０．１１のｘを与える。
【００７０】
図１２は、マスタートランジスタ５０．０と比較して、電流制御トランジスタ２００．０〜２００．３の全てが同じ０．９Ｗ／Ｌのサイズを有するＤＡＣ電流発生回路の回路図である。直列リンクトランジスタ２１０．１〜２１０．３のそれぞれは、０．１Ｗ／Ｌのサイズを有する。マスタートランジスタ５０を流れる電流をＩ０とすると、第１のスレーブ／電流制御トランジスタ２００．１は０．９  Ｉ０を流し、第２のトランジスタ２００．１が０．０９  Ｉ０を流し、第３のトランジスタ２００．２が０．００９  Ｉ０を流すなどが分かる。
【００７１】
これは、良好な直線性を有するハイレゾＤＡＣコンバータを提供することが可能である。本明細書に提示される電流ステアリングＤＡＣは、電流ステアリングＤＡＣ内の中間ノードが、ＤＡＣコード変更中に電圧変化の対象にならないことから、Ｒ−２Ｒ抵抗器ベースＤＡＣアレイよりも有益を有する。このように、ＤＡＣからの出力はすぐに落ち着き、概して不具合はない。これを行うために、電流ステアリングスイッチ（それはスイッチとして駆動されている一対のＦＥＴによって実装される）は、ブレークモード前のメークで切り替えられる。これは、コード変更が、それらのノードに関連付けられた寄生コンデンサを充電する内部ノードにおける電圧変動をもたらすＲ−２Ｒ  ＤＡＣと対照的である。抵抗ＤＡＣは、その出力が有効になる前に決定するための時間が必要である。また、Ｒ−２Ｒの出力が欠陥を持ち得る。
【００７２】
本明細書で開示される電流ステアリングＤＡＣは、産業的制御、ヘルスケア、航空宇宙産業、エンターテインメント、および自動車部門を含む多くの用途にわたって使用することができる。このリストに限定されない。
【００７３】
本明細書に提示される特許請求の範囲は、ＵＳＰＴＯでの出願に適した単一の依存関係フォーマットであるが、それが明らかに技術的に不可能でない限り、任意の先行特許請求の範囲に依存し得ることを理解されたい。
【符号の説明】
【００７４】
４０   第１のノード
４２   第２のノード
５０   マスタートランジスタ
５２   抵抗器
６２   ソース抵抗器
１３２ 縮退抵抗器
１３３ 電流ソース
１４０ 端末デバイス
１４２ 第１の縮退構成要素
１４４ 抵抗器
１４６ 抵抗器
２０２ トランジスタ
２０３ 抵抗器
２０４ トランジスタ
２１０ トランジスタ
３１０ 電流ステアリング回路
【図１】
2021502036.tif 000022
【図２】
2021502036.tif 000023
【図３】
2021502036.tif 000024
【図４】
2021502036.tif 000025
【図５】
2021502036.tif 000026
【図６】
2021502036.tif 000027
【図７】
2021502036.tif 000028
【図８】
2021502036.tif 000029
【図９】
2021502036.tif 000030
【図１０】
2021502036.tif 000031
【図１１】
2021502036.tif 000032
【図１２】
2021502036.tif 000033
【国際調査報告】
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2021502036.tif 000035
2021502036.tif 000036
2021502036.tif 000037
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