(57)【要約】  開示された実装形態は、複数の再構成可能なアナログ回路を有するプログラマブルアナログサブシステム（ＰＡＳＳ）を説明している。このＰＡＳＳは、入力信号を受信するための入／出力デバイスと、データを中央処理ユニットと通信するためのインタフェースと、に結合されてよい。第１のＰＡＳＳ構成では、第１の構成設定を有する複数の再構成可能なアナログ回路を用いて、ＰＡＳＳは、入力信号を、該入力信号に基づいて第１の出力値を生成するために複数の再構成可能なアナログ回路によって処理することができる。第１の出力値に応じて、ＰＡＳＳは、複数の再構成可能なアナログ回路を、第２の構成設定を有する第２のＰＡＳＳ構成に再構成することができ、その際、第２の構成設定は、第１の構成設定とは異なる。
2021536704.tif 000002
【特許請求の範囲】
【請求項１】
装置であって、前記装置は、
第１の入力信号を受信するための入／出力（ＩＯ）デバイスと、
前記ＩＯデバイスに結合されたプログラマブルアナログサブシステム（ＰＡＳＳ）と、を含み、
前記ＰＡＳＳは、
複数の再構成可能なアナログ回路と、
データを中央処理ユニット（ＣＰＵ）と通信するためのインタフェースと、
を含み、
前記ＰＡＳＳは、第１のＰＡＳＳ構成では、前記第１の入力信号を、前記第１の入力信号に基づいて第１の出力値を生成するために前記複数の再構成可能なアナログ回路によって処理するように構成され、前記複数の再構成可能なアナログ回路は、前記第１のＰＡＳＳ構成では第１の構成設定を有し、
前記ＰＡＳＳは、前記第１の出力値に応じて、前記複数の再構成可能なアナログ回路の少なくとも１つを、第２の構成設定を有する第２のＰＡＳＳ構成に再構成するように構成され、前記第２の構成設定は、前記第１の構成設定とは異なる、
装置。
【請求項２】
前記複数の再構成可能なアナログ回路は、前記第２のＰＡＳＳ構成において前記第１のＰＡＳＳ構成よりも高い動作電力を有している、
請求項１記載の装置。
【請求項３】
前記ＰＡＳＳは、前記第２のＰＡＳＳ構成では、第２の入力信号を、第２の出力値を生成するために前記複数の再構成可能なアナログ回路によって処理するようにさらに構成され、前記複数の再構成可能なアナログ回路は、前記第２のＰＡＳＳ構成では前記第２の構成設定を有し、
前記ＰＡＳＳは、前記第２の出力値に応じて、前記インタフェースによってウェイクアップ信号を前記ＣＰＵに出力するようにさらに構成されている、
請求項１記載の装置。
【請求項４】
前記ＰＡＳＳは、前記ＣＰＵへの前記ウェイクアップ信号の出力に応じて、前記ＣＰＵから、第３の構成設定を含む構成データを受信するようにさらに構成され、前記第３の構成設定は、前記第２の構成設定とは異なり、
前記ＰＡＳＳは、前記複数の再構成可能なアナログ回路を、前記第３の構成設定を有する第３のＰＡＳＳ構成に再構成するようにさらに構成されている、
請求項３記載の装置。
【請求項５】
前記ＰＡＳＳは、前記第２のＰＡＳＳ構成では、第２の入力信号を、第２の出力値を生成するために前記複数の再構成可能なアナログ回路によって処理するようにさらに構成され、前記複数の再構成可能なアナログ回路は、前記第２のＰＡＳＳ構成では前記第２の構成設定を有し、
前記ＰＡＳＳは、前記第２の出力値に応じて、前記インタフェースによってモード選択信号を前記ＣＰＵに出力するようにさらに構成されている、
請求項１記載の装置。
【請求項６】
前記ＰＡＳＳは、前記第１の構成設定を格納するための第１のレジスタセットと、前記第２の構成設定を格納するための第２のレジスタセットと、を含む、
請求項１記載の装置。
【請求項７】
前記ＰＡＳＳは、前記第１の構成設定を格納するためのレジスタセットを含み、
前記複数の再構成可能なアナログ回路を前記第２の構成設定に再構成することは、
前記第２の構成設定を格納するために前記レジスタセットの内容を変更し、
前記レジスタセットの変更された内容に従って、前記再構成可能なアナログ回路の少なくとも１つを再構成することである、
請求項１記載の装置。
【請求項８】
前記再構成可能なアナログ回路は、
連続時間領域で信号処理を実行するための連続時間ブロック（ＣＴＢ）と、
前記ＣＴＢの出力を処理するためのアナログ−デジタル変換器（ＡＤＣ）回路と、
前記ＩＯデバイスの複数のピンを、前記ＣＴＢまたは前記ＡＤＣ回路の少なくとも１つの複数の入力側に選択的に接続するための１つまたは複数のマルチプレクサと、
前記ＰＡＳＳを、前記ＡＤＣ回路の出力に従って前記第１のＰＡＳＳ構成から前記第２のＰＡＳＳ構成に再構成するためのＰＡＳＳ論理回路と、
のうちの少なくとも２つを含む、
請求項１記載の装置。
【請求項９】
前記再構成可能なアナログ回路は、
電圧基準、電流基準またはクロック信号のうちの少なくとも１つを提供するためのアナログ基準ブロックと、
前記ＰＡＳＳ論理回路の出力に従って選択可能な複数の状態を有する有限状態機械と、
のうちの少なくとも１つをさらに含む、
請求項８記載の装置。
【請求項１０】
システムであって、前記システムは、
信号源から第１の入力信号を受信するための入／出力（ＩＯ）デバイスと、
メモリならびに前記メモリに結合された中央処理ユニット（ＣＰＵ）を含むデジタルサブシステムと、
前記ＩＯデバイスならびに前記デジタルサブシステムに結合されたプログラマブルアナログサブシステム（ＰＡＳＳ）と、
を含み、
前記ＰＡＳＳは、
複数の再構成可能なアナログ回路と、
データを前記ＣＰＵと通信するためのインタフェースと、
を含み、
前記ＰＡＳＳは、第１のＰＡＳＳ構成においてスリープモードの前記デジタルサブシステムとともに、前記第１の入力信号を、前記第１の入力信号に基づいて第１の出力値を生成するために前記複数の再構成可能なアナログ回路によって処理するように構成され、前記複数の再構成可能なアナログ回路は、前記第１のＰＡＳＳ構成では第１の構成設定を有し、
前記ＰＡＳＳは、前記第１の出力値に応じて、前記複数の再構成可能なアナログ回路を、ＣＰＵの介入なしで第２の構成設定を有する第２のＰＡＳＳ構成に再構成するように構成され、前記第２の構成設定は、前記第１の構成設定とは異なる、
システム。
【請求項１１】
前記複数の再構成可能なアナログ回路は、前記第２のＰＡＳＳ構成において前記第１のＰＡＳＳ構成よりも高い動作電力を有している、
請求項１０記載のシステム。
【請求項１２】
前記ＰＡＳＳは、前記第２のＰＡＳＳ構成では、第２の入力信号を、第２の出力値を生成するために前記複数の再構成可能なアナログ回路によって処理するようにさらに構成され、前記複数の再構成可能なアナログ回路は、前記第２のＰＡＳＳ構成では前記第２の構成設定を有し、
前記ＰＡＳＳは、前記第２の出力値に応じて、前記インタフェースによってモード選択信号を前記デジタルサブシステムに出力するようにさらに構成されている、
請求項１０記載のシステム。
【請求項１３】
前記ＰＡＳＳは、前記デジタルサブシステムへの前記モード選択信号の出力に応じて、前記デジタルサブシステムから、第３の構成設定を含む構成データを受信するようにさらに構成され、前記第３の構成設定は、前記第２の構成設定とは異なり、
前記複数の再構成可能なアナログ回路を、前記第３の構成設定を有する第３のＰＡＳＳ構成に再構成するようにさらに構成されている、
請求項１２記載のシステム。
【請求項１４】
前記ＰＡＳＳは、前記第１の構成設定を格納するための第１のレジスタセットと、前記第２の構成設定を格納するための第２のレジスタセットと、を含む、
請求項１０記載のシステム。
【請求項１５】
前記ＰＡＳＳは、前記第１の構成設定を格納するためのレジスタセットを含み、
前記複数の再構成可能なアナログ回路を前記第２の構成設定に再構成することは、
前記第２の構成設定を格納するために前記レジスタセットの内容を変更し、
前記レジスタセットの変更された内容に従って、前記再構成可能なアナログ回路の少なくとも１つを再構成することである、
請求項１０記載のシステム。
【請求項１６】
入／出力（ＩＯ）デバイスに結合されたプログラマブルアナログサブシステム（ＰＡＳＳ）によってＩＯデバイスから第１の入力信号を受信するステップであって、前記ＰＡＳＳは、複数の再構成可能なアナログ回路と、データを中央処理ユニット（ＣＰＵ）と通信するためのインタフェースとを含むステップと、
第１のＰＡＳＳ構成の前記ＰＡＳＳを用いて、前記第１の入力信号を、前記複数の再構成可能なアナログ回路によって処理するステップであって、前記複数の再構成可能なアナログ回路は、前記第１のＰＡＳＳ構成では第１の構成設定を有するステップと、
前記第１の入力信号に基づいて第１の出力値を生成するステップと、
前記第１の出力値に応じて、前記複数の再構成可能なアナログ回路の機能を、第２の構成設定を有する第２のＰＡＳＳ構成に再構成するステップであって、前記第２の構成設定は、前記第１の構成設定とは異なるステップと、
を含む方法。
【請求項１７】
前記複数の再構成可能なアナログ回路は、前記第２のＰＡＳＳ構成において前記第１のＰＡＳＳ構成よりも高い動作電力を有している、
請求項１６記載の方法。
【請求項１８】
前記複数の再構成可能なアナログ回路を、前記第２のＰＡＳＳ構成に再構成するステップは、前記第１の出力値が第１の閾値基準を満たしていることを決定するステップに応じている、
請求項１６記載の方法。
【請求項１９】
前記方法は、
前記第２のＰＡＳＳ構成の前記ＰＡＳＳを用いて、第２の入力信号を、前記複数の再構成可能なアナログ回路によって処理するステップであって、前記複数の再構成可能なアナログ回路は、前記第２のＰＡＳＳ構成では第２の構成設定を有するステップと、
第２の出力値を生成するステップと、
前記第２の出力値に応じて、前記インタフェースによって信号を前記ＣＰＵに出力するステップと、
をさらに含む、
請求項１６記載の方法。
【請求項２０】
前記ＣＰＵに前記信号を出力するステップは、前記第２の出力値が第２の閾値基準を満たしていることを決定するステップに応じている、
請求項１９記載の方法。
【請求項２１】
前記方法は、
前記ＣＰＵへの前記信号の出力に応じて、前記ＣＰＵから、第３の構成設定を含む構成データを受信するステップであって、前記第３の構成設定は、前記第２の構成設定とは異なるステップと、
前記複数の再構成可能なアナログ回路を、前記第３の構成設定を有する前記第３のＰＡＳＳ構成に再構成するステップと、
をさらに含む、
請求項１９記載の方法。
【請求項２２】
前記ＰＡＳＳは、前記第１の構成設定を格納するための第１のレジスタセットと、前記第２の構成設定を格納するための第２のレジスタセットと、を含む、
請求項１９記載の方法。
【請求項２３】
前記ＰＡＳＳは、前記第１の構成設定を格納するためのレジスタセットを含み、
前記複数の再構成可能なアナログ回路を前記第２の構成設定に再構成するステップは、
前記第２の構成設定を格納するために前記レジスタセットの内容を変更するステップと、
前記レジスタセットの変更された内容に従って、前記再構成可能なアナログ回路の少なくとも１つを再構成するステップと、
を含む、
請求項１９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
本出願は、２０１８年９月７日に出願された米国特許仮出願第６２／７２８，２９０号および２０１８年１１月２１日に出願された米国特許仮出願第６２／７７０，３８２号の優先権を主張する２０１９年３月２９日に出願された米国特許非仮出願第１６／３６９，７２３号の国際出願であって、これによってこれらの出願のすべては参照によりその全体が本明細書に組み込まれる。
【０００２】
技術分野
本開示は、プログラム可能なアナログブロックを有する集積回路（ＩＣ）デバイスに関し、より具体的には、プログラム可能なアナログブロックを、条件の変化に応じて再構成することにより、ＩＣデバイスの性能および電力管理を最適化することに関する。
【背景技術】
【０００３】
集積回路デバイスは、アナログブロックとデジタルブロックの両方を含むことができる。アナログブロックは、マルチタスク処理の要求を満たし、最適な電力管理を容易にするために、再構成可能にされることがよくある。アナログブロックは、デジタルブロックでは提供できない、測定を行ったり測定量の比較を実行したりするような機能を提供することができる。組み合わせでは、アナログブロックおよびデジタルブロックは、デジタルブロックによって実行されるソフトウェア命令の柔軟性を、アナログハードウェアの速度と組み合わせることができる。デジタルブロックは計算量の多いタスクの処理により優れている一方で、アナログブロックは、速度とエネルギーの節約とが重要な場面に優れた性能を提供できる。したがって、処理の速度、複雑さ、およびエネルギー効率を最適化するためには、アナログブロックとデジタルブロックとの間でさまざまなタスクの実行を慎重に割り当てることが重要である。これは、特に、集積回路が、医療用電子機器、モノのインターネットデバイス、および限りのあるエネルギーリソースを有するさまざまなポータブル電子デバイスで使用される場合、ならびに効果的な電力管理の利点が特に重要になり得る場合に極めて重要である。
【図面の簡単な説明】
【０００４】
【図１】再構成可能な低電力プログラマブルアナログサブシステムの１つの例示的な実装形態のブロック図
【図２ａ】例示的な低電力プログラマブルアナログサブシステムの連続的時間ブロック（または離散的時間ブロック）の１つの例示的な実装形態のブロック図
【図２ｂ】例示的な低電力プログラマブルアナログサブシステムの逐次比較レジスタアナログ−デジタル変換器回路の１つの例示的な実装形態のブロック図
【図２ｃ】例示的な低電力プログラマブルアナログサブシステムのアナログ参照ブロックの１つの例示的な実装形態のブロック図
【図３】デジタルサブシステム、入／出力サブシステム、システム全体および周辺リソースと統合された再構成可能な低電力プログラマブルアナログサブシステムの他の例示的な実装形態のブロック図
【図４】１つの可能な実装形態において、デジタルサブシステムと統合された再構成可能な低電力プログラマブルアナログサブシステムによる、さまざまな入力レベルを有する入力信号の処理の１つの例示的例証のブロック図
【図５ａ】無線受信および送信を使用する再構成可能な低電力プログラマブルアナログサブシステムの適用の１つの例示的な実装形態のブロック図
【図５ｂ】１つの例示的な実装形態における、音声認識のための再構成可能な低電力プログラマブルアナログサブシステムの例証的用途のブロック図
【図６】１つの例証的実装形態において、２つのサブシステムのさまざまな例示的状態で、再構成可能な低電力プログラマブルアナログサブシステムおよび中央処理ユニット（ＣＰＵ）を含有するデジタルサブシステムを含むシステムの異なる状態に対する相対電力レベルを示したタイミング図
【図７】低電力プログラマブルアナログサブシステムの、入力信号に応じた、再構成の方法の１つの可能な実装形態のフローチャート
【図８】デジタルサブシステムと統合された低電力プログラマブルアナログサブシステムの、入力信号に応じた、再構成の方法の１つの可能な実装形態のフローチャート
【発明を実施するための形態】
【０００５】
本開示の態様および実装形態は、スリープモードに留まるかまたは異なる動作を実行することができるデジタルプロセッサに依存しないアナログ回路の自律的な再構成可能性を利用することによって、集積回路（ＩＣ）デバイスの性能および電力管理を最適化することに向けられている。プロセッサは、アナログ回路と同じダイ／基板に配置されてもよいし、別個に実装されてもよい。アナログ回路は、中央処理ユニット（ＣＰＵ）およびメモリデバイスを含み得るデジタルサブシステムと組み合わせて使用されてもよいし、いくつかの実装形態のようにそれとは別個に使用されてもよいプログラマブルアナログサブシステム（ＰＡＳＳ）に組み合わされてよい。いくつかの実装形態では、このデジタルサブシステムは、大規模コンピューティングデバイス、汎用処理ユニット（ＧＰＵ）、またはアプリケーション処理ユニット（ＡＰＵ）であってよい。他の実装形態では、デジタルサブシステムは、ＣＰＵおよびメモリを有し、特定の動作を制御するように設計されたマイクロコントローラユニット（ＭＣＵ）であってよい。このマイクロコントローラユニットは、別個の回路またはより大きなシステムに組み込まれた回路であってよい。ＰＡＳＳは、入／出力（ＩＯ）デバイス、ルーティングデバイス、連続的時間ブロック（ＣＴＢ）、離散的時間ブロック、アナログ−デジタル変換器（ＡＤＣ）などの１つまたは複数のアナログデバイスの再構成に関する意思決定のために論理回路を（いくつかの実装形態では、１つまたは複数の有限状態マシンと組み合わせて）使用することができる。例えば、入力信号を受信して１つまたは複数の出力データに処理すると、ＰＡＳＳは、出力データに応じて、その１つまたは複数のプログラマブルアナログ回路を再構成することができる。ＰＡＳＳは、そのような再構成を、ＣＰＵがスリープ状態ならばＣＰＵをウェイクアップすることなく実行することができ、あるいはＣＰＵがアクティブ状態ならばＣＰＵ命令を要求することなく実行することができる。ＰＡＳＳは、入力信号の受信および処理を継続することができ、さらなる出力データを見張っている場合がある。そのようなさらなる出力データに応じて、ＰＡＳＳは、ＣＰＵとウェイクアップ命令を通信することができる。ＣＰＵは、処理を実行することができ、いくつかの実装形態では、１つまたは複数のＰＡＳＳアナログ回路をどのように再構成するかについての付加的な命令とともに構成データをＰＡＳＳに出力することができる。
【０００６】
最新のコンピューティングデバイス、特に自動車用の、ウェアラブル、ハンドヘルド、メータリング、アプライアンス統合型などは、ますます効率的な電力管理を必要とする。多くのポータブルデバイスは、重要な計算リソースを小さなフォームファクタに詰め込んでいる。コンパクトな寸法は、エネルギー貯蔵用のポータブルデバイスの容量を制限する場合がある。したがって、さまざまなタスクの実行中にエネルギー消費を最適化することがますます重要になる。一般に、最小限の数の必須コンポーネントでタスクをより高速に実行することは、エネルギーリソースの利用率をより向上させる。ＩＣは、ＣＰＵおよび再構成可能なアナログサブシステムを有するデジタルサブシステム（例えば、マイクロコントローラユニット）から構成することができる。このデジタルサブシステムは、低電力スリープモードに留まることができ、一方、アナログサブシステムは、機能が制限されたモードであってよい。アナログサブシステムは、そのフロントエンドモジュールによって入力信号（例えば、音声信号）を受信し、アナログ処理（例えば、復号化、フィルタリング、および増幅）の後に、アナログ−デジタル変換器に、次いでデジタル前処理のために信号を提供することができる。デジタル前処理出力は、入力信号が特定の閾値基準を満たしていることを示すか、そうでなければイベントを示すことができる。そのような決定に応じて、アナログサブシステムは、ウェイクアップ命令をＣＰＵと通信することができる。続いて、ＣＰＵは、デジタルサブシステムのメモリに格納された命令を実行し、アナログサブシステムのパラメータを再構成することができ、それによって、アナログ回路は、変化した条件により良好に調整された機能を提供することができる。
【０００７】
例えば、アナログサブシステムは、特定の事前設定された最小値を下回る周囲温度の低下などの１つまたは複数の条件の発生について入力信号を監視することができる。そのようなイベントが発生すると、アナログブロックはＣＰＵをウェイクアップし、ＣＰＵはソフトウェアまたはファームウェアの実行時に、暖房システムをオンにするまたは調整することができる。付加的に、ＣＰＵは、アナログブロックを再構成することができる。暖房システムをオンにした後、アナログブロックは、事前設定された一部の最大値を超える温度上昇を監視するために再構成することができる。次いで、ＣＰＵおよび／または他のデジタルブロックは、低電力スリープモードに戻ることができ、一方、再構成されたアナログブロックは、周囲温度をさらに監視することができる。最大温度に達した場合には、アナログブロックは、さらなるデジタル処理（例えば暖房システムの制御など）および／またはアナログブロックの再構成のために他のプロセッサのウェイクアップをトリガーすることができる。その結果、電力消費を大幅に低減することができる。
【０００８】
しかしながら、そのような取り組みにはいくつかの欠点がある。それは、プログラマブルアナログ回路の再構成をＣＰＵ機能（処理能力と命令実行）に依存している点である。ただし、ＣＰＵは、アナログサブシステムの最小限の再構成を実行している間でさえもかなりのエネルギーを消費する可能性がある。その上さらに、ＣＰＵがスリープモードからアクティブ状態にウェイクアップするのにかなりの時間がかかる可能性があるため、スリープモードでの電力節約は動作の遅延という代償を伴う可能性がある。したがって、ＣＰＵがスリープモードに留まる間のそのようなアナログ回路の再構成可能性の欠如は、電力管理と処理速度とが不可欠である場合に不利になりかねない。特に、ＣＰＵが複数の誤ったアラームに応じるように呼び出されるかもしれない状況では、計算リソースの使用率が最適には及ばない可能性がある。この問題は、さまざまなアナログブロックの機能（解像度や監視パラメータの範囲など）が固定され、ＣＰＵの介入によってのみ再構成できる場合にさらに悪化する。その結果、動的な環境において、監視されるイベント間または条件間の典型的な時間間隔がＣＰＵのウェイクアップおよびデータ処理に要する時間よりも短くなると、ＣＰＵのみで再構成可能なアナログブロックを備えた集積回路は、効率的な電力管理ができなくなる。
【０００９】
本開示の態様および実装形態は、ＣＰＵのアクティブな介入または入力なしでプログラマブルアナログ回路の動的構成可能性を提供することによって、当該の欠陥および既存のＩＣの他の欠陥に対処する。さまざまなアナログ回路は、低電力（ＬＰ）プログラマブルアナログサブシステム（ＰＡＳＳ）に組み合わせてよく、この低電力プログラマブルアナログサブシステム（ＬＰ  ＰＡＳＳ）は、ＣＰＵの入力なしで１つまたは複数の受信入力信号または外部条件に応じて選択可能な複数の状態の１つになり得る場合がある。例えば、ＬＰ  ＰＡＳＳはそれ自体を、ＣＰＵがスリープ状態に留まる間に別の構成に再構成することができる。いくつかの実装形態では、ＣＰＵがアクティブ状態ではあるが、ＬＰ  ＰＡＳＳは、ＣＰＵの命令を要することなく再構成を実行することができる。これは、ＣＰＵに、ＬＰ  ＰＡＳＳが実行しているタスクに関連していても関連していなくてもよいデジタルタスクの処理などの他の機能を実行させることができる。これは、ＬＰ  ＰＡＳＳとＣＰＵの両方が同じタスクの異なる部分を処理している場合に、同じタスクのより高速な処理を可能にさせることができ、あるいは、ＬＰ  ＰＡＳＳとＣＰＵとによる異なるタスクの同時処理を可能にさせることができる。
【００１０】
ＬＰ  ＰＡＳＳの状態の選択は、アナログ−デジタル変換器（ＡＤＣ）回路または比較器からデジタル信号を受信する論理回路によって実施されてよい。このＡＤＣ回路は、フロントエンドアナログ回路によって前処理された１つまたは複数のアナログ信号を受信することができる。ＬＰ  ＰＡＳＳによって受信される入力信号は、さまざまな外部条件を表すことができる。いくつかの実装形態では、これらの入力信号は、電波、光信号、音波、動きのインジケータ、方向、速度、温度、機械的接触、化学組成、あるいはＬＰ  ＰＡＳＳを取り巻く物理的状態もしくは化学的環境を表す環境センサによって生成され得る任意の他の信号であってもよい。いくつかの実装形態では、センサは、ＬＰ  ＰＡＳＳからかなり離れた場所にある環境を検出することができる。
【００１１】
図１は、再構成可能なＬＰ  ＰＡＳＳの１つの例示的な実装形態１００のブロック図である。このＬＰ  ＰＡＳＳ１０２は、１つまたは複数の信号源から入力信号を受信するために、１つまたは複数の入／出力（ＩＯ）デバイスに接続されてよい。このＩＯデバイスは、１つまたは複数の汎用入／出力デバイス（ＧＰＩＯ）ポート１０４またはプログラマブル入／出力（ＰＲＧＩＯ）ブロック１０６を含むことができ、これらは、上記で説明するようにＬＰ  ＰＡＳＳ１０２に入力信号を送達することができる複数のピン、スイッチ、またはセンサを含むことができる。いくつかの実装形態では、ＩＯデバイスは、無線エリアネットワーク、パーソナルエリアネットワーク、またはソフトウェアディファインド無線システムを支援する無線処理のための無線周波数（ＲＦ）フロントエンドを含むことができる。このＲＦフロントエンドは、増幅、復号化、および／または無線信号処理の他の従来のコンポーネントを含むＲＦ（または中間周波数）信号を受信、送信、および／または処理可能な場合がある。いくつかの実装形態では、さまざまなＩＯデバイス（例えば、温度センサ）は、ＬＰ  ＰＡＳＳ１０２と同じチップ（例えば、同じＳｉ基板）上に取り付けられてよい。他の実装形態では、ＩＯデバイスの一部またはすべては、ＬＰ  ＰＡＳＳ１０２の外部であるが、それと通信可能に結合されてもよい。
【００１２】
ＩＯデバイスによって入力された信号は、複数のマルチプレクサ（ＭＵＸ）を介してさまざまなアナログブロックにルーティングされてよい。図１は、２つのＭＵＸ１１０および１１２を備えた例示的なシステムを示す。付加的なＭＵＸは、複数のＩＯデバイスからＬＰ  ＰＡＳＳ内のさまざまな回路に入力データをルーティングするために他の実装形態に存在していてよい。入力信号のための処理パスは、信号伝搬の方向を示す矢印とともに実線で図１に示されている。いくつかの実装形態では、入力信号のいくつかは、連続的時間領域の処理のために連続的時間ブロック（ＣＴＢ）１２０にルーティングされてよい。ＣＴＢ１２０では、さまざまな入力信号が、復号化、増幅、変換（例えば、電流から電圧信号へ、または電流から時間信号へ、または電圧から時間信号へ、または電圧から周波数信号へなど）、比較、バッファリング、または同様に処理されてよい。いくつかの実装形態では、離散的時間での信号処理のための離散的時間ブロック（ＤＴＢ）が、ＣＴＢの代わりに、またはＣＴＢに付加的に使用されてよい。ＣＴＢ／ＤＴＢ１２０の出力は、１つの例示的な実装形態において、逐次比較レジスタ（ＳＡＲ）ＡＤＣ１３０などのＡＤＣに入力されてよい。このＳＡＲ  ＡＤＣ１３０は、入力アナログ信号をデジタル信号に変換することができる。マルチプレクサのシステムは、ＣＴＢ／ＤＴＢ１２０をバイパスして、いくつかの入力信号を直接ＳＡＲ  ＡＤＣ１３０にルーティングすることができる。例えば、いくつかの実装形態では、専用のＳＡＲ  ＭＵＸ１１２は、ＳＡＲ  ＡＤＣ１３０に直接提供されることを意図した入力信号をルーティングするために使用されてもよい。アナログルーティングブロック（ＡＲＯＵＴＥ）１１４は、ＬＰ  ＰＡＳＳ１０２のＭＵＸの一部またはすべてのために制御データ（スイッチの構成など）を提供することができる。このＡＲＯＵＴＥ１１４は、ＩＯデバイスと、ＣＴＢ／ＤＴＢ１２０およびＳＡＲ  ＡＤＣ１３０などの複数のアナログブロックと、の間の接続を容易にする信号ルーティングデータを提供することができる。ＬＰ  ＰＡＳＳ１０２の異なる構成は、異なるルーティングファブリックを有することができる。例えば、大まかな音声検出を意図したいくつかの構成では、マイクロフォン入力からの音声入力信号は、ＳＡＲ  ＭＵＸ１１２によって直接ＳＡＲ  ＡＤＣ１３０に送達されてよい。他の構成では、対照的に、より正確な音声認識が意図される場合には、マイクロフォンからの音声入力は、連続的時間処理または離散的時間処理のために、最初にＣＴＢ／ＤＴＢ１２０にルーティングされてよい。さらなる例として、煙検出の例では、ルーティングファブリックは、入力信号をＳＡＲ  ＡＤＣ１３０に向けることができるが、一度煙の存在が確立されると、ＬＰ  ＰＡＳＳ１０２は、煙組成の決定を意図した付加的な処理のためのＣＴＢ／ＤＴＢ１２０によってルーティングされた入力信号とともに異なる構成に再構成されてよい。制御信号をＭＵＸに提供することにより、ＡＲＯＵＴＥ１１４は、そのような入力信号の再ルーティングを容易にすることができる。いくつかの実装形態では、ＬＰ  ＰＡＳＳ１０２は、１つまたは複数のバスを含むことがで���る。一部の実装形態では、ＬＰ  ＰＡＳＳは、バスのファブリックを含むことができる。いくつかの実装形態では、バスを介したルーティングは、ＭＵＸ１１０および１１２に制御信号を提供するＡＲＯＵＴＥ１１４によって制御されてよい。いくつかの実装形態では、バスのいくつかは、ＬＰ  ＰＡＳＳ１０２のさまざまなブロック、ＭＵＸ１１０および１１２に信号ルーティングを直接提供することができる。
【００１３】
ＳＡＲ  ＡＤＣ１３０は、１つまたは複数の信号（例えば、連続的時間信号）を１つまたは複数のデジタル信号に変換することができる。ＳＡＲ  ＡＤＣ１３０は、ＬＰ  ＰＡＳＳ１０２の特定の構成に依存し得る解像度を伴う二分探索法を使用することができる。例えば、ＬＰ  ＰＡＳＳのデフォルト構成では、いくつかの量Ａを検出するために、ＳＡＲ  ＡＤＣ１３０は、量Ａが特定の予め定められた閾値を下回っている、または上回っているのに対応する値０または１を伴って１ビットだけを出力するように構成されてよい。一度、量Ａがある程度の時間（例えば過去１０秒間のうち累積的に５秒を超えて）閾値を上回ると、ＳＡＲ  ＡＤＣ１３０は、出力値が２ビット（例えば、状態００，０１，１０，１１）、３ビット（００１，１０１など）、または所要の解像度に応じてそれ以上で特定される状態に再構成されてよい。
【００１４】
アナログ回路（ＭＵＸ、ＣＴＢ、ＳＡＲ  ＡＤＣなど）の機能は、いくつかの実装形態では、アナログ参照ブロック（ＡＲＥＦ）１４０によって支援されてよい。このＡＲＥＦ１４０は、基準電圧および基準電流を他のアナログブロックに提供することができる。例えば、ＡＲＥＦ１４０は、バンドギャップ電圧、低電圧、高電圧などを提供することができる。いくつかの非限定的な例では、低電圧は１．１Ｖであってよく、一方、高電圧は２．７〜５．５Ｖまたは任意の他の値の範囲内であってもよい。ＡＲＥＦ１４０は、同様に、さまざまなアナログブロックに基準電流を提供することができる。いくつかの実装形態では、基準電圧および基準電流は、それらが提供されるアナログブロックに固有のものであってもよい。いくつかの実装形態では、基準電圧および基準電流は温度に依存しないものであってよい。いくつかの実装形態では、基準電圧および基準電流は、温度に比例するものであってもよいし、あるいは任意の他の予め定められた温度依存性を有することもできる。いくつかの実装形態では、ＡＲＥＦ１４０は、リピータ機能を有することができ、そのため、基準電圧（および／または電流）の倍数をさまざまなアナログ回路に提供することができる。ＡＲＥＦ１４０は、さらに、さまざまなアナログ回路のためにクロック信号を提供することができる。いくつかの実装形態では、ＡＲＥＦ１４０は、異なるアナログ回路に異なるクロック信号を提供することができる。
【００１５】
アナログブロック（およびそれらのブロック内の回路）によって処理される信号は、ＬＰ  ＰＡＳＳ１０２のデジタル処理ブロック１５０内に入力されてよい。例えば、図１で実線によって示されるように、デジタル信号は、ＳＡＲ  ＡＤＣ１３０からデジタル処理ブロック１５０の論理回路１５２に送達されてよい。この論理回路１５２は、相互接続された複数の論理ゲートを含むことができる。論理回路１５２は、メモリデバイス１５４（以後、単にメモリ１５４とも称される）に格納された命令を実行可能な場合もある。メモリ１５４は、いくつかの実装形態では、読み取り専用メモリ（ＲＯＭ）であってよい。他の実装形態では、メモリ１５４は、ランダムアクセスメモリ（ＲＡＭ）、またはフラッシュメモリ、または任意の他のタイプのメモリ、または異なるタイプのメモリデバイスの組み合わせであってもよい。
【００１６】
論理回路１５２は、ＬＰ  ＰＡＳＳ１０２のさまざまなアナログ入力に対応してＳＡＲ  ＡＤＣ１３０によって提供される１つまたは複数のデジタル入力信号を処理することができる。例えば、音声認識デジタル入力信号は、温度、湿度、大気圧、およびその他のデジタル入力信号とともに処理することができる。いくつかの実装形態では、異なるデジタル入力信号は、論理回路１５２の異なるゲートによって処理されてよい。他の実装形態では、異なるデジタル入力信号は、論理回路１５２の同じゲートによって、ただし時間的に順次処理されてよい。それにより、例えば、デジタル入力信号ｓ１の処理が時間間隔ｔ１にわたって行われ、続いてデジタル入力信号ｓ２の処理が時間間隔ｔ２にわたって行われ、続いてデジタル入力信号ｓ１の処理が再び行われ、以下同様となる場合もある。論理回路１５２によるさまざまなデジタル入力の処理のデジタル出力は、一時的または永続的に、または次の起動まで、メモリ１５４に格納されてよい。
【００１７】
論理回路１５２のデジタル出力は、図１の破線によって概略的に示されるように、ＬＰ  ＰＡＳＳ１０２のさまざまなアナログブロックおよび回路を再構成するために使用されてよい。例えば、論理回路１５２およびＦＳＭ１５８からＡＲＯＵＴＥ１１４まで延在する破線は、ＡＲＯＵＴＥ１１４の再構成がどのように実行されてよいかを概略的に示している。次に、ＡＲＯＵＴＥ１１４からＭＵＸ１１０および１１２への破線も、ＭＵＸ１１０および１１２によるデータのルーティングが、ＡＲＯＵＴＥ１１４によって、例えば１つまたは複数のＭＵＸスイッチの再構成によって再構成されてよいことを示している。例えば、ＬＰ  ＰＡＳＳ１０２は、アナログブロック（ＣＴＢ／ＤＴＢ１２０、ＳＡＲ  ＡＤＣ１３０など）が、ＬＰ  ＰＡＳＳの最大機能と比較される低解像度で入力アナログ信号を処理するように構成されてもよい第１の（例えば低電力の）構成であってもよい。それにもかかわらず、ＬＰ  ＰＡＳＳ１０２およびその論理回路１５２は、入力アナログ信号におけるいくつかのイベントの表示について監視することができるスタンバイモードに留まることができる。例えば、ＬＰ  ＰＡＳＳ  １０２は、人間の音声の例のためのオーディオノイズを監視してもよい。ＬＰ  ＰＡＳＳ１０２は、最低のＬＰ  ＰＡＳＳ解像度で音声を決定的に識別することができないかもしれないが、論理回路１５２は、人間の音声の兆候を検出することはできるかもしれない。例えば、メモリ１５４は、設定された低解像度での人間の音声の基準（典型的な音や韻律など）を格納することができる。ＬＰ  ＰＡＳＳ１０２が、何らかのイベントの表示について入力アナログ信号を監視しており、そのような表示が低解像度モードでもあり得る超低電力構成で取得された場合、論理回路１５２は、アナログ信号処理および／またはアナログ−デジタル変換の分解能を向上させるために１つまたは複数のアナログ回路をＬＰ  ＰＡＳＳ１０２の第２の構成に再構成することができる。それに対応して、アナログ回路は、第２の構成において、第１の構成よりも高い動作電力を有することができる。いくつかの実装形態では、アナログ回路は、第２の構成において、第１の構成よりも低い動作電力を有することができる。例えば、第１の構成は、アクティブ状態を実装するために使用されてよいが、第２の構成は、ＬＰ  ＰＡＳＳのスリープ状態を実装するために使用されてよい。以下でより詳細に論じるように、ＬＰ  ＰＡＳＳ機能の異なるレベルと電力消費の異なるレベルとによって特徴付けられる複数のアクティブ状態（アクティブ１、アクティブ２など）が存在してよい。同様に、異なるスリープ状態（アイドル、ディープスリープなど）が存在してもよい。
【００１８】
異なるＬＰ  ＰＡＳＳ構成は、入力信号の連続的時間処理の異なる解像度、ならびに出力デジタル信号の異なる解像度によって特徴付けられてよい。例えば、ＬＰ  ＰＡＳＳ１０２が再構成された場合、デジタル解像度が８ビットから１２ビットに、および１２ビットから１６ビットに増加する場合がある。解像度が高いほど、より長い処理時間および／またはより多くの電力消費を要する場合がある。最低解像度の逸失は、結果として最速の処理および／または最低の電力変換をもたらす場合があるため、ＬＰ  ＰＡＳＳ１０２それ自体は、最低解像度構成で処理を開始するが、特定のイベントの兆候の検出に応じて（例えば、そのＳＡＲ  ＡＤＣ１３０）を再構成することができる。
【００１９】
いくつかの実装形態では、ＬＰ  ＰＡＳＳ１０２を第２の構成に再構成するために、論理回路１５２は、ブロックＣＴＢ／ＤＴＢ１２０、ＳＡＲ  ＡＤＣ１３０、ＡＲＥＦ１４０、ＡＲＯＵＴＥ１１４、ＭＵＸ１１０、およびＳＡＲ  ＭＵＸ１１２の一部またはすべてを再構成することができる。例えば、連続的時間処理の分解能を高めるために、論理回路１５２は、ＡＲＥＦによってＣＴＢ／ＤＴＢ１２０に出力されるクロック信号の周波数を高めるために、ＡＲＥＦ１４０への命令を実行することができる。他の例では、アナログ−デジタル変換の分解能を高めるために、ＳＡＲ  ＡＤＣ１３０およびＣＴＢ／ＤＴＢ１２０は、例えば１２ビット２０ｋｓｐｓのサンプリングモードから１２ビット１ＭＳＰＳのサンプリングモードに再構成されてよい。一部の実装形態では、サンプリングレートは、同じものに留まるが、解像度を高めることができる。逆に、解像度ではなくサンプリングレートを高めてもよい。
【００２０】
いくつかの実装形態では、ＬＰ  ＰＡＳＳ１０２は、有限状態機械ブロック（ＦＳＭ）１５８を含むことができる。このＦＳＭ１５８は、論理回路１５２とは別の回路（または回路のセット）としてハードウェア実装であってよい。いくつかの実装形態では、ＦＳＭ１５８は、論理回路１５２と同じ回路上に実装されてよい。いくつかの実装形態では、ＦＳＭ１５８は、論理回路１５２によって実行される命令として実装されてよい。ＦＳＭ１５８は、論理回路１５２から、またはＳＡＲ  ＡＤＣ１３０から直接、またはその両方から入力を受信することが可能であってよい。入力の受信に応じて、ＦＳＭ１５８は、１つまたは複数のＦＳＭ状態を選択することが可能であってよい。ＦＳＭ状態は、アナログ回路のいずれか１つの設定、または複数のアナログ回路の設定、または全体としてのＬＰ  ＰＡＳＳ１０２の設定に対応することができる。ＦＳＭ１５８によって選択された状態は、ブロックＣＴＢ／ＤＴＢ１２０、ＳＡＲ  ＡＤＣ１３０、ＡＲＥＦ１４０、ＡＲＯＵＴＥ１１４、ＭＵＸ１１０、およびＳＡＲ  ＭＵＸ１１２の一部またはすべてを再構成するために使用されてよい。
【００２１】
ＦＳＭ１５８は、１つまたは複数の有限状態変換器、インテリジェント論理回路、プログラマブル論理デバイス、コントローラ、推論エンジン、アクセプタ、分類器、またはシーケンサータイプ、あるいはそれらの任意の組み合わせであってよい。分類器ＦＳＭは、入力に基づいて複数の利用可能な状態からある状態を選択することが可能であってよい。例えば、心臓モニタリングデバイスによって使用されるＦＳＭは、患者の心拍数に依存して、心調律補正を実装するか、心電図測定を管理するか、または医療専門家への通信をディスパッチするかを選択できる。アクセプタＦＳＭは、バイナリ出力を生成することが可能であってよい。いくつかの実装形態では、状態０の出力は、ＬＰ  ＰＡＳＳ１０２の現在の構成への変更が実装されるべきでないことを意味するが、状態１の出力は、ＬＰ  ＰＡＳＳ１０２を再構成する必要があることを意味する。いくつかの実装形態では、ＬＰ  ＰＡＳＳ構成の選択は順次行われてもよい。例えば、状態１の出力は、次に利用可能な解像度（または電力消費）を有する構成が選択されるべきことを意味する。例証的な例として、ＳＡＲ  ＡＤＣ１３０の１２ビット２０ｋｓｐｓのサンプリング構成は、１２ビット１ＭＳＰＳの構成によって続けられ、１６ビット６２．５ＫＳＰＳの構成によって続けられてもよい。推論エンジンとしてのＦＳＭは、例として、ＬＰ  ＰＡＳＳ１０２がコードワードの兆候を探索するスタンバイモードであってもよい場合など、音声認識において使用されてよい。ＦＳＭは、（ＡＤＣ後の）デジタルドメインで観測された現象を検討し、推論を行うために当該データを、メモリに事前ロードされたデータと照合する。このＦＳＭは、推論エンジンとして機能することもでき、画像処理や音声認識においても重要な決定を下す。
【００２２】
図２ａ、図２ｂおよび図２ｃは、連続的時間ブロック（ＣＴＢ）、逐次比較レジスタ（ＳＡＲ  ＡＤＣ）、およびアナログ参照ブロック（ＡＲＥＦ）のいくつかの可能な高レベルアーキテクチャを示している。図２ａ、図２ｂおよび図２ｃに示されるコンポーネントのいくつか、ならびにこれらの後続の図３および図４のコンポーネントは、図１と同じであってよい。したがって、最初の桁だけが異なる３桁の数字によって参照される項目（例えば、ＣＴＢ／ＤＴＢ１２０，２２０，３２０，４２０）は、同じコンポーネントを指すことができる。
【００２３】
図２ａは、例示的な低電力プログラマブルアナログサブシステム１０２のＣＴＢ／ＤＴＢ２２０の１つの例示的な実装形態のブロック図である。このＣＴＢ／ＤＴＢ２２０は、１２ビット１ＭＳＰＳのサンプリングまたは１６ビット６２．５ＫＳＰＳのサンプリングなど、特定のデジタルサンプリングレートを支援するのに十分な帯域幅を有することができる。いくつかの実装形態では、ＣＴＢ／ＤＴＢ２２０は、２つまたはそれ以上の演算増幅器２２１および抵抗器ネットワーク２２２を有することができる。いくつかの実装形態では、ＣＴＢ／ＤＴＢ２２０は、デュアルチャージポンプであってもよいポンプ２２３をさらに含むことができる。このポンプ２２３は、演算増幅器２２１の動作を容易にするために使用されてよい。いくつかの実装形態では、ＣＴＢ／ＤＴＢ２２０は、ファームウェア制御可能なスイッチで内部ルーティングを制御するための内部論理回路２２４を含み得る。ルーティングマトリックス２２５は、複数のバス、スイッチ、およびラッチを有することができる。ルーティングマトリックス２２５は、ＣＴＢ／ＤＴＢ２２０の内部にＭＵＸ１１０とは異なるマルチプレクサを有することもできる。ルーティングスイッチの一部またはすべては、論理回路１５２、ＦＳＭ１５８、およびＡＲＯＵＴＥ１１４などのＣＴＢ／ＤＴＢ２２０の外部のコンポーネントによって制御可能であってよい。ルーティングマトリックス２２５は、いくつかの実装形態では、ＣＴＢ／ＤＴＢ２２０を、ＧＰＩＯ１０４およびＰＲＧＩＯ１０６などのＩＯデバイスの複数のＩＯピンに接続させることができる。ＧＰＩＯピンは、８ピンのグループにグループ化されてよく、これらは、別個のアナログポートを表す場合がある。ＣＴＢ／ＤＴＢ２２０は、符号化された入力を処理するためのデコーダ２２６をさらに含むことができる。ＣＴＢ／ＤＴＢ２２０は、離散的時間処理のためのキャパシタ回路２２９（例えばキャパシタアレイ）を有することもできる。ＣＴＢ／ＤＴＢ２２０のコンポーネント（例えば、演算増幅器２２１および抵抗器ネットワーク２２２）は、１つまたは複数のバッファ２２７または比較器２２８として機能するように構成されてよい。図２ａに示されるＣＴＢ／ＤＴＢ２２０のコンポーネントのいくつかは任意選択的であって、いくつかの実装形態では使用されない場合もある。例えば、キャパシタ回路２２９は、ＣＴＢ／ＤＴＢ２２０の連続的時間ブロック（ＣＴＢ）実装形態に存在しない場合がある。いくつかの実装形態では、典型的なＣＴＢと同じか同様の機能を有するが、より小さな性能を備えたよりコンパクトなＣＴＢｍ（ＣＴＢ−ミニ）が使用されてよい。
【００２４】
図２ｂは、例示的な低電力プログラマブルアナログサブシステム１０２の逐次比較レジスタアナログ−デジタル変換回路（ＳＡＲ  ＡＤＣ）２３０の１つの例示的な実装形態のブロック図である。ＳＡＲ  ＡＤＣ２３０は、指定されたサンプリング周波数に基づいて入力アナログ信号（例えば、ＳＡＲ  ＭＵＸ１１２および／またはＣＴＢ／ＤＴＢ２２０からの信号）を捕捉するサンプル／ホールド回路２３１を含むことができる。ＳＡＲ  ＡＤＣ２３０は、ＡＲＥＦ１４０によって提供された基準信号（例えば、基準電圧および電流）を格納するための基準バッファ２３２を有することもできる。ＳＡＲ  ＡＤＣ２３０は、デジタル−アナログ変換器（ＤＡＣ）２３３を有することもでき、これは、離散的時間間隔で、アナログ信号を１つまたは複数の比較器２３４に供給することができる。ＤＡＣ２３３は、コンデンサアレイ２３５を含むか、またはそれに結合されてもよい。比較器２３４は、サンプル／ホールド回路２３１に格納された入力信号をＤＡＣ２３３の出力と比較し、対応する差分を決定し、この差分をＳＡＲ論理回路２３６に送信することができる。ＳＡＲ論理回路２３６は、構成に応じて、サンプル／ホールド回路２３１に格納されたアナログ信号がＳＡＲ  ＡＤＣ２３０のデジタル出力のビット数、例えば、８ビット、１２ビット、１６ビットによって指定された精度でデジタル化されるまで、逐次近似アルゴリズムを実行することができる。ＳＡＲ  ＡＤＣ２３０は、入力アナログ信号のデジタルサンプリングのためにクロック２３７を使用することができる。クロックは、アナログからデジタルへの変換の異なる段階で異なるサンプリングレートを提供できるタイミングロジックを組み込むことができる。いくつかの実装形態では、ＳＡＲ  ＡＤＣ２３０は、信号対雑音比を改善し、ＳＡＲ  ＡＤＣ２３０による電力消費を低減するため低電圧デジタル制御信号を高電圧アナログ制御信号に変換するために、レベルシフタ２３８をさらに展開することができる。ＳＡＲ  ＡＤＣ２３０は、電力制御ユニット２３９をさらに含むことができる。図２ｂに示されるＳＡＲ  ＡＤＣ２３０のコンポーネントのいくつかは任意選択的であって、いくつかの実装形態では使用されない場合もある。
【００２５】
図２ｃは、例示的な低電力プログラマブルアナログサブシステム１０２のアナログ基準ブロック２４０の１つの例示的な実装形態のブロック図である。ＡＲＥＦ２４０は、ＬＰ  ＰＡＳＳ１０２のアナログ回路に複数の構成可能なクロック基準を提供することができるクロック２４１を含むことができる。例えば、クロック２４１は、ＣＴＢ／ＤＴＢ２２０のポンプ２２３、ＳＡＲ  ＡＤＣ２３０のクロック２３７などへのクロック基準を提供することができる。電圧基準ブロック２４２は、ＬＰ  ＰＡＳＳ１０２のアナログブロック（およびブロック内の回路）の一部またはすべてに正確な電圧基準を提供することができる。例えば、電圧基準ブロック２４２は、バンドギャップ電圧基準、アナログ接地電圧基準、アナログ電源電圧基準などを提供することができる。異なるアナログブロックは、異なる電圧基準を受信することができる。電流基準ブロック２４３は、アナログブロックの一部またはすべてに正確な電流基準を提供することができる。例えば、これは、絶対温度に比例する電流（ＩＰＴＡＴ）、絶対温度に依存しない電流（ＩＺＴＡＴ）、および絶対温度を補完する（すなわち絶対温度とともに減少する）電流（ＩＣＴＡＴ）を含むことができる。複数の電圧および電流基準値を提供することは、いくつかの実装形態では、プログラマブル基準ブロック（ＰＲＢ）２４４によって促進されてもよい。このＰＲＢ２４４は、電圧基準ブロック２４２（電流基準ブロック２４３）によって提供される入力基準電圧（または電流）を取り、それを定数で乗算し、取得された電圧（電流）値の複数の除算されたバージョンをＬＰ  ＰＡＳＳの異なるブロックでの使用のために出力することができる。出力基準電圧（電流）は、ＡＲＯＵＴＥ１１４によって対応するアナログブロックにルーティングされてよい。同様に、クロック２４１の出力も、ＡＲＯＵＴＥ１１４によって目的の宛先に送達されてよい。ＡＲＥＦ２４０によって実行される上記に記載の演算（電圧／電流の乗算と除算）は、内部ルーティングマトリックス２４５によって促進されてもよい。ＰＲＢ２４４は、論理回路１５２またはＦＳＭ１５８から再構成命令を受信することが可能であってよい。そのような命令の受信に応じて、ＰＲＢ２４４は、ＡＲＥＦ２４０によって生成および出力される電圧または電流基準を調整することができる。図２ｃに示されるＡＲＥＦ２４０のコンポーネントのいくつかは任意選択的であって、いくつかの実装形態では使用されない場合もある。
【００２６】
図３は、デジタルサブシステム３６０、入／出力サブシステム３０３、および周辺リソース３８０と統合された再構成可能な低電力プログラマブルアナログサブシステム（ＬＰ  ＰＡＳＳ）３０２の例示的な実装形態３００のブロック図である。図３に示すＩＣシステムは、さまざまな用途で、例えばこれらに限定されるわけではないが、モノのインターネット、ウェアラブル、動き検出器、音声アクティブ制御機器、スマート家電、携帯機器、電池式機器、自動車装置、化学的感知、医療用電子機器（例えば、グルコース、心臓モニタリング）、およびその他多数で使用されてよい。ＬＰ  ＰＡＳＳ３０２は、機能および電力消費によって互いに異なる複数の構成のうちの１つであってもよく、また、一部の実装形態では、ＬＰ  ＰＡＳＳ３０２の異なる状態、例えば、ディープスリープ、スリープ、アクティブなどを実装するために使用されてよい。特定の用途において有利な場合には、付加的な状態を実装してよい。例えば、アクティブ状態のグループは、いくつかの異なる状態、例えば、アクティブ１、アクティブ２、アクティブ３などを含むことができ、これらは、ＬＰ  ＰＡＳＳ３０２によって実行されてよい処理の量および複雑さによって異ならせることが可能である。例えば、アクティブ１状態のＳＡＲ  ＡＤＣは、１２ビットの低サンプリングモードで動作することができるが、アクティブ３状態では、ＳＡＲ  ＡＤＣは１６ビットの高サンプリングモードで動作することができる。同様に、デジタルサブシステム３６０は、複数の状態のうちの１つであってよい。そのような状態のうちの１つのＣＰＵオフ状態では、デジタルサブシステムの中央処理ユニット（ＣＰＵ）３６２は、非アクティブであってもよい。他の状態では、ＣＰＵ３６２は、完全にアクティブのＣＰＵオン状態であってもよい。いくつかの実装形態では、ＣＰＵ３６２が、異なる程度のＣＰＵ機能で部分的にアクティブになり得る付加的な中間状態が実現されてもよい。
【００２７】
ＬＰ  ＰＡＳＳ３０２は、図１に示されるＬＰ  ＰＡＳＳ１０２と同じブロックを含むことができる。これらのブロックのいくつかは、コピー以上に存在してよい。例えば、図３に示される実装形態では、ＭＵＸ、ＣＴＢ、ＳＡＲ  ＡＤＣ、メモリデバイス、レジスタ、およびＦＳＭの２つのセットが存在している。参照番号に文字（１）および（２）を付加されて設計された各セットは、ＩＯサブシステム３０３によって入力されたアナログ信号の別個の処理を実行することができる。各セットは、論理回路３５２や設計されたＦＳＭのセット、例えば左側セット用のＦＳＭ３５８（１）や右側セット用のＦＳＭ３５８（２）などに依存しないで再構成されてもよい。いくつかの実装形態では、図３では別個なものとして示されている１つまたは複数のデバイスは、２つのセット間で共有されてもよい。例えば、ＦＳＭ３５８（１）およびＦＳＭ３５８（２）は、実際には両方のセットに使用される単一のＦＳＭであってよい。他の実装形態では、図３に示されるシステムは、付加的なＣＴＢおよびＳＡＲ  ＡＤＣおよび他のブロックを有するさらなるセットを含むことができる。他の実装形態では、さらなるセット（第３、第４…）が、存在していてもよい。
【００２８】
マルチセットＬＰ  ＰＡＳＳ３０２の機能は、シングルセットＬＰ  ＰＡＳＳ１０２の機能と同様であってよい。ＩＯサブシステムは、ＧＰＩＯ３０４、ＰＲＧＩＯ３０６、およびプログラマブル相互接続系（ＰＩ）３０８Ａを含むことができる。このＰＩ３０８Ａは、ＧＰＩＯ３０４および／またはＰＲＧＩＯ３０６からＬＰ  ＰＡＳＳ１０２に送達される入力信号を制御することができる。このＬＰ  ＰＡＳＳは、ＬＰ  ＰＡＳＳ３０２の一部としてＰＩ３０８Ｂを付加的に有することができる。いくつかの実装形態では、ＰＩ３０８Ｂは、到来するアナログ信号をアナログ回路の異なるセット間で分配することができる。例えば、化学的および物理的感知入力は、ＭＵＸ３１０（１）に向けられてよく、一方、音声信号は、ＭＵＸ３１０（２）に向けられてよい。ＬＰ  ＰＡＳＳ３０２内の信号のルーティングは、ＡＲＯＵＴＥ３１４によって行われてよく、アナログ回路の両方のセットに対する基準値は、ＡＲＥＦ３４０によって提供されてよい。論理回路３５２は、一部またはすべてのＣＴＢ３２０からデジタル入力を受け取り、１つまたは複数のデジタル出力値を生成するように構成されてよい。いくつかの出力値は、入力アナログ信号の２進関数（０または１）であってよい。例えば、入力音声信号は、コードワードを含んだ入力の場合には２進出力１の結果をもたらすことができ、コードワードを含まない入力の場合には２進出力０の結果をもたらすことができる。いくつかの出力値は、準連続的な方法で入力アナログ信号を表すことができるマルチビットデジタル数値であってもよい。例えば、空気または水の検出された周囲温度または化学組成は、有意な分解能（精度）を有する量によって表されてよい。ＰＩ３０８Ｂは、図３に破線で概略的に示されるように、ＰＩ３０８Ｂを再プログラミングすることによって、ＬＰ  ＰＡＳＳ３０２内で入力信号がどのように分配されるかを制御できる論理回路３５２によって制御されてもよい。ＬＰ  ＰＡＳＳ３０２は、ＬＰ  ＰＡＳＳの電力レベル、ならびにＬＰ  ＰＡＳＳ３０２のさまざまなブロックの電力アップ／ダウンのタイミングを制御するための電力スーパーバイザ３５９を有することもできる。このタイミングは、電力アップ／ダウンの特定の例（電力の完全なおよび部分的な低減を含む）、ならびに電力アップ／ダウンの移行の持続時間を含むことができる。電力スーパーバイザ３５９は、ＬＰ  ＰＡＳＳ３０２のアナログブロックとデジタル処理ブロック３５０の両方に監視機能を提供することができる。電力スーパーバイザ３５９は、論理回路３５２および／またはＦＳＭ３５４によって制御されてよい。いくつかの実装形態では、電力スーパーバイザ３５９は、それ自体の内部ロジックを有することができ、論理回路３５２／ＦＳＭ３５４から自律して動作可能であってもよい。
【００２９】
論理回路３５２またはＦＳＭ３５８は、１つまたは複数の出力値が第１の基準を満たすかどうかを決定することができる。いくつかの実装形態では、第１の基準は、第１の閾値によって表されてよく、第１の基準は、出力値が第１の閾値を超える場合に満たされる。いくつかの実装形態では、第１の基準は、出力値が第１の閾値を下回る場合に満たされる。複数形の用語「ｃｒｉｔｅｒｉａ」は、本開示では、その辞書的に複数の意味と関連する単数の意味（「ｃｒｉｔｅｒｉｏｎ」）の両方を包含するものとして理解されたい。したがって、「第１の基準」（または「第２の基準」など）という用語は、単一の出力値が単一の閾値と比較されてよい実装形態、ならびに複数の出力値が複数の閾値と比較されてよい実装形態を包含している。同様に、単数の用語「閾値」は、複数の閾値を有する実装形態も包含するものと理解されるべきである。
【００３０】
第１の閾値は、メモリ３５４（１）または３５４（２）に格納されてよい。いくつかの実装形態では、第１の閾値は、レジスタ３５６（１）または３５６（２）に格納されてよい。いくつかの実装形態では、第１の閾値は、ＦＳＭ３５８（１）または３５８（２）の設定において格納されてよい。第１の基準を満たしていることが決定された場合、論理回路３５２および／または対応するＦＳＭ３５８は、ＬＰ  ＰＡＳＳ３０２を、第１のＰＡＳＳ構成から、異なる構成設定を有する第２のＰＡＳＳ構成に再構成することができる。この構成設定には、ＣＴＢ／ＤＴＢ３２０のクロックレート、ＳＡＲ  ＡＤＣ３３０の分解能とサンプリングレート、ＡＲＯＵＴＥ３１４のルーティングファブリック、ＡＲＥＦ３４０のアナログ基準など、少なくとも１つのプログラマブルアナログ回路の機能を決定するパラメータを含めることができる。第２のＰＡＳＳ構成のための設定は、メモリ３５４、レジスタ３５６に格納されるかまたはＦＳＭ３５８の設定において格納されてよい。いくつかの実装形態では、レジスタ３５６は、ＲＯＭに実装されてよく、それらに格納された構成設定は変更できない。いくつかの実装形態では、レジスタ３５６は、ＲＡＭに実装されてよく、これは、デジタルサブシステム３６０のＣＰＵ３６２によって変更されてよい。いくつかの実装形態では、いくつかの構成設定が、ＲＡＭ（メモリ３５４かまたはレジスタ３５６）に格納されてよく、一方、他の構成設定は、ＲＯＭ（メモリ３５４かまたはレジスタ３５６）に格納されてよい。いくつかの実装形態では、構成設定は、レジスタ３５６に格納されてよいが、ＬＰ  ＰＡＳＳ３０２によって収集されたデータは、メモリ３５４に格納されてよい。いくつかの実装形態では、構成設定は、１つまたは複数のＣＴＢ／ＤＴＢ３２０、ＳＡＲ  ＡＤＣ３３０、ＡＲＯＵＴＥ３１４、ＡＲＥＦ３４０などの１つまたは複数のスイッチの状態を表すことができる。
【００３１】
ＬＰ  ＰＡＳＳ３０２が第１の構成の場合、デジタルサブシステム３６０のＣＰＵ３６２は、ＣＰＵオフ状態であってよい。ＬＰ  ＰＡＳＳ  ３０２が、第２の構成に再構成された場合、ＣＰＵは、ＣＰＵオフ状態に留まることができる。ＬＰ  ＰＡＳＳ３０２は、第２の構成でアナログ入力信号を受信し処理し続けることができる。続いて、論理回路３５２またはＦＳＭ３５８は、第２の構成における１つまたは複数の出力値が第２の基準を満たすことを決定することができる。例えば、論理回路３５２の出力値は、第１、第２の閾値を上回る（または下回る）場合がある。これが起きると、論理回路３５２は、デジタルインタフェース（図示せず）によって、ウェイクアップ信号をＣＰＵ３６２に出力し、ＣＰＵオン状態へのＣＰＵの移行をトリガーすることができる。いくつかの実装形態では、このウェイクアップ信号は、ＣＰＵをウェイクアップさせるためのデジタル命令などの命令であってよい。他の実装形態では、ウェイクアップ信号は、ＣＰＵ３６２に対する命令は含まないがＣＰＵ３６２をウェイクアップさせるようなデータ信号であってもよい。オン状態では、ＣＰＵ３６２は、デジタルサブシステム３６０のメモリ３６４から命令をロードし、デジタルコードを実行することができる。コード実行の結果として、ＣＰＵ３６２は、ＬＰ  ＰＡＳＳを第３のＰＡＳＳ構成に再構成するための命令を伴う構成データをＬＰ  ＰＡＳＳ３０２（例えば、論理回路３５２および／またはＦＳＭ３５８）に送信することができる。第３の構成設定は、いくつかの実装形態では、ＬＰ  ＰＡＳＳメモリ３５４またはレジスタ３５６から取り出されてよい。いくつかの実装形態では、ＣＰＵ３６２は、最初に、構成設定をＬＰ  ＰＡＳＳ３０２の１つまたは複数のＲＡＭデバイスに（例えば、メモリ３５４またはレジスタ３５６に）格納し、格納されたこれらの設定を論理回路３５２にフェッチするように命令することができる。いくつかの実装形態では、ＣＰＵ３６２は、論理回路３５２の介入なしでＬＰ  ＰＡＳＳ３０２のさまざまなアナログブロックの設定を直接変更することができる。いくつかの実装形態では、ＣＰＵ３６２は、新しい構成設定をいくつかの予め定められた条件の発生時にメモリ３５４またはレジスタ３５６にロードすることができる。例えば、ＬＰ  ＰＡＳＳ１０２が、周辺空気中に煙を検出した場合、ＬＰ  ＰＡＳＳ１０２は、ウェイクアップ信号をＣＰＵ３６２に出力することができ、ＣＰＵ３６２は、煙の検出からその化学組成を決定するためにＬＰ  ＰＡＳＳ１０２を再構成するための新しい構成設定をロードすることができる。いくつかの実装形態では、ＣＰＵ３６２は、新しい構成設定を単なる更新の一部、例えばスケジュールされた（特定の時刻での）更新の一部として、入力信号に依存することなくメモリ３５４またはレジスタ３５６にロードすることができる。
【００３２】
いくつかの実装形態では、第２の構成のＬＰ  ＰＡＳＳ３０２は、第２のアナログ入力信号を受信しない場合がある。むしろ、再構成時に（およびＣＰＵ３６２のウェイクアップなしで）、ＬＰ  ＰＡＳＳ３０２は、第１のＰＡＳＳ構成で実行された初期処理中に格納された第１のアナログ入力信号を再処理することができる。例えば、第１のアナログ入力信号は、ＳＡＲ  ＡＤＣ３３０のサンプル／ホールド回路２３１に格納されてよい。ＬＰ  ＰＡＳＳ３０２が、例えば、より高いＳＡＲ  ＡＤＣサンプリングレートを有する第２の構成に再構成された後で、当該再構成されたＳＡＲ  ＡＤＣ３３０および論理回路３５２は、新しい出力値を決定するために、格納された入力信号を新しい（より高い）分解能で再処理することができる。次いで、この新しい出力値は、第２の閾値と比較して、ＣＰＵ３６２をそのオフ状態からウェイクアップさせるかどうかの決定を下してもよい。
【００３３】
いくつかの実装形態では、アナログ入力信号を受信および処理した後、ＬＰ  ＰＡＳＳ３０２は、ウェイクアップ信号とは異なる信号をＣＰＵ３６２に出力することができる。いくつかの実装形態では、ＣＰＵ３６２に出力される信号は、モード選択信号である。例えば、いくつかの実装形態では、ＣＰＵ３６２は、最初はＣＰＵオン状態であってもよく、論理回路３５２は、ＣＰＵ３６２をＣＰＵオフ状態に移行させる信号をＣＰＵ３６２に出力することができる。いくつかの実装形態では、モード選択信号は、ＣＰＵ３６２を異なるアクティブモード（状態）間で移行させることができる。
【００３４】
いくつかの実装形態では、ＬＰ  ＰＡＳＳ３０２は、ＣＰＵ３６２が最終的にウェイクアップする前に、複数の再構成が漸進的で段階的に増大する機能（例えば、速度、精度、および解像度）および電力消費を伴う構成へ移っている間は、ウェイクアップ命令をＣＰＵに出力しない場合がある。例えば、ＬＰ  ＰＡＳＳ状態のシーケンスが、スリープ、アクティブ１、アクティブ２、アクティブ３となっていって、ＣＰＵ３６２へのウェイクアップ命令によって続けられてもよい。いくつかの実装形態では、ＬＰ  ＰＡＳＳ３０２は、アクティブなＣＰＵの介入がないことまたは入力が不要なことが決定した場合には、ＣＰＵ３６２をウェイクアップさせることなく反転し段階的に減少することができる（すなわち、アクティブ１、アクティブ２、アクティブ３、アクティブ２、アクティブ１）。一部の実装形態では、ＬＰ  ＰＡＳＳ  ３０２は、スリープ（またはディープスリープ）状態に段階的に減少することができる。いくつかの実装形態では、ＬＰ  ＰＡＳＳ３０２はそれ自体を、監視期間周期の開始時にアクティブ状態の１つに周期的に再構成し、そのような周期の終了時にスリープ（またはディープスリープ）状態に戻ることができる。
【００３５】
デジタルサブシステム３６０は、限られた数の命令を実行するように構成された汎用処理システムまたは特殊用途処理システムであってもよい。いくつかの実装形態では、デジタルサブシステム３６０は、マイクロコントローラユニット（ＭＣＵ）であってよい。デジタルサブシステム３６０は、フラッシュメモリ３６６、ダイレクトメモリアクセス回路（ＤＭＡ）３６８、ならびにモニタ、ＩＯデバイス、ネットワークアダプタなどの他の従来のコンポーネントを含むことができる。デジタルサブシステム３６０は、クラウドストレージにアクセスすることができる。デジタルサブシステム３６０によって実行される演算の一部またはすべては、リモート（例えばクラウド）の演算であってもよい。
【００３６】
システム３００は、デジタルサブシステムのコンポーネントおよびいくつかの実装形態ではＡＲＥＦ３４０に、電圧および電流を提供するための内部主要発振器３７２および基準ブロック３７４などのいくつかのシステム全体のリソース３７０を有することができる。これらのシステム全体のリソースは、位相ロックされた基準信号を生成するための位相ロックループ（ＰＬＬ）３７６を含むこともできる。システム３００は、容量感知アレイ３８２、ウォッチドッグタイマー３８４、シリアル通信ブロック３８６、液晶ディスプレイ３８８、およびタイマーカウンタパルス幅変調器（ＴＣＰＷＭ）３８９を含み得るいくつかの周辺リソース３８０を有することもできる。
【００３７】
いくつかの実装形態では、システム３００のすべてのコンポーネントは、破線の矩形の低電力システムオンチップ（ＳｏＣ）３９０によって示されるように同じチップ（基板）上に実装されてよい。いくつかの実装形態では、システム３００のいくつかのコンポーネントは、オフチップで実装されてもよい。例えば、周辺リソース３８０および／またはＩＯサブシステム３０３の一部またはすべては、オフチップで実装され、１つまたは複数のバス（図示せず）によってＬＰ  ＰＡＳＳ３０２およびデジタルサブシステム３６０をホストするチップに接続されてよい。いくつかの実装形態では、ＬＰ  ＰＡＳＳ３０２およびデジタルサブシステム３６０は、異なる（例えばＳｉ）基板上に別個のＳｏＣとして実装されてよい。
【００３８】
図４は、１つの可能な実装形態において、デジタルサブシステム４６０と統合された再構成可能な低電力プログラマブルアナログサブシステム（ＬＰ  ＰＡＳＳ）４０２による、さまざまな入力レベルを有する入力信号の処理の１つの例示的例証４００のブロック図である。
【００３９】
ＬＰ  ＰＡＳＳ４０２は、図１に示される単一のセットの装置、図３に示される２つのセットの装置、または複数のセットの装置であってよい。図４は、２つの例示的な状況におけるＬＰ  ＰＡＳＳ４０２の機能を示している。第１の状況では、入力信号４０１は、ＬＰ  ＰＡＳＳ４０２の再構成のための第１の閾値基準を上回る入力レベルを有する。それでも、信号４０１の入力レベルは、第２の閾値基準を下回る可能性がある。その結果として、ＬＰ  ＰＡＳＳ４０２はそれ自体を再構成するが、ＣＰＵ４６２には信号を出力しない。いくつかの実装形態では、「入力レベル」という用語は、電圧レベル、電流レベル、充電を示すレベル、または任意の他の物理的もしくは化学的量、あるいは物理的もしくは化学的量の変化を指し得る。第２の状況では、入力信号４０３は、ＣＰＵ４６２に信号を出力するための第２の閾値基準を上回る入力レベルを有する。これらの入力信号４０１および／または４０３は、最初にフロントエンドインタフェース４０５によって受信されている。このフロントエンドインタフェース４０５は、入力信号４０１および／または４０３の前処理を実行することができる。例えば、フロントエンドインタフェース４０５は、オーディオ信号をＬＰ  ＰＡＳＳアナログ回路によって認識できる電気信号に変換するためのマイクロフォンや電波を電気信号に変換するための複数の無線回路およびデバイス（アンテナ、増幅器、フィルタなど）を含むことができる。フロントエンドインタフェース４０５は、ＩＯサブシステム３０３およびＭＵＸ３１０，３１２の任意のコンポーネントを含むことができる。フロントエンドインタフェース４０５によって前処理された信号は、連続的または離散的時間処理のためにＣＴＢ／ＤＴＢ４２０に入力され、次いで、デジタル値への変換のためにＳＡＲ  ＡＤＣ４３０に入力されてよい。これらのＣＴＢ／ＤＴＢ４２０および／またはＳＡＲ  ＡＤＣ４３０は、最初に、第１のＬＰ  ＰＡＳＳ構成に対応する設定を有することができる。ＳＡＲ  ＡＤＣ４３０によってデジタル化された信号は、デジタル処理ブロック４５０、より具体的には論理回路４５２および／またはＦＳＭ４５８に入力されてよい。これらの論理回路４５２および／またはＦＳＭ４５８は、１つまたは複数の出力値を生成することができ、いくつかの実装形態では、出力値がＬＰ  ＰＡＳＳ４０２再構成のための第１の基準やＣＰＵ４６２に信号を出力するための第２の基準などの１つまたは複数の基準を満たすかどうかを決定することができる。論理回路４５２および／またはＦＳＭ４５８が、入力信号４０１について、第１の基準は満たされているが第２の基準は満たされていないことを決定した場合、論理回路４５２および／またはＦＳＭ４５８は、ＬＰ  ＰＡＳＳ４０２を、第２のＰＡＳＳ構成に再構成することができる。
【００４０】
いくつかの実装形態では、第１の基準は、複数のメトリックを含むことができる。１つまたは複数の出力値への複数のメトリックの適用に依存して、第２のＰＡＳＳ構成は、２つ以上の可能な構成から選択されてよい。いくつかの実装形態では、第１の基準の特定のサブセットが満たされる場合、ＬＰ  ＰＡＳＳ４０２の再構成は、ＦＳＭ４５８の１つまたは複数の事前構成された状態の支援によって実行されてもよい。ＦＳＭ４５８は、ＬＰ  ＰＡＳＳ４０２の高速な再構成を容易にするために使用されてよい。第１の基準のサブセットのいずれも満たされないため、ＦＳＭ４５８の事前構成された状態のいずれも選択されるべきでない場合、ＬＰ  ＰＡＳＳ４０２の再構成は、論理回路４５２によって実行されてよい。いくつかの実装形態では、ＬＰ  ＰＡＳＳ４０２の第２の構成のための設定は、ＬＰ  ＰＡＳＳメモリ４５４から検索されてよい。いくつかの実装形態では、このＬＰ  ＰＡＳＳメモリ４５４は、１つまたは複数のＲＯＭレジスタ、例えば、構成設定を格納するレジスタ３５６を含むことができる。
【００４１】
選択された第２のＰＡＳＳ構成のための設定は、白抜き矢印によって示されているように、フロントエンドインタフェース４０５、ＣＴＢ／ＤＴＢ４２０、ＳＡＲ  ＡＤＣ４３０、および図４に明示的に示されていない他のＬＰ  ＰＡＳＳブロック（ＡＲＯＵＴＥ、ＡＲＥＦなど）に適用されてよい。続いて、ＬＰ  ＰＡＳＳ４０２は、付加的な入力を処理することができる。いくつかの実装形態では、ＬＰ  ＰＡＳＳ４０２は、最初に、増加した解像度で初期入力信号（例えば入力信号４０１）を再処理することができる。この入力信号は、そのような後続処理のために、ＬＰ  ＰＡＳＳ４０２の１つまたは複数のバッファ（例えば、サンプル／ホールドバッファ２３１）に格納されてよい。
【００４２】
スーパースレッショルド入力２０１がＬＰ  ＰＡＳＳ４０２によって処理されるとき、論理回路４５２および／またはＦＳＭ４５８は、出力値が第２の基準を満たすことを決定することができる。第２の基準が満たされているとの決定に応じて、デジタル処理ブロックは、ＣＰＵ４６２をそのＣＰＵオフ状態からウェイクアップさせるために、デジタルインタフェース４５５を介してウェイクアップ命令をデジタルサブシステム４６０に出力することができる。ＬＰ  ＰＡＳＳ４０２からの信号に応じて、ＣＰＵ４６２は、ＣＰＵオン状態に移行することができる。ウェイクアップ命令は、ウェイクアップの理由を説明する割り込みメッセージを含有することができる。次いで、ＣＰＵ４６２は、割り込みメッセージに含有される特定の理由に応じて、特定のコードを（例えばメモリ４６４から）ロードして実行することができる。いくつかの実装形態では、ＣＰＵ４６２は、第３のＰＡＳＳ構成に移行するために、ＬＰ  ＰＡＳＳ４０２に命令を出力することができる。この第３のＰＡＳＳ構成は、いくつかの実装形態では、アクティブＬＰ  ＰＡＳＳ状態の１つを実装するために使用されてよい。他の実装形態では、第３のＰＡＳＳ構成は、スリープ状態もしくはディープスリープ状態を実装するために使用されてもよい。いくつかの実装形態では、ＣＰＵ４６２は、任意の再構成命令をＬＰ  ＰＡＳＳ４０２に出力しない場合があるが、ＬＰ  ＰＡＳＳ４０２はそれ自体を、上記で説明した手順の１つに従って、第３の構成に再構成することができる。
【００４３】
いくつかの実装形態では、ＬＰ  ＰＡＳＳ４０２がそのアクティブ状態の１つにあり、ＣＰＵ４６２がそのＣＰＵオン状態にあるとき、ＬＰ  ＰＡＳＳ４０２およびＣＰＵ４６２は、同じタスクを、例えば音声認識を処理してよい。他の実装形態では、ＬＰ  ＰＡＳＳ４０２およびＣＰＵ４６２は、異なるタスクを処理してもよい。例えば、ＬＰ  ＰＡＳＳ４０２は、空気の湿度を監視してもよいが、ＣＰＵ４６２は、暖房システムを調整している。他の例として、ＬＰ  ＰＡＳＳ４０２は、スマートウィンドウを透過する自然光の明るさを監視してもよいが、ＣＰＵ４６２は、空調パラメータを最適化している。現在のタスクが達成されると、ＣＰＵ４６２は、ＣＰＵオフ状態に移行し、さらなる構成命令をＬＰ  ＰＡＳＳ４０２に出力することができる。いくつかの実装形態では、ＬＰ  ＰＡＳＳは、ＣＰＵ４６２がＣＰＵオフ状態に移行したという指示を受信することができ、ＬＰ  ＰＡＳＳ自体をＣＰＵの介入またはデフォルト状態（例えば、スリープまたはアクティブ１など）への入力なしで再構成させることができる。
【００４４】
いくつかの実装形態では、ＬＰ  ＰＡＳＳ４０２によるＣＰＵ４６２への信号出力は、ウェイクアップ命令であってよい。そのような命令の受信に応じて、ＣＰＵ４６２は、そのＣＰＵオフ状態からウェイクアップすることができる。いくつかの実装形態では、出力信号は、ＣＰＵ４６２への割り込み信号であってよい。この割り込み信号は、ＣＰＵオン状態であってもよいが、他のタスク、例えば、ＬＰ  ＰＡＳＳ４０２によって実行されるタスクとは無関係のタスクを処理するものであってよい。割り込み命令の受信に応じて、ＣＰＵ４６２は、その状態を変更できないが、現在実行しているタスクを中断し、異なるタスク、例えば上記で説明したように、ＬＰ  ＰＡＳＳ４０２を再構成するタスクに切り替えることができる。いくつかの実装形態では、出力信号は、ＣＰＵオフ状態に切り替えるためのＣＰＵ４６２への「スリープ」信号であってもよい。例えば、そのような信号は、予め定められた周期期間内で特定のイベントの出現がないことに応じて、ＬＰ  ＰＡＳＳ４０２によって出力されてもよい。
【００４５】
図５ａは、無線受信および送信を使用する再構成可能な低電力プログラマブルアナログサブシステム（ＬＰ  ＰＡＳＳ）の適用の１つの例示的な実装形態５００（ａ）のブロック図である。示されている実装形態は、モノのインターネットコントローラの一部として使用されてもよい。示される実装形態は、ローカルエリアネットワーク、パーソナルエリアネットワーク、または無線受信および／もしくは送信に基づく任意の他のネットワークおよびプロトコルを使用するクラウドまたは他のデジタルおよび／もしくはアナログデバイスとのインタフェースとして使用することができる。１つまたは複数のアンテナ５０１は、受信機５０２および送信機５０４による電波の受信および送信のために使用されてよい。いくつかの実装形態では、受信機５０２は、受信機アンテナ５０１（Ｒ）を使用することができ、一方、送信機５０４は、別個の送信機アンテナ５０１（Ｔ）を使用することができる。他の実装形態では、単一のアンテナが送信と受信の両方に使用されてもよい。例えば、アンテナは、マルチ入力マルチ出力（ＭＩＭＯ）アンテナであってもよい。アンテナ５０１（Ｒ）によって受信された無線信号は、受信機フロントエンドモジュール（ＦＥＭ−Ｒ）５０６（Ｒ）に供給されてよい。ＦＥＭ−Ｒ５０６（Ｒ）は、マルチプレクサ、フィルタ（例えば、バンドパスフィルタ）、低ノイズ無線周波数増幅器、ダウンコンバージョンミキサー、周波数シフトおよび／または振幅シフトキーイングモジュール、ならびに無線信号を処理するために使用され得る他の回路を含むことができる。いくつかの実装形態では、ＦＥＭ−Ｒ５０６（Ｒ）の出力は、デコーダ５０８によって処理されてよい。
【００４６】
受信機５０２の出力は、ＬＰ  ＰＡＳＳ５１２に提供されてよい。このＬＰ  ＰＡＳＳ５１２は、ＬＰ  ＰＡＳＳ１０２、３０２、４０２などのいずれか１つであってよい。ＬＰ  ＰＡＳＳ５１２は、上記で開示されたように、低電力状態の１つであってよい。ＬＰ  ＰＡＳＳ５１２は、アンテナ５０１（Ｒ）によって受信された信号のアナログおよびデジタル処理に応じて、ＰＡＳＳ５１２自体を、ならびにＦＥＭ−Ｒ５０６（Ｒ）を再構成することが可能であってよい。いくつかの実装形態では、ＬＰ  ＰＡＳＳ５１２は、送信機５０４およびアンテナ５０１（Ｔ）を介して無線信号を送信することが可能であってよい。送信されるべき信号は、ＬＰ  ＰＡＳＳ５１２のメモリに格納され、ＬＰ  ＰＡＳＳ５１２のデジタル出力が１つまたは複数の予め定められた基準を満たすときに、ＬＰ  ＰＡＳＳ５１２のＦＳＭによって選択されてよい。いくつかの実装形態では、送信されるべき信号は、ＬＰ  ＰＡＳＳ５１２の論理回路によって決定されてよい。この信号は、デジタル−アナログ変換器（ＤＡＣ）モジュール５１６によってアナログ形式に変換されてよい。いくつかの実装形態では、信号は、エンコーダ５１８によって符号化され、送信機フロントエンドモジュールＦＥＭ−Ｔ５０６（Ｔ）に提供されてよい。このＦＥＭ−Ｔ５０６（Ｔ）は、マルチプレクサ、フィルタ（例えば、バンドパスフィルタ）、低ノイズ無線周波数増幅器、ダウンコンバージョンミキサー、周波数シフトおよび／または振幅シフトキーイングモジュール、ならびに他の回路を含むことができる。
【００４７】
ＬＰ  ＰＡＳＳ５１２は、例えば低電力システムオンチップ（ＳｏＣ）５１６として、同じチップ（例えば同じＳｉ基板）上でデジタルサブシステム５１４と一緒に製造されてよい。いくつかの実装形態では、このＳｏＣ５１６は、ＳｏＣ３９０であってもよい。デジタルサブシステム５１４は、ＣＰＵ、メモリ、およびデジタルインタフェースを含むことができる。いくつかの実装形態では、デジタルサブシステム５１４は、ＭＣＵであってもよい。上記で説明したような無線信号の処理中、デジタルサブシステム５１４は、ＣＰＵオフ状態であってよい。いくつかの実装形態では、ＬＰ  ＰＡＳＳ５１２のデジタル出力がＣＰＵをウェイクアップさせるための１つまたは複数の基準を満たすとき、デジタルサブシステム５１４は、無線受信および／または無線送信を引き継ぐことができる。デジタルサブシステム５１４は、図３および図４を参照して上記で説明したように、ＬＰ  ＰＡＳＳ５１２を再構成することもできる。
【００４８】
いくつかの実装形態では、受信機５０２および送信機５０４は、同じチップ、例えばトランシーバーＳｏＣ５２０上に取り付けられてよい。いくつかの実装形態では、トランシーバーＳｏＣ５２０は、モノのインターネット（ＩｏＴ）チップであり得る。いくつかの実装形態では、受信機５０２、送信機５０４、およびＬＰ  ＰＡＳＳ５１２は、同じチップ上に取り付けられてよい。いくつかの実装形態では、受信機５０２および送信機５０４は、いくつかのコンポーネントを共有することができる。例えば、ＦＥＭ−Ｒ  ５０６（Ｒ）およびＦＥＭ−Ｔ  ５０６（Ｔ）は、フィルタ、増幅器、および／または他のコンポーネントを共有することができ、あるいは単一のモジュールとして実装されてもよい。いくつかの実装形態では、受信機５０２、送信機５０４、およびＬＰ  ＰＡＳＳ５１２は、同じチップ上に取り付けられてよい。いくつかの実装形態では、受信機５０２、送信機５０４、ＬＰ  ＰＡＳＳ５１２、およびデジタルサブシステム５１４は、同じチップ上に取り付けられてよい。いくつかの実装形態では、１つまたは複数のネットワークアダプタが、受信機５０２および送信機５０４の代わりに使用されてよく、さらに（例えば、ネットワーク、クラウドへの／ネットワーク、クラウドからの）データストリーミングが、無線受信／送信の代わりに使用されてもよい。
【００４９】
図５ｂは、音声認識のための再構成可能な低電力プログラマブルアナログサブシステムの適用の１つの例示的な実装形態５００ｂのブロック図である。この実装形態５００ｂは、ウェアラブル、モノのインターネット、自動車、または汎用アプリケーションの文脈を含みその中で使用されているがこれらに限定されるものではない。図５ｂの例示的例証では、音声信号は、マイクロフォン５３０によって検出され、アナログインタフェース５４０によって低電力適応型感知システム５５０に送信されてよい。この低電力適応型感知システム５５０は、ＬＰ  ＰＡＳＳ５５２およびデジタルサブシステム５５４を含むことができる。低電力適応型感知システム５５０は、１つの例示的な実装形態では、ノイズの多い環境下で、人間の音声の検出および識別を支援するために使用してよい。デジタルサブシステム５５４は、アクティブな音声が目下検出されていないときにはＣＰＵオフ状態であり得るＣＰＵを有することができる。いくつかの実装形態では、ＬＰ  ＰＡＳＳ５５２は、アクティブ状態の１つ、またはスリープもしくはディープスリープ状態の１つであり得る。例えば、スリープ状態のＬＰ  ＰＡＳＳ５５２では、その論理回路はシャットダウンされ、ＳＡＲ  ＡＤＣは最小の解像度（例えば８ビット１ｋｓｐｓ）と最小のサンプリングレートとを有するように構成することができる。人間の音声の署名の検出などの特定のイベントが検出されると、ＬＰ  ＰＡＳＳ５５２はそれ自体を、アクティブ状態の１つに再構成することができる。例えば、ＬＰ  ＰＡＳＳ５５２のＦＳＭは、人間の音声の署名に応じて、ＬＰ  ＰＡＳＳ５５２をアクティブ状態の１つにシフトすることができる。新しい構成では、論理回路、ＬＰ  ＰＡＳＳ５５２がウェイクアップされ、ＳＡＲ  ＡＤＣのデジタル分解能およびサンプリングレートを、例えば、１つの例証的で非限定的な実装形態として１６ビット４４．１ｋｓｐｓに増加させてもよい。新しい状態では、ＬＰ  ＰＡＳＳ５５２は、人間の音声のさらなる署名について、アナログインタフェース５４０によって送達される入力オーディオ信号の監視を継続することができる。音声が検出されない場合、ＬＰ  ＰＡＳＳ５５２は、予め定められた時間が経過した後、デフォルトモード（例えば８ビット１ｋｓｐｓ）に戻すことができる。
【００５０】
しかしながら、より多くの音声が検出された場合、ＬＰ  ＰＡＳＳ５５２は、デジタルサブシステム５５４のＣＰＵをウェイクアップすることができる。このＣＰＵは、ＬＰ  ＰＡＳＳ５５２および／またはアナログインタフェース５４０をさらに再構成し、デジタルインタフェース５６０によって音声認識システム５７０に対し検出された音声の出力を開始することができる。いくつかの実装形態では、デジタルサブシステム５５４が存在しない場合があり、音声が検出されていることの肯定的な決定がなされた場合に、ＬＰ  ＰＡＳＳ５５２は、音声認識システム５７０をウェイクアップし、インタフェース５６０によって（デジタル化された）音声信号を出力することができる。
【００５１】
いくつかの実装形態では、マイクロフォン５３０は、無線フロントエンドまたはネットワークアダプタ、またはオーディオ信号を送達することができる任意の他のデバイスに置き換えられてよい。いくつかの実装形態では、アナログインタフェース５４０およびデジタルインタフェース５６０は、ＬＰ  ＰＡＳＳ５５２と同じチップに取り付けられてよい。
【００５２】
図６は、１つの例証的な実装形態における２つのサブシステムのさまざまな例示的な状態について、再構成可能な低電力プログラマブルアナログサブシステムと中央処理ユニット（ＣＰＵ）を含有するデジタルサブシステムとを含むシステムの異なる状態の相対電力レベルを示すタイミングチャート６００である。図６は、適用可能例として、図３、図４、図５ａ、および図５ｂに示されるシステムの任意の１つのシステムの電力レベルを定性的観点から示すことができる。上のグラフは、デジタルサブシステムの電力レベルを、ＣＰＵの状態に依存して、限定のためにではなく構想的な形態で示している。下のグラフは、ＬＰ  ＰＡＳＳの電力レベルを、そのブロックの構成に依存し得るその状態に応じて限定のためにではなく構想的な形態で示している。時間Ｔ１は、定性的観点から、ＣＰＵ（またはデジタルサブシステム全体）がＣＰＵオフ状態からＣＰＵオン状態に移行するためのＣＰＵウェイクアップ６１２の時間を示している。時間Ｔ２は、定性的観点から、ＬＰ  ＰＡＳＳがＬＰ  ＰＡＳＳスリープからＬＰ  ＰＡＳＳアクティブ状態の１つに移行するためのＬＰ  ＰＡＳＳウェイクアップ６２２の時間を示している。図６に示されるように、時間Ｔ２は、時間Ｔ１よりも著しく短くなる可能性がある。さらに、ＣＰＵオン状態でのデジタルサブシステムによる電力消費は、２つのグラフの高さによって概略的に示されているように、ＬＰ  ＰＡＳＳアクティブ状態（または構成モード）の１つよりも大幅に大きくなる可能性がある。
【００５３】
ＬＰ  ＰＡＳＳをウェイクアップするトリガーイベントに依存して、ＬＰ  ＰＡＳＳは、アクティブ１、アクティブ２、アクティブ３などのようなアクティブ状態の１つに再構成されてよい。トリガーイベントがない場合、ＬＰ  ＰＡＳＳは、ウェイクアップスケジュールごとに指定された時間間隔で（１つまたは複数のブロックの構成の変更によって）アクティブ状態の１つに移行することができる。例えば、１秒ごとにＬＰ  ＰＡＳＳは、ＬＰ  ＰＡＳＳスリープ状態からＬＰ  ＰＡＳＳアクティブ１状態に移行することができ、１０秒ごとにＬＰ  ＰＡＳＳは、ＬＰ  ＰＡＳＳスリープ状態からＬＰ  ＰＡＳＳアクティブ２状態に移行することができる。さまざまなＬＰ  ＰＡＳＳ状態は、ＬＰ  ＰＡＳＳの機能および電力消費によって異なる場合がある。場合によっては、ＬＰ  ＰＡＳＳのウェイクアップは、デジタルサブシステムのウェイクアップに続くことができる（そしてそれによって引き起こされる場合がある）。
【００５４】
他の実装形態では、時間間隔の長さははるかに短くてもよい。例えば、ＬＰ  ＰＡＳＳのデューティサイクルの周期は、１つの実装形態では５０μｓであってよく、各サイクルの最初の４４μｓは、ＬＰ  ＰＡＳＳスリープ状態で費やされ、次の６μｓは、ＬＰ  ＰＡＳＳアクティブ１状態で費やされる。スリープ状態では、ＬＰ  ＰＡＳＳは、ウェイクアップ割り込みを待機している超低電力状態であってよい。アクティブ１状態では、ＬＰ  ＰＡＳＳは、単一の変換を実行し、結果をＬＰ  ＰＡＳＳメモリに格納し、ＬＰ  ＰＡＳＳ再構成またはＣＰＵウェイクアップ基準と比較するようにするように構成されたＳＡＲ  ＡＤＣをアクティブにするアナログフロントエンド（ＣＴＢなど）を有することができる。Ｎサイクル（例えば、Ｎ＝１０）ごとに１回、ＬＰ  ＰＡＳＳは、ＬＰ  ＰＡＳＳ回路のより高い（または究極の）機能を備えたアクティブ２（またはアクティブ３）状態に再構成されてよい。ＬＰ  ＰＡＳＳは、２０μｓ（または任意の他の予め定められた時間）だけそのような状態に留めることができ、その後、スリープ状態に戻ることができる。
【００５５】
図６は、例として、さまざまな可能性のいくつかを示している。タイムラインの開始前は、ＣＰＵ（またはデジタルサブシステム全体）はオフ状態であり、ＬＰ  ＰＡＳＳは、スリープ状態である。示されたタイムラインの開始時に、ＣＰＵはウェイクアップされ、オン状態６１４への移行に移る。この移行６１２は、ユーザによって、外部イベント（ネットワークを介して受信されたウェイクアップコールなど）によって引き起こされてよく、あるいはウェイクアップスケジュールに従って発生する場合もある。ＣＰＵウェイクアップ６１２に続いて、ＣＰＵは、ウェイクアップコール６２２をＬＰ  ＰＡＳＳに送信し、ＬＰ  ＰＡＳＳを、そのアクティブ状態６２４の１つである図示のアクティブ２に再構成することができる。処理タスクの完了時に、ＣＰＵは、ＬＰ  ＰＡＳＳをＬＰ  ＰＡＳＳスリープ状態６２６に戻すように再構成することができる。続いて、ＣＰＵ自体は、ＣＰＵオフ状態６１６への移行に移る。ＣＰＵがオフ状態である場合、ＬＰ  ＰＡＳＳは、その１つまたは複数のアクティブ状態への一連の移行を経る場合がある。これらは、ＬＰ  ＰＡＳＳ  アクティブ１状態６２８として図６に示されている。これらの状態のいくつかは、上記で開示されたように実行されてよい。例えば、ＬＰ  ＰＡＳＳは、外部アナログ入力を監視し、デジタル出力を生成し、このデジタル出力を、ＬＰ  ＰＡＳＳを再構成するかどうかの決定のために１つまたは複数の基準（例えば閾値）と比較してもよい。再構成のいくつかは、出力値が再構成基準を満たすことなく予め定められた時間間隔が経過した後に発生する場合がある。ＬＰ  ＰＡＳＳがアクティブ１状態６２８の期間中に必要なタスク（音声監視や暖房／ＡＣ設定の調整など）を完了した後、ＬＰ  ＰＡＳＳは、ＬＰ  ＰＡＳＳスリープ状態６２６に戻ることができる。場合によっては、出力値は、ＬＰ  ＰＡＳＳを第３の状態（例えば、ＬＰ  ＰＡＳＳアクティブ３状態６３０）に再構成するための基準が満たされるような値になる可能性もある。アクティブ３に再構成することに加えて、ＬＰ  ＰＡＳＳ自体は、（図６に示されるように）ウェイクアップ命令をＣＰＵに送信し、それによってＣＰＵオン状態６１４への移行を引き起こすことができる。図６に示される例は、網羅的なものではなく、他の多くの組み合わせやシナリオが可能である。例えば、２つのＣＰＵ状態（ＣＰＵオンおよびＣＰＵオフ）に加え、ＣＰＵ機能のレベルと電力消費とによって異ならせることのできる、デジタルサブシステムの他の付加的な状態が可能である。図６の図面は例証的なものであり、限定的に解釈されるべきではない。例えば、３つのＬＰ  ＰＡＳＳ状態での電力消費は同じレベルで示されているが、一般に、これはそうである必要はなく、さまざまなＬＰ  ＰＡＳＳ状態が異なる電力消費レベルによって特徴付けられてもよい。
【００５６】
図７は、低電力プログラマブルアナログサブシステムの、入力信号に応じた再構成の方法７００の１つの可能な実装形態のフローチャートである。本方法７００は、ハードウェア（例えば、回路、専用ロジック、プログラマブルロジック、マイクロコードなど）、ソフトウェア、ファームウェア、またはそれらの組み合わせを含み得るＬＰ  ＰＡＳＳの論理回路および／またはＦＳＭによって実行されてよい。ＬＰ  ＰＡＳＳは、ＬＰ  ＰＡＳＳ１０２、３０２、４０２、５１２、または５５２のうちの１つであってよい。論理回路は、論理回路１５２、３５２、または４５２のうちの１つであってよい。ＦＳＭは、ＦＳＭ１５８、３５８、または４５８のうちの１つであってよい。本方法７００は、ＩＯデバイスからの第１の入力信号をＩＯデバイスに結合されたＰＡＳＳによって受信するステップ（７１０）を含むことができ、このＰＡＳＳは、複数の再構成可能なアナログ回路と、データをＣＰＵと通信するためのインタフェースと、を有する。ＩＯデバイスは、１つまたは複数のピン、スイッチ、またはセンサを含んだ、アナログ信号の入力が可能な任意のデバイスであってよい。いくつかの実装形態では、ＩＯデバイスは、無線フロントエンド処理部、同軸ケーブル、光電子ファイバなどを含むことができる。
【００５７】
本方法７００は、第１のＰＡＳＳ構成のＰＡＳＳを用いて、第１の入力信号を、第１のＰＡＳＳ構成の第１の構成設定を有する複数の再構成可能なアナログ回路によって処理するステップ（７２０）で継続することができる。再構成可能なＰＡＳＳ回路は、ＣＴＢ、ＳＡＲ  ＡＤＣ、ＡＲＯＵＴＥ、ＡＲＥＦ、複数のマルチプレクサなど、図１〜図４に示される回路の一部またはすべてを含むことができる。本方法７００は、第１の入力信号に基づいて第１の出力値を生成するステップ（７３０）で継続することができる。例えば、ＳＡＲ  ＡＤＣは、デジタル入力をＰＡＳＳの論理回路および／またはＦＭＳに提供することができる。論理回路および／またはＦＳＭは、ＰＡＳＳへのアナログ入力を表し得る第１のデジタル出力値を生成することができる。本方法７００は、複数の再構成可能なアナログ回路を、第２の構成設定を有する第２のＰＡＳＳ構成に再構成するステップ（７４０）で継続することができ、ここで、第２の構成設定は、第１の構成設定とは異なっている。第２のＰＡＳＳ構成の再構成は、第１の出力値に応じて実行されてよい。ＰＡＳＳは、さまざまな出力値と、特定の出力値に応じて選択されるべきＰＡＳＳ構成と、の間の対応を維持することができる。いくつかの実装形態では、この対応は、ＰＡＳＳの１つまたは複数のレジスタ（例えばＲＯＭベースのレジスタ）および／またはＰＡＳＳの１つまたは複数のメモリデバイス（例えばＲＡＭ）に格納されたインデックスであってもよい。いくつかの実装形態では、対応は、ＰＡＳＳによって格納された１つまたは複数の閾値を参照することができる。いくつかの実装形態では、第１の出力値が閾値よりも大きい場合にＰＡＳＳ構成が選択されている。いくつかの実装形態では、第１の出力値が閾値よりも小さい場合にＰＡＳＳ構成が選択されている。いくつかの実装形態では、対応は、ＦＳＭの回路で符号化されている。
【００５８】
いくつかの実装形態では、複数の再構成可能なアナログ回路を第２のＰＡＳＳ構成に再構成するステップは、ＦＳＭ状態のうちの１つを選択することによって実行されてよい。いくつかの実装形態では、ＰＡＳＳのアナログ回路の一部またはすべてのための設定は、選択されたＦＳＭ状態に基づいて取得されてよい。いくつかの実装形態では、ＰＡＳＳのアナログ回路の一部またはすべてのための設定は、ＰＡＳＳの論理回路によって提供されてよい。いくつかの実装形態では、ＰＡＳＳのアナログ回路の一部のための設定は、ＦＳＭによって提供されてよいが、他のアナログ回路のための設定は、論理回路によって提供されてよい。いくつかの実装形態では、一部のアナログ回路のための設定は、２つ以上の異なるＰＡＳＳ構成間で同じものに留まることができる。
【００５９】
図８は、デジタルサブシステムと統合された低電力プログラマブルアナログサブシステムの、入力信号に応じた再構成の方法８００の１つの可能な実装形態のフローチャートである。本方法８００は、方法７００に関連して上記で説明したものと同じデバイスおよび回路によって実行されてよい。本方法８００は、ＩＯデバイスからの第１の入力信号をＩＯデバイスに結合されたＰＡＳＳによって受信するステップ（８１０）を含むことができる。ＰＡＳＳは、複数の再構成可能なアナログ回路と、データをＣＰＵと通信するためのインタフェースと、を有することができる。本方法８００は、第１のＰＡＳＳ構成のＰＡＳＳを用いて、第１の入力信号を、複数の再構成可能なアナログ回路によって処理するステップ（８２０）で継続することができる。本方法８００は、第１の入力信号に基づいて第１の出力値を生成するステップ（８３０）で継続することができる。ブロック８１０〜８３０は、いくつかの実装形態では、方法７００のブロック７１０〜７３０と同じであってよい。
【００６０】
本方法８００は、第１の出力値が第１の閾値基準を満たしているかどうかが決定される意思決定ブロック（８３５）で継続することができる。例えば、一酸化炭素濃度が検出可能なレベルに達したかどうかが、論理回路および／またはＦＳＭによって決定されてよい。第１の閾値基準が満たされない場合、ＰＡＳＳは、第１のＰＡＳＳ構成（８４０）に留まることができる。しかしながら、第１の閾値基準が満たされていることが決定された場合、本方法８００は、第２の閾値基準が満たされているかどうかを決定するステップ（８４５）で継続することができる。例えば、ブロック８４５では、一酸化炭素濃度が危険なレベルに達したかどうかが決定されてもよい。第２の閾値基準が満たされない場合、本方法８００は、複数の再構成可能なアナログ回路を、第２の構成設定を有する第２のＰＡＳＳ構成に再構成するステップ（８５０）で継続することができる。いくつかの実装形態では、ブロック８５０は、方法７００のブロック７４０と同様に実行されてもよい。例えば、第１の構成は、ＬＰ  ＰＡＳＳスリープ状態を実装するために使用されてよく、第２の構成は、ＬＰ  ＰＡＳＳアクティブ１状態を実装するために使用されてよい。他の例では、第１の構成は、ＬＰ  ＰＡＳＳアクティブ１状態を実装するために使用されてよく、第２の構成は、ＬＰ  ＰＡＳＳアクティブ２状態を実装するために使用されてよい。本方法８００は、ＬＰ  ＰＡＳＳがＩＯデバイスから後続の（例えば第２の）入力信号を受信するステップで継続することができる。いくつかの実装形態では、第２の入力信号は、第１の入力信号と同じであってもよいが、ＰＡＳＳによる後からの再処理のために１つまたは複数のアナログ回路によって（より高い分解能および／または処理精度を有し得る）第２の構成に格納されてよい。
【００６１】
本方法８００は、第２のＰＡＳＳ構成のＰＡＳＳを用いて、第２の入力信号を、複数の再構成可能なアナログ回路によって処理するステップ（８７０）、ならびに第２の入力信号に基づいて第２の出力値を生成するステップ（８８０）で継続することができる。ブロック８７０〜ブロック８８０のアクションは、ブロック８１０〜ブロック８３０のアクションと同様に実行されてよい。次いで、本方法は、意思決定ブロック８４５にフィードバックされ、第２の出力を、第２の閾値基準と再び比較することができる。第２の閾値基準が満たされていない場合、本方法は、ＰＡＳＳを第２の構成に維持し、必要に応じてブロック８５０〜ブロック８８０ならびにブロック８４５を繰り返すステップで継続することができる。第２の閾値基準が満たされている場合、本方法８００は、信号（いくつかの実装形態では、ウェイクアップまたは割り込み命令など）を、インタフェース（デジタルインタフェース４５５など）によってＣＰＵに出力するステップ（８９０）で進めることができる。ＰＡＳＳがまだ第１のＰＡＳＳ構成にある間に第１の基準（ブロック８３５）と第２の基準（ブロック８４５）の両方が満たされていることが決定された場合、本方法８００は、ＣＰＵをウェイクアップするステップ（８９０）ならびに（破線で示されているように）ＰＡＳＳを第２のＰＡＳＳ構成に再構成するステップで継続することもできる。いくつかの実装形態では、このアクションは任意選択的であってもよく、本方法８００は、ＣＰＵが入力信号処理を引き継ぐ場合に終了させることができる。
【００６２】
上記の説明は、例証を意図するものであり、限定的なものではないことを理解されたい。上記の説明を読んで理解すれば、他の多くの実装例が当業者にとって明らかになるであろう。本開示は特定の例を説明しているが、本開示のシステムおよび方法は、本明細書に記載の例に限定されるのではなく、添付の特許請求の範囲内で修正を加えて実施されてもよいことが認識されるであろう。したがって、本明細書および図面は、限定的な意味ではなく、むしろ例示的な意味で見なされるべきである。したがって、本開示の範囲は、添付の特許請求の範囲を参照して、そのような特許請求の範囲で権利付与される同等物の全範囲とともに決定されるべきである。
【００６３】
上記で記載される方法、ハードウェア、ソフトウェア、ファームウェアまたはコードの実装形態は、処理要素によって実行可能である、機械アクセス可能媒体、機械読み取り可能媒体、コンピュータアクセス可能媒体、またはコンピュータ読み取り可能媒体に格納された命令またはコードを介して実装されてよい。「メモリ」は、コンピュータまたは電子システムなどの機械によって読み取り可能な形式で情報を提供する（すなわち格納および／または送信する）任意のメカニズムを含む。例えば、「メモリ」には、スタティックＲＡＭ（ＳＲＡＭ）やダイナミックＲＡＭ（ＤＲＡＭ）などのランダムアクセスメモリ（ＲＡＭ）、ＲＯＭ、磁気的または光学的記憶媒体、フラッシュメモリデバイス、電気的記憶デバイス、光学的記憶デバイス、音響的記憶デバイス、ならびに機械（例えばコンピュータ）によって読み取り可能な形式で電子命令もしくは情報を記憶もしくは送信するのに適した任意のタイプの有形の機械可読媒体が含まれる。
【００６４】
「１つの実装形態」または「ある実装形態」に対する本明細書全体の参照は、実装形態に関連して説明される特定の特徴、構造、または特性が、本開示の少なくとも１つの実装形態に含まれていることを意味する。したがって、本明細書全体のさまざまな場所での「１つの実装形態において」または「ある実装形態において」との語句の出現は、必ずしもすべてが同じ実装形態を指すとは限らない。さらに、特定の特徴、構造、または特性は、１つまたは複数の実装形態において任意の適切な方法で組み合わせてもよい。
【００６５】
前述の明細書では、特定の例示的な実装形態を参照して詳細な説明が与えられている。しかしながら、添付の特許請求の範囲に記載されているように、本開示のより広い趣旨および範囲から逸脱することなく、さまざまな修正および変更を行うことができることは明らかであろう。したがって、本明細書および図面は、限定的な意味ではなく、むしろ例示的な意味で見なされるべきである。さらに、前述の実装形態、実施形態、および／または他の例示的な言語の使用は、必ずしも同じ実装形態または同じ例を指すとは限らないが、異なる別個の実装形態、ならびに潜在的に同じ実装形態を指す場合がある。
【００６６】
「例」または「例示的」という用語は、本明細書では、例、実例、または例示として機能することを意味するために使用される。本明細書で「例」または「例示的」として説明される任意の態様または設計は、必ずしも他の態様または設計よりも好適もしくは有利であるとの意に解釈すべきではない。むしろ、「例」または「例示的」という言葉の使用は、概念を具体的な形態に提示することを意図する。本出願で使用される場合、「または」という用語は、排他的な「または」ではなく、むしろ包括的な「または」を意味することを意図している。すなわち、特段の明記がない限り、または文脈から明らかでない限り、「Ｘは、ＡまたはＢを含む」とは、自然な包括的順列のいずれかを意味することを意図している。すなわち、ＸがＡを含む、ＸがＢを含む、またはＸがＡとＢの両方を含む場合に、「ＸはＡまたはＢを含む」とは、前述のいずれかの例を満たすことになる。付加的に、本出願および添付の特許請求の範囲で使用される「ある」および「１つ」などの記述は、単数形に向けられるべき特段の明記がない限り、またはそのことが文脈から明らかでない限り、一般に「１つまたは複数」を意味するものと解釈されるべきである。さらに、全体を通して「実施形態」または「１つの実施形態」または「実装形態」または「１つの実装形態」という用語の使用は、特段の説明がない限り、同じ実施形態または実装形態を意味することを意図したものではない。また、本明細書で使用される「第１」、「第２」、「第３」、「第４」などの用語は、異なる要素間で区別するためのラベルとして意図され、必ずしもそれらの数値指定に従った序数の意味を有するものとは限らない。
【図１】
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【図２ａ】
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【図２ｂ】
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【図２ｃ】
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【図３】
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【図４】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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