(57)【要約】  本明細書に記載される技術の態様は、容量性微細加工超音波トランスデューサ（ＣＭＵＴ）を含む超音波トランスデューサデバイス及び超音波トランスデューサデバイスにＣＭＵＴを形成する方法に関する。幾つかの実施形態は、絶縁材料の第１層を第１基板上に形成し、絶縁材料の第２層を絶縁材料の第１層上に形成し、次に、第２絶縁材料にキャビティをエッチングすることによりＣＭＵＴのキャビティを形成することを含む。第２基板は第１基板に接合されて、キャビティを封止し得る。絶縁材料の第１層は、例えば、酸化アルミニウムを含み得る。第１基板は集積回路を含み得る。幾つかの実施形態は、第１及び第２絶縁層を形成する前（ＴＳＶミドルプロセス）又は第１及び第２基板を接合した後（ＴＳＶラストプロセス）、シリコン貫通ビア（ＴＳＶ）を第１基板に形成することを含む。
2021516899.tif 000002
【特許請求の範囲】
【請求項１】
超音波トランスデューサデバイスを作製する方法であって、
第１集積回路基板上に第１絶縁層及び第２絶縁層を形成することであって、前記第２絶縁層に第１キャビティを有する、形成することと、
第２基板を前記第１集積回路基板に接合することであって、それにより、前記第１キャビティを封止する、接合することと、
を含む方法。
【請求項２】
前記第１絶縁層は酸化アルミニウムを含む、請求項１に記載の方法。
【請求項３】
前記第２絶縁層は酸化シリコンを含む、請求項１又は２に記載の方法。
【請求項４】
前記第２基板は酸化シリコン層を備え、
前記第２基板を前記第１集積回路基板に接合することは、前記第２基板上の前記酸化シリコン層と前記第１集積回路基板上の前記第２絶縁層との間に酸化シリコン−酸化シリコン接合を形成することを含む、請求項３に記載の方法。
【請求項５】
前記第２基板上に第３絶縁層を形成することであって、前記第３絶縁層は酸化アルミニウムを含む、形成することを更に含む、請求項１〜４の何れか１項に記載の方法。
【請求項６】
前記第２絶縁層は酸化シリコンを含み、
前記第２基板を前記第１集積回路基板に接合することは、前記第２基板上の前記第３絶縁層と前記第１集積回路基板上の前記第２絶縁層との間に酸化アルミニウム−酸化シリコン接合を形成することを含む、請求項５に記載の方法。
【請求項７】
前記第２基板上の前記第３絶縁層上に第４絶縁層を形成することと、
前記第４絶縁層に第２キャビティを形成することと、
を更に含む、請求項５又は６に記載の方法。
【請求項８】
前記第４絶縁層は酸化シリコンを含む、請求項７に記載の方法。
【請求項９】
前記第２基板は酸化シリコン層を含み、
前記第２基板を前記第１集積回路基板に接合することは、前記第２基板上の前記第４絶縁層と前記第１集積回路基板上の前記第２絶縁層との間に酸化シリコン−酸化シリコン接合を形成することを含む、請求項８に記載の方法。
【請求項１０】
前記第２基板を前記第１集積回路基板に接合することは、前記第１キャビティを前記第２キャビティと位置合わせすることを含む、請求項７〜９の何れか１項に記載の方法。
【請求項１１】
前記第１キャビティを前記第２絶縁層に形成することは、前記第１絶縁層まで前記第２絶縁層をエッチングすることを含み、前記第１絶縁層は前記エッチングのエッチング停止層として機能する、請求項１〜１０の何れか１項に記載の方法。
【請求項１２】
前記第１集積回路基板上に第５絶縁層を形成することを更に含み、
前記第１集積回路基板上に前記第１絶縁層を形成することは、前記第５絶縁層上に前記第１絶縁層を形成することを含む、請求項１〜１１の何れか１項に記載の方法。
【請求項１３】
前記第５絶縁層は酸化シリコンを含む、請求項１２に記載の方法。
【請求項１４】
前記第１絶縁層及び前記第２絶縁層を形成する前、ＴＳＶミドルプロセスを使用して前記第１集積回路基板にシリコン貫通ビア（ＴＳＶ）を形成することを更に含む、請求項１〜１３の何れか１項に記載の方法。
【請求項１５】
前記第２基板を前記第１集積回路基板に接合した後、ＴＳＶラストを使用して前記第１集積回路基板にシリコン貫通ビア（ＴＳＶ）を形成することを更に含む、請求項１〜１４の何れか１項に記載の方法。
【請求項１６】
前記第２基板はシリコンオンインシュレータ（ＳＯＩ）基板を含む、請求項１〜１５の何れか１項に記載の方法。
【請求項１７】
前記第１絶縁層の厚さは概ね０．００５μｍ〜０．１００μｍである、請求項１〜１６の何れか１項に記載の方法。
【請求項１８】
前記第１キャビティ内で前記第１絶縁層上に自己組織化単分子膜（ＳＡＭ）を形成することを更に含む、請求項１〜１７の何れか１項に記載の方法。
【請求項１９】
前記第１絶縁層を形成することは、原子層堆積（ＡＬＤ）を使用することを含む、請求項１〜１８の何れか１項に記載の方法。
【請求項２０】
前記第２絶縁層を形成することは、原子層堆積（ＡＬＤ）を使用することを含む、請求項１〜１９の何れか１項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
[0001]  本願は、米国特許法第１１９条（ｅ）の下で代理人整理番号Ｂ１３４８．７００７５ＵＳ００の下で２０１８年３月９日付けで出願された「ULTRASOUND DEVICES AND METHODS FOR FABRICATING ULTRASOUND DEVICES」と題する米国特許出願第６２／６４１，１６０号の利益を主張するものであり、この米国特許出願は全体的に、参照により本明細書に援用される。
【０００２】
分野
[0002]  一般的に、本明細書に記載される技術の態様は、超音波トランスデューサデバイス及び超音波トランスデューサデバイスを作製する方法に関する。
【背景技術】
【０００３】
背景
[0003]  超音波トランスデューサデバイスは、人間にとって可聴である周波数よりも高い周波数を有する音波を使用して、診断撮像及び／又は治療を実行するのに使用し得る。超音波撮像は、内部軟組織体構造を見るため、例えば、疾患の原因を見つけるため又は任意の病理を除外するために使用し得る。超音波のパルスが組織に伝達される（例えば、プローブを使用することにより）と、音波は組織から反射され、異なる組織は変化する音の程度で反射する。これらの反射された音波は次に記録され、オペレータに超音波像として表示し得る。音信号の強度（振幅）及び音波が体を通って移動するのにかかる時間は、超音波像の生成に使用される情報を提供する。リアルタイム像を含め、超音波トランスデューサデバイスを使用して多くの異なるタイプの画像を形成することができる。例えば、組織、血流、時間に伴う組織の運動、血液の場所、特定の分子の存在、組織の剛性、又は三次元領域の解剖学的構造の二次元断面を示す画像を生成することができる。
【発明の概要】
【課題を解決するための手段】
【０００４】
概要
[0004]  一態様によれば、超音波トランスデューサデバイスを作製する方法は、集積回路を含む第１基板上に第１及び第２絶縁層を形成することであって、第２絶縁層に第１キャビティを有する、形成することと、第２基板を第１基板に接合することであって、それにより、第１キャビティを封止する、接合することとを含む。幾つかの実施形態では、本方法は、第１及び第２絶縁層を形成する前、ＴＳＶミドルプロセスを使用して第１基板にシリコン貫通ビア（ＴＳＶ）を形成することを更に含む。幾つかの実施形態では、本方法は、第２基板を第１基板に接合した後、ＴＳＶラストを使用して第１基板にシリコン貫通ビア（ＴＳＶ）を形成することを更に含む。幾つかの実施形態では、第２基板はシリコンオンインシュレータ（ＳＯＩ）基板を含む。
【０００５】
[0005]  別の態様によれば、超音波トランスデューサデバイスを作製する方法は、第１基板上の第１絶縁層を形成することと、第１絶縁層上に第２絶縁層を形成することと、第２絶縁層に第１キャビティを形成することと、第２基板を第１基板に接合することであって、それにより、第１キャビティを封止し、第２基板は集積回路を含む、接合することとを含む。幾つかの実施形態では、本方法は、第２基板を第１基板に接合する前、ＴＳＶミドルプロセスを使用して第２基板にシリコン貫通ビア（ＴＳＶ）を形成することを更に含む。幾つかの実施形態では、本方法は、第２基板を第１基板に接合した後、ＴＳＶラストを使用して第２基板にシリコン貫通ビア（ＴＳＶ）を形成することを更に含む。幾つかの実施形態では、第１基板はシリコンオンインシュレータ（ＳＯＩ）基板を含む。
【０００６】
[0006]  任意の上記方法の幾つかの実施形態は以下を含む。幾つかの実施形態では、第１絶縁層は酸化アルミニウムを含む。幾つかの実施形態では、第２絶縁層は酸化シリコンを含む。幾つかの実施形態では、第２基板は酸化シリコン層を含み、第２基板を第１基板に接合することは、第２基板上の酸化シリコン層と第１基板上の第２絶縁層との間に酸化シリコン−酸化シリコン接合を形成することを含む。
【０００７】
[0007]  幾つかの実施形態では、本方法は、第２基板上に第３絶縁層を形成することを更に含み、第３絶縁層は酸化アルミニウムを含む。幾つかの実施形態では、第２絶縁層は酸化シリコンを含み、第２基板を第１基板に接合することは、第２基板上の第３絶縁層と第１基板上の第２絶縁層との間に酸化アルミニウム−酸化シリコン接合を形成することを含む。
【０００８】
[0008]  幾つかの実施形態では、本方法は、第２基板上の第３絶縁層上に第４絶縁層を形成することと、第４絶縁層に第２キャビティを形成することとを更に含む。幾つかの実施形態では、第４絶縁層は酸化シリコンを含む。幾つかの実施形態では、第２基板は酸化シリコン層を含み、第２基板を第１基板に接合することは、第２基板上の第４絶縁層と第１基板上の第２絶縁層との間に酸化シリコン−酸化シリコン接合を形成することを含む。幾つかの実施形態では、第２基板を第１基板に接合することは、第１キャビティを第２キャビティに位置合わせすることを含む。
【０００９】
[0009]  幾つかの実施形態では、第２絶縁層に第１キャビティを形成することは、第１絶縁層まで第２絶縁層をエッチングすることを含み、第１絶縁層はエッチングのエッチング停止層として機能する。幾つかの実施形態では、本方法は、第１基板上に第５絶縁層を形成することを更に含み、第１基板上に第１絶縁層を形成することは、第５絶縁層上に第１絶縁層を形成することを含む。幾つかの実施形態では、第５絶縁層は酸化シリコンを含む。幾つかの実施形態では、第１絶縁層の厚さは概ね０．００５μｍ〜０．１００μｍである。幾つかの実施形態では、本方法は、第１キャビティ内の第１絶縁層上に自己組織化単分子膜（ＳＡＭ）を形成することを更に含む。幾つかの実施形態では、第１絶縁層を形成することは原子層堆積（ＡＬＤ）を使用することを含む。幾つかの実施形態では、第２絶縁層を形成することは、原子層堆積（ＡＬＤ）を使用することを含む。
【００１０】
[0010]  別の態様によれば、超音波トランスデューサデバイスは、集積回路を含む第１基板と、第１基板上に形成される第１絶縁層と、第１絶縁層上に形成される第２絶縁層と、第２絶縁層に形成される第１キャビティと、第２基板が第１キャビティを封止するように第１基板に接合された第２基板とを含む。幾つかの実施形態では、超音波トランスデューサデバイスは、第１基板にシリコン貫通ビア（ＴＳＶ）を更に含む。幾つかの実施形態では、第２基板はシリコンオンインシュレータ（ＳＯＩ）基板を含む。
【００１１】
[0011]  別の態様によれば、超音波トランスデューサデバイスは、第１基板と、第１基板上に形成される第１絶縁層と、第１絶縁層上に形成される第２絶縁層と、第２絶縁層に形成される第１キャビティと、第２基板が第１キャビティを封止するように第１基板に接合された第２基板であって、第２基板は集積回路を含む、第２基板とを含む。幾つかの実施形態では、超音波トランスデューサデバイスは、第２基板にシリコン貫通ビア（ＴＳＶ）を更に含む。幾つかの実施形態では、第１基板はシリコンオンインシュレータ（ＳＯＩ）基板を含む。
【００１２】
[0012]  任意の上記超音波トランスデューサデバイスの幾つかの実施形態は以下を含む。幾つかの実施形態では、第１絶縁層は酸化アルミニウムを含む。幾つかの実施形態では、第２絶縁層は酸化シリコンを含む。幾つかの実施形態では、第２基板は酸化シリコン層を含み、第２基板と第１基板との間の接合は、第２基板上の酸化シリコン層と第１基板上の第２絶縁層との間に酸化シリコン−酸化シリコン接合を含む。
【００１３】
[0013]  幾つかの実施形態では、超音波トランスデューサデバイスは、第２基板上に形成された第３絶縁層を含み、第３絶縁層は酸化アルミニウムを含む。幾つかの実施形態では、第２絶縁層は酸化シリコンを含み、第２基板と第１基板との間の接合は、第２基板上の第３絶縁層と第１基板上の第２絶縁層との間の酸化アルミニウム−酸化シリコン接合を含む。
【００１４】
[0014]  幾つかの実施形態では、超音波トランスデューサデバイスは、第２基板上の第３絶縁層上に形成された第４絶縁層と、第４絶縁層に形成された第２キャビティとを更に含む。幾つかの実施形態では、第４絶縁層は酸化シリコンを含む。幾つかの実施形態では、第２基板は酸化シリコン層を含み、第２基板と第１基板との間の接合は、第２基板上の第４絶縁層と第１基板上の第２絶縁層との間の酸化シリコン−酸化シリコン接合を含む。幾つかの実施形態では、第１キャビティは第２キャビティと位置合わせされる。
【００１５】
[0015]  幾つかの実施形態では、超音波トランスデューサデバイスは、第１絶縁層が第３絶縁層上に形成されるように第１基板上に形成された第５絶縁層を更に含む。幾つかの実施形態では、第５絶縁層は酸化シリコンを含む。幾つかの実施形態では、第１絶縁層の厚さは概ね０．００５μｍ〜０．１００μｍである。幾つかの実施形態では、超音波トランスデューサデバイスは、第１キャビティ内で第１絶縁層上に形成される自己組織化単分子膜（ＳＡＭ）を更に含む。
【００１６】
図面の簡単な説明
[0016]  種々の態様及び実施形態について以下の例示的で非限定的な図を参照して説明する。図は必ずしも一定の縮尺で描かれているわけではないことを理解されたい。複数の図に現れるアイテムは、そのアイテムが現れる全ての図で同じ又は同様の参照番号で示される。
【図面の簡単な説明】
【００１７】
【図１】[0017]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路に含まれる基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含み、作製シーケンスは、集積回路も含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。
【図２】[0017]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路に含まれる基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含み、作製シーケンスは、集積回路も含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。
【図３】[0017]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路に含まれる基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含み、作製シーケンスは、集積回路も含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。
【図４】[0017]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路に含まれる基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含み、作製シーケンスは、集積回路も含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。
【図５】[0017]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路に含まれる基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含み、作製シーケンスは、集積回路も含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。
【図６】[0017]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路に含まれる基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含み、作製シーケンスは、集積回路も含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。
【図７】[0017]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路に含まれる基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含み、作製シーケンスは、集積回路も含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。
【図８】[0017]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路に含まれる基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含み、作製シーケンスは、集積回路も含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。
【図９】[0017]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路に含まれる基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含み、作製シーケンスは、集積回路も含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。
【図１０】[0017]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路に含まれる基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含み、作製シーケンスは、集積回路も含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。
【図１１】[0017]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路に含まれる基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含み、作製シーケンスは、集積回路も含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。
【図１２】[0017]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路に含まれる基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含み、作製シーケンスは、集積回路も含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。
【図１３】[0017]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路に含まれる基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含み、作製シーケンスは、集積回路も含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。
【図１４】[0017]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路に含まれる基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含み、作製シーケンスは、集積回路も含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。
【図１５】[0017]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路に含まれる基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含み、作製シーケンスは、集積回路も含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。
【図１６】[0017]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路に含まれる基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含み、作製シーケンスは、集積回路も含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。
【図１７】[0017]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路に含まれる基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含み、作製シーケンスは、集積回路も含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。
【図１８】[0017]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路に含まれる基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含み、作製シーケンスは、集積回路も含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。
【図１９】[0017]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路に含まれる基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含み、作製シーケンスは、集積回路も含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。
【図２０】[0017]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路に含まれる基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含み、作製シーケンスは、集積回路も含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。
【図２１】[0017]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路に含まれる基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含み、作製シーケンスは、集積回路も含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。
【図２２】[0017]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路に含まれる基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含み、作製シーケンスは、集積回路も含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。
【図２３】[0017]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路に含まれる基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含み、作製シーケンスは、集積回路も含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。
【図２４】[0017]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路に含まれる基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含み、作製シーケンスは、集積回路も含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。
【図２５】[0017]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路に含まれる基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含み、作製シーケンスは、集積回路も含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。
【図２６】[0018]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路も含む基板にＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にシリコン貫通ビア（ＴＳＶ）を作製することを更に含む。
【図２７】[0018]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路も含む基板にＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にシリコン貫通ビア（ＴＳＶ）を作製することを更に含む。
【図２８】[0018]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路も含む基板にＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にシリコン貫通ビア（ＴＳＶ）を作製することを更に含む。
【図２９】[0018]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路も含む基板にＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にシリコン貫通ビア（ＴＳＶ）を作製することを更に含む。
【図３０】[0018]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路も含む基板にＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にシリコン貫通ビア（ＴＳＶ）を作製することを更に含む。
【図３１】[0018]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路も含む基板にＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にシリコン貫通ビア（ＴＳＶ）を作製することを更に含む。
【図３２】[0018]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路も含む基板にＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にシリコン貫通ビア（ＴＳＶ）を作製することを更に含む。
【図３３】[0018]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路も含む基板にＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にシリコン貫通ビア（ＴＳＶ）を作製することを更に含む。
【図３４】[0018]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路も含む基板にＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にシリコン貫通ビア（ＴＳＶ）を作製することを更に含む。
【図３５】[0018]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路も含む基板にＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にシリコン貫通ビア（ＴＳＶ）を作製することを更に含む。
【図３６】[0018]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路も含む基板にＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にシリコン貫通ビア（ＴＳＶ）を作製することを更に含む。
【図３７】[0018]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路も含む基板にＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にシリコン貫通ビア（ＴＳＶ）を作製することを更に含む。
【図３８】[0018]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路も含む基板にＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にシリコン貫通ビア（ＴＳＶ）を作製することを更に含む。
【図３９】[0019]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路も含む基板にＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶラスト」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図４０】[0019]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路も含む基板にＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶラスト」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図４１】[0019]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路も含む基板にＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶラスト」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図４２】[0019]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、集積回路も含む基板にＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶラスト」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図４３】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図４４】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図４５】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図４６】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図４７】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図４８】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図４９】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図５０】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図５１】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図５２】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図５３】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図５４】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図５５】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図５６】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図５７】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図５８】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図５９】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図６０】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図６１】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図６２】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図６３】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図６４】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図６５】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図６６】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図６７】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図６８】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図６９】[0020]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図７０】[0021]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶラスト」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図７１】[0021]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶラスト」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図７２】[0021]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶラスト」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図７３】[0021]本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示し、作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することによりＣＭＵＴのキャビティを作製することを含み、作製シーケンスは、「ＴＳＶラスト」プロセスを使用して、集積回路を含む基板にＴＳＶを作製することを更に含む。
【図７４】[0022]図１〜図２５に示されるシーケンスに対する代替の作製シーケンス中の超音波トランスデューサデバイスの断面例を示す。
【図７５】[0022]図１〜図２５に示されるシーケンスに対する代替の作製シーケンス中の超音波トランスデューサデバイスの断面例を示す。
【図７６】[0023]図１〜図２５に示されるシーケンスに対する代替の作製シーケンス中の超音波トランスデューサデバイスの断面例を示す。
【図７７】[0023]図１〜図２５に示されるシーケンスに対する代替の作製シーケンス中の超音波トランスデューサデバイスの断面例を示す。
【図７８】[0024]図１〜図２５に示されるシーケンスに対する代替の作製シーケンス中の超音波トランスデューサデバイスの断面例を示す。
【図７９】[0024]図１〜図２５に示されるシーケンスに対する代替の作製シーケンス中の超音波トランスデューサデバイスの断面例を示す。
【図８０】[0025]図１〜図２５に示されるシーケンスに対する代替の作製シーケンス中の超音波トランスデューサデバイスの断面例を示す。
【図８１】[0025]図１〜図２５に示されるシーケンスに対する代替の作製シーケンス中の超音波トランスデューサデバイスの断面例を示す。
【図８２】[0026]本明細書に記載される任意の作製シーケンスを使用して形成された超音波トランスデューサデバイスの上面図例を示す。
【図８３】[0027]超音波トランスデューサデバイスを作製するプロセス例を示す。
【図８４】[0028]超音波トランスデューサデバイスを作製する別のプロセス例を示す。
【図８５】[0029]超音波トランスデューサデバイスを作製する別のプロセス例を示す。
【図８６】[0030]超音波トランスデューサデバイスを作製する別のプロセス例を示す。
【発明を実施するための形態】
【００１８】
詳細な説明
[0031]  本明細書に記載されるのは、容量性微細加工超音波トランスデューサ（ＣＭＵＴ）を含む超音波トランスデューサデバイス及び超音波トランスデューサデバイスにＣＭＵＴを形成する方法である。ＣＭＵＴは、キャビティ、下部電極、及び上膜を含み得る。下部電極と上膜との間に印加される電気信号に起因して、上膜は振動し、超音波信号を伝達し得る。更に、受信された超音波信号は、上膜を振動させ得、振動は、下部電極と上膜との間に電気信号を生成し得る。幾つかの実施形態は、第１基板上に絶縁材料の第１層を形成し、絶縁材料の第１層上に絶縁材料の第２層を形成し、次に第２絶縁材料にキャビティをエッチングすることによりＣＭＵＴのキャビティを形成することを含む。第１基板は、集積回路を含む相補型金属酸化膜半導体（ＣＭＯＳ）基板であり得る。第２基板は第１基板に接合されて、キャビティを封止し得、その第２基板はＣＭＵＴの上膜を含み得る。第２基板はシリコンオンインシュレータ（ＳＯＩ）基板であり得る。
【００１９】
[0032]  絶縁材料の第１層は、例えば、酸化アルミニウムを含み得、絶縁材料の第２層は、例えば、酸化シリコンを含み得る。したがって、第１絶縁層からの酸化アルミニウム材料をキャビティの下部に堆積させ得、デバイス動作中（例えば、トランスデューサ動作の「コラプスモード」中）、膜がキャビティの下部に接触する場合、デバイス性能に悪影響を及ぼす恐れがある膜の帯電を低減するのに役立ち得る。例えば、キャビティの下部における帯電は、下部電極と上膜との間に印加又は生成された電気信号を相殺し得る。
【００２０】
[0033]  幾つかの実施形態は、キャビティの上部が、キャビティの上部への帯電を低減することができる酸化アルミニウムを含むように、第２基板上に酸化アルミニウム等の絶縁層を形成することを含む。幾つかの実施形態は、第２基板上に絶縁材料（例えば酸化アルミニウム）の第１層を形成することと、絶縁材料の第１層上に絶縁材料（例えば酸化シリコン）の第２層を形成することと、次に、第２絶縁材料にキャビティをエッチングすることとを含む。次に、上部基板上のキャビティ及び下部基板上のキャビティを位置合わせし得、２枚の基板を一緒に接合し得る。これにより、２枚の基板間の接合を酸化シリコン−酸化シリコン接合にすることができ、この接合は、異なるタイプの酸化物間を接合するより強力及び／又はより確実な接合であり得る。幾つかの実施形態は、第２基板上に上記のように単にキャビティを形成することを含む。
【００２１】
[0034]  ＣＭＵＴのキャビティを形成する本明細書に記載される方法は、許容可能な低量の寄生キャパシタンスを提供し得、それにより、超音波信号の検知を改善し得、許容可能に低コストで大量の生産を可能にし得、許容可能に高レベルの性能及び確実性で第１及び第２基板を接合する接触表面を提供し得る。
【００２２】
[0035]  幾つかの実施形態は、電気信号を第１基板内の集積回路とやりとりするためのシリコン貫通ビア（ＴＳＶ）を第１基板に形成することを含む。本明細書に開示されるのは、第１及び第２基板を接合する前（ＴＳＶミドルプロセス）又は第１及び第２基板を接合した後（ＴＳＶラストプロセス）、ＴＳＶを形成する方法である。超音波トランスデューサデバイスにおけるＴＳＶは、以下の理由で有用であり得る。
【００２３】
[0036]  １．超音波トランスデューサデバイスを、長い電気路を必要とし得る外部環境に電気的に接続する他の相互接続と比較して、ＴＳＶはより低い寄生インダクタンス及び抵抗を呈し得、超音波トランスデューサデバイスのより高い電力効率及びより低い加熱に繋がる。
【００２４】
[0037]  ２．  ＴＳＶの使用は、超音波トランスデューサデバイスをインタポーザに結合する表面実装技術（ＳＭＴ）プロセスの使用を促進し得る。インタポーザのはんだバンプの大半又は全てを超音波トランスデューサデバイスのはんだバンプに一度にはんだ接合することが可能であり得、１つの機械を使用して、複数の超音波トランスデューサデバイスを複数のインタポーザに一度にはんだ接合することが可能であり得る。換言すれば、ＴＳＶの使用は、大量の超音波トランスデューサデバイスのパッケージングによりよく適し得る高スループットパッケージングプロセスを促進し得る。
【００２５】
[0038]  ３．超音波撮像中、超音波トランスデューサデバイスの上面を被験者に押し当て得る。（撮像中、音響レンズ等の１つ又は複数の構造を超音波トランスデューサデバイスの上面と被験者との間に配置し得ることに留意されたい）。ＴＳＶは、超音波トランスデューサデバイスの上面近傍に配置されず、それに従って、この圧力に起因した破損を受けにくいことができる。
【００２６】
[0039]  ４．超音波トランスデューサデバイスに電気的に接続する他の相互接続構造は、超音波トランスデューサデバイスの上面から側方に延び得る。したがって、パッケージされた超音波トランスデューサデバイスの上面は、この側方延長に起因して超音波トランスデューサデバイスそれ自体の上面よりも大きいサイズであり得る。（これらのサイズを測定するために、パッケージされた超音波トランスデューサデバイスを鳥瞰図から下方に見得る。パッケージされた超音波トランスデューサデバイスの上面のサイズは、超音波トランスデューサデバイスを下方に見た場合、鳥瞰図から見えるパッケージされた超音波トランスデューサデバイスの総面積であり得る。超音波トランスデューサデバイスの上面のサイズは、超音波トランスデューサデバイスを下方に見た場合、任意の相互接続又は他のパッケージングを除いた、鳥瞰図から見える超音波トランスデューサデバイスのみの面積であり得る）。上述したように、ＴＳＶは超音波トランスデューサデバイスの上面近傍に配置されず、したがって、超音波トランスデューサデバイスの上面のサイズに大きく寄与しない。幾つかの実施形態では、パッケージされた超音波トランスデューサデバイスの上面のサイズは、チップ上のパッケージされていない超音波の上面のサイズと概ね同じであり得る。（例えば、パッケージされた超音波トランスデューサデバイスの上面のサイズは、パッケージされていない超音波トランスデューサデバイスの上面のサイズの１００％〜１０１％、１００％〜１０５％、１００％〜１１０％、１００％〜１２０％、１００％〜１２５％、１００％〜１３０％、１００％〜１４０％、又は１００％〜１５０％であり得る）。
【００２７】
[0040]  相互接続を有するパッケージされた超音波トランスデューサデバイスの上面のサイズの増大回避は、超音波トランスデューサデバイスの全体サイズの低減に役立ち得、超音波パッチ等の超音波トランスデューサデバイスのフォームファクタを可能にする。超音波トランスデューサデバイスの全体サイズの低減はまた、超音波トランスデューサデバイスの生産コストを下げることもできる。更に、相互接続を有するパッケージされた超音波トランスデューサデバイスの上面のサイズの増大回避は、撮像中、パッケージされた超音波トランスデューサデバイスの上面が、例えば被験者の肋骨間に収まるのに役立ち得る。これは、心臓撮像に対して特に有用であり得る。更に、相互接続を有するパッケージされた超音波トランスデューサデバイスの上面のサイズの増大回避は、パッケージされた超音波トランスデューサデバイスの上面に堆積する音響レンズ材料の量の低減に役立ち得る。特に、音響レンズ材料の厚さ低減は、超音波トランスデューサデバイスにより生成される圧力波の減衰低減に役立ち得る。
【００２８】
[0041]  本明細書及び特許請求の範囲で使用される場合、第２層「上」に第１層を形成することは、第１層が直接、第２層上に形成されること又は第１層が、第１層と第２層との間にある１つ若しくは複数の他の層上に形成されることを意味し得ることを理解されたい。基板「上」に第１層を形成することは、第１層が直接、基板上に形成されること又は第１層が、第１層と基板との間にある１つ若しくは複数の他の層上に形成されることを意味し得る。
【００２９】
[0042]  本明細書に記載される実施形態が任意の多くの方法で実施可能なことを理解されたい。特定の実施態様の例は、説明のみを目的として以下に提供される。これらの実施形態及び提供される特徴／機能が個々に、全て一緒に、又は２つ以上の任意の組合せで使用し得、本明細書に記載される技術の態様がこれに限定されないことを理解されたい。
【００３０】
[0043]  図１〜図２５は、本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示す。作製シーケンスは、集積回路も含む基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含む。作製シーケンスは、集積回路を含む基板に、メタライゼーションへのワイヤ接合用の開口部を作製することを更に含む。示される作製シーケンスが限定ではなく、幾つかの実施形態は追加のステップを含み得、及び／又は示された特定のステップを省き得ることが理解されよう。
【００３１】
[0044]  図１に示されるように、第１基板１０２は、基層（例えば、バルクシリコンウェーハ）１０４、絶縁層１０６、及びメタライゼーション１０８を含む。絶縁層１１０が基層１０４の裏面に形成される。メタライゼーション１０８はアルミニウム、銅、又は任意の他の適したメタライゼーション材料で作られ得、第２基板１０２に形成される集積回路の少なくとも一部を表し得る。例えば、メタライゼーション１０８は、配線層として機能し得、１つ若しくは複数の電極を形成するようにパターニングされ得、又は他の機能に使用し得る。幾つかの実施形態では、メタライゼーション１０８は、基層１０４内の他のメタライゼーション（例えば配線層）に電気的に接続し得る。幾つかの実施形態では、メタライゼーション１０８は、基層１０４内の他のメタライゼーションに電気的に接続される再分配層（後処理し得、アルミニウム銅合金で作られ得る）であり得る。したがって、実際には、第１基板１０２は２つ以上のメタライゼーション層及び／又は再分配層（後処理し得る）を含み得るが、簡潔さを目的として、１つのメタライゼーションのみが示されている。第１基板１０２は、商業的な半導体工場で作製された相補型金属酸化膜半導体（ＣＭＯＳ）基板であり得る。トランジスタ等の半導体構造（図１に特に示されず）は、フロントエンドライン（ＦＥＯＬ）プロセスの一環として基層１０４に形成し得る。メタライゼーション１０８は、バックエンドライン（ＢＥＯＬ）プロセスの一環として形成し得る。
【００３２】
[0045]  図２に示されるように、層１１２及び１１４は第１基板１０２上に形成される。層１１２は、例えば、窒化物層であり得、プラズマ増強化学蒸着（ＰＥＣＶＤ）により形成し得る。層１１４は、例えば、酸化物のＰＥＣＶＤにより形成された酸化物層であり得る。
【００３３】
[0046]  図３では、開口部１１６が層１１４からメタライゼーション１０８まで形成される。そのような開口部は、例えば、フォトレジスト層（図示せず）をパターニングし、次に、電極を形成する準備として、層１１４及び１１２の露出された領域をエッチングすることにより形成される。
【００３４】
[0047]  図４では、電極１１８及び１１９が第１基板１０２上に形成される（適宜堆積させパターニングすることにより）。電極１１８及び１１９は、接着構造１２０及び１２２を通してメタライゼーション１０８に接着されて示されている。電極１１８及び１１９は任意の適した材料（例えば、Ａｌ／Ｃｕ、Ｃｕ、Ｔｉ、ＴｉＮ、Ｗ）を含み得る。電極１１８及び１１９は一定の縮尺で示されておらず、例えば、電極１１８及び１１９に示される下向きの突起部は、電極１１８及び１１９の残りの部分の高さよりもかなり低い高さであり得る。化学機械平坦化（ＣＭＰ）を実行し得る（例えば、５オングストローム未満の層１１４の粗度を達成するために）。
【００３５】
[0048]  図５では、第１絶縁層１２４が第１基板１０２上に形成される。第１絶縁層１２４は、例えば、原子層堆積（ＡＬＤ）を使用して形成された高品質酸化シリコンを含み得る。第１絶縁層１２４は、例えば、厚さ約０．００１μｍ〜約０．１００μｍであり得る。例えば、第１絶縁層２１８は厚さ約０．０２μｍであり得る。
【００３６】
[0049]  図６では、第２絶縁層１２６が第１絶縁層１２４上に形成される。第２絶縁層１２６は、例えば、原子層堆積（ＡＬＤ）により形成された酸化アルミニウム（Ａｌ２Ｏ３）を含み得る。第２絶縁層１２６は、例えば、厚さ約０．００５μｍ〜約０．１００μｍであり得る。例えば、第２絶縁層１２６は厚さ約０．３μｍであり得る。
【００３７】
[0050]  図７では、第３絶縁層１２８が第２絶縁層１２６上に形成される。一実施形態では、第３絶縁層１２８は、第２絶縁層１２６に関してエッチング選択性を有し、例えば、プラズマ増強化学蒸着（ＰＥＣＶＤ）を使用して形成された酸化シリコンを含み得る。第３絶縁層１２８は、例えば、厚さ約０．００１μｍ〜約０．３μｍであり得る。例えば、第３絶縁層１２８は厚さ約０．２μｍであり得る。
【００３８】
[0051]  図８では、レジスト層１３０（例えばフォトレジスト）が第１基板１０２の第３絶縁層１２８にわたり形成される。図９では、レジスト層１３０はパターニングされる（例えば、マスク及び光学露出を使用して）。パターニングにより露出された第３絶縁層１２８の部分は次にエッチングされ（任意の適したエッチング剤を使用して）、第２絶縁層１２６はエッチング停止層として機能する。後述するように、パターニングされた第３絶縁層１２８は、容量性微細加工超音波トランスデューサ（ＣＭＵＴ）の部分であるキャビティを形成し得る。ＣＭＵＴは、キャビティ内で振動する上膜（更に詳細に後述する）を含み得る。キャビティの下部に存在する第２絶縁層１２６からの酸化アルミニウム材料は、デバイス動作中（例えば、トランスデューサ動作の「コラプスモード」中）、上膜がキャビティの下部に接触する場合、上膜の帯電を低減するのに役立ち得る。
【００３９】
[0052]  図１０は、酸化アルミニウムの薄層、次に自己組織化単分子膜（ＳＡＭ）１２９の薄層（例えば、ヘプタデカフルオロテトラヒドロデシルトリクロロシラン又は前駆体としてドデシルトリクロロシランを有するＳＡＭ層）が、パターニング後、第２絶縁層１２６上に形成される任意選択的なステップを示す。（第２絶縁層１２６も酸化アルミニウムであり得るため、酸化アルミニウムの薄層は個々に示されていない）。キャビティの下部に形成された自己組織化単分子膜は、デバイス動作中（例えば、トランスデューサ動作の「コラプスモード」中）、上膜がキャビティの下部に接触する場合、キャビティの下部への上膜の接着を低減するのに役立ち得る。以下に示す図は、任意選択的な自己組織化単分子膜１２９を示していないが、特定の実施形態では、自己組織化単分子膜１２９が存在し得ることを理解されたい。幾つかの実施形態では、自己組織化単分子膜１２９の厚さは概ね１ｎｍであり得る。
【００４０】
[0053]  図１１は、レジスト層１３０の除去（任意の適した剥離剤を使用）及びその結果生成される、第３絶縁層１２８に画定されるキャビティ１３２を示す。本願の態様はこれに限定されないため、任意の適した数及び構成のキャビティ１３２を形成し得る。したがって、１つのみのキャビティ１３２が図１１の非限定的な断面図に示されているが、幾つかの実施形態では、はるかに多くを形成し得ることを理解されたい。例えば、キャビティ１３２のアレイは、数百個、数千個、数万個、又はそれを超える数のキャビティを含み、所望のサイズの超音波トランスデューサアレイを形成し得る。
【００４１】
[0054]  キャビティ１３２は、超音波トランスデューサが最終的に形成されるとき、所望の膜形状を提供するように種々の形状（上側から見た）の１つをとり得る。例えば、キャビティ１３２は円形輪郭又は複数の辺を有する輪郭（例えば、矩形輪郭、六角形輪郭、八角形輪郭）を有し得る。
【００４２】
[0055]  これより図１２を参照して、第２基板２０２（上膜を提供し、第１基板１０２のキャビティ１３２を封止する）を示す。第２基板２０２は、例えば、ハンドル層２０４（例えば、シリコンハンドル層）、埋め込み酸化（ＢＯＸ）層２０６、及びシリコンデバイス層２０８を含むシリコンオンインシュレータ（ＳＯＩ）基板であり得る。酸化層２１０がハンドル層２０４の裏面に提供される。幾つかの実施形態では、酸化層２１０はなくてもよい。シリコンデバイス層２０８は、幾つかの実施形態では、単結晶シリコンで形成し得、ドープし得る。幾つかの実施形態では、シリコンデバイス層２０８は高ドープＰ型であり得るが、Ｎ型ドープを代替的に使用してもよい。ドープが使用される場合、ドープは均一であってもよく、又はパターニングされてもよい（例えば、パターニングされた領域に移植することにより）。ＳＯＩウェーハの獲得時、シリコンデバイス層２０８は既にドープされていてもよく、又はイオン移植によりドープされていてもよく、ドープの様式は限定されない。幾つかの実施形態では、シリコンデバイス層２０８はポリシリコン又は非晶質シリコンで形成し得る。何れの場合でも、シリコンデバイス層２０８はドープされてもよく、又はドープされなくてもよい。
【００４３】
[0056]  図１３に示されるように、酸化層２１２が第２基板２０２上に形成される。酸化層２１２は熱酸化シリコンであり得るが、代替的に、熱酸化物以外の酸化物を使用してもよいことを理解されたい。
【００４４】
[0057]  図１４及び図１５に示されるように、第１基板１０２及び第２基板２０２は次に、一緒に接合される。そのような接合は、幾つかの実施形態では、第１基板１０２上の回路への破損を阻止し得る低温（例えば、４５０℃未満）の使用のみが関わり得る。第３絶縁層１２８が酸化物を含む実施形態では、接合は酸化物−酸化物接合であり得、すなわち、第３絶縁層１２８（すなわち、酸化物）と酸化層２１２との間の接合であり得る。例えば、第３絶縁層１２８が酸化シリコンを含み、酸化層２１２が酸化シリコンを含む実施形態では、接合は酸化シリコン−酸化シリコン接合であり得る。
【００４５】
[0058]  図１６では、第２基板２０２の酸化層２１０及びハンドル層２０４が除去される。例えば、研磨、エッチング、任意の他の適した技法、又は技法の組合せを使用し得る。後述するように、残りのシリコンデバイス層２０８及び酸化層２１２は、１つ又は複数の容量性微細加工超音波トランスデューサ（ＣＭＵＴ）の上膜を画定し得る。
【００４６】
[0059]  図１７では、開口部３０３がシリコンデバイス層２０８、酸化層２１２、第３絶縁層１２８、第２絶縁層１２６、第１絶縁層１２４、及び層１１４に形成される。開口部３０３は、任意の適したパターニング及びエッチング剤を使用して形成し得る。
【００４７】
[0060]  図１８では、更なる材料が絶縁層２０６に追加され（例えば酸化シリコン）、第２基板２０２上に形成される。絶縁層２０６は開口部３０３と並ぶ。
【００４８】
[0061]  図１９及び図２０では、開口部３０２が絶縁層２０６、シリコンデバイス層２０８、酸化層２１２、第３絶縁層１２８、第２絶縁層１２６、及び第１絶縁層１２４に形成される。開口部３０４が絶縁層２０６に形成される。開口部３０２及び開口部３０４は、任意の適したパターニング及びエッチング剤を使用して形成し得る。更に後述するように、開口部３０２及び開口部３０４は、第１基板１０２とＣＭＵＴの上膜との電気接触を促進するのに使用し得る。
【００４９】
[0062]  図２１では、金属３０６が、金属３０６が開口部３０２に並び、開口部３０２に隣接してシリコンデバイス層２０８の部分上に堆積するように開口部３０２の内部に堆積する。金属３０８が、金属３０８が開口部３０４を充填し、開口部３０４に隣接してシリコンデバイス層２０８の部分上に堆積するように開口部３０４に堆積する。金属３０８及び金属３０６は、例えば、アルミニウムを含み得る。
【００５０】
[0063]  図２２では、キャビティ１３２の上方の絶縁層２０６の一部は任意の適したエッチング剤を使用してエッチングされる。
【００５１】
[0064]  図２３では、更なる材料が絶縁層２０６に追加される。材料は金属３０６及び金属３０８上に形成され、開口部３０２と並ぶ。材料のこの追加前のキャビティ１３２の上方の絶縁層２０６のエッチング（図２２に示されるように）は、キャビティ１３２の上方に材料が堆積する量の低減に役立ち得、キャビティ１３２を含む超音波トランスデューサの音響性能を改善し得る。例えば、キャビティ１３２の上方の材料の厚さは、概ね６μｍに制御し得る。
【００５２】
[0065]  図２４では、パッシベーション材料３１４（例えば、二重層ＳｉＯｘ／ＳｉＮ）が第２基板２０２上に形成される。パッシベーション材料３１４は絶縁層２０６上に形成され、開口部３０２及び開口部３０３と並ぶ。
【００５３】
[0066]  図２５では、開口部３０３はメタライゼーション１０８まで下に更にエッチングされる。開口部３０３は、第１基板、特にメタライゼーション１０８にワイヤ接合するためのアクセス点を構成し得る。そのようなワイヤ接合は、外部デバイス（図示せず）から第１基板１０２の回路への電気接続を構成し得る。
【００５４】
[0067]  上述したプロセスは、容量性微細加工超音波トランスデューサ（ＣＭＵＴ）の生産に使用し得る。キャビティ１３２はＣＭＵＴの微細加工されたキャビティであり得、キャビティ１３２の上方のシリコンデバイス層２０８（及び層２１２）は、ＣＭＵＴの上膜であり得、キャビティ１３２の下方の電極１１８はＣＭＵＴの下部電極であり得る。第１基板１０２内の回路は、メタライゼーション１０８並びに電極１１８に電気的に接続された接着構造１２０及び１２２を通して電気信号をＣＭＵＴの下部電極（すなわち、電極１１８）に送信し得る。第１基板１０２内の回路は、メタライゼーション１０８、接着構造１２０及び１２２、電極１１９、並びにシリコンデバイス層２０８に電気的に接続された金属３０６を通して電気信号をＣＭＵＴの上膜（すなわち、シリコンデバイス層２０８）に送信し得る。金属３０６は金属３０８及びシリコンデバイス層２０８上の他の金属構造に電気的に接続して、複数のＣＭＵＴの上膜として機能し得るシリコンデバイス層２０８の部分全体を通して電気信号を分配し得る。金属３０６及び金属３０８の更なる考察については、図８２を参照のこと。ＣＭＵＴ及び金属接続の上記考察は、図２６〜図３８及び図３９〜図４２に示されるプロセスにも当てはまる。
【００５５】
[0068]  図２６〜図３８は、本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示す。作製シーケンスは、集積回路も含む基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含む。この例示的な実施形態の作製シーケンスは、ワイヤ接合を形成する必要性をなくし、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にシリコン貫通ビア（ＴＳＶ）を作製することを更に含む。示される作製シーケンスが限定ではなく、幾つかの実施形態は追加のステップを含み得、及び／又は示された特定のステップを省き得ることが理解されよう。
【００５６】
[0069]  図２６に示されるように、第１基板１０２は、基層（例えば、バルクシリコンウェーハ）１０４と、基層１０４の裏面に形成された絶縁層１１０とを含む。第１基板１０２は、相補型金属酸化膜半導体（ＣＭＯＳ）基板であり得る。トランジスタ等の半導体構造（図２６に特に示されず）は、フロントエンドライン（ＦＥＯＬ）プロセスの一環として基層１０４に形成し得る。
【００５７】
[0070]  図２７では、トレンチ１０５が基層１０４にエッチングされる（任意の適したエッチング剤を使用して）。例えば、反応性イオンドライエッチング（ＤＲＩＥ）を使用し得、トレンチ１０５の深さは、使用されるＤＲＩＥサイクル数及び各サイクルでのエッチングレートにより制御される。
【００５８】
[0071]  図２８では、ライナー材料１０７（例えば、酸化シリコン層、チタン又はタンタル等のバリア層、及び／又は銅等のシード層）及びビア材料１０９（例えば、銅、ドープドポリシリコン、又はタングステン）がトレンチ１０５に堆積して、シリコン貫通ビア（ＴＳＶ）１１１を形成する。これは３つのステップで達成し得る：ライナー材料１０７のブランケット堆積、次にビア材料１０９のブランケット堆積、次に第１基板１０２の上部までのＣＭＰ。
【００５９】
[0072]  図２９では、メタライゼーション１０８及び絶縁層１０６が、バックエンドライン（ＢＥＯＬ）プロセスの一環として第１基板１０２上に形成される。メタライゼーション１０８はアルミニウム、銅、又は任意の他の適したメタライゼーション材料で形成し得、第２基板１０２に形成された集積回路の少なくとも一部を表し得る。例えば、メタライゼーション１０８は、配線層として機能し得、１つ若しくは複数の電極を形成するようにパターニングされ得、又は他の機能に使用し得る。実際には、第１基板１０２は２つ以上のメタライゼーション層及び／又は後処理された再分配層を含み得るが、簡潔さを目的として、１つのメタライゼーションのみが示されている。メタライゼーション１０８の部分１１３はＴＳＶ  １１１に接触して形成される。図２６〜図２９に示される、第１基板１０２を形成するステップは、商業的な半導体工場で実行し得る。ＴＳＶ  １１１は、ＦＥＯＬプロセス後であるが、ＢＥＯＬプロセス前に形成される。これは「ＴＳＶミドル」プロセスと見なすことができる。
【００６０】
[0073]  この時点で、第１実施形態の図２〜図１５に概説される処理ステップは、図２９の中間構造に対して実行して、図３０に示される構造を生成し得る。すなわち、図３０の構造は、図１５に示される構造と同様の接合された第１基板１０２及び基板２０２を含むが、図３０の構造は、ワイヤ接合目的で空の開口部３０３（図１７）の代わりにＴＳＶ  １１１も含む。次に、図１６と同様に、図３１に示されるように、第２基板の酸化層２１０、ハンドル層２０４、及びＢＯＸ層２０６は除去される。
【００６１】
[0074]  図３２及び図３３では、開口部３０２がＢＯＸ層２０６、シリコンデバイス層２０８、酸化層２１２、第３絶縁層１２８、第２絶縁層１２６、及び第１絶縁層１２４に形成される。開口部３０４がＢＯＸ層２０６に形成される。開口部３０２及び開口部３０４は、任意の適したパターニング及びエッチング剤を使用して形成し得る。更に後述するように、開口部３０２及び開口部３０４は、第１基板１０２とＣＭＵＴの上膜との電気的接触の促進に使用される。
【００６２】
[0075]  図３４では、金属３０６は、金属３０６が開口部３０２と並び、開口部３０２に隣接してシリコンデバイス層２０８の部分に堆積するように開口部３０２内部に堆積する。金属３０８は、金属３０８が開口部３０４を充填し、開口部３０４に隣接してシリコンデバイス層２０８の部分に堆積するように開口部３０４に堆積する。金属３０８及び金属３０６は、例えば、アルミニウムを含み得る。
【００６３】
[0076]  図３５では、キャビティ１３２の上方のＢＯＸ層２０６の部分は、任意の適したエッチング剤を使用してエッチングされる。
【００６４】
[0077]  図３６では、更なる材料がＢＯＸ層２０６に追加される。材料は金属３０６及び金属３０８上に形成され、開口部３０２と並ぶ。材料のこの追加前のキャビティ１３２の上方のＢＯＸ層２０６のエッチング（図３５に示されるように）は、キャビティ１３２の上方に堆積する材料の量の低減に役立ち得、キャビティ１３２を含む超音波トランスデューサの音響性能を改善し得る。例えば、キャビティ１３２の上方の材料の厚さは、概ね６μｍに制御し得る。
【００６５】
[0078]  図３７では、パッシベーション材料３１４（例えばポリイミド）が第２基板２０２上に形成される。パッシベーション材料３１４はＢＯＸ層２０６上に形成され、開口部３０２と並ぶ。
【００６６】
[0079]  図３８では、第１基板１０２の絶縁層１１０は除去され、基層１０４は任意の適した様式で薄化される。例えば、研磨、エッチング、任意の他の適した技法、又は技法の組合せを使用し得る。第１基板の研磨中、紫外線リリース研磨テープを使用して、基板を取り扱い得る。例えば、紫外線リリース研磨テープは、第１基板１０２の研磨中、基板２０２の上部を表面に接着し得る。基層１０４の薄化の結果、ＴＳＶ  １１１は露出される。したがって、ＴＳＶ  １１１は外部デバイス（図示せず）に結合し得（例えば、インタポーザを通して、図示せず）、それにより、外部デバイスからＴＳＶ  １１１、メタライゼーション１０８、及び第１基板１０２内の回路への電気信号の送信を可能にする。ここでも、これは、図１〜図２５のプロセスに示されたようなメタライゼーション１０８までの開口部３０３を作る必要性及び第１基板１０２へのワイヤ接合の必要性をなくし得る。
【００６７】
[0080]  図３９〜図４２は、本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示す。作製シーケンスは、集積回路も含む基板に容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含む。この例示的な実施形態の作製シーケンスは、ワイヤ接合形成の必要性をなくし、「ＴＳＶラスト」プロセスを使用して、集積回路を含む基板にシリコン貫通ビア（ＴＳＶ）を作製することを更に含む。示される作製シーケンスが限定ではなく、幾つかの実施形態は追加のステップを含み得、及び／又は示された特定のステップを省き得ることが理解されよう。
【００６８】
[0081]  図３９を参照して、第２基板２０２に接合された第１基板１０２を含む、接合された構造を示す。図３９に示される構造は、図１〜図１６及び図１９〜図２４に示される処理ステップを使用して形成し得、換言すれば、この実施形態では、開口部３０３（図１７及び図１８に示されるように）は形成されない。
【００６９】
[0082]  次に、図４０に示されるように、第１基板１０２の絶縁層１１０は除去され、基層１０４は任意の適した様式で薄化される。例えば、研磨、エッチング、任意の他の適した技法、又は技法の組合せを使用し得る。第１基板の研磨中、紫外線リリース研磨テープを使用して、基板を取り扱い得る。例えば、第１基板１０２の研磨中、紫外線リリース研磨テープは基板２０２の上部を表面に接着し得る。
【００７０】
[0083]  図４１では、トレンチ１０５が基層１０４にエッチングされる（任意の適したエッチング剤を使用して）。
【００７１】
[0084]  図４２では、ライナー材料１０７（例えば、例えば、酸化シリコン層、チタン又はタンタル等のバリア層、及び／又は銅等のシード層）及びビア材料１０９（例えば、銅、ドープドポリシリコン、又はタングステン）がトレンチ１０５に堆積して、シリコン貫通ビア（ＴＳＶ）１１１を形成する。これは３つのステップで達成し得る：ライナー材料１０７のブランケット堆積、次にビア材料１０９のブランケット堆積、次に第１基板１０２の上部までのＣＭＰ。ＴＳＶ  １１１は外部デバイス（図示せず）に結合されて（例えば、インタポーザを通して、図示せず）、それにより、外部デバイスからＴＳＶ  １１１、メタライゼーション１０８、及び第１基板１０２内の回路への電気信号の送信を可能にする。これは、図１〜図２５のプロセスに示されたようにメタライゼーション１０８まで開口部３０３を作る必要性及び第１基板１０２へのワイヤ接合の必要性をなくし得る。ＴＳＶ  １１１は、ＦＥＯＬプロセス及びＢＥＯＬプロセス後に形成される。これは、「ＴＳＶラスト」プロセスと見なすことができる。
【００７２】
[0085]  図４３〜図６９は、本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示す。作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することにより容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含む。この例示的な実施形態の作製シーケンスは、ワイヤ接合形成の必要性をなくし、「ＴＳＶミドル」プロセスを使用して、集積回路を含む基板にシリコン貫通ビア（ＴＳＶ）を作製することを更に含む。示される作製シーケンスが限定ではなく、幾つかの実施形態は追加のステップを含み得、及び／又は示された特定のステップを省き得ることが理解されよう。
【００７３】
[0086]  図４３に示されるように、第２基板２０２は、ハンドル層２０４（例えば、シリコンハンドル層）、埋め込み酸化（ＢＯＸ）層２０６、及びシリコンデバイス層２０８を含むシリコンオンインシュレータ（ＳＯＩ）基板として開始される。酸化層２１０はハンドル層２０４の裏面に提供される。幾つかの実施形態では、酸化層２１０はなくてもよい。シリコンデバイス層２０８は単結晶シリコンで形成し得、幾つかの実施形態ではドープし得る。幾つかの実施形態では、シリコンデバイス層２０８は高ドープＰ型であり得るが、Ｎ型ドープを代替的に使用してもよい。ドープが使用される場合、ドープは均一であってもよく、又はパターニングされてもよい（例えば、パターニングされた領域に移植することにより）。ＳＯＩウェーハの獲得時、シリコンデバイス層２０８は既にドープされていてもよく、又はイオン移植によりドープされていてもよく、ドープの様式は限定されない。幾つかの実施形態では、シリコンデバイス層２０８はポリシリコン又は非晶質シリコンで形成し得る。何れの場合でも、シリコンデバイス層２０８はドープされてもよく、又はドープされなくてもよい。
【００７４】
[0087]  図４４に示されるように、酸化層２１２が第２基板２０２上に形成される。酸化層２１２は熱酸化シリコンであり得るが、代替的に、熱酸化物以外の酸化物を使用してもよいことを理解されたい。
【００７５】
[0088]  図４５に示されるように、任意の適した技法を使用して（例えば、適したエッチングを使用して）酸化層２１２はパターニングされて、キャビティ１３２を形成する。この非限定的な実施形態では、キャビティ１３２はシリコンデバイス層２０８の表面に延びるが、代替の実施形態では、キャビティ１３２はシリコンデバイス層２０８の表面まで延び得ない。幾つかの実施形態では、酸化層２１２はシリコンデバイス層２０８の表面までエッチングし得、次に、キャビティ１３２が酸化物の層により画定されるように酸化物（例えば熱酸化シリコン）の追加の層を形成し得る。幾つかの実施形態では、キャビティ１３２はシリコンデバイス層２０８内に延び得る。また、幾つかの実施形態では、分離ポスト等の構造をキャビティ１３２内に形成することができる。
【００７６】
[0089]  任意の適した数及び構成のキャビティ１３２を形成し得、本願の態様はこれに限定されない。したがって、１つのみのキャビティ１３２が図４５の非限定的な断面図に示されているが、幾つかの実施形態では、はるかに多くのキャビティを形成し得ることを理解されたい。例えば、キャビティ１３２のアレイは、数百個、数千個、数万個、又はそれを超える数のキャビティを含み、所望のサイズの超音波トランスデューサアレイを形成し得る。
【００７７】
[0090]  キャビティ１３２は、超音波トランスデューサが最終的に形成されるとき、所望の膜形状を提供するように種々の形状（上側から見た）の１つをとり得る。例えば、キャビティ１３２は円形輪郭又は複数の辺を有する輪郭（例えば、矩形輪郭、六角形輪郭、八角形輪郭）を有し得る。
【００７８】
[0091]  図４６は第２基板２０２及び第３基板４０２を示す。第３基板４０２はシリコン層２１５、酸化層２１７、及び酸化層２１３を含む。
【００７９】
[0092]  図４７に示されるように、第２基板２０２は第３基板４０２に接合される。接合は、低温（例えば、４５０℃未満の融合接合）で実行し得るが、高温（例えば、５００℃超）でのアニーリングを続けて行い、十分な接合強度を保証し得る。示される実施形態では、第２基板２０２と第３基板４０２との間の接合は、酸化層２１２と酸化層２１３との間の酸化物−酸化物（すなわち、ＳｉＯ２−ＳｉＯ２）接合である。酸化層２１２及び酸化層２１３の組合せは、酸化層２１９として示されている。
【００８０】
[0093]  図４８に示されるように、酸化層２１７は除去され、シリコン層２１５は任意の適した様式で薄化される。例えば、研磨、エッチング、任意の他の適した技法、又は技法の組合せを使用し得る。その結果、第３基板４０２からの残りの層はシリコン層２１５及び酸化層２１３が含まれる。これらの層は薄化し得る（例えば、４０μｍ未満の範囲内の任意の範囲又は値を含め、４０μｍ、３０μｍ、２０μｍ、１０μｍ、５μｍ、２．５μｍ、２μｍ、１μｍ、又はそれ未満）。しかしながら、対応するハンドル層２０４と共に第２基板２０２に接合されるため、この処理ステップ及び更なる処理ステップに十分な構造的完全性を保持し得る。
【００８１】
[0094]  幾つかの実施形態では、第１基板２０２及び第３基板４０２に形成された１つ又は複数の超音波トランスデューサを電気的に分離することが望ましいことがある。したがって、図４９に示されるように、分離トレンチ４１８がシリコン層２１５に形成される。図示の実施形態では、分離トレンチ４１８は、シリコン層２１５の裏面から酸化層２１９まで延び、各分離トレンチ４１８が接触する重なった酸化層２１９の部分よりも狭く（図において左から右への方向において）、酸化層２１９を通ってキャビティ１３２まで非意図的に穿孔されることを防ぐ。したがって、分離トレンチ４１８はキャビティ１３２の構造的完全性に影響しない。しかしながら、代替の構成も可能である。
【００８２】
[0095]  図５０は、任意の適した技法（例えば、適した堆積）を使用して、分離トレンチ４１８が絶縁材料４２０（例えば、アンドープドポリシリコンと組み合わせて熱酸化シリコン）で充填されることを示す。図示の実施形態では、絶縁材料４２０が分離トレンチ４１８を完全に充填し、単に分離トレンチ４１８に並ばず、それにより、この段階においてデバイスの構造的完全性に更に寄与し得、更なる処理により適するようにすることに留意されたい。
【００８３】
[0096]  図５１に示されるように、絶縁材料４２０は、第２基板２０２を第３基板４０２に後に接合するための接合場所を形成する準備として、パターニングされる（任意の適したエッチング技法を使用して）。
【００８４】
[0097]  図５２に示されるように、次に、第３基板４０２を第１基板１０２に接合する準備として、接合構造４２６が第３基板４０２上に形成される。接合構造４２６に含まれる材料のタイプは、形成する接合のタイプに依存し得る。例えば、接合構造４２６は、熱圧着、共晶接合、又はシリサイド接合に適する金属を含み得る。幾つかの実施形態では、接合構造４２６は、電気信号を第１基板１０２と第３基板４０２との間で通信し得るような導電材料を含み得る。例えば、幾つかの実施形態では、接合構造４２６は金を含み得、電子めっきにより形成し得る。幾つかの実施形態では、ウェーハレベルパッケージングに使用される材料及び技法は、第３基板４０２との第１基板１０２の接合の状況において適用し得る。したがって、例えば、所望の接着、相互拡散バリア機能、及び高い接合性質を提供するように選択された多くの金属を使用し得、接合構造４２６はそのような多くの金属を含み得る。図５２では、接合構造４２６は、シリコン層２１５上の接着構造４２４に接着されて示されている。
【００８５】
[0098]  図５３に示されるように、第１基板１０２は基層（例えば、バルクシリコンウェーハ）１０４を含み、絶縁層１１０は基層１０４の裏面に形成される。第１基板１０２は相補型金属酸化膜半導体（ＣＭＯＳ）基板であり得る。トランジスタ等の半導体構造（図５３に特に示されず）は、フロントエンドライン（ＦＥＯＬ）プロセスの一環として基層１０４に形成し得る。
【００８６】
[0099]  図５４では、トレンチ１０５が基層１０４にエッチングされる（任意の適したエッチング剤を使用して）。
【００８７】
[00100]  図５５では、ライナー材料１０７（例えば、例えば、酸化シリコン層、チタン又はタンタル等のバリア層、及び／又は銅等のシード層）及びビア材料１０９（例えば、銅、ドープドポリシリコン、又はタングステン）がトレンチ１０５に堆積して、シリコン貫通ビア（ＴＳＶ）１１１を形成する。これは３つのステップで達成し得る：ライナー材料１０７のブランケット堆積、次にビア材料１０９のブランケット堆積、次に第１基板１０２の上部までのＣＭＰ。
【００８８】
[00101]  図５６では、メタライゼーション１０８及び絶縁層１０６が、バックエンドライン（ＢＥＯＬ）プロセスの一環として第１基板１０２上に形成される。メタライゼーション１０８はアルミニウム、銅、又は任意の他の適したメタライゼーション材料で形成し得、第２基板１０２に形成された集積回路の少なくとも一部を表し得る。例えば、メタライゼーション１０８は、配線層として機能し得、１つ若しくは複数の電極を形成するようにパターニングされ得、又は他の機能に使用し得る。実際には、第１基板１０２は２つ以上のメタライゼーション層及び／又は後処理された再分配層を含み得るが、簡潔さを目的として、１つのメタライゼーションのみが示されている。メタライゼーション１０８の部分１１３はＴＳＶ  １１１に接触して形成される。図５３〜図５６に示される、第１基板１０２を形成するステップは、商業的な半導体工場で実行し得る。ＴＳＶ  １１１は、ＦＥＯＬプロセス後であるが、ＢＥＯＬプロセス前に形成される。これは「ＴＳＶミドル」プロセスと見なすことができる。
【００８９】
[00102]  図５７に示されるように、層１１２及び１１４は第１基板１０２上に形成される。層１１２は、例えば、窒化物層であり得、プラズマ増強化学蒸着（ＰＥＣＶＤ）により形成し得る。層１１４は、例えば、酸化物のＰＥＣＶＤにより形成された酸化物層であり得る。
【００９０】
[00103]  図５８では、開口部１１６が層１１４からメタライゼーション１０８まで形成される。そのような開口部は、例えば、フォトレジスト層（図示せず）をパターニングし、次に、接合点を形成する準備として、層１１４及び１１２の露出された領域をエッチングすることにより形成される。
【００９１】
[00104]  図５９では、接合構造４３６が第１基板１０２上に形成される（適した堆積及びパターニングにより）。接合構造４３６は、接着構造１２０及び１２２を通してメタライゼーション１０８に接着して示されている。接合構造４３６は、第３基板４０２上の接合構造４２６と接合するのに適した任意の材料を含み得る。幾つかの実施形態では、低温共晶接合を形成し得、そのような実施形態では、接合構造４２６及び接合構造４３６は共晶対を形成し得る。例えば、接合構造４２６及び接合構造４３６はインジウム−錫（Ｉｎ−Ｓｎ）共晶対、金−錫（Ａｕ−Ｓｎ）共晶対、アルミニウム−ゲラニウム（Ａｌ−Ｇｅ）共晶対、又は錫−銀−銅（Ｓｎ−Ａｇ−Ｃｕ）組合せを形成し得る。Ｓｎ−Ａｇ−Ｃｕの場合、材料のうちの２つは、接合構造４２６として第３基板４０２に形成し得、残りの材料は接合構造４３６として形成される。接合構造４３６（及び同様の形態を有する本明細書で考察された他の接合構造）は、一定の縮尺で示されておらず、例えば、接合構造４３６に示される下向きの突起部は、接合構造４３６の残りの部分の高さよりもかなり低い高さであり得る。
【００９２】
[00105]  図６０及び図６１に示されるように、第１基板１０２及び第３基板４０２は次に、一緒に接合される。そのような接合は、幾つかの実施形態では、メタライゼーション１０８及び第１基板１０２上の他の構成要素への破損を阻止し得る低温（例えば、４５０℃未満）の使用のみが関わり得る。
【００９３】
[00106]  示される非限定的な例では、接合は、接合構造４２６及び接合構造４３６が組み合わせられて接合点１１８及び１１９を形成するような共晶接合である。接合点１１８及び１１９は、第１基板１０２と第３基板４０２との間に電気接点を形成する。更なる非限定的な例として、熱圧着が、接合材料としてＡｕを使用して形成し得る。例えば、接合構造４２６はＡｕがめっきされたＴｉ／ＴｉＷ／Ａｕのシード層（スパッタリング又は他の方法により形成される）を含み得、接合構造４３６はＮｉ／ＡｕがめっきされたＴｉＷ／Ａｕのシード層（スパッタリング又は他の方法により形成される）を含み得る。チタンの層は接着層として機能し得る。ＴｉＷ層は接着層及び拡散バリアとして機能し得る。ニッケルは拡散バリアとして機能し得る。Ａｕは接合を形成し得る。代替的に他の接合材料を使用してもよい。
【００９４】
[00107]  図６２では、酸化層２１０、ハンドル層２０４、及びＢＯＸ層２０６が除去される。例えば、研磨、エッチング、任意の他の適した技法、又は技法の組合せを使用し得る。
【００９５】
[00108]  図６３及び図６４では、開口部３０２がＢＯＸ層２０６、シリコンデバイス層２０８、酸化層２１２、第３絶縁層１２８、第２絶縁層１２６、及び第１絶縁層１２４に形成される。開口部３０４がＢＯＸ層２０６に形成される。開口部３０２及び開口部３０４は、任意の適したパターニング及びエッチング剤を使用して形成し得る。更に後述するように、開口部３０２及び開口部３０４は、第１基板１０２とＣＭＵＴの上膜との間の電気接触を促進するのに使用される。
【００９６】
[00109]  図６５では、金属３０６が、金属３０６が開口部３０２に並び、開口部３０２に隣接してシリコンデバイス層２０８の部分上に堆積するように開口部３０２の内部に堆積する。金属３０８が、金属３０８が開口部３０４を充填し、開口部３０４に隣接してシリコンデバイス層２０８の部分上に堆積するように開口部３０４に堆積する。金属３０８及び金属３０６は、例えば、アルミニウムを含み得る。
【００９７】
[00110]  図６６では、キャビティ１３２の上方のＢＯＸ層２０６の一部は任意の適したエッチング剤を使用してエッチングされる。
【００９８】
[00111]  図６７では、更なる材料がＢＯＸ層２０６に追加される。材料は金属３０６及び金属３０８上に形成され、開口部３０２と並ぶ。材料のこの追加前のキャビティ１３２の上方のＢＯＸ層２０６のエッチング（図６６に示されるように）は、キャビティ１３２の上方に材料が堆積する量の低減に役立ち得、キャビティ１３２を含む超音波トランスデューサの音響性能を改善し得る。例えば、キャビティ１３２の上方の材料の厚さは、概ね６μｍに制御し得る。
【００９９】
[00112]  図６８では、パッシベーション材料３１４（例えばポリイミド）が第２基板２０２上に形成される。パッシベーション材料３１４はＢＯＸ層２０６上に形成され、開口部３０２と並ぶ。
【０１００】
[00113]  図６９では、第１基板１０２の絶縁層１１０は除去され、基層１０４は任意の適した様式で薄化される。例えば、研磨、エッチング、任意の他の適した技法、又は技法の組合せを使用し得る。第１基板の研磨中、紫外線リリース研磨テープを使用して、基板を取り扱い得る。例えば、紫外線リリース研磨テープは、第１基板１０２の研磨中、基板２０２の上部を表面に接着し得る。基層１０４の薄化の結果、ＴＳＶ  １１１は露出される。したがって、ＴＳＶ  １１１は外部デバイス（図示せず）に結合し得（例えば、インタポーザを通して、図示せず）、それにより、外部デバイスからＴＳＶ  １１１、メタライゼーション１０８、及び第１基板１０２内の回路への電気信号の送信を可能にする。
【０１０１】
[00114]  上述したプロセスは、容量性微細加工超音波トランスデューサ（ＣＭＵＴ）の生産に使用し得る。キャビティ１３２はＣＭＵＴの微細加工されたキャビティであり得、キャビティ１３２の上方のシリコンデバイス層２０８は、ＣＭＵＴの上膜であり得、キャビティ１３２の下方のシリコン層２１５はＣＭＵＴの下部電極であり得る。第１基板１０２内の回路は、メタライゼーション１０８、接着構造１２０及び１２２、接合点１１８、並びにシリコン層２１５に電気的に接続された接着構造４２４を通してＣＭＵＴの下部電極（すなわち、シリコン層２１５）に電気信号を送信し得る。第１基板１０２内の回路は、メタライゼーション１０８、接着構造１２０及び１２２、接合点１１９、接着構造４２４、並びにシリコンデバイス層２０８に電気的に接続された金属３０６を通して電気信号をＣＭＵＴの上膜（すなわち、シリコンデバイス層２０８）に送信し得る。金属３０６は金属３０８及びシリコンデバイス層２０８上の他の金属構造に電気的に接続して、複数のＣＭＵＴの上膜として機能し得るシリコンデバイス層２０８の部分全体を通して電気信号を分配し得る。金属３０６及び金属３０８の更なる考察については、図８２を参照のこと。ＣＭＵＴ及び金属接続の上記考察は、図７０〜図７３に示されるプロセスにも当てはまる。
【０１０２】
[00115]  図７０〜図７３は、本明細書に記載される特定の実施形態による、超音波トランスデューサデバイスを形成する作製シーケンス中の超音波トランスデューサデバイスの断面例を示す。作製シーケンスは、２枚の基板を一緒に接合し、集積回路を含む基板にそれらの２枚の基板を接合することにより容量性微細加工超音波トランスデューサ（ＣＭＵＴ）のキャビティを作製することを含む。この例示的な実施形態の作製シーケンスは、ワイヤ接合を形成する必要性をなくし、「ＴＳＶラスト」プロセスを使用して、集積回路を含む基板にシリコン貫通ビア（ＴＳＶ）を作製することを更に含む。示される作製シーケンスが限定ではなく、幾つかの実施形態は追加のステップを含み得、及び／又は示された特定のステップを省き得ることが理解されよう。
【０１０３】
[00116]  図７０を参照して、第１基板１０２に接合された２枚の接合された基板（第２基板２０２及び第３基板４０２）を含む接合された基板を示す。図３９に示される構造は、図４３〜図５２及び図５７〜図６１に示される処理ステップを使用して形成し得るが、この実施形態では、ＴＳＶ  １１１（図５３〜図５６に示されるように）はまだ形成されていない。
【０１０４】
[00117]  次に、図７１に示されるように、第１基板１０２の絶縁層１１０は除去され、基層１０４は任意の適した様式で薄化される。例えば、研磨、エッチング、任意の他の適した技法、又は技法の組合せを使用し得る。第１基板の研磨中、紫外線リリース研磨テープを使用して、基板を取り扱い得る。例えば、紫外線リリース研磨テープは、第１基板１０２の研磨中、基板２０２の上部を表面に接着し得る。
【０１０５】
[00118]  図７２では、トレンチ１０５が基層１０４にエッチングされる（任意の適したエッチング剤を使用して）。
【０１０６】
[00119]  図７３では、ライナー材料１０７（例えば、例えば、酸化シリコン層、チタン又はタンタル等のバリア層、及び／又は銅等のシード層）及びビア材料１０９（例えば、銅、ドープドポリシリコン、又はタングステン）がトレンチ１０５に堆積して、シリコン貫通ビア（ＴＳＶ）１１１を形成する。これは３つのステップで達成し得る：ライナー材料１０７のブランケット堆積、次にビア材料１０９のブランケット堆積、次に第１基板１０２の上部までのＣＭＰ。ＴＳＶ  １１１は外部デバイス（図示せず）に結合し得（例えば、インタポーザを通して、図示せず）、それにより、外部デバイスからＴＳＶ  １１１、メタライゼーション１０８、及び第１基板１０２内の回路に電気信号を送信できるようにする。ＴＳＶ  １１１は、ＦＥＯＬプロセス及びＢＥＯＬプロセス後に形成される。これは「ＴＳＶラスト」プロセスと見なすことができる。
【０１０７】
[00120]  幾つかの実施形態では、２枚の基板を一緒に接合することによりＣＭＵＴキャビティを形成する、図３９〜図７３に示されるプロセスは、ＴＳＶを形成せずに使用し得る。そのような実施形態では、第１基板１０２におけるメタライゼーションへの開口部を作り、第１基板を外部デバイスにワイヤ接合するのを促進し得る。このプロセスの更なる考察については、２０１５年６月３０日付けで認可された（そして本願の譲受人に譲渡された）「MICROFABRICATED ULTARSONIC TRANSDUCERS AND RELATED APPARATUS AND METHODS」と題する米国特許第９，０６７，７７９号を参照のこと。この米国特許は全体的に、参照により本明細書に援用される。
【０１０８】
[00121]  図７４及び図７５は、図１〜図２５に示されるシーケンスに対する代替の作製シーケンス中の超音波トランスデューサデバイスの断面例を示す。図７４は、図１４に示された作製ステップ後、第２基板２０２上に形成された追加の２つの層：第４絶縁層２１４及び第５絶縁層２１６を示す。特に、第４絶縁層２１４は酸化層２１２上に形成され、第５絶縁層２１６は第４絶縁層２１４上に形成される。第４絶縁層２１４は、例えば、原子層堆積（ＡＬＤ）を使用して形成された高品質酸化シリコンを含み得る。第４絶縁層２１４は厚さ約０．００１μｍ〜約０．１００μｍであり得る。例えば、第４絶縁層２１４は厚さ約０．０２μｍであり得る。第４絶縁層２１４は、第１絶縁層１２４を形成する図５に示されるプロセスと同じプロセスを使用して形成し得る。第５絶縁層２１６は、例えば、原子層堆積（ＡＬＤ）を使用して形成された酸化アルミニウム（Ａｌ２Ｏ３）を含み得る。第５絶縁層２１６は、例えば、厚さ約０．００５μｍ〜約０．１００μｍであり得る。例えば、第５絶縁層２１６は厚さ約０．０３μｍであり得る。第５絶縁層２１６は、第２絶縁層１２６を形成する図６に示されるプロセスと同じプロセスを使用して形成し得る。図７５は、第１基板１０２及び第２基板２０２の接合を示す。そのような接合は、幾つかの実施形態では、第１基板１０２上の回路への破損を阻止し得る低温（例えば、４５０℃未満）のみの使用が関わり得る。第３絶縁層１２８が酸化物を含み、第５絶縁層２１６が酸化物を含む実施形態では、接合は酸化物−酸化物接合、すなわち、第３絶縁層１２８（すなわち、酸化物）と第５絶縁層２１６（すなわち、酸化物）との間の接合であり得る。例えば、第３絶縁層１２８が酸化シリコンを含み、第５絶縁層２１６が酸化アルミニウムを含む場合、接合は酸化シリコン−酸化アルミニウム接合であり得る。第５絶縁層２１６が酸化アルミニウムを含み、第２絶縁層１２６が酸化アルミニウムを含む実施形態では、キャビティ１３２の上部及び下部は両方とも酸化アルミニウムを含み得、上述したように、デバイス動作中、キャビティの上部がキャビティの下部に接触する場合、キャビティの上部（すなわち、キャビティの上膜）の帯電を低減するのに役立ち得る。作製シーケンスの残りの部分は、図１６〜図２５に示されるのと同様に進み得る。
【０１０９】
[00122]  図７６及び図７７は、図１〜図２５に示されるシーケンスに対する代替の作製シーケンス中の超音波トランスデューサデバイスの断面例を示す。図７６は、第２基板２０２上に形成された追加の３つの層：第４絶縁層２１４、第５絶縁層２１６、及び第６絶縁層２１８を示す。第４絶縁層２１４及び第５絶縁層２１６は図７４において説明されたのと同様に形成し得る。一実施形態では、第６絶縁層２１８は、第５絶縁層２１６に関して選択的なエッチングを有し、例えば、プラズマ増強化学蒸着（ＰＥＣＶＤ）を使用して形成された酸化シリコンを含み得る。第３絶縁層２１８は、例えば、厚さ約０．００１μｍ〜約０．３μｍであり得る。例えば、第６絶縁層２１８は厚さ約０．２μｍであり得る。第６絶縁層２１８は、第３絶縁層１２８を形成する図７に示されるプロセスと同じプロセスを使用して形成し得る。第６絶縁層２１８は、図８及び図９に示されるように、レジスト及びエッチングを使用してパターニングされて、キャビティ１３３を形成し得る。図７７は第１基板１０２及び第２基板２０２の接合を示す。そのような接合は、幾つかの実施形態では、第１基板１０２上の回路への破損を阻止し得る低温（例えば、４５０℃未満）の使用のみが関わり得る。第３絶縁層１２８が酸化物を含み、第６絶縁層２１８が酸化物を含む実施形態では、接合は酸化物−酸化物接合であり得、すなわち、第３絶縁層１２８（すなわち、酸化物）と第６絶縁層２１８（すなわち、酸化物）との間の接合であり得る。例えば、第３絶縁層１２８が酸化シリコンを含み、第６絶縁層２１８が酸化シリコンを含む場合、接合は酸化シリコン−酸化シリコン接合であり得る。図７７では、第３絶縁層１２８及び第６絶縁層２１８の組合せは絶縁層２２１として示されている。第５絶縁層２１６が酸化アルミニウムを含み、第２絶縁層１２６が酸化アルミニウムを含む実施形態では、キャビティ１３２の上部及び下部は両方とも酸化アルミニウムを含み得、上述したように、デバイス動作中、キャビティの上部がキャビティの下部に接触する場合、キャビティの上部（すなわち、キャビティの上膜）の帯電を低減するのに役立ち得る。幾つかの実施形態では、図７７に示されるように、接合時、キャビティ１３２がキャビティ１３３と位置合わせされるように、接合前、第１基板１０２及び第２基板２０２を位置合わせし得る。図７７では、キャビティ１３２及びキャビティ１３３の組合せはキャビティ１３５として示されている。作製シーケンスの残りの部分は図１６〜図２５に示されるのと同様に進み得る。
【０１１０】
[00123]  図７６及び図７７に示される代替の作製シーケンスにおいて、ＣＭＵＴのキャビティ１３５を２つの別個の絶縁層１２８及び２１８における２つの別個のキャビティ１３２及び１３３から形成し得、一方、本明細書に記載される他の作製シーケンスでは、ＣＭＵＴのキャビティ１３２又は１３３が１つのみの絶縁層１２８又は２１８に形成し得ることにも留意されたい。図７６及び図７７の代替の作製シーケンスでは、絶縁層１２８及び２１８は、ＣＭＵＴの最終的なキャビティ１３５が本明細書に記載される他の作製シーケンスにおいて形成されるキャビティ１３２又は１３３と同様の深さを有するように、キャビティ１３２又は１３３が他の作製シーケンスで形成される絶縁層１２８又は２１８の概ね半分の厚さであり得る。幾つかの実施形態では、ＳＡＭ層は、最終的なキャビティ１３５が上面及び下面の両方にＳＡＭ層を有するようにキャビティ１３２及び１３３の両方に堆積し得る。ＳＡＭ層の更なる説明は図１０を参照して見出し得る。
【０１１１】
[00124]  図７８及び図７９は、図１〜図２５に示されるシーケンスに対する代替の作製シーケンス中の超音波トランスデューサデバイスの断面例を示す。図７８に示されるデバイスは、図７７を参照して考察したのと同様にして形成し得るが、第３絶縁層１２８及びキャビティ１３２は存在しない。図７９は、第１基板１０２及び第２基板２０２の接合を示す。そのような接合は、幾つかの実施形態では、第１基板１０２上の回路への破損を阻止し得る低温（例えば、４５０℃未満）の使用のみが関わり得る。第２絶縁層１２６が酸化物を含み、第６絶縁層２１８が酸化物を含む実施形態では、接合は酸化物−酸化物接合であり得、すなわち、第２絶縁層１２６（すなわち、酸化物）と第６絶縁層２１８（すなわち、酸化物）との間の接合であり得る。例えば、第２絶縁層１２６が酸化アルミニウムを含み、第６絶縁層２１８が酸化シリコンを含む場合、接合は酸化アルミニウム−酸化シリコン接合であり得る。第５絶縁層２１６が酸化アルミニウムを含み、第２絶縁層１２６が酸化アルミニウムを含む実施形態では、キャビティ１３３（ＣＭＵＴのキャビティであり得る）の上部及び下部は両方とも酸化アルミニウムを含み得、上述したように、デバイス動作中、キャビティの上部がキャビティの下部に接触する場合、キャビティの上部（すなわち、キャビティの上膜）の帯電を低減するのに役立ち得る。作製シーケンスの残りの部分は、図１６〜図２５に示されるのと同様に進み得る。
【０１１２】
[00125]  図８０及び図８１は、図１〜図２５に示されるシーケンスに対する代替の作製シーケンス中の超音波トランスデューサデバイスの断面例を示す。図８０に示されるデバイスは、図７７を参照して考察したのと同様にして形成し得るが、第３絶縁層１２８、第２絶縁層１２６、及びキャビティ１３２は存在しない。図８１は、第１基板１０２及び第２基板２０２の接合を示す。そのような接合は、幾つかの実施形態では、第１基板１０２上の回路への破損を阻止し得る低温（例えば、４５０℃未満）の使用のみが関わり得る。第１絶縁層１２４が酸化物を含み、第６絶縁層２１８が酸化物を含む実施形態では、接合は酸化物−酸化物接合であり得、すなわち、第１絶縁層１２４（すなわち、酸化物）と第６絶縁層２１８（すなわち、酸化物）との間の接合であり得る。例えば、第１絶縁層１４６が酸化シリコンを含み、第６絶縁層２１８が酸化シリコンを含む場合、接合は酸化シリコン−酸化シリコン接合であり得る。図８１では、第１絶縁層１２４及び第６絶縁層２１８の組合せは絶縁層２２３として示されている。第５絶縁層２１６が酸化アルミニウムを含む実施形態では、キャビティ１３３（ＣＭＵＴのキャビティであり得る）の上部は酸化アルミニウムを含み得、上述したように、デバイス動作中、キャビティの上部がキャビティの下部に接触する場合、キャビティの上部（すなわち、キャビティの上膜）の帯電を低減するのに役立ち得る。作製シーケンスの残りの部分は、図１６〜図２５に示されるのと同様に進み得る。
【０１１３】
[00126]  図７４〜図８１に示される代替の作製シーケンスの幾つかは、図１〜図２５の作製シーケンスを使用して形成されるＣＭＵＴの上膜よりも多くの層を有するＣＭＵＴの上膜を生成し得ることに留意されたい。例えば、図７４〜図８１に示される作製シーケンスは、上膜がシリコンデバイス層２０８及び酸化層２１２を含むが、追加の層を含まない図１〜図２５の作製シーケンスを使用して形成される上膜と比較して、シリコンデバイス層２０８及び酸化層２１２の他に追加の絶縁層２１４、絶縁層２１６、及び／又は絶縁層２１８を含む上膜を生成し得る。図７４〜図８１に示される代替の作製シーケンスでは、絶縁層２１４、絶縁層２１６、絶縁層２１８、シリコンデバイス層２０８、及び／又は酸化層２１２の厚さは、上膜が図１〜図２５の作製シーケンスを使用して形成される上膜と同様の厚さを有するように制御し得る。
【０１１４】
[00127]  図７４〜図８１に示される代替の作製シーケンスが、図２６〜図４２に示される作製シーケンスにも同様に適用可能なことを理解されたい。任意の上記作製シーケンスがＡＬＤを使用して酸化物（例えば、酸化シリコン又は酸化アルミニウム）を形成することを考察し得るが、これらの酸化物を形成する任意の他のプロセスを代替的に使用してもよいことも理解されたい。
【０１１５】
[00128]  図８２は、本明細書に記載される任意の作製シーケンスを使用して形成された超音波トランスデューサデバイスの上面図例を示す。図８２は、第１基板１０２上の接合点／電極を１つ又は複数のＣＭＵＴの上膜に電気的に接続する金属３０６の場所例を示す。図８２は、超音波トランスデューサデバイスの他の場所において、電気信号を金属３０６からＣＭＵＴの上膜に分配する金属３０８の場所例を更に示す。金属３０６及び金属３０８は互いに電気的に接続され、同じ金属層又は異なる金属層に実装し得る。
【０１１６】
[00129]  超音波トランスデューサデバイスを形成する種々の方法について説明し示した。図８３〜図８６は、封止されたキャビティ及び集積回路を有し、集積回路に電気接続する超音波トランスデューサデバイスを作製する、互いに対する代替のプロセスを示す。
【０１１７】
[00130]  図８３は、超音波トランスデューサデバイスを作製する一例のプロセス８３００を示す。
【０１１８】
[00131]  動作８３０２において、第１絶縁層が第１基板上に形成され、第１基板は集積回路を含む。動作８３０２の更なる説明は図６を参照して見出し得る。プロセス８３００は動作８３０２から動作８３０４に進む。
【０１１９】
[00132]  動作８３０４において、第２絶縁層が第１絶縁層上に形成される。動作８３０４の更なる説明は図７を参照して見出し得る。プロセス８３００は動作８３０４から動作８３０６に進む。
【０１２０】
[00133]  動作８３０６において、第１キャビティが第２絶縁層に形成される。動作８３０６についての更なる説明は図８〜図１１を参照して見出し得る。動作８３０２、８３０４、及び８３０６の更なる説明は、図７４及び図７６を参照して見出すこともできる。プロセス８３００は動作８３０６から動作８３０８に進む。
【０１２１】
[00134]  動作８３０８において、第２基板は第１基板に接合され、第１キャビティを封止する。動作８３０８の更なる説明は図１６、図７５、及び図７７を参照して見出し得る。プロセス８３００は動作８３０８から動作８３１０に進む。
【０１２２】
[00135]  動作８３１０において、第１基板へのアクセス点が形成される。アクセス点は、第１基板にワイヤ接合するためのものであり得る。動作８３１０の更なる説明は図２５を参照して見出し得る。
【０１２３】
[00136]  図８４は、超音波トランスデューサデバイスを作製する一例のプロセス８４００を示す。
【０１２４】
[00137]  動作８４０２において、シリコン貫通ビア（ＴＳＶ）が第１基板に形成され、第１基板は集積回路を含む。動作８４０２の更なる説明は図２６〜図２９を参照して見出し得る。プロセス８４００は動作８４０２から動作８４０４に進む。
【０１２５】
[00138]  動作８４０４において、第１絶縁層が第１基板上に形成される。動作８４０４の更なる説明は図６を参照して見出し得る。プロセス８４００は動作８４０４から動作８４０６に進む。
【０１２６】
[00139]  動作８４０６において、第２絶縁層が第１絶縁層上に形成される。動作８４０６の更なる説明は図７を参照して見出し得る。プロセス８４００は動作８４０６から動作８４０８に進む。
【０１２７】
[00140]  動作８４０８において、第１キャビティが第２絶縁層に形成される。動作８４０８の更なる説明は図８〜図１１を参照して見出し得る。動作８４０４、８４０６、及び８４０８の更なる説明は図７４及び図７６を参照して見出すこともできる。プロセス８４００は動作８４０８から動作８４１０に進む。
【０１２８】
[00141]  動作８４１０において、第２基板は第１基板に接合されて、第１キャビティを封止する。動作８４１０の更なる説明は図３０、図７５、及び図７７を参照して見出し得る。
【０１２９】
[00142]  図８５は、超音波トランスデューサデバイスを作製する一例のプロセス８５００を示す。
【０１３０】
[00143]  動作８５０２において、第１絶縁層が第１基板上に形成され、第１基板は集積回路を含む。動作８５０２の更なる説明は図６を参照して見出し得る。プロセス８５００は動作８５０２から動作８５０４に進む。
【０１３１】
[00144]  動作８５０４において、第２絶縁層が第１絶縁層上に形成される。動作８５０４の更なる説明は図７を参照して見出し得る。プロセス８５００は動作８５０４から動作８５０６に進む。
【０１３２】
[00145]  動作８５０６において、第１キャビティが第２絶縁層に形成される。動作８５０６についての更なる説明は図８〜図１１を参照して見出し得る。動作８５０２、８５０４、及び８５０６の更なる説明は、図７４及び図７６を参照して見出すこともできる。プロセス８５００は動作８５０６から動作８５０８に進む。
【０１３３】
[00146]  動作８５０８において、第２基板は第１基板に接合され、第１キャビティを封止する。動作８５０８の更なる説明は図１６、図７５、及び図７７を参照して見出し得る。プロセス８５００は動作８５０８から動作８５１０に進む。
【０１３４】
[00147]  動作８５１０において、シリコン貫通ビア（ＴＳＶ）が第１基板に形成される。動作８５１０の更なる説明は図４１及び図４２を参照して見出し得る。
【０１３５】
[00148]  図８６は、超音波トランスデューサデバイスを作製する一例のプロセス８６００を示す。
【０１３６】
[00149]  動作８６０２において、第１絶縁層が第１基板上に形成され、第１基板は集積回路を含む。プロセス８６００は動作８６０２から動作８６０４に進む。
【０１３７】
[00150]  動作８６０４において、第２絶縁層が第１絶縁層上に形成される。プロセス８６００は動作８６０４から動作８６０６に進む。
【０１３８】
[00151]  動作８６０６において、第１キャビティが第２絶縁層に形成される。動作８６０２、８６０４、及び８６０６の更なる説明は、図７６、図７８、及び図８０を参照して見出し得る。プロセス８６００は動作８６０６から動作８６０８に進む。
【０１３９】
[00152]  動作８６０８において、第２基板は第１基板に接合され、第１キャビティを封止する。動作８６０８の更なる説明は図７７、図７９、及び図８１を参照して見出し得る。
【０１４０】
[00153]  幾つかの実施形態では、図２６〜図２９を参照して上述したように、ＴＳＶは、動作８６０２に先立ち、第２基板に形成し得る。幾つかの実施形態では、図４１及び図４２を参照して上述したように、動作８６０８に続けて、ＴＳＶは第２基板に形成し得る。幾つかの実施形態では、第２基板へのアクセス点は、図２５を参照して上述したように、動作８６０８に続けて形成し得る。アクセス点は第２基板にワイヤ接合するためのものであり得る。
【０１４１】
[00154]  本発明の種々の概念は１つ又は複数のプロセスとして実施し得、その例を提供した。各プロセスの一環として実行される動作は、任意の適したような順序であり得る。したがって、示される実施形態では順次動作として示されているにもかかわらず、幾つかの動作を同時に実行することを含み得る、示される順序と異なる順序で動作が実行される実施形態が構築可能である。更に、プロセスの１つ又は複数は結合及び／又は省略し得、プロセスの１つ又は複数は追加のステップを含み得る。
【０１４２】
[00155]  本開示の種々の態様は、単独で、組み合わせて、又は上記で説明された実施形態では特に考察されなかった多種多様な構成で使用し得、したがって、上記説明に記載され、又は図面に示された細部及び構成要素の配置にその適用を限定しない。例えば、一実施形態において記載された態様は、他の実施形態において記載された態様と任意の様式で組み合わせ得る。
【０１４３】
[00156]  不定冠詞「１つの（a）」及び「１つの（an）」は、本明細書及び特許請求の範囲で使用される場合、明確に逆のことが示される場合を除き、「少なくとも１つ」を意味するものと理解されたい。
【０１４４】
[00157]  「及び／又は」という語句は、本明細書及び特許請求の範囲で使用される場合、そうして接続される要素、すなわち、場合によっては共同で存在することもあれば、分離して存在することもある要素の「何れか又は両方」を意味するものと理解されたい。「及び／又は」を用いて列記される複数の要素も同じように、すなわち、そうして接続された要素の「１つ又は複数」として解釈すべきである。「及び／又は」節により特に識別された要素以外の他の要素も、特に識別された要素に関連するか否かに関係なく、任意選択的に存在し得る。したがって、非限定的な例として、「Ａ及び／又はＢ」という言及は、「含む」等のオープンエンド用語と併せて使用される場合、一実施形態ではＡのみ（任意選択的にＢ以外の要素を含む）、別の実施形態ではＢのみ（任意選択的にＡ以外の要素を含む）、更に別の実施形態ではＡ及びＢの両方（任意選択的に他の要素を含む）等を指すことができる。
【０１４５】
[00158]  本明細書及び特許請求の範囲で使用される場合、１つ又は複数の要素リストを参照した「少なくとも１つ」という語句は、要素リスト内の要素の任意の１つ又は複数から選択される少なくとも１つの要素を意味するが、必ずしも、要素リスト内に特に列記されたありとあらゆる要素の少なくとも１つを含む必要はなく、要素リスト内の要素の任意の組合せを除外しないことを理解されたい。この定義では、特に識別された要素に関連するか否かに関係なく、「少なくとも１つ」という語句が参照する要素リスト内で特に識別された要素以外の要素も任意選択的に存在し得る。したがって、非限定的な例として、「Ａ及びＢの少なくとも１つ」（又は同等に「Ａ又はＢの少なくとも１つ」、又は同等に「Ａ及び／又はＢの少なくとも１つ」）は、一実施形態では任意選択的に２つ以上を含む少なくとも１つのＡ、Ｂは存在しない（任意選択的にＢ以外の要素を含む）、別の実施形態では任意選択的に２つ以上を含む少なくとも１つのＢ、Ａは存在しない（任意選択的にＡ以外の要素を含む）、更に別の実施形態では任意選択的に２つ以上を含む少なくとも１つのＡ及び任意選択的に２つ以上を含む少なくとも１つのＢ（任意選択的に他の要素を含む）等を指すことができる。
【０１４６】
[00159]  クレーム要素を修飾する特許請求の範囲における「第１」、「第２」、「第３」等の序数詞の使用はそれ自体、あるクレーム要素の別のクレーム要素へのいかなる優先度、先行、若しくは順序、又は方法の動作が実行される時間的順序を含意せず、単に、特定の名称を有するあるクレーム要素を同じ名称（序数詞の使用を除き）を有する別の要素から区別するためのレベルとして使用されて、クレーム要素を区別する。
【０１４７】
[00160]  本明細書で使用する場合、２つの端点間の数値の言及は、数値が何れかの端点をとることができる状況を包含するものと理解されたい。例えば、特性がＡ〜Ｂの値又は概ねＡ〜Ｂの値を有するとの記載は、別段のことが記される場合を除き、示された範囲に端点Ａ及びＢが含まれることを意味するものと理解されたい。
【０１４８】
[00161]  「概ね」及び「約」という用語は、幾つかの実施形態では標的値の±２０％以内、幾つかの実施形態では標的値の±１０％以内、幾つかの実施形態では標的値の±５％以内、幾つかの実施形態では標的値の±２％以内を意味するのに使用し得る。「概ね」及び「約」という用語は標的値を含み得る。
【０１４９】
[00162]  また、本明細書で使用される表現及び用語は説明を目的とし、限定として見なされるべきではない。「含む」、「備える」、又は「有する」、「包含する」、「伴う」、及びそれらの変形の本明細書での使用は、後に列記された項目及びそれらの均等物並びに追加の項目の包含を意味する。
【０１５０】
[00163]  少なくとも１つの実施形態の幾つかの態様について上述したが、種々の代替、変更、及び改善を当業者は容易に思い付くことを理解されたい。そのような代替、変更、及び改善は本開示の目的であることが意図される。したがって、上記説明及び図面は単なる例である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【国際調査報告】
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