(57)【要約】  本発明は、基板と、前記基板上に設けられた少なくとも１つのリード構造体と、を含むアレイ基板を提供する。前記リード構造は、第１の導電構造と、導体化された半導体構造とを含み、前記基板上の前記導体化された半導体構造の正射影は、前記基板上の前記第１の導電構造の正射影と少なくとも部分的に重なる。
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【特許請求の範囲】
【請求項１】
表示領域とファンアウト領域とを有するアレイ基板であって、前記ファンアウト領域において、基板と、前記基板上に設けられた少なくとも１つのリード構造とを含み、前記リード構造は、第１の導電構造と、導体化された半導体構造とを含み、前記基板上の前記導体化された半導体構造の正射影は、前記基板上の前記第１の導電構造の正射影と少なくとも部分的に重なる、
アレイ基板。
【請求項２】
前記表示領域内の前記基板上に設けられた薄膜トランジスタをさらに含み、
前記第１の導電構造は、前記薄膜トランジスタのゲートと同層に設けられ、前記薄膜トランジスタのゲートと同一の材料を含む、
請求項１に記載のアレイ基板。
【請求項３】
前記導体化された半導体構造は、前記薄膜トランジスタの活性層と同層に設けられ、
前記薄膜トランジスタのゲートと前記薄膜トランジスタの活性層との間にゲート絶縁層が設けられ、
前記導体化された半導体構造は、前記基板の前記ゲート絶縁層に近い側に設けられ、前記第１の導電構造は前記ゲート絶縁層の前記基板から離れた側に設けられている、
請求項２に記載のアレイ基板。
【請求項４】
前記薄膜トランジスタのソース及びドレインと、前記薄膜トランジスタの活性層との間に層間絶縁層が設けられ、前記薄膜トランジスタのソース及びドレインは、前記層間絶縁層の前記基板から離れた側に設けられている、
請求項３に記載のアレイ基板。
【請求項５】
前記薄膜トランジスタのソース及びドレインは、前記薄膜トランジスタのゲートの前記基板から離れた側に設けられ、前記層間絶縁層は、前記ゲート絶縁層の前記基板から離れた側に設けられている、
請求項４に記載のアレイ基板。
【請求項６】
前記薄膜トランジスタのゲートは、当該薄膜トランジスタのソース及びドレインの前記基板から離れた側に設けられ、前記ゲート絶縁層は、前記層間絶縁層の前記基板から離れた側に設けられている、
請求項４に記載のアレイ基板。
【請求項７】
前記基板上に設けられた薄膜トランジスタをさらに含み、
前記第１の導電構造は、前記薄膜トランジスタのソース及びドレインと同層に設けられ、前記薄膜トランジスタのソース及びドレインと同一の材料を含む、
請求項１に記載のアレイ基板。
【請求項８】
前記導体化された半導体構造は、前記薄膜トランジスタの活性層と同層に設けられ、
前記薄膜トランジスタのソース及びドレインと前記薄膜トランジスタの活性層との間に層間絶縁層が設けられ、
前記導体化された半導体構造は、前記基板の前記層間絶縁層に近い側に設けられ、前記第１の導電構造は、前記層間絶縁層の前記基板から離れた側に設けられている、
請求項７に記載のアレイ基板。
【請求項９】
前記薄膜トランジスタのゲートと前記薄膜トランジスタの活性層との間にゲート絶縁層が設けられ、前記薄膜トランジスタのゲートは、前記ゲート絶縁層の前記基板から離れた側に設けられている、
請求項８に記載のアレイ基板。
【請求項１０】
前記薄膜トランジスタのソース及びドレインは、前記薄膜トランジスタのゲートの前記基板から離れた側に設けられ、前記層間絶縁層は、前記ゲート絶縁層の前記基板から離れた側に設けられている、
請求項９に記載のアレイ基板。
【請求項１１】
前記薄膜トランジスタのゲートは、前記薄膜トランジスタのソース及びドレインの前記基板から離れた側に設けられ、前記ゲート絶縁層は、前記層間絶縁層の前記基板から離れた側に設けられている、
請求項９に記載のアレイ基板。
【請求項１２】
前記リード構造は、第２の導電構造をさらに含み、前記基板上の前記第２の導電構造の正射影は、前記基板上の前記第１の導電構造の正射影と少なくとも部分的に重なる、
請求項１に記載のアレイ基板。
【請求項１３】
前記第１の導電構造は、前記基板に対して前記第２の導電構造と前記導体化された半導体構造との間に設けられている、
請求項１２に記載のアレイ基板。
【請求項１４】
前記アレイ基板は、前記基板上に設けられた薄膜トランジスタを含み、
前記第１の導電構造と前記第２の導電構造のうちの１つは、前記薄膜トランジスタのゲートと同層に設けられ、前記薄膜トランジスタのゲートと同一の材料を含み、他方は、前記薄膜トランジスタのソース及びドレインと同層に設けられ、前記薄膜トランジスタのソース及びドレインと同一の材料を含む、
請求項１３に記載のアレイ基板。
【請求項１５】
前記導体化された半導体構造は、前記薄膜トランジスタの活性層と同層に設けられている、
請求項１４に記載のアレイ基板。
【請求項１６】
前記第１の導電構造と前記導体化された半導体構造との間に第１の絶縁層が設けられ、前記第１の導電構造と前記第２の導電構造との間に第２の絶縁層が設けられ、前記第１の絶縁層、前記第２の絶縁層は、前記基板上に順に設けられ、
前記導体化された半導体構造は、前記基板の前記第１の絶縁層に近い側に設けられ、前記第１の導電構造は、前記基板から離れた前記第１の絶縁層の側に設けられ、前記第２の導電構造は、前記第２の絶縁層の前記基板から離れた側に設けられている、
請求項１５に記載のアレイ基板。
【請求項１７】
前記アレイ基板は、前記アレイ基板の延伸方向に平行に設けられた複数の前記リード構造を含み、各前記リード構造は、１つの前記第１の導電構造、１つの前記第２の導電構造、及び１つの前記導体化された半導体構造を含み、
各前記リード構造において、前記第１の導電構造の両側に前記第２の絶縁層と前記第１の絶縁層を貫通するビアがそれぞれ設けられ、前記導体化された半導体構造は、前記ビアを介して前記第２の導電構造と電気的に接続されている、
請求項１６に記載のアレイ基板。
【請求項１８】
前記アレイ基板は、前記アレイ基板の延在方向と平行に設けられた複数の前記リード構造を含み、各前記リード構造は、１つの前記第１の導電構造を含み、複数の前記リード構造は、１つの共通する前記第２の導電構造を有し、前記複数のリード構造は、単一の共通する前記半導体化された半導体構造を有し、
各前記第１の導電構造の両側にビアがそれぞれ設けられ、任意の２つの隣接する前記第１の導電構造の間に前記ビアが１つのみ設けられ、前記ビアが前記第２の絶縁層及び前記第１の絶縁層を貫通し、前記導体化された半導体構造が前記ビアを介して前記第２の導電構造と電気的に接続されている、
請求項１６に記載のアレイ基板。
【請求項１９】
前記第２の導電構造の材料は金属を含む、
請求項１２に記載のアレイ基板。
【請求項２０】
前記導体化された半導体構造は、導体化された低温多結晶シリコン層を含む、
請求項１に記載のアレイ基板。
【請求項２１】
前記第１の導電構造の材質は金属を含む、
請求項１に記載のアレイ基板。
【請求項２２】
請求項１から２１のいずれか１項に記載のアレイ基板を含む、
表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本開示は、２０１８年８月７日に提出された中国特許出願２０１８２１２６６１６６．８の優先権を主張し、当該中国特許出願の全ての内容を、引用をもってここに援用する。
【０００２】
本開示は表示技術分野に属し、具体的にアレイ基板及び表示装置に関する。
【背景技術】
【０００３】
アレイ基板上の異なるリードは異なるインピーダンスを持っているため、異なるリードを用いて同じデータ信号、グリッド線信号又はクロック信号を伝送するとき、異なるリードから得られるデータ信号、グリッド線信号又はクロック信号は異なり、これにより、アレイ基板を含むディスプレイなどで表示される画像の均一性が悪い。
【発明の概要】
【０００４】
本開示の実施例では、表示領域とファンアウト領域とを有するアレイ基板であって、ファンアウト領域において、基板と、前記基板上に設けられた少なくとも１つのリード構造とを含み、前記リード構造は、第１の導電構造と、導体化された半導体構造とを含み、前記基板上の前記導体化された半導体構造の正射影は、前記基板上の前記第１の導電構造の正射影と少なくとも部分的に重なる、アレイ基板を提供する。
【０００５】
一部の実施例では、本開示の実施例によるアレイ基板は、前記表示領域内の前記基板上に設けられた薄膜トランジスタをさらに含み、前記第１の導電構造は、前記薄膜トランジスタのゲートと同層に設けられ、前記薄膜トランジスタのゲートと同一の材料を含む。
【０００６】
一部の実施例では、前記導体化された半導体構造は、前記薄膜トランジスタの活性層と同層に設けられ、前記薄膜トランジスタのゲートと前記薄膜トランジスタの活性層との間にゲート絶縁層が設けられ、前記導体化された半導体構造は、前記基板の前記ゲート絶縁層に近い側に設けられ、前記第１の導電構造は前記ゲート絶縁層の前記基板から離れた側に設けられている。
【０００７】
一部の実施例では、前記薄膜トランジスタのソース及びドレインと、前記薄膜トランジスタの活性層との間に層間絶縁層が設けられ、前記薄膜トランジスタのソース電極及びドレイン電極は、前記層間絶縁層の前記基板から離れた側に設けられている。
【０００８】
一部の実施例では、前記薄膜トランジスタのソース及びドレインは、前記薄膜トランジスタのゲートの前記基板から離れた側に設けられ、前記層間絶縁層は、前記ゲート絶縁層の前記基板から離れた側に設けられている。
【０００９】
一部の実施例では、前記薄膜トランジスタのゲートは、当該薄膜トランジスタのソース及びドレインの前記基板から離れた側に設けられ、前記ゲート絶縁層は、前記層間絶縁層の前記基板から離れた側に設けられている。
【００１０】
一部の実施例では、本開示の実施例で提供するアレイ基板は、前記基板上に設けられた薄膜トランジスタをさらに含み、前記第１の導電構造は、前記薄膜トランジスタのソース及びドレインと同層に設けられ、前記薄膜トランジスタのソース及びドレインと同一の材料を含む。
【００１１】
一部の実施例では、前記導体化された半導体構造は、前記薄膜トランジスタの活性層と同層に設けられ、前記薄膜トランジスタのソース及びドレインと前記薄膜トランジスタの活性層との間に層間絶縁層が設けられ、前記導体化された半導体構造は、前記基板の前記層間絶縁層に近い側に設けられ、前記第１の導電構造は、前記層間絶縁層の前記基板から離れた側に設けられている。
【００１２】
一部の実施例では、前記薄膜トランジスタのゲートと前記薄膜トランジスタの活性層との間にゲート絶縁層が設けられ、前記薄膜トランジスタのゲートは、前記ゲート絶縁層の前記基板から離れた側に設けられている。
【００１３】
一部の実施例では、前記薄膜トランジスタのソース及びドレインは、前記薄膜トランジスタのゲートの前記基板から離れた側に設けられ、前記層間絶縁層は、前記ゲート絶縁層の前記基板から離れた側に設けられている。
【００１４】
一部の実施例では、前記薄膜トランジスタのゲートは、前記薄膜トランジスタのソース及びドレインの前記基板から離れた側に設けられ、前記ゲート絶縁層は、前記層間絶縁層の前記基板から離れた側に設けられている。
【００１５】
一部の実施例では、前記リード構造は、第２の導電構造をさらに含み、前記基板上の前記第２の導電構造の正射影は、前記基板上の前記第１の導電構造の正射影と少なくとも部分的に重なる。
【００１６】
一部の実施例では、前記第１の導電構造は、前記基板に対して前記第２の導電構造と前記導体化された半導体構造との間に設けられている。
【００１７】
一部の実施例では、前記アレイ基板は、前記基板上に設けられた薄膜トランジスタを含み、前記第１の導電構造と前記第２の導電構造のうちの１つは、前記薄膜トランジスタのゲートと同層に設けられ、前記薄膜トランジスタのゲートと同一の材料を含み、他方は、前記薄膜トランジスタのソース及びドレインと同層に設けられ、前記薄膜トランジスタのソース及びドレインと同一の材料を含む。
【００１８】
一部の実施例では、前記導体化された半導体構造は、前記薄膜トランジスタの活性層と同層に設けられている。
【００１９】
一部の実施例では、前記第１の導電構造と前記導体化された半導体構造との間に第１の絶縁層が設けられ、前記第１の導電構造と前記第２の導電構造との間に第２の絶縁層が設けられ、前記第１の絶縁層、前記第２の絶縁層は、前記基板上に順に設けられ、前記導体化された半導体構造は、前記基板の前記第１の絶縁層に近い側に設けられ、前記第１の導電構造は、前記基板から離れた前記第１の絶縁層の側に設けられ、前記第２の導電構造は、前記第２の絶縁層の前記基板から離れた側に設けられている。
【００２０】
一部の実施例では、前記アレイ基板は、前記アレイ基板の延伸方向に平行に設けられた複数のリード構造を含み、各前記リード構造は、１つの第１の導電構造、１つの第２の導電構造、及び１つの前記導体化された半導体構造を含み、各リード構造において、前記第１の導電構造の両側に前記第２の絶縁層と前記第１の絶縁層を貫通するビアがそれぞれ設けられ、前記導体化された半導体構造は、前記ビアを介して前記第２の導電構造と電気的に接続されている。
【００２１】
一部の実施例では、前記アレイ基板は、前記アレイ基板の延在方向と平行に設けられた複数のリード構造を含み、各リード構造は、１つの第１の導電構造を含み、複数の前記リード構造は、１つの共通する第２の導電構造を有し、前記複数のリード構造は、単一の共通する導体化された半導体構造を有し、各第１の導電構造の両側にビアがそれぞれ設けられ、任意の２つの隣接する第１の導電構造の間に前記ビアが１つのみ設けられ、前記ビアが前記第２の絶縁層及び前記第１の絶縁層を貫通し、前記導体化された半導体構造が前記ビアを介して前記第２の導電構造と電気的に接続されている。
【００２２】
一部の実施例では、前記第２の導電構造を形成する材料は金属を含む。
【００２３】
一部の実施例では、前記導体化された半導体構造は、導体化された低温多結晶シリコン層を含む。
【００２４】
一部の実施例では、前記第１の導電構造を形成する材料は金属を含む。
【００２５】
本開示の実施例では、上記アレイ基板を含む表示装置をさらに提供する。
【図面の簡単な説明】
【００２６】
【図１】本開示の実施例によるアレイ基板の概略的な平面構造の概念図である。
【図２】本開示の実施例による図１のアレイ基板のＢ−Ｂ’線に沿ったファンアウト領域のリード構造の例示的な断面図、及び対応する表示領域の薄膜トランジスタの概略断面図である。
【図３】本開示の実施例による図１のアレイ基板のＢ−Ｂ’線に沿ったファンアウト領域のリード構造の例示的な断面図、及び対応する表示領域の薄膜トランジスタの概略断面図である。
【図４】本開示の実施例による図１のアレイ基板のＢ−Ｂ’線に沿ったファンアウト領域のリード構造の例示的な断面図、及び対応する表示領域の薄膜トランジスタの概略断面図である。
【図５】本開示の実施例による図１のアレイ基板のＢ−Ｂ’線に沿ったファンアウト領域のリード構造の例示的な断面図、及び対応する表示領域の薄膜トランジスタの概略断面図である。
【図６】本開示の実施例による図１のアレイ基板のＢ−Ｂ’線に沿った概略断面図である。
【図７】本開示の実施例による図１のアレイ基板のＢ−Ｂ’線に沿った概略断面図である。
【図８】は本開示の実施例による図１のアレイ基板のＢ−Ｂ’線に沿った概略断面図である。
【発明を実施するための形態】
【００２７】
本開示の技術案を当業者がより明確に理解できるよう、以下では図面と具体的な実施形態を組合せてさらに詳細に説明する。
【００２８】
別に定義されない限り、本開示で使用される技術用語又は科学用語は、当業者によって理解される通常の意味である。本開示で使用される「第１の」、「第２の」及び類似の用語はいかなる順序、数、又は重要性も示すものではなく、異なる構成要素を区別するためだけに使用される。「備える」又は「含む」などの類似の単語は、その単語の前に挙げた要素又は物品が、その単語の後に挙げる要素又は物品及びその均等物を包含することを意味するが、他の要素又は物品を排除するものではない。「上」、「下」などは相対的な位置関係を示すものに過ぎず、記載対象の絶対的な位置が変化すると、相対的な位置関係も対応して変化する可能性がある。
【００２９】
図１は本開示の実施例によるアレイ基板の概略的な平面構造の概念図である。図２は図１のアレイ基板のＢ−Ｂ’線に沿ったファンアウト領域のリード構造の例示的な断面図、及び対応する表示領域の薄膜トランジスタの概略断面図である。図３は図１のアレイ基板のＢ−Ｂ’線に沿ったファンアウト領域のリード構造の例示的な断面図、及び対応する表示領域の薄膜トランジスタの概略断面図である。図４は図１のアレイ基板のＢ−Ｂ’線に沿ったファンアウト領域のリード構造の例示的な断面図、及び対応する表示領域の薄膜トランジスタの概略断面図である。図５は図１のアレイ基板のＢ−Ｂ’線に沿ったファンアウト領域のリード構造の例示的な断面図、及び対応する表示領域の薄膜トランジスタの概略断面図である。
【００３０】
図１乃至図５に示すように、本開示の実施例は、アレイ基板を提供する。アレイ基板は、基板２と、基板２上に設けられた少なくとも１つのリード構造１とを含む。リード構造１は、第１の導電構造１１と、基板２上の正射影が、基板２上の第１の導電構造１１の正射影と少なくとも部分的に重なる導体化された半導体構造１３とを含む。一部の実施例では、図２乃至５に示すように、アレイ基板は複数のリード構造１を含む。
【００３１】
図１に示すように、アレイ基板は、表示領域３１と、表示領域３１以外のファンアウト領域３２とを含む。一部の実施例では、上述した少なくとも１つのリード構造１は、アレイ基板のファンアウト領域３２に位置する。ファンアウト領域３２内の配線は、表示領域３１内の配線を、ドライバー集積回路（ＩＣ）３０を介してパッド３４に接続し、ゲート駆動回路（ＧＯＡ）３３内の配線をパッド３４に接続する。
【００３２】
リード構造１は、導体化された半導体構造１３を含み、基板２上の導体化された半導体構造１３の正投影と、基板２上の第１の導電構造１１の正投影とが少なくとも部分的に重なるため、導体化された半導体構造１３は第１の導電構造１１と相互に作用して、平行板コンデンサを形成することができる。言い換えれば、導体化された半導体構造１３と第１の導電構造１１はコンデンサを形成することができる。
【００３３】
平行板コンデンサの静電容量は、以下の式（１）によって求めることができる。
Ｃ＝εＳ／４πｋｄ          （１）
【００３４】
ここで、Ｃは平行板コンデンサの容量であり、Ｓは平行板コンデンサの２つの極板間の正対面積であり、ｄは平行板コンデンサの２つの極板間の距離であり、εは平行板コンデンサの２つの極板間の比誘電率であり、ｋは静電力定数であり、πは円周率である。
【００３５】
上記式（１）によれば、導体化された半導体構造１３と第１の導電構造１１とで形成されるコンデンサに関して、導体化された半導体構造１３の位置及び／又は長さを変更することにより、導体化された半導体構造１３と第１の導電構造１１との正対面積を調整することができ、これにより、第１の導電構造１１の容量を調整することができる。
【００３６】
平行板コンデンサの容量性リアクタンスは、以下の式（２）によって求めることができる。
Ｘｃ＝１／２πｆＣ          （２）
【００３７】
ここで、Ｘｃは平行板コンデンサの容量性リアクタンスであり、πは円周率であり、ｆは平行板コンデンサに印加される交流の周波数であり、Ｃは平行板コンデンサの容量である。
【００３８】
上記式（２）によれば、導体化された半導体構造１３と第１の導電構造１１とで形成されるコンデンサに関して、コンデンサの容量を変更することでコンデンサの容量性リアクタンスを調整することができ、これにより、コンデンサの基板である第１の導電構造１１のインピーダンスを調整することができる。したがって、上記式（１）及び（２）を組み合わせて、アレイ基板の製造中に、導体化された半導体構造１３の位置及び／又は長さを調整することにより第１の導電構造１１のインピーダンスを調整することができる。したがって、アレイ基板が複数の第１の導電構造１１を含む場合、アレイ基板の製造中に各第１の導電構造１１とコンデンサを形成する導電半導体構造１３の位置及び／又は長さを調整することにより当該第１の導電構造１１のインピーダンスを調整でき、これにより、各第１の導電構造１１のインピーダンスは同一又はほぼ同一のインピーダンスを有する。この場合、複数の第１の導電構造１１によって予想される同一のデータ信号、グリッド線信号又はクロック信号を伝送する場合、各第１の導電構造１１が実際に同一又はほぼ同一のデータ信号、グリッド線信号又はクロック信号を出力することを保証できる。これにより、本開示の実施例が提供するアレイ基板を含むディスプレイの表示効果を向上させることができる。
【００３９】
アレイ基板の製造工程を簡略化するために、一部の実施例では、アレイ基板は、基板２上に設けられた薄膜トランジスタを含む。一部の実施例では、第１の導電構造１１は、薄膜トランジスタのゲート２２と同層に設けられ、前記薄膜トランジスタのゲート２２と同一の材料を含む。一部の実施例において、第１の導電構造１１は薄膜トランジスタのソース２３及びドレイン２４と同層に設けられ、前記薄膜トランジスタのソース２３及びドレイン２４と同一の材料を含む。一部の実施例では、半導体化された半導体構造１３は、薄膜トランジスタの活性層２１と同層に設けられている。
【００４０】
一部の実施例では、図２に示すように、第１の導電構造１１が薄膜トランジスタのゲート２２と同層に設けられ、導体化された半導体構造１３が薄膜トランジスタの活性層２１と同層に設けられている場合、薄膜トランジスタのゲート２２と薄膜トランジスタの活性層２１との間にゲート絶縁層３が設けられ、導体化された半導体構造１３が基板２のゲート絶縁層３に近い側に設けられ、第１の導電構造１１が基板２から離れたゲート２２の絶縁層３の側に設けられている。導体化された半導体構造１３は基板２のゲート絶縁層３に近い側に設けられ、第１の導電構造１１はゲート絶縁層３の基板２から離れた側に設けられている。この場合、一部の実施例では、図２に示すように、薄膜トランジスタのソース２３及びドレイン２４と、薄膜トランジスタの活性層２１との間には層間絶縁層４が設けられ、薄膜トランジスタのソース２３及びドレイン２４は、層間絶縁層４の基板２から離れた側に設けられている。この場合、一部の実施例では、図２に示すように、薄膜トランジスタのソース２３及びドレイン２４は、薄膜トランジスタのゲート２２の基板２から離れた側に設けられ、層間絶縁層４は、ゲート絶縁層３の基板２から離れた側に設けられている。しかし、本開示はこれに制限されず、例えば、一部の実施例では、図３に示すように、薄膜トランジスタのゲート２２は、薄膜トランジスタのソース２３及びドレイン２４の基板２から離れた側に設けられ、ゲート絶縁層３は、層間絶縁層４の基板２から離れた側に設けられている。
【００４１】
よって、本開示の上記実施例によれば、ファンアウト領域の導体化された半導体構造１３が第１の導電構造１１の下方に設けられ、導体化された半導体構造１３の第１の導電構造１１下方における位置及び／又は導体化された半導体構造１３の長さを変更することにより、第１の導電構造１１のインピーダンスを調整することができる。これにより、異なる第１の導電構造１１が同一のデータ信号、グリッド線信号、又はクロック信号を出力できることを保証し、本開示の実施例によるアレイ基板を含むディスプレイのディスプレイ効果を向上させることができる。
【００４２】
一部の実施例では、図４に示すように、第１の導電構造１１が薄膜トランジスタのソース２３及びドレイン２４と同層に設けられ、導体化された半導体構造１３が薄膜トランジスタの活性層２１と同層に設けられている場合、薄膜トランジスタの活性層２１と薄膜トランジスタのソース２３及びドレイン２４との間に層間絶縁層４が設けられ、基板２の層間絶縁層４に近い側に導体化された半導体構造１３が設けられ、層間絶縁層４の基板２から離れた側に第１の導電構造１１が設けられている。この場合、一部の実施例では、図４に示すように、薄膜トランジスタのゲート２２と薄膜トランジスタの活性層２１との間にゲート絶縁層３が設けられ、薄膜トランジスタのゲート２２は、ゲート絶縁層３の基板２から離れた側に設けられている。この場合、一部の実施例では、図４に示すように、薄膜トランジスタのソース２３及びドレイン２４は、薄膜トランジスタのゲート２２の前記基板２から離れた側に設けられ、層間絶縁層４は、ゲート絶縁層３の前記基板２から離れた側に設けられている。しかし、本開示はこれに制限されず、例えば、一部の実施例では、図５に示すように、薄膜トランジスタのゲート２２は、薄膜トランジスタのソース２３及びドレイン２４の基板２から離れた側に設けられ、ゲート絶縁層３は、層間絶縁層４の基板２から離れた側に設けられている。
【００４３】
したがって、本開示の上記実施例によれば、導体化された半導体構造１３が第１の導電構造１１の下方に設けられ、導体化された半導体構造１３の第１の導電構造１１の下方における位置及び／又は導体化された半導体構造１３の長さを変更することにより、第１の導電構造１１のインピーダンスを調整することができる。これにより、異なる第１の導電構造１１が同一のデータ信号、グリッド線信号、又はクロック信号を出力できることを保証し、本開示の実施例によるアレイ基板を含むディスプレイのディスプレイ効果を向上させることができる。
【００４４】
一部の実施例では、アレイ基板は、ゲート絶縁層３及び層間絶縁層４のうち基板２からより離れた絶縁層を保護するためのパッシベーション層６をさらに含み、パッシベーション層６は、ゲート絶縁層３及び層間絶縁層４のうち基板２からより離れた絶縁層の基板２から離れた側に設けられている。
【００４５】
一部の実施例では、薄膜トランジスタのソース２３及びドレイン２４の位置は互いに置き換えられると理解されたい。
【００４６】
一部の実施例では、第１の導電構造１１を形成する材料は金属を含む。金属材料は、良好な導電性を有し、導体化された半導体構造１３を用いて第１の導電構造１１のインピーダンスを調整するのに役立ち得る。しかし、本開示はこれに制限されず、第１の導電構造１１の材料には、導体化された半導体構造１３を用いることによって第１の導電構造１１のインピーダンスを調整するのに役立つ良好な導電性を有する任意の材料を含んでよい。
【００４７】
一部の実施例では、導体化された半導体構造１３は、導体化低温多結晶シリコン層を含んでよい。しかし、本開示はこれに制限されない。つまり、本開示の導体化された半導体構造１３は導体化された低温多結晶シリコン層に制限されない。一部の実施例では、導体化された低温多結晶シリコンは、リン、ホウ素などの元素を低温多結晶シリコンにドープすることによって得ることができる。しかし、本開示はこれに制限されず、導体化された低温多結晶シリコンの製造方法は限定されない。
【００４８】
以上を踏まえ、本開示の実施例によるアレイ基板において、基板２上に導体化された半導体構造１３を設けることにより、導体化された半導体構造１３は、少なくとも部分的に第１の導電構造１１に対応するように設けられ、導体化された半導体構造１３と第１の導電構造１１は容量を形成することができる。そして、導体化された半導体構造１３の位置及び／又は長さを変更させることで第１の導電構造１１のインピーダンスを調整することにより、同一のデータ信号、グリッド線信号、又はクロック信号を伝送する異なる第１の導電構造１１が同一のインピーダンスを有することを保証でき、本発明の実施例によるアレイ基板を含むディスプレイの表示効果を向上させることができる。
【００４９】
図６は、図１のアレイ基板のＢ−Ｂ’線に沿った概略断面図である。図７は、図１のアレイ基板のＢ−Ｂ’線に沿った概略断面図である。図８は、図１のアレイ基板のＢ−Ｂ’線に沿った概略断面図である。
【００５０】
図６乃至図８に示すように、本開示の実施例は、基板２と、基板２上に設けられた少なくとも１つのリード構造１とを含むアレイ基板を提供する。リード構造１は、第１の導電構造１１と、導体化された半導体構造１３と、第２の導電構造１２とを含み、基板２上の導体化された半導体構造１３の正投影は基板２上の第１の導電構造１１の正投影と少なくとも部分的に重なり、基板２上の第２の導電構造１２の正投影は基板２上の第１の導電構造１１の正投影と少なくとも部分的に重なる。一部の実施例では、図６乃至８に示すように、アレイ基板は複数のリード構造１を含む。
【００５１】
アレイ基板が、導体化された半導体構造１３と第２の導電構造１２とを含み、基板２上の導体化された半導体構造１３及び第２の導電構造１２の正射影は何れも基板２上の第１の導電構造１１の正射影と少なくとも部分的に重なるため、導体化された半導体構造１３は第１の導電構造１とで１つの平行板コンデンサを形成することができ、第２の導電構造１２も第１の導電構造１１とで１つの平行板コンデンサを形成することができる。言い換えれば、導体化された半導体構造１３及び第２の導電構造１２はそれぞれ第１の導電構造１１とでコンデンサを形成することができる。よって、上記の式（１）及び式（２）によれば、導体化された半導体構造１３と第２の導電構造１２の位置及び／又は長さを変更して第１の導電構造１１のインピーダンスを調整することにより、同一のデータ信号、グリッド線信号、又はクロック信号を伝送する異なる第１の導電構造１１が同一のインピーダンスを有することを保証でき、本発明の実施例によるアレイ基板を含むディスプレイの表示効果を向上させることができる。さらに、後述するように、導体化された半導体構造１３と第２の導電構造１２はそれぞれ第１の導電構造１１とでコンデンサを形成するため、導体化された半導体構造１３と第１の導電構造１１と、および第２の導電構造１２と第１の導電構造とで形成されるコンデンサは、直列または並列に接続することができる。さらに、導体化された半導体構造１３と第１の導電構造１１の位置及び／又は長さを変更することで第２の導電構造１２のインピーダンスを調整することができ、これにより、同一のデータ信号、グリッド線信号、又はクロック信号を伝送する異なる第２の導電構造１２が同一のインピーダンスを有することを保証でき、本開示の実施例によるアレイ基板を含むディスプレイの表示効果を向上させることができる。
【００５２】
本開示の実施例では、図６乃至８に示すように、第１の導電構造１１は、基板２に対して、第２の導電構造１２と導体化された半導体構造１３との間に設けられている。
【００５３】
アレイ基板の製造工程を簡略化するために、一部の実施例では、アレイ基板は、基板２上に設けられた薄膜トランジスタを含む。一部の実施例では、第１の導電構造１１及び第２の導電構造１２の一方は薄膜トランジスタのゲートと同層に設けられ、薄膜トランジスタのゲートと同一の材料を含み、第１の導電構造１１及び第２の導電構造１２の他方は、薄膜トランジスタのソース及びドレインと同層に設けられ、薄膜トランジスタのソース及びドレインと同一の材料を含む。一部の実施例では、導体化半導体１３は、薄膜トランジスタの活性層と同層に設けられている。この場合、一部の実施例では、第１の導電構造１１と導体化された半導体構造１３との間に第１の絶縁層が設けられ、第１の導電構造１１と第２の導電構造１２との間に第２の絶縁層が設けられ、第１の絶縁層及び第２の絶縁層は基板２上に順に設けられ、導体化された半導体構造１３は基板２の第１の絶縁層に近い側に設けられ、第１の導電構造１１は第１の絶縁層の基板２から離れた側に設けられ、第２の導電構造１２は第２の絶縁層の基板２から離れた側に設けられている。
【００５４】
具体的に、以下では、第１の導電構造１１が薄膜トランジスタのゲートと同層に設けられ、第２の導電構造１２が薄膜トランジスタのソース及びドレインと同層に設けられ、導体化された半導体構造１３が薄膜トランジスタの活性層と同層に設けられている場合を例として、第１の導電構造１１、第２の導電構造１２、及び導体化された半導体構造１３の位置について具体的に説明する。しかし、本開示はこれに制限されない。例えば、一部の実施例では、図５の実施例と同様に、第１の導電構造１１は薄膜トランジスタのソース及びドレインと同層に設けられ、第２の導電構造１２は薄膜トランジスタのゲートと同層に設けられ、導体化された半導体構造１３は薄膜トランジスタの活性層と同層に設けられている。
【００５５】
図６に示すように、図３の実施例と同様に、第１の導電構造１１が薄膜トランジスタのゲートと同層に設けられ、第２の導電構造１２が薄膜トランジスタのソース及びドレインと同層に設けられ、導体化された半導体構造１３が薄膜トランジスタの活性層と同層に設けられた場合、薄膜トランジスタのゲートと活性層との間にゲート絶縁層３（第１の絶縁層に対応する）が設けられ、薄膜トランジスタのゲートと薄膜トランジスタのソース及びドレインとの間に層間絶縁層４（第２の絶縁層に対応する）が設けられ、ゲート絶縁層３及び層間絶縁層４が基板２上に順に設けられ、導体化された半導体構造１３が基板２のゲート絶縁層３に近い側に設けられ、第１の導電構造１１がゲート絶縁層３の基板２から離れた側に設けられ、第２の導電構造１２が層間絶縁層４の基板２から離れた側に設けられている。
【００５６】
よって、上記本開示の実施例によるアレイ基板では、第２の導電構造１２が第１の導電構造１１の上方に設けられ、導体化された半導体構造１３が第１の導電構造１１の下部に設けられている。したがって、第１の導電構造１１のインピーダンスを調整する必要があるときには、アレイ基板の製造時に第１の導電構造１１の上方に位置する第２の導電構造１２の位置及び／又は長さを調整し、第１の導電構造１１の下方に位置する導体化された半導体構造１３の位置及び／又は長さを調整することにより、第１の導電構造１１のインピーダンスを調整し、これにより、異なる第１の導電構造１１が同一のデータ信号、グリッド線信号又はクロック信号を出力できることを保証し、本開示の実施形態によるアレイ基板を含むディスプレイの表示効果を改善する。また、図６に示す実施例では、導体化された半導体構造１３と第１の導電構造１１とで形成されるコンデンサ、及び第２の導電構造１２と第１の導電構造１１とで形成されるコンデンサが直列に接続されているため、導体化された半導体構造１３及び第１の導電構造１１の位置及び／又は長さを調整して、これら２つのコンデンサの容量性リアクタンスをそれぞれ調整することにより、第２の導電構造１２のインピーダンスを調整し、これにより、同一のデータ信号、グリッド線信号、又はクロック信号を伝送する異なる第２の導電構造１２が同一のインピーダンス有し、本開示の実施例によるアレイ基板を含むディスプレイの表示効果を向上させることができる。
【００５７】
本開示の実施例では、第１の導電構造１１及び第２の導電構造１２は、データ信号、グリッド線信号、又はクロック信号を伝送するように設けられている。しかし、本開示はこれに制限されず、第１の導電構造１１又は第２の導電構造１２は他の信号を伝送するように設けられてもよい。
【００５８】
一部の実施例では、アレイ基板は、前記アレイ基板の延伸方向に平行に設けられた複数のリード構造１を含み、各リード構造１は、１つの第１の導電構造１１を含み、各第１の導電構造１１の両側には、第１の絶縁層及び第２の絶縁層を貫通するビア５がそれぞれ設けられ、これにより、導体化された半導体構造１３はビア５を通じて第２の導電構造１２に接続されている。
【００５９】
一部の実施例では、図７に示すように、アレイ基板は、前記アレイ基板の延伸方向に平行に設けられた複数のリード構造１を含み、各リード構造１は、１つの第１の導電構造１１と、１つの第２の導電構造１２と、１つの導体化された半導体構造１３とを含む。この場合、各リード構造１において、第１の導電構造１１の両側にビア５がそれぞれ設けられ、つまり、各第１の導電構造１１は、ゲート絶縁層３及び層間絶縁層４を貫通する２つのビア５に対応し、これにより、第２の導電構造１２は、２つのビア５を介して導体化された半導体構造１３に電気的に接続されて、第２の導電構造１２及び導体化された半導体構造１３により第１の導電構造１１を囲むシールリングが構成される。このとき、静電遮蔽原理により、シールリングが第１の導電構造１１を外部から遮断することができ、これにより、第１の導電構造１１を外部の静電的損傷から保護し、本開示の実施形態によるアレイ基板の寿命を向上させることができる。
【００６０】
一部の実施例では、図８に示すように、アレイ基板は、アレイ基板の延伸方向に平行に設けられた複数のリード構造１を含み、各リード構造は１つの第１の導電構造１１を含み、前記複数のリード構造１は、単一の共通する第２の導電構造１２を有し、前記複数のリード構造１は、単一の共通する導体化された半導体構造１３を有する。この場合、第１の導電構造１１の両側にビア５がそれぞれ設けられ、任意の隣接する２つの第１の導電構造１１の間に１つのビア５のみが設けられている。このような構造により、各シールリングの面積を増加させることができ、第１の導電構造１１を外部の静電的損傷からより確実に保護することができ、本開示の実施形態によるアレイ基板の寿命を向上させることができる。
【００６１】
また、図７及び図８に示す実施例では、導体化された半導体構造１３と第１の導電構造１１とで形成されるコンデンサ及び第２の導電構造１２と第１の導電構造１１とで形成されるコンデンサが並列接続されているため、導体化された半導体構造１３及び第１の導電構造１１の位置及び／又は長さを調整して、これら２つのコンデンサの容量性リアクタンスをそれぞれ調整することにより、第２の導電構造１２のインピーダンスを調整することができ、これにより、同一のデータ信号、グリッド線信号又はクロック信号を伝送する異なる第２の導電構造１２が同一のインピーダンスを有し、本開示の実施形態によるアレイ基板を含むディスプレイの表示効果を向上させることができる。
【００６２】
一部の実施例では、第１の導電構造１１及び第２の導電構造１２を形成する材料は金属を含む。金属材料は良好な導電性を有し、導体化された半導体構造１３及び第２の導電構造１２を用いて第１の導電構造１１のインピーダンスを調整し、導体化された半導体構造１３及び第１の導電構造１１を用いて第２の導電構造１２のインピーダンスを調整するのに役立つ。しかし、本開示はこれに制限されない。第１の導電構造１１を形成する材料は、任意の導電性の良い材料及び導体化された半導体構造１３及び第２の導電構造１２を用いて第１の導電構造１１のインピーダンスを調整する材料を含んでもよく、第２の導電構造１２を形成する材料は、任意の導電性の良い材料及び導体化された半導体構造１３及び第１の導電構造１１を用いて第２の導電構造１２のインピーダンスを調整するのに役立つ材料を含んでよい。
【００６３】
一部の実施例では、導体化された半導体構造１３は、導体化された低温多結晶シリコン層を含んでもよい。しかしながら、本開示はこれに制限されず、つまり、本開示の導体化された半導体構造１３は、導体化低温多結晶シリコン層に限定されない。一部の実施例では、導体化された低温多結晶シリコンは、リン、ホウ素などの元素を低温多結晶シリコンにドープすることによって得られる。しかし、本開示はこれに制限されず、つまり、導体化された低温多結晶シリコンの製造方法は限定しない。
【００６４】
以上を踏まえ、本開示の実施例で提供するアレイ基板において、基板２上に導体化された半導体構造１３、第１の導電構造１１、及び第２の導電構造１２を順に設け、そして、導体化された半導体構造１３、第２の導電構造１２を、それぞれ第１の導電構造１１に少なくとも部分的に対応するように設けることにより、導体化された半導体構造１３及び第２の導電構造１２はそれぞれ第１の導電構造１１と容量を形成する。その後、導体化された半導体構造１３及び第２の導電構造１２の位置及び／又は長さを変更することにより、第１の導電構造１１のインピーダンスを調整することができ、これにより、同一のデータ信号、グリッド線信号又はクロック信号を伝送する異なる第１の導電構造１１が同一のインピーダンスを有することを保証し、本開示の実施例によるアレイ基板を含むディスプレイの表示効果を向上させることができる。この他、導体化された半導体構造１３及び第２の導電構造１２の位置及び／又は長さを変更することにより、第２の導電構造１２のインピーダンスを調整することができ、これにより、同一のデータ信号、グリッド線信号又はクロック信号を伝送する異なる第２の導電構造１２が同一のインピーダンスを有することを保証し、本開示の実施例によるアレイ基板を含むディスプレイの表示効果を向上させることができる。
【００６５】
本開示の実施例は、上述した本開示の実施例によるアレイ基板を含むディスプレイデバイスをさらに提供する。上述した本開示の実施例によるアレイ基板を備えることから、本開示の実施例による表示装置が表示する画像はより優れた表示効果を有する。
【００６６】
上記の表示装置は、液晶パネル、電子ペーパー、携帯電話、タブレット、テレビ、ディスプレイ、ノート型パソコン、デジタルフォトフレーム、カーナビゲーション等、表示機能を有するいかなる製品又は部品であってもよい。
【００６７】
以上の実施例は本開示の原理を説明するために用いた例示的な実施例に過ぎず、本公開はこれらに限定されないことが理解されよう。当業者にとって、本公開の精神と実質的な状況を逸脱しない範囲で種々の変形と改良が可能であり、本公開の請求範囲にはそれらの変形と改良も含まれるものとみなされる。
【符号の説明】
【００６８】
１  リード構造
２  基板
３  ゲート絶縁層
４  層間絶縁層
５  ビア
６  パッシベーション層
１１  導電構造
１２  導電構造
１３  半導体構造
２１  活性層
２２  ゲート
２３  ソース
２４  ドレイン
３０  ドライバー集積回路（ＩＣ）
３１  表示領域
３２  ファンアウト領域
３３  ゲート駆動回路（ＧＯＡ）
３４  パッド
【図１】
2021532388.tif 000003
【図２】
2021532388.tif 000004
【図３】
2021532388.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2021532388.tif 000009
【図８】
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【国際調査報告】
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2021532388.tif 000012
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