(57)【要約】本発明は、ゲート構造及びその製造方法に関する。特には、本発明は、電界効果トランジスタ（ＦＥＴ）のゲート構造に関するものであり、一律の方法を用いて、同一の活性層を有する電界効果トランジスタが、共通の基板ベース上に、デプレッション型、、エンハンスメント型、低雑音型、として構成できる。本発明に係るゲート構造は、基板、圧電活性層（１１２、２１２）、パッシベーション層（１２０、２２０）、接触要素（１４０、２４０）、カバー層（１５０、２５０）、を備える。活性層の上に配置された少なくとも１つの層は、接触要素の周囲の領域において、｜σ｜＞２００ＭＰａの垂直張力で引張応力又は圧縮応力をかけられており、接触要素の周囲の領域における個々の応力を介して、パッシベーション層と活性層との間の境界領域に結果として生じる力がかかり、これは、圧電効果を介して、接触要素の下の領域における活性層内の電子密度に影響を与える。【選択図】図２【特許請求の範囲】
【請求項１】
ゲート構造であって、
ａ）基板（１１０、２１０）、
ｂ）前記基板（１１０、２１０）上に配置されている、圧電活性層（１１２、２１２）、
ｃ）前記圧電活性層（１１２、２１２）上に配置され、１０ｎｍから１０００ｎｍの間の厚みを有する、パッシベーション層（１２０、２２０）であって、
前記パッシベーション層（１２０、２２０）は、前記パッシベーション層（１２０、２２０）全体を通って、前記圧電活性層（１１２、２１２）の方向に延在する凹部（１２２、２２２）を有し、
前記凹部（１２２、２２２）は、前記圧電活性層（１１２、２１２）への境界上に、１０ｎｍから５００ｎｍの間の幅を有するパッシベーション層、
ｄ）前記凹部（１２２、２２２）の内部に配置されている、接触要素（１４０、２４０）であって、
前記接触要素（１４０、２４０）は、前記圧電活性層（１１２、２１２）から前記パッシベーション層（１２０、２２０）の上まで延在する接触要素、
ｅ）前記パッシベーション層（１２０、２２０）の上で前記接触要素（１４０、２４０）を覆おうカバー層（１５０、２５０）
を備え、
ｆ）前記圧電活性層（１１２、２１２）の上に配置されている少なくとも１つの層（１２０、２２０、１５０、２５０、２３０）は、前記接触要素（１４０、２４０）の周囲の領域において、｜σ｜＞２００ＭＰａの垂直応力で、引張応力をかけられているか、又は圧縮応力をかけられており、
前記接触要素（１４０、２４０）の周囲の領域における個々の応力を介して、結果として生じる力は、前記パッシベーション層（１２０、２２０）と前記圧電活性層（１１２、２１２）との間の境界領域上にかかり、
これは、圧電効果を介して、前記接触要素（１４０、２４０）の下の領域における圧電活性層（１１２、２１２）内の電子密度に影響を及ぼし、
応力をかけられた層の前記垂直応力は、±４ＧＰａの間の範囲にあり、
ｇ）前記パッシベーション層（１１２、２２０）の厚みと、前記凹部（１２２、２２２）の前記圧電活性層（１１２、２１２）への境界上の幅との間の比は、１．５：１と４：１との間である、
ゲート構造。
【請求項２】
請求項１に記載のゲート構造であって、前記パッシベーション層（１２０、２２０）は、｜σ｜＞１ＧＰａの垂直応力で、高い圧縮応力又は引張応力をかけられている誘電体層として形成されている、ゲート構造。
【請求項３】
請求項１に記載のゲート構造であって、中間層（２３０）を更に含み、
前記中間層（２３０）は、前記接触要素（２４０）と前記パッシベーション層（２２０）との間に形成されている、ゲート構造。
【請求項４】
請求項１に記載のゲート構造を有するＥ型トランジスタ（１００）であって、前記パッシベーション層（１２０）は、σ＜−１ＧＰａの垂直応力で、高い圧縮応力をかけられている誘電体層として形成されており、前記カバー層（１５０）は、σ＜−２００ＭＰａの垂直応力で圧縮応力をかけられている誘電体層として形成されている、Ｅ型トランジスタ。
【請求項５】
請求項３に記載のゲート構造を有するＥ型トランジスタ（２００）であって、
前記パッシベーション層（２２０）は、−１ＧＰａ≦σ≦１ＧＰａの垂直応力で、引張応力のない状態、又は中程度の圧縮応力、若しくは中程度の引張応力をかけられている誘電体層として形成されており、前記中間層（２３０）は、σ＜−１ＧＰａの垂直応力で、高い圧縮応力をかけられている誘電体層として形成されており、前記カバー層（２５０）は、σ＜−２００ＭＰａの垂直応力で圧縮応力をかけられている誘電体層として形成されている、Ｅ型トランジスタ。
【請求項６】
請求項１に記載のゲート構造を有するＤ型トランジスタであって、
前記パッシベーション層（１２０）は、２００ＭＰａ＜σ≦１ＧＰａの垂直応力で、中程度の引張応力をかけられている誘電体層として形成されており、前記カバー層（１５０）は、σ＞２００ＭＰａの垂直応力で引張応力をかけられている誘電体層として形成されている、Ｄ型トランジスタ。
【請求項７】
請求項３に記載のゲート構造を有するＤ型トランジスタであって、前記中間層（２３０）及び前記カバー層（２５０）は、σ＞１ＧＰａの垂直応力で、高い引張応力をかけられている誘電体層として形成されており、前記パッシベーション層（２２０）は、又は−１ＧＰａ＜σ≦１ＧＰａの垂直応力で、引張応力のない状態、又は中程度の圧縮応力、若しくは中程度の引張応力をかけられている誘電体層として形成されている、Ｄ型トランジスタ。
【請求項８】
請求項１に記載のゲート構造を有するＬＮ型トランジスタであって、前記パッシベーション層（１２０）及び前記カバー層（１５０）は、−１ＧＰａ≦σ＜−２００ＭＰａの垂直応力で、中程度の圧縮応力をかけられている誘電体層として形成されている、ＬＮ型トランジスタ。
【請求項９】
請求項３に記載のゲート構造を有するＬＮ型トランジスタであって、前記中間層（２３０）及び前記カバー層（２５０）は、−１ＧＰａ≦σ＜−２００ＭＰａの垂直応力で、中程度の圧縮応力をかけられている誘電体層として形成されており、前記パッシベーション層（２２０）は、０ＧＰａ≦σ≦１ＧＰａの垂直応力で、引張応力のない状態又は中程度の引張応力をかけられている誘電体層として形成されている、ＬＮ型トランジスタ。
【請求項１０】
回路装置であって、
ａ）
少なくとも１つの、請求項４又は５に記載のＥ型トランジスタ（１００、２００）、及び
少なくとも１つの、請求項６又は７に記載のＤ型トランジスタを備え、
前記Ｅ型トランジスタ（１００、２００）及び前記Ｄ型トランジスタは、共通の基板（１１０、２１０）上に配置されているか、又は、
ｂ）
少なくとも１つの、請求項４又は５に記載のＥ型トランジスタ（１００、２００）、及び
少なくとも１つの、請求項８又は９に記載のＬＮ型トランジスタを備え、
前記Ｅ型トランジスタ（１００、２００）及び前記ＬＮ型トランジスタは、共通の基板（１１０、２１０）上に配置されているか、又は
ｃ）
少なくとも１つの、請求項６又は７に記載のＤ型トランジスタ、及び
少なくとも１つの、請求項８又は９に記載のＬＮ型トランジスタを備え、
前記Ｄ型トランジスタ及び前記ＬＮ型トランジスタは、共通の基板（１１０、２１０）上に配置されている、
回路装置。
【請求項１１】
ゲート構造を製造するための方法であって、
ａ）基板（１１０、２１０）に、基板（１１０、２１０）上に配置される圧電活性層（１１２、２１２）を設ける工程、
ｂ）前記活性層（１１２、２１２）の上に第一の応力値を有する誘電体パッシベーション層（１２０、２２０）を適用する工程であって、
前記パッシベーション層（１２０、２２０）は、１０ｎｍから１０００ｎｍの間の厚みを有する工程、
ｃ）前記パッシベーション層（１２０、２２０）に凹部（１２２、２２２）を形成する工程であって、
前記凹部（１２２、２２２）は、前記パッシベーション層（１２０、２２０）全体を通って、前記活性層（１１２、２１２）の方向に延在し、前記活性層（１１２、２１２）への境界上に１０ｎｍから５００ｎｍの間の幅を有し、
前記パッシベーション層（１２０、２２０）の厚みと、前記凹部（１２２、２２２）の前記活性層（１１２、２１２）への境界上の幅との間の比は、１．５：１と４：１との間である工程、
ｄ）前記凹部（１２２、２２２）の内部に配置される接触要素（１４０、２４０）を形成する工程であって、
前記接触要素（１４０、２４０）は、前記活性層（１１２、２１２）から前記パッシベーション層（１２０、２２０）の上まで延在する工程、
ｅ）第２の応力値を有するカバー層（１５０、２５０）を適用する工程であって、
前記カバー層は、前記パッシベーション層（１２０、２２０）の上で、前記接触要素（１４０、２４０）の上を覆う工程、
を備え、
ｆ）少なくとも１つの前記活性層（１１２、２１２）の上に配置されている層（１２０、２２０、１５０、２５０）の形成は、前記接触要素（１４０、２４０）の周囲の領域において、｜σ｜＞２００ＭＰａの垂直応力で、引張応力をかけられているか、又は圧縮応力をかけられている状態で行われ、前記接触要素（１４０、２４０）の周囲の領域における個々の応力を介し、結果として生じる力が前記パッシベーション層（１２０、２２０）と前記活性層（１１２、２１２）との間の境界領域上にかかり、これは、圧電効果を介して前記接触要素（１４０、２４０）の下の領域における活性層（１１２、２１２）内の電子密度に影響を及ぼし、
応力をかけられた層の前記垂直応力は、±４ＧＰａの間の範囲にある、方法。
【請求項１２】
請求項１１に記載のゲート構造を製造するための方法であって、
前記凹部（２２２）の内部に配置される接触要素（２４０）を形成する工程の前に、さらに次の工程を備える、方法。
A）前記凹部（２２２）の内部に第３の応力を有する中間層（２３０）を適用する工程であって、前記中間層（２３０）は、前記接触要素（２４０）と前記パッシベーション層（２２０）との間に形成される、工程
B）前記中間層（２３０）に第二の凹部（２３２）を形成する工程であって、前記第二の凹部（２３２）は、中間層（２３０）全体を通って前記活性層（２１２）の方向に延在する、工程
【請求項１３】
請求項１０に記載の回路装置の製造のための集積化方法であって、
請求項４から９に記載の、少なくとも２種類の異なるトランジスタ（１００、２００）が、請求項１１又は１２に記載の方法で、共通の基板（１１０、２１０）上に製造される方法。
【発明の詳細な説明】
【技術分野】
【０００１】
説明
本発明は、ゲート構造及びその製造のための方法に関する。
特には、本発明は、電界効果トランジスタのゲート構造（ＦＥＴ）に関し、同一の活性層を有する電界効果トランジスタを、デプレッション型、すなわちＤ型、エンハンスメント型、すなわちＥ型、及び低雑音型、すなわちＬＮ型として、共通の基板ベース上に、一律の方法を用いて構築することができる。
【背景技術】
【０００２】
先行技術
特に、電界効果トランジスタ（ＦＥＴ）に関して、ＦＥＴをトリガーするために用いられる接続は、ゲートとして知られている。
更なる接続は、ソース及びドレインである。
ドレインとソースとの間の電流の流れは、ゲートに印可される電圧を変化させることによって制御できる。
個々の接続は、スイッチ要素の電気的な接触を可能にし、電極として、アクティブなスイッチイグ領域へ供給される電圧及び電流を誘導する。
このため、ゲート接続は制御電極又は制御接続として知られている。
ゲート接続の構造設計と関連するスイッチ要素への組み込みは、ゲート構造として知られている。
【０００３】
Ｔ字型ゲート構造、すなわちＴゲートは、ＵＳ２００２／００４８８５８Ａ１により知られている。
その中で、半導体構成要素（例えば、金属半導体電界効果トランジスタ、又はＭｅＳＦＥＴ）、高電子移動度トランジスタ、すなわちＨＥＭＴ、等の導電性ゲート領域は、Ｔ−ゲートと呼ばれ、その上部領域は、基底部上の領域よりも広い（すなわち、半導体構成要素の活性領域と直接接触しているか又はゲート絶縁体を介して離れて接触している）。
そのような配置の利点は、半導体構成要素におけるゲートの狭い領域を介して、極めて短いチャネル長を実現できることであり、その結果として、Ｔ−ゲートの高い導電性は、より広い上部ゲート領域を介して、高いスイッチングスピードを可能にしながら（ほとんど損失のないゲート容量の充電及び放電により）、高い動作周波数及び高いトランスコンダクタンスを達成することができる。
【０００４】
ＵＳ５，０５３，３４８Ａには、自己整合ＴゲートＨＥＭＴを製造するための方法が開示されている。
ＵＳ２０１３／０１０５８１７Ａ１号もまた、Ｔ−ゲート構造を有するＨＥＭＴを開示している。
歪平衡窒化物−ヘテロ接合トランジスタ（ＨＦＥＴ）が、ＵＳ７，０３０，４２８Ｂ２により知られている。
パワーＦＥＴ及びその製造のための方法が、ＵＳ２０１７／０１３３４７１Ａ１により知られている
Ｃｈｏらは、遮断状態でリーク電流が低いＡｌＧａＮ／ＧａＮのＨＥＭＴを開示している（Cho, S.-J. et al., 「Low off-state Leakage Currents in AlGaN/GaN High Electron Mobility Transistors By Employing A Highly Stressed SiNx Surface Passivation Layer」, WoDIM, 27-30 June 2016）。
【０００５】
いわゆる短チャネルＨＦＥＴの場合、特にはゲート長が顕著に短い場合、ショットキー又はＭＩＳ接触の遮断領域は、チャネルを通る電流の流れを制御するのに十分でない可能性がある。
典型的には、先行技術では、半導体材料に局所的なゲート凹部を用いるか又は他の方法を用い、これによりゲート下の電子密度の局所的な減少がもたらされるか、又はこれによりゲートをＦＥＴのチャネル領域に物理的に近付けることが可能になる。
しかしながら、結果として、ゲート下の電子密度もまた、連続的にオン状態でマイナスの影響を受ける。
【０００６】
ゲート下の有効電子密度に関する接続の更なる問題が、自己ブロッキングＨＥＭＴ又はＨＦＥＴの形成の間に発生する。
典型的には、これに関し、トランジスタのピンチオフ電圧のレベルと可能な限り低いオン抵抗との間に、最適な妥協点を設定しなければならない。
バランスを取るためのひとつの方法は、ショットキーバリアの電界によるゲート下の直下の領域のデプレッションに基づく。
この目的のため、ゲート接続は、２ＤＥＧ状態にかなり近づける必要があり、それによって、本来的に形成される空間電荷ゾーンが、ゲート電圧０Ｖで２ＤＥＧを枯渇させることができるようになり、トランジスタが遮断する。
チャネルのこの形状変化により、ゲート直下の最大可能電子濃度が減少し、ゲート容量が顕著に増加し、ゲート電極に直接に近接する電界がはるかに高くなり、これによって、今度は、信頼性の問題となる。
したがって、ゲート電極をより近づけるために、短チャネルＨＦＥＴに対する方法と同様に、半導体材料に局所的なゲート凹部を用いるか、又は構築が困難であるｐ−ゲート構造が用いられる。
しかしながら、この方法の欠点は、ここでトランジスタのオン状態におけるゲート下の電子密度及びゲート容量が、今度はマイナスの影響を受ける点である。
【０００７】
ＦＥＴは、デプレッション型、すなわちＤ型と、エンハンスメント型、すなわちＥ型との間で、基本的には区別がされる。
デプレッション型トランジスタ（Ｄ型トランジスタ）は、「常時オン」である。
エンハンスメント型トランジスタ（Ｅ型トランジスタ）は、「常時オフ」である。
これらのトランジスタは、その寄生抵抗が低いため、例えば、パワーアンプ、すなわちＰＡ等のＨＦパワートランジスタとして用いられる。
集積電子論理回路を実現するために、両方のトランジスタ型を共通の基板上に構成することが好ましく、そのようにすることで、集積電子論理回路を製造することができる。
しかしながら、２つのトランジスタ型は、一般にそれらの内部構造とそれらの電気的特性に関して、ともに異なるため、このような組み合わせを達成することはたいていは困難である。
特には、共通のエピタキシャルウェハ上への、自己ブロッキング及び自己導電性トランジスタの集積化は、プロセス技術にとって特別なチャレンジを呈するものである。
【０００８】
典型的には、このようなＥ／Ｄ集積化では、自己導電性Ｄ型トランジスタのために、エピタキシャル構造を、エピタキシャル成長させ、次いで、実際の構造化プロセスの間に、電子特性を局所的に変化させるために、ゲート凹部のエッチングを用いることによって、又は半導体材料内へのイオン注入を介して、ゲート下の領域を局所的に変更する。
このような電子特性の変更により、バスチャネル内の電子密度の低減が可能となり、また、ゲート容量が増加する。
ゲート領域のショットキー又はＭＩＳ構造のデプレッションゾーンとの組み合わせにおいて、これは、製造されるトランジスタ（Ｅ型トランジスタ）の自己ブロッキング挙動を導く可能性がある。
【０００９】
しかしながら、局所的なイオン注入は特に、非常に時間及びコストがかかる。
さらに、これらの集積方法は、ゲート下の電子密度が、トランジスタのオン状態において、マイナスの影響を受ける可能性があること、及び、ゲートの容量及びゲート近くの電界を確実に増加させる可能性があること意味をもする。
【００１０】
上記に示したエンハンスメント型ＦＥＴ及びデプレッション型ＦＥＴと同様、活性層の電子密度を介して、更なるトランジスタ型を記述することができ、ここでは、トランスコンダクタンスの最大値が、電圧ＵＧＳ０Ｖで、スイッチング挙動において生じる（ＬＮ型又はニュートラル型）。
ＬＮトランジスタは、低雑音増幅器回路、すなわちＬＮＡを構築するために特に適している。
【００１１】
特に、モノリシックマイクロ波集積回路（ＭＭＩＣ）の領域では、パワートランジスタ及び低雑音小信号トランジスタの両方を、基板上にモノリシックに集積化するすることが望ましい。
この機能により、送信及び受信要素を共通のチップ上に、すなわち、共通の基板上に又はエピタキシーベースに、集積化することが可能となる（送受信器）。
両方のトランジスタの型は、通常それらの構造の観点で異なっている。
パワーアンプ、すなわちＰＡは、通常自己ブロッキング性であり、一方低雑音トランジスタは、ニュートラルなスイッチング挙動を有するよう設計される。
この集積化技術（ＰＡ／ＬＮＡ集積化）は、上記に記載されたものと同様の、技術的なステップを必要とする。
しかしながら、それ以外の場合、複雑な回路装置に関しては、共通の基板又はエピタキシーベース上に、上記に示したすべてのトランジスタの型を集積化するオプション（Ｅ／Ｄ／ＬＮ集積化）が、確実に望まれる。
ここで、例えば、対応する論理回路を、転送された信号の直接処理及び変換のために、チップ上に集積化することもできる。
【００１２】
多くのマイクロ波アプリケーションにとって、自己ブロッキングトランジスタは、回路設計の複雑さを顕著に低減するため、非常に利益が大きい。
【００１３】
これまでのところ、従来の技術は、トランジスタの最大電流を顕著に低減させ、かつ、ゲート容量を著しく増大させることにつながるため、この自己ブロッキングの概念は一般に用いられていなかった。
これらの特性は、カットオフ周波数を低減し、したがって、マイクロ波特性を弱める。
【００１４】
発明の開示
したがって、本発明の目的は、説明した先行技術の欠点を克服するか、又は少なくとも著しく低減する代替的なゲート構造を提供することである。
特には、電界効果トランジスタのゲート構造が提供され、ゲート構造は、同じ活性層を有し、共通の構造のデプレッション型、エンハンスメント型、及び／又は低ノイズ型トランジスタを共通の基板ベース上に、一律の方法で、許容する。
概して、したがって、目的は、エピタキシーによってではない技術によって、特定の可変しきい値電圧を有する、トランジスタの集積化を可能にすることである。
ゲート構造を形成するために取られる方法は、トランジスタのオン状態におけるゲート下の電子密度に影響を及ぼさないか、又は低いレベルの影響であるべきであり、すなわち、ゲートとドレインとの間の領域と同様、ソースとゲートの間の領域の電子分布密度は、しきい値電圧の選択から完全に切り離されているべきである。
したがって、ＦＥＴ、及びこのようなＦＥＴを製造するための方法が開示され、ここで、本発明に係るＦＥＴ及びこのようなＦＥＴを製造するため方法は、本発明に係るゲート構造（ゲート構造及び製造方法）を備える。
【００１５】
本発明によれば、これらの目的は、本出願のクレーム第１項及びクレーム第１１項の特徴により達成される。
本発明の有利な実施形態は、従属請求項に含まれる。
【００１６】
本発明に係るゲート構造は、基板、基板上に配置されている圧電活性層、活性層上に配置され、１０ｎｍから１０００ｎｍの間の厚みを有するパッシベーション層、及び、パッシベーション層の上で接触要素を覆うカバー層を備え、
パッシベーション層は、パッシベーション層全体を通って、活性層の方向に延在する凹部を有し、
凹部は、活性層への境界上に、１０ｎｍから５００ｎｍの間の幅を有し、接触要素は凹部の内部に配置されており、
接触要素は、活性層からパッシベーション層の上まで延在し、
活性層の上に配置されている少なくとも１つの層は、前記接触要素の周囲の領域において、｜σ｜＞２００ＭＰａの垂直応力で引張応力をかけられているか、又は圧縮応力をかけられており、
接触要素の周囲の領域における個々の応力を介して、結果として生じる力は、前記パッシベーション層と活性層との間の境界領域上にかかり、
これは、圧電効果を介して、接触要素の下の領域における活性層内の電子密度に、影響を及ぼし、
応力をかけられた層の垂直応力は、±４ＧＰａの間の範囲にあり、
パッシベーション層の厚みと、凹部の活性層への境界上の幅との間の比は、１．５：１と４：１との間である。
【００１７】
好ましくは、基板はＳｉＣから構成される。同様に好ましくは、基板は、Ｓｉ、サファイア、ＧａＮ及びＡｌＮで作られる。
【００１８】
主な電気的スイッチング及び伝導プロセスは、活性層で行われる。
活性層は、さまざまなドーピングを有する、異なる半導体材料で作られた複数の異なる構造の領域又はゾーンを備えることができる。
好ましくは、活性層は、半導体材料としてＡｌＧａＮ／ＧａＮを含むことができる。
ＡｌＮ／ＧａＮ、ＩｎＡｌＮ／ＧａＮ、並びに、その他のＩｎ、Ａｌ、Ｎ、及びＧａの三元又は四元化合物の活性層は、さらに好ましい材料複合体として使用することができる。
二元化合物では、それぞれの材料のシェアは０％から１００％の間である。
活性層は、少なくとも１つの圧電材料を備え、これは変形させられると、材料の電気極性が変化する。
【００１９】
具体的には、パッシベーション層は、基板からは離れた活性層の面で、活性層を空間的にかつ機能的に区切るパッシブ層を表す。
ここで、パッシブとは、この層がスイッチング要素内の電荷輸送に影響を及ぼさない、又は影響のレベルが少ないことを意味する。
パッシベーション層の典型的な例は、誘電体パッシベーション層であり、好ましくは、ＳｉＮｘで作られている。
同様に、好ましくは、このようなパッシベーション層は、ＳｉＯｘ、ＳｉＮｘＯｙ、Ａｌ２Ｏ３、ＺｎＯ、フルオロケイ酸ガラス（ＦＳＧ）、ベンゾシクロブテン（ＢＣＢ）又はポリイミド（ＰＩ）を含む。
パッシベーション層はまた、スペーサー層ともできる。
パッシベーション層の好ましい厚さは、１０ｎｍから１０００ｎｍの間である。
【００２０】
好ましくは、パッシベーション層は、｜σ｜＞１ＧＰａの垂直応力で、高い圧縮応力又は引張応力をかけられている誘電体層として形成されている。
特には、パッシベーション層は、後続のすべての構造化ステップで、活性層の表面全体の上に形成されるベース層とでき、ここで、ウェハに適用されるすべてのゲート構造は、このパッシベーション層に基づいて、構築される。
例えば、集積化構造を製造するための方法では、活性層、及び、その上に配置された高い圧縮応力又は引張応力をかけられているパッシベーション層が、基板の表面上に適用され、複数の本発明に係るゲート構造の製造のために、最初のベースとして機能する。
【００２１】
本発明によれば、パッシベーション層内に凹部が配置され、凹部は、パッシベーション層全体を通って、活性層の方向に延在している。
この凹部は、いわゆる「ゲートトレンチ」であり、「ゲートホール」又は「ゲートビア」ともしても知られ、中間層を介して活性ゾーンへの電気的アクセスを可能にする。
中間層内のこの開口部には、接触要素が配置される。
好ましくは、凹部は、下の層との境界で１０ｎｍ〜５００ｎｍの幅を有する。
凹部の側壁の入射角は、好ましくは９０°から３０°の間であり、９０°の角度で、凹部の側壁は下の層に対して垂直に配置される。
【００２２】
接触要素は、凹部の内部に配置され、活性層からパッシベーション層の上まで延在している。
好ましくは、本発明に係るゲート構造に関し、これはＴゲートであり、ここで、接触要素はＴ字形状として形成される。
ここで、Ｔ字形状は一般に非常に広く解釈され、特には、このような構造は、マッシュルーム、アロー又はリベット形状とも呼ばれる。
この開示の範囲内で、他の任意の設計の接触要素も可能である。
【００２３】
接触要素は、ショットキー金属から構築することができる。
好ましくは、これはＩｒである。
同様に、Ｐｔ、Ｎｉ、Ａｌ、Ｏｓ、ＴｉＷ及びＷＳｉが好ましい。
【００２４】
ゲート絶縁体もまた、ゲート金属に含めることができ、これは好ましくはＡｌ２Ｏ３、ＳｉＮｘ、ＳｉＯｘ、ＳｉＮｘＯｙ、ＨｆＯ２又は他の誘電体層から構成される。
絶縁層の好ましい厚さは、５ｎｍから４０ｎｍの間である。
【００２５】
好ましくは、接触要素は、その上部領域において、誘電体カバー層によって完全に囲まれる。
カバー層は、特には接触要素に直接隣接する領域のパッシベーション層上に直接位置し、接触要素を上から覆うことができる。
【００２６】
誘電体カバー層は、好ましくは、ＳｉＮｘとできる。
同様に、ＳｉＯｘ、ＳｉＮｘＯｙ、Ａｌ２Ｏ３、ＺｎＯ、フルオロケイ酸塩ガラス（ＦＳＧ）、ベンゾシクロブテン（ＢＣＢ）及びポリイミド（ＰＩ）が好ましい。
カバー層の厚さは、好ましくは１０ｎｍから１０００ｎｍの間である。
【００２７】
従来技術では、活性層上に位置する層は、可能な限り少ない応力で前記層に適用される。
結果として、特に機械的応力のマイナスの影響（トランジスタの寿命が短くなる可能性、マイグレーション効果、電荷輸送への影響）を防止することが意図され、均一な材料の適用が達成される。
対照的に、本発明に係る、活性層の上に配置される少なくとも１つの層は、接触要素を囲む領域において、｜σ｜＞２００ＭＰａの垂直応力で、引張応力又は圧縮応力をかけられている。
そのような応力は、例えばパッシベーション層において、特にパッシベーション層を活性層上にエピタキシャル成長させるとき、特定の制限内のプロセスパラメータを選択することにより、応力の状態を調整可能であるという事実によって、達成することができる。
【００２８】
シリコンの技術により知られているような最新のＣＶＤプロセスでは、±２ＧＰａの範囲で引張又は圧縮応力をかけられている膜を製造することができる。
ＣＶＤダイヤモンド層のような特殊なパッシベーション層を使用すると、±４ＧＰａの範囲まで、はるかに高い応力を達成できる。
これらの値の一部は、張力がかかっていない、つまり引張応力のない状態のＧａＮ上のＡｌＧａＮバリアの引張応力の範囲にすでにあり、これは、ＧａＮとＡｌＧａＮの格子不整合によって、すでに引き起こされている。
活性層濃度が３０％の場合、そのような層の引張応力は約３ＧＰａである。
活性層上に適用され、非常に高い圧縮応力がかけられているパッシベーション層は、したがって、活性層内の分極ベクトルの圧電成分を除去又は反転さえすることができる。
【００２９】
層の応力のレベルは、その製造中に選択されたプロセスパラメータを介して調整できる。
この方法を校正するために、最初に異なる層が、別々のテストウェーハのそれぞれに適用され、それぞれのプロセスパラメータによって生成される応力が、ウェハの屈曲によって決定される。
しかしながら、層の応力を直接決定することも可能である。
そのようにするための適切な方法は、ｆｉｂＤＡＣである（D. Vogel, I. Maus and B. Michel, "fibDAC stress relief - A novel stress measurement approach with high spatial resolution", 3rd Electronics System Integration Technology Conference ESTC, Berlin, 2010, pp. 1-5）。
【００３０】
実際には、応力のない状態で適用されている層であっても、製造及び材料の許容誤差により、これらの層にもわずかに応力がかかる可能性がある。
したがって、本発明によれば、｜σ｜≦２００ＭＰａの垂直応力を有する層は、なお、応力がかかっていないものとして説明されている。
対照的に、２００ＭＰａ＜｜σ｜≦１ＧＰａの垂直応力を有する層は、中程度の応力がかかっていると説明され、｜σ｜＞１ＧＰａの垂直応力を有する層は、高い応力がかかっていると説明されている。
引張応力をかけられている層では、垂直応力はプラスであり、圧縮応力をかけられている層では、垂直応力はマイナスの値になる。
【００３１】
応力（機械的張力）についての所与の値は、ゲートを囲う領域における層の局所的な応力値の算術平均に関連していることが好ましい。
局所的な応力値は、好ましくは、層内の異なる方向に対して（例えば、３つの垂直応力成分σｘｘ、σｙｙ、σｚｚに対して）ベクトル的に追加された局所的な垂直張力の結果生じる。
好ましくは、ここでは、活性層に対して平行な垂直応力成分のみが考慮され、これらは層の深さを介して、算術平均される。
好ましくは、層の局所応力は、少なくともゲートを囲む領域において、均一な大きさ及び方向を有し、すなわち、層の応力（少なくともゲートを囲む領域における）は、すべての点で局所的な応力値に対応する。
ゲートに直接隣接する、すなわち、ゲートを囲む層内の空間領域は、ゲートを囲む領域として説明される。
パッシベーション層の中央の凹部を囲む平面上のこの周囲の領域の拡張は、凹部の表面の面積の最大２倍、より好ましくは最大３倍、より好ましくは最大５倍、さらにより好ましくは最大１０倍に対応することが好ましい。
しかしながら、ゲートを囲む領域に画定された領域は、周囲領域として決定されたこの拡張を超えて拡張することもできる。
【００３２】
好ましくは、パッシベーション層は、１０ｎｍから１０００ｎｍの間の厚さを有する。
同様に、好ましくは、凹部は、下の層へとの境界で１０ｎｍから５００ｎｍの間の幅を有する。
これら２つのパラメータ間の比率（厚さと幅のアスペクト比）は、好ましくは１．５：１から４：１の間、より好ましくは１．７５：１から２．２５：１の間、さらにより好ましくは１．９：１から２．５：１の間である。
例えば、中間層は、２７５ｎｍから３２５ｎｍの間の厚さを有することができ、下の層へとの境界上の凹部は、１２５ｎｍから１７５ｎｍの間の幅を有することができる。
アスペクト比は、金属Ｔゲートの幾何学的寸法と相互作用するトランジスタの寄生特性に影響を及ぼす。
非常に高い周波数のトランジスタは、最大４：１のアスペクト比を有することができる。
【００３３】
本発明のアイディアは、特には、ヘテロ接合に基づくヘテロ接合トランジスタ（ＨＦＥＴ）において、ゲート構造を、活性層における圧電材料（例えば、ＡｌＮ、ＧａＮ、ＩｎＮ又はそれらの三元化合物又は四元化合物）との目的とする組み合わせを介して、変更できることであり、それによって、ゲートの下の領域で、圧電ベクトルの局所的な減少、又は、反転をも達成できる。
その結果、この領域内で２ＤＥＧの局所的な電子密度の減少と増加の両方を達成できる。
【００３４】
ここでのトランジスタの機能は、使用する圧電材料の種類によって異なる。
例えば、ＡｌＧａＮ／ＧａＮを含む活性層は、密度パラメータの幅広いバリエーションを可能とし、それによって、デプレッション型トランジスタ（Ｄ型トランジスタ）、エンハンスメント型トランジスタ（Ｅ型トランジスタ）、及び／又は、低ノイズ型トランジスタ（ＬＮ型）は、（又は対応する中間段階ものも、）使用される材料の圧電特性の結果としてのみ、すなわち、通常活性層で必要とされる局所的な構造又は材料の調整なしで、同じ材料プラットフォームに構築することができる。
これらの材料の電気的特性、特には、これらの電気的な分極のバランスをとることは、次に、目標とする機械的な張力を活性層へ組み込むことによって、達成することができる。
このような局所的な材料応力は、活性層上に位置し、圧縮応力及び／又は引張応力をかけられている誘電体層を適用するか、及び／又は構造化することによって生成することができる。
そのような外部応力の結果として、活性層の下の局所的な分極ベクトルが影響を受ける可能性がある。
【００３５】
例えば、活性層にＡｌＧａＮ／ＧａＮヘテロ接合を有するＨＦＥＴの場合、ＡｌＧａＮ層における局所的な引張応力（上の適用された層における対応する応力によって引き起こされ、これにより、活性層の表面に、対応する「引張」力の影響を生成する）は、ＡｌＧａＮ層とＧａＮ層との間の境界のトランジスタチャネルの２ＤＥＧ内の電子密度の、局所的な増加をもたらす可能性がある。
一方、圧縮による、対応する局所的に圧縮する圧縮応力は、チャネル領域の電子密度の局所的な減少につながる可能性がある。
【００３６】
圧電層の局所的な圧縮がショットキーバリアによって生成されるデプレッション領域と組み合わされると、チャネル領域のほぼ完全なデプレッションを生成でき、これによる活性層のエピタキシャル層の密度の低減を要しない。
したがって、このような自己ブロッキングトランジスタ（Ｅ型）の入力抵抗と出力抵抗は、それらのゲート構造や製造の種類の影響を受けない。
特に、それらの製造のために、構築するのが困難である従来技術によるｐゲート構造、又は半導体材料における局所ゲートリセスの使用は、もはや必要とされない。
ゲートとチャネルとの間の距離は変化しないため、ゲートを直接囲む領域のゲート容量も電界も変化しない。
【００３７】
さらに、適用された誘電体層による選択的構造化を介した活性層の圧電特性の局所的な設定により、追加の局所的な引張応力を使用して、同じプロセスシーケンスで自己伝導トランジスタ（Ｄ型トランジスタ）を構造化及び製造できる。
結果として、これらの２つの型のトランジスタの著しく単純化したＥ／Ｄ集積は、特には先行技術と比較して、半導体材料における局所的なゲート凹部又は集積に必要とされているイオン注入法を必要とせず、可能になる。
【００３８】
上から活性層に導入された応力の結果として、ＡｌＧａＮ層とＧａＮ層の境界上のトランジスタチャネルの２ＤＥＧ内の電子密度が、スイッチング挙動におけるトランスコンダクタンスの最大値がゲート電圧ＵＧＳ０Ｖで発生するように、正確に設定されると、特には低雑音トランジスタ（ＬＮトランジスタ）を実現できる。
したがって、ＬＮトランジスタに関すれば、２ＤＥＧ内の電子密度はＥ型トランジスタとＤ型トランジスタの電子密度の間に位置する。
結果として、ゲート周辺の領域において、対応する応力を設定することにより、同じ材料系で、簡単な方法で、３つのトランジスタの型すべてをともに集積できることが明らかになった。
【００３９】
先行技術において発生する不利な点を克服するために、チャネル領域の直接の圧電の影響により、短チャネルＨＦＥＴを用いて電子特性においてかなりの改善を達成することもできる。
特には、活性層の分極電荷の本発明による減少の結果として、形成された２ＤＥＧにおける電子密度の顕著な低減が達成され、それにより、デプレッションゾーンが、ショットキーゲートの下まで、従来の活性層のパッファ層を通り延在し、典型的な短チャネル効果の発生が抑制され、トランジスタのより簡単なピンチオフが可能となる。
ここでは、チャネルとゲート間の距離のさらなる短縮は必要ない。
【００４０】
圧電材料を使用して、活性層内又はトランジスタのチャネル領域内の局所的な電子密度を変化させることは、従来技術に比べて特には以下の利点がある。
【００４１】
１）ゲート凹部を作成するための追加のステップ、ゲートと活性層の間の距離を短縮するための追加のステップ、又はイオン注入のための追加のステップが必要ない。
したがって、ゲート下の活性層の結晶構造は、不必要な材料変更によって損傷を受けず、トランジスタの寿命の延長と信頼性の向上に貢献する。
【００４２】
２）局所的な圧縮応力又は引張応力の影響は、ゲート長に依存するため、正確にゲート長を短くすると、技術的効果の向上が見られる。
特に短チャネルＨＦＥＴを用いると、結果として特に広くバランスとることができる。
したがって、本発明に係るゲート構造は、特に高速スイッチングトランジスタに特別に適している。
【００４３】
３）自己伝導性挙動は、ゲートチャネル距離の減少を介して調整されないため、自己ブロッキングトランジスタのゲート容量は、自己伝導性トランジスタと比較して増加しない。
これは、従来技術と比較して極めて高速なスイッチング自己伝導性トランジスタを可能にする。
【００４４】
４）異なる張力がかけられている層の適用工程もまた、既存の生産プロセスに実装するのに技術的に非常に簡単である。
特に、実現のために追加でさらなるプロセスステップが必要とされることはない。
【００４５】
５）エピタキシャル層は、より大きな厚みを有することができ、その結果として、ゲート接続の全体的な容量を低減することができる。
これは、トランジスタのスイッチング時間をさらに短縮できることを意味する。
これにより、さまざまなトランジスタの型を直接に集積化できる。
【００４６】
６）エピタキシャル層は、ゲートへの及びゲートからの給電領域において、より高い電子濃度が設定されるように設計することができる。
圧縮応力をかけられているパッシベーション層の集積化を介し、ゲートの下の領域を、ゲートの制御動作が最適になり、ピンチオフの問題が発生しないように、具体的に設定できる。
このようにして、パワートランジスタのソース又はドレイン抵抗等の寄生抵抗を低減することが可能であり、したがって効率を向上させることが可能である。
【００４７】
７）個々のトランジスタ型を集積する場合、ソースからゲートへ、及びゲートからドレインへの給電抵抗は、標準の集積化方法の使用と比較して、自己ブロッキングトランジスタによるマイナスの影響を受けない。
【００４８】
８）応力がかけられている層を用いて製造されたトランジスタのスイッチング挙動の調整性が改善されるため、ゲートとチャネルの間の距離は、これまでの先行技術の一般的な構造の場合よりも大きくなる可能性があり、すなわち、ゲート付近の電界は、チャネルからのそれらの距離とともに調整されるため、本発明によれば、電界は顕著に減少する。
これにより、発生するリーク電流が減少し、素子の信頼性が向上する。
さらに、ゲートとチャネルの間の距離が自己ブロッキングトランジスタによって増加するため、入力容量は自己伝導型トランジスタの場合と同じ大きさの範囲内とできる。
したがって、Ｅ／Ｄ集積回路は、マイクロ波及びミリ波の範囲の適用に特に適している。
【００４９】
９）製造方法の技術的な実装は、比較的単純であり、低コストであり、ほとんどのプロセスラインと互換性がある。
【００５０】
本発明に係るゲート構造の第１の好ましい形態では、接触要素は、活性層に直接接触し（しかし、接触要素と活性層は、中間ゲート絶縁体によって互いに分離することもできる）、側面はパッシベーション層によって完全に覆われ、パッシベーション層の上からカバー層で覆われている。
【００５１】
第２の実施形態では、本発明に係るゲート構造は、中間層をさらに含み、中間層は、接触要素とパッシベーション層との間に形成される。
特に、中間層のために、接触要素とパッシベーション層との間で完全な空間的分離を達成することができる。
ここで、好ましくは、中間層は、パッシベーション層の凹部の側壁を完全に覆い、凹部の底部の少なくとも一部の領域（すなわち、活性層の表面）は、接触要素と直接接続される。
中間層は、パッシベーション層の上まで延在することができる。
特に、パッシベーション層の上に延在する中間層の領域は、パッシベーション層の上の領域における接触要素とパッシベーション層との間の空間的分離にも寄与し得る。
この実施形態では、カバー層は、特には、接触要素に直接隣接する領域の中間層上に直接位置し、接触要素を上から覆うこともできる。
【００５２】
中間層は、好ましくは、ＳｉＮｘで作られた誘電体層とできる。
同様に、ＳｉＯｘ、ＳｉＮｘＯｙ、Ａｌ２Ｏ３、ＺｎＯ、フルオロケイ酸塩ガラス（ＦＳＧ）、ベンゾシクロブテン（ＢＣＢ）及びポリイミド（ＰＩ）が好ましい。
カバー層の厚さは、好ましくは１０ｎｍから１０００ｎｍである。
中間層はまたスペーサー層ともできる。
【００５３】
本発明に係るＥ型トランジスタの第１の実施形態は、好ましくは、中間層を有しない本発明に係るゲート構造（本発明に係るゲート構造の第１の実施形態）を有し、パッシベーション層は、σ＜−１ＧＰａの垂直応力で、高い圧縮応力をかけられている誘電体層として形成され、カバー層は、σ＜−２００ＭＰａの垂直応力で、圧縮応力をかけられる誘電体層として形成される。
２つの層の個々の圧縮応力が相互作用して、活性層の表面に目標とする力の効果を生じさせ、これは、直接にピエゾ効果を介し、活性層内の電気分極に局所的な変化をもたらす。
ここで、この効果の強さは、設定及び制御でき、例えば、個々の層の材料の種類（活性層、パッシベーション層、カバー層）、それらの厚みの比率、個々の構造要素の幾何学的寸法、及び実現される圧縮応力のそれぞれのレベルによって、設定及び制御できる。
特に、結果として、デプレッション領域が従来の活性層の半絶縁バッファ層内へと延在することができるので、トランジスタチャネルの完全なデプレッションもまた達成することができる。
【００５４】
本発明に係るＥ型トランジスタの第２の実施形態は、好ましくは、中間層を有する本発明に係るゲート構造（本発明に係るゲート構造の第２の実施形態）を有し、パッシベーション層は、−１ＧＰａ≦σ≦１ＧＰａの垂直応力で、引張応力のない状態、又は、中程度の圧縮応力、若しくは中程度の引張応力をかけられている誘電体層として形成され、中間層は、σ＜−１GＰａの垂直応力で高い圧縮応力をかけられている誘電体層として形成され、カバー層は、σ＜−２００ＭＰａの垂直応力で圧縮応力をかけられている誘電体層として形成される。
この実施形態でも、電気分極は、個々の圧縮応力を介して活性層内で局所的に変化する。
ここでは、特には層は、主に中間層とカバー層を介して形成され、パッシベーション層は、応力の入力に対して、たた低レベルの寄与をするだけであるか、まったく寄与しない。
【００５５】
本発明に係るＤ型トランジスタの第１の実施形態は、好ましくは、中間層を有しない本発明に係るゲート構造（本発明に係るゲート構造の第１の実施形態）を有し、パッシベーション層は、２００ＭＰａ＜σ≦１ＧＰａの垂直応力で、中程度の引張応力をかけられている誘電体層として形成され、カバー層は、σ＞２００ＭＰａの垂直応力で引張応力がかけられている誘電体層として形成される。
【００５６】
本発明に係るＤ型トランジスタの第２の実施形態は、好ましくは、中間層を有する本発明に係るゲート構造（本発明に係るゲート構造の第２の実施形態）を有し、中間層及びカバー層は、σ＞１ＧＰａ垂直応力で、高い引張応力をかけられている誘電体層として形成され、パッシベーション層は、−１ＧＰａ≦σ≦１ＧＰの垂直応力で、引張応力のない状態又は中程度の圧縮応力又は中程度の引張応力をかけられている誘電体層として形成される。
【００５７】
上記の例として供された本発明に係るＤ型トランジスタの実施形態では、層の個々の応力が、相互作用し、活性層の表面に目標とする力の効果を生成し、直接的な圧電効果を介して、活性層内の電気分極に局所的な変化をもたらす。
ここで、Ｄ型トランジスタによって、この効果の強さを、設定及び制御でき、個々の層材料の種類（活性層、パッシベーション層、中間層、カバー層）、それらの厚みの比率、個々の構造要素の幾何学的寸法、及び実現される圧縮応力のそれぞれのレベルによって、設定及び制御できる。
【００５８】
選択的な応力を介し、接触要素の周囲の領域における活性層の上に配置された少なくとも１つの層により、力の効果は、接触要素を直接に囲う領域の活性層の表面に、特に影響を与えることができる。
特に、活性層内の電気分極の局所的な変化を介し、本発明に係るＥ型トランジスタに対して、ゲートの下のデプレッション領域を低減することができる。ここで、本発明に係るＥ型トランジスタは、同じエピタキシー構造に基づき、その結果として、デプレッション型（Ｄ型）のトランジスタ挙動を設定できる。
【００５９】
本発明に係るＬＮトランジスタの第１の実施形態は、好ましくは、中間層を有しない本発明に係るゲート構造（本発明に係るゲート構造の第１の実施形態）を有し、パッシベーション層及びカバー層は、−１ＧＰａ≦σ＜−２００ＭＰａの垂直応力で、中程度の圧縮応力をかけられている誘電体層として形成される。
【００６０】
本発明に係るＬＮトランジスタの第２の実施形態は、好ましくは中間層を有する本発明に係るゲート構造（本発明に係るゲート構造の第２の実施形態）を有し、中間層及びカバー層は、−１ＧＰａ≦σ＜−２００ＭＰａの垂直応力で、中程度の圧縮応力をかけられている誘電体層として形成され、パッシベーション層は、０ＧＰａ≦σ≦１ＧＰａの垂直応力で、引張応力のない状態、又は、中程度の引張応力をかけられている誘電体層として形成される。
【００６１】
ＬＮトランジスタの場合、トランスコンダクタンスの最大値は、ゲート電圧ＵＧＳ０Ｖのスイッチング挙動で発生する。
したがって、本発明に係るＬＮトランジスタを用いると、ＬＮトランジスタの対応するスイッチング挙動も、個々の実施形態の所与の個々の層における応力と一緒に現れる。
特に、個々の層の応力は、ＬＮトランジスタの対応するスイッチング挙動が設定されるように選択される。
【００６２】
本発明のさらなる態様は、少なくとも１つの本発明に係るＥ型トランジスタ、及び少なくとも１つの本発明に係るＤ型トランジスタを備える回路装置に関し、ここで、Ｅ型トランジスタ及びＤ型トランジスタは、共通の基板上に配置される（Ｅ／Ｄ集積化）。
このような集積回路配置は、例えば、特に共有基板上に含まれる自己伝導型及び自己ブロッキング型トランジスタが、ひとつの、同一のエピタキシー構造の活性層として構築できるという利点を有する。
トランジスタの型に依存するエピタキシー構造の局所的な変更、例えば、エッチング、薄化によるもの、又はイオン注入による方法はここでは必要とされない。
スイッチング挙動の違いは、活性層の上に適用された層によってのみ、局所的な機械的応力とそれらの活性層内の圧電分極ベクトルとのそれらの相互作用を介して、生成される。
本明細書において、「共通の基板上に配置されている」とは、好ましくは、「共通の活性層上に配置されている」と同じ意味である。
【００６３】
さらに、本発明は、ＬＮトランジスタ（Ｄ／ＬＮ集積）と組み合わられた、Ｄ型トランジスタの実現を可能にする
ＬＮトランジスタは低雑音増幅器ステージとして適しており、受信及び送信要素をチップ（トランシーバー）にモノリシックに集積化できる（送受信機）。
したがって、本発明のさらなる態様は、少なくとも１つの本発明に係るＤ型トランジスタ、及び少なくとも１つの本発明に係るＬＮトランジスタを備える回路装置に関し、Ｄ型トランジスタ及びＬＮトランジスタは共通の基板上に配置される。
【００６４】
しかしながら、Ｅ型トランジスタの集積化は、ＬＮトランジスタと組み合わせる可能性もある（Ｅ／ＬＮ集積）。
対応する回路装置は、本発明に係る少なくとも１つのＥ型トランジスタ、及び本発明に係る少なくとも１つのＬＮトランジスタを備え、Ｅ型トランジスタ及びＬＮトランジスタは、共通の基板上に配置されている。
【００６５】
複雑な回路配置に関し、上記に提供されるすべてのトランジスタの型を、共通の基板又はエピタキシーベースに集積することもできる（Ｅ／Ｄ／ＬＮＡ集積）。
ここで、対応する論理回路は、転送された信号の直接処理及び変換のためにチップ上に集積することもできる。
対応する回路配置は、少なくとも１つの本発明に係るＥ型トランジスタ、少なくとも１つの本発明に係るＤ型トランジスタ、及び少なくとも１つの本発明に係るＬＮトランジスタを備え、トランジスタは、共通の基板上に配置される。
【００６６】
ゲート構造を生成するための本発明に係る方法の第１の実施形態は、特には、本発明に係るゲート構造を製造するように設計され、基板上に圧電活性層を備える基板を設ける工程、活性層上に第１の応力値を有する誘電体パッシベーション層を適用する工程、パッシベーション層に凹部を設ける工程、凹部内に配置される接触要素を形成する工程、及びパッシベーション層の上の接触要素を覆う第２の応力値を有するカバー層を適用する工程を備え、
パッシベーション層は、１０ｎｍから１０００ｎｍの間の厚さを有し、
凹部はパッシベーション層全体を通って活性層の方向に延在し、活性層へとの境界で１０ｎｍから５００ｎｍの間の幅を有し、
パッシベーション層の厚みと、活性層へとの境界上の凹部の幅との間の比は、１．５：１から４：１の間であり、
接触要素は、活性層からパッシベーション層の上まで延在し、
活性層の上に配置された少なくとも１つの層の形成は、接触要素の周囲の領域において、｜σ｜＞２００ＭＰａの垂直応力で、引張応力をかけられているか、又は圧縮応力をかけられており、
接触要素の周りの領域の個々の応力を介して、パッシベーション層と活性層の間の境界領域に結果として生じる力がかかり、
これは、圧電効果を介して、接触要素の下の領域の活性層の電子密度に影響を及ぼし、
応力をかけられた層の垂直応力は、±４ＧＰａの間の範囲にある。
【００６７】
パッシベーション層における凹部の形成は、電子線リソグラフィー又は光リソグラフィーに適したレジスト層が中間層上に適用され、対応するリソグラフィーの工程によって、レジスト層にエッチングマスクが形成され、中間層に凹部が形成される方法で達成することができる。
好ましいレジスト材料は、例えば、ＺＥＰ５２０Ａ、ＰＭＭＡ、ＰＭＧＩ、コポリマー、及びＬＯＲである。
【００６８】
次に、パッシベーション層の凹部が、パッシベーション層に適した構造化方法を使用して、形成される。
活性層の上に配置された層の内部応力により、凹部の下部の角の領域における活性層の表面は、それぞれの応力の種類に応じて、局所的に押圧されるか又は引っ張られる。
導入された応力の結果生じる、この外部からの機械的な負荷により、活性層において、圧電ベクトルの局所的な強化又は減少が、活性層の材料内で生じる可能性がある。
【００６９】
方法の利点及び技術的効果に関しては、本発明に係るゲート構造、及びそれに由来するトランジスタの型、及びそれらの集積化に関連する説明の関連箇所が参照される。
そこで提供されている実施形態及び好ましいと述べられたそれらの特徴は、対応する方法において直接的に採用することができる。
【００７０】
特に、ＡｌＧａＮ／ＧａＮヘテロ接合を備えた構造では、２ＤＥＧの形成において活性材料の分極が重要な役割を果たし、そのため、活性層のこれらの領域は、機械的応力から生じる負荷の効果による、これらの周囲環境に対して変更された分極ベクトルを有し、電荷キャリア（使用される材料及び材料系における圧電ベクトルの元の配向に応じたそれぞれの場合において、電子又は正孔）が富化又は枯渇する。
【００７１】
第２の実施形態では、ゲート構造を製造するための方法は、
凹部の内部に配置される接触要素を形成する工程の前に、凹部の内部に第３の応力値を有する中間層を適用する工程、及び、中間層に第２の凹部を形成する工程をさらに含み、
中間層は、接触要素とパッシベーション層との間に形成され、
第２の凹部は、中間層全体を通って活性層の方向に延在している。
中間層の凹部は、上述のパッシベーション層における凹部の形成と同様に形成することができる。
【００７２】
方法で示される応力値は、それぞれの場合において、層における垂直張力σである。
数字は、個々の層に関する概要をより明確にするためにのみ提供される。
特に、本発明に係る方法を用いるのに特定されていない応力値は、任意の値を取ることができる。
特に、層の応力値はゼロの値を取ることもできる（応力がかかっていない層）。
【００７３】
本発明のさらなる態様は、本発明に係る回路装置を製造するための集積化方法に関し、本発明に係る少なくとも２つの異なるトランジスタの型（Ｅ、Ｄ又はＬＮ型トランジスタ）が、本発明に係る方法に従って、共通の基板上に製造される。
【図面の簡単な説明】
【００７４】
以下、本発明を関連する図面を参照して、より詳細に説明する。
【００７５】
【図１】図１は、先行技術に係る従来のゲート構造の概略的な構成を示す。
【００７６】
【図２】図２は、本発明に係るゲート構造の第１の実施形態の概略的な構成を示す（Ｅ型トランジスタ）。
【００７７】
【図３】図３は、本発明に係るゲート構造の第２の実施形態の概略的な構成を示す（Ｅ型トランジスタ）。
【００７８】
【図４】図４は、本発明に係るゲート構造の代替的な第２の実施形態の概略的な構成を示す（Ｅ型トランジスタ）。
【００７９】
【図５】図５は、先行技術における自発分極ベクトル及び圧電分極ベクトルの概略図（左）と、本発明に係るゲート構造の好ましい実施形態の分極ベクトルの概略図（右）を示す。
【００８０】
【図６】図６は、本発明に係る回路配置の第２の実施形態の概略的な構成（Ｅ／Ｄ集積化）を示す。
【００８１】
図面の詳細な説明
図１は、先行技術に係る従来のゲート構造の概略的な構成を示す。
これは、特に、ＨＥＭＴ又はＨＦＥＴにおいて典型的に使用されるようなＴゲートである。
図面は、基板１０、基板１０上に配置された活性層１２、活性層１２上に配置されたパッシベーション層２０、凹部内に配置された接触要素４０、カバー層５０を備えるゲート構造を示し、
パッシベーション層２０は、凹部を含み、凹部は、活性層１２の方向にパッシベーション層２０の全体を通って延在し
接触要素４０は、活性層１２からパッシベーション層２０の上に延在し、
カバー層５０は、パッシベーション層２０の上で、接触要素４０を覆う。
【００８２】
ここで、活性層１２は、通常基板によって担持される、特に高い純度及び品質のエピタキシャル構造として存在する。
パッシベーション層２０及びカバー層５０は、先行技術では、材料に機械的負荷が発生しないように、その後の構造化の間に可能な限り応力がかからないよう適用されている。
特に、パンクチュアルな負荷は、トランジスタの電気的特性に干渉し、個々の要素の生産歩留まり及び寿命にマイナスの影響を及ぼす可能性がある。
層２０、５０に応力がかかっていない状態であることは、マークされたポイント（応力ベクトルが現れていないこと）によって示される。
【００８３】
さらに、応力がかかっていない誘電体層２０、５０を基礎として、標準技術で製造されたＡｌＧａＮ／ＧａＮのＨＦＥＴの典型的なデプレッション領域６０が示されている。
デプレッション領域６０は、活性層１２の中へとやや延在するのみである。
同じ構造サイズでデプレッション領域６０の有意な影響を達成するために、これまでは、通常、例えば、構造を変更させることによるプロセス技術、又はイオン注入によるプロセス技術を介して、活性層のエピタキシー構造に干渉することが必要であった。
特にショートチャネル型のトランジスタでは、このような干渉により、発生するショートチャネル効果を弱めることができる。
しかしながら、デプレッション領域６０を設定するための通常の方法は、非常に時間がかかり（追加の処理工程）、エピタキシー層の元々非常に高い品質を低下させる可能性がある。
【００８４】
図２は、本発明に係るゲート構造の第１の実施形態の概略的な構成を示す。
ここでも、これは特にはＨＥＭＴ又はＨＦＥＴのＴゲートとできる。
図面は、基板１１０、基板１１０上に配置されている活性層１１２、活性層１１２上に配置されているパッシベーション層１２０、凹部の内部に配置されている接触要素１４０、及びａカバー層１５０を備えるゲート構造を示し、
パッシベーション層１２０は、凹部を含み、凹部はパッシベーション層１２０全体を通って、活性層１１２の方向に延在しており、
接触要素１４０は、活性層１１２からパッシベーション層１２０の上まで延在し、
カバー層は、パッシベーション層１２０の上で、接触要素１４０を覆い、
パッシベーション層１２０は、σ＜−１ＧＰａの垂直応力で、高い圧縮応力をかけられている誘電体層として形成されている。
ここで、カバー層１５０も、σ＜−１ＧＰａの垂直応力で、高い圧縮応力をかけられている誘電体層として形成される。
特には、示されたゲート構造は、本発明に係るＥ型トランジスタ１００のゲート構造とできる（本発明に係るゲート構造の第１の実施形態）。
しかしながら、Ｄ型トランジスタのスイッチング挙動は、層内の応力値を本発明により調整することによって、構造的構成を保持しながら設定することもできる。
【００８５】
活性層１１２は、基板１１０によって担持される特に高い純度及び品質を有するエピタキシー構造として存在できる。
パッシベーション層１２０及びカバー層１５０は、活性層の表面に目標とする力の効果を生じさせ、これは、それぞれの場合で応力の種類に応じて、特には凹部の下部の角の領域の活性層の表面を押圧するか、又は引っ張るかのいずれかである。
描かれた圧縮応力をかけられている誘電体層１２０、１５０によって、活性層の表面はこれらの領域で押圧されている。これは、図２に描かれた応力ベクトルによって示されている。
【００８６】
パッシベーション層１２０の圧縮応力は、パッシベーション層１２０が凹部１２２の方向に互いに押圧されることを意味する。
したがって、応力効果は主にゲートの下の領域に影響を与える。
Ｔゲートの場合のように、接触要素１４０の材料（例えば、ショットキー金属）がパッシベーション層１２０を部分的に覆っている場合であっても、応力効果は本質的にゲートの下の領域に限定されたままである。
また、下にパッシベーション層１２０がある接触要素１４０が、誘電体カバー層１５０（誘電体カバー層１５０も圧縮応力をかけられている）でさらに覆われていても、利用される効果のこの制限に変化はない。
カバー層１５０の追加的な応力により、応力を加えられたパッシベーション層１２０の影響をさらに強化できるが、あるいは必要に応じて（応力ベクトルの極性を反転することによって）弱めることもできる。
個々の応力の強度を組み合わせて、活性層１１２の表面に、総計した力の効果を生じさせることができる。
【００８７】
誘電体層２０、５０に基づいて標準技術を使用して製造されたＡｌＧａＮ／ＧａＮＨＦＥＴの図１に示されている典型的なデプレッション領域６０の図と比較すると、第１の実施形態における本発明に係るゲート構造のデプレッション領域１６０は、トランジスタチャネル内に、顕著により効率的な電荷キャリアのデプレッションを示す。
短チャネルトランジスタでは、電荷キャリアのデプレッション効果が高まるため、例えば、他の方法で発生する可能性がある短チャネル効果を、プロセス技術を介して活性層に干渉することなく、弱めるか、又は抑制することができる。
特には、２つの圧縮応力をかけられている誘電体層１２０、１５０の組み合わせによって、トランジスタチャネルの完全なデプレッションも達成され得る。
これは、デプレッション領域が従来の活性層１１２の半絶縁性バッファ層内に延在する場合に可能となる。
【００８８】
図３は、本発明に係るゲート構造の第２の実施形態の概略的な構成を示す。
ここでも、これは特にはＨＥＭＴ又はＨＦＥＴのためのＴゲートとできる。
図面は、基板２１０、基板２１０上に配置されている活性層２１２、活性層２１２上に配置されているパッシベーション層２２０、凹部の内部に配置されている接触要素２４０、及び、カバー層２５０を備えるゲート構造を示し、
パッシベーション層２２０は、凹部を含み、凹部はパッシベーション層２２０全体を通って、活性層２１２の方向に延在しており、
接触要素２４０は、活性層２１２からパッシベーション層２２０の上まで延在し、
カバー層は、パッシベーション層２２０の上で、接触要素２４０を覆い、
パッシベーション層２２０は、−１ＧＰａ≦σ≦１ＧＰａの垂直応力で、引張応力のない状態、又は、中程度の圧縮応力をかけられているか又は中程度の引張応力をかけられている誘電体層として形成されている。
示されているゲート構造は、中間層２３０をさらに有し、中間層２３０は、接触要素２４０とパッシベーション層２２０との間に形成される。
中間層２３０は、σ＜−１ＧＰａの垂直応力で高い圧縮応力をかけられている誘電体層として形成されている。
カバー層２５０は、σ＜−２００ＭＰａの垂直応力で高い圧縮応力をかけられている誘電体層として形成されている。
特には、示されているゲート構造は、本発明に係るＥ型トランジスタ２００のゲート構造（本発明に係るゲート構造の第２の実施形態）とできる。
しかしながら、Ｄ型トランジスタのスイッチング挙動は、層内の応力値を本発明により調整することによって、構造的構成を保持しながら調整することもできる。
【００８９】
活性層２１２の構成及びその個々の応力の影響の説明は、図２に関連して説明したものと同じである。
しかしながら、中間層２３０の領域では、圧縮応力が有効になり、その活性層２１２への影響は、一般に、正確に引張応力の影響の逆である。
圧縮応力をかけられている中間層２３０により、とりわけ活性層２１２の表面は、第２の凹部２３２の下部の角の領域で機械的に応力を受け、これは、図３において描かれる応力ベクトルがことによって、示されてもいる。
【００９０】
中間層２３０の圧縮応力は、中間層２３０が、それぞれの場合において、凹部２３２の方向に押圧されていることを意味する。
したがって、ここでも、応力効果は、主にゲートの下の領域に影響を及ぼす。
また、下にパッシベーション層２２０がある接触要素２４０が、誘電体カバー層２５０（誘電体カバー層１５０も圧縮応力をかけられている）でさらに覆われていても、利用される効果のこの制限に変化はない。
カバー層２５０の追加的な応力により、応力が加えられたパッシベーション層２２０の影響をさらに強化できるが、あるいは必要に応じて（応力ベクトルの極性を反転することによって）弱めることもできる。
本発明に係るゲート構造のこの実施形態でも、個々の応力の強度を組み合わせて、活性層２１２の表面に総計された力の効果を生じさせることができる。
【００９１】
図２に示す本発明に係るゲート構造の第１の実施形態のデプレッション領域１６０の図面と比較すると、第２の実施形態の本発明に係るゲート構造のデプレッション領域２６０は、そうでない場合と同一のパラメータを維持しながら、トランジスタチャネル内の電荷キャリアのデプレッションを制御する、同様の効率的な可能性を示す。
誘電体中間層２３０の圧縮応力により、トランジスタチャネルを完全なデプレッションが達成される（Ｅ型トランジスタ）。
したがって、電荷キャリアのデプレッションの制御に関するこの可能性は、Ｅ／Ｄ集積化の適用の範囲内において特に有利であり、これは、Ｅ型トランジスタ及びＤ型トランジスタは、プロセス技術を介した活性層への干渉をせずに、活性層２１２ととして、共通の基板上に、同じエピタキシャル構造で構築することができるためである。
【００９２】
図４は、本発明に係るゲート構造の代替的な第二の実施形態の概略的な構成を示す。
示されている図面は、主に図３に示されている図面に対応し、参照番号及びその割り当てが、適宜適用される。
図３と対照的に、示されている本発明に係るゲート構造では、中間層２３０は、パッシベーション層２２０の上まで延在し、かつ、少なくとも部分的に支持されてもいる。
結果として、特には、パッシベーション層２２０の下の潜在的な圧縮応力は、少なくとも部分的に補償され、そのため、中間層２３０の幾何学的な形状もまた、追加の調整パラメータと見なすことができる。
【００９３】
図５は、先行技術における自発及び圧電分極ベクトル、及び本発明に係るゲート構造の好ましい形態の分極ベクトルの概略図を示す。
特には、これは活性層内のＧａ側にＡｌＧａＮ／ＧａＮヘテロ接合を有するトランジスタとできる。
外力が外側から活性層に作用しない場合（左）、ＧａＮとの格子不整合によってＡｌＧａＮの固有の引張応力が発生する可能性がある。
対照的に、ＧａＮ層は、通常は、比較的厚い材料（典型的には１μｍから６μｍ）のため、無応力である。
この場合、自発分極ベクトルのみが、ＧａＮ層内に画定される可能性があり、一方、引張応力をかけられているＡｌＧａＮ層においては、自発及び圧電分極ベクトルが、同一直線上に整列する。
【００９４】
さらに、外部の圧縮応力活性層に作用すると（右）、ＡｌＧａＮ層内の圧電分極ベクトルは、局所的に弱まるか又は逆転する可能性さえある。
結果として、ＡｌＧａＮ層における総計される分極が弱まり、その結果、ＡｌＧａＮ／ＧａＮヘテロ接合上の分極電荷はより少なくなる。
しかしながら、圧縮応力により、ＧａＮ層もまた局所的に圧縮され、それにより追加の分極ベクトルの結果としてＡｌＧａＮ／ＧａＮヘテロ接合上の総計の分極は更に減少する。
このように生じるＡｌＧａＮ／ＧａＮヘテロ接合上の分極電荷の局所的な減少は、今度は２ＤＥＧの電子密度σの減少に繋がり、これは、従来の活性層のバッファ層へと通じる、ショットキーゲートの下のデプレッション領域の拡張へとつながる可能性がある。
しかしながら、圧縮により誘発された応力バッファ層へと通り延在している場合、チャネルの電子密度は、ＡｌＧａＮとＧａＮとにおけるそれぞれの分極電荷の合計の間の差に依存するため、その影響は、特定の条件下で相殺される。
ＧａＮ及びＡｌＧａＮが同じ方法で圧縮応力をかけられていて、自発及び圧電ピエゾ係数が類似している場合、影響は観察されないか、わずかである可能性がある。
しかしながらＡｌＧａＮにおけるピエゾ定数は、ＧａＮのピエゾ定数よりも高く、そのため、影響は減少する傾向にある。
しかしながら、活性層それ自体が、引張応力のない状態である場合が好ましい。
【００９５】
そうでない場合、圧電分極ベクトルは、活性層の表面の外部の圧縮応力に対して、非常によく似た逆の挙動を示す。
ここで、ＡｌＧａＮ／ＧａＮヘテロ接合上の分極電荷の局所的な増加により、２ＤＥＧの電子密度σが増加する。
したがって、ショットキーゲートの下のデプレッション領域の拡張は、同じ構成の応力のない設計と比べて低減できる可能性がある。
したがって、トランジスタゲートの下の２ＤＥＧの、柔軟で局所的な電子密度σの制御が可能となり、特には簡単なＥ／Ｄ集積化に用いることができる。
【００９６】
図６は、本発明に係る回路装置の一実施形態の概略的な構成を示す。
特には、これはＥ／Ｄ集積化であり、ここで、本発明に係るＥ型トランジスタ１００、特には、図２に示されるような、第一の実施形態の本発明に係るＥ型トランジスタ１００（中間層２３０を有しない本発明に係るゲート構造）、及び、本発明に係るＤ型トランジスタ、特には、本発明に係る第一の実施形態のＤ型トランジスタ（中間層２３０を有しない本発明に係るゲート構造）が、共通の基板１１０上に配置されている。
２つのトランジスタの対応する実施形態は、それらの構造の点で互いに異なるものではないため、参照番号及びそれらのそれぞれの割り当ては、図２の説明で提供されたものに対応する。
【００９７】
この図から理解されるように、特には、描かれたデプレッション領域１６０を参照して、本発明に係る個々の層の応力の変化によって、活性層１１２内の電子密度に局所的に影響を与えるための追加の構造化を要することなく、隣接するトランジスタのスイッチング挙動を変化させることができる。
したがって、本発明に係るＥ／Ｄ集積化は、共通の基板１００又は共通の活性層１１２上で実行することができる。
したがって、本発明に係る回路装置は、本発明に係るＥ−又はＤ型トランジスタ１００を有するＬＮ型トランジスタの集積化、又は、記載されたすべてのトランジスタの種類の共通の基板への集積化を含む。
ここで、中間層２３０を有するか、又は有しない実施形態の使用は、個々のゲート構造に対してそれぞれの場合で必要とされる応力値、及び、使用される層システムに関する仕様に応じる。
【符号の説明】
【００９８】
１０  基板
１２  活性層
２０  パッシベーション層
４０  接触要素
５０  カバー層
６０  デプレッション領域
１００  Ｅ型トランジスタ
１１０  基板
１１２  活性層
１２０  パッシベーション層
１２２  凹部
１４０  接触要素
１５０  カバー層
１６０  デプレッション領域
２００  Ｅ型トランジスタ
２１０  基板
２１２  活性層
２２０  パッシベーション層
２２２  凹部
２３０  中間層
２３２  第二の凹部
２４０  接触要素
２５０  カバー層
２６０  デプレッション領域
【図１】
2021503719.tif 000002
【図２】
2021503719.tif 000003
【図３】
2021503719.tif 000004
【図４】
2021503719.tif 000005
【図５】
2021503719.tif 000006
【図６】
2021503719.tif 000007
【手続補正書】
【提出日】令和2年7月17日(2020.7.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
トランジスタ構造であって、
ａ）基板（１１０、２１０）、
ｂ）前記基板（１１０、２１０）上に配置されている、ヘテロ接合を有する圧電活性層（１１２、２１２）、
ｃ）前記圧電活性層（１１２、２１２）上に配置され、１０ｎｍから１０００ｎｍの間の厚みを有する、誘電体パッシベーション層（１２０、２２０）であって、
前記パッシベーション層（１２０、２２０）は、前記パッシベーション層（１２０、２２０）全体を通って、前記圧電活性層（１１２、２１２）の方向に延在する凹部（１２２、２２２）を有し、
前記凹部（１２２、２２２）は、前記圧電活性層（１１２、２１２）への境界上に、１０ｎｍから５００ｎｍの間の幅を有し、
前記パッシベーション層（１２０、２２０）の厚みと、前記凹部（１２２、２２２）の前記圧電活性層（１１２、２１２）への境界での幅との間の比は、１．５：１と４：１との間である、パッシベーション層、
ｄ）前記凹部（１２２、２２２）の内部に配置されている、ゲート接触要素（１４０、２４０）であって、
前記接触要素（１４０、２４０）は、前記圧電活性層（１１２、２１２）から前記パッシベーション層（１２０、２２０）の上まで延在する接触要素、
ｅ）前記パッシベーション層（１２０、２２０）の上で前記接触要素（１４０、２４０）を覆おうカバー層（１５０、２５０）
を備え、
ｆ）前記圧電活性層（１１２、２１２）の上に配置されている少なくとも１つの層（１２０、２２０、１５０、２５０、２３０）は、前記接触要素（１４０、２４０）の周囲の領域において、｜σ｜＞１ＧＰａの垂直応力で、引張応力をかけられているか、若しくは圧縮応力をかけられているか、又は、カバー層は、前記接触要素（１４０、２４０）の周囲の領域において、｜σ｜＞２００ＭＰａの垂直応力で、引張応力をかけられており、
ｇ）前記接触要素（１４０、２４０）の周囲の領域における個々の応力を介して、結果として生じる力は、前記パッシベーション層（１２０、２２０）と前記圧電活性層（１１２、２１２）との間の境界領域上にかかり、
これは、圧電効果を介して、前記接触要素（１４０、２４０）の下の領域における圧電活性層（１１２、２１２）内の電子密度に影響を及ぼし、
応力をかけられた層の前記垂直応力は、±４ＧＰａの間の範囲にある、
トランジスタ構造。
【請求項２】
請求項１に記載のトランジスタ構造であって、前記パッシベーション層（１２０、２２０）は、｜σ｜＞１ＧＰａの垂直応力で、高い圧縮応力又は引張応力をかけられている誘電体層として形成されている、トランジスタ構造。
【請求項３】
請求項１に記載のトランジスタ構造であって、中間層（２３０）を更に含み、
ｆ）前記中間層（２３０）は、前記接触要素（２４０）と前記パッシベーション層（２２０）との間に形成され、
ｇ）前記圧電活性層（１１２、２１２）の上に配置されている少なくとも１つの層（１２０、２２０、１５０、２５０、２３０）は、前記接触要素（１４０、２４０）の周囲の領域において、｜σ｜＞２００ＭＰａの垂直応力で、引張応力をかけられているか、又は、圧縮応力をかけられており、
ｈ）前記接触要素（１４０、２４０）の周囲の領域における個々の応力を介して、結果として生じる力は、前記パッシベーション層（１２０、２２０）と前記圧電活性層（１１２、２１２）との間の境界領域上にかかり、
これは、圧電効果を介して、前記接触要素（１４０、２４０）の下の領域における圧電活性層（１１２、２１２）内の電子密度に影響を及ぼし、
応力をかけられた層の前記垂直応力は、±４ＧＰａの間の範囲にある、
トランジスタ構造。
【請求項４】
請求項１に記載のトランジスタ構造を有するＥ型トランジスタ（１００）であって、前記パッシベーション層（１２０）は、σ＜−１ＧＰａの垂直応力で、高い圧縮応力をかけられている誘電体層として形成されており、前記カバー層（１５０）は、σ＜−２００ＭＰａの垂直応力で圧縮応力をかけられている誘電体層として形成されている、Ｅ型トランジスタ。
【請求項５】
請求項３に記載のトランジスタ構造を有するＥ型トランジスタ（２００）であって、
前記パッシベーション層（２２０）は、−１ＧＰａ≦σ≦１ＧＰａの垂直応力で、引張応力のない状態、又は中程度の圧縮応力、若しくは中程度の引張応力をかけられている誘電体層として形成されており、前記中間層（２３０）は、σ＜−１ＧＰａの垂直応力で、高い圧縮応力をかけられている誘電体層として形成されており、前記カバー層（２５０）は、σ＜−２００ＭＰａの垂直応力で圧縮応力をかけられている誘電体層として形成されている、Ｅ型トランジスタ。
【請求項６】
請求項１に記載のトランジスタ構造を有するＤ型トランジスタであって、
前記パッシベーション層（１２０）は、２００ＭＰａ＜σ≦１ＧＰａの垂直応力で、中程度の引張応力をかけられている誘電体層として形成されており、前記カバー層（１５０）は、σ＞２００ＭＰａの垂直応力で引張応力をかけられている誘電体層として形成されている、Ｄ型トランジスタ。
【請求項７】
請求項３に記載のトランジスタ構造を有するＤ型トランジスタであって、前記中間層（２３０）及び前記カバー層（２５０）は、σ＞１ＧＰａの垂直応力で、高い引張応力をかけられている誘電体層として形成されており、前記パッシベーション層（２２０）は、又は−１ＧＰａ＜σ≦１ＧＰａの垂直応力で、引張応力のない状態、又は中程度の圧縮応力、若しくは中程度の引張応力をかけられている誘電体層として形成されている、Ｄ型トランジスタ。
【請求項８】
請求項３に記載のトランジスタ構造を有するＬＮ型トランジスタであって、前記中間層（２３０）及び前記カバー層（２５０）は、−１ＧＰａ≦σ＜−２００ＭＰａの垂直応力で、中程度の圧縮応力をかけられている誘電体層として形成されており、前記パッシベーション層（２２０）は、０ＧＰａ≦σ≦１ＧＰａの垂直応力で、引張応力のない状態又は中程度の引張応力をかけられている誘電体層として形成されている、ＬＮ型トランジスタ。
【請求項９】
回路装置であって、
ａ）少なくとも１つの、請求項４又は５に記載のＥ型トランジスタ（１００、２００）、及び
少なくとも１つの、請求項６又は７に記載のＤ型トランジスタを備え、
前記Ｅ型トランジスタ（１００、２００）及び前記Ｄ型トランジスタは、共通の基板（１１０、２１０）上に配置されているか、又は、
ｂ）少なくとも１つの、請求項４又は５に記載のＥ型トランジスタ（１００、２００）、及び
少なくとも１つの、請求項８に記載のＬＮ型トランジスタを備え、
前記Ｅ型トランジスタ（１００、２００）及び前記ＬＮ型トランジスタは、共通の基板（１１０、２１０）上に配置されているか、又は
ｃ）少なくとも１つの、請求項６又は７に記載のＤ型トランジスタ、及び
少なくとも１つの、請求項８に記載のＬＮ型トランジスタを備え、
前記Ｄ型トランジスタ及び前記ＬＮ型トランジスタは、共通の基板（１１０、２１０）上に配置されている、
回路装置。
【請求項１０】
トランジスタ構造を製造するための方法であって、
ａ）基板（１１０、２１０）に、基板（１１０、２１０）上に配置されるヘテロ接合を有する圧電活性層（１１２、２１２）を設ける工程、
ｂ）前記活性層（１１２、２１２）の上に第一の応力値を有する誘電体パッシベーション層（１２０、２２０）を適用する工程であって、
前記パッシベーション層（１２０、２２０）は、１０ｎｍから１０００ｎｍの間の厚みを有する工程、
ｃ）前記パッシベーション層（１２０、２２０）に凹部（１２２、２２２）を形成する工程であって、
前記凹部（１２２、２２２）は、前記パッシベーション層（１２０、２２０）全体を通って、前記活性層（１１２、２１２）の方向に延在し、前記活性層（１１２、２１２）への境界上に１０ｎｍから５００ｎｍの間の幅を有し、
前記パッシベーション層（１２０、２２０）の厚みと、前記凹部（１２２、２２２）の前記活性層（１１２、２１２）への境界上の幅との間の比は、１．５：１と４：１との間である工程、
ｄ）前記凹部（１２２、２２２）の内部に配置されるゲート接触要素（１４０、２４０）を形成する工程であって、
前記接触要素（１４０、２４０）は、前記活性層（１１２、２１２）から前記パッシベーション層（１２０、２２０）の上まで延在する工程、
ｅ）第２の応力値を有するカバー層（１５０、２５０）を適用する工程であって、
前記カバー層は、前記パッシベーション層（１２０、２２０）の上で、前記接触要素（１４０、２４０）の上を覆う工程、
を備え、
ｆ）少なくとも１つの前記活性層（１１２、２１２）の上に配置されている層（１２０、２２０、１５０、２５０）の形成は、前記接触要素（１４０、２４０）の周囲の領域において、｜σ｜＞１ＧＰａの垂直応力で、引張応力をかけられているか、若しくは圧縮応力をかけられている状態で行われるか、又は、カバー層は、σ＞２００ＭＰａの垂直応力で、引張応力をかけられている状態で行われ、前記接触要素（１４０、２４０）の周囲の領域における個々の応力を介し、結果として生じる力が前記パッシベーション層（１２０、２２０）と前記活性層（１１２、２１２）との間の境界領域上にかかり、これは、圧電効果を介して前記接触要素（１４０、２４０）の下の領域における活性層（１１２、２１２）内の電子密度に影響を及ぼし、応力をかけられた層の前記垂直応力は、±４ＧＰａの間の範囲にある、
方法。
【請求項１１】
請求項１０に記載のゲート構造を製造するための方法であって、
前記凹部（２２２）の内部に配置されるゲート接触要素（２４０）を形成する工程の前に、さらに、
ｃ'）前記凹部（２２２）の内部に第３の応力を有する中間層（２３０）を適用する工程であって、前記中間層（２３０）は、前記接触要素（２４０）と前記パッシベーション層（２２０）との間に形成される、工程
ｃ''）前記中間層（２３０）に第二の凹部（２３２）を形成する工程であって、前記第二の凹部（２３２）は、中間層（２３０）全体を通って前記活性層（２１２）の方向に延在する、工程
を備え、
ｆ）少なくとも１つの前記活性層（１１２、２１２）の上に配置されている層（１２０、２２０、１５０、２５０）の形成工程は、前記接触要素（１４０、２４０）の周囲の領域において、｜σ｜＞２００ＭＰａの垂直応力で、引張応力をかけられているか、又は圧縮応力をかけられている状態で行われ、
前記接触要素（１４０、２４０）の周囲の領域における個々の応力を介し、結果として生じる力が前記パッシベーション層（１２０、２２０）と前記活性層（１１２、２１２）との間の境界領域上にかかり、
これは、圧電効果を介して前記接触要素（１４０、２４０）の下の領域における活性層（１１２、２１２）内の電子密度に影響を及ぼし、
応力をかけられた層の前記垂直応力は、±４ＧＰａの間の範囲にある、
工程。
【請求項１２】
請求項９に記載の回路装置の製造のための集積化方法であって、
前記回路装置が、請求項１０又は１１に記載の方法で、共通の基板（１１０、２１０）上に製造される方法。
【手続補正書】
【提出日】令和2年8月3日(2020.8.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
トランジスタ構造であって、
ａ）基板（１１０、２１０）、
ｂ）前記基板（１１０、２１０）上に配置されている、ヘテロ接合を有する圧電活性層（１１２、２１２）、
ｃ）前記圧電活性層（１１２、２１２）上に配置され、１０ｎｍから１０００ｎｍの間の厚みを有する、誘電体パッシベーション層（１２０、２２０）であって、
前記パッシベーション層（１２０、２２０）は、前記パッシベーション層（１２０、２２０）全体を通って、前記圧電活性層（１１２、２１２）の方向に延在する凹部（１２２、２２２）を有し、
前記凹部（１２２、２２２）は、前記圧電活性層（１１２、２１２）への境界上に、１０ｎｍから５００ｎｍの間の幅を有し、
前記パッシベーション層（１２０、２２０）の厚みと、前記凹部（１２２、２２２）の前記圧電活性層（１１２、２１２）への境界での幅との間の比は、１．５：１と４：１との間である、パッシベーション層、
ｄ）前記凹部（１２２、２２２）の内部に配置されている、ゲート接触要素（１４０、２４０）であって、
前記接触要素（１４０、２４０）は、前記圧電活性層（１１２、２１２）から前記パッシベーション層（１２０、２２０）の上まで延在する接触要素、
ｅ）前記パッシベーション層（１２０、２２０）の上で前記接触要素（１４０、２４０）を覆おうカバー層（１５０、２５０）
を備え、
ｆ）前記圧電活性層（１１２、２１２）の上に配置されている少なくとも１つの層（１２０、２２０、１５０、２５０、２３０）は、前記接触要素（１４０、２４０）の周囲の領域において、｜σ｜＞１ＧＰａの垂直応力で、引張応力をかけられているか、若しくは圧縮応力をかけられているか、又は、カバー層は、前記接触要素（１４０、２４０）の周囲の領域において、σ＞２００ＭＰａの垂直応力で、引張応力をかけられており、
ｇ）前記接触要素（１４０、２４０）の周囲の領域における個々の応力を介して、結果として生じる力は、前記パッシベーション層（１２０、２２０）と前記圧電活性層（１１２、２１２）との間の境界領域上にかかり、
これは、圧電効果を介して、前記接触要素（１４０、２４０）の下の領域における圧電活性層（１１２、２１２）内の電子密度に影響を及ぼし、
応力をかけられた層の前記垂直応力は、±４ＧＰａの間の範囲にある、
トランジスタ構造。
【請求項２】
請求項１に記載のトランジスタ構造であって、前記パッシベーション層（１２０、２２０）は、｜σ｜＞１ＧＰａの垂直応力で、高い圧縮応力又は引張応力をかけられている誘電体層として形成されている、トランジスタ構造。
【請求項３】
請求項１に記載のトランジスタ構造であって、
ｆ）前記トランジスタ構造は、中間層（２３０）を更に含み、
前記中間層（２３０）は、前記接触要素（２４０）と前記パッシベーション層（２２０）との間に形成され、
ｇ）前記圧電活性層（１１２、２１２）の上に配置されている少なくとも１つの層（１２０、２２０、１５０、２５０、２３０）は、前記接触要素（１４０、２４０）の周囲の領域において、｜σ｜＞２００ＭＰａの垂直応力で、引張応力をかけられているか、又は、圧縮応力をかけられており、
ｈ）前記接触要素（１４０、２４０）の周囲の領域における個々の応力を介して、結果として生じる力は、前記パッシベーション層（１２０、２２０）と前記圧電活性層（１１２、２１２）との間の境界領域上にかかり、
これは、圧電効果を介して、前記接触要素（１４０、２４０）の下の領域における圧電活性層（１１２、２１２）内の電子密度に影響を及ぼし、
応力をかけられた層の前記垂直応力は、±４ＧＰａの間の範囲にある、
トランジスタ構造。
【請求項４】
請求項１に記載のトランジスタ構造を有するＥ型トランジスタ（１００）であって、前記パッシベーション層（１２０）は、σ＜−１ＧＰａの垂直応力で、高い圧縮応力をかけられている誘電体層として形成されており、前記カバー層（１５０）は、σ＜−２００ＭＰａの垂直応力で圧縮応力をかけられている誘電体層として形成されている、Ｅ型トランジスタ。
【請求項５】
請求項３に記載のトランジスタ構造を有するＥ型トランジスタ（２００）であって、
前記パッシベーション層（２２０）は、−１ＧＰａ≦σ≦１ＧＰａの垂直応力で、引張応力のない状態、又は中程度の圧縮応力、若しくは中程度の引張応力をかけられている誘電体層として形成されており、前記中間層（２３０）は、σ＜−１ＧＰａの垂直応力で、高い圧縮応力をかけられている誘電体層として形成されており、前記カバー層（２５０）は、σ＜−２００ＭＰａの垂直応力で圧縮応力をかけられている誘電体層として形成されている、Ｅ型トランジスタ。
【請求項６】
請求項１に記載のトランジスタ構造を有するＤ型トランジスタであって、
前記パッシベーション層（１２０）は、２００ＭＰａ＜σ≦１ＧＰａの垂直応力で、中程度の引張応力をかけられている誘電体層として形成されており、前記カバー層（１５０）は、σ＞２００ＭＰａの垂直応力で引張応力をかけられている誘電体層として形成されている、Ｄ型トランジスタ。
【請求項７】
請求項３に記載のトランジスタ構造を有するＤ型トランジスタであって、前記中間層（２３０）及び前記カバー層（２５０）は、σ＞１ＧＰａの垂直応力で、高い引張応力をかけられている誘電体層として形成されており、前記パッシベーション層（２２０）は、−１ＧＰａ≦σ≦１ＧＰａの垂直応力で、引張応力のない状態、又は中程度の圧縮応力、若しくは中程度の引張応力をかけられている誘電体層として形成されている、Ｄ型トランジスタ。
【請求項８】
請求項３に記載のトランジスタ構造を有するＬＮ型トランジスタであって、前記中間層（２３０）及び前記カバー層（２５０）は、−１ＧＰａ≦σ＜−２００ＭＰａの垂直応力で、中程度の圧縮応力をかけられている誘電体層として形成されており、前記パッシベーション層（２２０）は、０ＧＰａ≦σ≦１ＧＰａの垂直応力で、引張応力のない状態又は中程度の引張応力をかけられている誘電体層として形成されている、ＬＮ型トランジスタ。
【請求項９】
回路装置であって、
ａ）少なくとも１つの、請求項４又は５に記載のＥ型トランジスタ（１００、２００）、及び
少なくとも１つの、請求項６又は７に記載のＤ型トランジスタを備え、
前記Ｅ型トランジスタ（１００、２００）及び前記Ｄ型トランジスタは、共通の基板（１１０、２１０）上に配置されているか、又は、
ｂ）少なくとも１つの、請求項４又は５に記載のＥ型トランジスタ（１００、２００）、及び
少なくとも１つの、請求項８に記載のＬＮ型トランジスタを備え、
前記Ｅ型トランジスタ（１００、２００）及び前記ＬＮ型トランジスタは、共通の基板（１１０、２１０）上に配置されているか、又は
ｃ）少なくとも１つの、請求項６又は７に記載のＤ型トランジスタ、及び
少なくとも１つの、請求項８に記載のＬＮ型トランジスタを備え、
前記Ｄ型トランジスタ及び前記ＬＮ型トランジスタは、共通の基板（１１０、２１０）上に配置されている、
回路装置。
【請求項１０】
トランジスタ構造を製造するための方法であって、
ａ）基板（１１０、２１０）に、基板（１１０、２１０）上に配置されるヘテロ接合を有する圧電活性層（１１２、２１２）を設ける工程、
ｂ）前記活性層（１１２、２１２）の上に第一の応力値を有する誘電体パッシベーション層（１２０、２２０）を適用する工程であって、
前記パッシベーション層（１２０、２２０）は、１０ｎｍから１０００ｎｍの間の厚みを有する工程、
ｃ）前記パッシベーション層（１２０、２２０）に凹部（１２２、２２２）を形成する工程であって、
前記凹部（１２２、２２２）は、前記パッシベーション層（１２０、２２０）全体を通って、前記活性層（１１２、２１２）の方向に延在し、前記活性層（１１２、２１２）への境界上に１０ｎｍから５００ｎｍの間の幅を有し、
前記パッシベーション層（１２０、２２０）の厚みと、前記凹部（１２２、２２２）の前記活性層（１１２、２１２）への境界上の幅との間の比は、１．５：１と４：１との間である工程、
ｄ）前記凹部（１２２、２２２）の内部に配置されるゲート接触要素（１４０、２４０）を形成する工程であって、
前記接触要素（１４０、２４０）は、前記活性層（１１２、２１２）から前記パッシベーション層（１２０、２２０）の上まで延在する工程、
ｅ）第２の応力値を有するカバー層（１５０、２５０）を適用する工程であって、
前記カバー層は、前記パッシベーション層（１２０、２２０）の上で、前記接触要素（１４０、２４０）の上を覆う工程、
を備え、
ｆ）少なくとも１つの前記活性層（１１２、２１２）の上に配置されている層（１２０、２２０、１５０、２５０）の形成は、前記接触要素（１４０、２４０）の周囲の領域において、｜σ｜＞１ＧＰａの垂直応力で、引張応力をかけられているか、若しくは圧縮応力をかけられている状態で行われるか、又は、カバー層は、σ＞２００ＭＰａの垂直応力で、引張応力をかけられている状態で行われ、前記接触要素（１４０、２４０）の周囲の領域における個々の応力を介し、結果として生じる力が前記パッシベーション層（１２０、２２０）と前記活性層（１１２、２１２）との間の境界領域上にかかり、これは、圧電効果を介して前記接触要素（１４０、２４０）の下の領域における活性層（１１２、２１２）内の電子密度に影響を及ぼし、応力をかけられた層の前記垂直応力は、±４ＧＰａの間の範囲にある、
方法。
【請求項１１】
請求項１０に記載のゲート構造を製造するための方法であって、
前記凹部（２２２）の内部に配置されるゲート接触要素（２４０）を形成する工程の前に、さらに、
ｃ'）前記凹部（２２２）の内部に第３の応力を有する中間層（２３０）を適用する工程であって、前記中間層（２３０）は、前記接触要素（２４０）と前記パッシベーション層（２２０）との間に形成される、工程
ｃ''）前記中間層（２３０）に第二の凹部（２３２）を形成する工程であって、前記第二の凹部（２３２）は、中間層（２３０）全体を通って前記活性層（２１２）の方向に延在する、工程
を備え、
ｆ）少なくとも１つの前記活性層（１１２、２１２）の上に配置されている層（１２０、２２０、１５０、２５０）の形成工程は、前記接触要素（１４０、２４０）の周囲の領域において、｜σ｜＞２００ＭＰａの垂直応力で、引張応力をかけられているか、又は圧縮応力をかけられている状態で行われ、
前記接触要素（１４０、２４０）の周囲の領域における個々の応力を介し、結果として生じる力が前記パッシベーション層（１２０、２２０）と前記活性層（１１２、２１２）との間の境界領域上にかかり、
これは、圧電効果を介して前記接触要素（１４０、２４０）の下の領域における活性層（１１２、２１２）内の電子密度に影響を及ぼし、
応力をかけられた層の前記垂直応力は、±４ＧＰａの間の範囲にある、
工程。
【請求項１２】
請求項９に記載の回路装置の製造のための集積化方法であって、
前記回路装置が、請求項１０又は１１に記載の方法で、共通の基板（１１０、２１０）上に製造される方法。
【国際調査報告】
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