(57)【要約】  乗算器は、共通のソース構成のＭＯＳＦＥＴを有する。ＭＯＳＦＥＴ電流源は、ＭＯＳＦＥＴのドレイン端子に結合される。インバータは、ＭＯＳＦＥＴのドレイン端子に結合された入力を有する。インバータゲートの出力は、現在の大きさが比例する２つの電流をゲートする。第１のコンデンサは、２つの電流のうちの第１の電流とＭＯＳＦＥＴのゲートとに結合された第１の端子と、接地された第２の端子とを有する。第２のコンデンサは、２つの電流のうちの第２の電流に結合された第１の端子と、２つの電流のうちの第１の電流に結合された第２の端子とを有する。乗算器は、最初にＭＯＳＦＥＴのゲート容量を放電することによってリセットされる。次のリセット段階では、第２のコンデンサは、充電の乗算値を保持する。【選択図】図２
2021516410.tif 000002
【特許請求の範囲】
【請求項１】
乗算器であって、
Ｖｔ比較器閾値を有する比較器として使用される共通ソース構成のＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴのドレイン端子に結合された電流源と、
インバータであって、前記ＭＯＳＦＥＴの前記ドレイン端子に結合された入力、電流の大きさが比例する２つの電流をゲートする前記インバータの出力を有する、インバータと、
前記２つの電流のうちの第１の電流と前記ＭＯＳＦＥＴのゲートとに結合された第１の端子、および接地された第２の端子を有する第１のコンデンサと、
前記２つの電流のうちの第２の電流に結合された第１の電流、および前記２つの電流のうちの前記第１の電流とＭＯＳＦＥＴの前記ゲートとに結合された第１の端子を有する第２のコンデンサと、を備え、
前記乗算器が最初にリセットされ、その後、前記ＭＯＳＦＥＴの前記ゲートが前記ＭＯＳＦＥＴの閾値Ｖｔ未満にプルされ、前記インバータが前記電流をオフにするまでゲート容量を充電する前記第１の電流のみをオンにし、前記Ｖｔ比較器閾値に達すると、入力電荷が前記ＭＯＳＦＥＴの前記ゲートから除去されて、前記Ｖｔ比較器閾値未満に前記ＭＯＳＦＥＴの前記ゲート上の電圧を低下させ、前記Ｖｔ比較器閾値未満に低下させることは、前記比較器が前記Ｖｔ比較器閾値に達し、かつ前記インバータが前記２つの電流をオフにするまで、前記２つの電流を有効にすることであり、
その後、前記第２のコンデンサが、前記入力電荷の乗算値を保持し、前記乗算値が、前記第２のコンデンサの大きさによって電圧に変換されるか、または後続の段階の電荷入力として使用されるかのいずれか１つである、乗算器。
【請求項２】
前記２つの電流のうちの前記第１の電流を提供する第１の電流源と、前記２つの電流のうちの前記第２の電流を提供する第２の電流源と、を備える、請求項１に記載の乗算器。
【請求項３】
前記乗算器に結合されたトランスコンダクタを備え、前記トランスコンダクタが、前記２つの電流のプログラミングを提供する、請求項１に記載の乗算器。
【請求項４】
前記乗算器を前記トランスコンダクタに結合するスイッチを備える、請求項３に記載の乗算器。
【請求項５】
前記トランスコンダクタが、サンプルアンドホールド回路と、２つの電流源と、を備え、前記２つの電流源のバイアス電流の差が、乗算器内の前記２つの電流のうちの前記第２の電流として使用され、前記トランスコンダクタへの入力がゼロになる段階で、前記バイアス電流の差をサンプリングする前記サンプルアンドホールド回路を使用して前記第１の電流源から電流が除去される、請求項２に記載の乗算器。
【請求項６】
前記トランスコンダクタが、抵抗器を備え、前記抵抗器が、前記２つの電流の誤差に対して調整される、請求項５に記載の乗算器。
【請求項７】
前記抵抗器が、アナログメモリデバイスである、請求項５に記載の乗算器。
【請求項８】
前記抵抗器が、前記バイアス源に適合してバイアスされた三極管領域内にバイアスされたＭＯＳＦＥＴであり、前記バイアス源が、一定のトランスコンダクタンスを維持するように設計されたバイアス源に由来する、請求項５に記載の乗算器。
【請求項９】
前記得られた乗算子が、（Ｉ１−Ｉ２）／ΔＶ／ｒに等しく、式中、Ｉ１およびＩ２が、前記トランスコンダクタ内の前記２つの電流源のバイアス電流であり、ｒが、前記抵抗器の抵抗である、請求項６に記載の乗算器。
【請求項１０】
前記第１のコンデンサに結合された転送ゲートと、
前記ＭＯＳＦＥＴの前記ゲートと前記第１のコンデンサとに結合されたリセットトランジスタと、を備える、請求項１に記載の乗算器。
【請求項１１】
前記転送ゲート上の電荷パケットが、前記乗算器の前記入力から前記電荷の放電を引き起こす、請求項１０に記載の乗算器。
【請求項１２】
乗算器であって、
共通ソース構成のＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴのドレイン端子に結合されたＭＯＳＦＥＴ電流源と、
インバータであって、前記ＭＯＳＦＥＴの前記ドレイン端子に結合された入力、および電流の大きさが比例する２つの電流をゲートする前記インバータの出力を有する、インバータと、
前記２つの電流のうちの第１の電流と前記ＭＯＳＦＥＴのゲートとに結合された第１の端子、および接地された第２の端子を有する第１のコンデンサと、
前記２つの電流のうちの第２の電流、および前記２つの電流のうちの第１の電流に結合された第２の端子を有する、第２のコンデンサと、を備え、
前記乗算器が、最初に、前記ＭＯＳＦＥＴのゲート容量を放電することによってリセットされ、次いで、Ｖｔ比較器閾値まで再充電できるようにされた後、前記ＭＯＳＦＥＴの前記ゲート端子から電荷が除去され、前記ゲート端子上の電圧を前記Ｖｔ比較器閾値未満に低下させ、前記Ｖｔ比較器閾値が以前のＶｔ比較器閾値に達し、かつ前記インバータが２つの電流をオフにするまで、前記２つの電流を有効にし、次のリセット段階で、前記第２のコンデンサは、乗算された電荷値を保持する、乗算器。
【請求項１３】
重み付け加算器であって、
共通ソース構成のＭＯＳＦＥＴと、
前記ＭＯＳＦＥＴのドレイン端子に結合された電流源と、
インバータであって、前記ＭＯＳＦＥＴの前記ドレイン端子に結合された入力、電流源をゲートする前記インバータの出力を有する、インバータと、
前記ＭＯＳＦＥＴの前記ゲートに結合された電流源と、
第２の電流源と前記ＭＯＳＦＥＴのゲートとに結合された第１の端子、および接地された第２の端子を有する、第１のコンデンサと、
前記ＭＯＳＦＥＴの前記ゲートに、かつ前記電流源と前記コンデンサとに結合されたドレイン端子、接地に結合されたソース、およびリセット信号に結合されたゲート端子を有する、第２のＭＯＳＦＥＴと、
重みに適合してプログラムされた前記第２の電流源に比例する大きさを有する電流源のうちの１つ以上であって、各々が、第１のサイクル中に前記ＭＯＳＦＥＴの前記ゲートから電荷を除去する入力値に適合してゲートされる、電流源のうちの１つ以上と、を備え、
前記第２の電流源が、第２のサイクル中に前記電荷を置き換え、前記電荷を置き換えるための時間が、入力の重み付けされた和に比例するパルスである、重み付け加算器。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
本特許出願は、２０１８年３月２日に出願され、Ｄａｖｉｄ  Ｓｃｈｉｅ名義の「ＳＩＮＧＬＥ  ＴＲＡＮＳＩＳＴＯＲ  ＭＵＬＴＩＰＬＩＥＲ」と題する米国仮出願第６２／６３７，５０７号に関連し、その全体が参照により本明細書に組み込まれる。本特許出願は、米国特許法第１１９条（ｅ）に基づく利益を主張する。
【０００２】
本発明は、一般に、乗算器回路に関し、より具体的には、減少した数のトランジスタを有する乗算器回路に関する。
【背景技術】
【０００３】
機械学習は、乗算に大きく依存している。ニューラルネットワーク１０内のニューロンは、例えば、図１に示されるように、膨大な数の接続の各々における乗算器に依存する１対多のアーキテクチャと接続され得る。ニューラルネットワーク１０では、円１２は入力データを有するニューロンである。線１４は、入力データに重み（ｗ）を乗算する乗算器である。その結果は、決定回路または後続の層に供給され得、その出力は、次いで次の層に供給され得る。重み付けされた入力の加算器およびいくつかの場合には決定回路を含有する各ニューロンは、以下の層の多くのニューロンに接続され得るため、重みの数は非常に大きくなり得る。
【０００４】
機械学習は、一般に、乗算および累積機能を実行するために大量のトランジスタを必要とするデジタル乗算器に依存している。必要に応じて、乗算されるデジタルワード内の各ビットは、少なくとも２つのトランジスタを必要とし、ビット乗算を実行するゲートは、各々少なくとも４つのトランジスタを必要とする。ビットの移動に関連する追加のトランジスタが考慮されると、ビット数の少ない入力ワードであっても、トランジスタの数は大きくなる可能性がある。さらに、通常、デジタルシステムにおいてローディングおよび乗算動作を実行するのに数サイクルを要し、これはかなりの時間である。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
スループットを向上させるために、デジタルアーキテクチャは、複数の乗算を同時に実行できるように複数の並列スレッドを利用し、シストリックアーキテクチャなどのローディングアーキテクチャを利用して、ローディングのオーバーヘッドを最小限に抑えている。それにもかかわらず、マルチスレッドアーキテクチャおよびシストリックアーキテクチャに対応し、問題を並列に実行できるストリームに分解するためには、さらに多くのオーバーヘッドが必要となる。
【０００６】
したがって、上記の問題を克服するシステムおよび方法を提供することが望ましいであろう。システムおよび方法は、より少ない数のトランジスタを利用して作成され得る乗算デバイスを提供する。
【課題を解決するための手段】
【０００７】
概要
一実施形態によると、乗算器が開示される。乗算器は、Ｖｔ比較器閾値と相関する比較器として使用される共通ソース構成のＭＯＳＦＥＴを有する。電流源は、ＭＯＳＦＥＴのドレイン端子に結合される。インバータは、ＭＯＳＦＥＴのドレイン端子に結合された入力を有する。インバータゲートの出力は、電流の大きさが比例する２つの電流Ｉ１とＩ２をゲートする。第１のコンデンサは、２つの電流のうちの第１の電流Ｉ１とＭＯＳＦＥＴのゲートとに結合された第１の端子と、接地された第２の端子とを有する。第２のコンデンサは、２つの電流のうちの第２の電流Ｉ２に結合された第１の端子、および２つの電流のうちの第１の電流Ｉ１とＭＯＳＦＥＴの前記ゲートとに結合された第２の端子を有する。乗算器は、Ｉ１およびＩ２のＭＯＳＦＥＴを使用することによって最初にリセットされて、第２のコンデンサを放電する。その後、ＭＯＳＦＥＴゲートはＭＯＳＦＥＴの閾値（Ｖｔ）未満にプルされ、インバータが電流をオフにするまで、ゲート容量を充電するＩ１のみをオンにする。Ｖｔ比較器閾値に達すると、入力電荷がＭＯＳＦＥＴのゲート端子から除去され、ゲート端子上の電圧をＶｔ比較器閾値未満まで低下させる。Ｖｔ比較器閾値未満に低下させることは、比較器がＶｔ比較器閾値に達し、かつインバータが２つの電流をオフにするまで、２つの電流Ｉ１およびＩ２を有効にする。この時点で、第２のコンデンサは、電圧に第２のコンデンサの大きさによって電圧に変換されるか、または後続の乗算器で使用されるかのいずれか１つのために使用される電荷の乗算値を保持する。あるいは、電流Ｉ１およびＩ２の両方を使用して、リセット中にＶｔ比較器閾値を求めることができ、次いで、第２のコンデンサの第１の端子で接地するための追加のスイッチ、およびＭＯＳＦＥＴのゲートから接地するためのリセットＭＯＳＦＥＴによって、第２のコンデンサが放電され得る。
【０００８】
第２の実施形態によると、重み付け加算器が開示される。第１のサイクルでは、ＭＮＲは、ＭＮ１のゲート上の電圧をＶｔ比較器閾値未満にし、Ｉ１は、ＭＮ１のドレインを低下させ、かつインバータの電流源をオフにさせるＶｔ比較器閾値まで、ゲートを充電する。その後、第１のサイクル中、重み値を表すようにＩ２に比例してプログラムされた１つ以上の電流源は、入力電荷に比例したパルスによってゲートされ、入力の重み付けされた和としてのＭＮ１からの除去された電荷。第２のサイクルＩ２では、ＭＮ１のゲートをそのトリップ電圧に充電し、除去された重み付けされた電荷を置き換える。インバータの出力でパルスによって表される当該電荷を再充電するためにかかる時間は、後続の乗算器で電荷をゲートするための入力パルスとして使用され、乗算された出力電荷に比例するパルスを表すことができる。
【図面の簡単な説明】
【０００９】
本出願は、以下の図面に関してさらに詳細に記載される。これらの図面は、本出願の範囲を限定することを意図したものではなく、むしろその特定の属性を例示するものである。同一または類似の部品を参照するために、図面全体を通して同じ参照番号が使用される。
【００１０】
【図１】本出願の一態様による、各接続エンジン内の乗算器に依存するニューラルネットワークアーキテクチャの例示的な実施形態を示すブロック図である。
【図２】本出願の一態様による乗算器の例示的な実施形態を示すブロック図である。
【図３】本出願の一態様に従ってオーバーラップ容量を低減するように最適化された空乏化接合構造の例示的な実施形態の断面図を示す。
【図４】本出願の一態様による、トランスコンダクタに結合された乗算器の例示的な実施形態を示すブロック図である。
【図５】本出願の一態様によるパルス出力を有する重み付け加算器の例示的な実施形態を示すブロック図である。
【発明を実施するための形態】
【００１１】
添付の図面に関連して以下に記載する説明は、本開示の現在好ましい実施形態の説明として意図され、本開示が構築および／または利用され得る唯一の形態を表すことを意図しない。説明は、例示される実施形態に関連して本開示を構築し、動作させるための機能および一連のステップを記載する。しかしながら、同一または同等の機能および順序は、本開示の趣旨および範囲内に包含されることも意図される異なる実施形態によって達成され得ることを理解されたい。
【００１２】
図２を参照すると、減少した数のトランジスタを有する乗算器２０の一実施形態を見ることができる。一実施形態によれば、乗算器２０は、ＭＯＳＦＥＴ  ＭＮ１を有し得る。ＭＯＳＦＥＴ  ＭＮ１は、共通のソース構成で配置され得る。電流源ＩＭＮ１は、ＭＯＳＦＥＴ  ＭＮ１のドレインに結合され得る。インバータ２２は、ＭＯＳＦＥＴ  ＭＮ１のドレイン端子に結合され得る。インバータ２２の出力は、電流の大きさが比例し得る２つの電流源Ｉ１およびＩ２をゲートするために使用され得る。
【００１３】
コンデンサＣ１は、第１の電流源Ｉ１とＭＯＳＦＥＴ  ＭＮ１のゲートとに結合された端子を有し得る。コンデンサＣ１の第２の端子は、接地され得る。第１の電流源Ｉ１は、コンデンサＣ２の第２の端子とＭＯＳＦＥＴ  ＭＮ１のゲートとに結合され得る。第２の電流源Ｉ２は、第２のコンデンサＣ２の第１の端子に結合され得る。
【００１４】
リセットスイッチは、ＭＯＳＦＥＴ  ＭＮ１のゲートに結合され得る。一実施形態によれば、リセットスイッチは、リセットトランジスタＭＯＳＦＥＴ  ＭＮＲであり得る。本実施形態において、ＭＯＳＦＥＴ  ＭＮＲは、共通ソース構成で構成され得る。ＭＯＳＦＥＴ  ＭＮＲのゲート端子は、リセット信号ＲＥＳＥＴに結合され得る。
【００１５】
転送ゲートＴＧは、ＭＯＳＦＥＴ  ＭＮ１のゲート端子、コンデンサＣ１の第１の端子、Ｃ２の第２の端子、および電流源Ｉ１に結合され得る。乗算器２０は、以下の様式で動作し得る。最初に、転送ゲートＴＧが開放され、Ｉ１およびＩ２を生成する電流源ＭＯＳＦＥＴは、コンデンサＣ２をレールにプルすることによって放電させるか、または代替的に、追加の電流源がコンデンサＣ２の第２の端子に結合され、ＭＯＳＦＥＴ  ＭＮＲは低く保持される。コンデンサＣ２が放電されると、他のトランジスタはオフになる。リセットトランジスタＭＯＳＦＥＴ  ＭＮＲは、ゲートをトリップ閾値Ｖｔ未満にプルし、電流源Ｉ１は、ＭＮ１ゲートノードの充電を開始するために有効にされる。ある時点で、ＭＯＳＦＥＴ  ＭＮ１のゲート上の電圧は、ＭＯＳＦＥＴ  ＭＮ１のドレインを反転させ、インバータ２２の出力は、電流源Ｉ１をオフにする。ここで、ＭＯＳＦＥＴ  ＭＮ１のゲート端子は、比較器閾値Ｖｔに対応する電圧である。あるいは、Ｃ２を２回リセットし、Ｉ１＋Ｉ２を使用してＶｔ閾値を確立し、一定の充電電流を維持し、傾斜関連誤差の変化を低減してもよい。
【００１６】
図２に見られるように、電荷パケットは、転送ゲートＴＧの左側に導入され得る。一実施形態によれば、電荷パケットは、負の電荷パケットである。電流源Ｉ１およびＩ２は、互いに比例してプログラムされて、所望の乗算子を形成し得る。転送ゲートＴＧがオンになると、負の電荷パケット内の電荷に比例して電荷が除去される。したがって、負の電荷パケットが転送ゲートＴＧに導入されると、ＭＯＳＦＥＴ  ＭＮ１のゲートでの電荷は、負の電荷パケットに比例して除去される。これにより、印加される負の電荷に比例して、ＭＯＳＦＥＴ  ＭＮ１のゲート上の電圧が低下する。
【００１７】
電荷パケットは、ＭＮ１ゲート容量を放電する電流源であり得る。電荷パケットはまた、アクティブ画素からのピンフォトダイオードの電荷貯留部に貯蔵された電荷、またはアクティブ画素からの浮遊拡散、またはＣＣＤシフトレジスタの出力に適合されて除去された電荷であってもよい。場合によっては、ゲート電流源がＭＮ１のゲート容量を放電するような場合には転送ゲートを必要としない。
【００１８】
転送ゲートＴＧをオンにし、ＭＯＳＦＥＴ  ＭＮ１のゲート上の電圧が入力電荷に比例してＶｔ比較器閾値未満に低下した後、電流源Ｉ１およびＩ２をオンにする。コンデンサＣ１は、Ｖｔ比較器閾値に達するまでＩ１＋Ｉ２によって充電され、この時点で、インバータ２２は電流源Ｉ１およびＩ２をオフにする。コンデンサＣ１をＶｔ比較器閾値まで充電するのに要する時間は、式ｔｃｈａｒｇｅ＝Ｑｉｎ／（Ｉ１＋Ｉ２）によって表され得る。この間、コンデンサＣ２は、電流源Ｉ２によってのみ充電される。これは、Ｑｉｎ＊Ｉ２／（Ｉ１＋Ｉ２）の電荷をコンデンサＣ２に投入する時間Ｑｉｎ／（Ｉ１＋Ｉ２）にわたって発生する。このため、入力電荷にＩ２／（Ｉ１＋Ｉ２）を乗算し、コンデンサＣ２に貯蔵する。
【００１９】
ここで、Ｃ２は、乗算された電荷を含んでいる。電荷の大きさは、後続の和算段階または乗算段階で利用することができ、電圧として差分的に読み出すことができ、または読み出すために既知の容量に転送することができる。関心のある情報が純粋に電荷である場合、実際の容量値は、電荷を保持するのに十分な大きさでなければならない以外は無関係であり得るということに留意することが重要である。これは、例えば、積分された電荷を乗算器２０への入力として直接使用することができるので、アクティブ画素用途において非常に有用な回路となり得る。
【００２０】
コンデンサＣ１は、ＭＯＳＦＥＴ  ＭＮ１の寄生容量、ＭＯＳＦＥＴ  ＭＮＲのドレインコンデンサ、電流源Ｉ１のドレイン容量、転送ゲートＴＧのオーバーラップ容量であってもよいことに留意すべきである。このコンデンサは電荷レセプタクルとして使用されているだけなので、その値を制御する必要はない。コンデンサＣ２は、コンデンサＣ１の大きさ以下の電荷のみを積分しているため、非常に小さなコンデンサにすることができる。Ｖｔトリップポイントへのサイクルバイサイクルリセットは、相関する二重サンプリング機構として機能し、プロセスまたは温度に起因するフリッカノイズおよびトリップポイントの変動を除去する。
【００２１】
電荷注入を低減するために、転送ゲートＴＧ、ＭＯＳＦＥＴ  ＭＮ１、ＭＯＳＦＥＴ  ＭＮＲ、ならびに電流源Ｉ１およびＩ２は、オーバーラップ容量を低減するようにさらに最適化された空乏化接合構造を使用して作成されてもよい。このような構造の例は、図３に見ることができる。これらの構造は、フェムトフェード（ｆＦ）またはｆＦ範囲の部分のコンデンサを可能にするために使用することができ、したがって、それを行うために非常に速く充填することができ、非常にわずかな電力しか必要とされない。入力電荷を、例えば、光検出器からの直接入力として、アクティブ画素内のピンフォトダイオードから直接結合することによって、ノイズを改善する従来のシステムと比較して、電荷から電圧または電流への変換を節約することができる（各変換は、デジタル化と同様にノイズ、コスト、電力、および遅延を追加する）。
【００２２】
乗算器２０内の電流源Ｉ１およびＩ２は、直接プログラムすることが困難であり得る。図４の回路は、この問題を克服するのに役立ち得る。４つの象限トランスコンダクタは、図２に示される単一のトランジスタ乗算器２０に結合され得る。
【００２３】
図４に示されるように、トランスコンダクタ４０を見ることができる。トランスコンダクタ４０は、乗算器２０に結合されている。スイッチ４４は、トランスコンダクタ４０を乗算器２０に結合するために使用され得る。乗算器２０への２つの電圧入力４８は、非常に低い漏れコンデンサまたはＮＶＭメモリである。
【００２４】
電圧差による電流源Ｉ１＋Ｉ２（乗算器１０内の電流）の直接のプログラミングを達成するために、以下を実行することができる。トランスコンダクタ４０内の電流の差は、スイッチ４９およびサンプルをオンにして結果を保持することによって、トランスコンダクタ抵抗器４６にわたる電圧降下を排除することによってサンプリングするべきである。この電流は、次いで、乗算器２０のＩ２電流として使用される。次いで、同じサンプリングされた電流を使用し、第２の段階の充電段階中にＭＯＳＦＥＴ  ＭＮＲでそれを除去してもよい。その後、入力４８またはＡＶは、トランスコンダクタ４０の入力にわたって差動電圧として抵抗器ｒ４６にわたって印加される。したがって、得られる入力電荷の乗算子は（Ｉ１−Ｉ２）／（ΔＶ／ｒ）であり、この場合、Ｉ１−Ｉ２は、乗算器２０の電流源ではないトランスコンダクタのバイアス電流の差である。
【００２５】
較正段階（Ｉ２−Ｉ１）では、ｒの誤差について調整することができる。あるいは、ｒを可変抵抗器とすることでＩ２−Ｉ１を調整してもよい。その結果、（Ｉ２−Ｉ１）／（ΔＶ／ｒ）に従って電荷乗算子を設定することができる。一実施形態によれば、トランスコンダクタ抵抗器４６は、強磁性メムリスタであってもよい。それはまた、大きさＩ１の電流４２によってバイアスされたダイオード接続デバイスの直列対から三極管領域にバイアスされたトランジスタであってもよい。Ｉ１およびＩ２がまた一定のトランスコンダクタンスのバイアス回路でもバイアスされている場合、（Ｉ２−Ｉ１）およびｒは、形状依存性のみとなり、プロセス依存性および温度依存性が分割される。
【００２６】
トランスコンダクタ４０は、複数の乗算器間で共有され得る。例えば、ブロードキャストシストリックアーキテクチャでは、重みオペランドの複数の複製を生成するために、トランスコンダクタ電流の複数のコピーをファンアウトすることができる。
【００２７】
入力電荷パケットの代わりに、ゲートされた電流源も使用され得る。この場合、転送ゲートは必要ない。電流源のゲーティングは、ＭＯＳＦＥＴ  ＭＮ１のゲートから電荷を除去し、ゲート電圧をＶｔ比較器閾値未満にする。電流源をオフにした後、転送ゲートがオンになってから、回路は前述のように動作する。
【００２８】
図５を参照すると、重み付け加算器２０を示す実施形態が考慮され得る。ここでは、コンデンサＣ１（コンデンサまたは浮遊拡散であり得る）にも接続されているＭＯＳＦＥＴ  ＭＮ１のゲート、ゲーティングＭＯＳＦＥＴ  ４２のドレイン、およびＩｏｕｔとしても知られる電流源４０からなる単一の電荷貯留部が示されている。ｗ１およびｗｎとラベル付けされた電荷移動手段３０およびバイアスｂ１は、所望の重み入力に適合し、かつ電流源Ｉｏｕｔ４０に比例してプログラムされている。これらの重み入力は、ＭＯＳＦＥＴ４２のゲートを駆動するバッファに接続されている時間入力ａ１、ａｎ、およびｂによってゲートされる。リセット中、ＭＯＳＦＥＴ  ＭＮ１のゲートは、そのＶｔ比較器閾値未満にプルされ、これは、ＭＯＳＦＥＴ  Ｍ１のドレインを反転させ、ＭＰＳＦＴＥ  ＭＮ１ゲートがその切り替え閾値に達し、その後それがオフに切り替えられるまで、インバータ４１が電流源４０をオンにすることを可能にする。第１のサイクルにおいて、時間的に複数のパルス入力ａ１．．．ａｎ、およびｂは、重みが所与の時間量にわたって流れ、その結果、重み付けされた電荷がＭＮ１のゲートで電荷貯留部から除去されることを効果的に可能にする。この電流が除去されると、ＭＮ１のドレインは再び反転し、インバータ４１に電流源Ｉｏｕｔをオンにさせ、電流源Ｉｏｕｔは重み付けされた入力によって除去された電荷を置き換える。これに要する時間は、ａｏｕｔでの加重み付けされた和出力パルスを表す。
【００２９】
本開示の実施形態は、様々な特定の実施形態の観点から説明されてきたが、当業者は、本開示の実施形態が、特許請求の範囲の趣旨および範囲内の修正を伴って実施され得ることを認識するであろう。
【図１】
2021516410.tif 000003
【図２】
2021516410.tif 000004
【図３】
2021516410.tif 000005
【図４】
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【図５】
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【国際調査報告】
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