(57)【要約】  フェーズドアレイアンテナにおける、ビームフォーミングのためのシステムである。受信した信号から、または送信されるべき信号からの正弦波信号の減算が、受信した信号、または送信されるべき信号の位相をシフトするために使用される。各アンテナアレイ素子に対して別個の正弦波信号を生成することができ、素子毎に位相をシフトさせてることを可能にして、ビームフォーミングを実行する。
2021516014.tif 000002
【特許請求の範囲】
【請求項１】
送信器であって、
第１アンテナ素子と、
第２アンテナ素子と、
第１波形発生器と、
第２波形発生器と、
第３波形発生器と、
第１差分回路であり、
前記第１波形発生器に対して接続されている第１入力、
前記第２波形発生器に対して接続されている第２入力、および、
前記第１アンテナ素子に対して動作可能に結合されている出力、
を含み、かつ、
前記第１入力における信号と前記第２入力における信号との差異を前記出力において生成する、ように構成されている、
第１差分回路と、
第２差分回路であり、
前記第１波形発生器に対して接続されている第１入力、
前記第３波形発生器に対して接続されている第２入力、および、
前記第２アンテナ素子に対して動作可能に結合されている出力、
を含み、かつ、
前記第１入力における信号と前記第２入力における信号との差異を前記出力において生成する、ように構成されている、
第２差分回路と、
を含む、送信器。
【請求項２】
前記第２波形発生器は、区分的な正弦波信号を生成するように構成されており、かつ、
前記第３波形発生器は、区分的な正弦波信号を生成するように構成されている、
請求項１に記載の送信器。
【請求項３】
前記第１波形発生器、前記第２波形発生器、前記第３波形発生器、前記第１差分回路、および前記第２差分回路、それぞれは、デジタル回路の一部分である、
請求項２に記載の送信器。
【請求項４】
前記送信器は、さらに、
第１デジタル−アナログ変換器であり、
前記第１差分回路の前記出力に対して接続されている入力と、
出力と、
を有する、第１デジタル−アナログ変換器と、
第１ミキサであり、
中間周波数ポート、ローカル発振器入力、および無線周波数ポート、を有し、
前記中間周波数ポートは、前記第１デジタル−アナログ変換器の前記出力に対して接続されている、
第１ミキサと、
第１フィルタであり、
前記第１ミキサの前記無線周波数ポートに対して接続されている入力と、
出力と、
を有する、第１フィルタと、
第１増幅器であり、
前記第１フィルタの前記出力に対して接続されている入力と、
前記第１アンテナ素子に対して接続されている出力と、
を有する、第１増幅器と、
第２デジタル−アナログ変換器であり、
前記第２差分回路の前記出力に対して接続されている入力と、
出力と、
を有する、第２デジタル−アナログ変換器と、
第２ミキサであり、
中間周波数ポート、ローカル発振器入力、および無線周波数ポート、を有し、
前記中間周波数ポートは、前記第２デジタル−アナログ変換器の前記出力に対して接続されている、
第２ミキサと、
第２フィルタであり、
前記第２ミキサの前記無線周波数ポートに対して接続されている入力と、
出力と、
を有する、第２フィルタと、
第２増幅器であり、
前記第２フィルタの前記出力に対して接続されている入力と、
前記第２アンテナ素子に対して接続されている出力と、
を有する、第２増幅器と、
を含む、請求項３に記載の送信器。
【請求項５】
前記デジタル回路は、ハードワイヤードデジタル回路である、
請求項３に記載の送信器。
【請求項６】
前記デジタル回路は、プログラマブルデジタル回路である、
請求項３に記載の送信器。
【請求項７】
前記第１波形発生器は、変調された波形を生成するように構成されている、
請求項１に記載の送信器。
【請求項８】
前記第１波形発生器は、ダイレクトデジタルシンセサイザを含む、
請求項７に記載の送信器。
【請求項９】
前記第２波形発生器および前記第３波形発生器それぞれは、
ダイレクトデジタルシンセサイザを含む、
請求項1に記載の送信器。
【請求項１０】
受信器であって、
第１アンテナ素子と、
第２アンテナ素子と、
第１波形発生器と、
第２波形発生器と、
第１差分回路であり、
前記第１アンテナ素子に対して動作可能に接続されている第１入力、
前記第１波形発生器に対して接続されている第２入力、および、
出力、
を含み、かつ、
前記第１入力における信号と前記第２入力における信号との差異を前記出力において生成する、ように構成されている、
第１差分回路と、
第２差分回路であり、
前記第２アンテナ素子に対して動作可能に接続されている第１入力、
前記第２波形発生器に対して接続されている第２入力、および、
出力、
を含み、かつ、
前記第１入力における信号と前記第２入力における信号との差異を前記出力において生成する、ように構成されている、
第２差分回路と、
加算回路であり、
前記第１差分回路の前記出力に対して接続されている第１入力、および、
前記第２差分回路の前記出力に対して接続されている第２入力、
を有する、加算回路と、
を含む、受信器。
【請求項１１】
前記第１波形発生器は、区分的な正弦波信号を生成するように構成されており、かつ、
前記第２波形発生器は、区分的な正弦波信号を生成するように構成されている、
請求項１０に記載の受信器。
【請求項１２】
前記第１波形発生器、前記第２波形発生器、前記第１差分回路、前記第２差分回路、および前記加算回路、それぞれは、デジタル回路の一部分である、
請求項１１に記載の受信器。
【請求項１３】
前記受信器は、さらに、
第１アナログ−デジタル変換器であり、
前記第１差分回路の前記第1入力に対して接続されている出力と、
入力と、
を有する、第１アナログ−デジタル変換器と、
第１ミキサであり、
中間周波数ポート、ローカル発振器入力、および無線周波数ポート、を有し、
前記中間周波数ポートは、前記第１アナログ−デジタル変換器の前記入力に対して接続されている、
第１ミキサと、
第１フィルタであり、
前記第１ミキサの前記無線周波数ポートに対して接続されている出力と、
入力と、
を有する、第１フィルタと、
第１増幅器であり、
前記第１フィルタの前記入力に対して接続されている出力と、
前記第１アンテナ素子に対して接続されている入力と、
を有する、第１増幅器と、
第２アナログ−デジタル変換器であり、
前記第２差分回路の前記第１入力に対して接続されている出力と、
入力と、
を有する、第２アナログ−デジタル変換器と、
第２ミキサであり、
中間周波数ポート、ローカル発振器入力、および無線周波数ポート、を有し、
前記中間周波数ポートは、前記第２アナログ−デジタル変換器の前記入力に対して接続されている、
第２ミキサと、
第２フィルタであり、
前記第２ミキサの前記無線周波数ポートに対して接続されている出力と、
入力と、
を有する、第２フィルタと、
第２増幅器であり、
前記第２フィルタの前記入力に対して接続されている出力と、
前記第２アンテナ素子に対して接続されている入力と、
を有する、第２増幅器と、
を含む、請求項１２に記載の受信器。
【請求項１４】
前記第１フィルタおよび前記第２フィルタそれぞれは、
帯域通過フィルタである、
請求項１３に記載の受信器。
【請求項１５】
前記デジタル回路は、ハードワイヤードデジタル回路である、
請求項１２に記載の受信器。
【請求項１６】
前記デジタル回路は、プログラマブルデジタル回路である、
請求項１２に記載の受信器。
【請求項１７】
前記第１波形発生器および前記第２波形発生器それぞれは、
ダイレクトデジタルシンセサイザを含む、
請求項1０に記載の受信器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明に従った実施形態に係る１つまたはそれ以上の態様は、フェーズドアレイアンテナのためのビームフォーミングに関し、そして、より具体的には、ダイレクトデジタルシンセシスベースの（direct  digital  synthesis  based）位相シフトデジタルビームフォーミング（phase  shift  digital  beam  forming）に関する。
【背景技術】
【０００２】
フェーズドアレイアンテナのためのビームフォーミング回路は、送信ビームまたは受信ビームを操作し、かつ、その形状を制御するために使用することができる。そうしたビームフォーミング回路は、アナログ移相器（phase  shifter）、または、各サンプルインターバルの最中に各素子について虚数乗法（complex  multiplication）を使用するデジタル移相器を含み得る。そうしたデザインに従って実装されるビームフォーミング回路は、コストが高く、そして、かなりの量の電力を消費し得るものである。
【０００３】
従って、ビームフォーミングのための改良されたシステムに対する必要性が存在している。
【発明の概要】
【０００４】
本開示の実施形態の態様は、フェーズドアレイアンテナにおける、ビームフォーミングのためのシステムに向けられている。受信した信号から、または送信されるべき信号からの正弦波信号の減算が、受信した信号、または送信されるべき信号の位相をシフトするために使用されている。各アンテナアレイ素子に対して別個の正弦波信号が生成されてよく、これにより素子毎に位相をシフトして、ビームフォーミングを実行することを可能にしている。
【０００５】
本発明の一つの実施形態に従って、送信器が提供される。本送信器は、第１アンテナ素子と、第２アンテナ素子と、第１波形発生器と、第２波形発生器と、第３波形発生器と、第１差分回路であり、前記第１波形発生器に対して接続されている第１入力、前記第２波形発生器に対して接続されている第２入力、および前記第１アンテナ素子に対して動作可能に結合されている出力を含み、かつ、前記第１入力における信号と前記第２入力における信号との差異を前記出力において生成する、ように構成されている第１差分回路と、第２差分回路であり、前記第１波形発生器に対して接続されている第１入力、前記第３波形発生器に対して接続されている第２入力、および前記第２アンテナ素子に対して動作可能に結合されている出力を含み、かつ、前記第１入力における信号と前記第２入力における信号との差異を前記出力において生成するように構成されている、第２差分回路と、を含む。
【０００６】
一つの実施形態に従って、前記第２波形発生器は区分的な正弦波信号を生成するように構成されており、かつ、前記第３波形発生器は区分的な正弦波信号を生成するように構成されている。
【０００７】
一つの実施形態に従って、前記第１波形発生器、前記第２波形発生器、前記第３波形発生器、前記第１差分回路、および前記第２差分回路、それぞれは、デジタル回路の一部分である。
【０００８】
一つの実施形態に従って、前記送信器は、第１デジタル−アナログ変換器であり、前記第１差分回路の前記出力に対して接続されている入力と、出力とを有する、第１デジタル−アナログ変換器と、第１ミキサであり、中間周波数ポート、ローカル発振器入力、および無線周波数ポートを有し、前記中間周波数ポートは、前記第１デジタル−アナログ変換器の前記出力に対して接続されている、第１ミキサと、第１フィルタであり、前記第１ミキサの前記無線周波数ポートに対して接続されている入力と、出力とを有する、第１フィルタと、第１増幅器であり、前記第１フィルタの前記出力に対して接続されている入力と、前記第１アンテナ素子に対して接続されている出力とを有する、第１増幅器と、第２デジタル−アナログ変換器であり、前記第２差分回路の前記出力に対して接続されている入力と、出力とを有する、第２デジタル−アナログ変換器と、第２ミキサであり、中間周波数ポート、ローカル発振器入力、および無線周波数ポートを有し、前記中間周波数ポートは、前記第２デジタル−アナログ変換器の前記出力に対して接続されている、第２ミキサと、第２フィルタであり、前記第２ミキサの前記無線周波数ポートに対して接続されている入力と、出力とを有する、第２フィルタと、第２増幅器であり、前記第２フィルタの前記出力に対して接続されている入力と、前記第２アンテナ素子に対して接続されている出力とを有する、第２増幅器と、を含む。
【０００９】
一つの実施形態に従って、前記デジタル回路は、ハードワイヤードデジタル回路である。
【００１０】
一つの実施形態に従って、前記デジタル回路は、プログラマブルデジタル回路である。
【００１１】
一つの実施形態に従って、前記第１波形発生器は、変調された波形を生成するように構成されている。
【００１２】
一つの実施形態に従って、前記第１波形発生器は、ダイレクトデジタルシンセサイザを含む。
【００１３】
一つの実施形態に従って、前記第２波形発生器および前記第３波形発生器それぞれは、ダイレクトデジタルシンセサイザを含む。
【００１４】
本発明の一つの実施形態に従って、受信器が提供される。本受信器は、第１アンテナ素子と、第２アンテナ素子と、第１波形発生器と、第２波形発生器と、第１差分回路であり、前記第１アンテナ素子に対して動作可能に接続されている第１入力、前記第１波形発生器に対して接続されている第２入力、および、出力を含み、かつ、前記第１入力における信号と前記第２入力における信号との差異を前記出力において生成するように構成されている、第１差分回路と、第２差分回路であり、前記第２アンテナ素子に対して動作可能に接続されている第１入力、前記第２波形発生器に対して接続されている第２入力、および、出力を含み、かつ、前記第１入力における信号と前記第２入力における信号との差異を前記出力において生成するように構成されている、第２差分回路と、加算回路であり、前記第１差分回路の前記出力に対して接続されている第１入力、および、前記第２差分回路の前記出力に対して接続されている第２入力を有する、加算回路と、を含む。
【００１５】
一つの実施形態に従って、前記第１波形発生器は、区分的な正弦波信号を生成するように構成されており、かつ、前記第２波形発生器は、区分的な正弦波信号を生成するように構成されている。
【００１６】
一つの実施形態に従って、前記第１波形発生器、前記第２波形発生器、前記第１差分回路、前記第２差分回路、および前記加算回路、それぞれは、デジタル回路の一部分である。
【００１７】
一つの実施形態に従って、前記受信器は、第１アナログ−デジタル変換器であり、前記第１差分回路の前記第1入力に対して接続されている出力と、入力とを有する、第１アナログ−デジタル変換器と、第１ミキサであり、中間周波数ポート、ローカル発振器入力、および無線周波数ポートを有し、前記中間周波数ポートは、前記第１アナログ−デジタル変換器の前記入力に対して接続されている、第１ミキサと、第１フィルタであり、前記第１ミキサの前記無線周波数ポートに対して接続されている出力と、入力とを有する、第１フィルタと、第１増幅器であり、前記第１フィルタの前記入力に対して接続されている出力と、前記第１アンテナ素子に対して接続されている入力とを有する、第１増幅器と、第２アナログ−デジタル変換器であり、前記第２差分回路の前記第１入力に対して接続されている出力と、入力とを有する、第２アナログ−デジタル変換器と、第２ミキサであり、中間周波数ポート、ローカル発振器入力、および無線周波数ポートを有し、前記中間周波数ポートは、前記第２アナログ−デジタル変換器の前記入力に対して接続されている、第２ミキサと、第２フィルタであり、前記第２ミキサの前記無線周波数ポートに対して接続されている出力と、入力とを有する、第２フィルタと、第２増幅器であり、前記第２フィルタの前記入力に対して接続されている出力と、前記第２アンテナ素子に対して接続されている入力とを有する、第２増幅器と、を含む。
【００１８】
一つの実施形態に従って、前記第１フィルタおよび前記第２フィルタそれぞれは、帯域通過フィルタである。
【００１９】
一つの実施形態に従って、前記デジタル回路は、ハードワイヤードデジタル回路である。
【００２０】
一つの実施形態に従って、前記デジタル回路は、プログラマブルデジタル回路である。
【００２１】
一つの実施形態に従って、前記第１波形発生器および前記第２波形発生器それぞれは、ダイレクトデジタルシンセサイザを含む。
【図面の簡単な説明】
【００２２】
特徴、態様、および実施形態が、添付図面と併せて説明されている。
【図１】図1は、本発明の一つの実施形態に従った、送信器の一部に係るブロック図である。
【図２Ａ】図2Aは、本発明の一つの実施形態に従った、一式の方程式である。
【図２Ｂ】図2Bは、本発明の一つの実施形態に従った、一式の方程式である。
【図２Ｃ】図2Cは、本発明の一つの実施形態に従った、一式の方程式である。
【図３】図3は、本発明の一つの実施形態に従った、送信器の一部に係るブロック図である。
【図４】図4は、本発明の一つの実施形態に従った、アンテナパターンのグラフである。
【発明を実施するための形態】
【００２３】
添付の図面に関連して以下で明らかにされる詳細な説明は、本発明に従って提供されるダイレクトデジタルシンセシスベースの位相シフトデジタルビームフォーミングのためのシステムの例示的な実施形態の説明として意図されたものであり、そして、本発明が構築または利用され得る唯一の形態を表すように意図されたものではない。説明は、図示される実施形態に関連して、本発明の特徴を明らかにしている。しかしながら、同一または均等な機能および構成が、本発明の精神および範囲内に包含されるように意図される異なる実施形態によっても、また、達成され得ることが理解されるべきである。ここにおける他の箇所で示されているように、同様な素子番号は、同様な素子または特徴を示すように意図されている。
【００２４】
フェーズドアレイアンテナは、適切な制御回路を用いて使用されてよく、
制御可能なアンテナパターン、または、電子的にステアリングされ得る「ビーム（“beam”）」、もしくは、アンテナアレイに係るアンテナ素子（antenna  element）それぞれの位相シフトを調整することによって、調整され得るその形状(例えば、幅)を生成する。送信アンテナについて、このことは、共通のフィード信号が供給されているそれぞれの位相を複数のアンテナ素子それぞれに対して調整することによって、達成され得る。受信アンテナについて、ビームステアリングまたはビーム形状制御(まとめて「ビームフォーミング（“beamforming”）」として参照されるもの)は、複数のアンテナ素子によって受信される各受信信号それぞれに対して適用されるそれぞれの位相シフトを調整することによって達成され得る。振幅制御(すなわち、アンテナ素子ごとに変化する減衰または利得（gain）)は、また、送信ビームまたは受信ビームの形状に影響を与えるように使用されてもよい。
【００２５】
そうしたビームフォーミングのために使用される位相シフトは、例えば、アナログ回路またはデジタル回路、および、ビームフォーミングを送信または受信するための方法を使用して、適用され得る。例えば、デジタル回路において位相シフトを実装するために、虚数乗法(アンテナ素子あたりサンプル毎に1つ)が使用され得る。他の回路においては、虚数乗法と同等な演算を実行するために、RF移相器(信号の同相（in-phase）成分および直交（quadrature）成分において動作し、そして、素子毎に、同相成分および直交成分について(符号付き)振幅シフトを実行し得るもの)が使用され得る。いくつかの回路においては、実時間遅延（true  time  delay）が、補間有限インパルス応答（FIR）フィルタを用いて実装され得る。そうした回路は複雑であり、その結果として、比較的に高コストであり、そして、潜在的に大きいマス（high  mass）および電力消費が生じている。
【００２６】
図1を参照すると、いくつかの実施形態においては、フェーズドアレイアンテナについて位相シフトをもたらすために、虚数乗法を採用している回路を使用することができ、回路のサイズおよび複雑性の著しい低減を結果として生じている。図1は、送信フェーズドアレイアンテナについて一つの例示的な実装を示しており、以下でさらに詳細に説明されるように、アナログ回路が、受信フェーズドアレイアンテナについて使用され得る。図1を参照すると、いくつかの実施形態でにおいて、第１波形発生器101は、送信されるべき波形を生成する。例えば、商用5Gセルラネットワークによって使用され得るような変調通信波形（modulated  communication  waveform）、または(軍用または商用)レーダーシステムによって使用され得るようなチャープパルス（chirped  pulse）である。第１波形発生器101によって生成された波形は、第１差分回路111および第２差分回路112の両方に対して供給される。第１差分回路111および第２差分回路112それぞれは、(第１波形発生器101に接続されている)第１入力、第２入力、および出力を有しており、そして、それぞれの出力において、それぞれの第１入力での信号と、それぞれの第２入力での信号との間の差異を生成するように構成されている。第１差分回路111および第２差分回路112それぞれの第２入力は、第２波形発生器102および第３波形発生器103のうちそれぞれ１つに対して接続されている。第１差分回路111および第２差分回路112それぞれの出力は、デジタル−アナログ変換器115のアレイのうち１つのデジタル−アナログ変換器115に対して接続されている。波形発生器101、102、103それぞれ、および、差分回路111、112それぞれは、デジタル回路であってよく、または、それらのうち幾つか又は全ては、単一のデジタル回路の部分であってよい。そうした各デジタル回路は、ハードワイヤード（hard-wired）デジタル回路(例えば、特定用途向け集積回路)であってよく、または、フィールドプログラマブルゲートアレイ（FPGA）といったプログラマブルデジタル回路であってよい。
【００２７】
第１差分回路111および第２差分回路112のそれぞれの出力が接続されている２つのデジタル−アナログ変換器115の出力は、第１ミキサ131および第２ミキサ132のそれぞれの中間周波数ポート（IF）に対して供給される。第１ミキサ131および第２ミキサ132それぞれは、さらに、ローカル発振器（LO）入力および無線周波数（RF）ポートを有し得る。第１ミキサ131および第２ミキサ132のローカル発振器入力は、ローカル発振器135の出力によって供給される。
当然のことながら、ミキサポートのコンテクストにおいては、「無線周波数」および「(RF)」は、周波数範囲を参照するものではなく、むしろ、中間周波数ポートでのものよりも一般的に高い周波数を受信または出力するようにミキサが構成されているポートを指すものである。図1(および、後述の図3)の実施形態において、無線周波数ポートにおける信号の周波数は、アレイアンテナでの使用に適した任意の周波数であってよく、そして、例えば、中間周波数(MF)範囲の周波数、マイクロ波周波数、およびミリメートル波周波数と同じくらい低い周波数を含んでよい。これらのミキサ131、132の各無線周波数ポートそれぞれは、フィルタ141、142(例えば、図1に示すような帯域通過（band-pass）フィルタ、または高域通過（high-pass）フィルタ)それぞれの入力に接続され、そして、フィルタの出力は、それぞれに、第１および第２増幅器(例えば、電力増幅器)151、152に対して接続されてよい。それぞれが、図示されるように２つまたはそれ以上の増幅器のカスケード（cascade）から構成されており、そして、次に、第１および第２アンテナ素子161、162に対してそれぞれに接続され得る。
【００２８】
波形発生器101、102、103のうち１つまたはそれ以上は、任意の波形発生器といった数値制御発振器（numerically  controlled  oscillator、NOC）、またはダイレクトデジタルシンセサイザ（direct  digital  synthesizer、DDS）である(または、これらを含み得る)。ダイレクトデジタルシンセサイザは、クロックまたは「サンプリングクロック（“sampling  clock”）」入力および出力を有し得る。出力における信号は、ダイレクトデジタルシンセサイザのサンプリングクロック入力において受信されるサンプリングクロック信号のクロックサイクル毎に一回更新され得る。ダイレクトデジタルシンセサイザは、位相増分（phase  increment）レジスタ、フェーズアキュムレータ（phase  accumulator）、およびルックアップテーブルを含み得る。さらに、その出力がアナログ信号である場合には、デジタル−アナログ変換器を含んでよく、または、(図1の実施形態のように)その出力がデジタル信号である場合には、デジタル−アナログ変換器が無くてもよい。サンプリングクロック信号のサイクル毎に一回、フェーズアキュムレータは、(任意のオーバーフローは捨てられて)位相増分レジスタの値を加算し、そして、フェーズアキュムレータ値(または、その一部、例えば、フェーズアキュムレータがmビット幅レジスタの場合には、最上位nビット(mはnより大きい))が、ルックアップテーブル内のアドレスに対するポインタとして使用することができ、これは、波形、例えば、正弦波の１サイクル、を用いて、予めプログラムされ得る。
【００２９】
ポインタによって識別される(または、アドレス指定される)ルックアップテーブル内の値は、ダイレクトデジタルシンセサイザによって出力される値であり得る(または、アドレス指定されたルックアップテーブルの値は、アナログ出力を用いる実施形態において、デジタル−アナログ変換器に対して供給され、アナログ電圧に変換され、そして、ダイレクトデジタルシンセサイザの出力において提供され得る)。従って、位相増分を選択することによって、ダイレクトデジタルシンセサイザは、サンプリングクロック周波数のフラクション（fraction）である周波数を有する概ね正弦波の出力信号を生成するように構成され得る。
例えば、フェーズアキュムレータが、サンプリングクロックの各サイクルについて、1/10サイクル(36度、または、ルックアップテーブルが正弦波の1サイクルで予めプログラムされている場合には、ルックアップテーブルの長さの1/10)だけ進む出力を生成する場合、出力周波数は、サンプリングクロック周波数の1/10である。ダイレクトデジタルシンセサイザの出力は、そうした実施形態において、サンプリングクロック周波数の1/10である周波数における正弦波に対する段階的な(または「部分的定数（“piece-wise  constant”）」)近似であり得る。
【００３０】
チャープ（chirp）といった、位相変調または周波数変調波形、もしくは、(例えば、いくつかの商用通信アプリケーションについて)直交位相シフトキーイング（quadrature  phase  shift  keying、QPSK）変調信号は、(生成された波形の周波数を変更するように)位相増分レジスタ、または、(生成された波形の位相を変更するように)フェーズアキュムレータを修正(例えば、上書き)することによって生成され得る。図1に示されるように、第１波形発生器101は、波形アルゴリズム回路105およびダイレクトデジタルシンセサイザ107を含み得る。波形アルゴリズム回路105は、位相増分値及び／又はフェーズアキュムレータ値を生成し、かつ、それらを、ダイレクトデジタルシンセサイザ107の対応するレジスタに対して書込むことができる。周波数が増加するチャープは、例えば、位相増分レジスタの値を繰り返し増加させることによって、生成され得る。
【００３１】
いくつかの実施形態において、波形発生器101、102、103のうち１つまたはそれ以上は、上述のように、代わりに任意の波形発生器であってよい。任意の波形発生器において、アドレスレジスタは、ルックアップテーブル内のアドレス(すなわち、ポインタ)を保管し、そして、ポインタは、クロックサイクル毎に一回インクリメントされる(ポインタのビット幅がルックアップテーブル内に保管された値の数に対応する場合には、あらゆるオーバーフローがすべて破棄され、もしくは、より広いポインタについて、インクリメントされた後でルックアップテーブルの終端を過ぎた位置を指し示す場合には、ルックアップテーブルの始点を指し示すようにポインタはリセットされる)。任意の波形発生器は、チャープされた波形(すなわち、ルックアップテーブルの終端に向かって周波数が増加している、正弦波形の複数のサイクル)でルックアップテーブルをプログラミングすることによって、チャープを生成するように構成され得る。
【００３２】
図1のシステムは、以下のように、ビームステアリングを実行することができると考えられる(そして、類似の分析に従って、２つ以上の素子（element）を有するシステムは、ビームフォーミングが可能であると考えられ得る)。図2Aから図2Cを参照する。
【００３３】
以下のことを、示すことができる。
Ａｅｊ（ωｔ＋Φ）＝Ａｅｊωｔ−（Ａｂ／ａ）ｅｊ（ωｔ＋π／2）
【００３４】
すなわち、第１正弦波信号Ａｅｊωｔの位相をある量Φだけシフトさせるためには、同じ周波数における第２正弦波信号を減算することで十分であり、第２正弦波信号は、（Ａｂ／ａ）ｅｊ（ωｔ＋π／2）の形式を有している。ここで、ａ＝ｃｏｓΦ、かつ、ｂ＝ｓｉｎΦである。本導出は、両方の信号が同一の、単一周波数である場合についてのものであるが、厳密には正弦波ではないが、有限の（finite）帯域幅を有する第１信号について(例えば、信号がデータで変調され、または、チャープされた結果として)、同様な位相シフトが行われ得る。第１信号の分画帯域幅（fractional  bandwidth）(すなわち、第１信号の帯域幅の、第１信号の中心周波数に対する比)が十分に小さい場合には(例えば、0.20未満)、形成される最終的なビームの角度に対して、ほぼ又は全く劣化することなく、位相シフトが行われる。当業者であれば理解されるように、分画帯域幅が増加するにつれて、移相器によって形成されるビームは、変調された信号の瞬間的な帯域幅のエッジにおいて意図されたポインティング角（pointing  angle）から斜めに離れる（squint  off）。ビームが斜めになり、または、意図されたポインティング角度から外れると、非常に大きな分画帯域幅を有する信号と同様に、このことは、意図されたターゲットにおけるビームについて生成される低い信号処理利得を結果として生じる。しかしながら、この低い信号処理利得は、真の時間遅延の代わりに位相シフトを実行するために、より低い計算負荷およびより少ないハードウェアと引き換えに、許容され得る。真の時間遅延計算は、ゼロビーム偏向（squint）を達成するために、位相シフトの代わりに非常に広帯域の信号に対して実行され得る。第２信号は、部分的な正弦波信号であり得る。すなわち、ビームフォーミングにおいて変更が行われる場合(例えば、ビームが異なる方向へ操作され、または、その形状が変更される場合)、振幅または位相、もしくは両方が時折変化する、単一周波数正弦波信号であってよい。
【００３５】
いくつかの実施形態において、第２および第３波形発生器102、103は、また、変調波形も生成する。例えば、第２および第３波形発生器102、103それぞれは、ダイレクトデジタルシンセサイザであり得る。そして、波形アルゴリズム回路105(または、追加的な波形アルゴリズム回路)は、また、第２および第３波形発生器102、103について位相増分値（phase  increment  value）及び／又はフェーズアキュムレータ値を生成し、それらを、これらのダイレクトデジタルシンセサイザの対応するレジスタに書込むことができる。第２波形発生器102に対して書込まれた位相増分値及び／又はフェーズアキュムレータ値は、第１波形発生器101によって生成された信号の周波数及び／又は位相が変調されても、なお、第１波形発生器101によって生成される信号の位相に対して、第２波形発生器102によって生成される信号の位相が一定であるように、計算され得る。同様に、第３波形発生器103に書込まれた位相増分値及び／又はフェーズアキュムレータ値は、第１波形発生器101によって生成される信号の位相に対して、第３波形発生器103によって生成される信号の位相が一定であるように計算され得る。例えば、第１波形発生器101が直交位相シフトキーイング(QPSK)変調信号を生成する場合に、３つの波形発生器101、102、103の全てにおける位相増分値は同一、かつ、一定であってよい。そして、第２および第３波形発生器102、103に書込まれたフェーズアキュムレータ値は、第１波形発生器101に書込まれたフェーズアキュムレータ値から一定のそれぞれのオフセットだけ異なってよい。
【００３６】
図3は、受信フェーズドアレイアンテナについて位相シフトを行うために複素減算（complex  subtraction）を使用する回路の一つの例示的な実装を示している。いくつかの実施形態においては、波形、例えば、商用5Gセルラネットワークによって使用され得るような変調通信波形、または(商用または軍用の)レーダーシステムによって使用され得るようなチャープパルスが、第１および第２アンテナ素子161、162によって受信される。第１および第２アンテナ素子161、162は、第１および第２増幅器(例えば、低ノイズ増幅器)351、352に対してそれぞれに接続されており、その出力は、それぞれに、第１および第２フィルタ(例えば、帯域通過フィルタ)341、342を通して、第１ミキサ131および第２ミキサ132のそれぞれの無線周波数ポートに対して供給される。第１ミキサ131および第２ミキサ132のローカル発振器入力は、ローカル発振器135の出力によって供給される。第１ミキサ131および第２ミキサ132に係るそれぞれの中間周波数ポートは、アナログ−デジタル変換器315のアレイに係る２つのそれぞれのアナログ−デジタル変換器に対して接続されている。２つのアナログ−デジタル変換器の出力は、それぞれに、出力を有している第１差分回路111および第２差分回路112に係るそれぞれの第１入力に対して接続されており、２つの出力は、加算回路310に対して接続されている。第１差分回路111および第２差分回路112それぞれは、さらに、第１波形発生器301および第２波形発生器302のうちそれぞれ１つに対して接続された、それぞれの第２入力を有する。第１差分回路111および第２差分回路112それぞれは、それぞれの出力において、それぞれの第１入力における信号と、それぞれの第２入力における信号との間の差異を生成するように構成されている。
【００３７】
図1および図3それぞれは、２つの素子を有するフェーズドアレイアンテナを示しているが、本発明は、こうした構成に限定されるものではなく、そして、一般的に、送信器または受信器で使用されるフェーズドアレイアンテナは、２つより多い(例えば、10個より多い、100個より多い、または1000個より多い)素子を有し得る。いくつかの実施形態において、アンテナ素子のアレイは、送信器および受信器によって共有されている。図1および図3において、波形発生器101、102、103、301、302、差分回路111、112、および加算回路310それぞれの出力はデジタル信号であり、そして、波形発生器101、102、103、301、302、差分回路111、112、および加算回路310それぞれは、デジタル回路である。他の実施形態において、波形発生器の出力はアナログ信号であり、そして、差分回路はアナログ回路(例えば、抵抗性または反応性電力結合器)であり得る。そうした実施形態において、デジタル−アナログ変換器115のアレイは、送信器から欠落してよく、その他は図1の実施形態と類似している(デジタル−アナログ変換器が、代わりに、波形発生器に存在し得る)。そして、アナログ−デジタル変換器315のアレイは、受信器から欠落してよく、その他は図3の実施形態と類似している。
【００３８】
図4は、本発明の一つの実施形態に従った、シミュレーションされたアンテナパターンを示している。このグラフからは、正常（normal）からメインローブが約20°シフトしていることが分かる。全てがメインローブの少なくとも13dB下にあるサイドローブも同様である。このシミュレーションにおいては、Xバンド信号(10GHz)に対して、0.015ｍの素子間のラムダ（lambda）/2間隔で、ベースバンドにおいて位相シフトオペレーションがデジタル的に実行されている。
【００３９】
以下の表1は、フィールドプログラマブルゲートアレイのデザインにおいて可能なリソース(例えば、乗算器およびルックアップテーブル(LUT))の低減を示している。表1の第２行は、位相シフトを実行するために虚数乗法が使用される第１デザインによって使用されるリソースを示しており、そして、第３行は、位相シフトを実行するために減算が(例えば、図1の実施形態におけるように)使用される第２デザインによって使用されるリソースを示している。表1から分かるように、位相シフトを行うために減算を用いることによって、リソースの使用量を劇的に減少させることが可能である。
【００４０】
【表１】
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【００４１】
ここにおいて説明されるデジタル回路それぞれは、処理回路(または、その一部)であってよい。用語「処理回路（“processing  circuit”）」(または「処理手段（“processing  method”）」)は、データまたはデジタル信号を処理するために使用される、ハードウェア、ファームウェア、およびソフトウェアの任意の組み合わせを意味するように、ここにおいて使用されている。処理回路ハードウェアは、例えば、特定用途向け集積回路（ASIC）、汎用または専用の中央処理装置（CPU）、デジタル信号プロセッサ（DSP）、グラフィックス処理装置（GPU）、および、フィールドプログラマブルゲートアレイ（FPGA）といったプログラマブルロジックデバイスを含み得る。処理回路においては、ここにおいて使用されるように、各機能は、その機能を実行するように構成された、すなわち、ハードワイヤード化された、ハードウェアによって、または、非一時な記憶媒体に保管されている命令を実行するように構成された、CPUといった、より一般的なハードウェアのいずれかによって実行される。処理回路は、単一のプリント回路基板(PCB)上で製造されてよく、または、数個の相互接続されたPCBにわたり分散されてよい。処理回路は、他の処理回路を含み得る。例えば、処理回路は、PCB上に相互接続された２つの処理回路、FPGA、およびCPUを含み得る。
【００４２】
ダイレクトデジタルシンセシスベースの位相シフトデジタルビームフォーミングのためのシステムに係る限定された実施形態が、ここにおいて具体的に説明され、かつ、図示されてきたが、多くの修正およびバリエーションが、当業者にとっては明らかだろう。従って、本発明の原理に従って使用されるダイレクトデジタルシンセシスベースの位相シフトデジタルビームフォーミングのためのシステムは、ここにおいて具体的に説明される以外で、実施され得ることが理解されるべきである。本発明は、また、以下の請求項、およびその均等物においても定義される。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【国際調査報告】
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