(57)【要約】【課題】ＶＦＥＴデバイスのＷｅｆｆを増加させるための技法を提供する。【解決手段】一態様では、フィン構造を形成する方法は、基板上にハードマスクを堆積させることと、マンドレル材料をハードマスク上に堆積させることと、マンドレル材料を第１の方向に沿ってパターニングして、第１のマンドレルを形成することと、第１のマンドレルの横に第１のスペーサを形成することと、第１のマンドレル間に第２のマンドレルを形成することと、第１の方向に垂直な第２の方向に沿って第１／第２のマンドレルをパターニングすることと、第１／第２のマンドレルの横に、第１のスペーサに垂直な第２のスペーサを形成することと、第１／第２のマンドレルを選択的に除去して、第１／第２のスペーサによって形成された梯子形パターンを残すことと、梯子形パターンをハードマスクに転写し、次いで基板に転写することと、を含む。ＶＦＥＴデバイスを形成する方法、ＶＦＥＴフィン構造、およびＶＦＥＴデバイスも提供される。【選択図】図２
2021503173.tif 000002
【特許請求の範囲】
【請求項１】
縦型電界効果トランジスタ（ＶＦＥＴ）用のフィン構造を形成する方法であって、
基板上にハードマスクを堆積させるステップと、
前記ハードマスク上にマンドレル材料を堆積させるステップと、
前記マンドレル材料を第１の方向に沿ってパターニングして、第１のマンドレルを形成するステップと、
前記第１のマンドレルの横に第１のスペーサを形成するステップと、
前記第１のマンドレル間のギャップを追加のマンドレル材料で充填して、前記第１のマンドレル間に第２のマンドレルを形成するステップと、
前記第１のマンドレル、前記第１のスペーサ、および前記第２のマンドレルを第２の方向に沿ってパターニングするステップであり、前記第２の方向が前記第１の方向に垂直である、前記パターニングするステップと、
前記第１のマンドレルおよび前記第２のマンドレルの横に、前記第１のスペーサに垂直な第２のスペーサを形成するステップと、
前記第１のマンドレルおよび前記第２のマンドレルを選択的に除去して、前記第１のスペーサおよび前記第２のスペーサによって形成された梯子形パターンを残すステップと、
前記梯子形パターンを前記ハードマスクに転写するステップと、
前記ハードマスクから前記基板に前記梯子形パターンを転写して、第２のフィンに隣接する第１のフィン、および前記第１のフィンと前記第２のフィンを相互接続する少なくとも１つのクロス・フィンを形成するステップと、
を含む方法。
【請求項２】
前記第１のマンドレルおよび前記第２のマンドレルの両方が、アモルファス・シリコン、アモルファス・カーボン、およびそれらの組合せからなるグループから選択された材料を含む、請求項１に記載の方法。
【請求項３】
前記第１のスペーサおよび前記第２のスペーサの両方が二酸化ケイ素を含む、請求項１に記載の方法。
【請求項４】
前記少なくとも１つのクロス・フィンが、前記第１のフィンおよび前記第２のフィンと直交するように配向され、前記第１のフィンと前記第２のフィンを前記第１のフィンおよび前記第２のフィンの中心でＨ形フィン構造に相互接続する、請求項１に記載の方法。
【請求項５】
前記基板の前記梯子形パターンが、前記第１のフィンと前記第２のフィンを相互接続する複数のクロス・フィンを含む、請求項１に記載の方法。
【請求項６】
第１のクロス・フィンが、前記第１のフィンと前記第２のフィンを前記第１のフィンおよび前記第２のフィンの一方の端部で相互接続し、第２のクロス・フィンが、前記第１のフィンと前記第２のフィンを前記第１のフィンおよび前記第２のフィンのもう一方の端部でＯ形フィン構造に相互接続する、請求項５に記載の方法。
【請求項７】
前記基板の前記梯子形パターンを個々のフィン構造に切断するステップ
をさらに含む、請求項１に記載の方法。
【請求項８】
基板にフィン構造を形成するステップであって、前記フィン構造が、第２のフィンに隣接する第１のフィン、および前記第１のフィンと前記第２のフィンを相互接続する少なくとも１つのクロス・フィンを含む、前記形成するステップと、
前記フィン構造の下の前記基板に底部ソースおよびドレインを形成するステップと、
前記底部ソースおよびドレイン上に底部スペーサを形成するステップと、
前記フィン構造の周囲のゲートを前記底部スペーサの上に形成するステップと、
前記ゲートの上方に頂部スペーサを形成するステップと、
前記フィン構造の頂部に頂部ソースおよびドレインを形成するステップと、
を含む、ＶＦＥＴデバイスを形成する方法。
【請求項９】
前記フィン構造を形成する前記ステップが、
基板上にハードマスクを堆積させるステップと、
前記ハードマスク上にマンドレル材料を堆積させるステップと、
前記マンドレル材料を第１の方向に沿ってパターニングして、第１のマンドレルを形成するステップと、
前記第１のマンドレルの横に第１のスペーサを形成するステップと、
前記第１のマンドレル間のギャップを追加のマンドレル材料で充填して、前記第１のマンドレル間に第２のマンドレルを形成するステップと、
前記第１のマンドレル、前記第１のスペーサ、および前記第２のマンドレルを第２の方向に沿ってパターニングするステップであって、前記第２の方向が前記第１の方向に垂直である、前記パターニングするステップと、
前記第１のマンドレルおよび前記第２のマンドレルの横に、前記第１のスペーサに垂直な第２のスペーサを形成するステップと、
前記第１のマンドレルおよび前記第２のマンドレルを選択的に除去して、前記第１のスペーサおよび前記第２のスペーサによって形成された梯子形パターンを残すステップと、
前記梯子形パターンを前記ハードマスクに転写するステップと、
前記梯子形パターンを前記ハードマスクから前記基板に転写して、前記フィン構造を形成するステップと、
を含む、請求項８に記載の方法。
【請求項１０】
前記第１のマンドレルおよび前記第２のマンドレルの両方が、アモルファス・シリコン、アモルファス・カーボン、およびそれらの組合せからなるグループから選択された材料を含む、請求項９に記載の方法。
【請求項１１】
前記第１のスペーサおよび前記第２のスペーサの両方が二酸化ケイ素を含む、請求項９に記載の方法。
【請求項１２】
前記少なくとも１つのクロス・フィンが、前記第１のフィンおよび前記第２のフィンに直交するように配向され、前記第１のフィンと前記第２のフィンを前記第１のフィンおよび前記第２のフィンの中心でＨ形フィン構造に相互接続する、請求項８に記載の方法。
【請求項１３】
前記フィン構造が複数のクロス・フィンを含む、請求項８に記載の方法。
【請求項１４】
第１のクロス・フィンが、前記第１のフィンと前記第２のフィンを前記第１のフィンおよび前記第２のフィンの一方の端部で相互接続し、第２のクロス・フィンが、前記第１のフィンと前記第２のフィンを前記第１のフィンおよび前記第２のフィンのもう一方の端部でＯ形フィン構造に相互接続する、請求項１３に記載の方法。
【請求項１５】
前記ゲートを形成する前記ステップが、
前記フィン構造の周囲にゲート誘電体を堆積させるステップと、
前記ゲート誘電体上にゲート導体を堆積させるステップと、
を含む、請求項８に記載の方法。
【請求項１６】
前記ゲート誘電体が、酸化ハフニウム、酸化ランタン、およびそれらの組合せからなるグループから選択された高κゲート誘電体を含む、請求項１５に記載の方法。
【請求項１７】
前記ゲート導体が、窒化チタン、窒化タンタル、アルミニウム含有合金、チタン・アルミナイド、窒化チタン・アルミニウム、炭化チタン・アルミニウム、タンタル・アルミナイド、窒化タンタル・アルミニウム、炭化タンタル・アルミニウム、タングステン、およびそれらの組合せからなるグループから選択された仕事関数設定金属を含む、請求項１５に記載の方法。
【請求項１８】
第２のフィンに隣接する第１のフィンと、
前記第１のフィンと前記第２のフィンを相互接続する少なくとも１つのクロス・フィンと、
を含む、ＶＦＥＴフィン構造。
【請求項１９】
前記少なくとも１つのクロス・フィンが、前記第１のフィンおよび前記第２のフィンに直交するように配向され、前記第１のフィンと前記第２のフィンを前記第１のフィンおよび前記第２のフィンの中心でＨ形フィン構造に相互接続する、請求項１８に記載のＶＦＥＴフィン構造。
【請求項２０】
前記ＶＦＥＴフィン構造が、前記第１のフィンと前記第２のフィンを相互接続する複数のクロス・フィンを含む、請求項１８に記載のＶＦＥＴフィン構造。
【請求項２１】
第１のクロス・フィンが、前記第１のフィンと前記第２のフィンを前記第１のフィンおよび前記第２のフィンの一方の端部で相互接続し、第２のクロス・フィンが、前記第１のフィンと前記第２のフィンを前記第１のフィンおよび前記第２のフィンのもう一方の端部でＯ形フィン構造に相互接続する、請求項２０に記載のＶＦＥＴフィン構造。
【請求項２２】
前記少なくとも１つのクロス・フィンが、前記第１のフィンおよび前記第２のフィンに対して角度θ＜９０°で配向され、前記少なくとも１つのクロス・フィンが、前記第１のフィンと前記第２のフィンをＮ形フィン構造に相互接続する、請求項１８に記載のＶＦＥＴフィン構造。
【請求項２３】
基板にパターニングされたフィン構造であって、第２のフィンに隣接する第１のフィン、および前記第１のフィンと前記第２のフィンを相互接続する少なくとも１つのクロス・フィンを含む、前記フィン構造と、
前記フィン構造の下の前記基板の底部ソースおよびドレインと、
前記底部ソースおよびドレイン上に配置された底部スペーサと、
前記底部スペーサの上の前記フィン構造を取り囲むゲートと、
前記ゲートの上方に配置された頂部スペーサと、
前記フィン構造の頂部の頂部ソースおよびドレインと、
を含む、ＶＦＥＴデバイス。
【請求項２４】
前記少なくとも１つのクロス・フィンが、前記第１のフィンおよび前記第２のフィンに直交するように配向され、前記第１のフィンと前記第２のフィンを前記第１のフィンおよび前記第２のフィンの中心でＨ形フィン構造に相互接続する、請求項２３に記載のＶＦＥＴデバイス。
【請求項２５】
前記フィン構造が、前記第１のフィンと前記第２のフィンを前記第１のフィンおよび前記第２のフィンの一方の端部で相互接続する第１のクロス・フィンと、前記第１のフィンと前記第２のフィンを前記第１のフィンおよび前記第２のフィンのもう一方の端部でＯ形フィン構造に相互接続する第２のクロス・フィンと、を含む、請求項１８に記載のＶＦＥＴフィン構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型電界効果トランジスタ（ＶＦＥＴ）デバイスに関し、より詳細には、セル面積を増加させることなくＶＦＥＴデバイスの実効チャネル幅Ｗｅｆｆを増加させ、それによって電流駆動能力を向上させる技術に関する。
【背景技術】
【０００２】
プレーナ相補型金属酸化膜半導体（ＣＭＯＳ）デバイスとは対照的に、縦型電界効果トランジスタ（ＶＦＥＴ）は、底部ソースおよびドレイン上に垂直フィン・チャネルが配置され、フィン・チャネル上に頂部ソースおよびドレインが配置された状態で配向されている。ＶＦＥＴは、７ナノメートル（ｎｍ）技術分岐点のさらにその先の途切れることのないＣＭＯＳスケーリングのための実現可能なデバイス選択肢として検討されている。
【０００３】
しかしながら、スケーリングされた設計に関連付けられたいくつかの注意すべき課題がある。例えば、フィーチャ・サイズが縮小するにつれて、デバイスの電流駆動能力が低下し、デバイスの速度および全体的な性能に悪影響を及ぼす可能性がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第７，０３７，９９４号明細書
【特許文献２】米国特許第７，２４４，５４９号明細書
【特許文献３】米国特許第７，３０３，８５５号明細書
【特許文献４】米国特許第７，３５８，０２５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、ＶＦＥＴ設計の電流駆動能力を向上させるための技術が望まれている。
【課題を解決するための手段】
【０００６】
本発明は、セル面積を増加させることなく、縦型電界効果トランジスタ（ＶＦＥＴ）デバイスの実効チャネル幅Ｗｅｆｆを増加させ、それによって電流駆動能力を向上させるための技術を提供する。本発明の一態様では、ＶＦＥＴ用のフィン構造を形成する方法が提供される。本方法は、基板上にハードマスクを堆積させることと、マンドレル材料をハードマスク上に堆積させることと、マンドレル材料を第１の方向に沿ってパターニングして、第１のマンドレルを形成することと、第１のマンドレルの横に、第１のスペーサを形成することと、第１のマンドレル間のギャップを追加のマンドレル材料で充填して、第１のマンドレル間に第２のマンドレルを形成することと、第１のマンドレル、第１のスペーサ、および第２のマンドレルを第２の方向に沿ってパターニングすることであって、第２の方向が第１の方向に垂直である、前記パターニングすることと、第１のマンドレルおよび第２のマンドレルの横に、第１のスペーサに垂直な第２のスペーサを形成することと、第１のマンドレルおよび第２のマンドレルを選択的に除去して、第１のスペーサおよび第２のスペーサによって形成された梯子形パターンを残すことと、梯子形パターンをハードマスクに転写することと、梯子形パターンをハードマスクから基板に転写して、第２のフィンに隣接する第１のフィン、および第１のフィンと第２のフィンを相互接続する少なくとも１つのクロス・フィン（ｃｒｏｓｓ  ｆｉｎ）を形成することと、を含む。
【０００７】
本発明の別の態様では、ＶＦＥＴデバイスを形成する方法が提供される。本方法は、基板にフィン構造を形成することであって、フィン構造が第２のフィンに隣接する第１のフィン、および第１のフィンと第２のフィンを相互接続する少なくとも１つのクロス・フィンを含む、前記形成することと、フィン構造の下の基板に底部ソースおよびドレインを形成することと、底部ソースおよびドレイン上に底部スペーサを形成することと、フィン構造の周囲のゲートを底部スペーサの上に形成することと、ゲートの上方に頂部スペーサを形成することと、フィン構造の頂部に頂部ソースおよびドレインを形成することと、を含む。
【０００８】
本発明のさらに別の態様では、ＶＦＥＴフィン構造が提供される。ＶＦＥＴフィン構造は、第２のフィンに隣接する第１のフィンと、第１のフィンと第２のフィンを相互接続する少なくとも１つのクロス・フィンと、を含む。
【０００９】
本発明のさらに別の態様では、ＶＦＥＴデバイスが提供される。本ＶＦＥＴデバイスは、基板にパターニングされたフィン構造であって、第２のフィンに隣接する第１のフィン、および第１のフィンと第２のフィンを相互接続する少なくとも１つのクロス・フィンを含む、前記フィン構造と、フィン構造の下の基板の底部ソースおよびドレインと、底部ソースおよびドレイン上に配置された底部スペーサと、底部スペーサの上のフィン構造を取り囲むゲートと、ゲートの上方に配置された頂部スペーサと、フィン構造の頂部の頂部ソースおよびドレインと、を含む。
【００１０】
本発明のより完全な理解、ならびに本発明のさらなる特徴および利点は、以下の詳細な説明および図面を参照することにより得られるであろう。
【図面の簡単な説明】
【００１１】
【図１】２つの個別の接続されていないフィンを有する設計と、本発明の一実施形態によるクロス・フィンによってＨ形に相互接続された２つのフィンを有する本フィン設計とを比較する上面図である。
【図２】接続されていないフィンおよび本発明の一実施形態による相互接続されたフィンを示す三次元図である。
【図３】本発明の一実施形態による、クロス・フィンによってＯ形に相互接続された２つのフィンを有する本フィン設計を示す上面図である。
【図４】本発明の一実施形態による、クロス・フィンによってＮ形に相互接続された２つのフィンを有する本フィン設計を示す上面図である。
【図５】本発明の一実施形態による、開始基板を示す上面図である。
【図６】本発明の一実施形態による、基板上に堆積させたハードマスクを示す上面図である。
【図７】本発明の一実施形態による、ハードマスク上に堆積させたマンドレル材料を示す上面図である。
【図８】本発明の一実施形態による、第１のマンドレルを形成するために第１の方向に沿ってパターニングされたマンドレル材料を示す上面図である。
【図９】本発明の一実施形態による、第１のマンドレルの側壁の横に形成された（第１の）スペーサを示す上面図である。
【図１０】本発明の一実施形態による、基板上に堆積させた、第１のマンドレル間のギャップを充填し、第１のマンドレル間に第２のマンドレルを形成する追加のマンドレル材料を示す上面図である。
【図１１】本発明の一実施形態による、第１の方向に垂直な第２の方向に沿ってパターニングされた第１のマンドレル、第２のマンドレル、および第１のスペーサを示す上面図である。
【図１２】本発明の一実施形態による、第１のマンドレルおよび第２のマンドレルの側壁の横に形成された、第１のスペーサに垂直な第２のスペーサを示す上面図である。
【図１３】本発明の一実施形態による、第１および第２のマンドレルが第１および第２のスペーサに対して選択的に除去され、第１および第２のスペーサに梯子形パターンを残すことを示す上面図である。
【図１４】本発明の一実施形態による、下にあるハードマスクに転写され、次いで基板に転写された第１および第２のスペーサからの梯子形パターンを示す上面図である。
【図１５】本発明の一実施形態による、下にあるハードマスクに転写され、次いで基板に転写された第１および第２のスペーサからの梯子形パターンを示す断面図である。
【図１６】本発明の一実施形態に従って、第１および第２のスペーサが除去されたことを示す上面図である。
【図１７】本発明の一実施形態による、クロス・フィンによってＨ形に相互接続された２つのフィンを有する本フィン設計を形成するために梯子形パターンに行われた切り込みを示す上面図である。
【図１８】本発明の一実施形態による、クロス・フィンによってＨ形に相互接続された２つのフィンを有する本フィン設計を示す三次元図である。
【図１９】本発明の一実施形態による、クロス・フィンによってＯ形に相互接続された２つのフィンを有する本フィン設計を形成するために梯子形パターンに行われた切り込みを示す上面図である。
【図２０】本発明の一実施形態による、クロス・フィンによってＯ形に相互接続された２つのフィンを有する本フィン設計を示す三次元図である。
【図２１】本発明の一実施形態による、フィンの下の基板に形成された底部ソースおよびドレイン、ならびに底部ソースおよびドレイン上に形成された底部スペーサを示す、フィンの断面図である。
【図２２】本発明の一実施形態による、クロス・フィンの下の基板に形成された底部ソースおよびドレイン、ならびに底部ソースおよびドレイン上に形成された底部スペーサを示す、クロス・フィンの断面図である。
【図２３】本発明の一実施形態による、フィン上に堆積させた共形のゲート誘電体、およびゲート誘電体上に堆積させた共形のゲート導体を示す、フィンの断面図である。
【図２４】本発明の一実施形態による、クロス・フィン上に堆積させた共形のゲート誘電体、およびゲート誘電体上に堆積させた共形のゲート導体を示す、クロス・フィンの断面図である。
【図２５】本発明の一実施形態による、ゲート導体上に堆積させた、フィンを埋め込むギャップ充填誘電体を示す、フィンの断面図である。
【図２６】本発明の一実施形態による、ゲート導体上に堆積させた、クロス・フィンを埋め込むギャップ充填誘電体を示す、クロス・フィンの断面図である。
【図２７】本発明の一実施形態による、ギャップ充填誘電体の頂面がフィンの頂部よりも下になるようにリセス（ｒｅｃｅｓｓ）されたギャップ充填誘電体を示す、フィンの断面図である。
【図２８】本発明の一実施形態による、ギャップ充填誘電体の頂面がクロス・フィンの頂部よりも下になるようにリセスされたギャップ充填誘電体を示す、クロス・フィンの断面図である。
【図２９】本発明の一実施形態による、（リセスされた）ギャップ充填誘電体までリセスされた、フィンの頂部を露出する、ゲート誘電体およびゲート導体を示す、フィンの断面図である。
【図３０】本発明の一実施形態による、（リセスされた）ギャップ充填誘電体までリセスされた、クロス・フィンの頂部を露出する、ゲート誘電体およびゲート導体を示す、クロス・フィンの断面図である。
【図３１】本発明の一実施形態に従って、ギャップ充填誘電体が除去されたことを示す、フィンの断面図である。
【図３２】本発明の一実施形態に従って、ギャップ充填誘電体が除去されたことを示す、クロス・フィンの断面図である。
【図３３】本発明の一実施形態による、ゲート導体上およびフィンの上に形成された共形の封入層を示す、フィンの断面図である。
【図３４】本発明の一実施形態による、ゲート導体上およびクロス・フィンの上に形成された共形の封入層を示す、クロス・フィンの断面図である。
【図３５】本発明の一実施形態による、封入層の上に堆積させた、フィン間の空間を充填する層間誘電体（ＩＬＤ）を示す、フィンの断面図である。
【図３６】本発明の一実施形態による、封入層の上に堆積させた、クロス・フィン間の空間を充填するＩＬＤを示す、クロス・フィンの断面図である。
【図３７】本発明の一実施形態による、ＩＬＤの頂面がフィンの頂部よりも下になるようにリセスされたＩＬＤを示す、フィンの断面図である。
【図３８】本発明の一実施形態による、ＩＬＤの頂面がクロス・フィンの頂部よりも下になるようにリセスされたＩＬＤを示す、クロス・フィンの断面図である。
【図３９】本発明の一実施形態による、エッチングが封入層およびフィンの頂部のフィン・ハードマスクを除去するために使用されたことを示す、フィンの断面図である。
【図４０】本発明の一実施形態による、エッチングが封入層およびクロス・フィンの頂部のフィン・ハードマスクを除去するために使用されたことを示す、クロス・フィンの断面図である。
【図４１】本発明の一実施形態による、フィンの頂部に形成された頂部ソースおよびドレインを示す、フィンの断面図である。
【図４２】本発明の一実施形態による、クロス・フィンの頂部に形成された頂部ソースおよびドレインを示す、クロス・フィンの断面図である。
【発明を実施するための形態】
【００１２】
本明細書では、改善された縦型電界効果トランジスタ（ＶＦＥＴ）デバイスの設計およびその製造技術が提供され、それによってデバイスの実効チャネル幅Ｗｅｆｆが（従来のＶＦＥＴデバイスと比較して）増加するが、有利には、セル面積の増加に関してトレードオフがない。Ｗｅｆｆを増加させることにより、電流駆動能力が向上するため、デバイスの全体的な性能が向上することができる。
【００１３】
以下の説明から明らかになるように、ＶＦＥＴデバイスのベースは、底部ソースおよびドレインと頂部ソースおよびドレインとの間の垂直フィン・チャネルとして機能するパターニングされたフィンである。有利には、本発明によると、隣接するフィンが互いに接続され、それによってＷｅｆｆが増加する。しかしながら、（相互接続された）フィンの全体的な占有面積は２つの隣接する（接続されていない）フィンと同じであるため、セル面積を増加させることなくＷｅｆｆの増大が実現される。
【００１４】
単なる一例として、本明細書で企図されるフィン構成の１つは、Ｈ形フィン構造である。例えば図１を参照されたく、この図は、２つの個別の接続されていないフィン１０２を有する設計（左側）と、Ｈ形に相互接続された２つのフィン１０４を有する本設計（右側）とを（上面図で）比較している。フィン１０４は、フィン１０４と直交して配向されたクロス・フィン１０６によって相互接続され、真上から見たときにフィン１０４／クロス・フィン１０６がＨ形を有するように、フィン１０４をその中心で相互接続している。
【００１５】
本発明によるＷｅｆｆの増加を示すために、例えば、フィン１０２および１０４がすべて同じ寸法および構成、例えば４５ナノメートル（ｎｍ）の長さ、６ｎｍの厚さＤ、および４０ｎｍのフィン・ピッチＦＰを有すると仮定する。フィン・ピッチは、あるフィン上の所与の点と、隣接するフィン上の同じ点との間の単なる距離である。また、クロス・フィン１０６も６ｎｍの厚さＤを有すると仮定する。フィン１０２に関しては、Ｗｅｆｆ＝（４５＋６）×４＝２０４ｎｍである。比較すると、クロス・フィンを追加することにより、フィン１０４／クロス・フィン１０６ではＷｅｆｆ＝（４５＋６）×４−６×２＋（４０−６）×２＝２６０ｎｍとなる。したがって、単にフィン１０４をクロス・フィン１０６と相互接続することによって、同一の形状／間隔のフィン１０２および１０４で５６ｎｍのＷｅｆｆの増加を実現することができる。
【００１６】
図２は、（接続されていない）フィン１０２および（相互接続された）フィン１０４の３次元描写である。図２は、本設計において、フィン１０４が、フィン１０４と直交して配向された、フィン１０４の全高さＨ（フィン高さＨ参照）にわたって延びるクロス・フィン１０６によってどのように相互接続されているかを示す。
【００１７】
Ｈ形構成は、ＶＦＥＴ相互接続フィンについて本明細書で企図されている１つの構造にすぎないことに留意されたい。一般に、本発明は、フィン１０４などの隣接するフィン（例えば、第１のフィンと第２のフィン）が、クロス・フィン１０６などの少なくとも１つのクロス・フィンによって相互接続されるフィン構造設計を対象とする。
【００１８】
例えば、本発明の別の例示的な実施形態によると、隣接するフィン１０４は、複数のクロス・フィン（例えば、第１のクロス・フィン１０６ａおよび第２のクロス・フィン１０６ｂ）によって相互接続される。例えば、相互接続されたフィン１０４の上面図を提供する図３を参照されたい。図３に示すように、２つのクロス・フィン１０６ａおよび１０６ｂを使用して、フィン１０４を相互接続している。一方のクロス・フィン１０６ａは、フィン１０４の一方の端部を相互接続し、もう一方のクロス・フィン１０６ｂは、フィン１０４のもう一方の（反対の）端部を相互接続する。上面図から、この代替のクロス・フィン構成は、上記のＨ形設計とは対照的に、Ｏ形設計を有することができることが分かる。
【００１９】
フィン１０４およびクロス・フィン１０６（ａ、ｂ）は、互いに直交する必要はない。例えば、図４に示すように、クロス・フィン１０６ｃは、フィン１０４に対して角度θで配向されており、ここでθ＜９０°である。上面図から、この代替のクロス・フィン構成は、上記のＨ形設計とは対照的に、Ｎ形設計を有することができることが分かる。
【００２０】
以下で詳細に説明するように、本発明のフィン／クロス・フィン設計は、直接パターニング・プロセスまたは側壁像転写（ＳＩＴ）技術あるいはその両方を使用して基板にパターニングすることができる。一般に、ＳＩＴプロセスは、基板上のマンドレルをパターニングし、次いで、マンドレルを使用して（マンドレルの横に）スペーサを配置することを含む。マンドレルを選択的に除去することにより、スペーサが残り、次いでこのスペーサがフィンのパターニングに使用される。ＳＩＴは、パターニングされた各マンドレルが結果として２つのスペーサの配置をもたらすピッチを２倍にするプロセスである。ＳＩＴプロセスの注目すべき利点の１つは、サブリソグラフィピッチでのフィンのパターニングを可能にすることであり、すなわち、直接パターニング・プロセスの分解能を超えるものであり、これは、各（リソグラフィで画定される）マンドレルが結果としてフィン・エッチングのための複数の（すなわち、２つの）スペーサの配置をもたらすからである。本明細書で提供されるＳＩＴ手法は、Ｈ形（図１）およびＯ形（図３）設計などの直交クロス・フィン設計を形成するのに好ましく、一方、直接パターニング手法は、Ｎ形（図４）設計などの角度付きクロス・フィン設計に最適であることにも留意されたい。したがって、本フィン設計をパターニングするために両方の手法（直接パターニングおよびＳＩＴ）が本明細書では企図されている。
【００２１】
本発明の例示的な実施形態によると、図５〜図２０は、本フィン設計をパターニングするための例示的なＳＩＴ手法を示す図である。図５から開始して、基板５０２の上面図が示されている。本ＶＦＥＴデバイスの垂直フィン・チャネルを形成するためにフィン１０４およびクロス・フィン１０６がパターニングされるのは、基板５０２である。
【００２２】
本発明の例示的な実施形態によると、基板５０２は、バルク・シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、またはシリコン・ゲルマニウム（ＳｉＧｅ）ウエハなどのドープされていない半導体ウエハ、あるいはシリコン・オン・インシュレータ（ＳＯＩ）ウエハである。一般に、ＳＯＩウエハは、埋め込み絶縁体によって下にある基板から分離されたＳＯＩ層を含む。埋め込み絶縁体が酸化物である場合、それは本明細書では埋め込み酸化物またはＢＯＸとも呼ばれる。
【００２３】
図６に示すように、次にハードマスク６０２を基板５０２上に堆積させる。適切なハードマスク材料には、窒化ケイ素（ＳｉＮ）などの窒化物ハードマスク材料が含まれるが、これに限定されない。ＳｉＮは、化学気相堆積（ＣＶＤ）などのプロセスを使用して堆積させることができる。以下の説明から明らかになるように、ハードマスク６０２は、マンドレル形成中にエッチ・ストップとして機能する。
【００２４】
次いで、マンドレル材料７０２をハードマスク６０２上に堆積させる。図７を参照されたい。適切なマンドレル材料７０２には、アモルファス・シリコン（Ｓｉ）またはアモルファス・カーボンあるいはその両方が含まれるが、これらに限定されない。アモルファスＳｉは、例えば、物理的または化学気相堆積プロセスを使用して堆積させることができる。アモルファス・カーボンは、例えば、ＤＣマグネトロン・スパッタリングを使用して堆積させることができる。
【００２５】
次いで、マンドレル材料７０２は、第１の方向に沿って（この例ではｘ方向に沿って）パターニングされ、個々の（第１の）マンドレル８０２を形成する。図８を参照されたい。標準のリソグラフィおよびエッチング技術を用いてマンドレルをパターニングすることができる。好ましくは、反応性イオン・エッチング（ＲＩＥ）などの異方性エッチング・プロセスが使用される。図８に示すように、ハードマスク６０２（今はマンドレル８０２間に見える）は、マンドレルのエッチング中にエッチ・ストップとして機能する。
【００２６】
次いで、図９に示すように、（第１の）スペーサ９０２が、マンドレル８０２の（第１の）側壁の横に形成される。好ましくは、スペーサ９０２は、マンドレル８０２に対してエッチング選択性を提供する材料から形成される。すなわち、以下で詳細に説明するように、所望のフィン・パターンを形成するためには、マンドレルをスペーサに対して選択的に除去する必要がある。上述したように、マンドレル８０２は、アモルファスＳｉまたはアモルファス・カーボンあるいはその両方から形成することができる。その場合、適切なスペーサ９０２材料には、二酸化ケイ素（ＳｉＯ２）が含まれるが、これに限定されない。
【００２７】
スペーサ９０２は、適切なスペーサ材料（例えば、ＳｉＯ２）を最初にブランケット堆積させ、次いで標準のリソグラフィおよびエッチング技術を用いて、スペーサ材料をマンドレル８０２の第１の側壁の両側の個々のスペーサ９０２にパターニングすることによって形成することができる。単なる一例として、ＳｉＯ２を、ＣＶＤを使用して堆積させ、酸化物選択性ＲＩＥなどの酸化物選択性エッチングを使用してパターニングすることができる。
【００２８】
次いで、追加のマンドレル材料７０２を基板５０２上に堆積させ、（露出したハードマスク６０２の上の）隣接するスペーサ９０２／マンドレル８０２／スペーサ９０２構造間のギャップを充填し、（第１の）マンドレル８０２間に（第２の）マンドレル１００２を形成する。図１０を参照されたい。上述したように、適切なマンドレル材料７０２には、アモルファスＳｉおよびアモルファス・カーボンが含まれるが、これらに限定されない。次いで、例えば化学機械研磨（ＣＭＰ）などのプロセスを使用して、過剰なマンドレル材料７０２を除去する。図１０に示すように、結果として、スペーサ９０２／マンドレル８０２／スペーサ９０２／マンドレル１００２／スペーサ９０２が交互に繰り返す構造となる。（第１の）マンドレル８０２を（図８のように）パターニングし、スペーサ９０２を（図９のように）形成し、次いで、スペーサ９０２間のギャップを追加のマンドレル材料７０２で充填して、（第２の）マンドレル１００２を（図１０のように）形成するこのプロセスは、（第２の）スペーサ（以下参照）をスペーサ９０２に対して垂直なｙ方向にも形成することを可能にするために行われ、これは、本ユニークなフィン設計をパターニングする際に使用される。
【００２９】
すなわち、図１１に示すように、（第１の）マンドレル８０２、（第２の）マンドレル１００２、および（第１の）スペーサ９０２は、次に、第１の方向（本例ではｘ方向）に垂直な第２の方向に沿って（本例ではｙ方向に沿って）パターニングされる。標準のリソグラフィおよびエッチング技術を用いて、マンドレル８０２、マンドレル１００２、およびスペーサ９０２をパターニングすることができる。好ましくは、ＲＩＥなどの異方性エッチング・プロセスが使用される。図１１に示すように、下にあるハードマスク６０２（ここでもまたマンドレル８０２／１００２間に見える）は、このマンドレルのエッチング中にエッチ・ストップとして機能する。
【００３０】
次いで、（第２の）スペーサ１２０２が、（第１の）マンドレル８０２および（第２の）マンドレル１００２の第２の側壁の横に（第１の）スペーサ９０２に垂直に形成される。図１２を参照されたい。図１２に示すように、マンドレル８０２の第２の側壁は、マンドレル８０２の第１の側壁に垂直である。例えば、本例では、マンドレル８０２の第１の側壁は、ｘ方向に沿っており、マンドレル８０２の第２の側壁は、ｙ方向に沿っている。例えば、図９と図１２を比較されたい。
【００３１】
上記のように、スペーサ１２０２は、マンドレル８０２／１００２に対してエッチング選択性を提供する材料（ＳｉＯ２など）から形成される。本発明の例示的な実施形態によると、スペーサ１２０２は、スペーサ９０２と同じ材料から形成される。スペーサ１２０２は、最初に適切なスペーサ材料（例えば、ＳｉＯ２）をブランケット堆積させ、次いで標準のリソグラフィおよびエッチング技術を使用して、スペーサ材料をマンドレル８０２の第２の側壁の両側の個々のスペーサ１２０２にパターニングすることによって形成することができる。単なる一例として、ＳｉＯ２を、ＣＶＤを使用して堆積させ、酸化物選択性ＲＩＥなどの酸化物選択性エッチングを使用してパターニングすることができる。
【００３２】
図１２に示すように、（第１の）マンドレル８０２および（第２の）マンドレル１００２は、（第１の）スペーサ９０２および（第２の）スペーサ１２０２を基板５０２上に「梯子形」パターンで配置するために使用されている。スペーサ９０２および１２０２を使用して、下にあるハードマスク６０２をパターニングし、このハードマスク６０２を使用して、基板５０２にフィンをパターニングする。したがって、図１３に示すように、次に、マンドレル８０２および１００２は、スペーサ９０２および１２０２に対して選択的に除去され、梯子形パターンを残す。
【００３３】
次いで、図１４に示すように、スペーサ９０２および１２０２からの梯子形パターンが、下にあるハードマスク６０２に転写される。ここで、パターニングされたハードマスクには、参照番号６０２ａが付されている。パターニングされたハードマスク６０２ａは、上に重なるスペーサ９０２および１２０２と同じ梯子パターンを有するため、パターニングされたハードマスク６０２ａは、図１４のこの上面図ではもはや見えない。しかしながら、スペーサ９０２および１２０２が除去されると、パターニングされたハードマスク６０２ａが見えるようになる（例えば、以下で説明する図１６を参照）。
【００３４】
次いで、基板５０２にフィン１４０２を形成するように、パターニングされたハードマスク６０２ａからの梯子形パターンが下にある基板５０２に転写される。パターニングされたハードマスク６０２ａの下のパターニングされたフィン１４０２を示すために、Ａ−Ａ’（図１４参照）の断面図が図１５に示されている。図１５に示すように、フィンは、基板５０２の途中までしか延びていない。そのため、残りの基板５０２（パターニングされたフィン１４０２の下の）は、図１４の梯子パターンの下に依然として見える。
【００３５】
ハードマスク６０２ａおよびフィン１４０２をパターニングするために、一連のＲＩＥステップが必要になる場合がある。例えば、例示的な実施形態によると、基板５０２は、Ｓｉウエハであり、ハードマスク６０２ａは、窒化物ハードマスク（例えば、ＳｉＮ）である。その場合、窒化物選択性ＲＩＥを使用して、スペーサ９０２および１２０２からの梯子形パターンをハードマスク６０２ａに転写し、Ｓｉ選択性ＲＩＥを使用して基板５０２にフィン１４０２をパターニングする。
【００３６】
フィン１４０２のパターニングに続いて、スペーサ９０２および１２０２が除去される。図１６を参照されたい。例示的な実施形態によると、スペーサ９０２および１２０２は、酸化物スペーサ材料（例えば、ＳｉＯ２）から形成され、スペーサ９０２および１２０２は、酸化物選択性ウェット・エッチングなどの酸化物選択性等方性エッチング・プロセスを使用して除去される。スペーサ９０２および１２０２が除去されると、パターニングされたハードマスク６０２ａが見えるようになる。図１６に示すように、パターニングされたハードマスク６０２ａは、スペーサ９０２および１２０２と同じ梯子形パターンを有する。
【００３７】
２つの隣接するフィン１０４および少なくとも１つのクロス・フィン１０６（ａ、ｂ）を有する本フィン構造を形成するために、フィン１４０２は、次に個々の分離されたフィン構造に切断される。フィン１４０２に切り込みを行うやり方を使用して、異なる形状の垂直フィン・チャネルを作成することができる。
【００３８】
例えば、図１７は、（例えば、上記の図１の説明に関連して説明したような）Ｈ形設計を作成するのに必要な切り込みを示す。すなわち、図１７に示すように、梯子形パターンの各「ラング（ｒｕｎｇ）」間に切り込み１６０２が行われている。したがって、図１８（３次元描写）に示すように、各分離された垂直フィン・チャネルは、Ｈ形設計の２つの隣接するフィン１０４およびクロス・フィン１０６を有する。
【００３９】
しかしながら、切り込みの位置を変えることにより、異なるフィン設計とすることができる。例えば、（例えば、上記の図３の説明に関連して説明したような）Ｏ形設計を作成するのに必要な切り込みを示す図１９を参照されたい。すなわち、図１９に示すように、梯子形パターンの１つおきのラング間に切り込み１６０４が行われている。したがって、図２０（３次元描写）に示すように、各分離された垂直フィン・チャネルは、Ｏ形設計の２つの隣接するフィン１０４ならびに２つのクロス・フィン１０６ａおよび１０６ｂを有する。上述したように、（ＳＩＴではなく）直接パターニング手法は、（例えば、上記の図４の説明に関連して説明したような）Ｎ形設計を形成するのに最も適している。
【００４０】
次いで、作成された（Ｈ形、Ｏ形、Ｎ形などの）フィン設計は、ＶＦＥＴデバイスを形成するための基礎としての役目を果たすことができる。本フィン設計から開始するＶＦＥＴデバイスを形成するための例示的な方法論が、ここで図２１〜図４２を参照して説明される。一般に、上述したように形成される開始フィン構造は、２つの隣接するフィン１０４および少なくとも１つのクロス・フィン１０６（ａ、ｂ）を有する。このプロセスをフィン１０４（Ｂ−Ｂ’）およびクロス・フィン１０６（Ｃ−Ｃ’）の断面図を使用して例示する。例えば、図１６を参照されたい。本フィン設計を作成するために（上述したように）切り込みが行われたと想定されており、示されるビューは、図示するフィン１０４およびクロス・フィン１０６がＨ形、Ｏ形などの設計の一部であるかどうかに関係なく同じように見える。
【００４１】
図２１（断面Ｂ−Ｂ’）および図２２（断面Ｃ−Ｃ’）に示すように、上述のフィン・パターニング・プロセスに基づいて、少なくとも１つの第１の組の隣接するフィン１０４（フィンＩ）および少なくとも１つの第２の組の隣接するフィン１０４（フィンＩＩ）（図２１参照）、ならびに少なくとも１つの第１のクロス・フィン１０６（クロス・フィンＩ）および少なくとも１つの第２のクロス・フィン１０６（クロス・フィンＩＩ）（図２２参照）があり、これらは、基板５０２にパターニングされている。以下の説明から明らかになるように、第１の組の隣接するフィン１０４（フィンＩ）／第１のクロス・フィン１０６（クロス・フィンＩ）は、第１のＶＦＥＴデバイスを形成するために使用され、第２の組の隣接するフィン１０４（フィンＩＩ）／第２のクロス・フィン１０６（クロス・フィンＩＩ）は、第２のＶＦＥＴデバイスを形成するために使用される。形成された各ＶＦＥＴデバイスは、２つの隣接するフィン１０４（すなわち、フィンＩまたはフィンＩＩ）および少なくとも１つのクロス・フィン１０６（すなわち、クロス・フィンＩまたはクロス・フィンＩＩ）から形成された垂直フィン・チャネルを有する。
【００４２】
フィン１０４およびクロス・フィン１０６のパターニングに続いて、次に、底部ソースおよびドレイン２００２が、フィン１０４（図２１参照）およびクロス・フィン１０６（図２２参照）の下の基板５０２に形成される。本発明の例示的な実施形態によると、底部ソースおよびドレイン２００２は、基板５０２へのイオン注入を使用して、フィン１０４およびクロス・フィン１０６の下に形成される。適切なｎ型ドーパントにはリン（Ｐ）またはヒ素（Ａｓ）あるいはその組合せが含まれ、適切なｐ型ドーパントにはホウ素（Ｂ）が含まれるが、これに限定されない。イオン注入は、底部ソースおよびドレイン２００２を形成するために本明細書で予期される１つの技術にすぎない。例えば、底部ソースおよびドレイン２００２は、フィン１０４およびクロス・フィン１０６の基部の基板５０２上に、ドープされたエピタキシャル材料（例えば、エピタキシャル・シリコン（Ｓｉ）、エピタキシャル・ゲルマニウム（Ｇｅ）またはエピタキシャル・シリコン・ゲルマニウム（ＳｉＧｅ）あるいはその組合せ）を成長させることによって形成することもできる。
【００４３】
機能するＶＦＥＴデバイスを形成するために、ゲートがフィン１０４およびクロス・フィン１０６の周囲に形成され、頂部ソースおよびドレインがフィン１０４およびクロス・フィン１０６の頂部のゲート上に形成される。底部および頂部のスペーサが形成され、ゲートを底部ならびに頂部のソースおよびドレインからそれぞれ分離する。
【００４４】
例えば、底部スペーサ２００４は、フィン１０４（図２１参照）間およびクロス・フィン１０６（図２２参照）間の底部ソースおよびドレイン２００２上に形成される。本発明の例示的な実施形態によると、底部スペーサ２００４は、指向性堆積プロセスを使用して形成され、これによって、スペーサ材料を底部ソースおよびドレイン２００２ならびにフィン１０４／クロス・フィン１０６上に堆積させ、垂直面と比較して水平面上により多くのスペーサ材料を堆積させる。例示的な例を使用するために、フィン１０４／クロス・フィン１０６の側壁に沿ってよりも、底部ソースおよびドレイン２００２の頂部により厚いスペーサ材料を堆積させる。したがって、スペーサ材料に対してエッチングが使用される場合、垂直面からスペーサ材料を除去するのに必要なエッチングのタイミングは、底部ソースおよびドレイン２００２上に始めからより多くのスペーサ材料が存在しているため、底部ソースおよびドレイン２００２の頂部に図２１および図２２に示す底部スペーサ２００４を残す。
【００４５】
単なる一例として、高密度プラズマ（ＨＤＰ）化学気相堆積（ＣＶＤ）または物理的気相堆積（ＰＶＤ）プロセスをスペーサ材料の指向性堆積に使用することができ、等方性エッチングを使用して垂直面上に堆積した（より薄い）スペーサ材料を除去することができる。底部スペーサ２００４に適した材料には、二酸化ケイ素（ＳｉＯ２）または酸化ケイ素炭素（ＳｉＣＯ）あるいはその両方などの酸化物スペーサ材料、ならびに窒化ケイ素（ＳｉＮ）、窒化ケイ素ホウ素炭素（ＳｉＢＣＮ）、窒化ケイ素オキシカーボン（ＳｉＯＣＮ）または窒化ケイ素炭素（ＳｉＣＮ）あるいはその組合せなどの窒化物スペーサ材料が含まれるが、これらに限定されない。
【００４６】
次に、底部スペーサ２００４上のフィン１０４およびクロス・フィン１０６の周囲にゲートが形成される。ゲートは、フィン１０４（図２３参照）およびクロス・フィン１０６（図２４参照）上に堆積させた共形のゲート誘電体２００６と、ゲート誘電体２００６上に堆積させた共形のゲート導体２００８と、を含む。本発明の例示的な実施形態によると、共形のゲート導体２００８は、仕事関数設定金属であり、共形のゲート誘電体２００６は、高κゲート誘電体である。
【００４７】
用いられる特定の仕事関数設定金属は、ｎ型またはｐ型トランジスタのどちらが望まれるかに応じて変わる。適切なｎ型仕事関数設定金属には、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、またはアルミニウム（Ａｌ）含有合金あるいはその組合せ、例えば、チタン・アルミナイド（ＴｉＡｌ）、窒化チタン・アルミニウム（ＴｉＡｌＮ）、炭化チタン・アルミニウム（ＴｉＡｌＣ）、タンタル・アルミナイド（ＴａＡｌ）、窒化タンタル・アルミニウム（ＴａＡｌＮ）または炭化タンタル・アルミニウム（ＴａＡｌＣ）あるいはその組合せが含まれるが、これらに限定されない。適切なｐ型仕事関数設定金属には、ＴｉＮ、ＴａＮ、およびタングステン（Ｗ）が含まれるが、これらに限定されない。ＴｉＮおよびＴａＮは、ｐ型仕事関数金属として使用される場合、比較的厚い（例えば、約２ナノメートル（ｎｍ）よりも大きい）。しかしながら、非常に薄いＴｉＮまたはＴａＮ層（たとえば、約２ｎｍ未満）をｎ型仕事関数積層体のＡｌ含有合金の下に使用して、ゲート・リーク電流などの電気的特性を改善することもできる。したがって、上記の例示的なｎ型およびｐ型の仕事関数金属にはいくらかのオーバラップがある。
【００４８】
本明細書で使用されるような「高κ」という用語は、二酸化ケイ素よりもはるかに高い比誘電率κを有する材料を指す（例えば、二酸化ケイ素の誘電率κ＝４ではなく酸化ハフニウム（ＨｆＯ２）の誘電率κ＝２５）。適切な高κゲート誘電体には、ＨｆＯ２または酸化ランタン（Ｌａ２Ｏ３）あるいはその両方が含まれるが、これらに限定されない。
【００４９】
堆積させると、ゲート誘電体２００６およびゲート導体２００８は、フィン１０４およびクロス・フィン１０６を封入する。しかしながら、頂部ソースおよびドレインを形成するために、フィン１０４およびクロス・フィン１０６の頂部へのアクセスが必要である。したがって、ゲート誘電体２００６およびゲート導体２００８を、フィン１０４およびクロス・フィン１０６の頂部でリセスする必要がある。
【００５０】
ゲート誘電体２００６およびゲート導体２００８をリセスするために、有機平坦化層（ＯＰＬ）などのギャップ充填誘電体２２０４をゲート導体２００８上に堆積させ、フィン１０４（図２５参照）およびクロス・フィン１０６（図２６参照）を埋め込む。適切なＯＰＬ材料には、芳香族架橋性ポリマ（例えば、ナフタレン・ベースのポリマ）が含まれるが、これに限定されない。他の適切な有機平坦化材料は、例えば、「アセナフチレン誘導体、ポリマー、および反射防止膜形成組成物」と題されたＳｕｇｉｔａらに交付された米国特許第７，０３７，９９４号、「パターン形成方法と二重層膜」と題されたＩｗａｓａｗａらに交付された米国特許第７，２４４，５４９号、「フォトレジスト・アンダーコート形成材料およびパターニング・プロセス」と題されたＨａｔａｋｅｙａｍａらに交付された米国特許第７，３０３，８５５号、および「フォトレジスト・アンダーコート形成材料とパターニング・プロセス」と題されたＨａｔａｋｅｙａｍａに交付された米国特許第７，３５８，０２５号に記載されている。ギャップ充填誘電体２２０４は、フィン１０４／クロス・フィン１０６間の空間を充填する。堆積後、ギャップ充填誘電体２２０４は、化学機械研磨（ＣＭＰ）などのプロセスを使用してゲート導体２００８まで研磨される。
【００５１】
ギャップ充填誘電体２２０４の使用により、フィン１０４／クロス・フィン１０６の頂部の選択的露出が可能になる。すなわち、ギャップ充填誘電体２２０４は、次に、ギャップ充填誘電体２２０４の頂面がフィン１０４（図２７参照）およびクロス・フィン１０６（図２８参照）の頂部よりも下になるように、リセスされる。ギャップ充填誘電体２２０４のこのリセスは、ゲート誘電体２００６およびゲート導体２００８の後続のリセスの深さを設定する。
【００５２】
例えば、次いで、ゲート誘電体２００６およびゲート導体２００８は、（リセスされた）ギャップ充填誘電体２２０４までリセスされ、フィン１０４（図２９参照）およびクロス・フィン１０６（図３０参照）の頂部を露出させる。ゲート誘電体２００６およびゲート導体２００８のリセスに続いて、ギャップ充填誘電体２２０４が除去される。図３１および図３２を参照されたい。
【００５３】
上述したように、頂部スペーサがゲートの上方に必要であり、ゲートを頂部ソースおよびドレインから分離する。頂部スペーサを形成するために、共形の封入層２６０２がゲート導体２００８上、ならびにフィン１０４（図３３参照）およびクロス・フィン１０６（図３４参照）の上に形成される。図３３および図３４に示すように、封入層２６０２の形成により、ゲートの上に頂部スペーサ２６０４が提供される。頂部スペーサ２６０４およびそれらの対応する底部スペーサ２００４は、頂部ならびに底部のソースおよびドレインからゲートをオフセットする役割をそれぞれ果たす。封入層２６０２（したがって頂部スペーサ２６０４）に適した材料には、窒化ケイ素（ＳｉＮ）または窒化ケイ素ホウ素（ＳｉＢＮ）あるいはその両方などの窒化物材料が含まれるが、これらに限定されない。
【００５４】
次いで、層間誘電体（ＩＬＤ）２７０２を封入層２６０２の上にブランケット堆積させ、フィン１０４（図３５参照）間およびクロス・フィン１０６（図３６参照）間の空間を充填する。適切なＩＬＤ材料には、二酸化ケイ素（ＳｉＯ２）が含まれるが、これに限定されない。ＩＬＤ２７０２の使用により、フィン１０４／クロス・フィン１０６の頂部のフィン・ハードマスク６０２ａおよび封入層２６０２の除去が可能になる。具体的には、ＩＬＤ２７０２は、次いで、ＩＬＤ２７０２の頂面がフィン１０４（図３７参照）およびクロス・フィン１０６（図３８参照）の頂部よりも下になるようにリセスされる。
【００５５】
次いで、エッチングを使用して、フィン１０４（図３９参照）およびクロス・フィン１０６（図４０参照）の頂部の封入層２６０２およびフィン・ハードマスク６０２ａを除去する。このリセス・エッチングは、フィン１０４およびクロス・フィン１０６の頂部を露出させ、頂部ソースおよびドレインの形成を可能にする。上述したように、フィン・ハードマスク６０２ａおよび封入層２６０２は、両方とも窒化物材料から形成することができる。その場合、窒化物選択性ＲＩＥなどの窒化物選択性エッチング・プロセスを用いて、封入層２６０２をリセスし（すなわち、ＩＬＤ２７０２まで）、フィン・ハードマスク６０２ａを除去することができる。封入層２６０２のリセス・エッチングの後、頂部スペーサ２６０４は、ゲート上に存在したままであることに留意されたい。
【００５６】
次いで、頂部ソースおよびドレイン３００２が、フィン１０４（図４１参照）およびクロス・フィン１０６（図４２参照）の（今や露出した）頂部に形成される。例示的な実施形態によると、頂部ソースおよびドレイン３００２は、エピタキシャルＳｉ、Ｇｅ、ＳｉＧｅなどの、イン・シチュー（すなわち、成長中）またはエクス・シチュー（例えば、注入を介して）でドープされたエピタキシャル材料から形成される。上記したように、適切なｎ型ドーパントにはリン（Ｐ）およびヒ素（Ａｓ）が含まれるが、これらに限定されず、適切なｐ型ドーパントにはホウ素（Ｂ）が含まれるが、これに限定されない。
【００５７】
本発明の例示的な実施形態が本明細書に記載されたが、本発明は、それらの正確な実施形態に限定されず、本発明の範囲から逸脱することなく当業者によって様々な他の変更および修正がなされ得ることを理解されたい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【国際調査報告】
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