(57)【要約】  ３Ｄ半導体の製造において、金属構造を相互接続する方法が提供される。この方法は、第１の基板における第１の上面、及び第２の基板における第２の上面に、接合層を設けるステップと、前記第１の上面を前記第２の上面に接合して接合部を設けるステップと、ビアを、前記第１の基板の下面を貫通させ、前記第１の基板に埋め込まれた第１の金属構造の周りで前記第１の基板を貫通させ、前記接合部を貫通させて、前記第２の基板に埋め込まれた第２の金属構造までエッチングするステップと、前記ビアを導電性材料で充填してビア構造を設け、それによって前記金属構造を電気的に接続するステップと、を含む。【選択図】図１１
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【特許請求の範囲】
【請求項１】
３Ｄ半導体の製造において、金属構造を相互接続する方法であって、第１の基板における第１の上面及び第２の基板における第２の上面に、接合層を設けるステップと、前記第１の上面を前記第２の上面に接合して接合部を設けるステップと、ビアを、前記第１の基板の下面を貫通させ、前記第１の基板に埋め込まれた第１の金属構造の周りで前記第１の基板を貫通させ、前記接合部を貫通させて、前記第２の基板に埋め込まれた第２の金属構造までエッチングするステップと、前記ビアを導電性材料で充填してビア構造を設け、それによって前記金属構造を電気的に接続するステップと、を含む方法。
【請求項２】
前記第１の金属構造にエッチング停止部をさらに含み、前記第１の金属構造における導電性層をエッチングから保護する、請求項１に記載の方法。
【請求項３】
前記第２の金属構造にエッチング停止部をさらに含み、前記第２の基板においてエッチングを停止させる、請求項２に記載の方法。
【請求項４】
前記エッチングするステップは、約５００ナノメートル未満の径のビアを提供する、請求項３に記載の方法。
【請求項５】
第３の基板を前記第１の基板の前記下面に接合して、第２の接合部を提供するステップをさらに含む、請求項４に記載の方法。
【請求項６】
第２のビアを、前記第３の基板に埋め込まれた第３の金属構造の周りで前記第３の基板を貫通させ、前記第２の接合部を貫通させて、前記ビア構造までエッチングをするステップをさらに含む、請求項５に記載の方法。
【請求項７】
前記第２のビアを導電性材料で充填し、前記ビア構造を拡張することによって、前記金属構造を電気的に接続するステップをさらに含む、請求項６に記載の方法。
【請求項８】
順次前記ビアを接合、エッチングし、第４及び後続の基板において前記ビアを充填し、それによってｎ次基板の三次元半導体を設けるステップをさらに含む、請求項７に記載の方法。
【請求項９】
室温で実施される、請求項２〜８のうちいずれか一項に記載の方法。
【請求項１０】
前記接合するステップは、酸化接合である、請求項９に記載の方法。
【請求項１１】
三次元半導体の製造において、基板を接続する方法であって、第１の上面及び前記第１の上面の下方における第１の金属構造を伴う、第１の基板を選択するステップと、第２の上面及び前記第２の上面の下方における第２の金属構造を伴う、第２の基板を選択するステップであって、前記第１及び第２の金属構造は、前記上面に近接した導電性層、及び前記上面から遠位のエッチング停止部を備えた、選択するステップと、前記第１の上面及び前記第２の上面に接合層を設けるステップと、前記接合層を接合して、接合部を設けるステップと、ビアを、前記第１の基板の下面を貫通させ、前記第１の金属構造の周りで前記第１の基板を貫通させ、前記接合部を貫通させて、前記第２の金属構造までエッチングするステップと、前記ビアを導電性材料で充填し、ビア構造を設けるステップと、を含む方法。
【請求項１２】
前記エッチングするステップは、約７５０ｎｍ未満の径のビアを生成する、請求項１１に記載の方法。
【請求項１３】
前記エッチングするステップは、約２５０ｎｍ未満の径のビアを生成する、請求項１２に記載の方法。
【請求項１４】
第３の基板を前記第１の基板の前記下面に接合して、第２の接合部を設けるステップをさらに含む、請求項１３に記載の方法。
【請求項１５】
第２のビアを、前記第３の基板に埋め込まれた第３の金属構造の周りで前記第３の基板を貫通させ、前記第２の接合部を貫通させて、前記ビア構造までエッチングをするステップをさらに含む、請求項１４に記載の方法。
【請求項１６】
前記第２のビアを導電性材料で充填し、前記ビア構造を拡張することによって、金属構造を電気的に接続するステップをさらに含む、請求項１５に記載の方法。
【請求項１７】
前記基板の複数のビアをエッチングし、複数の前記ビアを前記導電性材料で充填するステップをさらに含む、請求項１０〜１６のうちいずれか一項に記載の方法。
【請求項１８】
前記エッチングするステップは、マイクロエレクトロニクス素子ごとに約１つのビアの密度で、複数の前記ビアを生成する、請求項１７に記載の方法。
【請求項１９】
三次元半導体構造を形成する方法であって、第１のデバイス層、及びバックエンド（ＢＥＯＬ）層を含む第１のシリコンウェハを選択するステップであって、前記ＢＥＯＬ層は第１の上面及び第１の金属スタックを含み、前記第１の金属スタックは、前記第１の上面に近接した導電性層、及び前記第１の上面から遠位のエッチング停止部を含み、前記第１の上面には酸性化層が設けられた、選択するステップと、第２のデバイス層及び第２のＢＥＯＬ層を含む転写層を選択するステップであって、前記第２のＢＥＯＬ層は第２の上面及び第２の金属スタックを含み、前記第２の金属スタックは、前記第２の上面に近接した導電性層、及び前記第２の上面から遠位のエッチング停止部を含み、前記第２の上面には酸化層が設けられた、選択するステップと、前記第１の上面が前記第２の上面と面するよう、第１のシリコンウェハを、前記酸化層を用いて前記転写層に接合するステップと、複数のビアを、前記転写層を貫通させて、第１のＢＥＯＬ層の中に前記第１の金属スタックの深さまでエッチングするステップと、前記ビアを導電性材料で充填し、前記第１の金属スタックと前記第２の金属スタックとの間に電気接続をもたらし、それによって三次元半導体構造を形成するステップと、を含む方法。
【請求項２０】
前記第１のシリコンウェハは、前記第１の上面から約５ｎｍの前記第１の金属スタックを有するよう選択され、前記転写層は、前記第２の上面から約５ｎｍの前記第２の金属スタックを有するよう選択される、請求項１９に記載の方法。
【請求項２１】
前記基板に複数のビアをエッチングし、複数の前記ビアを前記導電性材料で充填するステップをさらに含む、請求項１９または２０に記載の方法。
【請求項２２】
前記エッチングするステップは、マイクロエレクトロニクス素子ごとに約１つのビアの密度で、複数の前記ビアを生成する、請求項２１に記載の方法。
【請求項２３】
前記エッチングするステップは、約２５０ナノメートル未満の径のビアを生成する、請求項２２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２０１８年１月２３日に出願された「ＡＰＰＡＲＡＴＵＳ  ＡＮＤ  ＭＥＴＨＯＤ  ＦＯＲ  ＩＮＴＥＲＣＯＮＮＥＣＴＩＯＮ  ＯＦＬＡＹＥＲＳ  ＩＮ  ＡＤＶＡＮＣＥＤ  ３Ｄ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＳＴＲＵＣＴＵＲＥＳ」と題する、米国特許出願公開第６２６２０８９３号明細書の利益を主張する。その表、図、特許請求の範囲を含む全ては、本明細書に組み込まれる。
【０００２】
本技術は、三次元（３Ｄ）半導体構造を製造中に、層を相互接続する方法に向けられている。より詳細には、本技術は、接合されるデバイス層間の相互接続の製造を簡略化するため、高精度の整合を提供するため、接続に対するマイクロエレクトロニクス素子の非常に高い比率を提供するため、及び複数層を転写して相互接続させるための、現存の技法の新しい適用である
【背景技術】
【０００３】
独立したシリコン基板における複数層の３Ｄ集積化のための、半導体製造プロセスは、バンプ接合及びスルーシリコンビア（ＴＳＶ）などの、基板間の層の集積化及び相互接続のための様々な技法が使用され得る。これらの技法は、半導体層のスタックにおける金属層間の相互接続のための、高く信頼できる方法を必要とする。加えて、これらの金属層は、スタックにおいて異なる深さに属するので、相互接続を複雑にする。多くの半導体プロセスは、プレーナプロセスであり、通常は直近に適用された層のみに関わる。
【０００４】
１つの取り組みが、ｈｔｔｐｓ：／／ｉｅｅｅｘｐｌｏｒｅ．ｉｅｅｅ．ｏｒｇ／ｄｏｃｕｍｅｎｔ／６２５１５７１で開示されている。そこでは、合理的なコストで、３Ｄ−ＩＣの集積化を可能にするために考えられる選択肢として、Ｃｕ−Ｃｕ接合が確認されていることが開示されている。３Ｄ積層の場合、ウェハの裏側においてＴＳＶを露呈（ネイル）させ、Ｃｕのランディングパッドに直接接合させることができる。これは、小さいピッチのＩＯＳ（少なくとも１０μｍの範囲）を提案することができ、ＲＤＬ（Ｒｅ−Ｄｉｓｔｒｉｂｕｔｉｏｎ  Ｌａｙｅｒ：再分配層）及びバンピングなどの、追加処理のコストを節減できる。この作業において、Ｃｕ−Ｃｕの熱圧着（ＴＣＢ）を電気的にもたらすのを可能にするために、ＴＳＶネイル露呈ためのプロセスを開発することによって実現された結果が提示されている。したがって、１０μｍの最小のＴＳＶピッチのための様々なＴＣＢ条件下における、異なるＴＳＶネイル構造に対する衝撃が調査されている。３つの異なるＴＳＶネイル構造、すなわち、ネイル露呈なし、平坦面のＴＳＶ、及びドーム形状のＴＳＶが規定されている（図１参照）。異なる高さ（２μｍ及び５μｍ）のＴＳＶも、ドーム形状のケースで生成されている。異なる接合条件にケースにおける、異なる構造で実現された結果が、最初に報告されている。その後、最も性能の良い構造に焦点を当て、ダイ間の良好な接着を保証するために、アンダーフィル（ＵＦ）の使用が必要であることが実証されている。ドナーウェハの裏は、マウントウェハの表に装着されている。ＴＳＶは大きく、５〜１００μｍのサイズの範囲であり、ウェハは厚い。ピクセルは、約１〜約１０μｍである。相互接続は光を遮断するため、ピクセルアレイでは使用できない。裏面切削も問題を含んだプロセスである。なぜなら、概ね７００μｍのウェハを貫通して切削するにはコストがかかり、Ｃｕネイルを切削停止部として使用することは、必然的にＳｉ及びＣｕの混合を含むからである。ＣｕはＳｉの汚染要因物であり、高い固体流動性及び固溶性を有する。
【０００５】
米国特許出願公開第２０１８／０１０２２５１号明細書は、直接接合されたネイティブ相互接続及びアクティブベースダイを開示している。マイクロエレクトロニクスのアーキテクチャにおいて、アクティブダイまたはチップレットは、それらのコアレベルの導体を介してアクティブベースダイに接続する。これらネイティブ相互接続は、短いデータ経路を提供し、標準の境界面の付帯的コストなしで済ませる。ネイティブ相互接続が所定の位置に結合するので、システムは、再分配ルーティングを節減する。ベースダイはカスタムロジックを含み、装着されたダイが蓄積機能を提供するのを可能にし得る。このアーキテクチャは、多様な相互接続タイプ及びチップレットを、様々なプロセスノードから接続でき、異なる電圧で動作する。ベースダイは、駆動のための状態要素を有し得る。ベースダイに載った機能的ブロックは、多様なチップレットからネイティブ信号を受け取り、装着された全てのチップレットと通信する。チップレットは、ベースダイの処理及び記憶リソースを共有し得る。ルーティングの遮断は最小限であり、信号品質及びタイミングを改善する。システムは、二重または四重のデータレートで作動できる。このアーキテクチャは、ＡＳＩＣ、ＡＳＳＰ、及びＦＰＧＡのＩＣ、ならびにニューラルネットワークを容易にし、実装面積及び必要な電力を減少させる。これは、単一の親ダイ上の個々のダイのアセンブリに伝わり、初期のハイブリッドモジュールに似ている。簡単に言うと、これは、直接接合の相互接続コンセプトの、（より大きい）ベースダイの頂部におけるダイの複数の不均一な混合への適合である。このシステムでは、続けて層状にできる層の数が、２層のみに本質的に制限される。このシステムは、ドナーダイを貫通して次の接続及び層への相互接続を提供しない。基板レベルに対する通常のダイレベルよりも小さい一方で、ベースダイとチップレットとの間の、必要なこれらの相互接続による配置の方法のために、相互接続は、やはり少なくとも約１０μｍとなる。
【０００６】
米国特許出願公開第２０１７／０１９４２９１号明細書は、半導体構造及び半導体構造を形成する方法を開示している。この方法は：第１の半導体ワークピースを準備するステップ；第２の半導体ワークピースを、第１の半導体ワークピースの第１の面に接合するステップ；第２の半導体ワークピースを貫通させて、第１の半導体ワークピースに、第１の導電性ビアを形成するステップ；第３の半導体ワークピースを、第１の半導体ワークピースの、第１の面の反対側における第２の面に接合するステップ；ならびに、第１の導電性ビア及び第２の導電性ビアが、電気的に接続されるよう、第１の半導体ワークピース及び第３の半導体ワークピースを貫通させ、第２の半導体ワークピースに、第２の導電性ビアを形成するステップ、を含む。この方法は、金属パッドを半導体の表面に形成して、導電性ビアを各半導体に電気的に接続させる必要がある。これは、自己整合ではない。異なるウェハにおいて、接触構造を選択的に相互接続するビア構造の観点から、柔軟性もない。ウェハの直接接合もなく、特に、ウェハとダイとの間に空隙を有し、かつ充填層を有するという点が重要視される。これは必然的に、より小さい相互接続の容量及びより大きいダイの密度の利点を得るための、ダイを「積層する」ための技法である。これは、ＴＳＶ及びバンプ接合に適用され、したがって厚いダイ、及び約１０〜１００μｍより大きい相互接続構造の接続である。
【０００７】
米国特許出願公開第２０１７／０３１６９７１号明細書は、単体化されたダイまたはウェハなどの要素を三次元的に集積する方法、及び単体化されたダイまたはウェハなどの接続された要素を有する集積された構造を開示している。ダイ及びウェハのいずれか、または両方は、それらの中で形成された半導体デバイスを有し得る。第１の接触構造を有する第１の要素は、第２の接触構造を有する第２の要素に接合される。第１及び第２の接触構造は接合時に露出され、接合の結果、電気的に相互接続され得る。ビアは、相互接続された第１及び第２の接触構造に、電気的な相互接続部を露出し、かつ形成して、表面からこの相互接続部に電気的にアクセスさせるために、接合後にエッチング及び充填され得る。ビア構造は大きい。これは、自己整合ではない。異なるウェハにおいて、接触構造を選択的に相互接続するビア構造の観点から、柔軟性もない。
【０００８】
米国特許出願公開第２０１７／００６２３６６号明細書は、直接ハイブリッド接合を形成するための方法、及び、直接ハイブリッド接合によって得られたデバイスを開示している。直接ハイブリッド接合は、金属接合パッドの第１のセットを有する第１の基板であって、好ましくはデバイスまたは回路に接続され、導電性バリアによって蓋をされ、第１の基板上の金属接合パッドに隣接した第１の非金属領域を有する、第１の基板と、第１の導電性バリアによって蓋をされた金属接合パッドの第２のセットを有する第２の基板であって、金属接合パッドの第１のセットと整合され、好ましくはデバイスまたは回路に接続され、第２の基板上の金属接合パッドに隣接した第２の非金属領域を有する、第２の基板と、第１の非金属領域を第２の非金属領域に接触接合することによって形成された導電性バリアによって蓋をされた、金属接合パッドの第１のセットと第２のセットとの間の、接触接合された境界面と、を含む。相互接続部は、接合前に、取り付け境界面に貫入する。ビア構造は、０〜約１μｍのサイズに制限され、歩留まりのために数が制限される。４つのマイクロエレクトロニクス素子につき１つの接続が存在する。このプロセスは、２枚のウェハの接合に制限され、後続のウェハの接合はできない。
【０００９】
米国特許出願公開第２０１６／０２０４０８４号明細書は、半導体デバイス構造を形成するための方法を開示している。この方法は、第１の半導体ウェハ及び第２の半導体ウェハを準備するステップを含む。第１のトランジスタは、第１の半導体ウェハの表側に形成され、第２の半導体ウェハにはデバイスは形成されない。この方法は、第１の半導体ウェハの表側を第２の半導体ウェハの裏側に接合するステップ、及び第２の半導体ウェハの表側を薄くするステップを、さらに含む。第２の半導体ウェハを薄くした後、第２のトランジスタが第２の半導体ウェハの表側に形成される。少なくとも１つの第１のＴＳＶが、第２の半導体ウェハに形成され、この第１のＴＳＶは、第１の半導体ウェハの導電性特徴部に直接接触する。このプロセスは、２枚のウェハの接合に制限され、後続のウェハの接合はできない。
【００１０】
前述から理解できるように、現在の３Ｄ集積化方法では、個々のデバイス層を個別に処理し、次にそれらの層を組み立てることが多い。これは、組み立てプロセス中における、これらの層同士の整合誤差に加えて、個別の層間の誤差に差をもたらす場合がある。デバイス層の下方に埋め込まれた２つの異なる金属ワイヤ層の間の接続を必要とするために、プロセス全体が複雑化される。それらの埋め込まれた信号を、アセンブリの最上面で利用できるようにする場合、さらなる複雑さが生じ得る。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】米国特許出願公開第２０１８／０１０２２５１号明細書
【特許文献２】米国特許出願公開第２０１７／０１９４２９１号明細書
【特許文献３】米国特許出願公開第２０１７／０３１６９７１号明細書
【特許文献４】米国特許出願公開第２０１７／００６２３６６号明細書
【特許文献５】米国特許出願公開第２０１６／０２０４０８４号明細書
【非特許文献】
【００１２】
【非特許文献１】ｈｔｔｐｓ：／／ｉｅｅｅｘｐｌｏｒｅ．ｉｅｅｅ．ｏｒｇ／ｄｏｃｕｍｅｎｔ／６２５１５７１
【発明の概要】
【発明が解決しようとする課題】
【００１３】
デバイス層を、高い精度で整合されるよう組み立てるのを可能にする、新しい製造方法が求められる。方法をよりふさわしく採択するよう、公知の技法を新しい技法で適用するのが好ましい。ビア構造が０．２２μｍ以下で、かつ数が制限されないことが望ましい。マイクロエレクトロニクス素子ごとに１つの接続が存在することが、さらに有利である。接合後に、接続部が取り付け境界面に貫入されることが、さらに有利である。自己整合が提供された方法は、さらに有利である。ビア構造が、異なるウェハにおける接触構造と選択的に相互接続することが、さらに有利である。
【課題を解決するための手段】
【００１４】
本技術は、デバイス層を、高い精度で整合されるよう組み立てるのを可能にする、新しい製造方法を提供する。この方法は、歩留まり及び信頼性を増加させる。ビア構造は０．２２μｍ以下で、かつ数が制限されない。非常に高い相互接続密度とすることができ、それによって生成される半導体デバイスは、ピクセルごとに１つより多くの接続部が存在できるので、撮像における使用に好適である。接続部は、接合後に、取り付け境界面に貫入する。この方法は、自己整合の方法である。ビア構造は、異なるウェハのビア構造に選択的に相互接続され得る。例えば、１つのビア構造は、第１のウェハにおけるビア構造を第２のウェハにおけるビア構造に相互接続し、その一方で、隣接したビア構造は、第３のウェハにおける第３のビア構造を、第１のウェハにおけるビア構造及び第２のウェハにおけるビア構造の両方に相互接続し得る。
【００１５】
１つの実施形態において、３Ｄ半導体の製造で、金属構造を相互接続する方法が提供される。この方法は、第１の基板における第１の上面、及び第２の基板における第２の上面に、接合層を設けるステップ；第１の上面を第２の上面に接合して接合部を設けるステップ；ビアを、第１の基板の下面を貫通させ、第１の基板に埋め込まれた第１の金属構造の周りで第１の基板を貫通させ、接合部を貫通させて、第２の基板に埋め込まれた第２の金属構造までエッチングするステップ；ならびに、このビアを導電性材料で充填してビア構造を設け、それによって金属構造を電気的に接続するステップ、を含む。
【００１６】
この方法は、第１の金属構造にエッチング停止部をさらに含んでよく、第１の金属構造における導電性層をエッチングから保護する。
【００１７】
この方法は、第２の金属構造にエッチング停止部をさらに含み、第２の基板においてエッチングを停止させ得る。
【００１８】
この方法において、エッチングするステップは、ビアに、約５００ナノメートル未満の径をもたらし得る。この方法は、第３の基板を第１の基板の下面に接合して、第２の接合部を設けるステップをさらに含み得る。
【００１９】
この方法は、第２のビアを、第３の基板に埋め込まれた第３の金属構造の周りで第３の基板を貫通させ、第２の接合部を貫通させ、ビア構造までエッチングをするステップをさらに含み得る。
【００２０】
この方法は、第２のビアを導電性材料で充填し、ビア構造を拡張することによって、金属構造を電気的に接続するステップをさらに含み得る。
【００２１】
この方法は、順次ビアを接合、エッチングし、第４及び後続の基板においてビアを充填し、それによって三次元半導体のｎ次基板を設けるステップをさらに含み得る。
【００２２】
この方法は室温で実施され得る。
【００２３】
この方法において、接合は酸化物接合であってよい。
【００２４】
別の実施形態において、三次元半導体の製造において、基板を接続する方法が提供される。この方法は：第１の上面及び第１の上面の下方における第１の金属構造を伴う、第１の基板を選択するステップ；第２の上面及び第２の上面の下方における第２の金属構造を伴う、第２の基板を選択するステップであって、第１及び第２の金属構造は、上面に近接した導電性層、及び上面から遠位のエッチング停止部を備えた、選択するステップ；第１の上面及び第２の上面に接合層を設けるステップ；接合層を接合して、接合部を設けるステップ；ビアを、第１の基板の下面を貫通させ、第１の金属構造の周りで第１の基板を貫通させ、接合部を貫通させ、第２の金属構造までエッチングするステップ；ならびに、このビアを導電性材料で充填し、ビア構造を設けるステップ、を含む。
【００２５】
この方法において、エッチングするステップは、ビアに、約７５０ｎｍ未満の径を生成し得る。
【００２６】
この方法において、エッチングするステップは、ビアに、約２５０ｎｍ未満の径を生成し得る。
【００２７】
この方法は、第３の基板を第１の基板の下面に接合して、第２の接合部を設けるステップをさらに含み得る。
【００２８】
この方法は、第２のビアを、第３の基板に埋め込まれた第３の金属構造の周りで第３の基板を貫通させ、第２の接合部を貫通させ、ビア構造までエッチングをするステップをさらに含み得る。
【００２９】
この方法は、第２のビアを導電性材料で充填し、ビア構造を拡張することによって、金属構造を電気的に接続するステップをさらに含み得る。
【００３０】
この方法は、基板に複数のビアをエッチングし、これら複数のビアを導電性材料で充填するステップをさらに含み得る。
【００３１】
この方法において、エッチングするステップは、マイクロエレクトロニクス素子ごとに約１つのビアの密度で、複数のビアを生成し得る。
【００３２】
別の実施形態において、三次元半導体構造を形成する方法が提供される。この方法は：第１のデバイス層、及びバックエンド（ＢＥＯＬ）層を含む第１のシリコンウェハを選択するステップであって、ＢＥＯＬ層は第１の上面及び第１の金属スタックを含み、第１の金属スタックは、第１の上面に近接した導電性層、及び第１の上面から遠位のエッチング停止部を含み、第１の上面には酸性化層が設けられた、選択するステップ；第２のデバイス層及び第２のＢＥＯＬ層を含む転写層を選択するステップであって、第２のＢＥＯＬ層は第２の上面及び第２の金属スタックを含み、第２の金属スタックは、第２の上面に近接した導電性層、及び第２の上面から遠位のエッチング停止部を含み、第２の上面には酸化層が設けられた、選択するステップ；第１の上面が第２の上面と面するよう、第１のシリコンウェハを、酸化層を用いて転写層に接合するステップ；複数のビアを、転写層を貫通させて第１のＢＥＯＬ層の中に第１の金属スタックの深さまでエッチングするステップ；これらのビアを導電性材料で充填し、第１の金属スタックと第２の金属スタックとの間に電気接続をもたらし、それによって三次元半導体構造を形成するステップ、を含む。
【００３３】
この方法において、第１のシリコンウェハは、第１の上面から約５ｎｍの第１の金属スタックを有するよう選択され得る。転写層は、第２の上面から約５ｎｍの第２の金属スタックを有するよう選択され得る。
【００３４】
この方法は、基板に複数のビアをエッチングし、複数のビアを導電性材料で充填するステップをさらに含み得る。
【００３５】
この方法において、エッチングするステップは、マイクロエレクトロニクス素子ごとに約１つのビアの密度で、複数のビアを生成し得る。
【００３６】
この方法において、エッチングするステップは、ビアに、約２５０ナノメートル未満の径を生成し得る。
【図面の簡単な説明】
【００３７】
【図１Ａ】本技術によるマウントウェハ及び転写層ウェハの側面図である。
【図１Ｂ】半導体構造を設けるための、互いに接合されたマウントウェハ及び転写層ウェハの側面図である。
【図２】図１Ａ及び図１Ｂの、転写ウェハの金属スタック及び転写層ウェハの側面図である。
【図３】エッチング準備中の、半導体構造の側面図である。
【図４Ａ】ビアを設けるためのエッチング後における、半導体構造の側面図である。
【図４Ｂ】ビア及び金属スタックの詳細側面図である。
【図５】ビア構造を設けるために充填されたビアを伴う、半導体構造の側面図である。
【図６】絶縁層でライニングされたビアを伴う、好ましい実施形態の側面図である。
【図７Ａ】第２の転写ウェハの側面図である。
【図７Ｂ】第２の搬送体構造を設けるために第１の転写ウェハに接合された、第２の転写ウェハを示す図である。
【図８】エッチング準備中の、第２の半導体構造の側面図である。
【図９】第２のビア構造を設けるためのエッチング後における、第２の半導体構造の側面図である。
【図１０】第２のビアが充填された、第２の半導体構造の側面図である。
【図１１】ビアが異なる転写ウェハを貫通して延びた、半導体の図である。
【発明を実施するための形態】
【００３８】
別途明示しない限り、以下の解釈ルールを本明細書（記載の説明及び特許請求の範囲）に適用する：（ａ）本明細書で使用される単語は、状況に応じた性別または数（単数または複数）として解釈するものとする；（ｂ）文脈上で別途明確に指示しない限り、本明細書及び添付の特許請求の範囲で使用される単数用語の「１つ（ａ）」、「１つ（ａｎ）」、及び「（その）ｔｈｅ」は、複数を含むものとする；（ｃ）列挙された範囲または値に適用される推定用語「約（ａｂｏｕｔ）」は、計測方法から当技術分野で公知または予測される、範囲または値の範囲内における偏差内の近似値を表わす；（ｄ）単語「本明細書で（ｈｅｒｅｉｎ）」、「本明細書による（ｈｅｒｅｂｙ）」、「本明細書の（ｈｅｒｅｏｆ）」、「上文に（ｈｅｒｅｉｎｂｅｆｏｒｅ）」、「これ以降（ｈｅｒｅｉｎａｆｔｅｒ）」、及び同様の意味の単語は、本明細書の全体を指し、別途明記しない限り、いかなる特定の段落、請求項、または他の一部分を言及するものではない；（ｅ）詳述した詳細は便宜上のためだけのものであり、本明細書の任意の部分の意味または構成を制御するものではなく、または影響を及ぼすものではない；（ｆ）「または（ｏｒ）」、及び「任意の（ａｎｙ）」は排他的ではなく、「含む（ｉｎｃｌｕｄｅ）」及び「含んでいる（ｉｎｃｌｕｄｉｎｇ）」は、限定ではない。さらに、用語「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「有している（ｈａｖｉｎｇ）」、「含んでいる（ｉｎｃｌｕｄｉｎｇ）」、及び「包含している（ｃｏｎｔａｉｎｉｎｇ）」は、別途言及しない限り、非制限用語として解釈するべきである（すなわち、「含んでいるが限定ではない」と意味する）。
【００３９】
本明細書における値の範囲の列挙は、本明細書で別途指摘しない限り、範囲内に収まる各別個の値について、個々に言及する簡潔な方法としての役割のみが意図される。各個別の値は、本明細書で個々に列挙されるかのように、本明細書の中に組み込まれる。値の特定の範囲が提供された場合、その範囲の上限値と下限値との間に介在する値は、文脈上で明確に指示しない限り、下限値の単位の１／１０まで、及び記載された範囲内における任意の他の記載された値または介在する値が、その中に含まれることが理解されよう。より小さい全ての下位範囲も含まれる。より小さいこれらの範囲の上下限も、この中に含まれ、記載された範囲内で特別に除外された任意の制限に従う。
【００４０】
別途定義しない限り、本明細書で使用される全ての技術用語及び科学用語は、関連の技術分野の当業者によって共通に理解されるものと同じ意味を有する。本明細書で説明するものと類似または同等である、任意の方法及び材料も使用することができるが、次に、容認できる方法及び材料を説明する。
【００４１】
図１Ａに示されるように、全体的に６で参照されるシリコンマウントウェハは、第１のデバイス転写層１０を含む。第１のデバイス転写層１０は、限定ではないが例えば、トランジスタ、フォトダイオード（ピクセル）、マイクロエレクトロニクス機械システム（ＭＥＭＳ）、ダイオード、レジスタ、コンデンサ、インダクタ、シリコンフォトニックデバイス、または他の好適な素子などの、フロントエンド（ＦＥＯＬ）構造１２（マイクロエレクトロニクス素子）と、限定ではないが例えば、誘電体に埋め込まれた金属配線などであり得る第１の金属スタック１６を有する、第１のバックエンド（ＢＥＯＬ）層１４と、を含む。好ましい実施形態では高密度酸化層、より好ましくは高品質二酸化シリコン層（限定ではないが例えば、窒化シリコン、酸窒化シリコン（ＳＩＯＮ）、酸化タンタル）である、第１の誘電体層１８が、シリコンマウントウェハ６の第１の面２０に堆積される。通常、シリコンマウントウェハ６は、全層が相補型酸化膜半導体（ＣＭＯＳ）ウェハであり、転写された層の最終組み立てのための機械的支持を提供する。全体的に８で参照されるシリコン転写層ウェハは、第２のデバイス層２２を含む。第２のデバイス層２２は、限定ではないが例えば、トランジスタ、ダイオード、レジスタ、コンデンサ、インダクタ、または他の好適な素子などの、第２のフロントエンド（ＦＥＯＬ）構造２４（マイクロエレクトロニクス素子）と、限定ではないが例えば、金属配線であり得る第２の金属スタック２８を有する、第２のバックエンド（ＢＥＯＬ）層２６と、を含む。好ましくは、密度及び多孔性において第１の誘電体層１８と適合する、高密度酸化層であり、好ましい実施形態では高密度酸化層、より好ましくは高品質二酸化シリコン層（限定ではないが例えば窒化シリコン、酸窒化シリコン（ＳＩＯＮ）、酸化タンタル）である、第２の誘電体層３０が、シリコン転写層ウェハ８の第１の面３２に堆積される。第１及び第２の誘電体層１８、３０は、二酸化シリコン層である。マウントウェハ６及び転写層ウェハ８の両方は、それらの表面２０、３２に高い程度の平坦性かつ低いレベルの粗度を有する。第１及び第２の誘電体層１８、３０は、それらの表面３４、３６にも平坦、かつ粗度がほとんどないか、または全くないことが必要である。第１及び第２の誘電体層１８、３０は、平坦性及び粗度が良好な接合を実現するのを保証するように処理される。これは、第１及び第２の誘電体層１８、３０の本質的なものではない。ウェハのたわみの例示的な値は、２００ｍｍウェハにわたって７０μｍ未満、局所表面粗度は概ね０．２ｎｍである。確認できるように、第１及び第２の金属スタック１６、２８は、第１及び第２のＢＥＯＬ１４、２６内に埋め込まれている。それらは異なる深さであり得る。図１Ｂに示されるように、第１の製造ステップにおいて、シリコンマウントウェハ６及びシリコン転写層ウェハ８は、誘電体層１８、３０によって互いに接合される。誘電体層１８、３０は、共有結合的に接合され、第１の接合境界面３８を形成する。代替として、接合は、融着接合、ハイブリッド接合、共晶接合、接着剤接合、熱圧着接合、またはプラズマ活性化接合とすることができる。接合は室温���成されるか、または転写された層のＢＥＯＬスタックの破壊制限を超過しない温度で成される。一旦、マウントウェハ６及び転写層ウェハ８が接合されると、マウントウェハ６は、その全体が本明細書に参照として組み込まれている米国特許第７，１６６，５２０号明細書の方法を使用して、薄くされる。略言すると、シリコンマウントウェハ６は、ウェハの表面と平行である水素プレートレット領域を含む。これは粘着平面であり、力が加えられると、ウェハは平面に沿って破壊され、ウェハの厚さを、研磨及びタングステンのケミカルメカニカル平坦化（ＣＭＰ）などの公知の技法を用いて、高度に制御されるまで、厚さを減少させる。
【００４２】
金属スタック１６、２８、１０８の詳細、及びそれらの向きは、図２に示される。金属スタック１６、２８、１０８は、限定ではないが例えば、アルミニウムまたは銅であり得る導電性層４０、４２、１４２と、限定ではないが例えば、チタン、窒化チタン、及びタングステンのスタックであり得るエッチング停止部４４、４６、１４８と、から構成される。導電性層４０、４２、１４２は第１の面２０、３２に近接し、エッチング停止部４４、４６、１４６は第１の面２０、３２から遠位にある。好ましい実施形態において、導電性層４０、４２、１４２は、約５００〜約１００ｎｍ未満であり、好ましくは第１の面２０、３２から約５ｎｍである。シリコンマウントウェハ６及びシリコン転写層ウェハ８は、シリコン転写層ウェハ８が反転され、共に重ねられるので、エッチング停止部４６は、シリコン転写層ウェハ８において導電性層４２の上方にあり、かつシリコンウェハ６において導電性層４０の下方にある。エッチング停止部４４、４６、１４６は、保護層としても知られている。第２の転写層ウェハが加えられる場合、第１の転写層ウェハ８の上に、第１の転写層ウェハ８と同じ向きで配置される。
【００４３】
図３に示されるように、第３の誘電体層５０は、第２の製造ステップにおいて、好ましくは高品質酸化層、より好ましくは二酸化シリコンであるが、これらとは別の上述の誘電体層であってよく、転写層ウェハ８の第２の面５２に加えられる。アパーチャ５２を有するパターン化されたフォトレジスト５４は、第３の誘電体層５０の上に配置される。パターン化されたフォトレジスト５４は、アパーチャ５６が位置された箇所のみでエッチングされるのを保証する。
【００４４】
図４Ａに示されるように、ビア６０がエッチングされ、第３の誘電体層５０を貫通し、転写層ウェハ８を貫通し、第１の接合境界面３８を貫通して、シリコンマウントウェハ６における第１のＢＥＯＬ層１４の中に延びる。図４Ｂに示されるように、第２の金属スタック２８のエッチング停止部４６は、導電性層４２のエッチングのバリアとして作用し、それによって導電性層４２は、その一体性を維持する。エッチングは、第２の金属スタック２８を越えて第１の金属スタック１６まで進み、導電性層４０、４２を互いに露出させる。したがってこれは、単一のエッチングステップにおいて、導電性層４０、４２を自己整合させる。例えば、プラズマエッチング、反応性イオンプラズマエッチング（ＲＩＥ）、化学的ウェットエッチング、レーザドリル、及び／または当技術分野で公知である他のプロセスなどを含む、任意の好適なエッチング方法が使用され得る。エッチングプロセスは、垂直側壁の輪郭もしくはテーパー付き側壁の輪郭、またはフットを含むような不規則な輪郭を有するビアをもたらし得る。ビア６０は高アスペクト比であり、概ね５〜概ね１０、または１０よりも大きくてよい。
【００４５】
図５は、方法の次のステップを示す。導電性材料が、ビア６０内に堆積されて、ビア構造６２または相互接続部を形成し、それによって、導電性層４０、４２、１４２を互いに電気的に相互接続する。導電性材料は、タングステン、タングステンベースの合金、チタン、銅または銅ベースの合金、アルミニウム、金、銀、モリブデン（Ｍｏ）、窒化チタン（ＴｉＮ）などで形成され得る。好ましい実施形態において、チタン、窒化チタン、及びタングステンが使用され、ビア構造６２は、タングステンのケミカルメカニカル平坦化（ＣＭＰ）プロセスを使用して処理される。一旦ビア構造６２が確立されると、第２の金属スタック２８を貫通して、第２のデバイス層２２におけるシリコンに電気的な接触が生じることを、当業者は理解されよう。この接触は望ましい場合もあり、電気絶縁を必要とする場合もある。
【００４６】
図６に示される、好ましい実施形態において、誘電体絶縁層７０が、ビア６０の側壁７２に存在する。シリコン転写層ウェハ８の準備中、第２のデバイス層２２を貫通して溝が切られ、これらの溝は、酸素などの誘電体で充填される。ビア６０は、誘電体で充填された溝よりも小さいので、誘電体絶縁層７０をもたらす。
【００４７】
図７Ａに示される、さらなるステップにおいて、全体的に８０で参照される第２の転写層ウェハが、加えられる。第２の転写層ウェハ８０は、第３のデバイス層８２を含む。第３のデバイス層８２は、限定ではないが例えば、トランジスタ、ダイオード、レジスタ、コンデンサ、インダクタ、または他の好適な素子などの、第３のフロントエンド（ＦＥＯＬ）構造８４（マイクロエレクトロニクス素子）と、限定ではないが例えば、金属配線であり得る第３の金属スタック８８を有する、第３のバックエンド（ＢＥＯＬ）層８６と、を含む。第４の誘電体層９０は、第２の転写層ウェハ８０における第１の面９２で成長する。第４の誘電体層９０は、好ましくは高品質酸化層、最も好ましくは二酸化シリコンであるが、上述の他の誘電体層であってもよい。図７Ｂに示されるように、第４の誘電体層９０は、誘電体層５０と接合し、第２の接合境界面９１を形成する。上述及び図８に示されるように、第５の誘電体層１００が、第２の転写層ウェハ８０における第２の面１０２に加えられ、アパーチャ１０６を伴うフォトレジスト１０４が、第２の誘電体層１００の上部に配置される。フォトレジスト１０４は、アパーチャ１０６が位置された箇所でのみエッチングされるのを保証する。第３の金属スタック８８は、上述及び図２に示されたものである。
【００４８】
図９に示されるように、ビア１１０がエッチングされ、第５の誘電体層１００を貫通し、第２の転写層ウェハ８０を貫通し、第２の接合境界面９１を貫通して、第１のビア構造６２の上面１１２まで延びる。第３の金属スタック１０８のエッチング停止部１４６は、導電性層１４２のエッチングのバリアとして作用し、それによって導電性層１４２は、その一体性を維持する。エッチングは、第３の金属スタック１０８を越えて第１のビア構造６２まで進み、導電性層１４２を第１のビア構造６２に露出させる。したがってこれは、導電性層４０、４２を自己整合させる。
【００４９】
図１０に示されるように、導電性材料が、ビア１１０内に堆積されて、ビア構造１２０または相互接続部を形成し、それによって、導電性層４０、４２、１４２を互いに電気的に相互接続する。導電性材料は、タングステン、タングステンベースの合金、チタン、銅または銅ベースの合金、アルミニウム、金、銀、モリブデン（Ｍｏ）、窒化チタン（ＴｉＮ）などで形成され得る。好ましい実施形態において、チタン、窒化チタン、及びタングステンが使用され、ビア構造１２０は、タングステンのケミカルメカニカル平坦化（ＣＭＰ）プロセス及びエッチング処理を使用して処理される。一旦ビア構造１２０が確立されると、第３のデバイス層８２における第３の金属スタック１０８を貫通して、シリコンに電気的な接触が生じることを、当業者は理解されよう。この接触は望ましい場合もあり、電気絶縁を必要とする場合もある。
【００５０】
図１１に示されるように、全体的に１９８で参照される第１のビアは、導電性層４０及び４２を自己整合させる第１のエッチングステップによって、生成される。ビア１９８は、ビア構造２０２とビアの壁２０４との間で、絶縁層２００でライニングされる。全体的に２１０で参照される第２のビアは、導電性層４０、４２及び１４２を自己整合させる第２のエッチングステップによって、生成される。このビア２１０は、絶縁層でライニングされても、されなくてもよい。ビア構造２１２によって、第２のビア２１０は、３層全ての導電性層４０、４２、及び１４２を単一のステップで自己整合させる。
【００５１】
追加される転写層の数に関わらず、製造の仕上げステップは、いくつかの層において様々な酸化物、窒化物を使用して、表面を不動態化することを含む。これらの層は、各々１μｍの範囲である。理論に縛られることなく、この不動態化は、半導体を環境の影響から保護する。この後、「パッドオープン」マスクを用いたパターン化、及び金属スタック２２、１０８を貫通して不動態部のエッチングが続く。エッチング後、金属スタック２２、１０８は、ワイヤ接合、バンプ接合、または限定ではないが、再分配層（ＲＤＬ）及び他の積層技術を含む、任意の他の標準的なダイ／パッケージングレベルの接続技術に使用可能である。
【００５２】
当業者には公知のように、第２の転写層の追加について説明したように、追加の転写層が加えられ得る。使用される全てのプロセスは室温プロセスである。ビア及びビア構造は、約２５０〜約７５０ナノメートルの径であり、全ての範囲はその間にある。ビア及びビア構造は、ビアごとに１つのマイクロエレクトロニクス素子という少なさを伴い、非常に高密度である。
【００５３】
実施形態の例が、可能な最も実用的及び／または好適な実施形態の例であると現在考えられることと共に説明された一方で、説明は開示した実施形態に限定されず、反対に、実施形態の例の趣旨及び範囲内に含まれる、様々な変更及び同等の装置を網羅するよう意図されることを、理解されたい。当業者は、一般的な実験以上のものを使用せずに、本明細書で詳細に説明した特定の実施形態の例における多くの同等物を理解、または確認できるであろう。このような同等物は、添付されるか、またはのちに出願される場合、特許請求の範囲に包含されるよう意図される。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
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