(57)【要約】一実施例は、第１の記憶メモリ状態に対応する第１方向に量子化電流を伝導するとともに、第２の記憶メモリ状態に対応する第２方向に量子化電流を伝導する量子化ループを含んだメモリセルシステムを含む。また、システムは、記憶メモリ状態の第１および第２状態の各々で量子化ループの実質一定の磁束バイアスを供給するように構成されたバイアス要素を含む。記憶メモリ状態は、実質一定の磁束バイアスとメモリセルシステムに供給される読み出し電流とに応答してメモリセルシステムから読み出され得る。システムはさらに、メモリセルシステムに供給される書き込み電流に応答して記憶メモリ状態を第１状態と第２状態との間で変更するためのチューナブルエネルギー要素を含む。
2021536090.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルシステムであって、
前記メモリセルシステムの記憶メモリ状態の第１状態の記憶に対応する第１方向に量子化電流を伝導するとともに、前記メモリセルシステムの記憶メモリ状態の第２状態の記憶に対応した前記第１方向とは反対の第２方向に前記量子化電流を伝導するように構成された量子化ループと、
前記記憶メモリ状態の前記第１および第２状態の各々で前記量子化ループの実質一定の磁束バイアスを供給するように構成されたバイアス要素であって、前記実質一定の磁束バイアスと前記メモリセルシステムに供給される読み出し電流とに応答して前記記憶メモリ状態が前記メモリセルシステムから読み出される、前記バイアス要素と、
前記メモリセルシステムに供給される書き込み電流に応答して前記記憶メモリ状態を前記第１状態と前記第２状態との間で変更するためのチューナブルエネルギー要素と、
を備えるメモリセルシステム。
【請求項２】
前記バイアス要素は、実質的に常にπ状態で配置されたヒステリシス磁気ジョセフソン接合（ＨＭＪＪ）として構成されている、請求項１に記載のメモリセルシステム。
【請求項３】
前記ＨＭＪＪが２層合成反強磁性体（ＳＡＦ）ＨＭＪＪとして構成されており、前記チューナブルエネルギー要素が、前記書き込み電流に応答して前記２層ＳＡＦ_ＨＭＪＪに対して直交磁場を供給することにより前記２層ＳＡＦ_ＨＭＪＪを一時的にゼロ状態に設定して前記記憶メモリ状態を前記第１状態と前記第２状態との間で変更するように構成された磁場発生器として構成されている、請求項２に記載のメモリセルシステム。
【請求項４】
前記書き込み電流が、前記磁場発生器に対するワード書き込み線に供給されるワード書き込み電流であり、前記メモリセルシステムがさらに、ビット書き込み電流を第１方向に伝導して前記記憶メモリ状態を前記第１状態に設定するとともに前記ビット書き込み電流を前記第１方向とは反対の第２方向に伝導して前記記憶メモリ状態を前記第２状態に設定するように構成されたビット書き込み線を備える、請求項３に記載のメモリセルシステム。
【請求項５】
前記バイアス要素が、前記量子化ループ内に直列に配置された変圧器の二次巻線として構成されており、バイアス電流を伝導するように構成された前記変圧器の一次巻線に誘導結合されている、請求項１に記載のメモリセルシステム。
【請求項６】
前記チューナブルエネルギー要素が、前記量子化ループ内の前記バイアス要素と直列に配置された超伝導量子干渉デバイス（ＳＱＵＩＤ）として構成されている、請求項１に記載のメモリセルシステム。
【請求項７】
前記書き込み電流が、前記ＳＱＵＩＤに誘導結合されたワード書き込み線に供給されるワード書き込み電流であり、前記メモリセルシステムがさらに、ビット書き込み電流を第１方向に伝導して前記記憶メモリ状態を前記第１状態に設定するとともに前記ビット書き込み電流を前記第１方向とは反対の第２方向に伝導して前記記憶メモリ状態を前記第２状態に設定するように構成されたビット書き込み線を備える、請求項７に記載のメモリセルシステム。
【請求項８】
前記書き込み電流が、前記チューナブルエネルギー要素に誘導結合されたワード書き込み線に供給されるワード書き込み電流であり、前記メモリセルシステムがさらに、第１インダクタと第２インダクタとを含むビット書き込み線を備えており、前記第１インダクタと前記第２インダクタは、前記バイアス要素に結合されて前記読み出し電流が供給されるノードによって相互接続されており、前記第１インダクタは、前記量子化ループに誘導結合されており、前記ビット書き込み線は、ビット書き込み電流を伝導することで前記記憶メモリ状態を前記第１状態に設定するとともに前記ビット書き込み電流を伝導しないことで前記記憶メモリ状態を前記第２状態に設定するように構成されている、請求項１に記載のメモリセルシステム。
【請求項９】
少なくとも１つのジョセフソン接合をさらに備えており、前記量子化ループの前記第１方向に前記量子化電流が供給されるときに前記量子化電流により前記少なくとも１つのジョセフソン接合にバイアスが印加され、前記少なくとも１つのジョセフソン接合は、前記読み出し電流および前記第１方向の前記量子化電流に応答して電圧を供給するようにトリガされることで前記記憶メモリ状態の前記第１状態を示し、前記読み出し電流および前記第２方向の前記量子化電流に応答してトリガされないことで前記記憶メモリ状態の前記第２状態を示すように構成されている、請求項１に記載のメモリセルシステム。
【請求項１０】
請求項１に記載の前記メモリセルシステムを含むメモリセルシステムのアレイを備えたメモリアレイであって、前記メモリセルシステムのアレイは行および列に配置されており、前記書き込み電流が、前記メモリセルシステムのアレイの各行に関連付けられたワード書き込み線に供給されるワード書き込み電流であり、前記メモリセルシステムのアレイの各列に関連付けられたビット書き込み線にはビット書き込み電流が供給され、前記読み出し電流が、前記各列に関連付けられたビット読み出し線に供給されるビット読み出し電流であり、ワード読み出し電流が前記各行に関連付けられている、メモリアレイ。
【請求項１１】
メモリセルシステムを制御するための方法であって、
前記メモリセルシステムのビット書き込み線にビット書き込み電流を供給することであって、量子化ループに誘導結合された前記ビット書き込み線に前記ビット書き込み電流を供給すること、
前記メモリセルシステムのワード書き込み線にワード書き込み電流を供給することであって、前記ワード書き込み線は、前記量子化ループの２つの量子状態間のエネルギー障壁を低減して量子化電流を供給するためのチューナブルエネルギー要素に誘導結合されており、前記量子化電流は、メモリ書き込み動作で前記ビット書き込み電流に基づき前記量子化ループ内に第１方向および第２方向のうちの一方に供給され、前記量子化電流の前記第１方向が前記メモリセルシステムの記憶メモリ状態の第１状態に対応し、前記量子化電流の第２方向が前記メモリセルシステムの記憶メモリ状態の第２状態の記憶に対応する、前記ワード書き込み線に前記ワード書き込み電流を供給すること、
前記メモリセルシステムのワード読み出し線にワード読み出し電流を供給することであって、少なくとも１つのジョセフソン接合に誘導結合された前記ワード読み出し線に前記ワード読み出し電流を供給すること、
前記メモリセルシステムのビット読み出し線にビット読み出し電流を供給することであって、前記量子化電流の前記第１方向に応答して前記少なくとも１つのジョセフソン接合をトリガすることによりメモリ読み出し動作において前記第１状態を示し、前記量子化電流の前記第２方向に応答して前記少なくとも１つのジョセフソン接合をトリガしないことにより前記メモリ読み出し動作において前記第２状態を示すように前記ビット読み出し線に前記ビット読み出し電流を供給すること、
を備える方法。
【請求項１２】
前記ビット読み出し電流を供給することは、前記記憶メモリ状態の前記第１および第２状態の各々で前記量子化ループの前記第１方向にバイアス要素から供給される実質一定のバイアスと組み合わせられた前記ビット読み出し電流を前記メモリセルシステムの前記ビット読み出し線に供給することを含む、請求項１１に記載の方法。
【請求項１３】
前記バイアス要素が、実質的に常にπ状態で配置されたヒステリシス磁気ジョセフソン接合（ＨＭＪＪ）として構成されている、請求項１２に記載の方法。
【請求項１４】
前記バイアス要素が、前記量子化ループ内に直列に配置されたインダクタの二次巻線として構成されており、バイアスを伝導するように構成された一次巻線に誘導結合されている、請求項１２に記載の方法。
【請求項１５】
前記バイアス要素が前記ビット書き込み線に結合されており、前記ビット書き込み電流を供給することが、
前記書き込み動作中に前記第１方向に前記量子化電流を供給するために前記ビット書き込み線に前記ビット書き込み電流を供給すること、
前記書き込み動作中に前記第２方向に前記量子化電流を供給するために前記ビット書き込み電流の振幅を略ゼロに設定すること、
を含む、請求項１２に記載の方法。
【請求項１６】
前記ビット書き込み線は、前記量子化ループ内に配置された超伝導量子干渉デバイス（ＳＱＵＩＤ）として構成された前記チューナブルエネルギー要素に誘導結合されている、請求項１１に記載の方法。
【請求項１７】
前記ビット書き込み電流を供給することが、
前記書き込み動作中に前記第１方向に前記量子化電流を供給するために前記メモリセルシステムの前記ビット書き込み線に第１方向に前記ビット書き込み電流を供給すること、
前記書き込み動作中に前記第２方向に前記量子化電流を供給するために前記メモリセルシステムの前記ビット書き込み線に第２方向に前記ビット書き込み電流を供給すること、
を含む、請求項１１に記載の方法。
【請求項１８】
行および列に配置されたメモリセルシステムのアレイを備えるメモリアレイであって、各メモリセルシステムが、
前記メモリセルシステムの記憶メモリ状態の第１状態の記憶に対応する第１方向に量子化電流を伝導するとともに、前記メモリセルシステムの記憶メモリ状態の第２状態の記憶に対応した前記第１方向とは反対の第２方向に前記量子化電流を伝導するように構成された量子化ループと、
対応する行の前記各メモリセルシステムに関連付けられたワード書き込み線に供給されるワード書き込み電流と、対応する列の前記各メモリシステムに関連付けられたビット書き込み線に供給されるビット書き込み電流とに応答して、前記記憶メモリ状態を前記第１状態と前記第２状態との間で変更するための前記量子化ループ内のチューナブルエネルギー要素と、
前記記憶メモリ状態の前記第１および第２状態の各々で前記量子化ループの前記第１方向に前記量子化ループの実質一定の磁束バイアスを供給するように構成されたバイアス要素であって、前記実質一定の磁束バイアスと、前記対応する行の前記各メモリセルシステムに関連付けられたワード読み出し線に供給されるワード読み出し電流と、前記対応する列の前記各メモリセルシステムに関連付けられたビット読み出し線に供給されるビット読み出し電流とに応答して前記記憶メモリ状態が前記メモリセルシステムから読み出される前記バイアス要素と、
を備えるメモリアレイ。
【請求項１９】
前記バイアス要素が、実質的に常にπ状態で配置されたヒステリシス磁気ジョセフソン接合（ＨＭＪＪ）として構成されている、請求項１８に記載のシステム。
【請求項２０】
前記チューナブルエネルギー要素が、前記量子化ループ内の前記バイアス要素と直列に配置された超伝導量子干渉デバイス（ＳＱＵＩＤ）として構成されている、請求項１８に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
この開示は、概して古典的および量子コンピューティングシステムに関し、具体的には量子化ループメモリセルシステムに関する。この出願は、２０１８年９月１７日に出願された米国特許出願番号第１６／１３３３０５の優先権を主張するものであり、その全体が本明細書に組み込まれる。
【背景技術】
【０００２】
超伝導デジタル技術は、これまでにない高速、低消費電力、および低動作温度の恩恵を受けるコンピューティングおよび／または通信リソースを供給するものとなっている。何十年もの間、超伝導デジタル技術は、論理回路に比べて十分な容量および速度を備えたランダムアクセスメモリ（ＲＡＭ）を欠くものであった。これは、電気通信および信号インテリジェンスにおける超伝導技術の現在のアプリケーションの産業化に対する主な障害となっており、特にハイエンドの量子コンピューティングを妨げ得るものであった。超伝導メモリについて現在検討されているすべての概念は、超伝導誘導ループにおける磁束量子の量子化に基づくものとなっている。このようなメモリは、適切な歩留まりを有するファウンドリプロセス下で高速レジスタファイルに容易に適合可能となるが、基本的に誘導ループのサイズによって制限されるため相補型金属酸化膜半導体（ＣＭＯＳ）の集積密度を達成することはできない。１つのハイブリッドメモリソリューションとして、メモリコアがＣＭＯＳ技術を実装してビット線検出がジョセフソンデバイスで行われるものが提案されている。しかしながら、このような構成では、標準のＣＭＯＳよりも名目上高い性能しか得られず、極低温環境では比較的高い電力損失が発生する。
【発明の概要】
【０００３】
一実施例は、第１の記憶メモリ状態に対応する第１方向に量子化電流を伝導するとともに、第２の記憶メモリ状態に対応する第２方向に量子化電流を伝導する量子化ループを含んだメモリセルシステムを含む。また、システムは、記憶メモリ状態の第１および第２状態の各々で量子化ループの実質一定の磁束バイアスを供給するように構成されたバイアス要素を含む。記憶メモリ状態は、実質一定の磁束バイアスと、メモリセルシステムに供給される読み出し電流と、循環する量子化電流とに応答して、メモリセルシステムから読み出すことができる。システムはさらに、メモリセルシステムに供給される書き込み電流に応答して記憶メモリ状態を第１状態と第２状態との間で変更するためのチューナブルエネルギー要素を含む。
【０００４】
別の実施例は、メモリセルシステムを制御するための方法を含む。方法は、メモリセルシステムのビット書き込み線にビット書き込み電流を供給することであって、量子化ループに誘導結合されたビット書き込み線にビット書き込み電流を供給することを含む。方法は、メモリセルシステムのワード書き込み線にワード書き込み電流を供給することを含む。ワード書き込み線は、量子化ループの２つの量子状態間のエネルギー障壁を低減して量子化電流を供給するためのチューナブルエネルギー要素に誘導結合され得る。量子化電流は、メモリ書き込み動作でビット書き込み電流に基づき量子化ループの第１方向および第２方向のうちの一方に供給される。量子化電流の第１方向は、メモリセルシステムの記憶メモリ状態の第１状態に対応し、量子化電流の第２方向は、メモリセルシステムの記憶メモリ状態の第２状態の記憶に対応し得る。また、方法は、メモリセルシステムのワード読み出し線にワード読み出し電流を供給することを含む。ワード読み出し線は、少なくとも１つのジョセフソン接合に誘導結合され得る。方法はさらに、メモリセルシステムのビット読み出し線にビット読み出し電流を供給して、量子化電流の第１方向に応答して少なくとも１つのジョセフソン接合をトリガすることによりメモリ読み出し動作において第１状態を示し、量子化電流の第２方向に応答して少なくとも１つのジョセフソン接合をトリガしないことによりメモリ読み出し動作において第２状態を示すことを含む。
【０００５】
別の実施例は、行および列に配置されたメモリセルシステムのアレイを備えたメモリアレイを含む。各メモリセルシステムは、メモリセルシステムの記憶メモリ状態の第１状態の記憶に対応する第１方向に量子化電流を伝導するとともに、メモリセルシステムの記憶メモリ状態の第２状態の記憶に対応した第１方向とは反対の第２方向に量子化電流を伝導するように構成された量子化ループを含む。また、各メモリセルシステムは、対応する行の各メモリセルシステムに関連付けられたワード書き込み線に供給されるワード書き込み電流と、対応する列の各メモリセルシステムに関連付けられたビット書き込み線に供給されるビット書き込み電流とに応答して、記憶メモリ状態を第１状態と第２状態との間で変更するための量子化ループ内のチューナブルエネルギー要素を含む。各メモリセルシステムはさらに、記憶メモリ状態の第１および第２状態の各々において量子化ループの第１方向に量子化ループの実質一定の磁束バイアスを供給するように構成されたバイアス要素を含む。記憶メモリ状態は、実質一定の磁束バイアスと、対応する行の各メモリセルシステムに関連付けられたワード読み出し線に供給されるワード読み出し電流と、対応する列の各メモリセルシステムに関連付けられたビット読み出し線に供給されるビット読み出し電流とに応答して、メモリセルシステムから読み出され得る。
【図面の簡単な説明】
【０００６】
【図１】メモリセルシステムの一例を示す図。
【図２】メモリセルシステムの一例を示す図。
【図３】メモリセルシステムの別の例を示す図。
【図４】メモリセルシステムの別の例を示す図。
【図５】メモリ書き込み動作の一例を示す図。
【図６】メモリ書き込み動作の別の例を示す図。
【図７】メモリセルの別の例を示す図。
【図８】メモリセルの別の例を示す図。
【図９】メモリセルの別の例を示す図。
【図１０】メモリセルの別の例を示す図。
【図１１】メモリセルの別の例を示す図。
【図１２】メモリアレイの一例を示す図。
【図１３】メモリセルシステムを制御する方法の一例を示す図。
【発明を実施するための形態】
【０００７】
この開示は、概して古典的および量子コンピューティングシステムに関し、具体的には量子化ループメモリセルシステムに関する。メモリセルシステムは、記憶メモリ状態に対応する電流方向を有する量子化電流を伝導するように構成された量子化ループを含む。記憶メモリ状態は、第１状態（例えば、論理１状態）に対応する第１方向を有する量子化電流に対応し得るか、または第２状態（例えば、論理０状態）に対応した第１方向とは反対の第２方向を有する量子化電流に対応し得る。また、メモリセルシステムは、量子化ループの各部分であるバイアス要素とチューナブルエネルギー要素とを含み得る。バイアス要素は、量子化ループの第１方向に実質一定の磁束バイアスを供給するように構成されている。一例として、バイアス要素は、実質的に常にπ状態に配置されたヒステリシス磁気ジョセフソン接合（ＨＭＪＪ）として構成されることにより、量子化ループの第１方向に超伝導相を提供し得る。別の例として、バイアス要素は、実質一定の磁束バイアスとして電流を誘導的に供給するように構成された変圧器の二次巻線として構成され得る。メモリセルシステムの記憶メモリ状態は、読み出し電流と実質一定の磁束バイアスとに応答してメモリセルシステムから読み出され得る。例えば、読み出し電流は、メモリアレイのメモリセルシステムの行に関連付けられたワード読み出し線に供給されるワード読み出し電流と、メモリアレイのメモリセルシステムの列に関連付けられたビット読み出し線に供給されるビット読み出し電流とを含み得る。
【０００８】
チューナブルエネルギー要素は、書き込み電流に応答して量子化ループのエネルギーレベルに影響を及ぼすことにより記憶メモリ状態を第１状態と第２状態との間で設定し、これにより電流方向を第１方向と第２方向との間で設定するように構成されている。例えば、チューナブルエネルギー要素は、書き込み電流に応答して量子化ループの２つの量子状態間のエネルギー障壁を低減することで第１方向および第２方向のうちの一方に量子化電流を供給するチューナブル超伝導量子干渉デバイス（ＳＱＵＩＤ）として構成され得る。別の例として、チューナブルエネルギー要素は、２層合成反強磁性体（ＳＡＦ）ＨＭＪＪとして構成されたバイアス要素の磁気状態を設定可能な磁場発生器に対応し得る。これにより、バイアス要素の磁気状態を書き込み動作中に一時的に変更して量子化ループの状態を変更することができる。
【０００９】
図１は、メモリセルシステム１０の一例を示している。メモリセルシステム１０は、データを記憶する古典的および／または量子コンピュータシステムなどの、種々の異なるアプリケーションのいずれかに実装され得る。例えば、メモリセルシステム１０は、行および列に配置されたメモリセルのアレイのうちの１つのメモリセルとすることができ、アレイは、データの複数ワードを記憶するように構成することができる。
【００１０】
メモリセルシステム１０は、記憶メモリ状態に対応する電流方向を有する量子化電流を伝導するように構成された量子化ループ１２を含む。記憶メモリ状態は、第１状態（例えば、論理１状態）に対応する第１方向を有する量子化電流に対応し得るか、または第２状態（例えば、論理０状態）に対応した第１方向とは反対の第２方向を有する量子化電流に対応し得る。また、メモリセルシステム１０はバイアス要素１４を含む。一例として、バイアス要素１４は、量子化電流がバイアス要素１４を流れるように量子化ループの一部を形成し得る。バイアス要素１４は、量子化ループの第１方向に実質一定の磁束バイアスを供給するように構成されている。一例として、バイアス要素１４は、実質的に常にπ状態に配置されたヒステリシス磁気ジョセフソン接合（ＨＭＪＪ）として構成されることにより、量子化ループの第１方向に超伝導相を提供し得る。別の例として、バイアス要素１４は、実質一定の磁束バイアスとして電流を誘導的に供給するように構成された変圧器の二次巻線として構成され得る。
【００１１】
メモリセルシステム１０はさらに、チューナブルエネルギー要素１６を含む。チューナブルエネルギー要素１６は、少なくとも１つの書き込み電流に応答して量子化ループ１２のエネルギーレベルに影響を及ぼすことにより第１方向と第２方向との間で電流方向を設定して、記憶メモリ状態を第１状態と第２状態との間で設定する。図１の例では、書き込み電流はワード書き込み電流ＷＬＷおよびビット書き込み電流ＢＬＷとして示されている。一例として、ワード書き込み電流ＷＬＷは、関連するメモリアレイの行におけるすべてのメモリセルシステム１０に関連付けられたワード書き込み線に供給され、ビット書き込み電流ＢＬＷは、関連するメモリアレイの列におけるすべてのメモリセルシステム１０に関連付けられたビット書き込み線に供給され得る。
【００１２】
一例として、チューナブルエネルギー要素１６は、書き込み電流ＷＬＷ，ＢＬＷに応答して量子化ループの２つの量子状態間のエネルギー障壁を低減することにより第１方向および第２方向のうちの一方に量子化電流を供給するチューナブル超伝導量子干渉デバイス（ＳＱＵＩＤ）として構成され得る。別の例として、チューナブルエネルギー要素１６は、２層合成反強磁性体（ＳＡＦ）ＨＭＪＪとして構成されたバイアス要素１４の磁気状態を設定可能な磁場発生器に対応し得る。したがって、２層ＳＡＦ_ＨＭＪＪとして配置されたバイアス要素１４の磁気状態を変更する磁場発生器としてチューナブルエネルギー素子１６が構成されている例では、書き込み動作中にバイアス要素１４の磁気状態を一時的に変更して量子化ループ１２の状態を変更することができる。
【００１３】
メモリセルシステム１０の記憶メモリ状態は、少なくとも１つの読み出し電流と、バイアス要素１４によって供給される実質一定の磁束バイアスとに応答して、メモリセルシステム１０から読み出され得る。図１の例では、読み出し電流は、メモリアレイのメモリセルシステム１０の行に関連付けられたワード読み出し線に供給されるワード読み出し電流ＷＬＲ、およびメモリアレイのメモリセルシステム１０の列に関連付けられたビット読み出し線に供給されるビット読み出し電流ＢＬＲとして示されている。一例として、実質一定の磁束バイアスは、量子化電流の電流方向と組み合わせられることで、ワード読み出し電流ＷＬＲとビット読み出し電流ＢＬＲとに基づいてメモリセルシステム１０の記憶メモリ状態を示すことができる。
【００１４】
例えば、実質一定の磁束バイアスと同じ電流方向にある量子化電流の第１電流方向において、量子化電流と実質一定の磁束バイアスとを加算的に組み合わせることで、メモリセルシステム１０に関連付けられた少なくとも１つのジョセフソン接合にバイアスを印加することができる。これにより、少なくとも１つのジョセフソン接合がワード読み出し電流ＷＬＲとビット読み出し電流ＢＬＲに応答してトリガされて、その少なくとも１つのジョセフソン接合が電圧状態に入ることが、関連するメモリアレイに関連付けられたセンスレジスタによって検出されることなどに基づいて、メモリセルシステム１０の記憶磁気状態の第１状態（例えば、論理１）を示すことができる。別の例として、実質一定の磁束バイアスと反対の電流方向にある量子化電流の第２電流方向において、量子化電流と実質一定の磁束バイアスとを減算的に組み合わせることで、メモリセルシステム１０に関連付けられた少なくとも１つのジョセフソン接合のバイアスを減少させることができる。これにより、少なくとも１つのジョセフソン接合がワード読み出し電流ＷＬＲとビット読み出し電流ＢＬＲに応答してトリガされずに、その少なくとも１つのジョセフソン接合が電圧状態に入っていないことが、関連するメモリアレイに関連付けられたセンスレジスタによって検出されることなどに基づいて、メモリセルシステム１０の記憶磁気状態の第２状態（例えば、論理０）を示すことができる。
【００１５】
したがって、本明細書で説明されるように、メモリセルシステム１０は、バイアス要素１４を受動回路要素として、または、メモリ状態を記憶するためにラッチまたはラッチ解除されるヒステリシス磁気ジョセフソン接合デバイスなど（一般的なジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）など）の他のメモリセルと比べて単純な方法でメモリ状態の記憶を容易にするフィールドチューナブル要素としてバイアス要素１４を実装する。例えば、ＪＭＲＡＭなどの一般的なＨＭＪＪベースのメモリセルシステムでは、磁気スピンバルブはＨＭＪＪの障壁として実装され、メモリ状態はスピンバルブ層モーメントのラッチされた並列または逆並列配置で記憶される。このようなラッチは、ＨＭＪＪにゼロまたはπ相シフトを供給するために磁性層厚さの慎重なかつ特定の調整を必要とし、ＨＭＪＪの一方の層を低印加磁場で切り替え可能としつつ、ＨＭＪＪの他方の相が固定されて磁場の影響を受けないことが必要とされる。このような要件は、ＪＭＲＡＭシステムのＨＭＪＪの最適化を複雑にし得る。しかしながら、バイアス要素１４を受動回路要素またはフィールドチューナブル要素として実装することにより、磁気メモリセルシステム１０は、メモリセルシステム１０へのデータの書き込みおよびメモリセルシステム１０からのデータの読み出しの望ましい動作マージンを維持しながら、はるかに単純な最適化基準で動作することができる。
【００１６】
図２は、メモリセルシステム５０の別の例を示している。メモリセルシステム５０は、図１の例のメモリセルシステム１０に対応し得るものであり、行および列に配置されたメモリセルのアレイの１つのメモリセルであり得る。
【００１７】
メモリセルシステム５０は、第１変圧器Ｔ１および第２変圧器Ｔ２を含み、第１変圧器Ｔ１は一次巻線Ｌ１および二次巻線Ｌ２を含み、第２変圧器Ｔ２は一次巻線Ｌ３および二次巻線Ｌ４を含む。一次巻線Ｌ１，Ｌ３は、メモリセルシステム５０にメモリ状態を記憶するための書き込み動作中に供給されるビット書き込み電流ＢＬＷを伝搬するように構成されている。ビット書き込み線がメモリアレイにおけるメモリセルシステム５０の列内の各メモリセルシステム５０に関連付けられることにより、ビット書き込み電流ＢＬＷが書き込み動作中にその列内の各メモリセルシステム５０の一次インダクタＬ１，Ｌ３に同時に供給され得る。二次巻線Ｌ２，Ｌ４は、書き込み動作中にビット書き込み電流ＢＬＷに応答して電流を誘導的に伝導するように構成されている。
【００１８】
また、メモリセルシステム５０は、ＨＭＪＪ_ＪＪＢ１を含む。ＨＭＪＪ_ＪＪＢ１は、図１の例のバイアス要素１４に対応し得るものであり、図２の例では、実質一定の磁束バイアスに相当し得る電流Ｉπを供給するものとして示されている。例えば、ＨＭＪＪ_ＪＪＢ１が一定のπ状態に設定されることにより、電流Ｉπに関連する実質一定の磁束バイアスが超伝導相に対応し得るものとなり実質的に常に供給される。本明細書に記載される「超伝導相」という用語は、ＨＭＪＪ_ＪＪＢ１が一定のπ状態に設定されることによりＨＭＪＪ_ＪＪＢ１によって供給される自発的超電流に対応し、この超電流は、インダクタンス項で割った内部超伝導体磁束量子に基づく振幅を有する（例えば、振幅は、インダクタンス項で割った磁束量子の１／２とすることができる）。
【００１９】
図２の例では、メモリセルシステム５０はさらに、一対の並列なジョセフソン接合ＪＪＴ１，ＪＪＴ２によって形成されるとともにＨＭＪＪ_ＪＪＢ１と直列に配置されたＳＱＵＩＤ５２を含む。ＳＱＵＩＤ５２は、本明細書で詳細に説明されるように、図１の例のチューナブルエネルギー要素１６に対応し得る。図２の例では、ＳＱＵＩＤ５２およびＨＭＪＪ_ＪＪＢ１の直列配置は変圧器Ｔ１，Ｔ２のそれぞれ二次巻線Ｌ２，Ｌ４と並列であり、記憶メモリ状態に対応した電流方向を有する量子化電流を伝導するように構成された量子化ループ５４を形成する。量子化ループ５４は、図１の例の量子化ループ１２に対応し得るものであり、第１状態（例えば、論理１状態）に対応する第１方向、または第２状態（例えば、論理０状態）に対応した第１方向とは反対の第２方向のいずれかを有し得る。
【００２０】
ＳＱＵＩＤ５２は、ワード書き込み電流ＷＬＷを伝搬するように構成されたワード書き込み線に誘導結合されるものとして示されている。図２の例では、誘導結合は５６で示されている。一例として、ワード書き込み線がメモリアレイにおけるメモリセルシステム５０の行内の各メモリセルシステム５０に関連付けられることにより、ワード書き込み電流ＷＬＷが書き込み動作中にその行内の各メモリセルシステム５０のＳＱＵＩＤ５２に同時に誘導結合され得る。本明細書で詳細に説明されるように、ワード書き込み電流ＷＬＷは、ＳＱＵＩＤ５２に電流を誘導して書き込み動作中に量子化ループ５４のエネルギー障壁を低減するように構成され得る。ワード書き込み電流ＷＬＷに基づくエネルギー障壁の低減の結果として、ビット書き込み電流ＢＬＷの状態に応答して、量子化ループ５４は、記憶メモリ状態の第１状態（例えば、論理１）に対応した第１方向、または記憶メモリ状態の第２状態（例えば、論理０）に対応した第２方向のいずれかに量子化電流ＩＱを伝導するように構成され得る。
【００２１】
メモリセルシステム５０はさらに、バイアス要素１４とＨＭＪＪ_ＪＪＢ１との直列組み合わせとインダクタＬ２，Ｌ４の直列組み合わせとの並列組み合わせと直列に配置された一対のジョセフソン接合ＪＪ１，ＪＪ２を含む。ジョセフソン接合ＪＪ１，ＪＪ２は、メモリセルシステム５０の記憶メモリ状態を示すために読み出し動作中にトリガされるまたはトリガされないように構成され得る。図２の例では、ビット読み出し線は、変圧器Ｔ１，Ｔ２の二次巻線Ｌ２，Ｌ４間のノード５８に設けられるとともに、ジョセフソン接合ＪＪ１，ＪＪ２間のノード６０から延在している。ビット読み出し線は、例えば、実質的に常に供給され得るビット読み出し電流ＢＬＲを伝搬するように構成され得る。一例として、ビット読み出し線がメモリアレイにおけるメモリセルシステム５０の列内の各メモリセルシステム５０に関連付けられることにより、ビット読み出し電流ＢＬＲが読み出し動作中に各メモリセルシステム５０に同時に供給され得る。
【００２２】
また、ワード読み出し電流ＷＬＲを伝搬するワード読み出し線は、６２で示されるようにノード６０に誘導結合されている。したがって、ワード読み出し電流ＷＬＲは、読み出し動作中にジョセフソン接合ＪＪ１，ＪＪ２にバイアス電流を誘導的に供給し得る。一例として、ワード読み出し線がメモリアレイにおけるメモリセルシステム５０の行内の各メモリセルシステム５０に関連付けられることにより、ワード読み出し電流ＷＬＲが読み出し動作中にその行内の各メモリセルシステム５０のジョセフソン接合ＪＪ１，ＪＪ２に対して同時にバイアス電流を誘導的に供給し得る。これにより、メモリセルシステム５０の記憶メモリ状態が、ワード読み出し電流ＷＬＲとビット読み出し電流ＢＬＲとに応答して、ＨＭＪＪ_ＪＪＢ１によって供給される実質一定の磁束バイアスとＳＱＵＩＤ５２の状態とに基づいて、メモリセルシステム５０から読み出され得る。
【００２３】
図３は、メモリセル５０の例示的な図１００を示している。したがって、以下の図３の例の説明では、図２の例を参照する。図３の例では、量子化電流ＩＱは、反時計回り方向で示される第１方向に量子化ループ５４内を流れるものとして示されている。メモリセルシステム５０は超伝導環境で動作することができるため、量子化電流ＩＱは、ゼロ抵抗超伝導量子化ループ５４内で絶えず流れる超伝導電流であり得る。
【００２４】
図３の例では、量子化電流ＩＱの反時計回りの電流方向は、実質一定の磁束バイアスＩπと同じ電流方向に供給される。したがって、量子化電流ＩＱと実質一定の磁束バイアスＩπとが加算的に組み合せられることで、ジョセフソン接合ＪＪ１，ＪＪ２にバイアスを印加することができる。したがって、読み出し動作中に、ワード読み出し電流ＷＬＲは、ＳＱＵＩＤ５２、ＨＭＪＪ_ＪＪＢ１、およびジョセフソン接合ＪＪ１，ＪＪ２によって形成されるループに電流を誘導することができる。例えば、ワード読み出し電流ＷＬＲによって誘導された電流は、ＳＱＵＩＤ５２、ＨＭＪＪ_ＪＪＢ１、およびジョセフソン接合ＪＪ１，ＪＪ２によって形成されるループに時計回りの電流を供給することができる。したがって、ワード読み出し電流ＷＬＲによって誘導された電流が、ビット読み出し電流ＢＬＲ、ならびに加算的に組み合わせられた量子化電流ＩＱおよび実質一定の磁束バイアスＩπと組み合わせられたとき、ジョセフソン接合ＪＪ１，ＪＪ２がトリガされてそれらが電圧状態になる。この電圧状態がセンスレジスタなどによってビット読み出し線上で検出されることで、メモリセルシステム５０の第１の記憶メモリ状態（例えば、論理１）を検出することができる。
【００２５】
図４は、メモリセル５０の例示的な図１５０を示している。したがって、以下の図４の例の説明では、図２の例を参照する。図４の例では、量子化電流ＩＱは、時計回り方向で示される第２方向に量子化ループ５４内を流れるものとして示されている。上記と同様に、量子化電流ＩＱは、ゼロ抵抗超伝導量子化ループ５４内で絶えず流れる超伝導電流であり得る。
【００２６】
図４の例では、量子化電流ＩＱの時計回りの電流方向は、実質一定の磁束バイアスＩπとは反対の電流方向に供給される。また、本明細書で詳細に説明されるように、ワード書き込み電流ＷＬＷとビット書き込み電流ＢＬＷの電流方向との適用に基づいて書き込み動作中の量子化電流ＩＱの方向を設定することにより、ＳＱＵＩＤ５２は、実質一定の磁束バイアスＩπに対して反対方向の磁束量子バイアスＩＦＱを有し得る。一例として、磁束量子バイアスＩＦＱと実質一定の磁束バイアスＩπとが互いにほぼ等しい反対の振幅を有することにより、量子化電流ＩＱは、実質一定の磁束バイアスＩπの振幅の約２倍の振幅を有することができる。したがって、量子化電流ＩＱと実質一定の磁束バイアスＩπとが減算的に組み合わせられることで、ジョセフソン接合ＪＪ１，ＪＪ２のバイアスを低減することができる。したがって、読み出し動作中に、ワード読み出し電流ＷＬＲは、ＳＱＵＩＤ５２、ＨＭＪＪ_ＪＪＢ１、およびジョセフソン接合ＪＪ１，ＪＪ２によって形成されるループに電流を誘導することができる。例えば、ワード読み出し電流ＷＬＲによって誘導された電流は、ＳＱＵＩＤ５２、ＨＭＪＪ_ＪＪＢ１、およびジョセフソン接合ＪＪ１，ＪＪ２によって形成されるループに時計回りの電流を供給することができる。したがって、ワード読み出し電流ＷＬＲによって誘導された電流が、ビット読み出し電流ＢＬＲ、ならびに量子化電流ＩＱと実質一定の磁束バイアスＩπとの組み合わせと組み合わせられたとき、ジョセフソン接合ＪＪ１，ＪＪ２はトリガされない。したがって、ジョセフソン接合ＪＪ１，ＪＪ２は電圧状態にならない。その結果、ほぼゼロの電圧がセンスレジスタなどによってビット読み出し線上で検出されることで、メモリセルシステム５０の第２の記憶メモリ状態（例えば、論理０）を検出することができる。
【００２７】
図５は、メモリ書き込み動作の例示的な図２００を示している。図２００は、Ｘ軸上の相Φの関数としてプロットされたＹ軸上のエネルギーＥの一連のグラフを示している。一例として、図２００は、メモリセルシステム５０が、記憶メモリ状態の第２状態（例えば、論理０）から記憶メモリ状態の第１状態（例えば、論理１）に変化するシーケンスを示している。図２００は、書き込み動作のシーケンスにおける第１ステップ２０２、第２ステップ２０４、第３ステップ２０６、第４ステップ２０８、および第５ステップ２０９の各々のグラフを示している。各ステップ２０２，２０４，２０６，２０８，２０９において、グラフは、相エネルギー曲線２１０を含む。
【００２８】
第１ステップ２０２において、相エネルギー曲線２１０は、障壁２１６によって分離された第１ウェル２１２および第２ウェル２１４を含む。第１および第２ウェル２１２，２１４は各々ほぼ等しいエネルギーＥ１を有しており、障壁２１６は、エネルギーＥ１よりも大きいエネルギーＥ２を有している。したがって、２１８で示される量子化ループ５４のエネルギー状態は、図４の例に示されるような量子化電流ＩＱの時計回りの電流方向を表し得る相Φ１で実質的に安定している。したがって、第１ステップ２０２は、相Φ１で実質的に安定したエネルギー状態２１８、すなわちメモリセルシステム５０の記憶メモリ状態の安定した第２状態を示している。
【００２９】
第２ステップ２０４は、第１方向にビット書き込み電流ＢＬＷを印加したことによる量子化ループ５４における誘導電流の効果を示し得る。図５の例では、第２ステップ２０４は、相エネルギー曲線２１０が第１方向に「傾く」ことにより、第１ウェル２１２のエネルギーがエネルギーＥ４に増加し、第２ウェル２１４のエネルギーがエネルギーＥ４よりも小さいエネルギーＥ５に減少することを示している。したがって、第１および第２ウェル２１２，２１４の相対エネルギーレベルは分離されている。しかしながら、第２ステップ２０４の間、量子化ループ５４のエネルギー状態２１８は、第１および第２ウェル２１２，２１４間の障壁２１６のために相Φ１のままである。相エネルギー曲線２１０の傾きは、ビット書き込み電流ＢＬＷが印加されている間維持され得る。
【００３０】
第３ステップ２０６は、ワード書き込み電流ＷＬＷを印加したことによるチューナブルエネルギー要素（例えば、ＳＱＵＩＤ５２）における誘導電流の効果を示し得る。図５の例では、第３ステップ２０６は、相エネルギー曲線２１０の障壁２１６が減少することにより、障壁２１６がエネルギーＥ６に減少することを示しており、このエネルギーＥ６は、エネルギーＥ４よりも小さくエネルギーＥ５よりも大きなものとなり得る。その結果、障壁２１６は、第１および第２ウェル２１２，２１４を分離しないものとなる。したがって、量子化ループ５４のエネルギー状態２１８は、矢印２２０によって示されるようにエネルギーＥ４からエネルギーＥ５に減少し、これにより、相が相Φ１から相Φ２に増加する。
【００３１】
第４ステップ２０８は、ワード書き込み電流ＷＬＷの印加を停止したことによるチューナブルエネルギー要素（例えば、ＳＱＵＩＤ５２）における誘導電流の停止を示し得る。図５の例では、第４ステップ２０８は、相エネルギー曲線２１０の障壁２１６がほぼエネルギーＥ３に増加して復帰する、すなわち、エネルギーレベルＥ４，Ｅ５よりも大きなエネルギーに増加することを示している。したがって、量子化ループ５４のエネルギー状態２１８は、図３の例に示されるような量子化電流ＩＱの反時計回りの電流方向を表し得る相Φ２で実質的に安定している。第５ステップ２０９は、ビット書き込み電流ＢＬＷの印加の停止を示し得る。相エネルギー曲線２１０は、第１ステップ２０２で示された公称安定状態に戻る。したがって、第５ステップ２０９は、相Φ２で実質的に安定したエネルギー状態２１８、すなわちメモリセルシステム５０の記憶メモリ状態の安定した第１状態を示している。
【００３２】
図６は、メモリ書き込み動作の例示的な図２５０を示している。図５の例と同様に、図２５０は、Ｘ軸上の相Φの関数としてプロットされたＹ軸上のエネルギーＥの一連のグラフを示している。一例として、図２５０は、メモリセルシステム５０が、記憶メモリ状態の第１状態（例えば、論理１）から記憶メモリ状態の第２状態（例えば、論理０）に変化するシーケンスを示している。図２５０は、書き込み動作のシーケンスにおける第１ステップ２５２、第２ステップ２５４、第３ステップ２５６、第４ステップ２５８、および第５ステップ２５９の各々のグラフを示している。各ステップ２５２，２５４，２５６，２５８，２５９において、グラフは相エネルギー曲線２６０を含む。
【００３３】
第１ステップ２５２において、相エネルギー曲線２６０は、障壁２６６によって分離された第１ウェル２６２および第２ウェル２６４を含む。第１および第２ウェル２６２，２６４は各々ほぼ等しいエネルギーＥ４を有しており、障壁２６６はエネルギーＥ４よりも大きなエネルギーＥ３を有している。したがって、２６８で示された量子化ループ５４のエネルギー状態は、図３の例に示されるような量子化電流ＩＱの反時計回りの電流方向を表し得る相Φ２で実質的に安定している。したがって、第１ステップ２５２は、相Φ２で実質的に安定したエネルギー状態２６８、すなわちメモリセルシステム５０の記憶メモリ状態の安定した第１状態を示している。
【００３４】
第２ステップ２５４は、第１方向とは反対の第２方向へビット書き込み電流ＢＬＷを印加したことによる（図５の例の第２ステップ２０４で提示されるように）量子化ループ５４における誘導電流の効果を示し得る。図６の例では、第２ステップ２５４は、相エネルギー曲線２６０が第１方向とは反対の第２方向に「傾く」ことにより（図５の例における第２ステップ２０４で提示されるように）、第１ウェル２６２のエネルギーがエネルギーＥ１に減少し、第２ウェル２６４のエネルギーがエネルギーＥ１よりも大きなエネルギーＥ２に増加する。したがって、第１および第２ウェル２６２，２６４の相対エネルギーレベルは分離されている。しかしながら、第２ステップ２５４の間、量子化ループ５４のエネルギー状態２６８は、第１および第２ウェル２６２，２６４間の障壁２６６のために相Φ２のままである。
【００３５】
第３ステップ２５６は、ワード書き込み電流ＷＬＷを印加したことによるチューナブルエネルギー要素（例えば、ＳＱＵＩＤ５２）における誘導電流の効果を示し得る。図６の例では、第３ステップ２５６は、相エネルギー曲線２６０の障壁２６６が減少することにより、障壁２６６がエネルギーＥ６に減少することを示しており、このエネルギーＥ６は、エネルギーＥ２よりも小さくエネルギーＥ１よりも大きなものとなり得る。その結果、障壁２６６は、第１および第２ウェル２６２，２６４を分離しないものとなる。したがって、量子化ループ５４のエネルギー状態２６８は、矢印２７０によって示されるようにエネルギーＥ２からエネルギーＥ１に減少し、これにより、相が相Φ２から相Φ１に減少する。
【００３６】
第４ステップ２５８は、ワード書き込み電流ＷＬＷの印加を停止したことによるチューナブルエネルギー要素（例えば、ＳＱＵＩＤ５２）における誘導電流の停止を示し得る。図６の例では、第４ステップ２５８は、相エネルギー曲線２６０の障壁２６６がほぼエネルギーＥ３に増加して復帰する、すなわち、エネルギーレベルＥ１，Ｅ２よりも大きなエネルギーに増加することを示している。したがって、量子化ループ５４のエネルギー状態２６８は、図４の例に示されるような量子化電流ＩＱの時計回りの電流方向を表し得る相Φ１で実質的に安定している。第５ステップ２５９は、ビット書き込み電流ＢＬＷの印加の停止を示し得る。相エネルギー曲線２６０は、第１ステップ２５２で示された公称安定状態に戻る。したがって、第５ステップ２５９は、相Φ１で実質的に安定したエネルギー状態２６８、すなわちメモリセルシステム５０の記憶メモリ状態の安定した第１状態を示している。
【００３７】
図７は、メモリセルシステム３００の別の例を示している。メモリセルシステム３００は、図１の例のメモリセルシステム１０に対応し得るものであり、行および列に配置されたメモリセルのアレイの１つのメモリセルであり得る。
【００３８】
メモリセルシステム３００は、第１変圧器Ｔ１および第２変圧器Ｔ２を含み、第１変圧器Ｔ１は一次巻線Ｌ１および二次巻線Ｌ２を含み、第２変圧器Ｔ２は一次巻線Ｌ３および二次巻線Ｌ４を含む。一次巻線Ｌ１，Ｌ３は、メモリセルシステム３００にメモリ状態を記憶するための書き込み動作中に供給されるビット書き込み電流ＢＬＷを伝搬するように構成されている。ビット書き込み線がメモリアレイにおけるメモリセルシステム３００の列内の各メモリセルシステム３００に関連付けられることにより、ビット書き込み電流ＢＬＷが書き込み動作中にその列内の各メモリセルシステム３００の一次インダクタＬ１，Ｌ３に同時に供給され得る。二次巻線Ｌ２，Ｌ４は、書き込み動作中にビット書き込み電流ＢＬＷに応答して電流を誘導的に伝導するように構成されている。
【００３９】
また、メモリセルシステム３００は第３変圧器Ｔ３を含み、この第３変圧器Ｔ３は一次巻線Ｌ５および二次巻線Ｌ６を含む。一次巻線Ｌ５は、実質的に常に供給されるバイアス電流ＩＢＩＡＳを伝搬するように構成されている。したがって、二次巻線Ｌ６は実質的に常に誘導電流を供給する。二次巻線Ｌ６は、図１の例のバイアス要素１４に対応し得るものであり、図７の例では、実質一定の誘導電流が実質一定の磁束バイアスに対応し得る電流Ｉπとして示されている。したがって、メモリセルシステム３００は、二次巻線Ｌ６を介して実質一定の磁束バイアスを供給するためにＨＭＪＪ_ＪＪＢ１が変圧器Ｔ３に置き換えられていることを除いて、図２〜図４の例のメモリセルシステム５０と実質的に同じに構成され得る。メモリセルシステム３００は、一対の並列なジョセフソン接合ＪＪＴ１，ＪＪＴ２によって形成されるとともに二次巻線Ｌ６と直列に配置されたＳＱＵＩＤ３０２を含む。したがって、変圧器Ｔ１，Ｔ２のそれぞれ二次巻線Ｌ２，Ｌ４と並列にあるＳＱＵＩＤ３０２および二次巻線Ｌ６の直列配置は、上記と同様に、量子化電流ＩＱを伝導するように構成された量子化ループ３０４を形成する。
【００４０】
ＳＱＵＩＤ３０２は、ワード書き込み電流ＷＬＷを伝搬するように構成されたワード書き込み線に誘導結合されるものとして示されている。図７の例では、誘導結合が３０６で示されている。一例として、ワード書き込み線がメモリアレイにおけるメモリセルシステム３００の行内の各メモリセルシステム３００に関連付けられることにより、ワード書き込み電流ＷＬＷが書き込み動作中にその行内の各メモリセルシステム３００のＳＱＵＩＤ３０２に同時に誘導結合され得る。本明細書で詳細に説明されるように、ワード書き込み電流ＷＬＷは、ＳＱＵＩＤ３０２に電流を誘導して書き込み動作中に量子化ループ３０４のエネルギー障壁を低減するように構成され得る。ワード書き込み電流ＷＬＷに基づくエネルギー障壁の低減の結果として、ビット書き込み電流ＢＬＷの状態に応答して、量子化ループ３０４は、記憶メモリ状態の第１状態（例えば、論理１）に対応した第１方向、または記憶メモリ状態の第２状態（例えば、論理０）に対応した第２方向のいずれかに量子化電流ＩＱを伝導するように構成され得る。
【００４１】
メモリセルシステム３００はさらに、バイアス要素１４とＨＭＪＪ_ＪＪＢ１との直列組み合わせとインダクタＬ２，Ｌ４の直列組み合わせとの並列組み合わせと直列に配置された一対のジョセフソン接合ＪＪ１，ＪＪ２を含む。ジョセフソン接合ＪＪ１，ＪＪ２は、メモリセルシステム３００の記憶メモリ状態を示すために読み出し動作中にトリガされるまたはトリガされないように構成され得る。図７の例では、ビット読み出し線は、変圧器Ｔ１，Ｔ２の二次巻線Ｌ２，Ｌ４間のノード３０８に設けられるとともに、ジョセフソン接合ＪＪ１，ＪＪ２間のノード３１０から延在している。ビット読み出し線は、例えば、実質的に常に供給され得るビット読み出し電流ＢＬＲを伝搬するように構成され得る。一例として、ビット読み出し線がメモリアレイにおけるメモリセルシステム３００の列内の各メモリセルシステム３００に関連付けられることにより、ビット読み出し電流ＢＬＲが読み出し動作中にその列内の各メモリセルシステム３００に同時に供給され得る。
【００４２】
また、ワード読み出し電流ＷＬＲを伝搬するワード読み出し線が３１２で示されるようにノード３１０に誘導結合されている。したがって、ワード読み出し電流ＷＬＲは、読み出し動作中にジョセフソン接合ＪＪ１，ＪＪ２にバイアス電流を誘導的に供給し得る。一例として、ワード読み出し線がメモリアレイにおけるメモリセルシステム３００の行内の各メモリセルシステム３００に関連付けられることにより、ワード読み出し電流ＷＬＲが読み出し動作中にその行内の各メモリセルシステム３００のジョセフソン接合ＪＪ１，ＪＪ２に同時にバイアス電流を誘導的に供給し得る。したがって、メモリセルシステム３００の記憶メモリ状態は、ワード読み出し電流ＷＬＲおよびビット読み出し電流ＢＬＲに応答して、二次巻線Ｌ６によって供給される実質一定の磁束バイアスに基づいてメモリセルシステム３００から読み出すことができる。
【００４３】
例えば、メモリセルシステム３００の記憶メモリ状態は、図３および図４の例で上記したものと実質的に同様な方法で読み出し動作中に読み出すことができる。同様に、メモリセルシステム３００の記憶メモリ状態は、図５および図６の例で上記したものと実質的に同様な方法で書き込み動作中に書き込むことができる。
【００４４】
図８は、メモリセルシステム３５０の別の例を示している。メモリセルシステム３５０は、図１の例のメモリセルシステム１０に対応し得るものであり、行および列に配置されたメモリセルのアレイの１つのメモリセルであり得る。
【００４５】
メモリセルシステム３５０は、第１変圧器Ｔ１および第２変圧器Ｔ２を含み、第１変圧器Ｔ１は一次巻線Ｌ１および二次巻線Ｌ２を含み、第２変圧器Ｔ２は一次巻線Ｌ３および二次巻線Ｌ４を含む。一次巻線Ｌ１，Ｌ３は、メモリセルシステム３５０にメモリ状態を記憶するための書き込み動作中に供給されるビット書き込み電流ＢＬＷを伝搬するように構成されている。ビット書き込み線がメモリアレイにおけるメモリセルシステム３５０の列内の各メモリセルシステム３５０に関連付けられることにより、ビット書き込み電流ＢＬＷが書き込み動作中にその列内の各メモリセルシステム３５０の一次インダクタＬ１，Ｌ３に同時に供給され得る。二次巻線Ｌ２，Ｌ４は、書き込み動作中にビット書き込み電流ＢＬＷに応答して電流を誘導的に伝導するように構成されている。
【００４６】
また、メモリセルシステム３５０は、二次巻線Ｌ２，Ｌ４と並列に配置されたＨＭＪＪ_ＪＪＢ２を含む。ＨＭＪＪ_ＪＪＢ２は、図１の例のバイアス要素１４に対応し得るものであり、図８の例では、実質一定の磁束バイアスに対応し得る電流Ｉπを供給するものとして示されている。例えば、ＨＭＪＪ_ＪＪＢ２が一定のπ状態に設定されることにより、電流Ｉπに関連する実質一定の磁束バイアスが超伝導相に対応し得るものとなり実質的に常に供給される。一例として、ＨＭＪＪ_ＪＪＢ２は、２層合成反強磁性体（ＳＡＦ）ＨＭＪＪとして構成され得るものであり、本明細書で詳細に説明されるように、直交磁場に応答して変更可能な磁気状態を有し得るものである。ＨＭＪＪ_ＪＪＢ２と変圧器Ｔ１，Ｔ２の二次巻線Ｌ２，Ｌ４との並列配置は、上記と同様に量子化電流ＩＱを伝導するように構成された量子化ループ３５２を形成する。
【００４７】
また、メモリセルシステム３５０は、ＨＭＪＪ_ＪＪＢ２の近位に配置された磁場要素３５４を含む。磁場要素３５４は、ワード書き込み電流ＷＬＷを伝搬するように構成されたワード書き込み線に結合されるものとして示されている。一例として、磁場要素３５４は、ワード書き込み電流ＷＬＷに応答して磁場を供給するように構成されたインダクタとして構成され得るものであり、磁場は、ＨＭＪＪ_ＪＪＢ２の端子に対して直交して配向されるとともに量子化ループ３５２に対して面内に配向される。例えば、ワード書き込み線がメモリアレイにおけるメモリセルシステム３５０の行内の各メモリセルシステム３５０に関連付けられることにより、ワード書き込み電流ＷＬＷが書き込み動作中にその行内の各メモリセルシステム３５０の磁場要素３５４に同時に供給され得る。
【００４８】
本明細書で詳細に説明されるように、ワード書き込み電流ＷＬＷは、磁場発生器３５２を作動させて、ＨＭＪＪ_ＪＪＢ２に対して直交して供給される磁場を生成することにより、書き込み動作中の量子化ループ３５２のエネルギー障壁（例えば、図５および図６の各例における障壁２１６，２６６）を低減するように構成され得る。ワード書き込み電流ＷＬＷに基づくエネルギー障壁の低減の結果として、ビット書き込み電流ＢＬＷの状態に応答して、量子化ループ３５２は、記憶メモリ状態の第１状態（例えば、論理１）に対応した第１方向、または記憶メモリ状態の第２状態（例えば、論理０）に対応した第２方向のいずれかに量子化電流ＩＱを伝導するように構成され得る。したがって、メモリセルシステム３５０は、ＨＭＪＪ_ＪＪＢ１が２層ＳＡＦ_ＨＭＪＪとして配置されたＨＭＪＪ_ＪＪＢ２により置き換えられて実質一定の磁束バイアスを供給することを除いて、図２〜図４の例のメモリセルシステム５０と実質的に同様に構成することができ、ＳＱＵＩＤ５２は磁場発生器３５２により置き換えることができる。
【００４９】
メモリセルシステム３５０は、バイアス要素１４とＨＭＪＪ_ＪＪＢ１との直列組み合わせとインダクタＬ２，Ｌ４の直列組み合わせとの並列組み合わせと直列に配置された一対のジョセフソン接合ＪＪ１，ＪＪ２を含む。ジョセフソン接合ＪＪ１，ＪＪ２は、メモリセルシステム３５０の記憶メモリ状態を示すために読み出し動作中にトリガされるまたはトリガされないように構成され得る。図８の例では、ビット読み出し線は、変圧器Ｔ１，Ｔ２の二次巻線Ｌ２，Ｌ４間のノード３５８に設けられるとともに、ジョセフソン接合ＪＪ１，ＪＪ２間のノード３６０から延在している。ビット読み出し線は、例えば、実質的に常に供給され得るビット読み出し電流ＢＬＲを伝搬するように構成され得る。一例として、ビット読み出し線がメモリアレイにおけるメモリセルシステム３５０の列内の各メモリセルシステム３５０に関連付けられることにより、ビット読み出し電流ＢＬＲが読み出し動作中にその列内の各メモリセルシステム３５０に同時に供給され得る。
【００５０】
また、ワード読み出し電流ＷＬＲを伝搬するワード読み出し線はノード３６０に誘導的に結合されている。したがって、ワード読み出し電流ＷＬＲは、読み出し動作中にジョセフソン接合ＪＪ１，ＪＪ２にバイアス電流を誘導的に供給し得る。一例として、ワード読み出し線がメモリアレイにおけるメモリセルシステム３５０の行内の各メモリセルシステム３５０に関連付けられることにより、ワード読み出し電流ＷＬＲが読み出し動作中にその行内の各メモリセルシステム３５０のジョセフソン接合ＪＪ１，ＪＪ２に同時にバイアス電流を誘導的に供給し得るものとなる。したがって、メモリセルシステム３５０の記憶メモリ状態は、ワード読み出し電流ＷＬＲおよびビット読み出し電流ＢＬＲに応答して、ＨＭＪＪ_ＪＪＢ２によって供給される実質一定の磁束バイアスに基づいてメモリセルシステム３５０から読み出すことができる。例えば、メモリセルシステム３５０の記憶メモリ状態は、図３および図４の例で上記したものと実質的に同様な方法で読み出し動作中に読み出すことができる。
【００５１】
図９は、メモリセル３５０の別の例示的な図４００を示している。図４００は、メモリセルシステム３５０を示しており、したがって、図９の例の以下の説明では、図８の例を参照する。上記のように、ＨＭＪＪ_ＪＪＢ２が２層ＳＡＦ_ＨＭＪＪとして構成されることで、ＨＭＪＪ_ＪＪＢ２の２つの層は互いに反平行方向に強く磁気的に結合され得るものとなる。一例として、ＨＭＪＪ_ＪＪＢ２のＳＡＦ層の厚さは、ＨＭＪＪ_ＪＪＢ２を介して供給されるほぼゼロの磁場でＨＭＪＪ_ＪＪＢ２がπ状態になるように設定され得る。したがって、図９の例は、ＨＭＪＪ_ＪＪＢ２を４０２で示しており、ＨＭＪＪ_ＪＪＢ２は反平行磁気結合を有している。
【００５２】
図１０は、メモリセル３５０の別の例示的な図４５０を示している。図４５０は、メモリセルシステム３５０を示しており、したがって、図１０の例の以下の説明では、図８および図９の例を参照する。図１０の例では、磁場要素３５４は、図９の例で供給されるように、ＨＭＪＪ_ＪＪＢ２の反平行磁気結合と直交する方向に、４５２で示される磁場を生成するものとして示されている。したがって、図１０の例に示されるように、印加磁場４５２は、ＨＭＪＪ_ＪＪＢ２の層の磁場を、印加磁場４５２と実質的に整列させる。ＨＭＪＪ_ＪＪＢ２の層の磁場の整列は、最初にＨＭＪＪ_ＪＪＢ２の臨界電流を減少させ、最終的に、十分に高い振幅を有する印加磁場４５２に応答して、ＨＭＪＪ_ＪＪＢ２はゼロ相状態に遷移することができる。
【００５３】
ＨＭＪＪ_ＪＪＢ２のゼロ相状態は、図５および図６の例の２０５，２０６に示されるものと同様に、量子化ループ３５２の左右の循環電流の状態間のエネルギー障壁を除去する。結果として、メモリセルシステム３５０は、図５および図６の例に示されるものと実質的に同様に書き込むことができ、磁場要素３５４は、ワード書き込み電流ＷＬＷに応答して磁場４５２を供給することにより量子化ループ３５２の状態間のエネルギー障壁を低減する。磁場４５２を非活性化すると、ＨＭＪＪ_ＪＪＢ２は反平行π相構成に戻り、これにより（例えば、図５および図６のそれぞれの例における２１０，２６０で説明したものと同様に）相エネルギー曲線の二重ウェルポテンシャルを再確立する。したがって、印加磁場がない場合、ＨＭＪＪ_ＪＪＢ２は、上記と同様に、記憶メモリ状態の読み出しを容易にするために実質一定の磁束バイアスＩπを供給する。
【００５４】
図１１は、メモリセルシステム５００の別の例を示している。メモリセルシステム５００は、図１の例のメモリセルシステム１０に対応し得るものであり、行および列に配置されたメモリセルのアレイの１つのメモリセルであり得る。
【００５５】
メモリセルシステム５００は第１変圧器Ｔ１を含み、この第１変圧器Ｔ１は、一次巻線Ｌ１および二次巻線Ｌ２と、インダクタＬ４とを含む。一次巻線Ｌ１は、メモリセルシステム５００にメモリ状態を記憶するための書き込み動作中に供給されるビット書き込み電流ＢＬＷを伝搬するように構成されている。ビット書き込み線がメモリアレイにおけるメモリセルシステム５００の列内の各メモリセルシステム５００に関連付けられることにより、ビット書き込み電流ＢＬＷが書き込み動作中にその列内の各メモリセルシステム５００の一次インダクタＬ１に同時に供給され得る。二次巻線Ｌ２は、書き込み動作中にビット書き込み電流ＢＬＷに応答して誘導電流を伝導するように構成されている。
【００５６】
また、メモリセルシステム５００は、二次巻線Ｌ２と並列に配置されたＨＭＪＪ_ＪＪＢ３を含む。ＨＭＪＪ_ＪＪＢ３は、図１の例のバイアス要素１４に対応し得るものであり、図１１の例では、実質一定の磁束バイアスに対応し得る電流Ｉπを供給するものとして示されている。例えば、ＨＭＪＪ_ＪＪＢ３が一定のπ状態に設定されることにより、電流Ｉπに関連する実質一定の磁束バイアスが超伝導相に対応し得るものとなり実質的に常に供給される。一例として、ＨＭＪＪ_ＪＪＢ３は、図２の例で説明したものと同様なＨＭＪＪとして、または図８の例で説明したものと同様な２層ＳＡＦ_ＨＭＪＪとして構成され得る。図１１の例では、ＨＨＭＪ_ＪＪＢ３は、変圧器Ｔ１の二次巻線Ｌ２とインダクタＬ４との間に配置されたノード５０８に結合されている。
【００５７】
また、メモリセルシステム３００は、一対の並列なジョセフソン接合ＪＪＴ１，ＪＪＴ２によって形成されるとともにＨＭＪＪ_ＪＪＢ３と直列に配置されたＳＱＵＩＤ５０２を含む。したがって、変圧器Ｔ１の二次巻線Ｌ２と並列にあるＳＱＵＩＤ５０２およびＨＭＪＪ_ＪＪＢ３の直列配置は、上記と同様に、量子化電流ＩＱを伝導するように構成された量子化ループ５０４を形成する。ＳＱＵＩＤ５０２は、ワード書き込み電流ＷＬＷを伝搬するように構成されたワード書き込み線に誘導結合されるものとして示されている。図１１の例では、誘導結合が５０６で示されている。一例として、ワード書き込み線がメモリアレイにおけるメモリセルシステム３００の行内の各メモリセルシステム５００に関連付けられることにより、ワード書き込み電流ＷＬＷが書き込み動作中にその行内の各メモリセルシステム３００のＳＱＵＩＤ５０２に同時に誘導的に結合され得る。本明細書で詳細に説明されるように、ワード書き込み電流ＷＬＷは、ＳＱＵＩＤ５０２に電流を誘導して書き込み動作中に量子化ループ５０４のエネルギー障壁を低減するように構成され得る。ワード書き込み電流ＷＬＷに基づくエネルギー障壁の低減の結果として、ビット書き込み電流ＢＬＷの状態に応答して、量子化ループ５０４は、記憶メモリ状態の第１状態（例えば、論理１）に対応した第１方向、または記憶メモリ状態の第２状態（例えば、論理０）に対応した第２方向のいずれかに量子化電流ＩＱを伝導するように構成され得る。
【００５８】
メモリセルシステム５００はさらに、変圧器Ｔ１の二次巻線Ｌ２とおよびインダクタＬ４とに結合された一対のジョセフソン接合ＪＪ１，ＪＪ２を含む。ジョセフソン接合ＪＪ１，ＪＪ２は、メモリセルシステム５００の記憶メモリ状態を示すために読み出し動作中にトリガされるまたはトリガされないように構成され得る。図１１の例では、ビット読み出し線は、変圧器Ｔ１の二次巻線Ｌ２とインダクタＬ４との間のノード５０８に設けられるとともに、ジョセフソン接合ＪＪ１，ＪＪ２間のノード５１０から延在している。ビット読み出し線は、例えば、実質的に常に供給され得るビット読み出し電流ＢＬＲを伝搬するように構成され得る。一例として、ビット読み出し線がメモリアレイにおけるメモリセルシステム５００の列内の各メモリセルシステム５００に関連付けられることにより、ビット読み出し電流ＢＬＲが読み出し動作中にその列内の各メモリセルシステム５００に同時に供給され得る。また、ワード読み出し電流ＷＬＲを伝搬するワード読み出し線が、５１２で示されているようにノード５１０に誘導結合されている。したがって、ワード読み出し電流ＷＬＲは、読み出し動作中にジョセフソン接合ＪＪ１，ＪＪ２にバイアス電流を誘導的に供給し得る。例えば、メモリセルシステム５００の記憶メモリ状態は、図３および図４の例で上記したものと実質的に同様な方法で読み出し動作中に読み出すことができる。
【００５９】
また、ＨＭＪＪ_ＪＪＢ３のノード５０８への結合に基づいて、ビット読み出し電流ＢＬＲが実質的に常に供給され得るため、メモリセルシステム５００のメモリ状態をビット書き込み電流ＢＬＷの単方向の印加に基づいて書き込むことができる。例えば、ビット読み出し電流ＢＬＲが実質的に常に供給され、かつインダクタＬ４は量子化ループ５０６の一部ではないため、図２、図７、および図８の例に示されているように二次巻線Ｌ２とインダクタＬ４を介して実質的に等しく反対に供給されるものとは対照的に、ビット読み出し電流ＢＬＲは、量子化ループ５０４において正の単方向の電流成分を供給する。したがって、メモリ状態を書き込んで量子化ループ５０４の電流方向を設定することにより、第１方向へのビット書き込み電流ＢＬＷの印加に基づいて第１状態を書き込み、ビット書き込み電流ＢＬＷのゼロ振幅に基づいて第２状態を書き込むことができる。言い換えれば、ビット読み出し電流ＢＬＲは、単方向ビット書き込み電流ＢＬＷの反対方向に適切なバイアスを供給して量子化電流ＩＱの第２の電流方向をもたらすことで記憶メモリ状態の第２状態を書き込む。
【００６０】
図１２は、本発明の一態様によるメモリシステム５５０の一例を示している。ＪＭＲＡＭシステム５５０は、種々のコンピューティング用途におけるメモリ構造として実装され得る。
【００６１】
メモリシステム５５０は、図１２の例ではメモリセル５５２のアレイとして配置されるものとして示されている。具体的に、メモリセル５５２は、ＷＯＲＤ１〜ＷＯＲＤＹとして示されるように、各々がデータワードに対応する行５５４に配置されており、ここで、Ｙは０よりも大きい整数である。各行５５４は、行５５４にわたってＸ列５５６を形成するメモリセル５５２のセットを含み、ＷＯＲＤ１のメモリセル５５２は、図１２の例ではＣ１〜ＣＸとして示されており、ここで、Ｘは０よりも大きい整数である。したがって、メモリシステム５５０のアレイ内の各メモリセル５５２は、行５５４および列５５６によって個別にアドレス指定可能であり得る。
【００６２】
図１２の例では、各行５５４は、関連するワード書き込み線５５８および関連するワード読み出し線５６０を有するものとして、それぞれＷＬＷ１〜ＷＬＷＹおよびＷＬＲ１〜ＷＬＲＹで示されている。ワード書き込み線５５８およびワード読み出し線５６０は、メモリシステム５５０の各行５５４における各メモリセル５５２に誘導的および／または磁気的に結合され得る。また、各メモリセル５５２は、関連するビット書き込み線５６２および関連するビット読み出し線５６４を有するものとして、それぞれＢＬＷ１〜ＢＬＷＸおよびＢＬＲ１〜ＢＬＲＸで示されている。ビット書き込み線５６２およびビット読み出し線５６４がメモリシステム５５０の各行５５４における対応する番号の各メモリセル５５２に結合されることにより、各列５５６のメモリセル５５２は、ビット書き込み線５６２およびビット読み出し線５６４に対して直列に配置されている。図１２の例は、ワード書き込み線５５８およびワード読み出し線５６０、ならびにビット書き込み線５６２およびビット読み出し線５６４が、それぞれの行および列において他の隣接するメモリセルと直列に配置されることを示しているが、これに代えて、ワード書き込み線５５８およびワード読み出し線５６０、ならびにビット書き込み線５６２およびビット読み出し線５６４を、各メモリセル５５２に対して専用のものとすることができる。
【００６３】
各メモリセル５５２は、単一ビットのデータを記憶するように構成されている。具体的に、各メモリセル５５２は、バイナリ論理１またはバイナリ論理０に対応するデジタル状態を記憶するように構成され得る少なくとも１つの相ヒステリシス磁気ジョセフソン接合を含み得る。デジタル状態は、それぞれのワード書き込み線５５８に供給されるワード書き込み電流、およびそれぞれのビット書き込み線５６２に供給されるビット書き込み電流に応答して設定され得る。同様に、各メモリセル５５２に記憶されているそれぞれのデジタル状態は、行５５４の所与の１つを選択するためにそれぞれのワード読み出し線５６０に供給されるワード読み出し電流と、それぞれのビット読み出し線５６４に供給されるビット読み出し電流とに基づいてメモリセル５５２から読み出され得る。具体的に、各列５５６のビット読み出し線５６４はセンスレジスタ５６６に結合されており、このセンスレジスタ５６６は、それぞれのビット読み出し線５６４を測定することにより、関連する行５５４の各メモリセル５５２のデジタル状態が、データ読み出し動作中のワード読み出し電流とビット読み出し電流とに応答してバイナリ論理１状態に対応するのかまたはバイナリ論理０状態に対応するのかを決定するように構成されている。一例として、センスレジスタ５６６は、本明細書で詳細に説明されるように、ビット読み出し線５６４に関連する電圧または電流を測定し得る。
【００６４】
上記の構造的および機能的特徴を考慮して、本発明の種々の態様による方法は、図１３を参照してより理解され得る。説明を簡単にするために、図１３の方法は、連続して実行するものとして図示され説明されているが、本発明は図示された順序によって制限されるものではなく、いくつかの態様が、本発明に従って、図示され本明細書に説明されるものとは異なる順序で生じ得るおよび／または他の態様と同時に生じ得ることが理解され得る。また、本発明の一態様による方法を実施するために、図示されたすべての特徴が必要とされるわけではない。
【００６５】
図１３は、メモリセルシステム（例えば、メモリセルシステム１０）を制御する方法６００の一例を示している。６０２において、ビット書き込み電流（例えば、ビット書き込み電流ＢＬＷ）がメモリセルシステムのビット書き込み線に供給される。ビット書き込み線は量子化ループ（例えば、量子化ループ１２）に誘導結合され得る。６０４において、ワード書き込み電流（例えば、ワード書き込み電流ＷＬＷ）がメモリセルシステムのワード書き込み線に供給される。ワード書き込み線は、量子化ループの２つの量子状態間のエネルギー障壁を低減してメモリ書き込み動作でビット書き込み電流に基づき量子化ループの第１方向および第２方向のうちの一方に量子化電流（例えば、量子化電流ＩＱ）を供給するためのチューナブルエネルギー要素（例えば、チューナブルエネルギー要素１６）に誘導結合され得る。量子化電流の第１方向は、メモリセルシステムの記憶メモリ状態の第１状態に対応し、量子化電流の第２方向は、メモリセルシステムの記憶メモリ状態の第２状態の記憶に対応し得る。６０６において、供給される。ワード読み出し線は、少なくとも１つのジョセフソン接合（例えば、ジョセフソン接合ＪＪ１，ＪＪ２）に誘導結合され得る。６０８において、ビット読み出し電流（例えば、ビット読み出し電流ＢＬＲ）がメモリセルシステムのビット読み出し線に供給され、量子化電流の第１方向に応答して少なくとも１つのジョセフソン接合をトリガすることによりメモリ読み出し動作で第１状態を示し、量子化電流の第２方向に応答して少なくとも１つのジョセフソン接合をトリガしないことによりメモリ読み出し動作で第２状態を示す。
【００６６】
上記の説明は本開示の例である。本開示を説明する目的で構成要素または方法の考えられるすべての組み合わせを説明することはもちろん不可能であるが、当業者であれば、本開示のさらなる多くの組み合わせおよび順列も可能であることを認識し得る。したがって、本開示は、特許請求の範囲を含む本出願の範囲内にあるそのようなすべての代替、変更、および変形を包含することを意図している。
【図１】
2021536090.tif 000003
【図２】
2021536090.tif 000004
【図３】
2021536090.tif 000005
【図４】
2021536090.tif 000006
【図５】
2021536090.tif 000007
【図６】
2021536090.tif 000008
【図７】
2021536090.tif 000009
【図８】
2021536090.tif 000010
【図９】
2021536090.tif 000011
【図１０】
2021536090.tif 000012
【図１１】
2021536090.tif 000013
【図１２】
2021536090.tif 000014
【図１３】
2021536090.tif 000015
【手続補正書】
【提出日】令和3年2月26日(2021.2.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルシステムであって、
前記メモリセルシステムの記憶メモリ状態の第１状態の記憶に対応する第１方向に量子化電流を伝導するとともに、前記メモリセルシステムの記憶メモリ状態の第２状態の記憶に対応した前記第１方向とは反対の第２方向に前記量子化電流を伝導するように構成された量子化ループと、
前記記憶メモリ状態の前記第１および第２状態の各々で前記量子化ループの実質一定の磁束バイアスを供給するように構成されたバイアス要素であって、前記実質一定の磁束バイアスと前記メモリセルシステムに供給される読み出し電流とに応答して前記記憶メモリ状態が前記メモリセルシステムから読み出される、前記バイアス要素と、
前記メモリセルシステムに供給される書き込み電流に応答して前記記憶メモリ状態を前記第１状態と前記第２状態との間で変更するためのチューナブルエネルギー要素と、
を備えるメモリセルシステム。
【請求項２】
前記バイアス要素は、実質的に常にπ状態で配置されたヒステリシス磁気ジョセフソン接合（ＨＭＪＪ）として構成されている、請求項１に記載のメモリセルシステム。
【請求項３】
前記ＨＭＪＪが２層合成反強磁性体（ＳＡＦ）ＨＭＪＪとして構成されており、前記チューナブルエネルギー要素が、前記書き込み電流に応答して前記２層ＳＡＦ_ＨＭＪＪに対して直交磁場を供給することにより前記２層ＳＡＦ_ＨＭＪＪを一時的にゼロ状態に設定して前記記憶メモリ状態を前記第１状態と前記第２状態との間で変更するように構成された磁場発生器として構成されており、
前記書き込み電流が、前記磁場発生器に対するワード書き込み線に供給されるワード書き込み電流であり、前記メモリセルシステムがさらに、ビット書き込み電流を第１方向に伝導して前記記憶メモリ状態を前記第１状態に設定するとともに前記ビット書き込み電流を前記第１方向とは反対の第２方向に伝導して前記記憶メモリ状態を前記第２状態に設定するように構成されたビット書き込み線を備える、請求項２に記載のメモリセルシステム。
【請求項４】
前記バイアス要素が、前記量子化ループ内に直列に配置された変圧器の二次巻線として構成されており、バイアス電流を伝導するように構成された前記変圧器の一次巻線に誘導結合されている、請求項１に記載のメモリセルシステム。
【請求項５】
前記チューナブルエネルギー要素が、前記量子化ループ内の前記バイアス要素と直列に配置された超伝導量子干渉デバイス（ＳＱＵＩＤ）として構成されており、
前記書き込み電流が、前記ＳＱＵＩＤに誘導結合されたワード書き込み線に供給されるワード書き込み電流であり、前記メモリセルシステムがさらに、ビット書き込み電流を第１方向に伝導して前記記憶メモリ状態を前記第１状態に設定するとともに前記ビット書き込み電流を前記第１方向とは反対の第２方向に伝導して前記記憶メモリ状態を前記第２状態に設定するように構成されたビット書き込み線を備える、請求項１に記載のメモリセルシステム。
【請求項６】
前記書き込み電流が、前記チューナブルエネルギー要素に誘導結合されたワード書き込み線に供給されるワード書き込み電流であり、前記メモリセルシステムがさらに、第１インダクタと第２インダクタとを含むビット書き込み線を備えており、前記第１インダクタと前記第２インダクタは、前記バイアス要素に結合されて前記読み出し電流が供給されるノードによって相互接続されており、前記第１インダクタは、前記量子化ループに誘導結合されており、前記ビット書き込み線は、ビット書き込み電流を伝導することで前記記憶メモリ状態を前記第１状態に設定するとともに前記ビット書き込み電流を伝導しないことで前記記憶メモリ状態を前記第２状態に設定するように構成されている、請求項１に記載のメモリセルシステム。
【請求項７】
少なくとも１つのジョセフソン接合をさらに備えており、前記量子化ループの前記第１方向に前記量子化電流が供給されるときに前記量子化電流により前記少なくとも１つのジョセフソン接合にバイアスが印加され、前記少なくとも１つのジョセフソン接合は、前記読み出し電流および前記第１方向の前記量子化電流に応答して電圧を供給するようにトリガされることで前記記憶メモリ状態の前記第１状態を示し、前記読み出し電流および前記第２方向の前記量子化電流に応答してトリガされないことで前記記憶メモリ状態の前記第２状態を示すように構成されている、請求項１に記載のメモリセルシステム。
【請求項８】
請求項１に記載の前記メモリセルシステムを含むメモリセルシステムのアレイを備えたメモリアレイであって、前記メモリセルシステムのアレイは行および列に配置されており、前記書き込み電流が、前記メモリセルシステムのアレイの各行に関連付けられたワード書き込み線に供給されるワード書き込み電流であり、前記メモリセルシステムのアレイの各列に関連付けられたビット書き込み線にはビット書き込み電流が供給され、前記読み出し電流が、前記各列に関連付けられたビット読み出し線に供給されるビット読み出し電流であり、ワード読み出し電流が前記各行に関連付けられている、メモリアレイ。
【請求項９】
メモリセルシステムを制御するための方法であって、
前記メモリセルシステムのビット書き込み線にビット書き込み電流を供給することであって、量子化ループに誘導結合された前記ビット書き込み線に前記ビット書き込み電流を供給すること、
前記メモリセルシステムのワード書き込み線にワード書き込み電流を供給することであって、前記ワード書き込み線は、前記量子化ループの２つの量子状態間のエネルギー障壁を低減して量子化電流を供給するためのチューナブルエネルギー要素に誘導結合されており、前記量子化電流は、メモリ書き込み動作で前記ビット書き込み電流に基づき前記量子化ループ内に第１方向および第２方向のうちの一方に供給され、前記量子化電流の前記第１方向が前記メモリセルシステムの記憶メモリ状態の第１状態に対応し、前記量子化電流の第２方向が前記メモリセルシステムの記憶メモリ状態の第２状態の記憶に対応する、前記ワード書き込み線に前記ワード書き込み電流を供給すること、
前記メモリセルシステムのワード読み出し線にワード読み出し電流を供給することであって、少なくとも１つのジョセフソン接合に誘導結合された前記ワード読み出し線に前記ワード読み出し電流を供給すること、
前記メモリセルシステムのビット読み出し線にビット読み出し電流を供給することであって、前記量子化電流の前記第１方向に応答して前記少なくとも１つのジョセフソン接合をトリガすることによりメモリ読み出し動作において前記第１状態を示し、前記量子化電流の前記第２方向に応答して前記少なくとも１つのジョセフソン接合をトリガしないことにより前記メモリ読み出し動作において前記第２状態を示すように前記ビット読み出し線に前記ビット読み出し電流を供給すること、
を備える方法。
【請求項１０】
前記ビット読み出し電流を供給することは、前記記憶メモリ状態の前記第１および第２状態の各々で前記量子化ループの前記第１方向にバイアス要素から供給される実質一定のバイアスと組み合わせられた前記ビット読み出し電流を前記メモリセルシステムの前記ビット読み出し線に供給することを含む、請求項９に記載の方法。
【請求項１１】
前記バイアス要素が、実質的に常にπ状態で配置されたヒステリシス磁気ジョセフソン接合（ＨＭＪＪ）として構成されている、請求項１０に記載の方法。
【請求項１２】
前記バイアス要素が、前記量子化ループ内に直列に配置されたインダクタの二次巻線として構成されており、バイアスを伝導するように構成された一次巻線に誘導結合されている、請求項１０に記載の方法。
【請求項１３】
前記バイアス要素が前記ビット書き込み線に結合されており、前記ビット書き込み電流を供給することが、
前記書き込み動作中に前記第１方向に前記量子化電流を供給するために前記ビット書き込み線に前記ビット書き込み電流を供給すること、
前記書き込み動作中に前記第２方向に前記量子化電流を供給するために前記ビット書き込み電流の振幅を略ゼロに設定すること、
を含む、請求項１０に記載の方法。
【請求項１４】
前記ビット書き込み線は、前記量子化ループ内に配置された超伝導量子干渉デバイス（ＳＱＵＩＤ）として構成された前記チューナブルエネルギー要素に誘導結合されている、請求項９に記載の方法。
【請求項１５】
前記ビット書き込み電流を供給することが、
前記書き込み動作中に前記第１方向に前記量子化電流を供給するために前記メモリセルシステムの前記ビット書き込み線に第１方向に前記ビット書き込み電流を供給すること、
前記書き込み動作中に前記第２方向に前記量子化電流を供給するために前記メモリセルシステムの前記ビット書き込み線に第２方向に前記ビット書き込み電流を供給すること、
を含む、請求項９に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００６６
【補正方法】変更
【補正の内容】
【００６６】
上記の説明は本開示の例である。本開示を説明する目的で構成要素または方法の考えられるすべての組み合わせを説明することはもちろん不可能であるが、当業者であれば、本開示のさらなる多くの組み合わせおよび順列も可能であることを認識し得る。したがって、本開示は、特許請求の範囲を含む本出願の範囲内にあるそのようなすべての代替、変更、および変形を包含することを意図している。
本開示に含まれる技術的思想を以下に記載する。
（付記１）
メモリセルシステムであって、
前記メモリセルシステムの記憶メモリ状態の第１状態の記憶に対応する第１方向に量子化電流を伝導するとともに、前記メモリセルシステムの記憶メモリ状態の第２状態の記憶に対応した前記第１方向とは反対の第２方向に前記量子化電流を伝導するように構成された量子化ループと、
前記記憶メモリ状態の前記第１および第２状態の各々で前記量子化ループの実質一定の磁束バイアスを供給するように構成されたバイアス要素であって、前記実質一定の磁束バイアスと前記メモリセルシステムに供給される読み出し電流とに応答して前記記憶メモリ状態が前記メモリセルシステムから読み出される、前記バイアス要素と、
前記メモリセルシステムに供給される書き込み電流に応答して前記記憶メモリ状態を前記第１状態と前記第２状態との間で変更するためのチューナブルエネルギー要素と、
を備えるメモリセルシステム。
（付記２）
前記バイアス要素は、実質的に常にπ状態で配置されたヒステリシス磁気ジョセフソン接合（ＨＭＪＪ）として構成されている、付記１に記載のメモリセルシステム。
（付記３）
前記ＨＭＪＪが２層合成反強磁性体（ＳＡＦ）ＨＭＪＪとして構成されており、前記チューナブルエネルギー要素が、前記書き込み電流に応答して前記２層ＳＡＦ_ＨＭＪＪに対して直交磁場を供給することにより前記２層ＳＡＦ_ＨＭＪＪを一時的にゼロ状態に設定して前記記憶メモリ状態を前記第１状態と前記第２状態との間で変更するように構成された磁場発生器として構成されている、付記２に記載のメモリセルシステム。
（付記４）
前記書き込み電流が、前記磁場発生器に対するワード書き込み線に供給されるワード書き込み電流であり、前記メモリセルシステムがさらに、ビット書き込み電流を第１方向に伝導して前記記憶メモリ状態を前記第１状態に設定するとともに前記ビット書き込み電流を前記第１方向とは反対の第２方向に伝導して前記記憶メモリ状態を前記第２状態に設定するように構成されたビット書き込み線を備える、付記３に記載のメモリセルシステム。
（付記５）
前記バイアス要素が、前記量子化ループ内に直列に配置された変圧器の二次巻線として構成されており、バイアス電流を伝導するように構成された前記変圧器の一次巻線に誘導結合されている、付記１に記載のメモリセルシステム。
（付記６）
前記チューナブルエネルギー要素が、前記量子化ループ内の前記バイアス要素と直列に配置された超伝導量子干渉デバイス（ＳＱＵＩＤ）として構成されている、付記１に記載のメモリセルシステム。
（付記７）
前記書き込み電流が、前記ＳＱＵＩＤに誘導結合されたワード書き込み線に供給されるワード書き込み電流であり、前記メモリセルシステムがさらに、ビット書き込み電流を第１方向に伝導して前記記憶メモリ状態を前記第１状態に設定するとともに前記ビット書き込み電流を前記第１方向とは反対の第２方向に伝導して前記記憶メモリ状態を前記第２状態に設定するように構成されたビット書き込み線を備える、付記６に記載のメモリセルシステム。
（付記８）
前記書き込み電流が、前記チューナブルエネルギー要素に誘導結合されたワード書き込み線に供給されるワード書き込み電流であり、前記メモリセルシステムがさらに、第１インダクタと第２インダクタとを含むビット書き込み線を備えており、前記第１インダクタと前記第２インダクタは、前記バイアス要素に結合されて前記読み出し電流が供給されるノードによって相互接続されており、前記第１インダクタは、前記量子化ループに誘導結合されており、前記ビット書き込み線は、ビット書き込み電流を伝導することで前記記憶メモリ状態を前記第１状態に設定するとともに前記ビット書き込み電流を伝導しないことで前記記憶メモリ状態を前記第２状態に設定するように構成されている、付記１に記載のメモリセルシステム。
（付記９）
少なくとも１つのジョセフソン接合をさらに備えており、前記量子化ループの前記第１方向に前記量子化電流が供給されるときに前記量子化電流により前記少なくとも１つのジョセフソン接合にバイアスが印加され、前記少なくとも１つのジョセフソン接合は、前記読み出し電流および前記第１方向の前記量子化電流に応答して電圧を供給するようにトリガされることで前記記憶メモリ状態の前記第１状態を示し、前記読み出し電流および前記第２方向の前記量子化電流に応答してトリガされないことで前記記憶メモリ状態の前記第２状態を示すように構成されている、付記１に記載のメモリセルシステム。
（付記１０）
付記１に記載の前記メモリセルシステムを含むメモリセルシステムのアレイを備えたメモリアレイであって、前記メモリセルシステムのアレイは行および列に配置されており、前記書き込み電流が、前記メモリセルシステムのアレイの各行に関連付けられたワード書き込み線に供給されるワード書き込み電流であり、前記メモリセルシステムのアレイの各列に関連付けられたビット書き込み線にはビット書き込み電流が供給され、前記読み出し電流が、前記各列に関連付けられたビット読み出し線に供給されるビット読み出し電流であり、ワード読み出し電流が前記各行に関連付けられている、メモリアレイ。
（付記１１）
メモリセルシステムを制御するための方法であって、
前記メモリセルシステムのビット書き込み線にビット書き込み電流を供給することであって、量子化ループに誘導結合された前記ビット書き込み線に前記ビット書き込み電流を供給すること、
前記メモリセルシステムのワード書き込み線にワード書き込み電流を供給することであって、前記ワード書き込み線は、前記量子化ループの２つの量子状態間のエネルギー障壁を低減して量子化電流を供給するためのチューナブルエネルギー要素に誘導結合されており、前記量子化電流は、メモリ書き込み動作で前記ビット書き込み電流に基づき前記量子化ループ内に第１方向および第２方向のうちの一方に供給され、前記量子化電流の前記第１方向が前記メモリセルシステムの記憶メモリ状態の第１状態に対応し、前記量子化電流の第２方向が前記メモリセルシステムの記憶メモリ状態の第２状態の記憶に対応する、前記ワード書き込み線に前記ワード書き込み電流を供給すること、
前記メモリセルシステムのワード読み出し線にワード読み出し電流を供給することであって、少なくとも１つのジョセフソン接合に誘導結合された前記ワード読み出し線に前記ワード読み出し電流を供給すること、
前記メモリセルシステムのビット読み出し線にビット読み出し電流を供給することであって、前記量子化電流の前記第１方向に応答して前記少なくとも１つのジョセフソン接合をトリガすることによりメモリ読み出し動作において前記第１状態を示し、前記量子化電流の前記第２方向に応答して前記少なくとも１つのジョセフソン接合をトリガしないことにより前記メモリ読み出し動作において前記第２状態を示すように前記ビット読み出し線に前記ビット読み出し電流を供給すること、
を備える方法。
（付記１２）
前記ビット読み出し電流を供給することは、前記記憶メモリ状態の前記第１および第２状態の各々で前記量子化ループの前記第１方向にバイアス要素から供給される実質一定のバイアスと組み合わせられた前記ビット読み出し電流を前記メモリセルシステムの前記ビット読み出し線に供給することを含む、付記１１に記載の方法。
（付記１３）
前記バイアス要素が、実質的に常にπ状態で配置されたヒステリシス磁気ジョセフソン接合（ＨＭＪＪ）として構成されている、付記１２に記載の方法。
（付記１４）
前記バイアス要素が、前記量子化ループ内に直列に配置されたインダクタの二次巻線として構成されており、バイアスを伝導するように構成された一次巻線に誘導結合されている、付記１２に記載の方法。
（付記１５）
前記バイアス要素が前記ビット書き込み線に結合されており、前記ビット書き込み電流を供給することが、
前記書き込み動作中に前記第１方向に前記量子化電流を供給するために前記ビット書き込み線に前記ビット書き込み電流を供給すること、
前記書き込み動作中に前記第２方向に前記量子化電流を供給するために前記ビット書き込み電流の振幅を略ゼロに設定すること、
を含む、付記１２に記載の方法。
（付記１６）
前記ビット書き込み線は、前記量子化ループ内に配置された超伝導量子干渉デバイス（ＳＱＵＩＤ）として構成された前記チューナブルエネルギー要素に誘導結合されている、付記１１に記載の方法。
（付記１７）
前記ビット書き込み電流を供給することが、
前記書き込み動作中に前記第１方向に前記量子化電流を供給するために前記メモリセルシステムの前記ビット書き込み線に第１方向に前記ビット書き込み電流を供給すること、
前記書き込み動作中に前記第２方向に前記量子化電流を供給するために前記メモリセルシステムの前記ビット書き込み線に第２方向に前記ビット書き込み電流を供給すること、
を含む、付記１１に記載の方法。
（付記１８）
行および列に配置されたメモリセルシステムのアレイを備えるメモリアレイであって、各メモリセルシステムが、
前記メモリセルシステムの記憶メモリ状態の第１状態の記憶に対応する第１方向に量子化電流を伝導するとともに、前記メモリセルシステムの記憶メモリ状態の第２状態の記憶に対応した前記第１方向とは反対の第２方向に前記量子化電流を伝導するように構成された量子化ループと、
対応する行の前記各メモリセルシステムに関連付けられたワード書き込み線に供給されるワード書き込み電流と、対応する列の前記各メモリシステムに関連付けられたビット書き込み線に供給されるビット書き込み電流とに応答して、前記記憶メモリ状態を前記第１状態と前記第２状態との間で変更するための前記量子化ループ内のチューナブルエネルギー要素と、
前記記憶メモリ状態の前記第１および第２状態の各々で前記量子化ループの前記第１方向に前記量子化ループの実質一定の磁束バイアスを供給するように構成されたバイアス要素であって、前記実質一定の磁束バイアスと、前記対応する行の前記各メモリセルシステムに関連付けられたワード読み出し線に供給されるワード読み出し電流と、前記対応する列の前記各メモリセルシステムに関連付けられたビット読み出し線に供給されるビット読み出し電流とに応答して前記記憶メモリ状態が前記メモリセルシステムから読み出される前記バイアス要素と、
を備えるメモリアレイ。
（付記１９）
前記バイアス要素が、実質的に常にπ状態で配置されたヒステリシス磁気ジョセフソン接合（ＨＭＪＪ）として構成されている、付記１８に記載のメモリアレイ。
（付記２０）
前記チューナブルエネルギー要素が、前記量子化ループ内の前記バイアス要素と直列に配置された超伝導量子干渉デバイス（ＳＱＵＩＤ）として構成されている、付記１８に記載のメモリアレイ。
【国際調査報告】
2021536090.tif 000016
2021536090.tif 000017