(57)【要約】  シフトレジスタユニットおよびその駆動方法、ゲート駆動回路および表示装置であって、当該シフトレジスタユニット（１０）は、ブランキング入力回路（１００）、表示入力回路（２００）および出力回路（３００）を含む。ブランキング入力回路（１００）は、ブランキング入力信号およびブランキング制御信号に基づいてブランキング期間においてブランキングプルアップ信号を第１の制御ノード（Ｑ）に入力し、ブランキング入力回路（１００）自体を補償するように配置され、表示入力回路（２００）は、表示入力信号に応答して表示期間において表示プルアップ信号を第１の制御ノード（Ｑ）に入力するように配置され、出力回路（３００）は、複合出力信号を出力端子（OP）に出力するように配置される。当該シフトレジスタユニット（１０）は、ブランキング入力回路（１００）により第１の制御ノード（Ｑ）のレベル制御（例えばプルアップ）が行われた際の閾値電圧の損失を改善し、第１の制御ノード（Ｑ）の電位に影響を与えないようにすることが可能である。
2021531490.tif 000002
【特許請求の範囲】
【請求項１】
ブランキング入力回路と表示入力回路と出力回路を含むシフトレジスタユニットであって、
前記ブランキング入力回路は、ブランキング入力信号およびブランキング制御信号に基づいてブランキング期間においてブランキングプルアップ信号を第１の制御ノードに入力し、前記ブランキング入力回路自体を補償するように配置され、
前記表示入力回路は、表示入力信号に応答して表示期間において表示プルアップ信号を前記第１の制御ノードに入力するように配置され、
前記出力回路は、前記第１の制御ノードのレベルの制御で、複合出力信号を出力端子に出力するように配置されるシフトレジスタユニット。
【請求項２】
ノイズ低減回路と第１の制御回路とをさらに含み、
前記ノイズ低減回路は、第２の制御ノードのレベルの制御で、前記第１の制御ノードおよび前記出力端子に対してノイズ低減を実行するように配置され、
前記第１の制御回路は、前記第１の制御ノードのレベルの制御で、前記第２の制御ノードのレベルを制御するように配置される請求項１に記載のシフトレジスタユニット。
【請求項３】
前記ブランキング入力回路は、
前記ブランキング制御信号に応答して前記ブランキング入力信号を第１のノードに入力するように配置される充電サブ回路と、
前記充電サブ回路により入力された前記ブランキング入力信号を記憶し、第１のクロック信号に応答して前記第１のノードのレベルを補償し、第２のノードのレベルを結合制御するように配置される補償サブ回路と、
前記第２のノードのレベルの制御で、前記ブランキングプルアップ信号を前記第１の制御ノードに入力するように配置される絶縁サブ回路と、
を含む請求項２に記載のシフトレジスタユニット。
【請求項４】
前記ブランキング入力回路は、前記第２の制御ノードのレベルの制御で、前記第２のノードのレベルを制御するように配置される制御サブ回路をさらに含む、
請求項３に記載のシフトレジスタユニット。
【請求項５】
前記充電サブ回路は、第１のトランジスタを含み、
前記第１のトランジスタのゲートが、ランダム信号を前記ブランキング制御信号として受信するためにランダム信号端子に接続されるように配置され、
前記第１のトランジスタの第１の極が、前記ブランキング入力信号を受信するためにブランキング入力信号端子に接続されるように配置され、
前記第１のトランジスタの第２の極が、前記第１のノードに接続されるように配置され、
前記補償サブ回路は、第２のトランジスタおよび第１のコンデンサを含み、
前記第２のトランジスタのゲートが、前記第１のノードに接続されるように配置され、
前記第２のトランジスタの第１の極が、前記第１のクロック信号を受信するために第１のクロック信号端子に接続されるように配置され、
前記第２のトランジスタの第２の極が、前記第２のノードに接続されるように配置され、
前記第１のコンデンサの第１の極が、前記第１のノードに接続されるように配置され、
前記第１のコンデンサの第２の極が、前記第２のノードに接続されるように配置され、
前記絶縁サブ回路は、第３のトランジスタを含み、
前記第３のトランジスタのゲートが、前記第２のノードに接続されるように配置され、
前記第３のトランジスタの第１の極が、第１の電圧を前記ブランキングプルアップ信号として受信するために第１の電圧端子に接続されるように配置され、
前記第３のトランジスタの第２の極が、前記第１の制御ノードに接続されるように配置され、
前記制御サブ回路は、第４のトランジスタを含み、
前記第４のトランジスタのゲートが、前記第２の制御ノードに接続されるように配置され、
前記第４のトランジスタの第１の極が、前記第２のノードに接続されるように配置され、
前記第４のトランジスタの第２の極が、第２の電圧を受信するために第２の電圧端子に接続されるように配置される請求項４に記載のシフトレジスタユニット。
【請求項６】
前記表示入力回路は、第５のトランジスタを含み、
前記第５のトランジスタのゲートが、前記表示入力信号を受信するために表示入力信号端子に接続されるように配置され、
前記第５のトランジスタの第１の極が、第１の電圧を前記表示プルアップ信号として受信するために第１の電圧端子に接続されるように配置され、
前記第５のトランジスタの第２の極が、前記第１の制御ノードに接続されるように配置される請求項１乃至５のいずれか一項に記載のシフトレジスタユニット。
【請求項７】
前記出力回路は、少なくとも１つのシフト信号出力端子と、少なくとも１つの画素走査信号出力端子とを含む請求項２乃至５のいずれか一項に記載のシフトレジスタユニット。
【請求項８】
前記出力回路は、第６のトランジスタと第７のトランジスタと第２のコンデンサとを含み、
前記第６のトランジスタのゲートが、前記第１の制御ノードに接続されるように配置され、
前記第６のトランジスタの第１の極が、第２のクロック信号を前記複合出力信号として受信するために第２のクロック信号端子に接続されるように配置され、
前記第６のトランジスタの第２の極が、前記シフト信号出力端子に接続されるように配置され、
前記第７のトランジスタのゲートが、前記第１の制御ノードに接続されるように配置され、
前記第７のトランジスタの第１の極が、前記第２のクロック信号を前記複合出力信号として受信するために前記第２のクロック信号端子に接続されるように配置され、
前記第７のトランジスタの第２の極が、前記画素走査信号出力端子に接続されるように配置され、
前記第２のコンデンサの第１の極が、前記第１の制御ノードに接続されるように配置され、
前記第２のコンデンサの第２の極が、前記第６のトランジスタの第２の極または前記第７のトランジスタの第２の極に接続されるように配置される請求項７に記載のシフトレジスタユニット。
【請求項９】
前記ノイズ低減回路は、第８のトランジスタと第９のトランジスタと第１０のトランジスタとを含み、
前記第８のトランジスタのゲートが、前記第２の制御ノードに接続されるように配置され、
前記第８のトランジスタの第１の極が、前記第１の制御ノードに接続されるように配置され、
前記第８のトランジスタの第２の極が、第３の電圧を受信するために第３の電圧端子に接続されるように配置され、
前記第９のトランジスタのゲートが、前記第２の制御ノードに接続されるように配置され、
前記第９のトランジスタの第１の極が、前記シフト信号出力端子に接続されるように配置され、
前記第９のトランジスタの第２の極が、前記第３の電圧を受信するために前記第３の電圧端子に接続されるように配置され、
前記第１０のトランジスタのゲートが、前記第２の制御ノードに接続されるように配置され、
前記第１０のトランジスタの第１の極が、前記画素走査信号出力端子に接続されるように配置され、
前記第１０のトランジスタの第２の極が、第４の電圧を受信するために第４の電圧端子に接続されるように配置される請求項７に記載のシフトレジスタユニット。
【請求項１０】
前記第１の制御回路は、第１１のトランジスタと第１２のトランジスタと第１３のトランジスタとを含み、
前記第１１のトランジスタのゲートが、第１の極に接続され、第５の電圧を受信するために第５の電圧端子に接続されるように配置され、
前記第１１のトランジスタの第２の極が、前記第２の制御ノードに接続されるように配置され、
前記第１２のトランジスタのゲートが、第１の極に接続され、第６の電圧を受信するために第６の電圧端子に接続されるように配置され、
前記第１２のトランジスタの第２の極が、前記第２の制御ノードに接続されるように配置され、
前記第１３のトランジスタのゲートが、前記第１の制御ノードに接続されるように配置され、
前記第１３のトランジスタの第１の極が、前記第２の制御ノードに接続されるように配置され、
前記第１３のトランジスタの第２の極が、第３の電圧を受信するために第３の電圧端子に接続されるように配置される請求項２乃至５のいずれか一項に記載のシフトレジスタユニット。
【請求項１１】
ブランキングリセット信号に応答して前記第１の制御ノードをリセットするように配置されるブランキングリセット回路をさらに含む、
請求項１乃至５のいずれか一項に記載のシフトレジスタユニット。
【請求項１２】
前記ブランキングリセット回路は、第１４のトランジスタを含み、
前記第１４のトランジスタのゲートが、前記ブランキングリセット信号を受信するためにブランキングリセット信号端子に接続されるように配置され、
前記第１４のトランジスタの第１の極が、前記第１の制御ノードに接続されるように配置され、
前記第１４のトランジスタの第２の極が、第３の電圧を受信するために第３の電圧端子に接続されるように配置される請求項１１に記載のシフトレジスタユニット。
【請求項１３】
表示リセット信号に応答して前記第１の制御ノードをリセットするように配置される表示リセット回路をさらに含む、
請求項１乃至５のいずれか一項に記載のシフトレジスタユニット。
【請求項１４】
前記表示リセット回路は、第１５のトランジスタを含み、
前記第１５のトランジスタのゲートが、前記表示リセット信号を受信するために表示リセット信号端子に接続されるように配置され、
前記第１５のトランジスタの第１の極が、前記第１の制御ノードに接続されるように配置され、
前記第１５のトランジスタの第２の極が、第３の電圧を受信するために第３の電圧端子に接続されるように配置される請求項１３に記載のシフトレジスタユニット。
【請求項１５】
第１のクロック信号または前記表示入力信号に応答して前記第２の制御ノードのレベルを制御するように配置される第２の制御回路をさらに含む、
請求項２乃至５のいずれか一項に記載のシフトレジスタユニット。
【請求項１６】
前記第２の制御回路は、第１６のトランジスタと第１７のトランジスタとを含み、
前記第１６のトランジスタのゲートが、前記第１のクロック信号を受信するために第１のクロック信号端子に接続されるように配置され、
前記第１６のトランジスタの第１の極が、前記第２の制御ノードに接続されるように配置され、
前記第１６のトランジスタの第２の極が、第３の電圧端子の第３の電圧を受信するように配置され、
前記第１７のトランジスタのゲートが、前記表示入力信号を受信するために表示入力信号端子に接続されるように配置され、
前記第１７のトランジスタの第１の極が、前記第２の制御ノードに接続されるように配置され、
前記第１７のトランジスタの第２の極が、前記第３の電圧を受信するために前記第３の電圧端子に接続されるように配置される請求項１５に記載のシフトレジスタユニット。
【請求項１７】
請求項１乃至１６のいずれか一項に記載のシフトレジスタユニットを含むゲート駆動回路。
【請求項１８】
４段ごとのシフトレジスタユニットが、同じ充電サブ回路、同じ補償サブ回路および同じ制御サブ回路を共有し、
４ｎ−３段目のシフトレジスタユニットのランダム信号端子がランダム信号線に接続され、４ｎ−３段目のシフトレジスタユニットの第１のクロック信号端子が第１のクロック線に接続される
（ただし、ｎは０より大きい整数である）
請求項１７に記載のゲート駆動回路。
【請求項１９】
第１のサブクロック信号線と、第２のサブクロック信号線と、第３のサブクロック信号線と第４のサブクロック信号線とをさらに含み、
４ｎ−３段目のシフトレジスタユニットの第２のクロック信号端子が、前記第１のサブクロック信号線に接続され、
４ｎ−２段目のシフトレジスタユニットの第２のクロック信号端子が、前記第２のサブクロック信号線に接続され、
４ｎ−１段目のシフトレジスタユニットの第２のクロック信号端子が、前記第３のサブクロック信号線に接続され、
４ｎ段目のシフトレジスタユニットの第２のクロック信号端子が、前記第４のサブクロック信号線に接続される
（ただし、ｎは０より大きい整数である）
請求項１７に記載のゲート駆動回路。
【請求項２０】
ｎ＋１段目のシフトレジスタユニットのブランキング入力信号端子が、ｎ段目のシフトレジスタユニットのシフト信号出力端子に接続され、
ｎ＋２段目のシフトレジスタユニットの表示入力信号端子が、ｎ段目のシフトレジスタユニットのシフト信号出力端子に接続され、
ｎ段目のシフトレジスタユニットの表示リセット信号端子が、ｎ＋３段目のシフトレジスタユニットのシフト信号出力端子に接続される
（ただし、ｎは０より大きい整数である）
請求項１７に記載のゲート駆動回路。
【請求項２１】
請求項１乃至１６のいずれか一項に記載のシフトレジスタユニット、または、
請求項１７乃至２０のいずれか一項に記載のゲート駆動回路を含む、表示装置。
【請求項２２】
請求項１に記載の前記シフトレジスタユニットの駆動方法であって、
１フレームの画像を処理するための表示期間とブランキング期間とを含み、
前記表示期間は、
前記表示入力回路が、前記表示入力信号に応答して前記表示プルアップ信号を前記第１の制御ノードに入力する第１の入力段階と、
前記出力回路が、前記第１の制御ノードのレベルの制御で、前記複合出力信号を前記出力端子に出力する第１の出力段階と、
を含み、
前記ブランキング期間は、
前記ブランキング入力回路が、前記ブランキング入力信号および前記ブランキング制御信号に基づいて前記ブランキングプルアップ信号を前記第１の制御ノードに入力し、前記ブランキング入力回路自体を補償する第２の入力段階と、
前記出力回路が、前記第１の制御ノードのレベルの制御で、前記複合出力信号を前記出力端子に出力する第２の出力段階と、
を含むシフトレジスタユニットの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２０１８年７月１８日に提出された中国特許出願第２０１８１０７９２８７７．７号の優先権を主張し、その全体が参照により本出願の一部として組み込まれる。
【０００２】
本開示の実施例は、シフトレジスタユニットおよびその駆動方法、ゲート駆動回路および表示装置に関するものである。
【背景技術】
【０００３】
表示技術の分野では、例えば、液晶表示パネルや有機発光ダイオード（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ，  ＯＬＥＤ）表示パネルの画素アレイは、一般的に、複数行のゲート線およびそれらと交互に配列された複数列のデータ線を含む。ゲート線は、ゲート駆動回路によって駆動されることができる。ゲート駆動回路は、通常、ゲート駆動チップ（Gate ＩＣ）に組み込まれている。
【発明の概要】
【課題を解決するための手段】
【０００４】
本開示の少なくとも１つの実施例は、シフトレジスタユニットを提供し、ブランキング入力回路と表示入力回路と出力回路とを含み、前記ブランキング入力回路は、ブランキング入力信号およびブランキング制御信号に基づいてブランキング期間においてブランキングプルアップ信号を第１の制御ノードに入力し、前記ブランキング入力回路自体を補償するように配置され、前記表示入力回路は、表示入力信号に応答して表示期間において表示プルアップ信号を前記第１の制御ノードに入力するように配置され、前記出力回路は、前記第１の制御ノードのレベルの制御で、複合出力信号を出力端子に出力するように配置される。
【０００５】
例えば、本開示の一実施例によるシフトレジスタユニットは、ノイズ低減回路と第１の制御回路とをさらに含み、前記ノイズ低減回路は、第２の制御ノードのレベルの制御で、前記第１の制御ノードおよび前記出力端子に対してノイズ低減を実行するように配置され、前記第１の制御回路は、前記第１の制御ノードのレベルの制御で、前記第２の制御ノードのレベルを制御するように配置される。
【０００６】
例えば、本開示の一実施例によるシフトレジスタユニットにおいて、前記ブランキング入力回路は、前記ブランキング制御信号に応答して前記ブランキング入力信号を第１のノードに入力するように配置される充電サブ回路と、前記充電サブ回路により入力された前記ブランキング入力信号を記憶し、第１のクロック信号に応答して前記第１のノードのレベルを補償し、第２のノードのレベルを結合制御するように配置される補償サブ回路と、前記第２のノードのレベルの制御で、前記ブランキングプルアップ信号を前記第１の制御ノードに入力するように配置される絶縁サブ回路と、を含む。
【０００７】
例えば、本開示の一実施例によるシフトレジスタユニットにおいて、前記ブランキング入力回路は、前記第２の制御ノードのレベルの制御で、前記第２のノードのレベルを制御するように配置される制御サブ回路をさらに含む。
【０００８】
例えば、本開示の一実施例によるシフトレジスタユニットにおいて、前記充電サブ回路は、第１のトランジスタを含み、前記第１のトランジスタのゲートが、ランダム信号を前記ブランキング制御信号として受信するためにランダム信号端子に接続されるように配置され、前記第１のトランジスタの第１の極が、前記ブランキング入力信号を受信するためにブランキング入力信号端子に接続されるように配置され、前記第１のトランジスタの第２の極が、前記第１のノードに接続されるように配置され、前記補償サブ回路は、第２のトランジスタおよび第１のコンデンサを含み、前記第２のトランジスタのゲートが、前記第１のノードに接続されるように配置され、前記第２のトランジスタの第１の極が、前記第１のクロック信号を受信するために第１のクロック信号端子に接続されるように配置され、前記第２のトランジスタの第２の極が、前記第２のノードに接続されるように配置され、前記第１のコンデンサの第１の極が、前記第１のノードに接続されるように配置され、前記第１のコンデンサの第２の極が、前記第２のノードに接続されるように配置され、前記絶縁サブ回路は、第３のトランジスタを含み、前記第３のトランジスタのゲートが、前記第２のノードに接続されるように配置され、前記第３のトランジスタの第１の極が、第１の電圧を前記ブランキングプルアップ信号として受信するために第１の電圧端子に接続されるように配置され、前記第３のトランジスタの第２の極が、前記第１の制御ノードに接続されるように配置され、前記制御サブ回路は、第４のトランジスタを含み、前記第４のトランジスタのゲートが、前記第２の制御ノードに接続されるように配置され、前記第４のトランジスタの第１の極が、前記第２のノードに接続されるように配置され、前記第４のトランジスタの第２の極が、第２の電圧を受信するために第２の電圧端子に接続されるように配置される。
【０００９】
例えば、本開示の一実施例によるシフトレジスタユニットにおいて、前記表示入力回路は、第５のトランジスタを含み、前記第５のトランジスタのゲートが、前記表示入力信号を受信するために表示入力信号端子に接続されるように配置され、前記第５のトランジスタの第１の極が、第１の電圧を前記表示プルアップ信号として受信するために第１の電圧端子に接続されるように配置され、前記第５のトランジスタの第２の極が、前記第１の制御ノードに接続されるように配置される。
【００１０】
例えば、本開示の一実施例によるシフトレジスタユニットにおいて、前記出力回路は、少なくとも１つのシフト信号出力端子と、少なくとも１つの画素走査信号出力端子とを含む。
【００１１】
例えば、本開示の一実施例によるシフトレジスタユニットにおいて、前記出力回路は、第６のトランジスタと第７のトランジスタと第２のコンデンサとを含み、前記第６のトランジスタのゲートが、前記第１の制御ノードに接続されるように配置され、前記第６のトランジスタの第１の極が、第２のクロック信号を前記複合出力信号として受信するために第２のクロック信号端子に接続されるように配置され、前記第６のトランジスタの第２の極が、前記シフト信号出力端子に接続されるように配置され、前記第７のトランジスタのゲートが、前記第１の制御ノードに接続されるように配置され、前記第７のトランジスタの第１の極が、前記第２のクロック信号を前記複合出力信号として受信するために前記第２のクロック信号端子に接続されるように配置され、前記第７のトランジスタの第２の極が、前記画素走査信号出力端子に接続されるように配置され、前記第２のコンデンサの第１の極が、前記第１の制御ノードに接続されるように配置され、前記第２のコンデンサの第２の極が、前記第６のトランジスタの第２の極または前記第７のトランジスタの第２の極に接続されるように配置される。
【００１２】
例えば、本開示の一実施例によるシフトレジスタユニットにおいて、前記ノイズ低減回路は、第８のトランジスタと第９のトランジスタと第１０のトランジスタとを含み、前記第８のトランジスタのゲートが、前記第２の制御ノードに接続されるように配置され、前記第８のトランジスタの第１の極が、前記第１の制御ノードに接続されるように配置され、前記第８のトランジスタの第２の極が、第３の電圧を受信するために第３の電圧端子に接続されるように配置され、前記第９のトランジスタのゲートが、前記第２の制御ノードに接続されるように配置され、前記第９のトランジスタの第１の極が、前記シフト信号出力端子に接続されるように配置され、前記第９のトランジスタの第２の極が、前記第３の電圧を受信するために前記第３の電圧端子に接続されるように配置され、前記第１０のトランジスタのゲートが、前記第２の制御ノードに接続されるように配置され、前記第１０のトランジスタの第１の極が、前記画素走査信号出力端子に接続されるように配置され、前記第１０のトランジスタの第２の極が、第４の電圧を受信するために第４の電圧端子に接続されるように配置される。
【００１３】
例えば、本開示の一実施例によるシフトレジスタユニットにおいて、前記第１の制御回路は、第１１のトランジスタと第１２のトランジスタと第１３のトランジスタとを含み、前記第１１のトランジスタのゲートが、第１の極に接続され、第５の電圧を受信するために第５の電圧端子に接続されるように配置され、前記第１１のトランジスタの第２の極が、前記第２の制御ノードに接続されるように配置され、前記第１２のトランジスタのゲートが、第１の極に接続され、第６の電圧を受信するために第６の電圧端子に接続されるように配置され、前記第１２のトランジスタの第２の極が、前記第２の制御ノードに接続されるように配置され、前記第１３のトランジスタのゲートが、前記第１の制御ノードに接続されるように配置され、前記第１３のトランジスタの第１の極が、前記第２の制御ノードに接続されるように配置され、前記第１３のトランジスタの第２の極が、第３の電圧を受信するために第３の電圧端子に接続されるように配置される。  
【００１４】
例えば、本開示の一実施例によるシフトレジスタユニットは、ブランキングリセット信号に応答して前記第１の制御ノードをリセットするように配置されるブランキングリセット回路をさらに含む。
【００１５】
例えば、本開示の一実施例によるシフトレジスタユニットにおいて、前記ブランキングリセット回路は、第１４のトランジスタを含み、前記第１４のトランジスタのゲートが、前記ブランキングリセット信号を受信するためにブランキングリセット信号端子に接続されるように配置され、前記第１４のトランジスタの第１の極が、前記第１の制御ノードに接続されるように配置され、前記第１４のトランジスタの第２の極が、第３の電圧を受信するために第３の電圧端子に接続されるように配置される。
【００１６】
例えば、本開示の一実施例によるシフトレジスタユニットは、表示リセット信号に応答して前記第１の制御ノードをリセットするように配置される表示リセット回路をさらに含む。
【００１７】
例えば、本開示の一実施例によるシフトレジスタユニットにおいて、前記表示リセット回路は、第１５のトランジスタを含み、前記第１５のトランジスタのゲートが、前記表示リセット信号を受信するために表示リセット信号端子に接続されるように配置され、前記第１５のトランジスタの第１の極が、前記第１の制御ノードに接続されるように配置され、前記第１５のトランジスタの第２の極が、第３の電圧を受信するために第３の電圧端子に接続されるように配置される。
【００１８】
例えば、本開示の一実施例によるシフトレジスタユニットは、第１のクロック信号または前記表示入力信号に応答して前記第２の制御ノードのレベルを制御するように配置される第２の制御回路をさらに含む。
【００１９】
例えば、本開示の一実施例によるシフトレジスタユニットにおいて、前記第２の制御回路は、第１６のトランジスタと第１７のトランジスタとを含み、前記第１６のトランジスタのゲートが、前記第１のクロック信号を受信するために第１のクロック信号端子に接続されるように配置され、前記第１６のトランジスタの第１の極が、前記第２の制御ノードに接続されるように配置され、前記第１６のトランジスタの第２の極が、第３の電圧端子の第３の電圧を受信するように配置され、前記第１７のトランジスタのゲートが、前記表示入力信号を受信するために表示入力信号端子に接続されるように配置され、前記第１７のトランジスタの第１の極が、前記第２の制御ノードに接続されるように配置され、前記第１７のトランジスタの第２の極が、前記第３の電圧を受信するために前記第３の電圧端子に接続されるように配置される。
【００２０】
本開示の少なくとも１つの実施例は、本開示の任意の実施例に記載のシフトレジスタユニットを含むゲート駆動回路をさらに提供する。
【００２１】
例えば、本開示の一実施例によるゲート駆動回路において、４段ごとのシフトレジスタユニットが、同じ充電サブ回路、同じ補償サブ回路および同じ制御サブ回路を共有し、４ｎ−３段目のシフトレジスタユニットのランダム信号端子がランダム信号線に接続され、４ｎ−３段目のシフトレジスタユニットの第１のクロック信号端子が第１のクロック線に接続される（ただし、ｎは０より大きい整数である）。
【００２２】
例えば、本開示の一実施例によるゲート駆動回路は、第１のサブクロック信号線と、第２のサブクロック信号線と、第３のサブクロック信号線と第４のサブクロック信号線とをさらに含み、４ｎ−３段目のシフトレジスタユニットの第２のクロック信号端子が、前記第１のサブクロック信号線に接続され、４ｎ−２段目のシフトレジスタユニットの第２のクロック信号端子が、前記第２のサブクロック信号線に接続され、４ｎ−１段目のシフトレジスタユニットの第２のクロック信号端子が、前記第３のサブクロック信号線に接続され、４ｎ段目のシフトレジスタユニットの第２のクロック信号端子が、前記第４のサブクロック信号線に接続される（ただし、ｎは０より大きい整数である）。
【００２３】
例えば、本開示の一実施例によるゲート駆動回路において、ｎ＋１段目のシフトレジスタユニットのブランキング入力信号端子が、ｎ段目のシフトレジスタユニットのシフト信号出力端子に接続され、ｎ＋２段目のシフトレジスタユニットの表示入力信号端子が、ｎ段目のシフトレジスタユニットのシフト信号出力端子に接続され、ｎ段目のシフトレジスタユニットの表示リセット信号端子が、ｎ＋３段目のシフトレジスタユニットのシフト信号出力端子に接続される（ただし、ｎは０より大きい整数である）。
【００２４】
本開示の少なくとも１つの実施例は、本開示の任意の実施例に記載のシフトレジスタユニットまたは本開示の任意の実施例に記載のゲート駆動回路を含む表示装置をさらに提供する。
【００２５】
本開示の少なくとも１つの実施例は、本開示の任意の実施例に記載のシフトレジスタユニットの駆動方法をさらに提供し、１フレームの画像を処理するための表示期間とブランキング期間とを含み、前記表示期間は、前記表示入力回路が、前記表示入力信号に応答して前記表示プルアップ信号を前記第１の制御ノードに入力する第１の入力段階と、前記出力回路が、前記第１の制御ノードのレベルの制御で、前記複合出力信号を前記出力端子に出力する第１の出力段階と、を含み、前記ブランキング期間は、前記ブランキング入力回路が、前記ブランキング入力信号および前記ブランキング制御信号に基づいて前記ブランキングプルアップ信号を前記第１の制御ノードに入力し、前記ブランキング入力回路自体を補償する第２の入力段階と、前記出力回路が、前記第１の制御ノードのレベルの制御で、前記複合出力信号を前記出力端子に出力する第２の出力段階と、を含む。
【００２６】
本開示の実施形態の技術的解決手段をより明確に説明するために、実施形態の図面を以下に簡単に説明するが、以下の説明の図面は、本開示のいくつかの実施例にのみ関連しており、本開示を限定するものではないことは明らかであろう。
【図面の簡単な説明】
【００２７】
【図１】本開示のいくつかの実施例によるシフトレジスタユニットの概略ブロック図である。
【図２】本開示のいくつかの実施例によるシフトレジスタユニットのブランキング入力回路の概略ブロック図である。
【図３】本開示のいくつかの実施例による別のシフトレジスタユニットのブランキング入力回路の概略ブロック図である。
【図４】本開示のいくつかの実施例による別のシフトレジスタユニットの概略ブロック図である。
【図５】本開示のいくつかの実施例による別のシフトレジスタユニットの概略ブロック図である。
【図６】図４に示すシフトレジスタユニットの具体的な実装例の回路図である。
【図７】図５に示すシフトレジスタユニットの具体的な実装例の回路図である。
【図８】図５に示すシフトレジスタユニットの別の具体的な実装例の回路図である。
【図９Ａ】本開示のいくつかの実施例によるシフトレジスタユニットのブランキング入力回路の具体的な実装例の回路図である。
【図９Ｂ】本開示のいくつかの実施例によるシフトレジスタユニットのブランキング入力回路の具体的な実装例の回路図である。
【図９Ｃ】本開示のいくつかの実施例によるシフトレジスタユニットのブランキング入力回路の具体的な実装例の回路図である。
【図１０】本開示のいくつかの実施例によるシフトレジスタユニットの表示入力回路の具体的な実装例の回路図である。
【図１１】本開示のいくつかの実施例によるシフトレジスタユニットの第２の制御回路の具体的な実装例の回路図である。
【図１２】本開示のいくつかの実施例によるシフトレジスタユニットの信号タイミング図である。
【図１３】本開示のいくつかの実施例による別のシフトレジスタユニットの信号タイミング図である。
【図１４】図本開示のいくつかの実施例によるゲート駆動回路の概略ブロック図である。
【図１５Ａ】図１４に示すゲート駆動回路における隣接する４段シフトレジスタユニットのブランキング入力回路の具体的な実装例の回路図である。
【図１５Ｂ】図１４に示すゲート駆動回路における隣接する４段シフトレジスタユニットのブランキング入力回路の具体的な実装例の回路図である。
【図１５Ｃ】図１４に示すゲート駆動回路における隣接する４段シフトレジスタユニットのブランキング入力回路の具体的な実装例の回路図である。
【図１６】本開示のいくつかの実施例によるゲート駆動回路の信号タイミング図である。
【図１７】本開示のいくつかの実施例による表示装置の概略ブロック図である。
【発明を実施するための形態】
【００２８】
本開示の実施例の目的、技術的解決手段および利点をより明確にするために、本開示の実施例の技術的解決手段を本開示の実施例の図面と併せて以下に明確かつ完全に説明する。明らかに、記載された実施例は、すべての実施例ではなく、本開示の実施例の一部である。記載された本開示の実施例に基づいて、創造的な労力を必要とせずに当業者によって得られる他のすべての実施例は、本開示の保護の範囲内にある。
【００２９】
別段の定義がない限り、ここで使用される技術的または科学的な用語は、当業者によって理解される通常の意味であるものとする。本開示で使用される「第１」、「第２」および類似の用語は、順序、量、または重要性を示すものではなく、異なる成分を区別するためにのみ使用される。同様に、「含む」や「含有する」などの類似の単語は、その単語の前に現れる要素、または物体が他の要素または物体を除外することなくその単語の後に現れる要素または物体およびそれらの等価物をカバーすることを意味する。「接続 」や「連結」 などの類似の単語は、物理的または機械的な接続に限定されないが、直接的または間接的であるかどうかにかかわらず、電気的な接続を含むことができる。「上」、「下」、「左」、「右」などの用語は、相対的な位置関係を示すためのものに過ぎず、記載対象物の絶対位置が変化した場合には、それに応じて相対的な位置関係も変化してもよい。
【００３０】
一般的なＯＬＥＤ表示パネルでは、補償技術により表示品質を向上させる必要がある。ＯＬＥＤ表示パネルにおけるサブ画素ユニットを補償する場合、サブ画素ユニットに画素補償回路を設けて内部補償を行う外に、センシングトランジスタを設けることにより外部補償を行うこともできる。外部補償を行う時、シフトレジスタユニットからなるゲート駆動回路が、走査トランジスタ用の駆動信号とセンストランジスタ用の駆動信号をそれぞれ表示パネルにおけるサブ画素ユニットに供給する必要があり、例えば、１フレームの表示期間において走査トランジスタ用の走査駆動信号（すなわち、表示出力信号）が供給され、１フレームのブランキング期間においてセンストランジスタ用のセンス駆動信号（すなわち、ブランキング出力信号）が供給される。
【００３１】
ＩＣの設計で、チップ面積がチップのコストに影響を与える主な要因であり、いかにチップ面積を効果的に削減するかは、技術開発者にとって大きな検討事項である。ＯＬＥＤ表示パネルにおいて、ゲート駆動回路のシフトレジスタユニットは、一般的に、検出ユニット（sense unit）と、表示ユニット（scan unit）と、両者の複合パルスを出力する接続ユニット（ゲート回路またはHiz回路）とを含む。前記３部を含む回路構成により、シフトレジスタユニットは、幅とタイミングの異なる２つの波形からなる複合波形の出力パルスを出力することができ、走査トランジスタに表示出力信号を、センストランジスタにブランキング出力信号を、それぞれ供給することができる。しかしながら、上記シフトレジスタユニットは、回路構成が複雑でサイズが大きいため、高解像度や狭いベゼルの実現に寄与せず、さらに、チップ面積を小さくしてコストダウンを図ることにも寄与しない。
【００３２】
また、シフトレジスタユニットおよびシフトレジスタユニットを含むゲート駆動回路のサイズをさらに小さくするために、例えば、１フレームのブランキング期間のブランキング出力信号と表示期間の表示出力信号とが同一の出力回路を介して出力されるように、検出ユニットと表示ユニットと接続ユニットとを一体化して、回路構成を簡素化することができる。しかしながら、一体化した回路では、ブランキング期間において第１の制御ノード（例えばプルアップノード）に対してレベル制御（例えばプルアップ）を行う場合、複数のトランジスタからなる回路で当該機能を実現しているため、閾値電圧の損失が大きくなり、それによって、プルアップノードの電位に影響を与え、例えば、プルアップノードの電位が所定の高電位に達することができず、さらに、ブランキング出力信号の出力に影響を与えてしまう。また、ゲート駆動回路では、一般的にシーケンシャル走査により外部補償を行うが、１ラインずつ補償を長時間に行うと、例えば表示処理中に走査線が１ラインずつ移動し補償時間の違いによる異なる領域間の輝度差が大きくなったなどの問題が生じる。
【００３３】
本開示の少なくとも１つの実施例は、シフトレジスタユニットおよびその駆動方法、ゲート駆動回路および表示装置を提供し、当該シフトレジスタユニットは、簡単な回路構成で、ブランキング期間においてブランキング入力回路により第１の制御ノード（例えばプルアップノード）のレベル制御が行われた際の閾値電圧の損失を改善し、第１の制御ノードの電位に影響を与えないようにし、それによって、ブランキング出力信号の精度を向上させることができる。
【００３４】
本開示の実施例を、添付の図面を参照して以下に詳細に説明する。異なる図面での同じ参照番号は、説明した同じ要素を参照することに注意すべきである。
【００３５】
本開示の少なくとも１つの実施例は、シフトレジスタユニットを提供し、当該シフトレジスタユニットは、ブランキング入力回路、表示入力回路および出力回路を含む。ブランキング入力回路は、ブランキング入力信号およびブランキング制御信号に基づいてブランキング期間においてブランキングプルアップ信号を第１の制御ノードに入力し、ブランキング入力回路自体を補償するように配置される。表示入力回路は、表示入力信号に応答して表示期間において表示プルアップ信号を第１の制御ノードに入力するように配置される。出力回路は、第１の制御ノードのレベルの制御で、複合出力信号を出力端子に出力するように配置される。
【００３６】
図１は、本開示のいくつかの実施例によるシフトレジスタユニットの概略ブロック図である。図１を参照し、当該シフトレジスタユニット１０は、ブランキング入力回路１００、表示入力回路２００および出力回路３００を含む。例えば、いくつかの例では、シフトレジスタユニット１０は、ノイズ低減回路４００および第１の制御回路５００をさらに含む。前記複数のシフトレジスタユニット１０をカスケードすることにより、本開示の任意の実施例によるゲート駆動回路を構築することができる。
【００３７】
ブランキング入力回路１００は、ブランキング入力信号およびブランキング制御信号に基づいてブランキング期間においてブランキングプルアップ信号を第１の制御ノード（例えばプルアップノードＱ）に入力し、ブランキング入力回路１００自体を補償するように配置される。例えば、ブランキング入力回路１００は、ブランキング入力信号端子ＳＴＵ１、ブランキング制御信号端子Ｂｃｏｎ、ブランキングプルアップ信号端子Ｂｌａ＿ｕｐ、およびプルアップノードＱに電気的に接続される。例えば、ブランキング入力回路１００が、第１のノードＮ１および第２のノードＮ２（図１には示されず）をさらに含み、ブランキング入力回路１００が、ブランキング入力信号端子ＳＴＵ１から供給されるブランキング入力信号と、ブランキング制御信号端子Ｂｃｏｎから供給されるブランキング制御信号とに応答して、第１のノードＮ１を充電し、第１のノードＮ１のレベルを補償するとともに、第２のノードＮ２のレベルを結合制御することによって、第２のノードＮ２のレベルの制御でブランキングプルアップ信号端子Ｂｌａ＿ｕｐから供給されるブランキングプルアップ信号をプルアップノードＱに入力し、プルアップノードＱを充電してハイレベルにする。
【００３８】
なお、本開示の実施例では、１フレームのブランキング期間においてブランキング出力信号を出力することを実現するために、シフトレジスタユニット１０にブランキング入力回路１００が設けられる。ブランキング入力回路１００における「ブランキング」という用語は、当該回路がブランキング期間に関連することを意味するに過ぎず、ブランキング期間中のみ動作することに限定されるものではなく、以下の各実施例は同様であり、説明を省略する。例えば、ブランキング入力回路１００は、表示期間において第１のノードＮ１を充電し、ブランキング期間まで第１のノードＮ１のハイレベルを維持し、ブランキング入力回路１００は、ブランキング期間において第１のノードＮ１のレベルを補償し、第２のノードＮ２のレベルを結合制御するとともに、プルアップノードＱを充電してハイレベルにする。
【００３９】
例えば、ブランキング入力回路１００を複数のトランジスタとして実装し、プルアップノードＱの充電中に第１のノードＮ１のレベルを補償し、第２のノードＮ２のレベルを結合制御することで、複数のトランジスタで発生する閾値電圧の損失を補償でき、第２のノードＮ２のレベルが所定値（例えば、所定のハイレベル）になるようにし、それによって、第２のノードＮ２のレベルの制御でプルアップノードＱのレベルが所定値（例えば、所定のハイレベル）になるようにし、プルアップノードＱのレベルに影響を与える閾値電圧の損失を回避することができる。
【００４０】
例えば、ブランキング制御信号としてランダム信号を用いてもよい。例えば、ランダム信号は、別途に設置されたランダム信号発生回路（例えばＦＰＧＡ）から供給される。複数のシフトレジスタユニット１０がゲート駆動回路としてカスケードされる場合、当該ゲート駆動回路に供給されるランダム信号は、１ラインずつスキャンのタイミングではなく、ランダムまたはそれ以外の規則的なタイミングであるため、ランダム検出機能、すなわち、任意のフレームにおける任意のラインの画素回路の補償検出を実現することができる。したがって、当該ゲート駆動回路がランダム信号の制御でブランキング出力信号を出力して画素回路を外部補償する場合には、ランダム検出機能により、画面に現れるスキャンラインや輝度のずれを解消することができる。
【００４１】
表示入力回路２００は、表示入力信号に応答して表示期間において表示プルアップ信号を第１の制御ノード（例えばプルアップノードＱ）に出力するように配置される。例えば、表示入力回路２００は、表示入力信号端子STU２、表示プルアップ信号端子Dis＿up、およびプルアップノードＱに電気的に接続されており、表示入力信号端子STU２から供給される表示入力信号の制御でオンされ、表示プルアップ信号端子Dis＿upとプルアップノードＱとが電気的に接続され、それによって、表示プルアップ信号端子Dis＿upから供給される表示プルアップ信号がプルアップノードＱに入力され、プルアップノードＱがハイレベルにプルアップされるように配置される。
【００４２】
出力回路３００は、第１の制御ノード（例えばプルアップノードＱ）のレベルの制御で、複合出力信号を出力端子OPに出力するように配置される。例えば、出力回路３００は、プルアップノードＱ、複合出力信号端子Com、および出力端子OPに電気的に接続されており、プルアップノードＱのレベルの制御でオンされ、複合出力信号端子Comから供給される複合出力信号が出力端子OPに出力されるように配置される。例えば、出力端子OPの出力信号は、表示出力信号およびブランキング出力信号を含んでもよく、ここで、表示出力信号およびブランキング出力信号が、幅とタイミングが異なる相互に独立した２つの波形であってもよい。例えば、表示期間において、出力回路３００は、画素ユニット中の走査トランジスタを駆動するために、プルアップノードＱのレベルの制御で出力端子OPを介して表示出力信号を出力することにより表示を行うが、ブランキング期間において、出力回路３００は、画素ユニット中のセンシングトランジスタを駆動するために、プルアップノードＱのレベルの制御で出力端子OPを介してブランキング出力信号を出力することにより、補償検出を行う。
【００４３】
ノイズ低減回路４００は、第２の制御ノード（例えばプルダウンノードＱB）のレベルの制御で、第１の制御ノード（例えばプルアップノードＱ）および出力端子OPに対してノイズ低減を実行するように配置される。例えば、ノイズ低減回路４００は、プルダウンノードＱB、プルアップノードＱおよび出力端子OPに接続されており、プルダウンノードＱBのレベルの制御で、プルアップノードＱおよび出力端子OPが別途設けられた電圧端子（例えば、低電圧端子）に電気的に接続され、それによって、プルアップノードＱおよび出力端子OPが非動作レベル（例えば、ローレベル）にプルダウンされ、ノイズ低減が実現されるように配置される。
【００４４】
第１の制御回路５００は、第１の制御ノード（例えばプルアップノードＱ）のレベルの制御で、第２の制御ノード（例えばプルダウンノードＱB）のレベルを制御するように配置される。例えば、第１の制御回路５００は、プルアップノードＱおよびプルダウンノードＱBに電気的に接続されており、プルアップノードＱがハイレベルであるときにプルダウンノードＱBをローレベルにプルダウンさせ、プルアップノードＱがローレベルであるときにプルダウンノードＱBをハイレベルにプルアップさせるように配置される。例えば、第１の制御回路５００は、反転回路であってもよい。
【００４５】
図２は、本開示のいくつかの実施例によるシフトレジスタユニットのブランキング入力回路の概略ブロック図である。図２を参照し、ブランキング入力回路１００は、充電サブ回路１１０、補償サブ回路１２０および絶縁サブ回路１３０を含む。
【００４６】
充電サブ回路１１０は、ブランキング制御信号に応答してブランキング入力信号を第１のノードＮ１に入力するように配置される。例えば、充電サブ回路１１０は、ブランキング入力信号端子ＳＴＵ１、ブランキング制御信号端子Ｂｃｏｎおよび第１のノードＮ１に接続されており、ブランキング制御信号端子Ｂｃｏｎから供給されるブランキング制御信号の制御でオンされ、ブランキング入力信号端子ＳＴＵ１と第１のノードＮ１とが電気的に接続され、それによって、ブランキング入力信号が第１のノードＮ１に入力されるように配置される。例えば、いくつかの例では、充電サブ回路１１０は、ブランキング制御信号の制御でオンされ、ブランキング入力信号がこの時点でハイレベルにあり、それによって、第１のノードＮ１を充電し、第１のノードＮ１をハイレベルにプルアップさせる。
【００４７】
補償サブ回路１２０は、充電サブ回路１１０に入力されたブランキング入力信号を記憶し、第１のクロック信号に応答して第１のノードＮ１のレベルを補償するとともに、第２のノードＮ２のレベルを結合制御するように配置される。例えば、補償サブ回路１２０は、第１のノードＮ１、第２のノードＮ２および第１のクロック信号端子CLKAに接続されており、第１のノードＮ１に書き込まれたブランキング入力信号を記憶し、第１のクロック信号端子CLKAから供給される第１のクロック信号のレベルが（例えば、ローレベルからハイレベルへ）変化したとき、第１のノードＮ１のレベルを補償し（例えば、第１のノードＮ１のレベルをさらに第１のレベルまでプルアップさせ）、それによって、第２のノードＮ２のレベルを結合制御するように配置される。例えば、補償サブ回路１２０は、第１のノードＮ１の第１のレベルの制御で十分にオンされ、第１のクロック信号が第２のノードＮ２に十分に書き込まれるようにする。例えば、いくつかの例では、第１のクロック信号が第２のノードＮ２に十分に書き込まれるため、第２のノードＮ２のレベルが、この時点での第１のクロック信号のハイレベルに等しい、すなわち、第２のノードＮ２のレベルが所定値に達する。もちろん、本開示の実施例はこれに限定されるものではなく、絶縁サブ回路１３０がオン、または十分にオンされるように制御されば、第２のノードＮ２のレベルが、第１のクロック信号のハイレベルよりもわずかに低くてもよい。
【００４８】
絶縁サブ回路１３０は、第２のノードＮ２のレベルの制御で、ブランキングプルアップ信号を第１の制御ノード（例えばプルアップノードＱ）に入力するように配置される。例えば、絶縁サブ回路１３０は、第２のノードＮ２、プルアップノードＱおよびブランキングプルアップ信号端子Ｂｌａ＿ｕｐに接続されており、第２のノードＮ２のレベルの制御でオンされ、ブランキングプルアップ信号端子Ｂｌａ＿ｕｐとプルアップノードＱとが電気的に接続され、それによって、ブランキングプルアップ信号端子Ｂｌａ＿ｕｐから供給されるブランキングプルアップ信号がプルアップノードＱに入力されるように配置される。例えば、いくつかの例では、絶縁サブ回路１３０は、第２のノードＮ２のレベルの制御でオンされ、ブランキングプルアップ信号がこの時点でハイレベルにあり、それによって、プルアップノードＱを充電し、プルアップノードＱをハイレベルにプルアップさせる。例えば、補償サブ回路１２０の作用により、第２のノードＮ２のレベルが所定値に達し、それによって、絶縁サブ回路１３０は十分にオンされ、ブランキングプルアップ信号のハイレベルがプルアップノードＱに十分に書き込まれるようにし、さらに、プルアップノードＱのレベルを所定値に達させる。
【００４９】
以上のように、ブランキング期間においてブランキング入力回路１００によってプルアップノードＱがプルアップされたときの閾値電圧の損失を改善し、プルアップノードＱの電位に影響を与えないようにすることができ、それによって、ブランキング出力信号の精度を向上させることができる。
【００５０】
図３は、本開示のいくつかの実施例による別のシフトレジスタユニットのブランキング入力回路の概略ブロック図である。図３を参照し、当該実施例では、ブランキング入力回路１００は、制御サブ回路１４０をさらに含み、他の構造が、図２に示すブランキング入力回路１００と本質的に同じである。制御サブ回路１４０は、第２の制御ノード（例えばプルダウンノードＱB）のレベルの制御で、第２のノードＮ２のレベルを制御（例えばプルダウン）するように配置される。例えば、制御サブ回路１４０は、第２のノードＮ２およびプルダウンノードＱBに接続されており、プルダウンノードＱBのレベルの制御でオンされ、第２のノードＮ２が別途設けられた電圧端子（例えば、低電圧端子）に電気的に接続され、それによって、第２のノードＮ２がローレベルにプルダウンされるように配置される。なお、本開示の実施例では、制御サブ回路１４０は、プルダウンノードＱBとの接続に限定されるものではなく、別途設けられたクロック信号端子または他の適用可能な信号端子に接続され、クロック信号または他の適用可能な信号の制御で第２のノードＮ２がプルダウンされるようにしてもよい。
【００５１】
制御サブ回路１４０を設置することで、第２のノードＮ２がローレベルを必要とするときには常にローレベルを維持することができるので、ブランキングプルアップ信号がプルアップノードＱに影響を与えないように、絶縁サブ回路１３０を確実に閉状態にすることができる。例えば、いくつかの例では、表示期間において、制御サブ回路１４０によって第２のノードＮ２をプルダウンさせ、ブランキングプルアップ信号がプルアップノードＱの電位に影響を与えないようにし、それによって、正常な表示機能を実現することができる。
【００５２】
なお、本開示の実施例では、ブランキング入力回路１００は、対応する機能が達成されば、前述の充電サブ回路１１０、補償サブ回路１２０、絶縁サブ回路１３０、および制御サブ回路１４０に限定されない任意の適用可能なサブ回路を含んでもよい。
【００５３】
図４は、本開示のいくつかの実施例による別のシフトレジスタユニットの概略ブロック図である。図４を参照し、当該実施例では、シフトレジスタユニット１０は、ブランキングリセット回路６００および表示リセット回路７００をさらに含み、他の構造が、図１に示すシフトレジスタユニット１０と本質的に同じである。
【００５４】
ブランキングリセット回路６００は、ブランキングリセット信号に応答して第１の制御ノード（例えばプルアップノードＱ）をリセットするように配置される。例えば、ブランキングリセット回路６００は、ブランキングリセット信号端子TRSTおよびプルアップノードＱに接続されており、ブランキングリセット信号端子TRSTから供給されるブランキングリセット信号の制御でオンされ、プルアップノードＱが別途設けられた電圧端子（例えば、低電圧端子）に電気的に接続され、それによって、プルアップノードＱがリセットされるように配置される。例えば、ブランキング期間において、出力回路３００が信号出力を終了すると、ブランキングリセット回路６００によりプルアップノードＱがリセットされる。なお、本開示の実施例では、ブランキングリセット回路６００における「ブランキング」とは、当該回路がブランキング期間に関連することを意味するに過ぎず、ブランキング期間中のみ動作することに限定されるものではなく、以下の各実施例は同様であり、説明を省略する。
【００５５】
表示リセット回路７００は、表示リセット信号に応答して第１の制御ノード（例えばプルアップノードＱ）をリセットするように配置される。例えば、表示リセット回路７００は、表示リセット信号端子STDおよびプルアップノードＱに接続されており、表示リセット信号端子STDから供給される表示リセット信号の制御でオンされ、プルアップノードＱが別途設けられた電圧端子（例えば、低電圧端子）に電気的に接続され、それによって、プルアップノードＱがリセットされるように配置される。例えば、表示期間において、出力回路３００が信号出力を終了すると、表示リセット回路７００によりプルアップノードＱがリセットされる。
【００５６】
図５は、本開示のいくつかの実施例による別のシフトレジスタユニットの概略ブロック図である。図５を参照し、当該実施例では、シフトレジスタユニット１０は、第２の制御回路８００をさらに含み、他の構造が、図４に示すシフトレジスタユニット１０と本質的に同じである。第２の制御回路８００は、第１のクロック信号または表示入力信号に応答して第２の制御ノード（例えばプルダウンノードＱB）のレベルを制御するように配置される。例えば、第２の制御回路８００は、第１のクロック信号端子CLKA、表示入力信号端子STU２およびプルダウンノードＱBに接続されており、第１のクロック信号端子CLKAから供給される第１のクロック信号または表示入力信号端子STU２から供給される表示入力信号の制御でオンされ、プルダウンノードＱBが別途設けられた電圧端子（例えば、低電圧端子）に電気的に接続され、それによって、プルダウンノードＱBがローレベルにプルダウンされるように配置される。
【００５７】
例えば、ブランキング期間において、第２の制御回路８００は、第１のクロック信号に応答してプルダウンノードＱBをプルダウンさせる。表示期間において、第２の制御回路８００は、表示入力信号に応答してプルダウンノードＱBをプルダウンさせる。もちろん、本開示の実施例はこれに限定されるものではなく、第２の制御回路８００は、ブランキング期間中または表示期間においてのみプルダウンノードＱBをプルダウンさせるようにしてもよい。第２の制御回路８００を設けることで、プルダウンノードＱBがローレベルとなるようにすることができ、ブランキング入力回路１００または表示入力回路２００がプルアップノードＱにハイレベルを書き込むことに寄与し、プルアップノードＱのレベルが所定値に達するようにすることができるので、トランジスタの閾値電圧のドリフト後に出力信号に影響を与えることを防止し、回路の信頼性を向上させることができる。
【００５８】
図６は、図４に示すシフトレジスタユニットの具体的な実装例の回路図である。以下では、各トランジスタがＮ型トランジスタである場合を例に挙げて説明するが、これは本開示の実施例を限定するものではない。
【００５９】
図６を参照し、当該シフトレジスタユニット１０は、第１〜第１５のトランジスタＭ１〜Ｍ１５を含み、さらに、第１のコンデンサC１および第２のコンデンサC２を含む。
【００６０】
ブランキング入力回路１００は、充電サブ回路１１０と、補償サブ回路１２０と絶縁サブ回路１３０と、制御サブ回路１４０とを含む。充電サブ回路１１０は、第１のトランジスタＭ１として実装されてもよい。第１のトランジスタＭ１のゲートは、ランダム信号を受信するためにランダム信号端子OEに接続されるように配置され（ここでは、ランダム信号端子OEを前記ブランキング制御信号端子Ｂｃｏｎとし、ランダム信号を前記ブランキング制御信号とする）、第１のトランジスタＭ１の第１の極は、ブランキング入力信号を受信するためにブランキング入力信号端子ＳＴＵ１に接続されるように配置され、第１のトランジスタＭ１の第２の極は、第１のノードＮ１に接続されるように配置される。ランダム信号が有効レベル（例えば、ハイレベル）になると、第１のトランジスタＭ１がオンされ、それによって、ブランキング入力信号を第１のノードＮ１に書き込む。例えば、このときのブランキング入力信号をハイレベルにして、第１のノードＮ１を充電する。
【００６１】
補償サブ回路１２０は、第２のトランジスタＭ２および第１のコンデンサC１として実装されてもよい。第２のトランジスタＭ２のゲートが、第１のノードＮ１に接続されるように配置され、第２のトランジスタＭ２の第１の極が、第１のクロック信号を受信するために第１のクロック信号端子CLKAに接続されるように配置され、第２のトランジスタＭ２の第２の極が、第２のノードＮ２に接続されるように配置される。第１のコンデンサC１の第１の極が、第１のノードＮ１に接続されるように配置され、第１のコンデンサC１の第２の極が、第２のノードＮ２に接続されるように配置される。ブランキング入力信号が第１のノードＮ１に書き込まれると、第１のノードＮ１がハイレベルに充電され、第１のコンデンサC１は、後続の段階で使用するために、当該ハイレベルを記憶して、第１のノードＮ１をハイレベルに維持する。そして、第２のトランジスタＭ２がオンされ、第１のクロック信号を第２のノードＮ２に書き込む。第１のクロック信号がローレベルからハイレベルに変化すると、第１のコンデンサC１のブートストラップ効果により、第１のノードＮ１のレベルがさらに第１のレベルに上昇するので、第２のトランジスタＭ２が十分にオンされ、それによって、第１のクロック信号のハイレベルが第２のノードＮ２に十分に書き込まれるようにし、第２のノードＮ２のレベルを所定値に達させ、例えば、第１のクロック信号のハイレベルに等しくする。
【００６２】
絶縁サブ回路１３０は、第３のトランジスタＭ３として実装されてもよい。第３のトランジスタＭ３のゲートが、第２のノードＮ２に接続されるように配置され、第３のトランジスタＭ３の第１の極が、第１の電圧を受信するために第１の電圧端子VDDに接続されるように配置され（ここでは、第１の電圧端子VDDがブランキングプルアップ信号端子Ｂｌａ＿ｕｐに対応し、第１の電圧をブランキングプルアップ信号とする）、第３のトランジスタＭ３の第２の極は、第１の制御ノード（例えばプルアップノードＱ）に接続されるように配置される。第２のノードＮ２がハイレベル（例えば、当該ハイレベルが所定値に達する）になると、第３のトランジスタＭ３は十分またはほぼ十分にオンされ、第１の電圧をプルアップノードＱに書き込み、それによって、プルアップノードＱのレベルをハイレベルにする。
【００６３】
制御サブ回路１４０は、第４のトランジスタＭ４として実装されてもよい。第４のトランジスタＭ４のゲートが、第２の制御ノード（例えばプルダウンノードＱB）に接続されるように配置され、第４のトランジスタＭ４の第１の極が、第２のノードＮ２に接続されるように配置され、第４のトランジスタＭ４の第２の極が、第２の電圧を受信するために第２の電圧端子VGL２に接続されるように配置される。プルダウンノードＱBがハイレベルになると、第４のトランジスタＭ４がオンされ、第２のノードＮ２をローレベルにプルダウンさせ、それによって、第３のトランジスタＭ３が確実にオフされ、表示期間においてブランキングプルアップ信号（例えば、第１の電圧端子ＶＤＤの第１の電圧）がプルアップノードＱに影響を与えないようにする。
【００６４】
例えば、第１の電圧端子VDDが、第１の電圧としての直流ハイレベル信号を供給するように配置され、第２の電圧端子VGL２が、第２の電圧としての直流ローレベル信号を供給するように配置され、例えば接地される。以下の各実施例は同様であり、説明を省略する。
【００６５】
表示入力回路２００は、第５のトランジスタＭ５として実装されてもよい。第５のトランジスタＭ５のゲートが、表示入力信号を受信するために表示入力信号端子STU２に接続されるように配置され、第５のトランジスタＭ５の第１の極が、第１の電圧を受信するために第１の電圧端子VDDに接続されるように配置され（ここでは、第１の電圧端子VDDが表示プルアップ信号端子Dis＿upに対応し、第１の電圧を表示プルアップ信号とする）、第５のトランジスタＭ５の第２の極は、第１の制御ノード（例えばプルアップノードＱ）に接続されるように配置される。表示入力信号が有効レベル（例えば、ハイレベル）になると、第５のトランジスタＭ５がオンされ、それによって、第１の電圧をプルアップノードＱに書き込み、プルアップノードＱをハイレベルにする。
【００６６】
例えば、いくつかの例では、出力回路３００の出力端子OPは、当該シフトレジスタユニット１０の駆動能力を向上させるために、少なくとも１つのシフト信号出力端子CRおよび少なくとも１つの画素走査信号出力端子Outを含む。例えば、シフト信号出力端子CRが、次段のシフトレジスタユニット１０にブランキング入力信号を供給するために使用され、画素走査信号出力端子Outが、画素回路に駆動信号を供給するために使用される。シフト信号出力端子CRと画素走査信号出力端子Outの出力信号とが同じである。
【００６７】
出力回路３００は、第６のトランジスタＭ６、第７のトランジスタＭ７および第２のコンデンサC２として実装されてもよい。第６のトランジスタＭ６のゲートが、第１の制御ノード（例えばプルアップノードＱ）に接続されるように配置され、第６のトランジスタＭ６の第１の極が、第２のクロック信号を受信するために第２のクロック信号端子CLKBに接続されるように配置され（ここでは、第２のクロック信号端子CLKBが複合出力信号端子Comに対応し、第２のクロック信号を複合出力信号とする）、第６のトランジスタＭ６の第２の極が、シフト信号出力端子CRに接続されるように配置される。第７のトランジスタＭ７のゲートが、第１の制御ノード（例えばプルアップノードＱ）に接続されるように配置され、第７のトランジスタＭ７の第１の極が、複合出力信号として第２のクロック信号を受信するために第２のクロック信号端子CLKBに接続されるように配置され、第７のトランジスタＭ７の第２の極が、画素走査信号出力端子Outに接続されるように配置される。第２のコンデンサC２の第１の極が、第１の制御ノード（例えばプルアップノードＱ）に接続されるように配置され、第２のコンデンサC２の第２の極が、第６のトランジスタＭ６の第２の極に接続されるように配置される。もちろん、本開示の実施例はこれに限定されるものではなく、例えば、他の例では、第２のコンデンサC２の第２の極は、第７のトランジスタＭ７の第２の極に接続されてもよい。プルアップノードＱが有効レベル（例えば、ハイレベル）になると、第６のトランジスタＭ６および第７のトランジスタＭ７がすべてオンされ、それによって、第２のクロック信号をそれぞれシフト信号出力端子CRおよび画素走査信号出力端子Outに出力する。
【００６８】
ノイズ低減回路４００は、第８のトランジスタＭ８、第９のトランジスタＭ９および第１０のトランジスタＭ１０として実装されてもよい。第８のトランジスタＭ８のゲートが、第２の制御ノード（例えばプルダウンノードＱB）に接続されるように配置され、第８のトランジスタＭ８の第１の極が、第１の制御ノード（例えばプルアップノードＱ）に接続されるように配置され、第８のトランジスタＭ８の第２の極が、第３の電圧を受信するために第３の電圧端子VGL１に接続されるように配置される。第９のトランジスタＭ９のゲートが、第２の制御ノード（例えばプルダウンノードＱB）に接続されるように配置され、第９のトランジスタＭ９の第１の極が、シフト信号出力端子CRに接続されるように配置され、第９のトランジスタＭ９の第２の極が、第３の電圧を受信するために第３の電圧端子VGL１に接続されるように配置される。第１０のトランジスタＭ１０のゲートが、第２の制御ノード（例えばプルダウンノードＱB）に接続されるように配置され、第１０のトランジスタＭ１０の第１の極が、画素走査信号出力端子Outに接続されるように配置され、第１０のトランジスタＭ１０の第２の極が、第４の電圧を受信するために第４の電圧端子に接続されるように配置される（ここでは、第２の電圧端子VGL２を第４の電圧端子とし、第２の電圧を第４の電圧とする）。
【００６９】
例えば、第３の電圧端子VGL１は、第３の電圧という直流ローレベル信号を供給するように配置され、例えば接地され、以下の各実施例は同様であり、説明を省略する。例えば、いくつかの例では、第３の電圧端子VGL１における第３の電圧が、第２の電圧端子VGL２における第２の電圧よりも低く、他の例では、第３の電圧端子VGL１における第３の電圧が、第２の電圧端子VGL２における第２の電圧と等しい。第３の電圧と第２の電圧とが、同じであっても異なってもよく、実際のニーズに応じて適宜決定することができる。
【００７０】
プルダウンノードＱBが有効レベル（例えば、ハイレベル）になると、第８のトランジスタＭ８、第９のトランジスタＭ９および第１０のトランジスタＭ１０がすべてオンされ、プルアップノードＱおよびシフト信号出力端子CRが第３の電圧端子VGL１に電気的に接続されるようにし、画素走査信号出力端子Outが第２の電圧端子VGL２に電気的に接続されるようにし、それによって、プルアップノードＱ、シフト信号出力端子CRおよび画素走査信号出力端子Outに対してノイズ低減を実行する。なお、本開示の実施例では、シフト信号出力端子CRおよび／または画素走査信号出力端子Outが複数ある場合、複数のシフト信号出力端子CRおよび／または画素走査信号出力端子Outのノイズ低減のため、ノイズ低減回路４００はまた、シフト信号出力端子CRおよび／または画素走査信号出力端子Outに対応に接続された複数のトランジスタを含む。
【００７１】
第１の制御回路５００は、第１１のトランジスタＭ１１、第１２のトランジスタＭ１２および第１３のトランジスタＭ１３として実装されてもよい。第１１のトランジスタＭ１１のゲートが、第１の極に接続されており、第５の電圧を受信するために第５の電圧端子VDD＿Aに接続されるように配置され、第１１のトランジスタＭ１１の第２の極が、第２の制御ノード（例えばプルダウンノードＱB）に接続されるように配置される。第１２のトランジスタＭ１２のゲートが、第１の極に接続されており、第６の電圧を受信するために第６の電圧端子VDD＿Bに接続されるように配置され、第１２のトランジスタＭ１２の第２の極が、第２の制御ノード（例えばプルダウンノードＱB）に接続されるように配置される。第１３のトランジスタＭ１３のゲートが、第１の制御ノード（例えばプルアップノードＱ）に接続されるように配置され、第１３のトランジスタＭ１３の第１の極が、第２の制御ノード（例えばプルダウンノードＱB）に接続されるように配置され、第１３のトランジスタＭ１３の第２の極が、第３の電圧を受信するために第３の電圧端子VGL１に接続されるように配置される。
【００７２】
例えば、いくつかの例では、第５の電圧端子ＶＤＤ＿Ａと第６の電圧端子ＶＤＤ＿Ｂは、直流ハイレベル信号を交互に供給するように配置され、それによって、第１１のトランジスタＭ１１と第１２のトランジスタＭ１２が交互にオンされ、長期的なトランジスタのオンによる性能ドリフトを回避することができる。例えば、第５の電圧端子VDD＿Aがハイレベル信号を供給し、第６の電圧端子VDD＿Bがローレベル信号を供給すると、第１１のトランジスタＭ１１がオンされ、第１２のトランジスタＭ１２はオフされる。第６の電圧端子VDD＿Bがハイレベル信号を供給し、第５の電圧端子VDD＿Aがローレベル信号を供給すると、第１２のトランジスタＭ１２がオンされ、第１１のトランジスタＭ１１がオフされる。例えば、第５の電圧端子VDD＿Aから供給される信号を第５の電圧とし、第６の電圧端子VDD＿Bから供給される信号を第６の電圧とし、以下の各実施例は同様であり、説明を省略する。
【００７３】
プルアップノードＱが有効レベル（例えば、ハイレベル）になると、第１３のトランジスタＭ１３がオンされ、第１３のトランジスタＭ１３とオンされた第１１のトランジスタＭ１１または第１２のトランジスタＭ１２とのチャネル幅長比を設けることで、プルダウンノードＱBをローレベルにプルダウンさせることができる。プルアップノードＱがローレベルになると、第１３のトランジスタＭ１３がオフされ、この場合、オンされた第１１のトランジスタＭ１１または第１２のトランジスタＭ１２は、第５の電圧端子VDD＿Aまたは第６の電圧端子VDD＿Bから供給されるハイレベル信号をプルダウンノードＱBに書き込み、プルダウンノードＱBをハイレベルにプルアップさせる。
【００７４】
ブランキングリセット回路６００は、第１４のトランジスタＭ１４として実装されてもよい。第１４のトランジスタＭ１４のゲートは、ブランキングリセット信号を受信するためにブランキングリセット信号端子TRSTに接続されるように配置され、第１４のトランジスタＭ１４の第１の極は、第１の制御ノード（例えばプルアップノードＱ）に接続されるように配置され、第１４のトランジスタＭ１４の第２の極は、第３の電圧を受信するために第３の電圧端子VGL１に接続されるように配置される。例えば、ブランキング期間において、ブランキングリセット信号が有効レベル（例えば、ハイレベル）になると、第１４のトランジスタＭ１４はオンされ、プルアップノードＱが第３の電圧端子VGL１に電気的に接続されるようにし、それによって、プルアップノードＱをリセットする。
【００７５】
表示リセット回路７００は、第１５のトランジスタＭ１５として実装されてもよい。第１５のトランジスタＭ１５のゲートは、表示リセット信号を受信するために表示リセット信号端子STDに接続されるように配置され、第１５のトランジスタＭ１５の第１の極は、第１の制御ノード（例えばプルアップノードＱ）に接続されるように配置され、第１５のトランジスタＭ１５の第２の極は、第３の電圧を受信するために第３の電圧端子VGL１に接続されるように配置される。例えば、表示期間において、表示リセット信号が有効レベル（例えば、ハイレベル）になると、第１５のトランジスタＭ１５はオンされ、プルアップノードＱが第３の電圧端子VGL１に電気的に接続されるようにし、それによって、プルアップノードＱをリセットする。
【００７６】
図７は、図５に示すシフトレジスタユニットの具体的な実装例の回路図である。図７を参照し、当該シフトレジスタユニット１０は、第１〜第１７のトランジスタＭ１〜Ｍ１７を含み、第１のコンデンサC１および第２のコンデンサC２をさらに含む。第１〜第１５のトランジスタＭ１〜Ｍ１５、第１のコンデンサC１および第２のコンデンサC２の接続は、図６に示すシフトレジスタユニット１０と本質的に同じであり、ここで説明を省略する。
【００７７】
第２の制御回路８００は、第１６のトランジスタＭ１６および第１７のトランジスタＭ１７として実装されてもよい。第１６のトランジスタＭ１６のゲートは、第１のクロック信号を受信するために第１のクロック信号端子CLKAに接続されるように配置され、第１６のトランジスタＭ１６の第１の極は、第２の制御ノード（例えばプルダウンノードＱB）に接続されるように配置され、第１６のトランジスタＭ１６の第２の極は、第３の電圧を受信するために第３の電圧端子VGL１に接続されるように配置される。第１７のトランジスタＭ１７のゲートは、表示入力信号を受信するために表示入力信号端子STU２に接続されるように配置され、第１７のトランジスタＭ１７の第１の極は、第２の制御ノード（例えばプルダウンノードＱB）に接続されるように配置され、第１７のトランジスタＭ１７の第２の極は、第３の電圧を受信するために第３の電圧端子VGL１に接続されるように配置される。ブランキング期間において、第１のクロック信号が有効レベル（例えば、ハイレベル）になると、第１６のトランジスタＭ１６がオンされ、プルダウンノードＱBが第３の電圧端子VGL１に電気的に接続されるようにし、それによって、プルダウンノードＱBをローレベルにプルダウンさせる。表示期間において、表示入力信号が有効レベル（例えば、ハイレベル）になると、第１７のトランジスタＭ１７はオンされ、プルダウンノードＱBが第３の電圧端子VGL１に電気的に接続されるようにし、それによって、プルダウンノードＱBをローレベルにプルダウンさせる。
【００７８】
なお、本開示の実施例では、ブランキング入力回路１００、表示入力回路２００、出力回路３００、ノイズ低減回路４００、第１の制御回路５００、ブランキングリセット回路６００、表示リセット回路７００および第２の制御回路８００の具体的な実現は、上述した態様に限定されるものではなく、対応する機能が確実に達成される限り、当業者にはよく知られた従来の接続方法など、任意の適用可能な実現であってもよい。
【００７９】
図８は、図５に示すシフトレジスタユニットの別の具体的な実装例の回路図である。図８を参照し、当該実施例のシフトレジスタユニット１０は、複数の漏れ防止回路、２つの第２の制御ノード（例えば、第１のプルダウンノードＱB＿Aおよび第２のプルダウンノードＱB＿B）、２つの画素走査信号出力端子（第１の画素走査信号出力端子Out１および第２の画素走査信号出力端子Out２）を含み、他の構造は、図７に示すシフトレジスタユニット１０と本質的に同じである。
【００８０】
図７に示すシフトレジスタユニット１０では、第１のコンデンサC１により第１のノードＮ１のハイレベルを維持し、第２のコンデンサC２によりプルアップノードＱのハイレベルを維持することができ、この場合、第１の極がプルアップノードＱおよび／または第１のノードＮ１に接続され、第２の極がローレベルの信号線に接続されているいくつかのトランジスタが存在する。これらのトランジスタのゲートに入力されたのは非オン信号である場合でも、それらの第１の極と第２の極の電圧差により漏れが発生する可能性があり、それによって、この回路では、プルアップノードＱおよび／または第１のノードＮ１におけるハイレベルの維持効果が低くなる。したがって、図８に示すシフトレジスタユニット１０には、プルアップノードＱおよび／または第１のノードＮ１におけるハイレベルの維持効果を向上させるために、複数の漏れ防止回路が追加される。
【００８１】
例えば、図８を参照し、第１の漏れ防止回路は、第１の漏れ防止トランジスタＭ１＿ｂおよび第２の漏れ防止トランジスタＭ１＿ｃとして実装されてもよく、第１のノードＮ１がハイレベルであるとき、第１のトランジスタＭ１を介して第１のノードＮ１での電荷がブランキング入力信号端子ＳＴＵ１に漏れることを防止するように配置される。第１の漏れ防止トランジスタＭ１＿ｂのゲートは、第１のトランジスタＭ１のゲート（ランダム信号端子OE）に接続され、第１の極は第１のトランジスタＭ１の第２の極に接続され、第２の極は第１のノードＮ１に接続される。第２の漏れ防止トランジスタＭ１＿ｃのゲートは第１のノードＮ１に接続され、第１の極は第１の電圧端子VDDに接続され、第２の極は第１の漏れ防止トランジスタＭ１＿ｂの第１の極に接続される。
【００８２】
第１のノードＮ１がハイレベルであるとき、第２の漏れ防止トランジスタＭ１＿ｃは、第１のノードＮ１の制御でオンされ、第１の漏れ防止トランジスタＭ１＿ｂの第１の極と第２の極の両方がハイレベルになるように、第１の電圧（高電圧）を第１の漏れ防止トランジスタＭ１＿ｂの第１の極に書き込むことで、第１のノードＮ１での電荷が第１の漏れ防止トランジスタＭ１＿ｂを介して漏れることを防止する。この場合、第１のトランジスタＭ１のゲートが、第１の漏れ防止トランジスタＭ１＿ｂのゲートに接続されるので、第１の漏れ防止トランジスタＭ１＿ｂと第１のトランジスタＭ１との組み合わせにより、前述した第１のトランジスタＭ１と同様の機能を実現することができ、同時に漏れ防止効果を得ることができる。
【００８３】
同様に、プルアップノードＱに接続される第８のトランジスタＭ８、第１４のトランジスタＭ１４、第１５のトランジスタＭ１５および第２２のトランジスタＭ２２についても、前述した原理と同じ漏れ防止回路を使用して漏れ防止効果を実現することができる。例えば、第２の漏れ防止回路は、第３の漏れ防止トランジスタＭ８＿ｂ、第４の漏れ防止トランジスタＭ１４＿ｂ、第５の漏れ防止トランジスタＭ１５＿ｂ、第６の漏れ防止トランジスタ２２＿ｂおよび第７の漏れ防止トランジスタＭ２３として実装されてもよい。第２の漏れ防止回路は、前述した第１の漏れ防止回路と同様の方法で接続されており、ここで説明を省略する。
【００８４】
プルアップノードＱがハイレベルであるとき、第７の漏れ防止トランジスタＭ２３がオンされて漏れ防止ノードOFFをハイレベルとし、それによって、第３の漏れ防止トランジスタＭ８＿ｂ、第４の漏れ防止トランジスタＭ１４＿ｂ、第５の漏れ防止トランジスタＭ１５＿ｂ、第６の漏れ防止トランジスタＭ２２＿ｂのそれぞれの第１の極および第２の極がハイレベルになり、プルアップノードＱでの電荷漏れを防止する。この場合、第８のトランジスタＭ８、第１４のトランジスタＭ１４、第１５のトランジスタＭ１５および第２２のトランジスタＭ２２と第２の漏れ防止回路との組み合わせにより、前述した第８のトランジスタＭ８、第１４のトランジスタＭ１４、第１５のトランジスタＭ１５と同様の機能を実現することができ、同時に漏れ防止効果を得ることができる。
【００８５】
なお、当業者であれば、本開示の実施形態に係る漏れ防止機能を有する回路の例によれば、状況に応じて、シフトレジスタユニット１０の１つ以上のトランジスタが、漏れ防止回路構成を追加するように選択され得ることを理解するであろう。図８は、漏れ防止回路を含む例示的な回路構成のみを示しており、本開示の実施例を限定するものではない。
【００８６】
図８に示すように、当該シフトレジスタユニット１０は、例えば、第１のプルダウンノードＱB＿Aおよび第２のプルダウンノードＱB＿Bの２つの第２の制御ノードを含む。それに応じて、第１１のトランジスタＭ１１と第１３のトランジスタＭ１３は、第１のプルダウンノードＱB＿Aのレベルを共同で制御し、第１２のトランジスタＭ１２と第２０の四トランジスタＭ２４は、第２のプルダウンノードＱB＿Bのレベルを共同で制御する。第５の電圧端子VDD＿Aと第６の電圧端子VDD＿Bが交互にハイレベルの信号を供給するので、プルアップノードＱがローレベルであるとき、第１のプルダウンノードＱB＿Aと第２のプルダウンノードＱB＿Bが交互にハイレベルになり、プルアップノードＱがハイレベルであるとき、第１のプルダウンノードＱB＿Aと第２のプルダウンノードＱB＿Bがすべてローレベルになる。このようにして、トランジスタの閾値電圧のドリフトを防止することができる。上述した２つの第２の制御ノードの回路接続および関連する動作原理については、従来のダブルプルダウンノードシフトレジスタユニットを参照することができ、ここで説明を省略する。
【００８７】
それに応じて、第２の制御回路８００もまた、一方のグループとして第２５のトランジスタＭ２５、第２６のトランジスタＭ２６および第２７のトランジスタＭ２７を、他方のグループとして第１６のトランジスタＭ１６、第１７のトランジスタＭ１７および第２８のトランジスタＭ２８を、２つのグループに分けて実装され、上述した２つのグループのトランジスタは、それぞれ第１のプルダウンノードＱB＿Aおよび第２のプルダウンノードＱB＿Bに接続され、第１のプルダウンノードＱB＿Aおよび第２のプルダウンノードＱB＿Bをそれぞれプルダウンさせる。例えば、第１６のトランジスタＭ１６と第２８のトランジスタＭ２８とが第２のプルダウンノードＱB＿Bと第３の電圧端子VGL１との間に直列に接続され、第１６のトランジスタＭ１６のゲートが第１のクロック信号端子CLKAに接続され、第２８のトランジスタＭ２８のゲートが第１のノードＮ１に接続される。
【００８８】
第１のクロック信号と第１のノードＮ１の両方が有効レベル（例えば、ハイレベル）になると、第１６のトランジスタＭ１６と第２８のトランジスタＭ２８の両方がオンされ、それによって、第２のプルダウンノードＱB＿Bをローレベルにプルダウンさせる。第２の制御回路８００は、第１のプルダウンノードＱB＿Aを第２のプルダウンノードＱB＿Bと同様に制御し、ここで説明を省略する。例えば、複数のシフトレジスタユニット１０がカスケードされている場合、上述したように、出力を行うシフトレジスタユニット１０の第１のプルダウンノードＱB＿Aおよび第２のプルダウンノードＱB＿Bをプルダウンさせ、他のシフトレジスタユニット１０の第１のプルダウンノードＱB＿Aおよび第２のプルダウンノードＱB＿Bをプルダウンさせないようにして、他のシフトレジスタユニット１０のシフト信号出力端子CR、第１の画素走査信号出力端子Out１および第２の画素走査信号出力端子Out２がフローティング状態になることが回避され、出力信号のノイズが低減される。
【００８９】
当該シフトレジスタユニット１０は、第１の画素走査信号出力端子Out１および第２の画素走査信号出力端子Out２の２つの画素走査信号出力端子を含む。第１の画素走査信号出力端子Out１は、前述した画素走査信号出力端子Outと同様に接続される。第２の画素走査信号出力端子Out２が第２０のトランジスタＭ２０の第２の極に接続され、第２０のトランジスタＭ２０のゲートがプルアップノードＱに接続され、第２０のトランジスタＭ２０の第１の極が第３のクロック信号端子CLKCに接続される。第３のコンデンサC３が第２０のトランジスタＭ２０のゲートと第２の極との間に接続される。
【００９０】
プルアップノードＱがハイレベルであるとき、第７のトランジスタＭ７と第２０のトランジスタＭ２０がオンされ、第２のクロック信号端子CLKBの第２のクロック信号が第１の画素走査信号出力端子Out１に出力され、第３のクロック信号端子CLKCの第３のクロック信号が第２の画素走査信号出力端子Out２に出力される。例えば、いくつかの例では、第２のクロック信号端子CLKBと第３のクロック信号端子CLKCが同じクロック信号を供給することにより、第１の画素走査信号出力端子Out１と第２の画素走査信号出力端子Out２が同じ信号を出力し、駆動能力をさらに向上させることができる。例えば、他の例では、第２のクロック信号端子CLKBと第３のクロック信号端子CLKCが異なる信号を供給することにより、第１の画素走査信号出力端子Out１と第２の画素走査信号出力端子Out２が異なる信号を出力し、画素ユニットに多様な駆動信号を供給することができる。
【００９１】
それに応じて、第２の画素走査信号出力端子Out２にプルダウンノイズ低減を行うためには、２つのトランジスタＭ２１＿aおよびＭ２１＿ｂが必要であり、そのゲートはそれぞれ第１のプルダウンノードＱB＿Aおよび第２のプルダウンノードＱB＿Bに接続される。同様に、トランジスタＭ９およびＭ１８のゲートは、それぞれ第１のプルダウンノードＱB＿Aおよび第２のプルダウンノードＱB＿Bに接続され、シフト信号出力端子CRにプルダウンノイズ低減を行う。トランジスタＭ１０およびＭ１９のゲートは、それぞれ第１のプルダウンノードＱB＿Aおよび第２のプルダウンノードＱB＿Bに接続され、第１の画素走査信号出力端子Out１にプルダウンノイズ低減を行う。それに応じて、トランジスタＭ４＿aおよびＭ４＿ｂのゲートは、それぞれ第１のプルダウンノードＱB＿Aおよび第２のプルダウンノードＱB＿Bに接続され、第２のノードＮ２にプルダウン制御を行う。
【００９２】
図９A〜図９Cは、本開示のいくつかの実施例によるシフトレジスタユニットのブランキング入力回路の具体的な実装例の回路図である。図９Aを参照し、当該ブランキング入力回路１００は、第１のノードＮ１の漏れを防止するための漏れ防止回路を有し、漏れ防止回路の動作原理が前述した漏れ防止回路と同様であり、ここで説明を省略する。本実施例では、図７に示す実施例と異なり、第４のトランジスタＭ４のゲートが、第４のクロック信号を受信するために第４のクロック信号端子CLKDに接続され、第４のクロック信号の制御で第２のノードＮ２をプルダウンさせるように配置される。なお、本開示の実施例はこれに限定されるものではなく、第４のトランジスタＭ４のゲートが、第４のトランジスタＭ４がオンされ第２のノードＮ２をプルダウンさせるように制御できるものであれば、プルダウンノードＱB、第４のクロック信号端子CLKDまたは他の適用可能な信号端子に接続されてもよい。図９Bを参照し、本実施例では、第４のトランジスタＭ４のゲートが、図９Aに示すブランキング入力回路１００と比較して、異なるように制御される。トランジスタＭ４＿１およびＭ４＿２によって形成された回路構成を介して、第４のクロック信号端子CLKDがハイレベルを供給すると、第４のトランジスタＭ４のゲートがハイレベルとなり、第４のトランジスタＭ４がオンされ、それによって、第２のノードＮ２をプルダウンさせる。図９Cを参照し、図９Aに示すブランキング入力回路１００と比較して、本実施例のブランキング入力回路１００は、プルアップノードＱの漏れを防止するために、第３のトランジスタＭ３に対する漏れ防止回路をさらに含み、漏れ防止回路の動作原理は前述した漏れ防止回路と同様であり、ここで説明を省略する。そして、本実施例では、第３のトランジスタＭ３の第１の極は、ブランキングプルアップ信号として第５のクロック信号を受信するために、第５のクロック信号端子CLKEに接続される。
【００９３】
図１０は、本開示のいくつかの実施例によるシフトレジスタユニットの表示入力回路の具体的な実装例の回路図である。図１０（１）を参照し、いくつかの例では、第５のトランジスタＭ５のゲートは、第１の極に接続されており、表示入力信号端子STU２に接続されるように配置される。図１０（２）を参照し、本実施例では、図１０（１）に示す接続方法と比較して、プルアップノードＱの漏れを防止するための漏れ防止回路が追加されている。図１０（３）を参照し、図６に示すシフトレジスタユニット１０における表示入力回路２００と比較して、ダイオード接続されたトランジスタＭ５＿ｂが、第５のトランジスタＭ５とプルアップノードＱとの間に直列に接続され、漏れ防止の作用も果たしている。
【００９４】
図１１は、本開示のいくつかの実施例によるシフトレジスタユニットの第２の制御回路の具体的な実装例の回路図である。図１１（１）を参照し、図８に示すシフトレジスタユニット１０における第２の制御回路８００と比較して、本実施例では、図８の第２６のトランジスタＭ２６および第２８のトランジスタＭ２８が省略されている。本実施例の第２の制御回路８００では、対応する機能を実現し、回路構成を簡素化することができる。図１１（２）を参照し、図１１（１）に示す回路と比較して、本実施例では、トランジスタＭ２５およびＭ１６が省略されているため、本実施例の第２の制御回路８００は、表示期間において表示入力信号端子STU２から供給される表示入力信号に応答して第１のプルダウンノードＱB＿Aおよび第２のプルダウンノードＱB＿Bをプルダウンさせるだけであり、ブランキング期間においてプルダウンさせないので、表示効果に影響を与えなく、回路構成を簡素化することができる。
【００９５】
なお、本開示の実施例では、第１のコンデンサC１、第２のコンデンサC２および第３のコンデンサC３は、例えば、専用のコンデンサ電極を作製するなどの工程によって作製されたコンデンサ素子であってもよく、当該コンデンサの各電極は、金属層、半導体層（例えばドープされたポリシリコン）などによって実現されてもよく、また、第１のコンデンサC１、第２のコンデンサC２および第３のコンデンサC３は、各素子間の寄生コンデンサであってもよく、トランジスタ自体や他の素子、回路によって実現されてもよい。第１のコンデンサC１、第２のコンデンサC２および第３のコンデンサC３の接続方法は、上述した方法に限定されるものではなく、対応するレベルを記憶できるものであれば、他の適用可能な接続方法であってもよい。
【００９６】
さらに、本開示の各実施例の説明において、第１の制御ノード、第２の制御ノード、第１のノードＮ１、第２のノードＮ２、プルアップノードＱ、プルダウンノードＱB、第１のプルダウンノードＱB＿A、第２のプルダウンノードＱB＿Bおよび漏れ防止ノードOFFは、回路図で関連する電気的接続が収束する点、または回路図で関連する電気的接続が収束する単一のワイヤ、または複数の相互接続ワイヤを示してもよく、本開示の実施例はこれらに限定されない。
【００９７】
なお、本開示の実施例で使用されるトランジスタは、すべて薄膜トランジスタ、電界効果トランジスタ、または同じ特性を有するスイッチング素子であってもよく、本開示の実施例では、すべて薄膜トランジスタを例として説明する。ここで使用されるトランジスタは、ソースとドレインが構造的に対称であるため、そのソース、ドレインは構造的に区別がつかない。本開示の実施例では、ゲート以外のトランジスタの２つの極を区別するために、一方の電極を第１の極として、他方の電極を第２の極として直接記述する。
【００９８】
さらに、本開示の実施例におけるトランジスタはすべて、トランジスタの第１の極がドレインであり、第２の極がソースであるＮ型トランジスタを例示している。なお、本開示は、これを含むが、これに限定されない。例えば、本開示の実施例によるシフトレジスタユニット１０における１つ以上のトランジスタはまた、トランジスタの第１の極がソースであり、第２の極がドレインであるP型トランジスタを使用してもよく、本開示の実施例の対応するトランジスタの各極を参照して、選択されたトランジスタの各極を適宜接続し、対応する電圧端子が対応する高電圧または低電圧を供給するようにすればよい。Ｎ型トランジスタを用いる場合には、薄膜トランジスタの活性層としてインジウムガリウム亜鉛酸化物（Indium Gallium Zinc Oxide，IGZO）を用いることができ、薄膜トランジスタの活性層として低温ポリシリコン（Low Temperature Poly Silicon，LTPS）またはアモルファスシリコン（例えば、水素化アモルファスシリコン）を用いる場合と比較して、トランジスタの小型化および漏れ電流の防止を効果的に図ることができる。
【００９９】
本開示の各実施例の説明において、例えば、各回路がＮ型トランジスタとして実装される場合、「プルアップ」という用語は、対応するトランジスタの操作（例えば、オン）を実現するために、ノードまたは電極のレベルの絶対値が増加するように、ノードまたはトランジスタの電極を充電することを意味し、「プルダウン」とは、対応するトランジスタの操作（例えば、オフ）を実現するために、ノードまたは電極のレベルの絶対値が低下するように、ノードまたはトランジスタの電極を放電させることを意味する。または、例えば、各回路がP型トランジスタとして実装される場合、「プルアップ」という用語は、対応するトランジスタの操作（例えば、オン）を実現するために、ノードまたは電極のレベルの絶対値が低下するように、ノードまたは一个トランジスタの電極を放電させることを意味し、「プルダウン」とは、対応するトランジスタの操作（例えば、オフ）を実現するために、ノードまたは電極のレベルの絶対値が増加するように、ノードまたはトランジスタの電極を充電することを意味する。
【０１００】
図１２は、本開示のいくつかの実施例によるシフトレジスタユニットの信号タイミング図である。以下、図１２に示す信号タイミング図と併せて、図６に示すシフトレジスタユニット１０の動作原理について説明し、ここでは、各トランジスタをＮ型トランジスタとした場合を例示しているが、本開示の実施例はこれに限定されない。
【０１０１】
図１２および以下の説明では、１Fがゲート駆動回路による１フレームの表示中にシフトレジスタユニット１０が動作するタイミングを示し、DSが１フレームの表示期間を示し、Bが１フレームのブランキング期間を示す。ＳＴＵ１、STU２、TRST、OE、VDD＿A、VDD＿B、CLKA、CLKB、Out、CRなどは、対応する信号端子および対応する信号の両方を表すために使用される。以下の各実施例は同様であり、説明を省略する。
【０１０２】
初期段階０（図示せず）では、ランダム信号OEおよびブランキングリセット信号TRSTはすべてハイレベルである。第１のトランジスタＭ１がオンされると、ブランキング入力信号ＳＴＵ１がローレベルとなり、それによって、第１のノードＮ１をリセットする。第１４のトランジスタＭ１４がオンされ、それによって、プルアップノードＱをリセットする。例えば、複数のシフトレジスタユニット１０がカスケードされる場合、この段階では、複数のシフトレジスタユニット１０の第１のノードＮ１およびプルアップノードＱをグローバルにリセットすることができる。
【０１０３】
表示期間DS中に、第１の段階１で、表示入力信号STU２および第６の電圧VDD＿Bがハイレベルである。第５のトランジスタＭ５がオンされ、プルアップノードＱをハイレベルにプルアップさせる。第６のトランジスタＭ６および第７のトランジスタＭ７は、プルアップノードＱの制御でオンされ、第２のクロック信号CLKBをシフト信号出力端子CRおよび画素走査信号出力端子Outに出力する。このとき、第２のクロック信号CLKBがローレベルであるため、シフト信号出力端子CRおよび画素走査信号出力端子Outの両方がローレベルを出力する。第１３のトランジスタＭ１３がオンされ、第１２のトランジスタＭ１２がオンされることにより、第１３のトランジスタＭ１３と第１２のトランジスタＭ１２との間で電圧が分圧されるため、プルダウンノードＱBがローレベルになる。
【０１０４】
第２の段階２で、ランダム信号OEおよびブランキング入力信号ＳＴＵ１がハイレベルになり、第１のトランジスタＭ１がオンされ、第１のノードＮ１をハイレベルにプルアップさせ、第１のコンデンサC１によって記憶する。第２のトランジスタＭ２は、第１のノードＮ１の制御でオンされ、第１のクロック信号CLKAを第２のノードＮ２に書き込む。このとき、第１のクロック信号CLKAがローレベルであるため、第２のノードＮ２もローレベルになり、第３のトランジスタＭ３がオフされる。この段階では、第１のコンデンサC１は、第１のノードＮ１のハイレベル信号を記憶し、１フレームの表示期間が終了するまで維持し、それをブランキング期間に使用する。プルアップノードＱがハイレベルを維持し、第６のトランジスタＭ６および第７のトランジスタＭ７がオン状態を維持し、ローレベル信号を出力し続ける。
【０１０５】
第３の段階３で、第２のクロック信号CLKBがローレベルからハイレベルに変化し、第２のコンデンサC２のブートストラップ効果により、プルアップノードＱの電位がさらに上昇し、第６のトランジスタＭ６および第７のトランジスタＭ７が十分にオンされ、第２のクロック信号CLKBのハイレベルをシフト信号出力端子CRおよび画素走査信号出力端子Outに出力する。
【０１０６】
第４の段階４で、第２のクロック信号CLKBがローレベルに変化し、第２のコンデンサC２のブートストラップ効果により、プルアップノードＱの電位は低下しているが、依然としてハイレベルを維持しており、第６のトランジスタＭ６および第７のトランジスタＭ７がオン状態を維持し、第２のクロック信号CLKBのローレベルをシフト信号出力端子CRおよび画素走査信号出力端子Outに出力して出力信号のリセットを完了する。
【０１０７】
第５の段階５で、表示リセット信号STD（図示せず）がハイレベルになり、第１５のトランジスタＭ１５がオンされ、それによってプルアップノードＱをリセットし、プルアップノードＱをローレベルにする。第６のトランジスタＭ６および第７のトランジスタＭ７がオフされる。第１３のトランジスタＭ１３がオフされ、オンされた第１２のトランジスタＭ１２によってプルダウンノードＱBがハイレベルにプルアップされる。第８のトランジスタＭ８は、プルダウンノードＱBのハイレベルの作用下でオンされ、プルアップノードＱのノイズをさらに低減する。第９のトランジスタＭ９および第１０のトランジスタＭ１０は、プルダウンノードＱBのハイレベルの作用下でオンされるので、シフト信号出力端子CRおよび画素走査信号出力端子Outのノイズを低減する。第４のトランジスタＭ４は、プルダウンノードＱBのハイレベルの作用下でオンされるので、第３のトランジスタＭ３がオフされるように、第２のノードＮ２をプルダウンさせる。表示期間DSの後続段階で、プルダウンノードＱBがハイレベルを維持し、第４のトランジスタＭ４がオン状態を維持するので、第３のトランジスタＭ３を介してプルアップノードＱにノイズを書き込まないように、第３のトランジスタＭ３をオフする。
【０１０８】
上述した各段階において、第２のノードＮ２が常にローレベルを維持しているため、第３のトランジスタＭ３はオフ状態にあり、それによって、第１の電圧端子VDDとプルアップノードＱが絶縁され、第１の電圧端子VDDの第１の電圧がプルアップノードＱのレベルに影響を与えず、さらに表示期間の出力信号に影響を与えないようにする。プルアップノードＱのレベルはタワー波形であり、シフト信号出力端子CRの出力信号のプルアップおよびリセットは第６のトランジスタＭ６によって実現され、画素走査信号出力端子Outの出力信号のプルアップおよびリセットは第７のトランジスタＭ７によって実現され、第９のトランジスタＭ９および第１０のトランジスタＭ１０はシフト信号出力端子CRおよび画素走査信号出力端子Outの出力信号に対して補助プルダウンの役割を果たすので、第９のトランジスタＭ９および第１０のトランジスタＭ１０のサイズを小さくし、回路配置面積の削減に寄与することができる。
【０１０９】
ブランキング期間BL中に、第６の段階６で、第１のノードＮ１は、表示期間において書き込まれたハイレベルを維持し、第２のトランジスタＭ２はオン状態を維持する。第１のクロック信号CLKAがハイレベルに変化し、第１のコンデンサC１のブートストラップ効果により、第１のノードＮ１のレベルがさらに第１のレベルまで上昇し、例えば、第１のレベルが第１の電圧VDDよりも高い。したがって、表示期間において第１のノードＮ１を充電する際に第１のトランジスタＭ１によって損失された閾値電圧が補償される。第１のノードＮ１のハイレベルによって第２のトランジスタＭ２が十分にオンされ、第１のクロック信号CLKAのハイレベルが十分に第２のノードＮ２に書き込まれ、例えば、第２のノードＮ２のレベルが第１のクロック信号CLKAのハイレベルと等しくなるようにする。第３のトランジスタＭ３は、第２のノードＮ２のハイレベルの制御でオンされ、プルアップノードＱをハイレベルにプルアップさせる。第６のトランジスタＭ６および第７のトランジスタＭ７はオンされ、第２のクロック信号CLKBをシフト信号出力端子CRおよび画素走査信号出力端子Outに出力する。このとき、第２のクロック信号CLKBがローレベルであるため、シフト信号出力端子CRおよび画素走査信号出力端子Outの両方はローレベルを出力する。第１３のトランジスタＭ１３がオンされ、第１２のトランジスタＭ１２がオンされることにより、第１３のトランジスタＭ１３と第１２のトランジスタＭ１２との間で電圧が分圧されるため、プルダウンノードＱBがローレベルになる。
【０１１０】
第７の段階７で、第１のクロック信号CLKAがローレベルに変化し、第３のトランジスタＭ３がオフされ、プルアップノードＱが第３のトランジスタＭ３を介して漏れないようにする。第６のトランジスタＭ６および第７のトランジスタＭ７はオン状態を維持する。第２のクロック信号CLKBがハイレベルに変化し、第２のコンデンサC２のブートストラップ効果により、プルアップノードＱの電位がさらに上昇し、第６のトランジスタＭ６および第７のトランジスタＭ７が十分にオンされ、第２のクロック信号CLKBのハイレベルをシフト信号出力端子CRおよび画素走査信号出力端子Outに出力する。
【０１１１】
第８の段階８で、第２のクロック信号CLKBがローレベルに変化し、第２のコンデンサC２のブートストラップ効果により、プルアップノードＱの電位は低下しているが、依然としてハイレベルを維持しており、第６のトランジスタＭ６および第７のトランジスタＭ７がオン状態を維持し、第２のクロック信号CLKBのローレベルをシフト信号出力端子CRおよび画素走査信号出力端子Outに出力して出力信号のリセットを完了する。
【０１１２】
第９の段階９（ブランキング期間BLの末段）で、ブランキングリセット信号TRSTおよびランダム信号OEがハイレベルになり、第１４のトランジスタＭ１４および第１のトランジスタＭ１がオンされることにより、プルアップノードＱおよび第１のノードＮ１をリセットする。これにより、第１のノードＮ１に接続されたトランジスタ閾値電圧ドリフト（例えば、正のドリフト）のリスクを低減するために、第１のノードＮ１を短時間だけハイレベルに維持することができ、この回路の信頼性を向上させることができる。
【０１１３】
本実施例では、ブランキング入力回路１００は、第１のノードＮ１の充電中に発生する閾値電圧損失に対して第１のノードＮ１のレベルを補償し、第２のノードＮ２のレベルが所定値（例えば、第１のクロック信号ＣＬＫＡのハイレベルと等しいか、またはそれよりわずかに小さい）になるように、第２のノードＮ２のレベルを結合制御することができ、それによって、第２のノードＮ２のレベルの制御で、プルアップノードＱのレベルも所定値（例えば、第１の電圧VDDと等しいか、またはそれよりわずかに小さい）になるようにし、プルアップノードＱのレベルに影響を与える閾値電圧の損失を回避し、さらにブランキング出力信号の精度を向上させることができる。ソフトウェアシミュレーションによれば、各トランジスタの閾値電圧を＋１０Vとし、第１のクロック信号CLKAのハイレベルを＋２４Vとすると、図６に示すシフトレジスタユニット１０の第２のノードＮ２のレベルは、＋２４Vに達することができ、すなわち、第１のクロック信号CLKAのハイレベルと等しくなる。第１のノードＮ１のレベルは、第１のコンデンサC１のブートストラップ効果により、＋３５V以上まで上昇することができる。
【０１１４】
図１３は、本開示のいくつかの実施例による別のシフトレジスタユニットの信号タイミング図である。例えば、本実施例では、シフトレジスタユニット１０のブランキング入力回路１００は、図９Aに示す回路構成として実装され、シフトレジスタユニット１０の他の構造は、図６に示すシフトレジスタユニット１０と本質的に同じである。第４のトランジスタＭ４のゲートが、第４のクロック信号を受信するために第４のクロック信号端子CLKDに接続される。例えば、図１３および以下の説明において、CLKDが、第４のクロック信号端子および第４のクロック信号の両方を表すために使用される。図１３に示すように、表示期間DS中に、第４のクロック信号CLKDがハイレベルを維持し、第４のトランジスタＭ４がオン状態を維持するので、第３のトランジスタＭ３が表示期間においてオフ状態となるように、第２のノードＮ２を連続的にプルダウンさせる。ブランキング期間において、第４のクロック信号CLKDがローレベルに変化し、第４のトランジスタＭ４がオフされる。したがって、第１のクロック信号CLKAによって第２のノードＮ２をプルアップさせることができ、それによって、第３のトランジスタＭ３がオンされ、プルアップノードＱをハイレベルにプルアップさせることができる。図１３に示すタイミングでの当該シフトレジスタユニット１０の動作原理は、上述した動作原理と本質的に同じであり、ここで説明を省略する。
【０１１５】
本開示の少なくとも１つの実施例は、ゲート駆動回路をさらに提供する。当該ゲート駆動回路は、本開示の任意の実施例に記載のシフトレジスタユニットを含む。当該ゲート駆動回路は、簡単な回路構成を有し、ブランキング期間においてブランキング入力回路により第１の制御ノード（例えばプルアップノード）のレベル制御（例えばプルアップ）が行われた際の閾値電圧の損失を改善し、第１の制御ノードの電位に影響を与えないようにし、それによってブランキング出力信号の精度を向上させることができる。
【０１１６】
図１４は、本開示のいくつかの実施例によるゲート駆動回路の概略ブロック図である。図１４を参照し、当該ゲート駆動回路２０は、複数のカスケードされたシフトレジスタユニット（A１、A２、A３、A４など）を含む。複数のシフトレジスタユニットの数は、特に限定されず、実際のニーズに応じて適宜決定することができる。例えば、シフトレジスタユニットは、本開示の任意の実施例に記載のシフトレジスタユニット１０を使用する。例えば、ゲート駆動回路２０において、シフトレジスタユニットの一部または全部は、本開示の任意の実施例に記載のシフトレジスタユニット１０を使用してもよい。例えば、当該ゲート駆動回路２０を、薄膜トランジスタと同様の作製工程で表示装置のアレイ基板上に直接集積してGOA（Gate Driver On Array）を形成し、プログレッシブスキャン駆動機能を実現してもよい。
【０１１７】
例えば、いくつかの例では、４段ごとのシフトレジスタユニットは、同じ充電サブ回路１１０、同じ補償サブ回路１２０および同じ制御サブ回路１４０を共有し、それによって、回路構成を簡素化し、狭いベゼルの実現に寄与している。例えば、シフトレジスタユニットが図８に示す回路として実装される場合、４段ごとのシフトレジスタユニットは、トランジスタＭ１、Ｍ１＿ｂ、Ｍ１＿ｃ、Ｍ２、Ｍ４＿a、Ｍ４＿ｂおよび第１のコンデンサC１を共有し、各段シフトレジスタユニットのそれぞれは、第３のトランジスタＭ３（絶縁サブ回路１３０）を有し、第２のノードＮ２が当該４段シフトレジスタユニットにおける各第３のトランジスタＭ３のゲートに接続される。ブランキング期間において、第２のノードＮ２がハイレベルであるとき、当該４段シフトレジスタユニットは、ブランキング出力信号を同時に出力し、すなわち、補償検出を同時に実行する。
【０１１８】
例えば、図１４および図１５Aを参照し、１段目のシフトレジスタユニットA１は、トランジスタＭ１、Ｍ１＿ｂ、Ｍ１＿ｃ、Ｍ２、Ｍ４＿a、Ｍ４＿ｂおよび第１のコンデンサC１を含み、さらに第３のトランジスタＭ３<ｎ>を含む。２段目〜４段目のシフトレジスタユニットA２〜A４はそれぞれ、第３のトランジスタＭ３<ｎ＋１>、Ｍ３<ｎ＋２>およびＭ３<ｎ＋３>を含み、ゲートがすべて、１段目のシフトレジスタユニットA１における第２のノードＮ２に接続される。第２のノードＮ２がハイレベルであるとき、上述した４つのシフトレジスタユニットA１〜A４における第３のトランジスタＭ３<ｎ>、Ｍ３<ｎ＋１>、Ｍ３<ｎ＋２>およびＭ３<ｎ＋３>がすべてオンされるので、上述した４つのシフトレジスタユニットA１〜A４におけるプルアップノードＱ<ｎ>、Ｑ<ｎ＋１>、Ｑ<ｎ＋２>およびＱ<ｎ＋３>のすべてをハイレベルにプルアップさせ、それによって、ブランキング出力信号をさらに出力する。
【０１１９】
図１５Bは、共有場合の別の実装例の回路図であり、充電サブ回路１１０、補償サブ回路１２０および制御サブ回路１４０は、図９Aに示す回路構成として実装され、他の部分は、図１５Aに示す回路と本質的に同じであり、ここで説明を省略する。図１５Cは、共有場合のさらなる実装例の回路図であり、図１５Bの例と比較して、各段シフトレジスタユニットの絶縁サブ回路１３０には、プルアップノードＱ<ｎ>、Ｑ<ｎ＋１>、Ｑ<ｎ＋２>およびＱ<ｎ＋３>の漏れを防止するための漏れ防止回路が追加されている。そして、各段シフトレジスタユニットの第３のトランジスタＭ３<ｎ>、Ｍ３<ｎ＋１>、Ｍ３<ｎ＋２>およびＭ３<ｎ＋３>の第１の極はすべて、ブランキングプルアップ信号として第５のクロック信号を受信するために、第５のクロック信号端子CLKEに接続される。
【０１２０】
なお、本開示の実施例では、同じ充電サブ回路１１０、同じ補償サブ回路１２０および同じ制御サブ回路１４０を共有するシフトレジスタユニットの数は、特に限定されず、任意の数であってもよいが、上述した４個の例で説明したが、本開示を限定するものではない。そして、上述サブ回路を共有する複数のシフトレジスタユニットは隣接してもよいし、隣接していなくてもよく、本開示の実施例はこれらに限定されない。
【０１２１】
図１４に示すゲート駆動回路２０において、４段ごとのシフトレジスタユニットは、同じ充電サブ回路１１０、同じ補償サブ回路１２０および同じ制御サブ回路１４０を共有し、共有された各サブ回路は、４ｎ−３段目のシフトレジスタユニットに設けられ、ｎは０より大きい整数である。各シフトレジスタユニットは、図８に示す回路構成を使用する。当該ゲート駆動回路２０の具体的なカスケード関係については後述する。
【０１２２】
例えば、各シフトレジスタユニットは、ブランキング入力信号端子ＳＴＵ１、表示入力信号端子STU２、表示リセット信号端子STD、シフト信号出力端子CR、第１の画素走査信号出力端子Out１、第２の画素走査信号出力端子Out２、ブランキングリセット信号端子TRST、第２のクロック信号端子CLKB、および第３のクロック信号端子CLKCなどを有する。４ｎ−３段目のシフトレジスタユニットは、ランダム信号端子OEおよび第１のクロック信号端子CLKAをさらに有する。例えば、４ｎ−３段目のシフトレジスタユニットのランダム信号端子OEは、ランダム信号線OE＿１に接続され、４ｎ−３段目のシフトレジスタユニットの第１のクロック信号端子CLKAは、第１のクロック線CLKA＿１に接続される。各段シフトレジスタユニットのブランキングリセット信号端子TRSTは、ブランキングリセット線TRST＿１に接続される。
【０１２３】
１段目を除いて、ｎ＋１段目のシフトレジスタユニットのブランキング入力信号端子ＳＴＵ１は、ｎ段目のシフトレジスタユニットのシフト信号出力端子CRに接続される。１段目および１段目を除いて、ｎ＋２段目のシフトレジスタユニットの表示入力信号端子STU２は、ｎ段目のシフトレジスタユニットのシフト信号出力端子CRに接続される。最後の三段を除いて、ｎ段目のシフトレジスタユニットの表示リセット信号端子STDは、ｎ＋３段目のシフトレジスタユニットのシフト信号出力端子CRに接続される。例えば、１段目のシフトレジスタユニットA１のブランキング入力信号端子ＳＴＵ１および表示入力信号端子STU２は、トリガ信号線STUに接続され、２段目のシフトレジスタユニットA２の表示入力信号端子STU２も、トリガ信号線STUに接続される。最後の三段のシフトレジスタユニットの表示リセット信号端子STDは、別途設けられたリセット信号線に接続される。各シフトレジスタユニットの第１の画素走査信号出力端子Out１および第２の画素走査信号出力端子Out２は、対応する行の画素ユニットに接続され、その行の画素ユニットに駆動信号を出力するようにする。
【０１２４】
例えば、当該ゲート駆動回路２０はさらに、第１のサブクロック信号線CLKB＿１、第２のサブクロック信号線CLKB＿２、第３のサブクロック信号線CLKB＿３および第４のサブクロック信号線CLKB＿４をさらに含み、各段シフトレジスタユニットと上述した各サブクロック信号線との接続については、後述する。４ｎ−３段目のシフトレジスタユニットの第２のクロック信号端子CLKBは、第１のサブクロック信号線CLKB＿１に接続され、４ｎ−２段目のシフトレジスタユニットの第２のクロック信号端子CLKBは、第２のサブクロック信号線CLKB＿２に接続され、４ｎ−１段目のシフトレジスタユニットの第２のクロック信号端子CLKBは、第３のサブクロック信号線CLKB＿３に接続され、４ｎ段目のシフトレジスタユニットの第２のクロック信号端子CLKBは、第４のサブクロック信号線CLKB＿４に接続される。
【０１２５】
例えば、当該ゲート駆動回路２０は、第５のサブクロック信号線CLKC＿１、第６のサブクロック信号線CLKC＿２、第７のサブクロック信号線CLKC＿３および第８のサブクロック信号線CLKC＿４をさらに含み、各段シフトレジスタユニットと上述した各サブクロック信号線との接続については、後述する。４ｎ−３段目のシフトレジスタユニットの第３のクロック信号端子CLKCは、第５のサブクロック信号線CLKC＿１に接続され、４ｎ−２段目のシフトレジスタユニットの第３のクロック信号端子CLKCは、第６のサブクロック信号線CLKC＿２に接続され、４ｎ−１段目のシフトレジスタユニットの第３のクロック信号端子CLKCは、第７のサブクロック信号線CLKC＿３に接続され、４ｎ段目のシフトレジスタユニットの第３のクロック信号端子CLKCは、第８のサブクロック信号線CLKC＿４に接続される。
【０１２６】
例えば、当該ゲート駆動回路２０はさらに、例えば、各段シフトレジスタユニットのそれぞれに上述した各クロック信号を供給するように配置されたタイミングコントローラＴ−ＣＯＮを含んでもよく、タイミングコントローラＴ−ＣＯＮはさらに、トリガ信号およびリセット信号を供給するように配置されてもよい。なお、タイミングコントローラＴ−ＣＯＮから供給される複数のクロック信号間の位相関係は、実際のニーズに応じて適宜決定することができる。異なる例では、構成によって、追加のクロック信号がゲート駆動回路２０に供給されてもよい。例えば、当該ゲート駆動回路２０は、各段シフトレジスタユニットに複数の電圧信号を供給するための複数の電圧線をさらに含む。
【０１２７】
例えば、当該ゲート駆動回路２０が表示パネルを駆動する場合、当該ゲート駆動回路２０が表示パネルの一方の側に配置されてもよい。例えば、当該表示パネルは、複数のゲート線を含み、ゲート駆動回路２０における各段シフトレジスタユニットの第１の画素走査信号出力端子Out１と第２の画素走査信号出力端子Out２は、駆動信号を出力するために、複数のゲート線に順次に接続されるように配置されてもよい。もちろん、当該ゲート駆動回路２０を表示パネルの両側に設けて双方向駆動を実現することも可能であり、本開示の実施例は、ゲート駆動回路２０を設ける態様を限定するものではない。
【０１２８】
図１６は、本開示のいくつかの実施例によるゲート駆動回路の信号タイミング図であり、当該信号タイミング図は、図１４中に示すゲート駆動回路２０のタイミングである。ゲート駆動回路２０の動作原理は、本開示の実施例におけるシフトレジスタユニット１０の対応する記述を参照することができ、ここでは説明を省略する。
【０１２９】
図１６を参照し、３段目、４段目のシフトレジスタユニットA３、A４の第２の画素走査信号出力端子Out２の出力信号Out２<３>およびOut２<４>の波形は、１フレームの表示期間において第１の画素走査信号出力端子Out１の出力信号Out１<３>およびOut１<４>の波形と同じであり、各フレームのブランキング期間において順次にシフトして第１の画素走査信号出力端子Out１の出力信号Out１<３>およびOut１<４>の波形と異なり、それによって、様々な用途のニーズに対応することができる。
【０１３０】
例えば、第１のサブクロック信号CLKB＿１、第２のサブクロック信号CLKB＿２、第３のサブクロック信号CLKB＿３および第４のサブクロック信号CLKB＿４の波形は、１フレームの表示期間において有効パルス幅の５０%に順次に重なり、各フレームのブランキング期間において順次にシフトされる。３段目、４段目のシフトレジスタユニットA３、A４の第１の画素走査信号出力端子Out１の出力信号Out１<３>およびOut１<４>の波形は、１フレームの表示期間において有効パルス幅の５０%に順次に重なり、各フレームのブランキング期間において順次にシフトされる。当該ゲート駆動回路２０の出力信号は、表示期間においてタイミングが重なっているため、プリチャージ機能を実現し、画素回路の充電時間を短縮することができ、高いリフレッシュレートの実現に寄与している。第５〜第８のサブクロック信号CLKC＿１〜CLKC＿４の波形は、１フレームの表示期間において有効パルス幅の５０%に順次に重なり、各フレームのブランキング期間において順次にシフトされるため、第２の画素走査信号出力端子Out２の出力信号も、表示期間においてタイミングが重なっている部分を持つようにする。
【０１３１】
なお、本開示の実施例では、ゲート駆動回路２０は、図１４に記載されたカスケードに限定されるものではなく、任意の適用可能なカスケードであってもよい。カスケード方式またはクロック信号を変更すると、各段シフトレジスタユニットの第１の画素走査信号出力端子Out１または第２の画素走査信号出力端子Out２の出力信号の波形は、表示期間において重なっている部分も対応して変化し、例えば、３３%または０%（すなわち重ならない）重なくなり、それによって、様々な用途のニーズに対応することができる。
【０１３２】
本開示の少なくとも１つの実施例は、表示装置をさらに提供する。当該表示装置は、本開示の任意の実施例に記載のシフトレジスタユニット、または本開示の任意の実施例に記載のゲート駆動回路を含む。当該表示装置のシフトレジスタユニットまたはゲート駆動回路は、簡単な回路構成を有し、ブランキング期間においてブランキング入力回路により第１の制御ノード（例えばプルアップノード）のレベル制御（例えばプルアップ）が行われた際の閾値電圧の損失を改善し、第１の制御ノードの電位に影響を与えないようにし、それによってブランキング出力信号の精度を向上させることができる。
【０１３３】
図１７は、本開示のいくつかの実施例による表示装置の概略ブロック図である。図１７を参照し、表示装置３０がゲート駆動回路２０を含み、ゲート駆動回路２０が本開示の任意の実施例に記載のゲート駆動回路である。例えば、表示装置３０は、ＯＬＥＤ表示パネル、ＯＬＥＤテレビ、ＯＬＥＤディスプレイ、液晶表示パネル、液晶テレビなどであってもよいし、電子書籍、携帯電話、タブレットコンピュータ、ノートパソコン、デジタルフォトフレーム、ナビゲーション装置などの表示機能を有する製品や部品であってもよく、本開示の実施例はこれらに限定されない。表示装置３０の技術的効果は、上述した実施例におけるシフトレジスタユニット１０およびゲート駆動回路２０の対応する記述を参照することができ、ここでは説明を省略する。
【０１３４】
例えば、いくつかの例では、表示装置３０は、表示パネル３０００、ゲートドライバ３０１０、タイミングコントローラ３０２０およびデータドライバ３０３０を含む。表示パネル３０００は、複数の走査線GLと複数のデータ線DLとの交差によって定義された複数の画素ユニットPを含み、ゲートドライバ３０１０が、複数の走査線GLを駆動するために使用され、データドライバ３０３０が、複数のデータ線DLを駆動するために使用され、タイミングコントローラ３０２０が、表示装置３０の外部から入力された画像データRGBを処理して、データドライバ３０３０に処理された画像データRGBを供給するとともに、ゲートドライバ３０１０およびデータドライバ３０３０を制御するための走査制御信号GCSおよびデータ制御信号DCSをゲートドライバ３０１０およびデータドライバ３０３０に出力するために使用される。
【０１３５】
例えば、ゲートドライバ３０１０は、上述した任意の実施例で提供されるゲート駆動回路２０を含む。ゲート駆動回路２０における複数のシフトレジスタユニット１０の画素走査信号出力端子Outは、複数の走査線GLに対応して接続される。複数の走査線GLは、複数列に配置された画素ユニットPに対応して接続される。表示期間において、ゲート駆動回路２０における各段シフトレジスタユニット１０の画素走査信号出力端子Outは、表示パネル３０００における複数列の画素ユニットPをプログレッシブに走査できるように、複数の走査線GLに信号を順次に出力し、ブランキング期間において、ゲート駆動回路２０における各段シフトレジスタユニット１０の画素走査信号出力端子Outは、表示パネル３０００における一列以上の画素ユニットPの補償検出を可能にするために、１つ以上の走査線GLにランダムに信号を出力する。例えば、ゲートドライバ３０１０は、半導体チップとして実装されてもよいし、表示パネル３０００に組み込まれてGOA回路を形成してもよい。
【０１３６】
例えば、データドライバ３０３０は、タイミングコントローラ３０２０から入力されたデジタル画像データＲＧＢを、タイミングコントローラ３０２０から供給された複数のデータ制御信号ＤＣＳに基づいて、基準ガンマ電圧を用いてデータ信号に変換する。データドライバ３０３０は、複数のデータ線DLに変換されたデータ信号を供給する。例えば、データドライバ３０３０は、半導体チップとして実装されてもよい。
【０１３７】
例えば、タイミングコントローラ３０２０は、外部から入力された画像データのＲＧＢを表示パネル３０００のサイズや解像度に合わせて処理し、処理した画像データをデータドライバ３０３０に供給する。タイミングコントローラ３０２０は、表示装置３０の外部から入力された同期信号（例えば、ドットクロックＤＣＬＫ、データイネーブル信号ＤＥ、水平同期信号Ｈｓｙｎｃおよび垂直同期信号Ｖｓｙｎｃ）を用いて、複数の走査制御信号ＧＣＳと複数のデータ制御信号ＤＣＳを生成する。タイミングコントローラ３０２０は、ゲートドライバ３０１０およびデータドライバ３０３０を制御するために、生成した走査制御信号ＧＣＳおよびデータ制御信号ＤＣＳを、それぞれゲートドライバ３０１０およびデータドライバ３０３０に供給する。
【０１３８】
当該表示装置３０はさらに、信号復号回路、電圧変換回路などの他の構成要素を含んでもよく、これらの構成要素は、例えば、既存の構成要素を使用してもよく、ここでは詳細には説明しない。
【０１３９】
本開示の少なくとも１つの実施例は、シフトレジスタユニットの駆動方法をさらに提供し、本開示の任意の実施例によるシフトレジスタユニットを駆動するために使用されてもよく、そのような複数のシフトレジスタユニットは、画面の少なくとも１つのフレームを表示するために表示パネルを駆動するためのゲート駆動回路を形成するためにカスケードされてもよい。当該駆動方法によって、ブランキング期間においてブランキング入力回路により第１の制御ノード（例えばプルアップノード）のレベル制御（例えばプルアップ）が行われた際の閾値電圧の損失を改善し、第１の制御ノードの電位に影響を与えないようにし、それによってブランキング出力信号の精度を向上させることができる。
【０１４０】
例えば、いくつかの例では、当該シフトレジスタユニット１０の駆動方法は、１フレームの画像を処理するための表示期間およびブランキング期間を含み、表示期間が、第１の入力段階および第１の出力段階を含み、ブランキング期間が、第２の入力段階および第２の出力段階を含む。上述した各段階では、当該シフトレジスタユニット１０の駆動方法は、以下の動作を含む。
【０１４１】
表示期間は、
表示入力回路２００が、表示入力信号に応答して表示プルアップ信号を第１の制御ノード（例えばプルアップノードＱ）に入力する第１の入力段階と、
出力回路３００が第１の制御ノード（例えばプルアップノードＱ）のレベルの制御で、複合出力信号を出力端子OPに出力する第１の出力段階と、を含む。
【０１４２】
ブランキング期間は、
ブランキング入力回路１００が、ブランキング入力信号およびブランキング制御信号に基づいてブランキングプルアップ信号を第１の制御ノード（例えばプルアップノードＱ）に入力し、ブランキング入力回路１００自体を補償する第２の入力段階と、
出力回路３００が、第１の制御ノード（例えばプルアップノードＱ）のレベルの制御で、複合出力信号を出力端子OPに出力する第２の出力段階と、を含む。
【０１４３】
なお、当該駆動方法の詳細な説明およびその技術的効果は、本開示の実施例におけるシフトレジスタユニット１０およびゲート駆動回路２０の対応する記述を参照することができ、ここでは説明を省略する。
【０１４４】
以下の点を説明する必要がある。
【０１４５】
(1)本開示の実施例の図面は、本開示の実施例に係る構造のみに関するものであり、他の構造は通常の設計を参照してもよい。
【０１４６】
(2)矛盾がない場合、本開示の実施例と実施例の特徴を互いに組み合わせて、新たな実施例を得ることができる。
【０１４７】
前記のように、本開示の具体的な実施形態に過ぎないが、本開示の保護範囲はこれに限定されるものではなく、本開示の保護範囲は、記載された特許請求の範囲の保護範囲に従うものとする。
【符号の説明】
【０１４８】
１０  シフトレジスタユニット
１００  ブランキング入力回路
２００  表示入力回路
３００  出力回路
４００  ノイズ低減回路
５００  第１の制御回路
【図１】
2021531490.tif 000003
【図２】
2021531490.tif 000004
【図３】
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【図４】
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【図５】
2021531490.tif 000007
【図６】
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【図７】
2021531490.tif 000009
【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５Ａ】
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【図１５Ｂ】
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【図１５Ｃ】
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【図１６】
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【図１７】
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【国際調査報告】
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