(57)【要約】【課題】半導体デバイスを形成するための方法を提供する。【解決手段】この方法は、半導体基板上に絶縁層を堆積させるステップと、絶縁層をエッチングして、第１の導電性材料を受けるための複数のトレンチを形成するステップと、複数のトレンチの少なくとも１つのトレンチの上に抵抗スイッチング・メモリ・エレメントを形成するステップであって、この抵抗スイッチング・メモリ・エレメントは上に形成された導電性キャップを有する、ステップと、トレンチの上に誘電体キャップを堆積させるステップとを含む。この方法はさらに、絶縁層の一部をエッチングして抵抗スイッチング・メモリ・エレメントの上に形成された誘電体キャップのセクションを露出させるステップと、誘電体キャップの露出されたセクションをエッチングして抵抗スイッチング・メモリ・エレメントの導電性キャップを露出させるステップと、導電性キャップの露出されたセクションと直接接触するバリア層を形成するステップとを含む。【選択図】図５
2021503712.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを形成するための方法であって、前記方法は、
半導体基板上に絶縁層を堆積させるステップと、
前記絶縁層をエッチングして、第１の導電性材料を受けるための複数のトレンチを形成するステップと、
前記複数のトレンチの少なくとも１つのトレンチの上に抵抗スイッチング・メモリ・エレメントを形成するステップであって、前記メモリ・エレメントは上に形成された導電性キャップを有する、ステップと、
前記トレンチの上に誘電体キャップを堆積させるステップと、
前記絶縁層の一部をエッチングして、前記メモリ・エレメントの上に形成された前記誘電体キャップのセクションを露出させるステップと、
前記誘電体キャップの前記露出されたセクションをエッチングして、前記メモリ・エレメントの前記導電性キャップを露出させるステップと、
前記導電性キャップの前記露出されたセクションと直接接触するバリア層を形成するステップとを含む、方法。
【請求項２】
前記誘電体キャップは、前記複数のトレンチの各々の上に延在してそれと接触する、請求項１に記載の方法。
【請求項３】
前記第１の導電性材料は銅である、請求項１に記載の方法。
【請求項４】
前記メモリ・エレメントは抵抗ランダム・アクセス・メモリ（ＲＲＡＭ）デバイスである、請求項１に記載の方法。
【請求項５】
前記メモリ・エレメントは導電性ブリッジング・ランダム・アクセス・メモリ（ＣＢＲＡＭ）デバイスである、請求項１に記載の方法。
【請求項６】
前記メモリ・エレメントはスペーサによって被覆される、請求項１に記載の方法。
【請求項７】
前記スペーサは窒化ケイ素（ＳｉＮ）スペーサである、請求項６に記載の方法。
【請求項８】
前記バリア層内に第２の導電性材料を堆積させるステップをさらに含む、請求項１に記載の方法。
【請求項９】
前記第２の導電性材料は銅である、請求項８に記載の方法。
【請求項１０】
前記バリア層は、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、窒化コバルト（ＣｏＮ）、および窒化ルテニウム（ＲｕＮ）のうちの少なくとも１つを含む、請求項１に記載の方法。
【請求項１１】
前記導電性キャップは前記バリア層に包まれる、請求項１に記載の方法。
【請求項１２】
クロスバー・アレイに組み込まれた半導体構造体であって、前記構造体は、
第１の導電性材料を受けるために絶縁層内に形成された複数のトレンチと、
前記複数のトレンチの少なくとも１つのトレンチの上に形成された抵抗スイッチング・メモリ・エレメントであって、前記メモリ・エレメントは上に形成された導電性キャップを有する、抵抗スイッチング・メモリ・エレメントと、
前記トレンチの上に堆積された誘電体キャップと、
前記導電性キャップがバリア層に包まれるように前記導電性キャップの露出されたセクションと直接接触して形成されたバリア層とを含む、構造体。
【請求項１３】
前記誘電体キャップは、前記複数のトレンチの各々の上に延在してそれと接触する、請求項１２に記載の構造体。
【請求項１４】
前記第１の導電性材料は銅（Ｃｕ）である、請求項１２に記載の構造体。
【請求項１５】
前記バリア層の上に第２の導電性材料が堆積される、請求項１２に記載の構造体。
【請求項１６】
前記第２の導電性材料はＣｕである、請求項１５に記載の構造体。
【請求項１７】
前記バリア層は、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、窒化コバルト（ＣｏＮ）、および窒化ルテニウム（ＲｕＮ）のうちの少なくとも１つを含む、請求項１２に記載の構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般的に半導体デバイスに関し、より具体的にはクロスバー・アレイ抵抗スイッチング・デバイスに対するラップアラウンド上部電極ラインを形成することに関する。
【背景技術】
【０００２】
メモリは、さまざまな電子製品に広く用いられている。データ・ストレージの必要性が増しているため、メモリの容量および性能に対する要求は徐々に高くなっている。さまざまなメモリ・エレメントの中でも、抵抗ランダム・アクセス・メモリ（ＲＲＡＭ：ｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｉｅｓ）は低い動作電圧と、高い読取り／書込み速度と、エレメント・サイズの高度の小型化とを有するため、次世代のメモリ・エレメントの主流として従来のフラッシュ・メモリおよびダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ：ｄｙｎａｍｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｉｅｓ）に置き換わり得るものである。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
半導体デバイスを形成するための方法および半導体構造体を提供する。
【課題を解決するための手段】
【０００４】
本発明の実施形態によると、半導体デバイスを形成するための方法が提供される。この方法は、半導体基板上に絶縁層を堆積させるステップと、絶縁層をエッチングして、第１の導電性材料を受けるための複数のトレンチを形成するステップと、複数のトレンチの少なくとも１つのトレンチの上に抵抗スイッチング・メモリ・エレメントを形成するステップであって、この抵抗スイッチング・メモリ・エレメントは上に形成された導電性キャップを有する、ステップと、トレンチの上に誘電体キャップを堆積させるステップとを含む。この方法はさらに、絶縁層の一部をエッチングして抵抗スイッチング・メモリ・エレメントの上に形成された誘電体キャップのセクションを露出させるステップと、誘電体キャップの露出されたセクションをエッチングして抵抗スイッチング・メモリ・エレメントの導電性キャップを露出させるステップと、導電性キャップの露出されたセクションと直接接触するバリア層を形成するステップとを含む。
【０００５】
本発明の実施形態によると、半導体デバイスを形成するための方法が提供される。この方法は、絶縁層内に複数の銅（Ｃｕ）コンタクトを形成するステップと、複数のＣｕラインのうちの１つのＣｕラインの上に抵抗ランダム・アクセス・メモリ（ＲＲＡＭ）デバイスを形成するステップと、ＲＲＡＭデバイスの上に導電性キャップを形成するステップと、複数のＣｕラインの各々の上に延在して直接接触する誘電体キャップを形成するステップと、ＲＲＡＭデバイスの導電性キャップを露出させるように選択的にエッチングするステップと、露出された導電性キャップと直接接触するバリア層を形成するステップとを含む。
【０００６】
別の実施形態によると、半導体デバイスが提供される。この半導体デバイスは、第１の導電性材料を受けるために絶縁層内に形成された複数のトレンチと、複数のトレンチの少なくとも１つのトレンチの上に形成された抵抗スイッチング・メモリ・エレメントであって、上に形成された導電性キャップを有する抵抗スイッチング・メモリ・エレメントと、トレンチの上に堆積された誘電体キャップと、導電性キャップがバリア層に包まれるように導電性キャップの露出されたセクションと直接接触して形成されたバリア層とを含む。
【０００７】
なお、本発明の実施形態は異なる主題を参照しながら説明されている。特に、本発明のいくつかの実施形態は方法タイプの請求項を参照しながら説明されるのに対し、本発明の他の実施形態は装置タイプの請求項を参照しながら説明されている。しかし、当業者は上記および以下の説明から、別様に通知されない限り、１つのタイプの主題に属する特徴の任意の組み合わせに加えて、異なる主題に関する特徴、特に方法タイプの請求項の特徴と装置タイプの請求項の特徴との任意の組み合わせもこの文書に記載されるものとみなされることを推論するだろう。
【０００８】
本発明のこれらおよびその他の特徴および利点は、添付の図面に関連して読まれるべき本発明の例示的実施形態の以下の詳細な説明から明らかとなるだろう。
【０００９】
ここで、以下の図面を参照しながら本発明の実施形態を説明することとする。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施形態による、絶縁層内に形成された銅（Ｃｕ）ラインと、少なくとも１つのＣｕラインの上に形成された抵抗スイッチング・メモリ・エレメントとを含む半導体構造体の断面図である。
【図２】本発明の実施形態による、絶縁層がエッチングされて誘電体キャップの一部が露出したときの、図１の半導体構造体の断面図である。
【図３】本発明の実施形態による、誘電体キャップのエッチング後に抵抗スイッチング・メモリ・エレメントの導電性キャップが露出されたときの、図２の半導体構造体の断面図である。
【図４】本発明の実施形態による、抵抗スイッチング・メモリ・エレメントの導電性キャップと直接接触してバリア層が形成されたときの、図３の半導体構造体の断面図である。
【図５】本発明の実施形態による、上部Ｃｕラインと平行であり、よって抵抗ランダム・アクセス・メモリ（ＲＲＡＭ）区域を示す、図４の半導体構造体の断面図である。
【図６】本発明の実施形態による、１トランジスタ−１抵抗器（１Ｔ１Ｒ：ｏｎｅ  ｔｒａｎｓｉｓｔｏｒ−ｏｎｅ  ｒｅｓｉｓｔｏｒ）ＲＲＡＭに対する基本的なセル構造を示す図である。
【図７】本発明の実施形態による、図４および図５のＲＲＡＭデバイスを組み込んだ例示的３Ｄ  ＲＲＡＭクロスバー・アレイを示す図である。
【図８】本発明の実施形態による、図４および図５のＲＲＡＭデバイスの展望を示す例示的な図である。
【発明を実施するための形態】
【００１１】
図面全体にわたって、同じかまたは類似の参照番号は、同じかまたは類似の構成要素を表す。
【００１２】
本発明の実施形態は、抵抗スイッチング・メモリを改善するための方法およびデバイスを提供する。「モノのインターネット」（ＩｏＴ：Ｉｎｔｅｒｎｅｔ  ｏｆ  Ｔｈｉｎｇｓ）の時代におけるデジタル・データの増大に伴って、データ・ストレージおよびデータ駆動型の計算のために、抵抗スイッチング・メモリを含む高速かつスケーラブルな技術が探究されている。抵抗スイッチング・メモリ（ＲＲＡＭ）は、その２端子構造の結果として高速、高密度、および低製作コストを提供する。ＲＲＡＭデバイスは、面積の占有、速度、およびスケーリングの点からの利点を提供する。ＲＲＡＭデバイスに共通する特徴は、それらが抵抗メモリであることであり、ここでは抵抗が探索される状態変数の働きをする。さまざまな物理的プロセスによる電気パルスによって、抵抗が変更され得る。たとえばＲＲＡＭデバイスにおいて、抵抗は通常、絶縁酸化物層内の導電性フィラメントの状態によって変化する。さらに、ＲＲＡＭデバイスの２端子構造はクロスポイントまたはクロスバー・アレイに収容されてもよく、ここではワードラインおよびビットラインの稠密なパッキングによって極度に小さいビット面積が可能にされる。ＲＲＡＭデバイスの別の利点は、各デバイスを独立にプログラムおよび消去する能力、ならびに通常は１００ナノ秒（ｎｓ）の範囲のより高速なスイッチングを達成する能力である。短いスイッチング時間と、比較的低電圧の動作との組み合わせによって、低電力消費のためにプログラムおよび消去エネルギの使用を低くすることも可能になる。
【００１３】
本発明の実施形態は、クロスバー・アレイ抵抗スイッチング・デバイスに対するラップアラウンド上部電極ラインを形成することによって、抵抗スイッチング・メモリを改善するための方法およびデバイスを提供する。特に、たとえば銅（Ｃｕ）ラインなどの導電性ラインが絶縁層内に形成される。少なくとも１つのＣｕラインは、その上に形成された抵抗スイッチング・メモリ・エレメントを含む。Ｃｕラインの各々の上に、誘電体キャップが形成される。誘電体キャップは連続的に、または中断されない方式でＣｕラインの各々の上に延在して、Ｃｕライン（またはＣｕラインのバリア層）の各々と係合する。誘電体キャップは抵抗スイッチング・メモリ・エレメントを含まないＣｕラインの上面と接触し、一方で誘電体キャップは少なくとも１つのＣｕラインの上に形成された抵抗スイッチング・メモリ・エレメントを被覆する。選択的エッチングが行われて、抵抗スイッチング・メモリ・エレメントの上部分が露出され、かつ抵抗スイッチング・メモリ・エレメントと接触する導電性層の堆積（メタライゼーション）が行われる。最終的なＲＲＡＭ構造は、複数のワードラインおよびビットラインを含む３Ｄ  ＲＲＡＭクロスバー・アレイに組み込まれ得る。抵抗スイッチング・メモリ・エレメントは、少なくとも酸化物ベースのＲＲＡＭまたは導電性ブリッジングＲＡＭ（ＣＢＲＡＭ：ｃｏｎｄｕｃｔｉｖｅ  ｂｒｉｄｇｉｎｇ  ＲＡＭ）、磁気ランダム・アクセス・メモリ（ＭＲＡＭ：ｍａｇｎｅｔｉｃ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、相変化メモリ（ＰＣＭ：ｐｈａｓｅ  ｃｈａｎｇｅ  ｍｅｍｏｒｙ）、または強誘電トンネル接合（ＦＴＪ：ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｔｕｎｎｅｌｉｎｇ  ｊｕｎｃｔｉｏｎ）であり得る。
【００１４】
本発明の実施形態は、所与の例示的アーキテクチャによって説明されることとなるが、本発明の範囲内でその他のアーキテクチャ、構造、基板材料、ならびにプロセスの特徴およびステップ／ブロックが変動され得ることが理解されるべきである。なお、明瞭さの目的のために、特定の特徴がすべての図面に示されていないことがある。このことは、任意の特定の実施形態または請求項の範囲の限定と解釈されることは意図されていない。
【００１５】
本発明のさまざまな実施形態が以下に説明される。明瞭さのために、この明細書には実際の実施のすべての特徴が記載されているわけではない。もちろん当然のことながら、任意のこうした実際の実施形態の開発においては、開発者の特定の目標を達成するために、たとえばシステム関連およびビジネス関連の制約の順守など、実施ごとに異なるであろう多数の実施特定的な決定を行う必要がある。さらに当然のことながら、こうした開発努力は複雑で時間のかかるものであり得るが、この発明の利益を有する当業者のルーチン業務となるだろう。
【００１６】
図１は、本発明の実施形態による、絶縁層内に形成された銅（Ｃｕ）ラインと、少なくとも１つのＣｕラインの上に形成された抵抗スイッチング・メモリ・エレメントとを含む半導体構造体の断面図である。
【００１７】
半導体構造体５は半導体基板１０を含む。基板１０の上に絶縁層１２が堆積される。絶縁層１２はエッチングされて、その結果、トレンチが形成される。トレンチの各々の周りに、導電性充填材料またはライナ１４が形成または堆積される。一例において、ライナは窒化タンタル（ＴａＮ）ライナ１４か、または代替的にはタンタル（Ｔａ）ライナ１４であり得る。導電性充填材料１４は、たとえば電気めっき、無電解めっき、化学蒸着（ＣＶＤ：ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）、原子層堆積（ＡＬＤ：ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ）、および／または物理蒸着（ＰＶＤ：ｐｈｙｓｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）などによって堆積され得る。
【００１８】
次いで、トレンチが導電性材料を受けるように構成される。導電性材料は、たとえば銅（Ｃｕ）１６、１６’などの金属であり得る。明瞭さの目的のために、２つのＣｕ領域１６と１つのＣｕ領域１６’とが示されている。当業者は、絶縁層１２内に複数のＣｕ領域１６、１６’が定められることを予期してもよい。Ｃｕ領域１６は半導体構造体５の第１の領域または区域７に形成されるのに対し、Ｃｕ領域１６’は半導体構造体５の第２の領域または区域９に形成される。
【００１９】
Ｃｕ領域１６’の上に抵抗スイッチング・メモリ（ＲＲＡＭ）２０が形成される。ＲＲＡＭ積層２０は第１の層２２と、第２の層２４と、第３の層２６とを含む。第１の層２２は金属層であり得る。第２の層２４は、たとえば金属酸化物層などの絶縁層であり得る。第３の層２６は金属層であり得る。第１および第３の層２２、２６は、同じ材料で形成され得る。
【００２０】
異なる言い方をすると、抵抗スイッチング・メモリ・エレメント２０は上部電極（ＴＥ：ｔｏｐ  ｅｌｅｃｔｒｏｄｅ）２６と下部電極（ＢＥ：ｂｏｔｔｏｍ  ｅｌｅｃｔｒｏｄｅ）２２との間に挟まれた絶縁層２４、通常は金属酸化物（ＭｅＯｘ：ｍｅｔａｌ  ｏｘｉｄｅ）を含み、両方の電極は一般的に金属層または積層を含む。抵抗スイッチング・メモリ・エレメント２０は最初に電鋳または単なる形成の動作を受け、ここでは誘電破壊によって導電性フィラメント（ＣＦ：ｃｏｎｄｕｃｔｉｖｅ  ｆｉｌａｍｅｎｔ）が形成される。形成中はコンプライアンス・システムまたは直列抵抗器／トランジスタによって電流が制限され、それによってＣＦのサイズの制御が可能になり、スイッチング層の壊滅的（ハード）な破壊が回避される。形成後、ＣＦは絶縁層をシャントすることによってＴＥおよびＢＥを接続して、ＲＲＡＭ２０の低抵抗状態（ＬＲＳ：ｌｏｗ−ｒｅｓｉｓｔａｎｃｅ  ｓｔａｔｅ）をもたらすため、デバイスは改善されたコンダクタンスを示す。
【００２１】
ＲＲＡＭ積層２０の上に導電性キャップ２８が形成され得る。導電性キャップ２８は金属キャップであり得る。導電性キャップ２８は、たとえばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、コバルト（Ｃｏ）、窒化コバルト（ＣｏＮ）、ルテニウム（Ｒｕ）、および／もしくは窒化ルテニウム（ＲｕＮ）、ならびに／またはその他の金属もしくは金属合金などを含み得る。スペーサ３０はＲＲＡＭ積層２０および導電性キャップ２８の上に形成されるか、またはそれらを被覆もしくは包囲する。スペーサ３０は、たとえば窒化ケイ素（ＳｉＮ）スペーサなどであり得る。
【００２２】
付加的に、Ｃｕ領域１６’とＲＲＡＭ積層２０との間にバリア層３２が形成される。バリア層３２は、たとえばＣｕの拡散などを防ぎ得る。
【００２３】
次いで、Ｃｕ領域１６、１６’の上に誘電体キャップ１８が堆積される。誘電体キャップ１８は、複数のＣｕ領域１６、１６’の各々の上に延在して、それと接触する。誘電体キャップ１８は、Ｃｕ領域１６の各々の上側表面と、Ｃｕ領域１６’のバリア層３２とに接触または係合する連続的または中断されない層である。誘電体キャップ１８は、Ｃｕ領域１６’の上に形成されたＲＲＡＭ積層２０を被覆または包囲または封入する。誘電体キャップ１８は、半導体構造体５全体にわたって実質的に一貫した厚さを有する。誘電体キャップ１８の上に別の絶縁層１２’が形成されて、半導体構造体５が完成する。さまざまな実施形態において、絶縁層１２’の高さは、化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ−ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ）および／またはエッチングによって低減され得る。したがって、ＣＭＰによって平坦化プロセスが提供され得る。その他の平坦化プロセスは、研削および研磨を含み得る。
【００２４】
図２は、絶縁層がエッチングされて誘電体キャップの一部が露出したときの、図１の半導体構造体の断面図である。
【００２５】
本発明のさまざまな実施形態において、絶縁層１２’はエッチングされて第１の窪み４０と、第２の窪み４２と、第３の窪み４４とを形成する。エッチングは、たとえば反応性イオン・エッチング、プラズマ・エッチング、イオン・エッチング、またはレーザ・アブレーションなどのドライ・エッチング・プロセスを含み得る。エッチングはさらに、層の一部を除去するために１つ以上の化学エッチャントを用いるウェット化学エッチング・プロセスを含み得る。第３の窪みは、導電性キャップ２８の上面よりも下まで延在して、ラップアラウンド上部電極ラインを達成する。
【００２６】
第１の窪み４０は、誘電体キャップ１８の上面１９まで延在する。第２の窪み４２は、誘電体キャップ１８まで延在しない。第１および第２の窪み４０、４２は、構造体５の第１の領域７に形成される。第３の窪み４４は、構造体５の第２の領域９に形成される。第３の窪みは、抵抗スイッチング・メモリ・エレメント２０の上に形成された誘電体キャップ１８の上面１９まで延在する。
【００２７】
図３は、誘電体キャップのエッチング後に抵抗スイッチング・メモリ・エレメントの導電性キャップが露出されたときの、図２の半導体構造体の断面図である。
【００２８】
本発明のさまざまな実施形態例において、第１の窪み４０から露出された誘電体キャップ１８がエッチングされる。この結果として、Ｃｕ領域１６の上面１７が露出される。加えて、第３の窪み４４から露出された誘電体キャップ１８がエッチングされ、スペーサ３０もエッチングされて導電性キャップ２８の上面２９が露出される。加えて、導電性キャップ２８の側面３１も露出される。
【００２９】
図４は、抵抗スイッチング・メモリ・エレメントの導電性キャップと直接接触してバリア層が形成されたときの、図３の半導体構造体の断面図である。
【００３０】
さまざまな実施形態例において、窪み４０、４２、４４の各々の上に導電性ライナ５２が形成される。導電性ライナ５２は金属ライナであり得る。その金属は、たとえばＲＲＡＭ２０の導電性キャップ２８を形成するために用いられたものと同じ金属などであり得る。次いで、窪み４０、４２、４４の各々によって導電性材料５０が受けられて、メタライゼーション・プロセスが完了し得る。導電性材料５０は、たとえばＣｕなどであり得る。導電性材料５０は、金属ライナ５２の内表面全体に接触する。導電性材料は、絶縁層１２’の上面まで延在し得る。金属ライナ５２は、第２の領域９においてＲＲＡＭ積層２０を包む。これが金属ライン体積を増加させることによって、抵抗が効率的に低減し、上部金属ライン５２とＲＲＡＭ２０とのより良好な接触が提供される。金属ライナ５２は、第２の領域９のＣｕ領域１６’の上に形成された導電性キャップ２８と接触する。金属ライナ５２は、抵抗スイッチング・エレメント２０に対するラップアラウンド上部電極ラインと呼ばれ得る。金属ライナ５２はバリア層とも呼ばれ得る。最終的な構造体は５５として示される。
【００３１】
したがって、上部電極の上部分はビア・コンタクトなしに金属ライン自体に埋め込まれる。異なる言い方をすると、同一のメモリ・エレメントが上部電極ラインに埋め込まれてマトリクスを形成する。言い換えると、ＲＲＡＭ積層の上部電極または導電性キャップ２８は、金属ライナ５２に包まれるか、またはＣｕラインに埋め込まれる。Ｃｕトレンチは、図１〜４を示している頁に対して垂直に走ることを注記する。
【００３２】
図５は、上部Ｃｕラインと平行であり、よって抵抗ランダム・アクセス・メモリ（ＲＲＡＭ）区域を示す、図４の半導体構造体の断面図である。
【００３３】
さまざまな実施形態例において、ＲＲＡＭ区域５７が上部Ｃｕラインと平行に示される。上部金属ラインはＲＲＡＭを包んでいる。この結果として、金属ライン体積の増加、抵抗の低減、および上部金属ライン５２とＲＲＡＭ２０とのより良好な接触が得られる。したがって、ＲＲＡＭ積層２０はＣｕ領域１６’と金属ライン５２（例、Ｃｕ）との間に入れられるか、または押し込まれる。よってＲＲＡＭ積層２０は、Ｃｕ領域１６’とＣｕライナ５２との間に位置決めまたは埋め込みされる。ＲＲＡＭ積層２０は実質的に整列される。上部ラインと下部ラインとは互いに垂直に走り、よって図７に示されるとおりのクロスバー・アレイ構造が形成される。
【００３４】
図６は、１Ｔ１Ｒ−ＲＲＡＭに対する基本的なセル構造である。
【００３５】
本発明のさまざまな実施形態例において、セル構造６０は抵抗スイッチング・メモリ・エレメント２０と、トランジスタ６５とを含む。抵抗スイッチング・メモリ・エレメント２０は、第１の金属層２２と第２の金属層２６との間に挟まれた絶縁層２４を含み得る。トランジスタ６５はソースと、ドレインと、ゲートとを含む。一例において、抵抗スイッチング・メモリ・エレメント２０はドレインとゲートとの間に置かれる。
【００３６】
図７は、図４および図５のＲＲＡＭデバイスを組み込んだ例示的３Ｄ  ＲＲＡＭクロスバー・アレイ７０である。
【００３７】
本発明のさまざまな実施形態例において、半導体セル構造６０は、複数のビットライン７２と複数のワードライン７４との間に組み込まれたメモリ・セルを表す。よって、垂直の導電性のワードライン（行）７４およびビットライン（列）７２によってアレイ７０が得られ、抵抗メモリ・エレメントを有するセル構造６０は、各行と列との交差点に存在する。抵抗メモリ・エレメントを有するセル構造６０は、対応するワードライン７４およびビットライン７２にバイアスをかけることによって、読取りおよび書込みのためにアクセスされ得る。
【００３８】
図８は、図４および図５のＲＲＡＭデバイスの展望を示す例示的な図８０である。
【００３９】
本発明のさまざまな実施形態例において、ＲＲＡＭベースのデバイス８２は高速処理８４と、低電力消費８６と、長い耐久性８８と、単純な構造およびＣＭＯＳ適合性９０と、スケーラビリティ９２とを提供する。これらの要素は、ＲＲＡＭベースのデバイス８２がより良好な性能と、より高い効率と、より高い信頼性とを達成することを助けるものである。こうしたＲＲＡＭベースのデバイスは、図１〜６を参照して説明されている。
【００４０】
まとめると、抵抗ランダム・アクセス・メモリ（ＲＲＡＭ）は、ニューロモーフィック・コンピューティングのための電子シナプス・デバイスまたはメモリスタ・デバイス、ならびに高密度および高速不揮発性メモリの適用に対する有望な技術であると考えられる。ニューロモーフィック・コンピューティングの適用において、抵抗メモリ・デバイスは、デバイス抵抗の形の接続重みを表すプレニューロンとポストニューロンとの間の接続（シナプス）として用いられ得る。ＲＲＡＭのクロスバーまたはクロスポイント・アレイを通じて複数のプレニューロンおよびポストニューロンを接続でき、これは当然ながら完全接続ニューラル・ネットワークを表す。
【００４１】
大規模なクロスバー・アレイを構築するために、各クロス・ポイントは高い抵抗（または低い漏洩電流）を有する必要がある。そうでなければ、金属ラインを通じた電圧降下が問題となる。ＲＲＡＭデバイスは通常、フィラメントの性質のために低いスイッチング抵抗（〜ｋＯｈｍ）を有する。このことから、大きなクロスバー・アレイ構造を可能にするために従来のバック・エンド（ＢＥＯＬ：ｂａｃｋ  ｅｎｄ  ｏｆ  ｌｉｎｅ）よりもライン抵抗を低減させることが要求される。本発明の実施形態は、Ｃｕ領域とラップアラウンド上部電極金属ラインとの間にＲＲＡＭ積層を入れるかまたは押し込むことによって、この問題を軽減する。
【００４２】
さらに、ＢＥＯＬにおいて比較的低温で新規メモリを製作でき、これはＣＭＯＳデバイスとの容易な集積および３Ｄにおける積層を可能にする。これらすべての理由から、抵抗メモリは不揮発性メモリにとって有望であるだけでなく、高速データ・アクセスを可能にするためにコンピューティング・メモリにとっても有望であり、かつたとえば不揮発性メモリスタの論理計算またはニューロモーフィック・ネットワークなどの、メモリとコンピューティング回路との区別を曖昧にするコンピューティング・アーキテクチャにとっても有望である。
【００４３】
新規メモリ技術の中でも、ＲＲＡＭは良好なサイクル耐久性、高速、製作の容易さ、および良好なスケーリング挙動を有するために、最も有望なデバイスの１つである。相変化メモリ（ＰＣＭ）およびスピン移動トルク・メモリ（ＳＴＴＲＡＭ：ｓｐｉｎ−ｔｒａｎｓｆｅｒ  ｔｏｒｑｕｅ  ｍｅｍｏｒｉｅｓ）に対するＲＲＡＭの最も顕著な強みの１つは、２つ以上の金属層の間に挿入された絶縁層のみを含むその単純な構造である。加えて、ＲＲＡＭにおける電流消費はフィラメント伝導のために低く、一方でＰＣＭおよびＳＴＴＲＡＭのプログラミング電流はデバイス面積に比例する。
【００４４】
この強力な可能性を前提として、本明細書においてはクロスバー・アーキテクチャを用いた大規模ＲＲＡＭデバイスが提示される。自動車産業、スマート・カード、およびＩＯＴ市場に対するスマート・センサにおける埋め込みメモリの適用を目的とした、比較的小規模のＲＲＡＭも示されている。埋め込みＲＲＡＭは、フラッシュ・メモリを上回る、たとえばより低いエネルギ消費およびより速い速度などの利点を提供する。他方でクロスバーＲＲＡＭは、不揮発性の挙動および３Ｄ集積に加えて、ＤＲＡＭと比較してより高い密度、およびフラッシュ・メモリと比較してより速い速度を提供する。これらはストレージ・クラス・メモリ（ＳＣＭ：ｓｔｏｒａｇｅ  ｃｌａｓｓ  ｍｅｍｏｒｙ）適用に対する理想的な特性であり、ＤＲＡＭ（高性能、低密度）とフラッシュ・メモリ（高密度、低速動作）との隙間を埋めるものである。本発明の実施形態は、抵抗を効率的に低減し、かつ上部金属ラインとＲＲＡＭとのより良好な接触を提供するために金属ライン体積を増加させるために、Ｃｕ領域とラップアラウンド上部電極金属ラインとの間にＲＲＡＭ積層を入れるか、または押し込むか、または埋め込むことによって、こうした結果を達成する。
【００４５】
たとえば層、領域、または基板などの構成要素が別の構成要素の「上（ｏｎ）」または「上（ｏｖｅｒ）」にあると言われるとき、その構成要素は他方の構成要素の上に直接存在してもよいし、介在構成要素も存在してもよいことが理解されるだろう。これに対し、ある構成要素が別の構成要素の「直接上（ｄｉｒｅｃｔｌｙ  ｏｎ）」または「直接上（ｄｉｒｅｃｔｌｙ  ｏｖｅｒ）」にあると言われるとき、介在構成要素は存在しない。ある構成要素が別の構成要素に「接続される」または「結合される」と言われるとき、その構成要素は他方の構成要素に直接接続または結合されてもよいし、介在構成要素が存在してもよいことも理解されるだろう。これに対し、ある構成要素が別の構成要素に「直接接続される」または「直接結合される」と言われるとき、介在構成要素は存在しない。
【００４６】
本発明の実施形態は、集積回路チップに対する設計を含んでもよく、この設計はグラフィカル・コンピュータ・プログラミング言語で作成されて、コンピュータ・ストレージ媒体（たとえばディスク、テープ、物理ハード・ドライブ、またはたとえばストレージ・アクセス・ネットワークなどの仮想ハード・ドライブなど）に保存され得る。設計者がチップか、またはチップを製作するために用いられるフォトリソグラフィ・マスクを製作しないとき、設計者は結果として得られる設計を物理的機構によって（例、設計を保存するストレージ媒体のコピーを提供することによって）、または電子的に（例、インターネットを通じて）、こうしたエンティティに直接的または間接的に伝達し得る。保存された設計は、次いでフォトリソグラフィ・マスクの製作のために適切なフォーマット（例、ＧＤＳＩＩ）に変換され、このフォトリソグラフィ・マスクは、ウェハ上に形成されるべき当該チップ設計の複数のコピーを含む。このフォトリソグラフィ・マスクは、エッチングまたは別様に加工されるべきウェハ（および／またはその上の層）の範囲を定めるために使用される。
【００４７】
本明細書に記載される方法は、集積回路チップの製作に用いられ得る。結果として得られる集積回路チップは製作者によって、生ウェハの形で（すなわち、複数のパッケージングされていないチップを有する単一ウェハとして）、ベア・ダイとして、またはパッケージングされた形で流通され得る。後者の場合、チップは単一チップ・パッケージ（たとえば、マザーボードまたはその他のより高レベルの担体に付けられたリードを有するプラスチック担体など）またはマルチチップ・パッケージ（たとえば、片面もしくは両面相互接続または埋め込み相互接続を有するセラミック担体など）に搭載される。いずれの場合にも、次いでチップは（ａ）たとえばマザーボードなどの中間製品、または（ｂ）最終製品の一部として、他のチップ、ディスクリート回路エレメント、および／またはその他の信号処理デバイスと集積される。最終製品は集積回路チップを含む任意の製品であってもよく、玩具およびその他の低価格アプリケーションから、ディスプレイ、キーボードまたはその他の入力デバイス、および中央プロセッサを有する高度なコンピュータ製品までの範囲であり得る。
【００４８】
材料化合物は、たとえばＳｉＧｅなどの列挙される元素によって説明されることとなることも理解されるべきである。これらの化合物は、化合物内に異なる割合の元素を含み、たとえばＳｉＧｅはＳｉｘＧｅ１−ｘを含み、ここでｘは１以下であることなどである。加えて、化合物中に他の元素が含まれても本実施形態によって機能し得る。付加的な元素を有する化合物は、本明細書において合金と呼ばれることとなる。
【００４９】
本明細書における本発明の「一実施形態」または「実施形態」、およびそれらの他の変形の参照は、その実施形態に関連して記載される特定の特徴、構造、および特性などが本発明の少なくとも１つの実施形態に含まれることを意味する。よって、明細書全体のさまざまな場所に出現する「一実施形態において」または「実施形態において」という語句、および任意のその他の変形の出現は、そのすべてが必ずしも同じ実施形態を示すものではない。
【００５０】
当然のことながら、たとえば「Ａ／Ｂ」、「Ａおよび／またはＢ」、および「ＡおよびＢの少なくとも１つ」などの場合における以下の「／」、「および／または」、および「少なくとも１つ」のいずれかの使用は、挙げられた第１の選択肢（Ａ）のみの選択、または挙げられた第２の選択肢（Ｂ）のみの選択、または両方の選択肢（ＡおよびＢ）の選択を包含することが意図される。さらなる例として、「Ａ、Ｂ、および／またはＣ」および「Ａ、Ｂ、およびＣの少なくとも１つ」という場合に、こうした表現は挙げられた第１の選択肢（Ａ）のみの選択、または挙げられた第２の選択肢（Ｂ）のみの選択、または挙げられた第３の選択肢（Ｃ）のみの選択、または挙げられた第１および第２の選択肢（ＡおよびＢ）のみの選択、または挙げられた第１および第３の選択肢（ＡおよびＣ）のみの選択、または挙げられた第２および第３の選択肢（ＢおよびＣ）のみの選択、または３つの選択肢すべて（ＡおよびＢおよびＣ）の選択を包含することが意図される。この技術分野および関連技術分野の当業者に容易に明らかになるとおり、このことは多くの項目が挙げられても拡張され得る。
【００５１】
本明細書において用いられる用語は、特定の実施形態を説明する目的のみのためのものであり、本発明の実施形態を限定することは意図されていない。本明細書において用いられる単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、状況が別様を明瞭に示さない限り複数形も含むことが意図されている。さらに、本明細書において用いられるときの「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、および／または「含んでいる（ｉｎｃｌｕｄｉｎｇ）」という用語は、記述される特徴、整数、ステップ、動作、構成要素、および／またはコンポーネントの存在を明示するが、１つ以上の他の特徴、整数、ステップ、動作、構成要素、コンポーネント、および／またはそのグループの存在または追加を除外するものではないことが理解されるだろう。
【００５２】
空間的な相対的用語、たとえば「下（ｂｅｎｅａｔｈ）」、「下（ｂｅｌｏｗ）」、「下側（ｌｏｗｅｒ）」、「上（ａｂｏｖｅ）」、および「上側（ｕｐｐｅｒ）」などは、本明細書において、図面に示される１つの構成要素または特徴と別の構成要素（単数または複数）または特徴（単数または複数）との関係を説明するための記載を容易にするために用いられ得る。空間的な相対的用語は、図面に示される向きに加えて、使用または動作におけるデバイスの異なる向きも包含することが意図されることが理解されるだろう。たとえば、図面におけるデバイスが回転されるとき、他の構成要素または特徴の「下（ｂｅｌｏｗ）」または「下（ｂｅｎｅａｔｈ）」にあると記載された構成要素が、それによって他の構成要素または特徴の「上」に方向付けられるだろう。よって、「下」という用語は上および下の両方の向きを包含し得る。デバイスは別様に方向付けられ（９０度またはその他の向きに回転され）てもよく、本明細書において用いられる空間的な相対的記述子もそれに応じて解釈され得る。加えて、ある層が２つの層の「間」にあると言われるとき、その層はそれら２つの層の間にある唯一の層であってもよいし、１つ以上の介在層も存在していてもよいことも理解されるだろう。
【００５３】
本明細書においては、さまざまな構成要素を説明するために第１、第２などの用語が用いられ得るが、これらの構成要素はこれらの用語によって限定されるべきではないことが理解されるだろう。これらの用語は、１つの構成要素と別の構成要素とを単に区別するために用いられる。よって、以下に考察される第１の構成要素は、本発明の範囲から逸脱することなく第２の構成要素と名付けられ得る。
【００５４】
クロスバー・アレイ抵抗スイッチング・デバイスに対するラップアラウンド上部電極ラインを形成するための方法の好ましい例（これらは限定的ではなく例示的であることが意図される）を説明したが、上記の教示に照らして当業者が修正および変更を行い得ることを注記する。したがって、記載される特定の実施形態において、添付の請求項によって概説される本発明の範囲内にある変更が行われてもよいことが理解されるべきである。本発明のこうして記載される態様ならびに特許法によって要求される細部および詳細を有して、請求されかつ特許証による保護が望まれる事項が添付の請求項に示されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【国際調査報告】
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