(57)【要約】  開示の態様は、基板上に形成された、第１のゲートを有する第１の電界効果トランジスタ（ＦＥＴ）と、基板に対して実質的に垂直な方向に沿って第１のＦＥＴ上に積層された、第２のゲートを有する第２のＦＥＴと、を有する半導体装置を提供する。当該半導体装置はまた、第１のルーティングトラックと、該第１のルーティングトラックから電気的に絶縁された第２のルーティングトラックとを有する。第１及び第２のルーティングトラックの各々が、前記方向に沿って第２のＦＥＴ上に積層されたルーティングプレーン上に設けられる。当該半導体装置はまた、第１のＦＥＴの第１のゲートを第１のルーティングトラックに導電的に結合するように構成された第１の導電トレースと、第２のＦＥＴの第２のゲートを第２のルーティングトラックに導電的に結合するように構成された第２の導電トレースと、を有する。
2021508414.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された、第１のゲートを有する第１の電界効果トランジスタ（ＦＥＴ）と、
前記基板に対して実質的に垂直な方向に沿って前記第１のＦＥＴ上に積層された、第２のゲートを有する第２のＦＥＴと、
第１のルーティングトラック及び該第１のルーティングトラックから電気的に絶縁された第２のルーティングトラックであり、当該第１及び第２のルーティングトラックの各々が、前記方向に沿って前記第２のＦＥＴ上に積層されたルーティングプレーン上に設けられている、第１のルーティングトラック及び第２のルーティングトラックと、
前記第１のＦＥＴの前記第１のゲートを前記第１のルーティングトラックに導電的に結合するように構成された第１の導電トレースと、
前記第２のＦＥＴの前記第２のゲートを前記第２のルーティングトラックに導電的に結合するように構成された第２の導電トレースと、
を有する半導体装置。
【請求項２】
前記第２のゲートは、前記基板に対して実質的に垂直な前記方向に沿って前記第１のゲートの真上に積層されている、請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２のルーティングトラックは、前記基板に対して実質的に垂直な前記方向に沿って前記第２のゲートより上に設けられている、請求項２に記載の半導体装置。
【請求項４】
前記第１の導電トレースは、前記第２のゲート及び前記第２のＦＥＴをバイパスしている、請求項１に記載の半導体装置。
【請求項５】
前記基板上に形成された、第３のゲートを有する第３のＦＥＴと、
前記基板に対して実質的に垂直な前記方向に沿って前記第３のＦＥＴ上に積層された、第４のゲートを有する第４のＦＥＴと、
前記第３のＦＥＴの前記第３のゲートを前記第２のルーティングトラックに導電的に結合するように構成された第３の導電トレースと、
前記第４のＦＥＴの前記第４のゲートを前記第１のルーティングトラックに導電的に結合するように構成された第４の導電トレースと、
を更に有する請求項１に記載の半導体装置。
【請求項６】
前記第４のゲートは、前記方向に沿って前記第３のゲート上に積層されている、請求項５に記載の半導体装置。
【請求項７】
前記第３の導電トレースは、前記第４のゲート及び前記第４のＦＥＴをバイパスしている、請求項５に記載の半導体装置。
【請求項８】
前記第１及び第２のゲートのうちの少なくとも一方は、異方性エッチング特性を持つ導電材料を含む、請求項１に記載の半導体装置。
【請求項９】
前記第１及び第２のＦＥＴは、ｎ型ＦＥＴ及びｐ型ＦＥＴを含む相補型ＦＥＴである、請求項１に記載の半導体装置。
【請求項１０】
前記第２のゲートは前記第１のゲート上に積層され、前記第４のゲートは前記第３のゲート上に積層され、前記第１及び前記第２のルーティングトラックは、前記方向に沿って前記第１、第２、第３、及び第４のゲートの上の１つ以上のルーティングプレーンに設けられ、前記第１の導電トレースと前記第２の導電トレースとが空間的に分離され、前記第１の導電トレースは、前記第２のゲート及び前記第２のＦＥＴをバイパスし、前記第２の導電トレースは、前記第１のゲート及び前記第１のＦＥＴをバイパスし、前記第３の導電トレースと前記第４の導電トレースとが空間的に分離され、前記第３の導電トレースは、前記第４のゲート及び前記第４のＦＥＴをバイパスし、前記第４の導電トレースは、前記第３のゲート及び前記第３のＦＥＴをバイパスし、前記第１及び第４のゲートは、それぞれ、前記第１及び第４の導電トレースを介して前記第１のルーティングトラックに導電的に結合され、前記第２及び第３のゲートは、それぞれ、前記第２及び第３の導電トレースを介して前記第２のルーティングトラックに導電的に結合されている、請求項５に記載の半導体装置。
【請求項１１】
前記基板に対して実質的に垂直な前記方向に対して実質的に垂直な平面とゲートが交わる最大断面積であるゲート面積について、前記第２のゲートの面積が、前記第１のゲートの面積以上であり、前記第４のゲートの面積が、前記第３のゲートの面積以上であり、前記第２のゲートは、前記第１のゲートの上でずらして配置され、前記第４のゲートは、第３のゲートの上でずらして配置されている、請求項１０に記載の半導体装置。
【請求項１２】
前記第２のゲートの面積は、前記第１のゲートの面積よりも小さく、前記第４のゲートの面積は、前記第３のゲートの面積よりも小さく、前記第２のゲートは、前記第１のゲートの上でずらして配置され、前記第４のゲートは、第３のゲートの上でずらして配置されている、請求項１０に記載の半導体装置。
【請求項１３】
前記第１のＦＥＴは更に、前記方向に沿って積層された第１組の半導体バーを有し、前記第１のゲートが前記第１組の半導体バーを取り囲むとともに前記第１組の半導体バーに添えられ、前記第２のＦＥＴは更に、前記方向に沿って積層された第２組の半導体バーを有し、前記第２のゲートが前記第２組の半導体バーを取り囲むとともに前記第２組の半導体バーに添えられている、請求項１に記載の半導体装置。
【請求項１４】
前記第２組の半導体バーは、前記方向に沿って前記第１組の半導体バー上に積層されている、請求項１３に記載の半導体装置。
【請求項１５】
前記第１のゲート及び前記第２のゲートのうちの少なくとも一方は遷移金属を含んでいる、請求項１に記載の半導体装置。
【請求項１６】
前記遷移金属はルテニウムである、請求項１５に記載の半導体装置。
【請求項１７】
前記第１のゲート及び前記第２のゲートは、１つ以上の誘電体材料を含む誘電体層によって分離され且つ電気的に絶縁される、請求項１に記載の半導体装置。
【請求項１８】
前記第１のゲート及び前記第２のゲートのうちの少なくとも一方は、前記第１組及び第２組の半導体バーのうちの少なくとも一方を覆う第１の構造と、該第１の構造を覆う第２の構造と、該第２の構造を覆う第３の構造とを含む、請求項１３に記載の半導体装置。
【請求項１９】
前記第１の構造は、高誘電率を持つ層（ｈｉｇｈ−ｋ層）と、該ｈｉｇｈ−ｋ層と前記第２の構造との間での拡散を防止するバリア層とを含み、前記第２の構造は、それぞれのゲートの仕事関数を調節する仕事関数層と、該仕事関数層と前記第３の構造との間での拡散を防止するブロッキング層とを含み、前記第３の構造は、１つ以上の導電材料を含む、請求項１８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、２０１７年１２月４日に出願された米国仮出願第６２／５９４，３５４号の利益を主張するものであり、その全体をここに援用する。
【背景技術】
【０００２】
ここに提示される背景説明は、開示に係る状況を概略的に提示するためのものである。この背景セクションに記載される範囲においての、ここに名を連ねる発明者の仕事、並びに、出願時にさもなければ従来技術として適格でないかもしれない記載の態様は、明示的にも、暗示的にも、本開示に対する従来技術として認められるものではない。
【０００３】
例えばスマートフォン、コンピュータ、及びこれらに類するものなどの種々のエレクトロニクス機器に半導体デバイスが広く使用されている。一般に、典型的な半導体デバイスは、例えばトランジスタなどの能動デバイス、キャパシタ、インダクタ、及び他のコンポーネントを有する基板を含んでいる。より多くのますます複雑で高度な機能を同時にサポートすることができるいっそう小型で高速な半導体デバイスに対する需要がますます高まっている。この縮小化プロセスは、一般に、生産効率を向上させ、関連するコストを低下させることにより、利益をもたらす。それにもかかわらず、そのような縮小化はまた、半導体デバイスの加工及び製造の複雑さを増大させている。技術ノードが前進して半導体デバイスの寸法がいっそう小さいサブミクロンサイズにスケーリングされるにつれて、半導体デバイスの密度を高めることがいっそう困難になる。改良された構造及びそれを製造する方法が望まれる。
【発明の概要】
【０００４】
開示の態様は、基板上に形成された、第１のゲートを有する第１の電界効果トランジスタ（ＦＥＴ）と、基板に対して実質的に垂直な方向に沿って第１のＦＥＴ上に積層された、第２のゲートを有する第２のＦＥＴと、を有する半導体装置を提供する。当該半導体装置はまた、第１のルーティングトラックと、該第１のルーティングトラックから電気的に絶縁された第２のルーティングトラックとを有する。第１及び第２のルーティングトラックの各々が、上記方向に沿って第２のＦＥＴ上に積層されたルーティングプレーン上に設けられる。当該半導体装置はまた、第１のＦＥＴの第１のゲートを第１のルーティングトラックに導電的に結合するように構成された第１の導電トレースと、第２のＦＥＴの第２のゲートを第２のルーティングトラックに導電的に結合するように構成された第２の導電トレースと、を有する。
【０００５】
一実施形態において、第２のゲートは、基板に対して実質的に垂直な方向に沿って第１のゲートの真上に積層される。
【０００６】
一例において、第１及び第２のルーティングトラックは、基板に対して実質的に垂直な方向に沿って第２のゲートより上に設けられる。
【０００７】
一例において、第１の導電トレースは、第２のゲート及び第２のＦＥＴをバイパスする。
【０００８】
様々な実施形態において、当該半導体装置は更に、基板上に形成された、第３のゲートを有する第３のＦＥＴと、基板に対して実質的に垂直な方向に沿って第３のＦＥＴ上に積層された、第４のゲートを有する第４のＦＥＴと、を有する。当該半導体装置はまた、第３のＦＥＴの第３のゲートを第２のルーティングトラックに導電的に結合するように構成された第３の導電トレースと、第４のＦＥＴの第４のゲートを第１のルーティングトラックに導電的に結合するように構成された第４の導電トレースと、を有する。また、第４のゲートは、上記方向に沿って第３のゲート上に積層され得る。第３の導電トレースは、第４のゲート及び第４のＦＥＴをバイパスし得る。
【０００９】
一部の実施形態において、第２のゲートは第１のゲート上に積層され、第４のゲートは第３のゲート上に積層される。また、第１及び第２のトラックは、上記方向に沿って第１、第２、第３、及び第４のゲートの上の１つ以上のルーティングプレーンに設けられる。第１の導電トレースと第２の導電トレースとが空間的に分離され、第１の導電トレースは、第２のゲート及び第２のＦＥＴをバイパスする。さらに、第２の導電トレースは、第１のゲート及び第１のＦＥＴをバイパスする。第３の導電トレースと第４の導電トレースとが空間的に分離され、第３の導電トレースは、第４のゲート及び第４のＦＥＴをバイパスし、第４の導電トレースは、第３のゲート及び第３のＦＥＴをバイパスする。また、第１及び第４のゲートは、それぞれ、第１及び第４の導電トレースを介して第１のトラックに導電的に結合され、第２及び第３のゲートは、それぞれ、第２及び第３の導電トレースを介して第２のトラックに導電的に結合される。
【００１０】
一例において、第１及び第２のゲートのうちの少なくとも一方は、異方性エッチング特性を持つ導電材料を含む。
【００１１】
一例において、第１及び第２のＦＥＴは、ｎ型ＦＥＴ及びｐ型ＦＥＴを含む相補型ＦＥＴである。
【００１２】
一例において、基板に対して実質的に垂直な方向に対して実質的に垂直な平面とゲートが交わる最大断面積であるゲート面積について、第２のゲートの面積が、第１のゲートの面積以上であり、第４のゲートの面積が、第３のゲートの面積以上であり、第２のゲートは、第１のゲートの上でずらして配置され、第４のゲートは、第３のゲートの上でずらして配置される。他の一例において、第２のゲートの面積は、第１のゲートの面積よりも小さく、第４のゲートの面積は、第３のゲートの面積よりも小さく、第２のゲートは、第１のゲートの上でずらして配置され、第４のゲートは、第３のゲートの上でずらして配置される。
【００１３】
一部の例において、第１のＦＥＴは更に、上記方向に沿って積層された第１組の半導体バーを有し、第１のゲートが第１組の半導体バーを取り囲むとともに第１組の半導体バーに添えられ、第２のＦＥＴは更に、上記方向に沿って積層された第２組の半導体バーを有し、第２のゲートが第２組の半導体バーを取り囲むとともに第２組の半導体バーに添えられる。さらに、第２組の半導体バーは、上記方向に沿って第１組の半導体バー上に積層される。
【００１４】
一例において、第１のゲート及び第２のゲートのうちの少なくとも一方は、例えばルテニウムなどの遷移金属を含む。
【００１５】
一例において、第１のゲート及び第２のゲートは、１つ以上の誘電体材料を含む誘電体層によって分離され且つ電気的に絶縁される。
【００１６】
一部の例において、第１のゲート及び第２のゲートのうちの少なくとも一方は、第１組及び第２組の半導体バーのうちの少なくとも一方を覆う第１の構造と、該第１の構造を覆う第２の構造と、該第２の構造を覆う第３の構造とを含む。また、第１の構造は、高誘電率を持つ層（ｈｉｇｈ−ｋ層）と、該ｈｉｇｈ−ｋ層と第２の構造との間での拡散を防止するバリア層とを含み、第２の構造は、それぞれのゲートの仕事関数を調節する仕事関数層と、該仕事関数層と第３の構造との間での拡散を防止するブロッキング層とを含み、第３の構造は、１つ以上の導電材料を含む。ｈｉｇｈ−ｋ層は、選択的堆積プロセスを用いて第１組及び第２組の半導体バーのうちの少なくとも一方の上に形成され得る。バリア層は、選択的堆積プロセスを用いてｈｉｇｈ−ｋ層の上に形成され得る。第２の構造は、選択的堆積プロセスを用いて第１の構造の上に形成され得る。一例において、これら選択的堆積プロセスのうちの少なくとも１つは、選択的原子層成長である。
【図面の簡単な説明】
【００１７】
例として提案するこの開示の様々な実施形態を、似通った参照符号が同様の要素を参照する以下の図を参照して詳細に説明する。
【図１Ａ】図１Ａ−１Ｂは、開示の一実施形態に従った例示的な半導体装置の断面図及び上面図を示している。
【図１Ｂ】図１Ａ−１Ｂは、開示の一実施形態に従った例示的な半導体装置の断面図及び上面図を示している。
【図２Ａ】図２Ａ−２Ｂは、開示の一実施形態に従った例示的な半導体装置の断面図及び上面図を示している。
【図２Ｂ】図２Ａ−２Ｂは、開示の一実施形態に従った例示的な半導体装置の断面図及び上面図を示している。
【図３Ａ】図３Ａ−３Ｃは、開示の一実施形態に従った例示的な半導体装置の１つの断面図及び上面図を示している。
【図３Ｂ】図３Ａ−３Ｃは、開示の一実施形態に従った例示的な半導体装置の１つの断面図及び上面図を示している。
【図３Ｃ】図３Ａ−３Ｃは、開示の一実施形態に従った例示的な半導体装置の１つの断面図及び上面図を示している。
【図４】図４は、開示の一実施形態に従った例示的な半導体装置の斜視図を示している。
【図５】図５−２１は、開示の一部の実施形態に従った製造プロセスの様々な中間工程の例示的な概略図を示している。
【図６】図５−２１は、開示の一部の実施形態に従った製造プロセスの様々な中間工程の例示的な概略図を示している。
【図７】図５−２１は、開示の一部の実施形態に従った製造プロセスの様々な中間工程の例示的な概略図を示している。
【図８】図５−２１は、開示の一部の実施形態に従った製造プロセスの様々な中間工程の例示的な概略図を示している。
【図９】図５−２１は、開示の一部の実施形態に従った製造プロセスの様々な中間工程の例示的な概略図を示している。
【図１０】図５−２１は、開示の一部の実施形態に従った製造プロセスの様々な中間工程の例示的な概略図を示している。
【図１１】図５−２１は、開示の一部の実施形態に従った製造プロセスの様々な中間工程の例示的な概略図を示している。
【図１２】図５−２１は、開示の一部の実施形態に従った製造プロセスの様々な中間工程の例示的な概略図を示している。
【図１３】図５−２１は、開示の一部の実施形態に従った製造プロセスの様々な中間工程の例示的な概略図を示している。
【図１４】図５−２１は、開示の一部の実施形態に従った製造プロセスの様々な中間工程の例示的な概略図を示している。
【図１５】図５−２１は、開示の一部の実施形態に従った製造プロセスの様々な中間工程の例示的な概略図を示している。
【図１６】図５−２１は、開示の一部の実施形態に従った製造プロセスの様々な中間工程の例示的な概略図を示している。
【図１７】図５−２１は、開示の一部の実施形態に従った製造プロセスの様々な中間工程の例示的な概略図を示している。
【図１８】図５−２１は、開示の一部の実施形態に従った製造プロセスの様々な中間工程の例示的な概略図を示している。
【図１９】図５−２１は、開示の一部の実施形態に従った製造プロセスの様々な中間工程の例示的な概略図を示している。
【図２０】図５−２１は、開示の一部の実施形態に従った製造プロセスの様々な中間工程の例示的な概略図を示している。
【図２１】図５−２１は、開示の一部の実施形態に従った製造プロセスの様々な中間工程の例示的な概略図を示している。
【図２２】図２２は、開示の一実施形態に従った半導体装置を形成するための例示的なプロセスフローを示している。
【発明を実施するための形態】
【００１８】
ここでの技術は、三次元相補型電界効果トランジスタ（ＦＥＴ）デバイスの半導体設計及び対応する製造方法を含む。３Ｄ相補型ＦＥＴデバイス（ＣＦＥＴ）は、相補物であるｎチャネルＦＥＴすなわちｎＦＥＴ（例えば、ｎチャネル金属酸化膜半導体ＦＥＴすなわちＮＭＯＳＦＥＴすなわちＮＭＯＳなど）及びｐチャネルＦＥＴすなわちｐＦＥＴ（例えば、ｐチャネル金属酸化膜半導体ＦＥＴすなわちＰＭＯＳＦＥＴすなわちＰＭＯＳなど）が互いに上下に位置付けられた、三次元積層されたセル（又は標準セル、又は論理標準セル）を含むことができる。このような垂直積層（基板の加工面に対して垂直な積み重ね）は、三次元設計として論理セルを“折り畳む”ことを通じて、論理標準セルに関する面積スケーリング及び過密ルーティング改善を可能にする。
【００１９】
ここでの３Ｄ  ＣＦＥＴ設計は、面積スケーリング及びメタライゼーションにおける削減をもたらす。面積スケーリングは、例えば、ＮＭＯＳ又はＰＭＯＳのいずれかのソース及びドレイン並びにゲートを、その相補物から横方向に位置付けることに代えて、互いに上下に配置することによって実現される。例えば、プレーナＣＦＥＴデバイスでは、ＮＭＯＳがウエハの１つの領域内に位置付けられ、ＰＭＯＳがウエハの異なる領域内に位置付けられる。ここでの３Ｄ  ＣＦＥＴ論理標準セルの別の１つの利点は、共通のルーティングライン又はルーティングトラックからその下側又は上側のソース及びドレイン電極のそれぞれへのアクセスを可能にするメカニズムとして、ソース及びドレイン電極をずらして配置（スタガー配置）又は“階段配置”することができることである。このような構成は、ｎＦＥＴ−ｐＦＥＴ間での横断を作り出すためにプレーナＣＦＥＴデバイスでは必要とされる追加のメタライゼーションを不要にする。ここでの設計では、そのようなｎＦＥＴ−ｐＦＥＴ横断が、デバイス内で内部作成される。
【００２０】
例えばＡＮＤ−ＯＲ−Ｉｎｖｅｒｔ（ＡＯＩ）セルなどの単純なセルにおいてＣＦＥＴセル設計を用いて単一のルーティングトラックに上側又は下側のソース及びドレイン電極のそれぞれがアクセスすることには利点がある。一例において、ルーティングトラックは、どちらも上側のソース及びドレイン電極に接続されることができ、あるいは、上側のメタルドレイン（ＭＤ）と下側のソース及びドレイン電極とに接続されること、あるいは、下側のメタルドレインに接続されることができる。
【００２１】
ソース及びドレイン電極を積み重ねる又は階段配置する技術は、例えばＳｉＯ、ＳｉＯＣ、ＳｉＯＣＮ、ＳｉＯＮ、ＳｉＮ、ＡｌＯ、ＨｆＯ、及びＳｉＣ、並びにドープされたこれら各々などの誘電体材料を、タングステン、銅、コバルト、及びルテニウムを含むことができるソース及びドレインコンタクトのメタライゼーションに使用される共通の導電体上に選択的に堆積させる手段を含む。別の１つの技術は、反転コンタクトの適用をオプションで含み得る上側のソース及びドレイン電極に対して階段配置される向きに底部ソース及びドレイン電極をパターン形成する方法を含む。別の１つの技術は、メタル堆積を精緻な精度でそのメタルの最終高さまで作製する方法である。そのような精密な堆積には、例えば、ボトムアップ化学気相成長（ＣＶＤ）プロセスを用いる、又は良好なボイド及びシーム制御を伴った、ＣＶＤ、物理気相成長（ＰＶＤ）、若しくは原子層成長（ＡＬＤ）によるメタル堆積を用いるなどの、幾つかの技術が存在する。別の１つの技術を使用して、埋め込まれた（１つ以上の）パワーレールが形成され、これらレールと、対応する上側又は下側のソース及びドレインメタルコンタクトとの間の接続が形成される。
【００２２】
例えばＡＯＩセルなどの比較的単純なセルから、例えばフリップフロップ及びラッチなどのもっと複雑なセルへとＣＦＥＴ設計を拡張することは、ソース及びドレイン電極のスタガー配置又は階段配置が、効率的な面積スケーリングを維持するための、より大きなソリューションの構成要素であることを示す。ＡＯＩセルの場合、１つの技術は、セルの面積を、高さ３Ｔのセル高さとして参照される３ルーティングトラック（３Ｔ）のピッチよりも縮小することである。例えばフリップフロップなどのいっそう複雑なセルを面積スケーリングするために、技術はルーティングトラックの数を最小限に抑えることができる。例えば、４ルーティングトラック（４Ｔ）セルの高さが埋め込み電力レールと共に使用される。ＡＯＩセルの実施形態では、単一のルーティングトラックまでのｎＦＥＴ及びｐＦＥＴ双方の接続を可能にするために、ソース及びドレイン電極をずらして配置することができる。トランジスタの機能は、ＮＭＯＳ及びＰＭＯＳ双方に対する共通ゲートを介して行われ得る。これは、単一のゲート構造が、ゲートオールアラウンド型のＮＭＯＳ及びＰＭＯＳチャネルの双方を含むことを意味する。従って、共通ゲートへの単一の接続が使用される。
【００２３】
ここでの技術は、数多くのタイプ及び構成の半導体デバイスに使用されることができるが、ここでの実施形態例は、より複雑なセル設計のための３Ｄ  ＣＦＥＴ集積方法を記述し、そこでは、単一のルーティングラインへの接続が、スタガー配置されるＮＭＯＳ及びＰＭＯＳソース及びドレイン電極だけでなく、スタガー配置されるＮＭＯＳ及びＰＭＯＳゲートにも同様に使用される。ここでの例では、ＮＭＯＳゲート及びＰＭＯＳゲートを互いに物理的且つ電気的に分離する誘電体バリア（又は誘電体分離層）が存在するので、スタガー配置又は階段配置されるＮＭＯＳ及びＰＭＯＳゲートをスプリットゲートとして参照する。スタガー構成では、個々のＮＭＯＳ及びＰＭＯＳゲートの双方の接続を共通のルーティングトラックに対して行うことができる。
【００２４】
ここでの実施形態はまた、例示的なデバイスにおけるスプリットゲートの製造のための集積方法を示す。３Ｄ  ＣＦＥＴデバイス内に個別のスタガー配置されたｎＦＥＴ及びｐＦＥＴゲートを有することの主な難題は、メタライゼーションを含めてゲート構造が形成されるときにチャネルが既に形成されていることであり、これはセルのソース及びドレイン領域では発生しないことである。スタガー配置のソース及びドレインｎＦＥＴ及びｐＦＥＴ電極を形成することは、チャネルがゲートｌｏｗ−ｋスペーサ（すなわちｌｏｗ−ｋゲートスペーサ、すなわちｌｏｗ−ｋスペーサ）内に依然として埋め込まれていて、オープンにされたコンタクト領域内に浮かされていないことの恩恵を受ける。ソース及びドレインは、埋め込まれたチャネルから形成され、次いで、メタライゼーションされることができる。このフローは、下側のソース及びドレイン電極の双方に対して、また上側のソース及びドレイン電極に対しても、逐次的であることができる。ｎＦＥＴ及びｐＦＥＴについて順次にソース及びドレインの成長及びメタライゼーションを行うことにより、これは、誘電体膜が各チャネル間に堆積させて十分な分離を提供することを可能にする。メタルゲートでは、これは、チャネルがシート及び／又はワイヤを含む一組の浮かされた半導体バーとして置換ゲート内に存在することを所与とすると問題となることがあり、これは、ゲートのｎＦＥＴ又はｐＦＥＴ領域のいずれかについて行われるプロセスが相補ゲートに対して同時に実行され得るので、ｎＦＥＴ及びｐＦＥＴゲートが共に短絡することを回避するために集積アプローチにおいて考慮に入れられる。
【００２５】
ここでの実施形態例は、３Ｄ  ＣＦＥＴデバイスを組み込むことに焦点を当て、ｎＦＥＴ又はｐＦＥＴトランジスタのうちの１つ以上が、３Ｄ  ＣＦＥＴ設計において互いに上下に積層され、個々のｎＦＥＴ及びｐＦＥＴゲートが互いに対してスタガー配置又は階段配置されて、例えばバックエンドオブライン（ＢＥＯＬ）メタライゼーション内の、１つ以上のルーティングトラックによってそれぞれのゲートへのアクセスが可能であるようにされ、また、ＢＥＯＬ内の共通のルーティングトラックへのアクセスを提供するように個々のｎＦＥＴ及びｐＦＥＴゲートのスタガー配置又は階段配置が行われ得るようにされる。
【００２６】
一般に、セル設計では共通ゲートも使用されることができる。従って、複雑な標準セルを設計する際に、スプリットゲートと共通ゲートとの組み合わせを使用することができる。この開示における共通ゲートは、ゲートとして参照され、共通ゲートへの接続が、ｎＦＥＴ及びｐＦＥＴゲートの双方をそれぞれターンオン又はターンオフさせるようにｎＦＥＴ及びｐＦＥＴトランジスタが共通ゲート構造を共有する。スプリットゲートの場合には、積層されたゲートが、例えば異なる電気信号に接続されるように、独立した接続を有することができる。
【００２７】
一実施形態において、例えばトランジスタなどの半導体デバイスは、例えば基板の平坦な加工面などの基板面に対して配置され得る。基板面の単位面積当たりの半導体デバイスの数を増加させるために、基板面に平行な面上に第１の半導体デバイスが形成され得るともに、基板面にやはり平行な異なる面上に第２の半導体デバイスが形成され得る。第２の半導体デバイスは、基板面に対して垂直な第１の方向に沿って第１の半導体デバイスの上に積層されることができる。一部の実施形態によれば、第１の半導体デバイスは第１のＦＥＴとすることができ、第２の半導体デバイスは第２のＦＥＴとすることができる。さらに、第２のＦＥＴの第２のゲートが、第１の方向に沿って第１のＦＥＴの第１のゲートの上にそれから分離されて積層され得る。第１のゲート及び第２のゲートを相異なる電気信号に導電的に結合するために、第１のゲートを第１のルーティングトラックに結合するように第１のビア−ゲート接続又は導電トレースが構成され得るとともに、第２のゲートを第２のルーティングトラックに結合するように第２の導電トレースが構成され得る。一実施形態において、第１及び第２のルーティングトラックは、第１の方向に沿って第１及び第２のゲートよりも上の面上に配置され、別々の電気信号を導通する。また、ルーティングトラックは、基板面に平行な面上に形成されたｎ型ＦＥＴ（ｎＦＥＴ）のゲートと、基板面に平行な別の面上に形成されたｐ型ＦＥＴ（ｐＦＥＴ）のゲートと、を含む複数のゲートに導電的に結合されることができ、過密ルーティングを緩和する。
【００２８】
図１Ａ−１Ｂは、一部の実施形態に従った半導体装置１００の実施形態の断面図及び上面図を示している。図１Ａの半導体装置１００の断面図は、図１ＢのＡＡ’に沿って取られている。一実施形態において、半導体装置１００は、第１及び第２のＦＥＴを有するＦＥＴのスタックを含む。第１のＦＥＴは、基板１０１の基板面１０５に平行な第１の面Ｐ１上に形成される。第２のＦＥＴは、基板面１０５に平行な第２の面Ｐ２上に形成される。また、第２のＦＥＴは、基板面１０５に垂直な第１の方向１０２に沿って第１のＦＥＴの上に積層される。第１のＦＥＴは、第１組の半導体バーと、例えば第１のソース、第１のドレイン、第１のゲート１１２などの複数の端子とを含むことができる。第１のゲート１１２は、第１組の半導体バーの上に形成され得る。第２のＦＥＴは、第２組の半導体バーと、例えば第２のソース、第２のドレイン、第２のゲート１２２などの複数の端子とを含むことができる。第２のゲート１２２は、第２組の半導体バーの上に形成され得る。第１のＦＥＴが動作するとき、第１組の半導体バーに基づいて第１のチャネルが形成され得る。同様に、第２のＦＥＴが動作するとき、第２組の半導体バーに基づいて第２のチャネルが形成され得る。従って、第１組の半導体バーを第１のチャネルとして参照し、第２組の半導体バーを第２のチャネルとして参照する。
【００２９】
図１Ａを参照するに、第１のゲート１１２は、第１の面Ｐ１上に形成されており、第１のゲート１１２から空間的に離隔されて第１のゲート１１２よりも上に積み重ねられる第２のゲート１２２は、第２の面Ｐ２上に形成されている。第１のゲート１１２と第２のゲート１２２とが重なり合って、図１Ｂの上面図にて見て取れるような第１のゲート１１２と第２のゲート１２２との間の重なり領域１９１（すなわち、斜線ハッチングによって示される）を生じさせている。第１及び第２のゲート１１２及び１２２を相異なる電気信号に導電的に結合するために、別々の導電トレースを使用して第１及び第２のゲート１１２及び１２２を別々のルーティングトラックに接続することができる。例えば、各ルーティングトラックが異なる電気信号を導通し得る。図１Ａ−１Ｂを参照するに、第１のゲート１１２を第１のルーティングトラック１１４に接続するように第１の導電トレース１１３が構成され得るとともに、第２のゲート１２２を第２のルーティングトラック１２４に接続するように第２の導電トレース１２３が構成され得る。第１及び第２のルーティングトラック１１４及び１２４は、第１及び第２のゲートよりも上で、基板面１０５に平行な第３の面Ｐ３上に置かれている。一例において、第１及び第２のルーティングトラック１１４及び１２４の１つ以上の部分は、図１Ｂに示す第１の軸１０４に対して実質的に平行である。第１の軸１０４は、基板面１０５に対して平行である。
【００３０】
一部の実施態様において、第１のゲート１１２及び第２のゲート１２２は、スプリットゲートを形成する。スプリットゲートは、物理的且つ電気的に分離されたゲートのスタックを指すことができ、別々の導電トレースを介して別々のルーティングトラックに導電接続されることができる。
【００３１】
ルーティングトラックは、例えばＦＥＴのスタックよりも上の面（図１Ａ）又は下の面など、半導体装置１００の任意の好適位置に置かれることができる。ルーティングトラックは、任意の好適な構造及び材料を有することができる。一実施形態において、ルーティングトラックは、例えば様々なＦＥＴ及び半導体デバイスのゲート、ソース、ドレイン、若しくはこれらに類するもの、又はこれらの好適な組み合わせなどの複数の端子に導電的に結合され得る。一実施形態において、更なる電気信号を導通するために、更なるルーティングトラックが半導体装置１００に含められ得る。例えば、フリップフロップなどの標準セルで、４つのルーティングトラックが使用され得る。一例において、複数のルーティングトラックが、同じ電気信号を導通するように導電的に結合され得る。
【００３２】
半導体装置１００は、例えば半導体装置１００に正電圧及び負電圧を供給するためになど、半導体装置１００に電源を供給するために、例えば第１及び第２の電力レール１３１（１）−（２）などの１つ以上の電力レールを含むことができる。図示していない一例において、電力レールは、例えば第３の面Ｐ３など、ルーティングトラックが位置するのと同じ面内に置かれることができる。他の一例において、電力レールは、ルーティングトラックがあるところとは異なる１つ以上の面内に置かれることができ、従って、半導体装置１００によって占有される領域を減少させ、基板面１０５の単位面積当たりの半導体デバイスの数を増加させるために、ルーティングトラックを電力レールの上又は下に積層させることができる。図１Ａ−１Ｂを参照するに、第１及び第２の電力レール１３１（１）−（２）は、第３の面Ｐ３の下で基板面１０５に置かれている。半導体装置１００によって占有される領域を減少させるために、第１及び第２の電力レールは、代わりに、１３２（１）−（２）によって示される位置に置かれてもよい。
【００３３】
一実施形態において、第１及び第２のＦＥＴは、ｎＦＥＴ及びｐＦＥＴを有するＣＦＥＴである。例えば、第１のＦＥＴはｎＦＥＴであり、第２のＦＥＴはｐＦＥＴである。
【００３４】
一部の例において、１つ以上のＦＥＴが、第２のＦＥＴの上方に積層され得る。また、１つ以上のゲートが、第２のゲート１２２の上方に積層され得る。各ゲートを異なるルーティングトラックに接続するように構成された異なる導電トレースを使用することによって、各ゲートが異なる電気信号に結合され得る。
【００３５】
上述の実施形態において、第２のゲート１２２は、第１のルーティングトラック１１４が位置する第３の面Ｐ３と第１のゲート１１２との間に挟み込まれている。第１の導電トレース１１３が、第３の面Ｐ３上の第１のルーティングトラック１１４と第１のゲート１１２とを接続する際に第２のゲート１２２をバイパスするようにするために、第１及び第２のゲート１１２及び１２２は互いに対してずらして配置（スタガー配置）され得る。第１及び第２のゲート１１２及び１２２がスタガー配置されるとき、図１Ｂの上面図にて見て取れるように、第１のゲート１１２上の露出領域１９２を使用して、第１の導電トレース１１３を第１のゲート１１２に接続することができる。露出領域１９２に加えて、第１及び第２のゲートがスタガー配置されるときに重なり領域１９１が存在する。一例において、第２の導電トレース１２３は、第２のゲート１２２上の任意の好適位置に位置付けられることができ、第１の導電トレース１１３は、第１のゲート１１２上の露出領域１９２内の任意の好適位置に位置付けられることができる。一例において、第１及び第２の導電トレース１１３及び１２３の位置は、ルーティングトラック１１４及び１２４の位置に従って調節され得る。
【００３６】
図１Ａ−１Ｂに示す実施形態において、第２のゲート１２２の第２の断面積が、第１のゲート１１２の第１の断面積よりも小さく設定されて、第１のゲート１１２及び第２のゲート１２２がスタガー配置されることをもたらしている。図１Ａ−１Ｂに示す例において、ゲートの断面積とは、基板面１０５に平行な平面でゲートがスライスされるときの最大の断面積である。
【００３７】
一実施形態において、第２の断面積は第１の断面積以上である。従って、第１及び第２のゲートがスタガー配置されるように、第２のゲートが、基板面に平行な１つ以上の軸に沿って第１のゲートに対してシフトされ得る。一例を図２Ａ−２Ｂに示す。図２Ａ−２Ｂは、一部の実施形態に従った例示的な半導体装置２００の断面図及び上面図を示している。図２Ａの半導体装置２００の断面図は、図２ＢのＡＡ’に沿って取られている。半導体装置２００は、第１及び第２のＦＥＴを有するＦＥＴのスタック、第１の導電トレース２１３及び第２の導電トレース２２３、第１のルーティングトラック２１４及び第２のルーティングトラック２２４、並びに１つ以上の電力レールなどを含んでいる。
【００３８】
半導体装置２００は、図１Ａ−１Ｂにて説明した半導体装置１００のものと同様の構造及びコンポーネントを含んでいる。ｘｘは０１から２４までの数字であるとして、図２Ａ−２Ｂのコンポーネント２ｘｘは、図１Ａ−１Ｂのコンポーネント１ｘｘと等しく、故に、明瞭さの目的で、図１Ａ−１Ｂにおけるものに等しい図２Ａ−２Ｂにおけるコンポーネントの説明は省略する。
【００３９】
以下にて、半導体装置１００と２００との間の異なる態様を説明する。半導体装置２００では、第２のゲート２２２の第２の断面積が、第１のゲート２４２の断面積以上に設定されている。従って、図２Ａ−２Ｂの第２のゲート２２２は、例えば軸２０３及び２０４に沿ってなど、基板面２０５に平行な１つ以上の軸に沿って、第２のゲート２２２を第１のゲート２４２に対してシフトさせることによって、第１のゲート２４２に対してスタガー配置されて、第１のゲート２４２上の露出領域２９２を生じさせている。第１のゲート２４２及び第２のゲート２２２はまた、重なり合って、重なり領域２９１（すなわち、斜線ハッチングによって示される）を生じさせている。第１の導電トレース２１３は、露出領域２９２の上方に位置して、第１のゲート２４２を第１のルーティングトラック２１４に導電的に結合するとともに、第２のゲート２２２をバイパスすることができる。第１のゲート２４２及び第２のゲート２２２は、スプリットゲートを形成する。
【００４０】
例えば第２のゲート２２２などの上側のゲートは、当該上側のゲートの位置が例えば第１のゲート２４２などの底部のゲートの上にあることを所与として、複数のルーティングトラックに接続することができるという利点を有する。しかしながら、底部のゲートは、当該底部のゲートが例えば２つまでの異なるルーティングトラックへの接続を有することができるように、上側のゲートに対してスタガー配置されることができる。図２Ａを参照するに、上側のゲート（すなわち、第２のゲート２２２）は、第１のゲート２４２より左側に位置付けられており、従って、底部のゲート（すなわち、第１のゲート２４２）は、ルーティングトラック２１４に接続している。図２Ａに示していない他の一例において、上側のゲート（すなわち、第２のゲート２２２）が第１のゲート２４２より右側に位置付けられるとき、第１のゲート２４２は、ルーティングトラック２２４に接続することができる。
【００４１】
一実施形態において、ルーティングトラックは、基板面に平行な複数の異なる面上に形成された半導体デバイスの複数のコンポーネントに導電的に結合されることができる。例えば、半導体デバイスのそれら複数のコンポーネントは、ｎＦＥＴソース及びドレイン、ｐＦＥＴソース及びドレイン、併合ｎＦＥＴ及びｐＦＥＴソース及びドレイン、共通ゲート、ｎＦＥＴゲートすなわちｎＦＥＴのゲート、ｐＦＥＴゲートすなわちｐＦＥＴのゲート、及びこれらに類するものを含み得る。図３Ａ−３Ｃを参照するにと、ｎＦＥＴ及びｐＦＥＴのゲートは、基板面に平行な相異なる面内に形成されて、同一のルーティングトラックを共有又はアクセスすることができ、従って、例えばｎＦＥＴ−ｐＦＥＴ間の横断などの追加のメタライゼーションの必要性を緩和し、過密ルーティングを抑制し得る。
【００４２】
図３Ａ−３Ｃは、一部の実施態様に従った半導体装置３００の２つの断面図及び上面図を示している。図３Ａ及び３Ｃの半導体装置３００の断面図は、それぞれ、図３ＢのＡＡ’及びＣＣ’に沿って取られている。半導体装置３００は、図３Ａ及び図３Ｂの上部に示された、第１及び第２のＦＥＴを含むＦＥＴの第１のスタック３９８と、図３Ｃ及び図３Ｂの下部に示された、第３及び第４のＦＥＴを含むＦＥＴの第２のスタック３９９との、ＦＥＴの２つのスタックを含んでいる。半導体装置３００はまた、第１の導電トレース３１３、第２の導電トレース３２３、第３の導電トレース３５３、及び第４の導電トレース３６３、第１のルーティングトラック３１４及び第２のルーティングトラック３２４、１つ以上の電力レール（図示せず）、並びにこれらに類するものを含む。一例において、半導体装置３００は、標準セルの一部とすることができる。
【００４３】
半導体装置３００内のＦＥＴの第１のスタック３９８は、図２Ａ−２Ｂに示した半導体装置２００内のＦＥＴのスタックと同じ構造及びコンポーネントを含んでいる。ｘｘは０１から４２まで及び９１から９２までの数字であるとして、図３Ａ−３Ｂのコンポーネント３ｘｘは、図２Ａ−２Ｂのコンポーネント２ｘｘと等しく、故に、明瞭さの目的で、図３ＡにおけるＦＥＴの第１のスタック３９８のコンポーネントの説明は省略する。
【００４４】
半導体装置３００は更に、第３のＦＥＴが第１の面Ｐ１上に形成され、第４のＦＥＴが第２の面Ｐ２上に形成された、ＦＥＴの第２のスタック３９９を含んでいる。また、第４のＦＥＴは、垂直方向３０２に沿って第３のＦＥＴの上方に積層されている。第３及び第４のＦＥＴのコンポーネントは、第１及び第２のＦＥＴのコンポーネントに等しく、故に、明瞭さの目的で、これらのコンポーネントの説明は省略する。図３Ａに示すＦＥＴの第１のスタック３９８と同様に、第４のゲート３６２は、第３のゲート３５２から空間的に分離されて、その上方に積層されている。第４のゲート３６２の第４の断面積は、第３のゲート３５２の断面積以上とし得る。従って、第４のゲート３６２は、例えば軸３０３及び３０４に沿ってなど、基板面３０５に平行な１つ以上の軸に沿って、第４のゲート３６２をシフトさせることによって、第３のゲート３５２に対してスタガー配置されて、第３のゲート３５２上の露出領域３９４を生じさせている。第３の導電トレース３５３が、露出領域３９４の上方に位置して、第３のゲート３５２を第２のルーティングトラック３２４に導電的に結合するとともに、第４のゲート３６２をバイパスすることができる。第４の導電トレース３６３が、第４のゲート３６２を第１のルーティングトラック３１４に導電的に結合するように構成される。第１のゲート３４２及び第２のゲート３２２は、スプリットゲートを形成する。第３のゲート３５２及び第４のゲート３６２は、スプリットゲートを形成する。
【００４５】
図３Ａ−３Ｃに示すように、ＦＥＴの第１のスタック３９８及び第２のスタック３９９からの、例えば第１のゲート３４２及び第４のゲート３６２などの複数の端子は、例えば第１のルーティングトラック３１４などの同一のルーティングトラックを共有することができる。また、例えば第１のゲート３４２及び第４のゲート３６２などの、同一のルーティングトラックを共有するそれら複数の端子は、例えば第１の面Ｐ１及び第２の面Ｐ２などの、基板面３０５に平行な複数の異なる面内に形成されることができる。同一のルーティングトラックを共有する複数の端子は、ｎＦＥＴ及びｐＦＥＴの双方からであることができる。上述のように、異なる面内に位置するｎＦＥＴ及びｐＦＥＴのゲートに同一のルーティングトラックからアクセスすることは、過密ルーティングを緩和することができる。
【００４６】
上述のように、追加のルーティングトラックを使用して、より多くの電気信号を導通することができる。例えば、ルーティングトラック３１４及び３２４との間、且つ重なり領域３９１（すなわち、斜線ハッチングによって示される）及び３９３（すなわち、斜線ハッチングによって示される）の上に、ルーティングトラック３１４及び３２４に平行な２つの更なるルーティングトラックを位置付けることができる。例えば第２のゲート３２２及び第４のゲート３６２などの、第２の面Ｐ２に形成された上側のゲートは、それら２つの追加のルーティングトラックと、ルーティングトラック３１４及び３２４のうちの１つとにアクセスすることができる。一例において、例えば第１のゲート３４２及び第３のゲート３５２などの、第１の面Ｐ１に形成された下側のゲートは、それら２つの追加のルーティングトラックにアクセスすることができない。代わりに、第１のゲート３４２及び第３のゲート３５２などの下側のゲートは、それぞれのスプリットゲートにおける上側のゲートに対する当該下側のゲートの向きに応じて、ルーティングトラック３１４及び３２４のうちの１つにアクセスすることができる。
【００４７】
上述のように、ルーティングトラックは、底部のソース及びドレイン電極、並びに上側のソース及びドレイン電極に接続されることができる。そのルーティングトラックは、一組のスプリットゲートのうちの底部ゲートと、別の一組のスプリットゲートのうちの上側ゲートとに接続されることができる。スプリットゲートの更なる底部ゲート及びスプリットゲートの更なる上側ゲートも、そのルーティングトラックに接続されることができる。らに、そのルーティングトラックを共通ゲートに接続されることができる。例えばフリップフロップなどの複雑な標準セル設計は、ｎＦＥＴ及びｐＦＥＴゲートが、共通ルーティングトラックを含むそれぞれのルーティングトラックへの個々の接続を有して互いに上下に積層されて、共通ゲート及びスプリットゲートの双方を使用し得る。
【００４８】
図４は、開示の一実施形態に従った半導体装置４００の斜視図を示している。半導体装置４００は、例えばトレンチ１３３０及び１７２０（３）内に置かれた１つ以上の誘電体材料によって分離された、ＦＥＴの２つのスタック積層体を含む。ＦＥＴの第１のスタックは、第１のＦＥＴ及び第２のＦＥＴを含む。ＦＥＴの第１のスタックは、図１Ａ−１Ｂに示した半導体装置１００のＦＥＴのスタックと同じ構造及びコンポーネントを含み得る。第１のＦＥＴは、第１のゲート３２と、第１組の半導体バー２２又は第１のチャネル２２とを含んでいる。第２のＦＥＴは、第２のゲート３４と、第２組の半導体バー２４又は第２のチャネル２４とを含んでいる。第２の面上に形成された第２のゲート３４は、第１の方向１０に沿って、第１の面上に形成された第１のゲート３２の上方に積層されている。第２のゲート３４は、誘電体分離層１４１０を用いて第１のゲート３２から物理的に離隔されている。また、第１のゲート３２及び第２のゲート３４は互いに対してスタガー配置されている。第１のゲート３２は、導電トレース２２３０（２）を介してルーティングトラック２２２０（２）に導電的に結合されている。第２のゲート３４は、導電トレース２２３０（４）を介してルーティングトラック２２２０（４）に導電的に結合されている。第１のゲート３２及び第２のゲート３４は、スプリットゲートを形成する。
【００４９】
同様に、ＦＥＴの第２のスタックは、第３のＦＥＴ及び第４のＦＥＴを含む。第３のＦＥＴは、第３のゲート３３と、第３組の半導体バー２３又は第３のチャネル２３とを含んでいる。第４のＦＥＴは、第４のゲート３５と、第４組の半導体バー２５又は第４のチャネル２５とを含んでいる。第２の面上に形成された第４のゲート３５は、第１の方向１０に沿って、第１の面上に形成された第３のゲート３３の上方に積層されている。第４のゲート３５は、誘電体分離層１４１０を用いて第３のゲート３３から物理的に離隔されている。また、第３のゲート３３及び第４のゲート３５は互いに対してスタガー配置されている。第３のゲート３３は、導電トレース２２３０（３）を介してルーティングトラック２２２０（３）に導電的に結合されている。第４のゲート３５は、導電トレース２２３０（５）を介してルーティングトラック２２２０（５）に導電的に結合されている。第３のゲート３３及び第４のゲート３５は、スプリットゲートを形成する。
【００５０】
例えば第１のゲート３２及び第３のゲート３３などの、第１の面上に形成されたゲートを下側ゲートとして参照し、例えば第２のゲート３４及び第４のゲート３５などの、第２の面上に形成されたゲートを上側ゲートとして参照する。同様に、下側ゲートを持つＦＥＴを下側ＦＥＴとして参照し、上側ゲートを持つＦＥＴを上側ＦＥＴとして参照する。
【００５１】
半導体装置４００はまた、インターコネクトキャップ（又は埋め込み電力レールキャップ）１４で覆われた電力レール（又は埋め込み電力レール）１３と、シャロートレンチアイソレーション（ＳＴＩ）１２によって電力レール１３から絶縁された基板ストリップ１１とを含んでいる。一例において、基板ストリップ１１は、半導体装置４００の基板（図示せず）の一部とし得る。半導体装置４００はまた、上側ゲート３４及び３５を半導体装置４００の他のコンポーネントから絶縁するゲートキャップ層１９２０を含んでいる。ルーティングトラック２２２０は、誘電体層２０３０内に形成されている。
【００５２】
一例において、ＦＥＴの第１のスタックは、３つのルーティングトラック２２２０（１）−（２）及び２２２０（４）を含む例えばフリップフロップなどの第１の標準セルの一部とし得る。ＦＥＴの第２のスタックは、３つのルーティングトラック２２２０（３）及び２２２０（５）−（６）を含む第２の標準セルの一部とし得る。ルーティングトラック２２２０は、第２の方向１１に対して平行である。追加のルーティングトラック（図示せず）を、第１及び第２の標準セルに含めることができる。第１乃至第４のゲート３２、３４、３３、及び３５は、領域１９（１）内に配置されている。追加のゲートが、領域１９（２）−（３）に配置されて、ルーティングトラック２２２０を共有することができる。
【００５３】
半導体装置４００は、任意の好適数の標準セルを含むことができ、また、任意の好適数のＦＥＴ、並びに電力レール、ルーティングトラック、及びこれらに類するものを含む他の構コンポーネントを含むこができる。領域１９（１）−（３）は、１つ以上の誘電体材料を含む構造１８によって隔てられている。一部の例において、構造１８は、ｌｏｗ−ｋ誘電体材料を介して領域１９（１）−（３）から隔てられたソース及びドレインコンタクトを含むことができる。例えば隣接し合う標準セルを分離するために、１つ以上の誘電体材料を含む拡散ブレーク２０も含められ得る。一例において、拡散ブレーク２０の形成は、米国特許第９，７２１，７９３号に記載されており、その全体をここに援用する。半導体装置４００は、任意の好適数の構造１８及び拡散ブレーク２０によって分離された、任意の好適数の領域１９（１）−（３）を含み得る。領域１９（２）内に更なるスプリットゲートが配置される。スプリットゲートに加えて、半導体装置４００はまた、共通ゲートを共有するＦＥＴのスタックを含むことができる。共通ゲートは、共通ゲート構造を形成するように物理的に接続され且つ導電的に結合された、ＦＥＴのスタックの複数のゲートを指し、従って、共通ゲート構造への接続は、それらのゲートをオン又はオフのいずれかにさせることができる。図４を参照するに、領域１９（３）内に共通ゲートが配置されている。一実施形態において、第１の面上に形成された第５のゲート（下側ゲート）と、第２の面上に形成された第６のゲート（上側ゲート）とを含んだ、ＦＥＴの第３のスタックが、領域１９（２）内に配置される。第５のゲートはルーティングトラック２２２０（４）に接続され、第６のゲートはルーティングトラック２２２０（２）に接続される。一例において、上側ＦＥＴはｐ型であり、下側ＦＥＴはｎ型であり、従って、ルーティングトラック２２２０（２）は、ｎＦＥＴ及びｐＦＥＴの双方に接続されて、過密ルーティングを緩和することができる。
【００５４】
基板は、例えばシリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、サファイア、ゲルマニウム（Ｇｅ）、ガリウム砒素（ＧａＡｓ）、シリコンゲルマニウム（ＳｉＧｅ）、インジウム燐（ＩｎＰ）、ダイヤモンド、及びこれらに類するものなどの、任意の好適な半導体材料とすることができる。基板は、ｎ型及びｐ型不純物でドープされ得る。基板は、例えば半導体基板上に形成された導電層又は絶縁層、シリコン・オン・インシュレータ（ＳＯＩ）構造、及びこれらに類するものなど、様々な層を含むことができる。基板はまた、歪まされることもできる。
【００５５】
電力レール１３は、例えば正及び負の電源などの好適な電源を半導体装置４００に提供することができる。電力レール１３は、例えばルテニウム（Ｒｕ）、銅（Ｃｕ）、及びこれらに類するものなどの、任意の好適な１つ以上の導電材料によって形成されることができる。電力レール１３は、例えば２０１８年１月１９日に出願された米国特許出願第１５／８７５，４４２号（その全体をここに援用する）に開示されるものなどの任意の好適構造を用いて形成されることができる。上述のように、電力レール１３は、例えば図４に示すものなどの任意の好適な面内に形成されることができ、あるいは、ルーティングトラック２２２０と同じレベルなどに形成されてもよい。
【００５６】
インターコネクトキャップ１４は、電力レール１３をＦＥＴなどから絶縁することができる。インターコネクトキャップ１４は、任意の好適構造にて製造された１つ以上の誘電体材料を含むことができる。インターコネクトキャップ１４は、例えばＳｉＯ、ＳｉＣＯ、ＳｉＣＮ、ＳｉＣ、ＳｉＮなどの材料を含むことができる。
【００５７】
ＳＴＩ１２は、例えば電力レール１３と基板ストリップ１１との間での電流リークを防止することができる。ＳＴＩ１２は、任意の好適な１つ以上の誘電体材料及び任意の好適な構造を用いて製造されることができる。ＳＴＩは、ＳｉＯ２、窒化シリコン、酸窒化シリコン、フッ素ドープシリケートガラス（ＦＳＧ）、ホスホシリケートガラス（ＰＳＧ）、ボロホスホシリケートガラス（ＢＰＳＧ）、ｌｏｗ−ｋ誘電体、他の好適な材料、若しくはこれらの組み合わせ、及び／又は技術的に知られた他の好適材料を含み得る。
【００５８】
ＦＥＴの第２のスタック及びスプリットゲートを有する他のＦＥＴは、構造及び材料に関して、ＦＥＴの第１のスタックと同様である。従って、明瞭さの目的で、ＦＥＴの第１のスタックについて説明する。第１のＦＥＴは、第１のソース、第１のドレイン、第１のチャネル２２、及び第１のゲート３２を含む。第２のＦＥＴは、第２のソース、第２のドレイン、第２のチャネル２４、及び第２のゲート３４を含む。第１及び第２のソース並びに第１及び第２のドレインは、例えばＳｉ、ＡｌＧａＡｓ、Ｇｅ、ＧａＡｓ、ＧａＡｓＰ、ＳｉＧｅ、ＩｎＰ、及びこれらに類するものなどの、任意の好適な半導体材料又は複数の半導体材料の組み合わせを有することができる。一実施形態において、第２のソース及びドレインは、例えば２０１７年７月１９日に出願された米国特許出願第１５／６５４，３２７号（その全体をここに援用する）に開示されるように、第１のソース及びドレインの上に位置付けられることができる。
【００５９】
上述のように、第１のチャネル２２は、第１のＦＥＴが動作するときに半導体チャネルを提供するのに好適な構造及び材料系を含むことができる。第２のチャネル２４は、第２のＦＥＴが動作するときに半導体チャネルを提供するのに好適な構造及び材料系を含むことができる。第１のチャネル２２及び第２のチャネル２４は、例えばシリコン、ゲルマニウム、若しくはこれらに類するものなどの元素半導体、例えば炭化シリコン、ガリウム砒素、ガリウム燐、インジウム燐、インジウム砒素、若しくはこれらに類するものなどの化合物半導体、例えばシリコンゲルマニウムなどの合金半導体、又はこれらの組み合わせを含め、任意の好適な半導体材料を有することができる。一例において、第１のチャネル２２及び第２のチャネル２４は、相異なる半導体材料を含む。
【００６０】
第１のチャネル２２及び第２のチャネル２４は、例えば１つ以上の半導体バーなどの任意の好適構造を含むことができる。一例において、半導体バーは、ナノワイヤ、ナノシート、若しくは他の好適形状、又はこれらに類するものとし得る。第１及び第２のチャネル２２及び２４は、物理的に離隔されることができる。一構造例を示すものである図５を参照するに、３つのナノシートが第１の方向１０に沿って積層されて第１のチャネル２２又は第２のチャネル２４を形成する。また、第２のチャネル２４は、第１の方向１０に沿って第１のチャネル２２の上に積層されるとともに、第１のチャネル２２から物理的に離隔される。一実施形態において、第１のチャネル２２はＳｉを含み、第２のチャネル２４はＳｉＧｅを含む。
【００６１】
第１のＦＥＴは、ｐチャネルを持つｐＦＥＴであることができ、第２のＦＥＴは、ｎチャネルを持つｎＦＥＴであることができる。それに代えて、第１のＦＥＴは、ｎチャネルを持つｎＦＥＴであってもよく、第２のＦＥＴは、ｐチャネルを持つｐＦＥＴであってもよい。本開示では、動作においてｎＦＥＴのｎチャネルとしての第１のチャネル２２及びｐＦＥＴのｐチャネルとしての第２のチャネル２４を例として用いるが、この開示は、例えば、動作においてｐＦＥＴのｐチャネルとしての第１のチャネル２２及びｎＦＥＴのｎチャネルとしての第２のチャネル２４に当てはまるように好ましく変更されることができる。
【００６２】
第１のゲート３２は、第１のチャネル２２を覆って形成されることができる。第２のゲート３４は、第２のチャネル３４を覆って形成されることができる。第１及び第２のゲート３２及び３４は、それぞれ、ｎＦＥＴ及びｐＦＥＴに使用される任意の好適な半導体ゲート構造及び材料系を含むことができる。例えばフィン型ＦＥＴ（ＦｉｎＦＥＴ）、ゲートオールアラウンド（ＧＡＡ）、トライゲート、πゲート、及びこれらに類するもので使用されるものなどの任意の好適構成にて、第１のゲート３２は第１のチャネル２２を覆うことができ、第２のゲート３４は第２のチャネル２４を覆うことができる。ゲート材料は、ＧＡＡ構成において全ての側面でチャネルを取り囲むことができる。
【００６３】
図４を参照するに、第１のゲート３２は、第１の構造６１２、第２の構造８１２、及び第３の構造１３１２を含んでいる。第１の構造６１２は、第１のチャネル２２を覆うゲート絶縁体としての高誘電率（ｈｉｇｈ−ｋ）層（又は１つ以上のｈｉｇｈ−ｋ膜）と、ｈｉｇｈ−ｋ層を覆うバリア層とを含むことができる。ｈｉｇｈ−ｋ層は、例えば酸化ハフニウム（ＨｆＯ）などの、高い誘電率を持つ任意の好適な誘電体材料を含むことができる。バリア層は、ｈｉｇｈ−ｋ層と第１のゲート３２で使用される仕事関数（ＷＦ）層又はＷＦ構造との間での拡散を防止する例えばＴｉＮなどの任意の好適な誘電体材料とすることができる。第１の構造６１２を覆う第２の構造８１２は、ＷＦ層及びブロッキング層を含むことができる。ＷＦ層は、仕事関数を調節して第１のゲート３２の閾値電圧に影響を与えることができ、ＡｌＴｉＣ及びＡｌＴｉＯを含むことができる。一般に、ＷＦ層は、任意の好適な仕事関数材料を含むことができ、ＡｌＴｉＣ及びＡｌＴｉＯに限定されない。ブロッキング層は、ＷＦ層と第３の構造１３１２との間での拡散を防止する例えばＴｉＮなどの任意の好適材料を有することができる。第２の構造８１２を覆う第３の構造１３１２は、例えば、Ｒｕを含め、遷移金属などの、ゲート充填材として好適な１つ以上の導電材料を含むことができる。
【００６４】
第２のゲート３４は、第１の構造６１４、ＷＦ構造７１４、第２の構造８１４、及び第３の構造１７１４を含んでいる。図４を参照するに、第２のゲート３４の第１の構造６１４、第２の構造８１４、及び第３の構造１７１４は、それぞれ、第１のゲート３２の第１の構造６１２、第２の構造８１２、及び第３の構造１３１２と同じとし得る。第２のゲート３４の仕事関数を調節するために、第１の構造６１４と第２の構造８１４との間にＷＦ構造７１４を挿入することができる。一例において、ＷＦ構造７１４はＡｌＴｉＮを含むことができる。一般に、ＷＦ構造７１４は、任意の好適な仕事関数材料を含むことができ、ＡｌＴｉＮに限定されない。
【００６５】
明瞭さの目的で、チャネルは、第１乃至第４のチャネル２２−２５を含む複数のチャネルを指す。第１の構造は、第１の構造６１２及び６１４を含む複数の第１の構造を指す。ＷＦ構造は、ＷＦ構造７１４を含む複数のＷＦ構造を指す。第２の構造は、第２の構造８１２及び８１４を含む複数の第２の構造を指す。第３の構造は、第３の構造１３１２及び１７１４を含む複数の第３の構造を指す。
【００６６】
図５−２１は、開示の一部の実施形態に従った製造プロセスの様々な中間工程の概略図の例を示している。一例において、半導体装置４００は、この製造プロセスによって製造される。図５を参照するに、製造プロセスが開始すると、半導体装置４００内のＦＥＴのソース及びドレインが製造されてメタライゼーションされる。隣接する構造１８上に置かれたゲートｌｏｗ−ｋスペーサ１５間に挟み込まれたチャネルが露出される。残ったＦＩＮ誘電体ライナー５１０が、第１乃至第４のチャネル２２−２５の形成を支援し得る。
【００６７】
第１の例を用いて製造プロセスを例示する。第１の例では、上側のｐＦＥＴナノワイヤ／ナノシート及び下側のｎＦＥＴナノワイヤ／ナノシートが存在し、集積フローは、置換ゲートを取り除くことで開始する。他の実施形態では、ｎＦＥＴがｐＦＥＴの上に配置される。ナノワイヤが置換ゲート内で開放され、ゲートｌｏｗ−ｋスペーサによって封止される。ゲートｌｏｗ−ｋスペーサの更に先に、活性化及びメタライゼーションされた上側及び下側のソース及びドレインがある。ＣＦＥＴデバイスは、能動デバイスの下方に位置する電力レールを持つ。以下に示す例では、２つの隣り合った標準セルが斜視図によって示される。これは、初期置換ゲートトレンチが基本的に連続であることを可能にすることによって、どのように、ゲートカットの最適配置がプロセスを促進させ、それが、例えば、底部充填（ボトムフィル）堆積及び導体材料上への誘電体膜の選択的堆積の一部、並びに上側の浮かされたナノワイヤ／ナノシートの箇所の下まで低くされる材料の等方性リセス化（凹所化）などの、開示される方法の能力を向上させるかを例示するものである。
【００６８】
図５を参照するに、第１の例において、ＣＦＥＴ置換ゲートが取り除かれ、取り除かれた置換ゲートの両端でゲートｌｏｗ−ｋスペーサ１５によって封止されたフローティングの上側及び下側のチャネルナノワイヤ／ナノシートが示される。上側のチャネルナノワイヤ／ナノシートは、第２のチャネル２４に対応する。下側のチャネルナノワイヤ／ナノシートは、第１のチャネル２２に対応する。
【００６９】
製造プロセスは、露出されたチャネルに基づいてスプリットゲートを形成し、そして更に導電トレース及びルーティングトラックを形成するように構成される。図５に示すチャネルに基づいてスプリットゲートを形成するには幾つか難題が存在する。第１に、一連のゲート材料がチャネル又は先行ゲート材料の上に形成されるときに、それら一連のゲート材料が、例えばゲートｌｏｗ−ｋスペーサ１５、インターコネクトキャップ又は埋め込み電力レールキャップ１４、ＳＴＩ１２、及びｌｏｗ−ｋスペーサ１５に埋め込まれた残留ＦＩＮ誘電体ライナー５１０などの誘電体材料上にも形成されて、例えば第１のゲート３２及び第２のゲート３４などのスプリットゲートを短絡させることをもたらす。第２に、隣接するゲートを分離するため、スプリットゲートをスタガー配置するため、及びこれらに類することのために、第３の構造内に例えばトレンチ１３３０及び１７２０（３）などのトレンチが形成される。一例において、これらのトレンチは深いものであり得る。第３に、例えば第１のゲート３２及び第２のゲート３４などのスプリットゲートは、物理的且つ電気的に分離される。一部の実施形態によれば、上述の難題は、シリコン、ＳｉＧｅ、Ｇｅチャネル上への直接的なｈｉｇｈ−ｋ膜の選択的堆積を含め、チャネル又は先行ゲート材料の上でゲート材料の一連の選択的堆積を実施することによって対処されることができる。ｈｉｇｈ−ｋ膜はＨｆＯを含むことができる。ｈｉｇｈ−ｋ膜は、確立されたＨＫＭＧ（ｈｉｇｈ−ｋメタルゲート）デバイスに使用される任意のｈｉｇｈ−ｋ膜を含み得る。一例において、シリコン、ＳｉＧｅ、又はＧｅチャネル上での直接的なｈｉｇｈ−ｋ膜の選択的堆積が完了した後に、ｈｉｇｈ−ｋ膜を介してゲート酸化物層を成長又は堆積させることができる。さらに、様々な仕事関数メタル及びライナーメタル（例えば、第１の構造のバリア層、第２の構造、ＷＦ構造に使用される材料など）を、例えばゲートｌｏｗ−ｋスペーサなどの誘電体材料上への堆積を用いずに、他の導電体上及びｈｉｇｈ−ｋ膜上に選択的に堆積させることも使用することができる。一例において、ゲートオールアラウンドメタライゼーション用の膜（例えば、第２の構造に使用される材料など）は、以下に限られないが、ＴｉＮ、ＴａＮ、ＴｉＡｌ、Ｒｕ、ＴｉＯＮ、及びこれらに類するものを含む。
【００７０】
さらに、第３の構造において異方性エッチング特性を持つ１つ以上の導電材料を使用することができる。特に、例えばルテニウムなどの、異方性エッチングするのが比較的容易な金属を用いたゲートのメタライゼーションである。第３の構造で使用される１つ以上の導電材料の底部充填堆積を使用することができる。特に、底部充填堆積法を通して上述のゲートメタルを堆積させる方法を用いて、完全集積プロセスを単純化することができる。トレンチを形成することには異方性且つ選択性のエッチングプロセスを使用することができる。別の１つの方法は、下側のゲートの導電材料の上への誘電体材料の選択的堆積を含む。これらの誘電体材料又は誘電体分離層を用いて、下側のメタライゼーションされたゲートを上側のメタライゼーションされたゲートから物理的に隔てることができる。このような誘電体材料は、以下に限られないが、例えばＲｕ又は他のゲートメタルなどのメタル表面上のＳｉＯ、ＳｉＣＯ、ＳｉＣＮ、ＳｉＮ、ＳｉＯＣＮ、ＳｉＣ、ＳｉＯＮ、ＡｌＯ、ＨｆＯを含むことができる。
【００７１】
集積プロセスの一例を以下に示す。この実施形態では、ゲートの第３の構造、すなわち、例えばルテニウムなどのゲートメタルの直接異方性エッチングを通じてスプリットゲート構造が形成される。下側のゲートは、オプションで、図２Ａ−２Ｂに示したように、又は図１Ａ−１Ｂ及び図４に示したように、上側のゲートに対してスタガー配置され得る。
【００７２】
一部の実施形態によれば、ゲート材料の一連の選択的堆積を使用することで、スプリットゲートを短絡させることを防止することができる。ゲート材料の一連の選択的堆積において、チャネル又は先行ゲート材料上に現時ゲート材料を選択的に堆積されることができ、チャネル又は先行ゲート材料上での堆積速度が、ゲートｌｏｗ−ｋスペーサ１５、インターコネクトキャップ１４、ＳＴＩ１２、及びｌｏｗ−ｋスペーサ１５に埋め込まれた残留ＦＩＮ誘電体ライナー５１０などを含む誘電体材料上での堆積速度よりも遥かに高い。一例において、誘電体材料上での堆積速度に対する先行ゲート材料上での堆積速度の比は、１０：１であり得る。一実施形態において、少量の現時ゲート材料が誘電体材料上に堆積されるとき、その少量の現時ゲート材料は、例えばエッチングプロセスによって、チャネル又は先行ゲート材料上の現時ゲート材料に影響を与えることなく、誘電体材料から除去されることができる。従って、現時ゲート材料の選択的堆積は、誘電体材料上の少量の現時ゲート材料を除去するエッチングプロセスに続かれ得る。それに加えて、あるいは代えて、選択的堆積は逐次的に行われてもよく、ある選択的堆積を提供するために複数の期間の選択的堆積がそれぞれのエッチングプロセスの期間に続かれる。他の一例では、誘電体材料上での堆積速度を最小化する又はゼロに設定することができ、故に、エッチングプロセスを省略することができる。
【００７３】
ゲート材料の一連の選択的堆積は、第１、第２、第３、及び第４の選択的堆積を含み得る。第１の選択的堆積にて、例えばＳｉ、ＳｉＧｅ、及び／又はこれらに類するものなどのチャネルを形成する半導体材料を覆って、ｈｉｇｈ−ｋ層が選択的に堆積される。第２の選択的堆積にて、ｈｉｇｈ−ｋ層を覆ってバリア層が選択的に堆積される。第３の選択的堆積にて、バリア層を覆ってＷＦ構造が選択的に堆積される。第４の選択的堆積にて、バリア層又はＷＦ構造を覆って第２の構造が選択的に堆積される。上述のように、誘電体材料の上に堆積された少量のゲート材料を除去するために、第１、第２、第３、及び第４の選択的堆積それぞれにエッチングプロセスが続き得る。上述のように、これら一連の選択的堆積のうちの１つ以上が逐次的に行われてもよく、複数の期間の選択的堆積がそれぞれのエッチングプロセスの期間に続かれる。
【００７４】
例えば、ｈｉｇｈ−ｋ層は、チャネル材料（例えば、Ｓｉ、ＳｉＧｅ、又はＧｅのいずれか）に対して選択的であり且つ置換ゲート内の他の誘電体材料（例えば、ｌｏｗ−ｋゲートスペーサ１５、ゲート内の充填ブロック、又はメタライゼーションされたコンタクト上のインターコネクトキャップ１４などの誘電体キャップなど）に対して選択的でないことができる。関連するｈｉｇｈ−ｋ層メタルゲート処理において、ｈｉｇｈ−ｋ層は、チャネル材料（例えば、Ｓｉ、ＳｉＧｅ、又はＧｅｂのいずれか）の上だけでなくゲートｌｏｗ−ｋスペーサ１５及びゲート内の切断表面に沿っても堆積するＡＬＤによって堆積される。このような非選択的堆積は、スプリットゲートの上側のゲートと下側のゲートとの間の短絡を引き起こし得る。何故なら、上側のゲートから材料を除去することなく、上側のゲートと下側のゲートとの間の意図した分離領域において選択的に、ｈｉｇｈ−ｋ層を除去すべきであるためである。ここでの選択的ＡＬＤの適用は、意図したゲート間の領域にｈｉｇｈ−ｋ層を堆積させないことによって、この問題を解決する。
【００７５】
一例において、ｈｉｇｈ−ｋ層上及び他の導電材料若しくは金属含有材料上に、ライナー並びにｎＦＥＴ及びｐＦＥＴ仕事関数メタル（例えば、第１の構造のバリア層、第２の構造、ＷＦ構造に使用される材料など）を選択的に堆積させることが使用される。一実施形態において、ここではｈｉｇｈ−ｋ層がチャネル上に選択的に堆積されているのみであるので、他の全てのゲートメタルも同様に、チャネル上に選択的に堆積され、ゲートｌｏｗ−ｋスペーサ又はゲート内に既に形成された誘電体カットに沿っては堆積されないことになる。このような技術は、上側及び下側の意図したゲート間の短絡を防止する。
【００７６】
一実施形態において、第３の構造内に例えばトレンチ１３３０及び１７２０（３）などのトレンチを形成するために、第３の構造の１つ以上の導電材料を除去するエッチングプロセスを使用することができる。一部の実施形態によれば、このエッチングプロセスは、異方性であって、図４における第１の方向１０に沿った縦方向エッチング速度が、第１の方向１０に垂直な面内での横方向エッチング速度よりも遥かに高いものとすることができる。従って、第３の構造体に、異方性エッチング特性を持つ１つ以上の導電材料を使用することができる。一部の実施形態によれば、異方性エッチング特性を持つ例えばＲｕなどの遷移金属を用いて第３の構造を形成することができる。
【００７７】
このエッチングプロセスはまた、選択的であって、１つ以上の導電材料のエッチング速度が誘電体材料及び先行ゲート材料のエッチング速度よりも遥かに高いものとすることができる。誘電体材料は、ゲートｌｏｗ−ｋスペーサ１５、インターコネクトキャップ１４、誘電体分離層１４１０、及びこれらに類するものを含み得る。先行ゲート材料は、第１の構造、ＷＦ構造、及び第２の構造を含み得る。
【００７８】
一部の実施態様によれば、第３の構造に使用される１つ以上の導電材料の底部充填堆積を実施することで、スプリットゲートを形成する製造プロセスを単純化することができる。一実施形態において、例えばＲｕなどの１つ以上の遷移金属の底部充填堆積を使用して下側のゲートの第３の構造を形成することで、最小限のボイドを有する該１つ以上の遷移金属で下側のゲートを充填し得る。一例において、底部充填堆積は、化学気相成長（ＣＶＤ）を用いて実施されることができる。また、上側のゲートには比較的少量の該１つ以上の遷移金属が存在する。続いて、上側のゲート内の比較的少量の該１つ以上の遷移金属を除去するために、エッチングプロセスを使用することができる。一例において、このエッチングプロセスは、例えば、東京エレクトロン社によって製造されているエッチング装置のＣＥＲＴＡＳプラットフォームなどの、等方性エッチングプロセスとすることができる。
【００７９】
一部の実施態様によれば、下側のゲートの導電材料の上での誘電体分離層１４１０の選択的堆積を使用して、例えば第１のゲート３２及び第２のゲート３４などのスプリットゲートを物理的且つ電気的に分離することができる。誘電体分離層１４１０の選択的堆積において、下側のゲートの導電材料上での堆積速度は、先行ゲート材料及び誘電体材料上での堆積速度よりも遥かに高い。一例において、先行ゲート材料及び誘電体材料上での堆積速度に対する導電材料上での堆積速度の比は、１０：１であり得る。他の一例では、先行ゲート材料及び誘電体材料上での堆積速度を最小化してゼロに設定することができる。一実施形態において、先行ゲート材料及び誘電体材料上に堆積された少量の誘電体分離層１４１０は、例えばエッチングプロセスによって、下側のゲートの上の誘電体分離層１４１０に影響を及ぼすことなく除去されることができる。従って、誘電体分離層１４１０の選択的堆積は、エッチングプロセスに続かれ得る。それに代えて、誘電体分離層１４１０の底部充填堆積が使用されてもよい。底部充填堆積においては、例えばＳｉＯなどの誘電体分離層１４１０の底部充填堆積を用いて、例えばゲート３２及び３４を分離することができ、ゲートｌｏｗ−ｋスペーサ１５及び第２の構造８１４と比較して、ゲート３２の上に、より多量の例えばＳｉＯなどの誘電体材料が堆積されて誘電体分離層１４１０を形成する。従って、選択的等方性エッチングを用いて、ゲート３２及び３４間の誘電体分離層１４１０に対する影響を最小限に抑えて、ゲートｌｏｗ−ｋスペーサ１５及び第２の構造８１４から誘電体材料を除去することができる。
【００８０】
一実施形態において、ある方法は、例えばＣＶＤ、底部充填ＣＶＤ、ＰＶＤ、又はこれらに類するものによって、例えばＴｉＮといったゲートオールアラウンド堆積の部分である最終ゲートメタル（例えば、第３の構造のブロッキング層など）に対して優れた選択性で容易にリセス化されることができる金属でゲートを充填することを含む。ゲート充填金属が例えばＲｕなどの遷移金属であるとき、このようなプロセスは、東京エレクトロン社によって開発されたＣＥＲＴＡＳエッチプラットフォームを用いて実行されることができる。エッチング選択的な等方性リセスの目的は、パターニングされた上側及び下側の個々のゲートを充填し、次いで、上側及び下側のゲートを互いに分離することができる誘電体膜（又は誘電体分離層１４１０）を成長させる前に、充填金属を上側ゲートより下まで下方にリセス化することである。これに関し、ゲートｌｏｗ−ｋスペーサ又はゲート構造内に既に存在する誘電体カットのいずれかに対してではなく、チャネルに対して直接的なｈｉｇｈ−ｋ、ライナー、及び仕事関数メタルの選択的堆積の利益が存在する。選択的堆積を用いないと、金属（等方性リセスプロセスでエッチングされないライナー及び仕事関数メタル）がなおも残って、形成される上側及び下側のゲート間の短絡を生じさせ得る。ここでの一代替方法は、下側のゲートの全体を充填し且つ上側のゲートを部分的に充填することができる例えばＲｕなどの遷移金属の底部充填ＣＶＤ堆積である。次いで、意図した上側ゲート領域から遷移金属充填物又はＲｕを落とすために、等方性エッチングを提供する気相エッチングプロセス（例えば、ＣＥＲＴＡＳを使用する）が使用される。
【００８１】
一例において、例えばＲｕなどの遷移金属のものなどの導電性の表面上に直接的に、例えば誘電体分離層１４１０などの誘電体膜を選択的に堆積されることができる。例えばＲｕなどの遷移金属が下側のゲートを画成するように下方にリセス化される場合、誘電体膜は、例えばＲｕなどの遷移金属の表面に堆積されるが、上側のゲート上にある例えばＴｉＮなどの最終ゲートメタルに沿っては堆積されない。この誘電体膜は、例えばｌｏｗ−ｋゲートスペーサ又はメタルゲート内の誘電体充填カットなどの他の誘電体表面上にも堆積されない。
【００８２】
一例において、上側及び下側のゲート間に誘電体バリア又は誘電体分離層１４１０を形成するために、誘電体バリアの底部充填堆積又は準選択的堆積プロセスを実施することができ、ここで、リセス化されたメタルゲートの底は、側壁又は上側のゲート沿いと比較して、より多量の誘電体バリアの堆積を有することができる。続いて、選択的等方性エッチングを用いて、リセス化されたゲートの底にある誘電体バリアの量を保存しながら、側壁又は上側ゲート沿いから誘電体バリアを除去することができる。
【００８３】
一実施形態において、この製造プロセスは、スプリットゲートの第１の構造を同時に製造することができる。同様に、スプリットゲートの第２の構造及び第３の構造を同時に製造することができる。上側のゲートの上にＷＦ構造が製造される。明瞭さの目的で、ＷＦ構造を説明する場合を除いて、第１のゲート３２について説明する。
【００８４】
図６を参照するに、例えば第１のチャネル２２及び第２のチャネル２４などのチャネルを覆って、それぞれ、例えば第１の構造６１２及び６１４などの第１の構造を形成することができる。第１の構造は、ｈｉｇｈ−ｋ層及びバリア層を含む。ｈｉｇｈ−ｋ層は、任意の好適な材料系及び構造を含むことができる。一例において、ｈｉｇｈ−ｋ層は、例えば、酸化シリコンの誘電率（３．９）よりも高いといった、高誘電率を持つ誘電体材料を含み得る。一例において、ｈｉｇｈ−ｋ層はＨｆＯとし得る。
【００８５】
上述のように、ｈｉｇｈ−ｋ層を形成するために、第１の選択的堆積が使用される。第１の選択的堆積において、ｈｉｇｈ−ｋ層は、例えばＳｉ、Ｇｅ、ＳｉＧｅ、及びこれらに類するものなどの半導体材料の上に選択的に堆積される。一例において、第１の選択的堆積は、半導体材料上での選択的原子層成長（ＡＬＤ）を用いて実施され得る。第１の選択的堆積を用いることで、ｈｉｇｈ−ｋ層がチャネル及び基板ストリップ１１を覆って堆積される。一例において、ゲートｌｏｗ−ｋスペーサ１５を含む誘電体材料の上に少量のｈｉｇｈ−ｋ層が堆積されるとき、その少量のｈｉｇｈ−ｋ層は、例えばエッチングプロセスを用いて、半導体材料の上のｈｉｇｈ−ｋ層に影響を及ぼすことなく誘電体材料から除去されることができる。
【００８６】
一実施形態において、チャネルとｈｉｇｈ−ｋ層との間に、例えばＳｉＯ２などの界面層を更に形成することができる。界面層は、例えばＳｉＯ２、ＨｆＳｉＯ、ＳｉＯＮなどの誘電体材料を含むことができる。界面層は、化学酸化、熱酸化、ＡＬＤ、ＣＶＤ、及びこれらに類するものによって形成されることができる。一例において、シリコン、ＳｉＧｅ、又はＧｅチャネルの直上でのｈｉｇｈ−ｋ膜の選択的堆積が完了した後に、ｈｉｇｈ−ｋ膜を介してゲート酸化物層を成長又は堆積させることができる。
【００８７】
第２の選択的堆積にて、ｈｉｇｈ−ｋ層を覆って、バリア層を選択的に堆積されることができる。バリア層は、ｈｉｇｈ−ｋ層とＷＦ層との間での拡散を防止する材料系及び構造を含むことができる。一例において、バリア層はＴｉＮを含むことができる。同様に、誘電体材料の上の少量のバリア層は、半導体材料の上のバリア層に影響を及ぼすことなく除去されることができる。
【００８８】
図６を参照するに、第１の例において、例えばＨｆＯなどのｈｉｇｈ−ｋ層の選択的堆積は、例えばゲートｌｏｗ−ｋスペーサ１５、ソース／ドレイン領域上の露出されたキャップ材料、ＳＴＩ１２、埋め込み電力レール１３上のインターコネクトキャップ１４、及びこれらに類するものなどの誘電体材料上ではなく、ｎＦＥＴ及びｐＦＥＴチャネル（一例において、ｎＦＥＴチャネルはＳｉを含み、ｐＦＥＴチャネルはＳｉＧｅを含む）上に直接的である。ｈｉｇｈ−ｋ層の選択的堆積の後、第１のＴｉＮ層が、誘電体材料上にではなく、ｈｉｇｈ−ｋ層を覆って選択的に堆積される。ゲートオールアラウンドメタライゼーションに従来からのＡＬＤを使用することができる。ｈｉｇｈ−ｋ層及びＴｉＮ層は、チャネルに沿ってだけでなく、ゲートｌｏｗ−ｋスペーサ１５の表面に沿って堆積されることがある。ゲートｌｏｗ−ｋスペーサ１５に沿っての金属の存在は、インテグレーションの下流において個々のｐＦＥＴ及びｎＦＥＴゲート間の短絡につながり得る。従って、Ｓｉ、ＳｉＧｅ、又はＧｅチャネル上に直接的にｈｉｇｈ−ｋ層を堆積させる選択的堆積能力を用いることは、ゲートメタルを他のゲートメタルの上に直接的に堆積させる能力と同様に有益である。
【００８９】
図７を参照するに、第１の構造を形成した後、例えば第２のチャネル２４などの上側ゲートのチャネルを覆って、ＷＦ構造７１４を形成することができる。一部の実施形態によれば、ＷＦ構造７１４を下側ゲートのチャネル上には堆積させないために、下側のゲートのチャネルは、例えば、第１のチャネル２２と第２のチャネル２４との間の第１のリセスレベル７１５までリセス化された非導電性の充填材料７１０を用いてブロックされることができる。一例において、非導電性充填材料７１０は、スピンオンカーボン（ＳｏＣ）である。ＷＦ構造７１４は、第３の選択的堆積を使用して、バリア層を覆って選択的に堆積されることができる。ＷＦ構造７１４は、上側のゲートの仕事関数を調節することができる。一例において、ＷＦ構造７１４は、ＴａＮとそれに続くＴｉＮとを含む。一例において、第３の選択的堆積は、選択的ＡＬＤを用いて実施され得る。同様に、誘電体材料の上の少量のＷＦ構造は、第１の構造の上のＷＦ構造に影響を及ぼすことなく除去されることができる。
【００９０】
図７を参照するに、第１の例において、下側チャネルの例えば第１のリセスレベル７１５などの特定の高さまで下方にリセス化された例えばＳｏＣなどの非導電性充填材料を用いた下側のｎＦＥＴゲートのブロック、及びそれに続く、ｐＦＥＴチャネル上に既に露出されているＴｉＮ上へのｐＦＥＴゲートメタル（ＴａＮ／ＴｉＮ）の選択的堆積が実施され得る。
【００９１】
図８を参照するに、非導電性充填材料７１０が除去される。続いて、下側のゲートの第１の構造を覆って第２の構造を選択的に堆積されることができ、第２の構造は、上側のゲートのＷＦ調節構造を覆って選択的に堆積され得る。例えば、第２の構造８１２及び８１４は、例えばＡｌＴｉＣ及びＡｌＴｉＯなどのＷＦ層と、例えばＴｉＮなどのブロッキング層とを含む。同様に、誘電体材料の上の少量の第２の構造は、第１の構造又はＷＦ構造の上の第２の構造に影響を及ぼすことなく除去されることができる。
【００９２】
図８を参照するに、第１の例において、下側ゲートのブロッキング膜の除去と、その後の、オープンにされた置換ゲート内の誘電体材料に対してではなく、チャネルに沿って既に堆積されたメタル膜に対して選択的な、仕事関数層及び最終ＴｉＮ層の選択的堆積とが実施され得る。
【００９３】
一連の選択堆積により、第１の構造、ＷＦ構造、及び第２の構造は、チャネルの上に形成され、誘電体材料の上には形成されないので、スプリットゲートを短絡させることを防止する。上述のように、第１、第２、第３、及び第４の選択的堆積のうちの１つ以上においてそれぞれ１つ以上のエッチングプロセスを使用して、誘電体材料の上に堆積された少量のゲート材料を除去することができる。
【００９４】
一実施形態において、上側のｐＦＥＴゲートメタルをどのように処理するかについて、幾つかの選択肢が存在する。下流インテグレーションは、一部の実施形態において、Ｒｕを含む遷移金属でメタライゼーションされる下側ゲートを、下側ゲートを上側ゲートから分離するために誘電体層（又は誘電体分離層１４１０）を選択的に堆積させる前にメタライゼーションするので、誘電体層の選択的堆積のやり方が特定され得る。遷移金属上と上側ゲートのＴｉＮ上とで等しく成長する誘電体材料の一実施形態で、好適なプロセス工程を実行することができる。この場合も、非導電性充填物が、ゲート内に堆積され、下側ゲートのレベルまで下方にリセス化される。特定のタイプの誘電体材料が、上側のゲート上のＴｉＮの表面に選択的に成長される。続いて、非導電性充填材料が底部ゲートから除去される。
【００９５】
一実施形態において、上側のゲートメタル上の誘電体材料は、誘電体材料が上側のゲートのＴｉＮ上には成長されずに遷移金属充填物上に選択的に成長されるように、一定の膜の違いを提供するように選択されることができる。堆積された誘電体材料は、上側のゲートがメタライゼーションされる前に、例えば、気相エッチング又は原子層エッチングによって除去されることができる。金属上での誘電体材料の選択的堆積では、遷移金属表面上の堆積量を、当初にＴｉＮ表面上に堆積される誘電体材料よりもかなり多いように調節することができ、その結果、単純な原子層エッチングが行われるときに、上側のゲートを下側のゲートから分離するのに十分な量の誘電体材料が存在することになる。
【００９６】
一般に、より複雑な標準セル設計では、スプリットゲートと、共通ゲート、ダミーゲート、及び単一拡散ブレークとの組み合わせを使用することができる。共通ゲート形成は、スプリットゲートとは独立に実行されることによって強化され得る。また、ナノワイヤ／ナノシートプロセスについての単一拡散ブレークの形成は、“Method  of  patterning  without  dummy  gates”と題された米国特許第９，７２１，７９３号に記載されており、その全体をここに援用する。一部の実施形態において、意図した拡散ブレークが置換ゲートプロセスにおいて取り除かれ、ナノワイヤ／ナノシートが異方性除去され、そして、内側に誘電体膜を配置することによって実効的ゲートが封止される。フローティングのナノワイヤ又はナノシートは、ゲートｌｏｗ−ｋスペーサになおも埋め込まれた“スタッド”として保存されることができ、それにより、コンタクト領域に成長されたものであるソース及びドレインに対する途絶が最小限にされるとともに、拡散ブレークに隣接するコンタクトのメタライゼーションも途絶されず、活性領域のチャネルに沿って一貫した歪みプロファイルにつながる。
【００９７】
一実施形態において、下側及び上側のゲートに関するＲｕの選択は、他のゲートメタルには一般的ではない直接的な異方性エッチングを可能にする。従って、金属ゲート充填材に関するＲｕの選択は、スプリットゲート構成を可能にする。Ｒｕへの直接エッチングによるパターニングは、ゲート分離を画成するための単純なカットとすることができ、あるいは、上側のゲートに対する下側のゲートのスタガー配置パターンを提供するために、より広範囲のカットとすることができる。第１の例で使用されている実施形態では、隣接するセルの下側ゲートを絶縁することができる単純なゲートカットが示されている。
【００９８】
図９−１０は、共通ゲートを形成することに関する工程を示している。一実施形態において、共通ゲートの第３の構造及びスプリットゲートの第３の構造は、異なる材料を含むことができる。他の一実施形態において、共通ゲート及びスプリットゲートの第３の構造は、同じ材料を含むことができる。本開示では同じ材料を含む共通ゲート及びスプリットゲートの第３の構造を例として使用されるが、この開示は、異なる材料を含む共通ゲート及びスプリットゲートの第３の構造に当てはまるように好ましく変更されることができる。
【００９９】
図９を参照するに、領域１９（１）−（３）内に、第３の構造の１つ以上の導電材料９１０が堆積される。上述のように、異方性エッチング特性を持つ例えばＲｕなどの遷移金属を使用して、第３の構造を形成することができる。図１０を参照するに、領域１９（３）内に、共通ゲートの第３の構造が形成され、続いて、共通ゲートの第３の構造は共通ゲートキャップ１０１０で覆われる。共通ゲートキャップ１０１０は、共通ゲートを絶縁することができる任意の好適な誘電体材料及び構造を含むことができる。一例において、共通ゲートキャップ１０１０はＳｉＮを含む。
【０１００】
図９−１０を参照するに、第１の例において、１つ以上の導電材料９１０は、例えばＲｕなどの遷移金属を使用したゲートメタル充填に相当する。共通ゲートの処理（図示せず）に続いて、共通ゲートの頂部がリセス化され、例えばＳｉＮなどの共通ゲートキャップ１０１０で蓋をされる。
【０１０１】
図１１−１３は、例えば第１のゲートの第３の構造１３１２などの、下側のゲートの第３の構造を形成する工程を示している。図１１を参照するに、１つ以上の好適な導電材料９１０を、第２のリセスレベル１１１５までリセス化することができる。一例において、第２のリセスレベル１１１５及び第１のリセスレベル７１５は同じである。上述のように、ゲートｌｏｗ−ｋスペーサ１５を含む誘電体材料、及び第２の構造を含む他のゲート構造をエッチングしないようにするため、ひいては、上側のゲートの例えば仕事関数などの特性を保存するために、選択的エッチングプロセスを使用することができる。一実施形態において、この選択的エッチングプロセスは、例えば、東京エレクトロン社によって製造されているＣｅｒｔａｓ装置を用いて実施される選択的プラズマエッチングとし得る。
【０１０２】
図１１を参照するに、第１の例において、Ｒｕゲートメタルは、気相エッチングプロセスを用いて、ｐＦＥＴゲートメタル及びｌｏｗ−ｋゲートスペーサ１５に対して高い選択性で等方的にリセス化される。一例において、気相エッチングプロセスで使用されるケミストリは、ｐＦＥＴゲートメタル、チャネルに巻き付いたゲートメタル、仕事関数材料／構造、及びこれらに類するものをエッチングしないように選択される。
【０１０３】
図１２を参照するに、半導体装置４００の頂部に、例えばＳｏＣなどの１つ以上のパターニング材料１２１０が形成される。次いで、パターン１２３０が生成される。図１２を参照するに、第１の例において、上側の置換ゲートが、１つ以上のパターニング材料１２１０に対応するパターニング膜で充填され、そこに、底部ゲート用に意図されるゲートカットがパターニングされる。
【０１０４】
図１３は、パターン１２３０が転写されて、第１のゲート３２の第３の構造１３１２を含む下側ゲートの第３の構造を形成した一実施形態を示している。一例において、トレンチ１３３０は、幅１３３２に対する深さ１３３１の、大きいアスペクト比を持つことができる。上述のように、異方性エッチングプロセスを用いてトレンチ１３３０を形成することができ、故に、異なる標準セルの例えば第１のゲート３２及び第３のゲート３３などの隣接するゲートが分離される。さらに、このエッチングプロセスはまた、上述のように、ゲートｌｏｗ−ｋスペーサ１５を含む誘電体材料をエッチングしないようにするために選択性である。一実施形態において、この選択的エッチングプロセスは、例えば、東京エレクトロン社によって製造されているＣＥＲＴＡＳエッチング装置プラットフォームを用いて実施される選択的プラズマエッチングとし得る。このエッチングプロセス後、下側のゲートが形成されている。図１３を参照するに、第１の例において、パターニングされたゲートカットが直接的に下側ゲートに転写される。
【０１０５】
図１４を参照するに、例えば第１のゲート３２及び第２のゲート３４などのスプリットゲートを物理的且つ電気的に分離するために、１つ以上の誘電体材料を含む誘電体分離層１４１０を形成することができる。上述のように、下側のゲートの導電材料の上での誘電体分離層１４１０の選択的堆積を使用することができる。一例において、その導電材料は、例えばＲｕなどの遷移金属を含むことができる。また、１つ以上の誘電体材料は、例えば第１のゲート３２及び第３のゲート３３などの隣接する下側ゲート間のトレンチ（例えば、図１３のトレンチ１３３０）の中にも形成されることができる。一例において、例えばトレンチ１３３０の幅１３３２などのトレンチの幅は、トレンチを充填するのに使用される１つ以上の誘電体材料の１つ以上の誘電率に依存し得る。例えば、該１つ以上の誘電率が、例えばＳｉＯＣ（ｋ＝４．０）又はＳｉＯ（ｋ＝４．０）などのｌｏｗ−ｋスペーサ材料の誘電率に近いとき、トレンチの幅は、５ｎｍ程度の小ささにすることができる。一例において、隣接するゲート３２及び３３間のトレンチ１３３０の幅１３３２は、ルーティングトラック２２２０（５）及び２２２０（６）間の隔たりに等しくすることができる。ルーティングトラック２２２０（５）及び２２２０（６）間の隔たりは、例えば１０ｎｍと１６ｎｍとの間といった、臨界メタルピッチの１／２とし得る。
【０１０６】
図１４を参照するに、第１の例において、誘電体分離層１４１０に対応する誘電体材料は、下側ゲート内のリセス化されパターニングされたＲｕの上に選択的に堆積される。Ｒｕの界面上で選択的な堆積を持つために、ｐＦＥＴラップアラウンドゲート上のＴｉＮは誘電体を堆積され得る。金属上での誘電体の選択的堆積はまた、上側の置換ゲート内で一定のコンフォーマル性を示すが、開かされたトレンチの底での堆積は、トレンチの側壁に沿ってよりも遥かに高く、それ故に、その後、Ｒｕの露出表面にある誘電体を維持するように、等方性誘電体エッチングを実行し得る。
【０１０７】
図１５−１７は、例えば第３のゲート３４の第３の構造１７１４などの上側ゲートの第３の構造を形成する工程の一実施形態を示している。同様に、異方性エッチング特性を持つ１つ以上の導電材料を使用することができる。一例において、例えばＲｕなどの遷移金属を使用することができる。図１５を参照するに、誘電体分離層１４１０の上の領域１９（１）−（２）内に、例えばＲｕを含む遷移金属１５１０などの１つ以上の導電材料を堆積させることができる。図１５を参照するに、第１の例において、上側のゲートは、Ｒｕ又は直接的に異方性エッチングされることが可能な他の遷移金属でメタライゼーションされる。
【０１０８】
図１６を参照するに、半導体装置４００の上に、例えばＳｏＣなどのパターニング膜１６１０が形成され得る。パターン１６２０（１）−（３）を形成することができる。図１６を参照するに、第１の例において、上側ゲートのパターニングは、ゲートカットと、下側ゲートからそれぞれのルーティングトラックへの直接接続を形成することを可能にするスタガー配置パターンとを含んでいる。
【０１０９】
図１７を参照するに、パターン１６２０（１）−（３）が転写されてトレンチ１７２０（１）−（３）を形成している。上述のように、１つ以上の導電材料１５１０は、トレンチ１７２０（１）−（３）を形成するように、異方性且つ選択的なエッチングプロセスによってエッチングされることができる。結果として、例えば第２のゲート３４の第３の構造１７１４などの上側ゲートの第３の構造が形成され、それにより、スプリットゲート３２及び３４と、スプリットゲート３３及び３５とがそれぞれ形成される。
【０１１０】
図１７を参照するに、第１の例において、上側ゲートのパターニングが、上側ゲートＲｕメタルに転写される。Ｒｕの直接的な異方性エッチングは、上側ゲート及び下側ゲートの互いに対するスタガー配置又は階段配置を可能にする。第１の例において、下側のゲートは、上側のゲートがどのようにパターニングされるか（下側のゲートに対して左側又は右側の向き）に応じて、最低で２つまでのルーティングトラックへのアクセスを有し得る。第１の例における上側ゲートは、３つまでのルーティングトラックへのアクセスを有し得る。
【０１１１】
図８及び１７を参照するに、一般に、第１の構造６１２及び６１４、ＷＦ構造７１４、並びに第２の構造８１２及び８１４は、第３の構造１３１２及び１７１４のコンダクタンスよりも相対的に低いコンダクタンスを持ち、ゲート３２及び３４の低コンダクタンス構造として参照される。これらの低コンダクタンス構造は一連の選択的堆積によって形成されることができるので、ゲート３２及び３４の側壁上ではなく、それぞれ、第１及び第２のチャネル２２及び２４の周囲に形成されることができる。さらに、高いコンダクタンスを持つ第３の構造１３１２及び１７１４が、それぞれ、第１及び第２のチャネル２２及び２４の周囲、並びにゲート３２及び３４の側壁上に形成され、従って、ゲート３２及び３４のコンダクタンスを改善する。
【０１１２】
図１８−２１、及び図４は、スプリットゲートのための別々の導電トレースを形成し、それら別々の導電トレースをそれぞれのルーティングトラックに接続する工程の一実施形態を示している。図１８を参照するに、誘電体材料１８１０を用いて、ＦＥＴ間のギャップが充填される。図１８を参照するに、第１の例において、誘電体材料１８１０に対応する誘電体材料を用いて、メタルゲート間が充填される。図１９は、誘電体材料１８１０が、第３のリセスレベル１９１５までリセス化されることを示している。一例において、第３のリセスレベル１９１５は、上側ゲート内にあり、且つ上側ゲートのチャネルよりも上にある。続いて、例えば、導電トレースを形成する際にセルフアラインを提供するために、上側ゲートの上にゲートキャップ１９１０が形成される。一例において、ＳｉＮのエッチング速度が、ｌｏｗ−ｋゲートスペーサ１５、インターコネクトキャップ１４、及びこれらに類するもののエッチング速度とは有意に異なり得るとして、ゲートキャップ１９１０はＳｉＮとすることができる。図１９を参照するに、第１の例において、メタルゲート内の誘電体充填物がリセス化され、共通ゲートキャップが標準セル内に配置される。共通ゲートキャップは、ゲートへのビア及びソース／ドレインへのビアを配置することに関してセルフアラインを提供することができる。一例において、セルフアライン技術を単純化するために、ゲートｌｏｗ−ｋスペーサ１５に対して且つメタルコンタクトの上に配置されるキャップ（例えば、ＳｉＯ／ＳｉＣ／ＳｉＣＯ／ＳｉＣＮなど）に対してエッチング選択性を持つ単一のゲートキャップ材料（例えば、ＳｉＮなど）が使用され得る。
【０１１３】
図２０は、ゲートキャップ１９１０の上にパターニング材料２０１０が形成される一例を示している。さらに、パターニング材料２０１０を下側ゲート及び上側ゲートに接続するチャネル２０２０（１）−（２）が形成される。一例において、選択的エッチングプロセスを使用して、チャネル２０２０（１）−（２）を形成することができる。図２０を参照するに、第１の例において、上側ゲートへのビア及び下側ゲートへのビアのパターニングと、ゲートｌｏｗ−ｋスペーサ及びメタルコンタクトの上で使用されたキャップ材料に対して選択的なゲート誘電体を介した転写とが実施される。
【０１１４】
スプリットゲートでは、メタルゲートで使用される誘電体充填材料が、メタルコンタクトをキャップするのに使用される材料ではないことが、セルフアラインフローのために有益である。このセルフアライン式のコンタクト及びゲートプロセスでは、ゲートキャップが、メタルコンタクトキャップ及びゲートｌｏｗ−ｋスペーサに対して選択的に取り除かれ且つ貫通される。ゲートキャップが貫通されると、エッチングは次いで誘電体充填材料のエッチングに移行することができ、その結果、ゲートｌｏｗ−ｋスペーサ又はメタルコンタクトキャップの更なる浸食なしに、下側ゲートへのビアが下側ゲートに接触することができる。
【０１１５】
図２１は、パターニング材料２０１０内にパターン２１２０が形成される一実施形態を示している。図４を参照するに、例えばＲｕを含む遷移金属などの１つ以上の導電材料を堆積させることによって、ルーティングトラック２２２０（１）−（６）及び導電トレース２２３０（２）−（５）を形成することができる。図４−２１は、製造プロセスの様々な中間工程を１つのシーケンスにて示しているが、この製造プロセスは、これら様々な中間工程の任意の好適シーケンスを用いて実施されることができる。例えば、共通ゲートは、図１８でスプリットゲートを形成した後に形成されてもよい。一方で、スプリットゲート、導電トレース、及びルーティングトラックを形成するために、この製造プロセスは、ゲート材料の一連の選択的堆積を用いて、異方性エッチング特性を持つ１つ以上の導電材料を第３の構造に用いて、トレンチを形成する際に異方性且つ選択的エッチングプロセスを用いて、下側ゲートの導電材料の上で誘電体材料の選択的堆積を用いてなどで実施されることができる。図２１を参照するに、第１の例において、下側ゲートへのビア、上側ゲートへのビア、下側ソース／ドレイン電極へのビア、及び上側ソース／ドレイン電極へのビアからＭ０への為すＭ０トレンチの画成を実施することができる。
【０１１６】
図４を参照するに、第１の例において、上述のビア及びＭ０が充填される。一実施形態において、スプリットゲートへの接続は、最初のメタル層からくることができる。他の一実施形態では、一部のＣＦＥＴ設計で、ソース／ドレインコンタクトがＭ０に対して為され、ゲート接続はＭ１を介して行われることが有益であり得る。
【０１１７】
半導体装置４００又は他の半導体デバイスを形成する製造プロセスには、任意の好適なインテグレーションフローを使用することができる。インテグレーションフローは、この開示に記載される複数の中間好適が任意の好適順序で実行されることを含み得る。また、製造プロセスの１つ以上の中間工程が、様々な状況に合わせて適切に変更されてもよい。一例において、１つ以上の導電材料の上での誘電体材料の選択的堆積が実現可能でないときには、代わりの製造プロセスを使用することができる。図８を参照するに、下側のゲートが、第１のリセスレベル７１５までリセス化された例えばＳＯＣなどの非導電性充填材料によって覆われ得る。続いて、上側のゲートの第２の構造の上に、第１の誘電体層が選択的に形成され得る。次いで、非導電性充填材料が、例えば、第１の誘電体層を除去することなく非導電性充填材料を選択的に除去するエッチングプロセスによって除去され得る。第１の誘電体層は、後続製造プロセスにおいて選択性を提供することができる。下側のゲートの第３の構造を形成するために、例えば、Ｒｕを含む遷移金属などの１つ以上の導電材料の底部充填堆積が実施され得る。この底部充填堆積は、第１の誘電体層の上での１つ以上の導電材料の堆積が最小限であるように選択的である。さらに、誘電体分離層１４１０の選択的堆積が実施され、従って、第１の誘電体層の上での誘電体分離層１４１０の堆積も最小限である。結果として、１つ以上の導電材料、及び第１の誘電体層の上の誘電体分離層１４１０は、例えば、ＣＥＲＴＡＳエッチングプロセス又は原子層エッチングによって除去されることができる。
【０１１８】
一例において、上側のゲートオールアラウンド構造上の上側ＴｉＮを露出させるために、例えばＲｕなどの遷移金属の堆積に先立って、下側のゲートが非導電性充填材料で充填される。ＴｉＮ表面上に誘電体膜が選択的に堆積される。遷移金属でのゲートの充填及びリセス化に先立って、下側ゲートから非導電性充填材料が除去され得る。ＴｉＮ表面に沿って選択的に堆積された誘電体膜は、遷移金属表面上で行われることになる選択的堆積よりもかなり少なく、その後、遷移金属の表面に沿って選択的に堆積された誘電体膜の薄い制御された部分と共に、気相選択エッチングによって除去される。
【０１１９】
図２２は、開示の一実施形態に従った半導体デバイスを形成するための例示的なプロセスフロー２２００を示している。プロセスフロー２２００は、ＣＦＥＴの第１のスタック及びＣＦＥＴの第３のスタックを形成するように構成され得る。ＣＦＥＴの第１のスタックは、スプリットゲート、第１のＦＥＴの第１のゲート、及び第２のＦＥＴの第２のゲートを含む。ＣＦＥＴの第３のスタックは、スプリットゲート、第５のＦＥＴの第５のゲート、及び第６のＦＥＴの第６のゲートを含む。また、各ゲートが、別々の導電トレースを介して第１のルーティングトラック又は第２のルーティングトラックのいずれかに接続される。各ルーティングトラックが複数のゲートに接続され、１つのゲートはｎＦＥＴに基づき、別の１つのゲートはｐＦＥＴに基づく。一例において、プロセスフロー２２００によって形成されるＣＦＥＴの第１のスタック及びＣＦＥＴの第３のスタックは、図３Ａ−３Ｃに示したＦＥＴの第１のスタック３９８及びＦＥＴの第２のスタック３９９である。他の一例において、プロセスフロー２２００によって形成されるＣＦＥＴの第１のスタック及びＣＦＥＴの第３のスタックは、それぞれ、半導体装置４００のＦＥＴの第１のスタック（図４）及びＦＥＴの第３のスタックである。プロセスフロー２２００は、半導体装置４００のＦＥＴの第１のスタック及びＦＥＴの第３のスタックを用いて示されているが、この開示は、他の状況に当てはまるように適切に変更されることができる。プロセスフロー２２００は、Ｓ２２０１で開始し、Ｓ２２１０に進む。
【０１２０】
Ｓ２２１０にて、図５に示したように、第１のＦＥＴ及び第２のＦＥＴを含むＣＦＥＴの第１のスタックが形成される。第５のＦＥＴ及び第６のＦＥＴを含むＣＦＥＴの第３のスタックが形成される。一実施形態において、第１のＦＥＴ及び第５のＦＥＴは、第１の面上に形成され、第２のＦＥＴ及び第６のＦＥＴは、第１の面よりも上の第２の面上に形成される。また、第２のＦＥＴは、第１のＦＥＴの上方に積層され、第６のＦＥＴは、第５のＦＥＴの上方に積層される。
【０１２１】
上述のように、第１のスタック及び第２のスタック内のＦＥＴのソース及びドレインが製造され、メタライゼーションされる。チャネルが露出される。図５に示したように、チャネルは、隣接する構造１８上に置かれたゲートｌｏｗ−ｋスペーサ１５同士の間に挟み込まれる。残留ＦＩＮ誘電体ライナー５１０が、第１乃至第４のチャネル２２−２５の形成を容易にし得る。
【０１２２】
Ｓ２２２０にて、スプリットゲートが形成される。例えば、半導体装置４００においては、第１のＦＥＴの第１のゲート３２及び第２のＦＥＴの第２のゲート３４が、領域１９（１）内でスプリットゲートを形成する。第２の面上に形成される第２のゲート３４は、第１の面上に形成される第１のゲート３２の上方に積層される。第５のＦＥＴの第５のゲート及び第６のＦＥＴの第６のゲートが、領域１９（２）内でスプリットゲートを形成する。第２の面上に形成される第６のゲートは、第１の面上に形成される第５のゲートの上方に積層される。
【０１２３】
一実施形態において、例えば第１のゲート３２及び第５のゲートなどの下側のゲートは、第１の構造、第２の構造、及び第３の構造を含むことができる。例えば第２のゲート３４及び第６のゲートなどの上側のゲートは、第１の構造、ＷＦ構造、第２の構造、及び第３の構造を含むことができる。一実施形態において、第１の構造は、図６に示したように、第１及び第２の選択的堆積を用いて、下側のゲート上及び上側のゲート上に同時に形成されることができる。ＷＦ構造は、図７に示したように、第３の選択的堆積を用いて上側のゲート上に形成されることができる。続いて、第２の構造を、図８に示したように、第４の選択的堆積を用いて、下側のゲート上及び上側のゲート上に同時に形成することができる。
【０１２４】
下側ゲートは、図１１−１３に示したように、異方性エッチング特性を持つ１つ以上の導電材料を第３の構造として使用することによって、そして、異方性且つ選択的なエッチングプロセスを実行することによって製造されることができる。続いて、図１４に示したように、下側のゲートを上側のゲートから物理的且つ電気的に分離するために、誘電体分離層１４１０の選択的堆積を行うことができる。同様に、上側のゲートは、図１５−１８に示したように、異方性エッチング特性を持つ１つ以上の導電材料を第３の構造として使用することによって、そして、異方性且つ選択的なエッチングプロセスを実行することによって製造されることができる。次いで、プロセスフロー２２００はＳ２２３０に進む。
【０１２５】
Ｓ２２３０にて、図１９−２１及び図４に示したように、４つのゲートに対して４つの別々の導電トレースが形成され、第１のルーティングトラック２２２０（２）及び第２のルーティングトラック２２２０（４）が形成される。第１のゲート３２を第１のルーティングトラック２２２０（２）に接続するように第１の導電トレース２２３０（２）が形成され、第２のゲート３４を第２のルーティングトラック２２２０（４）に接続するように第２の導電トレース２２３０（４）が形成され、第５のゲートを第２のルーティングトラック２２２０（４）に接続するように第５の導電トレースが形成され、第６のゲートを第１のルーティングトラック２２２０（２）に接続するように第６の導電トレースが形成される。
【０１２６】
共通ゲートが使用される場合、例えば、半導体装置４００の製造を説明するときに図９−１０に示したように、共通ゲートを製造するために更なる工程を実施することができる。
【０１２７】
プロセスフロー２２００は、プロセスフローの一実施形態を工程の１つのシーケンスにて示しているが、このプロセスフローは、任意の好適な工程シーケンスを用いて実施され得る。一方で、スプリットゲート、導電トレース、及びルーティングトラックを形成するために、プロセスフロー２２００は、ゲート材料の一連の選択的堆積を用いて、第３の構造に異方性エッチング特性を持つ１つ以上の導電材料を用いて、トレンチを形成する際に異方性且つ選択的なエッチングプロセスを用いて、及び下側のゲートの導電材料の上での誘電体材料の選択的堆積を用いてなどで実施され得る。
【０１２８】
プロセスフロー２２００は、上側のゲートが下側のゲートの断面積よりも小さい断面積を持つ半導体装置４００における、例えばＦＥＴの第１のスタックなどの、ＦＥＴのスタックを用いて説明されている。プロセスフロー２２００は、上側のゲートが下側のゲートの断面積と同じ又はより大きい断面積持ち得る図２Ａ−２Ｂ及び３Ａ−３Ｃに示したＦＥＴのスタックと同様のＦＥＴのスタックを形成するように、適切に調整されることができる。一例において、図１２のパターン１２３０、図１３のトレンチ１３３０、図１６のパターン１６２０、及び図１７のトレンチ１７２０を変更して、図２Ａ−２Ｂ及び３Ａ−３Ｃに示したＦＥＴのスタックを形成することができる。
【０１２９】
以上の説明では、例えば、処理システムの特定の幾何学構成、並びにそこで使用される様々なコンポーネント及びプロセスの説明など、具体的な詳細が記載されている。しかしながら、理解されるべきことには、ここでの技術は、これらの具体的詳細からは逸脱する他の実施形態で実施されてもよく、このような詳細は、限定ではなく説明の目的でのものである。ここに開示された実施形態は、添付の図面を参照して説明されている。同様に、説明の目的で、完全なる理解を提供するために、具体的な数、材料、及び構成が説明されている。とはいえ、実施形態は、このような具体的詳細を用いずにも実施され得る。実質的に同じ機能的構成を有するコンポーネントは、似通った参照符号によって表記されており、故に、冗長な説明は省略されていることがある。
【０１３０】
様々な実施形態を理解する助けとなるよう、様々な技術を、複数の別個の処理として説明してきた。説明の順序は、これらの処理が必ず順序依存であることを意味するように解釈されるべきではない。実際に、これらの処理は、提示順に実行される必要はない。説明された処理は、説明された実施形態とは異なる順序で実行されてもよい。様々な追加の処理が実行されてもよく、且つ／或いは、説明された処理が更なる実施形態では省略されてもよい。
【０１３１】
ここで使用される“基板”又は“ターゲット基板”は、概して、本発明に従って処理される対象を指す。基板は、特には半導体デバイス又はその他の電子デバイスであるデバイスの任意の材料部分又は構造を含むことができ、例えば、半導体ウエハなどのベース基板構造、レチクル、又は薄膜などのベース基板構造上又はその上にある層とし得る。故に、基板は、何らかの特定のベース構造や、下に位置する層若しくは上に位置する層や、パターニングされている若しくはパターニングされていないことに限定されず、むしろ、任意のそのような層若しくはベース構造、並びに、層及び／又はベース構造の任意の組み合わせを含むことが企図される。この説明は特定のタイプの基板を参照しているかもしれないが、それは単に例示目的でのものである。
【０１３２】
これまた当業者が理解することには、発明の同じ目的をなおも達成しながら、以上にて説明された技術の処理に対して為される数多くの変形が存在し得る。そのような変形は、この開示の範囲によって及ばれることが意図される。従って、本発明の実施形態の以上の説明は、限定することを意図するものではない。むしろ、本発明の実施形態に対する限定は、以下の請求項にて提示される。
【０１３３】
本開示の態様を、例として提案されるその特定の実施形態とともに説明してきたが、これらの例に対する改変、変更、及び変形が為され得る。従って、ここに説明された実施形態は、限定するものではなく、例示するものである。以下に記載される請求項の範囲から逸脱することなく為され得る変形が存在する。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【国際調査報告】
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