(57)【要約】  半導体デバイスの製造方法と集積半導体デバイスであって、この製造方法は、半導体基板（１００）上において第一領域（１）と第二領域（２）と第三領域（３）とを有するエピタキシャル層（１０１）を形成し、第三領域（３）に少なくとも一つのトレンチ（１０２）を形成し、第一領域（１）に少なくとも二つの第二ドープタイプのディープウェル（１０３１）を形成し、第二領域（２）に少なくとも二つの第二ドープタイプのディープウェル（１０３２）を形成することと、第二ドープタイプのディープウェル（１０３１、１０３２）の間に第一誘電体アイランド（１０４１）を形成し、第二ドープタイプのディープウェル（１０３１、１０３２）上に第二誘電体アイランド（１０４２）を形成することと、第一領域（１）中の第一誘電体アイランド（１０４１）両側に第一ドープタイプのチャネル（１０５）を形成することと、第一誘電体アイランド（１０４１）上にゲート構造（１０６）を形成することと、第二誘電体アイランド（１０４２）をマスクとして隔離された第一ドープタイプのソース領域（１１０）を形成することと、を含み、第一領域（１）では、第一ドープタイプのチャネル（１０５）は横方向に第一ドープタイプのソース領域（１１０）まで伸びている。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体デバイスの製造方法であって、
半導体基板を用意し、前記半導体基板の表面において、第一領域と、第二領域と、前記第一領域と前記第二領域との間に位置する第三領域とを有する第一ドープタイプのエピタキシャル層を形成し、前記第三領域において前記第一ドープタイプのエピタキシャル層中に位置する少なくとも一つのトレンチを形成することと、
前記第一領域と前記第二領域のそれぞれにおいて少なくとも二つの第二ドープタイプのディープウェルを形成することと、
前記トレンチを充填し、前記第一ドープタイプのエピタキシャル層上に位置する第一誘電体アイランドと第二誘電体アイランドと第三誘電体アイランドとを含む誘電体アイランドを形成し、前記第一誘電体アイランドの一部が前記第一領域における隣接する二つの前記第二ドープタイプのディープウェル間の領域を覆い、他の部分が前記第二領域における隣接する二つの前記第二ドープタイプのディープウェル間の領域を覆い、そして前記第一誘電体アイランドが前記隣接する二つの前記第二ドープタイプのディープウェルのいずれにも接触せず、前記第二誘電体アイランドの一部が前記第一領域に位置する前記第二ドープタイプのディープウェルの領域の一部を覆い、他の部分が前記第二領域に位置する前記第二ドープタイプのディープウェルの領域の一部を覆い、前記第一領域中の前記第二誘電体アイランド両側の第二ドープタイプのディープウェルと前記第二領域中の前記第二誘電体アイランド両側の第二ドープタイプのディープウェルが第一ドープタイプのソース領域を形成する予定の領域となり、前記第三誘電体アイランドが前記トレンチを覆うことと、
前記第一領域中の前記第一誘電体アイランド両側のエピタキシャル層において、前記第一領域における第一ドープタイプのソース領域を形成する予定の領域まで伸びる第一ドープタイプのチャネルをそれぞれ形成することと、
前記第一ドープタイプのエピタキシャル層上において、前記第一誘電体アイランドと前記第三誘電体アイランドのそれぞれを覆うように、前記第二誘電体アイランド及び前記第一領域と前記第二領域のそれぞれに位置する前記した第一ドープタイプのソース領域を形成する予定の領域を露出させるゲート構造を形成することと、
前記ゲート構造と前記第二誘電体アイランドをマスクとして第一ドープタイプのソース領域のためのイオン注入を行って、前記第一領域と前記第二領域のそれぞれに第一ドープタイプのソース領域を形成することと、
を少なくとも含み、
前記第一ドープタイプと前記第二ドープタイプが互いに逆となるものであることを特徴とする、半導体デバイスの製造方法。
【請求項２】
前記トレンチの深さは前記第一ドープタイプのエピタキシャル層の厚さと等しい又は大きいことを特徴とする、請求項１に記載の製造方法。
【請求項３】
前記誘電体アイランドの厚さ範囲は５０００〜１００００オングストロームであることを特徴とする、請求項１に記載の製造方法。
【請求項４】
前記誘電体アイランドの長さ範囲は２μｍ〜５μｍであることを特徴とする、請求項１に記載の製造方法。
【請求項５】
前記トレンチの幅範囲は０．５μｍ〜２μｍであることを特徴とする、請求項１に記載の製造方法。
【請求項６】
前記した前記トレンチを充填し、前記第一ドープタイプのエピタキシャル層上に位置する誘電体アイランドを形成することは、
前記第一ドープタイプのエピタキシャル層を覆いながら前記トレンチを充填した誘電材料層を形成することと、
前記誘電材料層をパターン化させて、前記誘電体アイランドを形成することと、
を含むことを特徴とする、請求項１に記載の製造方法。
【請求項７】
前記した第一ドープタイプのソース領域を形成した後にソースを形成することをさらに含み、つまり、
前記第一ドープタイプのエピタキシャル層上において、前記ゲート構造と前記第一ドープタイプのソース領域を覆いながら前記第二誘電体アイランドを露出させる誘電体層を形成することと、
前記第二誘電体アイランドと一部の前記誘電体層を除去して、前記第二ドープタイプのディープウェルに位置する前記第一ドープタイプのソース領域の一部及び前記第二誘電体アイランド下に位置する領域を露出させる開口を形成することと、
前記第一ドープタイプのエピタキシャル層上に前記開口を充填する前記ソースを形成することと、
をさらに含み、
前記ソースは、前記第一領域に位置する前記第二ドープタイプのディープウェル及び前記第二ドープタイプのディープウェルに位置する前記第一ドープタイプのソース領域に接触する第一領域ソースと、前記第二領域に位置する前記第二ドープタイプのディープウェル及び前記第二ドープタイプのディープウェルに位置する前記第一ドープタイプのソース領域に接触する第二領域ソースとを含み、前記第一領域ソースと第二領域ソースは接触していないことを特徴とする、請求項１に記載の製造方法。
【請求項８】
前記した第一ドープタイプのソース領域を形成した後、前記したソースを形成する前に、残りの前記誘電体層をマスクとして第二ドープタイプのソース領域のためのイオン注入を実行して、前記第一ドープタイプのソース領域同士間の領域に第二ドープタイプのソース領域を形成し、前記第一ドープタイプのソース領域のためのイオン注入よりも前記第二ドープタイプのソース領域のためのイオン注入は注入量が小さいことを特徴とする、請求項７に記載の製造方法。
【請求項９】
前記した第二ドープタイプのソース領域を形成した後、前記したソースを形成する前に、前記第二ドープタイプのソース領域下に、両側の前記第二ドープタイプのウェル領域を接続する別の第二ドープタイプのウェル領域を形成することを特徴とする、請求項８に記載の製造方法。
【請求項１０】
前記第一ドープタイプのエピタキシャル層の厚さは４５μｍ〜６５μｍであることを特徴とする、請求項１に記載の製造方法。
【請求項１１】
前記第一ドープタイプのエピタキシャル層の抵抗率は１５Ω・ｃｍ〜２５Ω・ｃｍであることを特徴とする、請求項１に記載の製造方法。
【請求項１２】
前記トレンチは台形であり、前記トレンチの側壁による傾斜角の範囲は４５°〜９０°であることを特徴とする、請求項１に記載の製造方法。
【請求項１３】
前記した前記トレンチを充填する前に、
前記トレンチの側壁と底部の熱シリカ層を形成することをさらに含むことを特徴とする、請求項１に記載の製造方法。
【請求項１４】
前記誘電体アイランドを形成した後、かつ前記第一ドープタイプのチャネルを形成する前に、デバイスの閾値電圧を調整するために閾値電圧調整用注入を行うことをさらに含むことを特徴とする、請求項１に記載の製造方法。
【請求項１５】
前記ソースを形成した後、前記第一ドープタイプの半導体基板の裏面にドレインを形成することをさらに含むことを特徴とする、請求項１に記載の製造方法。
【請求項１６】
前記した第一ドープタイプのソース領域のためのイオン注入では、イオン注入用のエネルギ範囲は５０Ｋｅｖ〜１５０Ｋｅｖであり、注入量範囲は５．０Ｅ１５／ｃｍ２〜１．０Ｅ１６／ｃｍ２であることを特徴とする、請求項１に記載の製造方法。
【請求項１７】
前記した第二ドープタイプのソース領域のためのイオン注入では、イオン注入用のエネルギ範囲は５０Ｋｅｖ〜２００Ｋｅｖであり、注入量範囲は５．０Ｅ１４／ｃｍ２〜５．０Ｅ１５／ｃｍ２であることを特徴とする、請求項８に記載の製造方法。
【請求項１８】
前記第二ドープタイプのウェル領域のためのイオン注入の後、第二ドープタイプのウェル領域の焼きなましを実行することをさらに含み、前記第二ドープタイプのウェル領域の焼きなましは、温度範囲が１１００℃〜１２００℃であり、時間範囲が６０ｍｉｎ〜３００ｍｉｎであることを特徴とする、請求項１に記載の製造方法。
【請求項１９】
前記半導体基板は第一ドープタイプのものであり、前記半導体デバイスはＶＤＭＯＳデバイスを含み、第一領域にディプリーション型ＶＤＭＯＳデバイスを形成し、前記第二領域にエンハンスメント型ＶＤＭＯＳデバイスを形成し、あるいは、前記半導体基板は第二ドープタイプのものであり、前記半導体デバイスはＩＧＢＴデバイスを含み、前記第一領域にディプリーション型ＩＧＢＴデバイスを形成し、前記第二領域にエンハンスメント型ＩＧＢＴデバイスを形成することを特徴とする、請求項１乃至請求項１８のいずれか一つに記載の製造方法。
【請求項２０】
請求項１乃至請求項１９のいずれか一つに記載の製造方法で製造された半導体デバイスを含むことを特徴とする集積半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体製造の分野に関し、具体的には、半導体デバイスの製造方法と集積半導体デバイスに関する。
【背景技術】
【０００２】
垂直二重拡散金属酸化物電界効果デバイス（ＶＤＭＯＳ）はエンハンスメント型とディプリーション型のものを含み、スイッチング特性が良く、消費電力が低いという優位性を持ち、ＬＥＤの駆動や電源アダプタ等へ幅広く適用されている。しかし、従来による異なる種類のＶＤＭＯＳデバイスは個別パッケージングを採用するものが多いため、プロセスコストが増加し、チップ面積が大きくなりすぎてしまう等の欠点があった。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明の各実施例に係る半導体デバイス及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
半導体デバイスの製造方法であって、
半導体基板を用意し、前記半導体基板の表面において、第一領域と、第二領域と、前記第一領域と前記第二領域との間に位置する第三領域とを有する第一ドープタイプのエピタキシャル層を形成し、前記第三領域において前記第一ドープタイプのエピタキシャル層中に位置する少なくとも一つのトレンチを形成することと、
前記第一領域と前記第二領域のそれぞれにおいて少なくとも二つの第二ドープタイプのディープウェルを形成することと、
前記トレンチを充填し、前記第一ドープタイプのエピタキシャル層上に位置する第一誘電体アイランドと第二誘電体アイランドと第三誘電体アイランドとを含む誘電体アイランドを形成し、前記第一誘電体アイランドの一部が前記第一領域における隣接する二つの前記第二ドープタイプのディープウェル間の領域を覆い、他の部分が前記第二領域における隣接する二つの前記第二ドープタイプのディープウェル間の領域を覆い、そして前記第一誘電体アイランドが前記隣接する二つの前記第二ドープタイプのディープウェルのいずれにも接触せず、前記第二誘電体アイランドの一部が前記第一領域に位置する前記第二ドープタイプのディープウェルの領域の一部を覆い、他の部分が前記第二領域に位置する前記第二ドープタイプのディープウェルの領域の一部を覆い、前記第一領域中の前記第二誘電体アイランド両側の第二ドープタイプのディープウェルと前記第二領域中の前記第二誘電体アイランド両側の第二ドープタイプのディープウェルが第一ドープタイプのソース領域を形成する予定の領域となり、前記第三誘電体アイランドが前記トレンチを覆うことと、
前記第一領域中の前記第一誘電体アイランド両側のエピタキシャル層において、前記第一領域における第一ドープタイプのソース領域を形成する予定の領域まで伸びる第一ドープタイプのチャネルをそれぞれ形成することと、
前記第一ドープタイプのエピタキシャル層上において、前記第一誘電体アイランドと前記第三誘電体アイランドのそれぞれを覆うように、前記第二誘電体アイランド及び前記第一領域と前記第二領域のそれぞれに位置する前記した第一ドープタイプのソース領域を形成する予定の領域を露出させるゲート構造を形成することと、
前記ゲート構造と前記第二誘電体アイランドをマスクとして第一ドープタイプのソース領域のためのイオン注入を行って、前記第一領域と前記第二領域のそれぞれに第一ドープタイプのソース領域を形成することと、
を少なくとも含み、
前記第一ドープタイプと前記第二ドープタイプが互いに逆となるものである、半導体デバイスの製造方法。
【０００５】
上記方法で製造された半導体デバイスを含む集積半導体デバイス。
【０００６】
ここで開示しているそれらの発明の実施例及び／又は例示をより良好に述べて説明するために、一つ又は複数の図面を参照とすることができる。図面を述べるための添付の詳細又は例示は、開示される発明やここに記載する実施例及び／又は例示、並びに、ここで理解されるこれらの発明の最適な態様のいずれかの範囲を制限するものとして理解されるべきではない。
【図面の簡単な説明】
【０００７】
【図１Ａ】本発明の半導体デバイスの製造方法において形成される半導体デバイスの構造模式図である。
【図１Ｂ】本発明の半導体デバイスの製造方法において形成される半導体デバイスの構造模式図である。
【図１Ｃ】本発明の半導体デバイスの製造方法において形成される半導体デバイスの構造模式図である。
【図１Ｄ】本発明の半導体デバイスの製造方法において形成される半導体デバイスの構造模式図である。
【図１Ｅ】本発明の半導体デバイスの製造方法において形成される半導体デバイスの構造模式図である。
【図１Ｆ】本発明の半導体デバイスの製造方法において形成される半導体デバイスの構造模式図である。
【図１Ｇ】本発明の半導体デバイスの製造方法において形成される半導体デバイスの構造模式図である。
【図２】本発明の一実施例における半導体デバイスの製造方法のフローチャートである。
【発明を実施するための形態】
【０００８】
以下、本発明を理解しやすくするために、関連図面に合わせて本願をより全面的に記載する。図面に示されるのは本願の好ましい実施例である。しかし、本発明は数多くの異なる態様で実現されてもよく、本発明に記載する実施例に限られるものではない。逆に、これらの実施例は、本発明の開示をより詳細かつ全面的にするためのものである。
【０００９】
別途定義していない限り、本願に使用されるすべての技術と科学用語は当業者に一般に理解される意味と同じである。本願の明細書に使用される用語は具体的な実施例を述べるためのものに過ぎず、本願を制限することを旨とするものではない。本願に使用される「及び／又は」という用語は一つ又は複数の関連項目の任意の及びすべての組合せを含んでいる。
【００１０】
本発明を十分に理解するために、下記において、本発明による解決手段を詳しく説明するために詳細なステップ及び構造を示す。本発明の好適な実施例は以下のとおりに詳述されるが、これらの詳述以外、本願はその他の実施の形態を有してもよい。
【００１１】
実施例１
従来技術による問題を解決するために、本願は半導体デバイスの製造方法と集積半導体デバイスを提供する。
【００１２】
以下、ＶＤＭＯＳ半導体デバイスの製造過程を例示として本発明による半導体デバイスの製造方法と半導体デバイスについて例示的に説明するが、本実施例においてＶＤＭＯＳ半導体デバイスの製造過程を例示として説明するのはあくまでも例示的なものであり、ディプリーション型デバイスやエンハンスメント型デバイスが集積されたあらゆる半導体デバイスの製造方法が本発明に適用されることは理解されたい。
【００１３】
以下、図１Ａ〜１Ｇと図２を参照して本願による半導体デバイスの製造方法について例示的に説明し、図１Ａ〜１Ｇは本願による一実施例にかかる半導体デバイスの製造方法において形成される半導体デバイスの構造模式図であり、図２は本願による一実施例にかかる半導体デバイスの製造方法のフローチャートである。
【００１４】
まず、図２に示すように、ステップＳ１において、半導体基板を用意し、前記半導体基板の表面において、第一領域と、第二領域と、前記第一領域と前記第二領域との間に位置する第三領域とを有する第一ドープタイプのエピタキシャル層を形成し、前記第三領域において前記第一ドープタイプのエピタキシャル層中に位置するトレンチを形成する。
【００１５】
図１Ａに示されるように、半導体基板１００を用意する。具体的には、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ、ＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓ又はその他のＩＩＩ／Ｖ化合物による半導体の少なくとも一つであってもよく、さらにこれらの半導体で構成される多層構造等を含み、あるいは、シリコン・オン・インシュレータ（ＳＯＩ）、歪みシリコン・オン・インシュレータ（ＳＳＯＩ）、歪みシリコンゲルマニウム・オン・インシュレータ（Ｓ−ＳｉＧｅＯＩ）、シリコンゲルマニウム・オン・インシュレータ（ＳｉＧｅＯＩ）及びゲルマニウム・オン・インシュレータ（ＧｅＯＩ）等であってもよい。例示的には、前記半導体基板は第一ドープタイプのものとされる。
【００１６】
本明細書では、第一ドープタイプと第二ドープタイプはＰ型又はＮ型を広く指すものであり、例えば、第一ドープタイプが、Ｐ型、低ドープＰ−型、高ドープＰ＋型の一つとされる場合、第二ドープタイプは、Ｎ型、低ドープＮ−型、高ドープＮ＋型の一つとされることは了解されたい。又は逆に、第一ドープタイプが、Ｎ型、低ドープＮ−型、高ドープＮ＋型の一つとされる場合、第二ドープタイプは、Ｐ型、低ドープＰ−型、高ドープＰ＋型の一つとされる。例示的には、前記第一ドープタイプの半導体基板は、Ｎ型低ドープの基板、即ち、Ｎ−基板とされ、そのドープ濃度は１×１０１４／ｃｍ３〜２×１０１４／ｃｍ３とされる。
【００１７】
前記第一ドープタイプの半導体基板の表面に第一ドープタイプのエピタキシャル層を形成する。図１Ａに示すように、前記第一ドープタイプの半導体基板１００においては、第一領域１と、第二領域２と、前記第一領域１と前記第二領域２との間に形成される第三領域３とを含む第一ドープタイプのエピタキシャル層１０１が形成されている。そのうち、前記第一領域１はディプリーション型半導体デバイスを形成する予定のものであり、前記第二領域２はエンハンスメント型半導体デバイスを形成する予定のものであり、前記第三領域は前記ディプリーション型半導体デバイスと前記エンハンスメント型半導体デバイスを隔離する隔離構造を形成する予定のものである。
【００１８】
前記第一ドープタイプのエピタキシャル層１０１を形成する方法としては、イオンドープ気相エピタキシャル成長等の当業者に周知のあらゆる方法を含む。本実施例では、前記第一ドープタイプの半導体基板は、Ｎ型低ドープの基板、即ち、Ｎ−基板とされ、前記第一ドープタイプのエピタキシャル層はＮ型低ドープのエピタキシャル層、即ち、Ｎ−エピタキシャル層とされている。
【００１９】
前記第一ドープタイプのエピタキシャル層１０１の厚さと抵抗率はデバイスの耐電圧に影響するものであり、第一ドープタイプのエピタキシャル層１０１の厚さを増加させるほど、抵抗率が大きくなり、デバイスの耐電圧が高くなる。本実施例では、形成されるＶＤＭＯＳ半導体デバイスの耐電圧を６５０Ｖにしようとする場合、前記第一ドープタイプのエピタキシャル層１０１の厚さを４５μｍ〜６５μｍ、抵抗率を１５Ω・ｃｍ〜２５Ω・ｃｍとする。
【００２０】
第一ドープタイプのエピタキシャル層１０１の第三領域３には少なくとも一つのトレンチ１０２が形成されている。第一ドープタイプのエピタキシャル層１０１において前記第三領域３に位置する少なくとも一つのトレンチ１０２を設けることによって、前記トレンチ１０２を用いて設けられる隔離構造は後で形成され、前記トレンチ両側にあるディプリーション型デバイスとエンハンスメント型デバイスとの間に形成され得る電流通路は切り離され、ディプリーション型デバイスとエンハンスメント型デバイスは隔離されている。そのうち、前記トレンチの深さは、前記第一ドープタイプのエピタキシャル層の厚さより小さくしてもよく、それと等しく又は大きくしてもよく、いずれの場合でも隔離の効果が達成されている。前記トレンチの個数は隔離の効果に影響するものであり、トレンチの個数を多くするほど、隔離の効果が高くなる。それとともに、本願においてトレンチにより隔離構造を設けることによって、ディープウェルにより隔離構造を設けることに比べて、隔離構造の面積は効果的に低下し、チップ面積の節約が図られている。
【００２１】
例示的には、前記トレンチの深さは、前記第一ドープタイプのエピタキシャル層の厚さよりも大きく又は等しく、つまり、前記トレンチは前記第一ドープタイプのエピタキシャル層を貫通する。図１に示されるように、トレンチ１０２は、前記第一ドープタイプのエピタキシャル層１０１を貫通して前記半導体基板１００にまで伸びていることによって、前記エピタキシャル層であって前記トレンチ両側に位置するディプリーション型デバイスとエンハンスメント型デバイスとの間に形成され得る電流通路は完全に切り離されることとなる。このため、ディプリーション型デバイスとエンハンスメント型デバイスの隔離特性は顕著に向上するとともに、このような構造によれば、複数の隔離用トレンチを設けることなく最大限の隔離効果を達成でき、隔離構造の面積をさらに低下させ、チップ面積の節約を図っている。以下の説明において、隔離構造の形成工程についてさらに説明する。
【００２２】
例示的には、前記トレンチ１０２を形成することは、まず、前記第一ドープタイプのエピタキシャル層上にトレンチを形成する予定の位置を露出させるパターン化マスク層を形成することと、次に、前記パターン化マスク層をマスクとして前記第一ドープタイプのエピタキシャル層をエッチングし、終点検出やオーバーエッチング等の手段により前記トレンチに前記第一ドープタイプのエピタキシャル層を貫通させることと、最後に、前記パターン化マスク層を除去することと、を含む。前記トレンチを形成するのはあくまでも例示的なものであり、前記トレンチを形成可能なあらゆる方法が本発明に適用されることは理解されたい。
【００２３】
例示的には、前記トレンチの幅は０．５μｍ〜２μｍとされる。トレンチの幅を０．５μｍ〜２μｍとすることによって、後のトレンチの充填において熱酸化により誘電体アイランドを形成するとともにトレンチを充填可能になり、プロセスの工程数が低減する一方、緻密な充填材料が形成されている。前記トレンチの深さは前記第一ドープタイプのエピタキシャル層の厚さにより決まる。任意的には、前記トレンチの形状は矩形や方形、台形、逆台形であってもよく、ここでは制限されるものではなく、さらには、前記トレンチの底部はドーム状や円錐状等であってもよい。例示的には、前記トレンチは台形とされ、前記トレンチの側壁による傾斜角の範囲は４５°〜９０°としてもよい。本実施例によるトレンチの寸法や様子及び角度等はあくまでも例示的なものであり、第一エピタキシャル層に位置するあらゆるトレンチが本発明に適用されることは理解されたい。
【００２４】
次に、図２に示すように、ステップＳ２において、前記第一領域と前記第二領域のそれぞれにおいて少なくとも二つの第二ドープタイプのディープウェルを形成する。
【００２５】
図１Ｂは、前記第一領域と前記第二領域のそれぞれにおいて少なくとも二つの第二ドープタイプのディープウェルが形成された半導体デバイスの構造模式図を示している。前記第一ドープタイプのエピタキシャル層１０１において、前記第一領域１に位置する少なくとも二つの第二ドープタイプのディープウェル１０３１と前記第二領域２に位置する少なくとも二つの第二ドープタイプのディープウェル１０３２とを含む第二ドープタイプのディープウェル１０３を形成する。
【００２６】
前記第二ドープタイプのディープウェルを形成することは、前記第一ドープタイプのエピタキシャル層上において前記した第二ドープタイプのディープウェルを形成する予定の領域を露出させるパターン化マスク層を形成することと、第二ドープタイプのウェル領域のためのイオン注入を実行して、前記第一ドープタイプのエピタキシャル層に第二ドープタイプのディープウェルを形成することと、前記パターン化マスク層を除去することと、を含む。
【００２７】
本実施例では、前記第一ドープタイプの半導体基板は、Ｎ型低ドープの基板、即ち、Ｎ−基板とされ、前記第一ドープタイプのエピタキシャル層は、Ｎ型低ドープのエピタキシャル層、即ち、Ｎ−エピタキシャル層とされ、前記第二ドープタイプのディープウェルはＰウェルとされ、前記第二ドープタイプのウェル領域のためにイオン注入されるイオンはホウ素イオンとされ、注入用のエネルギ範囲は５０Ｋｅｖ〜２００Ｋｅｖとされ、注入量範囲は５．０Ｅ１３／ｃｍ２〜５．０Ｅ１４／ｃｍ２とされている。
【００２８】
例示的には、前記第二ドープタイプのウェル領域のためのイオン注入を完了した後、第二ドープタイプのディープウェルの焼きなましを実行することをさらに含む。例示的には、前記一回目の焼きなましは、温度範囲が１１００℃〜１２００℃とされ、時間範囲が６０ｍｉｎ〜３００ｍｉｎとされる。
【００２９】
次に、図２に示すように、ステップＳ３において、前記トレンチを充填し、前記第一ドープタイプのエピタキシャル層上に位置する第一誘電体アイランドと第二誘電体アイランドと第三誘電体アイランドとを含む誘電体アイランドを形成し、前記第一誘電体アイランドの一部が前記第一領域における隣接する二つの前記第二ドープタイプのディープウェル間の領域を覆い、他の部分が前記第二領域における隣接する二つの前記第二ドープタイプのディープウェル間の領域を覆い、そして前記第一誘電体アイランドが前記隣接する二つの前記第二ドープタイプのディープウェルのいずれにも接触せず、前記第二誘電体アイランドの一部が前記第一領域に位置する前記第二ドープタイプのディープウェルの領域の一部を覆い、他の部分が前記第二領域に位置する前記第二ドープタイプのディープウェルの領域の一部を覆い、前記第一領域中の前記第二誘電体アイランド両側の第二ドープタイプのディープウェルと前記第二領域中の前記第二誘電体アイランド両側の第二ドープタイプのディープウェルが第一ドープタイプのソース領域を形成する予定の領域となり、前記第三誘電体アイランドが前記トレンチを覆う。
【００３０】
図１Ｃに示すように、前記トレンチを充填し、前記第一ドープエピタキシャル層上に位置する誘電体アイランドを形成した場合の半導体デバイスの構造模式図を示している。トレンチ１０２を充填し、前記第一ドープタイプのエピタキシャル層１０１上に第一誘電体アイランド１０４１と第二誘電体アイランド１０４２と第三誘電体アイランド１０４３とを含む複数の誘電体アイランド１０４を形成する。そのうち、前記第一誘電体アイランド１０４１は、前記第一領域１における隣接する二つの第二ドープタイプのディープウェル１０３１間の領域上及び前記第二領域２における隣接する二つの第二ドープタイプのディープウェル１０３２間の領域上に位置する。そして前記第一領域１では、前記第一誘電体アイランド１０４１は、前記隣接する二つの第二ドープタイプのディープウェル１０３１に接触せず、前記第二領域２では、前記第一誘電体アイランド１０４１は前記隣接する二つの第二ドープタイプのディープウェル１０３２に接触しない。前記第二誘電体アイランド１０４２は、第一領域１中の第二ドープタイプのディープウェル１０３１上及び第二領域２中の第二ドープタイプのディープウェル１０３２上に位置する。前記第二ドープタイプのディープウェルは前記第二誘電体アイランドにより覆われる領域１１０ａを含む。領域１１０ａは形成する予定の第一ドープタイプのソース領域同士間に位置する。つまり、第二ドープタイプのディープウェル領域１１０ａ両側の第二ドープタイプのディープウェル領域は、第一ドープタイプのソース領域を形成する予定の領域となり、前記第三誘電体アイランド１０４３は前記充填されたトレンチ１０２を覆う。
【００３１】
例示的には、前記した前記トレンチを充填し、前記第一ドープタイプのエピタキシャル層上に位置する誘電体アイランドを形成することは、堆積を実行して、前記第一ドープタイプのエピタキシャル層を覆いながら前記トレンチを充填した誘電材料層を形成することと、前記誘電体アイランドを形成するように、前記誘電材料層をパターン化させることと、を含む。この過程において、前記トレンチへの誘電材料層と誘電体アイランドの形成のための誘電材料層を同一の材質にすると、トレンチの充填と誘電体アイランドの形成を同一の工程にすることが可能になり、プロセスの工程数が低減し、プロセスコストが低下する。
【００３２】
例示的には、前記した堆積を実行する前に、熱酸化を実行して、前記トレンチの側壁と底部を覆うシリカ層を形成する。トレンチを充填する前に前記トレンチを覆う熱シリカ層を形成することによって、トレンチの形成によるストレスが低減する一方、トレンチの側壁を覆う緻密な誘電材料層が出来、漏電することが少なくなる。前記誘電材料層は、酸化層やポリシリコン、ＴＥＯＳ及びＢＰＳＧの一つ又は複数の組合せである。
【００３３】
本実施例では、トレンチの幅範囲は０．５μｍ〜２μｍとされ、前記トレンチを充填し、前記第一ドープタイプのエピタキシャル層上に位置する誘電体アイランドを形成することは、熱酸化を実行して、前記第一ドープタイプのエピタキシャル層の表面を覆いながら前記トレンチを充填した酸化層を形成することと、前記酸化層をパターン化させて、前記誘電体アイランドを形成することと、を含む。例示的には、前記誘電体アイランド１０４の厚さ範囲は５０００〜１００００オングストロームとされ、前記誘電体アイランド１０３の長さ範囲は２μｍ〜５μｍとされる。
【００３４】
本実施例では、熱酸化によりトレンチの底部と側壁を覆うことやトレンチの充填及び誘電体アイランドの形成は同時に行われることによって、誘電材料層でさらにトレンチを覆って充填することが省かれ、プロセスの工程数が低減する一方、緻密な充填材料が形成されている。
【００３５】
本実施において熱酸化によりトレンチの充填と誘電体アイランドの形成を行うのはあくまでも例示的なものであることは理解されたい。トレンチを充填し誘電体アイランドを形成可能なあらゆる方法が本願に適用される。
【００３６】
第一誘電体アイランドを前記第一領域と前記第二領域における隣接する二つの第二ドープタイプのディープウェル間の領域上に形成することによって、ディプリーション型デバイスのチャネルを形成する場合、第一誘電体アイランドをマスクとしてイオン注入を実行すると、イオンが第一誘電体アイランド下の領域に入ることが阻害され、第一誘電体アイランド下の第一ドープタイプのエピタキシャル層のチャネルイオン濃度が最も低くなり、ディプリーション型デバイスの降伏電圧がより高くなり、降伏耐性が大きく向上する。一方、エンハンスメント型デバイスの場合、数式Ｃｏｘ＝εｏｘ／ｔｏｘから分かるように、第一誘電体アイランドの存在によりゲート誘電体層の厚さが増え、ゲート容量の低下や、デバイスのスイッチング損失の低減が図られている。
【００３７】
第二誘電体アイランドを前記第一領域と前記第二領域中の第二ドープタイプのディープウェル領域１１０ａ上に形成し、つまり、第二誘電体アイランドを第一ドープタイプのソース領域を形成する予定の領域間に位置させることによって、第一ドープタイプのソース領域を形成する場合、第二誘電体アイランドをマスクとしてセルフアラインにより、第二ドープタイプのディープウェル領域１１０ａで離間された第一ドープタイプのソース領域を形成可能になる。プロセス過程においてフォトマスクやフォトリソグラフィでイオン注入マスクを得る工程は省かれ、プロセスコストが低下する。また、前記第一ドープタイプのソース領域を形成することは後でさらに説明する。
【００３８】
充填されたトレンチを第三誘電体アイランドで覆うことによって、密閉したトレンチ構造が形成され、エンハンスメント型デバイスとディプリーション型デバイスとの間に位置する完全な隔離構造が形成され、エンハンスメント型デバイスとディプリーション型デバイスの効果的な隔離が図られている。
【００３９】
次に、図２に示すように、ステップＳ４において、前記第一領域中の前記第一誘電体アイランド両側のエピタキシャル層のそれぞれにおいて、前記第一領域における第一ドープタイプのソース領域を形成する予定の領域まで伸びる第一ドープタイプのチャネルを形成する。
【００４０】
図１Ｄに示されるように、第一ドープタイプのエピタキシャル層１０１の第一領域１において、第一誘電体アイランド１０４１両側に位置する、前記第一領域１中の前記第二ドープタイプのディープウェル１０３１におけるソース領域を形成する予定の領域まで伸びる第一ドープタイプのチャネル１０５を形成する。
【００４１】
例示的には、前記第一ドープタイプのエピタキシャル層の第一領域において前記第一誘電体アイランド両側に位置する第一ドープタイプのチャネルを形成することは、まず、第一ドープタイプのエピタキシャル層上において、前記第一誘電体アイランド両側に位置する第一ドープタイプのチャネルを形成する予定の領域を露出させるパターン化マスク層を形成することと、前記パターン化マスク層と第一誘電体アイランドをマスクとしてチャネルのためのイオン注入を実行して、前記第一誘電体アイランド両側に位置する第一ドープタイプのチャネルを形成することと、前記パターン化マスク層を除去することと、を含む。
【００４２】
前記チャネルのためにイオン注入されるイオンはリンイオンとされ、注入用のエネルギ範囲は５０Ｋｅｖ〜２００Ｋｅｖとされ、注入量範囲は５．０Ｅ１２／ｃｍ２〜５．０Ｅ１３／ｃｍ２とされている。
【００４３】
ディプリーション型デバイスのチャネルを形成する場合、第一誘電体アイランドをマスクとしてイオン注入を実行することによって、イオンが第一誘電体アイランド下の領域に入ることが阻害され、第一誘電体アイランド下の第一ドープタイプのエピタキシャル層のチャネルイオン濃度が最も低くなり、ディプリーション型デバイスの降伏電圧がより高くなり、降伏耐性が大きく向上する。
【００４４】
例示的には、誘電体アイランドを形成した後、前記第一領域の第一ドープタイプのエピタキシャル層において前記第一誘電体アイランド両側に位置する第一ドープタイプのチャネルを形成する前に、デバイスの閾値電圧を調整するために閾値電圧（Ｖｔ）調整用注入を行うことをさらに含み、前記Ｖｔ調整用注入は前記誘電体アイランドをマスクとして行われる。例示的には、前記Ｖｔ調整のために注入されるイオンはリンイオンとされ、注入用のエネルギ範囲は１００Ｋｅｖ〜２００Ｋｅｖとされ、注入量範囲は１．０Ｅ１２／ｃｍ２〜１．０Ｅ１３／ｃｍ２とされる。例示的には、前記Ｖｔ調整用注入の後、二回目の焼きなましを行うことをさらに含み、前記二回目の焼きなましは温度範囲が１１００℃〜１２００℃とされ、時間範囲が６０ｍｉｎ〜１８０ｍｉｎとされる。
【００４５】
次に、ステップＳ５において、前記第一ドープタイプのエピタキシャル層上において、前記第一誘電体アイランドと前記第三誘電体アイランドのそれぞれを覆うように、前記第二誘電体アイランド及び前記第一領域と前記第二領域のそれぞれに位置する前記した第一ドープタイプのソース領域を形成する予定の領域を露出させるゲート構造を形成する。
【００４６】
例示的には、前記ゲート構造は、下から上へ順次積層されたゲート誘電体層とゲート材料層とを含む。
【００４７】
図１Ｅに示すように、まず、第一ドープタイプのエピタキシャル層１０１上において、前記第一領域１に形成されるゲート構造１０６１と前記第二領域２に形成されるゲート構造１０６２とを含むゲート構造１０６を形成する。前記ゲート構造１０６はゲート誘電体層１０７とゲート材料層１０８とを含む。前記ゲート構造１０６における前記第一領域１に位置するゲート構造１０６１は前記第一領域１に位置する前記第一誘電体アイランド１０４１を覆いながら、第二誘電体アイランド１０４２及び前記第一領域１に位置する第二ドープディープウェル１０３１における第一ドープタイプのソース領域を形成する予定の領域を露出させる。前記ゲート構造１０６における前記第一領域１に位置するゲート構造１０６２は前記第二領域２に位置する前記第一誘電体アイランド１０４１を覆いながら、第二誘電体アイランド１０４２及び前記第二領域２に位置する第二ドープタイプのディープウェル１０３２における第一ドープタイプのソース領域を形成する予定の領域を露出させる。例示的には、前記ゲート構造１０６は第三誘電体アイランド１０４３をさらに覆う。
【００４８】
エンハンスメント型デバイスの場合、数式Ｃｏｘ＝εｏｘ／ｔｏｘから分かるように、第一誘電体アイランドの存在によりゲート誘電体層の厚さが増え、ゲート容量の低下や、デバイスのスイッチング損失の低減が図られている。
【００４９】
例示的には、前記ゲート誘電体層はシリカ材料とされ、前記ゲート材料層はポリシリコン材料とされる。ゲート構造を形成する方法は当業者に周知のいずれの方法であってもよく、例えば堆積やフォトリソグラフィ、エッチング等を含み、ここでは贅言しない。例示的には、前記ゲート誘電体層の厚さ範囲は５００〜１５００オングストロームとされ、前記ゲート材料層の厚さ範囲は２０００〜１００００オングストロームとされる。
【００５０】
本実施例では、ゲート構造を形成する場合、前記第三領域において前記ゲート構造によりさらに第三誘電体アイランドを覆うようにする。図１Ｅに示されるように、ゲート構造１０６は第三誘電体アイランド１０４３をさらに覆う。
【００５１】
次に、ステップＳ６において、前記ゲート構造と前記第二誘電体アイランドをマスクとして第一ドープタイプのソース領域のためのイオン注入を行って、前記第一領域と前記第二領域のそれぞれに第一ドープタイプのソース領域を形成する。
【００５２】
図１Ｅに示すように、前記ゲート構造１０６と前記誘電体アイランド１０４をマスクとして第一ドープタイプのソース領域のためのイオン注入を実行して、前記第一領域１の第二ドープタイプのディープウェル１０３１と第二領域２の第二ドープタイプのディープウェル１０３２においてゲート構造両側に位置する第一ドープタイプのソース領域１１０を形成し、前記第一領域１の第二ドープタイプのディープウェル１０３１に位置する前記第一ドープタイプのソース領域１１０は前記第一ドープタイプのチャネル１０５に接触し、同一の第二ドープタイプのディープウェルに位置する前記第一ドープタイプのソース領域１１０同士は、第二誘電体アイランド１０４２下に位置する第二ドープタイプのディープウェル領域１１０ａにより離間されている。
【００５３】
前記第一ドープタイプのソース領域を形成する方法としては、前記ゲート構造と前記第二誘電体アイランドをマスクとしてイオン注入を実行する。第二誘電体アイランドは第一領域の第二ドープタイプのディープウェルと第二領域の第二ドープタイプのディープウェルの上に形成されているため、第一ドープタイプのソース領域を形成する場合、第二誘電体アイランドをマスクとしてセルフアラインにより第一ドープタイプのソース領域を形成可能になり、第一ドープタイプのソース領域は第二誘電体アイランドの両側に位置する。つまり、第一ドープタイプのソース領域は第二ドープタイプのディープウェル領域１１０ａにより離間される。これにより、プロセス過程においてフォトマスクが省かれ、プロセスコストが低下する。本実施例では、前記第一ドープタイプのソース領域１１０を形成するイオン注入にはリンイオンが採用され、注入用のエネルギ範囲は５０Ｋｅｖ〜１５０Ｋｅｖとされ、注入量範囲は５．０Ｅ１５／ｃｍ２〜１．０Ｅ１６／ｃｍ２とされている。
【００５４】
例示的には、第一ドープタイプのソース領域を形成した後、第一ドープタイプのソース領域下に位置する第二ドープタイプのウェル領域を形成する。第一ドープタイプのソース領域下に第二ドープタイプのウェル領域を形成することによって、寄生トランジスタのベース領域の抵抗は顕著に低下し、寄生トランジスタがオンとなるリスクは大きく低減され、デバイスの作動安定性の顕著な向上が図られている。更に図１Ｅに示すように、第一ドープタイプのソース領域１１０下に第二ドープタイプのウェル領域１０９が形成されている。前記第二ドープタイプのウェル領域を形成する方法としては、前記ゲート構造と前記第二誘電体アイランドをマスクとしてイオン注入を行う。本実施例では、前記第二ドープタイプのウェル領域１０９を形成するイオン注入にはホウ素イオンが採用され、注入用のエネルギ範囲は１５０Ｋｅｖ〜３００Ｋｅｖとされ、その注入量範囲は１．０Ｅ１５／ｃｍ２〜５．０Ｅ１５／ｃｍ２とされている。
【００５５】
例示的には、前記第一ドープタイプのソース領域を形成した後、ソースを形成することをさらに含む。例示的には、前記したソースを形成することは、前記第一ドープタイプのエピタキシャル層上において、前記ゲート構造と前記第一ドープタイプのソース領域を覆いながら前記第二誘電体アイランドを露出させる誘電体層を形成することと、前記第二誘電体アイランドを除去することと、前記第一ドープタイプのソース領域の一部を露出させるために、一部の前記誘電体層を除去することと、前記第一ドープタイプのエピタキシャル層上において、前記第一領域の第二ドープタイプのディープウェルに接触する第一領域ソースと前記第二領域の第二ドープタイプのディープウェルに接触する第二領域ソースとを含むソースを形成し、前記第一領域ソースと第二領域ソースが接触しないことと、を含む。
【００５６】
例示的には、ソースを形成する前に、第二ドープタイプのウェル領域と第二ドープタイプのソース領域を形成することをさらに含む。以下、図１Ｆと図１Ｇを参照し、第二ドープタイプのソースを形成した後にソースを形成することについて述べる。
【００５７】
まず、図１Ｆに示すように、第一ドープタイプのエピタキシャル層１０１上において、前記ゲート構造（ゲート誘電体層１０７とゲート材料層１０８とを含む）と前記第一ドープタイプのソース領域１１０を覆いながら前記第二誘電体アイランド１０４２を露出させる誘電体層を形成する。前記誘電体層はシリカや窒化ケイ素等の誘電材料層であってもよい。前記誘電体層を形成する方法は堆積やフォトリソグラフィ、エッチング等の当業者がよく知っている工程を含み、ここでは贅言しない。
【００５８】
次に、図１Ｆに示すように、前記第二誘電体アイランド１０４２と一部の前記誘電体層を除去して、前記第一領域の第二ドープタイプのディープウェル１０３１と第二領域の第二ドープタイプのディープウェル１０３２中の前記第一ドープタイプのソース領域１１０の一部、及び、前記第一ドープタイプのソース領域１１０同士間に位置する領域を露出させる。第二誘電体アイランドと一部の誘電体層を除去する方法にはエッチング等の当業者に周知の方法を採用でき、ここでは贅言しない。
【００５９】
次に、図１Ｆに示すように、前記第一領域の第二ドープタイプのディープウェル１０３１と第二領域の第二ドープタイプのディープウェル１０３２中の前記第一ドープタイプのソース領域１１０同士間に位置する、前記第一ドープタイプのソース領域に接続される第二ドープタイプのソース領域１１２を形成する。
【００６０】
前記した第二ドープタイプのソース領域を形成するイオン注入では、他の部分の誘電体層１１１をマスクとした。本実施例では、誘電体層を部分的に除去した後、ソースを形成する前に第二ドープタイプのソース領域を形成しており、第一ドープタイプのソース領域を形成するイオン注入よりも第二ドープタイプのソース領域を形成するイオン注入は注入量が小さい。それにより、第二ドープタイプのソース領域を形成する場合、露出した第一ドープタイプのソース領域が反転することがなく、第二ドープタイプのソース領域のためのイオン注入マスクを別途用意する必要がなくなり、プロセスの工程数が低減し、プロセスコストが低下する。前記第二ドープタイプのソース領域は、前記ソースと前記ディープウェルとの接触を強化するためのものとなる。
【００６１】
この過程において、第二ドープタイプのソース領域を形成する前に誘電体層を部分的に除去して、第一ドープタイプのソース領域を露出させる開口を形成したので、第二ドープタイプのソース領域を形成した後には、誘電体層のさらなる除去は不要となり、第一ドープタイプのソース領域と第二ドープタイプのソース領域に接触するソースを直接形成可能になる。それにより、プロセスの工程数は一層低減し、プロセスコストの節約が図られている。
【００６２】
本実施例では、前記した第二ドープタイプのソース領域を形成するイオン注入にはホウ素イオン又は二フッ化ホウ素イオンが採用され、注入用のエネルギ範囲は５０Ｋｅｖ〜２００Ｋｅｖとされ、注入量範囲は５．０Ｅ１４／ｃｍ２〜５．０Ｅ１５／ｃｍ２とされている。
【００６３】
ここで、誘電体層の部分的な除去後かつソースの形成前に第二ドープタイプのソース領域を形成するのはあくまでも例示的なものであり、第二ドープタイプのソース領域を形成可能なあらゆる手段が本発明に適用されることは理解されたい。
【００６４】
次に、図１Ｆに示すように、イオン注入を実行して、前記第二ドープタイプのソース領域１１２下に位置する別の第二ドープタイプのウェル領域を形成し、前記別の第二ドープタイプのウェル領域は前記した第一ドープタイプのソース領域１１０下に位置する第二ドープタイプのウェル領域１０９同士を接続するものとなる。それにより、第一ドープタイプのソース領域１１０と第二ドープタイプのソース領域１１２の下に位置する完全な第二ドープタイプのウェル領域１０９１が形成される。前記した別の第二ドープタイプのウェル領域を形成するイオン注入では、残りの誘電体層１１１をマスクとしてホウ素イオンを注入しており、注入用のエネルギ範囲は１５０Ｋｅｖ〜３００Ｋｅｖとされ、注入量範囲は１．０Ｅ１５／ｃｍ２〜１．０Ｅ１６／ｃｍ２とされている。例示的には、別の第二ドープタイプのウェル領域のためのイオン注入を完了した後に焼きなましを行う。前記焼きなましは、温度範囲が８００℃〜１０００℃とされ、時間範囲が３０ｍｉｎ〜９０ｍｉｎとされる。第一ドープタイプのソース領域１１０と第二ドープタイプのソース領域１１２の下に形成される第二ドープタイプのウェル領域１０９１によれば、寄生トランジスタのベース領域の抵抗は顕著に低下し、寄生トランジスタがオンとなるリスクは大きく低減され、デバイスの作動安定性の顕著な向上が図られている。
【００６５】
最後に、図１Ｇに示すように、第一領域ソース１１３１と第二領域ソース１１３２とを含むソース１１３を形成する。第一領域ソース１１３１は、前記第一領域１中の前記第一ドープタイプのソース領域１１０と第二ドープタイプのソース領域１１２に接触し、第二領域ソース１１３２は、前記第二領域２中の前記第一ドープタイプのソース領域１１０と第二ドープタイプのソース領域１１２に接触し、前記第一領域ソース１１３１と第二領域ソース１１３２は接触していない。前記ソースには一般的なアルミニウムや銅の一つ又は複数による合金が採用される。
【００６６】
前記ソース１１３を形成することは、ソース材料層を堆積しパターン化を行って前記ソースを形成することを含む。前記した誘電体層のエッチング、ソース材料層の堆積やパターン化は当業者に周知のプロセスであり、ここでは贅言しない。
【００６７】
ソースを形成した後、ドレインを形成することをさらに含む。例示的には、前記したドレインを形成することは、まず、前記第一ドープタイプの半導体基板の裏面を薄くすることと、次に、前記第一ドープタイプの半導体基板の裏面にて堆積によりドレインを形成することと、を含む。前記ドレインには一般的なアルミニウムや銅の一つ又は複数による合金が採用される。図１Ｇに示されるように、第一ドープタイプの半導体基板１００の裏面にドレイン１１４を形成する。
【００６８】
以上、本願による半導体デバイスの製造方法について例示したが、本願による半導体デバイスの製造方法と半導体デバイスによれば、エンハンスメント型デバイスやディプリーション型デバイスが集積された半導体デバイスを製造する場合、エピタキシャル層上に位置する誘電体アイランド及びエピタキシャル層中に位置するトレンチを形成している。ディプリーション型デバイスに関してチャネルを形成する場合、誘電体アイランドの存在によりチャネルイオンの注入が阻害され、誘電体アイランド下のイオン濃度が低くなり、デバイスはオン状態での降伏耐性が大きく向上する。一方、誘電体アイランドの存在によりゲート誘電体層の厚さが増え、ゲート容量の低下や、デバイスのスイッチング損失の低減が図られている。エンハンスメント型デバイスとディプリーション型デバイスの隔離構造として、エピタキシャル層中に位置するトレンチを設けることによって、エンハンスメント型デバイスとディプリーション型デバイスの隔離特性を高める一方、隔離構造が占めるチップ面積を低減した。また、製造過程において誘電体アイランドをマスクとすることによって、セルフアラインにより第一ドープタイプのソース領域を形成可能になり、フォトマスクやフォトリソグラフィでイオン注入マスクを得る工程が省かれ、プロセスコストが低下する。
【００６９】
本実施例において第一ドープタイプのソース領域同士間に第二ドープタイプのソース領域を形成してからソースとドレインを形成するのはあくまでも例示的なものであり、当業者は本分野での公知プロセスによりソースとドレインを形成することができ、本発明を述べられる実施例の範囲に制限することは意図されていないことは理解されたい。本願の保護範囲は添付される特許請求の範囲及びその等価の範囲により決まる。
【００７０】
それとともに、本実施例においてＶＤＭＯＳデバイスを例示として説明するのはあくまでも例示的なものであり、本願の範囲を制限するものにならず、当業者は必要に応じてＩＧＢＴデバイス等を作ることができることは理解されたい。
【００７１】
例示的には、本願による半導体デバイスとしてＩＧＢＴデバイスを作ってもよく、ただし、上記ＶＤＭＯＳデバイスの半導体基板の代わりに第二ドープタイプのものとし、例えば、半導体基板をＰ＋型のものとし、その他の部品について位置やドープタイプを変えず、第一領域にディプリーション型ＩＧＢＴデバイスを形成し、第二領域にエンハンスメント型ＩＧＢＴデバイスを形成する。さらに、例えば、前記ＩＧＢＴデバイスを高速回復ダイオードに並列接続させて使用することで、デバイスの電流等化効果及びシステムの作動安定性と信頼性の向上を図る。
【００７２】
実施例２
本願は、実施例１に記載の方法で製造された集積半導体デバイスを含む集積半導体デバイスをさらに提供する。
【００７３】
以下、図１Ｇを参照して、本願による半導体デバイスの構造について例示する。前記集積半導体デバイスは半導体基板１００を含み、具体的には、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＧｅＣ、ＩｎＡｓ、ＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓ又はその他のＩＩＩ／Ｖ化合物による半導体の少なくとも一つであってもよく、さらにこれらの半導体で構成される多層構造等を含み、あるいは、シリコン・オン・インシュレータ（ＳＯＩ）、歪みシリコン・オン・インシュレータ（ＳＳＯＩ）、歪みシリコンゲルマニウム・オン・インシュレータ（Ｓ−ＳｉＧｅＯＩ）、シリコンゲルマニウム・オン・インシュレータ（ＳｉＧｅＯＩ）及びゲルマニウム・オン・インシュレータ（ＧｅＯＩ）等であってもよい。一例として、本実施例の半導体基板は第一ドープタイプのものとされる。
【００７４】
本明細書中の第一ドープタイプと第二ドープタイプはＰ型又はＮ型を広く指すものであり、第一ドープタイプと第二ドープタイプは互いに逆となるものであることは了解されたい。例えば、第一ドープタイプが、Ｐ型、低ドープＰ−型、高ドープＰ＋型の一つとされる場合、第二ドープタイプは、Ｎ型、低ドープＮ−型、高ドープＮ＋型の一つとされる。又は逆に、第一ドープタイプが、Ｎ型、低ドープＮ−型、高ドープＮ＋型の一つとされる場合、第二ドープタイプは、Ｐ型、低ドープＰ−型、高ドープＰ＋型の一つとされる。例示的には、前記第一ドープタイプの半導体基板は、Ｎ型低ドープの基板、即ち、Ｎ−基板とされ、そのドープ濃度は１×１０１４／ｃｍ３〜２×１０１４／ｃｍ３とされる。
【００７５】
前記第一ドープタイプの半導体基板１００の表面に第一ドープタイプのエピタキシャル層１０１が形成されている。本実施例では、前記第一ドープタイプの半導体基板は、Ｎ型低ドープの基板、即ち、Ｎ−基板とされ、前記第一ドープタイプのエピタキシャル層は、Ｎ型低ドープのエピタキシャル層、即ち、Ｎ−エピタキシャル層とされている。例示的には、前記第一ドープタイプのエピタキシャル層１０１の厚さと抵抗率はデバイスの耐電圧に影響するものであり、第一ドープタイプのエピタキシャル層１０１の厚さを増加させるほど、抵抗率が大きくなり、デバイスの耐電圧が高くなる。本実施例では、形成されるＶＤＭＯＳ半導体デバイスの耐電圧を６５０Ｖにしようとする場合、前記第一ドープタイプのエピタキシャル層１０１の厚さを４５μｍ〜６５μｍ、抵抗率を１５Ω・ｃｍ〜２５Ω・ｃｍとする。
【００７６】
前記第一ドープタイプのエピタキシャル層１０１は、前記第一領域１と第二領域２と第三領域３とを含み、前記第一領域１にディプリーション型デバイスが形成され、前記第二領域２にエンハンスメント型デバイスが形成され、前記第三領域にトレンチ１０２が形成され、前記トレンチは誘電材料が充填されて前記ディプリーション型デバイスとエンハンスメント型デバイスを隔離するためのものとなる。前記トレンチ１０２による隔離構造は、前記トレンチ両側にあるディプリーション型デバイスとエンハンスメント型デバイスとの間に形成され得る電流通路を切り離して、その両者を隔離している。そのうち、前記トレンチの深さは、前記第一ドープタイプのエピタキシャル層の厚さより小さくしてもよく、それと等しく又は大きくしてもよく、いずれの場合でも隔離の効果が達成されている。前記トレンチの個数は隔離の効果に影響するものであり、トレンチの個数を多くするほど、隔離の効果が高くなる。それとともに、本願においてトレンチにより隔離構造を設けることによって、ディープウェルにより隔離構造を設けることに比べて、隔離構造の面積は効果的に低下し、チップ面積の節約が図られている。
【００７７】
例示的には、前記トレンチの深さは前記第一ドープタイプのエピタキシャル層の厚さよりも大きく又は等しく、つまり、前記トレンチは前記第一ドープタイプのエピタキシャル層を貫通する。図１に示されるように、トレンチ１０２は前記第一ドープタイプのエピタキシャル層１０１を貫通して前記半導体基板１００にまで伸びていることによって、前記エピタキシャル層であって前記トレンチ両側に位置するディプリーション型デバイスとエンハンスメント型デバイスとの間に形成され得る電流通路は完全に切り離されることとなる。このため、ディプリーション型デバイスとエンハンスメント型デバイスの隔離特性は顕著に向上するとともに、このような構造によれば、複数の隔離用トレンチを設けることなく最大限の隔離効果を達成でき、隔離構造の面積をさらに低下させ、チップ面積の節約を図っている。
【００７８】
例示的には、前記トレンチを充填する前記誘電材料は前記誘電体アイランドと同一の材料とされる。さらに例示的には、前記トレンチを充填する誘電材料と前記誘電体アイランドの材料はいずれも熱シリカ層とされる。それにより、製造過程においてプロセスの工程数が低下している。
【００７９】
図１Ｇに示すように、本願に記載の半導体デバイスは、前記第一ドープタイプのエピタキシャル層に形成される、前記第一領域１に位置する少なくとも二つの第二ドープタイプのディープウェル１０３１と前記第二領域２に位置する少なくとも二つの第二ドープタイプのディープウェル１０３２とを含む第二ドープタイプのディープウェル１０３をさらに含む。本実施例では、前記第一ドープタイプの半導体基板は、Ｎ型低ドープの基板、即ち、Ｎ−基板とされ、前記第一ドープタイプのエピタキシャル層は、Ｎ型低ドープのエピタキシャル層、即ち、Ｎ−エピタキシャル層とされ、前記第二ドープタイプのディープウェルはＰウェルとされている。
【００８０】
図１Ｇに示すように、本願に記載の半導体デバイスは、前記第一ドープタイプのエピタキシャル層１０１上に形成される、第一誘電体アイランド１０４１と第三誘電体アイランド１０４３とを含む複数の誘電体アイランド１０４をさらに含む。
【００８１】
第一誘電体アイランド１０４１は、前記第一領域１における隣接する二つの第二ドープタイプのディープウェル１０３１間の領域上及び前記第二領域２における隣接する二つの第二ドープタイプのディープウェル１０３２間の領域上に位置する。そのうち、前記第一領域１では、前記誘電体アイランド１０４１は前記隣接する二つの第二ドープタイプのディープウェル１０３１に接触せず、前記第二領域２では、前記誘電体アイランド１０４１は前記隣接する二つの第二ドープタイプのディープウェル１０３２に接触しない。
【００８２】
第一誘電体アイランド１０４１を前記第一領域と前記第二領域における隣接する二つの第二ドープタイプのディープウェル間の領域上に形成することによって、ディプリーション型デバイスのチャネルを形成する場合、それをマスクとしてイオン注入を行うと、誘電体アイランドの存在によりチャネルイオンの注入が阻害され、誘電体アイランド下のイオン濃度が低くなり、デバイスはオン状態での降伏耐性が大きく向上する。
【００８３】
充填されたトレンチを第三誘電体アイランド１０４３で覆うことによって、密閉したトレンチ構造が形成され、エンハンスメント型デバイスとディプリーション型デバイスとの間に位置する完全な隔離構造が形成され、エンハンスメント型デバイスとディプリーション型デバイスの効果的な隔離が図られている。例示的には、前記誘電体アイランドと前記トレンチの充填材料は同一の材料とされる。例示的には、前記トレンチの幅は０．５μｍ〜２μｍとされる。前記誘電体アイランドと前記トレンチの充填材料は同一の材料である熱酸化層とされる。
【００８４】
図１Ｇに示すように、本発明に記載の半導体デバイスは、第一領域１と第二領域２に形成される、前記第一領域１に形成されるゲート構造１０６１と前記第二領域２に形成されるゲート構造１０６２とを含むゲート構造１０６をさらに含む。前記ゲート構造１０６はゲート誘電体層１０７とゲート材料層１０８とを含む。前記第一領域１中のゲート構造１０６１は、第一領域１における隣接する前記第二ドープタイプのディープウェル１０３１を部分的に覆い、前記第二領域２中のゲート構造１０６２は、第二領域２における隣接する前記第二領域の第二ドープタイプのディープウェル１０３２を部分的に覆い、前記ゲート構造１０６下に複数の誘電体アイランド１０４１が覆われている。ゲート構造下に第一誘電体アイランド１０４１を覆うことによって、数式Ｃｏｘ＝εｏｘ／ｔｏｘから分かるように、第一誘電体アイランドの存在によりゲート誘電体層の厚さが増え、ゲート容量の低下や、デバイスのスイッチング損失の低減が図られている。本実施例では、図１Ｇに示されるように、ゲート構造１０６は前記第三誘電体アイランド１０４３をさらに覆う。
【００８５】
前記ゲート構造１０６及びその材料は当業者に周知のいかなる材料であってもよい。例示的には、前記ゲート誘電体層はシリカ材料とされ、前記ゲート材料層はポリシリコン材料とされる。例示的には、前記ゲート誘電体層の厚さ範囲は５００〜１５００オングストロームとされ、前記ゲート材料層の厚さ範囲は２０００〜１００００オングストロームとされる。
【００８６】
図１Ｇに示すように、本発明に記載の半導体デバイスは、前記ゲート構造１０６両側に形成される、前記第二ドープタイプのディープウェル１０３に位置する第一ドープタイプのソース領域１１０をさらに含み、同一の前記第二ドープタイプのディープウェル１０３に位置する前記第一ドープタイプのソース領域１１０同士は、前記第二ドープタイプのディープウェル１０３の領域の一部により離間されている。
【００８７】
図１Ｇに示すように、本発明に記載の半導体デバイスは、前記第一領域１中の前記誘電体アイランド１０４両側に位置する第一ドープタイプのチャネル１０５をさらに含み、前記第一ドープタイプのチャネルは、横方向に、近くの前記第一ドープタイプのソース領域１１０外側まで伸びる。
【００８８】
例示的には、図１Ｇに示されるように、前記半導体デバイスは、前記第一領域１中の第二ドープタイプのディープウェル１０３１と第二領域２中の第二ドープタイプのディープウェル１０３２のそれぞれに設けられる第二ドープタイプのソース領域１１２をさらに含み、前記第二ドープタイプのソース領域１１２は前記第一ドープタイプのソース領域１１０同士間に位置し、ソースとディープウェルとの接触を強化するためのものとなる。
【００８９】
例示的には、図１Ｇに示されるように、前記半導体デバイスは、前記第一領域１中の第二ドープタイプのディープウェル１０３１と前記第二領域２中の第二ドープタイプのディープウェル１０３２のそれぞれに設けられる第二ドープタイプのウェル領域１０９１をさらに含む。前記第二ドープタイプのウェル領域１０９１は、前記第一ドープタイプのソース領域１１０と前記第二ドープタイプのソース領域１１２の下に位置する。第一ドープタイプのソース領域１１０と第二ドープタイプのソース領域１１２の下に形成される第二ドープタイプのウェル領域１０９１によれば、寄生トランジスタのベース領域の抵抗は顕著に低下し、寄生トランジスタがオンとなるリスクは大きく低減され、デバイスの作動安定性の顕著な向上が図られている。
【００９０】
例示的には、図１Ｇに示されるように、前記半導体デバイスは、前記第一ドープタイプのエピタキシャル層上に形成される、第一領域ソース１１３１と第二領域ソース１１３２とを含むソース１１３をさらに含む。前記第一領域ソース１１３１は、前記第一領域１中の第二ドープタイプのディープウェル１０２１及び前記第二ドープタイプのディープウェル１１２１に位置する第一ドープタイプのソース領域１１０に接触する。前記第二領域ソース１１３２は、前記第二領域２中の第二ドープタイプのディープウェル１０２２及び前記第二ドープタイプのディープウェル１０２２に位置する第一ドープタイプのソース領域１１０に接触する。そして、前記第一領域ソース１１３１と第二領域ソース１１３２は接触していない。それにより、独立したディプリーション型半導体デバイスのソースとエンハンスメント型半導体デバイスのソースが形成される。本実施例では、第一領域１中の第二ドープタイプのディープウェル１０２１と第二領域２中の第二ドープタイプのディープウェル１０２２に第二ドープタイプのソース領域１１２が形成され、前記第一領域ソース１１３１は前記第一領域１中の第一ドープタイプのソース領域１１０と第二ドープタイプのソース領域１１２に接触し、前記第二領域ソース１１３２は前記第二領域２中の第一ドープタイプのソース領域１１０と第二ドープタイプのソース領域１１２に接触している。
【００９１】
例示的には、図１Ｇに示されるように、前記半導体デバイスは前記第一ドープタイプの半導体基板１００の裏面に形成されるドレイン１１４をさらに含む。それにより、ディプリーション型ＶＤＭＯＳデバイスとエンハンスメント型ＶＤＭＯＳデバイスとが集積された完全な集積ＶＤＭＯＳデバイスが形成される。本実施例においてＶＤＭＯＳデバイスを例示として説明するのはあくまでも例示的なものであり、本願の範囲を制限する意図がなく、当業者は必要に応じてＩＧＢＴデバイス等を作ることができることは理解されたい。
【００９２】
例示的には、本願による半導体デバイスとしてＩＧＢＴデバイスを作る場合、上記ＶＤＭＯＳデバイスの半導体基板の代わりに第二ドープタイプのものとし、つまり、半導体基板をＰ＋型基板とし、その他の部品について位置やドープタイプを変えず、第一領域にディプリーション型ＩＧＢＴデバイスを形成し、第二領域にエンハンスメント型ＩＧＢＴデバイスを形成する。さらに例示的には、前記ＩＧＢＴデバイスを高速回復ダイオードに並列接続させて使用することで、デバイスの電流等化効果及びシステムの作動安定性と信頼性の向上を図る。また、デバイスの応用分野の拡大や効率の向上を図るために、必要に応じて複数種類の半導体デバイスを一体に集積してもよい。例えば、上記した集積半導体デバイスに対して一つ又は複数のダイオードやトリオード、抵抗器、コンデンサ、ＪＦＥＴ、電流誘導ＶＤＭＯＳ、ＣＭＯＳ等の半導体デバイスをさらに集積しながら、ディプリーション型半導体デバイスと他の種類の半導体デバイスとの間に隔離構造を設けて半導体デバイス同士間の突き抜けを防止するようにする。
【００９３】
上記した実施例の各技術的特徴は任意的に組み合せてもよく、説明を簡単にするため、上記実施例の各技術的特徴の可能な組合せのすべてについて述べていないが、矛盾しない限り、それらのすべては本明細書に記載の範囲に属するはずである。
【００９４】
上記した実施例は本発明の幾つかの実施の形態のみを示しており、その説明が具体的かつ詳細なものであるが、それにより本発明の範囲を制限するものとして理解されるべきではない。当業者にとっては、本発明の思想から逸脱することなく、若干の変形や改良を行うことも可能であり、それらのすべては本発明の保護範囲に属することは了解されたい。このため、本発明の保護範囲は請求項に依存するものとなる。
【図１Ａ】
2021508945.tif 000003
【図１Ｂ】
2021508945.tif 000004
【図１Ｃ】
2021508945.tif 000005
【図１Ｄ】
2021508945.tif 000006
【図１Ｅ】
2021508945.tif 000007
【図１Ｆ】
2021508945.tif 000008
【図１Ｇ】
2021508945.tif 000009
【図２】
2021508945.tif 000010
【手続補正書】
【提出日】令和2年7月30日(2020.7.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
本願は、２０１７年１２月２８日で中国特許庁に対して出願された、出願番号が２０１７１１４６０７１５．５で、発明の名称が「半導体デバイスの製造方法と集積半導体デバイス」である中国特許出願の優先権を主張し、その内容のすべてを援用してここに組み込んだものである。
本発明は半導体製造の分野に関し、具体的には、半導体デバイスの製造方法と集積半導体デバイスに関する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
例示的には、前記トレンチの幅は０．５μｍ〜２μｍとされる。トレンチの幅を０．５μｍ〜２μｍとすることによって、後のトレンチの充填において熱酸化により誘電体アイランドを形成するとともにトレンチを充填可能になり、プロセスの工程数が低減する一方、緻密な充填材料が形成されている。前記トレンチの深さは前記第一ドープタイプのエピタキシャル層の厚さにより決まる。任意的には、前記トレンチの形状は矩形や方形、台形、逆台形であってもよく、ここでは制限されるものではなく、さらには、前記トレンチの底部はドーム状や円錐状等であってもよい。例示的には、前記トレンチは台形とされ、前記トレンチの側壁による傾斜角の範囲は４５°〜９０°としてもよい。本実施例によるトレンチの寸法や様子及び角度等はあくまでも例示的なものであり、第一ドープタイプのエピタキシャル層に位置するあらゆるトレンチが本発明に適用されることは理解されたい。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正の内容】
【００２６】
前記第二ドープタイプのディープウェルを形成することは、前記第一ドープタイプのエピタキシャル層上において前記した第二ドープタイプのディープウェルを形成する予定の領域を露出させるパターン化マスク層を形成することと、第二ドープタイプのディープウェルのためのイオン注入を実行して、前記第一ドープタイプのエピタキシャル層に第二ドープタイプのディープウェルを形成することと、前記パターン化マスク層を除去することと、を含む。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
本実施例では、前記第一ドープタイプの半導体基板は、Ｎ型低ドープの基板、即ち、Ｎ−基板とされ、前記第一ドープタイプのエピタキシャル層は、Ｎ型低ドープのエピタキシャル層、即ち、Ｎ−エピタキシャル層とされ、前記第二ドープタイプのディープウェルはＰウェルとされ、前記第二ドープタイプのディープウェルのためにイオン注入されるイオンはホウ素イオンとされ、注入用のエネルギ範囲は５０Ｋｅｖ〜２００Ｋｅｖとされ、注入量範囲は５．０Ｅ１３／ｃｍ２〜５．０Ｅ１４／ｃｍ２とされている。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２８
【補正方法】変更
【補正の内容】
【００２８】
例示的には、前記第二ドープタイプのディープウェルのためのイオン注入を完了した後、第二ドープタイプのディープウェルの焼きなましを実行することをさらに含む。例示的には、前記一回目の焼きなましは、温度範囲が１１００℃〜１２００℃とされ、時間範囲が６０ｍｉｎ〜３００ｍｉｎとされる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３３
【補正方法】変更
【補正の内容】
【００３３】
本実施例では、トレンチの幅範囲は０．５μｍ〜２μｍとされ、前記トレンチを充填し、前記第一ドープタイプのエピタキシャル層上に位置する誘電体アイランドを形成することは、熱酸化を実行して、前記第一ドープタイプのエピタキシャル層の表面を覆いながら前記トレンチを充填した酸化層を形成することと、前記酸化層をパターン化させて、前記誘電体アイランドを形成することと、を含む。例示的には、前記誘電体アイランド１０４の厚さ範囲は５０００〜１００００オングストロームとされ、前記誘電体アイランド１０４長さ範囲は２μｍ〜５μｍとされる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
図１Ｅに示すように、まず、第一ドープタイプのエピタキシャル層１０１上において、前記第一領域１に形成されるゲート構造１０６１と前記第二領域２に形成されるゲート構造１０６２とを含むゲート構造１０６を形成する。前記ゲート構造１０６はゲート誘電体層１０７とゲート材料層１０８とを含む。前記ゲート構造１０６における前記第一領域１に位置するゲート構造１０６１は前記第一領域１に位置する前記第一誘電体アイランド１０４１を覆いながら、第二誘電体アイランド１０４２及び前記第一領域１に位置する第二ドープディープウェル１０３１における第一ドープタイプのソース領域を形成する予定の領域を露出させる。前記ゲート構造１０６における前記第二領域２に位置するゲート構造１０６２は前記第二領域２に位置する前記第一誘電体アイランド１０４１を覆いながら、第二誘電体アイランド１０４２及び前記第二領域２に位置する第二ドープタイプのディープウェル１０３２における第一ドープタイプのソース領域を形成する予定の領域を露出させる。例示的には、前記ゲート構造１０６は第三誘電体アイランド１０４３をさらに覆う。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
例示的には、ソースを形成する前に、第二ドープタイプのウェル領域と第二ドープタイプのソース領域を形成することをさらに含む。以下、図１Ｆと図１Ｇを参照し、第二ドープタイプのソース領域を形成した後にソースを形成することについて述べる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００９０
【補正方法】変更
【補正の内容】
【００９０】
例示的には、図１Ｇに示されるように、前記半導体デバイスは、前記第一ドープタイプのエピタキシャル層上に形成される、第一領域ソース１１３１と第二領域ソース１１３２とを含むソース１１３をさらに含む。前記第一領域ソース１１３１は、前記第一領域１中の第二ドープタイプのディープウェル１０３１及び前記第二ドープタイプのディープウェル１０３１に位置する第一ドープタイプのソース領域１１０に接触する。前記第二領域ソース１１３２は、前記第二領域２中の第二ドープタイプのディープウェル１０３２及び前記第二ドープタイプのディープウェル１０３２に位置する第一ドープタイプのソース領域１１０に接触する。そして、前記第一領域ソース１１３１と第二領域ソース１１３２は接触していない。それにより、独立したディプリーション型半導体デバイスのソースとエンハンスメント型半導体デバイスのソースが形成される。本実施例では、第一領域１中の第二ドープタイプのディープウェル１０３１と第二領域２中の第二ドープタイプのディープウェル１０３２に第二ドープタイプのソース領域１１２が形成され、前記第一領域ソース１１３１は前記第一領域１中の第一ドープタイプのソース領域１１０と第二ドープタイプのソース領域１１２に接触し、前記第二領域ソース１１３２は前記第二領域２中の第一ドープタイプのソース領域１１０と第二ドープタイプのソース領域１１２に接触している。
【手続補正１０】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体デバイスの製造方法であって、
半導体基板を用意し、前記半導体基板の表面において、第一領域と、第二領域と、前記第一領域と前記第二領域との間に位置する第三領域とを有する第一ドープタイプのエピタキシャル層を形成し、前記第三領域において前記第一ドープタイプのエピタキシャル層中に位置する少なくとも一つのトレンチを形成することと、
前記第一領域と前記第二領域のそれぞれにおいて少なくとも二つの第二ドープタイプのディープウェルを形成することと、
前記トレンチを充填し、前記第一ドープタイプのエピタキシャル層上に位置する第一誘電体アイランドと第二誘電体アイランドと第三誘電体アイランドとを含む誘電体アイランドを形成し、前記第一誘電体アイランドの一部が前記第一領域における隣接する二つの前記第二ドープタイプのディープウェル間の領域を覆い、他の部分が前記第二領域における隣接する二つの前記第二ドープタイプのディープウェル間の領域を覆い、そして前記第一誘電体アイランドが前記隣接する二つの前記第二ドープタイプのディープウェルのいずれにも接触せず、前記第二誘電体アイランドの一部が前記第一領域に位置する前記第二ドープタイプのディープウェルの領域の一部を覆い、他の部分が前記第二領域に位置する前記第二ドープタイプのディープウェルの領域の一部を覆い、前記第一領域中の前記第二誘電体アイランド両側の第二ドープタイプのディープウェルと前記第二領域中の前記第二誘電体アイランド両側の第二ドープタイプのディープウェルが第一ドープタイプのソース領域を形成する予定の領域となり、前記第三誘電体アイランドが前記トレンチを覆うことと、
前記第一領域中の前記第一誘電体アイランド両側のエピタキシャル層において、前記第一領域における第一ドープタイプのソース領域を形成する予定の領域まで伸びる第一ドープタイプのチャネルをそれぞれ形成することと、
前記第一ドープタイプのエピタキシャル層上において、前記第一誘電体アイランドと前記第三誘電体アイランドのそれぞれを覆うように、前記第二誘電体アイランド及び前記第一領域と前記第二領域のそれぞれに位置する前記した第一ドープタイプのソース領域を形成する予定の領域を露出させるゲート構造を形成することと、
前記ゲート構造と前記第二誘電体アイランドをマスクとして第一ドープタイプのソース領域のためのイオン注入を行って、前記第一領域と前記第二領域のそれぞれに第一ドープタイプのソース領域を形成することと、
を少なくとも含み、
前記第一ドープタイプと前記第二ドープタイプが互いに逆となるものであることを特徴とする、半導体デバイスの製造方法。
【請求項２】
前記トレンチの深さは前記第一ドープタイプのエピタキシャル層の厚さと等しい又は大きいことを特徴とする、請求項１に記載の製造方法。
【請求項３】
前記した前記トレンチを充填し、前記第一ドープタイプのエピタキシャル層上に位置する誘電体アイランドを形成することは、
前記第一ドープタイプのエピタキシャル層を覆いながら前記トレンチを充填した誘電材料層を形成することと、
前記誘電材料層をパターン化させて、前記誘電体アイランドを形成することと、
を含むことを特徴とする、請求項１に記載の製造方法。
【請求項４】
前記した第一ドープタイプのソース領域を形成した後にソースを形成することをさらに含み、つまり、
前記第一ドープタイプのエピタキシャル層上において、前記ゲート構造と前記第一ドープタイプのソース領域を覆いながら前記第二誘電体アイランドを露出させる誘電体層を形成することと、
前記第二誘電体アイランドと一部の前記誘電体層を除去して、前記第二ドープタイプのディープウェルに位置する前記第一ドープタイプのソース領域の一部及び前記第二誘電体アイランド下に位置する領域を露出させる開口を形成することと、
前記第一ドープタイプのエピタキシャル層上に前記開口を充填する前記ソースを形成することと、
をさらに含み、
前記ソースは、前記第一領域に位置する前記第二ドープタイプのディープウェル及び前記第二ドープタイプのディープウェルに位置する前記第一ドープタイプのソース領域に接触する第一領域ソースと、前記第二領域に位置する前記第二ドープタイプのディープウェル及び前記第二ドープタイプのディープウェルに位置する前記第一ドープタイプのソース領域に接触する第二領域ソースとを含み、前記第一領域ソースと第二領域ソースは接触していないことを特徴とする、請求項１に記載の製造方法。
【請求項５】
前記した第一ドープタイプのソース領域を形成した後、前記したソースを形成する前に、残りの前記誘電体層をマスクとして第二ドープタイプのソース領域のためのイオン注入を実行して、前記第一ドープタイプのソース領域同士間の領域に第二ドープタイプのソース領域を形成し、前記第一ドープタイプのソース領域のためのイオン注入よりも前記第二ドープタイプのソース領域のためのイオン注入は注入量が小さいことを特徴とする、請求項４に記載の製造方法。
【請求項６】
前記した第一ドープタイプのソース領域を形成した後、前記したソースを形成する前に、前記第一ドープタイプのソース領域下に第二ドープタイプのウェル領域を形成することをさらに含むことを特徴とする、請求項５に記載の製造方法。
【請求項７】
前記した第二ドープタイプのウェル領域を形成した後、前記したソースを形成する前に、前記第二ドープタイプのソース領域下に、両側の前記第二ドープタイプのウェル領域を接続する別の第二ドープタイプのウェル領域を形成することを特徴とする、請求項６に記載の製造方法。
【請求項８】
前記した前記トレンチを充填する前に、
前記トレンチの側壁と底部の熱シリカ層を形成することをさらに含むことを特徴とする、請求項１に記載の製造方法。
【請求項９】
前記誘電体アイランドを形成した後、かつ前記第一ドープタイプのチャネルを形成する前に、デバイスの閾値電圧を調整するために閾値電圧調整用注入を行うことをさらに含むことを特徴とする、請求項１に記載の製造方法。
【請求項１０】
前記ソースを形成した後、前記第一ドープタイプの半導体基板の裏面にドレインを形成することをさらに含むことを特徴とする、請求項１に記載の製造方法。
【請求項１１】
前記した第一ドープタイプのソース領域のためのイオン注入では、イオン注入用のエネルギ範囲は５０Ｋｅｖ〜１５０Ｋｅｖであり、注入量範囲は５．０Ｅ１５／ｃｍ２〜１．０Ｅ１６／ｃｍ２であることを特徴とする、請求項１に記載の製造方法。
【請求項１２】
前記第二ドープタイプのディープウェルを形成することは、
前記第一ドープタイプのエピタキシャル層上において、前記した第二ドープタイプのディープウェルを形成するつもりの領域を露出させるパターン化マスク層を形成することと、
第二ドープタイプのディープウェルのためのイオン注入を実行して、前記第一ドープタイプのエピタキシャル層に第二ドープタイプのディープウェルを形成することと、
前記パターン化マスク層を除去することと、
を含むことを特徴とする、請求項１に記載の製造方法。
【請求項１３】
前記第二ドープタイプのディープウェルのためのイオン注入の後、第二ドープタイプのディープウェルの焼きなましを実行することをさらに含み、前記第二ドープタイプのディープウェルの焼きなましは、温度範囲が１１００℃〜１２００℃であり、時間範囲が６０ｍｉｎ〜３００ｍｉｎであることを特徴とする、請求項１に記載の製造方法。
【請求項１４】
前記半導体基板は第一ドープタイプのものであり、前記半導体デバイスはＶＤＭＯＳデバイスを含み、第一領域にディプリーション型ＶＤＭＯＳデバイスを形成し、前記第二領域にエンハンスメント型ＶＤＭＯＳデバイスを形成し、あるいは、前記半導体基板は第二ドープタイプのものであり、前記半導体デバイスはＩＧＢＴデバイスを含み、前記第一領域にディプリーション型ＩＧＢＴデバイスを形成し、前記第二領域にエンハンスメント型ＩＧＢＴデバイスを形成することを特徴とする、請求項１乃至請求項１３のいずれか一つに記載の製造方法。
【請求項１５】
請求項１乃至請求項１４のいずれか一つに記載の製造方法で製造された半導体デバイスを含むことを特徴とする集積半導体デバイス。
【国際調査報告】
2021508945.tif 000011
2021508945.tif 000012
2021508945.tif 000013
2021508945.tif 000014