(57)【要約】  ワイヤレス及びバッテリーレスのモノリシック集積型ニューラルインターフェース（ＭＩＮＩ）デバイスを含むチップを形成するモノリシック基板を備えた装置である。チップは第一モノリシック基板に埋め込まれた集積回路（ＩＣ）を備え、この集積回路は、モニター対象から受信した神経信号を増幅するよう構成された複数の増幅器と、増幅された神経信号を処理し、多重デジタル信号を生成するよう構成された無線データ信号生成器とを備える。また、チップは、第二モノリシック基板に埋め込まれている無線周波（ＲＦ）平面コイルを備え、この無線周波平面コイルは、第一モノリシック基板を介してＩＣに電気的に接続され、多重デジタル信号をリモート無線デバイスに無線送信し、かつＩＣに電力を供給するため無線電力信号を受信するよう構成されている。また、対象の神経信号を直接感知し、当該神経信号を複数の増幅器に提供するよう、複数のオンチップ電極を備える。【選択図】図８Ｂ
2021503361.tif 000002
【特許請求の範囲】
【請求項１】
装置であって、
埋め込まれるように構成されたワイヤレス及びバッテリーレスのモノリシック集積型ニューラルインターフェース（ＭＩＮＩ）デバイスを含むチップを形成するモノリシック基板を備えており、
前記チップは、
第一モノリシック基板に埋め込まれている集積回路（ＩＣ）であって、モニター対象から受信した神経信号を増幅するように構成された複数の増幅器と、前記増幅された神経信号を処理し、多重デジタル信号を生成するように構成された無線データ信号生成器と、を備える集積回路と、
第二モノリシック基板に埋め込まれている無線周波（ＲＦ）平面コイルであって、前記第一モノリシック基板を介して前記ＩＣに電気的に接続され、前記多重デジタル信号をリモート無線デバイスに無線送信するように構成されているとともに、前記ＩＣに電力を供給するため無線電力信号を受信するように構成されている無線周波平面コイルと、
前記対象の神経信号を直接感知し、当該神経信号を前記複数の増幅器に提供するように構成された複数のオンチップ電極と、
を備えることを特徴とする装置。
【請求項２】
請求項１に記載の装置であって、前記第一モノリシック基板のＩＣを前記第二モノリシック基板に埋め込まれたＲＦ平面コイルに電気的に接続するための導電性電極を更に備え、
前記第一モノリシック基板は、前記第二モノリシック基板に対し積層されている、
ことを特徴とする装置。
【請求項３】
請求項２記載の装置であって、前記導電性電極は各々がシリコン貫通電極からなる、
ことを特徴とする装置。
【請求項４】
請求項１に記載の装置であって、前記複数のオンチップ電極は各々がタングステンコアと当該タングステンコアを包囲する金メッキとを備える、
ことを特徴とする装置。
【請求項５】
請求項１に記載の装置であって、前記複数のオンチップ電極は、ピラー電極アレイ又は平面電極アレイのいずれか一方からなる、
ことを特徴とする装置。
【請求項６】
請求項５に記載の装置であって、前記複数のオンチップ電極は、１０００個の電極又は１０２４個の電極のいずれか一方からなる、
ことを特徴とする装置。
【請求項７】
請求項１に記載の装置であって、
前記ＲＦ平面コイルは、第一データ通信コイルと第二受電コイルとを備え、
前記受電コイルは、電力を生成して前記ＩＣに供給するため、コンデンサ及び電圧レギュレーターとともに動作し、
前記コンデンサは、導電性電極を用いて前記ＩＣに接続される、
ことを特徴とする装置。
【請求項８】
システムであって、
チップを備えたワイヤレス及びバッテリーレスのモノリシック集積型ニューラルインターフェース（ＭＩＮＩ）デバイスを備え、
前記チップは、
第一モノリシック基板に埋め込まれている集積回路（ＩＣ）であって、モニター対象から受信した神経信号を増幅するように構成された複数の増幅器と、前記増幅された神経信号を処理し、多重デジタル信号を生成するように構成された無線データ信号生成器と、を備える集積回路と、
第二モノリシック基板に埋め込まれている無線周波（ＲＦ）平面コイルであって、前記第一モノリシック基板を介して前記ＩＣに電気的に接続され、前記多重デジタル信号を無線送信するように構成されているとともに、前記ＩＣに電力を供給するため無線電力信号を受信するように構成されている無線周波平面コイルと、
前記対象の神経信号を直接感知し、当該神経信号を前記複数の増幅器に提供するように構成された複数のオンチップ電極と、を備え、
前記システムは、計算装置及び外部電源を接続され、前記対象に装着されるように構成された人工装具を更に備え、
前記計算装置は、前記多重デジタル信号を受信し、前記外部電源は、前記無線電力信号を前記ＭＩＮＩデバイスに供給する、
ことを特徴とするシステム。
【請求項９】
請求項８に記載のシステムであって、前記チップは、前記第一モノリシック基板のＩＣを前記第二モノリシック基板に埋め込まれたＲＦ平面コイルに電気的に接続するための導電性電極を更に備え、
前記第一モノリシック基板は、前記第二モノリシック基板に対し積層されている、
ことを特徴とするシステム。
【請求項１０】
請求項９記載のシステムであって、前記導電性電極は各々がシリコン貫通電極からなる、
ことを特徴とするシステム。
【請求項１１】
請求項８に記載のシステムであって、前記複数のオンチップ電極は各々がタングステンコアと当該タングステンコアを包囲する金メッキとを備える、
ことを特徴とするシステム。
【請求項１２】
請求項８に記載のシステムであって、前記複数のオンチップ電極は、ピラー電極アレイ又は平面電極アレイのいずれか一方からなる、
ことを特徴とするシステム。
【請求項１３】
請求項１２に記載のシステムであって、前記複数のオンチップ電極は、１０００個の電極及び１０２４個の電極のいずれか一方からなる、
ことを特徴とするシステム。
【請求項１４】
請求項８に記載のシステムであって、
前記ＲＦ平面コイルは、第一データ通信コイルと第二受電コイルとを備え、
前記受電コイルは、電力を生成して前記ＩＣに供給するため、コンデンサ及び電圧レギュレーターとともに動作し、
前記コンデンサは、導電性電極を用いて前記ＩＣに接続される、
ことを特徴とするシステム。
【請求項１５】
方法であって、
ワイヤレス及びバッテリーレスのモノリシック集積型ニューラルインターフェース（ＭＩＮＩ）デバイス用のチップを製造することを含み、
前記チップの製造は、
モニター対象から受信した神経信号を増幅するように構成された複数の増幅器を備えた集積回路（ＩＣ）を、第一モノリシック基板に埋め込むことと、
前記増幅された神経信号を処理し、多重デジタル信号を生成するように構成された無線データ信号生成器を埋め込むことと、
前記第一モノリシック基板を介して前記ＩＣに電気的に接続され、前記多重デジタル信号をリモート無線デバイスに無線送信するように構成されているとともに、前記ＩＣに電力を供給するため無線電力信号を受信するように構成されている無線周波（ＲＦ）平面コイルを、第二モノリシック基板に埋め込むことと、
前記対象の神経信号を直接感知し、当該神経信号を前記複数の増幅器に提供するように構成された複数のオンチップ電極のオンチップ集積をチップに対し行うことと、を含む、
ことを特徴とする方法。
【請求項１６】
請求項１５に記載の方法であって、前記第一モノリシック基板のＩＣを前記第二モノリシック基板に埋め込まれたＲＦ平面コイルに電気的に接続するための導電性電極を形成することを更に含み、
前記第一モノリシック基板は、前記第二モノリシック基板に対し積層される、
ことを特徴とする方法。
【請求項１７】
請求項１６記載の方法であって、前記導電性電極は各々がシリコン貫通電極からなる、
ことを特徴とする方法。
【請求項１８】
請求項１５に記載の方法であって、前記複数のオンチップ電極のオンチップ集積は、前記複数のオンチップ電極の各々にタングステンコアを形成することと、当該タングステンコアを包囲するように金メッキを施すことと、を含む、
ことを特徴とする方法。
【請求項１９】
請求項１５に記載の方法であって、前記複数のオンチップ電極のオンチップ集積は、ピラー電極アレイ又は平面電極アレイのいずれか一方を形成することを含む、
ことを特徴とする方法。
【請求項２０】
請求項１９に記載の方法であって、前記複数のオンチップ電極は、１０００個の電極又は１０２４個の電極のいずれかからなる、
ことを特徴とする方法。                                                         
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、２０１７年１１月２０日に出願された米国仮特許出願第６２／５８８，６０５号「モノリシックニューラルインターフェースシステム」の優先権を主張し、その開示内容が全体として参照により本明細書に組み込まれる。
【０００２】
本発明は、ニューラルインターフェースシステムに関し、特に、モノリシックシステムとして構成されたニューラルインターフェースシステムに関する。
【背景技術】
【０００３】
脳に繋がるデバイス又はシステムは、ブレインマシーンインターフェース（ＢＭＩ）又はブレインコンピューターインターフェース（ＢＣＩ）と呼ばれている。そういったデバイスは、脳神経細胞への直接的な通信経路を提供する。また、脳の神経信号を感知して脳を調べたり、脳信号を生成し、適切な脳神経細胞に送り、人間の認知機能や感覚及び運動機能を高めたり修復したりする。
【０００４】
侵略式ＢＣＩは、脳神経外科手術において、脳の灰白質に直接埋め込まれる。侵略式ＢＣＩデバイスについては、損傷した視力を修復し、動きを回復したりすることが可能である。また、例えばコンピューター又はロボットアームへのインターフェースを通じて患者を支援するデバイスを使用し、麻痺患者に新しい機能を提供したりすることが出来る。侵略式デバイスは、灰白質に位置することから、全ＢＣＩデバイスの中で最も質の高い信号を生成するが、瘢痕組織が蓄積しやすいので、身体が脳内の異物に反応することで、シグナル減衰が起きてしまう。
【０００５】
非侵略式ＢＣＩには、脳内の電気的活動を検出するＥＥＧ（脳波）デバイスの使用が含まれる。ＥＥＧベースのインターフェースデバイスは、装着が容易で手術を要しないが、空間分解能が比較的低く、高周波信号を効果的に使用出来ない。これは、頭蓋骨がそういった信号を減衰させ、ニューロンにより生み出される電磁波を分散したり希薄なものにしたりするためである。
【０００６】
侵略式ＢＣＩについては、頭蓋骨の内側であって脳の外側に位置する箇所において、硬膜上又は硬膜下に埋め込まれるものがある。予想される通り、これらのデバイスは非侵略式ＢＣＩよりも信号品質が高く、上記侵略式ＢＣＩよりも瘢痕組織を形成するリスクが低い。この中間ＢＣＩモダリティは、高い空間分解能、優れたＳ／Ｎ比、そして広い周波数範囲の有用な信号を有することから、有望である。
【０００７】
脳内のニューロンにより生成される電気信号をモニタリングしたり、記録したりするには、上記の様々なＢＣＩモダリティに加え、外部機器（増幅器、レコーダー等）も必要となる。通常、ＢＣＩ検出電極は、有線接続により外部機器に接続される。しかし、有線接続は扱いにくく、患者の移動を制限したり、経皮的ワイヤを使用しなければならないことから、感染リスクをもたらす。
【０００８】
ここに記載したＢＣＩ技術は、それぞれが、神経信号を感知／受信するための一連のセンサーを必要とする。こういった一連のセンサー（侵略式ＢＣＩデバイスでは、通常、感覚皮質又は一次運動皮質内に配置される）が受信する並列神経信号は、認知機能又は運動機能の回復に関する研究のガイドに使用できる情報をコード化する。また、これらの一連のセンサーは、認知機能や運動機能を回復させる作業において、脳領域に神経信号を供給することを可能とする。これらの一連のセンサーから得られる情報の質は、感知される神経信号の密度と解像度に依存している。これは、アレイ電極の間隔や感度など、一連のセンサー特性に直接関係する。
【０００９】
しかしながら、既存のブレインマシーンインターフェースデバイスの電極密度は、いまだ多くの患者にとって臨床的に不十分である。重度の障害のある患者を完全に動けるように回復するためには、又は他の機能障害を回復させるためには、大幅な改良が必要となる。例えば、四肢運動の回復には、ＢＭＩで５，０００から１０，０００個のニューロンを同時にモニタリングする必要があるであろうし、全身運動には、１００，０００個のニューロンの計測が必要となろう。
【００１０】
完全埋込が可能なニューラルインターフェースシステムは、電極アレイ、増幅器、プロセッサ、無線送信機、及び電源などの多くのコンポーネントを複雑に集積した設計となっている。従来のシステムでは、ワイヤフィードスルーを使用し、コンポーネント間の電気接続を確立している。この接続は、漏電を防ぐ材料で絶縁されている。
【００１１】
図１Ａ及び図１Ｂは、現在における最先端のＢＣＩデバイス１０Ａ及び１０Ｂを示している。これらの従来技術には多くの制限があり、例えばスペースの制限により、拡張性（すなわち、センサーの追加）が著しく制限されている。デバイス１０Ａは、電極と増幅器とのペアリングに対する外部ワイヤの使用について、拡張性が低い。デバイス１０Ｂについては、ＢＣＩデバイスの分解図という形で表されている。このデバイス１０Ｂは、バッテリー１５を含んでおり、デバイス動作時間はバッテリー容量によって制限されている。また、例えばワイヤレス送信機２５からのワイヤレス信号は、金属筐体によって減衰され又ひずむものだが、ポリエーテルエーテルケトン（ＰＥＥＫ）ケーシング２０などの非金属筐体については、長期耐久性が明確でない。更に、体液に対する非気密シーリングには問題がある。加えて、埋め込みデバイスは、そのサイズの点で、外科手術を複雑にし、患者に不快感やリスクを与える。当該デバイス１０Ｂは、ケアポート台４０が取り付け可能なポリマーアタッチメント３５内に、増幅及び多重（ＭＵＸ）デジタル回路３０を含み得る。
【００１２】
１０００個又はそれを超える検出／導出電極（各電極が１つのデータチャネルを作成するため、チャネルズとも呼ばれる）を達成するには、大きな課題がある。現在のＢＣＩデバイスに関連するこれらの問題や他の問題は、今の最先技術を進歩させるため、そして障害のある患者に回復への道を提供するために、解決する必要がある。
【発明の概要】
【００１３】
本実施形態は、ニューラルインターフェースシステムに関し、特に、モノリシックシステムとして構成されたニューラルインターフェースシステム、及び製造方法に関する。また、本実施形態は、ワイヤレス及びバッテリーレスのモノリシック集積型ニューラルインターフェース（ＭＩＮＩ）デバイスに関する。
【００１４】
本実施形態の一態様は、装置であって、埋め込まれるように構成されたワイヤレス及びバッテリーレスのモノリシック集積型ニューラルインターフェース（ＭＩＮＩ）デバイスを含むチップを形成するモノリシック基板を備えており、前記チップは、第一モノリシック基板に埋め込まれている集積回路（ＩＣ）であって、モニター対象から受信した神経信号を増幅するように構成された複数の増幅器と、前記増幅された神経信号を処理し、多重デジタル信号を生成するように構成された無線データ信号生成器と、を備える集積回路と、第二モノリシック基板に埋め込まれている無線周波（ＲＦ）平面コイルであって、前記第一モノリシック基板を介して前記ＩＣに電気的に接続され、前記多重デジタル信号をリモート無線デバイスに無線送信するように構成されてるいとともに、前記ＩＣに電力を供給するため無線電力信号を受信するように構成されている無線周波平面コイルと、前記対象の神経信号を直接感知し、当該神経信号を前記複数の増幅器に提供するように構成された複数のオンチップ電極と、を備える、ことを特徴とする装置である。
【００１５】
また、本実施形態の一態様は、システムであって、チップを備えたワイヤレス及びバッテリーレスのモノリシック集積型ニューラルインターフェース（ＭＩＮＩ）デバイスを備え、前記チップは、第一モノリシック基板に埋め込まれている集積回路（ＩＣ）であって、モニター対象から受信した神経信号を増幅するように構成された複数の増幅器と、前記増幅された神経信号を処理し、多重デジタル信号を生成するように構成された無線データ信号生成器と、を備える集積回路と、第二モノリシック基板に埋め込まれている無線周波（ＲＦ）平面コイルであって、前記第一モノリシック基板を介して前記ＩＣに電気的に接続され、前記多重デジタル信号を無線送信するように構成されているとともに、前記ＩＣに電力を供給するため無線電力信号を受信するように構成されている無線周波平面コイルと、前記対象の神経信号を直接感知し、当該神経信号を前記複数の増幅器に提供するように構成された複数のオンチップ電極と、を備え、前記システムは、計算装置及び外部電源を接続されており、前記対象に装着されるように構成された人工装具を更に備え、前記計算装置は、前記多重デジタル信号を受信し、前記外部電源は、前記無線電力信号を前記ＭＩＮＩデバイスに供給する、ことを特徴とするシステムである。
【００１６】
また、本実施形態の一態様は、方法であって、ワイヤレス及びバッテリーレスのモノリシック集積型ニューラルインターフェース（ＭＩＮＩ）デバイス用のチップを製造することを含み、前記チップの製造は、モニター対象から受信した神経信号を増幅するように構成された複数の増幅器を備えた集積回路（ＩＣ）を、第一モノリシック基板に埋め込むことと、前記増幅された神経信号を処理し、多重デジタル信号を生成するように構成された無線データ信号生成器を埋め込むことと、前記第一モノリシック基板を介して前記ＩＣに電気的に接続され、前記多重デジタル信号をリモート無線デバイスに無線送信するように構成されているとともに、前記ＩＣに電力を供給するため無線電力信号を受信するように構成されている無線周波（ＲＦ）平面コイルを、第二モノリシック基板に埋め込むこと、前記対象の神経信号を直接感知し、当該神経信号を前記複数の増幅器に提供するように構成された複数のオンチップ電極のオンチップ集積をチップに対し行うこと、を含む、ことを特徴とする方法。
【図面の簡単な説明】
【００１７】
上記で簡潔に述べたものの具体的な説明は、添付図面に示されている特定の実施形態を参照することにより行われる。尚、これらの図面は典型的な実施形態のみを示しており、発明の範囲を限定するものと見なされるべきではない。それを踏まえた上で、添付図面を用いて、実施形態を更に具体的かつ詳細に記載及び説明する。
【図１Ａ】図１Ａは、現時点での最先端のＢＣＩデバイスを示す図である。
【図１Ｂ】図１Ｂは、他の最先端のＢＣＩデバイスを示す図である。
【図２Ａ】図２Ａは、モノリシック集積型ニューラルインターフェース（ＭＩＮＩ）デバイスの断面図である。
【図２Ｂ】図２Ｂは、図２Ａに示すＭＩＮＩデバイスのフロントプレーンの斜視図である。
【図２Ｃ】図２Ｃは、図２Ａに示すＭＩＮＩデバイスのバックプレーンの斜視図である。
【図２Ｄ】図２Ｄは、一実施形態によるＭＩＮＩデバイスのブロック図である。
【図３】図３（ａ）から（ｄ）は、ＭＩＮＩデバイスにおけるオンチップピラー電極アレイ用のオンチップ金電極の無誘導電着に関するステップを示す図である。
【図４】図４（ａ）から（ｆ）は、タングステンコアを有するピラー電極を製造するための誘導電着の段階的な図である。
【図５】図５（ａ）から（ｆ）は、シリコン貫通電極（ＴＳＶ）を用いたＭＩＮＩデバイスのＲＦ平面コイルのバックプレーン集積のステップを示した図である。
【図６Ａ】図６Ａは、固有ＳＩＮＣフィルターを備えた神経記録回路を示した図である。
【図６Ｂ】図６Ｂは、エイリアシングノイズの一因となる高周波を減衰させる固有フィルターのグラフ表示を示す図である。
【図７Ａ】図７Ａは、１０００チャネル増幅器アレイ及び神経記録回路の一部を示す図である。
【図７Ｂ】図７Ｂは、最先端の電気生理学増幅器Ａｘｏｐａｔｃｈ２００Ｂとの比較における図７Ａ記載の設計された相補型金属酸化膜半導体（ＣＭＯＳ）増幅器アレイのノイズスペクトル密度のグラフ表示を示す図である。
【図８Ａ】図８Ａは、第一ＭＩＮＩシステムを示す図である。
【図８Ｂ】図８Ｂは、人工装具と共に使用する第二ＭＩＮＩシステムを示す図である。
【図９】図９（ａ）から（ｃ）は、金電着を用いたオンチップ電極アレイの製造ステップを示す図であり、図９（ｄ）はオンチップ電気めっき電極を用いたドーパミン測定のグラフ表示を示す図である。
【図１０】図１０（ａ）及び（ｂ）は、集束イオンビーム（ＦＩＢ）によって断面化された電気めっき電極の上面及び断面の画像を示す図である。
【図１１】図１１（ａ）から（ｃ）は、平面電極及びＳＵ-８ウェルのオンチップ集積のためのポストＣＭＯＳ処理ステップの上面図である。
【図１２】図１２（ａ）から（ｃ）は、電極及びＳＵ-８ウェルのオンチップ集積のためのポストＣＭＯＳ処理ステップに関する断面図である。
【図１３Ａ】図１３Ａは、様々なトレース幅に対する一定の結合係数のグラフ表示を示す図である。
【図１３Ｂ】図１３Ｂは、様々な螺旋状ターンに対する一定の結合係数のグラフ表示を示す図である。
【図１４Ａ】図１４Ａは、ｒｘＩＤ／ｒｘＯＤまでの間隔（ｚ）の関数としての角形螺旋コイルの最適な幾何学的値を示す図である。
【図１４Ｂ】図１４Ｂは、ｔｘＯＤ／ｒｘＯＤまでの間隔（ｚ）の関数としての角形螺旋コイルの最適な幾何学的値を示す図である。
【図１４Ｃ】図１４Ｃは、ｔｘＩＤ／ｔｘＯＤまでの間隔（ｚ）の関数としての角形螺旋コイルの最適な幾何学的値を示す図である。
【図１５Ａ】図１５Ａは、標準の０．３５μｍのＣＭＯＳプロセスで設計された１０２４チャネルのブレインマシーンインターフェースチップを含むＭＩＮＩデバイスを示す図である。
【図１５Ｂ】図１５Ｂは、図１５Ａに記載のＭＩＮＩデバイスのための増幅器アレイを示す図である。
【図１６Ａ】図１６Ａは、圧縮神経記録のためのデルタ変調器の概略図であり、プリセット閾値を超える又は下回る電圧の変化が検出された場合にリセットパルスを引き起こす２つのコンパレーターが含まれている。
【図１６Ｂ】図１６Ｂは、Ｖｏｕｔにおいて、幅厚デジタルパルスを引き起こすことになるＶｒｅｆ＋ΔＶｔｈ以上の電圧上昇、及び幅薄デジタルパルスを引き起こすことになるＶｒｅｆ-ΔＶｔｈ以下の電圧降下のグラフ表示を示す図である。
【図１７Ａ】図１７Ａは、デルタ変調器及び従来の神経記録システムを用いた神経信号サンプリングを示す図であり、ここでスパイクは１−ｍＶの神経スパイクの例であり、三角（▲）は、デルタ変調器がサンプリングする箇所を示し、バツ（×）は、従来のシステムがサンプリングする箇所を示している。
【図１７Ｂ】図１７Ｂは、デルタ変調器のサンプルに基づく神経信号のサンプリングに基づいたパルス列を示す図である。
【図１７Ｃ】図１７Ｃは、デルタ変調器のサンプルに基づく神経信号の再構成を示す図である。
【図１７Ｄ】図１７Ｄは、定速サンプリングに基づく再構成を示す図である。
【図１８】図１８は、シンプルな演算増幅器（ＯＰＡ）デザイン及び２つの疑似コンパレーターを用いるデルタ変調器のコア回路図である。
【図１９】図１９は、計算ハードウェアのブロック図である。
【図２０】図２０は、人工装具で用いるプログラム命令を示す図である。
【発明を実施するための形態】
【００１８】
以下、添付の図面を参照して実施形態の説明を行う。なお、図面全体を通して、同様又は同等の構成には、同様の参照番号を用いる。これらの図は一定の縮尺で描かれておらず、ここに開示されている態様を例示するためにのみ提供されている。また、ここに開示された態様のいくつかは、例示を目的とした非限定的な例示アプリケーションを参照して説明される。また、多くの具体的な詳細構成、関係、及び方法が示されているが、これは開示される実施形態の完全な理解を得るためであると理解されたい。当業者であれば、上記詳細構成が一つ又はそれ以上なくとも、また他の方法を用いても、開示された実施形態が実施され得ることを容易に認識するであろう。また、いくつかの例において、開示される態様を不明瞭にせぬよう、周知の構造又は動作については詳細には示さない。また、当該実施形態は、図示された動作及びイベントの順序に限定されるものではなく、一部の動作は、異なる順序で行われることもあるし、他の動作又はイベントと同時に発生する可能性もある。また、例示されたすべての動作又はイベントが、実施形態に従った方法を実施するために必要となるわけではない。
【００１９】
広範囲を示す数値範囲及びパラメータは近似値で記載されているが、特定の非限定的な例で示される数値は、可能な限り正確に報告されている。ただし、どの数値にも、テスト測定で見られる標準偏差から必然的に生じる特定の誤差が本質的に含まれている。さらに、ここに開示されるすべての範囲は、そこに含まれる全ての下位範囲を包含すると理解されるべきである。たとえば、「１０以下」という範囲には、最小値０と最大値１０と、その間の下位範囲が全て含まれる。つまり、例えば１から４までなど、０以上の最小値と１０以下の最大値を持つ全ての下位範囲が含まれる。
【００２０】
上に述べたように、基本的な脳研究、大規模な脳マッピング、及びブレインマシーンインターフェース装置の患者使用に適した製品への臨床解釈を進めるため、大容量の記録機能を備えた新しいブレインマシーンインターフェースの開発が必要である。
【００２１】
ここに開示するのは、ワイヤレス及びバッテリーレスなニューラルシステムを薄い基板、例えば一実施形態ではシリコン基板上に一体形成したワイヤレスニューラルインターフェース（ＢＣＩ又はＢＭＩ）装置である。本装置には、一体型の形態を有していることから、外部デバイスへの配線や複雑なパッケージ技術は必要ない。また、このワイヤレス及びバッテリーレスなニューラルインターフェース装置の各実施形態は、従来の半導体製造方法を用いることで、製造コストを大幅に下げることができる。これらの実施形態は、拡張可能なニューラルインターフェースであるシリコンダイへのニューラルインターフェースシステムのモノリシック集積に関する。
【００２２】
本システムは、集積型平面電極アレイ、独立したシリコンダイ上の無線周波（ＲＦ）平面コイル、及びオフチップテレメトリリンク機能を用いる相補型金属酸化膜半導体（ＣＭＯＳ）１０００チャネル増幅器アレイが含まれる。実施形態によっては、ＲＦ平面コイル及びコンデンサが、同じシリコンダイ上にモノリシック集積される。非限定例として、各実施形態は、０．０４ｃｍ３の単一のシリコンダイ上に完全集積されたＢＭＩシステムを含み得る。
【００２３】
感覚皮質からの豊富な情報は、一連の高密度記録でのみ抽出できる。すべてのコンポーネントの単一シリコンダイへのモノリシック集積は、外部配線を排除し、ＣＭＯＳ相互接続を介し全電子相互接続をリンクすることで、高密度記録を可能とする。
【００２４】
内部で電子接続を確立するすべてのコンポーネントをモノリシック集積することで、ワイヤフィードスルー及びパッケージングが不要となる。
【００２５】
取得又は要求され得る情報の質は、電極アレイのサイズ又はピッチに依存する。現在の最先端技術では、電気的記録が数百に制限されている。本システムは、増幅器の上部に直接電極を構築することにより、神経記録用に１０００以上のチャネル（１０００−ｃｈ）を集積する。この方法は、より高いスループットを得る基礎を築く。
【００２６】
本システムは完全なバッテリーレスでもよい。集積されたＲＦ平面コイルは、電力（２．６４ＭＨｚで１０ｍＷまで）供給を受け、ＲＦカップリングを通じてデータを送信する。この低周波送電は、組織損傷を防ぐ。
【００２７】
本明細書で開示される実施形態は、主に神経信号を感知するという観点から無線モノリシック集積型ニューラルインターフェース（ＭＩＮＩ）デバイスを説明するが、本開示の教示により説明されるＭＩＮＩデバイスのニューラルモノリシックインターフェースが神経信号を生成し、それらの信号を（直接又は頭蓋骨若しくは硬膜を介して）脳組織に供給し認知及び運動感覚機能を刺激する、ということにも有利に使用可能であることは、当業者であれば分かるであろう。ちなみに、利点として、このＭＩＮＩデバイスを神経系の人工装具に組み込んだ場合、ニューラルモノリシックインターフェースは、神経系人工装具の低価格化及び性能改善をもたらし得る。本システムは、例えば、支援装具を必要とする麻痺患者が使用するためのニューラルインターフェースインプラントを提供し得る。
【００２８】
一実施形態が開示するのは、同時記録を行えるようシリコン基板上に設けられた単一集積回路（ＩＣ）にモノリシック集積された１０００チャネルのニューラルインターフェースシステムである。ほとんどのコンポーネントを１つのＩＣに集積することで、神経信号の高密度検出と記録が可能となる。電子部品もＩＣ上に設けられ、サブミクロンの電気的相互接続によってリンクされる。このアプローチには、設計の簡素化、外部配線の排除、パッケージの複雑さの軽減など、従来のアプローチと比較して利点がある。
【００２９】
ここで定義されるように、神経信号というものは、互いに通信するニューロンに対応する神経インパルスを含む。この神経信号は、活動電位及び局所電位の形でニューロンを通じて伝播する電気信号からなる。この電気信号は、一般に神経信号と呼ばれ、ここに記載されているＭＩＮＩデバイスの電極によって検知又は検出される。ニューロンは、運動ニューロン、感覚ニューロン及び介在ニューロンを１つ以上含み得る。
【００３０】
ＭＩＮＩデバイスによって記録された信号は、Ａ／Ｄコンバーターでデジタル信号に変換され（特定の実施形態ではデジタルデータストリームが圧縮される）、処理ステーションに無線送信され、分析及び記録が行われる。
【００３１】
ここに記載される実施形態は、いくつかの望ましい特徴を提供する。すなわち、（１）ピラー電極アレイのオンチップ集積、（２）ＲＦ（無線周波）平面コイルとコンデンサのバックプレーン集積、（３）神経信号のハイスループット及び当該信号の記録のための低電力及び省スペース型の増幅器アレイと周辺回路、という特徴を提供する。図２Ｂ及び図２Ｃは、ＭＩＮＩデバイスのフロントプレーン及びバックプレーンを示しており、図２Ａは、ＭＩＮＩデバイスの断面図であり、様々なデバイス層及び相互接続を示している。
【００３２】
図２Ａは、モノリシック集積型ニューラルインターフェース（ＭＩＮＩ）デバイスの断面図である。本ＭＩＮＩデバイス２００Ａは、フロントプレーン層２０７及びバックプレーン層２１１を含み、これらはまとめてチップ２０３と呼ばれることもある。フロントプレーン層２０７及びバックプレーン層２１１は、一般にモノリシック集積され、それによりチップ２０３を単一のＭＩＮＩデバイス２００Ａに形成する。ＲＦ平面コイル２３０は、斜線ハッチングで図示されている。フロントプレーン層２０７は、外面２０９を含み、バックプレーン層２１１は、外面２１３を含む。ここで面２０９及び面２１３は、一般に上層及び下層である。なお、ここでの「上」及び「下」という用語は、限定を意味するものではなく、参照基準として用いられているだけである。これら「上」及び「下」は「第一」及び「第二」でもよい。
【００３３】
図２Ｃは、図２Ａに示されるＭＩＮＩデバイスのバックプレーン層２１１の斜視図である。本ＭＩＮＩデバイス２００Ａのバックプレーン層２１１は、点線ハッチングで図示されているような保護層２９０を含んでいてもよい。この保護層２９０は、例えば、腐食から保護するための保護材料又はシェルである。バックプレーン層２１１は、図２Ｃにおいてよく分かるが、例えばコイル状のアルミニウムパターンを適用して形成されるＲＦ平面コイル２３０を含んでおり、これは斜線ハッチングで図示されている。このアルミニウムパターンは、図２Ｄに関連してより詳細に論じられるが、概して、外部に露出され、無線周波（ＲＦ）信号が送受信可能となるように、バックプレーン層２１１に組み込まれる。
【００３４】
ＲＦ平面コイル２３０の互いに反対に位置する端部は、黒一色で図示されたシリコン貫通電極（ＴＳＶ）２４０とインターフェースをとる。このＴＳＶ２４０は、図５（ａ）から図５（ｆ）に関連して説明するように、フロントプレーン層２０７に組み込まれる。ＴＳＶ２４０は金属を含み、その下端部、すなわち、最も幅が広い端部は、ＲＦ平面コイル２３０の一部に直接取付又は接着される。非限定例として、このＴＳＶ２４０の金属は銅（Ｃｕ）を含んでいてもよい。概して、ＴＳＶ２４０の下端はＲＦ平面コイル２３０の内面に取り付けられ、ＲＦ平面コイル２３０の外面は送信のため露出する。具体的には、ＲＦ平面コイル２３０は、一般的なＵ字形であってもよい。このＵ字型には２つの脚が含まれる。各脚の幅は、少なくともＴＳＶ２４０の底面の長さと同等である。各脚にはＴＳＶ２４０が取り付けられており、各々がクロスハッチングで図示されているＩＣ２１３まで延びている。
【００３５】
図２Ｂは、図２Ａに示されるＭＩＮＩデバイスのフロントプレーン層２０７の斜視図である。図２Ｄに関連してより詳細に説明されるが、フロントプレーン層２０７は、集積回路層２１３を含む。ＴＳＶ２４０は、集積回路（ＩＣ）２１３により先端が断ち切られた形となっている。フロントプレーン層２０７は、その上面、すなわち外面２０９の一部に、クロスハッチングで図示されているＩＣ層２１３が形成されている。ＩＣ層２１３は、第一層部２５３及び第二層部２５５を有している。第一層部２５３には、ＴＳＶ２４０が直接繋がっており、これはＲＦ平面コイル２３０をＲＦ（無線）トランシーバ（ＴＸ／ＲＸ）２２０（図２Ｄ）に接続する。第二層部２５３の下の第二層部２５５は、概して、第一層部２５３よりも狭く、肩部又は第一層部２５３への段部を形成する。
【００３６】
バックプレーン層２１１は、縦ハッチングで図示されたコンデンサ層２０１を更に含む。コンデンサ層２０１は、第一層部２５３よりも短く、第二層部２５５よりも長い。また、コンデンサ層２０１の各遠位端には、一組の第二ＴＳＶ２４２が直接繋がっている。ＴＳＶ２４２は、概して、ＴＳＶ２４０と同じものである。この一組のＴＳＶ２４２は、概して、第二（下）層部２５５の反対側に位置する第一（上）層部２５３に繋がっていてもよい。
【００３７】
ＩＣ層２１３の上部には、ピラー電極アレイ２１０が集積されている。このアレイ２１０の電極は、それぞれ異なるチャネルに対応している。本ＭＩＮＩデバイス２００Ａは、１０００以上の電極を有し得る。
【００３８】
このＭＩＮＩデバイス２００Ａは、以下のステップに従って製造される。まず、相補型金属酸化膜半導体（ＣＭＯＳ）プロセスに従った集積回路の製造を行う。次に、チップ上にピラー電極アレイを形成するためのポストＣＭＯＳ処理を行う。次に、基板をエッチングして（又は基板研削／研磨技術を用いて）、基板の厚さを約５０μｍ（一実施形態の例）に減らし、その柔軟性を上げる。次に、基板のバックプレーンにコンデンサと無線周波（ＲＦ）平面コイルをパターニングする。次に、ＣＭＯＳ技術及び材料加工に対応した絶縁材料（ＳｉＯ２／Ｓｉ３Ｎ４／ＳｉＣなど）でダイを囲むことにより、漏れの少ない障壁を作る。なお、ＳｉＣは炭化ケイ素であり、ＳｉＯ２は二酸化ケイ素であり、Ｓｉ３Ｎ４は窒化ケイ素である。
【００３９】
すべてのデバイスコンポーネントのモノリシック集積により、すべてのコンポーネント接続が集積回路内で行われ、外部補助機器への接続が無線周波リンクを介して行われるため、外部配線の使用が必要なくなる。露出したワイヤや接続部など、体液による腐食の影響を受けやすいものを排除し、アレイと処理コンポーネントを集積することで、埋め込み型ニューロセンサーアレイのパッケージングについての従来の要件が不要となる。チップ上でアレイとデバイスコンポーネント間の相互接続を形成することにより、本デバイスに１０００個以上の電極を容易に設けることができる。
【００４０】
図５（ａ）から図５（ｆ）は、図２Ａの破線ブロック２４１で図示されるシリコン貫通電極（ＴＳＶ）を用いたＭＩＮＩデバイスのＲＦ平面コイルのバックプレーンの集積化のステップを示している。図５（ａ）から図５（ｆ）のステップは、図２Ａの破線ブロック２４１内の当該部分を形成するステップ５００Ａ、ステップ５００Ｂ、ステップ５００Ｃ、ステップ５００Ｄ、ステップ５００Ｅ、及びステップ５００Ｆに係る断面図で表されている。ＲＦ平面コイルのバックプレーンの集積化には、シリコン貫通電極２４０（図２Ａ）を用いる。ＲＦ平面コイルにおける同種層には、各ステップで同じハッチングが使われている。よって、各層ごとの参照番号は、図５（ａ）から図５（ｅ）において、ほとんど一度しか使われない。また図２Ａのブロック２４１における層のハッチングは、図５（ａ）から図５（ｅ）のハッチングと一致している。
【００４１】
図５（ａ）におけるバックプレーンの集積化のステップ５００Ａは、フロントプレーン層５０７に相当し、モノリシック集積に適した第一材料層５６０を形成することを含み得る。非限定例として、第一材料層５６０はシリコン（Ｓｉ）を含んでいてもよい。この第一材料層５６０は、ハッチングを使わず図示されており、フロントプレーン層５０７及び底面５６２Ｂを含む。フロントプレーン層５０７の一部上には、ＭＩＮＩデバイス２００Ａのコンポーネントの集積回路５４０が形成されており、これはクロスハッチングで図示されている。
【００４２】
図５（ｂ）におけるバックプレーンの集積化のステップ５００Ｂは、バイア空洞５６６Ｂを形成するための第一材料層５６０におけるＫＯＨエッチングを含み得る。バイア空洞５６６Ｂは、断面図に従うと、概して、切頂三角形の形状を有しており、第一材料層５６０によって境界がつけられている。フォトレジスト（ＰＲ）層５６４Ａは、スクエアハッチングで図示されており、バイア空洞５６６Ｂの第一側に形成されている。ＰＲ層５６４Ｂは、バイア空洞５６６Ｂの反対側に、同じように形成されている。
【００４３】
図５（ｃ）におけるバックプレーンの集積化のステップ５００Ｃは、第一材料層５６０の底面５６２Ｂの残りの部分を酸化し、それにより、例えば、点線ハッチングで図示する酸化物層５７０を形成することを含み得る。酸化物層５７０は、二酸化ケイ素（ＳｉＯ２）を含んでいてもよい。この酸化物層５７０は、バイア空洞５６６Ｂに対向する底面５６２Ｂの残存部分とバイア空洞５６６Ｂの壁部分とに沿って形成され、バイア空洞５６６Ｃを形成する。シリコンの酸化は、バイア空洞５６６Ｃの略切頂三角形状を維持しながら薄い酸化物層５７０を形成するための熱酸化を含み得る。
【００４４】
図５（ｄ）におけるバックプレーンの集積化のステップ５００Ｄは、バイア空洞５６６Ｃ（図５（ｃ））内の銅（Ｃｕ）電着を含み得る。バイア空洞５６６Ｃは、銅がバイア空洞５６６Ｃにおける酸化物層５７０までの及びその間のスペースを埋め、黒一色の塗りつぶしで図示されているＴＳＶ５７５（すなわち、電極２４０）を形成する程度の量の銅（Ｃｕ）で充填される。バイア空洞５６６Ｃは、ＴＳＶ５７５の底面５７６が実質的に酸化物層５７０と面一になるように充填されてもよい。
【００４５】
図５（ｅ）におけるバックプレーンの集積化のステップ５００Ｅは、ＴＳＶ５７５の底面５７６の全長及び酸化物層５７０の一側面に沿って延びるように、斜線ハッチングで図示されるアルミニウムパターン５８５を形成することを含み得る。非限定例として、アルミニウムパターン５８５は、ＲＦコイル（すなわち、ＲＦコイル２３０、図２Ｃ）を形成するためのＲＦコイルパターン５８５を含み得る。
【００４６】
図５（ｆ）におけるバックプレーンの集積化のステップ５００Ｆは、第一材料層５６０に形成された残存する酸化物層５７０に保護層５９０を適用することを含み得る。ＲＦコイルパターン５８５は、データ送信及び電力受信を可能とするために露出されたままでもよい。この保護層５９０も点線ハッチングで図示されている。保護層５９０の厚みにより、外バックプレーン面５１１を有するバックプレーン層５０９が形成し得る。
【００４７】
ＲＦコイルはシミュレーション又はモデル化されており、約１６．５ｍＷの電力伝送を実現する。
【００４８】
また、基板のバックプレーン（又はフロントプレーン）に（以下に説明するようにデータ転送と発電に使用される）コンデンサとＲＦ平面コイルを集積することにより、電力（約１０ｍＷ）及びデータの同時無線伝送によるバッテリーレスな動作が可能となる。電力は、無線誘導帯電技術を用いて転送され、これにより電磁場が外部電源からＲＦ平面コイルの１つにエネルギーを転送する。コンデンサとコイルは、従来のＣＭＯＳプロセスを用いて製造され、シリコン貫通導電電極を使用して集積回路内の他の回路素子に接続される。
【００４９】
２つのＲＦコイルを備えた実施形態では、第一コイルがＲＦリンクでデータ伝送を提供し、第二コイルがＲＦリンクで第二コイルに接続された外部電源に応答して電力を生成する。
【００５０】
データは、ＯＯＫ（オンオフキーイング）変調スキームに従って約９００ＭＨｚの周波数で第一ＲＦコイルから送信されるのだが、これは、データ送信プロトコル用の他のデジタル変調スキームと比較して非常に電力効率が良い。
【００５１】
一実施形態では、約１０ｍＷの電力が、外部電源によって生成された電磁場のＲＦカップリングによって、２．６４ＭＨｚ（又は、いずれの場合でも３ＭＨｚ未満）の共振周波数で供給される。この電力レベルは、連邦通信委員会（ＦＣＣ）に公表されているところのＲＦ安全ガイドラインを下回っている。この安全ガイドラインでは、患者又は被験者に与える際の電力レベルを１００ｍＷ／ｃｍ２に制限している。また、放射線誘発の組織損傷を最小限に抑えるために、低周波電力送信信号が使用される。これは、体液がそのような低周波信号をあまり吸収しないことが知られているからである。
【００５２】
以下の表１は、ニューラルインターフェースデバイス内の各コンポーネントのおおよその電力消費範囲を示している。
【表１】
2021503361.tif 000003
【００５３】
外部電源８８０（図８Ａから８Ｂ）からのＲＦ電力信号は、第二コイルにおいてＡＣ信号を生成する。第二コイルとシリコン基板の緊密なカップリングは、電力伝送を減衰させる寄生容量を引き起こす可能性があり、そのため第二コイルはデバイスのバックプレーンに配置される。
【００５４】
電力伝送効率は、第二コイル及び外部電源間の分離距離が約１．５ｃｍの場合において最適化される。直流（ＤＣ）に変換した後、生じた信号がフィルター処理され、出力電圧が電圧レギュレーターによって設定される。
【００５５】
変換されたＤＣ信号をフィルタリングするためには、かなり大きいコンデンサが必要となる。適切なフィルタリング及び後続する電圧レギュレーションのための１μＦもの大きな静電容量を達成するため、約２５ｍｍ２の面積を占める金属−絶縁体−金属（ＭｉＭ）コンデンサが基板のバックプレーンに配置される。
【００５６】
送電コイル及びコンデンサは、図２Ａでよく図示されているが、干渉効果を回避するため、保護層によって分離された基板の異なる層に配置される。
【００５７】
他の実施形態では、バッテリーをモノリシックデバイスに組み込むことができ、それにより、デバイスのコンポーネントにリアルタイム電力を供給するためのＲＦ電力カップリングが不要となる。ＲＦ電力カップリングは、バッテリーを充電するために使用されることが好ましい。
【００５８】
また、他の実施形態では、電力伝送を増大させるのに特に有利なことであるが、シリコン基板の代わりにシリコンオンインシュレータ（ＳＯＩ）基板が使用される。この実施形態は、シリコンバルクと平面コイルとの間の距離を長くすることで、寄生容量を低下させるものである。
【００５９】
また、他の実施形態では、コイルの直列抵抗を低減しながら、コイルのインダクタンス及び品質係数が増加するように、基板サイズを大きくし、２５ｍｍ２以上にする。大きい基板は、大きいコイルの製造を可能にする。いずれの場合でも、ＭＩＮＩデバイスは、現在の最先端ＢＣＩシステムのサイズより小さいままとしてもよく、そのサイズは、アレイ内に約１００の電極を備えた状態で約６８．６４ｃｍ３である。
【００６０】
薄い基板は、約０．０１２５ｃｍ３のＭＩＮＩデバイス体積を提供し、これは現在の最先端デバイス、すなわち、６８．６４ｃｍ３より大幅に小さい。５０μｍという厚さは、頭蓋骨の下に移植するための基板の柔軟性を提供する。また、すべてのコンポーネントをチップに統合することで、外科的インプラント処置が簡素化される。
【００６１】
図３（ａ）から図３（ｄ）は、ＭＩＮＩデバイスにおけるオンチップピラー電極アレイのためのオンチップ金電極の無誘導電着に関連するステップを示す。図３（ａ）におけるオンチップ金電極を形成するための無誘導電着のステップは、ＣＭＯＳダイ３０５Ａに重ねたアルミニウム（Ａｌ）層に開口部３１５Ａを形成するステップ３００Ａを含む。ピラー３１０Ａは、ＣＭＯＳダイ３０５Ａ上に示されおり、電極のオンチップ集積に使用される。図３（ｂ）におけるステップ３００Ｂは、セクション３１５Ｂのアルミニウムを、ＣＭＯＳダイ３０５Ｂ上のパッド３１０Ｂを介してエッチングすることを含む。図３（ｃ）におけるステップ３００Ｃでは、電着によりパッドセクション３１０Ｃをニッケル３１５Ｃでメッキする。ニッケルは、ＣＭＯＳダイ３０５Ｃには及ばせない。図３（ｄ）におけるステップ３００Ｄでは、セクション３１０Ｄにおいて金３１５Ｄをニッケル層に電気めっきする。金メッキは、ＣＭＯＳダイ３０５Ｄには及ばせない。
【００６２】
オンチップ電極アレイ２１０（図２Ａ）は、電着技術を用いて形成される。電着は等方性堆積プロセスであるため、パターン化フォトレジスト（ＰＲ）層で電着プロセスをガイドすることにより、高アスペクト比のピラー電極が製造される。
【００６３】
図４（ａ）から図４（ｆ）は、図４（ｆ）に最も分かりやすく記載されているタングステンコアを有するピラー電極４５５を製造するための誘導電着の段階図４００Ａ、４００Ｂ、４００Ｃ、４００Ｄ、４００Ｅ及び４００Ｆである。なお、同様のコンポーネントには同じ参照番号が付してある。ただし、コンポーネントに変化が生じた場合、その参照番号にはダッシュ記号又はダブルダッシュ記号が付くこととなる。図４（ａ）から図４（ｆ）は同様の参照番号を有しているが、１つの図で言及された参照番号は、必要でない限り、後の図の説明において再び言及されることはない。ピラー電極アレイの望ましい特性の１つは、外科手術中及び移植後における脳表面により引き起こされるせん断応力に対する高い構造抵抗である。したがって、実施形態によっては、各ピラーは高いヤング率を示さなければならない。一実施形態では、各電極は、タングステンコア及び金の外面を有し、これにより比較的堅いピラー及び電極となる。アレイ２１０の実施形態は、移植部位に応じて異なる形状及び長さとなる。各ピラーは、ヒトの硬膜又は軟膜を貫通するために少なくとも５０μｍの長さであることが好ましい。
【００６４】
図４（ａ）におけるステップ４００Ａは、図２Ａから図２Ｄに関連して説明されたような集積回路（ＩＣ）４１３が埋め込まれた又は集積されたＣＭＯＳダイ４０３の形成に関連して説明される。ＩＣ４１３は、例示を目的として、破線ボックスの層で図示されている。ＣＭＯＳダイ４０３は、例えば、シリコンで作られてもよい。導電性リード４１１は、ＣＭＯＳダイ４０３に埋め込まれ、ＩＣ４１３に接続される。なお、他のリードが設けられてもよい。
【００６５】
ＣＭＯＳダイ４０３は、その上面に、導電性リード４１１に電気的に接続されるアルミニウム（ＡＬ）パッド４１５又はストリップ（点線ハッチングで図示）が埋め込まれている。導電性リード４１１は、Ａｌパッド４１５より下に位置する。Ａｌパッド４１５又はストリップは、第一の高さと幅を有している。ＡＬパッド４１５は、ＣＭＯＳダイ４０３における二点鎖線で図示される上面４０５の上にあり、ピラー４３５の真下に埋め込まれる。ピラー４３５は、例えば二酸化シリコン（ＳｉＯ２）で作られた酸化物層４０７がＣＭＯＳダイ４０３の上面４０５及びＡｌパッド４１５の上面に適用されることで、形成される。ＡＬパッド４１５がＣＭＯＳダイ４０３の上面の上にあるので、このピラー３４５として示される隆起部分が形成される。
【００６６】
図４（ｂ）におけるステップ４００Ｂは、ピラー４３５’にＡｌパッド４１５の上面まで延びるオープンチャネル４４０又は経路を形成するように酸化物層４０７をエッチングすることを含む。図４（ｃ）におけるステップ４００Ｃは、ＡＩパッド４１５’の物質をピラー４３５’のチャネル４４０’を通して除去することで、ＡＩパッド４１５’がある量だけ低減し、電極支持ベース（ＥＳＢ）キャビティ４２５が形成されるようにエッチングすることを含む。ＥＳＢキャビティ４２５は、その幅が、Ａｌパッド４１５の幅と同じであってもよいが、開放チャネル４４０’の幅よりは大きくあるべきである。
【００６７】
図４（ｄ）におけるステップ４００Ｄは、酸化物層４０７及び対応するピラー４３５’の上に、水平ハッチングで図示されたパターン化フォトレジスト（ＰＲ）層４４２を形成することを含む。フォトレジスト層４４２の高さは、電極に必要な高さの関数である。ＰＲ層４４２は、オープンチャネル４４０’’を有する。したがって、オープンチャネルは、ＥＳＢキャビティ４２５までの明確な経路が形成されるように、ピラー４３５’内に形成されエッチング後のＡＬパッド４１５’に至るオープンチャネル４４０’と、ＰＲ層４４２内のオープンチャネル４４０’’との両方を含む。実施形態によっては、オープンチャネル４４０’及びオープンチャネル４４０”は、ＥＳＢ空洞４２５内を除いて同じ直径を含み得る。
【００６８】
図４（ｅ）におけるステップ４００Ｅは、ＥＳＢキャビティ４２５内に斜めハッチングで図示されている電極導電性コアベース４４５を形成すること、及び開放チャネル４４０’の残り及び開放チャネル４００’’に沿って、斜めハッチングで図示されている導電性電極コア４４７を形成することを含む。ステップ４００Ｅは、ＥＳＢキャビティ４２５とオープンチャネル４４０’及び４４０”を導電性金属で電気めっきし、キャビティ４２５とチャネル４００’及び４００’’の両方を充填して、一体型電極ベース４４５によって支持された電極コア４４７を含み得る固体単一電極コア構造を形成することを含んでいてもよい。実施形態によっては、電気めっきは、ＰＲ層４４２の上面４４３より上に電極コア４４７を延ばすことを含んでいてもよい。また、実施形態によっては、導電性金属は、タングステン又は他の構造的に強い材料を含む。
【００６９】
図４（ｆ）におけるステップ４００Ｆは、ＰＲ層４４２を除去し、ピラー４３５’の上方に延びる導電性電極コア４４７を、スクエアハッチングで図示される金（Ａｕ）層４５０で封入及び完全に包含することを含む。金層４５０は、ピラー４３５’まで伸びる。この金層４５０は導電性電極コア４４７の先端も封入する。導電性電極４５５は、金層４５０、導電性電極コア４４７、及びＣＭＯＳダイ４０３内の導電性リード４１１と電気通信する電極ベース４４５を含むこととなる。
【００７０】
非限定例において、金層４５０は、電極コア４４７の露出された外周面及び周囲に電気めっきされる。
【００７１】
他の実施形態では、ピラー構造アレイは、平面電極アレイに置き換えられる。後者のアレイを使用するデバイスは、ピラー構造の場合のように硬膜上ではなく、硬膜下に埋め込む必要がある。これは、平面アレイ電極が硬膜の厚い膜を貫通できないからである。
【００７２】
図２Ｄは、ＭＩＮＩデバイス２００Ｄの主要なコンポーネントを示すシステムブロック図である。実施形態によっては、電極アレイ２１０の各電極からの信号は、１対１対応で、増幅器アレイ２１２における対応する増幅器によって増幅される。これら複数の電極信号は、例えば、マルチプレクサ（ＭＵＸ）２１４を使用して（１０ＭＳ／ｓで時分割多元接続（ＴＤＭＡ）アプローチを使用するなどして）多重化され、１２０Ｍビット／秒でアナログ−デジタル変換器（ＡＤＣ）２１６においてデジタル形式に変換される。これらのデジタル信号は、プロセッサ２１８でデータ圧縮などの処理を施される。プロセッサ２１８は、デジタル信号プロセッサでもよい。プロセッサ２１８からの信号は、無線周波（ＲＦ）トランシーバ（ＴＸ／ＲＸ）２２０に送られてもよく、そこでＲＦ信号が生成される。ＲＦ信号は、コイル２３０を介して離れた場所にある外部信号分析装置に無線送信され、記録及び分析が行われる。
【００７３】
ＴＤＭＡ多重化は、すべての積分期間をずらし、その結果、１つの増幅器からのデータが読み取られている間に、他の増幅器が感知された情報を積分し続ける。この多重化スキームは、信号対雑音比（ＳＮＲ）を最大化し、回路複雑度を最小化する。
【００７４】
これも図２Ｄに示されていることだが、電力はＲＦリンクを介してＭＩＮＩデバイス２００Ｄに供給され、ＡＣ−ＤＣコンバーター２２２によって直流（ＤＣ）に変換され、電圧レギュレーター２２４によって適切な電圧に調整され、そしてデバイスコンポーネントに供給される。なお、ＡＣとは交流を意味する。
【００７５】
本発明のモノリシックニューラルセンサには、様々な増幅器構成を用いること可能である。一実施形態によれば、ＭＩＮＩデバイス２００Ｄは、アレイ２１０の各電極に１つの低雑音増幅器（ＬＮＡ）アレイ２１２を備える。一般に、これはより電力効率の良い設計であるが、増幅器を収容するためにより大きな面積を必要とする。一実施形態では、１０００−増幅器アレイ２１０は、１０ｋＳ／ｓ（キロサンプル／秒）のサンプリングレート及び約５μＶＲＭＳのノイズレベルで約１０ｍｍ２の面積を占める。この設計は拡張性があるため、１０００のチャネル、１０００の増幅器、１０００の電極を超えることも出来る。
【００７６】
図６Ａは、固有のＳＩＮＣフィルターを備えた神経記録回路６００を示す。デバイス内の増幅器は、積分期間に基づいたＳＩＮＣフィルターを使用してエイリアシングノイズの内的除去を行う。このフィルタリングにより、全体的な信号対雑音比（ＳＮＲ）が向上する。この増幅器は、コンデンサＣｉｎｔ６１７を有するポテンショスタットを用いる。電極６１０で神経活動（Ｖｎｅｕｒａｌ）によって生成された電位により、コンデンサＣＥ６１９で電位降下が発生し、結果として生じた電流は、コンデンサＣｉｎｔ６１７で積分され、トランジスタ６０３のソースで電圧（Ｖｒｅａｄｏｕｔ）として一定期間ごとに表示される。電流源６１３は、トランジスタ６０１のソースに結合する電流（Ｉｂａｓｅｌｉｎｅ）を提供する。トランジスタ６０１及び６０２のドレインは結合し、トランジスタ６０３のゲートに接続される。スイッチＳＷ１は、コンデンサＣｉｎｔ６１７への経路、及びトランジスタ６０１及び６０２のドレインとトランジスタ６０３のゲートとの間の経路に接続される。また、スイッチＳＷ１は、コンデンサＣｉｎｔ６１７への経路を開閉する。
【００７７】
トランジスタ６０１は、そのゲートが、入力Ｖｒｅｆ及びＩｂａｓｅｌｉｎｅを受けつける演算増幅器（ＯＰＡ）６１１に接続される。また、電極６１０は、コンデンサＣＥ６１９を介して、増幅器（ＯＰＡ）６１１の入力に接続される。
【００７８】
表示電圧は、以下の式から分かるように、Ｖｎｅｕｒａｌを表す。
【数１】
2021503361.tif 000004
【００７９】
正弦波周波数でＶｎｅｕｒａｌを効果的に「再サンプリング」するために、高周波正弦波がＶｒｅｆに適用される。その周波数では、入力コンデンサ（ｓＣＥ）のインピーダンスは一定であるため、電圧ゲインの周波数依存が排除される。
【数２】
2021503361.tif 000005
【００８０】
一実施形態では、電圧利得は、利得パラメータをＳｃａｒｒｉｅｒ＝２×π×５ｋＨｚ、ＣＥ＝２ｐＦ、Ｃｉｎｔ＝６３ｆＦ、そしてｔｉｎｔ＝１００μｓに設定することによって、１００に調整される。ノイズレベルは、１００×１００μｍ２のサイズ及び１０ｋＳ／ｓのサンプリングレートで約５μＶＲＭＳ以下である。したがって、一実施形態では、増幅器アレイは、タイミング回路やマルチプレクサ回路などの周辺回路を除き、３．２×３．２ｍｍ２である。
【００８１】
他の実施形態によれば、増幅器は、電圧利得における周波数成分を無効化するコンデンサフィードバック増幅器を備える。こういった増幅器は、当技術分野では既知である。
【００８２】
図６Ｂは、エイリアシングノイズの一因となる高周波を減衰させる固有フィルターのグラフ表示を示している。集積システムの固有フィルターは、エイリアシングノイズの原因となる高周波を減衰させる。カットオフ周波数は、ＳＩＮＣフィルターで予測されるように、１０ｋＳ／ｓで４．４ｋＨｚ以下である。
【００８３】
図７Ａは、１０００チャネル増幅器アレイ７１２及び神経記録回路７００の一部を示す。図７Ａにおける１０００チャネル増幅器アレイ７１２の各増幅器は、電極を介した神経記録で使用するピコアンペア増幅器でもよい。この増幅器アレイ７１２の一部７１２Ａは拡張されている。
【００８４】
図７Ｂは、最先端の電気生理学増幅器Ａｘｏｐａｔｃｈ２００Ｂと比較した場合における、図７Ａの設計されたＣＭＯＳ増幅器のノイズスペクトル密度のグラフ表示７５０を示す。
【００８５】
図８Ａは、第一ＭＩＮＩシステム８００Ａを示す。本ＭＩＮＩシステム８００Ａは、図示されているバックプレーン２１１を有するＭＩＮＩデバイス２００Ｃと、リモートシステム８５０Ａとを含む。ＭＩＮＩデバイス２００Ｃは、対象者Ｓの脳８７０に埋め込まれた状態で示されている。このＭＩＮＩデバイス２００Ｃは、図１９に関連して説明するコンピューターシステムなどのリモートアナライザ８７５Ａと通信するように構成されている。外部電源８８０は、ＭＩＮＩデバイス２００Ｃに電力信号を提供するように構成されている。リモートシステム８５０Ａは、これらリモートアナライザ８７５Ａ及び外部電源８８０を含み得る。リモートシステム８５０Ａは、１つのデバイスで構成されていてもよいし、２つの別個のデバイスで構成されていてもよい。リモートシステム８５０ＡとＭＩＮＩデバイス２００Ｃとの間の距離は、データ信号及び電力信号のワイヤレス通信の範囲によって制限され得る。いくつかの実施形態における通信では、遠隔測定法を使う。システム８００Ａは、例えば、ＭＩＮＩデバイス２００Ｃが埋め込まれた被験者Ｓからモデルデータをとるために使用されてもよい。
【００８６】
図８Ｂは、人工装具８６０と共に使用する第二ＭＩＮＩシステム８００Ｂを示す。第二ＭＩＮＩシステム８００Ｂは、外部電源８８０と人工装具８６０に取り付けられた又は埋め込まれた計算装置８７５Ｂとを含み得る遠隔システム８５０Ｂを含む。計算装置８７５Ｂは、プロセッサ、メモリ、メモリに記録された命令、及び／又は図１９のコンピューターシステムに関連して説明される１つ又は複数の他のコンポーネントを含み得る。人工装具８６０は、ＭＩＮＩデバイス２００Ｃからのセンサー神経データに基づいて制御され得る１つ以上のアクチュエータ８６５を含んでもよく、リモートシステム８５０Ｂ及びＭＩＮＩデバイス２００Ｃは、それらの間の専用通信のためにペアリングされ得る。実施形態によっては、ＭＩＮＩデバイス２００Ｃは、リモートシステム８５０Ａ及び８５０Ｂと通信することが可能であってもよい。
【００８７】
図９（ａ）から図９（ｃ）は、金電着を用いたオンチップ電極アレイの製造のステップを示す。図９（ａ）におけるステップ９００Ａは、ＣＭＯＳチップ上での直接電気めっきプロトコルを使用することを含み得る。図９（ａ）に最もよく示されているように、最初に、上部金属層９０７が、アルミニウムエッチングによって除去される。この上部金属層９０７は、アルミニウム及び銅を含み得る。非限定例として、ステップ９００Ａにウェットエッチング方式を用いてもよい。
【００８８】
図９（ｂ）のステップ９００Ｂは、ニッケル（Ｎｉ）層９１７を形成するためのニッケル（Ｎｉ）めっきを含み得る。例えば、Ｎｉ層は、電着を使用して付してもよい。図９（ｃ）におけるステップ９００Ｃは、Ｎｉ層を金（Ａｕ）でめっきして金層９２７を形成することを含み得る。電気めっきのため、電流ミラー回路に基づく内部電流源回路がＣＭＯＳ集積回路内に設計されており、めっきプロセスを通じて一定の電流が引き出される。結果的に、図９（ｃ）に示すように、自己整合電極アレイ２１０が作られた。
【００８９】
図９（ｄ）は、図９（ａ）から図９（ｃ）のステップを使用して作成された電極に従ったオンチップ電気めっき電極を用いたドーパミン測定のグラフ表示９５０を示す。ここで、図９（ａ）から図９（ｃ）で作成されたオンチップ記録のための電気めっき電極の品質のテストが行われた。図９（ａ）から図９（ｃ）の電極をテストするため、５００μＭのドーパミン溶液がＣＭＯＳチップの表面に塗布された。これにより、図９（ｄ）に示すように首尾よく記録が得られた。ドーパミン測定は、これらの電極が意図されている活動電位測定を直接反映するものではなく、製造プロセスの安定性と有効性をテストするものである。  
【００９０】
図１０（ａ）〜図１０（ｂ）は、電気めっき電極１０４５を、上面及びオンチップ電極を切断する集束イオンビーム（ＦＩＢ）により得られた断面から見た場合の画像１０００Ａ及び１０００Ｂを示している。ＦＩＢにより、ある角度からの走査型電子顕微鏡（ＳＥＭ）画像をキャプチャして、オンチップ電極１０４５の断面を示すことができるのだが、電気めっきアプローチのマイナス面が観察された。本明細書に記載のＭＩＮＩデバイスを製造するためのモノリシック集積方法をテストする際、電極の信頼性とロバスト性が追跡された。図９（ｄ）に示した測定成功をよそに、図９（ａ）から図９（ｃ）におけるアプローチのテストには、安定性と信頼性が欠けていた。図１０（ｂ）に関して、ピラー１０３５にピラー電極１０４５を作成するための電気めっきプロセスの画像１０００Ｂには、不安定性を引き起こすことが示された。図１０（ｂ）に示されるように、電極１０４５の電気メッキ金属とＭＩＮＩデバイスのＣＭＯＳチップ又はダイ１００３の間に小さなボイド１０６６（サブミクロン）がはっきりと見える。これは、電解液がボイドに漏れてＭＩＮＩデバイスのＣＭＯＳチップ又はダイ１００３に損傷を引き起こす可能性があるため、望ましくない。
【００９１】
図１２（ａ）から図１２（ｃ）に関連して説明されるように、ここに記載されるポストＣＭＯＳ手順は、標準的なフォトリソグラフィープロセスを使用して電極アレイ２１０（図２Ｄ）のオンチップ電極１０４５を製造するために使用されてもよい。さらに、ポストＣＭＯＳ手順を使用して、ＣＭＯＳチップ１００３上に１０２４個のオンチップ金電極を作製することができ、これは、図１３Ａから図１３Ｂに関連して説明するように、活動電位測定に使用することができる。図１２（ａ）〜図１２（ｃ）は、平面電極及びＳＵ−８ウェル１２１９Ｃのオンチップ集積のためのポストＣＭＯＳ処理ステップに係る断面図を示す。ＣＭＯＳチップの最上金属層は、ほとんどの従来のＣＭＯＳプロセスにおいてアルミニウム−銅合金だが、電解液に対するアルミニウムの反応性が高いため、バイオセンシングには適切ではない。これにより、電気生理学的記録でオフセットが大きくなり、ショットノイズが高くなるだけでなく、漏水によりチップが損傷する可能性も出てくる。金やプラチナなどの分極性電極材料は、反応性が低いため、電気生理学的記録により適している。図１１（ａ）から図１１（ｃ）は、図１２（ａ）〜図１２（ｃ）で説明されるような平面電極及びＳＵ-８ウェルのオンチップ集積のためのポストＣＭＯＳ処理のステップに係る上面図を示す。そのため、図１１（ａ）から図１１（ｃ）を図１２（ａ）から図１２（ｃ）と併せて説明する。ここで、図１１（ａ）から図１１（ｃ）のいくつかの参照番号は、これらの図に示されており、対応する参照番号は、同じ要素を参照しているが、これらの図の参照番号のいくつかは、図１１（ａ）から図１１（ｃ）には示されていない。
【００９２】
図１１（ａ）及び図１２（ａ）は、ＣＭＯＳダイ１２０３であって、その材料上に酸化物で作られた第一層１２０７を重ねた又は形成したものを作成することを含むステップ１１００Ａ／１２００Ａを示す。ピラー１２３５は、各電極に形成される。パッド１２３５の中心は、アルミニウム又はアルミニウムと銅の合金を含み得る第二（金属）層１２１５に向けて開放されている。第二層１２１５は、パッド１２３５及び第一（酸化物）層１２０７の形成前に、ＣＭＯＳダイ１２０３上に堆積させてもよい。図１１（ｂ）及び図１２（ｂ）は、図１２（ａ）のＣＭＯＳダイが、ピラー１２３５及び第一（酸化物）層１２０７の一部の上に重ねられた第３層１２１７Ｂを有することを含むステップ１１００Ｂ／１２００Ｂを示す。第一層１２０７（図１２（ａ））の一部１２１２は、この重ねられた第二層１２１７Ｂを含まない。第二層１２１７Ｂは、金（Ａｕ）を含む。
【００９３】
図１１（ｃ）及び図１２（ｃ）は、図１２（ｂ）のＣＭＯＳダイ１２０３が、リフトオフプロセスを用いてパターン化された第３層（金層）を有することを含むステップ１１００Ｃ／１２００Ｃを示しており、リフトオフプロセスの後には、第３層の一部及び第一層１２０７の一部１２１２の上に重ねられる第４層１２１９Ｃの製造が続く。第４層１２１９Ｃは、ＳＵ-８層であり得る。パッド内のチャネルも第４層１２１９Ｃで満たされる。ウェル１２２１Ｃは、ＳＵ−８層の一部に形成され、これも第３層１２１７Ｃ上に重なる。このウェル１２２１Ｃは、例えば、ＳＵ−８層１２１９Ｃを貫通し、金で作られた第３層１２１７Ｃに達する開口部である。
【００９４】
図１３Ａは、様々なトレース幅にわたる一定結合係数のグラフ表示１３００Ａを示しており、図１３Ｂは、様々なスパイラル巻数にわたる一定結合係数のグラフ表示１３００Ｂを示している。ＲＦ平面コイルは、無線電力伝達を提供し得る。また、このＲＦ平面コイルは、角型スパイラルコイルを含み得る。ここでは、ＡＮＳＹＳ高周波構造シミュレータ（ＨＦＳＳ）を用いて調査が行われた。誘導性リンクの電力伝達効率は、結合係数、インダクタンス、及び直列抵抗に依存する。そして、結合係数（ｋ）は、距離、外径、内径、トレース幅（図１３Ａ）、間隔、巻数（図１３Ｂ）の関数であることが知られている。パラメータの複雑な依存関係のため、２つのコイルの最適な組み合わせを決定することは困難な作業である。この分析において、発明者は、角型スパイラルコイルの結合係数に影響を与える多くのパラメータのうち、送信（ＴＸ）コイルと受信（ＲＸ）コイルの外径（ＯＤ）と内径（ＩＤ）が考慮すべき重要な要素であることを確認した。ＯＤとＩＤが一定に保たれている限り、間隔、トレース幅、及び巻数は、結合係数にほとんど影響しない（図１３Ａ及び図１３Ｂ）。この観察は、丸形スパイラルコイルの観察と一致している。図１４Ａは、ｒｘＩＤ／ｒｘＯＤまでの間隔（ｚ）の関数としての角型スパイラルコイルの最適な幾何学的値のグラフ表示１４００Ａを示している。この観測を使い、広範囲のＩＤとＯＤに基づく最適な結合係数をＨＦＳＳシミュレーションに基づいて示す。このデータを使用して、最適な角型スパイラルコイルのためのコイル設計方法とＭａｔｌａｂマクロが開発された。Ｍａｔｌａｂマクロは、製造能力による設計制約に関する入力パラメータを必要とし、これらのパラメータを使用して、受信コイルと送信コイルのデザインのすべての可能な組み合わせを数秒でスキャンし、最高の電力伝達効率をもたらす設計パラメータの組み合わせをアウトプットする。コイルは、標準のフォトリソグラフィを使用して製造してもよく、それで電力伝達効率を測定する。
【００９５】
図１４Ｂは、間隔（ｚ）からｔｘＯＤ／ｒｘＯＤまでの関数としての角形スパイラルコイルの最適な幾何学的値のグラフ表示１４００Ｂを示す。図１４Ｃは、ｔｘＩＤ／ｔｘＯＤまでの間隔（ｚ）の関数としての角形スパイラルコイルの最適な幾何学的値のグラフ表示１４００Ｃを示す。大きく黒い点は、特定のｚで達成可能な最高のｋ（ｋｍａｘ）を表しており、各黒点がラインと交差する。各ラインには、０．９ｋｍａｘを超える幾何学的値を示す第一小点グループ及び０．９ｋｍａｘ未満の第二小点グループが存在する。０．９ｋｍａｘ未満の小点は、各ラインの上下のポイントに存在する。図１４Ａにおいて、第一ラインの０．６以上の点は、第二小点グループである。第一ラインの残りの点は、第一小点グループである。第二ラインにおいて、同ラインの上３点と最後の７点は、第二小点グループの一部である。残りの小点は、第一小点グループの一部である。最大及び最小ポイントにおける各グラフは、第二小点グループの一つ以上の点を含む。
【００９６】
図１５Ａは、標準的な０．３５μｍのＣＭＯＳプロセスで設計された１０２４チャネルのブレインマシーンインターフェースチップを含むＭＩＮＩデバイス１５００Ａを示している。増幅器及び電極ペアアレイ１５６６は、３２×３２として示されている。ただし、その拡張性により、より多くの電極／増幅器のペアを追加できる。ＣＭＯＳプロセスとＭＩＮＩデバイス１５００Ａは、標準的な０．３５μｍのＣＭＯＳプロセスを用いて製造できる。ＭＩＮＩデバイス１５００Ａは、１０００−チャネルモノリシックブレインマシーンインターフェースデバイスとして構成し得る。チップは、１５６６という参照番号が付された１０２４個のオンチップ増幅器及び１０２４個のオンチップ電極のペア、オンチップ無線電力コイル１５３０、オンチップ無線データコイル１５３１、送信機、電圧調整器、及び整流器を含み得る。
【００９７】
図１５Ｂは、図１５ＡのＭＩＮＩデバイス１５００Ａのための増幅器及び電極ペアアレイ１５６６を示している。図１５Ｂに示される各増幅器及び電極ペアアレイ１５６６は、約７０μｍ×７０μｍの面積を占めてもよく、チップ全体が約３．８ｍｍ×３．８ｍｍを占める。ここではグランドＧＮＤとクロックＣＬＫが示されている。
【００９８】
図１６Ａは、圧縮神経記録のためのデルタ変調器１６００Ａの概略図を示し、この概略図は、プリセット閾値を超える又は下回る電圧の変化が検出されたときに導線１６３３にリセットパルスをもたらす２つのコンパレーター１６２３及び１６２５を含む。典型的な神経記録システムは、電圧増幅器とアナログデジタルコンバーター（ＡＤＣ）で構成されている。神経電位が電圧増幅器を用いて増幅され、ＡＤＣがデータ処理及び送信のためにアナログ値をデジタル値に変換する。ただし、この方法では、ＡＤＣにより消費電力が大きくなり、加えてＡＤＣのサイズにより面積が大きく使われるのだが、どちらも低電力のインプラントデバイスには好ましくない。典型的な神経記録システムとは異なり、上記ＭＩＮＩデバイスは、実施形態によっては、ＡＤＣを必要とせずに高いデータ圧縮能力を有するデルタ変調器を含み得る。
【００９９】
電極１６１０で検出された神経信号Ｖｎｅｕｒｏｎは、入力コンデンサ（Ｃ２）１６４１を介して入力電流Ｉｎｅｕｒｏｎに生成される。この電流はフィードバックコンデンサ（Ｃ１）１６３９を介して積分され、出力電圧Ｖｏｕｔを変化させる。この出力電圧Ｖｏｕｔは、下記式で表すことが出来る。
【数３】
2021503361.tif 000006
Ｖｏｕｔノード１６４４は、２つのコンパレーター１６２３及び１６２５に接続される。これらは、検出サイクル中に、ＶｏｕｔにおけるΔＶｔｈを超える増加又はΔＶｔｈを下回る減少を検出する。コンパレーター１６２３は＋ΔＶｔｈを受け、コンパレーター１６２５は−ΔＶｔｈを受ける。コンパレーター１６２３及び１６２５のそれぞれの出力は、ＡＮＤゲート１６２７に入力される。出力１６２９は、導線１６３３で、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）であり得るトランジスタ１６３１のゲートＧに送られる。トランジスタ１６３１のソースＳは、コンデンサ１６４１及び１６３９の間のノードに接続され、そこで電圧Ｖｎｅｇが生じる。Ｖｎｅｇノードは、第一端子でＶｒｅｆを受けると共に第二端子でＶｎｅｇを受けるコンパレーター１６１７に給電し、コンパレーター１６１７は、ノード１６４４で電圧Ｖｏｕｔを生成する。
【０１００】
図１６Ｂは、幅厚デジタルパルス（すなわち、パルス１６６４、１６６８、及び１６７０）を引き起こすＶｒｅｆ（範囲１６５２内）＋  ΔＶｔｈ（範囲１６５８内）を超える電圧Ｖｏｕｔの電圧上昇、及び幅薄デジタルパルス（すなわち、パルス１６６２、１６６６、及び１６７２）を引き起こすＶｒｅｆ−ΔＶｔｈを下回る電圧降下のグラフ表示１６００Ｂを示す。範囲１６５２と１６５８は破線１６５６で区切られている。図１６Ｂには、パルス列１６６０で表される６サイクルの例が示されている。−ＶｎｅｕｒｏｎによるＶｒｅｆ＋ΔＶｔｈを超えるＶｏｕｔの電圧上昇は、幅圧パルス（１ビット×２）をもたらす。同様に、＋ΔＶｎｅｕｒｏｎによるＶｒｅｆ−ΔＶｔｈを下回る電圧降下は、幅薄パルス（１ビット×１）をもたらす。パルス幅は、記録されたΔＶｎｅｕｒｏｎの極性を識別するために後で使用できる。閾値条件（Ｖｒｅｆ±ΔＶｔｈ）のいずれかが満たされると、ＡＮＤ（１６２７）ロジックによりコンデンサ（Ｃ１）１６３９をリセットするようパルスが高くなり、Ｖｏｕｔ＝Ｖｎｅｇ＝Ｖｒｅｆを確立して新しい検出サイクルを再開する。
【０１０１】
図１７Ａは、デルタ変調器及び従来の神経記録システムに基づく神経信号サンプリング１７００Ａを示している。ここで、スパイクは、１ｍＶの神経スパイクの例であり、三角（▲）は、デルタ変調器がサンプリングする場所を示し、バツ（×）は、従来のシステムがサンプリングする場所を示している。デルタ変調器のシミュレーション研究を図１７Ａから図１７Ｃに示す。この研究では、１ｍＶのピークを持つ活動電位例が、デルタ変調器と従来の神経記録システムに入力される。通常、皮質脳波記録法（ＥＣｏＧ）の測定では、３０μＶ-５ｍＶの神経スパイクが生じる。従来の神経記録システムは、図１７Ａのバツ印（×）で示されるように、固定レートで神経信号をサンプリングする。デルタ変調器は電圧変化にのみ敏感であるため、ノイズによる微量なマイクロボルトの変動を測定しない。図１７Ａでは、デルタ変調器のサンプリングが三角（▲）として示されている。図１７Ｂに示すように、各デルタ変調器のサンプルは、パルス列で１つ又は２つの１ビットパルスを即座に生成する。
【０１０２】
図１７Ｂは、デルタ変調器のサンプルに基づく神経信号のサンプリングに基づいたパルス列１７００Ｂを示す。この例では、デルタ変調器は５７ビットのデータ又はパルス列を生成する。これは元の信号を高いマッチング精度で再構成するのに使用できる。図１７Ｃは、デルタ変調器のサンプルに基づく神経信号１７００Ｃの再構成を示す。図１７Ｄは、定速サンプリングに基づく神経信号１７００Ｄの再構成を示す。図からわかるように、信号１７００Ｃと１７００Ｄはほぼ一致している。ただし、通常の定速サンプリングでは、１２ビットＡＤＣを使用すると仮定すると、５８８ビットのデータに対応する４９サンプルが生成される。これはデータ圧縮の１０倍以上である。各方法からの信号再構成の比較では、デルタ変調器からのスパイクにおいて元のグレー信号と同等又はより類似していることが分かる。したがって、デルタ変調器を使用すると、ひずみのない神経信号圧縮検知が実現できる。
【０１０３】
図１８は、シンプルな演算増幅器（ＯＰＡ）１８０９及び２つの疑似コンパレーター１８３９Ａ及び１８３９Ｂを用いるデルタ変調器１８００のコア回路概略図を示す。このデルタ変調器１８００の回路デザインは、２つの条件を満たし得る。第一の条件は、デルタ変調器１８００のサイズに関係し、小さい領域に収まるようにすることである。第二の条件が含むのは、内蔵バッテリーがなくＭＩＮＩデバイスをワイヤレスで動作させる場合の最小電力消費である。このようなことから、ＭＩＮＩデバイスは、シンプルな演算増幅器（ＯＰＡ）１８０９及び２つの疑似コンパレーター１８３９Ａ及び１８３９Ｂを用いてもよい。
【０１０４】
複雑な演算増幅器（ＯＰＡ）のデザインでは、高いゲイン及び帯域幅を有することができるが、電力消費が高く、大きい実装面積を必要とする。ＯＰＡ１８０９の反転側と非反転側の間のミスマッチを最小限に抑えるには、入力トランジスタと負荷トランジスタに比較的大きな領域を与えることが望ましい場合がある。２００Ｖ／Ｖまでのゲインと５０ｋＨｚまでの帯域幅は、シンプルなＯＰＡデザインで簡単に実現できるため、ＭＩＮＩデバイスは、５トランジスタベースのＯＰＡを用いて、Ｍ１からＭ４として図示される大きな領域をトランジスタ専用にしてもよい。実施形態によっては、増幅器１８１９及び１８２９のような２段増幅器を用いて、全体的なゲインを５，０００から１６，０００Ｖ／Ｖの間に設定することができる。シリコン領域を効率的に使用するため、半共用ＯＰＡ１８０９を使用してもよい。ノード１８２２は、Ｖｎｅｕｒｏｎとして図示される神経又は神経系の信号を受信する。トランジスタＭ１からＭ１７は、ＭＯＳＦＥＴタイプのトランジスタでもよい。
【０１０５】
増幅器１８１９及び増幅器１８２９は、増幅器（ＯＰＡ）１８０９の非反転側を共有し、この増幅器（ＯＰＡ）１８０９は、Ｍ１、Ｍ２、及びＭ９として図示される複数のトランジスタを含み得る。増幅器１８１９は第一段増幅器であり、コンデンサＣ１０及びＣ１１を備えたトランジスタＭ３、Ｍ４及びＭ７を含み得る。コンデンサＣ１０は、ノードＶｏｕｔ１及びトランジスタＭ４のゲートに接続される。トランジスタＭ３及びＭ４のドレインは、共にノードＶｏｕｔ１に接続される。トランジスタＭ７のドレインは、ノードＶｏｕｔ１に接続される。トランジスタＭ７及びＭ８のソースには、電圧Ｖｒｅｆがかかる。トランジスタＭ７及びＭ８のゲートは、パルス信号を受信する。トランジスタＭ２及びＭ９のゲートには、それぞれ電圧Ｖｒｅｆ及びＶｂｎがかかる。バイアス電圧Ｖｂｎは約０．５Ｖでよく、チップ内部で設定してもよい。トランジスタＭ２のソース及びトランジスタＭ９のドレインは互いに接続され、そしてトランジスタＭ４及びＭ６のソースに接続される。
【０１０６】
増幅器１８２９は、トランジスタＭ５、Ｍ６並びにＭ８及びコンデンサＣ１２並びにＣ１３を有する第二段増幅器である。トランジスタＭ５及びＭ３は、そのゲートがトランジスタＭ１のゲートに繋がる。増幅器１８１９及び１８２９は、通常、互いにミラー化される。しかしながら、ノード１８２２は、コンデンサＣ１１を介してトランジスタＭ４のゲートに接続される。またトランジスタＭ３、Ｍ４及びＭ７のドレインにおける電圧Ｖｏｕｔ１のノードもノード１８３２に接続されてもよい。
【０１０７】
Ｖｏｕｔ２のノードは、トランジスタＭ５、Ｍ６及びＭ８のドレインに繋がる。コンデンサＣ１２は、Ｖｏｕｔ２ノードとトランジスタＭ６のゲートに接続される。電圧Ｖｏｕｔ２は、疑似コンパレーター１８３９Ａ及び１８３９ＢのトランジスタＭ１０及びＭ１５のゲートにそれぞれ接続される。
【０１０８】
コンパレーターは通常、完全差動増幅器を用いて作られるが、これは電力と面積を大きく使う可能性がある。そのため、代わりにトランジスタＭ１０からＭ１７を含む第一及び第二の疑似コンパレーター１８３９Ａ及び１８３９Ｂを使用してもよい。これには、低電力用に弱から中程度の反転で動作する２つのカスケードコモンソース増幅器が含まれる。第一の疑似コンパレーター１８３９Ａの利点は、トランジスタのサイズ変動に対する許容度が低い完全差動増幅器とは対照的に、トランジスタサイズのプロセス変動の性能への影響が最小限であることだろう。
【０１０９】
トランジスタＭ１４及びＭ１５のドレインは、トランジスタＭ１７のゲートに接続される。トランジスタＭ１４及びＭ１６のゲートには、電圧＋Ｖｂｐがかかる。トランジスタＭ１６及びＭ１７のドレインは、ＮＡＮＤコンポーネント（図示せず）を介すなどして、トリガ２を生成し得る。バイアス電圧Ｖｂｐもチップ内部で設定される。
【０１１０】
トランジスタＭ１０及びＭ１１のドレインは、トランジスタＭ１２のゲートに接続される。トランジスタＭ１１及びＭ１３のゲートには、電圧−Ｖｂｎがかかる。トランジスタＭ１２及びＭ１３のドレインは、ＮＡＮＤコンポーネントを介すなどして、トリガ１を生成し得る。
【０１１１】
トランジスタＭ１０からＭ１３を含む第一の疑似コンパレーター１８３９Ａは、高閾値（Ｖｒｅｆ＋ΔＶｔｈ）用であり、トランジスタＭ１４〜Ｍ１７を含む第二の疑似コンパレーター１８３９Ｂは、低閾値（Ｖｒｅｆ-ΔＶｔｈ）用である。例えば、ＮＡＮＤゲート（図示せず）を使用して、トリガ１及びトリガ２として図示される信号両方を合成することで、パルスが生成される。いずれかの閾値条件が満たされた場合、早期リセットを回避するために、パルスは一定期間高くある必要がある。これを達成するため、ラッチとＤフリップフロップを使用してもよい。電圧Ｖｔｈは閾値電圧である。
【０１１２】
デルタ変調器の推定電力消費は、３．３Ｖ電力以下で、２００ｎＡのバイアスを増幅器（ＯＰＡ）１８０９にかけ、５０ｎＡのバイアスを各共通ソース増幅器にかけた状態で、多くとも７００ｎＷ（ナノワット）である。デジタル回路の電力消費は、アナログ回路と比較して、無視してもよい程度であると予想できる。
【０１１３】
上記神経感知回路及び無線電力伝送は、ニューラルインターフェースだけでなく他のセンサーアプリケーションにも波及できる。ここでの実施形態は、半共有構造を用いた低電力感知回路を使用してもよい。この回路トポロジーは、高スループットのアプリケーションにも適用でき、効果的に消費電力を半分にする。この効率的で低電力の増幅器のデザインは、電力を維持するために半共有構造を採用している。
【０１１４】
感覚皮質及び一次運動皮質における大規模のニューロン集団の長期記録は、詳細情報を神経信号にコード化し、明らかなものとする。また、高スループットのＢＭＩデバイスで皮質を刺激することにより認知及び運動行動を回復するということについて、研究の指針となる。こういったデバイスにおいて、情報の質というものは測定／刺激される神経信号の密度と解像度に依存する。したがって、ＭＩＮＩデバイスは、大規模な記録機能と高スループット用に構成されたブレインマシーンインターフェースを提供する。
【０１１５】
図１９は、本実施形態のシステムに用いることが可能なコンピューターシステム１９００のハードウェアを示すブロック図である。このコンピューターシステム１９００は、当該コンピューターシステム１９００の他の内部コンポーネントと外部コンポーネントとの間で情報の受け渡しを行うバス１９１０などの通信機構を含む。ここで使用されるコンピューターデバイスについては、そのコンポーネントが、本コンピューターシステム１９００のコンポーネントより少なくてもよい。情報は、測定可能な現象の物理的信号として示され、典型的には電圧であるが、他の実施形態においては、磁気的、電磁気的、圧力的、化学的、分子原子的、及び量子化学的な相互作用などの現象を含む。例えば、北向き及び南向きの磁場の強さ、又はゼロ及びゼロ以外の電圧は、２進数（ビット）の２つの状態（０、１）を示す。他の現象は、より高次の桁を示し得る。測定前の複数の同時量子状態の重ね合わせは、量子ビット（量子ビット）を示す。１つ以上の数のシーケンスは、文字のための数又はコードを表すために使用されるデジタルデータを構成する。実施形態によっては、アナログデータと呼ばれる情報は、特定の範囲内の測定可能な値の実質的な連続体によって表される。コンピューターシステム１９００又はその一部は、ここに記載の一又は複数の方法の一又は複数のステップを行う手段を構成する。例えば、ここに記載の製造ステップは、基板（シリコンベースの基板）、ＴＳＶ、電極、コイル、ＩＣ層、電着、めっき、エッチングなどの形成を行うマシンが、ここに記載のＭＩＮＩデバイスを製造するかたちで、コンピューターで実施されてもよい。他のコンピューターによる実施方法は、ＭＩＮＩデバイスによって神経信号を感知し、その信号を試験、較正、トラブルシューティングなどのために分析デバイスに通信することを含み得る。他のコンピューターによる実施方法は、被験者の神経信号を感知し、これらの神経信号を計算モジュールと制御アクチュエータを含む人工装具に通信することを含み得る。人工装具は、神経信号を分析し、当該人工装具の一又は複数の制御アクチュエータを制御して、この人工装具の操作及び／又は動作を自動的に制御し得る。
【０１１６】
２進数のシーケンスは、文字のための数又はコードを表すために使用されるデジタルデータを構成する。バス１９１０は、情報がバス１９１０に接続されるデバイス間で迅速に転送されるように、情報の多くの平行導体を含む。情報を処理するための一又は複数のプロセッサ１９０１は、バス１９１０に接続される。プロセッサ１９０１は、情報に対して一連の動作を行う。これらの一連の動作は、バス１９１０内から情報を取り出すこと、及びバス１９１０上に情報を配することを含む。また、これらの一連の動作は、典型的には、二以上の単位の情報を比較すること、数単位の情報の位置を変えること、及び二以上の単位の情報を加算及び乗算などによって組み合わせることも含む。プロセッサ１９０１によって実行される操作のシーケンスは、コンピューター命令を構成する。
【０１１７】
本コンピューターシステム１９００は、バス１９１０に接続されたメモリ１９０４も含む。このランダムアクセスメモリ（ＲＡＭ）又は他の動的記憶装置などのメモリ１９０４は、コンピューター命令を含む情報を記憶する。ダイナミックメモリは、そこに記憶された情報がコンピューターシステム１９００により変更可能なものである。ＲＡＭは、メモリアドレスと呼ばれる個所に記憶された一情報が、隣接するアドレスの情報とは独立して記憶され、そして取得されることを可能にする。また、メモリ１９０４は、コンピューター命令の実行中に、一時的な値を記憶するためにプロセッサ１９０１により使用される。また、本コンピューターシステム１９００は、当該コンピューターシステム１９００によって変更されない命令を含む静的情報を記憶するためのバス１９１０に接続される読み出し専用メモリ（ＲＯＭ）１９０６、不揮発性永続的記憶装置、又は静的記憶装置も含む。このＲＯＭ１９０６は、セキュアバイトアドレス可能メモリ（ストレージ）デバイス又はファイル直接アクセス（ＤＡＸ）メモリデバイスでもよい。バス１９１０には、命令などの情報を記憶し、コンピューターシステム１９００の電源が切られたとき又は停電時でも動作が続く磁気ディスク又は光ディスクなどの不揮発性（永続的）記憶装置１９０８も接続される。
【０１１８】
命令などの情報は、人間のユーザーによって操作される英数字キーを含むキーボード又はセンサーなどの外部入力装置１９１２から、プロセッサ用バス１９１０に提供される。センサーは、近傍の状態を検出し、検出したものを、コンピューターシステム１９００において情報を表すために用いられる信号と互換性のある信号へと変換する。他の外部装置であって、バス１９１０に接続され、主に人間とやりとりするために使用されるものには、画像を表示するための陰極線管（ＣＲＴ）又は液晶ディスプレイ（ＬＣＤ）などのディスプレイ装置１９１４や、ディスプレイ１９１４に表示される小さなカーソル画像の位置を制御したり、ディスプレイ１９１４に表示されるグラフィック要素に関連するコマンドを出力するためのマウス、トラックボール、又はカーソル方向キーなどのポインティングデバイス１９１６などがある。
【０１１９】
図示の実施形態では、特定用途向け集積回路（ＩＣ）１９２０のような特殊な用途のハードウェアが、バス１９１０に接続されている。この特殊用途のハードウェアは、特殊用途に十分な速さで、プロセッサ１９０１では行われない作業を行うように構成されている。特定用途向けＩＣの例としては、ディスプレイ１９１４用の画像を生成するためのグラフィックスアクセラレータカード、ネットワークを介して送信されるメッセージを暗号化及び復号化するための暗号ボード、ハードウェアにおいてより効率的に実施されるいくつかの複雑な操作のシーケンスを繰り返し行うロボットアーム及び医療スキャン設備のような特別な外部装置に対するインターフェースなどがある。
【０１２０】
本コンピューターシステム１９００は、バス１９１０に接続される一以上の通信インターフェース１９７０のインスタンスも含む。通信インターフェース１９７０は、自身のプロセッサで動作するプリンター、スキャナー、及び外部ディスクなどの種々の外部装置に接続して、双方向通信を提供し得る。通常、この接続には、プロセッサを有する種々の外部装置が接続されるローカルネットワーク１９８０に繋がるネットワークリンク１９７８が用いられる。例えば、通信インターフェース１９７０は、パソコンのパラレルポート、シリアルポート、又はユニバーサルシリアルバス（ＵＳＢ）ポートであってもよい。実施形態によっては、通信インターフェース１９７０は、統合サービスデジタル通信網（ＩＳＤＮ）カード、デジタル加入者回線（ＤＳＬ）カード、又は対応するタイプの電話線に情報通信接続を提供する電話モデムであり得る。いくつかの実施形態では、通信インターフェース１９７０は、バス１９１０上の信号を、同軸ケーブルを介する通信接続のための信号又は光ファイバーケーブルを介する通信接続のための光信号へと変換するケーブルモデムであり得る。他の例では、通信インターフェース１９７０は、ローカルエリアネットワーク（ＬＡＮ）カードであってもよく、イーサネット（登録商標）などの互換性のあるＬＡＮにデータ通信接続を提供する。無線接続が行われてもよい。電波、光波、及び赤外線波を含む音波及び電磁波などの搬送波は、ワイヤ又はケーブルを用いずに、空間を進む。信号は、搬送波の振幅、周波数、位相、偏光、又は他の物理特性の人為的な変動を含む。無線接続では、通信インターフェース１９７０は、デジタルデータなどの情報ストリームを送るための赤外線信号及び光信号を含む電気的、音響的又は電磁気的な信号を送受信する。実施形態によっては、通信インターフェース１９７０は、ＭＩＮＩデバイスから通信を受信するためのテレメトリリンク通信と互換性がある。
【０１２１】
本明細書において、「コンピューター可読媒体」という用語は、プロセッサ１９０１に対する実行命令などの情報の提供に関与する媒体を指すのに用いられる。そういった媒体は、限定されないが、不揮発性媒体、揮発性媒体、及び伝送媒体などの多くの形態を取ってもよい。不揮発性媒体は、例えば、記憶装置１９０８などの光又は磁気ディスクを含む。揮発性媒体は、例えば、ダイナミックメモリ１９０４を含む。伝送媒体は、例えば、同軸ケーブル、銅線、光ファイバーケーブル、及び電波、光波、及び赤外線波を含む音波及び電磁波などの、ワイヤ又はケーブルを用いることなく空間を進む波を含む。また、「コンピューター可読記憶媒体」という用語は、伝送媒体を除いた、プロセッサ１９０１への情報提供に関与する媒体を指すのに用いられる。
【０１２２】
コンピューター可読媒体の一般的な形態は、例えば、フロッピーディスク、フレキシブルディスク、ハードディスク、磁気テープ、他の磁気媒体、コンパクトディスクＲＯＭ（ＣＤ-ＲＯＭ）、デジタルビデオディスク（ＤＶＤ）、他の光媒体、パンチカード、紙テープ、他の孔パターンを有する物理媒体、ＲＡＭ、プログラマブルＲＯＭ（ＰＲＯＭ）、消去可能ＰＲＯＭ（ＥＰＲＯＭ）、フラッシュＥＰＲＯＭ、他のメモリチップ又はカートリッジ、搬送波、又はコンピューターが読み込むことができる他の媒体を含む。ここで、「非一時的コンピューター可読記憶媒体」という用語は、搬送波及び他の信号を除く、プロセッサ１９０１への情報提供に関与する媒体を指すのに用いられる。
【０１２３】
一以上の有形媒体内にエンコードされたロジックは、ＡＳＩＣ１９２０のようなコンピューター可読記憶媒体及び特殊な用途のハードウェアへのプロセッサ命令の１つ又は両方を含む。
【０１２４】
ネットワークリンク１９７８は、典型的には、１つ以上のネットワークを介して、情報を使用又は処理する他の装置へ情報通信を提供する。例えば、ネットワークリンク１９７８は、ローカルネットワーク１９８０を介して、ホストコンピューター１９８２又はインターネットサービスプロバイダ（ＩＳＰ）にオペレートされる機器１９８４へ接続を提供してもよい。同様に、ＩＳＰ機器１９８４は、現在一般的にインターネット１９９０と呼ばれるネットワークの公共のワールドワイドパケット交換通信ネットワークを介して、データ通信サービスを提供する。インターネットに接続されたサーバ１９９２と呼ばれるコンピューターは、インターネットを通じて受信した情報に応じてサービスを提供する。例えば、サーバ１９９２は、ディスプレイ１９１４に表示される映像データを表す情報を提供する。
【０１２５】
本発明は、ここに記載された技術のいくつかを実施するためのコンピューターシステム１９００の使用に関する。本システム１９００は、ＭＩＮＩデバイス２００Ａにより記録又は感知された神経信号を分析するために使用され得る。本発明の一実施形態によれば、これらの技術は、メモリ１９０４に含まれる一以上の命令の一以上のシーケンスを実行するプロセッサ１９０１に応じて、コンピューターシステム１９００により実行される。ソフトウェア及びプログラムコードとも呼ばれるこのような命令は、記憶装置１９０８のような別のコンピューター可読媒体からメモリ１９０４へと読み込まれてもよい。メモリ１９０４に含まれる命令のシーケンスの実行は、ここに記載の方法の工程の一つ以上を、プロセッサ１９０１に行わせる。例えば、製造方法は、指定マシン又はＣＭＯＳ製造装置に、材料のパターニング、電気めっき、エッチング、積層などを行わせるようコンピューターで実施することができる。代替的な実施形態において、特定用途向け集積回路１９２０のようなハードウェアは、本発明を実施するためのソフトウェアの代わりに、又はそれと組み合わせて使用されてもよい。したがって、本発明の実施形態は、ハードウェア及びソフトウェアの特定の組み合わせに限定されない。
【０１２６】
通信インターフェース１９７０を介してネットワークリンク１９７８及び他のネットワークを通じて送信される信号は、情報をコンピューターシステム１９００へ、又はコンピューターシステム１９００から送る。コンピューターシステム１９００は、ネットワークリンク１９７８及び通信インターフェース１９７０を介し、そして、とりわけネットワーク１９８０及び１９９０を通じて、プログラムコードを含む情報を送受信し得る。インターネット１９９０を使用する例において、サーバ１９９２は、インターネット１９９０、ＩＳＰ機器１９８４、ローカルネットワーク１９８０、及び通信インターフェース１９７０を介して、コンピューター１９００からのメッセージにより要求される特定用途のためのプログラムコードを送信する。受信されたコードは、そのままプロセッサ１９０１によって実行されるか、後で実行するために記憶装置１９０８もしくは他の不揮発性記憶装置に記憶されるか、あるいはその両方であってもよい。このようにして、コンピューターシステム１９００は、搬送波上で信号の形態にあるアプリケーションプログラムコードを得てもよい。
【０１２７】
コンピューター可読媒体の種々の形態が、一以上の命令のシーケンス、データ、又はその両方をプロセッサ１９０１に送って実行することに関与し得る。例えば、命令及びデータは、最初、ホスト１９８２などのリモートコンピューターの磁気ディスクで送られてもよい。リモートコンピューターは、命令及びデータをそのダイナミックメモリへとロードし、モデムを使用して、電話線を通じて送信する。コンピューターシステム１９００固有のモデムは、電話線を通じて命令及びデータを受信し、赤外線送信機を用いて、ネットワークリンク１９７８として機能する赤外線搬送波の信号に変換する。通信インターフェース１９７０として機能する赤外線検出器は、赤外線信号で送られた命令及びデータを受信し、命令及びデータの情報をバス１９１０に配する。バス１９１０は、メモリ１９０４へ情報を送り、そこからプロセッサ１９０１が命令を取得し、命令と共に送信されたデータの一部を用いて命令を実行する。メモリ１９０４に受信された命令及びデータは、プロセッサ１９０１によって実行される前又は後に、記憶装置１９０８に随意に記憶されてもよい。
【０１２８】
図２０は、人工装具８６０に用いるプログラム命令（アプリケーション）２０００を示す。このアプリケーション２０００は、人工装具８６０又はリモートコンピューターシステム８７５Ａに神経信号受信制御２００５のための命令を提供し得る。神経信号受信制御２００５の命令は、受信機による受信制御及び変調データ信号の復調又は再構成を含み得る。アプリケーションは、神経信号逆多重化制御２０１０の命令を含んでもよく、それによりＴＤＭＡなどの多重プロトコルに基づいて多重化されたデータ信号の逆多重化が行われる。また、アプリケーション２０００は、逆多重化された神経信号の分析２０１５を行うための命令を含み得る。電極の数に応じ、アレイの各電極から得られた信号は個々に多重化され、それにより、これらの感覚皮質及び／又は一次運動皮質に関連する神経信号を分析しつつ人工装具を用いるなどして運動機能を回復する（図８Ｂ）。実施形態によっては、神経信号制御命令は、認知制御の強化又は提供を支援し得る。
【０１２９】
上記命令は、運動神経信号応答のモデルのトレーニング２０２０を行うための命令を含み得る。モデルは、最初に、類似の運動不全を有する対象集団に基づいて得てもよく、そして／又は、対象者により得られた神経信号からオペレーション中にトレーニングされ得る。トレーニングは、ニューラルネットワーク、ベイジアンネットワーク、又はその他のコンピューター学習システムによって実行し得る。また、命令は、神経信号応答（単数又は複数）の予測２０２５を行うための命令を含み得る。電極アレイ２１０から受信された神経信号の収集は、現在の一連の神経信号に対する神経信号応答を予測するために使用され得る。理解されるであろうが、神経信号は継続的に更新され、さらなる予測を必要とする。また、命令は、装具制御２０３０を行うための命令を含み得る。また、命令は、アクチュエータ１の制御２０３５１の命令からアクチュエータＸの制御２０３５Ｘの命令を含み得る。ここで、Ｘは、１より大きい整数であり、人工装具に組み込まれるアクチュエータの数に対応する。
【０１３０】
図８Ｂに関連して説明したとおり。人工装具は、ヒンジ式関節などのように、アクチュエータコントローラーを介し自動関節運動が可能であってもよい。装具の制御２０３０を行うための命令は、どの時点においても一又は複数のアクチュエータを制御し得る。この例では、下肢人工装具が示されている。いずれかの時点で、命令は、神経信号の収集に基づいて一又は全てのアクチュエータを制御し得る。
【０１３１】
逆多重化された神経信号の分析２０１５を行うための命令は、人工装具によっては、腕及び／又は脚などのための歩行プロファイルを含み得る。当該腕は、指関節アクチュエータを備えた指、手首アクチュエータを備えた手首、肘アクチュエータを備えた肘、及び肩アクチュエータを備えた肩のうちの１つ又は複数を含み得る。当該脚は、足指アクチュエータを備えた足、足首アクチュエータを備えた足首、膝アクチュエータを備えた膝、及び腰アクチュエータを備えた腰のうちの１つ又は複数を含み得る。
【０１３２】
本明細書で使用される用語は、特定の実施形態を説明することのみを目的とし、限定することを意図するものではない。ここで用いられているように、単数形「ａ」、「ａｎ」、及び「ｔｈｅ」は、文脈で明らかに他が示されない限り、複数形も含むことを意図する。さらに、「ｉｎｃｌｕｄｉｎｇ」、「ｉｎｃｌｕｄｅｓ」、「ｈａｖｉｎｇ」、「ｈａｓ」、「ｗｉｔｈ」、又はその変形については、「詳細な説明」又は「請求項」のいずれかで使用されている限り、「ｃｏｍｐｒｉｓｉｎｇ」という用語と同様に包括的なものである。さらに、特に明記しない限り、第一、第二などの用語の使用は、順序又は重要性を示すものではなく、第一、第二などの用語は、ある要素を別の要素から区別するために使用されるものである。
【０１３３】
別途定義されない限り、本明細書で使用されるすべての用語（技術用語及び科学用語を含む）は、本発明の実施形態が属する当業者によって通常理解されるのと同じ意味を有する。さらに、一般的に使用される辞書で定義されているような用語は、関連技術についての文脈における意味と一致する意味を持つものとして解釈されるべきであり、本明細書で明確に定義されていない限り、理想化された、又は過度に形式的な意味で解釈されるべきではないことを理解されたい。
【０１３４】
開示された様々な実施形態について上に説明されたが、限定ではなく例としてのみ提示されたと理解されるべきである。ここに開示された内容への多くの変更、省略及び／又は追加は、実施形態の精神又は範囲から逸脱することなく、本明細書に開示される実施形態に従って行うことができる。また、実施形態の趣旨及び範囲から逸脱することなく、実施形態の要素と均等物を置き換えることができる。さらに、特定の特徴は、いくつかある実装形態のうちの１つのみに関して開示されているかもしれないが、そういった特徴は、所定又は特定の用途に望まれる又は有利であるかたちで、他の実装形態の一又は複数の特徴と組み合わせてもよい。さらに、特定の状態又は材料を実施形態の教示に適合させるためとして、多くの修正を、実施形態の範囲から逸脱することなく、行ってもよい。
【０１３５】
さらに、ここに記載の要約は、米国特許商標庁及び公衆、一般的に及び特に、特許又は法的な用語又は表現に精通していない当該技術分野の科学者、エンジニア及び実務者が、この技術的開示の性質と本質を一見してすぐに理解判断することができるようにする事を目的としている。この要約は、決して本開示の範囲に関して限定することを意図するものではない。
【０１３６】
したがって、ここに提供されている内容の幅及び範囲は、上記で明示的に説明された実施形態のいずれによっても制限されるべきではない。むしろ、実施形態の範囲は、以下の特許請求の範囲及びそれらの均等物に従って定義されるべきである。
【０１３７】
参考文献
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【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
2021503361.tif 000009
【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３】
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【図４】
2021503361.tif 000014
【図５】
2021503361.tif 000015
【図６Ａ】
2021503361.tif 000016
【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７Ａ】
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【図１７Ｂ】
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【図１７Ｃ】
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【図１７Ｄ】
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【図１８】
2021503361.tif 000039
【図１９】
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【図２０】
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【国際調査報告】
2021503361.tif 000042