(57)【要約】様々なダイスタックと、このダイスタックを形成する方法と、が開示されている。一態様では、第１の半導体ダイ（４０）を、第１の半導体ウェハ（１８５）の第２の半導体ダイ（３５）に取り付けることを含む製造方法が提供される。第２の半導体ダイは、第１の半導体ウェハから単一化され、第１のダイスタックを生成する。第１のダイスタックの第２の半導体ダイは、第２の半導体ウェハ（２０５）の第３の半導体ダイ（３０）に取り付けられる。第３の半導体ダイは、第２の半導体ウェハから単一化されて、第２のダイスタックを生成する。第２のダイスタックは、第３の半導体ウェハ（２２５）の第４の半導体ダイ（２５）に取り付けられる。【選択図】図１
2021520071.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体ダイ（４０）を、第１の半導体ウェハ（１８５）の第２の半導体ダイ（３５）に取り付けることと、
前記第２の半導体ダイを前記第１の半導体ウェハから単一化して、第１のダイスタックを生成することと、
前記第１のダイスタックの前記第２の半導体ダイを、第２の半導体ウェハ（２０５）の第３の半導体ダイ（３０）に取り付けることと、
前記第３の半導体ダイを前記第２の半導体ウェハから単一化して、第２のダイスタックを生成することと、
前記第２のダイスタックを、第３の半導体ウェハ（２２５）の第４の半導体ダイ（２５）に取り付けることと、を含む、
製造方法。
【請求項２】
第１のダミーコンポーネント（１１０）を、前記第２のダイスタックの第１の側部に隣接する前記第３の半導体ウェハに取り付け、第２のダミーコンポーネント（１１５）を、前記第１の側部とは反対側の前記第２のダイスタックの第２の側部に隣接する前記第３の半導体ウェハに取り付けることを含む、
請求項１の方法。
【請求項３】
前記第４の半導体ダイを前記第３の半導体ウェハから単一化して、第３のダイスタックを生成することを含む、
請求項１の方法。
【請求項４】
前記第１の半導体ウェハを第１のキャリアウェハ（２００）に取り付けること、及び、前記第１の半導体ダイを前記第２の半導体ダイ上に取り付ける前に、前記第２の半導体ダイの複数のダイ貫通ビア（１５５）を露出させることを含む、請求項１に記載の方法。
【請求項５】
前記第２の半導体ウェハを第２のキャリアウェハ（２２０）に取り付けることと、前記第２の半導体ダイを前記第３の半導体ダイに取り付ける前に、前記第３の半導体ダイの複数のダイ貫通ビア（１５０）を露出させることと、を含む、
請求項４の方法。
【請求項６】
前記第１の半導体ダイと前記第２の半導体ダイとの間に複数の相互接続部（８５）を形成することを含む、
請求項１の方法。
【請求項７】
前記第１の半導体ダイを前記第２の半導体ダイに取り付けることは、前記第１の半導体ダイと前記第２の半導体ダイとの間に、第１のガラス層（１７５）及び第２のガラス層（１８０）を有する絶縁ボンディング層を形成することと、前記第１の半導体ダイと前記第２の半導体ダイとを接合することと、前記第１のガラス層を前記第２のガラス層に接合し、前記第１の半導体ダイの導電体構造と前記第２の半導体ダイの導電体構造とを冶金学的に接合するためにアニーリングすることと、を含む、
請求項１の方法。
【請求項８】
成形材料（１３０）を成形して、前記第２のダイスタックを少なくとも部分的に包むことを含む、
請求項１の方法。
【請求項９】
前記第４の半導体ダイは、前記第３の半導体ダイに面する第１の側部と、前記第１の側部とは反対側の別の側部と、を有しており、複数のＩ／Ｏ（１４０）を前記別の側部に形成することを含む、
請求項１の方法。
【請求項１０】
第１の半導体ウェハ（１８５）を第１のキャリアウェハ（２００）に取り付けることと、
前記第１の半導体ウェハの第１の半導体ダイ（３５）の複数のダイ貫通ビア（１５５）を露出させることと、
前記ダイ貫通ビアを露出させた後に第２の半導体ダイ（４０）を前記第１の半導体ダイに取り付けることと、
前記第１の半導体ダイを前記第１の半導体ウェハから単一化して、第１のダイスタックを生成することと、
第２の半導体ウェハ（２０５）を第２のキャリアウェハ（２２０）に取り付けることと、
前記第２の半導体ウェハの第３の半導体ダイ（２０５）の複数のダイ貫通ビア（１５０）を露出させることと、
前記第３の半導体ダイの前記ダイ貫通ビアを露出させた後に、前記第１のダイスタックの前記第１の半導体ダイを前記第３の半導体ダイに取り付けることと、
前記第３の半導体ダイを前記第２の半導体ウェハから単一化して、第２のダイスタックを生成することと、
前記第２のダイスタックを第３の半導体ウェハ（２２５）の第４の半導体ダイ（２５）に取り付けることと、を含む、
製造方法。
【請求項１１】
第１のダミーコンポーネント（１１０）を、前記第２のダイスタックの第１の側部に隣接する前記第３の半導体ウェハに取り付け、第２のダミーコンポーネント（１１５）を、前記第１の側部とは反対側の前記第２のダイスタックの第２の側部に隣接する前記第３の半導体ウェハに取り付けることを含む、
請求項１０の方法。
【請求項１２】
前記第４の半導体ダイを前記第３の半導体ウェハから単一化して、第３のダイスタックを生成することを含む、
請求項１０の方法。
【請求項１３】
前記第２のダイスタックの各ダイ間に複数の相互接続部（７５）を形成することを含む、
請求項１０の方法。
【請求項１４】
前記第２の半導体ダイを前記第１の半導体ダイに取り付けることは、前記第１の半導体ダイと前記第２の半導体ダイとの間に、第１のガラス層（１７５）及び第２のガラス層（１８０）を有する絶縁ボンディング層を形成することと、前記第１の半導体ダイと前記第２の半導体ダイとを接合することと、前記第１のガラス層を前記第２のガラス層に接合するためにアニーリングすることと、を含む、
請求項１０の方法。
【請求項１５】
成形材料（１３０）を成形して、前記第２のダイスタックを少なくとも部分的に包むことを含む、
請求項１０の方法。
【請求項１６】
前記第１の半導体ダイは、前記第２の半導体ダイに面する第１の側部と、前記第１の側部とは反対側の別の側部と、を有しており、複数のＩ／Ｏ（１４０）を前記別の側部に形成することを含む、
請求項１０の方法。
【請求項１７】
第１の半導体ダイ（２０）と、
前記第１の半導体ダイ上に配置された複数の半導体ダイのスタック（１５）であって、前記複数の半導体ダイのスタックのうち２つの隣接する半導体ダイの各々が、複数の相互接続部によって電気的に接続されている、複数の半導体ダイのスタック（１５）と、
前記半導体ダイのスタックの第１の側部の反対側に配置された第１のダミーコンポーネント（１１０）であって、第１のギャップによって前記複数の半導体ダイのスタックから分離されている第１のダミーコンポーネント（１１０）と、前記複数の半導体ダイのスタックの第２の側部の反対側に配置された第２のダミーコンポーネント（１１５）であって、第２のギャップによって前記複数の半導体ダイのスタックから分離されている第２のダミーコンポーネント（１１５）と、
前記第１のギャップ及び前記第２のギャップに配置され、前記複数の半導体ダイのスタックを少なくとも部分的に包む成形材料（１３０）と、を備える、
半導体ダイデバイス。
【請求項１８】
前記複数の半導体ダイのスタックのうち２つの隣接する半導体ダイの各々は、絶縁ボンディング層によって物理的に接続されており、前記絶縁ボンディング層は、第１の絶縁層と、前記第１の絶縁層に接合された第２の絶縁層と、を含む、
請求項１７の半導体ダイデバイス。
【請求項１９】
前記相互接続部は、バンプレス相互接続部を含む、
請求項１８の半導体ダイデバイス。
【請求項２０】
前記第１の半導体ダイは、前記複数の半導体ダイのスタックのうち最も下部の半導体ダイに面する第１の側部と、前記第１の側部とは反対側の別の側部と、を有しており、前記別の側部に複数のＩ／Ｏ（１４０）を有する、
請求項１７の半導体ダイデバイス。
【発明の詳細な説明】
【背景技術】
【０００１】
現在の集積回路の多くは、共通のウェハ上に複数のダイとして形成されている。ダイ上に回路を形成するための基本的なプロセスステップが完了した後に、ウェハから個々のダイが単一化される。次に、単一化されたダイは、通常、回路基板等の構造に取り付けられるか、何等かの形のエンクロージャにパッケージングされる。
【０００２】
頻繁に使用されるパッケージの１つは、ダイが取り付けられた基板で構成されている。基板の上面には、電気的相互接続部が含まれている。ダイは、複数のボンドパッドを伴って製造されている。オーミック接触を確立するために、ダイのボンドパッドと基板の相互接続部との間にはんだ接合の集合が設けられている。ダイが基板に取り付けられた後に、ダイを覆うために蓋が基板に取り付けられる。マイクロプロセッサ等の一部の従来の集積回路は、デバイスのシャットダウン又は損傷を避けるために外に伝達する必要のあるかなりの量の熱を生成する。蓋は、保護カバーと伝熱経路との両方として機能する。
【０００３】
スタックされたダイの配置には、１つ以上の半導体ダイをベース半導体チップ上に配置又はスタックすることが含まれる。いくつかの従来の変形例では、ベース半導体ダイは、マイクロプロセッサ等の高放熱デバイスである。スタックされたダイは、メモリデバイスの場合がある。典型的な従来の製造プロセスでは、ダイは、ベースダイ上に、一度に１つずつスタックされる。ダイツーダイの電気接続は、バンプ及びスルーチップビアを介して行われる。
【０００４】
本発明の前述及び他の利点は、以下の詳細な説明を読み、以下の図面を参照することによって明らかになるであろう。
【図面の簡単な説明】
【０００５】
【図１】ダイスタックを有する半導体ダイデバイスの例示的な構成の断面図である。
【図２】図１の一部の拡大図である。
【図３】例示的な半導体ウェハの一部の断面図である。
【図４】キャリアウェハ上への半導体ウェハの例示的な取り付けを示す断面図である。
【図５】例示的なウェハ薄型化を示す断面図である。
【図６】半導体ウェハの半導体ダイ上への半導体ダイの例示的な取り付けを示す断面図である。
【図７】単一化されたダイスタックの断面図である。
【図８】別の例示的な半導体ウェハの一部の断面図である。
【図９】別のキャリアウェハ上への半導体ウェハの例示的な取り付けを示す断面図である。
【図１０】例示的なウェハ薄型化を示す断面図である。
【図１１】半導体ウェハの半導体ダイ上へのダイスタックの例示的な取り付けを示す断面図である。
【図１２】別の単一化されたダイのスタックの断面図である。
【図１３】半導体ウェハの半導体ダイ上へのダイスタックの例示的な取り付けを示す断面図である。
【図１４】単一化されたダイのスタックの断面図である。
【図１５】別の例示的な半導体ウェハの一部の断面図である。
【図１６】別のキャリアウェハ上への半導体ウェハの例示的な取り付けを示す断面図である。
【図１７】例示的なウェハ薄型化を示す断面図である。
【図１８】半導体ウェハの半導体ダイ上へのダイスタックの例示的な取り付けを示す断面図である。
【図１９】半導体ウェハのダイ上に取り付けられたダイスタック示す断面図である。
【図２０】例示的なダミーコンポーネントの取り付けを示す断面図である。
【図２１】例示的な成形材料による成形を示す断面図である。
【図２２】例示的なＩ／Ｏマウントを示す断面図である。
【発明を実施するための形態】
【０００６】
異なる図面で同じ符号を使用する場合には、類似又は同一の要素を示す。
【０００７】
従来のダイスタック技術は、スタックの上部のダイまで第１のダイの上部に１つのダイを配置する等してダイを順番に積み重ねている。ダイ貫通ビア（ＴＤＶ：through-die-vias）がダイの電気的接続のために使用される場合、次のダイが取り付けられる前に１つのダイのＴＤＶを露出させるための露出プロセスが必要である。これは、通常、予め単一化されたダイの再構成されたウェハを形成し、次に、再構成されたウェハに露出プロセスを実施することによって、１つの従来のプロセスで行われる。多くの場合、スタック内で現在最上部にあるＴＤＶが露出されている間に、スタックの下のダイに悪影響を与えないようにするために、ギャップ充填プロセスが必要になる。しかし、本明細書に開示の技術は、再構成に頼ることなく、ＴＤＶが露出したダイスタックの形成をウェハレベルで行うことを可能にする。スタック形成中のギャップ充填プロセスは不要である。
【０００８】
本発明の一態様によれば、第１の半導体ダイを、第１の半導体ウェハの第２の半導体ダイに取り付けることを含む製造方法が提供される。第２の半導体ダイは、第１の半導体ウェハから単一化されて、第１のダイスタックを生成する。第１のダイスタックの第２の半導体ダイは、第２の半導体ウェハの第３の半導体ダイに取り付けられる。第３の半導体ダイは、第２の半導体ウェハから単一化されて、第２のダイスタックを生成する。第２のダイスタックは、第３の半導体ウェハの第４の半導体ダイに取り付けられる。
【０００９】
方法は、第１のダミーコンポーネントを、第２のダイスタックの第１の側部に隣接する第３の半導体ウェハに取り付け、第２のダミーコンポーネントを、第１の側部とは反対側の第２のダイスタックの第２の側部に隣接する第３の半導体ウェハに取り付けることを含む。
【００１０】
方法は、第４の半導体ダイを第３の半導体ウェハから単一化して、第３のダイスタックを生成することを含む。
【００１１】
方法は、第１の半導体ウェハを第１のキャリアウェハに取り付けることと、第１の半導体ダイを第２の半導体ダイに取り付ける前に、第２の半導体ダイの複数のダイ貫通ビアを露出させることと、を含む。
【００１２】
方法は、第２の半導体ウェハを第２のキャリアウェハに取り付けることと、第２の半導体ダイを第３の半導体ダイに取り付ける前に、第３の半導体ダイの複数のダイ貫通ビアを露出させることと、を含む。
【００１３】
方法は、第１の半導体ダイと第２の半導体ダイとの間に複数の相互接続部を形成することを含む。
【００１４】
方法では、第１の半導体ダイを第２の半導体ダイに取り付けることは、第１の半導体ダイと第２の半導体ダイとの間に、第１のガラス層及び第２のガラス層を有する絶縁ボンディング層を形成することと、第１の半導体ダイと第２の半導体ダイとを接合（bonding）することと、第１のガラス層を第２のガラス層に接合し、第１の半導体ダイの導電体構造と第２の半導体ダイの導電体構造とを冶金学的に接合するためにアニーリングすることと、を含む。
【００１５】
方法は、成形材料を成形して、第２のダイスタックを少なくとも部分的に包むことを含む。
【００１６】
方法は、第４の半導体ダイは、第３の半導体ダイに面する第１の側部と、第１の側部とは反対側の別の側部と、を有しており、複数のＩ／Ｏを別の側部に形成することを含む。
【００１７】
本発明の別の態様によれば、第１の半導体ウェハを第１のキャリアウェハに取り付けることと、第１の半導体ウェハの第１の半導体ダイの複数のダイ貫通ビアを露出させることと、ダイ貫通ビアを露出させた後に第２の半導体ダイを第１の半導体ダイに取り付けることと、第１の半導体ダイを第１の半導体ウェハから単一化して第１のダイスタックを生成することと、第２の半導体ウェハを第２のキャリアウェハに取り付けることと、第２の半導体ウェハの第３の半導体ダイの複数のダイ貫通ビアを露出させることと、第３の半導体ダイのダイ貫通ビアを露出させた後に第１のダイスタックの第１の半導体ダイを第３の半導体ダイに取り付けることと、第３の半導体ダイを第２の半導体ウェハから単一化して第２のダイスタックを生成することと、第２のダイスタックを第３の半導体ウェハの第４の半導体ダイ上に取り付けることと、を含む、製造方法が提供される。
【００１８】
方法は、第１のダミーコンポーネントを、第２のダイスタックの第１の側部に隣接して第３の半導体ウェハに取り付け、第２のダミーコンポーネントを、第１の側部とは反対側の第２のダイスタックの第２の側部に隣接する第３の半導体ウェハに取り付けることを含む。
【００１９】
方法は、第４の半導体ダイを第３の半導体ウェハから単一化して、第３のダイスタックを生成することを含む。
【００２０】
方法は、第２のダイスタックの各ダイ間に複数の相互接続部を形成することを含む。
【００２１】
方法では、第２の半導体ダイを第１の半導体ダイに取り付けることは、第１の半導体ダイと第２の半導体ダイとの間に、第１のガラス層及び第２のガラス層を有する絶縁ボンディング層を形成することと、第１の半導体ダイと第２の半導体ダイとを接合することと、第１のガラス層を第２のガラス層に接合するためにアニーリングすることと、を含む。
【００２２】
方法は、成形材料を成形して、第２のダイスタックを少なくとも部分的に包むことを含む。
【００２３】
方法は、第１の半導体ダイは、第２の半導体ダイに面する第１の側部と、第１の側部とは反対側の別の側部と、を有しており、複数のＩ／Ｏを別の側部に形成することを含む。
【００２４】
本発明の別の態様によれば、第１の半導体ダイと、第１の半導体ダイ上に配置された複数の半導体ダイのスタックであって、複数の半導体ダイのスタックのうち２つの隣接する半導体ダイの各々が複数の相互接続部によって電気的に接続されている、複数の半導体ダイのスタックと、半導体ダイのスタックの第１の側部の反対側に配置された第１のダミーコンポーネントであって、第１のギャップによって複数の半導体ダイのスタックから分離されている第１のダミーコンポーネントと、複数の半導体ダイのスタックの第２の側部の反対側に配置された第２のダミーコンポーネントであって、第２のギャップによって複数の半導体ダイのスタックから分離されている第２のダミーコンポーネントと、第１のギャップ及び第２のギャップに配置され、複数の半導体ダイのスタックを少なくとも部分的に包む成形材料と、を含む、半導体ダイデバイスが提供される。
【００２５】
半導体ダイデバイスでは、複数の半導体ダイのスタックのうち２つの隣接する半導体ダイの各々は、絶縁ボンディング層によって物理的に接続されており、絶縁ボンディング層は、第１の絶縁層と、第１の絶縁層に接合された第２の絶縁層と、を含む。
【００２６】
半導体ダイデバイスでは、相互接続部は、バンプレス相互接続部（bumpless interconnects）を含む。
【００２７】
本半導体ダイデバイスでは、第１の半導体ダイは、複数の半導体ダイのスタックのうち最も下部の半導体ダイに面する第１の側部と、第１の側部とは反対側の別の側部と、を有しており、当該別の側部に複数のＩ／Ｏを有する。
【００２８】
以下に説明する図面では、２つ以上の図面に同一の要素が現れる場合に概して同じ符号が繰り返される。ここで、図面、特に、例示的な半導体ダイデバイス１０の断面図である図１を参照すると、半導体ダイデバイス１０は、別の半導体ダイ２０に取り付けられた複数の半導体ダイのスタック１５を含む。半導体ダイデバイス１０は、パッケージ基板、システムボード、ドーターボード、回路カード等の回路基板（図示省略）上に取り付けることができる。この例示的な構成のスタック１５は、４つの半導体ダイ２５，３０，３５，４０で構成されているが、勿論、他の数も可能である。半導体ダイ２０，２５，３０，３５，４０の各々は、バックエンドオブライン構造（ＢＥＯＬ）４５，５０，５５，６０，６５を含む。ＢＥＯＬ４５，５０，５５，６０，６５は、半導体ダイ２０，２５，３０，３５，４０の機能と、複数のメタライゼーション及び階層間の誘電体層と、を形成するロジック及び他のデバイスの層で構成されている。半導体ダイスタック１５の半導体ダイ２５，３０，３５，４０は、異なる設置面積（footprints）又はほぼ同じ設置面積を有することができる。図示した構成では、半導体ダイスタック１５の半導体ダイ２５，３０，３５，４０は、連続的に小さくなる設置面積を有することができる。すなわち、半導体ダイ４０は半導体ダイ３５よりも小さく、半導体ダイ３５は半導体ダイ３０よりも小さい等である。
【００２９】
半導体ダイ２５と半導体ダイ２０との間の電気的接続は、複数の相互接続部７０を介して行われる。半導体ダイ３０は、複数の相互接続部７５を介して半導体ダイ２５に電気的に接続されている。さらに、相互接続部８０と相互接続部８５とのセットにより、半導体ダイ３５と半導体ダイ３０との間と、半導体ダイ４０と半導体ダイ３５との間の各々の導電性を確立する。絶縁層９０，９５，１００，１０５の各々は、半導体ダイ２５と半導体ダイ２０との間、半導体ダイ３０と半導体ダイ２５との間、半導体ダイ３５と半導体ダイ３０との間、及び、半導体ダイ４０と半導体ダイ３５との間に配置されている。絶縁層９０，９５，１００，１０５は、以下により詳細に説明するように、単一又は複数の層構造とすることができる。相互接続部７０，７５，８０，８５は、ハイブリッド結合（hybrid bonds）、導電性ピラー、はんだバンプ、はんだマイクロバンプ、又は、他のタイプの相互接続部とすることができる。
【００３０】
半導体ダイ２０，２５，３０，３５，４０は、様々な集積回路の何れかとすることができる。実施例の非網羅的なリストには、マイクロプロセッサ、グラフィックス処理ユニット、これらの両方の態様を組み合わせたアクセラレーテッド処理ユニット、メモリデバイス、特定用途向け集積回路等のプロセッサが含まれる。一構成では、半導体ダイ２０はプロセッサとすることができ、半導体ダイ２５，３０，３５，４０は、ＤＲＡＭ、ＳＲＡＭ等のメモリダイとすることができる。
【００３１】
半導体ダイ２０からの熱伝達を促すために、ダミーコンポーネント１１０，１１５を半導体ダイ２０上に取り付け、接着層１２０，１２５を介して半導体ダイ２０に固定することができる。ダミーコンポーネント１１０，１１５は、シリコン、ゲルマニウム、又は、他のタイプの半導体若しくは誘電材料で構成することができ、半導体ダイ２０及び半導体ダイデバイス１０の他の構成要素から熱を伝えるための伝熱手段として機能する。接着層１２０，１２５は、様々なタイプの有機接着剤、無機接着層、ガラス系接着剤、又は、他の構成でははんだ材料であってもよい。非網羅的なリストには、エポキシ、アルミニウム粒子及び酸化亜鉛が混合されたシリコーンラバー（silicone rubber）等の有機ＴＩＭが含まれる。シリコーンラバー以外の適合する基材、及び、アルミニウム以外の熱伝導性粒子が使用される場合がある。熱グリース、金、白金、銀等がその例である。他の構成では、接着層１２０，１２５を、アルミニウム及びニッケルの層で構成されたナノフォイル（nanofoils）とすることができる。
【００３２】
成形材料１３０は、半導体ダイスタック１５を少なくとも横方向に収容し、半導体ダイスタック１５とダミーコンポーネント１１０，１１５との間に配置されている。例示的な構成では、成形材料１３０の材料は、約１６５℃の成形温度を有することができる。２つの市販の変形例は、Ｓｕｍｉｔｏｍｏ  ＥＭＥ−Ｇ７５０及びＳｕｍｉｔｏｍｏ  ＥＭＥ−Ｇ７６０である。よく知られた圧縮成形技術を使用して成形材料１３０を成形することができる。
【００３３】
ダイ貫通導電性（through die electrical conductivity）は、複数のダイ貫通ビア（ＴＤＶ）によって提供される。例えば、半導体ダイ２０は、相互接続部７０及びＩ／Ｏ１４０に接続された複数のＴＤＶ１３５を含む。ＴＤＶ１３５（及び、ピラー、パッド等の任意の関連する開示の導電体）は、銅、アルミニウム、銀、金、白金、パラジウム等の様々な導電材料で構成することができる。通常、各ＴＤＶ１３５は、ＳｉＯｘ又は他の絶縁体のライナー層（図示省略）、及び、ＴｉＮ又は他のバリア材料のバリア層によって横方向に囲まれている。半導体ダイ２５は、同様に、相互接続部７０と相互接続部７５との間に接続されたＴＤＶ１４５を含む。半導体ダイ３０は、相互接続部７５と相互接続部８０との間を接続するＴＤＶ１５０を含み、半導体ダイ３５は、相互接続部８０と相互接続部８５との間を接続するＴＤＶ１５５を含む。最後に、半導体ダイ４０は、複数のＴＤＶ１６０を含む。このＴＤＶ１６０は、例示的な構成では露出していないが、勿論、本明細書に開示された薄型化／露出プロセスを使用して露出させ、所望であればスタック１５の上部にスタックされたさらに別のダイとの相互接続を促すことができる。Ｉ／Ｏ１４０は、半導体ダイデバイス１０が回路基板又は他のデバイス等の別の構成要素と電気的にインタフェースするのを可能にし、はんだバンプ、ボール又は他のタイプの相互接続構造とすることができる。Ｓｎ−Ａｇ、Ｓｎ−Ａｇ−Ｃｕ等のよく知られた無鉛はんだを、Ｉ／Ｏ１４０、及び、本明細書に開示された他のはんだ構造に使用することができる。
【００３４】
ここで、相互接続部７５及び絶縁層９５の例示的な構成のさらなる詳細を、図２を参照して説明する。図２は、小さな破線の矩形１６５によって囲まれた図１の一部の拡大図であることに留意されたい。以下の詳細な説明は、他の相互接続部７０，８０，８５及び他の絶縁層９０，１００，１０５についても説明するものである。図２に示すように、相互接続部７５の各々は、バンプレス酸化物のハイブリッド結合で構成されている。これに関し、半導体ダイ２５と、半導体ダイ３０のＢＥＯＬ５５と、の間の相互接続部７５は、ＢＥＯＬ５５のボンドパッド１７０と、半導体ダイ２５のボンドパッド１７２と、の間の冶金学的接合で形成されている。ボンドパッド１７０はＴＤＶ１５０に接続されており、ボンドパッド１７２はＴＤＶ１４５に接続されている。さらに、絶縁構造９５は、半導体ダイ２５を半導体ダイ３０に結合し、半導体ダイ３０のＳｉＯｘ等のガラス層１７５と、半導体ダイ２５のシリコン窒酸化物等のガラス層１８０と、で構成されている。ガラス層１７５及びガラス層１８０は、好ましくは、プラズマ化学気相成長（ＰＥＣＶＤ）によって、半導体ダイ２５，３０に堆積されている。ボンドパッド１７０は、ガラス層１７５に配置されており、ボンドパッド１７２は、ガラス層１８０に配置されている。ボンドパッド１７０及びボンドパッド１７２は、アニールプロセスによって冶金学的に接合される。これに関し、半導体ダイ３０は、ガラス層１７５がガラス層１８０上又はそれに非常に近接し、ボンドパッド１７０がボンドパッド１７２上又はそれに非常に近接するように、半導体ダイ２５上に載置されるか他の方法で配置される。その後、アニールプロセスが実施され、ボンドパッド１７０，１７２が一時的に熱膨張し、これらの構造を物理的に接触させ、これらの構造を冶金学的に接合する。この接合は、半導体ダイ２５，３０が冷却され、ボンドパッド１７０，１７２が熱的に収縮した後でさえも存続する。銅は、この金属接合プロセスにおいて良好に機能するが、他の導電体を使用することもできる。ガラス層１７５とガラス層１８０との間には、酸化物／酸窒化物（oxynitride）接合も形成される。例示的なアニールが約３００℃で約３０分〜６０分間実施され、必要な酸窒化物−酸化物の接合、及び、金属−金属の接合が形成される。別の代替例では、２つの隣接するスタックされたダイの各々の導電性ピラーを熱圧着することができる。別の代替的な構成では、指向酸化接合（direction oxide bond）及びＴＳＶ最終接続（TSV last connection）を使用することができる。この技術では、隣接する２つのスタックされたダイの各々の対向する側部は、酸化膜を受ける。その後、酸化膜は、化学機械研磨を使用して平滑化され、次いで、プラズマ処理されて親水性になる。次に、酸化物表面は、ともに配置され、アニールされて接合される。
【００３５】
図１に示す半導体ダイデバイス１０を製造するための例示的なプロセスフローを、図３、図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７、図１８、図１９、図２０、図２１及び図２２を参照して説明する。最初に、図３を参照すると、図３は、半導体ウェハ１８５の一部の断面図である。半導体ウェハ１８５は、半導体ダイ３５に加えて、多数又は数百個の個々の半導体ダイを含むことができる。ここで、半導体ダイ３５は、ダイシングストリート１９０，１９５によって画定され、半導体ウェハ１８５からの最終的な単一化が行われる。勿論、半導体ダイ３５に関連しない追加のダイシングストリートが存在するが、これらは図３に示されていない。ウェハ１８５は、半導体ダイ３５のＢＥＯＬ６０がＴＤＶ１５５とともに完成するポイントまで処理される。しかし、ウェハ１８５は、ＴＤＶ１５５を露出させるために、薄型化処理をさらに行う必要がある。
【００３６】
次に、図４に示すように、ウェハ１８５が、図３に示す向きから反転され、ＢＥＯＬ６０が面した状態でキャリアウェハ２００に取り付けられる。キャリアウェハ２００は、シリコン、様々なガラス又は他のタイプの半導体材料で構成することができる。ウェハ１８５は、キャリアウェハ２００に塗布された接着剤２０２によってキャリアウェハ２００に固定することができる。接着剤２０２は、好ましくは、後にキャリアウェハ２００を除去することができるように反転させることができる、光活性化接着剤又は熱活性化接着剤等の周知の可逆性接着剤である。任意に、化学的及び／又は機械的な除去技術を必要とする接着剤を使用することができる。
【００３７】
次に、図５に示すように、ＴＤＶ１５５を露出させるために、ウェハ１８５に薄型化処理がされる。様々な薄型化／露出プロセスを使用することができる。一構成では、露出プロセスは、好ましくは、ソフト露出（soft reveal）であり、ウェハ１８５及び半導体ダイ３５は、ダイ貫通ビア１５５の上部の直上まで研磨処理（grinding process）され、その後、ダイ貫通ビア１５５の上部を露出させるためにエッチバックされる。次に、堆積プロセスを使用して、（視認できないが、図２に示され、上述されたガラス層１８０等のような）薄いガラス層を確立する。薄いガラス層は、好ましくは、ＰＥＣＶＤを使用して堆積され、次いで、ＣＭＰが行われる。キャリアウェハ２００は、これらの様々な研磨、エッチング、堆積及びＣＭＰ処理を促進する。いわゆる「ハード露出（hard reveal）」技術では、研磨処理を用いてＴＤＶ１５５を露出させ、次いで、少量のウェハ１８５（シリコン等）をエッチバックし、次いで、ＣＶＤにより、薄い酸化物を成長させるか、堆積させるか、薄い窒化シリコンが堆積され、次いで、ダイ貫通ビアの露出を完了させるために、化学機械研磨が行われる。第１の技術は、ハード露出の間に解放され得る銅又は他の金属粒子を遊離させるために、基板の半導体ウェハ１８５を露出することを回避する。
【００３８】
次に、図６に示すように、半導体ダイ４０が、ウェハ１８５の半導体ダイ３５上に取り付けられる。半導体ダイ４０は、半導体ダイ４０のＢＥＯＬ６５及びその露出されていないＴＤＶ１６０を確立するために処理された、形式上は別の半導体ウェハ（図示省略）の一部であった単一化されたデバイスである。相互接続部８５及び絶縁層１０５は、本明細書の別の箇所で図２を参照して開示された技術を使用して、相互接続部７５及び絶縁層９５のために、この時点で製造される。勿論、図２を参照して説明した前述のバンプレスハイブリッド結合プロセスが使用される場合、半導体ダイ４０（又は、この半導体ダイ４０が形式的に一部であったウェハ）上へのガラス層（視認不可能であるが、図２に示し、本明細書の別の箇所で説明したガラス層１７５のようなガラス層）の適用が、取り付けプロセスより先に行われることになる。任意に、相互接続部８５がはんだバンプ、はんだマイクロバンプ又は他のタイプの相互接続部である場合、適切な取り付け及びリフロープロセスがこの段階で実施され、相互接続部８５を確立することになる。
【００３９】
次に、図７に示すように、半導体ダイ３５が、図６に示すキャリアウェハ２００の最初の除去の後にウェハ１８５から単一化され、半導体ダイ３５と半導体ダイ４０との組み合せを生成する。キャリアウェハ２００に関する除去プロセスは、接着剤２０２のタイプに依存する。例として、加熱剥離性、化学剥離性、機械剥離性又はレーザー励起剥離性のものが含まれる。半導体ダイ３５と半導体ダイ４０との組み合わせは、以下により詳細に説明するように、半導体ダイ３０上に配置されるスタック可能な要素である。
【００４０】
次に、半導体ダイ３０の製造を、図８、図９及び図１０を参照して説明する。別の半導体ウェハ２０５は、半導体ダイ３０を含む複数の半導体ダイを含み、半導体ダイ３０は、ＢＥＯＬ５５及びそのＴＤＶ１５０を確立するために、よく知られた技術を使用して処理されている。半導体ウェハ１８５と同様に、ウェハ２０５は、この時点では、ＴＤＶ１５０を露出させるための薄型化プロセスを経ていない。半導体ダイ３０は、ダイシングストリート２１０，２１５、及び、図８では見えない少なくとも２つの他のダイシングストリートによって画定されている。次に、図９に示すように、半導体ウェハ２０５は、図８に示す向きから反転され、ＢＥＯＬ５５がキャリアウェハ２２０に向くように別のキャリアウェハ２２０上に取り付けられる。キャリアウェハ２２０は、シリコン、様々なガラス又は他のタイプの半導体材料で構成することができる。半導体ウェハ２０５は、キャリアウェハ２２０に塗布された接着剤によってキャリアウェハ２２０に固定することができる。この接着剤は、上述した接着剤２０２と同様とすることができ、説明の簡略化のために図示されていない。次に、図１０に示すように、半導体ウェハ２０５を薄型化処理して、半導体ダイ３０のＴＤＶ１５０を露出させる。この露出は、図５を参照して上述した薄型化／露出プロセスによって行うことができる。これで、ウェハ２０５は、半導体ダイ３５と半導体ダイ４０との組み合わせを、半導体ダイ３０上に取り付ける準備がされている。次に、図１１に示すように、半導体ダイ３５と半導体ダイ４０との組み合わせが、ウェハ２０５の半導体ダイ３０上に取り付けられる。取り付けプロセスは、半導体ダイ３５上への半導体ダイ４０の取り付けに関して上述した取り付けプロセスと同様とすることができる。これに関し、相互接続部８０及び絶縁層１００は、図１及び図２に示した相互接続部７５及び絶縁構造９５関連して上述した技術を使用して、この時点で確立される。キャリアウェハ２２０は、本明細書の別の箇所で開示したタイプのように、半導体ウェハ２０５に接着された接着剤（見えない）に適切なプロセスを使用して除去される。次いで、半導体ダイ３０は、ウェハ２０５から単一化され、図１２に示すように、半導体ダイ３０，３５，４０の単一化された組み合わせを生成する。単一化は、機械的鋸引き、レーザー切断又は他の技術によって行うことができる。
【００４１】
次に、図１３に示すように、半導体ダイ３０，３５，４０の組み合わせが半導体ダイ２５上に取り付けられる。この段階では、半導体ダイ２５は、依然として、キャリアウェハ２３０上で上述した半導体ウェハ１８５，２０５と同様に処理された半導体ウェハ２２５の一部であり、これにより、ウェハ２２５は、薄型化プロセスを経て、半導体ダイ２５のＴＤＶ１４５を露出させており、ＢＥＯＬ５０がキャリアウェハ２３０に面している。半導体ダイ３０，３５，４０を半導体ダイ２５に取り付けるプロセスは、上述した半導体ダイ３５，４０の組み合わせを半導体ダイ３０に取り付けるプロセスと同様である。取り付けプロセスの後に、キャリアウェハ２３０が除去され、半導体ダイ２５が半導体ウェハ２２５から単一化され、図１４に示す完成した半導体ダイスタック１５が得られる。半導体ダイ２５，３０，３５，４０で構成された半導体ダイスタック１５は、図１に示す半導体ダイ２０上に取り付けられる準備がされている。
【００４２】
図１５を参照すると、半導体ダイ２０は、最初、半導体ウェハ２３５の一部であり、ダイシングストリート２４０，２４５及び他の２つのこのようなストリート（見えない）によって画定されている。ウェハ２３５は、半導体ダイ２０のＢＥＯＬ４５とＴＤＶ１３５とが製造されるように処理されている。しかし、ウェハ２３５は、ＴＤＶ１３５を露出させるための薄型化処理が未だされていない。次に、図１６に示すように、半導体ウェハ２３５は、図１５の向きから反転され、ＢＥＯＬ４５がキャリアウェハ２５０に面した状態でキャリアウェハ２５０上に取り付けられる。半導体ウェハ２３５は、キャリアウェハ２５０に塗布された接着剤を使用して、キャリアウェハ２５０に固定することができる。この接着剤は、上述した接着剤２０２と同様とすることができ、説明を単純化するために、図示されていない。次に、図１７に示すように、キャリアウェハ２５０が配置された状態で、ウェハ２３５に対して薄型化処理を行って、半導体ダイ２０のＴＤＶ１３５を露出させる。この露出は、図５を参照して開示した薄型化／露出プロセスによって行うことができる。次に、図１８に示すように、半導体ダイスタック１５が、ウェハ２３５の半導体ダイ２０上に取り付けられる。この取り付けプロセスにより、相互接続部７０及び絶縁構造９０が確立される。また、この取り付けプロセスは、上述したハイブリッド結合プロセス、又は、相互接続部７０がハイブリッド結合ではない場合、別のプロセスによって行うことができる。取り付けられたスタック１５は、図１９の半導体ダイ２０上に示されている。次に、図２０に示すように、キャリアウェハ２５０が依然として配置された状態で、ダミーコンポーネント１１０，１１５が、半導体ダイスタック１５の何れかの側部の半導体ウェハ２３５に取り付けられている。ダミーコンポーネント１１０，１１５は、半導体ダイスタック１５に取り付けられるように予め形成することができ、特にこの半導体ダイスタック１５専用とすることができる。しかし、ダミーコンポーネント１１０，１１５が、半導体ダイスタック１５用に確保されたダミーコンポーネントと、半導体ウェハ２３５上の隣接する半導体ダイスタック（見えない）によって使用される他のダミーコンポーネント（見えない）とに分割されるのに十分な大きさである場合には、有効性を達成することができる。むしろ、後続の単一化プロセスの間、ダイシングストリート２４０，２４５は、ダミーコンポーネント１１０，１１５の単一化後の横方向の端部を画定することに留意されたい。
【００４３】
次に、図２１に示すように、キャリアウェハ２５０が配置された状態で、半導体ウェハ２３５が、成形プロセスを経て、成形材料１３０を確立する。この成形プロセスは、ダミーコンポーネント１１０，１１５と平坦な上面を有する成形材料１３０を確立することができる。任意に、成形材料１３０は、ダミーコンポーネント１１０，１１５、さらには、半導体ダイスタック１５の最上部の半導体ダイ４０をカバーすることができ、次いで、後の研磨処理を使用して、成形材料１３０及びダミーコンポーネント１１０，１１５を平坦化することができる。次に、図２２に示すように、Ｉ／Ｏ構造１４０が、形成されるか、他の方法で半導体ダイ２０に取り付けられる。これは、Ｉ／Ｏ構造１４０を確立するために、ピックアンドプレース（pick and place）、及び、リフロー若しくははんだステンシル、又は、他のプロセスを伴うことができる。Ｉ／Ｏ構造１４０を取り付けるか別の方法で形成する前に、図２１に示すキャリアウェハ２５０は、本明細書の別の箇所に開示のキャリアウェハ除去技術を使用して除去される。次に、半導体ダイ２０は、本明細書の別の箇所に開示の技術を使用して、ダイシングストリート２４０，２４５において半導体ウェハ２３５から単一化されて、図１に示す完成した半導体ダイデバイス１０を生成する。
【００４４】
本発明は、様々な変更及び代替形態を受け入れることができるが、特定の実施形態が、図面において例として示されており、本明細書において詳細に説明されている。しかし、本発明が、開示した特定の実施形態に限定されることを意図していないことを理解されたい。むしろ、本発明は、添付の特許請求の範囲によって定義される本発明の趣旨及び範囲内にある全て変更、均等物及び代替物をカバーするものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【手続補正書】
【提出日】令和3年3月15日(2021.3.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の半導体ダイを、第１の半導体ウェハの第２の半導体ダイに取り付けることであって、前記第１の半導体ダイと前記第２の半導体ダイとの間に、第１のガラス層及び第２のガラス層を有する絶縁ボンディング層を形成することと、前記第１の半導体ダイと前記第２の半導体ダイとを接合することと、前記第１のガラス層を前記第２のガラス層に接合し、前記第１の半導体ダイの導電体構造と前記第２の半導体ダイの導電体構造とを冶金学的に接合するために、アニーリングすることと、と、
前記第２の半導体ダイを前記第１の半導体ウェハから単一化して、第１のダイスタックを生成することと、
前記第１のダイスタックの前記第２の半導体ダイを、第２の半導体ウェハの第３の半導体ダイに取り付けることと、
前記第３の半導体ダイを前記第２の半導体ウェハから単一化して、第２のダイスタックを生成することと、
前記第２のダイスタックを、第３の半導体ウェハの第４の半導体ダイに取り付けることと、を含む、
製造方法。
【請求項２】
第１のダミーコンポーネントを、前記第２のダイスタックの第１の側部に隣接する前記第３の半導体ウェハに取り付け、第２のダミーコンポーネントを、前記第１の側部とは反対側の前記第２のダイスタックの第２の側部に隣接する前記第３の半導体ウェハに取り付けることを含む、
請求項１の方法。
【請求項３】
前記第４の半導体ダイを前記第３の半導体ウェハから単一化して、第３のダイスタックを生成することを含む、
請求項１の方法。
【請求項４】
前記第１の半導体ウェハを第１のキャリアウェハに取り付けること、及び、前記第１の半導体ダイを前記第２の半導体ダイ上に取り付ける前に、前記第２の半導体ダイの複数のダイ貫通ビアを露出させることを含む、請求項１に記載の方法。
【請求項５】
前記第２の半導体ウェハを第２のキャリアウェハに取り付けることと、前記第２の半導体ダイを前記第３の半導体ダイに取り付ける前に、前記第３の半導体ダイの複数のダイ貫通ビアを露出させることと、を含む、
請求項４の方法。
【請求項６】
前記第１の半導体ダイの導電体構造と前記第２の半導体ダイの導電体構造とを接合することは、前記第１の半導体ダイと前記第２の半導体ダイとの間に複数の相互接続部を確立する、
請求項１の方法。
【請求項７】
前記第１のダイスタックの前記第２の半導体ダイを前記第３の半導体ダイに取り付けることは、前記第２の半導体ダイと前記第３の半導体ダイとの間に、第１のガラス層及び第２のガラス層を有する第２の絶縁ボンディング層を形成することと、前記第２の半導体ダイと前記第３の半導体ダイとを接合することと、前記第１のガラス層を前記第２のガラス層に接合し、前記第１の半導体ダイの導電体構造と前記第３の半導体ダイの導電体構造とを冶金学的に接合するために、アニーリングすることと、を含む、
請求項１の方法。
【請求項８】
成形材料を成形して、前記第２のダイスタックを少なくとも部分的に包むことを含む、
請求項１の方法。
【請求項９】
前記第４の半導体ダイは、前記第３の半導体ダイに面する第１の側部と、前記第１の側部とは反対側の別の側部と、を有しており、複数のＩ／Ｏを前記別の側部に形成することを含む、
請求項１の方法。
【請求項１０】
成形材料を成形して、前記第１のダイスタック及び前記第２のダイスタックを少なくとも部分的に包むことを含む、
請求項１の方法。
【請求項１１】
前記第１の半導体ダイ、前記第２の半導体ダイ及び前記第３の半導体ダイのうち１つ以上がメモリダイを含み、前記第４の半導体ダイがプロセッサを含む、
請求項１の方法。
【請求項１２】
前記第１の半導体ダイ、前記第２の半導体ダイ、前記第３の半導体ダイ及び前記第４の半導体ダイは、同じ設置面積（footprint）を有する、
請求項１の方法。
【請求項１３】
前記第１の半導体ダイ、前記第２の半導体ダイ、前記第３の半導体ダイ及び前記第４の半導体ダイは、連続的に小さくなる設置面積を有する、
請求項１の方法。
【国際調査報告】
2021520071.tif 000025
2021520071.tif 000026