(57)【要約】極性調整メモリ・セル書き込み操作のための方法、システムおよびデバイスを開示する。メモリ・セルに第１の極性で第１の書き込み電圧を印加することと、書き込み操作の第１の書き込み電圧の印加後にメモリ・セルに第１の極性とは異なる第２の極性を有する書き込み操作の第２の書き込み電圧を印加することとを含む書き込み操作を行うことによって、メモリ・セルに論理状態を書き込むことができる。実施例によっては、メモリ呼出しにわたって異なる電圧極性を有する書き込み操作をメモリ・セルに対して行うことによって、このような書き込み操作を単一の極性の電圧を有する書き込み操作よりも短時間で完了させることを可能にし得る。
2021508907.tif 000002
【特許請求の範囲】
【請求項１】
第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに、第１の極性を有する書き込み操作の第１の書き込み電圧を印加することと、
前記書き込み操作の前記第１の書き込み電圧の印加後に、前記メモリ・セルに、前記第１の極性とは異なる第２の極性を有する前記書き込み操作の第２の書き込み電圧を印加することと
を含む方法。
【請求項２】
前記書き込み操作の前記第１の書き込み電圧の印加の前に、前記メモリ・セルに、前記第２の極性を有する前記書き込み操作の第３の書き込み電圧を印加すること
をさらに含む、請求項１に記載の方法。
【請求項３】
前記書き込み操作の前記第２の書き込み電圧が前記書き込み操作の前記第３の書き込み電圧より低い大きさを有する、請求項２に記載の方法。
【請求項４】
前記書き込み操作の前記第３の書き込み電圧の印加は前記メモリ・セルの相変化物質のアモルファス相の形成を伴い、前記書き込み操作の前記第１の書き込み電圧の印加と前記書き込み操作の前記第２の書き込み電圧の印加とは前記メモリ・セルの前記相変化物質の結晶相の形成を伴う、請求項２に記載の方法。
【請求項５】
前記書き込み操作の前記第１の書き込み電圧の印加は前記メモリ・セルの相変化物質のアモルファス相の形成を伴い、前記書き込み操作の前記第２の書き込み電圧の印加は前記メモリ・セルの前記相変化物質の結晶相の形成を伴う、請求項１に記載の方法。
【請求項６】
前記書き込み操作の前記第１の書き込み電圧の印加は前記メモリ・セルを第１の方向に流れる電流を伴い、前記第２の書き込み電圧の印加は前記メモリ・セルを前記第１の方向とは異なる第２の方向に流れる電流を伴う、請求項１に記載の方法。
【請求項７】
前記第１の極性は前記第２の極性とは逆である、請求項１に記載の方法。
【請求項８】
前記書き込み操作の前記第１の書き込み電圧の印加は、
前記メモリ・セルへの電圧の階段状変化の印加または前記メモリ・セルへの電圧の傾斜状変化の印加
を含む、請求項１に記載の方法。
【請求項９】
前記書き込み操作の前記第２の書き込み電圧の印加後に、前記書き込み操作の前記第２の書き込み電圧とは異なる前記書き込み操作の第４の書き込み電圧を前記メモリ・セルに印加することをさらに含み、前記書き込み操作の前記第４の書き込み電圧は前記第２の極性を有する、
請求項１に記載の方法。
【請求項１０】
前記書き込み操作の前記第２の書き込み電圧は前記メモリ・セルの相変化記憶物質の結晶相の核生成を伴い、前記第４の書き込み電圧は前記メモリ・セルの前記相変化記憶物質の前記結晶相の成長を伴う、請求項９に記載の方法。
【請求項１１】
前記書き込み操作の前記第４の書き込み電圧の印加後に、前記書き込み操作の前記第４の書き込み電圧とは異なる前記書き込み操作の第５の書き込み電圧を前記メモリ・セルに印加することをさらに含み、前記書き込み操作の前記第５の書き込み電圧は前記第２の極性を有する、
請求項９に記載の方法。
【請求項１２】
前記第５の書き込み電圧は前記メモリ・セルの相変化記憶物質の結晶相のセットバックを伴う、請求項１１に記載の方法。
【請求項１３】
前記メモリ・セルはカルコゲナイド物質を含む、請求項１に記載の方法。
【請求項１４】
メモリ・デバイスであって、
メモリ・セルと、
前記メモリ・セルに結合された第１のアクセス線と、
前記メモリ・セルに結合された第２のアクセス線と、
前記第１のアクセス線と前記第２のアクセス線とに結合されたメモリ・コントローラとを含み、
前記メモリ・コントローラは、
前記メモリ・セルに第１の電圧極性を有する書き込み操作の第１の書き込み電圧を印加し、
前記書き込み操作の前記第１の書き込み電圧の印加後に、前記メモリ・セルに、前記第１の電圧極性とは異なる第２の極性を有する前記書き込み操作の第２の書き込み電圧を印加するように動作可能である、
メモリ・デバイス。
【請求項１５】
前記メモリ・コントローラが、
前記書き込み操作の前記第１の書き込み電圧の印加の前に、前記メモリ・セルに、前記第２の極性を有する前記書き込み操作の第３の書き込み電圧を印加するように動作可能である、
請求項１４に記載のメモリ・デバイス。
【請求項１６】
前記書き込み操作の前記第２の書き込み電圧が前記書き込み操作の前記第３の書き込み電圧より低い大きさを有する、請求項１５に記載のメモリ・デバイス。
【請求項１７】
前記メモリ・セルがカルコゲナイド物質を含む、請求項１４に記載のメモリ・デバイス。
【請求項１８】
メモリ・セルを特定することと、
前記メモリ・セルに書き込む論理状態を判断することと、
書き込み操作を使用して前記メモリ・セルに前記論理状態を書き込むこととを含み、
前記書き込み操作は、
前記メモリ・セルに第１の極性を有する第１の書き込み電圧を印加することと、
前記第１の書き込み電圧の印加に少なくとも部分的に基づいて、前記メモリ・セルに前記第１の極性とは異なる第２の極性を有する第２の書き込み電圧を印加することとを含む、
方法。
【請求項１９】
前記第１の書き込み電圧の印加は前記メモリ・セルの一部の第１の物質相の形成を伴い、前記第２の書き込み電圧の印加は前記メモリ・セルの前記一部の第２の物質相の形成を伴う、請求項１８に記載の方法。
【請求項２０】
前記書き込み操作は、
前記第１の書き込み電圧の印加の前に、前記第２の極性を有する第３の書き込み電圧を前記メモリ・セルに印加すること
をさらに含む、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
［クロス・リファレンス］
本特許出願は、２０１７年１２月２８日に出願され、本願の譲受人に譲渡された「Ｐｏｌａｒｉｔｙ−Ｃｏｎｄｉｔｉｏｎｅｄ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｗｒｉｔｅ  Ｏｐｅｒａｔｉｏｎｓ」という名称のＷａｎｇらによる米国特許出願第１５／８５７，１８８号の優先権を主張し、参照によりその全体が本明細書に明示的に組み込まれる。
【０００２】
以下は、一般にはメモリ・セルの論理状態の書き込みに関し、より詳細には、極性調整メモリ・セル書き込み操作に関する。
【背景技術】
【０００３】
メモリ・デバイスは、コンピュータ、無線通信デバイス、カメラ、デジタル・ディスプレイなどの様々な電子デバイスにおいて情報を記憶するために広く使用されている。情報は、メモリ・デバイスの異なる状態をプログラミングすることによって記憶される。例えば、バイナリ・デバイスは、論理１または論理０によって示されることが多い、２つの状態を有する。他のシステムでは、３つ以上の状態が記憶されることがある。記憶された情報にアクセスするために、電子デバイスの構成要素が、メモリ・デバイスに記憶されている状態を読み取りまたはセンスすることができる。情報を記憶するために、電子デバイスの構成要素が、メモリ・デバイスに状態を書き込み、またはプログラムすることができる。
【０００４】
磁気ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナス・ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュ・メモリ、相変化メモリ（ＰＣＭ）などを含む、様々な種類のメモリ・デバイスが存在する。メモリ・デバイスは、揮発性または不揮発性の場合がある。ＰＣＭなどの不揮発性メモリは、記憶された論理状態を外部電源がなくても長期間維持することができる。ＤＲＡＭなどの揮発性メモリは、外部電源によって定期的にリフレッシュされないと時間の経過とともに記憶された状態を失うことがある。
【０００５】
メモリ・デバイスの改良には、考慮すべき事項の中でも特に、メモリ・セル密度の高密度化、読み取り／書き込み速度の高速化、信頼性の向上、データ保持の向上、電力消費の低減、または製造コストの削減が含まれ得る。一部のメモリ・デバイスでは、メモリ・セルに対する書き込み操作を行うために特定の電圧極性が使用されることがある。しかし、メモリ・セル全体が単一の電圧極性からなるメモリ・セルの書き込み操作には、パフォーマンスの限界が伴うことがある。
【図面の簡単な説明】
【０００６】
【図１】本開示の実施例による、極性調整メモリ・セル書き込み操作をサポートするメモリ・アレイの一実施例を示す図である。
【図２】本開示の実施例による、極性調整メモリ・セル書き込み操作をサポートするメモリ・アレイの一実施例を示す図である。
【図３】本開示の実施例による、極性調整メモリ・セル書き込み操作をサポートするタイミング図の例を示す図である。
【図４】本開示の実施例による、極性調整メモリ・セル書き込み操作をサポートするタイミング図の例を示す図である。
【図５】本開示の実施例による、極性調整メモリ・セル書き込み操作をサポートするタイミング図の例を示す図である。
【図６】本開示の実施例による、極性調整メモリ・セル書き込み操作をサポートするデバイスのブロック図を示す図である。
【図７】本開示の実施例による、極性調整メモリ・セル書き込み操作をサポートするメモリ・アレイを含むシステムのブロック図を示す図である。
【図８】本開示の実施例による、極性調整メモリ・セル書き込み操作の方法を示す図である。
【図９】本開示の実施例による、極性調整メモリ・セル書き込み操作の方法を示す図である。
【図１０】本開示の実施例による、極性調整メモリ・セル書き込み操作の方法を示す図である。
【図１１】本開示の実施例による、極性調整メモリ・セル書き込み操作の方法を示す図である。
【図１２】本開示の実施例による、極性調整メモリ・セル書き込み操作の方法を示す図である。
【発明を実施するための形態】
【０００７】
メモリ・セルには、本開示の実施例によるメモリ・セルに異なる極性を有する書き込み電圧を印加することを含む書き込み操作を実行することによって、論理状態を書き込むことができる。メモリ・セルに異なる極性を有する電圧を印加することを含む書き込み操作を行うと、そのメモリ・セルの単一の電圧極性からなる書き込み操作と比較して、メモリ・アレイのパフォーマンスを向上させることができる。例えば、メモリ・セルに１つの電圧を印加すると、メモリ・セルの一部に組成偏析を生じさせることがあり、そのような組成偏析は、論理状態をメモリ・セル（例えば組成偏析が現れるメモリ・セルの部分）に書き込む速度を低下させる可能性がある。メモリ・セルに異なる極性を有する電圧を印加すると、メモリ・セルのその部分におけるこのような組成偏析を防止または低減することができる。したがって、実施例によっては、異なる極性の電圧を有する書き込み操作を行うことは、他の明確な利点もある中でも特に、単一の極性の電圧を有する書き込み操作よりも書き込み操作をより高速に（例えばより短期間で）完了させることを可能にし得る。
【０００８】
一実施例では、方法が、第１のアクセス線と第２のアクセス線とに結合可能なメモリ・セルに書き込み操作を行うことを含み得る。この方法は、メモリ・セルに、第１の極性を有する書き込み操作の第１の書き込み電圧を印加することと、書き込み操作の第１の書き込み電圧の印加後に、メモリ・セルに第１の極性とは異なる第２の極性を有する書き込み操作の第２の書き込み電圧を印加することとを含み得る。実施例によっては、書き込み操作の第１の書き込み電圧の印加は、メモリ・セルを第１の方向に流れる電流を伴い、第２の書き込み電圧の印加は、メモリ・セルを第１の方向とは異なる第２の方向に流れる電流を伴う。実施例によっては、第１の極性は、第２の極性とは逆である。様々な実施例では、書き込み操作の第１の書き込み電圧の印加または書き込み操作の第２の書き込み電圧の印加は、メモリ・セルの電圧の階段状変化、メモリ・セルの電圧の傾斜状変化、またはメモリ・セルの電圧の経時的な他の何らかのプロファイルの印加を含む。
【０００９】
実施例によっては、書き込み操作の第１の書き込み電圧の印加は、メモリ・セルの相変化物質のより不規則な原子配位（例えば、アモルファス相またはよりアモルファスな組成）の形成を伴い、書き込み操作の第２の書き込み電圧の印加は、メモリ・セルの相変化物質のより規則的な原子配位（例えば結晶相またはより結晶質な組成）の形成を伴う。実施例によっては、メモリ・セルは、カルコゲナイド物質などの相変化記憶物質からなるメモリ素子を含み得る。
【００１０】
書き込み操作の実施例によっては、書き込み操作の第１の書き込み電圧の印加の前に、メモリ・セルに書き込み操作の第３の書き込み電圧を印加することを含むことができ、書き込み操作の第３の書き込み電圧は、第２の極性を有する。実施例によっては、書き込み操作の第２の書き込み電圧は、書き込み操作の第３の書き込み電圧よりも小さい大きさを有する。実施例によっては、書き込み操作の第３の書き込み電圧の印加は、メモリ・セルの相変化物質のアモルファス相の形成を伴い、書き込み操作の第１の書き込み電圧の印加と、書き込み操作の第２の書き込み電圧の印加とは、メモリ・セルの相変化物質の結晶相の形成を伴う。
【００１１】
書き込み操作の一部の実施例は、書き込み操作の第２の書き込み電圧の印加後に、書き込み操作の第２の書き込み電圧とは異なる書き込み操作の第４の書き込み電圧をメモリ・セルに印加することを含み得る。書き込み操作の第４の書き込み電圧は、第２の極性を有し得る。実施例によっては、書き込み操作の第２の書き込み電圧は、メモリ・セルの相変化記憶物質の結晶相の核生成を伴い、第４の書き込み電圧はメモリ・セルの相変化記憶物質の結晶相の成長を伴う。実施例によっては、書き込み操作の第４の書き込み電圧の印加後に、書き込み操作の第４の書き込み電圧とは異なる書き込み操作の第５の書き込み電圧をメモリ・セルに印加することをさらに含むことができ、書き込み操作の第５の書き込み電圧は第２の極性を有する。実施例によっては、第５の書き込み電圧の印加はメモリ・セルの相変化記憶物質の結晶相のセットバックを伴い得る。
【００１２】
別の実施例では、方法がメモリ・セルを特定することと、メモリ・セルに書き込む論理状態を判断することと、書き込み操作を使用してメモリ・セルに論理状態を書き込むこととを含み得る。書き込み操作は、メモリ・セルに第１の極性を有する第１の書き込み電圧を印加することと、第１の書き込み電圧の印加に少なくとも部分的に基づいて、第１の極性とは異なる第２の極性を有する第２の書き込み電圧をメモリ・セルに印加することとを含み得る。実施例によっては、第１の書き込み電圧の印加は、メモリ・セルの一部の第１の物質相の形成を伴い、第２の書き込み電圧の印加は、メモリ・セルの上記部分の第２の物質相の形成を伴う。実施例によっては、第１の書き込み電圧の印加の前に第３の書き込み電圧をメモリ・セルに印加することをさらに含むことができ、第３の書き込み電圧は第２の極性を有する。
【００１３】
上記の開示の特徴について、図１および図２に関連して極性調整メモリ・セル書き込み操作をサポートするメモリ・アレイの文脈でさらに説明する。次に、極性調整メモリ・セル書き込み操作をサポートするタイミング図を示す図３ないし図５に関連して、具体的な実施例について説明する。本開示の上記およびその他の特徴について、極性調整メモリ・セル書き込み操作をサポートする装置図、システム図およびフローチャートを示す図６ないし図１２に関連してさらに説明する。
【００１４】
図１に、本開示の様々な実施例による極性調整メモリ・セル書き込み操作をサポートするメモリ・アレイ１００の一実施例を示す。メモリ・アレイ１００は、電子メモリ装置とも呼ぶ場合がある。メモリ・アレイ１００は、異なる論理状態を記憶するようにプログラム可能なメモリ・セル１０５を含む。各メモリ・セル１０５は、２つの論理状態を記憶するようにプログラム可能とすることができ、この２つの状態は論理０と論理１として示すことができる。場合によっては、メモリ・セル１０５は、３つ以上の論理状態を記憶するように構成することもできる。実施例によっては、メモリ・セル１０５は自己選択メモリとすることができる。
【００１５】
実施例によっては、メモリ・セル１０５はプログラム可能論理状態を表す電荷を蓄積（例えばキャパシタに電荷を蓄積）することができる。一実施例では、それぞれ荷電キャパシタと非荷電キャパシタとが２つの論理状態を表すことができる。別の実施例では、それぞれ正荷電キャパシタと負荷電キャパシタとが２つの論理状態を表すことができる。ＤＲＡＭまたはＦｅＲＡＭアーキテクチャはこのような設計を使用することができ、採用されるキャパシタは、絶縁体として線形分極または常誘電電気分極特性を有する誘電物質を含み得る。実施例によっては、強誘電メモリ・セル１０５が非線形分極特性をサポート可能な誘電物質として強誘電物質を有するキャパシタを含み得る。実施例によっては、キャパシタの電荷の異なるレベルが異なる論理状態を表すことができる（例えばそれぞれのメモリ・セル１０５の３つ以上の論理状態をサポートする）。
【００１６】
実施例によっては、メモリ・セル１０５は、異なる論理状態を表す可変および設定可能電気抵抗を有する、メモリ素子、メモリ記憶素子、自己選択メモリ素子、または自己選択メモリ記憶素子と呼ぶことがある物質部分を含み得る。例えば、結晶原子配位またはアモルファス原子配位の形態を取ることができる（例えばメモリ・アレイ１００の周囲動作温度範囲にわたって結晶状態またはアモルファス状態のいずれかを維持することができる）物質は、原子配位に応じて異なる電気抵抗を有することができる。この物質のより結晶質な状態（例えば、単結晶、またはほぼ結晶質の比較的大型の結晶粒子の集合）は、相対的に低い電気抵抗を有することができ、「セット」論理状態と呼ぶこともできる。この物質のよりアモルファスな状態（例えば、完全にアモルファスな状態、またはほぼアモルファスである比較的小型の結晶粒子の何らかの分散）は、相対的に高い電気抵抗を有することができ、「リセット」論理状態と呼ぶこともできる。したがって、このようなメモリ・セル１０５に印加された電圧の結果、メモリ・セル１０５のこの物質部分がより結晶質な状態であるかよりアモルファスな状態であるかに応じて異なる電流が流れ得る。したがって、メモリ・セル１０５への読み取り電圧の印加の結果として生じる電流の大きさを使用して、メモリ・セル１０５によって記憶されている論理状態を判断することができる。
【００１７】
実施例によっては、メモリ素子を、（例えばそれぞれのメモリ・セル１０５の３つ以上の論理状態をサポートする）異なる論理状態を表すことができる中間抵抗を結果として生じさせ得る結晶質領域とアモルファス領域との様々な比率（例えば原子秩序と原子乱れとの異なる度合い）で設定することができる。また、実施例によっては、材料またはメモリ素子が、アモルファス配位と２つの異なる結晶配位などの、３つ以上の原子配位を有することができる。本明細書では、異なる原子配位の電気抵抗に関連して説明するが、メモリ・デバイスは原子配位または原子配位の組み合わせに対応する記憶論理状態を判断するためにメモリ素子の他の何らかの特性を使用してもよい。
【００１８】
場合によっては、よりアモルファスな状態のメモリ素子は閾値電圧を伴うことができ、メモリ素子において閾値電圧を超えると、メモリ素子に電流が流れる。よりアモルファスな状態のメモリ素子に印加された電圧が閾値電圧より低い場合、メモリ素子には電流が流れることができない。場合によっては、より結晶質な状態のメモリ素子は閾値電圧を伴わず（例えば、閾値電圧ゼロを伴い得る）、メモリ素子が非ゼロ電圧であることに応答してメモリ素子を電流が流れることができる。場合によっては、よりアモルファスな状態とより結晶質な状態の両方の物質が閾値電圧を伴い得る。例えば、自己選択メモリは、（異なる組成分布により）プログラムされた異なる状態間でのメモリ・セルの閾値電圧の差を拡大させ得る。以下で詳述するように、このようなメモリ素子を有するメモリ・セル１０５の論理状態は、メモリ素子を特定の原子配位または原子配位の組み合わせの形成を支援する温度プロファイルまで経時的に加熱することによって設定することができる。
【００１９】
メモリ・アレイ１００は、２次元（２Ｄ）メモリ層（例えば「階層」）が上下に重なり合って形成された３次元（３Ｄ）メモリ・アレイとすることができる。このような層の配置は、２Ｄアレイと比較して１つのダイ上または基板上に形成可能なメモリ・セル１０５の数を増加させることができ、それによって、製造コストを削減することができるか、またはメモリ・アレイのパフォーマンスを向上させることができるか、あるいはその両方が可能になる。図１に示す実施例によると、メモリ・アレイ１００はメモリ・セル１０５の２つの階層を含み、したがって、３Ｄメモリ・アレイとみなすことができる。本開示による他の実施例またはメモリ・アレイ１００は、単一の層または３層以上の層を有してもよい。実施例によっては、メモリ・セル１０５が階層間で互いにほぼ位置合わせされてメモリ・セル・スタック１４５を形成することができるように、各階層が位置合わせまたは位置決めされてもよい。
【００２０】
メモリ・アレイ１００のこの実施例では、メモリ・セル１０５の各行が複数の第１のアクセス線１１０（例えばワード線）のうちの１つに接続され、メモリ・セル１０５の各列が第２の複数のアクセス線１１５（例えばビット線）のうちの１つに接続される。アクセス線１１０および１１５は、アクセス線のアレイを形成するように互いにほぼ直角とすることができる。図１に示すように、メモリ・セル・スタック１４５の２つのメモリ・セル１０５は、別々のアクセス線１１０によってアクセスすることができ、共通のアクセス線１１５を共用することができる。すなわち、アクセス線１１５を、上層メモリ・セル１０５−ａの下部電極と下層メモリ・セル１０５−ｂの上部電極とに結合（例えば電子的に連通させる）することができる。他の構成も可能である。例えば、第３の層がアクセス線１１０を下部層と共用してもよい。
【００２１】
一般に、アクセス線１１０とアクセス線１１５との交差点に１つのメモリ・セル１０５を配置する（例えば間に結合する）ことができる。この交差点を、メモリ・セル１０５のアドレスと呼ぶことがある。目標メモリ・セル１０５は、通電されたアクセス線１１０と通電されたアクセス線１１５との交差点に位置するメモリ・セル１０５とすることができる。言い換えると、アクセス線１１０とアクセス線１１５との交差点にあるメモリ・セル１０５に読み取りまたは書き込みを行うために、アクセス線１１０とアクセス線１１５とを通電またはその他の方法で選択することができる。同じアクセス線１１０または１１５と電子的に連通する（例えば接続されている）他のメモリ・セル１０５を、非目標メモリ・セル１０５と呼ぶことがある。
【００２２】
実施例によっては、メモリ・セル１０５とアクセス線１１０とに（例えばその間に）、またはメモリ・セル１０５とアクセス線１１５とに（例えばその間に）、電極を結合することができる。電極という用語は、構成要素間の導体またはその他の電気的インターフェースを指すことがあり、場合によっては、メモリ・セル１０５との電気接点として採用することができる。電極は、メモリ・アレイ１００の素子間または構成要素間に導電経路を設けるトレース、配線、導線、導電層、導電パッドなどとすることができる。
【００２３】
アクセス線１１０および１１５をアクティブにするかまたはその他の方法で選択することによって、メモリ・セル１０５に対して読み取りおよび書き込みなどの操作を行うことができる。ワード線、ビット線、ディジット線、またはこれらに類する表現は、理解または作用を損なわずに互いに置き換えて使用可能である。アクセス線１１０またはアクセス線１１５をアクティブにすることまたは選択することは、それぞれのアクセス線に電圧を印加することを含み得る。アクセス線１１０およびアクセス線１１５は、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）など）、金属合金、炭素、導電性にドープされた半導体、またはその他の導電物質、合金、化合物などの導電物質からなり得る。
【００２４】
アーキテクチャによっては、セルの論理記憶部（例えばキャパシタまたは抵抗変化型メモリ素子）は、選択構成要素によってアクセス線から電気的に分離することができる。例えば、アクセス線１１０は、そのような選択構成要素（例えばメモリ・セル１０５の選択構成要素）に接続可能であり、制御することができる。実施例によっては、選択構成要素はトランジスタとすることができ、アクセス線１１０は、トランジスタのゲートに接続することができる。したがって、アクセス線１１０をアクティブにすることによって、メモリ・セル１０５の論理記憶部とそれに対応するアクセス線１１５との間に電気接続または閉回路を生じさせることができる。次に、メモリ・セル１０５の読み取りまたは書き込みのためにアクセス線１１５にアクセスすることができる。メモリ・セル１０５を選択した後、その結果の信号を使用して、メモリ・セル１０５によって記憶されている論理状態を判断することができる。例えば、メモリ・セル１０５に電圧を印加することができ、その結果の電流を使用して、メモリ・セル１０５の相変化物質の原子配位（例えば抵抗状態）を識別することができる。場合によっては、第１の論理状態が、無電流または無視可能な微小電流に対応してよく、第２の論理状態が、何らかの有限の電流に対応してもよい。
【００２５】
メモリ・セル１０５へのアクセスは、行デコーダ１２０と列デコーダ１３０とによって制御することができる。例えば、行デコーダ１２０は、メモリ・コントローラ１４０から行アドレスを受信することができ、受信した行アドレスに基づいて適切なアクセス線１１０をアクティブにするかまたはその他の方法で選択することができる。同様に、列デコーダ１３０が、メモリ・コントローラ１４０から列アドレスを受信し、適切なアクセス線１１５をアクティブにするかまたはその他の方法で選択することができる。
【００２６】
メモリ・コントローラ１４０は、様々な構成要素（例えば、行デコーダ１２０、列デコーダ１３０およびセンス構成要素１２５）を介して、メモリ・セル１０５の操作（例えば、読み取り操作、書き込み操作、再書き込み操作、リフレッシュ操作、または放電操作）を制御することができる。場合によっては、行デコーダ１２０、列デコーダ１３０、およびセンス構成要素１２５のうちの１つまたは複数が、メモリ・コントローラ１４０と同一の場所にあってもよい。メモリ・コントローラ１４０は、所望のアクセス線１１０とアクセス線１１５とをアクティブにするために、行アドレス信号と列アドレス信号とを生成することができる。メモリ・コントローラ１４０は、メモリ・アレイ１００の動作中に使用される様々な電圧または電流も生成または制御することができる。例えば、メモリ・コントローラ１４０は、１つまたは複数のメモリ・セル１０５にアクセスした後、アクセス線１１０またはアクセス線１１５に放電電圧を印加することができる。
【００２７】
一般に、本開示による印加電圧、電流または電荷の振幅、形状または存続期間は調整または変更可能であり、メモリ・アレイ１００の操作において、記載されている様々な操作ごとに異なり得る。また、メモリ・アレイ１００内の１つ、複数またはすべてのメモリ・セル１０５が同時にアクセスすることができる。例えば、すべてのメモリ・セル１０５またはメモリ・セル１０５のグループが単一の論理状態に設定されるリセット操作時に、メモリ・アレイ１００の複数またはすべてのメモリ・セル１０５にアクセスすることができる。
【００２８】
メモリ・セル１０５の記憶された状態を判断するためにメモリ・セル１０５がアクセスされると、メモリ・セル１０５をセンス構成要素１２５によって読み取る（例えばセンスする）ことができる。例えば、メモリ・セル１０５にアクセス後、メモリ・セル１０５の論理記憶部が放電するか、またはその他の方法によりそれに対応するアクセス線１１５を介して電流を流れさせることができる。このような電流は、メモリ・アレイ１００の１つまたは複数の電圧源（図示せず）からメモリ・セル１０５にバイアスをかけるかまたは電圧を印加することによって生じさせることができ、このような電圧源はセンス構成要素１２５、メモリ・コントローラ１４０、または他の何らかの構成要素（例えばバイアス構成要素）の一部とすることができる。実施例によっては、メモリ・セル１０５の放電によって、アクセス線１１５の電圧に変化を生じさせることができ、メモリ・セル１０５の記憶された状態を判断するためにそれをセンス構成要素１２５が基準電圧と比較することができる。実施例によっては、（例えば対応するアクセス線１１０とアクセス線１１５とを使用して）メモリ・セル１０５に電圧を印加することができ、その結果の電流の存在は、印加電圧と、メモリ・セル１０５のメモリ素子の抵抗状態とに依存し得る。
【００２９】
場合によっては、メモリ・セル１０５を読み取るときに、複数の電圧（例えば読み取り操作の複数の電圧）を印加することができる。例えば、印加された読み取り電圧の結果、電流が流れなかった場合、センス構成要素１２５によって電流が検出されるまで他の読み取り電圧を印加することができる。電流の流れを生じさせた読み取り電圧を判定することによって、メモリ・セル１０５の記憶論理状態を判断することができる。場合によっては、センス構成要素１２５によって電流の流れが検出されるまで、読み取り電圧の大きさを徐々に上昇させてもよい。他の場合には、電流が検出されるまで、所定の読み取り電圧を順次に印加してもよい。同様に、メモリ・セル１０５に読み取り電流を印加することができ、読み取り電流を生じさせるための電圧の大きさはメモリ・セル１０５の電気抵抗または合計閾値電圧に依存し得る。
【００３０】
センス構成要素１２５は、読み取り信号の差（例えば、メモリ・アレイ１００の構成要素間で共用される読み取り電圧、読み取り電流または読み取り電荷）を検出し、増幅するために、様々なトランジスタまたは増幅器を含むことができ、これを実施例によってはラッチと呼ぶことがある。センス構成要素１２５は、読み取り操作に応答してメモリ・セル１０５を流れる電流または電荷をセンスし、メモリ・セル１０５によって記憶されている論理状態を示す出力信号を出力するように構成可能である。センス構成要素１２５は、メモリ・アレイ１００を含むメモリ・デバイスに組み込むことができる。例えば、センス構成要素１２５は、メモリ・アレイ１００に結合可能なメモリの他の読み取りおよび書き込み回路、デコーディング回路、またはレジスタ回路とともに組み込むことができる。実施例によっては、メモリ・セル１０５の検出された論理状態は、列デコーダ１３０を介して出力１３５として出力することができる。実施例によっては、センス構成要素１２５は列デコーダ１３０または行デコーダ１２０の一部であってもよい。実施例によっては、センス構成要素１２５は、列デコーダ１３０または行デコーダ１２０と接続されるかまたはその他の方法で電子的に連通していてもよい。
【００３１】
実施例によっては、第１の論理状態（例えば、より結晶質の原子配位に伴うセット状態）を記憶するメモリ素子を有するメモリ・セル１０５に読み取りパルス（例えば読み取り電圧）が印加され、その読み取りパルスがメモリ・セル１０５の閾値電圧を超えるため、メモリ・セルは電流を通す。したがって、これに応答して、またはこれに基づいて、センス構成要素１２５は記憶されている論理状態の判断の一端としてメモリ・セル１０５を流れる電流を検出することができる。メモリ素子が第１の論理状態を記憶しているメモリ・セル１０５への読み取りパルスの印加の前または後に起こり得る、第２の論理状態（例えば、よりアモルファスな原子配位に伴うリセット状態）を記憶するメモリ素子を有するメモリ・セル１０５に読み取りパルスの印加が行われると、その読み取りパルスがメモリ・セルの閾値電圧を超えないため、メモリ・セルは電流を通すことができない。したがって、センス構成要素１２５は、記憶された論理状態の判断の一端としてメモリ・セル１０５の電流をほとんどまたはまったく検出することができない。
【００３２】
実施例によっては、メモリ・セル１０５によって記憶されている論理状態をセンスするために閾値電流を定義することができる。閾値電流は、メモリ・セル１０５が読み取りパルスに応答して閾値に達しない場合にメモリ・セル１０５を流れることができる電流を上回るが、メモリ・セル１０５が読み取りパルスに応答して閾値を超えるとメモリ・セル１０５を流れると見込まれる電流以下に設定することができる。例えば、閾値電流は、関連付けられたアクセス線１１０または１１５の漏れ電流よりも高くすることができる。実施例によっては、メモリ・セル１０５によって記憶されている論理状態は、読み取りパルスによって駆動された電流の結果として生じる（例えばシャント抵抗の）電圧に基づいて判断することができる。例えば、結果の電圧を基準電圧と比較してもよく、基準電圧よりも低い結果の電圧が第１の論理状態に対応し、基準電圧よりも高い結果の電圧が第２の論理状態に対応してもよい。
【００３３】
メモリ・アーキテクチャによっては、メモリ・セル１０５にアクセスすると、記憶されている論理状態を劣化させるかまたは破壊する可能性があり、メモリ・セル１０５に元の論理状態を戻すように再書き込みまたはリフレッシュ操作が行われることがある。例えば、ＤＲＡＭまたはＦｅＲＡＭでは、メモリ・セル１０５のキャパシタが、センス操作時に部分的にまたは完全に放電され、それによって記憶論理状態を破損させることがある。例えば、ＰＣＭでは、センス操作がメモリ・セル１０５の原子配位に変化を生じさせ、それによってメモリ・セル１０５の抵抗状態を変化させることがある。したがって、実施例によっては、メモリ・セル１０５に記憶されている論理状態をアクセス操作後に再書き込みしてもよい。また、単一のアクセス線１１０または１１５をアクティブにすると、その結果としてそのアクセス線１１０または１１５に結合されているすべてのメモリ・セル１０５が放電することがある。したがって、アクセス操作のアクセス線１１０または１１５に結合されている一部または全部のメモリ・セル１０５（例えば、アクセスされた行のすべてのセルまたはアクセスされた列のすべてのセル）を、アクセス操作後に再書き込みしてもよい。
【００３４】
実施例によっては、メモリ・セル１０５の読み取りは非破壊的な場合がある。すなわち、メモリ・セル１０５が読み取られた後でメモリ・セル１０５の論理状態を再書き込みしなくてもよい。例えば、ＰＣＭなどの不揮発性メモリでは、メモリ・セル１０５にアクセスしても論理状態を破壊せず、したがって、メモリ・セル１０５はアクセス後の再書き込みを必要としない場合がある。しかし、様々な実施例では、アクセス操作がない場合に、メモリ・セル１０５の論理状態のリフレッシュが必要な場合も不要な場合もあり得る。例えば、記憶論理状態を維持するために、適切な書き込みパルスまたはリフレッシュ・パルスを印加することによって、メモリ・セル１０５によって記憶されている論理状態が周期的にリフレッシュされてもよい。メモリ・セル１０５のリフレッシュにより、電荷漏洩またはメモリ素子の原子配位の経時的変化による読み取り阻害エラーまたは論理状態破損を低減するかまたはなくすことができる。
【００３５】
メモリ・セル１０５は、該当するアクセス線（例えばアクセス線１１０およびアクセス線１１５）をアクティブにするかまたはその他の方法で選択することによって、論理状態を書き込むことができる。言い換えると、メモリ・セル１０５に対応するアクセス線１１０および１１５を介した書き込み操作により、メモリ・セル１０５に論理値を記憶することができる。メモリ・セル１０５に書き込まれるデータを列デコーダ１３０または行デコーダ１２０が（例えば入力／出力１３５を介して）受け付けることができる。ＰＣＭの場合、メモリ・セル１０５のメモリ素子に電流を通してメモリ素子を加熱することによってメモリ・セル１０５に書き込むことができる。メモリ・セル１０５に電流を印加するために使用される電圧は、メモリ素子の様々な閾値電圧と、場合によっては選択構成要素に付随する閾値電圧とに依存し得る。
【００３６】
場合によっては、メモリ・セル１０５に論理状態を書き込むときに複数の電圧を印加することができる。例えば、異なる論理状態に関連付けられた異なる原子配位を有するメモリ素子に書き込む場合、メモリ・セルを流れる関係する電流によって生じる加熱が１つの原子配位から別の原子配位への遷移を生じさせるように、書き込み電圧を印加することができる。一実施例では、より結晶質な原子配位を伴う論理状態を書き込むために、書き込み操作の第１の書き込み電圧が、まず不規則な原子配位の形成を伴い（例えば、材料を比較的ランダムな、場合によっては不安定な原子分布に全体的に「溶融させる」のに十分に高い温度を与える）、書き込み操作の第２の書き込み電圧が、より結晶質な原子配位の形成を伴う（例えば、相対的に規則的な原子配位の安定した形態の核生成と成長とを支援する相対的に中程度の温度を与える）ことができる。
【００３７】
自己選択メモリ素子を有するメモリ・セル１０５をプログラムするために、異なる極性のプログラミング・パルス（例えば、書き込みパルス、書き込み信号、書き込み電流、または書き込み電圧）をメモリ・セル１０５に印加することができる。例えば、論理１状態をプログラムするために、第１の極性を有する電圧をメモリ・セル１０５に印加することができ、論理０状態をプログラムするために第２の極性（例えば異なる極性）を有する電圧をメモリ・セル１０５に印加することができる。場合によっては、第１の極性と第２の極性とは、メモリ・セル１０５の互いに逆の極性とすることができる。
【００３８】
実施例によっては、メモリ・セル１０５（例えば、自己選択メモリ記憶素子を有するメモリ・セル）の閾値電圧は、メモリ・セル１０５を特定の論理状態にプログラム（例えば書き込み）するために使用される極性に依存し得る。例えば、メモリ・セル１０５をメモリ・セル１０５の電圧でプログラムする場合、メモリ・セル１０５内の元素が印加された電圧の極性の方向に沿って分離し、組成偏析（イオン移動）を生じさせることがある。イオンは、極性および組成に応じてメモリ・セル１０５の特定の電極に向かって移動し得る。例えば、自己選択メモリ素子を有するメモリ・セル１０５では、一部のイオンがメモリ・セル１０５の負電極に向かって移動し得る。自己選択メモリ素子を有するメモリ・セル１０５の一実施例では、自己選択メモリ素子の一部におけるセレン・イオンとヒ素イオンの込み合いが、メモリ・セル１０５の導電特性、したがって閾値電圧に影響を及ぼす可能性がある。
【００３９】
自己選択メモリ記憶素子を有するメモリ・セル１０５を読み取るには、メモリ・セルに電圧を印加することができ、その結果の電流、または、電流が流れ始める閾値電圧が、特定の論理状態を表すことができる。実施例によっては、メモリ・セル１０５の読み取りは、どの電極に向かってイオンが移動したかをセンスすることをサポートすることができる。例えば、１つの極性でプログラムされた自己選択メモリ素子を有するメモリ・セル１０５は、特定の抵抗特性、したがって１つの閾値電圧を有し得る。自己選択メモリ素子を有する同じメモリ・セルを、そのセルの異なる抵抗特性、したがって異なる閾値電圧となり得る異なる極性でプログラムすることができる。
【００４０】
関連付けられたアクセス線１１０またはアクセス線１１５のうちの一方または両方に書き込み電圧を印加することによって、メモリ・セル１０５に論理状態を書き込むことができる。例えば、メモリ・セル１０５に第１の極性（例えば正極性）を有する書き込み電圧を印加することによって、メモリ・セル１０５に論理状態を書き込むことができる。正極性を有する書き込み電圧を印加するために、第１の電圧（例えば正電圧）を関連付けられたアクセス線１１５に印加することができ、関連付けられたアクセス線１１０は接地されるか、またはその他の方法で相対的により低い電圧または負電圧を有し得る。他の実施例では、メモリ・セル１０５に負極性などの異なる極性を有する書き込み電圧を印加することによって、メモリ・セル１０５に論理状態を書き込むことができる。負極性の書き込み電圧を印加するために、第２の電圧（例えば正電圧）をアクセス線１１０に印加することができ、アクセス線１１５は接地されるかまたはその他の方法で相対的により低い電圧または負電圧を有し得る。メモリ・セル１０５の書き込み後、メモリ・セル１０５の記憶された状態を読み取るために後続の読み取り電圧を印加することができる。
【００４１】
本開示の実施例によると、書き込み操作はメモリ・セル１０５にわたり異なる電圧極性を有する異なる部分に分割することができる。実施例によっては、メモリ・セル１０５に第１の極性を有する第１の書き込み電圧（例えば第１の書き込み信号部）を印加することと、メモリ・セル１０５に第２の極性（例えば逆極性などの第１の極性とは異なる極性）を有する第２の書き込み電圧（例えば第２の書き込み信号部）を印加することとを含む書き込み操作を行うことによって、メモリ・セル１０５に論理状態を書き込むことができる。
【００４２】
実施例によっては、このような書き込み操作は、書き込み操作中に対応するアクセス線１１０と対応するアクセス線１１５とを介して、アクセス線１１０とアクセス線１１５とで電圧印加の極性を切り換えてメモリ・セル１０５に複数の書き込み電圧を印加することを含み得る。一実施例では、書き込み操作は、アクセス線１１５の電圧より高いアクセス線１１０の電圧で第１の書き込み電圧を印加し、その後、アクセス線１１５の電圧より低いアクセス線１１０の電圧で第２の書き込み電圧を印加することを含み得る。別の実施例では、本開示による書き込み操作は、アクセス線１１５の電圧より低いアクセス線１１０の電圧で第１の書き込み電圧を印加し、その後、アクセス線１１５の電圧より高いアクセス線１１０の電圧で第２の書き込み電圧を印加することを含み得る。
【００４３】
メモリ・セル１０５に逆の極性、またはメモリ・セル１０５に別様に異なる極性を有する少なくとも２つの電圧を印加することを含む、メモリ・セル１０５の書き込み操作の実行は、メモリ・セルにおいて同じ極性の書き込み電圧のみを含む書き込み操作と比較して、メモリ・セル１０５全体の組成偏析の低減をサポートすることができる。実施例によっては、メモリ・セル１０５に異なる極性を印加することを含む、メモリ・セル１０５に対する書き込み操作を実行することは、他の明確な利点もある中でも特に、同じ極性の書き込み電圧のみを含む書き込み操作よりも高速な書き込み操作を可能にすることができる。
【００４４】
実施例によっては、メモリ・セル１０５において異なる極性でメモリ・セル１０５に連続書き込み操作を行うことができる。例えば、第１の書き込み操作は、メモリ・セル１０５に第１の極性で第１の論理状態を書き込むことを含むことができる。第２の書き込み操作は、第１の極性とは異なる第２の極性（例えば第１の極性と逆の極性）で、第１の論理状態と同じであっても異なっていてもよい第２の論理状態をメモリ・セル１０５に書き込むことを含むことができる。第２の書き込み操作のための第２の極性は、（例えばメモリ・コントローラによって）第１の極性を特定（例えば、前の書き込み操作の極性を判断）することに少なくとも部分的に基づいて決定することができる。様々な実施例では、第１の書き込み操作と第２の書き込み操作とは、１つまたは複数の読み取り操作、または他のアクセス操作によって隔てられていてもいなくてもよい。また、第１の書き込み操作と第２の書き込み操作の一方または両方が、本明細書に記載のようにそれぞれが異なる極性を有する２つ以上の電圧の印加を含むことができる。このような実施例では、第１の書き込み操作を順方向書き込み操作または逆方向書き込み操作のうちの一方と呼ぶことがあり、第２の書き込み操作を順方向書き込みと逆方向書き込みのうちの他方と呼ぶことがある。
【００４５】
メモリ・セル１０５に対してメモリ・セル１０５にわたって逆の極性、またはメモリ・セル１０５にわたって別様に異なる極性を有する連続書き込み操作を行うことは、メモリ・セル１０５に同じ極性を印加する連続書き込み操作と比較して、メモリ・セル１０５にわたる組成偏析の低減を支援することができる。実施例によっては、メモリ・セル１０５にわたって異なる極性を有する連続書き込み操作をメモリ・セル１０５に対して行うことは、他の明確な利点もある中でも特に、同じ極性の書き込み電圧を含む連続書き込み操作よりも高速な書き込み操作を可能にすることができる。
【００４６】
メモリ・セル１０５への書き込み操作（例えば、メモリ・セル１０５に単一の極性の１つまたは複数の電圧を印加する書き込み操作、またはメモリ・セル１０５に複数の極性の１つまたは複数の電圧を印加する書き込み操作）の後、メモリ・セル１０５の記憶された状態を読み取るために読み取り操作を行うことができる。実施例によっては、読み取り操作は、メモリ・セル１０５に異なる極性を有する異なる読み取り電圧を印加することを含み得る。実施例によっては、メモリ・セル１０５は、メモリ・セル１０５に、正極性または負極性とすることができる第１の極性を有する第１の読み取り電圧を印加することを含み得る。
【００４７】
実施例によっては、第１の読み取り電圧は、前の書き込み操作の書き込み電圧よりも小さい大きさを有する。第１の読み取り電圧の印加後、読み取り操作はメモリ・セル１０５に第１の極性とは異なる第２の極性を有する第２の読み取り電圧を印加することをさらに含む。第２の極性は、第１の極性とは逆の極性、または別様に第１の極性とは異なる極性とすることができる。したがって、実施例によっては、第１の極性はメモリ・セル１０５にわたって正極性とすることができ、第２の極性は負極性とすることができる。他の実施例では、メモリ・セル１０５の第１の極性は負極性とすることができ、第２の極性は正極性とすることができる。メモリ・セル１０５に逆の極性、またはメモリ・セル１０５に別様に異なる極性を有する少なくとも２つの読み取り電圧を印加することを含むメモリ・セル１０５の読み取り操作を行うことは、メモリ・セルにわたって同じ極性の読み取り電圧のみを含む読み取り操作と比較して、メモリ・セル１０５両端間の組成偏析の低減を支援することができる。
【００４８】
実施例によっては、上述のようにメモリ・コントローラ１４０は、（アクセス線１１０または１１５をイネーブルにするか、またはその他の方法で１つまたは複数の電圧源をメモリ・セル１０５に結合することによって）読み取り電圧と書き込み電圧とを印加するように動作可能とすることができる。例えば、メモリ・コントローラ１４０は、異なる極性の書き込み電圧を含む書き込み操作を行うように動作可能とすることができる。別の言い方をすれば、メモリ・コントローラ１４０は、まず、メモリ・セル１０５に第１の極性を有する第１の書き込み電圧を印加し、その後、第１の書き込み電圧の印加後に、メモリ・セル１０５に第２の極性（例えば第１の極性とは逆の極性）を有する第２の書き込み電圧を印加するように動作可能とすることができる。
【００４９】
実施例によっては、メモリ・コントローラ１４０は、（例えば１つまたは複数のメモリ・セル１０５の）前の読み取り操作または書き込み操作の極性を記憶またはその他の方法で特定するように構成可能である。実施例によっては、メモリ・コントローラ１４０は、前の読み取り操作または書き込み操作から記憶またはその他の方法で特定された極性に少なくとも部分的に基づいて書き込み操作のための極性を判断するように構成可能である。例えば、メモリ・コントローラ１４０は、同じメモリ・セル１０５に対する前の読み取り操作または書き込み操作から記憶またはその他の方法で特定された極性に少なくとも部分的に基づいて、メモリ・セル１０５への書き込み操作のための極性を判断することができる。
【００５０】
実施例によっては、メモリ・コントローラ１４０は、異なる極性の読み取り電圧を含む読み取り操作を実行するように動作可能とすることができる。別の言い方をすると、メモリ・コントローラ１４０は、まず、メモリ・セル１０５に第１の極性を有する第１の読み取り電圧を印加し、その後、第１の読み取り電圧の印加後にメモリ・セル１０５に第２の極性（例えば、第１の極性とは逆の極性）を有する第２の読み取り電圧を印加するように動作可能とすることができる。実施例によっては、メモリ・コントローラ１４０は、前の読み取り操作または書き込み操作から記憶またはその他の方法で特定された極性に少なくとも部分的に基づいて読み取り操作のための極性を判断するように動作可能とすることができる。例えば、メモリ・コントローラ１４０は、同じメモリ・セル１０５に対する前の読み取り操作または書き込み操作から記憶またはその他の方法で特定された極性に少なくとも部分的に基づいてメモリ・セル１０５に対する読み取り操作の極性を判断することができる。メモリ・コントローラ１４０による異なる極性の読み取り電圧の印加により、センス構成要素１２５が異なる極性の電圧の印加に少なくとも部分的に基づいてメモリ・セル１０５の論理状態を判断しやすくすることができる。実施例によっては、メモリ・コントローラ１４０は、メモリ・セル１０５の論理状態を判断するためにセンス構成要素１２５を起動するか、またはセンス構成要素１２５に指標を送信することができる。
【００５１】
本開示による様々な実施例では、異なる電圧極性を有する読み取り操作または書き込み操作を支援するために、異なるアクセス線または異なる電圧源を使用することができる。例えば、読み取り操作または書き込み操作の第１の電圧がメモリ・セルを通る第１の方向に印加され、読み取り操作または書き込み操作の第２の電圧が第２の、異なる方向（例えば直交方向）に印加されるように、メモリ・セル１０５に第３のアクセス線（図示せず）を結合することができる。したがって、本開示によるメモリ・セルへの異なる極性を有する電圧の印加は、逆極性に限定される必要はない。逆に、実施例によっては、そのような電圧の印加は、２Ｄまたは３Ｄ座標系の異なる方向にメモリ・セル１０５に電界が印加されることをより広く指すことができ、これは、メモリ・セル１０５を流れる電流の供給を伴っても伴わなくてもよい。
【００５２】
図２に、本開示の様々な実施例による、極性調整メモリ・セル書き込み操作をサポートするメモリ・アレイ２００の一例を示す。メモリ・アレイ２００は、図１に関連したメモリ・アレイ１００の実施例とすることができる。メモリ・アレイ２００は、複数のメモリ・セル（例えばメモリ・セル１０５−ａ）と、複数のアクセス線１１０（例えばアクセス線１１０−ａ）と、複数のアクセス線１１０（例えばアクセス線１１５−ａ）とを含み、これらは図１を参照しながら説明したメモリ・セル１０５、アクセス線１１０、およびアクセス線１１５の実施例とすることができる。場合によっては、複数のメモリ・アレイ２００を上下に積層することによって３Ｄメモリ・アレイが形成されてもよい。２つの積層アレイは、実施例によっては、図１を参照しながら説明したように各階層がアクセス線１１０またはアクセス線１１５を共用することができるように共通の導線を有し得る。
【００５３】
メモリ・アレイ２００のこの実施例では、メモリ・セル１０５−ａが、本明細書に記載のような相変化メモリ素子の一実施例とすることができるメモリ素子２２０を含む。メモリ・セル１０５−ａは、上部電極と呼ぶこともある（例えばメモリ素子２２０とアクセス線１１５−ａとの間に結合された）第１の電極２０５−ａと、下部電極と呼ぶこともある（例えばメモリ素子２２０とアクセス線１１０−ａとの間に結合された）第２の電極２０５−ｂも含む。実施例によっては、メモリ・セル１０５−ａは、セレクタ・デバイス２１５も含み得る。そのような実施例では、メモリ・セル１０５−ａは、中間電極と呼ぶこともある（例えばメモリ素子２２０とセレクタ・デバイス２１５との間に結合された）電極２０５−ｃを含み得る。
【００５４】
本開示の実施例によると、メモリ素子２２０の原子配位（例えば電気抵抗）を設定することによってメモリ・セル１０５−ａにより論理状態を記憶することができる。場合によっては、この設定は、メモリ・セル１０５−ａを加熱する（例えばメモリ素子２２０を加熱する）ように、書き込み操作に伴う電流をメモリ・セル１０５−ａに流すことを含むことができ、これにより、メモリ素子２２０において異なる原子配位を全面的にまたは部分的に形成する（例えばアモルファス相を形成するか、結晶相を形成するか、またはアモルファス相と結晶相との組み合わせを形成する）ことができる。
【００５５】
メモリ・アレイ２００は、クロスポイント・アーキテクチャと呼ばれることがある。また、メモリ・アレイ２００はピラー構造とも呼ばれることもあり、ピラーは第１の導線（例えばアクセス線１１０−ａ）と第２の導線（例えばアクセス線１１５−ａ）とに接触可能である。例えば、図２に示すように、ピラーは第２の電極２０５−ｂ（例えば下部電極）と、セレクタ・デバイス２１５と、第３の電極２０５−ｃ（例えば中間電極）と、メモリ素子２２０と、第１の電極２０５−ａ（電極２０５）とを含み得る。このようなピラー・アーキテクチャは、他のメモリ・アーキテクチャと比べて、比較的高密度のデータ記憶をより低い製造コストで提供することができる。
【００５６】
実施例によっては、アクセス線１１０−ａまたはアクセス線１１５−ａの一方または両方に電圧を印加することによって、メモリ・セル１０５−ａに書き込み電圧を印加することができる。書き込み電圧は、メモリ・セル１０５−ａに正極性または負極性で印加することができる。例えば、正極性の書き込み電圧を印加するときは、アクセス線１１５−ａに正電圧を印加することができ、アクセス線１１０−ａは接地されるか、またはその他の方法でアクセス線１１５−ａに印加される正電圧よりも相対的に低い電圧を有することができる。負極性の書き込み電圧を印加するときは、アクセス線１１０−ａに正電圧を印加することができ、アクセス線１１５−ａは接地されるか、またはその他の方法でアクセス線１１０−ａに印加される正電圧よりも相対的に低い電圧とすることができる。
【００５７】
実施例によっては、メモリ・セル１０５−ａにアクセスする前に、アクセス線１１０−ａとアクセス線１１５−ａとを第１の電圧（例えば、メモリ・セル放電を防止するかまたはその他の方法で制限することができる抑止電圧）に維持してもよい。例えば、アクセス線１１０−ａとアクセス線１１５−ａの両方を、接地または仮想接地と同等の抑止電圧に維持することができる（例えば、アクセス線１１０−ａとアクセス線１１５−ａとを接地電圧源または仮想接地電圧源に結合してもよい）。メモリ・セル１０５−ａにアクセスするために、アクセス線１１０−ａまたはアクセス線１１５−ａの一方または両方に電圧を印加することによってこれらのアクセス線に通電することができ、目標メモリ・セル１０５−ａに印加された結果の電圧はセル・アクセス電圧と呼ばれることがある。実施例によっては、アクセス線１１０−ａとアクセス線１１５−ａとに印加されるアクセス電圧は、アクセス線１１０−ａとアクセス線１１５−ａとに印加される電圧の大きさがメモリ・セル１０５−ａにわたって加法的となるように、接地または仮想接地と比較して逆の極性を有することができる。
【００５８】
実施例によっては、抑止電圧は、中間電圧（例えば中間バイアス電圧）とすることができる。実施例によっては、仮想接地を基準にして正のアクセス線アクセス電圧と負のアクセス線アクセス電圧とを印加する代わりに、このような中間電圧を基準にしてアクセス線１１０または１１５に電圧を印加してもよい。例えば、メモリ・アレイ２００は、正電圧源（例えば接地または仮想接地を基準として）を使用して動作させることができ、中間電圧は正電圧源と接地または仮想接地との間とすることができる。
【００５９】
実施例によっては、アクセス線１１０またはアクセス線１１５に印加される電圧は、メモリ・セル１０５−ａに対して行われるアクセス操作の前に中間電圧に維持されてもよい。例示のアクセス操作時に、アクセス線１１５−ａに印加される電圧を（例えば正電源レールに）上昇させ、一方、アクセス線１１０−ａに印加される電圧を（例えば仮想接地に）降下させることができ、それによってメモリ・セル１０５−ａに（例えば正極性の）電圧を生成してもよい。
【００６０】
場合によっては、メモリ素子２２０と導線（例えばアクセス線１１０−ａまたはアクセス線１１５−ａのうちの少なくとも一方）との間にセレクタ・デバイス２１５を直列接続することができる。例えば、メモリ・アレイ２００に図示するように、セレクタ・デバイス２１５を第２の電極２０５−ｂ（例えば下部電極）と第３の電極２５０−ｃ（例えば中間電極）との間に配置する。したがって、セレクタ・デバイス２１５はメモリ素子２２０とアクセス線１１０−ａとの間に直列に配置（例えば間に結合）される。他の構成も可能である。例えば、メモリ素子２２０とアクセス線１１５−ａとの間にセレクタ・デバイス２１５を直列に配置してもよい。他の実施例では、セレクタ・デバイス２１５は、メモリ・セル１０５の一部ではなく、メモリ・セル１０５とアクセス線（例えばアクセス線１１０または１１５）の間に他の方法で結合されてもよい。
【００６１】
セレクタ・デバイス２１５は、特定のメモリ・セル１０５を選択するのを助けることができ、または選択されたメモリ・セル１０５に隣接した非選択メモリ・セル１０５に漂遊電流が流れるのを防ぐ役割を果たすことができる。セレクタ・デバイス２１５は、非目標メモリ・セル１０５のバイアス（例えば電圧）を低減することもできる。例えば、セレクタ・デバイス２１５は、閾値電圧が満たされるかまたは超えられるとセレクタ・デバイス２１５を電流が流れるような閾値電圧を有し得る。
【００６２】
セレクタ・デバイス２１５は、金属・絶縁体・金属（ＭＩＭ）接合、またはオボニック閾値スイッチ（ＯＴＳ）、金属・半導体・金属（ＭＳＭ）スイッチなどの電気的に非線形の構成要素（例えば非オーム構成要素）とすることができるが、ダイオードなどの他の種類の２端子選択構成要素であってもよい。場合によっては、セレクタ・デバイス２１５は、カルコゲナイド膜、例えばセレン（Ｓｅ）とヒ素（Ａｓ）とゲルマニウム（Ｇｅ）との合金を含む。セレクタ・デバイス２１５は、第３の電極２０５−ｃなどの電極によってメモリ素子２２０から物理的に分離することができる。したがって、第３の電極２０５−ｃは電気的に浮遊状態とすることができ、すなわち、電気的接地または仮想接地、または電気的に接地可能な別の構成要素に直接接続されなくてもよいため、第３の電極２０５−ｃで電荷が蓄積することができる。
【００６３】
メモリ・アレイ２００は、材料形成と除去の様々な組み合わせ（例えばアディティブ法およびサブトラクティブ法）によって形成することができる。例えば、アクセス線１１０もしくは１１５、電極２０５、セレクタ・デバイス２１５、またはメモリ素子２２０に対応する材料の層を堆積させることができる。次に、材料をメモリ・アレイ２００に図示するピラー構造などの所望のフィーチャを形成するように選択的に除去することができる。例えば、フォトリソグラフィを使用してフォトレジストをパターン形成することによってフィーチャを画定することができ、次にエッチングなどの技術によって材料を除去することができる。次に、例えば、材料の層を堆積させ、メモリ・アレイ２００に図示する線構造を形成するように選択的にエッチングすることによって、アクセス線１１５を形成することができる。場合によっては、電気的絶縁領域または層を形成または堆積させてもよい。電気的絶縁領域は、シリコン酸化物、シリコン窒化物などの酸化物材料または窒化物材料、またはその他の電気的絶縁材料を含み得る。
【００６４】
メモリ・アレイ２００の材料または構成要素を形成するために様々な技法を使用することができる。これには、例えば、化学気相成長（ＣＶＤ）、有機金属化学気相成長（ＭＯＣＶＤ）、物理気相成長（ＰＶＤ）、スパッタ堆積、原子層堆積（ＡＬＤ）、または分子線エピタキシ（ＭＢＥ）、その他の薄膜成長技法が含まれる。いくつかの技法を使用して材料を除去することができ、これには、例えば、化学エッチング（「ウェット・エッチング」とも呼ばれる）、プラズマ・エッチング（「ドライ・エッチング」とも呼ばれる）、または化学機械平坦化が含まれ得る。
【００６５】
上述のように、メモリ・アレイ２００のメモリ・セル１０５は、設定可能原子配位（例えば設定可能抵抗）を伴うメモリ素子２２０を含み得る。設定可能抵抗をサポートする材料には、例えば、金属酸化物、カルコゲナイドなどが含まれ得る。カルコゲナイド物質は、硫黄（Ｓ）、テルル（Ｔｅ）、またはセレン（Ｓｅ）元素のうちの少なくとも１つを含む物質または合金である。メモリ素子２２０の設定可能抵抗をサポートするために多くのカルコゲナイド合金を使用することができる。例えば、メモリ素子２２０は、ゲルマニウム−アンチモン−テルル合金（Ｇｅ−Ｓｂ−Ｔｅ）を含み得る。ここで明示的に記載していないその他のカルコゲナイド合金も、メモリ素子２２０において採用可能である。
【００６６】
ＰＣＭシステムは、特定の相変化物質における原子配位間の（例えば、より結晶質な状態とよりアモルファスな状態との間の）比較的大きな抵抗の差を利用することができる。例えば、結晶状態のそのような物質は、相対的に規則的または周期的な構造に配置された原子を有することができ、これは相対的に低い電気抵抗（例えばセット状態）を伴い得る。それに対して、アモルファス状態のそのような物質は、周期的な原子構造をまったく、または比較的わずかしか持たない（例えば比較的ランダムな原子構造である）ことがあり、これは相対的に高い電気抵抗（例えばリセット状態）を伴い得る。
【００６７】
材料のよりアモルファスな状態とより結晶質な状態との電気抵抗の差は大きい場合がある。例えば、アモルファス状態の物質は、その結晶状態の物質の抵抗より１桁以上大きい抵抗を有し得る。場合によっては、アモルファス状態は閾値電圧を超えるまで電流が物質中を流れることができないような閾値電圧を伴い得る。場合によっては、物質はアモルファス部分と結晶部分との分布を有することがあり、その物質の抵抗は、完全な結晶状態に伴う抵抗と完全なアモルファスな状態に伴う抵抗との間である場合がある。実施例によっては、物質をバイナリ記憶用途以外の記憶用途にも使用することができる（例えば、物質に記憶可能な論理状態の数を３つ以上とすることができる）。
【００６８】
メモリ・セル１０５−ａに特定の論理状態を書き込むために、その特定の論理状態に関連付けられた特定の原子配位または原子配位の特定の組み合わせを選択的に形成するようにメモリ素子２２０を加熱することができる。実施例によっては、このような加熱は、メモリ・セル１０５−ａに電流を流すことによって行うことができる。有限抵抗を流れる電流によって生じる加熱をジュール加熱またはオーム加熱と呼ぶ場合がある。したがって、メモリ・セル１０５−ａにおけるジュール加熱は、電極２０５、メモリ素子２２０、セレクタ・デバイス２１５、またはこれらの様々な組み合わせの電気抵抗に関係する。他の実施例では、メモリ素子２２０をジュール加熱以外の手段で（例えば、レーザまたはその他の放射、摩擦、または音響振動によって）加熱してもよい。
【００６９】
メモリ素子２２０の材料内に形成される原子配位は、書き込み操作による経時的な材料の温度に関係し得る。例えば、よりアモルファスな原子配位に伴う高抵抗状態（例えばリセット状態）を設定するために、材料をまず、材料の不規則な原子配位の形成を伴う温度より高い温度まで加熱することができ、この温度は溶融温度または臨界温度と呼ぶことができる。材料が溶融温度または臨界温度を超えると、材料は相対的に不規則な原子配位となり得る。書き込み操作完了後に不規則な原子配位を維持するために、（例えば、電極２０５またはアクセス線１１０もしくは１１５を介した放熱の結果として）材料の温度が比較的急速に降下するように、メモリ素子２２０に加えられた加熱を比較的迅速に除去することができる。したがって、メモリ素子２２０の比較的急速な冷却により、材料の原子はほぼ規則的になるのに十分な時間がなく（例えばほぼ結晶状態になる時間がなく）、材料はよりアモルファスな状態に伴う不規則配位に相対的に「ロック」または「凍結」され得る。「よりアモルファスな」状態または原子配位とは、完全にアモルファスな状態または、相対的にほとんど結晶化度を持たないほぼアモルファスな状態（例えば、材料元素の相対的に少数の部分または相対的に小さい部分あるいはその両方の部分が原子規則性を有する）を指し得る。
【００７０】
実施例によっては、リセット操作においてメモリ素子２２０に印加される電流または電圧は、「リセット」パルスに関連付けられるかまたはその他によりリセット・パルスと言うことができ、リセット・パルスを除去すると、メモリ素子２２０において２２０のよりアモルファスな状態を形成するのに十分に急速な冷却を生じさせることができる。したがって、実施例によっては、リセット状態のための書き込み操作は、書き込み操作のための後続の書き込みパルスがない単一のリセット・パルス（例えば単一の書き込み電流印加または電圧印加）を含み得る。
【００７１】
別の実施例では、より結晶質な原子配位に伴う低抵抗状態（例えばセット状態）を設定するために、やはり材料をまず、材料の不規則原子配位の形成を伴う温度（溶融温度または臨界温度）より高温に加熱する。より規則的な原子配位（例えばより結晶質な状態）を形成するために、メモリ素子２２０に加えられた加熱は、材料の温度が比較的緩慢に降下するように比較的緩慢に除去することができる。比較的緩慢な冷却は、結晶相の「核形成」および「成長」、または単に「結晶化」と呼ぶ場合がある、材料の元素の相対的に規則的な状態の形成を支援することができる。言い換えると、不規則な状態の形成に付随する上昇温度からの比較的緩慢な冷却により、低抵抗状態を書き込むためにメモリ素子２２０においてより結晶質な状態が形成され得る。「より結晶質な」状態または原子配位とは、完全な結晶状態（例えば単結晶）または、相対的に十分な結晶化度を有する（例えば材料元素の相対的に大きな部分が原子規則性を有する）ほぼ結晶質な状態を指し得る。
【００７２】
冷却の速度に応じて、メモリ素子２２０のうちの相対的により多くの部分またはより少ない部分に結晶原子構造の核形成が起こり、それによってメモリ素子が、「結晶粒」と呼ばれ得る結晶物質の離散的な部分を形成することがある。実施例によっては、メモリ素子２２０全体のこのような結晶粒の相対的な大きさまたは結晶粒の相対的な数あるいはその両方が、メモリ素子２２０の抵抗の異なるレベルに寄与し得る。実施例によっては、結晶原子配位の相対的粒度を、メモリ素子における２つ以上の論理状態をサポートするように明確に設定することができる。
【００７３】
実施例によっては、セット操作においてメモリ素子２２０に印加される初期電流を、「リセット・パルス」（例えばリセット書き込み操作で印加されるのと同じパルス）に関連付けられるかまたはその他により「リセット・パルス」とも呼ぶことができる。しかし、セット操作では、リセット・パルスの後に、「セット・パルス」に関連付けられるかまたはその他により「セット・パルス」と呼ぶことができる後続の電流または電圧のメモリ素子２２０への印加が続き、セット・パルスはメモリ素子２２０においてより結晶質な状態を形成するのに十分に緩慢なメモリ素子２２０の冷却を支援することができる。したがって、実施例によっては、セット状態のための書き込み操作はリセット・パルス（例えば単一の書き込み電流印加または電圧印加）を含み得るとともに、それに続くセット・パルスも含み得る。
【００７４】
実施例によっては、メモリ素子２２０は、メモリ・セル１０５−ａに記憶された論理状態を示すために不均一な組成分布（例えばイオンの分布）を使用するように構成可能な材料（例えばカルコゲナイド・メモリ要素）を含み得る。例えば、所与のメモリ・セルに印加されるプログラミング・パルスの極性に応じて、イオンが特定の電極に向かって移動することがある。このようなメモリ・セル１０５に記憶される論理状態は、カルコゲナイド・メモリ要素内のイオンの分布に基づき得る。実施例によっては、このようなメモリ・セル１０５を自己選択メモリ、メモリ・セル１０５と呼ぶことがある。
【００７５】
メモリ・セル１０５−ａに記憶された論理状態を示すためにメモリ素子２２０を不均一な組成分布を使用するように構成可能な実施例では、メモリ素子２２０の閾値電圧はメモリ・セル１０５−ａをプログラムするために使用される書き込み操作（例えば書き込みパルスまたは書き込み電圧）の極性に基づいて異なり得る。例えば、メモリ・セル１０５−ａが第１の極性（例えば正極性）でプログラムされる場合、メモリ素子２２０は特定の抵抗特性または電気特性あるいはその両方を有することができ、したがって第１の閾値電圧を有することができる。メモリ・セル１０５−ａが第２の極性（例えば負極性）でプログラムされる場合、メモリ・セル１０５−ａは異なる抵抗特性または電気特性あるいはその両方を有することができ、したがって（例えば第１の閾値電圧とは異なる）第２の閾値電圧を有することができる。メモリ素子２２０のこれらの電気的特徴は、書き込み操作の印加電圧または電流の極性、大きさまたは形状あるいはこれらの組み合わせを含む、書き込み操作の特性に基づいて生じるイオン移動の相違によって生じ得る。
【００７６】
このような加熱プロファイルと冷却プロファイルを支援するようにメモリ素子２２０を流れる電流は、（例えばアクセス線１１０およびアクセス線１１５を介して）メモリ・セル１０５−ａに電圧を印加することによって生じさせることができる。実施例によっては、印加電圧はメモリ素子２２０の閾値電圧またはセレクタ・デバイス２１５の閾値電圧、あるいはこれらの組み合わせに基づき得る。例えば、メモリ素子２２０がリセット状態である場合、印加電圧がセレクタ・デバイス２１５とメモリ素子２２０の閾値電圧の合計を上回らない限り、メモリ・セル１０５−ａに電流が流れることができない。
【００７７】
書き込み電圧（例えばリセット・パルス、またはリセット・パルスとセット・パルス）の印加後、メモリ・セル１０５−ａに読み取り電圧を印加することによってメモリ・セル１０５−ａを読み取ることができる。書き込み電圧の印加と同様に、読み取り電圧の印加の結果、メモリ・セル１０５−ａを電流が流れることができる。電流の大きさは、メモリ素子２２０の（例えば、よりアモルファスな状態に書き込むとき、またはより結晶質な状態に書き込むとき、または様々な組成分布に書き込むときの）抵抗に依存し、したがって電流の大きさを使用して、メモリ・セル１０５−ａに記憶されている論理状態を判断することができる。
【００７８】
図３に、本開示の様々な実施例による極性調整メモリ・セル書き込み操作をサポートするタイミング図３００の一例を示す。タイミング図３００は、時間を表す横軸と、メモリ・セル１０５（例えば図２を参照しながら説明したメモリ・セル１０５−ａ）の電位（例えば電圧）を表す縦軸とを含む。このタイミング図は、期間３０５と、期間３１０と期間３１５とを示す。実施例によっては、期間３０５と、期間３１０と期間３１５とをまとめて（例えばメモリ・セル１０５に特定の論理状態を書き込む）書き込み操作に関連付けることができる。実施例によっては、期間３０５と期間３１５とは、（例えば、同じ論理状態または異なる論理状態であってもよい２つの論理状態をメモリ・セル１０５に書き込む）２つの異なる書き込み操作を示し得る。タイミング図３００は電圧を互いに逆の極性（例えば正極性または負極性）を有するものとして示しているが、タイミング図３００はより一般的に、メモリ・セル１０５に異なる（例えば非平行）方向に電界を印加するなど、異なる極性を有する電圧の印加を含む書き込み操作を示し得る。
【００７９】
タイミング図３００の書き込み操作によって書き込まれるメモリ・セル１０５は、実施例によっては、メモリ素子２２０（例えば図２を参照しながら説明したメモリ素子２２０）を含むことができ、第１のアクセス線（例えば図１および図２を参照しながら説明したアクセス線１１０）と第２のアクセス線（例えば図１および図２を参照しながら説明したアクセス線１１５）とに結合することができる。したがって、このタイミング図は、特定の抵抗状態、または特定の原子配位、または特定の組成分布に従うメモリ・セル１０５への論理状態の書き込みを伴う書き込み操作を示し得る。実施例によっては、タイミング図３００の書き込み操作によって書き込まれるメモリ・セル１０５は、セレクタ・デバイス２１５（例えば図２を参照しながら説明したセレクタ・デバイス２１５）をさらに含むことができ、またはメモリ・セル１０５は自己選択メモリ、メモリ・セル１０５の一実施例とすることができる。
【００８０】
第１のアクセス線と第２のアクセス線とを介して書き込み電圧を印加することを含み得る、タイミング図３００による書き込み操作を実行することによって、メモリ・セル１０５に論理状態を書き込むことができる。タイミング図３００によって示されている書き込み電圧は、メモリ・セル１０５を通る電流を駆動することができ、それによって、原子配位または原子配位の組み合わせ（例えばより結晶質な状態、よりアモルファスな状態、または結晶質な状態とアモルファスな状態の組み合わせ）を有するメモリ・セル１０５のメモリ素子２２０を設定する温度プロファイルを経時的に生じさせることができる。メモリ素子２２０の組成（例えばアモルファスの度合いまたは結晶化度あるいはその両方、または結晶粒の粒度）は、異なる論理状態（例えば論理１、論理０）に対応し得る。
【００８１】
メモリ・セル１０５を流れる電流の方向は、タイミング図３００の期間中に印加される書き込み電圧の極性に依存し得る。例えば、メモリ・セル１０５に正電流で書き込むために、第２のアクセス線に正またはその他の相対的に高い書き込み電圧を印加し、第１のアクセス線に接地電圧または仮想接地電圧を印加するかまたは第１のアクセス線に他の何らかの相対的に低い電圧（例えば負電圧、またはより小さい正電圧）を印加することによって、第１の極性（例えば正極性）の電圧をメモリ・セル１０５に印加することができる。メモリ・セル１０５に正極性を有する書き込み電圧を印加すると、その結果としてメモリ・セル１０５を正電流が流れることができる。
【００８２】
メモリ・セル１０５に負電流で書き込むために、第２のアクセス線に負の書き込み電圧を印加し、第１のアクセス線に接地電圧または仮想接地電圧を印加するかまたは第１のアクセス線に相対的により高い電圧（例えば正電圧、またはより小さい負電圧）を印加することによって第２の極性（例えば負極性またはその他の相対的に低い正極性）を有する電圧をメモリ・セル１０５に印加することができる。メモリ・セル１０５に正極性を有する書き込み電圧を印加すると、その結果としてメモリ・セルを正電流が流れることができる。本開示による極性調整メモリ・セル書き込み操作をサポートするために、異なる極性を有する電圧をメモリ・セル１０５に印加する他の実施例も使用可能である。
【００８３】
タイミング図３００は、メモリ・セル１０５への書き込み操作の第１の電圧３０６の印加に関連付けられた期間３０５を示しており、第１の電圧３０６を実施例によっては、第１の書き込み電圧、第１の書き込みパルス、第１の書き込み信号、第１の書き込み信号部などと呼ぶことがある。実施例によっては、書き込み操作の第１の電圧３０６は、第１の書き込み電流と呼ぶこともあるメモリ・セル１０５を通る電流の駆動を伴い得る。実施例によっては、期間３０５中に印加される書き込み操作の第１の電圧３０６は、（例えば溶融温度またはその他の臨界温度を超えるメモリ素子の加熱による）メモリ素子２２０の不規則な原子配位の形成を伴い得る。上昇温度における不規則な原子配位は不安定な状態であり得る。実施例によっては、第１の電圧３０６をリセット電圧、リセット・パルス、またはリセット信号と呼ぶことがあり、メモリ・セル１０５によりアモルファスな状態を書き込むときに印加される電圧と同じであってもよい。他の実施例では、第１の電圧３０６は、メモリ・セル１０５によりアモルファスな状態を書き込むときに印加される電圧とは異なってもよく、擬似リセット電圧、擬似リセット・パルスまたは事前調整パルスと呼ぶことがある。
【００８４】
本開示による書き込み操作の実施例によっては、メモリ・セルにゼロ正味電圧３１１が印加される期間に対応し得るドゥエル時間（ｄｗｅｌｌ  ｔｉｍｅ）に関連付けられた期間３１０も含み得る。本開示による他の実施例または書き込み操作では、期間３１０を省いてもよい。言い換えると、一部の書き込み操作は、書き込み操作の第１の書き込み電圧から、直接、書き込み操作の第２の書き込み電圧に移行してもよい。
【００８５】
タイミング図３００は、メモリ・セル１０５への書き込み操作の第２の電圧３１６の印加に関連付けられた期間３１５を含み、第２の電圧３１６を実施例によっては、第２の書き込み電圧、第２の書き込みパルス、第２の書き込み信号、第２の書き込み信号部などと呼ぶことがある。実施例によっては、書き込み操作の第２の電圧３１６は、メモリ・セル１０５を流れる電流の駆動を伴うことができ、これを第２の書き込み電流と呼ぶことがある。
【００８６】
実施例によっては、期間３１５中に印加される書き込み操作の第２の電圧３１６は、メモリ素子２２０の規則的原子配位（例えばより結晶質な状態）の形成を伴い得る。例えば、期間３１５中に印加される第２の電圧３１６は、メモリ素子２２０の比較的緩慢な冷却を支援することができ、メモリ素子２２０における結晶化（例えば結晶相の核生成および成長）を支援する。実施例によっては、第２の電圧３１６は、第１の電圧３０６の大きさよりも小さい大きさを有し得る。一実施例では、第２の電圧３１６は、期間３１５中にメモリ素子２２０の温度が降下するが期間３１５中に第２の電圧３１６が印加されない場合の速度よりも遅い速度で降下するように、（例えば電極２０５を介して）メモリ素子２２０から放散される熱の割合よりも小さいオーム加熱量をもたらす、メモリ素子２２０を通る電流を駆動することができる。したがって、実施例によっては、期間３１５中に加えられるオーム加熱の量は、期間３０５中に加えられるオーム加熱の量よりも低く抑えることができ、それによって期間３１５中にメモリ素子２２０の温度を降下させることができる。
【００８７】
実施例によっては、第２の電圧３１６をセット電圧、セット・パルス、またはセット信号と呼ぶことがある。したがって、実施例によっては、期間３０５中に印加される第１の電圧３０６と期間３１５中に印加される第２の電圧３１６との組み合わせは、より結晶質な状態のメモリ・セルへの書き込みに伴う論理状態の書き込み操作に対応し得る。
【００８８】
実施例によっては、期間３１５中に印加される書き込み操作の第２の電圧３１６は、第１の電圧と同様に、（例えばメモリ素子を溶融温度またはその他の臨界温度を超えて加熱することによって）メモリ素子２２０の不規則な原子配位の形成を伴い得る。上昇温度における不規則な原子配位は不安定な状態であり得る。したがって、実施例によっては、第１の電圧３０６と第２の電圧３１６とを個別に、またはまとめて、リセット電圧、リセット・パルス、またはリセット信号と呼ぶことがあり、（例えば、期間３１５中に第２の電圧を印加した後でメモリ素子２２０が急速に冷却させられるときの）よりアモルファスな状態でのメモリ・セルの書き込みに伴う論理状態の書き込み操作に対応し得る。
【００８９】
別の実施例では、期間３０５と期間３１５とは、それぞれメモリ・セル１０５への論理状態（例えば同じ論理状態または異なる論理状態）の書き込みを伴う異なる書き込み操作を指し得る。期間３０５は、特定の抵抗状態、原子配位、または組成分布を有するメモリ・セル１０５（例えばメモリ素子２２０）の一部に書き込むことができる、メモリ・セル１０５に対する第１の極性（例えば正極性）を有する第１の電圧３０６の印加に関連付けることができる。実施例によっては、タイミング図３００の動作を行うメモリ・デバイスの一部を、第１の電圧３０６の極性（例えば前の書き込み操作の極性）を記憶またはその他の方法で特定し、第１の電圧３０６の特定された極性に少なくとも部分的に基づいて第２の電圧３１６の極性（例えば前の書き込み操作とは異なる極性）を判断するように構成可能である。したがって期間３１５は、特定の抵抗状態、原子配位または組成分布を有するメモリ・セル１０５（例えばメモリ素子２２０）の一部に書き込むことができる、メモリ・セル１０５への第１の極性とは異なる第２の極性（例えば負極性）を有する第２の電圧３１６の印加に関連付けることができる。この実施例では、期間３１０は、メモリ・セル１０５の１つまたは複数の読み取り操作またはその他のアクセス操作を行うことができる、第１の書き込み操作と第２の書き込み操作の間の時間に関連付けることができる。
【００９０】
第１の電圧３０６および第２の電圧３１６はそれぞれ電圧の階段状変化として示されているが、本開示による書き込み操作の様々な実施例（例えば極性調整メモリ・セル書き込み操作）は、異なるプロファイルを有する１つまたは複数の電圧の経時的な印加を含み得る。例えば、第１の電圧３０６または第２の電圧３１６の一方または両方が、電圧の階段状変化、電圧の傾斜状変化、電圧の三角形状変化、電圧の指数関数的変化、電圧の対数的変化、または任意のその他のプロファイルで印加されてもよい。
【００９１】
また、タイミング図３００によって示す電圧は、メモリ・セル１０５を含む回路の様々な部分を指し得る。例えば、図の電圧は、メモリ・セル１０５の端子間、メモリ・セルのメモリ素子２２０両端間、メモリ・セルの電極２０５間、第１のアクセス線（例えばアクセス線１１５）の位置と第２のアクセス線（例えばアクセス線１１０）の位置との間の電圧、またはメモリ・セル１０５に結合された電源電圧（例えば、メモリ・セル１０５と電子的に連通している２つの電圧源間の差）を指し得る。
【００９２】
タイミング図３００によって示すことができる異なる電圧極性を有する書き込み操作の実行は、単一の電圧極性からなる書き込み操作を実行する場合よりも高いメモリ・アレイのパフォーマンスを伴い得る。例えば、メモリ・セル１０５への電圧の印加は、メモリ・セル１０５に特定の論理状態が書き込まれる速度または信頼性に影響を及ぼす可能性があるメモリ・セル１０５全体（例えばメモリ素子２２０全体）の組成偏析を伴うことがある。本開示による異なる極性を有する書き込み操作を実行する場合、このような元素偏析を低減することができる。したがって、このような書き込み操作は、他の利点もある中でも特に、例えば単一極性の電圧を有する書き込み操作よりも短時間で完了するように構成することができる。
【００９３】
また、タイミング図３００によって示すことができる異なる電圧極性を有する連続書き込み操作の実行は、同じ電圧極性を有する連続書き込み操作を行う場合よりも高いメモリ・アレイのパフォーマンスを伴い得る。例えば、メモリ・セル１０５への電圧の印加は、メモリ・セル１０５に特定の論理状態が書き込まれる速度または信頼性に影響を及ぼす可能性のあるメモリ・セル１０５全体（例えばメモリ素子２２０全体）の組成偏析を伴うことがある。本開示による異なる極性を有する連続書き込み操作を行う場合、そのような元素偏析を低減することができる。したがって、このような連続書き込み操作は、他の利点もある中でも特に、例えば同じ極性の電圧を有する連続書き込み操作よりも短時間で完了するように設定することができる。
【００９４】
別の実施例（図示せず）では、当業者にはわかるように、メモリ・セル１０５の書き込み電圧（例えば第１の電圧３０６と第２の電圧３１６）の極性を逆にしてもよい。例えば、代わりに第１の電圧３０６を負極性でメモリ・セル１０５に印加し、代わりに第２の電圧３１６を正極性でメモリ・セル１０５に印加してもよい。実施例によっては、（例えばタイミング図３００によって示すような）異なる極性の第１のシーケンスを有する第１の書き込み操作を「順方向」書き込み操作と呼ぶことがあり、異なる極性の第１のシーケンスとは逆の極性（例えばタイミング図３００に示すものとは逆の極性）の第２のシーケンスを有する第２の書き込み操作を「逆方向」書き込み操作と呼ぶことがある。また、異なる極性の第１のシーケンスをメモリ・アレイのメモリ・セル１０５の第１の組（例えばメモリ・セル１０５の第１の層）に印加することができ、異なる極性の第１のシーケンスとは逆の極性の第２のシーケンスを有する第２の書き込み操作をメモリ・アレイのメモリ・セル１０５の第２の組（例えばメモリ・セル１０５の第２の層）に印加してもよい。これらの様々な実施例では、上記と同じ利点（例えばメモリ・セル１０５全体の元素偏析の低減）をメモリ・アレイにおいて実現することができる。
【００９５】
実施例によっては、タイミング図３００の操作を伴うメモリ・デバイスを、後の書き込み操作が前の操作とは異なる方向となるように、前の書き込み操作の方向（例えば、前の書き込み操作が順方向書き込み操作であったか逆方向書き込み操作であったか）を記憶またはその他の方法で特定するように構成することができる。例えば、メモリ・デバイスは、メモリ・セル１０５に対する前の書き込み操作が順方向書き込み操作であったと特定した後、メモリ・セル１０５に対して逆方向書き込み操作を行うことを決定することができ、またはメモリ・デバイスは、メモリ・セル１０５に対する前の書き込み操作が逆方向書き込み操作であったと特定した後、メモリ・セル１０５に対して順方向書き込み操作を行うことを決定することができる。
【００９６】
タイミング図３００に示す書き込み電圧の印加などの書き込み操作の後、書き込まれたメモリ・セル１０５をその後、後の読み取り操作によって読み取る（例えばセンスする）ことができる。読み取り操作は、メモリ・セルに１つまたは複数の電圧（例えば１つまたは複数の読み取り電圧）を印加することと、その１つまたは複数の電圧の印加に対する応答に基づいて記憶論理状態を判断することとを含み得る。
【００９７】
様々な実施例では、後の読み取り操作における読み取り電圧は、同じメモリ・セル１０５の前の書き込み操作の極性に少なくとも部分的に基づくメモリ・セル１０５の極性を有し得る。例えば、後の読み取り操作の第１の読み取り電圧の極性は、期間３１５中の第２の電圧３１６の極性と比較して逆または別様に異なるメモリ・セル１０５の極性とすることができる。例えば、タイミング図に示すように、期間３１５中に印加される書き込み操作の第２の電圧３１６は負極性で印加されるため、後の読み取り操作の第１の読み取り電圧を正極性でメモリ・セル１０５に印加することができる。実施例によっては、前の書き込み電圧の極性とは逆の極性を有する読み取り電圧の印加の結果、メモリ・セルの読み取り時に相対的に高い閾値電圧となり得る。
【００９８】
別の実施例では、後の読み取り操作の第１の読み取り電圧の極性は、期間３１５における第２の書き込み電圧の極性と同じとすることができる。例えば、タイミング図に示すように、期間３１５において印加される書き込み操作の第２の電圧３１６は負極性で印加されるため、後の読み取り操作の第１の読み取り電圧も負極性でメモリ・セル１０５に印加することができる。実施例によっては、前の書き込み電圧と同じ極性を有する読み取り電圧の印加の結果、メモリ・セルの読み取り時に相対的に低い閾値電圧となり得る。
【００９９】
図４に、本開示の様々な実施例による、極性調整メモリ・セル書き込み操作をサポートするタイミング図４００の一例を示す。タイミング図４００は、時間を表す横軸と、メモリ・セル１０５（例えば図２を参照しながら説明したメモリ・セル１０５−ａ）の電位（例えば電圧）を示す縦軸とを含む。このタイミング図は、まとめて（例えばメモリ・セル１０５に特定の論理状態を書き込む）書き込み操作に関連付けることができる、期間４０５と、期間４１０と、期間４１５とを含む。タイミング図４００は、電圧を互いに逆の極性（例えば正極性または負極性）を有するものとして示しているが、タイミング図４００は、より一般的に、異なる（例えば非平行）方向のメモリ・セル１０５への電界の印加など、異なる極性を有する電圧の印加を含む書き込み操作を示し得る。
【０１００】
タイミング図４００の書き込み操作によって書き込まれるメモリ・セル１０５は、実施例によっては、メモリ素子２２０（例えば図２を参照しながら説明したメモリ素子２２０）を含むことができ、第１のアクセス線（例えば図１および図２を参照しながら説明したアクセス線１１０）と、第２のアクセス線（例えば図１および図２を参照しながら説明したアクセス線１１５）とに結合することができる。したがって、このタイミング図は、特定の抵抗状態、特定の原子配位、または特定の組成分布に従うメモリ・セル１０５への論理状態の書き込みを伴う書き込み操作を示し得る。実施例によっては、タイミング図４００の書き込み操作によって書き込まれるメモリ・セル１０５は、セレクタ・デバイス２１５（例えば図２を参照しながら説明したセレクタ・デバイス２１５）をさらに含むことができ、または、メモリ・セル１０５は自己選択メモリ、メモリ・セル１０５の一実施例とすることができる。
【０１０１】
第１のアクセス線と第２のアクセス線とを介して書き込み電圧を印加することを含み得る、タイミング図４００による書き込み操作を実行することによって、メモリ・セル１０５に論理状態を書き込むことができる。タイミング図４００によって示されている書き込み電圧は、メモリ・セル１０５を通る電流を駆動することができ、それによって、原子配位または原子配位の組み合わせ（例えばより結晶質な状態、よりアモルファスな状態、または結晶質な状態とアモルファスな状態の組み合わせ）を有するメモリ・セル１０５のメモリ素子２２０を設定する温度プロファイルを経時的に生じさせることができる。メモリ素子２２０の組成（例えばアモルファスの度合いまたは結晶化度あるいはその両方、または結晶粒の粒度）は、異なる論理状態（例えば論理１、論理０）に対応し得る。
【０１０２】
メモリ・セル１０５を流れる電流の方向は、タイミング図４００の期間中に印加される書き込み電圧の極性に依存し得る。例えば、メモリ・セル１０５に正電流で書き込むために、正またはその他の相対的に高い書き込み電圧を第２のアクセス線に印加し、接地電圧または仮想接地電圧を第１のアクセス線に印加するかまたは他の何らかの相対的により低い電圧（例えば負電圧、またはより小さい正電圧）を第１のアクセス線に印加することによって、メモリ・セル１０５に第１の極性（例えば正極性）の電圧を印加することができる。メモリ・セル１０５に正極性を有する書き込み電圧を印加すると、その結果としてメモリ・セル１０５を正電流が流れることができる。
【０１０３】
メモリ・セル１０５に負電流で書き込むために、第２のアクセス線に負の書き込み電圧を印加し、第１のアクセス線に接地電圧または仮想接地電圧を印加するかまたは他の何らかの相対的により高い電圧（例えば正電圧、またはより小さい負電圧）を第１のアクセス線に印加することによって、メモリ・セル１０５に第２の極性（例えば負極性またはその他の相対的に低い極性）の電圧を印加することができる。メモリ・セル１０５に正極性を有する書き込み電圧を印加すると、その結果としてメモリ・セル１０５を正電流が流れることができる。本開示による極性調整メモリ・セル書き込み操作をサポートするために、メモリ・セル１０５に異なる極性の電圧を印加するその他の実施例も使用することができる。
【０１０４】
タイミング図４００は、メモリ・セル１０５への書き込み操作の第１の電圧４０６の印加に関連付けられた期間４０５を示しており、第１の電圧４０６は、実施例によっては、第１の書き込み電圧、第１の書き込みパルス、第１の書き込み信号、第１の書き込み信号部などと呼ぶことがある。実施例によっては、書き込み操作の第１の電圧４０６は、第１の書き込み電流と呼ぶこともあるメモリ・セル１０５を通る電流の駆動を伴い得る。実施例によっては、期間４０５中に印加される書き込み操作の第１の電圧４０６は、（例えば溶融温度またはその他の臨界温度を超えるメモリ素子の加熱による）メモリ素子２２０の不規則な原子配位の形成を伴い得る。上昇温度における不規則な原子配位は不安定な状態であり得る。実施例によっては、第１の電圧４０６をリセット電圧、リセット・パルス、またはリセット信号と呼ぶことがあり、メモリ・セル１０５によりアモルファスな状態を書き込むときに印加される電圧と同じであってもよい。他の実施例では、第１の電圧４０６は、メモリ・セル１０５によりアモルファスな状態を書き込むときに印加される電圧とは異なってもよく、擬似リセット電圧、擬似リセット・パルスまたは事前調整パルスと呼ぶことがある。
【０１０５】
タイミング図４００は、メモリ・セル１０５への書き込み操作の第２の電圧４１１の印加に関連付けられた期間４１０を含み、第２の電圧４１１は、実施例によっては、第２の書き込み電圧、第２の書き込みパルス、第２の書き込み信号、第２の書き込み信号部などと呼ぶことがある。実施例によっては、書き込み操作の第２の電圧４１１は、メモリ・セル１０５を流れる電流の駆動を伴うことができ、これを第２の書き込み電流と呼ぶことがある。
【０１０６】
タイミング図４００は、メモリ・セル１０５への書き込み操作の第３の電圧４１６の印加に関連付けられた期間４１５も含み、第３の電圧４１６は第３の書き込み電圧、第３の書き込みパルス、第３の書き込み信号、第３の書き込み信号部などと呼ぶことがある。実施例によっては、書き込み操作の第３の電圧４１６は、第３の書き込み電流と呼ぶことがある、メモリ・セル１０５を流れる電流の駆動を伴い得る。
【０１０７】
実施例によっては、書き込み操作の第２の電圧４１１と第３の電圧４１６は、メモリ素子２２０の規則的原子配位（例えばより結晶質な状態）の形成を伴い得る。例えば、第２の電圧４１１と第３の電圧４１６とをまとめて印加することで、メモリ素子２２０の比較的緩慢な冷却を支援することができ、メモリ素子２２０における結晶化（例えば結晶相の核生成および成長）を支援する。実施例によっては、第２の電圧４１１または第３の電圧４１６の一方または両方は、第１の電圧４０６の大きさよりも小さい大きさを有し得る。一実施例では、第２の電圧４１１と第３の電圧４１６は、期間４１０および期間４１５中にメモリ素子２２０の温度が降下するが期間４１０および期間４１５中に第２の電圧４１１と第３の電圧４１６が印加されない場合の速度よりも遅い速度で降下するように、（例えば電極２０５を介して）メモリ素子２２０から放散される熱の割合よりも小さいオーム加熱量をもたらす、メモリ素子２２０を通る電流を駆動することができる。したがって、実施例によっては、期間４１０および期間４１５中に加えられるオーム加熱の量は、期間４０５中に加えられるオーム加熱の量よりも低く抑えることができ、それによって期間４１０および４１５中にメモリ素子２２０の温度を降下させることができる。
【０１０８】
実施例によっては、第２の電圧４１１と第３の電圧４１６を個別にまたはまとめてセット電圧、セット・パルス、またはセット信号と呼ぶことがある。したがって、実施例によっては、期間４０５中に印加される第１の電圧４０６と、期間４１０中に印加される第２の電圧４１１と、期間４１５中に印加される第３の電圧４１６との組み合わせは、より結晶質な状態のメモリ・セルへの書き込みに伴う論理状態の書き込み操作に対応し得る。
【０１０９】
実施例によっては、書き込み操作の第２の電圧４１１と第３の電圧４１６は、第１の電圧４０６と同様に、（例えばメモリ素子を溶融温度またはその他の臨界温度を超えて加熱することによって）メモリ素子２２０の不規則な原子配位の形成を伴い得る。上昇温度における不規則な原子配位は不安定な状態であり得る。したがって、実施例によっては、第１の電圧４０６と第２の電圧４１１と第３の電圧４１６とを個別に、またはまとめて、リセット電圧、リセット・パルス、またはリセット信号と呼ぶことがあり、（例えば、期間４１５中に第２の電圧を印加した後でメモリ素子２２０が急速に冷却させられるときの）よりアモルファスな状態でのメモリ・セルの書き込みに伴う論理状態の書き込み操作に対応し得る。
【０１１０】
第１の電圧４０６、第２の電圧４１１、および第３の電圧４１６は、それぞれ電圧の階段状変化として示されているが、本開示による書き込み操作（例えば極性調整メモリ・セル書き込み操作）の様々な実施例は、異なる極性を有する１つまたは複数の電圧を経時的に印加することを含み得る。例えば、第１の電圧４０６、第２の電圧４１１または第３の電圧４１６のうちの任意の１つまたは複数の電圧を、電圧の階段状変化、電圧の傾斜状変化、電圧の三角形状変化、電圧の指数関数的変化、電圧の対数的変化、または任意のその他のプロファイルとして印加してもよい。
【０１１１】
また、タイミング図４００によって示す電圧は、メモリ・セル１０５を含む回路の様々な部分を指し得る。例えば、図の電圧は、メモリ・セル１０５の端子間、メモリ・セルのメモリ素子２２０両端間、メモリ・セルの電極２０５間、第１のアクセス線（例えばアクセス線１１５）の位置と第２のアクセス線（例えばアクセス線１１０）の位置との間の電圧、またはメモリ・セル１０５に結合された電源電圧（例えば、メモリ・セル１０５と電子的に連通している２つの電圧源間の差）を指し得る。
【０１１２】
タイミング図４００によって示す例示の書き込み操作などの、異なる電圧極性を有する書き込み操作の実行は、単一の電圧極性からなる書き込み操作を実行する場合よりも高いメモリ・アレイのパフォーマンスを伴い得る。例えば、メモリ・セル１０５への電圧の印加は、メモリ・セル１０５に特定の論理状態が書き込まれる速度または信頼性に影響を及ぼす可能性があるメモリ・セル１０５全体（例えばメモリ素子２２０全体）の組成偏析を伴うことがある。本開示による異なる極性を有する書き込み操作を実行する場合、このような元素偏析を低減することができる。したがって、このような書き込み操作は、他の利点もある中でも特に、例えば単一極性の電圧を有する書き込み操作よりも短時間で完了するように構成することができる。
【０１１３】
別の実施例（図示せず）では、当業者にはわかるように、メモリ・セル１０５の書き込み電圧（例えば第１の電圧４０６、第２の電圧４１１、または第３の電圧４１６）の極性を逆にしてもよい。例えば、第１の電圧４０６は、代わりに負極性でメモリ・セル１０５に印加されてもよく、第２の電圧４１１は代わりに正極性でメモリ・セル１０５に印加されてもよく、第３の電圧４１６は代わりに負極性でメモリ・セル１０５に印加されてもよい。実施例によっては、（例えばタイミング図４００によって示すような）異なる極性の第１のシーケンスを有する第１の書き込み操作を「順方向」書き込み操作と呼ぶことがあり、異なる極性の第１のシーケンスとは逆の極性（例えばタイミング図４００に示すものとは逆の極性）の第２のシーケンスを有する第２の書き込み操作を「逆方向」書き込み操作と呼ぶことがある。また、異なる極性の第１のシーケンスをメモリ・アレイのメモリ・セル１０５の第１の組（例えばメモリ・セル１０５の第１の層）に印加することができ、異なる極性の第１のシーケンスとは逆の極性の第２のシーケンスを有する第２の書き込み操作をメモリ・アレイのメモリ・セル１０５の第２の組（例えばメモリ・セル１０５の第２の層）に印加してもよい。これらの様々な実施例では、上記と同じ利点（例えばメモリ・セル１０５全体の元素偏析の低減）をメモリ・アレイにおいて実現することができる。
【０１１４】
実施例によっては、タイミング図４００の操作を伴うメモリ・デバイスを、後の書き込み操作が前の操作とは異なる方向となるように、前の書き込み操作の方向（例えば、前の書き込み操作が順方向書き込み操作であったか逆方向書き込み操作であったか）を記憶またはその他の方法で特定するように構成することができる。例えば、メモリ・デバイスは、メモリ・セル１０５に対する前の書き込み操作が順方向書き込み操作であったと特定した後、メモリ・セル１０５に対して逆方向書き込み操作を行うことを決定することができ、またはメモリ・デバイスは、メモリ・セル１０５に対する前の書き込み操作が逆方向書き込み操作であったと特定した後、メモリ・セル１０５に対して順方向書き込み操作を行うことを決定することができる。
【０１１５】
タイミング図４００に示す書き込み電圧の印加などの書き込み操作の後、書き込まれたメモリ・セル１０５をその後、後の読み取り操作によって読み取る（例えばセンスする）ことができる。読み取り操作は、メモリ・セルに１つまたは複数の電圧（例えば１つまたは複数の読み取り電圧）を印加することと、その１つまたは複数の電圧の印加に対する応答に基づいて記憶論理状態を判断することとを含み得る。
【０１１６】
様々な実施例では、後の読み取り操作における読み取り電圧は、同じメモリ・セル１０５の前の書き込み操作の極性に少なくとも部分的に基づくメモリ・セル１０５の極性を有し得る。例えば、後の読み取り操作の第１の読み取り電圧の極性は、期間４１５中の第３の電圧４１６の極性と比較して逆または別様に異なるメモリ・セル１０５の極性とすることができる。例えば、タイミング図に示すように、期間４１５中に印加される書き込み操作の第３の電圧４１６は正極性で印加されるため、後の読み取り操作の第１の読み取り電圧を負極性でメモリ・セル１０５に印加することができる。実施例によっては、前の書き込み電圧の極性とは逆の極性を有する読み取り電圧の印加の結果、メモリ・セルの読み取り時に相対的に高い閾値電圧となり得る。
【０１１７】
別の実施例では、後の読み取り操作の第１の読み取り電圧の極性は、期間４１５における第２の書き込み電圧の極性と同じとすることができる。例えば、タイミング図に示すように、期間４１５において印加される書き込み操作の第３の電圧４１６は正極性で印加されるため、後の読み取り操作の第１の読み取り電圧も正極性でメモリ・セル１０５に印加することができる。実施例によっては、前の書き込み電圧と同じ極性を有する読み取り電圧の印加の結果、メモリ・セルの読み取り時に相対的に低い閾値電圧となり得る。
【０１１８】
図５に、本開示の様々な実施例による、極性調整メモリ・セル書き込み操作をサポートするタイミング図５００の一例を示す。タイミング図５００は、時間を表す横軸と、メモリ・セル１０５（例えば図２を参照しながら説明したメモリ・セル１０５−ａ）の電位（例えば電圧）を示す縦軸とを含む。このタイミング図は、まとめて（例えばメモリ・セル１０５に特定の論理状態を書き込む）書き込み操作に関連付けることができる、期間５０５と、期間５１０と、期間５１５と、期間５２０と、期間５２５とを含む。タイミング図５００は、電圧を互いに逆の極性（例えば正極性または負極性）を有するものとして示しているが、タイミング図５００は、より一般的に、異なる（例えば非平行）方向のメモリ・セル１０５への電界の印加など、異なる極性を有する電圧の印加を含む書き込み操作を示し得る。
【０１１９】
タイミング図５００の書き込み操作によって書き込まれるメモリ・セル１０５は、実施例によっては、メモリ素子２２０（例えば図２を参照しながら説明したメモリ素子２２０）を含むことができ、第１のアクセス線（例えば図１および図２を参照しながら説明したアクセス線１１０）と、第２のアクセス線（例えば図１および図２を参照しながら説明したアクセス線１１５）とに結合することができる。したがって、このタイミング図は、特定の抵抗状態、特定の原子配位、または特定の組成分布に従うメモリ・セル１０５への論理状態の書き込みを伴う書き込み操作を示し得る。実施例によっては、タイミング図５００の書き込み操作によって書き込まれるメモリ・セル１０５は、セレクタ・デバイス２１５（例えば図２を参照しながら説明したセレクタ・デバイス２１５）をさらに含むことができ、または、メモリ・セル１０５は自己選択メモリ、メモリ・セル１０５の一実施例とすることができる。
【０１２０】
第１のアクセス線と第２のアクセス線とを介して書き込み電圧を印加することを含み得る、タイミング図５００による書き込み操作を実行することによって、メモリ・セル１０５に論理状態を書き込むことができる。タイミング図５００によって示されている書き込み電圧は、メモリ・セル１０５を通る電流を駆動することができ、それによって、原子配位または原子配位の組み合わせ（例えばより結晶質な状態、よりアモルファスな状態、または結晶質な状態とアモルファスな状態の組み合わせ）を有するメモリ・セル１０５のメモリ素子２２０を設定する温度プロファイルを経時的に生じさせることができる。メモリ素子２２０の組成（例えばアモルファスの度合いまたは結晶化度あるいはその両方、または結晶粒の粒度）は、異なる論理状態（例えば論理１、論理０）に対応し得る。
【０１２１】
メモリ・セル１０５を流れる電流の方向は、タイミング図５００の期間中に印加される書き込み電圧の極性に依存し得る。例えば、メモリ・セル１０５に正電流で書き込むために、正またはその他の相対的に高い書き込み電圧を第２のアクセス線に印加し、接地電圧または仮想接地電圧を第１のアクセス線に印加するかまたは他の何らかの相対的により低い電圧（例えば負電圧、またはより小さい正電圧）を第１のアクセス線に印加することによって、メモリ・セル１０５に第１の極性（例えば正極性）の電圧を印加することができる。メモリ・セル１０５に正極性を有する書き込み電圧を印加すると、その結果としてメモリ・セル１０５を正電流が流れることができる。
【０１２２】
メモリ・セル１０５に負電流で書き込むために、第２のアクセス線に負の書き込み電圧を印加し、第１のアクセス線に接地電圧または仮想接地電圧を印加するかまたは他の何らかの相対的により高い電圧（例えば正電圧、またはより小さい負電圧）を第１のアクセス線に印加することによって、メモリ・セル１０５に第２の極性（例えば負極性またはその他の相対的に低い極性）の電圧を印加することができる。メモリ・セル１０５に正極性を有する書き込み電圧を印加すると、その結果としてメモリ・セル１０５を正電流が流れることができる。本開示による極性調整メモリ・セル書き込み操作をサポートするために、メモリ・セル１０５に異なる極性の電圧を印加するその他の実施例も使用することができる。
【０１２３】
タイミング図５００は、メモリ・セル１０５への書き込み操作の第１の電圧５０６の印加に関連付けられた期間５０５を示しており、第１の電圧６０６は、実施例によっては、第１の書き込み電圧、第１の書き込みパルス、第１の書き込み信号、第１の書き込み信号部などと呼ぶことがある。実施例によっては、書き込み操作の第１の電圧５０６は、第１の書き込み電流と呼ぶこともあるメモリ・セル１０５を通る電流の駆動を伴い得る。実施例によっては、期間５０５中に印加される書き込み操作の第１の電圧５０６は、（例えば溶融温度またはその他の臨界温度を超えるメモリ素子の加熱による）メモリ素子２２０の不規則な原子配位の形成を伴い得る。上昇温度における不規則な原子配位は不安定な状態であり得る。実施例によっては、第１の電圧５０６をリセット電圧、リセット・パルス、またはリセット信号と呼ぶことがあり、メモリ・セル１０５によりアモルファスな状態を書き込むときに印加される電圧と同じであってもよい。他の実施例では、第１の電圧５０６は、メモリ・セル１０５によりアモルファスな状態を書き込むときに印加される電圧とは異なってもよく、擬似リセット電圧、擬似リセット・パルスまたは事前調整パルスと呼ぶことがある。
【０１２４】
本開示による書き込み操作の実施例によっては、メモリ・セルにゼロ正味電圧５１１が印加される期間に対応し得るドゥエル時間に関連付けられた期間５１０も含み得る。本開示による他の実施例または書き込み操作では、期間５１０を省いてもよい。言い換えると、一部の書き込み操作は、書き込み操作の第１の書き込み電圧から、直接、書き込み操作の第２の書き込み電圧に移行してもよい。
【０１２５】
タイミング図５００は、メモリ・セル１０５への書き込み操作の第２の電圧５１６の印加に関連付けられた期間５１５を含み、この第２の電圧５１６を第２の書き込み電圧、第２の書き込みパルス、第２の書き込み信号、第２の書き込み信号部などと呼ぶことがある。実施例によっては、書き込み操作の第２の電圧５１６は、メモリ・セル１０５を流れる電流の駆動を伴うことができ、これを第２の書き込み電流と呼ぶことがある。
【０１２６】
タイミング図５００は、メモリ・セル１０５への書き込み操作の第３の電圧５２１の印加に関連付けられた期間５２０も含み、第３の電圧５２１は第３の書き込み電圧、第３の書き込みパルス、第３の書き込み信号、第３の書き込み信号部などと呼ぶことがある。実施例によっては、書き込み操作の第３の電圧５２１は、第３の書き込み電流と呼ぶことがあるメモリ・セル１０５を流れる電流の駆動を伴い得る。
【０１２７】
タイミング図５００は、第４の書き込み電圧、第４の書き込みパルス、第４の書き込み信号、第４の書き込み信号部などと呼ぶことがある、書き込み操作の第４の電圧５２６をメモリ・セル１０５に印加することに関連付けられた期間５２５も含む。実施例によっては、書き込み操作の第４の電圧５２６は、第４の書き込み電流と呼ぶこともあるメモリ・セル１０５を流れる電流の駆動を伴い得る。
【０１２８】
実施例によっては、書き込み操作の第２の電圧５１６と第３の電圧５２１と第４の電圧５２６とは、メモリ素子２２０の規則的原子配位（例えばより結晶質な状態）の形成を伴い得る。例えば、第２の電圧５１６と第３の電圧５２１と第４の電圧５２６とをまとめて印加することで、メモリ素子２２０の比較的緩慢な冷却を支援することができ、メモリ素子２２０における結晶化（例えば結晶相の核生成および成長）を支援する。実施例によっては、第２の電圧５１６、第３の電圧５２１、または第４の電圧５２６のうちの１つまたは複数の電圧は、第１の電圧５０６の大きさよりも小さい大きさを有し得る。
【０１２９】
一実施例では、第２の電圧５１６と第３の電圧５２１と第４の電圧５２６とは、期間５１５、期間５２０および期間５２５中にメモリ素子２２０の温度が降下するが期間４１０、期間４１５中に第２の電圧４１１と第３の電圧４１６が印加されない場合の速度よりも遅い速度で降下するように、（例えば電極２０５を介して）メモリ素子２２０から放散される熱の割合よりも小さいオーム加熱量をもたらす、メモリ素子２２０を通る電流を駆動することができる。したがって、実施例によっては、期間４１０および期間４１５中に加えられるオーム加熱の量は、期間４０５中に加えられるオーム加熱の量よりも低く抑えることができ、それによって期間４１０および４１５中にメモリ素子２２０の温度を降下させることができる。
【０１３０】
実施例によっては、第２の電圧５１６と第３の電圧５２１と第４の電圧５２６とは、より結晶質な状態の形成の異なる部分を伴い得る。例えば、第２の電圧５１６は結晶相の核形成を伴うことができ、第３の電圧５２１は結晶相の成長を伴うことができ、第４の電圧５２６は結晶相のセットバックを伴うことができる。実施例によっては、第２の電圧５１６と第３の電圧５２１と第４の電圧５２６とを個別に、またはまとめて、セット電圧、セット・パルス、またはセット信号と呼ぶことがある。
【０１３１】
第１の電圧５０６、第２の電圧５１６、第３の電圧５２１、および第４の電圧５２６は、それぞれ電圧の階段状変化として示されているが、書き込み操作（例えば極性調整メモリ・セル書き込み操作）の様々な実施例は、異なる極性を有する１つまたは複数の電圧を経時的に印加することを含み得る。例えば、第１の電圧５０６、第２の電圧５１６、第３の電圧５２１、および第４の電圧５２６のうちの任意の１つまたは複数の電圧は、電圧の階段状変化、電圧の傾斜状変化、電圧の三角形状変化、電圧の指数関数的変化、電圧の対数的変化、または任意のその他のプロファイルとして印加してもよい。
【０１３２】
また、タイミング図５００によって示す電圧は、メモリ・セル１０５を含む回路の様々な部分を指し得る。例えば、図の電圧は、メモリ・セル１０５の端子間、メモリ・セルのメモリ素子２２０両端間、メモリ・セルの電極２０５間、第１のアクセス線（例えばアクセス線１１５）の位置と第２のアクセス線（例えばアクセス線１１０）の位置との間の電圧、またはメモリ・セル１０５に結合された電源電圧（例えば、メモリ・セル１０５と電子的に連通している２つの電圧源間の差）を指し得る。
【０１３３】
タイミング図５００によって示す例示の書き込み操作などの、異なる電圧極性を有する書き込み操作の実行は、単一の電圧極性からなる書き込み操作を実行する場合よりも高いメモリ・アレイのパフォーマンスを伴い得る。例えば、メモリ・セル１０５への電圧の印加は、メモリ・セル１０５に特定の論理状態が書き込まれる速度または信頼性に影響を及ぼす可能性があるメモリ・セル１０５全体（例えばメモリ素子２２０全体）の組成偏析を伴うことがある。本開示による異なる極性を有する書き込み操作を実行する場合、このような元素偏析を低減することができる。したがって、このような書き込み操作は、他の利点もある中でも特に、例えば単一極性の電圧を有する書き込み操作よりも短時間で完了するように構成することができる。
【０１３４】
別の実施例（図示せず）では、当業者にはわかるように、メモリ・セル１０５の書き込み電圧（例えば第１の電圧５０６、第２の電圧５１６、第３の電圧５２１、および第４の電圧５２６）の極性を逆にしてもよい。例えば、第１の電圧５０６は、代わりに正極性でメモリ・セル１０５に印加されてもよく、第２の電圧５１６、第３の電圧５２１および第４の電圧５２６は代わりに負極性でメモリ・セル１０５に印加されてもよい。実施例によっては、（例えばタイミング図５００によって示すような）異なる極性の第１のシーケンスを有する第１の書き込み操作を「順方向」書き込み操作と呼ぶことがあり、異なる極性の第１のシーケンスとは逆の極性（例えばタイミング図５００に示すものとは逆の極性）の第２のシーケンスを有する第２の書き込み操作を「逆方向」書き込み操作と呼ぶことがある。また、異なる極性の第１のシーケンスをメモリ・アレイのメモリ・セル１０５の第１の組（例えばメモリ・セル１０５の第１の層）に印加することができ、異なる極性の第１のシーケンスとは逆の極性の第２のシーケンスを有する第２の書き込み操作をメモリ・アレイのメモリ・セル１０５の第２の組（例えばメモリ・セル１０５の第２の層）に印加してもよい。これらの様々な実施例では、上記と同じ利点（例えばメモリ・セル１０５全体の元素偏析の低減）をメモリ・アレイにおいて実現することができる。
【０１３５】
実施例によっては、タイミング図５００の操作を伴うメモリ・デバイスを、後の書き込み操作が前の操作とは異なる方向となるように、前の書き込み操作の方向（例えば、前の書き込み操作が順方向書き込み操作であったか逆方向書き込み操作であったか）を記憶またはその他の方法で特定するように構成することができる。例えば、メモリ・デバイスは、メモリ・セル１０５に対する前の書き込み操作が順方向書き込み操作であったと特定した後、メモリ・セル１０５に対して逆方向書き込み操作を行うことを決定することができ、またはメモリ・デバイスは、メモリ・セル１０５に対する前の書き込み操作が逆方向書き込み操作であったと特定した後、メモリ・セル１０５に対して順方向書き込み操作を行うことを決定することができる。
【０１３６】
タイミング図５００に示す書き込み電圧の印加などの書き込み操作の後、書き込まれたメモリ・セル１０５をその後、その後の読み取り操作によって読み取る（例えばセンスする）ことができる。読み取り操作は、メモリ・セルに１つまたは複数の電圧（例えば１つまたは複数の読み取り電圧）を印加することと、その１つまたは複数の電圧の印加に対する応答に基づいて記憶論理状態を判断することとを含み得る。
【０１３７】
様々な実施例では、後の読み取り操作における読み取り電圧は、同じメモリ・セル１０５の前の書き込み操作の極性に少なくとも部分的に基づくメモリ・セル１０５の極性を有し得る。例えば、後の読み取り操作の第１の読み取り電圧の極性は、期間５２５中の第４の電圧５２６の極性と比較して逆または別様に異なるメモリ・セル１０５の極性とすることができる。例えば、タイミング図に示すように、第４の電圧５２６は正極性で印加されるため、後の読み取り操作の第１の読み取り電圧を負極性でメモリ・セル１０５に印加することができる。実施例によっては、前の書き込み電圧の極性とは逆の極性を有する読み取り電圧の印加の結果、メモリ・セルの読み取り時に相対的に高い閾値電圧となり得る。
【０１３８】
別の実施例では、後の読み取り操作の第１の読み取り電圧の極性は、期間５１５における第２の書き込み電圧の極性と同じとすることができる。例えば、タイミング図に示すように、書き込み操作の第４の電圧５２６は正極性で印加されるため、後の読み取り操作の第１の読み取り電圧も正極性でメモリ・セル１０５に印加することができる。実施例によっては、前の書き込み電圧と同じ極性を有する読み取り電圧の印加の結果、メモリ・セルの読み取り時に相対的に低い閾値電圧となり得る。
【０１３９】
図６に、本開示の実施例による極性調整メモリ・セル書き込み操作をサポートするメモリ・コントローラ６０５のブロック図６００を示す。メモリ・コントローラ６０５は、図１を参照しながら説明したメモリ・コントローラ１４０の態様の一実施例とすることができる。メモリ・コントローラ６０５は、バイアス構成要素６１０と、タイミング構成要素６１５と、印加構成要素６２０と、判断構成要素６２５と、降圧構成要素６３０と、接地構成要素６３５とを含み得る。これらのモジュールのそれぞれが（例えば１つまたは複数のバスを介して）互いに直接または間接的に通信することができる。
【０１４０】
印加構成要素６２０は、第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに書き込み電圧を印加することができる。実施例によっては、メモリ・セルは、メモリ記憶素子とセレクタ・デバイスとを含み得る。場合によっては、（例えば、本明細書に記載されている様々な電圧印加を行うために）印加構成要素６２０またはバイアス構成要素６１０がアクセス線（例えば、読み取りまたは書き込みの対象のメモリ・セルに結合されたアクセス線１１０またはアクセス線１１５）を選択するか、または電圧源を選択、イネーブル、またはその他の方法により第１のアクセス線または第２のアクセス線に結合することができる。
【０１４１】
場合によっては、印加構成要素６２０は、第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに、第１の極性を有する書き込み操作の第１の書き込み電圧を印加することができ、書き込み操作の第１の書き込み電圧の印加後に、メモリ・セルに第１の極性とは異なる第２の極性を有する書き込み操作の第２の書き込み電圧を印加することができる。
【０１４２】
場合によっては、第１の極性は第２の極性とは逆である。場合によっては、書き込み操作の第１の書き込み電圧の印加はメモリ・セルを第１の方向に流れる電流を伴い、第２の書き込み電圧の印加は、メモリ・セルを第１の方向とは異なる第２の方向に流れる電流を伴う。
【０１４３】
場合によっては、第１の書き込み電圧の印加は、メモリ・セルの一部の第１の物質相の形成を伴い、第２の書き込み電圧の印加はメモリ・セルの上記部分の第２の物質相の形成を伴う。例えば、場合によっては、書き込み操作の第１の書き込み電圧の印加は、メモリ・セルの相変化物質のアモルファス相の形成を伴い、書き込み操作の第２の書き込み電圧の印加はメモリ・セルの相変化物質の結晶相の形成を伴う。
【０１４４】
場合によっては、印加構成要素６２０は、書き込み操作の第１の書き込み電圧の印加の前に、書き込み操作の第３の書き込み電圧をメモリ・セルに印加することができ、書き込み操作の第３の書き込み電圧は第２の極性を有する。場合によっては、書き込み操作の第３の書き込み電圧の印加は、メモリ・セルの相変化物質のアモルファス相の形成を伴い、書き込み操作の第１の書き込み電圧の印加と、書き込み操作の第２の書き込み電圧の印加とは、メモリ・セルの相変化物質の結晶相の形成を伴う。場合によっては、書き込み操作の第２の書き込み電圧は、書き込み操作の第３の書き込み電圧より低い大きさを有する。
【０１４５】
場合によっては、印加構成要素６２０は、書き込み操作の第２の書き込み電圧の印加後に、メモリ・セルに書き込み操作の第２の書き込み電圧とは異なる書き込み操作の第４の書き込み電圧を印加することができ、書き込み操作の第４の書き込み電圧は第２の極性を有する。場合によっては、書き込み操作の第２の書き込み電圧は、メモリ・セルの相変化記憶物質の結晶相の核生成を伴い、第４の書き込み電圧は、メモリ・セルの相変化記憶物質の結晶相の成長を伴う。
【０１４６】
場合によっては、印加構成要素６２０は、書き込み操作の第４の書き込み電圧の印加後に、メモリ・セルに、書き込み操作の第４の書き込み電圧とは異なる書き込み操作の第５の書き込み電圧を印加することができ、書き込み操作の第５の書き込み電圧は第２の極性を有する。場合によっては、第５の書き込み電圧は、メモリ・セルの相変化記憶物質の結晶相のセットバックを伴う。様々な実施例では、書き込み操作の書き込み電圧の印加は、メモリ・セルに電圧の階段状変化を印加すること、またはメモリ・セルに電圧の傾斜状変化を印加することを含む。
【０１４７】
場合によっては、印加構成要素６２０は、後の書き込み操作が前の書き込み操作とは異なる方向となるように、前の書き込み操作の方向（例えば、前の書き込み操作が順方向書き込み操作であったか逆方向書き込み操作であったか）を記憶またはその他の方法で特定するように構成可能である。
【０１４８】
タイミング構成要素６１５は、本明細書に記載の様々な読み取り操作または書き込み操作のトリガなどの様々なタイミング操作を実行することができる。
【０１４９】
判断構成要素６２５は、（例えば読み取り電圧の印加に少なくとも部分的に基づいて）メモリ・セルの論理状態を判断することができる。他の実施例では、判断構成要素６２５は、読み取りパルスの印加に少なくとも部分的に基づいてメモリ・セルの論理状態を判断することができる。判断構成要素６２５は、メモリ・セルに書き込む論理状態を判断することもできる。
【０１５０】
降圧構成要素６３０は、メモリ・セルの論理状態の判断後に電圧を低下させることができる。
【０１５１】
接地構成要素６３５は、読み取り電圧または書き込み電圧の印加後に、第１のアクセス線または第２のアクセス線のうちの少なくとも一方を接地することができる。
【０１５２】
図７に、本開示の実施例による極性調整メモリ・セル書き込み操作をサポートするデバイス７０５を含むシステム７００の図を示す。デバイス７０５は、例えば図１および図２を参照しながら上述したようなメモリ・アレイ１００または２００の構成要素の一実施例であるか、または含むものとすることができる。デバイス７０５は、メモリ・コントローラ７１５、メモリ・セル７２０、ベーシック・インプット／アウトプット・システム（ＢＩＯＳ）構成要素７２５、プロセッサ７３０、Ｉ／Ｏコントローラ７３５、および周辺構成要素７４０を含む、通信の送信および受信のための構成要素を含む、双方向音声およびデータ通信のための構成要素を含み得る。これらの構成要素は、１つまたは複数のバス（例えばバス７１０）を介して電子的に連通し得る。
【０１５３】
メモリ・コントローラ７１５は、本明細書に記載されているように１つまたは複数のメモリ・セルを操作することができる。具体的には、メモリ・コントローラ７１５は、組み込みリフレッシュによるドリフト低減をサポートするように構成可能である。場合によっては、メモリ・コントローラ７１５は、本明細書に記載のような行デコーダ、列デコーダまたはその両方を含み得る（図示せず）。
【０１５４】
メモリ・セル７２０は、本明細書に記載のように情報（すなわち、メモリ・セル７２０のそれぞれによって記憶された論理状態の形態の情報）を記憶することができる。メモリ・セル７２０は、様々なメモリの種類または技術を含み得る。実施例によっては、メモリ・セル７２０は、ＤＲＡＭまたはＦｅＲＡＭアーキテクチャを含み得る。実施例によっては、メモリ・セル７２０は、ＰＣＭアーキテクチャを含み得る。実施例によっては、メモリ・セル７２０は、自己選択メモリ・アーキテクチャを含み得る。
【０１５５】
ＢＩＯＳ構成要素７２５は、様々なハードウェア構成要素を初期化し、稼働させることができるファームウェアとして動作させられるＢＩＯＳを含むソフトウェア構成要素とすることができる。ＢＩＯＳ構成要素７２５は、プロセッサと様々な他の構成要素、例えば、周辺構成要素、入力／出力制御構成要素などとの間のデータ・フローの管理も行うことができる。ＢＩＯＳ構成要素７２５は、読み取り専用メモリ（ＲＯＭ）、フラッシュ・メモリ、または任意のその他の不揮発性メモリに記憶されたプログラムまたはソフトウェアを含み得る。
【０１５６】
プロセッサ７３０は、インテリジェント・ハードウェア・デバイス（例えば、汎用プロセッサ、ＤＳＰ、中央処理装置（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、プログラマブル・ロジック・デバイス、ディスクリート・ゲートまたはトランジスタ・ロジック構成要素、ディスクリート・ハードウェア構成要素、またはこれらの任意の組み合わせ）を含み得る。場合によっては、プロセッサ７３０は、メモリ・コントローラを使用してメモリ・アレイを操作するように構成可能である。他の例では、メモリ・コントローラがプロセッサ７３０に組み込まれてもよい。プロセッサ７３０は、様々な機能（例えば、組み込みリフレッシュによるドリフト低減をサポートする機能またはタスク）を実行するために、メモリに記憶されているコンピュータ可読命令を実行するように構成可能である。
【０１５７】
Ｉ／Ｏコントローラ７３５は、デバイス７０５の入力信号と出力信号を管理することができる。Ｉ／Ｏコントローラ７３５は、デバイス７０５に内蔵されていない周辺装置も管理することができる。場合によっては、Ｉ／Ｏコントローラ７３５は、外部周辺装置への物理接続またはポートに相当し得る。場合によっては、Ｉ／Ｏコントローラ７３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）、またはその他の知られているオペレーティング・システムなどの、オペレーティング・システムを利用することができる。他の例では、Ｉ／Ｏコントローラ７３５は、モデム、キーボード、マウス、タッチ・スクリーン、または同様のデバイスに相当するかまたはこれらと相互連絡（ｉｎｔｅｒａｃｔ）することができる。場合によっては、Ｉ／Ｏコントローラ７３５は、プロセッサの一部として実装可能である。場合によっては、ユーザがＩ／Ｏコントローラ７３５を介して、またはＩ／Ｏコントローラ７３５によって制御されるハードウェア構成要素を介して、デバイス７０５と対話することができる。
【０１５８】
周辺構成要素７４０は、任意の入力デバイスまたは出力デバイスを含むことができ、またはそのようなデバイスのためのインターフェースであってもよい。例としては、ディスク・コントローラ、サウンド・コントローラ、グラフィクス・コントローラ、Ｅｔｈｅｒｎｅｔコントローラ、モデム、ユニバーサル・シリアル・バス（ＵＳＢ）コントローラ、シリアルまたはパラレル・ポート、または、ペリフェラル・コンポーネント・インターコネクト（ＰＣＩ）スロットまたはアクセラレーテッド・グラフィクス・ポート（ＡＧＰ）スロットなどのペリフェラル・カード・スロットが含まれる。
【０１５９】
入力７４５は、デバイス７０５またはその構成要素に入力を供給する、デバイス７０５の外部のデバイスまたは信号に相当する。これは、ユーザ・インターフェースまたは、他のデバイスとのインターフェースまたは他のデバイス間のインターフェースを含み得る。場合によっては、入力７４５はＩ／Ｏコントローラ７３５によって管理されてもよく、周辺構成要素７４０を介してデバイス７０５と相互連絡してもよい。
【０１６０】
出力７５０も、デバイス７０５またはその構成要素のいずれかから出力を受信するように構成された、デバイス７０５の外部のデバイスまたは信号に相当し得る。出力７５０の例には、ディスプレイ、音声スピーカ、印刷装置、別のプロセッサまたはプリント回路基板などが含まれ得る。場合によっては、出力７５０は、周辺構成要素７４０を介してデバイス７０５とインターフェースで接続する周辺要素であってもよい。場合によっては、出力７５０はＩ／Ｏコントローラ７３５によって管理されてもよい。
【０１６１】
デバイス７０５の構成要素は、それぞれの機能を実行するように設計された回路を含み得る。これには、本明細書に記載の機能を実行するように構成された、様々な回路素子、例えば、導線、トランジスタ、キャパシタ、インダクタ、抵抗器、増幅器またはその他の能動素子もしくは非能動素子が含まれる。デバイス７０５は、コンピュータ、サーバ、ラップトップ・コンピュータ、ノートブック・コンピュータ、タブレット・コンピュータ、携帯電話、ウェアラブル電子デバイス、パーソナル電子デバイスなどとすることができる。あるいは、デバイス７０５は、このようなデバイスの一部または一態様であってもよい。
【０１６２】
図８に、本開示の実施例による極性調整書き込み操作の方法８００を示すフローチャートを示す。方法８００の操作は、本明細書に記載のようなメモリ・コントローラまたはその構成要素によって実装または容易にされ得る。例えば、方法８００の操作は、図１ないし図７を参照しながら説明したメモリ・コントローラによって実行可能である。実施例によっては、メモリ・コントローラは、本明細書に記載の機能（例えば、目標メモリ・セルと連通するアクセス線の活性化、電圧源の起動または制御、目標メモリ・セル１０５と連通するアクセス線への電圧源の結合、センス構成要素との通信など）を実行するようにデバイスの機能要素を制御するための命令のセットを実行することができる。これに加えて、またはこれに代えて、メモリ・コントローラは専用ハードウェアを使用して以下に記載する機能の態様を実行することができる。場合によっては、メモリ・セルはカルコゲナイド物質を含む。
【０１６３】
８０５で、メモリ・コントローラが第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに書き込み操作の第１の電圧を印加することができ、書き込み操作の第１の書き込み電圧は第１の極性を有する。８０５の操作は、本明細書に記載の方法に従って実行することができる。特定の実施例では、８０５の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素、またはメモリ・コントローラによって実行可能である。
【０１６４】
８１０で、メモリ・コントローラは書き込み操作の第１の書き込み電圧の印加後にメモリ・セルに書き込み操作の第２の書き込み電圧を印加することができ、書き込み操作の第２の書き込み電圧は、第１の極性とは異なる第２の極性を有する。８１０の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、８１０の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素、またはメモリ・コントローラによって実行可能である。
【０１６５】
実施例によっては、本明細書に記載の装置が方法８００などの１つまたは複数の方法を実行することができる。装置は、第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに第１の極性を有する書き込み操作の第１の書き込み電圧を印加し、書き込み操作の第１の書き込み電圧の印加後に、第１の極性とは異なる第２の極性を有する書き込み操作の第２の書き込み電圧をメモリに印加するための、機構、手段、回路または命令（例えば、プロセッサによって実行可能な命令を記憶する非一過性のコンピュータ可読媒体）を含み得る。実施例によっては、装置は、第１のアクセス線と第２のアクセス線とに結合されたメモリ・コントローラを含み、メモリ・コントローラは記載されている操作を実行するように動作可能である。
【０１６６】
本明細書に記載の方法８００および装置の一部の実施例は、書き込み操作の第１の書き込み電圧の印加の前に、第２の極性を有する書き込み操作の第３の書き込み電圧をメモリ・セルに印加するための、操作、機構、手段、回路、または命令を含み得る。
【０１６７】
本明細書に記載の方法８００および装置の一部の実施例では、書き込み操作の第２の書き込み電圧は書き込み操作の第３の書き込み電圧よりも低い大きさを有する。
【０１６８】
本明細書に記載の方法８００および装置の一部の実施例では、書き込み操作の第３の書き込み電圧の印加は、メモリ・セルの相変化物質のアモルファス相の形成を伴い、書き込み操作の第１の書き込み電圧の印加と、書き込み操作の第２の書き込み電圧の印加とは、メモリ・セルの相変化物質の結晶相の形成を伴う。
【０１６９】
本明細書に記載の方法８００および装置の一部の実施例では、書き込み操作の第１の書き込み電圧の印加はメモリ・セルの相変化物質のアモルファス相の形成を伴い、書き込み操作の第２の書き込み電圧の印加はメモリ・セルの相変化物質の結晶相の形成を伴う。
【０１７０】
本明細書に記載の方法８００および装置の一部の実施例では、書き込み操作の第１の書き込み電圧の印加は、メモリ・セルを第１の方向に流れる電流を伴い、第２の書き込み電圧の印加は、メモリ・セルを第１の方向とは異なる第２の方向に流れる電流を伴う。
【０１７１】
本明細書に記載の方法８００および装置の一部の実施例では、第１の極性は第２の極性とは逆である。
【０１７２】
本明細書に記載の方法８００および装置の一部の実施例では、書き込み操作の第１の書き込み電圧の印加は、メモリ・セルに電圧の階段状変化を印加すること、またはメモリ・セルに電圧の傾斜状変化を印加することを含み得る。
【０１７３】
本明細書に記載の方法８００および装置の一部の実施例は、書き込み操作の第２の書き込み電圧の印加後に、書き込み操作の第２の書き込み電圧とは異なる、第２の極性を有する書き込み操作の第４の書き込み電圧をメモリ・セルに印加するための操作、機構、手段、回路または命令をさらに含み得る。
【０１７４】
本明細書に記載の方法８００および装置の一部の実施例では、書き込み操作の第２の書き込み電圧は、メモリ・セルの相変化記憶物質の結晶相の核生成を伴い、第４の書き込み電圧は、メモリ・セルの相変化記憶物質の結晶相の成長を伴う。
【０１７５】
本明細書に記載の方法８００および装置の一部の実施例は、書き込み操作の第４の書き込み電圧の印加後に、書き込み操作の第４の書き込み電圧とは異なる書き込み操作の第５の書き込み電圧をメモリ・セルに印加することをさらに含むことができ、書き込み操作の第５の書き込み電圧は第２の極性を有する。
【０１７６】
本明細書に記載の方法８００および装置の一部の実施例では、第５の書き込み電圧は、メモリ・セルの相変化記憶物質の結晶相のセットバックを伴う。
【０１７７】
場合によっては、書き込み操作の第１の書き込み電圧の印加は、メモリ・セルの相変化物質のアモルファス相の形成を伴い、書き込み操作の第２の書き込み電圧の印加はメモリ・セルの相変化物質の結晶相の形成を伴う。場合によっては、書き込み操作の第１の書き込み電圧の印加は、メモリ・セルを第１の方向に流れる電流を伴い、第２の書き込み電圧の印加は、メモリ・セルを第１の方向とは異なる第２の方向に流れる電流を伴う。様々な実施例では、書き込み操作の第１の書き込み電圧または第２の書き込み電圧の印加は、メモリ・セルへの電圧の階段状変化の印加またはメモリ・セルへの電圧の傾斜状変化の印加を含む。
【０１７８】
図９に、本開示の実施例による極性調整メモリ・セル書き込み操作の方法９００を示すフローチャートを示す。方法９００の操作は、本明細書に記載のようなメモリ・コントローラまたはその構成要素によって実装または容易にされ得る。例えば、方法９００の操作は、図１ないし図７を参照しながら説明したメモリ・コントローラによって実行可能である。実施例によっては、メモリ・コントローラは、本明細書に記載の機能（例えば、目標メモリ・セルと連通するアクセス線の活性化、電圧源の起動または制御、目標メモリ・セル１０５と連通するアクセス線への電圧源の結合、センス構成要素との通信など）を実行するようにデバイスの機能要素を制御するための命令のセットを実行することができる。これに加えて、またはこれに代えて、メモリ・コントローラは専用ハードウェアを使用して以下に記載する機能の態様を実行することができる。場合によっては、メモリ・セルはカルコゲナイド物質を含む。
【０１７９】
９０５で、メモリ・コントローラは、書き込み操作の第１の書き込み電圧を印加する前に、第２の極性を有する書き込み操作の第３の書き込み電圧をメモリ・セルに印加することができる。９０５の操作は、本明細書に記載の方法に従って実行することができる。特定の実施例では、９０５の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素またはメモリ・コントローラによって実行可能である。
【０１８０】
９１０で、メモリ・コントローラは、第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに、第１の極性を有する書き込み操作の第１の書き込み電圧を印加することができる。９１０の操作は、本明細書に記載の方法に従って実行することができる。特定の実施例では、９１０の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素、またはメモリ・コントローラによって実行可能である。
【０１８１】
９１５で、メモリ・コントローラは、書き込み操作の第１の書き込み電圧の印加後に、メモリ・セルに第１の極性とは異なる第２の極性を有する書き込み操作の第２の書き込み電圧を印加することができる。９１５の操作は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素、またはメモリ・コントローラによって実行可能である。
【０１８２】
図１０に、本開示の実施例による極性調整メモリ・セル書き込み操作の方法１０００を示すフローチャートを示す。方法１０００の操作は、本明細書に記載のようなメモリ・コントローラまたはその構成要素によって実装または容易にされ得る。例えば、方法１０００の操作は、図１ないし図７を参照しながら説明したメモリ・コントローラによって実行可能である。実施例によっては、メモリ・コントローラは、本明細書に記載の機能（例えば、目標メモリ・セルと連通するアクセス線の活性化、電圧源の起動または制御、目標メモリ・セル１０５と連通するアクセス線への電圧源の結合、センス構成要素との通信など）を実行するようにデバイスの機能要素を制御するための命令のセットを実行することができる。これに加えて、またはこれに代えて、メモリ・コントローラは専用ハードウェアを使用して以下に記載する機能の態様を実行することができる。場合によっては、メモリ・セルはカルコゲナイド物質を含む。
【０１８３】
１００５で、メモリ・コントローラは、第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに第１の極性を有する書き込み操作の第１の書き込み電圧を印加することができる。１００５の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１００５の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素またはメモリ・コントローラによって実行可能である。
【０１８４】
１０１０で、メモリ・コントローラは、書き込み操作の第１の書き込み電圧の印加後に、第１の極性とは異なる第２の極性を有する書き込み操作の第２の書き込み電圧をメモリ・セルに印加することができる。実施例によっては、第２の書き込み電圧は、メモリ・セルの相変化記憶物質の結晶相の核形成を伴う。１０１０の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１０１０の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素またはメモリ・コントローラによって実行可能である。
【０１８５】
実施例によっては、メモリ・コントローラは、書き込み操作の第１の書き込み電圧の印加の前に、第２の極性を有する書き込み操作の第３の書き込み電圧をメモリ・セルに印加することができる。
【０１８６】
１０１５で、メモリ・コントローラは、書き込み操作の第２の書き込み電圧の印加後に、書き込み操作の第２の書き込み電圧とは異なる書き込み操作の第４の書き込み電圧を印加することができ、書き込み操作の第４の書き込み電圧は第２の極性を有する。実施例によっては、第４の書き込み電圧は、メモリ・セルの相変化記憶物質の結晶相の成長を伴う。１０１５の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１０１５の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素またはメモリ・コントローラによって実行可能である。
【０１８７】
１０２０で、メモリ・コントローラは、書き込み操作の第４の書き込み電圧の印加後に、書き込み操作の第４の書き込み電圧とは異なる書き込み操作の第５の書き込み電圧をメモリ・セルに印加することができ、書き込み操作の第５の書き込み電圧は第２の極性を有する。実施例によっては、第５の書き込み電圧は、メモリ・セルの相変化記憶物質の結晶相のセットバックを伴う。１０２０の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１０２０の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素またはメモリ・コントローラによって実行可能である。
【０１８８】
図１１に、本開示の実施例による極性調整メモリ・セル書き込み操作の方法１１００を示すフローチャートを示す。方法１１００の操作は、本明細書に記載のようなメモリ・コントローラまたはその構成要素によって実装または容易にされ得る。例えば、方法１１００の操作は、図１ないし図７を参照しながら説明したメモリ・コントローラによって実行可能である。実施例によっては、メモリ・コントローラは、本明細書に記載の機能（例えば、目標メモリ・セルと連通するアクセス線の活性化、電圧源の起動または制御、目標メモリ・セル１０５と連通するアクセス線への電圧源の結合、センス構成要素との通信など）を実行するようにデバイスの機能要素を制御するための命令のセットを実行することができる。これに加えて、またはこれに代えて、メモリ・コントローラは専用ハードウェアを使用して以下に記載する機能の態様を実行することができる。場合によっては、メモリ・セルはカルコゲナイド物質を含む。
【０１８９】
１１０５で、メモリ・コントローラはメモリ・セルを特定することができる。１１０５の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１１０５の操作の態様は、図５ないし図７を参照しながら説明したように、判断構成要素によって実行可能である。
【０１９０】
１１１０で、メモリ・コントローラは、メモリ・セルに書き込む論理状態を判断することができる。１１１０の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１１１０の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素またはメモリ・コントローラによって実行可能である。メモリ・セルに書き込む論理状態の判断後、方法１１００は、（例えば１１１５および１１２０を参照しながら説明するように）書き込み操作を使用してメモリ・セルにその論理状態を書き込むことを含み得る。
【０１９１】
１１１５で、メモリ・コントローラは、第１の極性を有する第１の書き込み電圧をメモリ・セルに印加することができる。場合によっては、第１の書き込み電圧の印加は、メモリ・セルの一部の第１の物質相の形成を伴う。１１１５の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１１１５の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素またはメモリ・コントローラによって実行可能である。
【０１９２】
１１２０で、メモリ・コントローラは、第１の書き込み電圧の印加に少なくとも部分的に基づいて、第１の極性とは異なる第２の極性を有する第２の書き込み電圧をメモリ・セルに印加することができる。場合によっては、第２の書き込み電圧の印加は、メモリ・セルの上記部分の第２の物質相の形成を伴う。１１２０の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１１２０の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素またはメモリ・コントローラによって実行可能である。
【０１９３】
実施例によっては、本明細書に記載のような装置が方法１１００などの１つまたは複数の方法を実行することができる。装置は、メモリ・セルを特定するためと、メモリ・セルに書き込む論理状態を判断するためと、第１の極性を有する第１の書き込み電圧をメモリ・セルに印加することと第１の書き込み電圧の印加に基づいて第１の極性とは異なる第２の極性を有する第２の書き込み電圧をメモリ・セルに印加することとを含み得る書き込み操作を使用してメモリ・セルに論理状態を書き込むための、機構、手段、回路または命令（例えばプロセッサによって実行可能な命令を記憶する非一過性のコンピュータ可読媒体）を含み得る。実施例によっては、装置は、メモリ・セルに結合されたメモリ・コントローラを含むことができ、メモリ・コントローラは記載されている操作を実行するように動作可能とすることができる。
【０１９４】
本明細書に記載の方法１１００および装置の一部の実施例では、第１の電圧の印加は、メモリ・セルの一部の第１の物質相の形成を伴い、第２の書き込み電圧の印加は、メモリ・セルの上記部分の第２の物質相の形成を伴う。
【０１９５】
本明細書に記載の方法１１００および装置の一部の実施例では、書き込み操作は、第１の書き込み電圧の印加の前に、第２の極性を有する第３の書き込み電圧を印加するための操作、機構、手段、回路または命令をさらに含み得る。
【０１９６】
図１２に、本開示の実施例による極性調整メモリ・セル書き込み操作の方法１２００を示すフローチャートを示す。方法１２００の操作は、本明細書に記載のようなメモリ・コントローラまたはその構成要素によって実装または容易にされ得る。例えば、方法１２００の操作は、図１ないし図７を参照しながら説明したメモリ・コントローラによって実行可能である。実施例によっては、メモリ・コントローラは、本明細書に記載の機能（例えば、目標メモリ・セルと連通するアクセス線の活性化、電圧源の起動または制御、目標メモリ・セル１０５と連通するアクセス線への電圧源の結合、センス構成要素との通信など）を実行するようにデバイスの機能要素を制御するための命令のセットを実行することができる。これに加えて、またはこれに代えて、メモリ・コントローラは専用ハードウェアを使用して以下に記載する機能の態様を実行することができる。場合によっては、メモリ・セルはカルコゲナイド物質を含む。
【０１９７】
場合によっては、この方法はメモリ・セルを特定することも含み得る。場合によっては、この方法は、メモリ・セルに書き込む論理状態を判断することも含み得る。場合によっては、この方法は、メモリ・セルに第１の極性を有する第１の書き込み電圧を印加することも含み得る。場合によっては、この方法は、第１の書き込み電圧の印加に少なくとも部分的に基づいて、第１の極性とは異なる第２の極性を有する第２の書き込み電圧をメモリ・セルに印加することも含み得る。場合によっては、この方法は、第１の書き込み電圧を印加する前に、第２の極性を有する第３の書き込み電圧をメモリ・セルに印加することをさらに含む。
【０１９８】
１２０５で、メモリ・コントローラはメモリ・セルを特定することができる。１２０５の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１２０５の操作の態様は、図５ないし図７を参照しながら説明したように、判断構成要素によって実行可能である。
【０１９９】
１２１０で、メモリ・コントローラは、メモリ・セルに書き込む論理状態を判断することができる。１２１０の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１２１０の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素またはメモリ・コントローラによって実行可能である。メモリ・セルに書き込む論理状態を判断した後、方法１２００は、（例えば１２１５、１２２０および１２２５を参照しながら説明するように）書き込み操作を使用してメモリ・セルに論理状態を書き込むことを含み得る。
【０２００】
１２１５で、メモリ・コントローラは、第１の極性を有する第１の書き込み電圧をメモリ・セルに印加することができる。実施例によっては、第１の書き込み電圧の印加はメモリ・セルの一部の第１の相の形成を伴う。１２１５の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１２１５の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素またはメモリ・コントローラによって実行可能である。
【０２０１】
１２２０で、メモリ・コントローラは、メモリ・セルに、第１の極性とは異なる第２の極性を有する第２の書き込み電圧を印加することができる。実施例によっては、第１の書き込み電圧の印加は、メモリ・セルの上記部分の第２の相の形成を伴う。１２２０の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１２２０の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素またはメモリ・コントローラによって実行可能である。
【０２０２】
１２２５で、メモリ・コントローラは、第１の書き込み電圧の印加に少なくとも部分的に基づいてメモリ・セルに第３の書き込み電圧を印加することができ、第２の書き込み電圧は第１の極性を有する。実施例によっては、第１の書き込み電圧の印加はメモリ・セルの上記部分の第２の相の形成を伴う。１２２０の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１２２０の操作は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素またはメモリ・コントローラによって実行可能である。
【０２０３】
なお、上記の方法は、考えられる実施例について説明していることと、操作およびステップは並べ替えるかまたはその他の方法で修正が可能であることと、他の実施例も可能であることとに留意されたい。また、上記の方法のうちの２つ以上の実施例を組み合わせてもよい。
【０２０４】
本明細書の説明は、実施例を示すものであり、特許請求の範囲に記載されている範囲、適用可能性または実施例を限定するものではない。本開示の範囲から逸脱することなく、説明されている要素の機能および配置構成に変更を加えることができる。様々な実施例が、様々な手順または構成要素を適宜、省略、代替、または追加することができる。また、一部の実施例に関連して記載されている特徴を他の実施例において組み合わせてもよい。
【０２０５】
本明細書に記載の情報および信号は、様々な異なる技術および技法のうちのいずれかを使用して表すことができる。例えば、上記の説明全体を通して言及されている場合がある、データ、命令、コマンド、情報、信号、ビット、シンボルおよびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光粒子、あるいはこれらの任意の組み合わせによって表すことができる。一部の図面は、信号を単一の信号として示している場合がある。しかし、当業者には、信号は信号のバスを表すこともでき、バスは様々なビット幅を有することができることがわかるであろう。
【０２０６】
本明細書で使用されている「仮想接地」という用語は、約ゼロ・ボルト（０Ｖ）の電圧に維持される電気回路のノードを指すか、またはより一般的に、接地に直接接続されている場合もされていない場合もある、電気回路または電気回路を含むデバイスの基準電圧を表す。したがって、仮想接地の電圧は、一時的に変動することがあるが、定常状態で約０Ｖまたはほぼ０Ｖに戻り得る。仮想接地は、オペアンプと抵抗器とからなる分圧器などの、様々な電子回路素子を使用して実装することができる。他の実施例も可能である。「仮想接地する」または「仮想接地された」とは、約０Ｖまたはデバイスの他の何らかの基準電圧に接続されていることを意味する。
【０２０７】
「電子的に連通」および「結合されている」という用語は、構成要素間の電子の流れをサポートする、構成要素間の関係を指す。これには、構成要素間の直接接続または結合が含まれ得るか、または中間要素が含まれ得る。言い換えると、「〜と接続されている」または「〜と結合されている」構成要素は、互いに電子的に連通している。電子的に連通している構成要素は、電子または信号をアクティブに交換することができる（例えば通電回路）場合もあれば、電子または信号をアクティブに交換できない（例えば非通電回路）場合もあるが、回路が通電されると電子または信号を交換するように構成され、動作可能とすることができる。例えば、スイッチ（例えばトランジスタ）を介して物理的に接続または結合された２つの構成要素は、スイッチの状態（すなわち開か閉か）にかかわらず電子的に連通している。
【０２０８】
「分離されている」という用語は、構成要素間にその時点では電子が流れることができない構成要素間の関係を指し、構成要素間に開回路がある場合、構成要素は互いに分離されている。例えば、スイッチによって物理的に結合されている２つの構成要素は、スイッチが開かれると互いに分離され得る。
【０２０９】
本明細書で使用されている「短絡」という用語は、２つの対象構成要素間の単一の介在構成要素の起動により当該構成要素間に導電経路が確立される、構成要素間の関係を指す。例えば、第２の構成要素に短絡された第１の構成要素は、その２つの構成要素間のスイッチが閉じられると第２の構成要素と電子を交換することができる。したがって、短絡は電子的に連通している構成要素（または線路）間の電圧の印加または電荷の流れあるいはその両方を可能にする動的操作であり得る。
【０２１０】
本明細書で使用されている「電極」という用語は導電体を指すことがあり、場合によっては、メモリ・アレイのメモリ・セルまたはその他の構成要素との電気接点として採用可能である。電極は、メモリ・アレイ１００の要素または構成要素間に導電経路を設けるトレース、配線、導線、導電層などを含み得る。
【０２１１】
本明細書で使用されている「端子」という用語は、必ずしも回路素子の物理的境界または接続点を示唆するとは限らない。そうではなく、「端子」は回路素子に関連する回路の基準点を指すことがあり、これを「ノード」または「基準点」と言うこともある。
【０２１２】
本明細書で使用されている「層」という用語は、幾何構造の階層またはシートを指す。各層は、３つの次元（例えば高さ、幅および深さ）を有することができ、表面の一部または全部を覆い得る。例えば、層は、２つの次元が第３の次元よりも大きい３次元構造、例えば薄膜であってもよい。層は、異なる要素、構成要素または材料あるいはこれらの組み合わせを含み得る。場合によっては、１つの層が２つ以上の副層からなってもよい。添付図面の一部では、例示のために３次元層の２つの次元が図示されている。しかし、当業者には、それらの層が実際は３次元であることがわかるであろう。
【０２１３】
カルコゲナイド物質は、Ｓ、Ｓｅ、およびＴｅ元素のうちの少なくとも１つを含む物質または合金であり得る。本明細書で説明している相変化物質はカルコゲナイド物質とすることができる。カルコゲナイド物質は、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｂ、Ａｕ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）の合金を含み得る。例示のカルコゲナイド物質および合金は、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、またはＧｅ−Ｔｅ−Ｓｎ−Ｐｔを含み得るが、これらには限定されない。本明細書で使用されているハイフンで連結された化学組成表記は、特定の化合物または合金に含まれる元素を示し、示されている元素に関わるすべての化学量論を表すことを意図している。例えば、Ｇｅ−Ｔｅは、ＧｅｘＴｅｙを含むことができ、ここでｘおよびｙは任意の正の整数とすることができる。可変抵抗物質のその他の例には、２つ以上の金属、例えば遷移金属、アルカリ土類金属、または希土類金属あるいはこれらの組み合わせを含む、二成分金属酸化物材料または混合原子価酸化物が含まれる。例はメモリ・セルのメモリ素子に関連する１つまたは複数の特定の可変抵抗物質には限定されない。例えば、メモリ素子を形成するために可変抵抗物質の他の例を使用することもでき、カルコゲナイド物質、巨大磁気抵抗物質、またはポリマー基材などが含まれ得る。
【０２１４】
図１および図２を参照しながら説明したメモリ・アレイ１００および２００を含む本明細書に記載のデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ヒ化ガリウム、ガリウム窒化物などの半導体基板上に形成することができる。場合によっては、基板は半導体ウエハである。他の場合には、基板は、シリコン・オン・グラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板、または、別の基板上の半導体物質のエピタキシャル層とすることができる。基板、または基板の小領域の導電率は、リン、ボロン、またはヒ素を含むがこれらには限定されない様々な化学種を使用したドーピングによって制御することができる。ドーピングは、イオン注入またはその他の任意のドーピング手段によって基板の初期形成または成長時に行うことができる。
【０２１５】
本明細書に記載の１つまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）とすることができ、ソース、ドレインおよびゲートを含む３端子デバイスを含み得る。これらの端子は、導電性材料、例えば金属を介して他の電子要素に接続可能である。ソースとドレインは導電性とすることができ、高濃度ドープされた、例えば縮退半導体領域を含むことができる。ソースとドレインは、低濃度ドープされた半導体領域またはチャネルによって分離することができる。チャネルがｎ型である（すなわち、多数キャリアが電子である）場合、ＦＥＴはｎ型ＦＥＴと呼ばれることがある。チャネルがｐ型である（すなわち、多数キャリアが正孔である）場合、ＦＥＴはｐ型ＦＥＴと呼ばれることがある。チャネルは、絶縁ゲート酸化物によって被覆することができる。チャネルの導電性は、ゲートに電圧を印加することによって制御することができる。例えば、ｎ型ＦＥＴまたはｐ型ＦＥＴにそれぞれ正電圧または負電圧を印加すると、チャネルは導電し得る。トランジスタは、トランジスタのゲートにトランジスタの閾値電圧以上の電圧が印加されると「オン」または「アクティブ」にすることができる。トランジスタは、トランジスタのゲートにトランジスタの閾値電圧未満の電圧が印加されると「オフ」または「非アクティブ」にすることができる。
【０２１６】
本明細書に記載の説明は、添付図面とともに、例示の構成を説明しており、実装可能な、または特許請求の範囲内にあるすべての実施例を表すものではない。本明細書で使用されている「例示の」という用語は、「例、事例または例示となる」ことを意味し、「好ましい」または「他の実施例よりも有利である」ことを意味しない。詳細な説明には、記載されている技術を理解することができるように具体的な詳細が含まれている。しかし、これらの技術はこれらの具体的な詳細がなくても実施可能である。場合によっては、記載されている実施例の概念が不明瞭にならないように、周知の構造およびデバイスはブロック図の形態で示されている。
【０２１７】
添付図面において、同様の構成要素または特徴が同じ参照符号を有する場合がある。また、同じ種類の様々な構成要素を、参照番号の後にダッシュと、類似の構成要素を互いに区別する第２の符号とを付けて区別している場合がある。本明細書において第１の参照符号のみが使用されている場合、その説明は第２の参照符号に関係なく、同じ第１の参照符号を有する類似の構成要素のうちの任意の１つに適用可能である。
【０２１８】
本明細書において本開示に関連して記載されている様々な例示のブロックおよびモジュールは、本明細書に記載の機能を実行するように設計された、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡまたはその他のプログラマブル・ロジック・デバイス、ディスクリート・ゲートまたはトランジスタ・ロジック、ディスクリート・ハードウェア構成要素、またはこれらの任意の組み合わせにより実装または実行可能である。汎用プロセッサは、マイクロプロセッサとすることができるが、別の態様では、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態マシンであってもよい。プロセッサは、コンピューティング・デバイスの組み合わせ（例えば、デジタル・シグナル・プロセッサ（ＤＳＰ）とマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと組み合わせた１つまたは複数のマイクロプロセッサ、または任意のその他の同様の構成）として実装することもできる。
【０２１９】
本明細書に記載の機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはこれらの任意の組み合わせとすることができる。プロセッサによって実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上で１つまたは複数の命令またはコードとして記憶されるかまたは送信されてもよい。他の実施例または実装形態も本開示および添付の特許請求の範囲の範囲に含まれる。例えば、ソフトウェアの性質のため、上述の機能を、プロセッサ、ハードウェア、ファームウェア、ハード配線または任意のこれらの組み合わせによって実行されるソフトウェアを使用して実装することができる。機能を実装する特徴は、機能の各部分が異なる物理的場所において実装されるように分散されることを含む、様々な位置に物理的に配置することも可能である。また、特許請求の範囲を含む本明細書で使用されている、項目の列挙（例えば、「〜のうちの少なくとも１つ」または「〜のうちの１つまたは複数」などの語句の前の項目の列挙）で使用されている「または」は、例えば、Ａ、ＢまたはＣのうちの少なくとも１つという列挙がＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわちＡとＢとＣ）を意味するように、包含的な列挙を示す。
【０２２０】
本明細書で使用されている「ほぼ」という用語は、修飾されている特性（例えば、「ほぼ」という用語によって修飾されている動詞または形容詞）が、必ずしも絶対的ではなく、その特性の利点を実現するのに十分に近接していることを意味する。
【０２２１】
本明細書で使用されている「基づく」という語句は、条件の閉集合を指すものと解釈すべきではない。例えば、「条件Ａに基づく」として記載されている例示のステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づき得る。言い換えると、本明細書で使用されている「基づく」という用語は、「少なくとも部分的に基づく」という語句と同様に解釈すべきである。
【０２２２】
本明細書の説明は、当業者が本開示を製作または使用することができるようにするために示されている。当業者には本開示の様々な修正が容易にわかるであろうし、本明細書で定義されている一般原理は、本開示の範囲から逸脱することなく他の変形態様にも適用可能である。したがって、本開示は本明細書に記載されている実施例および設計には限定されず、本明細書で開示されている原理および新規な特徴と整合する最も広い範囲が与えられるべきである。
【図１】
2021508907.tif 000003
【図２】
2021508907.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】令和2年8月21日(2020.8.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに、第１の極性を有する書き込み操作の第１の書き込み電圧を印加することと、
前記書き込み操作の前記第１の書き込み電圧の印加後に、前記メモリ・セルに、前記第１の極性とは異なる第２の極性を有する前記書き込み操作の第２の書き込み電圧を印加することと、
前記書き込み操作の前記第２の書き込み電圧の印加後に、前記メモリ・セルに、前記第１の極性を有する前記書き込み操作の第３の書き込み電圧を印加することと
を含む方法。
【請求項２】
前記書き込み操作の前記第３の書き込み電圧が前記書き込み操作の前記第１の書き込み電圧より低い大きさを有する、請求項１に記載の方法。
【請求項３】
前記書き込み操作の前記第１の書き込み電圧の印加は前記メモリ・セルの相変化物質のアモルファス相の形成を伴い、前記書き込み操作の前記第２の書き込み電圧の印加と前記書き込み操作の前記第３の書き込み電圧の印加とは前記メモリ・セルの前記相変化物質の結晶相の形成を伴う、請求項１に記載の方法。
【請求項４】
前記書き込み操作の前記第２の書き込み電圧の印加は前記メモリ・セルを第１の方向に流れる電流を伴い、前記第３の書き込み電圧の印加は前記メモリ・セルを前記第１の方向とは異なる第２の方向に流れる電流を伴う、請求項１に記載の方法。
【請求項５】
前記第１の極性は前記第２の極性とは逆である、請求項１に記載の方法。
【請求項６】
前記書き込み操作の前記第２の書き込み電圧の印加は、
前記メモリ・セルへの電圧の階段状変化の印加または前記メモリ・セルへの電圧の傾斜状変化の印加
を含む、請求項１に記載の方法。
【請求項７】
前記メモリ・セルはカルコゲナイド物質を含む、請求項１に記載の方法。
【請求項８】
第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに、第１の極性を有する書き込み操作の第１の書き込み電圧を印加することと、
前記書き込み操作の前記第１の書き込み電圧の印加後に、前記メモリ・セルに、前記第１の極性とは異なる第２の極性を有する前記書き込み操作の第２の書き込み電圧を印加することと、
前記書き込み操作の前記第２の書き込み電圧の印加後に、前記メモリ・セルに、前記第２の極性を有する前記書き込み操作の第３の書き込み電圧を印加することと
を含む方法。
【請求項９】
前記書き込み操作の前記第２の書き込み電圧は前記メモリ・セルの相変化記憶物質の結晶相の核生成を伴い、前記第３の書き込み電圧は前記メモリ・セルの前記相変化記憶物質の前記結晶相の成長を伴う、請求項８に記載の方法。
【請求項１０】
前記書き込み操作の前記第３の書き込み電圧の印加後に、前記書き込み操作の前記第３の書き込み電圧とは異なる前記書き込み操作の第４の書き込み電圧を前記メモリ・セルに印加することをさらに含み、前記書き込み操作の前記第４の書き込み電圧は前記第２の極性を有する、
請求項８に記載の方法。
【請求項１１】
前記第４の書き込み電圧は前記メモリ・セルの相変化記憶物質の結晶相のセットバックを伴う、請求項１０に記載の方法。
【請求項１２】
前記メモリ・セルはカルコゲナイド物質を含む、請求項８に記載の方法。
【請求項１３】
メモリ・デバイスであって、
メモリ・セルと、
前記メモリ・セルに結合された第１のアクセス線と、
前記メモリ・セルに結合された第２のアクセス線と、
前記第１のアクセス線と前記第２のアクセス線とに結合されたメモリ・コントローラとを含み、
前記メモリ・コントローラは、
前記メモリ・セルに第１の電圧極性を有する書き込み操作の第１の書き込み電圧を印加し、
前記書き込み操作の前記第１の書き込み電圧の印加後に、前記メモリ・セルに、前記第１の電圧極性とは異なる第２の電圧極性を有する前記書き込み操作の第２の書き込み電圧を印加し、
前記書き込み操作の前記第２の書き込み電圧の印加後に、前記メモリ・セルに、前記第１の電圧極性を有する前記書き込み操作の第３の書き込み電圧を印加するように動作可能である、
メモリ・デバイス。
【請求項１４】
前記書き込み操作の前記第３の書き込み電圧が前記書き込み操作の前記第１の書き込み電圧より低い大きさを有する、請求項１３に記載のメモリ・デバイス。
【請求項１５】
前記メモリ・セルがカルコゲナイド物質を含む、請求項１３に記載のメモリ・デバイス。
【請求項１６】
メモリ・セルを特定することと、
前記メモリ・セルに書き込む論理状態を判断することと、
書き込み操作を使用して前記メモリ・セルに前記論理状態を書き込むこととを含み、
前記書き込み操作は、
前記メモリ・セルに第１の極性を有する第１の書き込み電圧を印加することと、
前記第１の書き込み電圧の印加後に、前記メモリ・セルに前記第１の極性とは異なる第２の極性を有する第２の書き込み電圧を印加することと、
前記第２の書き込み電圧の印加に少なくとも部分的に基づいて、前記メモリ・セルに前記第１の極性を有する第３の書き込み電圧を印加することとを含む、
方法。
【請求項１７】
前記第１の書き込み電圧の印加は前記メモリ・セルの一部の第１の物質相の形成を伴い、前記第２の書き込み電圧の印加は前記メモリ・セルの前記一部の第２の物質相の形成を伴う、請求項１６に記載の方法。
【請求項１８】
メモリ・セルの相変化物質の不安定な原子分布を形成するために、前記メモリ・セルに、第１の極性を有する書き込み操作の第１の電圧を印加することと、
前記書き込み操作の前記第１の電圧の印加後に、前記メモリ・セルの前記相変化物質の安定した原子分布を形成するために、前記メモリ・セルに、前記第１の極性とは異なる第２の極性を有する前記書き込み操作の第２の電圧を印加することと、
前記書き込み操作の前記第２の電圧の印加後に、前記メモリ・セルの前記相変化物質の前記安定した原子分布を形成するために、前記メモリ・セルに、前記第１の極性を有する前記書き込み操作の第３の電圧を印加することであって、前記書き込み操作の前記第３の電圧が前記書き込み操作の前記第２の電圧よりも高い大きさを有することと
を含む方法。
【請求項１９】
前記不安定な原子分布は、前記メモリ・セルの前記相変化物質の不安定なアモルファス相を含む、請求項１８に記載の方法。
【請求項２０】
前記安定した原子分布は、前記メモリ・セルの前記相変化物質の安定した結晶相を含む、請求項１８に記載の方法。
【請求項２１】
前記書き込み操作の前記第２の電圧の印加は前記メモリ・セルの前記相変化物質の結晶相の核生成のために設定され、前記書き込み操作の前記第３の電圧の印加は前記メモリ・セルの前記相変化物質の前記結晶相の成長のために設定される、請求項１８に記載の方法。
【請求項２２】
前記書き込み操作の前記第３の電圧の印加後に、前記メモリ・セルに、前記第２の極性を有する前記書き込み操作の第４の電圧を印加すること
をさらに含む、請求項１８に記載の方法。
【請求項２３】
前記書き込み操作の前記第４の電圧の印加は前記メモリ・セルの相変化記憶物質の結晶相のセットバックのために設定される、請求項２２に記載の方法。
【請求項２４】
前記第１の極性は前記第２の極性とは逆である、請求項１８に記載の方法。
【請求項２５】
メモリ・デバイスであって、
メモリ・セルと、
前記メモリ・セルに結合された第１のアクセス線と、
前記メモリ・セルに結合された第２のアクセス線と、
前記第１のアクセス線と前記第２のアクセス線とに結合されたメモリ・コントローラとを含み、
前記メモリ・コントローラは、
前記メモリ・セルに、第１の極性を有し、前記メモリ・セルの不安定な原子分布を形成するように設定された書き込み操作の第１の電圧を印加し、
前記書き込み操作の前記第１の電圧の印加後に、前記メモリ・セルに、前記第１の極性とは異なる第２の極性を有し、前記メモリ・セルの安定した原子分布を形成するように設定された前記書き込み操作の第２の電圧を印加し、
前記書き込み操作の前記第２の電圧の印加後に、前記メモリ・セルに、前記第１の極性を有し、前記書き込み操作の前記第２の電圧よりも高い大きさを有する前記書き込み操作の第３の電圧を印加するように動作可能である、
メモリ・デバイス。
【請求項２６】
前記第１の電圧の印加は前記メモリ・セルのオーム加熱の第１の量のために設定され、前記第２の電圧の印加は前記第１の量よりも小さい前記メモリ・セルのオーム加熱の第２の量のために設定される、請求項２５に記載のメモリ・デバイス。
【請求項２７】
前記メモリ・セルはカルコゲナイド物質を含む、請求項２５に記載のメモリ・デバイス。
【請求項２８】
前記不安定な原子分布は前記メモリ・セルの相変化物質の不安定なアモルファス相を含み、前記安定した原子分布は前記メモリ・セルの前記相変化物質の安定した結晶相を含む、請求項２５に記載のメモリ・デバイス。
【請求項２９】
前記書き込み操作の前記第２の電圧の印加は前記メモリ・セルの相変化物質の結晶相の核生成のために設定され、前記書き込み操作の前記第３の電圧の印加は前記メモリ・セルの前記相変化物質の前記結晶相の成長のために設定される、請求項２５に記載のメモリ・デバイス。
【請求項３０】
前記メモリ・コントローラが、
前記書き込み操作の前記第３の電圧の印加後に、前記メモリセルに、前記第２の極性を有する前記書き込み操作の第４の電圧を印加するように動作可能である、
請求項２５に記載のメモリ・デバイス。
【請求項３１】
前記書き込み操作の前記第４の電圧の印加は前記メモリ・セルの相変化記憶物質の結晶相のセットバックのために設定される、請求項３０に記載のメモリ・デバイス。
【請求項３２】
メモリ・セルを特定することと、
前記メモリ・セルに書き込む論理状態を判断することと、
書き込み操作の一部として前記メモリ・セルに前記論理状態を書き込むことであって、前記書き込み操作が、
前記メモリセルのカルコゲナイド物質の不安定な状態を形成するために、前記メモリ・セルに第１の極性を有する第１の電圧を印加することと、
前記第１の電圧の印加後に、前記メモリセルの前記カルコゲナイド材料の安定した状態を形成するために、前記第１の電圧の印加に少なくとも部分的に基づいて、前記メモリ・セルに前記第１の極性とは異なる第２の極性を有する第２の電圧を印加することと
を含むことと、
前記書き込み操作を使用した前記メモリ・セルへの前記論理状態の書き込みに少なくとも部分的に基づいて、第２の書き込み操作を使用して前記メモリ・セルに第２の論理状態を書き込むことを判断することと、
前記第２の書き込み操作の一部として前記メモリ・セルに前記第２の論理状態を書き込むことであって、前記第２の書き込み操作が、
前記メモリ・セルの前記カルコゲナイド物質の前記不安定な状態を形成するために、前記メモリ・セルに前記第２の極性を有する第３の電圧を印加することと、
前記メモリ・セルの前記カルコゲナイド物質の前記安定した状態を形成するために、前記第３の電圧の印加に少なくとも部分的に基づいて、前記メモリ・セルに前記第１の極性を有する第４の電圧を印加することと
を含むことと
を含む方法。
【請求項３３】
前記メモリ・セルの読み取りを判断することと、
読み取り操作を使用して前記メモリ・セルを読み取ることとをさらに含み、
前記読み取り操作は、前記第１の極性又は前記第２の極性に少なくとも部分的に基づく極性を有する読み取り電圧を印加することを含む、
請求項３２に記載の方法。
【請求項３４】
前記第２の論理状態は前記論理状態とは異なる、請求項３２に記載の方法。
【請求項３５】
前記書き込み操作の前記第１の電圧の印加は前記メモリ・セルの一部の第１の物質相を形成するように設定され、前記書き込み操作の前記第２の伝初の印加は前記メモリ・セルの前記一部の第２の物質相を形成するように設定される、請求項３２に記載の方法。
【請求項３６】
前記第１の電圧の印加は前記メモリ・セルのオーム加熱の第１の量のために設定され、前記第２の電圧は前記第１の量よりも小さい前記メモリ・セルのオーム加熱の第２の量のために設定される、請求項３２に記載の方法。
【請求項３７】
前記不安定な状態は前記メモリ・セルの前記カルコゲナイド物質の不安定なアモルファス相を含み、前記安定した状態は前記メモリ・セルの前記カルコゲナイド物質の安定した結晶相を含む、請求項３２に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
［クロス・リファレンス］
本特許出願は、２０１７年１２月２８日に出願され、「Ｐｏｌａｒｉｔｙ−Ｃｏｎｄｉｔｉｏｎｅｄ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｗｒｉｔｅ  Ｏｐｅｒａｔｉｏｎｓ」という名称のＷａｎｇらによる米国特許出願第１５／８５７，１８８号の優先権を主張する、２０１８年１２月１７日に出願され、「Ｐｏｌａｒｉｔｙ−Ｃｏｎｄｉｔｉｏｎｅｄ  Ｍｅｍｏｒｙ  Ｃｅｌｌ  Ｗｒｉｔｅ  Ｏｐｅｒａｔｉｏｎｓ」という名称のＷａｎｇらによるＰＣＴ出願番号ＰＣＴ／ＵＳ２０１８／０６６００１の優先権を主張するものであり、これらの各々は本願の譲受人に譲渡され、これらの各々は、参照によりその全体が本明細書に明示的に組み込まれる。
【０００２】
以下は、一般にはメモリ・セルの論理状態の書き込みに関し、より詳細には、極性調整メモリ・セル書き込み操作に関する。
【背景技術】
【０００３】
メモリ・デバイスは、コンピュータ、無線通信デバイス、カメラ、デジタル・ディスプレイなどの様々な電子デバイスにおいて情報を記憶するために広く使用されている。情報は、メモリ・デバイスの異なる状態をプログラミングすることによって記憶される。例えば、バイナリ・デバイスは、論理１または論理０によって示されることが多い、２つの状態を有する。他のシステムでは、３つ以上の状態が記憶されることがある。記憶された情報にアクセスするために、電子デバイスの構成要素が、メモリ・デバイスに記憶されている状態を読み取りまたはセンスすることができる。情報を記憶するために、電子デバイスの構成要素が、メモリ・デバイスに状態を書き込み、またはプログラムすることができる。
【０００４】
磁気ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、シンクロナス・ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュ・メモリ、相変化メモリ（ＰＣＭ）などを含む、様々な種類のメモリ・デバイスが存在する。メモリ・デバイスは、揮発性または不揮発性の場合がある。ＰＣＭなどの不揮発性メモリは、記憶された論理状態を外部電源がなくても長期間維持することができる。ＤＲＡＭなどの揮発性メモリは、外部電源によって定期的にリフレッシュされないと時間の経過とともに記憶された状態を失うことがある。
【０００５】
メモリ・デバイスの改良には、考慮すべき事項の中でも特に、メモリ・セル密度の高密度化、読み取り／書き込み速度の高速化、信頼性の向上、データ保持の向上、電力消費の低減、または製造コストの削減が含まれ得る。一部のメモリ・デバイスでは、メモリ・セルに対する書き込み操作を行うために特定の電圧極性が使用されることがある。しかし、メモリ・セル全体が単一の電圧極性からなるメモリ・セルの書き込み操作には、パフォーマンスの限界が伴うことがある。
【図面の簡単な説明】
【０００６】
【図１】本開示の実施例による、極性調整メモリ・セル書き込み操作をサポートするメモリ・アレイの一実施例を示す図である。
【図２】本開示の実施例による、極性調整メモリ・セル書き込み操作をサポートするメモリ・アレイの一実施例を示す図である。
【図３】本開示の実施例による、極性調整メモリ・セル書き込み操作をサポートするタイミング図の例を示す図である。
【図４】本開示の実施例による、極性調整メモリ・セル書き込み操作をサポートするタイミング図の例を示す図である。
【図５】本開示の実施例による、極性調整メモリ・セル書き込み操作をサポートするタイミング図の例を示す図である。
【図６】本開示の実施例による、極性調整メモリ・セル書き込み操作をサポートするデバイスのブロック図を示す図である。
【図７】本開示の実施例による、極性調整メモリ・セル書き込み操作をサポートするメモリ・アレイを含むシステムのブロック図を示す図である。
【図８】本開示の実施例による、極性調整メモリ・セル書き込み操作の方法を示す図である。
【図９】本開示の実施例による、極性調整メモリ・セル書き込み操作の方法を示す図である。
【図１０】本開示の実施例による、極性調整メモリ・セル書き込み操作の方法を示す図である。
【図１１】本開示の実施例による、極性調整メモリ・セル書き込み操作の方法を示す図である。
【図１２】本開示の実施例による、極性調整メモリ・セル書き込み操作の方法を示す図である。
【発明を実施するための形態】
【０００７】
メモリ・セルには、本開示の実施例によるメモリ・セルに異なる極性を有する書き込み電圧を印加することを含む書き込み操作を実行することによって、論理状態を書き込むことができる。メモリ・セルに異なる極性を有する電圧を印加することを含む書き込み操作を行うと、そのメモリ・セルの単一の電圧極性からなる書き込み操作と比較して、メモリ・アレイのパフォーマンスを向上させることができる。例えば、メモリ・セルに１つの電圧を印加すると、メモリ・セルの一部に組成偏析を生じさせることがあり、そのような組成偏析は、論理状態をメモリ・セル（例えば組成偏析が現れるメモリ・セルの部分）に書き込む速度を低下させる可能性がある。メモリ・セルに異なる極性を有する電圧を印加すると、メモリ・セルのその部分におけるこのような組成偏析を防止または低減することができる。したがって、実施例によっては、異なる極性の電圧を有する書き込み操作を行うことは、他の明確な利点もある中でも特に、単一の極性の電圧を有する書き込み操作よりも書き込み操作をより高速に（例えばより短期間で）完了させることを可能にし得る。
【０００８】
一実施例では、方法が、第１のアクセス線と第２のアクセス線とに結合可能なメモリ・セルに書き込み操作を行うことを含み得る。この方法は、メモリ・セルに、第１の極性を有する書き込み操作の第１の書き込み電圧を印加することと、書き込み操作の第１の書き込み電圧の印加後に、メモリ・セルに第１の極性とは異なる第２の極性を有する書き込み操作の第２の書き込み電圧を印加することとを含み得る。実施例によっては、書き込み操作の第１の書き込み電圧の印加は、メモリ・セルを第１の方向に流れる電流を伴い、第２の書き込み電圧の印加は、メモリ・セルを第１の方向とは異なる第２の方向に流れる電流を伴う。実施例によっては、第１の極性は、第２の極性とは逆である。様々な実施例では、書き込み操作の第１の書き込み電圧の印加または書き込み操作の第２の書き込み電圧の印加は、メモリ・セルの電圧の階段状変化、メモリ・セルの電圧の傾斜状変化、またはメモリ・セルの電圧の経時的な他の何らかのプロファイルの印加を含む。
【０００９】
実施例によっては、書き込み操作の第１の書き込み電圧の印加は、メモリ・セルの相変化物質のより不規則な原子配位（例えば、アモルファス相またはよりアモルファスな組成）の形成を伴い、書き込み操作の第２の書き込み電圧の印加は、メモリ・セルの相変化物質のより規則的な原子配位（例えば結晶相またはより結晶質な組成）の形成を伴う。実施例によっては、メモリ・セルは、カルコゲナイド物質などの相変化記憶物質からなるメモリ素子を含み得る。
【００１０】
書き込み操作の実施例によっては、書き込み操作の第１の書き込み電圧の印加の前に、メモリ・セルに書き込み操作の第３の書き込み電圧を印加することを含むことができ、書き込み操作の第３の書き込み電圧は、第２の極性を有する。実施例によっては、書き込み操作の第２の書き込み電圧は、書き込み操作の第３の書き込み電圧よりも小さい大きさを有する。実施例によっては、書き込み操作の第３の書き込み電圧の印加は、メモリ・セルの相変化物質のアモルファス相の形成を伴い、書き込み操作の第１の書き込み電圧の印加と、書き込み操作の第２の書き込み電圧の印加とは、メモリ・セルの相変化物質の結晶相の形成を伴う。
【００１１】
書き込み操作の一部の実施例は、書き込み操作の第２の書き込み電圧の印加後に、書き込み操作の第２の書き込み電圧とは異なる書き込み操作の第４の書き込み電圧をメモリ・セルに印加することを含み得る。書き込み操作の第４の書き込み電圧は、第２の極性を有し得る。実施例によっては、書き込み操作の第２の書き込み電圧は、メモリ・セルの相変化記憶物質の結晶相の核生成を伴い、第４の書き込み電圧はメモリ・セルの相変化記憶物質の結晶相の成長を伴う。実施例によっては、書き込み操作の第４の書き込み電圧の印加後に、書き込み操作の第４の書き込み電圧とは異なる書き込み操作の第５の書き込み電圧をメモリ・セルに印加することをさらに含むことができ、書き込み操作の第５の書き込み電圧は第２の極性を有する。実施例によっては、第５の書き込み電圧の印加はメモリ・セルの相変化記憶物質の結晶相のセットバックを伴い得る。
【００１２】
別の実施例では、方法がメモリ・セルを特定することと、メモリ・セルに書き込む論理状態を判断することと、書き込み操作を使用してメモリ・セルに論理状態を書き込むこととを含み得る。書き込み操作は、メモリ・セルに第１の極性を有する第１の書き込み電圧を印加することと、第１の書き込み電圧の印加に少なくとも部分的に基づいて、第１の極性とは異なる第２の極性を有する第２の書き込み電圧をメモリ・セルに印加することとを含み得る。実施例によっては、第１の書き込み電圧の印加は、メモリ・セルの一部の第１の物質相の形成を伴い、第２の書き込み電圧の印加は、メモリ・セルの上記部分の第２の物質相の形成を伴う。実施例によっては、第１の書き込み電圧の印加の前に第３の書き込み電圧をメモリ・セルに印加することをさらに含むことができ、第３の書き込み電圧は第２の極性を有する。
【００１３】
上記の開示の特徴について、図１および図２に関連して極性調整メモリ・セル書き込み操作をサポートするメモリ・アレイの文脈でさらに説明する。次に、極性調整メモリ・セル書き込み操作をサポートするタイミング図を示す図３ないし図５に関連して、具体的な実施例について説明する。本開示の上記およびその他の特徴について、極性調整メモリ・セル書き込み操作をサポートする装置図、システム図およびフローチャートを示す図６ないし図１２に関連してさらに説明する。
【００１４】
図１に、本開示の様々な実施例による極性調整メモリ・セル書き込み操作をサポートするメモリ・アレイ１００の一実施例を示す。メモリ・アレイ１００は、電子メモリ装置とも呼ぶ場合がある。メモリ・アレイ１００は、異なる論理状態を記憶するようにプログラム可能なメモリ・セル１０５を含む。各メモリ・セル１０５は、２つの論理状態を記憶するようにプログラム可能とすることができ、この２つの状態は論理０と論理１として示すことができる。場合によっては、メモリ・セル１０５は、３つ以上の論理状態を記憶するように構成することもできる。実施例によっては、メモリ・セル１０５は自己選択メモリとすることができる。
【００１５】
実施例によっては、メモリ・セル１０５はプログラム可能論理状態を表す電荷を蓄積（例えばキャパシタに電荷を蓄積）することができる。一実施例では、それぞれ荷電キャパシタと非荷電キャパシタとが２つの論理状態を表すことができる。別の実施例では、それぞれ正荷電キャパシタと負荷電キャパシタとが２つの論理状態を表すことができる。ＤＲＡＭまたはＦｅＲＡＭアーキテクチャはこのような設計を使用することができ、採用されるキャパシタは、絶縁体として線形分極または常誘電電気分極特性を有する誘電物質を含み得る。実施例によっては、強誘電メモリ・セル１０５が非線形分極特性をサポート可能な誘電物質として強誘電物質を有するキャパシタを含み得る。実施例によっては、キャパシタの電荷の異なるレベルが異なる論理状態を表すことができる（例えばそれぞれのメモリ・セル１０５の３つ以上の論理状態をサポートする）。
【００１６】
実施例によっては、メモリ・セル１０５は、異なる論理状態を表す可変および設定可能電気抵抗を有する、メモリ素子、メモリ記憶素子、自己選択メモリ素子、または自己選択メモリ記憶素子と呼ぶことがある物質部分を含み得る。例えば、結晶原子配位またはアモルファス原子配位の形態を取ることができる（例えばメモリ・アレイ１００の周囲動作温度範囲にわたって結晶状態またはアモルファス状態のいずれかを維持することができる）物質は、原子配位に応じて異なる電気抵抗を有することができる。この物質のより結晶質な状態（例えば、単結晶、またはほぼ結晶質の比較的大型の結晶粒子の集合）は、相対的に低い電気抵抗を有することができ、「セット」論理状態と呼ぶこともできる。この物質のよりアモルファスな状態（例えば、完全にアモルファスな状態、またはほぼアモルファスである比較的小型の結晶粒子の何らかの分散）は、相対的に高い電気抵抗を有することができ、「リセット」論理状態と呼ぶこともできる。したがって、このようなメモリ・セル１０５に印加された電圧の結果、メモリ・セル１０５のこの物質部分がより結晶質な状態であるかよりアモルファスな状態であるかに応じて異なる電流が流れ得る。したがって、メモリ・セル１０５への読み取り電圧の印加の結果として生じる電流の大きさを使用して、メモリ・セル１０５によって記憶されている論理状態を判断することができる。
【００１７】
実施例によっては、メモリ素子を、（例えばそれぞれのメモリ・セル１０５の３つ以上の論理状態をサポートする）異なる論理状態を表すことができる中間抵抗を結果として生じさせ得る結晶質領域とアモルファス領域との様々な比率（例えば原子秩序と原子乱れとの異なる度合い）で設定することができる。また、実施例によっては、材料またはメモリ素子が、アモルファス配位と２つの異なる結晶配位などの、３つ以上の原子配位を有することができる。本明細書では、異なる原子配位の電気抵抗に関連して説明するが、メモリ・デバイスは原子配位または原子配位の組み合わせに対応する記憶論理状態を判断するためにメモリ素子の他の何らかの特性を使用してもよい。
【００１８】
場合によっては、よりアモルファスな状態のメモリ素子は閾値電圧を伴うことができ、メモリ素子において閾値電圧を超えると、メモリ素子に電流が流れる。よりアモルファスな状態のメモリ素子に印加された電圧が閾値電圧より低い場合、メモリ素子には電流が流れることができない。場合によっては、より結晶質な状態のメモリ素子は閾値電圧を伴わず（例えば、閾値電圧ゼロを伴い得る）、メモリ素子が非ゼロ電圧であることに応答してメモリ素子を電流が流れることができる。場合によっては、よりアモルファスな状態とより結晶質な状態の両方の物質が閾値電圧を伴い得る。例えば、自己選択メモリは、（異なる組成分布により）プログラムされた異なる状態間でのメモリ・セルの閾値電圧の差を拡大させ得る。以下で詳述するように、このようなメモリ素子を有するメモリ・セル１０５の論理状態は、メモリ素子を特定の原子配位または原子配位の組み合わせの形成を支援する温度プロファイルまで経時的に加熱することによって設定することができる。
【００１９】
メモリ・アレイ１００は、２次元（２Ｄ）メモリ層（例えば「階層」）が上下に重なり合って形成された３次元（３Ｄ）メモリ・アレイとすることができる。このような層の配置は、２Ｄアレイと比較して１つのダイ上または基板上に形成可能なメモリ・セル１０５の数を増加させることができ、それによって、製造コストを削減することができるか、またはメモリ・アレイのパフォーマンスを向上させることができるか、あるいはその両方が可能になる。図１に示す実施例によると、メモリ・アレイ１００はメモリ・セル１０５の２つの階層を含み、したがって、３Ｄメモリ・アレイとみなすことができる。本開示による他の実施例またはメモリ・アレイ１００は、単一の層または３層以上の層を有してもよい。実施例によっては、メモリ・セル１０５が階層間で互いにほぼ位置合わせされてメモリ・セル・スタック１４５を形成することができるように、各階層が位置合わせまたは位置決めされてもよい。
【００２０】
メモリ・アレイ１００のこの実施例では、メモリ・セル１０５の各行が複数の第１のアクセス線１１０（例えばワード線）のうちの１つに接続され、メモリ・セル１０５の各列が第２の複数のアクセス線１１５（例えばビット線）のうちの１つに接続される。アクセス線１１０および１１５は、アクセス線のアレイを形成するように互いにほぼ直角とすることができる。図１に示すように、メモリ・セル・スタック１４５の２つのメモリ・セル１０５は、別々のアクセス線１１０によってアクセスすることができ、共通のアクセス線１１５を共用することができる。すなわち、アクセス線１１５を、上層メモリ・セル１０５−ａの下部電極と下層メモリ・セル１０５−ｂの上部電極とに結合（例えば電子的に連通させる）することができる。他の構成も可能である。例えば、第３の層がアクセス線１１０を下部層と共用してもよい。
【００２１】
一般に、アクセス線１１０とアクセス線１１５との交差点に１つのメモリ・セル１０５を配置する（例えば間に結合する）ことができる。この交差点を、メモリ・セル１０５のアドレスと呼ぶことがある。目標メモリ・セル１０５は、通電されたアクセス線１１０と通電されたアクセス線１１５との交差点に位置するメモリ・セル１０５とすることができる。言い換えると、アクセス線１１０とアクセス線１１５との交差点にあるメモリ・セル１０５に読み取りまたは書き込みを行うために、アクセス線１１０とアクセス線１１５とを通電またはその他の方法で選択することができる。同じアクセス線１１０または１１５と電子的に連通する（例えば接続されている）他のメモリ・セル１０５を、非目標メモリ・セル１０５と呼ぶことがある。
【００２２】
実施例によっては、メモリ・セル１０５とアクセス線１１０とに（例えばその間に）、またはメモリ・セル１０５とアクセス線１１５とに（例えばその間に）、電極を結合することができる。電極という用語は、構成要素間の導体またはその他の電気的インターフェースを指すことがあり、場合によっては、メモリ・セル１０５との電気接点として採用することができる。電極は、メモリ・アレイ１００の素子間または構成要素間に導電経路を設けるトレース、配線、導線、導電層、導電パッドなどとすることができる。
【００２３】
アクセス線１１０および１１５をアクティブにするかまたはその他の方法で選択することによって、メモリ・セル１０５に対して読み取りおよび書き込みなどの操作を行うことができる。ワード線、ビット線、ディジット線、またはこれらに類する表現は、理解または作用を損なわずに互いに置き換えて使用可能である。アクセス線１１０またはアクセス線１１５をアクティブにすることまたは選択することは、それぞれのアクセス線に電圧を印加することを含み得る。アクセス線１１０およびアクセス線１１５は、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）など）、金属合金、炭素、導電性にドープされた半導体、またはその他の導電物質、合金、化合物などの導電物質からなり得る。
【００２４】
アーキテクチャによっては、セルの論理記憶部（例えばキャパシタまたは抵抗変化型メモリ素子）は、選択構成要素によってアクセス線から電気的に分離することができる。例えば、アクセス線１１０は、そのような選択構成要素（例えばメモリ・セル１０５の選択構成要素）に接続可能であり、制御することができる。実施例によっては、選択構成要素はトランジスタとすることができ、アクセス線１１０は、トランジスタのゲートに接続することができる。したがって、アクセス線１１０をアクティブにすることによって、メモリ・セル１０５の論理記憶部とそれに対応するアクセス線１１５との間に電気接続または閉回路を生じさせることができる。次に、メモリ・セル１０５の読み取りまたは書き込みのためにアクセス線１１５にアクセスすることができる。メモリ・セル１０５を選択した後、その結果の信号を使用して、メモリ・セル１０５によって記憶されている論理状態を判断することができる。例えば、メモリ・セル１０５に電圧を印加することができ、その結果の電流を使用して、メモリ・セル１０５の相変化物質の原子配位（例えば抵抗状態）を識別することができる。場合によっては、第１の論理状態が、無電流または無視可能な微小電流に対応してよく、第２の論理状態が、何らかの有限の電流に対応してもよい。
【００２５】
メモリ・セル１０５へのアクセスは、行デコーダ１２０と列デコーダ１３０とによって制御することができる。例えば、行デコーダ１２０は、メモリ・コントローラ１４０から行アドレスを受信することができ、受信した行アドレスに基づいて適切なアクセス線１１０をアクティブにするかまたはその他の方法で選択することができる。同様に、列デコーダ１３０が、メモリ・コントローラ１４０から列アドレスを受信し、適切なアクセス線１１５をアクティブにするかまたはその他の方法で選択することができる。
【００２６】
メモリ・コントローラ１４０は、様々な構成要素（例えば、行デコーダ１２０、列デコーダ１３０およびセンス構成要素１２５）を介して、メモリ・セル１０５の操作（例えば、読み取り操作、書き込み操作、再書き込み操作、リフレッシュ操作、または放電操作）を制御することができる。場合によっては、行デコーダ１２０、列デコーダ１３０、およびセンス構成要素１２５のうちの１つまたは複数が、メモリ・コントローラ１４０と同一の場所にあってもよい。メモリ・コントローラ１４０は、所望のアクセス線１１０とアクセス線１１５とをアクティブにするために、行アドレス信号と列アドレス信号とを生成することができる。メモリ・コントローラ１４０は、メモリ・アレイ１００の動作中に使用される様々な電圧または電流も生成または制御することができる。例えば、メモリ・コントローラ１４０は、１つまたは複数のメモリ・セル１０５にアクセスした後、アクセス線１１０またはアクセス線１１５に放電電圧を印加することができる。
【００２７】
一般に、本開示による印加電圧、電流または電荷の振幅、形状または存続期間は調整または変更可能であり、メモリ・アレイ１００の操作において、記載されている様々な操作ごとに異なり得る。また、メモリ・アレイ１００内の１つ、複数またはすべてのメモリ・セル１０５が同時にアクセスすることができる。例えば、すべてのメモリ・セル１０５またはメモリ・セル１０５のグループが単一の論理状態に設定されるリセット操作時に、メモリ・アレイ１００の複数またはすべてのメモリ・セル１０５にアクセスすることができる。
【００２８】
メモリ・セル１０５の記憶された状態を判断するためにメモリ・セル１０５がアクセスされると、メモリ・セル１０５をセンス構成要素１２５によって読み取る（例えばセンスする）ことができる。例えば、メモリ・セル１０５にアクセス後、メモリ・セル１０５の論理記憶部が放電するか、またはその他の方法によりそれに対応するアクセス線１１５を介して電流を流れさせることができる。このような電流は、メモリ・アレイ１００の１つまたは複数の電圧源（図示せず）からメモリ・セル１０５にバイアスをかけるかまたは電圧を印加することによって生じさせることができ、このような電圧源はセンス構成要素１２５、メモリ・コントローラ１４０、または他の何らかの構成要素（例えばバイアス構成要素）の一部とすることができる。実施例によっては、メモリ・セル１０５の放電によって、アクセス線１１５の電圧に変化を生じさせることができ、メモリ・セル１０５の記憶された状態を判断するためにそれをセンス構成要素１２５が基準電圧と比較することができる。実施例によっては、（例えば対応するアクセス線１１０とアクセス線１１５とを使用して）メモリ・セル１０５に電圧を印加することができ、その結果の電流の存在は、印加電圧と、メモリ・セル１０５のメモリ素子の抵抗状態とに依存し得る。
【００２９】
場合によっては、メモリ・セル１０５を読み取るときに、複数の電圧（例えば読み取り操作の複数の電圧）を印加することができる。例えば、印加された読み取り電圧の結果、電流が流れなかった場合、センス構成要素１２５によって電流が検出されるまで他の読み取り電圧を印加することができる。電流の流れを生じさせた読み取り電圧を判定することによって、メモリ・セル１０５の記憶論理状態を判断することができる。場合によっては、センス構成要素１２５によって電流の流れが検出されるまで、読み取り電圧の大きさを徐々に上昇させてもよい。他の場合には、電流が検出されるまで、所定の読み取り電圧を順次に印加してもよい。同様に、メモリ・セル１０５に読み取り電流を印加することができ、読み取り電流を生じさせるための電圧の大きさはメモリ・セル１０５の電気抵抗または合計閾値電圧に依存し得る。
【００３０】
センス構成要素１２５は、読み取り信号の差（例えば、メモリ・アレイ１００の構成要素間で共用される読み取り電圧、読み取り電流または読み取り電荷）を検出し、増幅するために、様々なトランジスタまたは増幅器を含むことができ、これを実施例によってはラッチと呼ぶことがある。センス構成要素１２５は、読み取り操作に応答してメモリ・セル１０５を流れる電流または電荷をセンスし、メモリ・セル１０５によって記憶されている論理状態を示す出力信号を出力するように構成可能である。センス構成要素１２５は、メモリ・アレイ１００を含むメモリ・デバイスに組み込むことができる。例えば、センス構成要素１２５は、メモリ・アレイ１００に結合可能なメモリの他の読み取りおよび書き込み回路、デコーディング回路、またはレジスタ回路とともに組み込むことができる。実施例によっては、メモリ・セル１０５の検出された論理状態は、列デコーダ１３０を介して出力１３５として出力することができる。実施例によっては、センス構成要素１２５は列デコーダ１３０または行デコーダ１２０の一部であってもよい。実施例によっては、センス構成要素１２５は、列デコーダ１３０または行デコーダ１２０と接続されるかまたはその他の方法で電子的に連通していてもよい。
【００３１】
実施例によっては、第１の論理状態（例えば、より結晶質の原子配位に伴うセット状態）を記憶するメモリ素子を有するメモリ・セル１０５に読み取りパルス（例えば読み取り電圧）が印加され、その読み取りパルスがメモリ・セル１０５の閾値電圧を超えるため、メモリ・セルは電流を通す。したがって、これに応答して、またはこれに基づいて、センス構成要素１２５は記憶されている論理状態の判断の一端としてメモリ・セル１０５を流れる電流を検出することができる。メモリ素子が第１の論理状態を記憶しているメモリ・セル１０５への読み取りパルスの印加の前または後に起こり得る、第２の論理状態（例えば、よりアモルファスな原子配位に伴うリセット状態）を記憶するメモリ素子を有するメモリ・セル１０５に読み取りパルスの印加が行われると、その読み取りパルスがメモリ・セルの閾値電圧を超えないため、メモリ・セルは電流を通すことができない。したがって、センス構成要素１２５は、記憶された論理状態の判断の一端としてメモリ・セル１０５の電流をほとんどまたはまったく検出することができない。
【００３２】
実施例によっては、メモリ・セル１０５によって記憶されている論理状態をセンスするために閾値電流を定義することができる。閾値電流は、メモリ・セル１０５が読み取りパルスに応答して閾値に達しない場合にメモリ・セル１０５を流れることができる電流を上回るが、メモリ・セル１０５が読み取りパルスに応答して閾値を超えるとメモリ・セル１０５を流れると見込まれる電流以下に設定することができる。例えば、閾値電流は、関連付けられたアクセス線１１０または１１５の漏れ電流よりも高くすることができる。実施例によっては、メモリ・セル１０５によって記憶されている論理状態は、読み取りパルスによって駆動された電流の結果として生じる（例えばシャント抵抗の）電圧に基づいて判断することができる。例えば、結果の電圧を基準電圧と比較してもよく、基準電圧よりも低い結果の電圧が第１の論理状態に対応し、基準電圧よりも高い結果の電圧が第２の論理状態に対応してもよい。
【００３３】
メモリ・アーキテクチャによっては、メモリ・セル１０５にアクセスすると、記憶されている論理状態を劣化させるかまたは破壊する可能性があり、メモリ・セル１０５に元の論理状態を戻すように再書き込みまたはリフレッシュ操作が行われることがある。例えば、ＤＲＡＭまたはＦｅＲＡＭでは、メモリ・セル１０５のキャパシタが、センス操作時に部分的にまたは完全に放電され、それによって記憶論理状態を破損させることがある。例えば、ＰＣＭでは、センス操作がメモリ・セル１０５の原子配位に変化を生じさせ、それによってメモリ・セル１０５の抵抗状態を変化させることがある。したがって、実施例によっては、メモリ・セル１０５に記憶されている論理状態をアクセス操作後に再書き込みしてもよい。また、単一のアクセス線１１０または１１５をアクティブにすると、その結果としてそのアクセス線１１０または１１５に結合されているすべてのメモリ・セル１０５が放電することがある。したがって、アクセス操作のアクセス線１１０または１１５に結合されている一部または全部のメモリ・セル１０５（例えば、アクセスされた行のすべてのセルまたはアクセスされた列のすべてのセル）を、アクセス操作後に再書き込みしてもよい。
【００３４】
実施例によっては、メモリ・セル１０５の読み取りは非破壊的な場合がある。すなわち、メモリ・セル１０５が読み取られた後でメモリ・セル１０５の論理状態を再書き込みしなくてもよい。例えば、ＰＣＭなどの不揮発性メモリでは、メモリ・セル１０５にアクセスしても論理状態を破壊せず、したがって、メモリ・セル１０５はアクセス後の再書き込みを必要としない場合がある。しかし、様々な実施例では、アクセス操作がない場合に、メモリ・セル１０５の論理状態のリフレッシュが必要な場合も不要な場合もあり得る。例えば、記憶論理状態を維持するために、適切な書き込みパルスまたはリフレッシュ・パルスを印加することによって、メモリ・セル１０５によって記憶されている論理状態が周期的にリフレッシュされてもよい。メモリ・セル１０５のリフレッシュにより、電荷漏洩またはメモリ素子の原子配位の経時的変化による読み取り阻害エラーまたは論理状態破損を低減するかまたはなくすことができる。
【００３５】
メモリ・セル１０５は、該当するアクセス線（例えばアクセス線１１０およびアクセス線１１５）をアクティブにするかまたはその他の方法で選択することによって、論理状態を書き込むことができる。言い換えると、メモリ・セル１０５に対応するアクセス線１１０および１１５を介した書き込み操作により、メモリ・セル１０５に論理値を記憶することができる。メモリ・セル１０５に書き込まれるデータを列デコーダ１３０または行デコーダ１２０が（例えば入力／出力１３５を介して）受け付けることができる。ＰＣＭの場合、メモリ・セル１０５のメモリ素子に電流を通してメモリ素子を加熱することによってメモリ・セル１０５に書き込むことができる。メモリ・セル１０５に電流を印加するために使用される電圧は、メモリ素子の様々な閾値電圧と、場合によっては選択構成要素に付随する閾値電圧とに依存し得る。
【００３６】
場合によっては、メモリ・セル１０５に論理状態を書き込むときに複数の電圧を印加することができる。例えば、異なる論理状態に関連付けられた異なる原子配位を有するメモリ素子に書き込む場合、メモリ・セルを流れる関係する電流によって生じる加熱が１つの原子配位から別の原子配位への遷移を生じさせるように、書き込み電圧を印加することができる。一実施例では、より結晶質な原子配位を伴う論理状態を書き込むために、書き込み操作の第１の書き込み電圧が、まず不規則な原子配位の形成を伴い（例えば、材料を比較的ランダムな、場合によっては不安定な原子分布に全体的に「溶融させる」のに十分に高い温度を与える）、書き込み操作の第２の書き込み電圧が、より結晶質な原子配位の形成を伴う（例えば、相対的に規則的な原子配位の安定した形態の核生成と成長とを支援する相対的に中程度の温度を与える）ことができる。
【００３７】
自己選択メモリ素子を有するメモリ・セル１０５をプログラムするために、異なる極性のプログラミング・パルス（例えば、書き込みパルス、書き込み信号、書き込み電流、または書き込み電圧）をメモリ・セル１０５に印加することができる。例えば、論理１状態をプログラムするために、第１の極性を有する電圧をメモリ・セル１０５に印加することができ、論理０状態をプログラムするために第２の極性（例えば異なる極性）を有する電圧をメモリ・セル１０５に印加することができる。場合によっては、第１の極性と第２の極性とは、メモリ・セル１０５の互いに逆の極性とすることができる。
【００３８】
実施例によっては、メモリ・セル１０５（例えば、自己選択メモリ記憶素子を有するメモリ・セル）の閾値電圧は、メモリ・セル１０５を特定の論理状態にプログラム（例えば書き込み）するために使用される極性に依存し得る。例えば、メモリ・セル１０５をメモリ・セル１０５の電圧でプログラムする場合、メモリ・セル１０５内の元素が印加された電圧の極性の方向に沿って分離し、組成偏析（イオン移動）を生じさせることがある。イオンは、極性および組成に応じてメモリ・セル１０５の特定の電極に向かって移動し得る。例えば、自己選択メモリ素子を有するメモリ・セル１０５では、一部のイオンがメモリ・セル１０５の負電極に向かって移動し得る。自己選択メモリ素子を有するメモリ・セル１０５の一実施例では、自己選択メモリ素子の一部におけるセレン・イオンとヒ素イオンの込み合いが、メモリ・セル１０５の導電特性、したがって閾値電圧に影響を及ぼす可能性がある。
【００３９】
自己選択メモリ記憶素子を有するメモリ・セル１０５を読み取るには、メモリ・セルに電圧を印加することができ、その結果の電流、または、電流が流れ始める閾値電圧が、特定の論理状態を表すことができる。実施例によっては、メモリ・セル１０５の読み取りは、どの電極に向かってイオンが移動したかをセンスすることをサポートすることができる。例えば、１つの極性でプログラムされた自己選択メモリ素子を有するメモリ・セル１０５は、特定の抵抗特性、したがって１つの閾値電圧を有し得る。自己選択メモリ素子を有する同じメモリ・セルを、そのセルの異なる抵抗特性、したがって異なる閾値電圧となり得る異なる極性でプログラムすることができる。
【００４０】
関連付けられたアクセス線１１０またはアクセス線１１５のうちの一方または両方に書き込み電圧を印加することによって、メモリ・セル１０５に論理状態を書き込むことができる。例えば、メモリ・セル１０５に第１の極性（例えば正極性）を有する書き込み電圧を印加することによって、メモリ・セル１０５に論理状態を書き込むことができる。正極性を有する書き込み電圧を印加するために、第１の電圧（例えば正電圧）を関連付けられたアクセス線１１５に印加することができ、関連付けられたアクセス線１１０は接地されるか、またはその他の方法で相対的により低い電圧または負電圧を有し得る。他の実施例では、メモリ・セル１０５に負極性などの異なる極性を有する書き込み電圧を印加することによって、メモリ・セル１０５に論理状態を書き込むことができる。負極性の書き込み電圧を印加するために、第２の電圧（例えば正電圧）をアクセス線１１０に印加することができ、アクセス線１１５は接地されるかまたはその他の方法で相対的により低い電圧または負電圧を有し得る。メモリ・セル１０５の書き込み後、メモリ・セル１０５の記憶された状態を読み取るために後続の読み取り電圧を印加することができる。
【００４１】
本開示の実施例によると、書き込み操作はメモリ・セル１０５にわたり異なる電圧極性を有する異なる部分に分割することができる。実施例によっては、メモリ・セル１０５に第１の極性を有する第１の書き込み電圧（例えば第１の書き込み信号部）を印加することと、メモリ・セル１０５に第２の極性（例えば逆極性などの第１の極性とは異なる極性）を有する第２の書き込み電圧（例えば第２の書き込み信号部）を印加することとを含む書き込み操作を行うことによって、メモリ・セル１０５に論理状態を書き込むことができる。
【００４２】
実施例によっては、このような書き込み操作は、書き込み操作中に対応するアクセス線１１０と対応するアクセス線１１５とを介して、アクセス線１１０とアクセス線１１５とで電圧印加の極性を切り換えてメモリ・セル１０５に複数の書き込み電圧を印加することを含み得る。一実施例では、書き込み操作は、アクセス線１１５の電圧より高いアクセス線１１０の電圧で第１の書き込み電圧を印加し、その後、アクセス線１１５の電圧より低いアクセス線１１０の電圧で第２の書き込み電圧を印加することを含み得る。別の実施例では、本開示による書き込み操作は、アクセス線１１５の電圧より低いアクセス線１１０の電圧で第１の書き込み電圧を印加し、その後、アクセス線１１５の電圧より高いアクセス線１１０の電圧で第２の書き込み電圧を印加することを含み得る。
【００４３】
メモリ・セル１０５に逆の極性、またはメモリ・セル１０５に別様に異なる極性を有する少なくとも２つの電圧を印加することを含む、メモリ・セル１０５の書き込み操作の実行は、メモリ・セルにおいて同じ極性の書き込み電圧のみを含む書き込み操作と比較して、メモリ・セル１０５全体の組成偏析の低減をサポートすることができる。実施例によっては、メモリ・セル１０５に異なる極性を印加することを含む、メモリ・セル１０５に対する書き込み操作を実行することは、他の明確な利点もある中でも特に、同じ極性の書き込み電圧のみを含む書き込み操作よりも高速な書き込み操作を可能にすることができる。
【００４４】
実施例によっては、メモリ・セル１０５において異なる極性でメモリ・セル１０５に連続書き込み操作を行うことができる。例えば、第１の書き込み操作は、メモリ・セル１０５に第１の極性で第１の論理状態を書き込むことを含むことができる。第２の書き込み操作は、第１の極性とは異なる第２の極性（例えば第１の極性と逆の極性）で、第１の論理状態と同じであっても異なっていてもよい第２の論理状態をメモリ・セル１０５に書き込むことを含むことができる。第２の書き込み操作のための第２の極性は、（例えばメモリ・コントローラによって）第１の極性を特定（例えば、前の書き込み操作の極性を判断）することに少なくとも部分的に基づいて決定することができる。様々な実施例では、第１の書き込み操作と第２の書き込み操作とは、１つまたは複数の読み取り操作、または他のアクセス操作によって隔てられていてもいなくてもよい。また、第１の書き込み操作と第２の書き込み操作の一方または両方が、本明細書に記載のようにそれぞれが異なる極性を有する２つ以上の電圧の印加を含むことができる。このような実施例では、第１の書き込み操作を順方向書き込み操作または逆方向書き込み操作のうちの一方と呼ぶことがあり、第２の書き込み操作を順方向書き込みと逆方向書き込みのうちの他方と呼ぶことがある。
【００４５】
メモリ・セル１０５に対してメモリ・セル１０５にわたって逆の極性、またはメモリ・セル１０５にわたって別様に異なる極性を有する連続書き込み操作を行うことは、メモリ・セル１０５に同じ極性を印加する連続書き込み操作と比較して、メモリ・セル１０５にわたる組成偏析の低減を支援することができる。実施例によっては、メモリ・セル１０５にわたって異なる極性を有する連続書き込み操作をメモリ・セル１０５に対して行うことは、他の明確な利点もある中でも特に、同じ極性の書き込み電圧を含む連続書き込み操作よりも高速な書き込み操作を可能にすることができる。
【００４６】
メモリ・セル１０５への書き込み操作（例えば、メモリ・セル１０５に単一の極性の１つまたは複数の電圧を印加する書き込み操作、またはメモリ・セル１０５に複数の極性の１つまたは複数の電圧を印加する書き込み操作）の後、メモリ・セル１０５の記憶された状態を読み取るために読み取り操作を行うことができる。実施例によっては、読み取り操作は、メモリ・セル１０５に異なる極性を有する異なる読み取り電圧を印加することを含み得る。実施例によっては、メモリ・セル１０５は、メモリ・セル１０５に、正極性または負極性とすることができる第１の極性を有する第１の読み取り電圧を印加することを含み得る。
【００４７】
実施例によっては、第１の読み取り電圧は、前の書き込み操作の書き込み電圧よりも小さい大きさを有する。第１の読み取り電圧の印加後、読み取り操作はメモリ・セル１０５に第１の極性とは異なる第２の極性を有する第２の読み取り電圧を印加することをさらに含む。第２の極性は、第１の極性とは逆の極性、または別様に第１の極性とは異なる極性とすることができる。したがって、実施例によっては、第１の極性はメモリ・セル１０５にわたって正極性とすることができ、第２の極性は負極性とすることができる。他の実施例では、メモリ・セル１０５の第１の極性は負極性とすることができ、第２の極性は正極性とすることができる。メモリ・セル１０５に逆の極性、またはメモリ・セル１０５に別様に異なる極性を有する少なくとも２つの読み取り電圧を印加することを含むメモリ・セル１０５の読み取り操作を行うことは、メモリ・セルにわたって同じ極性の読み取り電圧のみを含む読み取り操作と比較して、メモリ・セル１０５両端間の組成偏析の低減を支援することができる。
【００４８】
実施例によっては、上述のようにメモリ・コントローラ１４０は、（アクセス線１１０または１１５をイネーブルにするか、またはその他の方法で１つまたは複数の電圧源をメモリ・セル１０５に結合することによって）読み取り電圧と書き込み電圧とを印加するように動作可能とすることができる。例えば、メモリ・コントローラ１４０は、異なる極性の書き込み電圧を含む書き込み操作を行うように動作可能とすることができる。別の言い方をすれば、メモリ・コントローラ１４０は、まず、メモリ・セル１０５に第１の極性を有する第１の書き込み電圧を印加し、その後、第１の書き込み電圧の印加後に、メモリ・セル１０５に第２の極性（例えば第１の極性とは逆の極性）を有する第２の書き込み電圧を印加するように動作可能とすることができる。
【００４９】
実施例によっては、メモリ・コントローラ１４０は、（例えば１つまたは複数のメモリ・セル１０５の）前の読み取り操作または書き込み操作の極性を記憶またはその他の方法で特定するように構成可能である。実施例によっては、メモリ・コントローラ１４０は、前の読み取り操作または書き込み操作から記憶またはその他の方法で特定された極性に少なくとも部分的に基づいて書き込み操作のための極性を判断するように構成可能である。例えば、メモリ・コントローラ１４０は、同じメモリ・セル１０５に対する前の読み取り操作または書き込み操作から記憶またはその他の方法で特定された極性に少なくとも部分的に基づいて、メモリ・セル１０５への書き込み操作のための極性を判断することができる。
【００５０】
実施例によっては、メモリ・コントローラ１４０は、異なる極性の読み取り電圧を含む読み取り操作を実行するように動作可能とすることができる。別の言い方をすると、メモリ・コントローラ１４０は、まず、メモリ・セル１０５に第１の極性を有する第１の読み取り電圧を印加し、その後、第１の読み取り電圧の印加後にメモリ・セル１０５に第２の極性（例えば、第１の極性とは逆の極性）を有する第２の読み取り電圧を印加するように動作可能とすることができる。実施例によっては、メモリ・コントローラ１４０は、前の読み取り操作または書き込み操作から記憶またはその他の方法で特定された極性に少なくとも部分的に基づいて読み取り操作のための極性を判断するように動作可能とすることができる。例えば、メモリ・コントローラ１４０は、同じメモリ・セル１０５に対する前の読み取り操作または書き込み操作から記憶またはその他の方法で特定された極性に少なくとも部分的に基づいてメモリ・セル１０５に対する読み取り操作の極性を判断することができる。メモリ・コントローラ１４０による異なる極性の読み取り電圧の印加により、センス構成要素１２５が異なる極性の電圧の印加に少なくとも部分的に基づいてメモリ・セル１０５の論理状態を判断しやすくすることができる。実施例によっては、メモリ・コントローラ１４０は、メモリ・セル１０５の論理状態を判断するためにセンス構成要素１２５を起動するか、またはセンス構成要素１２５に指標を送信することができる。
【００５１】
本開示による様々な実施例では、異なる電圧極性を有する読み取り操作または書き込み操作を支援するために、異なるアクセス線または異なる電圧源を使用することができる。例えば、読み取り操作または書き込み操作の第１の電圧がメモリ・セルを通る第１の方向に印加され、読み取り操作または書き込み操作の第２の電圧が第２の、異なる方向（例えば直交方向）に印加されるように、メモリ・セル１０５に第３のアクセス線（図示せず）を結合することができる。したがって、本開示によるメモリ・セルへの異なる極性を有する電圧の印加は、逆極性に限定される必要はない。逆に、実施例によっては、そのような電圧の印加は、２Ｄまたは３Ｄ座標系の異なる方向にメモリ・セル１０５に電界が印加されることをより広く指すことができ、これは、メモリ・セル１０５を流れる電流の供給を伴っても伴わなくてもよい。
【００５２】
図２に、本開示の様々な実施例による、極性調整メモリ・セル書き込み操作をサポートするメモリ・アレイ２００の一例を示す。メモリ・アレイ２００は、図１に関連したメモリ・アレイ１００の実施例とすることができる。メモリ・アレイ２００は、複数のメモリ・セル（例えばメモリ・セル１０５−ａ）と、複数のアクセス線１１０（例えばアクセス線１１０−ａ）と、複数のアクセス線１１０（例えばアクセス線１１５−ａ）とを含み、これらは図１を参照しながら説明したメモリ・セル１０５、アクセス線１１０、およびアクセス線１１５の実施例とすることができる。場合によっては、複数のメモリ・アレイ２００を上下に積層することによって３Ｄメモリ・アレイが形成されてもよい。２つの積層アレイは、実施例によっては、図１を参照しながら説明したように各階層がアクセス線１１０またはアクセス線１１５を共用することができるように共通の導線を有し得る。
【００５３】
メモリ・アレイ２００のこの実施例では、メモリ・セル１０５−ａが、本明細書に記載のような相変化メモリ素子の一実施例とすることができるメモリ素子２２０を含む。メモリ・セル１０５−ａは、上部電極と呼ぶこともある（例えばメモリ素子２２０とアクセス線１１５−ａとの間に結合された）第１の電極２０５−ａと、下部電極と呼ぶこともある（例えばメモリ素子２２０とアクセス線１１０−ａとの間に結合された）第２の電極２０５−ｂも含む。実施例によっては、メモリ・セル１０５−ａは、セレクタ・デバイス２１５も含み得る。そのような実施例では、メモリ・セル１０５−ａは、中間電極と呼ぶこともある（例えばメモリ素子２２０とセレクタ・デバイス２１５との間に結合された）電極２０５−ｃを含み得る。
【００５４】
本開示の実施例によると、メモリ素子２２０の原子配位（例えば電気抵抗）を設定することによってメモリ・セル１０５−ａにより論理状態を記憶することができる。場合によっては、この設定は、メモリ・セル１０５−ａを加熱する（例えばメモリ素子２２０を加熱する）ように、書き込み操作に伴う電流をメモリ・セル１０５−ａに流すことを含むことができ、これにより、メモリ素子２２０において異なる原子配位を全面的にまたは部分的に形成する（例えばアモルファス相を形成するか、結晶相を形成するか、またはアモルファス相と結晶相との組み合わせを形成する）ことができる。
【００５５】
メモリ・アレイ２００は、クロスポイント・アーキテクチャと呼ばれることがある。また、メモリ・アレイ２００はピラー構造とも呼ばれることもあり、ピラーは第１の導線（例えばアクセス線１１０−ａ）と第２の導線（例えばアクセス線１１５−ａ）とに接触可能である。例えば、図２に示すように、ピラーは第２の電極２０５−ｂ（例えば下部電極）と、セレクタ・デバイス２１５と、第３の電極２０５−ｃ（例えば中間電極）と、メモリ素子２２０と、第１の電極２０５−ａ（電極２０５）とを含み得る。このようなピラー・アーキテクチャは、他のメモリ・アーキテクチャと比べて、比較的高密度のデータ記憶をより低い製造コストで提供することができる。
【００５６】
実施例によっては、アクセス線１１０−ａまたはアクセス線１１５−ａの一方または両方に電圧を印加することによって、メモリ・セル１０５−ａに書き込み電圧を印加することができる。書き込み電圧は、メモリ・セル１０５−ａに正極性または負極性で印加することができる。例えば、正極性の書き込み電圧を印加するときは、アクセス線１１５−ａに正電圧を印加することができ、アクセス線１１０−ａは接地されるか、またはその他の方法でアクセス線１１５−ａに印加される正電圧よりも相対的に低い電圧を有することができる。負極性の書き込み電圧を印加するときは、アクセス線１１０−ａに正電圧を印加することができ、アクセス線１１５−ａは接地されるか、またはその他の方法でアクセス線１１０−ａに印加される正電圧よりも相対的に低い電圧とすることができる。
【００５７】
実施例によっては、メモリ・セル１０５−ａにアクセスする前に、アクセス線１１０−ａとアクセス線１１５−ａとを第１の電圧（例えば、メモリ・セル放電を防止するかまたはその他の方法で制限することができる抑止電圧）に維持してもよい。例えば、アクセス線１１０−ａとアクセス線１１５−ａの両方を、接地または仮想接地と同等の抑止電圧に維持することができる（例えば、アクセス線１１０−ａとアクセス線１１５−ａとを接地電圧源または仮想接地電圧源に結合してもよい）。メモリ・セル１０５−ａにアクセスするために、アクセス線１１０−ａまたはアクセス線１１５−ａの一方または両方に電圧を印加することによってこれらのアクセス線に通電することができ、目標メモリ・セル１０５−ａに印加された結果の電圧はセル・アクセス電圧と呼ばれることがある。実施例によっては、アクセス線１１０−ａとアクセス線１１５−ａとに印加されるアクセス電圧は、アクセス線１１０−ａとアクセス線１１５−ａとに印加される電圧の大きさがメモリ・セル１０５−ａにわたって加法的となるように、接地または仮想接地と比較して逆の極性を有することができる。
【００５８】
実施例によっては、抑止電圧は、中間電圧（例えば中間バイアス電圧）とすることができる。実施例によっては、仮想接地を基準にして正のアクセス線アクセス電圧と負のアクセス線アクセス電圧とを印加する代わりに、このような中間電圧を基準にしてアクセス線１１０または１１５に電圧を印加してもよい。例えば、メモリ・アレイ２００は、正電圧源（例えば接地または仮想接地を基準として）を使用して動作させることができ、中間電圧は正電圧源と接地または仮想接地との間とすることができる。
【００５９】
実施例によっては、アクセス線１１０またはアクセス線１１５に印加される電圧は、メモリ・セル１０５−ａに対して行われるアクセス操作の前に中間電圧に維持されてもよい。例示のアクセス操作時に、アクセス線１１５−ａに印加される電圧を（例えば正電源レールに）上昇させ、一方、アクセス線１１０−ａに印加される電圧を（例えば仮想接地に）降下させることができ、それによってメモリ・セル１０５−ａに（例えば正極性の）電圧を生成してもよい。
【００６０】
場合によっては、メモリ素子２２０と導線（例えばアクセス線１１０−ａまたはアクセス線１１５−ａのうちの少なくとも一方）との間にセレクタ・デバイス２１５を直列接続することができる。例えば、メモリ・アレイ２００に図示するように、セレクタ・デバイス２１５を第２の電極２０５−ｂ（例えば下部電極）と第３の電極２５０−ｃ（例えば中間電極）との間に配置する。したがって、セレクタ・デバイス２１５はメモリ素子２２０とアクセス線１１０−ａとの間に直列に配置（例えば間に結合）される。他の構成も可能である。例えば、メモリ素子２２０とアクセス線１１５−ａとの間にセレクタ・デバイス２１５を直列に配置してもよい。他の実施例では、セレクタ・デバイス２１５は、メモリ・セル１０５の一部ではなく、メモリ・セル１０５とアクセス線（例えばアクセス線１１０または１１５）の間に他の方法で結合されてもよい。
【００６１】
セレクタ・デバイス２１５は、特定のメモリ・セル１０５を選択するのを助けることができ、または選択されたメモリ・セル１０５に隣接した非選択メモリ・セル１０５に漂遊電流が流れるのを防ぐ役割を果たすことができる。セレクタ・デバイス２１５は、非目標メモリ・セル１０５のバイアス（例えば電圧）を低減することもできる。例えば、セレクタ・デバイス２１５は、閾値電圧が満たされるかまたは超えられるとセレクタ・デバイス２１５を電流が流れるような閾値電圧を有し得る。
【００６２】
セレクタ・デバイス２１５は、金属・絶縁体・金属（ＭＩＭ）接合、またはオボニック閾値スイッチ（ＯＴＳ）、金属・半導体・金属（ＭＳＭ）スイッチなどの電気的に非線形の構成要素（例えば非オーム構成要素）とすることができるが、ダイオードなどの他の種類の２端子選択構成要素であってもよい。場合によっては、セレクタ・デバイス２１５は、カルコゲナイド膜、例えばセレン（Ｓｅ）とヒ素（Ａｓ）とゲルマニウム（Ｇｅ）との合金を含む。セレクタ・デバイス２１５は、第３の電極２０５−ｃなどの電極によってメモリ素子２２０から物理的に分離することができる。したがって、第３の電極２０５−ｃは電気的に浮遊状態とすることができ、すなわち、電気的接地または仮想接地、または電気的に接地可能な別の構成要素に直接接続されなくてもよいため、第３の電極２０５−ｃで電荷が蓄積することができる。
【００６３】
メモリ・アレイ２００は、材料形成と除去の様々な組み合わせ（例えばアディティブ法およびサブトラクティブ法）によって形成することができる。例えば、アクセス線１１０もしくは１１５、電極２０５、セレクタ・デバイス２１５、またはメモリ素子２２０に対応する材料の層を堆積させることができる。次に、材料をメモリ・アレイ２００に図示するピラー構造などの所望のフィーチャを形成するように選択的に除去することができる。例えば、フォトリソグラフィを使用してフォトレジストをパターン形成することによってフィーチャを画定することができ、次にエッチングなどの技術によって材料を除去することができる。次に、例えば、材料の層を堆積させ、メモリ・アレイ２００に図示する線構造を形成するように選択的にエッチングすることによって、アクセス線１１５を形成することができる。場合によっては、電気的絶縁領域または層を形成または堆積させてもよい。電気的絶縁領域は、シリコン酸化物、シリコン窒化物などの酸化物材料または窒化物材料、またはその他の電気的絶縁材料を含み得る。
【００６４】
メモリ・アレイ２００の材料または構成要素を形成するために様々な技法を使用することができる。これには、例えば、化学気相成長（ＣＶＤ）、有機金属化学気相成長（ＭＯＣＶＤ）、物理気相成長（ＰＶＤ）、スパッタ堆積、原子層堆積（ＡＬＤ）、または分子線エピタキシ（ＭＢＥ）、その他の薄膜成長技法が含まれる。いくつかの技法を使用して材料を除去することができ、これには、例えば、化学エッチング（「ウェット・エッチング」とも呼ばれる）、プラズマ・エッチング（「ドライ・エッチング」とも呼ばれる）、または化学機械平坦化が含まれ得る。
【００６５】
上述のように、メモリ・アレイ２００のメモリ・セル１０５は、設定可能原子配位（例えば設定可能抵抗）を伴うメモリ素子２２０を含み得る。設定可能抵抗をサポートする材料には、例えば、金属酸化物、カルコゲナイドなどが含まれ得る。カルコゲナイド物質は、硫黄（Ｓ）、テルル（Ｔｅ）、またはセレン（Ｓｅ）元素のうちの少なくとも１つを含む物質または合金である。メモリ素子２２０の設定可能抵抗をサポートするために多くのカルコゲナイド合金を使用することができる。例えば、メモリ素子２２０は、ゲルマニウム−アンチモン−テルル合金（Ｇｅ−Ｓｂ−Ｔｅ）を含み得る。ここで明示的に記載していないその他のカルコゲナイド合金も、メモリ素子２２０において採用可能である。
【００６６】
ＰＣＭシステムは、特定の相変化物質における原子配位間の（例えば、より結晶質な状態とよりアモルファスな状態との間の）比較的大きな抵抗の差を利用することができる。例えば、結晶状態のそのような物質は、相対的に規則的または周期的な構造に配置された原子を有することができ、これは相対的に低い電気抵抗（例えばセット状態）を伴い得る。それに対して、アモルファス状態のそのような物質は、周期的な原子構造をまったく、または比較的わずかしか持たない（例えば比較的ランダムな原子構造である）ことがあり、これは相対的に高い電気抵抗（例えばリセット状態）を伴い得る。
【００６７】
材料のよりアモルファスな状態とより結晶質な状態との電気抵抗の差は大きい場合がある。例えば、アモルファス状態の物質は、その結晶状態の物質の抵抗より１桁以上大きい抵抗を有し得る。場合によっては、アモルファス状態は閾値電圧を超えるまで電流が物質中を流れることができないような閾値電圧を伴い得る。場合によっては、物質はアモルファス部分と結晶部分との分布を有することがあり、その物質の抵抗は、完全な結晶状態に伴う抵抗と完全なアモルファスな状態に伴う抵抗との間である場合がある。実施例によっては、物質をバイナリ記憶用途以外の記憶用途にも使用することができる（例えば、物質に記憶可能な論理状態の数を３つ以上とすることができる）。
【００６８】
メモリ・セル１０５−ａに特定の論理状態を書き込むために、その特定の論理状態に関連付けられた特定の原子配位または原子配位の特定の組み合わせを選択的に形成するようにメモリ素子２２０を加熱することができる。実施例によっては、このような加熱は、メモリ・セル１０５−ａに電流を流すことによって行うことができる。有限抵抗を流れる電流によって生じる加熱をジュール加熱またはオーム加熱と呼ぶ場合がある。したがって、メモリ・セル１０５−ａにおけるジュール加熱は、電極２０５、メモリ素子２２０、セレクタ・デバイス２１５、またはこれらの様々な組み合わせの電気抵抗に関係する。他の実施例では、メモリ素子２２０をジュール加熱以外の手段で（例えば、レーザまたはその他の放射、摩擦、または音響振動によって）加熱してもよい。
【００６９】
メモリ素子２２０の材料内に形成される原子配位は、書き込み操作による経時的な材料の温度に関係し得る。例えば、よりアモルファスな原子配位に伴う高抵抗状態（例えばリセット状態）を設定するために、材料をまず、材料の不規則な原子配位の形成を伴う温度より高い温度まで加熱することができ、この温度は溶融温度または臨界温度と呼ぶことができる。材料が溶融温度または臨界温度を超えると、材料は相対的に不規則な原子配位となり得る。書き込み操作完了後に不規則な原子配位を維持するために、（例えば、電極２０５またはアクセス線１１０もしくは１１５を介した放熱の結果として）材料の温度が比較的急速に降下するように、メモリ素子２２０に加えられた加熱を比較的迅速に除去することができる。したがって、メモリ素子２２０の比較的急速な冷却により、材料の原子はほぼ規則的になるのに十分な時間がなく（例えばほぼ結晶状態になる時間がなく）、材料はよりアモルファスな状態に伴う不規則配位に相対的に「ロック」または「凍結」され得る。「よりアモルファスな」状態または原子配位とは、完全にアモルファスな状態または、相対的にほとんど結晶化度を持たないほぼアモルファスな状態（例えば、材料元素の相対的に少数の部分または相対的に小さい部分あるいはその両方の部分が原子規則性を有する）を指し得る。
【００７０】
実施例によっては、リセット操作においてメモリ素子２２０に印加される電流または電圧は、「リセット」パルスに関連付けられるかまたはその他によりリセット・パルスと言うことができ、リセット・パルスを除去すると、メモリ素子２２０において２２０のよりアモルファスな状態を形成するのに十分に急速な冷却を生じさせることができる。したがって、実施例によっては、リセット状態のための書き込み操作は、書き込み操作のための後続の書き込みパルスがない単一のリセット・パルス（例えば単一の書き込み電流印加または電圧印加）を含み得る。
【００７１】
別の実施例では、より結晶質な原子配位に伴う低抵抗状態（例えばセット状態）を設定するために、やはり材料をまず、材料の不規則原子配位の形成を伴う温度（溶融温度または臨界温度）より高温に加熱する。より規則的な原子配位（例えばより結晶質な状態）を形成するために、メモリ素子２２０に加えられた加熱は、材料の温度が比較的緩慢に降下するように比較的緩慢に除去することができる。比較的緩慢な冷却は、結晶相の「核形成」および「成長」、または単に「結晶化」と呼ぶ場合がある、材料の元素の相対的に規則的な状態の形成を支援することができる。言い換えると、不規則な状態の形成に付随する上昇温度からの比較的緩慢な冷却により、低抵抗状態を書き込むためにメモリ素子２２０においてより結晶質な状態が形成され得る。「より結晶質な」状態または原子配位とは、完全な結晶状態（例えば単結晶）または、相対的に十分な結晶化度を有する（例えば材料元素の相対的に大きな部分が原子規則性を有する）ほぼ結晶質な状態を指し得る。
【００７２】
冷却の速度に応じて、メモリ素子２２０のうちの相対的により多くの部分またはより少ない部分に結晶原子構造の核形成が起こり、それによってメモリ素子が、「結晶粒」と呼ばれ得る結晶物質の離散的な部分を形成することがある。実施例によっては、メモリ素子２２０全体のこのような結晶粒の相対的な大きさまたは結晶粒の相対的な数あるいはその両方が、メモリ素子２２０の抵抗の異なるレベルに寄与し得る。実施例によっては、結晶原子配位の相対的粒度を、メモリ素子における２つ以上の論理状態をサポートするように明確に設定することができる。
【００７３】
実施例によっては、セット操作においてメモリ素子２２０に印加される初期電流を、「リセット・パルス」（例えばリセット書き込み操作で印加されるのと同じパルス）に関連付けられるかまたはその他により「リセット・パルス」とも呼ぶことができる。しかし、セット操作では、リセット・パルスの後に、「セット・パルス」に関連付けられるかまたはその他により「セット・パルス」と呼ぶことができる後続の電流または電圧のメモリ素子２２０への印加が続き、セット・パルスはメモリ素子２２０においてより結晶質な状態を形成するのに十分に緩慢なメモリ素子２２０の冷却を支援することができる。したがって、実施例によっては、セット状態のための書き込み操作はリセット・パルス（例えば単一の書き込み電流印加または電圧印加）を含み得るとともに、それに続くセット・パルスも含み得る。
【００７４】
実施例によっては、メモリ素子２２０は、メモリ・セル１０５−ａに記憶された論理状態を示すために不均一な組成分布（例えばイオンの分布）を使用するように構成可能な材料（例えばカルコゲナイド・メモリ要素）を含み得る。例えば、所与のメモリ・セルに印加されるプログラミング・パルスの極性に応じて、イオンが特定の電極に向かって移動することがある。このようなメモリ・セル１０５に記憶される論理状態は、カルコゲナイド・メモリ要素内のイオンの分布に基づき得る。実施例によっては、このようなメモリ・セル１０５を自己選択メモリ、メモリ・セル１０５と呼ぶことがある。
【００７５】
メモリ・セル１０５−ａに記憶された論理状態を示すためにメモリ素子２２０を不均一な組成分布を使用するように構成可能な実施例では、メモリ素子２２０の閾値電圧はメモリ・セル１０５−ａをプログラムするために使用される書き込み操作（例えば書き込みパルスまたは書き込み電圧）の極性に基づいて異なり得る。例えば、メモリ・セル１０５−ａが第１の極性（例えば正極性）でプログラムされる場合、メモリ素子２２０は特定の抵抗特性または電気特性あるいはその両方を有することができ、したがって第１の閾値電圧を有することができる。メモリ・セル１０５−ａが第２の極性（例えば負極性）でプログラムされる場合、メモリ・セル１０５−ａは異なる抵抗特性または電気特性あるいはその両方を有することができ、したがって（例えば第１の閾値電圧とは異なる）第２の閾値電圧を有することができる。メモリ素子２２０のこれらの電気的特徴は、書き込み操作の印加電圧または電流の極性、大きさまたは形状あるいはこれらの組み合わせを含む、書き込み操作の特性に基づいて生じるイオン移動の相違によって生じ得る。
【００７６】
このような加熱プロファイルと冷却プロファイルを支援するようにメモリ素子２２０を流れる電流は、（例えばアクセス線１１０およびアクセス線１１５を介して）メモリ・セル１０５−ａに電圧を印加することによって生じさせることができる。実施例によっては、印加電圧はメモリ素子２２０の閾値電圧またはセレクタ・デバイス２１５の閾値電圧、あるいはこれらの組み合わせに基づき得る。例えば、メモリ素子２２０がリセット状態である場合、印加電圧がセレクタ・デバイス２１５とメモリ素子２２０の閾値電圧の合計を上回らない限り、メモリ・セル１０５−ａに電流が流れることができない。
【００７７】
書き込み電圧（例えばリセット・パルス、またはリセット・パルスとセット・パルス）の印加後、メモリ・セル１０５−ａに読み取り電圧を印加することによってメモリ・セル１０５−ａを読み取ることができる。書き込み電圧の印加と同様に、読み取り電圧の印加の結果、メモリ・セル１０５−ａを電流が流れることができる。電流の大きさは、メモリ素子２２０の（例えば、よりアモルファスな状態に書き込むとき、またはより結晶質な状態に書き込むとき、または様々な組成分布に書き込むときの）抵抗に依存し、したがって電流の大きさを使用して、メモリ・セル１０５−ａに記憶されている論理状態を判断することができる。
【００７８】
図３に、本開示の様々な実施例による極性調整メモリ・セル書き込み操作をサポートするタイミング図３００の一例を示す。タイミング図３００は、時間を表す横軸と、メモリ・セル１０５（例えば図２を参照しながら説明したメモリ・セル１０５−ａ）の電位（例えば電圧）を表す縦軸とを含む。このタイミング図は、期間３０５と、期間３１０と期間３１５とを示す。実施例によっては、期間３０５と、期間３１０と期間３１５とをまとめて（例えばメモリ・セル１０５に特定の論理状態を書き込む）書き込み操作に関連付けることができる。実施例によっては、期間３０５と期間３１５とは、（例えば、同じ論理状態または異なる論理状態であってもよい２つの論理状態をメモリ・セル１０５に書き込む）２つの異なる書き込み操作を示し得る。タイミング図３００は電圧を互いに逆の極性（例えば正極性または負極性）を有するものとして示しているが、タイミング図３００はより一般的に、メモリ・セル１０５に異なる（例えば非平行）方向に電界を印加するなど、異なる極性を有する電圧の印加を含む書き込み操作を示し得る。
【００７９】
タイミング図３００の書き込み操作によって書き込まれるメモリ・セル１０５は、実施例によっては、メモリ素子２２０（例えば図２を参照しながら説明したメモリ素子２２０）を含むことができ、第１のアクセス線（例えば図１および図２を参照しながら説明したアクセス線１１０）と第２のアクセス線（例えば図１および図２を参照しながら説明したアクセス線１１５）とに結合することができる。したがって、このタイミング図は、特定の抵抗状態、または特定の原子配位、または特定の組成分布に従うメモリ・セル１０５への論理状態の書き込みを伴う書き込み操作を示し得る。実施例によっては、タイミング図３００の書き込み操作によって書き込まれるメモリ・セル１０５は、セレクタ・デバイス２１５（例えば図２を参照しながら説明したセレクタ・デバイス２１５）をさらに含むことができ、またはメモリ・セル１０５は自己選択メモリ、メモリ・セル１０５の一実施例とすることができる。
【００８０】
第１のアクセス線と第２のアクセス線とを介して書き込み電圧を印加することを含み得る、タイミング図３００による書き込み操作を実行することによって、メモリ・セル１０５に論理状態を書き込むことができる。タイミング図３００によって示されている書き込み電圧は、メモリ・セル１０５を通る電流を駆動することができ、それによって、原子配位または原子配位の組み合わせ（例えばより結晶質な状態、よりアモルファスな状態、または結晶質な状態とアモルファスな状態の組み合わせ）を有するメモリ・セル１０５のメモリ素子２２０を設定する温度プロファイルを経時的に生じさせることができる。メモリ素子２２０の組成（例えばアモルファスの度合いまたは結晶化度あるいはその両方、または結晶粒の粒度）は、異なる論理状態（例えば論理１、論理０）に対応し得る。
【００８１】
メモリ・セル１０５を流れる電流の方向は、タイミング図３００の期間中に印加される書き込み電圧の極性に依存し得る。例えば、メモリ・セル１０５に正電流で書き込むために、第２のアクセス線に正またはその他の相対的に高い書き込み電圧を印加し、第１のアクセス線に接地電圧または仮想接地電圧を印加するかまたは第１のアクセス線に他の何らかの相対的に低い電圧（例えば負電圧、またはより小さい正電圧）を印加することによって、第１の極性（例えば正極性）の電圧をメモリ・セル１０５に印加することができる。メモリ・セル１０５に正極性を有する書き込み電圧を印加すると、その結果としてメモリ・セル１０５を正電流が流れることができる。
【００８２】
メモリ・セル１０５に負電流で書き込むために、第２のアクセス線に負の書き込み電圧を印加し、第１のアクセス線に接地電圧または仮想接地電圧を印加するかまたは第１のアクセス線に相対的により高い電圧（例えば正電圧、またはより小さい負電圧）を印加することによって第２の極性（例えば負極性またはその他の相対的に低い正極性）を有する電圧をメモリ・セル１０５に印加することができる。メモリ・セル１０５に正極性を有する書き込み電圧を印加すると、その結果としてメモリ・セルを正電流が流れることができる。本開示による極性調整メモリ・セル書き込み操作をサポートするために、異なる極性を有する電圧をメモリ・セル１０５に印加する他の実施例も使用可能である。
【００８３】
タイミング図３００は、メモリ・セル１０５への書き込み操作の第１の電圧３０６の印加に関連付けられた期間３０５を示しており、第１の電圧３０６を実施例によっては、第１の書き込み電圧、第１の書き込みパルス、第１の書き込み信号、第１の書き込み信号部などと呼ぶことがある。実施例によっては、書き込み操作の第１の電圧３０６は、第１の書き込み電流と呼ぶこともあるメモリ・セル１０５を通る電流の駆動を伴い得る。実施例によっては、期間３０５中に印加される書き込み操作の第１の電圧３０６は、（例えば溶融温度またはその他の臨界温度を超えるメモリ素子の加熱による）メモリ素子２２０の不規則な原子配位の形成を伴い得る。上昇温度における不規則な原子配位は不安定な状態であり得る。実施例によっては、第１の電圧３０６をリセット電圧、リセット・パルス、またはリセット信号と呼ぶことがあり、メモリ・セル１０５によりアモルファスな状態を書き込むときに印加される電圧と同じであってもよい。他の実施例では、第１の電圧３０６は、メモリ・セル１０５によりアモルファスな状態を書き込むときに印加される電圧とは異なってもよく、擬似リセット電圧、擬似リセット・パルスまたは事前調整パルスと呼ぶことがある。
【００８４】
本開示による書き込み操作の実施例によっては、メモリ・セルにゼロ正味電圧３１１が印加される期間に対応し得るドゥエル時間（ｄｗｅｌｌ  ｔｉｍｅ）に関連付けられた期間３１０も含み得る。本開示による他の実施例または書き込み操作では、期間３１０を省いてもよい。言い換えると、一部の書き込み操作は、書き込み操作の第１の書き込み電圧から、直接、書き込み操作の第２の書き込み電圧に移行してもよい。
【００８５】
タイミング図３００は、メモリ・セル１０５への書き込み操作の第２の電圧３１６の印加に関連付けられた期間３１５を含み、第２の電圧３１６を実施例によっては、第２の書き込み電圧、第２の書き込みパルス、第２の書き込み信号、第２の書き込み信号部などと呼ぶことがある。実施例によっては、書き込み操作の第２の電圧３１６は、メモリ・セル１０５を流れる電流の駆動を伴うことができ、これを第２の書き込み電流と呼ぶことがある。
【００８６】
実施例によっては、期間３１５中に印加される書き込み操作の第２の電圧３１６は、メモリ素子２２０の規則的原子配位（例えばより結晶質な状態）の形成を伴い得る。例えば、期間３１５中に印加される第２の電圧３１６は、メモリ素子２２０の比較的緩慢な冷却を支援することができ、メモリ素子２２０における結晶化（例えば結晶相の核生成および成長）を支援する。実施例によっては、第２の電圧３１６は、第１の電圧３０６の大きさよりも小さい大きさを有し得る。一実施例では、第２の電圧３１６は、期間３１５中にメモリ素子２２０の温度が降下するが期間３１５中に第２の電圧３１６が印加されない場合の速度よりも遅い速度で降下するように、（例えば電極２０５を介して）メモリ素子２２０から放散される熱の割合よりも小さいオーム加熱量をもたらす、メモリ素子２２０を通る電流を駆動することができる。したがって、実施例によっては、期間３１５中に加えられるオーム加熱の量は、期間３０５中に加えられるオーム加熱の量よりも低く抑えることができ、それによって期間３１５中にメモリ素子２２０の温度を降下させることができる。
【００８７】
実施例によっては、第２の電圧３１６をセット電圧、セット・パルス、またはセット信号と呼ぶことがある。したがって、実施例によっては、期間３０５中に印加される第１の電圧３０６と期間３１５中に印加される第２の電圧３１６との組み合わせは、より結晶質な状態のメモリ・セルへの書き込みに伴う論理状態の書き込み操作に対応し得る。
【００８８】
実施例によっては、期間３１５中に印加される書き込み操作の第２の電圧３１６は、第１の電圧と同様に、（例えばメモリ素子を溶融温度またはその他の臨界温度を超えて加熱することによって）メモリ素子２２０の不規則な原子配位の形成を伴い得る。上昇温度における不規則な原子配位は不安定な状態であり得る。したがって、実施例によっては、第１の電圧３０６と第２の電圧３１６とを個別に、またはまとめて、リセット電圧、リセット・パルス、またはリセット信号と呼ぶことがあり、（例えば、期間３１５中に第２の電圧を印加した後でメモリ素子２２０が急速に冷却させられるときの）よりアモルファスな状態でのメモリ・セルの書き込みに伴う論理状態の書き込み操作に対応し得る。
【００８９】
別の実施例では、期間３０５と期間３１５とは、それぞれメモリ・セル１０５への論理状態（例えば同じ論理状態または異なる論理状態）の書き込みを伴う異なる書き込み操作を指し得る。期間３０５は、特定の抵抗状態、原子配位、または組成分布を有するメモリ・セル１０５（例えばメモリ素子２２０）の一部に書き込むことができる、メモリ・セル１０５に対する第１の極性（例えば正極性）を有する第１の電圧３０６の印加に関連付けることができる。実施例によっては、タイミング図３００の動作を行うメモリ・デバイスの一部を、第１の電圧３０６の極性（例えば前の書き込み操作の極性）を記憶またはその他の方法で特定し、第１の電圧３０６の特定された極性に少なくとも部分的に基づいて第２の電圧３１６の極性（例えば前の書き込み操作とは異なる極性）を判断するように構成可能である。したがって期間３１５は、特定の抵抗状態、原子配位または組成分布を有するメモリ・セル１０５（例えばメモリ素子２２０）の一部に書き込むことができる、メモリ・セル１０５への第１の極性とは異なる第２の極性（例えば負極性）を有する第２の電圧３１６の印加に関連付けることができる。この実施例では、期間３１０は、メモリ・セル１０５の１つまたは複数の読み取り操作またはその他のアクセス操作を行うことができる、第１の書き込み操作と第２の書き込み操作の間の時間に関連付けることができる。
【００９０】
第１の電圧３０６および第２の電圧３１６はそれぞれ電圧の階段状変化として示されているが、本開示による書き込み操作の様々な実施例（例えば極性調整メモリ・セル書き込み操作）は、異なるプロファイルを有する１つまたは複数の電圧の経時的な印加を含み得る。例えば、第１の電圧３０６または第２の電圧３１６の一方または両方が、電圧の階段状変化、電圧の傾斜状変化、電圧の三角形状変化、電圧の指数関数的変化、電圧の対数的変化、または任意のその他のプロファイルで印加されてもよい。
【００９１】
また、タイミング図３００によって示す電圧は、メモリ・セル１０５を含む回路の様々な部分を指し得る。例えば、図の電圧は、メモリ・セル１０５の端子間、メモリ・セルのメモリ素子２２０両端間、メモリ・セルの電極２０５間、第１のアクセス線（例えばアクセス線１１５）の位置と第２のアクセス線（例えばアクセス線１１０）の位置との間の電圧、またはメモリ・セル１０５に結合された電源電圧（例えば、メモリ・セル１０５と電子的に連通している２つの電圧源間の差）を指し得る。
【００９２】
タイミング図３００によって示すことができる異なる電圧極性を有する書き込み操作の実行は、単一の電圧極性からなる書き込み操作を実行する場合よりも高いメモリ・アレイのパフォーマンスを伴い得る。例えば、メモリ・セル１０５への電圧の印加は、メモリ・セル１０５に特定の論理状態が書き込まれる速度または信頼性に影響を及ぼす可能性があるメモリ・セル１０５全体（例えばメモリ素子２２０全体）の組成偏析を伴うことがある。本開示による異なる極性を有する書き込み操作を実行する場合、このような元素偏析を低減することができる。したがって、このような書き込み操作は、他の利点もある中でも特に、例えば単一極性の電圧を有する書き込み操作よりも短時間で完了するように構成することができる。
【００９３】
また、タイミング図３００によって示すことができる異なる電圧極性を有する連続書き込み操作の実行は、同じ電圧極性を有する連続書き込み操作を行う場合よりも高いメモリ・アレイのパフォーマンスを伴い得る。例えば、メモリ・セル１０５への電圧の印加は、メモリ・セル１０５に特定の論理状態が書き込まれる速度または信頼性に影響を及ぼす可能性のあるメモリ・セル１０５全体（例えばメモリ素子２２０全体）の組成偏析を伴うことがある。本開示による異なる極性を有する連続書き込み操作を行う場合、そのような元素偏析を低減することができる。したがって、このような連続書き込み操作は、他の利点もある中でも特に、例えば同じ極性の電圧を有する連続書き込み操作よりも短時間で完了するように設定することができる。
【００９４】
別の実施例（図示せず）では、当業者にはわかるように、メモリ・セル１０５の書き込み電圧（例えば第１の電圧３０６と第２の電圧３１６）の極性を逆にしてもよい。例えば、代わりに第１の電圧３０６を負極性でメモリ・セル１０５に印加し、代わりに第２の電圧３１６を正極性でメモリ・セル１０５に印加してもよい。実施例によっては、（例えばタイミング図３００によって示すような）異なる極性の第１のシーケンスを有する第１の書き込み操作を「順方向」書き込み操作と呼ぶことがあり、異なる極性の第１のシーケンスとは逆の極性（例えばタイミング図３００に示すものとは逆の極性）の第２のシーケンスを有する第２の書き込み操作を「逆方向」書き込み操作と呼ぶことがある。また、異なる極性の第１のシーケンスをメモリ・アレイのメモリ・セル１０５の第１の組（例えばメモリ・セル１０５の第１の層）に印加することができ、異なる極性の第１のシーケンスとは逆の極性の第２のシーケンスを有する第２の書き込み操作をメモリ・アレイのメモリ・セル１０５の第２の組（例えばメモリ・セル１０５の第２の層）に印加してもよい。これらの様々な実施例では、上記と同じ利点（例えばメモリ・セル１０５全体の元素偏析の低減）をメモリ・アレイにおいて実現することができる。
【００９５】
実施例によっては、タイミング図３００の操作を伴うメモリ・デバイスを、後の書き込み操作が前の操作とは異なる方向となるように、前の書き込み操作の方向（例えば、前の書き込み操作が順方向書き込み操作であったか逆方向書き込み操作であったか）を記憶またはその他の方法で特定するように構成することができる。例えば、メモリ・デバイスは、メモリ・セル１０５に対する前の書き込み操作が順方向書き込み操作であったと特定した後、メモリ・セル１０５に対して逆方向書き込み操作を行うことを決定することができ、またはメモリ・デバイスは、メモリ・セル１０５に対する前の書き込み操作が逆方向書き込み操作であったと特定した後、メモリ・セル１０５に対して順方向書き込み操作を行うことを決定することができる。
【００９６】
タイミング図３００に示す書き込み電圧の印加などの書き込み操作の後、書き込まれたメモリ・セル１０５をその後、後の読み取り操作によって読み取る（例えばセンスする）ことができる。読み取り操作は、メモリ・セルに１つまたは複数の電圧（例えば１つまたは複数の読み取り電圧）を印加することと、その１つまたは複数の電圧の印加に対する応答に基づいて記憶論理状態を判断することとを含み得る。
【００９７】
様々な実施例では、後の読み取り操作における読み取り電圧は、同じメモリ・セル１０５の前の書き込み操作の極性に少なくとも部分的に基づくメモリ・セル１０５の極性を有し得る。例えば、後の読み取り操作の第１の読み取り電圧の極性は、期間３１５中の第２の電圧３１６の極性と比較して逆または別様に異なるメモリ・セル１０５の極性とすることができる。例えば、タイミング図に示すように、期間３１５中に印加される書き込み操作の第２の電圧３１６は負極性で印加されるため、後の読み取り操作の第１の読み取り電圧を正極性でメモリ・セル１０５に印加することができる。実施例によっては、前の書き込み電圧の極性とは逆の極性を有する読み取り電圧の印加の結果、メモリ・セルの読み取り時に相対的に高い閾値電圧となり得る。
【００９８】
別の実施例では、後の読み取り操作の第１の読み取り電圧の極性は、期間３１５における第２の書き込み電圧の極性と同じとすることができる。例えば、タイミング図に示すように、期間３１５において印加される書き込み操作の第２の電圧３１６は負極性で印加されるため、後の読み取り操作の第１の読み取り電圧も負極性でメモリ・セル１０５に印加することができる。実施例によっては、前の書き込み電圧と同じ極性を有する読み取り電圧の印加の結果、メモリ・セルの読み取り時に相対的に低い閾値電圧となり得る。
【００９９】
図４に、本開示の様々な実施例による、極性調整メモリ・セル書き込み操作をサポートするタイミング図４００の一例を示す。タイミング図４００は、時間を表す横軸と、メモリ・セル１０５（例えば図２を参照しながら説明したメモリ・セル１０５−ａ）の電位（例えば電圧）を示す縦軸とを含む。このタイミング図は、まとめて（例えばメモリ・セル１０５に特定の論理状態を書き込む）書き込み操作に関連付けることができる、期間４０５と、期間４１０と、期間４１５とを含む。タイミング図４００は、電圧を互いに逆の極性（例えば正極性または負極性）を有するものとして示しているが、タイミング図４００は、より一般的に、異なる（例えば非平行）方向のメモリ・セル１０５への電界の印加など、異なる極性を有する電圧の印加を含む書き込み操作を示し得る。
【０１００】
タイミング図４００の書き込み操作によって書き込まれるメモリ・セル１０５は、実施例によっては、メモリ素子２２０（例えば図２を参照しながら説明したメモリ素子２２０）を含むことができ、第１のアクセス線（例えば図１および図２を参照しながら説明したアクセス線１１０）と、第２のアクセス線（例えば図１および図２を参照しながら説明したアクセス線１１５）とに結合することができる。したがって、このタイミング図は、特定の抵抗状態、特定の原子配位、または特定の組成分布に従うメモリ・セル１０５への論理状態の書き込みを伴う書き込み操作を示し得る。実施例によっては、タイミング図４００の書き込み操作によって書き込まれるメモリ・セル１０５は、セレクタ・デバイス２１５（例えば図２を参照しながら説明したセレクタ・デバイス２１５）をさらに含むことができ、または、メモリ・セル１０５は自己選択メモリ、メモリ・セル１０５の一実施例とすることができる。
【０１０１】
第１のアクセス線と第２のアクセス線とを介して書き込み電圧を印加することを含み得る、タイミング図４００による書き込み操作を実行することによって、メモリ・セル１０５に論理状態を書き込むことができる。タイミング図４００によって示されている書き込み電圧は、メモリ・セル１０５を通る電流を駆動することができ、それによって、原子配位または原子配位の組み合わせ（例えばより結晶質な状態、よりアモルファスな状態、または結晶質な状態とアモルファスな状態の組み合わせ）を有するメモリ・セル１０５のメモリ素子２２０を設定する温度プロファイルを経時的に生じさせることができる。メモリ素子２２０の組成（例えばアモルファスの度合いまたは結晶化度あるいはその両方、または結晶粒の粒度）は、異なる論理状態（例えば論理１、論理０）に対応し得る。
【０１０２】
メモリ・セル１０５を流れる電流の方向は、タイミング図４００の期間中に印加される書き込み電圧の極性に依存し得る。例えば、メモリ・セル１０５に正電流で書き込むために、正またはその他の相対的に高い書き込み電圧を第２のアクセス線に印加し、接地電圧または仮想接地電圧を第１のアクセス線に印加するかまたは他の何らかの相対的により低い電圧（例えば負電圧、またはより小さい正電圧）を第１のアクセス線に印加することによって、メモリ・セル１０５に第１の極性（例えば正極性）の電圧を印加することができる。メモリ・セル１０５に正極性を有する書き込み電圧を印加すると、その結果としてメモリ・セル１０５を正電流が流れることができる。
【０１０３】
メモリ・セル１０５に負電流で書き込むために、第２のアクセス線に負の書き込み電圧を印加し、第１のアクセス線に接地電圧または仮想接地電圧を印加するかまたは他の何らかの相対的により高い電圧（例えば正電圧、またはより小さい負電圧）を第１のアクセス線に印加することによって、メモリ・セル１０５に第２の極性（例えば負極性またはその他の相対的に低い極性）の電圧を印加することができる。メモリ・セル１０５に正極性を有する書き込み電圧を印加すると、その結果としてメモリ・セル１０５を正電流が流れることができる。本開示による極性調整メモリ・セル書き込み操作をサポートするために、メモリ・セル１０５に異なる極性の電圧を印加するその他の実施例も使用することができる。
【０１０４】
タイミング図４００は、メモリ・セル１０５への書き込み操作の第１の電圧４０６の印加に関連付けられた期間４０５を示しており、第１の電圧４０６は、実施例によっては、第１の書き込み電圧、第１の書き込みパルス、第１の書き込み信号、第１の書き込み信号部などと呼ぶことがある。実施例によっては、書き込み操作の第１の電圧４０６は、第１の書き込み電流と呼ぶこともあるメモリ・セル１０５を通る電流の駆動を伴い得る。実施例によっては、期間４０５中に印加される書き込み操作の第１の電圧４０６は、（例えば溶融温度またはその他の臨界温度を超えるメモリ素子の加熱による）メモリ素子２２０の不規則な原子配位の形成を伴い得る。上昇温度における不規則な原子配位は不安定な状態であり得る。実施例によっては、第１の電圧４０６をリセット電圧、リセット・パルス、またはリセット信号と呼ぶことがあり、メモリ・セル１０５によりアモルファスな状態を書き込むときに印加される電圧と同じであってもよい。他の実施例では、第１の電圧４０６は、メモリ・セル１０５によりアモルファスな状態を書き込むときに印加される電圧とは異なってもよく、擬似リセット電圧、擬似リセット・パルスまたは事前調整パルスと呼ぶことがある。
【０１０５】
タイミング図４００は、メモリ・セル１０５への書き込み操作の第２の電圧４１１の印加に関連付けられた期間４１０を含み、第２の電圧４１１は、実施例によっては、第２の書き込み電圧、第２の書き込みパルス、第２の書き込み信号、第２の書き込み信号部などと呼ぶことがある。実施例によっては、書き込み操作の第２の電圧４１１は、メモリ・セル１０５を流れる電流の駆動を伴うことができ、これを第２の書き込み電流と呼ぶことがある。
【０１０６】
タイミング図４００は、メモリ・セル１０５への書き込み操作の第３の電圧４１６の印加に関連付けられた期間４１５も含み、第３の電圧４１６は第３の書き込み電圧、第３の書き込みパルス、第３の書き込み信号、第３の書き込み信号部などと呼ぶことがある。実施例によっては、書き込み操作の第３の電圧４１６は、第３の書き込み電流と呼ぶことがある、メモリ・セル１０５を流れる電流の駆動を伴い得る。
【０１０７】
実施例によっては、書き込み操作の第２の電圧４１１と第３の電圧４１６は、メモリ素子２２０の規則的原子配位（例えばより結晶質な状態）の形成を伴い得る。例えば、第２の電圧４１１と第３の電圧４１６とをまとめて印加することで、メモリ素子２２０の比較的緩慢な冷却を支援することができ、メモリ素子２２０における結晶化（例えば結晶相の核生成および成長）を支援する。実施例によっては、第２の電圧４１１または第３の電圧４１６の一方または両方は、第１の電圧４０６の大きさよりも小さい大きさを有し得る。一実施例では、第２の電圧４１１と第３の電圧４１６は、期間４１０および期間４１５中にメモリ素子２２０の温度が降下するが期間４１０および期間４１５中に第２の電圧４１１と第３の電圧４１６が印加されない場合の速度よりも遅い速度で降下するように、（例えば電極２０５を介して）メモリ素子２２０から放散される熱の割合よりも小さいオーム加熱量をもたらす、メモリ素子２２０を通る電流を駆動することができる。したがって、実施例によっては、期間４１０および期間４１５中に加えられるオーム加熱の量は、期間４０５中に加えられるオーム加熱の量よりも低く抑えることができ、それによって期間４１０および４１５中にメモリ素子２２０の温度を降下させることができる。
【０１０８】
実施例によっては、第２の電圧４１１と第３の電圧４１６を個別にまたはまとめてセット電圧、セット・パルス、またはセット信号と呼ぶことがある。したがって、実施例によっては、期間４０５中に印加される第１の電圧４０６と、期間４１０中に印加される第２の電圧４１１と、期間４１５中に印加される第３の電圧４１６との組み合わせは、より結晶質な状態のメモリ・セルへの書き込みに伴う論理状態の書き込み操作に対応し得る。
【０１０９】
実施例によっては、書き込み操作の第２の電圧４１１と第３の電圧４１６は、第１の電圧４０６と同様に、（例えばメモリ素子を溶融温度またはその他の臨界温度を超えて加熱することによって）メモリ素子２２０の不規則な原子配位の形成を伴い得る。上昇温度における不規則な原子配位は不安定な状態であり得る。したがって、実施例によっては、第１の電圧４０６と第２の電圧４１１と第３の電圧４１６とを個別に、またはまとめて、リセット電圧、リセット・パルス、またはリセット信号と呼ぶことがあり、（例えば、期間４１５中に第２の電圧を印加した後でメモリ素子２２０が急速に冷却させられるときの）よりアモルファスな状態でのメモリ・セルの書き込みに伴う論理状態の書き込み操作に対応し得る。
【０１１０】
第１の電圧４０６、第２の電圧４１１、および第３の電圧４１６は、それぞれ電圧の階段状変化として示されているが、本開示による書き込み操作（例えば極性調整メモリ・セル書き込み操作）の様々な実施例は、異なる極性を有する１つまたは複数の電圧を経時的に印加することを含み得る。例えば、第１の電圧４０６、第２の電圧４１１または第３の電圧４１６のうちの任意の１つまたは複数の電圧を、電圧の階段状変化、電圧の傾斜状変化、電圧の三角形状変化、電圧の指数関数的変化、電圧の対数的変化、または任意のその他のプロファイルとして印加してもよい。
【０１１１】
また、タイミング図４００によって示す電圧は、メモリ・セル１０５を含む回路の様々な部分を指し得る。例えば、図の電圧は、メモリ・セル１０５の端子間、メモリ・セルのメモリ素子２２０両端間、メモリ・セルの電極２０５間、第１のアクセス線（例えばアクセス線１１５）の位置と第２のアクセス線（例えばアクセス線１１０）の位置との間の電圧、またはメモリ・セル１０５に結合された電源電圧（例えば、メモリ・セル１０５と電子的に連通している２つの電圧源間の差）を指し得る。
【０１１２】
タイミング図４００によって示す例示の書き込み操作などの、異なる電圧極性を有する書き込み操作の実行は、単一の電圧極性からなる書き込み操作を実行する場合よりも高いメモリ・アレイのパフォーマンスを伴い得る。例えば、メモリ・セル１０５への電圧の印加は、メモリ・セル１０５に特定の論理状態が書き込まれる速度または信頼性に影響を及ぼす可能性があるメモリ・セル１０５全体（例えばメモリ素子２２０全体）の組成偏析を伴うことがある。本開示による異なる極性を有する書き込み操作を実行する場合、このような元素偏析を低減することができる。したがって、このような書き込み操作は、他の利点もある中でも特に、例えば単一極性の電圧を有する書き込み操作よりも短時間で完了するように構成することができる。
【０１１３】
別の実施例（図示せず）では、当業者にはわかるように、メモリ・セル１０５の書き込み電圧（例えば第１の電圧４０６、第２の電圧４１１、または第３の電圧４１６）の極性を逆にしてもよい。例えば、第１の電圧４０６は、代わりに負極性でメモリ・セル１０５に印加されてもよく、第２の電圧４１１は代わりに正極性でメモリ・セル１０５に印加されてもよく、第３の電圧４１６は代わりに負極性でメモリ・セル１０５に印加されてもよい。実施例によっては、（例えばタイミング図４００によって示すような）異なる極性の第１のシーケンスを有する第１の書き込み操作を「順方向」書き込み操作と呼ぶことがあり、異なる極性の第１のシーケンスとは逆の極性（例えばタイミング図４００に示すものとは逆の極性）の第２のシーケンスを有する第２の書き込み操作を「逆方向」書き込み操作と呼ぶことがある。また、異なる極性の第１のシーケンスをメモリ・アレイのメモリ・セル１０５の第１の組（例えばメモリ・セル１０５の第１の層）に印加することができ、異なる極性の第１のシーケンスとは逆の極性の第２のシーケンスを有する第２の書き込み操作をメモリ・アレイのメモリ・セル１０５の第２の組（例えばメモリ・セル１０５の第２の層）に印加してもよい。これらの様々な実施例では、上記と同じ利点（例えばメモリ・セル１０５全体の元素偏析の低減）をメモリ・アレイにおいて実現することができる。
【０１１４】
実施例によっては、タイミング図４００の操作を伴うメモリ・デバイスを、後の書き込み操作が前の操作とは異なる方向となるように、前の書き込み操作の方向（例えば、前の書き込み操作が順方向書き込み操作であったか逆方向書き込み操作であったか）を記憶またはその他の方法で特定するように構成することができる。例えば、メモリ・デバイスは、メモリ・セル１０５に対する前の書き込み操作が順方向書き込み操作であったと特定した後、メモリ・セル１０５に対して逆方向書き込み操作を行うことを決定することができ、またはメモリ・デバイスは、メモリ・セル１０５に対する前の書き込み操作が逆方向書き込み操作であったと特定した後、メモリ・セル１０５に対して順方向書き込み操作を行うことを決定することができる。
【０１１５】
タイミング図４００に示す書き込み電圧の印加などの書き込み操作の後、書き込まれたメモリ・セル１０５をその後、後の読み取り操作によって読み取る（例えばセンスする）ことができる。読み取り操作は、メモリ・セルに１つまたは複数の電圧（例えば１つまたは複数の読み取り電圧）を印加することと、その１つまたは複数の電圧の印加に対する応答に基づいて記憶論理状態を判断することとを含み得る。
【０１１６】
様々な実施例では、後の読み取り操作における読み取り電圧は、同じメモリ・セル１０５の前の書き込み操作の極性に少なくとも部分的に基づくメモリ・セル１０５の極性を有し得る。例えば、後の読み取り操作の第１の読み取り電圧の極性は、期間４１５中の第３の電圧４１６の極性と比較して逆または別様に異なるメモリ・セル１０５の極性とすることができる。例えば、タイミング図に示すように、期間４１５中に印加される書き込み操作の第３の電圧４１６は正極性で印加されるため、後の読み取り操作の第１の読み取り電圧を負極性でメモリ・セル１０５に印加することができる。実施例によっては、前の書き込み電圧の極性とは逆の極性を有する読み取り電圧の印加の結果、メモリ・セルの読み取り時に相対的に高い閾値電圧となり得る。
【０１１７】
別の実施例では、後の読み取り操作の第１の読み取り電圧の極性は、期間４１５における第２の書き込み電圧の極性と同じとすることができる。例えば、タイミング図に示すように、期間４１５において印加される書き込み操作の第３の電圧４１６は正極性で印加されるため、後の読み取り操作の第１の読み取り電圧も正極性でメモリ・セル１０５に印加することができる。実施例によっては、前の書き込み電圧と同じ極性を有する読み取り電圧の印加の結果、メモリ・セルの読み取り時に相対的に低い閾値電圧となり得る。
【０１１８】
図５に、本開示の様々な実施例による、極性調整メモリ・セル書き込み操作をサポートするタイミング図５００の一例を示す。タイミング図５００は、時間を表す横軸と、メモリ・セル１０５（例えば図２を参照しながら説明したメモリ・セル１０５−ａ）の電位（例えば電圧）を示す縦軸とを含む。このタイミング図は、まとめて（例えばメモリ・セル１０５に特定の論理状態を書き込む）書き込み操作に関連付けることができる、期間５０５と、期間５１０と、期間５１５と、期間５２０と、期間５２５とを含む。タイミング図５００は、電圧を互いに逆の極性（例えば正極性または負極性）を有するものとして示しているが、タイミング図５００は、より一般的に、異なる（例えば非平行）方向のメモリ・セル１０５への電界の印加など、異なる極性を有する電圧の印加を含む書き込み操作を示し得る。
【０１１９】
タイミング図５００の書き込み操作によって書き込まれるメモリ・セル１０５は、実施例によっては、メモリ素子２２０（例えば図２を参照しながら説明したメモリ素子２２０）を含むことができ、第１のアクセス線（例えば図１および図２を参照しながら説明したアクセス線１１０）と、第２のアクセス線（例えば図１および図２を参照しながら説明したアクセス線１１５）とに結合することができる。したがって、このタイミング図は、特定の抵抗状態、特定の原子配位、または特定の組成分布に従うメモリ・セル１０５への論理状態の書き込みを伴う書き込み操作を示し得る。実施例によっては、タイミング図５００の書き込み操作によって書き込まれるメモリ・セル１０５は、セレクタ・デバイス２１５（例えば図２を参照しながら説明したセレクタ・デバイス２１５）をさらに含むことができ、または、メモリ・セル１０５は自己選択メモリ、メモリ・セル１０５の一実施例とすることができる。
【０１２０】
第１のアクセス線と第２のアクセス線とを介して書き込み電圧を印加することを含み得る、タイミング図５００による書き込み操作を実行することによって、メモリ・セル１０５に論理状態を書き込むことができる。タイミング図５００によって示されている書き込み電圧は、メモリ・セル１０５を通る電流を駆動することができ、それによって、原子配位または原子配位の組み合わせ（例えばより結晶質な状態、よりアモルファスな状態、または結晶質な状態とアモルファスな状態の組み合わせ）を有するメモリ・セル１０５のメモリ素子２２０を設定する温度プロファイルを経時的に生じさせることができる。メモリ素子２２０の組成（例えばアモルファスの度合いまたは結晶化度あるいはその両方、または結晶粒の粒度）は、異なる論理状態（例えば論理１、論理０）に対応し得る。
【０１２１】
メモリ・セル１０５を流れる電流の方向は、タイミング図５００の期間中に印加される書き込み電圧の極性に依存し得る。例えば、メモリ・セル１０５に正電流で書き込むために、正またはその他の相対的に高い書き込み電圧を第２のアクセス線に印加し、接地電圧または仮想接地電圧を第１のアクセス線に印加するかまたは他の何らかの相対的により低い電圧（例えば負電圧、またはより小さい正電圧）を第１のアクセス線に印加することによって、メモリ・セル１０５に第１の極性（例えば正極性）の電圧を印加することができる。メモリ・セル１０５に正極性を有する書き込み電圧を印加すると、その結果としてメモリ・セル１０５を正電流が流れることができる。
【０１２２】
メモリ・セル１０５に負電流で書き込むために、第２のアクセス線に負の書き込み電圧を印加し、第１のアクセス線に接地電圧または仮想接地電圧を印加するかまたは他の何らかの相対的により高い電圧（例えば正電圧、またはより小さい負電圧）を第１のアクセス線に印加することによって、メモリ・セル１０５に第２の極性（例えば負極性またはその他の相対的に低い極性）の電圧を印加することができる。メモリ・セル１０５に正極性を有する書き込み電圧を印加すると、その結果としてメモリ・セル１０５を正電流が流れることができる。本開示による極性調整メモリ・セル書き込み操作をサポートするために、メモリ・セル１０５に異なる極性の電圧を印加するその他の実施例も使用することができる。
【０１２３】
タイミング図５００は、メモリ・セル１０５への書き込み操作の第１の電圧５０６の印加に関連付けられた期間５０５を示しており、第１の電圧６０６は、実施例によっては、第１の書き込み電圧、第１の書き込みパルス、第１の書き込み信号、第１の書き込み信号部などと呼ぶことがある。実施例によっては、書き込み操作の第１の電圧５０６は、第１の書き込み電流と呼ぶこともあるメモリ・セル１０５を通る電流の駆動を伴い得る。実施例によっては、期間５０５中に印加される書き込み操作の第１の電圧５０６は、（例えば溶融温度またはその他の臨界温度を超えるメモリ素子の加熱による）メモリ素子２２０の不規則な原子配位の形成を伴い得る。上昇温度における不規則な原子配位は不安定な状態であり得る。実施例によっては、第１の電圧５０６をリセット電圧、リセット・パルス、またはリセット信号と呼ぶことがあり、メモリ・セル１０５によりアモルファスな状態を書き込むときに印加される電圧と同じであってもよい。他の実施例では、第１の電圧５０６は、メモリ・セル１０５によりアモルファスな状態を書き込むときに印加される電圧とは異なってもよく、擬似リセット電圧、擬似リセット・パルスまたは事前調整パルスと呼ぶことがある。
【０１２４】
本開示による書き込み操作の実施例によっては、メモリ・セルにゼロ正味電圧５１１が印加される期間に対応し得るドゥエル時間に関連付けられた期間５１０も含み得る。本開示による他の実施例または書き込み操作では、期間５１０を省いてもよい。言い換えると、一部の書き込み操作は、書き込み操作の第１の書き込み電圧から、直接、書き込み操作の第２の書き込み電圧に移行してもよい。
【０１２５】
タイミング図５００は、メモリ・セル１０５への書き込み操作の第２の電圧５１６の印加に関連付けられた期間５１５を含み、この第２の電圧５１６を第２の書き込み電圧、第２の書き込みパルス、第２の書き込み信号、第２の書き込み信号部などと呼ぶことがある。実施例によっては、書き込み操作の第２の電圧５１６は、メモリ・セル１０５を流れる電流の駆動を伴うことができ、これを第２の書き込み電流と呼ぶことがある。
【０１２６】
タイミング図５００は、メモリ・セル１０５への書き込み操作の第３の電圧５２１の印加に関連付けられた期間５２０も含み、第３の電圧５２１は第３の書き込み電圧、第３の書き込みパルス、第３の書き込み信号、第３の書き込み信号部などと呼ぶことがある。実施例によっては、書き込み操作の第３の電圧５２１は、第３の書き込み電流と呼ぶことがあるメモリ・セル１０５を流れる電流の駆動を伴い得る。
【０１２７】
タイミング図５００は、第４の書き込み電圧、第４の書き込みパルス、第４の書き込み信号、第４の書き込み信号部などと呼ぶことがある、書き込み操作の第４の電圧５２６をメモリ・セル１０５に印加することに関連付けられた期間５２５も含む。実施例によっては、書き込み操作の第４の電圧５２６は、第４の書き込み電流と呼ぶこともあるメモリ・セル１０５を流れる電流の駆動を伴い得る。
【０１２８】
実施例によっては、書き込み操作の第２の電圧５１６と第３の電圧５２１と第４の電圧５２６とは、メモリ素子２２０の規則的原子配位（例えばより結晶質な状態）の形成を伴い得る。例えば、第２の電圧５１６と第３の電圧５２１と第４の電圧５２６とをまとめて印加することで、メモリ素子２２０の比較的緩慢な冷却を支援することができ、メモリ素子２２０における結晶化（例えば結晶相の核生成および成長）を支援する。実施例によっては、第２の電圧５１６、第３の電圧５２１、または第４の電圧５２６のうちの１つまたは複数の電圧は、第１の電圧５０６の大きさよりも小さい大きさを有し得る。
【０１２９】
一実施例では、第２の電圧５１６と第３の電圧５２１と第４の電圧５２６とは、期間５１５、期間５２０および期間５２５中にメモリ素子２２０の温度が降下するが期間４１０、期間４１５中に第２の電圧４１１と第３の電圧４１６が印加されない場合の速度よりも遅い速度で降下するように、（例えば電極２０５を介して）メモリ素子２２０から放散される熱の割合よりも小さいオーム加熱量をもたらす、メモリ素子２２０を通る電流を駆動することができる。したがって、実施例によっては、期間４１０および期間４１５中に加えられるオーム加熱の量は、期間４０５中に加えられるオーム加熱の量よりも低く抑えることができ、それによって期間４１０および４１５中にメモリ素子２２０の温度を降下させることができる。
【０１３０】
実施例によっては、第２の電圧５１６と第３の電圧５２１と第４の電圧５２６とは、より結晶質な状態の形成の異なる部分を伴い得る。例えば、第２の電圧５１６は結晶相の核形成を伴うことができ、第３の電圧５２１は結晶相の成長を伴うことができ、第４の電圧５２６は結晶相のセットバックを伴うことができる。実施例によっては、第２の電圧５１６と第３の電圧５２１と第４の電圧５２６とを個別に、またはまとめて、セット電圧、セット・パルス、またはセット信号と呼ぶことがある。
【０１３１】
第１の電圧５０６、第２の電圧５１６、第３の電圧５２１、および第４の電圧５２６は、それぞれ電圧の階段状変化として示されているが、書き込み操作（例えば極性調整メモリ・セル書き込み操作）の様々な実施例は、異なる極性を有する１つまたは複数の電圧を経時的に印加することを含み得る。例えば、第１の電圧５０６、第２の電圧５１６、第３の電圧５２１、および第４の電圧５２６のうちの任意の１つまたは複数の電圧は、電圧の階段状変化、電圧の傾斜状変化、電圧の三角形状変化、電圧の指数関数的変化、電圧の対数的変化、または任意のその他のプロファイルとして印加してもよい。
【０１３２】
また、タイミング図５００によって示す電圧は、メモリ・セル１０５を含む回路の様々な部分を指し得る。例えば、図の電圧は、メモリ・セル１０５の端子間、メモリ・セルのメモリ素子２２０両端間、メモリ・セルの電極２０５間、第１のアクセス線（例えばアクセス線１１５）の位置と第２のアクセス線（例えばアクセス線１１０）の位置との間の電圧、またはメモリ・セル１０５に結合された電源電圧（例えば、メモリ・セル１０５と電子的に連通している２つの電圧源間の差）を指し得る。
【０１３３】
タイミング図５００によって示す例示の書き込み操作などの、異なる電圧極性を有する書き込み操作の実行は、単一の電圧極性からなる書き込み操作を実行する場合よりも高いメモリ・アレイのパフォーマンスを伴い得る。例えば、メモリ・セル１０５への電圧の印加は、メモリ・セル１０５に特定の論理状態が書き込まれる速度または信頼性に影響を及ぼす可能性があるメモリ・セル１０５全体（例えばメモリ素子２２０全体）の組成偏析を伴うことがある。本開示による異なる極性を有する書き込み操作を実行する場合、このような元素偏析を低減することができる。したがって、このような書き込み操作は、他の利点もある中でも特に、例えば単一極性の電圧を有する書き込み操作よりも短時間で完了するように構成することができる。
【０１３４】
別の実施例（図示せず）では、当業者にはわかるように、メモリ・セル１０５の書き込み電圧（例えば第１の電圧５０６、第２の電圧５１６、第３の電圧５２１、および第４の電圧５２６）の極性を逆にしてもよい。例えば、第１の電圧５０６は、代わりに正極性でメモリ・セル１０５に印加されてもよく、第２の電圧５１６、第３の電圧５２１および第４の電圧５２６は代わりに負極性でメモリ・セル１０５に印加されてもよい。実施例によっては、（例えばタイミング図５００によって示すような）異なる極性の第１のシーケンスを有する第１の書き込み操作を「順方向」書き込み操作と呼ぶことがあり、異なる極性の第１のシーケンスとは逆の極性（例えばタイミング図５００に示すものとは逆の極性）の第２のシーケンスを有する第２の書き込み操作を「逆方向」書き込み操作と呼ぶことがある。また、異なる極性の第１のシーケンスをメモリ・アレイのメモリ・セル１０５の第１の組（例えばメモリ・セル１０５の第１の層）に印加することができ、異なる極性の第１のシーケンスとは逆の極性の第２のシーケンスを有する第２の書き込み操作をメモリ・アレイのメモリ・セル１０５の第２の組（例えばメモリ・セル１０５の第２の層）に印加してもよい。これらの様々な実施例では、上記と同じ利点（例えばメモリ・セル１０５全体の元素偏析の低減）をメモリ・アレイにおいて実現することができる。
【０１３５】
実施例によっては、タイミング図５００の操作を伴うメモリ・デバイスを、後の書き込み操作が前の操作とは異なる方向となるように、前の書き込み操作の方向（例えば、前の書き込み操作が順方向書き込み操作であったか逆方向書き込み操作であったか）を記憶またはその他の方法で特定するように構成することができる。例えば、メモリ・デバイスは、メモリ・セル１０５に対する前の書き込み操作が順方向書き込み操作であったと特定した後、メモリ・セル１０５に対して逆方向書き込み操作を行うことを決定することができ、またはメモリ・デバイスは、メモリ・セル１０５に対する前の書き込み操作が逆方向書き込み操作であったと特定した後、メモリ・セル１０５に対して順方向書き込み操作を行うことを決定することができる。
【０１３６】
タイミング図５００に示す書き込み電圧の印加などの書き込み操作の後、書き込まれたメモリ・セル１０５をその後、その後の読み取り操作によって読み取る（例えばセンスする）ことができる。読み取り操作は、メモリ・セルに１つまたは複数の電圧（例えば１つまたは複数の読み取り電圧）を印加することと、その１つまたは複数の電圧の印加に対する応答に基づいて記憶論理状態を判断することとを含み得る。
【０１３７】
様々な実施例では、後の読み取り操作における読み取り電圧は、同じメモリ・セル１０５の前の書き込み操作の極性に少なくとも部分的に基づくメモリ・セル１０５の極性を有し得る。例えば、後の読み取り操作の第１の読み取り電圧の極性は、期間５２５中の第４の電圧５２６の極性と比較して逆または別様に異なるメモリ・セル１０５の極性とすることができる。例えば、タイミング図に示すように、第４の電圧５２６は正極性で印加されるため、後の読み取り操作の第１の読み取り電圧を負極性でメモリ・セル１０５に印加することができる。実施例によっては、前の書き込み電圧の極性とは逆の極性を有する読み取り電圧の印加の結果、メモリ・セルの読み取り時に相対的に高い閾値電圧となり得る。
【０１３８】
別の実施例では、後の読み取り操作の第１の読み取り電圧の極性は、期間５１５における第２の書き込み電圧の極性と同じとすることができる。例えば、タイミング図に示すように、書き込み操作の第４の電圧５２６は正極性で印加されるため、後の読み取り操作の第１の読み取り電圧も正極性でメモリ・セル１０５に印加することができる。実施例によっては、前の書き込み電圧と同じ極性を有する読み取り電圧の印加の結果、メモリ・セルの読み取り時に相対的に低い閾値電圧となり得る。
【０１３９】
図６に、本開示の実施例による極性調整メモリ・セル書き込み操作をサポートするメモリ・コントローラ６０５のブロック図６００を示す。メモリ・コントローラ６０５は、図１を参照しながら説明したメモリ・コントローラ１４０の態様の一実施例とすることができる。メモリ・コントローラ６０５は、バイアス構成要素６１０と、タイミング構成要素６１５と、印加構成要素６２０と、判断構成要素６２５と、降圧構成要素６３０と、接地構成要素６３５とを含み得る。これらのモジュールのそれぞれが（例えば１つまたは複数のバスを介して）互いに直接または間接的に通信することができる。
【０１４０】
印加構成要素６２０は、第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに書き込み電圧を印加することができる。実施例によっては、メモリ・セルは、メモリ記憶素子とセレクタ・デバイスとを含み得る。場合によっては、（例えば、本明細書に記載されている様々な電圧印加を行うために）印加構成要素６２０またはバイアス構成要素６１０がアクセス線（例えば、読み取りまたは書き込みの対象のメモリ・セルに結合されたアクセス線１１０またはアクセス線１１５）を選択するか、または電圧源を選択、イネーブル、またはその他の方法により第１のアクセス線または第２のアクセス線に結合することができる。
【０１４１】
場合によっては、印加構成要素６２０は、第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに、第１の極性を有する書き込み操作の第１の書き込み電圧を印加することができ、書き込み操作の第１の書き込み電圧の印加後に、メモリ・セルに第１の極性とは異なる第２の極性を有する書き込み操作の第２の書き込み電圧を印加することができる。
【０１４２】
場合によっては、第１の極性は第２の極性とは逆である。場合によっては、書き込み操作の第１の書き込み電圧の印加はメモリ・セルを第１の方向に流れる電流を伴い、第２の書き込み電圧の印加は、メモリ・セルを第１の方向とは異なる第２の方向に流れる電流を伴う。
【０１４３】
場合によっては、第１の書き込み電圧の印加は、メモリ・セルの一部の第１の物質相の形成を伴い、第２の書き込み電圧の印加はメモリ・セルの上記部分の第２の物質相の形成を伴う。例えば、場合によっては、書き込み操作の第１の書き込み電圧の印加は、メモリ・セルの相変化物質のアモルファス相の形成を伴い、書き込み操作の第２の書き込み電圧の印加はメモリ・セルの相変化物質の結晶相の形成を伴う。
【０１４４】
場合によっては、印加構成要素６２０は、書き込み操作の第１の書き込み電圧の印加の前に、書き込み操作の第３の書き込み電圧をメモリ・セルに印加することができ、書き込み操作の第３の書き込み電圧は第２の極性を有する。場合によっては、書き込み操作の第３の書き込み電圧の印加は、メモリ・セルの相変化物質のアモルファス相の形成を伴い、書き込み操作の第１の書き込み電圧の印加と、書き込み操作の第２の書き込み電圧の印加とは、メモリ・セルの相変化物質の結晶相の形成を伴う。場合によっては、書き込み操作の第２の書き込み電圧は、書き込み操作の第３の書き込み電圧より低い大きさを有する。
【０１４５】
場合によっては、印加構成要素６２０は、書き込み操作の第２の書き込み電圧の印加後に、メモリ・セルに書き込み操作の第２の書き込み電圧とは異なる書き込み操作の第４の書き込み電圧を印加することができ、書き込み操作の第４の書き込み電圧は第２の極性を有する。場合によっては、書き込み操作の第２の書き込み電圧は、メモリ・セルの相変化記憶物質の結晶相の核生成を伴い、第４の書き込み電圧は、メモリ・セルの相変化記憶物質の結晶相の成長を伴う。
【０１４６】
場合によっては、印加構成要素６２０は、書き込み操作の第４の書き込み電圧の印加後に、メモリ・セルに、書き込み操作の第４の書き込み電圧とは異なる書き込み操作の第５の書き込み電圧を印加することができ、書き込み操作の第５の書き込み電圧は第２の極性を有する。場合によっては、第５の書き込み電圧は、メモリ・セルの相変化記憶物質の結晶相のセットバックを伴う。様々な実施例では、書き込み操作の書き込み電圧の印加は、メモリ・セルに電圧の階段状変化を印加すること、またはメモリ・セルに電圧の傾斜状変化を印加することを含む。
【０１４７】
場合によっては、印加構成要素６２０は、後の書き込み操作が前の書き込み操作とは異なる方向となるように、前の書き込み操作の方向（例えば、前の書き込み操作が順方向書き込み操作であったか逆方向書き込み操作であったか）を記憶またはその他の方法で特定するように構成可能である。
【０１４８】
タイミング構成要素６１５は、本明細書に記載の様々な読み取り操作または書き込み操作のトリガなどの様々なタイミング操作を実行することができる。
【０１４９】
判断構成要素６２５は、（例えば読み取り電圧の印加に少なくとも部分的に基づいて）メモリ・セルの論理状態を判断することができる。他の実施例では、判断構成要素６２５は、読み取りパルスの印加に少なくとも部分的に基づいてメモリ・セルの論理状態を判断することができる。判断構成要素６２５は、メモリ・セルに書き込む論理状態を判断することもできる。
【０１５０】
降圧構成要素６３０は、メモリ・セルの論理状態の判断後に電圧を低下させることができる。
【０１５１】
接地構成要素６３５は、読み取り電圧または書き込み電圧の印加後に、第１のアクセス線または第２のアクセス線のうちの少なくとも一方を接地することができる。
【０１５２】
図７に、本開示の実施例による極性調整メモリ・セル書き込み操作をサポートするデバイス７０５を含むシステム７００の図を示す。デバイス７０５は、例えば図１および図２を参照しながら上述したようなメモリ・アレイ１００または２００の構成要素の一実施例であるか、または含むものとすることができる。デバイス７０５は、メモリ・コントローラ７１５、メモリ・セル７２０、ベーシック・インプット／アウトプット・システム（ＢＩＯＳ）構成要素７２５、プロセッサ７３０、Ｉ／Ｏコントローラ７３５、および周辺構成要素７４０を含む、通信の送信および受信のための構成要素を含む、双方向音声およびデータ通信のための構成要素を含み得る。これらの構成要素は、１つまたは複数のバス（例えばバス７１０）を介して電子的に連通し得る。
【０１５３】
メモリ・コントローラ７１５は、本明細書に記載されているように１つまたは複数のメモリ・セルを操作することができる。具体的には、メモリ・コントローラ７１５は、組み込みリフレッシュによるドリフト低減をサポートするように構成可能である。場合によっては、メモリ・コントローラ７１５は、本明細書に記載のような行デコーダ、列デコーダまたはその両方を含み得る（図示せず）。
【０１５４】
メモリ・セル７２０は、本明細書に記載のように情報（すなわち、メモリ・セル７２０のそれぞれによって記憶された論理状態の形態の情報）を記憶することができる。メモリ・セル７２０は、様々なメモリの種類または技術を含み得る。実施例によっては、メモリ・セル７２０は、ＤＲＡＭまたはＦｅＲＡＭアーキテクチャを含み得る。実施例によっては、メモリ・セル７２０は、ＰＣＭアーキテクチャを含み得る。実施例によっては、メモリ・セル７２０は、自己選択メモリ・アーキテクチャを含み得る。
【０１５５】
ＢＩＯＳ構成要素７２５は、様々なハードウェア構成要素を初期化し、稼働させることができるファームウェアとして動作させられるＢＩＯＳを含むソフトウェア構成要素とすることができる。ＢＩＯＳ構成要素７２５は、プロセッサと様々な他の構成要素、例えば、周辺構成要素、入力／出力制御構成要素などとの間のデータ・フローの管理も行うことができる。ＢＩＯＳ構成要素７２５は、読み取り専用メモリ（ＲＯＭ）、フラッシュ・メモリ、または任意のその他の不揮発性メモリに記憶されたプログラムまたはソフトウェアを含み得る。
【０１５６】
プロセッサ７３０は、インテリジェント・ハードウェア・デバイス（例えば、汎用プロセッサ、ＤＳＰ、中央処理装置（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、プログラマブル・ロジック・デバイス、ディスクリート・ゲートまたはトランジスタ・ロジック構成要素、ディスクリート・ハードウェア構成要素、またはこれらの任意の組み合わせ）を含み得る。場合によっては、プロセッサ７３０は、メモリ・コントローラを使用してメモリ・アレイを操作するように構成可能である。他の例では、メモリ・コントローラがプロセッサ７３０に組み込まれてもよい。プロセッサ７３０は、様々な機能（例えば、組み込みリフレッシュによるドリフト低減をサポートする機能またはタスク）を実行するために、メモリに記憶されているコンピュータ可読命令を実行するように構成可能である。
【０１５７】
Ｉ／Ｏコントローラ７３５は、デバイス７０５の入力信号と出力信号を管理することができる。Ｉ／Ｏコントローラ７３５は、デバイス７０５に内蔵されていない周辺装置も管理することができる。場合によっては、Ｉ／Ｏコントローラ７３５は、外部周辺装置への物理接続またはポートに相当し得る。場合によっては、Ｉ／Ｏコントローラ７３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）、またはその他の知られているオペレーティング・システムなどの、オペレーティング・システムを利用することができる。他の例では、Ｉ／Ｏコントローラ７３５は、モデム、キーボード、マウス、タッチ・スクリーン、または同様のデバイスに相当するかまたはこれらと相互連絡（ｉｎｔｅｒａｃｔ）することができる。場合によっては、Ｉ／Ｏコントローラ７３５は、プロセッサの一部として実装可能である。場合によっては、ユーザがＩ／Ｏコントローラ７３５を介して、またはＩ／Ｏコントローラ７３５によって制御されるハードウェア構成要素を介して、デバイス７０５と対話することができる。
【０１５８】
周辺構成要素７４０は、任意の入力デバイスまたは出力デバイスを含むことができ、またはそのようなデバイスのためのインターフェースであってもよい。例としては、ディスク・コントローラ、サウンド・コントローラ、グラフィクス・コントローラ、Ｅｔｈｅｒｎｅｔコントローラ、モデム、ユニバーサル・シリアル・バス（ＵＳＢ）コントローラ、シリアルまたはパラレル・ポート、または、ペリフェラル・コンポーネント・インターコネクト（ＰＣＩ）スロットまたはアクセラレーテッド・グラフィクス・ポート（ＡＧＰ）スロットなどのペリフェラル・カード・スロットが含まれる。
【０１５９】
入力７４５は、デバイス７０５またはその構成要素に入力を供給する、デバイス７０５の外部のデバイスまたは信号に相当する。これは、ユーザ・インターフェースまたは、他のデバイスとのインターフェースまたは他のデバイス間のインターフェースを含み得る。場合によっては、入力７４５はＩ／Ｏコントローラ７３５によって管理されてもよく、周辺構成要素７４０を介してデバイス７０５と相互連絡してもよい。
【０１６０】
出力７５０も、デバイス７０５またはその構成要素のいずれかから出力を受信するように構成された、デバイス７０５の外部のデバイスまたは信号に相当し得る。出力７５０の例には、ディスプレイ、音声スピーカ、印刷装置、別のプロセッサまたはプリント回路基板などが含まれ得る。場合によっては、出力７５０は、周辺構成要素７４０を介してデバイス７０５とインターフェースで接続する周辺要素であってもよい。場合によっては、出力７５０はＩ／Ｏコントローラ７３５によって管理されてもよい。
【０１６１】
デバイス７０５の構成要素は、それぞれの機能を実行するように設計された回路を含み得る。これには、本明細書に記載の機能を実行するように構成された、様々な回路素子、例えば、導線、トランジスタ、キャパシタ、インダクタ、抵抗器、増幅器またはその他の能動素子もしくは非能動素子が含まれる。デバイス７０５は、コンピュータ、サーバ、ラップトップ・コンピュータ、ノートブック・コンピュータ、タブレット・コンピュータ、携帯電話、ウェアラブル電子デバイス、パーソナル電子デバイスなどとすることができる。あるいは、デバイス７０５は、このようなデバイスの一部または一態様であってもよい。
【０１６２】
図８に、本開示の実施例による極性調整書き込み操作の方法８００を示すフローチャートを示す。方法８００の操作は、本明細書に記載のようなメモリ・コントローラまたはその構成要素によって実装または容易にされ得る。例えば、方法８００の操作は、図１ないし図７を参照しながら説明したメモリ・コントローラによって実行可能である。実施例によっては、メモリ・コントローラは、本明細書に記載の機能（例えば、目標メモリ・セルと連通するアクセス線の活性化、電圧源の起動または制御、目標メモリ・セル１０５と連通するアクセス線への電圧源の結合、センス構成要素との通信など）を実行するようにデバイスの機能要素を制御するための命令のセットを実行することができる。これに加えて、またはこれに代えて、メモリ・コントローラは専用ハードウェアを使用して以下に記載する機能の態様を実行することができる。場合によっては、メモリ・セルはカルコゲナイド物質を含む。
【０１６３】
８０５で、メモリ・コントローラが第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに書き込み操作の第１の電圧を印加することができ、書き込み操作の第１の書き込み電圧は第１の極性を有する。８０５の操作は、本明細書に記載の方法に従って実行することができる。特定の実施例では、８０５の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素、またはメモリ・コントローラによって実行可能である。
【０１６４】
８１０で、メモリ・コントローラは書き込み操作の第１の書き込み電圧の印加後にメモリ・セルに書き込み操作の第２の書き込み電圧を印加することができ、書き込み操作の第２の書き込み電圧は、第１の極性とは異なる第２の極性を有する。８１０の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、８１０の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素、またはメモリ・コントローラによって実行可能である。
【０１６５】
実施例によっては、本明細書に記載の装置が方法８００などの１つまたは複数の方法を実行することができる。装置は、第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに第１の極性を有する書き込み操作の第１の書き込み電圧を印加し、書き込み操作の第１の書き込み電圧の印加後に、第１の極性とは異なる第２の極性を有する書き込み操作の第２の書き込み電圧をメモリに印加するための、機構、手段、回路または命令（例えば、プロセッサによって実行可能な命令を記憶する非一過性のコンピュータ可読媒体）を含み得る。実施例によっては、装置は、第１のアクセス線と第２のアクセス線とに結合されたメモリ・コントローラを含み、メモリ・コントローラは記載されている操作を実行するように動作可能である。
【０１６６】
本明細書に記載の方法８００および装置の一部の実施例は、書き込み操作の第１の書き込み電圧の印加の前に、第２の極性を有する書き込み操作の第３の書き込み電圧をメモリ・セルに印加するための、操作、機構、手段、回路、または命令を含み得る。
【０１６７】
本明細書に記載の方法８００および装置の一部の実施例では、書き込み操作の第２の書き込み電圧は書き込み操作の第３の書き込み電圧よりも低い大きさを有する。
【０１６８】
本明細書に記載の方法８００および装置の一部の実施例では、書き込み操作の第３の書き込み電圧の印加は、メモリ・セルの相変化物質のアモルファス相の形成を伴い、書き込み操作の第１の書き込み電圧の印加と、書き込み操作の第２の書き込み電圧の印加とは、メモリ・セルの相変化物質の結晶相の形成を伴う。
【０１６９】
本明細書に記載の方法８００および装置の一部の実施例では、書き込み操作の第１の書き込み電圧の印加はメモリ・セルの相変化物質のアモルファス相の形成を伴い、書き込み操作の第２の書き込み電圧の印加はメモリ・セルの相変化物質の結晶相の形成を伴う。
【０１７０】
本明細書に記載の方法８００および装置の一部の実施例では、書き込み操作の第１の書き込み電圧の印加は、メモリ・セルを第１の方向に流れる電流を伴い、第２の書き込み電圧の印加は、メモリ・セルを第１の方向とは異なる第２の方向に流れる電流を伴う。
【０１７１】
本明細書に記載の方法８００および装置の一部の実施例では、第１の極性は第２の極性とは逆である。
【０１７２】
本明細書に記載の方法８００および装置の一部の実施例では、書き込み操作の第１の書き込み電圧の印加は、メモリ・セルに電圧の階段状変化を印加すること、またはメモリ・セルに電圧の傾斜状変化を印加することを含み得る。
【０１７３】
本明細書に記載の方法８００および装置の一部の実施例は、書き込み操作の第２の書き込み電圧の印加後に、書き込み操作の第２の書き込み電圧とは異なる、第２の極性を有する書き込み操作の第４の書き込み電圧をメモリ・セルに印加するための操作、機構、手段、回路または命令をさらに含み得る。
【０１７４】
本明細書に記載の方法８００および装置の一部の実施例では、書き込み操作の第２の書き込み電圧は、メモリ・セルの相変化記憶物質の結晶相の核生成を伴い、第４の書き込み電圧は、メモリ・セルの相変化記憶物質の結晶相の成長を伴う。
【０１７５】
本明細書に記載の方法８００および装置の一部の実施例は、書き込み操作の第４の書き込み電圧の印加後に、書き込み操作の第４の書き込み電圧とは異なる書き込み操作の第５の書き込み電圧をメモリ・セルに印加することをさらに含むことができ、書き込み操作の第５の書き込み電圧は第２の極性を有する。
【０１７６】
本明細書に記載の方法８００および装置の一部の実施例では、第５の書き込み電圧は、メモリ・セルの相変化記憶物質の結晶相のセットバックを伴う。
【０１７７】
場合によっては、書き込み操作の第１の書き込み電圧の印加は、メモリ・セルの相変化物質のアモルファス相の形成を伴い、書き込み操作の第２の書き込み電圧の印加はメモリ・セルの相変化物質の結晶相の形成を伴う。場合によっては、書き込み操作の第１の書き込み電圧の印加は、メモリ・セルを第１の方向に流れる電流を伴い、第２の書き込み電圧の印加は、メモリ・セルを第１の方向とは異なる第２の方向に流れる電流を伴う。様々な実施例では、書き込み操作の第１の書き込み電圧または第２の書き込み電圧の印加は、メモリ・セルへの電圧の階段状変化の印加またはメモリ・セルへの電圧の傾斜状変化の印加を含む。
【０１７８】
図９に、本開示の実施例による極性調整メモリ・セル書き込み操作の方法９００を示すフローチャートを示す。方法９００の操作は、本明細書に記載のようなメモリ・コントローラまたはその構成要素によって実装または容易にされ得る。例えば、方法９００の操作は、図１ないし図７を参照しながら説明したメモリ・コントローラによって実行可能である。実施例によっては、メモリ・コントローラは、本明細書に記載の機能（例えば、目標メモリ・セルと連通するアクセス線の活性化、電圧源の起動または制御、目標メモリ・セル１０５と連通するアクセス線への電圧源の結合、センス構成要素との通信など）を実行するようにデバイスの機能要素を制御するための命令のセットを実行することができる。これに加えて、またはこれに代えて、メモリ・コントローラは専用ハードウェアを使用して以下に記載する機能の態様を実行することができる。場合によっては、メモリ・セルはカルコゲナイド物質を含む。
【０１７９】
９０５で、メモリ・コントローラは、書き込み操作の第１の書き込み電圧を印加する前に、第２の極性を有する書き込み操作の第３の書き込み電圧をメモリ・セルに印加することができる。９０５の操作は、本明細書に記載の方法に従って実行することができる。特定の実施例では、９０５の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素またはメモリ・コントローラによって実行可能である。
【０１８０】
９１０で、メモリ・コントローラは、第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに、第１の極性を有する書き込み操作の第１の書き込み電圧を印加することができる。９１０の操作は、本明細書に記載の方法に従って実行することができる。特定の実施例では、９１０の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素、またはメモリ・コントローラによって実行可能である。
【０１８１】
９１５で、メモリ・コントローラは、書き込み操作の第１の書き込み電圧の印加後に、メモリ・セルに第１の極性とは異なる第２の極性を有する書き込み操作の第２の書き込み電圧を印加することができる。９１５の操作は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素、またはメモリ・コントローラによって実行可能である。
【０１８２】
図１０に、本開示の実施例による極性調整メモリ・セル書き込み操作の方法１０００を示すフローチャートを示す。方法１０００の操作は、本明細書に記載のようなメモリ・コントローラまたはその構成要素によって実装または容易にされ得る。例えば、方法１０００の操作は、図１ないし図７を参照しながら説明したメモリ・コントローラによって実行可能である。実施例によっては、メモリ・コントローラは、本明細書に記載の機能（例えば、目標メモリ・セルと連通するアクセス線の活性化、電圧源の起動または制御、目標メモリ・セル１０５と連通するアクセス線への電圧源の結合、センス構成要素との通信など）を実行するようにデバイスの機能要素を制御するための命令のセットを実行することができる。これに加えて、またはこれに代えて、メモリ・コントローラは専用ハードウェアを使用して以下に記載する機能の態様を実行することができる。場合によっては、メモリ・セルはカルコゲナイド物質を含む。
【０１８３】
１００５で、メモリ・コントローラは、第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに第１の極性を有する書き込み操作の第１の書き込み電圧を印加することができる。１００５の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１００５の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素またはメモリ・コントローラによって実行可能である。
【０１８４】
１０１０で、メモリ・コントローラは、書き込み操作の第１の書き込み電圧の印加後に、第１の極性とは異なる第２の極性を有する書き込み操作の第２の書き込み電圧をメモリ・セルに印加することができる。実施例によっては、第２の書き込み電圧は、メモリ・セルの相変化記憶物質の結晶相の核形成を伴う。１０１０の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１０１０の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素またはメモリ・コントローラによって実行可能である。
【０１８５】
実施例によっては、メモリ・コントローラは、書き込み操作の第１の書き込み電圧の印加の前に、第２の極性を有する書き込み操作の第３の書き込み電圧をメモリ・セルに印加することができる。
【０１８６】
１０１５で、メモリ・コントローラは、書き込み操作の第２の書き込み電圧の印加後に、書き込み操作の第２の書き込み電圧とは異なる書き込み操作の第４の書き込み電圧を印加することができ、書き込み操作の第４の書き込み電圧は第２の極性を有する。実施例によっては、第４の書き込み電圧は、メモリ・セルの相変化記憶物質の結晶相の成長を伴う。１０１５の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１０１５の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素またはメモリ・コントローラによって実行可能である。
【０１８７】
１０２０で、メモリ・コントローラは、書き込み操作の第４の書き込み電圧の印加後に、書き込み操作の第４の書き込み電圧とは異なる書き込み操作の第５の書き込み電圧をメモリ・セルに印加することができ、書き込み操作の第５の書き込み電圧は第２の極性を有する。実施例によっては、第５の書き込み電圧は、メモリ・セルの相変化記憶物質の結晶相のセットバックを伴う。１０２０の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１０２０の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素またはメモリ・コントローラによって実行可能である。
【０１８８】
図１１に、本開示の実施例による極性調整メモリ・セル書き込み操作の方法１１００を示すフローチャートを示す。方法１１００の操作は、本明細書に記載のようなメモリ・コントローラまたはその構成要素によって実装または容易にされ得る。例えば、方法１１００の操作は、図１ないし図７を参照しながら説明したメモリ・コントローラによって実行可能である。実施例によっては、メモリ・コントローラは、本明細書に記載の機能（例えば、目標メモリ・セルと連通するアクセス線の活性化、電圧源の起動または制御、目標メモリ・セル１０５と連通するアクセス線への電圧源の結合、センス構成要素との通信など）を実行するようにデバイスの機能要素を制御するための命令のセットを実行することができる。これに加えて、またはこれに代えて、メモリ・コントローラは専用ハードウェアを使用して以下に記載する機能の態様を実行することができる。場合によっては、メモリ・セルはカルコゲナイド物質を含む。
【０１８９】
１１０５で、メモリ・コントローラはメモリ・セルを特定することができる。１１０５の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１１０５の操作の態様は、図５ないし図７を参照しながら説明したように、判断構成要素によって実行可能である。
【０１９０】
１１１０で、メモリ・コントローラは、メモリ・セルに書き込む論理状態を判断することができる。１１１０の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１１１０の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素またはメモリ・コントローラによって実行可能である。メモリ・セルに書き込む論理状態の判断後、方法１１００は、（例えば１１１５および１１２０を参照しながら説明するように）書き込み操作を使用してメモリ・セルにその論理状態を書き込むことを含み得る。
【０１９１】
１１１５で、メモリ・コントローラは、第１の極性を有する第１の書き込み電圧をメモリ・セルに印加することができる。場合によっては、第１の書き込み電圧の印加は、メモリ・セルの一部の第１の物質相の形成を伴う。１１１５の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１１１５の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素またはメモリ・コントローラによって実行可能である。
【０１９２】
１１２０で、メモリ・コントローラは、第１の書き込み電圧の印加に少なくとも部分的に基づいて、第１の極性とは異なる第２の極性を有する第２の書き込み電圧をメモリ・セルに印加することができる。場合によっては、第２の書き込み電圧の印加は、メモリ・セルの上記部分の第２の物質相の形成を伴う。１１２０の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１１２０の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素またはメモリ・コントローラによって実行可能である。
【０１９３】
実施例によっては、本明細書に記載のような装置が方法１１００などの１つまたは複数の方法を実行することができる。装置は、メモリ・セルを特定するためと、メモリ・セルに書き込む論理状態を判断するためと、第１の極性を有する第１の書き込み電圧をメモリ・セルに印加することと第１の書き込み電圧の印加に基づいて第１の極性とは異なる第２の極性を有する第２の書き込み電圧をメモリ・セルに印加することとを含み得る書き込み操作を使用してメモリ・セルに論理状態を書き込むための、機構、手段、回路または命令（例えばプロセッサによって実行可能な命令を記憶する非一過性のコンピュータ可読媒体）を含み得る。実施例によっては、装置は、メモリ・セルに結合されたメモリ・コントローラを含むことができ、メモリ・コントローラは記載されている操作を実行するように動作可能とすることができる。
【０１９４】
本明細書に記載の方法１１００および装置の一部の実施例では、第１の電圧の印加は、メモリ・セルの一部の第１の物質相の形成を伴い、第２の書き込み電圧の印加は、メモリ・セルの上記部分の第２の物質相の形成を伴う。
【０１９５】
本明細書に記載の方法１１００および装置の一部の実施例では、書き込み操作は、第１の書き込み電圧の印加の前に、第２の極性を有する第３の書き込み電圧を印加するための操作、機構、手段、回路または命令をさらに含み得る。
【０１９６】
図１２に、本開示の実施例による極性調整メモリ・セル書き込み操作の方法１２００を示すフローチャートを示す。方法１２００の操作は、本明細書に記載のようなメモリ・コントローラまたはその構成要素によって実装または容易にされ得る。例えば、方法１２００の操作は、図１ないし図７を参照しながら説明したメモリ・コントローラによって実行可能である。実施例によっては、メモリ・コントローラは、本明細書に記載の機能（例えば、目標メモリ・セルと連通するアクセス線の活性化、電圧源の起動または制御、目標メモリ・セル１０５と連通するアクセス線への電圧源の結合、センス構成要素との通信など）を実行するようにデバイスの機能要素を制御するための命令のセットを実行することができる。これに加えて、またはこれに代えて、メモリ・コントローラは専用ハードウェアを使用して以下に記載する機能の態様を実行することができる。場合によっては、メモリ・セルはカルコゲナイド物質を含む。
【０１９７】
場合によっては、この方法はメモリ・セルを特定することも含み得る。場合によっては、この方法は、メモリ・セルに書き込む論理状態を判断することも含み得る。場合によっては、この方法は、メモリ・セルに第１の極性を有する第１の書き込み電圧を印加することも含み得る。場合によっては、この方法は、第１の書き込み電圧の印加に少なくとも部分的に基づいて、第１の極性とは異なる第２の極性を有する第２の書き込み電圧をメモリ・セルに印加することも含み得る。場合によっては、この方法は、第１の書き込み電圧を印加する前に、第２の極性を有する第３の書き込み電圧をメモリ・セルに印加することをさらに含む。
【０１９８】
１２０５で、メモリ・コントローラはメモリ・セルを特定することができる。１２０５の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１２０５の操作の態様は、図５ないし図７を参照しながら説明したように、判断構成要素によって実行可能である。
【０１９９】
１２１０で、メモリ・コントローラは、メモリ・セルに書き込む論理状態を判断することができる。１２１０の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１２１０の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素またはメモリ・コントローラによって実行可能である。メモリ・セルに書き込む論理状態を判断した後、方法１２００は、（例えば１２１５、１２２０および１２２５を参照しながら説明するように）書き込み操作を使用してメモリ・セルに論理状態を書き込むことを含み得る。
【０２００】
１２１５で、メモリ・コントローラは、第１の極性を有する第１の書き込み電圧をメモリ・セルに印加することができる。実施例によっては、第１の書き込み電圧の印加はメモリ・セルの一部の第１の相の形成を伴う。１２１５の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１２１５の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素またはメモリ・コントローラによって実行可能である。
【０２０１】
１２２０で、メモリ・コントローラは、メモリ・セルに、第１の極性とは異なる第２の極性を有する第２の書き込み電圧を印加することができる。実施例によっては、第１の書き込み電圧の印加は、メモリ・セルの上記部分の第２の相の形成を伴う。１２２０の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１２２０の操作の態様は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素またはメモリ・コントローラによって実行可能である。
【０２０２】
１２２５で、メモリ・コントローラは、第２の書き込み電圧の印加に少なくとも部分的に基づいてメモリ・セルに第３の書き込み電圧を印加することができ、第３の書き込み電圧は第１の極性を有する。実施例によっては、第１の書き込み電圧の印加はメモリ・セルの上記部分の第２の相の形成を伴う。１２２０の操作は、本明細書に記載の方法に従って実行可能である。特定の実施例では、１２２０の操作は、図５ないし図７を参照しながら説明したように、印加構成要素、別の構成要素またはメモリ・コントローラによって実行可能である。
【０２０３】
なお、上記の方法は、考えられる実施例について説明していることと、操作およびステップは並べ替えるかまたはその他の方法で修正が可能であることと、他の実施例も可能であることとに留意されたい。また、上記の方法のうちの２つ以上の実施例を組み合わせてもよい。
【０２０４】
本明細書の説明は、実施例を示すものであり、特許請求の範囲に記載されている範囲、適用可能性または実施例を限定するものではない。本開示の範囲から逸脱することなく、説明されている要素の機能および配置構成に変更を加えることができる。様々な実施例が、様々な手順または構成要素を適宜、省略、代替、または追加することができる。また、一部の実施例に関連して記載されている特徴を他の実施例において組み合わせてもよい。
【０２０５】
本明細書に記載の情報および信号は、様々な異なる技術および技法のうちのいずれかを使用して表すことができる。例えば、上記の説明全体を通して言及されている場合がある、データ、命令、コマンド、情報、信号、ビット、シンボルおよびチップは、電圧、電流、電磁波、磁界または磁性粒子、光場または光粒子、あるいはこれらの任意の組み合わせによって表すことができる。一部の図面は、信号を単一の信号として示している場合がある。しかし、当業者には、信号は信号のバスを表すこともでき、バスは様々なビット幅を有することができることがわかるであろう。
【０２０６】
本明細書で使用されている「仮想接地」という用語は、約ゼロ・ボルト（０Ｖ）の電圧に維持される電気回路のノードを指すか、またはより一般的に、接地に直接接続されている場合もされていない場合もある、電気回路または電気回路を含むデバイスの基準電圧を表す。したがって、仮想接地の電圧は、一時的に変動することがあるが、定常状態で約０Ｖまたはほぼ０Ｖに戻り得る。仮想接地は、オペアンプと抵抗器とからなる分圧器などの、様々な電子回路素子を使用して実装することができる。他の実施例も可能である。「仮想接地する」または「仮想接地された」とは、約０Ｖまたはデバイスの他の何らかの基準電圧に接続されていることを意味する。
【０２０７】
「電子的に連通」および「結合されている」という用語は、構成要素間の電子の流れをサポートする、構成要素間の関係を指す。これには、構成要素間の直接接続または結合が含まれ得るか、または中間要素が含まれ得る。言い換えると、「〜と接続されている」または「〜と結合されている」構成要素は、互いに電子的に連通している。電子的に連通している構成要素は、電子または信号をアクティブに交換することができる（例えば通電回路）場合もあれば、電子または信号をアクティブに交換できない（例えば非通電回路）場合もあるが、回路が通電されると電子または信号を交換するように構成され、動作可能とすることができる。例えば、スイッチ（例えばトランジスタ）を介して物理的に接続または結合された２つの構成要素は、スイッチの状態（すなわち開か閉か）にかかわらず電子的に連通している。
【０２０８】
「分離されている」という用語は、構成要素間にその時点では電子が流れることができない構成要素間の関係を指し、構成要素間に開回路がある場合、構成要素は互いに分離されている。例えば、スイッチによって物理的に結合されている２つの構成要素は、スイッチが開かれると互いに分離され得る。
【０２０９】
本明細書で使用されている「短絡」という用語は、２つの対象構成要素間の単一の介在構成要素の起動により当該構成要素間に導電経路が確立される、構成要素間の関係を指す。例えば、第２の構成要素に短絡された第１の構成要素は、その２つの構成要素間のスイッチが閉じられると第２の構成要素と電子を交換することができる。したがって、短絡は電子的に連通している構成要素（または線路）間の電圧の印加または電荷の流れあるいはその両方を可能にする動的操作であり得る。
【０２１０】
本明細書で使用されている「電極」という用語は導電体を指すことがあり、場合によっては、メモリ・アレイのメモリ・セルまたはその他の構成要素との電気接点として採用可能である。電極は、メモリ・アレイ１００の要素または構成要素間に導電経路を設けるトレース、配線、導線、導電層などを含み得る。
【０２１１】
本明細書で使用されている「端子」という用語は、必ずしも回路素子の物理的境界または接続点を示唆するとは限らない。そうではなく、「端子」は回路素子に関連する回路の基準点を指すことがあり、これを「ノード」または「基準点」と言うこともある。
【０２１２】
本明細書で使用されている「層」という用語は、幾何構造の階層またはシートを指す。各層は、３つの次元（例えば高さ、幅および深さ）を有することができ、表面の一部または全部を覆い得る。例えば、層は、２つの次元が第３の次元よりも大きい３次元構造、例えば薄膜であってもよい。層は、異なる要素、構成要素または材料あるいはこれらの組み合わせを含み得る。場合によっては、１つの層が２つ以上の副層からなってもよい。添付図面の一部では、例示のために３次元層の２つの次元が図示されている。しかし、当業者には、それらの層が実際は３次元であることがわかるであろう。
【０２１３】
カルコゲナイド物質は、Ｓ、Ｓｅ、およびＴｅ元素のうちの少なくとも１つを含む物質または合金であり得る。本明細書で説明している相変化物質はカルコゲナイド物質とすることができる。カルコゲナイド物質は、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｂ、Ａｕ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、プラチナ（Ｐｔ）の合金を含み得る。例示のカルコゲナイド物質および合金は、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、またはＧｅ−Ｔｅ−Ｓｎ−Ｐｔを含み得るが、これらには限定されない。本明細書で使用されているハイフンで連結された化学組成表記は、特定の化合物または合金に含まれる元素を示し、示されている元素に関わるすべての化学量論を表すことを意図している。例えば、Ｇｅ−Ｔｅは、ＧｅｘＴｅｙを含むことができ、ここでｘおよびｙは任意の正の整数とすることができる。可変抵抗物質のその他の例には、２つ以上の金属、例えば遷移金属、アルカリ土類金属、または希土類金属あるいはこれらの組み合わせを含む、二成分金属酸化物材料または混合原子価酸化物が含まれる。例はメモリ・セルのメモリ素子に関連する１つまたは複数の特定の可変抵抗物質には限定されない。例えば、メモリ素子を形成するために可変抵抗物質の他の例を使用することもでき、カルコゲナイド物質、巨大磁気抵抗物質、またはポリマー基材などが含まれ得る。
【０２１４】
図１および図２を参照しながら説明したメモリ・アレイ１００および２００を含む本明細書に記載のデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ヒ化ガリウム、ガリウム窒化物などの半導体基板上に形成することができる。場合によっては、基板は半導体ウエハである。他の場合には、基板は、シリコン・オン・グラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板、または、別の基板上の半導体物質のエピタキシャル層とすることができる。基板、または基板の小領域の導電率は、リン、ボロン、またはヒ素を含むがこれらには限定されない様々な化学種を使用したドーピングによって制御することができる。ドーピングは、イオン注入またはその他の任意のドーピング手段によって基板の初期形成または成長時に行うことができる。
【０２１５】
本明細書に記載の１つまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）とすることができ、ソース、ドレインおよびゲートを含む３端子デバイスを含み得る。これらの端子は、導電性材料、例えば金属を介して他の電子要素に接続可能である。ソースとドレインは導電性とすることができ、高濃度ドープされた、例えば縮退半導体領域を含むことができる。ソースとドレインは、低濃度ドープされた半導体領域またはチャネルによって分離することができる。チャネルがｎ型である（すなわち、多数キャリアが電子である）場合、ＦＥＴはｎ型ＦＥＴと呼ばれることがある。チャネルがｐ型である（すなわち、多数キャリアが正孔である）場合、ＦＥＴはｐ型ＦＥＴと呼ばれることがある。チャネルは、絶縁ゲート酸化物によって被覆することができる。チャネルの導電性は、ゲートに電圧を印加することによって制御することができる。例えば、ｎ型ＦＥＴまたはｐ型ＦＥＴにそれぞれ正電圧または負電圧を印加すると、チャネルは導電し得る。トランジスタは、トランジスタのゲートにトランジスタの閾値電圧以上の電圧が印加されると「オン」または「アクティブ」にすることができる。トランジスタは、トランジスタのゲートにトランジスタの閾値電圧未満の電圧が印加されると「オフ」または「非アクティブ」にすることができる。
【０２１６】
本明細書に記載の説明は、添付図面とともに、例示の構成を説明しており、実装可能な、または特許請求の範囲内にあるすべての実施例を表すものではない。本明細書で使用されている「例示の」という用語は、「例、事例または例示となる」ことを意味し、「好ましい」または「他の実施例よりも有利である」ことを意味しない。詳細な説明には、記載されている技術を理解することができるように具体的な詳細が含まれている。しかし、これらの技術はこれらの具体的な詳細がなくても実施可能である。場合によっては、記載されている実施例の概念が不明瞭にならないように、周知の構造およびデバイスはブロック図の形態で示されている。
【０２１７】
添付図面において、同様の構成要素または特徴が同じ参照符号を有する場合がある。また、同じ種類の様々な構成要素を、参照番号の後にダッシュと、類似の構成要素を互いに区別する第２の符号とを付けて区別している場合がある。本明細書において第１の参照符号のみが使用されている場合、その説明は第２の参照符号に関係なく、同じ第１の参照符号を有する類似の構成要素のうちの任意の１つに適用可能である。
【０２１８】
本明細書において本開示に関連して記載されている様々な例示のブロックおよびモジュールは、本明細書に記載の機能を実行するように設計された、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡまたはその他のプログラマブル・ロジック・デバイス、ディスクリート・ゲートまたはトランジスタ・ロジック、ディスクリート・ハードウェア構成要素、またはこれらの任意の組み合わせにより実装または実行可能である。汎用プロセッサは、マイクロプロセッサとすることができるが、別の態様では、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態マシンであってもよい。プロセッサは、コンピューティング・デバイスの組み合わせ（例えば、デジタル・シグナル・プロセッサ（ＤＳＰ）とマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと組み合わせた１つまたは複数のマイクロプロセッサ、または任意のその他の同様の構成）として実装することもできる。
【０２１９】
本明細書に記載の機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはこれらの任意の組み合わせとすることができる。プロセッサによって実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上で１つまたは複数の命令またはコードとして記憶されるかまたは送信されてもよい。他の実施例または実装形態も本開示および添付の特許請求の範囲の範囲に含まれる。例えば、ソフトウェアの性質のため、上述の機能を、プロセッサ、ハードウェア、ファームウェア、ハード配線または任意のこれらの組み合わせによって実行されるソフトウェアを使用して実装することができる。機能を実装する特徴は、機能の各部分が異なる物理的場所において実装されるように分散されることを含む、様々な位置に物理的に配置することも可能である。また、特許請求の範囲を含む本明細書で使用されている、項目の列挙（例えば、「〜のうちの少なくとも１つ」または「〜のうちの１つまたは複数」などの語句の前の項目の列挙）で使用されている「または」は、例えば、Ａ、ＢまたはＣのうちの少なくとも１つという列挙がＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわちＡとＢとＣ）を意味するように、包含的な列挙を示す。
【０２２０】
本明細書で使用されている「ほぼ」という用語は、修飾されている特性（例えば、「ほぼ」という用語によって修飾されている動詞または形容詞）が、必ずしも絶対的ではなく、その特性の利点を実現するのに十分に近接していることを意味する。
【０２２１】
本明細書で使用されている「基づく」という語句は、条件の閉集合を指すものと解釈すべきではない。例えば、「条件Ａに基づく」として記載されている例示のステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づき得る。言い換えると、本明細書で使用されている「基づく」という用語は、「少なくとも部分的に基づく」という語句と同様に解釈すべきである。
【０２２２】
本明細書の説明は、当業者が本開示を製作または使用することができるようにするために示されている。当業者には本開示の様々な修正が容易にわかるであろうし、本明細書で定義されている一般原理は、本開示の範囲から逸脱することなく他の変形態様にも適用可能である。したがって、本開示は本明細書に記載されている実施例および設計には限定されず、本明細書で開示されている原理および新規な特徴と整合する最も広い範囲が与えられるべきである。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正の内容】
【図１２】
2021508907.tif 000015
【手続補正書】
【提出日】令和3年2月1日(2021.2.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
カルコゲナイド物質を含み、第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに、第１の極性を有する書き込み操作の第１の書き込み電圧を印加することと、
前記書き込み操作の前記第１の書き込み電圧の印加後に、前記メモリ・セルに、前記第１の極性とは異なる第２の極性を有する前記書き込み操作の第２の書き込み電圧を印加することと、
前記書き込み操作の前記第２の書き込み電圧の印加後に、前記メモリ・セルに、前記第１の極性を有する前記書き込み操作の第３の書き込み電圧を印加することと
を含む方法。
【請求項２】
前記書き込み操作の前記第３の書き込み電圧が前記書き込み操作の前記第１の書き込み電圧より低い大きさを有する、請求項１に記載の方法。
【請求項３】
前記書き込み操作の前記第１の書き込み電圧の印加は前記カルコゲナイド物質のアモルファス相の形成を伴い、前記書き込み操作の前記第２の書き込み電圧の印加と前記書き込み操作の前記第３の書き込み電圧の印加とは前記カルコゲナイド物質の結晶相の形成を伴う、請求項１に記載の方法。
【請求項４】
前記書き込み操作の前記第２の書き込み電圧の印加は前記メモリ・セルを第１の方向に流れる電流を伴い、前記第３の書き込み電圧の印加は前記メモリ・セルを前記第１の方向とは異なる第２の方向に流れる電流を伴う、請求項１に記載の方法。
【請求項５】
前記第１の極性は前記第２の極性とは逆である、請求項１に記載の方法。
【請求項６】
第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに、第１の極性を有する書き込み操作の第１の書き込み電圧を印加することと、
前記書き込み操作の前記第１の書き込み電圧の印加後に、前記メモリ・セルに、前記第１の極性とは異なる第２の極性を有する前記書き込み操作の第２の書き込み電圧を印加することであって、前記書き込み操作の前記第２の書き込み電圧の印加は、前記メモリ・セルへの電圧の階段状変化の印加または前記メモリ・セルへの電圧の傾斜状変化の印加を含むことと、
前記書き込み操作の前記第２の書き込み電圧の印加後に、前記メモリ・セルに、前記第１の極性を有する前記書き込み操作の第３の書き込み電圧を印加することと
を含む方法。
【請求項７】
前記書き込み操作の前記第３の書き込み電圧は前記書き込み操作の前記第１の書き込み電圧より低い大きさを有する、請求項６に記載の方法。
【請求項８】
前記書き込み操作の前記第１の書き込み電圧の印加は前記メモリ・セルの相変化物質のアモルファス相の形成を伴い、前記書き込み操作の前記第２の書き込み電圧の印加及び前記書き込み操作の前記第３の書き込み電圧の印加は前記メモリ・セルの前記相変化物質の結晶相の形成を伴う、請求項６に記載の方法。
【請求項９】
前記書き込み操作の前記第２の書き込み電圧の印加は前記メモリ・セルを第１の方向に流れる電流を伴い、前記第３の書き込み電圧の印加は前記メモリ・セルを前記第１の方向とは異なる第２の方向に流れる電流を伴う、請求項６に記載の方法。
【請求項１０】
カルコゲナイド物質を含み、第１のアクセス線と第２のアクセス線とに結合されたメモリ・セルに、第１の極性を有する書き込み操作の第１の書き込み電圧を印加することと、
前記書き込み操作の前記第１の書き込み電圧の印加後に、前記メモリ・セルに、前記第１の極性とは異なる第２の極性を有する前記書き込み操作の第２の書き込み電圧を印加することと、
前記書き込み操作の前記第２の書き込み電圧の印加後に、前記メモリ・セルに、前記第２の極性を有する前記書き込み操作の第３の書き込み電圧を印加することと
を含む方法。
【請求項１１】
前記書き込み操作の前記第２の書き込み電圧は前記メモリ・セルの相変化記憶物質の結晶相の核生成を伴い、前記第３の書き込み電圧は前記メモリ・セルの前記相変化記憶物質の前記結晶相の成長を伴う、請求項１０に記載の方法。
【請求項１２】
前記書き込み操作の前記第３の書き込み電圧の印加後に、前記書き込み操作の前記第３の書き込み電圧とは異なる前記書き込み操作の第４の書き込み電圧を前記メモリ・セルに印加することをさらに含み、前記書き込み操作の前記第４の書き込み電圧は前記第２の極性を有する、
請求項１０に記載の方法。
【請求項１３】
前記第４の書き込み電圧は前記カルコゲナイド物質の結晶相のセットバックを伴う、請求項１２に記載の方法。
【請求項１４】
メモリ・デバイスであって、
カルコゲナイド物質を含むメモリ・セルと、
前記メモリ・セルに結合された第１のアクセス線と、
前記メモリ・セルに結合された第２のアクセス線と、
前記第１のアクセス線と前記第２のアクセス線とに結合されたメモリ・コントローラとを含み、
前記メモリ・コントローラは、
前記メモリ・セルに第１の電圧極性を有する書き込み操作の第１の書き込み電圧を印加し、
前記書き込み操作の前記第１の書き込み電圧の印加後に、前記メモリ・セルに、前記第１の電圧極性とは異なる第２の電圧極性を有する前記書き込み操作の第２の書き込み電圧を印加し、
前記書き込み操作の前記第２の書き込み電圧の印加後に、前記メモリ・セルに、前記第１の電圧極性を有する前記書き込み操作の第３の書き込み電圧を印加するように動作可能である、
メモリ・デバイス。
【請求項１５】
前記書き込み操作の前記第３の書き込み電圧が前記書き込み操作の前記第１の書き込み電圧より低い大きさを有する、請求項１４に記載のメモリ・デバイス。
【請求項１６】
メモリ・セルを特定することと、
前記メモリ・セルに書き込む論理状態を判断することと、
書き込み操作を使用して前記メモリ・セルに前記論理状態を書き込むこととを含み、
前記書き込み操作は、
前記メモリ・セルに、第１の極性を有し、前記メモリ・セルの一部の第１の物質相の形成を伴う第１の書き込み電圧を印加することと、
前記第１の書き込み電圧の印加後に、前記メモリ・セルに、前記第１の極性とは異なる第２の極性を有し、前記メモリ・セルの前記一部の第２の物質相の形成を伴う第２の書き込み電圧を印加することと、
前記第２の書き込み電圧の印加に少なくとも部分的に基づいて、前記メモリ・セルに前記第１の極性を有する第３の書き込み電圧を印加することとを含む、
方法。
【請求項１７】
前記メモリ・セルの前記一部はカルコゲナイド物質を含む、請求項１６に記載の方法。
【請求項１８】
メモリ・セルの相変化物質の不安定な原子分布を形成するために、前記メモリ・セルに、第１の極性を有する書き込み操作の第１の電圧を印加することと、
前記書き込み操作の前記第１の電圧の印加後に、前記メモリ・セルの前記相変化物質の安定した原子分布を形成するために、前記メモリ・セルに、前記第１の極性とは異なる第２の極性を有する前記書き込み操作の第２の電圧を印加することと、
前記書き込み操作の前記第２の電圧の印加後に、前記メモリ・セルの前記相変化物質の前記安定した原子分布を形成するために、前記メモリ・セルに、前記第１の極性を有する前記書き込み操作の第３の電圧を印加することであって、前記書き込み操作の前記第３の電圧が前記書き込み操作の前記第２の電圧よりも高い大きさを有することと
を含む方法。
【請求項１９】
前記不安定な原子分布は、前記メモリ・セルの前記相変化物質の不安定なアモルファス相を含む、請求項１８に記載の方法。
【請求項２０】
前記安定した原子分布は、前記メモリ・セルの前記相変化物質の安定した結晶相を含む、請求項１８に記載の方法。
【請求項２１】
前記書き込み操作の前記第２の電圧の印加は前記メモリ・セルの前記相変化物質の結晶相の核生成のために設定され、前記書き込み操作の前記第３の電圧の印加は前記メモリ・セルの前記相変化物質の前記結晶相の成長のために設定される、請求項１８に記載の方法。
【請求項２２】
前記書き込み操作の前記第３の電圧の印加後に、前記メモリ・セルに、前記第２の極性を有する前記書き込み操作の第４の電圧を印加すること
をさらに含む、請求項１８に記載の方法。
【請求項２３】
前記書き込み操作の前記第４の電圧の印加は前記メモリ・セルの相変化記憶物質の結晶相のセットバックのために設定される、請求項２２に記載の方法。
【請求項２４】
前記第１の極性は前記第２の極性とは逆である、請求項１８に記載の方法。
【請求項２５】
メモリ・デバイスであって、
メモリ・セルと、
前記メモリ・セルに結合された第１のアクセス線と、
前記メモリ・セルに結合された第２のアクセス線と、
前記第１のアクセス線と前記第２のアクセス線とに結合されたメモリ・コントローラとを含み、
前記メモリ・コントローラは、
前記メモリ・セルに、第１の極性を有し、前記メモリ・セルの不安定な原子分布を形成するように設定された書き込み操作の第１の電圧を印加し、
前記書き込み操作の前記第１の電圧の印加後に、前記メモリ・セルに、前記第１の極性とは異なる第２の極性を有し、前記メモリ・セルの安定した原子分布を形成するように設定された前記書き込み操作の第２の電圧を印加し、
前記書き込み操作の前記第２の電圧の印加後に、前記メモリ・セルに、前記第１の極性を有し、前記書き込み操作の前記第２の電圧よりも高い大きさを有する前記書き込み操作の第３の電圧を印加するように動作可能である、
メモリ・デバイス。
【請求項２６】
前記第１の電圧の印加は前記メモリ・セルのオーム加熱の第１の量のために設定され、前記第２の電圧の印加は前記第１の量よりも小さい前記メモリ・セルのオーム加熱の第２の量のために設定される、請求項２５に記載のメモリ・デバイス。
【請求項２７】
前記メモリ・セルはカルコゲナイド物質を含む、請求項２５に記載のメモリ・デバイス。
【請求項２８】
前記不安定な原子分布は前記メモリ・セルの相変化物質の不安定なアモルファス相を含み、前記安定した原子分布は前記メモリ・セルの前記相変化物質の安定した結晶相を含む、請求項２５に記載のメモリ・デバイス。
【請求項２９】
前記書き込み操作の前記第２の電圧の印加は前記メモリ・セルの相変化物質の結晶相の核生成のために設定され、前記書き込み操作の前記第３の電圧の印加は前記メモリ・セルの前記相変化物質の前記結晶相の成長のために設定される、請求項２５に記載のメモリ・デバイス。
【請求項３０】
前記メモリ・コントローラが、
前記書き込み操作の前記第３の電圧の印加後に、前記メモリ・セルに、前記第２の極性を有する前記書き込み操作の第４の電圧を印加するように動作可能である、
請求項２５に記載のメモリ・デバイス。
【請求項３１】
前記書き込み操作の前記第４の電圧の印加は前記メモリ・セルの相変化記憶物質の結晶相のセットバックのために設定される、請求項３０に記載のメモリ・デバイス。
【請求項３２】
メモリ・セルを特定することと、
前記メモリ・セルに書き込む論理状態を判断することと、
書き込み操作の一部として前記メモリ・セルに前記論理状態を書き込むことであって、前記書き込み操作が、
前記メモリ・セルのカルコゲナイド物質の不安定な状態を形成するために、前記メモリ・セルに第１の極性を有する第１の電圧を印加することと、
前記第１の電圧の印加後に、前記メモリ・セルの前記カルコゲナイド材料の安定した状態を形成するために、前記第１の電圧の印加に少なくとも部分的に基づいて、前記メモリ・セルに前記第１の極性とは異なる第２の極性を有する第２の電圧を印加することと
を含むことと、
前記書き込み操作を使用した前記メモリ・セルへの前記論理状態の書き込みに少なくとも部分的に基づいて、第２の書き込み操作を使用して前記メモリ・セルに第２の論理状態を書き込むことを判断することと、
前記第２の書き込み操作の一部として前記メモリ・セルに前記第２の論理状態を書き込むことであって、前記第２の書き込み操作が、
前記メモリ・セルの前記カルコゲナイド物質の前記不安定な状態を形成するために、前記メモリ・セルに前記第２の極性を有する第３の電圧を印加することと、
前記メモリ・セルの前記カルコゲナイド物質の前記安定した状態を形成するために、前記第３の電圧の印加に少なくとも部分的に基づいて、前記メモリ・セルに前記第１の極性を有する第４の電圧を印加することと
を含むことと
を含む方法。
【請求項３３】
前記メモリ・セルの読み取りを判断することと、
読み取り操作を使用して前記メモリ・セルを読み取ることとをさらに含み、
前記読み取り操作は、前記メモリ・セルに、前記第１の極性又は前記第２の極性に少なくとも部分的に基づく極性を有する読み取り電圧を印加することを含む、
請求項３２に記載の方法。
【請求項３４】
前記第２の論理状態は前記論理状態とは異なる、請求項３２に記載の方法。
【請求項３５】
前記書き込み操作の前記第１の電圧の印加は前記メモリ・セルの一部の第１の物質相を形成するように設定され、前記書き込み操作の前記第２の電圧の印加は前記メモリ・セルの前記一部の第２の物質相を形成するように設定される、請求項３２に記載の方法。
【請求項３６】
前記第１の電圧の印加は前記メモリ・セルのオーム加熱の第１の量のために設定され、前記第２の電圧は前記第１の量よりも小さい前記メモリ・セルのオーム加熱の第２の量のために設定される、請求項３２に記載の方法。
【請求項３７】
前記不安定な状態は前記メモリ・セルの前記カルコゲナイド物質の不安定なアモルファス相を含み、前記安定した状態は前記メモリ・セルの前記カルコゲナイド物質の安定した結晶相を含む、請求項３２に記載の方法。
【国際調査報告】
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