(57)【要約】  エピ層を支持するための上面を有する基板（１０１）と、前記基板（１０１）上に配設された複数のナノサイズキャビティ（１０２，１０２’）でパターニングされた、ニードルパッドを形成するための、マスク層（１０３）と、前記マスク層（１０３）上に配設された格子不整合半導体の薄膜（１０５）であって、前記薄膜（１０５）が、前記薄膜（１０５）内に埋め込まれた前記格子不整合半導体の平行に離間した複数の半導体ニードル（１０４，２０４）を含み、前記複数の半導体ニードル（１０４，２０４）が、前記マスク層（１０３）の前記複数のナノサイズキャビティ（１０２，１０２’）内で前記基板（１０１）に向かって軸方向で実質的に垂直に配設されている、薄膜（１０５）と、を備え、格子不整合半導体エピ層（１０６）が、前記格子不整合半導体エピ層（１０６）によって支持された前記薄膜上に設けられている、補強薄膜デバイス（１００，２００，５００）。
2021531231.tif 000002
【特許請求の範囲】
【請求項１】
補強薄膜デバイス（１００，２００，５００）であって、
エピ層を支持するための上面を有する基板（１０１）と、
前記基板（１０１）上に配設された複数のナノサイズキャビティ（１０２，１０２’）でパターニングされた、ニードルパッドを形成するための、マスク層（１０３）と、
前記マスク層（１０３）上に配設された格子不整合半導体の薄膜（１０５）であって、前記薄膜（１０５）が、前記薄膜（１０５）内に埋め込まれた前記格子不整合半導体の平行に離間した複数の半導体ニードル（１０４，２０４）を含み、前記複数の半導体ニードル（１０４，２０４）が、前記マスク層（１０３）の前記複数のナノサイズキャビティ（１０２，１０２’）内で前記基板（１０１）に向かって軸方向で実質的に垂直に配設されている、薄膜（１０５）と、
を備え、
格子不整合半導体エピ層（１０６）が、前記格子不整合半導体エピ層（１０６）によって支持された前記薄膜上に設けられ、好ましくは、前記基板（１０１）が、直径２インチを超えるシリコンウェハである、
補強薄膜デバイス（１００，２００，５００）。
【請求項２】
格子不整合半導体の平行に離間した前記複数の半導体ニードル（２０４）は、格子不整合半導体の５０〜１００ｎｍの距離で六方最密充填構造に配置されている、請求項１に記載の補強薄膜デバイス（２００）。
【請求項３】
前記複数のナノサイズキャビティ（１０２，１０２’）は、５〜２５ｎｍの孔径で構成されたナノサイズ孔であって、前記ナノサイズ孔内に同じ厚さの前記半導体ニードル（１０４，１０４）を設けるためのナノサイズ孔である、請求項１および２に記載の補強薄膜デバイス（３００）。
【請求項４】
前記エピ層は、少なくとも２つの異なる格子不整合半導体（４０６）の複数の個別のアイランドを含む、請求項１から３に記載の補強薄膜デバイス（４００）。
【請求項５】
前記薄膜（５０５）は、ゲルマニウム（５０５）中に配置されており、前記エピ層が、グラフェン（５０６）である、請求項１から４に記載の補強薄膜デバイス（５００）。
【請求項６】
前記複数のナノサイズキャビティ（１０２，１０２’）は、実質的に深い、請求項１から５に記載の補強薄膜デバイス（１００）。
【請求項７】
前記エピ層が、前記エピ層と同じ半導体材料の半導体フィンを含む、請求項１から６の補強薄膜デバイス（１００）。
【請求項８】
前記複数のアイランドが、２００〜５００ｎｍの距離で実質的に密に充填されている、請求項４から７に記載の補強薄膜デバイス（１００）。
【請求項９】
前記エピ層が、１〜１０ｎｍの薄い中間層を有する異なるバンドギャップを有するＩＩＩ−Ｖ族半導体合金の少なくとも１つのヘテロ構造（５０６，６０６）を含み、前記中間層が、前記ヘテロ構造（５０６，６０６）内の当接している半導体よりも小さいバンドギャップを有する、請求項１から８に記載の補強薄膜デバイス（６００，７００）。
【請求項１０】
前記半導体ニードルが、少なくともウルツ鉱型結晶構造である部分を有する、請求項１から９の補強薄膜デバイス（１００）。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権主張
本特許出願は、２０１８年４月２２日に出願されたスウェーデン国特許出願第１８３０１４号の優先権を主張するものであり、その全体が本明細書に組み込まれる。
【０００２】
本発明は、概して、シリコンウェハの表面処理およびシリコン上のＩＩＩ−Ｖ族材料のヘテロジニアスインテグレーションのためのデバイスに関する。
【背景技術】
【０００３】
ムーアの法則によれば、チップに収容されるトランジスタの数は、指数関数的に、２４か月ごとにトランジスタの数が２倍になる速度で増大すると予測されている。しかし、このことは、エレクトロニクスがナノスケールにスケールダウンされるときに問題を引き起こす。エレクトロニクスのスケールダウンは、１９７０年代初頭から続いている。トランジスタの微細化により、コスト当たりの性能が向上し、半導体市場は指数関数的に成長している。これにより、半導体技術への投資も継続されており、エレクトロニクスのさらなる微細化を牽引している。半導体産業では、性能の向上を継続するために、シリコン系ＣＭＯＳを置換するという課題に直面している。シリコントランジスタの縮小は、いずれその限界に達するであろう。
【０００４】
シリコン系電界効果トランジスタ（ＭＯＳＦＥＴ）に固有の特徴は、寸法の低減につれ、その性能が向上することである。プロセス手法の進展により電界効果トランジスタのサイズが縮小されたため、トランジスタ密度とともに、性能が指数関数的に向上している。現在の論理回路は、相補的な特性を有するトランジスタをベースとしている。これらは、ｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴ（または単にＮＭＯＳトランジスタおよびＰＭＯＳトランジスタ）と称されている。微細化の指針とは、電極ならびにｎチャネルおよびｐチャネルの長さをますます短くしていくことである。ＣＭＯＳ回路にはＰＭＯＳトランジスタおよびＮＭＯＳトランジスタが使用されており、これまでに非常に高密度の集積回路の製造が可能になっている。
【０００５】
最近のＭＯＳＦＥＴのスケーリングは、放熱量が約１００Ｗ／ｃｍ２であるため、電力の点で限界のスケーリングの段階にある。集中的なパッケージングおよび冷却のコストをかけなければ、電力密度をこれ以上高めることはできず、これらのチップは大部分の用途で非実用的なものとなる。集積回路で特に有用とされてきたのは主にシリコンの自然酸化物を形成する能力であるが、化合物半導体では、高誘電率酸化物が評価されている。特に、現在のコンピュータを可能にしたのは、ＣＭＯＳトランジスタの幾何学的な縮小である。エレクトロニクスの開発を継続するためには、安価なシリコンウェハ上に新規の種類の半導体材料を実装するための新しい解決策が必要とされている。
【０００６】
ＣＭＯＳトランジスタの高性能化に適した材料群、いわゆるＩＩＩ−Ｖ族半導体に注目が集まっている。これらの半導体は、元素周期表のＩＩＩ族とＶ族の元素を組み合わせたものであり、シリコンの何倍も優れた電子物性を有する魅力的な半導体材料である。また、ゲルマニウムおよびグラフェンなどの半導体材料は、電子構成要素の製造のための代替材料としても魅力的である。これらの材料の優れた電子輸送特性は、ナノエレクトロニクスの発展にとって、きわめて中心的な存在となりうる。ＧａＡｓ、ＩｎＡｓ、ＩｎＰなどのＩＩＩ−Ｖ族半導体およびこれらの三元合金および四元合金は、周期表のＩＩＩ列およびＶ列の元素を組み合わせたものである。このような材料は、競争力のあるＩＩＩ−Ｖ型ＣＭＯＳ技術を実現するために、Ｓｉ−ＣＭＯＳときわめて類似したシリコンプラットフォーム上で作製する必要があり、ＩＩＩ−Ｖ族半導体とゲルマニウムとの共集積化、またはシリコン上の別個のＩＩＩ−Ｖ族半導体との共集積化が必要となる。しかし、シリコン基板上に高品質のチャネル材料を製造することは、特にＩＩＩ−Ｖ族半導体の場合、きわめて困難である。集積回路の製造を継続するための現在のＩＩＩ−Ｖ型ＣＭＯＳ技術は、将来のＣＭＯＳの主要な候補である。将来のＣＭＯＳ技術における現在のＣＭＯＳ技術の将来の役割は、国際半導体技術ロードマップ（Technology Roadmap for Semiconductors, ＩＴＲＳ）に記載されている。概して、１０〜１４ｎｍノード付近では、国際半導体技術ロードマップ（ＩＴＲＳ）で定められた性能目標を達成するために、代替のチャネル材料が必要になるであろう。
【０００７】
ただし、ＩＩＩ−Ｖ族材料を合金として組み合わせることの可能性は、それらの特性が、気相化学プロセスを用いたエレクトロニクスのバンドギャップが異なる種々のヘテロ構造でエピタキシャル成長するものであることから、主たる関心対象となる。ＩＩＩ−Ｖ族材料は、ＩＩＩ族元素およびＶ族元素の熱分解された前駆体分子から気相蒸着法によってエピタキシャルに製造することができる。しかし、当該材料はどのような表面上にも成長できるわけではなく、高い結晶品質を得るためには、格子定数が等しいかまたは近似の材料の結晶面を用意する必要がある。ＡｌＧａＩｎＡｓ合金内のヘテロ構造は、例えばＩｎＧａＡｓ／ＧａＡｓ／ＩｎＧａＡｓ構造およびＧａＮ／ＩｎＧａＮ／ＧａＮ構造であり、それぞれ量子井戸を形成し、フォトニック構成要素のための電荷担体（電子および正孔）の再結合を可能にしている。そのため、ＩＩＩ−Ｖ族半導体は、レーザおよびＬＥＤなどのフォトニックアプリケーションのみならず、ＩＩＩ−Ｖ族材料の直接遷移によっても、大きな関心対象となっている。また、これらの半導体材料は、それぞれ、高周波エレクトロニクスにおけるきわめて高い移動度、１次元ナノ構造におけるバリスティック電子輸送、量子エレクトロニクスにおける０次元および１次元ナノ構造における電荷担体のトラップなどから、半導体部品の製造においても関心対象となっている。ＩＩＩ−Ｖ族半導体のなかには、例えばインジウムアンチモンなど、負電荷担体に対して非常に高い移動度を有するものがあり、他の半導体には、例えばゲルマニウムなど、正電荷担体に対してきわめて高い移動度を有するものがある。ＩＩＩ−Ｖ族半導体材料は、シリコンウェハ上に集積化されたフォトニックアプリケーションを可能にする。グラフェンの電子移動度は２００，０００ｃｍ２Ｖ−１ｓ−１、シリコンは約１，４００ｃｍ２Ｖ−１ｓ−１、インジウムアンチモンは約７７，０００ｃｍ２Ｖ−１ｓ−１である。グラフェンは電子移動度において優れているが、正孔移動度が低いため、ＣＭＯＳエレクトロニクスには適していない。ＣＭＯＳエレクトロニクスでは、電子移動度が高いだけでは十分ではないが、１，９００ｃｍ２Ｖ−１ｓ−１の電子移動度のゲルマニウムに次いで、８５０ｃｍ２Ｖ−１ｓ−１のＩｎＳｂが、ｐドープチャネル材料およびｎドープチャネル材料のための正電荷担体の最大の移動度を有している。ＩＩＩ−Ｖ型ＣＭＯＳを実現する上で最も重要な問題の１つは、シリコンプラットフォーム上でのヘテロジニアスインテグレーションである。
【０００８】
ＩＩＩ−Ｖ族化合物半導体が集積回路用半導体として代替技術となるためには、Ｓｉ系ＣＭＯＳのような対応するドライバが必要となる。ＩＩＩ−Ｖ型ＭＯＳＦＥＴのプロセスフローは、シリコンベースのＣＭＯＳ技術と同様のプロセスフローを使用する必要がある。また、直径８〜１２インチの工業的に使用可能なウェハに、異なるＩＩＩ−Ｖ族半導体の共集積化が必要である。これまで、シリコン上の単一のＩＩＩ−Ｖ族化合物半導体は実証されている。厚膜バッファ層がデモ構成要素に使用されてはいるが、商業的な共集積化には、４００ｎｍ未満の薄膜バッファ層が必要とされる。
【０００９】
文献“J. A. del Alamo et al., III-V CMOS: the key to sub-10 nm electronics?, Microsystems Technology Laboratories, MIT, 2011 MRS Spring Meeting and Exhibition Symposium P: Interface Engineering for Post-CMOS Emerging Channel Materials”には、ＣＭＯＳの電力密度が〜１００Ｗ／ｃｍ２で飽和していることが記載されている。クロック周波数は４ＧＨｚで飽和している。同文献にはさらに、バッファ層が薄く欠陥密度が低いシリコンウェハのような大面積のウェハ上にＩＩＩ−Ｖヘテロ構造を共集積化することについての課題が記載されている。特に、同文献では、２つの異なる薄膜構造のアイランドを並べて共集積化させる際の問題点が記載されている。その決定的な要因の１つは、材料の格子定数が大きく異なっていることである。
【００１０】
文献“J.A.del Alamo et al., The prospects for 10 nm III-V CMOS, Microsystems Technology Laboratories, MIT, Rm. 39-567, Cambridge, MA 02139, USA”には、ｐチャネルの候補材料に応じて、２つの異なる材料をシリコンウェハ上できわめて密に並べて集積する必要があること自体が課題であることが記載されている。
【００１１】
文献“International Technology Roadmap for Semiconductors 2009 Edition Emerging Research Materials”に記載されている問題は、電子移動度は低いが正孔移動度が低いＩＩＩ−Ｖ族半導体のような、シリコン以外の半導体を使用することである。ゲルマニウムは、高い正孔移動度を有するが、電子移動度はＩＩＩ−Ｖ族化合物半導体ほど高くない。別の問題は、異なるチャネル材料を用いて共集積化されたトランジスタの高移動度のｎチャネルおよびｐチャネルを実現して、それぞれの電荷担体の高い移動度を利用することである。別の問題は、シリコンウェハ上で位置および方向を制御可能な、望ましい位置での代替トランジスタチャネル材料の選択的成長である。
【００１２】
文献“International Technology Roadmap for Semiconductors 2011 Edition Emerging Research Materials”には、２０１８年から２０２６年に向けて予測される２０１１年時点の課題が記載されている。特に興味深いのは、従来のＣＭＯＳ技術に置換可能な新しいＣＭＯＳ技術を発明することである。ムーアの法則およびＩＴＲＳによると、トランジスタは２０１７年に１０ｎｍ、２０１９年に７ｎｍ、２０２０年に５ｎｍ、２０２３年に３ｎｍに縮小すると予想されている。特に、同文献では、ＣＭＯＳ用のＩＩＩ−Ｖ族半導体とゲルマニウムとの共集積化の問題を困難であるとしているが、集積化したとしても、欠陥制御およびドープ制御も必要となり、問題はさらに複雑になるとしている。さらに、ゲルマニウムのドーパント原子の活性化はｎドープのために高いプロセス温度を必要とするのに対し、ＩＩＩ−Ｖ族材料のドープ活性化は、低温で行うことができる。これら２つの競合する要件によって、ＩＩＩ−Ｖ族材料の成長前にゲルマニウムの構成要素の製造が要求される可能性があり、ＩＩＩ−Ｖ族材料とゲルマニウムとの集積がさらに複雑となる。
【００１３】
特に、同文献では、ＣＭＯＳ用のＩＩＩ−Ｖ族半導体とゲルマニウムとの共集積化の問題を困難であるとしているが、集積化したとしても、欠陥制御およびドープ制御も必要となり、問題はさらに複雑になるとしている。さらに、ゲルマニウムのドーパント原子の活性化はｎドープのために高いプロセス温度を必要とするのに対し、ＩＩＩ−Ｖ族材料のドープ活性化は、低温で行うことができる。これら２つの競合する要件によって、ＩＩＩ−Ｖ族材料の成長前にゲルマニウムの構成要素の製造が要求される可能性があり、ＩＩＩ−Ｖ族材料とゲルマニウムとの集積がさらに複雑となる。
【００１４】
学位論文“High-Performance III-V PMOSFET, A.Nainani, 2011”では、シリコンＣＭＯＳ技術の微細化がわずかな利益しかもたらさないため、低電圧での高性能トランジスタ構成要素のトランジスタチャネルとしての使用のために、長い間、ＩＩＩ−Ｖ族材料が模索されてきたことが記載されている。同文献では、ポストシリコンＣＭＯＳ用のＩＩＩ−Ｖ族電界効果トランジスタの最大の課題は、シリコンプラットフォームとＩＩＩ−Ｖ族材料とのヘテロジニアスインテグレーションであると記載されている。別の課題は、ｐ型ＭＯＳＦＥＴチャネルとしてのゲルマニウムを含むｐ型構成要素と、ｎ型ＩＩＩ−Ｖ族ＭＯＳＦＥＴとを集積化することである。
【００１５】
文献“J.A.Del Alamo et al., Nanometre-scale electronics with III-V compound semiconductors.（Nature 479.7373 (2011): 317-323）”には、ポストＳｉＣＭＯＳの最大の課題は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを並べて製造できる基板を準備することであると記載されている。特に、ＩＩＩ−Ｖ型ＣＭＯＳを実現するためには、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとをシリコン上に集積することが解決すべき問題として記載されている。なかでも、必要とされる可能な最大の進歩は、シリコン基板上にＩＩＩ−Ｖ型ＮＭＯＳトランジスタおよびＩＩＩ−Ｖ型ＰＭＯＳトランジスタを並べて集積化することである。技術予算からは、ムーアの法則のコスト構造を達成するために、主にシリコンウェハを使用することが要求されている。バッファ層は、エピタキシャル成長時間が短いという経済的な理由から薄膜化する必要があるが、これには、放熱のための熱的な理由もある。ＩＩＩ−Ｖ族半導体およびその合金のエピ層の成長速度は、約１〜２μｍ／ｈである。シリコン上のＩＩＩ−Ｖ族半導体用バッファ層は、約１．５μｍの厚さである。ＩＩＩ−Ｖ型ＣＭＯＳの最大の課題は、格子定数の異なる２つの異なる材料のアイランドを並べて平坦な表面に形成するＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのハイブリッド基板を製造することである。同文献には、これは重要な問題であるものの、十分な注意が払われていないと記載されている。
【００１６】
より安価な窒化ガリウム基板を製造するために、これまでシリコン上にバッファ層が製造されており、窒化アルミニウムから窒化ガリウムまでの半導体材料の勾配を有する合金を用いて薄膜を成長させている。これは、２次元電子ガスを用いて、通常１〜５ｎｍ程度の薄さのＩｎＧａＮの薄層によって画定される、平面のＧａＮ／ＩｎＧａＮ／ＧａＮ量子井戸を形成することにより、窒化ガリウム系材料、特に平面ＬＥＤの電気構成要素を作製するためである。ＩＩＩ−Ｖ族半導体の格子定数により、大型のウェハで製造時にクラックを発生させることなくシリコン上にＩＩＩ−Ｖ族材料の薄膜を製造することが困難となっている。
【００１７】
シリコンＣＭＯＳ技術のさらなる進展として、ソースとドレインとの間にマルチゲートコンタクトを有する異方性エッチングされたシリコン半導体を用いた、いわゆるシリコンＦｉｎＦＥＴ技術がある。平面ＣＭＯＳのスケーリングの難しさは、トランジスタを通る電流のゲート制御を許容可能に維持する点にある。ＦｉｎＣＭＯＳＦＥＴには、トランジスタを流れる電流を静電的に有利に制御できるコンタクトを用いて、水平方向の細長い構造をきわめて簡単にコーティングできるという利点がある。しかし、ＦｉｎＦＥＴの問題点の１つとして、狭バンドギャップ半導体から生じる高抵抗が挙げられる。さらに、ＦｉｎＦＥＴ技術は、１０ｎｍ未満のトランジスタノードでは、トップダウンプロセス手法に制限がある。
【００１８】
非常に優れた電子的特性は別として、ＩＩＩ−Ｖ族半導体およびグラフェンのような材料は、大型シリコンウェハ上での製造が困難となっている。ＩＩＩ−Ｖ族半導体では、このことは特に、これらの半導体が格子不整合半導体であること、すなわち、原子の結晶格子における格子定数がシリコンと大きく異なることに起因している。これにより、シリコンウェハに応力が発生し、その結果、シリコンウェハの曲がりおよび微細な折れが発生する。シリコン上に純粋な窒化ガリウム（格子不整合半導体）をコーティングすると、シリコンウェハのクラックが発生しやすくなる。シリコンを窒化ガリウムでコーティングするための上記の方法は、シリコンウェハを窒化アルミニウムガリウムの多数の合金でコーティングする複雑なプロセスでバッファ層を成長させる方法であり、種々のドープおよび窒化アルミニウムガリウム合金を用いてバッファ層の応力を均一にするものである。当該プロセスでは、大型で種々の体積のシリコンウェハへの拡張が困難であり、特に、装置およびシリコンウェハごとに最適化する必要がある。さらに、窒化アルミニウムガリウムの合金エピ層の層数が多いため、プロセス時間が長く、大規模生産にはきわめてコストがかかる。
【００１９】
ＬＥＤ製造業者は、サファイア基板上にＩＩＩ族窒化物半導体を成長させているが、サファイア基板は６インチウェハで約４００ドルときわめて高価である。シリコンエレクトロニクス製造業者は、集積回路の性能向上のためのＩＩＩ−Ｖ族材料への切り替えという次の課題に直面しており、今日、２００〜３００マイクロメートルの厚さのＩＩＩ−Ｖ族ソリッド半導体ウェハが要求されている。国際半導体技術ロードマップ（ＩＴＲＳ）によれば、半導体産業で必要とされる２インチＩＩＩ−Ｖ族半導体よりも大きなディスク製品については、現在、容易に入手可能な製品はない。
【００２０】
前述の問題を軽減する１つの方法は、ＩＩＩ−Ｖ族材料の横方向過成長を使用することである。このような解決策は、特に米国特許出願公開第２０１０／００７２５１３号明細書に記載されており、半導体材料は、第１の半導体材料と、結晶性基板の表面上に配設されたマスクとを有する結晶性基板上にコーティングされている。半導体材料は、開口部を充填し、マスクを覆うことにより転位を低減する、結晶過成長した第２の半導体材料を含む。このような解決策の欠点は、ＩＩＩ−Ｖ族材料が脆性を有するため、２つの異なる格子不整合半導体材料、またはＩＩＩ−Ｖ族材料とゲルマニウムとの組み合わせ、または同じ結晶基板上の異なる格子定数を有する材料の他の組み合わせでは、特に、例えば４〜１２インチのより大きなウェハ径の場合、ウェハにクラックが発生することである。
【００２１】
米国特許第７２５０３５９号明細書には、シリコン上にゲルマニウムを集積する際に、ウェハに張力を導入する方法が記載されている。同明細書は、シリコン上のＩＩＩ−Ｖ族材料のエピタキシャル格子不整合成長に続いて、シリコン中にＶ字型の窪みをエッチングすることにより、シリコン上にＩＩＩ−Ｖ族材料を成長させる方法をさらに開示している。その目的は、材料の応力によりＧａＮ基板のサイズが制限されることにある。また、ＧａＮ膜の厚さにより、ＧａＮ系光学構成要素から放出される光の波長シフトを形成することができる。通常、ＧａＮエピ層では、結晶構造に応力および歪みが加わってクラックが発生する。本方法の欠点は、格子不整合のために多くの応力が材料に残留することであり、その結果、格子不整合半導体用のエピタキシャル基板のサイズが制限されることである。
【００２２】
米国特許第９３７９２０４号明細書には、ＩＩＩ−Ｖ族材料のウェハをエッチングし、ＩＩＩ−Ｖ族材料で再充填して、無転位のＩＩＩ−Ｖ族半導体を提供する方法が記載されている。本方法の欠点は、格子不整合により、材料に多くの張力が発生して残留することである。さらに、当該ウェハの機械的性能は、２インチを超える大面積にわたってウェハに異なる応力が生じる、きわめて多様なＩＩＩ−Ｖ族材料の共集積化という目的に対して十分ではない。
【００２３】
シリコン基板上に関連するＩＩＩ−Ｖ族材料を有するＦｉｎＦＥＴ構成要素を形成する１つの方法は、米国特許出願公開第２０１４／０２６４６０７号明細書に記載されている。本解決策によれば、非シリコン系半導体を長さ対厚さの比を有する溝内に成長させて、この溝に格子不整合の半導体材料を形成する。また、半導体フィンの種々の部分をドープして、半導体フィンとのソースコンタクトおよびドレインコンタクトを形成する方法も記載されている。本方法の欠点は、シリコン基板上に半導体フィンが格子不整合に成長するため、ウェハに脆性が残留することである。大きな問題としては、ＩＩＩ−Ｖ族半導体の格子定数により、シリコン上にＩＩＩ−Ｖ族材料の薄膜を製造することを困難にすることであり、大型のウェハ基板では製造時にクラックが発生する。特に、半導体フィンに転位が伝播する可能性がある。
【００２４】
文献“Wang et al., Small, 13, 2017, 1700929”には、ゲルマニウムのエピ層を触媒的に使用してＣＶＤでグラフェンを合成する方法が記載されている。３００ｎｍのＳｉＯｘ酸化物層を有する高ドープｐ−Ｓｉウェハ上に２００ｎｍ厚さのゲルマニウム膜をスパッタリングしており、特に、金属の混入を避けるためにグラフェンを形成することが望ましいとされている。真空下では、水素２３ｓｃｃｍおよびアルゴン２３０ｓｃｃｍの混合物を大気圧まで導入している。ガスの流れを変えずに、ゲルマニウムエピ層を９００〜９３０℃の融点付近まで加熱している。リアクタにメタンガスを０．７ｓｃｃｍで６０〜３６０分、添加している。グラフェン成長に触媒作用を及ぼすためのゲルマニウム層を製造する本方法の欠点は、ゲルマニウム層がスパッタリングされるため、グラフェンを含む量子電子構成要素のためのゲルマニウム層の結晶品質が低いことである。
【００２５】
総括すると、シリコン上にＩＩＩ−Ｖ族材料および他の材料を製造する既知の方法には、問題が存在している。１つの問題は、公知のバッファ層技術を用いた６インチを超えるシリコンウェハ上のＩＩＩ−Ｖ族薄膜の欠陥によって、電子構成要素用のシリコン上のＩＩＩ−Ｖ族半導体上への５０〜１００ｎｍの薄さの薄膜バッファ層の製造が妨げられることである。
【００２６】
別の問題は、シリコン上の厚いＩＩＩ−Ｖ族薄膜である。これは、限定的な範囲で結晶品質を向上させることができるものの、この場合、シリコン上の厚バッファ層による波長シフトや、ＩＩＩ−Ｖ型ＣＭＯＳの電力密度による放熱性の低さなどのフォトニクス上の他の問題が発生する。これは、シリコン上のＩＩＩ−Ｖ族半導体のエピ層を薄層化することで改善される。
【発明の概要】
【００２７】
したがって、本発明の実施形態は、好ましくは、添付の特許請求の範囲にしたがって補強薄膜を提供することによって、単独でまたは任意の組み合わせで、上述したような当該技術分野における１つ以上の欠陥、欠点、または問題点を緩和、軽減、または排除しようとするものである。
【００２８】
本明細書で使用される場合、「含む（comprises）／含んでいる（comprising）」という用語は、言明されている特徴、整数、ステップ、または構成要素の存在を特定するために使用されるが、１つ以上の他の特徴、整数、ステップ、構成要素、またはそれらの群の存在または追加を排除するものではないことを強調しておく。
【００２９】
本発明の目的は、従来の手法または電子構成要素用のバッファ層を用いた、大規模な、高移動度の半導体材料において４インチを超えるサイズで現在製造可能なウェハに比べて、エピタキシャル成長に対してより高い結晶品質を有する補強ウェハを提供することである。
【００３０】
本発明のさらなる目的は、現行のシリコンウェハに反りを生じさせる、ＩＩＩ−Ｖ族半導体材料の成長に起因したクラックのないシリコンウェハを提供することである。産業用途では、６〜１２インチウェハ用の装置で使用されているように、ロボットアーム（真空吸引でウェハの下に入る）がウェハをプロセスチャンバ内に出し入れできるように、ウェハとロボットハンドリングとの互換性も要求される。このため、シリコンよりも電荷担体の移動度が高いことのみに基づいて、高性能電子構成要素を製造するほうが安価となるが、一方で、シリコンウェハは、２インチ、４インチ、６インチ、８インチ、１２インチウェハなどの産業スケールのウェハの特定寸法のために設計された多くのプロセスのプラットフォームとして使用することができる。また、ポストシリコンＣＭＯＳ構成要素用の集積回路のエピタキシャル製造ならびにシリコンウェハ上の集積ナノエレクトロニクスおよびフォトニクスもきわめて高い精度で製造可能となる。
【００３１】
本発明の別の目的は、本明細書において説明しているシリコンウェハ上に量子コンピューティングデバイスを構築する手段としてのウェハを提供することにある。
【００３２】
上述した目的は、添付の独立請求項にしたがった薄膜デバイスによって達成され、特定の実施形態は、従属請求項に記載されている。したがって、本発明は、大規模なＩＩＩ−Ｖ族半導体ウェハに代わる高強度の薄膜を提供することにより、シリコン上にＩＩＩ−Ｖ族半導体エピ層（またはグラフェン）を制御して成長させ、機能性電気構成要素を作製することを可能にすることを目的としている。
【００３３】
本発明の別の目的は、ポストシリコンＣＭＯＳ構成要素のためのシリコンプラットフォーム上に種々の高移動度の半導体を集積することである。このような共集積化は、文献上ではきわめて困難とされており、ＩＩＩ−Ｖ型ＣＭＯＳの大きな課題とみなされている。本発明の別の目的は、ＶＬＳＩ  ＩＩＩ−Ｖ型ＣＭＯＳにおいて、異なる半導体材料の複数のアイランドとしてのエピタキシャル層をウェハ上に並べて位置決めし、その大きさを制御する手段を提供することにある。国際半導体技術ロードマップ（ＩＴＲＳ）で定められた目標を達成するためには、シリコンウェハ上に格子定数の異なる２種類の半導体材料のアイランドを共集積化させることが必要である。さらに、本発明の目的は、量子コンピュータのトップダウンプロセス手法では製造が困難となる、１０ｎｍ未満のトランジスタノード以降のポストシリコンＣＭＯＳナノエレクトロニクスプラットフォームのための手段を提供することにある。
【００３４】
本発明の第１の態様は、エピ層を支持するための上面を有する基板と、前記基板上に配設された複数のナノサイズキャビティでパターニングされて、ニードルパッドを形成するための、マスク層と、前記マスク層上に配設された格子不整合半導体の薄膜であって、前記薄膜が、前記薄膜内に埋め込まれた前記格子不整合半導体の複数の平行に離間した半導体ニードルを含み、前記複数の半導体ニードルが、前記マスク層の前記複数のナノサイズキャビティ内で前記基板に向かって軸方向で実質的に垂直に配設されている、薄膜と、を備え、格子不整合半導体エピ層が、前記格子不整合半導体エピ層によって支持された前記薄膜上に設けられ、好ましくは、前記基板が、直径２インチを超えるシリコンウェハである、補強薄膜デバイスである。本発明のさらなる実施形態は各従属請求項に規定されており、本発明の第２の態様およびそれ以降の態様の特徴は、第１の態様につき必要な変更を加えて用いられる。
【００３５】
簡単に説明すると、薄膜によって提供される補強は、薄膜に半導体ニードルを埋め込んだ垂直方向の補強である。直径５〜１０ｎｍのＩＩＩ−Ｖ族材料の半導体ニードルは、バルク半導体材料と比較してきわめて良好な強度特性を有している。補強により、このような半導体ニードルの弾性変形が可能となり、転位の伝播を防止することができる。また、最密構造の薄膜にニードルをどのように埋め込むかのパターンも、補強に利用される。
【００３６】
補強薄膜デバイスの第１の利点は、シリコン上の半導体ニードルのＩＩＩ−Ｖ族半導体成長の大部分が、シリコン上の従来の厚膜バッファ層の場合の１μｍ／ｈと比べて、最大３０μｍ／ｈで成長することである。ナノワイヤの初期成長時間が短いため、ＩＩＩ−Ｖ族半導体の薄膜では全体の成長時間が大幅に短縮され、マイクロメートル厚のバッファ層よりも高い結晶品質で１００ｎｍ未満の薄膜を形成することができる。
【００３７】
さらなる利点は、補強薄膜デバイスにより、格子歪みによって転位が伝播することなく、直径６〜１２インチのＩＩＩ−Ｖ族半導体ウェハが可能になることである。ナノスケールで密に充填された補強によって転位の伝播が制限されており、これにより、クラックすなわちシリコンウェハの複数の個片への破断を防ぐことができる。また、高移動度のｐ型およびｎ型の異なる２種類のチャネルのホモエピタキシャル結晶成長では、薄膜に埋め込まれて高密度に充填されたナノワイヤにより、伝播する可能性のある転位が少なくなり、トランジスタチャネルの結晶品質が向上する。
【００３８】
別の利点は、薄膜を１０億分の１メートルのオーダーの高さでシリコン基板上に成長させることができ、これにより、同じ材料の厚さ２５０〜１，０００μｍの大規模なソリッドウェハを置換することができることである。現在使用されているＩＩＩ−Ｖ族半導体ウェハは、その豊富さに制限があるＩＩＩ族前駆体およびＶ族前駆体によるものであり、比較的稀少なＩＩＩ族前駆体およびＶ族前駆体に比べ、砂から抽出可能であってきわめて豊富な元素であるシリコンがこれに置換される。
【００３９】
別の利点は、薄膜を、ヘテロエピタキシャル成長で、または（１１１）平面シリコンウェハのような適切な結晶方向の基板上で、成長させる必要がないことである。
【００４０】
別の利点は、ＧａＮ成長用のＭＯＣＶＤチャンバのアルミニウムでの汚染の必要がないことである。
【００４１】
別の利点は、補強薄膜デバイスにより、ゲルマニウム−オン−シリコン基板上のグラフェンアイランドの成長、すなわち、これまでの半導体材料のなかで最も電子移動性の高い材料であるグラフェンを用いた成長が可能となることである。
【００４２】
別の利点は、ＣＭＯＳトランジスタで発生した熱を、薄膜デバイスの薄いエピ層を介して効果的に放熱できることである。
【００４３】
別の利点は、シリコンウェハ上の特定の位置でのナノワイヤの位置決めを制御することにより、補強ウェハ上の平面ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタのために、異なるＩＩＩ−Ｖ族層およびゲルマニウム層のアイランドを並べて成長させることができることである。
【００４４】
別の利点は、ゲルマニウムアイランドのためのドーパント原子の活性化を、ＩＩＩ−Ｖアイランドの成長に先立って行えることである。
【００４５】
別の利点は、ＶＬＳＩ  ＩＩＩ−Ｖ／ＩＩＩ−Ｖ型ｆｉｎ  ＣＭＯＳ  ＴＦＥＴに対して、エピタキシャルアイランドの位置とその成長とを制御できることである。
【００４６】
別の利点は、補強ウェハ上のＰＭＯＳ用およびＮＭＯＳ用のｐ−ｉ−ｎトンネル効果トランジスタのために、薄い真性エピ層を画定できることである。これは、ＩＩＩ−Ｖ型ｆｉｎＦＥＴのスケーリングを７ｎｍ未満のノードに使用可能となることを意味する。
【００４７】
別の利点は、シリコンウェハ上にインジウムアンチモンのエピ層を作製して、シリコンウェハ上にトポロジカル量子コンピュータ用のエピタキシャル成長ナノ構造を製造できることである。
【００４８】
本発明は、そのさらなる目的、利点、実施形態および特徴とともに、以下の説明および添付の図面を参照することによって最もよく理解されうる。添付の特許図面を参照されたい。
【図面の簡単な説明】
【００４９】
【図１】補強薄膜デバイス１００を示す図である。
【図２】平行に離間して支持された複数の半導体ナノニードル２０４が六方最密充填構造内に配置されている補強薄膜デバイスの一実施形態２００を示す図である。
【図３】第１の格子不整合半導体３１５ａおよび第２の格子不整合半導体３１５ｂの個別のアイランドからなるエピ層が形成されている補強薄膜デバイス３００の一実施形態を示す図である。
【図４】エピ層４０６上のフィン半導体デバイス構造４２０を示す概略図である。
【図５Ａ】囲みゲート電極４２４を備えたエピ層アイランド４０５上のフィン半導体デバイス構造４２０を示す概略図である。
【図５Ｂ】ＩｎＧａＡｓ内およびＧｅ内の２つのエピ層アイランド４１５ａおよび４１５ｂを示す概略図である。
【図６】ＩｎＧａＡｓ内の薄膜アイランド１５１５およびゲルマニウム内の薄膜４１５ｂを備えた薄膜デバイス４００の３次元図である。
【図７】ＧａＮのエピ層を有するシリコンウェハを成長させるためのプロセス１０００に関する本発明の一実施形態を示す図である。
【図８】電荷担体移動度の高いＩＩＩ−Ｖ族半導体、ＩＩＩ−Ｖ族半導体、ＩＩＩ−Ｖ族エピ層の共集積化を示す概略図である。
【図９】図８と同様の、２つのＩＩＩ−Ｖ族エピ層アイランドの共集積化を示す概略図である。
【図１０】グラフェンのエピ層６０６を有するゲルマニウム６０５に薄膜６０５を配置可能であることを示す図である。
【図１１】図１０の実施形態による、上方から見たグラフェン単分子層である。
【図１２Ａ】図１２Ｂと組み合わせたハイブリッドＩＩＩ−Ｖ型ＣＭＯＳＦＥＴシステム（７００’）を概略的に示す図である。
【図１２Ｂ】突出エピタキシャル半導体フィンを有する２つのエピ層アイランド７１５ａ、７１５ｂの共集積化に基づいた、ＩＩＩ−Ｖ／ＩＩＩ−Ｖ型ＣＭＯＳインバータとして電気的に結合された２つのＩＩＩ−Ｖ型ＦｉｎＦＥＴを示す概略上面図である。
【図１３】ナノワイヤ半径方向にｐｎ接合を形成する、それぞれｐドープおよびｎドープを有するＩＩＩ−Ｖ族半導体のヘテロ構造（８４１，８４２）を含むエピ層８０６の断面を示す概略側面図である。
【図１４】１〜１０ｎｍの薄い中間層９４２を有するバンドギャップの異なるＩＩＩ−Ｖ族半導体のヘテロ構造（９４１，９４２，９４３）を含むエピ層９０６の断面を示す概略側面図である
【図１５】ＩＩＩ−Ｖ族材料（１１５２，１１５４）のバリア材料を有するヘテロ構造（１１５０，１１５２，１１５３，１１５４，１１５５）、および超伝導コンタクト１１５６、１１５９、１１５８を有するナノツリー上に分岐が成長するマヨラナＴ型ゲート１１００の一実施形態を示す図である。
【図１６】３つの隣接するエネルギ障壁セグメントを含むノードを有するＴ型ゲートを有する対のフェルミオンのような、主要な量子粒子の、量子力学的波動関数の組紐としてのトポロジカル量子演算の一実施形態２０００を示す図である。
【図１７】図１６にしたがったトポロジカル量子演算のためのエネルギダイアグラムを有する一実施形態２０００を示す図である。
【発明を実施するための形態】
【００５０】
図面では、類似または対応する特徴は、同じ参照番号で示している。本明細書で本発明を詳細に説明する前に、本発明は、任意の特定の基板またはエピ層の特定の実施形態に限定されないことを理解されたい。本発明は、こうした空間的な制限が示されていない限り、トランジスタ用チャネル材料の任意の３次元的な実施形態のうちの任意の実施形態に限定されるものではない。なお、本発明は、特定のエピタキシャル成長半導体に限定されるものではない。本明細書において、「格子不整合」および「非格子整合」とは、半導体材料成長用に指定された基板に対して、意図的に格子定数が実質的に不整合である半導体を指す。以下では、「薄膜」とは、１００ｎｍ未満の厚さのエピタキシャル成長した半導体層と解釈されるべきである。また、本明細書において、「ＩＩＩ−Ｖ族ナノ粒子」とは、ＩｎＡｌＧａＮ材料系のナノ粒子またはＩｎＧａＡｓＰ材料系のナノ粒子を意味し、「マスク層」とは、基板上に半導体のエピタキシャル成膜を防止するために用いられる層を意味する。「ナノツリー」とは、分岐したナノ構造であるツリー部を指す。また、「半導体ニードル」、「ナノニードル」、および「ナノサイズニードル」は互換的に使用可能であり、半径１００ｎｍ未満の細長い半導体構造を指す。例えば、ＩＩＩ−Ｖ族半導体であるガリウム砒素は、シリコンウェハ上にガリウム砒素を成長させるための格子不整合半導体である。つまり、結晶構造に応力を導入することなく、単純にシリコンウェハ上にガリウム砒素を成長させることはできない。また、本明細書で使用される用語は、限定の意図なく、特定の実施形態のみを説明する目的のためのものであることが理解される。また、本明細書において、単数形の「１つの（one）」および「その（the）」の使用は、文脈から別段の記載がない場合には、複数形も含むことを意味する。
【００５１】
本明細書は、本開示の基本方式を例示する。したがって、本明細書に明示的に記載または示されていないが、本開示の基本方式を具現化し、その範囲内に含まれる種々の構成を、当業者が考案することができることが理解されるであろう。
【００５２】
図１は、エピ層を支持する上面を有するシリコンウェハ１０１を含む一実施形態の補強薄膜デバイス１００を示している。マスク層１０３は、シリコンウェハ１０１上に配設された複数のナノ構造１０２’でパターニングされている。マスク層１０３上には、格子不整合半導体１０５の薄膜が設けられており、ここでは、薄膜１０５にナノワイヤが埋め込まれている。マスク層のナノサイズキャビティ１０２内には、ナノワイヤが基板に対して軸方向で垂直かつ平行に配置されている。また、ナノサイズ孔径が１〜８０ｎｍのマスクに複数のナノサイズ孔を構成して、ナノサイズ孔に同じ厚さの半導体ニードル１０４を設けてもよい。ナノサイズ孔１０２は、ウルツ鉱型結晶構造のＣ軸方向にナノワイヤを成長させるための深孔であってよい。また、ナノワイヤをｐドープして、ウルツ鉱型のＣ軸方向に配置することもできる。マスク層は、エピ層と同じ半導体材料の自立型ナノワイヤを有するニードルパッドを形成する。シリコンウェハ１０１は、直径２インチ超であることが好ましい。
【００５３】
以下では、図１に関連する実施形態および特定の実施形態を説明する。薄膜１０５は、マスク層１０３のナノサイズ孔１０２に組み込まれた半導体結晶からの半導体成長によって、ナノワイヤ１０４で補強されている。マスク層１０３は、基板上での結晶成長を防止すると同時に、半導体粒子ホルダとしても機能する。ナノワイヤ１０４は、シリコンウェハの平坦な表面に対してナノワイヤの方向を配向するために使用されるパッシベーション層１０３に当接している。ナノワイヤ１０４の横方向過成長は、薄膜１０５の厚さの１００〜２００ｎｍであってよい。半導体結晶は、ＩＩＩ−Ｖ族半導体として設計されていてよく、ＧａＮ系半導体結晶を用いていてもよい。
【００５４】
本発明によれば、ナノワイヤ１０４は、半導体ナノ粒子から結晶構造のＣ軸方向に核形成される。したがって、その長さに沿ってＭ面の面を有する、ウルツ鉱型のＣ面の上面を有するナノワイヤ１０４を得ることができる。ウルツ鉱型ナノワイヤセグメントの長さは、例えば１０〜５０ｎｍであってよく、ナノワイヤ間の距離は、例えば１００〜３００ｎｍであってよい。本発明によれば、ナノワイヤ１０４は、半導体ナノ粒子から結晶構造のＣ軸方向に核形成される。したがって、その長さに沿ってＭ面の側壁面を有する、ウルツ鉱型のＣ面としての上部を有するナノワイヤ１０４を得ることができる。ウルツ鉱型ナノワイヤセグメントの長さは１０〜５０ｎｍであってよく、ナノワイヤ間の距離は例えば１００〜３００ｎｍであってよい。ウルツ鉱型ナノワイヤセグメント上で、閃亜鉛鉱型ナノワイヤは、＜０００１＞結晶面の原子の六方最密充填から閃亜鉛鉱型の＜１１１＞結晶面の立方最密充填への変化をともなう、閃亜鉛鉱型結晶構造の急激な変化とともに成長する。ナノワイヤの高ｐドープを使用して、本来の閃亜鉛鉱型結晶構造からウルツ鉱型結晶構造への遷移を容易にすることができ、ナノワイヤの幅が小さいこともこうした遷移に寄与しうる。閃亜鉛鉱型ナノワイヤの上に、２次元半導体層が成長する。ナノワイヤのウルツ鉱型セグメントは、低圧（１００ｍｂａｒ）で成長させることができる。ＧａＮの合成式は、Ｇａ＋ＮＨ３＝ＧａＮ＋３／２Ｈ２と記述することができる。ＧａＮナノ粒子からＩＩＩ−Ｎナノワイヤを成長させるプロセスは、（ＴＭＧ）＝［１０．２０］ｓｃｃｍ、（ＮＨ３）＝［１０．２０］ｓｃｃｍ、Ｐ＝［１００，１５０］ｍｂａｒ、Ｔ＝［１０００，１１００］Ｃのプロセス条件とすることが好ましい。窒化ガリウム薄膜上では、ｐドープＧａＮのエピ層は、（ＴＭＧ）＝［４００，５００］ｓｃｃｍ、（Ｍｇ３Ｎ２）＝［１００，２５０］ｓｃｃｍ、（ＮＨ３）＝［９００，１００］ｓｃｃｍ、Ｐ＝［１００，２５０］ｍｂａｒ、Ｔ＝［８００，１０００］Ｃのプロセス条件で成長させることができ、ＩｎＧａＮは、（ＴＥＧ）＝［８０，１１０］ｓｃｃｍ、（ＴＭＩｎ）＝［６００，７００］ｓｃｃｍ、（ＮＨ３）＝［９００，１１００］ｓｃｃｍ、Ｐ＝［１００，２５０］ｍｂａｒ、Ｔ＝［８００，９００］Ｃのプロセス条件で成長させることができ、ｎドープＧａＮは、（ＴＭＧ）＝［４００，５００］ｓｃｃｍ、（ＮＨ３）＝［９００，１１００］ｓｃｃｍ、Ｐ＝［１００，２５０］ｍｂａｒ、Ｔ＝［８００，１０００］Ｃのプロセス条件で成長させることができる。ウルツ鉱型ナノワイヤ１０４’の核形成は、エピタキシャルプロセスのガス流へのｐ型ドーパント元素のモル分率によって誘発することができる。このような補強薄膜は、（ＴＭＧ）＝［４００，５００］ｓｃｃｍ、（ＮＨ３）＝［９００，１１００］ｓｃｃｍ、Ｐ＝［１００，２５０］ｍｂａｒ、Ｔ＝［８００，１０００］Ｃのプロセス条件で成長させることが好ましい。
【００５５】
金粒子アシスト成長を用いて、シリコンウェハ上にリン化インジウムのナノワイヤを成長させることができる。金のウェットエッチングのために、金をウェハ上にスパッタリングして、リソグラフィによりパターニングしてもよい。ナノワイヤの成長後、残った金をウェットエッチングで除去することができる。ナノワイヤの成長は、結晶表面で反応するこれらの元素の蒸気を形成することによって生じる。反応はＩｎ（ＣＨ３）３（ｇ）＋ＰＨ３（ｇ）＝ＩｎＰ（ｓ）＋３ＣＨ４（ｇ）のように略示することができる。ＩｎＰナノワイヤの成長には、前駆体であるトリメチルインジウム（ＴＭＩ）、ホスフィン（ＰＨ３）、ＤＭＺｎ、およびＴＥＳｎを使用することができる。プロセスガスの総流量は、キャリアガスとしての水素ガスの１分当たり１３．０リットルとすることができる。ＤＭＺｎのモル分率は、ウルツ鉱型結晶構造を有するナノワイヤを成長させるために、ｐドープ用に構成されていてよい。ＩＩＩ−Ｖ族ナノワイヤ成長のリアクタ温度は４２０℃であってよく、ここで、成長は、ＴＭＩｎの添加によって、リアクタへのドーパントとしてのＤＭＺｎに対応するドープされたサンプルに対して開始される。ＩｎＰナノワイヤの上に、薄膜内のニードルパッドとしてのＩｎＰナノワイヤを形成するために、横方向過成長によって成長した別の化合物半導体が存在する。ＩｎＡｓの成長反応は、Ｉｎ（ＣＨ３）３（ｇ）＋Ａｓ３（ｇ）＝ＩｎＡｓ（ｓ）＋３ＣＨ４（ｇ）と記述することができる。
【００５６】
細長い半導体結晶は、ウルツ鉱型結晶構造を有するナノワイヤ１０４のセグメントを有することが好ましい。シリコン基板上に異なる半導体ナノワイヤを成長させるという課題は、格子定数の違いによるのみならず、＜１１１＞Ｂ方向の閃亜鉛鉱型結晶構造のＩＩＩ−Ｖ族ナノワイヤ成長のための基板の適切な結晶配向が必要であることによっても、大きな課題である。非窒化物半導体のウルツ鉱型結晶構造は、半導体のバルク成長では不可能であったが、ナノワイヤ成長により可能となっている。ウルツ鉱型結晶は、極性を有しているため、ウルツ鉱型結晶構造からの積層誤差により、閃亜鉛鉱型の＜１１１＞方向にナノワイヤを成長させることができる。ナノワイヤは、例えばガリウム砒素のバルク閃亜鉛鉱型または窒化ガリウムのウルツ鉱型の薄膜で横方向過成長しており、ここで、ナノワイヤは、薄膜に埋め込まれた補強材を形成し、クラックおよび転位の伝播を防止する。
【００５７】
なお、ナノ粒子のホルダでもあるナノサイズ孔１０２は、ウルツ鉱型結晶構造のナノニードルを成長させるために、５〜２０ｎｍの範囲で形成されていてよい。また、ナノワイヤ１０４のインサイチュｐドープは、ＩＩＩ−Ｖ族半導体ナノワイヤのウルツ鉱型結晶構造を核形成するために使用することができる。ナノワイヤ１０４の成長は、気相−液相−固相（ＶＬＳ）モデルおよび気相−固相−固相（ＶＳＳ）モデルによって説明される。２次元核形成のエネルギ障壁は、ドープ中に減少し、これにより、非ｐドープナノワイヤ１０４の場合よりもはるかに小さいナノ粒子半径でナノワイヤを核形成することが可能になる。このように、ｐドープ半導体コアの利点は、ナノワイヤが半導体粒子の半径よりもはるかに小さい半径で核形成されることである。ナノ粒子の半径が減少するにつれて、核形成の駆動力は、化学反応の遷移状態のエネルギ障壁と同様の低いエネルギ障壁で増大する。ナノワイヤの長さは、時間の経過にともなう総合的な成長速度に依存する。
【００５８】
本発明によれば、シリコンウェハ上のシリコン窒化物１０３のナノスケール領域１０２上に、異なる半導体材料の半導体粒子を配設することができる。半導体粒子上の各半導体の成長のためのプロセスガスをオンにすると、ナノサイズ孔内でナノワイヤが成長し、ナノワイヤ１０４の直径は、ナノサイズ孔１０２の直径によって画定される。当該プロセスの利点は、成長が格子適応性であるため、例えばシリコン基板上でナノワイヤを成長させるために触媒粒子を必要としないことである。これにより、通常はナノワイヤの異なる長さにつながるオストヴァルト熟成（Ostwald ripening）も防止される。格子整合成長であるため、転位は初期成長に限定され、半導体結晶をナノサイズ孔から成長させた場合、約５０μｍ／ｈ（０．８ｎｍ／ｍｉｎ）の成長速度により、ナノワイヤの結晶品質が向上し、半導体結晶の品質が改善されていく。
【００５９】
ナノワイヤは、現在市販されているナノワイヤの成長方法である有機金属気相成長法（ＭＯＰＶＥ）を用いてナノスケールで成長させることが好ましい。本発明による結晶成長は、半導体ナノ粒子の結晶表面で反応するその元素の蒸気をナノサイズ孔に供給することによって行われる。ナノワイヤを成長させる場合、Ｖ族ガスの基本物質流量は１０〜３０ｓｃｃｍの範囲とすることができる。
【００６０】
エピ層は、シリコンウェハ上に無転位の窒化ガリウムを成長させる場合にはＣ面窒化ガリウムで、シリコンウェハ上にグラフェンを成長させる場合には（１１０）面ゲルマニウムで作製することができ、または（１１０）面ゲルマニウムおよびＩＩＩ−Ｖ族半導体のアイランドから構成することもできる。エピ層において垂直に配置されたナノワイヤによる薄膜の補強により、ナノニードルの材料強度特性によって、シリコン上の固体半導体ウェハまたはバッファ層に比べて、大型半導体ウェハ（直径４〜１２インチ）の結晶品質を大幅に向上させることができる。ナノニードルは、同一半導体材料のナノ粒子から格子整合した半導体を成長させるプロセスを経て作製されたものであることが好ましい。このようにして、半導体エピ層の気相成長に対して不活性なマスク層のナノサイズ孔から、ナノニードルまたはナノワイヤを成長させることができる。このように、薄膜の補強は、薄膜に埋め込まれたニードルパッドとしての複数のナノワイヤを垂直方向に補強したものである。実際には、ＩＩＩ−Ｖ族材料のナノワイヤ１０４は、バルク材料と比較してきわめて良好な強度特性を有しており、例えば、ガリウム砒素の場合、約９０ＧＰａ〜約１８０ＧＰａまでヤング体積弾性率が上昇する。ナノワイヤの機械的特性の詳細は、Wang et al., Adv. Mater. 2011, 23, 1356-1360に記載されており、参照のために本明細書に組み込まれる。
【００６１】
ナノワイヤ１０４は、金属有機気相成長法（ＭＯＣＶＤ）を用いて作製することができる。また、ナノワイヤ１０４を成長させるためのマスクの孔の厚さは、ナノワイヤの弾性変形に対して、５〜２５ｎｍの大きさを有するウルツ鉱型結晶構造を核形成するように構成されていてよい。
【００６２】
ナノワイヤ１０４は、クローズカップルドシャワーヘッドＭＯＣＶＤリアクタで成長させることができる。このようにして、大きなウェハ表面上の画定された位置でのナノワイヤ１０４の成長の高い再現性が達成される。ＩＩＩ−Ｖ族半導体は、水素化物ガスと反応する前駆体分子の分解によって成長させることができる。例えば、ＩＩＩ族前駆体がトリメチルインジウムであり、Ｖ族前駆体がホスフィン（ＰＨ３）である。
【００６３】
本発明の好ましい自己組織化方法と比較した従来のナノワイヤ１０４の成長方法の欠点は、以下のように概略される。
【００６４】
エアロタキシーによるナノワイヤの成長は、気相中でのナノワイヤの成長を利用するものであるが、これは、＜１００＞シリコン基板上での成長とナノスケール構成要素の整列のための所望の結晶配向＜１１１＞を提供しない。金属粒子のエッチングは、例えば反応性イオンエッチング（ＲＩＥ）を用いた金エッチングで行うことができるが、この方法は、ＩｎＳｂおよびゲルマニウムのような異なる高移動度半導体を共集積化させる手段を提供しない。ナノワイヤ成長のための金のリソグラフィによる画定は、種々の高移動度半導体の共集積化のための経路を提供しない。シリコン上にエピタキシャル層を作製することはできるが、格子定数の大きな差により共集積化できない。
【００６５】
ナノワイヤ成長のためにリソグラフィにより画定されたナノサイズ孔内での半導体ナノ結晶の自己組織化によるナノワイヤ成長は、本発明によるナノワイヤ成長の好ましい方法である。これにより、半導体ナノ結晶の自己組織化によって、２つの別々の半導体材料を並べて共集積化させることが可能となる。溶媒蒸発中にコロイド懸濁液から自己組織化された単結晶半導体ナノ粒子と、このような半導体ナノ粒子からのホモエピタキシャル成長は、２つの異なる高移動度半導体をエピ層形状アイランドとして並べて共集積化する方法を提供する。
【００６６】
薄いエピタキシャル層は、基板１０１に対して垂直な方向のエピ層とナノワイヤとの格子定数の差を補正しないことによって達成される。従来技術の観点で言及されているバッファ層は、所望のチャネル材料に近い格子定数を有する基板から開始して、格子定数が所望のチャネル材料の格子定数に十分に近くなるまで、複数のエピ層すなわち歪み層エピタキシにより、格子定数の勾配でＩＩＩ−Ｖ合金のエピタキシャル成長を繰り返す必要がある。本発明によれば、自己組織化半導体ナノ結晶と同じ材料をホモエピタキシャル成長させることにより、シリコン基板上での集積化に格子定数のバッファリングが不要となる。
【００６７】
窒化ガリウム結晶用サファイアなどの不活性基板上に、予め成長させておいたエピ層をフェムト秒レーザで照射して、エピ層を複数の半導体ナノ粒子に熱溶解させることにより、半導体ナノ粒子を製造することが好ましい。ナノワイヤが成長するナノ粒子は、窒化アルミニウム、窒化ガリウム、ガリウム砒素、リン化インジウム、インジウムアンチモン、または半導体合金であることが好ましい。
【００６８】
図２は、六方最密充填構造内に配置された平行に離間して支持された複数の半導体ニードル２０４を備えた薄膜デバイス２００を示す。個々のナノワイヤ２０４は、格子不整合半導体から成る半導体ニードルが密集した構造で基板上に３０〜１００ｎｍの距離で配設することができる。
【００６９】
本発明による共集積化の方法は、ＣＭＯＳデバイスのための特別な有用性を見出すものであり、以下では、図３〜図１２に関連する特定の実施形態とともに説明される。本発明によれば、ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタの位置を、エピタキシャルアイランドの種類ごとにＶＬＳＩ  ＩＩＩ−Ｖ型ＣＭＯＳ処理のために精密に制御することができる。本方法によって薄いエピタキシャルアイランドを実現することができ、ＣＭＯＳ回路のＰＭＯＳトランジスタおよびＮＭＯＳトランジスタを用いて発生する熱を放散させることができる。ナノワイヤの成長速度が高いこととナノワイヤの横方向過成長とにより、シリコン上の薄い２次元エピ層の結晶品質が格段に高くなり、基板に対して垂直な方向で転位が電子構成要素に広がることが防止される。さらに、ゲルマニウムアイランドをＩＩＩ−Ｖ族アイランドの成長前に処理できるため、ＩＩＩ−Ｖ族アイランドの影響を受けずにゲルマニウムアイランドのｐ型ドーパントの活性化が生じうる。本発明によれば、ｐチャネル用のゲルマニウムおよびｎチャネル用のＩＩＩ−Ｖ族半導体、または正電荷担体のための特に高い移動度を有するＩＩＩ−Ｖ族半導体から選択されたものを用いて、シリコン基板上にエピ層アイランドを共集積化することが好ましい。
【００７０】
図３は、第１の格子不整合半導体３１５ａおよび第２の格子不整合半導体３１５ｂの複数の個別のアイランドから成るエピ層を含む補強薄膜デバイス３００を示す。
【００７１】
図４は、エピ層４０６上のフィン半導体構造４２０の概略図である。半導体材料のフィンは、マスク層から成長させることができ、ここでは、幅１０ｎｍ未満、長さ５０〜２００ｎｍのフィン半導体構造をエピタキシャル成長させることができる。
【００７２】
図５Ａには、エピ層アイランド４０５上のフィン半導体構造４２０およびこれを取り囲むゲート電極４２４が示されている。
【００７３】
図５Ｂにおいて、薄膜デバイス４００は、ＩｎＧａＡｓ内の４１５ａおよびＧｅ内の４１５ｂの２つのエピ層アイランドを有する。各エピ層アイランドには、ＩｎＧａＡｓ内のフィン半導体構造４２０ａとゲルマニウム内のフィン半導体構造４２０ｂとが存在する。低い正孔移動度を補償し、ＮＭＯＳトランジスタの高い電子移動度に整合させるために、１次元のバリスティック正孔輸送用のＰＭＯＳトランジスタを構成することが好ましい。このように、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタは、ＩｎＧａＡｓ内の４１５ａおよびＧｅ内の４１５ｂの２つのエピ層アイランドの上に、複数のＦｉｎＦＥＴトランジスタまたは複数の垂直ナノワイヤ電界効果トランジスタを含むように構成可能である。図６には、薄膜デバイス４００の３次元図が示されており、ＩｎＧａＡｓ内のエピ層アイランド４１５ａとゲルマニウム内のエピ層アイランド４１５ｂとを示している。
【００７４】
図７に示している本発明の実施形態は、シリコン上のＧａＮ薄膜を補強するためのプロセス（１０００）に関しており、プロセスは、少なくとも１つのナノサイズ孔を含むマスク層を有する基板を提供するステップ（１００１）、前記基板上の前記少なくとも１つのナノサイズ孔内で少なくとも１つのＧａＮナノ粒子を自己組織化させるステップ（１００２）、好ましくはナノサイズ孔内のウルツ鉱型のＣ軸方向におけるＧａＮナノ粒子のエピタキシャル横方向過成長によって、ＧａＮナノ粒子から、ウルツ鉱型結晶構造を有する少なくとも１つのＩＩＩ−Ｎナノワイヤを成長させるステップ（１００３）により、ＩＩＩ−Ｎナノワイヤを成長させることを含む。ＧａＮナノ粒子の蒸発液懸濁液からの毛細管力により、ナノサイズ孔内でＧａＮナノ粒子が自己組織化される。アンモニアガスの前駆体物質流量は１０〜３０ｓｃｃｍの範囲であってよい。ＧａＮナノ粒子は、ＧａＮナノ粒子および基板上に設けられた酸性配位子およびアルカリ性配位子をそれぞれ中和することにより、少なくとも１つのナノ孔内で自己組織化させることができる。
【００７５】
本発明によれば、１つ以上のＩＩＩ−Ｖ族半導体を共集積化することが好ましい。このような共集積化が、それぞれ、正電荷担体移動度が高いＩＩＩ−Ｖ族半導体のＩＩＩ−Ｖ族エピ層５１５ａと、負電荷担体（電子）移動度が高いＩＩＩ−Ｖ族半導体のＩＩＩ−Ｖ族半導体エピ層５１５ｂとで、図８に示されている。突出エピタキシャル成長コア部分５２０が上方から見えており、これは、リアクタ外（ex-situ）ｐｎｐドープされたコア部分５２０’’、５２０’’、５２０’’である。マスク層５１７は、エピ層が基板と格子整合していない凹部または大開口部に、エピ層アイランド５１５ａ、５１５ｂを含む。また、図９によれば、シリコン基板上に２つのＩＩＩ−Ｖ族エピ層アイランドを共集積化することもできる。
【００７６】
薄膜は、グラフェンのエピ層６０６を備えたシリコン上のゲルマニウムエピ層６０５上に配置されてもよい。こうした一実施形態を図１０に示す。
【００７７】
一部の実施形態では、提供される薄膜６０５は、ＩｎＡｓ、ＩｎＰ、ＧａＡｓ、ＡｌＡｓ、ＺｎＯ、ＺｎＳ、ＡＩＰ、ＧａＰ、ＡＩＰ、ＧａＮ、ＡｌＮ、ＩｎＮ、ＣｄＳｅ、またはＡｌＩｎＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＧａＩｎＰ、ＡｌＧａＮの合金である。エピ層６０６は、ＩｎＡｓ、ＩｎＰ、ＧａＡｓ、ＡｌＡｓ、ＺｎＯ、ＺｎＳ、ＡｌＰ、ＧａＰ、ＧａＮ、ＡｌＮ、ＩｎＮ、ＣｄＳｅ、またはＡｌＩｎＡｓ、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＧａＩｎＰ、ＡｌＧａＮの合金のいずれかを用いて配設されていてよい。薄膜６０５は、前記エピ層６０６に格子整合されていてよい。これらのエピ層はまた、特定の実施形態ではアイランドであってもよい。
【００７８】
図１０では、グラフェン単分子層６０６が、薄膜６０５に埋め込まれた高密度に充填された複数のナノワイヤ６０４によって支持されている。ナノワイヤ６０４は、半導体ナノ粒子６０２から垂直方向に成長して配置されている。図１１に示すようなグラフェン単分子層を（１１０）ゲルマニウム上に成長させてもよい。ゲルマニウム表面上のグラフェンの製造に関する詳細は、“Lee et al., Science Apr 18, 2014: Vol. 344, Issue 6181, pp. 286-289”に記載されており、参照のために本明細書に組み込まれる。グラフェンを使用する利点は、主に、グラフェン量子エレクトロニクスのような電気構成要素用のウェハの小さな表面上のグラフェン単分子層のしわ（wrinkle）を回避することである。
【００７９】
図１２Ａは、図１２Ｂと組み合わせて、ハイブリッドＩＩＩ−Ｖ型ＣＭＯＳＦＥＴシステム（７００’）を概略的に示す。基板は、単一の半導体ナノ粒子を含むように構成されたナノ構造キャビティを備えている。ナノサイズキャビティには、高移動度半導体の半導体粒子が組み込まれている。半導体材料のアイランドをエピタキシャル成長させることにより、電子移動度が高く正孔移動度が高い２つのエピ層アイランド（７１５ａ、７１５ｂ）がそれぞれ成長する。それぞれのエピ層上には、ＰＭＯＳトランジスタ（７２０’、７２０’’、７２０’’’）およびＮＭＯＳトランジスタ（７２０’、７２０’’、７２０’’’）が設けられている。また、ＰＭＯＳトランジスタは、低い正孔移動度を補償し、ＮＭＯＳトランジスタの高い電子移動度と整合させるために、正孔を１次元的にバリスティック輸送するように構成されてもよい。ソースコンタクト（７２４ａ’、７２４ａ’’）、ドレインコンタクト（７２４ｃ’、７２４ｃ’’）およびゲートコンタクト（７２４ｂ’、７２４ｂ’’）は、エピ層アイランドのそれぞれのドープされた部分に配置されている。
【００８０】
図１２Ｂには、突出エピタキシャル半導体フィンを有する２つのエピ層アイランド７１５ａ、７１５ｂの共集積化に基づき、ＩＩＩ−Ｖ／ＩＩＩ−Ｖ型ＣＭＯＳインバータとして電気的に結合された２つのＩＩＩ−Ｖ型ＦｉｎＦＥＴの概略上面図が示されている。本発明によれば、ＦｉｎＦＥＴ技術のチャネル材料を薄くして１次元半導体とすることが好ましい。特に、１次元半導体の半径が７〜１８ｎｍ程度になると、電子輸送度が増大する。
【００８１】
補強薄膜デバイス１００は、本発明による、エピタキシャルアイランドを並べて形成するための薄いエピタキシャルＩＩＩ−Ｖ族エピ層を備えていてよい。各エピタキシャルアイランド上にマスク層が堆積され、マスク層内で、ＥＢＬまたはナノインプリントリソグラフィなどのリソグラフィにより、各エピタキシャルアイランド上の中央に細長いキャビティが開口している。マスク層１０３はシリコン窒化物であることが好ましい。各細長いキャビティ内には、細長いエピタキシャルフィン半導体構造が、例えば５０〜１００ｎｍの長さで成長している。したがって、細長いキャビティは、約５〜５０ｎｍのナノ構造化された幅を有し、水平方向に細長いエピタキシャル突起が作製されることが好ましい。これらの突出エピタキシャルフィンは、それぞれ、インサイチュｐドープおよびｎドープされており、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタとして構成されている。突出エピタキシャル部分には、現在のＩＴＲＳトランジスタノード用の、１〜１０ｎｍ（好ましくは１０、７、５または１ｎｍ）の真性シェル層が成長している。真性エピタキシャルシェル層の上には、インサイチュドープシェル層が成長している。内側シェル層はトランジスタのソースを形成し、外側シェル層はドレインを形成することができる。水平方向の突出エピタキシャル部分は、基板上の細長いエピタキシャル突起の半径方向において、それぞれインサイチュｐ−ｉ−ｎドープおよびインサイチュｎ−ｉ−ｐドープされていてよい。真性シェル層とのコンタクトを形成するために、エピタキシャル半径方向において、高ｋ誘電体酸化物が突出エピタキシャル部分の中央部分上に堆積され、突出エピタキシャル部分を２つに分割している。
【００８２】
ｐ−ｉ−ｎ接合の各端部の突出エピタキシャル部分に金属コンタクトをリソグラフィにより設けるために、突出エピタキシャル部分の内側コア部分に金属コンタクトが作製され、外側シェルに１つのコンタクトが作製される。電荷担体すなわち電子および正孔は、真性層をトンネリングするが、ゲートコンタクトが真性層を実質的に包囲している場合、突出エピタキシャルｐ−ｉ−ｎ半導体構造の半径方向の電流がゲート電圧とともにオフおよびオンになり、コアからゲート電極の範囲内に位置する外側層まで、ｐ−ｉ−ｎ方向に沿った通過のための電荷担体チャネルが形成される。ゲート電極のサイズがリソグラフィにより制限され、長手方向でのｐｎｐ遷移またはｎｐｎ遷移のドープが局在化したドーパント原子によって制限される場合、急速に成長した結晶性シェルによりエピタキシャル真性層の厚さを１〜１０ｎｍの範囲で、特にＭＯＶＰＥを用いて１〜５ｎｍの範囲で制御できると、より有利となる。コアシェルベースのＦｉｎＦＥＴトランジスタの利点は、コンタクトを基板と同じ平面内に設けることができることである。
【００８３】
真性層の突出コア部分の間に電子がトンネルする能力を画定する、ワイドバンドギャップバリア層を成長させることが好ましい。突出部分の中間部分の上にナノ構造の酸化物層をリソグラフィで画定することにより、残りの部分のみにバリアシェルを成長させることができる。
【００８４】
本発明によるＣＭＯＳトランジスタ用シリコンウェハ上のアイランドの成長には、ゲルマニウムナノ結晶とＩｎＳｂナノ結晶の組み合わせを使用することが好ましい。前駆体物質であるｉＢｕＧｅをゲルマニウムナノワイヤの成長に使用することができる。
【００８５】
ＩＩＩ−Ｖ／Ｇｅ型ＣＭＯＳでは、正電荷担体の導電率を負電荷担体の高い移動度に整合させるために、複数のＰＭＯＳトランジスタを単一のＮＭОＳトランジスタと組み合わせて使用するか、または突出エピタキシャル部分を１つの半径に対して、１次元半導体内に電子を閉じ込めるように構成することが好ましく、ここで、当該半径は、バリスティック輸送のために、突出エピタキシャル部分の高さおよびキャビティの厚さをそれぞれ調整することにより、ＮＭＯＳトランジスタの場合よりも短い。半導体の価電子帯は、結晶構造の応力の影響を受けて、正電荷担体の軽い電荷と重い電荷の価電子帯が引き離されて異方性を示すようになる。ＮＭＯＳトランジスタのエピタキシャル突出部分は、ＰＭＯＳと整合する移動度を有してもよく、電子移動度がこの範囲で直線的に増大するにつれて、７〜１８ｎｍの範囲の半径を有していてよい。しかし、ＩＩＩ−Ｖ族半導体材料では、これによる改善はきわめて小さい。
【００８６】
図１３は、１〜１０ｎｍの薄い中間部分を有するバンドギャップの異なるＩＩＩ−Ｖ族半導体のヘテロ構造（８４１，８４２）を含むエピ層８０６の断面を概略側面図で示す。エピ層８０６は、エピ層上に配置されたＩＩＩ窒化物ナノワイヤを含み、ナノワイヤは、ｎ−ＧａＮコアワイヤおよびｐ−ＧａＮシェルの内側から外側に見られるＬＥＤ構造を有する。
【００８７】
分散の関係によれば、電子のエネルギは、バルク半導体のバンド構造の波数ベクトルの関数として記述することができるため、放物線で近似することができる。したがって、電荷担体密度は、電子が２次元空間でトラップされ、１次元で自由になるとき、電子エネルギの平方根に反比例する。同様に、電荷担体密度は、１次元空間にトラップされた電子では一定となり、３次元空間の自由電子エネルギの平方根としてわずかに増大する。これにより、フォトニック構成要素に使用するためには、伝導帯端付近で電荷密度が発散するように１次元半導体に電子をトラップすることが好ましい。
【００８８】
図１４は、１〜１０ｎｍの薄い中間層を有するバンドギャップの異なるＩＩＩ−Ｖ族半導体のヘテロ構造（９４１，９４２，９４３）を含むエピ層９０６の断面を概略側面図で示す。ヘテロ構造は、量子井戸の変調ドープのために、外側シェルのいずれかにインサイチュドープされていてよい。当接する外側半導体層は、ヘテロ構造内の中間層９４２よりも大きなバンドギャップを有する。ヘテロ構造は、（コアシェルナノワイヤの内側から外側に見て）ＧａＮコア／ＡｌＧａＮシェル／ＧａＮバリアシェル／ＩｎＧａＮ活性層シェル／ＧａＮバリアシェル／ＧａＮシェルのＬＥＤ構造を有するＩＩＩ窒化物ナノワイヤに対して設けることができ、ここで、Ｃ面は窒化ガリウムにとって最も極性の高い平面である。
【００８９】
以下では、上述の薄膜デバイスのような、ＩＩＩ−Ｖ族半導体のなかで転位がきわめて少ない基板を必要とするポストＩＩＩ−Ｖ型ＣＭＯＳ用のデバイス、特にマヨラナ量子コンピュータの実施形態であるデバイスについて説明する。電子とは対照的に、マヨラナフェルミオンはそれ自体が反粒子である。マヨラナ準粒子の場合、生成演算子と消滅演算子は、ｃ＝γ１＋ｉγ２および
【００９０】
【数１】
2021531231.tif 000003
と記述することができ、ここで、Ｅ＝０（０Ｋ）で粒子−正孔対称性が存在し、ここから、マヨラナフェルミオンについて、消滅演算子と生成演算子との間に、
【００９１】
【数２】
2021531231.tif 000004
なる恒等関係が与えられる。
【００９２】
図１５には、シリコンウェハ上に１〜１０ｎｍの薄さで垂直に自立している完全無転位の結晶性インジウムアンチモンナノワイヤ（１１５２，１１５３，１１５７，１１５４）を支持する、インジウムアンチモンのエピ層上のナノツリーとしてのＴ型ゲート１１００の概略図が示されている。垂直ナノワイヤのセグメント１１５３上に、ナノワイヤ分岐部１１５７が成長させられている（図１７のバンド構造を参照。Ｅ（ｚ）方向とｚ方向は基板に対して垂直であり、Ｅ（ｘ）方向は図１５の分岐部の軸方向に沿ったｘ方向である）。垂直ナノワイヤは、分岐電極１１５７とともに、軸方向に配置された２つのエネルギ障壁半導体材料（１１５２，１１５４）を有していてよい。垂直に配置されたインジウムアンチモンナノワイヤは、少なくとも２つの一重項波超伝導（ｓ波）ラップアラウンド型ゲート電極を含むことができる。ナノワイヤ分岐部１１５７は、ｓ波超伝導電極１１５８を含むことができる。
【００９３】
１次元ナノワイヤでは、磁場の強さおよびいわゆるバンド構造「マヨラナゼロギャップ」の構成に依存して、それぞれの量子井戸（１１５３，１１５４）の末端状態で対をなすマヨラナフェルミオンであるマヨラナ量子粒子が発生する。エネルギ障壁材料セグメント（１１５４，１１５３）をナノワイヤに沿って基板に向かって垂直方向にインサイチュでエピタキシャル成長させることができ、エネルギ障壁材料セグメントをシード粒子で分岐部１１５７に沿ってインサイチュで成長させることができるため、Ｔ型ゲートをナノツリーで配置することが好ましい。また、インジウムアンチモン合金のような高スピン軌道結合を有する半導体を介して、スピンアップとスピンダウンのための電子輸送の２つの放物線バンド、すなわち「スピン軌道分裂」としてのバンド構造を提供することが好ましい。
【００９４】
ナノツリー（１１５０，１１５２，１１５３，１１５４，１１５５，１１５７）は、金シード粒子およびＭＯＶＰＥによる気相化学成長によって形成可能な分岐部１１５７を有する。分岐部１１５７は、垂直ナノワイヤ１１５５の軸方向に沿って、ＧａＳｂまたはＧａＡｓＳｂ、ＩｎＡｓＳｂ（１１５２，１１５４）半導体バリアセグメントの間に金シード粒子をエアロゾル堆積させることによって成長させることができる。ナノツリーを成長させる方法の詳細は、科学論文“Kimberly Dick et al., Nature materials, Vol.3, 2004”に記載されており、参照により本明細書に組み込まれる。トポロジカル量子演算を行うために、ナノワイヤの少なくとも一部を静電的に空乏化することが好ましい。
【００９５】
以下では、いかなる限定の意図もないが、図１５の実施形態に組み合わせて、トポロジカル量子演算の一実施形態を、図１６および図１７にしたがって説明する。
【００９６】
トポロジカル量子演算（２０００）は、第１の量子井戸１１５０および第２の量子井戸１１５５内に２つずつのそれぞれのマヨラナ粒子を有するＴ型ゲートを設け（２００１）、Ｔ型ゲートを電極１１５９と電極１１５８とを挟んだ電圧で正にバイアスし、これにより、マヨラナフェルミオンが、水平に配設されたナノワイヤ部分１１５０からワイヤ分岐部１１５７に流れるようにする（２００２）ことによって提供される。電極１１５９、１１５８を挟む電圧を印加することにより、Ｌ字型ヘテロ構造であるＩｎＳｂ（１１５０）／ＧａＩｎＳｂ／ＩｎＳｂ（１１５３）／ＧａＩｎＳｂ／ＩｎＳｂ（１１５７）においてエネルギ障壁が低下する。
【００９７】
その後、電極１１５６、１１５９を挟んだバイアス電圧で、図１７にしたがって図１６の水平ナノワイヤのエネルギ障壁を低下させるバイアス電圧を印加する（２００３）ことによって、第２のマヨラナフェルミオンが第１の量子井戸１１５５から第２の量子井戸１１５０へと流れる。その後、電極１１５８と電極１１５６とを挟んだ正のバイアス電圧を印加する（２００４）ことにより、ヘテロ構造ＩｎＳｂ（１１５７）／ＧａＩｎＳｂ／ＩｎＳｂ（１１５３）／ＧａＩｎＳｂ／ＩｎＳｂ（１１５５）のエネルギ障壁を低下させ、その後、マヨラナフェルミオンがナノワイヤ分岐部１１５７からノード量子井戸１１５３へ、さらに第２の量子井戸１１５５へと流れる。このように、２つのマヨラナ準粒子の元の波動関数はいったん編組され、提供された元の位置２００１と同じ位置に戻っている（２００５）。
【００９８】
Ｔ型ゲートは、垂直に配置されたヘテロ構造ナノワイヤにおける２つの波動関数を、一重組紐、二重組紐、三重組紐等とすることにより、複数の量子演算を行うことができる。消滅したマヨラナフェルミオンを検出するために、複数のＴ型ゲートを相互に接続することが好ましい。
【００９９】
セグメント（１１５４，１１５３，１１５２，１１５７）については、図１７のエネルギ図にしたがって、それぞれの半導体またはその合金のためのバンドギャップを提供することが好ましい。
【０１００】
重畳波動関数を記載する同一垂直ナノワイヤ上の複数の量子ビットを介して、１６ビットの量子ビットナノツリーレジスタを構成することができる。マヨラナ量子コンピュータの大きな問題点の１つに、結晶構造の乱れにより干渉準粒子が発生することがあるため、インサイチュで成長した半導体材料により種々のヘテロ構造を形成することが好ましい。各ナノツリーのための各Ｎ量子ビットレジスタは、それぞれの量子井戸を介して他の量子ゲートに結合可能である。１００個の量子井戸を使用すると、従来のコンピュータの１．２６＊１０３０倍の演算を実行できる。この実施形態１１００の利点は、潜在的なコンピュータ容量が巨大になることである。別の利点は、基板に対して垂直に、かつ分岐部１１５７に沿って成長するインサイチュバリアセグメントを有するシリコンウェハ上に、転位の割合がきわめて小さいインジウムアンチモン合金の数千のナノツリーを成長させられることである。
【０１０１】
ショットキー障壁は、インジウムアンチモンの金属接触では小さい障壁であり、小さな磁場を利用してマヨラナフェルミオンを発生させることができるので、有利である。ナノツリーへのコンタクトは、超伝導ＮｂＴｉＮ材料とすることができる。スピンブロッケードは、量子ドット内のフェルミオンのスピンを検出するためにも使用できる。これにより、編組されたマヨラナ状態を保護する量子状態を有するデコヒーレンスの低いトポロジカル量子コンピュータを実現することができる。トポロジカル量子情報、準粒子を用いた記憶または論理演算を行うための量子演算に関するさらなる詳細は、“Nature Nanotechnology, 13, 192-197 (2018)”に開示されており、参照のために本明細書に組み込まれている。
【０１０２】
一実施形態の一実施例は、補強薄膜デバイスおよびＩＩＩ−Ｖ型ＦｉｎＦＥＴトランジスタを含み、当該ＩＩＩ−Ｖ型ＦｉｎＦＥＴトランジスタは、前記コア部分の長手方向に対して垂直な方向に前記突出コア部分のソース端およびドレイン端をそれぞれ半径方向に囲む２つのナノ構造電極をさらに含み、前記突出コア部分の中央部分は、前記垂直な方向に前記酸化物シェルを半径方向に囲むナノ構造ゲート電極を有する高ｋ誘電体酸化物シェルによって囲まれており、前記突出コア部分はｐｎｐドープまたはｎｐｎドープされており、前記中央部分はｎドープまたはｐドープされており、前記垂直方向の厚さは１０ｎｍ未満であり、前記突出コア部分は、バリスティック輸送のために電子を１次元半導体に閉じ込めるべく、それぞれ高さおよび幅を有する突出エピタキシャル部分を介して、正電荷担体よりも負電荷担体のより高い固有移動度に整合させるように構成されており、エピタキシャル突起は７〜１８ｎｍの範囲の半径を有し、好ましくは、前記酸化物シェルはアモルファス酸化ハフニウムである。複数のＰＭＯＳトランジスタを単一のＮＭＯＳトランジスタと組み合わせて、ハイブリッドＩＩＩ−Ｖ／ＩＩＩ−Ｖ型ＣＯＭＳ用またはＩＩＩ−Ｖ／Ｇｅ型ＣＭＯＳ用に使用することができる。
【０１０３】
一実施形態の別の実施例は、ゲルマニウム薄膜と、薄膜に埋め込まれたゲルマニウムナノワイヤニードルパッドとを含む薄膜デバイスである。グラフェンをゲルマニウムの薄膜上にＣＶＤで成長させて、グラフェンの電気コンタクトまたは電子構成要素を製造することができる。他の実施形態では、グラフェン層は、２次元単分子層またはグラフェンアイランドであってよく、Ｔｉ／Ｐｄ／Ａｕの電気コンタクトで被覆されてマイクロ流体チャネルと接触しているグラフェントランジスタ用の生体分子、有機分子、抗体、タンパク質またはＤＮＡで機能化されていてよい。薄膜デバイスの幾つかの実施形態では、当該デバイスは、ゲルマニウムエピ層を有する薄膜デバイスを含むバイオセンサであり、前記ゲルマニウムエピ層上にグラフェンの単分子層が配置されており、グラフェンの前記単分子層は少なくとも１つの生体分子または有機分子で機能化されており、グラフェンの前記単分子層はＴｉ、ＰｄまたはＡｕのコンタクトで被覆されている。
【０１０４】
一実施形態の一実施例は、ナノワイヤベースのディスプレイであり、特定のナノワイヤを異なるマイクロサイズの表面に成長させて、赤色、緑色、青色のピクセルが作製され、青色は、窒化物ナノワイヤに由来し、赤色および緑色は、ＩＩＩ−Ｖ族ナノワイヤ量子井戸に由来している。このような実施形態では、ナノワイヤは、ＧａＮナノ粒子からのＩＩＩ族窒化物ナノワイヤ、次いで触媒粒子としての金粒子を有するＩＩＩ−Ｖ族ナノワイヤの順に、下がっていく温度で成長する。本実施形態の別の利点は、ＩＩＩ−Ｎ合金をＩＩＩ−Ｖ合金と組み合わせて、ＲＧＢ  ＬＥＤ用のバンドギャップを構成できることである。Ｉｎ１−ｘＧａｘＮのバンドギャップは青色のエレクトロルミネセンスに、ＩｎＡｌＧａＡｓＰ半導体合金は赤色および緑色のエレクトロルミネセンスにそれぞれ対応するように構成されている。量子井戸の両側の変調ドーパント原子は、ダイオード構造の量子井戸の底部に移動する。ナノワイヤのヘテロ構造をエネルギ障壁半導体がドープされるようにインサイチュドープすることで、電荷担体を量子井戸に供与することができ、２次元電荷担体ガス中にきわめて高密度の電荷担体を与えることができる。
【０１０５】
本発明の一実施形態の別の実施例は、補強薄膜デバイスに関しており、当該補強薄膜デバイスは、ＩＩＩ−Ｖ族半導体の半導体チャネルを有するエピ層を含むゲートスタックと、不純物状態を捕捉するために前記半導体チャネル上にエピタキシャルに配設された前記半導体チャネルの中央部分の実質的に薄いワイドバンドギャップ半導体層と、前記高ｋ誘電体半導体および前記ワイドバンドギャップ半導体上に配設された高ｋ酸化物層とを含む。ゲートスタックは、平面のｐｎｐトランジスタまたはｎｐｎトランジスタ、ナノワイヤトランジスタ、またはＦｉｎＦＥＴトランジスタのために設けられてもよい。
【０１０６】
本発明の一実施例では、ＡｌＧａＮ／ＧａＮがシリコンウェハ上に成長させられ、パターニングされてトップダウンナノワイヤが形成される。ナノワイヤは横方向過成長させられて、これによりＡｌＧａＮ／ＧａＮナノワイヤで補強されたシリコン上に融合したＧａＮ薄膜が成長する。別の実施例では、ＩｎＰのナノワイヤが（１１１）シリコン上に選択的に成長させられ、横方向過成長させられて、これによりシリコン上にＩｎＰの薄膜が形成される。
【０１０７】
本発明の一実施例では、ＧａＮがシリコンウェハ上に配設され、ウェハの裏面が乾式反応性イオンエッチングされてＧａＮ薄膜が解放される。
【０１０８】
一実施形態８０６の別の実施例は、ＩＩＩ−ＮナノワイヤＬＥＤに関するものであり、ＩＩＩ−ＮナノワイヤＬＥＤは、ドープされたコアワイヤと、前記コアワイヤよりも低いバンドギャップを有するシェル層と、を含み、前記シェル層はインサイチュでエッチングされており、前記コアワイヤは、囲み電気コンタクトを含む。コアワイヤがインサイチュｐドープされている箇所では、少なくとも１つのシェル層はｎドープされたシェル層である。コアワイヤがインサイチュｎドープされている箇所では、少なくとも１つのシェル層はｐドープされたシェル層である。
【０１０９】
薄膜デバイスの一実施形態の別の実施例は、ＩＩＩ−Ｖ族ナノワイヤレーザを含み、当該ＩＩＩ−Ｖ族ナノワイヤレーザは、ｐドープされたコアワイヤを有するナノワイヤと、ダイオードのバンド構造を形成する前記コアワイヤを囲む、ナノワイヤ上のｎドープシェル層と、を含み、ここで、コアワイヤが、極性Ｃ面からの可能な限り最も高い成長速度で、Ｃ面成長中にインサイチュｐドープされ、シェル層が、真性ドープされて、非極性Ｍ面または非極性Ａ面から低い成長速度でｎドープされる場合、ダイオードのバンド構造が、シリコン上のＩＩＩ−Ｖ族材料のフォトニックアプリケーションのための最大のドープを得ることができる。これらのナノワイヤレーザ構造は、シリコンＣＭＯＳエレクトロニクスとの集積が可能である。
【０１１０】
薄膜デバイスの例示的な一実施形態では、エピ層は、長手方向にそれぞれｎ−ｐ−ｎドープおよびｐ−ｎ−ｐドープされたセグメントを有するそれぞれのエピタキシャル突出部分を有するＩＩＩ−Ｖ族半導体およびゲルマニウムから構成されており、そのうちの中間ドープ部分は、ＩＩＩ−Ｖ／Ｇｅ型ＣＭＯＳＦＥＴまたはＩＩＩ−Ｖ／ＩＩＩ−Ｖ型ＣＭＯＳＦＥＴのために１０〜１４ｎｍの厚さであってよく、ここで、前記突出部分は、それぞれ、高移動度のｐチャネル材料およびｎチャネル材料のハイブリッドエピ層アイランド上に成長させられている。
【０１１１】
本発明の一実施形態の別の実施例は、ＩＩＩ−Ｎナノワイヤを好ましくは窒化ガリウムエピ層を有する薄膜デバイス上で成長させるためのプロセスに関しており、当該プロセスは、少なくとも１つのナノサイズ孔を含むマスク層を有する薄膜デバイスを提供することと、前記基板上の前記少なくとも１つのナノサイズ孔内で少なくとも１つのＧａＮナノ粒子を自己組織化させることと、前記ＧａＮナノ粒子からのウルツ鉱型結晶構造を有する少なくとも１つのＩＩＩ−Ｎナノワイヤを、好ましくは、前記少なくとも１つのナノサイズ孔内のウルツ鉱型のＣ軸方向における前記ＧａＮナノ粒子のエピタキシャル横方向過成長によって成長させることと、を含む。ＧａＮナノ粒子の懸濁液の蒸発液からの毛細管力により、ナノサイズ孔内でＧａＮナノ粒子が自己組織化されている。アンモニアガスの前駆体物質流量は、１０〜３０ｓｃｃｍの範囲であってよい。前記ＧａＮナノ粒子は、前記少なくとも１つのナノ孔内の前記ＧａＮナノ粒子および前記基板上の酸性配位子およびアルカリ性配位子をそれぞれ中和することにより、前記少なくとも１つのナノ孔内で自己組織化させることができる。前記ＧａＮナノ粒子は、ＧａＮ粉末から熱レーザ合成することにより製造することができる。
【０１１２】
一実施形態の別の実施例は、ＩＩＩ−ＮナノワイヤＬＥＤ（１００）に関連するものであり、ＩＩＩ−ＮナノワイヤＬＥＤ（１００）は、基板上のウルツ鉱型結晶構造のドープされたコアワイヤ８４０と、前記コアワイヤ（１０３）よりも低いバンドギャップを有する第１のシェル層（８４２）と、を含み、コアワイヤ（８４１）は、コアワイヤがウルツ鉱型とは異なる結晶構造の基板上で成長させられる第１のシェル層上の第２のドープされたシェル層を含む。基板は、ＩＩＩ−Ｖ族ナノワイヤの成長のために、閃亜鉛鉱型の＜１１１＞Ａまたは＜１１１＞Ｂを配向させるように構成可能である。コアワイヤは、囲み電気コンタクトを含むことができ、かつ／または前記第２のシェル層は、透明な電気コンタクトを含むことができる。透明な電気コンタクトは、ＩＴＯであってよい。
【０１１３】
一実施形態の別の実施例は、ＩＩＩ−ＮナノワイヤＬＥＤに関するものであり、ＩＩＩ−ＮナノワイヤＬＥＤは、ドープされたコアワイヤ（８４１’）と、前記コアワイヤ（８４１’）よりも低いバンドギャップを有するシェル層（８４２’）と、を含み、前記シェル層は、インサイチュエッチングされ（８４０’）、前記コアワイヤ（８４１’）は、囲み電気コンタクトを含む。コアワイヤは、インサイチュｐドープされていてもよく、少なくとも１つのシェル層（８４３’）は、ｎドープされたシェル層であってよい。コアワイヤは、少なくとも１つのシェル層がｐドープされたシェル層である場合、インサイチュｎドープされていてもよい。
【０１１４】
一実施形態の別の実施例は、ＩＩＩ族窒化物ナノワイヤエピ層と、ＩＩＩ族窒化物ナノワイヤがＧａＮナノ粒子から成長するＩＩＩ−Ｖ族ナノワイヤとを含む、薄膜デバイスである。本実施形態の利点は、光スペクトル全体をカバーして、安価なシリコン基板上に白色光を形成する発光ダイオード（全体）を作製できるようになることである。本実施形態の別の利点は、白色光を得るために、例えば青色ＬＥＤのような燐光層を使用する必要がないことである。シェル層は、Ｃ面からのルミネセンスが生じないように、コアナノワイヤと同じ高さまでインサイチュエッチングすることができる。本実施形態の利点は、ルミネセンスが異なる結晶面で区別される場合に、波長がより明確になることである。さらに、シリコン上に薄膜を形成した場合の波長スペクトルのシフトを避けることができる。
【０１１５】
補強薄膜デバイスの一実施形態の別の実施例では、細長いエピタキシャル突起は、半径方向にそれぞれのｐ−ｉ−ｎドープされたセグメントを有し、そのうちの中間の真性セグメントは、ＩＩＩ−Ｖ型ｐ−ｉ−ｎ／ＩＩＩ−Ｖ型ｎ−ｉ−ｐのｆｉｎＣＭＯＳＴＦＥＴのために７〜１０ｎｍの厚さであってよい。
【０１１６】
本発明の一実施形態の一実施例は、ＩＩＩ−Ｖ型ＦｉｎＦＥＴ（４２０，４２４）を製造するためのプロセス（１０００）に関しており、当該プロセスは、エピ層アイランド（４１５ａ，４１５ｂ）を含む基板を提供することと、前記エピ層アイランドと接触するように、エピタキシャル成長のために、エピタキシャル成長マスク層を堆積することと、前記エピ層アイランド上の中央部にナノ構造化された幅を有する細長いキャビティをリソグラフィにより画定することと、細長いキャビティからコア部分（４２０ａ，４２０ｂ）をエピ層アイランド（４１５ａ，４１５ｂ）に対して垂直な平面内のナノ構造の高さまでエピタキシャルに突出させて、前記長手方向のバリスティック電荷担体輸送用の１次元半導体を製造することと、を含み、エピ層アイランド（４１５ａ）の半導体は、正電荷担体に対して高い移動度を有するＩＩＩ−Ｖ族半導体または高い電子移動度を有するＩＩＩ−Ｖ族半導体から選択される。当該プロセスは、マスク層を有する突出コア部分を成長させることと、細長い突出コア部分（４２０）の長手方向に沿ってワイドバンドギャップバリアシェルを成長させて、真性ドープされた実質的に薄いシェルで充填された中央の凹部を製造することと、バリアシェル上にインサイチュドープされたシェルを成長させることと、を含むことができ、ここで、突出コア部分および前記インサイチュドープされたシェルは、前記突出コア部分の中央部分で半径方向にｐ−ｉ−ｎ接合を形成するようにインサイチュドープされることを含む。中央部分は、１０ｎｍ未満であってよく、前記真性層は、前記長手方向に０次元半導体内の電荷担体を囲むように、７ｎｍ未満のナノ構造化された厚さを有していてよい。ＩＩＩ−Ｖ型ＣＭＯＳ回路の熱を迂回させるために、ナノワイヤの長さおよびエピ層の厚さは４００ｎｍ未満であってよい。
【０１１７】
本発明の一実施形態の別の実施例では、ＰＭＯＳトランジスタは、ｐ−ｉ−ｎ接続セグメントを有するコア−シェル構造を含むことができ、前記ＮＭＯＳトランジスタは、ｐ−ｉ−ｎ接続セグメントを有するコア−シェル構造を含み、好ましくは、前記ナノワイヤは、５〜７ｎｍの厚さを有する真性ドープされたセグメントを含んでいる。ＰＭＯＳトランジスタはまた、エピ層アイランド上にエピタキシャル成長させたナノワイヤを含むことができ、ここで、ＮＭＯＳトランジスタは、前記エピ層アイランド上に成長させたナノワイヤを含む。
【０１１８】
一実施形態８０６の別の実施例は、ＩＩＩ−Ｎナノワイヤダイオード構造を有する補強薄膜デバイスによって形成されるエピ層であり、当該エピ層は、基板上のウルツ鉱型結晶構造のドープされたコアワイヤと、コアワイヤよりも低いバンドギャップを有する第１のシェル層と、を含み、コアワイヤは、前記第１のシェル層上にドープされた第２のシェル層を構成し、前記コアワイヤは、ウルツ鉱型とは別の結晶構造の基板上に成長させられている。基板は、ＩＩＩ−Ｖ族ナノワイヤの成長のために、閃亜鉛鉱型の＜１１１＞Ａまたは＜１１１＞Ｂを配向させるように構成されていてよい。コアワイヤは、囲み電気コンタクトを含むこともできる。
【０１１９】
一実施形態の別の実施例は、マヨラナ量子コンピュータ９００であり、マヨラナ量子コンピュータ９００は、結晶性基板（９０１）と、細長い溝（９６１’）の横方向過成長によって前記基板（９０１）に対して平行に配置されたＩＩＩ−Ｖ族半導体の第１のヘテロ構造ナノワイヤ（９６７）と、前記第１のヘテロ構造ナノワイヤ（９６７）に対して垂直に配置された第２のヘテロ構造ナノワイヤ（９６６）であって、前記第２のヘテロ構造ナノワイヤ（９６６）が、中央の接合点を有する前記第１のナノワイヤに対して実質的に格子整合されている、第２のヘテロ構造ナノワイヤ（９６６）と、を含み、前記垂直ナノワイヤ（９６６）は、ワイドバンドギャップ半導体材料を含み、超伝導ラップアラウンド型ゲート電極（９６２）が、前記第２の垂直ナノワイヤ（９６６）を囲み、２つの超伝導電極（９６１，９６３）は、前記第１のナノワイヤの端部に配設されている。超電導電極は、ｓ波超電導体であってよい。第１のヘテロ構造ナノワイヤおよび第２の垂直ヘテロ構造ナノワイヤは、それぞれ、インジウムアンチモンナノワイヤとして配置されていてよい。また、グラフェンの２次元アイランドは、構成されたバンド構造を有するマヨラナ量子ゲートの一部となるように配置されていてよい。
【０１２０】
一実施形態の別の実施例は、タンデムヘテロ構造を含むナノツリーに関するものであり、タンデムヘテロ構造は、その軸方向に沿って第１のアイランドおよび第２のアイランドを含むＩＩＩ−Ｖ族半導体のヘテロ構造ナノワイヤを含み、前記第１のアイランドは、第１の量子ビットを形成するマヨラナ量子状態のために構成され、前記第２のアイランドは、第２の量子ビットを形成する第２のマヨラナ量子状態のために構成されている。ヘテロ構造ナノワイヤは、第１の量子ビットおよび第２の量子ビットが重畳波動関数を形成しうるように、２つの実質的に短いエネルギ障壁セグメントを有することができる。ヘテロ構造ナノワイヤは、Ｔ型ゲートを形成するために、前記ナノワイヤと実質的に同じ半導体の分岐部を含むことができる。エネルギ障壁セグメントは、２〜３ｎｍの厚さを有する実質的に薄いセグメントであってよい。
【０１２１】
一実施形態１１００’’の別の実施例は、ＩＩＩ−Ｖ族半導体ゲートに関しており、ＩＩＩ−Ｖ族半導体ゲートは、マヨラナフェルミオンのための２つのマヨラナ波動関数のトポロジカル組紐演算を実行するために３つのナノワイヤセグメントを含むＩＩＩ−Ｖ族半導体（１１５３，１１５７，１１５４）の３方向交差部を含み、各ナノワイヤセグメントは、実質的に薄いエネルギ障壁材料を有する少なくとも１つのヘテロ構造を含む。
【０１２２】
好ましい実施形態
補強薄膜デバイス（１００，２００，５００）であって、エピ層を支持するための上面を有する基板（１０１）と、前記基板（１０１）上に配設された複数のナノサイズキャビティ（１０２，１０２’）でパターニングされて、ニードルパッドを形成するための、マスク層（１０３）と、前記マスク層（１０３）上に配設された格子不整合半導体の薄膜（１０５）であって、前記薄膜（１０５）が、前記薄膜（１０５）内に埋め込まれた前記格子不整合半導体の平行に離間した複数の半導体ニードル（１０４，２０４）を含み、
前記複数の半導体ニードル（１０４，２０４）が、前記マスク層（１０３）の前記複数のナノサイズキャビティ（１０２，１０２’）内で前記基板（１０１）に向かって軸方向で実質的に垂直に配設されている、薄膜（１０５）と、を含み、格子不整合半導体エピ層（１０６）が、格子不整合半導体エピ層（１０６）によって支持された前記薄膜上に設けられており、好ましくは、前記基板（１０１）が、直径２インチを超えるシリコンウェハである、補強薄膜デバイス（１００，２００，５００）を提供する。格子不整合半導体の平行に離間した複数の半導体ニードル（２０４）は、格子不整合半導体の５０〜１００ｎｍの距離で六方最密充填構造に配置されていてよい。複数のナノサイズキャビティ（１０２，１０２’）は、５〜２５ｎｍの孔径で構成されたナノサイズ孔であってよく、前記ナノサイズ孔内に同じ厚さの前記半導体ニードル（１０４，２０４）が形成される。エピ層は、少なくとも２つの異なる格子不整合半導体（４０６）の複数の個別のアイランドを含んでいてよい。薄膜（５０５）は、ゲルマニウム（５０５）内に配置されてもよく、前記エピ層は、グラフェン（５０６）である。ナノサイズのキャビティ（１０２，１０２’）は、実質的に深いものであってよい。エピ層は、前記エピ層と同じ半導体材料の半導体フィンを含むことができる。半導体アイランドは、２００〜５００ｎｍの距離で実質的に密に充填されていてよい。エピ層は、１〜１０ｎｍの薄い中間層を有する異なるバンドギャップを有するＩＩＩ−Ｖ族半導体合金の少なくとも１つのヘテロ構造（５０６，６０６）を含むことができる。中間層は、前記ヘテロ構造（５０６，６０６）における当接する半導体よりも小さいバンドギャップを有していてよい。本発明の半導体ニードルは、少なくとも一部がウルツ鉱型結晶構造である部分を有していてよい。
【０１２３】
当業者によって修正および変更が示唆されうるが、本明細書の開示の範囲内で、本発明が本明細書に開示された開示の範囲内に合理的かつ適切に該当する全ての修正および変更の範囲を包含することが、本発明者の意図である。本発明は、特定の実施形態に即して上述した。しかし、上述した実施形態以外の他の実施形態も、本発明の範囲内で同様に可能である。上述したものとは異なる方法ステップも、本発明の範囲内で提供可能である。本発明の異なる特徴およびステップは、説明した特徴およびステップとは別の組み合わせで組み合わせることもできる。例えば、実施形態の種々の特徴は、必要な変更を加えたうえで、説明した以外の組み合わせで組み合わせることができる。本発明の範囲は、添付の特許請求の範囲によってのみ限定される。
【図１】
2021531231.tif 000005
【図２】
2021531231.tif 000006
【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【手続補正書】
【提出日】令和2年7月22日(2020.7.22)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
補強薄膜デバイス（１００，２００，５００）であって、
エピ層を支持するための上面を有する基板（１０１）と、
前記基板（１０１）上に配設された複数のナノサイズキャビティ（１０２，１０２’）でパターニングされた、ニードルパッドを形成するための、マスク層（１０３）と、
前記マスク層（１０３）上に配設された格子不整合半導体の薄膜（１０５）であって、前記薄膜（１０５）が、前記薄膜（１０５）内に埋め込まれた前記格子不整合半導体の平行に離間した複数の半導体ニードル（１０４，２０４）を含み、前記複数の半導体ニードル（１０４，２０４）が、前記マスク層（１０３）の前記複数のナノサイズキャビティ（１０２，１０２’）内で前記基板（１０１）に向かって軸方向で垂直に配設されている、薄膜（１０５）と、
を備え、
格子不整合半導体エピ層（１０６）が、前記格子不整合半導体エピ層（１０６）によって支持された前記薄膜上に設けられ、
前記マスク層（１０３）が、前記基板（１０１）に直接接触し、前記基板が、シリコンウェハであり、前記格子不整合半導体エピ層（１０６）および格子不整合半導体の前記薄膜（１０５）が、前記基板（１０１）に対して意図的に不整合である同じ半導体材料であり、
前記エピ層が、少なくとも２つの異なる格子不整合半導体（４０６）の複数の個別のアイランドを含み、
前記２つの異なる格子不整合半導体の各々が、前記基板（１０１）に対して意図的に格子不整合である半導体材料を含む、
補強薄膜デバイス（１００，２００，５００）。
【請求項２】
格子不整合半導体の平行に離間した前記複数の半導体ニードル（２０４）は、格子不整合半導体の５０〜１００ｎｍの距離で六方最密充填構造に配置されている、請求項１に記載の補強薄膜デバイス（２００）。
【請求項３】
前記複数のナノサイズキャビティ（１０２，１０２’）は、５〜２５ｎｍの孔径で構成されたナノサイズ孔であって、前記ナノサイズ孔内に同じ厚さの前記半導体ニードル（１０４，１０４）を設けるためのナノサイズ孔である、請求項１および２に記載の補強薄膜デバイス（３００）。
【請求項４】
前記薄膜（５０５）は、ゲルマニウム（５０５）中に配置されており、前記エピ層が、グラフェン（５０６）である、請求項１から３に記載の補強薄膜デバイス（５００）。
【請求項５】
前記エピ層が、前記エピ層と同じ半導体材料の半導体フィンを含む、請求項１から４の補強薄膜デバイス（１００）。
【請求項６】
前記複数のアイランドが、２００〜５００ｎｍの距離で充填されている、請求項１から５に記載の補強薄膜デバイス（１００）。
【請求項７】
前記エピ層が、１〜１０ｎｍの薄い中間層を有する異なるバンドギャップを有するＩＩＩ−Ｖ族半導体合金の少なくとも１つのヘテロ構造（５０６，６０６）を含み、前記中間層が、前記ヘテロ構造（５０６，６０６）内の当接している半導体よりも小さいバンドギャップを有する、請求項１から６に記載の補強薄膜デバイス（６００，７００）。
【請求項８】
前記半導体ニードルが、少なくともウルツ鉱型結晶構造である部分を有する、請求項１から７の補強薄膜デバイス（１００）。
【手続補正書】
【提出日】令和2年12月17日(2020.12.17)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
補強薄膜デバイス（１００，２００，５００）であって、
エピ層を支持するための上面を有する基板（１０１）と、
前記基板（１０１）上に配設された複数のナノサイズキャビティ（１０２，１０２’）でパターニングされた、ニードルパッドを形成するための、マスク層（１０３）と、
前記マスク層（１０３）上に配設された格子不整合半導体の薄膜（１０５）であって、前記薄膜（１０５）が、前記薄膜（１０５）内に埋め込まれた前記格子不整合半導体の平行に離間した複数の半導体ニードル（１０４，２０４）を含み、前記複数の半導体ニードル（１０４，２０４）が、前記マスク層（１０３）の前記複数のナノサイズキャビティ（１０２，１０２’）内で前記基板（１０１）に向かって軸方向で垂直に配設されている、薄膜（１０５）と、
を備え、
格子不整合半導体エピ層（１０６）が、前記格子不整合半導体エピ層（１０６）によって支持された前記薄膜上に設けられ、
前記マスク層（１０３）が、前記基板（１０１）に直接接触し、前記格子不整合半導体エピ層（１０６）および格子不整合半導体の前記薄膜（１０５）が、前記基板（１０１）に対して意図的に不整合である同じ半導体材料であり、
前記エピ層が、少なくとも２つの異なる格子不整合半導体（４０６）の複数の個別のアイランドを含み、
前記２つの異なる格子不整合半導体の各々が、前記基板（１０１）に対して意図的に格子不整合である半導体材料を含む、
補強薄膜デバイス（１００，２００，５００）。
【請求項２】
格子不整合半導体の平行に離間した前記複数の半導体ニードル（２０４）は、格子不整合半導体の５０〜１００ｎｍの距離で六方最密充填構造に配置されている、請求項１に記載の補強薄膜デバイス（２００）。
【請求項３】
前記複数のナノサイズキャビティ（１０２，１０２’）は、５〜２５ｎｍの孔径で構成されたナノサイズ孔であって、前記ナノサイズ孔内に同じ厚さの前記半導体ニードル（１０４，１０４）を設けるためのナノサイズ孔である、請求項１または２に記載の補強薄膜デバイス（３００）。
【請求項４】
前記薄膜（５０５）は、ゲルマニウム（５０５）中に配置されており、前記エピ層が、グラフェン（５０６）である、請求項１から３のいずれか一項に記載の補強薄膜デバイス（５００）。
【請求項５】
前記エピ層が、前記エピ層と同じ半導体材料の半導体フィンを含む、請求項１から４のいずれか一項に記載の補強薄膜デバイス（１００）。
【請求項６】
前記複数のアイランドが、２００〜５００ｎｍの距離で充填されている、請求項１から５のいずれか一項に記載の補強薄膜デバイス（１００）。
【請求項７】
前記エピ層が、１〜１０ｎｍの薄い中間層を有する異なるバンドギャップを有するＩＩＩ−Ｖ族半導体合金の少なくとも１つのヘテロ構造（５０６，６０６）を含み、前記中間層が、前記ヘテロ構造（５０６，６０６）内の当接している半導体よりも小さいバンドギャップを有する、請求項１から６のいずれか一項に記載の補強薄膜デバイス（６００，７００）。
【請求項８】
前記半導体ニードルが、少なくともウルツ鉱型結晶構造である部分を有する、請求項１から７のいずれか一項に記載の補強薄膜デバイス（１００）。
【請求項９】
前記基板（１０１）が、シリコンウェハである、請求項１から８のいずれか一項に記載の補強薄膜デバイス（１００）。
【請求項１０】
前記へトロ構造が、ＧａＮコア／ＡｌＧａＮシェル／ＧａＮバリアシェル／ＩｎＧａＮ活性層シェル／ＧａＮバリアシェル／ＧａＮシェルの発光ダイオード、ＬＥＤ、構造を有するＩＩＩ窒化物ナノワイヤを含む、請求項７に記載の補強薄膜デバイス（１００）。
【国際調査報告】
2021531231.tif 000024
2021531231.tif 000025