(57)【要約】  本明細書で説明される技術の態様は、超音波トランスデューサを含む第１のダイと、第１のダイに結合されており、かつパルサを含む、第１の特定用途向け集積回路（ＡＳＩＣ）と、集積デジタル受信回路を含む、第２のＡＳＩＣと通信する第２のＡＳＩＣと、を含む、超音波デバイスに関する。いくつかの実施形態では、第１のＡＳＩＣは、第２のＡＳＩＣに結合され得、第２のＡＳＩＣは、アナログ処理回路およびアナログデジタル変換器を含み得る。そのような実施形態では、第２のＡＳＩＣは、第１のＡＳＩＣと第２のＡＳＩＣとの間の通信を容易にするシリコン貫通ビア（ＴＳＶ）を含み得る。いくつかの実施形態では、ＳＥＲＤＥＳ回路は、第１のＡＳＩＣと第２のＡＳＩＣとの間の通信を容易にし、第１のＡＳＩＣは、アナログ処理回路およびアナログデジタル変換器を含む。いくつかの実施形態では、第１のＡＳＩＣのテクノロジーノードは、第２のＡＳＩＣのテクノロジーノードとは異なる。【選択図】図１
2021502846.tif 000002
【特許請求の範囲】
【請求項１】
超音波トランスデューサを備える第１のダイと、
前記第１のダイに結合されており、かつパルサを備える、第１の特定用途向け集積回路（ＡＳＩＣ）と、
集積デジタル受信回路を備える、前記第１のＡＳＩＣと通信する第２のＡＳＩＣと、を備える、超音波デバイス。
【請求項２】
前記第１のＡＳＩＣが、前記第２のＡＳＩＣに結合されている、請求項１に記載の超音波デバイス。
【請求項３】
前記第２のＡＳＩＣが、アナログ処理回路をさらに備える、請求項１に記載の超音波デバイス。
【請求項４】
前記アナログ処理回路が、アナログ増幅器、アナログフィルタ、アナログビームフォーミング回路、アナログデチャープ回路、アナログ直交復調（ＡＱＤＭ）回路、アナログ時間遅延回路、アナログ位相シフタ回路、アナログ加算回路、アナログ時間利得補償回路、および／またはアナログ平均化回路を備える、請求項３に記載の超音波デバイス。
【請求項５】
前記第２のＡＳＩＣが、アナログデジタル変換器をさらに備える、請求項１に記載の超音波デバイス。
【請求項６】
前記第１のＡＳＩＣが、シリコン貫通ビア（ＴＳＶ）を備える、請求項１に記載の超音波デバイス。
【請求項７】
前記第１のＡＳＩＣが、前記第１のダイにおける超音波トランスデューサごとに１つのＴＳＶを備える、請求項６に記載の超音波デバイス。
【請求項８】
前記第１のＡＳＩＣが、前記第１のＡＳＩＣにおけるパルサごとに１つのＴＳＶを備える、請求項６に記載の超音波デバイス。
【請求項９】
前記ＴＳＶの高さが、約４ミクロン〜約７５０ミクロンである、請求項６に記載の超音波デバイス。
【請求項１０】
前記第１のＡＳＩＣが、受信スイッチを備え、
前記第２のＡＳＩＣが、アナログ処理回路を備え、
前記ＴＳＶが、前記受信スイッチと前記第２のＡＳＩＣにおける前記アナログ処理回路との間に配置されている、請求項６に記載の超音波デバイス。
【請求項１１】
前記第１のＡＳＩＣが、アナログ処理回路をさらに備える、請求項１に記載の超音波デバイス。
【請求項１２】
前記第１のＡＳＩＣが、アナログデジタル変換器をさらに備える、請求項１に記載の超音波デバイス。
【請求項１３】
約２〜５ギガビット／秒のデータレートを有する、前記第１のＡＳＩＣと前記第２のＡＳＩＣとの間に配置された通信リンクをさらに備える、請求項１に記載の超音波デバイス。
【請求項１４】
前記第１のＡＳＩＣが、シリアライザデシリアライザ（ＳＥＲＤＥＳ）送信回路を備え、
前記第２のＡＳＩＣが、ＳＥＲＤＥＳ受信回路を備え、
通信リンクが、前記ＳＥＲＤＥＳ送信回路と前記ＳＥＲＤＥＳ受信回路との間に配置されており、
前記ＳＥＲＤＥＳ送信回路および前記ＳＥＲＤＥＳ受信回路が、前記通信リンク上の前記第１のＡＳＩＣと前記第２のＡＳＩＣとの間の通信を容易にするように構成されている、請求項１に記載の超音波デバイス。
【請求項１５】
（ａ）前記結合された第１のダイおよび第１のＡＳＩＣ、ならびに（ｂ）前記第２のＡＳＩＣが、トレースを備えるＰＣＢに結合されており、
前記ＰＣＢ上の前記トレースが、前記通信リンクを備える、請求項１４に記載の超音波デバイス。
【請求項１６】
前記第１のＡＳＩＣが、前記第２のＡＳＩＣに結合されており、
前記第１のＡＳＩＣが、ＴＳＶを備え、
前記ＴＳＶが、前記通信リンクを備える、請求項１４に記載の超音波デバイス。
【請求項１７】
前記集積デジタル受信回路が、１つ以上のデジタルフィルタ、デジタルビームフォーミング回路、デジタル直交復調（ＤＱＤＭ）回路、平均化回路、デジタルデチャープ回路、デジタル時間遅延回路、デジタル位相シフタ回路、デジタル加算回路、デジタル乗算回路、再量子化回路、波形除去回路、画像形成回路、バックエンド処理回路、および／または１つ以上の出力バッファを備える、請求項１に記載の超音波デバイス。
【請求項１８】
前記第１のＡＳＩＣが、第１のテクノロジーノードにおいて実装され、前記第２のＡＳＩＣが、第２のテクノロジーノードにおいて実装され、前記第１のテクノロジーノードが、前記第２のテクノロジーノードとは異なる、請求項１に記載の超音波デバイス。
【請求項１９】
前記第２のテクノロジーノードが、前記第１のテクノロジーノードよりも小さいテクノロジーノードである、請求項１８に記載の超音波デバイス。
【請求項２０】
前記第２のテクノロジーノードが、６５ｎｍ、８０ｎｍ、９０ｎｍ、１１０ｎｍ、１３０ｎｍ、１５０ｎｍ、１８０ｎｍ、２２０ｎｍ、２４０ｎｍ、２５０ｎｍ、２８０ｎｍ、３５０ｎｍ、または５００ｎｍである、請求項１８に記載の超音波デバイス。
【請求項２１】
前記第１のテクノロジーノードが、９０ｎｍ、８０ｎｍ、６５ｎｍ、５５ｎｍ、４５ｎｍ、４０ｎｍ、３２ｎｍ、２８ｎｍ、２２ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、または３ｎｍである、請求項１８に記載の超音波デバイス。
【請求項２２】
前記集積デジタル受信回路が、約０．４５〜０．９ボルトの範囲の動作電圧で動作するように構成されている、請求項１に記載の超音波デバイス。
【請求項２３】
前記集積デジタル受信回路が、約１〜１．８ボルトの範囲の動作電圧で動作するように構成されている、請求項１に記載の超音波デバイス。
【請求項２４】
前記集積デジタル受信回路が、約２．５〜３．３ボルトの範囲の動作電圧で動作するように構成されている、請求項１に記載の超音波デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、米国特許法第１１９条（ｅ）の下で、参照によってその全体が本明細書に組み込まれる、「ＭＥＴＨＯＤＳ  ＡＮＤ  ＡＰＰＡＲＡＴＵＳ  ＦＯＲ  ＩＭＰＬＥＭＥＮＴＩＮＧ  ＩＮＴＥＧＲＡＴＥＤ  ＴＲＡＮＳＭＩＴ  ＡＮＤ  ＲＥＣＥＩＶＥ  ＣＩＲＣＵＩＴＲＹ  ＩＮ  ＡＮ  ＵＬＴＲＡＳＯＵＮＤ  ＤＥＶＩＣＥ」と題する、代理人整理番号第Ｂ１３４８．７００６５ＵＳ００号の下で２０１７年１１月１５日に出願された米国仮特許出願第６２／５８６，７１６号の利益を主張する。
【０００２】
本出願は、米国特許法第１１９条（ｅ）の下で、参照によってその全体が本明細書に組み込まれる、「ＡＰＰＡＲＡＴＵＳＥＳ  ＩＮＣＬＵＤＩＮＧ  Ａ  ＣＡＰＡＣＩＴＩＶＥ  ＭＩＣＲＯＭＡＣＨＩＮＥＤ  ＵＬＴＲＡＳＯＮＩＣ  ＴＲＡＮＳＤＵＣＥＲ  ＤＩＲＥＣＴＬＹ  ＣＯＵＰＬＥＤ  ＴＯ  ＡＮ  ＡＮＡＬＯＧ−ＴＯ−ＤＩＧＩＴＡＬ  ＣＯＮＶＥＲＴＥＲ」と題する、代理人整理番号第Ｂ１３４８．７００８３ＵＳ００号の下で２０１８年６月１９日に出願された米国仮特許出願第６２／６８７，１８９号の利益を主張する。
【０００３】
一般的に、本明細書で説明される技術の態様は、超音波デバイスに関する。いくつかの態様は、超音波デバイスにおいて、集積送信回路および集積受信回路を実装することに関する。
【背景技術】
【０００４】
超音波プローブは、人間の可聴周波数よりも高い周波数を有する音波を使用して、画像診断および／または治療を行うために使用され得る。超音波撮像は、内部の軟組織の身体構造を見るために使用され得る。超音波のパルスが組織に送信されると、様々な振幅の音波が、様々な組織の境界面でプローブに向かって反射され得る。次いで、これらの反射された音波が記録され、画像としてオペレータに表示され得る。音響信号の強度（振幅）および波が身体を伝わるのにかかる時間は、超音波画像を生成するために使用される情報を提供し得る。多くの様々なタイプの画像が、超音波デバイスを使用して形成され得る。例えば、組織の２次元断面、血流、時間の経過に伴う組織の動き、血液の場所、特定の分子の存在、組織の硬さ、または３次元領域の解剖学的構造を示す画像が生成され得る。
【発明の概要】
【０００５】
本技術の一態様によれば、超音波トランスデューサを備える第１のダイと、第１のダイに結合されており、かつパルサを備える、第１の特定用途向け集積回路（ＡＳＩＣ）と、集積デジタル受信回路を備える、第１のＡＳＩＣと通信する第２のＡＳＩＣと、を備える、超音波デバイスが提供される。超音波トランスデューサ、送信回路、および受信回路を実装するための代替の構成もまた説明される。
【図面の簡単な説明】
【０００６】
様々な態様および実施形態が、以下の例示的で非限定的な図に関連して説明される。図は必ずしも縮尺どおりに描かれていないことが理解されるべきである。複数の図に現れる項目は、それらが現れるすべての図で同じまたは同様の参照番号で示される。
【０００７】
【図１】本明細書で説明される特定の実施形態による超音波デバイスのブロック図を示す。
【図２】本明細書で説明される特定の実施形態による別の超音波デバイスのブロック図を示す。
【図３】本明細書で説明される特定の実施形態による別の超音波デバイスのブロック図を示す。
【図４】本明細書で説明される特定の実施形態による別の超音波デバイスのブロック図を示す。
【図５】本明細書で説明される特定の実施形態による別の超音波デバイスのブロック図を示す。
【図６】本明細書で説明される特定の実施形態による別の超音波デバイスのブロック図を示す。
【図７】本明細書で説明される特定の実施形態による別の超音波デバイスのブロック図を示す。
【図８】本明細書で説明される特定の実施形態による別の超音波デバイスのブロック図を示す。
【図９】本明細書で説明される特定の実施形態による、超音波デバイスについてのパラダイムを示す。
【図１０−３２】本明細書で説明される特定の実施形態による超音波デバイスを形成するための製造シーケンス中の超音波デバイスの例示的な断面を示す。
【図３３−４２】本明細書で説明される特定の実施形態による図２０〜３２の代替の製造シーケンス中の超音波デバイスの例示的な断面を示す。
【図４３−４５】本明細書で説明される特定の実施形態による代替の製造シーケンス中の超音波デバイスの簡略断面を示す。
【図４６】本明細書で説明される特定の実施形態による、再構成されたウェハとして実装されたデバイスの例を示す。
【図４７】本明細書で説明される特定の実施形態による超音波デバイスを形成するための例示的なプロセスを示す。
【図４８】本明細書で説明される特定の実施形態による超音波デバイスを形成するための例示的なプロセスを示す。
【図４９】本明細書で説明される特定の実施形態による超音波デバイスを形成するための例示的なプロセスを示す。
【図５０】本明細書で説明される特定の実施形態による超音波デバイスを形成するための例示的なプロセスを示す。
【図５１】本明細書で説明される特定の実施形態による超音波デバイスの例示的なブロック図を示す。
【図５２】デルタシグマアナログデジタル変換器に電気的に結合された超音波トランスデューサの図を示す。
【発明を実施するための形態】
【０００８】
従来の超音波システムは、通常、大きな財源を有する大規模な医療施設でのみ購入される、大規模で複雑で高価なシステムである。最近、より高価でなくより複雑でない超音波撮像デバイスが導入されている。そのような撮像デバイスは、単一の半導体ダイ上にモノリシックに集積されてモノリシック超音波デバイスを形成する超音波トランスデューサを含み得る。そのような超音波オンチップデバイスの態様は、参照によってその全体が本明細書に組み込まれる、「ＵＮＩＶＥＲＳＡＬ  ＵＬＴＲＡＳＯＵＮＤ  ＤＥＶＩＣＥ  ＡＮＤ  ＲＥＬＡＴＥＤ  ＡＰＰＡＲＡＴＵＳ  ＡＮＤ  ＭＥＴＨＯＤＳ」と題する、２０１７年１月２５日に出願されて、米国特許出願公開第２０１７／０３６０３９７Ａ１号として公開された（本出願の譲受人へ譲渡された）米国特許出願第１５／４１５，４３４号において説明される。
【０００９】
モノリシック超音波デバイスのいくつかの実装は、同じデバイス（例えば、ダイ）において実装された、集積送信回路および集積受信回路を含み得る。集積送信回路および集積受信回路は、例えば、相補型金属酸化膜半導体（ＣＭＯＳ）回路であり得る。集積送信回路は、超音波トランスデューサを駆動して、パルス超音波信号を患者などの対象に送るように構成され得る。集積送信回路は、パルサなどの集積アナログ回路を含み得る。パルス超音波信号は、血液細胞または筋肉組織などの身体における構造から後方散乱して、超音波トランスデューサに戻るエコーを生成し得る。次いで、これらのエコーは、トランスデューサ素子によって電気信号に変換され得る。集積受信回路は、受信されたエコーを表す電気信号を、例えば、超音波画像に形成され得る超音波データに変換するように構成され得る。集積受信回路は、アナログ処理回路およびアナログデジタル変換器（ＡＤＣ）などの集積アナログ回路、ならびに画像形成回路などの集積デジタル回路を含み得る。
【００１０】
発明者達は、特定の実施形態では、集積送信回路（例えば、パルサ）のアナログ部分および集積受信回路（例えば、増幅器およびＡＤＣ）のアナログ部分を、超音波トランスデューサを含むデバイスに結合された１つのデバイス（例えば、特定用途向け集積回路（ＡＳＩＣ））において実装し、集積受信回路（例えば、画像形成回路）のデジタル部分を別のデバイス（例えば、ＡＳＩＣ）に実装することが役立ち得ることを認識した。これは、集積アナログ回路を有するデバイスが、集積デジタル回路を有するデバイスとは異なるテクノロジーノードにおいて実装されることを可能にし得る。いくつかの実施形態では、任意のデジタル送信回路は、デバイス間で分割され得るか、またはデバイスの一方もしくは他方で完全に実装され得る。以下で説明するように、集積アナログ回路は、集積デジタル回路よりも高度でない（大きい）テクノロジーノードにおける実装から恩恵を受け得、集積デジタル回路は、集積アナログ回路よりも高度な（小さい）テクノロジーノードにおける実装から恩恵を受け得る。
【００１１】
超音波トランスデューサを駆動するために、発明者達は、パルサが、１０Ｖ、２０Ｖ、３０Ｖ、４０Ｖ、５０Ｖ、６０Ｖ、７０Ｖ、８０Ｖ、９０Ｖ、１００Ｖ、２００Ｖ以上か、または１０Ｖ〜３００Ｖの任意の値などの約１０Ｖ以上の高電圧で動作することから恩恵を受け得ることを認識した。集積送信回路によって超音波トランスデューサに出力される電子信号のますます高い電圧レベルは、超音波トランスデューサによって出力される音響信号のより高い圧力レベルに対応し得る。音響信号の圧力レベルが患者のより深くに伝わるにつれて減衰するため、高圧レベルは、音響信号を患者に送るのに役立ち得る。高圧レベルはまた、組織高調波撮像などの超音波撮像の特定のタイプで必要であり得る。許容可能な高電圧レベルで動作可能な回路デバイスは、６５ｎｍ、８０ｎｍ、９０ｎｍ、１１０ｎｍ、１３０ｎｍ、１５０ｎｍ、１８０ｎｍ、２２０ｎｍ、２４０ｎｍ、２５０ｎｍ、２８０ｎｍ、３５０ｎｍ、５００ｎｍ以上などの十分に大きなテクノロジーノードにおいてのみ利用可能であり得る。
【００１２】
さらに、増幅器およびＡＤＣがパルサと同じデバイスにあるとき、増幅器およびＡＤＣは、２つのデバイス間の結合を通じて超音波トランスデューサから微弱な信号を受信し、それらを増幅し、それらをデジタル化し得る。したがって、集積アナログ回路においてアナログデジタル変換器によって、集積デジタル回路を有するデバイスに出力されたデジタル化された信号は、減衰およびノイズに対して弾力的であり得るため、集積アナログ回路を有するデバイスと集積デジタル回路を有するデバイスとの間の密結合（例えば、低抵抗経路）は、必要でなくてもよい。いくつかの実施形態では、シリアライザデシリアライザ（ＳＥＲＤＥＳ）リンクなどの高速通信リンクは、集積アナログ回路を有するデバイスと集積デジタル回路を有するデバイスとの間の通信を容易にし得る。
【００１３】
デジタル処理動作を行い得る集積デジタル回路が、例えば、１．８Ｖ、１．５Ｖ、１Ｖ、０．９５Ｖ、０．９Ｖ、０．８５Ｖ、０．８Ｖ、０．７５Ｖ、０．７Ｖ、０．６５Ｖ、０．６Ｖ、０．５５Ｖ、０．５Ｖ、および０．４５Ｖなどの約１．８Ｖ以下の低電圧で動作することが役立ち得る。並列計算能力を増大させるために、集積デジタル回路が高密度に集積され得、超音波デバイスの電力のかなりの部分（例えば、半分）を消費し得る。集積受信回路の動作電圧を係数Ｎ（ここで、Ｎ＞１）によって下げることで、Ｎ２などの係数Ｎｘ（ここで、ｘ≧１）によって電力消費が低減し得る。許容可能な低電圧レベルで動作可能な回路デバイスは、いくつかの実施形態では、９０ｎｍ、８０ｎｍ、６５ｎｍ、５５ｎｍ、４５ｎｍ、４０ｎｍ、３２ｎｍ、２８ｎｍ、２２ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍなどのテクノロジーノードにおいてのみ利用可能であり得る。さらに、発明者達は、集積デジタル回路が、より小さいデバイス、例えば、９０ｎｍ、８０ｎｍ、６５ｎｍ、５５ｎｍ、４５ｎｍ、４０ｎｍ、３２ｎｍ、２８ｎｍ、２２ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍなど）のテクノロジーノードによって提供されるサイズを含んで、所与のサイズのダイに含まれ得るデバイスの数を増大させ、それによって、集積デジタル回路の処理（例えば、データ変換および画像形成）能力を増大させることが有益であることを認識した。
【００１４】
発明者達はまた、特定の実施形態では、超音波トランスデューサを含むデバイスに結合された１つのデバイスにおいて、集積送信回路（例えば、パルサ）を実装し、別のデバイスにおいて、集積受信回路（例えば、増幅器、ＡＤＣ、および画像形成回路）を実装することが役立ち得ることを認識した。これは、集積送信回路を有するデバイスが、集積受信回路を有するデバイスとは異なるテクノロジーノードにおいて実装されることを可能にし得る。集積送信回路は、集積受信回路よりも高度な（小さい）テクノロジーノードにおける実装から恩恵を受け得、集積受信回路は、集積送信回路よりも高度でない（大きい）テクノロジーノードにおける実装から恩恵を受け得る。
【００１５】
上述を考慮すると、集積送信回路（例えば、パルサ）は、６５ｎｍ、８０ｎｍ、９０ｎｍ、１１０ｎｍ、１３０ｎｍ、１５０ｎｍ、１８０ｎｍ、２２０ｎｍ、２４０ｎｍ、２５０ｎｍ、２８０ｎｍ、３５０ｎｍ、５００ｎｍ以上などのテクノロジーノードにおいてのみ利用可能であり得る高電圧での動作から恩恵を受け得る。上述の電力および密度を考慮すると、集積受信回路（例えば、増幅器、ＡＤＣ、画像形成回路など）は、許容可能な低電圧レベルで動作可能な小さい回路デバイスを提供する、９０ｎｍ、８０ｎｍ、６５ｎｍ、５５ｎｍ、４５ｎｍ、４０ｎｍ、３２ｎｍ、２８ｎｍ、２２ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍなどのテクノロジーノードにおける実装から恩恵を受け得る。本実施形態と、（増幅器、ＡＤＣ、およびパルサなどの集積アナログ回路が、より高度でない（大きい）テクノロジーノードを有する１つのデバイスにあり、集積デジタル回路が、より高度な（小さい）テクノロジーノードを有する別のデバイスにある）上述の実施形態との違いは、本実施形態では、アナログ受信回路（例えば、増幅器、およびＡＤＣ）がより高度なテクノロジーノードにおいて実装され得ることであり得る。増幅器およびＡＤＣが、かなりの電力を消費し得るため、これらの回路をより高度なテクノロジーノードにおいて実装することで、超音波デバイスによって消費される電力がさらに低減され得る。
【００１６】
したがって、本実施形態では、超音波デバイスは、３つのデバイス（例えば、ウェハ、またはダイ）のスタックを含み得、第１のデバイスは、超音波トランスデューサを含み、次いで下の第２のデバイスは、集積送信回路を含み、次いで下の第３のデバイスは、集積受信回路を含み、それぞれのデバイスは、隣接するデバイスに結合される。
【００１７】
発明者達は、上述のスタックにおいて、受信される超音波エコーを表す（例えば、ミリボルト、またはマイクロボルトのオーダーの）比較的微弱なアナログ電気信号を、それが受信される第１のデバイスから第１のデバイスの下の第２のデバイスを通じて、集積受信回路による処理（例えば、増幅、およびデジタル化）のための第３のデバイスに送信することが必要であり得ることをさらに認識した。発明者達は、第２のデバイスにおいて実装されたシリコン貫通ビア（ＴＳＶ）が、微弱な電気信号が許容可能な低い減衰で第２のデバイスを通過することを可能にし得ることを認識した。発明者達はまた、ＴＳＶの高さを低減するために、例えば、ＴＳＶの静電容量を低減するために、第２のデバイスを薄くすることが役立ち得ることを認識した。
【００１８】
特定の実施形態では、上記の実施形態のハイブリッドは、ＳＥＲＤＥＳ通信リンクがＴＳＶを通じた第２のデバイスから第３のデバイスへの高速通信を容易にする３つのダイスタックを含み得る。
【００１９】
明細書および特許請求の範囲において本明細書に言及されるように、回路の特定のタイプを含むデバイスが、デバイスが回路のその特定のタイプのみを含むか、またはデバイスが、回路のその特定のタイプおよび回路の別のタイプ／他のタイプを含むことを意味すると理解されるべきである。例えば、超音波デバイスが第２のデバイスおよび第３のデバイスを含み、第２のデバイスが「集積送信回路」または「上記集積送信回路」を含み、第３のデバイスが「集積受信回路」または「上記集積受信回路」を含む場合、これは、第２のデバイスが超音波デバイスにおいてすべての集積送信回路を含み、第２のデバイスが超音波デバイスにおいて集積送信回路の一部を含み、第３のデバイスが超音波デバイスにおいてすべての集積受信回路を含み、および／または第３のデバイスが超音波デバイスにおいて集積受信回路の一部を含むことを意味し得る。さらに、第２のデバイスは、集積送信回路のみ、または回路の他のタイプを含み得る。例えば、第２のデバイスは、集積送信回路および集積受信回路の両方を含み得る。さらに、第３のデバイスは、集積受信回路のみ、または回路の他のタイプを含み得る。例えば、第３のデバイスは、集積受信回路および集積送信回路の両方を含み得る。
【００２０】
本明細書で説明される実施形態は、多数の方法のいずれかで実装され得ることが理解されるべきである。特定の実装の例が、例示の目的のためだけに、以下で提供される。本明細書で説明される技術の態様がこの点に限定されないため、これらの実施形態および提供される特徴／能力は、個別に、すべて一緒に、または２つ以上の任意の組み合わせで使用され得ることが理解されるべきである。
【００２１】
図１は、本明細書で説明される特定の実施形態による超音波デバイス１００のブロック図を示す。超音波デバイスは、第１のデバイス１０２と、第２のデバイス１０４と、第３のデバイス１０６と、通信リンク１０８とを含む。第１のデバイス１０２および第２のデバイス１０４は、例えば、ダイであり得る。第２のデバイス１０４は、特定用途向け集積回路（ＡＳＩＣ）であり得る。それぞれのデバイスは、材料（例えば、シリコン、酸化物、金属など）の複数の層を含み得る。第１のデバイス１０２および第２のデバイス１０４は、一緒に結合される。第１のデバイス１０２の底面は、第２のデバイス１０４の上面に結合される。第１のデバイス１０２と第２のデバイス１０４との間の結合は、例えば、熱による圧縮（本明細書において「熱圧縮」とも呼ばれる）、共晶結合、（１つの基板のシリコンを十分な圧力および温度の下で第２の基板上の金属に接触させて金属シリサイドを形成することによって形成され、機械的および電気的結合を作成する結合である）シリサイド結合、またははんだ結合を含み得る。第１のデバイス１０２および第２のデバイス１０４は、後でダイシングされた複数のダイを含むウェハとして一緒に結合され得る。第３のデバイス１０６は、例えば、ダイ（例えば、特定用途向け集積回路（ＡＳＩＣ））、または電子デバイスの別のタイプ（例えば、マイクロプロセッサまたはフィールドプログラマブルゲートアレイ（ＦＰＧＡ））であり得る。
【００２２】
超音波デバイス１００は、超音波トランスデューサを駆動して、パルス超音波信号を患者などの対象に送るように構成され得る。パルス超音波信号は、血液細胞または筋肉組織などの身体における構造から後方散乱して、超音波トランスデューサに戻るエコーを生成し得る。次いで、これらのエコーは、トランスデューサ素子によって電気信号に変換され得る。次いで、受信されたエコーを表す電気信号は、超音波データに変換される。
【００２３】
第１のデバイス１０２は、超音波トランスデューサを含む。例示的な超音波トランスデューサは、容量性微細加工超音波トランスデューサ（ＣＭＵＴ）と、ＣＭＯＳ超音波トランスデューサ（ＣＵＴ）と、圧電微細加工超音波トランスデューサ（ＰＭＵＴ）とを含む。例えば、ＣＭＵＴおよびＣＵＴは、基板において形成されたキャビティを含み得、１つの膜／複数の膜がキャビティの上にある。超音波トランスデューサは、アレイ（例えば、１次元または２次元）に配置され得る。第２のデバイス１０４は、集積アナログ送信回路および集積アナログ受信回路を含み得る集積アナログ回路を含む。集積アナログ送信回路は、１つ以上の波形発生器から波形を受信し、波形に対応する駆動信号を超音波トランスデューサに出力するように構成された１つ以上のパルサを含み得る。集積アナログ受信回路は、１つ以上のアナログ増幅器、１つ以上のアナログフィルタ、アナログビームフォーミング回路、アナログデチャープ回路、アナログ直交復調（ＡＱＤＭ）回路、アナログ時間遅延回路、アナログ位相シフタ回路、アナログ加算回路、アナログ時間利得補償回路、アナログ平均化回路、および／または１つ以上のアナログデジタル変換器を含み得る。第３のデバイス１０６は、例えば、１つ以上のデジタルフィルタ、デジタルビームフォーミング回路、デジタル直交復調（ＤＱＤＭ）回路、平均化回路、デジタルデチャープ回路、デジタル時間遅延回路、デジタル位相シフタ回路、デジタル加算回路、デジタル乗算回路、再量子化回路、波形除去回路、画像形成回路、バックエンド処理回路、および／または１つ以上の出力バッファを含み得る集積デジタル受信回路を含む。
【００２４】
第２のデバイス１０４は、第３のデバイス１０６とは異なるテクノロジーノードにおいて実装され得、第３のデバイス１０６のテクノロジーノードは、第２のデバイス１０４が実装されるテクノロジーノードよりも小さい特徴サイズを有する、より高度なテクノロジーノードであり得る。例えば、第２のデバイス１０４のテクノロジーノードは、８０Ｖ、９０Ｖ、１００Ｖ、２００Ｖなどの約８０〜２００Ｖ、または２００Ｖよりも大きい範囲の電圧で動作可能な回路デバイス（例えば、トランジスタ）を提供するテクノロジーノードであり得る。いくつかの実施形態では、第２のデバイス１０４のテクノロジーノードは、約５〜３０Ｖの範囲の電圧、または約３０〜８０Ｖの範囲の電圧などの他の電圧で動作可能な回路デバイス（例えば、トランジスタ）を提供するテクノロジーノードであり得る。そのような電圧で動作することによって、第２のデバイス１０４における回路は、第１のデバイス１０２における超音波トランスデューサを駆動して、許容可能な高い圧力を有する音波を送ることができ得る。第２のデバイス１０４のテクノロジーノードは、例えば、６５ｎｍ、８０ｎｍ、９０ｎｍ、１１０ｎｍ、１３０ｎｍ、１５０ｎｍ、１８０ｎｍ、２２０ｎｍ、２４０ｎｍ、２５０ｎｍ、２８０ｎｍ、３５０ｎｍ、５００ｎｍ以上、または任意の他の好適なテクノロジーノードであり得る。
【００２５】
第３のデバイス１０６のテクノロジーノードは、例えば、０．９Ｖ、０．８５Ｖ、０．８Ｖ、０．７５Ｖ、０．７Ｖ、０．６５Ｖ、０．６Ｖ、０．６Ｖ、０．５５Ｖ、０．５Ｖ、および０．４５Ｖなどの約０．４５〜０．９Ｖの範囲の電圧で動作可能な回路デバイス（例えば、トランジスタ）を提供するものであり得る。いくつかの実施形態では、第３のデバイス１０６のテクノロジーノードは、約１〜１．８Ｖ、または約２．５〜３．３Ｖの範囲の電圧で動作可能な回路デバイスを提供するものであり得る。そのような電圧で動作することによって、第３のデバイス１０６における回路の電力消費は、許容可能なレベルまで低減され得る。さらに、テクノロジーノードによって提供されるデバイスの特徴サイズは、第３のデバイス１０６における回路の許容可能な高度な集積密度を可能にし得る。第３のデバイス１０６のテクノロジーノードは、例えば、９０ｎｍ、８０ｎｍ、６５ｎｍ、５５ｎｍ、４５ｎｍ、４０ｎｍ、３２ｎｍ、２８ｎｍ、２２ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍなどであり得る。
【００２６】
通信リンク１０８は、第２のデバイス１０４と第３のデバイス１０６との間の通信を容易にし得る。例えば、第２のデバイス１０４は、通信リンク１０８上でデータを第３のデバイス１０６にオフロードし得る。高いデータレートでデータをオフロードするために、通信リンク１０８は、１つ以上のシリアライザデシリアライザ（ＳＥＲＤＥＳ）リンクを含み得る。ＳＥＲＤＥＳリンクは、第２のデバイス１０４におけるＳＥＲＤＥＳ送信回路と、第３のデバイス１０６におけるＳＥＲＤＥＳ受信回路と、ＳＥＲＤＥＳ送信回路とＳＥＲＤＥＳ受信回路との間の電気リンクトレースとを含み得る。いくつかの実施形態では、超音波デバイス１００は、第１のデバイス１０２、第２のデバイス１０４、および第３のデバイス１０６が結合されたＰＣＢを含み得る。例えば、第１のデバイス１０２および第２のデバイス１０４の結合されたスタックは、１つの場所でＰＣＢに結合され得、第３のデバイス１０６は、別の場所でＰＣＢに結合され得、通信リンク１０８の一部を実装するトレースは、２つの場所間で延び得る。特に、ＳＥＲＤＥＳリンクが使用されるとき、通信リンク１０８は、第２のデバイス１０４におけるＳＥＲＤＥＳ送信回路を第３のデバイス１０６におけるＳＥＲＤＥＳ受信回路に電気的に接続するＰＣＢ上のトレースを含み得る。いくつかの実施形態では、通信リンク１０８（例えば、ＳＥＲＤＥＳリンク）は、約２〜５ギガビット／秒のレートでデータを送信可能であり得る。いくつかの実施形態では、並列で動作する１つよりも多い通信リンク１０８があり得る。いくつかの実施形態では、１〜１００個にほぼ等しいかまたはその間の並列ＳＥＲＤＥＳ通信リンク１０８であり得る。いくつかの実施形態では、１〜１０，０００個にほぼ等しいかまたはその間の並列ＳＥＲＤＥＳ通信リンク１０８であり得る。すべての並列通信リンクのデータオフロードレートは、超音波デバイス１００を音響的に限定し得、超音波データのフレームの収集の間に不要な時間を挿入して超音波デバイス１００からデータをオフロードする必要がない場合があることを意味する。データオフロードレートは、高いパルス反復間隔（例えば、約１０ｋＨｚ以上）を容易にし得る。
【００２７】
図２は、本明細書で説明される特定の実施形態による、超音波デバイス２００の例示的なブロック図を示す。超音波デバイス２００は、第１のデバイス２０２と、第２のデバイス２０４と、第３のデバイス２０６とを含む。超音波デバイス２００、第１のデバイス２０２、第２のデバイス２０４、および第３のデバイス２０６は、それぞれより詳細に図示される、超音波デバイス１００、第１のデバイス１０２、第２のデバイス１０４、および第３のデバイス１０６の例であり得る。超音波デバイス２００は、（ピクセルともみなされ得る）複数の素子４５８を含む。４つの素子４５８のみが図２において示されるが、数百、数千、または数万の素子など、さらに多くの素子４５８が含まれ得ることが理解されるべきである。素子４５８のそれぞれは、超音波トランスデューサ２６０と、パルサ２６４と、受信スイッチ２６２と、アナログ処理回路２１０ブロックと、アナログデジタル変換器（ＡＤＣ）２１２とを含む。第１のデバイス２０２は、超音波トランスデューサ２６０を含む。第２のデバイス２０４は、パルサ２６４と、受信スイッチ２６２と、アナログ処理回路２１０と、ＡＤＣ２１２と、ＳＥＲＤＥＳ送信回路２５２とを含む。第３のデバイス２０６は、ＳＥＲＤＥＳ受信回路２５４と、デジタル処理回路２７６とを含む。結合ポイント２１６は、第１のデバイス２０２における超音波トランスデューサ２６０を、第２のデバイス２０４におけるパルサ２６４および受信スイッチ２６２に電気的に接続する。通信リンク２５０は、第２のデバイス２０４におけるＳＥＲＤＥＳ送信回路２５２を第３のデバイス２０６におけるＳＥＲＤＥＳ受信回路２５４に電気的に接続する。
【００２８】
パルサ２６４は、結合ポイント２１６を通じて超音波トランスデューサ２６０に駆動信号を出力するように構成され得る。パルサ２６４は、波形発生器（図示せず）から波形を受信し、受信された波形に対応する駆動信号を出力するように構成され得る。パルサ２６４が超音波トランスデューサ２６０を駆動しているとき（「送信フェーズ」）、駆動信号が受信回路（例えば、アナログ処理回路２１０）に印加されないように、受信スイッチ２６２が開き得る。
【００２９】
超音波トランスデューサ２６０は、パルサ２６４から受信された駆動信号に応答して、パルス超音波信号を患者などの対象に送るように構成され得る。パルス超音波信号は、血液細胞または筋肉組織などの身体における構造から後方散乱して、超音波トランスデューサ２６０に戻るエコーを生成し得る。超音波トランスデューサ２６０は、これらのエコーを電気信号に変換するように構成され得る。超音波トランスデューサ２６０がエコーを受信しているとき（「受信フェーズ」）、超音波トランスデューサ２６０が、受信されたエコーを表す電気信号を結合ポイント２１６および受信スイッチ２６２を通じてアナログ処理回路２１０に送信し得るように、受信スイッチ２６２が閉じられ得る。
【００３０】
アナログ処理回路２１０は、例えば、１つ以上のアナログ増幅器、１つ以上のアナログフィルタ、アナログビームフォーミング回路、アナログデチャープ回路、アナログ直交復調（ＡＱＤＭ）回路、アナログ時間遅延回路、アナログ位相シフタ回路、アナログ加算回路、アナログ時間利得補償回路、および／またはアナログ平均化回路を含み得る。アナログ処理回路２１０のアナログ出力は、デジタル信号への変換のためのＡＤＣ２１２に出力される。ＡＤＣ２１２のデジタル出力は、ＳＥＲＤＥＳ送信回路２５２に出力される。
【００３１】
ＳＥＲＤＥＳ送信回路２５２は、ＡＤＣ２１２の並列デジタル出力を直列デジタルストリームに変換し、通信リンク２５０上で高速（例えば、２〜５ギガビット／秒）で直列デジタルストリームを出力するように構成され得る。上述のように、第１のデバイス２０２および第２のデバイス２０４の結合されたスタックは、１つの場所でＰＣＢに結合され得、第３のデバイス２０６は、別の場所でＰＣＢに結合され得る。通信リンク２５０は、例えば、第２のデバイス２０４におけるＳＥＲＤＥＳ送信回路２５２を第３のデバイス２０６におけるＳＥＲＤＥＳ受信回路２５４に電気的に接続するＰＣＢ上のトレースであり得る。ＳＥＲＤＥＳ受信回路２５４は、通信リンク２５０から受信された直列デジタルストリームを並列デジタル出力に変換し、この並列デジタル出力をデジタル処理回路２７６に出力するように構成され得る。ＳＥＲＤＥＳ送信回路２５２、ＳＥＲＤＥＳ受信回路２５４、および通信リンク２５０は、通信リンク１０８の例であり得る。
【００３２】
超音波デバイス２００において、ＳＥＲＤＥＳ送信回路２５２の１つのブロックは、複数のＡＤＣ２１２からデータを受信し、通信リンク２５０を通じて、デジタル処理回路２７６に結合されたＳＥＲＤＥＳ受信回路２５４の１つのブロックに電気的に結合される。それぞれが複数のＡＤＣ２１２からデータを受信する、ＳＥＲＤＥＳ送信回路２５２、通信リンク２５０、およびＳＥＲＤＥＳ受信回路２５４の複数のインスタンスがあり得る。いくつかの実施形態では、ＡＤＣ２１２ごとの、および／もしくは超音波トランスデューサ２６０ごとの、またはより一般的には素子４５８ごとの、ＳＥＲＤＥＳ送信回路２５２、通信リンク２５０、およびＳＥＲＤＥＳ受信回路２５４の１つのインスタンスがあり得る。
【００３３】
いくつかの実施形態では、ＳＥＲＤＥＳ受信回路２５４は、メソクロナス受信機を含み得る。いくつかの実施形態では、ＳＥＲＤＥＳ受信回路２５４は、デジタル位相同期回路（ＰＬＬ）と、デジタルクロックおよびデータ回復回路と、イコライザとを含み得る。いくつかの実施形態では、ＰＬＬが、超音波デバイスがデータを生成していないときにパワーダウンして電力を節約し、超音波デバイスが再びデータを生成し始めるときの許容可能な高速期間内にフル動作までパワーアップすることを可能にする高速オン／オフ技術を、ＳＥＲＤＥＳ受信回路２５４のＰＬＬが使用し得る。高速オン／オフ技術のさらなる詳細について、Ｗｅｉ、Ｄａ、らの、“Ａ  １０−Ｇｂ／ｓ／ｃｈ，０．６−ｐＪ／ｂｉｔ／ｍｍ  Ｐｏｗｅｒ  Ｓｃａｌａｂｌｅ  Ｒａｐｉｄ−ＯＮ／ＯＦＦ  Ｔｒａｎｓｃｅｉｖｅｒ  ｆｏｒ  Ｏｎ−Ｃｈｉｐ  Ｅｎｅｒｇｙ  Ｐｒｏｐｏｒｔｉｏｎａｌ  Ｉｎｔｅｒｃｏｎｎｅｃｔｓ，”  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  ５３．３（２０１８）：８７３−８８３を参照。いくつかの実施形態では、高度なテクノロジーノード（例えば、９０ｎｍ、８０ｎｍ、６５ｎｍ、５５ｎｍ、４５ｎｍ、４０ｎｍ、３２ｎｍ、２８ｎｍ、２２ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍなど）において第３のデバイスを実装することは、高いデータレート（例えば、２〜５ギガビット／秒）で動作するＳＥＲＤＥＳ受信回路２５４を容易にし得る。
【００３４】
デジタル処理回路２７６は、例えば、１つ以上のデジタルフィルタ、デジタルビームフォーミング回路、デジタル直交復調（ＤＱＤＭ）回路、平均化回路、デジタルデチャープ回路、デジタル時間遅延回路、デジタル位相シフタ回路、デジタル加算回路、デジタル乗算回路、再量子化回路、波形除去回路、画像形成回路、バックエンド処理回路、および／または１つ以上の出力バッファを含み得る。デジタル処理回路２７６における画像形成回路は、アポディゼーション、逆投影、および／もしくはファストヒエラルキー逆投影、補間範囲移動（例えば、Ｓｔｏｌｔ補間）、もしくは他のフーリエリサンプリング技術、ダイナミックフォーカス技術、遅延加算技術、トモグラフィー再構成技術、ドップラ計算、周波数および空間コンパウンド処理、ならびに／または低域および高域フィルタリングなどを行うように構成され得る。
【００３５】
第２のデバイス２０４は、電力回路２４８と、通信回路２２２と、クロッキング回路２２４と、制御回路２２６と、シーケンス回路２２８とをさらに含む。第２のデバイス２０４における通信回路２２２は、１つ以上の通信リンク２７０上で第２のデバイス２０４と第３のデバイス２０６との間の通信を提供するように構成され得る。通信リンク２７０は、例えば、第２のデバイス２０４を第３のデバイス２０６に電気的に接続するＰＣＢ上の１つ以上のトレースであり得る。通信回路２２２は、（ＳＥＲＤＥＳ送信回路２５２、通信リンク２５０、およびＳＥＲＤＥＳ受信回路２５４によって容易にされる通信を除いて）第２のデバイス２０４上の任意の回路から第３のデバイス２０６への信号の通信および／または第３のデバイス２０６上の任意の回路から第２のデバイス２０４への信号の通信を容易にし得る。
【００３６】
第２のデバイス２０４におけるクロッキング回路２２４は、第２のデバイス２０４および／または第３のデバイス２０６で使用されるクロックの一部またはすべてを生成するように構成され得る。いくつかの実施形態では、クロッキング回路２２４は、クロッキング回路２２４が超音波デバイス２００の様々な回路構成要素に供給し得る高速クロック（例えば、１．５６２５ＧＨｚまたは２．５ＧＨｚクロック）を外部ソースから受信し得る。いくつかの実施形態では、クロッキング回路２２４は、クロッキング回路２２４が超音波デバイス２００の様々な構成要素に供給し得る、様々な周波数（例えば、２０ＭＨｚ、４０ＭＨｚ、１００ＭＨｚ、または２００ＭＨｚ）のクロックを生成するために、受信された高速クロックを分割および／または乗算し得る。いくつかの実施形態では、クロッキング回路２２４は、上述の周波数などの様々な周波数の２つ以上のクロックを別々に受信し得る。
【００３７】
第２のデバイス２０４における制御回路２２６は、第２のデバイス２０４における様々な回路構成要素を制御するように構成され得る。例えば、制御回路２２６は、パルサ２６４、受信スイッチ２６２、アナログ処理回路２１０、ＡＤＣ２１２、ＳＥＲＤＥＳ送信回路２５２、電力回路２４８、通信回路２２２、クロッキング回路２２４、シーケンス回路２２８、デジタル波形発生器、遅延メッシュ、および／または時間利得補償回路（後者の３つは図２には示されていない）を制御および／またはパラメータ化し得る。制御回路２２６はまた、第３のデバイス２０６上の任意の回路を制御するように構成され得る。
【００３８】
第２のデバイス２０４におけるシーケンス回路２２８は、デジタル的にパラメータ化され得るかまたはパラメータ化され得ない、第２のデバイス２０４上の様々な回路構成要素を調整するように構成され得る。いくつかの実施形態では、シーケンス回路２２８は、第２のデバイス２０４および／または第３のデバイス２０６におけるパラメータ変更のタイミングおよび順序を制御し、送信および受信イベントのトリガーを制御し、（例えば、第２のデバイス２０４から第３のデバイス２０６への）データフローを制御し得る。いくつかの実施形態では、シーケンス回路２２８は、選択された撮像モード、プリセット、およびユーザー設定に固有であり得る撮像シーケンスの実行を制御し得る。いくつかの実施形態では、第２のデバイス２０４におけるシーケンス回路２２８は、スレーブシーケンサーとして構成され、デジタル的にパラメータ化された第３のデバイス２０６におけるシーケンス回路２３６でイベントをトリガーするマスターシーケンサーとして構成され得る。いくつかの実施形態では、第３のデバイス２０６におけるシーケンス回路２３６は、スレーブシーケンサーとして構成され、デジタル的にパラメータ化された第２のデバイス２０４におけるシーケンス回路２２８でイベントをトリガーするマスターシーケンサーとして構成される。いくつかの実施形態では、第２のデバイス２０４におけるシーケンス回路２２８は、第２のデバイス２０４および第３のデバイス２０６の両方でのパラメータ化された回路構成要素を制御するように構成される。いくつかの実施形態では、第２のデバイス２０４におけるシーケンス回路２２８および第３のデバイス２０６におけるシーケンス回路２３６は、（例えば、クロッキング回路によって提供される）同じソースから得られるクロックを使用することによって同期して動作し得る。
【００３９】
第２のデバイス２０４における電力回路２４８は、第１のデバイス２０２、第２のデバイス２０４、および／または第３のデバイス２０６に供給するために、低ドロップアウトレギュレータ、スイッチング電源、および／またはＤＣ−ＤＣ変換器を含み得る。いくつかの実施形態では、電力回路２４８は、マルチレベルパルサおよび／または電荷再利用回路を含み得る。マルチレベルパルサおよび電荷再利用回路のさらなる詳細について、「ＭＵＬＴＩ−ＬＥＶＥＬ  ＰＵＬＳＥＲ  ＡＮＤ  ＲＥＬＡＴＥＤ  ＡＰＰＡＲＡＴＵＳ  ＡＮＤ  ＭＥＴＨＯＤＳ」と題する、２０１６年１１月１５日に付与された米国特許第９，４９２，１４４号、および米国特許第１０，０８２，５６５号として発行された「ＭＵＬＴＩＬＥＶＥＬ  ＢＩＰＯＬＡＲ  ＰＵＬＳＥＲ」と題する、米国特許出願第１５／０８７，９１４号を参照。これらのそれぞれは、参照によってその全体が本明細書に組み込まれる本出願の譲受人へ譲渡されている。
【００４０】
第３のデバイス２０６は、通信回路２３０と、クロッキング回路２３２と、制御回路２３４と、シーケンス回路２３６と、周辺機器管理回路２３８と、メモリ２４０と、電力回路２７２と、処理回路２５６と、監視回路２７４とをさらに含む。第３のデバイス２０６における通信回路２３０は、１つ以上の通信リンク２７０上で第３のデバイス２０６と第２のデバイス２０４との間の通信を提供するように構成され得る。通信回路２３０は、第３のデバイス２０６上の任意の回路から第２のデバイス２０４への信号の通信および／または第２のデバイス２０４上の任意の回路から第３のデバイス２０６への信号の通信を容易にし得る。
【００４１】
第３のデバイス２０６におけるクロッキング回路２３２は、第３のデバイス２０６および／または第２のデバイス２０４で使用されるクロックの一部またはすべてを生成するように構成され得る。いくつかの実施形態では、クロッキング回路２３２は、クロッキング回路２３２が超音波デバイス２００の様々な回路構成要素に供給し得る高速クロック（例えば、１．５６２５ＧＨｚまたは２．５ＧＨｚクロック）を受信し得る。いくつかの実施形態では、クロッキング回路２３２は、クロッキング回路２３２が様々な構成要素に供給し得る、様々な周波数（例えば、２０ＭＨｚ、４０ＭＨｚ、１００ＭＨｚ、または２００ＭＨｚ）のクロックを生成するために、受信された高速クロックを分割および／または乗算し得る。いくつかの実施形態では、クロッキング回路２３２は、上述の周波数などの様々な周波数の２つ以上のクロックを別々に受信し得る。
【００４２】
第３のデバイス２０６における制御回路２３４は、第３のデバイス２０６における様々な回路構成要素を制御するように構成され得る。例えば、制御回路２３４は、ＳＥＲＤＥＳ受信回路２５４、デジタル処理回路２７６、通信回路２３０、クロッキング回路２３２、シーケンス回路２３６、周辺機器管理回路２３８、メモリ２４０、電力回路２７２、および処理回路２５６を制御および／またはパラメータ化し得る。制御回路２３４はまた、第２のデバイス２０４上の任意の回路を制御するように構成され得る。
【００４３】
第３のデバイス２０６におけるシーケンス回路２３６は、デジタル的にパラメータ化され得るかまたはパラメータ化され得ない、第３のデバイス２０６上の様々な回路構成要素を調整するように構成され得る。いくつかの実施形態では、第３のデバイス２０６におけるシーケンス回路２３６は、デジタル的にパラメータ化された第２のデバイス２０４におけるシーケンス回路２２８でイベントをトリガーするマスターシーケンサーとして構成される。いくつかの実施形態では、第２のデバイス２０４におけるシーケンス回路２２８は、スレーブシーケンサーとして構成され、デジタル的にパラメータ化された第２のデバイス２０４におけるシーケンス回路２３６でイベントをトリガーするマスターシーケンサーとして構成される。いくつかの実施形態では、第３のデバイス２０６におけるシーケンス回路２３６は、第２のデバイス２０４および第３のデバイス２０６の両方でのパラメータ化された回路構成要素を制御するように構成される。いくつかの実施形態では、第３のデバイス２０６におけるシーケンス回路２３６および第２のデバイス２０４におけるシーケンス回路２２８は、（例えば、クロッキング回路によって提供される）同じソースから得られるクロックを使用することによって同期して動作し得る。
【００４４】
周辺機器管理回路２３８は、高速直列出力データストリームを生成するように構成され得る。例えば、周辺機器管理回路２３８は、ユニバーサルシリアルバス（ＵＳＢ）２．０、３．０、または３．１モジュールであり得る。周辺機器管理回路２３８は、さらにまたはあるいは、ＵＳＢ接続上で超音波デバイス２００の様々な回路構成要素を外部マイクロプロセッサが制御することを可能にするように構成され得る。別の例として、周辺機器管理回路２３８は、ＷｉＦｉモジュールまたは周辺機器の別のタイプを制御するためのモジュールを含み得る。いくつかの実施形態では、この高速直列出力データストリームは、外部デバイスに出力され得る。
【００４５】
メモリ２４０は、デジタル化された画像データ（例えば、デジタル処理回路２７６における撮像形成回路および／または他の回路によって生成された画像データ）をバッファリングおよび／または記憶するように構成され得る。例えば、メモリ２４０は、画像データを記憶するリモートサーバへの無線接続がないときに超音波デバイス２００が画像データを検索できるように構成され得る。さらに、リモートサーバへの無線接続が利用可能であるとき、メモリ２４０はまた、例えば、損失の多いチャネル、断続的な接続、およびより低いデータレートなどの無線接続条件のためのサポートを提供するように構成され得る。デジタル化された画像データを記憶することに加えて、メモリ２４０はまた、超音波デバイス２００における素子の動作を同期および調整するためのタイミングおよび制御パラメータを記憶するように構成され得る。
【００４６】
電力回路２７２は、第３のデバイス２０６に電力を供給するための電力供給増幅器を含み得る。
【００４７】
１つ以上の組み込みプロセッサの形式であり得る処理回路２５６は、処理機能を行うように構成され得る。いくつかの実施形態では、処理回路２５６は、第２のデバイス２０４または第３のデバイス２０６のいずれかのためのシーケンス機能を行うように構成され得る。例えば、処理回路２５６は、第２のデバイス２０４および／または第３のデバイス２０６におけるパラメータ変更のタイミングおよび順序を制御し、送信および受信イベントのトリガーを制御し、および／または（例えば、第２のデバイス２０４から第３のデバイス２０６への）データフローを制御し得る。いくつかの実施形態では、処理回路２５６は、選択された撮像モード、プリセット、およびユーザー設定に固有であり得る撮像シーケンスの実行を制御し得る。いくつかの実施形態では、処理回路２５６は、周辺機器管理回路２３８および処理回路２５６の制御、（例えば、電力回路２４８および／または電力回路２７２のための）電力シーケンスの制御、ならびに監視回路２７４とのインターフェースなどの外部システム制御を行い得る。いくつかの実施形態では、処理回路２５６は、（例えば、第２のデバイス２０４から第３のデバイス２０６への）チップ内のデータフローの構成、（例えば、画像形成回路のための）処理および画像形成パラメータの計算もしくは計算の制御、（例えば、クロッキング回路２２４および／もしくはクロッキング回路２３２のための）チップ上でのクロッキングの制御、ならびに／または（例えば、電力回路２４８および／もしくは電力回路２７２のための）電力の制御などの内部システム制御を行い得る。処理回路２５６は、超音波デバイス２００の他の構成要素によって行われるような上述の機能を行うように構成され得、いくつかの実施形態では、本明細書に記載の特定の構成要素は、それらの機能が処理回路２５６によって行われる場合、存在しなくてもよい。
【００４８】
監視回路２７４は、温度監視回路（例えば、サーミスタ）、電力測定回路（例えば、電圧および電流センサー）、９軸運動回路（例えば、ジャイロスコープ、加速度計、コンパス）、バッテリー監視回路（例えば、クーロンカウンタ）、および／または他のオンボード回路（例えば、電力コントローラ、保護回路など）のステータスもしくは例外条件を確認する回路を含み得るが、これらに限定されない。
【００４９】
図２に示されるそれぞれの構成要素のさらに多くのインスタンスがあり得ることが理解されるべきである。例えば、数百、数千、または数万の超音波トランスデューサ２６０、パルサ２６４、受信スイッチ２６２、アナログ処理回路２１０ブロック、ＳＥＲＤＥＳ送信回路２５２ブロック、ＳＥＲＤＥＳ受信回路２５４ブロック、および／またはデジタル処理回路２７６ブロックがあり得る。さらに、図２に示される特定の構成要素は、示されるよりも多くの構成要素から信号を受信し得るか、または（例えば、マルチプレックス式で、または平均化した後に、）示されるよりも多くの構成要素に信号を送信し得ることが理解されるべきである。例えば、所与のパルサ２６４は、１つ以上の超音波トランスデューサ２６０に信号を出力し得、所与の受信スイッチ２６２は、１つ以上の超音波トランスデューサ２６０から信号を受信し得、アナログ処理回路２１０の所与のブロックは、１つ以上の受信スイッチ２６２から信号を受信し得、所与のＡＤＣ２１２は、アナログ処理回路２１０の１つ以上のブロックから信号を受信し得、ＳＥＲＤＥＳ送信回路２５２の所与のブロックは、１つ以上のＡＤＣ２１２から信号を受信し得る。いくつかの実施形態では、所与の超音波素子は、超音波トランスデューサ２６０および専用パルサ２６４、受信スイッチ２６２、アナログ処理回路２１０ブロック、ＡＤＣ２１２、ならびに／またはＳＥＲＤＥＳ送信回路２５２ブロックを有し得る。超音波デバイスの特定の実施形態は、図２に示されるよりも多いまたは少ない構成要素を有し得ることもまた理解されるべきである。
【００５０】
超音波デバイス２００の回路構成要素のさらなる説明について、参照によってその全体が本明細書に組み込まれる、「ＭＯＮＯＬＩＴＨＩＣ  ＵＬＴＲＡＳＯＮＩＣ  ＩＭＡＧＩＮＧ  ＤＥＶＩＣＥＳ，ＳＹＳＴＥＭＳ，ＡＮＤ  ＭＥＴＨＯＤＳ」と題する、２０１６年１２月２０日に付与された（本出願の譲受人へ譲渡された）米国特許第９，５２１，９９１号を参照。
【００５１】
図３は、本明細書で説明される特定の実施形態による超音波デバイス３００のブロック図を示す。超音波デバイスは、第１のデバイス３０２と、第２のデバイス３０４と、第３のデバイス３０６とを含む。第１のデバイス３０２、第２のデバイス３０４、および第３のデバイス３０６は、例えば、ダイ（例えば、特定用途向け集積回路（ＡＳＩＣ））またはダイシングされたウェハであり得、それぞれのデバイスは、材料（例えば、シリコン、酸化物、金属など）の複数の層を含み得る。第１のデバイス３０２の底面は、第２のデバイス３０４の上面に結合される。第２のデバイス３０４の底面は、第３のデバイス３０６の上面に結合される。第１のデバイス３０２と第２のデバイス３０４との間の結合および第２のデバイス３０４と第３のデバイス３０６との間の結合は、例えば、熱による圧縮（本明細書において「熱圧縮」とも呼ばれる）、共晶結合、（１つの基板のシリコンを十分な圧力および温度の下で第２の基板上の金属に接触させて金属シリサイドを形成することによって形成され、機械的および電気的結合を作成する結合である）シリサイド結合、またははんだ結合を含み得る。
【００５２】
超音波デバイス３００は、超音波トランスデューサを駆動して、パルス超音波信号を患者などの対象に送るように構成され得る。パルス超音波信号は、血液細胞または筋肉組織などの身体における構造から後方散乱して、超音波トランスデューサに戻るエコーを生成し得る。次いで、これらのエコーは、トランスデューサ素子によって電気信号に変換され得る。次いで、受信されたエコーを表す電気信号は、超音波データに変換される。
【００５３】
第１のデバイス３０２は、超音波トランスデューサを含む。例示的な超音波トランスデューサは、容量性微細加工超音波トランスデューサ（ＣＭＵＴ）と、ＣＭＯＳ超音波トランスデューサ（ＣＵＴ）と、圧電微細加工超音波トランスデューサ（ＰＭＵＴ）とを含む。例えば、ＣＭＵＴおよびＣＵＴは、基板において形成されたキャビティを含み得、１つの膜／複数の膜がキャビティの上にある。超音波トランスデューサは、アレイ（例えば、１次元または２次元）に配置され得る。第２のデバイス３０４は、１つ以上の波形発生器から波形を受信し、波形に対応する駆動信号を超音波トランスデューサに出力するように構成された１つ以上のパルサを含み得る集積送信回路を含む。第３のデバイスは、１つ以上のアナログ増幅器、１つ以上のアナログフィルタ、アナログビームフォーミング回路、アナログデチャープ回路、アナログ直交復調（ＡＱＤＭ）回路、アナログ時間遅延回路、アナログ位相シフタ回路、アナログ加算回路、アナログ時間利得補償回路、アナログ平均化回路、アナログデジタル変換器、デジタルフィルタ、デジタルビームフォーミング回路、デジタル直交復調（ＤＱＤＭ）回路、平均化回路、デジタルデチャープ回路、デジタル時間遅延回路、デジタル位相シフタ回路、デジタル加算回路、デジタル乗算回路、再量子化回路、波形除去回路、画像形成回路、バックエンド処理回路、および／または１つ以上の出力バッファを含み得る集積受信回路を含む。
【００５４】
第２のデバイス３０４は、第３のデバイス３０６とは異なるテクノロジーノードにおいて実装され得、第３のデバイス３０６のテクノロジーノードは、第２のデバイス３０４が実装されるテクノロジーノードよりも小さい特徴サイズを有する、より高度な（小さい）テクノロジーノードであり得る。例えば、第２のデバイス３０４のテクノロジーノードは、８０Ｖ、９０Ｖ、１００Ｖ、２００Ｖなどの約８０〜２００Ｖ、または２００Ｖよりも大きい範囲の電圧で動作可能な回路デバイス（例えば、トランジスタ）を提供するテクノロジーノードであり得る。いくつかの実施形態では、第２のデバイス３０４のテクノロジーノードは、約５〜３０Ｖの範囲の電圧、または約３０〜８０Ｖの範囲の電圧などの他の電圧で動作可能な回路デバイス（例えば、トランジスタ）を提供するテクノロジーノードであり得る。そのような電圧で動作することによって、第２のデバイス３０４における回路は、第１のデバイス３０２における超音波トランスデューサを駆動して、許容可能な高い圧力を有する音波を送ることができ得る。第２のデバイス３０４のテクノロジーノードは、例えば、６５ｎｍ、８０ｎｍ、９０ｎｍ、１１０ｎｍ、１３０ｎｍ、１５０ｎｍ、１８０ｎｍ、２２０ｎｍ、２４０ｎｍ、２５０ｎｍ、２８０ｎｍ、３５０ｎｍ、５００ｎｍ以上、または任意の他の好適なテクノロジーノードであり得る。
【００５５】
第３のデバイス３０６のテクノロジーノードは、例えば、０．９Ｖ、０．８５Ｖ、０．８Ｖ、０．７５Ｖ、０．７Ｖ、０．６５Ｖ、０．６Ｖ、０．６Ｖ、０．５５Ｖ、０．５Ｖ、および０．４５Ｖなどの約０．４５〜０．９Ｖの範囲の電圧で動作可能な回路デバイス（例えば、トランジスタ）を提供するものであり得る。いくつかの実施形態では、第３のデバイス３０６のテクノロジーノードは、約１〜１．８Ｖ、または約２．５〜３．３Ｖの範囲の電圧で動作可能な回路デバイスを提供するものであり得る。そのような電圧で動作することによって、第３のデバイス３０６における回路の電力消費は、許容可能なレベルまで低減され得る。超音波デバイス１００と比較すると、第２のデバイス３０４ではなく第３のデバイス３０６において集積アナログ受信回路を含むことによって、電力消費をさらに低減し得る。さらに、テクノロジーノードによって提供されるデバイスの特徴サイズは、第３のデバイス３０６における回路の許容可能な高度な集積密度を可能にし得る。第３のデバイス３０６のテクノロジーノードは、例えば、９０ｎｍ、８０ｎｍ、６５ｎｍ、５５ｎｍ、４５ｎｍ、４０ｎｍ、３２ｎｍ、２８ｎｍ、２２ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、３ｎｍなどであり得る。
【００５６】
図４は、本明細書で説明される特定の実施形態による超音波デバイス４００の例示的なブロック図を示す。超音波デバイス４００は、第１のデバイス４０２と、第２のデバイス４０４と、第３のデバイス４０６とを含む。超音波デバイス４００、第１のデバイス４０２、第２のデバイス４０４、および第３のデバイス４０６は、それぞれより詳細に図示される、超音波デバイス３００、第１のデバイス３０２、第２のデバイス３０４、および第３のデバイス３０６の例であり得る。超音波デバイス４００は、（ピクセルともみなされ得る）複数の素子４５８を含む。４つの素子４５８のみが図４において示されるが、数百、数千、または数万の素子など、さらに多くの素子４５８が含まれ得ることが理解されるべきである。素子４５８のそれぞれは、超音波トランスデューサ２６０と、パルサ２６４と、受信スイッチ２６２と、シリコン貫通ビア（ＴＳＶ）４０８と、アナログ処理回路２１０ブロックと、アナログデジタル変換器（ＡＤＣ）２１２と、デジタル処理回路４１４ブロックとを含む。第１のデバイス４０２は、超音波トランスデューサ２６０を含む。第２のデバイス４０４は、パルサ２６４と、受信スイッチ２６２と、ＴＳＶ４０８とを含む。第３のデバイス４０６は、アナログ処理回路２１０と、ＡＤＣ２１２と、デジタル処理回路４１４と、マルチプレックスデジタル処理回路２２０とを含む。結合ポイント２１６は、第１のデバイス４０２における超音波トランスデューサ２６０を、第２のデバイス４０４におけるパルサ２６４および受信スイッチ２６２に電気的に接続する。結合ポイント４１８は、第２のデバイス４０４におけるＴＳＶ４０８を、第３のデバイス４０６におけるアナログ処理回路２１０に電気的に接続する。
【００５７】
超音波トランスデューサ２６０、パルサ２６４、および受信スイッチ２６２のさらなる説明は、図２に関連して見出され得る。超音波デバイス２００と対比して、超音波トランスデューサ２６０がエコーを受信しているとき（「受信フェーズ」）、超音波トランスデューサ２６０が、受信されたエコーを表す電気信号を結合ポイント２１６、受信スイッチ２６２、ＴＳＶ４０８、および結合ポイント４１８を通じてアナログ処理回路２１０に送信し得る。
【００５８】
ＴＳＶ４０８は、第２のデバイス４０４を通過し、第１のデバイス４０２における超音波トランスデューサ２６０から第２のデバイス４０４を通じて第３のデバイス４０６におけるアナログ処理回路２１０への低抵抗経路に沿った、受信されたエコーを表す電気信号の送信を容易にする。受信されたエコーを表す電気信号は比較的微弱（例えば、ミリボルト、またはマイクロボルトのオーダー）であり得るため、減衰を回避するために電気信号を低抵抗経路に沿って送信することが特に望ましくあり得る。ＴＳＶ４０８は、これらの比較的微弱な信号を許容可能な低い減衰で第２のデバイス４０４を通じて送信するのに役立ち得る。さらに、ＴＳＶ４０８は、これらの信号を信号対ノイズ比および帯域幅を増大させ得る低い寄生容量で送信するのに役立ち得る。
【００５９】
アナログ処理回路２１０およびＡＤＣ２１２のさらなる説明は、図２に関連して見出され得る。ＡＤＣ２１２のデジタル出力は、デジタル処理回路４１４に送られる。デジタル処理回路４１４は、例えば、１つ以上のデジタルフィルタ、デジタルビームフォーミング回路、デジタル直交復調（ＤＱＤＭ）回路、平均化回路、デジタルデチャープ回路、デジタル時間遅延回路、デジタル位相シフタ回路、デジタル加算回路、デジタル乗算回路、および／または出力バッファを含み得る。それぞれの素子４５８からのそれぞれのデジタル処理回路４１４のデジタル出力は、マルチプレックス式でそれぞれの素子４５８からのデジタル出力を処理するマルチプレックスデジタル処理回路２２０に送られる。マルチプレックスデジタル処理回路２２０は、例えば、再量子化回路、波形除去回路、画像形成回路、およびバックエンド処理回路の組み合わせを含み得る。デジタル処理回路４１４における画像形成回路は、アポディゼーション、逆投影、および／もしくはファストヒエラルキー逆投影、補間範囲移動（例えば、Ｓｔｏｌｔ補間）、もしくは他のフーリエリサンプリング技術、ダイナミックフォーカス技術、ならびに／または遅延加算技術、トモグラフィー再構成技術などを行うように構成され得る。
【００６０】
第２のデバイス４０４は、電力回路２４８、通信回路２２２、クロッキング回路２２４、制御回路２２６、および／またはシーケンス回路２２８をさらに含む。第３のデバイス４０６は、通信回路２３０と、クロッキング回路２３２と、制御回路２３４と、シーケンス回路２３６と、周辺機器管理回路２３８と、メモリ２４０と、電力回路２７２と、処理回路２５６と、監視回路２７４とをさらに含む。通信回路２２２は、ＴＳＶ４０８および結合ポイント４１８を通じて通信回路２３０と通信し得る。これらの構成要素のさらなる説明は、図２に関連して見出され得る。
【００６１】
図４に見られ得るように、所与の素子４５８について、第１のデバイス４０２における単一の超音波トランスデューサ２６０は、第２のデバイス４０４における単一のＴＳＶ４０８に電気的に接続され、単一のＴＳＶ４０８は、第２のデバイス４０４における単一のパルサ２６４、および第３のデバイス４０６における単一の受信回路ブロック（すなわち、単一のアナログ処理回路２１０、ＡＤＣ２１２、およびデジタル処理回路４１４）に電気的に接続される。第１のデバイス４０２、第２のデバイス４０４、および第３のデバイス４０６間のこの現場の素子整合電気接続は、許容できない減衰がなく、第１のデバイス４０２から第２のデバイス４０４を通じて第３のデバイス４０６に微弱なアナログ電気信号を通過させるために、３つのデバイス間の密集積を容易にする。いくつかの実施形態では、複数のＴＳＶ４０８および結合ポイント４１８は、単一の受信回路ブロック（すなわち、単一のアナログ処理回路２１０、ＡＤＣ２１２、およびデジタル処理回路４１４）にマルチプレキシングされ得る。ＴＳＶ４０８を通じて送信された信号は、それぞれ、次々と受信回路ブロックに接続され得る。
【００６２】
いくつかの実施形態では、超音波トランスデューサごとに１つのＴＳＶ４０８があり得ることが図４から理解されるべきである。さらに、いくつかの実施形態では、パルサ２６４ごとに１つのＴＳＶ４０８があり得ることが図４から理解されるべきである。いくつかの実施形態では、送信回路のインスタンスごとに１つのＴＳＶ４０８があり得る。例えば、１つのＴＳＶ４０８は、複数のパルサ２６４にマルチプレキシングされ得る。
【００６３】
図４に示されるそれぞれの構成要素のさらに多くのインスタンスがあり得ることが理解されるべきである。例えば、数百、数千、または数万の超音波トランスデューサ２６０、パルサ２６４、受信スイッチ２６２、アナログ処理回路２１０ブロック、デジタル処理回路４１４ブロック、およびマルチプレックスデジタル処理回路２２０ブロックがあり得る。さらに、図４に示される特定の構成要素は、示されるよりも多くの構成要素から信号を受信し得るか、または（例えば、マルチプレックス式で、または平均化した後に、）示されるよりも多くの構成要素に信号を送信し得ることが理解されるべきである。例えば、所与のパルサ２６４は、１つ以上の超音波トランスデューサ２６０に信号を出力し得、所与の受信スイッチ２６２は、１つ以上の超音波トランスデューサ２６０から信号を受信し得、所与のＴＳＶ４０８は、１つ以上の受信スイッチ２６２から信号を受信し得、アナログ処理回路２１０の所与のブロックは、１つ以上のＴＳＶ４０８から信号を受信し得、所与のＡＤＣ２１２は、アナログ処理回路２１０の１つ以上のブロックから信号を受信し得、デジタル処理回路４１４の所与のブロックは、１つ以上のＡＤＣ２１２から信号を受信し得る。超音波デバイスの特定の実施形態は、図４に示されるよりも多いまたは少ない構成要素を有し得ることもまた理解されるべきである。
【００６４】
図５は、本明細書で説明される特定の実施形態による超音波デバイス５００の例示的なブロック図を示す。超音波デバイス５００は、第１のデバイス５０２と、第２のデバイス５０４と、第３のデバイス５０６とを含む。超音波デバイス５００、第１のデバイス５０２、第２のデバイス５０４、および第３のデバイス５０６は、それぞれより詳細に図示される、超音波デバイス３００、第１のデバイス３０２、第２のデバイス３０４、および第３のデバイス３０６の例であり得る。超音波デバイス５００は、超音波デバイス５００が受信スイッチ２６２とＴＳＶ４０８との間に前置増幅器５４２を含むという点で超音波デバイス４００とは異なる。
【００６５】
図６は、本明細書で説明される特定の実施形態による超音波デバイス６００の例示的なブロック図を示す。超音波デバイス６００は、第１のデバイス６０２と、第２のデバイス６０４と、第３のデバイス６０６とを含む。超音波デバイス６００、第１のデバイス６０２、第２のデバイス６０４、および第３のデバイス６０６は、それぞれより詳細に図示される、超音波デバイス３００、第１のデバイス３０２、第２のデバイス３０４、および第３のデバイス３０６の例であり得る。超音波デバイス６００は、超音波デバイス６００が前置増幅器５４２とＴＳＶ４０８との間に時間利得補償（ＴＧＣ）回路６４４を含むという点で超音波デバイス５００とは異なる。
【００６６】
図７は、本明細書で説明される特定の実施形態による超音波デバイス７００の例示的なブロック図を示す。超音波デバイス７００は、第１のデバイス７０２と、第２のデバイス７０４と、第３のデバイス７０６とを含む。超音波デバイス７００、第１のデバイス７０２、第２のデバイス７０４、および第３のデバイス７０６は、それぞれより詳細に図示される、超音波デバイス３００、第１のデバイス３０２、第２のデバイス３０４、および第３のデバイス３０６の例であり得る。超音波デバイス７００は、超音波デバイス７００がＴＧＣ回路６４４とＴＳＶ４０８との間にアナログビームフォーミング回路７４６を含むという点で超音波デバイス６００とは異なる。
【００６７】
図８は、本明細書で説明される特定の実施形態による超音波デバイス８００の例示的なブロック図を示す。超音波デバイス８００は、第１のデバイス８０２と、第２のデバイス８０４と、第３のデバイス８０６とを含む。超音波デバイス８００は、超音波デバイス２００と超音波デバイス４００とのハイブリッドとみなされ得る。超音波デバイス２００と同様に、超音波デバイス８００において、第２のデバイス８０４は、パルサ２６４と、受信スイッチ２６２と、アナログ処理回路２１０と、ＡＤＣ２１２と、ＳＥＲＤＥＳ送信回路２５２とを含み、第３のデバイス８０６は、ＳＥＲＤＥＳ受信回路２５４と、デジタル処理回路２２０とを含む。超音波デバイス４００と同様に、第３のデバイス８０６は、結合ポイント４１８で第２のデバイス８０４に結合され、ＴＳＶ４０８は、第２のデバイス８０４から第３のデバイス８０６への電気信号の送信を容易にする。特に、ＴＳＶ４０８は、ＳＥＲＤＥＳ送信回路２５２からＳＥＲＤＥＳ受信回路２５４への電気信号の送信を容易にする。したがって、超音波デバイス８００は、第２のデバイス８０４と第３のデバイス８０６との間の通信がＴＳＶ４０８上で生じ、通信がＳＥＲＤＥＳ送信回路２５２およびＳＥＲＤＥＳ受信回路２５４により高速で生じる、超音波デバイス２００の３デバイス積層バージョンとみなされ得る。
【００６８】
超音波デバイス８００において、ＳＥＲＤＥＳ送信回路２５２の１つのブロックが、複数のＡＤＣ２１２からデータを受信し、ＴＳＶ４０８および結合ポイント４１８を通じて、デジタル処理回路２７６に結合されたＳＥＲＤＥＳ受信回路２５４の１つのブロックに電気的に結合される。それぞれが複数のＡＤＣ２１２からデータを受信する、ＳＥＲＤＥＳ送信回路２５２、ＴＳＶ４０８、結合ポイント４１８、およびＳＥＲＤＥＳ受信回路２５４の複数のインスタンスがあり得る。いくつかの実施形態では、ＡＤＣ２１２ごとの、および／もしくは超音波トランスデューサ２６０ごとの、またはより一般的には素子４５８ごとの、ＳＥＲＤＥＳ送信回路２５２、ＴＳＶ４０８、結合ポイント４１８、およびＳＥＲＤＥＳ受信回路２５４の１つのインスタンスがあり得る。
【００６９】
いくつかの実施形態では、超音波デバイス２００、４００、５００、６００、７００、および８００のいずれかが、他の超音波デバイスに関連して示された特徴の組み合わせを組み込み得ることが理解されるべきである。例えば、超音波デバイス４００は、受信スイッチ２６２とＴＳＶ４０８との間に時間利得補償回路６４４を含み得るが、前置増幅器５４２を含み得ない。別の例として、超音波デバイス４００は、受信スイッチ２６２とＴＳＶ４０８との間に時間利得補償回路６４４およびアナログビームフォーミング回路７４６を含み得るが、前置増幅器５４２を含み得ない。別の例として、超音波デバイス４００は、受信スイッチ２６２とＴＳＶ４０８との間に前置増幅器５４２およびアナログビームフォーミング回路７４６を含み得るが、時間利得補償回路５４２を含み得ない。別の例として、超音波デバイス８００は、前置増幅器５４２、時間利得補償回路６４４、および／またはアナログビームフォーミング回路７４６のいずれかを含み得る。特定の実施形態は、図に示されるよりも多いまたは少ない構成要素を有し得ることもまた理解されるべきである。
【００７０】
図９は、本明細書で説明される特定の実施形態による、超音波デバイスについてのパラダイムを示す。図９は、第１のデバイス９０２および第２のデバイス９０４の一部、またはその一部を示す。第１のデバイス９０２は、超音波トランスデューサ２６６と、超音波トランスデューサ２６０とを含む。第２のデバイス９０４は、パルサ２６４と、結合ポイント２６８と、結合ポイント２１６とを含む。図９において、パルサ２６４は、送信フェーズ中に結合ポイント２６８を通じて超音波トランスデューサ２６６に駆動信号を出力するように構成される。結合ポイント２６８は、第１のデバイス９０２における超音波トランスデューサ２６６を、第２のデバイス３０４におけるパルサ２６４に電気的に接続する。超音波トランスデューサ２６６は、パルス超音波信号を患者に送るように構成され得、超音波トランスデューサ２６０は、受信フェーズ中に受信されたエコーを電気信号に変換し、受信されたエコーを表す電気信号を結合ポイント２１６を通じて第２のデバイス９０４に送信するように構成され得る。図９において、結合ポイント２１６は、第１のデバイス９０２における超音波トランスデューサ２６０を、第２のデバイス９０４に電気的に接続する。超音波トランスデューサ２６６が送信動作を行い、超音波トランスデューサ２６０が受信動作を行うため、受信スイッチ２６２は必要とされない。超音波デバイス２００、４００、５００、６００、７００、または８００の実施形態のいずれかは、２つの超音波トランスデューサ２６０および２６６と、２つの結合ポイント２１６および２６８とを含み、受信スイッチ２６２を含まない図９のパラダイムを組み込み得る。結合ポイント２１６が接続される第２のデバイス９０４における回路は、超音波デバイス（例えば、超音波デバイス４００におけるＴＳＶ４０８、超音波デバイス５００、６００、および７００における前置増幅器５４２、または超音波デバイス２００および８００におけるアナログ処理回路２１０）に依存し得る。
【００７１】
図１０〜３２は、本明細書で説明される特定の実施形態による超音波デバイス３００を形成するための製造シーケンス中の超音波デバイス３００の例示的な断面を示す。示された製造シーケンスは限定的ではなく、いくつかの実施形態は追加のステップを含み得、および／または特定の示されたステップを省略し得ることが理解されるであろう。図１０に示されるように、第１のデバイス３０２は、ハンドル層１００２（例えば、シリコンハンドル層）と、埋め込み酸化物（ＢＯＸ）層１００４と、シリコンデバイス層１１０８とを含むシリコンオンインシュレータ（ＳＯＩ）ウェハ１０００として始まる。酸化物層１００５が、ハンドル層１００２の裏側に提供されるが、いくつかの実施形態では任意であり得る。
【００７２】
シリコンデバイス層１１０８は、単結晶シリコンで形成され得、いくつかの実施形態ではドープされ得る。いくつかの実施形態では、シリコンデバイス層１１０８は、高濃度にドープされたＰ型であり得るが、Ｎ型ドーピングが代替的に使用され得る。ドーピングが使用されるとき、ドーピングは均一であり得るか、または（例えば、パターン形成された領域に注入することによって）パターン形成され得る。ドーピングの方法は限定的ではないため、シリコンデバイス層１１０８は、ＳＯＩウェハ１０００が調達されるときに既にドープされ得るか、またはイオン注入によってドープされ得る。いくつかの実施形態では、シリコンデバイス層１１０８は、ポリシリコンまたはアモルファスシリコンで形成され得る。どちらの場合でも、シリコンデバイス層１１０８は、ドープされ得るか、またはドープされ得ない。
【００７３】
図１１に示されるように、酸化物層１１１２が、ＳＯＩウェハ１０００上に形成される。酸化物層１１１２は、超音波トランスデューサの１つのキャビティ／複数のキャビティを少なくとも部分的に画定するために使用され、したがって、所望のキャビティ深さを準備するために任意の好適な厚さを有し得る。酸化物層１１１２は、熱シリコン酸化物であり得るが、熱酸化物以外の酸化物が代替的に使用され得ることが理解されるべきである。
【００７４】
図１２に示されるように、酸化物層１１１２は、任意の好適な技術を使用して（例えば、好適なエッチを使用して）、パターン形成されてキャビティ１１０６を形成する。この非限定的な実施形態では、キャビティ１１０６は、シリコンデバイス層１１０８の表面まで延びるが、代替の実施形態では、キャビティ１１０６は、シリコンデバイス層１１０８の表面まで延びなくてもよい。いくつかの実施形態では、酸化物層１１１２は、シリコンデバイス層１１０８の表面までエッチングされ得、次いで、キャビティ１１０６が酸化物の層によって画定されるように、追加の酸化物の層（例えば、熱シリコン酸化物）が形成され得る。いくつかの実施形態では、キャビティ１１０６は、シリコンデバイス層１１０８内に延び得る。また、いくつかの実施形態では、分離ポストなどの構造が、キャビティ１１０６内に形成され得る。
【００７５】
用途の態様がこの点に限定されないため、キャビティ１１０６の任意の好適な数および構成が形成され得る。したがって、図１２の非限定的な断面図において、１つのキャビティ１１０６のみが図示されるが、いくつかの実施形態では、さらに多くのキャビティが形成され得ることが理解されるべきである。例えば、キャビティ１１０６のアレイは、数百のキャビティ、数千のキャビティ、数万のキャビティ、またはそれよりも多いキャビティを含んで、所望のサイズの超音波トランスデューサアレイを形成し得る。
【００７６】
キャビティ１１０６は、超音波トランスデューサが最終的に形成されるときに所望の膜形状を提供するために、（上側から見た）様々な形状のうちの１つをとり得る。例えば、キャビティ１１０６は、円形の輪郭または複数の辺の輪郭（例えば、長方形の輪郭、六角形の輪郭、八角形の輪郭）を有し得る。
【００７７】
図１３は、ＳＯＩウェハ１０００およびシリコンウェハ１００８を示す。シリコンウェハ１００８は、シリコン層１０１０と、酸化物層１１１４と、酸化物層１０１４とを含む。
【００７８】
図１４に示されるように、ＳＯＩウェハ１０００は、シリコンウェハ１００８に結合される。結合は、低温（例えば、４５０℃未満の融合結合）で行われ得るが、十分な結合強度を確保するために、高温（例えば、５００℃を超える温度）でのアニールが続き得る。示される実施形態では、ＳＯＩウェハ１０００とシリコンウェハ１００８との間の結合は、酸化物層１１１２と酸化物層１０１４との間のＳｉＯ２−ＳｉＯ２結合である。酸化物層１１１２および酸化物層１０１４の組み合わせは、酸化物層１１１６として示される。
【００７９】
図１５に示されるように、酸化物層１１１４が除去され、シリコン層１０１０が、任意の好適な方法で薄くされる。例えば、研削、エッチング、もしくは任意の他の好適な技術または技術の組み合わせが使用され得る。その結果、シリコンウェハ１００８の残っている層は、シリコン層１０１０と、酸化物層１０１４とを含む。これらの層は、（例えば、４０ミクロン未満の範囲内の任意の範囲または値を含む、４０ミクロン、３０ミクロン、２０ミクロン、１０ミクロン、５ミクロン、２．５ミクロン、２ミクロン、１ミクロン以下の）薄さであり得る。しかしながら、それらは、ＳＯＩウェハ１０００に、その対応するハンドル層１００２で結合されるため、この処理ステップおよびさらなる処理ステップのために十分な構造的完全性が保持され得る。
【００８０】
いくつかの実施形態では、第１のデバイス３０２の１つ以上の超音波トランスデューサを電気的に分離することが望ましくあり得る。したがって、図１６に示されるように、分離トレンチ１０１８が、シリコン層１０１０に形成される。図示された実施形態では、分離トレンチ１０１８は、シリコン層１０１０の裏側から酸化物層１１１６まで延び、酸化物層１１１６を通じてキャビティ１１０６に意図せずパンチスルーすることを防ぐためにそれぞれの分離トレンチ１０１８が接触する、上にある酸化物層１１１６の部分（複数の部分）よりも（図の左から右の方向に）狭い。したがって、分離トレンチ１０１８は、キャビティ１１０６の構造的完全性に影響を与えない。しかしながら、代替の構成が可能である。
【００８１】
図１７は、分離トレンチ１０１８が、任意の好適な技術（例えば、好適なデポジション）を使用して、絶縁材料１０２０（例えば、ドープされていないポリシリコンと組み合わされた熱シリコン酸化物）で埋められていることを示す。図示された実施形態では、絶縁材料１０２０は分離トレンチ１０１８を完全に埋め、この段階でデバイスの構造的完全性にさらに寄与し得る分離トレンチ１０１８を単に満たすのではなく、さらなる処理のためにそれをより好適にすることに留意すべきである。
【００８２】
図１８に示されるように、絶縁材料１０２０は、第１のデバイス３０２を第２のデバイス３０４に後で結合するための結合位置を形成するための準備として（任意の好適なエッチ技術を使用して）パターン形成される。
【００８３】
次いで、図１９に示されるように、第１のデバイス３０２を第２のデバイス３０４に結合するための準備として、結合構造１０２６が第１のデバイス３０２上に形成される。結合構造１０２６に含まれる材料のタイプは、形成される結合のタイプに依存し得る。例えば、結合構造１０２６は、熱圧縮結合、共晶結合、またはシリサイド結合に好適な金属を含み得る。いくつかの実施形態では、結合構造１０２６は、第１のデバイス３０２と第２のデバイス３０４との間で電気信号が通信され得るように、導電性材料を含み得る。例えば、いくつかの実施形態では、結合構造１０２６は、金を含み得、電気めっきによって形成され得る。いくつかの実施形態では、ウェハレベルパッケージングのために使用される材料および技術は、第１のデバイス３０２を第２のデバイス３０４に結合する状況で適用され得る。したがって、例えば、望ましい接着、相互拡散バリア機能、および高い結合品質を提供するように選択された金属のスタックが使用され得、結合構造１０２６は、そのような金属のスタックを含み得る。図１９において、結合構造１０２６は、シリコン層１０１０上の接着構造１０２４に接着されて示される。
【００８４】
図２０に示されるように、第２のデバイス３０４は、ベース層（例えば、バルクシリコンウェハ）１１１８と、絶縁層１１２０と、メタライゼーション１１２２と、ビア１１２４と、メタライゼーション１１２６と、ビア１１２８と、ＴＳＶ４０８とを含む。ビア１１２４は、メタライゼーション１１２２をメタライゼーション１１２６に電気的に接続する。ビア１１２８は、メタライゼーション１１２６をＴＳＶ４０８に電気的に接続する。絶縁層１０２８は、ベース層１１１８の裏側に形成される。メタライゼーション１１２２は、アルミニウム、銅、または任意の他の好適なメタライゼーション材料で形成され得、第２のデバイス３０４に形成された集積回路の少なくとも一部を表し得る。例えば、メタライゼーション１１２２およびメタライゼーション１１２６は、ルーティング層として機能し得るか、パターン形成されて１つ以上の電極を形成し得るか、または他の機能のために使用され得る。実際には、第２のデバイス３０４は、２つよりも多いメタライゼーション層および／または後処理された再分配層を含み得るが、簡単にするために、２つのメタライゼーションのみが示される。ＴＳＶ４０８は、銅、ドープされたポリシリコン、またはタングステンなどの金属で形成され得る。第２のデバイス３０４は、商業ファウンドリで製造され得る。
【００８５】
図２１に示されるように、層１０３０および１０３２は、第２のデバイス３０４上に形成される。層１０３０は、例えば、窒化物層であり得、プラズマ強化化学気相堆積（ＰＥＣＶＤ）によって形成され得る。層１０３２は、例えば、酸化物のＰＥＣＶＤによって形成された酸化物層であり得る。
【００８６】
図２２において、開口部１０３４は、層１０３２からメタライゼーション１１２２まで形成される。そのような開口部は、結合ポイントを形成するための準備として作成される。
【００８７】
図２３において、結合構造１０３６は、第１のデバイス３０２を第２のデバイス３０４に結合するための場所で（好適なデポジションおよびパターニングによって）第２のデバイス３０４上に形成される。結合構造１０３６は、接着構造１０４０および１０２２に接着されて示される。結合構造１０３６は、第１のデバイス３０２上の結合構造１０２６に結合するための任意の好適な材料を含み得る。前述のように、いくつかの実施形態では、低温共晶結合が形成され得、そのような実施形態では、結合構造１０２６および結合構造１０３６は、共晶ペアを形成し得る。例えば、結合構造１０２６および結合構造１０３６は、インジウム−スズ（Ｉｎ−Ｓｎ）共晶ペア、金−スズ（Ａｕ−Ｓｎ）共晶ペア、およびアルミニウム−ゲルマニウム（Ａｌ−Ｇｅ）共晶ペア、またはスズ−銀−銅（Ｓｎ−Ａｇ−Ｃｕ）の組み合わせを形成し得る。Ｓｎ−Ａｇ−Ｃｕの場合、材料のうちの２つが第１のデバイス３０２上に結合構造１０２６として形成され得、残りの材料が結合構造１０３６として形成される。結合構造１０３６（および同様の形式で本明細書で記載される他の結合構造）は、縮尺どおりに示されない場合があり、例えば、結合構造１０３６に示される下向きの突出部は、結合構造１０３６の残りの高さよりも高さが実質的に小さい場合がある。
【００８８】
次いで、図２４に示されるように、第１のデバイス３０２および第２のデバイス３０４が一緒に結合される。前述のように、そのような結合は、いくつかの実施形態では、メタライゼーション１１２２、メタライゼーション１１２６、および第２のデバイス３０４上の他の構成要素へのダメージを防ぎ得る低温（例えば４５０℃未満）の使用のみを含み得る。
【００８９】
図示された非限定的な例では、結合は、結合構造１０２６および結合構造１０３６が組み合わされて結合ポイント２１６を形成するような共晶結合である。結合ポイント２１６は、第１のデバイス３０２と第２のデバイス３０４との間に電気接点を形成する。さらなる非限定的な例として、熱圧縮結合は、結合材料として金を使用して形成され得る。例えば、結合構造１０２６は、めっきされた金が上に形成されたチタン／チタンタングステン／金の（スパッタリングまたは他の方法によって形成された）シード層を含み得、結合構造１０３６は、めっきされたニッケル／金が上に形成されたチタンタングステン／金の（スパッタリングまたは他の方法によって形成された）シード層を含み得る。チタンの層は、接着層として機能し得る。チタンタングステン層は、接着層および拡散バリアとして機能し得る。ニッケルは、拡散バリアとして機能し得る。金は、結合を形成し得る。他の結合材料が代替的に使用され得る。
【００９０】
図２５に示されるように、絶縁層１０２８が除去され、ＴＳＶ４０８およびベース層１１１８の高さが低減される。例えば、研削および／またはエッチングが使用され得る。ＴＳＶ４０８の高さは、例えば、約４ミクロン〜約７５０ミクロンの高さまで低減され得る。ＴＳＶ４０８の高さを低減することは、ＴＳＶ４０８の静電容量の低減に役立ち得、そして、これにより、ＴＳＶ４０８の帯域幅およびノイズ性能の低下を低減することができる。さらに、ヒートシンクが最終的に超音波デバイス３００の裏側に配置される場合、ＴＳＶ４０８の高さを低減することは、第２のデバイス３０４および第１のデバイス３０２のヒートシンクまでの距離を低減することができ、これにより、超音波デバイス３００の加熱を低減することができる。十分な構造的完全性が、まだ除去されていないハンドル層１００２によって、この処理ステップのために提供され得る。
【００９１】
いくつかの実施形態では、第２のデバイス３０４は、ＴＳＶ４０８に電気的に接続される結合構造を含む。例えば、第２のデバイス３０４は、商業ファウンドリによって製造され得、ＴＳＶ４０８ならびにＴＳＶ４０８が電気的に接続される回路および／またはルーティング層（例えば、メタライゼーション１１２２）への外部電気接続を提供するために、結合構造がファウンドリによって製造され得る。そのような実施形態では、プロセスは、ＴＳＶ４０８に電気的に接触する既存の結合構造を除去することを含み得る。結合構造は、例えば、研削プロセスで研削することができ、ＴＳＶ４０８とは異なる材料であり得る材料を含み得る。第２のデバイス３０４が薄くされた後、ＴＳＶ４０８への外部電気接続を提供するために、結合構造が再形成され得る。
【００９２】
図２６は、絶縁材料１０４２（例えば、シリコン酸化物）が、任意の好適な技術（例えば、好適なデポジション）を使用して第２のデバイス３０４上に堆積されることを示す。
【００９３】
図２７に示されるように、絶縁材料１０４２は、図１８に関する説明と同様に、第２のデバイス３０４を第３のデバイス３０６に後で結合するための結合位置を形成するための準備として（任意の好適なエッチ技術を使用して）パターン形成される。
【００９４】
図２８において、結合構造１０４６は、図１９に関する説明と同様に、第１のデバイス３０２を第２のデバイス３０４に結合するための場所で（好適なデポジションおよびパターニングによって）第２のデバイス３０４上に形成される。結合構造１０４６は、接着構造１０４８に接着されて示される。
【００９５】
図２９に示されるように、第３のデバイス３０６は、ベース層（例えば、バルクシリコンウェハ）１０５０と、絶縁層１０５２と、メタライゼーション１０５４と、ビア１０６８と、メタライゼーション１０７０とを含む。ビア１０６８は、メタライゼーション１０５４およびメタライゼーション１０７０を電気的に接続する。絶縁層１０５６は、ベース層１０５０の裏側に形成される。メタライゼーション１０５４およびメタライゼーション１０７０は、アルミニウム、銅、または任意の他の好適なメタライゼーション材料で形成され得、第３のデバイス３０６に形成された集積回路の少なくとも一部を表し得る。例えば、メタライゼーション１０５４およびメタライゼーション１０７０は、ルーティング層として機能し得るか、パターン形成されて１つ以上の電極を形成し得るか、または他の機能のために使用され得る。実際には、第３のデバイス３０６は、２つよりも多いメタライゼーション層および／または後処理された再分配層を含み得るが、簡単にするために、２つのメタライゼーションのみが示される。第３のデバイス３０６は、商業ファウンドリによって製造され得る。
【００９６】
図３０に示されるように、層１０５８および１０６０、結合構造１０６２、ならびに接着構造１０６４および１０６６は、図２１〜２３に関して説明したのと同様の方法で、第３のデバイス３０６上に形成される。
【００９７】
次いで、図３１に示されるように、第３のデバイス３０６および第２のデバイス３０４が、図２４に関する説明と同様に、一緒に結合される。図示された非限定的な例では、結合は、結合構造１０２６および結合構造１０３６が組み合わされて結合ポイント４１８を形成するような共晶結合である。さらなる非限定的な例として、熱圧縮結合が形成され得る。
【００９８】
図３２に示されるように、酸化物層１００５、ハンドル層１００２、およびＢＯＸ層１００４は、図１５に関する説明と同様に、任意の好適な方法で除去される。例えば、研削、エッチング、もしくは任意の他の好適な技術または技術の組み合わせが使用され得る。十分な構造的完全性が、ベース層１０５０によって、この処理ステップのために提供され得る。
【００９９】
酸化物層１００５、ハンドル層１００２、およびＢＯＸ層１００４の除去に続いて、シリコンデバイス層１１０８の上に追加の処理が行われ得る。例えば、（金属または他の任意の好適な導電性接触材料で形成され得る）電気接点が、シリコンデバイス層１１０８上に形成され得る。いくつかの実施形態では、電気接続は、シリコンデバイス層１１０８上の接点と、第２のデバイス３０４および／または第３のデバイス３０６上の結合パッドとの間に提供され得る。例えば、ワイヤ結合が提供され得るか、または導電性材料（例えば、金属）が超音波デバイス３００の上面上に堆積され、接点から結合パッドへの導電性経路を形成するようにパターン形成され得る。しかしながら、接点を第２のデバイス３０４および／または第３のデバイス３０６に接続する代替の方法が使用され得る。いくつかの実施形態では、組み込みビアは、シリコンデバイス層１１０８から第２のデバイス３０４および／または第３のデバイス３０６に提供され得る。
【０１００】
超音波デバイスの製造および行われ得る追加の処理ステップのさらなる説明について、参照によってその全体が本明細書に組み込まれる、「ＭＩＣＲＯＦＡＢＲＩＣＡＴＥＤ  ＵＬＴＲＡＳＯＮＩＣ  ＴＲＡＮＳＤＵＣＥＲＳ  ＡＮＤ  ＲＥＬＡＴＥＤ  ＡＰＰＡＲＡＴＵＳ  ＡＮＤ  ＭＥＴＨＯＤＳ」と題する、２０１５年６月３０日に付与された（本出願の譲受人へ譲渡された）米国特許第９，０６７，７７９号を参照。
【０１０１】
図１０〜３２で説明されたシーケンスに対する代替の製造シーケンスが可能であることが理解されるであろう。いくつかの実施形態では、製造シーケンスは、図１０〜３２に図示されたものとは異なる順序で進み得る。いくつかの実施形態では、第２のデバイス３０４は、薄くされ得ない。いくつかの実施形態では、第２のデバイス３０４は、第１のデバイス３０２に結合される前に第３のデバイス３０６に結合され得る。そのような実施形態では、第２のデバイス３０４は薄くされ得ないか、または第２のデバイス３０４が薄くされる場合、第２のデバイス３０４は、最初にキャリアウェハに結合されて、薄くするプロセスの構造的完全性を提供し得る。第２のデバイス３０４は、第２のデバイス３０４を第３のデバイス３０６に結合する前に薄くされ得る。キャリアウェハは、第２のデバイス３０４を第３のデバイス３０６に結合する前または後のいずれかで除去され得る。
【０１０２】
図３３〜４２は、図２０〜３２のものに対する代替の製造シーケンス中の超音波デバイス３００の例示的な断面を示す。図３３は、図２０のものと同じである第２のデバイス３０４を示す。図３４に示されるように、開口部１０７２が（任意の好適なエッチ技術を使用して）絶縁層１１２０に形成され、メタライゼーション１１２２の一部を露出させる。図３５において、はんだボール１０７４が、メタライゼーション１１２０の露出部分に堆積される。図３６は、図２９のものと同じである第３のデバイス３０６を示す。図３７に示されるように、開口部１０７６が（任意の好適なエッチ技術を使用して）絶縁層１０５２に形成され、結合パッドを構成するメタライゼーション１０５４の一部を露出させる。
【０１０３】
図３８において、第２のデバイス３０４および第３のデバイス３０６は、第２のデバイス３０４を図３３〜３５に示される向きから上から下に裏返すことによって結合される。第２のデバイス３０４および第３のデバイス３０６は、第２のデバイス３０４におけるはんだボール１０７４が第３のデバイス３０６におけるメタライゼーション１０５４の露出部分に接触し、メタライゼーション１１２２とメタライゼーション１０５４との間に電気接続を形成し、したがって結合ポイント４１８を構成するように一緒にされる。結合ポイント４１８は、第２のデバイス３０４と第３のデバイス３０６との間に電気接点を形成する。はんだボール１０７４は、メタライゼーション１０５４と接触した後に再溶融され得る。第２のデバイス３０４および第３のデバイス３０６がダイである実施形態では、この結合プロセスは、フリップチップ結合を構成し得る。第２のデバイス３０４および第３のデバイス３０６がウェハである実施形態では、この結合プロセスは、第２のデバイス３０４上の１つ以上のはんだボールが第３のデバイス３０６上の１つ以上の結合パッドに結合されるフリップチップ結合と同等のウェハレベルを構成し得る。図３９において、図２５に関する説明と同様に、絶縁層１０２８が除去され、ＴＳＶ４０８およびベース層１１１８の高さが低減される。図４０において、図２６〜２７に関する説明と同様に、絶縁材料１０７８が、第２のデバイス３０４上に堆積され、パターン形成される。さらに、層１０８６および１０８８、結合構造１０８４、ならびに接着構造１０８０および１０８２は、図２１〜２３に関して説明したのと同様の方法で、第２のデバイス３０４上に形成される。
【０１０４】
図４１において、第１のデバイス３０２は、図２４に関して説明したのと同様の方法で、第２のデバイス３０４に結合されて結合ポイント２１６を形成する。図４２に示されるように、酸化物層１００５、ハンドル層１００２、およびＢＯＸ層１００４は、図３２に関する説明と同様に除去される。
【０１０５】
図３３〜４２で説明されたシーケンスに対する代替の製造シーケンスが可能であることが理解されるであろう。いくつかの実施形態では、製造シーケンスは、図１０〜３２に図示されたものとは異なる順序で進み得る。いくつかの実施形態では、第２のデバイス３０４は、薄くされ得ない。いくつかの実施形態では、第２のデバイス３０４は、第３のデバイス３０６に結合される前に第１のデバイス３０２に結合され得る。そのような実施形態では、第２のデバイス３０４は薄くされ得ないか、または第２のデバイス３０４が薄くされる場合、第２のデバイス３０４は、最初にキャリアウェハに結合されて、薄くするプロセスの構造的完全性を提供し得る。第２のデバイス３０４は、第２のデバイス３０４を第３のデバイス３０６に結合する前に薄くされ得る。キャリアウェハは、第２のデバイス３０４を第３のデバイス３０６に結合する前または後のいずれかで除去され得る。
【０１０６】
第１のデバイス３０２と第２のデバイス３０４との間の結合および／または第２のデバイス３０４と第３のデバイス３０６との間の結合は、再分配およびはんだバンプ技術を使用して達成され得ることにも留意すべきである。再分配およびはんだバンプ技術を使用する結合のさらなる説明は、参照によってその全体が本明細書に組み込まれる、「ＭＩＣＲＯＦＡＢＲＩＣＡＴＥＤ  ＵＬＴＲＡＳＯＮＩＣ  ＴＲＡＮＳＤＵＣＥＲＳ  ＡＮＤ  ＲＥＬＡＴＥＤ  ＡＰＰＡＲＡＴＵＳ  ＡＮＤ  ＭＥＴＨＯＤＳ」と題する、２０１５年７月１４日に出願されて、米国特許出願公開第２０１６／０００９５４４Ａ１号として公開された（本出願の譲受人へ譲渡された）米国特許出願第１４／７９９，４８４号において見出され得る。
【０１０７】
図４３〜４５は、本明細書で説明される特定の実施形態による超音波デバイス３００を形成するための代替の製造シーケンス中の第２のデバイス３０４の簡略断面を示す。図４３において、第２のデバイス３０４の簡略バージョンは、第２のデバイス３０４の底面４３０４まで延びない複数のＴＳＶ４０８を含む。前述のこれらの構成要素を含む、第２のデバイス３０４の他の構成要素は、説明を簡単にするためにこの図から省略される。図４３において、複数のＴＳＶ４０８は円錐形である。集積回路ファウンドリは、通常、製造する集積回路に設計ルールを課す。例えば、ＴＳＶについての設計ルールは、ＴＳＶがどれくらい密接して互いに間隔をあけ得るかを限定し得る。図４３において、複数のＴＳＶ４０８の広い端部は、第２のデバイス３０４の底面４３０４まで延びるＴＳＶの広い端部よりも小さい直径を有する。したがって、ＴＳＶの間隔を管理する設計ルールは、図４３における複数のＴＳＶ４０８が、複数のＴＳＶ４０８が第２のデバイス３０４の底面４３０４まで延びる場合よりも小さいピッチを有することを可能にし得る。上述のように、第２のデバイス３０４における複数のＴＳＶ４０８のそれぞれは、第１のデバイス３０２における単一の超音波トランスデューサ２６０に対応し得るため、複数のＴＳＶ４０８のピッチの低減は、超音波トランスデューサ２６０のピッチの低減、および超音波トランスデューサ２６０を第１のデバイス３０２において実装し得る数の増大を可能にし得る。図４４において、第２のデバイス３０４は、図２５および３９に関して説明したのと同様のプロセスを使用して、複数のＴＳＶ４０８を露出させるように薄くされる。図４５において、結合構造４３０６は、図２６〜２８および４０に関して説明したのと同じまたは実質的に同様のプロセスを使用して、複数のＴＳＶ４０８の露出面に実装され、第３のデバイス３０６が第２のデバイス３０４に結合されるときに第３のデバイス３０６へのＴＳＶの電気接続を容易にする。いくつかの実施形態では、より広い端部が図４３に示される第２のデバイス３０４の底面４３０４に近位であるのとは対照的に、複数のＴＳＶ４０８は、第２のデバイス３０４の底面４３０４に近位であるそれらの狭い端部を有する円錐形であり得る。そのような実施形態では、上記の利点は、複数のＴＳＶ４０８がそれらの狭い端部からそれらの広い端部まで延びる距離を限定することによって、上述したのと同様の方法で依然として実現され得る。いくつかの実施形態では、複数のＴＳＶ４０８は、円錐形でなくてもよい。
【０１０８】
本明細書で説明される製造シーケンスのいずれかが、超音波デバイス３００、４００、５００、６００、７００、または８００を製造するために使用され得ることが理解されるべきである。さらに、図１０〜２５に図示された製造シーケンスは、超音波デバイス１００および２００において第１のデバイスを第２のデバイスに結合するために使用され得るが、第２のデバイスはＴＳＶ４０８を欠き得る。
【０１０９】
図４６は、本明細書で説明される特定の実施形態による、再構成されたウェハとして実装されたデバイスの例を示す。本明細書に言及されるように、「再構成されたウェハ」は、複数のダイが取り付けられたウェハである。再構成されたウェハ４６００は、ウェハ４６０２と、複数のダイ４６０４とを含む。複数のダイ４６０４は、例えば、モールドコンパウンドによって、ウェハ４６０２に結合される。再構成されたウェハ４６００を形成する前に機能／性能についてダイをテストし、テストに基づいて、再構成されたウェハ４６００に含めるダイを選択することが可能であるため、第２のデバイス３０４および／または第３のデバイス３０６を再構成されたウェハ４６００として実装することは有益であり得る。さらに、上述のように、第３のデバイス３０６および第２のデバイス３０４は、ダイであり得る。さらに上述したように、第３のデバイス３０６は、第２のデバイス３０４よりも高度なテクノロジーノードで実装され得る。コストおよび歩留まりを考慮すると、より高度でない（大きい）テクノロジーノードで製造されるダイと同じサイズである、より高度な（小さい）テクノロジーノードにおけるダイを製造することは望ましくない場合がある。ダイとしての第３のデバイス３０６がダイとしての第２のデバイス３０４と同じサイズでない場合、第３のデバイス３０６は、第２のデバイス３０４上のそれぞれの結合ポイントに結合することができない場合がある。第２のデバイス３０４が再構成されたウェハ４６００として実装され、複数のダイ４６０４が集積受信回路を含む場合、複数のダイ４６０４の２つ以上のグループは、第２のデバイス３０４が複数のダイを含むウェハであるときに第２のデバイス３０４において集積送信回路を含む１つのダイに整列して結合し得る。これは、例えば、第３のデバイス３０６における複数のダイ４６０４が第２のデバイス３０４におけるダイよりもサイズが小さいときに有益であり得る。
【０１１０】
図４７は、本明細書で説明される特定の実施形態による超音波デバイスを形成するための例示的なプロセス４７００を示す。アクト４７０２において、超音波トランスデューサを含む第１のデバイスは、例えば、図１０〜２４に関連して上述したように、集積送信回路（例えば、パルサ）を含む第２のデバイスに結合される。いくつかの実施形態では、第２のデバイスはまた、集積アナログ受信回路（例えば、増幅器およびＡＤＣ）を含み得る。次いで、プロセス４７００は、アクト４７０４に進む。アクト４７０４において、集積デジタル受信回路を含む第３のデバイスは、例えば、図２５〜３２に関連して上述したように、第２のデバイスに結合される。いくつかの実施形態では、第３のデバイスはまた、集積アナログ受信回路（例えば、増幅器およびＡＤＣ）を含み得る。いくつかの実施形態では、アクト４７０４が存在しなくてもよく、第３のデバイスが第２のデバイスに結合されなくてもよい。代わりに、第３のデバイスは、第１のデバイスおよび第２のデバイスのスタックと同じＰＣＢに結合され得、第３のデバイスは、（例えば、ＰＣＢ上のトレースを通じて）第２のデバイスと通信し得る。
【０１１１】
図４８は、本明細書で説明される特定の実施形態による超音波デバイスを形成するための例示的なプロセス４８００を示す。アクト４８０２において、集積デジタル受信回路を含む第３のデバイスは、例えば、図３３〜３８に関連して上述したように、集積送信回路（例えば、パルサ）を含む第２のデバイスに結合される。いくつかの実施形態では、第２のデバイスはまた、集積アナログ受信回路（例えば、増幅器およびＡＤＣ）を含み得る。いくつかの実施形態では、第３のデバイスはまた、集積アナログ受信回路（例えば、増幅器およびＡＤＣ）を含み得る。次いで、プロセス４８００は、アクト４８０４に進む。アクト４８０４において、超音波トランスデューサを含む第１のデバイスは、例えば、図３９〜４２に関連して上述したように、第２のデバイスに結合される。いくつかの実施形態では、アクト４８０２が存在しなくてもよく、第３のデバイスが第２のデバイスに結合されなくてもよい。代わりに、第３のデバイスは、第１のデバイスおよび第２のデバイスのスタックと同じＰＣＢに結合され得、第３のデバイスは、（例えば、ＰＣＢ上のトレースを通じて）第２のデバイスと通信し得る。
【０１１２】
図４９は、本明細書で説明される特定の実施形態による超音波デバイスを形成するための例示的なプロセス４９００を示す。アクト４９０２において、超音波トランスデューサを含む第１のデバイスは、例えば、図１０〜１５に関連して上述したように、ＳＯＩウェハおよびシリコンウェハから形成される。次いで、プロセス４９００は、アクト４９０４に進む。アクト４９０４において、第１のデバイスは、例えば、図１６〜２４に関して上述したように、集積送信回路（例えば、パルサ）およびＴＳＶを含む第２のデバイスに結合される。次いで、プロセス４９００は、アクト４９０６に進む。アクト４９０６において、第２のデバイスは、例えば、図２５に関して上述したように薄くされる。次いで、プロセス４９００は、アクト４９０８に進む。アクト４９０８において、ＴＳＶに電気的に接続された結合構造は、例えば、図２６〜２８に関して上述したように形成される。次いで、プロセス４９００は、アクト４９１０に進む。アクト４９１０において、第２のデバイスは、例えば、図２９〜３１に関して上述したように、集積デジタル受信回路を含む第３のデバイスに結合される。次いで、プロセス４９００は、アクト４９１２に進む。アクト４９１２において、ＳＯＩウェハのハンドル層は、例えば、図３２に関して上述したように除去される。いくつかの実施形態では、第２のデバイスはまた、集積アナログ受信回路（例えば、増幅器およびＡＤＣ）を含み得る。いくつかの実施形態では、第３のデバイスはまた、集積アナログ受信回路（例えば、増幅器およびＡＤＣ）を含み得る。いくつかの実施形態では、アクト４９１０が存在しなくてもよく、第３のデバイスが第２のデバイスに結合されなくてもよい。代わりに、第３のデバイスは、第１のデバイスおよび第２のデバイスのスタックと同じＰＣＢに結合され得、第３のデバイスは、（例えば、ＰＣＢ上のトレースを通じて）第２のデバイスと通信し得る。
【０１１３】
図５０は、本明細書で説明される特定の実施形態による超音波デバイスを形成するための例示的なプロセス５０００を示す。アクト５００２において、集積送信回路（例えば、パルサ）を含む第２のデバイスは、例えば、図３３〜３８に関して上述したように、集積デジタル受信回路を含む第３のデバイスに結合される。次いで、プロセス５０００は、アクト５００４に進む。アクト５００４において、第２のデバイスは、例えば、図３９に関して上述したように薄くされる。次いで、プロセス５０００は、アクト５００６に進む。アクト５００６において、ＴＳＶに電気的に接続された結合構造は、例えば、図４０に関して上述したように形成される。次いで、プロセス５０００は、アクト５００８に進む。アクト５００８において、超音波トランスデューサを含む第１のデバイス３０２は、例えば、図４１〜４２に関して上述したように、第２のデバイス３０４に結合される。いくつかの実施形態では、第２のデバイスはまた、集積アナログ受信回路（例えば、増幅器およびＡＤＣ）を含み得る。いくつかの実施形態では、第３のデバイスはまた、集積アナログ受信回路（例えば、増幅器およびＡＤＣ）を含み得る。いくつかの実施形態では、アクト５００２が存在しなくてもよく、第３のデバイスが第２のデバイスに結合されなくてもよい。代わりに、第３のデバイスは、第１のデバイスおよび第２のデバイスのスタックと同じＰＣＢに結合され得、第３のデバイスは、（例えば、ＰＣＢ上のトレースを通じて）第２のデバイスと通信し得る。
【０１１４】
上述のように、代替のプロセスが可能であることが理解されるであろう。いくつかの実施形態では、第２のデバイスは薄くされ得ない。いくつかの実施形態では、第２のデバイスは、第１のデバイスに結合される前に第３のデバイスに結合され得る。そのような実施形態では、第２のデバイスは薄くされ得ないか、または第２のデバイスが薄くされる場合、第２のデバイスは、最初にキャリアウェハに結合されて、薄くするプロセスの構造的完全性を提供し得る。第２のデバイスは、第２のデバイスを第３のデバイスに結合する前に薄くされ得る。キャリアウェハは、第２のデバイスを第３のデバイスに結合する前または後のいずれかで除去され得る。
【０１１５】
様々な発明の概念は、１つ以上のプロセスとして具現化され得、その例が提供されてきた。それぞれのプロセスの一部として行われるアクトは、任意の好適な方法で順序付けされ得る。したがって、図示された実施形態において逐次的なアクトとして示されるが、いくつかのアクトを同時に実施することを含み得る、図示されたものとは異なる順序でアクトが行われる実施形態が構成され得る。さらに、１つ以上のプロセスが組み合わされおよび／または省略され得、１つ以上のプロセスが追加のステップを含み得る。
【０１１６】
図５１は、本明細書で説明される特定の実施形態による超音波デバイス５１００の例示的なブロック図を示す。超音波デバイス５１００は、第１のデバイス５１０２と、第２のデバイス５１０４と、第３のデバイス５１０６とを含む。超音波デバイス５１００、第１のデバイス５１０２、第２のデバイス５１０４、および第３のデバイス５１０６は、それぞれより詳細に図示される、超音波デバイス３００、第１のデバイス３０２、第２のデバイス３０４、および第３のデバイス３０６の例であり得る。超音波デバイス５１００は、それぞれの超音波トランスデューサ２６０が受信スイッチ２６２、ＴＳＶ２０８、および結合ポイント４１８を通じてＡＤＣ５１８０、続いてフィルタ５１８２、続いてデジタルビームフォーミング回路５１８４に接続されるという点で超音波デバイス４００とは異なる。
【０１１７】
デジタルビームフォーミング回路５１８４は、デジタルビームフォーミングを行うように構成され得る。デジタルビームフォーミングは、アナログビームフォーミングと比較して、より高い信号対ノイズ比（ＳＮＲ）、より高いサンプリング解像度、デジタルビームフォーミング回路５１８４によって実装される遅延パターンのより多くの柔軟性、およびビームフォーミングのための超音波トランスデューサ２６０のグループ分けのより多くの柔軟性を提供し得る。しかしながら、デジタルビームフォーミングは、それぞれの超音波トランスデューサ２６０から受信されたアナログ超音波信号が個別にデジタル化されることを必要とする。上述の特定の超音波デバイスは、素子ごとに１つのＡＤＣを含み得、ここで、超音波デバイス５１００は、素子ごとのデジタル化を実装する特定の例を示す。（図５１００において、素子は１つの超音波トランスデューサ２６０であるが、いくつかの実施形態では、１つの素子は超音波トランスデューサ２６０のグループであり得る）。図５１において、ＡＤＣ５１８０は、（時には、シグマデルタＡＤＣとも呼ばれる）デルタシグマＡＤＣである。デルタシグマＡＤＣ５１８０による電力およびエリアの消費がＡＤＣの他のタイプと比較して比較的小さいことにより、デルタシグマＡＤＣ５１８０が、素子ごとのデジタル化およびデジタルビームフォーミングを実装する超音波デバイス５１００について実用的となり得る。超音波トランスデューサ２６０ごと（またはいくつかの実施形態では素子ごと）に１つのデルタシグマＡＤＣ５１８０の実装は、上述の十分に小さいテクノロジーノード（例えば、９０ｎｍ、８０ｎｍ、６５ｎｍ、５５ｎｍ、４５ｎｍ、４０ｎｍ、３２ｎｍ、２８ｎｍ、２２ｎｍ、２０ｎｍ、１６ｎｍ、１４ｎｍ、１０ｎｍ、７ｎｍ、５ｎｍ、または３ｎｍ）において第３のデバイス５１０６を実装するときに実現可能であり得る。それぞれのデルタシグマＡＤＣ５１８０は、超音波トランスデューサ２６０に直接電気的に結合される。超音波トランスデューサ２６０をＡＤＣ５１８０に直接電気的に結合することは、超音波トランスデューサ２６０とＡＤＣ５１８０との間に増幅器またはマルチプレクサがないことを意味し得るが、超音波トランスデューサ２６０がスイッチ２６２、ＴＳＶ４０８、および結合ポイント４１８を通じてＡＤＣ５１８０に電気的に結合される可能性を除外しない。以下で説明するように、超音波トランスデューサ２６０がＣＭＵＴであるとき、ＣＭＵＴに固有の寄生容量は、別個のインテグレータ構成要素によって通常提供されるデルタシグマＡＤＣ５１８０のための積分能力を提供し得る。別個のインテグレータ構成要素の必要性をなくすことで、電力消費およびエリアをさらに低減し得る。フィルタ５１８２は、デルタシグマＡＤＣ５１８０の信号対量子化ノイズ比（ＳＱＮＲ）を改善するために、デルタシグマＡＤＣ５１８０からのオーバーサンプリングされた出力信号を低下させ得る。フィルタ５１８２は、カスケード積分櫛形（ＣＩＣ）フィルタであり得る。
【０１１８】
図５２は、特定の実施形態による、デルタシグマＡＤＣ５１８０に電気的に結合された超音波トランスデューサ２６０の図を示す。簡単にするために、図５２において、パルサ２６４、スイッチ２６２、ＴＳＶ４０８、および結合ポイント４１８は省略される。図５２において、超音波トランスデューサはＣＭＵＴであり、ＣＭＵＴの回路モデルによって表される。超音波トランスデューサ２６０の回路モデルは、電流源５１０２と、抵抗器５１０４と、コンデンサ５１０６と、インダクタ５１０８と、コンデンサ５１１０と、ノード５１１２と、出力端子５１１４と、接地５１１６とを含む。電流源５１０２は、ノード５１１２と接地５１１６との間で電気的に結合される。抵抗器５１０４は、ノード５１１２と接地５１１６との間で電気的に結合される。コンデンサ５１０６およびインダクタ５１０８は、電気的に直列に結合され、ノード５１１２と出力端子５１１４との間で電気的に結合される。コンデンサ５１１０は、出力端子５１１４と接地５１１６との間で電気的に結合される。電流源５１０２は、超音波に応答して超音波トランスデューサ２６０によって生成された電流信号をモデル化し得る。抵抗器５１０４、コンデンサ５１０６、およびインダクタ５１０８は、超音波トランスデューサ２６０の共振特性をモデル化し得る。コンデンサ５１１０は、超音波トランスデューサ２６０の寄生容量をモデル化し得る。コンデンサ５１１０を通じて出力端子５１１４に入る電流と出力端子５１１４を出る電流との間の電流差ＩＣＭＵＴは、超音波トランスデューサ２６０の出力電流とみなされ得る。
【０１１９】
抵抗器５１０４、コンデンサ５１０６、およびインダクタ５１０８によって形成される共振器は、共振器のＱが０．５未満であり得るという点で、低Ｑ共振器とみなされ得る。抵抗器５１０４の抵抗は、１／（ω＊Ｃｐ）よりもかなり大きくあり得、ここで、ωは電流信号ＩＣＭＵＴの周波数であって、Ｃｐは、コンデンサ５１１０の静電容量である。いくつかの実施形態では、Ｃｐは、数十分の１フェムトファラドから数十ミリファラドのオーダーであり得る。いくつかの実施形態では、ＩＣＭＵＴは、数十ピコアンペアから数百マイクロアンペアのオーダーであり得、それらの範囲における任意の値を含む。
【０１２０】
典型的なデルタシグマＡＤＣは、電流インテグレータを含むが、超音波トランスデューサ２６０の出力端子５１１４をデルタシグマＡＤＣ５１８０に直接電気的に結合することにより、コンデンサ５１１０が電流インテグレータとして機能するため、別個の電流インテグレータの必要性がなくなり得る。超音波トランスデューサ２６０のコンデンサ５１１０は、デルタシグマＡＤＣ５１８０のフィードバックループ内であるとみなされ得ることに留意すべきである。したがって、超音波トランスデューサ２６０のコンデンサ５１１０を電流インテグレータとして使用することに加えて、デルタシグマＡＤＣ５１８０は、電圧量子化器５２２０と、電流デジタルアナログ変換器（電流ＤＡＣまたはＩＤＡＣ）５２２２とを含む。電圧量子化器５２２０は、入力端子５２２８と、出力端子５２３２とを含む。電流ＤＡＣ５２２２は、入力端子５２３４と、出力端子５２３６とを含む。電流ＤＡＣ５２２２の出力端子５２３６は、超音波トランスデューサ２６０の出力端子５１１４に電気的に結合される。超音波トランスデューサ２６０の出力端子５１１４はまた、量子化器５２２０の入力端子５２２８に電気的に結合される。電圧量子化器５２２０の出力端子５２３２は、電流ＤＡＣ５２２２の入力端子５２３４に電気的に結合される。
【０１２１】
動作中、電流ＩＣＭＵＴは、デルタシグマＡＤＣ５１８０がアナログからデジタルに変換する信号であり得る。電圧量子化器５２２０の出力端子５２３２での電圧ＤＯＵＴは、デルタシグマＡＤＣ５１８０の出力とみなされ得、アナログ信号ＩＣＭＵＴのデジタル表現であり得る。デルタシグマＡＤＣ５１８０は、フィードバックループを含み、ここで、（電流インテグレータとして機能する）コンデンサ５１１０および電圧量子化器５２２０がフィードバックループのフォワード経路にあり、電流ＤＡＣ５２２２がフィードバックループのフィードバック経路にある。コンデンサ５１１０は、ＩＣＭＵＴを積分して出力電圧を生成するように構成され得る。量子化器５２２０は、この出力電圧を入力として受け入れ、電圧が閾値電圧よりも小さいか大きいかどうかに応じて、デジタル論理レベルを出力するように構成され得る。このデジタル論理レベルは、時間の経過に伴って、デルタシグマＡＤＣの出力ＤＯＵＴであり得る。電流ＤＡＣ５２２２は、デジタル論理レベルを入力として受け入れ、対応するアナログ電流Ｉｆｅｅｄｂａｃｋを出力するように構成され得る。フィードバックループを通じて、Ｉｆｅｅｄｂａｃｋは、超音波トランスデューサ２６０の出力端子５１１４でのＩＣＭＵＴに追加され得る。量子化器５２２０への正の入力信号に応答して、量子化器５２２０が電流ＤＡＣ５２２２によって負のＩｆｅｅｄｂａｃｋに変換されるデジタル論理レベルを出力し、逆も同じであるため、このフィードバックループは負のフィードバックを提供し得る。ＤＯＵＴは、パルスの周波数がデルタシグマＡＤＣ５１８０への入力、すなわち、アナログ電流信号ＩＣＭＵＴに比例し得るパルスストリームであり得る。この周波数は、デルタシグマＡＤＣ５１８０のフィードバックループによって強制され得る。デルタシグマＡＤＣ５１８０は、処理された入力電流信号ＩＣＭＵＴを（例えば、量子化器５２２０で）オーバーサンプリングし得、フィルタは、デルタシグマＡＤＣ５１８０の信号対量子化ノイズ比（ＳＱＮＲ）を改善するために、オーバーサンプリングされた信号を低下させ得る。
【０１２２】
いくつかの実施形態では、デルタシグマＡＤＣ５１８０のための様々なアーキテクチャが使用され得ることが理解されるべきである。いくつかの実施形態では、デルタシグマＡＤＣ５１８０は、２次または３次デルタシグマＡＤＣであり得る。いくつかの実施形態では、デルタシグマＡＤＣ５１８０は、２次ループフィルタを含み得る。いくつかの実施形態では、デルタシグマＡＤＣ５１８０は、３次ループフィルタを含み得る。いくつかの実施形態では、デルタシグマＡＤＣ５１８０は、２つのフィードバック経路を含み得る。いくつかの実施形態では、デルタシグマＡＤＣ５１８０は、３つのフィードバック経路を含み得る。いくつかの実施形態では、デルタシグマＡＤＣ５１８０は、１つのフィードバック経路と、１つのフィードフォワード経路とを含み得る。いくつかの実施形態では、デルタシグマＡＤＣ５１８０は、２つのフィードバック経路と、１つのフィードフォワード経路とを含み得る。
【０１２３】
本開示の様々な態様は、単独で、組み合わせて、または前述の実施形態で具体的に説明されていない様々な配置で使用され得、したがって、その適用において、前述の説明で述べられたかまたは図において図示された構成要素の詳細および配置に限定されない。例えば、一実施形態において説明される態様は、他の実施形態において説明される態様と任意の方法で組み合わされ得る。
【０１２４】
本明細書および特許請求の範囲で使用される不定冠詞「ａ」および「ａｎ」は、反対に明確に示されない限り、「少なくとも１つ」を意味すると理解されるべきである。
【０１２５】
本明細書および特許請求の範囲で使用される「および／または」という語句は、そのように結合された要素の「いずれかまたは両方」、すなわち、結合的に存在する場合もあれば、分離的に存在する場合もある要素を意味すると理解されるべきである。「および／または」でリストされた複数の要素は、同じように、すなわち、そのように結合された要素の「１つ以上」で解釈されるべきである。他の要素が、「および／または」節によって具体的に識別される要素以外に、具体的に識別されるこれらの要素に関連しようが関連しまいが、任意で存在し得る。したがって、非限定的な例として、「備える」などの制限のない言語と組み合わせて使用されるとき、「Ａおよび／またはＢ」への参照は、一実施形態で（任意でＢ以外の要素を含む）Ａのみ、別の実施形態で（任意でＡ以外の要素を含む）Ｂのみ、さらに別の実施形態で（任意で他の要素を含む）ＡおよびＢの両方などを指し得る。
【０１２６】
本明細書および特許請求の範囲で使用されるように、１つ以上の要素のリストに関連する「少なくとも１つ」という語句は、要素のリストにおける要素の任意の１つ以上から選択される少なくとも１つの要素を意味すると理解されるべきであって、要素のリスト内に具体的にリストされるどのすべての要素の少なくとも１つを必ずしも含まず、要素のリストにおける要素の任意の組み合わせを除外しない。この定義により、「少なくとも１つ」という語句が参照する要素のリスト内で具体的に識別される要素以外の要素が、具体的に識別されるこれらの要素に関連しようが関連しまいが、任意で存在し得ることも可能である。したがって、非限定的な例として、「ＡおよびＢの少なくとも１つ」（言い換えると、「ＡまたはＢの少なくとも１つ」、言い換えると「Ａおよび／またはＢの少なくとも１つ」）は、一実施形態でＢが存在しない（任意でＢ以外の要素を含む）任意で１つよりも多いＡを含む少なくとも１つのＡ、別の実施形態でＡが存在しない（任意でＡ以外の要素を含む）任意で１つよりも多いＢを含む少なくとも１つのＢ、さらに別の実施形態で（任意で他の要素を含む）任意で１つよりも多いＡを含む少なくとも１つのＡおよび任意で１つよりも多いＢを含む少なくとも１つのＢなどを指し得る。
【０１２７】
クレーム要素を修正するための特許請求の範囲での「第１」、「第２」、「第３」などの順序の用語の使用は、それ自体では、いかなる優先性、優先順位、またはあるクレーム要素の別のものに対する順序、もしくは方法のアクトが行われる時間的順序も意味するものでなく、単に、クレーム要素を区別するために、特定の名前を有するあるクレーム要素を（順序の用語の使用がなければ）同じ名前を有する別の要素から区別するためのラベルとして使用される。
【０１２８】
「約」および「およそ」という用語は、いくつかの実施形態では目標値の±２０％以内、いくつかの実施形態では目標値の±１０％以内、いくつかの実施形態では目標値の±５％以内、さらに、いくつかの実施形態では目標値の±２％以内であることを意味するために使用され得る。「約」および「およそ」という用語は、目標値を含み得る。
【０１２９】
また、本明細書で使用される表現および用語は、説明を目的とするものであって、限定とみなされるべきではない。本明細書における「含む」、「備える」、または「有する」、「含む」、「含む」、およびその変形の使用は、その後にリストされる項目およびその均等物ならびに追加の項目を包含することを意味する。
【０１３０】
少なくとも１つの実施形態の上記のいくつかの態様を説明してきたが、様々な変更、修正、および改善が当業者に容易に思い浮かぶことが理解されるべきである。そのような変更、修正、および改善は、本開示の対象であることが意図される。したがって、前述の説明および図は、例としてのみのものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【国際調査報告】
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