(57)【要約】  電界効果トランジスタのゲート構造を形成する方法は、半導体を用意することを含む。半導体の選択された部分の上に開口を有する誘電体層が、半導体の上に形成される。堆積プロセスを用いて、誘電体層の上及び開口の中にゲートメタルが選択的に堆積され、堆積されるゲートメタルはゲートメタル堆積プロセスによって誘電体層に接着しない。
2021511683.tif 000002
【特許請求の範囲】
【請求項１】
電界効果トランジスタのゲート構造を形成する方法であって、
半導体を用意し、
前記半導体の選択された部分の上に開口を有する誘電体層を、前記半導体の上に形成し、
ゲートメタル堆積プロセスを用いて、前記誘電体層の上及び前記開口の中にゲートメタルを選択的に堆積させ、堆積される当該ゲートメタルは当該ゲートメタル堆積プロセスによって前記誘電体層に接着しない、
ことを有する方法。
【請求項２】
当初の前記ゲートメタルを化学的に還元することを含む請求項１に記載の方法。
【請求項３】
堆積される前記ゲートメタルは、前記ゲートメタル堆積プロセスによって前記誘電体層に接着せず、前記半導体に接着する、請求項１に記載の方法。
【請求項４】
当該方法は、前記半導体の上に絶縁層を形成することを含み、前記開口は、前記絶縁層を露出させ、堆積される前記ゲートメタルは、前記ゲートメタル堆積プロセスによって前記誘電体層に接着せず、前記絶縁層に接着する、請求項１に記載の方法。
【請求項５】
電界効果トランジスタのゲート構造を形成する方法であって、
半導体を用意し、
前記半導体の表面の上に非酸化物の誘電体層を形成し、当該非酸化物の誘電体層は、前記半導体の前記表面の選択された部分の上に配置された開口を有し、
前記非酸化物の誘電体層、及び前記半導体の前記表面の露出された前記選択された部分を、ゲートメタル堆積プロセスにかけ、堆積されるゲートメタルは、前記非酸化物の誘電体層に接着せず、前記半導体の前記表面の露出された前記選択された部分上に形成された酸化物に接着する、
ことを有する方法。
【請求項６】
当該方法は、前記半導体の前記表面の上に酸化物の絶縁層を形成することを含み、前記開口は、前記酸化物の絶縁層を露出させ、堆積される前記ゲートメタルは、前記ゲートメタル堆積プロセスによって前記非酸化物の誘電体層に接着せず、前記酸化物の絶縁層に接着する、請求項５に記載の方法。
【請求項７】
電界効果トランジスタのゲート構造を形成する方法であって、
半導体を用意し、
前記半導体の選択された部分の上に開口を有する誘電体層を、前記半導体の上に形成し、
前記開口の中にゲートメタルを選択的に堆積させる、
ことを有する方法。
【請求項８】
当初の前記ゲートメタルを化学的に還元することを含む請求項７に記載の方法。
【請求項９】
当初の前記ゲートメタルの形成は原子層成長を有する、請求項７に記載の方法。
【請求項１０】
当初の前記ゲートメタルは金属酸化物である、請求項９に記載の方法。
【請求項１１】
前記化学的に還元することは、堆積された当初の前記ゲートメタルを還元剤中でアニールすることを有する、請求項１０に記載の方法。
【請求項１２】
ＩＩＩ族−Ｖ半導体の選択された部分の上にゲート構造を形成する方法であって、
前記半導体の選択された部分の上に開口を有する誘電体層を、前記半導体の上に形成し、
前記開口によって露出された表面上に酸化ニッケルを形成し、
前記酸化ニッケルを還元剤中でアニールして、前記酸化ニッケルをニッケルへと変換させる、
ことを有する方法。
【請求項１３】
当初の前記酸化ニッケルの形成は原子層成長を有する、請求項１２に記載の方法。
【請求項１４】
電界効果トランジスタのゲート構造を形成する方法であって、
半導体を用意し、
前記半導体の選択された部分の上に開口を有する誘電体層を、前記半導体の上に形成し、
原子層成長によって、前記開口の中にゲートメタルを選択的に堆積させ、
堆積された前記ゲートメタルを化学的に還元する、
ことを有する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この開示は、概して、電界効果トランジスタ（ＦＥＴ）のゲート構造を形成する方法に関し、より具体的には、サブトラクティブ処理又はリフトオフ処理のいずれも用いずに電界効果トランジスタ（ＦＥＴ）のゲート構造を形成する方法に関する。
【背景技術】
【０００２】
技術的に知られているように、例えば窒化ガリウム系（ＡｌＧａＮ／ＧａＮ）高電子移動度トランジスタ（ＨＥＭＴ）など、窒化物半導体として参照されることもあるＩＩＩ族窒化物半導体を有する数多くのモノリシックマイクロ波集積回路（ＭＭＩＣ）が、高周波及び高出力（ハイパワー）の用途でますます使用されている。以下では、ＩＩＩ族窒化物をＩＩＩ族−Ｎとして参照することもあり、これは例えば、二元のＩｎＮ、ＧａＮ、ＡｌＮ合金、例えばＡｌｘＧａ１−ｘＮ（ＡｌＧａＮ）合金などの三元合金、及び他の窒素系合金を含む。
【０００３】
これらのＨＥＭＴデバイスの潜在能力を現実のものとするためには、低抵抗で、良好なエッジ鋭敏性の、信頼性のある金属−金属コンタクト、及び金属−半導体オーミックコンタクト及びショットキーコンタクト（ゲート形成のため）を達成することが必要である。大抵のＩＩＩ族−Ｎファウンドリ金属−金属及び金属−半導体低抵抗オーミックコンタクトは、（伝送線路及びオーミックコンタクトのために）シート抵抗を低減させるように、及び能動デバイスに対して最も低い金属−半導体オーミックコンタクト抵抗を達成するのに必要とされる高温アニール中の酸化を減らすよう、金（Ａｕ）を使用している。ショットキーゲートコンタクトに好適なコンタクトメタルは、その大きい仕事関数（≧５ｅＶ）のおかげで、ニッケルである。
【０００４】
これまた知られているように、多くのモノリシックマイクロ波集積回路（ＭＭＩＣ）及び他の集積回路（ＩＣ）において、マウントされたチップへのグランド及び電気信号の双方のために、ＭＭＩＣの底面に電気的な接続がなされ、これらの接続は、基板及び／又は基板の少なくとも一部上の半導体エピタキシャル層を通り抜ける導電ビアを通じて、これらビアをウエハ上のメタライゼーション（前面側メタライゼーションとして参照されることもある）に接続する電気コンタクトに対してなされる。
【０００５】
伝統的に、ＩＩＩ族−ＮのＨＥＭＴ  ＭＭＩＣ及びデバイスは、ＩＩＩ−Ｖ族ファウンドリにおいてリフトオフに基づく処理によって製造される。しかしながら、最近、ＩＩＩ族−Ｎ  ＨＥＭＴは、Ｓｉ  ＣＭＯＳファウンドリ環境で、高歩留まりシリコン（Ｓｉ）のような、Ａｕフリーのサブトラクティブ処理技術を用いて製造され始めている。より具体的には、“リフトオフ”プロセスは、表面のうち材料が堆積されるべき選択部分を露出させる窓をマスクが有するものである。材料がマスク上に堆積され、材料の一部が、表面の露出された選択部分上へと窓を通り抜ける。溶媒を用いて、マスクが、マスク上の材料の部分（堆積された材料のうち不所望の部分）とともにリフトオフされ、表面のうち上記露出された選択部分上に材料の所望部分が残される。“サブトラクティブ”プロセスは、先ず材料が表面全体に堆積されるものである。次いで、堆積された材料の選択部分（処理後に残ることになる部分）のみを覆ってマスクが形成され、堆積された材料の不所望部分は露出される。次いで、エッチャントをマスクと接触させ、それにより、露出されている不所望部分が除去される一方で、マスクが、材料のうち覆われている所望部分をエッチャントが除去するのを防ぐ。
【０００６】
よく知られていることには、Ｓｉ  ＣＭＯＳファウンドリに対して、（伝統的なＩＩＩ−Ｖ族ファウンドリで処理される）ＩＩＩ−Ｖ族化合物半導体デバイス及び回路の歩留まり及びコストは、小さいウエハ出来高、処理中の基板ハンドリングの増加、金属ラインを画成するためのリフトオフベースの処理技術の広範な使用、及びサブ５００ｎｍゲートリソグラフィのための時間のかかる電子ビームリソグラフィの使用によって、長いこと制限されてきた。一方、Ｓｉ  ＣＭＯＳファウンドリ環境は、大きいウエハ出来高、大きいウエハ径（≧２００ｍｍ）、高度に自動化されたカセット・ツー・カセットウエハ製造又は処理ツール、サブトラクティブ処理技術、高度な光リソグラフィクラスタツール及び技術（サブ１００ｎｍの造形を画成することが可能）、及び設備の発展とテクノロジノードの発展との双方を駆り立てるムーアの法則パラダイムという利益を有する。
【０００７】
しかしながら、前述のように、Ｓｉファウンドリ基盤及び付随するＳｉ  ＣＭＯＳウエハ出来高の利益を活用するためには、開発されるＩＩＩ族−ＮプロセスがＡｕフリーでなければならない。金はＳｉにおいては深い準位のトラップドーパントである。従って、致命的な歩留まり問題を引き起こし得る深刻な汚染の懸念があるため、Ｓｉ  ＣＭＯＳファウンドリ製造ラインのフロントエンド又はバックエンドにおいてＡｕは許されない。
【０００８】
従って、Ｓｉファウンドリ環境におけるＧａＮ（又は他のＩＩＩ−Ｖ族）デバイスウエハの金フリー処理は、例えばアルミニウム（Ａｌ）又は銅（Ｃｕ）などの、Ｓｉファウンドリバックエンドオブライン（ＢＥＯＬ）に適合したメタライゼーションの使用を必要とする。銅は、優れた導電率及びエレクトロマイグレーション耐性を持つので、これらの金属の中で、使用するのに最も魅力的である。しかしながら、揮発性の銅ドライエッチング副生成物の欠如のため、フォトレジストマスキング及びプラズマエッチングがアルミニウムでは大いなる成功を伴って使用されてきたフォトリソグラフィの技術によってでは、容易には、銅をサブトラクティブにパターニングすることができない。銅を処理するために、ダマシンプロセス（これもサブトラクティブである）が開発された。Ｃｕダマシンプロセスでは、典型的には下に位置する絶縁層（通常は二酸化シリコン）である銅のためのホスト絶縁体材料が、銅を形成すべきところに開口トレンチを有するようにパターニングされる。この絶縁層上に、トレンチをかなり過充填する銅の厚いコーティングが堆積され、化学機械平坦化（ＣＭＰ）を用いて、絶縁層の頂面上に延在する余分な銅が除去される。絶縁層のトレンチ内に充填されたＣｕは除去されずに、パターン形成された導電インターコネクトとなる。
【０００９】
これまた技術的に知られているように、Ｃｕは管理可能なものではあるが、Ｓｉファウンドリに対してそれ自身の汚染リスクをもたらすものでもある。周囲材料への銅の拡散はそれらの特性を劣化させることになるので、バリア層が全ての銅インターコネクトを完全に取り囲むべきである。典型的に、Ｃｕメタルインターコネクトの底面及び側面に沿った拡散バリアとして作用する薄いタンタル（Ｔａ）及び／又は窒化タンタル（ＴａＮ）メタル層（Ｔａ／ＴａＮ／Ｃｕめっきシードメタルスタックの一部としてのもの）で、トレンチがライニングされる。Ｃｕ  ＣＭＰ後に、インターコネクトメタルの頂面がＳｉＮｘで被覆され、これが、層間酸化物堆積中の酸化を防止する頂部界面拡散バリアとして作用するとともに、更なるインターコネクト形成のための（二酸化シリコンのトレンチエッチング中の）エッチング停止層として作用する。しかしながら、ビアを形成するために塩素（又は他の酸化剤）系エッチングを必要とするウエハ貫通ビア又は半導体層貫通ビアによって裏面から前面へのメタルインターコネクトが支援されるとき、追加のプロセス複雑性が生じる。塩化物系のエッチング副生成物は不揮発性であり、このエッチングプロセスは劣化したＣｕ界面をもたらす。
【００１０】
これまた技術的に知られているように、高周波用途で使用される電界効果トランジスタ（ＦＥＴ）は、典型的に、例えば窒化ガリウム（ＧａＮ）ＨＥＭＴ  ＦＥＴなどのＩＩＩ−Ｖ族デバイスである。今日、これらのＧａＮ  ＦＥＴの多くは、これらのＧａＮ  ＦＥＴを製造するために特別に設計されたファウンドリで製造されているが、これらのデバイスが、現時においてシリコン（Ｓｉ）デバイスを製造するために設計されているファウンドリで製造されることも望ましい。
【発明の概要】
【００１１】
本開示によれば、電界効果トランジスタのゲート構造を形成する方法が提供され、当該方法は、半導体を用意し、半導体の選択された部分の上に開口を有する誘電体層を、半導体の上に形成し、ゲートメタル堆積プロセスを用いて、誘電体層の上及び開口の中にゲートメタルを選択的に堆積させ、堆積される当該ゲートメタルは当該ゲートメタル堆積プロセスによって誘電体層に接着しない、ことを有する。
【００１２】
一実施形態において、堆積されるゲートメタルは、ゲートメタル堆積プロセスによって誘電体層に接着せず、半導体に接着する。
【００１３】
一実施形態において、半導体の上に絶縁層が形成され、開口は、絶縁層を露出させ、堆積されるゲートメタルは、ゲートメタル堆積プロセスによって誘電体層に接着せず、絶縁層に接着する。
【００１４】
一実施形態において、当該方法は、当初のゲートメタルを化学的に還元することを含む。
【００１５】
一実施形態において、堆積プロセスは原子層成長（ＡＬＤ）である。
【００１６】
一実施形態において、電界効果トランジスタのゲート構造を形成する方法が提供される。当該方法は、半導体を用意し、半導体の選択された部分の上に開口を有する誘電体層を、半導体の上に形成し、開口内に当初のゲートメタルを形成することを含む。
【００１７】
一実施形態において、当該方法は、当初のゲートメタルをゲート構造へと化学的に還元することを含む。
【００１８】
一実施形態において、化学的に還元することは、堆積された当初のゲートメタルを還元剤中でアニールすることを有する。
【００１９】
一実施形態において、当初のゲートメタルは酸化物である。
【００２０】
一実施形態において、当初のゲートメタルは酸化ニッケルである。
【００２１】
一実施形態において、当初のゲートメタルの形成は原子層成長（ＡＬＤ）を有する。
【００２２】
一実施形態において、ＩＩＩ族−Ｖ半導体の選択された部分の上にニッケル構造を形成する方法が提供される。当該方法は、半導体の選択された部分の上に開口を有する誘電体層を、半導体の上に形成し、開口によって露出された表面上に酸化ニッケルを形成し、酸化ニッケルを還元剤中でアニールして、酸化ニッケルをニッケルへと変換させる、ことを含む。
【００２３】
一実施形態において、電界効果トランジスタのゲート構造を形成する方法が提供される。当該方法は、半導体を用意し、半導体の選択された部分の上に開口を有する誘電体層を、半導体の上に形成し、開口内にゲートメタルを選択的に堆積させることを含む。
【００２４】
一実施形態において、ゲートメタルを堆積させることは原子層成長（ＡＬＤ）を有する。
【００２５】
一実施形態において、電界効果トランジスタのゲート構造を形成する方法が提供され、当該方法は、半導体を用意し、半導体の表面の上に非酸化物の誘電体層を形成し、当該非酸化物の誘電体層は、半導体の表面の選択された部分の上に配置された開口を有し、非酸化物の誘電体層、及び半導体の表面の露出された選択された部分を、ゲートメタル堆積プロセスにかけ、堆積されるゲートメタルは、非酸化物の誘電体層に接着せず、半導体の表面の露出された選択された部分上に形成された酸化物に接着する、ことを有する。
【００２６】
一実施形態において、当該方法は、半導体の表面の上に酸化物の絶縁層を形成することを含み、開口は、酸化物の絶縁層を露出させ、堆積されるゲートメタルは、ゲートメタル堆積プロセスによって非酸化物の誘電体層に接着せず、酸化物の絶縁層に接着する。
【００２７】
一実施形態において、ＩＩＩ族−Ｖ半導体の選択された部分の上にゲート構造を形成する方法が提供され、当該方法は、半導体の選択された部分の上に開口を有する誘電体層を、半導体の上に形成し、開口によって露出された表面上に酸化ニッケルを形成し、酸化ニッケルを還元剤中でアニールして、酸化ニッケルをニッケルへと変換させる、ことを有する。
【００２８】
一実施形態において、電界効果トランジスタのゲート構造を形成する方法が提供され、当該方法は、半導体を用意し、半導体の選択された部分の上に開口を有する誘電体層を、半導体の上に形成し、原子層成長によって、開口の中にゲートメタルを選択的に堆積させ、堆積されたゲートメタルを化学的に還元する、ことを有する。
【００２９】
発明者が認識したことには、ＧａＮ  ＨＥＭＴのニッケルベースのゲートの製造のためのＮｉＯの選択的堆積が、伝統的なリフトオフに基づくＩＩＩ−Ｖ族ファウンドリ及びサブトラクティブシリコンファウンドリの双方におけるＮｉベースのゲート製造の制限を克服する。ＩＩＩ−Ｖ族ファウンドリにおけるリフトオフに基づく処理は、ＦＥＴの低い歩留まり、性能低下、及び／又は信頼性低下のうちの１つ以上であるＦＥＴへの悪影響をもたらす望ましくないフォトレジスト残渣につながり得る。一方、ＳｉファウンドリにおけるＮｉベースのゲートのサブトラクティブ処理は、好適なゲート構造メタルであるニッケル（Ｎｉ）はドライエッチング（大抵はスパッタ／物理的なエッチングであり、化学的なエッチングではない）するのが難しいので困難である。結果として、Ｎｉのエッチングは主として、本質的に非選択性であってＦＥＴのゲート構造を形成するために典型的に犠牲誘電体層を使用するものである物理的なエッチングである。代わって犠牲誘電体層の使用は、最適なガンマゲート頂部−チャネル間距離を有するガンマ形ゲート構造を自由に設計する能力に負の影響を及ぼし得る。何故なら、ニッケルゲート構造のエッチングプロセスの間にゲートチャネルの中まで不注意にエッチングしてしまい得るからである。さらに、ガンマゲート構造及びＴ字ゲート構造の双方で、Ｎｉドライエッチング生成物の低い揮発性が、しばしば、Ｎｉ含有エッチング生成物の再堆積につながり、代わってそれが、歩留まり及び／又は性能及び／又は信頼性に影響を及ぼす欠陥を生じさせ得る。あるいは、サブトラクティブ処理によるニッケルベースのゲートを画成するためのウェットエッチングの使用は、ゲートメタル造形のアンダーカットにつながることがあり、代わってそれが、乏しい寸法制御（性能バラつきの増大及び低い歩留まりをもたらす）、及び信頼性低下をもたらす。
【００３０】
これまた発明者が認識したことには、ここではＡＬＤを用いて、開口中に酸化ニッケル（ＮｉＯ）ゲートメタル層が選択的に堆積され、ＮｉＯ層は、例えばＳｉＮｘなどの非酸化物の層には接着せず、ＮｉＯ  ＡＬＤ堆積プロセス中に−ＯＨ基を形成しやすい自然酸化膜で終端する例えばＡｌＧａＮ層などの半導体層に接着することになり、それによってＡＬＤ堆積を支援する。すなわち、半導体であるＡｌＧａＮは、ＡＬＤ中にＮｉＯが付着することになるいくらかの自然酸化膜を持つのに対し、ＳｉＮｘなる非酸化物の層上には、ＮｉＯが結合する有意な濃度の−ＯＨ基（例えばＳｉＯ２又はＡｌ２Ｏ３などの酸化物層上に存在するような）が存在しないので、非酸化物層上へのＮｉＯメタル堆積が抑制される。発明者によるこの堆積の−ＯＨ基依存性の認識が、堆積された酸化物（例えば、ＳｉＯ２又はＡｌ２Ｏ３）、自然酸化膜、又は酸素プラズマ処理表面（例えば、酸化されたＡｌＧａＮ表面又はＳｉＮｘ表面）の上への選択的ゲートメタル堆積の基礎である。
【００３１】
従って、本発明は、Ｎｉベースのゲートの形成のために酸化ニッケル（ＮｉＯ）の選択的原子層成長を利用し、これは、Ｎｉ（又はＮｉＯ）が必要とされるところにのみＮｉＯを堆積させるものである。結果として、リフトオフに基づく処理（ＩＩＩ−Ｖ族ファウンドリ）においてのようなレジスト残渣のトラップのリスクがなく、サブトラクティブなウェット又はドライエッチング（Ｓｉファウンドリ）の必要もない。さらに、原子層成長（ＡＬＤ）の使用は、（Ｓｉファウンドリで一般的であるような）スパッタリングに基づくＮｉの堆積によって引き起こされ得るデバイス表面へのダメージを防止する。ＮｉＯは、それ自体がゲートとなってもよいし（これは、Ｎｉのように５ｅＶ以上の仕事関数を持つ）、Ｎｉゲート形成のために水素中でＮｉへと（完全又は部分的に）還元されてもよい。最後に、ＡＬＤメタル堆積は、物理的気相堆積技術によって与えられ得る物理的衝撃誘起の表面ダメージを回避する。
【００３２】
本開示の１つ以上の実施形態の細部が、添付の図面及び以下の記載にて説明される。本開示のその他の特徴、目的及び利点が、これらの記載及び図面並びに請求項から明らかになる。
【図面の簡単な説明】
【００３３】
【図１Ａ】本開示に従った、ここでは高電子移動度トランジスタ（ＨＥＭＴ）である電界効果トランジスタ（ＦＥＴ）の簡略化した断面図である。
【図１Ｂ】図１Ａの直線１Ｂ−１Ｂに沿ってとられた図１ＡのＦＥＴの一部の簡略化した平面図である。
【図２Ａ】図２Ａ−２Ｕは、本開示に従った、半導体構造の製造の様々な段階における半導体構造の概略断面図である。
【図２Ｂ】図２Ａ−２Ｕは、本開示に従った、半導体構造の製造の様々な段階における半導体構造の概略断面図である。
【図２Ｃ】図２Ａ−２Ｕは、本開示に従った、半導体構造の製造の様々な段階における半導体構造の概略断面図である。
【図２Ｄ】図２Ａ−２Ｕは、本開示に従った、半導体構造の製造の様々な段階における半導体構造の概略断面図である。
【図２Ｄ１】図２Ｄにおいて矢印で囲んだ部分の図２Ｄの拡大部分である。
【図２Ｅ】図２Ａ−２Ｕは、本開示に従った、半導体構造の製造の様々な段階における半導体構造の概略断面図である。
【図２Ｆ】図２Ａ−２Ｕは、本開示に従った、半導体構造の製造の様々な段階における半導体構造の概略断面図である。
【図２Ｇ】図２Ａ−２Ｕは、本開示に従った、半導体構造の製造の様々な段階における半導体構造の概略断面図である。
【図２Ｈ】図２Ａ−２Ｕは、本開示に従った、半導体構造の製造の様々な段階における半導体構造の概略断面図である。
【図２Ｉ】図２Ａ−２Ｕは、本開示に従った、半導体構造の製造の様々な段階における半導体構造の概略断面図である。
【図２Ｊ】図２Ａ−２Ｕは、本開示に従った、半導体構造の製造の様々な段階における半導体構造の概略断面図である。
【図２Ｋ】図２Ａ−２Ｕは、本開示に従った、半導体構造の製造の様々な段階における半導体構造の概略断面図である。
【図２Ｌ】図２Ａ−２Ｕは、本開示に従った、半導体構造の製造の様々な段階における半導体構造の概略断面図である。
【図２Ｍ】図２Ａ−２Ｕは、本開示に従った、半導体構造の製造の様々な段階における半導体構造の概略断面図である。
【図２Ｎ】図２Ａ−２Ｕは、本開示に従った、半導体構造の製造の様々な段階における半導体構造の概略断面図である。
【図２Ｏ】図２Ａ−２Ｕは、本開示に従った、半導体構造の製造の様々な段階における半導体構造の概略断面図である。
【図２Ｐ】図２Ａ−２Ｕは、本開示に従った、半導体構造の製造の様々な段階における半導体構造の概略断面図である。
【図２Ｑ】図２Ａ−２Ｕは、本開示に従った、半導体構造の製造の様々な段階における半導体構造の概略断面図である。
【図２Ｒ】図２Ａ−２Ｕは、本開示に従った、半導体構造の製造の様々な段階における半導体構造の概略断面図である。
【図２Ｓ】図２Ａ−２Ｕは、本開示に従った、半導体構造の製造の様々な段階における半導体構造の概略断面図である。
【図２Ｔ】図２Ａ−２Ｕは、本開示に従った、半導体構造の製造の様々な段階における半導体構造の概略断面図である。
【図２Ｕ】図２Ａ−２Ｕは、本開示に従った、半導体構造の製造の様々な段階における半導体構造の概略断面図である。
【図２Ｕ１】矢印２Ｕ’−２Ｕ’で指し示した図２Ｕの一部の分解概略断面図である。
【図３Ａ】本開示に従った、図２Ａ−２Ｔの構造で使用される複数のゲート電極構造のうちの例示的な１つの概略断面図である。
【図３Ａ１】図２Ａ−２Ｔの構造で使用され得る複数のゲート電極構造のうちの例示的な１つの他の一実施形態の概略断面図である。
【図３Ｂ】本開示に従った、図２Ａ−２Ｕの構造でソース及びドレイン電極構造として使用される複数の電極のうちの例示的な１つの概略断面図である。
【図３Ｂ１】本開示の他の一実施形態に従った、図２Ａ−２Ｕの構造でソース及びドレイン電極構造として使用される複数の電極のうちの例示的な１つの概略断面図である。
【図４Ａ】図４Ａ及び４Ａ１は、本開示に従った半導体構造を形成する際に使用される低温アニールプロセスを理解するのに有用な一対の概略断面図である。
【図４Ａ１】図４Ａ及び４Ａ１は、本開示に従った半導体構造を形成する際に使用される低温アニールプロセスを理解するのに有用な一対の概略断面図である。
【図４Ｂ】図４Ｂ及び４Ｂ１は、本開示に従った半導体構造を形成する際に使用される他の低温アニールプロセスを理解するのに有用な一対の概略断面図である。
【図４Ｂ１】図４Ｂ及び４Ｂ１は、本開示に従った半導体構造を形成する際に使用される他の低温アニールプロセスを理解するのに有用な一対の概略断面図である。
【図５Ａ】図５Ａ−５Ｃは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図５Ａ１】本開示の他の一実施形態に従った半導体構造の概略断面図である。
【図５Ｂ】図５Ａ−５Ｃは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図５Ｂ１】図５Ｂにおいて矢印５Ｂ’−５Ｂ’で囲んだ部分の図５Ｂの拡大部分を示す概略断面図である。
【図５Ｃ】図５Ａ−５Ｃは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図６Ａ】図６Ａ−６Ｄは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図６Ｂ】図６Ａ−６Ｄは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図６Ｃ】図６Ａ−６Ｄは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図６Ｃ１】図６Ｃにおいて矢印６Ｃ’−６Ｃ’で囲んだ部分の図６Ｃの拡大部分を示す概略断面図である。
【図６Ｄ】図６Ａ−６Ｄは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図６Ｄ１】本開示の他の一実施形態に従った半導体構造の拡大部分を示す概略断面図である。
【図７Ａ】図７Ａ−７Ｇは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図７Ｂ】図７Ａ−７Ｇは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図７Ｃ】図７Ａ−７Ｇは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図７Ｄ】図７Ａ−７Ｇは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図７Ｅ】図７Ａ−７Ｇは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図７Ｆ】図７Ａ−７Ｇは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図７Ｇ】図７Ａ−７Ｇは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図８Ａ】図８Ａ−８Ｈは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図８Ｂ】図８Ａ−８Ｈは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図８Ｃ】図８Ａ−８Ｈは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図８Ｄ】図８Ａ−８Ｈは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図８Ｅ】図８Ａ−８Ｈは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図８Ｆ】図８Ａ−８Ｈは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図８Ｇ】図８Ａ−８Ｈは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図８Ｈ】図８Ａ−８Ｈは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図９Ａ】図９Ａ−９Ｅは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図９Ｂ】図９Ａ−９Ｅは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図９Ｃ】図９Ａ−９Ｅは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図９Ｄ】図９Ａ−９Ｅは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図９Ｅ】図９Ａ−９Ｅは、本開示の他の一実施形態に従った、半導体構造の製造の様々な段階における概略断面図である。
【図１０Ａ】図１０Ａ−１０Ｇは、本開示に従った、図２Ａ−２Ｕの半導体構造及びその製造の様々な段階で使用されるゲート電極構造の製造の様々な段階における概略断面図である。
【図１０Ｂ】図１０Ａ−１０Ｇは、本開示に従った、図２Ａ−２Ｕの半導体構造及びその製造の様々な段階で使用されるゲート電極構造の製造の様々な段階における概略断面図である。
【図１０Ｃ】図１０Ａ−１０Ｇは、本開示に従った、図２Ａ−２Ｕの半導体構造及びその製造の様々な段階で使用されるゲート電極構造の製造の様々な段階における概略断面図である。
【図１０Ｄ】図１０Ａ−１０Ｇは、本開示に従った、図２Ａ−２Ｕの半導体構造及びその製造の様々な段階で使用されるゲート電極構造の製造の様々な段階における概略断面図である。
【図１０Ｅ】図１０Ａ−１０Ｇは、本開示に従った、図２Ａ−２Ｕの半導体構造及びその製造の様々な段階で使用されるゲート電極構造の製造の様々な段階における概略断面図である。
【図１０Ｆ】図１０Ａ−１０Ｇは、本開示に従った、図２Ａ−２Ｕの半導体構造及びその製造の様々な段階で使用されるゲート電極構造の製造の様々な段階における概略断面図である。
【図１０Ｇ】図１０Ａ−１０Ｇは、本開示に従った、図２Ａ−２Ｕの半導体構造及びその製造の様々な段階で使用されるゲート電極構造の製造の様々な段階における概略断面図である。
【図１１Ａ】図１１Ａ−１１Ｅは、本開示に従ったＨＥＭＴ  ＦＥＴを製造するために使用される工程の概略断面図である。
【図１１Ｂ】図１１Ａ−１１Ｅは、本開示に従ったＨＥＭＴ  ＦＥＴを製造するために使用される工程の概略断面図である。
【図１１Ｃ】図１１Ａ−１１Ｅは、本開示に従ったＨＥＭＴ  ＦＥＴを製造するために使用される工程の概略断面図である。
【図１１Ｄ】図１１Ａ−１１Ｅは、本開示に従ったＨＥＭＴ  ＦＥＴを製造するために使用される工程の概略断面図である。
【図１１Ｅ】図１１Ａ−１１Ｅは、本開示に従ったＨＥＭＴ  ＦＥＴを製造するために使用される工程の概略断面図である。
【図１２Ａ】図１２Ａ−１２Ｃは、本開示の他の一実施形態に従ったＨＥＭＴ  ＦＥＴを製造するために使用される工程の概略断面図である。
【図１２Ｂ】図１２Ａ−１２Ｃは、本開示の他の一実施形態に従ったＨＥＭＴ  ＦＥＴを製造するために使用される工程の概略断面図である。
【図１２Ｃ】図１２Ａ−１２Ｃは、本開示の他の一実施形態に従ったＨＥＭＴ  ＦＥＴを製造するために使用される工程の概略断面図である。
【図１３Ａ】図１３Ａ−１３Ｃは、本開示の更なる他の一実施形態に従ったＨＥＭＴ  ＦＥＴを製造するために使用される工程の概略断面図である。
【図１３Ｂ】図１３Ａ−１３Ｃは、本開示の更なる他の一実施形態に従ったＨＥＭＴ  ＦＥＴを製造するために使用される工程の概略断面図である。
【図１３Ｃ】図１３Ａ−１３Ｃは、本開示の更なる他の一実施形態に従ったＨＥＭＴ  ＦＥＴを製造するために使用される工程の概略断面図である。
【図１４Ａ】図１４Ａ−１４Ｋは、本開示の更なる他の一実施形態に従ったＭＩＳＦＥＴを製造するために使用される工程の概略断面図である。
【図１４Ｂ】図１４Ａ−１４Ｋは、本開示の更なる他の一実施形態に従ったＭＩＳＦＥＴを製造するために使用される工程の概略断面図である。
【図１４Ｃ】図１４Ａ−１４Ｋは、本開示の更なる他の一実施形態に従ったＭＩＳＦＥＴを製造するために使用される工程の概略断面図である。
【図１４Ｄ】図１４Ａ−１４Ｋは、本開示の更なる他の一実施形態に従ったＭＩＳＦＥＴを製造するために使用される工程の概略断面図である。
【図１４Ｅ】図１４Ａ−１４Ｋは、本開示の更なる他の一実施形態に従ったＭＩＳＦＥＴを製造するために使用される工程の概略断面図である。
【図１４Ｆ】図１４Ａ−１４Ｋは、本開示の更なる他の一実施形態に従ったＭＩＳＦＥＴを製造するために使用される工程の概略断面図である。
【図１４Ｇ】図１４Ａ−１４Ｋは、本開示の更なる他の一実施形態に従ったＭＩＳＦＥＴを製造するために使用される工程の概略断面図である。
【図１４Ｈ】図１４Ａ−１４Ｋは、本開示の更なる他の一実施形態に従ったＭＩＳＦＥＴを製造するために使用される工程の概略断面図である。
【図１４Ｉ】図１４Ａ−１４Ｋは、本開示の更なる他の一実施形態に従ったＭＩＳＦＥＴを製造するために使用される工程の概略断面図である。
【図１４Ｊ】図１４Ａ−１４Ｋは、本開示の更なる他の一実施形態に従ったＭＩＳＦＥＴを製造するために使用される工程の概略断面図である。
【図１４Ｋ】図１４Ａ−１４Ｋは、本開示の更なる他の一実施形態に従ったＭＩＳＦＥＴを製造するために使用される工程の概略断面図である。
【００３４】
様々な図中の似通った参照符号は同様の要素を指し示している。
【発明を実施するための形態】
【００３５】
次いで、図１Ａ及び１Ｂを参照するに、ここではＨＥＭＴであるマルチゲート電界効果トランジスタ（ＦＥＴ）１２が中に形成された半導体構造１０が示されている。ＦＥＴ１２は、図１Ａに示すように、金フリーの（すなわち、金を含まない）ゲートパッド１６に相互接続された、ここでは例えば４つの、複数の金フリーのフィンガー状のゲート電極コンタクト構造１４１−１４４と、金フリーのドレインパッド２０に相互接続された、ここでは例えば２つの、複数の金フリーのフィンガー状ドレイン電極構造１８１−１８２と、金フリーの導電インターコネクト構造２４によって相互接続された、ここでは例えば３つの、複数の金フリーのソース電極構造２２１−２２３とを含んでいる。理解されるべきことには、ゲート電極構造１４１−１４４、ソース電極構造２２１−２２３、及びドレイン電極構造１８１−１８２の数は、示されるものよりも多数（又は少数）であってもよい。いずれにしても、ゲート電極構造１４１−１４４の各々が、ドレイン電極構造１８１−１８２のうちの対応する１つと、ソース電極構造２２１−２２３のうちの対応する１つとの間に配置されて、ドレイン電極構造１８１−１８２のうちの上記対応する１つと、ソース電極構造２２１−２２３のうちの上記対応する１つとの間での半導体構造１０内のキャリアの流れを制御する。また、図示のように、２つのパッド２６１、２６２が設けられ、導電インターコネクト構造２４の両端に接続されている。これらのパッド２６１、２６２は、それぞれ、半導体構造１０を通り抜ける導電ビア３０１、３０２によって、半導体構造１０の底面を覆って形成された導電層２８に接続されている。図２Ａ−２Ｔに関して更に詳細に説明するように、構造１０の前面側又は頂面側が、マルチゲートＦＥＴ１２を形成するようにシリコンファウンドリにて処理される。
【００３６】
より具体的には、図２Ａを参照するに、半導体構造１０が、より詳細に、ここでは例えばシリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、又はシリコン・オン・インシュレータ（ＳＯＩ）である基板３２を含むように示されている。基板３２の上部上にＩＩＩ族−Ｎ半導体層３４の層があり、ここでは例えば、基板３２の上面を覆っておよそ１−５ミクロンの厚さを有し、そして、ＩＩＩ族−Ｎ半導体層３４の上面上に、ここでは例えばおよそ５−３０ｎｍの厚さを有する窒化アルミニウムガリウム（ＡｌｘＧａ１−ｘＮ、ただし、ｘは０＜ｘ≦１）である第２のＩＩＩ族−Ｎ半導体層３６が続いている。理解されるべきことには、層３４はここではＧａＮバッファ構造であり、これはまた、図示していない核形成層及び歪み緩和層を含み、典型的に、窒化アルミニウム（ＡｌＮ）及び窒化アルミニウムガリウム（ＡｌｘＧａ１−ｘＮ、ただし、ｘは０＜ｘ≦１）である。図１Ａに示すメサ構造を形成するよう、従来からのシリコン（Ｓｉ）ファウンドリ適合サブトラクティブパターニング（リソグラフィ及びエッチング）技術を用いて、ＩＩＩ族−Ｎ半導体層３４及びＩＩＩ族−Ｎ半導体層３６の一部が除去される。なお、しかしながら、図１Ａにおいてエッチングされたメサ構造によって提供されている電気的分離（アイソレーション）は、同じ被マスク層の（エッチングの代わりに）イオン注入（ここでは例えば窒素）によって提供されてもよい。これはプレーナ構造をもたらすことになる。後述するように、構造１０は、上で図１Ａ及び１Ｂにて示したマルチゲートＦＥＴ１２を形成するように処理される。なお、フィンガー状のゲート電極構造１４１−１４４、ドレイン電極構造１８１−１８２、及びソース電極構造２２１−２２３はメサ１１上にあるが、ゲートパッド１６、ドレインパッド２０、及び２つのパッド２６１、２６２はメサ１１から外れている。
【００３７】
次に図２Ｂを参照するに、図２Ａに示した構造の前面側又は頂面側が、ここでは例えば窒化シリコンＳｉＮｘであるパッシベーション層３８で被覆される。図２Ｃに示すように、層３８の選択された部分を貫く窓又は開口４０１−４０７を形成するように、従来からのシリコン（Ｓｉ）ファウンドリ適合サブトラクティブパターニング（リソグラフィ及びエッチング）技術を用いて層３８が処理され、それにより、パッド２６１、２６２、ゲートパッド１６及びドレインパッド２０（図１Ａ及び１Ｂ）が形成されることになるところで、窓４０１及び４０７が、下に位置するＧａＮ層３４の表面部分を露出させるとともに、ソース電極構造２２１−２２３及びドレイン電極構造１８１−１８２（図１Ａ及び１Ｂ）が形成されることになるところで、窓４０２−４０６が、下に位置するＡｌＧａＮ層３６の部分を露出させる。
【００３８】
次に図２Ｄを参照するに、電気コンタクト構造４２１−４２７は構成において同じであり、ここでは電気コンタクト構造４２１であるそのうちの例示的な１つを、以下の（Ａ）−（Ｃ）を含むように、より詳細に図３Ｂに示す。（Ａ）チタン（Ｔｉ）又はタンタル（Ｔａ）の底部層４２ａと、層４２ａ上の例えばアルミニウム又はＳｉドープトアルミニウム（Ａｌ１−ｘＳｉｘ）（ただし、Ｓｉドーピングのｘは典型的に≦０．０５）の層４２ｂと、例えばタンタル（Ｔａ）又は金属窒化物（ここでは例えば窒化チタン（ＴｉＮ））である層４２ｃ、（Ｂ）オーミックコンタクト構造４２ＯＣ上に配置された、ここでは例えばニッケル又はモリブデン又は白金である金フリーの導電性エッチング停止層４２ＥＳ、及び（Ｃ）図２Ｋに関連して説明するここでは銅ダマシン電極コンタクトである金フリーの電極コンタクト。なお、エッチング停止層は、特定のエッチャントに対して、そのエッチャントがエッチング停止層に達する前にエッチングされる材料をエッチングする速度よりも半分未満（≦１／２）の速度でエッチングされる。層４２ａ、４２ｂ、４２ｃ及び４２ＥＳは、図２Ｃに示した構造の表面の上に及び開口４０１−４０７を通って配置される。なお、電気コンタクト構造４２１及び４２７は、２つのパッド２６１、２６２（図１Ｂ）の上に配置されてそれらに電気的に接続され、電気コンタクト構造４２２、４２４、及び４２６は、ソース電極構造２２１−２２３の上に配置されてそれらに電気的に接続され、電気コンタクト構造４２３及び４２５は、ドレイン電極構造１８１及び１８２の上に配置されてそれらに電気的に接続され、電気コンタクト構造４２１及び４２７は、ＧａＮ層３４と接触して形成される。堆積の後、従来からのシリコン（Ｓｉ）ファウンドリ適合サブトラクティブパターニング（リソグラフィ及びエッチング）技術を用いて、オーミックコンタクト構造４２ＯＣの層４２ａ、４２ｂ及び４２ｃが形成される（具体的には、オーミックコンタクト構造４２ＯＣが、塩素系ドライエッチングケミストリを用いてドライエッチングされる）。次いで、後述するアニールプロセス中に、電気コンタクト構造４２２−４２６が、ここではＡｌＧａＮ層であるＩＩＩ族−Ｎ半導体層３６とオーミックコンタクトして形成される。ここで、例えば、電気コンタクト構造４２１−４２７は、６０ｎｍより大きい厚さである。
【００３９】
より具体的には、オーミックコンタクト構造４２ＯＣの各々は、トリメタルスタックであり、（ａ）Ｔｉ又はＴａの底部層４２ａ（これは、層４２ａを堆積させるのに先立って、層３６の中まで塩素プラズマ系ドライエッチングによって、構造４２２−４２６に関して（図２Ｄ１（ＦＩＧ．２Ｄ’）に示すように）ＩＩＩ族−Ｎ半導体層３６の上面部分内にリセス化されてもよい）と、（ｂ）ここでは例えばアルミニウム又はＳｉドープトアルミニウムＡｌ１−ｘＳｉｘ層４２ｂ（ただし、ｘは１未満であり、ここではｘは典型的に≦０．０５）であるアルミニウムベースの層４２ｂと、（ｃ）アルミニウムベースの層４２ｂ上の例えばタンタル又は金属窒化物（ここでは例えば窒化チタン（ＴｉＮ））の層４２ｃである頂部メタル層４２ｃとを含んでいる。層４２ａ及び層４２ｃの典型的な厚さは５−３０ｎｍであり、一方、層４２ｂは、オーミックコンタクト三層構造４２ＯＣスタック用に選択されるメタル層に応じて５０−３５０ｎｍの範囲とし得る。
【００４０】
より具体的には、最適なコンタクト形態を維持するため、及び汚染制御のため、半導体オーミックコンタクトを形成するためのオーミックコンタクト構造４２ＯＣのアニールは、アルミニウムの融点未満（≦６６０℃）に保たれる。このような低温アニールは典型的に、定常状態の温度において窒素雰囲気中で５分より長く（≧５分）かかる。より具体的には、ここでは例えばＴｉ又はＴａ層４２ａである金属−半導体オーミックコンタクト構造４２ＯＣの第１の金属要素が、ここでは例えばＡｌｘＧａ１−ｘＮ層３６であるＩＩＩ族−Ｎ表面上に直に堆積され、又はそれと接触して配置され、そして、オーミックコンタクト構造４２ＯＣのオーミックコンタクト形成アニール（ここではオーミックアニールとしても参照する）中の周囲温度から定常状態への温度ランプの間に、ＩＩＩ族−Ｎ材料界面層３６内のＶ族元素である窒素と反応することによって、金属窒化物を形成する。なお、温度ランプは、線形温度ランプが使用されるとき典型的に≦１５℃／秒であるが、金属窒化物の形成においてＩＩＩ族−Ｎ表面層３６との第１の金属層４２ａの相互作用を最適化するために、段階的温度ランププロファイル及び混合段階及び線形ランププロファイルも全て使用され得るものである。次に、≧５分にわたる≦６６０℃での定常状態アニールプロセス中に、ここでは例えばアルミニウム層４２ｂである第２のいっそう低抵抗の金属が、第１の金属（ここでは層４２ａ）、形成された金属窒化物、及びＩＩＩ族−Ｎ材料（ここでは層３６）の表面の中に拡散して、非常に低抵抗のオーミックコンタクトをもたらす。最後に、オーミックコンタクトを形成する金属−半導体オーミックコンタクト構造４２ＯＣのここでは層４２ａ及び４２ｂである第１及び第２の金属と、ＩＩＩ族−Ｎ材料層３６との間での、≦６６０℃の温度での相互作用の量を最大にするために、これら２つの層（ここでは層４２ａ及び４２ｂ）の上にこれら２つの層のうちの上側の層（ここでは層４２ｂ）と接触して配置された第３の金属層（金属窒化物又は金属、ここでは層４２ｃ）との混ざり合いを防止する必要がある。
【００４１】
オーミックコンタクト構造４２ＯＣの最初の２つの層（ここでは層４２ａ及び４２ｂ）と第３の層（ここでは層４２ｃ）との混ざり合いの防止は、いくつかの手法で達成されることができる。第１に、それは、第１及び第２の金属（層４２ａ及び４２ｂ）の二層スタックとしてオーミックコンタクト構造４２ＯＣを堆積させて該オーミックコンタクト構造４２ＯＣをアニールし、その後、第３の金属（ここでは層４２ｃ）の堆積に先立って、酸化された界面を除去する（酸化された界面のドライエッチング、ウェットエッチング、又はインサイチュドライスパッタ除去による）ことによって達成され得る。第２に、オーミックコンタクト構造４２ＯＣの３つ全ての金属層４２ａ、４２ｂ及び４２ｃがオーミックコンタクト構造４２ＯＣのオーミックアニールに先立って堆積されるときには、以下の２つの方法のうちの１つを用いて、オーミックコンタクト構造４２ＯＣとＩＩＩ族−Ｎ半導体層３６との間に低温（≦６６０℃）オーミックコンタクトを形成し得る。第１の方法では、図４Ａを参照するに、オーミックコンタクト構造４２ＯＣの金属窒化物層（例えばＴｉＮ又はＴａＮなど、ここでは層４２ｃ）が、第２のアルミニウム層（４２ｂ）と接触して配置され、≦６６０℃でのアニール中に層４２ｂと混ざり合いに耐え、金属層４２ａが、ＩＩＩ族−Ｎ層３６及び金属層４２ｂと合金化されて、図４Ａ１（ＦＩＧ．４Ａ’）に示すように、層４２ａとＩＩＩ族−Ｎ層３６との間に金属窒化物中間層ａ（ＩＬａ）が形成されて（なお、アニール後に層４２ａのいくらかの未合金化部分Ｕｎ−Ｌが存在してもよく、金属窒化物中間層は不連続であってもよい）、ポストアニールオーミックコンタクト構造４２ＯＣを形成する。第２の方法では（図４Ｂを参照するに）、オーミックコンタクト構造４２ＯＣ堆積プロセス中又はオーミックコンタクト構造４２ＯＣのオーミックアニール中に堆積装置及び／又はアニール装置の中で使用されるガス中に存在するか又は該装置中に意図的に導入されるかのいずれかである酸素との反応によって、薄い（〜１−１０ｎｍ厚）部分的に酸化された第２の金属（ここではアルミニウム層４２ｂ）若しくは第３の金属（ここではＴａ、ＴｉＮ、又はＴａＮ層４２ｃ）又はこれらの組み合わせである中間層ｂ（ＩＬｂ）が形成される。この部分的に酸化された金属中間層ＩＬｂは、図４Ｂ１（ＦＩＧ．４Ｂ’）に示すように、第２の金属層（ここではアルミニウム層４２ｂ）と第３の金属又は金属窒化物層（ここではＴａ、ＴｉＮ、又はＴａＮ層４２ｃ）との間に形成され、又は、≦６６０℃でのアニール中に混ざり合いに耐える第２のアルミニウム層（４２ｂ）と接触して形成され、ポストアニールオーミックコンタクト構造４２ＯＣ’を形成する。別の言い方をすれば、第２の方法（図４Ｂ及び図４Ｂ１）では、金属堆積プロセス中及び／又はアニールプロセス中の酸化物中間層ＩＬｂの形成によって、アニール中に第３の金属層４２ｃ（金属窒化物又は金属）が層４２ｂと混ざり合うことが防止され、この酸化物中間層ＩＬｂは、層４２ｂと層４２ｃとの間に形成され、また、金属層４２ａが、ＩＩＩ族−Ｎ層３６及び金属層４２ｂと合金化されて、層４２ａとＩＩＩ族−Ｎ層３６との間に金属窒化物中間層ＩＬａが形成される（なお、アニール後に層４２ａのいくらかの未合金化部分Ｕｎ−Ｌが存在してもよい）。従って、一実施形態（図４Ｂ及び４Ｂ１）においては、電気コンタクト構造メタル堆積プロセス及び／又はオーミックアニールプロセス中に、オーミックコンタクト構造４２ＯＣの第２の金属と第３の金属との間に、部分的に酸化された中間層ＩＬｂを形成することによって、混ざり合いが防止される。第１の方法（図４Ａ及び４Ａ１）においては、層４２ｃとして金属又は金属窒化物層を形成することによって、混ざり合いが防止される。
【００４２】
上述のように、オーミックコンタクト構造に少量のシリコンドーパントを添加することによって、金属−半導体オーミックコンタクト抵抗の更なる最適化も達成され得る。シリコンは、例えば電子線蒸着及びスパッタリングなどの複数の方法によって付与され得る。シリコンは、（シリコンスパッタリングターゲットのスパッタリングによって、又は電子線蒸着によって）オーミックコンタクト構造４２ＯＣ内の別個の層として付与されてもよいし、あるいは、複数の純粋ターゲット（ここでは例えばシリコン及びアルミニウム）を同時スパッタリングすることによって、又はＳｉドープされたターゲットをスパッタリングすることによって、シリコンを別の層の中に混ぜることによって付与されてもよい（ここでは例えばＳｉドープされたアルミニウムであるＡｌ１−ｘＳｉｘ層４２ｂ、ただし、Ｓｉドーピングのｘは典型的に≦０．０５）。
【００４３】
従って、低温でのオーミックコンタクト形成アニールは、以下のようにまとめることができ、すなわち、周囲温度から定常状態アニール温度へのアニールプロセスの温度ランプ段階中に、ここでは層４２ａであるオーミックコンタクト構造４２ＯＣの第１の金属と金属窒化物を形成し、ここでは層４２ｂである電気コンタクト構造の第２の金属が、第１の金属の中へ、そして、ここでは層３６であるＩＩＩ族−Ｎ半導体層の上面へと拡散して、ＩＩＩ族−Ｎ層３６とオーミックコンタクト構造４２ＯＣとの界面に形成されるオーミックコンタクトの抵抗を下げ、そして、ＩＩＩ族−Ｎ半導体層３６と接触した第１の金属、及びオーミックコンタクト層の第２の金属４２ｂが、オーミックアニールプロセス中にオーミックコンタクト層の第３の金属（又は金属窒化物）４２ｃと混ざり合うのが防止され、そして、第１の金属及び第２の金属及び第３の金属（金属窒化物又は金属）は、オーミックコンタクト形成アニールプロセスの間、それらの融点未満に維持される。最初の２つの金属（層４２ａ及び４２ｂ）の第３の金属（層４２ｃ）との混ざり合いの防止は、最初の２つの金属の、ＩＩＩ族−Ｎ界面との、低温での相互作用を間接的に促進させ、それによって、より低いコンタクト抵抗を支援する。上述のアニールプロセスの後、図３Ｂに示すように、ここでは例えばニッケル、モリブデン又は白金である導電性のエッチング停止層４２ＥＳが、層４２ｃ上に配置される。
【００４４】
次に図２Ｅを参照するに、図２Ｄに示した構造の表面が、図示のように、ここでもＳｉＮｘである誘電体層４４で被覆される。
【００４５】
次に図２Ｆを参照するに、フィンガー状ゲート電極構造１４１−１４４（図１Ａ及び１Ｂ）が（この実施形態では、ここではＡｌＧａＮ層であるＩＩＩ族−Ｎ半導体層３６とショットキーコンタクトして）形成されることになるＩＩＩ族−Ｎ半導体層３６の部分を露出させるように、従来からのシリコン（Ｓｉ）ファウンドリ適合リソグラフィ及びエッチング処理技術を用いて、層４４内に開口又は窓４６が形成される。
【００４６】
次に図２Ｇを参照するに、シリコン（Ｓｉ）ファウンドリ適合リソグラフィ及びエッチングプロセスを用いて、図３Ａにて更に詳細に説明するフィンガー状ゲート電極構造１４１−１４４（図１Ａ及び１Ｂ）が、図示のように、開口又は窓４６を通して形成される。より具体的には、ゲート電極構造１４１−１４４の各々は構成において同じであり、ここではゲート電極構造１４１であるそのうちの例示的な１つを、以下の（Ａ）及び（Ｂ）を含むように、より詳細に図３Ａに示す。（Ａ）ここでは、ＡｌＧａＮ半導体層３６とショットキーコンタクトした、例えばニッケル（Ｎｉ）、窒化チタン（ＴｉＮ）、ニッケル／窒化タンタル（Ｎｉ／ＴａＮ）、ニッケル／タンタル（Ｎｉ／Ｔａ）、ニッケル／タンタル／窒化タンタル（Ｎｉ／Ｔａ／ＴａＮ）、ニッケル／モリブデン（Ｎｉ／Ｍｏ）、窒化チタン／タングステン（ＴｉＮ／Ｗ）、又はドープトシリサイドである単一の材料又は複数の材料であるゲートメタル層１４ａを有するゲート電気コンタクト構造１４ＧＣ、及び（Ｂ）図２Ｋに関連して後述するここでは銅ダマシン電極コンタクトである金フリーの電極コンタクト。従来からのシリコン（Ｓｉ）ファウンドリ適合サブトラクティブパターニング技術を用いて形成されるゲートメタル層１４ａは、ここでは、ＩＩＩ族−Ｎ半導体層３６とショットキーコンタクトを形成するショットキーコンタクトメタルである。なお、ゲート電気コンタクト構造１４ＧＣは、メタル絶縁ゲートＨＥＭＴ（ＭＩＳＨＥＭＴ）を形成するように、図３Ａに示すように、ゲートメタル層１４ａとＩＩＩ族−Ｎ半導体層３６との間に配置された、例えば酸化アルミニウム（Ａｌ２Ｏ３）である薄い（典型的に、〜２−１０ｎｍ）誘電体層１４ｂを有していてもよい。なお、ゲートメタル層１４ａは、図示のようにＴ字形であってもよいし、あるいは、隣接するドレイン電極構造の方を向いたオーバーハング部１５を有するフィールドプレート構造を形成するよう、図３Ａ１（ＦＩＧ．３Ａ’）に示すようにガンマ形（Γ形）であってもよい。
【００４７】
なお、ショットキーゲートメタル層１４ａが有する金属又は金属窒化物のドライエッチングは、典型的に、塩素系（例えば、Ｎｉ及びＴｉＮをエッチングするため）若しくはフッ素系（例えば、Ｍｏ、ＴｉＮ、Ｗ、Ｔａ、及びＴａＮをエッチングするため）又はこれらの組み合わせ（例えば、ＴｉＮ、Ｗ、Ｔａ、及びＴａＮをエッチングするため）となる。しかしながら、ショットキーゲートメタル層１４ａにＮｉが使用されるとき、揮発性のエッチング副生成物の欠如のためにドライエッチングすることがかなり困難となり得る。従って、ここでは例えば塩素（Ｃｌ２）とアルゴン（Ａｒ）のガス混合物であるニッケルドライエッチングは、主に物理的なエッチング（スパッタリング）であり、化学的なエッチングではない。主に物理的なドライエッチングは、下に位置する層に対して乏しいエッチング選択性を有するので、ショットキー層１４ａを含むＮｉをドライエッチングすることは、一部の状況において（ここでは、例えば、ショットキーゲートメタル層１４ａのＮｉの厚さとパッシベーション層３８の誘電体の厚さとがほぼ同じであるとき）、パッシベーション層３８内への許容できないオーバーエッチングをもたらすことがある。そのような場合には、パッシベーション層３８とショットキーゲートメタル層１４ａのオーバーハング部１５との間に、ここでは例えば二酸化シリコン（ＳｉＯ２）である犠牲誘電体層（図示せず）を堆積させる必要があり得る。
【００４８】
Ｎｉを有するショットキーゲートメタル層１４ａをエッチングする別の方法は、存在する場合に頂部メタル（ここでは、例えば、ＴａＮ、Ｔａ、Ｍｏ、又はこれらの組み合わせ）に対してドライエッチングを使用し、そして、Ｎｉ層に対してはウェットエッチング（ここでは、例えば、ＨＦ、Ｈ３ＰＯ４、ＨＮＯ３若しくはＨ２ＳＯ４系、又はこれらの組み合わせ）を使用するものである。ショットキーメタル層１４ａのＮｉウェットエッチャントの選択は、頂部メタル層（使用される場合、下の図１０Ｃ−１０Ｇの説明においてのように、底部ショットキーメタル層が１４ａ’になり、頂部ショットキー層が１４ａ”になる）に対して高度に選択的であるようにすることが重要である。さらに、マスクされたショットキーゲートメタル層１４ａフィーチャの下のニッケルの意図しない除去（ここでは、アンダーカットとしても参照する）は、このプロセスから得られるゲート寸法が再現可能であり且つゲートが意図したように機能するように、最小にされるべきである。結果として、ショットキーメタル層１４ａによってマスクされるフィーチャサイズの全幅が縮小するにつれて、アンダーカットを最小化するために、ショットキーゲートメタル層１４ａ内のニッケル層の厚さも縮小することになる。ショットキーゲートメタル１４ａによって画成される１ミクロン未満（≦１μｍ）のフィーチャサイズの場合、堆積させるショットキーコンタクトゲートメタル層１４ａのＮｉの厚さは、ここでは例えば、≦１００ｎｍになる見込みである。
【００４９】
ゲート電極構造１４１−１４４の形成を、図１０Ａ−１０Ｇに関して更に詳細に示す。従って、図２Ｅ及び２Ｆに関連して上述したように、ここでもＳｉＮｘである誘電体層４４を図１０Ａに示すように形成し、そして、図１０Ｂに示すように層４４内に開口又は窓４６を形成した後に、図１０Ｃに示すように、誘電体層４４の上に及び窓４６を通してＡｌＧａＮ層３６の露出部分上に、ここでは例えばＮｉ又はＴｉＮである第１のゲートメタル又はショットキーコンタクトメタル層１４’ａが堆積される。次に、図１０Ｃに示すように、第１のゲートメタル又はショットキーコンタクト層の上に、ここでは例えばＴａＮ、Ｔａ、Ｍｏ、又はＷである第２のゲートメタル層１４”ａが堆積される。
【００５０】
次に、図１０Ｄに示すように、窓４６と位置合わせして第２のゲートコンタクトメタル１４”ａの表面の一部の上に、フォトレジスト又はハードマスクのいずれか４５が形成される。図１０Ｅに示すように、マスクによって露出された第２のゲートコンタクトメタル１４”ａの部分が、ドライエッチングを用いて除去される。次に、図１０Ｆに示すように、同じマスク４５を使用して、ドライエッチング又はウェットエッチングを用いて第１のゲートコンタクト又はショットキーコンタクトメタル１４’ａの露出部分が除去される。次いで、図１０Ｇに示すように、マスク４５が除去される。
【００５１】
ショットキーゲートメタル層１４ａが形成された後、処理は、ここでは図２Ｋに示すような銅ダマシン電極コンタクト５４１−５４１１（これらのうち、ここでは電極５４２である例示的な１つを図３Ａに詳細に示している）である前述の電極コンタクトの形成を続ける。なお、銅ダマシン電極コンタクト５４１−５４１１の各々の形成は、図２Ｉに示すような２つの誘電体層（ここではＳｉＮｘ層４８及びＳｉＯ２層５０）の堆積を用いて行われる。ここではＳｉＮｘである第１の層４８は、拡散バリア（その下に銅が配置されているとき）及びエッチングストッパとして機能する。ここではＳｉＯ２層５０である第２の層が、ここではＳｉＮｘである第１の層４８に対して選択的にエッチングされ、次いで、ゲートメタル層１４ａを露わにするように第１の層４８がエッチングされ、それにより、その中にここでは銅である金フリー材料が後に堆積されるトレンチが形成される。
【００５２】
典型的に、銅ダマシン電極コンタクト５４１−５４１１は、先ず、第２の誘電体層内に形成されたトレンチの中への銅めっきを容易にするために、薄いメタルシード層（典型的に、Ｔａ／Ｃｕ、Ｔａ／ＴａＮ、又はＴａＮ／Ｃｕ、且つ≦１００ｎｍ）をスパッタリングすることによって形成される。なお、このシード層はまた、銅拡散バリアとして、及び誘電体に対する密着層としても機能する。次いで、トレンチの過剰な銅オーバーフィルが化学機械研磨（ＣＭＰ）で除去され、それが、トレンチ内に配置された金属だけを置き去りにすることによって金属インターコネクトを画成する。他の銅ダマシン層が追加されるとき、後述するようにこのプロセスが繰り返される。従って、ダマシン電極コンタクト５４１−５４１１は、共平面の上面を有する。
【００５３】
前段落に記載したダマシンプロセスを開始し、そして、次に図２Ｈを参照するに、図２Ｇに示した構造の表面を覆って、ここでは例えばＳｉＮｘである誘電体層４８が堆積される。次に図２Ｉを参照するに、層４８を覆って、ここでは例えばＳｉＯ２である第２の誘電体層５０が堆積され、そして、ソース、ドレイン及びゲート電極５４１−５４１１の同時形成のために、従来からのシリコン（Ｓｉ）ファウンドリ適合リソグラフィ及びエッチング技術を用いて、図２Ｊに示すように、層５０及び層４８の選択部分を貫く窓５２を形成してそれによって電気コンタクト構造４２１−４２７及びフィンガー状ゲート電極構造１４１−１４４の頂面を露出させるようにパターニングされ、それにより、図１Ａに関連して上述したゲート電極構造１４１−１４４、ドレイン電極構造１８１−１８２、及びソース電極構造２２１−２２３が完成する。
【００５４】
次に図２Ｋを参照するに、上述のようにダマシンプロセスにおいてここではＣｕである余分な金属がＣＭＰによって除去された後、図示のように、電気コンタクト構造４２１−４２７及びフィンガー状ゲート電極構造１４１−１４４の露出した頂面上に電極コンタクト５４１−５４１１が形成されている。電極コンタクト５４１−５４１１の各々は構成において同じであり、ここでは、ソース電極構造２２１−２２３又はドレイン電極構造１８１−１８２の例示的な１つ（ここではソース電極構造２２１）に関する電極コンタクト５４１−５４１１のうちの例示的な１つ（ここでは電極コンタクト５４２）を図３Ｂに示しており、ゲート電極コンタクトのうちの例示的な１つ（ここではゲート電極構造１４１）を図３Ａに示している。故に、図３Ａ及び３Ｂにいっそう明瞭に示されるように、各電極コンタクト５４１−５４１１は、この例において、底面及び側面が密着・銅拡散バリア層５４ａ（ここでは、例えば、タンタル若しくは窒化タンタル又はこれらの組み合わせ）でライニングされた（表面を覆われた）銅の上部層５４ｂを含んでいる。
【００５５】
従って、ドレイン電極構造１８１−１８２の各々及びソース電極構造２２１−２２３の各々は、ＩＩＩ族−Ｎ半導体層３６と接触した多層の電気コンタクト構造であり、ＩＩＩ族−Ｎ半導体層３６とオーミックコンタクトした金フリーコンタクト層４２ＯＣと、金フリーコンタクト層４２ＯＣに電気的に接続された金フリーの導電性のエッチング停止層４２ＥＳと、金フリーのダマシン電極コンタクト５４２、５４４、５４６、５４８及び５４１０のうちの１つとを含んでいる。また、ゲート電極構造１４１−１４４の各々は、金フリーのゲート電気コンタクトと、金フリーのダマシン電極コンタクト５４３、５４５及び５４７のうちの１つとを含んでいる。また、ダマシン電極コンタクト５４２−５４１０の各々は構成において同じであり、８つ全てのダマシン電極コンタクト５４２−５４１０が同時に形成される。
【００５６】
次に図２Ｌを参照するに、ＣＭＰの後、表面を覆って、ここでは窒化シリコン（ＳｉＮｘ）である誘電体層５６が堆積され、次いで、層５６が、ここでは酸化物層５８（ここでは例えば二酸化シリコン）である第２の誘電体層５８で覆われる。
【００５７】
次に図２Ｍを参照するに、層５６及び５８が、ソース電極構造２２１−２２３（図１Ｂ）とパッド２６１及び２６２（図１Ｂ）との上に層５６及び５８を貫く開口又は窓６０１−６０５を有するように、従来からのシリコンファウンドリ適合リソグラフィ及びエッチング処理技術を用いてパターニングされ、それにより、図示のように、電極コンタクト５４１、５４２、５４６、５４１０及び５４１１の頂面が露出される。
【００５８】
次に図２Ｎを参照するに、従来からのシリコンファウンドリ適合処理技術を用いて、窓６０１−６０５内にそれぞれ上部電気インターコネクト６２１−６２５が形成され、それにより、それぞれ電極コンタクト５４１、５４２、５４６、５４１０及び５４１１への、ひいては、ソース電極構造２２１−２２３（図１Ｂ）とパッド２６１及び２６２（図１Ｂ）への電気接続がなされる。上部電気インターコネクト６２１−６２５の各々は、電極コンタクト５４１、５４２、５４６、５４１０及び５４１１の各々と同じように構成され、ここでは例えばタンタル（Ｔａ）若しくは窒化タンタル（ＴａＮ）又はこれらの組み合わせである密着・銅拡散バリア層６２ａで底面及び側面がライニングされた銅の上部層６２ｂを含む。
【００５９】
次に図２Ｏを参照するに、図２Ｎに示した構造を覆って、ここではＳｉＮｘである誘電体層６４が形成され、それに二酸化シリコンの誘電体層６６が続く。
【００６０】
図２Ｐを参照するに、上部電気インターコネクト６２１−６２５の頂面を露出させるように、層６４、６６の選択された部分を貫いて窓６８が形成される。
【００６１】
次に図２Ｑを参照するに、上部電気インターコネクト６２１−６２５のように、ここでは例えばタンタル若しくは窒化タンタル又はこれらの組み合わせである密着・銅拡散バリア層２４ａで底面及び側面がライニングされた銅の上部層２４ｂを含む導電インターコネクト構造２４（図１Ａ、１Ｂ）が形成される。
【００６２】
図２Ｒを参照するに、図２Ｑに示した構造の表面を覆って、ここではＳｉＮｘである誘電体層７０が形成される。なお、必要な場合には、Ｃｕベースの更なるインターコネクト層が、上述のＣｕインターコネクトと同じように追加され得る。最後のインターコネクト層の付加後、最終テスト又は他の回路（図示せず）への接続を容易にするために、それぞれ、テストパッド層又は入力／出力パッド（図示せず）が付加され得る。この時点で前面側の処理は完了である。
【００６３】
前面側処理の完了後、そして、図２Ｓを参照するに、裏面側処理が開始される。より具体的には、ウエハが、図示しない一時的なキャリア上にフェイスダウンで取り付けられ、次いで、ここでは例えば５０又は１００ミクロンまで、ウエハが薄化される。基板３２の底面のうち電極コンタクト５４１及び５４１１の下方の部分を露出させるように、この構造の露出した底面がマスクされる。次に、ここでは例えば六フッ化硫黄（ＳＦ６）であるフッ素系ドライエッチングを用いた、ＳｉＣ又はＳｉ基板３２の底面からのエッチングによって、露出された部分にビアホール７２が形成される。
【００６４】
次に図２Ｔを参照するに、基板３２の底面が、ここでは例えば三塩化ホウ素（ＢＣｌ３）と塩素（Ｃｌ２）との組み合わせである塩素系ドライエッチングにさらされ、露出されたＩＩＩ族−Ｎ層３４の部分を貫き、そして、電極コンタクト５４１及び５４１１のオーミックコンタクト構造４２ＯＣの、露出されたＴｉ又はＴａ層４２ａの内側部分、次いでアルミニウムベースの層４２ｂの内側部分、次いで露出された金属窒化物層４２ｃの内側部分を貫くエッチングによって、（矢印７４によって指し示されるように）ビアホール７２が深くされ続けられ、そして、図示のように、電極コンタクト５４１及び５４１１の下の電気コンタクト構造４２上のエッチング停止層４２ＥＳでエッチングが停止する。
【００６５】
次に、図２Ｕを参照するに、図２Ｔの構造の底面が、基板３２の底面上及びビアホール７２内に配置された導電層２８（図１Ａ）を有している。ここでは、例えば、層２８ｂは、ここでは例えばタンタル若しくは窒化タンタル又はこれらの組み合わせである密着・銅拡散バリア層２８ａを備えた銅であり（図２Ｕ１（ＦＩＧ．２Ｕ’）に示すように）、導電ビア３０１及び３０２（図１Ａ）とグランドプレーン導体３０３とを形成する。導電ビア３０１及び３０２は、グランドプレーン導体３０３を前面側メタライゼーション層に、そして最終的には、エッチング停止層４２ＥＳから電極コンタクト５４１及び５４１１の底部を介してインターコネクトソース電極構造２２１−２２３に電気的に相互接続する（図１Ａ及び図１Ｂ）。理解されるべきことには、導電ビア３０１及び３０２並びにグランドプレーン３０３は、ここでは例えば金（Ａｕ）層２８ｂとチタン（Ｔｉ）又はチタン／白金（Ｔｉ／Ｐｔ）層２８ａとである他の金属からなる層２８を有することができる。この場合、裏面側処理は、金が汚染問題を提示しない領域で行われる。
【００６６】
従って、ここで、図２Ａ−２Ｕに関連して上述した実施形態においては、前面側の処理及び裏面側のウエハ薄化の後に、導電性エッチング停止層４２ＥＳで終了する二段階エッチングプロセスを伴う化学ドライエッチングを用いて、裏面側ビアホール７２が形成される。ビアホールエッチングプロセスの第１ステップにて、ＳｉＣ又はＳｉ基板層３２の底面の露出した部分に、例えば六フッ化硫黄（ＳＦ６）であるフッ素系ドライエッチングを用いてビアホールが形成される。このフッ素系エッチングは、例えば窒化ガリウム（ＧａＮ）及び窒化アルミニウム（ＡｌＮ）などのＩＩＩ族−Ｎ層３４上で選択的に停止する。第２ステップにて、ビアホール７２内で露出したＩＩＩ族−Ｎ層の底面が、例えば三塩化ホウ素（ＢＣｌ３）と塩素（Ｃｌ２）の組み合わせである塩素系ドライエッチングにさらされる。この塩素系の裏面側ビアホール７２ドライエッチングは、ＩＩＩ族−Ｎ層３４及び３６（図２に示した例では、基板層３２を貫いてエッチングした後、“オフ”メサエッチがＩＩＩ−Ｎ層３４を貫いてエッチングしさえすればよい）及び金属−半導体電気コンタクト構造を貫いてビアホールエッチングを続け、そして、電気コンタクト構造メタルの、ここでは例えばニッケル又はモリブデン又は白金である導電性エッチング停止層で終了する。
【００６７】
次に図５Ａ−５Ｃを参照して、ここでは、ＭＭＩＣ構造１０’の一部の一実施形態を説明する。ＭＭＩＣ構造１０’は、ここでは例えば、図５Ａに更に詳細に示すようにマルチゲートＨＥＭＴ  ＦＥＴを有し、このマルチゲートＨＥＭＴ  ＦＥＴは、図示のように、ＩＩＩ族−Ｎ半導体層３６とオーミックコンタクトするとともに、構造１０’の底面に形成された導電層２８へと基板３２、ＩＩＩ族−Ｎ層３４、及びＩＩＩ族−Ｎ半導体層３６を貫通する金フリーの導電ビア３０１−３０３（図５Ｃ）と相互接続された、金フリーのソース電極構造２２１−２２３を提供する、電気コンタクト構造４２２、４２４及び４２６の上にそれぞれ配置された電極コンタクト５４２、５４６及び５４１０と、図示のように、ＩＩＩ族−Ｎ半導体層３６とオーミックコンタクトするとともに、金フリーのドレインパッド２０（図１Ｂ）に相互接続された、金フリーのドレイン電極構造１８１、１８２を提供する、電気コンタクト構造４２３及び４２５の上にそれぞれ配置された電極コンタクト５４４及び５４８と、ＩＩＩ族−Ｎ半導体層３６とショットキーコンタクトするとともに、ゲートパッド１６（図１Ｂ）に接続された、金フリーのドレイン電極構造１８１、１８２を提供する、金フリーのゲート電極構造１４１−１４４の上にそれぞれ配置された電極コンタクト５４３、５４５、５４７及び５４９と、を有している。構造１０’は、一対の電極（抵抗Ｒの両端）Ｒ１及びＲ２を有した、ここでは例えば窒化タンタル（ＴａＮ）である抵抗Ｒを含んでおり、一方の電極Ｒ１は、電極コンタクト５４１１、電気コンタクト４２７に接続され、そして、基板３２及びＩＩＩ族−Ｎ層３４を通り抜ける導電ビア３０４（図５Ｃ）によって、構造１０’の底面に形成された金フリーの導電層２８に接続され、他方の電極Ｒ２は、ＩＩＩ族−Ｎ層３４上に配置された電気コンタクト４２８上に配置された電極５４１２上に配置される。構造１０’はまたキャパシタＣを含んでおり、キャパシタＣは、図示のように、電極コンタクト５４１及び電気コンタクト構造４２１（図５Ａ）によって形成された下部プレートＣ１であり、構造１０’の底面に形成された金フリーの導電層２８へと基板３２及びＩＩＩ族−Ｎ層３４を通り抜ける導電ビア３０５に相互接続された下部プレートＣ１と、ここでは層５４ａ（ここでは、例えば、タンタル若しくは窒化タンタル又はこれらの組み合わせ）でライニングされた銅層５４ｂを有する電気インターコネクト５４ａである上部プレートＣ２と、上部プレートＣ２と下部プレートＣ１との間に配置された、ここでは例えば窒化シリコンである誘電体７５とを有している。なお、最後に、多くの回路設計において、キャパシタＣ及び抵抗Ｒは導電ビア３０に接続される必要はない。
【００６８】
なお、キャパシタＣの下部プレートＣ１を形成するとともに抵抗Ｒに使用される銅の厚さは、ソース電極構造２２１、２２２及び２２３並びにドレイン電極構造１８１及び１８２に使用される厚さよりも、以下の２つの理由により厚い。第１に、ダマシン処理において形成されるトレンチは、（プレーナ構造を実現するように、上述のメサの代わりに、図示しないイオン注入分離が使用されるのでない限り）“オン”メサ１１電気コンタクト構造４２への“オフ”メサ１１（図１Ｂ及び２Ａ）縦型インターコネクトを実現するために、深くなければならない。第２に、金属層堆積中に形成される全てのコンタクトが、ＣＭＰプロセスにより、層の上面で同じレベルで終端する。
【００６９】
なお、また、上述の電気コンタクト構造４２１−４２８は、図２Ａ−２Ｔに関連して上述したのと同じように形成される。従って、ソース電極構造２２１、２２２及び２２３並びにドレイン電極構造１８１及び１８２はＩＩＩ族−Ｎ半導体層３６とオーミックコンタクトし、ゲート電極構造１４１、１４２及び１４３はＩＩＩ族−Ｎ半導体層３６とショットキーコンタクトする。
【００７０】
次に、裏面側の処理が、図２Ｓ及び２Ｔにおいてと同様に進められる。より具体的には、ウエハが、図示しない一時的なキャリア上にフェイスダウンで取り付けられ、ここでは例えば５０又は１００ミクロンまで、ウエハが薄化される。図示のように、基板３２の底面のうち電気コンタクト構造４２１、４２２、４２４、４２６及び４２７の中央又は内面部分の下に配置された部分を露出させるように、この構造の露出した底面がマスク７８でマスクされ、従来からのシリコン適合処理技術を用いて処理され、それに続いて、図２Ｓに関連して上述したような、基板３２の露出された部分を貫くビアホール７２をエッチングするための、ここでは例えば六フッ化硫黄（ＳＦ６）である第１のフッ素系ドライエッチングと、図２Ｔに関連して上述したような、露出されたＩＩＩ族−Ｎ層３４及び３６の部分を貫き、次いで、電気コンタクト構造４２１、４２２、４２４、４２６及び４２７の底面の中央又は内側の部分７９ＩＰを貫き、そして構造のエッチング停止層４２ＥＳ（ここでは、例えば、ニッケル、モリブデン又は白金）で停止するエッチングによって、ビア７２を深くし続けるための（電気コンタクト構造のうちここでは電気コンタクト構造４２２である例示的な１つについて図５Ｂ１（ＦＩＧ．５Ｂ’）に示す）、ここでは例えば三塩化ホウ素（ＢＣｌ３）と塩素（Ｃｌ２）との組み合わせである塩素系ドライエッチングとが行われる。なお、電気コンタクト構造４２２、４２４、４２６の底面の外側部分７９ＯＰはエッチングされないままであり、従ってＩＩＩ族−Ｎ層３６とオーミックコンタクトしたままである。
【００７１】
次に、図５Ｃを参照するに、図２Ｕに関連して説明したように、マスク７８が除去され、裏面側プロセスが実行される。従って、図５Ｂの構造の底面に、図２Ｕ１（ＦＩＧ．２Ｕ’）に関連して上述したように、それを覆って及び延在されたビアホール７２の側面と底面を覆って導電層２８が形成されることで、露出した導電性エッチング停止層４２ＥＳ上に導電ビア３０１−３０５が形成され、図示のように、ソース電極構造２２１−２２３、キャパシタＣの下部プレートＣ１及び抵抗の電極Ｒ１が電気的に相互接続される。
【００７２】
なお、ここで、電気コンタクト構造４２’は、図５Ａ１（ＦＩＧ．５Ａ’）に示すように、ここではシリサイド層（ここでは、例えば、ニッケルシリサイド（ＮｉＳｉ）又はコバルトシリサイド（ＣｏＳｉ２））である単一のオーミックコンタクト層４２’ＯＣとしてもよい。また、シリサイド層オーミックコンタクト構造４２’ＯＣはまた、コンタクト抵抗をさらに改善するためにドープされてもよい。例えばＮｉＳｉの場合、それはリン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）又はこれらの組み合わせでドープされ得る。オーミックコンタクト構造４２’ＯＣを形成するために、ＳｉとＮｉ又はＣｏとが堆積され、エッチバックされ、次いで合金化される。ＮｉＳｉの場合、ここでの合金温度は、例えば、〜４５０℃である。ＣｏＳｉ２の場合、ここでは例えば〜５５０℃及びそれに続く〜７００℃である二段階アニールが使用される。ＩＩＩ族−Ｎ層３６へのより良好なオーミックコンタクトを支援するために、シリサイド層オーミックコンタクト構造４２’ＯＣは、シリサイド層オーミックコンタクト構造４２ＯＣの底面がＩＩＩ族−Ｎ層３６の底面から２−２０ｎｍであるように、ＩＩＩ族−Ｎ半導体層３６の中にリセス化されてもよい。なお、エッチング停止層４２ＥＳは、図示のように、オーミックコンタクト構造４２’ＯＣ上に配置される。ここでは、電気コンタクト構造は、オーミックコンタクト構造４２’ＯＣ上にエッチング停止層４２ＥＳを有するオーミックコンタクト構造４２’ＯＣを含む。
【００７３】
次に図６Ａ−６Ｄを参照して、他の一実施形態を説明する。ここでも、図６Ａに示すように、ここでは例えばＳｉ又はＳｉＣである基板３２と、基板３２の上部上のメサ状の（上述のように、エッチング又は注入分離によって画成される）ＩＩＩ族−Ｎ半導体層３４であり、ここでは例えば、基板３２の上面の上で約１−５ミクロンの厚さを持つ窒化ガリウムの層であるＩＩＩ族−Ｎ半導体層３４と、ＩＩＩ族−Ｎ層３４上の、例えば約５−３０ｎｍの厚さを持つここではＡｌｘＧａ１−ｘＮであるＩＩＩ族−Ｎ半導体層３６とを有する構造１０”が示されている。後述するように、構造１０”は、マルチゲートＨＥＭＴを形成するように処理される。しかしながら、ここでは、ソース電極構造２２１−２２３（図１Ｂ）を電気的に相互接続するために、図６Ｂ及び６Ｃに関連して説明する導電ビア９０が形成されることになるＩＩＩ族−Ｎ層３４及び３６の部分に、従来からのシリコンファウンドリ適合サブトラクティブパターニング（リソグラフィ及びエッチング）技術と、ここでは例えば三塩化ホウ素（ＢＣｌ３）及び塩素（Ｃｌ２）の組み合わせドライエッチングとを用いて、開口（アパーチャ）８０がエッチングされる。
【００７４】
図６Ｂを参照するに、アパーチャ８０が、フッ素含有ガスにてドライエッチングされることが可能な、ここでは例えばＳｉＮｘ、ＳｉＯ２、モリブデン若しくはポリシリコン又はこれらの組み合わせである半導体又は誘電体又は金属材料８２で充填される。この構造が、図２Ｂ−２Ｋに関連して上述したように処理されることで、電気コンタクト構造４２”１−４２”５が形成される。なお、ここで、電気コンタクト構造４２”１−４２”５は、例えば図２Ａ−２Ｕに関連して上述したエッチング停止層４２ＥＳのような別個のエッチング停止層を含んでおらず、むしろ、この実施形態においては、図６Ｂに関連して説明するように、電気コンタクト構造４２”１−４２”５のオーミックコンタクト構造４２”ＯＣのアルミニウム又はＳｉドープトアルミニウムＡｌ１−ｘＳｉｘ層４２ｂ（ただし、Ｓｉドーピングのｘは典型的に≦０．０５）がエッチング停止層として機能する。図示のように、オーミックコンタクト構造４２ＯＣ１−４２ＯＣ５の上に、それぞれ、電極コンタクト５４１、５４３、５４５、５４７及び５４９が配置される。電気コンタクト構造４２”１、４２”３及び４２”５はソース電極構造２２１−２２３（図１Ｂ）用であり、電気コンタクト構造４２”２及び４２”４はドレイン電極構造１８１，１８２（図１Ｂ）用である。なお、電気コンタクト構造４２”１、４２”３及び４２”５の底面は、表面積において、半導体又は誘電体又は金属材料８２の表面積よりも大きく、図示のように、電気コンタクト構造４２”１、４２”３及び４２”５の外面部分がＩＩＩ族−Ｎ半導体層３６とオーミックコンタクトしている。ゲート電極構造１４１−１４４は、図示のように、ＩＩＩ族−Ｎ半導体層３６とショットキーコンタクトし、図示のように、その上に電極コンタクト５４２、５４４、５４６、及び５４８を有する。
【００７５】
電気コンタクト構造４２”１−４２”５のオーミックコンタクト構造層４２ａ、４２ｂ、及び４２ｃ並びに電極コンタクトは、図３Ｂに関連して上述されており、オーミックコンタクト構造４２ＯＣ１−４２ＯＣ５は、Ｔｉ又はＴａの底部層４２ａ（これは、ＩＩＩ族−Ｎ半導体層３６の上面部分の中にリセス化されてもよい）と、ここではアルミニウム又はＳｉドープトアルミニウムＡｌ１−ｘＳｉｘ層であるアルミニウムベースの層の中間層４２ｂと、該アルミニウム又はＳｉドープトアルミニウムＡｌ１−ｘＳｉｘ層上の、ここでは例えばタンタル（Ｔａ）、窒化タンタル（ＴａＮ）又は窒化チタン（ＴｉＮ）であるタンタル又は金属窒化物層とを有し、電極コンタクト５４１−５４９は、導電性金属インターコネクトコンタクトを有し、ここでは、例えば、側面及び底面を拡散バリア層（ここでは、例えば、タンタル若しくは窒化タンタル又はこれらの組み合わせ）でライニングされた銅を有する。従って、裏面側の処理に関して更に詳細に後述するように、留意されたいことには、この実施形態においては、（図２Ａ−２Ｕに関連して上述した）別個のエッチング停止層４２ＥＳは存在せず、むしろ、この実施形態においてビア９０（図６Ｃ）を形成するために使用されるフッ素ケミカルエッチャントに起因して、ここでは例えば電気コンタクト構造４２”のアルミニウム（又はＳｉドープトアルミニウムＡｌ１−ｘＳｉｘ）である層４２ｂによってエッチング停止層が提供される。
【００７６】
次に、裏面側の処理が、図２Ｕにおいてのように進められる。より具体的には、ウエハが、図示しない一時的なキャリア上にフェイスダウンで取り付けられ、ここでは例えば５０又は１００ミクロンまで、ウエハが薄化される。ソース電極構造２２１−２２３の下方の基板３２の底面部分を露出させるように、この構造の露出した底面がマスク９６（図６Ｃ）でマスクされる。なお、半導体又は誘電体又は金属材料８２の外周部分はマスク９６によって覆われ、従って、電気コンタクト構造４２の内側部分８１ＩＰ（図６Ｃ１（ＦＩＧ．６Ｃ’））の下で、電気コンタクト構造４２の他の部分８１ＯＰは層３６とオーミックコンタクトしたままである。次に、ここでは例えばＳＦ６であるフッ素系ドライエッチングを用いて、以下のようにビア９０がエッチングされ、すなわち、基板層３２を貫き、材料８２の内部部分（ここでは、例えば、図６Ｃ１においてＳｉＮｘ、ＳｉＯ２、モリブデン又はポリシリコン）及びＴｉ又はＴａの底部層４２ａ（これは、ＩＩＩ族−Ｎ半導体層３６の上面部分の中にリセス化されてもよい）の内部部分８１ＩＰを貫いてビア９０をエッチングし、そして、そのフッ素系エッチングによる副生成物が不揮発性であるアルミニウムベースの層４２ｂの内側部分で停止するフッ素系ドライエッチングを用いてビア９０がエッチングされる。従って、ここでは追加の（別個の）エッチング停止層４２ＥＳは存在せず、むしろ、層４２ｂがエッチング停止層として機能する。
【００７７】
次に、図６Ｄを参照するに、図６Ｃの構造の底面が、それを覆って且つ延在したビアホール９０の側面及び底面を覆って形成された、ここでは例えば銅系である導電層２８を有しており、それにより、図２Ｕに関連して上述したように、この構造が図示のように電気コンタクト構造４２”の内側部分又は中央部分を電気的に相互接続するため、そしてひいてはソース電極構造２２１−２２３を相互接続するための、導電ビア９６及びグランドプレーン導体９５が形成されている。この実施形態において、ＩＩＩ族−Ｎ材料は、図６Ａに関連して上述したように、裏面側の処理及びビア９０の形成に先立って、ウエハの前面からエッチングされる。次いで、アパーチャ８０（図６Ａ）が、フッ素系ドライエッチングケミストリでエッチングされることができる材料層８２（ここでは、例えば、ＳｉＮｘ、ＳｉＯ２、モリブデン又はポリシリコン）で充填される。ビア９０を形成するためにエッチングされる必要がある全ての層がもはや基板３２（シリコン、炭化シリコン（ＳｉＣ）、二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮｘ）、又はこれらの組み合わせ）及びアパーチャの半導体又は誘電体又は金属材料８２（ここでは、例えば、ＳｉＮｘ、ＳｉＯ２、モリブデン又はポリシリコン）であると仮定すると、これらの層は全て、フッ素系エッチャントを用いてエッチングされることができる。結果として、この場合、ビアエッチングプロセス全体にフッ素系エッチングが使用される。
【００７８】
次に図６Ｄ１（ＦＩＧ．６Ｄ’）を参照して、他の一実施形態を説明する。この実施形態においては、図６Ｄにおいてよりも幅広にビア９６がエッチングされるが、ここでも、エッチングが、アルミニウムベースの層４２ｂの内側部分で停止する。従って、やはり、追加の（別個の）エッチング停止層４２ＥＳは存在せず、むしろ、層４２ｂがエッチング停止層として機能する。このケース（図６Ｄ１）では、（図６Ｃ１に示した）ビア９０内の誘電体層８２が残っていない。
【００７９】
次に図７Ａ−７Ｇを参照するに、他の一実施形態が示されている。ここでは、図２Ｂに示した構造１０’’’が、図示のように窓４０２−４０６のみが形成されることを除いて図２Ｃに関して説明したようにして処理されている。窓４０２−４０６を形成した後、窓４０２、４０４、４０６によって露出された層３６の内側表面部分上に、従来からのシリコン（Ｓｉ）ファウンドリ適合（サブトラクティブ）リソグラフィ及びエッチング処理技術を用いて、ここでは例えば二酸化シリコン又はＳｉＮｘであるエッチング停止層４２ＥＳ’が形成される。なお、図７Ｂでは、層３６の露出表面のうち外側表面部分にはエッチング停止層４２ＥＳ’がない。それに代えて、図示はしないが、全ての窓４０によって露出された層３６の内側表面部分上にエッチング停止層４２ＥＳ’が形成されてもよい。
【００８０】
次に図７Ｃを参照するに、エッチング停止層４２ＥＳ’の上に層４２ａ、４２ｂ及び４２ｃが形成されている。なお、層４２ａ、４２ｂ及び４２ｃの外周部分は層３６と直に接触している。故に、図４Ａ、４Ａ１、及び４Ｂ、４Ｂ１に関連して上述したアニールプロセスの後、層４２ａ、４２ｂ及び４２ｃの外周部分とＩＩＩ族−Ｎ層３６との間にオーミックコンタクトが形成される。なお、ここでは、電気コンタクト構造４２’’’１、４２’’’３及び４２’’’５は、層４２ａ、４２ｂ及び４２ｃの上ではなく、層４２ａ、４２ｂ及び４２ｃの内側部分の下にあるここではエッチング停止層４２ＥＳ’であるエッチング停止層を含んでいる。従って、電気コンタクト構造４２’’’が層４２ｃの上（電気コンタクト構造４２の上）にエッチング停止層４２ＥＳを含んでいた図３Ｂに関連して上述したが、ここでは、図３Ｂ１に示したように、図７Ａ−７Ｆで使用される電気コンタクト構造４２’のエッチング停止層４２ＥＳ’は、電気コンタクト構造４２’’’の層４２ａの内側又は中央部分の下にある。
【００８１】
なお、図７Ｃでは、電極コンタクト５４１−５４９が、図示のように、ソース電極構造２２１−２２３、ドレイン電極構造１８１、１８２、及びゲート電極構造１４１−１４４の上部層を同時に形成している。
【００８２】
次に図７Ｄを参照するに、前面側の処理の完了後、図２Ｓを参照して、裏面側処理が開始される。より具体的には、ウエハが、図示しない一時的なキャリア上にフェイスダウンで取り付けられ、次いで、ここでは例えば５０又は１００ミクロンまで、ウエハが薄化される。この構造の底面が、マスク内の窓をエッチング停止層４２ＥＳ’の下方に配置してマスクされる。図示のように、ここでは例えばフッ素であるエッチャントを用いて、基板３２を貫くビア１０２がエッチングされる。
【００８３】
次に図７Ｅを参照するに、例えばＢＣｌ３及びＣｌ２などの塩素系エッチャントを用いて、ビア１０２がビア１０２’へと延ばされ、図示のように、このエッチングはエッチング停止層４２ＥＳ’で停止する。次に、ＳｉＯ２又はＳｉＮｘのいずれかがエッチング停止層４２ＥＳ’として使用されるとき、フッ素系であるドライエッチングケミストリを用いて、ビアホール１０２’の底からエッチング停止層４２ＥＳ’が除去される。ＳｉＯ２及びＡｌ２Ｏ３層４２ＥＳのエッチング停止層４２ＥＳ’、及び図７Ｆに示すように、一部のＳｉＮｘ層のエッチング停止層４２ＥＳ’を除去することには、フッ素系ウェットエッチングが好ましい。
【００８４】
次に図７Ｇを参照するに、ソース電極構造２２１−２２３を電気的に相互接続するために、図２Ｕに関連して上述したように、この構造の底面を覆って導電層２８が形成される。
【００８５】
次に図８Ａ−８Ｆを参照するに、ソース電極構造のうちの１つへのオーミックコンタクト、及び裏面側メタライゼーション導電層２８へのソース電極構造の接続を形成するための他の一実施形態が示されている。故に、図８Ａに示すように、ＡｌＧａＮ層３６の上面上に誘電体層３８を形成した後、ここでは例えば塩素系エッチャントＢＣｌ３及びＣｌ２である従来からのリソグラフィ及びドライエッチングプロセスを用いて、図８Ｂに示すように、誘電体層３８とその下に位置するＡｌＧａＮ層３６及びＧａＮ層３４の部分とを貫いて、基板３２の表面まで、窓２００が形成される。
【００８６】
次に図８Ｃを参照するに、図２Ｄに関連して上述したように、オーミックコンタクト構造４２ＯＣの層４２ａ、４２ｂ及び４２ｃを有する電気コンタクト構造４２’が順次に堆積され、従来からのリソグラフィ−エッチングプロセスを用いて、図示のようにパターニングされる。オーミックコンタクト構造４２ＯＣは、チタン（Ｔｉ）又はタンタル（Ｔａ）の底部層４２ａと、層４２ａ上の、例えばアルミニウム又はＳｉドープトアルミニウムＡｌ１−ｘＳｉｘ（ただし、Ｓｉドーピングｘは典型的に≦０．０５）である層４２ｂと、例えばタンタル（Ｔａ）又は金属窒化物（ここでは例えば窒化チタン（ＴｉＮ））である層４２ｃとを有する。次に、上述のアニールプロセスを用いて、オーミックコンタクト構造４２ＯＣとＡｌＧａＮ層３６の側壁との間にオーミックコンタクト領域１１０（図８Ｃ）が形成される。次に、図２Ｆ−２Ｈに関連して上述したように、誘電体層４４及び４８が図示のように形成される。
【００８７】
次に、図２Ｉに関連して上述したように、ダマシンプロセスが、図８Ｅに示すように誘電体層５０を堆積することによって開始され、続いて、この例では、図２Ｉ−２Ｌに関連して上述したように底面及び側面が密着・銅拡散バリア層５４ａ（ここでは、例えば、タンタル若しくは窒化タンタル又はこれらの組み合わせ）でライニングされた銅の上部層５４ｂを含む電気インターコネクトの形成が行われ、図８Ｆに示すように、上述のダマシン電極コンタクト５４１−５４１１のうちの例示的な１つ（ここでは添え字なしで５４として示す）が得られる。
【００８８】
図２Ｍ−２Ｒに関連して上述したように処理が続けられ、その後、図６Ａ−６Ｄに関連して上述したように裏面側処理が開始される。より具体的には、ウエハが、図示しない一時的なキャリア上にフェイスダウンで取り付けられ、ここでは例えば５０又は１００ミクロンまで、ウエハが薄化される。ソース電極構造２２１−２２３の下方の基板３２の底面部分を露出させるように、この構造の露出した底面がマスクされる。次に、ここでは例えばＳＦ６であるフッ素系ドライエッチングを用いて、基板層３２を貫き、Ｔｉ又はＴａの底部層４２ａを貫き、そして、そのフッ素系エッチングによる副生成物が不揮発性であるアルミニウムベースの層４２ｂで停止して、ビア９０がエッチングされる。従って、ここでは追加の（別個の）エッチング停止層４２ＥＳは存在せず、むしろ、図８Ｇに示すように、層４２ｂがエッチング停止層として機能する。
【００８９】
次に、図８Ｈを参照するに、図８Ｇの構造の底面が、図２Ｓ−２Ｕに関連して上述したように、電気コンタクト構造４２’の層４２ｂと電気的に接続された導電層２８を有している。
【００９０】
次に図９Ａ−９Ｅを参照するに、他の一実施形態が示されている。ここでは、図９Ａに示すように、ＡｌＧａＮ層３６の上面上に誘電体層３８を形成した後に、ここでは従来からのリソグラフィ及びドライエッチングプロセス（ここでは、例えば、塩素系エッチャントＢＣｌ３及びＣｌ２）を用いて、図９Ｂに示すように、誘電体層３８とその下に位置するＡｌＧａＮ層３６及びＧａＮ層３４の部分とを貫いて基板３２の表面まで、窓２００が形成される。
【００９１】
次に、（図９Ｂに示した）窓２００のエッジ周りのＩＩＩ族−Ｎ半導体層３６の表面部分を露出させるよう、（図９Ｃに示すように）誘電体層３８を横方向にエッチングするフッ素系ドライエッチャントを用いて、窓２０２がエッチングされる。
【００９２】
次に、図９Ｄ及び９Ｅに示すように、図８Ｃ及び８Ｄに関連して説明したようにして層４２ａ、４２ｂ、４４及び４８が形成され、その後、図８Ｅ及び８Ｆに関連して上述したようにしてプロセスが続けられる。
【００９３】
理解されるべきことには、本開示の精神及び範囲から逸脱することなく様々な変更がなされ得る。例えば、金属−半導体オーミックコンタクト構造４２ＯＣ’は、例えばＴａ／Ａｌ、Ｔｉ／Ａｌ、Ｔａ／Ａｌ／Ｔａ、Ｔａ／Ａｌ１−ｘＳｉｘ／Ｔａ、Ｔａ／Ａｌ／ＴｉＮ、Ｔａ／Ａｌ／Ｎｉ、Ｔｉ／Ａｌ／Ｎｉ、Ｔａ／Ａｌ、Ｔｉ／Ａｌ、Ｔｉ／Ａｌ／Ｗ、Ｔｉ／Ａｌ／Ｍｏ、Ｔｉ／Ａｌ／Ｐｔなどの、Ｔａ、Ｔｉ、ＴｉＮ、Ｐｔ、Ｎｉ、Ｓｉ、ＡｌＳｉ、Ｗ、又はＭｏとのＡｌの２層以上のスタックを有し得る。また、図２Ｊに示した構造は、電極コンタクト５４を形成するのに先立って金フリー製造領域から除去されてもよく、その場合、電極コンタクト５４は金としてもよい。
【００９４】
次に図１１Ａ−１１Ｅを参照して、Ｎｉベースのゲート構造の選択的堆積に関するプロセスを説明する。従って、図２Ｆに示したように開口又は窓４６を形成した後、ここではＡＬＤを用いて、開口４６を通して酸化ニッケル（ＮｉＯ）ゲートメタル層１２８が選択的に堆積される。なお、ＮｉＯ層１２８は、ＳｉＮｘ層４４には接着しないが、ＮｉＯ  ＡＬＤ堆積プロセス中に−ＯＨ基を形成しやすい自然酸化膜で終端されたＡｌＧａＮ層３６に接着することになり、それによってＡＬＤ堆積を支援する。すなわち、半導体であるＡｌＧａＮは、ＡＬＤ中にＮｉＯが付着することになるいくらかの自然酸化膜を持つのに対し、ＳｉＮｘ層上には、ＮｉＯが結合する有意な濃度の−ＯＨ基（例えばＳｉＯ２又はＡｌ２Ｏ３などの酸化物層上に存在するような）が存在しないので、ＳｉＮｘ上へのＮｉＯメタル堆積が抑制される。堆積のこの−ＯＨ基依存性が、堆積された酸化物（例えば、ＳｉＯ２又はＡｌ２Ｏ３）、自然酸化膜、又は酸素プラズマ処理表面（例えば、酸化されたＡｌＧａＮ表面又はＳｉＮｘ表面）の上への選択的ゲートメタル堆積の基礎である。
【００９５】
次に図１１Ｂを参照するに、ＮｉＯ層１２８が還元剤中でアニールされ、ここでは例えば、水素を有するガスが、ＮｉＯ＋Ｈ２＝Ｎｉ＋Ｈ２Ｏである反応によって、ＮｉＯをＮｉ層１２８’へと変換すなわち還元して、図１１Ｂに示すようなゲート電極構造１４’１−１４’４を形成する。
【００９６】
次に図１１Ｃを参照するに、この構造を覆って、ここでは例えばＳｉＮｘである誘電体層１３０が堆積され、ここでは例えば二酸化シリコンである層１３２に続かれ、そして、それが、図１１Ｃに示すように化学機械研磨（ＣＭＰ）を用いて平坦化される。
【００９７】
ここでは例えばフッ素系ドライエッチングを用いる従来からのリソグラフィ−エッチングプロセスを用いて、ソースオーミックコンタクト（Ｓ）、ドレインオーミックコンタクト（Ｄ）、及びＮｉゲートメタル１２８’の上に、酸化シリコン層５０を貫いて、開口５２が形成される。なお、このエッチングはＳｉＮｘ層１３０で停止する。次に、図１１Ｄに示すように、フッ素系ドライエッチングを用いて開口５２がＳｉＮｘ層１３０を貫いて続けられ、それにより、ソースオーミックコンタクト（Ｓ）、ドレインオーミックコンタクト（Ｄ）、及びゲート電極構造１４’１−１４’４を形成するＮｉゲートメタル１２８’を露出させる。
【００９８】
次に図１１Ｅを参照するに、露出されたソースオーミックコンタクト（Ｓ）、ドレインオーミックコンタクト（Ｄ）、及びＮｉゲートメタル１２８’上に、図示のように、銅ダマシンコンタクト５４１−５４１１が形成される。より具体的には、先ず、露出されたソースオーミックコンタクト（Ｓ）、ドレインオーミックコンタクト（Ｄ）、及びゲート電極構造１４’１−１４’４のＮｉゲートメタル１２８’上への銅めっきを容易にするために、薄いメタルシード層（典型的に、Ｔａ／Ｃｕ、Ｔａ／ＴａＮ／Ｃｕ、又はＴａＮ／Ｃｕ、且つ≦１００ｎｍ）をスパッタリングすることによって、ここでは銅ダマシン電極コンタクト５４１−５４１１が形成される。なお、このシード層はまた、銅拡散バリアとして、及び誘電体に対する密着層としても機能する。次いで、ＦＥＴを完成させるために、開口５２の過剰な銅オーバーフィルが化学機械研磨（ＣＭＰ）で除去され、それが、トレンチ内に配置された金属だけを置き去りにすることによって金属インターコネクトを画成する。そして、図２Ｌ−２Ｕにて説明したようにして、残りのＦＥＴ処理が進められる。
【００９９】
次に図１２Ａ−１２Ｃを参照するに、他の一実施形態が示されている。ここでは、図１１Ｂに示したようにゲートメタル１２８’を形成した後に、図１２Ａに示すように、例えばガンマ形のゲート構造１４”１〜１４”４を設けるために、ゲートメタル１２８’上に、例えばＴｉＮ／Ｗ、Ｗ、Ｔａ、ＴａＮ、Ｔａ／ＴａＮ、又はＭｏといった頂部層又はキャップ層１２８ａが形成される。
【０１００】
次に図１２Ｂを参照するに、この構造を覆って、ここでは例えばＳｉＮｘである誘電体層１３０が堆積され、ここでは例えば二酸化シリコンである層１３２に続かれ、そして、それが化学機械研磨（ＣＭＰ）を用いて平坦化される。
【０１０１】
次に図１２Ｃを参照するに、ここでは例えばフッ素系ドライエッチングを用いる従来からのリソグラフィ−エッチングプロセスを用いて、ソースオーミックコンタクト（Ｓ）、ドレインオーミックコンタクト（Ｄ）、及びＮｉゲートメタル１２８’の上に、酸化シリコン層５０を貫いて、開口５２が形成される。なお、このエッチングはＳｉＮｘ層１３０で停止する。次に、図１２Ｃに示すように、フッ素系ドライエッチングを用いて開口５２がＳｉＮｘ層１３０を貫いて続けられ、それにより、ソースオーミックコンタクト（Ｓ）、ドレインオーミックコンタクト（Ｄ）、及びゲート電極構造１４”１−１４”４を形成するＮｉゲートメタル１２８’を露出させる。次いで、図１１Ｅ（又は図２Ｋ）に関して上述したように、そして、図２Ｌ−２Ｕに関して上述したよう、残りの処理が進められ、ＦＥＴが完成される。
【０１０２】
次に図１３Ａを参照するに、ここでは、図２Ｅに示した構造を形成した後に、ここでは例えば、１回以上の堆積サイクルを有するＡＬＤを用いて、図示のように、層４４の上にＡｌ２Ｏ３の層１４０が堆積される。
【０１０３】
次に図１３Ｂを参照するに、従来からのリソグラフィと、それに続く例えばフッ酸系ウェットエッチング若しくは塩素系ドライエッチング又はこれら双方の組み合わせといったウェット及び／又はドライエッチングプロセスとを用いて、図示のように層１４０がパターニングされる。
【０１０４】
次に図１３Ｃを参照するに、このプロセスは、図１２Ａに関して上述したようなＡＬＤ  ＮｉＯ材料の層１２８を、パターニングされたＡｌ２Ｏ３層１４０上に選択的に形成することによって続けられる。なお、上述したように、ＮｉＯ層１２８は、ＳｉＮｘ層４４には接着せず、パターニングされたＡｌ２Ｏ３層１４０に接着することになる。次に、このプロセスは、図１１Ｂに関して上述したように続けられ、ここでは例えば水素を有するガスである還元剤中でＮｉＯがアニールされ、ＮｉＯがＮｉへと変換すなわち還元される。先述のように、（例えばＳｉＯ２又はＡｌ２Ｏ３などの酸化物層上に存在するような）有意な濃度の−ＯＨ基が存在しないのでＳｉＮｘ上へのＮｉＯメタル堆積は抑制されるのに対し、酸化物であるＡｌ２Ｏ３にはＡＬＤ堆積中にＮｉＯが容易に付着することになる。
【０１０５】
次に、このプロセスは、図１１Ｃ−１１Ｅ（又は図２Ｈ〜−Ｋ）に関して上述したように、そして、図２Ｌ−２Ｕによって続けられる。
【０１０６】
次に図１４Ａ−１４Ｋを参照して、金属−絶縁体−半導体ＦＥＴ（ＭＩＳＦＥＴ）のゲートについて説明する。従って、ここでは、ＡｌＧａＮ層３６（図１４Ａ）の上に、図１４Ｂに示すように、例えばＡｌ２Ｏ３である絶縁体層１５０が形成される。製造は、次いで、図１４Ｄに示すような窓４０’１−４０’７を形成するために、ＳｉＮｘ層３８の部分に加えてＡｌ２Ｏ３層１５０が除去される必要があることを追加の要件として、図２Ｂ−２Ｆと同様にして進められる。実際には、ＳｉＮｘのフッ素系コンタクト形成ドライエッチングは、Ａｌ２Ｏ３層１５０に対して選択的である。Ａｌ２Ｏ３を除去することは、希ＨＦウェットエッチング又は塩素系ドライエッチングを必要とする。
【０１０７】
図１４Ｅに示すように、図２Ｄに関して上述したようにしてソース（Ｓ）及びドレイン（Ｄ）電気コンタクト構造４２１−４２７が形成される。図２Ｄに関連して上述したようにして電気コンタクト構造４２１−４２７を形成した後、このプロセスは、図２Ｅ−２Ｆに関して上述したように誘電体層４４を続け、ここでも、図１４Ｆに示すようにＳｉＮｘ層が形成される。
【０１０８】
次に、図１４Ｇに示すように、図２Ｆに関して上述したようにして、層４４及びここでは例えば窒化シリコンＳｉＮｘ３８であるパッシベーション層３８を貫いて開口４６が形成される。なお、開口４６を形成するために使用されるエッチングは、時限エッチングプロセスを使用してＡｌ２Ｏ３層１５０で停止する。
【０１０９】
次に、図１４Ｈに示すように、図１１Ａに関して上述したように、ＡＬＤを用いて、開口中に酸化ニッケル（ＮｉＯ）ゲートメタル層１２８が選択的に堆積される。次に、図１４Ｉを参照するに、図１１Ｂに関して上述したように、ここでは例えば水素を有するガスである還元剤中でＮｉＯ層１２８がアニールされ、ＮｉＯ層１２８がＮｉ層１２８’へと変換すなわち還元される。次に、図１４Ｊ−１４Ｋに示すように、このプロセスは、図１１Ｃ−１１Ｅに関して上述したように続けられ、又はそれに代えてこのプロセスは図１２Ａ−１２Ｃのように続けられ、そして、図２Ｌ−２Ｕが続いてＦＥＴが完成される。
【０１１０】
もはや理解されるはずのことには、開示に従った電界効果トランジスタのゲート構造を形成する方法は、半導体を用意し、前記半導体の選択された部分の上に開口を有する誘電体層を、前記半導体の上に形成し、ゲートメタル堆積プロセスを用いて、前記誘電体層の上及び前記開口の中にゲートメタルを選択的に堆積させ、堆積される当該ゲートメタルは当該ゲートメタル堆積プロセスによって前記誘電体層に接着しない、ことを含む。当該方法は、以下の特徴のうちの１つ以上を、独立に、又は他の特徴と組み合わせて含み得る：当初の前記ゲートメタルを化学的に還元することを含む；堆積される前記ゲートメタルは、前記ゲートメタル堆積プロセスによって前記誘電体層に接着せず、前記半導体に接着する；又は、前記半導体の上に絶縁層を形成することを含み、前記開口は、前記絶縁層を露出させ、堆積される前記ゲートメタルは、前記ゲートメタル堆積プロセスによって前記誘電体層に接着せず、前記絶縁層に接着する。
【０１１１】
これまたもはや理解されるはずのことには、開示に従った電界効果トランジスタのゲート構造を形成する方法は、半導体を用意し、前記半導体の表面の上に非酸化物の誘電体層を形成し、当該非酸化物の誘電体層は、前記半導体の前記表面の選択された部分の上に配置された開口を有し、前記非酸化物の誘電体層、及び前記半導体の前記表面の露出された前記選択された部分を、ゲートメタル堆積プロセスにかけ、堆積されるゲートメタルは、前記非酸化物の誘電体層に接着せず、前記半導体の前記表面の露出された前記選択された部分上に形成された酸化物に接着する、ことを含む。当該方法はまた、前記半導体の前記表面の上に酸化物の絶縁層を形成し、前記開口は、前記酸化物の絶縁層を露出させ、堆積される前記ゲートメタルは、前記ゲートメタル堆積プロセスによって前記非酸化物の誘電体層に接着せず、前記酸化物の絶縁層に接着する、という特徴を含み得る。
【０１１２】
これまたもはや理解されるはずのことには、開示に従った電界効果トランジスタのゲート構造を形成する方法は、半導体を用意し、前記半導体の選択された部分の上に開口を有する誘電体層を、前記半導体の上に形成し、前記開口の中にゲートメタルを選択的に堆積させる、ことを含む。当該方法は、以下の特徴のうちの１つ以上を、独立に、又は他の特徴と組み合わせて含み得る：当初の前記ゲートメタルを化学的に還元することを含む；当初の前記ゲートメタルの形成は原子層成長を有する；当初の前記ゲートメタルは金属酸化物である；又は、前記化学的に還元することは、堆積された当初の前記ゲートメタルを還元剤中でアニールすることを有する。
【０１１３】
これまたもはや理解されるはずのことには、開示に従ったＩＩＩ族−Ｖ半導体の選択された部分の上にゲート構造を形成する方法は、前記半導体の選択された部分の上に開口を有する誘電体層を、前記半導体の上に形成し、前記開口によって露出された表面上に酸化ニッケルを形成し、前記酸化ニッケルを還元剤中でアニールして、前記酸化ニッケルをニッケルへと変換させる、ことを含む。当該方法はまた、当初の前記酸化ニッケルの形成は原子層成長を有するという特徴を含み得る。
【０１１４】
これまたもはや理解されるはずのことには、開示に従った電界効果トランジスタのゲート構造を形成する方法は、半導体を用意し、前記半導体の選択された部分の上に開口を有する誘電体層を、前記半導体の上に形成し、原子層成長によって、前記開口の中にゲートメタルを選択的に堆積させ、堆積された前記ゲートメタルを化学的に還元する、ことを含む。
【０１１５】
本開示の多数の実施形態を説明してきた。そうとはいえ、理解されることには、本開示の精神及び範囲から逸脱することなく様々な変更がなされ得る。例えば、ＮｉＯメタル１２８は、前述の実施形態のいずれにおいても、Ｎｉメタル１２８’へと還元される必要はなく、部分的に還元されるのみであってもよい。従って、その他の実施形態も以下の請求項の範囲内にある。
【図１Ａ】
2021511683.tif 000003
【図１Ｂ】
2021511683.tif 000004
【図２Ａ】
2021511683.tif 000005
【図２Ｂ】
2021511683.tif 000006
【図２Ｃ】
2021511683.tif 000007
【図２Ｄ】
2021511683.tif 000008
【図２Ｄ１】
2021511683.tif 000009
【図２Ｅ】
2021511683.tif 000010
【図２Ｆ】
2021511683.tif 000011
【図２Ｇ】
2021511683.tif 000012
【図２Ｈ】
2021511683.tif 000013
【図２Ｉ】
2021511683.tif 000014
【図２Ｊ】
2021511683.tif 000015
【図２Ｋ】
2021511683.tif 000016
【図２Ｌ】
2021511683.tif 000017
【図２Ｍ】
2021511683.tif 000018
【図２Ｎ】
2021511683.tif 000019
【図２Ｏ】
2021511683.tif 000020
【図２Ｐ】
2021511683.tif 000021
【図２Ｑ】
2021511683.tif 000022
【図２Ｒ】
2021511683.tif 000023
【図２Ｓ】
2021511683.tif 000024
【図２Ｔ】
2021511683.tif 000025
【図２Ｕ】
2021511683.tif 000026
【図２Ｕ１】
2021511683.tif 000027
【図３Ａ】
2021511683.tif 000028
【図３Ａ１】
2021511683.tif 000029
【図３Ｂ】
2021511683.tif 000030
【図３Ｂ１】
2021511683.tif 000031
【図４Ａ】
2021511683.tif 000032
【図４Ａ１】
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【図４Ｂ】
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【図４Ｂ１】
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【図５Ａ】
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【図５Ａ１】
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【図５Ｂ】
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【図５Ｂ１】
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【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｃ１】
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【図６Ｄ】
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【図６Ｄ１】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図７Ｇ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【図８Ｈ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図９Ｅ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１０Ｆ】
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【図１０Ｇ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１１Ｄ】
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【図１１Ｅ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１４Ｅ】
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【図１４Ｆ】
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【図１４Ｇ】
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【図１４Ｈ】
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【図１４Ｉ】
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【図１４Ｊ】
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【図１４Ｋ】
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【国際調査報告】
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