(57)【要約】【課題】基板上に論理デバイスおよびパワー・デバイスを形成する方法を提供。【解決手段】基板の第１の領域上に第１の垂直フィンを形成し、基板の第２の領域上に第２の垂直フィンを形成することを含み、分離領域が第１の領域を第２の領域から分離し、さらに、第２の領域上の第２の垂直フィン上に誘電性下層セグメントを形成すること、ならびに第２の領域上の誘電性下層セグメント上および第２の垂直フィン上に第１のゲート構造体を形成することを含む。また、第２の領域上の誘電性下層上および第２の垂直フィン上にマスキング・ブロックを形成することを含む。このマスキング・ブロックは、第１の垂直フィン上の誘電性下層の一部分を露出したままにする。【選択図】図２０
2021507507.tif 000002
【特許請求の範囲】
【請求項１】
基板上に論理デバイスおよびパワー・デバイスを形成する方法であって、前記方法が、
前記基板の第１の領域上に第１の垂直フィンを形成し、前記基板の第２の領域上に第２の垂直フィンを形成すること
を含み、分離領域が前記第１の領域を前記第２の領域から分離し、前記方法がさらに、
前記第２の垂直フィン上に誘電性下層セグメントを形成すること、ならびに
前記誘電性下層セグメント上および前記第２の垂直フィン上に第１のゲート構造体を形成すること
を含む方法。
【請求項２】
前記誘電性下層セグメントが５ｎｍから１０ｎｍの範囲の厚さを有する、請求項１に記載の方法。
【請求項３】
前記誘電性下層セグメントが、酸化シリコン（ＳｉＯ）、酸化窒化シリコン（ＳｉＯＮ）、ホウ素化炭化窒化シリコン（ＳｉＢＣＮ）、酸化炭化窒化シリコン（ＳｉＯＣＮ）およびこれらの組合せからなるグループから選択された材料でできた、請求項１に記載の方法。
【請求項４】
前記第１のゲート構造体が、前記誘電性下層セグメント上のゲート誘電体層、前記ゲート誘電体層上の仕事関数層、および前記仕事関数層上の導電性ゲート充填材を含む、請求項１に記載の方法。
【請求項５】
前記第１の垂直フィン上に第２のゲート構造体を形成することをさらに含み、前記ゲート構造体が、前記第１の垂直フィン上の第２のゲート誘電体層、前記ゲート誘電体層上の第２の仕事関数層、および前記第２の仕事関数層上の第２の導電性ゲート充填材を含む、請求項１に記載の方法。
【請求項６】
前記第１の垂直フィン上の前記第２のゲート構造体および前記第２の垂直フィン上の前記第１のゲート構造体がそれぞれ逆Ｔ字形のゲート構造体であり、前記第２の領域上の導電性領域が逆Ｔ字形の形状を有する、請求項５に記載の方法。
【請求項７】
前記第１の垂直フィンの下の前記基板内に下ソース／ドレイン領域を形成すること、および前記第２の垂直フィンの下の前記基板内にドープされたウェルを形成することをさらに含み、前記下ソース／ドレイン領域が、前記ドープされたウェルのドーパント濃度の少なくとも５倍のドーパント濃度を有する、請求項１に記載の方法。
【請求項８】
前記第１の垂直フィン上に上ソース／ドレインを形成し、前記第２の垂直フィン上に上ソース／ドレインを形成することをさらに含む、請求項７に記載の方法。
【請求項９】
前記上ソース／ドレイン上、前記ドープされたウェル上および前記下ソース／ドレイン領域上にコンタクト層を形成することをさらに含む、請求項８に記載の方法。
【請求項１０】
基板上の論理デバイスおよびパワー・デバイスであって、
前記基板の第１の領域上の第１の垂直フィンおよび前記基板の第２の領域上の第２の垂直フィンであり、分離領域が前記第１の領域を前記第２の領域から分離した、前記第１の垂直フィンおよび前記第２の垂直フィンと、
前記第１の垂直フィンの下方の前記基板内のドープされた第１のウェルおよび下ソース／ドレイン領域と、
前記第２の垂直フィンの下方の前記基板内のドープされた第２のウェルと、
前記下ソース／ドレイン領域上および前記ドープされた第２のウェル上の下スペーサ層と、
前記下スペーサ層上および前記第２の垂直フィン上の誘電性下層セグメントと、
前記誘電性下層セグメント上の第１のゲート誘電体層と
を備える、基板上の論理デバイスおよびパワー・デバイス。
【請求項１１】
前記第１の領域上の前記下スペーサ層上および前記第１の垂直フィン上の第２のゲート誘電体層をさらに備える、請求項１６に記載の論理デバイスおよびパワー・デバイス。
【請求項１２】
前記ドープされた第１のウェルをｐ型にドープされたウェルとし、前記ドープされた第２のウェルをｎ型にドープされたウェルとすることができ、前記ｎ型にドープされたウェルが、１×１０１７原子／ｃｍ３から１×１０１９原子／ｃｍ３の範囲のドーパント濃度を有し、前記下ソース／ドレイン領域が、１×１０１８原子／ｃｍ３から１×１０２１原子／ｃｍ３の範囲のドーパント濃度を有する、請求項１７に記載の論理デバイスおよびパワー・デバイス。
【請求項１３】
前記ｎ型にドープされたウェル上に形成されたコンタクト層をさらに備え、前記コンタクト層と前記垂直フィンとの間の横方向距離が２０ｎｍから２００ｎｍの範囲にある、請求項１８に記載の論理デバイスおよびパワー・デバイス。
【請求項１４】
前記下ソース／ドレイン領域が、前記ドープされたウェルのドーパント濃度の少なくとも５倍の前記ドーパント濃度を有し、前記ｎ型にドープされたウェルが３０ｎｍから１５０ｎｍの範囲の深さを有する、請求項１９に記載の論理デバイスおよびパワー・デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に、同じ基板上に論理トランジスタおよびパワー・トランジスタを形成することに関し、より詳細には、基板の同じ領域上に形成された同じ一組の垂直フィンから論理トランジスタおよびパワー・トランジスタを製造することに関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）は通常、ソース、チャネル、ドレインおよびゲートを有し、ソースからドレインに電流が流れ、デバイス・チャネル内の電流の流れをゲートが制御する。電界効果トランジスタ（ＦＥＴ）は異なるさまざまな構造を有することができる。例えば、ＦＥＴは、基板材料自体にソース、チャネルおよびドレインが形成されるように製造され、電流は水平に（すなわち基板の平面内で）流れる。ＦｉｎＦＥＴは、基板から外向きにチャネルが延びるように製造されるが、電流はやはり水平にソースからドレインに流れる。基板の平面に対して平行な単一のゲートを有するＭＯＳＦＥＴと比べると、ＦｉｎＦＥＴのチャネルは、一般にフィンと呼ばれる、薄い長方形のシリコン（Ｓｉ）の直立した板であることがあり、このフィン上にゲートがある。ソースおよびドレインのドーピングに応じて、ｎ−ＦＥＴまたはｐ−ＦＥＴを形成することができる。
【０００３】
ＦＥＴの例は、金属−酸化物−半導体電界効果トランジスタ（ＭＯＳＦＥＴ）および絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）を含むことができる。ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとが１つに結合された相補型金属酸化物半導体（ＣＭＯＳ）デバイスを形成するために、２つのＦＥＴを結合することもできる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
デバイス寸法はますます小さくなっており、それに伴って個々の構成要素および電気コンタクトの形成もより難しくなっている。したがって、従来のＦＥＴ構造の良い面を維持し、同時に、より小さいデバイス構成要素を形成することによって生じるスケーリングの問題を解決する手法が求められている。本発明は、基板上に論理デバイスおよびパワー・デバイスを形成する方法ならびに基板上の論理デバイスおよびパワー・デバイスを提供する。
【課題を解決するための手段】
【０００５】
本発明の一実施形態によれば、この方法は、基板の第１の領域上に第１の垂直フィンを形成し、基板の第２の領域上に第２の垂直フィンを形成することを含み、分離領域が第１の領域を第２の領域から分離する。この方法はさらに、第２の領域上の第２の垂直フィン上に誘電性下層セグメント（ｄｉｅｌｅｃｔｒｉｃ  ｕｎｄｅｒ−ｌａｙｅｒ  ｓｅｇｍｅｎｔ）を形成することを含む。この方法はさらに、第２の領域上の誘電性下層セグメント上および第２の垂直フィン上に第１のゲート構造体を形成することを含む。
【０００６】
本発明の別の実施形態によれば、この方法は、基板の第１の領域上に第１の垂直フィンを形成し、基板の第２の領域上に第２の垂直フィンを形成することを含み、分離領域が第１の領域を第２の領域から分離する。この方法はさらに、第１の垂直フィン上および第２の垂直フィン上に誘電性下層を形成することを含む。この方法はさらに、第２の領域上の誘電性下層上および第２の垂直フィン上にマスキング・ブロックを形成することを含む。このマスキング・ブロックは、第１の垂直フィン上の誘電性下層の一部分を露出したままにする。この方法はさらに、誘電性下層の露出部分を除去して、第２の垂直フィン上に誘電性下層セグメントを形成することを含む。この方法はさらに、マスキング・ブロックを除去すること、ならびに第２の領域上の誘電性下層セグメント上および第２の垂直フィン上にゲート誘電体層を形成することを含む。
【０００７】
本発明の別の実施形態によれば、これらのデバイスは、基板の第１の領域上の第１の垂直フィンおよび基板の第２の領域上の第２の垂直フィンを含み、分離領域が第１の領域を第２の領域から分離している。これらのデバイスはさらに、第１の垂直フィンの下方の基板内のドープされた第１のウェルおよび下ソース／ドレイン領域を含む。これらのデバイスはさらに、第２の垂直フィンの下方の基板内のドープされた第２のウェルを含む。これらのデバイスはさらに、下ソース／ドレイン領域上およびドープされた第２のウェル上の下スペーサ層を含む。これらのデバイスはさらに、下スペーサ層上および第２の垂直フィン上の誘電性下層セグメント、ならびに誘電性下層セグメント上の第１のゲート誘電体層を含む。
【０００８】
これらの特徴および利点ならびにその他の特徴および利点は、本発明の例示的な実施形態の以下の詳細な説明から明らかになる。以下の詳細な説明は、添付図面を参照して読まれるべきである。
【０００９】
以下の説明は、以下の図を参照して本発明の実施形態の詳細を提供する。
【図面の簡単な説明】
【００１０】
【図１】基板を示す、本発明の一実施形態に基づく側断面図である。
【図２】基板上に形成された複数の垂直フィンおよびそれぞれの垂直フィン上のフィン・テンプレートを示す、本発明の一実施形態に基づく側断面図である。
【図３】２つの垂直フィン間の分離領域、一方の垂直フィンの下方のｎ型ウェルおよびもう一方の垂直フィンの下方のｐ型ウェルを示す、本発明の一実施形態に基づく側断面図である。
【図４】一方の垂直フィンおよびｎ型ウェルを覆うマスキング・ブロックを示す、本発明の一実施形態に基づく側断面図である。
【図５】露出した垂直フィンの側壁のライナ層を示す、本発明の一実施形態に基づく側断面図である。
【図６】ｐ型ウェル内に形成されたソース／ドレイン領域を示す、本発明の一実施形態に基づく側断面図である。
【図７】マスキング・ブロックおよびライナ層を除去した後の露出した垂直フィンを示す、本発明の一実施形態に基づく側断面図である。
【図８】ソース／ドレイン領域上、分離領域上およびｎ型ウェル上の下スペーサ層と、フィン・テンプレート上のスペーサ・キャップとを示す、本発明の一実施形態に基づく側断面図である。
【図９】垂直フィン上、スペーサ・キャップ上および下スペーサ層上の誘電性下層を示す、本発明の一実施形態に基づく側断面図である。
【図１０】ｎ型ウェル上の垂直フィン上の第２のマスキング・ブロックを示す、本発明の一実施形態に基づく側断面図である。
【図１１】誘電性下層の露出部分を除去した後の下ソース／ドレイン領域上の露出した垂直フィンを示す、本発明の一実施形態に基づく側断面図である。
【図１２】第２のマスキング・ブロックを除去した後に露出した垂直フィン上および露出した誘電性下層セグメント上に形成されたゲート誘電体層を示す、本発明の一実施形態に基づく側断面図である。
【図１３】ゲート誘電体層上の仕事関数層（ｗｏｒｋ  ｆｕｎｃｔｉｏｎ  ｌａｙｅｒ）を示す、本発明の一実施形態に基づく側断面図である。
【図１４】仕事関数層上の導電性ゲート充填材（ｃｏｎｄｕｃｔｉｖｅ  ｇａｔｅ  ｆｉｌｌ）を示す、本発明の一実施形態に基づく側断面図である。
【図１５】高さが低減されたゲート誘電体層、仕事関数層および導電性ゲート充填材を示す、本発明の一実施形態に基づく側断面図である。
【図１６】導電性ゲート充填材上、仕事関数層上およびゲート誘電体層上に形成された上スペーサ層と、第１のスペーサ・キャップ上のスペーサ・キャップの第２のセットとを示す、本発明の一実施形態に基づく側断面図である。
【図１７】ゲート誘電体層、仕事関数層および導電性ゲート充填材から形成されたパターニングされたゲート構造体上の上スペーサを示す、本発明の一実施形態に基づく側断面図である。
【図１８】ゲート構造体上および下スペーサ層上の障壁層を示す、本発明の一実施形態に基づく側断面図である。
【図１９】それぞれの垂直フィン上に形成された上ソース／ドレインを示す、本発明の一実施形態に基づく側断面図である。
【図２０】上ソース／ドレイン、下ソース／ドレインおよびｎ型にドープされたウェルにそれぞれ形成された電気コンタクトを示す、本発明の一実施形態に基づく側断面図である。
【発明を実施するための形態】
【００１１】
本発明の実施形態は一般に、基板上に、垂直フィンの同じセットから、論理デバイスとパワー・デバイスの組合せを形成することに関する。基板上に複数の垂直フィンを形成することができ、その後に製造するパワー・デバイスと論理デバイスとに差異を設けるため、それらの垂直フィンのサブセットをマスキングすることができる。パワー・デバイスは、論理デバイスよりも大きい電圧および電力を処理することができる。
【００１２】
本発明の実施形態は一般に、低電圧／小電力のデバイスとすることができるフィン電界効果トランジスタ（ＦｉｎＦＥＴ）デバイスを製造するのに使用するプロセス・ステップと同様のプロセス・ステップを使用して、高電圧／大電力を処理することができるＦｉｎＦＥＴデバイスを製造することに関し、そのため、高電圧／大電力のデバイスと低電圧／小電力の論理デバイスの組合せを一緒に同じ基板上に同時に製造することができる。
【００１３】
本発明の実施形態は一般に、パワー・デバイスを形成することに関し、このパワー・デバイスは、その電圧／電流容量を増大させるために、追加の厚い誘電性下層および逆Ｔ字形のゲート構造体を有する。このパワー・デバイスは、追加の厚い誘電性下層をゲート構造体の電気絶縁構成要素の部分として有する垂直輸送（ｖｅｒｔｉｃａｌ  ｔｒａｎｓｐｏｒｔ）フィン電界効果トランジスタ（ＶＴ  ＦｉｎＦＥＴ）とすることができる。
【００１４】
本発明の実施形態は一般に、パワー・デバイスを形成することに関し、このパワー・デバイスは、上ソース／ドレインから、垂直フィン・チャネルを通って、薄くドープされたウェルまで延び、次いで９０度曲がって下電気コンタクトに達する逆Ｔ字形の導電性領域を有する。パワーＦｉｎＦＥＴ用のこのドープされたウェル上に単一の垂直フィンを直接に形成することができる。逆Ｔ字形の導電性領域は、パワー・デバイスの「オン」抵抗を制御することができ、そのため、そのパワー・デバイスは、逆Ｔ字形の導電性領域がないデバイスよりも大きい電圧／電力を処理することができる。ウェルの深さ、ドーパント濃度、およびチャネルから下電気コンタクトまでの距離は、デバイス抵抗および動作電圧範囲に影響し得る。このパワー・デバイスでは、より濃くドープされたソース／ドレイン領域を使用しなくてもよい。
【００１５】
本発明を適用することができる例示的な用途／利用法には、限定はされないが、パワー・デバイスと制御回路の組合せを同じ基板上に含む回路およびデバイス、例えばシステム・オン・チップ（ＳｏＣ）デバイスが含まれる。
【００１６】
本発明の態様は、例示的な所与のアーキテクチャに関して説明されるが、本発明の態様の範囲内で、他のアーキテクチャ、構造、基板材料、プロセス特徴およびプロセス・ステップを変更することができることが理解される。
【００１７】
次に図面を参照する。図面では、類似の符号が同じ要素または同様の要素を表す。最初に本発明の一実施形態に基づく図１を参照すると、基板１１０が示されている。
【００１８】
基板１１０は、例えば単結晶半導体材料ウェーハまたはセミコンダクタ・オン・インシュレータ・スタック・ウェーハとすることができる。この基板は、構造的支持を提供する支持層と、デバイスを形成することができる活性半導体層とを含むことができる。この活性半導体層と支持層の間に絶縁層（例えば埋込み酸化物（ＢＯＸ）層）を置いて、セミコンダクタ・オン・インシュレータ基板（ＳｅＯＩ）（例えばシリコン・オン・インシュレータ基板（ＳＯＩ））を形成することができ、または注入された層が埋込み絶縁材料を形成することもできる。
【００１９】
支持層は、結晶相、半結晶相、微結晶相、ナノ結晶相もしくは非晶相、あるいはこれらの組合せを含むことができる。支持層は、半導体（例えばシリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、シリコン−ゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、ヒ化ガリウム（ＧａＡｓ）、テルル化カドミウム（ＣｄＴｅ）など）、絶縁体（例えばガラス（例えばシリカ、ホウケイ酸ガラス）、セラミック（例えば酸化アルミニウム（Ａｌ２Ｏ３、サファイヤ））、プラスチック（例えばポリカーボネート、ポリアセトニトリル）、金属（例えばアルミニウム、金、チタン、モリブデン−銅（ＭｏＣｕ）複合材料など）、またはこれらの組合せとすることができる。
【００２０】
活性半導体層は、結晶性半導体、例えばＩＶ族またはＩＶ−ＩＶ族半導体（例えばシリコン（Ｓｉ）、炭化シリコン（ＳｉＣ）、シリコン−ゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ））、ＩＩＩ−Ｖ族半導体（例えばヒ化ガリウム（ＧａＡｓ）、リン化インジウム（ＩｎＰ）、アンチモン化インジウム（ＩｎＳｂ））、ＩＩ−ＶＩ族半導体（例えばテルル化カドミウム（ＣｄＴｅ）、テルル化亜鉛（ＺｎＴｅ）、硫化亜鉛（ＺｎＳ）、セレン化亜鉛（ＺｎＳｅ））、またはＩＶ−ＶＩ族半導体（例えば硫化スズ（ＳｎＳ）、セレン化鉛（ＰｂＳｂ））とすることができる。
【００２１】
図２は、基板１１０上に形成された複数の垂直フィン１１１およびそれぞれの垂直フィン上のフィン・テンプレート１２０を示す、本発明の一実施形態に基づく側断面図である。
【００２２】
フィン１１１は、多数のパターニング（ｐａｔｔｅｒｎｉｎｇ）製造プロセス、例えば側壁像転写（ｓｉｄｅｗａｌｌ  ｉｍａｇｅ  ｔｒａｎｓｆｅｒ）（ＳＩＴ）プロセス、自己整合２重パターニング（ｓｅｌｆ−ａｌｉｇｎｅｄ  ｄｏｕｂｌｅ  ｐａｔｔｅｒｎｉｎｇ）（ＳＡＤＰ）プロセス、自己整合３重（ｔｒｉｐｌｅ）パターニング（ＳＡＴＰ）プロセスまたは自己整合４重（ｑｕａｄｒｕｐｌｅ）パターニング（ＳＡＱＰ）プロセスによって基板１１０上に形成することができる。フィン１１１は、直接書込み（ｄｉｒｅｃｔ  ｗｒｉｔｅ）プロセスによって、または２重パターニング・プロセス、例えば液浸リソグラフィ、極端紫外線リソグラフィもしくはＸ線リソグラフィおよびその後のエッチングを使用した２重パターニング・プロセスによって形成することができる。
【００２３】
フィンは、約１５ｎｍから約１００ｎｍ、または約１５ｎｍから約５０ｎｍ、または約５０ｎｍから約１００ｎｍ、または約３０ｎｍから約７０ｎｍの範囲の高さを有することができる。しかしながら、他の高さも企図される。
【００２４】
フィン・テンプレート１２０は、それぞれの垂直フィン１１１上に形成することができ、パターニング・プロセス中に形成することができる。フィン・テンプレート１２０は、ハード・マスク、例えば酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸化窒化シリコン（ＳｉＯＮ）、炭化窒化シリコン（ＳｉＣＮ）、ホウ素化窒化シリコン（ＳｉＢＮ）、ホウ素化炭化シリコン（ＳｉＢＣ）、ホウ素化炭化窒化シリコン（ＳｉＢＣＮ）、炭化ホウ素（ＢＣ）、窒化ホウ素（ＢＮ）またはこれらの組合せとすることができる。フィン１１１の上面とフィン・テンプレート１２０との間に薄い（すなわち＜１ｎｍの）酸化物層を置くことができる。
【００２５】
図３は、２つのフィン間の分離領域１３０、一方のフィンの下方のｎ型ウェルおよびもう一方のフィンの下方のｐ型ウェルを示す、本発明の一実施形態に基づく側断面図である。
【００２６】
分離領域１３０（例えば浅いトレンチ分離（ＳＴＩ）領域）は基板１１０内に形成することができ、基板１１０の異なる領域間の電気伝導を防ぐためまたは低減させるために絶縁誘電体材料（例えばＳｉＯ２）を含むことができる。基板の隣接する領域を物理的および電気的に分離するため、分離領域１３０は、少なくとも５０ｎｍ、または少なくとも１００ｎｍ、または約５０ｎｍから約２５０ｎｍ、または約１００ｎｍから約１５０ｎｍの幅を有することができる。分離領域１３０のそれぞれの側に１つまたは複数のフィン１１１を形成することができ、分離領域１３０は、基板を、２つの異なる領域、例えば第１の領域１０１および第２の領域１０２に分離する。第１の領域１０１に形成された１つまたは複数のフィン１１１は、ｐ型論理フィン電界効果トランジスタ（ＦｉｎＦＥＴ）を形成するように構成することができ、第２の領域１０２に形成された１つまたは複数のフィン１１１は、ｎ型パワー・フィンＦＥＴを形成するように構成することができる。しかしながら、この配列もしくはドーパント型またはその両方を逆にすることもできる。
【００２７】
基板１１０にドーパントを導入して、ドープされたウェル１１５、１１６を形成することができる。基板１１０の第１の領域１０１にｐ型ドーパントを導入して、ｐ型にドープされたウェル１１５を形成することができ、基板の第２の領域１０２にｎ型ドーパントを導入して、ｎ型にドープされたウェル１１６を形成することができる。これらのドーパントを逆にすることもできる。ｐ型ドーパントは、限定はされないが、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）およびインジウム（Ｉｎ）を含むことができる。ｎ型ドーパントは、限定はされないが、リン（Ｐ）、ヒ素（Ｓ）およびアンチモン（Ｓｂ）を含むことができる。ドーパント（ｎ型またはｐ型）は、限定はされないが、イオン注入、気相ドーピング、プラズマ・ドーピング、プラズマ浸漬イオン注入、クラスタ・ドーピング、インフュージョン（ｉｎｆｕｓｉｏｎ）・ドーピング、液相ドーピング、固相ドーピングなどを含む、適当なドーピング技法によって組み込むことができる。ドープされたウェル１１５、１１６は分離領域１３０に隣接することができ、分離領域１３０よりも浅くすることができる。ドープされたウェル１１５、１１６はフィン１１１の下方に位置することができ、フィン１１１の界面エリア（ｉｎｔｅｒｆａｃｉａｌ  ａｒｅａ）を超えて横方向に延びる。パワーＦｉｎＦＥＴ用のドープされたウェル１１６は、基板１１０内において、約３０ｎｍから約１５０ｎｍまたは約５０ｎｍから約１００ｎｍの範囲の深さを有することができる。しかしながら、他の深さも企図される。ドープされたウェル１１６の深さを変えることによって、パワー・デバイスのデバイス抵抗および動作電圧を変化させることができる。論理ＦｉｎＦＥＴ用のドープされたウェル１１５は、基板１１０内において、約２０ｎｍから約１００ｎｍ、または約２０ｎｍから約６０ｎｍ、または約５０ｎｍから約１００ｎｍの範囲の深さを有することができる。しかしながら、他の深さも企図される。
【００２８】
ｐ型にドープされたウェル１１５は、約１×１０１７原子／ｃｍ３から約１×１０１９原子／ｃｍ３、または約５×１０１７原子／ｃｍ３から約５×１０１８原子／ｃｍ３の範囲のドーパント濃度を有することができる。ｎ型にドープされたウェル１１６は、約１×１０１７原子／ｃｍ３から約１×１０１９原子／ｃｍ３、または約５×１０１７原子／ｃｍ３から約５×１０１８原子／ｃｍ３の範囲のドーパント濃度を有することができる。デバイス・チャネルの両端の電圧をより高くするため、ドープされたウェル１１５、１１６はより低いドーパント濃度を有することができる。ｐ型にドープされたウェル１１５およびｎ型にドープされたウェル１１６のドーパント濃度を制御することにより、本質的に同じプロセス・ステップを使用して同じ基板１１０上に論理デバイスおよびパワー・デバイスを形成することができる。パワー・デバイスは、約３ボルト（Ｖ）から約１０Ｖの範囲の動作電圧を有することができ、論理（すなわち低電圧）デバイスは、約０．５Ｖから約２Ｖの範囲の動作電圧を有することができる。ｎ型にドープされたウェル１１６のより低いドーパント濃度は、パワー・デバイスを形成することを可能にし、ｐ型にドープされたウェル１１５のより高いドーパント濃度は、論理デバイスを形成することを可能にする。このことはまた、同じ基板上に電子デバイス（例えばシステム・オン・チップ）を形成する際の製造効率およびより大きい余裕（leeway）を提供する。
【００２９】
図４は、一方の垂直フィンおよびｎ型ウェルを覆うマスキング・ブロックを示す、本発明の一実施形態に基づく側断面図である。
【００３０】
フィン１１１、分離領域１３０および基板１１０上に、ブランケット堆積（ｂｌａｎｋｅｔ  ｄｅｐｏｓｉｔｉｏｎ）（例えばＣＶＤ、スピンオン）によってマスキング層を形成することができる。このマスキング層は、フィン・テンプレート１２０の上面よりも上方に延びることができ、化学機械研摩（ＣＭＰ）を使用して、高さを低減させること、および平坦化された表面を提供することができる。このマスキング層は、ソフト・マスク材料、例えば、ポリマー材料（例えばポリ（メタクリル酸メチル）（ＰＭＭＡ））、シロキサン、ポリジメチルシロキサン（ＰＤＭＳ）、水素シルセスキオキサン（ＨＳＱ）、テトラエチルオルトシリケート（ＴＥＯＳ）など）または非晶質炭素（ａｍｏｒｐｈｏｕｓ  ｃａｒｂｏｎ）（ａ−Ｃ）などのリソグラフィ・レジスト材料とすることができる。
【００３１】
このマスキング層を、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ）、酸化窒化シリコン（ＳｉＯＮ）、炭化シリコン（ＳｉＣ）、炭化窒化シリコン酸素（ＳｉＯＣＮ）、または炭化窒化シリコンホウ素（ＳｉＢＣＮ）などの誘電体材料を含むハード・マスクとすることもできる。本発明のさまざまな実施形態ではこのマスキング層が窒化シリコンである。このマスキング層は、約１０ｎｍから約１００ｎｍまたは約１０ｎｍから約３０ｎｍの厚さを有することができる。しかしながら、他の厚さも企図される。本発明の好ましい実施形態では、このマスキング層が約１００ｎｍの厚さを有することができる。
【００３２】
このマスキング層をパターニングして、リソグラフィ法により、第２の領域１０２の垂直フィン１１１およびｎ型にドープされたウェル１１６を覆うマスキング・ブロック１４０を形成することができる。マスキング層の一部分を除去して、第１の領域１０１のフィン１１１およびｐ型にドープされたウェル１１５を露出させることができる。分離領域１３０の一部分を露出させ、分離領域１３０の一部分をマスキングすることができる。マスキング・ブロック１４０は、フィン・テンプレートの上面よりも上方に延びることができる。
【００３３】
図５は、露出したフィンの側壁のライナ層１５０を示す、本発明の一実施形態に基づく側断面図である。
【００３４】
ライナ層１５０は、露出したフィン１１１の側壁および端壁に形成することができ、露出した垂直フィン１１１は第１の領域１０１にあることができる。ライナ層１５０は、共形堆積（ｃｏｎｆｏｒｍａｌ  ｄｅｐｏｓｉｔｉｏｎ）（例えば原子層堆積（ＡＬＤ）、プラズマ強化ＡＬＤ（ＰＥＡＬＤ）、化学蒸着（ＣＶＤ）、プラズマ強化ＣＶＤ（ＰＥＣＶＤ）またはこれらの組合せ）によって所定の厚さに形成することができる。ライナ層１５０は、約３ｎｍから約１５ｎｍの範囲または約４ｎｍから約８ｎｍの範囲の厚さを有することができ、このライナ層は、フィン１１１内へのドーパントの侵入を防ぐのに十分な厚さを有するものとすることができる。
【００３５】
図６は、ｐ型ウェル内に形成された下ソース／ドレイン領域１１８を示す、本発明の一実施形態に基づく側断面図である。
【００３６】
下ソース／ドレイン領域１１８は基板１１０内に形成されることができ、ｐ型ウェル１１５内またはｎ型ウェル１１６内に形成することができる。ドーパント（ｎ型またはｐ型）は、限定はされないが、イオン注入、気相ドーピング、プラズマ・ドーピング、プラズマ浸漬イオン注入、クラスタ・ドーピング、インフュージョン・ドーピング、液相ドーピング、固相ドーピングなどを含む、適当なドーピング技法によって組み込むことができる。ＮＦＥＴまたはＰＦＥＴを製造するために、下ソース／ドレイン領域１１８にドーピングを実行して、ｎ型またはｐ型ソース／ドレインを形成することができる。ドープされたウェル１１５がパンチスルー・ストップ層（ｐｕｎｃｈ−ｔｈｒｏｕｇｈ  ｓｔｏｐ  ｌａｙｅｒ）を形成することができるように、下ソース／ドレイン領域１１８を形成するドーパントは、第１の領域１０１のドープされたウェル１１５とは反対の型とすることができる。ＮＦＥＴ用の下ソース／ドレイン領域１１８としては、リンがドープされたシリコンを使用することができる。ｐ型にドープされたウェルおよびｎ型の下ソース／ドレイン領域１１８は、第１の領域１０１上のフィン１１１の下方の基板１１０内に形成することができ、ｎ型にドープされたウェル１１６は、第２の領域１０２上のフィン１１１の下方の基板１１０内に形成することができ、ドープされたウェル１１６内には下ソース／ドレイン領域を形成しなくてもよい。これらのドーパントを逆にして、ｎ型にドープされたウェル１１６内にｐ型の下ソース／ドレイン領域１１８を形成することができるようにすること、およびｐ型にドープされたウェルをパワー・デバイスに対して使用することもできる。本発明のいくつかの実施形態では、パワー・デバイス用のドープされたウェル内に下ソース／ドレイン領域が形成されない。ドープされたウェル１１５、１１６上に直接にフィン１１１を配置することができる。
【００３７】
下ソース／ドレイン領域１１８は、約１×１０１８原子／ｃｍ３から約１×１０２１原子／ｃｍ３、または約１×１０１９原子／ｃｍ３から約５×１０２０原子／ｃｍ３の範囲のドーパント濃度を有することができる。しかしながら、他の濃度も企図される。下ソース／ドレイン領域１１８のドーパント濃度は、ドープされたウェル１１５の反対の型のドーピングを打ち消すのに十分な濃度とすることができる。下ソース／ドレイン領域１１８のドーパント濃度は、ドープされたウェル１１５もしくはドープされたウェル１１６またはその両方のウェルのドーパント濃度の少なくとも５倍（５×）とすることができる。
【００３８】
下ソース／ドレイン領域１１８は、基板１１０内およびドープされたウェル１１５内において、約２０ｎｍから約６０ｎｍまたは約３０ｎｍから約５０ｎｍの範囲の深さを有することができる。上記の深さ範囲よりも浅い他の深さまたは上記の深さ範囲よりも深い他の深さを使用することもできる。基板内におけるドープされたウェル１１５の深さは、約２０ｎｍから約６０ｎｍまたは約５０ｎｍから約１００ｎｍの範囲とすることができ、下ソース／ドレイン領域１１８の深さよりも深い。下ソース／ドレイン領域１１８の周囲にパンチスルー・ストップを形成するために、ドープされたウェル１１５は下ソース／ドレイン領域を取り囲むことができる。第２の領域１０２のドープされたウェル１１６は変更なしでもよく、または下ソース／ドレイン領域が形成されていてもよい。
【００３９】
図７は、マスキング・ブロックおよびライナ層を除去した後の露出したフィンを示す、本発明の一実施形態に基づく側断面図である。
【００４０】
第２の領域１０２のドープされたウェル１１６上の１つまたは複数のフィン１１１からマスキング・ブロック１４０を除去することができる。マスキング・ブロック１４０の材料に応じて、マスキング・ブロックは、選択性エッチングまたはアッシング（ａｓｈｉｎｇ）を使用して除去することができる。マスキング・ブロック１４０を除去することによって、第２の領域１０２のフィン１１１およびドープされたウェル１１６を露出させることができる。
【００４１】
図８は、ソース／ドレイン領域上、分離領域上およびｎ型にドープされたウェル上の下スペーサ層１６０と、フィン・テンプレート上のスペーサ・キャップとを示す、本発明の一実施形態に基づく側断面図である。
【００４２】
下スペーサ層１６０は、基板１１０、ソース／ドレイン領域１１８、分離領域１３０およびドープされたウェル１１６の表面、ならびに第１および第２の両方の領域１０１、１０２のフィンの下部に形成することができる。フィン・テンプレート１２０上にスペーサ・キャップ１６２を形成することができる。
【００４３】
下スペーサ層１６０は、方向性堆積、例えば高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）、物理蒸着（ＰＶＤ）もしくはガス・クラスタ・イオン・ビーム（ＧＣＩＢ）によって、またはブランケット堆積およびエッチバックによって形成することができる。ＰＶＤを使用する場合、スパッタリング装置は、直流ダイオード・システム、無線周波スパッタリング、マグネトロン・スパッタリングまたはイオン化金属プラズマ・スパッタリングを含むことができる。ＧＣＩＢ堆積を使用する場合には、真空中で高圧ガスを膨張させ、続いて凝縮させてクラスタとする。このクラスタをイオン化し、表面に導くことができ、これによって非常に異方性の高い堆積を提供することができる。
【００４４】
下スペーサ層１６０の材料は、限定はされないが、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸化窒化シリコン（ＳｉＯＮ）、炭化窒化シリコン（ＳｉＣＮ）、ホウ素化窒化シリコン（ＳｉＢＮ）、ホウ素化炭化シリコン（ＳｉＢＣ）、低Ｋ誘電体またはこれらの組合せを含む、誘電体材料とすることができる。低Ｋ誘電体は、非晶質炭素（ａ−Ｃ）、フッ素がドープされた酸化シリコン（ＳｉＯ：Ｆ）、炭素がドープされた酸化シリコン（ＳｉＯ：Ｃ）、ＳｉＣＯＨ、ホウ素化炭化窒化シリコン（ＳｉＢＣＮ）、またはこれらの組合せを含むことができる。他の例は、Ａｐｐｌｉｅｄ  ＭａｔｅｒｉａｌのＢｌａｃｋ  Ｄｉａｍｏｎｄ（商標）を含む。
【００４５】
下スペーサ層１６０は、約３ｎｍから約１５ｎｍ、または約５ｎｍから約１０ｎｍ、または約３ｎｍから約５ｎｍの厚さを有することができる。しかしながら、他の厚さも企図される。
【００４６】
図９は、垂直フィン上、スペーサ・キャップ上および下スペーサ層上の誘電性下層１７０を示す、本発明の一実施形態に基づく側断面図である。
【００４７】
誘電性下層１７０は、垂直フィン１１１および下スペーサ層１６０の露出部分に形成することができ、共形堆積（例えばＡＬＤ、ＰＥＡＬＤ）によって形成することができる。
【００４８】
一実施形態では、さまざまな堆積技法、例えば窒化物形成（ｎｉｔｒｉｄａｔｉｏｎ）、原子層堆積（ＡＬＤ）、分子層堆積（ＭＬＤ）、化学蒸着（ＣＶＤ）、物理蒸着（ＰＶＤ）およびスピンオン技法を使用して誘電性下層１７０を堆積させる。本発明の代替実施形態では、熱酸化を堆積技法として使用して誘電性下層１７０を堆積させる。この例では、フィンの露出した表面に誘電性下層１７０が形成され、誘電体材料（例えば酸化物）によって既に覆われた不活性領域には誘電性下層１７０が形成されない。誘電性下層１７０は１つまたは複数の層を含むことができる。誘電性下層１７０は、約１ｎｍから２５ｎｍ、もしくは約２ｎｍから２０ｎｍ、もしくは約４ｎｍから１５ｎｍの範囲の厚さ、またはこれらの間の範囲の厚さを有することができる。しかしながら、他の厚さも企図される。
【００４９】
誘電性下層１７０は、約５ｎｍから約２０ｎｍ、または約６ｎｍから約１５ｎｍ、または約７ｎｍから約１０ｎｍの範囲の厚さを有することができる。上記の厚さ範囲よりも薄い他の厚さまたは上記の厚さ範囲よりも厚い他の深さを使用することもできる。
【００５０】
誘電性下層１７０の材料は、酸化シリコン（ＳｉＯ）、酸化窒化シリコン（ＳｉＯＮ）、ホウ素化炭化窒化シリコン（ＳｉＢＣＮ）、酸化炭化窒化シリコン（ＳｉＯＣＮ）、高Ｋ誘電体材料またはこれらの組合せとすることができる。高ｋ材料の例は、限定はされないが、金属酸化物、例えば酸化ハフニウム（ＨｆＯ）、酸化ハフニウムシリコン（ＨｆＳｉＯ）、酸化窒化ハフニウムシリコン（ＨｆＳｉＯＮ）、酸化ランタン（ＬａＯ）、酸化ランタンアルミニウム（ＬａＡｌＯ）、酸化ジルコニウム（ＺｒＯ）、酸化ジルコニウムシリコン（ＺｒＳｉＯ）、酸化窒化ジルコニウムシリコン（ＺｒＳｉＯＮ）、酸化タンタル（ＴａＯ）、酸化チタン（ＴｉＯ）、酸化バリウムストロンチウムチタン（ＢａＳｒＴｉＯ）、酸化バリウムチタン（ＢａＴｉＯ）、酸化ストロンチウムチタン（ＳｒＴｉＯ）、酸化イットリウム（ＹＯ）、酸化アルミニウム（ＡｌＯ）、酸化鉛スカンジウムタンタル（ＰｂＳｃＴａＯ）、およびニオブ酸鉛亜鉛（ＰｂＺｎＮｂＯ）を含む。この高ｋ材料はさらに、ランタン、アルミニウム、マグネシウムまたはこれらの組合せなどのドーパントを含むことができる。
【００５１】
図１０は、ｎ型ウェル上のフィン上の第２のマスキング・ブロック１４５を示す、本発明の一実施形態に基づく側断面図である。
【００５２】
第２のマスキング・ブロック１４５は、第２の領域１０２の誘電性下層１７０およびフィン１１１上に形成することができる。第１の領域１０１において誘電性下層１７０の一部分を露出させることができる。
【００５３】
図１１は、誘電性下層の露出部分を除去した後のソース／ドレイン領域上の露出したフィンを示す、本発明の一実施形態に基づく側断面図である。
【００５４】
誘電性下層１７０の露出部分を、例えば等方性エッチング（例えば湿式化学エッチング、乾式プラズマ・エッチング）を使用して除去して、誘電性下層セグメント１７２を形成すること、ならびに誘電性下層１７０の下の下スペーサ層１６０、フィン１１１、フィン・テンプレート１２０およびスペーサ・キャップ１６２を露出させることができる。誘電性下層１７０は、下スペーサ層１６０とは異なる材料とすることができ、そのため誘電性下層１７０の部分を選択的に除去することができる。
【００５５】
図１２は、第２のマスキング・ブロックを除去した後に露出した垂直フィン上および露出した誘電性下層セグメント上に形成されたゲート誘電体層１８０を示す、本発明の一実施形態に基づく側断面図である。
【００５６】
ゲート誘電体層１８０は、第２のマスキング・ブロック１４５を除去した後に、露出した垂直フィン１１１上および第２の領域１０２の垂直フィン上の露出した誘電性下層セグメント１７２上に形成することができる。ゲート誘電体層１８０は共形堆積（例えばＡＬＤ、ＰＥＡＬＤ）によって形成することができる。
【００５７】
ゲート誘電体層１８０は、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸化窒化シリコン（ＳｉＯＮ）、窒化ホウ素（ＢＮ）、高ｋ誘電体材料またはこれらの組合せとすることができる。
【００５８】
ゲート誘電体層１８０は、約７Åから約３０Å、または約７Åから約１０Å、または約１ｎｍから約２ｎｍの厚さを有することができる。しかしながら、他の厚さも企図される。
【００５９】
図１３は、ゲート誘電体層上の仕事関数層１９０を示す、本発明の一実施形態に基づく側断面図である。
【００６０】
フィン電界効果トランジスタ（ＦｉｎＦＥＴ）用またはパワーＦｉｎＦＥＴ用のゲート構造体を形成するために、仕事関数材料（ＷＦＭ）によって、ゲート誘電体層１８０の一部分上に仕事関数層１９０を形成することができる。仕事関数層１９０は、共形堆積によってゲート誘電体層１８０上に堆積させることができる。電流は、下ソース／ドレイン領域１１８またはドープされたウェル１１６から、垂直フィン１１１とゲート構造体とによって形成されたチャネル領域を通って、上ソース／ドレインに垂直に流れることができる。
【００６１】
必ずしもこれらに限定されるというわけではないが、仕事関数層１９０は、ＰＦＥＴに対して、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）またはルテニウム（Ｒｕ）を含むことができる。必ずしもこれらに限定されるというわけではないが、仕事関数層１９０は、ＮＦＥＴに対して、窒化チタン（ＴｉＮ）、窒化チタンアルミニウム（ＴｉＡｌＮ）、窒化チタンアルミニウム炭素（ＴｉＡｌＣＮ）、炭化チタンアルミニウム（ＴｉＡｌＣ）、炭化タンタルアルミニウム（ＴａＡｌＣ）、窒化タンタルアルミニウム炭素（ＴａＡｌＣＮ）、またはランタン（Ｌａ）がドープされたＴｉＮもしくはＬａがドープされたＴａＮを含むことができる。
【００６２】
仕事関数層１９０は、約２ｎｍから約１０ｎｍまたは約３ｎｍから約６ｎｍの範囲の厚さを有することができる。しかしながら、他の厚さも企図される。
【００６３】
図１４は、仕事関数層上の導電性ゲート充填材２００を示す、本発明の一実施形態に基づく側断面図である。
【００６４】
導電性ゲート充填材２００は、仕事関数層１９０の少なくとも一部分上または仕事関数層が存在しない場合にはゲート誘電体層１８０の少なくとも一部分上に形成することができる。導電性ゲート充填材２００はブランケット堆積によって形成することができ、ＣＭＰを使用して余分な材料を除去することができる。
【００６５】
必ずしもこれらに限定されるというわけではないが、導電性ゲート充填材２００は、非晶質シリコン（ａ−Ｓｉ）、または金属、例えばタングステン（Ｗ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、ルテニウム（Ｒｕ）、銅（Ｃｕ）、金属炭化物（例えばＴａＣ、ＴｉＣ、ＷＣなど）、金属窒化物（例えばＴａＮ、ＺｒＮなど）、遷移金属アルミニド（ａｌｕｍｉｎｉｄｅ）（例えば、ＴｉＡｌ、ＣｏＡｌ、ＮｉＡｌなど）、炭化タンタルマグネシウム、もしくはこれらの組合せを含むことができる。ゲート構造体を形成するために、導電性ゲート充填材２００は、仕事関数層１９０上、または仕事関数層が存在しない場合にはゲート誘電体層１８０上に堆積させることができる。
【００６６】
図１５は、高さが低減されたゲート誘電体層、仕事関数層および導電性ゲート充填材を示す、本発明の一実施形態に基づく側断面図である。
【００６７】
導電性ゲート充填材２００の高さを、例えば方向性エッチング（例えば反応性イオン・エッチング（ＲＩＥ））を使用して低減させることができる。仕事関数層１９０の露出部分を選択性エッチングを使用して除去し、ゲート誘電体層１８０の露出部分を選択性エッチングを使用して除去して、フィン１１１の上部を露出させることができる。
【００６８】
図１６は、導電性ゲート充填材上、仕事関数層上およびゲート誘電体層上に形成された上スペーサ層２１０と、第１のスペーサ・キャップ上のスペーサ・キャップの第２のセットとを示す、本発明の一実施形態に基づく側断面図である。
【００６９】
上スペーサ層２１０は、導電性ゲート充填材２００上、仕事関数層１９０上およびゲート誘電体層１８０上に形成することができ、スペーサ・キャップ２１２の第２のセットは、第１のスペーサ・キャップ１６２上に形成することができる。上スペーサ層２１０は、方向性堆積、例えば高密度プラズマＣＶＤ（ＨＤＰＣＶＤ）またはガス・クラスタ・イオン・ビーム（ＧＣＩＢ）によって形成することができる。上スペーサ層２１０はフィン１１１の露出した上部を覆うことができ、上スペーサ層２１０の上面は、フィン１１１の上面のところに位置し、またはフィン１１１の上面よりも上もしくは下に位置することができる。
【００７０】
上スペーサ層２１０の材料は、限定はされないが、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸化窒化シリコン（ＳｉＯＮ）、炭化窒化シリコン（ＳｉＣＮ）、ホウ素化窒化シリコン（ＳｉＢＮ）、ホウ素化炭化シリコン（ＳｉＢＣ）、低Ｋ誘電体またはこれらの組合せを含む、誘電体材料とすることができる。
【００７１】
導電性ゲート充填材２００上に有機平坦化層（ｏｒｇａｎｉｃ  ｐｌａｎａｒｉｚａｔｉｏｎ  ｌａｙｅｒ）（ＯＰＬ）を形成し、導電性ゲート充填材２００の部分を露出させるようにＯＰＬをパターニングし、次いで導電性ゲート充填材２００の露出部分を除去し、続いて仕事関数層を除去することができる。導電性ゲート充填材２００の残った部分上に上スペーサ層２１０を形成することができる。
【００７２】
図１７は、ゲート誘電体層、仕事関数層および導電性ゲート充填材から形成されたパターニングされたゲート構造体上の上スペーサを示す、本発明の一実施形態に基づく側断面図である。
【００７３】
第１の領域１０１に論理ＦｉｎＦＥＴを形成し、第２の領域１０２にパワーＦｉｎＦＥＴを形成するために、上スペーサ層２１０、導電性ゲート充填材２００、仕事関数層１９０およびゲート誘電体層１８０をマスキングし、エッチングすることができる。これらの層を分割して、第１のゲート誘電体層、第１の仕事関数層および第１の導電性ゲート充填材を含むパワーＦｉｎＦＥＴ用のゲート構造体、ならびに第２のゲート誘電体層、第２の仕事関数層および第２の導電性ゲート充填材を含む論理ＦｉｎＦＥＴ用のゲート構造体を形成することができる。下スペーサ層１６０上に誘電性下層セグメント１７２およびゲート誘電体層１８０を形成し、その後に上スペーサ層２１０、導電性ゲート充填材２００、仕事関数層１９０、ゲート誘電体層１８０および誘電性下層セグメント１７２の部分を除去することによって、パワーＦｉｎＦＥＴのゲート構造体は逆Ｔ字形の形状を有することができる。また、下スペーサ層１６０上にゲート誘電体層１８０を形成し、その後に上スペーサ層２１０、導電性ゲート充填材２００、仕事関数層１９０、ゲート誘電体層の部分を除去することによって、論理ＦｉｎＦＥＴのゲート構造体も逆Ｔ字形の形状を有することができる。
【００７４】
第１の領域１０１のゲート構造体と第２の領域１０２のゲート構造体の間にトレンチを形成することができ、このトレンチは、第１の領域上のゲート構造体を第２の領域上のゲート構造体から物理的および電気的に分離するために分離領域１３０の上に形成することができる。
【００７５】
図１８は、ゲート構造体上および下スペーサ層上の障壁層２２０を示す、本発明の一実施形態に基づく側断面図である。
【００７６】
障壁層２２０は、ゲート構造体および下スペーサ層上に形成することができ、共形堆積によって形成することができる。障壁層２２０は、共形堆積プロセス、例えば原子層堆積（ＡＬＤ）またはプラズマ強化化学蒸着（ＰＥＣＶＤ）を使用して形成することができる。しかしながら、他の適当な共形堆積プロセスを使用することもできる。障壁層２２０は、窒化シリコン（ＳｉＮ）、炭化窒化シリコン（ＳｉＣＮ）、窒化シリコンホウ素（ＳｉＢＮ）、ドープされた窒化物、酸化窒化シリコン（ＳｉＯＮ）またはこれらの組合せでできたものとすることができる。障壁層２２０は窒化シリコンでできたものとすることができる。障壁層２２０は、約３ｎｍから約１０ｎｍの範囲の均一な厚さを有することができる。障壁層２２０は、導電性ゲート充填材２００から層間誘電体（ｉｎｔｅｒｌａｙｅｒ  ｄｉｅｌｅｃｔｒｉｃ）（ＩＬＤ）層中への材料の拡散を防ぐのに十分な厚さを有するものとすることができる。
【００７７】
図１９は、それぞれのフィン上に形成された上ソース／ドレインを示す、本発明の一実施形態に基づく側断面図である。
【００７８】
ブランケット堆積およびＣＭＰによって障壁層２２０上にＩＬＤ層２３０を形成することができる。ＣＭＰは、障壁層２２０の一部分を露出させるために使用される。ＩＬＤ層は誘電体（例えばＳｉＯ、ＳｉＯ：Ｃなど）とすることができる。
【００７９】
障壁層２２０の露出部分を除去して、その下の第２のスペーサ・キャップ２１２を露出させることができる。第２のスペーサ・キャップ２１２および第１のスペーサ・キャップ１６２を選択的に除去して、フィン・テンプレート１２０を露出させることができ、フィン・テンプレート１２０を除去して、フィン１１１の上面の上に開口を形成することができる。第２のスペーサ・キャップと第１のスペーサ・キャップは同じ材料とすることができる。
【００８０】
それぞれのフィン１１１上に上ソース／ドレイン２４０を形成することができる。上ソース／ドレイン２４０は、フィン１１１の露出した表面でのエピタキシャル成長によって形成することができる。
【００８１】
図２０は、上ソース／ドレイン、下ソース／ドレインおよびｎ型にドープされたウェルにそれぞれ形成された電気コンタクトを示す、本発明の一実施形態に基づく側断面図である。
【００８２】
ＩＬＤ層２３０に、下ソース／ドレイン領域１１８、ドープされたウェル１１６および上ソース／ドレイン２４０まで延びるバイアまたはトレンチを形成することができる。このバイアおよびトレンチ内に、拡散障壁の働きをするバイアおよびトレンチ・ライナ層を形成することができ、このバイアおよびトレンチ・ライナ層は、下ソース／ドレイン領域１１８上、ドープされたウェル１１６上および上ソース／ドレイン２４０上に金属ケイ化物（例えばＴｉＳｉ）を形成することができる。このバイア・ライナ層は、チタン（Ｔｉ）と窒化チタン（ＴｉＮ）の２重層とすることができる。
【００８３】
電気的接続性を向上させ、抵抗を低減させるため、下ソース／ドレイン領域１１８上、ドープされたウェル１１６上および上ソース／ドレイン２４０上にコンタクト層２５０を形成することができる。コンタクト層２５０は、下ソース／ドレイン領域１１８上、ドープされたウェル１１６上および上ソース／ドレイン２４０上でのシリコン（Ｓｉ）もしくはシリコン−ゲルマニウム（ＳｉＧｅ）またはその両方のエピタキシャル成長によって形成することができ、濃くドープされた層とすることができる。コンタクト層２５０のドーピングは、例えばイオン注入もしくはアニーリングを使用して実行することができ、またはエピタキシャル・プロセス中にｉｎ  ｓｉｔｕで実行することができる。一例では、コンタクト層２５０のドーピングが例えば、ｎ型デバイス（例えばｎＦＥＴ）に対してはヒ素（Ａｓ）またはリン（Ｐ）を、ｐ型デバイス（例えばｐＦＥＴ）に対してはホウ素（Ｂ）を、約１×１０２０原子／ｃｍ３から約１×１０２１原子／ｃｍ３の範囲の濃度で使用する。コンタクト層２５０のドーパント濃度は、ドープされたウェル１１５、１１６のドーパント濃度の少なくとも５倍とすることができ、または下ソース／ドレイン１１８と同様とすることができる。
【００８４】
上ソース／ドレイン２４０上のコンタクト層２５０上に上電気コンタクト２７０を形成することができ、下ソース／ドレイン領域１１８上のコンタクト層２５０上およびドープされたウェル１１６上のコンタクト層２５０上に下電気コンタクト２６０を形成することができる。下電気コンタクト２６０および上電気コンタクト２７０は、導電材料、例えばタングステン（Ｗ）、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、または共形に堆積させることができる他の導体とすることができる。これらの下電気コンタクト２６０および上電気コンタクト２７０は、（露出した全ての表面を覆う）ブランケットの形態で堆積させることができ、次いで例えば化学機械研摩（ＣＭＰ）を使用して研摩することができる。それぞれのゲートにゲート・コンタクトを形成することができる。
【００８５】
ドープされたウェル１１６による約２０ｎｍから約２００ｎｍの範囲または約５０ｎｍから約１００ｎｍの範囲の横方向距離Ｄ１だけ、下電気コンタクト２６０とコンタクト層２５０とを分離することができる。しかしながら、他の距離も企図される。横方向距離Ｄ１によって、パワー・デバイスの抵抗および電圧容量を変化させることができる。
【００８６】
ｎ型にドープされたウェル１１６、またはｐ型にドープされたウェル１１５および下ソース／ドレイン領域１１８は、フィンを通して上ソース／ドレイン２４０にかけて、下電気コンタクト２６０と上電気コンタクト２７０の間に逆Ｔ字形の導電性領域１１９を形成することができる。この逆Ｔ字形のウェルは、デバイスのオン抵抗と高電圧能力との間の最適なトレードオフを達成することができる。ウェル１１６の深さは、パワー・トランジスタのフットプリント（すなわち面積）を増大させることなくウェル抵抗を調整するための別の変量を提供することができる。この逆Ｔ字形の導電性領域は、パワー・トランジスタがはるかに大きい電力を処理することを可能にすることができる。パワーＦｉｎＦＥＴ構造体の逆Ｔ字形の導電性領域１１９は、デバイス・チャネルを形成する単一の垂直フィン１１１を含むことができ、論理デバイスは、同じ下ソース／ドレイン１１８上に多数のフィン１１１を含むことができる。この場合、論理デバイスは、逆Ｔ字形の導電性領域の利益を失い得る。Ｖ字形ゲートを有するＶＭＯＳ  ＦＥＴに比べてこの構造は単純であり、垂直ＦｉｎＦＥＴ製造プロセス・フローに組み込むことができる。このパワーＦｉｎＦＥＴと論理デバイスは、同じプロセスおよび層を使用して同時に製造することができる。
【００８７】
電流は、パワーＦｉｎＦＥＴの上ソースから、フィン・チャネルを通って、下ソース／ドレイン領域のない薄くドープされたウェル１１６に流れ、ウェル１１６を横切って電気コンタクト２５０に流れ、下電気コンタクト２６０を通って流れることができ、１０ボルトで流すことができる。薄くドープされたウェル１１６のより高い抵抗は、濃くドープされたソース／ドレインに比べてチャネルを通る電流を低減させることができ、それによってパワー・デバイスの破壊を防ぐことができる。
【００８８】
本発明の実施形態は、集積回路チップの設計を含むことができ、この設計は、グラフィカル・コンピュータ・プログラミング言語で作成し、（ディスク、テープ、物理ハード・ドライブまたは仮想ハード・ドライブ、例えば記憶アクセス・ネットワーク内の仮想ハード・ドライブなどの）コンピュータ記憶媒体に記憶することができる。設計者が、チップまたはチップの製造に使用するフォトリソグラフィ・マスクを製造しない場合、設計者は、作成した設計を、物理的手段によって（例えばその設計を記憶した記憶媒体のコピーを提供することによって）または電子的に（例えばインターネットを介して）、このような実体に、直接にまたは間接的に送ることができる。記憶された設計は次いで、フォトリソグラフィ・マスクを製造するための適当なフォーマット（例えばＧＤＳＩＩ）に変換される。それらのフォトリソグラフィ・マスクは通常、ウェーハ上に形成する、当該チップ設計の多数のコピーを含む。それらのフォトリソグラフィ・マスクは、ウェーハ（もしくはウェーハ上の層またはその両方）の、エッチングまたは他の手法で処理するエリアを画定する目的に利用される。
【００８９】
本明細書に記載された方法を使用して集積回路チップを製造することができる。製造者は、製造した集積回路チップを、未加工のウェーハの形態で（すなわちパッケージ化されていない多数のチップを有する単一のウェーハとして）、または裸ダイ（ｂａｒｅ  ｄｉｅ）として、またはパッケージ化された形態で配布することができる。パッケージ化された形態で配布される場合、チップは、シングル・チップ・パッケージ（例えばマザーボードまたは他のより高次のキャリアに接続されたリード線を有するプラスチック・キャリア）内、またはマルチチップ・パッケージ（例えば表面相互接続もしくは埋込み相互接続またはその両方を有するセラミック・キャリア）内に装着される。いずれにせよ、チップは次いで、（ａ）マザーボードなどの中間製品の部分または（ｂ）最終製品の部分として、他のチップ、個別回路要素もしくは他の信号処理デバイスまたはこれらの組合せと統合される。この最終製品は、玩具および他の低価格帯用途から、ディスプレイ、キーボードまたは他の入力デバイスおよび中央処理装置を有する高度なコンピュータ製品までにわたる、集積回路チップを含む任意の製品とすることができる。
【００９０】
材料化合物は、列挙された元素、例えばＳｉＧｅに関して説明されることも理解すべきである。例えばＳｉＧｅはＳｉｘＧｅ１−ｘを含むなど、これらの化合物は、その化合物中の元素をさまざまな割合で含む。上式でｘは１以下である。さらに、その化合物に他の元素を含めることもでき、それらの元素が本発明に従って機能することもある。追加の元素を含むそれらの化合物を本明細書では合金と呼ぶ。
【００９１】
本明細書において、「１つの実施形態」または「一実施形態」およびこれらの句の他の変形が使用されているとき、それは、その実施形態に関連して記載された特定の特徴、構造、特性などが、少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書の全体を通じてさまざまな場所に現れる、句「１つの実施形態」または「一実施形態」および任意の他の変化の出現は、その全てが、その同じ実施形態に言及しているとは限らない。
【００９２】
以下の「／」、「および／または」および「のうちの少なくとも１つ」のいずれかの使用、例えば「Ａ／Ｂ」、「Ａおよび／またはＢ」および「ＡとＢのうちの少なくとも１つ」の場合のこのような言い回しの使用は、最初に挙げられた選択肢（Ａ）だけの選択、または２番目に挙げられた選択肢（Ｂ）だけの選択、または両方の選択肢（ＡおよびＢ）の選択を包含することが意図されていることを理解されたい。別の例として、「Ａ、Ｂおよび／またはＣ」および「Ａ、ＢおよびＣのうちの少なくとも１つ」の場合、このような言い回しは、最初に挙げられた選択肢（Ａ）だけの選択、または２番目に挙げられた選択肢（Ｂ）だけの選択、または３番目に挙げられた選択肢（Ｃ）だけの選択、または最初に挙げられた選択肢および２番目に挙げられた選択肢（ＡおよびＢ）だけの選択、または最初に挙げられた選択肢および３番目に挙げられた選択肢（ＡおよびＣ）だけの選択、または２番目に挙げられた選択肢および３番目に挙げられた選択肢（ＢおよびＣ）だけの選択、または３つの全ての選択肢（ＡおよびＢおよびＣ）の選択を包含することが意図されている。本技術分野および関連技術分野の技術者にはすぐに明らかになることだが、このことは、列挙された品目と同じ数の項目に対して拡張され得る。
【００９３】
本明細書で使用される用語の目的は特定の実施形態を説明することだけであり、それらの用語が例示的な実施形態を限定することは意図されていない。文脈からそうでないことが明らかである場合を除き、本明細書で使用されるとき、単数形の「ａ」、「ａｎ」および「ｔｈｅ」は複数形も含むことが意図されている。本明細書で使用されるとき、用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」もしくは「含んでいる（ｉｎｃｌｕｄｉｎｇ）」またはこれらの組合せは、明示された特徴、完全体（ｉｎｔｅｇｅｒ）、ステップ、動作、要素もしくは構成要素またはこれらの組合せの存在を明示するが、他の１つもしくは複数の特徴、完全体、ステップ、動作、要素、構成要素もしくはこれらのグループ、またはこれらの組合せの存在または追加を排除しないことも理解される。
【００９４】
説明を容易にするため、本明細書では、図に示された１つの要素または特徴と別の要素または特徴との関係を記述するために、「〜の下（ｂｅｎｅａｔｈ）」、「〜の下方（ｂｅｌｏｗ）」、「下〜（ｌｏｗｅｒ）」、「〜の上方（ａｂｏｖｅ）」、「上〜（ｕｐｐｅｒ）」などの空間的相対語が使用されることがある。これらの空間的相対語は、図に示された向きだけでなく、使用時または動作時のデバイスのさまざまな向きを包含することが理解される。例えば、図中のデバイスを裏返した場合、別の要素または特徴の「下方」または「下」にあると記載された要素は、その別の要素または特徴の「上方」に位置することになる。したがって、用語「〜の下方」は、上方と下方の両方の向きを包含し得る。デバイスがそれ以外の向き（９０度回転させた向きまたは別の向き）に置かれることもあり、本明細書で使用される空間的相対記述語もそれに応じて解釈することができる。さらに、１つの層が２つの層「の間に」あると書かれているときには、その１つの層がそれらの２つの層の間の唯一の層であることもあり、または１つもしくは複数の介在層が存在することもあることも理解される。
【００９５】
層、領域または基板などの要素が別の要素「上」または別の要素「の上に」あると書かれているとき、その要素は、この別の要素上に直接にあることもあり、または介在要素が存在することもあることも理解される。逆に、１つの要素が別の要素「上に直接にある」または別の要素「の上に直接にある」と書かれているとき、介在要素は存在しない。１つの要素が別の要素に「接続」または「結合」されていると書かれているとき、その要素は、この別の要素に直接に接続または結合されていることもあり、または介在要素が存在することもあることも理解される。逆に、１つの要素が別の要素に「直接に接続」または「直接に結合」されていると書かれているとき、介在要素は存在しない。
【００９６】
本明細書では、さまざまな要素を説明するために第１、第２などの用語が使用されることがあるが、これらの用語によってそれらの要素が限定されることはないことが理解される。これらの用語は、１つの要素を別の要素から識別するためだけに使用される。したがって、本発明の発想の範囲を逸脱することなく、以下で論じる第１の要素を第２の要素と称することがある。
【００９７】
上で説明した本発明の一実施形態では、基板上に論理デバイスおよびパワー・デバイスを形成する方法が提供され、この方法は、基板の第１の領域上に第１の垂直フィンを形成し、基板の第２の領域上に第２の垂直フィンを形成することを含み、分離領域が第１の領域を第２の領域から分離し、この方法はさらに、第１の垂直フィン上および第２の垂直フィン上に誘電性下層を形成すること、ならびに第２の領域上の誘電性下層上および第２の垂直フィン上にマスキング・ブロックを形成することを含み、このマスキング・ブロックが第１の垂直フィン上の誘電性下層の一部分を露出したままにし、この方法はさらに、誘電性下層の露出部分を除去して、第２の垂直フィン上に誘電性下層セグメントを形成すること、マスキング・ブロックを除去すること、ならびに第２の領域上の誘電性下層セグメント上および第２の垂直フィン上にゲート誘電体層を形成することを含む。このゲート誘電体層は、酸化シリコン（ＳｉＯ）、窒化シリコン（ＳｉＮ）、酸化窒化シリコン（ＳｉＯＮ）、窒化ホウ素（ＢＮ）、高ｋ誘電体材料およびこれらの組合せからなるグループから選択された材料でできたものとすることができる。このゲート誘電体層は、７Åから３０Åの範囲の厚さを有することができ、誘電性下層セグメントは、約５ｎｍから約１０ｎｍの範囲の厚さを有する。この方法は、ゲート誘電体層および誘電性下層セグメントの下方の基板上に下スペーサ層を形成することを含むことができる。この方法は、第１の垂直フィンの下方の基板内に下ソース／ドレイン領域を形成することを含むことができる。
【００９８】
デバイスおよび製造方法の好ましい実施形態（それらの実施形態は例示的であることおよび限定しないことが意図されている）を説明したが、当業者は、上記の教示を考慮して、変更および変形を加えることができることに留意されたい。したがって、添付の特許請求の範囲に概要が示された本発明の範囲内の変更を、開示された特定の実施形態に加えることができることが理解される。このように本発明の諸態様を説明したが、特許法が求める詳細および特殊性とともに、特許証が主張し、特許証によって保護されることが望ましい事項は、添付の請求の範囲に示されている。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【国際調査報告】
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