(57)【要約】  ナノワイヤデバイスを形成する方法は、垂直スペーサ間にナノワイヤを含む基板を提供することと、垂直スペーサに対してナノワイヤ上にｈｉｇｈ−ｋフィルムを選択的に成膜することと、垂直スペーサに対してｈｉｇｈ−ｋフィルム上に金属含有ゲート電極層を選択的に成膜することと、を含む。方法は、ｈｉｇｈ−ｋフィルムを選択的に成膜する前に垂直スペーサ上に誘電材料を選択的に成膜することであって、誘電材料が、ｈｉｇｈ−ｋフィルムよりも低い比誘電率を有する、選択的に成膜することをさらに含み得る。
2021528859.tif 000002
【特許請求の範囲】
【請求項１】
ナノワイヤデバイスを形成する方法であって、
垂直スペーサ間にナノワイヤを含む基板を提供することと、
前記垂直スペーサに対して前記ナノワイヤ上にｈｉｇｈ−ｋフィルムを選択的に成膜することと、
前記垂直スペーサに対して前記ｈｉｇｈ−ｋフィルム上に金属含有ゲート電極層を選択的に成膜することと、
を含む、方法。
【請求項２】
前記ｈｉｇｈ−ｋフィルムを選択的に成膜する前に前記垂直スペーサ上に誘電材料を選択的に成膜することであって、前記誘電材料が、前記ｈｉｇｈ−ｋフィルムよりも低い比誘電率を有する、前記選択的に成膜することをさらに含む、請求項１に記載の方法。
【請求項３】
前記垂直スペーサ上に前記誘電材料を選択的に成膜することが、前記ナノワイヤデバイスにおけるゲート−ドレイン容量を減少させるのに十分な誘電材料を成膜することを含む、請求項２に記載の方法。
【請求項４】
前記金属含有ゲート電極層を選択的に成膜した後で前記ナノワイヤよりも上の前記垂直スペーサ上に誘電材料を成膜することであって、前記誘電材料が、前記ｈｉｇｈ−ｋフィルムよりも低い比誘電率を有する、前記成膜することをさらに含む、請求項１に記載の方法。
【請求項５】
前記ｈｉｇｈ−ｋフィルムを選択的に成膜する前に、前記ナノワイヤ上に酸化層を形成する等方性酸化プラズマに前記基板を露出することをさらに含む、請求項１に記載の方法。
【請求項６】
前記ナノワイヤから前記酸化層を除去することをさらに含む、請求項５に記載の方法。
【請求項７】
前記ナノワイヤが、Ｓｉ、ＳｉＧｅ、又はＳｉ及びＳｉＧｅの両方で構成される、請求項１に記載の方法。
【請求項８】
前記垂直スペーサが、ＳｉＣＯＨ材料、約７未満の比誘電率を有する誘電材料、又はエアギャップスペーサを含む、請求項１に記載の方法。
【請求項９】
前記ｈｉｇｈ−ｋフィルムが、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、又はＡｌ２Ｏ３を含む、請求項１に記載の方法。
【請求項１０】
前記ナノワイヤが、Ｓｉで構成され、前記金属含有ゲート電極層が、ＴｉＳｉＮ、ＴｉＡｌＣ、Ｔｉ−ｒｉｃｈ  ＴｉＮ、Ｗ、ＷＮｘ、Ｍｏ、又はＰｔを含有する、請求項１に記載の方法。
【請求項１１】
前記ナノワイヤが、ＳｉＧｅで構成され、前記金属含有ゲート電極層が、ＴｉＮ、ＴｉＯＮ、Ｒｕ、Ｗ、ＷＮｘ、Ｍｏ、又はＰｔを含有する、請求項１に記載の方法。
【請求項１２】
前記ｈｉｇｈ−ｋフィルム上に誘電体閾値電圧調整層を成膜することをさらに含む、請求項１に記載の方法。
【請求項１３】
前記ナノワイヤが、Ｓｉで構成され、前記誘電体閾値電圧調整層が、Ｌａ２Ｏ３又はＹ２Ｏ３を含む、請求項１２に記載の方法。
【請求項１４】
前記ナノワイヤが、ＳｉＧｅで構成され、前記誘電体閾値電圧調整層が、Ａｌ２Ｏ３を含む、請求項１２に記載の方法。
【請求項１５】
前記ナノワイヤと前記ｈｉｇｈ−ｋフィルムとの間の境界面に酸化層を形成する等方性酸化プラズマに前記ｈｉｇｈ−ｋフィルムを露出することをさらに含む、請求項１に記載の方法。
【請求項１６】
前記ｈｉｇｈ−ｋフィルムを前記選択的に成膜することが、前記垂直スペーサ上の前記ｈｉｇｈ−ｋフィルム成膜をブロックすることを含む、請求項１に記載の方法。
【請求項１７】
前記ブロックすることが、前記垂直スペーサ上に自己組織化単分子膜（ＳＡＭ）を形成することを含む、請求項１６に記載の方法。
【請求項１８】
前記金属含有ゲート電極層を前記選択的に成膜することが、前記垂直スペーサ上の前記金属含有ゲート電極層の成膜をブロックすることを含む、請求項１に記載の方法。
【請求項１９】
前記ブロックすることが、前記垂直スペーサ上に自己組織化単分子膜（ＳＡＭ）を形成することを含む、請求項１８に記載の方法。
【請求項２０】
ナノワイヤデバイスを形成する方法であって、
垂直スペーサ間にＳｉ、ＳｉＧｅ、又はＳｉ及びＳｉＧｅナノワイヤの両方を含有する基板を提供することと、
前記垂直スペーサ上に誘電材料を選択的に成膜することであって、前記垂直スペーサ上に前記誘電材料を前記選択的に成膜することが、前記ナノワイヤデバイスにおけるゲート−ドレイン容量を減少させるのに十分な誘電材料を成膜することを含む、前記選択的に成膜することと、
前記垂直スペーサ上のｈｉｇｈ−ｋフィルム成膜をブロックすることによって、前記垂直スペーサに対して前記ナノワイヤ上に前記ｈｉｇｈ−ｋフィルムを選択的に成膜することであって、前記誘電材料が、前記ｈｉｇｈ−ｋフィルムよりも低い比誘電率を有する、前記選択的に成膜することと、
前記垂直スペーサ上の金属含有ゲート電極層の成膜をブロックすることによって、前記垂直スペーサに対して前記ｈｉｇｈ−ｋフィルム上に前記金属含有ゲート電極層を選択的に成膜することと、
を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２０１８年６月２２日に出願された「Ｍｅｔｈｏｄ  ｆｏｒ  Ｆｏｒｍｉｎｇ  ａｎ  Ａｄｖａｎｃｅｄ  Ｇａｔｅ  Ｓｔａｃｋ  ｆｏｒ  ３Ｄ  Ｉｎｔｅｇｒａｔｉｏｎ」と題する米国仮特許出願第６２／６８８，９０６号の優先権を主張するものであり、該出願の開示はその全体が、参照により本明細書に明示的に組み込まれる。本出願は、２０１８年６月２６日に出願された「Ｍｅｔｈｏｄ  ｆｏｒ  Ｆｏｒｍｉｎｇ  ａｎ  Ａｄｖａｎｃｅｄ  Ｇａｔｅ  Ｓｔａｃｋ  ｆｏｒ  ３Ｄ  Ｉｎｔｅｇｒａｔｉｏｎ」と題する米国仮特許出願第６２／６９０，３３１号の優先権を主張するものであり、該出願の開示はその全体が、参照により本明細書に明示的に組み込まれる。
【０００２】
本発明は、半導体製造及び半導体デバイスの分野に関し、より詳細には、集積回路のためのナノワイヤデバイスを形成する方法に関する。
【背景技術】
【０００３】
半導体産業は、性能を増強し、デバイス密度を増加させるために、デバイスのフィーチャサイズをスケーリング／減少させることに依拠している。スケーリングによる継続的なデバイス性能改善は、セミコンダクタオンインシュレータ（例えば、シリコンオンインシュレータ（ＳＯＩ）及びゲルマニウムオンインシュレータ（ＧｅＯＩ））、ＳｉＧｅなどのストレッサ、９０ｎｍノードにおける移動度を改善するためのＳｉＣ、ソース及びドレインのエピタキシャル再成長（隆起したソース及びドレイン）、４５ｎｍノードにおけるｈｉｇｈ−ｋ金属ゲート（ＨＫＭＧ）、並びに２２ｎｍノードにおけるＦｉｎＦＥＴ及びトライゲートなどの３Ｄ構造といった、独自技術の導入をもたらしている。
【０００４】
しかしながら、デバイス性能及び良好なショートチャネル制御を維持することは、１４ｎｍ技術ノード以上に極めて挑戦的である。新たな材料（例えば、ＩＩＩ−Ｖ半導体、Ｇｅ、ＳｉＧｅ、グラフェン、ＭｏＳ２、ＷＳ２、ＭｏＳｅ２、及びＷＳ２）並びに新たな集積スキーム（例えば、ナノワイヤ）が必要とされる。ナノワイヤデバイスは、フィーチャサイズのスケーリング、良好なショートチャネル制御、及びデバイス移動度の強化、したがってデバイス速度の強化を提供する。
【発明の概要】
【課題を解決するための手段】
【０００５】
方法は、ナノワイヤデバイスを形成するために提供される。方法は、垂直スペーサ間にナノワイヤを含む基板を提供することと、垂直スペーサに対してナノワイヤ上にｈｉｇｈ−ｋフィルムを選択的に成膜することと、垂直スペーサに対してｈｉｇｈ−ｋフィルム上に金属含有ゲート電極層を選択的に成膜することと、を含む。方法は、ｈｉｇｈ−ｋフィルムを選択的に成膜する前に垂直スペーサ上に誘電材料を選択的に成膜することであって、誘電材料が、ｈｉｇｈ−ｋフィルムよりも低い比誘電率を有する、選択的に成膜することをさらに含み得る。
【０００６】
添付の図面に関連して考慮されるとき、以下の詳細な説明を参照することによって本発明がよりよく理解されるようになるので、本発明及びその付随する利点の多くについてのより完全な評価が容易に得られることになる。
【図面の簡単な説明】
【０００７】
【図１Ａ】本発明の実施形態による部分的に製造されたナノワイヤデバイスの形成を、断面図を通して概略的に示す。
【図１Ｂ】本発明の実施形態による部分的に製造されたナノワイヤデバイスの形成を、断面図を通して概略的に示す。
【図１Ｃ】本発明の実施形態による部分的に製造されたナノワイヤデバイスの形成を、断面図を通して概略的に示す。
【図１Ｄ】本発明の実施形態による部分的に製造されたナノワイヤデバイスの形成を、断面図を通して概略的に示す。
【図１Ｅ】本発明の実施形態による部分的に製造されたナノワイヤデバイスの形成を、断面図を通して概略的に示す。
【図１Ｆ】本発明の実施形態による部分的に製造されたナノワイヤデバイスの形成を、断面図を通して概略的に示す。
【図１Ｇ】本発明の実施形態による部分的に製造されたナノワイヤデバイスの形成を、断面図を通して概略的に示す。
【図１Ｈ】本発明の実施形態による部分的に製造されたナノワイヤデバイスの形成を、断面図を通して概略的に示す。
【図１Ｉ】本発明の実施形態による部分的に製造されたナノワイヤデバイスの形成を、断面図を通して概略的に示す。
【図１Ｊ】本発明の実施形態による部分的に製造されたナノワイヤデバイスの形成を、断面図を通して概略的に示す。
【図２】本発明の実施形態による部分的に製造されたナノワイヤデバイスを、断面図を通して概略的に示す。
【図３】本発明の実施形態による部分的に製造されたナノワイヤデバイスを、断面図を通して概略的に示す。
【発明を実施するための形態】
【０００８】
図１Ａ−１Ｊは、本発明の実施形態による部分的に製造されたナノワイヤデバイスの形成を、断面図を通して概略的に示す。図１Ａ及び１Ｂは、基板１００上に形成された簡略化されたナノワイヤ構造１０／１１の断面図を概略的に示し、ナノワイヤ構造１０／１１は、垂直スペーサ１０４／１０６、及び垂直スペーサ１０４／１０６間に垂直に積層されたナノワイヤ１０２／１０３を含む。別の実施形態によれば、ナノワイヤ１０２／１０３は、同一の垂直平面にあってもよい。基板１００は、例えば、２００ｍｍＳｉウェハ、３００ｍｍＳｉウェハ、又はそれ以上のＳｉウェハであってもよい。垂直スペーサ１０４は、約７未満の比誘電率（ｋ）を有する誘電材料、例えば約２．８〜３．５の間の比誘電率（ｋ）を有するＳｉＣＯＨ材料を含有し得る。別の例では、垂直スペーサ１０４は、エアギャップスペーサを含み得る。一例では、垂直スペーサ１０６は、ＳｉＯ２材料を含有し得る。３つのナノワイヤ１０２／１０３だけが、ナノワイヤ構造１０／１１に示されているが、本発明の実施形態は、任意の数のナノワイヤを含み得る。
【０００９】
ナノワイヤ１０２は、エピタキシャルＳｉ材料を含有してもよく、ナノワイヤ構造１０は、基板１００上にＮ型金属酸化膜半導体（ＮＭＯＳ）デバイスを形成し得る。さらに、ナノワイヤ１０３は、エピタキシャルＳｉＧｅ材料を含有してもよく、ナノワイヤ構造１１は、基板１００上にＰ型金属酸化膜半導体（ＰＭＯＳ）デバイスを形成し得る。別の例では、ナノワイヤ１０２／１０３は、ＮＭＯＳデバイス及びＰＭＯＳデバイスの両方を形成する垂直オフセットナノワイヤ構造に集積されてもよい。部分的に製造されたナノワイヤ構造１０／１１は、ナノワイヤ１０２／１０３より上のダミーゲート（図示せず）を除去すること、及びナノワイヤ１０２／１０３間のエピタキシャル層を除去することによって形成され得る。除去は、ナノワイヤ１０２／１０３間に開口部１４０／１４１を形成する選択的等方性エッチング処理を用いて行われ得る。
【００１０】
図１Ｃ及び１Ｄは、本発明の実施形態によるナノワイヤ構造１０／１１の任意の処理を示す。処理は、ナノワイヤ１０２／１０３の表面を酸化してナノワイヤ１０２／１０３上にＳｉＯ２層１０８／１０９を形成する等方性酸化プラズマに、ナノワイヤ構造１０／１１を露出することを含む。等方性酸化プラズマへの露出は、酸素及び水素を含有する処理ガスのマイクロ波プラズマ励起を用いて行われ得る。一例では、処理ガスは、Ｏ２ガス及びＨ２ガスを含有し得る。マイクロ波プラズマ励起は、東京エレクトロン株式会社、赤坂、日本から入手可能なＲＬＳＡ（商標）マイクロ波プラズマシステムによって供給され得る。代替的には、ＳｉＯ２層１０８／１０９は、酸化雰囲気内での高温及び高圧凝縮熱処理を用いて形成され得る。
【００１１】
その後、ＳｉＯ２層１０８／１０９は、ナノワイヤ１０２／１０３から除去され得る。これは、図１Ｅ及び１Ｆに概略的に示されている。ＳｉＯ２層１０８／１０９の形成及びそれに続く除去は、ナノワイヤ１０２／１０３の表面から欠陥を除去し、また、ナノワイヤ１０２／１０３に丸みを付ける。さらに、ＳｉＯ２層１０９の除去は、ＳｉＧｅナノワイヤ１０３の外表面付近のＧｅ含有量を増加させる。ＳｉＯ２除去は、等方性エッチング処理、例えば化学的酸化物除去（ＣＯＲ）処理を用いて行われ得る。例えば、ＣＯＲ処理は、ＨＦガス及びＮＨ３ガスの連続的な露出又は同時露出によって行われてもよく、それに続けてＳｉＯ２のＨＦガス及びＮＨ３ガスとの反応からの反応生成物を放出する熱処理が行われてもよい。一例では、ＣＯＲ処理は、東京エレクトロン株式会社、赤坂、日本から入手可能なハイスループットガスプラズマなしケミカルエッチングシステム、Ｃｅｒｔａｓ  ＷＩＮＧ（商標）において行われ得る。
【００１２】
一例では、ＳｉＯ２除去、及び後続のさらなる処理は、ナノワイヤ構造１０／１１の再酸化を回避するために真空処理ツールプラットフォーム内に統合され得る。別の例では、ＳｉＯ２除去は、ナノワイヤ構造１０／１１を希ＨＦ（ＤＨＦ）溶液内に浸すこと、及びその後、ナノワイヤ構造１０／１１の再酸化を回避するために真空処理ツール内に基板１００を素早く載置することによって行われ得る。
【００１３】
ここで、図１Ｇ及び１Ｈを参照すると、ナノワイヤ構造１０／１１のさらなる処理が、概略的に示されており、ｈｉｇｈ−ｋフィルム１１０／１１１が、ナノワイヤ１０２／１０３上に選択的に成膜される。選択的ｈｉｇｈ−ｋ成膜は、垂直スペーサ１０４上の成膜をブロックすることによって行われ得る。一例では、自己組織化単分子膜（ＳＡＭ）は、垂直スペーサ１０４の表面上に選択的に吸着されてもよく、その後、ｈｉｇｈ−ｋフィルム１１０／１１１は、垂直スペーサ１０４上のＳＡＭのブロック効果に起因してナノワイヤ１０２／１０３上に選択的に成膜される。
【００１４】
ＳＡＭは、基板上にＳＡＭを形成可能な分子を含有する反応ガスにナノワイヤ構造１０／１１を処理することにより、垂直スペーサ１０４上に選択的に吸着され得る。ＳＡＭは、吸着により基板表面上に自発的に形成されて、多少大きな秩序ドメインに組織化された分子集合体である。ＳＡＭは、先端基、テール基、及び官能性末端基を有する分子を含むことができ、ＳＡＭは、室温で又は室温超で気相から基板上に先端基を化学吸着させ、その後、テール基をゆっくりと組織化させることにより生成される。最初、表面上の分子密度が小さいときには、吸着質分子は、無秩序な分子の塊を形成するか、秩序のある２次元の「横たわる相（ｌｙｉｎｇ  ｄｏｗｎ  ｐｈａｓｅ）」を形成するかのいずれかであり、分子による被覆範囲が広くなると、数分から数時間をかけて、基板表面上に３次元の結晶構造又は半結晶構造を形成し始める。先端基は基板上に集合し、テール基は基板から離れたところに集合する。
【００１５】
一実施形態によれば、ＳＡＭを形成する分子の先端基は、チオール、シラン、又はホスホネートを含み得る。シランの例は、Ｃ、Ｈ、Ｃｌ、Ｆ、及びＳｉ原子、又はＣ、Ｈ、Ｃｌ、及びＳｉ原子を含む分子を含み得る。分子の非限定的な例は、パーフルオロデシルトリクロロシラン（ＣＦ３（ＣＦ２）７ＣＨ２ＣＨ２ＳｉＣｌ３）、パーフルオロデカンチオール（ＣＦ３（ＣＦ２）７ＣＨ２ＣＨ２ＳＨ）、クロロデシルジメチルシラン（ＣＨ３（ＣＨ２）８ＣＨ２Ｓｉ（ＣＨ３）２Ｃｌ）、及びｔｅｒｔ−ブチル（クロロ）ジメチルシラン（（ＣＨ３）３ＣＳｉ（ＣＨ３）２Ｃｌ））を含む。シランの他の例は、Ｃ、Ｈ、及びＳｉ原子を含むアルキルシランを含む。
【００１６】
ｈｉｇｈ−ｋフィルム１１０／１１１は、１つ又は複数の金属ベース酸化物、例えば、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ａｌ２Ｏ３、又はそれらの組み合わせを含み得る。いくつかの例では、ｈｉｇｈ−ｋフィルム１０８／１０９は、気相成膜、例えば、化学蒸着（ＣＶＤ）又は原子層成膜（ＡＬＤ）によって成膜され得る。高品質ｈｉｇｈ−ｋフィルムは、複数の交互の成膜及びアニーリングステップを含む気相成膜によって形成され得る。ｈｉｇｈ−ｋフィルム１１０／１１１の成膜、又は後続のアニーリングの間、Ｓｉは、Ｓｉナノワイヤ１０２からｈｉｇｈ−ｋフィルム１１０内に拡散されてもよく、Ｇｅは、ＳｉＧｅナノワイヤからｈｉｇｈ−ｋフィルム１１１内に拡散されてもよい。
【００１７】
ｈｉｇｈ−ｋフィルム１１０／１１１の成膜に続いて、ナノワイヤ構造１０／１１は、任意選択的に、ｈｉｇｈ−ｋフィルム１１０／１１１とナノワイヤ１０２／１０３との間の境界面に薄い酸化境界層を形成する等方性酸化プラズマに露出され得る。プラズマ処理条件は、ｈｉｇｈ−ｋフィルム１１０／１１１への損傷を防止するように、且つ酸化境界層の形成のみを行い、ナノワイヤ構造１０／１１内の他の材料を酸化しないように、最適化され得る。一実施形態によれば、等方性酸化プラズマへの露出は、酸素及び水素を含有する処理ガスのマイクロ波プラズマ励起を用いて行われ得る。一例では、処理ガスは、Ｏ２ガス及びＨ２ガスを含有し得る。マイクロ波プラズマ励起は、東京エレクトロン株式会社、赤坂、日本から入手可能なＲＬＳＡ（商標）マイクロ波プラズマシステムによって供給され得る。アニーリング及び等方性プラズマ露出ステップは、漏洩電流を減少させ、ｈｉｇｈ−ｋフィルム１１０／１１１の等価酸化物（ＥＯＴ）を減少させる。
【００１８】
一実施形態によれば、図１Ｇ及び１Ｈの基板１００は、ｈｉｇｈ−ｋフィルム１１０上に第１の金属含有ゲート電極フィルム１１２を選択的に成膜すること、及びｈｉｇｈ−ｋフィルム１１１上に第２の金属含有ゲート電極フィルム１１３を選択的に成膜することによってさらに処理され得る。一例では、第１の及び第２の金属含有ゲート電極フィルム１１２／１１３は、ナノワイヤ１０２／１０３間の開口部１４０／１４１の残りの体積を完全に充填し得る。これは、図１Ｉ及び１Ｊに概略的に示されている。一例では、第１の金属含有ゲート電極フィルム１１２は、Ｓｉナノワイヤ１０２を含むＮＭＯＳデバイスのためのＴｉＳｉＮ、ＴｉＡｌＣ、Ｔｉ−ｒｉｃｈ  ＴｉＮ、Ｗ、ＷＮｘ、Ｍｏ、又はＰｔを含み得る。第２の金属含有ゲート電極フィルム１１３は、ＳｉＧｅナノワイヤ１０３を含むＰＭＯＳデバイスのためのＴｉＮ、ＴｉＯＮ、Ｒｕ、Ｗ、ＷＮｘ、Ｍｏ、又はＰｔを含み得る。Ｔｉ−ｒｉｃｈ  ＴｉＮは、従来のＴｉＮ材料よりも多くのＴｉ含有量を有し得る。選択的成膜は、マスク層の使用を含む従来のリソグラフィ及びエッチング法を用いて実行され得る。さらに、選択的成膜は、図１Ｇ及び１Ｈを参照して説明されるＳＡＭを用いて、垂直スペーサ１０４上の第１の及び第２の金属含有ゲート電極フィルム１１２／１１３の成膜をブロックすることをさらに含み得る。
【００１９】
一実施形態によれば、図１Ｇ及び１Ｈの基板１００は、金属含有ゲート電極フィルム１１２／１１３を成膜する前に、誘電体閾値電圧調整層をｈｉｇｈ−ｋフィルム１１０／１１１上に選択的に成膜することによってさらに処理され得る。代替的には、誘電体閾値電圧調整層は、ｈｉｇｈ−ｋフィルム１１０／１１１の前に成膜され得る。誘電体閾値電圧調整層は、ナノワイヤ構造１０／１１の閾値電圧（Ｖｔ）を調整するために使用され得る。一例では、誘電体閾値電圧調整層は、ＳｉＧｅナノワイヤ１０３を含むＰＭＯＳデバイスのためのＬａ２Ｏ３又はＹ２Ｏ３、及びＳｉナノワイヤ１０２を含むＮＭＯＳデバイスのためのＡｌ２Ｏ３を含み得る。さらに、強誘電体材料（例えばＨｆＹＯｘ、ＹはＺｒ、Ａｌ、Ｌａ、Ｙ、Ｓｉ、又はＳｉである）は、Ｖｔを調節するためにｈｉｇｈ−ｋフィルム１１０／１１１に追加され得る。一例では、誘電体閾値電圧調整層は、ｈｉｇｈ−ｋフィルム１１０／１１１の成膜を中断すること、誘電体閾値電圧調整層を成膜すること、及び次いでｈｉｇｈ−ｋフィルム１１１０／１１１の成膜を再開することによって、ｈｉｇｈ−ｋフィルム１１０／１１１と混合され得る。他の例では、Ｖｔは、誘電体閾値電圧調整層の厚さを変化させること、ｈｉｇｈ−ｋフィルム１１０／１１１への拡散を促進するために誘電体閾値電圧調整層をアニーリングすること、又はその両方によって、さらに調節され得る。誘電体閾値電圧調整層の選択的成膜は、マスク層の使用を含む従来のリソグラフィ及びエッチング法を用いて実行され得る。さらに、選択的成膜は、図１Ｇ及び１Ｈを参照して説明されるＳＡＭを用いて、垂直スペーサ１０４上の誘電体閾値電圧調整層の成膜をブロックすることをさらに含み得る。その後、ナノワイヤ構造１０は、誘電体閾値電圧調整層上に金属含有ゲート電極フィルム１１２／１１３を選択的に成膜することによってさらに処理され得る。別の実施形態によれば、ナノワイヤ構造１０／１１のＶｔは、第１の及び第２の金属含有ゲート電極フィルム１１２／１１３をドーピングすることによって、第１の及び第２の金属含有ゲート電極フィルム１１２／１１３について異なる厚さを使用することによって、又はその両方によって、調整され得る。
【００２０】
図２は、本発明の実施形態による部分的に製造されたナノワイヤデバイスを、断面図を通して概略的に示す。ナノワイヤ構造２０は、図１Ｉのナノワイヤ構造１０と類似であり、垂直スペーサ２０４／２０６、及び垂直スペーサ２０４／２０６の間に垂直に積層されるナノワイヤ２０２を含む。垂直スペーサ２０４は、誘電体材料、例えばＳｉＣＯＨ材料を含み得る。３つのナノワイヤ２０２だけが、ナノワイヤ構造２０に示されているが、本発明の実施形態は、任意の数のナノワイヤを含み得る。ナノワイヤ２０２は、エピタキシャルＳｉ材料を含有してもよく、ナノワイヤ構造２０は、基板１００上にＮＭＯＳデバイスを形成し得る。代替的に、ナノワイヤ２０２は、エピタキシャルＳｉＧｅ材料を含有してもよく、ナノワイヤ構造２０は、基板２００上にＰＭＯＳデバイスを形成し得る。
【００２１】
ナノワイヤ構造２０は、垂直スペーサ２０４上に選択的に成膜された誘電体フィルム２０７、ナノワイヤ２０２上のｈｉｇｈ−ｋフィルム２１０、ｈｉｇｈ−ｋフィルム２１０上の金属含有ゲート電極フィルム２１２、及び金属ゲート２０９をさらに含む。誘電体フィルム２０７の選択的成膜は、ｈｉｇｈ−ｋフィルム２１０の成膜前の製造処理中のいかなるときでも行われ得る。誘電体フィルム２０７（例えばＳｉＯｘ、ｘ≦２）は、ｈｉｇｈ−ｋフィルム２１０よりも低い比誘電率（ｋ）を有し、これは、ナノワイヤ構造２０のゲート−ドレイン容量を制御すること（低下させること）を可能にする。これは、図１Ｉのナノワイヤ構造１０とは対照的であり、そこではそのような誘電体フィルムはなく、ｈｉｇｈ−ｋフィルム１１０及び第１の金属含有ゲート電極フィルム１１２が、開口部１４０においてナノワイヤ１０２の周囲に選択的に成膜され、それによって、ナノワイヤ構造２０よりも高いゲート−ドレイン容量がもたらされる。これは、ｈｉｇｈ−ｋフィルムがナノワイヤ構造の周囲及び垂直スペーサ２０４の表面上に非選択的に成膜されるナノワイヤ構造とは対照的でもある。さらに、図２において、垂直スペーサ２０４上の誘電体フィルム２０７の選択的成膜は、ナノワイヤ２０２上のｈｉｇｈ−ｋフィルム２１０の選択的成膜、及びｈｉｇｈ−ｋフィルム２１０上の金属含有ゲート電極フィルム２１２の選択的成膜に影響を与えない。
【００２２】
ゲート−ドレイン容量を制御するための、垂直スペーサ上の誘電体フィルム２０７の選択的成膜は、垂直スペーサ２０４の厚さを増加させる必要性に取って替わり得る。垂直スペーサ２０４の厚さを増加させることは、標準セルの接触ポリピッチ（ＣＰＰ）の増加に繋がり得るか、又はＣＰＰが維持される場合にゲート長若しくは接触領域のいずれかの減少に繋がり得る。これらの効果の両方が、短チャネル効果及び接触抵抗に悪影響を与えることがあり、したがって、いくつかのデバイスに対して問題となり得る。垂直スペーサ２０４の厚さの増加は、また、ソースとゲートとの間をチャネルが通っている長さをさらに延長し、これが性能劣化に繋がり得る。一方、垂直スペーサ２０４上に誘電体フィルム２０７を選択的に配置することによって、薄い垂直スペーサ２０４を使用すること、並びにソース及びゲート間の距離を最小に保つことが可能となる。
【００２３】
図３は、本発明の実施形態による部分的に製造されたナノワイヤデバイスを、断面図を通して概略的に示す。ナノワイヤ構造３０は、図２のナノワイヤ構造２０と類似であるが、誘電体フィルム２０７は、ナノワイヤ２０２上のｈｉｇｈ−ｋフィルム２１０、及びｈｉｇｈ−ｋフィルム２１０上の金属含有ゲート電極フィルム２１２の成膜後にナノワイヤ２０２より上に成膜される誘電体フィルム２１１によって置換される。これは、誘電体フィルム２１１が、誘電体フィルム２０７よりも薄くなることを可能にし、それは、誘電体フィルム２１１がナノワイヤ２０２の周囲の空間を取らないからである。これによって、ゲート−ドレイン容量がさらに著しく減少され得る。
【００２４】
ナノワイヤデバイスを形成する方法のための複数の実施形態が、説明された。本発明の実施形態の上述の説明は、例示及び説明を目的として提示されている。この説明は、網羅的であること、又は開示されている厳密な形態に本発明を限定することを意図するものではない。本明細書及び以下の特許請求の範囲は、説明目的でのみ使用される用語を含み、限定するものとして解釈されないものとする。関連する技術分野の当業者であれば、上記教示に照らして多くの修正及び変形が可能であることを理解し得る。したがって、本発明の範囲は、この詳細な説明によってではなく、むしろ本明細書に添付の特許請求の範囲によって限定されることを意図している。
【図１Ａ】
2021528859.tif 000003
【図１Ｂ】
2021528859.tif 000004
【図１Ｃ】
2021528859.tif 000005
【図１Ｄ】
2021528859.tif 000006
【図１Ｅ】
2021528859.tif 000007
【図１Ｆ】
2021528859.tif 000008
【図１Ｇ】
2021528859.tif 000009
【図１Ｈ】
2021528859.tif 000010
【図１Ｉ】
2021528859.tif 000011
【図１Ｊ】
2021528859.tif 000012
【図２】
2021528859.tif 000013
【図３】
2021528859.tif 000014
【国際調査報告】
2021528859.tif 000015
2021528859.tif 000016