(57)【要約】  画素が画素グループに分割されたイメージング方法およびデバイスが開示される。画素グループに基づくグローバルシャッターおよび画素グループ式のスタガード状の長および短露光、それに続く１画素当たり２つのサンプルの読み出しが与えられる。ｎ×ｎ個の画素からなるグループ群に分割されたベイヤーカラーフィルタアレイのための方法例およびデバイス例が提供される。【選択図】５Ｂ
2021528026.tif 000002
【特許請求の範囲】
【請求項１】
画素部配列とストレージ配列とを備える電子回路であって、前記画素部配列は、Ｎ個の画素部を含み、Ｎは、１よりも大きな整数であり、
前記Ｎ個の画素部の複数の画素部は、Ｎ個の連続した数のシーケンスを使用し、画素タイプによってラベル付けされ、
前記Ｎ個の画素部の各画素部は、第１の撮像期間の第１の露光と、それに続く第２の撮像期間の第２の露光とを含む露光シーケンスを受けることによって、前記第１の露光に対応する第１の画素信号および前記第２の露光に対応する第２の画素信号を生成するように構成され、
前記電子回路は、前記第１の露光の後に前記第１の信号を前記ストレージ配列のサブ回路に格納し、前記第２の露光の後に前記第２の信号を前記ストレージ配列のサブ回路に格納するように構成され、
前記電子回路は、前記第２の画素信号を前記ストレージ配列のサブ回路に格納した後に、前記第１の画素信号を格納する前記ストレージ配列のサブ回路および前記第２の画素信号を格納する前記ストレージ配列のサブ回路の読み出しを行うように構成され、
連続した画素タイプの画素部の前記露光シーケンスの開始時間は、設定オフセット時間だけずらされ、
前記複数の画素部は、等しいフレーム時間を有し、前記画素部の前記フレーム時間は、前記第１の撮像期間、前記第２の撮像期間、前記読み出し時間およびブランキング時間の合計として定義される、
電子回路。
【請求項２】
前記Ｎ個の画素部からなる前記グループは、カラーフィルタモザイクをＭ×Ｍ個の画素からなるグループ群に分割することによって形成され、ここで、Ｎ＝Ｍ２であり、Ｍは、１よりも大きな整数である、請求項１に記載の電子回路。
【請求項３】
前記カラーフィルタモザイクは、ａ）ベイヤーフィルタ、ｂ）ＣＹＹＭフィルタ、ｃ）ＣＹＧＭフィルタ、またはｄ）ＲＧＢＷフィルタのうちの１つである、請求項２に記載の電子回路。
【請求項４】
前記第１の撮像期間および前記第２の撮像期間は、互いに異なる、請求項１から３のいずれかに記載の電子回路。
【請求項５】
前記設定オフセット時間は、前記Ｎ個のグループの各グループの前記フレーム時間をＮで割り算して得た値以下である、請求項１から４のいずれかに記載の電子回路。
【請求項６】
すべての前記画素部の前記第１の撮像期間は、等しく、
すべての前記画素部の前記第２の撮像期間は、等しく、
すべての前記画素部の前記読み出し時間は、等しい、
請求項１から５のいずれかに記載の電子回路。
【請求項７】
前記画素部配列は、フローティングディフュージョン回路を備え、
前記Ｎ個の画素部の１画素部は、フォトダイオードと、前記フォトダイオードをリセットするための画素部リセットトランジスタと、画素部転送トランジスタであって、前記画素部転送トランジスタがアクティブにされると画素信号が前記画素部転送トランジスタを介して前記フローティングディフュージョン回路に転送される、画素部転送トランジスタとを備え、
前記フローティングディフュージョン回路は、
ｉ）露光によって生成された画素信号からの電荷を格納するためのフローティングディフュージョン素子と、
ｉｉ）前記フローティングディフュージョン素子に接続され、前記フローティングディフュージョン素子をリセットするために使用されるフローティングディフュージョンリセットトランジスタと、
ｉｉｉ）前記フローティングディフュージョン素子を前記ストレージ配列に接続するフローティングディフュージョン転送トランジスタと、
を備え、
前記フローティングディフュージョン素子は、前記Ｎ個の画素部の間で共有される、
請求項１から６のいずれかに記載の電子回路。
【請求項８】
前記Ｎ個の画素部の前記画素部転送トランジスタは、一つずつアクティブにされて、一度につき、前記Ｎ個の画素部のうちの１つの画素部を前記フローティングディフュージョン素子に接続するように構成される、
請求項７に記載の電子回路。
【請求項９】
前記画素部配列および前記ストレージ配列は、別個のダイまたはチップ上に実装される、
請求項１から８のいずれかに記載の電子回路。
【請求項１０】
前記別個のダイまたはチップは、マイクロバンプを介して互いに接続される、
請求項９に記載の電子回路。
【請求項１１】
前記ストレージ配列は、第１、第２および第３のサブ回路を備え、
前記第１のサブ回路は、前記Ｎ個の画素部の第１の画素部の前記第１の画素信号を格納するように構成され、
前記第３のサブ回路は、前記Ｎ個の画素部の前記第１の画素部の前記第２の画素信号を格納するように構成され、その後、前記Ｎ個の画素部の第２の画素部の前記第２の画素信号を格納するように再構成され、
前記第２のサブ回路は、前記第２の画素部の前記第１の画素信号を格納するように構成され、
前記Ｎ個の画素部の前記第１および前記第２の画素部は、連続した画素タイプの画素部である、
請求項１から１０のいずれかに記載の電子回路。
【請求項１２】
前記第１の画素信号は、第１のサンプルと、第２のサンプルとを含み、
前記第１のサンプルは、前記フローティングディフュージョンリセットトランジスタをアクティブにすることによって前記フローティングディフュージョン素子をリセットした後の、フローティングディフュージョン素子の電荷に対応し、
前記第２のサンプルは、前記Ｎ個の画素部のうちの対応する画素部の前記第１の露光によって生成される電荷に対応する、
請求項７から１１のいずれか１項に記載の電子回路。
【請求項１３】
前記第２の画素信号は、前記Ｎ個の画素部のうちの前記対応する画素部の前記第２の露光によって生成される電荷に対応する、請求項１から１２のいずれかに記載の電子回路。
【請求項１４】
前記第１のサブ回路は、第１のコンデンサと、第２のコンデンサと、前記第１のコンデンサおよび／または前記第２のコンデンサに接続された複数の第１のサブ回路トランジスタとを備え、
前記第２のサブ回路は、第３のコンデンサと、第４のコンデンサと、前記第３のコンデンサおよび／または前記第４のコンデンサに接続された複数の第２のサブ回路トランジスタとを備え、
前記第３のサブ回路は、第５のコンデンサと、前記第５のコンデンサに接続された複数の第３のサブ回路トランジスタとを備え、
前記第１の画素部の前記第１のサンプルに対応する前記電荷は、前記第１のサブ回路の読み出しまで、前記第１のコンデンサに格納および保持され、
前記第１の画素部の前記第２のサンプルに対応する前記電荷は、前記第１のサブ回路の前記読み出しまで、前記第２のコンデンサに格納および保持され、
前記第２の画素部の前記第１のサンプルに対応する前記電荷は、前記第２のサブ回路の読み出しまで、前記第３のコンデンサに格納および保持され、
前記第２の画素部の前記第２のサンプルに対応する前記電荷は、前記第２のサブ回路の前記読み出しまで、前記第４のコンデンサに格納および保持され、
前記第１の画素部の前記第２の画素信号に対応する前記電荷は、前記第１のサブ回路の前記読み出しまで、前記第５のコンデンサに格納および保持され、
前記第２の画素部の前記第２の画素信号に対応する前記電荷は、前記第１のサブ回路の前記読み出しの後に、前記第５のコンデンサに格納され、前記第２のサブ回路の前記読み出しまで、前記第５のコンデンサに保持され、
前記第１、前記第２および前記第３のサブ回路の１サブ回路は、第１組のトランジスタと第２組のトランジスタとを備え、
前記サブ回路における電荷格納中に、前記第１組のトランジスタは、アクティブにされ、前記第２のトランジスタ組は、非アクティブにされ、
前記サブ回路の読み出し中に、前記第１組のトランジスタは、非アクティブにされ、前記第２組のトランジスタは、アクティブにされる、
請求項１１から１３のいずれか１項に記載の電子回路。
【請求項１５】
請求項７から１４のいずれかに記載の電子回路を複数備えるイメージセンサであって、
前記電子回路の前記画素部リセットトランジスタは、同じ画素タイプの画素グループにわたりグローバルにアクティブにされる、
イメージセンサ。
【請求項１６】
Ｎ個の画素部を備える画素部配列であって、Ｎは、１よりも大きな整数である、画素部配列と、ストレージ配列と提供する工程と、
Ｎ個の連続した整数のシーケンスを使用し、画素タイプによって前記Ｎ個の画素部の前記画素部をラベル付けする工程と、
前記Ｎ個の画素部の各画素部に対して、第１の撮像期間の第１の露光と、それに続く第２の撮像期間の第２の露光とを含む露光シーケンスを行うことによって、前記第１の露光に対応する第１の画素信号および前記第２の露光に対応する第２の画素信号を生成する工程と、
前記第１の露光の後に、前記第１の信号を前記ストレージ配列のサブ回路に格納し、前記第２の露光の後に、前記第２の信号を前記ストレージ配列のサブ回路に格納する工程と、
前記第２の画素信号を前記ストレージ配列のサブ回路に格納した後に、前記第１の画素信号を格納する前記ストレージ配列のサブ回路および前記第２の画素信号を格納する前記ストレージ配列のサブ回路を読み出す工程と、
連続した画素タイプの画素部の前記第１の露光、前記第２の露光、前記読み出し、およびブランキング時間を設定オフセット時間だけずらす工程と、
を包含する、イメージング方法。
【請求項１７】
前記Ｎ個の画素部からなる前記グループは、カラーフィルタモザイクをＭ×Ｍ個の画素からなるグループ群に分割することによって形成され、ここで、Ｎ＝Ｍ２であり、Ｍは、１よりも大きな整数である、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願への相互参照
本願は、２０１８年９月１２日に出願された米国仮特許出願第６２／７３０，２３５号および２０１８年９月１２日に出願された欧州特許出願第１８１９３９４１．４号に基づく優先権を主張するものであり、両出願の開示内容を全て本願に援用する。
【０００２】
本願は、２０１８年１月１６日に出願された米国仮特許出願第６２／６１７，７０９号（発明の名称「Ｉｍａｇｅ  Ｄｅｍｏｓａｉｃｉｎｇ  Ｓｙｓｔｅｍ  ａｎｄ  Ｍｅｔｈｏｄ」）に関連し得るものであり、当該出願の開示内容を全て本願に援用する。
【０００３】
背景
（１）技術分野
本開示は、相補型金属酸化物半導体（ＣＭＯＳ）イメージセンサに関し、より詳細には、イメージ画素の時間ディザードサンプリング（ｔｅｍｐｏｒａｌ  ｄｉｔｈｅｒｅｄ  ｓａｍｐｌｉｎｇ）のための方法および装置に関する。
【背景技術】
【０００４】
（２）背景
コンシューマー用およびプロ用カメラシステムには、ＣＭＯＳイメージセンサが広く使用されている。赤、緑および青（Ｒ、Ｇ、Ｂ）カラーチャネルをイメージ化するために、図１に示すようなベイヤーモザイクパターンが一般に使用される。撮像の後に、デモザイク処理を使用して、フル解像度Ｒ、Ｇ、Ｂ画像を推定する。特にコンシューマー向けの用途に対しては、典型的には、ローリングシャッター読み出しが使用される。なぜなら、読み出し中の露光を、１画素当たり最小のトランジスタ数を用いて行うことが可能になり、電力消費が低く維持されるからである。この方法において、１走査線当たり、各画素電圧は、センサアレイの下方の列（ｃｏｌｕｍｎ）バッファに同時に転送され、その後、これらの値は、マルチプレクサを使用してシリアルに読み出される。列バッファへの転送の後、その行（ｒｏｗ）における各画素のフォトダイオードは、リセットされ、新しい蓄積（ｉｎｔｅｇｒａｔｉｏｎ）を開始することが可能になる。この処理が後の行に対して繰り返されるが、ローリングシャッター方法においては、特定の行に対するフォトダイオードリセット信号が前の行に対して若干遅延する（行転送および読み出し時間だけ遅延する）。垂直方向に沿った時間的なずれ（ｔｅｍｐｏｒａｌ  ｓｔａｇｇｅｒｉｎｇ）によって、素早く動くシーンオブジェクトに対して動きアーチファクトが生じ得る。最も一般的な動きアーチファクトは、垂直または水平エッジが見かけ上曲がることである。
【０００５】
よりハイエンドの科学用またはプロ用カメラに対しては、グローバルシャッタリング技術も使用される。図２Ａに示す５トランジスタ（５Ｔ）画素構造が最も一般的に使用される。これによると、追加のリセットトランジスタ（ＲｓＳＮ）がフォトダイオード（ＰＤ）に接続される。このアーキテクチャを用いると、読み出しを行いながらの蓄積（ＩＷＲ）が可能になるので、サンプリングされた信号は、フローティングディフユージョン（ＦＤ）領域に転送され、その行の読み出しまで、そこに格納される。５Ｔ設計は、読み出しの前に電荷がＦＤ上に保持されているときに、浮遊容量結合によってシャッター効率が低くなってしまう（シャッターオフ時に生成される、意図されていない出力信号）。
【０００６】
図２Ｂは、中間的な電荷格納のための、さらなるピン止め（ｐｉｎｎｅｄ）格納ダイオード（ＳＤ）の使用を介して、グローバルシャッター効率を改善する７Ｔ画素アーキテクチャを示す。この方法を用いて、同じフレーム内で長および短露光の連続した撮像を可能にするデュアル露光ＩＷＲ機構が従来技術において示されている。長露光のために、相関二重サンプリング（ｃｏｒｒｅｌａｔｅｄ  ｄｏｕｂｌｅ  ｓａｍｐｌｉｎｇ（ＣＤＳ））が使用され得る。ＣＤＳは、長露光によるリセットノイズおよび固定パターン（ＦＰ）ノイズを著しく低減できる。短露光に対して、二重サンプリング（ＤＳ）が適用される。ＤＳは、ＦＰノイズを低減できるが、リセットノイズを低減できない。しかし、ＳＤ領域を分離するためにはＣＭＯＳセンサ工場において一般的でないさらなるドーピング方法が必要であるので、大量生産に向けてこの方法の規模を大きくすることは困難である。
【０００７】
図２Ｃは、フレーム内マルチシャッタリングのための積層型ＣＭＯＳ方法を示す。そのような方法において、シリコンからなる最上層（２０１）は、裏面照射フォトダイオードを有する４Ｔ画素アレイを含む。各フォト部位（ｐｈｏｔｏ−ｓｉｔｅ）においてマイクロバンプ（２０２）コンタクトを使用して、この最上層は、ＤＳ／ＣＤＳ回路および多重露光選択ロジックを含む下位レベルのアレイに接続される。画素ピッチは、１０μｍであり、その大きさは、主に、各単位セルにおける下位レベルの回路（２０３）の相対的な複雑性によって決定される。そのような積層設計は、その設計が２つの別個の層上に実装されることを考慮すると、フォトダイオードフィルファクタを改善することに役立つ。
【０００８】
２０１７年２月１６日に出願され、２０１７年２月１６日に公開されたＰＣＴ出願ＷＯ２０１７／１４６９７２Ａ１（発明の名称「Ａｐｐａｒａｔｕｓ  ａｎｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｅｎｃｏｄｉｎｇ  Ｈｉｇｈ  Ｆｒａｍｅ  Ｒａｔｅ  Ｃｏｎｔｅｎｔ  ｉｎ  Ｓｔａｎｄａｒｄ  Ｆｒａｍｅ  Ｒａｔｅ  Ｖｉｄｅｏ  Ｕｓｉｎｇ  Ｔｅｍｐｏｒａｌ  Ｉｎｔｅｒｌａｃｉｎｇ」）（当該出願の開示内容を全て本願に援用する）に記載されるように、高いフレームレートでピクチャを撮像することは、帯域幅およびノイズ問題によって阻害される。撮像ピクチャ数が大きくなると、パイプラインにおいて送られる１秒当たりのデータ量が増大し、帯域幅に影響を与え、フレームレートが高くなると、露光時間が短くなり、ピクチャに関わるノイズが増大する。しかし、高いフレームレートの映像は、動きによるジャダー（ｊｕｄｄｅｒ）および過剰なぼけ（ｂｌｕｒｒｉｎｇ）などの動きアーチファクトを低減することを可能にする。上記援用の出願は、帯域幅および表示技術に関わるコストを発生させずに、より高い知覚可能なフレームレートを提供し得る方法およびデバイスを開示している。言い換えると、そのような方法およびデバイスは、フレームデータ転送レートを増大させる必要なく、高いフレームレート再構築を達成する仕組みを提供する。
【０００９】
上記援用の出願に開示の方法およびデバイスは、基板上に配置された、複数の画素を含む画素イメージセンサアレイを備えるイメージングシステムを示す。イメージングシステムは、当該複数の画素の露光を作動させるための、当該画素イメージセンサアレイに接続された多段タイマをさらに備える。ここで、画素は、Ｎ個のサブセットにグループ分けされ、多段タイマは、Ｎ個のサブセットの各サブセットに対して、当該サブセットの画素の撮像時間が異なる少なくとも２つの露光を含む露光シーケンスを作動させるように構成される。ここで、異なるサブセットの露光シーケンスの開始時間は、所定のオフセットだけ時間的にずらされるが、これらシーケンスは同じ全体期間Ｔを有し、所定の時間オフセットＴｏｆｆｓｅｔは、当該全体期間Ｔよりも短い。例として、異なる撮像期間の２種類の露光は、短露光および長露光であり得る。図３Ａ〜３Ｂは、そのよう概念を例示する別の例を示す。ここで、ベイヤーモザイクが示されており、画素は、３×３個の画素からなる複数のグループに分割され、各セルにおいて、画素タイプ０〜８によってラベル付けされる。赤、青および緑色は、各画素において文字Ｒ、Ｇ、Ｂを用いて示される。この例において、撮像フレームレートは、３０ｆｐｓ（１秒当たりのフレーム）である。各画素タイプに対して、短露光および長露光があり、その期間は、それぞれ１フレームの１／９および８／９（すなわち、フレームレートの３０ｆｐｓに基づく１／２７０および８／２７０秒）である。図３Ｂに示すように、各画素タイプの短および長露光は、前の画素タイプに対して１フレームの１／９だけずらされる（ｓｔａｇｇｅｒｅｄ）。言い換えると、同じ例で言えば、受信側では、画素を３×３＝９画素からなる複数のセルにグループ化し、その後の画素タイプの短および長露光を、前の画素タイプに対して１フレームの１／９の期間だけずらすことによって、３０ｆｐｓのデータ転送を用いて、２７０ｆｐｓの映像再構築が可能になる。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記を鑑みると、フィルファクタが高く、かつローリングシャッター方法の使用による動きアーチファクトを回避する、高効率でスケーラブルなＣＭＯＳセンサ設計が必要とされ、非常に所望される。本開示において教示する方法およびデバイスは、そのような要求に対応する。さらに、以下に詳細に説明するように、本開示の方法およびデバイスはまた、図３Ａ〜３Ｂに示すような上記援用の出願に記載の概念を採用する。
【課題を解決するための手段】
【００１１】
本開示の第１の局面によると、Ｎ個の画素部からなるグループ群に分割された複数の画素部であって、Ｎは、１よりも大きな整数である、複数の画素部を備えるイメージセンサであって、Ｎ個の画素部の複数の画素部は、Ｎ個の連続した数のシーケンスを使用し、画素タイプによってラベル付けされ；Ｎ個の画素部の複数の画素部は、第１の撮像期間の第１の露光と、それに続く第２の撮像期間の第２の露光とを含む露光シーケンスを受けることによって、第１の露光に対応する第１の画素信号および第２の露光に対応する第２の画素信号を生成するように構成され；イメージセンサは、第１の画素信号および第２の画素信号が第２の露光の後に読み出されるように構成され；連続した画素タイプの画素部の露光シーケンスの開始時間は、設定オフセット時間だけずらされ；複数の画素部は、等しいフレーム時間を有し、画素部のフレーム時間は、第１の撮像期間、第２の撮像期間、読み出し時間およびブランキング時間の合計として定義される、イメージセンサが提供される。
【００１２】
本開示の第２の局面によると、画素部配列とストレージ配列とを備える電子回路であって、画素部配列は、Ｎ個の画素部であって、Ｎは、１よりも大きな整数である、Ｎ個の画素部と、フローティングディフュージョン回路とを備え；Ｎ個の画素部の１画素部は、フォトダイオードと、フォトダイオードをリセットするための画素部リセットトランジスタと、画素部転送トランジスタであって、画素部転送トランジスタがアクティブにされると画素信号が画素部転送トランジスタを介してフローティングディフュージョン回路に転送される、画素部転送トランジスタとを備え；Ｎ個の画素部の複数の画素部は、Ｎ個の連続した整数のシーケンスを使用し、画素タイプによってラベル付けされ；フローティングディフュージョン素子は、ｉ）露光によって生成された画素信号からの電荷を格納するためのフローティングディフュージョン素子と、ｉｉ）フローティングディフュージョン素子に接続され、フローティングディフュージョンコンデンサをリセットするために使用されるフローティングディフュージョンリセットトランジスタと、ｉｉｉ）ソースフォロワ構成で配置され、フローティングディフュージョン素子をストレージ配列に接続するフローティングディフュージョン転送トランジスタとを備え；フローティングディフュージョン素子は、Ｎ個の画素部の間で共有され；Ｎ個の画素部の画素部転送トランジスタは、一つずつアクティブにされて、一度につき、Ｎ個の画素部のうちの１つの画素部をフローティングディフュージョン素子に接続する；画素部配列およびストレージ配列は、別個のダイまたはチップ上に実装され；別個のダイまたはチップは、マイクロバンプを介して互いに接続される、電子回路が提供される。
【００１３】
本開示の第３の局面によると、イメージング方法であって、複数の画素部を提供する工程と、複数の画素部をＮ個の画素部からなるグループ群に分割する工程であって、Ｎは、１よりも大きな整数である、工程と、Ｎ個の連続した整数のシーケンスを使用し、画素タイプによってＮ個の画素部の複数の画素部をラベル付けする工程と、同じ画素タイプである画素部に対して、第１の撮像期間の第１の露光を行うことによって、第１の画素信号を生成する工程と、同じ画素タイプである画素部に対して、第２の撮像期間の第２の露光を行うことによって、第２の画素信号を生成する工程と、第１の画素信号および第２の画素信号を読み出す工程と、連続した画素タイプの画素部の第１の露光、第２の露光、読み出し、およびブランキング時間を設定オフセット時間だけずらす工程とを包含するイメージング方法が提供される。
【００１４】
本開示の第４の局面によると、画素部配列とストレージ配列とを備える電子回路であって、画素部配列は、Ｎ個の画素部であって、Ｎは、１よりも大きな整数である、Ｎ個の画素部と、フローティングディフュージョン回路とを備え；Ｎ個の画素部の１画素部は、フォトダイオードと、フォトダイオードをリセットするための画素部リセットトランジスタと、画素部転送トランジスタであって、画素部転送トランジスタがアクティブにされると画素信号が画素部転送トランジスタを介してフローティングディフュージョン回路に転送される、画素部転送トランジスタとを備え；Ｎ個の画素部の複数の画素部は、Ｎ個の連続した整数のシーケンスを使用し、画素タイプによってラベル付けされ；フローティングディフュージョン素子は、ｉ）露光によって生成された画素信号からの電荷を格納するためのフローティングディフュージョン素子と、ｉｉ）フローティングディフュージョン素子に接続され、フローティングディフュージョンコンデンサをリセットするために使用されるフローティングディフュージョンリセットトランジスタと、ｉｉｉ）ソースフォロワ構成で配置され、フローティングディフュージョン素子をストレージ配列に接続するフローティングディフュージョン転送トランジスタとを備え；フローティングディフュージョン素子は、Ｎ個の画素部の間で共有される、電子回路が提供される。
【００１５】
本開示の第５の局面によると、画素部配列とストレージ配列とを備える電子回路であって、画素部配列は、Ｎ個の画素部であって、Ｎは、１よりも大きな整数である、Ｎ個の画素部と、フローティングディフュージョン回路とを備え；Ｎ個の画素部の１画素部は、フォトダイオードと、フォトダイオードをリセットするための画素部リセットトランジスタと、画素部転送トランジスタであって、画素部転送トランジスタがアクティブにされると画素信号が画素部転送トランジスタを介してフローティングディフュージョン回路に転送される、画素部転送トランジスタとを備え；フローティングディフュージョン素子は、ｉ）露光によって生成された画素信号からの電荷を格納するためのフローティングディフュージョンコンデンサと、ｉｉ）フローティングディフュージョンコンデンサに接続され、フローティングディフュージョンコンデンサをリセットするために使用されるフローティングディフュージョンリセットトランジスタと、ｉｉｉ）ソースフォロワ構成で配置され、フローティングディフュージョンコンデンサをストレージ配列に接続するフローティングディフュージョン転送トランジスタとを備え；フローティングディフュージョン素子は、Ｎ個の画素部の間で共有され；画素部配列およびストレージ配列は、別個のダイまたはチップ上に実装され；別個のダイまたはチップは、マイクロバンプを介して互いに接続され；Ｎ個の画素部の１画素部は、ここで、Ｎは、第１の撮像期間の第１の露光と、それに続く第２の撮像期間の第２の露光を含む露光シーケンスを受けることによって、第１の露光に対応する第１の画素信号と、それに続く第２の露光に対応する第２の画素信号とを生成するように構成され；電子回路は、第１の画素信号および第２の画素信号が第２の露光の後に読み出されるように構成され；Ｎ個の画素部の連続した画素部の露光シーケンスの開始時間は、設定オフセット時間だけずらされ；Ｎ個の画素部の複数の画素部は、等しいフレーム時間を有し、Ｎ個の画素部の１画素部の総フレーム時間は、第１の撮像期間、第２の撮像期間および読み出し時間の合計として定義され；Ｎ個の画素部のすべての画素部の第１の撮像期間は、等しく；Ｎ個の画素部のすべての画素部の第２の撮像期間は、等しく；Ｎ個の画素部のすべての画素部の読み出し時間は、等しく；２つのサンプルは、第１のサンプルと、第２のサンプルとを含み、第１のサンプルは、フローティングディフュージョンリセットトランジスタをアクティブにすることによってフローティングディフュージョンコンデンサをリセットした後の、フローティングディフュージョンコンデンサの電荷に対応し；第２のサンプルは、Ｎ個の画素部のうちの対応する画素部の第１の露光によって生成される電荷に対応する、電子回路が提供される。
【図面の簡単な説明】
【００１６】
図面の説明
【図１】図１は、ベイヤーモザイク構造セルを示す。
【００１７】
【図２Ａ】図２Ａは、従来技術の５トランジスタ（５Ｔ）画素構造を示す。
【００１８】
【図２Ｂ】図２Ｂは、従来技術の７トランジスタ（７Ｔ）画素構造を示す。
【００１９】
【図２Ｃ】図２Ｃは、フレーム内マルチシャッタリングのための従来技術の積層型ＣＭＯＳ方法を示す。
【００２０】
【図３Ａ】図３Ａは、画素が３×３個の画素からなる複数のセルに分割される従来技術のベイヤーモザイクを示す。
【００２１】
【図３Ｂ】図３Ｂは、図３Ａのベイヤーモザイクの画素タイプの従来技術のスタガード状の短および長露光を示す。
【００２２】
【図４Ａ】図４Ａは、本開示のある実施形態による電子回路を示す。
【００２３】
【図４Ｂ】図４Ｂは、本開示の別の実施形態によるストレージ配列を示す。
【００２４】
【図５Ａ】図５Ａは、本開示に教示にしたがうイメージセンサのグローバルタイミングおよび読み出しシーケンスを示す。
【図５Ｂ】図５Ｂは、本開示に教示にしたがうイメージセンサのグローバルタイミングおよび読み出しシーケンスを示す。
【００２５】
【図６】図６は、図４Ｂに示すストレージ配列に関連する様々な信号のタイミング図を示す。
【発明を実施するための形態】
【００２６】
定義
本開示全体にわたり、「フローティングディフュージョン（ｆｌｏａｔｉｎｇ  ｄｉｆｆｕｓｉｏｎ）」という用語は、イメージセンサのピクセルのフォトダイオードに保持される電荷パケットを、センサ出力において検出可能な電圧変化に変換するために使用される電荷感知回路を指すために使用される。「画素サンプル」または「画素信号」という用語は、そのような電圧変化に基づく信号を説明するために使用される。
【００２７】
本開示全体にわたり、「相関二重サンプリング（ｃｏｒｒｅｌａｔｅｄ  ｄｏｕｂｌｅ  ｓａｍｐｌｉｎｇ）」という用語は、望ましくないオフセットを除去可能にする電圧または電流などの電気的値を測定するための方法を説明するために使用される。相関二重サンプリングは、センサ出力を測定する際に使用されることが多い。センサの出力は、二度測定される。一度は、既知の条件で行われ、一度は、未知の条件で行われる。次いで、既知の条件から測定された値を未知の条件から引き算して、測定中の物理量に対して既知の関係を有する値が生成される。相関二重サンプリングは、イメージセンサにおいて使用される場合、各露光期間の終了時に画素の基準電圧（すなわち、リセット後の画素の電圧）を画素の信号電圧（すなわち、露光終了時の画素の電圧）から除くノイズ低減技術である。
【００２８】
本開示全体にわたり、「画素部」という用語は、フォトダイオードおよびトランジスタを備える電子回路を説明するために使用される。そのような電子回路は、露光時に電荷を生成し、そのような電荷を格納またはリセットし得るか、および／またはそのような電荷を他の近傍の回路（ストレージ回路など）に転送し得る。
【００２９】
本開示全体にわたり、「シャッター」という用語は、シーンの永久的な画像を撮像するために、一定期間の間光を通過可能にして、感光性デジタルセンサを露光するデバイスを説明するために使用される。
【００３０】
本開示全体にわたり、「グローバルシャッター」という用語は、画像の全領域を同時に露光させる、あるタイプのシャッター（イメージセンサに使用される）を説明するために使用される。これに対して、「ローリングシャッター」という用語は、本開示全体にわたり、画像の一方側から他方側へ、典型的にはラインごとに、画像を順次露光する別のタイプのシャッター（イメージセンサに使用される）のために使用される。
【００３１】
説明
図４Ａは、本開示のある実施形態による電子回路（４００Ａ）を示す。上記のように、電子回路（４００Ａ）は、イメージ画素がＮ×Ｍ個の画素からなるグループ群に分割される、上記援用の出願に記載の概念を採用する。詳細は後述するが、複数の電子回路（４００Ａ）を備えるイメージセンサは、画素タイプに基づくグローバルシャッターおよび１画素当たり２サンプルの画素タイプに基づくスタガード状読み出しを含むように設計され得る。
【００３２】
図３Ａを参照し、例であって限定しないが、図１に示すようなベイヤーモザイク画素を考える。ここで、そのような画素は、３×３個の画素からなる異なるグループ群に分割され、そのようなグループ内の画素は、画素タイプ０〜８（０、８を含む）によってラベル付けされている。言い換えると、画素タイプは、９個（各グループ内の画素数）の連続した整数（０から８）のシーケンスによって表される。動作中に、各画素タイプに属する各画素は、本開示の実施形態によると、長および短露光を受け得る。図５Ａ〜５Ｂは、動作中の図４Ａの電子回路（４００Ａ）に関連する例示のタイミング図（５００Ａ、５００Ｂ）を示す。タイミング図（５００Ａ、５００Ｂ）は、画素タイプ０〜８のそれぞれの短および長露光ならびに読み出しに関するタイミングを表す。垂直な破線を有するブロックは、長露光時間を表し、無パターンのブロックは、短露光時間を表し、縞パターンを有するブロックは、読み出し時間を表す。図５Ａに示すように、上記と同じ例で言うと、これらの画素タイプのそれぞれの露光および読み出しは、前のタイプに対して、１フレームの１／９に等しい設定オフセット時間だけずらされる（９は、画素タイプ０〜８によってラベル付けされた各グループにおける画素数である３×３に等しい）。例えば、画素タイプ２に対する短および／または長露光＋読み出しの開始および終了は、画素タイプ１から１フレームの１／９後に生じる。センサ画素の読み出しは、画素タイプ０から開始し、その次に画素タイプ１に対して行われ、などである。各画素タイプは、全センサ画素の１／９を含み、読み出し中に、各画素は、出力において、生成された短および長露光値を有する。センサから読み出されるサンプルの数が２倍であるので、読み出しデータレートは、フレームレート×画素数の２倍である。例えば、３０フレーム／秒のフレームレートで動作するセンサに対して、出力データレートは、３０×Ｎｐｉｘ×２＝６０×Ｎｐｉｘである。ここで、Ｎｐｉｘは、センサ上の画素数に等しい。コンシューマー用センサにおけるローリングシャッターの一般的な使用とは対照的に、画素タイプ内のすべての画素に対してグローバルシャッタリングが使用され得ることに留意することが重要である。このことは、同じ画素タイプ内の画素は、他の画素タイプからの画素に対して露光の開始または終了させることなく、同時に露光され得る。図５Ａ〜５Ｂを参照して、当業者は、本開示の意図および範囲を逸脱せずに、長および短露光を任意の順序で行い得ることを理解するであろう（例えば、まず長露光を行い、次いで短露光を行うか、またはまず短露光を行い、続いて長露光を行う）。
【００３３】
さらに上記例を参照すると、当業者は、本発明を説明するために一例としてベイヤーフィルタが使用されていることを理解するであろう。本開示の意図および範囲を逸脱せずに、他の実施形態が設計され得る。ここで、ベイヤーフィルタ以外のカラーフィルタ、例えば、ＣＹＹＭ（シアン、イエロー、イエロー、マゼンタ）、ＣＹＧＭ（シアン、イエロー、緑、マゼンタ）、ＲＧＢＷ（赤、緑、青、白）などが使用され得る。あるいは、グレースケールまたは３チップカメラ構成の場合は、フィルタは、グローバルであり得る。図５Ａ〜５Ｂを参照すると、フレーム時間は、短および長露光＋読み出し時間＋所望のフレームレートを得るために必要なブランキング時間の合計である。本開示の実施形態によると、すべての画素タイプに対して、フレーム時間は、同じである。本開示のさらなる実施形態によると、連続した画素タイプ間の設定オフセット時間は、各フレームの総期間（フレーム時間）を各グループ内の画素数（上記例の場合は、９）で割り算して得た値以下である。また、オフセット時間がフレーム時間を各グループ内の画素数で割り算した値よりも大きくてもよい、本開示に係る実施形態も考えられる。この場合、連続した画素タイプの露光および読み出しをずらしつつ、より多くのストレージ素子を使用して、信号情報を格納してもよい。本開示のさらなる実施形態によると、イメージ画素をＮ×Ｍ個の画素からなるグループ群に分割してもよい（ＮおよびＭは、１より大きい整数）。
【００３４】
図４Ａを参照すると、電子回路（４００Ａ）は、画素部配列（４１０）と、ストレージ配列（４２０）とを備える。画素部配列（４１０）は、複数の画素部（４１５＿０、．．．、４１５＿Ｎ）を備える。各画素部（４１５＿ｉ、ｉ＝０、．．．、Ｎ）は、フォトダイオード（ＰＤｉ）と、リセットライン（ＲＰＤｉ）から対応するフォトダイオードリセット信号を受信するように構成されたリセットトランジスタＴｉと、転送トランジスタ（ＴＸｉ）とを備える。グループ内の画素タイプを時間的にずらすので、この設計は、共有フローティングディフュージョンアーキテクチャを利用し得る。言い換えると、複数の画素部の転送トランジスタ（ＴＸ１、．．．、ＴＸＮ）は、フローティングディフュージョン素子（４１１）を共有する。したがって、３×３個の画素からなるグループの同じ例で言えば、本開示の実施形態によると、フローティングディフュージョン素子（４１１）は、一度につき１より多くの画素（３×３個の画素からなるグループ内）につながれ（ａｄｄｒｅｓｓｅｄ  ｂｙ）なくてもよい。フローティングディフュージョン素子（４１１）は、フローティングディフュージョントランジスタ（ＴＦＤ）に接続された関連のフローティングディフュージョン容量（ＣＦＤ）を有する。フローティングディフュージョントランジスタは、リセットライン（ＲＰＤ）と、接続された回路素子に対して信号の分離および複製を提供するソースフォロワトランジスタ（ＴＳＦ）とを有する。ストレージ配列（４２０）を使用して、動作中に画素部配列（４１０）によって生成された画素信号を格納し得る。
【００３５】
図４Ｂは、本開示のある実施形態による図４Ａのストレージ配列（４２０）の実装例を示す。図４Ｂに示すストレージ配列（４２０）は、第１のサブ回路（４２１）および第２のサブ回路（４２２）に対する相関二重サンプリング（ＣＤＳ）を実装し得る。これにより、他の画素信号の読み出しを同時に行いながら、画素部からの画素信号を格納（２つのサンプル）することが可能になる。詳細は後述するが、短露光信号を格納するために、第３のサブ回路（４２３）が設計される。また、図４Ｂに示すように、第１、第２および第３のサブ回路（４２１、４２２、４２３）の構成要素は、それぞれ符号Ａ、ＢおよびＳによってラベル付けされる。ストレージ配列（４２０）は、ストレージ配列（４２０）を画素部配列（４１０）に接続するために使用され得る入力（４６０）をさらに備える。
【００３６】
図４Ａ〜６の組み合わせを参照する。図４Ａ〜６は、各画素に対する長および短露光ならびに読み出しのシーケンスの期間を例示し、図４Ａの電子回路（４００Ａ）の様々な要素の動作中の機能をより詳細に説明する。タイプ０の画素に対して、短リセット信号をリセットライン（ＲＰＤ０）に与えることによって長露光を開始させる。これは、イメージセンサ上のすべてのタイプ０の画素に対してグローバルに行われる。言い換えると、各画素タイプ（すなわち、同じタイプのすべての画素）にわたり、グローバルに、リセットトランジスタＴｉ（ｉ＝１、２、．．．、Ｎ）がアクティブにされる（したがって、対応するフォトダイオードがリセットされる）。長露光０が完了する直前に、共通コンデンサ（ＣＦＤ）がリセットされ、したがって、第１の画素信号（長露光中の１画素部当たり２つのサンプルのうちの第１のサンプル）が生成される。第１の画素信号は、第１のサブ回路（４２１）に対してＣＤＳを開始させるために使用され得る。言い換えると、図６から分かるように、リセットライン（ＲＦＤ）は、アクティブにされ、次いで、非アクティブにされ、信号ライン（ＳＥＬ、ＳＡ、Ｓ１Ａ、ＲＡ）は、すべてアクティブにされる（図６を参照）。この後、長露光により生成された第２の画素信号（長露光中の画素部当たり２つのサンプルのうちの第２のサンプル）がフローティングディフュージョン素子（ＦＤ）に転送され、その後、（Ｃ１Ａ）に転送される。このようにするために、図６から分かるように、リセットライン（ＲＦＤ、ＲＡ）は、非アクティブにされ、信号ライン（ＴＸ０、ＳＥＬ、ＳＡ、Ｓ１Ａ）は、すべてアクティブにされ、次いで、非アクティブにされる。
【００３７】
当該技術分野において、ＣＭＯＳセンサ内に生じるノイズの大部分は、フローティングディフュージョン素子のリセットが原因であり、これは、この素子の容量が比較的大きいことによるものであることが知られている。フローティングディフュージョンコンデンサ（ＣＦＤ）をリセットすることによって、リセット電圧＋ノイズに相当する電圧である第１の画素サンプルが生成され、その結果、ノイズに相当する電圧をコンデンサＣ２Ａが保持することを当業者は理解するであろう。また、長露光による第２の画素信号の転送の結果、信号＋フローティングディフュージョンノイズに相当する電圧がコンデンサ（Ｃ１Ａ）に実際に発生することを当業者は理解するであろう。図４Ｂを参照すると、読み出し中に、読み出された信号は、本質的に、容量（Ｃ１Ａ）および（Ｃ２Ａ）の電圧差であり、このことは、フローティングディフュージョンリセットノイズによる電圧が相関二重サンプリングによって差し引かれる（ｓｕｂｔｒａｃｔｅｄ  ｏｕｔ）ことを意味する。
【００３８】
図４Ａ〜６をさらに参照すると、長露光がフローティングディフュージョン素子から転送された後、短露光を開始するために短リセット信号が（ＲＰＤ０）に送られる。短露光の終了時に、信号ライン（ＴＸ０、ＳＥＬ、ＳＳ）をアクティブにし、両信号ライン（ＳＡ、Ｓ１Ａ）を非アクティブにすることによって、フォトダイオード（ＰＤ０）からの画素信号がコンデンサＣ１Ｓに転送される。短露光に対応する画素信号がストレージの第３のサブ回路（４２３）に一旦転送されると、タイプ０の画素の短および長サンプルがそのタイプの読み出しまで保持（および分離）される。一方、タイプ１の画素（図５Ｂを参照）に対して、長露光が完了し、タイプ０の画素についての説明と同様のやり方で、ストレージ配列（４２０）の第２のサブ回路に転送される。
【００３９】
引き続き図４Ａ〜６を参照すると、信号（ＲＳＡ）をアクティブにした後に読み出しが行われることによって、サブ回路（４２１）がある列ライン（４５０）に接続され、長露光画素信号を転送する。さらに、信号（ＳＥＬＣ１Ｓ、Ｓ１ＳＡ）をアクティブにし、次いで、非アクティブにすることによって、短露光画素信号が読み出され、この列ライン（４５０）に転送される。タイプ０の画素に対して読み出しが完了した後、グループ１に対する短露光を終了させ、その電圧がＣ１Ｓに転送される。この処理は、タイプ２の画素、次いでその後の画素タイプに対して続けられる。本発明の意図および範囲を逸脱せずに、サブ回路（４２１）に関する記載と同様のやり方で、サブ回路（４２３）に対して相関二重サンプリングが実装され得るような実施形態がまた考えられ得ることを当業者は、理解するであろう。
【００４０】
図４Ａを引き続き参照すると、本開示のさらなる実施形態によると、電子回路（４００Ａ）は、図２Ｃを参照して上記したように、積層型ＣＭＯＳセンサ技術を採用することによって、読み出し前に画素信号を格納するように設計され得る。そのような実施形態において、画素部配列（４１０）およびストレージ配列（４２０）は、別個のシリコン層（例えば、図４Ａに示すような、上部シリコン層および下部シリコン層）内に実装され得る。言い換えると、画素部配列（４１０）およびストレージ配列（４２０）は、別個のチップまたはダイ上に実装され得る。さらに、画素部配列（４１０）およびストレージ配列（４２０）は、マイクロコンタクト（４３０）（例えば、マイクロバンプコンタクト）を介して接続され得る。共有フローティングディフュージョン領域（４１１）を実装することによって、改善されたフォトダイオードフィルファクタが得られ得ることを当業者は、理解するであろう。この点をさらに明らかにするために、３×３個の画素からなる複数の画素グループの上記の例を続けて、画素部配列（４１０）は、２１個のトランジスタ（２×９＋３＝２１）を含み得るので、３×３個の画素からなる各グループは、実際には、１画素部当たり、２１／９＝２．３３個のトランジスタを有し得る。これにより、画素をより小さくし、フォトダイオードフィルファクタをより大きくすることが可能になる。
【００４１】
本開示に記載の方法およびシステムは、ハードウェア、ソフトウェア、ファームウェア、またはそれらの組合せで実装され得る。ブロック、モジュール、またはコンポーネントとして記載される構成を、まとめて（例えば、集積論理デバイスなどの論理デバイス内に）または別個に（例えば、別個の接続された論理デバイスとして）実装され得る。本開示の方法のソフトウェア部分は、実行時に、上記方法の少なくとも一部を行う命令を含むコンピュータ読み取り可能媒体を含み得る。コンピュータ読み取り可能媒体は、例えば、ランダムアクセスメモリ（ＲＡＭ）および／または読み取り専用メモリ（ＲＯＭ）を含み得る。命令は、プロセッサ（例えば、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）、グラフィック処理ユニット（ＧＰＵ）、または汎用ＧＰＵ）によって実行され得る。
【００４２】
多くの本開示の実施形態を記載したが、本開示の精神および範囲から逸脱せずに様々な変更がなされ得ることが理解されるであろう。したがって、他の実施形態が下記の特許請求の範囲に含まれる。
【００４３】
上記の例は、本開示の実施形態がどのように構成され、使用されるかを完全に開示および説明するものとして、当業者に対し提供され、本発明者らが開示とみなすものの範囲を限定することを意図するものではない。
【００４４】
当業者にとって明白な、本明細書で開示された方法およびシステムを実施するための上記態様の変更は、下記の特許請求の範囲に含まれることを意図するものである。本明細書で言及されるすべての特許および公開物は、本開示が関連する分野の当業者の技術水準を示す。本開示で引用されるすべての参考文献は、各参考文献がその全体を個別に援用された場合と同一の程度に、援用される。
【００４５】
本開示は、特定の方法またはシステムに限定されず、当然ながら様々に変化し得ることを理解されたい。また、本明細書で使用される用語が、特定の実施形態を説明することのみを目的とし、限定することを意図しないことを理解されたい。本明細書および添付の特許請求の範囲において使用される単数形「ａ」、「ａｎ」および「ｔｈｅ」は、特に断らない限り、複数の指示対象を含む。用語「複数」は、特に断らない限り、２つ以上の指示対象を含む。特に断らない限り、本明細書で使用されるすべての技術用語および科学用語は、本開示が関係する分野の当業者によって一般的に理解されるものと同一の意味を有する。
【００４６】
列挙実施形態例
時間ディザードサンプリングのための方法およびデバイスに関して、本発明の列挙実施形態例（ｅｎｕｍｅｒａｔｅｄ  ｅｘａｍｐｌｅ  ｅｍｂｏｄｉｍｅｎｔ：ＥＥＥ）を上記した。したがって、本発明の実施形態は、以下に列挙する例のうちの１つ以上に関し得る。
（ＥＥＥ１．）
Ｎ個のグループに分割された複数の画素部を備え、Ｎは、１よりも大きな整数である、イメージセンサであって、
前記Ｎ個のグループの１グループの１つ以上の画素部は、第１の撮像期間の第１の露光と、それに続く第２の撮像期間の第２の露光とを含む露光シーケンスを受けることによって、前記第１の露光に対応する第１の画素信号および前記第２の露光に対応する第２の画素信号を生成するように構成され、
前記イメージセンサは、前記第１の画素信号および前記第２の画素信号が前記第２の露光の後に読み出されるように構成され、
前記Ｎ個のグループの連続したグループの前記露光シーケンスの開始時間は、設定オフセット時間だけずらされ、
前記Ｎ個のグループの前記グループは、等しいフレーム時間を有し、前記Ｎ個のグループの前記グループの前記フレーム時間は、前記第１の撮像期間、前記第２の撮像期間および前記読み出し時間の合計として定義される、
イメージセンサ。
（ＥＥＥ２．）
前記Ｎ個のグループの前記グループは、カラーフィルタモザイクをＭ×Ｍ個の画素からなるグループ群に分割することによって形成され、ここで、Ｎ＝Ｍ２であり、Ｍは、１よりも大きな整数である、列挙実施形態例１に記載のイメージセンサ。
（ＥＥＥ３．）
前記カラーフィルタモザイクは、ａ）ベイヤーフィルタ、ｂ）ＣＹＹＭフィルタ、ｃ）ＣＹＧＭフィルタ、またはｄ）ＲＧＢＷフィルタのうちの１つである、列挙実施形態例１または２に記載のイメージセンサ。
（ＥＥＥ４．）
前記第１の撮像期間および前記第２の撮像期間は、互いに異なる、先行する列挙実施形態例のいずれかに記載のイメージセンサ。
（ＥＥＥ５．）
前記設定オフセット時間は、前記Ｎ個のグループの各グループの前記フレーム時間をＮで割り算して得た値以下である、先行する列挙実施形態例のいずれかに記載のイメージセンサ。
（ＥＥＥ６．）
前記Ｎ個のグループのすべてのグループの前記第１の撮像期間は、等しく、
前記Ｎ個のグループのすべてのグループの前記第２の撮像期間は、等しく、
前記Ｎ個のグループのすべてのグループの前記読み出し時間は、等しい、列挙実施形態例５に記載のイメージセンサ。
（ＥＥＥ７．）
画素部配列とストレージ配列とを備える電子回路であって、
前記画素部配列は、Ｎ個の画素部であって、Ｎは、１よりも大きな整数である、Ｎ個の画素部と、フローティングディフュージョン回路とを備え、
前記Ｎ個の画素部の１画素部は、フォトダイオードと、前記フォトダイオードをリセットするための画素部リセットトランジスタと、画素部転送トランジスタであって、前記画素部転送トランジスタがアクティブにされると画素信号が前記画素部転送トランジスタを介して前記フローティングディフュージョン回路に転送される、画素部転送トランジスタとを備え、
前記フローティングディフュージョン素子は、
ｉ）露光によって生成された画素信号からの電荷を格納するためのフローティングディフュージョンコンデンサと、
ｉｉ）前記フローティングディフュージョンコンデンサに接続され、前記フローティングディフュージョンコンデンサをリセットするために使用されるフローティングディフュージョンリセットトランジスタと、
ｉｉｉ）ソースフォロワ構成で配置され、前記フローティングディフュージョンコンデンサを前記ストレージ配列に接続するフローティングディフュージョン転送トランジスタと、
を備え、
前記フローティングディフュージョン素子は、前記Ｎ個の画素部の間で共有される、
電子回路。
（ＥＥＥ８．）
前記Ｎ個の画素部の前記画素部転送トランジスタは、一つずつアクティブにされて、一度につき、前記Ｎ個の画素部のうちの１つの画素部を前記フローティングディフュージョン素子に接続する、列挙実施形態例７に記載の電子回路。
（ＥＥＥ９．）
前記画素部配列および前記ストレージ配列は、別個のダイまたはチップ上に実装される、列挙実施形態例７または８に記載の電子回路。
（ＥＥＥ１０．）
前記別個のダイまたはチップは、マイクロバンプを介して互いに接続される、列挙実施形態例９に記載の電子回路。
（ＥＥＥ１１．）
前記Ｎ個の画素部の１画素部は、ここで、Ｎは、第１の撮像期間の第１の露光と、それに続く第２の撮像期間の第２の露光を含む露光シーケンスを受けることによって、前記第１の露光に対応する第１の画素信号と、それに続く前記第２の露光に対応する第２の画素信号とを生成するように構成され、
前記電子回路は、前記第１の画素信号および前記第２の画素信号が前記第２の露光の後に読み出されるように構成され、
前記Ｎ個の画素部の連続した画素部の前記露光シーケンスの開始時間は、設定オフセット時間だけずらされ、
前記Ｎ個の画素部の前記画素部は、等しいフレーム時間を有し、前記Ｎ個の画素部の前記画素部の総フレーム時間は、前記第１の撮像期間、前記第２の撮像期間、および前記読み出し時間の合計として定義される、
列挙実施形態例８、９または１０に記載の電子回路。
（ＥＥＥ１２．）
前記Ｎ個の画素部のすべての画素部の前記第１の撮像期間は、等しく、
前記Ｎ個の画素部のすべての画素部の前記第２の撮像期間は、等しく、
前記Ｎ個の画素部のすべての画素部の前記読み出し時間は、等しい、
列挙実施形態例７〜１１のいずれか１つに記載の電子回路。
（ＥＥＥ１３．）
前記ストレージ回路は、互いに接続された第１、第２および第３のサブ回路を備え、
前記第１のサブ回路は、前記Ｎ個の画素部の第１の画素部の前記第１の画素信号を格納するように構成され、
前記第３のサブ回路は、前記Ｎ個の画素部の前記第１の画素部の前記第２の画素信号を格納するように構成され、その後、前記Ｎ個の画素部の第２の画素部の前記第２の画素信号を格納するように再構成され、
前記第２のサブ回路は、前記第２の画素部の前記第１の画素信号を格納するように構成され、
前記Ｎ個の画素部の前記第１および前記第２の画素部は、連続した画素部である、
列挙実施形態例１０に記載の電子回路。
（ＥＥＥ１４．）
前記第１の画素信号は、１画素部当たり２つのサンプルを含む、
列挙実施形態例１１に記載の電子回路。
（ＥＥＥ１５．）
前記２つのサンプルは、第１のサンプルと、第２のサンプルとを含み、
前記第１のサンプルは、前記フローティングディフュージョンリセットトランジスタをアクティブにすることによって前記フローティングディフュージョンコンデンサがリセットされた後の、前記フローティングディフュージョンコンデンサの電荷に対応し、
前記第２のサンプルは、前記Ｎ個の画素部のうちの対応する画素部の前記第１の露光によって生成される電荷に対応する、
列挙実施形態例１２に記載の電子回路。
（ＥＥＥ１６．）
前記第２の画素信号は、前記Ｎ個の画素部の前記対応する画素部の前記第２の露光によって生成される電荷に対応する、列挙実施形態例１３〜１５のいずれか１つに記載の電子回路。
（ＥＥＥ１７．）
前記第１のサブ回路は、第１のコンデンサと、第２のコンデンサと、前記第１のコンデンサおよび／または前記第２のコンデンサに接続された複数の第１のサブ回路トランジスタとを備え、
前記第２のサブ回路は、第３のコンデンサと、第４のコンデンサと、前記第３のコンデンサおよび／または前記第４のコンデンサに接続された複数の第２のサブ回路トランジスタとを備え、
前記第３のサブ回路は、第５のコンデンサと、前記第５のコンデンサに接続された複数の第３のサブ回路トランジスタとを備え、
前記第１の画素部の前記第１のサンプルに対応する前記電荷は、前記第１のサブ回路の読み出しまで、前記第１のコンデンサに格納および保持され、
前記第１の画素部の前記第２のサンプルに対応する前記電荷は、前記第１のサブ回路の前記読み出しまで、前記第２のコンデンサに格納および保持され、
前記第２の画素部の前記第１のサンプルに対応する前記電荷は、前記第２のサブ回路の読み出しまで、前記第３のコンデンサに格納および保持され、
前記第２の画素部の前記第２のサンプルに対応する前記電荷は、前記第２のサブ回路の前記読み出しまで、前記第４のコンデンサに格納および保持され、
前記第１の画素部の前記第２の画素信号に対応する前記電荷は、前記第１のサブ回路の前記読み出しまで、前記第５のコンデンサに格納および保持され、
前記第２の画素部の前記第２の画素信号に対応する前記電荷は、前記第１のサブ回路の前記読み出しの後に、前記第５のコンデンサに格納され、前記第２のサブ回路の前記読み出しまで、前記第５のコンデンサに保持され、
前記第１、前記第２および前記第３のサブ回路の１サブ回路は、第１組のトランジスタと第２組のトランジスタとを備え、
前記サブ回路における電荷格納中に、前記第１組のトランジスタは、アクティブにされ、前記第２組のトランジスタは、非アクティブにされ、
前記サブ回路の読み出し中に、前記第１組のトランジスタは、非アクティブにされ、前記第２組のトランジスタは、アクティブにされる、
列挙実施形態例１４に記載の電子回路。
（ＥＥＥ１８．）
列挙実施形態例１１〜１７のいずれか１つに記載の電子回路を複数備えるイメージセンサであって、
画素部は、Ｎ個の画素グループに分割され、Ｎは、１よりも大きな整数であり、前記Ｎ個の画素グループの各画素グループは、前記複数の電子回路の対応する画素部を含み、
前記画素部リセットトランジスタは、前記Ｎ個の画素グループの各画素グループにわたりグローバルにアクティブにされる、
イメージセンサ。
（ＥＥＥ１９．）
イメージング方法であって、
複数の画素部を提供する工程と、
前記複数の画素部をＮ個のグループに分割する工程であって、Ｎは、１よりも大きな整数である、工程と、
前記Ｎ個のグループの１グループの画素部に対して、第１の撮像期間の第１の露光を行うことによって、第１の画素信号を生成する工程と、
前記Ｎ個のグループの前記グループの前記画素部に対して、第２の撮像期間の第２の露光を行うことによって、第２の画素信号を生成する工程と、
前記第１の画素信号および前記第２の画素信号を読み出す工程と、
連続した画素部の前記第１の露光、前記第２の露光および前記読み出しを設定オフセット時間だけずらす工程と、
を包含する、イメージング方法。
（ＥＥＥ２０．）
前記Ｎ個のグループの前記グループは、カラーフィルタモザイクをＭ×Ｍ個の画素からなるグループ群に分割することによって形成され、ここで、Ｎ＝Ｍ２であり、Ｍは、１よりも大きな整数である、列挙実施形態例１９に記載の方法。
（ＥＥＥ２１．）
前記カラーフィルタモザイクは、ａ）ベイヤーフィルタ、ｂ）ＣＹＹＭフィルタ、ｃ）ＣＹＧＭフィルタ、またはｄ）ＲＧＢＷフィルタのうちの１つである、列挙実施形態例１９または２０に記載のイメージング方法。
（ＥＥＥ２２．）
前記第１の撮像期間および前記第２の撮像期間は、互いに異なる、列挙実施形態例１９、２０または２１に記載のイメージング方法。
（ＥＥＥ２３．）
前記設定オフセット時間は、前記Ｎ個のグループの各グループの前記フレーム時間をＮで割り算して得た値以下である、列挙実施形態例２０、２１または２２に記載のイメージング方法。
（ＥＥＥ２４．）
前記Ｎ個のグループのすべてのグループの前記第１の撮像期間は、等しく、
前記Ｎ個のグループのすべてのグループの前記第２の撮像期間は、等しく、
前記Ｎ個のグループのすべてのグループの前記読み出し時間は、等しい、
列挙実施形態例２１、２２または２３に記載のイメージング方法。
【図１】
2021528026.tif 000003
【図２Ａ】
2021528026.tif 000004
【図２Ｂ】
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【図２Ｃ】
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【図３Ａ】
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【図３Ｂ】
2021528026.tif 000008
【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【手続補正書】
【提出日】令和2年8月12日(2020.8.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の電子回路を備えるイメージセンサであって、
各電子回路は、画素部配列とストレージ配列とを備え、前記画素部配列は、１グループのＮ×Ｍ個の画素部であって、ＮおよびＭは、１よりも大きな整数である、１グループのＮ×Ｍ個の画素部と、フローティングディフュージョン回路とを備え、
前記Ｎ×Ｍ個の画素部の前記画素部は、連続した画像タイプの画素部であり、
前記Ｎ×Ｍ個の画素部の各画素部は、第１の撮像期間の第１の露光と、それに続く第２の撮像期間の第２の露光とを含む露光シーケンスを受けることによって、前記第１の露光に対応する第１の画素信号および前記第２の露光に対応する第２の画素信号を生成するように構成され、
前記電子回路は、前記第１の露光の後に前記第１の信号を前記ストレージ配列のサブ回路に格納し、前記第２の露光の後に前記第２の信号を前記ストレージ配列のサブ回路に格納するように構成され、
前記電子回路は、前記第２の画素信号を前記ストレージ配列のサブ回路に格納した後に、前記第１の画素信号を格納する前記ストレージ配列のサブ回路および前記第２の画素信号を格納する前記ストレージ配列のサブ回路の読み出しを行うように構成され、
連続した画素タイプの画素部の前記露光シーケンスの開始時間は、設定オフセット時間だけずらされ、前記設定オフセット時間は、各画素部のフレーム時間をＮ×Ｍで割り算して得た値以下であり、
前記Ｎ×Ｍ個の画素部は、等しいフレーム時間を有し、各画素部の前記フレーム時間は、前記第１の撮像期間、前記第２の撮像期間、前記読み出し時間およびブランキング時間の合計として定義され、
前記Ｎ×Ｍ個の画素部の各画素部は、フォトダイオードと、前記フォトダイオードをリセットするための画素部リセットトランジスタと、画素部転送トランジスタであって、前記画素部転送トランジスタがアクティブにされると画素信号が前記画素部転送トランジスタを介して前記フローティングディフュージョン回路に転送される、画素部転送トランジスタとを備え、
前記フローティングディフュージョン回路は、
ｉ）前記Ｎ×Ｍ個の画素部から前記フローティングディフュージョン回路に転送された画素信号からの電荷を格納するためのフローティングディフュージョン素子と、
ｉｉ）前記フローティングディフュージョン素子に接続され、前記フローティングディフュージョン素子をリセットするために使用されるフローティングディフュージョンリセットトランジスタと、
ｉｉｉ）前記フローティングディフュージョン素子を前記ストレージ配列に接続するフローティングディフュージョン転送トランジスタと、
を備え、
前記Ｎ×Ｍ個の画素部の前記画素部転送トランジスタは、一つずつアクティブにされて、一度につき、前記Ｎ×Ｍ個の画素部のうちの１つの画素部を前記フローティングディフュージョン素子に接続するように構成され、
前記イメージセンサは、前記複数の電子回路の前記Ｎ×Ｍ個の画素部からなるグループ内の同じ画素タイプの画素部に対して同時にすべての前記露光シーケンスを作動させるように構成される、
イメージセンサ。
【請求項２】
前記Ｎ×Ｍ個の画素部からなる前記グループは、カラーフィルタモザイクをＮ×Ｍ個の画素からなるグループ群に分割することによって形成される、請求項１に記載のイメージセンサ。
【請求項３】
前記カラーフィルタモザイクは、ａ）ベイヤーフィルタ、ｂ）ＣＹＹＭフィルタ、ｃ）ＣＹＧＭフィルタ、またはｄ）ＲＧＢＷフィルタのうちの１つである、請求項２に記載のイメージセンサ。
【請求項４】
前記第１の撮像期間および前記第２の撮像期間は、互いに異なる、請求項１から３のいずれかに記載のイメージセンサ。
【請求項５】
すべての前記画素部の前記第１の撮像期間は、等しく、
すべての前記画素部の前記第２の撮像期間は、等しく、
すべての前記画素部の前記読み出し時間は、等しい、
請求項１から４のいずれかに記載のイメージセンサ。
【請求項６】
前記画素部配列および前記ストレージ配列は、別個のダイまたはチップ上に実装される、
請求項１から５のいずれかに記載のイメージセンサ。
【請求項７】
前記別個のダイまたはチップは、マイクロバンプを介して互いに接続される、
請求項６に記載のイメージセンサ。
【請求項８】
前記ストレージ配列は、第１、第２および第３のサブ回路を備え、
前記第１のサブ回路は、前記Ｎ×Ｍ個の画素部の第１の画素部の前記第１の画素信号を格納するように構成され、
前記第３のサブ回路は、前記Ｎ×Ｍ個の画素部の前記第１の画素部の前記第２の画素信号を格納するように構成され、その後、前記Ｎ×Ｍ個の画素部の第２の画素部の前記第２の画素信号を格納するように再構成され、
前記第２のサブ回路は、前記Ｎ×Ｍ個の画素部の前記第２の画素部の前記第１の画素信号を格納するように構成され、
前記Ｎ×Ｍ個の画素部の前記第１および前記第２の画素部は、連続した画素タイプの画素部である、
請求項１から７のいずれかに記載のイメージセンサ。
【請求項９】
前記第１の画素信号は、第１のサンプルと、第２のサンプルとを含み、
前記第１のサンプルは、前記フローティングディフュージョンリセットトランジスタをアクティブにすることによって前記フローティングディフュージョン素子をリセットした後の、フローティングディフュージョン素子の電荷に対応し、
前記第２のサンプルは、前記Ｎ×Ｍ個の画素部のうちの対応する画素部の前記第１の露光によって生成される電荷に対応する、
請求項１から８のいずれかに記載のイメージセンサ。
【請求項１０】
前記第２の画素信号は、前記Ｎ×Ｍ個の画素部のうちの前記対応する画素部の前記第２の露光によって生成される電荷に対応する、請求項１から９のいずれかに記載のイメージセンサ。
【請求項１１】
前記第１のサブ回路は、第１のコンデンサと、第２のコンデンサと、前記第１のコンデンサおよび／または前記第２のコンデンサに接続された複数の第１のサブ回路トランジスタとを備え、
前記第２のサブ回路は、第３のコンデンサと、第４のコンデンサと、前記第３のコンデンサおよび／または前記第４のコンデンサに接続された複数の第２のサブ回路トランジスタとを備え、
前記第３のサブ回路は、第５のコンデンサと、前記第５のコンデンサに接続された複数の第３のサブ回路トランジスタとを備え、
前記第１の画素部の前記第１のサンプルに対応する前記電荷は、前記第１のサブ回路の読み出しまで、前記第１のコンデンサに格納および保持され、
前記第１の画素部の前記第２のサンプルに対応する前記電荷は、前記第１のサブ回路の前記読み出しまで、前記第２のコンデンサに格納および保持され、
前記第２の画素部の前記第１のサンプルに対応する前記電荷は、前記第２のサブ回路の読み出しまで、前記第３のコンデンサに格納および保持され、
前記第２の画素部の前記第２のサンプルに対応する前記電荷は、前記第２のサブ回路の前記読み出しまで、前記第４のコンデンサに格納および保持され、
前記第１の画素部の前記第２の画素信号に対応する前記電荷は、前記第１のサブ回路の前記読み出しまで、前記第５のコンデンサに格納および保持され、
前記第２の画素部の前記第２の画素信号に対応する前記電荷は、前記第１のサブ回路の前記読み出しの後に、前記第５のコンデンサに格納され、前記第２のサブ回路の前記読み出しまで、前記第５のコンデンサに保持され、
前記第１、前記第２および前記第３のサブ回路の１サブ回路は、第１組のトランジスタと第２組のトランジスタとを備え、
前記サブ回路における電荷格納中に、前記第１組のトランジスタは、アクティブにされ、前記第２組のトランジスタは、非アクティブにされ、
前記サブ回路の読み出し中に、前記第１組のトランジスタは、非アクティブにされ、前記第２組のトランジスタは、アクティブにされる、
請求項８から１０のいずれか１項に記載のイメージセンサ。
【請求項１２】
前記複数の電子回路の前記画素部リセットトランジスタは、同じ画素タイプの画素グループにわたりグローバルにアクティブにされる、
請求項１から１１のいずれかに記載のイメージセンサ。
【請求項１３】
複数の電子回路を備えるイメージセンサを提供する工程であって、各電子回路は、１グループのＮ×Ｍ個の画素部を備える画素部配列であって、ＮおよびＭは、１よりも大きな整数である、画素部配列と、ストレージ配列と備え、前記Ｎ×Ｍ個の画素部の前記画素部は、連続した画素タイプの画素部であり、前記Ｎ×Ｍ個の画素部の各画素部は、フォトダイオードと、前記フォトダイオードをリセットするための画素部リセットトランジスタと、画素部転送トランジスタであって、前記画素部転送トランジスタがアクティブにされると画素信号が前記画素部転送トランジスタを介して前記フローティングディフュージョン回路に転送される、画素部転送トランジスタとを備え、前記フローティングディフュージョン回路は、ｉ）画素部から前記フローティングディフュージョン回路に転送された画素信号からの電荷を格納するためのフローティングディフュージョン素子と、ｉｉ）前記フローティングディフュージョン素子に接続され、前記フローティングディフュージョン素子をリセットするために使用されるフローティングディフュージョンリセットトランジスタと、ｉｉｉ）前記フローティングディフュージョン素子を前記ストレージ配列に接続するフローティングディフュージョン転送トランジスタとを備える、工程と、
各電子回路に対して、
前記Ｎ×Ｍ個の画素部の各画素部に対して、第１の撮像期間の第１の露光と、それに続く第２の撮像期間の第２の露光とを含む露光シーケンスを行うことによって、前記第１の露光に対応する第１の画素信号および前記第２の露光に対応する第２の画素信号を生成する工程と、
前記第１の露光の後に、前記第１の信号を前記ストレージ配列のサブ回路に格納し、前記第２の露光の後に、前記第２の信号を前記ストレージ配列のサブ回路に格納する工程と、
前記第２の画素信号を前記ストレージ配列のサブ回路に格納した後に、前記第１の画素信号を格納する前記ストレージ配列のサブ回路および前記第２の画素信号を格納する前記ストレージ配列のサブ回路を読み出す工程と、
連続した画素タイプの画素部の前記第１の露光、前記第２の露光、前記読み出し、およびブランキング時間を設定オフセット時間だけずらす工程と、
を包含し、
前記Ｎ×Ｍ個の画素部の前記画素部転送トランジスタは、一つずつアクティブにされて、一度につき、前記Ｎ×Ｍ個の画素部のうちの１つの画素部を前記フローティングディフュージョン素子に接続し、
前記複数の電子回路の前記Ｎ×Ｍ個の画素部からなる前記グループ内の同じ画素タイプの画素部に対して同時にすべての前記露光シーケンスを作動させる、
イメージング方法。
【請求項１４】
前記Ｎ×Ｍ個の画素部からなる前記グループは、カラーフィルタモザイクをＮ×Ｍ個の画素からなるグループ群に分割することによって形成される、請求項１３に記載の方法。
【国際調査報告】
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