(57)【要約】方法は、入力データをメモリセルに格納された格納データと比較し、メモリセルにわたって印加された電圧差に応答してメモリセルがスナップバックするかどうかに基づいて、入力データが格納データと一致するかどうかを判定することを含み得る。また、本開示の複数の実施形態は、電力消費の低減や既存のデバイスより速い操作といった利点を提供する。
2021504870.tif 000002
【特許請求の範囲】
【請求項１】
方法であって、
入力データをメモリセルに格納された格納データと比較することと、
前記メモリセルにわたり印加された電圧差に応答して前記メモリセルがスナップバックするかどうかに基づいて、前記入力データが前記格納データと一致するかどうかを判定すること
を含む、前記方法。
【請求項２】
前記メモリセルは、前記格納データを格納データベクトルとして格納するメモリセルのグループの第１のメモリセルであり、入力ベクトルは前記入力データを含み、
前記方法は、
前記入力ベクトルと前記格納データベクトルを比較することと、
前記グループ内のセルのいずれか１つが、前記グループ内の前記メモリセルにわたって印加された電圧差に応答してスナップバックすることを判定したことに応答して、前記入力ベクトルと前記格納データベクトル間の不一致を判定することと、
前記印加された電圧差に応答して前記グループ内の前記セルのいずれもスナップバックしないと判定したことに応答して、前記入力ベクトルと前記格納データベクトル間の一致を判定することと、
をさらに含む、請求項１に記載の方法。
【請求項３】
前記メモリセルのスナップバックに応答して、前記入力データが前記格納データと不一致であると判定することをさらに含む、請求項１に記載の方法。
【請求項４】
前記メモリセルのスナップバックに応答して、前記入力データが前記格納データと不一致であることを示すためにラッチにデータを格納することをさらに含む、請求項３に記載の方法。
【請求項５】
前記メモリセルのスナップバックに応答して、追加のメモリセルがスナップバックするのを防止することをさらに含む、請求項３に記載の方法。
【請求項６】
前記メモリセルのスナップバックに応答して、追加の入力データと追加のメモリセルに格納されたデータとの間の比較を防止することをさらに含む、請求項３に記載の方法。
【請求項７】
前記メモリセルのスナップバックに応答して、前記メモリセルに結合された信号線の電流を抑制することをさらに含む、請求項３に記載の方法。
【請求項８】
第１のデータの値を含む前記入力データに応答して、前記メモリセルにわたって前記印加された電圧差が第１の極性を有し、
第２のデータの値を含む前記入力データに応答して、前記メモリセルにわたって前記印加された電圧差が第２の極性を有する、方法であって、前記方法は、さらに、
前記第１の極性または前記第２の極性を有する前記印加された電圧差に応答して、前記入力データと前記格納データとの間の一致を判定し、前記メモリセルが、前記印加された前記電圧差に応答してスナップバックしないと判定することと、
前記第１の極性または前記第２の極性を有する前記電圧差に応答して、前記入力データと前記格納データとの間の不一致を判定し、前記メモリセルが、前記印加された電圧差に応答してスナップバックすると判定することと、
を含む、請求項１に記載の方法。
【請求項９】
前記印加された電圧差が第１の電圧差であり、前記入力データを前記格納データと比較することが、第１の期間中に前記メモリセルにわたって前記第１の電圧差を印加することを含み、また、第２の期間中に追加のメモリセルにわたって第２の電圧差を印加することによって追加の入力データを前記追加のメモリセルに格納された追加の格納データと比較することをさらに含み、前記第１及び第２の電圧差は反対の極性を有する、請求項１、３〜５、及び７のいずれか一項に記載の方法。
【請求項１０】
装置であって、
複数の第１の信号線と、
第２の信号線と、
前記第２の信号線及び前記複数の第１の信号線のそれぞれ異なるものに共通に結合された複数のメモリセルと、
前記第２の信号線に結合され、また前記第２の信号線のスナップバックイベントの感知に応答して、入力データが前記複数のメモリセルに格納されている格納データと不一致であることを示し、前記複数のメモリセルの少なくとも１つは、第１の電圧が前記複数の第１の信号線に印加されていること及び第２の電圧が前記第２の信号線に印加されていることに応答してスナップバックすることを示すように構成される感知回路と、
を含む、前記装置。
【請求項１１】
前記感知回路は、前記第２の信号線の前記スナップバックイベントの感知に応答して、前記第２の信号線への電流をオフにするように構成され、
前記第２の信号線への前記電流をオフにすることは、前記複数のメモリセルの他のいずれかのメモリセルがスナップバックするのを防ぐように機能する、請求項１０に記載の装置。
【請求項１２】
前記第１の電圧と前記第２の電圧との間の差は、第１の極性または前記第１の極性と反対の第２の極性を有し、前記感知回路は、前記第１の極性及び前記第２の極性に応答するセンス増幅器を含み、前記センス増幅器は、前記スナップバックイベントを感知するように構成され、
前記感知回路はさらに、前記センス増幅器に結合され、前記第１の極性に応答して前記スナップバックイベントを感知する前記センス増幅器に応答して前記センス増幅器からの第１の信号を受信し、前記第２の極性に応答して前記スナップバックイベントを感知する前記センス増幅器に応答して前記センス増幅器から第２の信号を受信するように構成されるラッチを備え、
前記ラッチは、前記第１の信号または前記第２の信号の受信に応答して、前記入力データと前記格納データとの間の前記不一致を示すデータの値を格納するように構成される、請求項１０及び１１のいずれか一項に記載の装置。
【請求項１３】
装置であって、
スナップバックメモリセルを含むアレイと、
前記アレイに結合されるコントローラであって、入力データの値と前記アレイのメモリセルにより格納されたデータの値との間のＸＯＲ関数を、
第１の値である前記入力データの値に応答して、
前記メモリセルにわたり第１の電圧差を印加することであって、前記第１の電圧差は第１の極性を有することと、
前記印加された第１の電圧差に応答して前記メモリセルがスナップバックするかどうかを判定することと、
第２の値である前記入力データの値に応答して、
前記メモリセルにわたり第２の電圧差を印加することであって、前記第２の電圧差は前記第１の極性と反対の第２の極性を有することと、
前記印加された第２の電圧差に応答して前記メモリセルがスナップバックするかどうかを判定することと、
を実行するように構成された前記コントローラと、
を含む、前記装置。
【請求項１４】
前記コントローラが、
前記装置に対して、前記印加された第１の電圧差に応答して前記メモリセルがスナップバックしないと判定したことに応答して、前記第１の値と前記格納されたデータの値の一致を示させ、前記印加された第２の電圧差に応答して前記メモリセルがスナップバックしないと判定したことに応答して前記第２の値と前記格納されたデータの値の一致を示させ、
前記装置に対して、前記印加された第１の電圧差に応答して前記メモリセルがスナップバックすると判定したことに応答して前記第１の値と前記格納されたデータの値との間の不一致を示させ、前記印加された第２の電圧差に応答して前記メモリセルがスナップバックすることを判定するのに応答して前記第２の値と前記格納されたデータの値との間の不一致を示させる、
ように構成される、請求項１３に記載の装置。
【請求項１５】
前記コントローラは、前記第１の極性を有する第１の閾値電圧、及び前記第２の極性を有する第２の閾値電圧を含む、ドリフト状態にある前記メモリセルに応答する三元関数を実行するように構成され、前記第１の閾値電圧の大きさは、前記第１の電圧差の大きさよりも大きく、前記第２の閾値電圧の大きさは、前記第２の電圧差の大きさよりも大きい、請求項１３及び１４のいずれか一項に記載の装置。
【請求項１６】
各スナップバックメモリセルは、プログラミングの極性に応じて非対称の閾値電圧分布を示す、請求項１３及び１４のいずれか一項に記載の装置。
【請求項１７】
検出回路であって、
第１の極性信号を使用してスナップバックメモリセルを感知することに関連して、ラッチから信号線ドライバにフィードバックを提供するように構成された第１のフィードバック回路と、
第２の極性信号を使用して前記スナップバックメモリセルを感知することに関連して、前記ラッチから前記信号線ドライバにフィードバックを提供するように構成された第２のフィードバック回路と、
を含み、
前記ラッチは、前記第１のフィードバック回路及び前記第２のフィードバック回路のいずれかによって検出されたスナップバックイベントに応答して第１のデータの値をラッチするように構成される、前記検出回路。
【請求項１８】
前記第１のフィードバック回路は、前記信号線ドライバに結合され、前記第１の極性信号が前記メモリセルにわたって印加されるのに応答して前記メモリセルがスナップバックすることに応答して前記第１のフィードバック回路がスナップバックイベントを検出するのに応答して、前記ラッチから第１の信号を受信するように構成される第１の回路を含み、
前記第２のフィードバック回路は、前記信号線ドライバに結合され、前記第２の極性信号が前記メモリセルにわたって印加されることに応答して前記メモリセルがスナップバックすることに応答して前記第２のフィードバック回路がスナップバックイベントを検出するのに応答して、前記ラッチから第２の信号を受信するように構成される第２の回路を含み、
前記第１の回路は、前記ラッチからの前記第１の信号の受信に応答して、前記信号線ドライバに前記メモリセルへの電流をオフにさせるように構成され、前記第２の回路は、前記ラッチからの前記第２の信号の受信に応答して、前記信号線ドライバに前記メモリセルへの電流をオフにさせるように構成される、
請求項１７に記載の検出回路。
【請求項１９】
前記第１のフィードバック回路はプルダウン回路を含み、前記ラッチは前記プルダウン回路に結合された第１の負荷回路を含み、前記第１の負荷回路は第１のコンパレータとして機能する前記プルダウン回路に結合され、
前記第２のフィードバック回路はプルアップ回路を含み、前記ラッチは前記プルアップ回路に結合された第２の負荷回路を含み、前記第２の負荷回路は第２のコンパレータとして機能する前記プルアップ回路に結合される、
請求項１７及び１８のいずれか一項に記載の検出回路。
【請求項２０】
前記ラッチに結合され、前記ラッチの操作電圧範囲を設定するように構成されたスイッチング回路をさらに備える、請求項１７及び１８のいずれか一項に記載の検出回路。
【請求項２１】
前記第１及び第２のフィードバック回路がそれぞれフィードバックラッチを備える、請求項１７及び１８のいずれか一項に記載の検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概してメモリなどの操作装置に関し、より具体的には、入力データを格納データと比較することに関する。
【背景技術】
【０００２】
メモリデバイスは、典型的には、コンピュータまたは他の電子デバイスにおける内部の半導体の集積回路として提供され得る。揮発性メモリと不揮発性メモリを含む様々なタイプのメモリがある。
【０００３】
様々なメモリアレイは、セルにアクセスするために使用される第１及び第２の信号線の交点（例えば、ワード線とビット線の交点）に配置されるメモリセル（例えば、２つの端子セル）を備えたクロスポイントアーキテクチャで編成できる。一部のメモリセルは、例えば、その状態（例えば、格納データの値）がメモリセルのプログラムされた抵抗に依存する抵抗可変メモリセルであり得る。一部の抵抗可変メモリセルは、記憶素子（例えば、相変化材、金属酸化物材、及び／または異なる抵抗性のレベルの何らかのプログラム可能な他の材料）と直列に、選択素子（例えば、ダイオード、トランジスタ、またはその他のスイッチングデバイス）を含むことができる。自己選択メモリセルと呼ばれることもあるいくつかの可変抵抗メモリセルは、メモリセルの選択素子及び記憶素子の両方として機能することができる単一の材料を含む。
【図面の簡単な説明】
【０００４】
【図１】本開示のいくつかの実施形態による、メモリアレイの例の三次元の図である。
【図２Ａ】本開示のいくつかの実施形態による、メモリセルのメモリの状態に関連する閾値電圧分布を示す。
【図２Ｂ】本開示のいくつかの実施形態による、図２Ａのメモリの状態に対応する電流対電圧曲線の例である。
【図２Ｃ】本開示のいくつかの実施形態による、図２Ａの別のメモリの状態に対応する電流対電圧曲線の例である。
【図３】本開示のいくつかの実施形態による、入力データをメモリセルに格納されたデータと比較することに関連してメモリセルに印加することができる電圧信号の例を示す。
【図４】本開示のいくつかの実施形態による、入力データをメモリアレイに格納されたデータと比較する例を示す。
【図５】本開示のいくつかの実施形態による、メモリアレイの一部及び関連する回路の例を示す。
【図６】本開示のいくつかの実施形態による、メモリアレイの一部及び関連する回路の別の例を示す。
【図７Ａ】本開示のいくつかの実施形態による、例示的なタイミング図を提示する。
【図７Ｂ】本開示のいくつかの実施形態による、メモリアレイの一部に対して実行されている操作を示す。
【図８Ａ】本開示のいくつかの実施形態による、例示的なタイミング図を提示する。
【図８Ｂ】本開示のいくつかの実施形態による、メモリアレイの一部に対して実行されている操作を示す。
【図９Ａ】本開示のいくつかの実施形態による、データ格納操作の例を示す。
【図９Ｂ】本開示のいくつかの実施形態による、書き込み電圧の例を示す。
【図９Ｃ】本開示のいくつかの実施形態による、電流パルスの例を示す。
【図１０Ａ】本開示のいくつかの実施形態による、データ格納操作の別の例を示す。
【図１０Ｂ】本開示のいくつかの実施形態による、例示的なタイミング図を提示する。
【図１１】本開示のいくつかの実施形態による、メモリアレイの一部及び関連する回路を示す。
【図１２】本開示のいくつかの実施形態による、装置の例を示すブロック図である。
【発明を実施するための形態】
【０００５】
例では、方法は、入力データをメモリセルに格納された格納データと比較し、メモリセルに印加される電圧差に応答してメモリセルがスナップバックするかどうかに基づいて、入力データが格納データと一致するかどうかを判定することを含み得る。
【０００６】
本開示のいくつかの実施形態は、先行のデバイスと比較して、電力消費の低減及びより高速な動作などの利点を提供する。例えば、本開示は、メモリセルの１つに格納された対応するデータの値と不一致である入力データの値の１つに応答して、入力データの値のグループと、グループのメモリセルに格納されたデータの値との間の後続の比較を防止し得る。これは、例えば、電力消費を削減し、比較時間を短縮するように機能することができる。例えば、メモリセルのグループに結合された信号線への電流をオフにすることができる（例えば、それにより電力消費を低減する）。
【０００７】
いくつかの例では、メモリセルは、ＸＯＲ関数を実行するように操作できる。これは、例えば、メモリセルの閾値電圧の非対称性を利用することによって可能にされ得、その大きさがセルをプログラムするために使用される信号の極性に基づいて変化し得る。
【０００８】
以下の詳細な説明では、本明細書の一部を形成する添付の図面を言及し、特定の例を図示する。図面において、同様の数字は、いくつかの図を通して実質的に同様のコンポーネントを説明している。本開示の範囲から逸脱することなく、他の例を利用することができ、構造的及び電気的な変更を行うことができる。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきではなく、本開示の範囲は、添付の特許請求の範囲及びその均等物によってのみ定義される。
【０００９】
図１は、本開示のいくつかの実施形態による、メモリアレイ１００（例えば、クロスポイントメモリアレイ）の例の三次元の図である。メモリアレイ１００は、ワード線１１０−０から１１０−Ｎと呼ばれ得る複数の第１の信号線（例えば、第１のアクセス線）と、互いに交差する（例えば、異なる平面で交差する）ビット線１２０−０から１２０−Ｍと呼ばれることがある複数の第２の信号線（例えば、第２のアクセス線）とを含むことができる。例えば、ワード線１１０−０から１１０−Ｎのそれぞれは、ビット線１２０−０から１２０−Ｍと交差してもよい。メモリセル１２５は、ビット線とワード線の間に（例えば、各ビット線／ワード線の交差点に）あり得る。
【００１０】
メモリセル１２５は、例えば、抵抗可変メモリセルであり得る。メモリセル１２５は、異なるデータの状態にプログラム可能な材料を含み得る。いくつかの例では、各メモリセル１２５は、セレクタ材料（例えば、スイッチング材料）及び記憶材料として機能し得る材料を含み得、その結果、各メモリセル１２５は、セレクタデバイス及びメモリ素子の両方として機能し得る。例えば、各メモリセルは、様々なドープまたは非ドープ材料で形成でき、相変化材料である場合も、そうでない場合もあり、及び／またはメモリセルの読み取り及び／または書き込み中に相変化を受ける場合と受けない場合があるカルコゲナイド材料を含む場合がある。一部の例では、各メモリセル１２５は、セレン（Ｓｅ）、ヒ素（Ａｓ）、及びゲルマニウム（Ｇｅ）を含み得る三元組成、シリコン（Ｓｉ）、Ｓｅ、Ａｓ、及びＧｅを含み得る四元組成などを含み得る。
【００１１】
様々な実施形態において、メモリセル１２５の閾値電圧は、それらの閾値電圧を超える、それらに印加された電圧差の大きさに応答して、スナップバックすることができる。そのようなメモリセルはスナップバックメモリセルと呼ぶことができる。例えば、メモリセル１２５は、閾値電圧を超える印加された電圧差に応答して、非導電性（例えば、高インピーダンス）の状態から導電性（例えば、より低いインピーダンス）の状態にスナップバックすることができる。例えば、メモリセルのスナップバックは、メモリセルにわたり印加される電圧差がメモリセルの閾値電圧よりも大きいことに応答して、高インピーダンス状態から低インピーダンス状態へのメモリセルの遷移と呼ばれる場合がある。スナップバックするメモリセルの閾値電圧は、例えば、スナップバックイベントと呼ばれる場合がある。
【００１２】
図２Ａは、本開示のいくつかの実施形態による、メモリセル１２５などのメモリセルの様々な状態（例えば、状態０、状態１、及び状態Ｄ）に関連する閾値分布を示す。図２Ａでは、電圧ＶＣＥＬＬは、ビット線電圧（ＶＢＬ）とワード線電圧（ＶＷＬ）との間の差（例えば、ＶＣＥＬＬ＝ＶＢＬ−ＶＷＬ）のような、メモリセルに（例えば、それにわたり）印加される電圧差に対応し得る。閾値電圧分布（例えば、範囲）２００−１、２００−２、２０１−１、２０１−２、２０２−Ｄ１、及び２０２−Ｄ２は、特定の状態にプログラムされたメモリセルの閾値電圧の統計的な変動を表し得る。図２Ａに示す分布は図２Ｂ及び図２Ｃに関連してさらに説明する電流対電圧曲線に対応し、それらは割り当てられたデータの状態に関連するスナップバックの非対称性を示している。
【００１３】
いくつかの例では、図２Ａ、図２Ｂ及び図２Ｃに示されるように、特定の状態におけるメモリセル１２５の閾値電圧の大きさは、異なる極性に対して非対称であり得る。例えば、メモリセル１２５の閾値電圧は、１つの極性で反対の極性と異なる大きさを有し得る。例えば、メモリセル１２５をスナップバックさせるのに十分な印加された電圧の大きさは、一方の印加された電圧の極性に対して、他方の極性とは異なる（例えば、より高いまたはより低い）場合がある。
【００１４】
様々な実施形態において、メモリセルの閾値電圧は、ドリフト状態と呼ばれ得る閾値分布２０２−Ｄ１及び２０２−Ｄ２によって示されるように、時間とともにドリフトし得る（例えば、より高い絶対値に）。例えば、分布２０１−２にプログラムされたメモリセルは、時間とともに分布２０２−Ｄ２に向かってドリフトする可能性がある。同様に、分布２００−２にプログラムされたメモリセルも、時間の経過とともに、より高い閾値電圧にドリフトする可能性がある。
【００１５】
分布２００−１にプログラムされたメモリセルは、時間とともに分布２０２−Ｄ１に向かってドリフトする可能性がある。分布２０１−１にプログラムされたメモリセルはまた、時間の経過とともに負の意味でより高い閾値電圧に向かってもよい。
【００１６】
図２Ａは、メモリセルの状態を判定する（例えば、読み取り動作の一部として状態「１」と状態「０」とを区別する）ために使用できる境界電圧ＶＤＭ１及びＶＤＭ２を示す。この例では、ＶＤＭ１は状態１（２０１−２）のセルを状態０（２００−２）またはドリフト状態２０２−Ｄ２のセルから区別するために使用される正の電圧である。同様に、ＶＤＭ２は、状態０（２００−１）のセルと状態１（２０１−１）またはドリフト状態２０２−Ｄ１のセルを区別するために使用される負の電圧である。図２Ａ〜図２Ｃの例では、正の状態０のメモリセル１２５は、ＶＤＭ１を印加することに応答してスナップバックしない。正の状態１のメモリセル１２５は、ＶＤＭ１の印加に応答してスナップバックする。負の状態０のメモリセル１２５は、ＶＤＭ２の印加に応答してスナップバックする。また、負の状態１のメモリセル１２５は、ＶＤＭ２の印加に応答してスナップバックしない。
【００１７】
実施形態は、図２Ａに示される例に限定されない。例えば、状態０と状態１の指定を交換できる（例えば、分布２０１−１と２０１−２を状態０として指定し、分布２００−１と２００−２を状態１として指定できる）。
【００１８】
いくつかの例では、セル閾値電圧ドリフトは、電気的及び／または熱的に加速され得る。例えば、電界及び／または熱をメモリセルに加えて、ドリフトを加速することができる。いくつかの例では、メモリセル１２５は、ドリフト状態から状態０または状態１にプログラムされてもよい。
【００１９】
図２Ｂ及び図２Ｃは、本開示のいくつかの実施形態による、図２Ａのメモリの状態に対応する電流対電圧曲線の例である。このように、この例では、図２Ｂと図２Ｃの曲線は、特定の極性（この例では正極性の方向）で状態０がより高い閾値電圧状態として指定され、状態１は、反対の極性（この例では負極性の方向）での閾値電圧が高い状態として指定されるセルに対応する。上記のように、状態の指定は、状態１が正極性の方向のより高い閾値電圧状態に対応し、状態０が負の方向のより高い閾値電圧状態に対応し得るように交換することができる。
【００２０】
図２Ｂ及び図２Ｃは、本明細書に記載されるようなスナップバックを示す。ＶＣＥＬＬは、メモリセルにわたり印加された電圧を表すことができる。例えば、ＶＣＥＬＬは、セルに対応する上部電極に印加される電圧から、セルに対応する下部電極に印加される電圧（例えば、それぞれのワード線及びビット線を介して）を引いた電圧であり得る。図２Ｂに示すように、印加された正極性電圧（ＶＣＥＬＬ）に応答して、状態０（例えば、２００−２）にプログラムされたメモリセルは、ＶＣＥＬＬが電圧Ｖｔｓｔ０２に到達するまで非導電状態になり、その時点でセルが導電性（例えば、より低い抵抗）状態に遷移する。この遷移は、（特定の極性で）セルに印加された電圧がセルの閾値電圧を超えたときに発生するスナップバックイベントと呼ばれ得る。したがって、電圧Ｖｔｓｔ０２は、スナップバック電圧と呼ぶことができる。図２Ｂでは、電圧Ｖｔｓｔ０１は、状態０（例えば、２００−１）にプログラムされたセルのスナップバック電圧に対応する。すなわち、図２Ｂに示されるように、メモリセルは、ＶＣＥＬＬが負極性方向にＶｔｓｔ０１を超えると、導電状態に遷移する（例えば、スイッチする）。
【００２１】
同様に、図２Ｃに示すように、印加された負極性電圧（ＶＣＥＬＬ）に応答して、状態１（例えば、２０１−１）にプログラムされたメモリセルは、ＶＣＥＬＬが電圧Ｖｔｓｔ１１に達するまで非導電状態にある。その時点で、セルは導電（例えばより低い抵抗）の状態にスナップバックする。図２Ｃでは、電圧Ｖｔｓｔ１２は、状態１（例えば、２０１−２）にプログラムされたセルのスナップバック電圧に対応する。つまり、図２Ｃに示すように、ＶＣＥＬＬが正極性方向にＶｔｓｔ１２を超えると、メモリセルは高インピーダンスの非導電状態から低インピーダンスの導電状態にスナップバックする。
【００２２】
様々な例において、スナップバックイベントは、メモリセルスイッチング状態をもたらす可能性がある。例えば、Ｖｔｓｔ０２を超えるＶＣＥＬＬが状態０のセルに印加された場合、結果のスナップバックイベントにより、セルの閾値電圧がＶＤＭ１未満のレベルに低下し、セルが状態１として読み取られることになる（例えば、２０１−２）。したがって、いくつかの実施形態では、スナップバックイベントを使用して、セルを反対の状態に（例えば、状態１から状態０に、またはその逆に）書き込むことができる。
【００２３】
本明細書にて以下でさらに説明されるように、プログラムされた状態に対応する閾値電圧分布は、極性にわたって非対称であり得る（例えば、順方向／正バイアス及び逆方向／負バイアスに対して異なる）。反対の極性のより高い閾値電圧への異なる状態の指定（例えば、順方向のより高い閾値電圧は状態０として指定され、逆方向のより高い閾値電圧は状態１として指定される）は、本明細書で説明する実施形態によるメモリ計算関数にて利用するができる。例えば、複数の実施形態では、メモリセルは、ＸＯＲ（排他的論理和）関数を実行するために演算させることができる。ＸＯＲ関数を実行することは、例えば、入力データ（例えば、入力ベクトル）がアレイに格納されたデータと一致するかどうかを判定するための比較操作を実行するために、使用することができる。いくつかの実施形態においては、加算、減算、乗算、除算などの高次の演算を実行するためにＸＯＲ関数を使用することができる。
【００２４】
図３は、本開示のいくつかの実施形態による、入力データをメモリセルに格納されたデータと比較することに関連してメモリセルに印加することができる電圧信号の例を示す。図３は、上述のメモリセル１２５などのメモリセルとすることができるメモリセル３２５を含む。メモリセル３２５は、ワード線（ＷＬ）３１０とビット線（ＢＬ）３２０に結合されている。電圧信号ＳＢＬがビット線３２０に印加され、電圧信号ＳＷＬがワード線３１０に印加される。電圧信号ＳＢＬ及び電圧信号ＳＷＬの間の差は、メモリセル３２５にわたり印加される電圧差に対応する。図２Ａ〜図２Ｃと同様に、図３に示される例は、順（例えば、正極性）方向のより高い閾値電圧が状態０として指定され、逆方向（例えば、負極性）でより高い閾値電圧が状態１として指定されるセルに対応する。したがって、正の電圧差ＶＤＭ１を使用して順方向のセルの状態を判定し、負の差ＶＤＭ２を使用して逆方向のセルの状態を判定する。いくつかの実施形態においては、入力状態（例えば、データの値）を指定された電圧境界レベル（例えば、ＶＤＭ１及びＶＤＭ２）にマッピングして、入力データの値を、ＸＯＲ関数を実装できる格納データの値と比較することなどができる。
【００２５】
例えば、電圧信号ＳＷＬは電圧ＶＷＬ１を有し得、電圧信号ＳＢＬは電圧ＶＢＬ１を有し得、印加された電圧差ＶＤＭ１（例えば、ＶＤＭ１＝ＶＢＬ１−ＶＷＬ１）が入力状態０（例えば、論理０）に対応できるようにする、または電圧信号ＳＷＬは電圧ＶＷＬ２を有し得、電圧信号ＳＢＬは電圧ＶＢＬ２を有し得、印加された電圧差ＶＤＭ２（例えば、ＶＤＭ２＝ＶＢＬ２−ＶＷＬ２）が入力状態１（例えば、論理１）に対応できるようにする。例えば、状態０が入力状態（例えば、セルの格納状態と比較される状態）である場合、メモリセル３２５に（例えば、それにわたって）印加された入力電圧差は、（例えば、ビット線３２０が電圧ＶＢＬ１に対して高に駆動され、ワード線３１０が電圧ＶＷＬ１に対して低に駆動される状態の）ＶＤＭ１であり得る。状態１が入力状態であるとき、メモリセル３２５に印加された入力電圧差は、ＶＤＭ２であり得る（例えば、ビット線３２０が電圧ＶＢＬ２に対して低に駆動され、ワード線３１０が電圧ＶＷＬ２に対して高に駆動される）。したがって、印加されたＶＤＭ１信号の極性は、ＶＤＭ２信号の極性と反対である。
【００２６】
図２Ｂ及び図２Ｃに示すようなスナップバック特性を有するメモリセルについて、図２Ａに示す閾値分布を参照すると、入力状態０は、対応する入力電圧信号（例えば、ＶＤＭ１）をセルに印加し、スナップバックイベントが発生したか否かを判定する（例えば感知する）ことにより、メモリセル（例えば、３２５）の格納状態と比較することができる。同様に、入力状態１は、セルに対応する電圧信号（例えば、ＶＤＭ２）を印加し、スナップバックイベントが発生したか否かを感知することによってメモリセルの格納状態と比較することができる。以下の表１は、入力状態と格納状態の比較結果がＸＯＲ関数に対応する例を示す真理値表である。
【００２７】
例えば、入力状態０がメモリセルに格納されたデータの状態と一致するかどうかを判定するために、ＶＤＭ１をセルに印加することができる。セルが状態０（例えば、２００−２）を格納している場合、または状態２０２−Ｄ２にドリフトしている場合、スナップバックイベントは発生しない（例えば、ＶＤＭ１がセルの閾値電圧レベルより低いため）。セルが状態１（例えば、２０１−２）を格納している場合、スナップバックイベントが発生する（例えば、ＶＤＭ１がセルの閾値電圧レベルを超えているため）。したがって、印加電圧ＶＤＭ１に応答したスナップバックイベントの検出は不一致を示し（例えば、入力データの状態０は格納状態１と一致しない）、印加電圧ＶＤＭ１に応答したスナップバックイベントの検出を欠くことは一致（例えば、入力状態０は、格納データの状態と同じか、ドリフト状態Ｄである）を示す。同様に、入力状態１がメモリセルに格納されているデータの状態と一致するかどうかを判定するには、ＶＤＭ２をセルに印加できる。セルが状態０（例えば、２００−１）を格納している場合、スナップバックイベントが発生する（例えば、ＶＤＭ２がセルの閾値電圧を超えているため）。セルが状態１（例えば、２０１−１）を格納している場合、または状態２０２−Ｄ１にドリフトしている場合、スナップバックイベントは発生しない（例えば、ＶＤＭ２がセルの閾値電圧レベルを下回っているため）。したがって、印加電圧ＶＤＭ２に応答したスナップバックイベントの検出は不一致を示し（例えば、入力データの状態１は格納状態０と一致しない）、印加電圧ＶＤＭ２に応答したスナップバックイベントの検出を欠くことは一致（例えば、入力状態１は、格納データの状態と同じか、ドリフト状態Ｄ）を示す。
【００２８】
したがって、以下の表１に示すように、比較操作の結果は、ＸＯＲ関数に対応する。すなわち、一致は、入力状態が格納状態と同じである場合にのみ判定され、不一致は入力状態が格納状態と異なる場合に判定される。
【００２９】
いくつかの実施形態では、ドリフト状態２０２−Ｄ１及び２０２−Ｄ２は、追加の入力状態（例えば、状態０または状態１以外の入力状態）に関連して使用することができ、これは、入力状態Ｚ（例えば、「ドントケア」状態）と呼ばれ得る。いずれかの極性のドリフト状態にあるセルには、スナップバック電圧より高い閾値電圧があるため、印加電圧に関係なく、スナップバックイベントは発生しない。したがって、メモリセルの格納状態（例えば、状態０、状態１、またはドリフト状態）に関係なく、電圧ＶＢＬＺを有する電圧信号ＳＢＬ及び電圧ＶＷＬＺを有する電圧信号ＳＷＬ、したがって、印加された電圧差ＶＤＭＺ（例えば、ＶＤＭＺ＝ＶＢＬＺ−ＶＷＬＺ）に応答して、スナップバックイベントは検出されない。電圧ＶＤＭＺは、（いずれかの極性の）メモリセルのそれぞれのスナップバック電圧の大きさの抑制電圧に対応することができる。この例では、スナップバックイベントの検出を欠くことが「一致」の結果に対応している。
【００３０】
入力状態Ｚ及びドリフトメモリの状態Ｄを含む比較操作の結果は、表１に含まれている。示されるように、第３の入力状態Ｚ（例えば、「ドントケア」）は、例えば、三元演算を実行する能力を付与する。
【００３１】
表１は、図２Ａ〜図２Ｃ及び図３に関連して説明したように、入力データを格納データと比較することに対応する真理値表の例である。
【表１】
2021504870.tif 000003
【００３２】
図２Ａ〜図２Ｃ及び図３に関連して前述した例及び表１の例は、スナップバックイベントの判定を使用して不一致の結果を示し、スナップバックイベントを欠くことを使用して一致を示しているが、実施形態はそのように限定されない。例えば、他の例では、スナップバックイベントの判定は一致を示し得るが、スナップバックイベントを欠くという判定は不一致を示し得る。
【００３３】
図４は、本開示のいくつかの実施形態による、入力データ（例えば、入力ビット値のグループ）をメモリアレイ４００に格納されたデータ（例えば、ビット値のグループ）と比較する例を示す。アレイ４００は、上述したようなメモリセルを含むことができる。図４に示すように、入力データは、メモリアレイ４００に格納されたデータ（例えば、まとめてビットベクトル４０４と呼ぶことができるビットベクトル４０４−０から４０４−７として）と比較される入力ベクトル４０２（例えば、示すようにビット０からビット７に対応する「００１１００１１」）であり得る。
【００３４】
この例では、メモリアレイ４００は、複数の第１の信号線（例えば、ワード線）４１０−０〜４１０−７及び複数の第２の信号線（例えば、ビット線４２０−０〜４２０−７）を含む。アレイ４００は、各ビット線／ワード線の交差点に配置されたメモリセル４２５を備えたクロスポイントアレイとすることができる。図４の例では、８本のビット線及び８本のワード線が示されているが、実施形態は、特定の数のワード線及び／またはビット線に限定されない。
【００３５】
図４では、ビットベクトル４０４は、それぞれのワード線４１０に共通に結合されてセルに格納される（例えば、ビット０がビット線４２０−０に結合されてセルに格納され、ビット１がビット線４２０−１に結合され、．．．、ビット７がビット線４２０−７に結合される）。例えば、この例では、ビットベクトル４０４−０（「０１１１１１１１」）はワード線４０４−０に結合されたセルに格納され、ビットベクトル４０４−１（「１１１１０１１１」）はワード線４１０−１に結合されたセルに格納され、ビットベクトル４０４−２（「１１１１１１１１」）はワード線４０４−２に結合されたセルに格納され、ビットベクトル４０４−３（「１１１１１１０１」）はワード線４０４−３に結合されたセルに格納され、ビットベクトル４０４−４（「００１１００１１」）はワード線４０４−４に結合されたセルに格納され、ビットベクトル４０４−５（「００００００００」）はワード線４０４−５に結合されたセルに格納され、ビットベクトル４０４−６（「１１１１１１１０」）はワード線４０４−６に結合されたセルに格納され、ビットベクトル４０４−７（「００００００００」）がワード線４０４−７に結合されたセルに格納される。
【００３６】
図４に示されるように、センス増幅器４３０を備えることができる検出器は、それぞれのワード線４１０に結合される。例えば、センス増幅器４３０−０から４３０−７は、それぞれワード線４１０−０から４１０−７に結合されてもよい。いくつかの例では、センス増幅器４３０は、ワード線ドライバ（図４には示されていない）の一部であり得る。ラッチ４４０は、それぞれのセンス増幅器４３０、したがってそれぞれのワード線４１０に結合され得る。例えば、ラッチ４４０−０から４４０−７は、それぞれセンス増幅器４３０−０から４３０−７、したがって、ワード線４１０−０から４１０−７に結合され得る。ラッチ４４０−０から４４０−７は、ベクトル４０４−０から４０４−７が入力ベクトル４０２と一致するかどうかを示すデータをそれぞれ格納することができる。いくつかの例では、それぞれのラッチ４４０と組み合わせたセンス増幅器４３０は、感知回路と呼ばれることがある。
【００３７】
上述のように、入力状態０（例えば、０のビット値）をメモリセル（例えば、４２５）に格納されたビット値と比較することは、前述のように、そのメモリセルに電圧差ＶＤＭ１を印加することを含み得る。例えば、入力ベクトル４０２（例えば、入力状態０）のビット０を、ビット線４２０−０及びワード線４１０−０に結合されたメモリセルに格納されたビット値（例えば、格納状態０）と比較することは、（例えば、ビット線電圧ＶＢＬ１をビット線４２０−０に印加し、ワード線電圧ＶＷＬ１をワード線４１０−０に印加することによって）メモリセルへの正極性電圧差ＶＤＭ１を印加することを含み得る。入力ベクトル４０２のビット０は、ビット線４２０−０に結合された各メモリセルに電圧差ＶＤＭ１を印加することにより、格納されたベクトル４０４のそれぞれのビット０のデータの値と比較することができる。いくつかの例では、ビット線の電圧ＶＢＬ１をビット線４２０−０に印加する一方で、ワード線の電圧ＶＷＬ１をワード線４１０−０から４１０−７に同時に印加することができる。
【００３８】
本明細書で使用される場合、同時に実行される複数の動作は、これらの動作のそれぞれが各期間にわたって実行され、これらの各期間のそれぞれが、部分的または全体的に、残りの各期間のそれぞれとオーバーラップすることを意味するものと意図している。換言すれば、これらのアクションは、少なくとも一部の期間同時に行われる。
【００３９】
同様に、ビット線４２０−１に結合された各メモリセルに電圧差ＶＤＭ１を印加することにより、入力ベクトル４０２のビット１（例えば、入力状態０）を、格納データベクトル４０４のビット１と比較することができ、入力ベクトル４０２のビット４（例えば、入力状態０）は、ビット線４２０−４に結合された各メモリセルに電圧差ＶＤＭ１を印加することによって、格納データベクトル４０４のビット４と比較することができ、入力ベクトル４０２のビット５（例えば、入力状態０）は、ビット線４２０−５に結合された各メモリセルに電圧差ＶＤＭ１を印加することにより、入力データベクトル４０４のビット５と比較することができる。いくつかの例では、図４に示されるように、電圧差ＶＤＭ１は、第１のフェーズ中に（例えば期間中に）ビット線４２０−０、４２０−１、４２０−４、及び４２０−５に結合された１つまたは複数のメモリセルに同時に（例えば、並列に）印加され得る。例えば、入力ベクトル４０２のビット０、ビット１、ビット４、及びビット５は、第１のフェーズ中に格納されたベクトル４０４のビット０、ビット１、ビット４、及びビット５の各々に対して同時に（例えば、並行して）比較され得る。第１のフェーズの後、例では、図２Ａ〜図２Ｃ及び図３に関連して前に説明したように、電圧差ＶＤＭＺは、図４に示すように第２のフェーズの間に、ビット線４２０−０、４２０−１、４２０−４、及び４２０−５に結合された１つまたは複数のメモリセルに、同時に（例えば、並列にて）印加され得る。
【００４０】
入力状態１（例えば、１のビット値）をメモリセル（例えば、４２５）に格納されたビット値と比較することは、前述のように、そのメモリセルに電圧差ＶＤＭ２を印加することを含むことができる。例えば、入力ベクトル４０２（例えば、入力状態１）のビット２を、ビット線４２０−２及びワード線４１０−０に結合されたメモリセルに格納されたビット値（例えば、格納状態１）と比較することは、（例えば、ビット線電圧ＶＢＬ２をビット線４２０−０に印加し、ワード線電圧ＶＷＬ２をワード線４１０−０に印加することにより）メモリセルへの負極性電圧差ＶＤＭ２を印加することを含むことができる。入力ベクトル４０２のビット２は、ビット線４２０−０に結合された各メモリセルに電圧差ＶＤＭ２を印加することにより、格納ベクトル４０４のそれぞれのビット２のデータの値と比較され得る。いくつかの例では、ビット線電圧ＶＢＬ２をビット線４２０−０に印加する一方で、ワード線電圧ＶＷＬ２をワード線４１０−０〜４１０−７に同時に印加することができる。
【００４１】
同様に、ビット線４２０−３に結合された各メモリセルに電圧差ＶＤＭ２を印加することにより、入力ベクトル４０２のビット３（例えば、入力状態１）を、格納データベクトル４０４のビット３と比較することができ、入力ベクトル４０２のビット６（例えば、入力状態１）は、ビット線４２０−６に結合された各メモリセルに電圧差ＶＤＭ２を印加することにより、格納データベクトル４０４のビット４と比較することができ、入力ベクトル４０２のビット７（例えば、入力状態１）は、ビット線４２０−７に結合された各メモリセルに電圧差ＶＤＭ２を印加することにより、入力データベクトル４０４のビット７と比較することができる。いくつかの例では、図４に示されるように、電圧差ＶＤＭ２は、第２のフェーズ（例えば、期間）中にビット線４２０−２、４２０−３、４２０−６、及び４２０−７に結合された１つまたは複数のメモリセルに同時に（例えば、並列に）印加されてもよい。例えば、入力ベクトル４０２のビット２、ビット３、ビット６、及びビット７は、第２のフェーズ中に格納されたベクトル４０４のビット０、ビット１、ビット４、及びビット５の各々と同時に（例えば、並行して）比較され得る。
【００４２】
いくつかの例では、図４に示すように、ＶＤＭ１がビット線４２０−０、４２０−１、４２０−４、及び４２０−５に接続された１つ以上のメモリセルに同時に（例えば、並列に）印加される一方で、電圧差ＶＤＭＺは、第１のフェーズ中に、ビット線４２０−２、４２０−３、４２０−６、及び４２０−７に結合された１つまたは複数のメモリセルに同時に印加され得る。第２のフェーズ中に、電圧差ＶＤＭ２がビット線４２０−２、４２０−３、４２０−６、及び４２０−７に結合された１つ以上のメモリセルに同時に印加できる一方で、電圧差ＶＤＭＺは、ビット線４２０−０、４２０−１、４２０−４、及び４２０−５に結合された１つ以上のメモリセルに同時に印加できる。他の例では、図４で説明されている比較は、ＶＤＭ２がビット線４２０−２、４２０−３、４２０−６、及び４２０−７（例えば、格納データの値が入力状態１と比較されるべきセルに結合された当該のビット線）に印加されるのと同時に、ＶＤＭ１がビット線４２０−０、４２０−１、４２０−４、及び４２０−５（例えば、格納データの値が入力状態０に比較されるべきセルに結合された当該のビット線）に印加される単一フェーズで発生する場合がある。
【００４３】
格納されたベクトル４１０が入力ベクトル４０２と一致するために、そのベクトルに格納された各それぞれのビット値は、入力ベクトル４０２のビット値の対応する１つと一致しなければならない（例えば、入力ベクトル４０２のすべてのビット値ビット０からビット７は格納されたベクトル４１０の各ビット０から７のビット値を一致しなければならない）。上述のように、複数の実施形態では、入力ベクトル４０２のビットの値とメモリセルによって格納されたビット値との間の一致は、印加された電圧差（例えば、比較される入力状態が状態０であるか状態１であるかに応じてＶＤＭ１またはＶＤＭ２）に応答してスナップバックを感知しないことによって判定され得る。入力ビット値とメモリセルによって格納されたビット値との間の不一致は、印加された電圧差に応じて、スナップバックを感知することによって判定することができる。
【００４４】
いくつかの実施形態では、アレイのワード線及び／またはビット線に結合された検出回路（例えば、センス増幅器）は、対応する信号線（例えば、ワード線またはビット線）でのスナップバックイベントを感知するのに応答して特定のデータの値（例えば、「０」）をラッチし、対応する信号線でのスナップバックイベントを感知しないことに応答して別のデータの値（例えば、「１」）をラッチするように構成され得る。例えば、図４の例では、ワード線４１０に結合された検出回路は、それぞれのセンス増幅器４３０と、対応するラッチ４４０を含む。この例では、「１」のラッチされた値には、スナップバックイベントがワード線で検出されなかったことを示し、「０」のラッチされた値は、スナップバックイベントがワード線で検出されたことを示している。したがって、格納されたベクトル４０４−４（例えば、００１１００１１）は、入力ベクトル４０２（例えば、００１１００１１）に一致する格納されたベクトル４０４の唯一のものであるため、図４に記載の比較操作は結果として、ラッチ４４０−４のみが「１」を格納する。他の格納されたベクトル４０４のそれぞれは、その値が入力ベクトル４０２の対応するビットと一致しない少なくとも１つのビットを含むことに留意されたい。したがって、他のワード線４１０のそれぞれに結合された検出回路（例えば、ワード線４１０−４を除くすべてのワード線）は、比較操作中に少なくとも１つのスナップバックイベントを検出し、したがって、図４に示すように（例えば、少なくとも１つの不一致を示すために）「０」をラッチする。
【００４５】
以下でさらに説明するように、いくつかの実施形態では、検出回路は、メモリセルのスナップバックに応答して（例えば、スナップバックイベントの感知に応答して）フィードバック信号を（例えば、ドライバに）提供することができ、ワード線に電流がさらに流れるのを防ぐようにし、ワード線に接続されている他のメモリセルがスナップバックするのを防ぐことができる。スナップバックイベントの感知に応答して、ワード線を流れる電流がそれ以上流れないようにすると、利益の中でもとりわけ、電力を節約でき、感知時間を短縮できる。例えば、図４で説明した比較操作では、特定のワード線４１０に結合された任意の１つのセルのスナップバックにより、対応する格納されたベクトル４０４の不一致が判定される。不一致が判定されると（例えば、単一のスナップバックイベントの感知により）、対応するワード線を介してさらに電流を流す必要はない。
【００４６】
いくつかの例では、図４の構成では（例えば、三元関数を実行するためのメモリセルの能力のために）そのような三元連想メモリ（ＴＣＡＭ）として、連想メモリ（ＣＡＭ）として演算することができる。他の例では、図４の構成は、ホップフィールドネットワーク、スパイキングネットワーク、及び／またはスパース分散メモリとして演算することができる。
【００４７】
図５は、本開示のいくつかの実施形態による、比較操作を実行するためのメモリアレイ５００及び関連する検出回路の一部の例を示す。メモリアレイ５００は、メモリアレイ１００及び／またはメモリアレイ４００の一部であってもよい。メモリセル５２５は、ワード線５１０及びビット線５２０に結合され、本明細書に記載されるように演算され得る。
【００４８】
図５に示す例では、ワード線５１０に結合されたドライバ５５０（例えば、ワード線ドライバ５５０）を含む。ワード線ドライバ５５０は、双極（例えば、正及び負）の電流及び／または電圧信号をワード線５１０に供給し得る。交差結合ラッチを備えることができるセンス増幅器５３０は、ワード線ドライバ５５０に結合され、ワード線５１０の正及び負の電流及び／または正及び負の電圧を検出することができる。いくつかの例では、センス増幅器５３０は、ワード線ドライバ５５０の一部（例えば、それに含まれる）であってもよい。例えば、ワード線ドライバ５５０は、センス増幅器５３０の感知機能を含み得る。ビット線ドライバ５５２は、正及び／または負の電流及び／または電圧信号をビット線５２０に供給するためビット線５２０へ結合される。
【００４９】
センス増幅器５３０及びワード線ドライバ５５０は、印加された電圧差に応答してセル５２５のスナップバックイベントが発生したかどうかを示すデータの値を格納するために使用できるラッチ５４０に結合される。例えば、センス増幅器５３０の出力信号５５４はラッチ５４０に結合され、センス増幅器５３０を介したメモリセル５２５のスナップバックの検出に応答して、出力信号５５４は適切なデータの値をラッチ５４０にラッチさせる（例えば、検出されたスナップバックイベントを示すために使用されるデータの値に応じて、「１」または「０」のデータの値）。例として、「１」のラッチされたデータの値が、検出されたスナップバックイベントを示すために使用される場合、信号５５４は、ラッチ５４０に、セル５２５の検出されたスナップバックに応答して論理１のデータの値をラッチさせ、逆もまた同様である。
【００５０】
正の電圧差ＶＤＭ１（例えば、入力状態０に対応する）がメモリセル５２５に印加され（例えば、ワード線電圧ＶＷＬ１が低、ビット線電圧ＶＢＬ１が高）、メモリセル５２５は状態１を格納するとき、電圧差ＶＤＭ１は、閾値電圧Ｖｔｓｔ１２（図２Ｃ）よりも大きくなり得、メモリセル５２５は、導電状態にスナップバックし、図２Ｃに示されるように、ビット線５２０からワード線５１０へメモリセル５２５を介して正の電流の流れを引き起こし得る。センス増幅器５３０は、例えば、この電流及び／またはそれに関連する電圧を検出し得、この電流及び／または電圧の検出に応答して、信号５５４をラッチ５４０に出力し得る。例えば、信号５５４は、電流が正であること、したがって、ワード線電圧が低いことを（例えば、論理で低の値を有することにより）ラッチ５４０に示すことができる。ワード線電圧が低いことを示す信号５５４に応答して、ラッチ５４０は、ワード線５１０、したがってメモリセル５２５を通る電流の流れをオフにする（例えば、抑制する）信号５５６（例えば電圧）を、ワード線ドライバ５５０の回路５５８に出力する、またはこれに結合することができる。
【００５１】
例において、負の電圧差ＶＤＭ２（例えば、入力状態１に対応する）がメモリセル５２５に印加される（例えば、ワード線電圧ＶＷＬ２が高、ビット線電圧ＶＢＬ２が低）とき、メモリセル５２５が状態０を格納し、電圧差ＶＤＭ２は（負の意味で）閾値電圧Ｖｔｓｔ０１（図２Ｂ）よりも大きく、メモリセル５２８は導電状態にスナップバックし、ワード線５１０からメモリセル５２５を経てビット線５２０に、図２Ｂに示す負の電流の流れを引き起こすことが可能である。センス増幅器５３０は、例えば、この電流及び／またはそれに関連する電圧を検出することができ、この電流及び／または電圧の検出に応答して、信号５５４をラッチ５４０に出力することができる。例えば、信号５５４は、電流が負であること（例えば、論理で高の値を有することによる）、したがって、ワード線の電圧が高いことをラッチ５４０に示すことができる。ワード線の電圧が高いことを示す信号５５４に応答して、ラッチ５４０は、ワード線５１０を通る電流の流れをオフにする信号５６０（例えば電圧）をワード線ドライバ５５０の回路５６２に出力するか、これに結合することができる。いくつかの例で、回路５５８及び５６２と組み合わせたセンス増幅器５３０を検出回路と呼ぶことがある。
【００５２】
図６は、本開示のいくつかの実施形態による、（例えば、スナップバックを検出及び記録するための）比較操作を実行するためのメモリアレイ６００の一部及び関連する検出回路の例を示す。メモリアレイ６００は、メモリアレイ１００及び／またはメモリアレイ４００の一部であり得る。メモリセル６２５は、ワード線６１０及びビット線６２０に結合され、本明細書に記載されるように演算され得る。
【００５３】
ワード線ドライバ６５０は、ワード線６１０に結合され、ビット線ドライバ６５２は、ビット線６２０に結合されている。ワード線ドライバ６５０は信号（例えば、電圧）ＳＩＮ１をセンス増幅器６３０−１（例えば、検出器）に出力し、信号（例えば、電圧）ＳＩＮ２をセンス増幅器６３０−２に出力する。ラッチ６４０は、フィードバック回路（例えば、センス増幅器）６３０−１及び６３０−２に結合されている。センス増幅器６３０−１は、信号（例えば、電圧）ＩＰＵＬＳ１を生成してラッチ６４０に出力し、センス増幅器６３０−２は、信号（例えば、電圧）ＩＰＵＬＳ２を生成してラッチ６４０に出力する。いくつかの例では、ラッチ６４０は、静的ランダムアクセスメモリ（ＳＲＡＭ）の構成を備える。
【００５４】
いくつかの例では、センス増幅器６３０−１及び６３０−２は、インバータとして動作する交差結合ラッチなどのフィードバックラッチである。例えば、センス増幅器６３０−１、ＳＩＮ１への入力が高である場合、センス増幅器６３０−１、ＩＰＵＬＳ１の出力は低になり得、逆もまた同様である。センス増幅器６３０−２、ＳＩＮ２への入力が低のとき、センス増幅器６３０−２、ＩＰＵＬＳ２の出力は高になり、逆もまた同様である。
【００５５】
ラッチ６４０の回路（例えば、トランジスタ）６６２−１と組み合わされたセンス増幅器６３０−１の回路（例えば、トランジスタ）６６０はコンパレータとして機能し、例えばトランジスタ６６０がプルダウンとして機能し、回路（例えば、トランジスタ）６６２−１は負荷として機能し得る。ラッチ６４０の回路（例えば、トランジスタ）６６２−２と組み合わされたセンス増幅器６３０−２の回路（例えば、トランジスタ）６６５はコンパレータとして機能し、例えばトランジスタ６６５はプルアップとして機能することができ、トランジスタ６６２−２は負荷として機能することができる。
【００５６】
信号ＩＰＵＬＳ１とＩＰＵＬＳ２はまた、ワード線６１０への電流をオフにするように機能するフィードバック信号として機能する。例えば、信号ＳＩＮ１が高である場合、信号ＩＰＵＬＳ１が低であり、センス増幅器６３０−１のトランジスタ６６８をオフにし、したがってワード線６１０、したがって、メモリセル６２５への電流の流れをオフにする。例えば、トランジスタ６６８、したがってセンス増幅器６３０−１は、信号ＩＰＵＬＳ１が低になるのに応答してワード線６１０からノード６７４を選択的に切り離す（例えば、電気的に分離する）ように構成されている。信号ＳＩＮ２が低であるとき、信号ＩＰＵＬＳ２は高であり、センス増幅器６３０−２のトランジスタ６７０をオフにし、したがって、ワード線６１０への電流の流れをオフにすることができる。例えば、トランジスタ６７０、したがってセンス増幅器６３０−２は、高になる信号ＩＰＵＬＳ２に応答して、ワード線６１０からノード６７８を選択的に切り離すように構成される。
【００５７】
例では、信号ＩＰＵＬＳ１が低である場合、それはラッチ６４０のデータにその値を（例えば、論理１から論理０に）変化させ、信号ＩＰＵＬＳ２が高である場合、それはラッチ６４０のデータが、その値を変更する（例えば、論理１から論理０へ）ようにする。
【００５８】
正の電圧差ＶＤＭ１（例えば、入力状態０に対応する）がメモリセル６２５に印加され（例えば、ワード線電圧ＶＷＬ１が低であり、ビット線電圧ＶＢＬ１が高であり）、メモリセル６２５が状態１を格納するとき、電圧差ＶＤＭ１は、閾値電圧Ｖｔｓｔ１２（図２Ｃ）よりも大きく、メモリセル６２８は、導電状態にスナップバックし、図２Ｃに示すように、メモリセル６２５を介してビット線６２０からワード線６１０に正の電流の流れを起こす。
【００５９】
図６の矢印６７２は、電圧差ＶＤＭ１に応じてスナップバックするメモリセル６２５に応答する電流経路の例を示す。概して電流は、メモリセル６２５を介して、ワード線６１０に、ビット線６２０から流れる。電流は、ワード線６１０を通ってワード線ドライバ６５０に流れ、ワード線ドライバ６５０から（例えば、低）電圧ノード６７４に流れる。これは、グランドなどの電圧ＳＬＬの場合がある。例えば、ワード線の電圧ＶＷＬ１は、電圧ＳＬＬであり得る。
【００６０】
電圧差ＶＤＭ１に応答したメモリセル６２５のスナップバックにより、信号ＳＩＮ１（例えば、最初は低であり得る）が高くなる（例えば、高になる）。センス増幅器６３０−１は、信号ＩＰＵＬＳ１（例えば、最初は高であり得る）を低くする（例えば、低にする）。低であるＩＰＵＬＳ１の値は、ラッチ６４０に論理０を格納（例えば、ラッチ）させ、メモリセル６２５がスナップバックすることを示し得る。低であるＩＰＵＬＳ１の値（例えば、フィードバック信号として動作する）はまた、トランジスタ６６８に、ワード線６１０への電流の流れをオフにさせる。トランジスタ６６８は、例えば、最初に高のＩＰＵＬＳ１に応答して、最初にオンであり得る。
【００６１】
例えば、メモリセル６２５にＶＤＭ１を印加するために、ドライバ６５０及びセンス増幅器６３０−１は、ノード６７４及び電圧ＳＬＬをワード線６１０に結合し、一方で電圧ＳＬＬよりも高い電圧がビット線６２０に印加される。メモリセル６２５がスナップバックするのに応答して、電流は最初、ＳＩＮ１が高になり（例えば、メモリセル６２５がスナップバックするのに応答してワード線電圧が高くなるのに応答して）、ＩＰＵＬＳ１が低になり、センス増幅器６３０−１がノード６７４をワード線６１０から切り離すまで、ビット線６２０からノード６７４へ流れる。
【００６２】
例において、負の電圧差ＶＤＭ２（例えば、入力状態１に対応する）がメモリセル６２５に印加され（例えば、ワード線電圧ＶＷＬ２が高、ビット線電圧ＶＢＬ２が低）、メモリセル６２５が状態０を格納するとき、電圧差ＶＤＭ２は負の意味で閾値電圧Ｖｔｓｔ０１（図２Ｂ）よりも大きく、メモリセル６２５は、導電状態にスナップバックし、ワード線６１０からメモリセル６２５を経てビット線６２０に、図２Ｂに示す負の電流の流れを引き起こす。
【００６３】
矢印６７６は、メモリセル６２５のスナップバックに応答する（例えば、ワード線電圧が高いセルにわたるＶＤＭ２の印加に応答する）電流経路の例を示す。一般に、電流は、電圧ＳＨＨにある（例えば、高の）電圧ノード６７８からワード線ドライバ６５０へ、ワード線ドライバ６５０からワード線６１０へ、またワード線６１０からメモリセル６２５へ流れる。電流はワード線６１０からメモリセル６２５を通ってビット線６２０に流れることができる。いくつかの例では、ワード線電圧ＶＷＬ２は電圧ＳＨＨであり得る。
【００６４】
電圧差ＶＤＭ２に応答したメモリセル６２５のスナップバックは、信号ＳＩＮ２（例えば、最初は高）を低くさせる（例えば、低にする）ことができる。センス増幅器６３０−２は、信号ＩＰＵＬＳ２（例えば、最初は低であり得る）を高くさせる（例えば、高にする）ことができる。高である値のＩＰＵＬＳ２は、メモリセル６２５がスナップバックすることを示す論理０をラッチ６４０に格納（例えば、ラッチ）させることができる。高である値のＩＰＵＬＳ２（例えば、フィードバック信号として動作する）はまた、トランジスタ６７０にワード線６１０への電流の流れをオフにさせ得る。トランジスタ６７０は、例えば、最初に低のＩＰＵＬＳ２に応答して、最初にオンになり得る。
【００６５】
例えば、メモリセル６２５にＶＤＭ２を印加するために、ドライバ６５０及びセンス増幅器６３０−２は、ノード６７８及び電圧ＳＨＨをワード線６１０に結合でき、一方、電圧ＳＨＨよりも低い電圧がビット線６２０に印加される。メモリセル６２５がスナップバックするのに応答して、電流は最初にノード６７８からビット線６２０に流れることができ、ＳＩＮ２が低になり（例えば、メモリセル６２５がスナップバックすることに応答してワード線電圧が負の意味で高くなるのに応答して）、ＩＰＵＬＳ２が高になり、センス増幅器６３０−２にノード６７８をワード線６１０から切り離させる。
【００６６】
スイッチング回路６８０は、ラッチ６４０の動作範囲を設定するために使用することができる。例えば、スイッチング回路６８０は、ラッチ６４０の動作範囲を、電圧ＳＬＬと電圧ＭＩＤとの間にあるように設定でき、ワード線電圧が低いときにメモリセル６２５に電圧差ＶＤＭ１を印加することに応答して、電圧ＳＬＬとＳＨＨの中間にあり得る。スイッチング回路６８０は、例えば、ワード線電圧が高いときにメモリセル６２５に電圧差ＶＤＭ２を印加することに応答して、ラッチ６４０の動作範囲を電圧ＭＩＤと電圧ＳＨＨとの間にあるように設定し得る。いくつかの例では、スイッチング回路６８０は、他のワード線に結合され得るラッチに結合され得る。例えば、図４のラッチ４４０−０から４４０−７は、一般にスイッチング回路６８０に結合され得る。いくつかの例では、ラッチ６４０と組み合わせたセンス増幅器６３０−１及び６３０−２を含み得る感知回路は、さらにスイッチング回路６８０を含み得る。
【００６７】
センス増幅器６３０−１の電流設定トランジスタなどのトランジスタ６８２を使用して、ワード線電圧が低いときのライン６８４からの信号（例えば、電圧）に応答して、ワード線６１０の、したがってメモリセル６２５を通る電流の流れを制御（例えば、制限）することができる。電流設定トランジスタのような、センス増幅器６３０−２のトランジスタ６８６は、ワード線電圧が高いときのライン６８８からの信号（例えば、電圧）に応答して、ワード線６１０における電流の流れを制御（例えば、制限）するために使用され得る。ライン６９０を使用して、ラッチ６４０に格納されたデータを、図１２のＩ／Ｏ回路１２１２などの入出力回路に伝達することができる。
【００６８】
いくつかの例では、トランジスタ６６８及び６８２の組み合わせは、センス増幅器６３０−１の回路と呼ばれることがあり、トランジスタ６７０及び６８６の組み合わせは、センス増幅器６３０−２の回路と呼ばれることがある。いくつかの例では、センス増幅器６３０−１のトランジスタは、ｎチャネルトランジスタであり得、センス増幅器６３０−２のトランジスタは、ｐチャネルトランジスタであり得る。ドライバ６５０は、例えば、ワード線６１０をセンス増幅器６３０−１及び６３０−２に選択的に結合するように構成され得る。
【００６９】
図７Ａは、本開示のいくつかの実施形態による、比較操作（例えば、感知操作を含み得る）の実行に関連する例示的なタイミング図を提示する。図７Ｂは、本開示のいくつかの実施形態による、演算が実行されているメモリアレイ７００の一部の例であり、このアレイはメモリアレイ１００またはメモリアレイ４００の一部であり得る。図７Ａのタイミング図は、図７Ｂのアレイで実行される操作（例えば、電圧Ｖ１がワード線ＷＬに印加され、電圧Ｖ２がビット線ＢＬ０及びＢＬ１のそれぞれに印加される操作）に対応することができる。
【００７０】
図７Ａ及び図７Ｂを用いて、ワード線に結合された１つのメモリセルのみのデータ間の不一致の検出に応答して、メモリセル、したがってワード線への電流をオフにする例を示す。例えば、スナップバックするワード線に共通に結合されたメモリセルのグループの第１のメモリセルのスナップバックの検出に応答して、ワード線への電流をオフにすることができる。これは、例えば、同じデータの状態を格納する可能性のあるメモリセルが、それらのメモリセルに印加された入力電圧差より低い可能性のあるわずかに異なる閾値電圧（例えば、当該のデータの状態の閾値分布内にある可能性がある）を有する可能性を利用できる。例えば、メモリセルは、同じ入力電圧差に応答して異なる時間にスナップバックする場合がある。いくつかの例では、スナップバックする最初のメモリセルが最低閾値電圧のメモリセルであり得、そのメモリセルのスナップバックの検出に応答してワード線への電流がオフになり得るため、他のメモリセルのスナップバックを検出する必要がなくなる。これは、単一のスナップバックを検出した後にワード線への電流をオフにしないことに関連し、電力消費を低減するように機能することができる。
【００７１】
いくつかの例では、入力電圧差は可変であってもよい。例えば、入力電圧差は、例えば、接地電圧（例えば、ゼロボルト）から大きさがメモリセルの予想される最大閾値電圧よりも大きい電圧まで（例えば、一定の速度で）大きさが増加し得るランプ式電圧差であり得る。他の例では、可変入力電圧は、（例えば、大きさにおいて）増加する一連の差動電圧パルスを含むランプ式入力電圧差であり得る。
【００７２】
図７Ａ及び図７Ｂの例では、ワード線ＷＬとビット線ＢＬ０の交差点にあるメモリセルＭＣ０は、閾値電圧Ｖｔ０（例えば、約５．０ボルト）にプログラムされ、ワード線ＷＬ及びビット線ＢＬ１の交差点にあるメモリセルＭＣ１は、閾値電圧Ｖｔ０より大きい閾値電圧Ｖｔ１（例えば、約５．１ボルト）にプログラムされてもよい。メモリセルＭＣ０及びＭＣ１は、メモリセル１２５と同様（例えば、同じ）であり得る。例えば、メモリセルＭＣ０及びＭＣ１は、図２Ａ及び図２Ｃに示される状態１にプログラムされ得る。閾値電圧Ｖｔ０及びＶｔ１は、例えば、図２Ａに示される正の状態１に対応する閾値電圧分布２０１−２にあってもよい。
【００７３】
最初に、ワード線ＷＬ及びビット線ＢＬ０及びＢＬ１は、電圧Ｖ０（例えば、約３．５ボルト）であり得、したがって、ビット線ＢＬ０とワード線ＷＬとの間の電圧差、したがってメモリセルＭＣ０に印加されているもの、及びビット線ＢＬ１とワード線ＷＬとの間の電圧差、したがってメモリセルＭＣ１に印加されるものは、最初は約ゼロ（０）ボルトであり得る。次に、電圧（例えば、レベル）Ｖ１をワード線ＷＬに印加することができる。ワード線電圧信号ＶＷＬは、ワード線ＷＬの瞬間的なワード線電圧を表すことができる。例えば、電圧信号ＶＷＬは、Ｖ１をワード線ＷＬに印加することに応答して、初期電圧Ｖ０から電圧Ｖ１に減少し得る。
【００７４】
電圧Ｖ２（例えば、約５．５ボルト）は、（例えば、電圧Ｖ１をワード線ＷＬに印加した後）ビット線ＢＬ０及びＢＬ１に同時に印加されてもよい。しかし、本開示は、電圧Ｖ１を印加した後に電圧Ｖ２を印加することに限定されない。例えば、電圧Ｖ１とＶ２が同時に印加される場合や、電圧Ｖ２が電圧Ｖ１の前に印加される場合がある。
【００７５】
ビット線ＢＬ０とワード線ＷＬとの間の、したがってメモリセルＭＣ０に印加される、感知電圧差などの電圧差ＶＤＭ１は、ＶＤＭ１＝Ｖ２−Ｖ１（例えば、約５．５ボルト）であり得る。電圧差ＶＤＭ１はまた、ビット線ＢＬ１とワード線ＷＬとの間であってもよく、したがってメモリセルＭＣ１に印加されてもよい。いくつかの例では、電圧Ｖ２は、大きさの増加する可変電圧であってもよく、例えば大きさが増加するランプ式電圧、または大きさの増加する一連の電圧パルスであってもよい。例えば、電圧Ｖ２は電圧Ｖ１に等しい初期値を有することができる。したがって、電圧差ＶＤＭ１は、大きさの増加するランプ式電圧差、または大きさの増加する一連の増加する差動電圧パルス（例えば、ゼロボルトの開始電圧を有する）であり得る。図７Ａ及び図７Ｂは感知操作を示し得る。それにおいて、電圧差ＶＤＭ１などの感知の差は、ワード線ＷＬに共通に結合され、ビット線ＢＬ０とＢＬ１にそれぞれ結合されたメモリセルＭＣ０とＭＣ１に印加される。
【００７６】
図７Ａ及び図７Ｂの例は比較操作を示し得る。それにおいて、ＶＤＭ１は、メモリセルＭＣ０及びＭＣ１に格納された正の状態１と比較して、正の入力状態０に対応する。例えば、入力状態（例えば、データ）は、入力ベクトルのコンポーネントに対応することができ、メモリセルＭＣ０及びＭＣ１によって格納される状態は、入力ベクトルと比較される格納されたベクトルのコンポーネントである。図７Ａと同様のタイミング図は、ＶＤＭ２（図２Ａ）をメモリセルＭＣ０及びＭＣ１に印加することにより、負の入力状態１がメモリセルＭＣ０及びＭＣ１に格納された負の状態０と比較され得る比較操作を示せる。
【００７７】
電圧差ＶＤＭ１は、例えば、メモリセルＭＣ０の閾値電圧Ｖｔ０及びメモリセルＭＣ１の閾値電圧Ｖｔ１よりも大きくでき、したがって、メモリセルＭＣ０及びＭＣ１をスナップバックさせることができる。残りのビット線及びワード線の交差点におけるメモリセルの閾値電圧は、電圧差ＶＤＭ１よりも大きくてもよい。電圧差ＶＤＭ１の例では、電圧差ＶＤＭ１は（電圧Ｖ２を増加させることによってなどで）閾値電圧Ｖｔ０及び閾値電圧Ｖｔ１にゼロボルトから増加させてもよい。
【００７８】
ビット線電圧信号ＶＢＬ０は、ビット線ＢＬ０の瞬間的なビット線電圧を表すことができ、ビット線電圧信号ＶＢＬ１は、ビット線ＢＬ１の瞬間的なビット線電圧を表すことができる。例えば、電圧信号ＶＢＬ０とＶＢＬ１は、ビット線ＢＬ０及びＢＬ１に電圧Ｖ２を印加することに応答して電圧Ｖ０から電圧Ｖ３に同時に増加させることができる。例えば、差ＶＢＬ０−ＶＷＬは、メモリセルＭＣ０にわたる瞬間的な電圧差であり得、差ＶＢＬ１−ＶＷＬは、メモリセルＭＣ１にわたる瞬間的な電圧差であり得る。
【００７９】
メモリセルＭＣ０の閾値電圧Ｖｔ０は、例えば、電圧差ＶＤＭ１よりも小さくなり得るＶｔ０＝Ｖ３−Ｖ１（例えば、約５ボルト）であり得る。メモリセルＭＣ０を通る瞬間的な電流の流れを表す電流信号ＩＭＣ０、及びメモリセルＭＣ１を通る瞬間的な電流の流れを表す電流信号ＩＭＣ１は、電流Ｉ０（例えば、約０アンペア）のままであるが、一方で（例えば、その期間中）ワード線電圧信号ＶＷＬは電圧Ｖ１まで減少し、また一方で（例えば、その期間中）ビット線電圧信号ＶＢＬ０及びＶＢＬ１は電圧Ｖ３まで増加する。例えば、これは、これらの期間の間にメモリセルＭＣ０及びＭＣ１がオフである（例えば、それらが非導電状態にある）ためであり得る。
【００８０】
図７Ａの電圧信号ＩＰＵＬＳ１は、図７Ｂにおけるワード線ＷＬに結合された感知回路７３０を感知する出力電圧信号であってもよい。感知回路７３０は、図５及び／または図６に関連して前述した感知回路と同様（例えば、同じ）であり得る。例えば、電圧信号ＩＰＵＬＳ１は、論理１に対応する、初期プリセット電圧Ｖ６（例えば、約３．５ボルト）に留まり得る一方で、ワード線電圧信号ＶＷＬは電圧Ｖ１に減少し、また一方でビット線電圧信号ＶＢＬ０及びＶＢＬ１が電圧Ｖ３に増加する。
【００８１】
ワード線電圧信号ＶＷＬが電圧Ｖ１である間、メモリセルＭＣ０は、電圧Ｖ３に達するビット線電圧信号ＶＢＬ０に応答してスナップバックすることができる。メモリセルＭＣ０のスナップバックに応答して、ビット線電圧信号ＶＢＬ０は、電圧Ｖ３から電圧Ｖ４（例えば、約４．５ボルト）に減少し得る。ワード線電圧信号ＶＷＬは、電圧Ｖ１から電圧Ｖ５（例えば、約１ボルト）に増加することができ、一方ビット線電圧ＶＢＬ０は、電圧Ｖ３から電圧Ｖ４に減少する。また、電流信号ＩＭＣ０は、電流Ｉ０から電流Ｉ１に増加し得る。例えば、図２Ｃに関連して前に説明したように、メモリセルにわたる電圧差は減少し得、メモリセルがスナップバックした結果として電流が増加する場合があることに留意されたい。
【００８２】
電圧信号ＩＰＵＬＳ１は、感知回路７３０がワード線電圧信号ＶＷＬの電圧の増加を検出することに応答して、電圧Ｖ６から電圧Ｖ７（例えば、約０ボルト）、例えば論理０に減少し得る。感知回路７３０は、電圧レベルＶ７まで減少した電圧信号ＩＰＵＬＳ１に応答してワード線ＷＬへの電流をオフにするように機能することができる。例えば、感知回路７３０は、ワード線ＷＬを電圧ノードから切り離すように機能し得る（例えば、ワード線ＷＬを浮遊させる）。
【００８３】
ワード線ＷＬへの電流をオフにすることは、例えば、メモリセルＭＣ１にわたる電圧差がメモリセルＭＣ１の閾値電圧Ｖｔ１よりも大きくなるときに、メモリセルＭＣ１がスナップバックするのを防ぐように機能し得、したがってメモリセルＭＣ１がオフのままで、電流信号ＩＭＣ１が電流Ｉ０のままになり得る。例えば、入力データとメモリセルに格納されているデータのとの間の比較は、メモリセルＭＣ０のスナップバックに応答して終了することができ、そのため、メモリセルＭＣ１に格納されたデータとの比較を防ぐ。
【００８４】
いくつかの例では、メモリセルＭＣ０がスナップバックし、ワード線上の電流がオフになった後、ビット線ＢＬ０とワード線ＷＬとの間の、したがってメモリセルＭＣ０にわたる電圧差ＶＤＩＦは、ＶＤＩＦ＝Ｖ２−Ｖ８であり得る。電圧差ＶＤＩＦはまた、ビット線ＢＬ１とワード線ＷＬとの間、したがってメモリセルＭＣ１にわたる場合がある。例えば、電圧差ＶＤＩＦは、メモリセルＭＣ０及びＭＣ１の閾値電圧よりも低くなり得る。
【００８５】
いくつかの例では、同じ電圧差がメモリセルＭＣ０及びＭＣ１に印加されると、メモリセルＭＣ０がメモリセルＭＣ１よりも低い閾値電圧を有し得るという点で、メモリセルＭＣ０が最初にスナップバックし得る。ワード線ＷＬへの電流をオフにして、例えば、メモリセルＭＣ１がスナップバックするのを避けることができ、また、潜在的に電力の必要性を低減させ得る。いくつかの例では、電圧は、ワード線ＷＬに印加され、ビット線ＢＬ０及びＢＬ１のそれぞれは、感知した後に電圧Ｖ０に戻すことができる。
【００８６】
図８Ａは、本開示のいくつかの実施形態による、（例えば、比較及び／または感知操作中の）例示的なタイミング図を示す。図８Ｂは、本開示の複数の実施形態による、メモリアレイ１００またはメモリアレイ４００の一部であり得るメモリアレイ８００の一部に対して実行される、比較及び／または感知操作などの操作の例である。図８Ａのタイミング図は、ビット線ＢＬ０に電圧を印加し、図８Ｂのビット線ＢＬ０と交差するワード線ＷＬ０〜ＷＬ５のそれぞれに電圧を印加することに応答する。
【００８７】
メモリセルＭＣ０〜ＭＣ７は、それぞれワード線ＷＬ０〜ＷＬ７とビット線ＢＬ０の交差点にある。メモリセルＭＣ０〜ＭＣ７は、それぞれワード線ＷＬ０〜ＷＬ７に結合され、共通にビット線ＢＬ０に結合される。メモリセルＭＣ０〜ＭＣ７は、メモリセル１２５と同様（例えば、同じ）であり得る。メモリセルＭＣ１〜ＭＣ５は、図２Ａ及び図２Ｃに示される正の状態１にプログラムされ得、それぞれ閾値電圧Ｖｔ１〜Ｖｔ５を有し得る。閾値電圧Ｖｔ１からＶｔ５は、例えば、図２Ａに示される閾値電圧分布２０１−２にあってもよい。いくつかの例では、メモリセルＭＣ０、ＭＣ６、及びＭＣ７は、図２Ａ及び２Ｂに示される正の状態０にプログラムされてもよく、それぞれ閾値電圧Ｖｔ０、Ｖｔ６、及びＶｔ７を有してもよい。閾値電圧Ｖｔ０、Ｖｔ６、及びＶｔ７は、例えば、図２Ａに示される閾値電圧分布２００−２にあり得る。
【００８８】
感知回路８３０−０〜８３０−７は、それぞれワード線ＷＬ０〜ＷＬ７に結合されている。例えば、感知回路８３０−０〜８３０−７のそれぞれは、図５及び／または図６に関連して前述した感知回路と同様（例えば、同じ）であり得る。ワード線ドライバ、例えばワード線ドライバ５５０または６５０は、前述のように、各感知回路８３０及び各ワード線ＷＬに結合され、ビット線ドライバ５５２または６６２などのビット線ドライバは、前述のように、各ビット線ＢＬに結合され得る。例えば、図５または図６に関連して説明した設定は、図８Ｂの各ビット線／ワード線の組み合わせで使用できる。
【００８９】
図８Ａのワード線電圧信号ＶＷＬ１からＶＷＬ５はそれぞれ、ワード線ＷＬ１からＷＬ５の瞬間的なワード線電圧を表す。ビット線電圧信号ＶＢＬ０は、ビット線ＢＬ０の瞬間的なビット線電圧を表す。図８Ａの電圧信号ＩＰＵＬＳ１１〜ＩＰＵＬＳ１５は、感知回路８３０−１〜８３０−５の出力電圧信号である。図８Ａの電流信号ＩＭＣ１からＩＭＣ５はそれぞれ、メモリセルＭＣ１からＭＣ５を流れる瞬間的な電流を表す。
【００９０】
最初に、ワード線ＷＬ０〜ＷＬ７及びビット線ＢＬ０は電圧Ｖ０にあるため、ビット線ＢＬ０とワード線ＷＬ０〜ＷＬ７との間の、したがってメモリセルＭＣ０〜ＭＣ７に印加される電圧差は、最初は約０ボルトである。次に、電圧Ｖ１が、ワード線ＷＬ０〜ＷＬ７のそれぞれに同時に（例えば、並列に）印加される。図８Ａの例は、メモリセルＭＣ１〜ＭＣ７にそれぞれ結合されたワード線ＷＬ１〜ＷＬ５の挙動、及びメモリセルＭＣ１〜ＭＣ５のスナップバック挙動に焦点を合わせている。
【００９１】
ワード線ＷＬ１〜ＷＬ５にＶ１を印加することに応じて、ワード線電圧信号ＶＷＬ１〜ＶＷＬ５は、初期電圧Ｖ０から電圧Ｖ１に減少する。図８Ａには示されていないが、ワード線ＷＬ０、ＷＬ６、及びＷＬ７に電圧Ｖ１を印加することに応答して、ワード線ＷＬ０、ＷＬ６、及びＷＬ７の電圧も初期電圧Ｖ０から電圧Ｖ１に低下し得る。
【００９２】
電圧Ｖ２がビット線ＢＬ０に印加される（例えば、電圧Ｖ１をワード線ＷＬ１〜ＷＬ７に印加した後）。しかし、本開示は、電圧Ｖ１を印加した後に電圧Ｖ２を印加することに限定されない。例えば、電圧Ｖ１とＶ２が同時に印加される場合や、電圧Ｖ２が電圧Ｖ１の前に印加される場合がある。いくつかの例では、電圧Ｖ２は、大きさの増大するランプ式電圧または大きさの増大する一連の増大する電圧パルスなどの、大きさの増大する可変電圧であり得る。例えば、電圧Ｖ２は電圧Ｖ１に等しい初期値を有することができる。
【００９３】
ビット線ＢＬ０と各ワード線ＷＬ０〜ＷＬ７との間の、したがってメモリセルＭＣ０〜ＭＣ７に印加される電圧差ＶＤＭ１は、ＶＤＭ１＝Ｖ２−Ｖ１である。例えば、図８Ａ及び図８Ｂは、（例えば、疑似並行）感知スキームを示し、感知電圧差がメモリセルＭＣ０〜ＭＣ７に同時に印加される。同様のタイミング図は、負の電圧差ＶＤＭ２（図２Ａ）をメモリセルＭＣ０〜ＭＣ７に印加することを示し得る。電圧Ｖ２が可変電圧であり得る例では、電圧差ＶＤＭ１は、大きさの増加するランプ式電圧差または大きさの増加する一連の差動電圧パルス（例えば、ゼロボルトの開始電圧を有する）などの大きさの増加する可変電圧差であり得る。例えば、電圧差ＶＤＭ１は、メモリセルＭＣ１〜ＭＣ５の最も高い閾値電圧を有するメモリセルであるメモリセルＭＣ４の閾値電圧Ｖｔ４より大きく、メモリセルＭＣ０、ＭＣ６及びＭＣ７の各閾値電圧Ｖｔ０、Ｖｔ６、及びＶｔ７電圧未満になるまで、ゼロボルトから（例えば、ランプ式電圧差の場合連続的に）増加させることができる。
【００９４】
電圧差ＶＤＭ１は、例えば、入力状態０に対応する。メモリセルＭＣ１〜ＭＣ５のそれぞれの閾値電圧Ｖｔ１〜Ｖｔ５は、電圧差ＶＤＭ１よりも小さく、電圧差ＶＤＭ１に応答してスナップバックする。メモリセルＭＣ０、ＭＣ６、及びＭＣ７の各閾値電圧Ｖｔ０、Ｖｔ６、及びＶｔ７は、電圧差ＶＤＭ１よりも大きく、電圧差ＶＤＭ１に応答してスナップバックしない。
【００９５】
ビット線電圧信号ＶＢＬ０が、ビット線ＢＬ０に電圧Ｖ２を印加することに応答して、電圧Ｖ０から電圧Ｖ３に増加する一方で、ワード線ＷＬ１〜ＷＬ５は電圧Ｖ１にある。メモリセルＭＣ２が、ビット線電圧信号ＶＢＬ０が電圧Ｖ３に到達することに応答してスナップバックする一方で、ワード線ＷＬ１〜ＷＬ５は電圧Ｖ１にある。例えば、メモリセルＭＣ２の閾値電圧Ｖｔ２は、Ｖｔ２＝Ｖ３−Ｖ１である。メモリセルＭＣ２のスナップバックに応答して、ビット線電圧信号ＶＢＬ０は、電圧Ｖ３から電圧Ｖ４に減少する。ワード線電圧信号ＶＷＬ２は、電圧Ｖ１から電圧Ｖ９に増加し、一方、電圧信号ＶＢＬ０は、電圧Ｖ３から電圧Ｖ４に減少する。また、電流信号ＩＭＣ２は、電流Ｉ０から電流Ｉ２に増加する。電流信号ＩＭＣ２の増加により、ビット線電圧信号ＶＢＬ０は、例えば、電圧Ｖ４から電圧Ｖ１１に増加し始める。
【００９６】
電圧信号ＩＰＵＬＳ１１〜ＩＰＵＬＳ１５は、初期プリセット電圧Ｖ６のままであり得、一方、ワード線電圧信号ＶＷＬ１〜ＶＷＬ５は、電圧Ｖ１まで減少し、一方でビット線電圧信号ＶＢＬ０は、電圧Ｖ３まで増加する。
【００９７】
電圧信号ＩＰＵＬＳ１２は、感知回路８３０−２が電圧信号ＶＷＬ２の電圧の増加を検出することに応答して、電圧Ｖ６から電圧Ｖ７に減少する。感知回路８３０−２は、電圧信号ＩＰＵＬＳ１２が電圧レベルＶ７に減少することに応答してワード線ＷＬ２への電流をオフにするように機能し、したがって、メモリセルＭＣ２がスナップバックする。例えば、感知回路８３０−２は、ワード線ＷＬ２を電圧ノードから切り離すように機能する（例えば、ワード線ＷＬ２を浮遊させる）。例えば、ワード線ＷＬ２への電流をオフにすることは、メモリセルＭＣ２のいずれかの将来のスナップバックを防止するように機能し、電力消費を低減するように機能し得る。
【００９８】
いくつかの例では、メモリセルＭＣ２の閾値電圧は、メモリセルＭＣ１及びＭＣ３〜ＭＣ５の閾値電圧よりも低い。例えば、メモリセルＭＣ２の閾値電圧は、メモリセルＭＣ１及びＭＣ３〜ＭＣ５の閾値電圧に到達する前に到達し、したがって、メモリセルＭＣ２は、メモリセルＭＣ１及びＭＣ３〜ＭＣ５の前にスナップバックする。
【００９９】
いくつかの例では、ワード線電圧信号ＶＷＬ２は電圧Ｖ９から電圧Ｖ１２に増加し、電流信号ＩＭＣ２は減少し、一方でビット線電圧信号ＶＢＬ０は電圧Ｖ４から電圧Ｖ１１に増加する。
【０１００】
メモリセルＭＣ３が、ビット線電圧信号ＶＢＬ０が電圧Ｖ１１に到達することに応答してスナップバックする一方で、ワード線ＷＬ１及びＷＬ３〜ＷＬ５は電圧Ｖ１にあり、また一方でワード線ＷＬ２が電圧Ｖ１２にある。例えば、メモリセルＭＣ３の閾値電圧Ｖｔ３は、Ｖｔ３＝Ｖ１１−Ｖ１である。
【０１０１】
メモリセルＭＣ３のスナップバックに応答して、ビット線電圧信号ＶＢＬ０は、電圧Ｖ１１から電圧Ｖ１３に減少する。ワード線電圧信号ＶＷＬ３は電圧Ｖ１から電圧Ｖ１４に増加し、一方でビット線電圧信号ＶＢＬ０は電圧Ｖ１１から電圧Ｖ１３に減少する。また、電流信号ＩＭＣ３は、電流Ｉ０から電流Ｉ３に増加する。例えば、電流Ｉ３への増加は、ビット線電圧信号ＶＢＬ０が電圧Ｖ１３から電圧Ｖ２４へ増加し始めることを引き起こし得る。いくつかの例では、電流信号ＩＭＣ２が遮断され、メモリセルＭＣ３のスナップバックに応答して電流Ｉ０になる。
【０１０２】
電圧信号ＩＰＵＬＳ１１、ＩＰＵＬＳ１３、ＩＰＵＬＳ１４、及びＩＰＵＬＳ１５は、電圧Ｖ６のままであり、電圧信号ＩＰＵＬＳ１２は、電圧Ｖ７のままである（例えば、ワード線ＷＬ２への電流はオフである）が、ビット線電圧信号ＶＢＬ０は、電圧Ｖ１１まで増加する。その後、電圧Ｖ１３に低下し、メモリセルＭＣ３はスナップバックし、ワード線電圧信号ＶＷＬ２は電圧Ｖ１２に上昇する。
【０１０３】
電圧信号ＩＰＵＬＳ１３は、感知回路８３０−３がワード線電圧信号ＶＷＬ３の電圧の増加を検出することに応答して、電圧Ｖ６から電圧Ｖ７に減少する。感知回路８３０−３は、電圧信号ＩＰＵＬＳ１３が電圧レベルＶ７に減少することに応答してワード線ＷＬ３への電流をオフにするように働き、したがって、メモリセルＭＣ３がスナップバックする。例えば、感知回路８３０−３は、ワード線ＷＬ３を電圧ノードから切り離すように機能する（例えば、ワード線ＷＬ３を浮遊させる）。例えば、ワード線ＷＬ３への電流をオフにすることは、メモリセルＭＣ３のいずれかの将来のスナップバックを防止するように機能し、電力消費を低減するように機能することができる。
【０１０４】
いくつかの例では、メモリセルＭＣ３の閾値電圧は、メモリセルＭＣ１、ＭＣ４、及びＭＣ５の閾値電圧よりも低い。例えば、メモリセルＭＣ３の閾値電圧は、メモリセルＭＣ１、ＭＣ４、及びＭＣ５の閾値電圧に到達する前に到達し、したがって、メモリセルＭＣ３は、メモリセルＭＣ１、ＭＣ４、及びＭＣ５の前にスナップバックする。
【０１０５】
いくつかの例では、ワード線電圧信号ＶＷＬ３は電圧Ｖ１４から電圧Ｖ１２に増加し、電流信号ＩＭＣ３は減少し、一方でビット線電圧信号ＶＢＬ０は電圧Ｖ１３から電圧Ｖ２４に増加する。
【０１０６】
メモリセルＭＣ１は、ビット線電圧信号ＶＢＬ０が電圧Ｖ２４に達するのに応答して、その導電状態にスナップバックする一方で、ワード線ＷＬ１、ＷＬ４、及びＷＬ５が電圧Ｖ１にあり、ワード線ＷＬ２が電圧Ｖ１２にあり、ワード線ＷＬ３が電圧Ｖ１２まで増加する、または電圧Ｖ１２にある。例えば、メモリセルＭＣ１の閾値電圧Ｖｔ１は、Ｖｔ１＝Ｖ２４−Ｖ１であり得る。
【０１０７】
メモリセルＭＣ１のスナップバックに応答して、ビット線電圧信号ＶＢＬ０は、電圧Ｖ２４から電圧Ｖ１５に減少する。ワード線電圧信号ＶＷＬ１は電圧Ｖ１から電圧Ｖ１６に増加し、またビット線電圧信号ＶＢＬ０は電圧Ｖ２４から電圧Ｖ１５に減少する。また、電流信号ＩＭＣ１は、電流Ｉ０から電流Ｉ４に増加する。例えば、電流Ｉ４への増加により、ビット線電圧信号ＶＢＬ０は、電圧Ｖ１５から電圧Ｖ１７へと増加し始める。いくつかの例では、電流信号ＩＭＣ３は遮断され、メモリセルＭＣ１のスナップバックに応答して電流Ｉ０になる。
【０１０８】
電圧信号ＩＰＵＬＳ１１、ＩＰＵＬＳ１４、及びＩＰＵＬＳ１５は、電圧Ｖ６のままであり、電圧信号ＩＰＵＬＳ１２及びＩＰＵＬＳ１３は、電圧Ｖ７のままである（例えば、ワード線ＷＬ２及びＷＬ３への電流はオフである）一方、ビット線電圧信号ＶＢＬ０は、電圧Ｖ２４に増加し、続いて電圧Ｖ１５に低下し、メモリセルＭＣ１はスナップバックし、ワード線電圧信号ＶＷＬ３は電圧Ｖ１２に上昇する。
【０１０９】
電圧信号ＩＰＵＬＳ１１は、感知回路８３０−１がワード線電圧信号ＶＷＬ１の電圧の増加を検出することに応答して、電圧Ｖ６から電圧Ｖ７に減少する。感知回路８３０−１は、電圧信号ＩＰＵＬＳ１１が電圧レベルＶ７に減少することに応答してワード線ＷＬ１への電流をオフにするように働き、したがって、メモリセルＭＣ１はスナップバックする。例えば、感知回路８３０−１は、ワード線ＷＬ１を電圧ノードから切り離すように機能する（例えば、ワード線ＷＬ１を浮遊させる）。例えば、ワード線ＷＬ１への電流をオフにすることは、メモリセルＭＣ１のいずれかの将来のスナップバックを防止するように機能し、電力消費を低減するように機能し得る。
【０１１０】
いくつかの例では、メモリセルＭＣ１の閾値電圧は、メモリセルＭＣ４及びＭＣ５の閾値電圧よりも低い。例えば、メモリセルＭＣ１の閾値電圧は、メモリセルＭＣ４及びＭＣ５の閾値電圧に到達する前に到達し、したがって、メモリセルＭＣ１は、メモリセルＭＣ４及びＭＣ５の前にスナップバックする。
【０１１１】
いくつかの例では、ワード線電圧信号ＶＷＬ１は電圧Ｖ１６から電圧Ｖ１２に増加し、電流信号ＩＭＣ１は減少するが、ビット線電圧信号ＶＢＬ０は電圧Ｖ１５から電圧Ｖ１７に増加する。
【０１１２】
メモリセルＭＣ５が、ビット線電圧信号ＶＢＬ０が電圧Ｖ１７に到達することに応答してスナップバックする一方で、ワード線ＷＬ４及びＷＬ５が電圧Ｖ１にあり、また一方でワード線ＷＬ１、ＷＬ２及びＷＬ３が電圧Ｖ１２にある。例えば、メモリセルＭＣ５の閾値電圧Ｖｔ５は、Ｖｔ５＝Ｖ１７−Ｖ１である。
【０１１３】
メモリセルＭＣ５のスナップバックに応答して、ビット線電圧信号ＶＢＬ０は、電圧Ｖ１７から電圧Ｖ１８に減少する。ワード線電圧信号ＶＷＬ５は電圧Ｖ１から電圧Ｖ１９に増加し、一方でビット線電圧信号ＶＢＬ０は電圧Ｖ１７から電圧Ｖ１８に減少する。また、電流信号ＩＭＣ５は、電流Ｉ０から電流Ｉ５に増加する。例えば、電流Ｉ５への増加により、ビット線電圧信号ＶＢＬ０は、電圧Ｖ１８から電圧Ｖ２０へと増加し始める。いくつかの例では、電流信号ＩＭＣ１は遮断され、メモリセルＭＣ５のスナップバックに応答して電流Ｉ０になる。
【０１１４】
電圧信号ＩＰＵＬＳ１４及びＩＰＵＬＳ１５は、電圧Ｖ６に留まり、電圧信号ＩＰＵＬＳ１１、ＩＰＵＬＳ１２、及びＩＰＵＬＳ１３は、電圧Ｖ７に留まる（例えば、ワード線ＷＬ１、ＷＬ２、及びＷＬ３への電流はオフである）一方、ビット線電圧信号ＶＢＬ０は電圧Ｖ１７まで増加し、その後電圧Ｖ１８まで減少し、メモリセルＭＣ５がスナップバックし、ワード線電圧信号ＶＷＬ１が電圧Ｖ１２まで増加する。
【０１１５】
電圧信号ＩＰＵＬＳ１５は、ワード線電圧信号ＶＷＬ５の電圧の増加を検出する感知回路８３０−５に応答して、電圧Ｖ６から電圧Ｖ７に減少する。感知回路８３０−５は、電圧信号ＩＰＵＬＳ１５が電圧レベルＶ７に低下することに応答してワード線ＷＬ５への電流をオフにするように働き、したがって、メモリセルＭＣ５はスナップバックする。例えば、感知回路８３０−５は、ワード線ＷＬ５を電圧ノードから切り離すように機能する（例えば、ワード線ＷＬ５を浮遊させる）。例えば、ワード線ＷＬ５への電流をオフにすることは、メモリセルＭＣ５のいずれかの将来のスナップバックを防止するように機能し、電力消費を低減するように機能することができる。
【０１１６】
いくつかの例では、メモリセルＭＣ５の閾値電圧は、メモリセルＭＣ４の閾値電圧よりも低い。例えば、メモリセルＭＣ４の閾値電圧に到達する前にメモリセルＭＣ５の閾値電圧に到達し、したがって、メモリセルＭＣ５は、メモリセルＭＣ４の前にスナップバックする。
【０１１７】
いくつかの例では、ビット線電圧信号ＶＢＬ０が電圧Ｖ１８から電圧Ｖ２０に増加する一方で、ワード線電圧信号ＶＷＬ５は電圧Ｖ１９から電圧Ｖ１２に増加し、電流信号ＩＭＣ５は減少する。
【０１１８】
メモリセルＭＣ４が、ビット線電圧信号ＶＢＬ０が電圧Ｖ２０に到達することに応答して、その導電状態にスナップバックするが、一方で、ワード線ＷＬ４は電圧Ｖ１にあり、ワード線ＷＬ１、ＷＬ２、ＷＬ３、及びＷＬ５が電圧Ｖ１２にある。例えば、メモリセルＭＣ４の閾値電圧Ｖｔ４は、Ｖｔ４＝Ｖ２０−Ｖ１である。
【０１１９】
メモリセルＭＣ４のスナップバックに応答して、ビット線電圧信号ＶＢＬ０は、電圧Ｖ２０から電圧Ｖ２１に減少する。ワード線電圧信号ＶＷＬ４は電圧Ｖ１から電圧Ｖ２２に増加し、一方ビット線電圧信号ＶＢＬ０は電圧Ｖ２０から電圧Ｖ２１に減少する。また、電流信号ＩＭＣ４は、電流Ｉ０から電流Ｉ６に増加する。例えば、電流Ｉ６への増加は、ビット線電圧信号ＶＢＬ０が電圧Ｖ２１から電圧Ｖ２へ増加し始めるようにさせ得る。いくつかの例では、電流信号ＩＭＣ５は遮断され、メモリセルＭＣ４のスナップバックに応答して電流Ｉ０になる。
【０１２０】
電圧信号ＩＰＵＬＳ１４は電圧Ｖ６に留まり、電圧信号ＩＰＵＬＳ１１、ＩＰＵＬＳ１２、ＩＰＵＬＳ１３、及びＩＰＵＬＳ１５は電圧Ｖ７に留まる（例えば、ワード線ＷＬ１、ＷＬ２、ＷＬ３、及びＷＬ５への電流はオフである）一方、ビット線電圧信号ＶＢＬ０は電圧Ｖ２０まで増加し、その後電圧Ｖ２１まで減少し、メモリセルＭＣ４はスナップバックし、ワード線電圧信号ＶＷＬ５は電圧Ｖ１２まで増加する。
【０１２１】
電圧信号ＩＰＵＬＳ１４は、感知回路８３０−４がワード線電圧信号ＶＷＬ４の電圧の増加を検出するのに応答して、電圧Ｖ６から電圧Ｖ７に減少する。感知回路８３０−４は、電圧信号ＩＰＵＬＳ１４が電圧レベルＶ７に減少することに応答してワード線ＷＬ４への電流をオフにするように働き、したがって、メモリセルＭＣ４はスナップバックする。例えば、感知回路８３０−４は、ワード線ＷＬ４を電圧ノードから切り離すように機能する（例えば、ワード線ＷＬ４を浮遊させる）。例えば、ワード線ＷＬ４への電流をオフにすることは、メモリセルＭＣ４のいずれかの将来のスナップバックを防止するように機能し、電力消費を低減するように機能することができる。
【０１２２】
ビット線電圧信号ＶＢ０が電圧Ｖ２１から電圧Ｖ２に増加する一方で、ワード線電圧信号ＷＬ４は電圧Ｖ２２から電圧Ｖ１２に増加し、電流信号ＩＭＣ４は電流Ｉ６から電流Ｉ０に減少する。
【０１２３】
いくつかの例では、ワード線ＷＬ１〜ＷＬ５の電圧が電圧Ｖ１２になる一方で、ビット線ＶＢ０の電圧は電圧Ｖ２になり、ワード線ＷＬ１〜ＷＬ５の電圧とビット線ＢＬ０との差がＶ２−Ｖ１２になるようにする。これは、メモリセルＭＣ１〜ＭＣ５の閾値電圧よりも低い。図８Ａの例は、ワード線ＷＬ１〜ＷＬ５の電圧が共通電圧Ｖ１２になることを示しているが、本開示はそれに限定されず、またワード線ＷＬ１からＷＬ５の電圧は、互いに異なる電圧にでき、ワード線ＷＬ１〜ＷＬ５のそれらの電圧とビット線ＢＬ０の電圧との間の差がメモリセルＭＣ１〜ＭＣ５の閾値電圧よりも小さくなるようにする。
【０１２４】
図８Ａには示されていないが、ワード線ＷＬ０、ＷＬ６、及びＷＬ７とビット線ＢＬ０の交差点にあるメモリセルＭＣ０、ＭＣ６、及びＭＣ７各々の閾値電圧は、電圧差ＶＤＭ１より大きい場合があり、そのため、スナップバックしないという点で、ワード線ＷＬ０、ＷＬ６、及びＷＬ７へ電圧Ｖ１を印加するのに応答して、ワード線ＷＬ０、ＷＬ６、及びＷＬ７の電圧信号（例えば、瞬間的な電圧に対応する）は、電圧Ｖ０からＶ１に減少し得、ビットライン電圧信号ＶＢＬ０が図８Ａの例に示されるように動作することができる一方、Ｖ１に留まることができる。例えば、感知スキームは、これらのメモリセルがスナップバックしないという点で、メモリセルＭＣ０、ＭＣ６、及びＭＣ７が正の状態０にあることを示し得、感知スキームは、これらのメモリセルがスナップバックしないという点で、メモリセルＭＣ１〜ＭＣ５が状態１にあることを示し得る。さらに、スナップバックしないメモリセルＭＣ０、ＭＣ６、及びＭＣ７は、入力状態とメモリセルＭＣ０、ＭＣ６、及びＭＣ７によって格納された状態の一致を示すことがあり、メモリセルＭＣ１からＭＣ５がスナップバックすることは、入力状態及びメモリセルＭＣ１〜ＭＣ５によって格納される状態の不一致を示すことがある。いくつかの例では、ワード線ＷＬ０〜ＷＬ７とビット線ＢＬ０の交差点にて、メモリセルＭＣ０〜ＭＣ７の閾値電圧が各々電圧差ＶＤＭ１より大きく、そのためスナップバックせず、入力値と格納された値の間の一致を示すという点で、すべてのワード線ＷＬ０〜ＷＬ７の電圧信号は、電圧Ｖ１をワード線ＷＬ０〜ＷＬ７に印加することに応答して電圧Ｖ０からＶ１に減少でき、Ｖ１に留まることができる一方で、ビット線電圧信号ＶＢＬ０は、図８Ａの例に示すように動作し得る。図８Ａは、図４に示す第１のフェーズを参照することに留意されたい。図８Ａに示すものと同様の考慮事項を、図８Ａに示す電圧と逆であるといった、図４の第２のフェーズ中に適用できる。
【０１２５】
先に図８Ａに関連して説明した並列感知の例では、メモリセルＭＣ２、ＭＣ３、ＭＣ１、ＭＣ５及びＭＣ４は、それぞれのスナップバックイベントによって一度に一つ選択される。例えば、メモリセルＭＣ２、ＭＣ３、ＭＣ１、ＭＣ５及びＭＣ４は、それぞれの閾値電圧の結果として順番に一度に１つずつ選択される（例えば、最低の閾値電圧（及び／または最小閾値遅延など）を有するメモリセルＭＣ２で開始し、最高閾値電圧（及び／または最高閾値遅延など）を有するメモリセルＭＣ４で終了する）。これにより、一度に複数のセルがスナップバックするのを防ぐことができる。検出回路（感知回路など）は各セルのスナップバックを検出し、そのセルをオフにして、次のセル（例えば、次に高い閾値電圧を持つ）をスナップバックできるようにする。閾値遅延は、例えば、電圧の印加に応答してメモリセルがスナップバックするのに要する時間である。図８Ａの例では、並列感知は、ＭＣ１〜ＭＣ５の間でメモリセルＭＣ５に対してメモリセルＭＣ１の個々の閾値遅延を償却するように機能することができる。
【０１２６】
各メモリセルＭＣ１〜ＭＣ５のスナップバックに応答したワード線信号ＶＷＬ１〜ＶＷＬ５の電圧の増加は、例えば、検出回路による電流制限の結果である。例えば、各ワード線ＷＬ１〜ＷＬ５の電流は、各メモリセルＭＣ１〜ＭＣ５がスナップバックする結果として増加することがある。例えば、メモリセルの１つに対応するワード線の電流が特定のレベルに達すると、電流制限の結果としてワード線の電圧が増加する。
【０１２７】
図９Ａは、本開示のいくつかの実施形態によるデータ格納（例えば、ベクトルストア）操作の例を示す。例えば、入力ベクトルは、メモリアレイ１００又はメモリアレイ４００の一部であってもよいメモリアレイ９００の部分に格納されてもよい。入力ベクトルは、ワード線ＷＬ４に共通に結合されたメモリセルＭＣ０〜ＭＣ７に書き込め、それぞれビット線ＢＬ０〜ＢＬ７に結合されている。例えば、入力ベクトルのビット０〜ビット７は、それぞれ格納されたベクトルを形成するメモリセルＭＣ０〜ＭＣ７に書き込まれてもよい。
【０１２８】
メモリセルＭＣ０〜ＭＣ７は、メモリセル１２５と同様（例えば、同じ）であり得る。感知回路９３０−０から９３０−７は、それぞれ、ビット線ＢＬ０からＢＬ７に結合されている。感知回路９３０−０から９３０−７のそれぞれは、図５及び／または図６に関連して前述した感知回路と同様であり得る。例えば、図５または図６に示されるセットアップは、メモリアレイ９００とともに使用され得るが、ワード線とビット線が入れ替わっている。
【０１２９】
図２Ａに示されるように、（例えば、閾値電圧分布２００−２に対応する）最初に正の状態０にあるメモリセルに正の状態１を書き込むために、正の電圧差ＶＷＲＩＴＥ０が、ビット線及びワード線、したがってそのメモリセルの間に（例えば、それにわたって）印加できる。例えば、図２Ａに示されるように、電圧差ＶＷＲＩＴＥ０は、メモリセルの閾値電圧よりも大きい（例えば、正の状態０に対応する閾値電圧分布２００−２における閾値電圧よりも大きい）可能性がある。
【０１３０】
図２Ａに示されるように、（例えば、閾値電圧分布２０１−１に対応する）最初に負の状態１にあるメモリセルに負の状態０を書き込むために、負の電圧差ＶＷＲＩＴＥ１が、ビット線とワード線、つまりそのメモリセルの間に印加できる。例えば、図２Ａに示されるように、電圧差ＶＷＲＩＴＥ１は、メモリセルの閾値電圧よりも負の意味で大きくなり得る（例えば、負の状態０に対応する閾値電圧分布２０１−１の閾値電圧よりも負の意味で大きくなり得る）。
【０１３１】
図９Ｂは、本開示のいくつかの実施形態による、書き込み電圧などの信号の例を示す。例えば、電圧差ＶＷＲＩＴＥ０はＶＷＲＩＴＥ０＝ＶＢＬ０−ＶＷＬ０である。式中、ＶＢＬ０は、正の状態０から正の状態１に書き込まれる（例えばプログラムされる）メモリセルに結合されたビット線に印加されるビット線電圧で、ＶＷＬ０はそのメモリセルに結合されたワード線に印加されるワード線電圧である。電圧差ＶＷＲＩＴＥ１は、例えばＶＷＲＩＴＥ１＝ＶＢＬ１−ＶＷＬ１である。式中、ＶＢＬ１は、負の状態１から負の状態０に書き込まれる（例えばプログラムされる）メモリセルに接続されたビット線に印加されるビット線電圧であり、ＶＷＬ１は、そのメモリセルに結合されたワード線に印加されるワード線電圧である。
【０１３２】
図９Ｂの例では、ワード線電圧ＶＷＬ０などの信号は、中間電圧Ｖ０から電圧ＶＬＯＷ（例えば、約０ボルト）になり、例えば、ＶＬＯＷに留まることができるが、信号（例えば、一連の電圧パルスＶＢＬＰＵＬＳ）が、書き込まれるべきメモリセルに結合されたビット線に印加される。例えば、各電圧パルスＶＢＬＰＵＬＳの大きさはＶＨＩＧＨ−Ｖ０である。これは、大きさＶＨＩＧＨ−ＶＬＯＷの一連の差動電圧パルスＶＷＲＩＴＥ０が、正の状態０から正の状態１に書き込まれるメモリセルに印加されることを意味する。これは例えば、ワード線と、当該メモリセルが結合されるビット線の間に一連の差動電圧パルスＶＷＲＩＴＥ０を印加することで達成できる。いくつかの例では、差動電圧パルスＶＷＲＩＴＥ０が第１のフェーズの間に正の状態１に書き込まれるメモリセルに印加され、ＶＢＬ０とＶＷＬ０が電圧Ｖ０であってもよい抑制電圧差（例えば、約ゼロボルト）が、第２のフェーズの間に印加される。例えば、第１のフェーズ中の書き込みは、正の状態０を格納するメモリセルに同時に（例えば、異なるビット線にそれぞれ結合され、１つのワード線に共通に結合されたメモリセルなどに並行して）実行できる。
【０１３３】
いくつかの例では、パルス（例えば、各パルス）ＶＷＲＩＴＥ０は、メモリセルをスナップバックさせる。いくつかの例では、メモリセルに結合されたビット線に結合された感知回路は、ビット線への電流が、メモリセルがスナップバックするたびに応答してオフさせるように機能することができる。例えば、感知回路は、メモリセルがスナップバックするたびに応答して、ビット線を電圧ノードから切り離す（例えば、ビット線を浮遊させる）ように機能することができる。
【０１３４】
メモリセルがスナップバックするたびに、電流のパルス（例えば、過渡電流）、例えば図９ＣのＩＣＵＲＰＵＬＳがメモリセルを介して流れる（例えば、パルス）。例えば、各電流パルスＩＣＵＲＰＵＬＳは、図９Ｃに示されている持続時間が時間０中にメモリセルにエネルギーを送達（例えば、付与）することができる。一部の例では、パルスＶＷＲＩＴＥ０の数は、対応する電流パルスＩＣＵＲＰＵＬＳによってメモリセルに送達されるエネルギーが、メモリセルを正の状態０から正の状態１に移行させるのに十分であり得るようなものでもよい。いくつかの例で、差動書き込みパルスＶＷＲＩＴＥ０は、メモリセルが正の状態１にプログラムされるまで印加でき、メモリセルがスナップバックするたびに正の状態１に移動する。
【０１３５】
いくつかの例では、各スナップバックイベントにより、例えばメモリセルがスナップバックするたび（例えば、メモリセルが高インピーダンス状態から低インピーダンス状態に移行するたび）に、メモリセルの状態が正の状態１に移動できる。例えば、メモリセルがスナップバックすると、メモリセルの状態は状態１に向かう傾向がある。いくつかの例では、メモリセルが状態０から状態１へ行くためにスナップバックする必要がある場合がある回数は、推定できる（例えば、メモリセルのサンプルが状態０から状態１へ行くためのスナップバックの数に基づく）。例えば、メモリセルが状態０から状態１に向かうと、その閾値電圧が低下し得ることに留意されたい。いくつかの例では、メモリセルがプログラムされているかどうかを判断するために、特定の数のスナップバックの後に、メモリセルが（例えば、前述のように）感知され得る。
【０１３６】
別の例では、ビット線電圧ＶＢＬ０とワード線電圧ＶＷＬ０の両方が一定であってよく（例えば、電圧ＶＢＬ０とＶＷＬ０の通常の変動内まで）、電圧差ＶＷＲＩＴＥ０が一定であってよいことを意味する。定電圧差ＶＷＲＩＴＥ０は、図９Ｃに示すように、一定時間メモリセルに印加され、メモリセルをスナップバックでき、メモリセルを介して定電流ＩＣＵＲ（例えば、電流の通常の変動内）をもたらす。定電圧差ＶＷＲＩＴＥ０は、定電流ＩＣＵＲが十分なエネルギー（例えば、複数の電流パルスＩＣＵＲＰＵＬＳによって供給されるものとほぼ同じ）をメモリセルに供給し、その結果、メモリセルが正の状態１になるまで、メモリセルに印加され得る。例えば、図９Ｃに示すように、メモリセルが正の状態１になるような定電流ＩＣＵＲの持続時間は、時間１であり得る。
【０１３７】
図９Ｂの例では、ビット線電圧ＶＢＬ１は、電圧ＶＬＯＷになり、例えば、一連の電圧パルスＶＷＬＰＵＬＳがワード線に印加されている間、ＶＬＯＷに留まる。例えば、各電圧パルスＶＷＬＰＵＬＳは、ＶＨＩＧＨ−Ｖ０の大きさである。例えば、これは、大きさＶＨＩＧＨ−ＶＬＯＷの一連の差動電圧パルスＶＷＲＩＴＥ１がメモリセルに印加されることを意味する。いくつかの例では、差動電圧パルスＶＷＲＩＴＥ１（例えば、差動電圧パルスＶＷＲＩＴＥ０と反対の極性を持っている）は、第２のフェーズ中に負の状態１から負の状態０にプログラムされるメモリセルに印加され、ＶＢＬ１及びＶＷＬ１が電圧Ｖ０であり得る抑制電圧差（例えば、約ゼロボルト）は、第１のフェーズの間に印加される。例えば、第２のフェーズ中の書き込みは、負の状態０を格納することになるメモリセルに対して同時に（例えば、それぞれ異なるビット線に結合され、共通に１つのワード線に結合されるメモリセルなどに対して並列に）実行され得る。例として、図９Ａ及び図９Ｂに描かれた書き込みは、それぞれ異なるビット線に結合され、共通に１本のワード線に結合されたメモリセルへの疑似並行ストアと呼ばれることがある。しかし、本開示は、例えば、差動電圧パルスＶＷＲＩＴＥ０及び差動電圧パルスＶＷＲＩＴＥ１を異なる位相で印加することに限定されない。
【０１３８】
いくつかの例では、パルス（例えば、各パルス）ＶＷＲＩＴＥ１は、メモリセルをスナップバックさせる。いくつかの例では、メモリセルに結合されたビット線に結合された感知回路は、ビット線への電流が、メモリセルがスナップバックするたびに応答してオフにされるように機能することができる。
【０１３９】
メモリセルがスナップバックするたびに、図９ＣのＩＣＵＲＰＵＬＳと同様の電流のパルス（例えば、過渡電流）がメモリセルを介して流れ得る。一部の例では、パルスＶＷＲＩＴＥ１の数は、対応する電流パルスによってメモリセルに送達されるエネルギーが、メモリセルを負の状態１から負の状態０にさせるのに十分であり得るようなものでもよい。例えば、メモリセルの状態は、メモリセルがスナップバックする回数に応じて状態０に向かう傾向がある。例えば、メモリセルが負の状態１から負の状態０に向かうときに、その閾値電圧が負の方向に減少する場合があることに留意されたい。スナップバックするメモリセルに結合されたビット線に結合された感知回路は、その感知回路がスナップバックを検出することに応答して、そのビット線への電流をオフにするように機能し得るフィードバック信号を出力し得る（例えば、図６、図７Ａ、及び図７Ｂに関連してワード線電流をオフにするために前に説明したものと同様の方法で）。いくつかの例では、メモリセルが負の状態０にプログラムされるまで差動書き込みパルスＶＷＲＩＴＥ１を印加でき、メモリセルがスナップバックするたびに負の状態０に移動する。
【０１４０】
いくつかの例では、書き込まれるべきメモリセルは、メモリセルが書き込まれる必要がある可能性があるかどうかを判定するために（例えば、前述の感知スキームを使用）書き込む前に感知することができる。例えば、感知スキームで示されるように、すでに正の状態１または負の状態０にあるメモリセルは、書き込む必要がない場合がある。
【０１４１】
いくつかの例では、正の状態０から正の状態１、または負の状態１から負の状態０へのメモリセルのプログラミングは、メモリセルの閾値電圧の大きさを減少させ得る。
【０１４２】
図１０Ａは、本開示のいくつかの実施形態による、データ格納操作の別の例を示す。例えば、データは、ビット線ＢＬに共通に結合され、ワード線ＷＬ０〜ＷＬ３にそれぞれ結合されたメモリセルＭＣ０〜ＭＣ３に書き込むことができる。感知回路１０３０−０〜１０３０−３は、それぞれワード線ＷＬ０〜ＷＬ３に結合されてもよい。例えば、感知回路１０３０−０〜１０３０−３は、図５及び／または図６に関連して前に説明された感知回路と同様（例えば、同じ）であり得る。ワード線ドライバ、例えばワード線ドライバ５５０または６５０は、前述のように、各感知回路１０３０及び各ワード線ＷＬに結合され、ビット線ドライバ、例えばビット線ドライバ５５２または６５２は、前述のように、ビット線ＢＬに結合される。例えば、図５または図６に関連して説明されたセットアップは、図１０Ａの各ビット線／ワード線の組み合わせで使用されてもよい。
【０１４３】
図１０Ａの例では、メモリセルＭＣ１〜ＭＣ３を図２Ａの正の状態０から図２Ａの正の状態１にプログラムすることが望ましい。図１０Ｂは、本開示のいくつかの実施形態による（例えば、データ格納操作中の）例示的なタイミング図を示す。例えば、タイミング図は、図１０Ａの書き込み（例えば、プログラミング）に対応し得る。図１０Ｂのものと同様のタイミング図は、図２Ａの負の状態１から図２Ａの負の状態０へのメモリセルＭＣ１からＭＣ３のプログラミングに対応し得る。
【０１４４】
図１０Ｂのワード線電圧信号ＶＷＬ０からＶＷＬ３は、それぞれワード線ＷＬ０〜ＷＬ３の瞬間的なワード線電圧を表すことができる。ビット線電圧信号ＶＢＬは、ビット線ＢＬの瞬間的なビット線電圧を表すことができる。図１０Ｂの電圧信号ＩＰＵＬＳ１０〜ＩＰＵＬＳ１３は、それぞれ、感知回路１０３０−０〜１０３０−３の出力電圧信号であり得る。図１０ＢＡの電流信号ＩＭＣ０からＩＭＣ３はそれぞれ、メモリセルＭＣ０〜ＭＣ３を流れる瞬間的な電流の流れを表すことができる。
【０１４５】
最初に、電圧Ｖ０などの信号が、ワード線ＷＬ０〜ＷＬ３及びビット線ＢＬに印加される。一部の例では、センス電圧（パルスなど）ＶＤＭ１＝Ｖ２−Ｖ１がメモリセルＭＣ０〜ＭＣ３に印加され、電流の状態を判断する。ＶＤＭ１は図２Ａに示されている。例えば、電圧Ｖ１などの信号がワード線ＷＬ０〜ＷＬ３に印加される。ワード線電圧信号ＶＷＬ０〜ＶＷＬ３は、ワード線ＷＬ０〜ＷＬ３にＶ１を印加することに応答して、初期電圧Ｖ０から電圧Ｖ１に減少する。
【０１４６】
続いて、図１０Ａの感知ビット線電圧パルスＶＢＬＳＥＮＳ及び書き込みビット線電圧パルスＶＢＬＷＲＩＴ１及びＶＢＬＷＲＩＴ２を含み得る信号が、ビット線ＢＬに印加され得る。例えば、電圧パルスＶＢＬＳＥＮＳを印加することは、ビット線ＢＬ上の電圧を電圧Ｖ０から電圧Ｖ２に増加させることを含み、それにより、電圧パルスＶＢＬＳＥＮＳは、Ｖ２−Ｖ０の大きさを有する。例えば、これにより、ビット線ＢＬと各ワード線ＷＬ０〜ＷＬ３との間、したがってメモリセルＭＣ０〜ＭＣ３に、差動感知電圧パルスＶＤＭ１＝Ｖ２−Ｖ１が印加されることになる。
【０１４７】
ワード線ＷＬ１〜ＷＬ３が電圧Ｖ１にある間に、ビット線ＢＬに電圧パルスＶＢＬＳＥＮＳを印加することに応答して、ビット線電圧信号ＶＢＬは電圧Ｖ３に増加する。メモリセルＭＣ０は、ワード線ＷＬ０〜ＷＬ３が電圧Ｖ１にある間、ビット線電圧信号ＶＢＬが電圧Ｖ３に到達することに応答してスナップバックする。例えば、メモリセルＭＣ０の閾値電圧Ｖｔ０は、Ｖｔ０＝Ｖ３−Ｖ１であり、ＶＤＭ１未満である。メモリセルＭＣ０のスナップバックは、メモリセルＭＣ０が正の状態０にあり、書き込む必要がないことを示す。
【０１４８】
メモリセルＭＣ０のスナップバックに応答して、ビット線電圧信号ＶＢＬは電圧Ｖ１０２に減少する。ワード線電圧信号ＶＷＬ０は、電圧Ｖ１から電圧Ｖ１０４に増加する。また、電流信号ＩＭＣ０は、電流レベルＩ０（約０アンペア）から電流レベルＩ１０１に増加する。電流信号ＩＭＣ０の増加により、ビット線電圧信号ＶＢＬは、例えば、電圧Ｖ１０２から電圧Ｖ２に増加し始める。
【０１４９】
感知回路１０３０−０は、ワード線電圧信号ＶＷＬ０の電圧の増加を感知し、それにより、メモリセルがスナップバックし、したがって正の状態１であると、メモリセルＭＣ０を識別する。電圧信号ＩＰＵＬＳ１０は、感知回路１０３０−０がワード線ＷＬ０の電圧の増加、したがってメモリセルＭＣ０がスナップバックしたことを感知することに応答して、電圧Ｖ６から電圧Ｖ７に減少する。感知回路１０３０−０は、電圧信号ＩＰＵＬＳ１０が電圧レベルＶ７に減少する、したがって、メモリセルＭＣ０がスナップバックすることに応答してワード線ＷＬ０への電流をオフにするように働く。例えば、感知回路１０３０−０は、ワード線ＷＬ０を電圧ノードから切り離すように機能する（例えば、ワード線ＷＬ０を浮遊させる）。電流信号ＩＭＣ０は、電流レベルＩ１０１から電流レベルＩ０に減少し、一方でビット線電圧信号ＶＢＬは、電圧Ｖ２に増加する。
【０１５０】
ビット線電圧信号ＶＢＬは、追加のスナップバックなしで電圧Ｖ１１２から電圧Ｖ２に増加する。これは、メモリセルＭＣ１〜ＭＣ３が正の状態０にあり、正の状態１に書き込む必要がある可能性があることを示している。次に、電圧パルスＶＢＬＳＥＮＳがビット線ＢＬから除去され、ビット線ＢＬの電圧が電圧Ｖ０に戻る一方で、ワード線ＷＬ１〜ＷＬ３が電圧Ｖ１にあり、また一方でワード線ＷＬ０が電圧Ｖ１０４にある。次に、ビット線電圧信号ＶＢＬは、電圧パルスＶＢＬＳＥＮＳの除去に応答して、電圧Ｖ０まで減少する。ワード線電圧信号は電圧Ｖ１０４のままであり、一方ビット線電圧信号ＶＢＬは電圧Ｖ０まで減少する。
【０１５１】
ワード線電圧信号ＶＷＬ１〜ＶＷＬ３が電圧Ｖ１にある間、図１０Ａの書き込みビット線電圧パルスＶＢＬＷＲＩＴ１などの信号パルスがビット線ＢＬに印加される。例えば、電圧パルスＶＢＬＷＲＩＴ１を印加することは、ビット線ＢＬ上の電圧を電圧Ｖ０から電圧Ｖ１１０（例えば、約７．０ボルト）に増加することを含み、したがって、電圧パルスＶＢＬＷＲＩＴ１は、Ｖ１１０−Ｖ０の大きさを有する。例えば、これにより、ビット線ＢＬと各ワード線ＷＬ０〜ＷＬ３との間、したがってメモリセルＭＣ０〜ＭＣ３に、差動書き込み電圧パルスＶＷＲＩＴＥ０１＝Ｖ１１０−Ｖ１などの信号パルスが印加される。
【０１５２】
ビット線ＢＬに電圧パルスＶＢＬＷＲＩＴ１を印加することに応答して、ビット線電圧信号ＶＢＬが電圧Ｖ０から電圧Ｖ１１２に増加する一方で、ワード線ＷＬ１〜ＷＬ３が電圧Ｖ１にあり、ワード線ＷＬ０は、電圧パルスＶＢＬＷＲＩＴ１に応答してメモリセルＭＣ０が状態を変化させるのを抑制する電圧Ｖ１０４にある。メモリセルＭＣ１は、ワード線ＷＬ１〜ＷＬ３が電圧Ｖ１にある間、ビット線電圧信号ＶＢＬが電圧Ｖ１１２に到達することに応答してスナップバックする。例えば、メモリセルＭＣ１の閾値電圧Ｖｔ１は、ＶＷＲＩＴＥ０１より小さいＶｔ１＝Ｖ１１２−Ｖ１である。
【０１５３】
メモリセルＭＣ１のスナップバックに応答して、ビット線電圧信号ＶＢＬは電圧Ｖ１１４に減少する。ワード線電圧信号ＶＷＬ１は、電圧Ｖ１から電圧Ｖ１１６に増加する。また、電流信号ＩＭＣ１は、電流レベルＩ０から電流レベルＩ１０２に増加する（例えば、メモリセルＭＣ１を通して、電流パルスなどの電流のパルスを生成するため）。
【０１５４】
感知回路１０３０−１は、ワード線電圧信号ＶＷＬ１の電圧の増加を感知する。電圧信号ＩＰＵＬＳ１１は、ワード線ＷＬ１の電圧の増加を感知する感知回路１０３０−１に応じて、電圧Ｖ６から電圧Ｖ７に減少し、したがって、メモリセルＭＣ１がスナップバックする。感知回路１０３０−１は、電圧信号ＩＰＵＬＳ１１が電圧Ｖ７に低下することに応答してワード線ＷＬ１への電流をオフにするように機能し、したがって、メモリセルＭＣ１がスナップバックする。例えば、感知回路１０３０−１は、ワード線ＷＬ１を電圧ノードから切り離すように機能する（例えば、ワード線ＷＬ１を浮遊させる）。電流信号ＩＭＣ１は電流レベルＩ１０２から電流レベルＩ０に減少し、一方でビット線電圧信号ＶＢＬは電圧Ｖ１２０に増加する。
【０１５５】
ワード線ＷＬ０の電圧は、電圧Ｖ１０４のままである。電圧信号ＶＷＬ１は電圧Ｖ１１６まで増加する。また、ワード線ＷＬ２及びＷＬ３の電圧は電圧Ｖ１のままであり、一方でビット線電圧信号ＶＢＬは電圧Ｖ１２０に増加する。メモリセルＭＣ２は、ビット線電圧信号ＶＢＬが電圧Ｖ１２０に到達することに応答してスナップバックする。例えば、メモリセルＭＣ２の閾値電圧Ｖｔ２は、ＶＷＲＩＴＥ０１よりも小さいＶｔ２＝Ｖ１２０−Ｖ１であり得る。
【０１５６】
メモリセルＭＣ２のスナップバックに応答して、ビット線電圧信号ＶＢＬは電圧Ｖ１２２に減少する。ワード線電圧信号ＶＷＬ２は、電圧Ｖ１から電圧Ｖ１１６に増加する。また、電流信号ＩＭＣ２は、電流レベルＩ０から電流レベルＩ１０３に増加する（例えば、メモリセルＭＣ２を介して、電流パルスなどの電流のパルスを生成するために）。
【０１５７】
感知回路１０３０−２は、ワード線電圧信号ＶＷＬ２の電圧の増加を感知する。電圧信号ＩＰＵＬＳ１２は、感知回路１０３０−２がワード線ＷＬ２の電圧の増加を感知するのに応答して、したがって、メモリセルＭＣ２がスナップバックし、電圧Ｖ６から電圧Ｖ７に減少する。感知回路１０３０−２は、電圧信号ＩＰＵＬＳ１２が電圧Ｖ７に減少することに応答してワード線ＷＬ２への電流をオフにするように機能し、したがって、メモリセルＭＣ２がスナップバックする。例えば、感知回路１０３０−２は、ワード線ＷＬ２を電圧ノードから切り離すように機能する（例えば、ワード線ＷＬ２を浮遊させる）。電流信号ＩＭＣ２は電流レベルＩ１０３から電流レベルＩ０に減少し、一方でビット線電圧信号ＶＢＬが電圧Ｖ１２６に増加する。
【０１５８】
ワード線ＷＬ０の電圧は、電圧Ｖ１０４のままである。ワード線ＷＬ１の電圧は電圧Ｖ１１６のままである。電圧信号ＶＷＬ２は電圧Ｖ１１６に増加する。また、ワード線ＷＬ３の電圧は電圧Ｖ１に留まり、一方でビット線電圧信号ＶＢＬは電圧Ｖ１２６に増加する。メモリセルＭＣ３は、ビット線電圧信号ＶＢＬが電圧Ｖ１２６に到達することに応答してスナップバックする。例えば、メモリセルＭＣ３の閾値電圧Ｖｔ３は、ＶＷＲＩＴＥ０１より小さいＶｔ３＝Ｖ１２６−Ｖ１である。
【０１５９】
メモリセルＭＣ３のスナップバックに応答して、ビット線電圧信号ＶＢＬは電圧Ｖ１２８に減少する。ワード線電圧信号ＶＷＬ３は、電圧Ｖ１から電圧Ｖ１１６に増加する。また、電流信号ＩＭＣ３は、電流レベルＩ０から電流レベルＩ１０４に増加する（例えば、メモリセルＭＣ３を介して、電流パルスなどの電流のパルスを生成するため）。
【０１６０】
感知回路１０３０−３は、ワード線電圧信号ＶＷＬ３の電圧の増加を感知する。電圧信号ＩＰＵＬＳ１３は、感知回路１０３０−３がワード線ＷＬ２の電圧の増加を感知することに応答して、したがってメモリセルＭＣ３がスナップバックし、電圧Ｖ６から電圧Ｖ７に減少する。感知回路１０３０−３は、電圧信号ＩＰＵＬＳ１３が電圧Ｖ７に減少することに応答して、したがってメモリセルＭＣ３がスナップバックし、ワード線ＷＬ３への電流をオフにするように働く。例えば、感知回路１０３０−３は、ワード線ＷＬ３を電圧ノードから切り離すように機能する（例えば、ワード線ＷＬ０を浮遊させる）。電流信号ＩＭＣ３は、電流レベルＩ１０４から電流レベルＩ０に減少し、一方でビット線電圧信号ＶＢＬは、電圧Ｖ１１０に増加する。
【０１６１】
ビット線電圧信号ＶＢＬが電圧Ｖ１１０に達した後、書き込み電圧パルスＶＷＲＩＴＥ０１をメモリセルＭＣ１〜ＭＣ３に印加することに関連する書き込みが完了し、電圧パルスＶＢＬＷＲＩＴ１がビット線ＢＬから除去され、その結果、ビット線ＢＬに印加される電圧は電圧Ｖ０に戻る。例えば、メモリセルＭＣ１〜ＭＣ３は、電圧パルスＶＢＬＷＲＩＴ１に応答して状態１に向かって移動でき、状態０と状態１の間の中間状態にあってもよい。いくつかの例では、メモリセルＭＣ０に関連して説明された感知操作は、差動書き込み電圧パルスＶＷＲＩＴＥ０１をメモリセルＭＣ１〜ＭＣ３に印加することに関連する書き込みが完了した後に実行され得る。
【０１６２】
図１０Ｂの例では、ビット線電圧信号ＶＢＬが電圧Ｖ１１０に達した後、ワード線ＷＬ０の電圧は、電圧Ｖ１０４から電圧Ｖ１に減少する。ワード線ＷＬ１〜ＷＬ３の電圧は、電圧Ｖ１１６から電圧Ｖ１に減少する。また、感知回路１０３０−０〜１０３０−３の電圧は、電圧Ｖ６にリセットされる。図１０Ｂの例は、メモリセルＭＣ１〜ＭＣ３がそれぞれスナップバックすることに応答して同じ電圧Ｖ１１６に増加する電圧信号ＶＷＬ１〜ＶＷＬ３を示すが、本開示はそのように限定されない。他の例では、電圧信号ＶＷＬ１〜ＶＷＬ３は、メモリセルＭＣ１〜ＭＣ３がそれぞれスナップバックすることに応答して、異なる電圧に増加し得る。
【０１６３】
その後、ワード線ＷＬ１〜ＷＬ３の電圧が再び電圧Ｖ１にある間、図１０Ａの書き込みビット線電圧パルスＶＢＬＷＲＩＴ２のような信号パルスがビット線ＢＬに印加される。例えば、電圧パルスＶＢＬＷＲＩＴ２を印加することは、ビット線ＢＬの電圧を電圧Ｖ０から電圧Ｖ１１０に増加させることを含み、したがって、電圧パルスＶＢＬＷＲＩＴ２は、Ｖ１１０−Ｖ０の大きさを有する。例えば、これにより、ビット線ＢＬと各ワード線ＷＬ１〜ＷＬ３との間、したがってメモリセルＭＣ０〜ＭＣ３に、差動書き込み電圧パルスＶＷＲＩＴＥ０２＝Ｖ１１０−Ｖ１などの信号パルスが印加される。例えば、メモリセルＭＣ０はすでに正の状態１にあり、ワード線ＷＬ０に電圧を印加することなどによって書き込みを抑制でき、そのためメモリセルＭＣ０に印加された電圧差は、メモリセルＭＣ０の閾値電圧より小さいということに留意されたい。
【０１６４】
いくつかの例では、ビット線電圧信号ＶＢＬ、ワード線電圧信号ＶＷＬ１〜ＶＷＬ３、感知回路１０３０−０〜１０３０−３の各出力電圧信号、及び電流信号ＩＭＣ１〜ＩＭＣ３は、前述のように、ワード線ＷＬ１〜ＷＬ３に電圧Ｖ１を印加し、電圧パルスＶＢＬＷＲＩＴ１をビット線ＢＬに印加し、したがって、差動書き込み電圧パルスＶＷＲＩＴＥ０１をメモリセルＭＣ１〜ＭＣ３に印加するのに応答して、電圧Ｖ１をワード線ＷＬ１〜ＷＬ３に印加し、電圧パルスＶＢＬＷＲＩＴ２をビット線ＢＬに印加し、したがって、差動書き込み電圧パルスＶＷＲＩＴＥ０２をメモリセルＭＣ１〜ＭＣ３に印加することに反応できる。
【０１６５】
例えば、メモリセルＭＣ１〜ＭＣ３は、差動書き込み電圧パルスＶＷＲＩＴＥ０２をメモリセルＭＣ１〜ＭＣ３に印加することに応答してスナップバックする。ワード線電圧信号ＷＬ１〜ＷＬ３は、例えば、メモリセルＭＣ１〜ＭＣ３のスナップバックに応答して、電圧Ｖ１から電圧Ｖ１１６にそれぞれ増加する。例えば、電流信号ＩＭＣ１〜ＩＭＣ３は、それぞれ、電流レベルＩ０から電流レベルＩ１０２、Ｉ１０３、及びＩ１０４に増加し、それぞれメモリセルＭＣ１〜ＭＣ３を介して電流パルスを形成するようにスナップバックする。例えば、感知回路１０３０−１〜１０３０−３は、それぞれ、メモリセルＭＣ１〜ＭＣ３がそれぞれスナップバックするのに応答してワード線ＷＬ１〜ＷＬ３への電流をオフにする。例えば、メモリセルＭＣ１〜ＭＣ３は、電圧パルスＶＢＬＷＲＩＴ２に応答して、状態１に向かってさらに移動することができる。いくつかの例では、メモリセルＭＣ０に関連して説明された感知操作は、差動書き込み電圧パルスＶＷＲＩＴＥ０２をメモリセルＭＣ１〜ＭＣ３に印加することに関連する書き込みが完了した後に実行され得る。いくつかの例では、感知操作が、メモリセルＭＣ１〜ＭＣ３が状態１にあることを検証するまで、書き込み電圧パルスがメモリセルＭＣ１〜ＭＣ３に印加されてもよい。メモリセルＭＣ１〜ＭＣ３が状態１に達するまで、前述の方法で差動書き込み電圧パルスを印加することができる。
【０１６６】
メモリセルをプログラムするために複数のパルスを使用することにより、プログラミング中に全体的なエネルギー消費の低減につながる可能性がある各スナップバックイベント中に、セルに供給されるエネルギーを調整することができるようにし得る。また、スナップバックイベントの数を調整することで、セルに供給される全体的なエネルギーを調整できるようにし得る。また、各スナップバックの間のセルへの電流をオフにすると、電力消費を低減することができる。
【０１６７】
図１０Ｂに関連して前述した並列プログラミングの例では、メモリセルＭＣ１〜ＭＣ３は、それぞれのスナップバックイベントによって一度に１つずつ選択され得る。例えば、メモリセルＭＣ１からＭＣ３は、それぞれの閾値電圧（最低の閾値電圧（例えば、及び／または最低の閾値遅延など）を有するメモリセルＭＣ１から始まり、最高の閾値電圧（及び／または最高の閾値遅延など）を有するメモリセルＭＣ３で終了する）の結果として、一度に１つずつ順に選択されてもよい。これにより、一度に複数のセルがスナップバックするのを防ぐことができる。検出回路（感知回路など）は各セルのスナップバックを検出し、そのセルをオフにして、次のセル（例えば、次に高い閾値電圧を持つ）をスナップバックできるようにする。図１０Ｂの例の並列プログラミングは、メモリセルＭＣ１からＭＣ３の間のメモリセルＭＣ１からＭＣ３の個々の閾値遅延を償却するように機能し得る。
【０１６８】
それぞれのメモリセルＭＣ１〜ＭＣ３のスナップバックに応答したワード線信号ＶＷＬ１〜ＶＷＬ３の電圧の増加は、検出回路による電流制限の結果である可能性がある。例えば、各メモリセルＭＣ１〜ＭＣ３がスナップバックする結果、各ワード線ＷＬ１〜ＷＬ３の電流が増加する。これは、他のセルがスナップバックするのを防ぐことができる。
【０１６９】
図１１は、本開示のいくつかの実施形態による、メモリアレイ１１００の一部及び関連する回路を示す。例えば、メモリアレイ１１００は、メモリアレイ１００の一部であってもよい。図１１の例では、感知回路１１３０−０から１１３０−７は、ビット線ＢＬ０／ワード線ＷＬ０からビット線ＢＬ７／ワード線ＷＬ７によって共有される。例えば、ワード線ＷＬ０〜ＷＬ７はそれぞれ選択的に電気的に感知回路１１３０−０〜１１３０−７に結合され、一方でビット線ＢＬ０〜ＢＬ７はそれぞれ選択的に電気的に感知回路１１３０−０〜１１３０−７から分離され、逆もまた同様である。
【０１７０】
ワード線に共通に結合され、異なるビット線にそれぞれ結合されたメモリセルによって格納されたデータが図４のように入力ベクトルと比較されるとき、ワード線はそれぞれの感知回路に選択的に電気的に結合され得る。図１０Ａのように、ビット線に共通に結合され、異なるワード線にそれぞれ結合されたメモリセルが書き込まれるとき、ワード線はそれぞれの感知回路に選択的に電気的に結合され得る。ビット線に共通に結合され、異なるワード線にそれぞれ結合されたメモリセルが入力ベクトルと比較されているとき、ビット線は、それぞれの感知回路に選択的に電気的に結合され得る。図９Ａのように、ワード線に共通に結合され、異なるビット線にそれぞれ結合されたメモリセルが書き込まれるとき、ビット線は、それぞれの感知回路に選択的に電気的に結合され得る。
【０１７１】
図１２は、本開示のいくつかの実施形態による、電子メモリシステム１２００などの装置のブロック図である。メモリシステム１２００は、メモリデバイス１２０２などの装置と、メモリコントローラ（例えば、ホストコントローラ）などのコントローラ１２０４とを含む。コントローラ１２０４は、例えば、プロセッサを含み得る。コントローラ１２０４は、例えば、ホストに結合されてもよく、ホストからコマンド信号（またはコマンド）、アドレス信号（またはアドレス）、及びデータ信号（またはデータ）を受信でき、データをホストに出力してもよい。
【０１７２】
メモリデバイス１２０２は、メモリセルのクロスポイントメモリアレイなどのメモリアレイ１２０６を含む。例えば、メモリアレイ１２０６は、本明細書に開示される１つ以上のメモリアレイを含み得る。
【０１７３】
メモリデバイス１２０２は、Ｉ／Ｏ接続１２１０を介してＩ／Ｏ回路１２１２から提供されるアドレス信号をラッチするアドレス回路１２０８を含む。アドレス信号は、メモリアレイ１２０６にアクセスするために行デコーダ１２１４及び列デコーダ１２１６によって受信及びデコードされる。例えば、行デコーダ１２１４及び／または列デコーダ１２１６は、図５に関連して前述したように、ドライバ５５０及び５５２、または図６に関連して前述したように、ドライバ６５０及び６５２などのドライバを含み得る。
【０１７４】
メモリデバイス１２０２は、いくつかの例では読み取り／ラッチ回路１２２０であり得る感知／バッファ回路を使用してメモリアレイ列の電圧及び／または電流の変化を感知することにより、メモリアレイ１２０６のデータを感知（例えば、読み取る）し得る。読み取り／ラッチ回路１２２０は、メモリアレイ１２０６からデータを読み取り、ラッチすることができる。Ｉ／Ｏ回路１２１２は、コントローラ１２０４とのＩ／Ｏ接続１２１０を介した双方向でのデータ通信のために含まれる。書き込み回路１２２２は、データをメモリアレイ１２０６に書き込むために含まれる。
【０１７５】
制御回路１２２４は、コントローラ１２０４からの制御接続１２２６によって提供される信号をデコードし得る。これらの信号は、データ読み取り及びデータ書き込み操作を含む、メモリアレイ１２０６の操作を制御するために使用されるチップ信号、書き込みイネーブル信号、及びアドレスラッチ信号を含み得る。
【０１７６】
制御回路１２２４は、例えば、コントローラ１２０４に含まれ得る。コントローラ１２０４は単体、または組み合わせて、他の回路、ファームウェア、ソフトウェアなどを含むことができる。コントローラ１２０４は、外部コントローラ（例えば、全体的または部分的であるかにかかわらず、メモリアレイ１２０６とは別のダイにある）または内部コントローラ（例えば、メモリアレイ１２０６と同じダイに含まれる）であり得る。例えば、内部コントローラは、状態マシン又はメモリシーケンサであり得る。
【０１７７】
いくつかの例では、コントローラ１２０４は、メモリデバイス１２０２に、比較、感知、及び書き込みなど、本明細書で開示される方法を少なくとも実行させるように構成され得る。いくつかの例では、メモリデバイス１２０２は、本明細書で開示される、ラッチ４４０、５４０、６４０などのセンス増幅器／フィードバック回路及びラッチを含み得る。例えば、メモリデバイス１２０２は、先に図５及び図６に関連して説明した回路を含むことができる。
【０１７８】
本明細書で使用される場合、「結合された」という用語は、介在要素なしで（例えば、直接的な物理的接触によって）電気的に結合、直接結合、及び／または直接接続され、または介在要素に間接的に結合及び／または接続されることを含み得る。結合されたという用語は、（例えば、原因と結果の関係におけるように）互いに協働または相互作用する２つ以上の要素をさらに含み得る。
【０１７９】
追加の回路及び信号を提供できること、及び図１２のメモリシステム１２００が簡略化されていることは、当業者には理解されよう。図１２を参照して説明された様々なブロックコンポーネントの機能は、集積回路デバイスの別個のコンポーネントまたはコンポーネント部分に必ずしも分離されなくてもよいことが認識されるべきである。例えば、集積回路デバイスの単一のコンポーネントまたはコンポーネント部分は、図１２の複数のブロックコンポーネントの機能を実行するように適合され得る。あるいは、集積回路デバイスの１つ以上のコンポーネントまたはコンポーネント部分は、図１２の単一ブロックコンポーネントの機能を実行するために組み合わされ得る。
【０１８０】
ＸＯＲ演算の例に関連して先に論じた計算関数、及び並列感知及び並列書き込みの例に関連して先に論じた並列アクセスの例は、ソリッドステートメモリで使用することができる（例えば、抵抗可変メモリセルを使用することができる）メモリデバイス１２０２などの一般的なメモリデバイスで独立して実装できることを理解されたい。
【０１８１】
本明細書では特定の例を図示及び説明したが、当業者は、同じ結果を達成するために計算された構成を、示された特定の実施形態に置き換えることができることを理解されよう。本開示は、本開示の１つ以上の実施形態の適合または変形を包含することを意図している。上記の説明は例示的な様式でなされたものであり、限定的なものではないことを理解されたい。本開示の１つまたは複数の例の範囲は、添付の特許請求の範囲を参照して、そのような特許請求の範囲が権利を有する均等物の全範囲とともに判断されるべきである。
【図１】
2021504870.tif 000004
【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１】
2021504870.tif 000021
【図１２】
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【手続補正書】
【提出日】令和2年6月25日(2020.6.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データを比較するための方法であって、
第１の期間中に第１のメモリセルにわたり第１の電圧差を印加することによって、第１の入力データを第１のメモリセルに格納された第１の格納データと比較することと、
第２の期間中に前記第２のメモリセルにわたり第２の電圧差を印加することにより、第２の入力データを第２のメモリセルに格納された第２の格納データと比較することであって、前記第１及び第２の電圧差は反対の極性を有することと、
前記第１のメモリセルにわたり前記第１の電圧差が印加されたのに応答して前記第１のメモリセルがスナップバックするかどうかに基づいて、前記第１の入力データが前記第１の格納データと一致するかどうかを判定することと、
を含む、前記方法。
【請求項２】
前記第１のメモリセル及び前記第２のメモリセルはメモリセルのグループの一部であり、前記第１及び第２の格納データは前記グループにより格納される格納データベクトルの一部であり、
入力ベクトルは前記第１及び第２の入力データを含み、
前記方法は、
前記グループ内のセルのいずれか１つが、前記グループ内の前記メモリセルにわたって印加された電圧差に応答してスナップバックすることを判定したことに応答して、前記入力ベクトルと前記格納データベクトル間の不一致を判定することと、
前記印加された電圧差に応答して前記グループ内の前記セルのいずれもスナップバックしないと判定したことに応答して、前記入力ベクトルと前記格納データベクトル間の一致を判定すること
をさらに含む、請求項１に記載の方法。
【請求項３】
前記第１のメモリセルのスナップバックに応答して、前記入力データが前記第１の格納データと不一致であると判定することをさらに含む、請求項１に記載の方法。
【請求項４】
前記第１のメモリセルのスナップバックに応答して、前記第１の入力データが前記第１の格納データと不一致であることを示すためにラッチにデータを格納することをさらに含む、請求項１〜３のいずれか一項に記載の方法。
【請求項５】
前記第１のメモリセルのスナップバックに応答して、追加のメモリセルがスナップバックするのを防止することをさらに含む、請求項１〜３のいずれか一項に記載の方法。
【請求項６】
前記第１のメモリセルのスナップバックに応答して、追加の入力データと追加のメモリセルに格納されたデータとの間の比較を防止することをさらに含む、請求項１〜３のいずれか一項に記載の方法。
【請求項７】
前記第１のメモリセルのスナップバックに応答して、前記第１のメモリセルに結合された信号線の電流を抑制することをさらに含む、請求項１〜３のいずれか一項に記載の方法。
【請求項８】
前記第２のメモリセルにわたり前記第２の電圧差を印加することに応答して前記第２のメモリセルがスナップバックするかどうかに基づいて、前記第２の入力データが前記第２の格納データと一致するかどうかを判定することと、
第１の極性または第２の極性を有する第１の印加された電圧差、及び前記第１のメモリセルにわたって前記第１の電圧差を印加するのに応答してスナップバックしない前記第１のメモリセルに応答して、前記第１の入力データと前記第１の格納データとの間の一致を判定することと、
をさらに含む、請求項１に記載の方法。
【請求項９】
メモリ装置であって、
複数の第１の信号線と、
第２の信号線と、
前記第２の信号線及び前記複数の第１の信号線のそれぞれ異なるものに共通に結合された複数のメモリセルと、
前記第２の信号線に結合され、また前記第２の信号線のスナップバックイベントの感知に応答して、入力データが前記複数のメモリセルに格納されている格納データと不一致であることを示し、前記複数のメモリセルの少なくとも１つは、第１の電圧が前記複数の第１の信号線に印加されていること及び第２の電圧が前記第２の信号線に印加されていることに応答してスナップバックすることを示すように構成される感知回路と、
を含み、
前記第１の電圧と前記第２の電圧との間の差は、第１の極性または前記第１の極性と反対の第２の極性を有し、前記感知回路は、前記第１の極性及び前記第２の極性に応答するセンス増幅器を含み、前記センス増幅器は、前記スナップバックイベントを感知するように構成され、
前記感知回路はさらに、前記センス増幅器に結合され、前記第１の極性に応答して前記スナップバックイベントを感知する前記センス増幅器に応答して前記センス増幅器からの第１の信号を受信し、前記第２の極性に応答して前記スナップバックイベントを感知する前記センス増幅器に応答して前記センス増幅器から第２の信号を受信するように構成されるラッチを備え、前記ラッチは、前記第１の信号または前記第２の信号の受信に応答して、前記入力データと前記格納データとの間の前記不一致を示すデータの値を格納するように構成される、前記メモリ装置。
【請求項１０】
前記感知回路は、前記第２の信号線の前記スナップバックイベントの感知に応答して、前記第２の信号線への電流をオフにするように構成され、
前記第２の信号線への電流をオフにすることは、前記複数のメモリセルの他のいずれかのメモリセルがスナップバックするのを防ぐように機能する、請求項９に記載のメモリ装置。
【請求項１１】
メモリ装置であって、
スナップバックメモリセルを含むアレイと、
前記アレイに結合されるコントローラであって、入力データの値と前記アレイのメモリセルにより格納されたデータの値との間のＸＯＲ関数を、
第１の値である前記入力データの値に応答して、
前記メモリセルにわたり第１の電圧差を印加することであって、前記第１の電圧差は第１の極性を有することと、
前記印加された第１の電圧差に応答して前記メモリセルがスナップバックするかどうかを判定することと、
第２の値である前記入力データの値に応答して、
前記メモリセルにわたり第２の電圧差を印加することであって、前記第２の電圧差は前記第１の極性と反対の第２の極性を有することと、
前記印加された第２の電圧差に応答して前記メモリセルがスナップバックするかどうかを判定することと、
を実行するように構成された前記コントローラと、
を含む、前記メモリ装置。
【請求項１２】
前記コントローラが、
前記装置に対して、前記印加された第１の電圧差に応答して前記メモリセルがスナップバックしないと判定したことに応答して、前記第１の値と前記格納されたデータの値の一致を示させ、前記印加された第２の電圧差に応答して前記メモリセルがスナップバックしないと判定したことに応答して前記第２の値と前記格納されたデータの値の一致を示させ、
前記装置に対して、前記印加された第１の電圧差に応答して前記メモリセルがスナップバックすると判定したことに応答して前記第１の値と前記格納されたデータの値との間の不一致を示させ、前記印加された第２の電圧差に応答して前記メモリセルがスナップバックすることを判定するのに応答して前記第２の値と前記格納されたデータの値との間の不一致を示させる、
ように構成される、請求項１１に記載のメモリ装置。
【請求項１３】
検出回路であって、
第１の極性信号を使用してスナップバックメモリセルを感知することに関連して、ラッチから信号線ドライバにフィードバックを提供するように構成された第１のフィードバック回路と、
第２の極性信号を使用して前記スナップバックメモリセルを感知することに関連して、前記ラッチから前記信号線ドライバにフィードバックを提供するように構成された第２のフィードバック回路と、
を含み、
前記ラッチは、前記第１のフィードバック回路及び前記第２のフィードバック回路のいずれかによって検出されたスナップバックイベントに応答して第１のデータの値をラッチするように構成される、前記検出回路。
【請求項１４】
前記第１のフィードバック回路は、前記信号線ドライバに結合され、前記第１の極性信号が前記メモリセルにわたって印加されるのに応答して前記メモリセルがスナップバックすることに応答して前記第１のフィードバック回路がスナップバックイベントを検出するのに応答して、前記ラッチから第１の信号を受信するように構成される第１の回路を含み、
前記第２のフィードバック回路は、前記信号線ドライバに結合され、前記第２の極性信号が前記メモリセルにわたって印加されることに応答して前記メモリセルがスナップバックすることに応答して前記第２のフィードバック回路がスナップバックイベントを検出するのに応答して、前記ラッチから第２の信号を受信するように構成される第２の回路を含み、
前記第１の回路は、前記ラッチからの前記第１の信号の受信に応答して、前記信号線ドライバに前記メモリセルへの電流をオフにさせるように構成され、前記第２の回路は、前記ラッチからの前記第２の信号の受信に応答して、前記信号線ドライバに前記メモリセルへの電流をオフにさせるように構成される、
請求項１３に記載の検出回路。
【請求項１５】
前記第１のフィードバック回路はプルダウン回路を含み、前記ラッチは前記プルダウン回路に結合された第１の負荷回路を含み、前記第１の負荷回路は第１のコンパレータとして機能する前記プルダウン回路に結合され、
前記第２のフィードバック回路はプルアップ回路を含み、前記ラッチは前記プルアップ回路に結合された第２の負荷回路を含み、前記第２の負荷回路は第２のコンパレータとして機能する前記プルアップ回路に結合される、
請求項１３及び１４のいずれか一項に記載の検出回路。
【国際調査報告】
2021504870.tif 000023
2021504870.tif 000024