(57)【要約】【課題】ＶＦＥＴゲート長制御のための技術を提供する。【解決手段】一態様では、ＶＦＥＴデバイスを形成する方法が、基板にフィンをパターン形成することと、フィンの両側の側壁に沿って第１のポリマー・スペーサを形成することと、第１のポリマー・スペーサによってフィンからオフセットされた第２のポリマー・スペーサを形成することと、第２のポリマー・スペーサに対して選択的に第１のポリマー・スペーサを除去することと、フィンとの間隙をふさぐように第２のポリマー・スペーサをリフローすることと、第２のポリマー・スペーサの上方に被覆層を形成することと、第２のポリマー・スペーサを除去することと、下部スペーサと被覆層との間に露出したフィンの両側の側壁に沿ってゲートを形成することであって、ゲートが第２のポリマー・スペーサの除去によって設定されるゲート長Ｌｇを有する、ゲートを形成することと、被覆層の上方に上部スペーサを形成することと、上部スペーサの上方に上部ソースおよびドレインを形成することとを含む。ＶＦＥＴデバイスも提供される。【選択図】図２８
2021513213.tif 000002
【特許請求の範囲】
【請求項１】
縦型電界効果トランジスタ（ＶＦＥＴ）デバイスを形成する方法であって、
基板にフィンをパターン形成するステップと、
前記フィンの基部に下部ソースおよびドレインを形成するステップと、
前記下部ソースおよびドレイン上に下部スペーサを形成するステップと、
第１のポリマー・ブラシ材料の単分子層を含む第１のポリマー・スペーサを、前記フィンの両側の側壁に沿って形成するステップと、
前記下部ソースおよびドレイン上に前記第１のポリマー・スペーサによって前記フィンからオフセットされている第２のポリマー・スペーサを形成するステップであって、前記第２のポリマー・スペーサは前記第１のポリマー・ブラシ材料にグラフトされない第２のポリマー・ブラシ材料の単分子層を含む、前記第２のポリマー・スペーサを形成するステップと、
前記第２のポリマー・スペーサに対して選択的に前記第１のポリマー・スペーサを除去して前記第２のポリマー・スペーサと前記フィンとの間に間隙を形成するステップと、
前記間隙をふさぐように前記第２のポリマー・スペーサをリフローするステップと、
前記第２のポリマー・スペーサの上方の前記フィンの前記両側の側壁に沿って被覆層を形成するステップと、
前記第２のポリマー・スペーサを除去して前記下部スペーサと前記被覆層との間の前記フィンの前記両側の側壁を露出させるステップと、
前記下部スペーサと前記被覆層との間に露出した前記フィンの前記両側の側壁に沿ってゲートを形成するステップであって、前記ゲートが前記第２のポリマー・スペーサの除去によって設定されるゲート長Ｌｇを有する、前記ゲートを形成するステップと、
前記被覆層の上方に上部スペーサを形成するステップと、
前記上部スペーサの上方に上部ソースおよびドレインを形成するステップと
を含む、方法。
【請求項２】
前記第１のポリマー・ブラシ材料が有機ブラシ材料を含む、請求項１に記載の方法。
【請求項３】
前記有機ブラシ材料がポリスチレンを含む、請求項２に記載の方法。
【請求項４】
前記第１のポリマー・スペーサを形成する前記ステップが、
前記フィンと前記下部スペーサとに前記第１のポリマー・ブラシ材料を付着させるステップと、
前記第１のポリマー・ブラシ材料の前記単分子層を前記フィンと前記下部スペーサとにグラフトするために前記第１のポリマー・ブラシ材料をアニールするステップと、
前記第１のポリマー・ブラシ材料のグラフトされていない部分を除去して前記フィンと前記下部スペーサとにグラフトされた前記第１のポリマー・ブラシ材料の前記単分子層を残すステップと
を含む、請求項２または３に記載の方法。
【請求項５】
前記第１のポリマー・ブラシ材料が、２５℃から３００℃およびこれらの間の範囲の温度でアニールされる、請求項４に記載の方法。
【請求項６】
前記第１のポリマー・ブラシ材料のグラフトされていない前記部分が、プロピレン・グリコール・モノメチル・エーテル・アセテートと、トルエンと、ベンゼンと、キシレンと、テトラヒドロフランと、メチル・イソブチル・カルビノールと、ガンマ・ブチロラクトンと、これらの組み合わせとからなるグループから選択された溶剤を使用して前記第１のポリマー・ブラシ材料を洗い流すことによって除去される、請求項４または５に記載の方法。
【請求項７】
前記第１のポリマー・ブラシ材料の前記単分子層を前記第１のポリマー・スペーサとなるようにパターン形成するステップをさらに含む、請求項４ないし６のいずれかに記載の方法。
【請求項８】
前記第２のポリマー・ブラシ材料がシリコン（Ｓｉ）含有ブラシ材料を含む、請求項１ないし７のいずれかに記載の方法。
【請求項９】
前記Ｓｉ含有ブラシ材料がポリジメチルシロキサンを含む、請求項８に記載の方法。
【請求項１０】
前記第２のポリマー・スペーサを形成する前記ステップが、
前記下部スペーサに前記第２のポリマー・ブラシ材料を付着させるステップと、
前記第２のポリマー・ブラシ材料の前記単分子層を前記下部スペーサにグラフトするために前記第２のポリマー・ブラシ材料をアニールするステップと、
前記第２のポリマー・ブラシ材料のグラフトされていない部分を除去して前記下部スペーサにグラフトされた前記第２のポリマー・ブラシ材料の前記単分子層を残すステップと
を含む、請求項８または９に記載の方法。
【請求項１１】
前記第２のポリマー・ブラシ材料が２５℃から３００℃およびこれらの間の範囲の温度でアニールされる、請求項１０に記載の方法。
【請求項１２】
前記第２のポリマー・ブラシ材料のグラフトされていない前記部分が、プロピレン・グリコール・モノメチル・エーテル・アセテートと、トルエン、ベンゼンと、キシレンと、テトラヒドロフランと、メチル・イソブチル・カルビノールと、ガンマ・ブチロラクトンと、これらの組み合わせとからなるグループから選択された溶剤を使用して前記第２のポリマー・ブラシ材料を洗い流すことによって除去される、請求項１０または１１に記載の方法。
【請求項１３】
前記第１のポリマー・スペーサがアッシングによって除去される、請求項１ないし１２のいずれかに記載の方法。
【請求項１４】
前記第２のポリマー・スペーサをリフローする前記ステップは、
前記第２のポリマー・スペーサを５００℃から１０００℃およびこれらの間の範囲の温度でアニールするステップを含む、
請求項１ないし１３のいずれかに記載の方法。
【請求項１５】
前記ゲートを形成する前記ステップは、
前記下部スペーサと前記被覆層との間に露出した前記フィンの前記両側の側壁にゲート誘電体を付着させるステップと、
前記ゲート誘電体にゲート導体を付着させるステップと
を含む、請求項１ないし１４のいずれかに記載の方法。
【請求項１６】
前記ゲート誘電体は、酸化ハフニウム（ＨｆＯ２）と、酸化ランタン（Ｌａ２Ｏ３）と、その組み合わせとからなるグループから選択された高誘電率ゲート誘電体を含む、請求項１５に記載の方法。
【請求項１７】
前記ゲート導体が、窒化チタン（ＴｉＮ）と、窒化タンタル（ＴａＮ）と、アルミニウム（Ａｌ）含有合金と、チタン・アルミナイド（ＴｉＡｌ）と、窒化チタン・アルミニウム（ＴｉＡｌＮ）と、炭化チタン・アルミニウム（ＴｉＡｌＣ）と、タンタル・アルミナイド（ＴａＡｌ）と、窒化タンタル・アルミニウム（ＴａＡｌＮ）と、炭化タンタル・アルミニウム（ＴａＡｌＣ）と、タングステン（Ｗ）と、これらの組み合わせとからなるグループから選択された仕事関数設定金属を含む、請求項１５または１６に記載の方法。
【請求項１８】
前記被覆層と前記ゲートとの上にカプセル化層を付着させるステップをさらに含み、前記カプセル化層が、シリコン窒化物（ＳｉＮ）と、シリコン・ボロン炭窒化物（ＳｉＢＣＮ）と、シリコン酸炭窒化物（ＳｉＯＣＮ）と、シリコン炭窒化物（ＳｉＣＮ）と、これらの組み合わせとからなるグループから選択された材料を含む、請求項１に記載の方法。
【請求項１９】
基板にパターン形成されたフィンと、
前記フィンの基部における下部ソースおよびドレインと、
前記下部ソースおよびドレイン上に配置された下部スペーサと、
前記フィンの両側の側壁に沿って配置された被覆層と、
前記下部スペーサと前記被覆層との間に前記フィンの前記両側の側壁に沿って配置されたゲートであって、前記ゲートが前記下部スペーサと前記被覆層との間の距離によって設定されるゲート長Ｌｇを有する、前記ゲートと、
前記被覆層の上方に配置された上部スペーサと、
前記上部スペーサの上方に配置された上部ソースおよびドレインと
を含む、ＶＦＥＴデバイス。
【請求項２０】
前記被覆層と前記ゲートとの上に配置されたカプセル化層をさらに含み、前記カプセル化層は、ＳｉＮと、ＳｉＢＣＮと、ＳｉＯＣＮと、ＳｉＣＮと、これらの組み合わせとからなるグループから選択された材料を含む、請求項１９に記載のＶＦＥＴデバイス。
【請求項２１】
前記ゲートは、
前記下部スペーサと前記被覆層との間の前記フィンの前記両側の側壁に配置されたゲート誘電体と、
前記ゲート誘電体上に配置されたゲート導体と
を含む、請求項１９または２０に記載のＶＦＥＴデバイス。
【請求項２２】
前記ゲート誘電体は、ＨｆＯ２と、Ｌａ２Ｏ３と、これらの組み合わせとからなるグループから選択された高誘電率ゲート誘電体を含む、請求項２１に記載のＶＦＥＴデバイス。
【請求項２３】
前記ゲート導体が、
ＴｉＮと、ＴａＮと、Ａｌ含有合金と、ＴｉＡｌと、ＴｉＡｌＮと、ＴｉＡｌＣと、ＴａＡｌと、ＴａＡｌＮと、ＴａＡｌＣと、Ｗと、これらの組み合わせとからなるグループから選択された仕事関数設定金属を含む、
請求項２１または２２に記載のＶＦＥＴデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、縦型電解効果トランジスタ（ＶＦＥＴ）デバイスに関し、より具体的には、自己制限厚さ制御による材料ベースのパターン形成方法を使用したＶＦＥＴゲート長制御のための技術に関する。
【背景技術】
【０００２】
平面相補型金属酸化膜半導体（ＣＭＯＳ）デバイスとは異なり、縦型電解効果トランジスタ（ＶＦＥＴ）は、垂直フィン・チャネルが下部ソースおよびドレイン上に配置され、上部ソースおよびドレインがそのフィン・チャネル上に配置された向きになっている。ＶＦＥＴは、７ナノメートル（ｎｍ）技術ノードを超えて微細化し続けるＣＭＯＳの、実現可能なデバイス選択肢として研究が進められている。
【０００３】
従来のプロセス・フローでは、ＶＦＥＴのゲート長（Ｌｇ）は、主として２つのエッチング・プロセスによって制御される。ゲート導体をフィンの周囲に共形に付着させ、その後、（１）ＯＰＬ平坦化およびエッチ・バック・プロセス（上部ソースおよびドレインのためにフィンの上部を露出させる）と、（２）ウェット・ゲート金属エッチングとを行う。ゲート長は、主にこの段階で規定されるが、後続の高誘電率（ｈｉｇｈ−ｋ）ドライ・エッチングと、ＯＰＬアッシングもＬｇにきわめて微妙な影響を与えることがある。しかし、このようなエッチング制御ゲート長（Ｌｇ）は、ウエハ内、ウエハ間、バッチ間、ツール依存、およびパターン密度を含む大きな変動（すなわちエッチ・マイクロローディング）効果を受ける。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】Mansky et al., "Controlling Polymer-Surface Interactions with Random Copolymer Brushes," Science, vol.275, pgs. 1458-1460 (March 1997)
【非特許文献２】Hagimoto et al., "Evaluation of the plasmaless gaseous etching process," Solid State Phenomena, vol.134, pp.7-10 (2008)(published November 2007)
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、上記のエッチング関連変動を回避するＶＦＥＴ製作技術が望ましいであろう。したがって、当技術分野では上記の問題に対処する必要がある。
【課題を解決するための手段】
【０００６】
第１の観点から見ると、本発明は、縦型電界効果トランジスタ（ＶＦＥＴ）デバイスを形成する方法であって、基板にフィンをパターン形成するステップと、フィンの基部に下部ソースおよびドレインを形成するステップと、下部ソースおよびドレイン上に下部スペーサを形成するステップと、第１のポリマー・ブラシ材料の単分子層を含む第１のポリマー・スペーサを、フィンの両側の側壁に沿って形成するステップと、下部ソースおよびドレイン上に第１のポリマー・スペーサによってフィンからオフセットされている第２のポリマー・スペーサを形成するステップであって、第２のポリマー・スペーサは第１のポリマー・ブラシ材料にグラフトされない第２のポリマー・ブラシ材料の単分子層を含む、第２のポリマー・スペーサを形成するステップと、第２のポリマー・スペーサに対して選択的に第１のポリマー・スペーサを除去して第２のポリマー・スペーサとフィンとの間に間隙を形成するステップと、間隙をふさぐように第２のポリマー・スペーサをリフローするステップと、第２のポリマー・スペーサの上方のフィンの両側の側壁に沿って被覆層を形成するステップと、第２のポリマー・スペーサを除去して下部スペーサと被覆層との間のフィンの両側の側壁を露出させるステップと、下部スペーサと被覆層との間に露出したフィンの両側の側壁に沿ってゲートを形成するステップであって、ゲートが第２のポリマー・スペーサの除去によって設定されるゲート長Ｌｇを有する、ゲートを形成するステップと、被覆層の上方に上部スペーサを形成するステップと、上部スペーサの上方に上部ソースおよびドレインを形成するステップとを含む、方法を提供する。
【０００７】
他の観点から見ると、本発明は、ＶＦＥＴデバイスであって、基板にパターン形成されたフィンと、フィンの基部における下部ソースおよびドレインと、下部ソースおよびドレインの上に配置された下部スペーサと、フィンの両側の側壁に沿って配置された被覆層と、下部スペーサと被覆層との間にフィンの両側の側壁に沿って配置されたゲートであって、ゲートが下部スペーサと被覆層との間の距離によって設定されるゲート長Ｌｇを有する、ゲートと、被覆層の上方に配置された上部スペーサと、上部スペーサの上方に配置された上部ソースおよびドレインとを含む、ＶＦＥＴデバイスを提供する。
【０００８】
本発明は、自己制限厚さ制御による材料ベースのパターン形成方法を使用する縦型電界効果トランジスタ（ＶＦＥＴ）ゲート長制御のための技術を提供する。本発明の一態様では、ＶＦＥＴデバイスを形成する方法が提供される。この方法は、基板にフィンをパターン形成することと、フィンの基部に下部ソースおよびドレインを形成することと、下部ソースおよびドレイン上に下部スペーサを形成することと、第１のポリマー・ブラシ材料の単分子層を含む第１のポリマー・スペーサを、フィンの両側の側壁に沿って形成することと、下部ソースおよびドレイン上に第１のポリマー・スペーサによってフィンからオフセットされている第２のポリマー・スペーサを形成することであって、第２のポリマー・スペーサは第１のポリマー・ブラシ材料にグラフトされない第２のポリマー・ブラシ材料の単分子層を含む、第２のポリマー・スペーサを形成することと、第２のポリマー・スペーサに対して選択的に第１のポリマー・スペーサを除去して第２のポリマー・スペーサとフィンとの間に間隙を形成することと、間隙をふさぐように第２のポリマー・スペーサをリフローすることと、第２のポリマー・スペーサの上方のフィンの両側の側壁に沿って被覆層を形成することと、第２のポリマー・スペーサを除去して下部スペーサと被覆層との間のフィンの両側の側壁を露出させることと、下部スペーサと被覆層との間に露出したフィンの両側の側壁に沿ってゲートを形成することであって、ゲートが第２のポリマー・スペーサの除去によって設定されるゲート長Ｌｇを有する、ゲートを形成することと、被覆層の上方に上部スペーサを形成することと、上部スペーサの上方に上部ソースおよびドレインを形成することとを含む。
【０００９】
本発明の別の態様では、ＶＦＥＴデバイスが提供される。このＶＦＥＴデバイスは、基板にパターン形成されたフィンと、フィンの基部における下部ソースおよびドレインと、下部ソースおよびドレイン上に配置された下部スペーサと、フィンの両側の側壁に沿って配置された被覆層と、下部スペーサと被覆層との間にフィンの両側の側壁に沿って配置されたゲートであって、ゲートが下部スペーサと被覆層との間の距離によって設定されるゲート長Ｌｇを有する、ゲートと、被覆層の上方に配置された上部スペーサと、上部スペーサの上方に配置された上部ソースおよびドレインとを含む。
【００１０】
本発明と、本発明のその他の特徴および利点のより完全な理解は、以下の詳細な説明と図面を参照すれば得られるであろう。
【００１１】
以下に、本発明の実施形態について、例示のみを目的として、添付図面を参照しながら説明する。
【図面の簡単な説明】
【００１２】
【図１】本発明の一実施形態によるポリマー・ブラシを示す略図である。
【図２】本発明の一実施形態による、ポリマー・ブラシの単分子層を表面にグラフトする例示の方法を示す図である。
【図３】本発明の一実施形態による、フィン・ハードマスクを使用して基板に少なくとも１つのフィンをパターン形成し、フィンの基部の基板内に下部ソースおよびドレインを形成し、下部ソースおよびドレイン上に下部スペーサを形成した様子を示す断面図である。
【図４】本発明の一実施形態による、フィンと下部スペーサとにコーティングされた第１のポリマー・ブラシ材料を示す断面図である。
【図５】本発明の一実施形態による、フィン・ハードマスクと、フィンと、下部スペーサとにグラフトされた有機ポリマー・ブラシ材料の単分子層を示す断面図である。
【図６】本発明の一実施形態による、第１のポリマー・ブラシ材料のグラフトされていない（未反応）部分が洗い流されて、フィン・ハードマスクと、フィンと、下部スペーサとにグラフトされた有機ポリマー・ブラシ材料の単分子層が残された様子を示す断面図である。
【図７】本発明の一実施形態による、有機ポリマー・ブラシ材料の単分子層がフィンの両側の側壁に沿った第１のポリマー・スペーサとなるようにパターン形成された様子を示す断面図である。
【図８】本発明の一実施形態による、Ｓｉ含有ブラシ材料が露出シリコン酸化物／窒化物面（すなわち、フィン・ハードマスクと下部スペーサの面）にグラフトされ、第２のポリマー・スペーサが形成された様子を示す断面図である。
【図９】本発明の一実施形態による、第１のポリマー・スペーサが除去されてフィンの側壁と第２のポリマー・スペーサとの間に間隙が形成された様子を示す断面図である。
【図１０】本発明の一実施形態による、第２のポリマー・スペーサのリフローを使用して間隙をふさいだ様子を示す断面図である。
【図１１】本発明の一実施形態による、第２のポリマー・スペーサとフィン・ハードマスク／フィンとの上に被覆層を付着させた様子を示す断面図である。
【図１２】本発明の一実施形態による、方向性エッチングを使用してフィン間の第２のポリマー・スペーサの上面からを含む水平面から被覆層を除去した様子を示す断面図である。
【図１３】本発明の一実施形態による、フィンが誘電体充填材料に埋め込まれた様子を示す断面図である。
【図１４】本発明の一実施形態による、誘電体充填材料がフィン・ハードマスクまで研磨された様子を示す断面図である。
【図１５】本発明の一実施形態による、誘電体充填材料と第２のポリマー・スペーサとが下部スペーサと被覆層とフィンとに対して選択的に除去された様子を示す断面図である。
【図１６】本発明の一実施形態による、フィン・ハードマスクと、フィンの露出側壁と、下部スペーサと、被覆層とにゲート誘電体を付着させた様子を示す断面図である。
【図１７】本発明の一実施形態による、ゲート誘電体上にゲート導体を付着させた様子を示す断面図である。
【図１８】本発明の一実施形態による、方向性エッチングを使用してゲート導体をパターン形成した様子を示す断面図である。
【図１９】本発明の一実施形態による、フィン・ハードマスク／フィンと、被覆層と、ゲートとが誘電体充填材料内に埋め込まれた様子を示す断面図である。
【図２０】本発明の一実施形態による、エッチングを使用して誘電体充填材料を陥凹させた様子を示す断面図である。
【図２１】本発明の一実施形態による、エッチングを使用してゲート誘電体を陥凹させた様子を示す断面図である。
【図２２】本発明の一実施形態による、誘電体充填材料が除去された様子を示す断面図である。
【図２３】本発明の一実施形態による、フィン・ハードマスク／フィンと被覆層とゲートとの上にカプセル化層を付着させた様子を示す断面図である。
【図２４】本発明の一実施形態による、カプセル化層の上に絶縁体を付着させてフィンを埋め込んだ様子を示す断面図である。
【図２５】本発明の一実施形態による、エッチングを行ってフィンの上部より下の絶縁体を陥凹させた様子を示す断面図である。
【図２６】本発明の一実施形態による、エッチングを行ってカプセル化層と被覆層とを陥凹させ、フィンの上部からフィン・ハードマスクを除去した様子を示す断面図である。
【図２７】本発明の一実施形態による、被覆層の上方に上部スペーサが形成された様子を示す断面図である。
【図２８】本発明の一実施形態による、上部スペーサの上方のフィンの上部に上部ソースおよびドレインが形成された様子を示す断面図である。
【図２９】本発明の一実施形態による、Ｓｉ基板にパターン形成されたフィンを示す上面画像である。
【図３０】本発明の一実施形態による、フィンの上に（例えば有機）ブラシ材料の単分子層が形成された様子を示す上面画像である。
【図３１】本発明の一実施形態による、有機ブラシ材料がパターン形成された様子を示す上面画像である。
【図３２】本発明の一実施形態による、（下部スペーサ上方の）フィンおよびフィン・ハードマスクに有機ブラシ材料がグラフトされ、エッチングされた様子を示す３次元画像である。
【図３３】本発明の一実施形態による、フィン・ハードマスクおよび下部スペーサに第２の（例えばＳｉ含有）ブラシ材料の単分子層がグラフトされた様子を示す３次元画像である。
【発明を実施するための形態】
【００１３】
上述のように、縦型電界効果トランジスタ（ＶＦＥＴ）デバイスでは、エッチング制御ゲート長（Ｌｇ）プロセスが、ウエハ内、ウエハ間、バッチ間、ツール依存、およびパターン密度を含む大きな変動（すなわちエッチ・マイクロローディング）効果を受ける。本明細書では、これらのエッチング関連変動に影響されない材料ベースのパターン形成方法が提供されるので有利である。
【００１４】
具体的には、本技術は、エッチング・ベースのプロセスではなく、自己制限厚さのポリマー・ブラシによるポリマー・ブラシ方式を利用してゲート長（Ｌｇ）を設定する。ポリマー・ブラシは、１つまたは複数の成分と一端におけるグラフト官能基との線状コポリマーである。例えば、Mansky et al., "Controlling Polymer-Surface Interactions with Random Copolymer Brushes," Science, vol. 275, pgs. 1458-1460 (March 1997)（以下「Ｍａｎｓｋｙ」）を参照されたい。例えば、図１にポリマー・ブラシ１００を概略的に示す。ポリマー・ブラシ１００は、成分ＡおよびＢと、グラフト官能基Ｃとを有する線状コポリマーである。
【００１５】
ポリマー・ブラシの単分子層を１つのみ表面にグラフトすることができ、それによってその表面上に自己制限厚さが生じるため、有利である。例えば図２を参照されたい。図２のステップ２０２に示すように、ポリマー・ブラシが基板（この場合は、例示のみを目的としてシリコン（Ｓｉ）基板）上にキャストされる。ステップ２０４に示すように、アニールを使用して基板上にポリマー・ブラシの単分子層がグラフトされる（「グラフトされたブラシ」）。例示の一実施形態によると、アニールは約２５℃から約３００℃およびこれらの間の範囲の温度で行われ、下限は官能基によって決まり、上限はポリマー分解によって決まる。
【００１６】
次に、ポリマー・ブラシのグラフトされていない部分が洗い流され、基板にグラフトされたポリマー・ブラシの単分子層が残される。ステップ２０６を参照されたい。この洗浄に適した溶剤としては、プロピレン・グリコール・モノメチル・エーテル・アセテート（ＰＧＭＥＡ）、トルエン、ベンゼン、キシレン、テトラヒドロフラン（ＴＨＦ）、メチル・イソブチル・カルビノール（ＭＩＢＣ）、ガンマ・ブチロラクトン（ＧＢＡ）、およびこれらの組み合わせがあるが、これらには限定されない。Ｍａｎｓｋｙに記載されているように、ポリマー・ブラシの厚さはアニール時間（継続期間）に基づいて制御することができるが、ブラシの分子量によって決まる自己制限（飽和）厚さに達する。例えば、Ｍａｎｓｋｙの図１を参照されたい。
【００１７】
以下で詳述するように、本技術は、異なる表面に対する反応性／選択性を有する異なるグラフト基を有する異なる種類のポリマー・ブラシを採用する。例えば、例示に過ぎないが、採用する第１の種類のポリマー・ブラシ材料は、ポリスチレン（ＰＳ）
【化１】
2021513213.tif 000003
などの有機ブラシ材料である。
【００１８】
採用する別の種類のポリマー・ブラシ材料は、ポリジメチルシロキサン（ＰＤＭＳ）
【化２】
2021513213.tif 000004
などのＳｉ含有ブラシ材料（「Ｓｉブラシ材料」）である。
【００１９】
処理温度およびグラフト密度は適宜に選定されることになる。
【００２０】
次に、ＶＦＥＴデバイスを形成するための例示のプロセスについて、図３ないし図２９を参照しながら説明する。図３に示すように、このプロセスは、基板３０２に少なくとも１つのフィン３０６をパターン形成することから開始する。例示の一実施形態によると、基板３０２は、バルク・シリコン（Ｓｉ）、バルク・ゲルマニウム（Ｇｅ）、バルク・シリコン・ゲルマニウム（ＳｉＧｅ）またはバルクＩＩＩ−Ｖ族半導体ウエハあるいはこれらの組み合わせなどの、バルク半導体ウエハである。あるいは、基板３０２は、セミコンダクタ・オン・インシュレータ（ＳＯＩ）ウエハとすることもできる。ＳＯＩウエハは、埋め込み絶縁体によって基礎基板から分離されたＳＯＩ層を含む。埋め込み絶縁体が酸化物である場合、本明細書では埋め込み酸化膜またはＢＯＸと呼ぶ。ＳＯＩ層は、Ｓｉ、Ｇｅ、ＳｉＧｅまたはＩＩＩ−Ｖ族半導体あるいはこれらの組み合わせなどの任意の適合する半導体を含み得る。
【００２１】
基板上にパターン形成フィン・ハードマスク３０４を形成し、フィン３０６の占有面積と位置とをマークする。適合するハードマスク材料としては、シリコン窒化物（ＳｉＮ）、シリコン・ボロン炭窒化物（ＳｉＢＣＮ）、シリコン酸炭窒化物（ＳｉＯＣＮ）、またはシリコン炭窒化物（ＳｉＣＮ）あるいはこれらの組み合わせなどの窒化物ハードマスク材料があるが、これらには限定されない。次に、フィン・ハードマスク３０４を使用して基板３０２にフィン３０６をエッチングする。例示の一実施形態によると、フィン・エッチングは、反応性イオン・エッチング（ＲＩＥ）などの方向性エッチング・プロセスを使用して行われる。図３に示すように、パターン形成されたフィン３０６は、基板３０２を途中まで貫いて延びる。
【００２２】
次に、図３に示すように、フィン３０６の基部における基板３０２に下部ソースおよびドレイン３０８を形成する。例示の一実施形態によると、下部ソースおよびドレイン３０８は、フィン３０６の基部における基板３０２内にイオン注入プロセスを使用してドーパントを導入することによって形成される。適合するｎ型ドーパントとしては、リン（Ｐ）またはヒ素（Ａｓ）あるいはその両方があるが、これらには限定されない。適合するｐ型ドーパントとしては、ボロン（Ｂ）があるがこれには限定されない。ただし、イオン注入は、下部ソースおよびドレイン３０８を形成するために本明細書で企図される１つの技術に過ぎない。例えば、代替として、インサイチュ（すなわち成長時）またはエクスサイチュ（例えばイオン注入による）ドープされたエピタキシャル・ソースおよびドレイン材料（例えばエピタキシャルＳｉ、ＧｅまたはＳｉＧｅあるいはこれらの組み合わせ）を代わりにフィン３０６の基部に成長させることもできる。
【００２３】
次に、下部ソースおよびドレイン３０８上に下部スペーサ３１０を形成する。図３を参照されたい。例示の一実施形態によると、下部スペーサ３１０は、方向性付着プロセスを使用して形成し、それによって、垂直面と比較して水平面により多くの量の材料を付着させるように下部ソースおよびドレイン３０８上にスペーサ材料を付着させる。その場合、例えばフィン３０６の側壁よりも、下部ソースおよびドレイン３０８の上部により厚いスペーサ材料が付着する。したがって、スペーサ材料に対してエッチングが使用されるとき、最初に下部ソースおよびドレイン３０８上により多くのスペーサ材料が存在していたため、垂直面からスペーサ材料を除去するのに必要なエッチングのタイミングにより、図３に示す下部スペーサ３１０が下部ソースおよびドレイン３０８の上に残されることになる。例示に過ぎないが、方向性膜付着のために高密度プラズマ（ＨＤＰ）化学気相付着（ＣＶＤ）または物理気相付着（ＰＶＤ）プロセスを使用することができ、垂直面に付着した（より薄い）スペーサ材料を除去するために等方性エッチングを使用することができる。下部スペーサ３１０に適合する材料としては、二酸化シリコン（ＳｉＯ２）またはシリコン炭素酸化物（ＳｉＣＯ）あるいはその両方などの酸化物スペーサ材料、およびＳｉＮ、ＳｉＢＣＮ、ＳｉＯＣＮまたはＳｉＣＮあるいはこれらの組み合わせなどの窒化物スペーサ材料があるが、これらには限定されない。
【００２４】
図４に示すように、次に、フィン３０６および下部スペーサ３１０上に第１のポリマー・ブラシ材料４０２をコーティングする。例示の一実施形態によると、第１のポリマー・ブラシ材料４０２は、ポリスチレンなどの有機ブラシ材料である。有機ポリマー・ブラシ材料は、シリコン酸化物と窒化物とのいずれかにより親和性があるということはない。したがって、第１のポリマー・ブラシ材料４０２はフィン・ハードマスク３０４と、フィン３０６と下部スペーサ３１０とにグラフトすることになる。したがって、図５に示すように、アニール（適合する条件は上記で示した）後、フィン・ハードマスク３０４とフィン３０６と下部スペーサ３１０とに有機ポリマー・ブラシ材料の共形の自己制限厚さ層５０２がグラフトして形成される。次に、図６に示すように、第１のポリマー・ブラシ材料４０２のグラフトされていない（未反応）部分を洗い流し（上記参照）、フィン・ハードマスク３０４とフィン３０６と下部スペーサ３１０とにグラフトされた有機ポリマー・ブラシ材料の共形層５０２が残される。
【００２５】
図７に示すように、次に、ＲＩＥなどの方向性エッチング・プロセスを使用して有機ポリマー・ブラシ材料の層５０２をフィン３０６の両側の側壁に沿った（第１の）ポリマー・スペーサ７０２となるようにパターン形成する。具体的には、このスペーサ・エッチングは、フィン・ハードマスク３０４と下部スペーサ３１０の上部からを含む、水平面から有機ポリマー・ブラシ材料の層５０２を除去する役割を果たす。例示の一実施形態によると、ポリマー・スペーサ７０２は、約２．５ナノメートル（ｎｍ）から約３．５ｎｍおよびこれらの間の範囲の厚さを有する。
【００２６】
スペーサ・エッチング後、この時点で構造全体に異なる材料の露出面がある。例えば、この時点で、ｉ）フィン・ハードマスク３０４および下部スペーサ３１０の露出シリコン酸化物／窒化物面（上記参照）と、ｉｉ）ポリマー・スペーサ７０２の露出ポリマー面とがある。次に、ポリマー面の上のシリコン酸化物／窒化物面へのグラフトに対する第２のポリマー・ブラシ材料の選択性を利用して、ゲート長（Ｌｇ）が設定される。
【００２７】
例示の一実施形態によると、第２のポリマー・ブラシ材料は、ポリマー面（すなわちポリマー・スペーサ７０２の面）の上の露出シリコン酸化物／窒化物面（すなわちフィン・ハードマスク３０４および下部スペーサ３１０の面）に対して選択的にグラフトして（第２の）ポリマー・スペーサ８０２を形成する、−ＣＯＯＨ末端官能基を含むＰＤＭＳ（すなわち、ＰＤＭＳがＳｉＯｘを与え、末端官能基がグラフト選択性を与える）などのＳｉ含有ブラシ材料である。図８に示すように、ポリマー・スペーサ８０２は、上記と同じプロセスによって形成され、それによってＳｉ含有ブラシ材料が、例えばスピン・コーティングなどのキャスティング・プロセスを使用してフィン・ハードマスク３０４および下部スペーサ３１０にコーティングされる。フィン・ハードマスク３０４上にコーティングされたＳｉ含有ブラシ材料は選択的に除去することができる（以下を参照）一方、スピン・コーティングの厚さを制御することによってフィン・ハードマスク３０４上のＳｉ含有ブラシ材料を削減またはなくすことができることに留意されたい。図８に示すように、ポリマー・スペーサ８０２はポリマー・スペーサ７０２によってフィン３０６からオフセットされている。Ｓｉ含有ブラシ材料の末端官能基は、露出シリコン酸化物／窒化物面と親和性があり、したがってアニール後に、フィン・ハードマスク３０４および下部スペーサ３１０にグラフトすることになる（適合する条件は上記で示した）。次に、Ｓｉ含有ブラシ材料のグラフトされていない（未反応）部分を洗い流し、フィン・ハードマスク３０４および下部スペーサ３１０にグラフトしたポリマー・スペーサ８０２を残す。例示の一実施形態によると、ポリマー・スペーサ８０２は、約１５ナノメートル（ｎｍ）から約２０ｎｍおよびその間の範囲の高さｈを有するように形成される。
【００２８】
しかし、ポリマー・スペーサ８０２はポリマー・スペーサ７０２にグラフトしない。したがって、図９に示すように、次に、ポリマー・スペーサ７０２を（例えばアッシングにより）容易に除去することができ、一方、ポリマー・スペーサ８０２をシリコン酸化物のような材料に酸化させる。ポリマー・スペーサ７０２の除去により、フィン３０６の側壁とポリマー・スペーサ８０２との間に、ポリマー・スペーサ７０２を形成するために使用された第１のポリマー・ブラシ材料（上記参照）の単分子層の厚さに相当する正確な間隙ｇが残される。
【００２９】
次に、ポリマー・スペーサ８０２のリフローを使用して間隙ｇをふさぐ。図１０に示すように、このリフローの結果、ポリマー・スペーサ８０２の緻密化も生じる。例示の一実施形態によると、リフローは、ポリマー・スペーサ８０２を約５００℃から約１０００℃およびこの間の範囲の温度でアニールすることによって行われる。
【００３０】
図１０に示すように、リフローと緻密化により、ポリマー・スペーサ８０２の体積／高さが変化する（リフロー前のポリマー・スペーサ８０２の寸法を示す破線のボックス１００２を参照）。リフロー前のポリマー・スペーサ８０２の高さｈ（例えば上述の図８を参照）と、ポリマー・スペーサ７０２の除去によって残される間隙ｇ（例えば図９参照）が与えられれば、リフロー後のポリマー・スペーサ８０２の体積の変化／高さの差を容易に推定することができる。例えば、無限に長いフィン／チャネル長Ｌ（すなわち、Ｌ＞＞Ｄｆｉｎ）と、２０ｎｍのポリマー・スペーサ８０２の（当初の）高さｈと、２ｎｍの（フィン３０６の各側の）間隙ｇとを仮定すると、リフロー後のポリマー・スペーサ８０２の寸法は以下のように計算することができる。
【００３１】
【数１】
2021513213.tif 000005
上式で、ｈはリフロー前のポリマー・スペーサ８０２の高さ（例えば上述の図８を参照）であり、ｈｎｅｗはリフロー後のポリマー・スペーサ８０２の高さであり、Ｄｆｉｎはフィン３０６の幅であり、ｔｂｒｕｓｈはポリマー・スペーサ７０２を形成するために使用された第１のポリマー・ブラシ材料の厚さであり、このうちｔｂｒｕｓｈは水平方向さの厚さであり、ｈとｈｎｅｗとは垂直方向の高さ測定値である。ピッチは、１つのフィン３０６上の所与の点から隣接フィン３０６上の同じ所与の点までの距離である。
【００３２】
次に、ポリマー・スペーサ８０２とフィン・ハードマスク３０４／フィン３０６の上に被覆層１１０２を共形に付着させる。図１１に示すように、適合する共形付着プロセスには、化学気相付着（ＣＶＤ）および原子層付着（ＡＬＤ）が含まれるが、これらには限定されない。適合する被覆材料としては、ＳｉＮ、ＳｉＢＣＮ、ＳｉＯＣＮまたはＳｉＣＮあるいはこれらの組み合わせがあるが、これらには限定されない。例示の一実施形態によると、被覆層１１０２は約５ｎｍから約８ｎｍおよびこれらの間の範囲の厚さを有するように形成される。
【００３３】
次に、方向性エッチングを使用して、フィン３０６の間のポリマー・スペーサ８０２の上面からを含む水平面から被覆層１１０２を除去する。図１２に示すように、適合する方向性エッチング・プロセスには、反応性イオン・エッチング（ＲＩＥ）が含まれるが、これには限定されない。例えば、被覆層１１０２が窒化物材料（上記参照）から形成される場合、（例えばＰＤＭＳ）ポリマー・スペーサ８０２がエッチ・ストップの役割を果たす状態で窒化物選択的なＲＩＥを採用することができる。ただし、図１２からわかるように、ポリマー・スペーサ８０２が陥凹させられるか否かにかかわらずＬｇは固定しているため、このエッチング選択性とポリマー・スペーサ８０２上のエッチ・ストップとは好ましいが必須ではないことに留意されたい。この結果、フィン３０６の両側の側壁と、ポリマー・スペーサ８０２の上方のフィン３０６の上部とに被覆層１１０２が残る。下部スペーサ３１０と被覆層１１０２との間のゲート長（Ｌｇ）は、ポリマー・スペーサ８０２の高さ（ｈｎｅｗ、図１０参照）によって設定されることに留意されたい。
【００３４】
次に、フィン３０６を誘電体充填材料１３０２内に埋め込む。図１３に示すように、適合する誘電体充填材料としては、ＳｉＯ２またはＳｉＣＯあるいはその両方があるがこれらには限定されない。誘電体充填材料１３０２は、さらなる加工のために平坦な平面を設けるための化学機械研磨（ＣＭＰ）などのプロセスの使用を可能にする。例えば、例えばＣＭＰを使用してフィン・ハードマスク３０４まで研磨された誘電体充填材料１３０２を示す図１４を参照されたい。
【００３５】
次に、誘電体充填材料１３０２とポリマー・スペーサ８０２とを、下部スペーサ３１０と被覆層１１０２とフィン３０６とに対して選択的に除去する。図１５に示すように、例示の一実施形態によると、誘電体充填材料１３０２とポリマー・スペーサ８０２は両方とも酸化物材料（例えば、それぞれＳｉＯ２および酸化ＰＤＭＳ）であり、これらはフッ化水素酸（ＨＦ）によるウェット・エッチングまたは化学酸化物除去（ＣＯＲ）プロセスあるいはその両方を使用して除去することができる。ＣＯＲプロセスについては、例えば、参照によりその内容が本明細書に完全に記載されているかのように組み込まれる、Hagimoto et al., "Evaluation of the plasmaless gaseous etching process," Solid State Phenomena, vol. 134, pp.7-10 (2008)(published November 2007)に記載されている。
【００３６】
次に、フィン３０６に沿ってゲート（すなわち、ゲート誘電体およびゲート導体）を形成する。露出されるフィン３０６側壁の量、すなわち、下部スペーサ３１０と被覆層１１０２（それに沿ってゲートが形成されることになる）との間の距離に基づく量は、ポリマー・スペーサ８０２（例えばＳｉ含有ブラシ材料の単分子層）の除去によって設定されることに注目されたい。図１５に示すように、これを使用してゲート長（Ｌｇ）が設定されることになる。これに対して、従来のプロセスでは、ゲート材料をフィン全体の上に付着させ、次にエッチ・バックしてゲート長を設定することが多い。しかし、そのようなエッチング・ベースのプロセスは、ウエハ内、ウエハ間、バッチ間、ツール依存、およびパターン密度を含む大きな変動（すなわちエッチ・マイクロローディング）効果を受ける。
【００３７】
ゲート形成を開始するために、まず、フィン・ハードマスク３０４と、フィン３０６の露出側壁と、下部スペーサ３１０と、被覆層１１０２との上にゲート誘電体１６０２を共形に付着させる。図１６に示すように、例示の一実施形態によると、ゲート誘電体１６０２は約０．５ｎｍから約２ｎｍおよびこれらの間の範囲の厚さに付着させる。次に、ゲート誘電体１６０２上にゲート導体１７０２を共形に付着させる。図１７に示すように、例示の一実施形態によると、ゲート導体１７０２を約４ｎｍから約６ｎｍおよびこれらの間の範囲の厚さに付着させる。適合する共形付着プロセスにはＡＬＤが含まれるが、これには限定されない。
【００３８】
例示の一実施形態によると、ゲート誘電体１６０２は高誘電率ゲート誘電体であり、ゲート導体１７０２は仕事関数設定金属である。採用する特定の仕事関数設定金属は、ＮＦＥＴ（ｎ型仕事関数設定金属）とＰＦＥＴ（ｐ型仕事関数設定材料）のいずれを形成するかに応じて変わり得る。適合するｎ型仕事関数設定金属としては、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、または、チタン・アルミナイド（ＴｉＡｌ）、窒化チタン・アルミニウム（ＴｉＡｌＮ）、炭化チタン・アルミニウム（ＴｉＡｌＣ）、タンタル・アルミナイド（ＴａＡｌ）、窒化タンタル・アルミニウム（ＴａＡｌＮ）または炭化タンタル・アルミニウム（ＴａＡｌＣ）あるいはこれらの組み合わせなどのアルミニウム（Ａｌ）含有合金、あるいはこれらの組み合わせが含まれるが、これらには限定されない。適合するｐ型仕事関数設定金属には、ＴｉＮ、ＴａＮおよびタングステン（Ｗ）が含まれるが、これらには限定されない。ＴｉＮおよびＴａＮは、ｐ型仕事関数金属として使用される場合、比較的厚い（例えば約２ナノメートル（ｎｍ）より厚い）。しかし、ゲート漏れ電流などの電気特性を改善するために、きわめて薄いＴｉＮまたはＴａＮ層（例えば約２ｎｍ未満）もｎ型仕事関数積層におけるＡｌ含有合金の下層で使用することができる。したがって、上記の例示のｎ型とｐ型の仕事関数金属には若干の重なりがある。
【００３９】
本明細書で使用する「高誘電率」という用語は、二酸化シリコンよりも大幅に高い比誘電率ｋを有する物質を指す（例えば、二酸化シリコンの４に対して酸化ハフニウム（ＨｆＯ２）の誘電率ｋ＝２５）。適合する高誘電率ゲート誘電体としては、ＨｆＯ２または酸化ランタン（Ｌａ２Ｏ３）あるいはその両方があるが、これらには限定されない。
【００４０】
図１７に示すように、この共形付着プロセスのため、ゲート導体１７０２がフィン３０６の間の空間を完全に満たす前にフィン３０６の上部の開口部がピンチオフされる可能性があり、その結果、被覆層１１０２の下のゲート導体１７０２に空隙ができることがある。しかし、これらの空隙は、次の工程で行われる方向性エッチングにより除去される。
【００４１】
すなわち、図１８に示すように、方向性エッチング（例えばＲＩＥ）を使用してゲート導体１７０２をパターン形成する。この方向性エッチングは被覆層１１０２によって遮られる。したがって、被覆層１１０２の下のフィン３０６側壁に沿ったゲート導体１７０２はエッチング後も残る。しかし、フィン３０６の間に露出したゲート導体１７０２は除去され、それとともにゲート導体１７０２付着中に形成されている可能性がある空隙も除去される。
【００４２】
図１８に示すように、この方向性エッチングは被覆層１１０２の下のゲート長（Ｌｇ）を規定する。上述のように、露出フィン３０６側壁の量は、ポリマー・スペーサ８０２、すなわちＳｉ含有ブラシ材料の単分子層の除去によって設定される。したがって、Ｌｇは、デバイス間で一定しているＳｉ含有ブラシ材料の単分子層の厚さによって規定される。
【００４３】
次に、ゲート誘電体１６０２を陥凹させる。しかし、Ｌｇがすでに規定されているため、ゲート誘電体１６０２の陥凹させた高さは重要ではない。ゲート誘電体１６０２を陥凹させるために、フィン・ハードマスク３０４／フィン３０６と被覆層１１０２とゲートとを充填材料１９０２内に埋め込む。図１９に示すように、付着させている（as-deposited）充填材料１９０２をエッチ・バックして平坦な平面とすることができる。適合する誘電体充填材料としては、有機平坦化（ＯＰＬ）材料があるが、これには限定されない。
【００４４】
次に、エッチングを使用して充填材料１９０２を陥凹させる。図２０に示すように、この陥凹エッチングには標準リソグラフィおよびエッチング技術を採用することができる。充填材料１９０２のこの陥凹によって、ゲート誘電体１６０２の（陥凹させる）高さ（以下を参照）が設定される。ただし、上述のように、Ｌｇがすでに規定されているためゲート誘電体１６０２の陥凹高さは重要ではない。例示の一実施形態によると、フィン３０６の上部の下の充填材料１９０２は陥凹させるが、被覆層１１０２に重なったままである。図２０を参照されたい。
【００４５】
次に、エッチングを使用してゲート誘電体１６０２を陥凹させる。図２１に示すように、この場合も陥凹エッチングのために標準リソグラフィおよびエッチング技術を採用することができる。図２１に示すように、ゲート誘電体を陥凹充填材料１９０２の高さまで陥凹させる。これで、フィン３０６の上部のフィン・ハードマスク３０４と被覆層１１０２とが露出する。次に、残りの充填材料１９０２を、例えばアッシングによって除去する。図２２を参照されたい。
【００４６】
次に、フィン・ハードマスク３０４／フィン３０６と被覆層１１０２とゲートとの上にカプセル化層２３０２を共形に付着させる。図２３を参照されたい。カプセル化層２３０２の適合する材料としては、ＳｉＮ、ＳｉＢＣＮ、ＳｉＯＣＮまたはＳｉＣＮあるいはこれらの組み合わせがあるが、これらには限定されない。適合する共形付着プロセスにはＡＬＤが含まれるが、これには限定されない。例示の一実施形態によると、約２ｎｍから約３ｎｍおよびこれらの間の範囲の厚さのカプセル化層が形成される。カプセル化層２３０２は、後続の加工工程中にゲートを保護することになる。
【００４７】
すなわち、図２４に示すように、次に、カプセル化層２３０２の上に絶縁体２４０２を付着させてフィン３０６を埋め込む。図２４に示すように、付着させている絶縁体２４０２を、ＣＭＰなどのプロセスを使用して研磨して平坦な平面とすることができる。適合する絶縁体としては、ＳｉＯ２またはＳｉＣＯあるいはその両方があるがこれらには限定されない。次に、エッチングを行ってフィン３０６の上部より下の絶縁体２４０２を陥凹させる。図２５を参照されたい。例示に過ぎないが、絶縁体２４０２が酸化物材料（例えば、ＳｉＯ２またはＳｉＣＯあるいはその両方）から形成される場合、陥凹エッチングには酸化物選択的ＲＩＥなどの酸化物選択的エッチング・プロセスを使用することができる。絶縁体２４０２のこの陥凹エッチングにより、カプセル化層２３０２と、被覆層１１０２と、フィン３０６上部のフィン・ハードマスク３０４とが露出する。
【００４８】
次に、カプセル化層２３０２と被覆層１１０２とを陥凹させるためと、フィン３０６の上部からフィン・ハードマスク３０４を除去するためにエッチングを行う。図２６を参照されたい。例示に過ぎないが、カプセル化層２３０２と被覆層１１０２とフィン・ハードマスク３０４とが窒化物材料（例えば、ＳｉＮ、ＳｉＢＣＮ、ＳｉＯＣＮ、またはＳｉＣＮあるいはこれらの組み合わせ）から形成される場合、陥凹エッチングには窒化物選択的ＲＩＥなどの窒化物選択的エッチング・プロセスを使用することができる。この陥凹エッチングの後、フィン３０６の上部が露出する。
【００４９】
次に、被覆層１１０２の上方に上部スペーサ２７０２が形成される。図２７を参照されたい。下部スペーサ３１０と同様、上部スペーサ２７０２は方向性付着プロセス（ＨＤＰ  ＣＶＤまたはＰＶＤなど）を使用して形成することができ、それによって垂直面と比較して水平面により多くのスペーサ材料を付着させる。その場合、例えばフィン３０６の側壁よりも、（陥凹）カプセル化層２３０２と被覆層１１０２と絶縁体２４０２との上部にスペーサ材料がより厚く付着することになる。したがって、スペーサ材料にエッチングを使用するとき、垂直面からスペーサ材料を除去するのに必要なエッチングのタイミングにより、図２７に示す上部スペーサ２７０２が残されることになる。上部スペーサ２７０２の適合する材料としては、ＳｉＯ２またはＳｉＣＯあるいはその両方などの酸化物スペーサ材料と、ＳｉＮ、ＳｉＢＣＮ、ＳｉＯＣＮ、またはＳｉＣＮあるいはこれらの組み合わせなどの窒化物スペーサ材料があるが、これらには限定されない。
【００５０】
次に、上部スペーサ２７０２の上のフィン３０６の（露出）上部に上部ソースおよびドレイン２８０２を形成する。図２８を参照されたい。例示の一実施形態によると、フィン３０６の露出上部からのエピタキシャル成長（Ｓｉ、Ｇｅ、ＳｉＧｅなど）を使用して上部ソースおよびドレイン２８０２が形成される。上部ソースおよびドレイン２８０２は、ｎ型またはｐ型ドーパントによってインサイチュ（例えば成長時）またはエクスサイチュ（例えばイオン注入によって）でドープされる。上述のように、適合するｎ型ドーパントとしては、リン（Ｐ）およびヒ素（Ａｓ）があり、適合するｐ型ドーパントとしてはボロン（Ｂ）があるが、これらには限定されない。
【００５１】
本技術について、以下の非限定的な実施例を参照しながらさらに例示する。図２９ないし図３１は、ブラシ・プロセスの前と後のクリティカル寸法（ＣＤ）変化を示す画像である。具体的には、図２９は、Ｓｉ基板にパターン形成されたフィン２９０２の上面画像２９００である。挿入図２９０４に、画像２９００と対応する上述のプロセスの１段階を示す。例示に過ぎないが、画像２９００は上記の図３の説明により説明した構造の一例である。この例では、パターン形成されたフィン２９０２が約１９．８ｎｍのＣＤを有する。
【００５２】
図３０は、フィン２９０２の上に形成された（例えば有機）ブラシ材料３００２の単分子層の上面画像３０００である。挿入図３００４に、画像３０００と対応する上述のプロセスの１段階を示す。例示に過ぎないが、画像３０００は上記の図６の説明により説明した構造の一例である。ブラシ材料３００２がＣＤを約２９．４ｎｍに増大させる。
【００５３】
図３１は、パターン形成されたブラシ材料３００２の上面画像３１００である。挿入図３１０４に、画像３１００と対応する上述のプロセスの１段階を示す。例示に過ぎないが、画像３１００は、上記の図７の説明により説明した構造の一例である。ブラシ材料３００２のパターン形成後、ＣＤは約２３ｎｍから約２４ｎｍである。したがって、ブラシ材料３００２の厚さは、フィン２９０２の各側で約２ｎｍである。
【００５４】
図３２および図３３は、グラフト選択性を生じさせる２ブラシ手法を示す画像である。具体的には、図３２は、（下部スペーサ３２０２の上方の）フィン２９０２およびフィン・ハードマスク３２０１にグラフトされ、エッチングされたブラシ材料３００２の３次元画像３２００である。挿入図３２０４に、画像３２００と対応する上述のプロセスの１段階を示す。例示に過ぎないが、画像３２００は、上記の図７の説明により説明した構造の一例である。
【００５５】
図３３は、フィン・ハードマスク３２０１および下部スペーサ３２０２にグラフトされた第２の（例えばＳｉ含有）ブラシ材料３３０２の単分子層の３次元画像３３００である。挿入図３３０４に、画像３３００と対応する上述のプロセスの１段階を示す。例示に過ぎないが、画像３３００は上記の図８の説明により説明した構造の一例である。ボックス３２０６（図３２）とボックス３３０６（図３３）を比較すると、（例えば約１０ｎｍの厚さの）第２のブラシ材料３３０２がフィン２９０２の基部に形成されるがフィンのＣＤは大幅には変化しないことがわかる。第２のブラシ材料３３０２がフィン２９０２の側壁にグラフトされたとすれば、きわめて明らかなフィンのＣＤの変化が見られるはずである。したがって、フィン側壁が保護され、表面選択性が生じさせられることが明白である。
【００５６】
本明細書では本発明の例示の実施形態について説明したが、本発明はこれらの厳密な実施形態には限定されないことと、本発明の範囲から逸脱することなく当業者により様々な他の変更および修正を加えることができることを理解されたい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
2021513213.tif 000033
【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【国際調査報告】
2021513213.tif 000039
2021513213.tif 000040