(57)【要約】本出願は、データ変換器（１１２）を開示する。データ変換器は、入力端子（９８）、デジタル−アナログ（Ｄ／Ａ）変換器（１１６）およびマッピングユニット（１１４）を含む。入力端子は、入力信号を受信するように構成される。Ｄ／Ａ変換器は、出力信号を生成するように構成された複数のＤ／Ａ変換ユニットを含む。マッピングユニットは、入力端子とＤ／Ａ変換器との間に結合され、複数のＤ／Ａ変換ユニットを、デジタル−アナログ変換用の複数のＤ／Ａ変換ユニットの特定の電気特性に従って複数のＤ／Ａ変換ユニットがゲーティングされる相対的な順序で等価的に配置されるように構成される。本出願は、Ａ／Ｄ変換器、Ｄ／Ａ変換器、および関連するチップをさらに提供する。【選択図】図２
2021517377.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を受信するように構成された入力端子と、
複数のデジタル−アナログ（Ｄ／Ａ）変換ユニットを含み、出力信号を生成するように構成されたＤ／Ａ変換器と、
前記入力端子と前記Ｄ／Ａ変換器との間に結合されたマッピングユニットであって、前記複数のＤ／Ａ変換ユニットの特定の電気特性に従って、前記複数のＤ／Ａ変換ユニットを、デジタル−アナログ変換のために前記複数のＤ／Ａ変換ユニットが選択される相対的な順序で等価的に配置するように構成される、マッピングユニットと、
を備えることを特徴とする、データ変換器。
【請求項２】
前記特定の電気特性は、電流特性および電圧特性のうちの１つに関連する、請求項１に記載のデータ変換器。
【請求項３】
前記マッピングユニットは、前記複数のＤ／Ａ変換ユニットのそれぞれの特定電気特性が、基準値と電気特性差だけ異なり、前記複数のＤ／Ａ変換ユニットのそれぞれに対応する前記電気特性差に応じて、前記複数のＤ／Ａ変換ユニットを等価的に配置させる、請求項１または２に記載のデータ変換器。
【請求項４】
等価的に配置される前の前記複数のＤ／Ａ変換ユニットの前半のそれぞれに対応する前記電気特性差の和は第一の和であり、等価的に配置される前の前記複数のＤ／Ａ変換ユニットの後半のそれぞれに対応する前記電気特性差の和は第二の和であり、等価的に配置された後の前記複数のＤ／Ａ変換ユニットの前記前半のそれぞれに対応する前記電気特性差の和は第三の和であり、等価的に配置された後の前記複数のＤ／Ａ変換ユニットの前記後半のそれぞれに対応する前記電気特性差の和は第四の和であり、前記第三の和と前記第四の和との差は、前記第一の和と前記第二の和との差よりも小さい、請求項３に記載のデータ変換器。
【請求項５】
前記複数のＤ／Ａ変換ユニットが等価的に配置された後に、奇数位置に配置された前記複数のＤ／Ａ変換ユニットの前記特定の電気特性の振幅が昇順であり、前記複数のＤ／Ａ変換ユニットが等価的に配置された後に、偶数位置に配置された前記複数のＤ／Ａ変換ユニットの前記特定の電気特性の振幅が降順である、請求項３に記載のデータ変換器。
【請求項６】
（２Ｋ−１）番目に選択されたＤ／Ａ変換ユニットの前記特定の電気特性の振幅は、前記複数のＤ／Ａ変換ユニットの前記特定の電気特性の振幅の中でＫ番目をランク付けし、２Ｋ番目に選択されたＤ／Ａ変換ユニットの前記特定の電気特性の振幅は、前記複数のＤ／Ａ変換ユニットの前記特定の電気特性の振幅の中で（Ｎ−Ｋ＋１）番目をランク付けし、Ｎは、前記複数のＤ／Ａ変換ユニットの数であり、Ｋ≧１かつＫ≦Ｎである、請求項３に記載のデータ変換器。
【請求項７】
前記複数のＤ／Ａ変換ユニットが等価的に配置された後に、奇数位置に配置された前記複数のＤ／Ａ変換ユニットの前記特定の電気特性の振幅が降順であり、前記複数のＤ／Ａ変換ユニットが等価的に配置された後に、偶数位置に配置された前記複数のＤ／Ａ変換ユニットの前記特定の電気特性の振幅が昇順である、請求項３に記載のデータ変換器。
【請求項８】
アナログ信号をデジタル信号に変換するように構成されたアナログ−デジタル（Ａ／Ｄ）変換器であって、前記Ａ／Ｄ変換器が、
前記アナログ信号を受信するように構成された入力端子と、
前記入力端子に結合され、前記アナログ信号に従ってローパス信号を生成するローパスフィルタと、
前記ローパス信号に従う量子化信号を生成するように構成された量子化器と、
前記量子化信号を前記ローパスフィルタの出力端子にフィードバックするように構成されたフィードバックループであって、請求項１〜７のいずれか一項に記載のデータ変換器を含む、フィードバックループと、
を備えることを特徴とする、アナログ−デジタル（Ａ／Ｄ）変換器。
【請求項９】
前記量子化器と前記データ変換器との間に結合され、前記量子化信号に基づいて前記データ変換器の前記入力端子に前記入力信号を供給するように構成される、データ加重平均化回路をさらに備える、請求項８に記載のＡ／Ｄ変換器。
【請求項１０】
前記量子化器と前記データ変換器との間に結合され、前記量子化信号に基づいて前記データ変換器の前記入力端子に前記入力信号を供給するように構成される、インクリメンタルデータ加重平均化回路をさらに備える、請求項８に記載のＡ／Ｄ変換器。
【請求項１１】
前記量子化信号に基づいて前記デジタル信号を供給するように構成されたデシメーションフィルタをさらに備える、請求項８〜１０のいずれか一項に記載のＡ／Ｄ変換器。
【請求項１２】
デジタル信号をアナログ信号に変換するように構成されたデジタル−アナログ（Ｄ／Ａ）変換器であって、前記Ｄ／Ａ変換器が、
前記デジタル信号を受信するように構成された入力端子と、
前記入力端子に結合され、前記デジタル信号に従うアップサンプリング信号を生成するアップサンプリングフィルタと、
前記アップサンプリング信号に従って量子化信号を生成するように構成された量子化器と、
前記量子化信号に従って前記アナログ信号を生成するように構成された、請求項１〜７のいずれか一項に記載のデータ変換器と、
を備えることを特徴とする、デジタル−アナログ（Ｄ／Ａ）変換器。
【請求項１３】
前記量子化器と前記データ変換器との間に結合され、前記量子化信号に基づいて前記データ変換器の前記入力端子に前記入力信号を供給するように構成されたデータ加重平均化回路をさらに備える、請求項１２に記載のＤ／Ａ変換器。
【請求項１４】
前記量子化器と前記データ変換器との間に結合され、前記量子化信号に基づいて前記データ変換器の前記入力端子に前記入力信号を供給するように構成されたインクリメンタルデータ加重平均化回路をさらに備える、請求項１２に記載のＤ／Ａ変換器。
【請求項１５】
前記量子化信号を前記アップサンプリングフィルタの出力端子にフィードバックするように構成されたフィードバックループをさらに備える、請求項１２〜１４のいずれか一項に記載のＤ／Ａ変換器。
【請求項１６】
請求項１〜７のいずれか一項に記載のデータ変換器を備えることを特徴とする、チップ。
【請求項１７】
請求項８〜１１のいずれか一項に記載のＡ／Ｄ変換器を備えることを特徴とする、チップ。
【請求項１８】
請求項１２〜１５のいずれか一項に記載のＤ／Ａ変換器を備えることを特徴とする、チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、変換器に関し、特に、データ変換器と、関連するアナログ−デジタル（Ａ／Ｄ）変換器、デジタル−アナログ（Ｄ／Ａ）変換器およびチップに関する。
【背景技術】
【０００２】
マルチビット・デルタ−シグマ（Δ−Σ）アナログ−デジタル（Ａ／Ｄ）変換器とデジタル−アナログ（Ｄ／Ａ）変換器において、装置不整合誤差の問題を解決するために、装置不整合誤差に関する一次ノイズ成形を行うように、データ加重平均化技術を提案した。それにより、信号対ノイズ（Ｓ／Ｎ）比を大幅に改善した。しかしながら、入力信号の振幅が比較的小さい場合（例えば、振幅が約−５０ｄＢＦＳ）、データ加重平均化技術によって、デジタル−アナログ変換ユニットの選択パターンにおいて繰り返しが発生し、その繰り返しが周波数帯域に折り返してスプリアストーンを生成するが、それでもなおＳ／Ｎ比を悪化させるであろう。
【０００３】
現在、一般的に使用されている解決策の１つは、デジタル−アナログ変換ユニットをデジタル−アナログ変換器に追加することである。この技術は、インクリメンタルデータ加重平均化技術と呼ばれている。入力信号の振幅が比較的小さい場合には、インクリメンタルデータ加重平均化技術を使用することにより、デジタル−アナログ変換ユニットの選択パターンを再現性の少ないものにすることができ、それによって、スプリアストーンを除去することができる。しかしながら、入力信号の振幅が約１ＬＳＢの場合、デジタル−アナログ変換ユニットの選択パターンは、依然として繰り返しを示し、それに引き続いて、スプリアストーンを生成する。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
上記に鑑みて、上記の問題に対処するためのさらなる改良および革新が必要とされている。
【０００５】
本出願の１つの目的は、データ変換器、特に、データ変換器、Ａ／Ｄ変換器、Ｄ／Ａ変換器および関連するチップに向けられ、上述の問題に対処することである。
【課題を解決するための手段】
【０００６】
本出願の一実施形態は、データ変換器を開示する。データ変換器は、入力端子、デジタル−アナログ（Ｄ／Ａ）変換器、およびマッピングユニットを含む。入力端子は、入力信号を受信するように構成される。Ｄ／Ａ変換器は、出力信号を生成するように構成された複数のＤ／Ａ変換ユニットを含む。マッピングユニットは、入力端子とＤ／Ａ変換器との間に結合され、複数のＤ／Ａ変換ユニットの特定の電気特性に従って、複数のＤ／Ａ変換ユニットを、デジタル−アナログ変換のために複数のＤ／Ａ変換ユニットが選択される相対的な順序で等価的に配置するように構成される。
【０００７】
本出願の一実施態様は、アナログ信号をデジタル信号に変換するように構成されたアナログ−デジタル変換器を開示する。Ａ／Ｄ変換器は、入力端子、ローパスフィルタ、量子化器、およびフィードバックループを含む。入力端子は、アナログ信号を受信するように構成される。ローパスフィルタは入力端子に結合され、アナログ信号に従ってローパス信号を生成する。量子化器は、ローパス信号に従う量子化信号を生成するように構成される。フィードバックループは、量子化信号をローパスフィルタの出力端子にフィードバックするように構成される。フィードバックループは、データ変換器を含む。
【０００８】
本出願の一実施態様は、デジタル信号をアナログ信号に変換するように構成されたＤ／Ａ変換器を開示する。Ｄ／Ａ変換器は、入力端子、アップサンプリングフィルタ、量子化器、およびデータ変換器を含む。入力端子は、デジタル信号を受信するように構成される。アップサンプリングフィルタは、入力端子に結合され、デジタル信号に従うアップサンプリング信号を生成する。量子化器は、アップサンプリング信号に従う量子化信号を生成するように構成される。データ変換器は、量子化信号に従ってアナログ信号を生成するように構成される。
【０００９】
本出願の一実施形態は、チップを開示する。チップは、上記データ変換器を含む。
【００１０】
本出願の一実施形態は、チップを開示する。チップは、上記Ａ／Ｄ変換器を含む。
【００１１】
本出願の一実施形態は、チップを開示する。チップは、上記Ｄ／Ａ変換器を含む。
【発明の効果】
【００１２】
本出願で開示されるデータ変換器、Ａ／Ｄ変換器、Ｄ／Ａ変換器および関連するチップは、Ｄ／Ａ変換ユニットの選択パターンが繰り返しを示す場合にスプリアストーンを効果的に抑制することができるので、Ｓ／Ｎ比を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】本出願の一実施形態によるマルチビットΔ−ΣＡ／Ｄ変換器の概略ブロック図である。
【図２】本出願の一実施形態によるデータ変換器の概略ブロック図である。
【図３】本出願の一実施形態による複数のＤ／Ａ変換ユニットの特定の電気特性の振幅を示すヒストグラムである。
【図４】本出願の実施形態による各Ｄ／Ａ変換ユニットのゲーティング状況を示す概略図である。
【図５】本出願の一実施形態に従って、等価的に配置される前で、ソートされた後に、図３に示される各振幅を示すヒストグラムである。
【図６Ａ】本出願の第一の実施形態に従って、偶数個のＤ／Ａ変換ユニットを配置する方法を示す概略図である。
【図６Ｂ】本出願の第一の実施形態に従って、奇数個のＤ／Ａ変換ユニットを配置する方法を示す概略図である。
【図６Ｃ】本出願の一実施形態に従って、図６Ｂに示される方法を使用して等価的に配置された後に、図５に示される各振幅を示すヒストグラムである。
【図７】本出願の一実施形態によるマルチビットΔ−ΣＡ／Ｄ変換器によって出力されるデジタル信号のスペクトログラムである。
【図８Ａ】本出願の第二の実施形態に従って、偶数個のＤ／Ａ変換ユニットを配置する方法を示す概略図である。
【図８Ｂ】本出願の第二の実施形態に従って、奇数個のＤ／Ａ変換ユニットを配置する方法を示す概略図である。
【図８Ｃ】本出願の一実施形態に従って、図８Ｂに示される方法を使用して等価的に配置された後に、図５に示される各振幅を示すヒストグラムである。
【図９】本出願の一実施形態に従って、データ変換器を含むまたは含まないマルチビットΔ−ΣＡ／Ｄ変換器のＳ／Ｎ比の波形を示す。
【図１０】本出願の一実施形態によるマルチビットΔ−ΣＤ／Ａ変換器の概略ブロック図である。
【発明を実施するための形態】
【００１４】
図面で使用される参照番号を、以下に要約する。
１０                  マルチビットΔ−ΣＡ／Ｄ変換器
９８                  入力端子
１００                ローパスフィルタ
１０２                ループフィルタ
１０４                量子化器
１０６                デシメーションフィルタ
１０８                フィードバックループ
１１０                インクリメンタルデータ加重平均化回路
１１２                データ変換器
１１４                マッピングユニット
１１６                Ｄ／Ａ変換器
１１８                論理ユニット
１２０                入力端子
１２２                出力端子
ＬＰＦ＿Ａ            ローパス信号
ＬＦ＿Ａ              ループフィルタ信号
Ｑ＿Ｄ                量子化信号
Ｓｉｎ                入力信号
Ｓｏｕｔ              出力信号
２０＿１−２０＿Ｎ    Ｄ／Ａ変換ユニット
Ａ１〜Ａ３３            位置
Ｂ１〜Ｂ３３            位置
Ｃ１〜Ｃ３３            位置
Ｄ１〜Ｄ３３            位置
Ｃｆ＿１              曲線
Ｃｆ＿２              曲線
Ｃｆ＿３              曲線
Ｃｆ＿４              曲線
３０                  マルチビットΔ−ΣＤ／Ａ変換器
３００                アップサンプリングフィルタ
３０２                フィードバックループ
【００１５】
以下の開示は、本出願の異なる特徴を実施するための多くの異なる実施形態または例を提供する。本開示を簡略化するために、以下で、構成要素および配置の具体例を説明する。当然、これらは単なる例であり、限定を意図するものではない。例えば、以下の説明において、第二の特徴の全体に、またはその上に第一の特徴を形成することは、第一および第二の特徴が直接接触して形成される実施形態を含むことができ、第一および第二の特徴が直接接触しないように、第一および第二の特徴の間に追加の特徴を形成し得る実施形態を含むこともできる。さらに、本開示では、様々な例において、参照番号および／または文字を繰り返すこともある。この繰り返しは、単純化および明確化を目的としており、それ自体では、議論される様々な実施形態および／または構成の間の関係を指示するものではない。
【００１６】
さらに、「下方に」、「下に」、「下部」、「上に」、「上部」などの空間的に相対的な用語は、本明細書では、説明を容易にするために、１つの要素または特徴について、図面に示すような別の要素または特徴に対する関係を説明するために使用することもある。空間的に相対的な用語は、図に描かれている向きに加えて、使用または動作中のデバイスの異なる向きを包含することが意図されている。装置は、別の向きを向いていてもよく（例えば、９０°回転されてもよいし、他の向きに回転されてもよい）、本明細書で使用される空間的に相対的な記述子は、同様に、それに応じて解釈されてもよい。
【００１７】
本出願の広い範囲を記載する数値範囲およびパラメータは近似値であるにもかかわらず、特定の具体例に記載される数値は、可能な限り正確に報告される。しかしながら、任意の数値は、それぞれの試験測定において見出される標準偏差から必然的に生じる特定の誤差を本質的に含む。また、本明細書で使用される場合、「約」という用語は、一般に、所与の値または範囲の１０％、５％、１％、または０．５％以内を意味する。あるいは、用語「約」は、当業者によって考慮される場合、平均の許容可能な標準誤差内を意味する。理解されるように、動作／作業の例以外では、または特に明記されない限り、本明細書で開示される材料の量、持続時間、温度、動作条件、量の比率などの数値範囲、量、値、およびパーセンテージのすべては、すべての場合において、「約」という用語によって修飾されるものと理解されるべきである。したがって、反対の指示がない限り、本開示および添付の特許請求の範囲に記載される数値パラメータは、所望に応じて変化し得る近似値である。少なく見積もっても、各数値パラメータは、少なくとも、報告された有効数字の桁数に照らして、通常の丸め技術を適用することによって解釈されるべきである。範囲は、本明細書では、１つのエンドポイントから別のエンドポイントまで、または２つのエンドポイントの間として表すことができる。本明細書に開示される全ての範囲は、特に明記しない限り、エンドポイントを含む。
【００１８】
図１は、本出願の実施形態によるマルチビットΔ−Σ（シグマ−デルタ）Ａ／Ｄ変換器１０を示す概略ブロック図である。図１を参照すると、マルチビットΔ−ΣＡ／Ｄ変換器１０は、アナログ信号をデジタル信号に変換するように構成される。マルチビットΔ−ΣＡ／Ｄ変換器１０は、入力端子９８と、ローパスフィルタ（ＬＰＦ）１００と、ループフィルタ１０２と、量子化器１０４と、デシメーションフィルタ１０６と、インクリメンタルデータ加重平均化回路（ＩＤＷＡ）１１０と、データ変換器１１２と、論理ユニット１１８とを含み、インクリメンタルデータ加重平均化回路１１０およびデータ変換器１１２は、フィードバックループ１０８上に配置される。インクリメンタルデータ加重平均化回路１１０は、量子化器１０４とデータ変換器１１２との間に結合される。
【００１９】
入力端子９８は、アナログ信号を受信するように構成され、ローパスフィルタ１００は、入力端子９８に結合され、アナログ信号に従ってローパス信号ＬＰＦ＿Ａを生成する。ループフィルタ１０２は、ローパス信号ＬＰＦ＿Ａおよびフィードバックループ１０８の出力信号Ｓｏｕｔに従ってループフィルタ信号ＬＦ＿Ａを生成するように構成され、量子化器１０４は、ループフィルタ１０２に結合され、ループフィルタ信号ＬＦ＿Ａに従う量子化信号Ｑ＿Ｄを生成するように構成される。デシメーションフィルタ１０６は、量子化信号Ｑ＿Ｄに基づいてマルチビットデジタル信号を供給するように構成される。フィードバックループ１０８は、量子化信号Ｑ＿Ｄをローパスフィルタ１００の出力端子にフィードバックするように構成される。具体的には、インクリメンタルデータ加重平均化回路１１０は、量子化信号Ｑ＿Ｄに基づいてデータ変換器１１２が必要とする入力信号Ｓｉｎを供給するように構成される。データ変換器１１２は、入力信号Ｓｉｎに基づいて論理ユニット１１８に出力信号Ｓｏｕｔを生成するように構成される。論理ユニット１１８は、ローパス信号ＬＰＦ＿Ａから出力信号Ｓｏｕｔを減算し、次いで、減算結果をループフィルタ１０２に供給するように構成される。本出願は、インクリメンタルデータ加重平均化回路１１０に限定されるものではないことに留意されたい。いくつかの実施形態では、インクリメンタルデータ加重平均化回路１１０は、同様の機能を有する他の回路を用いて実装することができる。例えば、インクリメンタルデータ加重平均化回路１１０を置き換えるために、データ加重平均化回路を用いることが実現可能である。
【００２０】
図２は、本出願の一実施形態によるデータ変換器１１２を示す概略ブロック図である。図２を参照すると、データ変換器１１２は、マルチビットの入力信号Ｓｉｎを受信するように構成された入力端子１２０と、出力信号Ｓｏｕｔを出力するように構成された出力端子１２２と、マッピングユニット１１４と、Ｄ／Ａ変換器１１６とを含む。
【００２１】
Ｄ／Ａ変換器１１６は、Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿Ｎを含み、Ｎは正の整数である。Ｄ／Ａ変換器１１６は、出力信号Ｓｏｕｔを生成するように構成される。Ｄ／Ａ変換器１１６は、電流、電荷、または電圧などのデジタル信号をアナログ信号に変換することができる任意の回路ユニットとすることができる。例えば、Ｄ／Ａ変換器１１６は、電流源、キャパシタ、抵抗器、または上述の定義に適合する任意の他の電子部品を含んでもよい。
【００２２】
マッピングユニット１１４は、入力端子１２０とＤ／Ａ変換器１１６との間に結合され、Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿Ｎの特定の電気特性に従って、Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿Ｎを、デジタル−アナログ変換のために、複数のＤ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿Ｎが選択される相対的な順序で等価的に配置するように構成される。具体的には、等価的な配置とは、Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿Ｎの電気特性に従う回路レイアウトにＤ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿Ｎを配置することを意味するものではなく、マッピングユニット１１４を用いて、Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿Ｎとインクリメンタルデータ加重平均化回路１１０との接続関係を構成することである。
【００２３】
例えば、データ変換器１１２が出荷されるたびに、または、電源が投入されるたびに、Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿Ｎの特定の電気特性がそれぞれ測定されて、複数の測定結果を生成し、マッピングユニット１１４は、複数の測定結果に従ってプログラムされるが、本出願は、これに限定されない。マッピングユニット１１４を用いて、マルチビットΔ−ΣＡ／Ｄ変換器１０のスプリアストーンを効果的に抑制し、それによって、より良好なＳ／Ｎ比を得ることが可能である。
【００２４】
一部の実施形態では、特定の電気特性は、電流特性に関連する。例えば、Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿Ｎが電流源を含む場合、特定の電気特性は、電流源によって供給される電流を含む。電流特性の測定は、既存の任意の技術を用いて実施することができる。
【００２５】
一部の実施形態では、特定の電気特性は電圧特性に関連している。例えば、Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿Ｎがキャパシタを含む場合、特定の電気特性は、キャパシタに蓄積された電圧に関連する電荷を含む。電圧特性の測定は、既存の任意の技術を用いて実施することができる。
【００２６】
説明を容易にするために、本開示の以下の説明では、Ｎの値は３３に設定され、すなわち、Ｄ／Ａ変換器１１６は、３３個のＤ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３を含む。
【００２７】
図３は、本出願の一実施形態による複数のＤ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３の特定の電気特性の振幅を示すヒストグラムである。図３を参照すると、横軸は、Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３の元の順序を表し、これは、位置Ａ１〜Ａ３３に等価的に配置される。理解できるように、簡潔にするために、すべてのＤ／Ａ変換ユニットが図面に示されているわけではない。開始段階では、データ変換器１１２が最初に受信する入力信号Ｓｉｎ１により、位置Ａ１から始まる一部のＤ／Ａ変換ユニットが選択され、例えば、第一の入力信号Ｓｉｎ１の大きさに応じて、Ａ１〜Ａ１０に位置する一部のＤ／Ａ変換ユニットが選択されることになる。次いで、データ変換器１１２が受信する第二の入力信号Ｓｉｎ２により、位置Ａ１１から始まるＤ／Ａ変換ユニットの一部が選択され、例えば、第二の入力信号Ｓｉｎ２の大きさに応じて、Ａ１１〜Ａ３０に位置するＤ／Ａ変換ユニットの一部が選択されることになる。次に、データ変換器１１２が受信する第三の入力信号Ｓｉｎ３により、位置Ａ３１から始まるＤ／Ａ変換ユニットの一部が選択され、その数が位置Ａ３３を超えた場合には、Ｄ／Ａ変換ユニットの後続のゲーティング用の位置Ａ１に戻り、第三の入力信号Ｓｉｎ３は、位置Ａ３１〜Ａ３３まで、次いで位置Ａ１〜Ａ６までのＤ／Ａ変換ユニットの一部が選択され、その後の操作をこのように行う。
【００２８】
図３の縦軸は、Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３の特定の電気特性の正規化された振幅を示し、正規化基準値は１である。製造プロセス中の変化により、各Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３間で装置不整合誤差が発生することがあり、したがって、特定の電気特性のレベルがわずかに異なることがある。すなわち、各Ｄ／Ａ変換ユニット２０＿１，２０＿２、…、２０＿３３の特定の電気特性と基準値１との間に電気特性差がある。
【００２９】
図１を再び参照する。マルチビットΔ−ΣＡ／Ｄ変換器１０がマッピングユニット１１４を含まない場合、Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３は、インクリメンタルデータ加重平均化回路１１０の直接制御下にある。図３を再び参照すると、Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３は、Ａ１〜Ａ１７までに配置された複数のＤ／Ａ変換ユニットと、Ａ１８〜Ａ３３までに配置された複数のＤ／Ａ変換ユニットを含んでいることがわかる。１つのシナリオでは、Ａ１〜Ａ１７に配置された複数のＤ／Ａ変換ユニットの特定の電気特性の和は比較的大きくなるが、その一方で、Ａ１８〜Ａ３３に配置された複数のＤ／Ａ変換ユニットの特定の電気特性の和は比較的小さくなる。このような前提の下で、Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３の選択パターンが繰り返されると（詳細は図４参照）、スプリアストーンが特に顕著となり、そのため、Ｓ／Ｎ比が悪化する。
【００３０】
図４は、本発明の実施形態によるＤ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３のゲート状態を示す概略図である。図４を参照すると、縦の欄にあるコード（１）は、量子化器１０４が最初に第一のローパス信号ＬＰＦ＿Ａに従って生成する量子化信号Ｑ＿Ｄを表し、コード（２）は、量子化器１０４が第二のローパス信号ＬＰＦ＿Ａに従って生成する量子化信号Ｑ＿Ｄを表し、以下同様である。コード（１）の等号の後の値は、量子化信号Ｑ＿Ｄの値を表す。例えば、コード（１）＝１６は、量子化信号Ｑ＿Ｄが１６であることを意味し、第一のローパス信号ＬＰＦ＿Ａに応じて１６個のＤ／Ａ変換ユニットが選択される。開始段階では、位置Ａ１から始まる複数のＤ／Ａ変換ユニットが選択される。本実施の形態では、Ａ１〜Ａ１６に位置する複数のＤ／Ａ変換ユニットを選択する。インクリメンタルデータ加重平均化回路１１０の機能により、コード（２）＝１７の場合、位置Ａ１６の後のＡ１７から複数のＤ／Ａ変換ユニットを選択し、位置Ａ３３にあるＤ／Ａ変換ユニットまでを選択する。コード（３）＝１７の場合、ゲーティングは位置Ａ１に戻り、Ａ１〜Ａ１７に位置する複数のＤ／Ａ変換ユニットを選択する。同様に、コード（４）＝１６の場合、Ａ１８〜Ａ３３に位置する複数のＤ／Ａ変換ユニットを選択する。コード（５）＝１６の場合、ゲーティングは位置Ａ１に戻り、Ａ１〜Ａ１６に位置する複数のＤ／Ａ変換ユニットを選択する。コード（６）＝１７の場合、Ａ１７〜Ａ３３に位置する複数のＤ／Ａ変換ユニットを選択する。
【００３１】
図４に示すように、デジタル信号入力シーケンスがコード（５）およびコード（６）の場合、選択されるＤ／Ａ変換ユニットは、デジタル信号入力シーケンスがコード（１）およびコード（２）の場合と同様に選択される。したがって、選択パターンは繰り返される。このような場合、（Ａ１〜Ａ１６に位置する複数のＤ／Ａ変換ユニットの特定の電気特性の和は比較的大きくなるが、その一方で、Ａ１７〜Ａ３３に位置する複数のＤ／Ａ変換ユニットの特定の電気特性の和は比較的小さく）、スプリアストーンが、特に顕著になり、それによってＳ／Ｎ比が悪化するであろう。
【００３２】
Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３は、マッピングユニット１１４を用いて、各Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３に対応する電気特性差に応じて等価的に配置することができる。したがって、マルチビットΔ−ΣＡ／Ｄ変換器１０のスプリアストーンを効果的に抑制し、それによってより良好なＳ／Ｎ比を得ることが可能である。
【００３３】
図５は、本出願の一実施形態に従って、等価的に配置される前で、ソートされた後において、図３に示される各振幅を示すヒストグラムである。図５を参照すると、横軸は、等価的に配置される前で、ソートされた後におけるＤ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３の位置で、位置Ｉ１〜Ｉ３３を表す。簡略化のために、すべての位置が図５に示されているわけではないことに留意されたい。ソート後、図３の位置Ａ１６にあるＤ／Ａ変換ユニットは、最初の位置Ｉ１に位置し、同様に、図３の位置Ａ３０にあるＤ／Ａ変換ユニットは、最後の位置Ｉ３３に位置する。マッピングユニット１１４は、特定の電気特性を昇順でソートする。このようにして、マッピングユニット１１４は、Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３の特定の電気特性のレベルを容易に決定することができ、その結果、Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３の後続の等価的な配置を比較的便利な方法で実行することができる。なお、この操作は任意である。一部の実施形態では、この操作を省略することができる。
【００３４】
図６Ａは、本出願の第一の実施形態に従って、偶数個のＤ／Ａ変換ユニットを配置する方法を示す概略図である。図６Ａを参照すると、最も小さい特定の電気特性を有し、位置Ｉ１に位置するＤ／Ａ変換ユニットは、相対的な順序で第一の位置に等価的に配置され、最も大きい特定の電気特性を有し、位置Ｉ３３に位置するＤ／Ａ変換ユニットは、相対的な順序で第二の位置に等価的に配置され、次に、２番目に小さい特定の電気特性を有するＤ／Ａ変換ユニットは、相対的な順序で第三の位置に等価的に配置され、２番目に大きい特定の電気特性を有するＤ／Ａ変換ユニットは、相対的な順序で第四の位置に等価的に配置され、以下そのように続く。簡単に言えば、等価的に配置された後、相対的な順序で（２Ｋ−１）番目として選択されるＤ／Ａ変換ユニットの特定の電気特性の振幅は、複数のＤ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３の特定の電気特性の振幅のうちのＫ番目をランク付けし、相対的な順序で２Ｋ番目として選択されるＤ／Ａ変換ユニットの特定の電気特性の振幅は、複数のＤ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３の特定の電気特性の振幅のうちの（Ｎ−Ｋ＋１）番目をランク付けし、ここで、Ｎは、複数のＤ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３の数（本実施形態では、Ｎは３３）であり、Ｋ≧１かつＫ≦Ｎである。例えば、一実施形態では、Ｄ／Ａ変換ユニットに関連する電圧の振幅に応じて、等価的な配置が行われる。すなわち、Ｄ／Ａ変換ユニットに関連する電圧の最大振幅および最小振幅を有するＤ／Ａ変換ユニットは、第一および第二の位置に置かれ、次いで、電圧の二番目に大きい振幅および二番目に小さい振幅を有するＤ／Ａ変換ユニットは、第三および第四の位置に置かれるというよう続き、ｋ番目および（Ｎ−ｋ＋１）番目にランク付けされる電圧の振幅を有するＤ／Ａ変換ユニットは、第（２ｋ−１）および２ｋ番目の位置に置かれる。
【００３５】
図６Ｂは、本出願の第一の実施形態に従って、奇数個のＤ／Ａ変換ユニットを配置する方法を示す概略図である。図６Ｂを参照すると、奇数個のＤ／Ａ変換ユニットを等価的に配置するロジックは、偶数個のＤ／Ａ変換ユニットを等価的に配置するロジックと同じであるので、ここでは説明を省略する。
【００３６】
図６Ｃは、図６Ｂに記載された方法を用いて等価的に配置された後の、図５に示された各振幅を示すヒストグラムである。図６Ｃを参照すると、横軸は、等価的に配置された後のＤ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３の位置で、位置Ｃ１〜Ｃ３３を表す。簡略化のために、すべての位置が図６Ｃに示されているわけではないことに留意されたい。開始段階において、データ変換器１１２が最初に受信する第一の入力信号Ｓｉｎ１は、位置Ｃ１から始まる複数のＤ／Ａ変換ユニット、例えば、Ｃ１〜Ｃ１０に位置する複数のＤ／Ａ変換ユニットを、第一の入力信号Ｓｉｎ１のレベルに従って選択させる。その後、データ変換器１１２が受信する第二の入力信号Ｓｉｎ２は、位置Ｃ１１から始まる複数のＤ／Ａ変換ユニット、例えば、Ｃ１１〜Ｃ３０に位置する複数のＤ／Ａ変換ユニットを、第二の入力信号Ｓｉｎ２のレベルに従って選択させる。次に、データ変換器１１２が受信する第三の入力信号Ｓｉｎ３は、位置Ｃ３１から始まる複数のＤ／Ａ変換ユニットを選択させ、その番号が位置Ｃ３３を超えると、Ｄ／Ａ変換ユニットの後続のゲーティング用の位置Ｃ１に戻って、以降の操作はこのように行われる。
【００３７】
図６Ｃに示すように、Ｄ／Ａ変換ユニット２０＿１，２０＿２、…、２０＿３３を等価的に配置した後、等価的配置より前の位置Ａ１６に位置するＤ／Ａ変換ユニットが今では位置Ｃ１に位置し、等価的配置より前の位置Ａ３０に位置するＤ／Ａ変換ユニットが今では位置Ｃ２に位置するようになっている。
【００３８】
また、Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３は、等価的に配置された後、奇数位置（例えば、位置Ｃ１、Ｃ３、Ｃ５）に配置された複数のＤ／Ａ変換ユニットの特定の電気特性の振幅が昇順になる。また、Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３は、等価的に配置された後、偶数位置（例えば、位置Ｃ２、Ｃ４、Ｃ６）に配置された複数のＤ／Ａ変換ユニットの特定電気特性の振幅が降順になる。しかしながら、本出願はこれに限定されるものではない。他の実施形態では、等価的に配置された後のＤ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３について、奇数位置に配置された複数のＤ／Ａ変換ユニットの特定の電気特性の振幅は、降順であり、等価的に配置された後のＤ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３について、偶数位置に配置された複数のＤ／Ａ変換ユニットの特定の電気特性の振幅は、昇順である。
【００３９】
図３に戻ると、Ｄ／Ａ変換ユニット２０＿１，２０＿２、…、２０＿３３の前半の複数のＤ／Ａ変換ユニットは、等価的に配置される前に、位置Ａ１〜Ａ１７に位置する。位置Ａ１〜Ａ１７にある複数のＤ／Ａ変換ユニットのそれぞれに対応する電気特性差の和は、第一の和になる。Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３の後半の複数のＤ／Ａ変換ユニットは、位置Ａ１８〜Ａ３３に位置する。位置Ａ１８〜Ａ３３にある複数のＤ／Ａ変換ユニットのそれぞれに対応する電気特性差の和は、第二の和になる。
【００４０】
図６Ｃに戻ると、Ｄ／Ａ変換ユニット２０＿１，２０＿２、…、２０＿３３の前半の複数のＤ／Ａ変換ユニットは、等価的に配置された後、位置Ｃ１〜Ｃ１７に位置する。位置Ｃ１〜Ｃ１７にある複数のＤ／Ａ変換ユニットのそれぞれに対応する電気特性差の和は、第三の和になる。Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３の後半の複数のＤ／Ａ変換ユニットは、等価的に配置された後、位置Ｃ１８〜Ｃ３３に位置する。位置Ｃ１８〜Ｃ３３にある複数のＤ／Ａ変換ユニットのそれぞれに対応する電気特性差の和は、第四の和になる。第三の和と第四の和との間の差は、第一の和と第二の和との間の差よりも小さい。換言すれば、等価的に配置されたＤ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３について、前半における複数のＤ／Ａ変換ユニットの電気特性差と、後半における複数のＤ／Ａ変換ユニットの電気特性差との間の差は、比較的小さい。このようにして、選択パターンが図４に示す繰り返しを呈しても、マルチビットΔ−ΣＡ／Ｄ変換器１０のスプリアストーンを抑制することが可能であり、これにより、より良好なＳ／Ｎ比が得られる。
【００４１】
また、本出願の他の実施形態は、図６Ｃから導出された配置パターンをさらに含む。例えば、位置Ｃ１は１つ後方にシフトし、その結果、位置Ｃ２は１つ後方にシフトし、以下そのように続く。その後、現在位置Ｃ１の位置にシフトする。このような構成も、本出願の第二の実施形態の範囲に含まれる。なお、上記の例において、シフト回数は、単なる一例に過ぎない。本出願では、位置をシフトする回数は、任意の数とすることができる。
【００４２】
図７は、本出願の一実施形態によるマルチビットΔ−ΣＡ／Ｄ変換器１０によって出力されるデジタル信号のスペクトログラムである。図７を参照すると、横軸は周波数（Ｈｚ）であり、縦軸は振幅（ｄＢ）である。図７に示すスペクトログラムは、マルチビットΔ−ΣＡ／Ｄ変換器１０のスプリアストーンを効果的に抑制できることを証明している。
【００４３】
図８Ａは、本出願の第二の実施形態に従って、偶数個のＤ／Ａ変換ユニットを配置する方法を示す概略図である。図８Ａを参照すると、最も小さい特定の電気特性を有し、位置Ｉ１に位置するＤ／Ａ変換ユニットは、相対的な順序で第一の位置に等価的に配置され、最も大きい特定の電気特性を有し、位置Ｉ３３に位置するＤ／Ａ変換ユニットは、相対的な順序で第二の位置に等価的に配置され、次に、２番目に小さい特定の電気特性を有するＤ／Ａ変換ユニットは、相対的な順序で最後から２番目の位置に等価的に配置され、２番目に大きい特定の電気特性を有するＤ／Ａ変換ユニットは、相対的な順序で最後の位置に等価的に配置され、以下そのように続く。
【００４４】
図８Ｂは、本出願の第二の実施形態に従って、奇数個のＤ／Ａ変換ユニットを配置する方法を示す概略図である。図８Ｂを参照すると、奇数個のＤ／Ａ変換ユニットを等価的に配置するロジックは、偶数個のＤ／Ａ変換ユニットを等価的に配置するロジックと同じであるので、ここでは説明を省略する。
【００４５】
図８Ｃは、図８Ｂに記載された方法を用いて等価的に配置された後の、図５に示された各振幅を示すヒストグラムである。図８Ｃを参照すると、横軸は、等価的に配置された後のＤ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３の位置で、位置Ｄ１〜Ｄ３３を表す。簡略化のために、すべての位置が図８Ｃに示されているわけではないことに留意されたい。開始段階において、データ変換器１１２が最初に受信する第一の入力信号Ｓｉｎ１は、位置Ｃ１から始まる複数のＤ／Ａ変換ユニット、例えば、Ｄ１〜Ｄ１０に位置する複数のＤ／Ａ変換ユニットを、第一の入力信号Ｓｉｎ１のレベルに従って選択させる。その後、データ変換器１１２が受信する第二の入力信号Ｓｉｎ２は、位置Ｄ１１から始まる複数のＤ／Ａ変換ユニット、例えば、Ｄ１１〜Ｄ３０に位置する複数のＤ／Ａ変換ユニットを、第二の入力信号Ｓｉｎ２の大きさに従って選択させる。次に、データ変換ユニット１１２が受信する第三の入力信号Ｓｉｎ３は、位置Ｄ３１から始まる複数のＤ／Ａ変換ユニットを選択させ、その番号が位置Ｄ３３を超えると、Ｄ／Ａ変換ユニットの後続のゲーティング用の位置Ｄ１に戻って、以降の操作はこのように行われる。
【００４６】
図８Ｃに示すように、Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３は、等価的に配置された後、等価的に配置される前に位置Ａ１６に位置するＤ／Ａ変換ユニットが位置Ｄ１に位置し、等価的に配置される前に位置Ａ３０に位置するＤ／Ａ変換ユニットが位置Ｄ２に位置するようになっている。
【００４７】
また、Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３は、等価的に配置された後、奇数位置（例えば、位置Ｄ１、Ｄ３、Ｄ５）に配置された複数のＤ／Ａ変換ユニットの一部の特定の電気特性の振幅は昇順であり、奇数位置に配置された複数のＤ／Ａ変換ユニットの残りの一部の特定の電気特性の振幅は降順である。
【００４８】
また、Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３は、等価的に配置された後、偶数位置（例えば、位置Ｄ２、Ｄ４、Ｄ６）に配置された複数のＤ／Ａ変換ユニットの一部の特定の電気特性の振幅は降順であり、偶数位置に配置された複数のＤ／Ａ変換ユニットの残りの一部の特定の電気特性の振幅は昇順である。しかしながら、本出願はこれに限定されるものではない。
【００４９】
Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３の前半の複数のＤ／Ａ変換ユニットは、等価的に配置された後、Ｄ１〜Ｄ１７の位置に配置される。位置Ｄ１〜Ｄ１７にある複数のＤ／Ａ変換ユニットのそれぞれに対応する電気特性差の和は、第五の和になる。Ｄ／Ａ変換ユニット２０＿１、２０＿２、…、２０＿３３の後半の複数のＤ／Ａ変換ユニットは、等価的に配置された後、位置Ｄ１８からＤ３３に位置する。位置Ｄ１８〜Ｄ３３にある複数のＤ／Ａ変換ユニットのそれぞれに対応する電気特性差の和は、第六の和になる。第五の和と第六の和との間の差は、第一の和と第二の和との間の差よりも小さい。いくつかの特定の実施形態では、第五の和と第六の和との間の差は、第三の和と第四の和との間の差よりも小さい。
【００５０】
選択パターンが図４に示す繰り返しを示しても、マッピングユニット１１４を使用することによって、マルチビットΔ−ΣＡ／Ｄ変換器１０のスプリアストーンを依然として抑制することが可能であり、それによって、より良好なＳ／Ｎ比を得ることができる。
【００５１】
また、本出願の他の実施形態は、図８Ｃから導出された配置パターンをさらに含む。例えば、位置Ｄ１は１つ後方にシフトし、その結果、位置Ｄ２は１つ後方にシフトし、以下そのように続く。その後、現在位置Ｄ１の位置にシフトする。このような構成も、本出願の第二の実施形態の範囲に含まれる。なお、上記の例において、シフト回数は、単なる一例に過ぎない。本出願では、位置をシフトする回数は、任意の数とすることができる。
【００５２】
図９は、本出願の一実施形態に従って、データ変換器１０を含むまたは含まないマルチビットΔ−ΣＡ／Ｄ変換器のＳ／Ｎ比の波形を示す。図９を参照すると、横軸は振幅（ｄＢ）であり、縦軸はＳ／Ｎ比（ｄＢ）である。図９は、曲線Ｃｆ＿１、Ｃｆ＿２、Ｃｆ＿３およびＣｆ＿４を示す。曲線Ｃｆ＿１は、理想的な状況下でのＳ／Ｎ比を表す。曲線Ｃｆ＿２は、本出願によるデータ変換器１０を含まないマルチビットΔ−ΣＡ／Ｄ変換器のＳ／Ｎ比を表す。曲線Ｃｆ＿３は、本出願の第一の実施形態による配置パターンを用いて求められたマッピングユニット１１４のＳ／Ｎ比を示す。曲線Ｃｆ＿４は、本出願の第二の実施形態による配置パターンを用いて求められたマッピングユニット１１４のＳ／Ｎ比を示す。図９から分かるように、マルチビットΔ−ΣＡ／Ｄ変換器１０は、マッピングユニット１１４を使用することによって、より良好なＳ／Ｎ比を示し得る。
【００５３】
一部の実施形態では、データ変換器１１２を含むチップが提供される。例えば、チップは、異なる製造プロセスによって実装される半導体チップであり得る。
【００５４】
一部の実施形態では、マルチビットΔ−ΣＡ／Ｄ変換器１０を含むチップが提供される。例えば、チップは、異なる製造プロセスによって実現される半導体チップであり得る。
【００５５】
図１０は、本出願の実施形態によるマルチビットΔ−ΣＤ／Ａ変換器３０を示す概略ブロック図である。図１０を参照すると、マルチビットΔ−ΣＤ／Ａ変換器３０は、図１に示すマルチビットΔ−ΣＡ／Ｄ変換器１０と同様であるが、マルチビットΔ−ΣＤ／Ａ変換器３０は、アップサンプリングフィルタ３００およびフィードバックループ３０２を含む点で異なる。フィードバックループ３０２は、量子化器１０４の出力端子をアップサンプリングフィルタ３００の出力端子にフィードバックするように構成される。
【００５６】
入力端子９８は、デジタル信号を受信するように構成され、アップサンプリングフィルタ３００は、入力端子９８に結合され、デジタル信号に従うアップサンプリング信号Ｕ＿Ｄを生成する。ループフィルタ１０２は、アップサンプリング信号Ｕ＿Ｄおよびフィードバックループ３０２の量子化信号Ｑ＿Ｄに従って、ループフィルタ信号ＬＦ＿Ａを生成するように構成される。量子化器１０４は、ループフィルタ１０２に結合され、ループフィルタ信号ＬＦ＿Ａに従う量子化信号Ｑ＿Ｄを生成するように構成される。インクリメンタルデータ加重平均化回路１１０は、量子化信号Ｑ＿Ｄに基づいてデータ変換器１１２が必要とする入力信号Ｓｉｎを供給するように構成され、データ変換器１１２は、入力信号Ｓｉｎに基づいてアナログ信号として出力信号Ｓｏｕｔを生成するように構成される。
【００５７】
マッピングユニット１１４を用いて、マルチビットΔ−ΣＤ／Ａ変換器３０のスプリアストーンを効果的に抑制し、それによって、より良好なＳ／Ｎ比を得ることが可能である。
【００５８】
一部の実施形態では、チップは、マルチビットΔ−ΣＤ／Ａ変換器３０を含む。例えば、チップは、異なる製造プロセスによって実装される半導体チップであり得る。
【００５９】
上記は、当業者が本開示の態様をより良く理解することができるように、いくつかの実施形態の特徴を概説したものである。当業者は、本開示を、同じ目的を実行するための、および／または本明細書で導入された実施形態の同じ利点を達成するための他のプロセスおよび構造を設計または修正するための基礎として容易に使用することができることを理解されたい。当業者はまた、そのような同等の構成が、本開示の精神および範囲から逸脱しないこと、ならびにそれらが、本開示の精神および範囲から逸脱することなく、本明細書において種々の変更、置換、および改変を行うことができることを理解すべきである。
【図１】
2021517377.tif 000003
【図２】
2021517377.tif 000004
【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
2021517377.tif 000009
【図６Ｃ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０】
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【手続補正書】
【提出日】令和2年7月13日(2020.7.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力信号を受信するように構成された入力端子と、
複数のデジタル−アナログ（Ｄ／Ａ）変換ユニットを含み、出力信号を生成するように構成されたＤ／Ａ変換器と、
前記入力端子と前記Ｄ／Ａ変換器との間に結合されたマッピングユニットであって、前記複数のＤ／Ａ変換ユニットの特定の電気特性に従って、前記複数のＤ／Ａ変換ユニットを、デジタル−アナログ変換のために前記複数のＤ／Ａ変換ユニットが選択される相対的な順序で等価的に配置するように構成される、マッピングユニットと、
を備えることを特徴とする、データ変換器。
【請求項２】
前記マッピングユニットは、前記複数のＤ／Ａ変換ユニットのそれぞれの特定電気特性が、基準値と電気特性差だけ異なり、前記複数のＤ／Ａ変換ユニットのそれぞれに対応する前記電気特性差に応じて、前記複数のＤ／Ａ変換ユニットを等価的に配置させる、請求項１に記載のデータ変換器。
【請求項３】
等価的に配置される前の前記複数のＤ／Ａ変換ユニットの前半のそれぞれに対応する前記電気特性差の和は第一の和であり、等価的に配置される前の前記複数のＤ／Ａ変換ユニットの後半のそれぞれに対応する前記電気特性差の和は第二の和であり、等価的に配置された後の前記複数のＤ／Ａ変換ユニットの前記前半のそれぞれに対応する前記電気特性差の和は第三の和であり、等価的に配置された後の前記複数のＤ／Ａ変換ユニットの前記後半のそれぞれに対応する前記電気特性差の和は第四の和であり、前記第三の和と前記第四の和との差は、前記第一の和と前記第二の和との差よりも小さい、請求項２に記載のデータ変換器。
【請求項４】
前記複数のＤ／Ａ変換ユニットが等価的に配置された後に、奇数位置に配置された前記複数のＤ／Ａ変換ユニットの前記特定の電気特性の振幅が昇順であり、前記複数のＤ／Ａ変換ユニットが等価的に配置された後に、偶数位置に配置された前記複数のＤ／Ａ変換ユニットの前記特定の電気特性の振幅が降順である、請求項２に記載のデータ変換器。
【請求項５】
（２Ｋ−１）番目に選択されたＤ／Ａ変換ユニットの前記特定の電気特性の振幅は、前記複数のＤ／Ａ変換ユニットの前記特定の電気特性の振幅の中でＫ番目をランク付けし、２Ｋ番目に選択されたＤ／Ａ変換ユニットの前記特定の電気特性の振幅は、前記複数のＤ／Ａ変換ユニットの前記特定の電気特性の振幅の中で（Ｎ−Ｋ＋１）番目をランク付けし、Ｎは、前記複数のＤ／Ａ変換ユニットの数であり、Ｋ≧１かつＫ≦Ｎである、請求項２に記載のデータ変換器。
【請求項６】
前記複数のＤ／Ａ変換ユニットが等価的に配置された後に、奇数位置に配置された前記複数のＤ／Ａ変換ユニットの前記特定の電気特性の振幅が降順であり、前記複数のＤ／Ａ変換ユニットが等価的に配置された後に、偶数位置に配置された前記複数のＤ／Ａ変換ユニットの前記特定の電気特性の振幅が昇順である、請求項２に記載のデータ変換器。
【請求項７】
アナログ信号をデジタル信号に変換するように構成されたアナログ−デジタル（Ａ／Ｄ）変換器であって、前記Ａ／Ｄ変換器が、
前記アナログ信号を受信するように構成された入力端子と、
前記入力端子に結合され、前記アナログ信号に従ってローパス信号を生成するローパスフィルタと、
前記ローパス信号に従う量子化信号を生成するように構成された量子化器と、
前記量子化信号を前記ローパスフィルタの出力端子にフィードバックするように構成されたフィードバックループであって、請求項１〜６のいずれか一項に記載のデータ変換器を含む、フィードバックループと、
を備えることを特徴とする、アナログ−デジタル（Ａ／Ｄ）変換器。
【請求項８】
前記量子化器と前記データ変換器との間に結合され、前記量子化信号に基づいて前記データ変換器の前記入力端子に前記入力信号を供給するように構成される、データ加重平均化回路をさらに備える、請求項７に記載のＡ／Ｄ変換器。
【請求項９】
前記量子化器と前記データ変換器との間に結合され、前記量子化信号に基づいて前記データ変換器の前記入力端子に前記入力信号を供給するように構成される、インクリメンタルデータ加重平均化回路をさらに備える、請求項７に記載のＡ／Ｄ変換器。
【請求項１０】
前記量子化信号に基づいて前記デジタル信号を供給するように構成されたデシメーションフィルタをさらに備える、請求項７〜９のいずれか一項に記載のＡ／Ｄ変換器。
【請求項１１】
デジタル信号をアナログ信号に変換するように構成されたデジタル−アナログ（Ｄ／Ａ）変換器であって、前記Ｄ／Ａ変換器が、
前記デジタル信号を受信するように構成された入力端子と、
前記入力端子に結合され、前記デジタル信号に従うアップサンプリング信号を生成するアップサンプリングフィルタと、
前記アップサンプリング信号に従って量子化信号を生成するように構成された量子化器と、
前記量子化信号に従って前記アナログ信号を生成するように構成された、請求項１〜６のいずれか一項に記載のデータ変換器と、
を備えることを特徴とする、デジタル−アナログ（Ｄ／Ａ）変換器。
【請求項１２】
前記量子化器と前記データ変換器との間に結合され、前記量子化信号に基づいて前記データ変換器の前記入力端子に前記入力信号を供給するように構成されたデータ加重平均化回路をさらに備える、請求項１１に記載のＤ／Ａ変換器。
【請求項１３】
前記量子化器と前記データ変換器との間に結合され、前記量子化信号に基づいて前記データ変換器の前記入力端子に前記入力信号を供給するように構成されたインクリメンタルデータ加重平均化回路をさらに備える、請求項１１に記載のＤ／Ａ変換器。
【請求項１４】
前記量子化信号を前記アップサンプリングフィルタの出力端子にフィードバックするように構成されたフィードバックループをさらに備える、請求項１１〜１３のいずれか一項に記載のＤ／Ａ変換器。
【請求項１５】
請求項１〜６のいずれか一項に記載のデータ変換器を備えることを特徴とする、チップ。
【国際調査報告】
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2021517377.tif 000019
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