(57)【要約】  画像検出器は、複数のユニットセルと、複数のシングルスロープアナログ-デジタル変換器（SSADC）とを含む検出器ユニットセルのアレイを含む。複数のSSADCの各々は、ユニットセルの異なる１つのセルの出力に結合される。複数のSSADCの各々は、正入力及び負入力及び比較器出力を有する比較器であり第１層に含まれる比較器と、比較器出力に結合され第２層に含まれるカウンタとを含む。カウンタは、スルーシリコンビアで比較器に電気的に結合される。
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【特許請求の範囲】
【請求項１】
シングルスロープアナログデジタル変換器（ADC）であって：
正入力と負入力と比較器出力とを有する比較器であり、第１層に含まれる比較器；
前記比較器出力に結合され、非ITAR準拠プロセスによって形成され、第１レベルの下の第2層に含まれるカウンタ；
を含み、
前記カウンタは、スルーシリコンビアで前記比較器に電気的に結合される、シングルスロープアナログデジタル変換器。
【請求項２】
前記第１層及び前記第２層は、異なる半導体プロセスノードを使用して形成される、請求項１に記載のシングルスロープアナログデジタル変換器。
【請求項３】
前記第１のレベルが、ITAR  180nm又は90nmプロセスノードによって形成される、請求項２に記載のシングルスロープアナログデジタル変換器。
【請求項４】
前記第2のレベルが、非ITAR  65nm以下のプロセスノードによって形成される、請求項１乃至３のいずれか一項に記載のシングルスロープアナログデジタル変換器。
【請求項５】
前記比較器の正入力に結合され、前記第１層に含まれる積分キャパシタをさらに含む、請求項１に記載のシングルスロープアナログデジタル変換器。
【請求項６】
前記第１層が、直接ボンディング集積化によって形成される直接ウエハボンディングによって前記第２層に物理的に接続される、請求項1に記載のシングルスロープアナログデジタル変換器。
【請求項７】
シングルスロープアナログデジタル変換器を形成する方法であって：
正入力と負入力と比較器出力とを有する比較器を第１層に形成するステップ；
前記比較器出力に結合され、第２層に含まれるカウンタを形成するステップ；
前記カウンタと前記比較器をスルーシリコンビアで電気的に結合するステップ；
を含む方法。
【請求項８】
前記第１層及び前記第２のレベルは、異なる半導体処理プロセスを用いて形成される、請求項７に記載の方法。
【請求項９】
前記第１のレベルが、ITAR  180nm又は90nmプロセスによって形成される、請求項８に記載の方法。
【請求項１０】
前記第２のレベルが、非ITAR  65nm以下のプロセスによって形成される、請求項７乃至９のいずれか一項に記載の方法。
【請求項１１】
前記比較器の入力に結合された積分キャパシタを前記第１層に形成するステップをさらに含む、請求項7に記載の方法。
【請求項１２】
直接ボンディング集積化によって形成される直接ウエハボンディングによって、前記第１層を前記第２層に物理的に接続するステップをさらに含む、請求項７乃至１１のいずれか一項に記載の方法。
【請求項１３】
画像検出器であって：
複数の単位セルを含む検出器単位セルのアレイ；及び
複数のシングルスロープアナログデジタル変換器（SSADC）であり、各々が前記複数の単位セルのうち異なる１つの単位セルの出力に結合された複数のシングルスロープアナログデジタル変換器；
を含み、
前記複数のシングルスロープアナログデジタル変換器の各々が、
正入力と負入力と比較器出力とを有する比較器であり、第１層に含まれる比較器；
前記比較器出力に結合され、第2層に含まれるカウンタ；
を含み、
前記カウンタは、スルーシリコンビアで前記比較器に電気的に結合される、
ことを特徴とする画像検出器。
【請求項１４】
前記第１層及び前記第２のレベルは、異なる半導体プロセスノードを使用して形成される、請求項１３に記載の画像検出器。
【請求項１５】
前記第１レベルは、ITAR  180nm又は90nmプロセスノードによって形成される、請求項１４に記載の画像検出器。
【請求項１６】
前記第2レベルは、非ITAR  65nm以下のプロセスノードによって形成される、請求項１３乃至１５のいずれか一項に記載の画像検出器。
【請求項１７】
前記複数のシングルスロープアナログデジタル変換器の各々が、前記比較器の前記正入力に結合され、前記第１層に含まれる積分キャパシタをさらに含む、請求項１３に記載の画像検出器。
【請求項１８】
前記第１層は、直接ボンディング集積化によって形成される直接ウエハボンディングによって前記第２層に物理的に接続される、請求項１３乃至１６のいずれか一項に記載の画像検出器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ-デジタル変換器（ADC）に関し、特に、大規模並列ADCに関する。
【背景技術】
【０００２】
ここ数年、ますます高解像度化された電子光学センサが開発されてきた。そのような検出器は、記憶又は変更される必要がある異なる動作モード又は設定を有することがある。
【０００３】
特に、このようなセンサは、読出し集積回路（ROIC）と、カウンタと、ピクセルなどのセンサへの入力に関連するカウンタ値を格納するラッチとから構成されるADCを含んでもよい。より詳細には、従来のSS-ADC設計は、ROICを使用する。このROICは、カウンタメモリ素子（例えば、ラッチ）に接続される比較器（comparator）出力を有し、カウンタ値をメモリ素子に記憶させる。読出し積分型のROICでは、記憶キャパシタ（storage  capacitor）が、所定の時間、周期的にチャージされる。この時間の後、ランプ電圧が、記憶キャパシタ上の電圧と結合される。比較器は、キャパシタに亘る増加する電圧を基準電圧と比較し、キャパシタに亘る電圧が基準電圧閾値を超えて増加すると、比較器の出力は、コンフィグレーション（configuration）に依存して状態を変化させるか、或いはパルスを出力することができる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
グレイコードカウンタ（greycode  counter）が、カウントを開始し、ランプ電圧が増加するにつれてカウントアップする。比較器へのもう1つの入力は、デジタル値に変換する必要のあるアナログ値である。ラッチ又は他のメモリデバイスが、比較器からパルスを受信し、これにより、グレイコードカウンタ値がラッチ内に記憶される。このような回路は、一般に、その意図された目的のために機能するが、以下でさらに詳しく説明するように、低電力環境で使用される場合には欠点を有することがある。
【０００５】
画像化応用のためのROICにおけるアナログ-デジタル変換は、通常、カラム（列）レベルで行われ、達成可能な最大フレームレート（frame  rate）を制限する。１行（又は２行）のピクセルが同時に変換される。完全なフレーム変換は、アレイサイズに依存する多数の行時間を必要とし、従って、最大の完全なフレームを制限する（より大きなアレイサイズに対しては、さらに減少させる）。すなわち、完全フレーム変換に要する時間は、アレイのサイズが大きくなるにつれて増加する。
【課題を解決するための手段】
【０００６】
一実施形態によれば、シングルスロープアナログデジタル変換器（ADC）が開示されている。シングルスロープアナログデジタル変換器は、正入力と負入力と比較器出力とを有する比較器であり、第１層に含まれる比較器；  前記比較器出力に結合され、非ITAR準拠プロセスによって形成され、第１レベルの下の第2層に含まれるカウンタ；を含み、  前記カウンタは、スルーシリコンビアで前記比較器に電気的に結合される。
【０００７】
更に別の態様によれば、  シングルスロープアナログデジタル変換器を形成する方法がかいじされている。当該方法は、正入力と負入力と比較器出力とを有する比較器を第１層に形成するステップ；  前記比較器出力に結合され、第２層に含まれるカウンタを形成するステップ；  前記カウンタと前記比較器をスルーシリコンビアで電気的に結合するステップ；を含む。
【０００８】
更に別の実施形態によれば、画像検出器が開示されている。画像検出器は、複数の単位セルを含む検出器単位セルのアレイ；及び  複数のシングルスロープアナログデジタル変換器（SSADC）であり、各々が前記複数の単位セルのうち異なる１つの単位セルの出力に結合された複数のシングルスロープアナログデジタル変換器；を含み、前記複数のシングルスロープアナログデジタル変換器の各々が、正入力と負入力と比較器出力とを有する比較器であり、第１層に含まれる比較器；前記比較器出力に結合され、第2層に含まれるカウンタ；を含み、前記カウンタは、スルーシリコンビアで前記比較器に電気的に結合される。
【０００９】
追加の特徴及び利点が、本発明の技術によって実現される。本発明の他の実施形態及び態様は、本明細書に詳細に記載されており、請求項に係る発明の一部とみなされる。
【００１０】
本開示をより完全に理解するために、添付の図面及び詳細な説明に関連して、以下の簡単な説明を参照する。ここで、同様の参照番号は同様の部品を表す。
【図面の簡単な説明】
【００１１】
【図１】一実施形態に従った画像検出器を示す概略図である。
【図２】一実施形態に従ったSS（シングルスロープ）−ADCを示す概略図である。
【図３】図２のSS-ADCの動作中のタイミング図を示す。
【図４】一実施形態に従ったSS-ADCの形成方法のフローチャートである。
【発明を実施するための形態】
【００１２】
後述するように、各画素が、それ自身のSS-ADCを含む。一実施形態では、SS-ADCは、読出し集積回路（read  out  integrated  circuit  (ROIC)）と信号処理部との2つの部分に分割される。これら２つの部分は異なるデバイス層内で形成される。ROICは、第１層に含まれ、信号処理部は、第２層に含まれる。一実施形態では、第１層は、第２層の上部に配置され、２つの層内の構成要素は、スルーシリコンビア（through-silicon  via  (TSV)）を用いて互いに電気的に接続される。一実施形態では、第１層及び第２層は、直接ボンディング集積（direct  bond  integration）によって互いに物理的に接続されている。
【００１３】
図1は、数実施形態に従った画像検出器100を示す概略図である。このような検出器100は、例えば、航空機などの人工衛星又は他の航空機搭載装置、又は陸上若しくは海上の戦術用途に配備することができる。このような用途では、フレームレートがアレイサイズによって制限されないことが要求される。画像検出器100は、焦点面アレイ（focal  plane  array  (FPA)）、能動画素センサ（active  pixel  sensor  (APS)）、又は任意の他の適切なエネルギー波長感知装置（energy  wavelength  sensing  device）であってもよい。画像検出器100は、デジタルカメラ、ビデオカメラその他の類似装置などの写真及び／又は画像捕獲装置の構成要素として使用することができる。画像検出器100は、検出装置120及びアナログ-デジタル変換器（ＡＤＣ）140を含むことができる。
【００１４】
検出装置120は、Ｘ×Ｙマトリクスに配列された感光性／エネルギー波長感光性検出器ユニットセル160のアレイを含む。検出器ユニットセル160の各々（各セル）は、検出器ユニットセル160に入射する光に応答して、電荷を蓄積するか、又は電流及び／又は電圧を生成することができ、捕獲（captured）された電子画像内の画素に対応することができる。検出器ユニットセル160のうちの１つ以上は、光起電検出器（例えば、光起電性単一吸収体検出器又は光起電性マルチ吸収体検出器）、障壁デバイス検出器、位置関知検出器（PSD）、又は他の適切な検出器を含んでもよい。
【００１５】
ADC  140は、入射光の処理（例えば、入射光を表す画像を生成するため）に使用することができる。例えば、ADC  140は、検出器ユニットセル160に入射する光に応答して生成される電流及び／又は電圧又は蓄積電荷（accumulated  charge）などの信号を受信するために、検出装置120とインターフェースする。一実施形態では、電圧／電流を蓄積し、閾値が交差するときにデジタル出力を生成する読出し集積回路（read  out  integrated  circuit  (ROIC)）200が設けられる。デジタル出力は、カウンタを中断（インターラプト）させたり、値をラッチに記憶させるために使用することができる。カウンタ値は、単位セル160による受信信号に対応する。
【００１６】
ADC  140は、検出器ユニットセル160のＸ×Ｙマトリクスの配向に対応するＸ×Ｙマトリクスに配列されるADCユニットセルのアレイを含んでもよい。かくして、各ADCユニットセルは、直接金属間相互接続部又はインジウム相互接続部などの１つ以上の直接ボンディング相互接続部によって、対応する検出器ユニットセル160と相互接続されてもよい。
【００１７】
従来技術のシステムでは、画像用途のためのアナログ-デジタル変換は通常、カラムレベルで行われる。１行（又は２行まで）のピクセルが同時に変換される。例えば、1024行の場合、アレイ全体を変換するには、最大1024行の時間が必要となる。表1は、8列あたり2メガサンプル／秒（MSPS）の14ビットADCを使用した場合の、指定された行数を持つ8列あたりのADCの変換時間を示している。
【００１８】
【表１】
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最大フルフレームレートは、ADC変換時間によって制限され、表１のアレイサイズに依存する。
【００１９】
本明細書の一実施形態では、各ユニットセル160は、固有のADC  140に接続される。これにより、すべてのピクセルを実質的に同時に読み取ることができる。このことにより、表２に示す変換時間という結果になる。
【００２０】
【表２】
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一実施形態では、ユニットセル160は、１つのレベルであり、ADC  140は、以下に完全に説明するように、２つの別々の製造レベルに分離される。
【００２１】
図２は、例示的なSS-ADC  140を示す。このSS-ADC  140は、例えば、２個の異なるピクセル又は単位セル160などの２つの異なる電圧源から値を読み取るために使用できる。一般に、個々のピクセルに対する記憶（例えば、積分又は蓄積）電圧とランプ電圧との組み合わせが比較器に印加され、組み合わされた電圧が閾値電圧を超えると、比較器は状態を変化させる（この場合、低から高へと）。状態の変化は、カウンタのカウントを停止させるために使用することができる。ランプ電圧は時間とともに直線的に増加する。このように、カウンタ値と記憶電圧との間には直線的な関係がある。このようにして、（ランプ電圧とは対照的に）比較器に入力された電圧は、アナログ値からデジタル値へと変換される。
【００２２】
より詳細には、図２及び図３を参照して、画素202などの各単位セルについて、固有のSS-ADC  200が提供される。SS-ACD  200は、ROIC  220及び信号処理部222を含む。信号処理部222は、少なくともカウンタ240を含む。一実施形態では、カウンタ240はグレイカウンタ（grey  counter）である。グレイコードは、２つの連続した値が１ビット（２進数）のみ異なる2進数体系である。もちろん、カウンタ240は他のデジタル計数方式を利用することができる。このようなカウンタのビットの数は可変であるが、一実施形態では16ビットであり、他の実施形態では14ビットである。
【００２３】
理解されるように、カウンタ240及びROIC  220は、それらが確実に同期されるように、共通のリセットを共有することができる。リセット信号は、リセットスイッチ222を開くことによってROICをリセットする。
【００２４】
ROIC  220は、積分スイッチ226によって画素202に選択的に結合することができる積分キャパシタ（integration  capacitor）224を含む。積分キャパシタ224は、積分スイッチ226と基準線228との間に接続される。積分キャパシタ224の一方のプレート（例えば、片側）は、比較器230への一方の入力に接続される。比較器230への他方の入力は、閾値電圧232に接続される。
【００２５】
動作において、図３で時間Tintとして示される積分ウインドウの間、積分スイッチ226は閉じられ、リセットスイッチ222は開いている。その間、ピクセル202への接続に起因する積分キャパシタ224（Vint）の両端間の電圧が形成される。Tintが終了すると、積分スイッチ226が開く。次に、以下に詳述するように、積分値を読み出す。このように、図２のROIC  220を形成する回路は、ROICの積分した後、読取るタイプとみなすことができる。
【００２６】
積分スイッチ226が開かれた後、図３において電圧ランプが発生され（Vramp）、積分キャパシタ224の底板（bottom  plate）（例えば、基準線228）上に注入される。アレイ中の各画素202は、それ自身のADC200を含むが、リセット信号（Rst）、積分信号（Int）、及びランプ信号（Vramp）のいずれかがシステム全体の信号であり得ることが理解されるべきである。また、vrampが開始されると、カウンタ240が開始される。
【００２７】
vrampの注入はvintの上昇を引き起こす。比較器230は、vintが閾値電圧232を越えると出力状態を変化させる。比較器は、vintに接続された正入力（+）と閾値電圧232に接続された負入力（-）とを含む。状態の変化（パルス234によって示される）は、カウンタ240を中断（インターラプト）する。以前と同様に、ランプ電圧は時間と共に直線的に増加する。このように、カウンタ値と記憶電圧との間には直線的な関係がある。このようにして、比較器230の正（+）入力に供給される電圧（ランプ電圧とは対照的に）は、アナログ値から、カウンタ240の値によって表されるデジタル値に変換される。さらに、比較器230の出力状態の変化の形状は、図２及び図３ではパルスとして示されているが、ROIC  220がリセットされるまで一定値（例えば、0から1への変化）であってもよい。リセットは、リセットスイッチを閉じることによって起こり得、その間Rst  （図３）が高く保持される。
【００２８】
当業者に理解されるように、Vintは、閾値電圧232を超えた後上昇し続けてもよいし、或いは、図３に示すようにゼロにリセットされ得ることが理解されるであろう。
【００２９】
別の実施形態では、比較器230の状態が変化したときに、カウンタの中断を生成するのではなく、ラッチにカウンタ値を記憶することができる。
【００３０】
一実施形態では、SSADC  200は、画像形成用途のための不均一な３Ｄウエハ積層を使用して、画素ごとに実装される。ROICは、第１層212に実装される。一実施形態では、第１層212は、180nmプロセスによって形成することができる。180nmプロセスは、周知の半導体プロセス技術であり、ITAR準拠である。特定のプロセスによって形成される層又は他の要素は、特定のプロセスを識別するプロセス・ノード（process  node）とも呼ばれる。例えば、180nmプロセスによって形成された層又は要素を有する層は、180nmノードと称され得る。
【００３１】
カウンタ240は、第２の下部層214内に形成することができる。第２層214は、65nm  （又はより低い）プロセスノードによって形成され得る。65nmプロセスは、高度な半導体製造プロセスであり、ITAR準拠である必要はない。
【００３２】
第２の下位層214は、積分スイッチ226を開閉し、リセットスイッチ222を開閉し、カウンタ240をリセットするためのコントローラなどの、図２に示されていない他の信号処理要素も含むことができる。第１層及び第２層212、214は、スルーシリコンビア250を用いて互いに電気的に接続される。
【００３３】
一実施形態では、第１層及び第２層は、直接ボンディング積層（direct  bond  integration  (DBI)）を用いて３Ｄ積層される。DBIはウエハボンディングプロセスである。
【００３４】
上記に鑑みて、開示されるのは、アレイサイズに依存しない超高フレームレートを可能にする、画素ごとの大規模並列型ADC変換である。すべてのピクセル変換は並列に行われ、例えば100MHzでの16ビットカウンタの場合には、アレイサイズとは無関係に、全アレイについての変換時間が656μsに減少する。非常に速いフレームレート、すなわち1.5kHzが、アレイサイズとは無関係に達成することができる。別の例として、100MHzでの14ビットカウンタでは、アレイサイズに関係なく、アレイ全体の変換時間は164μsであり、6.1kHzのフレームレートを達成する。
【００３５】
一実施形態では、撮像フロントエンドROICとより小さいノードデジタル処理とを組み合わせたMore-Moore異種３Ｄ集積化が開示されている。各ピクセルの信号は、第１層212内で局所的に変換され、第２層214に実装されたSS-ADCグレイコードカウンタ、デジタル信号処理などを備える。もちろん、画素202は、一実施形態では、別個のセンサ層210内に収容することができる。
【００３６】
一実施形態では、SS-ADCを形成する方法が開示される。この方法は、図４を参照して、比較器を含む第１層を形成するステップ（ブロック402）と、第２層にカウンタを形成するステップ（ブロック404）とを含む。第１層及び第２層は、スルーシリコンビアで互いに電気的に接続され（ブロック406）、互いに結合され得る（ブロック408）。
【００３７】
一実施形態では、図２の層212に示される要素のいずれも、ブロック402のプロセスで形成することができる。このような実施形態では、図２に示すように素子を接続することができる。
【００３８】
特許請求の範囲に記載した機能要素に加え全ての手段又はステップの対応する構造、材料、行為等は、特許請求の範囲に規定された他の構成要件との結合において当該機能を発揮する任意の構造、材料又は行為を含むものである。本発明の説明は、説明及び例示の目的で提示されたが、開示された形態の本発明を網羅的に又は限定することを意図したものではない。本発明の範囲及び精神から逸脱することなく、当業者には多くの修正及び変形が明らかであろう。実施形態は、本発明の原理及び実際の用途を最もよく説明し、当業者が、意図される特定の用途に適した種々の修正を施した種々の実施形態について本発明を理解することを可能にするために選択され、説明された。
【００３９】
本発明の好ましい実施形態を説明してきたが、当業者は、現在及び将来とも、以下の特許請求の範囲の範囲内にある種々の改善及び強化を行うことができることが理解されるであろう。これらのクレームは、最初に記載された発明に対する適切な保護を維持すると解釈されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
2021513796.tif 000009
2021513796.tif 000010