(57)【要約】  不揮発性記憶システムは、メモリセルのグループとして配置され、プログラム可能な選択ゲートを含むメモリセルと、メモリセルと通信する１つ以上の制御回路と、を備える。１つ以上の制御回路は、プログラムされる必要がある選択ゲートを特定し、不揮発性メモリセルの温度が最低温度よりも高い場合、プログラムされるべきと特定される選択ゲートをプログラムし、不揮発性メモリセルの温度が最低温度より高くなるまで、プログラムされるべきと特定される選択ゲートのプログラミングを保留する。いくつかの実施形態では、１つ以上の制御回路は、不揮発性メモリセルの温度が十分に高くないと判断することに応じて、不揮発性メモリセルの温度を上昇させるために、複数の不揮発性メモリセルに対してダミーメモリ動作を実行する。
2021512447.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルのグループとして配置された複数の不揮発性メモリセルであって、メモリセルの各グループは、データメモリセルと、１つ以上の選択ゲートを備え、前記選択ゲートはプログラム可能である、前記不揮発性メモリセルと、
複数の前記不揮発性メモリセルと通信する１つ以上の制御回路と、
を備える不揮発性記憶装置であって、
前記１つ以上の制御回路は、前記不揮発性メモリセルにおける温度が最低温度よりも高い場合、プログラムされるべきと特定される選択ゲートをプログラムし、前記不揮発性メモリセルにおける前記温度が前記最低温度以下である場合、プログラムされるべきと特定される前記選択ゲートのプログラミングを保留する、不揮発性記憶装置。
【請求項２】
前記１つ以上の制御回路は、前記不揮発性メモリセルにおける前記温度が前記最低温度より高くなるまで、プログラムされるべきと特定される前記選択ゲートのプログラミングを保留する、請求項１に記載の不揮発性記憶装置。
【請求項３】
前記１つ以上の制御回路は、前記１つ以上の選択ゲートの閾値電圧が、閾値電圧の許容範囲内にあるのか否かを確認することによって、プログラムされるべき１つ以上の選択ゲートを特定する、請求項１又は２に記載の不揮発性記憶装置。
【請求項４】
前記１つ以上の制御回路は、まず前記選択ゲートの閾値電圧を下げ、続いて前記選択ゲートの前記閾値電圧を上げることによって、プログラムされるべきと特定される前記選択ゲートをプログラムする、請求項１〜３のいずれか一項に記載の不揮発性記憶装置。
【請求項５】
前記１つ以上の制御回路は、まず前記選択ゲートの消去を実行し、続いて前記選択ゲートをプログラミングすることによって、プログラムされるべきと特定される前記選択ゲートをプログラムする、請求項１に記載の不揮発性記憶装置。
【請求項６】
前記１つ以上の制御回路は、前記選択ゲートの不揮発性特性を調整することによって、プログラムされるべきと特定される前記選択ゲートをプログラムする、請求項１〜３のいずれか一項に記載の不揮発性記憶装置。
【請求項７】
前記１つ以上の制御回路は、
前記不揮発性メモリセルにおける前記温度が前記最低温度以下であると判断されることに応じて、前記不揮発性メモリセルの前記温度を上昇させるために、前記複数の不揮発性メモリセルに対してダミーメモリ動作を実行し、
前記複数の不揮発性メモリセルに対して前記ダミーメモリ動作を実行した後に、プログラムされるべきと特定される前記選択ゲートをプログラムする、請求項１〜６のいずれか一項に記載の不揮発性記憶装置。
【請求項８】
前記１つ以上の制御回路は、
前記不揮発性メモリセルにおける前記温度が前記最低温度以下であると判断されることに応じて、前記不揮発性メモリセルの前記温度を上昇させるために、前記複数の不揮発性メモリセルに対して複数の読み出し動作を実行し、前記複数の読み出し動作は、前記不揮発性記憶装置と通信するホストからの読み出し要求に応じて実行されず、
前記複数の不揮発性メモリセルに対して前記読み出し動作を実行した後に、プログラムされるべきと特定される前記選択ゲートをプログラムする、請求項１〜６のいずれか一項に記載の不揮発性記憶装置。
【請求項９】
前記複数の不揮発性メモリセルは、電荷トラップ領域を有する垂直ＮＡＮＤストリングを備え、
前記垂直ＮＡＮＤストリングは、垂直ＮＡＮＤストリング毎に複数のドレイン側選択ゲートと、ソース側選択ゲートと、を含み、
プログラムされるべきと特定される前記選択ゲートは、前記ドレイン側選択ゲートの１つである、請求項１〜８のいずれか一項に記載の不揮発性記憶装置。
【請求項１０】
前記複数の不揮発性メモリセルは、メモリダイ上に配置されており、
前記１つ以上の制御回路は、前記メモリダイから離れて前記メモリダイに接続された制御部を備え、
前記制御部は、前記メモリダイから前記不揮発性メモリセルの前記温度を要求する、請求項１〜８のいずれか一項に記載の不揮発性記憶装置。
【請求項１１】
前記１つ以上の制御回路は、
前記温度が前記最低温度以下である場合、プログラムされるべきと特定される選択ゲートの１つ以上の指標をデータ構造に追加し、
前記温度が前記最低温度より高くなる後のアイドリング時間中に、前記データ構造内で示される選択ゲートをプログラムする、請求項１０に記載の不揮発性記憶装置。
【請求項１２】
前記１つ以上の制御回路は、
第１ブロックのドレイン側選択ゲートがプログラムされる必要があることを確認及び判断し、
現在の温度が十分に高いかどうかを判断し、
前記現在の温度が十分に高い場合、高温パラメータを使用して、前記第１ブロックのドレイン側選択ゲートをプログラムし、
前記現在の温度が十分に高くなく、かつ、キューが満杯でない場合、前記第１ブロックを前記キューに追加し、
前記温度が十分に高くなる前記１つ以上の制御回路のアイドリング時間中に、高温パラメータを使用して、前記キュー内のブロックのドレイン側選択ゲートをプログラムし、
前記温度が十分に高くなく、かつ、前記キューが満杯である場合、前記第１ブロックに対してダミーメモリ動作を実行し、
前記ダミー動作を実行した後に、前記温度が十分に高い場合、高温パラメータを使用して前記第１ブロックのドレイン側選択ゲートをプログラムし、前記温度が十分に高くない場合、低温パラメータを使用して前記第１ブロックのドレイン側選択ゲートをプログラムする、請求項１に記載の不揮発性記憶装置。
【請求項１３】
不揮発性記憶システムを動作させる方法であって、前記不揮発性記憶システムは、メモリセルのグループとして配置された複数の不揮発性メモリセルであって、メモリセルの各グループは１つ以上の選択ゲートを備え、前記選択ゲートはプログラム可能である、前記不揮発性メモリセルを備え、
前記方法は、
第１の複数の選択ゲートがプログラムされる必要があることを判断することと、
第１の温度が十分に高いことを判断することと、
前記第１の複数の選択ゲートがプログラムされる必要があり、かつ、前記第１の温度が十分に高いと判断することに応じて、高温パラメータを使用して、前記第１の複数の前記選択ゲートをプログラムすることと、
第２の複数の前記選択ゲートがプログラムされる必要があることを判断すること、
第２の温度が十分に高くないことを判断することと、
前記第２の複数の選択ゲートがプログラムされる必要があり、かつ、前記第２の温度が十分に高くないと判断することに応じて、低温パラメータを使用して、前記第２の複数の前記選択ゲートをプログラムすることと、
を備える、方法。
【請求項１４】
前記方法は、さらに、
温度を上昇させるために、前記複数のメモリセルに対してダミー読み出し動作を実行することと、
ダミー読み出し操作を実行した後に、前記第２の温度を感知することと、
を備える、請求項１３に記載の方法。
【請求項１５】
前記方法は、さらに、
前記第２の温度が十分に高くないと判断する前に、追加の温度が十分に高くないと判断することと、
前記追加の温度が十分に高くないと判断することに応じて、前期第２の複数の前記選択ゲートをプログラムすることを保留することと、
を備える、請求項１３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体メモリは、携帯電話、デジタルカメラ、携帯情報端末、医療用電子機器、モバイルコンピュータデバイス、非モバイルコンピュータデバイス、及びデータサーバなどの種々の電子デバイスに広く使用されている。半導体メモリは、不揮発性メモリ又は揮発性メモリを備えていることがある。不揮発性メモリは、不揮発性メモリが電源（例えば、バッテリ）に接続されていない場合でも、情報を記憶及び保持することができる。不揮発性メモリの例としては、フラッシュメモリ（例えば、ＮＡＮＤ型及びＮＯＲ型フラッシュメモリ）、電気的消去可能な読み出し専用メモリ（ＥＥＰＲＯＭ）などが挙げられる。
【背景技術】
【０００２】
メモリシステムが電子デバイス（ホスト）に配置又は接続されている場合、メモリシステムは、データを保存するため、及びデータを読み出すために使用され得る。データが失われないように、書込みと読み出しが正確に行われることが重要である。
【図面の簡単な説明】
【０００３】
同様の番号が付された要素は、異なる図において共通の要素を示す。
【０００４】
【図１Ａ】ホストに接続されたメモリシステムの一実施形態のブロック図である。
【図１Ｂ】フロントエンドプロセッサ回路の一実施形態のブロック図である。いくつかの実施態様において、フロントエンドプロセッサ回路は、制御部の一部である。
【図１Ｃ】バックエンドプロセッサ回路の一実施形態のブロック図である。いくつかの実施態様において、バックエンドプロセッサ回路は、制御部の一部である。
【図１Ｄ】メモリパッケージの一実施形態のブロック図である。
【図２】メモリダイの一実施形態のブロック図である。
【図３】モノリシック三次元メモリ構造の一実施形態の一部の斜視図である。
【図４Ａ】２つの平面を有するメモリ構造のブロック図である。
【図４Ｂ】メモリセルのブロックの一部の上面図を示す。
【図４Ｃ】メモリセルのブロックの一部の断面図を示す。
【図４Ｄ】選択ゲート層及びワード線層の図を示す。
【図４Ｅ】メモリセルの垂直方向の列の断面図である。
【図４Ｆ】複数のＮＡＮＤストリングの概略図である。
【図５】閾値電圧分布を示す。
【図６】データ値のデータ状態への割り当ての一例を説明する表である。
【図７】選択ゲートの閾値電圧を温度に応じて調整する（例えば、プログラムする、又は変更する）処理の一実施形態を説明するフローチャートである。
【図８】選択ゲートの集団に対する閾値電圧分布を示す図である。
【図９】１つ以上の選択ゲートの閾値電圧が閾値電圧の許容範囲内にあるのか否かを確認することによって、プログラムされるべき１つ以上の選択ゲートを特定するための処理の１つの実施形態を説明するフローチャートである。例えば、この処理は、ブロックのドレイン側の選択ゲートがプログラムされるべきであることを確認、及び決定するために利用され得る。
【図１０Ａ】１つ以上の選択ゲートをプログラムするための処理の１つの実施形態を説明するフローチャートである。
【図１０Ｂ】消去される選択ゲートの組の閾値電圧分布を示すグラフである。
【図１０Ｃ】プログラミングを受ける選択ゲートの組の閾値電圧分布を示す図である。
【図１１】選択ゲートを消去する処理の一実施形態を説明するフローチャートである。
【図１２】選択ゲートをプログラムするための処理の一実施形態を説明するフローチャートである。
【図１３Ａ】消去処理中の種々のシグナルを示す。
【図１３Ｂ】消去処理中の種々のシグナルを示す。
【図１３Ｃ】消去処理中の種々のシグナルを示す。
【図１３Ｄ】消去処理中の種々のシグナルを示す。
【図１３Ｅ】消去処理中の種々のシグナルを示す。
【図１４Ａ】プログラミング処理中の種々の信号を示す。
【図１４Ｂ】プログラミング処理中の種々の信号を示す。
【図１４Ｃ】プログラミング処理中の種々の信号を示す。
【図１４Ｄ】プログラミング処理中の種々の信号を示す。
【図１４Ｅ】プログラミング処理中の種々の信号を示す。
【図１５】選択ゲートの閾値電圧を温度に応じて調整する（例えば、プログラミング、又は変更する）ための処理の一実施形態を説明するフローチャートである。
【図１６Ａ】選択ゲートの閾値電圧を温度に応じて調整する（例えば、プログラミング、又は変更する）ための処理の一実施形態を説明するフローチャートである。
【図１６Ｂ】再プログラミングキューに基づいて、アイドリング時間中に選択ゲートの閾値電圧を調整（例えば、プログラミング、又は変更）する処理の一実施形態を説明するフローチャートである。
【図１７】選択ゲートの閾値電圧を温度に応じて調整する（例えば、プログラミング、又は変更する）ための処理の一実施形態を説明するフローチャートである。
【発明を実施するための形態】
【０００５】
不揮発性メモリデバイスの中には、例えば、ＮＡＮＤストリング（２Ｄ又は３Ｄ）などの直列接続されたメモリセルを備えるものがある。直列接続されたメモリセルのドレイン端部は、ビット線に接続され、ビット線がメモリセルと通信するかどうかを制御するドレイン側選択ゲートを有する。直列接続されたメモリセルのソース端部は、ソース線に接続され、ソース線がメモリセルと通信するかどうかを制御するソース側選択ゲートを有する。本明細書では、選択ゲートは、信号線（例えば、ビット線又はソース線）にメモリセルのグループを接続する又は信号線からメモリセルのグループを切断するために使用され得るスイッチである。一例では、選択ゲートはトランジスタによって実現されるが、他のデバイスも使用することができる。データを記憶するために使用されるメモリセルは、データメモリセルと呼ばれることもある。選択ゲートは、データメモリセルではない。
【０００６】
選択ゲートは、データメモリセル（以下では、データメモリセルをメモリセルとも呼ぶ）に対して、消去動作、プログラミング動作、又は、検知動作のどれが実行されるのかに応じて制御される。例えば、ドレイン側選択ゲートは、特定のウィンドウ又は範囲内でなければならない制御ゲート電圧Ｖｓｇｄ(制御信号とも呼ばれる）を有してよい。ＮＡＮＤストリング内のメモリセルをプログラムするために、ＮＡＮＤストリングのドレイン端部は、接地されたビット線電圧（０Ｖ）に接続されるか、又は、プログラミングを可能にする比較的低い非ゼロ電圧に設定される。ドレイン側選択ゲートを導通状態にし、ビット線電圧をメモリセルに流すためには、Ｖｓｇｄを十分に高くする必要がある。例えば、Ｖｓｇｄ＞Ｖｂｌ＋Ｖｔｈ＿ｓｇであり、Ｖｔｈはドレイン側選択ゲートトランジスタの閾値電圧であり、Ｖｂｌはビット線電圧である。ＮＡＮＤストリングのプログラミングを禁止するには、ドレイン側選択ゲートトランジスタは非導通状態にされる。ＮＡＮＤストリングのドレイン端部は、比較的高い非ゼロ電圧に設定されたビット線電圧に接続され、これによってプログラミングが禁止される。ドレイン側選択ゲートトランジスタが非導通状態になるようにＶｓｇｄは十分低くなければならない。これには、Ｖｓｇｄ＜Ｖｂｌ＋Ｖｔｈ＿ｓｇであることが必要である。
【０００７】
しかしながら、閾値電圧（Ｖｔｈ）は、通常の処理変動に起因して、異なるドレイン側選択ゲートトランジスタに対して変化し得る。異なるドレイン側選択ゲートトランジスタのＶｔｈは、典型的には中央値を中心とした分布を有する。誤差を最小限に抑えるために、選択ゲートのＶｔｈの分布はできるだけ狭くする必要がある。Ｖｔｈは、例えば、凹部の段差、本体の厚さ及び半径などの物理的寸法の変更や、ドレイン注入／ドーピングの変更などの製造（装置工学）中の処理変更によって調整することができる。しかしながら、このような処理変更の有効性は限られており、それらを制御することは困難かつ高価である。さらに、Ｖｔｈの分布は、メモリデバイスが追加のプログラム−消去サイクルを経ることに伴って、経時的に変化し得る。プログラム−消去サイクルには、同じ組のメモリセルに対する消去とプログラミングの組み合わせが含まれる。「プログラム」と「消去」ではなく「０」と「１」を書き込むシステムでは、データの書き込みがあるたびにプログラム−消去が参照できる。
【０００８】
本明細書に提供される技術は、装置工学とは無関係に、選択ゲートの閾値電圧（又は他の不揮発性特性）の評価及び調節を可能にする。本発明者らによって、低い温度で選択ゲートの閾値電圧の調整（例えば、プログラミング、又は変更）をするほど、高い温度で選択ゲートの閾値電圧を調整する場合と比較して、目標閾値電圧の制御の精度が低くなることが観察された。例えば、低い温度で選択ゲートの閾値電圧をプログラミングすると、高い温度で選択ゲートの閾値電圧をプログラミングする場合と比較して、選択ゲートの閾値電圧分布に起こり得る上側テールを含む、より広い閾値電圧の分布がもたらされる。さらに、低い温度で選択ゲートの閾値電圧をプログラミングするには、通常、高い温度で選択ゲートの閾値電圧をプログラミングするよりも時間が長くかかる。従って、選択ゲートの閾値電圧のプログラミングを温度に応じて行うことが提案される。本明細書では、選択ゲートを「プログラミングする」とは、選択ゲートの閾値電圧、又は、いつ／どのように選択ゲートが切り替わるかを定義する他の特性を調整することを意味する。同様に、選択ゲートの閾値電圧（又は、いつ／どのように選択ゲートが切り替わるかを定義する他の特性）を調整することができる場合、選択ゲートは「プログラム可能」である。したがって、プログラム可能な選択ゲートは、調整された選択ゲートの不揮発性特性を有することができる。トランジスタの場合、閾値電圧は不揮発性特性の一例である。他のスイッチは、他の不揮発性特性を有してよい。
【０００９】
選択ゲートの閾値電圧を温度に応じてプログラミングするために提案される技術の一実施形態は、メモリセルのグループとして配置された複数の不揮発性メモリセルと、複数の不揮発性メモリセルと通信する１つ以上の制御回路と、を含むメモリシステムを含む。メモリセルの各グループは、データメモリセル及び１つ以上の選択ゲートを含む。選択ゲートは、プログラム可能である。１つ以上の制御回路は、不揮発性メモリセルの温度が最低温度よりも高い場合に、プログラムされるべきと特定される選択ゲートをプログラムし、不揮発性メモリセルにおける温度が最低温度以下の場合に、プログラムされるべきと特定される選択ゲートのプログラミングを保留する電気回路である。１つ以上の制御回路は、ハードウェアのみであってよく、又はソフトウェアとハードウェアの組み合わせであってもよい。以下で、詳細に説明する。
【００１０】
図１Ａは、ホスト１２０に接続されたメモリシステム１００の一実施形態のブロック図である。メモリシステム１００は、本明細書で提案される技術を実現することができる。多くの異なるタイプのメモリシステムが、本明細書で提案する技術とともに使用されてもよい。メモリシステムの一例はソリッドステートドライブ（「ＳＳＤ」）であるが、他のタイプのメモリシステムも使用できる。メモリシステム１００は、制御部１０２、データを記憶するための不揮発性メモリ１０４、及びローカルメモリ（例えば、ＤＲＡＭ／ＲｅＲＡＭ）１０６を含む。制御部１０２は、フロントエンドプロセッサ回路（ＦＥＰ）１１０と、１つ以上のバックエンドプロセッサ回路（ＢＥＰ）１１２と、を備える。一実施形態では、ＦＥＰ１１０回路は、ＡＳＩＣ上に実装される。一実施形態では、各ＢＥＰ回路１１２は、別々のＡＳＩＣ上に実装される。ＢＥＰ回路１１２及びＦＥＰ回路１１０の各々のためのＡＳＩＣは、制御部１０２がシステム・オン・チップ（「ＳｏＣ」）として製造されるように、同じ半導体上に実装される。ＦＥＰ１１０及びＢＥＰ１１２は、いずれも独自のプロセッサを備える。一実施形態では、ＦＥＰ１１０及びＢＥＰ１１２は、ＦＥＰ１１０がマスターであり、各ＢＥＰ１１２がスレーブであるマスタースレーブ構成として動作する。例えば、ＦＥＰ回路１１０は、メモリ管理（例えば、ガベージコレクション、ウェアレベリングなど）、論理アドレスから物理アドレスへの変換、ホストとの通信、ＤＲＡＭ(ローカル揮発性メモリ）の管理、及びＳＳＤ(又は他の不揮発性記憶システム）の全体的な動作の管理を実行するフラッシュ変換層を実現する。ＢＥＰ回路１１２は、ＦＥＰ回路１１０の要求に応じて、メモリパッケージ／ダイにおけるメモリ動作を管理する。例えば、ＢＥＰ回路１１２は、読み出し処理、消去処理、及びプログラミング処理を実行することができる。さらに、ＢＥＰ回路１１２は、バッファ管理の実行、ＦＥＰ回路１１０によって要求される特定の電圧レベルの設定、エラー訂正（ＥＣＣ）の実行、メモリパッケージへのトグルモードインターフェースの制御等を行うことができる。一実施形態では、各ＢＥＰ回路１１２は、それぞれ担当するメモリパッケージの組が決まっている。制御部１０２は、制御回路の一例である。
【００１１】
一実施形態では、不揮発性メモリ１０４は、複数のメモリパッケージを含む。各メモリパッケージは、１つ以上のメモリダイを含む。したがって、制御部１０２は、１つ以上の不揮発性メモリダイに接続される。一実施形態では、メモリパッケージ１０４の各メモリダイは、ＮＡＮＤフラッシュメモリ（２次元ＮＡＮＤフラッシュメモリ及び／又は３次元ＮＡＮＤフラッシュメモリを含む）を利用する。他の実施形態では、メモリパッケージは、他のタイプのメモリを備えてもよい。
【００１２】
制御部１０２は、ＰＣＩ  Ｅｘｐｒｅｓｓ（ＰＣＩｅ）  ｏｖｅｒ  ＮＶＭ  Ｅｘｐｒｅｓｓ（ＮＶＭｅ）を実現するインターフェース１３０を介して、ホスト１２０と通信する。メモリシステム１００と連携するために、ホスト１２０は、ホストプロセッサ１２２、ホストメモリ１２４、及びＰＣＩｅインターフェース１２６を含む。ホストメモリ１２４はホストの物理メモリであり、ＤＲＡＭ、ＳＲＡＭ、不揮発性メモリ、又は他のタイプの記憶装置であってよい。ホスト１２０は、メモリシステム１００に対して外部であり、メモリシステム１００から分離されている。一実施形態では、メモリシステム１００は、ホスト１２０内に埋め込まれる。
【００１３】
図１Ｂは、ＦＥＰ回路１１０の一実施形態のブロック図である。図１Ｂは、ホスト１２０と通信するＰＣＩｅインターフェース１５０、及び、そのＰＣＩｅインターフェースと通信するホストプロセッサ１５２を示す。ホストプロセッサ１５２は、実現に適した当技術分野で公知の任意の種類のプロセッサであってよい。ホストプロセッサ１５２は、ネットワークオンチップ（ＮＯＣ）１５４と通信している。ＮＯＣは集積回路上の通信サブシステムであり、典型的には、ＳｏＣのコア間に存在する。ＮＯＣは、同期クロックドメインと非同期クロックドメインにまたがってよく、非クロックの非同期ロジックを使用してもよい。ＮＯＣの技術は、ネットワーク理論及び方法をオンチップ通信に応用し、従来のバスとクロスバーの相互接続に著しい改良をもたらす。ＮＯＣは、他の設計に比べて、ＳｏＣの拡張性と複雑なＳｏＣの電力効率を向上させる。ＮＯＣのワイヤとリンクは、多くの信号によって共有される。ＮＯＣのすべてのリンクが異なるデータパケットに対して同時に動作できるため、高レベルの並列処理が達成される。したがって、集積サブシステムの複雑さが増すにつれて、ＮＯＣは、以前の通信アーキテクチャ（例えば、専用のポイントツーポイント信号線、共有バス、又はブリッジを有するセグメント型バス）と比較して、強化された性能（スループットなど）及び拡張性を提供する。メモリプロセッサ１５６、ＳＲＡＭ１６０、及びＤＲＡＭ制御部１６２は、ＮＯＣ１５４に接続され、ＮＯＣ１５４と通信している。ＤＲＡＭ制御部１６２は、ＤＲＡＭ(例えば、ＤＲＡＭ１０６）を動作させ、ＤＲＡＭとの通信に使用される。ＳＲＡＭ１６０は、メモリプロセッサ１５６によって使用されるローカルＲＡＭメモリである。メモリプロセッサ１５６は、ＦＥＰ回路を実行し、様々なメモリ動作を実行するために使用される。２つのＰＣＩｅインターフェース１６４及び１６６も、ＮＯＣと通信している。図１Ｂの実施形態では、ＳＳＤ制御部が２つのＢＥＰ回路１１２を含んでいるため、２つのＰＣＩｅインターフェース１６４／１６６が存在する。各ＰＣＩｅインターフェースは、ＢＥＰ回路１１２の対応する１つと通信する。他の実施形態では、ＢＥＰ回路１１２の数は２つより多くても、少なくてもよく、したがって、ＰＣＩｅインターフェースの数は、２つより多くてもよい。
【００１４】
図１Ｃは、ＢＥＰ回路１１２の一実施形態のブロック図である。図１Ｃは、ＦＥＰ回路１１０と通信する（例えば、図２のＰＣＩｅインターフェース１６４及び１６６のうちの１つと通信する）ためのＰＣＩｅインターフェース２００を示す。ＰＣＩｅインターフェース２００は、２つのＮＯＣ２０２及び２０４と通信する。一実施形態では、２つのＮＯＣを組み合わせて、１つの大きなＮＯＣにしてもよい。各ＮＯＣ(２０２／２０４）は、ＳＲＡＭ(２３０／２６０）、バッファ（２３２／２６２）、及びプロセッサ（２２０／２５０）に接続され、さらにＸＯＲエンジン（２２４／２５４）及びＥＣＣエンジン（２２６／２５６）を介して、データパス制御部（２２２／２５２）にも接続される。ＥＣＣエンジン２２６／２５６は、当技術分野で公知のように、エラー訂正を実行するために使用される。ＸＯＲエンジン２２４／２５４は、プログラミングエラーがある場合に復元可能なようにデータを結合及び保存することができるように、データをＸＯＲする（データの排他的論理和をとる）ために使用される。データパス制御部２２２／２５２は、４つのチャネルを介してメモリパッケージと通信するためのインターフェースモジュールに接続されている。従って、上部ＮＯＣ２０２は、メモリパッケージと通信するための４つのチャネルのためのインターフェース２２８に関連付けられ、下部ＮＯＣ２０４は、メモリパッケージと通信するための４つの追加チャネルのためのインターフェース２５８に関連付けられる。各インターフェース２２８／２５８は、４つのトグルモードインターフェース（ＴＭインターフェース）、４つのバッファ、及び４つのスケジューラを含む。チャネルごとに、１つのスケジューラ、１つのバッファ、及び１つのＴＭインターフェースがある。プロセッサは、当技術分野で公知の任意の標準プロセッサであってよい。データパス制御部２２２／２５２は、プロセッサ、ＦＰＧＡ、マイクロプロセッサ、又は他の種類の制御部であってよい。ＸＯＲエンジン２２４／２５４及びＥＣＣエンジン２２６／２５６は、ハードウェアアクセラレータとして知られる専用のハードウェア回路である。他の実施形態では、ＸＯＲエンジン２２４／２５４及びＥＣＣエンジン２２６／２５６は、ソフトウェアで実現されてもよい。スケジューラ、バッファ、及びＴＭインターフェースは、ハードウェア回路である。
【００１５】
図１Ｄは、メモリバス（データ線及びチップイネーブル線）２９４に接続された複数のメモリダイ３００を含むメモリパッケージ１０４の一実施形態のブロック図である。メモリバス２９４は、ＢＥＰ回路１１２のＴＭインターフェース（例えば、図１Ｃ参照）と通信するためにトグルモードインターフェース２９６に接続している。いくつかの実施形態では、メモリパッケージは、メモリバス及びＴＭインターフェースに接続された小さな制御部を含んでもよい。メモリパッケージは、１つ以上のメモリダイを有してよい。一実施形態では、各メモリパッケージは、８個又は１６個のメモリダイを含むが、他の数のメモリダイも実装可能である。本明細書に記載される技術は、メモリダイの数に関して、いかなる特定の数にも限定されない。
【００１６】
図２は、メモリダイ３００の一実施形態の機能ブロック図である。図１Ｄの１つ以上のメモリダイ３００の各々は、図２のメモリダイ３００として実現することができる。図２に示される要素は、電気回路である。一実施形態では、各メモリダイ３００は、メモリ構造３２６、制御回路３１０、及び読み出し／書き込み回路３２８を含んでおり、これらは全て電気回路である。メモリ構造３２６は、行デコーダ３２４を介してワード線によってアドレス可能であり、列デコーダ３３２を介してビット線によってアドレス可能である。読み出し／書き込み回路３２８は、ＳＢ１、ＳＢ２、・・・ＳＢｐ(感知回路）を含む複数の感知ブロック３５０を含み、複数のメモリセル内のデータの１ページ（又は複数のページ）を並列に読み出し又はプログラムすることを可能にする。一実施形態では、各感知ブロックは、センス増幅器と、ビット線に接続された１組のラッチと、を備える。ラッチは、書込まれるデータ、及び／又は、読出されたデータを記憶する。感知ブロックは、ビット線ドライバを備える。
【００１７】
コマンド及びデータは、線３１８を介して、制御部とメモリダイ３００との間で送られる。一実施形態では、メモリダイ３００は、線３１８に接続された１組の入力及び／又は出力（Ｉ／Ｏ）ピンを含む。
【００１８】
制御回路３１０は、読み出し／書き込み回路３２８と協働して、メモリ構造３２６にメモリ動作（例えば、書き込み、読み出し、消去など）を実行する。一実施形態では、制御回路３１０は、状態マシン３１２、オンチップアドレスデコーダ３１４、電力制御回路３１６、及び温度検知回路３１８を含む。状態マシン３１２は、ダイレベルでのメモリ動作の制御を提供する。一実施形態では、状態マシン３１２は、ソフトウェアによってプログラム可能である。他の実施形態では、状態マシン３１２は、ソフトウェアを使用せず、完全にハードウェア（例えば電気回路）によって実現される。いくつかの実施形態では、状態マシン３１２は、マイクロコントローラ又はマイクロプロセッサによって置き換えられてよい。一実施形態では、制御回路３１０は、例えば、レジスタ、ＲＯＭヒューズ、及び他の記憶装置など、ベース電圧及び他のパラメータなどのデフォルト値を記憶するためのバッファを含む。
【００１９】
オンチップアドレスデコーダ３１４は、制御部１２０によって使用されるアドレス間のアドレスインターフェースをデコーダ３２４及び３３２によって使用されるハードウェアアドレスに提供する。電力制御モジュール３１６は、メモリ動作中に、ワード線及びビット線に供給される電力及び電圧を制御する。電力制御モジュール３１６は、電圧を生成するためのチャージポンプを含んでもよい。
【００２０】
本明細書では、制御回路３１０は、単独で、又は読み出し／書き込み回路３２８及びデコーダ３２４／３３２との組合せで、メモリ構造３２６のための１つ以上の制御回路を備える。これらの１つ以上の制御回路は、フローチャート及び信号図において後述される機能を実行する電気回路である。他の実施形態では、これらの１つ以上の制御回路は、フローチャート及び信号図において後述される機能を実行する、ソフトウェアと組合せた電気回路である制御部１０２のみから構成されてもよい。別の代替では、これらの１つ以上の制御回路は、フローチャート及び信号図において後述される機能を実行する制御部１０２及び制御回路３１０を含む。別の実施形態では、これらの１つ以上の制御回路は、状態マシン３１２（又はマイクロコントローラ又はマイクロプロセッサ）のみを含むかで、又は状態マシン３１２と制御部１０２との組合せを含む。
【００２１】
一実施形態では、メモリ構造３２６は、ウェハなどの、複数のメモリレベルが単一の基板上に形成されている不揮発性メモリセルのモノリシック三次元メモリアレイを備える。メモリ構造は、シリコン（又は他のタイプの）基板の上に配置されたアクティブ領域を有する１つ以上の物理レベルのメモリセルアレイとしてモノリシックに形成される任意のタイプの不揮発性メモリを備えてもよい。一例では、メモリ構造３２６の不揮発性メモリセルは、例えば、その開示全体が参照により本明細書に組み込まれている米国特許９，７２１，６６２で説明されるような電荷トラッピング材料を有する垂直ＮＡＮＤストリングを備えている。別の実施形態では、メモリ構造３２６は、不揮発性メモリセルの２次元メモリアレイを備える。一実施形態では、不揮発性メモリセルは、例えば、その開示全体が参照により本明細書に組み込まれている米国特許第９，０８２，５０２号に記載されているようなフローティングゲートを利用するＮＡＮＤフラッシュメモリセルである。他のタイプのメモリセル（例えば、ＮＯＲ型フラッシュメモリ）が使用されてもよい。
【００２２】
メモリ構造３２６に含まれる実際のメモリアレイアーキテクチャ又はメモリセルのタイプは、上記の例に限定されない。メモリ構造３２６を形成するために、多くの異なるタイプのメモリアレイアーキテクチャ又はメモリセル技術を使用してよい。本明細書で提案される新規な特許請求される実施形態では、特定の不揮発性メモリ技術は必要とされない。メモリ構造３２６のメモリセルに好適な技術の他の例としては、ＲｅＲＡＭメモリ、磁気抵抗メモリ（例えば、ＭＲＡＭ、Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｒｏｑｕｅ  ＭＲＡＭ、Ｓｐｉｎ  Ｏｒｂｉｔ  Ｔｏｒｑｕｅ  ＭＲＡＭ)、相変化メモリ（例えば、ＰＣＭ）などが挙げられる。メモリ構造３２６のアーキテクチャに好適な技術の例としては、二次元アレイ、三次元アレイ、クロスポイントアレイ、積層二次元アレイ、垂直ビット線アレイなどが挙げられる。
【００２３】
ＲｅＲＡＭ、又はＰＣＭＲＡＭの一例では、クロスポイントメモリは、Ｘ線及びＹ線（例えば、ワード線及びビット線）によってアクセスされるクロスポイントアレイとして配置された可逆抵抗スイッチング素子を含む。別の実施形態では、メモリセルは、導電性ブリッジメモリ素子を含んでもよい。導電性ブリッジメモリ素子は、プログラマブルメタライゼーションセルとも呼ばれる。導電性ブリッジメモリ素子は、固体電解質内のイオンの物理的再配置に基づく状態変化素子として使用され得る。場合によっては、導電性ブリッジメモリ素子は、２つの電極間に固体電解質の薄膜を有する２つの固体金属電極を含んでもよく、電極の一方は比較的不活性（例えば、タングステン）であり、他方は電気化学的に活性（例えば、銀又は銅）である。温度が上昇するにつれて、イオンの移動度も増加し、導電性ブリッジメモリセルのプログラミング閾値が低下する。したがって、導電性ブリッジメモリ素子は、温度に関して広範囲のプログラミング閾値を有することがある。
【００２４】
磁気抵抗メモリ（ＭＲＡＭ）は、磁気記憶素子によってデータを記憶する。これらの素子は、薄い絶縁層によって分離された２枚の強磁性板から形成され、強磁性板のそれぞれが磁化を保持できる。２つの板のうちの１つは、特定の極性に設定された永久磁石であり、もう１つの板の磁化は、メモリを記憶するために、外部磁界の磁化に一致するように変更することができる。メモリデバイスは、そのようなメモリセルのグリッドから構築される。プログラミングの一実施形態では、各メモリセルは１対の書き込み線の間にあり、１対の書き込み線は互いに直角に配置され、セルに平行であり、１本はセルの上、もう１本はセルの下に配置されている。電流が１対の書き込み線を通過すると、誘導磁場が生成される。
【００２５】
相変化メモリ（ＰＣＭ）は、カルコゲン化物ガラスの独特な挙動を利用する。一実施形態では、ＧｅＴｅ-Ｓｂ２Ｔｅ３超格子を使用し、レーザパルス（又は別のソースからの光パルス）によってゲルマニウム原子の配位状態を変化させるだけで、非熱的相変化を達成する。したがって、プログラミングの線量はレーザーパルスである。メモリセルによる受光をブロックすることによって、メモリセルを抑制することができる。本明細書では、「パルス」の使用には方形パルスを必要としないが、音の（連続的又は非連続的な）振動又はバースト、電流、電圧ライト、又は他の波を含むことに留意されたい。
【００２６】
当業者は、本明細書に記載される技術が単一の特定のメモリ構造に限定されず、本明細書に記載され、当業者によって理解される技術の精神及び範囲内の多くの関連するメモリ構造をカバーすることを認識するであろう。
【００２７】
図３は、複数のメモリセルを含むメモリ構造１２６を含み得るモノリシック三次元メモリアレイの一実施形態の一部の斜視図である。たとえば、図３は、メモリの１ブロックの一部を示す。図示されている構造は、誘電体層と導電層が交互に積層された積層体の上方に配置された１組のビット線ＢＬを含んでいる。例えば、誘電体層の１つはＤと表示され、導電層の１つ（ワード線層とも呼ばれる）はＷと表示される。交互に積層される誘電体層及び導電層の数は、具体的な実装形態の要求に基づいて変化し得る。１組の実施形態は、１０８〜２７８個の交互に積層された誘電体層と導電層とを含み、例えば、１２７個のデータワード線層、８個の選択層、４つのダミーワード線層、及び１３９個の誘電体層を含む。１０８〜２７８個の層より多い、又は少ない個数の層を使用してもよい。以下に説明するように、交互に積層された誘電体層及び導電層は、ローカル相互接続ＬＩによって、４つの「フィンガー」に分割されている。図３は、２つのフィンガー及び２つのローカル相互接続ＬＩを示す。交互に積層された誘電体層及びワード線層の下には、ソース線層ＳＬがある。メモリホールは、交互に積層された誘電体層及び導電層の積層体内に形成されている。例えば、メモリホールの１つはＭＨと記される。読者が交互に積層された誘電体層及び導電層の積層体内に配置されたメモリホールを見ることができるように、図３では、誘電層がシースルーで示されていることに留意されたい。一実施形態では、ＮＡＮＤストリングは、電荷トラップ層を含む材料でメモリホールを埋めることによって形成され、その結果、メモリセルの垂直方向の列が生成される。各メモリセルは、データの１つ以上のビットを記憶することができる。メモリ構造１２６を備える三次元モノリシックメモリアレイのさらなる詳細は、図４Ａ〜４Ｆを参照して以下で説明する。
【００２８】
図４Ａは、２つの平面３０２及び３０４に分割されたメモリ構造３２６の１つの例示的な編成を説明するブロック図である。各平面は、Ｍ個のブロックに分割される。一例では、各平面は約２０００個のブロックを有する。しかし、ブロック及び平面の数は異なっていてもよい。一実施形態では、メモリセルの１つのブロックは消去の単位である。つまり、１つのブロックのすべてのメモリセルが一緒に消去される。他の実施形態では、シグナリング及び選択回路を可能にするためにメモリ構造１２６を組織化するなどの他の理由で、メモリセルをブロックにグループ分けしてもよい。いくつかの実施形態では、１つのブロックのメモリセルは同じ１組のワード線を共有するので、１つのブロックは接続されたメモリセルのグループを表す。
【００２９】
図４Ｂ〜４Ｆは、三次元（「３Ｄ」）ＮＡＮＤ構造の一例を示す。図４Ｂは、メモリ構造３２６の１つのブロックの一部の上面図を示すブロック図である。図４Ｂに示されるブロックの一部は、図４Ａのブロック２の部分３０６に対応する。図４Ｂから分かるように、図４Ｂに示されるブロックは、方向４３２に延在する。一実施形態では、メモリアレイは、６０の層を有する。他の実施形態では、６０未満又は６０を超える層を有する。しかし、図４Ｂは、最上層のみを示している。
【００３０】
図４Ｂは、垂直方向の列を表す複数の円を示す。垂直方向の列の各々は、複数の選択ゲート（選択トランジスタとも呼ばれる）及び複数のメモリセル（データメモリセルとも呼ばれる）を備える。一実施形態では、各垂直方向の列が、ＮＡＮＤストリングを実装する。例えば、図４Ｂは、垂直方向の列４２２、４３２、４４２、及び４５２を示す。垂直方向の列４２２は、ＮＡＮＤストリング４８２を実装する。垂直方向の列４３２は、ＮＡＮＤストリング４８４を実装する。垂直方向の列４４２は、ＮＡＮＤストリング４８６を実装する。垂直方向の列４５２は、ＮＡＮＤストリング４８８を実装する。垂直方向の列のさらなる詳細は後述する。図４Ｂに示されるブロックは矢印４３２の方向に延在するので、このブロックは図４Ｂに示されるよりも多くの垂直方向の列を含む。
【００３１】
図４Ｂはまた、ビット線４１１、４１２、４１３、４１４、・・・４１９を含む１組のビット線４１５を示す。図４Ｂが示すのはブロックの一部のみであるため、２４本のビット線しか示されていない。ブロックの垂直方向の列には２４本を超えるビット線が接続されると考えられる。垂直方向の列を表す円の各々は、１つのビット線へ接続していることを示すために「ｘ」を付されている。例えば、ビット線４１４は、垂直方向の列４２２、４３２、４４２及び４５２に接続されている。
【００３２】
図４Ｂに示されるブロックは、種々の層を垂直方向の列の下のソース線に接続する１組のローカル相互接続４０２、４０４、４０６、４０８及び４１０を含む。ローカル相互接続４０２、４０４、４０６、４０８及び４１０はまた、ブロックの各層を４つの領域に分割する。例えば、図４Ｂに示される最上層は、フィンガーと呼ばれる領域４２０、領域４３０、領域４４０、及び領域４５０に分割されている。メモリセルを実現するブロックの層において、ローカル相互接続によって分離される４つの領域は、ワード線フィンガーと呼ばれる。一実施形態では、ブロックの共通レベル上のワード線フィンガーがブロックの端部で互いに接続して、単一のワード線を形成する。別の実施形態では、同じレベル上のワード線フィンガーは互いに接続されていない。実装形態の一例では、領域４２０、４３０、４４０及び４５０の各々において、ビット線は１つの垂直方向の列にのみ接続する。この実装形態では、各ブロックに１６行の有効な列があり、各ビット線は、各ブロックで４行に接続される。一実施形態では、共通のビット線に接続された４行のすべてが、同じワード線（互いに接続された同じレベル上の異なるワード線フィンガーを介して）に接続される。したがって、システムは、ソース側選択線及びドレイン側選択線を使用して、４つのうちメモリ動作（プログラム、検証、読み出し、及び／又は消去）されるべき１つ（又は別のサブセット）を選択する。
【００３３】
図４Ｂは、垂直方向の列の４つの行を有する各領域、４つの領域、及び１６行のブロック内の垂直方向の列を示すが、これらの具体的な数は例示的な実装形態である。他の実施形態では、ブロックあたりの領域の数がより多い又はより少なくてもよく、領域あたりの垂直方向の列の行数がより多い又はより少なくてもよく、及びブロックあたり垂直方向の列の行数がより多い又はよい少なくてもよい。
【００３４】
図４Ｂはまた、垂直方向の列をずらして示している。他の実施形態では、異なるずれパターンであってもよい。いくつかの実施態様において、垂直方向の列はずれていない。
【００３５】
図４Ｃは、図４ＢのＡＡ線に沿った断面図を示す三次元メモリ構造３２６の一実施形態の一部を示す。この断面図は、垂直方向の列４３２及び４３４、及び領域４３０（図４Ｂ参照）を切断する。図４Ｃの構造は、ドレイン側選択ゲートに関連する４つのドレイン側選択層ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３と、ソース側選択ゲートに関連する４つのソース側選択層ＳＧＳ０、ＳＧＳ１、ＳＧＳ２、及びＳＧＳ３と、４つのダミーワード線層ＤＤ０、ＤＤ１、ＤＳ０、及びＤＳ１と、データメモリセルに接続するための１２８個のデータワード線層ＷＬ０〜ＷＬＬ１２７と、を含む。他の実施形態は、４つより多い又は少ないドレイン側選択層、４つより多い又は少ないソース側選択層、４つより多い又は少ないダミーワード線層、及び１２８個より多い又は少ないワード線層を実装してよい。垂直方向の列４３２及び４３４は、ドレイン側選択層、ソース側選択層、ダミーワード線層、及びワード線層を突き通るように図示されている。一実施形態では、各垂直方向の列は、ＮＡＮＤストリングを含む。例えば、垂直方向の列４３２は、ＮＡＮＤストリング４８４を備える。垂直方向の列及び以下に列挙される層の下方には、基板１０１、基板上の絶縁膜４５４、及びソース線ＳＬが存在する。垂直方向の列４３２のＮＡＮＤストリングは、積層体の底部においてソース端部を有し、積層体の上部においてドレイン端部を有する。図４Ｂと一致するように、図４Ｃは、コネクタ４１５を介してビット線４１４に接続された垂直方向の列４３２を示す。ローカル相互接続４０４及び４０６も図示されている。
【００３６】
参照しやすいように、ドレイン側選択層ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３、ソース側選択層ＳＧＳ０、ＳＧＳ１、ＳＧＳ２、及びＳＧＳ３、ダミーワード線層ＤＤ０、ＤＤ１、ＤＳ０、及びＤＳ１、ならびにワード線層ＷＬ０−ＷＬＬ１２７をまとめて導電層と呼ぶ。一実施形態では、導電層は、ＴｉＮとタングステンとの組み合わせから作られる。他の実施形態では、ドープされたポリシリコン、タングステン又は金属シリサイドなどの金属などの他の材料を使って、導電層を形成してもよい。いくつかの実施態様では、異なる導電層は、異なる材料から形成されてもよい。導電層の間には、誘電体層ＤＬ０〜ＤＬ１４１がある。例えば、誘電体層ＤＬ１３１は、ワード線層ＷＬＬ１２３の上方かつワード線層ＷＬＬ１２４の下方にある。一実施形態では、誘電体層は、ＳｉＯ２から作られる。他の実施形態では、他の誘電材料を使って、誘電体層を形成してもよい。
【００３７】
不揮発性メモリセルは、積層体内で交互に積層された導電層及び誘電体層を貫通して延在する垂直方向の列に沿って形成される。一実施形態では、メモリセルはＮＡＮＤストリングに配置される。ワード線層ＷＬＬ０〜ＷＬＬ１２７は、メモリセル（データメモリセルとも呼ばれる）に接続する。ダミーワード線層ＤＤ０、ＤＤ１、ＤＳ０、ＤＳ１は、ダミーメモリセルに接続する。ダミーメモリセルは、ホストデータ（ホストのユーザからのデータなど、ホストから提供されるデータ）を記憶しないが、データメモリセルは、ホストデータを記憶できる。ドレイン側選択層ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３は、ビット線にＮＡＮＤストリングを電気的に接続する及びビット線からＮＡＮＤストリングを電気的に切断するために使用される。ソース側選択層ＳＧＳ０、ＳＧＳ１、ＳＧＳ２、及びＳＧＳ３は、ソース線ＳＬにＮＡＮＤストリングを電気的に接続する及びソース線ＳＬからＮＡＮＤストリングを電気的に切断するために使用される。
【００３８】
図４Ｄは、図４Ｃに部分的に示されるブロックの導電層（ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、ＳＧＤ３、ＳＧＳ０、ＳＧＳ１、ＳＧＳ２、ＳＧＳ３、ＤＤ０、ＤＤ１、ＤＳ０、ＤＳ１、及びＷＬＬ０−ＷＬＬ１２７）の論理的表現を示す。図４Ｂに関して上述したように、一実施形態では、ローカル相互接続４０２、４０４、４０６、４０８、及び４１０は、導電層を４つの領域／フィンガー（又はサブブロック）に分割している。例えば、ワード線層ＷＬＬ１２６は、領域４６０、４６２、４６４、及び４６６に分割されている。ワード線層（ＷＬＬ０−ＷＬＬ１２７）の場合、領域はワード線フィンガーと呼ばれ、例えば、ワード線層ＷＬＬ１２６は、ワード線フィンガー４６０、４６２、４６４、及び４６６に分割されている。例えば、領域４６０は、１つのワード線層上の１つのワード線フィンガーである。一実施形態では、同じレベルにある４つのワード線フィンガーは互いに接続されている。別の実施形態では、それぞれのワード線フィンガーは、別個のワード線として動作する。
【００３９】
ドレイン側選択ゲート層ＳＧＤ０（最上層）も、フィンガー又は選択線フィンガーとしても知られる領域４２０、４３０、４４０、及び４５０に分割されている。一実施形態では、同じレベルにある４つの選択線フィンガーは互いに接続されている。別の実施形態では、それぞれの選択線フィンガーは、別個のワード線として動作する。
【００４０】
図４Ｅは、垂直方向の列４３２の一部を含む、図４Ｃの領域４２９の断面図を示す。一実施形態では、垂直方向の列は丸いが、他の実施形態では、他の形状であってもよい。一実施形態では、垂直方向の列４３２は、ＳｉＯ２などの誘電体から作られる内側コア層４７０を含む。他の材料が使用されてもよい。ポリシリコンチャネル４７１が、内側コア４７０の周囲を囲んでいる。ポリシリコン以外の材料が使用されてもよい。ビット線とソース線に接続しているのは、チャネル４７１であることに注意されたい。トンネル誘電体４７２が、チャネル４７１の周囲を囲んでいる。一実施形態では、トンネル誘電体４７２は、ＯＮＯ構造を有する。（例えば）窒化ケイ素などの電荷トラップ層４７３が、トンネル誘電体４７２の周囲を囲んでいる。他のメモリ材料及び構造が使用されてもよい。本明細書に記載される技術は、特定の材料又は構造に限定されない。
【００４１】
図４Ｅは、誘電体層ＤＬ１３１、ＤＬ１３２、ＤＬ１３３、ＤＬ１３４、及びＤＬＬ１３５、ならびにワード線層ＷＬＬ１２３、ＷＬＬ１２４、ＷＬ１２５、ＷＬＬ１２６、及びＷＬＬ１２７を示す。ワード線層の各々は、ワード線領域４７６を含む。ワード線領域４７６は酸化アルミニウム層４７７によって囲まれ、酸化アルミニウム層４７７はブロッキング酸化物（ＳｉＯ２）層４７８によって囲まれる。ワード線層と垂直方向の列との物理的相互作用によって、メモリセルが形成される。したがって、一実施形態では、メモリセルは、チャネル４７１、トンネル誘電体４７２、電荷トラップ層４７３、ブロッキング酸化物層４７８、酸化アルミニウム層４７７及びワード線領域４７６を備える。例えば、ワード線層ＷＬＬ１２７及び垂直方向の列４３２の一部は、メモリセルＭＣ１を含む。ワード線層ＷＬＬ１２６及び垂直方向の列４３２の一部は、メモリセルＭＣ２を含む。ワード線層ＷＬＬ１２５及び垂直方向の列４３２の一部は、メモリセルＭＣ３を含む。ワード線層ＷＬＬ１２４及び垂直方向の列４３２の一部は、メモリセルＭＣ４を含む。ワード線層ＷＬＬ１２３及び垂直方向の列４３２の一部は、メモリセルＭＣ５を含む。他の構成では、メモリセルは異なる構造を有してもよいが、その場合でもメモリセルは記憶部である。
【００４２】
メモリセルがプログラムされる際には、そのメモリセルに関連づけられた電荷トラップ層４７３の一部に、電子が蓄積される。これらの電子は、ワード線領域４７６における適切な電圧に応じて、チャネル４７１からトンネル誘電体４７２を通って、電荷トラップ層４７３に引き込まれる。メモリセルの閾値電圧（Ｖｔｈ）は、蓄積された電荷の量に比例して増加する。一実施形態では、電荷トラップ層への電子のファウラー・ノルドハイムトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  Ｔｕｎｎｅｌｉｎｇ）によって、プログラミングが達成される。消去動作中に、電子がチャネルに戻ったり、又は正孔が電荷トラップ層に注入され、電子と再結合したりする。一実施形態では、ゲート誘導ドレインリーク（ＧＩＤＬ）のような物理的メカニズムを介した、電荷トラップ層への正孔注入を用いて、消去が達成される。
【００４３】
図４Ｆは、図３〜４Ｅに示されるメモリの一部の概略図である。図４Ｆは、ブロック全体にわたって延在する物理ワード線ＷＬＬ０−ＷＬＬ１２７を示す。図４Ｆの構造は、ビット線４１１〜４１９を含む図４Ａ〜Ｅのブロック２の部分３０６に対応する。ブロックにおいて、各ビット線は４つのＮＡＮＤストリングに接続されている。ドレイン側選択線ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３は、４つのＮＡＮＤストリングのうちのどれが関連するビット線に接続するかを判断するために使用される。ドレイン側選択線ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３に接続されたトランジスタ４５０、４５２、４５４、４５６は、ドレイン側選択ゲートである。ソース側選択線ＳＧＳ０、ＳＧＳ１、ＳＧＳ２、及びＳＧＳ３は、４つのＮＡＮＤストリングのうちのどれが共通ソース線に接続するかを判断するために使用される。ソース側選択線ＳＧＳ０、ＳＧＳ１、ＳＧＳ２、及びＳＧＳ３に接続されたトランジスタ４６０、４６２、４６４、４６６は、ソース側選択ゲートである。ブロックは、４つのサブブロックＳＢ０、ＳＢ１、ＳＢ２及びＳＢ３に分割されていると考えることもできる。サブブロックＳＢ０は、ＳＧＤ０及びＳＧＳ０によって制御される垂直ＮＡＮＤストリングに対応し、サブブロックＳＢ１は、ＳＧＤ１及びＳＧＳ１によって制御される垂直ＮＡＮＤストリングに対応し、サブブロックＳＢ２は、ＳＧＤ２及びＳＧＳ２によって制御される垂直ＮＡＮＤストリングに対応し、サブブロックＳＢ３は、ＳＧＤ３及びＳＧＳ３によって制御される垂直ＮＡＮＤストリングに対応する。
【００４４】
図３〜４Ｆの例示的なメモリシステムは、電荷トラップ材料を有する垂直ＮＡＮＤストリングを含む三次元メモリ構造であるが、他の（２Ｄ及び３Ｄ）メモリ構造も、本明細書に記載の技術と共に使用されてよい。
【００４５】
上述のメモリシステムは、消去、プログラムミング、及び読み出しが可能である。（検証を伴う）プログラミング処理が正常に終了したとき、メモリセルの閾値電圧は、状況に応じて、プログラムされたメモリセルの閾値電圧の１つ以上の分布内にあるか、又は消去されたメモリセルの閾値電圧の分布内にあるべきである。図５は、各メモリセルが３ビットのデータを記憶する場合のメモリアレイの閾値電圧分布の例を示す。しかしながら、他の実施形態では、メモリセルあたりのデータ容量が異なってもよい（例えば、メモリセルあたり１、２、４、又は５ビットのデータなど）。図５は、８つのデータ状態に対応する８つの閾値電圧分布を示す。第１の閾値電圧分布（データ状態）Ｓ０は、消去されたメモリセルを表す。他の７つの閾値電圧分布（データ状態）Ｓ１〜Ｓ７は、プログラムされたメモリセルを表しているため、プログラム状態とも呼ばれる。それぞれの閾値電圧分布（データ状態）は、データビットの組に対する所定の値に対応する。メモリセルにプログラムされたデータとセルの閾値電圧レベルとの間の特定の関係は、セルに採用されたデータコード化配列に依存する。一実施形態では、データ値はグレイコード割当てを使用して閾値電圧範囲に割り当てられ、メモリの閾値電圧がその隣接する物理状態に誤ってシフトした場合、１つのビットのみが影響を受ける。
【００４６】
図５は、メモリセルからのデータを読み出すための７つの読み出し参照電圧、Ｖｒ１、Ｖｒ２、Ｖｒ３、Ｖｒ４、Ｖｒ５、Ｖｒ６、及びＶｒ７を示す。あるメモリセルの閾値電圧が７つの読み出し参照電圧を上回るか下回るかを確認する（例えば、感知動作を実行する）ことによって、システムは、メモリセルがどのデータ状態（すなわち、Ｓ０、Ｓ１、Ｓ２、Ｓ３、・・・）にあるかを判定することができる。
【００４７】
図５はまた、７つの検証参照電圧、Ｖｖ１、Ｖｖ２、Ｖｖ３、Ｖｖ４、Ｖｖ５、Ｖｖ６、及びＶｖ７を示す。メモリセルをデータ状態Ｓ１にプログラミングする場合、システムは、これらのメモリセルがＶｖ１以上の閾値電圧を有するかどうかを確認する。メモリセルをデータ状態Ｓ２にプログラミングする場合、システムは、メモリセルがＶｖ２以上の閾値電圧を有するかどうかを確認する。メモリセルをデータ状態Ｓ３にプログラミングする場合、システムは、メモリセルがＶｖ３以上の閾値電圧を有するかどうかを判定する。メモリセルをデータ状態Ｓ４にプログラミングする場合、システムは、これらのメモリセルがＶｖ４以上の閾値電圧を有するかどうかを確認する。メモリセルをデータ状態Ｓ５にプログラミングする場合、システムは、これらのメモリセルがＶｖ５以上の閾値電圧を有するかどうかを確認する。メモリセルをデータ状態Ｓ６にプログラミングする場合、システムは、これらのメモリセルがＶｖ６以上の閾値電圧を有するかどうかを確認する。メモリセルをデータ状態Ｓ７にプログラミングする場合、システムは、これらのメモリセルがＶｖ７以上の閾値電圧を有するかどうかを確認する。図５はまた、メモリセルが適切に消去されたかどうかを確認するための電圧レベルであるＶｅｖを示す。
【００４８】
フルシーケンスプログラミングとして知られる一実施形態では、消去されたデータ状態Ｓ０から直接、プログラムされたデータ状態Ｓ１〜Ｓ７のいずれかに、メモリセルをプログラムすることができる。例えば、プログラムされるべきメモリセルの集団は、集団中の全てのメモリセルが消去されたデータ状態Ｓ０になるように、最初に消去されてよい。次に、プログラミング処理を使用して、メモリセルをデータ状態Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６、及び／又はＳ７に直接プログラムする。例えば、いくつかのメモリセルがデータ状態Ｓ０からデータ状態Ｓ１にプログラムされている間に、他のメモリセルがデータ状態Ｓ０からデータ状態Ｓ２に、及び／又はデータ状態Ｓ０からデータ状態Ｓ３に、というようにプログラムされている。図５の矢印は、フルシーケンスプログラミングを表す。本明細書に記載される技術はまた、フルシーケンスプログラムに加えて、他のタイプのプログラミング（マルチステージ／フェーズプログラミングを含むが、これらに限定されない）と共に使用可能である。いくつかの実施形態では、データ状態Ｓ１〜Ｓ７が重複してよく、制御部１０２は、正しいデータが記憶されることを識別するためにエラー訂正に依存する。
【００４９】
図６は、データ状態へのデータ値の割り当ての一例を説明する表である。図６の表では、Ｓ０＝１１１、Ｓ１＝１１０、Ｓ２＝１００、Ｓ３＝０００、Ｓ４＝０１０、Ｓ５＝０１１、Ｓ６＝００１、及びＳ７＝１０１である。他のデータエンコーディングが使用されてもよい。本明細書に開示される技術では、特定のデータエンコーディングは必要とされない。一実施形態では、ブロックが消去動作を受けると、すべてのメモリセルがデータ状態Ｓ０（消去状態）に移行される。図６の実施形態では、メモリセルが消去された状態では（例えば、データ状態Ｓ０のときには）、そのメモリセルに記憶される全てのビットは１である。
【００５０】
上述のように、通常の処理変動に起因して、異なる選択ゲート間でＶｔｈが変化し得る。異なる選択ゲートトランジスタのＶｔｈは、典型的には中央値を中心とする分布を有する。メモリシステムの動作中のエラーを最小限に抑えるためには、Ｖｔｈの分布はできるだけ狭いほうがよい。選択ゲートの集団のＶｔｈがあまりにも大きく変動する場合、ブロックの動作（例えば、書き込み及び読み出し）が影響を受ける可能性があり、その結果、エラーが生じる。Ｖｔｈがあまりにも大きく変動してしまった事態を改善するために、１つ以上の選択ゲートのＶｔｈを調整することが提案される。本明細書において提供される技術は、選択ゲートの閾値電圧（又は他の不揮発性特性）の評価及び調節を可能にする。高い温度で選択ゲートの閾値電圧を調整する場合と比較して、低い温度で選択ゲートの閾値電圧を調整するほど、目標閾値電圧の制御精度が低くなることが、本発明者によって観察されている。例えば、高い温度で選択ゲートの閾値電圧をプログラミングする場合と比較して、低い温度で選択ゲートの閾値電圧をプログラミングするほど、選択ゲートの閾値電圧分布に起こり得る上側テールを含む、閾値電圧の分布が広くなる可能性がある。さらに、より低い温度で選択ゲートの閾値電圧をプログラムするには、通常、より高い温度で選択ゲートの閾値電圧をプログラムするよりも時間が長くかかる。したがって、温度に応じて選択ゲートの閾値電圧のプログラミングを行うことが提案される。本明細書に記載されるプロセスは、違うタイプの選択ゲートの閾値電圧、又は別の特性を調整するために適用されてよい。例えば、本明細書に記載されるプロセスは、ドレイン側選択ゲート及び／又はソース側選択ゲートの閾値電圧を調節することに適用されてよい。
【００５１】
図７は、選択ゲートの閾値電圧を温度に応じてプログラムする（又は調整する）ための処理の一実施形態を説明するフローチャートである。一実施形態では、図７の処理は、上述の１つ以上の制御回路によって、又はその指示によって実行される。例えば、図７の処理は、制御部１０２によって、又はその指示によって実行され得る。一つの実装形態の例では、制御部１０２は、種々のタスク／動作を実行するために、メモリダイ３００に指令を送信することによって、図７の処理を実行する。図７のステップ５０２において、１つ以上の制御回路は、１つ以上の選択ゲートの閾値電圧（又は他の不揮発性特性）が閾値電圧の許容範囲内にあるかどうかを確認することによって、プログラムされるべき１つ以上の選択ゲートを特定する。一例示的な実施形態では、制御部１０２は、一連の１つ以上の指令をメモリダイ３００に送り、１つ又は複数のブロックの選択ゲートのすべて（又はドレイン側選択ゲートのすべて）が閾値電圧の許容範囲内にあるかどうかを確認する。この確認は、メモリダイ３００が制御回路３１０、再書き込み回路３２８、及びデコーダ３２４／３３２を用いることによって実行される。結果は、制御部１０２に報告される。例えば、メモリダイ３００は、閾値電圧の許容範囲内にない選択ゲートの数を報告してよい。あるいは、メモリダイ３００は、どの特定の選択ゲートが閾値電圧の許容範囲内にないかを報告してもよい。別の代替では、メモリダイ３００は、どのブロックが閾値電圧の許容範囲内にないドレイン側選択ゲートを有するかを報告する。
【００５２】
図８は、選択ゲートの集団に対する閾値電圧分布５５０を示す図である。Ｙ軸は、選択ゲートの数である。Ｘ軸は、閾値電圧（Ｖｔｈ）である。図８は、１つの特定の閾値電圧Ｖｓｇ＿ｕｂを示す。これは、閾値電圧の許容範囲の上限を表す。一実施形態では、選択ゲートの閾値電圧が分布５５０内にあり、Ｖｓｇ＿ｕｂ未満である場合に、その選択ゲートは閾値電圧の許容範囲内の閾値電圧を有する。別の実施形態では、閾値電圧の許容範囲は、下限を有している。したがって、ステップ５０２の一実施形態は、選択ゲートの閾値電圧がＶｓｇ＿ｕｂ未満であるかどうかを確認することを含む。図８から分かるように、閾値電圧分布５５０は上側テールを含んでおり、上側テールは、Ｖｓｇ＿ｕｂを超える閾値電圧５５０の部分として定義される。理想的なメモリシステムでは、上側テールは存在しない。上側テールが存在する場合、高すぎる閾値電圧を有する選択ゲートが存在するため、メモリは、データの書込み及び読み出中にエラーに遭遇する可能性がある。ステップ５０２の別の実施形態は、選択ゲートの閾値電圧がＶｓｇ＿ｕｂ未満であり、かつ下限より大きいかどうかを確認することを含む。
【００５３】
図７に戻ると、ステップ５０４において、１つ以上の制御回路は、不揮発性メモリセルの現在の温度が最低温度よりも高いかどうかを判断する。一実施形態では、最低温度は８５℃である。別の実施形態では、最低温度は４０℃である。別の実施形態では、最低温度は４０℃〜８５℃の範囲から選択される。ステップ５０４の一実施形態では、制御部１０２は、メモリダイ３００に指令を送り、メモリダイ３００（メモリ構造３２６を含む）の現在の温度を感知するようメモリダイ３００に指示する。メモリダイ３００（図２参照）は、現在の温度を感知可能な温度検知回路３１８を含む。次いで、感知された現在の温度が、制御部１０２に送られる。別の実施形態では、メモリダイ３００は、現在の温度が最低温度を上回るか下回るかのみを報告する。
【００５４】
ステップ５０４において、不揮発性メモリセルにおける現在の温度が最低温度よりも高いと判断された場合、ステップ５０２で特定された選択ゲートがプログラムされる。一実施形態では、ステップ５０２は、プログラムされる必要があるドレイン側選択ゲートを有するブロックを特定することを含み、ステップ５０６は、ステップ５０２で特定されたそれらのブロック内のドレイン側選択ゲートをプログラムすることを含む。ステップ５０６のさらなる詳細は、以下に提供される。
【００５５】
不揮発性メモリセルにおける現在の温度が最低温度以下であると判断された場合（ステップ５０４）、ステップ５０８において、１つ以上の制御回路は、不揮発性メモリセルの温度が最低温度よりも高くないことを理由に、ステップ５０２においてプログラムされるべきと特定された選択ゲートのプログラミングを保留する。したがって、１つ以上の制御回路は、プログラミングを後の時間に先送りする。一実施形態では、制御部１０２は、プログラムされる必要があるが、温度が最低温度以下であるという理由でプログラミングが保留されている選択ゲートの指標を記憶する。ステップ５１０において、１つ以上の制御回路は、不揮発性メモリセルの温度が最低温度よりも高いアイドリングタイムの間に、ステップ５０２でプログラムされるべきと特定された選択ゲートをプログラムする。例えば、一実施形態では、制御部１０２がアイドリング中に、制御部１０２は、メモリダイ３００から現在の温度を要求する。温度が最低温度よりも高い場合、制御部１０２は、メモリダイ３００に、ステップ５０２で特定された選択ゲートの閾値電圧をプログラムするように指示する。別の実施形態では、システムは、メモリダイ３００がアイドリング状態になるのを待つ。アイドリング状態になると、メモリダイ３００は現在の温度を感知する。現在の温度が最低温度を超えている場合、メモリダイ３００は、プログラムされる必要がある選択ゲートの閾値電圧を自動的に調整することができる、又は、メモリダイがアイドリング状態であり温度が最低温度を超えているということを制御部に知らせて、制御部にプログラムされるべきと特定された選択ゲートをプログラムするようにメモリダイ３００に指示するかどうかを決定させることができる。一実装形態では、ステップ５０８は、制御部又はシステムがアイドリング状態になり、温度が最低温度よりも高くなるまで（例えば、ステップ５１０）、１つ以上の選択ゲートのプログラミングを保留することを含む。したがって、ステップ５０８とステップ５１０の間の時間は変化するものあり、短時間又は長時間であり得る。
【００５６】
図９は、１つ以上の選択ゲートの閾値電圧が閾値電圧の許容範囲内にあるか否かを確認することによって、プログラムされるべき１つ以上の選択ゲートを特定するための処理の１つの実施形態を説明するフローチャートである。すなわち、図９の処理は、図７のステップ５０２の一実装形態である。一実施形態では、図９の処理は、上述の１つ以上の制御回路によって、又はその指示によって実行される。例えば、図９の処理は、メモリダイ３００の図２の回路を使用して、制御部１０２の指示で実行され得る。すなわち、一実装形態では、制御部１０２は、メモリダイ３００に指令を送ることによって図９の処理を実行して、図９の様々なタスク／動作を実行し、メモリダイ３００は、制御回路３１０、読み出し／書き込み回路３２８、及びデコーダ３２４〜３３２を使用して、図９に関して以下に記載される個々の動作を実行する。一実施形態では、図９の処理が周期的に実行される。例えば、図９の処理は、メモリダイが５，０００回（又は別の回数）サイクルされた後（各サイクルは、プログラミング及び消去（又は書き込み）を含む）、そのメモリダイの全てのブロックに対して実行されてよい。続いて、図９の処理は、後続の１，０００サイクル（又は別のサイクル数）毎に実行されてよい。別の実施形態では、プログラミングエラー又は読み出しエラーなどのエラーが発生した後に、図９の処理が実行されてもよい。
【００５７】
図９のステップ５７０では、ブロックがアクセスされる。したがって、図９の処理は、１つのブロックに対して実行される。図９の処理は、複数回（連続的に又は並行して）実行されてよく（各ブロックについて１回）、したがって、数千のブロックを有するシステムでは、図９の処理が数千回実行されると考えられる。図９の処理（及び図７の処理）が定期的に（例えば、最初の５，０００サイクルの後、次いで１，０００サイクル毎に）実行される例では、図９の処理を実行する各期間において、処理は各ブロックにつき１回実行される。他の実施形態では、図９の処理は、ブロックのサブセットについてのみ実行される。ステップ５７０では、確認されるべき特定のブロックがアクセスされる。ステップ５７２では、ブロックのすべての選択ゲート（又はドレイン側選択ゲート）に対して、閾値電圧上限Ｖｓｇ_ｕｂ(図８参照）で検知動作が実行される。例えば、ドレイン側選択ゲートに対する制御ゲート信号（ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、ＳＧＤ３）に電圧Ｖｓｇ＿ｕｂを印加し、その後、システムが、ドレイン側選択ゲートが導通するか導通しないかを判定する。一実施形態では、制御ゲートに接続された様々な制御信号（例えば、ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３、図４Ｆ参照）に電圧Ｖｓｇ＿ｕｂを印加することによって、全てのドレイン側選択ゲート（又は複数のドレイン側選択ゲート）を同時に検知することができる。他の実施形態では、ステップ５７２の検知は、ドレイン側選択ゲートに代えて、又は加えて、ソース側選択ゲートに対して実行されてもよい。図９のステップ５７４では、選択ゲートの閾値電圧が閾値電圧の許容範囲内にあるか否かが判断される。例えば、制御線を介して制御ゲートにＶｓｇ＿ｕｂが印加されることに応じて、確認された選択ゲートが導通する場合、その選択ゲートの閾値電圧はＶｓｇ＿ｕｂ未満である。したがって、その選択ゲートの閾値電圧は、閾値電圧の許容範囲内である。制御ゲートにＶｓｇ＿ｕｂが印加されることに応じて、選択ゲートが電流を流さない場合、その選択ゲートの閾値電圧は、Ｖｓｇ＿ｕｂを超えている。したがって、その選択ゲートの閾値電圧は閾値電圧の許容範囲内ではない。
【００５８】
ステップ５７４において、選択ゲートが閾値電圧の許容範囲内の閾値電圧を有すると判断される場合、その選択ゲートは、ステップ５７８において、プログラムされるべき選択ゲートとして特定されない。ステップ５７４において、選択ゲートが閾値電圧の許容範囲内にないと判断される場合、その選択ゲートは、ステップ５７６において、プログラムされるべき選択ゲートとして特定される。いくつかの実施形態では、ブロックの選択ゲートは、プログラムされるべきか、又はプログラムされるべきでないか、個々に特定される。別の実施形態では、選択ゲートをプログラムするか否かの決定は、ブロックレベルで行われる。つまり、ブロックのいずれか１つの選択ゲート（又はブロックのいずれか１つのドレイン側選択ゲート）が閾値電圧の許容範囲内にない場合、そのブロックのすべての選択ゲートが、プログラムされるべきと特定される。別の実施形態では、最小数を超える選択ゲートが閾値電圧の許容範囲外の閾値電圧を有する場合、そのブロックの全ての選択ゲート（又は全てのドレイン側選択ゲート）が、プログラムされるべきと特定される。したがって、一実施形態では、プログラムされるべき選択ゲートを特定する判断は、個々の選択ゲート単位で行われる。別の実施形態では、選択ゲートをプログラムするかどうかの判定はブロック単位で行われる。他の実施形態では、グループ単位で判断を行うために、選択ゲートが別の方法でグループ化されてもよい。
【００５９】
図１０Ａは、プログラムされるべきと特定された選択ゲートをプログラミングする処理の一実施形態を説明するフローチャートである。したがって、図１０Ａの処理は、図７のステップ５０６の一実装形態である。一実施形態では、図１０Ａの処理は、上述の１つ以上の制御回路によって、又はその指示によって実行される。例えば、図１０Ａの処理は、制御部１０２によって、又は指示によって実行され得る。一実装形態では、制御部１０２は、メモリダイ３００に指令を送ることによって図１０Ａの処理を実行し、その結果、メモリダイ３００は指令に従って、消去及びプログラムを実行してよい。図１０Ａのステップ６０２において、１つ以上の制御回路は、プログラムされるべきと特定された選択ゲートを消去する。一実施形態では、選択ゲートは、消去された結果、消去状態となる（例えば、図５の状態Ｓ０）。別の実施形態では、ステップ６０２の消去は、選択ゲートの閾値電圧が下げられるが、図５の状態Ｓ０まで完全には下げられないような消去を含む。例えば、図１０Ｂは、２つの閾値電圧分布６２０及び６２２のグラフを示す。閾値電圧分布６２０は、テールを有する選択ゲートの集団の閾値電圧の分布であり、選択ゲートのいくつかがＶｓｇ＿ｕｂより大きい閾値電圧を有している。図１０Ｂの閾値電圧分布６２０は、図８の閾値電圧分布５５０と類似している。図１０Ａのステップ６０２における消去処理は、閾値分布が、分布６２０から分布６２２になるように、選択ゲートの閾値電圧を調整することを含む。これは、メモリ選択ゲートが、それらの閾値電圧がＶｖ＿ｅｒ未満になるまで消去されるように、Ｖｖ＿ｅｒを消去検証電圧レベルとして使用する消去処理を実行することを含んでよい。閾値電圧分布６２２は、閾値電圧分布６２０より数ボルト低くてもよい。ステップ６０２の一実施形態は、制御部１０２がメモリダイ３００に消去動作を実行するように指示することを含む。
【００６０】
図１０Ａのステップ６０４では、１つ以上の制御回路は、ステップ６０２で消去された選択ゲートをプログラムする。例えば、図１０Ｃは、プログラム（例えば、選択ゲートの閾値電圧を調整すること）の結果として、消去された選択ゲートの閾値電圧分布６２２が閾値電圧分布６２４になることを示す。閾値電圧分布６２４は、Ｖｓｇｖで下限を有し、Ｖｓｇ＿ｕｂで上限を有する。図から分かるように、閾値電圧分布６２４は、上側テールを有さず、図１０Ｂの閾値電圧分布６２０よりもはるかに狭い。したがって、一実施形態では、ステップ６０４のプログラミング処理は、選択ゲートの閾値電圧分布が縮まり、上側テールを除去するように、選択ゲートの閾値電圧を調整することを含む。ステップ６０４の一実施形態は、制御部１０２がメモリダイ３００にプログラミング動作を実行するように指示することを含む。
【００６１】
いくつかのメモリシステムでは、消去とプログラミングを書き込みと呼ぶため、メモリシステムが少なくとも２つのデータ値を書き込むことに注意されたい。消去／プログラムと書込みの命名は、本明細書中に提案される新しい技術に関連するので、機能を変化させない。
【００６２】
図１１は、選択ゲートを消去する処理の一実施形態を説明するフローチャートである。すなわち、図１１の処理は、図１０Ａのステップ６０２の一実装形態である。一実施形態では、図１１の処理は、上述の１つ以上の制御回路によって、又は指示によって実行される。例えば、図１１の処理は、制御部１０２の指示によって実行され得る。一実装形態では、制御部１０２は、種々のタスク／動作を実行するためにメモリダイ３００に指令を送信することによって、図１１の処理を実行する。一実施形態では、消去処理は、消去及び消去検証を含む。図１１の処理では、ステップ６５０〜６５６は消去を含み、ステップ６５８〜６６４は消去検証を含む。一実施形態では、制御部１０２は、消去を実行する指令を送信し、消去検証を実行する後続の指令を送信する。これらの指令に応じて、図１１のステップが、メモリダイ３００によって実行される。別の実施形態では、制御部１０２は、図１１のステップの各々について個々の指令を送り、それらの指令に応じて、適切な動作がメモリダイ３００によって実行される。別の実施形態では、制御部１０２は、図１１の処理を実行するための指令を送り、メモリダイは、それに応じて、ステップ６５０〜６６８を実行する。
【００６３】
ステップ６５０では、消去されるべき選択ゲートの制御線が接地される。一実施形態では、すべての選択ゲート（又は１ブロックのすべてのドレイン側選択ゲート）は、一緒に消去される。したがって、すべての制御線（ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、ＳＧＤ３、ＳＧＳ０、ＳＧＳ１、ＳＧＳ２、ＳＧＳ３）が接地される。ドレイン側選択ゲートのみが消去されている実施形態では、制御信号ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３が接地される。ステップ６５２では、消去されていない選択ゲートの制御線がフローティングされる。ブロックのいくつかのドレイン側選択ゲートが消去され、いくつかは消去されない実施形態において、消去されない選択ゲートのそれぞれの制御線がフローティングする。図１１のステップ６５４では、非選択ビット線が接地される。すなわち、プログラミング及び消去のために選択されていない選択ゲートに接続されている、又はそれと通信しているビット線が接地される。ステップ６５６では、消去されるべき選択ゲートと通信しているビット線に消去電圧Ｖｂｌ＿ｅｒａｓｅが印加される。すなわち、選択ビット線は、消去電圧を受ける。一実施形態では、消去電圧は、パルス毎に大きさが増加する一連の電圧パルスである。ステップ６５０〜６５６の結果として、選択された選択ゲートは、消去を経験する。
【００６４】
ステップ６５８では、消去された選択ゲートについて、比較電圧が制御ゲート上で駆動され、消去が完了したかどうかを確認する。例えば、制御ゲート電圧Ｖｖ_ｅｒ(図１０Ｂ参照）が制御線（例えば、ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、及びＳＧＤ３）に印加される。ステップ６６０において、感知ブロック３５０（図２参照）は、消去される選択ゲートの導電状態又は非導電状態を感知する。その結果は、ステップ６６２において、それぞれの感知ブロックのラッチに記憶される。ステップ６６４において、ブロックのすべての選択ゲートが適切に消去されているという検証が成功すると、ステップ６６６において、消去処理は完了する。そうでない場合、消去処理は、ステップ６６８で続行しなければならない。続行するために、次のパルスの消去電圧Ｖｂｌ＿ｅｒａｓｅの大きさが大きくされる。次いで、ステップ６５０に進み、全ての（又は十分な数の）選択ゲートの消去処理が適切に検証されるまで、図１１の処理が繰り返し実行される。
【００６５】
図１２は、選択ゲートをプログラムする処理の一実施形態を説明するフローチャートである。すなわち、図１２の処理は、図１０Ａのステップ６０４の一実装形態である。一実施形態では、図１２の処理が上述の１つ以上の制御回路によって、又はその指示によって実行される。例えば、図１２の処理は、制御部１０２によって、又はその指示によって実行され得る。一実装形態では、制御部１０２は、種々のタスク／動作を実行するためにメモリダイ３００に指令を送信することによって、図１２の処理を実行する。例えば、制御部１０２は、図１２の全処理を実行するために１つの指令を送信してよい。あるいは、制御部１０２は、図１２のステップの各々について別個の指令を送ることができる。図１２のプログラミングは、プログラミング（ステップ７０２〜７０８）及びプログラム検証（ステップ７１０〜７１６）を含むことに留意されたい。一実施形態では、制御部１０２はプログラムのための指令を送り、それに応じて、メモリダイ３００は、ステップ７０２〜７０８を実行し、制御部１０２は、プログラム検証を実行するための指令を送り、それに応じて、メモリダイ３００は、ステップ７１０〜７１６を実行してよい。
【００６６】
図１２のステップ７０２において、電圧Ｖｂｌ＿ｓｅｌが、プログラムされるべき選択ゲートと通信しているビット線に印加される。ステップ７０４において、電圧Ｖｂｌ＿ｕｎｓｅｌが、プログラムされるべきだと特定されていない選択ゲートに接続されている非選択ビット線に印加される。ステップ７０６では、プログラムされていない選択ゲートの制御線がフローティングすることが許容される。ステップ７０８において、プログラム電圧Ｖｓｇｄ＿ｐｇｍが、プログラムされるべき選択ゲートの制御線に印加される。一実施形態では、プログラム電圧Ｖｓｇｄ＿ｐｇｍは一連の電圧パルスであり、各々の連続するパルスは前のパルスよりも大きい。ステップ７０２〜７０８に応じて、選択ゲートは、何らかのプログラミングを受け、閾値電圧が上昇する。
【００６７】
図１２のステップ７１０において、制御ゲート電圧Ｖｓｇｖが、プログラムされた選択ゲートの制御線に印加される。Ｖｓｇｖは、閾値電圧が十分に上昇したかどうかを示すために使用される比較電圧である。例えば、図１０Ｃは、目標の閾値電圧分布６２４の下限としてＶｓｇｖを示す。ステップ７１２において、感知ブロック３５０を使って、プログラムされている選択ゲートの導通状態又は非導通状態を感知する。それぞれの制御線（例えば、ＳＧＤ０、ＳＧＤ１，ＳＧＤ２、又はＳＧＤ３）にＶｓｇｖを印加することに応じて選択ゲートが導通している場合、その選択ゲートの閾値電圧はＶｓｇｖ未満であり、その選択ゲートは検証されない。選択ゲートが非導通状態である場合、閾値電圧はＶｓｇｖを超えており、その選択ゲートのプログラミングが検証される。ステップ７１４では、ステップ７１２の結果が記憶される。ステップ７１６では、ブロックの全ての選択ゲート（又はプログラムされている全ての選択ゲート、又は確認されている全ての選択ゲート）が検証されたか否かが判断される。もし検証されていれば、ステップ７１８において、プログラミング処理を終了する。そうでない場合、ステップ７２０において、プログラム電圧Ｖｂｌ＿ｐｇｍが次の大きさまで大きくされ、７０２に戻って、プログラミング及び検証が繰り返し続けられる。
【００６８】
図１３Ａ〜１３Ｅは、図１１の消去処理におけるステップ６５０〜６５６の１ループ中の例示的な電圧を示す。図１３Ａ〜図１３Ｅは共通の時間軸を有するが、時間増分は必ずしも等間隔ではなく、図面は必ずしも縮尺通りではない。消去動作は、複数の消去−検証ループを含んでよい。各消去−検証ループは、消去部分（例えば、図１１のステップ６５０〜６５６）と、それに続く検証部分（例えば、図１１のステップ６５８〜６６４）とを含んでよい。
【００６９】
図１３Ａは、選択されたドレイン側選択ゲート（Ｖｓｇｄ＿ｓｅｌ）及び選択されていないドレイン側選択ゲート（Ｖｓｇｄ＿ｕｎｓｅｌ）の制御ゲートに対する例示的な電圧（Ｖｓｇｄ）を示す。なお、「ｓｅｌ」は「ｓｅｌｅｃｔｅｄ」の略であり、「ｕｎｓｅｌ」は「ｕｎｓｅｌｅｃｔｅｄ」の略である。あるアプローチでは、Ｖｓｇｄ_ｓｅｌ(波形７５２）はＶｓｓ＝０Ｖで駆動され、Ｖｓｇｄ_ｕｎｓｅｌ(波形７５０）はフローティングされる。あるいは、Ｖｓｇｄ＿ｕｎｓｅｌは８〜１０Ｖなどで駆動されてもよい。一実施形態では、選択されたドレイン側選択ゲート及び抑制されていないドレイン側選択ゲートは、消去ループで消去されるトランジスタである。選択されたドレイン側選択ゲートは後に、消去−検証状態に達すると、消去動作において抑制され得る。選択されたドレイン側選択ゲートは、選択ビット線と通信するドレイン端部を有するメモリストリング内にある。抑制されたドレイン側選択ゲートは、消去ループで消去されないトランジスタである。抑制されたドレイン側選択ゲートは、非選択ビット線と通信するドレイン端部を有するメモリストリング内にある。
【００７０】
一実施形態では、消去処理は、ビット線に印加される消去パルス（電圧パルス）を印加することを含む。図１３Ｂは、選択されたドレイン側選択ゲートと通信する選択ビット線（Ｖｂｌ＿ｓｅｌ）及び抑制されたドレイン側選択ゲートと通信する非選択ビット線（Ｖｂｌ＿ｕｎｓｅｌ）に対する例示的な電圧を示す。Ｖｂｌ＿ｓｅｌ（波形７５４）は、現在の消去パルス（例えば、Ｖｂｌ＿ｅｒａｓｅ）の振幅に設定される。消去されていないドレイン側選択ゲートに接続された非選択ビット線は、Ｖｓｓで駆動されるＶｂｌ_ｕｎｓｅｌ(波形７５６）を受ける。ビット線電圧は昇圧され、ピークレベルに維持された後に、降圧され、パルスを形成する。簡略化のために、図１３Ｂでは、消去パルス７５４が、パルス全体にわたってピークレベルで均一振幅を有するものとして示されているが、他の形状でも実施することができる。あるいは、１つの消去パルスにおいて、電圧は、１つ以上の段階で、ピークレベルまで昇圧される。さらに、片側消去を使用してもよい。片側消去では、ＮＡＮＤストリングのドレイン端部にビット線を介して電圧を印加して、ＮＡＮＤストリングを帯電する一方で、ＮＡＮＤストリングのソース端部はＮＡＮＤストリングを帯電するために使用されない。
【００７１】
図１３Ｃは、ワード線（Ｖｗｌ）、選択線（Ｖｓｌ）、背面ゲート（Ｖｂｇ）、及びソース側選択ゲートトランジスタ(Ｖｓｇｓ)に対する例示的な電圧(Ｖｓｇｓ_ｓｅｌ又はＶｓｇｓ＿ｕｎｓｅｌ）を示す。波形７５８によって示されるように、これらの電圧はフローティングしてよい。単純化のために１つの波形が示されているが、これらの電圧はそれぞれ異なるレベルでフローティングしていてもよい。任意で、これらの電圧の一部又は全部が駆動される。例えば、Ｖｗｌ及びＶｂｇは、例えば８Ｖに設定されてよい。Ｖｓｇｓ＿ｓｅｌ及びＶｓｇｓ＿ｕｎｓｅｌは、例えば８Ｖで駆動されてよい。Ｖｓｌは、例えば１０Ｖで駆動されて、ソース側のストリングを遮断し、その結果ＳＧＳトランジスタのＶｇｓ（ゲート‐ソース間電圧）が−２Ｖになってよい。選択されたサブブロックについて、Ｖｓｇｄ＿ｓｅｌは、関連するドレイン側選択ゲートを消去するために、選択ビット線Ｖｂｌ＿ｓｅｌが１５〜２０Ｖの状態で、０Ｖにバイアスされ、関連するＳＧＤトランジスタを抑制するために、非選択ビット線が例えば８〜１０Ｖの状態で、０Ｖにバイアスされる。選択されていないサブブロックについて、Ｖｓｇｄ＿ｓｅｌは、選択ビット線Ｖｂｌ＿ｓｅｌが１５〜２０Ｖであり、かつ非選択ビット線が８〜１０Ｖの状態で、８〜１０Ｖにバイアスされるため、ＳＧＤ線に関連付けられたドレイン側選択ゲートはすべて消去されない。
【００７２】
図１３Ｄは、選択されたドレイン側選択ゲートに対するピラー電圧（Ｖｐｉｌｌａｒ）を示す。波形７６０によって示されるように、Ｖｐｉｌｌａｒは概ねＶｂｌを追従し、ＧＩＤＬ電流に起因して増加し得る。選択ゲートにおけるＧＩＤＬ電流は、選択ゲートのドレイン電圧（Ｖｄ）とゲート電圧（Ｖｇ）の間のバイアス差（Ｖｄｇ＝Ｖｄ−Ｖｇ）によって決定される。ＧＩＤＬ電流密度は、Ｊ＝Ａ＊Ｅｓ＊ｅｘｐ（−Ｂ／Ｅｓ）（Ｅｓは表面における横電場であり、Ｅｓ＝（Ｖｄｇ＋Ｃ）／Ｔｏｘである）によってモデル化することができる。したがって、Ｊ=Ａ’＊(Ｖｄｇ+Ｃ)＊ｅｘｐ(−Ｂ’/(Ｖｄｇ+Ｃ))であり、Ａ’、Ｂ’及びＣは、いくつかの物理的パラメータによって決定される定数である。通常、Ｖｄｇは、選択ゲートのＶｔｈより大きいため（Ｖｄｇ＞＞Ｖｔｈ）、相当なＧＩＤＬ電流が得られる。場合によっては、約１ｍｓｅｃの消去パルス幅に対して十分なＧＩＤＬを生成するために、Ｖｇｄ＞２〜５Ｖが必要とされる。
【００７３】
図１３Ｅは、消去されているドレイン側選択ゲートのＶｔｈ(閾値電圧）を示す。波形７６２で描かれているように、消去されている例示的なドレイン側選択ゲートのＶｔｈは、Ｖｂｌが上昇すると、下降される。一実施形態では、消去中に、ファウラー・ノルドハイムトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）が、ドレイン側選択ゲートドレイン及びゲート重複領域において発生し、トランジスタの閾値電圧が低下し始める。
【００７４】
図１４Ａ〜１４Ｅは、図１２のプログラミング処理におけるプログラム−検証ループのプログラム部分の間の例示的な電圧を示す（図１２のステップ７０２〜７０８の１ループの間）。図１４Ａは、プログラムされているドレイン側選択ゲートに接続された選択制御線（例えば、ＳＧＤ０、ＳＧＤ１、ＳＧＤ２、ＳＧＤ３）の制御ゲートに（例えば、電圧パルスとして）印加される例示的な電圧信号（Ｖｓｇｄ＿ｐｇｍ）を表す波形７８０を示す。１つのアプローチでは、電圧パルスは、パルスごとに振幅が増加する（例えば、１５〜２０Ｖ）。
【００７５】
図１４Ｂは、選択されたドレイン側選択ゲートと通信する選択ビット線（Ｖｂｌ＿ｓｅｌ）、及び抑制されたドレイン側選択ゲートと通信する非選択ビット線（Ｖｂｌ＿ｕｎｓｅｌ）についての例示的な電圧を示す。Ｖｂｌ_ｕｎｓｅｌ(波形７８２）は、Ｖｓｇｄ＿ｐｇｍ未満の非ゼロレベル（例えば、８〜１０Ｖ）で駆動され、一方、Ｖｂｌ＿ｓｅｌ（波形７８４）はＶｓｓ(例えば、グラウンド）にある。
【００７６】
図１４Ｃは、ワード線（Ｖｗｌ）、ソース線（Ｖｓｌ）、背面ゲート（Ｖｂｇ）、ＳＧＳ線（Ｖｓｇｓ）、及び非選択ＳＧＤ線（Ｖｓｇｄ＿ｕｎｓｅｌ）の例示的な電圧を示す。波形７８６によって描かれるように、これらの電圧はフローティングしてよい。単純化のために１つの波形が示されているが、これらの電圧は異なるレベルでフローティングしてもよい。任意で、これらの電圧の一部又は全部が駆動される。例えば、Ｖｓｇｓ＿ｓｅｌ及びＶｓｇｓ＿ｕｎｓｅｌは、例えば、０Ｖで駆動されてよい。ソース側のストリングを遮断するために、Ｖｓｌは例えば２Ｖで駆動されてよく、その結果、ＳＧＳトランジスタのＶｇｓ（ゲート−ソース間電圧）が−２Ｖになる。
【００７７】
選択されたサブブロックについて、Ｖｓｇｄ＿ｐｇｍは、選択されたドレイン側選択ゲートをプログラムするために、選択ビット線が０Ｖの状態で、１５〜２０Ｖであり、選択されていないドレイン側選択ゲートを抑制するために、非選択ビット線が例えば８〜１０Ｖの状態で、１５〜２０Ｖである。選択されていないサブブロックの場合、Ｖｓｇｄ＿ｕｎｓｅｌは、選択ビット線が０Ｖであり、かつ非選択ビット線が８〜１０Ｖの状態で、０Ｖであるため、非選択ＳＧＤ線に関連付けられたドレイン側選択ゲートはすべてプログラムされるわけではない。
【００７８】
図１４Ｄは、選択されたＳＧＤトランジスタに対するピラー電圧（Ｖｐｉｌｌａｒ）を示す。波形７８８は、ＶｐｉｌｌａｒがＶｂｌ＿ｓｅｌ＝Ｖｓｓに従うことを示す。
【００７９】
図１４Ｅは、プログラムされているドレイン側選択ゲートの閾値電圧（Ｖｔｈ）を示す。波形７９０は、Ｖｓｇｄ＿ｐｇｍが印加されている間にＶｔｈが徐々に増加することを示す。一実施形態では、ドレイン側選択ゲートドレイン及びゲート重複領域において、ファウラー・ノルドハイムトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）が発生し、選択されたドレイン側選択ゲートの閾値電圧が上昇する。
【００８０】
図１５は、選択ゲートの閾値電圧を温度に応じて調整する（例えば、プログラムする）処理の一実施形態を説明するフローチャートである。一実施形態では、図１５の処理は、上述の１つ以上の制御回路によって、又はその指示によって実行される。例えば、図１５の処理は、制御部１０２によって、又はその指示によって実行され得る。一実装形態では、制御部１０２は、種々のタスク／動作を実行するために、メモリダイ３００に指令を送信することによって、図１５の処理を実行する。図１５の実施形態では、温度が十分に温かくない場合、制御部は、メモリダイを温めるために、メモリダイ３００にダミーメモリ動作（例えば、複数回のダミー読み出し動作）を実行させる。メモリダイが実行する動作が多いほど、メモリダイは温かくなる。いくつかの実施形態では、メモリダイの動作を高速化すること（例えば、クロック速度を増加させること）によっても、メモリダイの温度を上昇させることができる。
【００８１】
図１５のステップ８０２において、１つ以上の制御回路は、１つ以上の選択ゲートの閾値電圧が閾値電圧の許容範囲内にあるかどうかを確認することによって、プログラムされるべき１つ以上の選択ゲートを特定する。図１５のステップ８０２は、図７のステップ５０２に類似しており、図９の処理によって実現することができる。ステップ８０４において、１つ以上の制御回路は、不揮発性メモリセルにおける現在の温度が最低温度よりも高いかどうかを判断する。図１５のステップ８０４は、図７のステップ５０４に類似している。不揮発性メモリセルにおける現在の温度が最低温度よりも高い場合、ステップ８０６において、１つ以上の制御回路は、プログラムされるべきと特定された１つ以上の選択ゲートをプログラムする。一実施形態では、ステップ８０６は、制御部１０２がメモリダイ３００に図１０Ａの処理を実行するように指令することを含む。図１５のステップ８０６は、図７のステップ５０６に類似している。
【００８２】
不揮発性メモリセルの現在の温度が最低温度以下の場合（ステップ８０４）、ステップ８０８において、１つ以上の制御回路は、メモリセルの温度を上昇させるために、メモリセルに対してダミーメモリ動作（例えば、複数回のダミー読み出し動作）を実行する。これらの動作は、ダミーメモリ動作又はダミー読み出し動作と呼ばれる。その理由は、これらの動作が、ホストによる要求に応じて実行されないからである。むしろ、ダミーメモリ動作は、制御部に由来し、メモリセルの温度を上昇させるためにのみ実行される動作である。読み出されたデータは、ホストには提供されない。メモリ動作を実行する場合、プログラミング動作の代わりに読み出し動作が実行されることが好ましい。これは、プログラミング動作がデータを変化させる可能性がある一方、読み出し動作はデータを変化させないからである。ダミーメモリ動作が十分に実行されると、メモリセルの温度は上昇するであろう。より高速で動作させると、温度をさらに上昇させることが可能である。一実装形態では、ステップ８０８は、制御部１０２が、複数の読み出しコマンドをメモリダイ３００に送信することを含む。各読み出しコマンドに応じて、メモリダイ３００は、１回以上の読み出し動作を実行し、読み出されたデータを報告する。読み出されたデータは、制御部が認識している実際のデータであってよい。あるいは、このデータは、消去されるワード線からのものであってもよい。
【００８３】
ステップ８１０において、１つ以上の制御回路は、ダミーメモリ動作を実行した後に、プログラムされるべきと特定された選択ゲートをプログラミングさせることができる。すなわち、ダミーメモリ動作は、メモリセルの温度を上昇させる。ステップ８１０では、温度が上昇した後に、選択ゲートがプログラムされる。一実施形態では、システムは、温度が最低温度よりも高くなるまで上昇されたか否かを確認する。高くなるまで上昇されていない場合、メモリセルが上記の最低温度以上の温度になるまで、ダミーメモリ動作がさらに実行される。
【００８４】
図１６Ａは、温度に応じて選択ゲートの閾値電圧を調整する（例えば、プログラムする）処理の別の実施形態を説明するフローチャートである。一実施形態では、図１６Ａの処理は、上述の１つ以上の制御回路によって、又はその指示によって実行される。例えば、図１６Ａの処理は、制御部１０２によって、又はその指示によって実行され得る。一実装形態では、制御部１０２は、種々のタスク／動作を実行するために、メモリダイ３００に指令を送信することによって、図１６Ａの処理を実行する。一実施形態では、図１６Ａのプロセスは、図７及び／又は図１５の処理の例示的な実装形態と考えることができる。
【００８５】
図１６Ａのステップ８４０において、制御部１０２は、ブロックのドレイン側選択ゲートがプログラムされる必要があることを確認および判断する。この実施形態では、選択ゲートの確認及び選択ゲートのプログラミングは、ブロック単位で行われる。ステップ８４０は、図９の処理によって実現することができる。ステップ８４２において、制御部１０２は、メモリインターフェースを介して、メモリダイ３００から現在の温度情報を要求および受信する。ステップ８４４において、制御部１０２は、メモリダイから受信された温度が十分に高いかどうかを判断する。例えば、制御部１０２は、温度が最低温度よりも高いかどうかを判断する。ここで、最低温度は、４０℃から８５℃の間で選択されるある温度である。温度が十分に高い場合、ステップ８４６において、制御部１０２は、高温パラメータを使用して、ブロックのドレイン側選択ゲートをただちにプログラムする。一実施形態では、１６Ａの処理は、各ブロックに対して別々に実行される。別の実施形態では、図１６Ａの処理は、複数のブロックに対して同時に実行されてもよい。ステップ８４６では、制御部１０２は、ドレイン側選択ゲートをただちにプログラムする。「ただちにプログラムする」とは、ドレイン側選択ゲートのプログラミングを保留するのではなく、現時点でドレイン側選択ゲートをプログラムすることを指す。
【００８６】
ステップ８４６はまた、高温パラメータを使用するプログラミングを含む。一実施形態では、メモリシステムは、高温パラメータ及び低温パラメータを含む。高温と低温に対するプログラミング効率を最大化するために、高温パラメータは低温パラメータとは異なる。一実装形態では、高温パラメータと低温パラメータとの間の差異は、図１４ＡでＶｓｇｄ＿ｐｇｍと呼ばれる一連の電圧パルスの異なる開始プログラム電圧、プログラムループの許容最大数（例えば、図１２の処理のループ数）、及びプログラミング検証レベル（例えば、Ｖｓｇｖ）を含む。高温に対して、これら３つのパラメータの１つの組が存在し、低温に対して、これら３つのパラメータの第２の組が存在する。
【００８７】
ステップ８４４において、判断された温度が十分に高くない（例えば、４０℃未満）と判断された場合、制御部１０２は、ブロックの指標（再プログラムされる必要がある選択ゲートの指標）を、再プログラミングキューに保存することを考慮する。制御部１０２は、ＤＲＡＭ１０６に再プログラミングキューを保持する（図１Ａ参照）。再プログラミングキューは、選択ゲートをプログラムする必要があるブロックの一覧を含む。一般的に、制御部１０２は、新しいデータを保存するために使用可能なブロックの組を保持する。ホストがデータを保存するために使用可能な少なくとも最小数のブロックがあることをホストに適切に知らせることが必要である。再プログラミングキューに入れられるブロックが多すぎると、ホストデータを保存するのに使用可能なブロックの数が十分でなくなる。したがって、ブロックが再プログラミングキューにある間は、それらのブロックはホストデータを保存するために使用できないので、再プログラミングキューに入れることができるブロックの数には制限がある。従って、ステップ８４８において、制御部１０２は、再プログラミングキューが満杯であるか否かを判断する。再プログラミングキューが満杯でない場合、ステップ８５０において、制御部１０２は、操作されているブロックを再プログラミングキューに追加する。別の実施形態では、プログラミングキュー以外の別のタイプのデータ構造が使用されてよく、この場合、ステップ８５０が、プログラミングされるべきだと特定されるべき選択ゲートの１つ以上の指標を別のタイプのデータ構造に追加することを含む。
【００８８】
再プログラミングキューが満杯である場合（ステップ８４８）、ステップ８５２において、制御部１０２は、ブロックの温度を上昇させるために（例えば、ブロックをより温かくするために）、ブロックに対して複数回のダミーメモリ動作（例えば、複数回のダミー読み出し動作）を実行する。ステップ８５４において、制御部１０２は、メモリダイ３００から（メモリインターフェースを介して）現在の温度を要求および受信する。ステップ８５６において、制御部１０２は、受信された温度が十分に高いかどうか（例えば、最低温度より高いかどうか）を判断する。温度が十分に高い場合（例えば、ダミーメモリ動作によるメモリダイの加温によって）、ステップ８５８において、制御部１０２は、高温パラメータを使用して、ブロックのドレイン側選択ゲートをプログラムする。一方、温度が十分に高くない場合（ステップ８５６）、制御部は、ステップ８６０において、低温パラメータを使用して、ブロックのドレイン側選択ゲートをプログラムする。ステップ８５８及びステップ８６０は、制御部１０２が、１つ以上の指令をメモリダイ３００に送り、判断された高温パラメータ又は低温パラメータのいずれかを使用してプログラミングを実行することによって実行されることに留意されたい。
【００８９】
図１６Ａのステップ８５０は、再プログラミングキューにブロックを追加することを含む。図１６Ｂは、プログラミングキュー内のブロックを操作するための処理の一実施形態を説明するフローチャートである。ステップ８８０において、制御部１０２は、自身がアイドリング状態であるかどうかを判断する。制御部１０２がアイドリング状態でない（又はメモリシステムがアイドリング状態でない、又はメモリダイがアイドリング状態でない）場合、ステップ８８２において、制御部１０２は、制御部又はシステムがアイドリング状態であり、温度が十分に高くなる時まで、再プログラミングキュー内のブロックのドレイン側選択ゲートのプログラミングを保留する。一方、制御部１０２は、制御部１０２がアイドリング状態である（又はメモリシステムがアイドリング状態である、又はメモリダイがアイドリング状態である）と判断する場合、ステップ８８４において、制御部１０２は、現在の温度が十分に高いかどうかを判断する。すなわち、制御部１０２は、現在の温度の要求をメモリダイ３００に送信し、メモリダイ３００は、温度検知回路３１８を使用して現在の温度を感知し、現在の温度を制御部１０２に送り返す。現在の温度が十分に高い場合（例えば、最低温度より高い場合）、制御部１０２は、高温パラメータを使用して、再プログラミングキュー内の１つ以上のブロックのドレイン側選択ゲートをプログラムする。温度が十分に高くない場合（ステップ８８４）、ステップ８８８において、制御部１０２は、再プログラミングキュー内のブロックのドレイン側選択ゲートをプログラミングすることを保留する。
【００９０】
図１７は、温度に応じて選択ゲートの閾値電圧を調整する処理の別の実施形態を説明するフローチャートである。一実施形態では、図１７は、図１６Ａ及び１６Ｂの処理の実現又は使用を説明する。図１７の処理は、上述の１つ以上制御回路によって、又はその指示によって実行される。例えば、図１７の処理は、制御部１０２によって、又はその指示によって実行され得る。一実装形態では、制御部１０２は、種々のタスク／動作を実行するために、メモリダイ３００に指令を送信することによって、図１７の処理を実行する。
【００９１】
図１７のステップ９２０において、１つ以上の制御回路は、第１の複数の選択ゲートがプログラミングされる必要があると判断する。例えば、図１６Ａのステップ８４０が実行され得る。ステップ９２２において、１つ以上の制御回路は、第１の温度が十分に高いと判断する。例えば、図１６Ａのステップ８４４が実行される。第１の温度は、第１の時間における現在の温度である。ステップ９２４において、１つ以上の制御回路は、第１の複数の選択ゲートがプログラムされる必要があり、かつ第１の温度が十分に高いと判断することに応じて、高温パラメータを使用して第１の複数の選択ゲートをプログラムする。図１７のステップ９２４は、図１６Ａのステップ８４６を実行することを含む。ステップ９２６において、１つ以上の制御回路は、第２の複数の選択ゲートがプログラムされる必要があると判断する。ステップ９２６は、異なるブロック内又は同じブロック内の異なる選択ゲートの組に対する、図１６Ａのステップ８４０の追加的な実行である。ステップ９２８において、１つ以上の制御回路は、第２の温度が十分に高くないと判断する。２番目の温度は、第２の時間枠での現在の温度である。温度は、例えば、（上述のように）最低温度よりも低いため、十分に高くない。図１７のステップ９２８は、図１６Ａのステップ８４４又は図１６Ａのステップ８５６に類似し得る。図１７のステップ９３０において、１つ以上の制御回路は、第２の複数の選択ゲートがプログラムされる必要があり、かつ第２の温度が十分に高くないと判断することに応じて、低温パラメータを使用して、第２の複数の選択ゲートをプログラムする。例えば、ステップ９３０は、図１６Ａのステップ８６０を実行することを含んでよい。
【００９２】
一実施形態では、選択ゲートの評価及び調整は、最初に５０００回の（又は異なる数の）プログラム−消去サイクルが実行された後に行われ、次いで１０００回の（又は別の数の）プログラム−消去サイクルが実行される毎に行われる。
【００９３】
一実施形態は、メモリセルのグループとして配置された複数の不揮発性メモリセルと、複数の不揮発性メモリセルと通信する１つ以上の制御回路とを備える、不揮発性記憶装置を含む。メモリセルの各グループは、データメモリセル及び１つ以上の選択ゲートを含む。選択ゲートはプログラム可能である。１つ以上の制御回路は、不揮発性メモリセルの温度が最低温度よりも高い場合、プログラムされるべきと特定される選択ゲートをプログラムし、不揮発性メモリセルにおける温度が最低温度以下である場合、プログラムされるべきと特定される選択ゲートのプログラミングを保留する。
【００９４】
一実施形態は、メモリダイと、メモリダイに接続された制御部と、を含む不揮発性メモリシステムを含む。メモリダイは、接続された不揮発性記憶素子のグループで配置された複数の不揮発性記憶素子を含む。接続された不揮発性記憶素子の各グループは、１つ以上の選択ゲートを含む。選択ゲートは、プログラム可能な閾値電圧を有する。制御部は、プログラムされるべき選択ゲートを特定する。制御部は、メモリダイからの温度を要求する。制御部は、温度が十分に高ければ、プログラムされるべきと特定される選択ゲートをただちにプログラムする。制御部は、温度が十分に高くない場合、プログラムされるべきと特定される選択ゲートの１つ以上の指標をデータ構造に追加する。制御部は、温度が十分に高くなる後のアイドリング時間中に、データ構造内の選択ゲートをプログラムする。
【００９５】
一実施形態は、ホストデバイスと通信するように構成されたホストインターフェースと、ブロックに配置された垂直ＮＡＮＤストリングを備える不揮発性メモリアレイと接続された（interface）メモリインターフェースであって、垂直ＮＡＮＤストリングは、垂直ＮＡＮＤストリング毎に複数のドレイン側選択ゲートと、ソース側選択ゲートとを含む、メモリインターフェースと、選択ゲートの閾値電圧を温度に応じてプログラミングするための手段と、を備える。選択ゲートの閾値電圧を温度に応じてプログラミングするための手段は、ホストインターフェース及びメモリインターフェースに接続される。選択ゲートの閾値電圧を温度に応じてプログラミングする手段は、第１ブロックのドレイン側選択ゲートがプログラムされる必要があることを確認及び判断し、メモリインターフェースを介して温度を受信し、受信した温度が十分に高いかどうかを判断し、温度が十分に高い場合、高温パラメータを使用して、第１ブロックのドレイン側選択ゲートをプログラムし、温度が十分に高くなく、かつ、キューが満杯でない場合、第１ブロックをキューに追加し、温度が十分に高くなる１つ以上のプロセッサのアイドリング時間中に、高温パラメータを使用して、キュー内のブロックのドレイン側選択ゲートをプログラムし、温度が十分に高くなく、かつ、キューが満杯である場合、第１ブロックについてダミーメモリ動作を実行し、ダミー動作を実行した後に、温度が十分に高い場合、高温パラメータを使用して第１ブロックについてドレイン側選択ゲートをプログラムし、温度が十分に高くない場合、低温パラメータを使用して第１ブロックについてドレイン側選択ゲートをプログラムする。
【００９６】
一実施形態では、選択ゲートの閾値電圧を温度に応じてプログラミングするための手段は、図７、９、１０Ａ、１１、１２、１５、１６Ａ、１６Ｂ、及び／又は１７の処理を実行する制御部１０２、メモリプロセッサ１５６、及び／又はプロセッサ２２０などのプロセッサ上で実行されるソフトウェアを含んでよい。メモリ制御部、及び／又はメモリダイの一部である他のソフトウェア又はハードウェアが使用されてもよい。
【００９７】
一実施形態は、複数のメモリセルのグループとして配置された複数の不揮発性メモリセルを備える不揮発性記憶システムを動作させる方法を含む。メモリセルの各グループは、１つ以上の選択ゲートを備える。選択ゲートはプログラム可能である。方法は、第１の複数の選択ゲートがプログラムされる必要があることを判断することと、第１の温度が十分に高いことを判断することと、第１の複数の選択ゲートがプログラムされる必要があり、かつ、第１の温度が十分に高いと判断することに応じて、高温パラメータを使用して、第１の複数の選択ゲートをプログラムすることと、第２の複数の選択ゲートがプログラムされる必要があることを判断することと、第２の温度が十分に高くないことを判断することと、第２の複数の選択ゲートがプログラムされる必要があり、かつ、前記第２の温度が十分に高くないと判断することに応じて、低温パラメータを使用して、第２の複数の前記選択ゲートをプログラムすることと、を備える。
【００９８】
一実施形態は、メモリセルのグループとして配置された複数の不揮発性メモリセルと、複数の不揮発性メモリセルと通信する１つ以上の制御回路と、を備える、不揮発性記憶装置を含む。メモリセルの各グループは、データメモリセルと１つ以上の選択ゲートとを備える。選択ゲートはプログラム可能である。１つ以上の制御回路は、プログラムされるべき選択ゲートを特定する。１つ以上の制御回路は、不揮発性メモリセルの温度が最低温度よりも高い場合、プログラムされるべきと特定される選択ゲートをプログラムする。１つ以上の制御回路は、不揮発性メモリセルの温度が最低温度以下であると判断することに応じて、複数の不揮発性メモリセルに対してダミーメモリ動作を実行し、不揮発性メモリセルの温度を上昇させる。１つ以上の制御回路は、ダミーメモリ動作を実行した後に、プログラムされるべきと特定される選択ゲートをプログラムする。
【００９９】
本明細書では、明細書における「実施形態」、「１つの実施形態」、「いくつかの実施形態」、又は「別の実施形態」への言及は、異なる実施形態又は同じ実施形態を記載するために使用され得る。
【０１００】
本明細書では、接続は、直接接続又は間接接続（例えば、１つ以上の他の部品を介して）であり得る。ある要素が別の要素に接続又は結合されていると言われる場合、その要素は、他の要素に直接的に接続されていてもよく、又は仲介要素を介して他の要素に間接的に接続されていてもよい。ある要素が別の要素に直接接続されていると言われる場合には、その要素と他の要素との間に仲介要素は存在しない。２つのデバイスが、それらの間で電子信号を通信することができるように直接的又は間接的に接続されている場合、この２つのデバイスは「通信している」である。
【０１０１】
本明細書では、「に基づく」という用語は、「少なくとも部分的に基づく」と解釈することができる。
【０１０２】
本明細書では、追加的な事情がない限り、「第１の」オブジェクト、「第２の」オブジェクト、及び「第３の」オブジェクトのような数値用語の使用はオブジェクトの順序を意味しなくてよいが、代わりに、異なるオブジェクトを識別するための識別目的のために使用されてよい。
【０１０３】
本明細書では、物の「組（ｓｅｔ）」という用語は、１つ以上の物の「組（ｓｅｔ）」を指すことがある。
【０１０４】
前述の詳細な説明は、例示及び説明の目的で提示されているものであり、網羅的であること、又は開示された正確な形態に限定することを意図していない。上記の教示に照らして、多くの変更及び変形が可能である。説明された実施形態は、提案される技術の原理及びその実用的用途を最良に説明するために選択され、他の当業者が企図される特定の使用に適した種々の実施形態で及び種々の変更を伴って、その技術を最良に利用することを可能にする。適用範囲は、本付属の請求の範囲によって定義されることを意図している。
【図１Ａ】
2021512447.tif 000003
【図１Ｂ】
2021512447.tif 000004
【図１Ｃ】
2021512447.tif 000005
【図１Ｄ】
2021512447.tif 000006
【図２】
2021512447.tif 000007
【図３】
2021512447.tif 000008
【図４Ａ】
2021512447.tif 000009
【図４Ｂ】
2021512447.tif 000010
【図４Ｃ】
2021512447.tif 000011
【図４Ｄ】
2021512447.tif 000012
【図４Ｅ】
2021512447.tif 000013
【図４Ｆ】
2021512447.tif 000014
【図５】
2021512447.tif 000015
【図６】
2021512447.tif 000016
【図７】
2021512447.tif 000017
【図８】
2021512447.tif 000018
【図９】
2021512447.tif 000019
【図１０Ａ】
2021512447.tif 000020
【図１０Ｂ】
2021512447.tif 000021
【図１０Ｃ】
2021512447.tif 000022
【図１１】
2021512447.tif 000023
【図１２】
2021512447.tif 000024
【図１３Ａ−１３Ｅ】
2021512447.tif 000025
【図１４Ａ−１４Ｅ】
2021512447.tif 000026
【図１５】
2021512447.tif 000027
【図１６Ａ】
2021512447.tif 000028
【図１６Ｂ】
2021512447.tif 000029
【図１７】
2021512447.tif 000030
【手続補正書】
【提出日】令和2年10月1日(2020.10.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセルのグループとして配置された複数の不揮発性メモリセルであって、メモリセルの各グループは、データメモリセルと、１つ以上の選択ゲートを備え、前記選択ゲートはプログラム可能である、前記不揮発性メモリセルと、
複数の前記不揮発性メモリセルと通信する１つ以上の制御回路と、
を備える不揮発性記憶装置であって、
前記１つ以上の制御回路は、
プログラムされるべき選択ゲートを判断し、
前記不揮発性メモリセルにおける温度が最低温度よりも高いかどうかを判断し、
プログラムされるべき前記選択ゲートを判断し、かつ、前記不揮発性メモリセルにおける前記温度が前記最低温度よりも高いと判断されることに応じて、前記選択ゲートをプログラムし、
前記不揮発性メモリセルにおける前記温度が前記最低温度以下である場合、プログラムされるべき前記選択ゲートが判断されることに応じて、前記選択ゲートのプログラミングを保留する、不揮発性記憶装置。
【請求項２】
前記１つ以上の制御回路は、前記不揮発性メモリセルにおける前記温度が前記最低温度より高くなるまで、プログラムされるべきと特定される前記選択ゲートのプログラミングを保留する、請求項１に記載の不揮発性記憶装置。
【請求項３】
前記１つ以上の制御回路は、前記選択ゲートの閾値電圧が、閾値電圧の許容範囲内にあるのか否かを確認することによって、プログラムされるべき前記選択ゲートを判断する、請求項１又は２に記載の不揮発性記憶装置。
【請求項４】
前記１つ以上の制御回路は、まず前記選択ゲートの閾値電圧を下げ、続いて前記選択ゲートの前記閾値電圧を上げることによって、前記選択ゲートをプログラムする、請求項１〜３のいずれか一項に記載の不揮発性記憶装置。
【請求項５】
前記１つ以上の制御回路は、前記選択ゲートの閾値電圧を調整することによって、前記選択ゲートをプログラムする、請求項１に記載の不揮発性記憶装置。
【請求項６】
前記１つ以上の制御回路は、前記選択ゲートの不揮発性特性を調整することによって、前記選択ゲートをプログラムする、請求項１〜３のいずれか一項に記載の不揮発性記憶装置。
【請求項７】
前記１つ以上の制御回路は、
前記不揮発性メモリセルにおける前記温度が前記最低温度以下であると判断されることに応じて、前記不揮発性メモリセルの前記温度を上昇させるために、前記複数の不揮発性メモリセルに対してダミーメモリ動作を実行し、
前記複数の不揮発性メモリセルに対して前記ダミーメモリ動作を実行した後に、前記選択ゲートをプログラムする、請求項１〜６のいずれか一項に記載の不揮発性記憶装置。
【請求項８】
前記１つ以上の制御回路は、
前記不揮発性メモリセルにおける前記温度が前記最低温度以下であると判断されることに応じて、前記不揮発性メモリセルの前記温度を上昇させるために、前記複数の不揮発性メモリセルに対して複数の読み出し動作を実行し、前記複数の読み出し動作は、前記不揮発性記憶装置と通信するホストからの読み出し要求に応じて実行されず、
前記複数の不揮発性メモリセルに対して前記読み出し動作を実行した後に、前記選択ゲートをプログラムする、請求項１〜６のいずれか一項に記載の不揮発性記憶装置。
【請求項９】
前記複数の不揮発性メモリセルは、電荷トラップ領域を有する垂直ＮＡＮＤストリングを備え、
前記垂直ＮＡＮＤストリングは、垂直ＮＡＮＤストリング毎に複数のドレイン側選択ゲートと、ソース側選択ゲートと、を含み、
プログラムされるべき前記選択ゲートは、前記ドレイン側選択ゲートの１つである、請求項１〜８のいずれか一項に記載の不揮発性記憶装置。
【請求項１０】
前記複数の不揮発性メモリセルは、メモリダイ上に配置されており、
前記１つ以上の制御回路は、前記メモリダイに接続された制御部を備え、
前記制御部は、前記メモリダイから前記不揮発性メモリセルの温度を要求する、請求項請求項１〜８のいずれか一項に記載の不揮発性記憶装置。
【請求項１１】
メモリセルのグループとして配置された複数の不揮発性メモリセルであって、メモリセルの各グループは、データメモリセルと、１つ以上の選択ゲートを備え、前記選択ゲートはプログラム可能である、前記不揮発性メモリセルと、
複数の前記不揮発性メモリセルと通信する１つ以上の制御回路と、
を備える不揮発性記憶装置であって、
前記１つ以上の制御回路は、
プログラムされるべき選択ゲートを特定し、
前記記憶装置における温度が最低温度よりも高い場合、前記特定される選択ゲートをプログラムし、
前記温度が前記最低温度以下である場合、プログラムされるべきと特定される前記選択ゲートのプログラミングを後の時間に保留し、プログラムされるべきと特定される前記選択ゲートの指標をデータ構造に追加し、
前記温度が前記最低温度より高くなる後のアイドリング時間中に、前記データ構造内で示される前記選択ゲートをプログラムする、不揮発性記憶装置。
【請求項１２】
複数のブロックとして配置された複数の不揮発性メモリセルであって、前記ブロックのそれぞれは、不揮発性メモリセルのグループであって、不揮発性メモリセルのグループは、データメモリセルと、１つ以上の選択ゲートを備え、前記選択ゲートはプログラム可能であり、前記複数のブロックは第１ブロックを備える、前記不揮発性メモリセルと、
複数の前記不揮発性メモリセルと通信する１つ以上の制御回路と、
を備える不揮発性記憶装置であって、
前記１つ以上の制御回路は、
前記第１ブロックの選択ゲートがプログラムされるべきことを確認及び判断し、
現在の温度が最低温度よりも高いかどうかを判断し、
前記現在の温度が前記最低温度よりも高い場合、高温パラメータを使用して、前記第１ブロックの選択ゲートをプログラムし、
前記現在の温度が前記最低温度以下であり、かつ、キューが満杯でない場合、前記第１ブロックを前記キューに追加し、
前記温度が前記最低温度よりも高くなる前記１つ以上の制御回路のアイドリング時間中に、高温パラメータを使用して、前記キュー内のブロックの選択ゲートをプログラムし、
前記温度が前記最低温度以下であり、かつ、前記キューが満杯である場合、前記第１ブロックに対してダミーメモリ動作を実行し、
前記ダミー動作を実行した後に、前記温度が前記最低温度よりも高い場合、高温パラメータを使用して前記第１ブロックの選択ゲートをプログラムし、前記温度が前記最低温度以下である場合、低温パラメータを使用して前記第１ブロックの選択ゲートをプログラムする、不揮発性記憶装置。
【請求項１３】
接続された不揮発性記憶素子のグループとして配置された複数の不揮発性記憶素子を含むメモリダイであって、接続された不揮発性記憶素子の各グループは、１つ以上の選択ゲートを備え、前記選択ゲートはプログラム可能な閾値電圧を有する、前記メモリダイと、
前記メモリダイと接続される制御部と、
を備える不揮発性メモリシステムであって、
前記制御部は、
プログラムされるべき選択ゲートを特定し、
前記メモリダイからの温度を要求し、
前記温度が最低温度よりも高い場合、プログラムされるべきと特定される選択ゲートをただちにプログラムし、
前記温度が前記最低温度以下である場合、プログラムされるべきと特定される前記選択ゲートのプログラミングを後の時間に保留し、プログラムされるべきと特定される前記選択ゲートの１つ以上の指標をデータ構造に追加し、
温度が前記最低温度よりも高くなる後のアイドリング時間中に、データ構造内の選択ゲートをプログラムする、
不揮発性メモリシステム。
【請求項１４】
前記制御部は、
前記温度が前記最低温度以下である場合、前記メモリダイを温めるために前記メモリダイに対してダミーメモリ動作を実行し、
前記メモリダイに対して前記ダミーメモリ動作を実行した後に、プログラムされるべきと特定される選択ゲートをプログラムする、請求項１３に記載の不揮発性メモリシステム。
【請求項１５】
前記メモリダイは温度センサを含み、
前記メモリダイは、前記制御部からの温度の前記要求に応じて、温度を感知し温度を報告するために前記温度センサを使用する、請求項１３に記載の不揮発性メモリシステム。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０１０４
【補正方法】変更
【補正の内容】
【０１０４】
前述の詳細な説明は、例示及び説明の目的で提示されているものであり、網羅的であること、又は開示された正確な形態に限定することを意図していない。上記の教示に照らして、多くの変更及び変形が可能である。説明された実施形態は、提案される技術の原理及びその実用的用途を最良に説明するために選択され、他の当業者が企図される特定の使用に適した種々の実施形態で及び種々の変更を伴って、その技術を最良に利用することを可能にする。適用範囲は、本付属の請求の範囲によって定義されることを意図している。
以下の項目は、国際出願時の特許請求の範囲に記載の要素である。
（項目１）
メモリセルのグループとして配置された複数の不揮発性メモリセルであって、メモリセルの各グループは、データメモリセルと、１つ以上の選択ゲートを備え、前記選択ゲートはプログラム可能である、前記不揮発性メモリセルと、
複数の前記不揮発性メモリセルと通信する１つ以上の制御回路と、
を備える不揮発性記憶装置であって、
前記１つ以上の制御回路は、前記不揮発性メモリセルにおける温度が最低温度よりも高い場合、プログラムされるべきと特定される選択ゲートをプログラムし、前記不揮発性メモリセルにおける前記温度が前記最低温度以下である場合、プログラムされるべきと特定される前記選択ゲートのプログラミングを保留する、不揮発性記憶装置。
（項目２）
前記１つ以上の制御回路は、前記不揮発性メモリセルにおける前記温度が前記最低温度より高くなるまで、プログラムされるべきと特定される前記選択ゲートのプログラミングを保留する、項目１に記載の不揮発性記憶装置。
（項目３）
前記１つ以上の制御回路は、前記１つ以上の選択ゲートの閾値電圧が、閾値電圧の許容範囲内にあるのか否かを確認することによって、プログラムされるべき１つ以上の選択ゲートを特定する、項目１又は２に記載の不揮発性記憶装置。
（項目４）
前記１つ以上の制御回路は、まず前記選択ゲートの閾値電圧を下げ、続いて前記選択ゲートの前記閾値電圧を上げることによって、プログラムされるべきと特定される前記選択ゲートをプログラムする、項目１〜３のいずれか一項に記載の不揮発性記憶装置。
（項目５）
前記１つ以上の制御回路は、まず前記選択ゲートの消去を実行し、続いて前記選択ゲートをプログラミングすることによって、プログラムされるべきと特定される前記選択ゲートをプログラムする、項目１に記載の不揮発性記憶装置。
（項目６）
前記１つ以上の制御回路は、前記選択ゲートの不揮発性特性を調整することによって、プログラムされるべきと特定される前記選択ゲートをプログラムする、項目１〜３のいずれか一項に記載の不揮発性記憶装置。
（項目７）
前記１つ以上の制御回路は、
前記不揮発性メモリセルにおける前記温度が前記最低温度以下であると判断されることに応じて、前記不揮発性メモリセルの前記温度を上昇させるために、前記複数の不揮発性メモリセルに対してダミーメモリ動作を実行し、
前記複数の不揮発性メモリセルに対して前記ダミーメモリ動作を実行した後に、プログラムされるべきと特定される前記選択ゲートをプログラムする、項目１〜６のいずれか一項に記載の不揮発性記憶装置。
（項目８）
前記１つ以上の制御回路は、
前記不揮発性メモリセルにおける前記温度が前記最低温度以下であると判断されることに応じて、前記不揮発性メモリセルの前記温度を上昇させるために、前記複数の不揮発性メモリセルに対して複数の読み出し動作を実行し、前記複数の読み出し動作は、前記不揮発性記憶装置と通信するホストからの読み出し要求に応じて実行されず、
前記複数の不揮発性メモリセルに対して前記読み出し動作を実行した後に、プログラムされるべきと特定される前記選択ゲートをプログラムする、項目１〜６のいずれか一項に記載の不揮発性記憶装置。
（項目９）
前記複数の不揮発性メモリセルは、電荷トラップ領域を有する垂直ＮＡＮＤストリングを備え、
前記垂直ＮＡＮＤストリングは、垂直ＮＡＮＤストリング毎に複数のドレイン側選択ゲートと、ソース側選択ゲートと、を含み、
プログラムされるべきと特定される前記選択ゲートは、前記ドレイン側選択ゲートの１つである、項目１〜８のいずれか一項に記載の不揮発性記憶装置。
（項目１０）
前記複数の不揮発性メモリセルは、メモリダイ上に配置されており、
前記１つ以上の制御回路は、前記メモリダイから離れて前記メモリダイに接続された制御部を備え、
前記制御部は、前記メモリダイから前記不揮発性メモリセルの前記温度を要求する、項目１〜８のいずれか一項に記載の不揮発性記憶装置。
（項目１１）
前記１つ以上の制御回路は、
前記温度が前記最低温度以下である場合、プログラムされるべきと特定される選択ゲートの１つ以上の指標をデータ構造に追加し、
前記温度が前記最低温度より高くなる後のアイドリング時間中に、前記データ構造内で示される選択ゲートをプログラムする、項目１０に記載の不揮発性記憶装置。
（項目１２）
前記１つ以上の制御回路は、
第１ブロックのドレイン側選択ゲートがプログラムされる必要があることを確認及び判断し、
現在の温度が十分に高いかどうかを判断し、
前記現在の温度が十分に高い場合、高温パラメータを使用して、前記第１ブロックのドレイン側選択ゲートをプログラムし、
前記現在の温度が十分に高くなく、かつ、キューが満杯でない場合、前記第１ブロックを前記キューに追加し、
前記温度が十分に高くなる前記１つ以上の制御回路のアイドリング時間中に、高温パラメータを使用して、前記キュー内のブロックのドレイン側選択ゲートをプログラムし、
前記温度が十分に高くなく、かつ、前記キューが満杯である場合、前記第１ブロックに対してダミーメモリ動作を実行し、
前記ダミー動作を実行した後に、前記温度が十分に高い場合、高温パラメータを使用して前記第１ブロックのドレイン側選択ゲートをプログラムし、前記温度が十分に高くない場合、低温パラメータを使用して前記第１ブロックのドレイン側選択ゲートをプログラムする、項目１に記載の不揮発性記憶装置。
（項目１３）
不揮発性記憶システムを動作させる方法であって、前記不揮発性記憶システムは、メモリセルのグループとして配置された複数の不揮発性メモリセルであって、メモリセルの各グループは１つ以上の選択ゲートを備え、前記選択ゲートはプログラム可能である、前記不揮発性メモリセルを備え、
前記方法は、
第１の複数の選択ゲートがプログラムされる必要があることを判断することと、
第１の温度が十分に高いことを判断することと、
前記第１の複数の選択ゲートがプログラムされる必要があり、かつ、前記第１の温度が十分に高いと判断することに応じて、高温パラメータを使用して、前記第１の複数の前記選択ゲートをプログラムすることと、
第２の複数の前記選択ゲートがプログラムされる必要があることを判断すること、
第２の温度が十分に高くないことを判断することと、
前記第２の複数の選択ゲートがプログラムされる必要があり、かつ、前記第２の温度が十分に高くないと判断することに応じて、低温パラメータを使用して、前記第２の複数の前記選択ゲートをプログラムすることと、
を備える、方法。
（項目１４）
前記方法は、さらに、
温度を上昇させるために、前記複数のメモリセルに対してダミー読み出し動作を実行することと、
ダミー読み出し操作を実行した後に、前記第２の温度を感知することと、
を備える、項目１３に記載の方法。
（項目１５）
前記方法は、さらに、
前記第２の温度が十分に高くないと判断する前に、追加の温度が十分に高くないと判断することと、
前記追加の温度が十分に高くないと判断することに応じて、前期第２の複数の前記選択ゲートをプログラムすることを保留することと、
を備える、項目１３に記載の方法。
【国際調査報告】
2021512447.tif 000031
2021512447.tif 000032