(57)【要約】  半導体デバイスを製造する方法は、基板を用意することであり、該基板は、初期体積の第１のチャネル材料を含んだ、第１のゲートオールアラウンド（ＧＡＡ）トランジスタのチャネルを形成するための第１の積層フィン構造と、初期体積の第２のチャネル材料を含んだ、第２のＧＡＡトランジスタのチャネルを形成するための第２の積層フィン構造とを含む、用意することと、初期体積の第２のチャネル材料を、初期体積の第１のチャネル材料に対して、第１のＧＡＡトランジスタの遅延に対応する所定量だけ縮小させることと、第１のチャネル材料及び第２のチャネル材料の周囲にそれぞれ第１及び第２のＧＡＡゲート構造を形成することと、を含む。
2021506141.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを製造する方法であって、
基板を用意し、該基板は、
第１のゲートオールアラウンド（ＧＡＡ）トランジスタのチャネルを形成するための第１の積層フィン構造であって、当該第１の積層フィン構造の側面に第１のチャネル材料及び第１の犠牲材料が露出されるように、第１の犠牲材料の上部と下部との間に設けられた初期体積の第１のチャネル材料を有する第１の積層フィン構造と、
第２のＧＡＡトランジスタのチャネルを形成するための第２の積層フィン構造であって、当該第２の積層フィン構造の側面に第２のチャネル材料及び第２の犠牲材料が露出されるように、第２の犠牲材料の上部と下部との間に設けられた初期体積の第２のチャネル材料を有する第２の積層フィン構造と、
を有し、
前記初期体積の前記第２のチャネル材料を、前記初期体積の前記第１のチャネル材料に対して、前記第１のＧＡＡトランジスタの遅延に対応する所定量だけ縮小させ、そして、
前記第１のチャネル材料及び前記第２のチャネル材料の周囲にそれぞれ第１及び第２のＧＡＡゲート構造を形成する、
ことを有する方法。
【請求項２】
前記第２の積層フィン構造は、共通のベースフィン構造内で前記第１の積層フィン構造の上に積層される、請求項１に記載の方法。
【請求項３】
前記第１のチャネル材料は、前記第２のチャネル材料の化学組成と同じ化学組成を持つ、請求項２に記載の方法。
【請求項４】
前記縮小させることは、
前記第１の積層フィン構造をマスクし、
前記初期体積の前記第２のチャネル材料を、前記第２のＧＡＡトランジスタの所定の遅延に対応するトリミング済み体積までトリミングするよう、前記第２の積層フィン構造をエッチングする、
ことを有する、請求項１に記載の方法。
【請求項５】
当該方法は更に、前記第１の積層フィン構造と前記第２の積層フィン構造との間に、所定厚さの犠牲分離材料を設けることを有し、前記所定厚さは、前記第１の積層フィン構造をマスクするためのプロセス許容度を提供するように選択される、請求項２に記載の方法。
【請求項６】
前記犠牲材料の前記所定厚さは１０ｎｍよりも大きい、請求項５に記載の方法。
【請求項７】
前記第１のチャネル材料は、前記第２のチャネル材料の化学組成とは異なる化学組成を持ち、
前記縮小させることは、前記第１及び第２の積層チャネル構造を、前記第１のチャネル材料に対して前記第２のチャネル材料を選択的にエッチングする等方性エッチングプロセスにさらすことを有する、
請求項２に記載の方法。
【請求項８】
前記第１の積層フィン構造は、第１のベースフィン構造内に設けられ、前記第２の積層フィン構造は、前記基板の平坦な表面に沿って前記第１のベースフィン構造から横方向に離間された第２のベースフィン構造内に設けられる、請求項１に記載の方法。
【請求項９】
前記縮小させることは、
前記第１のベースフィン構造をマスクし、
前記初期体積の前記第２のチャネル材料を縮小させるように前記第２のベースフィン構造をエッチングする、
ことを有する、請求項８に記載の方法。
【請求項１０】
前記第１の積層フィン構造は、共通のベースフィン構造内で前記第２の積層フィン構造の上に積層される、請求項１に記載の方法。
【請求項１１】
平坦な表面を持つ基板と、
前記基板上に設けられ、トリミングされていない体積の第１のチャネル材料を持つ第１のチャネルを有する第１のゲートオールアラウンド電界効果トランジスタ（ＧＡＡ−ＦＥＴ）であり、前記トリミングされていない体積は、それから前記第１のチャネルが形成された第１の積層フィン構造内での前記第１のチャネル材料、の体積に一致する、第１のＧＡＡ−ＦＥＴと、
前記基板上に設けられ、トリミングされた体積の第２のチャネル材料を持つ第２のチャネルを有する第２のＧＡＡ−ＦＥＴであり、前記トリミングされた体積の第２のチャネル材料は、前記トリミングされていない体積の第１のチャネル材料よりも、前記第１のＧＡＡ−ＦＥＴに対する前記第２のＧＡＡ−ＦＥＴの遅延調節に対応する所定のトリミング量だけ小さい、第２のＧＡＡ−ＦＥＴと、
を有し、
前記第１及び第２のＧＡＡ−ＦＥＴは相補型ＦＥＴとして電気接続されている、
半導体デバイス。
【請求項１２】
前記第２のＧＡＡ−ＦＥＴは、前記第１のＧＡＡ−ＦＥＴ上に積層されている、請求項１１に記載の半導体デバイス。
【請求項１３】
前記第２のＧＡＡ−ＦＥＴはＰＭＯＳデバイスであり、前記第１のＧＡＡ−ＦＥＴはＮＭＯＳデバイスである、請求項１２に記載の半導体デバイス。
【請求項１４】
前記第１のチャネルは、互いから所定距離に離間されて上下に配置された複数の第１のナノ構造を有し、
前記第２のチャネルは、互いから所定距離に離間されて上下に配置された複数の第２のナノ構造を有し、
前記第１のチャネルは、前記所定距離よりも大きい距離だけ前記第２のチャネルから離間されている、
請求項１３に記載の半導体デバイス。
【請求項１５】
前記第１のチャネルは、互いから所定距離に離間されて上下に配置された複数の第１のナノ構造を有し、
前記第２のチャネルは、互いから所定距離に離間されて上下に配置された複数の第２のナノ構造を有し、
前記第１のチャネルは、前記第２のチャネルから前記所定距離だけ離間されている、
請求項１１に記載の半導体デバイス。
【請求項１６】
前記第２のＧＡＡ−ＦＥＴは、前記基板の前記平坦な表面に沿って前記第１のＧＡＡ−ＦＥＴから横方向に離間されている、請求項１１に記載の半導体デバイス。
【請求項１７】
半導体デバイスを製造する方法であって、
基板を用意し、該基板は、
第１のゲートオールアラウンド（ＧＡＡ）トランジスタのチャネルを形成するための第１の積層フィン構造であって、当該第１の積層フィン構造の側面に第１のチャネル材料及び第１の犠牲材料が露出されるように、第１の犠牲材料の上部と下部との間に設けられた初期体積の第１のチャネル材料を有する第１の積層フィン構造と、
第２のＧＡＡトランジスタのチャネルを形成するための第２の積層フィン構造であって、当該第２の積層フィン構造の側面に第２のチャネル材料及び第２の犠牲材料が露出されるように、第２の犠牲材料の上部と下部との間に設けられた初期体積の第２のチャネル材料を有する第２の積層フィン構造と、
を有し、
前記初期体積の前記第２のチャネル材料を、前記初期体積の前記第１のチャネル材料に対して、前記第１のＧＡＡトランジスタの閾値電圧に対応する所定量だけ縮小させ、そして、
前記第１のチャネル材料及び前記第２のチャネル材料の周囲にそれぞれ第１及び第２のＧＡＡゲート構造を形成する、
ことを有する方法。
【請求項１８】
前記第２の積層フィン構造は、共通のベースフィン構造内で前記第１の積層フィン構造の上に積層される、請求項１７に記載の方法。
【請求項１９】
当該方法は更に、前記第１の積層フィン構造と前記第２の積層フィン構造との間に、所定厚さの犠牲分離材料を設けることを有し、前記所定厚さは、前記第１の積層フィン構造をマスクするためのプロセス許容度を提供するように選択される、請求項１８に記載の方法。
【請求項２０】
前記縮小させることは、
前記第１の積層フィン構造をマスクし、
前記初期体積の前記第２のチャネル材料を、前記第２のＧＡＡトランジスタの所定の閾値電圧に対応するトリミング済み体積までトリミングするよう、前記第２の積層フィン構造をエッチングする、
ことを有する、請求項１７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、２０１７年１２月４日に出願された米国仮出願第６２／５９４，３５２号“Method  for  Controlling  Transistor  Delay  and  for  Balancing  of  NMOS  and  PMOS  Nanowires  on  Nanosheets  in  Transistor  Devices”の利益を主張するものであり、その全体をここに援用する。
【０００２】
本開示は、例えば集積回路などの半導体デバイスを製造する方法、並びに集積回路用のトランジスタ及びトランジスタコンポーネントに関する。
【背景技術】
【０００３】
ここに提示される背景説明は、開示に係る状況を概略的に提示するためのものである。この背景セクションに記載される範囲においての、ここに名を連ねる発明者の仕事、並びに、出願時にさもなければ従来技術として適格でないかもしれない記載の態様は、明示的にも、暗示的にも、本開示に対する従来技術として認められるものではない。
【０００４】
半導体デバイスの製造においては、例えば、膜形成堆積、エッチマスク作成、パターニング、フォトレジスト現像、材料エッチング及び除去、並びにドーピング処理などの、種々の製造プロセスが実行される。所望の半導体デバイス素子を基板上に形成するために、これらのプロセスが繰り返し行われる。歴史的に、トランジスタは、微細加工を用いて、１つの平面内に形成されて、その上に配線／メタライゼーションが形成され、それ故に、二次元（２Ｄ）回路又は２Ｄ加工として特徴付けられてきた。スケーリング努力によって、２Ｄ回路における単位面積当たりのトランジスタ数が大幅に増加されてきたが、スケーリングが１桁台のナノメートルの半導体デバイス製造ノードに入って、スケーリング努力がいっそう大きな課題に直面しつつある。半導体デバイス製造者は、スケーリングを続ける手段として、デバイス、トランジスタ、及び標準セルが互いの上に積層される三次元（３Ｄ）半導体デバイスに対する願望を表明している。３Ｄ半導体デバイスの製造は、新たなプロセスインテグレーション、新規なハードウェア及びプロセス能力、設計、製造後処理、電子設計オートメーション、並びに３Ｄ製造プロセスの他の側面に関連した、数多くの新しくて独特な課題を提起する。
【発明の概要】
【０００５】
一実施形態において、半導体デバイスを製造する方法は、基板を用意することであり、該基板は、第１のゲートオールアラウンド（gate-all-around；ＧＡＡ）トランジスタのチャネルを形成するための第１の積層フィン構造であって、当該第１の積層フィン構造の側面に第１のチャネル材料及び第１の犠牲材料が露出されるように、第１の犠牲材料の上部と下部との間に設けられた初期体積の第１のチャネル材料を有する第１の積層フィン構造と、第２のＧＡＡトランジスタのチャネルを形成するための第２の積層フィン構造であって、当該第２の積層フィン構造の側面に第２のチャネル材料及び第２の犠牲材料が露出されるように、第２の犠牲材料の上部と下部との間に設けられた初期体積の第２のチャネル材料を有する第２の積層フィン構造とを含む、基板を用意することと、初期体積の第２のチャネル材料を、初期体積の第１のチャネル材料に対して、第１のＧＡＡトランジスタの遅延に対応する所定量だけ縮小させることと、第１のチャネル材料及び第２のチャネル材料の周囲にそれぞれ第１及び第２のＧＡＡゲート構造を形成することとを含む。
【０００６】
他の一実施形態において、半導体デバイスは、平坦な表面を持つ基板と、該基板上に設けられ、トリミングされていない体積の第１のチャネル材料を持つ第１のチャネルを有する第１のゲートオールアラウンド電界効果トランジスタ（ＧＡＡ−ＦＥＴ）であり、トリミングされていない体積は、それから第１のチャネルが形成された第１の積層フィン構造内での第１のチャネル材料、の体積に一致する、第１のＧＡＡ−ＦＥＴと、前記基板上に設けられ、トリミングされた体積の第２のチャネル材料を持つ第２のチャネルを有する第２のＧＡＡ−ＦＥＴであり、トリミングされた体積の第２のチャネル材料は、トリミングされていない体積の第１のチャネル材料よりも、第１のＧＡＡ−ＦＥＴに対する第２のＧＡＡ−ＦＥＴの遅延調節に対応する所定のトリミング量だけ小さい、第２のＧＡＡ−ＦＥＴとを含み、第１及び第２のＧＡＡ−ＦＥＴは相補型ＦＥＴとして電気接続される。
【０００７】
他の一実施形態において、半導体デバイスを製造する方法は、基板を用意することであり、該基板は、第１のゲートオールアラウンド（ＧＡＡ）トランジスタのチャネルを形成するための第１の積層フィン構造であって、当該第１の積層フィン構造の側面に第１のチャネル材料及び第１の犠牲材料が露出されるように、第１の犠牲材料の上部と下部との間に設けられた初期体積の第１のチャネル材料を有する第１の積層フィン構造と、第２のＧＡＡトランジスタのチャネルを形成するための第２の積層フィン構造であって、当該第２の積層フィン構造の側面に第２のチャネル材料及び第２の犠牲材料が露出されるように、第２の犠牲材料の上部と下部との間に設けられた初期体積の第２のチャネル材料を有する第２の積層フィン構造とを含む、基板を用意することと、初期体積の第２のチャネル材料を、初期体積の第１のチャネル材料に対して、第１のＧＡＡトランジスタの閾値電圧に対応する所定量だけ縮小させることと、第１のチャネル材料及び第２のチャネル材料の周囲にそれぞれ第１及び第２のＧＡＡゲート構造を形成することとを含む。
【０００８】
なお、この概要のセクションは、本開示又は特許請求発明の全ての実施形態及び／又は付加的新規態様を規定するものではない。その代わりに、この概要は、単に、新規性についての異なる実施形態及び対応する点の予備的な説明を提供するものである。本発明及び実施形態の更なる詳細及び／又は可能な視点について、読者は、以下にて更に説明される本開示の詳細な説明のセクション及び対応する図へと導かれる。
【図面の簡単な説明】
【０００９】
例として提案するこの開示の様々な実施形態を、似通った参照符号が同様の要素を参照する以下の図を参照して詳細に説明する。
【図１】開示の一実施形態に従った３入力ＮＡＮＤ回路のレイアウトの一例を示している。
【図２Ａ】開示の一実施形態に従ったナノワイヤ／ナノシートＦＥＴ構造の等角図を示している。
【図２Ｂ】半導体デバイスの製造方法のプロセスフローを示している。
【図３】開示の一実施形態に従った、マスク材料が一組のチャネルを保護しているフィン構造の断面図を示している。
【図４】開示の一実施形態に従った、エッチングされた一組の頂部チャネルを含むフィン構造の断面図を示している。
【図５】開示の一実施形態に従った、エッチングされた一組の頂部チャネルと、リセス化されたマスク材料とを含むフィン構造の断面図を示している。
【図６】開示の一実施形態に従った、バルクフィン材料が除去されたフィン構造の断面図を示している。
【図７】開示の一実施形態に従ったゲートオールアラウンドトランジスタデバイスを示している。
【図８】開示の一実施形態に従った、マスク材料が一組のチャネルを保護している、２つの異なるチャネル材料を備えたフィン構造の断面図を示している。
【図９】開示の一実施形態に従った、頂部の一組のチャネルが選択的にエッチングされた、２つの異なるチャネル材料を備えたフィン構造の断面図を示している。
【図１０】開示の一実施形態に従った、バルクフィン材料が除去された、２つの異なるチャネル材料を備えたフィン構造の断面図を示している。
【図１１】開示の一実施形態に従った、２つの異なるチャネル材料を備えたゲートオールアラウンドトランジスタデバイスを示している。
【発明を実施するための形態】
【００１０】
ここに記載されるステップの説明の順序は、明瞭さのために提示されたものである。概して、これらのステップは、任意の好適順序で実行され得る。また、ここでの様々な特徴、技術、構成などの各々が、本開示の異なる箇所で論じられることがあるが、意図されることには、それらの概念の各々は、互いに独立して、又は互いに組み合わせて実行されることができる。したがって、本発明は、数多くの異なるやり方で具現化及び考察されることができる。
【００１１】
次に、図面を参照するに、複数の図を通して似通った参照符号が同じ又は対応する部分を示しており、以下の説明は、多様なエッチング技術によってトランジスタデバイスにおけるトランジスタ遅延をバランスさせるためのシステム、装置、及び関連方法に関する。
【００１２】
特定のタイプのトランジスタデバイスは、Ｎ型金属酸化膜半導体（ＮＭＯＳ）及びＰ型金属酸化膜半導体（ＰＭＯＳ）を相補的に使用する。ＮＭＯＳデバイスは、電子の移動に基づいており、これは、ＰＭＯＳデバイスの基礎である正孔の移動と比較して何倍も高速であり得る。ＰＭＯＳデバイスにおける移動度を高めるようにＰＭＯＳチャネルに歪みを導入することによって、又はＰＭＯＳデバイスのチャネル材料をシリコンからシリコンゲルマニウムに直接変更することによって、この不一致に対処するための方法が開発されてきた。電界効果トランジスタ（ＦＥＴ）においては、例えば材料、レイアウト、スケールなど、トランジスタ遅延に影響を及ぼす幾つかの更なる要因が存在する。例えば、ＦＥＴデバイス内でＮＭＯＳ−ＰＭＯＳバランスに関連する遅延は、ＮＭＯＳ又はＰＭＯＳのいずれかの活性領域の、それに相補の活性領域と比較しての、電力レールからの供給と出力ラインとの間のトランジスタの数に不一致を持つことの結果でもあり得る。これの一例を、活性ＰＭＯＳ領域１１０と活性ＮＭＯＳ領域１２０とを含む３入力ＮＡＮＤ回路レイアウト１００のケースについて、図１に示す。見て取れるように、レイアウト１００は、ゲート領域１３１、１３２、及び１３３を含んでおり、これらの各々が、トランジスタの相補ペアに共通のゲート入力（Ａ、Ｂ、又はＣ）を提供する。
【００１３】
ＮＭＯＳ活性領域１２０内のＶｓｓノード１４１に入るＶｓｓレール１４０からの供給は、ＮＭＯＳ活性領域１２０内の破線矢印によって見て取れるように、Ｖｏｕｔノード１５１にてＶｏｕｔ端子１５０に到達する前に、３つのトランジスタと交わることになる。一方、Ｖｄｄの供給は、３入力ＮＡＮＤデバイスにおいて２つの別々のポイントに分割されることができ、その結果、ＰＭＯＳ活性領域１１０におけるＶｄｄレール１６０からの供給については、Ｖｏｕｔ端子１５２に到達するのに単一のトランジスタと交わるだけでよい。例えば、ノード１６１に入るＶｄｄレール１６０からの供給は、ＰＭＯＳ活性領域１１０内の破線矢印（図示の３つの異なる経路を示す）によって見て取れるように、Ｖｏｕｔノード１５２に到達する前に単一のトランジスタと交わることになる。従って、ＮＭＯＳ活性領域１２０では、ＰＭＯＳ活性領域１１０と比較して、交わられる必要のあるトランジスタの数が３倍に増加するために遅延が導入される。一部のセル設計において、このような活性領域間のトランジスタ数の不均衡は、特に、所与のトランジスタを通じての出力がその後に所与のセル設計内の別のトランジスタへの入力として供給されるときに、遅延の影響をもたらす。
【００１４】
このような不均衡は、トランジスタ不均衡と釣り合うように、活性領域内のフィン構造の数を増加させることによって対処されることができる。３入力ＮＡＮＤセルを一例として考えると、ＮＭＯＳ活性領域は、対応するＰＭＯＳ活性領域内の１つのフィン構造ごとに３つのフィン構造を使用することになる。この技術は、デバイスチャネルがフィン構造それ自体であるフィン電界効果トランジスタ（ＦｉｎＦＥＴ）処理、並びにベースフィン構造から提供される１つ以上の個別のナノ構造でデバイスチャネルが構成されるナノワイヤ又はナノシート処理で使用され得る。このアプローチは、そのような２Ｄ設計では非常に容易であり、最初のフィンパターニングプロセス（典型的に、パターニングプロセスの開始、中間、又は終了時にフィンカット（フィン除去）を行うセルフアラインクワッドパターニング（self-aligned  quad  patterning；ＳＡＱＰ）による）の間に、又はフィンがバルクシリコンに転写された後に、のいずれかにフィン構造の除去を伴う。例えば、そのような２Ｄ設計では、典型的に基板（例えば、ウエハ）の加工面であるｘｙ平面内でデバイスチャネルが分離される。エッチングシステムは、基板の加工面（ｚ面）に対して垂直に指向的にエッチングすることができ、従って、所望の分解能に達することができる限り、エッチマスクを用いて、横方向に離間した複数のフィン又はチャネルをブロック又はカットすることができる。このような指向性エッチング技術は、トランジスタチャネルが互いの上に縦方向に積層される場合には適していない。
【００１５】
上下に積層されるナノワイヤ及び／又はナノシートの場合、及び３Ｄ構成をした相補型電界効果トランジスタデバイス（ＣＦＥＴ）の場合には、チャネルが、後続のパターニング工程においてデバイスから単純にカットされることが可能な孤立したエンティティとして存在しないため、ＮＭＯＳとＰＭＯＳとでチャネル数をバランスさせることがいっそう難題である。
【００１６】
そのような３Ｄ回路では、ナノワイヤ又はナノシートが、（後述する図２の構造と同様の）上下に積層されるナノワイヤ又はナノシート間を非常に有限の距離にして、互いに上下に積層され得る。この離隔距離は、１０ｎｍ未満のオーダーであり得る。従って、３Ｄ回路内の個々のナノワイヤ又はナノシートを除去することは、例えば平坦化されてリセス化された堆積膜などの切除媒体を、小さい誤差許容度で極めて正確に位置付けることを含み得る。そのような平坦化及びリセス化は、ウエハ全体にわたって上下に積層されるナノワイヤ又はナノシートの間に比較的高い精度を必要とする。本発明者が認識したことには、複雑なトポロジ内で膜をそのようなに配置できるようにすることは、下から上に選択的に堆積される膜堆積プロセスが使用される場合であっても難題である。
【００１７】
別の選択肢として、ナノワイヤ又はナノシートを互いに対（ペア）にすることができる。例えば、元となる共通のフィン構造内で上下に積み重ねられた、４つの積層ＰＭＯＳ又はＮＭＯＳナノワイヤ又はナノシートチャネルを持つことに代えて、各フィン構造に２つの積層ワイヤが存在するようにフィン数が２倍にされる。この技術は、トランジスタ均衡化を供するために上述の単純なフィンカット技術を使用することに関して、いくらかのマージンを提供する。この技術の１つの欠点は、所与のセル高さに追加のフィンピッチが組み込まれることである。さらに、遅延は、３入力ＮＡＮＤセルの場合に要求されるように、単一のチャネルを除去するのではなく、チャネルの対を除去することを通じて操作されることができるのみである。より一般的には、単一のチャネルであっても、その完全な除去による均衡化は、そのチャネル全体に付随する遅延に基づく離散的な調節値に制限される。
【００１８】
ＰＭＯＳ又はＮＭＯＳチャネル（ナノワイヤ又はナノシート）が上下にそれらの相補チャネルに積層される相補型電界効果トランジスタ（ＣＦＥＴ）デバイスのケースでは、課題が増す。この構成においては、元となるフィン構造を対にすることは、ＣＦＥＴの場合にもはや妥当ではない。単一のベースフィン構造内のＮＭＯＳ及びＰＭＯＳチャネルの双方を除去することになるからである。
【００１９】
ここでの技術は、そのような３Ｄ  ＣＦＥＴデバイス及び他のＣＦＥＴデバイスのトランジスタバランスを可能にする方法を提供する。ここでの技術は、あるチャネルの完全な除去ではなく、ＰＭＯＳチャネル及びＮＭＯＳチャネル材料のエッチング選択的トリミングを用いることによって均衡化を提供する。３入力ＮＡＮＤセルのケースでは、３つのＮＭＯＳナノワイヤチャネルと単一のＰＭＯＳナノワイヤチャネルとを駆動する代わりに、元となるフィンカウントが、ＮＭＯＳ及びＰＭＯＳの双方に対して３つのナノワイヤ全てを含むことができる。この技術は、残存するチャネルの静電容量効果がトランジスタ不均衡を補正することになるようにＰＭＯＳチャネルが“トリミング”される方法を含み得る。従って、この例では、この不均衡を補正するため、又は所望の均衡を作り出すために、ＮＭＯＳワイヤのサイズに対してＰＭＯＳワイヤをトリミングすることができる。
【００２０】
図２Ａは、本開示の技術が提供され得る構造の一例を示している。図示のように、構造２００は、その上に複数のベースフィン構造２０３を有する基板２０１を含んでいる。各ベースフィン構造２０３が、そのベースフィン２０３内で高さ方向ｈに積層されたチャネル材料２０５と犠牲材料２０７との交互層を含む。ベースフィン構造２０３は、基板２０１の幅方向ｗに沿って及び長さ方向ｌに沿って横方向に離間される。各ベースフィン構造２０３を用いて、１つ以上の第１のゲートオールアラウンド（ＧＡＡ）トランジスタを形成することができる。図２Ａの構造例では、ベースフィン構造２０３は各々、第１のＧＡＡトランジスタのチャネル領域を形成するための第１の積層フィン構造２１０と、第２のＧＡＡトランジスタのチャネル領域を形成するための第２の積層フィン構造２２０とを含んでいる。第１及び第２の積層フィン構造２１０、２２０は各々、犠牲材料２０７の下部と上部との間に設けられた初期体積のチャネル材料２０５を含んでいる。積層フィン構造２１０、２２０は各々、チャネル材料２０５の２つの層を含むように示されているが、単一の層のみが使用されてもよい。下側の積層フィン構造２１０は、例えば、ＮＭＯＳデバイスを提供するために使用されることができ、上側の積層フィン構造２２０は、更に後述するようにＰＭＯＳデバイスを形成するために使用されることができる。
【００２１】
図２Ｂは、半導体デバイスを製造する方法に関するプロセスフローを示している。図示のように、このプロセスは、その上に第１及び第２の積層フィン構造２１０、２２０を有する半導体基板を用意するステップ２５１を含む。これら積層フィン構造２１０、２２０は、単一のベースフィン内に設けられてもよいし、あるいは、基板上で互いに横方向に離隔された別々のフィンにて設けられてもよい。第１の積層フィン構造２１０は、第１のゲートオールアラウンド（ＧＡＡ）トランジスタのチャネルを形成するために使用され、第２の積層フィン構造２２０は、第２のＧＡＡトランジスタのチャネルを形成するために使用される。第１の積層フィン構造２１０は、当該第１の積層フィン構造２１０の側面に第１のチャネル材料及び第１の犠牲材料が露出するように、第１の犠牲材料２０７の上部と下部との間に設けられた初期体積の第１のチャネル材料２０５を含む。第２の積層フィン構造２２０は、当該第２の積層フィン構造２２０の側面に第２のチャネル材料２０５及び第２の犠牲材料２０７が露出するように、第２の犠牲材料２０７の上部と下部との間に設けられた初期体積の第２のチャネル材料２０５を含む。
【００２２】
ステップ２５３にて、初期体積の第２のチャネル材料２０５が、初期体積の第１のチャネル材料２０５に対して所定量だけ縮小される。このような縮小は、初期体積のチャネル材料の一部をエッチ“トリミング”することによって実行され得る。体積縮小の所定量は、第１のＧＡＡトランジスタの遅延に対応する。従って、縮小によって、第１のＧＡＡトランジスタに関するトランジスタ遅延の調節が可能にされるとともに、第１及び第２のＧＡＡトランジスタ間で遅延をバランスさせることを可能にし得る。
【００２３】
ステップ２５５にて、第１のチャネル材料２０５及び第２のチャネル材料２０５の周囲に、それぞれ、第１及び第２のＧＡＡゲート構造が形成される。より具体的には、第１及び第２のチャネル材料２０５を“リリース”するために第１及び第２の犠牲材料２０７が除去される。次いで、リリースされたチャネル材料の各々の周囲にＧＡＡゲート構造が形成される。第１及び第２のＧＡＡ構造は、互いに相補的であるように電気接続され得る。従って、チャネル材料のうち一方の、その初期体積から縮小を、相補的なデバイスにおける遅延をバランスさせるために使用することができる。
【００２４】
一実施形態において、トリミングによるこの均衡化技術は、横方向に離間されたベースフィン構造内に活性領域が設けられる２Ｄ設計に適用されることができる。一実施形態において、第１の活性領域が、例えばＮＭＯＳである第１タイプのトランジスタを含み、第２の活性領域が、例えばＰＭＯＳである第２タイプのトランジスタを含む。第１の活性領域は、例えばＮＭＯＳチャネルである第１導電型のチャネルを含んだ少なくとも１つのフィン構造を含む。第２の活性領域は、例えばＰＭＯＳチャネルである第２導電型のチャネルを含んだ少なくとも１つのフィン構造を含む。これらのチャネルは、単一のナノワイヤ又はナノシートチャネルであってもよいし、あるいは、単一のベースフィン構造から形成される複数のナノ構造であってもよい。このような２Ｄ設計でのＮＭＯＳ又はＰＭＯＳチャネルの選択的トリミングは、各組のワイヤがそれら固有の活性領域（すなわち、ベースフィン）内に存在するので容易である。従って、エッチングを実行する前にマスクパターンを付与することで、例えばＮＭＯＳチャネルを有するＮＭＯＳ活性領域である一方の活性領域がエッチングされない一方で、例えばＰＭＯＳチャネルを有するＰＭＯＳ活性領域である第２の活性領域がエッチングによって影響を受けるようにすることができる。故に、ベースフィン構造及びそれに関連する全てのチャネルの完全な除去ではなく、ＰＭＯＳチャネルの“トリミング”によって、トランジスタ遅延をバランスさせることができる。
【００２５】
同一のベースフィン構造上にＮＭＯＳ及びＰＭＯＳチャネルがあるＣＦＥＴデバイスの実施形態では、このアプローチはいっそう難題となる。しかしながら、ここには、元となる同じフィン構造内でＮＭＯＳ及びＰＭＯＳを選択的にトリミングするために使用されることができる複数の技術が存在する。例えば、本発明者は認識したことには、同一のベースフィン構造上にＮＭＯＳ及びＰＭＯＳチャネルが設けられるが、ＮＭＯＳ及びＰＭＯＳチャネルの縦方向位置にはある程度の許容度が存在し、それ故に、ＮＭＯＳチャネルとＰＭＯＳチャネルとの間の縦方向（ｚ面）境界に１０ｎｍよりも大きい隔たりが存在するようにすることができる。この大きめの離隔は、ＮＭＯＳ又はＰＭＯＳをその相補物に対して選択的にオープンにするための、材料充填、それに続く平坦化（ＣＭＰ）、及びその後のリセス化を容易にすることができる。
【００２６】
他の一実施形態では、ＰＭＯＳ領域における正孔の移動度を高めるために、ＮＭＯＳとＰＭＯＳとの間で異なるチャネル材料が使用されるとともに、バルクを元とするフィン構造が、ＮＭＯＳ及びＰＭＯＳに意図されるチャネル材料の双方に対して選択性を持つエピタキシャル成長膜で構成され得る。この実施形態の一例は、ＰＭＯＳチャネル材料としてＳｉＧｅ、ＮＭＯＳチャネル材料としてＳｉ、そして、最終的にワイヤリリースプロセスで除去されることになるフィンの非チャネル材料として特定タイプのドープトシリコンを組み入れる。この実施形態では、異なるエッチング特性を持つ少なくとも２つのチャネル材料が使用され、第１のチャネル材料は、第２のチャネル材料又は第３のバルクフィンチャネル材料をエッチング（除去）することなくエッチングされることができる。
【００２７】
ＮＭＯＳ又はＰＭＯＳチャネルのいずれかの選択的トリミングを利用するという提案する方法は、トランジスタ遅延を制御することに適用されるだけでなく、閾値電圧（Ｖｔ）を制御することにも使用されることができる。典型的に、Ｖｔは、異なる仕事関数メタル厚さをチャネルに設定することによって調節される。典型的なＦＩＮＦＥＴ又はゲートオールアラウンド（ＧＡＡ）デバイスでは、これは、所定量の仕事関数メタルを全チャネルにわたって堆積させ、次いで、調節されるべきトランジスタ上の上記所定量の仕事関数メタルをエッチバックするため、選択されたトランジスタをオープンにするために使用されることができる複雑なブロックマスクの組を利用することによって達成されることが多い。例えばＮＭＯＳ及びＰＭＯＳデバイスが互いに上下に積層される相補型ＦＥＴ（ＣＦＥＴ）などの３Ｄアーキテクチャでは、このようなＶｔチューニングの方法は、実行するのが複雑であり得る。この方法は、仕事関数メタルの厚さを変化させるだけではなく、初期チャネル幅を調節してＶｔを制御することができる３Ｄ論理デバイス用のＶｔチューニング手法を提起し得る。
【００２８】
ここでの技術は、（１つ以上の）チャネル材料の体積を変化させることによって、半導体チャネル材料における電気的遅延又はＶｔを変化させることを可能にする。ここでのプロセスは、より小さい体積又はより小さい断面量のチャネル材料のセグメントをもたらすように、フィン構造内の１つ以上のチャネル材料層をシュリンクさせることを可能にする。所望のフィンスタックを作り出すように様々な異なる層を堆積させることによってフィン構造が形成され得る。これは、複数層の第２のチャネル材料の上に形成された複数層の第１のチャネル材料を含むことができる。チャネル材料の各層を、例えばバルク材料又はキャリア材料などの犠牲材料によって分離することができる。レイヤスタックが形成された後、その上にエッチマスクを形成し、それを用いてスタックの材料中にパターンを異方的に転写し、それにより、フィン構造（複数の異なる層を有する材料のライン）を作り出すことができる。１つのエッチマスクを使用することは、各層が実質的に同じ初期体積を持つことをもたらす。一部の設計では、チャネル材料の一部をシュリンクさせて、変化した（縮小した）体積をもたらし、それが代わって、異なる電気的遅延値又はＶｔを生じさせることが有益であり得る。従って、異なる種類の材料（ＮＭＯＳ及びＰＭＯＳ）を、互いに上下に積み重ねて、同じ初期体積で形成することができ、次いで、それらを、各タイプの材料に所望される遅延又はＶｔをもたらすようにチャネル材料の体積を変えるよう、選択的にシュリンクさせることができる。
【００２９】
図２Ｂの例に戻るに、図３は積層フィン構造３００を例示している。積層フィン構造３００は、複数のチャネル３０５を有するターゲットＮＭＯＳ領域３１０及びターゲットＰＭＯＳ領域３２０を提供し得る。複数のチャネル３０５は、ナノワイヤ又はナノシートとし得る。一実施形態において、ターゲットＮＭＯＳ領域３１０又はＰＭＯＳ領域３２０の活性領域は、その相補物をエッチングするために露出させたままにして、ブロックマスクによって保護されることができる。露出されたナノワイヤ又はナノシートは、相補物が保護された状態でエッチングされることができる。このようなサイズ変更は、エッチング選択的トリミングによって実行されることができる。このようなエッチング選択的トリミングは、等方性の、気相トリミング又は化学酸化物除去（chemical  oxide  removal；ＣＯＲ）とし得る。覆われていないチャネル材料は、非チャネルのバルクフィン材料３０７によってチャネルの上面及び下面で保護されながら、横方向にトリミングされる。例えば、ＮＭＯＳ領域３１０のケースでは、チャネル材料としてＳｉが選択され、バルクフィン材料３０７としてＳｉＧｅが選択される。このような選択及び構成で、エッチングプロセスは、ＳｉＧｅバルクフィン材料３０７に対して非常に高い選択性（ＳｉＧｅのエッチングなし、又はＳｉＧｅの有意なエッチングなし）で選択的にチャネル３０５の幅を横方向にリセス化して、ＮＭＯＳ領域３１０の幅を調節することができる。従って、ＮＭＯＳ領域３１０及びＰＭＯＳ領域３２０が、個々のチャネルの除去を用いずにバランスされ、代わりに、活性領域を走り抜ける累積的なチャネル材料の総体積又は総面積を調節することによってバランスされる。上述のように、共通のベースフィン構造３０３内の個々の層を除去することは困難になる。何故なら、個々のナノワイヤ又はナノシートの間のギャップは１０ｎｍ未満であることができ、エッチングの標的であるチャネル３０５（ナノワイヤ又はナノシート）をよう露出させるように、所望の保存ワイヤを保護する被覆膜又はブロック膜を良好な公差で配置するプロセスは、現行の処理（例えば、材料堆積、ＣＭＰ、リセス化エッチング）では非常に困難であり得るからである。従って、一実施形態において、ＮＭＯＳ領域３１０とＰＭＯＳ領域３２０との間に比較的大きい隔たりが生み出され得る。
【００３０】
図３は、積層フィン構造３００を例示しており、この積層フィン構造３００では、隔たりが、一方の組のチャネル３０５を別の組から保護又は露出させるための、例えば誘電体充填材料といった充填材料３３０の使用、それに続くＣＭＰ、それに続くリセス化を可能にするのに十分にされている。例えば、誘電体充填３３０の材料はＳｉＯを含むことができる。図３の例では、ＮＭＯＳ領域３１０及びＰＭＯＳ領域３２０が各々、Ｓｉチャネル３０５を含んでいる。すなわち、ＮＭＯＳ及びＰＭＯＳ領域のチャネル材料が同じ化学組成を持っている。誘電体充填３３０は、積層フィン構造３００の上部のＮＭＯＳ領域３１０内のチャネル３０５を露出させるのに十分にリセス化されている。次いで、露出されたチャネル３０５の材料を横方向にトリミングするように、選択エッチングが実行される。例えば、等方性の気相エッチングが実行され得る。このような気相エッチングは、例えばＳｉＧｅ又はドープトＳｉなどの、対応するフィン組成で使用される他のエピタキシャル成長結晶膜に対して１００：１のエッチング選択性を持つことができる。この実施形態にでは、ＰＭＯＳ領域３２０のチャネル３０５の材料を充填材料３３０によってエッチングから保護して、ＮＭＯＳ領域３１０のチャネル３０５の材料をトリミングすることができる。このエッチングは、露出されているＮＭＯＳ領域３１０のチャネル３０５の材料のプロファイルを変化させ、チャネル３０５の断面積又は体積が縮小される。
【００３１】
一実施形態において、ＰＭＯＳ領域３２０のチャネル３０５の材料を覆うことなく、積層フィン構造３００の頂部に充填材料３３０を堆積させることによって、ＮＭＯＳ領域３１０のチャネル３０５の材料をエッチングから保護することができる。例えば、角度付けた蒸着法によって、充填材料３３０を積層フィン構造３００の頂部に向けて選択的に堆積させることができる。角度付けた蒸着にさらされるときのマスクを提供するために、複数のマスクフィンを積層フィン構造３００に隣接して製造することができ、これら複数のマスクフィンが、当該複数のマスクフィンの陰における充填材料３３０の堆積を防止する。例えば、角度付けた蒸着法は、視斜角堆積（glancing  angle  deposition；ＧＬＡＤ）によってもたらされることができる。
【００３２】
トリミングされるチャネル３０５の材料の量は、ＮＭＯＳ領域３１０とＰＭＯＳ領域３２０をバランスさせるための電気的な要件又は仕様に基づくことができ、また、期待のトランジスタ遅延又はＶｔに基づいて計算されることができる。期待のトランジスタ遅延又はＶｔは、調節される特定のセルの局所的な領域に基づき得る。従って、エッチングの量は、対応するセルのサイズ、セルのレイアウト、使用される材料、及びこれらに類するものに基づき得る。例えば、エッチングは、サイクルエッチングプロセスを用いて数オングストロームのオーダーまで調節されることができる。例えば原子層エッチング（atomic  layer  etching；ＡＬＥ）及び準ＡＬＥなどの他の選択エッチングプロセスが使用されてもよい。これに関連して、このようなトリミングは、上述のようなチャネルの完全な除去に頼る均衡化技術では可能でなかった精緻度での遅延又はＶｔチューニングを提供することができる。
【００３３】
図４は、露出されたＮＭＯＳ領域３１０がエッチングされ、減じられた幅のチャネル３０５’（すなわち、チャネル体積）を特徴とする、エッチングされた積層フィン構造４００の一例を示している。
【００３４】
ブロック充填を用いたトリミングエッチングの後、残存する充填材３３０は、完全に除去されるか、又は下に位置するチャネル材料を露わにするのに十分なだけ更にリセス化されるか、のいずれかとし得る。図５は、充填材料３３０が、ＰＭＯＳ領域３２０を露出させるように更にリセス化されるが、所定の位置にシャロートレンチアイソレーション（ＳＴＩ）５３０を残す、積層フィン構造５００の一例を示している。
【００３５】
次いで、特定の領域、セルなどで、例えばＳｉＧｅである犠牲バルクフィン材料３０７を除去することができる。図６は、積層フィン構造からＳｉＧｅバルクフィン材料３０７を除去することの結果の一例を示しており、縦方向に配列されたＮＭＯＳ３１０及びＰＭＯＳ３２０のチャネル３０５及び減少幅チャネル３０５’の部分を含む構造６００が提供されている。
【００３６】
図７に例示するように、セル製造は、ｈｉｇｈ−ｋ誘電体７０５、ＮＭＯＳ仕事関数メタル７１０、ＰＭＯＳ仕事関数メタル７１５、及びゲート充填メタル７２０の堆積、又はゲートオールアラウンド（ＧＡＡ）トランジスタデバイス７００を作り出すための特定の製造スキームに対して指定された他のプロセスを続けることができる。換言すれば、ＮＭＯＳ領域３１０／ＰＭＯＳ領域３２０の不均衡によって誘起される遅延を制御するために、チャネル３０５及び減少幅チャネル３０５’のサイズが変えられる。この実施形態では、ＰＭＯＳ領域３２０とＮＭＯＳ領域３１０とが同じ材料であるとすることができ、一方の材料をブロックして又は覆って、他方の材料をサイズ変更することができる。
【００３７】
他の一実施形態では、異なるチャネル材料を用いて、選択エッチングによって、ＮＭＯＳ及びＰＭＯＳチャネルのサイズ又は体積を変えることができる。このサイズ変更は、ＮＭＯＳ／ＰＭＯＳ不均衡によって誘起される遅延を制御し、一方又は双方のチャネルタイプのチューニングを提供する。異なるチャネル間での選択エッチングのために、複数の異なる材料が使用されなければならない。図８に例示するように、ベースフィンスタック８００は、基板８０１上に、第１のチャネル材料８０５を有する第１の積層フィン構造８１０と、第２のチャネル材料８０９を有する第２の積層フィン構造８２０と、犠牲バルクフィン材料８０７とを含んでいる。例えば、バルクフィン材料８０７は、例えばＳｉ：Ｂ材料といったドープトシリコンＳｉ：Ｘとし得る。第１の積層フィン構造８１０は、ＰＭＯＳ材料とすることができ、第２の積層フィン構造８２０は、ＮＭＯＳ材料とすることができる。バルクフィン材料８０７を第３の材料として、第１のチャネル材料８０５はＳｉＧｅ、そして、第２のチャネル材料８０９はＳｉとし得る。第１、第２、及び第３の材料は、特定のエッチングプロセスに対して異なるエッチング耐性を持つ。第２の積層フィン構造８２０は、第１の積層フィン構造８１０より上に配置されることができ、バルクフィン材料８０７が双方の領域を離隔させる。各タイプのチャネルの複数のチャネルが存在することができる。より具体的には、異なるチャネル材料が第１のチャネル材料８０５及び第２のチャネル材料８０９の双方に使用されてもよい。なお、これは限定するものではなく、もっと多くの材料及び組合せが選択され得る。異なるエッチング耐性の材料を用いることで、それらのエッチング耐性自体が相補的なバルク材料をエッチングされる（有意にエッチングされる）ことから保護することになるので、一方の活性チャネル型の領域を覆う又はブロックする必要はない。
【００３８】
ベースフィンスタック８００内の１つの材料を、ベースフィンスタック８００内の他の材料をエッチングすることなくエッチングするエッチングプロセスが実行される。このエッチングプロセスは、露出された材料をいずれの方向にも均等にエッチングする等方性エッチングを含むことができる。ベースフィンスタック８００は、異なるエッチング耐性を持つ材料の層を交互に有するフィン構造としてもよい。上述のように、気相エッチング、化学酸化物除去エッチング、ＡＬＥ、又は準ＡＬＥエッチングが実行され得る。従って、エッチングは、チャネルの側壁が露出されるので、横方向エッチングをもたらす。この選択エッチングは、特定のエッチャント及び使用プロセス条件（化学物質、チャンバ圧力、温度など）によってエッチング可能な所与の材料の一部を横方向にトリミングすることができる。
【００３９】
一実施形態において、第２の積層フィン構造８２０は、第１の積層フィン構造８１０の上に積み重ねられることができ、エッチングプロセスは、第１の積層フィン構造８１０のチャネル材料８０５を実質的にエッチングすることなく、第２の積層フィン構造８２０のチャネル材料８０９を選択的にエッチングすることができる。他の一実施形態において、第２の積層フィン構造８２０は、第１の積層フィン構造８１０の上に積み重ねられることができ、エッチングプロセスは、第２の積層フィン構造８２０のチャネル材料８０９を有意にエッチングすることなく、第１の積層フィン構造８１０のチャネル材料８０５を選択的にエッチングすることができる。
【００４０】
図９は、選択エッチング後のベースフィンスタック９００の一例の結果を示している。なお、この例では、第１の積層フィン構造８１０のチャネル材料８０５又はバルクフィン犠牲材料８０７をエッチングすることなく、第２の積層フィン構造８２０のチャネル材料８０９’が、所定量だけ横方向にエッチングされている。
【００４１】
この第１のエッチングプロセスの後、（所望の場合に）第２のエッチングプロセスを使用して他方の相補チャネル材料をトリミングすることができる。相補チャネル材料をトリミングすることは、所望のトランジスタ遅延を生み出すため又はトランジスタ遅延許容範囲又はＶｔを満たすために、デバイス設計及び回路のレイアウトに基づき得る。相補チャネル材料をトリミングすることは、エッチングケミストリ及びエッチングプロセスパラメータを変えることによって、所与の処理チャンバ内でインサイチュ（in-situ）実行され得る。トリミングされる材料の量は、上下積層構成のチャネル材料においてＰＭＯＳ領域８１０とＮＭＯＳ領域８２０とをバランスさせるための電気的な要件又は仕様に基づき得る。所与のチャネル材料に対するエッチングの量は、リレーのためにチューニングされる所与のセルの局所的なエリア又は領域に基づいた期待されるトランジスタ遅延又はＶｔに基づく計算によって決定され得る。
【００４２】
一方又は双方（又はより多く）のチャネル材料のエッチングの後、領域８１０、８２０を露わにするよう、バルクフィン材料８０７を除去することができる。バルクフィン材料８０７が、覆われていないセクションで除去され、ナノワイヤ又はナノシートが各端部で支持されることになる。図１０は、結果の一例を示している。このようなバルクフィン材料除去も、例えば気相エッチングを使用するチャンバ／システムなどの同一処理チャンバ内で実行されることができる。
【００４３】
図１１に示すように、バルクフィン材料の除去後、処理は、例えばｈｉｇｈ−ｋ誘電体１１０５、ＮＭＯＳ仕事関数メタル１１１０、ＰＭＯＳ仕事関数メタル１１１５、及びゲート充填メタル１１２０を堆積させることなどによって、ゲートオールアラウンド（ＧＡＡ）チャネルの形成を続けることができる。特に、図１１は、ＰＭＯＳ及びＮＭＯＳが互いに上下にある積層型デバイスでは、仕事関数メタル厚さの低減を通じたＶｔチューニングがいかに難しいかを示している。幅広のナノワイヤ／ナノシート構造を利用する積層デバイスでは、特に上下のいずれかに他のシートが存在するときに、シートの中央底部又は中央上部からよりもワイヤ又はシートの側面から同量のメタルを除去することの方が困難になる。従って、開示されたＶｔチューニング方法は、個々のトランジスタについて仕事関数メタル厚さを変えるのではなく、チャネル体積を変えることによって達成され得る。
【００４４】
ここに記載されるようなトリミング技術は、３Ｄ  ＣＦＥＴデバイスを含むＦＥＴデバイスにおけるトランジスタ遅延又はＶｔを正確に変更するための一方又は双方のチャネル材料のチューニングを可能にする。当業者によって理解され得ることには、上述の説明は、トランジスタ遅延の調節を説明することに傾注しているかもしれないが、チャネル体積削減を決定する際に、トランジスタ遅延の代わりに、所望の所定の閾値電圧チューニングを調節のターゲットにすることができる。
【００４５】
以上の説明では、例えば、処理システムの特定の幾何学構成、並びにそこで使用される様々なコンポーネント及びプロセスの説明など、具体的な詳細が記載されている。しかしながら、理解されるべきことには、ここでの技術は、これらの具体的詳細からは逸脱する他の実施形態で実施されてもよく、このような詳細は、限定ではなく説明の目的でのものである。ここに開示された実施形態は、添付の図面を参照して説明されている。同様に、説明の目的で、完全なる理解を提供するために、具体的な数、材料、及び構成が説明されている。とはいえ、実施形態は、このような具体的詳細を用いずにも実施され得る。実質的に同じ機能的構成を有するコンポーネントは、似通った参照符号によって表記されており、故に、冗長な説明は省略されていることがある。
【００４６】
様々な実施形態を理解する助けとなるよう、様々な技術を、複数の別個の処理として説明してきた。説明の順序は、これらの処理が必ず順序依存であることを意味するように解釈されるべきではない。実際に、これらの処理は、提示順に実行される必要はない。説明された処理は、説明された実施形態とは異なる順序で実行されてもよい。様々な追加の処理が実行されてもよく、且つ／或いは、説明された処理が更なる実施形態では省略されてもよい。
【００４７】
ここで使用される“基板”又は“ターゲット基板”は、概して、本発明に従って処理される対象を指す。基板は、特には半導体デバイス又はその他の電子デバイスであるデバイスの任意の材料部分又は構造を含むことができ、例えば、半導体ウエハなどのベース基板構造、レチクル、又は薄膜などのベース基板構造上又はその上にある層とし得る。故に、基板は、何らかの特定のベース構造や、下に位置する層若しくは上に位置する層や、パターニングされている若しくはパターニングされていないことに限定されず、むしろ、任意のそのような層若しくはベース構造、並びに、層及び／又はベース構造の任意の組み合わせを含むことが企図される。この説明は特定のタイプの基板を参照しているかもしれないが、それは単に例示目的でのものである。
【００４８】
これまた当業者が理解することには、発明の同じ目的をなおも達成しながら、以上にて説明された技術の処理に対して為される数多くの変形が存在し得る。そのような変形は、この開示の範囲によって及ばれることが意図される。従って、本発明の実施形態の以上の説明は、限定することを意図するものではない。むしろ、本発明の実施形態に対する限定は、以下の請求項にて提示される。
【００４９】
本開示の態様を、例として提案されるその特定の実施形態とともに説明してきたが、これらの例に対する改変、変更、及び変形が為され得る。従って、ここに説明された実施形態は、限定するものではなく、例示するものである。以下に記載される請求項の範囲から逸脱することなく為され得る変形が存在する。
【図１】
2021506141.tif 000003
【図２Ａ】
2021506141.tif 000004
【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【国際調査報告】
2021506141.tif 000015
2021506141.tif 000016