(57)【要約】  本公開は、画素ユニット及びその製造方法及びアレイ基板を提供している。当該画素ユニットは、基板に位置する駆動トランジスタ、スイッチングトランジスタ及び発光素子を含み、駆動トランジスタは、入力電極が第１の電源端に電気的に接続され、出力電極が発光素子の第１の端に電気的に接続されるように配置されており、スイッチングトランジスタは、入力電極がデータ線に電気的に接続され、制御電極が走査線に電気的に接続され、出力電極が駆動トランジスタのゲート電極に電気的に接続されるように配置されており、スイッチングトランジスタと駆動トランジスタは閾値電圧が異なる。
2021513663.tif 000002
【特許請求の範囲】
【請求項１】
基板に位置する駆動トランジスタ、スイッチングトランジスタ及び発光素子を含む画素ユニットであって、
前記駆動トランジスタは、入力電極が第１の電源端に電気的に接続されており、出力電極が前記発光素子の第１の端に電気的に接続されており、
前記スイッチングトランジスタは、入力電極がデータ線に電気的に接続されており、制御電極が走査線に電気的に接続されており、出力電極が駆動トランジスタの制御電極に電気的に接続されており、
前記スイッチングトランジスタと前記駆動トランジスタとは、閾値電圧が異なることを特徴とする画素ユニット。
【請求項２】
前記スイッチングトランジスタ及び前記駆動トランジスタは、薄膜トランジスタであることを特徴とする請求項１に記載の画素ユニット。
【請求項３】
前記スイッチングトランジスタ及び前記駆動トランジスタのそれぞれは、
活性層と、
レジスト層と、をさらに含み、
前記レジスト層は、前記活性層と前記出力電極及び入力電極が位置する層との間に設置されており、第１のビアホール及び第２のビアホールを有し、前記出力電極及び入力電極は、それぞれ第１のビアホール及び第２のビアホールを介して活性層に電気的に接続されていることを特徴とする請求項１に記載の画素ユニット。
【請求項４】
前記スイッチングトランジスタ及び前記駆動トランジスタのいずれか１つは、前記活性層が第１の対称軸に対して軸対称になる軸対称図形であり、
前記第１のビアホールのエッジから前記第１の対称軸までの最小距離と、前記出力電極のエッジから前記第１の対称軸までの最小距離との差分はＬ１であり、前記第２のビアホールのエッジから前記第１の対称軸までの最小距離と、前記入力電極のエッジから前記第１の対称軸までの最小距離との差分はＬ２であり、前記スイッチングトランジスタ及び前記駆動トランジスタの少なくとも１つのトランジスタのＬ１とＬ２とが等しくないことを特徴とする請求項３に記載の画素ユニット。
【請求項５】
前記基板における前記第１のビアホールの正投影は、前記基板における前記出力電極及び前記活性層の正投影領域内にあり、前記基板における前記第２のビアホールの正投影は、前記基板における前記入力電極及び前記活性層の正投影領域内にあることを特徴とする請求項３に記載の画素ユニット。
【請求項６】
前記基板における前記出力電極及び前記活性層の正投影の重なり領域は第１の重なり領域であり、前記基板における前記入力電極及び前記活性層の正投影の重なり領域は第２の重なり領域であり、前記第１の重なり領域と前記第２の重なり領域は、前記第１の対称軸に対して軸対称になっていることを特徴とする請求項３〜５のいずれか一項に記載の画素ユニット。
【請求項７】
前記第１のビアホールと第２のビアホールは、前記第１の対称軸に対して軸対称になっていることを特徴とする請求項３〜５のいずれか一項に記載の画素ユニット。
【請求項８】
前記出力電極と入力電極は、前記第１の対称軸に対して軸対称になっていることを特徴とする請求項３〜５のいずれか一項に記載の画素ユニット。
【請求項９】
前記スイッチングトランジスタ及び前記駆動トランジスタの前記少なくとも１つのトランジスタは、第１のビアホール及び第２のビアホールがＶｔｈ＝Ｖｔｈ０＋Ａ＊（Ｌ１−Ｌ２）となるように設置されており、ただし、Ｖｔｈ０は、前記少なくとも１つのトランジスタの基準閾値電圧であり、Ｖｔｈは、前記薄膜トランジスタの閾値電圧であり、Ａは、零よりも大きい定数であることを特徴とする請求項４に記載の画素ユニット。
【請求項１０】
Ｌ１及びＬ２のうちの一方が２．８μｍ〜３．２μｍの範囲内にあり、他方が０．８μｍ〜１．２μｍの範囲内にあることを特徴とする請求項３に記載の画素ユニット。
【請求項１１】
前記スイッチングトランジスタ及び前記駆動トランジスタのうちの一方のトランジスタのＬ１とＬ２との差分の絶対値は、他方のトランジスタのＬ１とＬ２との差分の絶対値よりも大きいことを特徴とする請求項４に記載の画素ユニット。
【請求項１２】
前記スイッチングトランジスタ及び前記駆動トランジスタのうちの一方のトランジスタのＬ１とＬ２との差分が零ではなく、他方のトランジスタのＬ１とＬ２との差分が零であることを特徴とする請求項１１に記載の画素ユニット。
【請求項１３】
前記制御電極はゲート電極であり、前記入力電極はソース電極であり、前記出力電極はドレイン電極であることを特徴とする請求項２〜１２のいずれか一項に記載の画素ユニット。
【請求項１４】
前記スイッチングトランジスタの閾値電圧は、前記駆動トランジスタの閾値電圧よりも大きいことを特徴とする請求項１に記載の画素ユニット。
【請求項１５】
複数の走査線と、
複数のデータ線と、
アレイに配列された複数の請求項１〜１４のいずれか一項に記載の画素ユニットと、を含むことを特徴とするアレイ基板。
【請求項１６】
画素ユニットの作製方法であって、
駆動トランジスタ、スイッチングトランジスタ及び発光素子を形成することを含み、
前記スイッチングトランジスタ及び前記駆動トランジスタのいずれか１つを形成することは、
ゲート電極を形成することと、
第１の対称軸に対して軸対称になる軸対称図形である活性層を形成することと、
レジスト層を形成することと、
前記レジスト層に第１のビアホール及び第２のビアホールを形成することと、
入力電極及び出力電極を形成することと、を含み、
前記レジスト層に第１のビアホール及び第２のビアホールを形成することは、
レジスト層マスク板が｜Ｌ１−Ｌ２｜の距離でずれることによって、前記第１のビアホール及び第２のビアホールを形成することを含み、
前記第１のビアホールのエッジから前記第１の対称軸までの最小距離と、前記出力電極のエッジから前記第１の対称軸までの最小距離との差分はＬ１であり、前記第２のビアホールのエッジから前記第１の対称軸までの最小距離と、前記入力電極のエッジから前記第１の対称軸までの最小距離との差分はＬ２であることを特徴とする画素ユニットの作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の交差引用）
本願は、２０１８年２月１４日に提出した、名称が「画素ユニット及びその作製方法、アレイ基板」である中国特許出願（出願番号２０１８１０１５１５５２．０）の優先権を主張し、当該中国特許出願の全文を本文に引用している。
【０００２】
本公開は、全体的に、表示技術分野に関し、具体的に、画素ユニット及びその作製方法、アレイ基板に関している。
【背景技術】
【０００３】
有機発光ダイオード（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ  Ｄｉｏｄｅ、ＯＬＥＤ）表示装置は多く適用されている。自身の表示特性により、ＯＬＥＤ表示装置に、回路的な内部補償又は外部補償が必要であり、これにより、表示の効果を向上している。しかしながら、内部補償又は外部補償の効果を影響する要素が多く、如何にして補償の安定性を向上して表示効果を改善するかが解決しようとする課題である。
【発明の概要】
【課題を解決するための手段】
【０００４】
本公開実施例は、画素ユニット及びその作製方法、アレイ基板を提出している。
【０００５】
本公開の一面によれば、基板に位置する駆動トランジスタ、スイッチングトランジスタ及び発光素子を含む画素ユニットを提供している。そのうち、駆動トランジスタは、入力電極が第１の電源端に電気的に接続されており、出力電極が発光素子の第１の端に電気的に接続されており、スイッチングトランジスタは、入力電極がデータ線に電気的に接続されており、制御電極が走査線に電気的に接続されており、出力電極が駆動トランジスタの制御電極に電気的に接続されており、スイッチングトランジスタと駆動トランジスタとは、閾値電圧が異なる。
【０００６】
例えば、スイッチングトランジスタと駆動トランジスタは、薄膜トランジスタである。
【０００７】
例えば、スイッチングトランジスタと駆動トランジスタのそれぞれは、活性層と、レジスト層と、をさらに含む。そのうち、レジスト層は、活性層と出力電極及び入力電極が位置する層との間に設置されており、第１のビアホール及び第２のビアホールを有し、出力電極及び入力電極は、それぞれ第１のビアホール及び第２のビアホールを介して活性層に電気的に接続されている。
【０００８】
例えば、スイッチングトランジスタ及び駆動トランジスタのいずれか１つは、活性層が第１の対称軸に対して軸対称になる軸対称図形であり、第１のビアホールのエッジから第１の対称軸までの最小距離と、出力電極のエッジから第１の対称軸までの最小距離との差分はＬ１であり、第２のビアホールのエッジから第１の対称軸までの最小距離と、入力電極のエッジから第１の対称軸までの最小距離との差分はＬ２であり、スイッチングトランジスタと駆動トランジスタとの少なくとも１つのトランジスタのＬ１とＬ２が等しくない。
【０００９】
例えば、基板における第１のビアホールの正投影は、基板における出力電極及び活性層の正投影領域内にあり、基板における第２のビアホールの正投影は、基板における入力電極及び活性層の正投影領域内にある。
【００１０】
例えば、基板における出力電極及び活性層の正投影の重なり領域は、第１の重なり領域であり、基板における入力電極及び活性層の正投影の重なり領域は、第２の重なり領域であり、第１の重なり領域と第２の重なり領域は、第１の対称軸に対して軸対称になっている。
【００１１】
例えば、第１のビアホールと第２のビアホールは、第１の対称軸に対して軸対称になっている。
【００１２】
例えば、出力電極と入力電極は、第１の対称軸に対して軸対称になっている。
【００１３】
例えば、スイッチングトランジスタ及び駆動トランジスタの少なくとも１つのトランジスタは、第１のビアホール及び第２のビアホールがＶｔｈ＝Ｖｔｈ０＋Ａ＊（Ｌ１−Ｌ２）となるように設置されており、Ｖｔｈ０は、少なくとも１つのトランジスタの基準閾値電圧であり、Ｖｔｈは薄膜トランジスタの閾値電圧であり、Ａは零よりも大きい定数である。
【００１４】
例えば、Ｌ１及びＬ２のうちの一方が２．８μｍ〜３．２μｍの範囲内にあり、他方が０．８μｍ〜１．２μｍの範囲内にある。
【００１５】
例えば、スイッチングトランジスタ及び駆動トランジスタのうちの一方のトランジスタのＬ１とＬ２との差分の絶対値は、他方のトランジスタのＬ１とＬ２との差分の絶対値よりも大きい。
【００１６】
例えば、スイッチングトランジスタ及び駆動トランジスタのうちの一方のトランジスタのＬ１とＬ２との差分は零ではなく、他方のトランジスタのＬ１とＬ２との差分は零である。
【００１７】
例えば、制御電極はゲート電極であり、入力電極はソース電極であり、出力電極はドレイン電極である。
【００１８】
例えば、スイッチングトランジスタの閾値電圧は、駆動トランジスタの閾値電圧よりも大きい。
【００１９】
本公開実施例の他の方面によれば、複数の走査線と、複数のデータ線と、アレイに配列された複数の本公開実施例による画素ユニットを含むアレイ基板を提供している。
【００２０】
本公開実施例の他の方面によれば、本公開実施例による画素ユニットの作製方法を提供しており、駆動トランジスタ、スイッチングトランジスタ及び発光素子を形成することを含む。そのうち、スイッチングトランジスタ及び駆動トランジスタのいずれか１つを形成することは、ゲート電極を形成することと、第１の対称軸に対して軸対称になる軸対称図形である活性層を形成することと、レジスト層を形成することと、レジスト層に第１のビアホール及び第２のビアホールを形成することと、入力電極及び出力電極を形成することと、を含む。レジスト層に第１のビアホール及び第２のビアホールを形成することは、レジスト層マスク板が｜Ｌ１−Ｌ２｜の距離でずれることによって、第１のビアホール及び第２のビアホールを形成することを含む。第１のビアホールのエッジから第１の対称軸までの最小距離と、出力電極のエッジから第１の対称軸までの最小距離との差分はＬ１であり、第２のビアホールのエッジから第１の対称軸までの最小距離と、入力電極のエッジから第１の対称軸までの最小距離との差分はＬ２である。
【００２１】
本公開実施例又は関連技術案をより明瞭に説明するために、以下、実施例の説明に用いられる図面を簡単に説明する。明らかに、下記説明における図面は、本公開のいくらかの実施例のみであり、当業者にとって、進歩的な労働を必要とせずに、これらの図面によって他の図面を取得することができる。下図において：
【図面の簡単な説明】
【００２２】
【図１】関連ＯＬＥＤ表示装置における表示画面の模式図を示している。
【図２】関連薄膜トランジスタの上面模式図を示している。
【図３】本公開実施例による画素ユニットの模式回路図を示している。
【図４Ａ】本公開実施例による薄膜トランジスタの上面図を示している。
【図４Ｂ】本公開実施例による図４Ａにおける薄膜トランジスタの模式上面図を示している。
【図４Ｃ】本公開実施例による図４Ａにおける薄膜トランジスタの別の模式上面図を示している。
【図５】本公開実施例による画素ユニットの作製方法の模式的なフローチャートを示している。
【図６】本公開実施例による画素ユニットにおける薄膜トランジスタの作製方法の模式図を示している。
【図７Ａ】本公開の一つの例示による薄膜トランジスタの上面模式図である。
【図７Ｂ】本公開の別の例示による薄膜トランジスタの上面模式図である。
【図８】本公開実施例によるアレイ基板の模式図である。
【発明を実施するための形態】
【００２３】
本公開実施例の目的、技術案及び長所をより明瞭にするために、以下、本公開実施例における図面を組み合わせて、本公開実施例における技術案を明瞭、完全に説明する。説明される実施例は、本公開の一部の実施例であり、全部のものではないということは明らかである。説明される本公開実施例に基づいて、当業者が進歩的な労働を必要とせずに得られる全ての他の実施例は、いずれも本公開の保護範囲に属する。図面において、同じ又は近似な図面符号によって同じ要素を示すことに注意すべきである。以下の説明において、いくつかの具体的な実施例は、目的を説明するもののみであり、本公開を制限すると理解すべきではなく、本公開実施例の例示のみである。
【００２４】
本公開に対する理解を混乱させる可能性がある場合、常用な構成又は構造を省略する。図面における各部品の形状及びサイズは、実際の大きさ及び比を反映しておらず、本公開実施例の内容を示すもののみであることに注意すべきである。
【００２５】
別に定義する以外、本公開実施例に用いられる技術用語又は科学用語は、いずれも当業者が理解する通常の意味である。本公開実施例に用いられる「第１の」、「第２の」及び類似な用語は、いずれかの順序、数量又は重要性を示しておらず、異なる構成部分を区分するもののみである。
【００２６】
また、本公開実施例の説明において、「連結」又は「に接続される」という用語は、２つの部品が直接に接続することを示してもよく、２つの部品が１つ又は複数の他の部品によって接続することを示してもよい。また、この２つの部品が有線又は無線によって接続し又は結合することができる。
【００２７】
ＯＬＥＤ表示装置の画素駆動回路において、各画素ユニットに対して、少なくとも１つのスイッチングトランジスタ及び駆動トランジスタを設ける。ただし、スイッチングトランジスタは、データ電圧を駆動トランジスタのゲートに印加するか否かを制御し、駆動トランジスタは、そのゲートに印加されたデータ電圧を相応的な電流に変換して、発光素子が相応輝度の光を発するようにする。関連ＯＬＥＤ表示装置において、部分的なスプラッシュスクリーン及び紫色の表示という現象が存在している。図１は、顕微鏡によって得られた関連ＯＬＥＤ表示装置の表示画面を示している。図１に示すように、「ＮＧ」は、紫色表示領域、即ち、異常表示領域を示しており、「ＯＫ」は、正常表示領域を示している。ＮＧ領域及びＯＫ領域における駆動トランジスタ及びスイッチングトランジスタの特性を測定した後に分かるように、上記現象を起こさせる原因は、少なくとも、スイッチングトランジスタがオンになる際のマイナスシフトが上限を超えており、容量素子の漏れによって当該画素ユニットの周りの画素ユニットが異常にオン又はオフになるということである。
【００２８】
出願人がさらに研究して分かるように、当該スイッチングトランジスタのオンによる高すぎるマイナスシフトは、関連画素ユニットの作製プロセスに関連している。スイッチングトランジスタ及び駆動トランジスタを含む画素ユニットを作製する際に、プロセスによって、通常、スイッチングトランジスタと駆動トランジスタとは、同じ閾値電圧を有している。例えば、Ｎ型薄膜トランジスタを例とすると、外部補償を考慮し、駆動トランジスタの閾値電圧が０〜１Ｖの範囲にある必要がある。ただし、スイッチングトランジスタの閾値電圧も０〜１Ｖの範囲内にあり、これにより、スイッチングトランジスタが、周期的な導通において、負バイアス状態にあり、スイッチングトランジスタのマイナスシフトが上限を超えてしまう。
【００２９】
画素ユニットの作製プロセスにおいて、インジウムガリウム亜鉛酸化物（Ｉｎｄｉｕｍ  Ｇａｌｌｉｕｍ  Ｚｉｎｃ  Ｏｘｉｄｅ、ＩＧＺＯ）は、薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ、ＴＦＴ）の活性層に用いられる新世代の材料であり、そのキャリアの遷移率はアモルファスシリコンの５〜１０倍であり、画素電極に対する充放電の速度を大きく向上することができる。活性層としてＩＧＺＯを用いる場合、ＩＧＺＯの耐食性が良くないので、まずＩＧＺＯ活性層にレジスト層を作製してＩＧＺＯ層を保護し、そしてソースドレイン金属電極層を作製する必要がある。図２は、薄膜トランジスタの上面模式図を示している。図２に示すように、薄膜トランジスタ２０は、ソース電極２０１、ドレイン電極２０２、ゲート電極２０３、活性層、ＩＧＺＯ活性層におけるレジスト層２０５を含み、そのうち、レジスト層２０５に、対向するビアホール２０６及びビアホール２０７が設けられている。ソース電極２０１は、ビアホール２０６を介してＩＧＺＯ活性層に導通しており、ドレイン電極２０２は、ビアホール２０７を介して活性層に導通している。図２では、薄膜トランジスタ２０がＮ型トランジスタであることを例として説明しており、即ち、ゲート電極２０３は制御電極であり、ソース電極２０１は入力電極であり、ドレイン電極２０２は出力電極である。
【００３０】
ソース電極２０１及びドレイン電極２０２は、ビアホール２０６及びビアホール２０７を介して活性層２０５にそれぞれ接続して導通しているため、ビアホール２０６及びビアホール２０７の位置及びサイズは、ＴＦＴが導通する際のチャンネルの有効幅及び有効長に影響し、チャンネルのアスペクト比、トランジスタの閾値電圧Ｖｔｈにさらに影響している。
【００３１】
例えば、ビアホール２０６のエッジＳ−Ｓ’がチャンネル側により近い場合、入力電極（例えば、図２におけるソース電極２０１）と活性層との重なり領域の面積が大きくなり、これにより、重なり領域が増大する部分に対応するキャリアが多くなり、トランジスタを導通しやすく、トランジスタが導通する際の閾値電圧を低減している。
【００３２】
本公開実施例によれば、画素ユニットを提供している。図３は、本公開実施例による画素ユニット３０の模式回路図を示している。図３に示すように、本公開実施例による画素ユニット３０は、駆動トランジスタＴｄｒ、スイッチングトランジスタＴｓｗ及び発光素子ＯＬＥＤを含む。駆動トランジスタＴｄｒは、入力電極が第１の電源端Ｖ１に電気的に接続されており、出力電極が発光素子ＯＬＥＤの第１の端に電気的に接続されている。スイッチングトランジスタＴｓｗは、入力電極がデータ線Ｄａｔａに電気的に接続されており、制御電極が走査線Ｓｃａｎに電気的に接続されており、出力電極が駆動トランジスタの制御電極に電気的に接続されている。ただし、スイッチングトランジスタＴｓｗ及び駆動トランジスタＴｄｒは異なる閾値電圧を有している。また、いくつかの実施例において、前記スイッチングトランジスタＴｓｗ及び前記駆動トランジスタＴｄｒは、薄膜トランジスタであってもよく、この場合、制御電極がゲート電極であり、入力電極がソース電極であり、出力電極がドレイン電極であってもよいが、本公開はこれに限られない。
【００３３】
このように、関連技術における駆動トランジスタ及びスイッチングトランジスタの無差別化設計（例えば、駆動トランジスタの正バイアス特性を満たしているが、スイッチングトランジスタの負バイアス特性が影響されること）に比べて、本実施例では、両方の閾値電圧を異なる値に設計し、即ち、閾値電圧の差別化設置であり、各トランジスタに正バイアスシフト特性又は負バイアスシフト特性を対応的に満たさせている。
【００３４】
当業者が理解できるように、第１の電源端Ｖ１は、電圧信号Ｖｄｄであってもよい。例えば、ＯＬＥＤ素子の第２の端は、第２の電源端Ｖ２に接続されることができる。第２の電源端Ｖ２は、電圧信号Ｖｓｓであってもよく、接地してもよい。Ｎ型薄膜トランジスタの例示において、「入力電極」はソース電極であり、「出力電極」はドレイン電極である。当業者が理解できるように、本公開実施例は、同様に、Ｐ型薄膜トランジスタを用いる場合にも適用される。
【００３５】
当業者が理解できるように、上記画素ユニットの例示回路図に、基本回路構成のみが示されている。当該回路は、蓄積容量Ｃを含んでもよく、蓄積容量Ｃは、第１の電源端Ｖ１と駆動トランジスタＴｄｒの制御電極との間に電気的に接続されており、走査線Ｓｃａｎに有効レベル信号が書き込まれる場合、スイッチングトランジスタＴｓｗが導通される。この際、駆動トランジスタＴｄｒが導通されるまで、データ線Ｄａｔａに書き込まれるデータ電圧によって蓄積容量Ｃを充電し、有機エレクトロルミネッセンスダイオードＯＬＥＤの発光を駆動している。また、当業者が理解できるように、当該回路は、例えば閾値電圧補償サブ回路、リセットサブ回路、発光制御サブ回路などを含んでもよく、本公開はこれに限られない。
【００３６】
本公開実施例によれば、スイッチングトランジスタＴｓｗと駆動トランジスタＴｄｒが異なる閾値電圧を有するように、スイッチングトランジスタＴｓｗと駆動トランジスタＴｄｒとの少なくとも１つが本公開実施例による薄膜トランジスタ構成を有することができる。図４Ａは、本公開実施例による薄膜トランジスタの模式上面図を示している。図４Ａに示すように、本公開実施例による薄膜トランジスタ４０は、基板４０８に設けられる出力電極４０１、入力電極４０２、制御電極４０３、活性層４０４及びレジスト層４０５を含む。図４Ａに示すように、本公開実施例によるレジスト層４０５は、活性層４０４と、出力電極４０１及び入力電極４０２が位置する層との間に設けられ、第１のビアホール４０６及び第２のビアホール４０７を有している。出力電極４０１は、第１のビアホール４０６を介して、活性層４０４に電気的に接続されており、入力電極４０２は、第２のビアホール４０７を介して、活性層４０４に電気的に接続されている。ただし、活性層４０４は、第１の対称軸Ａ−Ａ’に対して軸対称になる軸対称図形であってもよい。第１のビアホール４０６のエッジから第１の対称軸Ａ−Ａ’までの最小距離ｌｏと、出力電極４０１のエッジから第１の対称軸Ａ−Ａ’までの最小距離ｌｏ’との差分はＬ１であり、第２のビアホール４０７のエッジから第１の対称軸Ａ−Ａ’までの最小距離ｌｉと、入力電極４０２のエッジから第１の対称軸Ａ−Ａ’までの最小距離ｌｉ’との差分はＬ２であり、ただし、Ｌ１とＬ２とは等しくない。図４Ａの例示において、Ｌ１＜Ｌ２である。当業者が理解できるように、他の例示において、Ｌ２＜Ｌ１であってもよく、Ｌ１とＬ２とが等しくなければよい。
【００３７】
当業者が理解できるように、作製プロセスにおける精度の制限により、「第１の対称軸に対して対称である」ということは、一定の誤差が許容されており、例えば、一定範囲（例えば±１０％）内に誤差が許容されている。また、活性層４０４がレジスト層４０５によって遮蔽されるため、実際な適用における上面図に、活性層４０４及び一部のレジスト層４０５が見られず、表示の便宜上、図４Ａに活性層４０４及びレジスト層４０５が模式的に示されていることに注意すべきである。
【００３８】
図４Ｂは、本公開実施例による図４Ａにおける薄膜トランジスタの模式上面図を示している。図４Ｃは、本公開実施例による図４Ａにおける薄膜トランジスタの別の模式上面図を示している。当業者が理解できるように、表示の便宜上、図４Ｂ及び図４Ｃには、制御電極４０３及びレジスト層４０５が示されていない。
【００３９】
図４Ｂに示すように、例えば、基板４０８における第１のビアホール４０６の正投影は、基板４０８における出力電極４０１及び活性層４０４の正投影の領域内にある。基板４０８における第２のビアホール４０７の正投影は、基板４０８における入力電極４０２及び活性層４０４の正投影領域内にある。基板４０８における出力電極４０１と活性層４０４との正投影の重なり領域は、第１の重なり領域であり、基板４０８における入力電極４０２と活性層４０４との正投影の重なり領域は、第２の重なり領域であり、第１の重なり領域と第２の重なり領域とは、第１の対称軸Ａ−Ａ’に対して軸対称になることができる。当業者が理解できるように、この場合、例えば、図４Ａに示す例示における出力電極４０１のエッジから第１の対称軸Ａ−Ａ’までの最小距離ｌｏ’と、入力電極４０２のエッジから第１の対称軸Ａ−Ａ’までの最小距離ｌｉ’とは等しい。また、図４Ｂに示すように、出力電極４０１と入力電極４０２とは第１の対称軸Ａ−Ａ’に対して軸対称になることができる。
【００４０】
図４Ｃに示すように、別の例示構成において、第１のビアホール４０６と第２のビアホール４０７とは第１の対称軸Ａ−Ａ’に対して軸対称になることができる。
【００４１】
当業者が理解できるように、実際の適用に応じて、例えば図４Ｂ又は図４Ｃの技術案によってＬ１及びＬ２を柔軟に変化させることができる。
【００４２】
本公開実施例によれば、第１のビアホール４０６及び第２のビアホール４０７は、Ｖｔｈ＝Ｖｔｈ０＋Ａ＊（Ｌ１−Ｌ２）であるように設けられており、Ｖｔｈ０は、薄膜トランジスタの基準閾値電圧であり、Ｖｔｈは、薄膜トランジスタの閾値電圧であり、Ａは、零よりも大きい定数である。本公開実施例によれば、「薄膜トランジスタの基準閾値電圧」とは、当該薄膜トランジスタの実際な閾値電圧における各作製条件に比べて、当該薄膜トランジスタの他の作製条件が変わらない場合、Ｌ１とＬ２とが等しい場合に実現した閾値電圧である。
【００４３】
一つの例示において、Ｌ１とＬ２とが等しい場合、Ｌ１＝Ｌ２＝２μｍであれば、基準閾値電圧Ｖｔｈ０が１．６Ｖであることを実現することができる。トランジスタの製造プロセス及び材料が変わらない場合、Ｌ１が例えば１μｍであり、Ｌ２が例えば３μｍであり、Ａが０．６であるように、例えばレジスト層のマスクパターンを変化することによってＬ１及びＬ２を変化することができる。これにより、Ｖｔｈ＝１．６Ｖ＋０．６＊（Ｌ１−Ｌ２）＝０．４Ｖとなり、異なる閾値電圧Ｖｔｈを実現することができる。一つの例示において、Ｌ１は０．８μｍ〜１．２μｍの範囲内にあり、Ｌ２は２．８μｍ〜３．２μｍの範囲内にある。当業者が理解できるように、本公開実施例におけるサイズ及び電圧などに関する数値が例示のみであり、実際な適用に応じて、他の数値であってもよい。また、本公開実施例に言及される数値は、完全に正確なものではなく、一定の範囲（例えば±２０％）内に誤差が許容されている。
【００４４】
前記第１のビアホール４０６及び第２のビアホール４０７は、丸角付けの矩形であってもよい。前記第１のビアホール４０６と第２のビアホール４０７との形状及び面積は、同じであってもよい。活性層４０４は、インジウムガリウム亜鉛酸化物ＩＧＺＯフィルム層であってもよい。実際の適用において、活性層の材料は、ＩＧＺＯに限られない。
【００４５】
さらに、レジスト層４０５は、酸化ケイ素（ＳｉＯｘ）フィルム層、又は窒化ケイ素（ＳｉＮｘ）フィルム層、又は酸化ケイ素（ＳｉＯｘ）及び窒化ケイ素（ＳｉＮｘ）によって形成される複合層を含んでもよい。
【００４６】
本公開実施例によれば、薄膜トランジスタの構成は、ボトムゲート構成及び／又はトップゲート構成を含み、ただし、ボトムゲート構成は、薄膜トランジスタを設けるための基板側から、ゲート電極、ゲート絶縁層、活性層、レジスト層、ソースドレイン電極層が順に設けられる構成である。トップゲート構成は、薄膜トランジスタを設けるための基板側から、活性層、レジスト層、ソースドレイン電極層、ゲート絶縁層及びゲート電極が順に設けられる構成である。なお、本公開実施例における薄膜トランジスタは、ボトムゲート薄膜トランジスタ（即ち、ゲート電極が活性層図面の下方に位置している）を例として説明され、それが例示的な説明のみである。実際な適用において、必要に応じて、薄膜トランジスタの構成を変更することができ、本公開による薄膜トランジスタは、トップゲートアレイ基板を採用してもよく、即ち、ゲート電極が活性層図面の上方に位置してもよい。
【００４７】
レジスト層のマスクパターンを変更することによってＬ１及びＬ２を変更すれば、実際の必要に応じて薄膜トランジスタの閾値電圧を設計することができる。これにより、薄膜トランジスタの製造材料及びプロセスがほぼ変わらない場合、所望の閾値電圧を柔軟に実現することができる。例えば、スイッチングトランジスタ及び駆動トランジスタのうちの一方のトランジスタのＬ１とＬ２との差分の絶対値は、他方のトランジスタのＬ１とＬ２との差分の絶対値よりも大きい。例えば、スイッチングトランジスタ及び駆動トランジスタのうちの一方のトランジスタのＬ１とＬ２との差分が零ではなく、他方のトランジスタのＬ１とＬ２との差分が零である。
【００４８】
本公開実施例の画素ユニットによれば、スイッチングトランジスタＴｓｗの閾値電圧が駆動トランジスタＴｄｒの閾値電圧よりも大きくなるように、柔軟に設置することができる。例えば、外部補償に協力するために、通常、駆動トランジスタＴｄｒのＶｔｈが０〜１Ｖの範囲内にある必要がある。従って、ＴｄｒのＶｔｈが０．４Ｖであるように、駆動トランジスタＴｄｒを、Ｌ１が１μｍでありかつＬ２が３μｍであるという構成を有するように設計することができる。そして、ＴｓｗのＶｔｈが１．６Ｖであるように、スイッチングトランジスタＴｓｗを、Ｌ１が２μｍでありかつＬ２が２μｍであるという構成を有するように設計することができる。逆に、ＴｄｒのＶｔｈが０．４Ｖであるように、駆動トランジスタＴｄｒを、Ｌ１が２μｍでありかつＬ２が２μｍであるという構成を有するように設計してもよい。そして、ＴｓｗのＶｔｈがＶｔｈ＝０．４Ｖ＋０．６＊（Ｌ１−Ｌ２）＝１．６Ｖであるように、スイッチングトランジスタＴｓｗを、Ｌ１が３μｍでありかつＬ２が１μｍであるという構成を有するように設計することができる。
【００４９】
これにより、同一の画素ユニットにおいて、駆動トランジスタの閾値電圧は、スイッチングトランジスタに比べて明らかに低減しており、これにより、駆動トランジスタの正バイアス特性を保証するとともに、スイッチングトランジスタの負バイアス特性を保証することができる。当業者が理解できるように、通常のＯＬＥＤ画素回路において、例えば酸化物トランジスタという駆動トランジスタは、通常、正電圧で動作しており、これに対し、スイッチングトランジスタは、通常、負電圧で動作している。出願人は、駆動トランジスタの閾値電圧を低数値にし、スイッチングトランジスタの閾値電圧を高数値にすることにより、２つのトランジスタの閾値電圧シフトを的確に軽減し、駆動トランジスタの正バイアス特性を保証するとともに、スイッチングトランジスタの負バイアス特性を保証することができることを発見した。これにより、スイッチングトランジスタの閾値電圧のマイナスシフトが多すぎることによる、スクリーンにおける紫色という現象をさらに軽減することができる。
【００５０】
本公開実施例によれば、画素ユニットの作製方法をさらに提供している。図５は、本公開実施例による画素ユニットの作製方法５０のフローチャートを示している。図５に示すように、本公開実施例による画素ユニットの作製方法５０は、以下のステップを含む。
【００５１】
ステップＳ５０１において、駆動トランジスタ、スイッチングトランジスタ及び発光素子を形成する。
【００５２】
本公開実施例によれば、スイッチングトランジスタ及び駆動トランジスタのいずれか１つを形成することは、以下のことを含んでもよい：
ゲート電極を形成し、
活性層を形成し、
レジスト層を形成し、
レジスト層に第１のビアホール及び第２のビアホールを形成し、
入力電極及び出力電極を形成し、
ただし、レジスト層に第１のビアホール及び第２のビアホールを形成することは、レジスト層マスク板が｜Ｌ１−Ｌ２｜の距離でずれることによって、第１のビアホール及び第２のビアホールを形成するということを含む。
【００５３】
当業者が理解できるように、第１のビアホール及び第２のビアホールを形成する際に、レジスト層マスク板が｜Ｌ１−Ｌ２｜の距離でずれることによって、マスクパターンを変更する必要がなく、コストを節約することができる。
【００５４】
図６は、本公開実施例による画素ユニットの作製模式図を示している。次に、図５及び図６を組み合わせて、本公開実施例による画素ユニットの作製方法を詳細に説明する。簡潔化のために、以下の説明において、画素ユニット作製に含まれる本公開実施例による薄膜トランジスタを例として説明している。また、ボトムゲート薄膜トランジスタ６０を作製することを例として説明している。
【００５５】
図６に示すように、まず、基板６１０にゲート電極６０３を形成する。例えば、基板６１０は、透明なガラス基板であってもよく、スパッタ法又は蒸着法によって、５０〜４００ｎｍのＭｏ又はＭｏ／Ａｌ／Ｍｏ又はＭｏＮｂ／Ｃｕを堆積してゲート層とし、必要に応じてパターン化することができる。そして、活性層６０４を作製する。例えば、スパッタ法によって厚さが１０〜８０ｎｍであるＩＧＺＯを堆積し、必要に応じてフォトリソグラフィー、エッチングを行うことができる。そして、活性層６０４がエッチング液又は水蒸気に影響されることを避けるように、活性層６０４にレジスト層６０５を形成する。例えば、プラズマ増強化学気相堆積法（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ、ＰＥＣＶＤ）又はスパッタ法によって、厚さが２００ｎｍであるＳｉＯｘを堆積し、ＳｉＯｘに、厚さが１００ｎｍであるＳｉＮｘ又はＳｉＯｘＮｙを堆積してレジスト層とし、必要に応じてパターン化し、活性層６０４にレジスト層６０５を作製した後、例えばドライエッチング又は他の方法によって、レジスト層６０５に第１のビアホール６０６及び第２のビアホール６０７を設置する。次に、レジスト層６０５にソースドレイン金属層を作製し、例えば、スパッタ法によって、厚さが５０〜４００ｎｍであるＭｏ又はＭｏ／Ａｌ／Ｍｏ又はＭｏＮｂ／Ｃｕを形成してソースドレイン電極層とし、所望の図面に応じてフォトリソグラフィー及びエッチングを行い、所望のドレイン電極６０１及びソース電極６０２の形状を形成することができる。
【００５６】
レジスト層６０５の上のソース電極、ドレイン電極がレジスト層６０５の下の活性層６０４に電気的に接続されるように、第１のビアホール６０６及び第２のビアホール６０７がレジスト層６０５を貫通している。ビアホールの大きさ、ビアホール間の距離は、工場のプロセスレベルによって決定され、例えば、ビアホールとソース電極やドレイン電極との位置合わせ精度、ソース電極やドレイン電極の最小エッチング幅、及びビアホールの最小エッチング幅を含む。
【００５７】
当業者が理解できるように、図６に示されていないが、本公開実施例による薄膜トランジスタは、ゲート絶縁層６０８、パッシベーション層、平坦化層、カラーフィルム層などの構成を含む。例えば、ＰＥＣＶＤによって厚さが１００〜５００ｎｍであるＳｉＯｘを作製してゲート絶縁層６０８とすることができる。本公開実施例はこれに限られない。
【００５８】
図７Ａは、本公開の一つの例示による薄膜トランジスタの上面模式図である。類似的には、表示の便宜上、図７Ａには、レジスト層、ゲート電極及び基板が示されていない。図７Ａに示す例示において、例えば、出力電極７０１及び活性層７０４を接続する第１のビアホール７０６と、入力電極７０２及び活性層７０４を接続する第２のビアホール７０７は、辺の長さｄがいずれも４μｍである円角付けの正方形に形成されている。実際の薄膜トランジスタの作製過程において、露出機構の最小精度及び結像、現像、エッチングの影響により、作製されたビアホールに一定の変形があり、実際に作製されたビアホールが円角付けの矩形、ひいては円形近似な形状である。第１のビアホール７０６のエッジと第２のビアホール７０７のエッジとの距離Ｄは８μｍである。第１のビアホール７０６のエッジから第１の対称軸までの最小距離と、出力電極７０１のエッジから前記第１の対称軸までの最小距離との差分Ｌ１は１μｍであり、第２のビアホール７０７のエッジから第１の対称軸までの最小距離と、入力電極７０２のエッジから第１の対称軸までの最小距離の差分Ｌ２は３μｍである。出力電極７０１、入力電極７０２が、それぞれビアホール７０６及び７０７を介して活性層６０４に接続して導通しているため、チャンネルの幅がビアホールの直径によって決定される。従って、例示におけるチャンネルの幅は、ビアホールの直径である４μｍである。関連技術において、Ｌ１とＬ２とが等しい場合、薄膜トランジスタのチャンネル長さは、第１のビアホール７０６と第２のビアホール７０７との距離Ｄであり、８μｍである。しかしながら、本公開実施例によれば、Ｌ１とＬ２とが等しくないため、出力電極７０１と活性層７０４との間、及び入力電極７０２と活性層７０４との間の電界が変更され、チャンネルの有効長が８μｍではなくなり、Ｌ１とＬ２との差分に基づいて相応的に変化しており、薄膜トランジスタのＶｔｈ＝Ｖｔｈ０＋Ａ＊（Ｌ１−Ｌ２）となり、ただし、Ａは、零よりも大きい定数であり、Ｖｔｈ０は、薄膜トランジスタの基準閾値電圧であり、即ち、薄膜トランジスタの他の作製条件が変わらない場合、Ｌ１とＬ２とが等しい場合に実現した閾値電圧である。
【００５９】
図７Ｂは、本公開の別の例示による薄膜トランジスタの上面模式図である。類似的には、表示の便宜上、図７Ｂには、レジスト層、ゲート電極及び基板が示されていない。図７Ｂに示す例示において、例えば、出力電極７０１及び活性層７０４を接続する第１のビアホール７０６と、入力電極７０２及び活性層７０４を接続する第２のビアホール７０７は、円角付けの矩形に形成されており、ただし、長さは、７μｍであり、幅は、４μｍである。第１のビアホール７０６のエッジと第２のビアホール７０７のエッジとの最小距離Ｄが依然として８μｍである。第１のビアホール７０６のエッジから第１の対称軸までの最小距離と、出力電極７０１のエッジから前記第１の対称軸までの最小距離との差分Ｌ１が依然として１μｍであり、第２のビアホール７０７のエッジから第１の対称軸までの最小距離と、入力電極７０２のエッジから第１の対称軸までの最小距離との差分Ｌ２が依然として３μｍである。図７Ｂに示す例示において、チャンネルの有効幅がビアホールの幅によって決定される。従って、例示における有効チャンネル幅は、ビアホールの幅である４μｍである。Ｌ１とＬ２とが等しくないため、出力電極７０１と活性層７０４との間、及び入力電極７０２と活性層７０４との間の電界が変更され、チャンネルの有効長が８μｍではなくなり、Ｌ１とＬ２との差分に基づいて相応的に変化しており、薄膜トランジスタのＶｔｈ＝Ｖｔｈ０＋Ａ＊（Ｌ１−Ｌ２）となり、ただし、Ａは、零よりも大きい定数であり、Ｖｔｈ０は、薄膜トランジスタの基準閾値電圧であり、即ち、薄膜トランジスタの他の作製条件が変わらない場合、Ｌ１とＬ２とが等しい際に実現した閾値電圧である。
【００６０】
説明の便宜上、図７Ａ及び７Ｂの例示は、いずれも、基板７０８における出力電極７０１及び活性層７０４の正投影の第１の重なり領域と、基板７０８における入力電極７０２及び活性層７０４の正投影の第２の重なり領域とが、第１の対称軸Ａ−Ａ’に対して軸対称になる状況を示している。また、出力電極７０１と入力電極７０２も第１の対称軸Ａ−Ａ’に対して軸対称になっている。当業者が理解できるように、本公開実施例を、第１のビアホール７０６と第２のビアホール７０７が第１の対称軸Ａ−Ａ’に対して軸対称になるように実現してもよく、本公開実施例がこれに限られない。
【００６１】
本公開の別の方面によれば、アレイ基板をさらに提供している。図８は、本公開実施例によるアレイ基板８０を示している。図８に示すように、本公開実施例によるアレイ基板８０は、複数の走査線ＳＬ１〜ＳＬＮと、複数のデータ線ＤＬ１〜ＤＬＭと、アレイに配列された本公開実施例による複数の画素ユニット８００と、を含んでもよい。
【００６２】
本公開実施例の技術案によれば、画素ユニットにおける駆動トランジスタ及びスイッチングトランジスタの異なる機能作用に基づいて、異なる閾値電圧を有するトランジスタを設計するため、実際の表示の必要に応じて、画素ユニットにおける駆動回路を設計することができ、画素ユニットにおける駆動トランジスタ及びスイッチングトランジスタの閾値電圧を相応的に設計して、表示効果を改善することができる。
【００６３】
理解できるように、上記実施形態は、本公開の原理を説明するための例示的な実施形態のみであり、本公開は、これらに限られない。当業者にとって、本公開の主旨及び実質を逸脱しない限り、色々な変形及び改善を行うことができ、これらの変形及び改善も本公開の保護範囲と見なせる。
【符号の説明】
【００６４】
２０  薄膜トランジスタ
２０１  ソース電極
２０２  ドレイン電極
２０３  ゲート電極
２０５  レジスト層
２０６、２０７  ビアホール
３０  画素ユニット
Ｔｄｒ  駆動トランジスタ
Ｔｓｗ  スイッチングトラジスタ
ＯＬＥＤ  発光素子
Ｄａｔａ  データ線
Ｓｃａｎ  走査線
４０  薄膜トランジスタｔ
４０１  出力電極
４０２  入力電極
４０３  制御電極
４０４  活性層
４０５  レジスト層
４０６  第１のビアホール
４０７  第２のビアホール
４０８  基板
６０  ボトムゲート薄膜トランジスタ
６０３  ゲート電極
６０４  活性層
６０５  レジスト層
６０６  第１のビアホール
６０７  第２のビアホール
６０８  ゲート絶縁層
６１０  基板
７０１  出力電極
７０２  入力電極
７０４  活性層
７０６  第１のビアホール
７０７  第２のビアホール
７０８  基板
８０  アレイ基板
【図１】
2021513663.tif 000003
【図２】
2021513663.tif 000004
【図３】
2021513663.tif 000005
【図４Ａ】
2021513663.tif 000006
【図４Ｂ】
2021513663.tif 000007
【図４Ｃ】
2021513663.tif 000008
【図５】
2021513663.tif 000009
【図６】
2021513663.tif 000010
【図７Ａ】
2021513663.tif 000011
【図７Ｂ】
2021513663.tif 000012
【図８】
2021513663.tif 000013
【国際調査報告】
2021513663.tif 000014
2021513663.tif 000015
2021513663.tif 000016
2021513663.tif 000017
2021513663.tif 000018