(57)【要約】本発明は、コンパクト性を損なうことなく、容易なハイダイナミック再構成を促進するための機能的アーキテクチャおよび最適化された画素構造を有するイメージセンサを提案する。  このイメージセンサは、少なくとも１つの読み出しノードをペアで垂直方向に共有し、電荷を一時的に記憶するためのメモリノードを備える画素の構造（図２）を使用する。フォトダイオード（ＰＨ）からメモリノード（ＭＮ）へ電荷（ＴＲＡ）を転送するコマンドが所与の列の画素に垂直に印加され、他の信号が所与の行の画素に水平に印加されるように、画素制御行のレイアウトが提供される。垂直転送制御行は、一方が偶数列に、他方が奇数列に、２つの異なる露光時間を印加するように駆動される。画素および読み出し回路は、画素の垂直ペアごとに１つの読み出し操作を行うように駆動される。これにより、ペアの列に関連した露光時間にわたって、ペアの２つの画素によって蓄積された電荷のアナログ和を表すデジタル値（Ｖｒ）が供給される。デジタル処理ブロックは、画素の垂直ペアごとに、他の露光時間に対応する補間デジタル値（Ｖｉｒ）を計算するように構成されている。また、少なくとも１つの閾値との比較を通じて、ハイダイナミックデジタル値として、長い露光時間に関連するものと短い露光時間に関連するものとから値を選択するように構成されている。カラーフィルタの周期的パターンにより、ＨＤＲモードカラーイメージセンサの作成を可能にした。これは、２画素２倍の４ブロックを覆うマクロ画素を、パターンのカラーフィルタ色ごとに１ブロック定義し、各ブロックで追加の水平グルーピングを促進することによる。【選択図】図３
2021506173.tif 000002
【特許請求の範囲】
【請求項１】
アクティブ画素を持つイメージセンサであって、
行（ｒｉ）および列（Ｃｊ）に配列された画素（１）のマトリクスであって、行（Ｒｉ）は画素の水平配列を規定し、列（Ｃｊ）は画素の垂直配列を規定する前記マトリクスと、
画素の列（Ｃｊ）当たり１つの別個の読み出しチャネル（ｒｃｊ）を備えた読み出し回路（３）であって、画素の露光期間中に画素によって蓄積された電荷の量を表すデジタル値をアナログデジタルコンバージョンによって確立するように構成されているとともに、マトリクスの各行について各読み出しチャネル内に確立された前記デジタル値を出力において連続的に与えるように構成されている、前記読み出し回路（３）と、
前記読み出し回路によって出力に供給される前記デジタル値にデジタル処理演算を適用するように構成されているデジタル処理ブロック（４）と、
を備え、
前記画素の構造では、各画素は、
・フォトダイオード（ＰＨＤ）、メモリノード（ＭＮ）および読み出しノード（ＳＮ）と、
・前記フォトダイオードを選択的に再初期化するように構成された、第１のフォトダイオード再初期化トランジスタ（Ｔ１）と、
・前記読み出しノードを選択的に再初期化するように構成された、第２の読み出しノード再初期化トランジスタ（Ｔ２）と、
・前記フォトダイオードによって蓄積された電荷の前記メモリノード（ＭＮ）への転送を選択的に許可するための第１の転送トランジスタ（ＴＡ）と、
・前記メモリノード（ＭＮ）に保持された電荷の前記読み出しノード（ＳＮ）への転送を選択的に許可するための第２の転送トランジスタ（ＴＢ）と、
・ボルテージフォロワとして実装されるトランジスタ（ＴＦ）であって、前記画素の行が選択的に読み出されるときに、前記画素の列の前記読み出しチャネル（ｒｃｊ）上の前記読み出しノード（ＳＮ）の端子に電圧を選択的に印加するように構成された前記トランジスタ（ＴＦ）と、
を備えており、
・画素の各列において、前記読み出しノード、前記読み出しノード再初期化トランジスタ、および、ボルテージフォロワとして実装された前記トランジスタは、前記列内の少なくとも２つの連続する画素によって垂直方向に共有されており、
・前記第１および第２の再初期化トランジスタ（Ｔ１、Ｔ２）および前記第２の転送トランジスタ（ＴＢ）は、それぞれ、所与の行のすべての画素によって共有されるそれぞれの制御信号（Ｒｓｔ１＜ｉ＞，Ｒｓｔ２＜ｉ＞，ＴＲＢ＜ｉ，ｉ＋１＞）によって駆動され、前記第１の転送トランジスタ（ＴＡ）は、画素の所与の列のすべての画素によって共有される制御信号（ＴＲＡ＜ｊ＞）によって駆動され、
前記センサは、前記画素の前記トランジスタを駆動するように構成されたコントローラ（２）をさらに備えており、
ハイダイナミックモードでグローバルシャッタを用いた撮像を制御するように構成される前記読み出し回路および前記デジタル処理ブロックは、グローバルシャッタによる蓄積フェーズと、行（ＬＰｉ，ｉ＋１）のペアによる連続読み出しフェーズと、を備えており、
・グローバルシャッタによる前記蓄積フェーズは、
−第１の蓄積時間（ＴＬ）の間の奇数列の前記画素のグローバル露光であって、
前記マトリクスの前記フォトダイオードのグローバル再初期化の後に開始し、
前記奇数列の全ての前記画素について同時に終了し、
前記フォトダイオードから前記画素の前記メモリノードへの電荷の第１のグローバル転送（ＧＴＲＡ−Ｌ）を伴う、前記奇数列の前記グローバル露光と、
−第１の蓄積時間とは異なる第２の蓄積時間（ＴＳ）の間の偶数列の前記画素のグローバル露光であって、
前記マトリクスの前記フォトダイオードのグローバル再初期化の後に開始し、
前記偶数列の全ての前記画素について同時に終了し、
前記フォトダイオードから前記画素の前記メモリノード（ＭＮ）への電荷の第１のグローバル転送（ＧＴＲＡ−Ｓ）を伴う、前記偶数列の前記グローバル露光と、
を含んでおり、
・前記連続読み出しフェーズでは、所与の列（Ｃｊ）上に位置する行のペアの画素は、ペアで、共有読み出しノード（ＳＮ）を有する画素の垂直ペアを形成しており、
行のペアの読み出しシーケンスが、画素（ＰＰ（ｉ，ｉ＋１）ｊ）の垂直ペアに対して以下のステップを含むように、前記読み出しフェーズが構成されている：
−前記読み出し回路（２）によって第１のデジタル値（Ｖｒ）を確立するステップと、
ここで、前記第１のデジタル値は、それぞれの前記列の露光期間中に、画素の前記垂直ペアの画素の各々によって蓄積された前記電荷のアナログ加算の尺度であり、
−検討中の画素の前記垂直ペアの前記列の両側の、隣接する列上の少なくとも２つの垂直ペアについて、現在の行のペアの読み出しシーケンスで確立された第１のデジタル値のデジタル処理ブロック（４）による水平保管（ＦＩＨ）によって、他の露光時間に対応する第２のデジタル値（Ｖｊr）を確立するステップと、
ここで、前記隣接する列は前記他の露光時間に関連づけられており、
−読み取られる前記第１のデジタル値と、少なくとも１つの第１の閾値（ＶＳＡＴ）と比較することによって補間される前記第２のデジタル値と、から、画素の前記垂直ペアに対するハイダイナミック出力値（ＶＨＤＲ）を確立するステップ。
【請求項２】
前記デジタル処理ブロック（４）は、前記センサの前記出力においてハイダイナミック画像データフローを生成するために、行のペアの各々におけるデータの水平グループ化の追加動作（ＶＨＤＲ−Ｃ）を適用するように構成されており、
前記追加動作は、行の前記ペアの画素の、２つの連続する垂直ペアのブロック当たり、１つのハイダイナミック出力値を行の各ペアに対して確立し、
前記ハイダイナミック値は、前記ブロックの画素の２つの垂直ペアの２つの前記ハイダイナミック値のデジタル加算に基づいている、請求項１に記載のイメージセンサ。
【請求項３】
前記デジタル処理ブロック（４）は、第１の閾値（ＶＳＡＴ）と比較することによって、画素の垂直ペアの各々のハイダイナミック値を確立するように構成されており、
・最長の露光時間に対応する前記第１および第２のデジタル値のうちのデジタル値（ＶＬ）が、前記第１の閾値未満である場合、前記ハイダイナミック出力値（ＶＨＤＲ）を確立するために使用されるデジタル値は、前記デジタル値（ＶＬ）であり、
・他の場合、最短の露光時間に対応する前記他のデジタル値（ＶＳ）が、前記ハイダイナミック出力値を確立するために使用される、
請求項１または２に記載のイメージセンサ。
【請求項４】
前記デジタル処理ブロック（４）は、第１の閾値（ＶＮ）および第２の閾値（ＶＳＡＴ）と比較することによって、画素の垂直ペアの各々のハイダイナミック値を確立するように構成されており、
・最長の露光時間に対応する前記第１および第２のデジタル値のうちのデジタル値（ＶＬ）が、前記第１の閾値未満である場合、前記ハイダイナミック出力値（ＶＨＤＲ）を確立するために使用されるデジタル値は、前記デジタル値（ＶＬ）であり、
・前記デジタル値（ＶＬ）が前記第１の閾値と前記第２の閾値との間である場合、前記ハイダイナミック出力値を確立するために使用されるデジタル値は、前記第１のデジタル値（Ｖｒ）であり、
・前記デジタル値（ＶＬ）が前記第２の閾値よりも大きい場合、前記ハイダイナミック出力値を確立するために使用されるデジタル値は、最短の露光時間（ＶＳ）に対応する値である、
請求項１または２に記載のイメージセンサ。
【請求項５】
前記デジタル処理ブロックは、最長の露光時間に関連付けられるスケールにおいて、各ペアのハイダイナミック出力値を確立するように構成されており、
考慮中の画素の前記ペアの前記ハイダイナミックデジタル値を確立するために使用される前記デジタル値が、最短の露光時間に対応する場合には、前記長い露光時間と前記短い露光時間との比が、前記値に乗じられる、請求項１〜４のいずれか一項に記載のイメージセンサ。
【請求項６】
前記比は、２の累乗である整数である、請求項５に記載のイメージセンサ。
【請求項７】
２つの露光時間の前記比が、前記ハイダイナミック値のビット数の深度が前記センサのデータ出力フォーマットを超えるような比である場合に、前記デジタル処理ブロック（４）は、前記ハイダイナミック値に圧縮（ＬＵＴ）を適用する、請求項６に記載のイメージセンサ。
【請求項８】
画素の垂直ペアの各々の２つの画素が同一のカラーフィルタ色と関連付けられるように、カラーフィルタのアレイを備える、請求項１〜７のいずれか一項に記載のイメージセンサ。
【請求項９】
２×２画素の４ブロックのブロックであるカラーマクロ画素（Ｍ−Ｐｉｘ）を規定しており、
連続する４行および連続する４列をカバーしており、
各ブロックが画素の２つの垂直ペアを形成しており、
前記マクロ画素は、パターンのカラーフィルタごとに１つのブロックで、４色カラーフィルタの周期パターンに関連付けられている、請求項８に記載のイメージセンサ。
【請求項１０】
前記コントローラ（２）は、第１および第２の露光時間の開始を確立するフォトダイオードの単一のグローバル再初期化を駆動するように構成されており、
前記偶数列および奇数列の前記グローバル露光は、すべての画素について同時に開始する、請求項１から９のいずれか１項に記載のイメージセンサ。
【請求項１１】
前記コントローラは、
前記第１の蓄積時間の開始を確立する前記フォトダイオードの、第１のグローバル再初期化（ＧＲ）を制御し、
次いで、前記第１の蓄積時間の終了後に、前記第２の蓄積時間の開始を確立する前記フォトダイオードの第２のグローバル再初期化（ＧＲ）を制御するように構成される、
請求項１から９のいずれか１項に記載のイメージセンサ。
【請求項１２】
前記フォトダイオードの前記グローバル再初期化の後において、蓄積の各フェーズは、前記読み出しノードのグローバル再初期化を含んでおり、
前記読み出しノードのグローバル再初期化の際には、蓄積の各フェーズは、前記第２の転送トランジスタのグローバル活性化による前記メモリノードのグローバル再初期化を含んでいる、請求項１から１１のいずれか１項に記載のイメージセンサ。
【請求項１３】
前記画素の前記第２の再初期化トランジスタ（Ｔ２）によって、列のペアに対する前記読み出し選択が得られ、
前記コントローラは、前記トランジスタの分極電極の再初期化電圧パルスの選択的な切り替えに対応して、前記トランジスタを選択的に活性化するように構成されている、請求項１から１２のいずれか１項に記載のイメージセンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブ画素（感光体及び制御トランジスタを有する画素構造）を有するイメージセンサであって、高出力ダイナミクスで画像の供給を可能とするものであって、画像を作りたいシーンが高コントラストである場合に特に望ましいイメージセンサに関する。
【背景技術】
【０００２】
イメージセンサのダイナミクスは、照明が非常に高いゾーンでは不飽和信号を、低照明のゾーンでは有意な信号（ノイズよりも高い）を、同じイメージで同時に感知する能力を表している。このダイナミクスは本質的に、画素の構造（電気配線図および技術）および考慮すべきセンサの画素読み出し回路の特性（ゲイン、読み出しノイズ、変換器の出力深度）に依存する。シーンの高コントラスト露光条件下では、センサのダイナミクスの固有の限界は、情報の損失に反映される：露光時間が短い場合、飽和は急速には生じない。一方、暗いゾーンでは、センサの読み出しシーケンスのノイズと比較して信号が弱すぎる。露光時間が長い場合には、明るさが非常に高いゾーンで画素が飽和する。この情報の損失は、ほんの数例を挙げると、産業ビジョン、インテリジェント・トラフィック（ＩＴＳ）または電子検査の応用など、ある種のアプリケーションにとって致命的である。
【０００３】
この要求に応えるために、技術および構造の研究と並行して、センサ（ＣＣＤとＣＭＯＳの両方）のダイナミクスを拡張するために、いわゆる「ＨＤＲ」（「ハイダイナミックレンジ」のための）イメージング技術が提案された。この技術では、各々が画素の異なる露光時間を有するシーンの少なくとも２つの画像を連続的に撮影する。次いで、画像再構成アルゴリズムを適用することによって、これらの２つの画像を組み合わせて単一の画像を形成する。光への露光が非常に高いゾーンと、非常に低い露光を有するゾーンの両方において、シーンの全ての詳細を含む出力画像を得ることを可能にした。
【０００４】
しかし、得られたＨＤＲ出力画像は、出力ＨＤＲ画像を生成するための結合画像が同時に撮影されなかったことによる、アーチファクト（歪み、ぼけ）を含みうる。従って、画像レンダリングを劣化させてしまう、動きによる影響が発生しうる。よって、アプリケーションによる画像の使用が疑わしい。しかしながら何よりも、この技術は、ＨＤＲ出力画像を再構成し供給するために、少なくとも２つの連続する画像を取得しメモリに記憶しなければならないので、センサの出力におけるフレームレート（画像の数／秒）に非常にマイナス効果を与えるとともに、センサ内に大きなメモリ容量を搭載する必要がある。
【０００５】
応答時間とメモリのこれらの問題を解決するために、同じ画像センシング中に、（少なくとも）２つの異なる露光時間に対応する情報を、アクティブ画素（ＣＭＯＳセンサ）の制御とアドレス可能性を用いて得るように、インターレースおよび補間技術を適用することが提案されている。２つの異なる露光時間の例を使用すると、原理は、以下の通りである：インターレース方式または交互方式で第１の露光時間をいくつかの行に適用し、第２の露光時間を他の行に適用することで、単一の画像センシング動作が実行される。マトリクスの複数行にわたる露光時間のこのインターレース分布は、２つの露光時間に対応する１画素当たり２つの情報アイテムを得る目的で、補間による処理を可能にする。１つは、読み出し値に対応し、画素の露光時間に対応するものである。もう１つは、別の露光時間に対して露光された隣接する行の画素の読み出し値から補間された値に対応するものである。これにより、該当する場合は、各画素（読み出し値または補間値）に最適な情報をスケーリングで保持することで、ＨＤＲデータを再構成することが可能となる。例えば、より短い露光時間を使用する場合、より長い露光時間に対応する読み出し値または補間値は、より長い時間とより短い時間との比で割られる（「リスケーリング」）。最終的には補間による解像度のわずかな損失があるが、フレームレートの利得がある。例えば、米国特許８，４０５，７５０（Ｓｍｉｔｈら）は、この原理に基づくＣＭＯＳセンサーのためのＨＤＲ撮像技術を記載しており、このＨＤＲ撮像技術はモーションによるアーチファクトを実際に減少させる、瞬時画像センシング（グローバルシャッタ）に適している。共有された蓄積フェーズでは、画素が位置する行に応じて、複数の画素が全て同時に蓄積されるが、異なる持続時間に対して蓄積される。その後、読み出しフェーズで、複数の行は次々と読み取られる。各ＨＤＲ出力画像行の生成は、単一の画像センシングの数行のみからのデータに基づいて実行され、（２つの完全な画像の記憶を必要とする技術と比較して、）補間計算をマトリクスの数行に実行することを可能にするためのメモリ容量を低減する。この特許は、画素を初期化するためのコマンド、および／または、画素によって蓄積された電荷を画素の読み出しノードに転送するためのコマンドを使用して、行上の異なる露光時間のインターレースを達成するための、画素の行の制御の異なるシナリオを考慮している。このように瞬間センシングモードに適したＨＤＲイメージング技術は、メモリ容量の点でより迅速で経済的であり、アーチファクトの点でより良い歩留まりを有する。
【０００６】
ＵＳ２００９／００５９０４８出願は、出力画像の行数を減らすことにより、応答時間を改善する追加の方法を提案している。Ｎ個の異なる露光時間をカバーするＮ個の連続する画素の行の生データを組み合わせて、最終画像の１行の画素の「ＨＤＲ」データを形成する。得られたＨＤＲ画像は、（撮像装置の）画素のマトリクスの大きさを有するセンサによって感知された画像よりも、Ｎ倍少ない垂直分解能（空間分解能）である。
【０００７】
さらに、ビジョンアプリケーションは、最良のシグナル／ノイズ比を探しているので、ＣＤＳ（相関二重サンプリング）と呼ばれる周知の技術によって画素の読み出しを行うことができることが好ましい。これによって、信号レベルから読み出しノードのゼロレベルを差し引くことによって、ランダム読み出し雑音を除去することが可能になる。このＣＤＳ読み出し技術は、イメージセンシングが電子ローリングシャッタ（ローリングシャッタ）を有する場合、ＣＭＯＳ画素構造に直接適用できることはよく知られている。しかしながら、この場合も、動きがある場合には画像アーチファクトが生じる可能性がある。電子グローバルシャッタ（グローバルシャッタ）による瞬時感知技術により、これらのアーチファクトを回避することが可能になる。他方でグローバルシャッタは、読み出しのノイズを少なくしたい場合、読み出しノードに加えて、メモリノードを有するより複雑な画素構造を必要とする。この結果、コンパクト性と画素開口率の点で損失が生じる。
【０００８】
最後に、カラーマネージメントに関して、記載されたＨＤＲイメージング技術は、カラーイメージセンサ内に一体化されたカラーフィルタのアレイの種々のフォーマットに適合するものであり、上述の特許ＵＳ２００９／００５９０４８及びＵＳ８，４０５，７５０は、これを詳細に説明している。しかしながら、所与の画素に対する補間計算は、処理された画素の色と一致するＨＤＲ情報を構築することを可能にするために、画素のマトリクスにわたるフィルタの色の分布を考慮しなければならないので、メモリ容量の必要性が増大する。画素のマトリクス上に配置され、２×２画素のブロックをカバーする４つのカラーフィルタ（ベイヤフィルタ、英語表記を使用するＣＹＧＭ、ＲＧＢＥ、ＲＧＢＷフィルタなど）のパターンの周期的な繰り返し、および１行おきの２つの露光時間（短い、長い）の交互の繰り返しを含むカラーフィルタのアレイの例を使用すると、各出力画素について正しい色のＨＤＲ情報を（補間または再結合によって）再構成するために、少なくとも５つの連続する画素の行の生データが必要である（したがって、メモリに記憶されなければならない）。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
工業用ビジョン用途（生産ライン上での選別および検査）の市場は、全体の生産コストを低減することに寄与するので、迅速な応答時間およびアーチファクトがほとんどまたは全くない状態で、高い測定ダイナミクスで良好な解像度を同時に提供するコンパクトなビジョンシステムを求めている。
【００１０】
従来技術のＨＤＲイメージング技術は、これらのニーズを適切に満たすことを可能にしない。特に、これらは補間計算のために数画像行の過度に大きなメモリ容量を必要としていた。これは、要求されるコンパクトさと矛盾することが分かった。
【００１１】
加えて、モーションによるアーチファクトの問題を最大限に低減することが望ましいので、瞬時感知モードを使用できることが望ましい。しかしながら、ノイズ成分を低減するためにＣＤＳ読み出し技術を使用することが当然望ましいので、画素の構造は、サイズおよび開口比に関して有利ではない。共有要素を有する画素の構造は、これらの２つの態様を改善することを可能にするが、これは従来技術によるＨＤＲ画像を得るためのシーケンス信号の管理の複雑さを増大させる。色の管理は、これら全ての異なる態様に、追加の複雑さを与える。
【課題を解決するための手段】
【００１２】
本発明の目的は、低コスト（複雑性、サイズ）で統合され、フレームレートが最適化され、カラー画像センシングにも適した、ハイダイナミック再構成を備えたＣＭＯＳセンサである。
【００１３】
本発明の基礎となる解決法は、異なる制約を調和させるために、画素構造と画素の制御シーケンスの両方を最適化することを目的とした研究から得られている。共有画素の構造を関連する制御信号のレイアウトと組み合わせることによって、水平ＨＤＲ補間および再構成を行ごとに適用するために、画素の行ごとにシーケンス化された、読み出し回路の動作の巧妙な使用を可能にし、先行技術の行メモリを回避することを可能にする。読み出し回路を駆動する列アドレスデコーダのレートで、ハイダイナミックな値をインラインで再構成するために、データの読み出し及び利用を実行するために、および、偶数列上及び奇数列上の一方と他方との２つの露光時間を有するグローバルシャッタで画像センシングを実行するために、本発明に係る画素構造及び信号の配置により、画素及び読み出し回路の制御信号を駆動することが可能となる。読み出しフェーズ中の垂直ペアによる画素のグループ化の結果として、特に出力データのシグナル／ノイズ比がより良好な、高性能なハイダイナミックモードを用いた、非常にコンパクトなセンサが得られる。共有読み出しノードにおいて、電荷のアナログ加算を実行する。そして、行の各ペアにおける共有読み出しノードの読み出しに対応する１つおきの行の読み出しの結果として、２の倍率で改善される出力フレームレートを有する。
【００１４】
マトリクスの画素当たり１つのカラーフィルタを含むカラーフィルタのアレイによって、２ｘ２画素のブロック当たり同じフィルタカラーを有し、整列した画素の２つの垂直ペアを形成し、
一方の画素は露光時間の間偶数列を蓄積し、他方の画素は露光時間の間奇数列を蓄積することによって、垂直ペアによる画素のグループ化によるこのＨＤＲ再構成は、色の感知と非常に有利に組み合わせられる。２の比率によって改善される転送時間の利点が得られるとともに、センサの視野の変更なしに（実際に撮像された実際の領域は変化せずに）より良いシグナル／ノイズ比（各ペアにおけるアナログ加算）の利点が得られる。
【００１５】
行の各ペアにおいて追加の水平グループ化を提供することによって、また、同じ色を有する画素の垂直ペアを、ペアで提供し、ハイダイナミック出力値を確立することによって、また、画素の垂直ペアの連続する２つを表す画素のブロックの各々に対するデジタル加算によって、伝送速度が改善される。次に、従来技術の色処理アルゴリズムによって、コスト（メモリ、処理時間）を低減して容易に処理される、ベイヤタイプのカラー情報の従来の４つ組が得られる。
【００１６】
したがって、本発明は、アクティブ画素を持つイメージセンサに関する。イメージセンサは、行および列に配列された画素のマトリクスを備える。行は画素の水平配列を規定し、列は画素の垂直配列を規定する。イメージセンサは、画素の列当たり１つの別個の読み出しチャネルを備えた、読み出し回路を備える。読み出し回路は、画素の露光期間中に画素によって蓄積された電荷の量を表すデジタル値を、アナログデジタルコンバージョンによって確立するように構成されている。読み出し回路は、マトリクスの各行について各読み出しチャネル内に確立されたデジタル値を、出力において連続的に与えるように構成されている。イメージセンサは、読み出し回路によって出力に供給される前記デジタル値にデジタル処理演算を適用するように構成されている、デジタル処理ブロックを備える。マトリクスのそれぞれの行および列の各画素は、フォトダイオード、メモリノード、読み出しノードを含んでいる。
・各画素は、フォトダイオードを選択的に再初期化するように構成された、第１のフォトダイオード再初期化トランジスタを含んでいる。
・各画素は、読み出しノードを選択的に再初期化するように構成された、第２の読み出しノード再初期化トランジスタを含んでいる。
・各画素は、フォトダイオードによって蓄積された電荷の前記メモリノードへの転送を選択的に許可するための第１の転送トランジスタを含んでいる。
・各画素は、メモリノード（ＭＮ）に保持された電荷の前記読み出しノード（ＳＮ）への転送を選択的に許可するための第２の転送トランジスタを含んでいる。
・各画素は、ボルテージフォロワとして実装されるトランジスタ（ＴＦ）を含んでいる。トランジスタは、前記画素の行が選択的に読み出されるときに、前記画素の列の前記読み出しチャネル上の前記読み出しノードの端子に電圧を選択的に印加するように構成されている。
【００１７】
画素の各列において、前記読み出しノード、前記読み出しノード再初期化トランジスタ、および、ボルテージフォロワとして実装された前記トランジスタは、前記列内の少なくとも２つの連続する画素によって垂直方向に共有されている。前記第１および第２の再初期化トランジスタおよび第２の転送トランジスタは、それぞれ、所与の行のすべての画素によって共有されるそれぞれの制御信号によって駆動される。前記第１の転送トランジスタは、画素の所与の列のすべての画素によって共有される制御信号によって駆動される。そしてセンサは、前記画素の前記トランジスタを駆動するように構成されたコントローラをさらに備えている。ハイダイナミックモードでグローバルシャッタを用いた撮像を制御するように構成される前記読み出し回路および前記デジタル処理ブロックは、グローバルシャッタによる蓄積フェーズと、行のペアによる連続読み出しフェーズと、を備えている。
・グローバルシャッタによる前記蓄積フェーズは、
−第１の蓄積時間の間の奇数列の前記画素のグローバル露光を含んでいる。奇数列の前記画素のグローバル露光は、前記マトリクスの前記フォトダイオードのグローバル再初期化の後に開始し、前記奇数列の全ての前記画素について同時に終了し、前記フォトダイオードから前記画素の前記メモリノードへの電荷の第１のグローバル転送を伴う。
グローバルシャッタによる前記蓄積フェーズは、
−第１の蓄積時間とは異なる第２の蓄積時間の間の偶数列の前記画素のグローバル露光を含んでいる。  偶数列の前記画素のグローバル露光は、前記マトリクスの前記フォトダイオードのグローバル再初期化の後に開始し、前記偶数列の全ての前記画素について同時に終了し、前記フォトダイオードから前記画素の前記メモリノードへの電荷の第１のグローバル転送を伴う。
・前記連続読み出しフェーズでは、所与の列上に位置する行のペアの画素は、ペアで、共有読み出しノードを有する画素の垂直ペアを形成している。行のペアの読み出しシーケンスが、画素（ＰＰ（ｉ，ｉ＋１）ｊ）の垂直ペアに対して以下のステップを含むように、前記読み出しフェーズが構成されている：
読み出しシーケンスは、
−前記読み出し回路（２）によって第１のデジタル値を確立するステップを備える。ここで、前記第１のデジタル値は、それぞれの前記列の露光期間中に、画素の前記垂直ペアの画素の各々によって蓄積された前記電荷のアナログ加算の尺度である。
読み出しシーケンスは、
−検討中の画素の前記垂直ペアの前記列の両側の、隣接する列上の少なくとも２つの垂直ペアについて、現在の行のペアの読み出しシーケンスで確立された第１のデジタル値のデジタル処理ブロック（４）による水平保管（ＦＩＨ）によって、他の露光時間に対応する第２のデジタル値を確立するステップを備える。ここで、前記隣接する列は前記他の露光時間に関連づけられている。
読み出しシーケンスは、
−読み取られる前記第１のデジタル値と、少なくとも１つの第１の閾値と比較することによって補間される前記第２のデジタル値と、から、画素の前記垂直ペアに対するハイダイナミック出力値を確立するステップを備える。
【００１８】
本発明の一態様によれば、前記デジタル処理ブロック（４）は、前記センサの前記出力においてハイダイナミック画像データフローを生成するために、行のペアの各々におけるデータの水平グループ化の追加動作を適用するように構成されている。従って、行の前記ペアの画素の、２つの連続する垂直ペアのブロック当たり、１つのハイダイナミック出力値が、行の各ペアに対して確立される。前記ハイダイナミック値は、前記ブロックの画素の２つの垂直ペアの２つの前記ハイダイナミック値のデジタル加算に基づいている。
【００１９】
本発明の別の態様によれば、センサは、画素の垂直ペアの各々の２つの画素が同一のカラーフィルタ色と関連付けられるように、カラーフィルタのアレイを備える。有利に、２×２画素の４ブロックのブロックであるカラーマクロ画素が規定されている。連続する４行および連続する４列をカバーしている。各ブロックが画素の２つの垂直ペアを形成している。このマクロ画素は、パターンのカラーフィルタごとの２×２ブロックに基づいて、４色カラーフィルタの周期パターンに関連付けられている。
【００２０】
本発明の他の特徴、詳細、および利点は、それぞれ実施例として添付された図面を参照してなされる以下の説明を読めば明らかになるのであろう。
【図面の簡単な説明】
【００２１】
【図１】本発明によるイメージセンサの全体的な機能図である。
【図２】図１のセンサに用いることができる共有読み出しノードを有する、アクティブ画素の１ペアの電気配線図である；
【図３】本発明によるイメージセンサによって、全ての画素によって共有される露光時間を有する、通常モードでの画像感知のための画素制御信号のクロノグラムである。
【図４】本発明によるハイダイナミックＨＤＲ取得モードにおける、２つの蓄積時間を有する蓄積のための概略的な画素制御図である。
【図５】ＨＤＲ取得モードの２つの露光時間を有する蓄積シーケンスの簡略化されたグラフである。
【図６】ＨＤＲ取得モードの画素の垂直ペアにおける、電荷の第１及び第２の転送のフェーズのシーケンスの概略図である。
【図７】ＨＤＲ取得モードの行のペアによる、グローバル蓄積および順次読み出しのフェーズのクロノグラムである。
【図８】ＨＤＲモードのハイダイナミック読み出しおよび再構成ステップの機能図である。
【図９】ハイダイナミック再構成ブロックの変形例を示す図である。
【図１０】図９のダイアグラムによる実施例におけるダイナミック再構成の原理を示す曲線のダイアグラムである。
【図１１】本発明によるカラーフィルタの配置を有するカラーイメージセンサのための、ハイダイナミック再構成の概略図である。
【発明を実施するための形態】
【００２２】
図１に示すように、本発明に係るイメージセンサは、行Ｒおよび列Ｃｊに配置されたアクティブ画素Ｐｉ，ｊのマトリクス１を備える。ここで、ｉは１からｎの値をとり、ｊは１からｍの値をとる。ｎおよびｍは、整数である。与えられたアプリケーションに対して、画像の収集は、行列の全ての行と列、または、関心のある特定のゾーンに対応する行と列のいくつかを使用して行うことができる。これらの異なる用途は従来のものであり、本発明によって包含される。アクティブ画素とは、感光体の周囲にトランジスタを含む画素であり、画素の蓄積および読み出しの異なるフェーズを制御することが可能である。
【００２３】
蓄積、読み出し、画像データの出力フローの整形のための異なるシーケンスを行うように、イメージセンサは、アクティブ画素のトランジスタを制御するように構成されたコントローラ２と、読み出し回路３と、デジタル処理ブロック４と、を備えている。
【００２４】
読み出し回路３は、マトリクスの画素の列毎に１つの読み出しチャネルｒｃｊを有する。コントローラ２は、画素の行毎の読み出しを編成するために、マトリクスの全て又は一部を読み出すフェーズを駆動する。読み出し回路は、実際には、それぞれの読み出しチャネルに存在する電圧をサンプリングしてアナログからデジタルへ変換するための、ステージ３ａを含む。シフトレジスタ３ｂによって出力に供給されるデジタルデータは、デジタル処理ブロック４に漸進的に供給される。デジタル処理ブロック４は、異なるデジタル処理操作を適用可能であり、センサによって供給される出力画像データフローＳＤＡＴＡをフォーマットすることができる。例えばデータは、行の読み出し順、および、各行において列の昇順で供給することができる。あるいは、特定のアプリケーションに期待されるフォーマットに関連して、列ごと、および、各列において行の昇順で供給することができる。これらの異なる態様は、当業者に周知である。本発明のイメージセンサに使用されるアクティブ画素の構造は、いくつかの特別な特徴を有する：
−特別な特徴は、別個のメモリノードＭＮ及び読み出しノードＳＮを有する構造である。
画素の再初期化レベルのサンプリングを備えた、ＣＤＳ読み出しと呼ばれる真の二重相関サンプリングによる読み出しによって、この構造は、グローバルシャッタによる瞬間的なセンシングを可能にする。画素の有用なレベルがサンプリングされる。出力に供給されるデジタルデータは、差の変換を表す。
−特別な特徴は、読み出しノードＳＮが、少なくとも２つの画素間で垂直方向に共有される構造である。
【００２５】
慣例により、「垂直」の用語はマトリクスの列の方向を示し、「水平」の用語はマトリクスの行の方向を示す。例えば、図１において、ランクｊの列Ｃｊを考慮すると、ランクｉの行Ｒの画素Ｐｉ，ｊと、次ランクＬｉ＋１の行の画素Ｐｉ＋１，ｊは、同じ読み出しノードＳＮを共有する。以下、読み出しノードを共有するマトリクスの各ペアを、垂直画素ペアと呼ぶ。表記ＰＰ（ｉ，ｉ＋１）ｊは、読み出しノードＳＮを共有する行ＲｉおよびＲｉ＋１の２画素によって形成される、列Ｃｊ上のペアを示す。
【００２６】
上に示された特別な特徴を有する画素の構造は、コントローラ２によって駆動される、グローバルシャッタを伴うハイダイナミック画像感知モードを実装することを可能にする。これは、コンパクト性および画素充填比（pixel filling ratio）の態様を最適化しながら、制御シーケンス、レート、および解像度に関して最適化された方法で行われる。
【００２７】
図１に表された画素の構造およびアーキテクチャを有するセンサは、以下を備えたグローバルシャッタを備えた画像感知モードの実装を可能にする：
−グローバルシャッタによる蓄積フェーズのために、列のランクに従って、画素の露光時間を制御する方法であり、それは以下の適用を可能にする：
・通常感知モードに対応する、すべての画素に対する同じ露光時間、または
・ハイダイナミック感知モードに対応する、列の偶数または奇数ランクに従った２つの異なる露光時間。
【００２８】
列による露光時間のこの制御は、図１に見られるように、マトリクスの各列に対して、垂直制御行によってセンサのアーキテクチャに反映される。その効果は、それぞれの列の全ての画素に適用される。画素の他の制御行は水平制御行であり、すなわち、それらの効果は、それぞれのマトリクス行上のすべての画素に適用される。
【００２９】
−順次読み出しフェーズでは、連続する行ＬＰｉ，ｉ＋１のペアによる垂直ペアの画素ＰＰ（ｉ，ｉ＋１）ｊの読み出しシーケンスである。行ＬＰｉ，ｉ＋１のペア内の各読み出しノードが、それぞれの列の読み出しチャネルによって単一時間（画像感知ごと）で読み取られる。それぞれの列の露光時間に対して、この読み出しノードを共有する２つの画素の寄与を表す信号レベルの測定値を供給する。
【００３０】
＜アクティブ画素構造の詳細な実施例＞
このハイダイナミックセンシングモードの異なるフェーズをさらに詳細に説明する前に、本発明によるセンサで使用するのに適した共有メモリノードおよび読み出しノードを有するアクティブ画素の構造の詳細な例を示す。
【００３１】
図２に示す画素構造は、露光される画素の素子であるフォトダイオードＰＨと、（以下メモリノードとも呼ばれる）電荷メモリノードＭＮと、同一列上の少なくとも１つの画素と共有される読み出しノードＳＮと、を含む。便宜上、本発明は、２つの連続する画素によって垂直に共有されるメモリノードについて、一般的に示されるとともに説明される。さらに画素構造は、以下を含む：
−第１の再初期化トランジスタＴ１は、フォトダイオードと電圧源（この例ではＶｄｄ）との間に接続される。新しい蓄積フェーズ（画像検知）の各々の前に、電源に向かって電荷を排出することによって、フォトダイオードを選択的に再初期化することを可能にする；
−読み出しノードＳＮに接続された第２の再初期化トランジスタＴ２は、トランジスタの電源に向かって電荷を排出することによって、読み出しフェーズにおいて読み出しノードを選択的に再初期化することを可能にする；
−フォトダイオードとメモリノードＭＮとの間に接続された第１の電荷転送トランジスタＴＡ；
−メモリノードＭＮと読み出しノードとの間に接続された第２の電荷転送トランジスタＴＢ；および、
−ボルテージフォロワとして取り付けられたトランジスタＴＦであって、画素の行が読み出し選択されるときに、画素の列の読み出しチャネル上の読み出しノードＳＮの端子に電圧を印加することを可能にするトランジスタＴＦ。
【００３２】
この構造では、リードノードＳＮ、第２の再初期化トランジスタＴ２およびボルテージフォロワＴＦとして実装されたトランジスタは、同一列内の２つの連続する画素によって垂直方向に共有される。図示されているような２つの画素の間、または、より多くの画素の間で共有を行うことが可能であり、センサのコンパクト性を改善することが可能であることに留意されたい。これから説明される通常またはハイダイナミック感知モードにおいても、同様に適用される。この図２の構造は、共有される画素の読み出しステージであることから、特にコンパクトである。
【００３３】
本発明の原理を超えることなく、より多くのトランジスタを含んだ共有ノードを有する画素構造を使用することが可能であろう。特に、図２の構造は、行の読み出し選択のための特定のトランジスタを含まないことに留意されたい。なぜならば、行の読み出し選択の機能は、読み出しノードの再初期化のためのトランジスタＴ２によって有利に確保されるからである。行の読み出し選択の機能は、複数画素の一列の複数トランジスタＴ２のそれぞれの端子に、パルス状に供給電圧を印加することによる、適切なゲート制御によって、読み出し対象の行の画素のみのそれぞれのフォロワトランジスタＴＦを作動させることで、可能になる。この既知の機構により、画素のトランジスタ数を減らすことができる。したがって、「共有読み出しステージ」を有する画素の行の各ペアに対して、画素の読み出しノードを再初期化するためのトランジスタに関連する２つの水平制御行がある。すなわち、トランジスタＴ２のすべての分極電極を制御するＶｒｓｔ２と、トランジスタＴ２のすべてのゲートを接続する再初期化行Ｒｓｔ２と、である。しかしながらセンサは、読み出しノードを共有する２つの画素によって共有される読み出しステージに追加のトランジスタを含むような、よりコンパクトでない構造を単に使用することができる。追加のトランジスタは、読み出し選択に特化したものであってもよい。この場合、トランジスタＴ２の分極電極は、供給電圧（Ｖｄｄ）を連続的に受信することができる。
【００３４】
マトリクスの複数画素の行Ｒｉの各々において、１つの行は以下を有する：
−フォトダイオード再初期化（Ｔ１）の信号行Ｒｓｔ１＜ｉ＞；
−記憶ノードから読み出しノードへの伝送（ＴＢ）の信号行ＴＲＢ＜ｉ＞。
【００３５】
画素の縦方向のペアをグルーピングする（読み出しノードを垂直方向に共有する）行ＲｉおよびＲｉ＋１のペアごとに、読み出しノードの再初期化と読み出し選択のために、２つの信号行Ｒｓｔ２＜ｉ，ｉ＋１＞およびＶｒｓｔ２＜ｉ，ｉ＋1＞がある。
【００３６】
したがって、図１が示すように、画素ごとに４つの信号行があり、そのうちの２つは、２つの連続する行の画素によって共有される。これらの信号行は、マトリクスの行と同様に、水平に延在する。
【００３７】
画素の列Ｃｊの各々に対して、列と同様に垂直に延在する、第１転送（ＴＡ）の制御信号行ＴＲＡ＜ｊ＞が存在する。第１の転送（ＰＨからＭＮ）のためのこの垂直行トポロジーは以下で分かるように、本発明によるハイダイナミック感知モードにおいて、センサの同じグローバル蓄積フェーズにおいて偶数列および奇数列上の２つの異なる露光時間を制御することを可能にする。
【００３８】
全体として、画素当たり５つの制御信号行（４水平および１垂直）がある。これらは、グローバルシャッタを用いた通常又はハイダイナミックセンシングモードに従って画像センシングを実行するために、コントローラ２によって駆動される。
【００３９】
以下、制御行のランク、（例えばＲｓｔ１＜ｉ＞）が指定されている場合、これは、指示されたシグナルがこの行にのみ適用されることを意味する。ランクが指定されていない場合、指定された信号が、すべての制御行に同時に印加される「グローバル」信号であることを意味する。
【００４０】
＜グローバルシャッタ、ノーマルモードによる画像センシング＞
ノーマルモードにおける検知シーケンスが、図３のクロノグラムによって示されている。それは、全てのフォトダイオードのグローバル再初期化のフェーズ（０）で始まる、画素のグローバル再初期化のフェーズで開始する。コントローラは、マトリクスの全ての信号行Ｒｓｔ１に、同時に同じ再初期化信号Ｇｒｓｔ１を印加する。このフェーズの終了は、すべての画素により同時に行われる蓄積のフェーズの開始を示す。グローバル再初期化フェーズは、読み出しノードＳＮおよびメモリノードＭＮを再初期化するためのフェーズ（１）および（２）とともに、蓄積中に続行される。実際には、第２の再初期化トランジスタＴ２がまず、マトリクスの全ての画素について同時に動作される（グローバル信号ＧＲｓｔ２が、全ての信号行Ｒｓｔ２に印加される）。次いで、信号行Ｖｒｓｔ２は、所定幅Δｔｉの再初期化電圧パルス（Ｖｄｄ）を同時に印加する（グローバル信号ＧＶｒｓｔ２）。所定幅Δｔｉは、全ての画素において読み出しノードＳＮ（フェーズ（１））を放電するための時間である。この時間Δｔｉの間、第２の転送トランジスタＴＢも、マトリクスの全ての画素（グローバル信号ＧＴＲＢ）において時間Δｔｉ’の間アクティブにされる。これにより、読み出しノードＳＮ（フェーズ（２））を介して、メモリノードＭＮを再初期化することが可能になる。このとき、トランジスタＴ２は、再初期化電圧源に能動的に接続される。
【００４１】
グローバル転送制御ＧＴＲＡ（フェーズ（３））が全ての制御行ＧＲＡに同時に印加されることで、蓄積シーケンスは、マトリクスの全ての画素について終了する。これは、画素の記憶ノードＭＮへの蓄積時間Ｔｉｎｔの間にフォトダイオードによって蓄積された電荷の転送を、各画素において引き起こす。
【００４２】
マトリクスの画素の読み出しシーケンスは、行ごとに開始する。全ての画素におけるトランジスタＴ２（Ｇｒｓｔ２）の同時のグローバルアクティブ化コマンドによって、および、行Ｒｉのみの画素のトランジスタＴ２上における分極電圧パルスのコマンド（Ｖｒｓｔ２＜ｉ＞）によって、
行Ｒｉ（フェーズ（４））の画素の読み出し選択Ｓｅｌ＜ｉ＞が得られる。コマンドＧｒｓｔ２およびＶｒｓｔ２＜ｉ＞の組は、すべての画素の読み出しノードを再初期化することに加えて、読み出しを望む行Ｒｉの画素を除いて、読み出しノードの電位をフォロワトランジスタの閾値電圧より低い電位に維持することも確実にする。そして、これらの画素のフォロワトランジスタをアクティブ化する効果を有する。選択された画素の読み出しノードの端子における電圧は、それぞれの読み出しチャネル上のフォロワトランジスタによって転送される。このように選択された行Ｒｉの画素の読み出しフェーズは、通常、それぞれの読み出しチャンネルｒｃｊにおいて、最初に再初期化レベル（ＳＨｒ＜ｊ＞−フェーズ（５））のサンプリングを行う。次に、メモリノードＭＮから読み出しノードＳＮへの、電荷の「第２の」転送（ＴＲＢ＜ｉ＞−フェーズ（６））を行う。そして、対応するシグナルレベルのサンプリングを行う（ＳＨｓ＜ｊ＞−フェーズ（７））。次いで、読み出し回路は、出力において、これら２つのサンプリングされたレベル間の差のデジタル変換の結果を供給する。各行の画素を読み取るために、フェーズ（４）から（７）が繰り返される。
【００４３】
各画素が自身の読み出しステージを有しているかのように、画素の各行が読みだされる。しかし本実施例において、このステージは２つの連続する画素によって構造的に垂直に共有されていることを、実際には理解されよう。読み出しステージが２つ以上の連続した画素で共有された場合においても、処理内容が同じであることが理解されよう。毎回読み出しノードが再初期化され、行のフォロワトランジスタが再度選択される。しかしながら、マトリクスの各行に特化した第２の転送制御行ＴＲＢ＜ｉ＞によって、有用なレベルのサンプリング前に読み出しノードに転送される電荷は、読み出したい行の画素によって蓄積された電荷である。
【００４４】
＜グローバルシャッタ、ハイダイナミックモードによるイメージセンシング＞  ここでは、本発明に係るセンサにより、ハイダイナミックモードでグローバルシャッタを用いて検知することによる一連のイメージセンシングについて説明する。ＨＤＲモードにおけるこのシーケンスの基本原理は、図４及び図５に示されている。
【００４５】
本発明によれば、２つの異なる露光時間ＴＬおよびＴＳが、列のランクのパリティに応じて適用される（例えば、奇数列の時間ＴＬおよび偶数列の時間ＴＳ）。以下のルールが選択される：
時間ＴＬが時間ＴＳよりも長い；
列Ｃｊのランクｊは奇数である。もちろん、本発明の原理を全く変更することなく、異なるルールを選択することができる。
【００４６】
マトリクスの全ての制御行Ｒｓｔに同時に印加される、全てのフォトダイオードのグローバル再初期化信号Ｇｒｓｔ１による蓄積の開始が、制御される。
【００４７】
蓄積時間の終了は、ＴＬについては、奇数列（ＴＲＡ＜１＞，．．．、ＴＲＡ＜ｊ＞，．．．、ＴＲＡ＜m−1＞）のみの全ての第１転送制御行に、グローバル第１転送信号ＧＴＲＡ−Ｌを同時に印加することによって制御される。蓄積時間の終了は、ＴＳについては、偶数列（ＴＲＡ＜2＞，．．．、ＴＲＡ＜ｊ＋1＞，．．．、ＴＲＡ＜m＞）のみの全ての第１転送制御行に、グローバル第１転送信号ＧＴＲＡ−Ｓを同時に印加することによって制御される。
【００４８】
実装例では、２つの時間が交互に制御される。すなわち、全ての画素に印加される第１の蓄積時間ＴＬの後、奇数列ランク（ＧＴＲＡ−Ｌ  −フェーズ（３）  −図７）の画素によって蓄積された電荷ＱＬ（図６）のみが、それぞれのメモリノードＭＮに転送される。次に、全てのフォトダイオードが再び初期化される（フェーズ（０））。全ての画素に印加される第２の蓄積時間の後、偶数列ランク（ＧＴＲＡ−Ｓ  −フェーズ（黒丸の３）−図７）の画素によって蓄積された電荷ＱＳ（図６）のみが、それぞれのメモリノードＭＮに転送される。図７のクロノグラムは、本発明によるＨＤＲモードにおけるグローバル蓄積のフェーズ（０），（１），（２），（３）、（黒丸の３）のこの連続を、より詳細に示している。図５および図７は、連続的に適用された露光時間ＴＬおよびＴＳを示している。この例では、より長い時間が最初に適用される。しかしながら、時間ＴＬ及びＴＳの２つの蓄積は、並列に行うことができる。そしてシーケンスは、フォトダイオードのグローバル再初期化の１つのフェーズ（０）のみを含み、２つの時間ＴＬ及びＴＳの開始を共通に設定する。実際には、時間ＴＬおよびＴＳは、センサの基準時間の倍数である。これは多くの場合、より最近のセンサでは、１０マイクロ秒オーダーの行時間、または、１〜２マイクロ秒オーダーのより短い基準時間である。
【００４９】
図７のクロノグラムは、本発明によるハイダイナミックモードの読み出しシーケンスの詳細を示す。このシーケンスでは、共有読み出しノードが、解像度および信号深度を改善するために有利に使用される。これは、メモリノードに蓄積された電荷が読み出しノードに転送される第２の転送コマンド（ＴＢ）中に、共有読み出しノード内のペアの画素によって蓄積された電荷のアナログ加算を実行するために、画素を垂直ペアによってグループ化することによって、行われる。これらの第２の転送は行内で制御されるので、垂直画素ペアによる「ＨＤＲ」読み出しの以下に説明する原理は、読み出しノードが３つ以上の画素、例えば４つまたは６つの画素によって共有される場合にも適用される。
【００５０】
マトリクスの行のペアによる画素ペアの読み出しシーケンスは、奇数列ＧＴＲＡ−Ｌ及び偶数列ＧＴＲＡ−Ｓに対するグローバル第１転送コマンドが実行された後に開始する。このとき、マトリクスの各画素において、メモリノードＭＮは、画素の列の偶数または奇数ランクによって定義される画素ＴＬまたはＴＳのそれぞれの露光時間中に画素のフォトダイオードによって蓄積された電荷量ＱＬまたはＱＳを含む（図６）。ここで、読み出しシーケンスにおいて、コントローラーが一対の行ＬＰｉ，ｉ＋１をポインタで指している場合を考える（図６）。列あたり、１つの画素の垂直ペアがある。現在のペアの行の画素のすべてのペアＰＰ（ｉ，ｉ＋１）ｊにおける読み出しノードの再初期化と、トランジスタＴ２を介したペアＰＰ（ｉ，ｉ＋１）ｊの各々の読み出しステージの選択（フェーズ（４））の後、読み出しノードの再初期化レベルは、通常モードの場合と同様に、対応する読み出しチャネルｒｃｊでサンプリングされる（フェーズ（５））。現在の行ペアの画素の各ペアの第２の転送コマンド（ＭＮからＳＮへ）によって、このシーケンスは続く。第２の転送コマンドは、対応する制御行ＴＲＢ＜ｉ＞およびＴＲＢ＜ｉ＋１＞を介して、垂直ペアの各々の２つの画素に印加される。これらはフェーズ（６）および（黒丸の６）（図７）であり、読み出し時間を最大限に最適化するために付随して行われることが好ましい。これらのフェーズは、損失のない、画素の垂直ペアの各々の読み出しノードＳＮにおける電荷のアナログ加算につながる。すなわち、ペアＰＰ（ｉ，ｉ＋１）ｊの読み出しノードＳＮにおける電荷量は、ＱＬｉ＋ＱＬｉ＋１と等しい。そして、ペアＰＰ（ｉ，ｉ＋１）ｊ＋１の読み出しノードＳＮにおける電荷量は、ＱＳｉ＋ＱＳｉ＋１と等しい。
【００５１】
次いで、各読み出しノード上の有用な信号レベルがサンプリングされる（フェーズ（７））。２つのサンプル間の差のアナログ変換によって得られた対応するデジタル値が、各読み出しチャネルに対する読み出し回路の出力において供給される。デジタル値は、関連する列の露光時間について、考慮中の画素のペアによって蓄積された電荷量の測定値に対応する。
【００５２】
以下では、このデジタル値は、ＴＬを適用する奇数列上で得られるか、ＴＳを適用する偶数列上で得られるかに応じて、ＶＬまたはＶＳと記される第１のデジタル値と呼ばれる。この値ＶＬまたはＶＳが添え字で関連付けられている場合、添え字は、（コントローラが読み出しシーケンスで指し示す）現在の行のペアにおいて、第１の値を供給した画素の垂直ペアを識別する。
【００５３】
読み出し回路の出力レジスタ３ｂは、マトリクス内で連続的に読み出されるマトリクスの行の各対に対して、読み出しチャネルの各々によって連続的に供給される一連のデジタルデータである生データのフローを、出力において供給する。例えば、最初の列ｒｃｉによって供給される第１のデジタル値によって開始し、最後の列ｒｃｍによって供給される第１のデジタル値によって終了する。
【００５４】
通常の読み出しモードと比較して、このモードは２倍の速さである。さらに、各ペアにおけるアナログ加算によって、シグナル・ノイズ比が改善される。
【００５５】
異なる読み出し回路３およびデジタル処理回路４は、制御装置２によって駆動されクロックされる。行および列へのポインタの従来の手段によって、デジタル処理ブロック４は、読み出し回路から受け取るデジタルフローのデータアイテムの各々を、検討中の画素のペアに関連付けることを知っている。
【００５６】
例えば、図８に示すように、現在の一ペアの行（例えばＬＰｉ，ｉ＋１）に対するＨＤＲ読み出しシーケンスにおいて、プロセッシングブロック４は、列毎に１つ、ｍ個の読み出し値のセット｛Ｖｒ｝を連続して受信する。特に、列ｊ−２からｊ＋３に対する、値ＶＬｊ−２、ＶＳｊ−１、ＶＬｊ、ＶＳｊ＋１、ＶＬｊ＋２、およびＶＳｊ＋３の値である（ｊはＴＬに関連する奇数である）。
【００５７】
コントローラは、行補間フィルターＦＩＨ「水平補間」を、現行の行のペアについて得られた値｛Ｖｒ｝のセットに適用する。これは、検討中の列の露光時間について得られた各値Ｖｒに、他の露光時間に対応する別の値Ｖｉｒを関連付けるためである。これは、この他の露光時間で露光された場合に、画素のペアが供給したものであろう値の概算である。この補間計算は数クロック単位で実行され、出力においてデータフローが得られる。データフローは、２つの露光時間ＴＬおよびＴＳに対応する、画素の垂直ペア当たり２つの値ＶＬおよびＶＳを含む。その一方は、考慮中の画素のペアの実露光時間に対応する読み出し値Ｖｒ（「第１のデジタル値」）である。他方は、他方の露光時間に対応する補間値Ｖｉｒ（「第２のデジタル値」）である。使用されるフィルタのサイズは、平均化フィルタ（図８）に対応する少なくとも３である。しかし、より高周波数の詳細情報を望む場合には、より大きなサイズを使用することを検討することができる。
【００５８】
次いで、デジタル処理ブロック４は、画素の飽和値ＶＳＡＴを表す少なくとも１つの閾値との比較による選択によって、ハイダイナミックデータ再構成ステップを、画素のペアの各々に適用するように構成される。実際、目的は、画素のペアの各々に対して、最も多くの情報を含む最良の値を選択することである。比較ループは、画素の各ペアについて、最も長い露光時間ＴＬに関連した値ＶＬである画素のペアに対して確立された第１（読み出し）値および第２（補間）値からの値を取ることを含む。これは、この値ＶＬを飽和閾値ＶＳＡＴと比較するためである。選ばれた代表（ｊ奇数）と偶数列の画素のペアに対して、比較されるこの値ＶＬは、補間された第二の値である（Ｖｉｒ）。また、奇数列の画素のペアに対して、この値ＶＬは、読み出された第一の値である（Ｖｒ）。デジタル処理ブロックは、現在の行のペアについて得られた値の各ペアにおいてこの値ＶＬを選択することを、ポインタによって認識する。
【００５９】
このＶＬがＶＳＡＴより小さい場合、考慮中の画素の垂直ペアに対して選ばれる（選択される）ハイダイナミック値である。
【００６０】
それ以外の場合は、考慮中の画素の垂直ペアに対してハイダイナミック値として選択される、最短露光時間に対応する他のデジタル値ＶＳである。
【００６１】
したがって、感知された画像シーン及び照明条件に従って、マトリクスのあるペアに対しては選択されるより短い露光時間に対応する値であり、他のものに対しては選択されるより長い露光時間に対応する値である。応答の線形性を保つために、これらの値は、同じ計数スケールに置かれなければならない。より短い露光時間ＴＳを基礎として使用する場合、ＨＤＲ選択ループによって選択される値がＶＬである場合、比γ＝ＴＬ／ＴＳで割らなければならない。画素のペアの各々に対して確立されたハイダイナミクス値は、ＶＬ／γまたはＶＳのいずれかである。
【００６２】
単一の閾値との比較によるこの選択スキームでは、値ＶＬが読み出し（ＴＬでの実際の露光）によって得られたか補間によって得られたかに関わらず、値ＶＬが閾値ＶＳＡＴ未満である場合には常に保存される。閾値より上では、値ＶＳが読み出し（ＴＳでの実際の露光）によって得られたか補間によって得られたかに関わらず、値ＶＳが常に使用される。その結果、復元すべき詳細情報の細かさの損失がある。変調伝達関数ＦＴＭは最適ではない。
【００６３】
変形例では、ＦＴＭがノイズ閾値および飽和閾値を規定することによって改良される。この２つの閾値の間で、最も近い線形化係数γに対応する、画素のペアの実露光時間に対応する読み出し値のみが用いられる。これは図９に表されるものである。ノイズＶＮと飽和ＶＳＡＴの２つの閾値は、最長露光時間ＴＬに関して定義される。画素のペアの（読み出しまたは補間された）値ＶＬがこれらの２つの閾値の間にあるときはいつでも、この画素のペアに対するＨＤＲ値は、考慮中の画素のペアの実露光時間に対応する読み出し値である（最も近い線形化係数γに対応）。これは図１０のゾーン２である。閾値ＶＮの下（ゾーン１）では、選択されたＨＤＲ値は、列のランクに応じて読み出しまたは補間された値ＶＬである。閾値ＶＳＡＴの上（ゾーン３）では、選択されたＨＤＲ値は、列のランクに応じて読み出しまたは補間された値ＶＳである。
【００６４】
図１０は、より長い露光時間ＴＬの測定のスケールに基づいて、画素の垂直ペアの各々の値ＶＬを２つの閾値ＶＮおよびＶＳＡＴと比較することによって、ハイダイナミックデータフローＶＨＤＲがどのように構築されるかを示している。この場合、値ＶＳがＨＤＲ選択ループによって選択されるとき、値ＶＳは比γ＝ＴＬ／ＴＳによって乗算されなければならない。そして、画素のペアの各々に対して確立されるハイダイナミック値は、γ．ＶＳまたはＶＬのいずれかである。
【００６５】
このようにして、データ深度のゲインを達成することができる。図１０において、これは、飽和閾値ＶＳＡＴを超えて縦座標上に延びる値ＶＨＤＲの曲線で見ることができる。より正確にはＴＬとＴＳの比が２のべき乗である整数となるように時間ＴＬとＴＳを設定することにより、データ深度は比γの２のべき乗の値に対応するビット数だけ増加する。例えば、この比γが２に等しい場合、１ビットの追加の深度がある。この比率が２７の場合、７ビットの追加の被写界深度がある。
【００６６】
この場合、デジタル処理ブロックは、センサの出力におけるデータフォーマットに対応するために、圧縮曲線を符号化する対応表（ＬＵＴ）（図８）を適用するように構成することができる。この圧縮曲線は、実際には、センサのアナログ−デジタル変換器の最大符号化深度に対応する。一般に、アナログ−デジタル変換器は、画像信号を８、１０、または１２ビット（ユーザによって設定される）にわたって符号化する。したがって、センサの出力インターフェースは、最大で１２ビットにわたって符号化されたデータを出力するように提供される。所与の用途について、撮像のために変換器が１０ビットを超える符号化のためにパラメータ化される場合であって、ＨＤＲモードが４（２２）に等しい比率ＴＬ／ＴＳを有する２つの時間ＴＬおよびＴＳで構成される場合を仮定する。出力におけるＨＤＲデータは、スケーリング（．γ）後に、１２ビット（２つの追加ビット）にわたって符号化される。そしてハイダイナミックデータフローＳＤＡＴＡ−ＨＤＲは、デジタル処理ブロック４の選択ステップのＶＨＤＲデータによって、直接的に形成される。比率γが大きい場合であっても、このＶＨＤＲデータは圧縮テーブル（ＬＵＴ）を通過する。好ましくは、可能な限り情報の消失を少なくするために、テーブルは、Ｓ字形の圧縮曲線を符号化する。その場合、外部システムは、データの全体のダイナミクス（深さ）を回復するために、逆圧縮解除テーブルを有していなければならない。
【００６７】
＜色処理＞
これまで述べてきた全ては、ハイダイナミクスカラーイメージセンサに適用することができる。カラーフィルタのアレイは、本発明に従って、画素の垂直ペアの各々に同一のフィルタ色を適用するようにされる。
【００６８】
従来の方法で適用されるベイヤフィルタの例を使用する場合を説明する。画素の最初の行に、赤（Ｒと記載）フィルタと緑（Ｇと記載）フィルタを交互に有する。次の行の画素に、青（Ｂと記載）フィルタと緑（Ｇと記載）フィルタを交互に有する。２×２画素をカバーする、周期的パターンＲＧＧＢを画定する。これにより、輝度と色差をモザイク処理することで、計算が可能となる。
【００６９】
読み出しノードを共有する垂直ペアによって画素をグループ化するＨＤＲモードから利点を得るために、各ペアの２つの画素は、同じ色に関連付けられなければならない。ＨＤＲ読み出しおよび再構成の後、ＲＧＧＢに対応する４つのカラーＨＤＲ情報アイテムが得られる。各カラー情報アイテムは、画素の１つの垂直ペアから得られる。
【００７０】
しかしながら、カラーによる垂直グループ化に加えて、カラーによる水平グループ化を提供することによって、このハイダイナミックカラーモードを最適化することもできる。垂直グループ化は、上述した読み出しノードにおけるアナログ加算に対応する。
【００７１】
水平方向のグルーピングは、「同じ色の」２つの隣接する画素の垂直ペアのＨＤＲ値をデジタル加算することに対応する。図１１は、この色改善の異なる態様を説明することを可能にする。説明のために、一例として、マトリクスの２×２画素の各ブロックに４色カラーフィルタのパターンを適用し、１つの行に１つの赤色および１つの緑色を適用し、他の行に１つの緑色および１つの青色を適用するベイヤフィルタを考える。
【００７２】
本発明によれば、図１の機能的アーキテクチャ及び画素構造を有するイメージセンサの画素マトリクスにおいて、４つの連続した行及び４つの連続した列をカバーする２ｘ２画素の４つのブロックで構成されたブロックであるカラーマクロ画素Ｍ−Ｐｉｘが定義される。そして、４つのベイヤフィルタ色の１つの色が、画素の４つのブロックのそれぞれに関連付けられる。これは、各カラーフィルタが２×２画素の１ブロックをカバーするように、ベイヤスーパーフィルタが定義されたかのようなものである。
【００７３】
言い換えると、各画素はカラーフィルタに関連付けられる。各ブロックは２つの垂直ペアの画素を規定し、その画素は同じカラーフィルタの色に関連付けられる。マトリクスに適用されるカラーフィルタの周期的パターンは、連続する行の２つのペアおよび４つの連続する列に対応する、画素の４つのブロックをカバーする。
【００７４】
このマクロ画素は、それぞれの色に対して、水平方向に整列された画素の垂直ペアを、それぞれ２つ含んでいる。１つの画素のペアは、関連する時間（例えばＴＬ）に対して露光された奇数列に関連付けられる。他のペアは、関連する時間（例えばＴＳ）に対して露光された偶数列に関連付けられる。
【００７５】
ＨＤＲモードで読み出され、上述（図８）のようにデジタル処理ブロック４による補間を行った後、各ペアについて、読み出し値（インデックスｒ）及び補間値（インデックスｉｒ）を求める。そのペアの画素の「色」において、一方はより長い露光時間ＴＬに対応し、他方はより短い露光時間ＴＳに対応する（列のランクに依存する）。すなわち例えば、２つの「赤色」垂直ペアを考える場合、第１のペアＰＰ（ｉ，ｉ＋１）ｊは赤色画素Ｒ１及びＲ２によって形成され、第２のペアＰＰ（ｉ，ｉ＋１）ｊ＋１は緑色画素Ｒ３及びＲ４によって形成される。第１のペア（Ｒ１，Ｒ２）について、読み出される「赤色」値は、それぞれの列Ｃｊの露光時間ＴＬに対してＲＬｒとなり、他の時間ＴＳに対して補間値がＲＳｒとなる。露光時間ＴＳで露光される第２のペア（Ｒ３，Ｒ４）に対して、読み出し値はＲＳｒとなり、補間値はＲＬｉｒとなる。
【００７６】
画素の垂直ペアの各々の２つの値（読み出し値および補間値）から選択することで行われるＨＤＲ再構成ステップの後、カラー化された画素のペアあたり１つのＨＤＲカラー値が得られる。ここで２つの値は、（上で説明した１つまたは２つの閾値を基準とし、）適用可能であればスケーリング（係数γ）される。例えば、図１１のカラーマクロ画素の２つの赤の垂直ペアについて、奇数ランクの列に位置する第１のペア（Ｒ１、Ｒ２）の値ＲＨＤＲ−ｏ（「ｏｄｄ」の「ｏ」）と、偶数ランクの次の列に位置する第２のペア（Ｒ３、Ｒ４）の値ＲＨＤＲ−ｅ（「ｅｖｅｎ」の「ｅ」）と、を得る。
【００７７】
本発明によれば、デジタル処理ブロック４は、対応するＨＤＲ色値ＲＨＤＲを供給するために、これら２つの値ＲＨＤＲ−ｏ及びＲＨＤＲ−ｅを加算するように構成される。すなわち、各カラーマクロ画素Ｍ−ＰＩＸは、出力において、４つのハイダイナミック色情報アイテム（フィルタの１色につき１つ）に対応する。４つのハイダイナミック色情報アイテムは、読み出しフェーズで垂直グループ化（アナログ加算）により得られる。次いで、処理フェーズ（処理ブロック４による）における、各ペアに適用される選択（及びスケーリング）によるＨＤＲ再構成の後、水平ＨＤＲ  Ｖ−ＨＤＲ−Ｃをグループ化する。
【００７８】
出力におけるカラーデータフローは、２×２次元、４色のカラーフィルタに関連する従来のカラー処理アルゴリズム（モザイク処理）と互換性がある。本発明に係るＨＤＲモードで使用されるように構成されたカラーイメージセンサは、上述したような、以下の利点を有する：
２の比率での転送時間の改善（行のペアによる１つの読み出し）；
低減されたホワイトバランス調整（より少ないメモリおよび低減された処理時間）のようなデジタル処理コストを誘発する、低減された出力伝送時間（４画素のブロックあたり１つのＨＤＲ出力カラーデータアイテム）；
より良いシグナル／ノイズ比（各ペアにおけるアナログ加算）。
別の利点は、このＨＤＲモードがセンサの視野を変更することなく実行されることである。
【００７９】
本発明によるマクロ画素構造に対応するカラーフィルタで定義されたカラーイメージセンサは、コンパクト性と転写、伝送および処理時間の両面で最適化されたカラーＨＤＲ再構成を可能にする。カラーフィルタは、従来技術で知られているように、ベイヤフィルタによって定義された色（赤、緑、青）以外の色の組み合わせを使用することができる。
【００８０】
特に出力でのデータフローの低減（４画素当たり１データアイテム）の程度を有利にするために、読み出しのための垂直グループ化と、再構成されたハイダイナミックデータの水平グループ化とを組み合わせた上述のカラーＨＤＲ再構成を、カラーフィルタリングなしでイメージセンサに適用することもできることに留意されたい。
【図１】
2021506173.tif 000003
【図２】
2021506173.tif 000004
【図３】
2021506173.tif 000005
【図４】
2021506173.tif 000006
【図５】
2021506173.tif 000007
【図６】
2021506173.tif 000008
【図７】
2021506173.tif 000009
【図８】
2021506173.tif 000010
【図９】
2021506173.tif 000011
【図１０】
2021506173.tif 000012
【図１１】
2021506173.tif 000013
【手続補正書】
【提出日】令和2年8月7日(2020.8.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
アクティブ画素を持つイメージセンサであって、
行（ｒｉ）および列（Ｃｊ）に配列された画素（１）のマトリクスであって、行（Ｒｉ）は画素の水平配列を規定し、列（Ｃｊ）は画素の垂直配列を規定する前記マトリクスと、
画素の列（Ｃｊ）当たり１つの別個の読み出しチャネル（ｒｃｊ）を備えた読み出し回路（３）であって、画素の露光期間中に画素によって蓄積された電荷の量を表すデジタル値をアナログデジタルコンバージョンによって確立するように構成されているとともに、マトリクスの各行について各読み出しチャネル内に確立された前記デジタル値を出力において連続的に与えるように構成されている、前記読み出し回路（３）と、
前記読み出し回路によって出力に供給される前記デジタル値にデジタル処理演算を適用するように構成されているデジタル処理ブロック（４）と、
を備え、
前記画素の構造では、各画素は、
・フォトダイオード（ＰＨＤ）、メモリノード（ＭＮ）および読み出しノード（ＳＮ）と、
・前記フォトダイオードを選択的に再初期化するように構成された、第１のフォトダイオード再初期化トランジスタ（Ｔ１）と、
・前記読み出しノードを選択的に再初期化するように構成された、第２の読み出しノード再初期化トランジスタ（Ｔ２）と、
・前記フォトダイオードによって蓄積された電荷の前記メモリノード（ＭＮ）への転送を選択的に許可するための第１の転送トランジスタ（ＴＡ）と、
・前記メモリノード（ＭＮ）に保持された電荷の前記読み出しノード（ＳＮ）への転送を選択的に許可するための第２の転送トランジスタ（ＴＢ）と、
・ボルテージフォロワとして実装されるトランジスタ（ＴＦ）であって、前記画素の行が選択的に読み出されるときに、前記画素の列の前記読み出しチャネル（ｒｃｊ）上の前記読み出しノード（ＳＮ）の端子に電圧を選択的に印加するように構成された前記トランジスタ（ＴＦ）と、
を備えており、
・画素の各列において、前記読み出しノード、前記第２の読み出しノード再初期化トランジスタ、および、ボルテージフォロワとして実装された前記トランジスタは、前記列内の少なくとも２つの連続する画素によって垂直方向に共有されており、
・前記第１のフォトダイオード再初期化トランジスタおよび第２の読み出しノード再初期化トランジスタ（Ｔ１、Ｔ２）および前記第２の転送トランジスタ（ＴＢ）は、それぞれ、所与の行のすべての画素によって共有されるそれぞれの制御信号（Ｒｓｔ１＜ｉ＞，Ｒｓｔ２＜ｉ＞，ＴＲＢ＜ｉ，ｉ＋１＞）によって駆動され、前記第１の転送トランジスタ（ＴＡ）は、画素の所与の列のすべての画素によって共有される制御信号（ＴＲＡ＜ｊ＞）によって駆動され、
前記イメージセンサは、前記画素の前記トランジスタを駆動するように構成されたコントローラ（２）をさらに備えており、
ハイダイナミックモードでグローバルシャッタを用いた撮像を制御するように構成される前記読み出し回路および前記デジタル処理ブロックは、グローバルシャッタによる蓄積フェーズと、行（ＬＰｉ，ｉ＋１）のペアによる連続読み出しフェーズと、を備えており、
・グローバルシャッタによる前記蓄積フェーズは、
−第１の蓄積時間（ＴＬ）の間の奇数列の前記画素のグローバル露光であって、
前記マトリクスの前記フォトダイオードのグローバル再初期化の後に開始し、
前記奇数列の全ての前記画素について同時に終了し、
前記フォトダイオードから前記画素の前記メモリノードへの電荷の第１のグローバル転送（ＧＴＲＡ−Ｌ）を伴う、前記奇数列の前記グローバル露光と、
−第１の蓄積時間とは異なる第２の蓄積時間（ＴＳ）の間の偶数列の前記画素のグローバル露光であって、
前記マトリクスの前記フォトダイオードのグローバル再初期化の後に開始し、
前記偶数列の全ての前記画素について同時に終了し、
前記フォトダイオードから前記画素の前記メモリノード（ＭＮ）への電荷の第１のグローバル転送（ＧＴＲＡ−Ｓ）を伴う、前記偶数列の前記グローバル露光と、
を含んでおり、
・前記連続読み出しフェーズでは、所与の列（Ｃｊ）上に位置する行のペアの画素は、ペアで、共有読み出しノード（ＳＮ）を有する画素の垂直ペアを形成しており、
行のペアの読み出しシーケンスが、画素（ＰＰ（ｉ，ｉ＋１）ｊ）の垂直ペアに対して以下のステップを含むように、前記読み出しフェーズが構成されている：
−前記読み出し回路（２）によって第１のデジタル値（Ｖｒ）を確立するステップと、
ここで、前記第１のデジタル値は、それぞれの前記列の露光期間中に、画素の前記垂直ペアの画素の各々によって蓄積された前記電荷のアナログ加算の尺度であり、
−検討中の画素の前記垂直ペアの前記列の両側の、隣接する列上の少なくとも２つの垂直ペアについて、現在の行のペアの読み出しシーケンスで確立された第１のデジタル値のデジタル処理ブロック（４）による水平保管（ＦＩＨ）によって、他の露光時間に対応する第２のデジタル値（Ｖｊr）を確立するステップと、
ここで、前記隣接する列は前記他の露光時間に関連づけられており、
−読み取られる前記第１のデジタル値と、少なくとも１つの第１の閾値（ＶＳＡＴ）と比較することによって補間される前記第２のデジタル値と、から、画素の前記垂直ペアに対するハイダイナミック出力値（ＶＨＤＲ）を確立するステップ。
【請求項２】
前記デジタル処理ブロック（４）は、前記イメージセンサの前記出力においてハイダイナミック画像データフローを生成するために、行のペアの各々におけるデータの水平グループ化の追加動作（ＶＨＤＲ−Ｃ）を適用するように構成されており、
前記追加動作は、行の前記ペアの画素の、２つの連続する垂直ペアのブロック当たり、１つのハイダイナミック出力値を行の各ペアに対して確立し、
前記ハイダイナミック出力値は、前記ブロックの画素の２つの垂直ペアの２つの前記ハイダイナミック出力値のデジタル加算に基づいている、請求項１に記載のイメージセンサ。
【請求項３】
前記デジタル処理ブロック（４）は、第１の閾値（ＶＳＡＴ）と比較することによって、画素の垂直ペアの各々のハイダイナミック出力値を確立するように構成されており、
・最長の露光時間に対応する前記第１および第２のデジタル値のうちのデジタル値（ＶＬ）が、前記第１の閾値未満である場合、前記ハイダイナミック出力値（ＶＨＤＲ）を確立するために使用されるデジタル値は、前記デジタル値（ＶＬ）であり、
・他の場合、最短の露光時間に対応する前記他のデジタル値（ＶＳ）が、前記ハイダイナミック出力値を確立するために使用される、
請求項１または２に記載のイメージセンサ。
【請求項４】
前記デジタル処理ブロック（４）は、第１の閾値（ＶＮ）および第２の閾値（ＶＳＡＴ）と比較することによって、画素の垂直ペアの各々のハイダイナミック出力値を確立するように構成されており、
・最長の露光時間に対応する前記第１および第２のデジタル値のうちのデジタル値（ＶＬ）が、前記第１の閾値未満である場合、前記ハイダイナミック出力値（ＶＨＤＲ）を確立するために使用されるデジタル値は、前記デジタル値（ＶＬ）であり、
・前記デジタル値（ＶＬ）が前記第１の閾値と前記第２の閾値との間である場合、前記ハイダイナミック出力値を確立するために使用されるデジタル値は、前記第１のデジタル値（Ｖｒ）であり、
・前記デジタル値（ＶＬ）が前記第２の閾値よりも大きい場合、前記ハイダイナミック出力値を確立するために使用されるデジタル値は、最短の露光時間（ＶＳ）に対応する値である、
請求項１または２に記載のイメージセンサ。
【請求項５】
前記デジタル処理ブロックは、最長の露光時間に関連付けられるスケールにおいて、各ペアのハイダイナミック出力値を確立するように構成されており、
考慮中の画素の前記ペアの前記ハイダイナミック出力値を確立するために使用される前記デジタル値が、最短の露光時間に対応する場合には、前記最長の露光時間と前記最短の露光時間との比が、前記デジタル値に乗じられる、請求項１〜４のいずれか一項に記載のイメージセンサ。
【請求項６】
前記比は、２の累乗である整数である、請求項５に記載のイメージセンサ。
【請求項７】
２つの露光時間の前記比が、前記ハイダイナミック出力値のビット数の深度が前記イメージセンサのデータ出力フォーマットを超えるような比である場合に、前記デジタル処理ブロック（４）は、前記ハイダイナミック出力値に圧縮（ＬＵＴ）を適用する、請求項６に記載のイメージセンサ。
【請求項８】
画素の垂直ペアの各々の２つの画素が同一のカラーフィルタ色と関連付けられるように、カラーフィルタのアレイを備える、請求項１〜７のいずれか一項に記載のイメージセンサ。
【請求項９】
２×２画素の４ブロックのブロックであるカラーマクロ画素（Ｍ−Ｐｉｘ）を規定しており、
連続する４行および連続する４列をカバーしており、
各ブロックが画素の２つの垂直ペアを形成しており、
前記カラーマクロ画素は、パターンのカラーフィルタごとに１つのブロックで、４色カラーフィルタの周期パターンに関連付けられている、請求項８に記載のイメージセンサ。
【請求項１０】
前記コントローラ（２）は、第１および第２の露光時間の開始を確立するフォトダイオードの単一のグローバル再初期化を駆動するように構成されており、
前記偶数列および奇数列の前記グローバル露光は、すべての画素について同時に開始する、請求項１から９のいずれか１項に記載のイメージセンサ。
【請求項１１】
前記コントローラは、
前記第１の蓄積時間の開始を確立する前記フォトダイオードの、第１のグローバル再初期化（ＧＲ）を制御し、
次いで、前記第１の蓄積時間の終了後に、前記第２の蓄積時間の開始を確立する前記フォトダイオードの第２のグローバル再初期化（ＧＲ）を制御するように構成される、
請求項１から９のいずれか１項に記載のイメージセンサ。
【請求項１２】
前記フォトダイオードの前記グローバル再初期化の後において、蓄積の各フェーズは、前記読み出しノードのグローバル再初期化を含んでおり、
前記読み出しノードのグローバル再初期化の際には、蓄積の各フェーズは、前記第２の転送トランジスタのグローバル活性化による前記メモリノードのグローバル再初期化を含んでいる、請求項１から１１のいずれか１項に記載のイメージセンサ。
【請求項１３】
前記画素の前記第２の読み出しノード再初期化トランジスタ（Ｔ２）によって、列のペアに対する前記読み出し選択が得られ、
前記コントローラは、前記トランジスタの分極電極の再初期化電圧パルスの選択的な切り替えに対応して、前記トランジスタを選択的に活性化するように構成されている、請求項１から１２のいずれか１項に記載のイメージセンサ。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００８０
【補正方法】変更
【補正の内容】
【００８０】
特に出力でのデータフローの低減（４画素当たり１データアイテム）の程度を有利にするために、読み出しのための垂直グループ化と、再構成されたハイダイナミックデータの水平グループ化とを組み合わせた上述のカラーＨＤＲ再構成を、カラーフィルタリングなしでイメージセンサに適用することもできることに留意されたい。
以下の項目は、出願時の特許請求の範囲に記載の要素である。
［項目１］
アクティブ画素を持つイメージセンサであって、
行（ｒｉ）および列（Ｃｊ）に配列された画素（１）のマトリクスであって、行（Ｒｉ）は画素の水平配列を規定し、列（Ｃｊ）は画素の垂直配列を規定する前記マトリクスと、
画素の列（Ｃｊ）当たり１つの別個の読み出しチャネル（ｒｃｊ）を備えた読み出し回路（３）であって、画素の露光期間中に画素によって蓄積された電荷の量を表すデジタル値をアナログデジタルコンバージョンによって確立するように構成されているとともに、マトリクスの各行について各読み出しチャネル内に確立された前記デジタル値を出力において連続的に与えるように構成されている、前記読み出し回路（３）と、
前記読み出し回路によって出力に供給される前記デジタル値にデジタル処理演算を適用するように構成されているデジタル処理ブロック（４）と、
を備え、
前記画素の構造では、各画素は、
・フォトダイオード（ＰＨＤ）、メモリノード（ＭＮ）および読み出しノード（ＳＮ）と、
・前記フォトダイオードを選択的に再初期化するように構成された、第１のフォトダイオード再初期化トランジスタ（Ｔ１）と、
・前記読み出しノードを選択的に再初期化するように構成された、第２の読み出しノード再初期化トランジスタ（Ｔ２）と、
・前記フォトダイオードによって蓄積された電荷の前記メモリノード（ＭＮ）への転送を選択的に許可するための第１の転送トランジスタ（ＴＡ）と、
・前記メモリノード（ＭＮ）に保持された電荷の前記読み出しノード（ＳＮ）への転送を選択的に許可するための第２の転送トランジスタ（ＴＢ）と、
・ボルテージフォロワとして実装されるトランジスタ（ＴＦ）であって、前記画素の行が選択的に読み出されるときに、前記画素の列の前記読み出しチャネル（ｒｃｊ）上の前記読み出しノード（ＳＮ）の端子に電圧を選択的に印加するように構成された前記トランジスタ（ＴＦ）と、
を備えており、
・画素の各列において、前記読み出しノード、前記読み出しノード再初期化トランジスタ、および、ボルテージフォロワとして実装された前記トランジスタは、前記列内の少なくとも２つの連続する画素によって垂直方向に共有されており、
・前記第１および第２の再初期化トランジスタ（Ｔ１、Ｔ２）および前記第２の転送トランジスタ（ＴＢ）は、それぞれ、所与の行のすべての画素によって共有されるそれぞれの制御信号（Ｒｓｔ１＜ｉ＞，Ｒｓｔ２＜ｉ＞，ＴＲＢ＜ｉ，ｉ＋１＞）によって駆動され、前記第１の転送トランジスタ（ＴＡ）は、画素の所与の列のすべての画素によって共有される制御信号（ＴＲＡ＜ｊ＞）によって駆動され、
前記センサは、前記画素の前記トランジスタを駆動するように構成されたコントローラ（２）をさらに備えており、
ハイダイナミックモードでグローバルシャッタを用いた撮像を制御するように構成される前記読み出し回路および前記デジタル処理ブロックは、グローバルシャッタによる蓄積フェーズと、行（ＬＰｉ，ｉ＋１）のペアによる連続読み出しフェーズと、を備えており、
・グローバルシャッタによる前記蓄積フェーズは、
−第１の蓄積時間（ＴＬ）の間の奇数列の前記画素のグローバル露光であって、
前記マトリクスの前記フォトダイオードのグローバル再初期化の後に開始し、
前記奇数列の全ての前記画素について同時に終了し、
前記フォトダイオードから前記画素の前記メモリノードへの電荷の第１のグローバル転送（ＧＴＲＡ−Ｌ）を伴う、前記奇数列の前記グローバル露光と、
−第１の蓄積時間とは異なる第２の蓄積時間（ＴＳ）の間の偶数列の前記画素のグローバル露光であって、
前記マトリクスの前記フォトダイオードのグローバル再初期化の後に開始し、
前記偶数列の全ての前記画素について同時に終了し、
前記フォトダイオードから前記画素の前記メモリノード（ＭＮ）への電荷の第１のグローバル転送（ＧＴＲＡーＳ）を伴う、前記偶数列の前記グローバル露光と、
を含んでおり、
・前記連続読み出しフェーズでは、所与の列（Ｃｊ）上に位置する行のペアの画素は、ペアで、共有読み出しノード（ＳＮ）を有する画素の垂直ペアを形成しており、
行のペアの読み出しシーケンスが、画素（ＰＰ（ｉ，ｉ＋１）ｊ）の垂直ペアに対して以下のステップを含むように、前記読み出しフェーズが構成されている：
−前記読み出し回路（２）によって第１のデジタル値（Ｖｒ）を確立するステップと、
ここで、前記第１のデジタル値は、それぞれの前記列の露光期間中に、画素の前記垂直ペアの画素の各々によって蓄積された前記電荷のアナログ加算の尺度であり、
−検討中の画素の前記垂直ペアの前記列の両側の、隣接する列上の少なくとも２つの垂直ペアについて、現在の行のペアの読み出しシーケンスで確立された第１のデジタル値のデジタル処理ブロック（４）による水平保管（ＦＩＨ）によって、他の露光時間に対応する第２のデジタル値（Ｖｊr）を確立するステップと、
ここで、前記隣接する列は前記他の露光時間に関連づけられており、
−読み取られる前記第１のデジタル値と、少なくとも１つの第１の閾値（ＶＳＡＴ）と比較することによって補間される前記第２のデジタル値と、から、画素の前記垂直ペアに対するハイダイナミック出力値（ＶＨＤＲ）を確立するステップ。
［項目２］
前記デジタル処理ブロック（４）は、前記センサの前記出力においてハイダイナミック画像データフローを生成するために、行のペアの各々におけるデータの水平グループ化の追加動作（ＶＨＤＲ−Ｃ）を適用するように構成されており、
前記追加動作は、行の前記ペアの画素の、２つの連続する垂直ペアのブロック当たり、１つのハイダイナミック出力値を行の各ペアに対して確立し、
前記ハイダイナミック値は、前記ブロックの画素の２つの垂直ペアの２つの前記ハイダイナミック値のデジタル加算に基づいている、項目１に記載のイメージセンサ。
［項目３］
前記デジタル処理ブロック（４）は、第１の閾値（ＶＳＡＴ）と比較することによって、画素の垂直ペアの各々のハイダイナミック値を確立するように構成されており、
・最長の露光時間に対応する前記第１および第２のデジタル値のうちのデジタル値（ＶＬ）が、前記第１の閾値未満である場合、前記ハイダイナミック出力値（ＶＨＤＲ）を確立するために使用されるデジタル値は、前記デジタル値（ＶＬ）であり、
・他の場合、最短の露光時間に対応する前記他のデジタル値（ＶＳ）が、前記ハイダイナミック出力値を確立するために使用される、
項目１または２に記載のイメージセンサ。
［項目４］
前記デジタル処理ブロック（４）は、第１の閾値（ＶＮ）および第２の閾値（ＶＳＡＴ）と比較することによって、画素の垂直ペアの各々のハイダイナミック値を確立するように構成されており、
・最長の露光時間に対応する前記第１および第２のデジタル値のうちのデジタル値（ＶＬ）が、前記第１の閾値未満である場合、前記ハイダイナミック出力値（ＶＨＤＲ）を確立するために使用されるデジタル値は、前記デジタル値（ＶＬ）であり、
・前記デジタル値（ＶＬ）が前記第１の閾値と前記第２の閾値との間である場合、前記ハイダイナミック出力値を確立するために使用されるデジタル値は、前記第１のデジタル値（Ｖｒ）であり、
・前記デジタル値（ＶＬ）が前記第２の閾値よりも大きい場合、前記ハイダイナミック出力値を確立するために使用されるデジタル値は、最短の露光時間（ＶＳ）に対応する値である、
項目１または２に記載のイメージセンサ。
［項目５］
前記デジタル処理ブロックは、最長の露光時間に関連付けられるスケールにおいて、各ペアのハイダイナミック出力値を確立するように構成されており、
考慮中の画素の前記ペアの前記ハイダイナミックデジタル値を確立するために使用される前記デジタル値が、最短の露光時間に対応する場合には、前記長い露光時間と前記短い露光時間との比が、前記値に乗じられる、項目１〜４のいずれか一項に記載のイメージセンサ。
［項目６］
前記比は、２の累乗である整数である、項目５に記載のイメージセンサ。
［項目７］
２つの露光時間の前記比が、前記ハイダイナミック値のビット数の深度が前記センサのデータ出力フォーマットを超えるような比である場合に、前記デジタル処理ブロック（４）は、前記ハイダイナミック値に圧縮（ＬＵＴ）を適用する、項目６に記載のイメージセンサ。
［項目８］
画素の垂直ペアの各々の２つの画素が同一のカラーフィルタ色と関連付けられるように、カラーフィルタのアレイを備える、項目１〜７のいずれか一項に記載のイメージセンサ。
［項目９］
２×２画素の４ブロックのブロックであるカラーマクロ画素（Ｍ−Ｐｉｘ）を規定しており、
連続する４行および連続する４列をカバーしており、
各ブロックが画素の２つの垂直ペアを形成しており、
前記マクロ画素は、パターンのカラーフィルタごとに１つのブロックで、４色カラーフィルタの周期パターンに関連付けられている、項目８に記載のイメージセンサ。
［項目１０］
前記コントローラ（２）は、第１および第２の露光時間の開始を確立するフォトダイオードの単一のグローバル再初期化を駆動するように構成されており、
前記偶数列および奇数列の前記グローバル露光は、すべての画素について同時に開始する、項目１から９のいずれか１項に記載のイメージセンサ。
［項目１１］
前記コントローラは、
前記第１の蓄積時間の開始を確立する前記フォトダイオードの、第１のグローバル再初期化（ＧＲ）を制御し、
次いで、前記第１の蓄積時間の終了後に、前記第２の蓄積時間の開始を確立する前記フォトダイオードの第２のグローバル再初期化（ＧＲ）を制御するように構成される、
項目１から９のいずれか１項に記載のイメージセンサ。
［項目１２］
前記フォトダイオードの前記グローバル再初期化の後において、蓄積の各フェーズは、前記読み出しノードのグローバル再初期化を含んでおり、
前記読み出しノードのグローバル再初期化の際には、蓄積の各フェーズは、前記第２の転送トランジスタのグローバル活性化による前記メモリノードのグローバル再初期化を含んでいる、項目１から１１のいずれか１項に記載のイメージセンサ。
［項目１３］
前記画素の前記第２の再初期化トランジスタ（Ｔ２）によって、列のペアに対する前記読み出し選択が得られ、
前記コントローラは、前記トランジスタの分極電極の再初期化電圧パルスの選択的な切り替えに対応して、前記トランジスタを選択的に活性化するように構成されている、項目１から１２のいずれか１項に記載のイメージセンサ。
【国際調査報告】
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