(57)【要約】  本開示の実施形態は、ＡＰＢ（高性能周辺バス）バスベースのＳＰＩ（シリアル周辺インターフェース）通信装置を提供する。装置は、ＡＰＢインターフェースモジュール、ＳＰＩバスインターフェースモジュール、暗号化モジュール、及び復号化モジュールを含み、暗号化モジュールは、ＡＰＢインターフェースモジュールを介してマスターから平文データ及びキーを受信し、イネーブルにされた場合に、平文データ及びキーに従って暗号文データを生成し、且つＳＰＩバスインターフェースモジュールを介して、スレーブに暗号文データを送信する。復号化モジュールは、ＳＰＩバスインターフェースモジュールを介してスレーブから暗号文データを受信し、ＡＰＢインターフェースモジュールを介してマスターからキーを受信し、イネーブルにされた場合に、暗号文データ及びキーに従って、平文データを生成し、且つＡＰＢインターフェースモジュールを介してマスターに平文データを送信する。本開示は、データ伝送のセキュリティを改善することができる。
2021507343.tif 000002
【特許請求の範囲】
【請求項１】
マスターとスレーブとの間のＳＰＩ（シリアル周辺インターフェース）通信用の装置であって、
前記マスターの高性能バスに通信可能に結合された第１のインターフェースモジュールと、
前記スレーブのＳＰＩバスに通信可能に結合された第２のインターフェースモジュールと、
前記第１のインターフェースモジュールを介して前記マスターから平文データ及びキーを受信するように、前記平文データ及び前記キーに従って暗号文データを生成するように、且つ前記第２のインターフェースモジュールを介して前記スレーブに前記暗号文データを送信するように構成された暗号化モジュールと、
前記第２のインターフェースモジュールを介して前記スレーブから前記暗号文データを受信するように、前記第１のインターフェースモジュールを介して前記マスターから前記キーを受信するように、前記暗号文データ及び前記キーに従って平文データを生成するように、且つ前記第１のインターフェースモジュールを介して前記マスターに前記平文データを送信するように構成された復号化モジュールと、
を含む装置。
【請求項２】
前記高性能バスが、高性能周辺バス（ＡＰＢ）である、請求項１に記載の装置。
【請求項３】
前記第１のインターフェースモジュールを介して前記マスターから制御命令を受信するように構成された制御モジュールであって、前記制御命令が、前記暗号化モジュール、前記復号化モジュール、及び前記第２のインターフェースモジュールを制御するために、且つ前記第１のインターフェースモジュールを介して前記マスターに状態信号をフィードバックするために用いられる制御モジュールを更に含む、請求項１又は２に記載の装置。
【請求項４】
前記装置が、前記第１のインターフェースモジュールから入力された前記平文データ、及び前記暗号化モジュールによって出力された前記暗号文データを受信するように、且つ前記制御モジュールによって制御されることで、前記平文データ又は前記暗号文データを出力することを選択するように構成された第１の２対１マルチプレクサを更に含む、請求項３に記載の装置。
【請求項５】
前記装置が、前記第２のインターフェースモジュールから入力された前記暗号文データ、及び前記復号化モジュールによって出力された前記平文データを受信するように、且つ前記制御モジュールによって制御されることで、前記平文データ又は前記暗号文データを出力することを選択するように構成された第２の２対１マルチプレクサを更に含む、請求項３又は４に記載の装置。
【請求項６】
前記暗号化モジュールが、加算器及びＳＲ（スクランブルレジスタ）レジスタを含む、請求項１〜５のいずれか一項に記載の装置。
【請求項７】
前記復号化モジュールが、加算器及びＤＳＲ（デスクランブルレジスタ）レジスタを含む、請求項１〜６のいずれか一項に記載の装置。
【請求項８】
前記平文データ及び前記暗号文データが、８ビット、１６ビット、３２ビット、又は６４ビットの幅を有する、請求項１〜７のいずれか一項に記載の装置。
【請求項９】
前記キーが、３２ビット、６４ビット、１２８ビット、又は２５６ビットの幅を有する、請求項１〜８のいずれか一項に記載の装置。
【請求項１０】
前記スレーブが、ＳＰＩバスを有するメモリである、請求項１〜９のいずれか一項に記載の装置。
【請求項１１】
前記第１のインターフェースモジュールが、割り込み要求信号線と、ＡＭＢＡ（高性能マイクロコントローラバスアーキテクチャ）プロトコルによって定義される高性能バスと、を含む、請求項１〜１０のいずれか一項に記載の装置。
【請求項１２】
前記第２のインターフェースモジュールが、データ受信信号線、データ送信信号線、シリアルクロック信号線、及びスレーブイネーブリング信号線を含む、請求項１〜１１のいずれか一項に記載の装置。
【請求項１３】
マスターとスレーブとの間のＳＰＩ（シリアル周辺インターフェース）通信を提供するための方法であって、前記マスターが、高性能バスを含み、前記スレーブが、ＳＰＩバスを含み、前記方法が、
前記マスターの前記高性能バスに通信可能に結合された高性能バスインターフェースモジュールを介して、前記マスターから平文データ及びキーを受信することと、
前記平文データ及び前記キーに従って暗号文データを生成することと、
前記スレーブの前記ＳＰＩバスに通信可能に結合されたＳＰＩバスインターフェースモジュールを介して、前記スレーブに前記暗号文データを送信することと、
を含む方法。
【請求項１４】
前記高性能バスが、高性能周辺バス（ＡＰＢ）で構成される、請求項１３の方法。
【請求項１５】
マスターとスレーブとの間のＳＰＩ（シリアル周辺インターフェース）通信を提供するための方法であって、前記マスターが、高性能バスを含み、前記スレーブが、ＳＰＩバスを含み、前記方法が、
前記スレーブの前記ＳＰＩバスに通信可能に結合されたＳＰＩバスインターフェースモジュールを介して、前記スレーブから暗号文データを受信することと、
前記マスターの前記高性能バスに通信可能に結合された高性能バスインターフェースモジュールを介して、前記マスターからキーを受信することと、
前記暗号文データ及び前記キーに従って平文データを生成することと、
前記高性能バスインターフェースモジュールを介して前記マスターに前記平文データを送信することと、
を含む方法。
【請求項１６】
前記高性能バスが、高性能周辺バス（ＡＰＢ）で構成される、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
[1]  本開示は、２０１７年１２月１９日出願の中国出願第２０１７１１３７５８９０．４号の優先権の利益を主張し、その出願は、その全体において参照によって本明細書で援用される。
【背景技術】
【０００２】
背景
[2]  ＳＰＩ（シリアル周辺インターフェース）は、現在広範囲で用いられている一般的なシリアルデータインターフェースであり、その適用範囲は、コンピュータ周辺装置、産業用制御など、非常に広い。ＳＰＩは、周辺装置からシリアルデータ入力を受信し、且つシリアルデータをコンピュータ内部で要求されるパラレルデータに変換するか、又はコンピュータ内部のパラレルデータをシリアルデータに変換し、且つシリアルデータを周辺装置に送信することができる。
【０００３】
[3]  シリアルデータ伝送速度用の高い要件を有しない装置にとって、シリアル通信用のＳＰＩの使用は、比較的より優れた費用性能比を備えた設計方式である。しかし従来のＳＰＩ通信装置は、限界があり、限界の１つには、幾つかの通信分野において安全な通信用の要件を満たし得ないことが含まれる。より安全なＳＰＩ通信装置を開発する必要がある。
【発明の概要】
【課題を解決するための手段】
【０００４】
開示の概要
[4]  本開示の実施形態は、高性能バス（例えば高性能周辺バス又はＡＰＢ）バスベースのＳＰＩ通信用の装置を提供する。装置は、マスターのＡＰＢに接続されるように構成された高性能バスインターフェースモジュールと、スレーブのＳＰＩバスに接続されるように構成されたＳＰＩバスインターフェースモジュールと、マスターから平文データ及びキーを受信するように、且つ暗号文データを生成するように構成された暗号化モジュールと、スレーブから暗号文データを受信し、マスターからキーを受信するように、且つ平文データを生成するように構成された復号化モジュールと、を含むことができる。装置はまた、暗号化モジュール、復号化モジュール、及びＳＰＩバスインターフェースモジュールを制御するように構成された制御モジュールを含むことができる。マスターが、スレーブにデータを書き込む場合に、伝送された平文データは、暗号化モジュールを通して暗号化され、マスターが、スレーブに格納された暗号化データを読み出す場合に、暗号化データは、復号化モジュールを通して復号化される。本開示は、ＳＰＩ通信におけるハードウェアを通して、伝送されたデータに対して暗号化及び復号化を実行し、暗号文データを伝送し、且つデータ伝送のセキュリティを改善することができる。
【図面の簡単な説明】
【０００５】
図面の簡単な説明
【図１】[5]従来のＡＰＢバスベースのＳＰＩ通信装置の概略図である。
【図２】[6]本開示の幾つかの実施形態による、例示的なＡＰＢバスベースのＳＰＩ通信装置の概略図である。
【図３】[7]本開示の幾つかの実施形態による、例示的なＡＰＢバスベースのＳＰＩ通信装置の概略図である。
【図４】[8]本開示の幾つかの実施形態による、ＡＰＢによるデータ書き込みの例示的なタイミング図である。
【図５】[9]本開示の幾つかの実施形態による、ＡＰＢによるデータ読み出しの例示的なタイミング図である。
【図６】[10]本開示の幾つかの実施形態による、ＣＰＨＡ＝１の場合のＳＰＩデータ伝送の例示的なタイミング図である。
【図７】[11]本開示の幾つかの実施形態による、ＣＰＨＡ＝０の場合のＳＰＩデータ伝送の例示的なタイミング図である。
【図８】[12]本開示の幾つかの実施形態による、暗号化モジュール内の例示的な回路構成の概略図である。
【図９】[13]本開示の幾つかの実施形態による、復号化モジュール内の例示的な回路構成の概略図である。
【発明を実施するための形態】
【０００６】
詳細な説明
[14]  本開示の実施形態における目的、技術的解決法、及び利点をより明確に示すために、本開示の実施形態における技術的解決法は、本開示の実施形態において、添付の図面に関連して以下で説明される。説明される実施形態が、本開示の実施形態の全てではなく、単に幾つかであることが明らかである。本開示の実施形態に基づいて、創造的な努力なしに当業者によって取得可能な全ての他の実施形態は、本開示の保護範囲に属する。
【０００７】
[15]  従来のＳＰＩ通信装置は、典型的には、マスター側バスインターフェース、ＳＰＩバスインターフェースモジュール、及び制御モジュールを含む。ＳＰＩバスインターフェースモジュールは、送信モジュール、受信モジュール、及びボーレートジェネレータを含む。送信モジュール及び受信モジュールは、二重キャッシュ構造であってもよく、マスター側バスインターフェースは、ＡＰＢ構造を用いてもよい。従来のＳＰＩ通信装置の例が、図１に示されている。
【０００８】
[16]  従来のＳＰＩ通信装置は、平文データを伝送できるだけであり、装置は、情報セキュリティカード、軍事分野など、高いセキュリティを要求する幾つかの通信分野における安全な通信用の要件を満たすことができない。従って、より安全なＳＰＩ通信装置を開発する必要が存在する。
【０００９】
[17]  従来の装置に関する問題を克服するために、開示される実施形態は、データの暗号化及び復号化を可能にする装置を説明し、且つより安全なＳＰＩ通信を提供する。
【００１０】
[18]  本開示の幾つかの実施形態は、マスターとスレーブとの間のＳＰＩ通信用のＡＰＢバスベースのＳＰＩ通信装置を提供する。図２は、本開示の幾つかの実施形態による、ＡＰＢバスベースのＳＰＩ通信装置の概略図である。図２に示されているように、装置は、ＡＰＢインターフェースモジュール１、ＳＰＩバスインターフェースモジュール２、暗号化モジュール３、復号化モジュール４、及び制御モジュール５を含む。
【００１１】
[19]  ＡＰＢインターフェースモジュール１は、マスター（図示せず）のＡＰＢに接続され、且つマスターとの通信の責任を負う。
【００１２】
[20]  ＳＰＩバスインターフェースモジュール２は、スレーブ（図示せず）のＳＰＩバスに接続され、且つスレーブとの通信の責任を負う。
【００１３】
[21]  暗号化モジュール３は、ＡＰＢインターフェースモジュール１を介してマスターから平文データ及びキーを受信する。暗号化モジュール３は、制御モジュール５によるイネーブリング制御に従う。制御モジュール５によってイネーブルにされた場合に、暗号化モジュール３は、平文データ及びキーに従って暗号文データを生成し、且つＳＰＩバスインターフェースモジュール２を介してスレーブに暗号文データを送信する。
【００１４】
[22]  復号化モジュール４は、ＳＰＩバスインターフェースモジュール２を介してスレーブから暗号文データを受信し、且つＡＰＢインターフェースモジュール１を介してマスターからキーを受信する。復号化モジュール４は、制御モジュール５によるイネーブリング制御に従う。制御モジュール５によってイネーブルにされた場合に、復号化モジュール４は、暗号文データ及びキーに従って平文データを生成し、且つＡＰＢインターフェースモジュール１を介してマスターに平文データを送信する。
【００１５】
[23]  制御モジュール５は、ＡＰＢインターフェースモジュール１を介してマスターから制御命令を受信する。制御命令に従って、制御モジュール５は、暗号化モジュール３、復号化モジュール４、及びＳＰＩバスインターフェースモジュール２を制御し、且つＡＰＢインターフェースモジュール１を介してマスターに制御モジュール５の状態信号をフィードバックする。
【００１６】
[24]  幾つかの実施形態において、スレーブは、メモリとして機能し、且つＳＰＩバスを有するメモリチップを含む。マスターは、スレーブにデータを書き込むことができ、またマスターは、スレーブに格納されたデータを読み出すことができる。
【００１７】
[25]  本開示の幾つかの実施形態において提供されるＡＰＢバスベースのＳＰＩ通信装置を用い、マスターが、スレーブにデータを書き込む場合に、伝送される平文データは、暗号化モジュールを通して暗号化される。マスターが、スレーブに格納された暗号化データを読み出す場合に、暗号化データは、復号化モジュールを通して復号化される。従来システムと比較して、本開示の実施形態は、ＳＰＩ通信におけるハードウェアを通し、伝送データに対して暗号化及び復号化を実行し、暗号文データを伝送し、且つより安全な通信を提供するためのデータ伝送のセキュリティを改善することができる。
【００１８】
[26]  図３は、本開示の幾つかの実施形態による、ＡＰＢバスベースのＳＰＩ通信装置の概略図である。図３に示されているように、ＡＰＢバスベースのＳＰＩ通信装置は、２つの２対１マルチプレクサ６及び７を含む。例えば、マルチプレクサ６及び７は、８ビットとすることができる。マルチプレクサ６は、暗号化モジュール３と共に働き、一方でマルチプレクサ７は、復号化モジュール４と共に働く。
【００１９】
[27]  マルチプレクサ６は、ＡＰＢインターフェースモジュール１からの平文データ、及び暗号化モジュール３によって出力された暗号文データを入力として受信し、且つ制御モジュール５によって制御されることで、平文データ又は暗号文データのいずれかを出力することを選択する。暗号化モジュール３が、イネーブルにされた場合に、制御モジュール５は、ＳＰＩバスインターフェースモジュール２に暗号文データを出力することを選択するように制御する。他方で、暗号化モジュール３が、イネーブルにされない場合に、マスターからのキーは、無効であり、制御モジュール５は、ＳＰＩバスインターフェースモジュール２に平文データを出力することを選択するように制御する。
【００２０】
[28]  マルチプレクサ７は、ＳＰＩバスインターフェースモジュール２から入力された暗号文データ、及び復号化モジュール４によって出力された平文データを受信し、且つ制御モジュール５によって制御されることで、平文データ又は暗号文データのいずれかを出力することを選択する。復号化モジュール４が、イネーブルにされた場合に、制御モジュール５は、復号化の後で、ＡＰＢインターフェースモジュール１に平文データを出力することを選択するように制御する。他方で、復号化モジュール４が、イネーブルにされない場合に、マスターからのキーは、無効であり、制御モジュール５は、受信された暗号文データをＡＰＢインターフェースモジュール１に出力することを選択するように制御する。
【００２１】
[29]  本開示の幾つかの実施形態において提供されるＡＰＢバスベースのＳＰＩ通信装置の作動原理は、以下で詳細に導入される。
【００２２】
[30]  ＡＰＢインターフェースモジュール１は、割り込み要求信号線と、ＡＰＢによって定義される全ての信号線と、を含む。割り込み要求信号ｓｐｉ＿ｉｎｔは、割り込み要求がない場合に、低レベルに留まり、割り込み要求が発生した場合に、高レベルに留まる。ＡＰＢは、ＡＭＢＡ（高性能マイクロコントローラバスアーキテクチャ）プロトコルによって定義される。
【００２３】
[31]  アイドル状態において、セレクト信号（ＰＳＥＬ）及びイネーブル信号（ＰＥＮＡＢＬＥ）の両方は低く、データ（ＰＤＡＴＡ）及びアドレス（ＰＡＤＤＲ）は、無効である。
【００２４】
[32]  １つのＡＰＢ書き込み操作が行われる場合に、タイミングシーケンスが、図４に示されている図に基づいて発生し得る。準備期間に、マスターは、データ（ＰＷＤＡＴＡ）及びアドレス（ＰＡＤＤＲ）を準備し、且つ同時にセレクト信号（ＰＳＥＬ）を高に設定する。イネーブリング期間に、イネーブル信号（ＰＥＮＡＢＬＥ）は、高に設定される。これらの信号は、イネーブリング期間の終わりにおける立ち上がりエッジまで維持される。この立ち上がりエッジにおいて、データは、アドレスに従って、対応するレジスタに書き込まれる。
【００２５】
[33]  １つのＡＰＢ読み出し操作が行われる場合に、タイミングシーケンスが、図５に示されている図に基づいて発生し得る。準備期間に、マスターは、アドレス（ＰＡＤＤＲ）を準備し、且つ同時にセレクト信号（ＰＳＥＬ）を高に設定する。イネーブリング期間に、イネーブル信号（ＰＥＮＡＢＬＥ）は、高に設定される。同時にＡＰＢインターフェースモジュールは、アドレスに従ってデータ（ＰＲＤＡＴＡ）を準備する。これらの信号は、イネーブリング期間の終わりにおける立ち上がりエッジまで維持され、この立ち上がりエッジにおいて、マスターは、データを読み出す。
【００２６】
[34]  ＳＰＩバスインターフェースモジュール２は、ＭＩＳＯ（マスター入力スレーブ出力）を受信するための、且つＭＯＳＩ（マスター出力スレーブ入力）を送信するための２つの信号線と、シリアルクロック信号線ＳＣＬＫと、スレーブイネーブル信号線ＮＳＳと、を含み、スレーブイネーブル信号線ＮＳＳは、マスターによって制御され、且つ他のＳＰＩスレーブとの通信をサポートする。ＳＰＩ通信の４つの相異なるモードが存在し、通信モードは、ＣＰＯＬ（クロック極性）及びＣＰＨＡ（クロック位相）を通して制御され、クロック極性ＣＰＯＬは、ＳＣＬＫレベルがアイドル状態又はアクティブ状態にある状態を構成するために用いられ、クロック位相ＣＰＨＡは、データサンプリングが、どのエッジで実行されるかを構成するために用いられる。
【００２７】
[35]  図６は、本開示の幾つかの実施形態による、ＣＰＨＡ＝１の場合のＳＰＩデータ伝送の例示的なタイミング図である。データが送信されている場合に、ボーレートジェネレータは、シリアルクロック信号線ＳＣＬＫを生成する。送信モジュールは、イネーブル信号線ＮＳＳが低くなり、且つパラレルデータが、上記で説明された通信フォーマットにおけるシリアルデータとして、ＭＯＳＩ送信データ線を介し、クロック極性及びクロック位相に従って送信されることを監視する。
【００２８】
[36]  図７は、本開示の幾つかの実施形態による、ＣＰＨＡ＝０の場合のＳＰＩデータ伝送の例示的なタイミング図である。データが受信されている場合に、ボーレートジェネレータは、シリアルクロック信号線ＳＣＬＫを生成し、受信モジュールは、イネーブル信号線ＮＳＳが低くなり、且つ受信データ線ＲＸＤが、クロック極性及びクロック位相に従って一度サンプリングされることを監視する。データサンプリングが完了すると、パラレルデータは、受信キャッシュに配置される。
【００２９】
[37]  暗号化モジュール３及び復号化モジュール４の例が、以下で提供される。当該例は、ハードウェアビットストリーム暗号化方法を用いるが、その方法は、モジュールの実現可能性を示すだけであり、特定の実装形態は、この方法に制限されない。
【００３０】
[38]  当該例における暗号化モジュール３は、平文データ及びキーに従って暗号文データを生成する。平文データ及び暗号文データは、同じ幅を有し、幅は、８ビット、１６ビット、３２ビット、又は６４ビットとすることができ、キーは、３２ビット、６４ビット、１２８ビット、又は２５６ビットの幅を有する。当該例における平文データ及び暗号文データは、８ビットである。
【００３１】
[39]  図８は、本開示の幾つかの実施形態による、暗号化モジュール３内の或る回路構成の概略図である。例えば、図８に示されている８つのグループの回路構成は、暗号化モジュール３を共同で形成し、且つ１つのクロック周期内に８ビットデータの１回の暗号化を完了する。
【００３２】
[40]  例において、キーが、３２ビットを有する場合に、ｎ＝４である。かかる例において、図８に示されている回路構成は、４つのＳＲレジスタ及び２つの加算器を含むことになろう。４つのＳＲレジスタの初期値は、キーの４ビットである（平文データの第１のビットは、キーのビット１〜４に対応し、平文データの第２のビットは、キーのビット５〜８に対応し、以下同様に対応し、平文データの第８のビットは、キーのビット２９〜３２に対応する）。
【００３３】
[41]  キーが、６４ビットを有する場合に、ｎ＝８であり、図８に示されている回路構成は、８つのＳＲレジスタ及び２つの加算器を含むことになろう。８つのＳＲレジスタの初期値は、キーの８ビットである（平文データの第１のビットは、キーのビット１〜８に対応し、平文データの第２のビットは、キーのビット９〜１６に対応するなどである）。
【００３４】
[42]  キーが、１２８ビットを有する場合に、ｎ＝１６であり、図８に示されている回路構成は、１６のＳＲレジスタ及び２つの加算器を含むことになろう。１６のＳＲレジスタの初期値は、キーの１６ビットである（平文データの第１のビットは、キーのビット１〜１６に対応し、平文データの第２のビットは、キーのビット１７〜３２に対応するなどである）。
【００３５】
[43]  キーが、２５６ビットを有する場合に、ｎ＝３２であり、図８に示されている回路構成は、３２のＳＲレジスタ及び２つの加算器を含むことになろう。３２のＳＲレジスタの初期値は、キーの３２ビットである（平文データの第１のビットは、キーのビット１〜３２に対応し、平文データの第２のビットは、キーのビット３３〜６４に対応するなどである）。
【００３６】
[44]   平文データの１ビットが暗号化される場合に、暗号文Ｙ＝Ｘ＋ＳＲ０が、出力され、且つＳＲｎ−１に書き戻される。ＳＲｎ−２＝ＳＲｎ−１＋Ｙであり、他のＳＲ０〜ＳＲｎ−３は、全てＳＲ（ｉ−１）＝ＳＲ（ｉ）であり、ｉは、１〜ｎ−２である。
【００３７】
[45]  当該例における復号化モジュール４は、暗号文データ及びキーに従って平文データを生成する。平文データ及び暗号文データは、同じ幅を有し、幅は、８ビット、１６ビット、３２ビット、又は６４ビットとすることができ、キーは、３２ビット、６４ビット、１２８ビット、又は２５６ビットの幅を有する。当該例における平文データ及び暗号文データは、８ビットである。
【００３８】
[46]  図９は、本開示の幾つかの実施形態による、復号化モジュール４内の或る回路構成の概略図である。図９に示されている回路構成は、復号化モジュール４を共同で形成し、且つ１つのクロック周期内で８ビットデータの１回の復号化を完了する。
【００３９】
[47]  例において、キーが３２ビットを有する場合に、ｎ＝４である。かかる例において、図９に示されている回路構成は、４つのＤＳＲレジスタ及び２つの加算器を含むことになろう。４つのＤＳＲレジスタの初期値は、キーの４ビットである（暗号文データの第１のビットは、キーのビット１〜４に対応し、暗号文データの第２のビットは、キーのビット５〜８に対応し、以下同様に対応し、暗号文データの第８のビットは、キーのビット２９〜３２に対応する）。
【００４０】
[48]  キーが６４ビットを有する場合に、ｎ＝８であり、図９に示されている回路構成は、８つのＤＳＲレジスタ及び２つの加算器を含むことになろう。８つのＤＳＲレジスタの初期値は、８ビットのキーである（暗号文データの第１のビットは、キーのビット１〜８に対応し、暗号文データの第２のビットは、キーのビット９〜１６に対応するなどである）。
【００４１】
[49]  キーが１２８ビットを有する場合に、ｎ＝１６であり、図９に示されている回路構成は、１６のＤＳＲレジスタ及び２つの加算器を含むことになろう。１６のＤＳＲレジスタの初期値は、キーの１６ビットである（暗号文データの第１のビットは、キーのビット１〜１６に対応し、暗号文データの第２のビットは、キーのビット１７〜３２に対応するなどである）。
【００４２】
[50]  キーが２５６ビットを有する場合に、ｎ＝３２であり、図９に示されている回路構成は、３２のＤＳＲレジスタ及び２つの加算器を含むことになろう。３２のＤＳＲレジスタの初期値は、キーの３２ビットである（暗号文データの第１のビットは、キーのビット１〜３２に対応し、暗号文データの第２のビットは、キーのビット３３〜６４に対応するなどである）。
【００４３】
[51]  暗号文データの１ビットが復号化される場合に、平文Ｙ＝Ｘ＋ＤＳＲ０が出力され、同時に、Ｘは、ＤＳＲｎ−１に書き込まれる。ＤＳＲｎ−２＝ＤＳＲｎ−１＋Ｘであり、他のＤＳＲ０〜ＤＳＲｎ−３は、全てＤＳＲ（ｉ−１）＝ＤＳＲ（ｉ）であり、ｉは、１〜ｎ−２である。
【００４４】
[52]  上記の暗号化モジュール及び復号化モジュールを用い、暗号文データは、マスターとスレーブとの間のＳＰＩ通信において伝送することができ、それは、データ伝送のセキュリティを改善する。
【００４５】
[53]  上記の実施形態による方法における全て又は幾つかのプロセスが、関係するハードウェアに命令するコンピュータプログラムを通して実施され得ることが認識される。プログラムは、コンピュータ可読記憶媒体に格納することができる。実行中に、プログラムは、上記の方法における実施形態のプロセスを含むことができ、記憶媒体は、磁気ディスク、光ディスク、読み出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）などとすることができる。
【００４６】
[54]  本開示の幾つかの特定の実施形態が、上記で説明されているが、本開示の保護範囲は、これらの実施形態に限定されない。本開示の技術的範囲内で当業者によって容易に考え出され得るいかなる変形又は代用も、本開示の保護範囲内に入るものとする。従って、本開示の保護範囲は、特許請求の範囲の保護範囲に従うものとする。
【図１】
2021507343.tif 000003
【図２】
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【図３】
2021507343.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2021507343.tif 000009
【図８】
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【図９】
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【国際調査報告】
2021507343.tif 000012
2021507343.tif 000013