(57)【要約】  三次元メモリデバイスの方法および構造が開示される。一例では、メモリデバイスは、第１の領域において１つ以上の第１の凹部と第２の領域において１つ以上の第２の凹部とを有する基板を含む。ライナー層は、第１の領域において１つ以上の第１の凹部の側壁および底部の上に配置され、エピタキシャル成長材料は、第２の領域において１つ以上の第２の凹部に形成される。１つ以上のＮＡＮＤストリングは、１つ以上の第２の凹部に配置されたエピタキシャル成長材料の上に形成され、１つ以上の垂直構造は、第１の領域において１つ以上の第１の凹部の上に形成される。
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【特許請求の範囲】
【請求項１】
第１の領域において１つ以上の第１の凹部と第２の領域において１つ以上の第２の凹部とを有する基板と、
前記第１の領域において前記１つ以上の第１の凹部の前記側壁および底部の上に配置されたライナー層と、
前記第２の領域において前記１つ以上の第２の凹部に形成されたエピタキシャル成長材料と、
前記１つ以上の第２の凹部に配置された前記エピタキシャル成長材料の上に形成された１つ以上のＮＡＮＤストリングと、
前記第１の領域において前記１つ以上の第１の凹部の上に形成された１つ以上の垂直構造と、を備える、
ＮＡＮＤメモリデバイス。
【請求項２】
前記基板上に配置された交互の導体／誘電体スタックを更に備える、
請求項１に記載のＮＡＮＤメモリデバイス。
【請求項３】
前記１つ以上のＮＡＮＤストリングが、前記交互の導体／誘電体スタックを通って前記基板の上方に垂直に延在する、
請求項２に記載のＮＡＮＤメモリデバイス。
【請求項４】
前記１つ以上の垂直構造が、前記交互の導体／誘電体スタックを通って前記基板の上方に垂直に延在する、
請求項２に記載のＮＡＮＤメモリデバイス。
【請求項５】
前記ライナー層が、ＴｉＮ、ＴａＮ、Ａｌ２Ｏ３、ＨｆＯ２、およびＴａ２Ｏ５からなるリストから選択された材料を含む、
請求項１に記載のＮＡＮＤメモリデバイス。
【請求項６】
前記ライナー層が、５ｎｍ〜２０ｎｍの厚さを有する、
請求項１に記載のＮＡＮＤメモリデバイス。
【請求項７】
前記１つ以上の垂直構造が、１つ以上の電気的に絶縁されたダミー構造を含む、
請求項１に記載のＮＡＮＤメモリデバイス。
【請求項８】
前記１つ以上のＮＡＮＤストリングおよび前記１つ以上の垂直構造の各々が、内部半導体チャネルおよび外部誘電体層を含む、
請求項１に記載のＮＡＮＤメモリデバイス。
【請求項９】
前記基板が、第３の領域において１つ以上の第３の凹部を更に含み、前記ライナー層が、前記第３の領域において前記１つ以上の第３の凹部の前記側壁および底部の上に配置され、前記１つ以上の第３の凹部が、絶縁材料で充填される、
請求項１に記載のＮＡＮＤメモリデバイス。
【請求項１０】
ＮＡＮＤメモリデバイスを形成する方法であって、
基板の第１の領域において１つ以上の第１の凹部を形成することと、
前記１つ以上の第１の凹部の前記側壁および底部の上にライナー層を形成することと、
前記１つ以上の第１の凹部を絶縁材料で充填することと、
前記基板の上に交互の犠牲／誘電体スタックを形成することと、
前記交互の犠牲／誘電体スタックを通り、前記１つ以上の第１の凹部の上に整列している１つ以上の第１の穴を形成することと、
前記交互の犠牲／誘電体スタックを通り、かつ、前記基板の第２の領域において前記基板の一部を通る１つ以上の第２の穴を形成することと、
それにより、前記基板の前記第２の領域において１つ以上の第２の凹部を形成することと、
前記１つ以上の第２の凹部に材料を形成することと、
前記１つ以上の第２の穴に１つ以上のＮＡＮＤストリングを形成することと、
前記１つ以上の第１の穴に１つ以上の垂直構造を形成することと、を含む、
方法。
【請求項１１】
前記１つ以上の第１の凹部を形成することは、反応性イオンエッチング（ＲＩＥ）プロセスを使用して前記基板をエッチングすることを含む、
請求項１０に記載の方法。
【請求項１２】
前記１つ以上の第１の凹部を前記絶縁材料で充填した後、前記基板の上面を研磨することを更に含む、
請求項１０に記載の方法。
【請求項１３】
前記ライナー層を形成することは、化学蒸着（ＣＶＤ）技術を使用して前記ライナー層を堆積することを含む、
請求項１０に記載の方法。
【請求項１４】
前記１つ以上の第１の穴を形成することは、前記１つ以上の第１の凹部内の前記絶縁材料の少なくとも一部を通して前記１つ以上の第１の穴を形成することを更に含む、
請求項１０に記載の方法。
【請求項１５】
前記ライナー層を形成することは、５ｎｍ〜２０ｎｍの厚さに前記ライナー層を堆積することを含む、
請求項１０に記載の方法。
【請求項１６】
前記１つ以上のＮＡＮＤストリングを形成することは、
前記１つ以上の第２の穴の側壁の上に誘電体層を形成することと、
前記１つ以上の第２の穴の残りの部分を充填する半導体層を形成することと、を含む、
請求項１０に記載の方法。
【請求項１７】
第１の領域と第２の領域とを有する基板であって、前記第１の領域は１つ以上の第１の凹部を含み、前記第２の領域は１つ以上の第２の凹部を含む、基板と、
前記基板の前記第１の領域において前記１つ以上の第１の凹部を充填する絶縁材料と、
前記第２の領域において前記１つ以上の第２の凹部に形成されたエピタキシャル成長材料と、
前記１つ以上の第２の凹部に配置された前記エピタキシャル成長材料の上に形成された１つ以上のＮＡＮＤストリングと、
前記第１の領域において前記絶縁材料の上に形成された１つ以上の垂直構造と、を備える、
ＮＡＮＤメモリデバイス。
【請求項１８】
前記基板上に配置された交互の導体／誘電体スタックを更に備える、
請求項１７に記載のＮＡＮＤメモリデバイス。
【請求項１９】
前記１つ以上のＮＡＮＤストリングが、前記交互の導体／誘電体スタックを通って前記基板の上方に垂直に延在する、
請求項１８に記載のＮＡＮＤメモリデバイス。
【請求項２０】
前記１つ以上の垂直構造が、前記交互の導体／誘電体スタックを通って前記基板の上方に垂直に延在する、
請求項１８に記載のＮＡＮＤメモリデバイス。
【請求項２１】
前記絶縁材料が、二酸化シリコンまたは窒化シリコンを含む、
請求項１７に記載のＮＡＮＤメモリデバイス。
【請求項２２】
前記絶縁材料が、０．５μｍ〜２μｍの厚さを有する、
請求項１７に記載のＮＡＮＤメモリデバイス。
【請求項２３】
前記１つ以上の垂直構造が、１つ以上の電気的に絶縁されたダミー構造を含む、
請求項１７に記載のＮＡＮＤメモリデバイス。
【請求項２４】
前記１つ以上のＮＡＮＤストリングおよび前記１つ以上の垂直構造の各々が、内部半導体チャネルおよび外部誘電体層を含む、
請求項１７に記載のＮＡＮＤメモリデバイス。
【請求項２５】
前記ライナー層が前記基板と前記絶縁材料との間にあるように、前記１つ以上の第１の凹部の前記側壁および底部の上に配置されたライナー層を更に備える、
請求項１７に記載のＮＡＮＤメモリデバイス。
【請求項２６】
ＮＡＮＤメモリデバイスを形成する方法であって、
基板の第１の領域において１つ以上の第１の凹部を形成することと、
前記１つ以上の第１の凹部を絶縁材料で充填することと、
前記基板上に交互の犠牲／誘電体スタックを形成することと、
前記基板に対して垂直な方向において、前記交互の犠牲／誘電体スタックを通り、かつ、前記絶縁材料の全厚の一部のみを通る１つ以上の第１の穴を形成することと、
前記基板の第２の領域において、前記交互の犠牲／誘電体スタックを通り、かつ、前記基板の一部を通る１つ以上の第２の穴を形成することと、
それにより、前記基板の前記第２の領域において１つ以上の第２の凹部を形成することと、
前記１つ以上の第２の凹部に材料を形成することと、
前記１つ以上の第２の穴に１つ以上のＮＡＮＤストリングを形成することと、
前記１つ以上の第１の穴に１つ以上の垂直構造を形成することと、を含む、
方法。
【請求項２７】
基板の前記第１の領域において前記１つ以上の第１の凹部を形成することは、反応性イオンエッチング（ＲＩＥ）プロセスを使用して前記基板をエッチングすることを含む、
請求項２６に記載の方法。
【請求項２８】
前記１つ以上の第１の凹部を前記絶縁材料で充填した後、前記基板の上面を研磨することを更に含む、
請求項２６に記載の方法。
【請求項２９】
前記１つ以上の第１の凹部を前記絶縁材料で充填することは、化学蒸着（ＣＶＤ）技術を使用して前記絶縁材料を堆積することを含む、
請求項２６に記載の方法。
【請求項３０】
前記１つ以上の第１の穴を形成することは、前記１つ以上の第１の凹部内の前記絶縁材料の少なくとも一部を通して前記１つ以上の第１の穴を形成することを更に含む、
請求項２６に記載の方法。
【請求項３１】
基板の前記第１の領域において前記１つ以上の第１の凹部を形成することは、０．５μｍ〜２μｍの深さを有する前記基板に前記１つ以上の第１の凹部を形成することを含む、
請求項２６に記載の方法。
【請求項３２】
前記１つ以上のＮＡＮＤストリングを形成することは、
前記１つ以上の第２の穴の側壁の上に誘電体層を形成することと、
前記１つ以上の第２の穴の残りの部分を充填する半導体層を形成することと、を含む、
請求項２６に記載の方法。
【発明の詳細な説明】
【背景技術】
【０００１】
本開示の実施形態は、三次元（３Ｄ）メモリデバイスおよびその製造方法に関する。
【０００２】
フラッシュメモリデバイスは急速に発展している。フラッシュメモリデバイスは、電源を供給せずに非常に長い間データを保存でき、高集積レベル、高速アクセス、容易な消去、再書き込みなどの利点を有する。フラッシュメモリデバイスのビット密度を更に改善し、コストを削減するために、三次元ＮＡＮＤフラッシュメモリデバイスが開発された。
【０００３】
三次元ＮＡＮＤフラッシュメモリデバイスは、基板の上に配置されたゲート電極のスタックを含み、複数の半導体チャネルがワードラインを通過し、ワードラインと交差して、ｐ型および／またはｎ型注入基板に入る。底部／下部ゲート電極は底部／下部選択ゲート（ＢＳＧ）として機能する。頂部／上部ゲート電極は頂部／上部選択ゲート（ＴＳＧ）として機能する。配線（ＢＥＯＬ）金属はビットライン（ＢＬ）の役割を果たす。頂部／上部選択ゲート電極と底部／下部ゲート電極との間のワードライン／ゲート電極は、ワードライン（ＷＬ）として機能する。ワードラインと半導体チャネルとの交点がメモリセルを形成する。ＷＬおよびＢＬは、通常、互いに垂直に（例えば、Ｘ方向およびＹ方向に）置かれ、ＴＳＧは、ＷＬおよびＢＬの両方に垂直な方向に（例えば、Ｚ方向に）置かれる。
【発明の概要】
【０００４】
したがって、三次元メモリデバイスアーキテクチャおよび製造方法の実施形態が本明細書で開示される。開示された構造および方法は、ＮＡＮＤメモリストリングに接触するエピタキシャルシリコンを成長させるときの寄生電流リークの減少および均一性の向上を含むがこれらに限定されない多数の利点を提供する。
【０００５】
いくつかの実施形態では、ＮＡＮＤメモリデバイスは、第１の領域において１つ以上の第１の凹部と第２の領域において１つ以上の第２の凹部とを有する基板を含む。ライナー層は、第１の領域において１つ以上の第１の凹部の側壁および底部の上に配置され、エピタキシャル成長材料は、第２の領域において１つ以上の第２の凹部に形成される。１つ以上のＮＡＮＤストリングは、１つ以上の第２の凹部に配置されたエピタキシャル成長材料の上に形成され、１つ以上の垂直構造は、第１の領域において１つ以上の第１の凹部の上に形成される。
【０００６】
いくつかの実施形態では、ＮＡＮＤメモリデバイスは、第１の領域と第２の領域とを有する基板であって、第１の領域は１つ以上の第１の凹部を含み、第２の領域は１つ以上の第２の凹部を含む、基板を含む。絶縁材料は、基板の第１の領域において１つ以上の第１の凹部を充填し、エピタキシャル成長材料は、第２の領域において１つ以上の第２の凹部に形成される。１つ以上のＮＡＮＤストリングは、１つ以上の第２の凹部に配置されたエピタキシャル成長材料の上に形成され、１つ以上の垂直構造は、第１の領域において絶縁材料の上に形成される。
【０００７】
いくつかの実施形態では、ＮＡＮＤメモリデバイスはまた、基板上に配置された交互の導体／誘電体スタックを含む。
【０００８】
いくつかの実施形態では、１つ以上のＮＡＮＤストリングは、第２の領域において交互の導体／誘電体スタックを通って基板の上方に垂直に延在する。
【０００９】
いくつかの実施形態では、１つ以上の垂直構造は、交互の導体／誘電体スタックを通って基板の上方に垂直に延在する。
【００１０】
いくつかの実施形態では、ライナー層は、チタンおよび／または窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、ならびに五酸化タンタル（Ｔａ２Ｏ５）のうちの１つ以上を含む。
【００１１】
いくつかの実施形態では、絶縁材料は、酸化シリコンまたは窒化シリコンまたはアモルファスシリコン（ａ−Ｓｉ）、またはその上でのＥｐｉ−Ｓｉ成長を阻害する任意の材料を含む。
【００１２】
いくつかの実施形態では、ライナー層は、５ｎｍ〜２０ｎｍの厚さを有する。いくつかの実施形態では、絶縁材料は、０．５μｍ〜２μｍの厚さを有する。
【００１３】
いくつかの実施形態では、１つ以上の垂直構造は、１つ以上の電気的に絶縁されたダミー構造を含む。
【００１４】
いくつかの実施形態では、１つ以上のＮＡＮＤストリングおよび１つ以上の垂直構造の各々は、内部半導体チャネルおよび外部誘電体層を含む。
【００１５】
いくつかの実施形態では、ＮＡＮＤメモリデバイスを形成する方法は、基板の第１の領域において１つ以上の第１の凹部を形成することと、１つ以上の第１の凹部の側壁および底部の上にライナー層を形成することと、を含む。本方法はまた、１つ以上の第１の凹部を絶縁材料で充填することを含む。本方法は、基板上に交互の犠牲／誘電体スタックを形成することを含む。本方法は更に、交互の犠牲／誘電体スタックを通る１つ以上の第１の穴を形成することと、交互の犠牲／誘電体スタックを通る、および基板の第２の領域において基板の一部を通る１つ以上の第２の穴を形成することと、を含む。１つ以上の第１の穴は、基板の第１の領域において１つ以上の第１の凹部の上に整列している。１つ以上の第２の穴を形成することにより、基板の第２の領域において第２の複数の凹部が形成される。本方法は更に、１つ以上の第２の凹部に材料を形成することを含む。本方法はまた、１つ以上の第２の穴に１つ以上のＮＡＮＤストリングを形成することと、１つ以上の第１の穴に１つ以上の垂直構造を形成することと、を含む。
【００１６】
いくつかの実施形態では、ＮＡＮＤメモリデバイスを形成する方法は、基板の第１の領域において１つ以上の第１の凹部を形成することと、１つ以上の第１の凹部を絶縁材料で充填することと、を含む。本方法は、基板上に交互の犠牲／誘電体スタックを形成することを含む。本方法は、基板に対して垂直な方向に、交互の犠牲／誘電体スタックを通る、および絶縁材料の全厚の一部のみを通る１つ以上の第１の穴を形成することを更に含む。本方法は、交互の犠牲／誘電体スタックを通る、および基板の第２の領域において基板の一部を通る１つ以上の第２の穴を形成することを含む。１つ以上の第２の穴を形成することにより、基板の第２の領域において１つ以上の第２の凹部が形成される。本方法は更に、１つ以上の第２の凹部に材料を形成することを含む。本方法はまた、１つ以上の第２の穴に１つ以上のＮＡＮＤストリングを形成することと、１つ以上の第１の穴に１つ以上の垂直構造を形成することと、を含む。
【００１７】
いくつかの実施形態では、１つ以上の第１の凹部を形成することは、反応性イオンエッチング（ＲＩＥ）プロセスを使用して基板をエッチングすることを含む。
【００１８】
いくつかの実施形態では、基板の第１の領域において１つ以上の第１の凹部を形成することは、反応性イオンエッチング（ＲＩＥ）プロセスを使用して基板をエッチングすることを含む。
【００１９】
いくつかの実施形態では、本方法は、１つ以上の第１の凹部を絶縁材料で充填した後、基板の上面を研磨することを更に含む。
【００２０】
いくつかの実施形態では、本方法は、基板の第１の領域において１つ以上の第１の凹部を絶縁材料で充填した後、基板の上面を研磨することを更に含む。
【００２１】
いくつかの実施形態では、ライナー層を形成することは、化学蒸着（ＣＶＤ）技術、原子層堆積技術（ＡＬＤ）、または薄く均一なエッチングストップ層（ＥＳＬ）を堆積できる任意の他の方法を使用してライナー層を堆積することを含む。
【００２２】
いくつかの実施形態では、１つ以上の第１の凹部を絶縁材料で充填することは、化学蒸着（ＣＶＤ）技術、高密度プラズマ（ＨＤＰ）、スピンオン誘電体（ＳＯＤ）、または空隙や継ぎ目を作成せずに凹部を充填する任意の方法を使用して絶縁材料を堆積することを含む。
【００２３】
いくつかの実施形態では、１つ以上の第１の穴を形成することは、第１の１つ以上の凹部内の絶縁材料の少なくとも一部を通して１つ以上の第１の穴を形成することを更に含む。
【００２４】
いくつかの実施形態では、１つ以上の第１の穴を形成することは、基板の第１の領域において第１の１つ以上の凹部内の絶縁材料の少なくとも一部を通して１つ以上の第１の穴を形成することを更に含む。
【００２５】
いくつかの実施形態では、ライナー層を形成することは、５ｎｍ〜２０ｎｍの厚さにライナー層を堆積することを含む。
【００２６】
いくつかの実施形態では、基板の第１の領域において１つ以上の第１の凹部を形成することは、０．５μｍ〜２μｍの深さを有する基板に凹部を形成することを含む。
【００２７】
いくつかの実施形態では、１つ以上のＮＡＮＤストリングを形成することは、１つ以上の第２の穴の側壁の上に誘電体層を形成することと、１つ以上の第２の穴の残りの部分を充填する半導体層を形成することと、を含む。
【００２８】
本開示によって提供される三次元メモリデバイスを使用すると、交互の誘電体ペアのスタックを通して形成される開口部内の半導体材料のエピタキシャル成長は、ＮＡＮＤメモリストリングを形成するために使用されるそれらの開口部に対して発生するが、ＮＡＮＤメモリストリングを形成するために使用されない開口部内では抑制される。開口部がエッチングされるときに下にある半導体基板が露出しないようにすることで、開口部のいくらかでエピタキシャル成長がブロックされる。ＮＡＮＤメモリストリングの形成に使用されていない開口部でのエピタキシャル半導体材料の成長を抑制することで、デバイスの電流リークが減少し、メモリセルの信頼性が向上する。
【図面の簡単な説明】
【００２９】
本開示の態様は、添付の図面を読んだ際に、以下の詳細な説明から最もよく理解される。業界の一般的な慣行に従って、様々な特徴は一定の比率で描かれていないことに留意すること。実際、様々な特徴の寸法は、図解と説明を明確にするために、任意に拡大または縮小されている場合がある。
【図１】三次元メモリデバイスの図である。
【図２Ａ】いくつかの実施形態による、例示的な製造プロセスの段階における三次元メモリ構造の上面図および側面図を示す。
【図２Ｂ】いくつかの実施形態による、例示的な製造プロセスの段階における三次元メモリ構造の上面図および側面図を示す。
【図３Ａ】いくつかの実施形態による、例示的な製造プロセスの段階における三次元メモリ構造の上面図および側面図を示す。
【図３Ｂ】いくつかの実施形態による、例示的な製造プロセスの段階における三次元メモリ構造の上面図および側面図を示す。
【図４Ａ】いくつかの実施形態による、例示的な製造プロセスの段階における三次元メモリ構造の上面図および側面図を示す。
【図４Ｂ】いくつかの実施形態による、例示的な製造プロセスの段階における三次元メモリ構造の上面図および側面図を示す。
【図５Ａ】いくつかの実施形態による、例示的な製造プロセスの段階における三次元メモリ構造の上面図および側面図を示す。
【図５Ｂ】いくつかの実施形態による、例示的な製造プロセスの段階における三次元メモリ構造の上面図および側面図を示す。
【図６Ａ】いくつかの実施形態による、例示的な製造プロセスの段階における三次元メモリ構造の上面図および側面図を示す。
【図６Ｂ】いくつかの実施形態による、例示的な製造プロセスの段階における三次元メモリ構造の上面図および側面図を示す。
【図７Ａ】いくつかの実施形態による、例示的な製造プロセスの段階における三次元メモリ構造の上面図および側面図を示す。
【図７Ｂ】いくつかの実施形態による、例示的な製造プロセスの段階における三次元メモリ構造の上面図および側面図を示す。
【図８Ａ】いくつかの実施形態による、例示的な製造プロセスの段階における三次元メモリ構造の上面図および側面図を示す。
【図８Ｂ】いくつかの実施形態による、例示的な製造プロセスの段階における三次元メモリ構造の上面図および側面図を示す。
【図９Ａ】いくつかの実施形態による、例示的な製造プロセスの段階における別の三次元メモリ構造の上面図および側面図を示す。
【図９Ｂ】いくつかの実施形態による、例示的な製造プロセスの段階における別の三次元メモリ構造の上面図および側面図を示す。
【図１０Ａ】いくつかの実施形態による、例示的な製造プロセスの段階における別の三次元メモリ構造の上面図および側面図を示す。
【図１０Ｂ】いくつかの実施形態による、例示的な製造プロセスの段階における別の三次元メモリ構造の上面図および側面図を示す。
【図１１Ａ】いくつかの実施形態による、例示的な製造プロセスの段階における別の三次元メモリ構造の上面図および側面図を示す。
【図１１Ｂ】いくつかの実施形態による、例示的な製造プロセスの段階における別の三次元メモリ構造の上面図および側面図を示す。
【図１２Ａ】いくつかの実施形態による、例示的な製造プロセスの段階における別の三次元メモリ構造の上面図および側面図を示す。
【図１２Ｂ】いくつかの実施形態による、例示的な製造プロセスの段階における別の三次元メモリ構造の上面図および側面図を示す。
【図１３Ａ】いくつかの実施形態による、例示的な製造プロセスの段階における別の三次元メモリ構造の上面図および側面図を示す。
【図１３Ｂ】いくつかの実施形態による、例示的な製造プロセスの段階における別の三次元メモリ構造の上面図および側面図を示す。
【図１４】いくつかの実施形態による、三次元メモリ構造を形成する製造プロセスの図である。
【図１５】いくつかの実施形態による、三次元メモリ構造を形成する別の製造プロセスの図である。
【発明を実施するための形態】
【００３０】
特定の構成および配置について説明しているが、これは例示の目的でのみ行われていることを理解されたい。当業者は、本開示の精神および範囲から逸脱することなく、他の構成および配置を使用できることを認識するであろう。当業者には、本開示が様々な他の用途にも使用できることが明らかであろう。
【００３１】
本明細書における「一実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「典型的な実施形態」、「いくつかの実施形態」などへの言及は、記載された実施形態が特定の特徴、構造、または特性を含み得ることを示すが、すべての実施形態が特定の特徴、構造、または特性を必ずしも含むとは限らないことに留意すべきである。更に、そのような語句は、必ずしも同じ実施形態を指すとは限らない。更に、特定の特徴、構造、または特性が実施形態に関連して説明されている場合、明示的に説明されているかどうかにかかわらず、他の実施形態に関連してそのような特徴、構造、または特性を実行することは、当業者の知識の範囲内である。
【００３２】
一般に、用語は、少なくとも一部は文脈での使用から理解できる。例えば、本明細書で使用する場合、「１つ以上」という用語は、少なくとも一部は文脈に応じて、任意の特徴、構造、もしくは特性を単数の意味で説明するために使用され得るか、または特徴、構造、もしくは特性の組み合わせを複数の意味で説明するために使用され得る。同様に、「ａ」、「ａｎ」、または「ｔｈｅ」などの用語は、少なくとも一部は文脈に応じて、単数の用法を伝える、または複数の用法を伝えると理解することができる。
【００３３】
本開示における「上（ｏｎ）」、「上方（ａｂｏｖｅ）」、および「上（ｏｖｅｒ）」の意味は、「上（ｏｎ）」が何かの「直接上（ｄｉｒｅｃｔｌｙ  ｏｎ）」を意味するだけでなく、中間フィーチャまたはその間の層がある何かの「上（ｏｎ）」の意味も含み、「上方（ａｂｏｖｅ）」または「上（ｏｖｅｒ）」が何かの「上方（ａｂｏｖｅ）」または「上（ｏｖｅｒ）」の意味を意味するだけでなく、中間フィーチャまたはその間の層がない何かの「上方（ａｂｏｖｅ）」または「上（ｏｖｅｒ）」（すなわち、何かの直接上）の意味も含むように、最も広い意味で解釈されるべきであることが容易に理解されるべきである。
【００３４】
更に、「下（ｂｅｎｅａｔｈ）」、「下方（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「上方（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」などの空間的に相対的な用語は、説明を容易にするために本明細書で使用されて、図に示されるように、ある要素または特徴と別の要素または特徴との関係を説明することができる。空間的に相対的な用語は、図に示されている向きに加えて、使用中または動作中のデバイスの様々な向きを包含することが意図されている。装置は他の方向に向けられてもよく（９０度または他の向きに回転され）、本明細書で使用される空間的に相対的な記述子は同様にそれに応じて解釈されてもよい。
【００３５】
本明細書で使用する場合、「基板」という用語は、後続の材料層が上に追加される材料を指す。基板自体をパターン化することができる。基板の上に追加された材料は、パターン化することも、パターン化せずに残すこともできる。更に、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの幅広い半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウエハなどの非導電性材料から作ることができる。
【００３６】
本明細書で使用する場合、本明細書で使用する場合、「層」という用語は、厚みのある領域を含む材料部分を指す。層は、下にあるもしくは上にある構造の全体にわたって延在することができ、または下にあるもしくは上にある構造の範囲よりも小さい範囲を有することができる。更に、層は、連続構造の厚さよりも薄い厚さを有する均一または不均一な連続構造の領域であり得る。例えば、層は、連続構造の上面と底面との間、または上面および底面にある任意の一対の水平面の間に配置することができる。層は、水平方向、垂直方向、および／またはテーパー面に沿って延在し得る。基材は、層であり得、その中に１つ以上の層を含み得、ならびに／またはその上、その上方、および／もしくはその下方に１つ以上の層を有し得る。層は複数の層を含んでもよい。例えば、相互接続層は、（コンタクト、相互接続ライン、および／またはビアが形成される）１つ以上の導体およびコンタクト層と、１つ以上の誘電体層とを含むことができる。
【００３７】
本明細書で使用する場合、「公称、名目上（ｎｏｍｉｎａｌ／ｎｏｍｉｎａｌｌｙ）」という用語は、製品またはプロセスの設計フェーズ中に設定される、構成要素またはプロセス動作の特性またはパラメータの所望の、または目標の値を指し、所望の値より上および／または下の値の範囲を伴う。値の範囲は、生産プロセスまたは許容誤差のわずかな変動が原因である可能性がある。本明細書で使用する場合、「約（ａｂｏｕｔ）」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変化する可能性がある所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、例えば、値の１０〜３０％（例えば、値の±１０％、±２０％、または±３０％）以内で変化する所与の量の値を示すことができる。
【００３８】
本明細書で使用する場合、「３Ｄメモリデバイス」という用語は、横向きの基板上にメモリセルトランジスタの縦向きのストリング（本明細書ではＮＡＮＤストリングなどの「メモリストリング」と呼ばれる）を有する半導体デバイスを指し、メモリストリングは、基板に対して垂直方向に延在する。本明細書で使用する場合、「垂直（ｖｅｒｔｉｃａｌ／ｖｅｒｔｉｃａｌｌｙ）」という用語は、基板の側面に名目上垂直であることを意味する。
【００３９】
本開示では、説明を容易にするために、「段（ｔｉｅｒ）」は、垂直方向に沿って実質的に同じ高さの要素を指すために使用される。例えば、ワードラインおよび下にあるゲート誘電体層は、「段（ａ  ｔｉｅｒ）」と呼ばれることがあり、ワードラインおよび下にある絶縁層は一緒に「段」と呼ばれることがあり、実質的に同じ高さのワードラインは、「ワードラインの段」などと呼ばれることがある。
【００４０】
図１は、三次元ＮＡＮＤフラッシュメモリデバイス１００の一部を示す。フラッシュメモリデバイス１００は、基板１０１と、基板１０１の上の絶縁層１０３と、絶縁層１０３の上の下部選択ゲート電極１０４の段と、下部選択ゲート電極１０４の上に積み重ねられた複数の段の制御ゲート電極１０７と、を含み、交互の導体／誘電体スタックを形成する。フラッシュメモリデバイスはまた、制御ゲート電極１０７のスタックの上の上部選択ゲート電極１０９の段と、隣接する下部選択ゲート電極１０４間の基板１０１の部分におけるドープされたソースライン領域１２０と、上部選択ゲート電極１０９、制御ゲート電極１０７、下部選択ゲート電極１０４、および絶縁層１０３を通るＮＡＮＤストリング１１４と、を含む。ＮＡＮＤストリング１１４は、ＮＡＮＤストリング１１４の内面の上のメモリフィルム１１３と、メモリフィルム１１３によって囲まれたコア充填フィルム１１５と、を含む。フラッシュメモリデバイス１００は、上部選択ゲート電極１０９の上のＮＡＮＤストリング１１４に接続された複数のビットライン１１１と、複数の金属コンタクト１１７を通ってゲート電極に接続された複数の金属相互接続１１９と、を更に含む。ゲート電極の隣接する段の間の絶縁層は、明確にするために図１には示されていない。ゲート電極は、上部選択ゲート電極１０９と、制御ゲート電極１０７（例えば、ワードラインとも呼ばれる）と、下部選択ゲート電極１０４と、を含む。
【００４１】
図１では、例示の目的で、３段の制御ゲート電極１０７−１、１０７−２、および１０７−３が、１段の上部選択ゲート電極１０９および１段の下部選択ゲート電極１０４とともに示されている。ゲート電極の各段は、基板１０１の上に実質的に同じ高さを有する。各段のゲート電極は、ゲート電極のスタックを通ってゲートラインスリット１０８−１および１０８−２によって分離される。同じ段のゲート電極の各々は、金属コンタクト１１７を通って金属相互接続１１９に導電的に接続されている。すなわち、ゲート電極上に形成される金属コンタクトの数は、ゲート電極の数（すなわち、上部選択ゲート電極１０９、制御ゲート電極１０７、および下部選択ゲート電極１０４すべての合計）に等しい。更に、各金属コンタクトビアに接続するために同じ数の金属相互接続が形成される。いくつかの配置では、追加の金属コンタクトが形成されて、例えば、ダミー構造などの、ゲート電極以外の他の構造に接続される。
【００４２】
ＮＡＮＤストリング１１４を形成するとき、制御ゲート電極１０７−１、１０７−２、および１０７−３の段を通って基板１０１まで下方に延在する他の垂直構造も形成され得る。これらの他の垂直構造は、ＮＡＮＤストリング１１４と同じ層構造を含み得る（例えば、内面の上のメモリフィルム１１３と、メモリフィルム１１３によって囲まれたコア充填フィルム１１５と、を含む）。しかしながら、他の垂直構造は、フラッシュメモリデバイス１００の他の構成要素から電気的に絶縁されてもよく、本明細書では「ダミー」構造と呼ばれる。垂直構造の他の例には、ゲート電極の段の上方および／または下方の構成要素との電気的接続を行うために使用できる貫通アレイコンタクト（ＴＡＣ）が含まれる。これらの他の垂直構造は、明確にするために図１には示されていないが、後の図を参照してより詳細に説明される。
【００４３】
例示の目的で、三次元ＮＡＮＤデバイスの類似または同じ部品は、同じ要素番号を使用してラベル付けされている。ただし、要素番号は、発明を実施するための形態の関連する部品を区別するために使用されているだけで、機能、構成、または場所の類似点または相違点を示すものではない。図２〜図１３に示される構造２００〜１３００は、それぞれ三次元ＮＡＮＤメモリデバイスの一部である。メモリデバイスの他の部分は、説明を容易にするために示されていない。一例として三次元ＮＡＮＤデバイスを使用するが、様々な用途および設計において、開示された構造はまた、例えば、金属接続または配線の数を減らすために、類似または異なる半導体デバイスに適用され得る。開示された構造の特定の用途は、本開示の実施形態によって限定されるべきではない。例示の目的で、ワードラインおよびゲート電極は、本開示を説明するために互換的に使用される。
【００４４】
図２〜図８は、いくつかの実施形態による、例示的なＮＡＮＤメモリデバイスの様々な製造段階の上面図および側面図を示す。図９〜図１３は、いくつかの実施形態による、別の例のＮＡＮＤメモリデバイスの様々な製造段階の上面図および側面図を示す。製造の各段階で、「Ａ」で示された図は現在の製造段階の上面図を表し、「Ｂ」で示された図は同じ製造段階の断面図を表す。
【００４５】
図２Ａおよび図２Ｂは、いくつかの実施形態による、三次元メモリ構造を形成する例示的な構造２００を示す。図２Ａは、構造２００の上面図であり、図２Ｂは、２−２’方向に沿った構造２００の断面図である。いくつかの実施形態では、構造２００はベース基板２１０を含む。ベース基板２１０は、後続の構造を形成するプラットフォームを提供することができる。そのような後続の構造は、構造２００の前面（例えば、上面）に形成される。そして、そのような後続の構造は、垂直方向（例えば、前面および背面に垂直）に形成されると言われている。図２Ａおよび図２Ｂにおいて、そして後続のすべての図示された構造について、ＸおよびＹ方向は構造２００の前面および背面に平行な平面に沿っており、Ｚ方向は構造２００の前面および背面に垂直な方向にある。
【００４６】
いくつかの実施形態では、ベース基板２１０は、三次元メモリデバイスを形成する任意の好適な材料を含む。例えば、ベース基板２１０は、シリコン、シリコンゲルマニウム、炭化シリコン、シリコン・オン・インシュレータ（ＳＯＩ）、ゲルマニウム・オン・インシュレータ（ＧＯＩ）、ガラス、窒化ガリウム、ヒ化ガリウム、および／または他の好適なＩＩＩ−Ｖ化合物を含んでもよい。
【００４７】
例示の目的で、構造２００（例えば、またはベース基板２１０）は、３つの領域、すなわち、領域Ａ、Ｂ、およびＣに分割される。三次元メモリ構造の後続の製造では、ワードライン（ゲート電極）は、ベース基板２１０の上面に実質的に平行な水平方向（例えば、ｙ軸）に沿った、領域Ｂ（例えば、階段領域）およびＣ（例えば、コアアレイ領域）の上に形成される。半導体チャネル（例えば、メモリストリングまたはＮＡＮＤストリングとしても知られる）は実質的に領域Ｃの上に形成され、ワードラインを導電的に接続する接続部分は実質的に領域Ｂの上に形成される。領域Ａは、基板２１０が個々のメモリチップをリリースするためにさいの目に切ったまたは切断されたスクライブラインを表すために使用され得る。領域Ａ、Ｂ、およびＣは、説明を容易にするためだけに提示されており、構造２００の物理的な分割または構造２００の寸法を示すことを意図していないことに留意されたい。
【００４８】
いくつかの実施形態によれば、第１の複数の凹部２０４−１および２０４−２が、基板２１０の第１の領域（例えば、領域Ｂ）において形成される。他の凹部もまた、凹部２０６および凹部２０８などの第２の領域（例えば、領域Ｃ）において形成されてもよい。スクライブライン領域（領域Ａ）は、凹部２０２を含んでもよい。凹部２０２を使用して、基板２１０内にシャロートレンチアイソレーション（ＳＴＩ）構造を形成することができる。
【００４９】
図２Ａに示されるように、第１の複数の凹部２０４−１および２０４−２、ならびに他の凹部２０６および２０８の各々は、実質的に円形の断面を有し得る。このような凹部のアレイは、基板２１０の領域Ｂおよび／またはＣの各々において形成され得る。いくつかの実施形態によれば、凹部２０４−１、２０４−２、２０６、および２０８の各々は、将来のダミー構造および他のＴＡＣ構造が形成される場所を示す。本明細書でより詳細に論じるように、メモリＮＡＮＤストリングは、領域Ｃの他の場所において形成される。一例では、凹部２０４−１、２０４−２、および２０６の各々は、将来のダミー構造の場所を提供するために使用され、凹部２０８はより大きな直径を有し、将来のＴＡＣの場所を提供するために使用される。
【００５０】
当業者には理解されるように、議論された凹部のいずれも、従来のリソグラフィ技術を使用して形成することができる。そのような従来の技術は、マスキング層を堆積することと、フォトレジストを使用してマスキング層をパターン化することと、露出した基板をエッチングして各凹部を形成することと、を含む。エッチングは、いくつかの例を挙げると、反応性イオンエッチング（ＲＩＥ）または水酸化カリウム（ＫＯＨ）によるエッチングなどの周知のウェットまたはドライ技術を使用して実行することができる。
【００５１】
図３Ａおよび図３Ｂは、いくつかの実施形態による、三次元メモリデバイスを形成する例示的な構造３００を示す。図３Ａは、構造３００の上面図であり、図３Ｂは、３−３’方向に沿った構造３００の断面図である。一実施形態によれば、ブランケットライナー層３０２が基板２１０の上に堆積される。ライナー層３０２は、凹部２０２、２０４−１、２０４−２、２０６、および２０８の各々の側壁および底面を覆う。ライナー層３０２は、約２ｎｍ〜約２０ｎｍの厚さを有し得、ＴｉＮ、ＴａＮ、Ａｌ２Ｏ３、ＨｆＯ２、またはＴａ２Ｏ５などの誘電体材料を含んでもよい。
【００５２】
ライナー層３０２は、従来の堆積技術を使用して堆積させることができる。例えば、ライナー層３０２は、化学蒸着（ＣＶＤ）を使用して堆積させることができる。例示的なＣＶＤ技術としては、プラズマ励起ＣＶＤ（ＰＥＣＶＤ）、減圧ＣＶＤ（ＬＰＣＶＤ）、および原子層堆積（ＡＬＤ）が挙げられる。ライナー層３０２はまた、高密度プラズマ（ＨＤＰ）を使用して堆積させることもできる。
【００５３】
図４Ａおよび図４Ｂは、いくつかの実施形態による、三次元メモリデバイスを形成する例示的な構造４００を示す。図４Ａは、構造４００の上面図であり、図４Ｂは、４−４’方向に沿った構造４００の断面図である。いくつかの実施形態によれば、凹部２０２、２０４−１、２０４−２、２０６、および２０８の各々は、それぞれ、絶縁材料４０２、４０４−１、４０４−２、４０６、および４０８で実質的に充填される。絶縁材料は二酸化シリコンまたは窒化シリコンであってもよい。いくつかの実施形態によれば、ライナー層３０２の材料は、絶縁材料４０２、４０４−１、４０４−２、４０６、および４０８のために選択された材料と非常に高いエッチング選択性を有するように選択される。例えば、絶縁材料４０２、４０４−１、４０４−２、４０６、および４０８は、いずれにしても、ライナー層３０２に対して１００：１〜５００：１のエッチング速度選択比を有し得る。いくつかの実施形態では、凹部２０２は、メモリデバイスの後続の製造プロセスにおける整列を支援するための整列マークとして使用される。
【００５４】
絶縁材料４０２、４０４−１、４０４−２、４０６、および４０８は、従来の堆積技術を使用して堆積させることができる。例えば、絶縁材料４０２、４０４−１、４０４−２、４０６、および４０８は、ＣＶＤを使用して堆積させることができる。例示的なＣＶＤ技術としては、プラズマ励起ＣＶＤ（ＰＥＣＶＤ）、減圧ＣＶＤ（ＬＰＣＶＤ）、およびＡＬＤが挙げられる。絶縁材料４０２、４０４−１、４０４−２、４０６、および４０８はまた、ＨＤＰまたはスピンオン誘電体（ＳＯＤ）を使用して堆積させることもできる。一実施形態によれば、絶縁材料４０２、４０４−１、４０４−２、４０６、および４０８の堆積に続いて、基板２１０の上面を研磨して、基板２１０の上面全体に平坦な表面が形成される。研磨はまた、基板２１０の上面からライナー層３０２を除去し、その結果、研磨後、ライナー層３０２は、凹部２０２、２０４−１、２０４−２、２０６、および２０８の各々の側壁および底面に沿ってのみ存在する。研磨は、一例として、化学機械研磨（ＣＭＰ）を使用して実行することができる。
【００５５】
図５Ａおよび図５Ｂは、いくつかの実施形態による、三次元メモリデバイスを形成する構造５００を示す。図５Ａは、構造５００の上面図であり、図５Ｂは、５−５’方向に沿った構造５００の断面図である。一実施形態によれば、交互の犠牲／誘電体層の層スタック５０２が、基板２１０の上に形成される。層スタック５０２は、誘電体層５０６−１〜５０６−４と交互になっている犠牲層５０４−１〜５０４−４を有する基板２１０の領域Ｃの上の部分を含む。層スタック５０２の形成は、各々が同じ厚さを有するように、または異なる厚さを有するように犠牲層５０４−１〜５０４−４を堆積することを含んでもよい。犠牲層５０４−１〜５０４−４の例示的な厚さは、２０ｎｍ〜５００ｎｍの範囲であり得る。同様に、誘電体層５０６−１〜５０６−４は、各々が同じ厚さを有する、または異なる厚さを有することができる。誘電体層５０６−１〜５０６−４の例示的な厚さは、２０ｎｍ〜５００ｎｍの範囲であり得る。別の誘電体材料５０７は、層スタック５０２の上に堆積される。いくつかの実施形態によれば、誘電体材料５０７は、誘電体層５０６−１〜５０６−４と同じ材料組成を有する。
【００５６】
一実施形態によれば、犠牲層５０４−１〜５０４−４の誘電体材料は、誘電体層５０６−１〜５０６−４の誘電体材料とは異なる。例えば、犠牲層５０４−１〜５０４−４の各々は、窒化シリコンであってもよく、一方、誘電体層５０６−１〜５０６−４の各々は、二酸化シリコンであってもよい。犠牲層５０４−１〜５０４−４の各々のための他の例示的な材料としては、多結晶シリコン、多結晶ゲルマニウム、および多結晶ゲルマニウムシリコンが挙げられる。誘電体層５０６−１〜５０６−４または犠牲層５０４−１〜５０４−４のいずれかに使用される誘電体材料は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含むことができる。４つの交互の誘電体ペアのみが層スタック５０２に示されているが、これは例示の目的のみであり、任意の数の誘電体ペアが層スタック５０２に含まれ得ることを理解されたい。
【００５７】
層スタック５０２は、犠牲層５０４−１〜５０４−４および誘電体層５０６−１〜５０６−４の各々が、領域Ｂ内で水平「ｙ」方向に異なる長さで終端する階段構造を有する基板２１０の領域Ｂの上の部分を含む。この階段構造により、電気的に接触してメモリデバイスのワードラインの各々を接続することが可能になる。
【００５８】
図６Ａおよび図６Ｂは、いくつかの実施形態による、三次元メモリデバイスを形成する構造６００を示す。図６Ａは、構造６００の上面図であり、図６Ｂは、６−６’方向に沿った構造６００の断面図である。一実施形態によれば、第１の複数の穴６０２−１および６０２−２が、基板２１０の第１の領域（例えば、領域Ｂ）において、層スタック５０２を通してエッチングされ、凹部２０４−１および２０４−２の上にそれぞれ整列している。同様に、他の穴６０６および６０８が、基板２１０の第２の領域（例えば、領域Ｃ）内で、層スタック５０２を通してエッチングされ、凹部２０６および２０８の上にそれぞれ整列させることができる。
【００５９】
穴６０２−１、６０２−２、６０６、および６０８の各々は、ＲＩＥプロセスを使用して層スタック５０２を通してエッチングされてもよい。更に、エッチングは、凹部２０４−１、２０４−２、２０６、および２０８の各々に配置された絶縁材料の少なくとも一部を通るエッチングを含んでもよい。一実施形態によれば、穴６０２−１、６０２−２、６０６、および６０８をエッチングするプロセスは、ライナー層３０２の存在により、基板２１０の材料をエッチングしない。穴６０２−１、６０２−２、および６０６の直径は、約１００ｎｍ〜２００ｎｍの間であり得る。
【００６０】
穴６０４−１〜６０４−３はまた、基板２１０の第２の領域（例えば、領域Ｃ）内で、層スタック５０２を通してエッチングされてもよい。一実施形態によれば、穴６０４−１〜６０４−３が基板２１０の材料にエッチングされて、凹部６０５−１〜６０５−３がそれぞれ基板２１０内に形成される。いくつかの実施形態によれば、穴６０４−１〜６０４−３は、基板２１０のコアメモリ領域（例えば、領域Ｃ）内に形成されるメモリＮＡＮＤストリングのためのスペースを提供する。穴６０４−１〜６０４−３の直径は、例えば、約１００ｎｍ〜２００ｎｍの間であり得る。
【００６１】
構造６００の上面図から分かるように、基板２１０の領域ＢおよびＣの両方において、層スタック５０２を通して穴のアレイを形成することができる。上方から見ると、任意の数の穴が任意のパターンで層スタック５０２を貫通して形成され得ることを理解されたい。
【００６２】
図７Ａおよび図７Ｂは、いくつかの実施形態による、三次元メモリデバイスを形成する構造７００を示す。図７Ａは、構造７００の上面図であり、図７Ｂは、７−７’方向に沿った構造７００の断面図である。いくつかの実施形態による、エピタキシャル成長材料７０２は、穴６０４−１〜６０４−３の底部に各凹部６０５−１〜６０５−３内に形成される。エピタキシャル成長材料７０２は、基板２１０の半導体材料と通常一致する任意の半導体材料であってもよい。例えば、基板２１０がシリコンである場合、エピタキシャル成長材料７０２は、エピタキシャル成長シリコンであり得る。
【００６３】
いくつかの実施形態によれば、エピタキシャル成長材料７０２は、穴６０２−１、６０２−２、６０６、および６０８のいずれの内部にも形成されない。これは、事前エッチングされた凹部およびライナー層３０２の存在により、穴６０２−１、６０２−２、６０６、および６０８から基板２１０のいかなる部分も露出されなかったためである。露出した半導体基板がなければ、エピタキシャル成長材料の成長を開始するシード材料は存在しない。材料７０２の成長を、最終的にＮＡＮＤメモリストリングを含む穴のみに制限することにより、メモリデバイスを通る電流リークが減少し、セルの信頼性が向上する。
【００６４】
図８Ａおよび図８Ｂは、いくつかの実施形態による、三次元メモリデバイスを形成する構造８００を示す。図８Ａは、構造８００の上面図であり、図８Ｂは、８−８’方向に沿った構造８００の断面図である。いくつかの実施形態によれば、垂直構造８０２−１、８０２−２、８０６、および８０８は、それぞれ穴６０２−１、６０２−２、６０６、および６０８内に形成される。垂直構造８０２−１、８０２−２、および８０６は、メモリデバイスの任意の他の部分から電気的に絶縁されているダミー構造であり得る。例えば、垂直構造８０２−１、８０２−２、および８０６は、導体層８１４−１〜８１４−４によって表されるすべてのゲート電極から電気的に絶縁され得る。垂直構造８０８は、最低または最高の導体層８１４−１〜８１４−４と電気的に接触するＴＡＣであってもよい。更に、ＮＡＮＤストリング８０４−１〜８０４−３は、それぞれ、穴６０４−１〜６０４−３内のエピタキシャル成長材料７０２の上に形成される。ＮＡＮＤストリング８０４−１〜８０４−３およびワードライン（例えば、導体層８１４−１〜８１４−４）の各々は、三次元メモリデバイスのメモリセル、例えば、読み取り、プログラミング、および消去を形成することができる。
【００６５】
各ＮＡＮＤストリング８０４は、実質的にｚ軸に沿った柱の形状を有することができ、互いの周りに複数の層を含むことができる。例えば、各ＮＡＮＤストリング８０４は、半導体チャネル８１０および誘電体層８１２（「メモリフィルム」としても知られる）を含むことができる。いくつかの実施形態では、半導体チャネル８１０は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、誘電体層８１２は、トンネル層、記憶層（「電荷トラップ／記憶層」としても知られる）、およびブロッキング層を含む複合層である。いくつかの実施形態によれば、半導体チャネル８１０、トンネル層、記憶層、およびブロッキング層は、この順序で中心から柱の外面に向かう方向に沿って配置される。トンネル層は、酸化シリコン、窒化シリコン、またはそれらの任意の組み合わせを含むことができる。ブロッキング層は、酸化シリコン、窒化シリコン、高比誘電率（ｈｉｇｈ−ｋ）誘電体、またはそれらの任意の組み合わせを含むことができる。記憶層は、窒化シリコン、酸窒化シリコン、シリコン、またはそれらの任意の組み合わせを含むことができる。いくつかの実施形態では、誘電体層８１２は、酸化シリコン／窒化シリコン／酸化シリコン（ＯＮＯ）誘電体（例えば、酸化シリコンを含むトンネル層、窒化シリコンを含む記憶層、および酸化シリコンを含むブロッキング層）を含む。
【００６６】
一実施形態によれば、層スタック５０２の犠牲層５０４−１〜５０４−４が除去され、導体層８１４−１〜８１４−４と置き換えられて、交互の誘電体／導体スタック８１６が形成される。犠牲層５０４−１〜５０４−４は、例えば、等方性ドライエッチングまたはウェットエッチングなどの適切なエッチングプロセスによって除去することができる。エッチングプロセスは、構造８００の他の部分の材料よりも犠牲層５０４−１〜５０４−４の材料に十分に高いエッチング選択性を有することができ、それにより、エッチングプロセスは、構造８００の他の部分への影響を最小限にすることができる。いくつかの実施形態では、犠牲層５０４−１〜５０４−４は窒化シリコンを含み、等方性ドライエッチングのエッチング剤はＣＦ４、ＣＨＦ３、Ｃ４Ｆ８、Ｃ４Ｆ６、およびＣＨ２Ｆ２のうちの１つ以上を含む。等方性ドライエッチングの無線周波数（ＲＦ）電力は約１００Ｗ未満であり得、バイアスは約１０Ｖ未満であり得る。いくつかの実施形態では、犠牲層５０４−１〜５０４−４は窒化シリコンを含み、ウェットエッチングのエッチング剤はリン酸を含む。
【００６７】
導体層８１４−１〜８１４−４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープされたシリコン、シリサイド、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含むことができる。導体層８１４−１〜８１４−４の各々は、ＣＶＤ、スパッタリング、ＭＯＣＶＤ、および／またはＡＬＤなどの適切な堆積方法を使用して犠牲層５０４−１〜５０４−４を除去することにより、残された領域に堆積させることができる。
【００６８】
いくつかの実施形態によれば、垂直構造８０２−１、８０２−２、８０６、および８０８の各々は、ＮＡＮＤストリング８０４−１〜８０４−３と同じ層構造を含む。例えば、上述のように、垂直構造８０２−１、８０２−２、８０６、および８０８の各々は、半導体チャネル８１０および誘電体層８１２を含む。垂直構造８０２−１、８０２−２、および８０６は、導体層８１４−１〜８１４−４の製造を支援するためのダミー構造として提供されてもよい。ダミー構造は、ＲＩＥエッチングプロセス中の負荷効果を低減し、基板２１０全体にわたってエッチングされている様々な穴を通して、より高度に均一なエッチング速度を得るために提供されてもよい。
【００６９】
図９Ａおよび図９Ｂは、いくつかの実施形態による、別の三次元メモリデバイスを形成する構造９００を示す。図９Ａは、構造９００の上面図であり、図９Ｂは、９−９’方向に沿った構造９００の断面図である。例示の目的で、構造９００（例えば、またはベース基板２１０）は、２つの領域（すなわち、領域ＢおよびＣ）に分割される。これらの領域は、図２〜図８に示される三次元メモリデバイスを参照して説明される領域ＢおよびＣと同様であり得る。三次元メモリ構造の後続の製造において、ＴＡＣ構造は領域Ｂにおいて形成される。半導体チャネル（例えば、メモリストリングまたはＮＡＮＤストリングとしても知られる）は領域Ｃにおいて形成される。いくつかの実施形態では、ダミー構造などの他の垂直構造は、領域Ｂまたは領域Ｃのいずれかにおいて形成され得る。領域ＢおよびＣは、説明を容易にするためだけに提示されており、構造９００の物理的な分割または構造９００の寸法を示すことを意図していないことに留意されたい。
【００７０】
いくつかの実施形態によれば、凹部が基板２１０の領域Ｂ内に形成され、その後、絶縁材料９０２で充填される。いくつかの実施形態では、エッチングストップライナー層が最初に堆積され、続いて絶縁材料９０２が堆積される。エッチングストップライナー層３０２は、ＴｉＮ、ＴａＮ、Ａｌ２Ｏ３、ＨｆＯ２、またはＴａ２Ｏ５であってもよい。当業者には理解されるように、凹部は従来のリソグラフィ技術を使用して形成することができる。そのような従来の技術は、マスキング層を堆積することと、フォトレジストを使用してマスク層をパターン化することと、露出した基板をエッチングして凹部を形成することと、を含む。エッチングは、いくつかの例を挙げると、反応性イオンエッチング（ＲＩＥ）または水酸化カリウム（ＫＯＨ）によるエッチングなどの周知のウェットまたはドライ技術を使用して実行することができる。
【００７１】
絶縁材料は酸化シリコンまたは窒化シリコンであってもよい。絶縁材料９０２は、従来の堆積技術を使用して堆積させることができる。例えば、絶縁材料９０２は、ＣＶＤを使用して堆積させることができる。例示的なＣＶＤ技術としては、ＰＥＣＶＤ、ＬＰＣＶＤ、およびＡＬＤが挙げられる。絶縁材料９０２はまた、ＨＤＰを使用して堆積させることもできる。絶縁材料９０２は、約０．５μｍ〜約２μｍの厚さを有してもよい。
【００７２】
一実施形態によれば、絶縁材料９０２の堆積に続いて、基板２１０の上面全体を研磨して、基板２１０の上面全体に平坦な表面が形成される。研磨は、化学機械研磨（ＣＭＰ）を使用して実行することができ、基板２１０の半導体材料が領域Ｃにおいて上面に露出し、絶縁材料９０２が領域Ｂにおいて上面に露出する平坦な上面を形成する。
【００７３】
図１０Ａおよび図１０Ｂは、いくつかの実施形態による、別の三次元メモリデバイスを形成する構造１０００を示す。図１０Ａは、構造１０００の上面図であり、図１０Ｂは、１０−１０’方向に沿った構造１０００の断面図である。
【００７４】
一実施形態によれば、交互の犠牲／誘電体層の層スタック１００２が、基板２１０の上に形成される。層スタック１００２は、犠牲層１００６−１〜１００６−４と交互になる誘電体層１００４−１〜１００４−４を有する。誘電体層１００４−１〜１００４−４は、各々が同じ厚さを有する、または異なる厚さを有することができる。誘電体層１００４−１〜１００４−４の例示的な厚さは、２０ｎｍ〜５００ｎｍの範囲であり得る。同様に、犠牲層１００６−１〜１００６−４は、各々が同じ厚さを有する、または異なる厚さを有することができる。犠牲層１００６−１〜１００６−４の例示的な厚さは、２０ｎｍ〜５００ｎｍの範囲であり得る。誘電体層１００４−１〜１００４−４は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。別の誘電体材料１００５は、層スタック１００２の上に堆積される。いくつかの実施形態によれば、誘電体材料１００５は、誘電体層１００４−１〜１００４−４と同じ材料組成を有する。
【００７５】
一実施形態によれば、犠牲層１００６−１〜１００６−４の誘電体材料は、誘電体層１００４−１〜１００４−４の誘電体材料とは異なる。例えば、犠牲層１００６−１〜１００６−４の各々は、窒化シリコンであってもよく、一方、誘電体層１００４−１〜１００４−４の各々は、二酸化シリコンであってもよい。犠牲層１００６−１〜１００６−４の各々のための他の例示的な材料としては、多結晶シリコン、多結晶ゲルマニウム、および多結晶ゲルマニウムシリコンが挙げられる。誘電体層１００４−１〜１００４−４または犠牲層１００６−１〜１００６−４のいずれかに使用される誘電体材料は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含むことができる。４つの交互の誘電体ペアのみが層スタック１００２に示されているが、これは例示の目的のみであり、任意の数の誘電体ペアが層スタック１００２に含まれ得ることを理解されたい。
【００７６】
一実施形態では、構造１０００の領域Ｂの上の層スタック１００２は、層スタック５０２について上述された階段構造と同様の階段構造を含む。
【００７７】
図１１Ａおよび図１１Ｂは、いくつかの実施形態による、別の三次元メモリデバイスを形成する構造１１００を示す。図１１Ａは、構造１１００の上面図であり、図１１Ｂは、１１−１１’方向に沿った構造１１００の断面図である。
【００７８】
一実施形態によれば、第１の複数の穴１１０２−１〜１１０２−４が、基板２１０の第１の領域（例えば、領域Ａ）において、層スタック１００２を通してエッチングされ、絶縁材料９０２の上に整列している。同様に、第２の複数の穴は、基板２１０の第２の領域（例えば、領域Ｂ）内で、層スタック１００２を通してエッチングされてもよい。一実施形態によれば、穴１１０４−１〜１１０４−４が基板２１０の材料にエッチングされて、凹部１１０６−１〜１１０６−４がそれぞれ基板２１０内に形成される。いくつかの実施形態によれば、穴１１０４−１〜１１０４−４は、基板２１０のコアメモリ領域（例えば、領域Ｂ）内に形成されるメモリＮＡＮＤストリングのためのスペースを提供する。穴１１０４−１〜１１０４−４の直径は、約１００ｎｍ〜２００ｎｍの間であり得る。
【００７９】
穴１１０２−１〜１１０２−４および１１０４−１〜１１０４−４の各々は、ＲＩＥプロセスを使用して層スタック１００２を通してエッチングされてもよい。更に、穴１１０２−１〜１１０２−４のエッチングは、絶縁材料９０２の少なくとも一部を通るエッチングを含んでもよい。一実施形態によれば、穴１１０２−１〜１１０２−４をエッチングするプロセスは、絶縁材料９０２の存在により、基板２１０の材料をエッチングしない。
【００８０】
構造１１００の上面図から分かるように、基板２１０の領域ＡおよびＢの両方において、層スタック１００２を通して穴のアレイを形成することができる。上方から見ると、任意の数の穴が任意のパターンで層スタック１００２を貫通して形成され得ることを理解されたい。
【００８１】
図１２Ａおよび図１２Ｂは、いくつかの実施形態による、別の三次元メモリデバイスを形成する構造１２００を示す。図１２Ａは、構造１２００の上面図であり、図１２Ｂは、１２−１２’方向に沿った構造１２００の断面図である。
【００８２】
いくつかの実施形態による、エピタキシャル成長材料１２０２は、穴１１０４−１〜１１０４−４の底部に各凹部１１０６−１〜１１０６−４内に形成される。エピタキシャル成長材料１２０２は、基板２１０の半導体材料と通常一致する任意の半導体材料であってもよい。例えば、基板２１０がシリコンである場合、エピタキシャル成長材料１２０２は、エピタキシャル成長シリコンであり得る。
【００８３】
いくつかの実施形態によれば、エピタキシャル成長材料１２０２は、穴１１０２−１〜１１０２−４のいずれの内部にも形成されない。これは、絶縁材料９０２の存在により、穴１１０２−１〜１１０２−４から基板２１０のいかなる部分も露出されなかったためである。露出した半導体基板がなければ、エピタキシャル成長材料の成長を開始するシード材料は存在しない。材料１２０２の成長を、最終的にＮＡＮＤメモリストリングを含む穴のみに制限することにより、メモリデバイスを通る電流リークが減少し、セルの信頼性が向上する。
【００８４】
図１３Ａおよび図１３Ｂは、いくつかの実施形態による、別の三次元メモリデバイスを形成する構造１３００を示す。図１３Ａは、構造１３００の上面図であり、図１３Ｂは、１３−１３’方向に沿った構造１３００の断面図である。いくつかの実施形態によれば、垂直構造１３０２−１〜１３０２−４は、それぞれ穴１１０２−１〜１１０２−４内に形成される。垂直構造１３０２−１〜１３０２−４は、最低または最高の導体層１００４と電気的に接触するＴＡＣであってもよい。垂直構造１３０２−１〜１３０２−４の他の例には、電気的に絶縁されたダミー構造が含まれる。例えば、垂直構造１３０２−１〜１３０２−４は、導体層１３１０−１〜１３１０−４によって表されるすべてのゲート電極から電気的に絶縁され得る。更に、ＮＡＮＤストリング１３０４−１〜１３０４−４は、それぞれ、凹部１１０６−１〜１１０６−４内のエピタキシャル成長材料１２０２の上に形成される。ＮＡＮＤストリング１３０４−１〜１３０４−４およびワードライン（例えば、導体層１３１０−１〜１３１０−４）の各々は、例えば、データ記憶用の三次元メモリデバイスのメモリセルを形成することができる。
【００８５】
各ＮＡＮＤストリング１３０４は、実質的にｚ軸に沿った柱の形状を有することができ、互いの周りに複数の層を含むことができる。例えば、各ＮＡＮＤストリング１３０４は、半導体チャネル１３０６および誘電体層１３０８（「メモリフィルム」としても知られる）を含むことができる。いくつかの実施形態では、半導体チャネル１３０６は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、誘電体層１３０８は、トンネル層、記憶層（「電荷トラップ／記憶層」としても知られる）、およびブロッキング層を含む複合層である。いくつかの実施形態によれば、半導体チャネル１３０６、トンネル層、記憶層、およびブロッキング層は、この順序で中心から柱の外面に向かう方向に沿って配置される。トンネル層は、酸化シリコン、窒化シリコン、またはそれらの任意の組み合わせを含むことができる。ブロッキング層は、酸化シリコン、窒化シリコン、高比誘電率（ｈｉｇｈ−ｋ）誘電体、またはそれらの任意の組み合わせを含むことができる。記憶層は、窒化シリコン、酸窒化シリコン、シリコン、またはそれらの任意の組み合わせを含むことができる。いくつかの実施形態では、誘電体層１３０８は、ＯＮＯ誘電体（例えば、酸化シリコンを含むトンネル層、窒化シリコンを含む記憶層、および酸化シリコンを含むブロッキング層）を含む。
【００８６】
いくつかの実施形態によれば、垂直構造１３０２−１〜１３０２−４の各々は、ＮＡＮＤストリング１３０４−１〜１３０４−４と同じ層構造を含む。例えば、上述のように、垂直構造１３０２−１〜１３０２−４の各々は、半導体チャネル１３０６および誘電体層１３０８を含む。
【００８７】
一実施形態によれば、層スタック１００２の犠牲層１００６−１〜１００６−４が除去され、導体層１３１０−１〜１３１０−４と置き換えられて、交互の誘電体／導体スタック１３１２を形成する。犠牲層１００６−１〜１００６−４は、例えば、等方性ドライエッチングまたはウェットエッチングなどの適切なエッチングプロセスによって除去することができる。エッチングプロセスは、構造１３００の他の部分の材料よりも犠牲層１００６−１〜１００６−４の材料に十分に高いエッチング選択性を有することができ、それにより、エッチングプロセスは、構造１３００の他の部分への影響を最小限にすることができる。いくつかの実施形態では、犠牲層１００６−１〜１００６−４は窒化シリコンを含み、等方性ドライエッチングのエッチング剤はＣＦ４、ＣＨＦ３、Ｃ４Ｆ８、Ｃ４Ｆ６、およびＣＨ２Ｆ２のうちの１つ以上を含む。等方性ドライエッチングの無線周波数（ＲＦ）電力は約１００Ｗ未満であり得、バイアスは約１０Ｖ未満であり得る。いくつかの実施形態では、犠牲層１００６−１〜１００６−４は窒化シリコンを含み、ウェットエッチングのエッチング剤はリン酸を含む。
【００８８】
導体層１３１０−１〜１３１０−４としては、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープされたシリコン、シリサイド、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を挙げることができる。導体層１３１０−１〜１３１０−４の各々は、ＣＶＤ、スパッタリング、ＭＯＣＶＤ、および／またはＡＬＤなどの適切な堆積方法を使用して犠牲層１００６−１〜１００６−４を除去することにより、残された領域に堆積させることができる。
【００８９】
図１４は、いくつかの実施形態による、ＮＡＮＤメモリデバイスを形成する例示的な方法１４００のフロー図である。方法１４００の動作は、概して図２〜図８に示されている。方法１４００に示されている動作は網羅的ではなく、他の動作も、示された動作のいずれかの前、後、または間に実行できることを理解されたい。本開示の様々な実施形態では、方法１４００の動作は、異なる順序で実行することができ、および／または変化することができる。
【００９０】
動作１４０２で、複数の凹部が基板にエッチングされる。基板は、三次元メモリ構造を形成する任意の好適な材料を含んでもよい。例えば、基板は、シリコン、シリコンゲルマニウム、炭化シリコン、シリコン・オン・インシュレータ（ＳＯＩ）、ゲルマニウム・オン・インシュレータ（ＧＯＩ）、ガラス、窒化ガリウム、ヒ化ガリウム、および／または他の好適なＩＩＩ−Ｖ化合物を含んでもよい。
【００９１】
複数の凹部は、基板の第１の領域においてエッチングされてもよい。当業者には理解されるように、複数の凹部は従来のリソグラフィ技術を使用して形成することができる。そのような従来の技術は、マスキング層を堆積することと、フォトレジストを使用してマスキング層をパターン化することと、露出した基板をエッチングして各凹部を形成することと、を含む。エッチングは、いくつかの例を挙げると、反応性イオンエッチング（ＲＩＥ）または水酸化カリウム（ＫＯＨ）によるエッチングなどの周知のウェットまたはドライ技術を使用して実行することができる。
【００９２】
動作１４０４で、ライナー層が複数の凹部の表面の上に堆積される。ライナー層は、複数の凹部の側壁および底面を覆うことができる。ライナー層は、約２ｎｍ〜約２０ｎｍの厚さを有し得、ＴｉＮ、ＴａＮ、Ａｌ２Ｏ３、ＨｆＯ２、またはＴａ２Ｏ５などの誘電体材料を含んでもよい。
【００９３】
ライナー層は、従来の堆積技術を使用して堆積させることができる。例えば、ライナー層は、ＣＶＤを使用して堆積させることができる。例示的なＣＶＤ技術としては、ＰＥＣＶＤ、ＬＰＣＶＤ、およびＡＬＤが挙げられる。ライナー層はまた、ＨＤＰを使用して堆積させることもできる。
【００９４】
動作１４０６で、凹部は絶縁材料で充填される。絶縁材料は二酸化シリコンまたは窒化シリコンであってもよい。絶縁材料は、従来の堆積技術を使用して堆積させることができる。例えば、絶縁材料は、ＣＶＤを使用して堆積させることができる。例示的なＣＶＤ技術としては、ＰＥＣＶＤ、ＬＰＣＶＤ、およびＡＬＤが挙げられる。絶縁材料はまた、ＨＤＰを使用して堆積させることもできる。
【００９５】
一実施形態によれば、絶縁材料の堆積に続いて、基板の上面全体を研磨して、基板の上面全体に平坦な表面が形成される。研磨はまた、基板の上面からライナー層を除去し、その結果、研磨後、ライナー層は、凹部の各々の側壁および底面に沿ってのみ存在する。研磨は、化学機械研磨（ＣＭＰ）を使用して実行することができる。
【００９６】
動作１４０８で、交互の犠牲／誘電体スタックが基板の上に堆積される。交互の犠牲／誘電体スタックの層は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含むがこれらに限定されない材料を含むことができる。交互の犠牲／誘電体スタックの層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つ以上の薄膜堆積法によって堆積された誘電体材料を含むことができる。
【００９７】
動作１４１０で、複数の第１の穴が、交互の犠牲／誘電体スタックを通してエッチングされ、動作１４０２で形成された複数の凹部の上に整列している。複数の第１の穴の各々は、ＲＩＥプロセスを使用して、交互の誘電体スタックを通してエッチングされてもよい。更に、エッチングは、動作１４０６中に凹部に配置された絶縁材料の少なくとも一部を通るエッチングを含んでもよい。一実施形態によれば、複数の第１の穴をエッチングするプロセスは、動作１４０４中に堆積されたライナー層の存在により、基板の材料をエッチングしない。
【００９８】
動作１４１２で、複数の第２の穴が、交互の犠牲／誘電体スタックを通して、およびまた、基板材料の一部を通してエッチングされる。複数の第２の穴が基板の材料にエッチングされて、追加の凹部が基板内に形成される。いくつかの実施形態によれば、複数の第２の穴は、基板のコアメモリ領域内に形成されるメモリＮＡＮＤストリングのためのスペースを提供する。複数の第２の穴は、動作１４１０中にエッチングされた複数の第１の穴と比較して、基板の異なる領域にあり得る。
【００９９】
動作１４１４で、複数の第２の穴のエッチングにより基板に形成された追加の凹部内で、エピタキシャル材料が成長する。エピタキシャル成長材料は、基板の半導体材料と通常一致する任意の半導体材料であってもよい。例えば、基板がシリコンである場合、エピタキシャル成長材料は、エピタキシャル成長シリコンであり得る。
【０１００】
いくつかの実施形態によれば、エピタキシャル成長材料は、複数の第１の穴のいずれの内部にも形成されない。これは、操作１４０２からの事前エッチングされた凹部および動作１４０４中に堆積されたライナー層の存在により、複数の第１の穴から基板のいかなる部分も露出されないためである。露出した半導体基板がなければ、エピタキシャル成長材料の成長を開始するシード材料は存在しない。
【０１０１】
動作１４１６で、ＮＡＮＤストリングが複数の第２の穴内に形成され、垂直構造が複数の第１の穴内に形成される。垂直構造は、メモリデバイスの任意の他の部分から電気的に絶縁されているダミー構造であり得る。また、交互の犠牲／誘電体スタックの犠牲層が除去され、導体層と置き換えられて、動作１４１６の間または後に交互の導体／誘電体スタックを形成してもよい。ＮＡＮＤストリングおよびワードライン（例えば、交互の導体／誘電体スタックの導体層）の各々は、例えば、データ記憶用の三次元メモリデバイスのメモリセルを形成することができる。
【０１０２】
いくつかの実施形態では、ＮＡＮＤストリングおよび垂直構造を形成する製造プロセスは、交互の導体／誘電体スタックを通って垂直に延在する半導体チャネルを形成することと、半導体チャネルと交互の導体／誘電体スタックとの間に誘電体層を形成することと、を含む。誘電体層は、トンネル層、記憶層、およびブロッキング層を含むがこれらに限定されない複数の誘電体層の組み合わせなどの複合誘電体層であってもよい。トンネル層は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。記憶層は、メモリ動作のために電荷を蓄積するための材料を含むことができる。記憶層材料としては、窒化シリコン、酸窒化シリコン、酸化シリコンと窒化シリコンとの組み合わせ、またはそれらの任意の組み合わせが挙げられるが、これらに限定されない。ブロッキング層は、酸化シリコン、または酸化シリコン／窒化シリコン／酸化シリコン（ＯＮＯ）の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。ブロッキング層は、ｈｉｇｈ−ｋ誘電体層（例えば、酸化アルミニウム）を更に含むことができる。誘電体層は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどのプロセスによって形成することができる。
【０１０３】
図１５は、いくつかの実施形態による、別のＮＡＮＤメモリデバイスを形成する例示的な方法１５００のフロー図である。方法１５００の動作は、概して図９〜図１３に示されている。方法１５００に示されている動作は網羅的ではなく、他の動作も、示された動作のいずれかの前、後、または間に実行できることを理解されたい。本開示の様々な実施形態では、方法１５００の動作は、異なる順序で実行することができ、および／または変化することができる。
【０１０４】
動作１５０２で、凹部が基板の第１の領域において基板にエッチングされる。基板は、三次元メモリ構造を形成する任意の好適な材料を含んでもよい。例えば、基板は、シリコン、シリコンゲルマニウム、炭化シリコン、シリコン・オン・インシュレータ（ＳＯＩ）、ゲルマニウム・オン・インシュレータ（ＧＯＩ）、ガラス、窒化ガリウム、ヒ化ガリウム、および／または他の好適なＩＩＩ−Ｖ化合物を含んでもよい。
【０１０５】
当業者には理解されるように、凹部は従来のリソグラフィ技術を使用して形成することができる。そのような従来の技術は、マスキング層を堆積することと、フォトレジストを使用してマスキング層をパターン化することと、露出した基板をエッチングして凹部を形成することと、を含む。エッチングは、いくつかの例を挙げると、反応性イオンエッチング（ＲＩＥ）または水酸化カリウム（ＫＯＨ）によるエッチングなどの周知のウェットまたはドライ技術を使用して実行することができる。
【０１０６】
一実施形態では、凹部の形成後、絶縁性エッチングストップライナー層を凹部の側壁および底面の上に堆積させることができる。絶縁性エッチングストップライナー層は、ＴｉＮ、ＴａＮ、Ａｌ２Ｏ３、ＨｆＯ２、またはＴａ２Ｏ５であってもよい。ライナー層は、従来の堆積技術を使用して堆積させることができる。例えば、ライナー層は、ＣＶＤを使用して堆積させることができる。例示的なＣＶＤ技術としては、ＰＥＣＶＤ、ＬＰＣＶＤ、およびＡＬＤが挙げられる。ライナー層はまた、ＨＤＰを使用して堆積させることもできる。
【０１０７】
動作１５０４で、凹部は絶縁材料で充填される。絶縁材料は酸化シリコンまたは窒化シリコンであってもよい。絶縁材料は、従来の堆積技術を使用して堆積させることができる。例えば、絶縁材料は、ＣＶＤを使用して堆積させることができる。例示的なＣＶＤ技術としては、ＰＥＣＶＤ、ＬＰＣＶＤ、およびＡＬＤが挙げられる。絶縁材料はまた、ＨＤＰを使用して堆積させることもできる。
【０１０８】
一実施形態によれば、絶縁材料の堆積に続いて、基板の上面全体を研磨して、基板の上面全体に平坦な表面が形成される。研磨は、化学機械研磨（ＣＭＰ）を使用して実行することができる。最終的な絶縁材料は、約０．５μｍ〜約２μｍの間の凹部内の厚さを有してもよい。
【０１０９】
動作１５０６で、交互の犠牲／誘電体スタックが基板の上に堆積される。交互の犠牲／誘電体スタックの層は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含むがこれらに限定されない材料を含むことができる。交互の犠牲／誘電体スタックの層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、またはそれらの任意の組み合わせを含むがこれらに限定されない１つ以上の薄膜堆積法によって堆積された誘電体材料を含むことができる。
【０１１０】
動作１５０８で、複数の第１の穴が、交互の犠牲／誘電体スタックを通してエッチングされ、動作１５０２で形成された凹部の上に整列している。複数の第１の穴の各々は、ＲＩＥプロセスを使用して、交互の犠牲／誘電体スタックを通してエッチングされてもよい。更に、エッチングは、動作１５０４中に凹部に配置された絶縁材料の少なくとも一部を通るエッチングを含んでもよい。一実施形態によれば、複数の第１の穴をエッチングするプロセスは、絶縁材料の存在により、基板の材料をエッチングしない。
【０１１１】
動作１５１０で、複数の第２の穴が、交互の犠牲／誘電体スタックを通して、およびまた、基板材料の一部を通してエッチングされる。複数の第２の穴が基板の材料にエッチングされて、追加の凹部が基板内に形成される。いくつかの実施形態によれば、複数の第２の穴は、基板のコアメモリ領域内に形成されるメモリＮＡＮＤストリングのためのスペースを提供する。複数の第２の穴は、動作１５０８中にエッチングされた複数の第１の穴と比較して、基板の異なる領域にあり得る。
【０１１２】
動作１５１２で、複数の第２の穴のエッチングにより基板に形成された追加の凹部内で、エピタキシャル材料が成長する。エピタキシャル成長材料は、基板の半導体材料と通常一致する任意の半導体材料であってもよい。例えば、基板がシリコンである場合、エピタキシャル成長材料は、エピタキシャル成長シリコンであり得る。
【０１１３】
いくつかの実施形態によれば、エピタキシャル成長材料は、複数の第１の穴のいずれの内部にも形成されない。これは、絶縁材料の存在により、複数の第１の穴から基板のいかなる部分も露出されないためである。露出した半導体基板がなければ、エピタキシャル成長材料の成長を開始するシード材料は存在しない。
【０１１４】
動作１５１４で、ＮＡＮＤストリングが複数の第２の穴内に形成され、垂直構造が複数の第１の穴内に形成される。垂直構造は、交互の犠牲／誘電体スタックの上方および／または下方の構成要素と電気的に接触するＴＡＣであってもよい。また、交互の犠牲／誘電体スタックの犠牲層が除去され、導体層と置き換えられて、動作１５１４の間または後に交互の導体／誘電体スタックを形成してもよい。ＮＡＮＤストリングおよびワードライン（例えば、交互の導体／誘電体スタックの導体層）の各々は、例えば、データ記憶用の三次元メモリデバイスのメモリセルを形成することができる。
【０１１５】
いくつかの実施形態では、ＮＡＮＤストリングおよび垂直構造を形成する製造プロセスは、交互の導体／誘電体スタックを通って垂直に延在する半導体チャネルを形成することと、半導体チャネルと交互の導体／誘電体スタックとの間に誘電体層を形成することと、を含む。誘電体層は、トンネル層、記憶層、およびブロッキング層を含むがこれらに限定されない複数の誘電体層の組み合わせなどの複合誘電体層であってもよい。トンネル層は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。記憶層は、メモリ動作のために電荷を蓄積するための材料を含むことができる。記憶層材料としては、窒化シリコン、酸窒化シリコン、酸化シリコンと窒化シリコンとの組み合わせ、またはそれらの任意の組み合わせが挙げられるが、これらに限定されない。ブロッキング層は、酸化シリコン、または酸化シリコン／窒化シリコン／酸化シリコン（ＯＮＯ）の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。ブロッキング層は、ｈｉｇｈ−ｋ誘電体層（例えば、酸化アルミニウム）を更に含むことができる。誘電体層は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の適切なプロセス、またはそれらの任意の組み合わせなどのプロセスによって形成することができる。
【０１１６】
本開示は、三次元ＮＡＮＤメモリデバイスおよびそれを作製する方法の様々な実施形態を説明する。いくつかの実施形態では、第１の三次元メモリデバイスは、第１の領域において第１の複数の凹部と第２の領域において第２の複数の凹部とを有する基板を含む。ライナー層は、第１の領域において第１の複数の凹部の側壁および底部の上に配置され、エピタキシャル成長材料は、第２の領域において第２の複数の凹部に形成される。複数のＮＡＮＤストリングは、第２の複数の凹部に配置されたエピタキシャル成長材料の上に形成され、複数の垂直構造は、第１の領域において第１の複数の凹部の上に形成される。
【０１１７】
いくつかの実施形態では、第１の三次元メモリデバイスを形成する方法は、基板の第１の領域において第１の複数の凹部を形成することと、第１の複数の凹部の側壁および底部の上にライナー層を形成することと、を含む。本方法はまた、第１の複数の凹部を絶縁材料で充填することを含む。本方法は、基板上に交互の導体／誘電体スタックを形成することを含む。本方法は更に、交互の導体／誘電体スタックを通る第１の複数の穴を形成することと、交互の導体／誘電体スタックを通る、および基板の第２の領域において基板の一部を通る第２の複数の穴を形成することと、を含む。第１の複数の穴は、基板の第１の領域において第１の複数の凹部の上に整列している。第２の複数の穴を形成することにより、基板の第２の領域において第２の複数の凹部が形成される。本方法は更に、第２の複数の凹部に材料を形成することを含む。本方法はまた、第２の複数の穴に複数のＮＡＮＤストリングを形成することと、第１の複数の穴に複数の垂直構造を形成することと、を含む。
【０１１８】
いくつかの実施形態では、第２の三次元メモリデバイスは、第１の領域と第２の領域と有する基板であって、第１の領域は第１の凹部を含み、第２の領域は第２の凹部を含む、基板を含む。絶縁材料は、基板の第１の領域において第１の凹部を充填し、エピタキシャル成長材料は、第２の領域において複数の凹部に形成される。複数のＮＡＮＤストリングは、第２の複数の凹部に配置されたエピタキシャル成長材料の上に形成され、複数の垂直構造は、第１の領域において絶縁材料の上に形成される。
【０１１９】
いくつかの実施形態では、第２の三次元メモリデバイスを形成する方法は、基板の第１の領域において凹部を形成することと、凹部を絶縁材料で充填することと、を含む。本方法は、基板上に交互の導体／誘電体スタックを形成することを含む。本方法は更に、交互の導体／誘電体スタックを通る第１の複数の穴を形成することと、交互の導体／誘電体スタックを通る、および基板の第２の領域において基板の一部を通る第２の複数の穴を形成することと、を含む。第１の複数の穴は、絶縁材料の上に整列している。第２の複数の穴を形成することにより、基板の第２の領域において複数の凹部が形成される。本方法は更に、複数の凹部に材料を形成することを含む。本方法はまた、第２の複数の穴に複数のＮＡＮＤストリングを形成することと、第１の複数の穴に複数の垂直構造を形成することと、を含む。
【０１２０】
特定の実施形態の前述の説明は、本開示の一般的な性質を完全に明らかにするので、他の人は、当業者の知識内で知識を適用することにより、過度の実験なしに、本開示の一般的な概念から逸脱することなく、特定の実施形態のような様々な用途に容易に修正および／または適合することができる。したがって、そのような適合および変更は、本明細書に提示された教示およびガイダンスに基づいて、開示された実施形態の同等物の意味および範囲内であることが意図されている。本明細書の専門用語（ｐｈｒａｓｅｏｌｏｇｙ）または用語（ｔｅｒｍｉｎｏｌｏｇｙ）は、限定ではなく説明を目的とし、これにより、本明細書の用語または専門用語が教示およびガイダンスに照らして当業者によって解釈されることを理解されたい。
【０１２１】
本開示の実施形態は、指定された機能およびそれらの関係の実装を示す機能的ビルディングブロックを用いて上記で説明されてきた。これらの機能的ビルディングブロックの境界は、説明の便宜上、本明細書では任意に定義されている。指定された機能およびその関係が適切に実行される限り、代替境界を定義できる。
【０１２２】
概要および要約のセクションは、発明者によって企図される本開示の典型的な実施形態のすべてではなく、１つ以上を述べることがあり、したがって、本開示および添付の特許請求の範囲を決して限定することを意図しない。
【０１２３】
本開示の幅および範囲は、上記の典型的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびそれらの同等物に従ってのみ定義されるべきである。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
2021518057.tif 000006
【図３Ｂ】
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【図４Ａ】
2021518057.tif 000008
【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１４】
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【図１５】
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【国際調査報告】
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