(57)【要約】  ＡＰＢ（高性能周辺バス）バスベースのＩ２Ｃ（集積回路間）通信装置が提供される。装置は、ＡＰＢインターフェースモジュール（１）と、Ｉ２Ｃバスインターフェースモジュール（２）と、暗号化モジュール（３）と、復号化モジュール（４）と、制御モジュール（５）と、を含み、暗号化モジュール（３）は、ＡＰＢインターフェースモジュール（１）を介してマスターから平文データ及びキーを受信し、イネーブルにされた場合に、平文データ及びキーに従って暗号文データを生成し、且つＩ２Ｃバスインターフェースモジュール（２）を介してスレーブに暗号文データを送信する。復号化モジュール（４）は、Ｉ２Ｃバスインターフェースモジュール（２）を介してスレーブから暗号文データを受信し、ＡＰＢインターフェースモジュール（１）を介してマスターからキーを受信し、イネーブルにされた場合に、暗号文データ及びキーに従って、平文データを生成し、且つＡＰＢインターフェースモジュール（１）を介してマスターに平文データを送信する。装置は、データ伝送のセキュリティを改善することができる。
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【特許請求の範囲】
【請求項１】
マスターとスレーブとの間の集積回路通信用の装置であって、
前記マスターの高性能バスに通信可能に結合された第１のインターフェースモジュールと、
前記スレーブのバスに通信可能に結合された第２のインターフェースモジュールと、
前記第１のインターフェースモジュールを介して前記マスターから平文データ及びキーを受信するように、前記平文データ及び前記キーに従って暗号文データを生成するように、且つ前記第２のインターフェースモジュールを介して前記スレーブに前記暗号文データを送信するように構成された暗号化モジュールと、
前記第２のインターフェースモジュールを介して前記スレーブから前記暗号文データを受信するように、前記第１のインターフェースモジュールを介して前記マスターからキーを受信するように、前記暗号文データ及び前記キーに従って平文データを生成するように、且つ前記第１のインターフェースモジュールを介して前記マスターに前記平文データを送信するように構成された復号化モジュールと、
を含む装置。
【請求項２】
前記高性能バスが、高性能周辺バス（ＡＰＢ）である、請求項１に記載の装置。
【請求項３】
前記第１のインターフェースモジュールを介して前記マスターから制御命令を受信するように、前記暗号化モジュール、前記復号化モジュール、及び前記第２のインターフェースモジュールを制御するように、且つ前記第１のインターフェースモジュールを介して前記マスターに状態信号をフィードバックするように構成された制御モジュールを更に含む、請求項１又は２に記載の装置。
【請求項４】
前記第１のインターフェースモジュールから入力された前記平文データ、及び前記暗号化モジュールによって出力された前記暗号文データを受信するように、且つ前記制御モジュールによって制御されることで、前記平文データ又は前記暗号文データを出力することを選択するように構成された２対１マルチプレクサを更に含む、請求項３に記載の装置。
【請求項５】
前記第２のインターフェースモジュールから入力された前記暗号文データ、及び前記復号化モジュールによって出力された前記平文データを受信するように、且つ前記制御モジュールによって制御されることで、前記平文データ又は前記暗号文データを出力することを選択するように構成された２対１マルチプレクサを更に含む、請求項３又は４に記載の装置。
【請求項６】
前記暗号化モジュールが、加算器及びＳＲ（スクランブルレジスタ）レジスタを含む、請求項１〜５のいずれか一項に記載の装置。
【請求項７】
前記復号化モジュールが、加算器及びＤＳＲ（デスクランブルレジスタ）レジスタを含む、請求項１〜６のいずれか一項に記載の装置。
【請求項８】
前記平文データ及び前記暗号文データが、８ビット、１６ビット、３２ビット、又は６４ビットの幅を有する、請求項１〜７のいずれか一項に記載の装置。
【請求項９】
前記キーが、３２ビット、６４ビット、１２８ビット、又は２５６ビットの幅を有する、請求項１〜８のいずれか一項に記載の装置。
【請求項１０】
前記スレーブが、Ｉ２Ｃバスを有するメモリである、請求項１〜９のいずれか一項に記載の装置。
【請求項１１】
前記第１のインターフェースモジュールが、割り込み要求信号線と、ＡＭＢＡ（高性能マイクロコントローラバスアーキテクチャ）プロトコルによって定義されるＡＰＢと、を含む、請求項１〜１０のいずれか一項に記載の装置。
【請求項１２】
前記第２のインターフェースモジュールが、データ伝送信号線及びクロック信号線を含む、請求項１〜１１のいずれか一項に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
[1]  本開示は、２０１７年１２月１９日出願の中国出願第２０１７１１３７６９６５．０号の優先権の利益を主張し、その出願は、その全体において参照によって本明細書で援用される。
【背景技術】
【０００２】
背景
[2]  集積回路間（Ｉ２Ｃ）バスは、単純で双方向の２線式同期シリアルバスであり、且つ高速及び低速装置のバス調停及び同期を含む、マルチマスターシステムによって要求される機能を有する。その適用範囲は、コンピュータ周辺装置、産業用制御など、非常に広い。従来のＩ２Ｃ通信装置の限界の１つは、それが、平文データだけを送信できるということである。より安全なＩ２Ｃ通信装置を開発する必要がある。
【発明の概要】
【課題を解決するための手段】
【０００３】
開示の概要
[3]  本開示の実施形態は、ＡＰＢ（高性能周辺バス）バスベースのＩ２Ｃ通信用の装置を提供する。装置は、マスターのＡＰＢに接続されるように構成された高性能バスインターフェースモジュールと、スレーブのＩ２Ｃバスに接続されるように構成されたＩ２Ｃバスインターフェースモジュールと、マスターから平文データ及びキーを受信するように、且つ暗号文データを生成するように構成された暗号化モジュールと、スレーブから暗号文データを受信し、マスターからキーを受信するように、且つ平文データを生成するように構成された復号化モジュールと、暗号化モジュール、復号化モジュール、及びＩ２Ｃバスインターフェースモジュールを制御するように構成された制御モジュールと、を含むことができる。マスターが、スレーブにデータを書き込む場合に、伝送された平文データは、暗号化モジュールを通して暗号化され、マスターが、スレーブに格納された暗号化データを読み出す場合に、暗号化データは、復号化モジュールを通して復号化される。従来のシステムと比較して、本開示は、Ｉ２Ｃ通信におけるハードウェアを通して、伝送データに対して暗号化及び復号化を実行し、暗号文データを伝送し、且つデータ伝送のセキュリティを改善することができる。一方で、本開示によるハードウェア資源は、単純であり、実現が容易である。
【図面の簡単な説明】
【０００４】
図面の簡単な説明
【図１】[4]従来のＡＰＢバスベースのＩ２Ｃ通信装置の概略図である。
【図２】[5]本開示の幾つかの実施形態による、例示的なＡＰＢバスベースのＩ２Ｃ通信装置の概略図である。
【図３】[6]本開示の幾つかの実施形態による、例示的なＡＰＢバスベースのＩ２Ｃ通信装置の概略図である。
【図４】[7]本開示の幾つかの実施形態による、ＡＰＢによるデータ書き込みの例示的なタイミング図である。
【図５】[8]本開示の幾つかの実施形態による、ＡＰＢによるデータ読み出しの例示的なタイミング図である。
【図６】[9]本開示の幾つかの実施形態による、Ｉ２Ｃ伝送データフレームフォーマットの例示的な概略図である。
【図７】[10]本開示の幾つかの実施形態による、暗号化モジュール内の例示的な回路構成の概略図である。
【図８】[11]本開示の幾つかの実施形態による、復号化モジュール内の例示的な回路構成の概略図である。
【発明を実施するための形態】
【０００５】
詳細な説明
[12]  本開示の実施形態における目的、技術的解決法、及び利点をより明確に示すために、本開示の実施形態における技術的解決法は、本開示の実施形態において、添付の図面に関連して以下で説明される。説明される実施形態が、本開示の実施形態の全てではなく、単に幾つかであることが明らかである。本開示の実施形態に基づいて、創造的な努力なしに当業者によって取得可能な全ての他の実施形態は、本開示の保護範囲に属するべきである。
【０００６】
[13]  従来のＩ２Ｃ通信装置は、典型的には、マスター側バスインターフェース部、Ｉ２Ｃバスインターフェースモジュール、及び制御モジュールを含む。Ｉ２Ｃバスインターフェースモジュールは、Ｉ２Ｃ制御モジュール及び送信／受信モジュールを含み、送信／受信モジュールは、二重キャッシュ構造であってもよい。マスター側バスインターフェース部は、ＡＰＢ（高性能周辺バス）構造を用いてもよい。従来のＩ２Ｃ通信装置の例が、図１に示されている。
【０００７】
[14]  従来のＩ２Ｃ通信装置は、平文データを伝送できるだけであり、情報セキュリティカード、軍事分野など、高いセキュリティを要求する幾つかの通信分野における安全な通信用の要件を満たすことができない。従って、より安全なＩ２Ｃ通信装置を開発する必要が存在する。
【０００８】
[15]  従来の装置に関する問題を克服するために、開示される実施形態は、データの暗号化及び復号化を可能にし、それによって、より安全なＩ２Ｃ通信を提供する装置を説明する。
【０００９】
[16]  本開示の幾つかの実施形態は、マスターとスレーブとの間のＩ２Ｃ通信用の高性能バスベースのＩ２Ｃ通信装置を提供する。図２は、本開示の幾つかの実施形態による、ＡＰＢバスベースのＩ２Ｃ通信装置の概略図である。図２に示されているように、装置は、ＡＰＢインターフェースモジュール１、Ｉ２Ｃバスインターフェースモジュール２、暗号化モジュール３、復号化モジュール４、及び制御モジュール５を含む。
【００１０】
[17]  ＡＰＢインターフェースモジュール１は、割り込み要求信号線と、ＡＰＢによって定義される全ての信号線と、を含む。ＡＰＢインターフェースモジュール１は、マスター（図示せず）のＡＰＢに接続され、マスターとの通信の責任を負う。ＡＰＢは、ＡＭＢＡ（高性能マイクロコントローラバスアーキテクチャ）プロトコルによって定義される。
【００１１】
[18]  Ｉ２Ｃバスインターフェースモジュール２は、データ及びクロック信号ＳＣＬを受信及び送信するための双方向データ信号ＳＤＡ用の２つの信号線を含む。Ｉ２Ｃバスインターフェースモジュール２は、スレーブのＩ２Ｃバスに接続され、且つＩ２Ｃスレーブとの通信の責任を負う。
【００１２】
[19]  暗号化モジュール３は、ＡＰＢインターフェースモジュール１を介してマスターから平文データ及びキーを受信する。暗号化モジュール３は、制御モジュール５によるイネーブリング制御に従う。制御モジュール５によってイネーブルにされた場合に、暗号化モジュール３は、平文データ及びキーに従って暗号文データを生成し、且つＩ２Ｃバスインターフェースモジュール２を介してスレーブに暗号文データを送信する。
【００１３】
[20]  復号化モジュール４は、Ｉ２Ｃバスインターフェースモジュール２を介してスレーブから暗号文データを受信し、且つＡＰＢインターフェースモジュール１を介してマスターからキーを受信する。復号化モジュール４は、制御モジュール５によるイネーブリング制御に従う。制御モジュール５によってイネーブルにされた場合に、復号化モジュール４は、暗号文データ及びキーに従って平文データを生成し、且つＡＰＢインターフェースモジュール１を介してマスターに平文データを送信する。
【００１４】
[21]  制御モジュール５は、ＡＰＢインターフェースモジュール１を介してマスターから制御命令を受信する。制御命令に従って、制御モジュール５は、暗号化モジュール３、復号化モジュール４、及びＩ２Ｃバスインターフェースモジュール２を制御することができ、且つＡＰＢインターフェースモジュール１を介して、マスターに制御モジュール５の状態信号をフィードバックする。
【００１５】
[22]  幾つかの実施形態において、スレーブは、Ｉ２Ｃに関係するメモリチップＥＥＰＲＯＭなどのメモリとして機能する。マスターは、スレーブにデータを書き込むことができ、またマスターは、スレーブに格納されたデータを読み出すことができる。
【００１６】
[23]  本実施形態において提供されるＡＰＢバスベースのＩ２Ｃ通信装置を用い、マスターが、スレーブにデータを書き込む場合に、伝送される平文データは、暗号化モジュールを通して暗号化される。マスターが、スレーブに格納された暗号化データを読み出す場合に、暗号化データは、復号化モジュールを通して復号化される。従来システムと比較して、本開示の実施形態は、Ｉ２Ｃ通信におけるハードウェアを通し、伝送データに対して暗号化及び復号化を実行し、暗号文データを伝送し、且つデータ伝送のセキュリティを改善することができる。
【００１７】
[24]  図３は、本開示の幾つかの実施形態による、ＡＰＢバスベースのＩ２Ｃ通信装置の概略図である。図３に示されているように、ＡＰＢバスベースのＩ２Ｃ通信装置は、２つの２対１マルチプレクサ６及び７を含む。例えば、マルチプレクサは、８ビットとすることができる。マルチプレクサ６は、暗号化モジュール３と共に働き、マルチプレクサ７は、復号化モジュール４と共に働く。
【００１８】
[25]  マルチプレクサ６は、ＡＰＢインターフェースモジュール１からの平文データ、及び暗号化モジュール３によって出力された暗号文データを入力として受信し、且つ制御モジュール５によって制御されることで、平文データ又は暗号文データのいずれかを出力することを選択する。暗号化モジュール３がイネーブルにされた場合に、制御モジュール５は、Ｉ２Ｃバスインターフェースモジュール２に暗号文データを出力することを選択するように制御する。他方で、暗号化モジュール３がイネーブルにされない場合に、マスターからのキーは無効であり、制御モジュール５は、Ｉ２Ｃバスインターフェースモジュール２に平文データを出力することを選択するように制御する。
【００１９】
[26]  マルチプレクサ７は、Ｉ２Ｃインターフェースモジュール２からの暗号文データ、及び復号化モジュール４によって出力された平文データを入力として受信し、且つ制御モジュール５によって制御されることで、平文データ又は暗号文データのいずれかを出力することを選択する。復号化モジュール４がイネーブルにされた場合に、制御モジュール５は、復号化の後で、ＡＰＢインターフェースモジュール１に平文データを出力すること選択するように制御する。他方で、復号化モジュール４がイネーブルにされない場合に、マスターからのキーは無効であり、制御モジュール５は、受信された暗号文データをＡＰＢインターフェースモジュール１に出力することを選択するように制御する。
【００２０】
[27]  本開示の幾つかの実施形態において提供されるＡＰＢバスベースのＩ２Ｃ通信装置の作動原理は、以下で詳細に説明される。
【００２１】
[28]  ＡＰＢインターフェースモジュール１は、割り込み要求信号ｉ２ｃ＿ｉｎｔと、ＡＰＢによって定義される全ての信号線と、を含む。割り込み要求信号ｉ２ｃ＿ｉｎｔは、割り込み要求がない場合に低レベルに留まり、割り込み要求が発生した場合に、高く留まる。
【００２２】
[29]  アイドル状態において、セレクト信号（ＰＳＥＬ）及びイネーブル信号（ＰＥＮＡＢＬＥ）の両方は低く、データ（ＰＤＡＴＡ）及びアドレス（ＰＡＤＤＲ）は無効である。
【００２３】
[30]  １つのＡＰＢ書き込み操作が行われる場合に、タイミングシーケンスが、図４に示されている図に基づいて発生し得る。準備期間に、マスターは、データ（ＰＷＤＡＴＡ）及びアドレス（ＰＡＤＤＲ）を準備し、且つ同時にセレクト信号（ＰＳＥＬ）を高に設定する。イネーブリング期間に、イネーブル信号（ＰＥＮＡＢＬＥ）は高に設定される。これらの信号は、イネーブリング期間の終わりにおける立ち上がりエッジまで維持される。この立ち上がりエッジにおいて、データは、アドレスに従って、対応するレジスタに書き込まれる。
【００２４】
[31]  １つのＡＰＢ読み出し操作が行われる場合に、タイミングシーケンスが、図５に示されている図に基づいて発生し得る。準備期間に、マスターは、アドレス（ＰＡＤＤＲ）を準備し、且つ同時にセレクト信号（ＰＳＥＬ）を高に設定する。イネーブリング期間に、イネーブル信号（ＰＥＮＡＢＬＥ）は高に設定される。同時にＡＰＢインターフェースモジュールは、アドレスに従ってデータ（ＰＲＤＡＴＡ）を準備する。これらの信号は、イネーブリング期間の終わりにおける立ち上がりエッジまで維持され、この立ち上がりエッジにおいて、マスターは、データを読み出す。
【００２５】
[32]  Ｉ２Ｃバスインターフェースモジュール２は、プログラミングを通して構成され得る７ビットアドレス指定モード及び１０ビットアドレス指定モードをサポートする。更に、伝送速度もまた、プログラミングを通して構成することができる。例えば、伝送速度は、ＳＳ（標準速度）モード、ＦＳ（fast speed）（高速）モード、及びＨＳ（high speed）（高速）モードをサポートする。データの各フレームは、ＳＴＡＲＴ条件、７ビット又は１０ビットアドレスビット、ＡＣＫビット、データビット、及びＳＴＯＰ条件から構成される。図６は、Ｉ２Ｃ伝送データフレーム用の例示的で詳細なフォーマットを提供する。
【００２６】
[33]  データが送信されている場合に、Ｉ２Ｃ制御モジュールは、マスター装置としてＩ２Ｃ通信装置を構成する。パラレルデータは、送信キャッシュから読み出され、且つ送信／受信モジュールに書き込まれる。パラレル−シリアル変換は、送信／受信モジュールにおいて実行される。クロック信号は、ＳＣＬを介して送信される。スレーブ装置のアドレスデータが、ＳＤＡを介して連続して最初に送信され、次に、送信されるデータが、連続して送信される。
【００２７】
[34]  データが受信されている場合に、Ｉ２Ｃ通信装置は、マスター装置として構成される。送信／受信モジュールは、ＳＣＬを介してクロック信号を送信する。データを読み出すスレーブ装置のアドレスは、ＳＤＡを介して連続して送信され、次に読み出し要求が送信される。データは、スレーブ装置がアドレス及び読み出し要求を照合した後で、ＳＤＡを介して送信され、Ｉ２Ｃ装置における送信／受信モジュールは、受信データを受信キャッシュに格納する。
【００２８】
[35]  暗号化モジュール３及び復号化モジュール４の例が、以下で提供される。当該例は、ハードウェアビットストリーム暗号化方法を用いるが、その方法は、モジュールの実現可能性を示すだけであり、特定の実装形態は、この方法に制限されない。
【００２９】
[36]  当該例における暗号化モジュール３は、平文データ及びキーに従って暗号文データを生成する。平文データ及び暗号文データは、同じ幅を有し、幅は、８ビット、１６ビット、３２ビット、又は６４ビットとすることができ、キーは、３２ビット、６４ビット、１２８ビット、又は２５６ビットの幅を有する。当該例における平文データ及び暗号文データは、８ビットである。
【００３０】
[37]  図７は、本開示の幾つかの実施形態による、暗号化モジュール内の或る例示的な回路構成の概略図である。例えば、図７に示されている回路構成の８つのグループは、暗号化モジュール３を共同で形成し、且つ１つのクロック周期内で８ビットデータの１回の暗号化を完了する。
【００３１】
[38]  例において、キーが、３２ビットを有する場合に、ｎ＝４である。かかる例において、図７に示されている回路構成は、４つのＳＲレジスタ及び２つの加算器を含むことになろう。４つのＳＲレジスタの初期値は、キーの４ビットである（平文データの第１のビットは、キーのビット１〜４に対応し、平文データの第２のビットは、キーのビット５〜８に対応し、以下同様に対応し、平文データの第８のビットは、キーのビット２９〜３２に対応する）。
【００３２】
[39]  キーが、６４ビットを有する場合に、ｎ＝８であり、図７に示されている回路構成は、８つのＳＲレジスタ及び２つの加算器を含むことになろう。８つのＳＲレジスタの初期値は、キーの８ビットである（平文データの第１のビットは、キーのビット１〜８に対応し、平文データの第２のビットは、キーのビット９〜１６に対応するなどである）。
【００３３】
[40]  キーが、１２８ビットを有する場合に、ｎ＝１６であり、図７に示されている回路構成は、１６のＳＲレジスタ及び２つの加算器を含むことになろう。１６のＳＲレジスタの初期値は、キーの１６ビットである（平文データの第１のビットは、キーのビット１〜１６に対応し、平文データの第２のビットは、キーのビット１７〜３２に対応するなどである）。
【００３４】
[41]  キーが、２５６ビットを有する場合に、ｎ＝３２であり、図７に示されている回路構成は、３２のＳＲレジスタ及び２つの加算器を含むことになろう。３２のＳＲレジスタの初期値は、キーの３２ビットである（平文データの第１のビットは、キーのビット１〜３２に対応し、平文データの第２のビットは、キーのビット３３〜６４に対応するなどである）。
【００３５】
[42]  平文データの１ビットが暗号化される場合に、暗号文Ｙ＝Ｘ＋ＳＲ０が、出力され、ＳＲｎ−１に書き戻される。ＳＲｎ−２＝ＳＲｎ−１＋Ｙであり、他のＳＲ０〜ＳＲｎ−３は、全てＳＲ（ｉ−１）＝ＳＲ（ｉ）であり、ｉは、１〜ｎ−２である。
【００３６】
[43]  当該例における復号化モジュール４は、暗号文データ及びキーに従って平文データを生成する。平文データ及び暗号文データは、同じ幅を有し、幅は、８ビット、１６ビット、３２ビット、又は６４ビットとすることができ、キーは、３２ビット、６４ビット、１２８ビット、又は２５６ビットの幅を有する。当該例における平文データ及び暗号文データは、８ビットである。
【００３７】
[44]  図８は、本開示の幾つかの実施形態による、復号化モジュール内の或る例示的な回路構成の概略図である。図８に示されている回路構成は、復号化モジュール４を共同で形成し、且つ１つのクロック周期内に８ビットデータの１回の復号化を完了する。
【００３８】
[45]  例において、キーが３２ビットを有する場合に、ｎ＝４である。かかる例において、図８に示されている回路構成は、４つのＤＳＲレジスタ及び２つの加算器を含む。４つのＤＳＲレジスタの初期値は、キーの４ビットである（暗号文データの第１のビットは、キーのビット１〜４に対応し、暗号文データの第２のビットは、キーのビット５〜８に対応し、以下同様に対応し、暗号文データの第８のビットは、キーのビット２９〜３２に対応する）。
【００３９】
[46]  キーが６４ビットを有する場合に、ｎ＝８であり、図８に示されている回路構成は、８つのＤＳＲレジスタ及び２つの加算器を含むことになろう。８つのＤＳＲレジスタの初期値は、８ビットのキーである（暗号文データの第１のビットは、キーのビット１〜８に対応し、暗号文データの第２のビットは、キーのビット９〜１６に対応するなどである）。
【００４０】
[47]  キーが１２８ビットを有する場合に、ｎ＝１６であり、図８に示されている回路構成は、１６のＤＳＲレジスタ及び２つの加算器を含むことになろう。１６のＤＳＲレジスタの初期値は、キーの１６ビットである（暗号文データの第１のビットは、キーのビット１〜１６に対応し、暗号文データの第２のビットは、キーのビット１７〜３２に対応するなどである）。
【００４１】
[48]  キーが２５６ビットを有する場合に、ｎ＝３２であり、図８に示されている回路構成は、３２のＤＳＲレジスタ及び２つの加算器を含むことになろう。３２のＤＳＲレジスタの初期値は、キーの３２ビットである（暗号文データの第１のビットは、キーのビット１〜３２に対応し、暗号文データの第２のビットは、キーのビット３３〜６４に対応するなどである）。
【００４２】
[49]  暗号文データの１ビットが復号化される場合に、平文Ｙ＝Ｘ＋ＤＳＲ０が、出力され、同時にＸは、ＤＳＲｎ−１に書き込まれる。ＤＳＲｎ−２＝ＤＳＲｎ−１＋Ｘであり、他のＤＳＲ０〜ＤＳＲｎ−３は、全てＤＳＲ（ｉ−１）＝ＤＳＲ（ｉ）であり、ｉは、１〜ｎ−２である。
【００４３】
[50]  上記の暗号化モジュール及び復号化モジュールを用い、暗号文データは、マスターとスレーブとの間のＩ２Ｃ通信において伝送することができ、それは、データ伝送のセキュリティを改善する。
【００４４】
[51]  上記の実施形態による方法における全て又は幾つかのプロセスが、関係するハードウェアに命令するコンピュータプログラムを通して実施され得ることが認識される。プログラムは、コンピュータ可読記憶媒体に格納することができる。実行中に、プログラムは、上記の方法における実施形態のプロセスを含むことができ、記憶媒体は、磁気ディスク、光ディスク、読み出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）などとすることができる。
【００４５】
[52]  本開示の幾つかの特定の実施形態が、上記で説明されているが、本開示の保護範囲は、これらの実施形態に限定されない。本開示の技術的範囲内で当業者によって容易に考え出され得るいかなる変形又は代用も、本開示の保護範囲内に入るものとする。従って、本開示の保護範囲は、特許請求の範囲の保護範囲に従うものとする。
【図１】
2021507569.tif 000003
【図２】
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【図３】
2021507569.tif 000005
【図４】
2021507569.tif 000006
【図５】
2021507569.tif 000007
【図６】
2021507569.tif 000008
【図７】
2021507569.tif 000009
【図８】
2021507569.tif 000010
【国際調査報告】
2021507569.tif 000011
2021507569.tif 000012