(57)【要約】  トレンチコンデンサ（１５０）が、半導体基板（１０２）のドーピングレベルより小さいドーピングレベルを有する少なくとも１つのエピタキシャル半導体表面層（１０４ａ、１０４ｂ）を半導体基板（１０２）上に含む。エピタキシャル半導体表面層（１０４ａ、１０４ｂ）の厚みの少なくとも２分の１を介してトレンチが形成される。エピタキシャル半導体表面層（１０４ａ、１０４ｂ）は、トレンチの深さよりも厚い。少なくとも１つのコンデンサ誘電体層（１１０）が、トレンチの表面をライニングする。誘電体層（１１０）上の少なくとも１つのトレンチ充填層（１１２）が、トレンチを充填する。
2021518052.tif 000002
【特許請求の範囲】
【請求項１】
トレンチコンデンサを形成する方法であって、
半導体基板のドーピングレベルより小さいドーピングレベルを有する少なくとも１つのエピタキシャル半導体表面層を前記半導体基板上に提供すること、
前記エピタキシャル半導体表面層の厚みの少なくとも２分の１を介して複数のトレンチを形成することであって、前記エピタキシャル半導体表面層が前記複数のトレンチの深さよりも厚い、前記複数のトレンチを形成すること、
前記複数のトレンチの表面をライニングする少なくとも１つのコンデンサ誘電体層を形成すること、
複数のディープトレンチを充填するため、前記誘電体層上に少なくとも一つのトレンチ充填層を堆積させること、及び
前記トレンチ充填層を前記複数のトレンチの横方向に領域にエッチバックするように、前記トレンチ充填層をエッチングこと、
を含む、方法。
【請求項２】
請求項１に記載の方法であって、エピタキシャル成長又は原子層堆積（ＡＬＤ）を含む前記エピタキシャル半導体表面層を形成することをさらに含む、方法。
【請求項３】
請求項１に記載の方法であって、前記トレンチ充填層がポリシリコンを含む、方法。
【請求項４】
請求項３に記載の方法であって、前記ポリシリコン層を堆積することと前記ポリシリコン層のドーピングとの両方が、その場でドープされた堆積プロセスで提供される、方法。
【請求項５】
請求項１に記載の方法であって、前記コンデンサ誘電体層を形成することが、熱酸化物層を形成するために前記エピタキシャル半導体表面層を熱酸化することを含む、方法。
【請求項６】
請求項１に記載の方法であって、前記複数のトレンチの深さが１０〜５０μｍである、方法。
【請求項７】
請求項１に記載の方法であって、前記エピタキシャル半導体表面層が、少なくとも１つの回路機能を概して実現するために、前記トレンチコンデンサとともに構成される機能的回路要素をさらに含む、方法。
【請求項８】
請求項１に記載の方法であって、前記半導体基板の底部側に少なくとも１つの裏側金属層を形成することをさらに含む、方法。
【請求項９】
請求項１に記載の方法であって、前記少なくとも１つのエピタキシャル半導体表面層が、第１のエピタキシャル半導体表面層上に第２のエピタキシャル半導体表面層をさらに含む、方法。
【請求項１０】
トレンチコンデンサであって、
半導体基板のドーピングレベルより小さいドーピングレベルを有する、前記半導体基板上の少なくとも１つのエピタキシャル半導体表面層、
前記エピタキシャル半導体表面層の厚みの少なくとも２分の１を介する複数のトレンチであって、前記エピタキシャル半導体表面層が前記複数のトレンチの深さよりも厚い、前記複数のトレンチ、
前記複数のトレンチの表面をライニングする少なくとも１つのコンデンサ誘電体層、
前記複数のトレンチを充填する、前記誘電体層上の少なくとも１つのトレンチ充填層、
を含む、トレンチコンデンサ。
【請求項１１】
請求項１０に記載のトレンチコンデンサであって、前記トレンチ充填層が、ドープされたポリシリコンを含む、トレンチコンデンサ。
【請求項１２】
請求項１０に記載のトレンチコンデンサであって、前記半導体基板の底部側に裏側金属層をさらに含む、トレンチコンデンサ。
【請求項１３】
請求項１０に記載のトレンチコンデンサであって、前記少なくとも１つのエピタキシャル半導体表面層が、第１のエピタキシャル半導体表面層上に第２のエピタキシャル半導体表面層を含む、トレンチコンデンサ。
【請求項１４】
請求項１０に記載のトレンチコンデンサであって、前記コンデンサ誘電体層が熱酸化物層を含む、トレンチコンデンサ。
【請求項１５】
請求項１０に記載のトレンチコンデンサであって、前記複数のトレンチの深さが１０〜５０μｍである、トレンチコンデンサ。
【請求項１６】
パッケージされた半導体デバイスであって、
少なくとも１つのダイパッドを含むリードフレーム、
前記ダイパッド上の少なくとも第１のパワートランジスタダイ、及び
前記ダイパッド上にトレンチコンデンサを含む第２のダイ、
を含み、
前記トレンチコンデンサが、
半導体基板のドーピングレベルより小さいドーピングレベルを有する、前記半導体基板上の少なくとも１つのエピタキシャル半導体表面層と、
前記エピタキシャル半導体表面層の厚みの少なくとも２分の１を介する複数のトレンチであって、前記エピタキシャル半導体表面層が前記複数のトレンチの深さよりも厚い、前記複数のトレンチと、
前記複数のトレンチの表面をライニングする少なくとも１つのコンデンサ誘電体層と、
前記複数のトレンチを充填する、前記誘電体層上の少なくとも１つのトレンチ充填層と、
を含む、
パッケージされた半導体デバイス。
【請求項１７】
請求項１６に記載のパッケージされた半導体デバイスであって、前記トレンチ充填層が、ドープされたポリシリコンを含む、パッケージされた半導体デバイス。
【請求項１８】
請求項１６に記載のパッケージされた半導体デバイスであって、前記第１のパワートランジスタダイが、スタックされた金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスを含み、前記パッケージされた半導体デバイスがＱＦＮ（quad flat no-lead）パッケージを含む、パッケージ半導体デバイス。
【請求項１９】
請求項１６に記載のパッケージされた半導体デバイスであって、前記少なくとも１つのエピタキシャル半導体表面層が、第１のエピタキシャル半導体表面層上の第２のエピタキシャル半導体表面層を含む、パッケージされた半導体デバイス。
【請求項２０】
請求項１６に記載のパッケージされた半導体デバイスであって、前記複数のトレンチの深さが１０〜５０μｍである、パッケージされた半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、集積トレンチコンデンサ、及び、集積トレンチコンデンサを含むパッケージされたデバイスを含む半導体デバイスに関する。
【背景技術】
【０００２】
集積トレンチコンデンサは高密度コンデンサ設計で知られている。集積トレンチコンデンサの形成は一般に、高度にドープされたシリコン基板にディープトレンチタイプ構造を形成し、トレンチの側壁及び底部を、通常シリコン酸化物である少なくとも１つの誘電体層でライニングし、続いて、その場で（ｉｎ−ｓｉｔｕ）ドープされるか又は堆積後にドープされるトレンチをポリシリコンで充填し、次いで、ポリシリコン層をパターニングすることを含む。
【０００３】
ＩＣを含む電気回路上に形成されるコンデンサやインダクタは、静電容量のみ又はインダクタンスのみを持つわけではないため、理想的な構成要素ではない。しかしながら、それらは、等価直列抵抗（ＥＳＲ）であると定義される抵抗と直列である、理想的なコンデンサであるか、又は理想的なインダクタであるかのように、良好な近似度まで取り扱うことができる。
【発明の概要】
【０００４】
記載される態様は、他の回路要素を備える集積回路（ＩＣ）上にあり得る、又はスタンドアロン（ディスクリート）トレンチコンデンサであってもよい、集積トレンチコンデンサを含み、これには、半導体基板のドーピングレベルより小さいドーピングレベルを有する、半導体基板上の少なくとも１つのエピタキシャル半導体表面（ＥＳＳ）層が含まれる。トレンチは、ＥＳＳ層の厚みの少なくとも２分の１を介して形成される。ＥＳＳは、トレンチの深さよりも厚い。少なくとも１つのコンデンサ誘電体層がトレンチの表面をライニングする。ドープされたポリシリコンなどの、少なくとも１つのトレンチ充填層が、トレンチを充填するコンデンサ誘電体層上にある。
【図面の簡単な説明】
【０００５】
【図１】例示の態様に従った、記載される集積トレンチコンデンサを含む例示のＩＣの断面図である。
【０００６】
【図２Ａ】例示の態様に従った、集積トレンチコンデンサを形成する例示の方法についての処理進行を示す断面図である。
【図２Ｂ】例示の態様に従った、集積トレンチコンデンサを形成する例示の方法についての処理進行を示す断面図である。
【図２Ｃ】例示の態様に従った、集積トレンチコンデンサを形成する例示の方法についての処理進行を示す断面図である。
【図２Ｄ】例示の態様に従った、集積トレンチコンデンサを形成する例示の方法についての処理進行を示す断面図である。
【図２Ｅ】例示の態様に従った、集積トレンチコンデンサを形成する例示の方法についての処理進行を示す断面図である。
【図２Ｆ】例示の態様に従った、集積トレンチコンデンサを形成する例示の方法についての処理進行を示す断面図である。
【図２Ｇ】例示の態様に従った、集積トレンチコンデンサを形成する例示の方法についての処理進行を示す断面図である。
【図２Ｈ】例示の態様に従った、集積トレンチコンデンサを形成する例示の方法についての処理進行を示す断面図である。
【図２Ｉ】例示の態様に従った、集積トレンチコンデンサを形成する例示の方法についての処理進行を示す断面図である。
【０００７】
【図３Ａ】コントローラＩＣ及びスタックされた垂直電界効果トランジスタ（ＦＥＴ）とともにパッケージ内に記載されるトレンチコンデンサを含む同期バックコンバータを含み、全てが共通ダイパッド上に示された例示のパッケージされたデバイスを示す。
【０００８】
【図３Ｂ】記載されるパッケージされたデバイスにおける垂直ＦＥＴに用いられ得る断面図として示された、単純化された例示の垂直金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）を示す。
【発明を実施するための形態】
【０００９】
図面は必ずしも一定の縮尺で描いてはいない。図面において、同様の参照数字は同様の又は等価の要素を示す。幾つかの行為又は事象が、異なる順で及び／又は他の行為又は事象と同時に起こり得るので、行為又は事象の例示される順は限定的ではない。また、幾つかの例示された行為又は事象が、本記載に従った手法を実装するために任意選択であり得る。
【００１０】
「に結合される」又は「と結合する」という用語（又は同様のもの）は、本明細書でさらに規定することなく用いられる場合、間接的又は直接的な電気的接続のいずれかを記述する。そのため、第１のデバイスが第２のデバイスに「結合する」場合、その接続は、寄生のみが経路内にある直接的な電気的接続を介するもの、又は、他のデバイス及び接続を含む介在する要素を介する間接的な電気的接続を介するものであり得る。間接的結合の場合、介在要素は、概して、信号の情報を改変しないが、その電流レベル、電圧レベル、及び／又は電力レベルを調節し得る。
【００１１】
集積トレンチコンデンサの設計において、通常は熱成長シリコン酸化物である、高品質コンデンサ誘電体層と、所望の低ＥＳＲとを有することの間にトレードオフが存在する。低ＥＳＲは概して、ｎドープ基板に対して、少なくとも約８×ｌ０１９／ｃｍ３（抵抗率〜１ｍｏｈｍ・ｃｍ）のリン又は砒素のドーピング濃度の、高基板ドーピングレベルを必要とする。しかしながら、本明細書では、高度にドープされた基板が、半導体結晶に格子歪みを生じさせ得る高ドーピングレベルに起因して、コンデンサ誘電体層の質を低下させ得ることが認識されている。高度にドープされた基板を用いる別の関連するリスクは、トレンチコンデンサのためのコンデンサ誘電体層を形成するために一般的に用いられるゲート酸化物成長工程のために、基板の頂部側からゲート酸化物炉内に生ずる相互汚染であり、これは、ＭＯＳデバイスのためのゲート誘電体を形成するためにも用いられ得る。
【００１２】
図１は、例示の態様に従った、説明されたトレンチコンデンサ１５０を含む例示のＩＣ１００の断面図である。ＩＣ１００上に示されているが、記載される集積トレンチコンデンサは、静電容量密度の必要性に応じて概して深さ１０から５０μｍであるが、１０〜５０ｎＦなどのｎＦ範囲静電容量を提供するために、常に総ＥＳＳ層厚みよりも小さい、数万又は数十万トレンチを含むスタンドアロン（ディスクリート）コンデンサであってもよい。ＩＣ１００は、ノードコンタクトのためのプレメタル誘電体（ＰＭＤ）層１２１を介して形成された充填ビアｌ２２ｃ上に金属１２３ｃを含む、単にブロックとして示された機能的回路要素１８０を含んで示されている。
【００１３】
機能的回路要素１８０は、バルク基板１０２上のＥＳＳ層ｌ０４ｂ上のＥＳＳメモリｌ０４ａとして示される少なくとも１つのＥＳＳデジタルにおいて形成され、アナログ（例えば、増幅器、電力コンバータ又は電力ＦＥＴ）、ＲＦ、デジタル、又はメモリ機能などの少なくとも１つの回路要素機能を概して実現するためのトレンチコンデンサと共に構成される、回路要素（トランジスタ、及び概して、抵抗器、コンデンサなどを含む）を含み得る。機能的回路要素１８０によって提供される回路機能は、トレンチコンデンサ１５０のための頂部側接地を提供するためのものであってもよく、そのため、図１に示される金属ｌ２３ｂ及び充填ビアｌ２２ｂは任意選択であり得る。
【００１４】
総ＥＳＳ層厚みは２０〜６０ミクロンであり、通常のドーピングレベルは、２×１０１６〜５×１０１７ｃｍ３であるが、高Ｑトレンチコンデンサのためにはいくぶん高くドープされ（例えば、１〜５×１０１８ｃｍ３）得る。基板１０２及び／又はＥＳＳ層は、シリコン、シリコンゲルマニウム、又は別の半導体材料を含み得る。基板１０２は、概して、ＥＳＲを制限するために、約６×ｌ０１９〜５×１０２０／ｃｍ３のドープ範囲で、高度にドープされ（ｎ＋又はｐ＋）、ＥＳＳ層は、基板１０２に対して一層低い、概して、少なくとも１００分の１、通常は少なくとも１，０００分の１に低減された、ドーピングレベルを有する。
【００１５】
例えば、ＥＳＳ層ｌ０４ａ及びｌ０４ｂは、ｐ型ＥＳＳ層の場合にｐ＋基板、又は、ｎ型ＥＳＳ層の場合にｎ＋基板を含む、基板１０２上で成長される軽度にｐ型又はｎ型のエピタキシャル層を含み得る。複数のエピタキシャル層が、同じ又は異なったドーピングレベルに存在し得、それらはすべて、基板のドーピングレベルよりも少なくドープされる。図１には示されていないが、当技術分野で知られているように、ＩＣ１００は概して、近接するデバイスを絶縁するための、エピタキシャル層１０４内のシャロートレンチ絶縁（ＳＴＩ）又はシリコンの局所酸化（ＬＯＣＯＳ）などのフィールド酸化物を含む。基板１０２の底部側では、層は、それぞれ、裏側ポリシリコン層及びシリコン酸化物層を含み得るｌ０３ａ及びｌ０３ｂとして示されている。これらの層は、処理機器において相互汚染問題を引き起こす可能性があるドーパントが基板１０２の底部面から出るのを防止するための封止として機能する。
【００１６】
コンデンサ誘電体層１１０が、トレンチの表面をライニングするＩＣ上のＭＯＳトランジスタのためのゲート酸化物層を成長させるために、同じ熱成長ゲート酸化物炉を用いることができる。コンデンサ誘電体層１１０の厚み範囲は概して、１００〜５００Åであり、これは、概して、静電容量密度の必要性及び電力要件に依存し得る。シリコン酸化物と比較して異なる（概して高い）誘電率を有するコンデンサ誘電体層１１０も堆積され得る。
【００１７】
トレンチは、トレンチを充填するコンデンサ誘電体層１１０上のドープされたポリシリコンなどのトレンチ充填層１１２を含む。ポリシリコンの場合、ＥＳＳ層ｌ０４ａ、ｌ０４ｂ、及び基板１０２のドーピングタイプに合致するようにポリシリコンがドーピングされるのが一般的である。トレンチコンデンサ１５０は、頂部プレート（トレンチ充填層１１２）に接するものとトレンチコンデンサ１５０の底部プレートに接するためのものとの頂部側コンタクトを含むように示されている。
【００１８】
統合されたトレンチコンデンサへのコンタクトは概して、頂部プレートコンタクトを提供する、トレンチ充填層１１２への充填されたビアｌ２２ａ（例えば、Ｗ充填）上の金属ｌ２３ａと、ＥＳＳ層ｌ０４ａ及びｌ０４ｂを介して底部プレートコンタクトを提供する充填ビア１２２ｂ上の金属１２３ｂとを含む、ＰＭＤ層１２１を介して形成された金属充填ビアを含む。このコンタクト配置は、少なくとも２つの考えられるコンタクト配置のうちの１つにすぎない。第２のコンタクト配置は、図１に示すように、金属に接続される頂部プレート（トレンチ充填層１１２）を有するが、底部プレートへのコンタクトには、層ｌ０３ｂ及びｌ０３ａを（例えば、ウェハバックグラインディングにより）除去し、次いで、基板１０２の底部側に底部プレートへの背面コンタクトを提供する裏側金属（ＢＳＭ）層を沈着させることが含まれ、ＢＳＭ層は、チップ（オーミックコンタクト）への良好な電気的コンタクト又はそれらの装着ケースのチップの適切なボンディングを確実にするために、はんだ付け可能なダイ取り付け金属スタックを提供する。ＢＳＭ層は、ニッケル上にあるチタン上の金又は銀を含み得る。
【００１９】
記述されたトレンチコンデンサについてのアスペクト比（ＡＲ）は概して、設計の必要性に依存するが、高密度トレンチコンデンサの場合、アスペクト比は概して１０以上である。例えば、ＡＲ値は１８〜３０であり得る。
【００２０】
図２Ａ〜図２Ｊは、記載される集積トレンチコンデンサを形成する例示の方法についての処理進行を示す断面図である。図２Ａは、バルク基板材料１０２上の１０４ｂ上のＥＳＳ層１０４ａを示す。ＥＳＳ層は、従来のエピタキシャル堆積、又は、通常、基板上に２つの要素の交互単分子層を堆積する特殊な形態のエピタキシである、原子層堆積（ＡＬＤ）を用いて堆積され得る。ＥＳＳ層のための厚み及び抵抗率は、概して、所望のデバイス性能に基づいており、上述のように、ＥＳＳ層厚みはトレンチ深さより大きい。基板１０２の底部側では、層は、それぞれ、裏側ポリシリコン層及びシリコン酸化物層を含み得る、ｌ０３ａ及びｌ０３ｂとして示されている。
【００２１】
図２Ｂは、ＥＳＳ層ｌ０４ａ、ｌ０４ｂにおけるトレンチが形成され得るように作製及びパターニングされる、上に重なるフォトレジスト層１２４を示す。例示の目的で、図２Ｂには２つのディープトレンチ１１１のみが形成されて示されているが、２より多くのトレンチ（数万又は数十万トレンチなど）が概して形成される。トレンチ１１１の深さは、概して、静電容量密度の必要性に応じて少なくとも１５ミクロンであるが、上述したように、総ＥＳＳ層ｌ０４ａ、ｌ０４ｂ厚みより小さい。フォトレジスト層１２４は、概して、トレンチコンデンサ又はＩＣの表面を保護するＥＳＳ層ｌ０４ａ上のシリコン酸化物層１２０である、誘電体層１２０に重なる。図示されていないが、フォトレジスト層１２４は、誘電体層１２０上に形成される高密度プラズマ（ＨＤＰ）酸化物ＨＭ層などのハードマスク（ＨＭ）層の頂部上にあり得る。フォトレジスト層１２４が薄い場合、又はフォトレジスト層１２４がトレンチエッチングプロセスにおいて完全に破壊され得るようにトレンチが充分に深い場合、酸化物ＨＭ層を用いることができる。
【００２２】
図２Ｃは、誘電体層１２０を介してＥＳＳ層ｌ０４ｂ内に入るが、基板１０２の頂部には到達せず、そのため、トレンチの底部が半導体基板１０２の頂部の上にあるように、ディープトレンチ１１１を形成するために異方性エッチングが用いられた後の、製造過程のトレンチコンデンサを示している。フォトレジスト層１２４はここではトレンチエッチング後も無傷のまま残っているように示されているが、フォトレジスト層１２４の多くは、トレンチエッチプロセスによって除去されている可能性がある。
【００２３】
少なくとも一実施例において、鋭い角をなくす円形トレンチレイアウトが用いられ、トレンチの幅は約０．５μｍ〜３μｍであり、トレンチは約０．３μｍ〜１．５μｍ離間されている。トレンチ１１１深さは、応用例によって必要とされるように、より深く又はより浅くし得、コンデンサが統合されているプロセスのパラメータ、例えば、ＥＳＳ層ｌ０４ａ及びｌ０４ｂの厚みならびに任意のウェルに対する駆動条件、内に収めることができる。その後、フォトレジスト層１２４が除去され、ウェハが洗浄される。
【００２４】
図２Ｄでは、図示されるコンデンサ誘電体層１１０は、トレンチ１１１の側壁及び底部表面上に成長又は堆積される。一実施例において、コンデンサ誘電体層１１０は、シリコン酸化物を含む単一層である。別の実施例において、コンデンサ誘電体層１１０は、２つ以上の誘電体層を含む。シリコン酸化物層は、例えば、約１３．２Ｖの動作電圧に対して５００Åの厚みなど、２００Å〜２，０００Åの厚みとし得る。上述のように、コンデンサ誘電体層１１０も堆積され得る。１つの特定の実施例において、コンデンサ誘電体層１１０は、酸化物窒化物酸化物（ＯＮＯ）層スタックを含む。
【００２５】
図２Ｅは、トレンチ充填材料１１２が、概して、トレンチ幅の１／２より大きい堆積厚みを含む、トレンチ１１１を充填して過剰充填するためのＬＰＣＶＤプロセスによって、堆積された後の製造過程のトレンチコンデンサを示す。トレンチ充填層がポリシリコンを含む場合、ポリシリコン層は、その場で又は別個の後続のドーピング工程として、ドープされ得る。例えば、ポリシリコンドーピングレベルは、５×１０１８／ｃｍ３〜１×１０２０／ｃｍ３間であり得る。例えばＴｉ、錫、又はＴａＮなどの、金属又は金属化合物などの、他の電気的導電性材料を含めて、他のトレンチ充填材料を用いることもできる。
【００２６】
図２Ｆは、トレンチ充填材料１１２がパターニングされ得るように、上にあるフォトレジスト層１３４が、つくられ、パターニングされた後の、製造過程のトレンチコンデンサを示す。図２Ｇは、トレンチ充填材料１１２のパターニング形成後の製造過程のトレンチコンデンサを示す。トレンチ充填材料１１２は、概して、前側からトレンチ充填材料を除去しながら、基板１０２の裏側からも除去される。
【００２７】
図２Ｈは、パターニングされたトレンチ充填材料１１２上、及びパターニングされたトレンチ充填層の横方向の誘電体層１２０上に、ＰＭＤ層１２１を堆積させた後の製造過程のトレンチコンデンサを示す。ＰＭＤ層１２１は、テトラエトキシシラン（ＴＥＯＳ）由来のシリコン酸化物層を含み得る。非プラズマ堆積プロセスのためのＴＥＯＳ堆積が、約３００ミリトールの圧力及び約７００℃の温度での、低圧力ＣＶＤ（ＬＰＣＶＤ）を含み得る。しかしながら、オルガノシリケートガラス（ＯＳＧ）、低ｋ誘電体（すなわち、二酸化シリコンに対してより小さい誘電率）、フッ素ドープされた誘電体層グラスなどのドープされた誘電体層、又は、ＳｉＮ層又はその変形（例えば、ＳｉＯＮ）を含む堆積されたシリコン酸化物を含む、ＰＭＤ層１２１に対して、他のシリカを用いることもできる。ＰＭＤ層１２１の厚み範囲は、概して６，０００Å〜８，０００Åである。
【００２８】
図２Ｉは、充填されたコンタクトビアをＰＭＤ層１２１内に形成し、金属層をＰＭＤ層１２１の上に堆積させ、次いで、トレンチコンデンサの頂部プレートに接触させるため、トレンチ充填材料１１２の上の充填されたビアｌ２２ａの上の金属１２３ａと、トレンチコンデンサの底部プレート１２３への接触を提供するため、ＥＳＳ層１０４ａに対する充填されたビアｌ２２ｂの上の金属ｌ２３ｂと形成するように、金属層をパターニングした後の、製造過程のトレンチコンデンサを示す。この金属層は、通常、０．５〜４重量％のＣｕを有するＡｌＣｕを含み得る。あるいは、金属層は、ダマシンプロセスが概して行われる銅のみを含み得る。１つ又はそれ以上の金属レベルが続いてもよく、頂部金属層においてボンドパッドを露出させるためにパッシベーション処理が続き得る。
【００２９】
図３Ａは、例示のパッケージングされたデバイス３００を示し、パッケージされたデバイス３００は、全てリードフレームのダイパッド３５０上の、概して集積ゲートドライバをも含むコントローラＩＣ３２０と共に、パッケージ内に１５０’として示される記載されるトレンチコンデンサと、ローサイド（ＬＳ）垂直ＦＥＴ３３０上にスタックされたハイサイド（ＨＳ）垂直ＦＥＴ３２５を含むスタックされた垂直ＦＥＴとを含む例示の同期バックコンバータを含む。トレンチコンデンサ１５０’は、充填されたビアｌ２２ｂの上の金属ｌ２３ｂによって提供される前側底部プレートコンタクトの代替である底部プレートコンタクトを提供する裏側金属（ＢＳＭ）層１５１を含んで示されている。それを除くと、トレンチコンデンサ１５０’は、図１及び図２Ｉに示されるトレンチコンデンサ１５０と同じ構造である。ＨＳ垂直ＦＥＴ３２５上のＨＳクリップ３６０と、ＨＳ  ＦＥＴ３２５とＬＳ  ＦＥＴ３３０との間のＬＳクリップ３６５とを含む金属クリップが示されている。大電流ＶＩＮ（ハイサイドＦＥＴ３２５ドレイン）と電圧スイッチング（ＶＳＷ）接続が、クリップ・ボンディング技術を用いる。これは、ワイヤ・ボンド接続を、概して中実の銅ブリッジに置き換えるものである。この配置は、ワイヤボンディングと比較してオン抵抗ＲＤＳ（オン）及び導通損失を実質的に低減し、概して優れた熱的性能を提供する。
【００３０】
トレンチコンデンサ１５０’は、同じダイパッド３５０上のＦＥＴスタック及びコントローラＩＣ３２０に対して横方向にある。示されるボンドワイヤは、コントローラＩＣ３２０からのボンドワイヤ３３７及び３３８がＨＳ  ＦＥＴ３２５及びＬＳ  ＦＥＴ３３０のそれぞれのゲートに結合されるパッドを接合するためのものである。パッケージされたデバイス３００などの同期バックコンバータでは、ＦＥＴの３２５と３３０垂直電流フローは積層に最適である。ＮＭＯＳ  ＦＥＴの場合、ＨＳ  ＦＥＴ３２５ソース端子は、ＬＳ  ＦＥＴ３３０ドレイン端子の直上に配置され、より高速なスイッチングを可能にするためにこれらのデバイス間の抵抗と寄生インダクタンスを事実上なくす。また、ＬＳ  ＦＥＴ３３０ソース端子は接地電位にあり、適切なＢＳＭ層を備え、高効率な熱伝達のため、パッケージの露出パッドに直接的にハンダ付けされ得る。
【００３１】
図３Ｂは、記載されるパッケージされたデバイスにおいてＭＯＳＦＥＴに用いられ得る断面図として示される、簡略化された例示の垂直ＭＯＳＦＥＴ１７０を示す。プレーナゲートデバイスとして示されているが、トレンチゲートＭＯＳＦＥＴを用いることもできる。実際のパワーＭＯＳＦＥＴの現実の構造は概して、より複雑であり、ゲートのため又はフィールドプレートのためなどのトレンチを含む種々の他の構造を含む。垂直ＭＯＳＦＥＴ１７０は、基板１０５に形成されるｐウェル１７７内に形成されるＮ＋ソース１７８を含む。
【００３２】
Ｄとして示される、ＭＯＳＦＥＴデバイス１７０のためのドレインは、ゲート誘電体１７６上のゲート電極１７５の下の中心領域から、それに接するＢＳＭ層１５１を有するダイの底部までである。示されているチャネル１７１は、ゲート誘電体１７６上のゲート電極１７５の下で水平であるが、従来のＭＯＳＦＥＴと比較して短く、チャネル１７１とＢＳＭ層１１１でのドレインコンタクトとの間に示されている電流フローは垂直である。提供される短いチャネル１７１は、低オン抵抗、パワーデバイスの特性を意味する。
【００３３】
上述したように、説明されるトレンチコンデンサは、高密度トレンチコンデンサの構造を２つの部分に分ける。第１の部分（トレンチコンデンサの頂部上）は、ドーピング濃度が十分に低く、高品質コンデンサ誘電体構造の要件を満たすように設計される厚みを有する、１つ又は複数のＥＳＳ層を含み、第２の部分（トレンチコンデンサの底部上）は、ＥＳＲの必要性を満たすためにＥＳＳ層と比較してより高いドーピング濃度を有する半導体バルク材料である。
【００３４】
記載されるトレンチコンデンサは、その入力及び出力フィルタリングネットワークとして、又はディスクリート高密度コンデンサとして、ＩＣチップと共にパッケージされ得る。記載されるトレンチコンデンサを備える半導体ダイは、ソース領域、ドレイン領域、ビットライン、ベース、エミッタ、コレクタ、導電性ライン、導電性ビアなどを含む、障壁層、誘電体層、デバイス構造、能動要素及び受動要素を含み、その中の種々の要素及び／又はその上の層を含み得る。また、半導体ダイは、バイポーラ、絶縁ゲートバイポーラトランジスタ、ＣＭＯＳ、ＢｉＣＭＯＳ、及びＭＥＭＳを含む種々のプロセスから形成され得る。
【００３５】
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図３Ａ】
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【図３Ｂ】
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【国際調査報告】
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