(57)【要約】  トレンチコンデンサ（１５０）が、基板（１０２）のドープされた半導体表面層（１０４）におけるトレンチを含む。少なくとも１つの誘電体層（１１０）が、トレンチの表面をライニングする。ドープされた第２のポリシリコン層（１１４）が、トレンチを充填する誘電体層（１１０）上にある第１のポリシリコン層（１１２）上にある。第２のポリシリコン層（１１４）は、第１のポリシリコン層（１１２）と比較してより高いドーピングレベルを有する。
2021518053.tif 000002
【特許請求の範囲】
【請求項１】
トレンチコンデンサを形成する方法であって、
基板のドープされた半導体表面層に複数のトレンチを形成すること、
前記複数のトレンチの表面をライニングする誘電体層を形成すること、
前記誘電体層上にドープされていない第１のポリシリコン層を堆積すること、
前記複数のトレンチを充填するために前記第１のポリシリコン層上に第２のポリシリコン層を堆積すること、
前記第２のポリシリコン層をドーピングすること、及び
前記複数のトレンチに対して横方向の領域における前記第１のポリシリコン層及び前記第２のポリシリコン層をエッチバックするためにマスキング層パターンを用いて頂部側ポリシリコンエッチングすること、
を含む、方法。
【請求項２】
請求項１に記載の方法であって、前記第２のポリシリコン層を堆積することと前記第２のポリシリコン層をドーピングすることの両方が、その場ドープされたポリシリコン堆積プロセスにおいて提供される、方法。
【請求項３】
請求項１に記載の方法であって、前記誘電体層を形成することが、熱酸化物層を成長させることを含む、方法。
【請求項４】
請求項１に記載の方法であって、前記第２のポリシリコン層を堆積した後、前記基板の裏側から前記第１のポリシリコン層及び前記第２のポリシリコン層を除去することをさらに含む、方法。
【請求項５】
請求項４に記載の方法であって、前記基板の裏側から前記前記第１のポリシリコン層及び前記第２のポリシリコン層を除去した後、誘電体キャッピング層を堆積すること、９００〜ｌ０５０℃の温度でアニーリングプロセスを行うこと、前記誘電体キャッピング層を除去すること、及び、前記頂部側ポリシリコンエッチングの前に前記第１のポリシリコン層上に前記第２のポリシリコン層を部分的に頂部側エッチングすることをさらに含む、方法。
【請求項６】
請求項１に記載の方法であって、前記第１のポリシリコン層が圧縮応力層であり、前記第２のポリシリコン層が引っ張り応力層である、方法。
【請求項７】
請求項１に記載の方法であって、前記ドープされた半導体表面層が、複数の前記トレンチコンデンサを含むバルク基板材料の一部である、方法。
【請求項８】
請求項４に記載の方法であって、前記基板の裏側に裏側金属層を堆積させることをさらに含む、方法。
【請求項９】
請求項１に記載の方法であって、前記複数のトレンチの深さが１０〜５０μｍである、方法。
【請求項１０】
トレンチコンデンサであって、
基板のドープされた半導体表面層内の複数のトレンチ、
前記複数のトレンチの表面をライニングする誘電体層、及び
前記複数のトレンチを充填する前記誘電体層上の第１のポリシリコン層上にドープされる第２のポリシリコン層、
を含み、
前記第２のポリシリコン層が、前記第１のポリシリコン層と比較してより高いドーピングレベルを有する、
トレンチコンデンサ。
【請求項１１】
請求項１０に記載のトレンチコンデンサであって、前記第１のポリシリコン層が、前記第２のポリシリコン層とのインタフェースにおいてその最高ドーピング濃度を有する、トレンチコンデンサ。
【請求項１２】
請求項１０に記載のトレンチコンデンサであって、前記ドープされた半導体表面層がバルク基板材料の一部であり、前記トレンチコンデンサが、前記バルク基板材料の底部側に裏側金属層をさらに備える、トレンチコンデンサ。
【請求項１３】
請求項１０に記載のトレンチコンデンサであって、前記ドープされた半導体表面層が少なくとも１つのエピタキシャル層を含む、トレンチコンデンサ。
【請求項１４】
請求項１０に記載のトレンチコンデンサであって、前記誘電体層が熱酸化物層を含む、トレンチコンデンサ。
【請求項１５】
請求項１４に記載のトレンチコンデンサであって、前記熱酸化物層が１００〜５００Åの厚みである、トレンチコンデンサ。
【請求項１６】
請求項１０に記載のトレンチコンデンサであって、前記複数のトレンチの深さが１０〜５０μｍである、トレンチコンデンサ。
【請求項１７】
パッケージされた半導体デバイスであって、
少なくとも１つのダイパッドを含むリードフレーム、及び
前記ダイパッド上にパワートランジスタを含む少なくとも第１のダイ、
前記ダイパッド上にトレンチコンデンサを含む第２のダイ、
を含み、
前記トレンチコンデンサが、
第１の電極コンタクトを提供する裏側金属層を上に有する基板の、ドープされた半導体表面層における複数のトレンチと、
前記複数のトレンチの表面をライニングする誘電体層と、
前記複数のトレンチを充填する前記誘電体層上の第１のポリシリコン層上のドープされた前記第２のポリシリコン層と、
前記第２のポリシリコン層と接する充填されたコンタクトに結合された第２の電極コンタクトを提供する金属と、
を含み、
前記第２のポリシリコン層が、第１のポリシリコン層と比較してより高いドーピングレベルを有し、
第１の電極コンタクトがパワートランジスタの第１の端子に結合され、第２の電極コンタクトがパワートランジスタの第２の端子に結合される、
パッケージされた半導体デバイス。
【請求項１８】
請求項１７に記載のパッケージされた半導体デバイスであって、前記パッケージされた半導体デバイスが、ＱＦＮ（quad flat no-lead）パッケージを含む、パッケージされた半導体デバイス。
【請求項１９】
請求項１７に記載のパッケージされた半導体デバイスであって、前記ドープされた半導体表面層が、少なくとも１つのエピタキシャル層を含む、パッケージされた半導体デバイス。
【請求項２０】
請求項１７に記載のパッケージされた半導体デバイスであって、前記複数のトレンチの深さが１０〜５０μｍである、パッケージされた半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、集積トレンチコンデンサ、及び、集積トレンチコンデンサを含むパッケージされたデバイスを含む半導体デバイスに関する。
【背景技術】
【０００２】
集積トレンチコンデンサは高密度コンデンサ設計で知られている。集積トレンチコンデンサの形成は、一般に、高度にドープされたシリコン基板内にディープトレンチタイプ構造を形成し、トレンチの側壁及び底部を、通常はシリコン酸化物である少なくとも１つの誘電体層でライニングし、その後、その場で（ｉｎ−ｓｉｔｕ）又は堆積後に、ドープされるポリシリコンでトレンチを充填し、次いでポリシリコン層をパターニングすることに関与する。
【発明の概要】
【０００３】
記載される態様は、基板のドープされた半導体表面層においてトレンチを含む集積トレンチコンデンサを含む。少なくとも１つの誘電体層が、トレンチの底部と側壁表面をライニングする。ドープされた第２のポリシリコン層が、トレンチを充填する誘電体層上にある第１のポリシリコン層上にある。第２のポリシリコン層は、第１のポリシリコン層と比較してより高いドーピングレベルを有する。
【図面の簡単な説明】
【０００４】
【図１】例示の態様に従った、記載されるトレンチコンデンサを含む例示の集積回路（ＩＣ）の断面図である。
【０００５】
【図２Ａ】例示の態様に従った、集積トレンチコンデンサを形成する例示の方法についての処理進行を示す断面図である。
【図２Ｂ】例示の態様に従った、集積トレンチコンデンサを形成する例示の方法についての処理進行を示す断面図である。
【図２Ｃ】例示の態様に従った、集積トレンチコンデンサを形成する例示の方法についての処理進行を示す断面図である。
【図２Ｄ】例示の態様に従った、集積トレンチコンデンサを形成する例示の方法についての処理進行を示す断面図である。
【図２Ｅ】例示の態様に従った、集積トレンチコンデンサを形成する例示の方法についての処理進行を示す断面図である。
【図２Ｆ】例示の態様に従った、集積トレンチコンデンサを形成する例示の方法についての処理進行を示す断面図である。
【図２Ｇ】例示の態様に従った、集積トレンチコンデンサを形成する例示の方法についての処理進行を示す断面図である。
【図２Ｈ】例示の態様に従った、集積トレンチコンデンサを形成する例示の方法についての処理進行を示す断面図である。
【図２Ｉ】例示の態様に従った、集積トレンチコンデンサを形成する例示の方法についての処理進行を示す断面図である。
【図２Ｊ】例示の態様に従った、集積トレンチコンデンサを形成する例示の方法についての処理進行を示す断面図である。
【図２Ｋ】例示の態様に従った、集積トレンチコンデンサを形成する例示の方法についての処理進行を示す断面図である。
【図２Ｌ】例示の態様に従った、集積トレンチコンデンサを形成する例示の方法についての処理進行を示す断面図である。
【０００６】
【図３Ａ】全てが共通ダイパッド上に示される、コントローラＩＣ及びスタックされた垂直電界効果トランジスタ（ＦＥＴ）と共に、記載されるトレンチコンデンサをパッケージ内に含む同期バックコンバータを含む例示のパッケージされたデバイスを示す。
【０００７】
【図３Ｂ】記載されるパッケージされたデバイスにおいてＦＥＴに用いられ得る、断面図として示される、例示の単純化された垂直金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）を示す。
【発明を実施するための形態】
【０００８】
図面は必ずしも一定の縮尺で描いてはいない。図面において、同様の参照数字は同様の又は等価の要素を示す。幾つかの行為又は事象が、異なる順で及び／又は他の行為又は事象と同時に起こり得るので、行為又は事象の図示される順は限定的ではない。また、幾つかの例示された行為又は事象が、本記載に従った手法を実装するために任意選択であり得る。
【０００９】
「に結合される」又は「と結合する」という用語（及び同様のもの）は、本明細書でさらに限定することなく用いられる場合、間接的又は直接的な電気的接続のいずれかを記述し、したがって、第１のデバイスが第２のデバイスに「結合する」場合、その接続は、寄生のみが経路内にある直接的な電気的接続を介するものであるか、又は他のデバイス及び接続を含む介在する要素を介する間接的な電気的接続を介するものであり得る。間接的結合の場合、介在要素は概して、信号の情報を改変しないが、その電流レベル、電圧レベル、及び／又は電力レベルを調節し得る。
【００１０】
概してｎＦ範囲の静電容量を提供するための高密度集積トレンチコンデンサを得るため、集積トレンチコンデンサは概して、有効コンデンサエリアを増大させるために高密度のディープトレンチプロセスを用い、１０〜５０ｎＦなどの高静電容量を提供するために、概して深さ１０〜５０μｍである数万又は数十万のトレンチを形成する。低い等価直列抵抗（ＥＳＲ）を提供するため、従来の集積トレンチコンデンサは、高度にドープされた基板と、トレンチコンデンサの頂部プレートとして機能する、トレンチの誘電体ライニング後のトレンチを充填するための高度にドープされたポリシリコン層とを用いる。
【００１１】
しかし、ディープトレンチプロセスとポリシリコン充填プロセスはいずれも、ウェハ反りを悪化させるウェハ応力分布を変更させる。各ダイ上に約２７μｍの深さで約２００、０００トレンチを有する直径２００ｍｍのウェハのためのポストドープポリシリコン堆積は、４００μｍを超える反りの、大きな反りを受けることが見出された。この大きな反りは、ポリシリコンドライエッチツールなどの後続の処理のために処理ツールによってウェハが拒絶され、後続の処理のために動くことができない結果となった。フォトリソグラフィ、エッチング、及び薄膜ツールは、概して、適切に動作するにはウェハ反りが１００μｍ未満である必要がある。
【００１２】
図１は、例示の態様に従った、記載されるトレンチコンデンサ１５０を含む例示のＩＣ１００の断面図である。ＩＣ１００上に示されているが、記載されるトレンチコンデンサは静電容量密度の必要性に応じて、概して１０〜５０μｍの深さである数万又は数十万のトレンチを含むスタンドアロン（ディスクリート）コンデンサであってもよい。ＩＣ１００は、ノードコンタクトのための充填されたビア１２２ｂ上に金属１２３ｂを含むブロックとして単純に示されている機能的回路要素１８０を含んで示されている。機能的回路要素１８０は、少なくとも回路機能を概して実現するためにトレンチコンデンサと共に構成される、バルク基板（基板）１０２上の少なくとも１つのエピタキシャル層１０４に一般に形成される回路要素（トランジスタ、及び一般にダイオード、抵抗器、コンデンサなどを含む）を含む。例示の回路機能には、アナログ（例えば、増幅器、電力コンバータ又は電力ＦＥＴ）、無線周波数（ＲＦ）、デジタル、又は不揮発性メモリ機能が含まれる。機能的回路要素１８０によって提供される回路機能は、図１に示される金属１２３ｂ及び充填ビア１２２ｂが任意選択であり得るように、トレンチコンデンサ１５０のための頂部側接地を提供するためのものであってもよい。
【００１３】
基板１０２及び／又はエピタキシャル層１０４は、シリコン、シリコン・ゲルマニウム、又は別の半導体材料を含み得る。図示されていないが、当該技術分野で知られているように、ＩＣの場合、ＩＣは概して、隣り合うデバイスを絶縁するための、エピタキシャル層１０４内のシャロートレンチ絶縁（ＳＴＩ）又はシリコンの局所酸化（ＬＯＣＯＳ）などのフィールド酸化物を含む。
【００１４】
エピタキシャル層１０４は、ｐ＋基板を含む基板１０２上に成長された軽くドープされたｐ型エピタキシャル層、又はｎ＋基板を含む基板１０２上に成長された軽くドープされたｎ型エピタキシャル層を含み得る。複数のエピタキシャル層が、同じ又は異なるドーピングレベルで存在し得る。基板の底部側では、２つの層がｌ０３ａ及びｌ０３ｂとして示されており、これらは、それぞれ、裏側ポリシリコン層及びシリコン酸化物層を含み得、これらは、コンデンサの誘電体層を形成するために用いられ得るゲート酸化物炉などの処理機器において相互汚染問題を引き起こす恐れのある、高度にドープされた基板１０２の底部側からドーパントが漏出するのを防止するためのシール材として機能する。
【００１５】
トレンチコンデンサ１５０は、完全にエピタキシャル層１０４内に形成されたトレンチを含む。トレンチ深さは一般に１０〜５０μｍであり、これはエピタキシャル層１０４の厚みよりも小さい。エピタキシャル層１０４は、基板１０２内のドーピングレベルと比較して低いドーピングレベルを有する。誘電体層１１０が、トレンチの表面をライニングするＩＣ上の金属酸化物半導体（ＭＯＳ）トランジスタのための同じ熱成長ゲート酸化物層を含み得る。
【００１６】
誘電体層１１０の厚み範囲は概して１００〜５００Åであり、これは、一般に、静電容量密度の必要性及び電力要件に依存し得る。シリコン酸化物とは異なる誘電率の誘電体層１１０も堆積され得る。トレンチは、トレンチを充填する誘電体層１１０上に概してドープされずに堆積される第１のポリシリコン層１１２上の、ドープされた第２のポリシリコン層１１４を含む。第１のポリシリコン層１１２は概して、すべての重大な熱サイクルの間、第２のポリシリコン層１１４からドーピングを受け取る。第１のポリシリコン層１１２及び第２のポリシリコン層１１４は、いずれも、エピタキシャル層１０４内及び基板１０２内のドーピングに整合するドーピング型で概ねドープされている。
【００１７】
金属ライナーを、第１のポリシリコン層１１２と誘電体層１１０との間で約１μｍ又はそれ以下とすることができる。第２のポリシリコン層１１４は、概してドープされずに堆積された第１のポリシリコン層と比べて高いドーピングレベルを有するが、概して、製造中に受けとるかなりの熱的処理の間、第２のポリシリコン層１１４からドーピングを受け取り得る。そのため、第１のポリシリコン層１１２は概して、第２のポリシリコン層１１４とのインタフェースにおいて最も高いドーピング濃度を有する。
【００１８】
図示のトレンチコンデンサ１５０は、トレンチコンデンサ１５０の頂部プレート及び底部プレートの両方に頂部側コンタクトを含む。コンタクトは、プレメタル誘電体（ＰＭＤ）層１２１を介して形成される充填されたビア上の金属を含み、これは、頂部プレートコンタクトを提供するための、第２のポリシリコン層１１４までの充填されたビア１２２ａ上の金属１２３ａ（例えば、Ｗ充填される）と、エピタキシャル層１０４を介して底部プレートコンタクトを提供する、充填されたビア１２２ｂ上の金属１２３ｂとを含む。また、機能的回路要素１８０は、充填ビア１２２ｃ上に金属１２３ｃを有する。
【００１９】
このトレンチコンデンサコンタクト配置は、少なくとも２つのコンタクト配置のうちの１つにすぎない。第２のトレンチコンデンサコンタクト配置は、図１に示すように金属１２３ａに接続される頂部プレートを有するが、底部プレートへのコンタクトは、層ｌ０３ｂ及び１０３ａの除去（例えば、ウェハバックグラインディングによる）に関与し、その後、裏側金属（ＢＳＭ）を堆積させて、チップの裏側への良好な電気的コンタクト（オーミックコンタクト）又はそれらの装着ケースへのチップの適切なボンディングを確実にするために、はんだ付け可能なダイ取り付け金属スタックを提供する。ＢＳＭ層は、ニッケル上のチタン上の金又は銀を含み得る。
【００２０】
記載されるトレンチコンデンサに対するアスペクト比（ＡＲ）は、概して、設計の必要性に依存するが、高密度トレンチコンデンサの場合、アスペクト比は概して１０を超える。例えば、ＡＲの値は１８〜３０であり得る。
【００２１】
図２Ａ〜図２Ｌは、例示の態様に従った、集積トレンチコンデンサを形成する例示の方法についての処理進行を示す断面図である。図２Ａは、基板１０２上のエピタキシャル層１０４を示す。基板１０２の底部側では、層は、上にシリコン酸化物層ｌ０３ｂを備える裏側ポリシリコン層ｌ０３ａを含み、これらは（上述のように）基板１０２の裏側からその他の方式で逃れることをドーパントにおいて封止するためのものである。
【００２２】
図２Ｂは、トレンチが形成され得るように作成及びパターニングされる上に重なるフォトレジスト層１２４を示す。例示の目的のために、２つのディープトレンチのみが示されているが、概して２トレンチ以上（例えば、数万又は数十万トレンチ）が形成される。フォトレジスト層１２４は、一般にダイの表面を保護するシリコン酸化物層１２０である誘電体層１２０に重なる。図示されていないが、フォトレジスト層１２４は、誘電体層１２０上に形成される高密度プラズマ（ＨＤＰ）酸化物ＨＭ層などのハードマスク（ＨＭ）層の頂部上にあり得る。フォトレジスト層１２４が薄い場合、又はフォトレジスト層１２４がトレンチエッチングプロセスにおいて完全に破壊され得るようにトレンチが充分に深い場合、酸化物ＨＭ層を用いることができる。
【００２３】
図２Ｃは、酸化物ＨＭ（用いられる場合）、誘電体層１２０を介してエピタキシャル層１０４内に、しかし基板１０２には到達しないディープトレンチ１１１を形成するために異方性エッチングが用いられた後の、製造過程のトレンチコンデンサを示す。フォトレジスト層１２４はここではトレンチエッチング後もそのまま残っているように示されているが、フォトレジスト層１２４の多くはトレンチエッチングプロセスによって除去されている可能性がある。
【００２４】
少なくとも１つの態様において、鋭い角をなくす円形のトレンチレイアウトが用いられ、トレンチの幅は約０．５μｍから３μｍであり、トレンチは約０．３μｍから１．５μｍ離間されている。、もちろん、トレンチ１１１の深さは、応用例によって必要とされるように、エピタキシャル層１０４の厚み及び任意のウェルのための駆動条件などの、コンデンサが組み込まれているプロセスのパラメータ内で適合するように、より深くても浅くてもよい。その後、フォトレジスト層１２４が除去され、ウェハが洗浄される。
【００２５】
図２Ｄに示されるように、誘電体層１１０が、トレンチ１１１の側壁及び底部上に成長又は堆積される。一態様において、誘電体層１１０は完全にシリコン酸化物である。シリコン酸化物層は、例えば、２００Åから２、０００Åの厚み、例えば、１３．２Ｖの意図された動作電圧に対して５００Åの厚みとすることができる。上述のように、誘電体層１１０も堆積され得る。１つの特定の態様において、誘電体層１１０は、酸化物窒化物酸化物（ＯＮＯ）層スタックを含む。
【００２６】
図２Ｅに示すように、次いで、第１のポリシリコン層１１２としてのドープされていないポリシリコン層が、概してトレンチの充填を回避するためにトレンチの幅の１／２よりかなり小さい厚みでトレンチ１１１を部分的に充填する低圧化学気相成長（ＬＰＣＶＤ）プロセスによって、堆積される。図２Ｆにおける製造過程のトレンチコンデンサに示されるように、次いで、第２のポリシリコン層１１４としての少なくとも１つのドープされたポリシリコン層が、ここでも概してＬＰＣＶＤプロセスによって、第１のポリシリコン層１１２としてのドープされていないポリシリコン層上に堆積されて、トレンチ１１１を部分的に完全に充填し過剰充填する。
【００２７】
第２のポリシリコン層１１４は、その場でドープされた層（エピタキシャル層１０４としてのｐ型エピタキシャル層及び基板１０２としてのｐ型基板のためのｐ＋ポリシリコン、ならびに、エピタキシャル層１０４としてのｎ型エピタキシャル層及び基板１０２としてのｎ型基板のためのｎ＋ポリシリコン）、又はファーネスドープされた層を含み得、それは、概して０．８μｍ〜１．１μｍの間の厚みに堆積され、５×１０１８／ｃｍ３〜１×１０２０／ｃｍ３のドーピングレベルを有する。ドープされたポリシリコン層は、トレンチを完全に充填しオーバーフィルするように堆積される。最終的なコンデンサにおいて、第１のポリシリコン層１１２は概して圧縮応力層であり、比較的高度にドープされたポリシリコン層である第２のポリシリコン層１１４は、概して引っ張り応力層である。
【００２８】
任意選択で、ファーネスドーピングプロセスを用いるドーピングなどのドープポリシリコン層を形成した後、第１ポリシリコン層１１２及び第２ポリシリコン層１１４は概して、ウェットエッチングプロセスなどで基板１０２の裏側から除去される。その後、裏側ポリシリコンを除去した後、誘電体キャッピング層を堆積させることができる。結果として得られる製造過程のトレンチコンデンサは図２Ｇに示されており、その上の誘電体キャッピング層は１２６として示されている。キャッピング層１２６は、概して６００〜１０００Åであり、約６８０℃で堆積されるテトラエトキシシラン（ＴＥＯＳ）由来酸化物層とすることができるが、他の低応力キャッピング層フィルムを用いることもできる。キャッピング層１２６を堆積した後、例えば、９００〜ｌ０５０℃の温度で１０〜３０分の時間範囲で、ファーネスアニールプロセスを行うことができる。急速熱アニールを用いることもできる。このオプションの追加アニールは、ポリシリコンエッチング前のウェハ反りを緩和（低減）するのに役立ち、第２のポリシリコン層１１４が第１のポリシリコン層１１２に拡散するので、ＥＳＲを低減することもできる。
【００２９】
記載される態様は、とくにトレンチギャップ充填フィルムスタックを、トレンチの底部上の概して圧縮応力層である第１のポリシリコン層１１２、３０３ａ上のウェハ裏側フィルムスタック３０３ｂ、及び、反りを緩和するためのキャッピング層アニールに変更することによるトレンチポリシリコンループについて、プロセスループによる総応力を平衡させる。これは概して、下記の例で説明するように、ポリシリコンエッチング前の３００ｍｍウェハのウェハ反りを、約４００μｍから１００μｍ未満に減少させる。アニーリングプロセスの後、誘電体キャッピング層１２６が除去され、次いで、任意選択で、ブランケットドライエッチを概して含む部分的前側ポリシリコンエッチング（例えば、全ポリシリコン層１１４／１１２厚みの約６０％のエッチング）が用いられ得る。部分的ポリシリコンエッチングは、セルとスクライブラインエリアのフィルム段階高さを低減でき、後に続くフォトリソグラフィプロセスを容易にし得る。誘電体キャッピング層１２６除去及び部分的な前側ポリシリコンエッチングの後に結果として生じる製造過程トレンチコンデンサは図２Ｈに示されており、ここでは、トレンチに対して横方向の第２のポリシリコン層１１４の全厚が完全に除去されて示されている。
【００３０】
図２Ｉにおいて製造過程トレンチコンデンサに示されるように、上にあるフォトレジスト層１２４が、ポリシリコン層がパターニングされ得るように作成及びパターニングされ、上述の部分的前側ポリシリコンエッチングであれば、第２のポリシリコン層１１４をパターニングするだけで示される。図２Ｊは、第２のポリシリコン層１１４のパターニング後の製造過程トレンチコンデンサを示す。
【００３１】
図２Ｋは、パターニングされたポリシリコン層上にＰＭＤ層１２１を、及び、パターニングされたポリシリコン層に対して横方向に誘電体層１２０を堆積した後の、製造過程のトレンチコンデンサを示す。ＰＭＤ層１２１は、ＴＥＯＳ由来のシリコン酸化物層を含み得る。非プラズマ堆積プロセスのためのＴＥＯＳ堆積が、約３００ミリトールの圧力及び約７００℃の温度でのＬＰＣＶＤを含み得る。しかしながら、オルガノシリケートガラス（ＯＳＧ）、低ｋ誘電体（すなわち、二酸化シリコンに対してより小さい誘電率）、フッ素ドープシリカガラスなどのドープされた誘電体層、又はＳｉＮ誘電体層又はその変形（例えば、ＳｉＯＮ）を含む、堆積されたシリコン酸化物を含む他の層を用いることもできる。ＰＭＤ層１２１の厚み範囲は概して６，０００Å〜８，０００Åである。
【００３２】
図２Ｊは、ＰＭＤ層１２１内に充填コンタクトビアを形成し、次いでＰＭＤ層１２１の上に金属層を堆積し、次いで金属層をパターニングして、トレンチコンデンサの頂部プレートに接触するための第２のポリシリコン層１１４の上の充填ビア１２２ａの上の金属１２３と、コンデンサの底部プレートへのコンタクトを提供する、エピタキシャル層１０４への充填ビア１２２ｂ上の金属１２３ｂとを形成する、製造過程トレンチコンデンサを示す。金属層は、通常は０．５〜４重量％のＣｕを含む、ＡｌＣｕを含み得る。あるいは、金属層は銅のみを含み得、その場合、ダマシンプロセスが概して行われる。１つ又はそれ以上の金属レベルが続いてもよく、その後、頂部金属層におけるボンドパッドを露出させるためにパッシベーション処理が続き得る。
【００３３】
図３Ａは、例示のパッケージされたデバイス３００を示し、例示のパッケージされたデバイス３００は、概して集積ゲートドライバをも含むコントローラＩＣ３２０と共に、パッケージ内に１５０’として示される記載されるトレンチコンデンサと、ローサイド（ＬＳ）垂直ＦＥＴ３３０上のスタックされたハイサイド（ＨＳ）垂直ＦＥＴ３２５を含むスタックされた垂直ＦＥＴとを、全てリードフレームのダイパッド３５０上に含む、例示の同期バックコンバータを含む。トレンチコンデンサ１５０’は、トレンチコンデンサ１５０のための充填されたビア１２２ｂの上の金属１２３ｂによって提供される前側底部プレートコンタクトの代替である底部プレートコンタクトを提供する裏側金属（ＢＳＭ）層１５１を含んで示されている。ほかの点では、トレンチコンデンサ１５０’は、図１及び図２Ｌに示されるトレンチコンデンサ１５０と同じ構造である。
【００３４】
ＨＳ垂直ＦＥＴ３２５上のＨＳクリップ３６０と、ＨＳ  ＦＥＴ３２５とＬＳ  ＦＥＴ３３０との間のＬＳクリップ３６５とを含む金属クリップが示されている。大電流ＶＩＮ（ハイサイドＦＥＴ３２５ドレイン）と電圧スイッチング（ＶＳＷ）接続はクリップ・ボンディング技術を用いており、これは、概してワイヤボンド接続を中実の銅ブリッジに置き換える。この配置は、ワイヤボンディングと比較してオン抵抗ＲＤＳ（ＯＮ）及び導通損失を実質的に低減し、概して優れた熱的性能を提供する。
【００３５】
トレンチコンデンサ１５０は、同じダイパッド３５０上のＦＥＴスタック及びコントローラＩＣ３２０に対して横方向である。示されたボンドワイヤは、コントローラＩＣ３２０から、ＨＳ  ＦＥＴ３２５及びＬＳ  ＦＥＴ３３０のそれぞれのゲートに結合したボンドパッドへの、ボンドワイヤ３３７及び３３８を含む。パッケージされたデバイス３００などの同期バックコンバータにおいて、ＦＥＴの３２５と３３０垂直電流フローはスタックに最適である。ＮＭＯＳ  ＦＥＴの場合、ＨＳ  ＦＥＴ３２５ソース端子はＬＳ  ＦＥＴ３３０ドレイン端子の真上に配置され、より高速なスイッチングを可能にするこれらのデバイス間の抵抗と寄生インダクタンスを事実上なくす。また、ＬＳ  ＦＥＴ３３０ソース端子は接地電位にあり、適切なＢＳＭ層を備え、高効率な熱伝達のため、パッケージの露出されたパッドに直接はんだ付けされ得る。
【００３６】
図３Ｂは、記載されるパッケージされたデバイスにおけるＭＯＳＦＥＴに用いられ得る断面的描写として示される、単純化された例示の垂直ＭＯＳＦＥＴ１７０を示す。プレーナゲートデバイスとして示されているが、トレンチゲートＭＯＳＦＥＴを用いることもできる。実際のパワーＭＯＳＦＥＴの現実の構造は概して、より複雑であり、ゲート又はフィールドプレートのためなどの、トレンチを含む種々の他の構造を含む。垂直ＭＯＳＦＥＴ１７０は、基板１０５に形成されるｐウェル１７７内に形成されるＮ＋ソース１７８を含む。
【００３７】
Ｄとして示されるＭＯＳＦＥＴデバイス１７０のためのドレインは、ゲート誘電体１７６上のゲート電極１７５の下の中心領域から、上にＢＳＭ層１５１を有するダイの底部までである。示されるチャネル１７１は、ゲート誘電体１７６上のゲート電極１７５の下で水平であるが、従来のＭＯＳＦＥＴと比較して短く、チャネル１７１とＢＳＭ層１５１でのドレインコンタクトとの間に示される電流フローは垂直である。提供されるこの短いチャネル１７１は、低いオン抵抗、パワーデバイスの特性を意味する。
【００３８】
統合トレンチコンデンサのための高ウェハ反りを克服する上述の態様は、従来のトレンチ及びトレンチギャップ充填プロセスによって生じていた。トレンチがより深く、トレンチ密度がより高いほど、より高いウェハ反りが誘起されていた。反り低減の従来の解決策は、トレンチ深さ及びトレンチ密度を低減することである。高密度トレンチコンデンサの主要な性能指数（ＦＯＭ）は、高静電容量密度である。静電容量密度は、トレンチ深さとトレンチ密度に依存する。
【００３９】
トレンチがより深く、トレンチ密度がより高くなると、静電容量密度が向上する。記載される手法は、反りを低減しながらトレンチ深さとトレンチ密度を高く保つことができるフィルム応力を補償するために、ドープされていないポリシリコンとドープされたポリシリコンの応力特性を用いることを含む。ドープされたポリシリコンは引っ張り応力層であり、一方、トレンチの底部におけるドープされていないポリシリコン層は、共にウェハ反りを平衡させ得る圧縮応力層である。最も底部のポリシリコン層として堆積されたままのドープされていないポリシリコン層は、ツール汚染を避けるのに役立ち得る。
【００４０】
高密度コンデンサのための別の主要なＦＯＭは低ＥＳＲであり、ポリシリコン層は頂部プレートとして機能し、下側ポリシリコン抵抗は低ＥＳＲに役立つ。上述のようにポリシリコンエッチング前の追加アニールは、ドープされたポリシリコンからドープされていないポリシリコンへ拡散させて、ドープされていないポリシリコン抵抗を低減することができるが、同時に、ウェハ反りを低減することもできる。
【００４１】
記載されるトレンチコンデンサは、その入力及び出力フィルタリングネットワークとして、又はディスクリート高密度コンデンサとして、ＩＣチップと共にパッケージされ得る。記載されるトレンチコンデンサを備える半導体ダイは、障壁層、誘電体層、デバイス構造、並びに、ソース領域、ドレイン領域、ビットライン、ベース、エミッタ、コレクタ、導電性ライン、導電性ビアなどを含む能動要素及び受動要素を含む、その中の種々の要素及び／又はその上の層を含み得る。また、半導体ダイは、バイポーラ、絶縁ゲートバイポーラトランジスタ、ＣＭＯＳ、ＢｉＣＭＯＳ、及びＭＥＭＳを含む種々のプロセスから形成され得る。
【００４２】
本発明の特許請求の範囲内で、記載される例示の実施例に改変が成され得、他の実施例が可能である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図２Ｉ】
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【図２Ｊ】
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【図２Ｋ】
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【図２Ｌ】
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【図３Ａ】
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【図３Ｂ】
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【国際調査報告】
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