(57)【要約】本開示のメモリ構造体は、半導体基板の上方に形成されたポリシリコンのアクティブ列を含む。各アクティブ列は、１以上の垂直ＮＯＲストリングを含み、各ＮＯＲストリングは、ローカルソース線及びローカルビット線を共有する薄膜ストレージトランジスタを有する。ローカルビット線は、セグメント化されたグローバルビット線の１つのセグメントによって、半導体基板に設けられたセンスアンプに接続される。【選択図】図３Ｄ
2021512494.tif 000002
【特許請求の範囲】
【請求項１】
メモリ構造体であって、
実質的に平坦な表面を有し、メモリ回路を動作させるための回路が形成された半導体基板と、
前記半導体基板の上方に形成された半導体材料の複数のアクティブ列であって、各アクティブ列は、前記半導体基板の前記平坦な表面に対して直交する第１の方向に沿って延在し、かつ、第１の高濃度ドープ領域、第２の高濃度ドープ領域、及び前記第１の高濃度ドープ領域と前記第２の高濃度ドープ領域との両方に隣接する１以上の低濃度ドープ領域を含み、前記アクティブ列は、第２の方向に沿って延在する複数行のアクティブ列と、第３の方向に沿って延在する複数行のアクティブ列とを有する２次元アレイに配置され、前記第２の方向及び前記第３の方向は、前記半導体基板の前記平坦な表面に対して平行である、該複数のアクティブ列と、
前記各アクティブ列における１以上の表面上に設けられた電荷トラップ材料と、
複数のスタックをなす前記アクティブ列同士の間に設けられた、互いに電気的に絶縁された複数のワード線導体であって、前記各スタックは、前記第３の方向に沿って長手方向に延び、前記アクティブ列、前記電荷トラップ材料、及び前記ワード線導体は、互いに協働して複数の可変閾値薄膜トランジスタを形成し、前記各可変閾値薄膜トランジスタは、前記複数のワード線導体のうちの関連する前記ワード線導体、前記アクティブ列における前記低濃度ドープ領域の部分、前記低濃度ドープ領域の前記部分と前記ワード線導体との間の前記電荷トラップ材料、第１の高濃度ドープ領域、及び第２の高濃度ドープ領域を含む、該複数のワード線導体と、
それぞれ前記アクティブ列の上方及び下方で前記第２の方向に沿って長手方向に延びる第１の複数の相互接続導体及び第２の複数の相互接続導体と、を備え、
（ｉ）前記第１の高濃度ドープ領域は、ローカルビット線を形成し、前記可変閾値薄膜トランジスタの第１のドレインまたはソース端子として機能し、前記ローカルビット線は、前記第２の複数の相互接続導体のうちの関連する相互接続導体に選択的に接続され、
（ｉｉ）前記関連するワード線導体は、前記可変閾値薄膜トランジスタに制御電圧を提供するためのゲート端子として機能し、
（ｉｉｉ）前記第２の高濃度ドープ領域は、ローカルソース線を形成し、前記可変閾値薄膜トランジスタの第２のドレインまたはソース端子として機能し、前記ローカルソース線は、前記第１の複数の相互接続導体のうちの関連する相互接続導体に接続される、
メモリ構造体。
【請求項２】
請求項１に記載のメモリ構造体であって、
前記第２の複数の相互接続導体は、前記第２の方向に沿った前記アクティブ列の各行の下方に複数のビット線セグメントを含み、
前記各ビット線セグメントは、互いに選択的に電気的に絶縁され、かつ、前記アクティブ列の各行において所定の数のローカルビット線を接続する、メモリ構造体。
【請求項３】
請求項２に記載のメモリ構造体であって、
複数の領域ビット線セグメントをさらに備え、
前記各ビット線セグメントは、前記各領域ビット線セグメントに選択的に接続される、メモリ構造体。
【請求項４】
請求項２に記載のメモリ構造体であって、
複数のセグメント選択トランジスタをさらに備え、
前記各セグメント選択トランジスタは、対応するビット線セグメントを前記半導体基板の前記回路に選択的に接続する、メモリ構造体。
【請求項５】
請求項４に記載のメモリ構造体であって、
前記半導体基板の前記回路は、前記半導体基板の前記平坦な表面の全体にわたって配置された複数のセンスアンプを少なくとも含み、
前記各センスアンプは、１以上の前記セグメント選択トランジスタの別個のグループによって、対応するビット線セグメントに接続される、メモリ構造体。
【請求項６】
請求項４に記載のメモリ構造体であって、
前記セグメント選択トランジスタは、前記半導体基板に形成される、メモリ構造体。
【請求項７】
請求項２に記載のメモリ構造体であって、
前記各ワード線導体は、前記ワード線導体の両側の前記アクティブ列の可変閾値薄膜トランジスタのためのゲート端子を提供し、
前記ワード線導体の両側の互いに隣接する前記アクティブ列の前記ローカルビット線は、異なるビット線セグメントに関連付けられる、メモリ構造体。
【請求項８】
請求項１に記載のメモリ構造体であって、
前記第１の複数の相互接続導体は、前記第２の方向に沿った前記アクティブ列の各行の上方に複数のソース線セグメントを含み、
前記各ソース線セグメントは、前記アクティブ列の各行においての所定の数のローカルソース線を接続する、メモリ構造体。
【請求項９】
請求項８に記載のメモリ構造体であって、
前記各ソース線セグメントは、互いに選択的に電気的に絶縁される、メモリ構造体。
【請求項１０】
請求項９に記載のメモリ構造体であって、
グローバルソース線と、複数のセグメント選択トランジスタとをさらに備え、
前記各セグメント選択トランジスタは、所定の数のソース線セグメントをグローバルソース線に接続する、メモリ構造体。
【請求項１１】
請求項１０に記載のメモリ構造体であって、
前記各アクティブ列は、該アクティブ列の前記ローカルソース線を該アクティブ列の前記ローカルビット線に電気的に接続するためのプリチャージトランジスタをさらに含む、メモリ構造体。
【請求項１２】
請求項１１に記載のメモリ構造体であって、
前記各ソース線セグメントによって接続された前記ローカルソース線は、該ソース線セグメントに関連する前記アクティブ列における１以上の前記可変閾値薄膜トランジスタの読み出し、プログラム、プログラム禁止、または消去の動作中に仮想電圧源として機能するキャパシタンスを提供する、メモリ構造体。
【請求項１３】
請求項８に記載のメモリ構造体であって、
前記半導体基板は、ボディバイアス電圧源をさらに含み、
前記各アクティブ列の前記低濃度ドープ領域は、前記アクティブ列の上方または下方に設けられた導体によって、前記ボディバイアス電圧源に接続される、メモリ構造体。
【請求項１４】
請求項１３に記載のメモリ構造体であって、
前記アクティブ列の上方の前記導体は、前記第１の複数の相互接続導体のうちの１つを含む、メモリ構造体。
【請求項１５】
請求項１３に記載のメモリ構造体であって、
前記アクティブ列の上方の前記導体は、前記第３の方向に沿って配線される、メモリ構造体。
【請求項１６】
請求項８に記載のメモリ構造体であって、
前記複数のソース線セグメントのうちの関連するソース線セグメントに各々関連付けられた複数のチャージ列をさらに備え、
前記各チャージ列は、前記各アクティブ列の前記第１の高濃度ドープ領域及び前記第２の高濃度ドープ領域と構造的に実質的に同一の第１の高濃度ドープ領域及び第２の高濃度ドープ領域を有し、
前記各チャージ列は、それぞれ前記チャージ列の前記第１の高濃度ドープ領域及び前記第２の高濃度ドープ領域を選択的に接続する複数のパストランジスタをさらに含み、
前記第１の高濃度ドープ領域及び前記第２の高濃度ドープ領域のうちの少なくとも一方は、前記半導体基板の前記回路に接続される、メモリ構造体。
【請求項１７】
請求項１６に記載のメモリ構造体であって、
前記各チャージ列は、互いに隣接する２つのソース線セグメント間に形成される、メモリ構造体。
【請求項１８】
請求項１６に記載のメモリ構造体であって、
前記複数のワード線導体のうちの１以上のワード線導体が、前記複数のチャージ列のうちの１以上のチャージ列における前記複数のパストランジスタのうちの１以上のパストランジスタをアクティブ化する、メモリ構造体。
【請求項１９】
請求項１８に記載のメモリ構造体であって、
前記１以上のチャージ列の前記１以上のパストランジスタをアクティブ化する前記１以上のワード線導体を接続するグローバルソース線をさらに備える、メモリ構造体。
【請求項２０】
請求項１６に記載のメモリ構造体であって、
前記各チャージ列は、前記半導体基板のセグメント選択トランジスタによって、前記半導体基板に設けられた電圧源に接続される、メモリ構造体。
【請求項２１】
請求項２０に記載のメモリ構造体であって、
前記電圧源は、消去動作中に、ソース線の消去電圧を供給する、メモリ構造体。
【請求項２２】
請求項１に記載のメモリ構造体であって、
前記アクティブ列は、絶縁誘電体材料またはエアギャップによって互いに絶縁される、メモリ構造体。
【請求項２３】
請求項１に記載のメモリ構造体であって、
前記スタックの前記ワード線導体は、絶縁誘電体材料またはエアギャップによって互いに絶縁される、メモリ構造体。
【請求項２４】
請求項１に記載のメモリ構造体であって、
前記各アクティブ列に関連する前記可変閾値薄膜トランジスタは、１以上のＮＯＲ薄膜トランジスタストリングを構成するべく並列に配置される、メモリ構造体。
【請求項２５】
請求項１に記載のメモリ構造体であって、
前記各スタックの前記ワード線導体は、階段状構造体のステップを形成するべく、前記第１の方向に沿って互いに異なる位置に配置され、
前記各ワード線導体は、前記階段状構造体において、ビアによって、前記第１の複数の相互接続導体及び前記第２の複数の相互接続導体のうちの対応する一方に接続される、メモリ構造体。
【請求項２６】
請求項２５に記載のメモリ構造体であって、
互いに異なる前記スタックにおける前記階段状構造体の選択されたステップにおいて選択されたワード線導体は、前記第１の複数の相互接続導体及び前記第２の複数の相互接続導体のうちの対応する一方に接続される、メモリ構造体。
【請求項２７】
互いに重ねて配置された第１のモジュール式メモリ構造体及び第２のモジュール式メモリ構造体を含むメモリ構造体であって、
前記各モジュール式メモリ構造体が、請求項２５に記載のメモリ構造体を含む、メモリ構造体。
【請求項２８】
請求項２７に記載のメモリ構造体であって、
前記第１のモジュール式メモリ構造体及び前記第２のモジュール式メモリ構造体は、誘電体層によって互いに絶縁される、メモリ構造体。
【請求項２９】
請求項２８に記載のメモリ構造体であって、
前記第１のモジュール式メモリ構造体及び前記第２のモジュール式メモリ構造体内の前記アクティブ列は、前記第１の方向に沿って配列され、
該アクティブ列の前記ローカルソース線は、前記誘電体層を介してビアによって接続される、メモリ構造体。
【請求項３０】
請求項１に記載のメモリ構造体であって、
前記アクティブ列の前記ローカルソース線及び前記ローカルビット線の一方または両方に埋め込まれた金属製のパイロンをさらに備える、メモリ構造体。
【請求項３１】
請求項３０に記載のメモリ構造体であって、
前記金属製のパイロンは、窒化チタン、窒化タングステン、及びタングステンのうちの１以上を含む、メモリ構造体。
【請求項３２】
請求項３１に記載のメモリ構造体であって、
前記金属製のパイロンは、原子層蒸着技術を用いて形成される、メモリ構造体。
【請求項３３】
請求項１に記載のメモリ構造体であって、
前記各アクティブ列における前記低濃度ドープ領域は、第１のセクション及び第２のセクションを含み、
前記低濃度ドープ領域の前記第１のセクションは、前記アクティブ列の前記可変閾値薄膜トランジスタのためのチャネル領域として機能し、
前記低濃度ドープ領域の前記第２のセクションは、前記低濃度ドープ領域の前記第１のセクションの数倍のドーパント濃度を有する、メモリ構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高密度メモリ構造体に関する。特に、本発明は、相互接続された薄膜記憶素子によって形成された高密度メモリ構造体、例えば、水平ワード線を有する垂直ストリップに形成された薄膜ストレージトランジスタなどに関する。
【背景技術】
【０００２】
本開示では、メモリ回路構造体について説明する。これらのメモリ回路構造体は、従来の製造プロセスを用いて、平坦な半導体基板（例えば、シリコンウェハ）上に製造することができる。説明の明確化のために、「垂直」という用語は、半導体基板の表面に対して垂直な方向を指し、「水平」という用語は、半導体基板の表面に対して平行な任意の方向を指すものとする。
【０００３】
例えば「３次元垂直ＮＡＮＤストリング」などの、様々な高密度不揮発性メモリ構造体が、従来技術で知られている。これらの高密度メモリ構造体の多くは、堆積させた薄膜（例えば、ポリシリコン薄膜）から形成された薄膜蓄積トランジスタを使用して作製され、「メモリストリング」のアレイとして構成される。メモリストリングの１つのタイプは、ＮＡＮＤメモリストリング、または単に「ＮＡＮＤストリング」と呼ばれる。ＮＡＮＤストリングは、直列接続された多数の薄膜メモリトランジスタ（「ＴＦＴ」）から構成される。直列接続されたＴＦＴのうちの或るＴＦＴの内容を読み出すかまたはプログラムするためには、ＮＡＮＤストリング内の全ての直列接続されたＴＦＴのアクティブ化を必要とする。薄膜ＮＡＮＤトランジスタは、単結晶シリコン内に形成されたＮＡＮＤトランジスタよりも導電率が低いので、長いＮＡＮＤストリングを介して導通させる必要がある低い読み出し電流では、読み出しアクセスが比較的遅くなる（すなわち、読み出しレイテンシが比較的長くなる）。
【０００４】
別のタイプの高密度メモリ構造体は、ＮＯＲメモリストリング、または「ＮＯＲストリング」と呼ばれる。ＮＯＲストリングは、共有ソース領域及び共有ドレイン領域にそれぞれ接続された多数のストレージトランジスタを含む。このように、ＮＯＲストリング内のトランジスタは互いに並列に接続されているので、ＮＯＲストリング内の読み出し電流は、ＮＡＮＤストリングを通る読み出し電流よりもはるかに小さい抵抗で導通される。ＮＯＲストリング内の或るメモリトランジスタを読み出すかまたはプログラムするためには、そのメモリトランジスタのみをアクティブ化する（すなわち、「オン」または導通状態にする）必要があり、ＮＯＲストリング内の他の全てのメモリトランジスタは休止状態（すなわち、オフまたは非導通状態）に維持される。この結果、ＮＯＲストリングにより、読み出すべきアクティブ化されたストレージトランジスタのより迅速な検出が可能になる。従来のＮＯＲトランジスタは、適切な電圧が制御ゲートに印加されたときに、電子が、ソース領域とドレイン領域との間の電圧差によってチャネル領域内で加速され、制御ゲートとチャネル領域との間の電荷トラップ層に注入されるチャネルホットエレクトロン注入技術によってプログラムされる。チャネルホットエレクトロン注入プログラムでは、チャネル領域を流れるために比較的大きな電子流を必要とするので、並列にプログラム可能なトランジスタの数が制限される。ホットエレクトロン注入によってプログラムされたトランジスタとは異なり、ファウラー・ノルドハイム・トンネリングまたは直接トンネリングによってプログラムされたトランジスタでは、電子は、制御ゲートとソース領域及びドレイン領域との間に印加される高電界によって、チャネル領域から電荷トラップ層に注入される。ファウラー・ノルドハイム・トンネリング及び直接トンネリングは、チャネルホットエレクトロン注入よりも桁違いに効率的であり、大規模並列プログラムを可能にするが、プログラム禁止状態の影響をより受けやすい。
【０００５】
３次元ＮＯＲメモリアレイは、２０１１年３月１１日に出願され、２０１４年１月１４日に公開された、Ｈ．Ｔ  Ｌｕｅによる「３Ｄ  ＮＯＲアレイのメモリアーキテクチャ」なる標題の米国特許第８、６３０、１１４号明細書（特許文献１）に開示されている。
【０００６】
２０１５年９月２１日に出願され、２０１６年３月２４日に公開された、Ｈａｉｂｉｎｇ  Ｐｅｎｇによる「３次元不揮発性ＮＯＲ型フラッシュメモリ」なる標題の米国特許出願公開第２０１６／００８６９７０Ａ１号明細書（特許文献２）には、個々のメモリセルが、半導体基板に対して平行な水平方向に沿って積層され、導通チャネルの片側または両側に配置される全ての電界効果トランジスタによって共有されるソース電極及びドレイン電極を有する、ベーシックＮＯＲメモリグループのアレイから構成される不揮発性ＮＯＲフラッシュメモリデバイスが開示されている。
【０００７】
３次元ＮＡＮＤメモリ構造体は、例えば、２０１３年１月３０日に出願され、２０１４年１１月４日に公開された、Ａｌｓｍｅｉｅｒらによる「コンパクトな３次元垂直ＮＡＮＤ及びその製造方法」なる標題の米国特許第８、８７８、２７８号明細書（特許文献３）（Ａｌｓｍｅｉｅｒ）に開示されている。この特許文献３には、例えば、「テラビットセルアレイトランジスタ」（ＴＣＡＴ）ＮＡＮＤアレイ（図１Ａ）、「パイプ形状のビットコストスケーラブルな（Ｐ−ＢｉＣＳ）フラッシュメモリ」（図１Ｂ）、及び「垂直ＮＡＮＤ」メモリストリング構造などの様々なタイプの高密度ＮＡＮＤメモリ構造体が開示されている。同様に、２００２年１２月３１日に出願され、２００６年２月２８日に公開された、Ｗａｌｋｅｒらによる「直列接続されたトランジスタストリングを組み込んだプログラマブルメモリアレイ構造の製造方法」なる標題の米国特許第７、００５、３５０号明細書（特許文献４）（Ｗａｌｋｅｒ  Ｉ）にも、様々な３次元高密度ＮＡＮＤメモリ構造体が開示されている。
【０００８】
２００５年８月３日に出願され、２００９年１１月３日に公開された、Ｗａｌｋｅｒによる「デュアルゲートデバイス及び方法」なる標題の米国特許第７、６１２、４１１号明細書（特許文献５）（Ｗａｌｋｅｒ  ＩＩ）には、共有アクティブ領域が、その両側に形成された２つのＮＡＮＤストリングにおける独立して制御される記憶素子を提供する「デュアルゲート」メモリ構造体が開示されている。
【０００９】
３次元ＮＯＲメモリアレイは、２０１１年３月１１日に出願され、２０１４年１月１４日に公開された、Ｈ．Ｔ  Ｌｕｅによる「３Ｄ  ＮＯＲアレイのメモリアーキテクチャ」なる標題の米国特許第８、６３０、１１４号明細書（特許文献１）に開示されている。
【００１０】
垂直ポリシリコンゲートによって制御される水平ＮＡＮＤストリングを含む３次元メモリ構造体が、Ｗ．Ｋｉｍらによる論文「テラビット密度ストレージのためのスタック限界を克服する多層垂直ゲートＮＡＮＤフラッシュ」（２００９年ＶＬＳＩシンポジウム：技術論文のテクニカルダイジェスト、ｐｐ．１８８−１８９）（非特許文献１）（Ｋｉｍ）に開示されている。垂直ポリシリコンゲートを有する水平ＮＡＮＤストリングも含む、別の３次元メモリ構造体が、Ｈ．Ｔ．Ｌｉｕらによる論文「接合フリー埋込チャネルＢＥ−ＳＯＮＯＳデバイスを使用した高スケーラブル８レイヤー３Ｄ垂直ゲート（ＶＧ）ＴＦＴ  ＮＡＮＤフラッシュ」（２０１０年ＶＬＳＩシンポジウム：技術論文のテクニカルダイジェスト、ｐｐ．１３１−１３２）（非特許文献２）に開示されている。
【００１１】
図１Ａは、従来技術による３次元垂直ＮＡＮＤストリング１１１及び１１２を示す。図１Ｂは、従来技術による３次元垂直ＮＡＮＤストリングの基本回路図１４０を示す。具体的には、図１Ａの垂直ＮＡＮＤストリング１１１及び１１２、並びに、それらの回路図は、それぞれ、本質的に従来の水平ＮＡＮＤストリングであり、基板の表面に沿って３２個以上のトランジスタを直列に接続するのではなく、基板に対して直交するように９０度回転して配向されている。垂直ＮＡＮＤストリング１１１及び１１２は、基板から高層ビルのようにそびえ立つストリング形態の直列接続された薄膜トランジスタ（ＴＦＴ）であり、各ＴＦＴは、記憶素子と、ワード線導体の隣接スタック内のワード線導体の１つによって提供される制御ゲートとを有する。図１Ｂに示すように、垂直ＮＡＮＤストリングの最も単純な実施形態では、ＴＦＴ１５及び１６はそれぞれ、別個のワード線ＷＬ０及びＷＬ３１によって制御されるＮＡＮＤストリング１５０の最初及び最後のメモリトランジスタである。信号ＢＬＳによってアクティブ化されるビット線選択トランジスタ１１、及び、信号ＳＳによってアクティブ化される接地選択トランジスタ１２は、読み出し、プログラム、プログラム禁止、及び消去の各動作中に、垂直ＮＡＮＤストリング１５０内のアドレス指定されたＴＦＴを、端子１４において対応するグローバルビット線ＧＢＬに接続し、端子１３においてグローバルソース線（ＧＳＬ）に接地させる働きをする。任意の１つのＴＦＴ（例えば、ＴＦＴ１７）の内容の読み出しまたはプログラムのためには、垂直ＮＡＮＤストリング１５０内の３２個の全てのＴＦＴをアクティブ化して、各ＴＦＴを読み出し禁止及びプログラム禁止の状態にする必要がある。このような条件により、垂直ＮＡＮＤストリングに設けることができるＴＦＴの数は、６４個以下または１２８個以下に制限される。さらに、垂直ＮＡＮＤストリングが形成されるポリシリコン薄膜は、単結晶シリコン基板に形成される従来のＮＡＮＤストリングよりもチャネル移動度が非常に低く、そのためより高い抵抗率を有し、その結果、従来のＮＡＮＤストリングの読み出し電流に比べて読み出し電流が低くなる。
【００１２】
「垂直構造半導体メモリデバイス及びその製造方法」なる標題の米国特許出願公開第２０１１／０２９８０１３号明細書（特許文献６）（Ｈｗａｎｇ）には、３次元垂直ＮＡＮＤストリングが開示されている。この特許文献６の図４Ｄには、ラップアラウンドスタックワード線（図１Ｃの１５０として本明細書に再掲されている）によってアドレス指定される３次元垂直ＮＡＮＤストリングのブロックが図示されている（本明細書において、図１Ｃとして再掲する）。
【００１３】
１９９６年７月２３日に出願され、１９９８年６月１６日に公開された、Ｅｉｔａｎによる「非対称電荷トラップを利用したメモリセル」なる標題の米国特許第５、７６８、１９２号明細書（特許文献７）には、本発明の一実施形態で使用されるタイプのＮＲＯＭ型メモリトランジスタ動作が開示されている。
【００１４】
２０１０年１０月１１日に出願され、２０１１年９月２７日に公開された、Ｚｖｉ  Ｏｒ−Ｂａｃｈらによる「非対称電荷トラップを利用したメモリセル」なる標題の米国特許第８、０２６、５２１号明細書（特許文献８）には、第１の層及び第２の層が水平に配向されたトランジスタを含む、層転写された単結晶シリコンの第１の層及び第２の層が開示されている。この構造では、水平方向に配向されたトランジスタの第２の層が、水平方向に配向されたトランジスタの第１の層を覆い、水平方向に配向されたトランジスタの各グループは側部ゲートを有する。この構造では、水平方向に配向されたトランジスタの第２の層は、水平に配向されたトランジスタの第１の層を覆い、水平方向に配向されたトランジスタの各グループは側部ゲートを有する。
【００１５】
従来の不揮発性メモリトランジスタ構造を有するが、データ保持時間が短いトランジスタは、「準揮発性（quasi-volatile）」と呼ぶことができる。これに関連して、従来の不揮発性メモリのデータ保持時間は、数十年を超える。単結晶シリコン基板上の平坦な準揮発性メモリトランジスタが、Ｈ．Ｃ．  Ｗａｎｎ及びＣ．Ｈｕによる論文「ダイナミックメモリ用途のためのモノデバイス構造における高耐久性極薄トンネル酸化物」（IEEE Electron Device letters, Vol. 16, No. 11, November 1995, pp 491-493）（非特許文献３）に開示されている。また、準揮発性メモリを有する準揮発性３−Ｄ  ＮＯＲアレイが、上述の米国特許第８、６３０、１１４号明細書（特許文献１）に開示されている。
【００１６】
Ｔ．Ｔａｎａｋａらによる論文「７６８Ｇｂ  ３ｂ／セル３ＤフローティングゲートＮＡＮＤフラッシュメモリ」（the Digest of Technical Papers, the 2016 IEEE International Solid-State Circuits Conference, pp. 142-144）（非特許文献４）には、３次元ＮＡＮＤメモリアレイの真下にＣＭＯＳ論理回路を配置することが開示されている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】米国特許第８、６３０、１１４号明細書
【特許文献２】米国特許出願公開第２０１６／００８６９７０号明細書
【特許文献３】米国特許第８、８７８、２７８号明細書
【特許文献４】米国特許第７、００５、３５０号明細書
【特許文献５】米国特許第７、６１２、４１１号明細書
【特許文献６】米国特許出願公開第２０１１／０２９８０１３号明細書
【特許文献７】米国特許第５、７６８、１９２号明細書
【特許文献８】米国特許第８、０２６、５２１号明細書
【非特許文献】
【００１８】
【非特許文献１】W. Kim et al., "Multi-layered Vertical gate NAND Flash Overcoming Stacking Limit for Terabit Density Storage", 2009 Symposium on VLSI Tech. Dig. of Technical Papers, pp 188-189
【非特許文献２】H.T. Lue et al., "A Highly Scalable 8- Layer 3D Vertical-gate (VG) TFT NAND Flash Using Junction-Free Buried Channel BE-SONOS Device", 2010 Symposium on VLSI: Tech. Dig. Of Technical Papers, pp.131-13
【非特許文献３】H.C. Wann and C.Hu, "High-Endurance Ultra-Thin Tunnel Oxide in Monos Device Structure for Dynamic Memory Application", IEEE Electron Device letters, Vol. 16, No. 11, November 1995, pp 491-493
【非特許文献４】T. Tanaka et al., "A 768 Gb 3b/cell 3D-Floating-Gate NAND Flash Memory", Digest of Technical Papers, the 2016 IEEE International Solid-State Circuits Conference, pp. 142-144
【発明の概要】
【課題を解決するための手段】
【００１９】
本発明の一実施形態によれば、３次元垂直ＮＯＲフラッシュメモリストリング（「マルチゲート垂直ＮＯＲストリング」、または単に「垂直ＮＯＲストリング」）と呼ばれる高密度メモリ構造体が提供される。垂直ＮＯＲストリングは、並列に接続された複数の薄膜トランジスタ（「ＴＦＴ」）を含み、ＴＦＴは、それぞれ略垂直方向に延在する共通ソース領域及び共通ドレイン領域を有する。加えて、垂直ＮＯＲストリングは、それぞれ垂直ＮＯＲストリングの各ＴＦＴを制御する複数の水平制御ゲートを含む。垂直ＮＯＲストリングのＴＦＴは並列に接続されるので、垂直ＮＯＲストリングにおける読み出し電流は、ＴＦＴが同数のＮＡＮＤストリングにおける読み出し電流よりもはるかに小さい抵抗で導通する。垂直ＮＯＲストリング内のＴＦＴのいずれか１つの読み出しまたはプログラムを行うためには、そのＴＦＴのみをアクティブ化するだけでよく、垂直ＮＯＲストリング内の他の全てのＴＦＴは非導通のままでよい。その結果として、垂直ＮＯＲストリングは、より高速なセンシングを可能にし、プログラムディスターブ状態または読み出しディスターブ状態を最小限に抑えながら、はるかに多くの（例えば、数百またはそれ以上）ＴＦＴを含むことができる。
【００２０】
一実施形態では、垂直ＮＯＲストリングの共有ドレイン領域はグローバルビット線（「電圧Ｖｂｌ」）に接続され、垂直ＮＯＲストリングの共有ソース領域はグローバルソース線（「電圧Ｖｓｓ」）に接続される。あるいは、第２の実施形態では、共有ドレイン領域のみが供給電圧にバイアスされたグローバルビット線に接続され、共有ソース領域は、共有ソース領域内の電荷量によって決定される電圧にプリチャージされる。プリチャージを行うために、共有ソース領域の寄生容量Ｃをプリチャージする１以上の専用ＴＦＴを設けてもよい。
【００２１】
本発明の一実施形態によれば、マルチゲートＮＯＲフラッシュ薄膜トランジスタアレイ（「マルチゲートＮＯＲストリングアレイ」）は、シリコン基板の表面に対して垂直に延在する垂直ＮＯＲストリングのアレイとして構成される。各マルチゲートＮＯＲストリングアレイは、第１の水平方向に沿って延びる各行をなすように配列された多数の垂直アクティブ列を含む。各アクティブ列は、第１の導電型に高濃度ドープされた２つの垂直ポリシリコン領域を有し、この２つの垂直ポリシリコン領域は、ドープされていないかまたは第２の導電型に低濃度ドープされた１以上の垂直ポリシリコン領域によって互いに絶縁される。高濃度ドープされた領域はそれぞれ、共有ソース領域または共有ドレイン領域を形成する。また、低濃度ドープされた領域はそれぞれ、第１の水平方向に対して直交して延在する１以上の水平導体のスタックと協働して、複数のチャネル領域を形成する。電荷トラップ材料は、アクティブ列内のＴＦＴの少なくともチャネル領域を覆う記憶素子を形成する。各スタック内の水平導電線は、互いに電気的に絶縁されており、アクティブ列の記憶素子及びチャネル領域上に制御ゲートを形成する。このようにして、マルチゲートＮＯＲストリングアレイは、ストレージＴＦＴの３次元アレイを形成する。
【００２２】
一実施形態では、サポート回路が半導体基板に形成され、サポート回路及び半導体基板の上方に形成された複数のマルチゲートＮＯＲストリングアレイをサポートする。サポート回路としては、アドレスエンコーダ、アドレスデコーダ、センスアンプ、入力／出力ドライバ、シフトレジスタ、ラッチ、基準セル、電源線、バイアス及び基準電圧発生器、インバータ、ＮＡＮＤ、ＮＯＲ、排他的論理和及び他の論理ゲート、他のメモリ素子、シーケンサ、並びに、状態機械などが挙げられる。マルチゲートＮＯＲストリングアレイは、各ブロックが複数のマルチゲートＮＯＲストリングアレイを有する複数ブロックの回路として構成することができる。
【００２３】
本発明の実施形態によれば、垂直ＮＯＲストリング内のＴＦＴの閾値電圧の変動は、同一または別のマルチゲート垂直ＮＯＲストリングアレイ内に、１以上の電気的にプログラム可能な基準垂直ＮＯＲストリングを設けることによって補償することができる。垂直ＮＯＲストリングに固有のバックグラウンドリーク電流は、読み出し中のＴＦＴの結果を、プログラム可能な基準垂直ＮＯＲストリングで同時に読み出されるＴＦＴの結果と比較することによって、読み出し動作中に実質的に無効化することができる。いくつかの実施形態では、垂直ＮＯＲストリングの各ＴＦＴは、各制御ゲートとそれに対応するチャネル領域との間の容量結合を増大させ、それによって、プログラム中のチャネル領域から電荷トラップ材料（すなわち、記憶素子）へのトンネリングを増強させ、消去中の制御ゲートから電荷トラップ材料への電荷注入を減少させるように形成される。この好ましい容量結合は、垂直ＮＯＲストリングの各ＴＦＴに１ビット以上記憶させるのに特に有用である。別の実施形態では、各ＴＦＴの電荷トラップ材料は、データ保持時間が短くなり記憶されたデータのリフレッシュが必要となるが、高い書き込み／消去サイクル耐久性を提供するようにその構造を改変してもよい。しかしながら、垂直ＮＯＲストリングアレイに必要とされるリフレッシュは、従来のダイナミックランダムアクセスメモリ（ＤＲＡＭ）におけるリフレッシュよりも頻度がはるかに少なくなると予想されるので、本発明のマルチゲートＮＯＲストリングアレイは、いくつかのＤＲＡＭアプリケーションにおいても動作することができる。このような垂直ＮＯＲストリングを使用することにより、従来のＤＲＡＭと比較して大幅に低いビット当たりコストのフィギュアオブメリット、及び、従来のＮＡＮＤストリングアレイと比較して大幅に小さい読み出しレイテンシが可能になる。
【００２４】
別の実施形態では、垂直ＮＯＲストリングは、ＮＲＯＭ／ミラービットＴＦＴストリングとして、プログラム、消去、及び読み出しを行うことができる。
【００２５】
ＴＦＴを、従来技術の垂直ＮＡＮＤストリングではなく、垂直ＮＯＲストリングとして構成することにより、（ｉ）ダイナミックランダムアクセスメモリ（ＤＲＡＭ）アレイのレイテンシに近づけることができる読み出しレイテンシの低減、（ｉｉ）長いＮＡＮＤフラッシュストリングに関連する読み出しディスターブ状態及びプログラムディスターブ状態から受ける影響の低減、並びに、（ｉｉｉ）ＮＡＮＤフラッシュストリングと比較して、ビット当たりのコストの低減、という効果が得られる。
【００２６】
本発明の別の実施形態によれば、メモリ構造体内の各アクティブ列は、１以上の垂直ＮＯＲストリングを含み、各ＮＯＲストリングは、ローカルソース線及びローカルビット線を共有する薄膜ストレージトランジスタを有し、ローカルビット線は、セグメント化されたグローバルビット線の１つのセグメントによって、半導体基板に設けられたセンスアンプに接続される。読み出しセンスレイテンシを大幅に低減させるために、かなりの長い距離（例えば、チップの全長からその半分の長さまでの範囲）にわたって延びる単一のグローバルビット線ではなく、複数のより短いグローバルビット線セグメントが提供される。このような各グローバルセグメントは、１以上の隣接するローカルビット線を、グメントコネクタを介して、半導体基板に設けられたセグメントセンスアンプに接続する。ローカルソース線が仮想接地電圧（例えば、Ｖｓｓ）にプリチャージされる実施形態では、隣接するローカルソース線のグループを１つのローカルソース線セグメントに接続する短いグローバルソース線セグメントコネクタを設けることによって、仮想接地の寄生容量が大幅に増加する。セグメントに含まれるローカルソース線の数によって、合成寄生容量（Ｃ）が決定される。
【００２７】
本発明は、添付の図面と併せて、以下の詳細な説明を参照することにより、より良く理解できるであろう。
【図面の簡単な説明】
【００２８】
【図１Ａ】図１Ａは、従来技術による３次元垂直ＮＡＮＤストリング１１１及び１１２を示す図である。
【図１Ｂ】図１Ｂは、従来技術による３次元垂直ＮＡＮＤストリングの基本回路図１４０を示す図である。
【図１Ｃ】図１Ｃは、ラップアラウンドスタックワード線１５０によってアドレス指定される３次元垂直ＮＡＮＤストリングのブロックの３次元構造を示す図である。
【図２】図２は、概念化されたメモリ構造体１００を示す図であり、本発明の一実施形態による、垂直ＮＯＲストリングの形態で設けられたメモリセルの３次元構造を示す。各垂直ＮＯＲストリングは、多数の水平ワード線のうちの１つによって制御されるメモリセルを有する。
【図３Ａ】図３Ａは、本発明の一実施形態による、アクティブ列に形成された垂直ＮＯＲストリング３００のＺ−Ｙ平面の基本回路図である。垂直ＮＯＲストリング３００は、不揮発性ストレージＴＦＴの３次元アレイ（配列）を表し、各ＴＦＴは、ローカルソース線（ＬＳＬ）３５５及びローカルビット線（ＬＢＬ）３５４を共有し、グローバルビット線（ＧＢＬ）３１４及びグローバルソース線（ＧＳＬ）３１３によってそれぞれアクセスされる。
【図３Ｂ】図３Ｂは、本発明の一実施形態による、アクティブ列に形成された垂直ＮＯＲストリング３０５のＺ−Ｙ平面の基本回路図である。垂直ＮＯＲストリング３０５は、不揮発性ストレージＴＦＴの３次元アレイ（配列）を表し、寄生キャパシタＣを有する共有ローカルソース線３５５を所定の電圧（「Ｖｓｓ」）に設定するための専用プリチャージＴＦＴ３７０を含む。
【図３Ｃ】図３Ｃは、１以上のプログラムされた閾値電圧を有し、寄生キャパシタ３６０に接続された動的不揮発性ストレージトランジスタ３１７の基本回路図である。キャパシタ３６０は、ソース端子（ソース線）３５５が仮想電圧Ｖｓｓを一時的に保持するようにプリチャージされ、これにより、制御ゲート３２３ｐの電圧が閾値電圧を超えた電圧まで上昇したときに、電圧Ｖｓｓの放電によってトランジスタ３１７の閾値電圧を動的に検出することが可能になる。
【図３Ｄ】図３Ｄは、図３Ａの実施形態における垂直ＮＯＲメモリアレイ回路アーキテクチャの変形例を示す。この変形例では、グローバルビット線（ＧＢＬ）３１４は、ビット線セグメントＭＳＢＬ１、ＭＳＢＬ２、・・・に置き換えられ、各々は、複数の隣接するローカル垂直ビット線３７４−１、３７４−２、・・・を接続する。セグメントは、次に、セグメント選択薄膜トランジスタ５８６−１、・・・、５８６Ｎを介して、領域ビット線セグメントＳＧＢＬ１、ＳＧＢＬ２、・・・に接続される。領域ビット線セグメントはそれぞれ、複数のビット線セグメントに関連付けられ、誘電体（絶縁層）３９３によって、それらの下方のシリコン基板３１０に設けられたセンスアンプ及び他の回路から絶縁される。
【図３Ｅ】図３Ｅは、図３Ｄの実施形態の回路アーキテクチャの変形例を示す。この変形例では、グローバルソース選択線３１３は、ソース選択トランジスタＳＬＳ１を介して、ソース線セグメントＭＳＳＬ１に関連する隣接する垂直ローカルソース線３７５−１、３７５−２、・・・のグループにアクセスする。
【図３Ｆ】図３Ｆは、図３Ｅの実施形態の回路アーキテクチャの変形例を示す。この変形例では、グローバルソース線３１３は、除去され、垂直ローカルソース線３７５−１、３７５−２、・・・を接続するローカルソース線セグメントＭＳＳＬ１に置き換えられる。垂直ローカルソース線３７５−１、３７５−２、・・・は、プリチャージトランジスタ（例えば、プリチャージトランジスタ３７０）を介して、仮想接地電圧ＶＳＳにチャージされ保持される。
【図３Ｇ】図３Ｇは、図３Ｆの実施形態の回路アーキテクチャの変形例を示す。この変形例では、ローカルビット線セグメントＳＧＢＬ１、ＳＧＢＬ２、・・・は、ビット線セグメントＭＳＢＬ１、ＭＳＢＬ２、・・・と結合され、ビア３２２を介して、基板に設けられたセグメント選択トランジスタ３１５−１、３１５−２・・・に接続される（これにより、図３Ｄのセグメント選択薄膜トランジスタ５８６−１、５８６−２、・・・に取って代わる）。
【図３Ｈ】図３Ｈは、図３Ｇの実施形態の回路アーキテクチャの変形例を示す。この変形例では、互いに隣接する２つのビット線セグメントＭＳＢＬ１、ＭＳＢＬ２は、２つのビット線セグメント間のＢＬ０という符号が付された空間に形成された専用の垂直アクティブ列３８１を介して基板３１０と接続された、それらのローカルソース線セグメントＭＳＳＬ１、ＭＳＳＬ２を有する。
【図３Ｉ】図３Ｉ及び３Ｉ−１（３Ｉ及び３Ｉ−１へのキー）は、図３Ｈの実施形態の上部Ｘ−Ｙ平面図を示し、ソースセグメントＭＳＳＬ１内の各垂直ローカルソース線は、アクティブ列３８１を介して供給される電圧ＶＳＳまたはＶｂｌに保持される。
【図３Ｉ−１】図３Ｉ及び３Ｉ−１（３Ｉ及び３Ｉ−１へのキー）は、図３Ｈの実施形態の上部Ｘ−Ｙ平面図を示し、ソースセグメントＭＳＳＬ１内の各垂直ローカルソース線は、アクティブ列３８１を介して供給される電圧ＶＳＳまたはＶｂｌに保持される。
【図４Ａ】図４Ａは、本発明の一実施形態による、Ｚ−Ｙ平面の断面図であり、各々が図３Ａまたは図３Ｂのいずれかに示した基本回路図を有する垂直ＮＯＲストリングを形成することができる、互いに並列に配置されたアクティブ列４３１及びアクティブ列４３２を示す。
【図４Ａ−１】図４Ａ−１は、図４Ａの垂直ＮＯＲストリングの上面図であり、垂直ローカルソース線またはドレイン線の導電性を増強するべく、ローカルソース線またはドレイン線のピラーのコアは金属材料４２０（Ｍ）を含有している。
【図４Ｂ】図４Ｂは、本発明の一実施形態による、Ｚ−Ｘ平面の断面図であり、アクティブ列４３０Ｒ、４３０Ｌ、４３１Ｒ及び４３１Ｌ、電荷トラップ層４３２及び４３４、並びに、ワード線スタック４２３ｐ−Ｌ及び４２３ｐ−Ｒを示す。
【図４Ｃ】図４Ｃは、本発明の一実施形態による、垂直ＮＯＲストリング対４９１及び４９２のＺ−Ｘ平面における基本回路図である。
【図５Ａ】図５Ａは、本発明の一実施形態による、Ｚ−Ｙ平面の断面図であり、アクティブ列５３１の垂直ＮＯＲストリングと、グローバルビット線５１４−１（ＧＢＬ１）、グローバルソース線５０７（ＧＳＬ１）、及び共通ボディバイアスソース５０６（Ｖｂｂ）との間の接続を示す。
【図５Ｂ】図５Ｂは、本発明の一実施形態による、Ｚ−Ｙ平面の断面図であり、例えばＰ＋ポリシリコンから誘電体層５９２内に形成された導電性ピラー５９１を介した、本体領域５５６（Ｐ−チャネル材料を提供する）と、アクティブ列５８１の上方に設けられ、ワード線に対して平行に延在する導体５９０との間の接続を示す。導体５９０は、基板５０５内の電圧源５９４から、誘電絶縁体５０９を貫通して形成された開口部内に設けられたビア５９３を介して、ボディバイアス電圧Ｖｂｂを受け取る。
【図６Ａ】図６Ａは、本発明の一実施形態による、Ｘ−Ｙ平面の断面図であり、図４Ｃに関連して説明したように、垂直ＮＯＲストリング４５１ａのＴＦＴ６８５（ＴＬ）、及び垂直ＮＯＲストリング対４９１の垂直ＮＯＲストリング４５１ｂのＴＦＴ６８４（ＴＲ）を示す。図６Ａでは、グローバルビット線６１４−１は、ローカルビット線ＬＢＬ−１に対して一つおきにアクセスし、トランジスタチャネル領域６５６Ｌの所定の湾曲部６７５によって、プログラム中の各制御ゲートと対応するチャネルとの間の容量結合が増幅される。
【図６Ｂ】図６Ｂは、本発明の一実施形態による、Ｘ−Ｙ平面の断面図であり、図４Ｃに関連して説明したように、垂直ＮＯＲストリング対４９１の垂直ＮＯＲストリング４５１ｂのＴＦＴ６８４（ＴＲ）、及びアクティブ領域を共有する垂直ＮＯＲストリング４５１ａのＴＦＴ６８５（ＴＬ）を示す。図６Ｂでは、グローバルビット線６１４−１は、ローカルビット線６５４（ＬＢＬ−１）に対して一つおき（奇数番目）にアクセスし、グローバルビット線６１４−２は、ローカルビット線６５７−２（ＬＢＬ−２）に対して一つおき（偶数番目）にアドレス指定し、ローカルソース線ＬＳＬ−１及びＬＳＬ−２は、仮想電源電圧Ｖｓｓを供給するためにプリチャージされる。
【図６Ｃ】図６Ｃは、本発明の一実施形態による、Ｘ−Ｙ平面の断面図であり、各々がワード線群を含む専用ワード線スタック６２３ｐと、（ピラーすなわち柱状部である）ローカル垂直ピラービット線６５４（Ｚ方向に沿って延びる）及びローカル垂直ピラーソース線６５５（Ｚ方向に沿って延びる）とを示す。専用ワード線スタック６２３ｐのワード線群の各ワード線は、垂直ＮＯＲストリングのＴＦＴを包み込む（「ラップアラウンド」する）ように延在し、ローカル垂直ピラービット線６５４及びローカル垂直ピラーソース線６５５はそれぞれ、グローバル水平ビット線６１４及びグローバル水平ソース線６１５によってアクセスされる。図６Ｃでは、互いに隣接するワード線スタック６２３ｐは、エアギャップ６１０または別の誘電絶縁体によって、互いに絶縁される。
【図６Ｄ】図６Ｄは、本発明の一実施形態による、Ｘ−Ｙ平面の断面図であり、垂直ＮＯＲストリングが千鳥状に最密充填された形態を示す。垂直ＮＯＲストリングは、図６Ｃに示した場合と同様に、ワード線スタック６２３ｐを共有し、プリチャージされた寄生キャパシタ６６０の各々が、プリチャージされた仮想供給電圧Ｖｓｓを供給する。
【図６Ｅ】図６Ｅは、図６Ｂに示した実施形態のレイアウトを使用して、アクティブ列の隣接する行におけるボディ領域６５６（Ｌ＋Ｒ）間で共有されるボディバイアス電圧Ｖｂｂ（例えば、導体６９０−１及び６９０−２を介して）を提供することを示すＸ−Ｙ平面図である。
【図６Ｆ】図６Ｆは、本発明のビット線セグメンテーションスキームに関連する、或る平面（すなわち、或る階段ステップ）上のローカルワード線を接続するためのグローバルワード線の一実施形態を示す。
【図６Ｇ】図６Ｇは、本発明の一実施形態による、垂直ＮＯＲストリングメモリアレイの一実施形態を示し、この実施形態では、ストレージトランジスタの層数が垂直方向に２倍になったときに、ワード線階段状ステップによって占有されるシリコン面積が２倍になることを回避することができる。
【図７Ａ】図７Ａは、本発明の一実施形態による、マルチゲートＮＯＲストリングアレイの製造プロセスにおいて作製される中間構造体の断面図である。
【図７Ｂ】図７Ｂは、本発明の一実施形態による、マルチゲートＮＯＲストリングアレイの製造プロセスにおいて作製される中間構造体の断面図である。
【図７Ｃ】図７Ｃは、本発明の一実施形態による、マルチゲートＮＯＲストリングアレイの製造プロセスにおいて作製される中間構造体の断面図である。
【図７Ｄ】図７Ｄは、本発明の一実施形態による、マルチゲートＮＯＲストリングアレイの製造プロセスにおいて作製される中間構造体の断面図である。
【図７Ｄ−１】図７Ｄ−１は、Ｘ−Ｙ平面の断面図であり、ローカルソース線またはローカルビット線の垂直ピラーのコアに導電性材料７２０（Ｍ）が含有されることを示す。
【図８Ａ】図８Ａは、垂直ＮＯＲストリングのローカルソース線（ＬＳＬ）がハードワイヤードされた実施形態における読み出し動作の概略図である。図８Ａにおいて、「ＷＬｓ」は選択されたワード線上の電圧を表し、垂直ＮＯＲストリング内の全ての選択されていないワード線（「ＷＬＮＳ」）は、読み出し動作中は０Ｖに設定される。
【図８Ｂ】図８Ｂは、ローカルソース線がプリチャージ仮想電圧Ｖｓｓでフロート状態になる実施形態における読み出し動作の概略図である。図８Ｂにおいて、「ＷＬＣＨＧ」は、プリチャージされたトランジスタ（例えば、図３Ｃのプリチャージされたトランジスタ３１７または３７０）上のゲート電圧を表す。
【発明を実施するための形態】
【００２９】
図２は、概念化されたメモリ構造体１００を示す図であって、垂直ＮＯＲストリングの形態で設けられたメモリセル（または記憶素子）の３次元構造を示す。本発明の一実施形態によれば、概念化されたこのメモリ構造体１００では、各垂直ＮＯＲストリングは、対応する水平ワード線によってそれぞれ制御されるメモリセルを含む。概念化されたメモリ構造体１００では、各メモリセルは、「垂直に」、すなわち、基板層１０１の表面に対して直交する方向に沿って設けられた堆積薄膜内に形成される。基板層１０１は、例えば、当業者によく知られている、集積回路を製造するために使用される従来のシリコンウェハであり得る。この詳細な説明では、説明を容易にすることのみを目的として、（図２に示すような）デカルト座標系が採用される。この座標系の下では、基板層１０１の表面は、Ｘ−Ｙ平面に対して平行な平面と見なされる。したがって、本明細書で使用するとき、「水平」という用語は、Ｘ−Ｙ平面に対して平行な任意の方向を指し、一方、「垂直」という用語は、Ｚ方向を指す。
【００３０】
図２において、Ｚ方向の各垂直アクティブ列は、垂直ＮＯＲストリング（例えば、垂直ＮＯＲストリング１２１）の記憶素子またはＴＦＴを表す。垂直ＮＯＲストリングは、Ｘ方向に沿ってそれぞれ延びる複数の行をなすように規則的に配列されている（当然ながら、この配列は、Ｙ方向に沿ってそれぞれ延びる行をなす配列として見ることもできる）。垂直ＮＯＲストリングの記憶素子は、垂直ローカルソース線及び垂直ローカルビット線（図示せず）を共有する。水平ワード線のスタック（例えば、ＷＬ１２３）は、Ｙ方向に沿って延びており、各ワード線は、Ｙ方向に沿ってワード線に隣接して位置する垂直ＮＯＲストリングの対応するＴＦＴの制御ゲートとして機能する。グローバルソース線（例えば、ＧＳＬ１２２）及びグローバルビット線（例えば、ＧＢＬ１２４）は、一般に、概念化されたメモリ構造体１００の底部の下方または頂部の上方のいずれかを通るＸ方向に沿って設けられる。代替的に、信号線ＧＳＬ１２２及びＧＢＬ１２４は両方とも、概念化されたメモリ構造体１００の下方、またはその頂部の上方に配線してもよく、この場合、これら各信号線は、アクセストランジスタ（図示せず）によって、個々の垂直ＮＯＲストリングのローカルソース線及びローカルビット線に選択的に接続してもよい。従来技術の垂直ＮＡＮＤストリングとは異なり、本発明の垂直ＮＯＲストリングでは、その記憶素子のいずれか１つに対しする書き込みまたは読み出しは、垂直ＮＯＲストリング内の他の記憶素子のアクティブ化を伴わない。図２に示すように、説明のみを目的とした例示として、概念化されたメモリブロック（メモリ構造体）１００は、垂直ＮＯＲストリングの４×５配列からなるマルチゲート垂直ＮＯＲストリングアレイであり、各ＮＯＲストリングは、通常、３２個以上の記憶素子及びアクセス選択トランジスタを有する。概念化された構造体として、メモリブロック（メモリ構造体）１００は、単に、本発明のメモリ構造体の或る顕著な特徴を抽象化したものに過ぎない。図２には、各垂直ＮＯＲストリングが複数の記憶素子を有する垂直ＮＯＲストリングの４×５配列として示されているが、本発明のメモリ構造体は、Ｘ方向及びＹ方向のいずれかに沿った各行に任意の数の垂直ＮＯＲストリングを有してもよく、各垂直ＮＯＲストリングは、任意の数の記憶素子を有してもよい。例として、各ＮＯＲストリングが、例えば、２、４、８、１６、３２、６４、１２８またはそれ以上の個数の記憶素子を有する数千の垂直ＮＯＲストリングを、Ｘ方向及びＹ方向の両方に沿って行をなすように配列してもよい。
【００３１】
図２の各垂直ＮＯＲストリング（例えば、垂直ＮＯＲストリング１２１）の記憶素子の数は、垂直ＮＯＲストリング制御ゲートを提供するワード線（例えば、ＷＬ１２３）の数に対応する。ワード線は、Ｙ方向に沿ってそれぞれ延びる細長い金属ストリップとして形成される。ワード線は、互いに積み重ねられ、それらの間の誘電体絶縁層によって互いに電気的に絶縁される。各スタック内のワード線の数は、任意の数であってよいが、２の整数乗（すなわち、２のｎ乗（ｎは整数））であることが好ましい。ワード線の数に対する２のべき乗の選択は、従来のメモリ設計における慣例に従う。バイナリアドレスをデコードすることによって、アドレス指定可能な各メモリユニットにアクセスすることが慣例である。この慣例的は好みの問題であり、従う必要はない。例えば、本発明の範囲内で、概念化されたメモリ構造体１００は、Ｘ方向及びＹ方向の各行に沿って、必ずしも２のｎ乗（ｎは任意の整数）ではない数のＭ個の垂直ＮＯＲストリングを有することができる。以下に説明するいくつかの実施形態では、２つの垂直ＮＯＲストリングが垂直ローカルソース線及び垂直ローカルビット線を共有することができるが、２つの垂直ＮＯＲストリングのそれぞれの記憶要素は、２つの別個のワード線スタックによって制御される。これにより、垂直ＮＯＲストリングの記憶密度は、実質的に２倍になる。
【００３２】
図２の概念化されたメモリ構造体１００は、単にメモリセルの構成を説明するためにのみ提供されているので、Ｘ方向、Ｙ方向、及びＺ方向のいずれにおいても特定のスケールで描かれてはいない。
【００３３】
図３Ａは、アクティブ列に形成された垂直ＮＯＲストリング３００のＺ−Ｙ平面における基本回路図である。垂直ＮＯＲストリング３００は、不揮発性ストレージＴＦＴの３次元アレイを表し、本発明の一実施形態によれば、各ＴＦＴは、ローカルソース線３５５及びローカルビット線３５４を共有する。この詳細な説明では、「アクティブ領域」、「アクティブ列」、または「アクティブストリップ」という用語は、アクティブデバイス（例えば、トランジスタまたはダイオード）がその上に形成され得る１以上の半導体材料の領域、列、またはストリップを指す。図３Ａに示すように、垂直ＮＯＲストリング３００は、Ｚ方向に沿って延びており、かつ、垂直ローカルソース線３５５と垂直ローカルドレインすなわちビット線３５４との間に並列に接続されたＴＦＴ３１６及びＴＦＴ３１７を有している。ビット線３５４及びソース線３５５は互いに対して離間しており、それらの間の領域（すなわち、ボディ領域３５６）は、垂直ＮＯＲストリング内のＴＦＴに対するチャネル領域を提供する。記憶素子は、チャネル領域３５６と各水平ワード線３２３ｐとの交差部に形成される。ここで、ｐは、ワード線スタック内のワード線のインデックスである。この例では、ｐは、０〜３１の範囲の任意の値を取り得る。ワード線は、Ｙ方向に沿って延びている。ローカルビット線３５４は、ビット線アクセス選択トランジスタ３１１を介して、水平グローバルビット線（ＧＢＬ）３１４に接続されている。水平グローバルビット線（ＧＢＬ）３１４は、Ｘ方向に沿って延びており、ローカルビット線３５４をアクセスビット線供給電圧Ｖｂ１に接続する。ローカルソース線３５５は、水平グローバルソース線（ＧＳＬ）３１３を介して、ソース電源電圧Ｖｓｓに接続されている。ローカルソース線３５５とＧＳＬ３１３との間を接続するために、任意選択でソース選択トランジスタ（図３Ａでは図示せず）を設けてもよい。任意選択のソース選択トランジスタは、当業者に知られているように、基板（例えば、図２の半導体基板１０１）に、または基板の上方かつメモリ構造体１００の下方に実装可能なソースデコード回路によって制御してもよい。アクティブ列のボディ領域３５６は、端子３３１で、基板バイアス電圧Ｖｂｂに接続してもよい。基板バイアス電圧Ｖｂｂは、例えば、消去動作中に使用することができる。Ｖｂｂ供給電圧は、マルチゲート垂直ＮＯＲストリングアレイの全体に印加してもよいし、または、デコード機構を介して垂直ＮＯＲストリングの１以上の行に対して選択的に印加してもよい。電源電圧Ｖｂｂをボディ領域３５６に接続する線は、ワード線の方向に沿って延びることが好ましい。
【００３４】
図３Ｂは、アクティブ列に形成された垂直ＮＯＲストリング３０５のＺ−Ｙ平面における基本回路図である。垂直ＮＯＲストリング３０５は、不揮発性ストレージＴＦＴの３次元アレイを表し、本発明の一実施形態によれば、寄生キャパシタＣ（キャパシタ３６０によって表される）を有する共有ローカルソース線３５５上に、所定の電圧（「Ｖｓｓ」）を瞬間的に設定するための専用のプリチャージＴＦＴ３７０を（任意選択で）含む。図３Ａの垂直ＮＯＲストリング３００とは異なり、図３Ｂの垂直ＮＯＲストリング３０５はＧＳＬ３１３を実装しておらず、その代わりに、Ｖｓｓボルトの電圧を一時的に保持する寄生キャパシタ３６０をプリチャージするプリチャージトランジスタ３７０を有している。このプリチャージスキーム下では、グローバルソース線（例えば、図３Ａのグローバルソース線３１３）及びそのデコード回路は不要となり、これにより、製造プロセス及び回路レイアウトの両方を単純化し、各垂直ＮＯＲストリングに対して非常に狭いフットプリントを提供することができる。図３Ｃは、その通常の記憶機能に加えて、専用のプリチャージトランジスタ３７０のプリチャージ機能を実行するためにも使用することができる不揮発性ストレージＴＦＴ３１７の構造を強調して示す。ＴＦＴ３１７に対する動的な読み出し動作については、ＴＦＴ３１７の記憶素子３３４にプログラムされるいくつかの閾値電圧のうちの正しいものを感知することと関連して後述する。
【００３５】
図４Ａは、本発明の一実施形態による、各々が図３Ａまたは図３Ｂのいずれかに示した基本回路図を有する垂直ＮＯＲストリングを形成することができる、互いに並列に配置されたアクティブ列４３１及びアクティブ列４３２を示すＺ−Ｙ平面の断面図である。図４Ａに示すように、アクティブ列４３１及びアクティブ列４３２はそれぞれ、低濃度Ｐ−ドープまたは非ドープのチャネル領域４５６によって互いに絶縁された、垂直Ｎ＋ドープされたローカルソース領域４５５、及び垂直Ｎ＋ドープされたローカルドレインまたはビット線領域４５４を含む。Ｐ−ドープされたチャネル領域４５６、Ｎ＋ドープされたローカルソース領域４５５、及びＮ＋ドープされたローカルドレインまたはビット線領域４５４は、ボディバイアス電圧Ｖｂｂ、ソース電源電圧Ｖｓｓ、及びビット線電圧Ｖｂｌにそれぞれバイアスされる。本発明のいくつかの実施形態によれば、例えばアクティブストリップが十分に薄い（例えば、１０ｎｍ以下）場合などには、ボディバイアス電圧Ｖｂｂの使用は任意選択である。十分に薄いアクティブストリップの場合、電圧Ｖｂｂが垂直ＮＯＲストリングに沿ってＴＦＴのチャネル領域に固体供給電圧を供給しないように、アクティブ領域は制御ゲート上の適切な電圧下で容易に完全に空乏化される。アクティブ列４３１及びアクティブ列４３２を電気的に絶縁する絶縁領域４３６は、誘電体絶縁材またはエアギャップのいずれかであり得る。ＷＬ０−ＷＬ３１（及び任意選択でＷＬＣＨＧ）という符合がそれぞれ付されたワード線４２３ｐの垂直スタックは、アクティブ列４３１及びアクティブ列４３２に形成された垂直ＮＯＲストリング内のＴＦＴに制御ゲートを提供する。ワード線スタック４２３ｐは一般的に、酸化シリコン（例えば、ＳｉＯ２）またはエアギャップで形成された誘電体層４２６によって互いに電気的に絶縁された、Ｙ方向に沿って延びる細長い金属導体（例えば、タングステン、シリサイド、またはシリサイド）として形成される。不揮発性記憶素子が、ワード線４２３ｐとＰ−ドープされたチャネル領域４５６との間に電荷トラップ材料（図示せず）を設けることによって、各ワード線４２３ｐと各Ｐ−ドープチャネル領域４５６との交差部に形成され得る。例えば、図４Ａでは、破線のボックス４１６が、不揮発性記憶素子（またはストレージトランジスタ）Ｔ０〜Ｔ３１が形成され得る場所を示している。破線のボックス４７０は、専用のプリチャージトランジスタが形成され得る場所を示している。この専用のプリチャージトランジスタは、瞬時にスイッチオンされると、全てのトランジスタＴ０〜Ｔ３１がオフ状態にある場合に、共通ローカルビット線領域４５４から共通ローカルソース線領域４５５に電荷を転送することを可能にする。
【００３６】
図４Ｂは、本発明の一実施形態による、アクティブ列４３０Ｒ、４３０Ｌ、４３１Ｒ及び４３１Ｌ、電荷トラップ層４３２及び４３４、並びに、ワード線スタック４２３ｐ−Ｌ及び４２３ｐ−Ｒを示すＺ−Ｘ平面の断面図である。図４Ａと同様に、図４Ｂの垂直ワード線スタック４２３ｐ−Ｌ及び４２３ｐ−Ｒの各々は、細い導体のスタックを示す。ここで、ｐは、スタック内のワード線（例えば、ワード線ＷＬ０〜ＷＬ３１）をラベル付けするインデックスである。図４Ｂに示すように、各ワード線は、（領域４９０内の）ワード線の両側の隣接するアクティブ列４３０Ｌ及び４３１Ｒ上に形成された垂直ＮＯＲストリングの不揮発性ＴＦＴの制御ゲートとして機能する。例えば、図４Ｂでは、ワード線スタック４２３ｐ−Ｒ内のワード線ＷＬ３１は、アクティブ列４３０Ｌ上のトランジスタ４１６Ｌ、及びアクティブ列４３１Ｒ上のトランジスタ４１６Ｒの両方の制御ゲートとして機能する。隣接するワード線スタック（例えば、ワード線スタック４２３ｐ−Ｌ及び４２３ｐ−Ｒ）は、後述するように、連続するワード線層をエッチングして形成されるトレンチの幅である距離４９５だけ離間している。その後、アクティブ列４３０Ｒ及び４３０Ｌ、並びに、それらのそれぞれの電荷トラップ層４３２及び４３４が、ワード線層を介してエッチングされたトレンチの内側に形成される。電荷トラップ層４３４は、ワード線スタック４２３ｐ−Ｒと、垂直アクティブ列４３１Ｒ及び４３０Ｌとの間に設けられる。以下で詳述するように、トランジスタ４１６Ｒのプログラム中、電荷トラップ層４３４に注入された電荷は、破線のボックス４８０内の電荷トラップ層４３４の部分にトラップされる。トラップされた電荷は、ＴＦＴ４１６Ｒの閾値電圧を変化させる。このことは、アクティブ列４３１Ｒ上のローカルソース領域４５５とローカルドレイン領域４５４との間に流れる読み出し電流を測定することによって検出することができる（これらの領域は、例えば、図４Ａのアクティブ列の直交断面で示される）。いくつかの実施形態では、プリチャージワード線４７８（すなわち、ＷＬＣＨＧ）が、ローカルソース線４５５（図３Ｂのキャパシタ３６０及び図４Ａのローカルソース線４５５を参照）の寄生キャパシタＣを、接地またはソース電源電圧Ｖｓｓに充電するために使用されるプリチャージＴＦＴ４７０の制御ゲートとして設けられる。便宜上、電荷トラップ層４３４は、プリチャージトランジスタ４７０にも記憶素子を提供するが、それ自体はメモリトランジスタとして使用されない。代わりに、アクティブ列４３１Ｒに形成されたメモリトランジスタＴ０〜Ｔ３１のいずれかを使用して、プリチャージが実行され得る。これらのメモリトランジスタのうちの１以上は、それらの記憶機能に加えて、プリチャージトランジスタの機能を実行することができる。プリチャージを実行するために、ワード線または制御ゲート上の電圧は、プログラム可能な最高閾値電圧よりも数ボルト高い電圧まで一時的に上昇し、これにより、ローカルビット線４５４に印加された電圧Ｖｓｓをローカルソース線４５５に転送することが可能になる（図４Ａ）。メモリトランジスタＴ０〜Ｔ３１にプリチャージ機能を実行させることにより、専用プリチャージＴＦＴ４７０を個別に設ける必要がなくなる。しかしながら、メモリＴＦＴがそれのプリチャージ機能を実行しているときに、そのメモリＴＦＴの閾値電圧を過度に妨害しないように注意する必要がある。
【００３７】
アクティブ列４３０Ｒ及び４３０Ｌは、図４Ｂでは、エアギャップまたは誘電体絶縁４３３によって互いに絶縁された２つの別個のアクティブ列として示されているが、隣接する垂直Ｎ＋ローカルソース線は、単一の共有垂直ローカルソース線によって実現してもよい。同様に、垂直Ｎ＋ローカルドレインまたはビット線も、単一の共有垂直ローカルビット線によって実現してもよい。このような構成により、「垂直ＮＯＲストリング対」が提供される。この構成では、アクティブ列４３０Ｌ及び４３０Ｒは、１つのアクティブ列内の２つの枝（ブランチ）（したがって、「ペア」）と見なすことができる。垂直ＮＯＲストリング対は、アクティブ列４３０Ｒ及び４３０Ｌと、両側のワード線スタック４２３ｐ−Ｌ及び４２３ｐ−Ｒとの間に介在された電荷トラップ層４３２及び４３４を介して、倍密度記憶を提供する。実際、アクティブ列４３０Ｒ及び４３０Ｌは、エアギャップまたは誘電体絶縁材４３３を除去することによって１つのアクティブストリングに統合することができるが、それでもなお、単一のアクティブ列の互いに対向する面に形成されたＮＯＲ  ＴＦＴストリングの対（ペア）が提供される。このような構成により、アクティブ列の互いに対向する面に形成されたＴＦＴは、別個のワード線スタックによって制御され、かつ、別個の電荷トラップ層４３４及び４３２から形成されるので、同様の倍密度記憶が達成される。別個の薄いアクティブ列４３０Ｒ及び４３０Ｌを維持する（すなわち、それらを１つのアクティブ列に統合する代わりに）ことは有利である。その理由は、各アクティブ列のＴＦＴは統合された列よりも薄いので、適切な制御ゲート電圧条件下でより容易に完全に空乏化することができ、それにより、アクティブ列（図４Ａ）の垂直ソース領域４５５と垂直ドレイン領域４５４との間のソース−ドレイン副閾値リーク電流を大幅に低減させるからである。非常に長い垂直ＮＯＲストリング（例えば、１２８ＴＦＴ以上）であっても、超薄型（そのため、高抵抗性）アクティブ列を有することが可能である。その理由は、ストリング内のＴＦＴが直列に接続されているため、ストリング内のいずれかのＴＦＴをセンスするために全てのＴＦＴをスイッチオンする必要があるＮＡＮＤ型ＴＦＴストリングの高抵抗とは対照的に、垂直ＮＯＲストリングのＴＦＴが並列接続されており、どの時点においても、多数のＴＦＴのうちの１つだけをスイッチオンできるからである。例えば、３２−ＴＦＴ垂直ＮＯＲストリングでは、トランジスタＴ３０（図４Ａ）を読み出すためには、チャネル領域４５６のチャネル長はわずか２０ｎｍでよい。ＮＡＮＤストリングの対応するチャネル長は、この３２倍、すなわち６４０ｎｍである。
【００３８】
図４Ｃは、本発明の一実施形態による、垂直ＮＯＲストリング対４９１及び４９２のＺ−Ｘ平面における基本回路図である。図４Ｃに示すように、垂直ＮＯＲストリング４５１ｂ及び４５２ａは、図４Ｂのアクティブストリップ４３０Ｌ及び４３１Ｒの垂直ＮＯＲストリングについて示した態様で、共通ワード線スタック４２３ｐ−Ｒを共有する。垂直ＮＯＲストリング対４９１及び４９２における、それぞれの共通に接続されたローカルビット線は、アクセス選択トランジスタ４１１を介してグローバルビット線４１４−１（ＧＢＬ１）、及び、アクセス選択トランジスタ４１４を介してグローバルビット線４１４−２（ＧＢＬ２）によってそれぞれサーブされる。垂直ＮＯＲストリング対４９１及び４９２における、それぞれの共通に接続されたローカルソース線は、グローバルソース線４１３−１（ＧＳＬ１）及びグローバルソース線４１３−２（ＧＳＬ２）によってそれぞれサーブされる（図４Ｃには図示しないが、ソース線選択用のアクセス選択トランジスタも同様に設けることができる）。図４Ｃに示すように、垂直ＮＯＲストリング対４９１は、ローカルソース線４５５、ローカルビット線４５４、及び任意選択のボディ接続部４５６を共有する垂直ＮＯＲストリング４５１ａ及び４５１ｂを含む。したがって、垂直ＮＯＲストリング対４９１は、図４Ｂのアクティブ列４３０Ｒ及び４３０Ｌ上に形成された垂直ＮＯＲストリングを表す。ワード線スタック４２３ｐ−Ｌ及び４２３ｐ−Ｒ（この例では、３１≧ｐ≧０）は、それぞれ、垂直ＮＯＲストリング４５１ａ及び垂直ＮＯＲストリング４５１ｂの制御ゲートを提供する。スタック内のゲートを制御するワード線は、アドレス指定されたＴＦＴ（すなわち、アクティブ化されたワード線）及びアドレスされていないＴＦＴ（すなわち、ストリング内の他の全ての非アクティブ化ワード線）に適切な電圧が印加されることを確実にするために、基板に形成されたデコード回路によってデコードされる。図４Ｃは、図４Ｂのアクティブ列４３０Ｌ及び４３１Ｒ上のストレージトランジスタ４１６Ｌ及び４１６Ｒには、同一のワード線スタック４２３ｐ−Ｒがどのようにサーブされるかを示す。したがって、垂直ＮＯＲストリング対４９１の垂直ＮＯＲストリング４５１ｂ及び垂直ストリング対４９２の垂直ＮＯＲストリング４５２ａは、図４Ｂのアクティブ列４３０Ｌ及び４３１Ｒ上に形成された隣接する垂直ＮＯＲストリングに対応する。垂直ＮＯＲストリング４５１ａのストレージトランジスタ（例えば、ストレージトランジスタ４１５Ｒ）は、ワード線スタック４２３ｐ−Ｌによってサーブされる。
【００３９】
別の実施形態では、図４Ｃのハードワイヤードグローバルソース線４１３−１、４１３−２は除去され、垂直ＮＯＲストリング４５１ａ及び４５１ｂの両方に共通する共有Ｎ＋ローカルソース線４５５と、それに関連する多数のワード線４２３ｐ−Ｌ及び４２３ｐ−Ｒとの間の寄生キャパシタ（例えば、図４Ｃのキャパシタ４６０または図３Ｃのキャパシタ３６０によって表される寄生キャパシタ）によって置換される。３２個のＴＦＴの垂直スタックでは、３２本のワード線の各々は、それらの寄生キャパシタに起因して総寄生キャパシタＣを提供し、それにより、プリチャージＴＦＴ４７０によって供給される電圧を一時的に保持して、比較的短い読み出しまたはプログラム動作期間中に仮想ソース源電圧Ｖｓｓを提供するのに十分な大きさとなるようにする。この実施形態では、寄生キャパシタＣに一時的に保持される仮想電源電圧は、グローバルビット線ＧＢＬ１から、アクセス選択トランジスタ４１１及びプリチャージトランジスタ４７０を介してローカルソース線４５５に供給される。代替的に、垂直ＮＯＲストリング内のメモリＴＦＴのうちの１以上が、それらの記憶機能に加えて、そのワード線電圧をそのプログラムされた最高電圧よりも瞬間的に高くすることによってローカルソース線４５５をプリチャージするために使用される場合は、専用のプリチャージトランジスタ４７０は省略することができる。しかしながら、ストレージＴＦＴをこの目的のために使用する場合、ストレージＴＦＴの過剰プログラムを避けるために注意する必要がある。仮想Ｖｓｓ電圧を使用することにより、ハードワイヤードグローバルソース線（例えば、ＧＬＳ１、ＧＬＳ２）及びそれらに関連するデコード回路及びアクセストランジスタを除去するという重要な利点が提供される。これにより、プロセスフロー及び設計上の課題が大幅に単純化され、その結果、大幅にコンパクト化された垂直ＮＯＲストリングが実現される。
【００４０】
図５Ａは、本発明の一実施形態による、アクティブ列５３１の垂直ＮＯＲストリングと、グローバルＮＯＲ型ビット線５１４−１（ＧＢＬ１）、グローバルソース線５０７（ＧＳＬ１）、及び共通ボディバイアスソース５０６（Ｖｂｂ）との間の接続を示すＺ−Ｙ平面の断面図である。図５Ａに示すように、ビット線アクセス選択トランジスタ５１１は、ＧＢＬ１をローカルビット線５５４に接続し、埋め込みコンタクト５５６は、アクティブストリップ上のＰ−ボディ領域を、基板内のボディバイアスソース５０６（Ｖｂｂ）に任意選択で接続する。ビット線アクセス選択トランジスタ５１１は、図５Ａのアクティブ列５３１上に形成されている。しかしながら、代替的に、ビット線アクセス選択トランジスタ５１１は、アクティブ列５３１の底部または基板５０５（図５Ａには図示していない）に形成してもよい。図５Ａでは、ビット線アクセス選択トランジスタ５１１は、例えば、アクセス選択ワード線５８５と共に、Ｎ＋／Ｐ−／Ｎ＋ドープポリシリコンスタックの独立した島に形成することができる。ワード線５８５を選択するために十分に大きな電圧が印加されると、Ｐ−チャネルが反転し、それによって、ローカルビット線５５４がＧＢＬ１に接続される。ワード線５８５は、垂直ＮＯＲストリングのＴＦＴの制御ゲートとして機能するワード線５２３ｐと同一の方向（すなわち、Ｙ方向）に沿って延びている。ワード線５８５は、ワード線５２３ｐとは別個に形成され得る。一実施形態では、ＧＢＬ１は、Ｘ方向に沿って水平に（すなわち、ワード線の方向に対して垂直に）延びており、ビット線アクセス選択トランジスタ５１１は、ＧＢＬ１によってサーブされる多数の垂直ＮＯＲストリングのうちのただ１つのローカルビット線であるローカルビット線５５４へのアクセスを提供する。読み出し及びプログラム動作効率を高めるために、マルチゲートＮＯＲストリングアレイにおいて、数千のグローバルビット線を使用して、ワード線５８５によってアクセスされる数千の垂直ＮＯＲストリングのローカルビット線に対して並列にアクセスしてもよい。図５Ａでは、ローカルソース線５５５は、例えば基板５０５の回路をデコードすることによってデコードされ得るグローバルソース線５１３−１（ＧＳＬ１）に、コンタクト５５７を介して接続される。代替的に、既に説明したように、ローカルソース線５５５に仮想電源電圧Ｖｓｓを供給し、ＴＦＴ５７０を介してローカルソース線５５５の寄生キャパシタ５６０（すなわち、寄生キャパシタＣ）を一時的にプリチャージすることによって、グローバルソース線を除去してもよい。
【００４１】
基板５０５に形成された支持回路には、とりわけ、アドレスエンコーダ、アドレスデコーダ、センスアンプ、入出力ドライバ、シフトレジスタ、ラッチ、基準セル、電源線、バイアス及び基準電圧発生器、インバータ、ＮＡＮＤ、ＮＯＲ、排他的論理和及び他の論理ゲート、他のメモリ素子、シーケンサ、並びに、状態機械などが含まれ得る。マルチゲートＮＯＲストリングアレイは、各ブロックが複数のマルチゲートＮＯＲストリングアレイを有する、回路の複数のブロックとして構成することができる。
【００４２】
図６Ａは、図４Ｃに関連して上述したように、垂直ＮＯＲストリング対４９１の垂直ＮＯＲストリング４５１ａのＴＦＴ６８５（ＴＬ）、及び垂直ＮＯＲストリング４５１ｂのＴＦＴ６８４（ＴＲ）を示すＸ−Ｙ平面の断面図である。図６に示すように、ＴＦＴ６８４及び６８５は、Ｎ＋ローカルソース領域６５５と、Ｎ＋ローカルドレインまたはビット線領域６５４とを共有し、この両方の領域は、Ｚ方向に沿って細長いピラーをなすように延びる（Ｎ＋ローカルソース領域６５５は、図４Ａのローカルソース線４５５に対応し、Ｎ＋ローカルドレイン領域６５４は、図４Ａのローカルビット線４５４に対応する）。この実施形態では、Ｐ−ドープされたチャネル領域６５６Ｌ及び６５６Ｒは、ローカルソースピラー６５５とローカルドレインピラー６５４との間に、絶縁領域６４０によって互いに絶縁され、Ｚ方向に沿って延びる一対のアクティブストリングを形成する。ワード線６２３ｐ−Ｌ（ＷＬ３１−０）と６２３ｐ−Ｒ（ＷＬ３１−１）との間、及び、チャネル領域６５６Ｌ、６５６Ｒの外側には、電荷トラップ層６３４が形成される。電荷トラップ層６３４は、例えば、トンネル誘電体（例えば、二酸化シリコン）の薄膜と、それに続く、非導電性誘電材料に埋め込まれた窒化シリコンまたは導電性ナノドットなどの電荷トラップ材料の薄層、または絶縁されたフローティングゲートとからなるトランジスタのゲート誘電体材料であり得、ＯＮＯ（酸化物−窒化物−酸化物三重層）などのブロッキング誘電体の層、酸化アルミニウムまたは酸化ハフニウムなどの高誘電率膜、またはそのような誘電体の任意の組み合わせによってキャップされる。ソース−ドレイン導電部は、電荷トラップ層６３４の外側に制御ゲートを形成するワード線６２３ｐ−Ｌ及び６２３ｐ−Ｒによってそれぞれ制御される。ＴＦＴ６８４（ＴＲ）をプログラムまたは読み出すとき、ワード線６２３ｐ−Ｌを適切な禁止電圧に維持することによって、ＴＦＴ６８５（ＴＬ）をオフにする。同様に、ＴＦＴ６８５（ＴＬ）をプログラムまたは読み出すとき、ワード線６２３ｐ−Ｒを適切な禁止電圧に維持することによってＴＦＴ６８４（ＴＲ）をオフにする。
【００４３】
図６Ａに示す実施形態では、ワード線６２３ｐ−Ｌ及び６２３ｐ−Ｒは、プログラム中にはＴＦＴ６８４及び６８５へのトンネル効率を高め、消去中には逆トンネリング効率を低下させるような輪郭形状に形成されている。具体的には、当業者に知られているように、チャネル領域６５６Ｒの湾曲部６７５によって、プログラム中におけるアクティブチャネルのポリシリコンとトンネル誘電体との間の界面における電界を増幅させ、その上、消去中におけるワード線とブロッキング誘電体との間の界面における電界を減少させる。この特徴は、マルチレベルセル（ＭＬＣ）構成において、ＴＦＴトランジスタ１つあたり２ビット以上を格納する場合に特に有用である。この技術を用いることにより、各ＴＦＴに、２ビット、３ビット、４ビット、またはそれ以上を格納することができる。実際、ＴＦＴ６８４及び６８５は、記憶状態の連続体を有するアナログストレージＴＦＴとして使用することができる。プログラムシーケンス（後述する）に続いて、破線６８０によって概略的に示されるように、電子は電荷トラップ層６３４にトラップされる。図６Ａでは、グローバルビット線６１４−１及び６１４−２は、ワード線６２３ｐ−Ｒ及び６２３ｐ−Ｌに対して垂直に延びており、図４Ｃのビット線４１４−１及び４１４−４にそれぞれ対応する垂直ＮＯＲストリングの上方または下方のいずれかに設けられている。図２に関連して上述したように、ワード線は、Ｘ方向に沿ってメモリブロック（メモリ構造体）１００の全長にわたって延びており、グローバルビット線は、Ｙ方向に沿ってメモリブロック（メモリ構造体）１００の幅にわたって延びている。重要なことには、図６Ａでは、ワード線６２３ｐ−Ｒは、ワード線６２３ｐ−Ｒの両側の２つの垂直ＮＯＲストリングのＴＦＴ６８４及び６８３によって共有されている。したがって、ＴＦＴ６８４及び６８３を互いに独立して読み出すまたはプログラムすることを可能にするために、グローバルビット線６１４−１（ＧＢＬ１）は、ローカルドレインまたはビット線領域６５７−１（「奇数アドレス」）に接続し、グローバルビット線６１４−２（ＧＢＬ２）は、ローカルドレインまたはビット線領域６５７−２（「偶数アドレス」）に接続する。この効果を達成するために、グローバルビット線６１４−１及び６１４−２に沿った接続は互い違いに行われ、各グローバルビット線は、垂直ＮＯＲストリング対とＸ方向に沿って一つおきに接続する。
【００４４】
同様に、マルチゲートＮＯＲストリングアレイの底部または上部に位置するグローバルソース線（図６Ａには図示していない）は、グローバルビット線に対して平行に延びており、偶数または奇数アドレスにしたがって垂直方向ＮＯＲストリング対のローカルソース線と接続する。代替的に、寄生キャパシタＣ（すなわち、キャパシタ６６０）を仮想電源電圧Ｖｓｓに一時的にプリチャージする場合、グローバルソース線を設ける必要はなく、これにより、デコードスキーム及びプロセスの複雑さが単純化される。
【００４５】
図６Ａは、垂直ＮＯＲストリング対が積み重ねられたワード線で提供することができるいくつかの実施形態のうちの１つのみを示す。例えば、チャネル領域６５６Ｒの湾曲部６７５をさらに大きくすることができる。逆に、図６Ｂの実施形態に示すように、湾曲部６７５は完全に除去してもよい（すなわち真っ直ぐにしてもよい）。図６Ｂの実施形態では、図６Ａの絶縁領域６４０の間隔は、チャネル領域６５６Ｌ及び６５６Ｒを単一の領域６５６（Ｌ＋Ｒ）に統合することによって、低減または完全に除去することができ、それにより、デュアルチャネル構成を犠牲にすることなくより大きな面積効率を達成することができる（例えば、同一のアクティブストリップの互いに対向する面上に存在するＴＦＴ６８５（ＴＬ）及び６８４（ＴＲ））。図６Ａ、図６Ｂの実施形態では、ワード線を共有する垂直ＮＯＲストリングは、各垂直ＮＯＲストリングの有効フットプリントを低減させるべく互いに対して近接させるために、互いに対して互い違いに配置され得る（図示せず）。図６Ａ及び図６Ｂは、グローバルビット線６１４−１とＮ＋ドープローカルドレインビット線ピラー６５４（ＬＢＬ−１）との間のコンタクトを介した直接接続を示しているが、このような接続は、ビット線アクセス選択トランジスタ（例えば、図５Ａのビット線アクセス選択トランジスタ５１１、図６Ａ及び図６Ｂには図示していない）を使用して達成することもできる。
【００４６】
図６Ａ及び図６Ｂの実施形態では、Ｎ＋ドープローカルドレイン領域６５４とそれに隣接するローカルＮ＋ドープソース領域６５８（図４Ａの絶縁領域４３６に対応する）との間の誘電体絶縁は、例えば、ワード線６２３ｐ−Ｒ及び６２３ｐ−Ｌを２つの背中合わせの電荷トラップ層の厚さ未満に画定し、電荷トラップ層がその堆積処理中に互いに統合されるようにすることによって確立することもできる。このように、堆積された電荷トラップ層を統合することによって、所望の誘電体絶縁が形成される。代替的に、隣接するアクティブストリング間の絶縁は、Ｎ＋ポリシリコンの高アスペクト比のエッチングを用いて、或るストリングのＮ＋ピラー６５８をそれに隣接するストリングのＮ＋ピラー６５４から絶縁するギャップ６７６（エアギャップまたは誘電体充填）を形成することによって（すなわち、図４Ａに示すギャップ４３６を形成することによって）、達成することができる。
【００４７】
従来技術の垂直ＮＡＮＤストリングと本発明の垂直ＮＯＲストリングとを比較すると、両方とも、制御ゲートとして同様のワード線スタックを有する薄膜トランジスタを使用するが、それらのトランジスタの向きが異なっている。従来技術のＮＡＮＤストリングでは、垂直アクティブストリップの各々は、直列に接続された３２個、４８個、またはそれ以上の個数のＴＦＴを有し得る。対照的に、本発明の垂直ＮＯＲストリングを形成する各アクティブ列は、並列に接続された１組または２組の複数の個数（３２個，４８個またはそれ以上の個数）のＴＦＴを有し得る。従来技術のＮＡＮＤストリングでは、いくつかの実施形態におけるワード線は、一般的に、アクティブストリップを取り囲むように配置される。本発明の垂直ＮＯＲストリングのいくつかの実施形態では、図４Ｃ、図６Ａ、及び図６Ｂに示すように、各アクティブストリップに対して個別に指定された左右のワード線が使用され、それによって、各グローバルビット線に対して２倍（すなわち、１対）の記憶密度が達成される。本発明の垂直ＮＯＲストリングは、プログラム妨害または読み出し妨害の問題が生じたり、従来技術のＮＡＮＤストリングの遅延の問題が生じたりすることがない。したがって、垂直ＮＯＲストリングには、垂直ＮＡＮＤストリングよりも多数のＴＦＴを設けることができる。しかしながら、垂直ＮＯＲストリングは、長い垂直ソース及びドレイン拡散部（例えば、図４Ａに示すローカルソース領域４５５及びローカルドレイン領域４５４）間のサブスレッショルドまたは他のリークの影響をより受け易い。
【００４８】
本発明の垂直ＮＯＲストリングの２つの追加の実施形態を図６Ｃ及び図６Ｄに示す。これらの実施形態では、各ワード線スタック内の全てのワード線が垂直アクティブストリップを取り囲むように配置されている。
【００４９】
図６Ｃでは、垂直ＮＯＲストリングが、金属ワード線のスタック及びワード線間の誘電体絶縁層を介してエッチングすることによって形成される空間内に形成される。製造プロセスフローは、垂直ＮＯＲストリング内のトランジスタが、垂直ＮＡＮＤストリング内に直列ではなく、互いに並列に設けられることを除いて、従来技術の垂直ＮＡＮＤストリングと同様である。垂直ＮＯＲストリング内のトランジスタの形成は、空間の深さ全体に延びるＮ＋ドープ垂直ピラーによって容易となり、垂直ＮＯＲストリングに沿った全てのＴＦＴに対して、共有ローカルソース線６５５（ＬＳＬ）及び共有ローカルビット線６５４（ドレイン）（ＬＢＬ）を、その両方に隣接する非ドープまたは低濃度ドープされたチャネル領域６５６と共に提供する。電荷蓄積素子となる電荷トラップ領域６３４は、チャネル６５６とワード線スタック６２３ｐとの間に配置され、これにより、垂直アクティブストリップに沿って２個、４個、８個、・・・、３２個、６４個、またはそれ以上の個数のＴＦＴのスタック（例えば、デバイス６８５（Ｔ１０））が形成される。図６Ｃの実施形態では、ワード線スタック６２３ｐはＹ方向に延びており、個々の水平ストリップ（ＷＬ３１−０）、（ＷＬ３１−１）は、エアギャップまたは誘電体絶縁６１０によって互いに絶縁されている。グローバルビット線６１４（ＧＢＬ）及びグローバルソース線６１５（ＧＳＬ）は、ワード線に対して垂直なＸ方向に沿って、行をなして水平に延びている。グローバルビット線６１４の各々は、メモリアレイの下方または上方のいずれかに配置され得るアクセス選択トランジスタ（図５Ａの５１１、ここでは図示せず）を介して、垂直ストリップの行に沿ってローカルビット線ピラー６５４（ＬＢＬ）にアクセスする。同様に、各グローバルソース線６１５は、その行に沿ってローカルソース線ピラーにアクセスする。図６Ａ及び図６Ｂに示した構造は、図６Ｃの実施形態における単一の垂直ＮＯＲストリングによって占められた略同一の領域に一対の垂直ＮＯＲストリングを適合させることができるが、図６Ｃに示す各垂直ＮＯＲストリング内の各ＴＦＴは、２つの平行な導電チャネル（すなわち、チャネル領域６５６ａ及び６５６ｂ）を有しているので、より多くの電荷を蓄積し、読み出し電流を増加または倍増させることができ、それによって、各ＴＦＴにより多くのビットを蓄積することが可能になる。
【００５０】
図６Ｄは、本発明の一実施形態による、ラップアラウンドワード線を有する、よりコンパクトな垂直ＮＯＲストリングを示す。図６Ｄに示すように、垂直ＮＯＲストリングは、互いに近接するように互い違いに配置されているので、ワード線スタック６２３ｐ（ＷＬ３１−０）を、より多くの垂直ＮＯＲストリングによって共有させることができる。この互い違いの配置は、ローカルソース線ピラー６５５（ＬＳＬ）の寄生キャパシタＣ（すなわち、キャパシタ６６０）の使用によって可能になる。後述するように、読み出し及びプログラム動作中に仮想電圧Ｖｓｓを一時的に保持するためにキャパシタ６６０をプリチャージすることによって、ハードワイヤードグローバルソース線（例えば、図６ＣのＧＳＬ６１５）が不要になる。図６Ｃ及び図６Ｄの垂直ＮＯＲストリング自体は、従来技術の垂直ＮＡＮＤストリング（例えば、図１ＣのＮＡＮＤストリング）と比較して、大きな面積効率を提供しないが、このような垂直ＮＯＲストリングは、垂直ＮＡＮＤストリングよりも大幅に長いストリング長さを達成する。例えば、本発明の垂直ＮＯＲストリングは、各スタック内に１２８〜５１２個またはそれ以上の個数分のＴＦＴの長さのストリングを十分に支持することができるが、このようなストリングの長さは、直列接続されたＴＦＴストリングに関連する重大な制限を考慮すると、垂直ＮＡＮＤストリングには全く実用的ではない。
【００５１】
センスアンプへの高速アクセスを容易にするために、短いセグメント化されたビット線に分割された長いグローバルビット線を有する代替実施形態
【００５２】
本発明者は、半導体基板に設けられたセンスアンプ及び他のサポート回路では、メモリアレイの上方または下方に設けられたグローバル相互接続導体を使用してグローバルビット線を配線して、垂直ローカルビット線（例えば、図５Ａの垂直ローカルビット線５５４に接続するグローバルビット線ＧＢＬ１）に接続すると、配線の長さが長くなるので、大きなＲＣ遅延が生じることに注目した。さらに、（メモリアレイの近傍の貴重なシリコン領域を使用するのではなく）メモリアレイの真下のシリコン基板の領域を使用して、センスアンプ、デコーダ、電圧源、及び、メモリ動作に必要な他の回路などの多数のサポート回路を形成することが非常に望ましい。
【００５３】
本発明の一実施形態によれば、さもなければグローバルビット線として使用されるであろう導体は、多数の比較的短い線セグメントにセグメント化される（例えば、各線セグメントは、グローバルビット線の１／１００以下の長さを有する）。各線セグメントは、隣接する垂直ローカルビット線のグループを互いに接続するための水平ラインコネクタを提供する。ビット線セグメントは、基板とメモリアレイとの間に存在し、基板とメモリアレイから絶縁されることが好ましい。ビット線セグメントは、グループ内の隣接する垂直ローカルビット線と、垂直ＮＯＲストリングのアレイの真下の半導体基板内に形成された専用センスアンプ及び他のサポート回路との間の接続を容易にする。この詳細な説明では、「ビット線セグメント」という用語は、ラインコネクタによって接続されたローカルビット線の集合を指す。
【００５４】
同様に、さもなければグローバルソース線として使用されるであろう導体は、多数の比較的短い線セグメントにセグメント化してもよく、この場合、各セグメントは、隣接するローカル垂直ソース線のグループを互いに接続するための水平ラインコネクタを提供する。ラインコネクタ及びそれに関連するローカル垂直ソース線は、単一のローカル垂直ソース線の寄生容量の複数倍の寄生容量を有する共通ソース線を形成する。共通ソース線コネクタは、セグメント選択トランジスタによって、好ましくはアレイの頂部で、グローバルソース線に接続することができる。この詳細な説明では、「ソース線セグメント」という用語は、ラインコネクタによって互いに接続されたローカルソース線の集合を指す。ソース線セグメントが、接続されたローカルソース線のより小さなグループにさらに分割される場合、このようなより小さなグループの各々を「ソース線サブセグメント」と称する。
【００５５】
本発明の別の代替実施形態では、メモリスタックの上方または下方に配線されるグローバルソース線は設けられないが、隣接するローカル垂直ソース線の各ソース線セグメント及びそれに関連するグループは、ローカル共通ソース領域として動作する。この構成では、基板から仮想接地電圧（Ｖｓｓ）を転送するために、ソース線セグメントに接続された各アクティブ列に１以上のプリチャージトランジスタが設けられる。６４層垂直ＮＯＲメモリアレイでは、各ローカルソース線は、約１フェムトファラド（すなわち、１．０×１０−１５ファラド）の寄生容量を有するが、この寄生容量は、場合によっては、電荷共有読み出し動作中に仮想接地電圧（Ｖｓｓ）を維持するのには電荷が小さすぎることがある。例えば６４本のローカルソース線のグループのキャパシタンスを組み合わせることによって、それらの合計されたプリチャージされたキャパシタンスＣは、電荷共有読み出し動作に十分過ぎる約６４フェムトファラドまで増加する。
【００５６】
図３Ｄ、図３Ｅ、図３Ｆ、及び図３Ｇは、高速読み出しアクセスを達成し、アレイの真下のシリコン基板を利用して、センスアンプ、デコーダ、レジスタ、及び電圧源などのサポート回路を形成した、本発明の実施形態を示す。図３Ｄに示すように、垂直ＮＯＲストリング３８０は、本発明の一実施形態による、各ＴＦＴがローカルソース線３７５及びローカルビット線３７４を共有する不揮発性記憶ＴＦＴの３次元配列を表す。ローカルビット線３７４及びローカルソース線３７５は、垂直ＮＯＲストリング３８０内のＴＦＴのためのチャネル領域を提供するボディ領域３５６によって互いに離間されている。記憶素子が、チャネル領域３５６と各水平ワード線３２３ｐとの間の交差部に形成されている。ｐは、ワード線スタックにおけるワード線のインデックスである。この例では、ｐは、０〜３１の範囲の任意の値を取ることができる。ワード線は、Ｙ方向に沿って延びている。この実施形態では、ソース線供給電圧Ｖｓｓは、ソース選択トランジスタ（ＳＬＳ）３７１を介して、基板３１０から、垂直アクティブ列の頂部を延びるグローバルソース線（ＧＳＬ１）３１３を介して、ローカル垂直ソース線３７５に供給される。アクティブ列のトランジスタチャネルを提供するボディ領域３５６は、端子３３１において基板バイアス電圧Ｖｂｂに接続されることに留意されたい。しかしながら、Ｐ−ドープされたチャネル５５６を電気的に接続することは、垂直ＮＯＲストリング（図５Ｂに関する後述の説明を参照）の頂部から達成することもできる。
【００５７】
図３Ｄでは、隣接するアクティブ列（例えば、垂直ＮＯＲストリング３８０のアクティブ列）はグループ化され、アクティブ列の各グループのローカルビット線は、メモリアレイの真下に設けられた関連するビット線セグメント（例えば、ビット線セグメントＭＳＢＬ１及びＭＳＢＬ２）に接続される。ビット線セグメントＭＳＢＬ１は、低抵抗コネクタ３７３を提供し、これは、例えば、Ｎ＋ドープポリシリコン、シリサイド、または高融点金属の狭いストリップによって実施することができる。水平ビット線セグメントＭＳＢＬ１によって接続される、隣接するローカル垂直ビット線のグループ３７４−１、３７４−２、・・・、３７４−ｎは、ワード線ＷＬ０〜ＷＬ３１に対して直交するＸ方向に沿って長手方向に設けられる。ビット線セグメントＭＳＢＬ１、ＭＳＢＬ２、・・・は、誘電絶縁体３９２上に形成され、１（すなわち、セグメンテーションなし）から１６、６４、２５６、５１２、またはそれ以上の垂直ローカルビット線を包含するように、比較的短くてもよい。各ビット線セグメントは、セグメント選択トランジスタ（例えば、薄膜トランジスタとして実施されるセグメント選択トランジスタ５８６−１、・・・、５８６−ｎ）を介して、複数のＭＳＢＬ１型ビット線セグメントを含む領域ビット線セグメントＳＧＢＬ１、ＳＧＢＬ２を形成するより長い水平導体に接続することができる。水平な領域ビット線セグメントＳＧＢＬ１を基板３１０の上方の絶縁層３９３上に形成することにより、センスアンプなどの論理素子を領域ビット線セグメントの直下の基板内に形成することが可能になる。領域セグメントは、基板内に形成されたセンスアンプ、デコーダ、レジスタ、電圧源、及び他の回路が、領域ビット線セグメントの真下に物理的に嵌合できるように十分に長いことが好ましい。
【００５８】
図６Ｅに示すような二重密度構成では、各ワード線は、その両側の両方のアクティブ列をサーブする。この構成では、ワード線の両側の隣接する２本のローカルビット線はそれぞれ、ビット線セグメントＭＳＢＬ１（Ｌ）、ＭＳＢＬ１（Ｒ）、並びに、各セグメントのセンスアンプ及びデコーダに関連付けられており、これらは、互いに近接してかつ平行に離間している。この間隔は、メモリアレイ内の隣接する垂直アクティブ列間のＹ方向に沿った間隔でもある。Ｙ方向に沿ってレイアウトされたビット線セグメントの各々に対して、専用のセンスアンプ及び他のサポート回路を設けることは不可能である。このような構成では、各センスアンプは、基板内のセグメント選択デコーダを介して、１、２、４、８、またはそれ以上の隣接するビット線セグメントをサーブすることができる。Ｘ方向では、１テラビットの３次元垂直ＮＯＲフラッシュメモリチップは、長いグローバルビット線ではなく、数百の領域ビット線セグメントを有することができ、これによって、ビット線ＲＣ遅延を大幅に減少させることができる。
【００５９】
図３Ｅは、図３Ｄの実施形態の回路アーキテクチャの変形例を示す。この図３Ｅの例では、隣接する垂直ローカルソース線３７５−１、３７５−２、・・・のグループは、ビット線セグメントと同一のＸ方向に沿って延びるソース線セグメントＭＳＳＬ１、ＭＳＳＬ２、・・・によって接続されている。ソース線セグメントによって接続されたローカルソース線のこのグループ化は、ソース線セグメントに関連する垂直ＮＯＲストリングの各々にソース電圧Ｖｓｓを提供するのに必要なソース線選択トランジスタＳＬＳ１、ＳＬＳ２、・・・の数を減少させる。また、上述したように、垂直ローカルソース線のグループをソース線セグメントで接続することは、累積寄生容量（Ｃ）の増加に直接寄与する。水平ソース線セグメントによって接続された垂直ローカルソース線も、対応する水平ビット線セグメントによって接続された垂直ローカルビット線と密接に関連付けられている。しかしながら、ビット線セグメントに関連する垂直ローカルビット線の数は、ソース線セグメントに関連する垂直ローカルソース線の数と同一である必要はない。その結果、ビット線セグメントは、例えば、複数のソース線セグメントと関連付けられる。例えば、ビット線セグメントＭＳＢＬ１は、２５６本のローカル垂直ビット線３７４−１、３７４−２、・・・と関連付けることができ、これらは、その各々が３２本のローカルソース線３７５−１、３７５−２、・・・とのみ関連付けることができる８本のソース線セグメントと関連付けることができる。各ソース線セグメントは、その専用のソース線選択トランジスタ（例えば、ソース線選択トランジスタＳＬＳ１）を介して、その電圧Ｖｓｓを個別に印加されることができる。
【００６０】
図３Ｆは、図３Ｅの実施形態の回路アーキテクチャの変形例を示す。図３Ｆの例では、グローバルソース線（例えば、グローバルソース線３１３）も、ソース線選択トランジスタ（例えば、ソース選択トランジスタＳＬＳ１）も設けられていない。図３Ｆでは、各ソース線セグメントに関連するローカル垂直ソース線は、プリチャージトランジスタ（例えば、プリチャージトランジスタ３７０）を介してソース電圧Ｖｓｓにプリチャージされ、そのワード線ＷＬＣＨＧは、ソース線セグメントに関連するローカル垂直ビット線を介して基板３１０内の回路から供給される電圧Ｖｂｌを転送するのに十分な電圧パルスによってオンにされる。ソース線セグメントに関連する垂直ローカルビット線の数は、ソース線セグメントの寄生容量（Ｃ）を最大化して、セルの読み出し中に仮想接地電圧Ｖｓｓを保持する間の最適化された数であり、ソース線セグメントに関連する垂直ＮＯＲストリング内の全ての「オフ」のトランジスタに伴うバックグラウンドリーク電流を十分に低く維持し、ソース線セグメント内のアクセスされたストレージトランジスタの読み出しを妨げないようにする必要性のためにバランスが取られる。ビット線セグメント内では、任意の選択されていないソース線サブセグメントを、そのＶｓｓ電圧をそれに関連するビット線セグメント電圧Ｖｂｌと等しくしてそのバックグラウンドリーク電流を除去するために、プリチャージすることができる。
【００６１】
図３Ｇは、図３Ｅの実施形態における回路アーキテクチャの変形例である。図３Ｇの例では、メモリアレイと基板との間の接続性は、領域ビット線セグメントＳＧＢＬ１、ＳＧＢＬ２、・・・をそれぞれのローカルビット線セグメントＭＳＢＬ１、ＭＳＢＬ２、・・・と結合し、各々のビアまたは導体（例えば、埋込コンタクト）を介してセグメント選択トランジスタ３１５−１、３１５−２、・・・に接続される各ビット線セグメントをビット線セグメントの真下の基板内に有することによって、さらに単純化される。この構成では、シリコン基板上（例えば、図３Ｆのセグメント選択トランジスタ５８６−１、・・・、５８６−ｎ）に薄膜トランジスタを設けるのではなく、セグメント選択トランジスタは、単結晶基板３１０内の高効率トランジスタによって提供される。この構成は、ビット線セグメントに関連するセンスアンプ、デコーダ、レジスタ、電圧源、及び他の回路へのロバストなアクセスを提供する。プリチャージ経路によって可能となったグローバルソース線選択トランジスタＳＬＳ１、ＳＬＳ２、・・・の廃止と、各ビット線セグメントを基板内のセグメント回路の近くに配置することによって可能となったセグメント選択薄膜トランジスタ５８６−１、・・・、５８６ｎ（または、従来の３ＤＮＡＮＤアレイで一般的に行われているように、高価な選択的エピタキシーシリコンで構築された選択トランジスタ）の廃止によって、プロセス集積フローを大幅に簡素化することができる。
【００６２】
図３Ｈ及び図３Ｉは、図３Ｇの実施形態に類似する別の実施形態を示す。図３Ｈ及び図３Ｉの例では、ソース線セグメントのコネクタＭＳＳＬ１及びＭＳＳＬ２上の電圧、したがって、各ソース線セグメント内のローカル垂直ソース線３７５（ＬＳＬ）上の電圧も、メモリアレイのストレージアクティブ列（例えば、アクティブ列３８１）のいずれかの構成を模倣しているがメモリストレージには使用されないアクティブ列３８１（「チャージ列」）を介して、基板３１０から供給される。換言すれば、チャージ列３８１は、ソース線セグメントＭＳＳＬ１及びＭＳＳＬ２内のローカルソース線をチャージするための専用である（他の実施形態では、各チャージ列は、単一のソース線セグメントのみに対してサーブする）。図３Ｈに示すように、チャージ列３８１は、例えば、隣接するビット線セグメントＳＥＧ１及びＳＥＧ２間の開口ＢＬＯ内に形成される。読み出し動作（任意選択で、任意のプログラム、プログラム禁止、または消去動作）を通じて、チャージ列３８１は、ソース線セグメントＭＳＳＬ１及びＭＳＳＬ２内の垂直ローカルソース線上に必要な電圧を送達及び保持する（ソース線セグメントＭＳＳＬ１及びＭＳＳＬ２は両方とも、チャージ列３８１によってサーブされる）。この点に関して、チャージ列３８１は、例えば、図３Ｅのグローバルソース線ＧＳＬ１３１３の必要性を排除し、関連するソース線セグメント選択トランジスタＳＬＳ１の必要性を排除する。また、例えば、図３Ｇの実施形態に示したような、メモリスタック内のプリチャージトランジスタ３７０（これは、余分なワード線平面ＷＬｃｈｇを必要とする）の必要性も排除する。
【００６３】
図３Ｈ及び図３Ｉのセグメント化構造では、任意のメモリ面のストレージトランジスタの読み出し動作において、ソース線セグメントＭＳＳＬ１及びＭＳＳＬ２の各ローカルソース線上のソース電圧は、チャージ列３８１の垂直ソース線３７５（ＬＳＬ）から接続ＶＳＬを介してＶｓｓ（例えば、０ボルト）で印加される。電圧Ｖｓｓは、シリコン基板３１０内のデコードされた選択トランジスタ（図３Ｈに、３１５Ｘとして示される）、ビット線ミニセグメントＳＳＶｓｓ、垂直ローカルビット線３７４（ＬＢＬ）、パストランジスタ３７１、及び垂直ローカルソース線３７５（ＬＳＬ）を介して、基板３１０から供給される（パストランジスタ３７１は、読み出し動作中に、ワード線ＷＬ３１によってアクティブ化され、導通または「オン」状態に保持される）。任意のプログラム、プログラム禁止、または消去動作中にソース線セグメントＭＳＳＬ１及びＭＳＳＬ２に印加されるソース電圧も、同様に提供することができる。シリコン基板３１０内の選択トランジスタ３１５Ｘは、消去動作中にローカルビット線３７４（ＬＢＬ）に印加される高電圧に耐えることができる高電圧トランジスタであり得る。
【００６４】
図３Ｉは、図３Ｈの実施形態の上部Ｘ−Ｙ平面図をより詳細に示し、ソースセグメントＭＳＳＬ１内の各垂直ローカルソース線は、アクティブ列３８１を介して供給される電圧ＶｓｓまたはＶｂｌに保持される。図３Ｉにおいて、メモリアレイは、図６Ｂの実施形態に示したものと同様のレイアウトを有する。図３Ｉに示すように、ビット線セグメントＳＥＧ１とＳＥＧ２との間には、Ｘ方向に沿って延びる各行が２つのチャージ列と、Ｙ方向に沿ってレイアウトされた所定数（例えば、２０４８）のこのような行とを有するチャージ列のアレイが設けられている。このチャージ列のアレイは、ビット線（図３Ｉでは、「ＢＬＯ」という符号が付されている）における２つの不連続部または開口部の間に設けられる。２本の破線の間のアクティブ列の１つの行では、Ｘ方向に沿って延びるソース線コネクタが、右側のチャージ列を、ビット線セグメントＳＥＧ１のソース線セグメントＭＳＳＬ１（すなわち、上側の破線に沿ったアクティブ列の１つおきに）のローカルソース線に接続する。同一の右チャージ列が、ビット線セグメントＳＥＧ２におけるソース線セグメントＭＳＳＬ２のアクティブ列のローカルソース線に接続されている。ソース電圧は、シリコン基板からビット線コネクタへ、そして、右側のアクティブ列のローカルビット線へ供給される。「ＷＬ３１」という符号が付されたワード線は、チャージ列内のパストランジスタをアクティブ化して、ソース電圧をＶＳＬという符号が付されたローカルソース線に転送し、これにより、ソース電圧をソース線セグメントＭＳＳＬ１及びＭＳＳＬ２のローカルソース線に供給する（この回路構成が、図３Ｈの回路に示されている）。破線間のこのチャージ列の行の左側のチャージ列も、同様にして、下側の破線に沿った別のソース線セグメント対に接続される。
【００６５】
複数のワード線平面を有する３次元垂直ＮＯＲストリングメモリアレイでは、スタック内の全ての平面のローカルワード線は、アレイの端部において階段状ステップＷＬＳＴＣに配置される（例えば、図３Ｉ及び図６Ｇ参照）。隣接するビット線セグメント（例えば、図３Ｈのビット線セグメントＳＥＧ１及びＳＥＧ２）の各対に対してチャージ列（例えば、チャージ列３８１）をアクティブ化するために、各メモリ面に対して１以上の専用グローバルワード線（例えば、図３Ｉでは、「ＧＷＬＣＨＧ」という符号が付されている）が必要とされ得る。図３Ｉ（インサートを参照）の例に示すように、ＧＷＬＣＨＧという符号が付されたグローバルワード線は全て、アクティブ列３８１に対応するローカルワード線ＷＬ３１に接続され、ビット線セグメントＳＥＧ１及びＳＥＧ２内の他の全てのワード線をスキップする。対照的に、メモリアレイ（例えば、ＧＷＬ）のストレージトランジスタのための各グローバルワード線は、チャージ列３８１のワード線をスキップしながら、ビット線セグメントＳＥＧ１及びＳＥＧ２に関連する多数のローカルワード線にハードワイヤ接続される。異なるメモリ面上のチャージ列３８１のグローバルワード線（図３Ｉのインサート内の「ＧＷＬＣＨＧ」という符号が付された全てのもの）は、周辺回路（図示せず）で一緒に短絡され、それによって、ワード線ＷＬ０〜ＷＬ３１に関連するチャージ列３８１のパストランジスタのいずれか（または全て）をアクティブ化する。一実施形態では、接続されたソース線セグメントのブロック内の全てのチャージ列のパストランジスタが、チップの電源を入れたときに一緒にアクティブ化される。しかしながら、ブロック内の任意のソース線セグメントまたはソース線セグメント対は、それの関連するセグメント選択トランジスタ（例えば、セグメント選択トランジスタ３１５Ｘ）をスイッチオフして、シリコン基板から絶縁されたその対応するチャージ列を有することによって、選択解除することができる。
【００６６】
図３Ｈ及び図３Ｉの実施形態は、図３Ｇの実施形態で実施されるようなフローティング電源のプリチャージシーケンスの必要性を排除する。プリチャージシーケンスの必要性を排除することにより、読み出し動作の開始前にソース電圧を設定し、その後、電圧Ｖｓｓに安定に保持することができ、これにより、フローティングソースのプリチャージパルスに必要なオーバーヘッド時間が不要となるので、読み出し動作を高速化することができる。さらに、チャージ列３８１は、読み出し動作を通じて（すなわち、瞬間的なプリチャージパルスだけではない）、ソース線セグメントＭＳＳＬ１のローカルソース線を電圧Ｖｓｓに保持するので、接続ＶＳＬを介して提供される定常電流は、過剰である場合にアドレス指定されたストレージトランジスタの読み出し検出を損なう恐れがあるいかなるソース−ドレインリークも補償する。
【００６７】
要約すると、チャージ列３８１は、垂直ＮＯＲメモリストリング内で電圧ＶｓｓまたはＶｂｌをシリコン基板からローカルソース線に転送するためのローカル垂直コネクタとして機能する。チャージ列の垂直ローカルソース線上の任意の電圧ＶｓｓまたはＶｂｌを、パストランジスタ（例えば、パストランジスタ３７１）を介して、それに関連するローカルビット線に転送することができるが、ローカルビット線は、セグメント選択デコーダ３１５−１を介してシリコン基板内の電圧源に接続され得るビット線コネクタＭＳＢＬ１から直接的にチャージしてもよい。
【００６８】
６４または１２８のメモリ面を有する３次元垂直ＮＯＲメモリスタックでは、スタックの高さは、チャージ列３８１の長さでもあり、５マイクロメートル（ミクロン）を超えることができ、これは、チャージ列３８１（図３Ｈ）の垂直ローカルソース線３７５（ＬＳＬ）またはローカルビット線３７４（ＬＢＬ）にとってかなり長い距離である。対応するＮ＋ドープポリシリコンピラー４５５及び４５４（図４Ａ参照。また、図６Ｅにおいて、６５５（Ｎ＋）ＬＳＬ−１及び６５４（Ｎ＋）ＬＢＬ−１として示されており、パイロンと称される場合もある）の電気抵抗（Ｒ：オーム）が過剰になり、主として読み出し経路に悪影響を及ぼすＲＣ遅延をもたらすことがある。ピラーの抵抗Ｒは、ピラーのコア内に低抵抗金属材料を設けることによって、１桁以上低減させることができる。例えば、以下の詳細な説明において、図４Ａ−１は金属コア４２０（Ｍ）を示し、図７Ｄ−１は金属コア７２０（Ｍ）を示す。
【００６９】
図５Ｂは、本発明の一実施形態による、例えばＰ＋ポリシリコンから誘電体層５９２内に形成された導電性ピラー５９１を介した、本体領域５５６（Ｐ−チャネル材料を提供する）と、アクティブ列５８１の上に設けられ、ワード線に対して平行に延在する導体５９０との間の接続を示すＺ−Ｙ平面の断面図である。導体５９０はまた、高濃度にドープされたポリシリコン、シリサイド、または金属導体から形成してもよい。この構成では、ブロック消去動作を容易にするために、基板５０５から誘電絶縁体５０９を貫通して形成された開口部内に設けられたビア５９３を介して、ボディバイアス電圧（Ｖｂｂ）５９４を導体５９０に提供することができる。
【００７０】
図６Ｅは、ボディバイアス電圧を、導体６９０−１及び６９０−２（「ボディバイアス導体」）を介して提供することを示す。ボディバイアス電圧は、図６Ｂに示した実施形態のレイアウトを使用して、アクティブ列の隣接する行におけるボディ領域間で共有される。この構成では、ワード線５９２（すなわち、ワード線６２３ｐ−Ｌ）は、ボディバイアス導体６９０−１と一致して延びている。消去動作のブロックサイズは、各ボディバイアス導体（例えば、導体６９０−１）の左側のアクティブ列及び右側のアクティブ列に制限される。より大きな消去ブロックは、例えば、ビット線セグメントをアドレスするワード線の数に一致するように結合されたボディバイアス導体のクラスタを有することによって構成することができる。基板内のデコーダは、１以上の選択された消去ブロックに対して、適切なボディバイアス電圧（例えば、消去電圧）を供給する。
【００７１】
再び図５Ｂを参照して、アクティブ列（例えば、アクティブ列５８１）を形成した後、アクティブ列上に誘電体層５９２を形成する。続いて、誘電体層５９２の頂部からボディ領域５５６の頂部まで、ビアホールを異方性エッチングする。次に、誘電体層５９２上にＰ＋ドープポリシリコンの層を堆積させてビアホールを充填し、導電性ピラー（例えば、導電性ピラー５９１）を形成する。次いで、Ｐ＋ドープポリシリコンの層をパターニング及びエッチングして導体（例えば、導体５９０）を形成し、ビア５９３を介して、ボディバイアス電圧Ｖｂｂを供給する電圧源５９４に接続する。ボディバイアス電圧Ｖｂｂは、ＴＦＴ閾値電圧を上昇させるか、またはその閾値下リークを減少させるために、消去中に印加される正の高電圧、または読み出し中に印加される低い負の基板バイアス電圧であり得る。図６Ｅは、形成されたＰ＋ドープポリシリコンフィーチャ６９０−１及び６９０−２を示す上面図である。
【００７２】
図５Ｂに示す実施形態では、導体５９０は、本体領域５５６の上方に設けられる。しかしながら、他の実施形態では、導体５９０は、下方から本体領域５５６に接触するように、本体領域５５６の真下に設けてもよい。実際、ボディ領域５５６の上方及び下方の両方からボディバイアス電圧を提供することは有利であり得る。ボディ領域５５６の下方からボディバイアス電圧を提供する場合、導体５９０に類似した導体が、図５Ａに示したものと同様に、層間誘電体のビアを介して基板から直接提供されてもよい。
【００７３】
セグメント化ローカルビット線及びセグメント化ローカルソース線アレイの動作モード
【００７４】
本発明の実施形態に関して上述したような、ビット線セグメントを有するワード線の例えば６４平面のメモリスタックでは、選択されたビット線セグメントに関連する任意の平面（例えば、２５番目の平面）上のストレージトランジスタを読み出すとき、選択されたビット線セグメントに関連する全ての平面における全てのワード線は、選択されたストレージトランジスタをアドレス指定する選択された平面上のワード線を除いて、その「オフ」閾値電圧に保持される。ワード線電圧が上昇すると、消去状態（すなわち、導通状態または「オン」状態）のストレージトランジスタは、そのビット線電圧（Ｖｂｌ）を、仮想接地電位（Ｖｓｓ）に予めプリチャージされているそのローカルソース線（及び、それに関連するソース明細セグメント；該当する場合）に放電する。ビット線電圧Ｖｂｌの放電速度は、ビット線セグメントのセンスアンプによって感知される。同一ワード線を共有するＹ方向に沿った他のビット線セグメントに関連付けられた、選択された平面（すなわち、この例では２５番目の平面）上の他のストレージトランジスタ、または、異なるワード線によってアドレス指定されたＸ方向に沿った他のビット線セグメントに関連付けられた他のストレージトランジスタは、各ビット線セグメントがその専用のセンスアンプを有するので、同時に読み出すことができる。読み出し動作では、まず、プリチャージ動作中にローカルビット線を０Ｖに設定することにより、仮想ソース電圧をプリチャージする（あるいは、仮想電源電圧を約１Ｖまで上昇させてもよい）。プリチャージ後、ローカルビット線はセンスアンプ電圧（例えば、電源電圧よりも約０．１Ｖ〜０．５Ｖ高い電圧で）にチャージされ、基板は電圧Ｖｂｂ（例えば、約０Ｖ〜約−２Ｖ）に設定され、ワード線ＷＬは消去閾値電圧よりも約１Ｖ〜３Ｖ高くされる。
【００７５】
各ワード線の両側のストレージトランジスタの実施形態（例えば、図６Ａ及び図６Ｅの実施形態）では、２つのストレージトランジスタのうちの１つだけが、読み出し動作中の任意の時点で導通するように注意しなければならない。これは、上述したように、互いに平行に延びる別個のビット線セグメントを提供することによって達成されるが、各々は、それ自体のセンスアンプ、デコーダ、電圧源、及び他のサポート回路によってサーブされる。図６Ｅに示すように、ビット線セグメントは、左側ストレージトランジスタのＭＳＢＬ１（Ｌ）、及び右側ストレージトランジスタのＭＳＢＬ１（Ｒ）である。
【００７６】
ストレージトランジスタをプログラムするために、選択された平面（すなわち、この例では２５番目の平面）を除く全ての平面上の全てのワード線は接地電位に設定され、一方、選択された（すなわち、２５番目の平面上の）ストレージトランジスタをアドレスするワード線は、所望のプログラム電圧が、読み出し動作によって到達したことが確認されるまで、例えば増分電圧ステップ（例えば、約８ボルトで開始し、電圧を段階的に増大させて、電圧パルスを印加する）を用いて、適切なプログラム電圧まで上昇させる。プログラム動作の間、ビット線セグメント上の電圧は、関連するソース線セグメントと同様に接地電位に保持される。
【００７７】
同一ワード線を共有する他のビット線セグメントに関連する選択された平面上のストレージトランジスタをプログラムし続けながら、さらなるプログラムを禁止するために、ビット線セグメント及びソース線セグメントは、連続するプログラムパルスの間のリードベリファイサイクルで、プログラムシーケンスの終了まで、プログラム禁止電圧（例えば、プログラム電圧の約１／３〜１／２）まで上昇させる。ビット線またはソース線セグメント内のローカルビット線及びローカルソース線への全てのプログラム電圧及びプログラム禁止電圧は、（ソース線のプリチャージ動作により）ビット線セグメントのみを介して提供される。読み出し動作と同様に、Ｙ方向に沿った他のビット線セグメントに関連するストレージトランジスタ（すなわち、選択されたストレージトランジスタと同一ワード線を共有する）、及び、Ｘ方向に沿った他のビット線セグメントに関連するストレージトランジスタ（すなわち、異なるワード線と関連する）は、同時にプログラムまたはプログラム禁止することができる。
【００７８】
消去動作は、ビット線セグメント、ソース線セグメント、または消去されるブロックに関連するストレージトランジスタの全てのワード線を０Ｖで保持するとともに、バージンストレージトランジスタ（すなわち、一度もプログラムまたは消去されたことのないストレージトランジスタ）のボディバイアス電圧（Ｖｂｂ）を約１２Ｖに上昇させ、高サイクル数ストレージトランジスタのボディバイアス電圧（Ｖｂｂ）を２０Ｖ以上に上昇させることによって達成される。消去ブロック内のフローティングＮ＋垂直ローカルソース線及びＮ＋垂直ローカルビット線は、それらのｐ−ボディ領域に印加される正の電圧に従うため、ビット線セグメントに関連する全てのセンスアンプを、それらのビット線またはビット線セグメントから絶縁してもよい。
【００７９】
当業者によく知られている他の条件を用いて、読み出し、プログラム、プログラム禁止、及び消去を行うことが可能である。
【００８０】
低レイテンシ分割ローカル線及びグローバルワード線
【００８１】
本発明の実施形態におけるビット線セグメンテーションは、従来の３Ｄ−ＮＡＮＤ及び３Ｄ−ＮＯＲメモリアレイの従来のグローバルビット線におけるＲＣ遅延を大幅に低減させるのに役立つ。長い読み出しレイテンシの別の主な原因は、通常、チップの幅のほぼ半分または全体にわたって、グローバルビット線に直交して延びる、長い高容量性のローカルワード線導体である。このため、米国特許第２０１７／００９２３７１Ａ１号明細書の３Ｄ垂直ＮＯＲフラッシュメモリアレイは、従来の３Ｄ−ＮＡＮＤフラッシュメモリアレイと同様に、各メモリ面に対して少なくとも１層のローカルワード線導体を必要とする。６４面ＮＡＮＤまたはＮＯＲメモリアレイでは、これらのワード線導体は、高い階段状ステップで構成される。ローカルワード線は、プログラム中に高電圧を供給するので、それらのデコーダは、そのような階段状の各ステップのかなりのシリコン領域を占めることができる高電圧トランジスタ回路を必要とする。
【００８２】
それらに関連するオーバヘッドコストを低減するために、ワード線は、一般的に、非常に長く形成されており、このため、ＲＣ遅延が大きくなり、読み出しレイテンシが悪くなる（例えば、数マイクロ秒の範囲内）。従来の３Ｄ−ＮＡＮＤメモリアレイでは、グローバルビット線も長く、立ち上がりまたは立ち下がりが遅いため、長いワード線のレイテンシは、実質的に隠されていた。本発明のビット線セグメントでは、ビット線応答時間を非常に短く（例えば、１００ナノ秒の範囲内）することができるので、長いワード線のＲＣ遅延が高速読み出しアクセスの制限要因となる。本発明の一実施形態によれば、部分的な解決策として、３Ｄ−ＮＯＲメモリチップを長くかつ狭くする（すなわち、ワード線の方向に沿って短くし、ビット線セグメントの方向に沿って長くする）。このような設計は、ワード線デコーダを形成するためのシリコン領域は減少しないが、ビット線セグメントに沿ったＲＣ遅延を著しく増加させることなく、ワード線の長さ及びＲＣ遅延を著しく減少させる。
【００８３】
本発明の別の実施形態によれば、メモリアレイを、より短いワード線を有するより多くのブロックに分割し、各ブロックを繰り返される階段状ステップに形成することによって、ワード線遅延をさらに減少させることができる。階段状ステップの数を２倍にしてメモリアレイを分割し、それらのワード線デコーダは、ＲＣ遅延を４倍に低減させる。
【００８４】
長い読み出しレイテンシの別の主な原因は、メモリアレイの側面に沿った階段状ステップの上方のメモリアレイの長さにわたってＸ方向に延びるグローバルワード線（ＧＷＬ）のＲＣ遅延が大きいことである。図６Ｆは、本発明のビット線セグメンテーションスキームに関連する、或る平面（すなわち、或る階段状ステップ）上のローカルワード線を接続するためのグローバルワード線の一実施形態を示す。図６Ｆでは、メモリアレイの側面に沿った階段状ステップを通る或るＸ−Ｙ平面におけるローカルワード線、階段状ステップ上のグローバルワード線、及び、それらの相互接続のみが示されている。説明を明確にするために、他の全ての詳細（例えば、Ｐ−チャネル材料層及び電荷トラップ層）は省略している。図６Ｆに示すように、メモリアレイ（例えば、図６Ｅに示した実施形態に対応するメモリアレイ）のワード線ＷＬ０、ＷＬ１、・・・は、Ｙ方向に沿って延在している。グローバルワード線ＧＷＬ０、ＧＷＬ１、・・・は、階段状ステップの上方でＸ方向に沿って延びる。グローバルワード線は、メモリアレイの各面のワード線を、それらの、基板６０５内のそれぞれのデコーダ、電圧源、及び他のサポート回路に接続する。例えば、図３Ｄ、図３Ｅ、図３Ｆ及び図３Ｇのアーキテクチャにビット線セグメント化を適用する場合、各階段状ステップは、最大で、ビット線セグメント内のローカルワード線の数ｎに一致するｎ個のグローバルワード線を収容する。図６Ｆの実施形態では、例えば、各ビット線セグメントは１２８本のビット線を含み、各ステップにおける各ストレージトランジスタは、対応するワード線によって選択される。このため、ビット線セグメントの各ステップには、１２８本のワード線が存在する。したがって、各グローバルワード線は、１２８番目のワード線毎に接続される。例えば、各平面上において、グローバルワード線ＧＷＬ０は、ワード線ＷＬ−０、ＷＬ−１２７、・・・に、ビアＶＩＡ０、ＶＩＡ１２７、・・・を介して接続され、ＧＷＬ１は、ワード線ＷＬ−１、ＷＬ−１２９、・・・に、ビアＶＩＡ１、ＶＩＡ１２８、・・・を介して、その基板デコーダ及び基板６０５内の電圧源に接続される。この構成により、共通グローバルワード線及びその専用センスアンプデコーダをアクティブ化することによって、各平面上の１２８組のストレージトランジスタを同時に読み出すことが可能になる。例えば、ワード線ＷＬｉ、ＷＬｉ＋１２８、・・・（通常、ＷＬｉ＋１２８ｋ；ｋ＝０、１、・・・）に関連するストレージトランジスタは、グローバルワード線ＧＷＬｉをアクティブ化することによって、同時に読み出しまたはプログラムすることができ、一方、同一のステップ及び他のステップにおける他の全てのグローバルワード線は、接地電位にしてもよいし（すなわち、全ての他のストレージトランジスタをオフにする）、接地電位に浮遊させてもよい。
【００８５】
図６Ｆに示した実施形態は、シリコン領域においてコストが高いと考えられる。各ビット線セグメント内に１２８本のワード線が存在し、階段状構造体内に６４のステップが存在する場合、６４ステップの階段状構造体（または、合計８１９２のグローバルワード線）の各ステップには、１２８本のグローバルワード線が必要とされる。本発明の一実施形態によれば、必要とされるグローバルワード線の数は、各グローバルワード線を各ビット線セグメント内の２つ以上のローカルワード線と接触させることによって、２、４、８、１６、またはそれ以上減少させることができる。例えば、グローバルワード線ＧＳＬ１は、ワード線ＷＬ１、ＷＬ１２９、・・・だけでなく、ワード線ＷＬ３３、ＷＬ６５、・・・（通常、ＷＬ１＋３２ｋ；ｋ＝０、１、・・・）にも接触させることができ、これにより、１ステップ当たりに必要なグローバルワード線の数を４倍減らし、階段状構造体の全幅を４分の１に減らすことができる。当然ながら、シリコン基板には、追加的な復号回路またはビット線セグメントごとに、４倍の数の専用センスアンプが必要とされる（あるいは、ビット線セグメントの単一センスアンプは、４つの連続した読み出しまたはプログラムシーケンスを介して時間共有してもよい）。
【００８６】
グローバルワード線は、階段状ステップの上のメモリアレイの頂部に実装されるので、グローバルワード線は、低抵抗銅配線を使用して実施することができる。当業者に知られているように、ステップ内の隣接するグローバルワード線間のキャパシタンスは、それらの間の誘電体としての置換エアギャップによって低減することができる。グローバルワード線ＲＣ遅延は、グローバルワード線デコーダ及びシリコン基板内の電圧源を階段状ステップの真下に接続して、グローバルワード線の長さに沿ったブレークを介して、グローバルワード線の長さの半分、４分の１、または８分の１ごとにアクセスすることによって、さらに低減することができる。
【００８７】
例えば、３２層スタックから６４層スタックに移行する場合、ワード線階段状ステップの数は、３２から６４に倍増される。図６Ｇは、本発明の一実施形態による、そのようなステップ倍増を回避する垂直ＮＯＲストリングメモリアレイの実施形態を示す。図６Ｇでは、メモリアレイのＺ−Ｙ断面が示されており、メモリアレイ内の平面の総数は、互いに積み重ねられた、２以上の連続して形成されたスタック（例えば、ＳＴＫ１及びＳＴＫ２）として提供される。各スタックには、次のスタックが形成される前に完成した、階段状ステップのセットが設けられる。従来技術の３次元ＮＡＮＤメモリアレイでは、３２の平面のそれぞれに、メモリセルの２つのスタックが形成される。その後、６４平面の階段状構造体のステップが別々に形成され、その後、それらの関連するグローバルワード線が形成される。対照的に、図６Ｆは、各ステップがグローバルワード線ＧＷＬ１、ＧＷＬ２、・・・、ＧＷＬ３２（Ｘ方向に沿って延びている）のうちの１つによって接続されたワード線（Ｙ方向に沿って延びている）である、３２の階段状構造体の幅ステップ（ステップＡ、ステップＢ）を各々有するスタックＳＴＫ１及びスタックＳＴＫ２の形成を示す。スタックＳＴＫ１及びＳＴＫ２は、絶縁層６１７によって互いに絶縁されており、したがって、６４の階段状ステップを提供する総幅の半分に低減される。このスキーム下では、スタックＳＴＫ２内のローカルビット線（例えば、ＢＬ６５４）及びローカルソース線（例えば、ＳＬ６５５）は、絶縁層６１７を介して開口部をエッチングしてＮ＋ドープ垂直アクティブ列の上部を露出させることによって、スタックＳＴＫ１内の対応するローカルビット線及びローカルソース線に接続され、それによって、上側の３２の平面の垂直アクティブ列が、基板６０５の上方の下側の３２の平面内の対応するものに接続される。同様に、スタックＳＴＫ１及びＳＴＫ２の両方のＰ−ドープチャネル領域（例えば、図５Ｂのチャネル領域５５６に対応するチャネル領域６５６）は、スタックＳＴＫ２を形成する前に絶縁層６１７内に形成されたＰ＋ドーププラグ６９１によって互いに接続される。
【００８８】
グローバルワード線に関連するシリコン基板領域は、グローバルワード線デコーダ及び電圧源を、基板内のアレイの外側ではなく、階段状ステップの下側またはメモリアレイの上側のいずれかに配置することによって減少させることができる。そのような配置は、図３Ｆ及び図３Ｇのメモリアレイと関連して提供され得る。これらの実施形態では、メモリアレイの頂面は、ソース線またはビット線と相互接続されない。当然ながら、そのようなワード線デコーダ及び電圧源は、プログラム中にグローバルワード線上で必要とされる比較的高い電圧（例えば、１２Ｖ〜２０Ｖの範囲）をサポートできる必要がある薄膜トランジスタを使用して実施される。このような薄膜トランジスタは、堆積されたポリシリコンを部分的に再結晶化するための浅い（エキシマ）レーザアニール、または、ソーラーパネル、ＬＥＤディスプレイ、または他の用途のために開発された他のシーディング技術を用いて達成することができる。また、メモリアレイの頂面も、メモリチップ領域を過度に増加させることなく、それらのＲＣ遅延を減少させるために、より広いまたはより高いグローバルワード線相互接続を、より大きな間隔で実行するために利用することができる。
【００８９】
準揮発性ＮＯＲストリングのためのセグメント化ビット線を使用した３Ｄ垂直ＮＯＲアレイ
【００９０】
非仮特許出願ＩＩＩ（米国特許出願公開第２０１７／００９２３７１Ａ１号明細書）には、極めて高いサイクル耐久性を必要としない特定のストレージ用途においてＤＲＡＭと置き換えるのに適した準揮発性のＮＯＲストリングが開示されている（段落［０１２８］−［０１３１］を参照）。そのため、準揮発性ＮＯＲストリングの読み出しアクセス時間は、ＤＲＡＭの読み出しアクセス時間に近づき、１００ナノ秒以下で、従来の３Ｄ−ＮＡＮＤフラッシュメモリよりも約５００倍高速となる。この詳細な説明に開示された３次元垂直ＮＯＲストリングでは、アレイの底部にあるセグメント化されたビット線は、専用のセンスアンプを有し、ビット線セグメントの真下の基板内のデコーダ（例えば、図３Ｄ、図３Ｅ、図３Ｆ、及び図３Ｇに示した）は、非仮特許出願ＩＩＩの水平ストリングを厳密に模倣し、ＤＲＡＭに近い読み出しレイテンシを等しく達成することができる。これらの準揮発性垂直ＮＯＲストリングを構築するためのプロセスステップは、非仮特許出願ＩＩＩの段落［０１２９］で説明されているステップと同様である。準揮発性ストレージトランジスタは、保持時間が比較的短いので（例えば、１時間〜数日の範囲）、頻繁に読み出しリフレッシュする必要がある。このため、多数のストレージトランジスタを同時に読み出すまたは再プログラムする（すなわち、多数のビット線セグメントに関連するストレージトランジスタを並列に読み出すまたは再プログラムする）能力を有することは、チップ密度が１テラビットに近づいた場合に、通常の読み出しの中断を最小にするために重要である。
【００９１】
非仮特許出願ＩＩＩはまた、水平ＮＯＲストリングにおける高速読み出しキャッシュメモリのための２つのストレージトランジスタのペアリングを開示している（段落［０１９４］〜［０１９６］を参照）。この詳細な説明に開示されているように、垂直ＮＯＲストリング内に専用のセグメントセンスアンプを有するセグメント化されたビット線は、このような高速読み出しキャッシュメモリによく適しており、デュアルトランジスタ対を使用して、同一のワードラインを共有する或るトランジスタ上のデータと、それに隣接するトランジスタ上に逆データ（すなわち、消去された状態）をプログラムすることができる。例えば、図６Ｅでは、同一のワード線ＷＬ３１−１の両側を共有する互いに隣接する２つのビット線セグメントＭＳＢＬ１（Ｌ）、ＭＳＢＬ１（Ｒ）における、２つのトランジスタＴＬ（６８３）、ＴＲ（６８２）からの読み出し出力信号が、シリコン基板内の差動センスアンプに供給される。差動センスアンプは、Ｙ方向に沿って隣接する２つのビット線セグメント間で共有される。このデュアルセグメント構成は、アレイビット効率が５０％低減するが、プロセス変動及びストリングリーク、チップ全体にわたるパラメータドリフトまたはデバイス感度に対する優れた耐性を提供する。その上、非常に高速のセンシング、及びより高いサイクル耐久性を提供し、かつ、プログラム可能な基準ストリングの必要性を排除することができる。Ｘ方向に沿った（すなわち、グローバルビット線と同一方向に沿った）ビット線セグメント間の絶縁のために、キャッシュ記憶のために対トランジスタ差動感知で構成されたビット線セグメントの同一のチップブロックを有することが可能であり、一方、他のブロックは、倍密度のために一度に単一トランジスタの通常のセンシングを用いる。この柔軟性により、同一チップが、キャッシュメモリとして、ストレージメモリとして部分的に機能することが可能になる。また、多くのページのストレージ（例えば、４ＭＢの記憶容量を必要とする１枚の写真画像は、２ＫＢ当たり２０００ページを占有する）を必要とするファイルを保存することができ、高速なキャッシュメモリを使用して最初の１以上のページをセグメントに書き込み、残りを同一チップ上の非キャッシュセグメントに書き込み、そして、その最初のページを非常に高速に読み取ることによって画像を取得しながら、他のページのパイプライン読み出しを使用して、４ＭＢ全体のための低い読み出しレイテンシを享受する。
【００９２】
本発明の、対応するセグメントセンスアンプによるグローバルビット線の領域ビット線セグメントへのセグメンテーション及びグローバルワード線セグメンテーション（図６Ｆ及び図６Ｈに関連して説明した）は、３次元垂直ＮＯＲストリングについて説明したが、従来の３Ｄ垂直ＮＡＮＤメモリストリングにも同様に適用することができる。
【００９３】
製造プロセス
【００９４】
図７Ａ、図７Ｂ、図７Ｃ、及び図７Ｄは、本発明の一実施形態による、マルチゲートＮＯＲストリングアレイの製造プロセスにおいて形成される中間構造体の断面図である。
【００９５】
図７Ａは、本発明の一実施形態による、低抵抗層７２３ｐが基板７０１の上方に形成された後の、半導体構造体７００のＺ−Ｙ平面の断面図を示す。この例では、ｐは、０〜３１の範囲の整数であり、３２本のワード線のそれぞれを表す。図７Ａに示すように、半導体構造体７００は、低抵抗率層７２３−０〜７２３−３１を含む。半導体基板７０１は、例えば、垂直ＮＯＲストリングを形成する前にメモリ構造体７００のための支持回路が形成されるＰ−ドープバルクシリコンウェハを表す。このような支持回路は、アナログ論理回路及びデジタル論理回路の両方を含み得る。このような支持回路のいくつかの例には、シフトレジスタ、ラッチ、センスアンプ、基準セル、電源ライン、バイアス及び基準電圧発生器、インバータ、ＮＡＮＤ、ＮＯＲ、排他的論理和及び他の論理ゲート、入出力ドライバ、ビット線及びワード線デコーダを含むアドレスデコーダ、他のメモリ素子、シーケンサ、並びに、状態機械が含まれ得る。これらの支持回路を提供するために、当業者に知られているように、従来のＮ−ウェル、Ｐ−ウェル、トリプルウェル（図示せず）、Ｎ＋拡散領域（例えば、領域７０７−０）及びＰ＋拡散領域（例えば、領域７０６）、低電圧トランジスタ及び高電圧トランジスタ、キャパシタ（コンデンサ）、抵抗器、ダイオード、並びに、相互接続部が設けられる。
【００９６】
支持回路が半導体基板７０１内及びその上に形成された後、例えば、厚い二酸化シリコンを堆積または成長させることにより、絶縁層７０８が設けられる。いくつかの実施形態では、グローバルソース線７１３−０を含む１以上の金属相互接続層が形成される。この金属相互接続層は、所定の方向に沿って延びる水平な細長いストリップとして設けられる。グローバルソース線７１３−０は、エッチングされた開口部７１４を介して、基板７０１内の回路７０７に接続される。この詳細な説明における説明を容易にするために、グローバルソース線はＸ方向に沿って延びていると仮定する。金属相互接続線は、１以上の堆積された金属層上にフォトリソグラフィーパターニング及びエッチングを適用することによって形成することができる（代替的に、これらの金属相互接続線は、従来の銅またはタングステンのダマシン配線プロセスなどの従来のダマシン配線プロセスを用いて形成してもよい）。次に、厚い誘電体層７０９を堆積させ、次いで、従来の化学機械研磨（ＣＭＰ）を用いて平坦化する。
【００９７】
次に、導体層７２３−０〜７２３−３１を順次形成する。各導体層は、その下層及びその上層との間に介在する絶縁層７２６によって、下層及び上層と絶縁される。図７Ａでは、３２の導体層が示されているが、導体層は任意の数だけ設けることができる。実際には、設けることができる導体層の数は、例えば、多数の導体層及びそれらの間の誘電体絶縁層７２６を切断することを可能にする十分に制御された異方性エッチングプロセスの利用可能性などの、プロセス技術に依存する。例えば、導体層７２３ｐは、まず、厚さ１〜２ｎｍの窒化チタン層（ＴｉＮ）を堆積させ、続いて、厚さ１０〜５０ｎｍのタングステン（Ｗ）または同様の高融点金属、またはシリサイド（とりわけ、ニッケル、コバルト、またはタングステンのシリサイド）、またはサリサイドなどの層を堆積させ、次いで、酸化アルミニウム（Ａｌ２Ｏ３）などのエッチストップ材料の薄層を堆積させることによって形成することができる。各導体層は、堆積後にブロック７００内でエッチングされるか、または、従来のダマシン配線プロセスによってブロックとして堆積される。図７Ａに示す実施形態では、連続する導体層７２３ｐの各々は、直前の金属層の縁部よりも短い（すなわち、縁部から凹んだ）距離７２７だけＹ方向に延在し、これにより、全ての導体層は、製造プロセスの後の段階で構造体７００の頂部からアクセスすることができる。しかしながら、図７Ａの階段状導体スタックを形成するために必要なマスキング及びエッチングのステップの数を減らすために、露出した凹面７２７を形成するのに個々の導体面を個別にマスキング及びエッチングすることを必要としない当業者に既知の他のプロセス技術を使用して、複数の導体層に対して凹面７２７を同時に形成することもできる。導体層が堆積及びエッチングされた後、対応する誘電体絶縁層７２６を堆積させる。誘電体絶縁層７２６は、例えば、１５ｎｍ〜５０ｎｍの厚さの二酸化シリコンであり得る。従来のＣＭＰは、次の導体層を堆積するために各誘電体層の表面を整える。ブロック７００のスタック内の導体層の数は、垂直ＮＯＲストリング内のメモリＴＦＴの数と、プリチャージＴＦＴ（例えば、図５ＡのプリチャージＴＦＴ５７５）などの非メモリＴＦＴの制御ゲート、またはビット線アクセス選択ＴＦＴ（例えば、図５Ａの５８５ビット線アクセス選択ＴＦＴ５１１）の制御ゲートとして使用され得る任意の追加の導体層との数に、少なくとも対応する。導体層の堆積及びエッチングステップ、並びに、誘電体層の堆積及びＣＭＰプロセスは、全ての導体層が設けられるまで繰り返される。
【００９８】
次に、誘電体絶縁層７１０及びハードマスク層７１５を堆積させる。ハードマスク７１５は、導体層７２３ｐをエッチングして、まだ形成されていないワード線の長いストリップを形成することを可能にするようにパターニングされる。ワード線の長さは、Ｙ方向に沿って延びている。ワード線６２３ｐ−Ｒ、６２３ｐ−Ｌに対するマスキングパターンの一例が図６に示されており、このマスキングパターンは、絶縁部（ギャップ）６７６において互い対向する隣接ワード線の延長部、及び所望の湾曲部６７５を生成するための各ワード線の凹部などの特徴を含む。連続した導体層７２３ｐ及びそれらの間に介在する誘電体絶縁層７２６を介して、導体層７２３ｐの底部の誘電体層７０９に達するまで異方性エッチングを行うことによって、深いトレンチが形成される。多数の導体層がエッチングされるので、フォトレジストマスク自体は、多数の連続的なエッチングを通じて所望のワード線パターンを保持するのに十分にロバストではない恐れがある。ロバストなマスクを提供するためには、当業者に知られているように、ハードマスク層７１５（例えば、カーボン）を設けることが好ましい。エッチングは、誘電体材料７０９、グローバルソース線上のランディングパッド７１３、または、基板７０１で終了される。ランディングパッド７１３をエッチングから保護するために、エッチストップバリア膜（例えば、酸化アルミニウム）を設けることが有益であり得る。
【００９９】
図７Ｂは、本発明の実施形態による、半導体構造体７００のＺ−Ｘ平面の断面図である。図示のように、連続する導体層７２３ｐ及び対応する誘電体層７２６をエッチングすることにより、誘電体層７０９に達するトレンチ（例えば、深いトレンチ７９５）が形成されている。図７Ｂでは、導体層７２３ｐを異方性エッチングすることにより、深いトレンチ７９５によって互いに絶縁された導体スタック７２３ｐ−Ｒ及び７２３ｐ−Ｌが形成されている。この異方性エッチングは、高アスペクト比のエッチングである。様々な層の材料をエッチングするので、最良の結果を達成するためには、当業者に知られているように、導体材料エッチングと誘電体エッチングとでは、エッチング化学物質を変更する必要がある。スタックの底部に形成されるワード線の導体幅及びトレンチ間隔が、スタックの頂部またはその付近のワード線の対応する導体幅及びトレンチ間隔と略同一になるように、いずれの層のアンダーカットも回避するべきなので、多段階エッチングの異方性は重要である。当然ながら、スタック内の導体層の数が多いほど、多数の連続したエッチングを通じてタイトなパターン許容差を維持することがより困難になる。例えば６４または１２８以上の導体層を介してエッチングすることに伴う困難を軽減するために、エッチングは、例えば３２層のセクション毎に行うとよい。別個にエッチングされたセクションは、その後、例えば上述の非特許文献１に教示されているようにして、互いにステッチ（stitch）することができる。
【０１００】
導体材料（例えば、タングステン、または他のエッチングしにくい材料）の複数の導体層７２３ｐを通じて行うエッチングは、介在する絶縁層７２６のエッチングよりもはるかに困難であり、時間がかかる。そのため、導体層７２３ｐの複数のエッチングを不要にする代替プロセスが用いられる。この代替プロセスは、当業者に周知であり、まず、図７Ｂの導体層７２３ｐを、容易にエッチング可能な材料の犠牲層に置き換える。例えば、絶縁層７２６は二酸化シリコンであり、犠牲層（図７Ｂでは７２３ｐとして示される空間を占める）は、窒化シリコンまたは別の高速エッチング誘電材料であり得る。次に、ＯＮＯＮ（酸化物−窒化物−酸化物−窒化物）交互誘電体層を介して、深いトレンチを異方性エッチングして、デュアル誘電体（二重誘電体）の高いスタックを形成する。製造プロセスの後の段階（後述する）で、これらのスタックはポリシリコンのアクティブ垂直ストリップによって支持され、これにより、好ましくは選択的な化学的または等方性エッチングによって犠牲層をエッチング除去することが可能になる。このようにして形成されたキャビティは、その後、導体材料のコンフォーマルな堆積によって充填され、その結果、介在する絶縁層７２６によって絶縁された導体層７２３ｐが得られる。
【０１０１】
図７Ｂの構造が形成された後、電荷トラップ層７３４及びポリシリコン層７３０を、エッチングされた導体ワード線スタックの垂直側壁上にコンフォーマルに連続して堆積させる。これにより形成された構造体のＺ−Ｘ平面の断面を図７Ｃに示す。図７Ｃに示すように、電荷トラップ層７３４は、例えば、高誘電率の誘電体膜（例えば、酸化アルミニウム、酸化ハフニウム、または、二酸化ケイ素及び窒化ケイ素の或る組み合わせなど）からなる厚さが５〜１５ｎｍのブロッキング誘電体７３２ａを最初に堆積させることによって形成される。その後、電荷トラップ材料７３２ｂを、４〜１０ｎｍの厚さで堆積させる。電荷トラップ材料７３２ｂは、例えば、窒化シリコン、シリコンリッチな酸窒化物、誘電体膜に埋め込まれた導電性ナノドット、または、同一の垂直アクティブストリップを共有する隣接ＴＦＴから絶縁された薄い導電性フローティングゲートであり得る。次いで、電荷トラップ７３２ｂを、２〜１０ｎｍの範囲の厚さで堆積させたコンフォーマルな薄いトンネル誘電体膜（例えば、二酸化シリコン層、または酸化シリコン−窒化シリコン−酸化シリコン（「ＯＮＯ」）三重層）によってキャップする。電荷トラップ層７３４から形成される記憶素子は、ＳＯＮＯＳ、ＴＡＮＯＳ、ナノドットストレージ、絶縁されたフローティングゲート、または、当業者に知られている任意の適切な電荷トラッピングサンドイッチ構造体のいずれかであり得る。電荷トラップ層７３４の合計厚さは、一般的に、１５〜２５ｎｍである。
【０１０２】
電荷トラップ層７３４の堆積後、マスキングステップを用いて、トレンチ７９５の底部の電荷トラップ層７３４及び誘電体層７０９を通じて異方性エッチングを行い、ソース電源電圧Ｖｓｓのための底部グローバルソース線ランディングパッド７１３（図７Ｂ参照）、グローバルビット線電圧Ｖｂｌ（図示せず）の領域、またはバックバイアス供給電圧ＶｂｂにコンタクトするためのＰ＋領域７０６（図７Ｃ参照）で停止することによって、トレンチ７９５の底部にコンタクト開口部が形成される。いくつかの実施形態では、トレンチ７９５の底部での電荷トラップ材料７３４のコンタクト開口部のエッチング中にトンネル誘電体層７３２ｃの垂直表面を保護するために、このエッチングステップに先立って、ポリシリコンの超薄膜（例えば、２〜５ｎｍの厚さ）を堆積させる。一実施形態では、各グローバルソース線は、垂直ＮＯＲストリング対の行における交互の位置にのみ接続される。例えば、図５Ａでは、奇数番目のアドレスワード線に電気コンタクト（例えば、コンタクト開口部５５７）をエッチングして、Ｎ＋ドープされたローカルソース線（例えば、図５Ａのローカルソース線５５５）をグローバルソース線５１３−１に接続する。同様に、偶数番目のアドレスワード線に電気コンタクトをエッチングして、垂直ＮＯＲストリング対の行におけるＮ＋ドープされたローカルソース線をグローバルソース線５１３−２（図５Ａでは図示せず）に接続する。寄生キャパシタＣ（すなわち、図５Ａのキャパシタ５６０）を介して仮想Ｖｓｓを使用する実施形態では、トレンチ７９５の底部の電荷トラップ層７３４をエッチングするステップをスキップすることができる。
【０１０３】
その後、ポリシリコン薄膜７３０を、５〜１０ｎｍの厚さで堆積させる。図７Ｃでは、ポリシリコン薄膜７３０が、トレンチ７９５の互いに対向する側壁に、それぞれ７３０Ｒ及び７３０Ｌと表示されている。ポリシリコン薄膜７３０は、ドープされていないか、または好ましくは、ホウ素が１×１０１６／ｃｍ３〜１×１０１７／ｃｍ３の範囲のドーピング濃度でドープされており、内部に形成されるＴＦＴが、より大きい固有の閾値電圧を有ることができる。トレンチ７９５は、その互いに対向する側壁上に、電荷トラップ層７３４及びポリシリコン薄膜７３０を設けるのに十分な幅を有する。ポリシリコン７３０を堆積させた後、上述したスタック内の犠牲層をエッチング除去し、それにより形成されたキャビティに、コンフォーマルに堆積させた導体層７２３ｐを充填する（図７Ｃ）。 
【０１０４】
図７Ｂに示すように、トレンチ７９５は、Ｙ方向に沿って延びる。絶縁されたワード線スタック７２３ｐ−Ｌ及び７２３ｐ−Ｒの形成後、一実施例の半導体構造体７００は、それぞれが、各スタックの長さに沿って形成される８０００個またはそれ以上の個数のアクティブ列、すなわち１６０００個のＴＦＴ（スタックの各側に８０００個のＴＦＴが設けられる）の制御ゲートとして機能する、１６０００個またはそれ以上の個数の並列ワード線スタックを有することができる。各スタック内の６４本のワード線により、このようなマルチゲート垂直ＮＯＲストリングアレイのそれぞれに、最終的に１６０億個のＴＦＴが形成される。各ＴＦＴが２つのデータビットを記憶する場合、このようなマルチゲート垂直ＮＯＲストリングアレイは、３２ギガビットのデータを記憶する。このようなマルチゲート垂直ＮＯＲストリングアレイ（それに加えて、スペアアレイ）は、１つの半導体基板上に約３２個形成することができ、これによって、１テラビットの集積回路チップを提供することができる。
【０１０５】
図７Ｄは、一実施形態による、図７Ｃの構造体の頂面のＸ−Ｙ平面の断面図である。ワード線７２３ｐ−Ｌと７２３ｐ−Ｒとの間には、垂直に堆積されたＰ−ドープされたポリシリコン構造（すなわち、アクティブ列）の２つの側壁７３０Ｌ及び７３０Ｒが存在する。側壁７３０Ｌと７３０Ｒとの間の深い空間７４０は、高速エッチング絶縁誘電体材料（例えば、二酸化シリコン、液体ガラス、または炭素ドープ酸化シリコン）で充填され得る。頂面は、その後、従来のＣＭＰを使用して平坦化され得る。続いて、フォトリソグラフィーステップにより、開口部７７６及び７７７を露出させる。次に、高アスペクト比の選択エッチングを行い、露出領域７７６及び７７７内の高速エッチング誘電体材料をトレンチ７９５の底部まで掘削する。エッチング中の過度のパターン劣化を回避するために、このエッチングステップでは、ハードマスクが必要とされる場合がある。次いで、掘削された空間に、その場でＮ＋ドープされたポリシリコンを充填する。Ｎ＋ドーパントは、露出した空間内の非常に薄い低濃度ドープされたアクティブポリシリコンピラー７３０Ｌ及び７３０Ｒ内に拡散して、それらをＮ＋ドープさせる。代替的に、掘削された空間にその場でＮ＋ドープポリシリコンを充填する前に、空間内の低濃度ドープポリシリコンを、簡単な等方性プラズマエッチングまたは選択的ウェットエッチングによってエッチング除去してもよい。次に、ＣＭＰまたは頂面エッチングにより、頂面からＮ＋ポリシリコンを除去して、領域７５４（Ｎ＋）及び７５５（Ｎ＋）に高濃度Ｎ＋ポリシリコンのパイロンを残す。これらのＮ＋パイロンは、結果として形成される垂直ＮＯＲストリング内のＴＦＴに対する共有垂直ローカルソース線及び共有垂直ローカルビット線を形成する。
【０１０６】
図７Ｄ−１は、垂直パイロン７５４及び７５５の露出した空隙部７７６の一部のみを充填することによって、背の高い垂直ソース／ドレインパイロンの導電性を実質的に高めることを示す。このことは、例えば、最初にＮ＋ドープポリシリコン７５４（Ｎ＋）及び７５５（Ｎ＋）の超薄層をそれぞれ５〜１５ナノメートルの間の厚さで堆積させ（これは、隙間を埋めるのには不十分である）、次いで、金属導電性材料（例えば、窒化チタン、窒化タングステン、またはタングステン）を、（例えば、原子層堆積法（ＡＬＤ）を用いて）堆積させて、ソース／ドレインパイロンのコアの残りの空隙部７２０（Ｍ）を充填することによってなされる。また、図４Ａ−１も参照されたい。図４Ａ−１は、Ｙ−Ｚ平面においてパイロンのコアに充填された金属導体４２０（Ｍ）が、極薄Ｎ＋ポリ４５４（Ｎ＋）と密接に接触している状態を示す。コアに充填された金属材料の導電率は比較的高いので、極薄Ｎ＋ドープポリシリコンのＮ型ドーピング濃度を１または２桁減少させることができ、これにより、チャネルのＰ型ドーパントへのＮ型ドーパントの望ましくない熱拡散を減少させることができる。Ｎ＋／金属導体構造は、ソースパイロン及びドレインパイロンの一方または両方に適用することができる。別の実施形態では、チャネル領域７５６の外側の領域７５７内に存在する薄いＰ−ドープポリシリコンは、チャネル領域７５６内のＰ−ドーピングと比較して、まず、より高濃度にＰ＋（例えば、１０１９ｃｍ３以上）をドープすることができ、これは、２×１０１８／ｃｍ３以下であり得る。チャネル内のＰ−ポリに接触するＰ＋ポリをソースパイロン内に加えることにより、消去動作中にローカルソース線が高い正の電圧に上昇したときに、消去効率を高めることができる。
【０１０７】
次に、誘電体絶縁層を堆積させ、フォトリソグラフィー・マスキング及びエッチングステップを用いてパターニングする。エッチングステップにより、垂直ローカルビット線を水平グローバルビット線に接続するコンタクトを開口形成する（例えば、図６に示すように、奇数番目アドレスでは６５７−１をストリングスに接続し、偶数番目アドレスでは６５７−２をストリングに接続する）。低抵抗の金属層（例えば、タングステン）を堆積させる。次に、堆積された金属をフォトリソグラフィー及びエッチングステップを用いてパターニングして、グローバルビット線（例えば、図６に示すように、奇数番目アドレスではストリングス用のグローバルワード線６１４−１（ＧＢＬ１）、偶数番目アドレスではストリングング用グローバルビット線６１４−２（ＧＢＬ２））を形成する。代替的に、グローバルビット線は、従来の銅ダマシン配線プロセスを使用して形成してもよい。全てのグローバルビット線、及びワード線スタックの全ての金属層７２３ｐ（図７Ａ）は、当業者に知られているように、エッチングされたビアによって、基板内のワード線及びビット線のデコード及び感知回路に接続される。スイッチ及び感知回路、デコーダ、及び基準電圧源は、個別に、またはビット線及びワード線のいくつかが共有して、グローバルビット線及びグローバルワード線に設けることができる。
【０１０８】
いくつかの実施形態では、ビット線アクセス選択トランジスタ（図５Ａの５１１）及びそれに関連する制御ゲートワード線（例えば、図５Ａのワード線５８５）は、当業者に知られているように、絶縁された垂直Ｎ＋Ｐ−Ｎ＋トランジスタとして形成され、奇数番目及び偶数番目のグローバルビット線（例えば、図６Ａのビット線６１４−１及び６１４−２）を、交互の奇数及び偶数アドレス（例えば、図６Ａのローカルビット線６５７−１及び６５７−２）において垂直ＮＯＲストリングに選択的に接続する。
【０１０９】
読み出し動作
【０１１０】
垂直ＮＯＲストリングのＴＦＴは並列に接続されているので、本発明の全ての実施形態において、アクティブ列（垂直ＮＯＲストリング対が形成されたアクティブ列を含む）内の全てのＴＦＴは、好ましくは、読み出し動作中における共有ローカルソース線と共有ローカルビット線（例えば、図４Ｃに示すローカルビット線４５４及びローカルソース線４５５）との間のリーク電流を抑制するために、エンハンスメントモードにあるべき、すなわち、各ＴＦＴが正のゲート−ソース間閾値電圧を有するべきである。エンハンスメントモードＴＦＴは、約１ＶのネイティブＴＦＴ閾値電圧を目標とする、一般的には１×１０１６〜１×１０１７／ｃｍ３の範囲の濃度のホウ素でチャネル領域（例えば、図７ＣのＰ−チャネル領域７５６）をドーピングすることによって達成される。このようなＴＦＴでは、アクティブ列の垂直ＮＯＲストリング対内の全ての非選択ワード線を０Ｖに保持することができる。代替的に、読み出し動作は、共有ローカルＮ＋ドレイン線（例えば、図４Ｃのローカルソース線４５５）上の電圧を約１．５Ｖに上昇させると共に、共有ローカルＮ＋ドレイン線（例えば、ローカルビット線４５４）を約２Ｖに上昇させ、選択されていない全てのローカルワード線を０Ｖに保持する。このような構成は、ワード線をソースに対して−１．５Ｖに設定することと同等であり、これによって、例えばＴＦＴがわずかに過剰消去された場合に生じる、わずかに空乏化された閾値電圧のＴＦＴによるリーク電流を抑制する。
【０１１１】
垂直ＮＯＲストリングのＴＦＴを消去した後、過剰消去された（すなわち、空乏モードの閾値電圧を有するようになった）垂直ＮＯＲストリングの任意のＴＦＴをエンハンスメントモードの閾値電圧に戻すために、ソフトプログラム動作が必要とされ得る。図５Ａでは、Ｐ−チャネルがボディバイアスソース５０６のバックバイアス電圧（Ｖｂｂ）に接続される任意選択のコンタクト５５６が示されている（図４Ｃでは、ボディ接続部４５６としても示されている）。共有Ｎ＋ソースと共有Ｎ＋ドレイン／ローカルビット線との間のサブスレッショルドリーク電流を低減するために、Ｖｂｂに負電圧を使用して各アクティブ列内のＴＦＴの閾値電圧を調節することができる。いくつかの実施形態では、制御ゲートが０Ｖに保持されるトンネル消去ＴＦＴの消去動作中に正のＶｂｂ電圧を使用することができる。
【０１１２】
垂直ＮＯＲストリング対のＴＦＴに記憶されたデータを読み出すために、垂直ＮＯＲストリング対の両方の垂直ＮＯＲストリング上の全てのＴＦＴは、最初に、マルチゲートＮＯＲストリングアレイ内の全てのワード線を０Ｖに保持することによって、「オフ」状態に置かれる。アドレス指定された垂直ＮＯＲストリングは、デコード回路を使用して、共通のワード線に沿っていくつかの垂直ＮＯＲストリング間で感知回路を共有することができる。代替的に、各垂直ＮＯＲストリングは、グローバルビット線（例えば、図４ＣのＧＢＬ１）を介して専用の感知回路に直接接続してもよい。後者の場合、同一のワード線平面を共有する１以上の垂直ＮＯＲストリングを並列に感知することができる。アドレス指定された垂直ＮＯＲストリングのそれぞれは、そのローカルソース線をＶｓｓ〜０Ｖに設定する。この設定は、図８Ａに概略的に示すように、そのハードワイヤードグローバルソース線（例えば、図４ＣのＧＳＬ１）を介して行われるか、または、図８Ｂに概略的に示すように、プリチャージ中にＶｂｌ〜０Ｖを寄生キャパシタＣ（例えば、フローティングローカルソース線４５５または３５５のキャパシタ４６０またはキャパシタ３６０）に瞬間的に転送するプリチャージトランジスタ（例えば、図４Ｃのプリチャージトランジスタ４７０または図３Ｃのトランジスタ３１７）を介して仮想Ｖｓｓ〜０Ｖとして設定される。
【０１１３】
プリチャージトランジスタ４７０をオフにした直後に、ローカルビット線（例えば、図４Ｃのローカルビット線４５４）は、ビット線アクセス選択トランジスタ（例えば、図４Ｃのビット線アクセス選択トランジスタ４１１、または図５Ａのアクセス選択トランジスタ５１１）を介して、Ｖｂｌ〜２Ｖに設定される。Ｖｂｌ〜２Ｖは、アドレス指定された垂直ＮＯＲストリングのセンスアンプにおける電圧でもある。このとき、アドレス指定されたワード線は、０Ｖから一般的に約６Ｖまでの小さなインクリメント電圧ステップで上昇し、一方、垂直ＮＯＲストリング対の奇数番目アドレスＴＦＴ及び偶数番目アドレスＴＦＴの両方における全ての非選択ワード線は、０Ｖに維持される。図８ＡのハードワイヤードＶｓｓの実施形態では、アドレス指定されたＴＦＴは、一例では、２．５Ｖの閾値電圧にプログラムされている。したがって、ローカルビット線ＬＢＬの電圧Ｖｂｌは、そのＷＬＳが２．５Ｖを超えるとすぐに、選択されたＴＦＴを介してローカルソース線（Ｖｓｓ）の０Ｖに向かって放電を開始し、これにより、選択されたグローバルビット線をサーブするセンスアンプで検出される電圧降下（図８Ａにおいて破線矢印で示す）をもたらす。図８Ｂの仮想Ｖｓｓの実施形態では、プリチャージトランジスタワード線ＷＬＣＨＧは、読み出しシーケンスの開始時に瞬間的にオンにされ、フローティングローカルソース線ＬＳＬを０Ｖにプリチャージする。次に、選択されたワード線ＷＬＳは、電圧インクリメントステップを行い、プログラムされた２．５Ｖを超えるとすぐに、選択されたＴＦＴはそのローカルビット線上の電圧をＶｂｌ〜２Ｖから瞬間的に降下させる。この電圧ディップ（降下）（図８Ｂにおいて破線の矢印で示す）は、選択されたローカルビット線に接続されたグローバルビット線のセンスアンプによって検出される。当業者に知られているように、選択されたＴＦＴのプログラムされた閾値電圧を正確に読み出すための他の代替スキームが存在する。寄生キャパシタＣに依存して仮想電圧Ｖｓｓを一時的に保持する実施形態では、垂直スタックが高いほど寄生キャパシタＣも大きくなり、そのため保持時間が長くなり、選択されたセンスアンプに提供される読み出し信号は大きくなる。寄生キャパシタＣをさらに増加させるために、一実施形態では、キャパシタＣを増加させることを主目的とする１以上のダミー導体を垂直ストリングに追加することが可能である。
【０１１４】
ＭＬＣ実施（すなわち、各ＴＦＴが２ビット以上を記憶する「マルチレベルセル」実施）の場合、アドレス指定されたＴＦＴは、いくつかの電圧（例えば、１Ｖ（消去状態）、２．５Ｖ、４Ｖ、または５．５Ｖ）のうちの１つにプログラムされていてもよい。アドレス指定されたワード線ＷＬＳは、電圧インクリメントステップにおいて、ＴＦＴの導通がセンスアンプで検出されるまで電圧をインクリメントする。代替的に、単一のワード線電圧を印加してもよく（例えば、約６ボルト）、ローカルビット線ＬＢＬ（Ｖｂｌ）の放電率を、記憶されたマルチビットの電圧状態を表すいくつかのプログラム可能な基準電圧からの放電率と比較することができる。このアプローチは、連続した状態に対して拡張することができ、アナログストレージを効果的に提供する。プログラム可能な基準電圧は、マルチゲート垂直ＮＯＲストリングアレイ内に配置された専用の基準垂直ＮＯＲストリングに格納することができ、これにより、読み出し、プログラム、及びバックグラウンドリークの間の特性を厳密に追跡することができる。垂直ＮＯＲストリング対では、２つの垂直ＮＯＲストリングのうちの一方のＴＦＴのみを各読み出しサイクルで読み出すことができ、他方の垂直ＮＯＲストリング上のＴＦＴは「オフ」状態（すなわち、全てのワード線は０Ｖ）に置かれる。読み出しサイクル中、垂直ＮＯＲストリングのＴＦＴのうちの１つだけに読み出し電圧が印加されるので、読み出しディスターブ条件は本質的に存在しない。
【０１１５】
本発明の一実施形態の一例では、６４個のＴＦＴと、１個以上のプリチャージＴＦＴとが、垂直ＮＯＲストリング対の各垂直ＮＯＲストリングに設けられる。各ワード線は、ローカル垂直Ｎ＋ソース線ピラーとの交差部において、キャパシタを形成する（例えば、図６Ａのキャパシタ６６０を参照）。このようなキャパシタの一般的な容量は、例えば、１×１０１８Ｆ（ファラド）である。垂直ＮＯＲストリングの両方の垂直ＮＯＲストリングの全てのキャパシタを含めると、全体的な分布容量Ｃは約１×１０１６ファラドとなる。これは、プリチャージ動作の直後に一般的に１マイクロ秒未満で完了する読み出しサイクル中に、ローカルソース線がプリチャージされた電源電圧（Ｖｓｓ）を保存するのに十分な容量である。ビット線アクセス選択トランジスタ４１１及びプリチャージＴＦＴ４７０による充電時間は数ナノ秒程度であり、したがって、充電時間は読み出しレイテンシに顕著には加わらない。垂直ＮＯＲストリング内のＴＦＴからの読み出しは高速である。その理由は、直列接続された多数のＴＦＴを導通することが必要なＮＡＮＤストリングの読み出し動作とは異なり、読み出し動作が垂直ＮＯＲストリング内のＴＦＴのうちの１つのみの導通しか伴わないからである。
【０１１６】
本発明の垂直ＮＯＲストリングの読み出しレイテンシに寄与する主な要因は、次の２つである。（ａ）グローバルビット線（例えば、図６ＡのＧＢＬ６１４−１）の抵抗Ｒｂｌ及びキャパシタンスＣｂｌに関連するＲＣ時間遅延、及び、（ｂ）アドレス指定されたＴＦＴが導通を開始したときのローカルビット線（例えば、ＬＢＬ−１）上の電圧降下Ｖｂｌに対するセンスアンプの応答時間。グローバルビット線に関連するＲＣ時間遅延は、例えば、１６、０００個の垂直ＮＯＲストリングをサーブする場合、約数十ナノ秒である。従来技術の垂直ＮＡＮＤストリング（例えば、図１ＢのＮＡＮＤストリング）のＴＦＴを読み出すための読み出しレイテンシは、３２個以上の直列接続されたＴＦＴと、グローバルビット線のキャパシタンスＣｂｌを放電する選択トランジスタとを通る電流によって決定される。対照的に、本発明の垂直ＮＯＲストリングでは、読み出し電流放電Ｃｂｌは、ビット線アクセス選択トランジスタ４１１と直列の１つのアドレス指定されたトランジスタ（例えば、図４Ａのトランジスタ４１６Ｌ）のみを介して供給され、これにより、ローカルビット線電圧（Ｖｂｌ）の放電がはるかに早くなる。この結果、はるかに短いレイテンシが達成される。
【０１１７】
図４Ｃでは、一度に１つのＴＦＴ（例えば、垂直ＮＯＲストリング４５１ｂ内のＴＦＴ４１６Ｌ）が読み出されるとき、垂直ＮＯＲストリング対４９１の垂直ＮＯＲストリング４５１ａ及び４５１ｂ内の他の全てのＴＦＴが「オフ」状態に保持され、それらのワード線は０Ｖに保持される。垂直ＮＯＲストリング対４９２の垂直ＮＯＲストリング４５２ａ内のＴＦＴ４１６Ｒは、ワード線Ｗ３１をＴＦＴ４１６Ｌと共有しているが、垂直ＮＯＲストリング４５２ａはグローバルビット線４１４−２によってサーブされ、垂直ＮＯＲストリング４５１ｂはグローバルビット線４１４−１によってサーブされるので、ＴＦＴ４１６ＲはＴＦＴ４１６Ｌと同時に読み出される（図６Ａ及び図６Ｂは、グローバルビット線６１４−１及び６１４−２が、隣接する垂直ＮＯＲストリング対をどのようにサーブするかを示す）。
【０１１８】
一実施形態では、ワード線スタックは、３２の面に設けられた３２本以上のワード線を含む。１つのマルチゲート垂直ＮＯＲストリングアレイでは、各面は、１６、０００個のＴＦＴを制御する８、０００本のワード線を含み、その各々は、各ビット線が専用のセンスアンプに接続されているという条件で、１６、０００本のグローバルビット線を通して並列に読み出すことができる。代替的に、いくつかのグローバルビット線がデコード回路を介してセンスアンプを共有する場合、１６、０００個のＴＦＴは、いくつかの連続した読み出しサイクルにわたって読み出される。大量の放電ＴＦＴを並列に読み出すと、チップの接地電源（Ｖｓｓ）に電圧バウンスが発生して、読み出しエラーが発生する可能性がある。しかしながら、ローカルソース線にプリチャージされた寄生キャパシタＣを使用する（すなわち、垂直ＮＯＲストリングに仮想電源電圧（Ｖｓｓ）を提供する）実施形態では、そのような接地電圧バウンスが排除されるという特別な利点を有する。これは、垂直ＮＯＲストリング内の仮想電源電圧が独立しており、チップの接地電源に接続されていないためである。
【０１１９】
プログラム（書き込み）動作及びプログラム禁止動作
【０１２０】
アドレス指定されたＴＦＴのプログラムは、選択されたワード線（例えば、ワード線４２３ｐ−Ｒ）と、アクティブチャネル領域（例えば、図４Ａのボディ領域４５６のアクティブチャネル領域）との間に高プログラム電圧が印加されたときに、ＴＦＴのチャネル領域（例えば、図４Ｂに示すチャネル領域４３０Ｌ）から電荷トラップ層（例えば、電荷トラップ層４３４）への電子のトンネリング（直接トンネリング、またはファウラー・ノルドハイム・トンネリング）によって達成され得る。トンネリングは非常に効率的であり、ＴＦＴをプログラムするために非常に少ない電流しか必要としないので、低電力消費で数万個のＴＦＴの並列プログラムを達成することができる。トンネリングによるプログラムは、例えば、２０Ｖ、１００マイクロ秒のパルスを必要とし得る。好ましくは、プログラムは、約１４Ｖで開始され、約２０Ｖまで高くなる、連側的なより短い持続時間の段階的な電圧パルスによって実施される。段階的な電圧パルスを用いることにより、ＴＦＴの電気的ストレスを低減させ、意図されたプログラム閾値電圧のオーバーシュートを回避することができる。
【０１２１】
各高電圧パルスをプログラムした後、アドレス指定されたトランジスタを読み出して、それがその目標閾値電圧に達したかどうかを調べる。目標閾値電圧に達していない場合、選択されたワード線に印加される次のプログラムパルスは、一般的に数百ミリボルトだけインクリメントされる。このプログラムベリファイシーケンスは、アクティブ列（例えば、図４Ｂのアクティブ列４３０Ｌ）のローカルビット線（例えば、図４Ａのローカルビット線４５４）に０Ｖを印加した状態で、１本のアドレスされたワード線（すなわち、制御ゲート）に繰り返し適用される。これらの高ワード線電圧のプログラムでは、ＴＦＴ４１６Ｌのチャネル領域は反転され、かつ０Ｖに保持され、これにより、電子がＴＦＴ４１６Ｌの電荷蓄積層にトンネリングする。読み出し感知が、アドレス指定されたＴＦＴがその目標閾値電圧に到達したことを示したとき、アドレス指定されたＴＦＴは、さらなるプログラムを禁止しなければならないが、同一のワード線を共有する他のＴＦＴは、それらのより高い目標閾値電圧へのプログラムを続けることができる。例えば、垂直ＮＯＲストリング４５１ｂ内のＴＦＴ４１６Ｌをプログラムする場合、垂直ＮＯＲストリング４５１ｂ及び４５１ａ内の他の全てのＴＦＴのプログラムは、その全てのワード線を０Ｖに保持することによって禁止しなければならない。
【０１２２】
ＴＦＴ４１６Ｌがその目標閾値電圧に達した後の、ＴＦＴ４１６Ｌに対するさらなるプログラムを禁止するために、半選択電圧（すなわち、約１０Ｖ）がローカルビット線４５４に印加される。チャネル領域に１０Ｖが印加され、制御ゲートに２０Ｖが印加された状態では、正味１０Ｖのみが電荷トラップ層に印加されるので、ファウラー・ノルドハイム・トンネリング電流は重要ではなく、最大２０Ｖまでのステップパルス電圧の残りのシーケンス中は、ＴＦＴ４１６Ｌに対する意味のあるさらなるプログラムは行われない。ワード線ＷＬ３１上のプログラム電圧パルスをインクリメントしながら、ローカルビット線４５４の電圧を１０Ｖまで上昇させることにより、同一の選択されたワード線を共有する垂直ＮＯＲストリング上の全てのＴＦＴが、より高い目標閾値電圧に正しくプログラムされる。数万個のＴＦＴを、並列に、マルチレベルセルストレージにおけるそれらの様々な目標閾値電圧状態に正確にプログラムするためには、「プログラム−読み出し−プログラム禁止」のシーケンスが不可欠である。個々のＴＦＴの過剰プログラムのこのようなプログラム禁止が存在しない場合は、次のより高い目標閾値電圧状態の閾値電圧によるオーバーステアまたはマージを引き起こす可能性がある。ＴＦＴ４１６Ｒ及びＴＦＴ４１６Ｌは同一のワード線を共有するが、それらは別個の垂直ＮＯＲストリング対４５２及び４５１に属する。ＴＦＴ４１６Ｌ及びＴＦＴ４１６Ｒは、それぞれのビット線電圧がＧＢＬ１及びＧＢＬ２を介して供給され、独立して制御されるので、ＴＦＴ４１６Ｌ及びＴＦＴ４１６Ｒの両方を同一のプログラムパルス電圧シーケンスでプログラムすることができる。例えば、ＴＦＴ４１６Ｌは、プログラムを継続することができ、一方、ＴＦＴ４１６Ｒは、さらなるプログラムをいつでも禁止することができる。垂直ＮＯＲストリング対４９１の垂直ＮＯＲストリングｓ４５１ａ及び４５１ｂは、別々のワード線４２３ｐ−Ｌ及び４２３ｐ−Ｒによってそれぞれ制御され、各ローカルビット線の電圧は、他の全ての垂直ＮＯＲストリング対から独立して設定することができるので、これらのプログラム及びプログラム禁止電圧条件を満たすことができる。プログラム中に、アドレス指定されたワード線スタック内またはアドレス指定されていないワード線スタック内の選択されていないワード線は、０Ｖ、半選択電圧１０Ｖ、または、フロート状態にすることができる。グローバルソース線（例えば、図４ＣのＧＳＬ１）がソースアクセス選択トランジスタ（図４Ｃには図示せず）を介してアクセスされる実施形態では、アクセス選択トランジスタは、プログラム中にはオフになり、その結果、プログラム及びプログラム禁止中には、ローカルソース線４５５の電圧は、ローカルビット線４５４の電圧に追従する。ローカルソース線上の電圧が、図４Ｃではキャパシタ４６０によって表されるその寄生キャパシタＣによって供給される実施形態についても同様である。グローバルソース線は存在するがソースアクセス選択トランジスタは存在しない図４Ｃの実施形態では、アドレス指定されたストリングのグローバルソース線４１３−１に印加される電圧は、プログラム及びプログラム禁止の間、アドレス指定されたグローバルビット線４１４−１の電圧を追跡することが好ましい。
【０１２３】
プログラムパルスの電圧の各インクリメント後には、ＴＦＴ４１６Ｌ及び４１６Ｒがそれらのそれぞれの目標閾値電圧に達したか否かを判定する読み出しサイクルが行われる。目標閾値電圧に達している場合には、さらなるプログラムを禁止するために、ドレイン、ソース、及びボディ電圧を１０Ｖに上昇させる（あるいは、これらの電圧を１０Ｖに近づくようにフロートする）、一方、ワード線ＷＬ３１は、目標閾値電圧にまだ達していない同一平面上の他のアドレス指定されたＴＦＴのプログラムを継続する。このシーケンスは、全てのアドレス指定されたＴＦＴが正しくプログラムされたことが読み出し／ベリファイされたときに終了する。ＭＬＣの場合、アドレス指定された各グローバルビット線をいくつかの所定の電圧（例えば、記憶される２ビットデータの４つの互いに異なる状態を表す０Ｖ、１．５Ｖ、３．０Ｖ、または４．５Ｖ）のうちの１つに設定し、次いで、階段状のプログラムパルス（約２０Ｖまで）をワード線ＷＬ３１に印加することによって、複数の閾値電圧状態のうちの１つのプログラムを高速化することができる。このようにして、アドレス指定されたＴＦＴは、有効なトンネリング電圧（すなわち、それぞれ、２０Ｖ、１８．５Ｖ、１７Ｖ、１５．５Ｖ）のうちの所定の１つを受け取り、その結果、所定の閾値電圧の１つが単一プログラムシーケンスでＴＦＴにプログラムされる。その後、微細なプログラムパルスが、個々のＴＦＴレベルで提供され得る。
【０１２４】
高速化された全面並列プログラム
【０１２５】
マルチゲート垂直ＮＯＲストリングアレイの各ローカルソース線の固有の寄生キャパシタＣに起因して、マルチゲート垂直ＮＯＲストリングアレイの全てのローカルソース線は、高電圧パルスシーケンスを適用する前に、全ての垂直ＮＯＲストリング上に０Ｖ（プログラム用）または１０Ｖ（禁止用）の電圧を（例えば、グローバルビット線ＧＢＬ１、ビット線アクセス選択トランジスタ４１１、プリチャージトランジスタ４７０を介して）瞬間的に印加することができる。この手順は、ワード線平面をアドレス指定することによって、平面毎に実行することができる。アドレス指定されたワード線平面毎に、他のワード線平面上の全てのワード線を０Ｖに保持しながら、アドレス指定されたワード線平面上の多くのまたは全てのワード線にプログラムパルスシーケンスを適用することができ、これにより、アドレス指定された平面上の多数のＴＦＴを並列にプログラムし、次いで、個々の読み出しベリファイを行うことができる。また、必要に応じて、適切にプログラムされたＴＦＴのローカルソース線を、プログラム禁止電圧にリセットすることができる。このアプローチは、プログラム時間が比較的長く（すなわち、約１００マイクロ秒）、一方、アドレス指定されたワード線平面を共有する全てのＴＦＴの全てのローカルソース線キャパシタのプリチャージまたは読み出しベリファイの速度は１０００倍以上速いので、大きな利点を提供する。したがって、各ワード線平面に可能な限り多数のＴＦＴを並列にプログラムすることは有益である。この高速化されたプログラム機能は、シングルビットプログラムよりも大幅に遅いＭＬＣプログラムにおいて、さらに大きな利点を提供する。
【０１２６】
消去動作
【０１２７】
いくつかの電荷トラップ材料では、消去動作は、トラップされた電荷の逆トンネリングによって実行される。この消去動作は、かなり遅くなる場合があり、ときには、数十ミリ秒の２０Ｖまたはそれ以上のパルスを必要とする。したがって、消去動作は、垂直ＮＯＲストリングアレイレベル（「ブロック消去」）で実施することができ、しばしば、バックグラウンドで実行される。一般的な垂直ＮＯＲストリングアレイは、６４のワード線平面を有し、各ワード線平面は、例えば１６、３８４×１６、３８４個、合計で約１７億のＴＦＴを制御する。したがって、各ＴＦＴに２ビットのデータが格納されている場合、１テラビットチップは、約３０個の垂直ＮＯＲアレイ配列を含むことができる。いくつかの実施形態では、ブロック消去は、ブロック内の全てのワード線を０Ｖに保持しつつ、垂直ＮＯＲストリング（例えば、図４Ｃのボディ接続部４５６、及び図５Ａのコンタクト５５６）において全てのＴＦＴによって共有されるＰチャネルに約２０Ｖを印加することによって実行することができる。消去パルスの持続時間は、ブロック内の大部分のＴＦＴがエンハンスメントモードのわずかな閾値電圧、すなわち０Ｖ〜１Ｖの範囲で消去されるような持続時間にしなくてはならない。いくつかのＴＦＴは、オーバーシュートして空乏モード（すなわち、わずかに負の閾値電圧）に消去される。消去コマンドの一部として、消去パルスの終了後に、過剰消去されたＴＦＴを、エンハンスメントモードのわずかな閾値電圧に戻すために、ソフトプログラムが必要とされ得る。エンハンスメントモードにプログラムすることができない１以上の空乏モードＴＦＴを含むことができる垂直ＮＯＲストリングは、予備のストリングに置き換えるために除去する必要がある。
【０１２８】
代替的に、ボディ（すなわち、Ｐ−層）に消去パルスを供給するのではなく、消去パルスの持続時間の間、全てのワード線平面上の全てのワード線を０Ｖに保持しながら、垂直ＮＯＲストリングアレイ内の全ての垂直ＮＯＲストリング対上のローカルソース線及びローカルビット線（例えば、図４Ｃのローカルソース線４５５及びローカルビット線４５４）の電圧を約２０Ｖまで上昇させてもよい。このスキームでは、グローバルソース線及びグローバルビット線選択デコーダは、それらの接合部において２０Ｖに耐えることができる高電圧トランジスタを使用する必要がある。代替的に、アドレス指定されたワード線平面を共有する全てのＴＦＴは、他の全ての平面上のワード線を０Ｖに保持しながら、アドレス指定された平面上の全てのワード線に−２０Ｖパルスを印加することによって、同時に消去することができる。垂直ＮＯＲストリング対の他の全ての電圧は、０Ｖに保持される。このようにして、アドレス指定された１つのワード線平面と接続する全てのＴＦＴのＸ−Ｙスライスのみが消去される。
【０１２９】
半揮発性ＮＯＲ  ＴＦＴストリング
【０１３０】
垂直ＮＯＲストリングへの使用に適したいくつかの電荷トラップ材料（例えば、酸化物−窒化物−酸化物、すなわち「ＯＮＯ」）は、一般的に、何年もの長さのデータ保持時間を有するが、耐久性は比較的低い（すなわち、一般的に、約１万サイクル以下の回数の書き込み消去サイクルの後、性能が劣化する）。しかしながら、いくつかの実施形態では、電荷の保持時間は非常に短いが、非常に向上した耐久性を有する（例えば、保持時間は、数分または数時間程度であるが、数千万回の書き込み消去サイクルが可能な耐久性を有する）電荷トラップ材料を選択してもよい。例えば、図７Ｃの実施形態では、一般的に６〜８ｎｍのＳｉＯ２層であるトンネル誘電体層７３２ｃは、約２ｎｍまで薄くするか、または、同様の厚さの別の誘電体材料（例えば、ＳｉＮ）に置き換えることが可能である。この非常に薄い誘電体層は、直接トンネリングによって電荷トラップ層に電子を導入するのに、（より高い電圧を必要とするファウラー・ノルドハイム・トンネリングとは異なる）より小さい電圧を使用することを可能にし、この場合、電子を数分から数時間または数日間にわたってトラップすることができる。電荷トラップ層７３２ｂは、窒化シリコン、薄い誘電体膜中に分散された導電性ナノドット、または、絶縁された薄いフローティングゲートを含む他の電荷トラップ膜の組み合わせであり得る。ブロッキング層７３２ａは、二酸化ケイ素、酸化アルミニウム、酸化ハフニウム、窒化ケイ素、高誘電率誘電体、またはそれらの任意の組み合わせであり得る。ブロッキング層７３２ａは、電荷トラップ層７３２ｂ内の電子が制御ゲートワード線に逃げることを阻止する。トラップされた電子は、最終的には、極薄トンネル誘電体層の破損の結果として、または逆方向の直接トンネリングによって、アクティブ領域７３０Ｒに漏出する。しかしながら、トラップされた電子のこのような損失は、比較的遅い。また、電荷トラップ材料の他の組み合わせを使用してもよいが、その場合は、耐久性は高くなるが、失われた電荷を補充するために定期的な書き込みまたは読み出しリフレッシュ動作を必要とする保持性が低い「半揮発性」ストレージＴＦＴが得られる。本発明の垂直ＮＯＲストリングは、比較的高速の読み出しアクセス（すなわち、低レイテンシ）を有するので、それらは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の使用を現時点では必要とするいくつかの用途で使用することができる。本発明の垂直方向ＮＯＲストリングは、３次元スタックに組み込むことができないＤＲＡＭに対して、ビット当たりのコストが大幅に低いという大きな利点を有する。また、本発明の垂直方向ＮＯＲストリングは、リフレッシュサイクルは数分または数時間ごとに１回実行するだけでよいので、数ミリ秒ごとリフレッシュを必要とするＤＲＡＭと比べて消費電力が大幅に低いという大きな利点を有する。本発明の３次元半揮発性ストレージＴＦＴは、電荷トラップ材料のために上記したような適切な材料を選択し、プログラム／読み出し／プログラム禁止／消去条件を適切に適合させ、かつ、定期的なデータのリフレッシュを組み込むことによって達成される。
【０１３１】
ＮＲＯＭ／ミラービットＮＯＲ  ＴＦＴストリング
【０１３２】
本発明の別の実施形態では、垂直ＮＯＲストリングは、当業者に知られている２次元ＮＲＯＭ／ミラービットトランジスタで使用されるものと同様のチャネルホットエレクトロン注入法を用いてプログラムすることができる。一例として図４Ａの実施形態を使用すると、チャネルホットエレクトロン注入のプログラム条件は、制御ゲート（すなわちワード線４２３ｐ）では８Ｖ、ローカルソース線４５５では０Ｖ、ローカルドレイン線４５４では５Ｖであり得る。１ビットを表す電荷は、ローカルビット線４５４との接合部に隣接する（ボディ領域４５６の）チャネル領域の一端の電荷蓄積層に蓄積される。ローカルソース線４５５及びローカルビット線４５４の極性を反転させることによって、第２のビットを表す電荷がプログラムされ、ローカルソース線４５５との接合部に隣接するチャネル領域４５６の反対側の端部の電荷蓄積層に記憶される。両方のビットを読み出すためには、当業者には知られているように、プログラムのときと逆の順序で読み出す必要がある。チャネルホットエレクトロンプログラムは、直接トンネリングまたはファウラー・ノルドハイム・トンネリングによるプログラムよりもはるかに効率が悪いため、トンネリングにより可能な大規模な並列プログラムには適していない。しかしながら、各ＴＦＴは２倍のビット密度を有するので、アーカイブメモリなどの用途では魅力的である。ＮＲＯＭ  ＴＦＴ実施形態での消去は、バンド間トンネリング誘起ホットホール注入を利用する従来のＮＲＯＭ消去メカニズムを用いて、トラップされた電子の電荷を中和することにより、すなわち、ワード線に−５Ｖ、ローカルソース線４５５に０Ｖ、ローカルビット線４５４に５Ｖをそれぞれ印加することによって達成することができる。代替的に、ＮＲＯＭ  ＴＦＴは、０Ｖのワード線を有するボディ領域４５６に、高い正の基板電圧Ｖｂｂを印加することによって消去することができる。チャネルホットエレクトロン注入プログラムは高プログラム電流を必要とするので、垂直ＮＲＯＭ  ＴＦＴストリングの全ての実施形態は、図３Ａ及び図６Ｃの実施形態のように、ハードワイヤードローカルソース線及びローカルビット線を使用しなければならない。
【０１３３】
上記の詳細な説明は、本発明の特定の実施形態を例示するために提供されたものであって、限定することを意図するものではない。本発明の範囲内で様々な変形及び変更が可能である。本発明は、添付の特許請求の範囲に記載されている。
【図１Ａ】
2021512494.tif 000003
【図１Ｂ】
2021512494.tif 000004
【図１Ｃ】
2021512494.tif 000005
【図２】
2021512494.tif 000006
【図３Ａ】
2021512494.tif 000007
【図３Ｂ】
2021512494.tif 000008
【図３Ｃ】
2021512494.tif 000009
【図３Ｄ】
2021512494.tif 000010
【図３Ｅ】
2021512494.tif 000011
【図３Ｆ】
2021512494.tif 000012
【図３Ｇ】
2021512494.tif 000013
【図３Ｈ】
2021512494.tif 000014
【図３Ｉ】
2021512494.tif 000015
【図３Ｉ−１】
2021512494.tif 000016
【図４Ａ】
2021512494.tif 000017
【図４Ａ−１】
2021512494.tif 000018
【図４Ｂ】
2021512494.tif 000019
【図４Ｃ】
2021512494.tif 000020
【図５Ａ】
2021512494.tif 000021
【図５Ｂ】
2021512494.tif 000022
【図６Ａ】
2021512494.tif 000023
【図６Ｂ】
2021512494.tif 000024
【図６Ｃ】
2021512494.tif 000025
【図６Ｄ】
2021512494.tif 000026
【図６Ｅ】
2021512494.tif 000027
【図６Ｆ】
2021512494.tif 000028
【図６Ｇ】
2021512494.tif 000029
【図７Ａ】
2021512494.tif 000030
【図７Ｂ】
2021512494.tif 000031
【図７Ｃ】
2021512494.tif 000032
【図７Ｄ】
2021512494.tif 000033
【図７Ｄ−１】
2021512494.tif 000034
【図８Ａ】
2021512494.tif 000035
【図８Ｂ】
2021512494.tif 000036
【手続補正書】
【提出日】令和2年10月2日(2020.10.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリ構造体であって、
実質的に平坦な表面を有し、メモリ回路を動作させるための回路が形成された半導体基板と、
前記平坦な表面上に形成され、各々が複数の薄膜メモリトランジスタを有する第１の薄膜ＮＯＲメモリストリング、第２の薄膜ＮＯＲメモリストリング、及び第３の薄膜ＮＯＲメモリストリングであって、前記薄膜メモリトランジスタは、（ｉ）前記平坦な表面に対して実質的に直交する第１の方向に沿って延在する共通ソース領域及び共通ドレイン領域を共有し、かつ、（ｉｉ）（ａ）１以上のチャネル領域であって、各チャネル領域が前記共通ドレイン領域及び前記共通ソース領域の間に前記両領域に接触して設けられた、該１以上のチャネル領域と、（ｂ）複数のゲート電極であって、各ゲート電極が前記第１の方向に沿って誘電体材料によって互いに離間及び絶縁され、前記チャネル領域のうちの１つに隣接するように位置決めされるとともにそのチャネル領域から電荷トラップ材料によって絶縁され、かつ、前記平坦な表面に対して実質的に平行な第２の方向に沿って延在している、該複数のゲート電極とを有する、該第１の薄膜ＮＯＲメモリストリング、第２の薄膜ＮＯＲメモリストリング、及び第３の薄膜ＮＯＲメモリストリングと、
第１の導体セグメント及び第２の導体セグメントであって、前記第１の導体セグメントは、前記第１の薄膜ＮＯＲメモリストリング及び前記第２の薄膜ＮＯＲメモリストリングの両方の前記共通ドレイン領域を電気的に接続し、前記第２の導体セグメントは、前記第３の薄膜ＮＯＲメモリストリングの共通ドレイン領域を電気的に接続する、該第１の導体セグメント及び前記第２の導体セグメントと、
前記半導体基板の前記回路に電気的に接続された第３の導体セグメントと、
第１のビット線選択トランジスタ及び第２のビット線選択トランジスタであって、（ｉ）前記第１のビット線選択トランジスタは、導通するようにバイアスされたときに前記第１の導体セグメントを前記第３の導体セグメントに接続し、（ｉｉ）前記第２のビット線選択トランジスタは、導通するようにバイアスされたときに前記第２の導体セグメントを前記第３の導体セグメントに接続する、第１のビット線選択トランジスタ及び第２のビット線選択トランジスタと、
を備えた、メモリ構造体。
【請求項２】
請求項１に記載のメモリ構造体であって、
前記第１の導体セグメント及び前記第２の導体セグメントは、前記第１の薄膜ＮＯＲメモリストリング、前記第２の薄膜ＮＯＲメモリストリング、及び前記第３の薄膜ＮＯＲメモリストリングのうちのいずれか１つと、前記半導体基板の前記平坦な表面との間に設けられる、メモリ構造体。
【請求項３】
請求項１に記載のメモリ構造体であって、
前記各ビット線選択トランジスタは、前記半導体基板に形成される、メモリ構造体。
【請求項４】
請求項１に記載のメモリ構造体であって、
前記第１の導体セグメント、前記第２の導体セグメント、及び前記第３の導体セグメントの各導体セグメントは、前記薄膜ＮＯＲメモリストリングの上方に設けられる、メモリ構造体。
【請求項５】
請求項４に記載のメモリ構造体であって、
前記各ビット線選択トランジスタは、前記第１の導体セグメントと前記第３の導体セグメントとの間に形成される、メモリ構造体。
【請求項６】
請求項１に記載のメモリ構造体であって、
前記半導体基板内の前記回路は、１以上の電圧源を含み、
当該メモリ構造体は、
前記電圧源または基準に電気的に接続された第４の導体セグメントと、
ソース線選択トランジスタと、をさらに備え、
前記ソース線選択トランジスタは、導通するようにバイアスされたときに、前記第１の薄膜ＮＯＲメモリストリング、前記第２の薄膜ＮＯＲメモリストリング、及び前記第３の薄膜ＮＯＲメモリストリングの１以上の前記共通ソース領域を前記第４の導体セグメントに電気的に接続する、メモリ構造体。
【請求項７】
請求項６に記載のメモリ構造体であって、
前記第１の導体セグメント、前記第２の導体セグメント、前記第３の導体セグメント、及び前記第４の導体セグメントは、前記第１の薄膜ＮＯＲメモリストリング、前記第２の薄膜ＮＯＲメモリストリング、及び前記第３の薄膜ＮＯＲメモリストリングのうちの少なくとも１つの上方に設けられる、メモリ構造体。
【請求項８】
請求項６に記載のメモリ構造体であって、
前記第１の薄膜ＮＯＲメモリストリング、前記第２の薄膜ＮＯＲメモリストリング、及び前記第３の薄膜ＮＯＲメモリストリングの前記共通ソース領域のうちの少なくとも２つを電気的に接続する第５の導体セグメントをさらに備える、メモリ構造体。
【請求項９】
請求項６に記載のメモリ構造体であって、
各共通ソース領域は、読み出し、プログラム、プログラム禁止、または消去の動作中に仮想電圧ソースとして機能するキャパシタンスを提供する、メモリ構造体。
【請求項１０】
請求項１に記載のメモリ構造体であって、
前記第１の薄膜ＮＯＲメモリストリング、前記第２の薄膜ＮＯＲメモリストリング、及び前記第３の薄膜ＮＯＲメモリストリングのうちの少なくとも１つのメモリストリングの前記共通ソース領域に接続された第４の導体セグメントと、
第４の薄膜ＮＯＲメモリストリング（チャージ列）と、をさらに備え、
前記第４の薄膜ＮＯＲメモリストリングは、前記第４の導体セグメントに電気的に接続された共通ソース領域と、前記半導体基板内の前記回路に電気的に接続された共通ドレイン領域とを有し、前記第４の導体セグメントに接続された前記共通ソース領域をプリチャージするために、前記半導体基板内の前記回路から引き出した電流を提供する、メモリ構造体。
【請求項１１】
請求項１０に記載のメモリ構造体であって、
前記第４の薄膜ＮＯＲメモリストリング（チャージ列）は、前記第３の導体セグメントに隣接して形成される、メモリ構造体。
【請求項１２】
請求項１０に記載のメモリ構造体であって、
前記第４の薄膜ＮＯＲメモリストリング（チャージ列）内の前記薄膜メモリトランジスタの１以上が、前記プリチャージ中に導通される、メモリ構造体。
【請求項１３】
請求項１０に記載のメモリ構造体であって、
前記半導体基板内の前記回路を前記第４の導体セグメントに接続するソース線選択トランジスタをさらに備える、メモリ構造体。
【請求項１４】
請求項１に記載のメモリ構造体であって、
前記薄膜ＮＯＲメモリストリングは、行列状に構成され、各行は、前記第１の方向及び前記第２の方向の両方に対して実質的に直交する第３の方向に沿って延在している、メモリ構造体。
【請求項１５】
請求項１に記載のメモリ構造体であって、
前記半導体基板の前記回路は、前記半導体基板の前記平坦な表面の全体にわたって配置された複数のセンスアンプを含む、メモリ構造体。
【請求項１６】
請求項１に記載のメモリ構造体であって、
前記第１の薄膜ＮＯＲメモリストリング、前記第２の薄膜ＮＯＲメモリストリング、及び前記第３の薄膜ＮＯＲメモリストリングの各々は、導通状態にバイアスされたときに前記共通ソース領域と前記共通ドレイン領域とを電気的に接続するプリチャージトランジスタをさらに含む、メモリ構造体。
【請求項１７】
請求項１に記載のメモリ構造体であって、
前記回路は、ボディバイアス電圧源を含み、
前記各薄膜ＮＯＲメモリストリングの前記チャネル領域は、前記ボディバイアス電圧源に接続される、メモリ構造体。
【請求項１８】
請求項１に記載のメモリ構造体であって、
前記薄膜ＮＯＲメモリストリングは、絶縁誘電体材料またはエアギャップによって互いに絶縁される、メモリ構造体。
【請求項１９】
請求項１に記載のメモリ構造体であって、
前記ゲート電極は、絶縁誘電体材料またはエアギャップによって互いに絶縁される、メモリ構造体。
【請求項２０】
請求項３に記載のメモリ構造体であって、
前記各薄膜ＮＯＲメモリストリングの前記ゲート電極は、階段状構造体で終端し、
前記各ゲート電極は、前記階段状構造体において、ビアによって前記回路に電気的に接続される、メモリ構造体。
【請求項２１】
互いに重ねて配置された第１のモジュール式メモリ構造体及び第２のモジュール式メモリ構造体を含む複合メモリ構造体であって、
前記各モジュラーメモリ構造体が、請求項１に記載のメモリ構造体を含む、複合メモリ構造体。
【請求項２２】
請求項２１に記載の複合メモリ構造体であって、
前記第１のモジュール式メモリ構造体及び前記第２のモジュール式メモリ構造体は、誘電体層によって互いに絶縁される、複合メモリ構造体。
【請求項２３】
請求項２１に記載の複合メモリ構造体であって、
前記第１のモジュール式メモリ構造体及び前記第２のモジュール式メモリ構造体内の前記薄膜ＮＯＲメモリストリングは、前記第１の方向に沿って配列され、対応する前記薄膜ＮＯＲメモリストリングの前記共通ソース領域において、誘電体層を介してビアによって接続される、複合メモリ構造体。
【請求項２４】
請求項１に記載のメモリ構造体であって、
前記各薄膜ＮＯＲメモリストリングの前記共通ソース領域及び前記共通ドレイン領域に埋め込まれた金属製のパイロンをさらに備える、メモリ構造体。
【請求項２５】
請求項２４に記載のメモリ構造体であって、
前記金属製のパイロンは、窒化チタン、窒化タングステン、及びタングステンのうちの１以上を含む、メモリ構造体。
【請求項２６】
請求項２５に記載のメモリ構造体であって、
前記金属製のパイロンは、原子層蒸着技術を用いて形成される、メモリ構造体。
【請求項２７】
請求項１に記載のメモリ構造体であって、
前記各薄膜ＮＯＲメモリストリング内の前記チャネル領域は、第１のセクション及び第２のセクションを含み、
前記第１のセクションは、前記薄膜ＮＯＲメモリストリングの前記薄膜メモリトランジスタのためのチャネル領域を提供し、
前記第２のセクションは、前記第１のセクションの数倍のドーパント濃度を有する、メモリ構造体。
【国際調査報告】
2021512494.tif 000037