(57)【要約】  不揮発性記憶装置及びそれを動作させる方法が提供される。記憶装置は、複数の相補メモリセルを有し得る。ブランクチェックの方法は、真のトランジスタ及び相補のトランジスタの各々の状態値を検出することと、第１所定量の真及び相補のトランジスタが上側状態値より大きい状態値を有する、上側状態値を生成することと、第２所定量の真及び相補のトランジスタが下側状態値より小さい状態値を有する、下側状態値を生成することと、上側状態値と下側状態値との差に基づいて状態値範囲を生成することと、状態値範囲を閾値と比較して、複数の相補メモリセルがブランク状態であるか、或いは非ブランク状態であるかを判定することと、を含む。他の実施形態も本明細書に開示される。
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【特許請求の範囲】
【請求項１】
記憶装置を動作させる方法であって、前記記憶装置は、複数の相補メモリセルを含み、前記相補メモリセルの各々は、真のトランジスタ及び相補のトランジスタを含み、前記方法は、
前記真及び相補のトランジスタの各々の状態値を検出することと、
第１所定量の前記真及び相補のトランジスタが上側状態値より大きい状態値を有する、前記上側状態値を生成することと、
第２所定量の前記真及び相補のトランジスタが下側状態値より小さい状態値を有する、前記下側状態値を生成することと、
前記上側状態値と前記下側状態値との差に基づいて状態値範囲を生成することと、
前記状態値範囲を閾値と比較して、前記複数の相補メモリセルがブランク状態であるか、或いは非ブランク状態であるかを判定することと、
を含む方法。
【請求項２】
同一の相補メモリセルの前記真及び相補のトランジスタの前記状態値は、前記同一の相補メモリセルのバイナリ状態を判定するために使用され、前記バイナリ状態は、プログラム済み状態又は消去済み状態を表す、請求項１に記載の方法。
【請求項３】
前記状態値は、前記複数の相補メモリセルの前記真及び相補のトランジスタの閾値電圧であって、前記閾値は電圧値である、請求項１に記載の方法。
【請求項４】
前記状態値は、前記複数の相補メモリセルの前記真及び相補のトランジスタのセル電流であって、前記閾値は電流値である、請求項１に記載の方法。
【請求項５】
前記セル電流は、前記真及び相補のトランジスタのゲートに所定の電圧を印加することによって生成される、請求項４に記載の方法。
【請求項６】
前記複数の相補メモリセルの、少なくとも２つの前記真及び相補のトランジスタの前記状態値をランク付けすることを更に含む、請求項１記載の方法。
【請求項７】
前記第１所定量及び前記第２所定量の少なくとも１つは、割合を表す、請求項１に記載の方法。
【請求項８】
前記第１所定量及び前記第２所定量の少なくとも１つは、自然数を表す、請求項１に記載の方法。
【請求項９】
前記閾値は、電荷損失、寿命の長さ、アレイサイクル数、及び前記複数の相補メモリセルの寿命の開始又は寿命の終了の状態、のうちの少なくとも１つのパラメータに基づいて、プログラム可能であり、更新される、請求項１に記載の方法。
【請求項１０】
前記上側状態値及び前記下側状態値を生成することは、前記真及び相補のトランジスタの前記状態値に対してバイナリサーチを実行することを含む、請求項１に記載の方法。
【請求項１１】
前記状態値範囲が前記閾値より大きい場合、前記複数の相補メモリセルは、前記非ブランク状態であると判定され、前記状態値範囲が前記閾値より小さい場合、前記複数の相補メモリセルは、前記ブランク状態であると判定される、請求項１に記載の方法。
【請求項１２】
前記下側状態値をセル電流パラメータと比較することであって、前記下側状態値が前記セル電流パラメータより小さい場合、前記複数の相補メモリセルは、前記非ブランク状態であると判定されることを更に含む、請求項４記載の方法。
【請求項１３】
前記ブランク状態は、前記複数の相補メモリセルの前記真及び相補のトランジスタの全てが消去済み状態であることを示し、
前記非ブランク状態は、前記複数の相補メモリセルの前記真及び相補のトランジスタの半分が前記消去済み状態であって、前記複数の相補メモリセルの前記真及び相補トランジスタの他の半分がプログラム済み状態であることを示す、請求項１に記載の方法。
【請求項１４】
各々が真のトランジスタ及び相補のトランジスタを含む、複数の相補メモリセルと、
前記複数の相補メモリセルに結合された処理要素であって、
所定のゲート電圧を印加することによって前記真及び相補のトランジスタの各々のセル電流を検出し、
第１所定量の前記真及び相補のトランジスタが上側セル電流値より大きなセル電流を有する、前記上側セル電流値を生成し、
第２所定量の前記真及び相補のトランジスタが下側セル電流値より小さなセル電流を有する、前記下側セル電流値を生成し、
前記上側及び下側セル電流値に基づいてセル電流範囲を生成し、
前記セル電流範囲と閾値との比較に基づいて第１バイナリ状態インジケータを生成するように構成された、処理要素と、
前記複数の相補メモリセルの各々のバイナリ状態を判定するように構成された、複数の感知装置と、
を備える、記憶装置。
【請求項１５】
前記複数の感知装置は、同一の相補メモリセルの前記真及び相補のトランジスタの差異感知結果を生成するように構成された感知増幅器を含み、
複数のマルチプレクサであって、各々のマルチプレクサは、前記複数の相補メモリセルのうちの１つの前記差異感知結果及び消去済みバイナリ状態信号に結合されるように構成され、前記各々のマルチプレクサは、第１制御信号としての前記第１バイナリ状態インジケータに結合されるように更に構成される、複数のマルチプレクサを更に備える、請求項１４に記載の記憶装置。
【請求項１６】
前記処理要素は、前記下側セル電流値とセル電流パラメータとの比較に基づいて第２バイナリ状態インジケータを生成するように更に構成され、前記第２バイナリ状態インジケータは、第２制御信号として前記各々のマルチプレクサに結合される、請求項１５に記載の記憶装置。
【請求項１７】
前記複数の相補メモリセルのバイナリ状態は、ブランク状態又は非ブランク状態を表す、請求項１５に記載の記憶装置。
【請求項１８】
命令を記憶する非一時的コンピュータ可読記憶媒体であって、
前記命令が実行されると、処理要素に、Ｎ個の相補メモリセルのブランクチェックを実行させ、各々の相補メモリセルは真のセル及び相補のセルを含み、前記ブランクチェックは、
前記真及び相補のセルの各々の状態値を検出することと、
第１所定量の前記真及び相補のセルが上側状態値より大きい状態値を有する、前記上側状態値を生成することと、
第２所定量の前記真及び相補のセルが下側状態値より小さい状態値を有する、前記下側状態値を生成することと、
前記上側状態値及び前記下側状態値に基づいて状態値範囲を生成することと、
前記状態値範囲と閾値との比較に基づいて第１ブランク状態インジケータを生成することであって、第１ブランク状態インジケータは、前記状態値範囲が前記閾値より小さい場合に、前記Ｎ個の相補メモリセルがブランク状態であり、前記状態値範囲が前記閾値より大きい場合に、前記Ｎ個の相補メモリセルが非ブランク状態であることを検証することと、
を更に含む、非一時的コンピュータ可読記憶媒体。
【請求項１９】
前記状態値はセル電流であって、前記ブランクチェックは、
下側状態値とセル電流パラメータとの比較に基づいて第２ブランク状態インジケータを生成することであって、前記第２ブランク状態インジケータは、前記下側状態値がセル電流パラメータより小さい場合に、前記Ｎ個の相補メモリセルが非ブランク状態であることを検証することを更に含む、請求項１８に記載の非一時的コンピュータ可読記憶媒体。
【請求項２０】
前記処理要素は、第１ブランク状態インジケータに基づき、前記Ｎ個の相補メモリセルが非ブランク状態であると判定された場合、前記Ｎ個の相補メモリセルの読み込み命令を実行するように構成される、請求項１８に記載の非一時的コンピュータ可読記憶媒体。
【請求項２１】
前記処理要素は、第１及び第２ブランクインジケータの少なくとも１つに基づいて、前記Ｎ個の相補メモリセルの読み込み命令の実行を進めるように構成される、請求項１９に記載の非一時的コンピュータ可読記憶媒体。
【発明の詳細な説明】
【優先権主張】
【０００１】
本願は、２０１７年１２月２１日に出願された米国仮出願第６２／６０８，７１８号の３５Ｕ．Ｓ．Ｃ．第１１９（ｅ）条に基づく優先権及び利益を主張する、２０１８年１２月４日に出願された米国非仮出願第１６／２０８，７１８号の国際出願であって、これらの全ては、その全体を参照により本明細書に組み込まれる。
【技術分野】
【０００２】
本開示は一般に、不揮発性記憶装置（ＮＶＭ装置）に関し、より詳細には、読み込み及び書き込み動作中にメモリブランクチェックを実行する方法及び実施形態に関する。
【背景技術】
【０００３】
動作電源がない場合でもデータを保持するメモリは、不揮発性メモリ（ＮＶＭ）に分類される。不揮発性メモリの例として、ｎｖＳＲＡＭ、強誘電性ＲＡＭ（Ｆ−ＲＡＭ）、プログラマブル・リードオンリーメモリ（ＰＲＯＭ）、消去可能プログラマブル・リードオンリーメモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル・リードオンリーメモリ（ＥＰＲＯＭ）、及びフラッシュメモリが挙げられる。いくつかのメモリアレイは、トランジスタ及びゲート構造を利用する複数のメモリセルを含み得る。それらのメモリセルは、窒化物層又は酸窒化物層などの電荷トラップ層を含み得る。電荷トラップ層は、メモリアレイに印加された電圧又はメモリアレイにより受信された電圧に基づいて、データを記憶するようにプログラムされてもよい。この種類のメモリは、電力が取り除かれた後に、或いは動作中に電力が遮断されたときに、重要なデータが記憶されていなければならない用途において、使用され得る。
【０００４】
メモリセルは、プログラム済み（programmed）又は消去済み（erased）の、２つのバイナリ状態の１つにプログラム可能であってもよい。ある実施形態では、プログラム済みセルにはビット値「０」が割り当てられ、消去済みセルにはビット値「１」が割り当てられてもよい。他の実施形態では、割り当てが逆にされてもよい。シングルエンド感知構成では、各々のメモリセルは１ビットのデータを記憶する。閾値電圧（Ｖｔ）又はセル電流（Ｉ）などの、セルのバイナリ状態値を基準値と比較して、セルのバイナリ状態（プログラム済み又は消去済み）を判定することができる。差異感知構成では、２つのメモリセル（真（true）又はターゲットセルと相補（complementary）又はツインセル）が１ビットのデータを記憶するための相補対を形成し得る。相補対のビット値は、ターゲットセルのバイナリ状態に対応する。ターゲットセルのバイナリ状態値をツインセルと比較して、相補対のバイナリ状態を判定することができる。
【０００５】
メモリセルは、各々のメモリセルが２ビット以上のデータを記憶することができるマルチレベルストレージセルであってもよい。
【図面の簡単な説明】
【０００６】
本開示は、添付の図面の図において、限定としてではなく、例として示される。
【図１】図１は、主題の一実施形態に係るＮＶＭ装置を示す模式図である。
【図２】図２は、主題の一実施形態に係るＮＶＭ装置のメモリセクタを示す模式図である。
【図３】図３Ａ〜図３Ｄは、主題の一実施形態に係るＮＶＭ装置の一部の閾値電圧の分布を示す模式図である。
【図４】図４Ａ〜図４Ｂは、それぞれ主題の一実施形態に係るブランク状態及び非ブランク状態のＮＶＭ装置の一部の閾値電圧の分布を示す模式図である。
【図５】図５は、主題の一実施形態に係るＮＶＭ装置の一部の閾値電圧範囲の分布を示す模式図である。
【図６】図６Ａ〜図６Ｃは、主題の一実施形態に係る、ブランク状態及び非ブランク状態のＮＶＭ装置の一部のセル電流の分布を示す模式図である。
【図７】図７は、主題の一実施形態に係る閾値電圧に基づくメモリブランクチェックアルゴリズムを示す代表的なフローチャートである。
【図８】図８は、主題の一実施形態に係るセル電流に基づくメモリブランクチェックアルゴリズムを示す代表的なフローチャートである。
【図９】図９は、主題の一実施形態に係るメモリシステムを示す代表的な模式図である。
【発明を実施するための形態】
【０００７】
以下の説明において、主題の実施形態の良好な理解を提供するために、特定のシステム、成分、方法などの例を含む多数の特定の詳細を記載する。しかしながら、少なくともいくつかの実施形態では、これらの特定の詳細なしに実施され得ることは、当業者には明らかであろう。他の例では、周知の構成要素又は方法は、本明細書で説明される技法を不必要に曖昧にしないために、詳細には説明されず、或いは単純なブロック図形式で提示される。したがって、以下に記載される特定の詳細は、単に例示的なものである。特定の実装では、これらの例示的な詳細から変更を加えることができるが、依然として、主題の精神及び範囲内にあると考えられる。
【０００８】
明示的に示され、或いは以下の議論から明確である場合を除き、明細書を通して、「検出」、「処理」、「算出」、「計算」、「判定」などの用語を使用した議論が、計算システムのレジスタ及び／又はメモリ内の電子量などの物理量として表現されたデータを、計算システムのメモリ、レジスタ又はその他の情報記憶装置、送信又は表示装置内の物理量として同様に表現された他のデータに操作及び／又は変換する、コンピュータ又は計算システム、又は同様の電子計算装置の動作及び／又は演算を指すことは理解されよう。
【０００９】
主題の概要
【００１０】
一実施形態によれば、主題の記憶装置を動作させる方法は、真（true）及び相補（complementary）のトランジスタの各々の状態値を検出することと、第１所定量の真及び相補のトランジスタが上側状態値より大きな状態値を有する、上側状態値を生成することと、第２所定量の真及び相補のトランジスタが下側の状態値より小さな状態値を有する、下側状態値を生成することと、上側状態値と下側状態値との差に基づいて状態値範囲を生成することと、状態値範囲を閾値と比較して、複数の相補メモリセルがブランク状態であるか、或いは非ブランク状態であるかを判定することと、を含むことができる。一実施形態では、記憶装置は、複数の相補メモリセルを含むことができ、各々が真のトランジスタ及び相補のトランジスタを含むことができる。
【００１１】
一実施形態によれば、同一の相補メモリセルの真及び相補のトランジスタの状態値を使用して、セルのバイナリ状態を判定することができ、バイナリ状態は、プログラム済み状態又は消去済み状態を表すことができる。
【００１２】
一実施形態によれば、状態値は、複数の相補メモリセルの真及び相補のトランジスタの閾値電圧であってもよく、閾値は、ボルトで計測される電圧値であってもよい。
【００１３】
他の実施形態によれば、状態値は、複数の相補メモリセルの真及び相補のトランジスタのセル電流であってもよく、閾値はアンペアで計測される電流値であってもよい。一実施形態では、セル電流は、真及び相補のトランジスタのゲートに所定の電圧を印加することによって生成されてもよい。他の実施形態では、セル電流は、当技術分野で知られている他の方法によって生成されてもよい。一実施形態では、主題の記憶装置を動作させるための方法は、下側状態値をセル電流パラメータと比較することを含んでもよい。一実施形態では、下側状態値がセル電流パラメータより小さい場合、複数の相補メモリセルが非ブランク状態であると判定され得る。
【００１４】
一実施形態によれば、主題の記憶装置を動作させるための方法は、複数の相補メモリセルの、少なくとも２つの真及び相補のトランジスタの状態値をランク付けすることを含んでもよい。
【００１５】
一実施形態によれば、第１所定量及び第２所定量の少なくとも１つは、割合（％）を表してもよい。
【００１６】
他の実施形態によれば、第１所定量及び第２所定量の少なくとも１つは、自然数を表してもよい。
【００１７】
ある実施形態では、閾値は、電荷損失、寿命の長さ、アレイサイクル数、及び複数の相補メモリセルの寿命の開始又は寿命の終了の状態、のうちの少なくとも１つのパラメータに基づいて、プログラム可能であって、更新されてもよい。
【００１８】
一実施形態によれば、上側状態値及び下側状態値を生成することは、真及び相補のトランジスタの状態値に対してバイナリサーチを実行することを含んでもよい。
【００１９】
一実施形態によれば、状態値範囲が閾値より大きい場合、複数の相補メモリセルは、非ブランク状態であると判定されてもよく、状態値範囲が閾値より小さい場合、複数の相補メモリセルはブランク状態であると判定されてもよい。
【００２０】
一実施形態では、ブランク状態は、複数の相補メモリセルの真及び相補のトランジスタの全てが消去済み状態に書き込まれていることが意図されていることを示してもよい。非ブランク状態は、複数の相補メモリセルの真及び相補のトランジスタの半分が消去済み状態に書き込まれていることが意図され、複数の相補メモリセルの真及び相補のトランジスタの他の半分がプログラム済み状態であることを示してもよい。
【００２１】
一実施形態によれば、主題の記憶装置は、複数の相補メモリセルを含むことができ、各々は真及び相補のトランジスタを含み、処理要素は、複数の相補メモリセルに結合されてもよい。処理要素は、所定のゲート電圧を印加することによって真及び相補のトランジスタの各々のセル電流を検出し、第１所定量の真及び相補のトランジスタが上側セル電流値より大きいセル電流値を有する、上側セル電流値を生成し、第２所定量の真及び相補のトランジスタのセル電流が少ないセル電流値を有する、下側セル電流値を生成し、上側セル電流値及び下側セル電流値に基づいて、セル電流範囲を生成し、セル電流範囲及び閾値の比較に基づいて、第１バイナリ状態インジケータを生成するように構成されてもよい。一実施形態では、記憶装置は、複数の相補メモリセルの各々のバイナリ状態を判定するように構成された複数の感知装置を含んでもよい。
【００２２】
一実施形態では、複数の感知装置は、同一の相補メモリセルの真及び相補のトランジスタの差異感知結果を生成するように構成された感知増幅器を含んでもよい。
【００２３】
一実施形態によれば、記憶装置は、複数のマルチプレクサを含んでもよく、各々のマルチプレクサは、複数の相補メモリセルのうちの１つの差異感知結果及び消去済みバイナリ状態信号に結合されるように構成され、各々のマルチプレクサは、第１制御信号として第１バイナリ状態インジケータに結合されるように更に構成されてもよい。
【００２４】
一実施形態によれば、処理装置は、下側セル電流値とセル電流パラメータとの比較に基づいて第２バイナリ状態インジケータを生成するように更に構成されてもよく、第２バイナリ状態インジケータは、第２制御信号として各々のマルチプレクサに結合されてもよい。
【００２５】
一実施形態によれば、複数の相補メモリセルのバイナリ状態は、セルのブランク状態又は非ブランク状態を表す。
【００２６】
一実施形態によれば、非一時的なコンピュータ可読記憶媒体が命令を記憶し、命令が実行されると、処理要素に、Ｎ個の相補メモリセルのブランクチェックを実行させ、各々の相補メモリセルは真のセル及び相補のセルを含む。一実施形態では、ブランクチェックは、真及び相補のセルの各々の状態値を検出することと、第１所定量の真及び相補セルが上側状態値より大きい状態値を有する、上側状態値を生成することと、第２所定量の真及び相補セルが上側状態値より小さい状態値を有する、下側状態値を生成することと、上側状態値及び下側状態値に基づいて状態値範囲を生成することと、状態値範囲と閾値との間の比較に基づいて第１ブランク状態インジケータを生成することとを含んでもよく、第１ブランク状態インジケータは、状態値範囲が閾値より小さい場合にＮ個の相補メモリセルがブランク状態であることを検証し、状態値範囲が閾値より大きい場合にＮ個の相補メモリセルが非ブランク状態であることを検証する。
【００２７】
一実施形態によれば、状態値はセル電流値であってもよく、ブランクチェックは、下側状態値とセル電流パラメータとの比較に基づいて、第２ブランク状態インジケータを生成することを更に含んでもよく、第２ブランク状態インジケータは、下側状態値がセル電流パラメータより小さい場合に、Ｎ個の相補メモリセルが非ブランク状態であることを確認する。
【００２８】
一実施形態によれば、処理要素は、Ｎ個の相補メモリセルが非ブランク状態であると判定された場合、第１ブランク状態インジケータに基づいて、Ｎ個の相補メモリセルの読み込みコマンドを実行するように構成されてもよい。
【００２９】
他の実施形態によれば、処理要素は、第１及び第２ブランク状態インジケータの少なくとも１つに基づいて、Ｎ個の相補メモリセルの読み込みコマンドを実行するように進むように構成されてもよい。
【００３０】
コンピュータ及び他の処理装置は、ＮＡＮＤ及びＮＯＲ、ＥＥＰＲＯＭ、Ｆ−ＲＡＭを含むフラッシュメモリのような、ＮＶＭで構築又は更新された情報又はプログラムを記憶することができる。電源が落ちた場合、停電した場合、又は誤操作をした場合に、データを取り出すことができる。記憶された情報ビットへのアクセスを得るために、ＮＶＭのメモリセルはシングルエンド感知を使用して読み込まれてもよく、（閾値電圧、セル電流などの）メモリセルのバイナリ状態に関連する値が検出され、基準値と比較されてもよく、或いはメモリセルは、以下でより詳細に説明される差異感知を使用して読み込まれてもよい。
【００３１】
図１は、読み込み動作中の差異感知（differential sensing）のために構成されたＮＶＭ装置１００の一部を示す模式図である。差異感知は、長いデータ保持を必要とする様々な実施形態及び実用的な用途において有用である。また、各々のメモリセルのバイナリ状態を判定するための基準値（電圧値又は電流値又はその他）を必要とせず、シングルエンドの感知と比較して広い感知マージンを有し得る。一実施形態では、ＮＶＭ装置１００は、真又はターゲットセルアレイ１０４と、相補又はツインセルアレイ１０６とを含んでもよい。メモリセル１０２は、当技術分野で実施されている様々な方法で、システム／回路設計要件に従って互いに接続され、各々のアレイ内の行及び列に配置されてもよい。ある実施形態によれば、ターゲットセルアレイ１０４及びツインセルアレイ１０６内のメモリセル１０２は、複数のワード線（ＷＬ）、ビット線（ＢＬ）、セレクト線（ＷＬＳ）、ソース線（ＳＬ）などを介してアクセスされ得る。読み込み、消去、及びプログラムなどの各々の動作モードでは、１つ又は複数のＷＬ、ＢＬ、ＳＬ、又はＷＬＳがそれぞれに応じてアサートされる。動作モード及び動作のために選択されたメモリセル１０２のアドレスに応じて、様々な電圧又は電流信号が、１つ又は複数のＷＬ、ＢＬ、ＳＬ、又はＷＬＳに印加されてもよい。ある実施形態では、ターゲットセルアレイ１０４及びツインセルアレイ１０６は、複数のセクタに物理的に分割されてもよく、各々のセクタは、固定数又は可変数の行及び列のメモリセル１０２を含んでもよい。
【００３２】
図１を参照すると、メモリセル１０２は２トランジスタ（２Ｔ）メモリセルであってもよく、ここで、１つのトランジスタは、メモリゲート（ＭＧ）を有するメモリトランジスタ１１２であり、他のトランジスタは、セレクトゲート（ＳＧ）を有するパストランジスタ又はセレクトトランジスタ１１０であってもよい。２Ｔメモリセルは、ソース又はソース領域、ドレイン又はドレイン領域を含んでもよい。パストランジスタ１１０は、（パストランジスタ及び／又はメモリトランジスタのソース及び／又はドレインなどの）メモリセル１０２のノードにおける電圧レベル及び／又は電流レベルを制御するためのスイッチとして使用される、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）などの、電界効果トランジスタ（ＦＥＴ）であってもよい。メモリトランジスタ１１２は、例えばメモリトランジスタ１１２の電荷トラップ層に蓄積された電荷を変化させることにより、１ビット以上のバイナリ情報を記憶するトランジスタであってもよい。一実施形態では、１つのＷＬ、ＷＬＳ、及びＳＬは、メモリセル１０２の同一の行に接続することができ、一方で、１つのＢＬは、メモリセル１０２の同一の列に接続することができる。他の実施形態では、接続は、システム要件及び回路設計に従って異なり得る。
【００３３】
ある実装形態では、メモリセル１０２は、シングルメモリトランジスタ（１Ｔ）、３トランジスタメモリセルなど、異なる数のトランジスタを含んでいてもよい。他の実施形態では、メモリセル１０２は、セレクトゲート（ＳＧ）に隣接して配置されたメモリゲート（ＭＧ）を含むスプリットゲートメモリセルであってもよく、ＭＧ及びＳＧは、共通チャネル、ソース又はソース領域、及びドレイン又はドレイン領域を有してもよい。ＭＧ及びＳＧを分離する誘電体層があってもよい。スプリットゲートメモリセルは、１．５トランジスタ（１．５Ｔ）メモリセルとされてもよい。様々な実施形態において、メモリアレイ１０４及び１０６は、２Ｔメモリセル、スプリットゲートメモリセル、１Ｔメモリセル、それらの組み合わせ、或いは他のタイプのＮＶＭセルを含むことができる。後述するように、メモリアレイの構成の詳細及び動作の詳細は、少なくとも２Ｔメモリセルアレイ、スプリットゲートメモリセルアレイ、及びメモリセルの他の組み合わせを有するアレイに適用可能であることを理解されたい。また、メモリアレイの「行」及び「列」という用語は、限定ではなく、説明のために使用されることを理解されたい。一実施形態では、行は水平に配置され、列は垂直に配置される。他の実施形態では、メモリアレイの行及び列の用語が反転されてもよく、反対の意味で使用されてもよく、或いは任意の方位で配置されてもよい。
【００３４】
一実施形態では、ターゲットセルアレイの１つのメモリセル１０２は、ツインセルアレイ１０６の１つのメモリセル１０２と対とされ、１ビットのデータを記憶するための相補対、又は１ビット当たり２つのセル構成を形成する。一実施形態では、ターゲットアレイ１０４及びツインアレイ１０６内のメモリセル１０２は、略同一の構造的特徴を有してもよい。同一の相補対のメモリセルは、反対のバイナリ状態（「１」及び「０」）にプログラムされる。ターゲットセルアレイ内のメモリセルは真ビットを表し、ツインセルアレイは相補ビットを表す。一実施形態では、特定の相補対の読み込み中に、ターゲットセル及びツインセルは、感知増幅器１０８の２つの別個のインプットに連結され、例えば、相補対の２つのメモリセルの閾値電圧、セル電流などの、バイナリ状態値が互いに比較される。一実施形態では、ターゲット及びツインセルの状態値は、直接比較されなくてもよい。比較結果に応じて、相補対のバイナリ状態は、差異読み込み結果として判定され、出力される。図１は１つの例示的な実施形態を示しており、同一の相補対のメモリセルが、単に例示の目的で、２つの別々のアレイに物理的に配置されていることを理解されたい。他の実施形態では、相補セルは、システム要件及び回路設計に応じて、同一のアレイ又は同一のセクタ内に物理的に配置されてもよい。
【００３５】
一実施形態では、バイナリ値「０」がプログラムされた（プログラム済み）メモリセルに割り当てられ、「１」が消去された（消去済み）メモリセルに割り当てられる。そのため、プログラム済みの相補対では、ターゲットセルが「０」を表し、ツインセルが「１」を表し得る。同様に、消去済みの相補対では、ターゲットセル及びツインセルの両方が「１」を表し得る。本文書全体を通して、限定ではなく、例示の目的で、同じ割り当てが採用される。当業者であれば、ある実施形態では、プログラム済みメモリセル及び消去済みメモリセルへのバイナリ値の割り当てを逆にされ得ることを認識するであろう。
【００３６】
図１を参照すると、感知増幅器１０８又は他の種類の比較器は、ターゲットメモリセル及びツインメモリセルから互いに直接又は間接的に検出又は出力された信号を比較する。一実施形態では、感知増幅器１０８は、相補ペアのバイナリ状態を判定するために、２つのメモリセルの閾値電圧を比較する。メモリセル１０２などのセルの閾値電圧（Ｖｔ）は、メモリセル１０２に一定量の基準電流を導通させるために要求されるメモリゲート電圧に対応する。一実施形態では、メモリセル１０２のメモリトランジスタ１１２がｎチャネルトランジスタである場合、プログラム済みメモリセルの閾値電圧（Ｖｔｐ）は、消去済みメモリセルの閾値電圧（Ｖｔｅ）より大きくてもよい。他の実施形態では、ターゲット及びツインメモリセルのセル電流（Ｉ）などの他のバイナリ状態値が比較される。メモリセル１０２などのセルのセル電流は、固定されたメモリゲート電圧がＭＧに印加されたときの、メモリセル１０２などのセルの導通電流に対応する。一実施形態では、メモリトランジスタがｎチャネルトランジスタである場合、プログラム済みメモリセルのセル電流（Ｉｐ）は、消去済みメモリセルのセル電流（Ｉｅ）より小さくてもよい。
【００３７】
ターゲット及びツインメモリセルのＶｔ又はＩなどのバイナリ状態値の比較の結果に基づいて、感知増幅器又は他の感知装置は、相補対のバイナリ状態を判定することができる。差異感知結果の概要を以下の表に示す。
【表１】
2021512448.tif 000003
【００３８】
表１を参照すると、相補一対が意味のあるデータ（非ブランク）でプログラム済みである場合、ターゲット及びツインセルは、反対のバイナリ状態（「０」及び「１」、或いは「１」及び「０」）を有し得る。メモリセル１０２のＶｔｐ及びとＶｔｅは大きさにおいて妥当な差を有し得るため、相補対の差異読み込み結果は比較的明確である。しかしながら、相補対がブランクである場合、ターゲット及びツインセルの両方が同一のバイナリ状態（消去又は「１」）を有する。一実施形態では、感知増幅器１０８がターゲット及びツインセルのＶｔｅ又はＩｅの大きさを比較する。ターゲット及びツインセルは同様の構造的特徴を有するが、２つのセルのＶｔｅ又はＩｅは正確に同一ではなくてもよく、Ｖｔｅ又はＩｅのわずかな差が感知増幅器１０８により検出されてもよい。その結果、差異読み込み結果が偽となり、ランダムとなる。一実施形態では、相補対は、実際にブランクであるときに、意味のあるデータビットでプログラム済みであるものとして読み込まれてもよい。したがって、差異読み込みの前に相補対がブランクでないことを検証する必要がある。
【００３９】
図２は、ＮＶＭ装置１００のセクタ２００を示す模式図である。図３Ａ〜３Ｄは、本開示の様々な実施形態に係るメモリセルの閾値電圧分布を示す代表的なヒストグラムである。図２を参照すると、一実施形態では、セクタ２００がｍ個のワード（ワード１〜ｍ）を含み、各々のワードがｎ個の真ビット（真ビットＢ１〜Ｂｎ）を表すｎ個のターゲットセルと、ｎ個の相補ビット（ｃＢ１〜ｃＢｎ）を表すｎ個のツインセルとを含む。ＮＶＭ装置１００は、各々のＢｉ及びｃＢｉが相補対を形成する、１ビット当たり２つのセル構成に構成されてもよい。様々な実施形態において、ターゲットセル及びツインセルは、同一の物理的セクタ又はアレイに配置されてもよく、或いは配置されなくてもよい。
【００４０】
ＮＶＭ装置１００などの記憶装置に差異感知が採用される場合、書き込まれるワードがブランク（全てのセルが消去済み又は「１」）であることを検証するために、チェックが実行される必要がある。ＮＶＭ装置１００は、フラッシュメモリ装置又はＥＥＰＲＯＭ装置であってもよい。一例として、セクタ２００のワード１は、書き込み動作の第１ステップとして消去されてもよい。図３Ａに示すように、２ｎ個のメモリセル（Ｂ１〜Ｂｎ及びｃＢ１〜ｃＢｎ）の全てが消去され、それらの閾値電圧がそれらのＶｔｅの各々に近づき得る。起こり得る構造上の差異及び他のパラメータのために、各々のメモリセルのＶｔｅが、わずかに変化し、偏差σ１を有する分布Ｄ１をもたらし得る。一実施形態では、全ての２ｎ個のセルのＶｔｅは、消去検証値（ＥＶ）より小さくてもよい。ブランクチェックレベルは、ＥＶより高くなるように予め設定されてもよい。一実施形態では、ブランクチェックは、２ｎ個のメモリセルの各々のＶｔをブランクチェックレベルと比較することにより実行されてもよい。ブランクチェックレベルより上にあるメモリセルのＶｔが所定の数又は割合より少ない場合、或いは、ゼロの場合、ワード１はブランク又は消去済み（意味のあるビットなし）と判定される。したがって、実データビットをワード１に書き込むことは安全である。
【００４１】
一実施形態では、消去プッシュアウト、電荷利得、又は他の理由により、多数のプログラム／消去（Ｐ／Ｅ）サイクル後に消去済みビットのＶｔが増加すると、ブランクチェックレベルを使用する信頼性が低下し得る。図３Ｃは、消去済みメモリセル（Ｖｔｅ）のＶｔの起こり得る上側シフトを示す。図３Ｃに最も良く示されるように、メモリセルのＶｔｅは上側にシフトし、幾つかはＥＶ又はブランクチェックレベルを超え得る。一実施形態では、上述したブランクチェックが実行されるとき、十分な数のＶｔｅが現在ブランクチェックレベルを上回っているために、ワード１がブランクでないことが示され得る。偽の結果は、意味のあるデータビットがワード１に書き込まれることを禁止し、ワード１からランダムビットを意味のあるデータビットとして誤って読み込んでしまい得る。一実施形態では、ブランクチェックレベルは、メモリセルのＶｔｅの起こり得る上側シフトに対抗するために、より高く設定されてもよい。しかしながら、ブランクチェックレベルを高くすることは、プログラム済みメモリセル（Ｖｔｐ）のＶｔがブランクチェックレベルより小さくなる確率を増加させ得る。このブランクチェックレベルのトレードオフは、ブランクチェックの信頼性を危うくし、差異感知のみによって与えられる長期のデータ保持仕様を保証しないことがある。
【００４２】
差異読み込みの対象となるワードが、意味のあるデータビット又は実データビット（非ブランクワード）で既に差異プログラム済みであることが重要である。図３Ｂは、非ブランクワードのメモリセルのＶｔの分布を示す。一例として、意味のあるデータビットが書き込まれた、セクタ２００のワード１を使用する。一実施形態では、データビットの組合せに関わらず、同一の相補対ｉ内のＢｉ及びｃＢｉは、「０」及び「１」、或いは「１」及び「０」である。更に、図３Ｂに最もよく示されるように、メモリセルの半分（ｎ個のセル）のＶｔは、偏差σ２を有する分布Ｄ２であるＶｔｅに近づき、メモリセルの他の半分（ｎ個のセル）のＶｔは、偏差σ３を有する分布Ｄ３であるＶｔｐに近づき得る。一実施形態では、ｎ個の消去済み（「１」）セルのＶｔは消去検証値（ＥＶ）より小さく、他のｎ個のプログラム済み（「０」）セルのＶｔはプログラム検証値（ＰＶ）より大きくてもよい。ある実施形態では、ＰＶとＥＶとの差は、相補対の差異感知の感知マージンを表し得る。一実施形態では、ブランクチェックレベルは、ＥＶとＰＶとの間の値として判定される。したがって、ブランクチェック処理中、メモリセルの半分（ｎ）のＶｔはブランクチェックレベルより小さく、他の半分はブランクチェックレベルより大きくなり得る。一実施形態では、ワード１が意味のあるデータビットでプログラム済みであり、ワード１の相補対（Ｂ１−ｃＢ１〜Ｂｎ−ｃＢｎ）の差異感知の結果が有効に読み込まれたと安全に結論付けることができる。
【００４３】
一実施形態では、プログラム済みワード内のメモリセルは、特にデータ保持仕様の終わりに近づくにつれて、比較的長い保持時間の後に電荷を失うことがある。その結果、メモリセルのＶｔが下側にシフトし得る。図３Ｄは、ワード１などの、プログラム済みワードのメモリセルのＶｔ分布を示す。図３Ｄに示されるように、プログラム済みメモリセル（Ｖｔｐ）のＶｔは、電位電荷損失のために下側にシフトし得る。一実施形態では、消去済みメモリセル（Ｖｔｅ）のＶｔも、同様の理由で下側にシフトし得るが、シフトはより小さいか、或いは異なる程度である。その結果、いくつかのメモリセルのＶｔｐは、元のブランクチェックレベル、或いはＥＶさえも下回ることがある。Ｖｔｐの下側へのシフトは、プログラム済みワード（非ブランク）がブランクであると推定される機会を増加させ得る。その結果、感知マージンが有効な差異感知に十分であっても、読み込み動作が実行されないことがあり、或いはデータが、非ブランクと推定されたワードに誤って書き込まれることがある。一実施形態では、ブランクチェックレベルは、プログラム済みメモリセルの全て若しくは大部分のＶｔｐがそれを超えるように、低く設定されてもよい。しかしながら、図３Ｃで先に説明したように、Ｖｔｅの上側シフト（高いＰ／Ｅサイクル）により、ブランクチェックの信頼性を損ない得る。ある実施形態では、メモリセルのＶｔｅ及びＶｔｐのシフトは、分布Ｄ２及びＤ３をいくつかのＶｔ範囲でオーバーラップさせ得る。
【００４４】
一実施形態では、最適な感知マージンを維持しながら、高いＰ／Ｅサイクル（図３ＣのＶｔｅ上側シフト）及び長い保持時間（図３ＤのＶｔｐ又はＶｔｅ下側シフト）の両方を満たすために理想的なブランクチェックレベルを判定することは困難となり得る。したがって、ブランクチェックレベルの使用に依存しないブランクチェックアルゴリズムを開発することが有益となり得る。一実施形態では、ブランクチェックアルゴリズムは、耐久性及び保持状況に関わらず、Ｖｔｅ（Ｄ２）及びＶｔｐ（Ｄ３）分布間の比較的有意な分離に依存して開発されてもよい。図３Ａ及び図３Ｂを参照して、ブランク状態（全てのメモリセルが消去済み）では、ワード１内の全てのメモリセルのＶｔが同じ消去済み（Ｖｔｅ）分布Ｄ１に属する。一実施形態では、分布Ｄ１は、ワード１の非ブランク状態と比較して、より狭い広がりを示してもよい。図３Ｂに示すように、メモリセルの半分は消去済み（Ｖｔｅ）分布Ｄ２に属し、他の半分はプログラム済み（Ｖｔｐ）分布Ｄ３に属する。図３Ｃ及び図３Ｄに最もよく示されるように、上述した要因によるＶｔｅ及びＶｔｐの電位シフトがあっても、非ブランクＶｔ分布の広がりは、全てのメモリセルのブランクＶｔ分布より依然として広くなり得る。図３Ｄを参照すると、長い保持時間のためにプログラム済みメモリセルのＶｔｐが下側にシフトすると、消去済みメモリセルのＶｔｅも下側にシフトし、全てのメモリセルの全体的なＶｔの比較的広い広がりを維持することができ、したがって動作感知マージンを維持することができる。
【００４５】
図２を参照すると、メモリセクタ２００は、本開示の実施形態に係るブランクチェック方法を説明するための例として使用される。一実施形態では、ＮＶＭ装置１００は、各々が複数のワードを有する個々に消去可能なセクタとして構成されたフラッシュメモリアレイであってもよい。一例として、ワード１〜ｍは、各々３２ビット（３２個のターゲットセルＢ１〜Ｂ３２及びそれらの３２個のツインセルｃＢ１〜ｃＢ３２）で構成される。一実施形態では、セクタ２００の書き込み及び読み込み動作は、１．セクタ全体を消去すること、２．記憶されたデータに応じて１つの相補対のターゲット又はツインセルのいずれか一方が３２ビットの各々ごとにプログラム済みであるようにワードをプログラムすること、及び、３．プログラム済み３２ビットワードを読み込むこと、を含み得る。先に説明したように、まだ消去済み状態（ブランク）にあるワードを読み込むことは、ランダム又は擬似のデータ出力をもたらし得る。同様に、プログラム済みワード（非ブランク）を新しいデータビットで再プログラムすることは、最初にセクタを消去せずには許容されない。したがって、プログラム又は読み込み動作の前に、提案された動作を進めるか否かを判定するために、ワードの状態（すなわち、ワードが実データでプログラム済みか否か、又はワードが消去済み又はブランクであるか否か）を検証することが重要である。
【００４６】
図４Ａ及び図４Ｂは、それぞれブランクワード及び非ブランクワードのＶｔ分布を示す代表的なヒストグラムである。図４Ａを参照すると、図２のワード１が消去済みであるため、６４個のメモリセルの全てのＶｔは、単峰形の分布Ｄ１として最も良く示されるように、そのＶｔｅの各々に接近し得る。一実施形態では、分布Ｄ１が特定のピーク及びシグマを有し得る。消去済み分布のピーク及びシグマは、メモリセルのプログラム／消去サイクルの数及びデータ保持期間に非常に依存し得る。セクタ２００全体が消去済みである場合、セクタ２００全体のＶｔ分布は、Ｄ１と類似し得ることは理解されよう。
【００４７】
一実施形態では、Ｖｔｅ１が６４個の消去済みメモリセルの中で最も低いＶｔｅであり、Ｖｔｅ６４が最も高いＶｔｅである。下側値（ＬＶ）は、所定量の、例えばある割合又は数などの、メモリセルが、それと等しい又はそれより小さいＶｔを有するＶｔ値として定義され得る。上側値（ＵＶ）は、所定の割合又は数のメモリセルがそれと等しい又はそれより大きいＶｔを有するＶｔ値として定義され得る。図４Ａを参照すると、分布Ｄ１におけるＶｔの２５％がＱ１と等しい又はＱ１より小さい、下側値又はより具体的には下側４分位値（ＬＱＶ）が計算され得る。ワード１の例では、ＬＱＶはＶｔｅ１６であり、消去済みワード１において２５％又は１６個のメモリセルがそれと等しい又はそれより小さいＶｔｅを有する。同様に、消去済みワード１において２５％又は１６個のメモリセルがそれと等しい又はそれより大きいＶｔｅを有する、上側４分位値（ＵＱＶ）Ｖｔｅ４８が計算され得る。範囲（Δ）は、より具体的には、２５％を採用した場合の４分位範囲（ＩＱＲ）は、Ｖｔｅ４８及びＶｔｅ１６の差（すなわち、Ｖｔｅ４８−Ｖｔｅ１６＝ＩＱＲ）によって生成され得る。一実施形態では、ＩＱＲは、分布Ｄ１におけるＶｔｅの広がりの程度を示すことができ、ワード１のバイナリ状態を判定するために使用され得る。２５％は、分布Ｄ１の範囲を計算するために採用され得る割合の１つにすぎないことは理解されよう。他の実施形態では、５％、１０％、１５％、又は他の割合が本明細書で開示されるブランクチェックアルゴリズムを妥協することなく採用されてもよい。ある実施形態では、２つの異なるメモリセルの割合又は数を採用して、分布Ｄ１の下側値及び上側値が生成されてもよい。ワード１は任意の数のビットを有することができ、３２ビット構成は、限定としてではなく、説明の目的のための例示的な実施形態であることも理解されよう。
【００４８】
図４Ｂを参照すると、プログラム済み（非ブランク）ワード１の６４個のメモリセルのＶｔの分布が示されている。図４Ｂに示すように、これは、消去済みメモリセル（Ｖｔｅ）のＶｔに対する分布Ｄ２と、プログラム済みメモリセル（Ｖｔｐ）のＶｔに対する分布Ｄ３とを含む二峰形の分布である。一実施形態では、分布Ｄ２及びＤ３は、それぞれ特定のピーク及びシグマを有し得る。分布のピーク及びシグマは、メモリセルのプログラム／消去サイクルの数及びデータ保持期間によって変化する。一実施形態では、ワード１などの３２ビットワードに対して、分布Ｄ２における３２個のＶｔｅと、分布Ｄ３における３２個のＶｔｐがあってもよい。しかしながら、上述したように、Ｄ２及びＤ３内の特定のセルのＶｔがオーバーラップし得る。図４Ａと同様に、６４個全てのメモリセル（３２個の消去済み及び３２個のプログラム済み）のＶｔが検出され、互いにランク付け又は比較されてもよく、Ｖｔ１及びＶｔ６４がそれぞれ最低閾値電圧及び最高閾値電圧であってもよい。一実施形態では、下側値及び上側値は、所定の割合又は数のメモリセルを使用して生成されてもよい。一例として２５％が採用された場合、ＬＱＶはＶｔｐ１６となり、ＵＱＶはＶｔｐ４８となる。そして、範囲Δ又はＩＱＲは、図４Ｂに図示されるように、Ｖｔｐ４８−Ｖｔｐ１６により計算されてもよい。ある実施形態では、（Ｄ３の下端に含まれ得る）例外的に高いＶｔｅ又は（Ｄ２の上端に含まれ得る）例外的に低いＶｔｐを有するメモリセルが存在してもよい。状況は、全体分布のＬＶ〜ＵＶの範囲内にあるので、アルゴリズムの精度を変化させることはない。他の実施形態では、範囲Δ又はＩＱＲは、メモリセル内のＶｔの広がりを反映するＬＶ及びＵＶに基づく他の算術方法を使用して生成されてもよい。
【００４９】
図４Ａ及び図４Ｂを参照すると、多数の耐久サイクル及び長いデータ保持期間、又は他の要因の潜在的な影響を考慮しても、消去済み（ブランク）ワードＶｔ分布（Ｄ１）の広がりとプログラム済み（非ブランク）ワードＶｔ分布（Ｄ２及びＤ３）の広がりとの間には有意な差があり得る。一実施形態では、消去済みワードＶｔ分布における広がり（図４Ａの範囲Δ１）は、プログラム済みワードＶｔ分布における広がり（図４Ｂの範囲Δ２）より小さくてもよい。一実施形態では、ブランクチェックアルゴリズムがこの現象を利用するように構築されてもよい。
【００５０】
一実施形態では、範囲閾値（Ｗｖ）が予め設定されている。Ｗｖは、一般に、消去済みワードΔ１とプログラム済みワードΔ２の範囲の間で設定される電圧値であってもよい。選択されたワード又はセクタの範囲がＷｖより小さい場合、ワードのＶｔが、その範囲が範囲閾値より小さくなるために十分に狭く広がっていることを示し得る。したがって、ワードがブランク又は消去済みであると判定又は検証され、実データをそのビットにプログラムしても安全である。一方で、選択されたワードの範囲がＷｖより大きい場合、ワードのＶｔが広く広がっていることを示し得る（Ｖｔｅ及びＶｔｐ分布）。選択されたワードが既に実データでプログラム済みであるか否かを判定又は検証することができ、読み込み動作が続行されてもよい。
【００５１】
図５は、ブランクワードと非ブランクワードの範囲（Δ）の分布を示す代表的なヒストグラムである。図５に最も良く示されるように、一般に、非ブランクワードの範囲はブランクワードより高い。したがって、一実施形態では、閾値Ｗｖは、２つの分布の範囲の間で判定されてもよい。代替の実施形態では、Ｗｖは、所定の閾値又はプログラム可能な閾値であってもよい。それは、充電損失、寿命の長さ、アレイサイクル数、寿命の開始及び寿命の終了などのパラメータの少なくとも１つに基づいて更新されてもよい。
【００５２】
図６Ａ及び図６Ｂは、それぞれブランクワード及び非ブランクワードにおけるメモリセルのセル電流（Ｉ）の分布を示す代表的なヒストグラムである。一実施形態では、セル電流（Ｉ）は、固定電圧がメモリセルのメモリゲートに印加されたときにメモリセルによって導通される電流であってもよい。比較のための状態値として閾値電圧よりもセル電流を選択する利点の一つは、より効率的な回路設計であり得る。一実施形態では、メモリセルのメモリトランジスタがｎチャネルトランジスタである場合、Ｉは一般に、プログラム済みセルと比較して消去済みセルの方が大きい。図６Ａを参照すると、３２ビットのワードがブランクである場合、全てのメモリセルのＩが消去済みセル電流（Ｉｅ）である。一実施形態では、図３ＡのＶｔｅ分布と同様に、Ｉ分布は単峰形であり、比較的狭い範囲又は広がりを示す。図４Ａに開示されたアルゴリズムと同様に、ＬＶは、Ｉ分布の１６番目に小さい（２５％）Ｉｅであってもよく、ＵＶは、Ｉ分布の１６番目に大きい（２５％）Ｉｅであってもよい。したがって、範囲は、Δ１（Ｉ４８−Ｉ１６）として生成される。他の実施形態では、Δ１は、ＵＶ及びＬＶの直接的な減算以外の他の算術方法を使用して生成されてもよい。１ワード中のビット数、この例におけるＬＶ、ＵＶ生成のために選択されるセルの割合又は数は、主に説明を目的とするものであり、限定を目的とするものではないことは理解されよう。図６Ｂを参照すると、３２ビットの非ブランクワードでは、メモリセルの半分（３２）が消去済みとされ、他の半分がプログラム済みとされる。したがって、全体的な分布は二峰形であり、６４個全てのメモリセルのＩは、図６Ａの分布と比較して、より広く広がり得る。一実施形態では、次に、ＬＶ（Ｉ１６又はＩｐ１６）及びＵＶ（Ｉ４８又はＩｅ４８）が、図６Ａに開示される方法と同様の方法に従って生成される。したがって、一実施形態では、範囲は、Δ２（Ｉ４８−Ｉ１６）として生成される。一実施形態では、Δ２は、ワードが消去済みビット及びプログラム済みビットの両方を含むので、Δ１より大きくてもよい。一実施形態では、セル電流閾値（Ｗｉ）は、Δ１とΔ２との間にある値に基づく所定の電流に予め設定されてもよい。ワードの範囲がＷｉより大きい場合、それは実データビットを持つ非ブランク（プログラム済み）ワードと見なされ得る。範囲がＷｉを下回ると、ブランク（消去済み）と見なされ得る。Ｗｖと同様に、Ｗｉは予め設定されていてもよく、或いはプログラム可能であってもよい。
【００５３】
図６Ｃは、非ブランクワードのメモリセルのセル電流（Ｉ）分布を示す代表的なヒストグラムである。一実施形態では、どのようなＭＧ電圧の大きさが採用されるか、或いはＶｔｐ及びＶｔｅ差がどの程度大きいかによらず、セル電流は、０Ａから、メモリセルの電流通過容量の尺度であるトランスコンダクタンス電流限界までの範囲にわたる。一実施形態では、プログラム済みセルにおいて、メモリゲート電圧が所定の大きさ以下に低下すると、Ｉｐはゼロアンペア（取り得る最低電流）に近づき得る。また、図６Ｃに最も良く示されるように、この現象は、ＬＶを想定されるより大きくし、０Ａの周囲に高周波数を有するプログラム済みセルの分布を歪め得る。また、低いＭＧ電圧は、消去済みセルのＩｅの下側シフトを生じさせ、これは全体的なセル電流分布の範囲を更に減少させ得る。他の実施形態では、消去済みセルのＩｅは、メモリゲート電圧がどれだけ高くても、メモリトランジスタのトランスコンダクタンスレベルを超えることはない。一実施形態では、図６Ｃに最もよく示されるように、それは、ＵＶを想定されるより低くさせ、メモリトランジスタのトランスコンダクタンスの周囲に高周波数を有する消去済みセルの分布（Ｉｅ）を歪め得る。また、高いＭＧ電圧は、プログラム済みセルのＩｐの上側へのシフトを生じさせ、これは全体的なセル電流範囲を更に減少させ得る。メモリセルのセル電流の０Ａ及びトランスコンダクタンスの状況は、個別に又は組み合わせて、非ブランクワードのメモリセルのＩ（Δ３）の範囲を、想定されるより小さくし得る。その結果、Δ３は所定のＷｉ以下に落ち、非ブランクワードＷ１が誤ってブランクワードとして検証され得る。
【００５４】
上記の状況を調整するために、一実施形態では、プログラム済みセル電流パラメータ（Ｃｉ）が、メモリセルのプログラム済みＩ（Ｉｐ）の比較的低い範囲内で判定され得る。Ｉ範囲アルゴリズムを増強する追加の工程として、ＬＶはＣｉと比較され得る。ＬＶがＣｉより小さいと分かった場合、それは十分な％又は数のメモリセルが、Ｉｐの比較的低い範囲内に入るセル電流を有することを示し得る。一実施形態では、ワードが非ブランクであると結論付けることができる。ＬＶがＣｉより大きいと分かった場合、比較結果は決定的ではなく、Ｉ範囲アルゴリズムは、先に開示したように、Ｉ範囲をＷｉと比較することを継続してもよい。
【００５５】
図７は、記憶装置の選択されたワード又はセクタに対してブランクチェックを実行する方法７００の工程の一実施形態の代表的なフローチャートである。一実施形態では、システムは、メモリの特定のワード又はセクタを選択して、書き込み、読み込みなどの動作に進む前に、ブランクチェックを実行することができる。ステップ７０２において、選択されたワード内の各々のメモリセルの閾値電圧（Ｖｔ）が検出又は判定される。一実施形態では、システムは、所定の基準電流が導通されるときに、各々のメモリセルに要求されるメモリゲート電圧を検出してもよい。他の実施形態では、Ｖｔは、当技術分野で公知であり、実施されている他の方法によって判定されてもよい。ステップ７０４において、全てのメモリセルのＶｔが最小値から最大値までランク付けされる。ステップ７０６において、Ｖｔの下側値（ＬＶ）及び上側値（ＵＶ）が判定される。一実施形態では、Ｖｔの特定の割合（Ｘ％）又は数（Ｙ）は、全てのメモリセルのＸ％又はＹ個のＶｔがＬＶより小さくなるように、予め設定される。同様に、一実施形態では、全てのメモリセルのＸ％又はＹ個のＶｔがＵＶより大きくてもよい。代替の実施形態では、ＬＶ及びＵＶを生成するためのＶｔの所定の割合又は数は、異なっていてもよい。他の実施形態では、低い開始Ｖｔからバイナリサーチを実行し、そのＶｔより小さいメモリセルを見つけ、Ｘ％又はＹ個のセルがチェック済みＶｔより小さいことがわかるまでバイナリサーチ方式で反復することによって、チェック済みＶｔをＬＶとして、ＬＶが生成されてもよい。同様に、ＵＶは、高い開始Ｖｔでサーチを開始することによって見出され、バイナリサーチは、所定のチェック済みＶｔにおいて、そのＶｔを超えるセルがＸ％又はＹ個となるまで実行される。代替の実施形態では、各々のメモリセルのＶｔの正確な大きさが、個別に判定されなくてもよい。ＬＶ及びＵＶは、ＬＶ及びＵＶが生成されるまで、異なるメモリセルのＶｔを単に比較することによって判定されてもよい。
【００５６】
続いて、ステップ７０８において、ＵＶとＬＶとの差、すなわちΔ＝ＵＶ−ＬＶを計算することによって、Ｖｔ範囲が生成される。ステップ７１０において、Δが電圧閾値（Ｗｖ）と比較される。前述のように、Ｗｖは、非ブランクワードのＶｔｐ及びＶｔｅ分布範囲とブランクワードのＶｔｅ分布範囲との間にある、所定の電圧値とされ得る。代替の実施形態では、Ｗｖは、プログラム可能であって、上述した様々な要因に基づいて更新されてもよい。比較の結果に基づいて、ΔがＷｖより大きい場合、選択されたワードは、Ｖｔの比較的広い広がりを有すると考えられ、非ブランク（プログラム済み）と判定又は検証され得る。実データビットがメモリセルに格納されていると考えられるので、選択されたワードは読み込み動作可能である。一実施形態では、読み込み動作は、差異感知に基づくものであってもよい。ΔがＷｖより小さい場合、選択されたワードはブランク（消去済み）であると判定される。一実施形態では、実データビットがブランクの選択されたワードに書き込まれるプログラム動作が実施され得る。代替の実施形態では、選択されたワードのバイナリ状態は、Δ及びＷｖの大きさの直接的な比較によって判定されなくてもよく、他の比較アルゴリズムが採用されてもよい。
【００５７】
図８は、記憶装置の選択されたワード又はセクタに対してブランクチェックを実行する方法８００の工程の他の実施形態の代表的なフローチャートである。方法８００は、選択されたワード／セクタのセル電流に基づくことを除いて、図７に記載された方式７００と同様である。一実施形態では、システムは、メモリトランジスタのメモリゲートに所定のゲート電圧が印加されたときに、各々のメモリセルによって導通される電流（Ｉ）を検出し得る。他の実施形態では、Ｉは、当技術分野で公知であり、実施されている他の方法によって判定されてもよい。ステップ８０４において、全てのメモリセルのＩが最小値から最大値までランク付けされる。ステップ８０６において、Ｉの下側値（ＬＶ）及び上側値（ＵＶ）が生成される。一実施形態では、Ｖｔの特定の割合（Ｘ％）又は数（Ｙ）は、全てのメモリセルのＸ％又はＹ個のＩがＬＶより小さくなるように、予め設定される。同様に、一実施形態では、全てのメモリセルのＸ％又はＹ個のＩがＵＶより大きくてもよい。代替の実施形態では、ＬＶ及びＵＶを生成するためのＩの所定の割合又は数が異なってもよい。他の実施形態では、低い開始セル電流からバイナリサーチを実行し、そのＩより小さいのメモリセルを見つけ、Ｘ％又はＹ個のセルがチェック済みＩより小さいことがわかるまでバイナリサーチ方式で反復することによって、チェック済みＩをＬＶとして、ＬＶが生成されてもよい。同様に、ＵＶは、高い開始Ｉでサーチを開始することによって見出され、バイナリサーチは、所定のチェック済みＩにおいて、そのＩを超えるセルがＸ％又はＹ個となるまで実行される。一実施形態では、各々のメモリセルのセル電流の正確な大きさが判定されなくてもよく、ＬＶ及びＵＶが異なるメモリセルのＩを比較することによって生成されてもよい。
【００５８】
続いて、ステップ８０７において、ＬＶは、所定のプログラム済みセル電流パラメータ（Ｃｉ）と比較される。一実施形態では、Ｃｉは、プログラム済みセル電流（Ｉｐ）の低い範囲内で選択されてもよい。ＬＶがＣｉより小さい場合、十分な数のセルが低いＩを有しており、これは、選択されたワードが非ブランク（プログラム済み）であることを示し得る。ＬＶがＣｉより大きい場合、結果は決定的ではなく、方法８００はステップ８０８に進み得る。ステップ８０８では、ＵＶとＬＶとの差、すなわちΔ＝ＵＶ−ＬＶを計算することによって、Ｉ範囲が生成される。ステップ８１０において、Δはセル電流閾値（Ｗｉ）と比較される。前述のように、Ｗｉは、非ブランクワードＩｐ及びＩｅ分布範囲とブランクワードＩｅ分布範囲との間にある所定の電流値とされ得る。代替の実施形態では、Ｗｉは、プログラム可能であってもよい。比較の結果に基づいて、ΔがＷｉより大きい場合、選択されたワードは、Ｉの比較的広い広がりを有すると考えられ、非ブランク（プログラム済み）と判定され得る。実データビットがメモリセルに格納されていると考えられるので、選択されたワードは読み込み可能である。一実施形態では、読み込み動作は、差異感知に基づくものであってもよい。ΔがＷｉより小さい場合、選択されたワードはブランク（消去済み）であると判定される。一実施形態では、実データビットがブランクの選択されたワードに書き込まれるプログラム動作が実施され得る。代替の実施形態では、選択されたワードのバイナリ状態は、Δ及びＷｉの大きさの直接的な比較によって判定されなくてもよく、他の比較アルゴリズムが採用されてもよい。
【００５９】
図９は、本開示の一実施形態に係る記憶装置又はシステムの代表的な概略ブロック図である。記憶装置９００は、スプリットゲート構成、２Ｔ又は１Ｔ構成を有する、フラッシュメモリアレイ、ＥＥＰＲＯＭなどのメモリアレイ９０２を含む。メモリアレイ９０２は、本出願で説明され、当技術分野で知られている、複数のＮＶＭセル及び周辺回路を含み得る。一実施形態では、メモリアレイ９０２はセクタに編成されてもよく、各々のセクタは複数のワードを含んでもよい。各々のワードは、それぞれがターゲットセル（真ビット）及びツインセル（相補ビット）を有し、差異プログラム及び感知のために構成された、１つ又は複数の相補セルを含み得る。一実施形態では、読み込み動作のためにＮビットワード（Ｎ個のターゲットセル及びＮ個のツインセル）が選択されると、各々のターゲット及びツインセル９０４−１〜９０４−２Ｎの閾値電圧Ｖｔ−１〜Ｖｔ−２ｎ及び／又はセル電流Ｉ−１〜Ｉ−２ｎが検出され、その結果が処理要素（processing element）９０６に結合されてもよい。一実施形態では、Ｖｔ又はＩの検出は、処理要素９０６によって実行されてもよい。様々な実施形態では、処理要素９０６は、マイクロプロセッサ、ステートマシン、システムオンチップ、コントローラ、又はそれらの組合せであってもよい。一実施形態では、処理要素９０６は、次に、図７及び図８に開示された前述の方法、及びそれらの対応する説明に従って、Ｖｔ及び／又はＩの下側値（ＬＶ）及び上側値（ＵＶ）を生成し得る。その後、処理要素９０６は、選択されたＮビットワードのＶｔ範囲又はＩ範囲を生成し得る。一実施形態では、処理要素９０６は、次に、Ｖｔ範囲及び／又はＩ範囲と閾値範囲との比較に基づいて、選択されたＮビットワードのバイナリ状態を示す第１ブランク状態インジケータを生成し得る。前述のように、閾値範囲は、選択されたアルゴリズムに応じて、電圧値又は電流値であってもよく、予め設定されてもよく、或いはプログラム可能であってもよい。第１ブランク状態インジケータは、選択されたＮビットワードがブランク（消去済み状態）であるか、非ブランク（プログラム済み状態）であるかを検証し得る。一実施形態では、セル電流アルゴリズムが採用される場合、処理要素９０６は、図８に最もよく示されるように、セル電流のＬＶとセル電流パラメータとの比較に基づいて、第２ブランク状態インジケータを生成し得る。第２ブランク状態インジケータは、選択されたＮビットワードが非ブランク状態であるか否かを検証し得る。
【００６０】
図９を参照すると、記憶装置９００は、複数のマルチプレクサ９１０−１〜９１０−Ｎを有してもよく、各々のマルチプレクサは、少なくとも２つの入力を有してもよい。一実施形態では、１つの相補セルの差異感知結果が１つのマルチプレクサへの入力であり、例えば、ＳＡ１の結果がマルチプレクサ９１０−１の１つの入力に結合される。消去済みバイナリ状態値「１」は、マルチプレクサ９１０−１〜９１０−Ｎの他の入力に結合される。図９に最も良く示されるように、処理要素９０６の第１及び第２ブランク状態インジケータは、制御信号としてマルチプレクサ９１０−１〜９１０−Ｎの各々に結合される。選択されたＮビットワードがブランクであることを第１ブランク状態インジケータが検証するとき、マルチプレクサ９１０−１〜９１０−Ｎは、ＳＡ１〜ＳＮｎからの差異感知入力を無視して、選択されたＮビットワード内の全てのセルが消去済み状態（「１」）にあることを示す、消去済みバイナリ状態値をそれらの出力として出力することができる。選択されたＮビットワードが非ブランクであることを第１ブランク状態インジケータが検証するとき、マルチプレクサ９１０−１〜９１０−Ｎは、ＳＡ１〜ＳＡｎの差異感知結果（「書き込まれたデータビットに応じて「０」又は「１」）をそれらの出力として出力することができる。一実施形態では、セル電流アルゴリズムが採用される場合、マルチプレクサ９１０−１〜９１０−Ｎは、選択されたＮビットワードが非ブランクであることを処理要素９０６からの第２ブランク状態インジケータが検証するとき、ＳＡ１〜ＳＡｎの差異感知結果をそれらの出力として出力することができる。しかしながら、第２ブランク状態インジケータが決定的でない場合、マルチプレクサ９１０−１〜９１０−Ｎは、第１ブランク状態インジケータに依拠して、それらのデータ出力１〜Ｎを選択することができる。本明細書で開示されるブランクチェックアルゴリズムは、異なる構成及び構造の記憶装置又はシステムで実行され得ることは理解されよう。図９に開示された実施形態は、例示の目的のためであり、限定を目的とするものではない。
【００６１】
主題の実施形態は、本明細書で説明される様々な動作を含む。これらの動作は、ハードウェアコンポーネント、ソフトウェア、ファームウェア、又はそれらの組み合わせによって実行され得る。
【００６２】
本開示は特定の例示的な実施形態を参照して説明されているが、本開示のより広い精神及び範囲から逸脱することなく、これらの実施形態に対して様々な修正及び変更を行い得ることは明らかであろう。したがって、明細書及び図面は、限定の目的ではなく、例示の目的であるものと見なされるべきである。
【００６３】
本開示の要約は、読者が本技術開示の１つ又は複数の実施形態の性質を迅速に確認することを可能にする要約を要求する、３７Ｃ．Ｆ．Ｒ．第１．７２（ｂ）に準拠するように提供される。要約は、特許請求の範囲を解釈又は限定するために使用されないことを理解されたい。更に、前述の詳細な説明では、開示を合理化する目的で、様々な特徴が単一の実施形態にまとめられていることが分かる。この開示方法は、特許請求される実施形態が各々の請求項に明示的に記載されるよりも多くの特徴を必要とするという意図を反映するものとして解釈されるべきではない。むしろ、請求項に示すように、発明の主題は、単一の開示実施形態の全ての特徴より少ない特徴にある。したがって、以下の特許請求の範囲は詳細な説明に組込まれ、各々の請求項は、別々の実施形態として独自に成立する。
【００６４】
一実施形態又はある実施形態への言及は、実施形態に関連付けて記載された特定の特徴、構造、又は特性が回路又は方法の少なくとも１つの実施形態に含まれることを意味する。本明細書の様々な箇所におけるフレーズ「一実施形態」の出現は、必ずしも全てが同一の実施形態を指すわけではない。
【００６５】
前述した明細書では、特定の例示的な実施形態を参照して、主題が説明されてきた。しかしながら、添付の請求項に記載された主題のより広い精神及び範囲から逸脱することなく、様々な修正及び変更が行われ得ることは明らかであろう。したがって、本明細書及び図面は、限定的な意味ではなく、例示的な意味で見なされるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６−１】
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【図６−２】
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【図７】
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【図８】
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【図９】
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【国際調査報告】
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