(57)【要約】  ゲート仕事関数シリサイドのコンフォーマル層を備えるトランジスタの機能を提供するための技術およびメカニズム。実施形態において、トランジスタは、チャネル領域と、チャネル領域に沿って延在し、チャネル領域に隣接するゲート誘電体とを備える。ゲート誘電体もトランジスタの層構造に隣接し、層構造はシリサイドを有する。シリサイドは、シリコンおよび成分Ｄを含む。成分Ｄは、ＩＩＩａ族、ＩＶａ族またはＶａ族のうちの１つからのものである非金属元素を含む。別の実施形態において、シリサイドは、成分Ｍをさらに含む。成分Ｍは、ＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族のうちの１つからのものである遷移金属元素を含み、および／または、ＩＩＩａ族、ＩＶａ族またはＶａ族のうちの１つからのものである金属元素を含む。
2021518050.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタ構造を備え、
前記トランジスタ構造は、
半導体を含むチャネル領域と、
誘電体材料を含む、前記チャネル領域の側面に沿った第１の層と、
シリサイドを含む、前記第１の層の側面に沿った第２の層であって、前記第２の層は、湾曲したまたは傾斜した面に対して実質的にコンフォーマルであり、前記第２の層の平均最小厚さは、２０ナノメートル（ｎｍ）と等しいかまたはそれよりも小さく、前記湾曲したまたは傾斜した面の高さに沿った前記第２の層のスパンは、前記第２の層の前記平均最小厚さの３倍と等しい距離よりも大きいかまたはそれと等しい、第２の層と
を有する、
集積回路デバイス（ＩＣデバイス）。
【請求項２】
前記シリサイドは、
シリコンと、
各々がＩＩＩａ族、ＩＶａ族またはＶａ族のうちのそれぞれからのものである１または複数の元素と、
少なくとも２つの金属であって、前記少なくとも２つの金属のうちの１番目は、ＩＩＩａ族、ＩＶａ族、Ｖａ族、ＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族からのものである、少なくとも２つの金属と
を含む、
請求項１に記載のＩＣデバイス。
【請求項３】
前記少なくとも２つの金属は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ハフニウム（Ｈｆ）、インジウム（Ｉｎ）、ニオビウム（Ｎｂ）、オスミウム（Ｏｓ）、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、イットリウム（Ｙ）またはジルコニウム（Ｚｒ）を含む、請求項２に記載のＩＣデバイス。
【請求項４】
前記少なくとも２つの金属のうちの２番目は、ＩＩＩａ族、ＩＶａ族、Ｖａ族、ＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族からのものである、請求項２に記載のＩＣデバイス。
【請求項５】
前記シリサイドは、シリコンおよび成分Ｍを含み、前記成分Ｍは、
各々がＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族のうちのそれぞれからのものである１または複数の遷移金属元素、または、
各々がＩＩＩａ族、ＩＶａ族またはＶａ族のうちのそれぞれからのものである１または複数の金属元素
を含む、
請求項１に記載のＩＣデバイス。
【請求項６】
前記成分Ｍは、各々が異なるそれぞれの金属タイプである金属Ｍ１および金属Ｍ２を含む、請求項５に記載のＩＣデバイス。
【請求項７】
前記成分Ｍは、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）またはタングステン（Ｗ）を含む、請求項５に記載のＩＣデバイス。
【請求項８】
前記ＩＣデバイスは、フィン構造を備え、前記フィン構造は、前記トランジスタ構造のソース領域と前記トランジスタ構造のドレイン領域との間を前記フィン構造の長さに沿って延在する前記チャネル領域を有し、前記第２の層の外周部は、前記フィン構造の前記長さと平行に延在する縁部構造を形成する、請求項１、２および５のいずれか一項に記載のＩＣデバイス。
【請求項９】
半導体を含むチャネル領域を形成する段階と、
誘電体材料を含む第１の層を前記チャネル領域よりも上に堆積させる段階と、
シリサイドを含む第２の層を前記第１の層上に形成する段階であって、前記第２の層は、湾曲したまたは傾斜した面に対して実質的にコンフォーマルであり、前記第２の層の平均最小厚さは、２０ナノメートル（ｎｍ）と等しいかまたはそれよりも小さく、前記湾曲したまたは傾斜した面の高さに沿った前記第２の層のスパンは、前記第２の層の前記平均最小厚さの３倍と等しい距離よりも大きいかまたはそれと等しい、段階と
を備える、トランジスタ構造を製造する方法。
【請求項１０】
前記第２の層を形成する段階は、
第１の材料を前記第１の層上に堆積させる段階と、
前記第１の材料を堆積させた後に、第２の材料を前記第１の材料の部分上に堆積させる段階と、
前記第１の材料の前記部分を前記第２の材料の部分と反応させて、前記シリサイドを形成する段階と
を有する、
請求項９に記載の方法。
【請求項１１】
前記第２の層を形成する段階は、前記第２の材料を堆積させる段階の前に、前記第１の材料の別の部分をエッチング除去する段階を有する、請求項１０に記載の方法。
【請求項１２】
前記第１の材料および前記第２の材料のうちの一方は、１または複数の金属元素を含む成分Ｍを含み、前記第１の材料および前記第２の材料のうちのうちの他方は、シリコンおよび成分Ｄの両方を含み、前記成分Ｄは、各々がＩＩＩａ族、ＩＶａ族またはＶａ族のうちのそれぞれからのものである１または複数の元素を含む、請求項１０に記載の方法。
【請求項１３】
前記シリサイドは、
シリコンと、
各々がＩＩＩａ族、ＩＶａ族またはＶａ族のうちのそれぞれからのものである１または複数の元素と、
少なくとも２つの金属であって、前記少なくとも２つの金属のうちの１番目は、ＩＩＩａ族、ＩＶａ族、Ｖａ族、ＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族からのものである、少なくとも２つの金属と
を含む、
請求項９に記載の方法。
【請求項１４】
前記少なくとも２つの金属は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ハフニウム（Ｈｆ）、インジウム（Ｉｎ）、ニオビウム（Ｎｂ）、オスミウム（Ｏｓ）、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、イットリウム（Ｙ）またはジルコニウム（Ｚｒ）を含む、請求項１３に記載の方法。
【請求項１５】
前記少なくとも２つの金属のうちの２番目は、ＩＩＩａ族、ＩＶａ族、Ｖａ族、ＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族からのものである、請求項１３に記載の方法。
【請求項１６】
前記シリサイドは、シリコンおよび成分Ｄを含み、前記成分Ｄは、各々がＩＩＩａ族、ＩＶａ族またはＶａ族のうちのそれぞれからのものである１または複数の元素を含む、請求項９に記載の方法。
【請求項１７】
前記シリサイドは、成分Ｍをさらに含み、前記成分Ｍは、
各々がＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族のうちのそれぞれからのものである１または複数の遷移金属元素、または、
各々がＩＩＩａ族、ＩＶａ族またはＶａ族のうちのそれぞれからのものである１または複数の金属元素
を含む、
請求項１６に記載の方法。
【請求項１８】
前記シリサイドは、シリコンおよび成分Ｍを含み、前記成分Ｍは、
各々がＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族のうちのそれぞれからのものである１または複数の遷移金属元素、または、
各々がＩＩＩａ族、ＩＶａ族またはＶａ族のうちのそれぞれからのものである１または複数の金属元素
を含む、
請求項９に記載の方法。
【請求項１９】
前記成分Ｍは、各々が異なるそれぞれの金属タイプである金属Ｍ１および金属Ｍ２を含む、請求項１８に記載の方法。
【請求項２０】
前記チャネル領域を形成する段階は、フィン構造を形成する段階を有し、前記チャネル領域は、前記トランジスタ構造のソース領域と前記トランジスタ構造のドレイン領域との間を前記フィン構造の長さに沿って延在し、前記第２の層を形成する段階の後に、前記第２の層の外周部は、前記フィン構造の前記長さと平行に延在する縁部構造を形成する、請求項９、１０、１３、１６および１８のいずれか一項に記載の方法。
【請求項２１】
集積回路デバイス（ＩＣデバイス）と、
前記ＩＣデバイスに結合され、信号に基づいて画像を表示するディスプレイデバイスと
を備え、
前記ＩＣデバイスは、
トランジスタ構造を有し、
前記トランジスタ構造は、
半導体を含むチャネル領域と、
誘電体材料を含む、前記チャネル領域の側面に沿った第１の層と、
シリサイドを含む、前記第１の層の側面に沿った第２の層であって、前記第２の層は、湾曲したまたは傾斜した面に対して実質的にコンフォーマルであり、前記第２の層の平均最小厚さは、２０ナノメートル（ｎｍ）と等しいかまたはそれよりも小さく、前記湾曲したまたは傾斜した面の高さに沿った前記第２の層のスパンは、前記第２の層の前記平均最小厚さの３倍と等しい距離よりも大きいかまたはそれと等しい、第２の層と
を含む、
システム。
【請求項２２】
前記シリサイドは、
シリコンと、
各々がＩＩＩａ族、ＩＶａ族またはＶａ族のうちのそれぞれからのものである１または複数の元素と、
少なくとも２つの金属であって、前記少なくとも２つの金属のうちの１番目は、ＩＩＩａ族、ＩＶａ族、Ｖａ族、ＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族からのものである、少なくとも２つの金属と
を含む、
請求項２１に記載のシステム。
【請求項２３】
前記少なくとも２つの金属は、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ハフニウム（Ｈｆ）、インジウム（Ｉｎ）、ニオビウム（Ｎｂ）、オスミウム（Ｏｓ）、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、イットリウム（Ｙ）またはジルコニウム（Ｚｒ）を含む、請求項２２に記載のシステム。
【請求項２４】
前記シリサイドは、シリコンおよび成分Ｍを含み、前記成分Ｍは、
各々がＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族のうちのそれぞれからのものである１または複数の遷移金属元素、または、
各々がＩＩＩａ族、ＩＶａ族またはＶａ族のうちのそれぞれからのものである１または複数の金属元素
を含む、
請求項２１に記載のシステム。
【請求項２５】
前記成分Ｍは、各々が異なるそれぞれの金属タイプである金属Ｍ１および金属Ｍ２を含む、請求項２４に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は概して、半導体技術に関し、排他的にではないがより具体的には、トランジスタのシリサイド構造に関する。
【背景技術】
【０００２】
半導体処理において、トランジスタは典型的には、半導体ウェハ上に形成される。ＣＭＯＳ（相補型金属酸化物半導体）技術において、トランジスタは通常、ＮＭＯＳ（負チャネル金属酸化物半導体）トランジスタまたはＰＭＯＳ（正チャネル金属酸化物半導体）トランジスタという２つの種類のうちの一方に属する。トランジスタおよび他のデバイスが相互接続されることで、多数の有用な機能を実行する集積回路（ＩＣ）が形成され得る。
【０００３】
そのようなＩＣのオペレーションは、少なくとも部分的にトランジスタの性能に依存し、結果として、処理のバリエーションの影響を受けやすくなる。そのような処理のバリエーションは、閾値電圧、抵抗率および／または他の性能特性に関する厳格な要件の順守に影響を及ぼし得る次世代半導体製造技術のさらなるスケーリングをより一層制約するものと予想されている。
【０００４】
ＦｉｎＦＥＴは、半導体材料の薄いストリップの周りに構築されたトランジスタ（概して、フィンと称される）である。このトランジスタは、ゲートと、ゲート誘電体と、ソース領域と、ドレイン領域とを含む標準電界効果トランジスタ（ＦＥＴ）ノードを含む。そのようなデバイスの導電性チャネルは、ゲート誘電体の下にあるフィンの外側面上に存在する。具体的には、フィンの両方の側壁（基板表面に垂直な側面）に沿って／の内部に、かつ、フィンの上部（基板表面に平行な側面）に沿って電流が流れる。そのような構成の導電性チャネルは本質的に、フィンのこれら３つの異なる外側プレーナ領域に沿って存在しているので、そのようなＦｉｎＦＥＴ設計は、トライゲートＦｉｎＦＥＴと称されることがある。導電性チャネルが主に（フィンの上部に沿ってではなく）フィンの２つの側壁のみに沿って存在する、いわゆるダブルゲートＦｉｎＦＥＴなど、他の種類のＦｉｎＦＥＴ構成も利用可能である。そのようなフィンベースのトランジスタの製造に関連する複数の重大な課題が存在する。
【図面の簡単な説明】
【０００５】
本発明の様々な実施形態は、添付図面の図において、例として示されており、限定としてのものではない。
【０００６】
【図１】実施形態によるシリサイドゲート構造を含むトランジスタ構造の要素を示す様々な図を示す。
【０００７】
【図２】実施形態によるトランジスタ構造の機能を提供するための方法の要素を示すフロー図である。
【０００８】
【図３Ａ】実施形態によるトランジスタ構造に仕事関数特性を提供するための処理のそれぞれのステージにおける構造を各々が示す様々な図を示す。
【図３Ｂ】実施形態によるトランジスタ構造に仕事関数特性を提供するための処理のそれぞれのステージにおける構造を各々が示す様々な図を示す。
【図３Ｃ】実施形態によるトランジスタ構造に仕事関数特性を提供するための処理のそれぞれのステージにおける構造を各々が示す様々な図を示す。
【図３Ｄ】実施形態によるトランジスタ構造に仕事関数特性を提供するための処理のそれぞれのステージにおける構造を各々が示す様々な図を示す。
【０００９】
【図４】実施形態によるトランジスタ構造を介して結合された回路の要素を示す様々な斜視を示す。
【００１０】
【図５】実施形態によるシリサイド構造を含む集積回路デバイスの断面図である。
【００１１】
【図６】一実施形態によるコンピューティングデバイスを示す機能ブロック図である。
【００１２】
【図７】一実施形態による例示的なコンピュータシステムを示す機能ブロック図である。
【発明を実施するための形態】
【００１３】
本明細書において議論する実施形態は、１または複数の仕事関数特性に寄与するシリサイド構造をトランジスタ構造（簡潔さのために、本明細書において単に「トランジスタ」とも称される）が含む技術およびメカニズムを様々に提供する。例えば、トランジスタは、ドープソース領域とドープドレイン領域との間に配置されたチャネル領域と、チャネル領域の側面の少なくとも一部分に沿って延在し、当該少なくとも一部分に隣接するゲート誘電体構造とを含み得る。ゲート誘電体構造は、チャネル領域をトランジスタの１または複数のゲート構造から絶縁するための誘電体材料を含む層を含み得る。そのような実施形態において、１または複数のゲート構造は、シリサイドを含む第２の層を含み得る。この第２の層の少なくとも一部分が、ゲート誘電体構造の少なくとも一部分に隣接し得ると共に、実質的に合致し得る。例えば、第２の層およびチャネル領域は、ゲート誘電体構造の対向する側面上にある。
【００１４】
トランジスタの所望のバンドギャップおよび／または他の性能特性を少なくとも部分的に促進するために、現在、様々な金属（ゲート仕事関数金属と称される）が用いられている。例えば様々なチタン−アルミニウム−カーバイド（ＴｉＡｌＣ）複合金属が、そのようなゲート仕事関数金属として用いられる。これらのゲート仕事関数金属の多くは、少なくともスケーリングがより小さい、および／または電力効率がより高い次世代技術における使用のためにはいく分高い閾値電圧（Ｖｔｈ）をもたらす傾向がある。例えば、ＴｉＡｌＣ金属の薄膜の厚さが数ナノメートル（ｎｍ）を下回っている場合、閾値電圧が、許容不可能な程度高くなり得る。様々なゲート仕事関数金属に関連する他の問題は、後のより高い温度での製造処理に起因する劣化、膜の厚さが減少したことによる伝導特性の低下、（例えば、所与の薄膜にわたる、および／または異なる薄膜間での）金属組成に対する感度の不均一性を含む。結果として、いくつかの一般的なゲート仕事関数金属は、様々な現在または次代のｓｕｂ−１０ｎｍ技術における使用が実現不可能である。
【００１５】
いくつかの実施形態は、従来のゲート仕事関数金属（金属化合物を含む）と比較して、例えば、シリサイド薄膜の厚さが数ナノメートルを下回っている場合でも、様々なシリサイド化合物により下限閾値電圧が可能になるということを発明者が実現していることに基づく。さらに、これらのシリサイド化合物は、後の製造処理中に起きることが多い大きな熱的変化についての耐性を相対的により多く有し得る。さらになお、様々な実施形態におけるシリサイド化合物は、相対的に高い導電性および低いＲＣ遅延を追加的または代替的に提供し得る。
【００１６】
第１の層と、第２の層と、フィン構造とを備える、ＦｉｎＦＥＴデバイスなどのトランジスタであって、第１の層は第２の層とフィン構造との間に配置され、第１の層と第２の層とは誘電体材料とシリサイドとをそれぞれ有する、トランジスタに関連して、様々な実施形態の特定の特徴を本明細書において説明する。Ｎ型金属酸化物（ＮＭＯＳ）トランジスタの構造をより具体的に参照して、いくつかの実施形態を本明細書において説明する。しかしながら、そのような説明は、チャネル領域、および、チャネル領域とシリサイドを含むゲート仕事関数層との間に（例えば、それらの各々に隣接して）配置されたゲート誘電体構造を含む様々な他のトランジスタのいずれにも追加的または代替的に関連するよう拡張され得る。
【００１７】
本明細書において説明する技術は、１または複数の電子デバイスにおいて実装され得る。本明細書において説明する技術を利用し得る電子デバイスの非限定的な例は、例えば、カメラ、携帯電話、コンピュータ端末、デスクトップコンピュータ、電子リーダ、ファクシミリ機、キオスク、ラップトップコンピュータ、ネットブックコンピュータ、ノートブックコンピュータ、インターネットデバイス、決済端末、パーソナルデジタルアシスタント、メディアプレーヤおよび／またはレコーダ、サーバ（例えば、ブレードサーバ、ラックマウントサーバ、それらの組み合わせ等）、セットトップボックス、スマートフォン、タブレットパーソナルコンピュータ、ウルトラモバイルパーソナルコンピュータ、有線電話、それらの組み合わせ等、任意の種類のモバイルデバイスおよび／または据え置き型デバイスを含む。より一般的には、本明細書において説明する技術は、仕事関数シリサイド構造を有するトランジスタを備える集積回路を含む様々な電子デバイスのいずれにおいても使用され得る。
【００１８】
図１は、実施形態によるトランジスタの閾値電圧、導電性および／または他の性能特性を促進するためのシリサイド構造を含む集積回路（ＩＣ）デバイス１００のいくつかのフィーチャを斜視で示す。図１は、示されているｘｙｚ座標系のｙ−ｚ面およびｘ−ｚ面（のそれぞれ）における、ＩＣデバイス１００の側断面視１０２、１０４も示す。
【００１９】
ＩＣデバイス１００は、トランジスタ（例えば、ＮＭＯＳトランジスタ）がチャネル領域の対向するそれぞれの側面上のドープソース領域およびドープドレイン領域を含む実施形態の一例である。ゲート誘電体が、チャネル領域の表面部分よりも上に延在し得る。シリサイドを含む別の層が、ゲート誘電体の少なくとも一部分に沿って延在する。そのようなトランジスタは、フィン構造のドープソースまたはドレイン領域を含み得る。例えば、ゲート誘電体と、シリサイドと、ゲート電極とを含む当該構造は、フィン構造よりも上に延在する。フィン構造は、例えば、ＮＭＯＳトランジスタに対する引張応力の付加を促進し得る第２の半導体本体（本明細書において、「バッファ層」と称される）上に配置された第１の半導体本体により形成され得る。いくつかの実施形態において、フィン構造の材料は、バッファ層の少なくとも頂部のものと同じであり、少なくとも当該頂部と連続している。他の実施形態において、チャネル構造は、あらゆるフィンタイプのトランジスタ以外のプレーナトランジスタのものである。
【００２０】
示される例示的な実施形態において、ＩＣデバイス１００は、側面１１２を有するバッファ層１１０を含む。バッファ層１１０は、例えば、異なるバルク半導体基板（示される例示的なシリコン基板１１６など）上で成長し得る１または複数のエピタキシャル単結晶半導体層（例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、ガリウムヒ素、リン化インジウム、インジウムガリウムヒ素、アルミニウムガリウムヒ素等）を含み得る。
【００２１】
いくつかの実施形態がこれに関して限定されないが、バッファ層１１０は、例えば異なる格子定数を有する様々なエピタキシャルに成長した半導体サブ層を含み得る。そのような半導体サブ層は、示されるｘｙｚ座標系のｚ軸に沿って格子定数のグレードを決めるように機能し得る。例えば、ＳｉＧｅバッファ層１１０のゲルマニウム濃度は、最も下のバッファ層における３０％ゲルマニウムから、最も上のバッファ層における７０％ゲルマニウムまで上がり得る。これにより、格子定数が徐々に上がる。
【００２２】
ＩＣデバイス１００は、フィン構造（示される例示的なフィン構造１２０など）を形成する第１の半導体本体をバッファ層１１０上にさらに含み得る。例えば、第１の半導体本体は部分的に、限定されるものではないが、Ｓｉ、Ｇｅ、ＧｅＳｎ、ＳｉＧｅ、ＧａＡｓ、ＩｎＳｂ、ＧａＰ、ＧａＳｂ、ＩｎＡｌＡｓ、ＩｎＧａＡｓ、ＧａＳｂＰ、ＧａＡｓＳｂ、ＧａＮ、ＧａＰおよびＩｎＰなどである、エピタキシャルに成長した単結晶半導体から形成され得る。フィン構造１２０は、いくつかの実施形態において、側面１１２に対して延在し得る。他の実施形態において、第１の半導体本体は、下にあるサブ層部分をさらに含み得て、当該サブ層部分からフィン構造１２０が延在する（例えば、下にあるサブ層部分は、側面１１２とフィン構造１２０との間に配置され、それらの各々と隣接する）。
【００２３】
本明細書において用いられるように、「ソースまたはドレイン領域」（あるいは代替的に「ソース／ドレイン領域」）は、トランジスタのソースまたはトランジスタのドレインのうちの一方として機能するように構成された構造を指す。フィン構造１２０のドープ部分は、ＮＭＯＳトランジスタのソースおよびＮＭＯＳトランジスタのドレイン（示される例示的なソース／ドレイン領域１２４、１２６など）を提供し得る。ＮＭＯＳトランジスタのチャネル領域１２８が、ソース／ドレイン領域１２４、１２６の間に配置され得る。ゲート誘電体１３０が少なくとも部分的にフィン構造１２０の１または複数の側面に沿って延在し、当該側面に隣接する。示される例示的な実施形態において、ゲート誘電体１３０は、フィン構造１２０の頂面１２２よりも上に延在する、誘電体材料の層を含む。誘電体材料のそのような層はさらに、フィン構造１２０の２つの対向する垂直な側壁のいずれかまたは両方に沿って延在し得る。例えば、ゲート誘電体１３０は、側面１１２に対して延在する。
【００２４】
トランジスタゲートの仕事関数特性を提供するために、ＩＣデバイス１００は、少なくとも部分的にゲート誘電体１３０の部分に沿って延在する、シリサイドを有する層１４０をさらに備え得る。チャネル領域１２８は、例えば、従来のＮＭＯＳ（または他の）トランジスタ設計から適合された様々な半導体材料のいずれかを含み得る。そのような半導体材料のいくつかの例は、限定されるものではないが、シリコン（Ｓｉ）と、ゲルマニウム（Ｇｅ）と、シリコン−ゲルマニウム（ＳｉＧｅ）と、例えば様々なＩｎＡｓ材料、ＩｎＧａＡｓ材料、ＧａＡｓ材料、ＩｎＰ材料等である様々な適切なＩＩＩ−Ｖ半導体材料のいずれかとを含む。いくつかの実施形態による層１４０に含まれる特定のシリサイドは、チャネル領域１２８の特定の半導体材料でのオペレーションに適応し得る。例えば、当該シリサイドにより提供される仕事関数によって、所望の閾値電圧が、チャネル領域１２８の半導体材料で促進される。そのようなチャネル材料とシリサイドとの特定の組み合わせは、実装固有の詳細に依存し得ると共に、いくつかの実施形態に対する限定的なものにはなり得ない。
【００２５】
いくつかの実施形態において、層１４０は、例えばＭｘＳｉｙＤｚとして表され得るシリサイドを有する。シリサイドは、化学量論的割合ｘ、ｙおよびｚで、シリコン（Ｓｉ）、成分Ｄおよび別の成分Ｍを含む。ＭｘＳｉｙＤｚシリサイド調合物は、有利なことに、シリコンチャネルを有するＮＭＯＳトランジスタの実施形態について低閾値電圧（Ｖｔ）を提供し得る。本明細書において用いられるように、シリサイドの組成に関連して、「成分」は、シリサイドの一部として、いくつかの形態で、既に含まれているか、または含まれることになる化合物の元素を指す。「ｘ」、「ｘ１」、「ｘ２」、「ｙ」および／または「ｚ」という符号は、所与のシリサイドの化学量論的割合を表すために、本明細書において様々に用いられることに留意されたい。しかしながら、本明細書において説明する１つのシリサイドに関するそのような符号の意味は、本明細書において説明する別のシリサイドに関するそのような符号の意味とは区別され、当該意味に対する限定とはなり得ない。
【００２６】
成分Ｄは、シリコンで化学的に固体を形成できる様々な元素または化合物のいずれかを含み得る。例示としてであって、限定ではないが、成分Ｄは、各々がＩＩＩａ族、ＩＶａ族、またはＶａ族のうちのそれぞれからのものである１または複数の元素を含み得る（例えば、当該１または複数の元素は、非金属元素である）。いくつかの実施形態において、第１の材料（例えば、ＳｉｙＤｚ）を形成するための堆積が、シラン、ジシラン、トリシラン、テトラシランおよびジクロロシランなど、１または複数のＳｉ前駆体を用いて実行される。成分Ｍは、シリコンと成分Ｄとを含む材料（例えば、ＳｉｙＤｚ）で化学的に固体を形成できる様々な金属元素を含み得る。例示としてであって、限定ではないが、成分Ｍは、各々がＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族のうちのそれぞれからのものである１または複数の遷移金属元素を含み得る。代替的にまたは追加的に、成分Ｍは、各々がＩＩＩａ族、ＩＶａ族またはＶａ族のうちのそれぞれからのものである１または複数の金属元素を含み得る。いくつかの実施形態において、成分Ｍは、金属Ｍ１と、金属Ｍ１のものとは異なる金属タイプの別の金属Ｍ２との両方を含む化合物である。例えば、金属Ｍ１は、ＩＩＩａ族、ＩＶａ族、Ｖａ族、ＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族のうちの１つからの元素であり得る。例えば、金属Ｍ２は、ＩＩＩａ族、ＩＶａ族、Ｖａ族、ＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族もしくはＶＩＩＩｂ族のうちの別の１つからの（または、代替的に、それらのうちの同じ１つからの）異なる元素である。いくつかの実施形態において、（例えば、２つの異なる金属Ｍ１、Ｍ２の一方または各々を含む）成分Ｍの１または複数の金属は各々、Ａｌ、Ｇａ、Ｈｆ、Ｉｎ、Ｎｂ、Ｏｓ、Ｒｕ、Ｔａ、Ｔｉ、Ｗ、ＹまたはＺｒのうちのそれぞれであり得る。例えば、成分Ｄは、Ｇａ、Ｇｅ、Ｎ、ＰまたはＳｂのうちの１つを含む。他の実施形態において、成分Ｄは、いかなる金属元素も含まない。シリコンと、成分Ｍと、成分Ｄとを含むゲート仕事関数シリサイドのいくつかの特定の例は、ＴａｘＳｉｙＰｚ、ＴｉｘＳｉｙＧｅｚ、Ｔａｘ１Ａｌｘ２Ｓｉｙ、Ｔａｘ１Ｔｉｘ２Ｓｉｙ、Ｈｆｘ１Ｇａｘ２ＳｉｙＳｂｚ、Ｔｉｘ１Ａｌｘ２ＳｉｙＧｅｚまたはＷｘ１Ｙｘ２ＳｉｙＡｓｚである。他の実施形態において、ゲート仕事関数シリサイドは、シリコンおよび成分Ｍを含むが、例えばアルミニウム（Ａｌ）ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）またはタングステン（Ｗ）などのいかなる成分Ｄも含まない。例えば、そのようなシリサイドは、ＡｌｘＳｉｙ、ＨｆｘＳｉｙ、ＴａｘＳｉｙ、ＴｉｘＳｉｙまたはＷｘＳｉｙを含み得る。
【００２７】
層１４０のシリサイドは、湾曲したまたは傾斜した面に実質的に合致し得る。当該面よりも上に層１４０が延在（および例えば隣接）する。本明細書において用いられるように、「実質的に合致」、「実質的にコンフォーマル」等は、層のコンフォマリティを様々に指す。層の少なくとも第１の部分が、表面の湾曲したおよび／または傾斜した部分よりも上に延在し、第１の部分は、最小厚さを有し、当該最小厚さからの、第１の部分の厚さのあらゆるバリエーションは、当該最小厚さの半分よりも小さい。例えば、当該厚さのあらゆるそのようなバリエーションは、最小厚さの４分の１（２５％）よりも小さくてよく、いくつかの実施形態では、最小厚さの５分の１（２０％）よりも小さくてよい。
【００２８】
シリサイド層（層１４０など）の最小厚さは、２０ｎｍと等しいかまたはそれよりも小さくてよい。例えば、最小厚さは、１０ｎｍと等しいかまたはそれよりも小さく、いくつかの実施形態では、７ｎｍと等しいかまたはそれよりも小さい。代替的にまたは追加的に、表面の湾曲したおよび／または傾斜した部分は、層の第１の部分の最小厚さの少なくとも３倍である距離（例えば、ｚ軸距離または「垂直」距離）に及び得る。そのようなコンフォマリティは、シリサイドを形成するためのオペレーションの結果であり得る。例えば、そのようなオペレーションは、本明細書において説明するセルフアライメント処理および／または二部式の堆積および反応処理を含む。示される例示的な実施形態において、層１４０は、ゲート誘電体１３０の表面１３２の少なくとも一部分に沿って延在する。例えば、層１４０は、側面１２２上のゲート誘電体１３０よりも上に配置され、また、層１４０は、（いくつかの実施形態では）フィン構造１２０の対向する側面上にある、ゲート誘電体１３０の垂直な側壁に沿って延在する。層１４０の頂面および層１４０の底面の両方が、層１４０が延在する表面１３２（またはいくつかの他の表面）の対応する湾曲または傾斜と同じ方向に湾曲または傾斜している限り、層１４０はコンフォーマルであり得る。表面１３２の特定の形状は、例示的なものに過ぎず、他の実施形態において、層１４０は、様々な１または複数の追加的または代替的な湾曲したおよび／または傾斜のいずれにも合致し得る。
【００２９】
トランジスタの１または複数の追加のゲート構造（例えば、示される例示的なゲート電極１５０を含む）は、チャネル領域１２８を含むフィン構造１２０の部分よりも上に延在し得る。例えば、ソース／ドレイン領域１２４、１２６は、ゲート電極１５０の横方向に対向する側面へ、また、いくつかの実施形態ではそれよりも下に、延在し得る。他の実施形態において、トランジスタのゲート構造は、例えば、層１４０上、かつ、ゲート電極１５０のものなどのゲート電極材料よりも下に積層される１または複数の他の仕事関数金属を追加的または代替的に含む。
【００３０】
ソース／ドレイン領域１２４、１２６ならびにチャネル領域１２８は、ＩＣデバイス１００のオペレーション中、例えば、ゲート電極１５０を用いて制御される電流などの電流を伝えるように構成され得る。例えば、ソース／ドレイン領域１２４、１２６は、フィン構造１２０と共に形成されるソース／ドレインウェル内に配置され得る。ソース／ドレイン領域１２４、１２６の一方または両方は、ＳｉＧｅ化合物を含み得る。例えば、フィン構造１２０の他の部分は、ＳｉＧｅ化合物とは異なる化合物を有する。ソース／ドレイン領域１２４、１２６は、リンまたはヒ素のうちの一方など、様々な適切なｎ型ドーパントのいずれかを含み得る。
【００３１】
バッファ層１１０の構造および／またはフィン構造１２０の構造は、絶縁構造１１４により、（例えば）ＩＣデバイス１００の他の回路構造から、少なくとも部分的に電気的に分離され得る。絶縁構造１１４は、二酸化シリコン、または例えば従来の分離技術から適合された様々な他の誘電体材料のいずれかを含み得る。絶縁構造１１４のサイズ、形状、数および相対的構成は、例示的なものに過ぎず、他の実施形態において、ＩＣデバイス１００は、様々な追加的または代替的な絶縁構造のいずれかを含み得る。
【００３２】
ゲート誘電体１３０は、ハフニウム酸化物などの高誘電体率のゲート誘電体を含み得る。様々な他の実施形態において、ゲート誘電体１３０は、ハフニウムシリコン酸化物、ランタン酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、酸化タンタル、酸化チタン、バリウムチタン酸化物、ストロンチウムチタン酸化物、バリウムストロンチウムチタン酸化物、イットリウム酸化物、酸化アルミニウム、鉛スカンジウムタンタル酸化物または鉛ニオブ酸亜鉛を含み得る。別の実施形態において、ゲート誘電体１３０は、二酸化シリコンを含む。
【００３３】
ゲート電極１５０は、任意の適切なゲート電極材料で形成され得る。実施形態において、ゲート電極１５０は、ドープ多結晶シリコンを含む。代替的にまたは追加的に、ゲート電極１５０は、タングステン、タンタル、チタンおよびそれらの窒化物などであるがこれらに限定されない金属材料を含み得る。ゲート電極１５０は、必ずしも単一の材料である必要はなく、多結晶シリコン／金属電極または金属／多結晶シリコン電極などであるがこれらに限定されない薄膜の複合スタックであり得ることが理解されよう。
【００３４】
トランジスタは、ゲート電極１５０のこれらの横方向に対向する側面のうちのそれぞれに沿って各々が延在する誘電体側壁スペーサ（不図示）をさらに含み得る。例えば、そのような側壁スペーサは、窒化シリコン、酸化シリコン、酸窒化シリコンまたはそれらの組み合わせを含む。そのような側壁スペーサのそれぞれの厚さにより、処理中に層１４０および／またはゲート電極１５０の分離が促進されて、ソース／ドレイン領域１２４、１２６が形成され得る。
【００３５】
いくつかの実施形態がこれに関して限定されないが、ＮＭＯＳトランジスタは、各々がソース／ドレイン領域１２４、１２６間にある複数の別個のチャネル領域を含み得る。例えば、これら複数のチャネル領域は、１または複数のナノワイヤ構造を含む。そのような１または複数のナノワイヤは、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＳｂ、ＧａＰ、ＧａＳｂ、ＩｎＡｌＡｓ、ＩｎＧａＡｓ、ＧａＳｂＰ、ＧａＡｓＳｂ、ＩｎＰおよびカーボンナノチューブなどであるがこれらに限定されない様々な適切な材料のいずれかで形成され得る。
【００３６】
実施形態において、フィン構造１２０を形成する第１の半導体本体は、隣接するバッファ層１１０のもの以外の結晶構造を有し得る。フィン構造１２０と側面１１２との間の不整合（例えば、格子定数の不整合）は、ソース／ドレイン領域１２４、１２６間のチャネル領域１２８に引張応力が課される事態をもたらし得る。例えば、側面１１２の格子定数は、フィン構造１２０の格子定数とは異なり得る。そのような一実施形態において、側面１１２およびフィン構造１２０のうちの一方は、第１のシリコン対ゲルマニウム成分比を有するシリコンゲルマニウムを含む。側面１１２およびフィン構造１２０のうちの他方は、第１のシリコン対ゲルマニウム成分比以外の第２のシリコン対ゲルマニウム成分比を有する純粋なシリコンまたはシリコンゲルマニウムを含む。しかしながら、異なる実施形態では、様々な他の格子定数の不整合のいずれも、バッファ層１１０およびフィン構造１２０に提供され得る。
【００３７】
図２は、仕事関数シリサイドを含むトランジスタ構造（すなわち、トランジスタ機能を提供するように構成された構造）の機能を提供するための、実施形態による方法２００の特徴を示す。方法２００は、例えば、相互接続部を製造するための処理および／またはＩＣデバイス１００のものなどの構造を動作させるための処理を含み得る。様々な実施形態の特定の特徴を示すために、本明細書では、図３Ａ、図３Ｂ、図３Ｃおよび図３Ｄに示す構造に関連して方法２００を説明する。しかしながら、異なる実施形態では、様々な追加的または代替的な構造のいずれも、方法２００に従って製造され得る。
【００３８】
図２に示すように、方法２００は、トランジスタ構造を少なくとも部分的に製造するためのオペレーション２０５を備え得る。そのようなオペレーション２０５は、チャネル領域（すなわち、トランジスタ構造のオペレーション中にチャネルとして機能する領域）を形成することと、誘電体を含む第１の層を形成することと、シリサイドを含む第２の層を形成することとを含み得る。第１の層の部分が、チャネル領域と第２の層との間に配置され得ると共に、それらの各々と様々に隣接し得る。例えば、第１の層は、トランジスタ構造のゲート誘電体を提供し、第２の層は、トランジスタ構造のゲート仕事関数シリサイドを提供する。
【００３９】
例示としてであって、限定ではないが、オペレーション２０５は、半導体を含むチャネル領域を形成することを（２１０において）含んでよく、誘電体材料を含む第１の層をフィン構造よりも上に堆積させることを（２２０において）含んでよい。第１の層の最小厚さは、３ｎｍと等しいかまたはそれよりも小さくて（例えば、２ｎｍ以下で）よい。一実施形態において、第１の層の最小厚さは、５オングストローム（Å）から４０Åの範囲内である。しかしながら、異なる実施形態では、そのような寸法は、実装固有の詳細に応じて変わり得る。
【００４０】
第１の層は、トランジスタ構造のチャネル領域とトランジスタ構造の１または複数のゲート構造との間に少なくともいくつかの電気的絶縁を提供するためのゲート誘電体として機能し得る。例えば、オペレーション２０５はまた、フィン構造（またはプレーナトランジスタの場合には半導体基板領域）を後に処理して、２つのソースまたはドレイン領域を内部に提供し得る。少なくとも１つのチャネル領域がそれらの間に配置される。２１０におけるチャネル領域の形成および／または２２０における第１の層の堆積は、従来の半導体製造技術から適合された１または複数の処理を含み得る。そのような技術は、例えば、様々な付加的な処理（例えば、化学蒸着、原子層堆積等）および／または減色法（例えば、パターニングされたマスキング、フォトリソグラフィ、ウェットエッチング、プラズマエッチング等）のいずれかを含み得る。
【００４１】
２１０において形成されたチャネル領域は、トランジスタ構造の一部になる第１のフィン構造内に配置され得る。例えば、方法は、やはりバッファ層上に配置される第２のフィン構造を（同じトランジスタ構造または異なるトランジスタ構造用に）形成する段階をさらに備える。ここで図３Ａから図３Ｃを参照すると、実施形態によるトランジスタ構造を製造するための処理のそれぞれのステージ３００〜３０５について、断面図が示される。図３Ａから図３Ｃに示す断面図は、図１に示すｙ−ｚ面１０６などの断面に対応する。ステージ３００において示すように、１または複数のフィン構造（示される例示的なフィン構造３２０など）は、バッファ層３１０の側面３１２上に直接または間接的に配置され得る。例えば、フィン構造３２０とバッファ層３１０とはそれぞれ、フィン構造１２０とバッファ層１１０とに機能上対応する。絶縁構造３１４（絶縁構造１１４など）により、バッファ層３１０とフィン構造３２０との少なくともいくつかの電気的分離が可能になり得る。フィン構造３２０は直線断面プロファイルを有するものとして示されるが、他の実施形態では、所与のフィン構造の１または複数の側面、角部および／または縁部は、様々なテーパした形状、湾曲した形状および／またはそうでなければ非直線形状のいずれかを形成し得る。例示的な一実施形態において、フィン構造３２０の高さ（ｚ軸寸法）は、１０ｎｍから２００ｎｍの範囲内である。しかしながら、異なる実施形態では、そのような寸法は、実装固有の詳細に応じて変わり得る。
【００４２】
ステージ３００の前に、またはステージ３００において、誘電体材料を含む層３３０が、少なくとも部分的にフィン構造３２０の周りに延在するように（例えば、２２０において）形成され得る。いくつかの実施形態において、１または複数の他の絶縁体、パターニングされたマスクおよび／または他の構造が、ステージ３００の前に、またはステージ３００において形成され得る。そのような他の構造の例が、示される例示的な構造３１６により、ステージ３００において表される。構造３１６のうちの１つまたは各々は、様々なそれぞれのサブ構造を含み得る。例えば、層３３０の部分が、構造３１６のうちの一方または両方へと延在し、構造３１６のうちの一方または両方を部分的に形成する。ステージ３０１〜３０５の後続の処理中、そのような構造３１６の少なくとも一部分上にシリサイドが形成されるのを防止するために、選択的エッチングが実行され得る。フィン構造３２０、誘電体層３３０、および／または構造３１６などの他の構造は、例えばマスク、リソグラフィ、堆積（例えば、化学蒸着）、エッチングおよび／または他の処理を含む従来の半導体製造技術から例えば適合された１または複数のオペレーションを用いて、ステージ３００〜３０５中に形成され得る。様々な実施形態の特定の特徴を不明瞭にしてしまうことを回避するために、これらの従来技術のうちのいくつかについては、本明細書において詳細を示さない。
【００４３】
方法２００は、シリサイドを含む第２の層を第１の層上に形成する段階を（２３０において）さらに備え得る。第２の層は、湾曲したまたは傾斜した面に対して実質的にコンフォーマルであり、当該面よりも上に第２の層が延在する。例示としてであって、限定ではないが、層１４０の第１の部分が少なくとも、表面１３２の垂直であるかまたはそうでなければ傾斜した側壁に沿って延在し得る（例えば、第１の部分は、フィン構造１２０の底部および／またはフィン構造１２０よりも上の表面１３２の局所極大部の近くの表面１３２の局所極小部に対しても延在する）。そのような実施形態において、第１の部分のｚ軸のスパンは、第１の部分の最小厚さの少なくとも３倍であり得る。例えば、ｚ軸のスパンは、当該最小厚さの少なくとも５倍（かつ、いくつかの実施形態では少なくとも８倍）である。最小厚さからの第１の部分の厚さのあらゆるバリエーションは、最小厚さの半分よりも小さくてよい。例えば、最大厚さのバリエーションは、最小厚さの３分の１と等しいかまたはそれよりも小さい（かつ、いくつかの実施形態では、５分の１と等しいかまたはそれよりも小さい）。
【００４４】
例えば、層１４０の第１の部分が、フィン構造１２０の垂直スパンの底部の１０％と、フィン構造１２０の垂直スパンの上部の１０％との両方に沿って延在し得る。そのような実施形態において、当該第１の部分の最小厚さからの最小厚さにおけるあらゆるバリエーションは、当該最小厚さの半分よりも小さくて（例えば、３分の１よりも小さくて）よい。例えば、あらゆるそのようなバリエーションは、当該最小厚さの５分の１よりも小さくて（かつ、いくつかの実施形態では８分の１よりも小さくて）よい。例示的な一実施形態において、第２の層の最小厚さは、２０ｎｍと等しいかまたはそれよりも小さい。そのような実施形態において、第１の部分の最小厚さのあらゆるバリエーションの最大値は、１０ｎｍよりも小さくてよい。
【００４５】
第２の層のシリサイドは、シリコンと、（１または複数の金属元素を含む）成分Ｍと、いくつかの実施形態においては成分Ｄとを含み得る。成分Ｄは、各々がＩＩＩａ族、ＩＶａ族またはＶａ族のうちのそれぞれからのものである１または複数の元素を含み得る。代替的にまたは追加的に、成分Ｍは、ＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族のうちの１つからの遷移金属元素を含み得て、および／または、ＩＩＩａ族、ＩＶａ族またはＶａ族のうちの１つからの金属元素を含み得る。例えば、成分Ｍは、各々が異なるそれぞれの金属タイプである少なくとも２つの金属Ｍ１、Ｍ２を含み得る。一実施形態において、金属Ｍ１は、ＩＩＩａ族、ＩＶａ族、Ｖａ族、ＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族のうちの１つからの元素である。例えば、金属Ｍ２は、ＩＩＩａ族、ＩＶａ族、Ｖａ族、ＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族もしくはＶＩＩＩｂ族のうちの別の１つからの（または、代替的に、それらのうちの同じ１つからの）異なる元素である。２３０における形成する段階の後に、第１の層の部分が、チャネル領域と第２の層との間に配置され得ると共に、それらの各々と隣接し得る。第２の層の最小厚さは、６ナノメートルと等しいかまたはそれよりも小さくてよい。例えば、第２の層の最小厚さは、３ナノメートルと等しいかまたはそれよりも小さい。しかしながら、異なる実施形態では、そのような厚さ寸法は、実装固有の詳細に応じて変わり得る。
【００４６】
第２の層は、トランジスタ構造の閾値電圧、トランジスタ構造の伝導特性および／または同様のものに寄与する仕事関数材料として機能し得る。第２の層は、フィン構造の少なくとも第１の側面に沿って（例えば、それよりも上で）延在し得る。第１の層の部分が、第２の層の部分とフィン構造の表面部分との間に配置される。例えば、第１の層の当該部分は、フィン構造の表面部分と隣接し得ると共に、第２の層の当該部分とも隣接し得る。いくつかの実施形態において、第１の層はさらに、フィン構造の１または複数の他の側面よりも上に延在し得る。例えば、第１の層の部分が、フィン構造の第２の側面に沿って延在し得る。例えば、第１の層の別の部分が、フィン構造の第３の側面に沿って延在する。第３の側面は、第１の側面および第２の側面のうちの一方に対向する。
【００４７】
ステージ３０１から３０４により示すように、２３０における第２の層を形成する段階は、後で互いに反応してシリサイドを形成する異なる材料を連続的に堆積させる段階を含み得る。例えば、２３０における形成する段階は、第１の材料を第１の層上に堆積させ、その後、第２の材料を第１の層の少なくとも一部分上に堆積させる段階を含み得る。第１の材料および第２の材料のうちの一方は、成分Ｍを含み得る。例えば、第１の材料および第２の材料のうちの他方は、シリコンおよび成分Ｄの両方を含む。そのような実施形態では、２３０において第２の層を形成する段階は、第１の材料および第２の材料のそれぞれの部分を反応させてシリサイドを形成する段階をさらに含み得る。第２の層を形成する段階は、いくつかの実施形態において、第２の材料を堆積させる段階の前に、第１の材料の部分をエッチング除去する段階をさらに含み得る。
【００４８】
例示としてであって、限定ではないが、ステージ３０１において示すように、そのような第１の材料を含む層３４０が、例えば原子層堆積（ＡＬＤ）、化学蒸着（ＣＶＤ）、高速熱化学蒸着（ＲＴＣＶＤ）等を用いて、層３３０の表面３３２上にコンフォーマルに堆積され得る。例示的な一実施形態において、層３４０は、シリコンと成分Ｄとを含む化合物ＳｉｙＤｚを含む。例えば、層３４０は、例えば３ｎｍと等しいかまたはそれよりも小さい厚さ（例えば、２ｎｍ以下）を有する均一な連続した膜を提供するようコンフォーマルに堆積される。層３４０の最小厚さは、例えば、５オングストローム（Å）から４０Åの範囲内であり得る。
【００４９】
いくつかの実施形態において、層３４０の１または複数の部分は、選択的にエッチングまたはそうでなければ除去され得る。例えば、構造３１６の少なくともいくつかの部分を例えば含む、フィン構造３２０以外の１または複数の構造が、層３４０の部分で覆われ得る。構造３１６のそのような表面部分のいくつかまたは全ては、いくつかの用途において、製造処理の少なくともいくつかの後のステージにおいて露出される必要があり得る。しかしながら、構造３１６のそのような表面部分を露出させるためのエッチングは、そのようなエッチングが、層３４０の隣接する部分が別の材料と化学的に反応してシリサイド構造を形成した後に起こるであろう場合には、実行不可能であり得る。いくつかの実施形態によって、フィン構造３２０の頂部よりも上にある層３４０の部分を除去するためのエッチング処理を提供することにより、そのような不要なシリサイド構造の形成が防止される。
【００５０】
例えば、ステージ３０２において示すように、（例えばカーボンハードマスク材料を含む）エッチング停止構造３８０が、少なくとも、フィン構造３２０よりも上に、かつ、フィン構造３２０よりも上に延在する層３４０の当該部分よりも上に、堆積され得る。例えば、エッチング停止構造３８０は少なくとも、フィン構造３２０よりも上に延在する層３４０の部分の高さｚ１に対して垂直に（示されるｚ軸寸法に沿って）延在し得る。例えば、エッチング停止構造３８０はさらに、高さｚ１よりも上である高さｚ２へと延在する。そのような実施形態において、エッチングは、例えば、層３４０の残りの部分３４２をフィン構造３２０および誘電体層３３０上に残しつつ、構造３１６の１または複数の表面領域３１８を露出させることにより、層３４０の部分を除去するために後で実行され得る。
【００５１】
ステージ３０３において、第２の材料を含む層３５０が、層３４０の残りの部分３４２のうちの少なくともいくつか上にコンフォーマルに堆積され得る。（例えば金属Ｍ１と金属Ｍ２との組み合わせを含む）層３５０が、例えば、ＡＬＤ、プラズマ強化化学蒸着（ＰＥＣＶＤ）などのＣＶＤ、または他のそのような処理により堆積されて、フィン構造３２０よりも上に延在する均一でコンフォーマルな連続した膜が作られ得る。層３５０は、残りの部分３４２のうちのいくつかまたは全て上に配置され得る。例えば、層３５０の最小厚さは、３ｎｍと等しいかまたはそれよりも小さい（例えば、２ｎｍ以下）。一実施形態において、層３５０の最小厚さは、５Åから４０Åの範囲内である。例示的な一実施形態において、第２の材料は、層３４０の化合物ＳｉｙＤｚと反応する成分Ｍを含む。成分Ｍの堆積により、１または複数のセルフアライメント構造の形成が促進され得る。例えば、部分３４２と層３５０の重複部分との間の後の反応により、部分３４２の化合物ＳｉｙＤｚが位置する様々な箇所で、例えばバイメタルシリサイドＭ１ｘ１Ｍ２ｘ２ＳｉｙＤｚといったシリサイドＭｘＳｉｙＤｚの形成がもたらされ得る。
【００５２】
例示としてであって、限定ではないが、ステージ３０４において示すように、シリサイドを含む構造３６０が、部分３４２と層３５０の隣接する部分との化学反応により形成され得る。構造３６０の最小厚さは、例えば、２０ｎｍと等しいかまたはそれよりも小さくて（いくつかの実施形態では１０ｎｍ以下で）よい。いくつかの実施形態において、構造３６０の形成は、部分３４２と層３５０の隣接する部分とを反応させることにより実現される。例えば、そのような反応は、アニーリングなどのさらなる処理なしに、または当該処理で層３５０が部分３４２上へ堆積されると起きる。得られた構造３６０は、層３５０の堆積の前に部分３４２を形成する一連の処理に基づいて、セルフアライメントされ得る。例えば、構造３６０は、部分３４２と隣接していなかった層３５０の未反応の部分３５２を残すことにより、少なくとも部分的に区切られ得る。そのような実施形態において、構造３６０は、マルチフィントランジスタのゲート仕事関数シリサイド層の少なくとも一部として機能し得る。構造３６０は、例えば構造３１６の表面３３２およびそれぞれの表面のうちのいくつかまたは全てにより様々に形成される１または複数の湾曲および／または１または複数の傾斜に合致する。構造３６０は、例えば、構造３１６の間の凹んだ領域の下部に存在し得る。例えば、構造３６０は、当該下部の底面に合致し、高さｚ２よりも上から凹んだ領域の上縁部にかけては延在しない。得られた構造３６０のシリサイドは、従来のＮＭＯＳ仕事関数金属（ＷＦＭ）材料のものよりも優れた性能特性に寄与し得る。
【００５３】
いくつかの実施形態がこれに関して限定されないが、オペレーション２０５は、第１の層および第２の層の少なくともそれぞれの部分を含むトランジスタ構造の他のフィーチャを製造する１または複数の他の処理を含み得る。ステージ３０５において示すように、そのような追加の処理は、例えば、ゲートスタック、ゲート電極等を製造するための従来技術から適合されたオペレーションを用いて、１または複数の他のゲート構造３７０を層３６０上に形成することを含み得る。そのような１または複数の他のゲート構造３７０の特定の形状およびサイズは、例示的なものに過ぎず、いくつかの実施形態に対する限定的なものではない。
【００５４】
構造３６０は、実質的にコンフォーマル層を含み得る。例えば示される例示的な縁部構造３６２の一方または両方を含む１または複数の縁部構造が、実質的にコンフォーマル層の外周部により形成される。図３Ｄは、ステージ３０５における構造の断面斜視を示し、少なくとも１つの縁部構造３６２が、例えば側壁構造に沿って、フィン構造３２０の長さ（ｘ軸寸法）と平行に延在し得ることを示す。そのような縁部構造３６２は、フィン構造３２０の側壁に沿って延在するか、またはフィン構造３２０の幅よりも上に延在する構造３６０の任意の部分から、ｙ軸およびｚ軸の両方に沿ってずらされ得る。例えば、そのような縁部構造３６２の高さｚ３は、フィン構造３２０上にあるか、またはフィン構造３２０の側壁に沿って延在する構造３６０の任意の部分の高さよりも大きくてよい。この特定の状況において、「高さ」は、例えばフィン構造３２０の上部と同じかまたはそれよりも下にあるいくつかの基準高さ（例えば、側面３１２のもの）からのｚ軸に沿った距離を指す。ゲート電極３７０のうちの少なくともいくつかは、フィン構造３２０の側壁に合致する構造３６０の一部分と、構造３１６のうちの１つの側壁に合致する構造３６０の別の部分との両方により少なくとも部分的に画定される凹領域内に配置され得る（かつ、いくつかの実施形態では当該凹領域を充填し得る）。示される例示的な実施形態において、ゲート電極３７０は、フィン構造３２０の対向するそれぞれの側面上に各々がある２つのそのような凹領域へと延在する。他の実施形態において、構造３６０の外周部は、より多い、より少ない、および／または異なる縁部構造を形成し得る。当該縁部構造の各々は、フィン構造３２０に沿って延在するか、またはフィン構造３２０にわたって延在する、任意のシリサイドよりも上のそれぞれの高さにおいて、フィン構造３２０の長さと平行に延在する。
【００５５】
代替的にまたは追加的に、そのような追加の処理により、各々がフィン構造のそれぞれの領域にあるソース／ドレイン領域が形成され得る。トランジスタ構造のチャネル領域が、上記ソース／ドレイン領域間に配置される。例示としてであって、限定ではないが、１または複数の凹構造が、フィン構造３２０においてウェットエッチングまたはそうでなければ形成され得る。そのような１または複数の凹部により、ソース／ドレイン領域の少なくとも一部を提供するドープＳｉＧｅ材料を後でその内部に堆積させることが可能になり得る。例えば、ＳｉＧｅ化合物が、例えば、化学蒸着（ＣＶＤ）または少なくとも１つのＳｉＧｅ本体を形成するための他のそのような付加的な処理により、エピタキシャルに成長し得る。ＳｉＧｅ化合物は、それらの堆積中にドーパントを含み得るか、または代替的に、イオン注入、プラズマ注入または他のそのようなドープ処理を用いた後に、後でドープされ得る。いくつかの実施形態において、オペレーション２０５の追加の処理は、同じＩＣチップ（またはウェハ）の他の集積回路との、および／またはトランジスタ構造を含むＩＣチップに結合された回路とのトランジスタ構造の相互接続を促進する１または複数の金属被覆層をトランジスタ構造よりも上にパターニングすることを含む。
【００５６】
いくつかの実施形態において、方法２００は、追加的または代替的に、オペレーション２０５により製造されるものなどの集積回路を接続するための、および／または当該集積回路を動作させるためのオペレーションを含み得る。例えば、方法２００は、第１の層と第２の層とを含むトランジスタ構造を介して、第１の回路を第２の回路に結合する段階を（２４０において）備え得る。代替的にまたは追加的に、方法２００は、トランジスタ構造を介して、第１の回路と第２の回路との間で信号を伝達する段階を（２５０において）備え得る。
【００５７】
例示としてであって、限定ではないが、図４におけるシステム５００は、ゲート仕事関数シリサイド構造を含むトランジスタを介してＩＣチップが結合されることで第１の回路と第２の回路（示される例示的なソース回路４８０およびシンク回路４８２など）との間の通信が促進される例示的な一実施形態を示す。システム４００は、例えば、ＩＣデバイス１００のフィーチャのうちのいくつかまたは全てを含み得ると共に、方法２００のいくつかのまたは全てのオペレーションに従って製造され、結合され、および／または動作させられ得る。
【００５８】
示される例示的な実施形態において、システム４００のＩＣチップが、例えばバッファ層、シリコン基板、分離構造および／または同様のものを含む基板４１０を含む。ＩＣチップのフィン構造４２０が、基板４１０により形成される側面（例えば、側面１１２、３１２のうちの一方）から延在し得る。１または複数のトランジスタのそれぞれの構造が、フィン構造４２０内またはフィン構造４２０上に様々に配置される。例えば、ＩＣチップの第１のトランジスタは、２つのドープソースまたはドレイン領域４２４ａ、４２６ａをチャネル領域の対向するそれぞれの側面上に含み得る。ソースまたはドレイン領域４２４ａ、４２６ａとチャネル領域とは各々、フィン構造３２０の表面へと延在する。ソースまたはドレイン電極４２５ａ、４２７ａが、ドープソースまたはドレイン領域４２４ａ、４２６ａ上にそれぞれ配置され得る。第１のトランジスタは、チャネル領域の表面と隣接するゲート誘電体４３０ａと、ゲート誘電体４３０ａの表面に沿って延在すると共に当該表面と隣接するゲート仕事関数層４４０ａとをさらに含み得る。ゲート仕事関数層４４０ａは、例えば、ステージ３０１から３０４により示されるものなどの二部式の堆積処理により形成され得るシリサイドを含む。実施形態において、第１のトランジスタの１または複数の他のゲート構造（示される例示的なゲート電極４５０ａなど）は、ゲート仕事関数層４４０ａ上に積層またはそうでなければ配置され得る。例えば、側壁スペーサ４５２ａが、製造処理の１または複数のステージ中、ゲート電極４５０ａの電気的絶縁および／またはゲート電極４５０ａの保護を提供する。
【００５９】
第１のトランジスタとの信号の伝達を促進するために、ＩＣダイは、絶縁誘電体材料と、それを通じて様々に延在するパターニングされた導体（配線、ビア等を含む）とを含む金属被覆スタック４６０をさらに含み得る。例示としてであって、限定ではないが、金属被覆スタック４６０は、ソースまたはドレイン電極４２５ａと、ゲート電極４５０ａと、ソースまたはドレイン電極４２７ａとに（それぞれ）結合するように様々に延在するビア４６２ａ、４６４ａ、４６６ａを含み得る。ビア４６２ａ、４６４ａ、４６６ａにより、ソース回路４８０およびシンク回路４８２との結合が様々に可能になり得る。例えば、ソース回路４８０は、第１のトランジスタへ入力信号を提供し、シンク回路４８２は、当該入力信号に基づく出力信号を受信する。ソース回路４８０およびシンク回路４８２の一方または両方は、第１のトランジスタを含むＩＣチップと統合され得る。いくつかの実施形態において、ソース回路４８０およびシンク回路４８２の一方または各々は、例えば第１のトランジスタを含むＩＣチップとパッケージングされ得る別のそれぞれのＩＣチップと統合される。他の実施形態において、ソース回路４８０およびシンク回路４８２の一方または各々は、第１のトランジスタを含むパッケージングされたデバイスの外部にある。例示としてであって、限定ではないが、シンク回路４８２は、例えばアンテナ、タッチスクリーン、ディスプレイ等の入力／出力（Ｉ／Ｏ）デバイスを含み得るか、または当該Ｉ／Ｏデバイスに結合し得る。当該Ｉ／Ｏデバイスは、第１のトランジスタを介して伝達される信号に基づいて、信号を出力し、画像を表示し、またはそうでなければいくつかの出力を提供する。しかしながら、いくつかの実施形態は、ソース回路４８０およびシンク回路４８２の一方または両方により提供され得る特定の機能に限定されない。
【００６０】
ＩＣチップのフィン構造４２０（および／または１または複数の他のフィン構造）はさらに、その内部に、またはその上に、１または複数の他のトランジスタのそれぞれの構造を既に配置していてよい。当該構造のいくつかまたは全ては各々、それぞれのゲート仕事関数シリサイド構造を含み得る。例えば、ＩＣダイの第２のトランジスタは、ドープソースまたはドレイン領域４２４ｂ、４２６ｂ、ゲート誘電体４３０ｂ、ゲート仕事関数層４４０ｂ、ソースまたはドレイン電極４２５ｂ、４２７ｂ、ゲート電極４５０ｂおよび側壁スペーサ４５２ｂを含み得る。これらは、ドープソースまたはドレイン領域４２４ｂ、４２６ｂ、ゲート誘電体４３０ｂ、ゲート仕事関数層４４０ｂ、ソースまたはドレイン電極４２５ｂ、４２７ｂ、ゲート電極４５０ｂおよび側壁スペーサ４５２ｂに（それぞれ）機能上対応する。そのような実施形態において、フィン構造４２０は、その内部に、第１のトランジスタと第２のトランジスタとの間の少なくとも部分的な電気的絶縁を提供する誘電体構造４７０を既に配置していてよい。代替的にまたは追加的に、金属被覆スタック４６０は、ソースまたはドレイン電極４２５ｂ、ゲート電極４５０ｂおよびソースまたはドレイン電極４２７ｂに（それぞれ）結合するように様々に延在するビア４６２ｂ、４６４ｂ、４６６ｂをさらに含み得る。そのような結合により、第２のトランジスタと他の回路との間の信号の伝達が促進され得る。
【００６１】
図５は、実施形態によるコンフォーマルな仕事関数シリサイド構造を含むＩＣデバイス５００の断面図を示す。ＩＣデバイス５００は、例えば、デバイス１００の１または複数の構造を含み得る。ＩＣデバイス５００を製造するための処理は、方法２００の一部または全部を含み得る。例えば、そのような処理により、ステージ３００−３０５において示される１または複数のフィーチャが形成される。図５に示す断面図は、図１に示すｙ−ｚ面１０６などの断面に対応する。
【００６２】
図５に示すように、ＩＣデバイス５００は、示される例示的なフィン構造５２０、５２２などの１または複数のフィン構造と、１または複数のフィン構造が様々に延在する１または複数のトレンチを形成する絶縁構造５１４とを含む。フィン構造５２０、５２２と絶縁構造５１４とは、バッファ層、半導体基板および／または他の構造（不図示）よりも上に様々に配置され得る。例えば、フィン構造５２０、５２２の一方または各々は、フィン構造１２０に機能上対応し、絶縁構造５１４は、絶縁構造１１４に機能上対応する。
【００６３】
示される例示的な実施形態において、ＩＣデバイス５００は、マルチフィンＮＭＯＳトランジスタ構造を備える。（例えば、ゲート電極、およびいくつかの実施形態ではゲートスタックの追加の層を含む）ゲート構造５４５が、フィン構造５２０、５２２よりも上に、かつ、それらの間に延在する。しかしながら、いくつかの実施形態がこれに関して限定されず、ＩＣデバイス５００は、様々な他のシングルフィンＮＭＯＳトランジスタ構造またはマルチフィンＮＭＯＳトランジスタ構造のいずれかを追加的または代替的に含み得る。ゲート誘電体構造５３０が、絶縁構造５１４の下層部分から、かつ、フィン構造５２０よりも上に延在する。例えば、ゲート誘電体構造５３０は、フィン構造５２０とゲート構造５４５との間の電気的絶縁を提供する。代替的にまたは追加的に、ゲート誘電体構造５３５は、絶縁構造５１４の下層部分から、かつ、フィン構造５２２よりも上に延在し得る。ゲート誘電体構造５３０、５３５は、例えば、ゲート誘電体１３０の１または複数のフィーチャを様々に有し得る。
【００６４】
そのような実施形態において、本明細書において説明する様々なシリサイド材料のいずれかを含む層５４０が少なくとも部分的に、ゲート誘電体構造５３０、５３５と絶縁構造５１４とのうちの１または複数よりも上に延在し得る。層５４０の少なくとも一部分は、ゲート誘電体構造５３０、５３５と絶縁構造５１４とのうちの１または複数により形成される表面５３２の少なくともいくつかの湾曲したおよび／または傾斜した部分よりも上に延在し得ると共に、当該部分に実質的に合致し得る。例示としてであって、限定ではないが、層５４０のいくつかの部分は、局所極小高さＺｂから局所極大高さＺｔまでのスパンｚ０を有し得る。スパンｚ０（またはｚ０の部分であるいくつかの小さいスパン）は、ＺｂとＺｔとの間に延在する層５４０の当該部分の最小厚さの少なくとも３倍であり得る。例えば、スパンｚ０は、当該最小厚さの少なくとも５倍（かつ、いくつかの実施形態では少なくとも８倍）である。図５は、各々が表面５３２上の異なるそれぞれの箇所でのものである層５４０の様々な厚さｔ０からｔ５を示す。
【００６５】
一実施形態において、ＺｂとＺｔとの間に延在する層５４０の部分は、２０ｎｍと等しいかまたはそれよりも小さい最小厚さを有する。例えば、当該最小厚さは、１０ｎｍよりも小さいかまたはそれと等しい（かつ、いくつかの実施形態では、７ｎｍよりも小さいかまたはそれと等しい）。追加的または代替的に、当該最小厚さからの層５４０の最小厚さのあらゆるバリエーションは、当該最小厚さの半分と等しいかまたはそれよりも小さくてよい。例えば、フィン構造５２０、５２２よりも上に延在する層５４０の部分の最小厚さは、最小厚さｔｍｉｎを有し得る。例えば、示される厚さｔ０、ｔ１、ｔ２、ｔ３、ｔ４、ｔ５のいずれかを含む、当該部分に沿った層５４０の任意の厚さｔｘの絶対値（ｔｍｉｎ〜ｔｘ）は、積（０．５）（ｔｍｉｎ）よりも小さいかまたはそれと等しい。
【００６６】
図６は、一実施形態によるコンピューティングデバイス６００を示す。コンピューティングデバイス６００は、ボード６０２を収容する。ボード６０２は、限定されるものではないが、プロセッサ６０４および少なくとも１つの通信チップ６０６を含む複数のコンポーネントを含み得る。プロセッサ６０４は、ボード６０２に物理的かつ電気的に結合される。いくつかの実装において、少なくとも１つの通信チップ６０６も、ボード６０２に物理的かつ電気的に結合される。さらなる実装において、通信チップ６０６は、プロセッサ６０４の一部である。
【００６７】
その用途に応じて、コンピューティングデバイス６００は、ボード６０２に物理的かつ電気的に結合されてもされなくてもよい他のコンポーネントを含んでよい。これらの他のコンポーネントは、限定されるものではないが、揮発性メモリ（例えば、ＤＲＡＭ）、不揮発性メモリ（例えば、ＲＯＭ）、フラッシュメモリ、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、パワーアンプ、全地球測位システム（ＧＰＳ）デバイス、コンパス、加速度計、ジャイロスコープ、スピーカ、カメラ、および（例えば、ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタル多用途ディスク（ＤＶＤ）等の）大容量ストレージデバイスを含む。
【００６８】
通信チップ６０６は、コンピューティングデバイス６００との間でのデータ転送のための無線通信を可能にする。「無線」という用語およびその派生語は、非固体媒体を介した変調電磁放射の使用を介してデータを通信し得る回路、デバイス、システム、方法、技術、通信チャネル等を説明するために用いられてよい。この用語は、関連するデバイスがいかなるワイヤも含まないことを示唆するものではないが、いくつかの実施形態においては含まないことがある。通信チップ６０６は、Ｗｉ−Ｆｉ（登録商標）（ＩＥＥＥ８０２．１１ファミリ）、ＷｉＭＡＸ（登録商標）（ＩＥＥＥ８０２．１６ファミリ）、ＩＥＥＥ８０２．２０、ロングタームエボリューション（ＬＴＥ）、Ｅｖ−ＤＯ、ＨＳＰＡ＋、ＨＳＤＰＡ＋、ＨＳＵＰＡ＋、ＥＤＧＥ、ＧＳＭ（登録商標）、ＧＰＲＳ、ＣＤＭＡ、ＴＤＭＡ、ＤＥＣＴ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、それらの派生物、ならびに３Ｇ、４Ｇ、５Ｇおよびそれ以降のものとして指定される任意の他の無線プロトコルを含むがこれらに限定されない複数の無線標準またはプロトコルのいずれかを実装してよい。コンピューティングデバイス６００は、複数の通信チップ６０６を含んでよい。例えば、第１の通信チップ６０６は、Ｗｉ−Ｆｉ（登録商標）およびＢｌｕｅｔｏｏｔｈ（登録商標）などの近距離無線通信専用であってよく、第２の通信チップ６０６は、例えばＧＰＳ、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ（登録商標）、ＬＴＥ、Ｅｖ−ＤＯ等の長距離無線通信専用であってよい。
【００６９】
コンピューティングデバイス６００のプロセッサ６０４は、プロセッサ６０４内にパッケージングされた集積回路ダイを含む。「プロセッサ」という用語は、レジスタおよび／またはメモリからの電子データを処理して、当該電子データをレジスタおよび／またはメモリに格納され得る他の電子データに変換する任意のデバイスまたはデバイスの部分を指してよい。通信チップ６０６も、通信チップ６０６内にパッケージングされた集積回路ダイを含む。
【００７０】
様々な実装例において、コンピューティングデバイス６００は、ラップトップ、ネットブック、ノートブック、ウルトラブック、スマートフォン、タブレット、パーソナルデジタルアシスタント（ＰＤＡ）、ウルトラモバイルＰＣ、携帯電話、デスクトップコンピュータ、サーバ、プリンタ、スキャナ、モニタ、セットトップボックス、エンターテイメントコントロールユニット、デジタルカメラ、携帯音楽プレーヤまたはデジタルビデオレコーダであってよい。さらなる実装において、コンピューティングデバイス６００は、データを処理する任意の他の電子デバイスあってよい。
【００７１】
いくつかの実施形態が、コンピュータシステム（または他の電子デバイス）をプログラムして実施形態による処理を実行するために用いられ得る命令を格納した機械可読媒体を含み得るコンピュータプログラム製品またはソフトウェアとして提供されてよい。機械可読媒体は、機械（例えばコンピュータ）により可読な形式で情報を格納または送信するための任意のメカニズムを含む。例えば、機械可読（例えばコンピュータ可読）媒体は、機械（例えばコンピュータ）可読記憶媒体（例えば、リードオンリメモリ（「ＲＯＭ」）、ランダムアクセスメモリ（「ＲＡＭ」）、磁気ディスク記憶媒体、光記憶媒体、フラッシュメモリデバイス等）、機械（例えばコンピュータ）可読送信媒体（電気、光、音波または他の形式の伝搬信号（例えば、赤外線信号、デジタル信号等））等を含む。
【００７２】
図７は、コンピュータシステム７００という例示的な形態の機械の概略図を示す。この内部で、本明細書において説明する手法のうちのいずれか１つまたは複数を機械に実行させるための命令のセットが実行されてよい。代替的な実施形態において、機械は、ローカルエリアネットワーク（ＬＡＮ）、イントラネット、エクストラネットまたはインターネットにおける他の機械に接続（例えばネットワーク接続）されてよい。機械は、クライアントサーバネットワーク環境において、サーバもしくはクライアントマシンとして動作してよく、または、ピアツーピア（もしくは分散）ネットワーク環境においてピアマシンとして動作してよい。機械は、パーソナルコンピュータ（ＰＣ）、タブレットＰＣ、セットトップボックス（ＳＴＢ）、パーソナルデジタルアシスタント（ＰＤＡ）、携帯電話、ウェブアプライアンス、サーバ、ネットワークルータ、スイッチもしくはブリッジ、または当該機械によって取られるべきアクションを指定する命令セットを（順次または別途）実行できる任意の機械であってよい。さらに、単一の機械のみが示されるが、「機械」という用語は、本明細書で説明する手法のうちのいずれか１つまたは複数を実行するための命令セット（または複数の命令セット）を個別にまたは共同で実行する機械（例えばコンピュータ）の任意の集合体を含むとも解釈されるものとする。
【００７３】
例示的なコンピュータシステム７００は、プロセッサ７０２と、メインメモリ７０４（例えば、リードオンリメモリ（ＲＯＭ）、フラッシュメモリ、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）またはＲａｍｂｕｓ  ＤＲＡＭ（ＲＤＲＡＭ）などのダイナミックランダムアクセスメモリ（ＤＲＡＭ）等）と、スタティックメモリ７０６（例えば、フラッシュメモリ、スタティックランダムアクセスメモリ（ＳＲＡＭ）等）と、二次メモリ７１８（例えば、データストレージデバイス）とを含み、これらは、バス７３０を介して互いに通信する。
【００７４】
プロセッサ７０２は、例えばマイクロプロセッサ、中央処理装置等の１または複数の汎用処理デバイスを表す。より具体的には、プロセッサ７０２は、複合命令セットコンピューティング（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ、他の命令セットを実装するプロセッサ、または命令セットの組み合わせを実装するプロセッサであってよい。プロセッサ７０２は、例えば特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサ等の１または複数の専用処理デバイスであってもよい。プロセッサ７０２は、本明細書において説明するオペレーションを実行するための処理ロジック７２６を実行するように構成される。
【００７５】
コンピュータシステム７００は、ネットワークインタフェースデバイス７０８をさらに含んでよい。コンピュータシステム７００は、ビデオディスプレイユニット７１０（例えば、液晶ディスプレイ（ＬＣＤ）、発光ダイオードディスプレイ（ＬＥＤ）または陰極線管（ＣＲＴ）、英数字入力デバイス７１２（例えばキーボード）、カーソル制御デバイス７１４（例えばマウス）および信号生成デバイス７１６（例えばスピーカ）も含んでよい。
【００７６】
二次メモリ７１８は、機械アクセス可能記憶媒体（またはより具体的には、コンピュータ可読記憶媒体）７３２を含んでよく、ここには、本明細書において説明する手法または機能のうちのいずれか１つまたは複数を具現化する１または複数の命令セット（例えば、ソフトウェア７２２）が格納される。ソフトウェア７２２は、やはり機械可読記憶媒体を構成するコンピュータシステム７００、メインメモリ７０４およびプロセッサ７０２によるその実行中、メインメモリ７０４内および／またはプロセッサ７０２内に、完全にまたは少なくとも部分的に存在してもよい。ソフトウェア７２２はさらに、ネットワークインタフェースデバイス７０８を介してネットワーク７２０で送信または受信されてよい。
【００７７】
機械アクセス可能記憶媒体７３２は、例示的な実施形態において、単一の媒体として示されるが、「機械可読記憶媒体」という用語は、１または複数の命令セットを格納する単一の媒体または複数の媒体（例えば、集中もしくは分散データベースおよび／または関連キャッシュおよびサーバ）を含むと解釈されるべきである。また、「機械可読記憶媒体」という用語は、機械による実行のための命令のセットを格納またはエンコードでき、かつ、１または複数の実施形態のいずれかを機械に実行させる任意の媒体を含むと解釈されるものとする。従って、「機械可読記憶媒体」という用語は、限定されるものではないが、ソリッドステートメモリならびに光媒体および磁気媒体を含むと解釈されるものとする。
【００７８】
例１は、半導体を含むチャネル領域と、誘電体材料を含む、チャネル領域の側面に沿った第１の層と、第１の層の側面に沿った第２の層とを有するトランジスタ構造を備える集積回路（ＩＣ）デバイスである。第２の層は、シリサイドを含み、第２の層は、湾曲したまたは傾斜した面に対して実質的にコンフォーマルであり、第２の層の平均最小厚さは、２０ナノメートル（ｎｍ）と等しいかまたはそれよりも小さく、湾曲したまたは傾斜した面の高さに沿った第２の層のスパンは、第２の層の平均最小厚さの３倍と等しい距離よりも大きいかまたはそれと等しい。
【００７９】
例２において、例１のうちのいずれか１つまたは複数の主題は、シリサイドが、シリコンと、各々がＩＩＩａ族、ＩＶａ族またはＶａ族のうちのそれぞれからのものである１または複数の元素と、少なくとも２つの金属であって、少なくとも２つの金属のうちの１番目は、ＩＩＩａ族、ＩＶａ族、Ｖａ族、ＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族からのものである、少なくとも２つの金属とを含む、ということを任意で含む。
【００８０】
例３において、例２のうちのいずれか１つまたは複数の主題は、少なくとも２つの金属が、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ハフニウム（Ｈｆ）、インジウム（Ｉｎ）、ニオビウム（Ｎｂ）、オスミウム（Ｏｓ）、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、イットリウム（Ｙ）またはジルコニウム（Ｚｒ）を含む、ということを任意で含む。
【００８１】
例４において、例２のうちのいずれか１つまたは複数の主題は、少なくとも２つの金属のうちの２番目が、ＩＩＩａ族、ＩＶａ族、Ｖａ族、ＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族からのものである、ということを任意で含む。
【００８２】
例５において、例１のうちのいずれか１つまたは複数の主題は、シリサイドが、シリコンおよび成分Ｄを含み、成分Ｄは、各々がＩＩＩａ族、ＩＶａ族またはＶａ族のうちのそれぞれからのものである１または複数の元素を含む、ということを任意で含む。
【００８３】
例６において、例５のうちのいずれか１つまたは複数の主題は、成分Ｄが、ヒ素（Ａｓ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、窒素（Ｎ）、リン（Ｐ）またはアンチモン（Ｓｂ）のうちの１つを含む、ということを任意で含む。
【００８４】
例７において、例５のうちのいずれか１つまたは複数の主題は、シリサイドが、成分Ｍをさらに含み、成分Ｍは、各々がＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族のうちのそれぞれからのものである１または複数の遷移金属元素、または、各々がＩＩＩａ族、ＩＶａ族またはＶａ族のうちのそれぞれからのものである１または複数の金属元素を含む、ということを任意で含む。
【００８５】
例８において、例７のうちのいずれか１つまたは複数の主題は、成分Ｍが、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ハフニウム（Ｈｆ）、インジウム（Ｉｎ）、ニオビウム（Ｎｂ）、オスミウム（Ｏｓ）、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、イットリウム（Ｙ）またはジルコニウム（Ｚｒ）を含む、ということを任意で含む。
【００８６】
例９において、例１のうちのいずれか１つまたは複数の主題は、シリサイドが、シリコンおよび成分Ｍを含み、成分Ｍは、各々がＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族のうちのそれぞれからのものである１または複数の遷移金属元素、または、各々がＩＩＩａ族、ＩＶａ族またはＶａ族のうちのそれぞれからのものである１または複数の金属元素
を含む、ということを任意で含む。
【００８７】
例１０において、例９のうちのいずれか１つまたは複数の主題は、成分Ｍが、各々が異なるそれぞれの金属タイプである金属Ｍ１、Ｍ２を含む、ということを任意で含む。
【００８８】
例１１において、例９のうちのいずれか１つまたは複数の主題は、成分Ｍが、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）またはタングステン（Ｗ）を含む、ということを任意で含む。
【００８９】
例１２において、例１、２、５および９のうちのいずれか１つまたは複数の主題は、ＩＣデバイスが、フィン構造を備え、フィン構造は、トランジスタ構造のソース領域とトランジスタ構造のドレイン領域との間をフィン構造の長さに沿って延在するチャネル領域を有し、第２の層の外周部は、フィン構造の長さと平行に延在する縁部構造を形成する、ということを任意で含む。
【００９０】
例１３において、例１２のうちのいずれか１つまたは複数の主題は、縁部構造の高さが、フィン構造上の、またはフィン構造の側壁に沿った第２の層の任意の部分の高さよりも大きい、ということを任意で含む。
【００９１】
例１４は、半導体を含むチャネル領域を形成する段階と、誘電体材料を含む第１の層をチャネル領域よりも上に堆積させる段階と、シリサイドを含む第２の層を第１の層上に形成する段階であって、第２の層は、湾曲したまたは傾斜した面に対して実質的にコンフォーマルである、段階とを備える、トランジスタ構造を製造する方法である。第２の層の平均最小厚さは、２０ナノメートル（ｎｍ）と等しいかまたはそれよりも小さく、湾曲したまたは傾斜した面の高さに沿った第２の層のスパンは、第２の層の平均最小厚さの３倍と等しい距離よりも大きいかまたはそれと等しい。
【００９２】
例１５において、例１４のうちのいずれか１つまたは複数の主題は、第２の層を形成する段階が、第１の材料を第１の層上に堆積させる段階と、第１の材料を堆積させた後に、第２の材料を第１の材料の部分上に堆積させる段階と、第１の材料の部分を第２の材料の部分と反応させて、シリサイドを形成する段階とを有する、ということを任意で含む。
【００９３】
例１６において、例１５のうちのいずれか１つまたは複数の主題は、第２の層を形成する段階が、第２の材料を堆積させる段階の前に、第１の材料の別の部分をエッチング除去する段階を有する、ということを任意で含む。
【００９４】
例１７において、例１５のうちのいずれか１つまたは複数の主題は、第１の材料および第２の材料のうちの一方が、１または複数の金属元素を含む成分Ｍを含み、第１の材料および第２の材料のうちのうちの他方は、シリコンおよび成分Ｄの両方を含み、成分Ｄは、各々がＩＩＩａ族、ＩＶａ族またはＶａ族のうちのそれぞれからのものである１または複数の元素を含む、ということを任意で含む。
【００９５】
例１８において、例１４のうちのいずれか１つまたは複数の主題は、シリサイドが、シリコンと、各々がＩＩＩａ族、ＩＶａ族またはＶａ族のうちのそれぞれからのものである１または複数の元素と、少なくとも２つの金属であって、少なくとも２つの金属のうちの１番目は、ＩＩＩａ族、ＩＶａ族、Ｖａ族、ＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族からのものである、少なくとも２つの金属とを含む、ということを任意で含む。
【００９６】
例１９において、例１８のうちのいずれか１つまたは複数の主題は、少なくとも２つの金属が、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ハフニウム（Ｈｆ）、インジウム（Ｉｎ）、ニオビウム（Ｎｂ）、オスミウム（Ｏｓ）、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、イットリウム（Ｙ）またはジルコニウム（Ｚｒ）を含む、ということを任意で含む。
【００９７】
例２０において、例１８のうちのいずれか１つまたは複数の主題は、少なくとも２つの金属のうちの２番目が、ＩＩＩａ族、ＩＶａ族、Ｖａ族、ＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族からのものである、ということを任意で含む。
【００９８】
例２１において、例１４のうちのいずれか１つまたは複数の主題は、シリサイドが、シリコンおよび成分Ｄを含み、成分Ｄは、各々がＩＩＩａ族、ＩＶａ族またはＶａ族のうちのそれぞれからのものである１または複数の元素を含む、ということを任意で含む。
【００９９】
例２２において、例２１のうちのいずれか１つまたは複数の主題は、成分Ｄが、ヒ素（Ａｓ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、窒素（Ｎ）、リン（Ｐ）またはアンチモン（Ｓｂ）のうちの１つを含む、ということを任意で含む。
【０１００】
例２３において、例２１のうちのいずれか１つまたは複数の主題は、シリサイドが、成分Ｍをさらに含み、成分Ｍは、各々がＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族のうちのそれぞれからのものである１または複数の遷移金属元素、または、各々がＩＩＩａ族、ＩＶａ族またはＶａ族のうちのそれぞれからのものである１または複数の金属元素を含む、ということを任意で含む。
【０１０１】
例２４において、例２３のうちのいずれか１つまたは複数の主題は、成分Ｍが、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ハフニウム（Ｈｆ）、インジウム（Ｉｎ）、ニオビウム（Ｎｂ）、オスミウム（Ｏｓ）、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、イットリウム（Ｙ）またはジルコニウム（Ｚｒ）を含む、ということを任意で含む。
【０１０２】
例２５において、例１４のうちのいずれか１つまたは複数の主題は、シリサイドが、シリコンおよび成分Ｍを含み、成分Ｍは、各々がＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族のうちのそれぞれからのものである１または複数の遷移金属元素、または、各々がＩＩＩａ族、ＩＶａ族またはＶａ族のうちのそれぞれからのものである１または複数の金属元素を含む、ということを任意で含む。
【０１０３】
例２６において、例２５のうちのいずれか１つまたは複数の主題は、成分Ｍが、各々が異なるそれぞれの金属タイプである金属Ｍ１、Ｍ２を含む、ということを任意で含む。
【０１０４】
例２７において、例２５のうちのいずれか１つまたは複数の主題は、成分Ｍが、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）またはタングステン（Ｗ）を含む、ということを任意で含む。
【０１０５】
例２８において、例１４、１５、１８、２１および２５のうちのいずれか１つまたは複数の主題は、チャネル領域を形成する段階が、フィン構造を形成する段階を有し、チャネル領域は、トランジスタ構造のソース領域とトランジスタ構造のドレイン領域との間をフィン構造の長さに沿って延在し、第２の層を形成する段階の後に、第２の層の外周部は、フィン構造の長さと平行に延在する縁部構造を形成する、ということを任意で含む。
【０１０６】
例２９において、例２８のうちのいずれか１つまたは複数の主題は、縁部構造の高さが、フィン構造上の、またはフィン構造の側壁に沿った第２の層の任意の部分の高さよりも大きい、ということを任意で含む。
【０１０７】
例３０は、半導体を含むチャネル領域と、誘電体材料を含む、チャネル領域の側面に沿った第１の層と、第１の層の側面に沿った第２の層とを含むトランジスタ構造を有する集積回路（ＩＣ）デバイスを備えるシステムである。第２の層は、シリサイドを含み、第２の層は、湾曲したまたは傾斜した面に対して実質的にコンフォーマルである。第２の層の平均最小厚さは、２０ナノメートル（ｎｍ）と等しいかまたはそれよりも小さく、湾曲したまたは傾斜した面の高さに沿った第２の層のスパンは、第２の層の平均最小厚さの３倍と等しい距離よりも大きいかまたはそれと等しい。システムは、ＩＣデバイスに結合されたディスプレイデバイスをさらに備える。ディスプレイデバイスは、信号に基づく画像を表示する。
【０１０８】
例３１において、例３０のうちのいずれか１つまたは複数の主題は、シリサイドが、シリコンと、各々がＩＩＩａ族、ＩＶａ族またはＶａ族のうちのそれぞれからのものである１または複数の元素と、少なくとも２つの金属であって、少なくとも２つの金属のうちの１番目は、ＩＩＩａ族、ＩＶａ族、Ｖａ族、ＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族からのものである、少なくとも２つの金属とを含む、ということを任意で含む。
【０１０９】
例３２において、例３１のうちのいずれか１つまたは複数の主題は、少なくとも２つの金属が、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ハフニウム（Ｈｆ）、インジウム（Ｉｎ）、ニオビウム（Ｎｂ）、オスミウム（Ｏｓ）、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、イットリウム（Ｙ）またはジルコニウム（Ｚｒ）を含む、ということを任意で含む。
【０１１０】
例３３において、例３１のうちのいずれか１つまたは複数の主題は、少なくとも２つの金属のうちの２番目が、ＩＩＩａ族、ＩＶａ族、Ｖａ族、ＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族からのものである、ということを任意で含む。
【０１１１】
例３４において、例３０のうちのいずれか１つまたは複数の主題は、シリサイドが、シリコンおよび成分Ｄを含み、成分Ｄは、各々がＩＩＩａ族、ＩＶａ族またはＶａ族のうちのそれぞれからのものである１または複数の元素を含む、ということを任意で含む。
【０１１２】
例３５において、例３４のうちのいずれか１つまたは複数の主題は、成分Ｄが、ヒ素（Ａｓ）、ガリウム（Ｇａ）、ゲルマニウム（Ｇｅ）、窒素（Ｎ）、リン（Ｐ）またはアンチモン（Ｓｂ）のうちの１つを含む、ということを任意で含む。
【０１１３】
例３６において、例３４のうちのいずれか１つまたは複数の主題は、シリサイドが、成分Ｍをさらに含み、成分Ｍは、各々がＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族のうちのそれぞれからのものである１または複数の遷移金属元素、または、各々がＩＩＩａ族、ＩＶａ族またはＶａ族のうちのそれぞれからのものである１または複数の金属元素を含む、ということを任意で含む。
【０１１４】
例３７において、例３６のうちのいずれか１つまたは複数の主題は、成分Ｍが、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、ハフニウム（Ｈｆ）、インジウム（Ｉｎ）、ニオビウム（Ｎｂ）、オスミウム（Ｏｓ）、ルテニウム（Ｒｕ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、イットリウム（Ｙ）またはジルコニウム（Ｚｒ）を含む、ということを任意で含む。
【０１１５】
例３８において、例３０のうちのいずれか１つまたは複数の主題は、シリサイドが、シリコンおよび成分Ｍを含み、成分Ｍは、各々がＩＶｂ族、Ｖｂ族、ＶＩｂ族、ＶＩＩＢ族またはＶＩＩＩｂ族のうちのそれぞれからのものである１または複数の遷移金属元素、または、各々がＩＩＩａ族、ＩＶａ族またはＶａ族のうちのそれぞれからのものである１または複数の金属元素を含む、ということを任意で含む。
【０１１６】
例３９において、例３８のうちのいずれか１つまたは複数の主題は、成分Ｍが、各々が異なるそれぞれの金属タイプである金属Ｍ１、Ｍ２を含む、ということを任意で含む。
【０１１７】
例４０において、例３８のうちのいずれか１つまたは複数の主題は、成分Ｍが、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、チタン（Ｔｉ）またはタングステン（Ｗ）を含む、ということを任意で含む。
【０１１８】
例４１において、例３０、３１、３４および３８のうちのいずれか１つまたは複数の主題は、ＩＣデバイスが、フィン構造を備え、フィン構造は、トランジスタ構造のソース領域とトランジスタ構造のドレイン領域との間をフィン構造の長さに沿って延在するチャネル領域を有し、第２の層の外周部は、フィン構造の長さと平行に延在する縁部構造を形成する、ということを任意で含む。
【０１１９】
例４２において、例４１のうちのいずれか１つまたは複数の主題は、縁部構造の高さが、フィン構造上の、またはフィン構造の側壁に沿った第２の層の任意の部分の高さよりも大きい、ということを任意で含む。
【０１２０】
集積回路のトランジスタ機能を提供するための技術およびアーキテクチャを本明細書において説明した。特定の実施形態についての十分な理解を提供すべく、上記説明では、説明の目的で、多数の特定の詳細を記載した。しかしながら、当業者には、特定の実施形態がこれらの特定の詳細なしに実施され得ることが明らかとなろう。他の事例では、説明を不明瞭にしてしまうことを回避すべく、構造およびデバイスが、ブロック図形式で示される。
【０１２１】
本明細書における「一実施形態」または「実施形態」についての言及は、当該実施形態に関連して説明する特定の特徴、構造または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。本明細書における様々な箇所に現れる「一実施形態において」という語句は、必ずしも全てが同じ実施形態について言及しているわけではない。
【０１２２】
本明細書における詳細な説明のいくつかの部分は、コンピュータメモリ内のデータビットに対するオペレーションのアルゴリズムおよび記号表現に関して提示される。これらのアルゴリズムの説明および表現は、自らの成果の本質を他の当業者へ最も効果的に伝えるためにコンピューティングにおける当業者により用いられる意味のものである。アルゴリズムが本明細書に記載されるが、概して、所望の結果につながる自己矛盾のない一連の段階であると考えられる。これらの段階は、物理量の物理的な操作を必要とするものである。だが、通常、これらの量は、格納、転送、組み合わせ、比較およびそうでなければ操作することができる電気信号または磁気信号の形態を必ずしも取らない。主に、一般的に用いられているという理由で、ビット、値、要素、記号、文字、用語または番号等としてこれらの信号に言及するのが場合によっては好都合であることが分かっている。
【０１２３】
しかしながら、これらの用語および同様の用語の全ては、適切な物理量に関連付けられることになり、これらの量に適用される便宜的な符号に過ぎないことに留意すべきである。本明細書における議論から明らかであるとの別段の記載がない限り、説明の全体を通じて、例えば、「処理」または「計算」または「算出」または「決定」または「表示」等の用語を利用した議論は、コンピュータシステムのレジスタおよびメモリの内部で物理（電子）量として表されるデータをコンピュータシステムのメモリもしくはレジスタまたは他のそのような情報記憶デバイス、情報送信デバイスまたは情報ディスプレイデバイスの内部で物理量として同様に表される他のデータへと操作および変換するコンピュータシステムまたは同様の電子コンピューティングデバイスの動作および処理を指すことが理解される。
【０１２４】
また、特定の実施形態が、本明細書におけるオペレーションを実行するための装置に関する。この装置は、必要とされる目的で特別に構築され得るか、または、内部に格納されたコンピュータプログラムにより選択的に起動または再構成される汎用コンピュータを備え得る。そのようなコンピュータプログラムは、フロッピーディスク、光ディスク、ＣＤ−ＲＯＭおよび磁気光ディスクを含む任意のタイプのディスク、リードオンリメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）などのランダムアクセスメモリ（ＲＡＭ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気カードもしくは光カード、または電子命令を格納するのに適切であり、コンピュータシステムバスに結合された任意のタイプの媒体などであるがこれらに限定されないコンピュータ可読記憶媒体に格納され得る。
【０１２５】
本明細書において提示するアルゴリズムおよびディスプレイは、本来的には、任意の特定のコンピュータまたは他の装置に関するものではない。様々な汎用システムが、本明細書における教示に従ってプログラムと共に用いられ得るか、または、より特殊な装置を構築して必要な方法の段階を実行するのが好都合であることが分かり得る。様々なこれらのシステム必要な構造は、本明細書における説明から明らかになろう。追加的に、特定の実施形態については、任意の特定のプログラミング言語に関連して説明しない。本明細書において説明したような実施形態の教示を実装するために様々なプログラミング言語が用いられ得ることが理解されよう。
【０１２６】
本明細書において説明したものに加え、様々な修正が、開示された実施形態およびそれらの実装に対して、その範囲から逸脱することなく、行われ得る。従って、本明細書における図および例は、例示的なものとして解釈されるべきであり、限定的な意味として解釈されるべきではない。本発明の範囲は、以下の特許請求の範囲のみを参照して判断されるべきである。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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