(57)【要約】半導体デバイス内にイオンを注入して、切断層を形成することは、高Ｋ誘電体などの感受性材料に損傷を引き起こす。切断層を形成するプロセス及びイオン注入によって引き起こされる損傷を修復するプロセスにおいて、イオンは基板層を介して注入され、切断平面を形成する。基板は、第１時間だけ、第１温度において、水素ガス混合物に曝露され、注入されたイオンによって引き起こされる損傷を修復する。切断プロセスはその後実施され得、切断される基板は、３ＤＩＣ構造内に積層され得る。積層デバイスは、第１基板にダイを結合するステップであって、ダイは第１基板の幅よりも小さい幅を有する、ステップと、ダイにわたって平坦化材料を堆積させるステップと、平坦化材料を平坦化し、平坦化した上部表面を形成するステップと、平坦化された上部表面の上に第３半導体基板を積層するステップと、によって形成される。
2021506106.tif 000002
【特許請求の範囲】
【請求項１】
三次元集積回路（３ＤＩＣ）を形成する方法であって、
第１基板に複数の誘電性構造及び導電性構造を含む回路層を設けるステップと、
前記第１基板内に前記回路層を介してイオンを注入し、切断平面を形成する、ステップと、
前記回路層を介してイオンを注入するステップの後、第１時間の間、第１温度において、前記第１基板を水素ガス混合物に曝露し、前記の注入されたイオンによって引き起こされる損傷を修復する、ステップと、
前記切断平面において切断することによって、前記第１基板上に配置された前記複数の誘電性構造及び導電性構造を有する前記第１基板の第１部分を、前記第１基板の第２部分から分離するステップと、
前記第１基板の前記第１部分を第２基板に結合するステップと、
を含む方法。
【請求項２】
前記第１基板の前記導電性構造の少なくとも一部を前記第２基板の前記導電性構造に接続するステップ、
をさらに含む、請求項１記載の方法。
【請求項３】
前記第１基板及び前記第２基板は、ウェハスケール基板である、
請求項２記載の方法。
【請求項４】
前記第１基板は、前記イオンを注入するステップの後、前記第１部分を前記第２部分から分離するステップの前に、４５０℃を超える温度に曝露されない、
請求項１記載の方法。
【請求項５】
前記水素ガス混合物は少なくとも１％の水素ガスを有し、前記水素ガス混合物の残余は１種以上の不活性ガスである、
請求項１記載の方法。
【請求項６】
前記第１温度は３００℃から５００℃である、
請求項５記載の方法。
【請求項７】
前記第１時間は少なくとも３０分である、
請求項６記載の方法。
【請求項８】
前記導電性構造及び前記誘電性構造は、Ｋが１０以上の少なくとも１つの材料を含有する高Ｋ誘電性構造を含む、
請求項１記載の方法。
【請求項９】
前記イオンは、動作トランジスタの空乏層の厚さよりも深い前記切断平面と、反跳損傷の大部分を配置するのに十分な陽子エネルギーと、１００℃未満の温度と、において注入される、
請求項１記載の方法。
【請求項１０】
導電性構造及び誘電性構造を含む回路層を介して半導体基板にイオンを注入することによって引き起こされる損傷を修復するための方法であって、
前記半導体基板の前記導電性構造及び前記誘電性構造を介してイオンを注入した後、第１時間の間、第１温度において、前記半導体基板を水素ガス混合物に曝露するステップ、
を含む、方法。
【請求項１１】
前記誘電性構造は高Ｋ誘電性構造を含む、
請求項１０記載の方法。
【請求項１２】
前記高Ｋ誘電性構造は、酸化ハフニウム（ＨｆＯ２）、ハフニウム酸化シリコン（ＨｆＳｉＯ２）、ケイ酸ハフニウム（ＨｆＳｉＯ４）、タンタル酸化物（ＴａＯ５）、タングステン酸化物（ＷＯ３）、酸化セリウム（ＣｅＯ２）、酸化チタン（ＴｉＯ２）、酸化イットリウム（Ｙ２Ｏ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、アルミン酸ランタン（ＬａＡｌＯ３）、五酸化ニオブ（ＮｉＯ５）、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、及び酸化ジルコニウム（ＺｒＯ２）、のうちの少なくとも１つを含む、
請求項１１記載の方法。
【請求項１３】
前記水素ガス混合物は少なくとも１％の水素ガスを有し、前記水素ガス混合物の残余は１種以上の不活性ガスである、
請求項１０記載の方法。
【請求項１４】
前記水素ガス混合物は形成ガスである、
請求項１３記載の方法。
【請求項１５】
前記第１時間は少なくとも３０分である、
請求項１０記載の方法。
【請求項１６】
前記第１温度は３００℃から５００℃である、
請求項１５記載の方法。
【請求項１７】
前記第１温度は３５０℃から４５０℃である、
請求項１０記載の方法。
【請求項１８】
前記第１時間は３０分から５時間までであり、
前記第１温度は３５０℃から４５０℃である、
請求項１０記載の方法。
【請求項１９】
前記誘電性構造は、Ｋが２０以上の少なくとも１つの誘電材料を含み、
前記第１温度は３００℃から５００℃であり、
前記水素ガス混合物は少なくとも１％の水素を含み、
前記温度は少なくとも３０分である、
請求項１０記載の方法。
【請求項２０】
前記注入されたイオンは、前記回路層の下に切断平面を形成する、
請求項１０記載の方法。
【請求項２１】
第１基板の誘電性構造及び導電性構造を介してイオンを注入し、第１基板内に切断平面を画定する、ステップと、
前記第１基板を前記切断平面で切断し、前記誘電性構造及び導電性構造を含む切断層を得る、ステップと、
少なくとも１つのダイを前記第１基板に結合するステップであって、前記少なくとも１つのダイは前記第１基板の幅よりも小さい幅を有する、ステップと、
前記少なくとも１つのダイにわたって平坦化材料を堆積するステップと、
前記平坦化材料を平坦化し、前記少なくとも１つのダイにわたって平坦化された上部表面を形成する、ステップと、
前記平坦化された上部表面の上に第３基板を積層するステップと、
を含む方法。
【請求項２２】
前記イオンは、１００℃以下の温度で注入される、
請求項２１記載の方法。
【請求項２３】
前記イオンは、室温で注入される、
請求項２１記載の方法。
【請求項２４】
前記基板から切断される材料の全厚さ変化（ＴＴＶ）は、４％以下である、
請求項２１記載の方法。
【請求項２５】
前記基板から切断される材料の全厚さ変化（ＴＴＶ）は、２％以下である、
請求項２１記載の方法。
【請求項２６】
前記基板から切断される材料の全厚さ変化（ＴＴＶ）は、１％以下である、
請求項２１記載の方法。
【請求項２７】
前記第１基板、第２基板及び第３基板は、ウェハスケール基板である、
請求項２１記載の方法。
【請求項２８】
前記第１基板を切断するステップの後に、前記第１基板をアニールし、前記イオンによって引き起こされる前記誘電性構造及び導電性構造の損傷を修復する、ステップ、
をさらに含む請求項２１記載の方法。
【請求項２９】
前記少なくとも１つのダイを前記第１基板に結合するステップの後、前記少なくとも１つのダイにわたって前記第３基板を結合するステップの前に、前記少なくとも１つのダイにわたって誘電性材料を堆積するステップ、
をさらに含む請求項２８記載の方法。
【請求項３０】
前記イオンを注入するステップの前に、前記第１基板にわたってレンジ補償層を形成するステップ、
をさらに含む請求項２１記載の方法。
【請求項３１】
前記第１基板及び前記第３基板は、ウェハスケール基板である、
請求項２８記載の方法。
【請求項３２】
前記第１基板を切断するステップの後、前記第１基板を第２基板に結合するステップ、
をさらに含む請求項２１記載の方法。
【請求項３３】
前記第２基板は、第２誘電性構造及び導電性構造を有し、
前記第２基板は、前記第２誘電性構造及び導電性構造を介してイオンを注入することによって形成される、
請求項３２記載の方法。
【請求項３４】
前記第１基板、第２基板及び第３基板は、ウェハスケール基板である、
請求項３３記載の方法。
【請求項３５】
前記少なくとも１つのダイのデバイスは、増幅器、ＲＦチューナ、ラジオチューナ、発光ダイオード、及び光センサから選択される、
請求項２１記載の方法。
【請求項３６】
複数の前記導電性構造は、ゲート誘電体によってそれぞれのチャネル領域から分離された、それぞれの複数の導電性ゲートを有する複数のトランジスタを含む、
請求項２１記載の方法。
【請求項３７】
第１半導体基板を導電性金属及び誘電性材料を含む第１回路層を設けるステップと、
前記第１回路層の複数の前記導電性金属及び前記誘電性材料を介してイオンを注入し、第１切断平面を作製する、ステップと、
前記第１切断平面において前記第１半導体基板を切断するステップと、
第２半導体基板に導電性金属及び誘電性材料を含む第２回路層を設けるステップと、
前記第２回路層の複数の前記導電性金属及び前記誘電性材料を介してイオンを注入し、第２切断平面を作製する、ステップと、
前記第２切断平面において前記第２半導体基板を切断するステップと、
前記第２半導体基板に前記第１半導体基板を結合するステップと、
前記第２半導体基板の上に少なくとも１つのダイを積層するステップであって、
前記ダイは第１の複数の回路構造の幅よりも小さい幅を有する、ステップと、
前記少なくとも一つのダイにわたって平坦化材料を堆積させるステップと、
前記平坦化材料を平坦化し、前記少なくとも１つのダイにわたって平坦化された上部表面を形成する、ステップと、
前記平坦化された上部表面の上に第３半導体基板を積層するステップと、
を含む方法。
【請求項３８】
前記第１半導体基板、第２半導体基板及び第３半導体基板は、ウェハスケール基板である、
請求項３７記載の方法。
【請求項３９】
前記第１半導体基板を切断するステップ及び前記第２半導体基板を切断するステップは、１００℃以下の温度で実行される、
請求項３７記載の方法。
【請求項４０】
第１基板の表面にわたってイオンレンジ補償層を形成するステップと、
前記第１基板のイオンレンジ補償層及び誘電性構造及び導電性構造を介してイオンを注入し、前記第１基板内に切断平面を画定する、ステップと、
前記第１基板を前記切断平面で切断し、前記誘電性構造及び導電性構造を含む切断層を得る、ステップと、
少なくとも１つのダイを第１基板に結合するステップであって、前記少なくとも１つのダイは前記第１基板の幅よりも小さい幅を有する、ステップと、
前記少なくとも一つのダイにわたって平坦化材料を堆積させるステップと、
前記平坦化材料を平坦化し、前記少なくとも１つのダイにわたって平坦化された上部表面を形成する、ステップと、
前記平坦化された上部表面の上に第３基板を積層するステップと、
方法。
【請求項４１】
デバイスを形成する方法であって、
前記方法は、
第１基板を提供するステップと、
前記第１基板の第１表面の上に、レンジ補償材料の厚さを堆積するステップと、
前記第１基板内にイオンを注入するステップであって、前記イオンは前記レンジ補償材料を介して伝搬し、前記第１基板内に切断プロファイルを画定し、前記切断プロファイルは、前記レンジ補償材料の厚さに対応する少なくとも１つの輪郭を含む、ステップと、
吸収体材料を除去するステップと、
第１基板を前記切断プロファイルで切断し、それによって前記少なくとも１つの輪郭を露出するステップと、
を含む、方法。
【請求項４２】
前記少なくとも一つの輪郭は、冷却剤チャネルである、
請求項４１記載の方法。
【請求項４３】
前記第１基板を切断するステップの後に、前記冷却剤チャネルの露出された表面をコーティング層でコーティングするステップ、
をさらに含む請求項４２記載の方法。
【請求項４４】
前記コーティングの材料は、冷却剤流体と前記第１基板の材料との間の化学反応を妨げる材料である、
請求項４３記載の方法。
【請求項４５】
前記コーティング層は、窒化材料又は酸化物材料である、
請求項４３記載の方法。
【請求項４６】
前記コーティングの材料の熱伝導率は、前記第１基板の熱伝導率より高い、
請求項４３記載の方法。
【請求項４７】
前記レンジ補償材料は、フォトレジスト材料である、
請求項４１記載の方法。
【請求項４８】
前記第１基板は、２５℃の温度において、少なくとも１３０Ｗ／ｍ−Ｋの熱伝導率を有する、
請求項４１記載の方法。
【請求項４９】
前記第１基板は、炭素を含む、
請求項４８記載の方法。
【請求項５０】
前記第１基板は、ダイヤモンド材料又はグラファイト材料である、
請求項４９記載の方法。
【請求項５１】
前記第１基板の前記切断された表面を、回路層を有する第２の基板に結合するステップ、
をさらに含む請求項４１記載の方法。
【請求項５２】
前記第１基板は、第２基板の表面の上に堆積する酸化物層によって、前記第２基板に結合される、
請求項５１記載の方法。
【請求項５３】
前記レンジ補償層を除去するステップの後に、前記第１基板の前記第１表面の上に結合層を堆積するステップと、
前記第１基板の前記第１表面の上の前記結合層に回路層を有する第３基板を結合するステップと、
を含む請求項５２記載の方法。
【請求項５４】
前記第１基板、第２基板及び第３基板は、ウェハスケール基板である、
請求項５３記載の方法。
【請求項５５】
３次元集積回路を形成する方法であって、
第１基板を提供するステップと、
前記第１基板の第１表面の上に、レンジ補償材料の厚さを堆積するステップと、
第１基板内にイオンを注入するステップであって、前記イオンはレンジ補償材料を介して伝搬し、第１基板内に切断プロファイルを画定し、前記切断プロファイルは、前記レンジ補償材料の厚さに対応する少なくとも１つの輪郭を含む、ステップと、
前記レンジ補償材料を除去するステップと、
第１基板を前記切断プロファイルで切断し、それによって前記少なくとも１つの輪郭を露出するステップと、
前記第１基板を、回路層を含む第２基板に結合するステップと、
を含む方法。
【請求項５６】
前記少なくとも一つの輪郭は、冷却剤チャネルである、
請求項５５記載の方法。
【請求項５７】
前記第１基板を前記第２基板に結合するステップの前に、前記少なくとも一つの輪郭を覆うコーティングを堆積するステップ、
をさらに含む請求項５６記載の方法。
【請求項５８】
前記コーティングの材料の熱伝導率は、前記第１基板の熱伝導率より高い、
請求項５７記載の方法。
【請求項５９】
半導体デバイスを製造する方法であって、
誘電性構造及び導電性構造を有する第１基板を提供するステップと、
前記第１基板の第１表面の上に、レンジ補償材料の厚さを堆積するステップと、
第１基板内にイオンを注入するステップであって、前記イオンは前記誘電性構造及び導電性構造並びに前記レンジ補償材料を介して伝搬し、前記第１基板内に切断プロファイルを画定し、前記切断プロファイルは、前記レンジ補償材料の厚さに対応する少なくとも１つの輪郭を含む、ステップと、
前記レンジ補償材料を除去するステップと、
第１基板を前記切断プロファイルで切断し、それによって前記少なくとも１つの輪郭を露出するステップと、
を含む方法。
【請求項６０】
前記イオンを注入するステップの後、３５０℃〜５００℃の温度において少なくとも３０分間水素ガス及び不活性ガスを含む雰囲気に前記第１基板を曝露し、前記誘電性構造及び導電性構造の損傷を修復する、ステップ、
をさらに含む請求項５９記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２０１８年２月２０日に出願された米国特許出願番号第１５／８９９，６２２号の一部継続出願であり、２０１７年１２月１日に出願された米国特許出願番号第１５／８２９，４４２号、米国特許第１０，０４９，９１５号の一部継続出願である、２０１８年８月７日に出願された米国特許出願番号第１６／０５７７４７号に優先権を主張する。これらの文書の各々は、全体として本明細書に組み込まれる。
【背景技術】
【０００２】
従来のチップ積層体における半導体基板は、典型的には、機械的裏面研削プロセスを用いて薄層化される。裏面研削は、デバイスに高レベルの機械的応力を与え、実質的な厚さ変動を生じさせる。従って、基板を分離するための他のプロセスが望ましい。
【０００３】
基板を薄くする１つのアプローチは、米国特許第６，３１６，３３３号（以下、「ブリュエル」と称する）に記載されている。ブリュエルは、ゲート構造を介してイオンを注入し、基板内に切断平面を形成し、切断平面に沿って切断することによって基板の一部を除去することを記載している。ブリュエルは、イオン注入が、デバイスを動作不能にし得る、デバイス構造、例えばチャネル領域への損傷を引き起こすことを認めている。ブリュエルは、イオン注入を選択的に遮断し、それによって遮断構造の直下に配置される構造への損傷を低減するために、基板の露出表面上に構造を構築することを記載している。
【０００４】
しかしながら、ブリュエルの提案にはいくつかの制限がある。ブリュエルによって記載されている構造は、比較的大きく、例えば、０．５ミクロンのゲート長である。現在のデバイスは、ブリュエルが記載したゲート長よりも一桁以上小さい、例えば３０ナノメートル以下のゲート長のような、より小さい構造を使用している。切断操作を行うのに十分な水素イオンを蓄積するために、イオンはデバイス表面の実質部分を介して注入されなければならない。さらに、最新のデバイスは、ますます複雑になり、より多くの量の感受性構造（ｓｅｎｓｉｔｉｖｅ  ｓｔｒｕｃｔｕｒｅｓ）を含む。垂直型トランジスタなどのこれらの構造のいくつかは、水平型の構成要素よりも長い垂直型の構成要素を有し、これは、構造を通過する垂直方向に配向されたイオンから損傷を受ける機会が多くなることを示す。
【０００５】
さらに、より大きな構造は、一般に、より小さな構造よりもイオン損傷に対してより堅牢である。より小さな構造はより少ない原子を有し、構造内の原子の破壊に敏感である例えば、１０ｎｍのフィーチャサイズを有する障壁層は、数十個の原子の厚さを有し得、したがって、１つの原子の破壊は、障壁特性に顕著な影響を及ぼし得る。
【０００６】
技術分野
本開示は、概して、集積回路デバイスの製造に関する。より詳細には、本開示は、完全に組み立てられた集積回路などの、不均一な異質層（ｈｅｔｅｒｏｇｅｎｅｏｕｓ  ａｎｄ  ｎｏｎ−ｕｎｉｆｏｒｍ  ｌａｙｅｒｓ）を用いた三次元デバイスを積層及び相互接続するための方法及び結果として得られるデバイスを提供する。例えば、集積回路は、とりわけ、メモリデバイス、プロセッサデバイス、デジタル信号処理デバイス、特定用途デバイス、コントローラデバイス、通信デバイス、及びその他を含むことができる。
【発明の概要】
【０００７】
本開示の実施形態は、イオン切断技術（ｉｏｎ  ｃｌｅａｖｉｎｇ  ｔｅｃｈｎｏｌｏｇｙ）を含む半導体デバイスに関する。実施形態は、回路層を介してイオンを注入し、切断平面を形成する、ステップと、注入によって生じる損傷を修復するステップと、半導体基板を積層するステップと、によって、３次元集積回路（３ＤＩＣ）を形成するために採用され得る。基板は、ウェハスケールで処理され得る。
【０００８】
実施形態において、３ＤＩＣを形成するプロセスは、第１基板に複数の誘電性構造及び導電性構造を含む回路層を設けるステップと、第１基板内に回路層を介してイオンを注入し、切断平面を形成する、ステップと、回路層を介してイオンを注入するステップの後、第１時間の間、第１温度において水素ガス混合物に前記第１基板を曝露し、注入されたイオンによって引き起こされる損傷を修復する、ステップと、を含む。第１基板上に配置された複数の誘電性構造及び導電性構造を有する第１基板の第１部分は、切断平面において切断することによって、第１基板の第２部分から分離され、基板の第１部分は第２基板に結合される。第１基板の導電性構造の少なくとも一部は、その後、第２基板の導電性構造に接続され得る。第１温度は３００℃から５００℃であり得、第１時間は少なくとも３０分であり得る。導電性構造及び誘電性構造は、Ｋが１０以上の少なくとも１つの材料を含有する高Ｋ誘電性構造を含み得る。
【０００９】
第１基板及び第２基板は、ウェハスケール基板であり得、第１の基板は、イオンを注入するステップの後、第１部分を第２部分から分離するステップの前に、例えば３００℃、４００℃、４５０℃又は５００℃以上の温度に曝露されないことができる。
【００１０】
実施形態において、水素ガス混合物は少なくとも１％の水素ガスを有し、ガス混合物の残余は１種以上の不活性ガスである。例えば、水素ガス混合物は形成ガスであり得る。
【００１１】
イオンは、動作トランジスタの空乏層の厚さよりもより深い切断平面において、反跳損傷（ｒｅｃｏｉｌ  ｄａｍａｇｅ）の大部分を配置するのに十分な陽子エネルギーにおいて、１００℃未満の温度において注入され得る。
【００１２】
実施形態において、導電性構造及び誘電性構造を含む回路層を介して半導体基板にイオンを注入することによって引き起こされる損傷を修復するための方法は、半導体基板の導電性構造及び誘電性構造を介してイオンを注入するステップの後に、第１時間の間、第１温度において、半導体基板を水素ガス混合物に曝露するステップ、によって実行される。導電性構造及び誘電性構造は高Ｋ誘電性材料を含み得、高Ｋ誘電性構造は、酸化ハフニウム（ＨｆＯ２）、ハフニウム酸化シリコン（ＨｆＳｉＯ２）、ケイ酸ハフニウム（ＨｆＳｉＯ４）、タンタル酸化物（ＴａＯ５）、タングステン酸化物（ＷＯ３）、酸化セリウム（ＣｅＯ２）、酸化チタン（ＴｉＯ２）、酸化イットリウム（Ｙ２Ｏ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、アルミン酸ランタン（ＬａＡｌＯ３）、五酸化ニオブ（ＮｉＯ５）、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、及び酸化ジルコニウム（ＺｒＯ２）、のうちの少なくとも１つを含む。
【００１３】
水素ガス混合物は、少なくとも１％の水素ガスと、形成ガスなどの１つ以上の不活性ガスの残余と、を有し得る。曝露時間は、少なくとも３０分であり得、第１温度は、例えば、３００℃から５００℃まで、又は３５０℃から４５０℃までであり得る。実施形態において、第１時間は３０分から５時間までであり、第１温度は３５０℃から４５０℃である。
【００１４】
実施形態において、誘電性構造は、Ｋが２０以上の少なくとも１つの誘電材料を含み、第１温度は３００℃から５００℃までであり、水素ガス混合物は、少なくとも１％の水素を含み、温度は、少なくとも３０分であり、イオンは注入され、回路層の下に切断平面を形成する。
【００１５】
デバイスを形成する方法は、第１基板を提供するステップと、第１基板の第１表面の上に、レンジ補償材料の厚さを堆積するステップと、第１基板内にイオンを注入するステップであって、イオンはレンジ補償材料を介して伝搬し、第１基板内に切断プロファイルを画定し、切断プロファイルは、吸収体材料の厚さに対応する少なくとも１つの輪郭を含む、ステップと、吸収体材料を除去するステップと、第１基板を切断プロファイルで切断し、それによって少なくとも１つの輪郭を露出するステップと、を含む。実施形態において、少なくとも一つの輪郭は、冷却剤チャネルである。レンジ補償材料は、フォトレジスト材料であり得る。
【００１６】
デバイスを形成する方法は、第１基板を切断するステップの後に、冷却剤チャネルの露出された表面をコーティング層でコーティングするステップ、を含み得る。コーティング材料は、冷却剤流体と第１基板の材料との間の化学反応を防止する材料であり得る。例えば、コーティング層は、窒化材料又は酸化物材料であり得る。コーティング材料の熱伝導率は、第１基板のバルク材の熱伝導率より高くてもよい。いくつかの実施形態では、第１基板は、２５℃の温度において、１３０Ｗ／ｍ−Ｋよりも大きい熱伝導率を有する。例えば、第１基板がダイヤモンド又はグラファイト材料である実施形態において、第１基板は炭素を含み得る。
【００１７】
切断の後に、第１基板の切断表面は、回路層を有する第２基板に結合され得る。かかる実施形態では、結合は、第２基板の表面の上に堆積する酸化物層によって形成され得る。レンジ補償層が除去される場合、結合層は、第１基板の第１表面の上に堆積され得、第１基板の第１表面の上の結合層に、回路層を有する第３基板を結合するために使用され得る。第１基板、第２基板及び第３基板は、ウェハスケール基板であり得る。
【００１８】
いくつかの実施形態では、水素イオンは、高ｋ誘電性及び導電性要素を含む１つ以上の回路層を介して注入される。かかる実施例では、イオン注入は、誘電性及び導電性要素に損傷を与え得る。誘電性構造への損傷を修復するために、３５０℃〜５００℃の温度において、少なくとも３０分間、水素ガス及び不活性ガスを含む雰囲気に第１基板を曝露することによって、損傷が修復され得る。
【００１９】
実施形態において、積層半導体デバイスを形成するための方法は、第１基板の誘電性構造及び導電性構造を介してイオンを注入し、第１基板内に切断平面を画定する、ステップと、第１基板を切断平面で切断し、誘電性構造及び導電性構造を含む切断層を得る、ステップと、少なくとも１つのダイを第１基板に結合するステップであって、少なくとも１つのダイは第１基板の幅よりも小さい幅を有する、ステップと、少なくとも一つのダイにわたって平坦化材料を堆積させるステップと、平坦化材料を平坦化し、少なくとも１つのダイにわたって平坦化された上部表面を形成する、ステップと、平坦化された上部表面の上に第３半導体基板を積層するステップと、を含む。
【００２０】
イオンは、１００℃以下の温度で注入され得る。実施形態において、イオンは、室温で注入される。
【００２１】
いくつかの実施形態では、基板から切断される材料の全厚さ変化（ＴＴＶ）は、４％以下、２％以下又は１％以下である。第１基板、第２基板及び第３基板は、ウェハスケール基板である。さらに、第１基板を切断するステップの後に、第１基板はアニールされ得、イオンによって引き起こされる誘電性構造及び導電性構造の損傷を修復し得る。
【００２２】
実施形態において、誘電性構造及び導電性構造への損傷を修復するアニーリングプロセスは、水素ガスを含む環境において３５０℃以上の温度で実施される。修復プロセスの条件は、水素がデバイス表面を浸透し、注入プロセスによって損傷を受けた分子に結合するのに十分なものでなければならない。特定の一実施形態において、修復アニーリングは、２〜５％の水素を１つ以上の不活性ガスである残余とともに含む雰囲気中で４００℃の温度において実施される。実施形態において、修復アニーリングは、金属と低誘電率誘電体材料の相互接続ネットワークを含み得るデバイス内の回路構造を介して水素ガスを拡散させることができ、損傷した誘電体結合の不動態化部位を占有するのに十分な期間実施される。実施形態において、アニーリングは、４００℃の温度で１時間行われる。
【００２３】
実施形態は、
少なくとも１つのダイを第１基板に結合するステップの後、少なくとも１つのダイにわたって第３基板を結合するステップの前に、少なくとも１つのダイにわたって誘電性材料を堆積するステップを含む。
【００２４】
イオンを注入するステップの前、レンジ補償層は、第１基板にわたって形成され得る。
【００２５】
第１基板が切断された後、第１基板は第２基板に結合され得る。実施形態において、第２基板は、第２誘電性構造及び導電性構造を有し、第２基板は、第２誘電性構造及び導電性構造を介してイオンを注入することによって形成される。第１基板、第２基板及び第３基板は、ウェハであり得る。
【００２６】
小型ダイは、増幅器、ＲＦチューナ、ラジオチューナ、発光ダイオード、及び光センサを含む、数種類のデバイスのうちの１つであり得る。
【００２７】
複数の導電性構造は、ゲート誘電体によってそれぞれのチャネル領域から分離された、それぞれの複数の導電性ゲートを有する複数のトランジスタであり得る。
【００２８】
実施形態において、３次元集積回路を形成する方法は、第１半導体基板に導電性金属及び誘電性材料を含む第１回路層を設けるステップと、第１回路層の複数の導電性金属及び誘電性材料を介してイオンを注入し、第１切断平面を作製する、ステップと、第１切断平面において第１基板を切断するステップと第２半導体基板に導電性金属及び誘電性材料を含む第２回路層を設けるステップと、第２路層の複数の導電性金属及び前記誘電性材料を介してイオンを注入し、第２切断平面を作製する、ステップと、第２切断平面において第２基板を切断するステップと、第２基板に前記第１基板を結合するステップと、第２基板の上に少なくとも１つのダイを積層するステップであって、ダイは第１の複数の回路構造の幅よりも小さい幅を有する、ステップと、少なくとも一つのダイにわたって平坦化材料を堆積させるステップと、平坦化材料を平坦化し、少なくとも１つのダイにわたって平坦化された上部表面を形成する、ステップと、平坦化された上部表面の上に第３半導体基板を積層するステップと、を含む。
【００２９】
実施形態において、半導体デバイスを形成する方法は、第１基板の表面にわたってイオンレンジ補償層を形成するステップと、第１の基板のイオン範囲補償層及び誘電性構造及び導電性構造を介してイオンを注入し、第１基板内に切断平面を画定する、ステップと、第１基板を切断平面で切断し、誘電性構造及び導電性構造を含む切断層を得る、ステップと、少なくとも１つのダイを第１基板に結合するステップであって、少なくとも１つのダイは第１基板の幅よりも小さい幅を有する、ステップと、少なくとも一つのダイの上に平坦化材料を堆積させるステップと、平坦化材料を平坦化し、少なくとも１つのダイにわたって平坦化された上部表面を形成する、ステップと、平坦化された上部表面の上に第３半導体基板を積層するステップと、を含む。
【００３０】
本開示によれば、概して、集積回路デバイスの製造に関連する技術が提供される。より詳しくは、
より詳細には、本開示は、完全に組み立てられた集積回路などの、不均一な異質層（ｈｅｔｅｒｏｇｅｎｅｏｕｓ  ａｎｄ  ｎｏｎ−ｕｎｉｆｏｒｍ  ｌａｙｅｒｓ）を用いた三次元（３Ｄ）デバイスを積層及び相互接続するための方法及び結果として得られるデバイスを提供する。例えば、集積回路は、とりわけ、メモリデバイス、プロセッサデバイス、特定用途デバイス、コントローラデバイス、通信デバイス、及びその他を含むことができる。
【００３１】
方法は、誘電性構造及び導電性構造を有する第１基板を提供するステップを含む。イオンは第１基板内に注入され、イオンは誘電性構造及び導電性構造並びに介して伝搬し、第１基板内に切断平面を画定する。第１基板は切断平面で切断され、誘電性構造及び導電性構造を含む切断層が得られる。切断された層は、複数の積層された集積回路層を有する三次元集積回路デバイスを形成するために使用され、切断された層は、積層されたＩＣ層の１つである。
【００３２】
完全に組み立てられた集積回路（ｆｕｌｌｙ  ｆａｂｒｉｃａｔｅｄ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔｓ）などの、不均一な異質層の三次元積層及び相互接続が提供される。インターポーザ及びスルーシリコンビア（ＴＳＶ）を用いた既存のチップ積層方法と比較して、層間分離の実質的な低減及び利用可能な層間接続密度の増大のための技術が含まれており、これは信号帯域幅及びシステム機能性の増大につながる。本技術は、シリコンオンインシュレータ（ＳＯＩ）ウェハの製造などの、均質材料（ｈｏｍｏｇｅｎｅｏｕｓ  ｍａｔｅｒｉａｌｓ）のために開発された分割及び層移着のための高エネルギー陽子注入の使用を、異質層の層移着に適するように変更し、デバイス構造の損傷効果を考慮することで拡張する。
【００３３】
実施例において、本開示は、集積回路を製作する方法を含む技術を提供する。方法は、変化し得るが、半導体基板を提供するステップであって、半導体基板は、表面領域と、表面領域の上にオーバーレイして形成される複数のトランジスタデバイスと、複数のトランジスタデバイスの上にオーバーレイする層間接続及び構造化誘電性層及び構造化金属層を有する層間相互接続領域と、相互接続領域の上にオーバーレイし、結合界面を提供する誘電性材料と、を備える、ステップを含む。方法は、誘電性材料から設けられる結合界面の上にオーバーレイするパターン化されていないフォトレジスト材料を形成するステップを含む。実施例において、パターン化されていないフォトレジスト材料は、４００ｎｍ未満の波長範囲の電磁放射から１つ以上のトランジスタをシールドし、後続の注入プロセスの深さを選択的に調節するように構成される。本方法は、パターン化されていないフォトレジスト材料を注入プロセスに供し、パターン化されていないフォトレジスト材料を介して複数の水素粒子を選択された深さまで半導体基板の表面領域の下にある切断領域へと導入し、切断領域と誘電体材料の表面との間の移着デバイス（ｔｒａｎｓｆｅｒ  ｄｅｖｉｃｅ）を画定し、全金属厚さが３〜５ミクロン以下の、複数の相互接続された導電性金属層の多層と絶縁誘電体とのマルチレイヤーの厚さを形成する。この方法は、水素注入ステップ後にパターン化されていないフォトレジスト材料を除去する。本方法は、半導体基板を移着基板に一時的に結合するために、移着デバイスをオーバーレイする誘電性材料の表面を移着基板に結合する。
【００３４】
実施例において、本方法は、上部部分が水素損傷領域を含むように、半導体基板の上部部分を保持するために移着基板を使用しながら、下部バルク基板材料から半導体基板の上部部分を除去するために、切断領域の一部に十分なエネルギーをかける。エネルギーは、全体が参照により本明細書に組み込まれている米国特許第６，０１３，５６３号（’５６３特許）に記載されているように、空間的又は全般的に提供されることができる。実施例において、本方法は、移着デバイスをオーバーレイする水素損傷領域を平滑化プロセスにかけ、水素損傷領域の一部又は全部を除去し、裏側表面を形成する。実施例において、本方法は、裏側表面をオーバーレイする誘電性材料の厚さを形成する。
【００３５】
実施例において、裏側表面は、移着デバイスの構造化された金属層内の底部ランディングパッドと、隣接するデバイス層に結合された導電性経路のためのランディングパッドと、にリンクする層間導電性経路を形成するための１つ以上のストック（ｐｒｏｖｉｓｉｏｎｓ）を備えるように構成される。
【００３６】
実施例において、本方法は、さらに、誘電層を堆積し、構造化された金属層の上に適切な結合界面を形成するステップを含み、構造化された金属層は、デバイス電力信号、グランド信号、及び周波数同期信号の供給のために、高密度にパターン化された金属相互接続多層にわたって形成された５〜１０ミクロン厚さの導電性層を有し、誘電体層は、上部移着デバイス層内の層間導体と結合するために、誘電体層を介する複数の導電性経路を有する。
【００３７】
実施例において、本方法は、層間導電経路を不変的に結合するために、移着デバイス層を半導体基板にアライメントするステップをさらに含む。実施例において、本方法は、一時的に結合された半導体基板を移着デバイスから除去するステップをさらに含む。実施例において、本方法は、さらに、移着デバイスを冷却するために、冷却材がそこを通って伝搬できる内部フローパスを形成するステップを含む。層間冷却剤チャネルは、パターン化されていないフォトレジスト層にわたって追加されたパターン化されたフォトレジスト層を使用することによって形成され得る。パターン化されたフォトレジスト層の厚さ及び／又は位置は、陽子ビームの局所浸透深さを調整するように選択され得、下部結合平面によって提供される底部表面を有する冷却剤チャネルの頂部表面を含む基板内に非平面状の切断表面を形成する。
【００３８】
実施例において、複数のトランジスタデバイスは、ＣＭＯＳデバイス、バイポーラトランジスタ、論理デバイス、メモリデバイス、デジタル信号処理デバイス、アナログデバイス、光吸収及び撮像デバイス、光起電性セル又は微小電気機械構造（ＭＥＭＳ）、又はそれらの任意の組み合わせ、のうちの少なくとも１つから選択される。
【００３９】
実施例において、注入プロセスでは、陽子エネルギーは５００キロボルトから２ＭｅＶの範囲である。実施例において、切断領域は、誘電性材料の頂部表面から１〜１０ミクロンの位置に配置される。実施例において、パターン化されていないフォトレジスト材料は、４００ｎｍ未満の波長を有する電磁放射の高い吸収率で選択される。実施例において、半導体基板は、電気的、光学的又は電気機械的デバイスを形成するためのシリコン又は他の適切な材料を含む。
【００４０】
実施例において、注入プロセスは、５×１０１６〜５×１０１７粒子／ｃｍ２の範囲の線量で提供される。
実施例において、注入プロセスは、ビームライン注入器を用いて提供される。実施例において、注入プロセスは、線形加速器（ＬＩＮＡＣ）又は他の変形例によって提供される。
【００４１】
実施例において、切断領域は注入レンジのエッジにおいてピーク濃度を有する。実施例において、切断領域は、複数の水素ガス充填マイクロプレートレットを含む。実施例において、切断領域は、ほぼ平面的な切断領域の伝播を誘導するのに十分な応力によって特徴付けられる。実施例において、切断領域は、均一な注入領域又はパターン化された注入領域として構成される。実施例において、切断領域は、制御された切断作用を容易にするためにパターン化又は勾配化される。
【００４２】
実施例において、本方法は、裏側表面と、複数のトランジスタ又は相互接続領域のいずれかと、の間に複数の相互接続構造を形成するステップを含む。実施例において、本方法は、複数の第２トランジスタデバイス及びその上をオーバーレイする第２誘電体材料を含む第２半導体基板を提供するステップと、第２半導体基板で構成された第２誘電性材料を結合し、積層された半導体構造を形成する、ステップと、を含む。実施例において、方法は、模様のないフォトレジスト材料の上に横たわっているパターン化されたフォトレジスト材料を形成することを更に含む。
【００４３】
実施例において、複数のトランジスタデバイス及び相互接続領域は、３ミクロン以下の厚さによって特徴付けられ、注入プロセスは、複数のトランジスタデバイス及び相互接続領域の特性サイズが注入プロセスに影響しないように、５ミクロンから１０ミクロンの範囲によって特徴付けられる。実施例において、複数のトランジスタデバイス及び相互接続領域は、３ミクロン以下の厚さによって特徴付けられ、注入プロセスは、注入レンジの特徴的な空間的寸法が、複数のトランジスタデバイス及び相互接続領域の厚さによって干渉されないように、５ミクロンから１０ミクロンのレンジによって特徴付けられる。実施例において、複数のトランジスタデバイスは、メモリアレイ又は論理アレイのために提供される。
【００４４】
実施例において、エネルギーは、切断誘発エネルギーを提供するために、熱的、機械的、化学的、電気的、又はそれらの組み合わせから選択される。実施例において、エネルギーは、切断の開始及び切断の伝播を含む制御された切断作用を引き起こすために提供される。実施例において、エネルギーは、切断領域内に複数のマイクロプレートレットバブルを形成するために提供される。切断面は、マイクロプレートレットバブルのネットワークを連結し得る。
【００４５】
本開示は、既知のプロセス技術との関連でこれらの利点および他の利点を達成する。しかしながら、本開示の性質および利点のさらなる理解は、明細書の後半および添付の図面を参照することによって実現され得る。
【図面の簡単な説明】
【００４６】
【図１】本開示の実施形態の概略図である。
【図２】一実施例における、トランジスタデバイスの層と金属及び低誘電率材料の上部ネットワークとを含む異質構造を示しており、パターン化された追加のフォトレジスト層を介する注入によって提供される層間冷却剤チャネルの用意を有する。
【図２Ａ】アブソーバとしてパターン化された酸化物の使用を示す簡略化された断面図である。
【図２Ｂ】アブソーバとしてパターン化された酸化物の使用を示す簡略化された断面図である。
【図３】一実施例における、パターン化された二重層フォトレジスト（ＰＲ）層を介する陽子注入後に不均一表面切断する点で見た移着デバイス層の概略図であり、ＰＲ層を除去し、一時的に結合された移着ホルダを取り付けた後で見た図である。
【図４】一実施例における、デバイス金属相互接続層にわたって均一ＰＲ層が配置された、高線量陽子注入の点における移着されるべきＩＣデバイスを描いた図である。
【図５】一実施例における、プロトン注入、一時的に結合された移着ホルダのＰＲ層のアタッチメントの除去、及びウェハレベル切断プロセスの完了後の移着デバイス層の簡略的に示す図である。
【図６】一実施例における、注入損傷層の除去及びデバイス層基板層厚の最終的な調整の後の結合に適した酸化物層の形成と、層間金属接続及び結合パッドの孔密度アレイの形成と、を含む、移着デバイス層の底部領域に適用される主なステップを示す。
【図７】一実施例における、現像３Ｄデバイス積層体内の下部デバイス層の上部表面の上の嵌合相互接続構造と精密に整合する点で、切断され、準備された移着デバイス層を示す。
【図８】一実施例における、下部デバイス層に結合された移着ＩＣデバイスの完成した密接な３Ｄ積層体を、酸化物層結合界面に沿ったランディングパッドにおいて結合され配置された整列したレベル間金属配線をとともに示す図である。
【図９】一実施例における、厚い金属相互接続層と積層された２つのデバイス層の概略的実施例を示す図である。
【図１０】一実施形態による、分離可能な基板を調製するためのプロセスフローの一例を示す図である。
【図１０Ａ】図１０に示されるプロセスフローの下流で実行されるＩＣ処理及び／又は薄化ステップを示す図である。
【図１１】一実施形態による、一般的なＩＣプロセスフローの簡略化された図である。
【図１２】様々な代替実施形態による簡略化された処理フローを示す図である。
【図１３】様々な代替実施形態による簡略化された処理フローを示す図である。
【図１４】様々な代替実施形態による簡略化された処理フローを示す図である。
【図１５】様々な代替実施形態による簡略化された処理フローを示す図である。
【図１６】冷却剤チャネルを組み込んだパターン化されたハイＫ層を所定の位置に配置した状態を示す簡略化された断面図である。
【図１７Ａ】薄い基板上の、作製後の正味の（ｎｅｔ）圧縮応力下の、支持されていない、分離されたデバイス層が、その薄い基板を凹形状に変形させる実施例を示す簡略化された断面図である。
【図１７Ｂ】頂部側に応力を受けるデバイス層を有する基板の裏側に応力補償層追加することの効果を示す簡略化された断面図である。
【図１８】基板上の化学的又は機械的に「弱い」分離層上への高純度単結晶移着層の結合を示す簡略図である。
【図１９Ａ】ＣＭＯＳトランジスタ層の数ミクロン下に配置された濃水素層を形成するための高エネルギー、高線量プロトン注入を示す簡略化した断面図である。
【図１９Ｂ】最終ゲート積層体及び金属相互接続構造の形成が完了した後のＣＭＯＳデバイス層を、「置換ゲート」製造ステップの直前に実施された高エネルギー、高線量陽子注入によって形成された濃水素層とともに示す簡略化した断面図である。
【図２０】３ＤＩＣ積層体内の移着デバイス層と下部デバイス層の「頂部‐頂部」金属層結合を示す簡略化した断面図である。
【図２１】異なるダイサイズを有する３ＤＩＣ構造を形成するためのプロセスを示す図である。
【図２２】下部デバイス構造の実施例を示す簡略化した断面図である。
【図２３】積層されたデバイス構造の実施例を示す簡略化した断面図である。
【図２４】３ＤＩＣの上に結合される、より小さいダイサイズのデバイスの実施例を示す簡略化した断面図である。
【図２５】３ＤＩＣの上に結合される、より小さいダイサイズのデバイスにわたって堆積される材料の実施例を示す簡略化した断面図である。
【図２６】異なるダイサイズを有する３ＤＩＣ構造の実施例を示す簡略化した断面図である。
【図２７】異なるダイサイズを有する３ＤＩＣ構造の他の実施例を示す簡略化した断面図である。
【図２８】陽子注入の実施例を示す簡略化した断面図である。
【図２９】レンジ補償層を介する陽子注入の実施例示す簡略化した断面図である。
【図３０】種々の燐ドーパント濃度及び温度におけるシリコン基板の熱伝導率を示す図である。
【図３１】種々のホウ素ドーパント濃度及び温度におけるシリコン基板の熱伝導率を示す図である。
【図３２】種々の温度及びドーパント濃度における６Ｈ−ＳｉＣの温度による熱伝導率を示す図である。
【図３３】様々な炭素材料の熱伝導率を示す図である。
【図３４】移着層に対する結合ステップを示す図である。
【図３５】部分的に完成されたデバイス層の下に埋め込まれた水素プロファイルの形成を示す図である。
【図３６】水素プロファイルにわたる完全なデバイス層を示す図である。
【図３７】Ｓｉ基板上のＣｕ金属及びＳｉＯ２誘電体層を含む厚さ３μｍの厚さのあるマルチレイヤーに注入された１ＭｅＶの陽子を、金属／酸化物マルチレイヤーのすぐ下に位置するＣＭＯＳデバイス層とともに示す図である。
【図３８Ａ】図３７の注入のための反跳プロファイル及びイオン化プロファイルを示す図である。
【図３８Ｂ】図３７の注入のための反跳プロファイル及びイオン化プロファイルを示す図である。
【発明を実施するための形態】
【００４７】
本開示によれば、概して、集積回路デバイスの製造に関する技術が提供される。より詳細には、本開示は、完全に組み立てられた集積回路などの、不均一な異質層を用いた三次元（３Ｄ）デバイスを積層及び相互接続するための方法及び結果として得られるデバイスを提供する。例えば、集積回路は、とりわけ、メモリデバイス、プロセッサデバイス、デジタル信号処理デバイス、特定用途デバイス、コントローラデバイス、通信デバイス、及びその他を含むことができる。
【００４８】
一実施形態は、２つの大きな技術エリア、例えば、シリコンオンインシュレータ（ＳＯＩ）ウェハの形成などの均質層（ｈｏｍｏｇｅｎｅｏｕｓ  ｌａｙｅｒｓ）の結合積層体の形成のための層移着方法、及び、複雑なインターポーザ層及びデバイス間接続のための金属ビアのまばらなアレイの使用を介して電気デバイスの３Ｄ積層体を形成するために現在使用中及び開発中の多様な方法の能力を構築し、拡張する。
【００４９】
一実施形態は、現在利用可能なインターポーザ／ＴＳＶ法よりも１０倍以上小さい（ａ  ｆａｃｔｏｒ  ｏｆ  １０  ｏｒ  ｍｏｒｅ  ｓｍａｌｌｅｒ）物理的スケールを有する簡素化された結合構造及び相互接続構造を有する多様な電気的及び電気機械的層の積層及び相互接続の方法を提供し、デバイス間電気接続経路の数を大幅に増加させ、結果として、データ転送帯域幅及び３−Ｄデバイス機能性を大幅に拡大する。本開示はまた、高エネルギー陽子ビームラインの使用に関連する有害な紫外線放射から感受性デバイス層を保護すること、及び機能３Ｄデバイス積層体の容積から熱を除去するための冷却剤フローチャネルのレベル間ネットワークの構築を提供する。本開示のさらなる詳細は、本明細書全体、特に以下に見出すことができる。
【００５０】
実施形態は、フルＣＭＯＳ３Ｄ積層を達成するために、ＭｅＶプロトン技術を利用するＳｉ分離と組み合わせた室温移着プロセスを達成するために、Ｈカット分離やプラズマ活性化結合などの技術を利用したＳＯＩ（Ｓｉｌｉｃｏｎ−Ｏｎ−Ｉｎｓｕｌａｔｏｒ）ウェハ形成アプローチを組み合わせ得る。
【００５１】
３Ｄウェハスケールパッケージング（ＷＳＰ）に適用される、かかる層間移着（ＬＴ）は、その高い並列接続性と異なるプロセスを使用する能力のために、実質的な利点をもたらす。埋め込みＲＡＭ／キャッシュ層は、本来の（ｎａｔｕｒａｌ）アプリケーションである。
【００５２】
従来のＷＳＰアプローチは、結合、層整列、層薄化、及び層層相互接続の種々の領域のうちの１つ又は複数において課題を経験する可能性がある。例えば、１０μｍ未満への薄化層は、望ましくは、より小さいアスペクト比を有するビアをもたらすことができる。
【００５３】
プラズマ融合結合の使用は、好適なアライメントを可能にする。また、本明細書に記載する実施形態は、層のアライメント及び相互接続を実際に達成可能な目標とし得る。
【００５４】
低温処理を含むＬＴ技術を利用する実施形態は、層間誘電体（ＩＬＤ）／金属相互接続を有するウェハの処理を可能にする。プラズマ活性化融合結合は、結合強度、極薄結合、無グルー層を与える。以下に述べるように、化学機械研磨（ＣＭＰ）、研磨、又は研磨操作を必ずしも必要とすることなく、高速薄層化操作が可能である。
【００５５】
実施形態は、相補型金属酸化物半導体（ＣＭＯＳ）及びランダムアクセスメモリ（ＲＡＭ）デバイスなどを製造するために使用されるものを含む、種々のＩＣプロセスと互換性があり得る。
【００５６】
ＭｅＶエネルギーにおける注入の使用は、デバイス層全体（１０μｍ）を介して、より厚い注入を可能にする。したがって、部分層の代わりに完全なＣＭＯＳデバイス層を移着することができる。
【００５７】
注入操作技術が使用され得る。実施例は、「ディザリング」を介するチャネリング改良を含むことができる。
【００５８】
完全なＣＭＯＳ積層のための実施形態によるＭｅＶ陽子の利用は、特定の利点を提供し得る。実施形態は、トランジスタ、誘電体、及び／又は金属層構造を含むＣＭＯＳ層によるシャドウイングの回避を可能にし得る。
【００５９】
１ＭｅＶの陽子ビームは、８つのＣｕ金属相互接続層と、約１０μｍのＳｉ浸透を有する全深さＣＭＯＳマイクロプロセッサユニット（ＭＰＵ）を介してＨカット注入を行うのに十分である。
【００６０】
Ｓｉ中のかかる１０μｍの深さは、モデルの８層Ｃｕ相互接続アレイと接続されたＣＭＯＳトランジスタ層を介した１ＭｅＶのプロトンビームに対して、ＣＭＯＳデバイス領域からの損傷ピークの分離に十分以上である。陽子損傷領域のＣＭＯＳトランジスタ層及び移着層基板層の結合酸化物表面の下の所望の最小分離に対する性能指数は、１Ｖ供給電圧及び１０オームｃｍの基板材料に対して１マイクロメートルのオーダーで、バイアスされ、パワーオンされたバルクＣＭＯＳアレイの基板材料への空乏層深さである。バルク「ｆｉｎＦＥＴ」及び「完全空乏型ＳＯＩ」デバイスを含むＣＭＯＳトランジスタ層は、デバイス設計及び供給電圧に依存して、ややより薄い基板空乏層厚を有することができる。１ＭｅＶ陽子プロフィールの相対的な精度（ストラグリング／レンジ）は、標準ＳＯＩウェハ製造注入（≒４０ｋｅＶで）よりはるかにシャープである。
【００６１】
さらに、スピンオンレジスト吸収体層によってＨピーク深さを減少させることができることに留意されたい。この態様は、後述する図１〜９に関連してさらに説明される。
【００６２】
図１０は、一実施形態による、分離可能な基板を調製するためのプロセスフロー１０００の一例を示す。ここで、ドナー基板１００２は、例えば水素イオンの注入によって、切断面形成１００４に付される。
【００６３】
その後、切断面を含むドナー基板は、例えばプラズマ活性化結合プロセス１００８によって、ハンドル基板１００６に結合される。次に、ＬＴは、ドナーの一部がハンドル基板に残るように、室温−制御切断プロセス（ｒＴ−ＣＣＰＴＭ）のパフォーマンスによって生じる。あるいは、ドナーの一部は、この層が永久ハンドル基板（例えば、背面照明ＣＭＯＳイメージセンサのため）に再移着される場合には、一時的なキャリア基板と共に残ることができる。
【００６４】
ドナー基板の残りの部分は、さらなる使用のために回収１０１１される。移着された層１０１０を含むハンドルは、分離可能な基板１０１４を生成するために、さらなる処理、例えば、エピタキシャル（ＥＰＩ）平滑化及び厚化１０１２にかけられ得る。
【００６５】
図１０Ａは、図１０の基板製造者によって提供される基板上で実施される下流ステップを示す簡略化されたプロセスフロー１０５０を示す。これらのステップは、ＩＣ処理１０５２（例えば、下記の図１１を参照）及び／又は薄化１０５４（例えば、下記の図１２〜１５を参照）を含んでもよい。
【００６６】
より詳しくは、図１１は、一実施形態による、一般的なＩＣプロセスフロー１１００の簡略化された図を示す。ここで、ＩＣメーカーは、「特殊ウェハ」１１０２を受け取り、ＩＣ層「ｎ＋１」１１０４を何ら変更することなく処理する。
【００６７】
その後、ＩＣ層は、ウェハスケール処理（ＷＳＰ）積層体（１〜ｎ）１１０６上に結合される。結合後、ウェハ１１０２はリリースされることができる。
【００６８】
図１１の最後に示されているのは、層１１０８を仕上げるための相互接続処理、化学機械研磨などのステップのパフォーマンスである。これは、層「ｎ＋２」に対して繰り返すことができる。
【００６９】
少なくとも４層移着（ＬＴ）パッケージングバリエーションが可能である。図１２〜１５は、薄化のためのＬＴの４つの選択肢を示している。
【００７０】
図１２は、ＩＣ処理後のＬＴの一実施形態を示す。この図に示される簡略化されたプロセスフロー１２００は、基板１２０３内に切断平面１２０２を配置すること、その後、ＩＣ処理１２０６の後に切断すること１２０４を含む。それは、より侵入的なポストＩＣプロセスステップを必要とする。
【００７１】
図１３はエッチング可能な基板上に切断を利用する実施形態を示す図である。この実施形態による簡略化されたプロセスフロー１３００は、基板１３０２が、ＳＯＩ結合グラインドバックプロセスよりも容易にエッチングされることを可能にする。
【００７２】
かかる実施形態において、エッチング可能基板は、薄くてもよい。静電（ＥＳ）チャックは、薄い基板を硬化、切断、ハンドリングする（ｓｔｉｆｆｅｎ  ｃｌｅａｖｅ  ａｎｄ  ｈａｎｄｌｅ）のを助けるために使用することができる。透明基板は、層のアライメントに役立つ。
【００７３】
図１４は、基板１４０２が、リリース可能なベース基板に取り付けられた「薄い」基板を含むプロセスフロー１４００の一実施形態を示す。薄い基板は、最終的な３Ｄ製品に使用されることができる。リリース可能な基板は、ＩＣプロセス中のハンドリングにのみ使用される。
【００７４】
図１５は、別の実施形態による簡略化されたプロセスフロー１５００を示す。ここで、シリコン膜１５０２は、リリース可能基板１５０４に取り付けられる。リリース可能基板は、ＩＣプロセス１５０６中のハンドリングのためにのみ使用され、その結果、処理層１５０８が得られる。ＬＴ後に内部リリース層が使用される。リリース層は、結合平面の中に置かれる。ＬＴは、処理されたＳｉ層をリリースするために使用され、必要に応じて厚化される。
【００７５】
特定の特徴及び利点は、１つ以上の実施形態に伴って生じ得る。例えば、Ｈカット分割（ｓｐｌｉｔｔｉｎｇ）及び層移着技術は、均一組成層の積層を越えて拡張され得、トランジスタ層及び多層相互接続ネットワークを含む完全に製造された集積回路の緊密な（ｉｎｔｉｍａｔｅ）積層の特定の適用を伴って、個々の不均一な異質層のウェハスケール積層を可能にする。
【００７６】
実施形態は、Ｈカット及び層移着技術による「緊密な結合」を使用して、薄いデバイス積層と高密度ダイ間相互接続で高いデータ転送帯域幅を達成することができる。
【００７７】
実施形態は、積層プロセスを通して、室温から適温のプロセスを使用することによって、製造性及びデバイス収率を増加させ得る。
【００７８】
いくつかの実装形態は、（高アライメント精度の結合ツールを使用する）Ｈ−カット及びプラズマ結合操作を伴うデバイス層の積層を概説することができる。
【００７９】
特定の実施形態は、対応する相互接続深さ及び位置を有するフロントバック積層体及びフロントフロント積層体結合のバリエーションを利用し得る。
【００８０】
いくつかの実施例では、高密度のデバイス間ビア接続であっても、ＲＣ損失の減少を伴って、全デバイス層要素を薄化し得る（インターポーザ不要）。
【００８１】
特定の実施形態は、結合及び熱伝達要件（ＳＯＩウェハ層の積層よりはるかに厳密でない）に適した、分割後の損傷層の除去及び基板厚さの減少のための方法（選択的エッチング）を実装し得る。
【００８２】
ここで、特定の実施形態の特定の付加的な要因についても説明する。
かかる要因のいくつかは、種々のＩＣ設計における不均一な全Ｃｕ相互接続厚さを扱い得る。
【００８３】
例えば、計測学が使用され得る。不均一なＣｕ密度の走査効果は、ＭｅＶ陽子ビームに対してａ≒１×１μｍ＾２の開口を有するＩＣ金属表面に面する大角度の収集電極から後方散乱陽子電流を収集する。開口の下のＩＣモーションのための精密ステージスキャナは、後方散乱電流によって正味のＣｕ密度をマッピングする。
【００８４】
設計規則は、不均一性に対処するために使され得る。これらの設計規則は、ＩＣデバイスエリア全体の総Ｃｕ厚さの許容可能な変動を規定することができる。ウェハレベル分割は、大面積のチェッカーボードＨ分布を用いて達成されることができる。
【００８５】
製造プロセスは、不均一性に対処するために使用されることができる。例えば、「ダミー」Ｃｕ又は他の類似の材料層を、層間金属ビアチャネルなどの低Ｃｕ厚の位置で追加することができる。他の材料の例は、ＣＶＤ堆積酸化物及び窒化物誘電体、ポリマー、及び他の金属などの材料を含む。一般的に、材料は、陽子の深さ位置のピーク（ｔｈｅ  ｌｏｃａｔｉｏｎ  ｏｆ  ｄｅｅｐ  ｐｒｏｔｏｎ  ｐｅａｋｓ）を切断平面全体とほぼ同じ深さへと持ってくるのに十分なイオン阻止能と厚さを有するべきである。
【００８６】
実施形態は、高応力界面に沿って阻止後のＨ濃度を局在化させるために、傾斜Ｓｉ−Ｇｅ薄層などの高応力エピ層にわたってＩＣデバイスを構築することによって、陽子エネルギー又は総Ｃｕ層密度の変動に直接影響されない、切断平面深さを設定し得る。切断平面は、内蔵された高応力界面に蓄積された高濃度Ｈ分布の位置によって設定される。
【００８７】
陽子注入中のウェハ温度の低下によって（核阻止事象（ｎｕｃｌｅａｒ  ｓｔｏｐｐｉｎｇ  ｅｖｅｎｔｓ）を介して）陽子格子損傷の蓄積を増加させることによって、電子阻止事象による（低ｋ相互接続及び高ｋゲート誘電体における）誘電結合損傷の総陽子線量及び関連するリスクを低減することができる。
【００８８】
【００８９】
図１は、２デバイス３Ｄ積層プロセスの完了時の実施形態の概略図である。半導体材料、通常はＳｉ、に形成されたトランジスタの異質層と、ライナ及びビアのための種々の他の金属を有する、通常はＣｕの密な金属ネットワークと、低誘電率電気絶縁体材料によって分離された層とを含む上部デバイス層は、水素注入及び関連する切断プロセスによる形成処理後に、半導体ウェハから切り離される。陽子注入の間、移着デバイス構造は、デバイス層を、陽子ビームラインプラズマ中の再結合プロセスからの紫外線への曝露による損傷から保護するために、十分な厚さ及び特性を有する均一なフォトレジスト層で覆われる。図１に示す場合、移着されたデバイス層はまた、パターン化された第２フォトレジスト層でコーティングされ、陽子ビームの深さ及び結果として得られる切断表面を完成した３−Ｄデバイス積層体の体積から熱を除去するように設計された冷却剤フローチャネルのネットワークの経路に沿って調整する。導電性構造は、基板内のトランジスタ接合部と、トランジスタ層に接続された金属相互接続ネットワークとを含む。
【００９０】
上部デバイス層を一時的な結合ハンドルウェハに取り付けた後、移着デバイスの切断された下部表面が処理され、切断表面の領域における注入損傷が除去され、移着デバイス基板層の厚さが調整される。その後、ＣＶＤ酸化物層が下部表面に堆積されて、効率的な結合表面を提供し、冷却剤フローチャネルが存在する場合には、電気的に絶縁され不動態化された表面を提供する。次いで、下方のデバイス表面はエッチングされ、金属で充填され、基板と厚さ１ミクロン以上の堆積された酸化物層とを介して、移着デバイス相互接続層へのレベル間電気接続を形成する。上部移着デバイス層のレベル間金属ラインは、堆積された酸化物結合層と同じ平面に結合表面を有する金属結合パッドで終端される。
【００９１】
同様の堆積酸化物が、効率的な結合を提供するために、下部デバイスの頂部表面に形成され、ビアのネットワークがエッチングされ、金属で充填されて、下部デバイス相互接続層との電気接続を提供する。下部金属ラインは、下部の堆積された酸化物表面と同じ平面で金属結合パッドによって終端される。
【００９２】
２組の金属結合パッドは、精密結合装置内でアライメントされ、結合アニール処理を受け、図１に示す２レベル積層体（冷却剤チャネルを有する）を完成させる。
【００９３】
図２は、層を下部デバイス層に移着した後の、パターン化されたＰＲ及びデバイス層の図を示す。図２において、トランジスタデバイスの層と、集積回路（ＩＣ）のための相互接続を提供する金属及び低誘電率材料の上部ネットワークと、を含む異質構造は、均一なフォトレジスト（ＰＲ）層でコーティングされ、ここで、レジスト特性及び厚さは、感受性ＩＣ層及び陽子加速器ビームラインプラズマ中の再結合事象から生じる紫外線（４００ｎｍ未満の波長）放射への曝露からの界面に対する適切な保護を提供するように選択される。均一なＰＲ層の厚さ及び阻止はまた、陽子ビームのレンジをＩＣデバイストランジスタ及び空乏層の下の所望の深さに調整するために選択される。
【００９４】
図２において、パターン化された第２ＰＲ層は、注入される陽子分布の深さを局所的に調整するように選択された第２ＰＲ層の厚さ及び阻止を有する均一なＰＲ層にわたって追加され、非平面材料分割表面を提供する。移着されたデバイス層が下部デバイス層に結合されると、ＰＲ層が除去され、ホルダ層に一時的に結合された後、非平面分割表面は、デバイス動作中の熱を除去するために、完成したＩＣデバイス積層体内の冷却剤フローのために、上部ＰＲ層のパターン化を反映するネットワーク経路を提供する。
【００９５】
また、図２には、レベル間金属ビア、結合ランディングパッド、及び酸化物結合界面が示されており、これらは、下部デバイス層に結合する前に上部移着デバイス層の下部セクションに追加され、後の図でより詳細に説明される。
【００９６】
頂部吸収体層は、（１）移着デバイス基板内の陽子損傷プロファイルのピークの深さを局所的に制御し、それによって、分離時の切断表面の位置を制御し、（２）切断表面の深さの変化によって形成される冷却剤チャネルの横方向の位置及び深さを画定し、及び／又は（３）加速器ビームライン内の陽子イオンによる電子捕獲及び後続の放射プロセスから生じる紫外線放射を吸収する保護層を提供する、ために使用され得る。
【００９７】
このプロセスの特定の実施形態は、パターン化されていない架橋したフォトレジスト（ＰＲ）層を使用し、その上に第２のＰＲ層を堆積し、リソグラフィで露光及び現像して、パターン化されたＰＲ上層を残す。
【００９８】
このプロセスの他の実施形態は、ＣＶＤ堆積誘電体膜を使用し得る。特定の実施形態では、パターン化されていないＣＶＤ酸化物層は、３ＤＩＣ積層体に移着されるべきデバイス層の金属相互接続ネットワークの頂部表面に堆積される。この第１ＣＶＤ酸化物層の厚さは、ＣＶＤ酸化物、デバイス金属相互接続ネットワーク、及びデバイス基板の結合された阻止パワー効果が、陽子及び損傷ピークを、移着デバイスのトランジスタ層の下方の主切断平坦表面の所望の深さに配置するように選択され得る。
【００９９】
その後、ＣＶＤ窒化物層は、第１ＣＶＤ酸化物層上に堆積され、頂部ＣＶＤ酸化物層のエッチング中に下地酸化物層を保護するためのエッチストップとして作用する。
【０１００】
その後、第２ＣＶＤ酸化物層が窒化物層上に堆積される。頂部ＣＶＤ酸化物層の厚さは、入射陽子ビームのピークの位置が、３ＤＩＣ積層体の下地デバイス層の頂部上の平坦結合表面への移着デバイス層の後続の結合によって形成されるべき冷却剤フローチャネルの所望の高さによって、主切断表面の位置より浅くなるように、局所的にシフトするように選択され得る。
【０１０１】
その後、ＰＲ層は頂部酸化物上に堆積させ得、リソグラフィにより露光し、現像して、パターン化されたＰＲ上層を残し得る。このパターン化されたＰＲ層は、後続の酸化物エッチングステップ中に冷却剤チャネルが形成される位置において、頂部ＣＶＤ酸化物層を保護し、窒化物層は下部酸化物層を保護する。
【０１０２】
図２Ａは、陽子プロファイルのピークを、切断表面の所望の位置の深さにシフトさせるように選択された厚さを有する、パターン化されていない頂部ＣＶＤ層を示す、陽子注入における移着デバイス層の単純化された断面図である。パターン化された第２ＣＶＤ酸化物層は、陽子ビームピークを、後続の３ＤＩＣデバイス積層体への結合ステップの間に形成されるべき（任意の）冷却剤チャネルの高さにシフトさせるように選択された厚さを有する。２つの酸化物層の間に堆積されたＣＶＤ窒化物層は、頂部酸化物パターン化エッチングのためのエッチストップとして作用する。
【０１０３】
図２Ｂは、パターン化されていないＣＶＤ酸化物及び窒化物層の堆積、頂部ＣＶＤ酸化物及びＰＲ層の堆積後の移着デバイスの上部層の簡略図である。ＰＲパターンのリソグラフィ露光及び現像の後、露光された頂部ＣＶＤ層材料がエッチオフされる。窒化物層は、エッチング除去から下部ＣＶＤ層を保護する。ＰＲ層は、陽子注入の前に除去される。
【０１０４】
頂部吸収体層を形成するためのＣＶＤ誘電体層の使用は、通過する陽子ビームとの衝突によるＰＲ材料の結合破壊のための、水素及び他の揮発性材料のガス放出などの、ポリマーＰＲフィルムを介する高エネルギー注入に伴うプロセスの複雑さを回避する製造上の利点を提供し得る。
【０１０５】
パターン化されたＣＶＤ頂部層及びパターン化されていないＣＶＤ頂部層の使用によるデバイス及び基板層内への陽子注入プロファイルの局所制御は、複雑なチップダイ全体の金属相互接続ネットワークにおけるパターン密度及び総層厚さの局所的変動を補償するために、大面積ウェハ上の多様なチップ設計をプロセス中に処理するために、使用されることができる。陽子プロファイル深さ及び分離時の切断表面の位置を局所的に制御するこの能力は、多様なデバイスタイプの処理のための一定エネルギーの陽子ビームの使用を可能にし、インラインウェハの製造効率を改善する。
【０１０６】
図３は、パターン化された二重層ＰＲ層を介した陽子注入後に不均一表面切断の位置で見た移着デバイス層の概略図であり、ＰＲ層を除去し、一時的に結合される移着ホルダを取り付けた後にみた図である。不均一な表面分割に続いて、Ｈ充填プレートレット及び隣接する格子損傷領域を含む、切断平面を取り囲む損傷材料が除去され、追加の底部層材料が除去され、ＩＣ素子トランジスタ及び空乏領域を含む基板材料の所望の深さが残る。
【０１０７】
さらに、非平面分割表面は、その後、堆積された酸化膜で処理されて、冷却剤チャネルのための不動態化表面壁を形成するとともに、隣接するデバイス層に取り付けるための効率的な結合表面を形成する。また、移着デバイス層の下部領域は、後の図面及び説明において述べられる、デバイス層間の層間金属接続経路を形成するように処理される。
【０１０８】
図４〜図９は、簡単化のために、組込冷却剤チャネルを有さない、均一な頂部ＰＲ層を使用するＩＣ層の一般的なセットのための３Ｄ積層プロセスを示す。これらの図面のさらなる詳細は、本明細書を通して、特に以下に見出すことができる。
【０１０９】
図４は、デバイス金属相互接続層の上に均一なＰＲ層が配置された、高線量陽子注入の時点での移着されるべきＩＣデバイスを描いたものである。金属相互接続層は、典型的には、高機能論理デバイス用の、メモリデバイス用ではない、１０〜１５層のＣｕ金属を含む、密にパターン化された多層構造である。Ｃｕ金属層及びビアは、低誘電率絶縁材料のインタリーブ層によって電気的に絶縁される。正味のＣｕ層の厚さは、典型的に、現代の実務では３ミクロン以下であり、デバイスの同期の正確な分布又は「クロック」信号、電力、及びグラウンドのために使用される厚さ５〜８ミクロンの金属層がない。レベル間積層プロセスの一部として、厚い金属相互接続の追加のための準備が提供される。
【０１１０】
ＰＲの密度、光学特性、及び厚さは、下地デバイス層を陽子加速器ビーム線プラズマからのＵＶ波長再結合放射への曝露から適切に保護し、陽子ピークの深さ及び切断平面を、トランジスタのドーピング及び空乏層の下方に調整するように選択される。
【０１１１】
陽子注入され、ＰＲ層が除去され、一時的に結合される移着ホルダが取り付けられされ、ウェハレベルの切断プロセスが完了した後の移着デバイス層の図を図５に示す。切断動作は、機械的、化学的、レーザ、又は他の熱曝露、又はグローバルエネルギー、又はそれらの任意の組み合わせの形でのエネルギーの局所的印加によって影響され得る。切断は、参照により組み込まれたものとした’５６３特許に開示されている技術、ブリスター技術、又はその他の技術の任意のものを用いても起こり得る。
【０１１２】
図６は、所望の移着基板厚さを得るための切断平面の直近の陽子損傷材料及び任意の追加材料の除去と、平面結合界面の化学気相成長（ＣＶＤ）による形成と、移着デバイス金属相互接続ネットワークを堆積結合酸化物界面の平面において下部結合パッドと接続する層間金属配線の形成と、を含む、移着デバイス層の底部領域に適用される主要なステップを示す。層間ビア形成が示される。
【０１１３】
図７は、現像中の３Ｄデバイス積層体の下部デバイス層の上部表面の嵌合相互接続構造と精密にアライメントした時点における、切断、調製された移着デバイス層を示している。一実施形態は、３００ｍｍウェハに対して１５０ｎｍのレンジのウェハレベルアライメント公差を有する高度アライメント及び結合装置の能力を利用する。ビア及びビアランディングパッドが示されている。
【０１１４】
図８は、下部デバイス層に結合された移着ＩＣデバイスの完全な密な３Ｄ積層体を、酸化物層結合界面に沿ってランディングパッドに結合し、整列したレベル間金属配線とともに示す。また、図８には、本移着デバイス層の頂部上に追加デバイス層をその後に積層するのために、結合界面レベルにおける金属ビア及びランディングパッドを備える、頂部堆積酸化物層が示されている。
【０１１５】
大面積、高性能の論理ＩＣデバイスの３Ｄ積層のために、電力、クロック、及び信号パルスの正確な送出は、数ミクロンの太い金属ラインによって提供される低抵抗経路を必要とする。これらの金属層は厚すぎて、適度の（１ＭｅＶ又は２ＭｅＶ）エネルギー陽子ビームを介して注入することはできないが、必要に応じて、注入及び切断後かつ後続のデバイス層の積層前に、層間処理の一部として提供することができる。図９は、厚い金属相互接続層と、底部デバイス層であれば完成した金属層が所定の位置にあるパワーデバイスと、デバイス転送及び永久接合の後、接合酸化物の堆積、レベル間金属ライン及び結合ランディングパッドの形成の前に追加される厚い金属相互接続と、を有する上部移着デバイスを有する積層された２つのデバイス層の概略的実施例を示す。二重デバイス積層体は、厚い金属クロック＆パワー分布層を組み込んでいる。
【０１１６】
ここでは、一般的なＣＭＯＳデバイスの積層体に関して述べる。有用な実施例は、現在、シリコン貫通ビア（ＴＳＶ）として知られているインターポーザ層及び金属接続ラインを使用して形成されており、一実施形態で想定されているレベル間接続の１０倍以上の長さである３０〜５０ミクロンのオーダーの長さを有する、メモリ積層体などの、高帯域幅信号処理及び計算のためにデータ転送層に接続された拡張メモリ素子の積層体である。
【０１１７】
本実施形態の有用性を利用して、視覚画像、化学環境、及び積層集積回路と組み合わされた多様な物理的条件を感知するために、異質デバイス層を組み込んだ多様な電気的及び電気機械的デバイスの密な３Ｄ積層体の製造方法を提供することができ、集積されたロバストな３Ｄデバイス内の信号処理、メモリ、及びデータ伝送を提供することができる。
【０１１８】
上述の説明はシリコンウェハに関するものであるが、他の基板を使用することもできる。例えば、基板は、ほぼ任意の単結晶、多結晶、又はアモルファスタイプの基板であってもよい。さらに、基板は、ガリウム砒素、窒化ガリウム（ＧａＮ）などのＩＩＩ／Ｖ材料で作ることができる。また、一実施形態によれば、多層基板を使用することもできる。多層基板は、シリコンオンインシュレータ基板、半導体基板上の種々のサンドイッチ層、及び多数の他のタイプの基板を含む。当業者は、種々の代替、変更、及び変形を容易に認識するであろう。
【０１１９】
通常、高性能論理デバイスは、論理コア内の高いスイッチング活動の領域において熱を発生する。スイッチング加熱のこれらのソースは、複雑なシステムオンチップ（ＳＯＣ）及び中央処理ユニット（ＣＰＵ）デバイスにおける周知の設計問題である。メモリデバイス内のデータの保持は、一般に、温度の上昇に伴って劣化するので、論理層とメモリ層の集積された積層体は、これらの熱的問題により困難となる。熱制御は、３Ｄデバイス積層体の密度とダイバーシティが増加するにつれて、より重要になる。
【０１２０】
熱結合効率には有益であるが、結合積層体内の酸化物層の使用は、ＳｉＯ２の比較的低い熱伝導率によって熱伝達層として制限され得る。層間構造としてのより高い熱伝導率の電気的絶縁材料の使用は、局所デバイス熱源領域からの熱伝達を増加させることができる。
【０１２１】
したがって、特定の実施形態では、デバイス積層体からの熱の、熱拡散及び除去を容易にするために、熱発生デバイス層の間に構造化された高熱伝導性層を追加することが望ましい場合がある。具体的には、高エネルギー陽子注入、低熱蓄積層（ｌｏｗ−ｔｈｅｒｍａｌ  ｂｕｄｇｅｔ  ｌａｙｅｒ）の切断及び移着結合の使用は、局所的なデバイス構造の「ホットスポット」からの熱拡散を容易にし、局所的な冷却剤フローの使用を介してデバイスの熱エネルギーを効率的に除去し得る。
【０１２２】
陽子注入ステップでのフォトレジスト（又は後述する酸化物）のパターン化され、積層冷却剤フローのための層間チャネルを形成するために平面デバイス表面に結合された頂部層の使用によって形成されるパターン化された切断領域と組み合わされた陽子切断及び層移着方法、及び高熱伝導性（及び低電気伝導性）を有する層間構造の使用は、複雑な３Ｄデバイス積層内の熱環境を制御するための柔軟な設計要素を提供する。
【０１２３】
種々の一般的な半導体材料の熱伝導率を比較すると、ＳｉＯ２より実質的に高い熱伝導率を有する種々の材料が示され、ＳｉＣ及びＡｌ２Ｏ３（サファイア）はこの目的のための候補に含まれる。他の高熱伝導性材料もまた、等価なＳｉＯ２層と比較して、約１０から約１００のファクターによって熱拡散及び伝達を拡張する目的で使用され得る。
【０１２４】
以下の表１は、いくつかの一般的な半導体及び絶縁体膜の熱伝導率（単位：Ｗ／ｍ−Ｋ）を示している：
Ｓｉ：  １３０（Ｗ／ｍ−Ｋ）
ＳｉＯ２：  １．３（Ｗ／ｍ−Ｋ）
ＳｉＣ：  １２０（Ｗ／ｍ−Ｋ）
Ｇｅ：  ５８（Ｗ／ｍ−Ｋ）
ＧａＡｓ：  ５２（Ｗ／ｍ−Ｋ）
Ａｌ２Ｏ３：  ３０（Ｗ／ｍ−Ｋ）
【０１２５】
約０．５〜２μｍの層間熱広がり層の厚さは、効率的な熱流動が期待される。
【０１２６】
図１６は、冷却剤チャネルを組み込んだ、所定の位置に配置された高Ｋ層を含む、単純化された断面図を示す。
【０１２７】
半導体、誘電体及び金属材料の多様な層を含む集積回路デバイスは、製造中に実質的な内部応力を発現する可能性がある。アドレス指定されていなくても、これらの応力は、７００マイクロメートルを超える厚さを有する全厚のＳｉウェハを、種々の凹形、凸形、及び複雑な形状に反らせるのに十分に大きくなり得る。これらの変形は、デバイスの製造中に細線リソグラフィ光学系に問題を生じさせるのに十分大きくなり得る。
【０１２８】
デタッチした薄い（例えば、数マイクロメートルの）基板上の応力含有デバイス層が平坦表面上に支持されていない態様で配置された場合、ウェハスケールの組み合わせの応力誘起変形は、平担基板表面への結合のための課題を引き起こし得る。これらの効果のために、薄いデバイス層は、剛性結合構造に取り付けられ得、初期基板ウェハからデタッチされる前に、応力層が取り付けられた状態で平坦結合界面を維持することができる。
【０１２９】
図１７Ａは、薄い基板層上の、その薄い基板層を凹状に変形させる、製造後の正味の圧縮応力下での、デタッチされた、支持されていないデバイス層の一例の簡略図を示す。実際のデバイス層の変形は、凹状、凸状、及び複雑な「ポテトチップ」形状であり得る。これらの変形は、平面表面への結合時の挑戦、ならびに、追加の製作ステップ中及びデバイス動作中の後続の熱サイクル中の過剰な局所的応力による結合不良及びデバイス劣化を招く可能性がある。
【０１３０】
応力含有層を結合に適した平面形状に形成するために剛性の一時的結合ホルダを使用しても、複合結合積層体内の補償されていない応力は、その後の製作ステップ中及びデバイス動作中の熱応力から、結合故障及びＩＣデバイス劣化を招く可能性がある。
【０１３１】
したがって、実施形態は、（複数の）応力補償層を応力デバイス薄移着層の裏側に付加することを提供し得、改善された層間デバイス及び結合パッドアライメントを含む結合プロセスを容易にし、後続の製造及びデバイス動作熱サイクルの有害な影響を補償し得る。米国特許第７，７７２，０８８号は、あらゆる目的のために参照により本明細書に組み込まれる。
【０１３２】
裏面応力補償材料は、素子層に対して相補的な熱膨張特性を有し、素子構造の内部応力の歪み効果をオフセットするのに十分な厚さを有する材料から選択されることができる。
【０１３３】
図１７Ｂは、応力デバイス層を頂部側に含む薄い基板の裏面に応力補償層を追加した場合の効果を示す簡略断面図である。応力補償裏面層の役割は、（１）平担結合面への結合を容易にすること、（２）ウェハレベル結合の間、結合パッドアラインメント精度を改善すること、及び／又は、（３）後続の製造ステップの間、そして、デバイス積層動作の間の差分熱応力（ｄｉｆｆｅｒｅｎｔｉａｌ  ｔｈｅｒｍａｌ  ｓｔｒｅｓｓ）のの影響を打ち消すこと、である。
【０１３４】
応力補償層は、移着デバイス層が一時的な結合構造に取り付けられている間に、移着デバイス層の裏面に直接層移着することによって形成することができる。場合によっては、応力補償層をＣＶＤ又は他のアプローチによって堆積させることができる。
【０１３５】
応力補償された平坦な移着層は、ウェハレベル結合中に高度の結合パッドアライメントを達成するための望ましい幾何学的形状を提供することができ、これは、３ＤＩＣ製造のための良好なウェハレベル結合の１つの考慮事項であることに留意されたい。
【０１３６】
実施形態は、化学的又は機械的に「弱い」分離層上への単結晶層移着を使用することができる。特に、ＩＣ又は他のデバイス製造プロセスの熱的、化学的及び機械的ストレスに耐えるのに十分にロバストであるが、誘導された化学的又は機械的作用の下で分離経路を形成するのに十分に「弱い」、高純度の単結晶材料層を一時的な保持層上に付着させることを可能にすることが望ましいかもしれない。
【０１３７】
これらの弱い一時的分離層の実施例は、（１）熱成長、ＣＶＤ堆積、又は直接注入及びその後の熱処理によって形成された酸化物層であって、下地のＳｉＯ２層に対するＨＦアタックなどの選択的エッチング液の化学的作用によってオーバーレイ層の下に分離経路を形成し得るもの、（２）選択された化学的又は機械的アタックの下に分離経路を形成し得る一般的な基板材料の多結晶又は多孔質形態の様々な形態を含むことができる、これらに限定されない。方向付けられた機械的アタックの形態は、（１）分離したくさび形ツールに方向づけられる横方向の力によって始まる応力支援亀裂形成、及び（２）多孔質基板材料領域などの機械的に弱い層に方向づけられた横方向の流体ジェットによる運動学的アタックを含むことができるが、これらに限定されない。
【０１３８】
化学的又は機械的に弱い分離層の幾つかの形態は、高性能半導体デバイスの作製に有用な高純度及び高品質の結晶上部層のエピタキシャル成長に必要な高レベルの結晶界面を欠いている可能性がある。
【０１３９】
好適に画定された切断表面に沿った室温での機械的分離のための濃水素層を形成するために、高エネルギー陽子注入を使用すると、実施形態は、完全に形成されたトランジスタ層及びマルチレベル金属相互接続ネットワークを含むデバイス構造全体を分離し、後の製造及びデバイス集積処理のために適切に選択された一時的分離層上に結合するために使用されることができる。これに続いて、キャリア基板からの後続の分離が行われ得る。
【０１４０】
また、実施形態による方法及び装置は、その後キャリア基板からの分離に先立って、電気的、機械的又は光学的デバイス内に形成される均一な高純度の結晶層を分離及び結合するために使用されることができる。
【０１４１】
図１８は、基板上の化学的又は機械的に「弱い」分離層上に高純度の単結晶移着層を結合する簡略図である。高エネルギー陽子注入と陽子分布のピークに沿った室温分離を用いることにより、上部結晶移着層は所望の厚さに形成されている。上部移着層は、均一な結晶層であるか、又はＩＣ、機械的又は光学的デバイス及びそれらの対応する金属相互接続ネットワークの組み合わせを含むことができる。
【０１４２】
実施形態はまた、高感度ＣＭＯＳデバイス構造の分離及び層移着積層に有用な陽子インプラントを提供することができる。前述したように、実施形態では、高エネルギー陽子注入を利用して、フォトレジスト又はＣＶＤ誘電体の頂部層と、多層金属相互接続ネットワーク及びトランジスタ層との組み合わせの、阻止能（ｓｔｏｐｐｉｎｇ  ｐｏｗｅｒ）効果及び組み合わせ厚さよりも数ミクロン下の濃水素切断表面を形成する。
【０１４３】
金属相互接続層及びトランジスタ層を介する高線量高エネルギー陽子ビームの通過から生じる放射線損傷の影響は、管理可能なレベルであり得、これは、適度な温度での標準的なアニーリングサイクルによって回復可能である。さらに、特定の放射線損傷効果が特に懸念される場合、実施形態は、デバイス誘電体層における放射線損傷効果の懸念を回避する実装を含むことができる。
【０１４４】
ＣＭＯＳデバイス層及びそれらの関連する金属相互接続ネットワーク層への高線量高エネルギー陽子注入の間の放射線損傷の可能性に関する一つの問題は、種々の誘電体層における結合破壊効果である。これは、高エネルギー陽子ビームの通過による電子停止事象（ｅｌｅｃｔｒｏｎｉｃ  ｓｔｏｐｐｉｎｇ  ｅｖｅｎｔｓ）、又は加速器ビームラインにおける再結合事象に続くイオン−電子緩和によるＵＶ放射によるものである。
【０１４５】
高線量、高エネルギーの陽子注入がＣＭＯＳデバイス製造プロセス中の特定の点で行われる場合、陽子ビームからの放射線効果を実質的に回避することができる。ＣＭＯＳプロセスにおける１点は、ＭＯＳ接合部におけるドーパントの活性化に関連する高温（例えば、５００℃を超える）プロセスが完了した後、及び感受性ゲート積層酸化物の堆積及びその後の金属相互接続ネットワークへの層間誘電体の組み込みの前に生じると識別することができる。
【０１４６】
ＣＭＯＳ製造プロセスにおけるかかる時点で、デバイスウェハの主要材料は、ポリシリコンで充填された側方絶縁領域を有するドープ接合部の結晶シリコン及び基板ウェハである。主にシリコン材料における唯一の実質的で長期的な放射線損傷効果は、陽子減速プロセスの核阻止成分から生じる格子損傷と関連している。
【０１４７】
高エネルギー陽子ビームの格子損傷事象は、陽子プロファイルのピーク近傍に局在し得る。実施形態によれば、そのピークは、トランジスタ層内のＣＭＯＳ接合部の数ミクロン下に配置されることができ、層分離の間に、切断表面の局在化のための重要な水素トラップ部位を提供することができる。ＣＭＯＳトランジスタ層とそれに関連するキャリア空乏層との間の数ミクロンの分離と、後続の層分離領域における陽子誘起の格子損傷は、陽子格子損傷層による有害なデバイス効果のリスクを回避するのに十分であり得る。
【０１４８】
多くの先進的なＣＭＯＳデバイスでは、ゲート積層領域は、初期には一時的なフィルム及び構造によって画定され、高温熱サイクルの完了後に、高誘電率（「高ｋ」）ゲート酸化物及び多層金属ゲート電極を組み込んだ最終デバイス構造によって、「置き換えられる」。「置換ゲート」製造サイクルに続いて、最終ゲートと金属間層（低ｋ）誘電体の材料特性により、最終的なＣＭＯＳデバイス製造プロセスの許容熱サイクルは５００℃以下に制限されている。
【０１４９】
「置換ゲート」製作の直前の時点で実行される高線量陽子注入は、最終的なデバイスゲート及び金属間層誘電体への損傷のリスクを回避し、移着デバイス層の製作が完了した後の層分離において所望の非熱的分離プロセスの前の自発的な層分離につながり得る５００℃以上の熱サイクルに曝されることはないであろう。
【０１５０】
図１９Ａは、ＣＭＯＳトランジスタ層の数ミクロン下に配置された濃水素層を形成するための高エネルギー高線量陽子注入の簡略断面図を示す。これは、トランジスタ接合におけるドーパント活性化に関連する＞５００℃のアニールの完了後、最終デバイスゲート誘電体及び金属ゲート電極を含む「置換ゲート」の作製前に行われる。
【０１５１】
図１９Ｂは、最終ゲート積層体及び金属相互接続構造の形成が完了した後のＣＭＯＳデバイス層の単純化された断面図であり、「置換ゲート」作製ステップの直前に実施された高エネルギー、高線量陽子注入によって形成された濃水素層を有する。最終ゲート及び金属間層誘電体の材料特性は、作製プロセス温度を５００℃未満に制限し、これは、完全なデバイス構造も完成後に、非熱的なアプローチによる所望の分離前に、濃水素領域に沿って自発的に分割する条件も回避する。
【０１５２】
実施形態による方法及び装置の利用は、積層順及び層間厚さによる層間帯域幅の変調を可能にし得る。特に、３ＤＩＣ積層の主な目標は、デバイス間の信号処理通信のための帯域幅を増加するための代替経路を提供することである。
【０１５３】
帯域幅は、ＣＰＵクロック周波数によって近似されることが多いデータ信号周波数と、外部通信チャネルの数との積である。その履歴史の大部分において、ＩＣの開発は、ＣＰＵ及び他のデータ処理チップサイクル周波数を増加させることに焦点を当ててきたが、これは、おそらく、チップパワー使用を増加させる代償となる。通信チャネルの数は、平坦デバイスの周辺に沿って利用可能な結合パッドの密度によって制限されてきた。
【０１５４】
３ＤＩＣ積層法の開発によって、層間通信ラインの密度によって測定した垂直チャネルの可能な数が増加している。この層間通信チャネルの密度は、垂直接続チャネルの密度が増加するにつれて増加する。層間接続の密度の便利な尺度は、通信ピン間隔又は「ピッチ」の逆二乗である。具体的には、ＩＯ密度＝１／（ピンピッチ）２とする。
【０１５５】
最小金属チャネル又は「ピン」ピッチは、様々なプロセス及びデバイス考察に依存する。一つの要因は、層間金属チャネルのアスペクト比（ＡＲ）：充填されるべきビア孔の長さに対する金属ラインの直径の比である。従来の「スルーシリコンビア」（ＴＳＶ）構造は、典型的には、約５〜２０の間のＡＲを示すことができる。これは、ＩＣデバイス用の高密度金属化におけるビアの典型的な設計ルール（しばしば、２未満のＡＲを有する）よりもかなり高い。
【０１５６】
従来のＴＳＶ構造の充填密度に影響を及ぼすデバイスの一つの考察は、マイクロメータスケールのＣｕシリンダとＳｉデバイス材料の異なる熱膨張から生じるデバイス間応力である。Ｃｕビアラインの直近環境における不所望な局所応力は、マイクロメートルスケールの「キープアウト」ゾーンを画定する設計ルールを導く可能性があり、そこでは、能動回路素子は、ランディングパッドを介してＣｕの近傍から排除される。これは、回路の密度、性能、及び歩留まりに影響を及ぼす。
【０１５７】
したがって、特定の実施形態の方法及び装置は、隣接するデバイス層間のレベル間金属チャネル密度及び対応する通信帯域幅を局所的に増加させるための１つ以上の手順を提供することができる。非熱的層分離及び３ＤＩＣ積層体上への結合のための濃水素領域を形成するために、実質的に完成された金属相互接続ネットワーク及び完全に形成されたＣＭＯＳトランジスタ層を介した高エネルギー高線量の陽子注入を使用することは、（最小のキャリア空乏層厚を有するＳＯＩ埋め込み酸化物又は他のデバイスタイプ上のデバイス層の場合の）数マイクロメートル（以下）の層間分離を提供する。これにより、現在のＴＳＶ及びインターポーザの積層方法に典型的な数十マイクロメートルよりも実質的に小さい層間分離を可能する。実施形態によって提供されるより、薄いデバイス間Ｓｉ層と、除去インターポーザと、関連する接着剤層とは、より短く、より薄いデバイス間金属信号接続の製造を可能にし、現在の数ミクロン厚のＣｕ  ＴＳＶチャネルの熱応力から生じる「デッドゾーン」効果を大幅に減少させる。
【０１５８】
高い層間帯域幅が望まれる場合（例えば、ＣＭＯＳイメージセンサ層及び信号処理デバイスからの接続）、いくつかの実施形態は、移着デバイスの金属相互接続ネットワークの頂部層を、３ＤＩＣ積層体内の下部デバイス層の金属ネットワークの頂部層内の層間接続チャネルにアライメントし及び結合させるために、種々の層間移着技術を使用することができる。かかる層移着アプローチは、図１２〜１５に概説されている。
【０１５９】
この特定の手順では、層間通信チャネル密度は、２つのデバイス層の頂部層金属化層における、数マイクロメーターのオーダーのピンピッチを有するピン密度と同様であると予想される。この「頂部‐頂部」層結合は、既存の２．５Ｄ及び３Ｄチップ積層技術よりも１００〜１，０００倍高い層間接続密度と、それに対応する帯域幅の増加をもたらす。
【０１６０】
図２０は、３ＤＩＣ積層体における、移着デバイス層と下部デバイス層との「頂部‐頂部」金属層結合の簡略化された断面図を示す。このアプローチは、ＣＭＯＳデバイスの頂部金属層のバイア密度と同様に、レベル間金属接続チャネル密度、及び対応する帯域幅の増加を提供することができる。
【０１６１】
実施形態による３ＤＩＣ構造の特定の例は、１．Ｅ＋０２〜１．Ｅ＋０４のピンピッチ範囲（ｎｍ）にわたって、約１．０Ｅ＋０６〜１．０Ｅ＋０８の間のＩＯ密度（ピン／ｃｍ２）によって特徴付けられ得る。一実施形態では、ＴＳＶの深さが１μｍの場合、アスペクト比（深さ：直径の最小幅）は、約０．１〜１μｍのＴＳＶの直径の範囲にわたって１０〜１の範囲にあり得る。
【０１６２】
上述のように、実施形態による３ＤＩＣ構造を形成するための陽子注入は、約３００  ｋｅＶ−５ＭｅＶ、約５００ｋｅＶ−３ＭｅＶ、約７００ｋｅＶ−２ＭｅＶ、又は約８００ｋｅＶ−１ＭｅＶの間のエネルギーを含む、約１ＭｅＶのエネルギーで起こってもよい。全ての目的のために参照により本明細書に組み込まれているのは、米国特許公開第２００８／０２０６９６２号公報である。
【０１６３】
かかるより高いエネルギーレンジでの水素イオンの注入特性は、ＳＯＩウェハ製造のための層移着プロセスの典型的な４０ｋｅＶエネルギーの間で変化し得ることに留意されたい。一次的記述は、「ストラグリング」反映する陽子プロファイルの「半値幅」の（＜ΔＸ＞）を、「投影距離」プロファイルの深さ（＜Ｘ＞）に対する比である。
【０１６４】
実施例における＜ΔＸ＞／＜Ｘ＞の結果の比較は以下の通りである：
●  陽子注入エネルギー４０ｋｅＶ：＜ΔＸ＞／＜Ｘ＞＝０．１９６≒０．２
●  陽子注入エネルギー１ＭｅＶ：＜ΔＸ＞／＜Ｘ＞＝０．０４８≒０．０５
したがって、１ＭｅＶ陽子プロファイルは４０ｋｅＶのプロトンプロファイルよりも≒４倍もシャープである。
【０１６５】
３ＤＩＣ構造は、通常、ウェハレベルで積層される。ウェハレベルの処理は、特に、本明細書に記載されている完全に金属化されたＣＭＯＳデバイスのための移着方法の直接性と組み合わされる場合、経済的で効率的な処理のために実質的な利点を有する。
【０１６６】
結合された構造のウェハレベルの処理は、典型的には、同じサイズのウェハが使用され、結合されたウェハ上のダイの配置が密接に協調されて、分離さ積層されたれた３ＤＩＣ構造を生じると仮定する。これらの条件は、量産製造工場プロセス（ｍａｓｓ−ｐｒｏｄｕｃｔｉｏｎ  ｆｏｕｎｄｒｙ  ｐｒｏｃｅｓｓｉｎｇ）において２００ｍｍ又は３００ｍｍ  Ｓｉウェハ上に作製される大面積の論理デバイス及びメモリデバイスに対して一般的に満たされる。
【０１６７】
ＲＦチューナ、増幅器等のような通信リンクのための多くの望ましい構成要素は、ｃｍ２サイズの論理デバイス及びメモリデバイスよりもダイのサイズがかなり小さい。これらのより小さいダイサイズのデバイスは、１００、１５０ｍｍのような多様なウェハサイズで作製され得、無線周波数シリコンオンインシュレータ（ＲＦ−ＳＯＩ）、ＧａＡｓなどの非バルクシリコン基板を使用し得る。
【０１６８】
多様なダイサイズを有する積層構造に関連する多くの課題がある。デバイスアライメントは重要であり、ダイを薄くするために使用される裏面研磨プロセスに固有の厚さのばらつきによって複雑になり得る。裏面研磨プロセスのための全厚さ変化（ＴＴＶ）は、典型的には約５％の範囲である。かかる変化は、多層が積層されるときに合成され、層間接続を容易にするための半導体形成プロセスの実行を困難にする。その結果、積層されたデバイスは、垂直積層体内のデバイスを接続するために、比較的大きなはんだバンプ及びインターポーザ層を使用する。さらに、多くのデバイスは、パッケージ内に並んで（ｓｉｄｅ−ｂｙ−ｓｉｄｅ）配置された複数の層を接続するためにボンディングワイヤを使用する。
【０１６９】
本開示の実施形態は、不均一なダイサイズを含む３ＤＩＣ構造のためのデバイス及びプロセスを含む。ベース基板を切断するために誘電体及び導電性材料を含む回路構造を介してイオン注入を行うことによって形成されるダイは、薄化プロセスを単純化し、裏面研磨プロセスよりも小さいバラツキを有する。イオン切断によって得ることができるＴＴＶ値は、例えば、２％未満、１．５％未満及び１．０％未満であり得る。さらに、裏面研磨は、半導体デバイスにかなりの量の機械的応力を加え、デバイス内の構造を破壊し得、さらなるアライメント及び性能の問題を引き起こす。
【０１７０】
図２１は、異なるダイサイズを有する３ＤＩＣ構造を形成するためのプロセス２１００の実施形態を示す。プロセス２１００の利点は、ウェハレベル処理の経済的な利点と、多様な基板材料およびウェハサイズの多様な基板上に製造され得る、より小さな面積のダイの層を複合３ＤＩＣ構造に組み込む柔軟性とを組み合わせていることである。
【０１７１】
２１０２でベースデバイス構造が準備される。図２２は、ベースデバイス構造２２０２が高エネルギー水素注入を使用して調製される実施形態を示し、ここで、例えば、高線量水素注入のピーク濃度はＣＭＯＳ又はＭＥＭＳ素子層であり得る金属化層の下の基板領域に位置する。
【０１７２】
水素濃度ピークのおおよその位置に沿って切断した後、切断平面に沿った残留損傷が除去され、図２３に示されるように、移着されたデバイス層が別のウェハスケールデバイス層に結合される。図２３に示される実施形態では、ベースデバイス構造２２０２は、２つのウェハレベル結合半導体層２２０２Ａ及び２２０２Ｂを含み、これらは、半導体ウェハ上に形成される誘電性構造及び導電性構造を介したイオン注入によって形成される。いくつかの実施形態では、ベースデバイス構造２２０２は、２つ以上の積層半導体層又は単一の積層半導体層であり得る。
【０１７３】
図２３は、２つの層の金属化された層に沿って結合が行われるデバイス配向におけるウェハレベル結合を図示し、上部（第２）デバイス層２２０２Ｂは、上向きの下部（第１の）デバイス層２２０２Ａに比べて下向きである。図２３には、第１デバイス層及び第２デバイス層のそれぞれの単一のデバイスのみが示されているが、一実施形態では、ウェハ上の複数のデバイスに対して、切断及び結合操作が実行される。
【０１７４】
２つのデバイス層２２０２Ａ、２２０２Ｂが互いに結合される前に、金属間誘電体材料によって絶縁された１つ以上の中間層２２０４の堆積及びパターニングの機会が存在し、これは、信号、タイミング、ポーザ、及びグランド接続のための垂直接続（デバイス‐デバイス）及び横方向接続の両方を提供することができる。この種のデバイス間金属接続層２２０４は、最新の２．５Ｄのマルチチップパッケージングスキームの再分配層（ＲＤＬ）に、機能的に類似している。
【０１７５】
第１デバイス層２２０２Ａの第２デバイス層２２０２Ｂへの結合後、中間接続層２２０４を含む垂直ビア２２０６は、デバイス層と結合信号パッドの頂部表面アレイとの間の接続を提供するために、エッチングされ、金属で充填される。
【０１７６】
プロセス２１０４において、ベースデバイス構造２２０２の露出された上部表面に、相互接続層２２０８が形成される。相互接続層２２０８は、ベースデバイス構造２２０２の頂部層上に様々なより小さなダイ構成要素を直接ピックアンドプレースするための適切なボンディングパッドと、ならびにベースデバイス構造２２０２によって露出されるコンタクトパッド間の界面への横方向配線接続と、を含み得る。
【０１７７】
一実施形態では、相互接続層２２０８の頂部金属層は、複合デバイスのための横方向通信、電力及びグランド接続のための多層金属ネットワークを含み、より小さく、多様なタイプのダイとのフェースダウン金属接続の配置及び結合のために設計されたボンディングパッドアレイを追加している。
【０１７８】
図２４に示すように、プロセス２１０６において、１つ以上のダイ２２１０が相互接続層２２０８上に配置される。１つ以上のより小さいダイ２２１０は、既知のピックアンドプレース技術を使用して配置され、１つ以上のより小さいダイ２２１０の端子を、相互接続層２２０８の上部表面に露出されたボンディングパッドとアライメントさせ得る。複合ウェハレベル結合構造２２０２上の個別のダイタイプの位置及び金属間結合は、自動ダイピックアンドプレース及び結合装置によって達成され得る。
【０１７９】
いくつかの実施態様において、より小さなダイ２２１０は、互いに異なるサイズ及び厚さを有する。より小さいダイ２２１０は、異なる機能を実行する異質なデバイスセット、又は均質なデバイスセットであり得る。
【０１８０】
ダイ２２１０は、様々な厚さを有してもよく、いくつかの実施形態では、所望の基板厚さ（例えば、１〜１０ｕｍの範囲）よりも厚くてもよいので、２１０８では、追加されたより小さなデバイスの基板ダイと同様のＣＰＭプロセス下のエロージョンレートを有する堆積材料の層が、複数のダイ２２１０の間、複数のダイ２２１０にわたって形成され得る。
【０１８１】
例えば、図２５に見られるように、誘電体材料２２１２は、プロセス２１０８内のダイ２２１０を含むデバイス構造の露出表面にわたって堆積され得る。誘電体材料２２１２は、より小さいダイ２２１０の電気的絶縁を提供する。誘電体材料２２１２は、ＣＶＤ酸化物又は他の適切な絶縁材料を含む、漂遊電流からの絶縁を提供する、半導体産業で一般に使用される種々の材料のうちの１つ以上であってもよい。
【０１８２】
いくつかの実施態様において、２１１０において、充填剤材料２２１４は、誘電体材料２２１２上に堆積される。ダイ２２１０がＳｉデバイスである場合、堆積層は、プラズマ堆積ポリＳｉ又はアモルファスＳｉであり得る。充填剤材料２２１４は、例えばＣＭＰを実施することによって、２１１２において、構造を平坦化する際に、誘電体材料２２１２及びより小さいダイデバイス２２１０の基板材料と同様のエロージョンレートを有するように選択され得る。
【０１８３】
プロセス２１００及び関連する図面は、別個の誘電体材料２２１２及び充填剤材料２２１４を形成することを記載しているが、いくつかの実施形態では、単一材料又は２つ以上の材料のみが、ダイ２２１０にわたって堆積される。
【０１８４】
２１１２において、平坦化プロセスは、接触パッドが露出するまでデバイスの上部表面を平坦化するために実行される。ＣＭＰプロセスのためのスラリー化学は、誘電体材料２２１２及び充填材料２２１４に基づいて選択され得、追加されたより小さいダイ構造２２１０及び堆積されたオーバー層材料内の基板のほぼ等しいエロージョンレートを達成し得る。一実施形態では、平坦化プロセス２１１２は、後に追加された構造及びボンディングパッドと相互接続するための垂直金属ビアの後の形成のために、追加されたより小さいダイ２２１０基板を約１０μｍ以下の厚さに薄化する。一実施形態によると、平坦化２１１２は、１０〜３０μｍの全体の層厚が得られるまで実行される。
【０１８５】
加えて、平坦化プロセス２１１２は、横方向信号、パワー及びグランド接続、並びに、ウェハレベル又は別個のダイ配置方法での複合構造に追加される追加層の接続のために設計されたボンディングパッドのためのマルチレベル金属相互接続の後続の追加のために新たに拡大された複合デバイス構造のための平坦な頂部表面を提供する。一実施形態では、平坦化プロセス２１１２は、表面粗さが５オングストローム以下、又は３オングストローム以下のＲＡ値を有するまで、頂部表面で実施され得る。
【０１８６】
プロセス２１００の蒸着及び平坦化要素は、より小さなダイ２１１０の基板が所望の厚さに薄化されるように実施され得る。加えて、誘電体材料２２０８及び充填材２２１０は、機械的支持を提供し、いくつかの実施形態では、ダイ２１１０にわたって形成された１つ以上の層は、最終的な３ＤＩＣ構造からの熱伝達を促進する。
【０１８７】
いくつかの実施態様において、追加の層は、より小さなダイ２２１０上に配置されない。これらの実施形態では、デバイスは、より小さいダイ２２１０上に上部デバイス構造を配置することなく、平坦化２１１２の後にパッケージ化され得る。
【０１８８】
図２６に示すように、プロセスにおいて、１つ以上のより小さなダイ２２１０のうちの少なくとも１つを３ＤＩＣの上部デバイス層２２１８に電気的に結合するための相互接続構造２２１６が形成される。相互接続構造２２１６は、より小さいダイ２２１０の露出表面、及び／又は、上部デバイス構造２２１８がより小さいダイ上に配置される前に上部デバイス構造２２１８の露出表面上に形成され得る。様々な実施形態では、上部デバイス構造２２１８は、図２３に示すような単一の基板、２つのウェハレベル結合基板、又は２つを超える基板であってもよい。
【０１８９】
プロセス２１００の実施形態は、マルチレベルデバイス構造を複合３ＤＩＣ構造に結合結合するために、ウェハレベルのプロセスフローに別個のダイの層を追加することを提供する。プロセス２１００に従って作製されるデバイスは、マルチチップ層内の多様な追加ダイの横方向の電気的絶縁を有し得、ウェハレベル及び個別のダイ配置を含む複合デバイス構造のための横方向の金属接続ネットワークと同様に、高密度、高帯域幅ネットワーク内の垂直方向の金属接続を含み得る。異なる厚さのより小さいダイが提供される場合、プロセス２１００は、複合デバイス層内の多様な基板の平坦化及び薄化によって、これらの構造を収容することができる。
【０１９０】
金属化されたトランジスタ及びＭＥＭＳデバイス層のウェハレベル移着を使用する３ＤＩＣ製造の過程において、水素注入の深さを局所的に調整することが有利である状況が発生し、これは、層移着のためのインプロセス工程において、切断平面の概略の局所的位置を決定する。
【０１９１】
マイクロプロセッサ論理回路や画像解析表示ドライバ用グラフィックスプロセッサなどの３ＤＩＣ積層アレイを有する高密度高性能回路素子の動作における主な課題は、活性デバイスコアからの熱の除去である。
【０１９２】
上述したように、冷却剤流体フローのためのチャネルのネットワークは、水素深さ及び後続の切断表面に局所オフセットをもたらすのに十分な厚さで形成された材料からなるパターン化された「レンジ調整」層を加えることにより水素注入プロファイルの局所浸透深さを調整することによって、熱生成トランジスタ層の近位に形成することができる。可変深さ切断表面に沿ってデバイス移着層を切断した後、図１に示すように、他のデバイス層の平坦化された頂部層などの平坦表面に移着デバイス層を結合することによって、チャネルのネットワークは底部表面に形成されることができる。
【０１９３】
レンジ補償層は、注入ステップ後にパターン化された酸化物層の除去のためのエッチストップとして作用する、パターン化されていないシリコン窒化物層と組み合わされた適切な厚さのＣＶＤシリコン酸化物のパターン化された層を含み得る。別の実施形態では、レンジ補償層は、厚いフォトレジストのパターン化された層である。
【０１９４】
図２７は、図２６のデバイスには存在しないいくつかの特徴を有する下部の間に配置された多様なサイズのダイ２７１０を含むデバイスの一実施形態を示す。多様なダイ２７１０は、金属及び誘電性構造を介してイオン注入してウェハレベルにおいて切断層を形成し、上部及び下部を結合して下部デバイス構造２７０２を形成することによって形成され得る上部及び下部を含むベースデバイス構造２７０２にわたって形成される。加えて、図２７のデバイスは、ベースデバイス構造２７０２の上部と下部との間の界面及び上部デバイス構造２７１８の基板の下部表面に配置される複数の冷却剤チャネル２７２０を示す。
【０１９５】
図２７に示すデバイスの、図２６のデバイスとは異なる別の特徴は、垂直相互接続構造の位置である。図２６の実施形態は、上部デバイス構造２２１８及び充填剤材料２２１４を通る垂直ビア２２０６を有するが、図２７は、下部構造２７０２と、小型ダイ２７１０と、上部構造２７１８とのデバイス間に電気通信を提供するために小型ダイ構造２７１０を貫通する垂直ビア２７２２を示す。当業者は、図２６及び図２７に示される特定の特徴を超えて、多くの変形が可能であることを認識するであろう。
【０１９６】
本開示によるプロセスは、移着されたデバイスの局所領域内の全金属層の密度の大きな変動を含む移着デバイスに適用され得る。半導体デバイスの金属及び誘電性構造を介して水素イオンを注入する場合、切断平面の深さは、回路層における導電性及び誘電性構造の配置によって影響され得る。例えば、図２８に見られるように、切断平面として現れるピークエネルギーの深さは、デバイスの高密度領域では、低密度領域又は疎領域よりも小さい場合がある。ある状況では、層間移着結合のプロセスを簡単にするために、回路層の下の同じ平面位置に注入された水素プロファイルの深さを有することが望ましい場合がある。
【０１９７】
水素切断平面の深さは、論理コア上の高密度多層金属化層が、メモリ（例えば、埋め込みＳＲＡＭ）内のより疎な金属相互接続ネットワークと、タイミング及び入力／出力回路とによって取り囲まれる高性能マイクロプロセッサの異なる領域の間で変化し得る。他の実施例は、高密度金属化画像処理回路がより疎に金属化された光センサアレイで取り囲まれている光センサ（携帯電話カメラなど）デバイスを含む。加えて、ＭＥＭＳデバイスは、しばしば、種々の材料密度の多層及び開放空間を含む。これらの変化は、水素イオンに対する異なる阻止能に変換され、これは、切断平面の深さを変化させることができる。実施形態では、ＭＥＭＳデバイスを含むデバイスを移着することを含む。
【０１９８】
図２９に見られるように、局所的な水素プロファイルシフトは、ほぼ平坦な水素ピークプロファイルの深さ及び切断平面をもたらすように、適切な厚さ及び水素阻止能のパターン化されたレンジ補償層２９０２によって補償され得る。したがって、本開示の実施形態は、半導体デバイスの頂部表面にわたってレンジ補償層２９０２を形成し、半導体デバイスの上部表面と切断平面との間に存在する材料の密度及び／又は種類の変化に起因するイオン浸透深さの変化を補償することを含んでもよい。
【０１９９】
図２９に示される例のようないくつかの実施形態では、補償層２９０２は、均一な厚さを有し、かつ、さもなければ補償層のない領域よりも高いイオン浸透深さを有するであろうデバイスの領域の上に選択的に堆積される。他の実施形態では、補償層２９０２は、イオン浸透深さの複数の変化を説明するために（ａｃｃｏｕｎｔ  ｆｏｒ）厚さの変化を有する。例えば、補償層２９０２の形状は、補償層を欠くデバイス上にイオン注入を実行し、切断平面内の深さの変化を測定し、深さの変化の鏡像として厚さが変化する補償層を形成することによって、現像されることができ、例えば、より大きい深さのイオン浸透領域は、補償層のより厚いセクションと相関し、その逆も同様である。
【０２００】
１ミクロン以上のオーダーの高エネルギー水素イオンの横方向ストラグリングにほぼ等しい横方向スケールにわたる密接に間隔を置いた阻止能の変動は、水素プロファイルの深さの変動において一般には再現されない。したがって、レンジ補償層２９０２の厚さは、領域内の個々のナノスケール構造に基づいて変化するのに対して、回路の１つの機能領域から別の機能領域まで変化し得る。
【０２０１】
一実施形態では、高濃度水素プロファイルによって画定される切断平面に沿って形成される冷却剤チャネルの形成によって、体積３Ｄ複合マルチデバイス層システムにおける回路スイッチング及び抵抗電力損失によって生成される熱を能動的に除去するための準備がなされる。切断面の深さは、水素注入前にデバイス表面に加えられるパターン化層の厚さ、阻止能及び位置によって画定される。
【０２０２】
図２Ａに示すように、本開示の実施形態は、冷却剤チャネルを含む。図２Ａの実施例では、冷却剤チャネルは、切断層を形成するために水素が注入されるときに存在するパターン化されたＣＶＤ酸化物オーバレイヤを用いて、注入される水素の深さプロファイルを調整することによって作製された。関連するＣＶＤ窒化物層は、ＣＶＤ酸化物層パターン化のためのエッチストップを提供するために使用される。ＣＶＤ窒化物層及び酸化物層の両方は、後の処理で除去される。
【０２０３】
図２は、パターン化された停止層（ｓｔｏｐｐｉｎｇ  ｌａｙｅｒ）フォトレジスト層で陽子深さをオフセットすることによって、切断表面に沿って形成された冷却剤チャネルの実施形態を示す。他の実施形態では、停止層は、デバイスウェハ表面上に堆積された同様の高密度材料であり得る。下地の未パターン化されていないＰＲ層の厚さ及び阻止能は、移着デバイス層の下の基板材料中の切断表面フィーチャの深さを調整するために用いられることができる。図２は、調整された切断表面を下地デバイス又は基板層の平坦な頂部表面に結合することによる、完成された冷却流体チャネルの形成を示す。
【０２０４】
一実施形態では、冷却剤チャネルは、表面コーティングを適用することによって強化される。表面コーティング材料は、能動デバイス層から冷却剤チャネル内の冷却流体への熱伝達を改善するため、及び／又は冷却剤チャネル内の熱伝達流体と基板材料との間の化学反応を低減又は除去するために選択され得る。例えば、いくつかの実施形態では、冷却剤チャネルは、高い熱伝導率を有する層に配置され、高熱伝導率材料は、冷却剤チャネルを流れる熱伝達流体と反応する。かかる実施形態では、冷却剤チャネルの露出表面は、熱伝達流体と高熱伝導性層材料との間の化学反応を防止する酸化物又は窒化物材料などの不活性材料でコーティングされ得る。例えば、不活性材料はＳｉＯ２又はＳｉ３Ｎ４であり得る。
【０２０５】
当業者は、材料の種類、厚さ、及び堆積技術を含むコーティング材料の特性が、実施形態で使用される特定の熱伝導層材料及び熱伝達流体に基づいて選択され得ることを認識するであろう。いくつかの実施態様において、コーティング材料は、熱伝達を補助し、コーティングが形成される基板材料よりも高い熱伝導率を有する。冷却剤チャネル上のコーティング層の他の好ましい特性は、冷却剤チャネル壁材料への優れた接着性、良好な熱伝導性及び冷却剤材料の自由な流れのための均一な共形コーティング厚さ、及びデバイス動作温度において冷却流体材料に不活性であることを含む。
【０２０６】
一実施形態では、冷却剤チャネル内の流体は、比較的高い熱伝導率を有する熱伝達流体であり得る。いくつかの態様において、流体は、例えば水などの不活性物質、又は非常に希釈された溶液である。他の実施形態において、熱伝達流体は、流体の熱伝導率を液相成分と比較して拡張するナノ粒子を含むナノ流体であり得る。熱伝達流体は、熱をデバイスから遠ざけるために、外部の熱交換器を介して循環し得る。
【０２０７】
冷却剤チャネルの位置は、図２に見られるような移着デバイス結合層にあるように選択することができ、または、図２０に見られるような高帯域幅回路接続のために、デバイス金属層の直接結合が望まれる場合の代替的位置にあるように選択することができる。図２０において、冷却剤チャネルは、後に追加されるデバイス層の平坦な結合表面の近くに位置する。
【０２０８】
いくつかの実施形態では、１つ以上の熱伝達層が３ＤＩＣデバイスに含まれ得る。熱伝達層は、活性層において使用される材料よりも優れた熱伝達特性を有する材料であり得る。熱伝達層は、冷却剤チャネルを通って移動する熱伝達流体がデバイス回路から熱伝達層へ熱を伝達するように、冷却剤チャネルに隣接して配置され得る。他の実施形態では、冷却剤チャネルは、高熱伝導性熱伝達層内に直接形成される。
【０２０９】
デバイスの多層ラミネーションは、局所的な活性回路領域からの熱の横方向の拡散、及び、冷却剤チャネル内を流れる流体のネットワークへの熱の垂直方向の移動の両方を改善するために、高熱伝導性材料の層及びインターフェースの挿入を可能にする。材料中の切断表面の局所深さを制御するための用意は、後にラミネートされる高熱伝導性層における冷却剤チャネルの形成を、移着されたデバイス層と同様の態様で可能にする。例えば、図１６は、ＣＶＤ酸化物ボンド層によって２つの回路層の間に結合される冷却剤フローチャネルを有する高熱伝導性熱拡散層を示す。
【０２１０】
上記の表１に示すように、現在のＩＣ製造のための主要な基板材料であるシリコンの室温熱伝導率は、炭化シリコン（ＳｉＣ）によってのみ密接に一致する比較的高い熱伝導率を有する。一実施形態では、Ｓｉよりも高い熱伝導率を有する材料を高熱伝導率層として使用することが望ましい。
【０２１１】
高熱伝導率の熱伝達材料のための材料に対する考慮事項は、一般に８０〜１２０℃のレンジである能動回路動作に特徴的な温度での材料の熱伝導特性である。室温（２５℃、３００Ｋ）以上のＳｉでは、熱伝導率は温度の上昇とともに大きく低下し、能動回路電力によって加熱された局所領域に対して「熱暴走」のリスクが生じる。図３０及び図３１に見られるように、Ｓｉの熱伝導率は、フォノン−ドーパント散乱によるドーパント濃度の増加に対して、全ての温度で減少する。一般に使用されるＳｉ基板では、ドーパントレベルは比較的低く（ドーパント濃度約１０＾１５／ｃｍ３）、図３０及び図３１に示されるより高濃度と比較して、熱伝導率が比較的高い。
【０２１２】
図３２は、Ｍｏｒｅｌｌｉ他（１９９３）によって報告されたように、種々の温度及びドーピング濃度における６Ｈ−ＳｉＣの熱伝導率を示す。図３２において、試料１は非常に純粋な又は高度に補償された試料であり、残りの試料は、以下の通りに電子濃度を有する：試料２−ｎ＝３．５×１０１６ｃｍ−３、試料３−ｎ＝２．５×１０１６ｃｍ−３、試料４−ｎ＝８．０×１０１７ｃｍ−３、試料５−ｎ＝２．０×１０１７ｃｍ−３、試料６−ｎ＝３．０×１０１８ｃｍ−３。種々の形態の炭化ケイ素の熱伝導率値はシリコンより高く，３Ｃ，４Ｈ及び６Ｈポリタイプの伝導率値は３００Ｋでシリコンの２倍であった。
【０２１３】
図３３に示されるように、いくつかの炭素系材料の熱伝導率は、シリコンよりもはるかに高い。特に、ダイヤモンド、グラファイト、グラフェン及びカーボンナノチューブは全て、特に高温では、シリコンの熱伝導率より実質的に高い熱伝導率値を有する。図３０及び図３１は、室温以上でのシリコンの熱伝導率の急激な低下を示しているが、炭素系材料での熱伝導率の低下は比較的浅く、アモルファスカーボンの場合、室温以上で熱伝導率は増加する。特に、ダイヤモンド及びグラフェンについて報告されている熱伝導率の値は、３００Ｋでのシリコンの熱伝導率より１桁大きい。ダイヤモンドの形態に匹敵する高い熱伝導率を有する別の材料は、立方晶ヒ化ホウ素である。本開示の実施形態において、これらの材料の１つをバルク基板材料として使用することができる。
【０２１４】
本開示において、「平面（ｐｌａｎｅ）」という用語は、切断平面を記述するために使用され、これは、一般に、切断層が基板から分離される位置であると理解される。しかしながら、上述したように、レンジ補償層はイオン注入前に基板に適用されることができ、その結果、例えば冷却剤チャネルを画定し得る１以上の輪郭を含む切断表面となることができる。したがって、本開示における「切断平面（ｃｌｅａｖｅ  ｐｌａｎｅ）」という用語の使用は、本開示の実施形態を完全にフラットな切断表面に限定するものと解釈されるべきではない。
【０２１５】
一実施形態では、化学的又は機械的に弱い切断表面は、任意の感受性又は信頼性に関係するデバイス層、構造物の界面を形成する前に、イオン注入によって形成される。かかる実施形態は、金属相互接続及び金属間層誘電体の完全なネットワークを含む完全なデバイス構造の形成に使用され得、続いて、３ＤＩＣ積層構造に移着するために、予め形成された切断表面での切断動作の開始に続く。
【０２１６】
かかる実施形態は、埋め込まれた切断表面の形成に関連するデバイスの歩留まり及び信頼性の問題に対する懸念を軽減する。水素ベースの切断表面形成の場合、この実施形態は、所望の切断表面深さのための注入ステップのための実質的に低い陽子イオンエネルギーの使用を可能にする。
【０２１７】
かかる実施形態の利点は、切断平面形成後のデバイス製造（ｔｈｅ  ｐｏｓｔ−ｃｌｅａｖｅ  ｐｌａｎｅ  ｆｏｒｍａｔｉｏｎ  ｄｅｖｉｃｅ  ｆａｂｒｉｃａｔｉｏｎ）及び試験プロセスのための機械的、熱的及び化学的条件が、切断動作の早すぎる開始を回避するために実施されるべきであることを含む。水素駆動式切断を使用する実施形態では、これは、切断表面形成後の処理を約５００℃未満の温度に制限することを含む。
【０２１８】
多くの先進デバイス、例えば、ＨｆＯ２及び関連形態などの高誘電率又は高Ｋゲート酸化物を含むデバイスは、この一般分野において熱蓄積（ｔｈｅｒｍａｌ  ｂｕｄｇｅｔ）が制限される。
【０２１９】
図３４は、移着層の結合ステップを示す。一実施形態によると、移着層は、機械的に弱い分離層を化学的に含む基板層に結合された高純度の結晶性移着層であり、その後、適切な切断表面形成条件の開始後に切断されることができる。
【０２２０】
図３５及び３６は、感受性デバイス層、界面又は構造の形成に先立って、部分的に完成したデバイス層の下の深さにおいて切断表面を形成するのに適したピーク濃度の埋め込み水素プロファイルを形成する実施形態を示す。図３６は、埋め込まれた濃水素切断表面での切断表面の開始のためのプロセス条件の導入に先立って、完全に構築された金属相互接続層及び金属間誘電体層を含む、完全に完成されたデバイス構造を示す。
【０２２１】
感受性デバイス層、界面又は構造の形成に先立って、部分的に完成したデバイス基板内に化学的又は機械的に弱い層が形成されるプロセスを実施することができる。後続のデバイス製造の熱的、機械的及び化学的処理は、切断表面の位置において切断動作を開始しない条件に限定され得る。感受性構造は、ゲート誘電体層及び金属間層誘電体層を含み得る。水素注入形成された切断表面の場合の後続のプロセス制限の例は、５００℃以下の温度でのプロセスを含む。一実施形態では、完成した完全に金属化されたデバイス構造は、切断表面で開始される切断に続いて、３ＤＩＣ積層体に移着される。
【０２２２】
陽子注入中の注入条件の制御は、電子デバイスの層移着を成功させるために重要である。この制御の一つの態様は、電子デバイス材料を介した下にある基板への陽子の通過に関連する放射線損傷である。
【０２２３】
高エネルギーイオンが固体ターゲットに入ると、ターゲット材料との衝突を介して減速過程で運動エネルギーを伝達する。この停止プロセスの詳細は重要である。なぜなら、通過する陽子からのエネルギー伝達は、層移着プロセス及び移着した電子デバイスの性能において特定の役割を果たす幾つかの形態の材料破壊又は損傷を発生させるからである。
【０２２４】
衝突の可能性及び他の相互作用の複雑さにもかかわらず、イオンの停止は、２つの主要な種類の衝突によって支配される。すなわち、（１）核阻止と称される、注入された高エネルギーの原子とコア電子と標的原子の核との衝突、（２）電子停止と称される、高エネルギーの原子と標的原子の外殻にある緩く結合した電子との衝突である。
【０２２５】
これら二つの形態のイオン‐標的原子衝突によって生じる効果はターゲット中の材料のタイプに依存する。本開示の実施形態では、標的材料のタイプは、電子デバイス及び周囲構造を含む。核阻止衝突は、標的原子への大きな運動エネルギーの伝達を生じ、しばしばターゲット原子を元の格子点からノックアウトし、格子間の標的原子と空格子点を生成する。これらの間隙及び空孔は、同様の欠陥と結合して、安定な構造を形成することができ、これは、総称して、注入損傷と称される。
【０２２６】
陽子注入を使用する層移着プロセスでは、残留注入損傷の影響がある。注入の実行中又は直後に、標的中の陽子の核阻止から蓄積された反跳損傷は、注入された陽子の有効なトラップ部位を提供する安定な損傷構造の形成をもたらす。イオントラックの端部近くの注入損傷層内の陽子トラッピングは、迅速に拡散するのではなく、水素を適所に保持し、基板からの移着デバイス層の分離を可能にする切断表面形成のためのシードである水素充填プレートレットの形成を可能にする。
【０２２７】
電子材料中の電子の停止は、しばしば「イオン化」と称される電子の局所的な散乱をもたらす。
Ｃｕ金属配線やドープされたＳｉ材料のような導電性材料では、電子の局所的な散乱は、これらの材料中の電子の局所的な運動によって急速に修復される。しかしながら、Ｃｕ及びＣｏ金属相互接続層を絶縁するために使用される低誘電率（低ｋ）層、ＣＭＯＳゲートとチャネル領域との間のゲート誘電体として一般に使用される高誘電率（高ｋ）酸化物、及びゲート電極の側壁に沿って形成される酸化物又は窒化物スペーサなどの絶縁材料においては、局所電子散乱は容易に中和されることができず、その結果、絶縁材料中の孤立電荷領域及び破壊された原子結合に関連するトラップ部位が生じる。本出願は、このような損傷を修復する方法を開示する。
【０２２８】
陽子レンジと損傷効果の重要な側面は、モンテカルロモデリング、例えば、物質中のイオン阻止及び飛程（Ｓｔｏｐｐｉｎｇ  ａｎｄ  Ｒａｎｇｅ  ｏｆ  Ｉｏｎｓ  ｉｎ  Ｍａｔｔｅｒ：ＳＲＩＭ）  ソフトウェアを用いて行われるモデリングによって説明することができる。陽子レンジ及び損傷効果のＳＲＩＭモデリングの例を図３７に示す。
【０２２９】
図３７は、金属／酸化物多層のすぐ下に位置するＣＭＯＳデバイス層を有し、Ｓｉ基板上のＣｕ金属及びＳｉＯ２誘電体層を含む厚さ３μｍの多層に注入された１ＭｅＶの陽子のモデル計算のグラフ図である。陽子トラックは、１ＭｅＶの陽子が頂部金属層の下で１０μｍより深く延在することを示している。さらに、図３７は、ウェハ表面上の単一点でインジェクトされたイオンが、側方ストラグリングと称されるプロファイルの最も深い部分近傍の数ミクロンにわたって横方向に広がることを示している。金属／酸化物多層表面上の点での陽子挿入は、注入された陽子の表面下約１５μｍ及び横方向数μｍの広がりをもたらす。
【０２３０】
図３８Ａは、図３７に示す厚さ３μｍの金属及び酸化物多層構造、ＣＭＯＳトランジスタ領域、及びシリコン基板を介して注入された高線量陽子の１ＭｅＶの陽子及びターゲット原子反跳プロファイルを示し、図３８Ｂは、対応するイオン化プロファイルを示す。図３８Ａでは、注入された陽子の深さプロファイルは、ＣＭＯＳトランジスタ及び空乏層の下約１１μｍにある、頂部表面の下約１４μｍにピーク濃度を有する。
【０２３１】
陽子及びＳｉ反跳分布の両方は、注入プロファイルの深部付近で鋭くピークに達した。ＣＭＯＳデバイス層でのＳｉ反跳濃度は、約３μｍの深さであり、層切断表面のおおよその深さである１４μｍにおける反跳濃度ピークの１０分の１よりも低い（ｍｏｒｅ  ｔｈａｎ  ｔｅｎ  ｔｉｍｅｓ  ｌｏｗｅｒ）。深さ１４μｍにおける高レベルのＳｉ反跳は、適切なプロセス条件下で、注入された水素をトラップするのに役立つ蓄積した損傷構造の密なネットワークを生成する。
【０２３２】
モデル素子層を通過する陽子通過の別の効果は、緩く結合したターゲット電子による高エネルギー陽子の散乱からの堆積エネルギーである。堆積エネルギーは、典型的にはｅＶ／オングストロームで表されるイオン化エネルギーと称され、図３８Ｂに見られるように、Ｃｕ金属層及び深いＳｉ層に強いピークを有する。これらの効果は、これら２つの導電性物質の近くの電子の運動によってすぐに中和される。この実施例では、酸化物層内の電子散乱からの堆積エネルギーは、約４ｅＶ／オングストロームで比較的小さいが、置換電子を生じるあらゆる散乱衝突は、絶縁誘電体層における電子運動によって容易に修復されない壊れた結合を生成する。
【０２３３】
かかる損傷は、高導電性材料に強い影響を及ぼさないが、誘電性構造などの他の構造に実質的に有害な影響を及ぼし得る。有害な効果は、スイッチング時間及び漏れ電流の減少がそれほど重要ではない、薄膜トランジスタ及びいくつかのＭＯＳＦＥＴなどの、特定の比較的大規模な構造では、それほど目立たないかもしれない。しかしながら、本開示の発明者らは、感受性構造を介したイオン注入によって引き起こされる損傷が、多くの高性能デバイスがイオン注入によって動作不能になる程度まで、最新のプロセッサやメモリデバイスなどの小型で高性能のデバイスに深刻な影響を及ぼすことを見出した。
【０２３４】
イオン注入の損傷効果を低減する一つの方法は、適切な注入エネルギーを選択することである。実施形態では、陽子及び反跳損傷分布のピークが、電子デバイストランジスタ層の位置及びデバイスが動作電位にあるときに形成される空乏層の厚さ、例えば、通常使用される抵抗率である１０オーム−ｃｍ  Ｓｉで１μｍである、よりも深くなるように、プロトンエネルギーは十分に高く設定され得る。陽子損傷層がデバイス空乏領域とオーバーラップすると、強い漏れ電流、キャリア再結合、及びデバイス性能に対する他の有害な影響が生じる可能性がある。
【０２３５】
引き続いて、切断表面を別の表面に結合して３Ｄ積層構造を形成することができるので、トランジスタ層の下の陽子深さ及び関連する空乏層幅によって、割れ目表面損傷領域の大部分又は全部を除去して、高強度原子結合のための十分な平面度及び平滑度の結合表面を形成することができる。
【０２３６】
実施形態では、注入条件は、ピーク陽子分布のかなりの部分をトラップすることで、所望の切断表面の位置に高密度で安定な累積損傷領域を形成するのに好ましいように設定される。特に、実施形態は、反跳損傷のその場アニーリング高陽子イオン密度ビーム、低速ビーム及びウェハ走査速度、並びに、目標温度の維持を使用することができ、これは、Ｓｉについては約１００℃であり、ＩＩＩ−Ｖ族化合物などの関心のある他の材料についてはそれよりも低い。本出願の実施形態に適した注入マシンは、約２００２年より前に製造された改良イオン注入マシンを含む。
【０２３７】
注入後及び濃水素層に沿った切断前の熱処理、例えば、ＣＶＤ層の堆積、中間結合層の熱処理などは、水素トラッピング損傷層の完全性を維持するために実施され得る。注入されたＳｉからの水素放出の研究と熱アニーリング後の陽子損傷構造の検査は、安定な陽子トラッピングを維持するための最高許容温度が約４００℃であることを示唆している。したがって、本出願の実施形態は、水素注入後及び切断前に行われる全ての熱プロセスを、例えば、５００℃、４５０℃又は４００℃の最高温度を超えない温度に制限することを含み得る。
【０２３８】
本開示の発明者らは、阻止及び反跳損傷（ｓｔｏｐｐｉｎｇ  ａｎｄ  ｒｅｃｏｉｌ  ｄａｍａｇｅ）を含む水素注入によって引き起こされる損傷が、特定の条件下で修復可能であることを発見した。修復操作を行わないと、デバイスの性能が損なわれたり、まったく動作しなくなったりすることがり得る。陽子注入プロセス技術を用いた３ＤＩＣデバイス積層における成功のためには、電子デバイスの様々な層における電子停止に関連する損傷の回復が重要である。
【０２３９】
一実施形態では、誘電性構造及び導電性構造の損傷を修復する熱プロセスは、水素ガスを含む環境において３５０℃以上の温度で実施される。修復プロセスの条件は、水素がデバイス表面に浸透し、注入プロセスによって損傷を受けた分子に結合するのに十分なものでなければならない。１つの具体的な実施形態において、修復アニーリングは、２〜５％の水素を含み、残りは１つ以上の不活性ガスである雰囲気中で４００℃の温度で実施される。
【０２４０】
一実施形態によると、修復アニーリングは、金属と低誘電率誘電体材料との相互接続ネットワークを含み得るデバイス内の回路構造を介して水素ガスを拡散させ、損傷した誘電体結合の不動態化部位（ｐａｓｓｉｖａｔｉｎｇ  ｓｉｔｅｓ）を占有するのに十分な期間実施される。例えば、特定の実施形態では、注入損傷を修復するために、アニーリングを４００℃の温度で１時間行う。
【０２４１】
いくつかの変数は、注入修復のための適切な時間及び温度に影響する。特定の温度は、水素が、金属及び誘電体相互接続ネットワーク及びゲート積層構造を介して、各デバイスに特有であり得る、損傷した結合が位置する領域まで拡散するのに要する時間に関係する。材料中の原子の拡散は（Ｄｔ）１／２に比例し、ここで、Ｄは温度に指数関数的に依存する拡散速度であり、ｔは拡散時間である。
【０２４２】
多くのシリコンベースの誘電体及びデバイス設計では、注入損傷を修復するために、４％水素及び９６％窒素ガスブレンドを用いて４００℃を１時間使用するのが適切である。修復プロセスは、３００℃の低温で実施し得る。別の実施形態では、５００℃までの温度が使用され得る。しかしながら、特定の材料は高温に敏感である。デバイスを高温及び長時間曝露すると、ＨｆＯ２、ＨｆＳｉＯ２などの高ｋ誘電体ゲート酸化物の好ましくない相変化、サブ２０ｎｍゲート長ｆｉｎＦＥＴにおけるドーパント拡散に対する横方向寸法制御の損失、及び、レーザドープ接合接触領域におけるドーパント活性化の劣化を引き起こす可能性がある。これらの原理を念頭に置いて、当業者は、適切な熱修復プロセスは、少なくとも１％の水素を含むガス環境において、３００℃〜５００℃の温度及び少なくとも３０分の時間で行われ得ることを認識するであろう。
【０２４３】
したがって、当業者は、時間、温度及び水素濃度の変動は、これらの変数が相互に関連しているので、様々な実施形態において異なり得ることを認識するであろう。より短い又は低い時間、温度及び濃度の組み合わせは、注入損傷を修復するのに十分ではないかもしれないが、より長い又は高い時間及び温度は、切断層に蓄積された水素イオンを基板内に拡散させ得るか、又は延長された熱プロファイルに関連する他の負の効果を有し得る。高濃度の水素は爆発の危険性がある。また、修復プロセスにおいて温度を変化させることも可能である。
【０２４４】
いくつかの実施形態では、イオン注入後の熱修復プロセスに形成ガスを使用し得る使用してもよい。形成ガスは、典型的には３〜５％の水素濃度を有する窒素ガスと水素ガスの混合物である。しかしながら、他の実施形態では、窒素ガス以外の不活性ガス及び異なる濃度の水素を使用することができる。例えば、実施形態は、アルゴンなどの不活性ガスを使用することができ、実施形態は、１％を超える水素濃度を使用することができる。低濃度の水素はより長い暴露時間を必要とし得、高濃度の水素は爆発危険性を呈する。熱修復プロセスを実行するとき、水素ガスは損傷したデバイスの露出表面に浸透し、損傷を修復するために破損した結合を終端し得る。
【０２４５】
形成ガス又は他の水素含有ガスとの熱アニールは、金属相互接続ネットワーク中のｌｏｗ−ｋ絶縁体、ＳｉＯ２、ＳｉＯＮなどのゲート酸化物、ＨｆＯ２などの高ｋ誘電体、並びに、酸化物及び窒化物スペーサゲート側壁絶縁体を含む、電子デバイスの感受性誘電体層への水素の拡散を可能にするのに適した時間及び温度条件を有する。より高いＫ値を有する材料は、注入による損傷に対してより敏感であり、したがって、熱修復プロセスは、より高いＫ値の材料に対してますます有効である。例えば、熱修復プロセスは、１０以上のＫ値を有する材料、又は１５、２０、２５以上のＫ値を有する材料を介して注入した後に実施されてもよい。熱修復プロセスから利益を得る特定の高Ｋ材料は、酸化ハフニウム（ＨｆＯ２）、ハフニウム酸化シリコン（ＨｆＳｉＯ２）、ケイ酸ハフニウム（ＨｆＳｉＯ４）、タンタル酸化物（ＴａＯ５）、タングステン酸化物（ＷＯ３）、酸化セリウム（ＣｅＯ２）、酸化チタン（ＴｉＯ２）、酸化イットリウム（Ｙ２Ｏ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、アルミン酸ランタン（ＬａＡｌＯ３）、五酸化ニオブ（ＮｉＯ５）、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、酸化ジルコニウム（ＺｒＯ２）、チタン酸バリウム（ＢａＴｉＯ３）、及びチタン酸鉛（ＰｂＴｉＯ３）を含む。実験は、イオンが高Ｋ材料を介して注入されて、切断層を形成する場合、高Ｋ特性に依存する回路は、本開示の実施形態による熱修復プロセスを実施せずには機能しないことを結論付けた。
【０２４６】
一実施形態によれば、修復プロセスのための熱サイクルは、意図された切断表面の領域内の水素捕捉注入損傷構造の溶解（ｄｉｓｓｏｌｕｔｉｏｎ）のための閾値を超えない。温度が溶解閾値を超えると、捕捉された水素は基板内に分散し、切断操作を行うことができなくなる。さらに、熱修復プロセスの後に基板がさらされる温度は、分散を制限するために、切断前の修復後に、例えば、５００℃、４５０℃又は４００どの閾値を下回るように制限され得る。
【０２４７】
金属相互接続ネットワーク及びトランジスタゲート積層領域内の誘電体層に雰囲気ガスを直接アクセスしてイオン損傷を修復するために、熱修復プロセスを実行することが望ましい。このように、熱修復プロセスは、電子デバイス表面のシールに先立って行われる。したがって、損傷部位へのアクセスを制限し得る堆積プロセスを実施する前に、熱修復プロセスを実施することが好ましい。３ＤＩＣデバイスでは、熱アニールは、層が結合される前に行われる。
【０２４８】
本開示の実施形態では、冷却流体フローのためのチャネルのネットワークは、移着デバイス基板内に非平面状の切断表面を作製するために選択された位置、厚さ、及び、阻止能を有する水素注入の間、デバイスウェハ表面における材料のパターン化された層によって注入される水素深さを調整することにより画定される。切断平面の深さを調整するための同様の方法は、後続の、積層多層マルチデバイス３ＤＩＣ積層体内への挿入のために、選択された高熱伝導性材料層内に冷却剤チャネルを画定するために使用され得る。一実施形態では、冷却流体フローネットワークの表面領域は、加熱されたデバイス層及び基板と流動する冷却流体との間の熱伝導率を増加させ、デバイス基板と冷却流体との間の化学反応を防止するために選択された材料でコーティングされる。
【０２４９】
実施形態は、異なるウェハサイズ、異なるウェハ厚さ、及び異なる基板材料上に製造されたダイを組み込むための設計フレキシビリティを有する、冷却流体ネットワークチャネルの組み込みを含むウェハレベル結合プロセスの利点を組み込む。本開示において提供される切断及び積層技術を用いて形成されるデバイスは、従来の技術よりも多くの利点を有する。裏面研削によって形成される基板は、実質的により高いレベルの機械的応力を受け、基板表面にわたってより高いレベルの厚さ変化を受ける。イオン切断は、裏面研磨よりも少ないプロセスステップで行うことができ、プロセスを単純化し、必要とされるハンドリング量を削減する。本開示による３ＤＩＣ構造の層は、高密度の広帯域幅の垂直方向及び横方向の金属接続を介して相互接続され得、これにより、インターポーザ及びはんだバンプ構造の必要性がなくなり得、より小型で、より密に集積された、より効率的に製造される高速デバイスにつながり得る。
【０２５０】
上記は特定の実施形態の完全な説明であるが、種々の変更、代替の構成及び均等物を使用することができる。したがって、上記の説明及び図面は、本開示の範囲を制限するものと解釈されるべきではない。
【図１】
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【図２】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１０Ａ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７Ａ】
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【図１７Ｂ】
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【図１８】
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【図１９Ａ】
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【図１９Ｂ】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
2021506106.tif 000039
【図３３】
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【図３４】
2021506106.tif 000041
【図３５】
2021506106.tif 000042
【図３６】
2021506106.tif 000043
【図３７】
2021506106.tif 000044
【図３８Ａ】
2021506106.tif 000045
【図３８Ｂ】
2021506106.tif 000046
【手続補正書】
【提出日】令和2年8月4日(2020.8.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
三次元集積回路（３ＤＩＣ）を形成する方法であって、
第１基板に複数の誘電性構造及び導電性構造を含む回路層を設けるステップと、
前記第１基板内に前記回路層を介してイオンを注入し、切断平面を形成する、ステップと、
前記回路層を介してイオンを注入するステップの後、第１時間の間、第１温度において、前記第１基板を水素ガス混合物に曝露し、前記の注入されたイオンによって引き起こされる損傷を修復する、ステップと、
前記切断平面において切断することによって、前記第１基板上に配置された前記複数の誘電性構造及び導電性構造を有する前記第１基板の第１部分を、前記第１基板の第２部分から分離するステップと、
前記第１基板の前記第１部分を第２基板に結合するステップと、
を含む方法。
【請求項２】
前記第１基板の前記導電性構造の少なくとも一部を前記第２基板の前記導電性構造に接続するステップ、
をさらに含む、請求項１記載の方法。
【請求項３】
前記第１基板及び前記第２基板は、ウェハスケール基板である、
請求項２記載の方法。
【請求項４】
前記第１基板は、前記イオンを注入するステップの後、前記第１部分を前記第２部分から分離するステップの前に、４５０℃を超える温度に曝露されない、
請求項１記載の方法。
【請求項５】
前記水素ガス混合物は少なくとも１％の水素ガスを有し、前記水素ガス混合物の残余は１種以上の不活性ガスである、
請求項１記載の方法。
【請求項６】
前記第１温度は３００℃から５００℃である、
請求項５記載の方法。
【請求項７】
前記第１時間は少なくとも３０分である、
請求項６記載の方法。
【請求項８】
前記導電性構造及び前記誘電性構造は、Ｋが１０以上の少なくとも１つの材料を含有する高Ｋ誘電性構造を含む、
請求項１記載の方法。
【請求項９】
前記イオンは、動作トランジスタの空乏層の厚さよりも深い前記切断平面と、反跳損傷の大部分を配置するのに十分な陽子エネルギーと、１００℃未満の温度と、において注入される、
請求項１記載の方法。
【請求項１０】
導電性構造及び誘電性構造を含む回路層を介して半導体基板にイオンを注入することによって引き起こされる損傷を修復するための方法であって、
前記半導体基板の前記導電性構造及び前記誘電性構造を介してイオンを注入した後、第１時間の間、第１温度において、前記半導体基板を水素ガス混合物に曝露するステップ、
を含む、方法。
【請求項１１】
前記誘電性構造は高Ｋ誘電性構造を含む、
請求項１０記載の方法。
【請求項１２】
前記高Ｋ誘電性構造は、酸化ハフニウム（ＨｆＯ２）、ハフニウム酸化シリコン（ＨｆＳｉＯ２）、ケイ酸ハフニウム（ＨｆＳｉＯ４）、タンタル酸化物（ＴａＯ５）、タングステン酸化物（ＷＯ３）、酸化セリウム（ＣｅＯ２）、酸化チタン（ＴｉＯ２）、酸化イットリウム（Ｙ２Ｏ３）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、アルミン酸ランタン（ＬａＡｌＯ３）、五酸化ニオブ（ＮｉＯ５）、ケイ酸ジルコニウム（ＺｒＳｉＯ４）、及び酸化ジルコニウム（ＺｒＯ２）、のうちの少なくとも１つを含む、
請求項１１記載の方法。
【請求項１３】
前記水素ガス混合物は少なくとも１％の水素ガスを有し、前記水素ガス混合物の残余は１種以上の不活性ガスである、
請求項１０記載の方法。
【請求項１４】
前記水素ガス混合物は形成ガスである、
請求項１３記載の方法。
【請求項１５】
前記第１時間は少なくとも３０分である、
請求項１０記載の方法。
【請求項１６】
前記第１温度は３００℃から５００℃である、
請求項１５記載の方法。
【請求項１７】
前記第１温度は３５０℃から４５０℃である、
請求項１０記載の方法。
【請求項１８】
前記第１時間は３０分から５時間までであり、
前記第１温度は３５０℃から４５０℃である、
請求項１０記載の方法。
【請求項１９】
前記誘電性構造は、Ｋが２０以上の少なくとも１つの誘電材料を含み、
前記第１温度は３００℃から５００℃であり、
前記水素ガス混合物は少なくとも１％の水素を含み、
前記温度は少なくとも３０分である、
請求項１０記載の方法。
【請求項２０】
前記注入されたイオンは、前記回路層の下に切断平面を形成する、
請求項１０記載の方法。
【国際調査報告】
2021506106.tif 000047
2021506106.tif 000048
2021506106.tif 000049