(57)【要約】  磁気ランダムアクセスメモリチップであって、そのチップ上に形成された異なる性能特性を有する磁気メモリ素子を有する磁気ランダムアクセスメモリチップを製造する方法。磁気メモリ素子は、磁気ランダムアクセスメモリ素子とすることができる。メモリチップは、センサの第１の領域に形成された第１の組の物理的および性能特性を有する第１の組の磁気ランダムアクセスチップ、およびチップの第２の領域に形成された第２の組の性能特性を有する第２の組の磁気ランダムアクセスチップを有することができる。例えば、第１の組の磁気ランダムアクセスメモリ素子は、不揮発性メモリの性能特性と同等または超える性能特性を有することができ、一方、第２の組の磁気ランダムアクセスメモリ素子は、スタティックランダムアクセスメモリ素子の性能特性と同等または超える性能特性を有することができる。
2021507543.tif 000002
【特許請求の範囲】
【請求項１】
データメモリチップを形成する方法であって、
基板を提供することと、
第１の磁気メモリ素子タイプの材料を堆積させることと、
前記第１の磁気メモリ素子タイプの材料の上にマスクを形成することであって、前記マスクが第１の磁気素子タイプの領域を画定する、形成することと、
材料除去プロセスを行って、前記マスクによって保護されていない前記第１の磁気素子タイプの材料の部分を除去することと、
第２の磁気素子タイプの材料を堆積させることと、
前記マスクを除去することと、を含む、方法。
【請求項２】
前記マスクを除去した後に、
ハードマスクを堆積させることと、
アニールを行うことと、
前記第１の磁気素子タイプの領域および第２の磁気素子タイプの領域に磁気素子を画定するように構成された磁気素子画定マスクを形成することと、
第２の材料除去プロセスを行って、前記第１の磁気素子タイプの材料および前記第２の磁気素子タイプの材料のうち、前記磁気素子画定マスクによって保護されていない部分を除去することと、
を含む、請求項１に記載の方法。
【請求項３】
前記第２の材料除去プロセスが、反応性イオンエッチング（ＲＩＥ）を含む、請求項２に記載の方法。
【請求項４】
前記マスクが、フォトレジストを含む二層マスクである、請求項１に記載の方法。
【請求項５】
前記基板が、電気回路を含む、請求項１に記載の方法。
【請求項６】
前記基板が、ＣＭＯＳ回路を含む、請求項１に記載の方法。
【請求項７】
前記基板が、前記第１および第２の磁気メモリ素子タイプの材料の各々と電気的に接続されたＣＭＯＳ回路を含む、請求項１に記載の方法。
【請求項８】
データメモリチップを製造する方法であって、
基板を提供することと、
前記基板上に第１のマスク構造を形成することであって、前記マスク構造が、第１の磁気メモリタイプの領域を画定するように構成された開口部を有する、形成することと、
第１の磁気メモリタイプの材料を堆積させることと、
前記マスクを除去し、第１の磁気メモリタイプの材料を第１のメモリタイプの領域に残すことと、
第２のマスクを形成することであって、前記第２のマスクの少なくとも一部が、前記第１のメモリタイプの領域の前記第１の磁気メモリタイプの材料の上に形成される、形成することと、
第２の磁気メモリタイプの材料を堆積させることと、
前記第２のマスクを除去することと、を含む、方法。
【請求項９】
前記第２のマスクを除去した後に、
ハードマスクを堆積させることと、
アニールを行うことと、
前記第１の磁気メモリタイプの領域および前記第２の磁気メモリタイプの領域に磁気ピラーを画定するように構成された第３のマスク構造を形成することと、
材料除去プロセスを行って、前記第３のマスクによって保護されていない第１および第２の磁気メモリタイプの材料の両方を除去することと、
をさらに含む、請求項８に記載の方法。
【請求項１０】
前記基板が、そこに形成された電気回路を含む、請求項８に記載の方法。
【請求項１１】
前記基板が、そこに形成されたＣＭＯＳ回路を含む、請求項８に記載の方法。
【請求項１２】
前記基板が、そこに形成されたＣＭＯＳ回路を含み、前記ＣＭＯＳ回路が、前記第１および第２の磁気メモリタイプの材料の各々との電気的接続を有する、請求項８に記載の方法。
【請求項１３】
前記第１の磁気メモリ素子タイプの材料が、不揮発性メモリの性能特性と同等または超える性能特性を有し、前記第２の磁気メモリ素子タイプの材料が、スタティックランダムアクセスメモリの性能特性と同等または超える性能特性を有する、請求項１に記載の方法。
【請求項１４】
前記第１の磁気メモリタイプの材料が、不揮発性メモリの性能特性と同等または超える性能特性を有し、前記第２の磁気メモリタイプの材料が、スタティックランダムアクセスメモリの性能特性と同等または超える性能特性を有する、請求項８に記載の方法。
【請求項１５】
前記第１の磁気メモリ素子タイプの材料が、前記第２の磁気メモリ素子タイプの材料の厚さと実質的に同じ厚さを有する、請求項１に記載の方法。
【請求項１６】
前記第１の磁気メモリタイプの材料が、前記第２の磁気メモリタイプの材料の厚さと実質的に同じ厚さを有する、請求項８に記載の方法。
【請求項１７】
前記第１の磁気メモリ素子タイプの材料が、前記第２の磁気メモリ素子タイプの材料のイオンミリングレートと実質的に同じイオンミリングレートを有する、請求項１に記載の方法。
【請求項１８】
前記第１の磁気メモリタイプの材料が、前記第２の磁気メモリタイプの材料のイオンミリングレートと実質的に同じイオンミリングレートを有する、請求項８に記載の方法。
【請求項１９】
前記第１の磁気メモリ素子タイプの材料が、前記第２の磁気メモリ素子タイプの材料の厚さおよびイオンミリングレートと実質的に同じである厚さおよびイオンミリングレートを有する、請求項１に記載の方法。
【請求項２０】
前記第１の磁気メモリタイプの材料が、前記第２の磁気メモリタイプの材料の厚さおよびイオンミリングレートと実質的に同じである厚さおよびイオンミリングレートを有する、請求項８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気ランダムアクセスメモリの製造に関し、より詳細には、不揮発性メモリクラス素子とスタティックランダムアクセスメモリ素子との両方をそれらのメモリチップ上に製造する方法に関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ）は、磁気抵抗トンネル接合（ＭＴＪ）セルなどの磁気抵抗セルを使用してデータを記憶する不揮発性データメモリ技術である。それらの最も基本的なレベルにおいて、そのようなＭＴＪ素子は、Ｍｇ−Ｏなどの材料で構築できるトンネルバリア層などの薄い非磁性層によって分離された第１および第２の磁性層を含む。参照層と呼ぶことができる第１の磁性層は、層のその平面に垂直な方向に固定された磁化を有する。磁気自由層と呼ぶことができる第２の磁気層は、自由に移動する磁化を有し、それにより、両方とも磁気自由層の平面に対してほぼ垂直である２つの方向のいずれかに向けることができる。したがって、自由層の磁化は、参照層の磁化と平行であるか、または参照層の方向と反平行である（すなわち、参照層の方向と反対である）ことができる。
【０００３】
層の面に垂直な方向のＭＴＪ素子を通る電気抵抗は、磁気参照層と磁気自由層の磁化の相対的な向きによって変化する。磁気自由層の磁化が磁気参照層の磁化と同じ方向を向いている場合、ＭＴＪ素子を通る電気抵抗は、その最も低い電気抵抗状態にある。逆に、磁気自由層の磁化が磁気参照層の磁化と反対の方向にある場合、ＭＴＪ素子全体の電気抵抗は、その最も高い電気抵抗状態にある。
【０００４】
ＭＴＪ素子の高抵抗状態と低抵抗状態の切り替えは、電子スピン移動に起因する。電子にはスピンの向きがある。一般に、導電性材料を流れる電子は、ランダムなスピンの向きを有し、正味のスピンの向きはない。しかしながら、電子が磁化された層を流れると、電子のスピンの向きが揃うため、磁性層を流れる電子の向きは正味であり、この整列の向きは、それらが移動する磁性層の磁化の向きに依存する。自由層と参照層の磁化の向きが同じ方向に向けられている場合、自由層内の電子のスピンは、参照層内の電子のスピンの向きとほぼ同じ方向にある。これらの電子スピンは、一般に同じ方向であるため、電子はトンネルバリア層を比較的容易に通過できる。しかしながら、自由層と参照層の磁化の向きが互いに逆の場合、自由層の電子のスピンは、一般に参照層の電子のスピンと反対になる。この場合、電子はバリア層を容易に通過できないため、ＭＴＪスタックの電気抵抗が高くなる。
【０００５】
ＭＴＪ素子は、電気抵抗の低い状態と高い状態を切り替えることができるため、データのビットを記憶するためのメモリ素子として使用できる。例えば、低抵抗状態はオンまたは「１」として読み取ることができ、高抵抗状態は「０」として読み取ることができる。さらに、磁気自由層の磁気配向は、素子への電力がなくても切り替えられた配向に留まるため、堅牢で不揮発性のデータメモリビットを提供する。
【０００６】
少量のデータをＭＴＪセルに書き込むには、磁気自由層の磁気配向を、第１の方向から、第１の方向から１８０度である第２の方向に切り替えることができる。これは、例えば、ＭＴＪ素子の層の面に垂直な方向に、ＭＴＪ素子を通して電流を印加することによって達成することができる。一方向に加えられる電流は、自由層の磁化を第１の向きに切り替え、一方、第２の方向に加えられる電流は、自由層の磁性を第２の反対の向きに切り替える。電流によって自由層の磁化が切り替わると、ＭＴＪ素子の両端の電圧を読み取ることでＭＴＪ素子の状態を読み取り、ＭＴＪ素子が「１」または「０」のビット状態かどうかを判断できる。有利には、スイッチング電流が除去されると、自由層の磁気状態は、別の電流が印加されてＭＴＪ素子を再びスイッチングするようなときまで、切り替えられた配向のままである。したがって、記録された日付ビットは、電力がなくてもそのままであるという点で不揮発性である。
【発明の概要】
【０００７】
本発明は、異なる性能特性を有する磁気ランダムアクセスメモリ素子を有する磁気データチップを製造する方法を提供する。磁気メモリチップは、第１の複数の磁気ランダムアクセスメモリチップが基板の第１の領域上に形成された基板を含む。第２の複数の磁気ランダムアクセスメモリチップは、基板の第２の領域上に形成される。第２の複数の磁気ランダムアクセスメモリチップは、第１の複数の磁気ランダムアクセスメモリチップの性能特性とは異なる性能特性を有する。
【０００８】
例えば、第１の複数の磁気ランダムアクセスメモリ素子は、不揮発性メモリ構造の性能特性を満たす、または超える性能特性を有することができる。第２の複数の磁気ランダムアクセスメモリ素子は、スタティックランダムアクセスメモリ構造の性能特性を満たす、または超える性能特性を有することができる。
【０００９】
このようにして、磁気ランダムアクセスメモリは、ソリッドステート不揮発性メモリおよびスタティックランダムアクセスメモリなどの他のタイプのメモリの代替として有利に使用でき、それぞれが異なる固有の性能要件および特性を有する。
【００１０】
異なる性能特性を有する磁気ランダムアクセスメモリ素子は、基板上の異なる領域に２つの異なるタイプの磁気メモリ材料を堆積させ、共通のプロセスでそれらを異なる材料にパターン化およびエッチングするという新しいプロセスによって、それらのメモリチップ上に形成できる。第１の磁気メモリ材料を第１の領域に堆積させることができ、第２の磁気メモリ材料を基板上の第２の領域に堆積させることができる。
【００１１】
これは、例えば、第１の磁気ランダムアクセスメモリ材料の完全なフィルムを基板上に堆積させることによって行うことができる。次に、第１の磁気素子領域を覆う第１のマスクを形成することができ、次に、材料除去プロセスを行って、第１のマスクによって保護されていない第１の磁気ランダムアクセス材料の部分を除去することができる。次に、第２の磁気ランダムアクセスメモリ材料が堆積され、マスクが除去され、第１の磁気ランダムアクセス材料の領域に隣接する第２の磁気ランダムアクセス材料の領域が残る。
【００１２】
次に、第１のセンサ素子領域および第２のセンサ素子領域の両方に磁気素子ピラーを画定する第２のマスクを形成することができる。材料除去プロセスを行って、第２のマスク構造によって保護されていない第１および第２の磁気ランダムアクセス材料の両方の部分を除去して、第１の要素領域および第２の要素領域の両方に画定された磁気素子ピラーを残すことができる。
【００１３】
第１の磁気ランダムアクセスメモリ材料を構成する材料は、第２の磁気ランダムアクセス材料を構成する材料と非常に類似しているため、第１および第２の領域のそれぞれにおけるピラーの形成は、共通のマスクパターニングおよび材料除去ステップで有利に行うことができる。材料の除去速度と特性は、両方の領域で基本的に同じになる。
【００１４】
本発明のこれらおよび他の特徴および利点は、全体を通して同様の参照番号が同様の要素を示す図と併せて実施形態の以下の詳細な説明を読むと明らかになるであろう。
【００１５】
本発明の性質および利点、ならびに好ましい使用モードをより完全に理解するために、縮尺通りではない添付の図面と併せて以下の発明を実施するための形態を参照する必要がある。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施形態で使用され得るような垂直磁気トンネル接合（ｐＴＭＲ）要素の概略断面図である。
【図２】基板上に形成されたメモリ素子の側面断面図である。
【図３】異なるクラスの磁気メモリ素子を有する２つの領域を含むチップの上面図である。
【図４】製造の様々な中間段階にあるウエハの図であり、様々なクラスの磁気メモリ素子を有するチップを製造する方法を示す。
【図５】製造の様々な中間段階にあるウエハの図であり、様々なクラスの磁気メモリ素子を有するチップを製造する方法を示す。
【図６】製造の様々な中間段階にあるウエハの図であり、様々なクラスの磁気メモリ素子を有するチップを製造する方法を示す。
【図７】製造の様々な中間段階にあるウエハの図であり、様々なクラスの磁気メモリ素子を有するチップを製造する方法を示す。
【図８】製造の様々な中間段階にあるウエハの図であり、様々なクラスの磁気メモリ素子を有するチップを製造する方法を示す。
【図９】製造の様々な中間段階にあるウエハの図であり、様々なクラスの磁気メモリ素子を有するチップを製造する方法を示す。
【図１０】製造の様々な中間段階にあるウエハの図であり、様々なクラスの磁気メモリ素子を有するチップを製造する方法を示す。
【図１１】製造の様々な中間段階にあるウエハの図であり、様々なクラスの磁気メモリ素子を有するチップを製造する方法を示す。
【図１２】製造の様々な中間段階にあるウエハの図であり、様々なクラスの磁気メモリ素子を有するチップを製造する方法を示す。
【図１３】製造の様々な中間段階にあるウエハの図であり、様々なクラスの磁気メモリ素子を有するチップを製造する方法を示す。
【図１４】製造の様々な中間段階にあるウエハの図であり、異なるクラスの磁気メモリ素子を有するチップを製造するための代替方法を示す。
【図１５】製造の様々な中間段階にあるウエハの図であり、異なるクラスの磁気メモリ素子を有するチップを製造するための代替方法を示す。
【図１６】製造の様々な中間段階にあるウエハの図であり、異なるクラスの磁気メモリ素子を有するチップを製造するための代替方法を示す。
【図１７】製造の様々な中間段階にあるウエハの図であり、異なるクラスの磁気メモリ素子を有するチップを製造するための代替方法を示す。
【図１８】製造の様々な中間段階にあるウエハの図であり、異なるクラスの磁気メモリ素子を有するチップを製造するための代替方法を示す。
【図１９】製造の様々な中間段階にあるウエハの図であり、異なるクラスの磁気メモリ素子を有するチップを製造するための代替方法を示す。
【図２０】製造の様々な中間段階にあるウエハの図であり、異なるクラスの磁気メモリ素子を有するチップを製造するための代替方法を示す。
【発明を実施するための形態】
【００１７】
以下の説明は、本発明を実施するために現在考えられる最良の実施形態の説明である。以下の説明は、本発明の一般的な原理を説明する目的で行われ、本明細書で請求される発明の概念を限定することを意味するものではない。
【００１８】
ここで図１を参照すると、磁気メモリ素子１００は、垂直磁気トンネル接合（ｐＭＴＪ）メモリ素子の形態とすることができる。磁気メモリ素子は、磁気参照層１０２、磁気自由層１０４、および磁気参照層１０２と磁気自由層１０４との間に配置された薄い非磁性の電気絶縁磁気バリア層１０６を含むことができるＭＴＪ接合１０１を含むことができる。磁気参照層は、矢印１０８によって示されるように、層の平面に好ましくは垂直である方向に固定される磁化１０８を有する。磁気自由層は、層１０４の平面に垂直な２つの方向のいずれかにあることができる磁化１１０を有する。自由層の磁化１１０は、静止状態において層１０４の平面に垂直な２つの方向のいずれかに留まるが、本明細書で以下により詳細に説明するように、これらの２つの方向の間で移動することができる。磁気自由層１０４の磁化１１０が参照層１０２の磁化１０８と同じ方向にあるとき、層１０２、１０６、１０４にわたる電気抵抗は低抵抗状態にある。逆に、自由層１０４の磁化１１０が参照層１０２の磁化１０８と反対であるとき、層１０２、１０６、１０４にわたる電気抵抗は高抵抗状態にある。
【００１９】
磁気参照層１０２は、磁気キーパー層１１４と、キーパー層１１４と参照層１０２との間に配置された非磁性の逆平行結合層１１６とを含むことができる逆平行磁気ピン止め構造１１２の一部とすることができる。逆平行結合層１１６は、Ｒｕなどの材料とすることができ、層１１４、１０２を強磁性的に逆平行結合するような厚さを有するように構築することができる。層１１４、１０２の間の逆平行結合は、参照層１０２の磁化１０８を、キーパー層１１４の磁化１１８の方向と反対の方向に固定する。
【００２０】
シード層１２０は、メモリ素子１００の底部近くに提供されて、上記の堆積された層において所望の結晶構造を開始してもよい。高温アニール中などの製造中に下にある層を保護するために、メモリ素子１００の頂部近くにキャッピング層１２２を設けてもよい。また、電極１２４、１２６は、メモリ素子１００の頂部および底部に提供されてもよい。電極１２４、１２６は、Ｃｕなどの非磁性の導電性材料で構築されてもよく、電流源を含むことができ、メモリ素子１００全体の電気抵抗を読み取るための回路をさらに含むことができる回路１２８との電気接続を提供することができる。
【００２１】
磁気自由層１０４は、自由層１０４の磁化１１０を、自由層１０４の面に垂直な２つの方向のうちの１つに安定したままにする磁気異方性を有する。書き込みモードでは、回路１２８からメモリ素子１００に電流を流すことにより、自由層１０４の磁化１１０の向きをこれらの２つの方向の間で切り替えることができる。一方向の電流はメモリ素子を第１の向きに反転させ、反対方向の電流は磁化を第２の反対方向に反転させる。例えば、磁化１１０が最初に図１の下方向に向けられている場合、素子１００を通して下方向に電流を加えると、電子は素子１００を通して反対方向に上向きに流れる。参照層を通って移動する電子は、参照層１０２の磁化１０８の結果としてスピン偏極される。これらのスピン偏極電子は、自由層１０４の磁化１１０にスピントルクを引き起こし、それにより、磁化が方向を反転させる。
【００２２】
一方、自由層１０４の磁化１１０が最初に図１の上向きである場合、素子１００を通して上向きに電流を加えることにより、電子が素子１００を通して反対方向に下向きに流れる。しかしながら、自由層１０４の磁化１１０は、参照層１０２の磁化１０８と反対であるため、電子は、障壁層１０６を通過して参照層１０２に到達することができない。その結果、反対のスピンを有する電子は、自由層１０４と障壁層１０６との間の接合部に蓄積される。このスピン偏極電子の蓄積により、スピントルクが発生し、これにより、自由層１０４の磁化１１０が下方向から上方向に反転する。
【００２３】
自由層１０４の磁化１１０の切り替えを支援するために、メモリ素子１００は、自由層１０４の上に形成されたスピン偏極層１３０を含んでもよい。スピン偏極層は、交換結合層１３２によって自由層１０４から分離することができる。スピン偏極層１３０は、面内方向（例えば、自由層１０４の磁化１１０、１０８および参照層１０２の磁化１１０、１０８に対して垂直）に配向された一次成分を有する磁化１３４を有するようにする磁気異方性を有する。スピン偏極層１３０の磁化１３４は、固定されてもよく、または図１００に示されるように、プロセス的に移動することができる。スピン偏極層１３０の磁化１３４は、自由層１０４の面に垂直な静止状態からその磁化を遠ざけるのを助ける自由層１０４にスピントルクを引き起こす。これにより、メモリ素子１００に書き込み電流を印加するときに、より少ないエネルギーを使用して自由層１０４の磁化１１０をより容易に反転させることができる。
【００２４】
図２は、メモリチップの一部の側断面図を示す。１つ以上のＭＲＡＭメモリ素子２０２を、ＣＭＯＳ半導体回路要素２０４などの回路の上に形成することができる。ＭＲＡＭメモリ素子２０２は、半導体回路素子２０４上のピラー構造として形成することができ、複数のＭＲＡＭ素子／回路素子の組み合わせ２０２／２０４は、半導体基板２０６上の単一のメモリチップ２００上に含めることができる。
【００２５】
磁気ランダムアクセスメモリ（ＭＲＡＭ）は、他のタイプのデータメモリでは利用できない独自の性能と耐久性の属性を提供する。このように、ＭＲＡＭは、他のタイプのデータメモリを置き換えたり増強したりする可能性を有する。例えば、ＭＲＡＭデータストレージを使用して、不揮発性メモリ（ＮＶＭ）フラッシュおよび／またはスタティックランダムアクセスメモリ（ＳＲＡＭ）など、既存の様々なタイプのメモリ構造を置き換えることができる。ただし、このような異なるタイプのメモリには、異なる性能メトリックがある。例えば、名前が示すように、ＮＶＭメモリセルは、データを長期間（つまり、１２５℃で１０年間）記録する必要があるなど、高い保持が必要な場合がある。しかしながら、この高い保持は、メモリセルがその寿命中に切り替えられ得る回数で測定されるように、より低い記録速度およびより低い耐久性を有するというトレードオフを伴い得る。一方、ＳＲＡＭメモリには、はるかに高速な速度と、何度も記録および切り替えできる機能（つまり、高い耐久性）が必要であるが、電力を印加せずに数分から数日だけデータを保持するなど、保持力を低くすることができる。
【００２６】
ＮＶＭおよびＳＲＡＭアプリケーションなどの既存のデータタイプを効果的に置き換えるには、使用するＭＲＡＭストレージセルがこれらの異なる性能メトリックを満たすか超えるように構成することが望ましい。ＭＲＡＭセルの構造は、いずれかの性能要件を満たすように変更および構成でき、多くのアプリケーションでは、これらの異なる性能特性を単一のメモリチップに提供するＭＲＡＭセルが望ましい場合がある。
【００２７】
図３は、例示的な磁気メモリチップ３００の上面図を示す。メモリチップ３００は、それぞれが異なるメモリ素子特性を有する第１および第２のメモリアレイ３０２、３０４を含む。例えば、第１の領域３０２は、不揮発性メモリ（ＮＶＭ）をエミュレートする性能特性を有する複数の第１のＭＲＡＭメモリ素子３０６を含むことができる。領域３０４は、スタティックランダムアクセスメモリ（ＳＲＡＭ）のそれらをエミュレートする性能特性を有する第２の複数のＭＲＡＭメモリ素子３０８を含むことができる。メモリ素子３０６、３０８のそれぞれは、ＣＭＯＳ回路（図３には示されていない）などの基礎をなす回路上に形成され、電気的に接続され得る。メモリ素子３０６、３０８は、チップ基板３１０上に形成することができる。
【００２８】
基板上の同じビルドレベルで共通の基板上に異なるメモリ素子を形成する必要があるため、単一のメモリチップ上に異なる物理的および性能特性を有するＭＲＡＭメモリ素子を組み込むことは、製造上の課題である。これらの課題は、物理的および性能特性が異なるメモリ素子を有するメモリチップを製造する方法を示す図４〜１３を参照して対処される。
【００２９】
図４は、製造の中間段階におけるウエハの上面図を示し、図５は、図４の線５−５から見た拡大断面図である。図５からはっきりと分かるように、第１のＭＲＡＭ素子タイプを構成する材料層５０４は、ＣＭＯＳ回路（図５には示されていない）などの回路を含み得る半導体基板などの基板５０２上に堆積される。層５０４は、図５では単一層として示されているが、これは単純化および明確化の目的のためであり、層５０４は、図１を参照して上述したようなＭＲＡＭ素子を構成する層などの複数の層を含むことができることを理解されたい。
【００３０】
第１のメモリ素子層５０４が堆積された後、マスク構造５０６が層５０４の上に形成される。マスク構造は、好ましくは、図示のように張り出した縁部を有する二層リフトオフマスクであり、これにより、以下でより明らかになるように、マスクの後のリフトオフを容易にする。マスク５０６は、フォトリソグラフィでパターン化および現像して所望の形状を有することができるフォトレジストの１つ以上の層で構築することができる。上から見た図を示す図４では、マスク構造５０６が、第１のＭＲＡＭタイプのアレイを画定することになる領域を覆うように形成されていることが分かる。これは、ＮＶＭまたはＳＲＡＭ性能メトリックを満たすセンサの領域となり得る。
【００３１】
次に、イオンビームエッチングまたは反応性イオンエッチングなどの材料除去プロセスを行って、マスク５０６によって保護されていない第１のＭＲＡＭ素子材料５０４の部分を除去し、図６に示すような構造を残す。残りの材料５０４の外縁は、示されるように不完全な接合形状を有し得る。ただし、その部分は後で分かるように後で除去される。
【００３２】
図７を参照すると、第２のＭＲＡＭ素子材料７０２の層が、完全なフィルムに堆積される。この場合も、層７０２は単一層として示されているが、実際には、図１を参照して上述したようなＭＲＡＭセンサを形成するのに必要な様々な層を含むことができる。第２のＭＲＡＭ層７０２を堆積させた後、マスク５０６をリフトオフして、図８に示すような構造を残すことができる。マスク５０６は二層マスクとして構築されるので、第２のＭＲＡＭ層７０２の堆積は、図７に示されるように、マスク５０６の外縁でマスクを露出するために開口部を残す。これは、例えば化学的リフトオフプロセスによって行うことができるマスク５０６の除去を容易にする。
【００３３】
図９は、図８の線９−９から見た上面図を示しているが、ウエハ全体を示すように拡大されている。図９では、以前に行われた堆積およびマスクリフトオフプロセスが、第２のＭＲＡＭ材料７０２の領域によって囲まれた第１のＭＲＡＭ材料５０４の規定された領域を残すことが分かる。第２のＭＲＡＭ材料は、第２のＭＲＡＭ材料７０２が第１のＭＲＡＭ材料５０４の領域を取り囲むように、第１のＭＲＡＭ材料５０４で覆われていないすべての領域を本質的に覆う。この時点で、必要に応じて１つ以上のアニールプロセスを行って、図１を参照して前述したキーパー層と参照層１０２、１１４の磁化を設定できる。アニールプロセスは、層１０２、１１４の材料の最適結晶化温度以上の温度、例えば３００℃〜４００℃で１０分〜６０分間、ウエハを加熱することを含むことができる。
【００３４】
したがって、この時点で、ウエハは、ウエハ上の他のあらゆる場所に、第１のＭＲＡＭ材料５０４および第２のＭＲＡＭ材料７０２の画定された領域を含む。両方の領域で、第１および第２のＭＲＡＭ層５０４、７０２は、非常に類似した厚さおよび材料を有する。したがって、ＭＲＡＭピラーを画定するための標準プロセスは、両方の領域で同時に行うことができ、両方のタイプのＭＲＡＭ材料で良好な結果が得られる。
【００３５】
図１０は、図９の線１０−１０から見た断面図を示す。図９から、図１０に示される断面は直線断面ではなく、第１および第２のＭＲＡＭデバイス領域の両方を示すように互い違いに配置されていることが分かる。図１０を参照すると、ダイヤモンドライクカーボンＤＬＣ１００２などのハードマスク材料層が、第１および第２のＭＲＡＭ材料５０２、７０２の上に堆積される。ハードマスク１００２上にフォトレジストマスク１００４が形成される。フォトレジストマスク１００４は、Ｓｉを含むフォトレジストなどのガラスタイプのフォトレジスト層上でスピンすることによって形成することができる。次に、このフォトレジスト材料１００４をフォトリソグラフィでパターン化および現像して、見られるようにＭＲＡＭピラーを画定する個々のピラーを有するマスク形状を画定する。また、フォトレジストマスクは、第１のＭＲＡＭタイプの領域となる領域１００６および第２のＭＲＡＭタイプの領域となる領域１００８にそのようなピラーを画定することも分かる。フォトレジストのパターニングは、任意の所望の形状で行うことができ、ＭＲＡＭ領域１００６、１００８のそれぞれに異なるピラー形状およびサイズを画定することができる。
【００３６】
次に図１１を参照すると、フォトレジストマスク１００４のパターンを下にあるハードマスク１００２に転写することができる。これは、例えば、ハードマスク材料層１００２を優先的に除去する化学物質で反応性イオンエッチング（ＲＩＥ）を行うことによって行うことができる。
【００３７】
フォトレジストマスクパターン１００４がハードマスク層１００２に転写されると、ハードマスク１００２によって保護されていない第１および第２のＭＲＡＭ材料５０４、７０２の一部を除去する材料除去プロセスを行って、図１２に示すような構造を残すことができる。このプロセスは、イオンビームエッチングを使用して行うことができる。フォトレジストマスク１００４の一部またはすべてをこのプロセスで除去できるが、ハードマスク１００２はそのままでＭＲＡＭ材料５０４、７０２のピラーを正確に画定することになる。ここでも、第１と第２の両方のＭＲＡＭ層５０４、７０２は同様の厚さを有する同様の材料で構築されているため、材料除去プロセス（例えば、イオンビームエッチング）を両方の材料５０４、７０２で同時に行って、本質的に同じ結果と材料除去率を得ることができる。
【００３８】
材料のピラー５０４、７０２が画定された後、原子層堆積（ＡＬＤ）などのコンフォーマル堆積プロセスによってアルミナ１３０２などの絶縁充填層を堆積でき、化学機械研磨（ＣＭＰ）などの平坦化プロセスが行われて、図１３に示すような構造を残す。絶縁充填材料１３０２のコンフォーマル堆積は、領域１００６、１００８のそれぞれにおける個々のピラー５０４、７０２の間の領域を充填するとともに、領域１００６、１００８の間の空間を充填するように行うことができる。平坦化プロセス（すなわち、化学的機械的研磨）は、ピラー５０４、７０２の頂部を露出するのに十分に行うことができ、その結果、個々のピラー５０４、７０２の頂部との電気的接触がなされ得る。
【００３９】
図１４〜２０は、異なる性能特性を持つＭＲＡＭ素子の領域を形成する別の方法を示す。この代替方法では、マスクのリフトオフプロセスを利用する。図１４を参照すると、基板１４０２がウエハ上に形成される。前述のように、この基板は、ＣＭＯＳ素子（図示せず）などの回路を含むことができる。フォトレジストマスク材料の層１４０４は、基板１４０２の上に堆積される。マスク層は、二層リフトオフ構造（図示せず）とすることができ、他の材料層も含むことができる。
【００４０】
図１５を参照すると、フォトレジストマスク材料は、第１のＭＲＡＭ領域を画定する領域に開口部を残してマスク材料を除去するように、フォトリソグラフィでパターン化および現像される。次に、図１６を参照すると、第１のＭＲＡＭ材料の層が、ウエハ全体に堆積された完全なフィルムである。前述のように、単一の層として示されているが、第１のＭＲＡＭ材料１６０２は、第１の組の性能特性を有する１つ以上のＭＲＡＭ素子を構築するために使用される様々な材料層を含む。材料１６０２は、マスク１４０４の開口部内だけでなく、マスク１４０４の上にも堆積される。
【００４１】
次に、マスク１４０４をリフトオフして、マスク１４０４上に形成された材料を除去し、図１７に示すように、第１のＭＲＡＭ材料１６０２が第１のマスク１４０４の開口部によって画定される領域のみにある構造を残す。次に、図１８を参照すると、第２のリフトオフマスク１８０２が、残りの材料１６０２の領域の上に形成される。マスク１８０２によって画定される外縁の領域は、ピラーの画定中に除去されるからであるので、このマスク１８０２の完全な位置合わせは重要ではない。第２のマスク１８０２は、さらなる材料層堆積後のリフトオフを容易にするための２層フォトレジストマスクとすることができる。
【００４２】
図１９に示されるように、マスク１８０２を形成した後、第２のＭＲＡＭ材料１９０２の層が完全なフィルムに堆積される。この場合も、この層１９０２は、第２の組の性能特性を有する所望のＭＲＡＭ素子を形成するのに必要な材料の様々な層を含むことができる。材料１９０２の堆積後、化学的リフトオフなどのプロセスによってマスク１８０２をリフトオフして、図２０に示すような構造を残すことができる。図２０では、２つの層１６０２、１９０２の接合部の領域（括弧２００２で示される）は、これらの領域がＭＲＡＭピラー形成を画定するためのさらなる処理中に除去されるため、厳密に配置または完全に滑らかである必要はない。
【００４３】
図２０に示すように２つのＭＲＡＭ材料層１６０２、１９０２を形成した後、所望のＭＲＡＭピラーを画定するために、さらなる処理を行うことができる。これらのピラー画定プロセスは、図９〜１３を参照して上記で説明したものと同様にすることができる。
【００４４】
上述のプロセスは、メモリチップの異なる領域に異なる性能特性を有するセンサを形成するための効率的で費用効果の高い手段を提供する。これらのプロセスは、ＭＲＡＭ素子を使用して不揮発性メモリ（ＮＶＭ）およびスタティックランダムアクセスメモリ（ＳＲＡＭ）置換を形成する方法として説明されてきたが、これは例示的な実施形態によるものである。異なる特性を有する他のタイプの磁気メモリ素子もまた、そのような方法で製造され得る。また、上記のプロセスは、２つの異なるタイプのＭＲＡＭ素子のみを製造する方法として説明されたが、より多くの異なるタイプのＭＲＡＭ素子もまた、上記のプロセスによって構築され得る。
【００４５】
様々な実施形態が上記で説明されたが、それらは、限定ではなく例としてのみ提示されたことを理解されるべきである。本発明の範囲内に含まれる他の実施形態もまた、当業者には明らかになるであろう。したがって、本発明の幅および範囲は、上記の例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびそれらの均等物に従ってのみ定義されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【手続補正書】
【提出日】令和2年6月26日(2020.6.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
データメモリチップを形成する方法であって、
基板を提供することと、
第１の磁気メモリ素子タイプの材料を堆積させることと、
前記第１の磁気メモリ素子タイプの材料の上にマスクを形成することであって、前記マスクが第１の磁気素子タイプの領域を画定する、形成することと、
材料除去プロセスを行って、前記マスクによって保護されていない前記第１の磁気素子タイプの材料の部分を除去することと、
第２の磁気素子タイプの材料を堆積させることと、
前記マスクを除去することと、
前記マスクを除去した後に、
ハードマスクを堆積させることと、
アニールを行うことと、
前記第１の磁気素子タイプの領域および第２の磁気素子タイプの領域に磁気素子を画定するように構成された磁気素子画定マスクを形成することと、
第２の材料除去プロセスを行って、前記第１の磁気素子タイプの材料および前記第２の磁気素子タイプの材料のうち、前記磁気素子画定マスクによって保護されていない部分を除去することと、を含む、方法。
【請求項２】
前記第２の材料除去プロセスが、反応性イオンエッチング（ＲＩＥ）を含む、請求項１に記載の方法。
【請求項３】
前記マスクが、フォトレジストを含む二層マスクである、請求項１に記載の方法。
【請求項４】
前記基板が、電気回路を含む、請求項１に記載の方法。
【請求項５】
前記基板が、ＣＭＯＳ回路を含む、請求項１に記載の方法。
【請求項６】
前記基板が、前記第１および第２の磁気メモリ素子タイプの材料の各々と電気的に接続されたＣＭＯＳ回路を含む、請求項１に記載の方法。
【請求項７】
データメモリチップを製造する方法であって、
基板を提供することと、
前記基板上に第１のマスク構造を形成することであって、前記マスク構造が、第１の磁気メモリタイプの領域を画定するように構成された開口部を有する、形成することと、
第１の磁気メモリタイプの材料を堆積させることと、
前記マスクを除去し、第１の磁気メモリタイプの材料を第１のメモリタイプの領域に残すことと、
第２のマスクを形成することであって、前記第２のマスクの少なくとも一部が、前記第１のメモリタイプの領域の前記第１の磁気メモリタイプの材料の上に形成される、形成することと、
第２の磁気メモリタイプの材料を堆積させることと、
前記第２のマスクを除去することと、
前記第２のマスクを除去した後に、
ハードマスクを堆積させることと、
アニールを行うことと、
前記第１の磁気メモリタイプの領域および前記第２の磁気メモリタイプの領域に磁気ピラーを画定するように構成された第３のマスク構造を形成することと、
材料除去プロセスを行って、前記第３のマスクによって保護されていない第１および第２の磁気メモリタイプの材料の両方を除去することと、を含む、方法。
【請求項８】
前記基板が、そこに形成された電気回路を含む、請求項７に記載の方法。
【請求項９】
前記基板が、そこに形成されたＣＭＯＳ回路を含む、請求項７に記載の方法。
【請求項１０】
前記基板が、そこに形成されたＣＭＯＳ回路を含み、前記ＣＭＯＳ回路が、前記第１および第２の磁気メモリタイプの材料の各々との電気的接続を有する、請求項７に記載の方法。
【請求項１１】
前記第１の磁気メモリ素子タイプの材料が、不揮発性メモリの性能特性と同等または超える性能特性を有し、前記第２の磁気メモリ素子タイプの材料が、スタティックランダムアクセスメモリの性能特性と同等または超える性能特性を有する、請求項１に記載の方法。
【請求項１２】
前記第１の磁気メモリタイプの材料が、不揮発性メモリの性能特性と同等または超える性能特性を有し、前記第２の磁気メモリタイプの材料が、スタティックランダムアクセスメモリの性能特性と同等または超える性能特性を有する、請求項７に記載の方法。
【請求項１３】
前記第１の磁気メモリ素子タイプの材料が、前記第２の磁気メモリ素子タイプの材料の厚さと実質的に同じ厚さを有する、請求項１に記載の方法。
【請求項１４】
前記第１の磁気メモリタイプの材料が、前記第２の磁気メモリタイプの材料の厚さと実質的に同じ厚さを有する、請求項７に記載の方法。
【請求項１５】
前記第１の磁気メモリ素子タイプの材料が、前記第２の磁気メモリ素子タイプの材料のイオンミリングレートと実質的に同じイオンミリングレートを有する、請求項１に記載の方法。
【請求項１６】
前記第１の磁気メモリタイプの材料が、前記第２の磁気メモリタイプの材料のイオンミリングレートと実質的に同じイオンミリングレートを有する、請求項７に記載の方法。
【請求項１７】
前記第１の磁気メモリ素子タイプの材料が、前記第２の磁気メモリ素子タイプの材料の厚さおよびイオンミリングレートと実質的に同じである厚さおよびイオンミリングレートを有する、請求項１に記載の方法。
【請求項１８】
前記第１の磁気メモリタイプの材料が、前記第２の磁気メモリタイプの材料の厚さおよびイオンミリングレートと実質的に同じである厚さおよびイオンミリングレートを有する、請求項７に記載の方法。
【国際調査報告】
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