(57)【要約】  レシプロカル量子論理（ＲＱＬ）ゲート回路は、正の単一磁束量子（ＳＦＱ）パルスの受信に基づいて、アサートされた論理入力を有する入力段と、出力信号を配信するＪＴＬを含む増幅出力段を有する。入力段は、２つ以上の蓄積ループを含み、少なくとも２つは、論理入力にそれぞれ関連付けられており、それぞれは、入力ジョセフソン接合（ＪＪ）、蓄積インダクタ、および論理決定ＪＪを含み、論理決定ＪＪは、論理入力に関連付けられたすべての蓄積ループに共通であり、蓄積ループに蓄積された１つ以上の電流によって提供されたバイアスおよび回路に提供されたバイアス信号に基づいて、トリガーするように構成されている。出力段は、論理決定ＪＪのトリガーに基づいて、出力をアサートする。【選択図】図１
2021513236.tif 000002
【特許請求の範囲】
【請求項１】
正の単一磁束量子（ＳＦＱ）パルスの受信に基づいて、アサートされるようにそれぞれ構成されている、少なくとも２つの論理入力を有する入力段であって、前記入力段が、２つ以上の蓄積ループを含み、各論理入力が、前記蓄積ループのうちの少なくとも１つに関連付けられており、前記蓄積ループのそれぞれが、入力ジョセフソン接合（ＪＪ）、蓄積インダクタ、および論理決定ＪＪを含む論理入力に関連付けられており、前記論理決定ＪＪが、前記論理入力に関連付けられているすべての前記蓄積ループに共通であり、前記蓄積ループに蓄積された１つ以上の電流によって提供されたバイアス、および前記回路に提供されたバイアス信号に基づいて、トリガーするように構成されている、入力段と、
前記論理決定ＪＪのトリガーに基づいて、出力をアサートするように構成されているジョセフソン伝送線（ＪＴＬ）回路を備える出力段と、を備える、レシプロカル量子論理（ＲＱＬ）ゲート回路。
【請求項２】
前記出力段が、前記論理決定ＪＪのトリガー解除に基づいて、前記出力をデアサートするようにさらに構成されている、請求項１に記載の回路。
【請求項３】
前記入力段が、正確に３つの論理入力を有し、前記出力段が、前記論理入力のうちの少なくとも２つのアサーションに基づいて、前記出力をアサートするように構成されている、請求項１に記載の回路。
【請求項４】
前記入力段が、正確に２つの論理入力を有し、前記出力段が、前記論理入力の両方のアサーションに基づいて、前記出力をアサートするように構成されている、請求項１に記載の回路。
【請求項５】
前記入力段が、正確に２つの論理入力を有し、前記出力段が、前記論理入力の一方または両方のアサーションに基づいて、前記出力をアサートするように構成されている、請求項１に記載の回路。
【請求項６】
前記入力段が、システム起動時に、正電流を無入力蓄積ループに導入するように構成されているＤＣ磁束バイアス線への変圧器結合を含む、前記２つの論理入力のいずれにも関連付けられていない前記無入力蓄積ループを含む、請求項５に記載の回路。
【請求項７】
前記入力段が、正確に３つの論理入力を有し、前記出力段が、前記論理入力の３つすべてのアサーションに基づいて、前記出力をアサートするように構成されている、請求項１に記載の回路。
【請求項８】
前記論理入力蓄積ループのうちの１つで、前記蓄積インダクタのうちの正確に１つに変圧器結合されたＤＣ磁束バイアス線をさらに備え、前記ＤＣ磁束バイアス線は、システム起動時に、１Φ０の電流を対応する蓄積ループに導入するように構成されている、請求項７の回路。
【請求項９】
前記論理入力蓄積ループのうちの１つで、前記蓄積インダクタのうちの１つにそれぞれが変圧器結合された２つのＤＣ磁束バイアス線をさらに備え、前記ＤＣ磁束バイアス線は、システム起動時に、Φ０の１／２の電流を対応する蓄積ループに導入するようにそれぞれ構成されている、請求項７の回路。
【請求項１０】
前記論理入力蓄積ループのうちの１つで、前記蓄積インダクタのうちの１つにそれぞれが変圧器結合された３つのＤＣ磁束バイアス線をさらに備え、前記ＤＣ磁束バイアス線は、システム起動時に、Φ０の１／３の電流を対応する蓄積ループに導入するようにそれぞれ構成されている、請求項７の回路。
【請求項１１】
論理値を決定する方法であって、
少なくとも２つの論理入力を有するレシプロカル量子論理（ＲＱＬ）ゲートの１つ以上の論理入力をアサートするように、１つ以上の正の単一磁束量子（ＳＦＱ）パルスを提供することと、
前記提供することに基づいて、前記ＲＱＬゲート内の１つ以上の入力蓄積ループに１つ以上の正電流を配置することであって、前記ＲＱＬゲートが、少なくとも３つのそのような蓄積ループを有する、配置することと、
前記配置することに基づいて、前記ＲＱＬゲートの論理決定ジョセフソン接合（ＪＪ）をトリガーすることと、
前記トリガーすることに基づいて、前記ＲＱＬゲートの出力からアサーション信号を伝播することと、含む、方法。
【請求項１２】
前記伝播することの後に、
前記論理入力のうちの１つ以上をデアサートするように、１つ以上の負のＳＦＱパルスを提供することと、
前記１つ以上の負のＳＦＱパルスを前記提供することに基づいて、１つ以上の負電流を前記入力蓄積ループのうちの１つ以上に配置することと、
前記１つ以上の負電流を前記配置することに基づいて、前記論理決定ＪＪをトリガー解除することと、
前記トリガー解除することに基づいて、前記ＲＱＬゲートの前記出力からのデアサーション信号を伝播することと、をさらに含む、請求項１１に記載の方法。
【請求項１３】
ＡＣ成分を有するバイアス信号を提供することをさらに含み、前記トリガーすることが、さらに前記バイアス信号に基づく、請求項１１に記載の方法。
【請求項１４】
回路であって、
ダブテールノードにそれぞれ接続された少なくとも２つの論理入力ジョセフソン伝送線（ＪＴＬ）であって、各論理入力ＪＴＬが、それぞれの第１のノードで、入力ジョセフソン接合（ＪＪ）および蓄積インダクタに接続された蓄積ループ入力インダクタを備え、各論理入力ＪＴＬの前記蓄積ループ入力インダクタ、入力ＪＪ、および蓄積インダクタが、単方向のデータフローを提供するサイズになっている、論理入力ＪＴＬと、
それぞれの蓄積ループが各入力ＪＴＬの前記入力ＪＪおよび蓄積インダクタならびに論理決定ＪＪによって形成されるように、前記ダブテールノードと低電圧ノードとの間に接続された前記論理決定ＪＪと、
前記論理決定ＪＪによって作成された論理決定信号を増幅するように、前記ダブテールノードと論理出力ノードを接続する出力ＪＴＬ回路と、
ＡＣ成分を有するバイアス信号を提供するバイアス入力と、を備え、
前記回路は、前記論理入力ＪＴＬに提供されたアサートまたはデアサートされた論理入力信号に基づいて、前記出力ノードでアサートまたはデアサートされた論理出力信号をそれぞれ提供するように構成されている、回路。
【請求項１５】
前記ダブテールノードで交差する、正確に３つの論理入力ＪＴＬを有し、前記出力信号が、前記３つの論理入力ＪＴＬに提供された前記論理入力信号に基づいて、３分の２多数決機能を提供する、請求項１４に記載の回路。
【請求項１６】
５つ以下のＪＪを有する、請求項１５に記載の回路。
【請求項１７】
前記ダブテールノードと回路接地との間のインダクタと共に前記ダブテールノードで交差する、正確に２つの論理入力ＪＴＬを有し、前記出力信号が、前記２つの論理入力ＪＴＬに提供された前記論理入力信号に基づいて、ＡＮＤ機能を提供する、請求項１４に記載の回路。
【請求項１８】
４つ以下のＪＪを有する、請求項１４に記載の回路。
【請求項１９】
前記ダブテールノードと回路接地との間のインダクタと共に前記ダブテールノードで交差する、２つの論理入力ＪＴＬを有し、前記インダクタが、ＤＣ磁束バイアス線に変圧器結合され、システム起動時に、前記変圧器結合を通して供給されたＤＣ磁束バイアス電流を量子化するように構成され、前記出力信号が、前記２つの論理入力ＪＴＬに提供された前記論理入力信号に基づいて、ＯＲ機能を提供する、請求項１４に記載の回路。
【請求項２０】
前記ダブテールノードで交差する、正確に３つの論理入力ＪＴＬを有し、前記３つの論理入力ＪＴＬのうちの少なくとも１つ中の前記蓄積インダクタのうちの少なくとも１つが、ＤＣ磁束バイアス線に変圧器結合され、前記それぞれの論理入力ＪＴＬに負電流を導入するように構成されている、請求項１４に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願
本出願は、２０１９年２月１日に出願された米国特許出願第１５／８８６６２６号の優先権を主張し、その全体が本明細書に組み込まれる。
【０００２】
本発明は、概して、量子および古典デジタル超電導回路に関し、具体的には、多数決、ＡＮＤ、およびＯＲ機能を提供する、レシプロカル量子論理（ＲＱＬ）ゲートに関する。
【背景技術】
【０００３】
デジタル論理の分野では、周知で、かつ高度に開発された相補型金属酸化物半導体（ＣＭＯＳ）技術が広範囲に使用されている。ＣＭＯＳは、技術として成熟に近づき始めているので、速度、電力消費計算密度、相互接続帯域幅などの点で、より高い性能につながり得る、選択肢に興味が持たれている。ＣＭＯＳ技術の代替は、２０ギガバイト／秒（Ｇｂ／ｓ）以上の典型的なデータレートで、約４ナノワット（ｎＷ）の典型的な信号電力、および約４ケルビンの動作温度を有する超電導ジョセフソン接合（ＪＪ）を利用した超電導ベースの単一磁束量子回路を含む。
【０００４】
多数決ゲートは、入力の５０％よりも多くが真の場合にのみ真を返す論理ゲートである。フェーズモード論理は、デジタル値が１つ以上のＪＪの超電導フェーズとして符号化されることを許可する。例えば、論理「１」は、高フェーズとして符号化され得、論理「０」は、低フェーズとして符号化され得る。例えば、フェーズは、ゼロ（例えば、論理「０」を意味する）または２π（例えば、論理「１」を意味する）として符号化され得る。ＪＪフェーズをリセットするレシプロカルパルスのための必要がないので、これらの値は、ＲＱＬクロックサイクルにわたって持続する。
【発明の概要】
【０００５】
一実施例は、入力および出力段を有するレシプロカル量子論理（ＲＱＬ）ゲート回路を含む。入力段は、正の単一磁束量子（ＳＦＱ）パルスの受信に基づいて、それぞれアサートされる少なくとも２つの論理入力を有する。入力段は、２つ以上の蓄積ループを有し、各論理入力は、蓄積ループのうちの少なくとも１つに関連付けられている。論理入力に関連付けられた各蓄積ループは、入力ジョセフソン接合（ＪＪ）、蓄積インダクタ、および論理決定ＪＪを含む。論理決定ＪＪは、論理入力に関連付けられたすべての蓄積ループに共通であり、蓄積ループに蓄積された１つ以上の電流によって提供されたバイアス、および回路に提供されたバイアス信号に基づいて、トリガーするように構成される。出力段は、論理決定ＪＪのトリガーに基づいて、出力をアサートするように構成されたジョセフソン伝送線（ＪＴＬ）回路を含む。
【０００６】
別の実施例は、論理値を決定する方法を含む。少なくとも２つの論理入力を有するＲＱＬゲートの１つ以上の論理入力をアサートするように、１つ以上の正のＳＦＱパルスが提供される。これにより、ＲＱＬゲート内の１つ以上の入力蓄積ループに、１つ以上の正電流が配置される。ＲＱＬゲートは、例えば、少なくとも３つのそのような蓄積ループを有することができる。これにより、ＲＱＬゲートの論理決定ＪＪがトリガーされます。これにより、アサーション信号がＲＱＬゲートの出力から伝播される。
【０００７】
さらに別の実施例は、それぞれダブテールノードに接続された少なくとも２つの論理入力ＪＴＬであって、各論理入力ＪＴＬが、それぞれの第１のノードで、入力ＪＪおよび蓄積インダクタに接続された蓄積ループ入力インダクタを備え、各論理入力ＪＴＬの蓄積ループ入力インダクタ、入力ＪＪ、および蓄積インダクタが、単方向のデータフローを提供するサイズになっている、論理入力ＪＴＬを有する回路を含む。回路はさらに、ダブテールノードと低電圧ノードとの間に接続された論理決定ＪＪであって、それぞれの蓄積ループが各入力ＪＴＬおよび論理決定ＪＪの入力ＪＪならびに蓄積インダクタによって形成されたような、論理決定ＪＪを含む。回路はさらに、論理決定ＪＪによって作成された論理決定信号を増幅するように、ダブテールノードと論理出力ノードを接続する出力ＪＴＬ回路を含む。回路はさらに、ＡＣ成分を有するバイアス信号を提供するバイアス入力を含む。回路は、論理入力ＪＴＬに、それぞれ、提供されたアサートまたはデアサートされた論理入力信号に基づいて、出力ノードでアサートまたはデアサートされた論理出力信号を提供するように構成されている。
【図面の簡単な説明】
【０００８】
【図１】レシプロカル量子論理（ＲＱＬ）ゲートの実施例のブロック図である。
【図２Ａ】３分の２多数決ゲートの実施例の回路図である。
【図２Ｂ−２Ｅ】出力信号を生成するように、入力信号が回路を通って伝播するときの、図２Ａの回路の機能を示す。
【図３】２入力ＡＮＤゲートの実施例の回路図である。
【図４】２入力ＯＲゲートの実施例の回路図である。
【図５】３入力ＡＮＤゲートの実施例の回路図である。
【図６Ａ−６Ｂ】単一磁束量子（ＳＦＱ）パルス入力に基づいて、少なくとも２つの論理入力を有するＲＱＬゲートからの論理出力を決定する実施例の方法のフロー図である。
【発明を実施するための形態】
【０００９】
本開示は、概して、レシプロカル量子論理（ＲＱＬ）システムおよび関連する方法で使用するための論理ゲート回路に関する。この開示は、より具体的には、多数決ゲート、ＡＮＤゲート、およびＯＲゲートに関する。
【００１０】
レシプロカル量子論理（ＲＱＬ）論理ゲートは、負荷を駆動するのに必要な増幅を提供するように、ジョセフソン伝送線（ＪＴＬ）をそれらの出力に統合することができる。図１は、少なくとも２つの論理入力１Ｉ〜ＮＩおよび出力Ｏを有するＲＱＬゲート１００を示す。ゲート１００は、出力Ｏを提供するように構成された増幅出力段１０２と、例えば、アサートされた論理状態またはデアサートされた論理状態に、それぞれ対応する正または負の単一磁束量子（ＳＦＱ）パルスで構成することができる、２つ以上の入力１Ｉ〜ＮＩを受信するように構成された入力段１０４とを含む。各入力は、蓄積ループ１０６−１〜１０６−ｎのうちの少なくとも１つの蓄積ループで関連付けられている。入力段１０４は、入力ごとに１つの蓄積ループを有するように示されているが、各入力は、それに関連する複数の蓄積ループを有することができる。論理決定ジョセフソン接合（ＪＪ）１０８は、すべての論理入力蓄積ループに共通（すなわち、共有）であり、１つ以上の入力１Ｉ〜ＮＩに基づいてトリガーする。出力Ｏのアサーションまたはデアサーションは、論理決定ＪＪ１０８のトリガーに基づいている。例えば、出力Ｏは、アサートされた出力論理状態に対応する正のＳＦＱパルスと、デアサートされた出力論理状態に対応する負のＳＦＱパルスを伝播することができる。出力段１０２は、論理決定ＪＪ１０８の出力を増幅するためのジョセフソン伝送線（ＪＴＬ）を含む。
【００１１】
論理決定ＪＪ１０８のトリガーは、入力１Ｉ〜ＮＩまでに基づくことができるだけでなく、入力段１０４に提供されたバイアス信号１１２に基づくこともできる。バイアス信号１１２は、ＡＣおよびＤＣバイアスの両方を提供することができる。したがって、例えば、バイアス信号１１２は、ＲＱＬゲート１００へのクロックとして機能することができ、入力１Ｉ〜ＮＩの評価により、バイアス信号１１２のＡＣ成分に従って特定の時点で出力Ｏを生成する。
【００１２】
図２Ａは、いくつかの異なる論理機能を提供するためにいくつかの構成を有することができる、ＲＱＬゲートを示す。具体的には、図示の構成は、ＲＱＬ多数決ゲート回路２００を提供し、論理入力の大部分がアサートされたときにのみ、アサートされた出力を生成する。より具体的には、ゲート２００は、３分の２多数決ゲートであり、入力Ａ、Ｂ、およびＣのうちの２つまたは３つがアサートされたときにのみ、出力ＭＯでアサーション信号を生成する。ゲート回路２００は、信号増幅を提供するためのＪＴＬ出力段２０２と、ダブテールノード２０６で結合する、いくつかのＪＴＬ入力分岐を有する入力段２０４とを有する。論理決定ジョセフソン接合（ＪＪ）Ｊ２と共に、入力分岐は、論理決定ができるまで、すなわち論理条件が満たされるまで、入力を受信して蓄積するように、蓄積ループを形成する。
【００１３】
入力段２０４では、別個の入力蓄積ループは、各入力に関連付けられている。したがって、例えば、入力Ａのための入力蓄積ループは、ＪＪ  Ｊ１ａとＪ２、同様にインダクタＬ２ａを含む。先行インダクタＬ１ａは、入力Ａを駆動ＪＴＬに、または別のゲートの出力に接続されることを許可する。すべての入力蓄積ループに共通する、論理決定ＪＪ  Ｊ２は、多数決ゲート２００の論理演算を実行する。論理決定ＪＪ  Ｊ２の出力は、ＪＴＬ段２０２の入力として機能する。
【００１４】
入力段２０４の各蓄積ループにおける成分サイズの選択は、単方向のデータフローを提供する。回路２００は、それぞれが１Φ０の電流（約２．０７ｍＡ−ｐＨ）を蓄積ループに流す、ＳＦＱパルスで動作する。このような蓄積ループを流れる電流の大きさは、蓄積ループ内の蓄積インダクタのサイズによって決定される。したがって、入力ごとに、蓄積ループ入力インダクタのインダクタンス値（例えば、Ｌ１ａ）は、蓄積インダクタのインダクタンス値（例えば、Ｌ２ａ）と比較して小さくなる（例えば、約８ｐＨと９ｐＨとの間、例えば８．５ｐＨ）ことができる。一方、蓄積インダクタは、入力ＳＦＱパルスによって誘導された蓄積電流の大きさを低減するように、比較的大きくすることができる（例えば、約３０ｐＨと４０ｐＨとの間、例えば、３５ｐＨ）（例えば、対応する蓄積ループ入力インダクタの約４倍）。いくつかの実施例では、入力（例えば、Ａ）に導入された電流の大きさは、蓄積ループに蓄積された電流よりも約４倍大きい。入力Ａの入力ＪＪ、Ｊ１ａも、駆動ＪＴＬがこのＪＪを反転して電流を蓄積ループに入れることができるようにサイズ設定されているが、蓄積ループの電流は、入力ＪＪ  Ｊ１ａのフリップを解除して、蓄積パルスを入力から戻すことを許可するのには十分ではない。
【００１５】
入力ＢおよびＣに関連付けられた蓄積ループは、入力Ａのための蓄積ループとして同じ構造を有し、すべて論理決定ＪＪ  Ｊ２で重複している。出力ＭＯは、例えば、ゲート２００のアサーションまたはデアサーションを表す正または負の出力パルスを、それぞれ、論理「高」または「低」に伝搬するように、ＪＴＬに、または別のゲートの入力に接続されることもできる。
【００１６】
論理決定ＪＪ、Ｊ２は、ゲート２００の入力段２０４の論理機能を実行する。任意の２つの入力に、バイアスＢＩＡＳを加えた組み合わせは、論理決定ＪＪ  Ｊ２をいずれかの方向に切り替えるのに十分である。図１のゲート１００のバイアス信号１１２に関して述べたように、図２Ａのゲート２００のバイアス信号ＢＩＡＳのＡＣ成分（例えば、正弦波成分）は、クロック信号のサイクルごとに２回、論理入力を評価することができる、入力段２０４へのクロック信号として機能することができる。バイアス信号ＢＩＡＳのＡＣフェーズは、正および負の部分を交互に有することができる。ＡＣフェーズの正の部分の間に、入力段２０４は、入力段２０４の出力がアサートされるべきかどうかを決定するように、入力Ａ〜Ｃを評価し、ＡＣフェーズの負の部分の間に、入力段２０４は、入力段２０４の出力がデアサートされるべきかどうかを決定するように、入力Ａ〜Ｃを評価する。
【００１７】
入力段２０４の単一の入力分岐の機能は、ここで記載される。図２Ｂに示すように、入力Ａに到達する、入力パルス、例えば、単一磁束量子（ＳＦＱ）パルスは、先行インダクタＬ１ａおよび入力ＪＪ  Ｊ１ａを通して正の超電導電流２０６を誘導し、次に、入力ＪＪ  Ｊ１ａをトリガーして、その超電導フェーズを２πに上げる。入力ＪＪ  Ｊ１Ａのトリガーは、図２Ｃに示すように、先行インダクタＬ１ａに等しく、かつ反対の電流２０８（例えば、１Φ０相当の電流）を誘導し、初期入力電流２０６が消滅し、また、入力ＪＪ、Ｊ１ａ、入力ループ蓄積インダクタＬ２ａ、および論理決定ＪＪ、Ｊ２によって形成されたループに、正の超電導電流２１０を誘導する。この蓄積ループ電流２１０だけでは、論理決定ＪＪ、Ｊ２をトリガーするのに不十分であり、それ以上の入力が適用されない場合、その蓄積ループに無期限にトラップされたままになる。入力Ａに到達する負の入力パルスは、上述の影響を逆転させ、正の蓄積ループ電流２１０を消滅させ、回路をその初期状態に戻す。入力ＢおよびＣは、入力Ａと完全に対称であるため、まったく同じ方法で動作する。
【００１８】
入力段２０４の多数決構造のため、１つの入力からの蓄積ループ電流だけでは、ＡＣおよびＤＣバイアスＢＩＡＳを使用しても、論理決定ＪＪ、Ｊ２をトリガーするに不十分である。アサートされていない入力ＢおよびＣに関連付けられた成分によって論理決定ＪＪ、Ｊ２に提示された追加の負荷は、トリガーからの論理決定ＪＪ、Ｊ２を禁止する。したがって、大部分の入力のアサーションは、回路２００でＪ２をトリガーするのに必要である。
【００１９】
入力段２０４の機能は、大部分の入力がアサートされたとき、すなわち、少なくとも２つの入力ブランチに関連付けられた正電流が少なくとも２つの入力に関連付けられた蓄積ループを循環するときの、各入力が上述の方法でアサートされている状態について、ここで記載される。それぞれの入力での正の入力パルスによって引き起こされる蓄積ループ内のループ電流は、それぞれの入力の後続の負のパルスがそれらを取り除くまで、またはバイアス信号ＢＩＡＳのＡＣ成分のクロッキング機能が論理決定ＪＪ、Ｊ２をトリガーして入力を論理決定に変換するまで、持続する。この蓄積機能により、入力アサーションの大多数に相当する必要がある入力は、同じクロックサイクル内に到着する必要はない。
【００２０】
図２Ｄは、２つの入力（図示の場合では、入力ＡおよびＣ）がアサートされた後の回路２００の状態を示す。電流２１０は、ＪＪ、Ｊ１ａおよびＪ２ならびに蓄積インダクタＬ２ａによって形成された蓄積ループ内を循環し、一方、電流２１０は、ＪＪ、Ｊ１ｃおよびＪ２および蓄積インダクタＬ２ｃによって形成された蓄積ループ内を循環する。アサートされた大部分の入力は、論理決定ＪＪ、Ｊ２を正の遷移にバイアスするが、入力ループ蓄積インダクタＬ２ａ、Ｌ２ｂ、およびＬ２ｃのサイズのため、蓄積ループ電流は、ＡＣおよびＤＣバイアスＢＩＡＳによって提供された追加のバイアス電流なしでは、この遷移を引き起こすには不十分である。ＡＣバイアス成分が十分な正の大きさに達したとき、すなわちゲート２００の入力段２０４が正に「クロックされた」ときに、論理決定ＪＪ、Ｊ２は、トリガーする。図２Ｅは、この遷移の結果を示す。入力ループ蓄積インダクタに蓄積された正電流は、論理決定ＪＪ、Ｊ２から出てくる結果パルスによって消滅する２１４、２１６。トリガーはまた、アサートされなかった入力に関連付けられた蓄積ループ（例えば、入力Ｂに関連付けられた蓄積ループの電流２１８）に電流を誘導するが、そのような電流は、負電流、すなわち、入力アサーション信号によって誘導された蓄積ループ電流の反対方向である。追加的に、電流２２０は、インダクタＬ４およびＬ５ならびに出力ＪＪ、Ｊ３を通して駆動され、または言い換えれば、増幅されるべき出力段２０２に入る。この電流は、ＡＣバイアスと組み合わせて、ゲート２００の出力ＭＯからの出力信号として伝播する接合Ｊ３をトリガーする。すべての入力は、対称的であるため、これと同じ一連のイベントは、ゲート２００の出力ＭＯを論理「高」に駆動する２つ以上のアサートされた入力の任意の組み合わせで発生することができ、３分の２の多数決ゲートの出力をアサートするための正しい論理関数を提供する。
【００２１】
アサートされていない入力に誘導された負電流は、論理決定ＪＪ、Ｊ２を負の遷移にバイアスしますが、ＡＣおよびＤＣバイアスＢＩＡＳを使用しても、遷移のみを引き起こすには十分ではない。これは、入力段２０４の出力をデアサートするための正しい論理機能を実行するように、入力段２０４を正しい状態に置く。初期にアサートされた入力のいずれかに到着する負のパルスは、ＡＣおよびＤＣバイアスＢＩＡＳとの組み合わせで、論理決定ＪＪ、Ｊ２を２πフェーズから遷移させることにより、フリップを解除するように、３つの蓄積ループのうちの少なくとも２つに負のバイアス電流を提供し、これにより、入力段２０４の出力をデアサートして論理「低」に戻す。これは、ＡＣバイアスが十分な負の大きさに達したときに、すなわちバイアス信号ＢＩＡＳのＡＣバイアス成分の負の部分で、発生する。代わりに、正の入力が以前にアサートされていない入力に到達する場合、入力段２０４の出力をデアサートする前に、以前にアサートされた入力のいずれか２つで要求される、それぞれの蓄積された負電流および負の入力パルスが消滅し、ゲート２００の出力ＭＯをデアサートし、３分の２多数決ゲートのための正しい機能を再び提供する。
【００２２】
増幅出力段２０２は、論理決定ＪＪ、Ｊ２からインダクタＬ４およびＬ５を通してパルスを伝播して出力ＪＪ、Ｊ３をトリガーし、パルス出力ＭＯを送信するＪＴＬを含み、ここで、アサーション信号またはデアサーション信号は、大部分の入力Ａ、Ｂ、Ｃが、それぞれ、アサート、またはデアサートされることを示す。５分の３多数決ゲート、７分の４多数決ゲートなどの、より大きなファンインゲートは、入力ブランチの数に関係なく、論理決定ＪＪ、Ｊ２がアサートされた大部分の入力でのみトリガーするようにバイアスされるよう、ノード２０６でダブテールの追加の入力ブランチを提供し、成分のサイズを決定することによって、構築されることができる。
【００２３】
ゲート２００は、ＡＮＤおよびＯＲゲートなどの２入力論理ゲートの基礎として機能することができる。入力の１つの接地は（すなわち、入力の１つを回路接地に接続し、効果的にそれを論理「低」に結び付ける）、残りの２つの入力で２入力ＡＮＤゲートを作成する。代替的に、１つの入力に１つのΦ０（すなわち、１つのＳＦＱパルス）の電流を誘導するように（効果的にそれを論理「高」に結び付ける）、ＤＣバイアスを使用することは、残りの２つの入力から２入力ＯＲゲートを作成する。
【００２４】
図３は、実施例のＡＮＤゲート３００、具体的には、図２の多数決ゲートと構成が類似している、ＡＮＤ２ゲート（すなわち、２入力ＡＮＤゲート）を示すが、図２からの第３の入力Ｃは、回路接地にそれを接続することによって、論理「低」に効果的に接続される。結果として、図２からの先行インダクタＬ１ｃおよび入力ＪＪ、Ｊ１ｃは、ゲート２００の入力段２０４と比較して、ゲート３００の入力段３０４において除去される。ＡＮＤゲート３００では、Ｌ２ｃは、Ｌ２ａおよびＬ２ｂよりもわずかに大きくすることができ、削除された入力接合Ｊ１ｃを補償するために、追加のインダクタンスを含めることができる。
【００２５】
図３のＡＮＤゲート３００では、論理決定ＪＪ、Ｊ２が、アサートされた入力ＡおよびＢに応答してトリガーすると、蓄積インダクタＬ２ａおよびＬ２ｂの正電流が破壊され、負電流が代替蓄積インダクタＬ２ｃに誘導され、正電流が出力ＡＯとして増幅するために、出力段３０２に伝搬される。その後、論理入力ＡとＢの間で以前にアサートされた入力をデアサートするために負のパルスが適用されると、論理入力に関連付けられた蓄積ループのいずれかに蓄積された１つ以上の負電流は、代替蓄積インダクタＬ２ｃに蓄積された負電流と結合して、論理決定ＪＪ、Ｊ２をバイアスしてバイアス信号ＢＩＡＳのＡＣ成分の次の負の部分をトリガー解除し、次に、負のパルスを入力段３０４の出力から出力段３０２に伝搬して、出力ＡＯをデアサートする。
【００２６】
図４は、実施例のＯＲゲート４００、具体的には、図３の２入力ＡＮＤゲート３００と同様の方法で、実施例の多数決ゲート２００から変更された、ただし、蓄積インダクタの代わりに変圧器結合入力インダクタＬ２ｃがある、ＯＲ２ゲート（すなわち、２入力ＯＲゲート）を示す。ＯＲゲート４００では、論理入力ＡまたはＢのいずれか、または両方がアサートされる場合、出力ＯＯは、アサートされる。変圧器結合入力インダクタＬ２ｃは、ＤＣ磁束バイアス線４０６に変圧器結合される。図示されていない同様の構成では、バイアス量子化ＪＪ、Ｊ１ｃ（図示せず）は、一方の側では、変圧器結合された入力インダクタＤＣ＿ｃ＿０（図示されず）と代替蓄積インダクタＬ２ｃの間に接続されることができ、反対側では、量子化ＪＪ、Ｊ１ｃ（図示されず）が、ＤＣバイアスＤＣ＿ｃ＿０（図示されず）を通して供給されたＤＣバイアス電流を量子化し、動作マージンを改善する。そのような構成では、ＤＣ＿ｃ＿０は、それが量子化ＪＪ、Ｊ１ｃに接続された、ノードから反対側の回路接地に接続される。
【００２７】
図示の回路４００では、ＤＣ磁束バイアス線４０６を通して提供されたＤＣ電流は、システム動作全体を通して一定のままである。システム起動時に、ＤＣ磁束バイアス線４０６を流れるＤＣ電流は、システム電源投入時に発生する、ＡＣトランジェントを介して、変圧器結合された、入力インダクタＬ２ｃ（または、代替の、図示されていない構成では、ＤＣ＿ｃ＿０）に電流を結合する。図示された構成４００では、これは、動作の開始時に１回、正電流（例えば、１Φ０の電流）をインダクタＬ２ｃに流し込み、論理決定ＪＪ、Ｊ２のバイアスに、論理入力Ａ、Ｂのいずれかからのバイアスと同じくらい貢献する。代替の、図示されていない構成では、これは、動作の開始時に１回、バイアス量子化ＪＪ、Ｊ１ｃをトリガーし、正電流を代替蓄積インダクタＬ２ｃに流し込み、論理決定ＪＪ、Ｊ２のバイアスに、論理入力Ａ、Ｂのいずれかからのバイアスと同じくらい貢献する。
【００２８】
論理入力Ａ、Ｂのいずれかがアサートされると、図４のＯＲゲート４００の入力段４０４における論理決定ＪＪ、Ｊ２は、その後、アサートされた「３つの」入力のうちの「２つ」を効果的に見、アサートされた論理入力である「２つの」入力の一方と、「２つの」アサートされた入力のもう一方は、ＤＣバイアスによって開始された非論理の、ファントム「入力」である。したがって、論理決定ＪＪ、Ｊ２は、論理入力Ａ、Ｂのうちの少なくとも１つのアサートされた入力に応答してトリガーする。このようなトリガーにより、代替蓄積インダクタＬ２ｃの正電流は、破壊され、Ｊ１ｃは、トリガーされず、蓄積インダクタＬ２ａおよび／またはＬ２ｂの正電流は、これらの蓄積インダクタに関連付けられた入力がアサートされている場合、破壊され、負電流は、アサートされていない入力に関連付けられた蓄積インダクタに誘導され、正電流は、出力段４０２に伝搬される。結果的に、出力段４０２の増幅作用は、図４の出力ＯＯに増幅された信号を提供する。（量子化接合を持つ図示されていないＯＲ２ゲート構成も、同様に機能する。）
【００２９】
その後、負のパルスが論理入力ＡとＢの間で以前にアサートされたすべての入力がデアサートされるように適用されると、論理入力に関連付けられた蓄積ループに蓄積された負電流は、バイアス信号ＢＩＡＳのＡＣ成分の次の負の部分をトリガー解除するように、論理決定ＪＪ、Ｊ２にバイアスをかけるために結合し、次に、負のパルスを出力段４０２に伝搬させ、負のパルスを出力ＯＯから伝搬させる。論理決定ＪＪ、Ｊ２のこのトリガー解除は、正電流を代替蓄積インダクタＬ２ｃに再蓄積し、回路を初期状態に、すなわち、ＤＣ磁束バイアス線４０６を介して、代替蓄積インダクタＬ２ｃに初期の正電流を起動注入した後の状態に戻す。  
【００３０】
図５は、回路２００のすべての３つの入力Ａ、Ｂ、Ｃを保持し、入力段５０４および出力段５０２を含むが、そのような電流をＤＣ磁束バイアス線５０６に提供することによって、内部蓄積ループの１つを反時計回り方向の電流の１Φ０の電流に初期化するように構成される、３入力ＡＮＤゲート５００を示す。ＡＮＤゲート５００では、初期電流は、中央の、論理決定ＪＪ、Ｊ２に対して、正方向でトリガーする。正の入力パルスは、最初にこの入力（すなわち、図示したように、論理入力Ｃ）に到達して、蓄積された電流（すなわち、図示したように、Ｌ２ｃに蓄積された）を消滅させる必要がある。残りの２つの入力は、その後、上述のように機能する。代替の具現化では、蓄積ループの１つだけに１Φ０の電流を反時計回りの方向に置くのと同じ効果を生み出すように、反時計回りの１／３Φ０の電流は、図５に示す方法（５０６／Ｌ２ｃ）と同様の方法で、すべての３つのループ（図示されず）に変圧器結合されたＤＣ磁束バイアス線を提供することによって、３つの蓄積ループのそれぞれに初期化されることができ、または反時計回りの１／２Φ０の電流は、２つの蓄積ループに変圧器結合されたＤＣ磁束バイアス線を提供することによって、２つに初期化されることができる。
【００３１】
３入力ＡＮＤおよびＯＲゲートなどの、より大きなファンインゲートは、入力分岐の数に関係なく、適切な入力アサーション条件でのみトリガーするように論理決定ＪＪ、Ｊ２がバイアスされるように、追加のダブテール分岐およびサイズ成分を提供することによって、構築されることができる。同様に、ＯＡ２１ゲートは、２つの並列ブランチに、または２倍のＪＪサイズおよび半分のインダクタサイズを有する単一のブランチに、１つの入力を提供するように、５分の３多数決ゲート入力ステージ構造を変更することによって、ならびに、回路接地に接続することで、５つの入力の１つを論理「低」に効果的に接続することによって、構築されることができる。
【００３２】
図６Ａは、ＳＦＱパルス入力に基づいて、少なくとも１つの論理入力を有するＲＱＬゲートからの論理出力を決定する方法６００を示す。６０２で、１つ以上の正のＳＦＱパルスは、少なくとも２つの論理入力を有するＲＱＬゲートの１つ以上の論理入力をアサートするように、提供され、６０４で、アサートされた入力、例えば、入力ごとに１ループ、に関連する１つ以上の入力蓄積ループ、１つ以上の電流を配置する。ＲＱＬゲートは、前述されたように、例えば、図１〜５に示すゲート１００、２００、３００、４００、または５００のいずれかとすることができ、またはより多くの入力を提供する、および／または入力蓄積ループ分岐を結合または分割する、そのような実施例の拡張であることができる。次に、６０６で、特定の数の論理入力、または特定の論理入力のアサーションに基づいて、トリガーするように構成されたＪＪは、トリガーする。ＪＪは、例えば、すべての入力蓄積ループに共通にすることによって、論理入力に含まれない追加の入力を論理「高」または「低」に効果的に結び付けることによって、適切なバイアスを提供することによって、および／または適切なコンポーネントのサイジングによって、構成されることができる。６０８で、トリガーの結果として生成された、アサーション信号は、ＲＱＬゲートの出力から伝播する。アサーション信号は、論理決定ＪＪのトリガーからの結果である信号の増幅からの結果とすることができる。例えば、増幅は、ＪＴＬによって提供されることができる。アサーション信号は、例えば、単一の正のＳＦＱパルスであることができる。
【００３３】
図６Ｂは、図６Ａに示される方法６００から継続することができる、ＳＦＱパルス入力に基づいて、ＲＱＬゲートからの論理出力を決定する方法６５０を示す。負のＳＦＱパルスは、６１０で、ＲＱＬゲートの１つ以上の論理入力、例えば、入力ごとに１ループをデアサートするために提供され、６１２で、アサートされた入力に関連付けられた１つ以上の入力蓄積ループに１つ以上の電流を配置し、ゲートがこのような蓄積ループを２つ以上有する。配置された電流は、負電流、すなわち、方法６００の６０４で配置された電流に等しく、かつ反対の電流であることができる。この場合も、ＲＱＬゲートは、前述されたように、例えば、図１〜５に示すゲート１００、２００、３００、４００、または５００のいずれかとすることができ、またはより多くの入力を提供する、および／または入力蓄積ループ分岐を結合または分割する、そのような実施例の拡張であることができる。次に、６１４で、特定の数の論理入力、または特定の論理入力のデアサーションに基づいて、トリガー解除するように構成されたＪＪは、トリガー解除する。ＪＪは、例えば、すべての入力蓄積ループに共通にすることによって、論理入力に含まれない追加の入力を論理「高」または「低」に効果的に結び付けることによって、適切なバイアスを提供することによって、および／または適切なコンポーネントのサイジングによって、構成されることができる。６１６で、トリガーの結果として生成された、デアサーション信号は、ＲＱＬゲートの出力から伝播する。デアサーション信号は、例えば、方法７００の６０８で伝播されたパルスと反対の、単一の負のＳＦＱパルスであることができる。
【００３４】
上述したのは、本発明の実施例である。当然ながら、本発明を説明する目的で構成要素または方法の考えられるすべての組み合わせを記載することは不可能であるが、当業者は、本発明の多くのさらなる組み合わせ、および置換が可能であることを認識するであろう。したがって、本発明は、添付の特許請求の範囲を含む、本出願の範囲内にある、そのようなすべての変更、修正、および変形を包含することが意図されている。さらには、本開示または請求項が「１つ（ａ）」、「１つ（ａ）」、「第１」、「別」の要素、またはその等価物に言及する場合、１つ以上のそのような要素を含むと解釈されるべきであり、２つ以上のそのような要素を必須とするものでも除外するものでもない。本明細書で使用される場合、「含む（ｉｎｃｌｕｄｅｓ）」という用語は、限定することなく含むことを意味し、「含む（ｉｎｃｌｕｄｉｎｇ）」という用語は、限定することなく含むことを意味する。「に基づく」という用語は、少なくとも部分的に基づくことを意味する。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【手続補正書】
【提出日】令和2年9月16日(2020.9.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
レシプロカル量子論理（ＲＱＬ）ゲート回路であって、
正の単一磁束量子（ＳＦＱ）パルスを受信することに基づいてアサートされるようにそれぞれ構成されている少なくとも２つの論理入力を有する入力段であって、前記入力段が、２つ以上の蓄積ループを含み、各論理入力が、前記蓄積ループのうちの少なくとも１つに関連付けられており、前記蓄積ループのそれぞれが、入力ジョセフソン接合（ＪＪ）、蓄積インダクタ、および論理決定ＪＪを備える論理入力に関連付けられており、前記論理決定ＪＪが、前記論理入力に関連付けられている蓄積ループのすべてに共通であり、前記蓄積ループに蓄積された１つ以上の電流によって提供されたバイアス、および前記回路に提供されたバイアス信号に基づいてトリガーするように構成されている、入力段と、
前記論理決定ＪＪのトリガーに基づいて、出力をアサートするように構成されているジョセフソン伝送線（ＪＴＬ）回路を備える出力段と、
を備える、回路。
【請求項２】
前記出力段が、前記論理決定ＪＪのトリガー解除に基づいて、前記出力をデアサートするようにさらに構成されている、請求項１に記載の回路。
【請求項３】
前記入力段が、ちょうど３つの論理入力を有し、前記出力段が、前記論理入力のうちの少なくとも２つのアサーションに基づいて前記出力をアサートするように構成されている、請求項１に記載の回路。
【請求項４】
前記入力段が、ちょうど２つの論理入力を有し、前記出力段が、前記論理入力の両方のアサーションに基づいて前記出力をアサートするように構成されている、請求項１に記載の回路。
【請求項５】
前記入力段が、ちょうど２つの論理入力を有し、前記出力段が、前記論理入力の一方または両方のアサーションに基づいて前記出力をアサートするように構成されている、請求項１に記載の回路。
【請求項６】
前記入力段が、前記２つの論理入力のいずれにも関連付けられていない無入力蓄積ループを含み、前記無入力蓄積ループが、システム起動時に正電流を前記無入力蓄積ループに導入するように構成されているＤＣ磁束バイアス線への変圧器結合を含む、請求項５に記載の回路。
【請求項７】
前記入力段が、ちょうど３つの論理入力を有し、前記出力段が、前記論理入力の３つすべてのアサーションに基づいて前記出力をアサートするように構成されている、請求項１に記載の回路。
【請求項８】
前記回路が、前記蓄積ループのうちの１つの中で前記蓄積インダクタのうちのちょうど１つに変圧器結合されたＤＣ磁束バイアス線をさらに備え、前記ＤＣ磁束バイアス線は、システム起動時に１Φ０の電流を対応する蓄積ループに導入するように構成されている、請求項７に記載の回路。
【請求項９】
前記回路が、前記蓄積ループのうちの１つの中で前記蓄積インダクタのうちの１つにそれぞれ変圧器結合された２つのＤＣ磁束バイアス線をさらに備え、前記ＤＣ磁束バイアス線は、システム起動時にΦ０の１／２の電流を対応する蓄積ループに導入するようにそれぞれ構成されている、請求項７に記載の回路。
【請求項１０】
前記回路が、前記蓄積ループのうちの１つの中で前記蓄積インダクタのうちの１つにそれぞれ変圧器結合された３つのＤＣ磁束バイアス線をさらに備え、前記ＤＣ磁束バイアス線は、システム起動時にΦ０の１／３の電流を対応する蓄積ループに導入するようにそれぞれ構成されている、請求項７に記載の回路。
【請求項１１】
前記入力段が、ダブテールノードにそれぞれ接続された少なくとも２つの論理入力ジョセフソン伝送線（ＪＴＬ）を備え、各論理入力ＪＴＬが、それぞれの第１のノードで、それぞれの入力ＪＪおよびそれぞれの蓄積インダクタに接続された蓄積ループ入力インダクタを備え、各論理入力ＪＴＬの蓄積ループ入力インダクタ、入力ＪＪ、および蓄積インダクタが、単方向のデータフローを提供するサイズにされており、
それぞれの蓄積ループが各入力ＪＴＬの入力ＪＪおよび蓄積インダクタならびに前記論理決定ＪＪによって形成されるように、前記論理決定ＪＪが、前記ダブテールノードと低電圧ノードとの間に接続され、
前記出力段のＪＴＬ回路が、前記ダブテールノードおよび論理出力ノードを接続し、かつ前記論理決定ＪＪによって作成された論理決定信号を増幅するように構成され、
前記バイアス信号が、バイアス入力を介して提供され、かつＡＣ成分を有する、
請求項１に記載の回路。
【請求項１２】
前記回路が、５つ以下のＪＪを有する、請求項１１に記載の回路。
【請求項１３】
論理値を決定する方法であって、
少なくとも２つの論理入力を有するレシプロカル量子論理（ＲＱＬ）ゲートの１つ以上の論理入力をアサートするように、１つ以上の正の単一磁束量子（ＳＦＱ）パルスを提供することと、
前記提供することに基づいて、前記ＲＱＬゲート内の１つ以上の入力蓄積ループ内に１つ以上の正電流を配置することであって、前記ＲＱＬゲートが、少なくとも３つのそのような蓄積ループを有することと、
前記配置することに基づいて、前記ＲＱＬゲート内の論理決定ジョセフソン接合（ＪＪ）をトリガーすることと、
前記トリガーすることに基づいて、前記ＲＱＬゲートの出力からアサーション信号を伝播することと、
を含む、方法。
【請求項１４】
前記伝播することの後に、
前記論理入力のうちの１つ以上をデアサートするように、１つ以上の負のＳＦＱパルスを提供することと、
前記１つ以上の負のＳＦＱパルスを提供することに基づいて、前記入力蓄積ループのうちの１つ以上の中に１つ以上の負電流を配置することと、
前記１つ以上の負電流を配置することに基づいて、前記論理決定ＪＪをトリガー解除することと、
前記トリガー解除することに基づいて、前記ＲＱＬゲートの出力からのデアサーション信号を伝播することと、
をさらに含む、請求項１３に記載の方法。
【請求項１５】
前記方法が、ＡＣ成分を有するバイアス信号を提供することをさらに含み、前記トリガーすることが、さらに前記バイアス信号に基づく、請求項１３に記載の方法。
【国際調査報告】
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2021513236.tif 000015
2021513236.tif 000016