(57)【要約】  例示の電圧基準回路は、温度比例電流および対応する第１の制御電圧を生成するように構成される第１の回路（３０８）、および温度補償電流および対応する第２の制御電圧を生成するように構成される第２の回路（３１６）を含む基準回路（２０２）と、第１の負荷回路（５１２）に結合される第１の電流源（５１４１）であって、第１の電流源は、第１の制御電圧および第２の制御電圧に応答して、温度比例電流および温度補償電流の和電流を生成し、第１の負荷回路は和電流からゼロ温度係数（Ｔｅｍｐｃｏ）電圧を生成する、第１の電流源（５１４１）と、第２の負荷回路（７１８、７２０）に結合される第２の電流源（７１５１）であって、第２の電流源は、第１の制御電圧および第２の制御電圧に応答して、温度比例電流および温度補償電流の和電流を生成し、第２の負荷回路は和電流および温度補償電流から負Ｔｅｍｐｃｏ電圧を生成する、第２の電流源（７１５１）と、を含む。【選択図】図２
2021506006.tif 000002
【特許請求の範囲】
【請求項１】
温度比例電流および対応する第１の制御電圧を生成するように構成される第１の回路、および温度補償電流および対応する第２の制御電圧を生成するように構成される第２の回路を含む基準回路と、
第１の負荷回路に結合される第１の電流源であって、前記第１の電流源は、前記第１の制御電圧および前記第２の制御電圧に応答して、前記温度比例電流および前記温度補償電流の和電流を生成し、前記第１の負荷回路は前記和電流からゼロ温度係数（Ｔｅｍｐｃｏ）電圧を生成する、第１の電流源と、
第２の負荷回路に結合される第２の電流源であって、前記第２の電流源は、前記第１の制御電圧および前記第２の制御電圧に応答して、前記温度比例電流および前記温度補償電流の前記和電流を生成し、前記第２の負荷回路は前記和電流および前記温度補償電流から負Ｔｅｍｐｃｏ電圧を生成する、第２の電流源と、を含む、電圧基準回路。
【請求項２】
第３の負荷回路に結合される第３の電流源であって、前記第３の電流源は、前記第１の制御電圧および前記第２の制御電圧に応答して、前記温度比例電流および前記温度補償電流の前記和電流を生成し、前記第３の負荷回路は、前記和電流と、前記温度補償電流および前記温度比例電流のうちの少なくとも１つとから正Ｔｅｍｐｃｏ電圧を生成する、第３の電流源をさらに含む、請求項１に記載の電圧基準回路。
【請求項３】
前記第３の電流源は、第１の共通ソースおよび第１の共通ドレインを有する第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴであって、前記第１のＦＥＴのゲートは前記第１の制御電圧を受けるために結合され、前記第２のＦＥＴのゲートは前記第２の制御電圧を受けるために結合される、第１のＦＥＴおよび第２のＦＥＴを含む、請求項２に記載の電圧基準回路。
【請求項４】
前記第３の負荷回路は、前記第１の制御電圧を受けるために切り替え可能に結合され、かつ第１の正温度係数（Ｔｅｍｐｃｏ）電流を供給するように構成される第１の電流デジタル／アナログ変換器（ＤＡＣ）と、前記第２の制御電圧を受けるために切り替え可能に結合され、かつ第２の正Ｔｅｍｐｃｏ電流を供給するように構成される第２の電流ＤＡＣと、前記第１の共通ドレインとグランドノードとの間に結合されるラダー抵抗器であって、前記和電流に加えて、前記第１の正Ｔｅｍｐｃｏ電流および前記第２の正Ｔｅｍｐｃｏ電流の１つまたは両方を、前記正Ｔｅｍｐｃｏ電圧に変換する、ラダー抵抗器と、を含む、請求項３に記載の電圧基準回路。
【請求項５】
前記第１の電流源は、第１の共通ソースおよび第１の共通ドレインを有する第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴであって、前記第１のＦＥＴのゲートは前記第１の制御電圧を受けるために結合され、前記第２のＦＥＴのゲートは前記第２の制御電圧を受けるために結合される、第１のＦＥＴおよび第２のＦＥＴを含み、前記第１の負荷回路は、前記第１の共通ドレインとグランドノードとの間に結合されるラダー抵抗器であって、前記和電流を前記ゼロＴｅｍｐｃｏ電圧に変換する、ラダー抵抗器を含む、請求項１に記載の電圧基準回路。
【請求項６】
補正電流を前記ラダー抵抗器に注入して前記和電流と組み合わせるように構成される曲率補償回路をさらに含み、前記曲率補償回路は、第２の共通ソースおよび第２の共通ドレインを有する第３のＦＥＴおよび第４のＦＥＴであって、前記第３のＦＥＴのゲートは前記第１の制御電圧を受けるために結合され、前記第３のＦＥＴのゲートは前記第２の制御電圧を受けるために結合される、第３のＦＥＴおよび第４のＦＥＴと、前記第２の制御電圧を受けるために結合されるゲートを有する第５のＦＥＴと、前記第５のＦＥＴのドレインと前記グランドノードとの間に結合される第１のダイオード接続バイポーラ接合トランジスタ（ＢＪＴ）と、前記第２の共通ドレインと前記グランドノードとの間に結合される第２のダイオード接続バイポーラ接合トランジスタ（ＢＪＴ）と、前記第５のＦＥＴの前記ドレインと前記第２の共通ドレインとの間の電圧を前記補正電流に変換するように構成されるトランスコンダクタンス回路と、を含む、請求項５に記載の電圧基準回路。
【請求項７】
前記第２の電流源は、第１の共通ソースおよび第１の共通ドレインを有する第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴであって、前記第１のＦＥＴのゲートは前記第１の制御電圧を受けるために結合され、前記第２のＦＥＴのゲートは前記第２の制御電圧を受けるために結合される、第１のＦＥＴおよび第２のＦＥＴと、前記第２の制御電圧に結合されるゲートを有する第３のＦＥＴと、を含み、前記第２の負荷回路は、前記第１の共通ドレインとグランドノードとの間に直列に結合される第１のラダー抵抗器および第２のラダー抵抗器を含み、前記第１のラダー抵抗器および前記第２のラダー抵抗器は前記第１の共通ドレインから前記和電流を受け、前記第２のラダー抵抗器の一部分は前記第３のＦＥＴのドレインから前記温度補償電流を受ける、請求項１に記載の電圧基準回路。
【請求項８】
前記基準回路は、第１の共通ソースおよび第１の共通ゲートを有する第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴと、前記第１のＦＥＴのドレインとグランドノードとの間に結合される第１のダイオード接続バイポーラ接合トランジスタ（ＢＪＴ）と、前記第２のＦＥＴのドレインと前記グランドノードとの間に直列に結合される第１の抵抗器および第２のダイオード接続ＢＪＴと、前記第２のＦＥＴの前記ドレインに結合される非反転入力、前記第１のＦＥＴの前記ドレインに結合される反転入力、および前記第１の共通ゲートに結合される出力を有する第１の演算増幅器と、前記共通ソースに結合されるソースを有する第３のＦＥＴと、前記第３のＦＥＴのドレインと前記グランドノードとの間に結合されるラダー抵抗器と、前記第１のＦＥＴの前記ドレインに結合される反転入力、前記ラダー抵抗器に結合される非反転入力、および前記第３のＦＥＴのゲートに結合される出力を有する第２の演算増幅器と、を含む、請求項１に記載の電圧基準回路。
【請求項９】
電圧基準を生成する方法であって、
基準回路の第１の回路において温度比例電流および対応する第１の制御電圧を生成することと、
前記基準回路の第２の回路において温度補償電流および対応する第２の制御電圧を生成することと、
前記第１の制御電圧および前記第２の制御電圧に応答して、第１の電流源において前記温度比例電流および前記温度補償電流の和電流を生成することと、
前記第１の電流源に結合される第１の負荷回路において前記和電流からゼロ温度係数（Ｔｅｍｐｃｏ）電圧を生成することと、
前記第１の制御電圧および前記第２の制御電圧に応答して、第２の電流源において前記温度比例電流および前記温度補償電流の前記和電流を生成することと、
前記第２の電流源に結合される第２の負荷回路において前記和電流および前記温度補償電流からの負Ｔｅｍｐｃｏ電圧を生成することと、を含む、方法。
【請求項１０】
前記第１の制御電圧および前記第２の制御電圧に応答して、第３の電流源において前記温度比例電流および前記温度補償電流の前記和電流を生成することと、前記第３の電流源に結合される第３の負荷回路において、前記和電流と、前記温度補償電流および前記温度比例電流のうちの少なくとも１つとから正Ｔｅｍｐｃｏ電圧を生成することと、をさらに含む、請求項９に記載の方法。
【請求項１１】
前記正Ｔｅｍｃｏ電圧を生成するステップは、前記第１の制御電圧を受けるために切り替え可能に結合される第１の電流デジタル／アナログ変換器（ＤＡＣ）から第１の正Ｔｅｍｐｃｏ電流を供給することと、前記第２の制御電圧を受けるために切り替え可能に結合される第２の電流ＤＡＣから第２の正Ｔｅｍｐｃｏ電流を供給することと、ラダー抵抗回路において、前記和電流に加えて、前記第１の正Ｔｅｍｐｃｏ電流および前記第２の正Ｔｅｍｐｃｏ電流の１つまたは両方を、前記正Ｔｅｍｐｃｏ電圧に変換することと、を含む、請求項１０に記載の方法。
【請求項１２】
補正電流を前記第１の負荷回路に注入して前記和電流と組み合わせることをさらに含む、請求項９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の例は、一般的に、電子回路に関し、とりわけ、プログラマブル温度係数アナログ二次曲率補償電圧基準、および電圧基準回路のトリミング手法に関する。
【背景技術】
【０００２】
精密電圧基準は、システムオンチップ（ＳｏＣ）ＩＣなどの集積回路（ＩＣ）における重要なブロックである。電圧基準は、アナログ／デジタル変換器（ＡＤＣ）および電源管理などのさまざまな目的で必要とされている。温度に依存する電圧の生成はまた、回路に対する温度効果を補償するなどのために、いくつかの応用で有用である。よって、ＩＣにおける異なる回路は、異なる温度係数を有する電圧基準を必要とする（例えば、ＡＤＣは温度非依存電圧基準を使用するのに対し、開閉器などの他の回路は温度依存電圧基準を使用する）。さらに、電圧基準を生成するための回路は典型的には、バイポーラ接合トランジスタ（ＢＪＴ）を使用する。しかしながら、ＢＪＴは、ＩＣを製作するために使用される相補型金属酸化膜半導体（ＣＭＯＳ）プロセスにおける寄生素子である。ＣＭＯＳ技術が高くなるとＢＪＴ性能は低下し、これはデジタル論理によって引き起こされる。それ故に、柔軟な温度係数電圧を生成できる電圧基準回路を提供する一方で、ＢＪＴによって導入される二次曲率を補償することが望ましい。
【発明の概要】
【０００３】
プログラマブル温度係数アナログ二次曲率補償電圧基準を提供するための手法について、説明する。一例では、電圧基準回路は、温度比例電流および対応する第１の制御電圧を生成するように構成される第１の回路、および温度補償電流および対応する第２の制御電圧を生成するように構成される第２の回路を含む基準回路と、第１の負荷回路に結合される第１の電流源であって、第１の電流源は、第１の制御電圧および第２の制御電圧に応答して、温度比例電流および温度補償電流の和電流を生成し、第１の負荷回路は和電流からゼロ温度係数（Ｔｅｍｐｃｏ）電圧を生成する、第１の電流源と、第２の負荷回路に結合される第２の電流源であって、第２の電流源は、第１の制御電圧および第２の制御電圧に応答して、温度比例電流および温度補償電流の和電流を生成し、第２の負荷回路は和電流および温度補償電流から負Ｔｅｍｐｃｏ電圧を生成する、第２の電流源と、を含む。
【０００４】
一例では、集積回路は、１つまたは複数の回路と、少なくとも１つの電圧を１つまたは複数の回路に供給する電圧基準回路とを含む。電圧基準回路は、温度比例電流および対応する第１の制御電圧を生成するように構成される第１の回路、および温度補償電流および対応する第２の制御電圧を生成するように構成される第２の回路を含む基準回路と、第１の負荷回路に結合される第１の電流源であって、第１の電流源は、第１の制御電圧および第２の制御電圧に応答して、温度比例電流および温度補償電流の和電流を生成し、第１の負荷回路は和電流からゼロ温度係数（Ｔｅｍｐｃｏ）電圧を生成する、第１の電流源と、第２の負荷回路に結合される第２の電流源であって、第２の電流源は、第１の制御電圧および第２の制御電圧に応答して、温度比例電流および温度補償電流の和電流を生成し、第２の負荷回路は和電流および温度補償電流から負Ｔｅｍｐｃｏ電圧を生成する、第２の電流源と、を含む。
【０００５】
別の例では、電圧基準を生成する方法は、基準回路の第１の回路において温度比例電流および対応する第１の制御電圧を生成することと、基準回路の第２の回路において温度補償電流および対応する第２の制御電圧を生成することと、第１の制御電圧および第２の制御電圧に応答して、第１の電流源において温度比例電流および温度補償電流の和電流を生成することと、第１の電流源に結合される第１の負荷回路において和電流からゼロ温度係数（Ｔｅｍｐｃｏ）電圧を生成することと、第１の制御電圧および第２の制御電圧に応答して、第２の電流源において温度比例電流および温度補償電流の和電流を生成することと、第２の電流源に結合される第２の負荷回路において和電流および温度補償電流からの負Ｔｅｍｐｃｏ電圧を生成することと、を含む。
【０００６】
電圧基準回路のトリミング手法について説明する。一例では、集積回路（ＩＣ）において電圧基準をトリミングする方法は、第１の温度で、温度比例電流および対応する第１の制御電圧、ならびに温度補償電流および対応する第２の制御電圧を生成するように構成される電圧基準の基準回路に対する第１の複数のトリムコードを配列することと、第１の電圧出力値を得るために第１の複数のトリムコードのそれぞれに対する電圧基準の電圧出力を測定することと、第２の温度で、基準回路に対する第２の複数のトリムコードを配列することと、第２の電圧出力値を得るために第２の複数のトリムコードのそれぞれに対する電圧基準の電圧出力を測定することと、第１の電圧出力値および第２の電圧出力値に基づいて基準回路に対するトリムコードを選択することと、を含む。
【０００７】
別の例では、集積回路（ＩＣ）において電圧基準をトリミングするための装置は、メモリと、第１の温度で、温度比例電流および対応する第１の制御電圧、ならびに温度補償電流および対応する第２の制御電圧を生成するように構成される電圧基準の基準回路に対する第１の複数のトリムコードを配列し、第１の電圧出力値を得るために第１の複数のトリムコードのそれぞれに対する電圧基準の電圧出力を測定し、第２の温度で、基準回路に対する第２の複数のトリムコードを配列し、第２の電圧出力値を得るために第２の複数のトリムコードのそれぞれに対する電圧基準の電圧出力を測定し、第１の電圧出力値および第２の電圧出力値に基づいて基準回路に対するトリムコードを選択するために、メモリ記憶されるコードを実行するように構成されるプロセッサと、を含む。
【０００８】
これらのおよび他の態様は、以下の詳細な説明を参照して理解可能である。
【０００９】
上記の特徴を詳細に理解できるように、上に簡潔に要約されたより詳細な説明を、例示の実装形態を参照することにより行うことが可能であり、これら実装形態のいくつかは添付の図面に示されている。しかしながら、添付の図面が単に典型的な例示の実装形態を示すため、この範囲を限定するとみなされるものではないことは、留意されたい。
【図面の簡単な説明】
【００１０】
【図１】一例による集積回路（ＩＣ）を示すブロック図である。
【図２】一例による電圧基準回路を示すブロック図である。
【図３】一例による基準回路を示す模式図である。
【図４】一例によるラダー抵抗器を示す模式図である。
【図５Ａ】一例によるゼロ温度係数（Ｔｅｍｐｃｏ）回路を示す模式図である。
【図５Ｂ】一例による曲率補正回路を示す模式図である。
【図５Ｃ】一例による、図５ＡのゼロＴｅｍｐｃｏ回路の別の部分を示す模式図である。
【図６】温度への基準電圧の依存を示すグラフである。
【図７】一例による負Ｔｅｍｐｃｏ回路を示す模式図である。
【図８】一例による正Ｔｅｍｐｃｏ回路を示す模式図である。
【図９】一例による電圧基準を生成する方法を示すフロー図である。
【図１０】一例による試験システムを示すブロック図である。
【図１１】一例による電圧基準回路におけるトリムコードを設定する方法を示すブロー図である。
【図１２Ａ】一例による、異なる温度における出力電圧に対するフラットトリムコードを示すグラフ１２００である。
【図１２Ｂ】一例による特定の温度における出力電圧に対する基準トリムコードを示すグラフ１２０１である。
【図１３】別の例による電圧基準回路におけるトリムコードを設定する方法を示すフロー図である。
【図１４Ａ】一例による２つの異なる温度における基準トリムコードの測定を示すグラフである。
【図１４Ｂ】一例によるフラットトリムコードのルックアップを示すグラフである。
【図１５】一例による、本明細書に説明される電圧基準回路が使用可能であるプログラマブルＩＣを示すブロック図である。
【図１６】図１５のプログラマブルＩＣのフィールドプログラマブルゲートアレイ（ＦＰＧＡ）実装形態を示す図である。
【発明を実施するための形態】
【００１１】
理解を容易にするために、可能な場合、図に共通する同一の要素を指定するために同一の参照符号が使用されている。１つの例の要素が他の例に有益に組み込まれ得ることが考えられる。
【００１２】
さまざまな特徴について、以降、図を参照して説明する。図が一定尺度で描かれる場合もあるし描かれない場合もあり、同様の構造または機能の要素が図全体を通して同様の参照符号によって表されることは、留意されるべきである。図が特徴の説明を容易にすることのみ意図していることは留意されるべきである。これらの特徴は、特許請求される発明の包括的な説明を意図していないし、特許請求される発明の範囲に対する制限を意図してもいない。さらに、示される例は示される態様または利点全てを有する必要はない。特定の例と併せて説明される態様または利点は、必ずしもその例に限定されるものではなく、そのように示されない場合でもそのように明示的に説明されない場合でも任意の他の例において実践可能である。
【００１３】
図１は、一例による集積回路（ＩＣ）１００を示すブロック図である。ＩＣ１００は、電圧基準回路２００、制御回路１１４、および回路１０２を含む。電圧基準回路２００は、電圧ＶＣＣを供給する供給ノード１１０と、グランド電圧（例えば、０ボルト）を供給するグランドノード１１２との間に結合される。電圧ＶＣＣは、ＩＣ１００内またはＩＣ１００の外部のどちらかに、（図示されない）電圧供給によって提供されてよい。電圧基準回路２００は、１つまたは複数のノード１０４によって回路１０２の１つまたは複数に結合され、これらノード１０４のそれぞれはゼロ温度係数（Ｔｅｍｐｃｏ）電圧を供給する。電圧基準回路２００は、１つまたは複数のノード１０６によって回路１０２の１つまたは複数に結合され、これらノード１０６のそれぞれは負Ｔｅｍｐｃｏ電圧を供給する。電圧基準回路２００は、１つまたは複数のノード１０８によって回路１０２の１つまたは複数に結合され、これらノード１０８のそれぞれは正Ｔｅｍｐｃｏ電圧を供給する。よって、電圧基準回路２００は、ゼロＴｅｍｐｃｏ電圧、負Ｔｅｍｐｃｏ電圧、および正Ｔｅｍｐｃｏ電圧を生成する。制御回路１１４は詳細に後述されるように、電圧および／または電流をトリミングするために制御信号を電圧基準回路２００に供給する。
【００１４】
図２は、一例による電圧基準回路２００を示すブロック図である。電圧基準回路２００は、基準回路２０２、ゼロＴｅｍｐｃｏ回路２０４、負Ｔｅｍｐｃｏ回路２０６、および正Ｔｅｍｐｃｏ回路２０８を含む。ノード２１０は基準回路２０２の１つの出力をＴｅｍｐｃｏ回路２０４…２０８のそれぞれに結合する。ノード２１２は、基準回路２０２の別の出力をＴｅｍｐｃｏ回路２０４…２０８のそれぞれに結合する。ノード２１０および２１２は、制御電圧をＴｅｍｐｃｏ回路２０４…２０８に供給する。基準回路２０２は、さらに後述されるように、温度比例電流（Ｉｐｔａｔと称される）および温度補償電流（Ｉｃｔａｔと称される）を生成する。ノード２１０および２１２に対する制御電圧は、電流ＩｐｔａｔおよびＩｃｔａｔをミラーリングするためにＴｅｍｐｃｏ回路２０４…２０８における電流源を制御する。ゼロＴｅｍｐｃｏ回路２０４は、ノード１０４において、ゼロＴｅｍｐｃｏ電流Ｉｚｔａｔ（Ｉｚｔａｔ＝Ｉｐｔａｔ＋Ｉｃｔａｔ）を１つまたは複数のゼロＴｅｍｐｃｏ電圧に変換する。負Ｔｅｍｐｃｏ回路２０６は、ノード１０６において、電流Ｉｚｔａｔを１つまたは複数の負Ｔｅｍｐｃｏ電圧に変換する。正Ｔｅｍｐｃｏ回路２０８は、ノード１０８において、電流Ｉｚｔａｔを１つまたは複数の正Ｔｅｍｐｃｏ電圧に変換する。
【００１５】
図３は、一例による基準回路２０２を示す模式図である。基準回路２０２は、ｐ型金属酸化膜半導体電界効果トランジスタ（ＦＥＴ）（ＭＯＳＦＥＴ）などのｐチャネルＦＥＴ３０２、３０４、および３０６を含む。ｐチャネルＦＥＴは、このチャネル電流を伝えるための多数キャリアとしてホールを使用するＦＥＴである。基準回路２０２はさらに、演算増幅器３０８、演算増幅器３１６、マルチプレクサ３２０、抵抗器３１０、ラダー抵抗器３１８、バイポーラ接合トランジスタ（ＢＪＴ）３１２、およびＢＪＴ３１４を含む。ＢＪＴ３１２および３１４はＰＮＰトランジスタである。
【００１６】
ＦＥＴ３０２のソースは、ＶＣＣを供給するノード１１０に結合される。ＦＥＴ３０２のドレインはノード３２４に結合される。ＦＥＴ３０２のゲートは制御電圧ＶＰを供給するノード２１０に結合される。ＦＥＴ３０４のソースはノード１１０に結合される。ＦＥＴ３０４のドレインはノード３２６に結合される。ＦＥＴ３０４のゲートはノード２１０に結合される。ＦＥＴ３０６のソースはノード１１０に結合される。ＦＥＴ３０６のゲートは制御電圧ＶＣを供給するノード２１２に結合される。ＦＥＴ３０６のドレインはノード３３０に結合される。全抵抗Ｒ２を有するラダー抵抗器３１８はノード３３０とグランドノード１１２との間に結合される。
【００１７】
図４は、一例によるラダー抵抗器４００を示す模式図である。ラダー抵抗器４００は、ラダー抵抗器３１８、または本明細書に説明される任意の他のラダー抵抗器として使用可能である。ラダー抵抗器４００は、抵抗ストリング４０８、例えば、抵抗器４０８１…４０８Ｋを含み、ここでＫは１より大きい整数である。抵抗器４０８１…４０８Ｋはノード４１０とノード４１２との間に直列に結合される。ラダー抵抗器４００はマルチプレクサ４０２をさらに含む。マルチプレクサ４０２の入力は複数のタップ、例えば、タップ４０４１…４０４Ｊにそれぞれ結合され、ここでＪは１より大きい整数である。それぞれのタップ４０４１…４０４Ｊは抵抗ストリング４０８の対応するノードに結合され、ここで、抵抗ストリング４０８はそれぞれのノード対の間に１つまたは複数の抵抗器を含む。マルチプレクサ４０２はタップ４０４のうちの１つを選択する信号Ｃｔｒｌを受信するための制御入力４１４を含む。信号Ｃｔｒｌはシーリング［ｌｏｇ２（Ｊ）］ビットを有するデジタル信号である。マルチプレクサ４０２はノード４０６に結合される出力を含む。ラダー抵抗器４００は、Ｃｔｒｌ信号のコード値に依存する、（例証の目的で想像線で示される）ノード４０６とノード４１２との間の実効抵抗Ｒを提供する。
【００１８】
図３を参照すると、ノード３２８は、フラットトリムコードの値に基づいてラダー抵抗器３１８の選択されたタップに結合される。これによって、ラダー抵抗器３１８が、ノード３３０とノード３２８との間の抵抗３１８１に、およびノード３２８とグランドノード１１２との間の抵抗３１８２に効率的に分割される。抵抗３１８１は値Ｒ２’有し、抵抗３１８２は値Ｒ２’’を有する。
【００１９】
演算増幅器３０８の反転入力はノード３２４に結合される。演算増幅器３０８の非反転入力はノード３２６に結合される。演算増幅器３０８の出力はノード２１０に結合される。演算増幅器３１６の反転入力はノード３２４に結合される。演算増幅器３１６の非反転入力はノード３２８に結合される。演算増幅器３１６の出力はノード２１２に結合される。
【００２０】
抵抗Ｒ１を有する抵抗器３１０は、ノード３２６とＢＪＴ３１４のエミッタとの間に結合される。ＢＪＴ３１４のベースおよびコレクタのそれぞれは、グランドノード１１２に結合される。よって、ＢＪＴ３１４は、抵抗器３１０に結合される陽極、およびグランドノード１１２に結合される陰極を有するダイオード接続ＢＪＴである。ＢＪＴ３１２のエミッタはノード３２４に結合される。ＢＪＴ３１２のベースおよびコレクタのそれぞれはグランドノード１１２に結合される。よって、ＢＪＴ３１２は、ノード３２４に結合される陽極、およびグランドノード１１２に結合される陰極を有するダイオード接続ＢＪＴである。ＢＪＴ３１４はＢＪＴ３１２のＮ倍のエミッタ領域を有し、ここでＮは１より大きい整数である。
【００２１】
動作中、演算増幅器３０８は自己バイアスし、かつＦＥＴ３０２および３０４をオンにするように制御電圧ＶＰを設定する。演算増幅器３０８は、負のフィードバックをかけることで、ノード３２４における電圧はノード３２６における電圧に等しくなる。ノード３２４における電圧は、ＢＪＴ３１２のエミッタとベースとの間の電圧である、電圧ＶＥＢ１である。電圧ＶＥＢ１は温度を補償するものである（すなわち、負Ｔｅｍｐｃｏを有する）。ＢＪＴ３１４のエミッタにおける電圧は、ＢＪＴ３１４のエミッタとベースとの間の電圧である、ＶＥＢ２である。電圧ＶＥＢ２は温度を補償するものである。ノード３２６とＢＪＴ３１４のエミッタとの間で、抵抗器３１０にわたる電圧は、ΔＶＢＥ＝ＶＥＢ１−ＶＥＢ２＝ＶＢＥ２−ＶＢＥ１である。差動電圧ΔＶＢＥは数学上、ΔＢＥ＝ｎ＊ＶＴ＊Ｉｎ（Ｎ）と表現可能であり、ここで、ＶＴは熱温度であり、ｎは理想係数であり、ＮはＢＪＴ３１４とＢＪＴ３１２との間のエミッタ領域の比率であり、Ｉｎは自然対数関数を示す。本明細書における例示の目的で、理想係数ｎは１であると想定され、後続の式から省かれる。熱電圧ＶＴ＝ＫＴ／ｑであり、ここで、Ｔはケルビンでの温度であり、Ｋはボルツマン定数であり、ｑはクーロンでの電子電荷である。そのように、ΔＶＢＥは温度に比例する（すなわち、正Ｔｅｍｐｃｏを有する）。ΔＶＢＥはまた、ベータ因子によるベース電流に関連している、コレクタ電流の比率に依存している（すなわち、ベータ＝Ｉｃ／Ｉｂであり、ここで、Ｉｃはコレクタ電流であり、Ｉｂはベース電流である）。電流Ｉｐｔａｔは数学上、さらに温度に比例する、Ｉｐｔａｔ＝ΔＶＢＥ／Ｒ１と表現可能である。ノード２１０における電圧ＶＰは電流ＩｐｔａｔをミラーリングするためにＴｅｍｐｃｏ回路における電流源を制御する。
【００２２】
演算増幅器３１６は、ノード３２８における電圧およびノード３２４における電圧（例えば、ＶＥＢ１）を等化するために制御電圧ＶＣにおける調節を通して負のフィードバックをかける。よって、（ノード３３０からラダー抵抗器３１８に入ってくる）電流Ｉｃｔａｔは、数学上、Ｉｃｔａｔ＝ＶＥＢ１／Ｒ２’’と表現可能である。ＶＥＢ１は温度を補償するものであるため、Ｉｃｔａｔはまた、温度を補償するものである。ノード２１２における電圧ＶＣは、電流ＩｃｔａｔをミラーリングするためにＴｅｍｐｃｏ回路における電流源を制御する。電流源Ｉｃｔａｔは、フラットトリムコードを変化させることによってトリミング可能である。フラットトリムは、Ｉｃｔａｔ＋Ｉｐｔａｔ＝Ｉｚｔａｔａが温度範囲にわたる近似定数になるようにＩｐｔａｔに対するＩｃｔａｔを調節することによって温度係数を均衡化する。温度に対するＩｐｔａｔの傾きが一定である間、温度に対するＩｃｔａｔの傾きが非線形であることは留意されたい。よって、Ｉｚｔａｔは温度範囲にわたって所望の定数値から変化する。さらに後述されるように、この一次誤差は補正される。
【００２３】
図５Ａは、一例によるゼロＴｅｍｐｃｏ回路２０４を示す模式図である。ゼロＴｅｍｐｃｏ回路２０４は、ｐチャネルＦＥＴ５０２、５０４、５０６、および５０８（例えば、ｐ型ＭＯＳＦＥＴ）を含む。ゼロＴｅｍｐｃｏ回路２０４は、曲率補正回路５１０、ラダー抵抗器５１２、およびラダー抵抗器５５４をさらに含む。
【００２４】
ＦＥＴ５０２のソースは、ＶＣＣを供給するノード１１０に結合される。ＦＥＴ５０２のドレインはノード５３０に結合される。ＦＥＴ５０２のゲートは、制御電圧ＶＣを供給するノード２１２に結合される。ＦＥＴ５０４のソースは、ＶＣＣを供給するノード１１０に結合される。ＦＥＴ５０４のドレインはノード５３０に結合される。ＦＥＴ５０４のゲートは制御電圧ＶＰを供給するノード２１０に結合される。ＦＥＴ５０６のソースはノード１１０に結合される。ＦＥＴ５０６のドレインはノード５３２に結合される。ＦＥＴ５０６のゲートは制御電圧ＶＣを供給するノード２１２に結合される。ＦＥＴ５０８のソースはＶＣＣを供給するノード１１０に結合される。ＦＥＴ５０８のドレインはノード５３２に結合される。ＦＥＴ５０８のゲートは制御電圧ＶＰを供給するノード２１０に結合される。ＦＥＴ５０２および５０４は、ＩｃｔａｔおよびＩｐｔａｔをミラーリングする電流源５１４１を形成する。ＦＥＴ５０６および５０８は、ＩｃｔａｔおよびＩｐｔａｔをミラーリングする電流源５１４２を形成する。
【００２５】
抵抗ＲＬＯＡＤ１を有するラダー抵抗器５１２はノード５３０とグランドノード１１２との間に結合される。ノード５５６は、Ｒｅｆ１トリムコードの値に基づいてラダー抵抗器５１２の選択されたタップに結合される。タップの選択によって、ノード５３０とノード５５６との間に結合される抵抗５１２１、およびノード５５６とグランドノード１１２との間に結合される抵抗５１２２がもたらされる。抵抗５１２１は値ＲＬＯＡＤ１’を有し、抵抗５１２２は値ＲＬＯＡＤ１’’を有する。曲率補正回路５１０は、さらに後述されるように、電流Ｉｃｏｒを供給するためにノード５５６に結合される。
【００２６】
抵抗ＲＬＯＡＤ２を有するラダー抵抗器５５４は、ノード５３２とグランドノード１１２との間に結合される。ノード５５８は、Ｒｅｆ２トリムコードの値に基づいてラダー抵抗器５５４の選択されたタップに結合される。タップの選択によって、ノード５３２とノード５５８との間に結合される抵抗５５４１、およびノード５５８とグランドノード１１２との間に結合される抵抗５５４２がもたらされる。抵抗５５４１は値ＲＬＯＡＤ２’を有し、抵抗５５４２は値ＲＬＯＡＤ２’’を有する。
【００２７】
動作中、制御電圧ＶＣは、電流Ｉｃｔａｔを供給するためにＦＥＴ５０２および５０６を制御する。制御電圧ＶＰは電流Ｉｐｔａｔを供給するためにＦＥＴ５０４および５０８を制御する。電流ＩｃｔａｔおよびＩｐｔａｔはノード５３０に送り込まれる。制御回路１１４は、Ｒｅｆ１トリムを設定してＲＬＯＡＤ１’およびＲＬＯＡＤ１’’の値を制御する。曲率補正回路５１０は電流Ｉｃｏｒをラダー抵抗器５１２に供給することで、定常状態の条件で、電流ＩｚｔａｔおよびＩｃｏｒの和は抵抗ＲＬＯＡＤ１’’を通して伝導する。
【００２８】
ノード５５６は、Ｖｒｅｆ１と称される、Ｉｚｔａｔ＋Ｉｃｏｒに比例する電圧を供給する。電圧Ｖｒｅｆ１はゼロＴｅｍｐｃｏを有する。
【００２９】
電流ＩｃｔａｔおよびＩｐｔａｔはノード５３２に送り込まれる。定常状態の条件で、電流Ｉｚｔａｔはラダー抵抗器５５４を通して伝導する。制御回路１１４は、Ｒｅｆ２トリムを設定してＲＬＯＡＤ２’およびＲＬＯＡＤ２’’の値を制御する。ノード５５８は、Ｉｚｔａｔに比例する電圧Ｖｒｅｆ２を供給する。電圧Ｖｒｅｆ２はゼロＴｅｍｐｃｏを有する。ＬＰＦ５３８によって出力される電圧はＩｚｔａｔに比例する。演算増幅器５４０、抵抗器５４４、抵抗器５４６、および抵抗器５５２は、ＬＰＦ５３８によって出力される電圧に構成された量のゲインを印加する非反転増幅器として構成される。ゲインは、抵抗器５４４、５４６、および５５２の抵抗値によって判断される。ノード５４２はゼロＴｅｍｐｃｏ電圧Ｖｒｅｆ２を供給する。抵抗器５４４、５４８、および５５２は、ノード５５０におけるＶｒｅｆ２の分数（例えば、Ｖｒｅｆ２／２を生成するための電圧の半分）を供給する分圧器を形成する。
【００３０】
Ｒｅｆ１トリムコードおよびＲｅｆ２トリムコードは、ノード５５６および５５８における対応するプリゲイン電圧の直流（ＤＣ）レベルをそれぞれ設定する。ゲイン回路を使用して、プリゲイン電圧を増幅するまたは減衰させることができる。分圧器はさらにまた、ポストゲイン基準電圧の１つまたは複数の分数を提供できる。
【００３１】
例では、ゼロＴｅｍｐｃｏ回路２０４は、３つのゼロＴｅｍｐｃｏ電圧を生成するためにＩｃｔａｔおよびＩｐｔａｔをミラーリングするための２つの電流源５１４を含む。他の例では、ゼロＴｅｍｐｃｏ回路２０４は、任意の数のゼロＴｅｍｐｃｏ電圧を生成するための２つ未満または２つより多い電流源５１４を含むことができる。一例では、ゲイン回路５１６の１つまたは両方は省略可能である。代替的には、別の電流源５１４はプリゲイン出力電圧を供給する別のラダー抵抗器に送り込むことができる。
【００３２】
図５Ｂは、一例による曲率補正回路５１０を示す模式図である。曲率補正回路５１０は、ｐチャネルＦＥＴ５６４、５６６、および５６８（例えば、ｐ型ＭＯＳＦＥＴ）を含む。曲率補正回路５１０はさらに、ＰＮＰ  ＢＪＴ５７０および５７２、ならびにトランスコンダクタンス回路５７８を含む。
【００３３】
ＦＥＴ５６４、５６６、および５６８のソースは、ＶＣＣを供給するノード１１０に結合される。ＦＥＴ５６４のドレインはノード５７４に結合され、ＦＥＴ５６４のゲートは、制御電圧ＶＣを供給するノード２１２に結合される。ＦＥＴ５６６および５６８のドレインはノード５７６に結合される。ＦＥＴ５６６のゲートは、制御電圧ＶＣを供給するノード２１２に結合される。ＦＥＴ５６８のゲートは、制御電圧ＶＰを供給するノード２１０に結合される。ＦＥＴ５６６および５６８の幅はＦＥＴ５６４の半分である。ＦＥＴ５６４は電流Ｉｃｔａｔのミラーを供給し、ＦＥＴ５６６は電流Ｉｃｔａｔ／２のミラーを供給し、ＦＥＴ５６８は電流Ｉｐｔａｔ／２のミラーを供給する。
【００３４】
ＢＪＴ５７０のエミッタは、ノード５７４に結合されて電圧ＶＥＢ３を提供する。ＢＪＴ５７２のエミッタは、ノード５７６に結合されて電圧ＶＥＢ４を提供する。ＢＪＴ５７０および５７２のベースおよびコレクタはグランドノード１１２に結合される。よって、ＢＪＴ５７０および５７２は、ノード５７４とグランドノード１１２との間、およびノード５７６とグランドノード１１２との間それぞれに結合されるダイオード接続ＢＪＴである。ＢＪＴ５７２は、ＢＪＴ５７０のエミッタ領域のＮ’倍を有し、ここで、Ｎ’は１より大きい整数である。
【００３５】
トランスコンダクタンス回路５７８の入力はノード５７４および５７６に結合される。トランスコンダクタンス回路５７８の出力はノード５５６に結合され、かつ電流Ｉｃｏｒを供給する。
【００３６】
動作中、電流Ｉｃｔａｔは温度と共に非線形に変化する。すなわち、温度に対するＩｃｔａｔの導関数は一定ではない。そのように、Ｉｚｔａｔから生成される任意の電圧は温度と共に変化することになる。図６は温度へのＶｒｅｆ１の依存を示すグラフ６００である。グラフ６００は、温度を表す軸線６０２、および電圧Ｖｒｅｆ１をボルトで表す軸線６０６を含む。曲線６１０によって示されるように、電圧Ｖｒｅｆ１は温度に対して凸状弓形になる。すなわち、Ｖｒｅｆ１は、最大値に達するまで温度が増大するにつれて増大後、温度がさらに増大するにつれて減少する。
【００３７】
図５Ｂに戻ると、曲率補正回路５１０は、Ｉｚｔａｔに二次補正を加えて、Ｉｃｔａｔの一次誤差によるＶｒｅｆ１の温度依存性を軽減する。とりわけ、差動電圧は、ΔＶＢＥ２＝ＶＢＥ４−ＶＢＥ３＝ＶＴ＊Ｉｎ（（Ｎ’＊Ｉｚｔａｔ／２）／ＩＳ４）−ＶＴ＊Ｉｎ（Ｉｃｔａｔ／ＩＳ３）であり、ここで、ＩＳ４およびＩＳ３はそれぞれ、ＢＪＴ５７０および５７２の逆方向飽和電流である。逆方向飽和電流がほぼ等しい場合、式は、ΔＶＢＥ２＝ＶＴ＊（Ｉｎ（Ｎ’＊Ｉｚｔａｔ／２）−Ｉｎ（Ｉｃｔａｔ））に減少する。図６のグラフ６００は、ΔＶＢＥ２をボルトで表す軸線６０４を含む。曲線６０８によって示されるように、電圧ΔＶＢＥ２は温度に対して凹状弓形になる。すなわち、ΔＶＢＥ２は、最小値に達するまで温度が増大するにつれて減少後、温度がさらに増大するにつれて増大する。トランスコンダクタンス回路５７８は、差動電圧ΔＶＢＥ２を、温度に対して同じ凹曲率を有する電流Ｉｃｏｒに変換する。トランスコンダクタンス回路５７８は電流Ｉｃｏｒをノード５５６に注入する。温度が変化するにつれて、電流Ｉｃｔａｔ＋Ｉｃｏｒは、二次曲率補正により実質的に一定になる。
【００３８】
図５Ｃは、一例によるゼロＴｅｍｐｃｏ回路２０４の別の部分２０４Ａを示す模式図である。ゼロＴｅｍｐｃｏ回路２０４の部分２０４Ａは、ｐチャネルＦＥＴ５８０および５８２、ならびにラダー抵抗器５８６を含む。ＦＥＴ５８０のソースは、ＶＣＣを供給するノード１１０に結合される。ＦＥＴ５８０のドレインはノード５８４に結合される。ＦＥＴ５８０のゲートは制御電圧ＶＣを供給するノード２１２に結合される。ＦＥＴ５８２のソースはＶＣＣを供給するノード１１０に結合される。ＦＥＴ５８２のドレインはノード５８４に結合される。ＦＥＴ５８２のゲートは制御電圧ＶＰを供給するノード２１０に結合される。ＦＥＴ５８０および５８２は、ＩｃｔａｔおよびＩｐｔａｔをミラーリングする電流源５１４３を形成する。
【００３９】
抵抗ＲＬＯＡＤ３を有するラダー抵抗器５８６は、ノード５８４とグランドノード１１２との間に結合される。ノード５８８は、Ｒｅｆ３トリムコードの値に基づいてラダー抵抗器５８６の選択されたタップに結合される。タップの選択によって、ノード５８４とノード５８８との間に結合される抵抗５８６１、およびノード５８８とグランドノード１１２との間に結合される抵抗５８６２がもたらされる。抵抗５８６１は値ＲＬＯＡＤ３’を有し、抵抗５８６２は値ＲＬＯＡＤ３’’を有する。ノード５８８は、プリゲインゼロＴｅｍｐｃｏ電圧である電圧Ｖｒｅｆ３を供給する。
【００４０】
図７は、一例による負Ｔｅｍｐｃｏ回路２０６を示す模式図である。負Ｔｅｍｐｃｏ回路２０６は、６つのｐチャネルＦＥＴ７０２…７１２、およびラダー抵抗器７１８、７２０、７２８、および７３０を含む。ＦＥＴ７０２…７１２のソースは、ＶＣＣを供給するノード１１０に結合される。ＦＥＴ７０２および７０４のドレインはノード７１４に結合される。ＦＥＴ７０６のドレインはノード７２４に結合される。ＦＥＴ７０８および７１０のドレインはノード７１６に結合される。ＦＥＴ７１２のドレインはノード７３６に結合される。ＦＥＴ７０２および７０８のゲートは、制御電圧ＶＰを供給するノード２１０に結合される。ＦＥＴ７０４、７０６、７１０、および７１２のゲートは、制御電圧ＶＣを供給するノード２１２に結合される。ＦＥＴ７０２、７０４、および７０６は第１の電流源７１５１を形成し、ＦＥＴ７０８、７１０、および７１２は第２の電流源７１５２を形成する。
【００４１】
抵抗Ｒ３を有するラダー抵抗器７１８はノード７１４とノード７２６との間に結合される。抵抗Ｒ４を有するラダー抵抗器７２０はノード７２６とグランドノード１１２との間に結合される。ラダー抵抗器７１８および７２０は、ノード７１４とグランドノード１１２との間に直列に結合される。制御回路１１４によって生成されるコードＮｅｇ１トリムによって判断されるような、ラダー抵抗器７１８の選択されたタップは、ノード７２２に結合される。ラダー抵抗器７１８は、抵抗７１８１と抵抗７１８２との間で効果的に分割され、この場合、抵抗７１８１は値Ｒ３’を有し、抵抗７１８２は値Ｒ３’’を有する。制御回路１１４によって生成されるコードＮｅｇ１傾きトリムによって判断されるような、ラダー抵抗器７２０の選択されたタップは、ノード７２４に結合される。ラダー抵抗器７２０は、抵抗７２０１と抵抗７２０２との間に効果的に分割され、この場合、抵抗７２０１は値Ｒ４’を有し、抵抗７２０２は値Ｒ４’’を有する。
【００４２】
抵抗Ｒ５を有するラダー抵抗器７２８はノード７１６とノード７３４との間に結合される。抵抗Ｒ６を有するラダー抵抗器７３０はノード７３４とグランドノード１１２との間に結合される。ラダー抵抗器７２８および７３０は、ノード７１６とグランドノード１１２との間に直列に結合される。制御回路１１４によって生成されるコードＮｅｇ２トリムによって判断されるような、ラダー抵抗器７２８の選択されたタップは、ノード７３２に結合される。ラダー抵抗器７２８は、抵抗７２８１と抵抗７２８２との間で効果的に分割され、この場合、抵抗７２８１は値Ｒ５’を有し、抵抗７２８２は値Ｒ５’’を有する。制御回路１１４によって生成されるコードＮｅｇ２傾きトリムによって判断されるような、ラダー抵抗器７３０の選択されたタップは、ノード７３６に結合される。ラダー抵抗器７３０は、抵抗７３０１と抵抗７３０２との間に効果的に分割され、この場合、抵抗７３０１は値Ｒ６’を有し、抵抗７３０２は値Ｒ６’’を有する。
【００４３】
動作中、ＦＥＴ７０２および７０４は、ラダー抵抗器７１８およびラダー抵抗器７２０の直列組み合わせを通して電流Ｉｚｔａｔ（すなわち、Ｉｃｔａｔ＋Ｉｐｔａｔ）を供給する。ＦＥＴ７０６は抵抗７２０２を通してＩｃｔａｔのミラーを供給する。ノード７２２における電圧は、Ｖｎｅｇ１＝Ｉｚｔａｔ＊（Ｒ３＋Ｒ４）＋Ｉｃｔａｔ＊Ｒ４’’である。電圧Ｖｎｅｇ１は、ゼロＴｅｍｏｃｏ成分Ｉｚｔａｔ＊（Ｒ３＋Ｒ４）、および負Ｔｅｍｐｃｏ成分Ｉｃｔａｔ＊Ｒ４’’を有する。よって、電圧Ｖｎｅｇ１は負Ｔｅｍｐｃｏを有する。制御回路１１４は、コードＮｅｇ１傾きトリムを設定して、電圧Ｖｎｅｇ１に対する負Ｔｅｍｐｃｏの傾きを制御する。制御回路１１４は、コードＮｅｇ１トリムを設定して、Ｎｅｇ１傾きトリムに使用されるコードが与えられたとして電圧Ｖｎｅｇ１のＤＣレベルを制御する。
【００４４】
ＦＥＴ７０８および７１０は、ラダー抵抗器７２８およびラダー抵抗器７３０の直列組み合わせを通して電流Ｉｚｔａｔ（すなわち、Ｉｃｔａｔ＋Ｉｐｔａｔ）を供給する。ＦＥＴ７１２は抵抗７３０２を通してＩｃｔａｔのミラーを供給する。ノード７３２における電圧は、Ｖｎｅｇ２＝Ｉｚｔａｔ＊（Ｒ５＋Ｒ６）＋Ｉｃｔａｔ＊Ｒ６’’である。電圧Ｖｎｅｇ２は、ゼロＴｅｍｏｃｏ成分Ｉｚｔａｔ＊（Ｒ５＋Ｒ６）、および負Ｔｅｍｐｃｏ成分Ｉｃｔａｔ＊Ｒ６’’を有する。よって、電圧Ｖｎｅｇ２は負Ｔｅｍｐｃｏを有する。制御回路１１４は、コードＮｅｇ２傾きトリムを設定して、電圧Ｖｎｅｇ２に対する負Ｔｅｍｐｃｏの傾きを制御する。制御回路１１４は、コードＮｅｇ２トリムを設定して、Ｎｅｇ２傾きトリムに使用されるコードが与えられたとして電圧Ｖｎｅｇ２のＤＣレベルを制御する。電圧Ｖｎｅｇ２は電圧Ｖｎｅｇ１と無関係に設定される。
【００４５】
２つの電流源７１５および２つのラダー抵抗器対が示されるが、負Ｔｅｍｐｃｏ回路２０６は任意の数の電流源７１５を含むことができ、それぞれは図７に示されるようなラダー抵抗器対に結合される。このように、負Ｔｅｍｐｃｏ回路は任意の数の温度補償電圧を供給することができる。さらに、ゲイン回路は図７から省略されているが、いくつの例では、プリゲイン電圧出力の１つまたは両方は、図５Ａに示されるコンフィギュレーションと同様のゲイン回路に結合可能である。
【００４６】
図８は、一例による正Ｔｅｍｐｃｏ回路２０８を示す模式図である。正Ｔｅｍｐｃｏ回路２０８は、ｐチャネルＦＥＴ８０２および８０４、ラダー抵抗器８２４、開閉器８０８および８１０、ならびにデジタル／アナログ（ＤＡＣ）電流源８１６および８２０を含む。ＦＥＴ８０２および８０４のソースは、電圧ＶＣＣを供給するノード１１０に結合される。ＦＥＴ８０２および８０４のドレインはノード８０６に結合される。ＦＥＴ８０２のゲートは、制御電圧ＶＣを供給するノード２１２に結合される。ＦＥＴ８０４のゲートは、制御電圧ＶＰを供給するノード２１０に結合される。ＦＥＴ８０２および８０４は、Ｉｚｔａｔ＝Ｉｃｔａｔ＋Ｉｐｔａｔを供給する電流源８１５を形成する。
【００４７】
抵抗Ｒ７を有するラダー抵抗器８２４は、ノード８０６とグランドノード１１２との間に結合される。制御回路１１４によって設定されるＢｌｋトリムコードによって制御されるような、ラダー抵抗器８２４の選択されたタップは、ノード８２６に結合される。ラダー抵抗器８２４は、それぞれ、値Ｒ７’およびＲ７’’を有する抵抗８２４１および抵抗８２４２に効果的に分割される。抵抗８２４１はノード８０６とノード８２６との間に結合される。抵抗８２４２はノード８２６とグランドノード１１２との間に結合される。ノード８２６は電圧ＶＢＬＫを供給する。
【００４８】
開閉器８０８の１つの端子は、制御電圧ＶＰを供給するノード２１０に結合される。開閉器８０８の別の端子はノード８１２に結合される。電流ＤＡＣ８１６の基準電圧入力はノード８１２に結合される。電流ＤＡＣ８１６は、デジタル信号Ｂｌｋ＿ｐを供給するバス８１８に結合されるデジタル制御入力を含む。電流ＤＡＣ８１６の電流出力はノード８０６に結合される。電流ＤＡＣ８１６の供給電圧入力は、電圧ＶＣＣを供給するノード１１０に結合される。
【００４９】
開閉器８１０の１つの端子は、制御電圧ＶＣを供給するノード２１２に結合される。開閉器８１０の別の端子はノード８１４に結合される。電流ＤＡＣ８２０の基準電圧入力はノード８１４に結合される。電流ＤＡＣ８２０は、デジタル信号Ｂｌｋ＿ｃを供給するバス８２２に結合されるデジタル制御入力を含む。電流ＤＡＣ８２０の電流出力はグランドノード１１２に結合される。電流ＤＡＣ８２０の供給電圧入力はノード８０６に結合される。
【００５０】
動作中、電圧ＶＢＬＫ＝Ｉｚｔａｔ＊Ｒ７’’＋Ｉｄａｃ＊Ｒ７’’である。ノード８０６に流れ込む電流Ｉｄａｃは、開閉器８０８および８１０の状態に左右される。開閉器８０８および８１０の両方が開放される場合、電流Ｉｄａｃはゼロである。開閉器８０８が閉鎖されかつ開閉器８１０が開放される場合、電流ＤＡＣ８１６は電圧ＶＰを受ける。電流ＤＡＣ８１６はデジタル信号Ｂｌｋ＿ｐによって供給されるコードに基づく電流Ｉｐｔａｔの比率を提供する。電流ＤＡＣ８１６は電流Ｉｄａｃ＿ｐを出力する。電流Ｉｄａｃは、電流ＤＡＣ８１６によって供給される電流Ｉｄａｃ＿ｐに等しい。このような場合、電圧ＶＢＬＫは、ゼロＴｅｍｏｃｏ成分Ｉｚｔａｔ＊Ｒ７’’および正Ｔｅｍｐｃｏ成分Ｉｄａｃ＿ｐ＊Ｒ７’’を含む。
【００５１】
開閉器８１０が閉鎖されかつ開閉器８０８が開放される場合、電流ＤＡＣ８２０は電圧ＶＣを受ける。電流ＤＡＣ８２０はデジタル信号Ｂｌｋ＿Ｃによって供給されるコードに基づく電流Ｉｃｔａｔの比率を低下させる。電流ＤＡＣ８２０は電流Ｉｄａｃ＿ｃを低下させる。電流Ｉｄａｃは、電流ＤＡＣ８２０によって供給される−Ｉｄａｃ＿ｃに等しい。このような場合、電圧ＶＢＬＫは、ゼロＴｅｍｏｃｏ成分Ｉｚｔａｔ＊Ｒ７’’および正Ｔｅｍｐｃｏ成分−Ｉｄａｃ＿ｃ＊Ｒ７’’を含む。
【００５２】
開閉器８０８および８１０の両方が閉鎖される場合、電流Ｉｄａｃ＝Ｉｄａｃ＿ｐ−Ｉｄａｃ＿ｃである。このような場合、電圧ＶＢＬＫは、ゼロＴｅｍｏｃｏ成分Ｉｚｔａｔ＊Ｒ７’’および正Ｔｅｍｐｃｏ成分（Ｉｄａｃ＿ｐ−Ｉｄａｃ＿ｃ）＊Ｒ７’’を含む。
【００５３】
いくつかの例では、制御回路１１４は、交互順序で開閉器８０８および８１０を開閉するための制御信号Ｂｌｋ  ＰｔａｔおよびＢｌｋ  Ｃｔａｔを生成する。制御回路１１４は、デジタル信号Ｂｌｋ＿ｐおよびＢｌｋ＿ｃを使用して振動の大きさを制御する。制御回路１１４は、Ｂｌｋトリムコードを使用して電圧ＶＢＬＫのＤＣレベルを制御する。信号電流源８１５および負荷（ラダー抵抗器８２４および電流ＤＡＣ８１６、８２０）が示されているが、正Ｔｅｍｐｃｏ回路２０８が、複数の正Ｔｅｍｐｃｏ電圧を生成するために複数の電流源８１５および関連の負荷を含むことができることは理解されたい。いくつかの例では、プリゲイン電圧ＶＢＬＫは、ゲインと共に正Ｔｅｍｐｃｏ電圧を提供するためにゲイン回路に結合可能である。
【００５４】
図９は、一例による電圧基準を生成する方法９００を示すフロー図である。方法９００はブロック９０２で開始し、ここで、基準回路２０２はＩｐｔａｔおよび制御電圧Ｖｐを生成する。ブロック９０４において、基準回路２０２はＩｃｔａｔおよび制御電圧Ｖｃを生成する。ブロック９０６において、１つまたは複数の電流源は、制御電圧ＶｐおよびＶｃに応答してＩｐｔａｔおよびＩｃｔａｔの和電流を生成する。例えば、ブロック９０８において、ゼロＴｅｍｐｃｏ回路２０４は、和電流からゼロＴｅｍｐｃｏ電圧を生成する。ブロック９１０において、負Ｔｅｍｐｃｏ回路２０６は、和電流から負Ｔｅｍｃｏ電圧を生成する。ブロック９１２において、正Ｔｅｍｐｃｏ回路２０８は、和電流から正Ｔｅｍｐｃｏ電圧を生成する。
【００５５】
図１０は、一例による試験システム１０００を示すブロック図である。試験システム１０００は自動試験装置（ＡＴＥ）１００２、および複数のＩＣ１１００を有するウエハー１００４を含む。ＡＴＥ１００２は、中央処理装置（ＣＰＵ）１００８、メモリ１０１２、入出力（ＩＯ）回路１０１０、およびサポート回路１００６を含む。ＣＰＵ１００８は、ｘ８６ベースプロセッサまたはＡＲＭ（登録商標）ベースプロセッサなどの任意のタイプの汎用プロセッサとすることができる。ＣＰＵ１００８は、１つまたは複数のコアおよび関連の回路網（例えば、キャッシュメモリ、メモリ管理ユニット（ＭＭＵ）、割り込みコントローラなど）を含むことができる。ＣＰＵ１００８は、本明細書に説明される１つまたは複数の動作を行い、かつメモリ１０１２に記憶可能であるプログラムコードを実行するように構成される。サポート回路１００６は、ＣＰＵ６０８と協働するさまざまなデバイスを含む。例えば、サポート回路１００６は、チップセット（例えば、ノースブリッジ、サウスブリッジ、プラットフォームホストコントローラなど）、電圧レギュレータ、およびファームウェア（例えば、ＢＩＯＳ）などを含むことができる。いくつかの例では、ＣＰＵ１００８は、チップセット（例えば、ノースブリッジ、サウスブリッジなど）の機能性の全ておよびかなりの部分を吸収する、システムインパッケージ（ＳｉＰ）またはシステムオンチップ（ＳｏＣ）などとすることができる。ＩＯ回路１０１０は、ＩＣ１１００と通信するように構成されるさまざまな回路を含む。
【００５６】
メモリ１０１２は、実行可能命令およびデータなどの情報を記憶および検索可能にするデバイスである。メモリ１０１２は、例えば、ダブルデータレート（ＤＤＲ）ダイナミックランダムアクセスメモリ（ＲＡＭ）（ＤＲＡＭ）などの１つまたは複数のＲＡＭモジュールを含むことができる。ＡＴＥ１００２は、ローカルストレージデバイス（例えば、１つまたは複数のハードディスク、フラッシュメモリモジュール、固体ディスク、および光ディスク）、および／または、試験システム１０００を、１つまたは複数のネットワークデータストレージシステムと通信できるようにするストレージインターフェースを含む、さまざまな他のデバイスを含むことができる。
【００５７】
図１１は、一例による電圧基準回路におけるトリムコードを設定する方法１１００を示すブロー図である。方法１１００は、ウエハー６０４上のそれぞれのＩＣ１００に対して、基準回路２０２におけるフラットトリムおよび回路５００ＡにおけるＲｅｆ＿ｘトリム（例えば、Ｒｅｆ１トリム、Ｒｅｆ２トリムなど）を設定するためにＡＴＥ１００２によって行われ得る。
【００５８】
方法１１００はステップ１１０２で開始し、ここで、ウエハー１００４はセ氏０度（０Ｃ）環境に配設され、ＡＴＥ１００２は、フラットトリムに対するトリムコードを配列し、かつＶｒｅｆ１を測定する。ＡＴＥ１００２は、フラットトリムの対応する複数のトリムコードに対する複数のＶｒｅｆ１値を得る。ステップ７０４において、ＡＴＥ１００２は、ステップ１１０２で得られたＶｒｅｆ１値を、１つまたは複数の係数（例えば、３つの係数）を有する多項式曲線に合わせる。ＡＴＥ１００２は、ＩＣ１００における（例えば、電子信管（ｅヒューズ）などのタイプのメモリエレメントを使用する制御回路１１４における）係数の値を記憶する。図１２Ａは、一例による異なる温度における出力電圧に対するフラットトリムコードを示すグラフ１２００である。グラフ１２００において、水平軸はフラットトリムコードを表し、垂直軸は出力電圧を表す。曲線１２０２は（Ｔ１＝０Ｃである）１１０４において判断される多項式曲線を表す。
【００５９】
ステップ１１０６において、ウエハー１００４はセ氏１００度（１００Ｃ）環境に配設され、ＡＴＥ１００２は、フラットトリムに対するトリムコードを配列し、かつＶｒｅｆ１を測定する。ＡＴＥ１００２は、フラットトリムの対応する複数のトリムコードに対する複数のＶｒｅｆ１値を得る。ステップ１１０８において、ＡＴＥ１００２は、ステップ１１０６で得られたＶｒｅｆ１値を、ステップ１１０４で使用されるものと同じ次数を有する多項式曲線に合わせる。グラフ１２００において、曲線１２０４はステップ１１０８において判断される多項式曲線を表す。
【００６０】
ステップ１１１０において、ＡＴＥ１００２は、０ＣにおけるＶｒｅｆ１曲線と１００ＣにおけるＶｒｅｆ１曲線との間の交点を判断する。ＡＴＥ１００２は、ＩＣ１００において制御回路１１４によって記憶された係数を得ることによって０ＣにおけるＶｒｅｆ１曲線を生成可能である。ＡＴＥ１００２は、ステップ１１０８において１００ＣにおけるＶｒｅｆ１曲線を生成する。ステップ７１２において、ＡＴＥ１００２は、０ＣにおけるＶｒｅｆ１曲線と１００ＣにおけるＶｒｅｆ１曲線との間の交点に対応するフラットトリムに対するトリム設定を判断する。グラフ１２００に示されるように、曲線１２０２および１２０４の交点は判断されたフラットトリムコード値をもたらす。ステップ１１１４において、ＡＴＥ１００２は、フラットトリムを、ステップ１１１２における判断されたトリムコードに設定し、かつＲｅｆ１トリムを調節してＶｒｅｆ１の所望の電圧（例えば、１Ｖ）を設定する。図１２Ｂは、一例による特定の温度における出力電圧に対する基準トリムコード（Ｔ＝Ｔ２）を示すグラフ１２０１である。グラフ１２０１において、水平軸は基準トリムコードを表し、垂直軸は出力電圧を表す。曲線１２０６は出力電圧に対する基準トリムコードを表し、１Ｖの出力電圧は判断された基準トリムコード値をもたらす。
【００６１】
図１３は、一例による電圧基準回路におけるトリムコードを設定する方法１３００を示すフロー図である。方法１３００は、ウエハー１００４上のそれぞれのＩＣ１００に対して、基準回路２０２におけるフラットトリムおよび回路５００ＡにおけるＲｅｆ＿ｘトリム（例えば、Ｒｅｆ１トリム、Ｒｅｆ２トリムなど）を設定するためにＡＴＥ１００２によって行われ得る。
【００６２】
方法１３００はステップ９０２で開始し、ここで、ＡＴＥ１００２はフラットトリムに対する近似トリムコードを選択する。フラットトリムに対する近似トリムコードは、電圧基準回路のシミュレーションに基づいて設定可能である。ステップ１３０４において、ウエハー１００４は０Ｃ環境に配設され、ＡＴＥ１００２は、Ｖｒｅｆ１を所望の値（例えば、１Ｖ）に設定するＲｅｆ１トリムに対するトリムコードを選択する。ＡＴＥ１００２は、Ｖｒｅｆ１が所望の値を得るまで、Ｒｅｆ１トリムを調節しかつＶｒｅｆ１を測定することができる。ステップ１３０６において、ＡＴＥ１００２は、ＩＣ１００における（例えば、電子信管（ｅヒューズ）などのタイプのメモリエレメントを使用する制御回路１１４における）Ｒｅｆ１トリムに対する選択されたトリムコードを記憶する。
ステップ１３０８において、ウエハー１００４は１００Ｃ環境に配設され、ＡＴＥ１００２は、Ｖｒｅｆ１を所望の値（例えば、１Ｖ）に設定するＲｅｆ１トリムに対するトリムコードを選択する。ステップ１３１０において、ＡＴＥ１００２は、温度に対するＲｅｆ１トリムコードの傾きを判断する。例えば、ＡＴＥ１００２は、０Ｃおよび１００ＣにおけるＲｅｆ１トリムコード値の間の差を計算できる。図１４Ａは、一例による、２つの異なる温度におけるＲｅｆ１トリムコードの測定を示すグラフ１４００である。グラフ１４００において、水平軸は温度を表し、垂直軸はＲｅｆ１トリムコード値を表す。温度Ｔ１において、コード１が得られる。温度Ｔ２において、コード２が得られる。温度係数がゼロだった場合、同じコードが両方の温度で得られることが考えられる。ＡＴＥ１００２は、ステップ１３１０において曲線１００２の傾きを判断する。ステップ９１２において、ＡＴＥ１００２は、ステップ１３１０において判断されるＲｅｆ１トリムコード傾きに基づいてルックアップテーブルからフラットトリムに対するトリムコード値を得る。ルックアップテーブルは、対応する複数のＲｅｆ１トリムコード傾き値に対してフラットトリムに対する複数のトリムコード値を含むことができる。図１４Ｂは、一例による、Ｒｅｆ１トリムの傾きが与えられたとしてフラットトリムコードのルックアップを示すグラフ１４０１である。グラフ１４０１では、水平軸はフラットトリムコードを表し、垂直軸は図１０Ａに示される曲線１４０２の傾きを表す。曲線１４０２からステップ１３１０において判断される温度係数は、曲線１４０４に基づいてフラットトリムコード設定を変更することによって補正される。
【００６３】
図１５は、本明細書に説明される電圧基準回路２００が使用可能である例によるプログラマブルＩＣ  １を示すブロック図である。プログラマブルＩＣ  １は、プログラマブル論理３、コンフィギュレーション論理２５、およびコンフィギュレーションメモリ２６を含む。プログラマブルＩＣ  １は、不揮発性メモリ２７、ＤＲＡＭ２８、および他の回路２９などの外部回路に結合可能である。プログラマブル論理３は、論理セル３０、サポート回路３１、およびプログラマブル相互接続３２を含む。論理セル３０は、複数の入力の一般論理機能を実装するように構成可能である回路を含む。サポート回路３１は、トランシーバ、入出力ブロック、デジタル信号プロセッサ、およびメモリなどの専用回路を含む。論理セルおよびサポート回路３１は、プログラマブル相互接続３２を使用して相互接続可能である。論理セル３０をプログラミングする、サポート回路３１のパラメータを設定する、およびプログラマブル相互接続３２をプログラミングするための情報は、コンフィギュレーション論理２５によってコンフィギュレーションメモリ２６に記憶される。コンフィギュレーション論理２５は、不揮発性メモリ２７または任意の他のソースから（例えば、ＤＲＡＭ２８または他の回路２９から）コンフィギュレーションデータを得ることができる。いくつかの例では、プログラマブルＩＣ  １は処理システム２を含む。処理システム２は、マイクロプロセッサ、メモリ、サポート回路、およびＩＯ回路などを含むことができる。
【００６４】
図１６は、トランシーバ３７、構成可能論理ブロック（「ＣＬＢ」）３３、ランダムアクセスメモリブロック（「ＢＲＡＭ」）３４、入出力ブロック（「ＩＯＢ」）３６、コンフィギュレーションおよびクロッキング論理（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ）４２、デジタル信号処理ブロック（「ＤＳＰ」）３５、特化された入出力ブロック（Ｉ／Ｏ）４１（例えば、コンフィギュレーションポートおよびクロックポート）、ならびに、デジタルクロックマネージャ、アナログ／デジタル変換器、およびシステムモニタリング論理などの他のプログラマブル論理３９を含む多数の異なるプログラマブルタイルを含むプログラマブルＩＣ  １のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）実装形態を示す。ＦＰＧＡは、ＰＣＩｅインターフェース４０およびアナログ／デジタル変換器（ＡＤＣ）３８なども含むことができる。
【００６５】
いくつかのＦＰＧＡでは、それぞれのプログラマブルタイルは、図１１の上部に含まれる例によって示されるように、同じタイル内のプログラマブル論理素子の入出力端子４８への接続を有する少なくとも１つのプログラマブル相互接続素子（「ＩＮＴ」）４３を含むことができる。それぞれのプログラマブル相互接続素子４３はまた、同じタイルまたは他のタイルにおける隣接するプログラマブル相互接続素子の相互接続セグメント４９への接続を含むことができる。それぞれのプログラマブル相互接続素子４３は、（示されない）論理ブロック間の一般ルーティングリソースの相互接続セグメント５０への接続も含むことができる。一般ルーティングリソースは、相互接続セグメント（例えば、相互接続セグメント５０）のトラックを含む論理ブロック（図示せず）と、相互接続セグメントを接続するための開閉器ブロック（図示せず）との間にルーティングチャネルを含むことができる。一般ルーティングリソースの相互接続セグメント（例えば、相互接続セグメント５０）は、１つまたは複数の論理ブロックに及ぶことができる。プログラマブル相互接続素子４３は、一般ルーティングリソースと共に、例示されるＦＰＧＡに対するプログラマブル相互接続構造（「プログラマブル相互接続」）を実現する。
【００６６】
例示の実装形態では、ＣＬＢ３３は、単一のプログラマブル相互接続素子（「ＩＮＴ」）４３に加えてユーザ論理を実装するためにプログラム可能である、構成可能な論理素子（「ＣＬＥ」）４４を含むことができる。ＢＲＡＭ３４は、１つまたは複数のプログラマブル相互接続素子に加えてＢＲＡＭ論理素子（「ＢＲＬ」）４５を含むことができる。典型的には、タイルに含まれる相互接続素子の数は、タイルの高さに左右される。描写された例では、ＢＲＡＭタイルは、５つのＣＬＢと同じ高さを有するが、他の数（例えば、４）も使用可能である。ＤＳＰタイル３５は、適切な数のプログラマブル相互接続素子に加えてＤＳＰ論理素子（「ＤＳＰＬ」）４６を含むことができる。ＩＯＢ３６は、例えば、プログラマブル相互接続素子４３の１つのインスタンスに加えて入出力論理素子（「ＩＯＬ」）４７の２つのインスタンスを含むことができる。当業者には明らかであるように、例えば、Ｉ／Ｏ論理素子４７に接続される実際のＩ／Ｏパッドは、典型的には、入出力論理素子４７の領域に制限されない。
【００６７】
描写された例では、（図１６に示される）ダイの中央近くの水平領域は、コンフィギュレーション、クロック、および他の制御論理に使用される。この水平領域または列から伸張する垂直列５１を使用して、ＦＰＧＡの幅にわたってクロックおよびコンフィギュレーション信号を分散させる。
【００６８】
図１１に示されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的な柱状構造を阻害する追加の論理ブロックを含む。追加の論理ブロックはプログラマブルブロックおよび／または専用論理とすることができる。
【００６９】
図１６は、例示のＦＰＧＡアーキテクチャのみを示すことが意図されることに留意されたい。例えば、行の論理ブロックの数、行の相対幅、行の数および順序、行に含まれる論理ブロックのタイプ、論理ブロックの相対サイズ、および図１１の上部に含まれる相互接続／論理実装形態は単に例示的なものである。例えば、実際のＦＰＧＡでは、複数の隣接するＣＬＢ行が、典型的には、ユーザ論理の効率的な実装を容易にするために、ＣＬＢが出現するどの場所にも含まれるが、隣接するＣＬＢ行の数は、ＦＰＧＡの全体のサイズによって異なる。
【００７０】
いくつかの非限定的な例を以下に提供する。
【００７１】
１つの例では、電圧基準回路が提供可能である。このような電圧基準回路は、温度比例電流および対応する第１の制御電圧を生成するように構成される第１の回路、および温度補償電流および対応する第２の制御電圧を生成するように構成される第２の回路を含む基準回路と、第１の負荷回路に結合される第１の電流源であって、第１の電流源は、第１の制御電圧および第２の制御電圧に応答して、温度比例電流および温度補償電流の和電流を生成し、第１の負荷回路は和電流からゼロ温度係数（Ｔｅｍｐｃｏ）電圧を生成する、第１の電流源と、第２の負荷回路に結合される第２の電流源であって、第２の電流源は、第１の制御電圧および第２の制御電圧に応答して、温度比例電流および温度補償電流の和電流を生成し、第２の負荷回路は和電流および温度補償電流から負Ｔｅｍｐｃｏ電圧を生成する、第２の電流源と、を含んでよい。
【００７２】
いくつかのこのような電圧基準回路は、第３の負荷回路に結合される第３の電流源であって、第３の電流源は、第１の制御電圧および第２の制御電圧に応答して、温度比例電流および温度補償電流の和電流を生成し、第３の負荷回路は、和電流と、温度補償電流および温度比例電流のうちの少なくとも１つとから正Ｔｅｍｐｃｏ電圧を生成する、第３の電流源をさらに含んでよい。
【００７３】
いくつかのこのような電圧基準回路において、第３の電流源は、第１の共通ソースおよび第１の共通ドレインを有する第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴであって、第１のＦＥＴのゲートは第１の制御電圧を受けるために結合され、第２のＦＥＴのゲートは第２の制御電圧を受けるために結合される、第１のＦＥＴおよび第２のＦＥＴを含んでよい。
【００７４】
いくつかのこのような電圧基準回路では、第３の負荷回路は、第１の制御電圧を受けるために切り替え可能に結合され、かつ第１の正温度係数（Ｔｅｍｐｃｏ）電流を供給するように構成される第１の電流デジタル／アナログ変換器（ＤＡＣ）と、第２の制御電圧を受けるために切り替え可能に結合され、かつ第２の正Ｔｅｍｐｃｏ電流を供給するように構成される第２の電流ＤＡＣと、第１の共通ドレインとグランドノードとの間に結合されるラダー抵抗器であって、和電流に加えて、第１の正Ｔｅｍｐｃｏ電流および第２の正Ｔｅｍｐｃｏ電流の１つまたは両方を、正Ｔｅｍｐｃｏ電圧に変換する、ラダー抵抗器と、を含んでよい。
【００７５】
いくつかのこのような電圧基準回路において、第１の電流源は、第１の共通ソースおよび第１の共通ドレインを有する第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴであって、第１のＦＥＴのゲートは第１の制御電圧を受けるために結合され、第２のＦＥＴのゲートは第２の制御電圧を受けるために結合される、第１のＦＥＴおよび第２のＦＥＴを含んでよく、第１の負荷回路は、第１の共通ドレインとグランドノードとの間に結合されるラダー抵抗器であって、和電流をゼロＴｅｍｐｃｏ電圧に変換する、ラダー抵抗器を含んでよい。
【００７６】
いくつかのこのような電圧基準回路は、補正電流をラダー抵抗器に注入して和電流と組み合わせるように構成される曲率補償回路を含んでよく、曲率補償回路は、第２の共通ソースおよび第２の共通ドレインを有する第３のＦＥＴおよび第４のＦＥＴであって、第３のＦＥＴのゲートは第１の制御電圧を受けるために結合され、第３のＦＥＴのゲートは第２の制御電圧を受けるために結合される、第３のＦＥＴおよび第４のＦＥＴと、第２の制御電圧を受けるために結合されるゲートを有する第５のＦＥＴと、第５のＦＥＴのドレインとグランドノードとの間に結合される第１のダイオード接続バイポーラ接合トランジスタ（ＢＪＴ）と、第２の共通ドレインとグランドノードとの間に結合される第２のダイオード接続バイポーラ接合トランジスタ（ＢＪＴ）と、第５のＦＥＴのドレインと第２の共通ドレインとの間の電圧を補正電流に変換するように構成されるトランスコンダクタンス回路と、を含む。
【００７７】
いくつかのこのような電圧基準回路では、第２の電流源は、第１の共通ソースおよび第１の共通ドレインを有する第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴであって、第１のＦＥＴのゲートは第１の制御電圧を受けるために結合され、第２のＦＥＴのゲートは第２の制御電圧を受けるために結合される、第１のＦＥＴおよび第２のＦＥＴと、第２の制御電圧に結合されるゲートを有する第３のＦＥＴと、を含んでよく、第２の負荷回路は、第１の共通ドレインとグランドノードとの間に直列に結合される第１のラダー抵抗器および第２のラダー抵抗器を含んでよく、第１のラダー抵抗器および第２のラダー抵抗器は第１の共通ドレインから和電流を受け、第２のラダー抵抗器の一部分は第３のＦＥＴのドレインから温度補償電流を受ける。
【００７８】
いくつかのこのような電圧基準回路では、基準回路は、第１の共通ソースおよび第１の共通ゲートを有する第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴと、第１のＦＥＴのドレインとグランドノードとの間に結合される第１のダイオード接続バイポーラ接合トランジスタ（ＢＪＴ）と、第２のＦＥＴのドレインとグランドノードとの間に直列に結合される第１の抵抗器および第２のダイオード接続ＢＪＴと、第２のＦＥＴのドレインに結合される非反転入力、第１のＦＥＴのドレインに結合される反転入力、および第１の共通ゲートに結合される出力を有する第１の演算増幅器と、共通ソースに結合されるソースを有する第３のＦＥＴと、第３のＦＥＴのドレインとグランドノードとの間に結合されるラダー抵抗器と、第１のＦＥＴのドレインに結合される反転入力、ラダー抵抗器に結合される非反転入力、および第３のＦＥＴのゲートに結合される出力を有する第２の演算増幅器と、を含んでよい。
【００７９】
別の例では、集積回路が提供されてよい。このような集積回路は、１つまたは複数の回路と、少なくとも１つの電圧を１つまたは複数の回路に供給する電圧基準回路と、を含んでよく、電圧基準回路は、温度比例電流および対応する第１の制御電圧を生成するように構成される第１の回路、および温度補償電流および対応する第２の制御電圧を生成するように構成される第２の回路を含む基準回路と、第１の負荷回路に結合される第１の電流源であって、第１の電流源は、第１の制御電圧および第２の制御電圧に応答して、温度比例電流および温度補償電流の和電流を生成し、第１の負荷回路は和電流からゼロ温度係数（Ｔｅｍｐｃｏ）電圧を生成する、第１の電流源と、第２の負荷回路に結合される第２の電流源であって、第２の電流源は、第１の制御電圧および第２の制御電圧に応答して、温度比例電流および温度補償電流の和電流を生成し、第２の負荷回路は和電流および温度補償電流から負Ｔｅｍｐｃｏ電圧を生成する、第２の電流源と、を含む。
【００８０】
いくつかのこのような集積回路では、電圧基準回路はさらに、第３の負荷回路に結合される第３の電流源であって、第３の電流源は、第１の制御電圧および第２の制御電圧に応答して、温度比例電流および温度補償電流の和電流を生成し、第３の負荷回路は、和電流と、温度補償電流および温度比例電流のうちの少なくとも１つとから正Ｔｅｍｐｃｏ電圧を生成する、第３の電流源をさらに含む。
【００８１】
このような集積回路において、第３の電流源は、第１の共通ソースおよび第１の共通ドレインを有する第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴであって、第１のＦＥＴのゲートは第１の制御電圧を受けるために結合され、第２のＦＥＴのゲートは第２の制御電圧を受けるために結合される、第１のＦＥＴおよび第２のＦＥＴを含んでよい。
【００８２】
いくつかのこのような集積回路では、第３の負荷回路は、第１の制御電圧を受けるために切り替え可能に結合され、かつ第１の正温度係数（Ｔｅｍｐｃｏ）電流を供給するように構成される第１の電流デジタル／アナログ変換器（ＤＡＣ）と、第２の制御電圧を受けるために切り替え可能に結合され、かつ第２の正Ｔｅｍｐｃｏ電流を供給するように構成される第２の電流ＤＡＣと、第１の共通ドレインとグランドノードとの間に結合されるラダー抵抗器であって、和電流に加えて、第１の正Ｔｅｍｐｃｏ電流および第２の正Ｔｅｍｐｃｏ電流の１つまたは両方を、正Ｔｅｍｐｃｏ電圧に変換する、ラダー抵抗器と、を含んでよい。
【００８３】
いくつかのこのような集積回路では、第１の電流源は、第１の共通ソースおよび第１の共通ドレインを有する第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴであって、第１のＦＥＴのゲートは第１の制御電圧を受けるために結合され、第２のＦＥＴのゲートは第２の制御電圧を受けるために結合される、第１のＦＥＴおよび第２のＦＥＴを含んでよく、第１の負荷回路は、第１の共通ドレインとグランドノードとの間に結合されるラダー抵抗器であって、和電流をゼロＴｅｍｐｃｏ電圧に変換する、ラダー抵抗器を含んでよい。いくつかのこのような集積回路は、補正電流をラダー抵抗器に注入して和電流と組み合わせるように構成される曲率補償回路をさらに含んでよく、曲率補償回路は、第２の共通ソースおよび第２の共通ドレインを有する第３のＦＥＴおよび第４のＦＥＴであって、第３のＦＥＴのゲートは第１の制御電圧を受けるために結合され、第３のＦＥＴのゲートは第２の制御電圧を受けるために結合される、第３のＦＥＴおよび第４のＦＥＴと、第２の制御電圧を受けるために結合されるゲートを有する第５のＦＥＴと、第５のＦＥＴのドレインとグランドノードとの間に結合される第１のダイオード接続バイポーラ接合トランジスタ（ＢＪＴ）と、第２の共通ドレインとグランドノードとの間に結合される第２のダイオード接続バイポーラ接合トランジスタ（ＢＪＴ）と、第５のＦＥＴのドレインと第２の共通ドレインとの間の電圧を補正電流に変換するように構成されるトランスコンダクタンス回路と、を含む。
【００８４】
いくつかのこのような集積回路では、第２の電流源は、第１の共通ソースおよび第１の共通ドレインを有する第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴであって、第１のＦＥＴのゲートは第１の制御電圧を受けるために結合され、第２のＦＥＴのゲートは第２の制御電圧を受けるために結合される、第１のＦＥＴおよび第２のＦＥＴと、第２の制御電圧に結合されるゲートを有する第３のＦＥＴと、を含んでよく、第２の負荷回路は、第１の共通ドレインとグランドノードとの間に直列に結合される第１のラダー抵抗器および第２のラダー抵抗器を含んでよく、第１のラダー抵抗器および第２のラダー抵抗器は第１の共通ドレインから和電流を受け、第２のラダー抵抗器の一部分は第３のＦＥＴのドレインから温度補償電流を受ける。
【００８５】
いくつかのこのような集積回路では、基準回路は、第１の共通ソースおよび第１の共通ゲートを有する第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴと、第１のＦＥＴのドレインとグランドノードとの間に結合される第１のダイオード接続バイポーラ接合トランジスタ（ＢＪＴ）と、第２のＦＥＴのドレインとグランドノードとの間に直列に結合される第１の抵抗器および第２のダイオード接続ＢＪＴと、第２のＦＥＴのドレインに結合される非反転入力、第１のＦＥＴのドレインに結合される反転入力、および第１の共通ゲートに結合される出力を有する第１の演算増幅器と、共通ソースに結合されるソースを有する第３のＦＥＴと、第３のＦＥＴのドレインとグランドノードとの間に結合されるラダー抵抗器と、第１のＦＥＴのドレインに結合される反転入力、ラダー抵抗器に結合される非反転入力、および第３のＦＥＴのゲートに結合される出力を有する第２の演算増幅器と、を含んでよい。
【００８６】
別の例では、電圧基準を生成する方法が提供されてよい。このような方法は、基準回路の第１の回路において温度比例電流および対応する第１の制御電圧を生成することと、基準回路の第２の回路において温度補償電流および対応する第２の制御電圧を生成することと、第１の制御電圧および第２の制御電圧に応答して、第１の電流源において温度比例電流および温度補償電流の和電流を生成することと、第１の電流源に結合される第１の負荷回路において和電流からゼロ温度係数（Ｔｅｍｐｃｏ）電圧を生成することと、第１の制御電圧および第２の制御電圧に応答して、第２の電流源において温度比例電流および温度補償電流の和電流を生成することと、第２の電流源に結合される第２の負荷回路において和電流および温度補償電流から負Ｔｅｍｐｃｏ電圧を生成することと、を含んでよい。いくつかのこのような方法は、第１の制御電圧および第２の制御電圧に応答して、第３の電流源において温度比例電流および温度補償電流の和電流を生成することと、第３の電流源に結合される第３の負荷回路において、和電流と、温度補償電流および温度比例電流のうちの少なくとも１つとから正Ｔｅｍｐｃｏ電圧を生成することと、をさらに含んでよい。いくつかのこのような方法では、正Ｔｅｍｃｏ電圧を生成するステップは、第１の制御電圧を受けるために切り替え可能に結合される第１の電流デジタル／アナログ変換器（ＤＡＣ）から第１の正Ｔｅｍｐｃｏ電流を供給することと、第２の制御電圧を受けるために切り替え可能に結合される第２の電流ＤＡＣから第２の正Ｔｅｍｐｃｏ電流を供給することと、ラダー抵抗回路において、和電流に加えて、第１の正Ｔｅｍｐｃｏ電流および第２の正Ｔｅｍｐｃｏ電流の１つまたは両方を、正Ｔｅｍｐｃｏ電圧に変換することと、を含んでよい。
【００８７】
いくつかのこのような方法は、補正電流を第１の負荷回路に注入して和電流と組み合わせることをさらに含んでよい。
【００８８】
さらに別の例では、集積回路（ＩＣ）において電圧基準をトリミングする方法が提供されてよい。このような方法は、第１の温度で、温度比例電流および対応する第１の制御電圧、ならびに温度補償電流および対応する第２の制御電圧を生成するように構成される電圧基準の基準回路に対する第１の複数のトリムコードを配列することと、第１の電圧出力値を得るために第１の複数のトリムコードのそれぞれに対する電圧基準の電圧出力を測定することと、第２の温度で、基準回路に対する第２の複数のトリムコードを配列することと、第２の電圧出力値を得るために第２の複数のトリムコードのそれぞれに対する電圧基準の電圧出力を測定することと、第１の電圧出力値および第２の電圧出力値に基づいて基準回路に対するトリムコードを選択することと、を含んでよい。
【００８９】
いくつかのこのような方法は、第１の電圧出力値を多項式に合わせることと、多項式の１つまたは複数の第１の係数をＩＣに記憶することと、をさらに含んでよい。
【００９０】
いくつかのこのような方法はさらに、第２の電圧出力値を多項式に合わせて１つまたは複数の第２の係数を生成することと、１つまたは複数の第１の係数を使用して生成される第１の曲線と、１つまたは複数の第２の係数を使用して生成される第２の曲線との間の交点を判断することと、をさらに含んでよい。
【００９１】
いくつかのこのような方法では、トリムコードを選択するステップは、第１の曲線と第２の曲線との間の交点からトリムコードを判断することを含んでよい。
【００９２】
いくつかのこのような方法は、電圧出力を所望の電圧に設定するために、基準回路によって電圧出力を生成するように制御される温度係数（Ｔｅｍｐｃｏ）回路のトリムを調節することをさらに含んでよい。いくつかのこのような方法では、基準回路は、第１の共通ソースおよび第１の共通ゲートを有する第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴと、第１のＦＥＴのドレインとグランドノードとの間に結合される第１のダイオード接続バイポーラ接合トランジスタ（ＢＪＴ）と、第２のＦＥＴのドレインとグランドノードとの間に直列に結合される第１の抵抗器および第２のダイオード接続ＢＪＴと、第２のＦＥＴのドレインに結合される非反転入力、第１のＦＥＴのドレインに結合される反転入力、および第１の共通ゲートに結合される出力を有する第１の演算増幅器と、共通ソースに結合されるソースを有する第３のＦＥＴと、第３のＦＥＴのドレインとグランドノードとの間に結合されるラダー抵抗器と、第１のＦＥＴのドレインに結合される反転入力、ラダー抵抗器に結合される非反転入力、および第３のＦＥＴのゲートに結合される出力を有する第２の演算増幅器と、を含んでよい。
【００９３】
いくつかのこのような方法では、電圧基準は、第１の負荷回路に結合される第１の電流源であって、第１の電流源は、第１の制御電圧および第２の制御電圧に応答して、温度比例電流および温度補償電流の和電流を生成し、第１の負荷回路は和電流からゼロ温度係数（Ｔｅｍｐｃｏ）電圧を生成する、第１の電流源と、第２の負荷回路に結合される第２の電流源であって、第２の電流源は、第１の制御電圧および第２の制御電圧に応答して、温度比例電流および温度補償電流の和電流を生成し、第２の負荷回路は和電流および温度補償電流から負Ｔｅｍｐｃｏ電圧を生成する、第２の電流源と、を含んでよい。
【００９４】
いくつかのこのような方法では、第１の電流源は、第１の共通ソースおよび第１の共通ドレインを有する第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴであって、第１のＦＥＴのゲートは第１の制御電圧を受けるために結合され、第２のＦＥＴのゲートは第２の制御電圧を受けるために結合される、第１のＦＥＴおよび第２のＦＥＴを含んでよく、第１の負荷回路は、第１の共通ドレインとグランドノードとの間に結合されるラダー抵抗器であって、和電流をゼロＴｅｍｐｃｏ電圧に変換する、ラダー抵抗器を含んでよい。
【００９５】
いくつかのこのような方法では、第２の電流源は、第１の共通ソースおよび第１の共通ドレインを有する第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴであって、第１のＦＥＴのゲートは第１の制御電圧を受けるために結合され、第２のＦＥＴのゲートは第２の制御電圧を受けるために結合される、第１のＦＥＴおよび第２のＦＥＴと、第２の制御電圧に結合されるゲートを有する第３のＦＥＴと、を含んでよく、第２の負荷回路は、第１の共通ドレインとグランドノードとの間に直列に結合される第１のラダー抵抗器および第２のラダー抵抗器を含んでよく、第１のラダー抵抗器および第２のラダー抵抗器は第１の共通ドレインから和電流を受け、第２のラダー抵抗器の一部分は第３のＦＥＴのドレインから温度補償電流を受ける。
【００９６】
いくつかのこのような方法では、電圧基準は、第３の負荷回路に結合される第３の電流源であって、第３の電流源は、第１の制御電圧および第２の制御電圧に応答して、温度比例電流および温度補償電流の和電流を生成し、第３の負荷回路は、和電流と、温度補償電流および温度比例電流のうちの少なくとも１つとから正Ｔｅｍｐｃｏ電圧を生成する、第３の電流源を含んでよい。
【００９７】
別の例では、集積回路（ＩＣ）において電圧基準をトリミングするための装置が提供されてよい。集積回路（ＩＣ）において電圧基準をトリミングするためのこのような装置は、メモリと、第１の温度で、温度比例電流および対応する第１の制御電圧、ならびに温度補償電流および対応する第２の制御電圧を生成するように構成される電圧基準の基準回路に対する第１の複数のトリムコードを配列し、第１の電圧出力値を得るために第１の複数のトリムコードのそれぞれに対する電圧基準の電圧出力を測定し、第２の温度で、基準回路に対する第２の複数のトリムコードを配列し、第２の電圧出力値を得るために第２の複数のトリムコードのそれぞれに対する電圧基準の電圧出力を測定し、第１の電圧出力値および第２の電圧出力値に基づいて基準回路に対するトリムコードを選択するために、メモリ記憶されるコードを実行するように構成されるプロセッサと、を含んでよい。
【００９８】
いくつかのこのような装置では、プロセッサは、第１の電圧出力値を多項式に合わせるために、かつ、多項式の１つまたは複数の第１の係数をＩＣに記憶するために、コードを実行するようにさらに構成される。
【００９９】
いくつかのこのような装置では、プロセッサは、第２の電圧出力値を多項式に合わせて１つまたは複数の第２の係数を生成するために、かつ、１つまたは複数の第１の係数を使用して生成される第１の曲線と、１つまたは複数の第２の係数を使用して生成される第２の曲線との間の交点を判断するために、コードを実行するようにさらに構成される。
【０１００】
いくつかのこのような装置では、プロセッサは、第１の曲線と第２の曲線との間の交点からトリムコードを判断することによって、トリムコードを選択する。
【０１０１】
いくつかのこのような装置では、プロセッサは、電圧出力を所望の電圧に設定するために、基準回路によって電圧出力を生成するように制御される温度係数（Ｔｅｍｐｃｏ）回路のトリムを調節するために、コードを実行するようにさらに構成される。
【０１０２】
いくつかのこのような装置では、基準回路は、第１の共通ソースおよび第１の共通ゲートを有する第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴと、第１のＦＥＴのドレインとグランドノードとの間に結合される第１のダイオード接続バイポーラ接合トランジスタ（ＢＪＴ）と、第２のＦＥＴのドレインとグランドノードとの間に直列に結合される第１の抵抗器および第２のダイオード接続ＢＪＴと、第２のＦＥＴのドレインに結合される非反転入力、第１のＦＥＴのドレインに結合される反転入力、および第１の共通ゲートに結合される出力を有する第１の演算増幅器と、共通ソースに結合されるソースを有する第３のＦＥＴと、第３のＦＥＴのドレインとグランドノードとの間に結合されるラダー抵抗器と、第１のＦＥＴのドレインに結合される反転入力、ラダー抵抗器に結合される非反転入力、および第３のＦＥＴのゲートに結合される出力を有する第２の演算増幅器と、を含んでよい。
【０１０３】
いくつかのこのような装置では、電圧基準は、第１の負荷回路に結合される第１の電流源であって、第１の電流源は、第１の制御電圧および第２の制御電圧に応答して、温度比例電流および温度補償電流の和電流を生成し、第１の負荷回路は和電流からゼロ温度係数（Ｔｅｍｐｃｏ）電圧を生成する、第１の電流源と、第２の負荷回路に結合される第２の電流源であって、第２の電流源は、第１の制御電圧および第２の制御電圧に応答して、温度比例電流および温度補償電流の和電流を生成し、第２の負荷回路は和電流および温度補償電流から負Ｔｅｍｐｃｏ電圧を生成する、第２の電流源と、を含んでよい。
【０１０４】
いくつかのこのような装置では、第１の電流源は、第１の共通ソースおよび第１の共通ドレインを有する第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴであって、第１のＦＥＴのゲートは第１の制御電圧を受けるために結合され、第２のＦＥＴのゲートは第２の制御電圧を受けるために結合される、第１のＦＥＴおよび第２のＦＥＴを含んでよく、第１の負荷回路は、第１の共通ドレインとグランドノードとの間に結合されるラダー抵抗器であって、和電流をゼロＴｅｍｐｃｏ電圧に変換する、ラダー抵抗器を含んでよい。
【０１０５】
いくつかのこのような装置では、第２の電流源は、第１の共通ソースおよび第１の共通ドレインを有する第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴであって、第１のＦＥＴのゲートは第１の制御電圧を受けるために結合され、第２のＦＥＴのゲートは第２の制御電圧を受けるために結合される、第１のＦＥＴおよび第２のＦＥＴと、第２の制御電圧に結合されるゲートを有する第３のＦＥＴと、を含んでよく、第２の負荷回路は、第１の共通ドレインとグランドノードとの間に直列に結合される第１のラダー抵抗器および第２のラダー抵抗器を含んでよく、第１のラダー抵抗器および第２のラダー抵抗器は第１の共通ドレインから和電流を受け、第２のラダー抵抗器の一部分は第３のＦＥＴのドレインから温度補償電流を受ける。
【０１０６】
いくつかのこのような装置では、電圧基準は、第３の負荷回路に結合される第３の電流源であって、第３の電流源は、第１の制御電圧および第２の制御電圧に応答して、温度比例電流および温度補償電流の和電流を生成し、第３の負荷回路は、和電流と、温度補償電流および温度比例電流のうちの少なくとも１つとから正Ｔｅｍｐｃｏ電圧を生成する、第３の電流源を含んでよい。
【０１０７】
前述の事項は具体的な例を対象としているが、他のさらなる例が、本発明の基本的な範囲から逸脱することなく考案可能であり、本発明の範囲は、続く特許請求の範囲によって判断される。
【図１】
2021506006.tif 000003
【図２】
2021506006.tif 000004
【図３】
2021506006.tif 000005
【図４】
2021506006.tif 000006
【図５Ａ】
2021506006.tif 000007
【図５Ｂ】
2021506006.tif 000008
【図５Ｃ】
2021506006.tif 000009
【図６】
2021506006.tif 000010
【図７】
2021506006.tif 000011
【図８】
2021506006.tif 000012
【図９】
2021506006.tif 000013
【図１０】
2021506006.tif 000014
【図１１】
2021506006.tif 000015
【図１２Ａ】
2021506006.tif 000016
【図１２Ｂ】
2021506006.tif 000017
【図１３】
2021506006.tif 000018
【図１４Ａ】
2021506006.tif 000019
【図１４Ｂ】
2021506006.tif 000020
【図１５】
2021506006.tif 000021
【図１６】
2021506006.tif 000022
【手続補正書】
【提出日】令和2年1月21日(2020.1.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
動作中、ＦＥＴ７０２および７０４は、ラダー抵抗器７１８およびラダー抵抗器７２０の直列組み合わせを通して電流Ｉｚｔａｔ（すなわち、Ｉｃｔａｔ＋Ｉｐｔａｔ）を供給する。ＦＥＴ７０６は抵抗７２０２を通してＩｃｔａｔのミラーを供給する。ノード７２２における電圧は、Ｖｎｅｇ１＝Ｉｚｔａｔ＊（Ｒ３’’＋Ｒ４）＋Ｉｃｔａｔ＊Ｒ４’’である。電圧Ｖｎｅｇ１は、ゼロＴｅｍｐｃｏ成分Ｉｚｔａｔ＊（Ｒ３’’＋Ｒ４）、および負Ｔｅｍｐｃｏ成分Ｉｃｔａｔ＊Ｒ４’’を有する。よって、電圧Ｖｎｅｇ１は負Ｔａｍｐｉｃｏを有する。制御回路１１４は、コードＮｅｇ１傾きトリムを設定して、電圧Ｖｎｅｇ１に対する負Ｔｅｍｐｃｏの傾きを制御する。制御回路１１４は、コードＮｅｇ１トリムを設定して、Ｎｅｇ１傾きトリムに使用されるコードが与えられたとして電圧Ｖｎｅｇ１のＤＣレベルを制御する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
ＦＥＴ７０８および７１０は、ラダー抵抗器７２８およびラダー抵抗器７３０の直列組み合わせを通して電流Ｉｚｔａｔ（すなわち、Ｉｃｔａｔ＋Ｉｐｔａｔ）を供給する。ＦＥＴ７１２は抵抗７３０２を通してＩｃｔａｔのミラーを供給する。ノード７３２における電圧は、Ｖｎｅｇ２＝Ｉｚｔａｔ＊（Ｒ５’’＋Ｒ６）＋Ｉｃｔａｔ＊Ｒ６’’である。電圧Ｖｎｅｇ２は、ゼロＴｅｍｐｃｏ成分Ｉｚｔａｔ＊（Ｒ５’’＋Ｒ６）、および負Ｔｅｍｐｃｏ成分Ｉｃｔａｔ＊Ｒ６’’を有する。よって、電圧Ｖｎｅｇ２は負Ｔｅｍｐｃｏを有する。制御回路１１４は、コードＮｅｇ２傾きトリムを設定して、電圧Ｖｎｅｇ２に対する負Ｔｅｍｐｃｏの傾きを制御する。制御回路１１４は、コードＮｅｇ２トリムを設定して、Ｎｅｇ２傾きトリムに使用されるコードが与えられたとして電圧Ｖｎｅｇ２のＤＣレベルを制御する。電圧Ｖｎｅｇ２は電圧Ｖｎｅｇ１と無関係に設定される。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
温度比例電流および対応する第１の制御電圧を生成するように構成される第１の回路、および温度補償電流および対応する第２の制御電圧を生成するように構成される第２の回路を含む基準回路と、
第１の負荷回路と、
前記第１の負荷回路に結合される第１の電流源であって、前記第１の電流源は、前記第１の制御電圧および前記第２の制御電圧に応答して、前記温度比例電流および前記温度補償電流の和電流を生成し、前記第１の負荷回路は前記和電流からゼロ温度係数（Ｔｅｍｐｃｏ）電圧を生成する、第１の電流源と、
第２の負荷回路と、
前記第２の負荷回路に結合される第２の電流源であって、前記第２の電流源は、前記第１の制御電圧および前記第２の制御電圧に応答して、前記温度比例電流および前記温度補償電流の別の和電流を生成し、前記第２の負荷回路は前記別の和電流および前記温度補償電流から負Ｔｅｍｐｃｏ電圧を生成し、前記第２の負荷回路は、前記第２の電流源とグランドノードとの間に直列に結合される第１のラダー抵抗器および第２のラダー抵抗器を含み、前記第１のラダー抵抗器および前記第２のラダー抵抗器は前記別の和電流を受け、前記第２のラダー抵抗器の一部分は前記温度補償電流を受け、前記第１のラダー抵抗器は前記負Ｔｅｍｐｃｏ電圧のレベルを制御するように構成され、前記第２のラダー抵抗器は前記負Ｔｅｍｐｃｏ電圧の傾きを制御するように構成される、第２の電流源と、を含む、電圧基準回路。
【請求項２】
第３の負荷回路に結合される第３の電流源であって、前記第３の電流源は、前記第１の制御電圧および前記第２の制御電圧に応答して、前記温度比例電流および前記温度補償電流の前記和電流を生成し、前記第３の負荷回路は、前記和電流と、前記温度補償電流および前記温度比例電流のうちの少なくとも１つとから正Ｔｅｍｐｃｏ電圧を生成する、第３の電流源をさらに含む、請求項１に記載の電圧基準回路。
【請求項３】
前記第３の電流源は、第１の共通ソースおよび第１の共通ドレインを有する第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴであって、前記第１のＦＥＴのゲートは前記第１の制御電圧を受けるために結合され、前記第２のＦＥＴのゲートは前記第２の制御電圧を受けるために結合される、第１のＦＥＴおよび第２のＦＥＴを含む、請求項２に記載の電圧基準回路。
【請求項４】
前記第３の負荷回路は、前記第１の制御電圧を受けるために切り替え可能に結合され、かつ第１の正温度係数（Ｔｅｍｐｃｏ）電流を供給するように構成される第１の電流デジタル／アナログ変換器（ＤＡＣ）と、前記第２の制御電圧を受けるために切り替え可能に結合され、かつ第２の正Ｔｅｍｐｃｏ電流を供給するように構成される第２の電流ＤＡＣと、前記第１の共通ドレインとグランドノードとの間に結合されるラダー抵抗器であって、前記和電流に加えて、前記第１の正Ｔｅｍｐｃｏ電流および前記第２の正Ｔｅｍｐｃｏ電流の１つまたは両方を、前記正Ｔｅｍｐｃｏ電圧に変換する、ラダー抵抗器と、を含む、請求項３に記載の電圧基準回路。
【請求項５】
前記第１の電流源は、第１の共通ソースおよび第１の共通ドレインを有する第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴであって、前記第１のＦＥＴのゲートは前記第１の制御電圧を受けるために結合され、前記第２のＦＥＴのゲートは前記第２の制御電圧を受けるために結合される、第１のＦＥＴおよび第２のＦＥＴを含み、前記第１の負荷回路は、前記第１の共通ドレインとグランドノードとの間に結合される第３のラダー抵抗器であって、前記和電流を前記ゼロＴｅｍｐｃｏ電圧に変換する、第３のラダー抵抗器を含む、請求項１に記載の電圧基準回路。
【請求項６】
補正電流を前記第３のラダー抵抗器に注入して前記和電流と組み合わせるように構成される曲率補償回路をさらに含み、前記曲率補償回路は、第２の共通ソースおよび第２の共通ドレインを有する第３のＦＥＴおよび第４のＦＥＴであって、前記第３のＦＥＴのゲートは前記第１の制御電圧を受けるために結合され、前記第３のＦＥＴのゲートは前記第２の制御電圧を受けるために結合される、第３のＦＥＴおよび第４のＦＥＴと、前記第２の制御電圧を受けるために結合されるゲートを有する第５のＦＥＴと、前記第５のＦＥＴのドレインと前記グランドノードとの間に結合される第１のダイオード接続バイポーラ接合トランジスタ（ＢＪＴ）と、前記第２の共通ドレインと前記グランドノードとの間に結合される第２のダイオード接続バイポーラ接合トランジスタ（ＢＪＴ）と、前記第５のＦＥＴの前記ドレインと前記第２の共通ドレインとの間の電圧を前記補正電流に変換するように構成されるトランスコンダクタンス回路と、を含む、請求項５に記載の電圧基準回路。
【請求項７】
前記第２の電流源は、第１の共通ソースおよび第１の共通ドレインを有する第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴであって、前記第１のＦＥＴのゲートは前記第１の制御電圧を受けるために結合され、前記第２のＦＥＴのゲートは前記第２の制御電圧を受けるために結合される、第１のＦＥＴおよび第２のＦＥＴと、前記第２の制御電圧に結合されるゲートを有する第３のＦＥＴと、を含む、請求項１に記載の電圧基準回路。
【請求項８】
前記基準回路は、第１の共通ソースおよび第１の共通ゲートを有する第１の電界効果トランジスタ（ＦＥＴ）および第２のＦＥＴと、前記第１のＦＥＴのドレインとグランドノードとの間に結合される第１のダイオード接続バイポーラ接合トランジスタ（ＢＪＴ）と、前記第２のＦＥＴのドレインと前記グランドノードとの間に直列に結合される第１の抵抗器および第２のダイオード接続ＢＪＴと、前記第２のＦＥＴの前記ドレインに結合される非反転入力、前記第１のＦＥＴの前記ドレインに結合される反転入力、および前記第１の共通ゲートに結合される出力を有する第１の演算増幅器と、前記共通ソースに結合されるソースを有する第３のＦＥＴと、前記第３のＦＥＴのドレインと前記グランドノードとの間に結合されるラダー抵抗器と、前記第１のＦＥＴの前記ドレインに結合される反転入力、前記ラダー抵抗器に結合される非反転入力、および前記第３のＦＥＴのゲートに結合される出力を有する第２の演算増幅器と、を含む、請求項１に記載の電圧基準回路。
【請求項９】
電圧基準を生成する方法であって、
基準回路の第１の回路において温度比例電流および対応する第１の制御電圧を生成することと、
前記基準回路の第２の回路において温度補償電流および対応する第２の制御電圧を生成することと、
前記第１の制御電圧および前記第２の制御電圧に応答して、第１の電流源において前記温度比例電流および前記温度補償電流の和電流を生成することと、
前記第１の電流源に結合される第１の負荷回路において前記和電流からゼロ温度係数（Ｔｅｍｐｃｏ）電圧を生成することと、
前記第１の制御電圧および前記第２の制御電圧に応答して、第２の電流源において前記温度比例電流および前記温度補償電流の別の和電流を生成することと、
前記第２の電流源に結合される第２の負荷回路において前記別の和電流および前記温度補償電流からの負Ｔｅｍｐｃｏ電圧を生成することであって、前記第２の負荷回路は、前記第２の電流源とグランドノードとの間に直列に結合される第１のラダー抵抗器および第２のラダー抵抗器を含み、前記第１のラダー抵抗器および前記第２のラダー抵抗器は前記別の和電流を受け、前記第２のラダー抵抗器の一部分は前記温度補償電流を受け、前記第１のラダー抵抗器は前記負Ｔｅｍｐｃｏ電圧のレベルを制御するように構成され、前記第２のラダー抵抗器は前記負Ｔｅｍｐｃｏ電圧の傾きを制御するように構成される、負Ｔｅｍｐｃｏ電圧を生成することと、を含む、方法。
【請求項１０】
前記第１の制御電圧および前記第２の制御電圧に応答して、第３の電流源において前記温度比例電流および前記温度補償電流の前記和電流を生成することと、前記第３の電流源に結合される第３の負荷回路において、前記和電流と、前記温度補償電流および前記温度比例電流のうちの少なくとも１つとから正Ｔｅｍｐｃｏ電圧を生成することと、をさらに含む、請求項９に記載の方法。
【請求項１１】
前記正Ｔｅｍｃｏ電圧を生成するステップは、前記第１の制御電圧を受けるために切り替え可能に結合される第１の電流デジタル／アナログ変換器（ＤＡＣ）から第１の正Ｔｅｍｐｃｏ電流を供給することと、前記第２の制御電圧を受けるために切り替え可能に結合される第２の電流ＤＡＣから第２の正Ｔｅｍｐｃｏ電流を供給することと、ラダー抵抗回路において、前記和電流に加えて、前記第１の正Ｔｅｍｐｃｏ電流および前記第２の正Ｔｅｍｐｃｏ電流の１つまたは両方を、前記正Ｔｅｍｐｃｏ電圧に変換することと、を含む、請求項１０に記載の方法。
【請求項１２】
補正電流を前記第１の負荷回路に注入して前記和電流と組み合わせることをさらに含む、請求項９に記載の方法。
【国際調査報告】
2021506006.tif 000023
2021506006.tif 000024
2021506006.tif 000025