(57)【要約】  本技術の各種の実施形態は、一般に、半導体素子のアーキテクチャ及び製造技術に関する。 より具体的には、本技術のいくつかの実施形態は、三次元メモリアーキテクチャ及びトランジスタへの応用を伴う、触媒促進ケミカルエッチング技術を用いるシリコンエッチングに関する。ＣＩＣＥは、半導体及び多層半導体に使用できる触媒ベースのエッチング方法である。ＣＩＣＥ処理の各種の実施形態は、半導体基板をエッチングし、高アスペクト比のフィーチャを製造（成形）するために触媒を使用できる。 この目的のための製造（成形）ツールも開示されている。 これにより、この技術を半導体素子の製造に採用できるであろう。【選択図】図８Ｃ
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【特許請求の範囲】
【請求項１】
触媒促進ケミカルエッチングの信頼性を向上する方法であって、
半導体材料の表面上に触媒層をパターニングし、ここで、前記触媒層は、複数のフィーチャと、前記複数のフィーチャの２以上の間の複数のリソグラフィリンクとを含み、
前記半導体材料の前記表面上の前記パターニングされた触媒層を、エッチング剤にさらし、ここで、前記複数のフィーチャに対応する複数の成形構造と前記複数のリンクに対応する複数のギャップとを形成するために、前記パターニングされた触媒層は、前記半導体材料のエッチングを引き起こし、
前記複数のギャップを埋めるのに十分な材料を堆積する
ことを特徴とする方法。
【請求項２】
前記複数のリソグラフィリンクは、前記触媒層の実質的に独立した複数のノードをつなぐ、複数の接続線を有することを特徴とする請求項１に記載の方法。
【請求項３】
前記パターニングされた触媒層における前記複数のリソグラフィリンクは、複数の高アスペクト比構造の複数の欠落部をもたらし、
当該方法は、更に、前記複数の欠落部を、ＳｉＯ２、ＳｉＮ、エピタキシャルＳｉ、Ｗ、ＴｉＮ又は炭素で埋める
ことを特徴とする請求項１に記載の方法。
【請求項４】
前記材料は、単結晶バルクシリコンウエハ、基板上に堆積された１００ｎｍより大きい厚さのポリシリコン層、基板上に堆積された１００ｎｍより大きい厚さのアモルファスシリコン層、ＳＯＩ（絶縁体上のシリコンシリコンオンインシュレータ？）ウエハ、又は、基板上の１００ｎｍより大きい厚さのエピタキシャルシリコン層であることを特徴とする請求項１に記載の方法。
【請求項５】
前記材料は、多様なドーピングレベル及びドーパントの半導体材料の交互層、高ドープのシリコン及び軽ドープのシリコン、未ドープのシリコン及びドープされたシリコン、又は、ゲルマニウム、シリコン及びＳｉｘＧｅ１−ｘ、異なるようにドープされたシリコン及び／又はＳｉｘＧｅ１−ｘ、異なるようにドープされたシリコン及び／又はＧｅ、又はＳｉ及びＧｅを含むことを特徴とする請求項１に記載の方法。
【請求項６】
前記複数の成形構成は、多孔性、孔径、孔方位、エッチング速度及び熱処理速度の少なくとも一つの周期的な変化を有することを特徴とする請求項５に記載の方法。
【請求項７】
各交互層の厚さは、１ｎｍから１００ｎｍの間であることを特徴とする請求項５に記載の方法。
【請求項８】
前記複数の交互層の少なくとも一つは、選択的に除去されることを特徴とする請求項５に記載の方法。
【請求項９】
ＳｉｘＧｅ１−ｘ層は、Ｓｉナノシート及び／又は横方向ナノワイヤを生成するために、ＨＣｌにより除去されることを特徴とする請求項８に記載の方法。
【請求項１０】
シリコンの前記ドープされた複数の層の一つは、ＣＩＣＥで使用される前記エッチング剤の存在により多孔質になることを特徴とする請求項５に記載の方法。
【請求項１１】
前記複数の多孔質Ｓｉ層は、ＨＦ、ＨＦ蒸気、ＨＦ及び弱い酸化剤、ＫＯＨ又はＴＭＡＨを用いて除去されることを特徴とする請求項１０に記載の方法。
【請求項１２】
前記触媒層は、エッチング剤の存在で、前記半導体材料内に沈むことを特徴とする請求項１に記載の方法。
【請求項１３】
前記エッチング剤は、化学物質ＨＦ又はＮＨ４Ｆを含む複数のフッ化物のうち少なくとも二つを含むことを特徴とする請求項１に記載の方法。
【請求項１４】
前記半導体材料は、Ｇｅ、ＧａＡｓ、ＧａＮ、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＩｎＧａＡｓ、及び、他のＩＶ族元素、ＩＩＩ−Ｖ族元素、ＩＩ−Ｖ族元素、又は、複合物を採用可能であることを特徴とする請求項１に記載の方法。
【請求項１５】
前記触媒層は、Ａｕ、Ｐｔ、Ｐｄ、Ｒｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｗ、ＴｉＮ、ＴａＮ、ＲｕＯ２、ＩｒＯ２及びグラフェンの１以上を含むことを特徴とする請求項１に記載の方法。
【請求項１６】
前記複数の成形構造は、１００ｎｍ未満である横方向の寸法を少なくとも有し、
複数のフィーチャの高さと横方向の寸法の最小値とのアスペクト比は少なくとも５：１である
ことを特徴とする請求項１に記載の方法。
【請求項１７】
時間変動電場は、エッチングされたナノ構造の複数の交互層を製作するために用いられ、ここで、前記複数の交互層の少なくとも一つが多孔質となることを特徴とする請求項１に記載の方法。
【請求項１８】
前記複数の成形構造は、多孔性、孔径、孔方位、エッチング速度及び熱処理速度の少なくとも一つの周期的な変化を有することを特徴とする請求項１７に記載の方法。
【請求項１９】
前記複数の多孔質Ｓｉ層は、ＨＦ、ＨＦ蒸気、ＨＦ及び弱い酸化剤、ＫＯＨ又はＴＭＡＨを用いて除去されることを特徴とする請求項１７に記載の方法。
【請求項２０】
前記接続リンクが変更された後に結果として生じる前記複数の構成は、続いて起こる、複数のフィンＦＥＴ、複数の横方向ナノワイヤＦＥＴ又は複数のナノシートＦＥＴの作成に用いられることを特徴とする請求項１に記載の方法。
【請求項２１】
誘電体が堆積され、時限ケミカルエッチングは、複数のバルクフィンＦＥＴ又は複数のナノシートＦＥＴのためのシャロートレンチアイソレーションを作成するために用いられることを特徴とする請求項２０に記載の方法。
【請求項２２】
前記複数の半導体構造は、複数のＤＲＡＭセルを作るために用いられることを特徴とする請求項１に記載の方法。
【請求項２３】
前記複数の半導体構造は、３Ｄ  ＮＡＮＤフラッシュを作るために用いられることを特徴とする請求項１に記載の方法。
【請求項２４】
触媒促進ケミカルエッチングにより、複数の高アスペクト比の半導体構造の実質的な崩壊を防ぐ方法であって、
半導体材料の表面上に触媒層をパターニングし、ここで、前記触媒層は、複数のフィーチャと、前記複数のフィーチャの２以上の間の複数のリソグラフィギャップとを含み、
前記半導体材料の前記表面上の前記パターニングされた触媒層をエッチング剤にさらし、ここで、前記複数のフィーチャに対応する複数の成形構造と前記複数のギャップに対応する複数のリンクとを形成するために、前記パターニングされた触媒層は、前記半導体材料のエッチングを引き起こし、
前記複数のリンクの１以上を変更する
ことを特徴とする方法。
【請求項２５】
前記複数の内部接続された高アスペクト比の構造において、前記複数のリソグラフィリンクは、酸化、窒化、選択的エッチング、精密アライメントを伴うリソグラフィ及び前記複数のリンクの一定部分のプラズマエッチングの１以上の方法により選択的に変更されることを特徴とする請求項２４に記載の方法。
【請求項２６】
前記材料は、単結晶バルクシリコンウエハ、基板上に堆積された１００ｎｍより大きい厚さのポリシリコン層、基板上に堆積された１００ｎｍより大きい厚さのアモルファスシリコン層、ＳＯＩ（絶縁体上のシリコン）ウエハ、基板上の１００ｎｍより大きい厚さのエピタキシャルシリコン層の一つであることを特徴とする請求項２４に記載の方法。
【請求項２７】
前記材料は、多様なドーピングレベル及びドーパントの半導体材料の交互層、高ドープのシリコン及び軽ドープのシリコン、未ドープのシリコン及びドープされたシリコン、又は、ゲルマニウム、シリコン及びＳｉｘＧｅ１−ｘ、異なるようにドープされたシリコン及び／又はＳｉｘＧｅ１−ｘ、異なるようにドープされたシリコン及び／又はＧｅ、又はＳｉ及びＧｅを含むことを特徴とする請求項２４に記載の方法
【請求項２８】
前記材料は、半導体材料の交互層を含み、ここで、複数の前記半導体材料は、異なるようにドープされたシリコン及び／又はＧｅ、又はＳｉ及びＧｅを伴う、多様なドーピングレベル及びドーパントの半導体材料の交互層、高ドープのシリコン、軽ドープのシリコン、未ドープのシリコン、ドープされたシリコン、及び、ゲルマニウム、シリコン及びＳｉｘＧｅ１−ｘ、異なるようにドープされたシリコン及び／又はＳｉｘＧｅ１−ｘを有することを特徴とする請求項２４に記載の方法。
【請求項２９】
前記複数の成形構造は、多孔性、孔径、孔方位、エッチング速度及び熱処理速度の少なくとも一つの周期的な変化を有することを特徴とする請求項２８に記載の方法。
【請求項３０】
各層の厚さは、１ｎｍから１００ｎｍの間であることを特徴とする請求項２８に記載の方法。
【請求項３１】
前記複数の交互層のセットは、選択的に除去されることを特徴とする請求項２８に記載の方法。
【請求項３２】
複数のＳｉｘＧｅ１−ｘ層は、複数のＳｉナノシート及び／又は複数の横方向ナノワイヤを生成するために、ＨＣｌにより除去されることを特徴とする請求項３１に記載の方法。
【請求項３３】
シリコンの前記ドープされた複数の層の一つは、ＣＩＣＥで使用される前記エッチング剤の存在により多孔質になることを特徴とする請求項２８に記載の方法。
【請求項３４】
前記複数の多孔質Ｓｉ層は、ＨＦ、ＨＦ蒸気、ＨＦ及び弱い酸化剤、ＫＯＨ又はＴＭＡＨを用いて除去されることを特徴とする請求項３３に記載の方法。
【請求項３５】
前記触媒層は、エッチング剤の存在時に前記半導体基板内に沈むことを特徴とする請求項２４に記載の方法。
【請求項３６】
前記エッチング剤は、ＨＦ若しくはＮＨ４Ｆを含む複数のフッ化物、Ｈ２Ｏ２、ＫＭｎＯ４若しくは溶存酸素を含む複数の酸化剤、エタノール、イソプロピルアルコール若しくはエチレングリコールを含む複数のアルコール、又は、ＤＩ水若しくはジメチルスルホキシド（ＤＭＳＯ）を含むプロトン性の、非プロトン性の、極性及び非極性溶剤、の少なくとも二つを含むことを特徴とする請求項２４に記載の方法。
【請求項３７】
前記半導体材料は、Ｇｅ、ＧａＡｓ、ＧａＮ、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＩｎＧａＡｓ、及び、他のＩＶ族元素、ＩＩＩ−Ｖ族元素、ＩＩ−Ｖ族元素、又は、複合物を採用可能であることを特徴とする請求項２４に記載の方法。
【請求項３８】
前記触媒層は、Ａｕ、Ｐｔ、Ｐｄ、Ｒｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｗ、ＴｉＮ、ＴａＮ、ＲｕＯ２、ＩｒＯ２及びグラフェンの１以上を含むことを特徴とする請求項２４に記載の方法。
【請求項３９】
前記複数の成形構造は、１００ｎｍ未満である横方向の寸法を少なくとも有し、
複数のフィーチャの高さと横方向の寸法の最小値とのアスペクト比は少なくとも５：１である
ことを特徴とする請求項２４に記載の方法。
【請求項４０】
時間変動電場は、エッチングされたナノ構造の複数の交互層を製作するために用いられ、ここで、前記複数の交互層の少なくとも一つが多孔質となることを特徴とする請求項２４に記載の方法。
【請求項４１】
前記複数の成形構造は、多孔性、孔径、孔方位、エッチング速度及び熱処理速度の少なくとも一つの周期的な変化を有することを特徴とする請求項４０に記載の方法。
【請求項４２】
前記複数の多孔質Ｓｉ層は、ＨＦ、ＨＦ蒸気、ＨＦ及び弱い酸化剤、ＫＯＨ又はＴＭＡＨを用いて除去されることを特徴とする請求項４０に記載の方法。
【請求項４３】
前記接続リンクが変更された後に結果として生じる前記複数の構成は、続いて起こる、複数のフィンＦＥＴ、複数の横方向ナノワイヤＦＥＴ又は複数のナノシートＦＥＴの形成に用いられることを特徴とする請求項２４に記載の方法。
【請求項４４】
誘電体が堆積され、時限ケミカルエッチングは、複数のバルクフィンＦＥＴ又は複数のナノシートＦＥＴのためのシャロートレンチアイソレーションを作成するために用いられることを特徴とする請求項４３に記載の方法。
【請求項４５】
前記複数の半導体構造は、複数のＤＲＡＭセルを作るために用いられることを特徴とする請求項２４に記載の方法。
【請求項４６】
前記複数の半導体構造は、３Ｄ  ＮＡＮＤフラッシュを作るために用いられることを特徴とする請求項２４に記載の方法。
【請求項４７】
触媒促進ケミカルエッチングにより、複数の高アスペクト比の半導体構造の実質的な崩壊を防ぐ方法であって、
パターニングされた触媒層又は２以上にわたる未崩壊半導体構造の上に材料を堆積することにより、支持構造を作成し、
前記支持構造を、前記材料で複数の高アスペクト比半導体構造を形成し、前記複数の高アスペクト比半導体構造の実質的な崩壊を防ぐために、エッチング剤にさらす
ことを特徴とする方法。
【請求項４８】
前記複数の未崩壊半導体構造は、プラズマエッチング、ドライエッチング、ケミカルエッチング及び触媒促進ケミカルエッチングの１以上の方法から作られることを特徴とする請求項４７に記載の方法。
【請求項４９】
前記複数の構造の基板は、複数の半導体フィルムの１以上の層を備えることを特徴とする請求項４７に記載の方法。
【請求項５０】
前記材料は、Ｃｒ、ポリマ、炭素、Ｃｒ２Ｏ３又はＡｌ２Ｏ３を含むエッチング剤材料に強いことを特徴とする請求項４７に記載の方法。
【請求項５１】
前記材料は、前記複数の構造の頂部又は長さに沿って堆積されることを特徴とする請求項４７に記載の方法。
【請求項５２】
前記材料堆積位置は、前記複数の未崩壊構造の頂部からＬ／Ｎの高さであり、ここで、Ｌは前記複数の構造の高さであり、Ｎは崩壊を回避する高さ安定メカニズムにより決定される１以上の数であることを特徴とする請求項５１に記載の方法。
【請求項５３】
前記材料は、堆積期間中又は前記エンチャント液にさらされた後に、多孔質を作ることを特徴とする請求項４７に記載の方法。
【請求項５４】
前記キャッピング材料は、ＣＩＣＥの間に触媒フィルムへのエンチャント液の流れを促進するためにパターニングされることを特徴とする請求項４７に記載の方法。
【請求項５５】
前記複数の高アスペクト比半導体構造間のボイドは、第２材料で埋められることを特徴とする請求項４７に記載の方法。
【請求項５６】
前記支持構造材料は、第２材料でさらに埋められた後に、選択的に除去されることを特徴とする請求項５５に記載の方法。
【請求項５７】
前記構造は、複数のＤＲＡＭセルを作るために用いられることを特徴とする請求項５６に記載の方法。
【請求項５８】
前記構造は、複数の垂直チャンネルを伴う３Ｄ  ＮＡＮＤフラッシュアレイを作るために用いられることを特徴とする請求項５６に記載の方法。
【請求項５９】
触媒促進ケミカルエッチング用の装置であって、
その少なくとも一つの表面上に触媒を含む半導体ウエハと、エンチャント液とを格納するための処理チャンバと、
前記処理チャンバ内の複数の環境特性を制御するように構成された複数のアクチュエータと、
前記複数のアクチュエータを介して、１以上の前記環境特性を調整することにより、前記半導体ウエハにわたるエッチングに影響される触媒の割合を制御するための制御システムと、
前記エンチャント液を除去するためのリンスステーションと、
を備えることを特徴とする装置。
【請求項６０】
前記複数の環境特性は、温度、蒸気圧、電場、エッチング剤濃度、エッチング剤組成物及び照明を含むことを特徴とする請求項５９に記載の装置。
【請求項６１】
前記リンスステーションは、前記処理チャンバと同一であることを特徴とする請求項５９に記載の装置。
【請求項６２】
前記リンスは、別の装置で行われることを特徴とする請求項５９に記載の装置。
【請求項６３】
前記リンスは、前記エッチングが完了した後、前記基板から前記エッチング剤化学物質を全て除去するために、ＤＩ水を用いて行われ、
前記基板は、乾熱窒素又は清浄な乾燥空気を用いて乾燥される
ことを特徴とする請求項５９に記載の装置。
【請求項６４】
エッチング状態を検出するための複数のセンサを更に備えることを特徴とする請求項５９に記載の装置。
【請求項６５】
前記エッチング状態は、エッチング深さ、材料有孔率、エッチングされた交互層の数、エッチング剤に接触したドープされた半導体材料の電気伝導度、複数のフィーチャの光学特性、前記エッチング処理中及び／又は後に測定された複数のフィーチャの電気特性の１以上を含むことを特徴とする請求項６４に記載の装置。
【請求項６６】
前記装備を通して処理される先遣ウエハと、
前記先遣ウエハのエッチング状態をセンサするためのオフライン計量システムと、
を更に備えることを特徴とする請求項５９に記載の装置。
【請求項６７】
前記オフライン計量は、前記先遣ウエハにおいて通知される処理エクスカーションを見積もることを特徴とする請求項６６に記載の装置。
【請求項６８】
表面張力勾配を有効にして、複数の高アスペクト比半導体構造の崩壊を防止するために、流体を移送するように構成された乾燥機構を更に備えることを特徴とする請求項５９に記載の装置。
【請求項６９】
電圧、電流、キャパシタンス、レジスタンス若しくはインダクタンスに基づく局所的な電場測定、カメラ、光学ケーブル若しくはスペクトルフォトメータを用いた光学計測及び画像加工、並びに、複数の熱チャック若しくは複数のマイクロミラーを用いた熱測定の１以上を用いて、局所的な及び／又は全体的なエッチング深さが監視されることを特徴とする請求項５９に記載の装置。
【請求項７０】
前記光学計測は、シリコンを介した監視処理を可能とするＩＲ波長域で行われることを特徴とする請求項６９に記載の装置。
【請求項７１】
前記局所的な及び／又は全体的なエッチング深さは、エッジ効果及び漏れを回避するための複数の一致する電場を伴う、所望の波形、振幅、周波数のＡＣ又はＤＣ電場を印加する局所的な電極、所望の波長のレーザ又は光源を用いた、エッチングされる前記基板の前方又は後方の局所的な照明、複数の熱チャック又は複数のマイクロミラーを用いた、エッチング深さのばらつきを均一にするための局所領域の温度変化、エッチング速度を局所的に変更するために、インクジェットを用いて局所的なエッチング剤濃度を変化するとともに、エッチング剤の成分又は気泡を、噴出ブロック又は促進すること、の１以上を用いて制御されることを特徴とする請求項５９に記載の装置。
【請求項７２】
前記局所的な及び全体的なエッチング剤濃度は、触媒促進ケミカルエッチング中に、前記エッチング剤の屈折率測定、又は、前記エッチング剤コンダクタンスを用いて監視されることを特徴とする請求項５４に記載の装置。
【請求項７３】
前記局所的な及び／又は全体的なエンチャント液濃度は、触媒促進ケミカルエッチング中に、エッチング剤の流量制御及び循環、前記基板の回転、均一なエンチャント液濃度を作成するための散布器、エッチング剤の散布のための温度勾配、エッチング剤の散布するための化学物質の局所的な追加、空気噴出、又は、エッチング剤の枯渇成分の局所的な追加、を用いて、制御されることを特徴とする請求項５９に記載の装置。
【請求項７４】
監視並びに局所的な及び／又は全体的な温度制御のための複数の構成を含み、
ここで、
複数のマイクロミラーは、前方又は後方から複数のウエハを加熱するために使用され、
複数の電極は、ダイの上の溶液を局所的に加熱するために使用され、
又は、有限量のエッチング剤で埋められ、且つ、くみ出され／循環される、各ダイの個々の「ウェル」は、温度により制御される
ことを特徴とする請求項５９に記載の装置。
【請求項７５】
前記エッチング剤は、ゼロ近傍のエッチング速度で低温に維持され、
局所的な加熱は、各ダイ毎に、開始／制御／停止のために用いられる
ことを特徴とする請求項５９に記載の装置。
【請求項７６】
監視並びに局所的な及び／全体的な電場制御のための複数の構成を含み、
ここで、
電場アレイ機構は、電気的バイアスが半導体基板に印加されているときに、実時間でエッチングプロファイルを制御するように構成されており、
インラインの電気計量及び電気化学エッチング停止メカニズムは、デバイスにおいてエッチングされた交互層の数を決定するためにエッチングが進行するときに、又は、ナノ構造のエッチングのエッチング停止インジケータとして、前記半導体基板にわたる電流及び電圧を測定するように構成されている
ことを特徴とする請求項５９に記載の装置。
【請求項７７】
監視並びに局所的な及び／又は全体的な電場制御のための複数の構成を含み、
ここで、
そのデザインが触媒パターンに基づいている、パターニングされた底部電極が用いられ、
電場は、交互の多孔質／非多孔質層を作るために用いられ、
全体的な／局所的な電場は、触媒のふらつきを防止するために用いられ、
前記電場は、ある波長、周波数及びデューティサイクルの矩形波であってよく、
前記複数の電極は、前記ウエハの前方又は後方のツールでパターニングされ、
前記複数の電極は、複数のウエハの前方、後方、若しくは、前面及び後面の間で、例えばＳＯＩＯＩウエハにおいて、パターニングされ、
電気接点は、Ｏリングの外側に接する金属ブラシを用いて、前記ウエハに作られ、
端部から中心への局所的な変化は、パルス化された電場を介して制御され、又は、
エッチングの均一さと深さは、各局所的な電極のＩ、Ｖ、Ｒ、Ｃを計測することにより、ウエハにわたって監視される
ことを特徴とする請求項５９に記載の装置。
【請求項７８】
インクジェットは、エンチャント液流を、前記半導体材料の一部上に分配するように構成されていることを特徴とする請求項５９に記載の装置。
【請求項７９】
前記インクジェットは、エッチングが要求される位置でエンチャント液成分を分配することを特徴とする請求項７８に記載の装置。
【請求項８０】
エッチングが要求される前記位置は、後で除去される、パターニングされたフォトレジスト、Ｃｒ、ポリマ、又は、Ａｌ２Ｏ３を含むエッチング剤耐性材料の壁により孤立されていることを特徴とする請求項７９に記載の装置。
【請求項８１】
触媒促進ケミカルエッチング工程は、Ｈ２Ｏ２蒸気及びＨＦ蒸気の交互のパルシングにより、Ｈ２Ｏ２液及びＨＦ液の交互のパルシングにより、Ｈ２Ｏ２蒸気及びＨＦ液の交互のパルシングにより、Ｈ２Ｏ２液及びＨＦ蒸気の交互のパルシングにより、又は、多孔質層のための強い酸化剤及び非多孔質層のための弱い酸化剤を使うことにより、行われることを特徴とする請求項５９に記載の装置。
【請求項８２】
前記エッチング剤は、蒸気又はイオン形態であり、
当該装置は、
熱チャックを用いた局所的温度制御と、
各成分の蒸気圧の監視と、
プラズマ形態で電場を印加することと
を備える
ことを特徴とする請求項５９に記載の装置。
【請求項８３】
触媒促進ケミカルエッチングのために、監視及び制御のための全ての構成は、
セットアップが、業界標準のウエハ又は標準的なＣＭＯＳ処理を実行できるウエハをエッチングできるように、
セットアップが、全ての基板、エッチング成分及び化学物質の自動的な取り扱いを提供するように、
前記複数の構成は、ツールの他の部分と並んで配置され、電場の監視及び制御のための局所的な及び／又は全体的な構成を含むように、
前記複数の構成は、電場構成、インクジェット及び温度制御構成に対応するように配置されるように、及び、
セットアップは、エッチング剤化学物質と互換があるように、
配置する
ことを特徴とする請求項５９に記載の装置。
【請求項８４】
交互マルチ層ナノ構造を作る方法であって、
半導体材料を提供し、
前記半導体材料の表面上に触媒層をパターニングし、
前記パターニングされた触媒層をエッチング剤にさらし、ここで、前記パターニングされた触媒層及び前記エッチング剤は、垂直ナノ構造を形成する半導体材料のエッチングを引き起こし、
エッチングされたナノ構造の複数の交互層を製作するために前記半導体材料を時間変動電場にさらし、ここで、前記複数の交互層の少なくとも一つは多孔質であり、
前記ナノ構造の少なくとも一部に第２材料を埋め、
その化学的組成物を変化させる、又は、それを除去するために、前記複数の交互層の一つを選択的に処理する
ことを特徴とする方法。
【請求項８５】
前記材料は、単結晶バルクシリコンウエハ、基板上に堆積された１００ｎｍより大きい厚さのポリシリコン層、基板上に堆積された１００ｎｍより大きい厚さのアモルファスシリコン層、絶縁体上のシリコン（ＳＯＩ）ウエハ、基板上の１００ｎｍより大きい厚さのエピタキシャルシリコン層であることを特徴とする請求項８４に記載の方法。
【請求項８６】
前記触媒層は、意図されたデザイン及び複数のリソグラフィリンクを含み、ここで、前記複数のリソグラフィリンクは、前記触媒層及び／又は前記半導体材料の２以上の孤立したフィーチャを実質的に接続していることを特徴とする請求項８４に記載の方法。
【請求項８７】
前記複数のリソグラフィリンクは、前記触媒層の複数の孤立したノードを結ぶ複数の接続線を有することを特徴とする請求項８６に記載の方法。
【請求項８８】
前記意図されたデザインの寸法は、ＳｉＳＥ後のエッチングされた材料の後処理の間に、酸化層の厚さのために、修正されることを特徴とする請求項８４に記載の方法。
【請求項８９】
前記パターンは、前記複数の接続リンクを生成するための予め規定された方法を用いて設計されることを特徴とする請求項８４に記載の方法。
【請求項９０】
前記複数のパターンは、ライン及びスペース、円、並びに、任意のリンクされたパターンであることを特徴とする請求項８４に記載の方法。
【請求項９１】
それは、電子ビームリソグラフィ、インプリントリソグラフィ、フォトリソグラフィ、誘導自己組織化の１以上を用いて成形されることを特徴とする請求項８４に記載の方法。
【請求項９２】
異なる複数の電子ビームパターンは、マスタパターンを形成するためのフォトリソグラフィ又はインプリントリソグラフィにより位置合わせされることを特徴とする請求項９１に記載の方法。
【請求項９３】
前記マスタパターンは、インプリントリソグラフィを用いて、前記半導体材料上に複製されることを特徴とする請求項９２に記載の方法。
【請求項９４】
前記パターンは、３Ｄ  ＮＡＮＤフラッシュセルアレイアーキテクチャに基づいて設計されていることを特徴とする請求項８４に記載の方法。
【請求項９５】
複数の交互層を伴う結果の構造は、その後の、複数の横方向ナノワイヤＦＥＴ又は複数のナノシートＦＥＴの形成に用いられることを特徴とする請求項８４に記載の方法。
【請求項９６】
複数の内部接続された高アスペクト比の構造における前記複数のリンクは、崩壊のない実質的に自立した複数の半導体構造を提供するために、酸化剤、窒化及び選択的エッチングの１以上により変形されることを特徴とする請求項８６に記載の方法。
【請求項９７】
追加材料は、高アスペクト比の孤立した複数のトレンチを作るために、前記複数の内部接続された高アスペクト比の構造の周りに埋められることを特徴とする請求項８７に記載の方法。
【請求項９８】
当該方法は更に、処理エクスカーションを実質的に防ぐための触媒パターンを設計し、ここで、前記処理エクスカーションは、高アスペクト比の複数のナノ構造の崩壊と、孤立した触媒のふらつきと、を含むことを特徴とする請求項８４に記載の方法。
【請求項９９】
前記触媒層は、エッチング剤の存在で、前記半導体材料中に沈むことを特徴とする請求項８４に記載の方法。
【請求項１００】
前記エッチング剤は、化学物質ＨＦ若しくはＮＨ４Ｆを含むフッ化物、Ｈ２Ｏ２、ＫＭｎＯ４若しくは溶存酸素を含む酸化剤、エタノール、イソプロピルアルコール若しくはエチレングリコールを含むアルコール、並びに、ＤＩ水若しくはジメチルスルホキシド（ＤＭＳＯ）を含むプロトン性の、非プロトン性の、極性及び非極性溶剤、の少なくとも二つを含むことを特徴とする請求項８４に記載の方法。
【請求項１０１】
前記半導体材料は、Ｇｅ、ＧａＡｓ、ＧａＮ、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＩｎＧａＡｓ、及び、他のＩＶ族元素、ＩＩＩ−Ｖ族元素、ＩＩ−Ｖ族元素、又は、複合物を採用可能であることを特徴とする請求項８４に記載の方法。
【請求項１０２】
前記触媒層は、Ａｕ、Ｐｔ、Ｐｄ、Ｒｕ、Ａｇ、Ｃｕ、Ｎｉ、Ｗ、ＴｉＮ、ＴａＮ、ＲｕＯ２、ＩｒＯ２及びグラフェンの１以上を含むことを特徴とする請求項８４に記載の方法。
【請求項１０３】
電流密度が変調された前記半導体基板上の電場と触媒層とは、前記エッチング剤の存在下で前記半導体基板の周期的な部分の多孔質化を引き起こすことを特徴とする請求項８４に記載の方法。
【請求項１０４】
前記複数の交互層の少なくとも一つは、１０％未満の多孔性を有することを特徴とする請求項８４に記載の方法。
【請求項１０５】
前記複数の交互層の少なくとも一つは、１％未満の多孔性を有することを特徴とする請求項８４に記載の方法。
【請求項１０６】
前記複数の交互層の少なくとも一つは、０．１％未満の多孔性を有することを特徴とする請求項８４に記載の方法。
【請求項１０７】
前記触媒層は、前記半導体基板の周期的な部分を前記触媒に隣接させ、前記エッチング剤の存在下で多孔質になることを引き起こすことを特徴とする請求項８４に記載の方法。
【請求項１０８】
前記半導体基板の前記多孔質部分は、エンチャント液の反応物及び生成物の拡散を強化することを特徴とする請求項８４に記載の方法。
【請求項１０９】
前記複数の成形構造は、１００ｎｍ未満の横方向の寸法を少なくとも有することを特徴とする請求項８４に記載の方法。
【請求項１１０】
前記複数の成形構造は、多孔性、孔径、孔方位、エッチング速度及び熱処理速度の少なくとも一つの周期的な変化を有することを特徴とする請求項８４に記載の方法。
【請求項１１１】
前記複数の交互マルチ層は、総厚さが１００ｎｍより大きいことを特徴とする請求項８４に記載の方法。
【請求項１１２】
複数の未崩壊交互マルチ層ナノ構造は、３Ｄ  ＮＡＮＤフラッシュに用いられることを特徴とする請求項８４に記載の方法。
【請求項１１３】
前記複数の多孔質交互層は、大きなストレスなしに熱処理を可能とする多孔性を有することを特徴とする請求項８４に記載の方法。
【請求項１１４】
前記交互半導体フィルムの２以上の層の多孔質層が完全に酸化され、前記交互半導体フィルムの２以上の層の非多孔質層が薄い酸化物壁を発現するように、前記エッチングされた材料スタックを酸化することを更に含むことを特徴とする請求項１１３に記載の方法。
【請求項１１５】
前記複数の非多孔質交互層は、１０％未満の多孔性を有することを特徴とする請求項１１４に記載の方法。
【請求項１１６】
前記複数の非多孔質層は、複数の多孔質層に関する熱処理に耐性があることを特徴とする請求項１１５に記載の方法。
【請求項１１７】
前記複数の非多孔質層は、複数の多孔質層を選択的に除去するために用いられるエンチャント液化学物質に耐性があることを特徴とする請求項１１５に記載の方法。
【請求項１１８】
前記複数の多孔質交互層は、体積の大きな増加なしに酸化を可能にする多孔性を有することを特徴とする請求項１１３に記載の方法。
【請求項１１９】
前記複数の多孔質交互層は、体積の大きな増加なしに窒化を可能にする多孔性を有することを特徴とする請求項１１３に記載の方法。
【請求項１２０】
材料は、リソグラフィ、堆積及びエッチングにより、前記高アスペクト比の複数のナノ構造の特定領域に堆積することを特徴とする請求項１１３に記載の方法。
【請求項１２１】
前記複数の交互層の一つは、１０：１より大きいエッチング選択性で、選択的に除去されることを特徴とする請求項１２０に記載の方法。
【請求項１２２】
前記複数の交互層の一つは、５０：１より大きいエッチング選択性で、選択的に除去されることを特徴とする請求項１２０に記載の方法。
【請求項１２３】
材料は、選択的に除去された前記交互層と置換するように堆積されることを特徴とする請求項１２０に記載の方法。
【請求項１２４】
複数の導線のための前記堆積された材料は、窒化タンタル、タングステン、タンタニウム、コバルト、銅及びニッケルの１以上を含むことを特徴とする請求項１２３に記載の方法。
【請求項１２５】
絶縁線のための前記堆積された材料は、二酸化シリコン、窒化シリコン、低ｋ誘電体の一つを含むことを特徴とする請求項１２３に記載の方法。
【請求項１２６】
前記複数の交互層は、多孔質及び非多孔質のシリコンであり、前記複数の多孔質シリコン層は、ＴＭＡＨ及びＫＯＨを含むアルカリ性エッチング剤、又は、フッ化物系化学、又は、フッ化物系化学及び穏やかな酸化剤と一緒に用いて除去されることを特徴とする請求項１２０に記載の方法。
【請求項１２７】
前記複数の交互層は、導電性材料且つ非多孔質シリコンであり、前記複数の非多孔質シリコン層は、ＴＭＡＨ及びＫＯＨを含むアルカリ性エッチング剤、又は、フッ化物系化学及び酸化剤と一緒に用いて除去されることを特徴とする請求項１２４に記載の方法。
【請求項１２８】
前記複数の交互層は、多孔質酸化シリコン且つ非多孔質シリコンであり、前記複数の多孔質酸化シリコン層は、ＨＦ及びバッファードＨＦを含む、液体又は蒸気形態のフッ化物系エッチング剤を用いて除去されることを特徴とする請求項１１７に記載の方法。
【請求項１２９】
当該方法は更に、前記複数の非多孔質層上にゲート及び導線材料を選択的に堆積して、複数の導線のためのケイ化物を形成するためにアニールすることを特徴とする請求項１２６に記載の方法。
【請求項１３０】
前記ゲート及び導線材料は、窒化タンタル、タングステン、コバルト及びニッケルの一つを含むことを特徴とする請求項１２９に記載の方法。
【請求項１３１】
当該方法は更に、ワードラインスリットを保護している間に、メモリフィルム及び酸化物コア充填剤をチャネルに堆積することを特徴とする請求項１１５に記載の方法。
【請求項１３２】
前記メモリフィルムは、酸化シリコン、窒化シリコン及び酸化シリコンの３層、並びに、ドーピングを有する又は有さないポリシリコンのコア、並びに、酸化シリコンのような絶縁体を含むことを特徴とする請求項１３１に記載の方法。
【請求項１３３】
実質的に非崩壊交互マルチ層が積層した複数のナノ構造を作る方法であって、
交互半導体フィルムの２以上の層を備える材料スタックを作成し、ここで、前記交互半導体フィルムの２以上の層各々は、材料、ドーピング濃度及びドーパント材料の少なくとも一つが、他から異なっており、
触媒促進ケミカルエッチングにより、前記特性が異なる複数の層が、形態、多孔性、エッチング速度及び熱処理速度の少なくとも一つが異なるエッチングされた複数のナノ構造を製作するように、前記材料スタックをエッチングし、
前記複数のナノ構造の少なくとも一部を第２材料で埋め、
化学組成物を変化させる又は前記複数の交互層の一つを除去するために、前記複数の交互層の一つを選択的に処理する
ことを特徴とする方法。
【請求項１３４】
前記材料は、複数の半導体材料の複数の交互層を備え、ここで、前記複数の半導体材料は、様々なドーピングレベル及びドーパント、高ドープのシリコン、軽ドープのシリコン、未ドープのシリコン、ドープされたシリコン及びゲルマニウム、シリコン及びＳｉｘＧｅ１−ｘ、異なるようにドープされたシリコン及び／又はＳｉｘＧｅ１−ｘ、異なるようにドープされたシリコン及び／又はＧｅ、又は、Ｓｉ及びＧｅを有することを特徴とする請求項１３３に記載の方法。
【請求項１３５】
前記触媒層は、意図されたデザイン及び複数のリソグラフィリンクを備え、ここで、前記複数のリソグラフィリンクは、前記触媒層及び／又は前記半導体材料の１以上の孤立したフィーチャを実質的に接続することを特徴とする請求項１３３に記載の方法。
【請求項１３６】
前記複数のリソグラフィリンクは、前記触媒層の孤立したノードを実質的につなげる複数の接続線であることを特徴とする請求項１３５に記載の方法。
【請求項１３７】
前記意図されたデザインの寸法は、ＳｉＳＥ後に、前記エッチングされた材料の後工程の間に、酸化層の厚さに合わせて修正されることを特徴とする請求項１３３に記載の方法。
【請求項１３８】
前記パターンは、予め規定された方法を用いて、前記複数の接続線を生成するために設計されることを特徴とする請求項１３３に記載の方法。
【請求項１３９】
前記複数のパターンは、線及びスペース、円、並びに、任意のリンクされたパターンを採り得ることを特徴とする請求項１３３に記載の方法。
【請求項１４０】
電子ビームリソグラフィ、インプリントリソグラフィ、フォトリソグラフィ、誘導自己組織化の１以上を用いて、それが成形されることを特徴とする請求項１３３に記載の方法。
【請求項１４１】
異なる複数の電子ビームパターンは、マスタパターンを形成するために、フォトリソグラフィ又はインプリントリソグラフィを用いて、揃えられることを特徴とする請求項１４０に記載の方法。
【請求項１４２】
前記マスタパターンは、インプリントリソグラフィを用いて、前記複数の半導体材料上に複製されることを特徴とする請求項１４１に記載の方法。
【請求項１４３】
前記パターンは、３Ｄ  ＮＡＮＤフラッシュセルアレイアーキテクチャに基づいて設計されることを特徴とする請求項１３３に記載の方法。
【請求項１４４】
前記結果として生じる複数の交互層を伴う複数の構造は、その後の、複数の横方向ナノワイヤＦＥＴ又は複数のナノシートＦＥＴの形成に用いられることを特徴とする請求項１３３に記載の方法。
【請求項１４５】
複数の高アスペクト比の構造を内部接続する複数のリンクは、酸化剤、窒化剤及び選択的エッチングの１以上により、崩壊のない実質的に自立半導体構造を提供するために、変形されることを特徴とする請求項１３５に記載の方法。
【請求項１４６】
追加材料は、高アスペクト比の孤立したトレンチを作るために、前記複数の内部接続された高アスペクト比の構造の周りに埋められることを特徴とする請求項１３６に記載の方法。
【請求項１４７】
当該方法は更に、処理エクスカーションを実質的に防止するために、触媒パターンを設計し、ここで、前記処理エクスカーションは、複数の高アスペクト比のナノ構造の崩壊及び孤立した触媒のふらつきを備えることを特徴とする請求項１３３に記載の方法。
【請求項１４８】
前記触媒層は、エッチング剤の存在により前記半導体基板内に沈むことを特徴とする請求項１３３に記載の方法。
【請求項１４９】
前記エッチング剤は、ＨＦ又はＮＨ４Ｆを含む化学物質を含むフッ化物種、Ｈ２Ｏ２、ＫＭｎＯ４又は溶解酸素を含む酸化剤、エタノール、イソプロピルアルコール又はエチレングリコールを含むアルコール、及び、ＤＩ水若しくはジメチルスルホキシド（ＤＭＳＯ）を含むプロトン性の、非プロトン性の、極性及び非極性溶剤、の少なくとも二つを含むことを特徴とする請求項１３３に記載の方法。
【請求項１５０】
前記半導体材料は、Ｇｅ、ＧａＡｓ、ＧａＮ、Ｓｉ、ＳｉＣ、ＳｉＧｅ、ＩｎＧａＡｓ、及び、他のＩＶ族元素、ＩＩＩ−Ｖ族元素、ＩＩ−Ｖ族元素、又は、複合物を採り得ることを特徴とする請求項１３３に記載の方法。
【請求項１５１】
前記触媒材料は、Ａｕ、Ｐｔ、Ｐｄ、Ａｇ、Ｃｕ、Ｎｉ、Ｗ、ＴｉＮ及びグラフェンの１以上を含むことを特徴とする請求項１３３に記載の方法。
【請求項１５２】
電場は、処理制御、及び、前記基板にわたるエッチングの均一さを改善するために用いられることを特徴とする請求項１３３に記載の方法。
【請求項１５３】
前記複数の交互層の少なくとも一つは、１０％未満の多孔性を有することを特徴とする請求項１３３に記載の方法。
【請求項１５４】
前記複数の交互層の少なくとも一つは、１％未満の多孔性を有することを特徴とする請求項１３３に記載の方法。
【請求項１５５】
前記複数の交互層の少なくとも一つは、０．１％未満の多孔性を有することを特徴とする請求項１３３に記載の方法。
【請求項１５６】
前記触媒層は、エンチャント液の存在下で、多孔質となる前記触媒に隣接する前記半導体基板の周期的な部分を引き起こすことを特徴とする請求項１３３に記載の方法。
【請求項１５７】
前記半導体基板の前記多孔質部分は、エンチャント液の反応物及び生成物の拡散を強化することを特徴とする請求項１３３に記載の方法。
【請求項１５８】
前記複数の成形構造は、１００ｎｍ未満の横方向の寸法を少なくとも有することを特徴とする請求項１３３に記載の方法。
【請求項１５９】
前記複数の成形構造は、多孔性、孔径、孔方位、エンチャント速度及び熱処理速度の少なくとも一つの周期的な変化を有することを特徴とする請求項１３３に記載の方法。
【請求項１６０】
前記複数の交互マルチ層は、１００ｎｍより大きい総厚さを有することを特徴とする請求項１３３に記載の方法。
【請求項１６１】
複数の非崩壊交互マルチ層構造は、３Ｄ  ＮＡＮＤフラッシュに用いられることを特徴とする請求項１３３に記載の方法。
【請求項１６２】
前記複数の多孔質交互層は、大きなストレスなしに熱処理を可能とする多孔性を有することを特徴とする請求項１３３に記載の方法。
【請求項１６３】
当該方法は更に、前記交互半導体フィルムの２以上の層の多孔質層が完全に酸化され、前記交互半導体フィルムの２以上の層の非多孔質層が薄い酸化物壁を発現するように、前記エッチングされた材料スタックを酸化することを特徴とする請求項１６２に記載の方法。
【請求項１６４】
前記複数の非多孔質交互層は、１０％未満の多孔性を有することを特徴とする請求項１６３に記載の方法。
【請求項１６５】
前記複数の非多孔質層は、複数の多孔質層に対する熱処理に耐性があることを特徴とする請求項１６４に記載の方法。
【請求項１６６】
前記複数の非多孔質層は、複数の多孔質層を選択的に除去するために用いられるエッチング剤化学物質に耐性があることを特徴とする請求項１６４に記載の方法。
【請求項１６７】
前記複数の多孔質交互層は、体積の大きな増加なしに酸化を可能にする多孔度を有することを特徴とする請求項１６２に記載の方法。
【請求項１６８】
前記複数の多孔質交互層は、体積の大きな増加なしに窒化を可能にする多孔度を有することを特徴とする請求項１６２に記載の方法。
【請求項１６９】
材料は、リソグラフィ、堆積及びエッチングにより、前記複数の高アスペクト比のナノ構造の特定領域に堆積されることを特徴とする請求項１６２に記載の方法。
【請求項１７０】
前記複数の交互層の一つは、１０：１より大きいエッチング選択性で、選択的に除去されることを特徴とする請求項１６９に記載の方法。
【請求項１７１】
前記複数の交互層の一つは、５０：１より大きいエッチング選択性で、選択的除去されることを特徴とする請求項１６９に記載の方法。
【請求項１７２】
材料は、選択的に除去された前記交互層と置換するように堆積されることを特徴とする請求項１６９に記載の方法。
【請求項１７３】
接続線のための前記堆積された材料は、窒化タンタル、タングステン、チタン、コバルト、銅及びニッケルの一つを含むことを特徴とする請求項１７２に記載の方法。
【請求項１７４】
絶縁線のための前記堆積された材料は、二酸化シリコン、窒化シリコン、低ｋ誘電体の一つを含むことを特徴とする請求項１７２に記載の方法。
【請求項１７５】
前記複数の交互層は、多孔質及び非多孔質のシリコンであり、前記複数の多孔質シリコン層は、ＴＭＡＨ及びＫＯＨを含むアルカリ性エッチング剤、又は、フッ化物系化学、又は、フッ化物系化学及び穏やかな酸化剤と一緒に用いて除去されることを特徴とする請求項１６９に記載の方法。
【請求項１７６】
前記複数の交互層は、導電性材料且つ非多孔質シリコンであり、前記複数の非多孔質シリコン層は、ＴＭＡＨ及びＫＯＨを含むアルカリ性エッチング剤、又は、フッ化物系化学及び酸化剤と一緒に用いて除去されることを特徴とする請求項１７３に記載の方法。
【請求項１７７】
前記複数の交互層は、多孔質酸化シリコン及び非多孔質シリコンであり、前記複数の多孔質酸化シリコン層は、ＨＦ又はバッファードＨＦを含む、液体又は蒸気形態のフッ化物系エンチャント液を用いて除去されることを特徴とする請求項１６６に記載の方法。
【請求項１７８】
前記複数の非多孔質層上の選択的に堆積されたゲート及び導線材料は、導線のためのシリサイドを形成するためにアニールされることを特徴とする請求項１７５に記載の方法。
【請求項１７９】
前記ゲート及び導線材料は、窒化タンタル、タングステン、チタン、コバルト及びニッケルの一つを有することを特徴とする請求項１７８に記載の方法。
【請求項１８０】
当該方法は更に、複数のワードラインスリットが保護されている間に、メモリフィルム及び酸化物コア充填剤をチャネルに堆積することを特徴とする請求項１６３に記載の方法。
【請求項１８１】
前記メモリフィルムは、酸化シリコン、窒化シリコン及び酸化シリコンの３層と、ドープされた若しくはドープされていないポリシリコンのコアと、酸化シリコンのような絶縁体とを有することを特徴とする請求項１８０に記載の方法。
【請求項１８２】
複数の交互マルチ層構造を作る方法であって、
半導体基板を提供し、
８０度未満の角度のテーパで半導体基板をエッチングし、
更に、前記半導体基板の触媒促進ケミカルエッチングを行って、異なる多孔性の複数の交互層を作成し、
階段構造を作成するために、他の層の一部のエッチングの間に、前記２以上の交互層の一つを露出するために前記テーパをエッチングする
ことを特徴とする方法。
【請求項１８３】
前記階段構造は、３Ｄ  ＮＡＮＤフラッシュデバイスの導電層への接点を作成するために用いられることを特徴とする請求項１８２に記載の方法。
【請求項１８４】
前記材料は、単結晶バルクシリコンウエハ、基板上に堆積された１００ｎｍより大きい厚さのポリシリコン層、基板上に堆積された１００ｎｍより大きい厚さのアモルファスシリコン層、絶縁体上のシリコン（ＳＯＩ）ウエハ、及び、基板上に堆積された１００ｎｍより大きい厚さのエピタキシャルシリコン層の一つであることを特徴とする請求項１８２に記載の方法。
【請求項１８５】
前記材料は、複数の半導体材料の複数の交互層を備え、ここで、前記複数の半導体材料は、様々なドーピングレベル及びドーパントを有し、複数の交互半導体フィルムの２以上の層は、シリコン及びゲルマニウム、高ドープのシリコン／軽ドープのシリコン、又は、未ドープのシリコン／ドープされたシリコン／ゲルマニウムを有することを特徴とする請求項１８２に記載の方法。
【請求項１８６】
前記半導体材料は、ＫＯＨ、ＴＭＡＨ、ＮＨ４ＯＨ、ＥＤＰの一つを有するエッチング剤で結晶学的依存エッチングを用いて、結晶面に沿ってエッチングされることを特徴とする請求項１８２に記載の方法。
【請求項１８７】
前記半導体材料は、ファラデーケージを用いた前記基板に対して斜めにプラズマでエッチングされることを特徴とする請求項１８２に記載の方法。
【請求項１８８】
前記階段構造は、３Ｄ  ＮＡＮＤフラッシュデバイスの導電層への接点を作成するために用いられることを特徴とする請求項１８２に記載の方法。
【請求項１８９】
前記複数の交互層の少なくとも一つのセットの最小厚さは、リソグラフィオーバレイ、前記接点の抵抗及びリソグラフィ分解能の要求により規定されることを特徴とする請求項１８２に記載の方法。
【請求項１９０】
前記複数の絶縁層の厚さは、前記導電層の厚さの３倍より大きいことを特徴とする請求項１８９に記載の方法。
【請求項１９１】
前記絶縁層の厚さは、前記導電層の厚さの２倍より大きいことを特徴とする請求項１６７に記載の方法。
【請求項１９２】
触媒促進ケミカルエッチングの信頼性を向上する方法であって、
半導体材料の表面上の触媒層をパターニングし、ここで、前記触媒層は複数のフィーチャを有し、
前記半導体材料の前記表面上の前記パターニングされた触媒を、前処理工程にさらし、ここで、前処理工程は、前記触媒表面、前記半導体表面、並びに、前記触媒及び前記半導体表面の間の境界面の表面特性を変更するために用いられ、
前記前処理された基板をエンチャント液にさらし、ここで、前記パターニングされた触媒層は、前記半導体材料のエッチングを引き起こし、前記複数のフィーチャに対応する構造を形成する
ことを特徴とする方法。
【請求項１９３】
前記前処理工程は、前記複数の表面を、様々な希釈の、蒸気ＨＦ、ピラニア溶液、バッファード酸化エッチング、フッ化水素酸、アセトン及びエタノールの２以上の化学物質にさらすことを有することを特徴とする請求項１９２に記載の方法。
【請求項１９４】
前記前処理工程は、前記複数の表面を、酸素プラズマ、二酸化炭素プラズマ、水素プラズマ、アルゴン又はヘリウムプラズマのようなプラズマにさらすことを有することを特徴とする請求項１９２に記載の方法。
【請求項１９５】
前記複数の表面特性は、表面エネルギー、接触角により測定した表面濡れ性、界面エネルギーを含むことを特徴とする請求項１９２に記載の方法。
【請求項１９６】
前記前処理工程は、前記触媒及び半導体境界面の界面エネルギーを改善することにより、エッチングの近都精を改善することを特徴とする請求項１９２に記載の方法。
【請求項１９７】
少なくとも２０層のアクティブメモリアレイと、
８９．５度より大きい側壁角のゲート又はチャネルと、
メモリの複数のブロック間の複数の孤立したトレンチ、ここで、前記複数のトレンチも、８９．５度より大きい側壁角を有する
ことを特徴とする３Ｄフラッシュメモリデバイス。
【請求項１９８】
前記側壁角は、ゲート、チャネル及び複数の孤立したトレンチの１以上の頂部及び底部の重要なフィーチャ寸法に対して測定されることを特徴とする請求項１９７に記載の３Ｄフラッシュデバイス。
【請求項１９９】
前記重要なフィーチャ寸法は、走査型電子顕微鏡（ＳＥＭ）、透過電子顕微鏡法（ＴＥＭ）又は原子間力顕微鏡（ＡＦＭ）を含む計測技術から抽出されることを特徴とする請求項１９８に記載の３Ｄフラッシュデバイス。
【請求項２００】
少なくとも２０層のアクティブメモリアレイと、
中心間距離が１２０ｎｍ未満の垂直ゲート又はチャネルと
を備えることを特徴とする３Ｄフラッシュメモリデバイス。
【請求項２０１】
少なくとも２０層のアクティブメモリアレイと、
中心間距離が１００ｎｍ未満の垂直ゲート又はチャネルと
を備えることを特徴とする３Ｄフラッシュメモリ。
【請求項２０２】
少なくとも２０層のアクティブメモリアレイと、
中心間距離が８０ｎｍ未満の垂直ゲート又はチャネルと
を備えることを特徴とする３Ｄフラッシュメモリ。
【請求項２０３】
少なくとも５：１のアスペクト比を少なくとも有する複数のフィンを備え、
前記複数のフィンは、８９．５度より大きい側壁角を有し、
前記複数のフィンのベースは、シャロートレンチアイソレーションのために誘電体により囲まれている
ことを特徴とする高アスペクト比フィンＦＥＴアレイ。
【請求項２０４】
前記フィン側壁角は、前記フィンの頂部及び底部上の前記重要なフィーチャ寸法に対して測定されることを特徴とする請求項２０３に記載の高アスペクト比フィンＦＥＴアレイ。
【請求項２０５】
前記重要なフィーチャ寸法は、走査型電子顕微鏡（ＳＥＭ）、透過電子顕微鏡法（ＴＥＭ）又は原子間力顕微鏡（ＡＦＭ）を含む計測技術から抽出されることを特徴とする請求項２０４に記載の高アスペクト比フィンＦＥＴアレイ。
【請求項２０６】
高アスペクト比のナノシートＦＥＴであって、
少なくとも５：１のアスペクト比を少なくとも有する複数のフィンを備え、
前記複数のフィンは、８９．５度より大きい側壁角を有し、
当該ナノシートＦＥＴのベースは、シャロートレンチアイソレーションのために誘電体により囲まれたフィンである
ことを特徴とする高アスペクト比のナノシートＦＥＴ。
【請求項２０７】
前記複数のフィンは、誘電体及びゲート金属の全ての周囲で複数の半導体材料の複数の横方向の層を有することを特徴とする請求項２０６に記載の高アスペクト比のナノシートＦＥＴ。
【請求項２０８】
前記構造は、複数のナノシートＦＥＴ又は複数の横方向ナノワイヤＦＥＴとしても規定されることを特徴とする請求項２０６に記載の高アスペクト比のナノシートＦＥＴ。
【請求項２０９】
前記フィン側壁角は、前記フィンの頂部上での、及び、前記フィンの底部での前記重要なフィーチャ寸法に対して測定されることを特徴とする請求項２０６に記載の高アスペクト比のナノシートＦＥＴ。
【請求項２１０】
前記重要なフィーチャ寸法は、走査型電子顕微鏡（ＳＥＭ）、透過電子顕微鏡法（ＴＥＭ）又は原子間力顕微鏡（ＡＦＭ）を含む計測技術から抽出されることを特徴とする請求項２０４に記載の高アスペクト比のナノシートＦＥＴ。
【請求項２１１】
中心間距離が３０ｎｍ且つ高さが少なくとも５００ｎｍの複数のフィンを備え、
前記複数のフィンのベースが、シャロートレンチアイソレーションのために、誘電体により囲まれている
ことを特徴とする高アスペクト比フィンＦＥＴアレイ。
【請求項２１２】
前記複数のフィンは、８９．５度より大きい側壁角を有することを特徴とする請求項２１１に記載の高アスペクト比フィンＦＥＴアレイ。
【請求項２１３】
前記重要なフィーチャ寸法は、走査型電子顕微鏡（ＳＥＭ）、透過電子顕微鏡法（ＴＥＭ）又は原子間力顕微鏡（ＡＦＭ）を含む計測技術から抽出されることを特徴とする請求項２１２に記載の高アスペクト比フィンＦＥＴアレイ。
【請求項２１４】
触媒促進ケミカルエッチングを用いた高アスペクト比の複数のトレンチを作成する方法であって、
半導体基板を提供し、
前記半導体基板の触媒促進ケミカルエッチングを行って、非多孔質トップ層及び１以上の多孔質ボトム層を伴う、高アスペクト比の複数の半導体の穴を作成し、
前記１以上の多孔質ボトム層をふさぐための材料を堆積し、
前記高アスペクト比の複数の穴を埋めるために材料を堆積する
ことを特徴とする方法。
【請求項２１５】
前記多孔質トップ層は１００ｎｍ未満の厚さであり、一の多孔質ボトム層は２００ｎｍより厚いことを特徴とする請求項２１４に記載の方法。
【請求項２１６】
前記１以上の多孔質ボトム層は、選択的に酸化されることを特徴とする請求項２１４に記載の方法。
【請求項２１７】
前記複数の孔は、原子層堆積を用いて、酸化シリコンによりふさがれることをとする請求項２１６に記載の方法。
【請求項２１８】
前記１以上の多孔質ボトム層は、ＣＩＣＥの間に、前記複数の高アスペクト比の穴の間のエッチング剤の拡散を可能にすることを特徴とする請求項２１４に記載の方法。
【請求項２１９】
前記構造は、複数のトレンチキャパシタを伴うＤＲＡＭセルを作るために用いられることを特徴とする請求項２１６に記載の方法。
【請求項２２０】
前記構造は、前記フィンのアクティブ部分としての非多孔質のトップ構造と、シャロートレンチアイソレーション（ＳＴＩ）として機能する酸化された多孔質のボトム構造とを伴う複数のフィンＦＥＴを作るために用いられることを特徴とする請求項２１６に記載の方法。
【請求項２２１】
前記構造は、１以上の非多孔質、及び、酸化された多孔質層を含むトップ構造を伴い、且つ、シャロートレンチアイソレーション（ＳＴＩ）として機能する酸化された多孔質ボトム構造を伴う複数のナノシートＦＥＴを作るために用いられることを特徴とする請求項２１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願の相互参照）
本出願は、あらゆる目的のために全てが参照により本明細書に援用される、２０１７年１１月２８日に「触媒メッシュパターンを用いる３次元メモリアーキテクチャの形成」と題して出願された米国仮特許出願番号６２／５９１，３２６号と、２０１８年５月１日に「半導体素子製造（加工）のための多層電気化学エッチング処理」と題して出願された米国仮特許出願番号６２／６６５，０８４号と、２０１８年６月２０日に「半導体素子製造（加工）のための触媒ベースの電気化学エッチング処理」と題して出願された米国仮特許出願番号６２／７０１，０４９号と、２０１８年９月１０日に「触媒支援ケミカルエッチング技術：半導体素子における用途」と題して出願された米国仮特許出願番号６２／７２９，３６１号と、の優先権を主張する。
【０００２】
（連邦政府支援の研究に関する陳述）
本発明は、国立科学財団から授与された助成金番号ＥＥＣ１１６０４９４と、空軍研究所から授与された助成金番号ＦＡ８６５０−１５−Ｃ−７５４２とに基づく政府支援によりなされた。米国政府は本発明に一定の権利を有する。
【０００３】
（技術分野）
本技術の各種の実施形態は、一般に、半導体素子のアーキテクチャ及び製造技術に関する。より具体的には、本技術のいくつかの実施形態は、３次元メモリアーキテクチャ及びトランジスタへの適用を伴う、触媒促進ケミカルエッチング技術を用いるシリコンエッチングに関する。
【背景技術】
【０００４】
各種トランジスタ、メモリ、集積回路、フォトニックデバイス及びその他の半導体素子の半導体製造は、現代のコンピューティングデバイスやその他の電子システムの普及につながっている。例えば、コンピュータ、携帯電話、自動車、家庭用電化製品等は、全て、半導体製造における進歩の直接の産物である。これらのデバイスの製造（加工）に不可欠な部分はパターン転写である。高度に制御されたナノパターンを異方性エッチングするために半導体業界で用いられるドライプラズマエッチング処理は、高価な真空装置を必要とし、高アスペクト比をパターニングする際に断面形状を容易に保持できない。これらは、アスペクト比依存エッチング（ＡＲＤＥ）やエッチングテーパ等のエッチングの課題に悩まされている。
【発明の概要】
【０００５】
本技術の各種の実施形態は、一般に、メモリアーキテクチャ及び製造技術に関する。より具体的には、本技術のいくつかの実施形態は、３次元メモリアーキテクチャ及びトランジスタへの適用を伴う、触媒促進ケミカルエッチング技術を用いるシリコンエッチングに関する。
【０００６】
本技術の一の実施形態では、触媒促進ケミカルエッチングにより、複数の高アスペクト比の半導体構造の実質的な崩壊を防ぐ方法は、半導体材料の表面上に触媒層をパターニングすることを含み、ここで、触媒層は、意図されたデザイン及び複数のリソグラフィリンクを含む。更に、複数のリソグラフィリンクは、触媒層及び／又は半導体材料の１以上の孤立したフィーチャを実質的に接続する。この方法は、半導体材料の表面上のパターニングされた触媒層を、エッチング剤にさらすことを更に含み、ここで、複数の内部接続された高アスペクト比の構造を形成するために、パターニングされた触媒層は、半導体材料のエッチングを引き起こす。
【０００７】
本技術の他の実施形態では、複数の高アスペクト比の半導体構造の実質的な崩壊を防ぐ方法は、パターニングされた触媒層上か、又は低い高さの構造の上部のいずれかに堆積されたキャッピング材料を備えた構造を作成することを含む。この方法は、構造をエッチング剤にさらすことを更に含む。この方法は更に、複数の高アスペクト比の半導体構造の実質的な崩壊を防ぐために、キャッピング材料を備えた構造に触媒作用ケミカルエッチングを用いることにより複数の高アスペクト比の半導体構造を形成することを含む。
【０００８】
本技術の更なる実施形態では、触媒促進ケミカルエッチング用の装置は、半導体材料のエッチング状態を検出するように構成された複数のセンサを含む。
【０００９】
本技術の他の実施形態では、実質的に未崩壊の交互マルチ層が積層した複数のナノ構造を作る方法は、交互半導体フィルムの２以上の層を備える材料スタックを作成することを含み、ここで、交互半導体フィルムの２以上の層各々は、材料、ドーピング濃度及びドーパント材料の少なくとも1つが、他とは異なる。この方法は、触媒促進ケミカルエッチングにより、特性が異なる複数の層が、形態、多孔性、エッチング速度及び熱処理速度の少なくとも１つが異なるエッチングされた複数のナノ構造を製造（加工）するように、材料スタックをエッチングすることを更に含む。
【００１０】
本技術の更なる実施形態では実質的に未崩壊の交互マルチ層が積層した複数のフィーチャを作る方法は、交互半導体フィルムの２以上の層を備える材料スタックを作成することを含み、ここで、交互半導体フィルムの２以上の層の各々は、材料、ドーピング濃度及びドーパント材料の少なくとも１つが、他とは異なる。この方法は、結晶面に沿ってテーパを形成するために、結晶方位依存エッチングにより材料スタックをエッチングすることを更に含む。この方法は、階段構造を作成するために、他の層の一部のエッチングの間に、交互半導体フィルムの２以上の層の一つを露出するために結晶面に沿ってテーパをエッチングすることを更に含む。
【００１１】
本技術の実施形態は、一又は複数のプロセッサに、本明細書に記載の方法、方法の変形、及びその他の動作を実行させるための命令セットを含むコンピュータ読取可能記憶媒体も含む。
【００１２】
複数の実施形態が開示されているが、本技術の更なるその他の実施形態は、当該技術の例示的な実施形態を図示及び記載する以下の詳細な説明から当業者に明らかになるであろう。後に理解されるように、本技術は、本技術の範囲から逸脱することなく各種の態様で変更可能である。従って、図面及び詳細な説明は、本質的に例示としてみなされるべきであり、限定とみなされるべきではない。
【００１３】
本技術の実施形態を、添付の図面を用いて記載及び説明する。
【図面の簡単な説明】
【００１４】
【図１Ａ】本技術の一又は複数の実施形態に係る、成形ナノワイヤのためのジェットアンドフラッシュインプリントリソグラフィ（Ｊ−ＦＩＬ）可能な、触媒促進ケミカルエッチング（ＣＩＣＥ）を示す図である。
【図１Ｂ】本技術の一又は複数の実施形態に従い、図１Ａに記載のステップを用いてナノワイヤを製造（加工）する断面図である。
【図２】本技術の一又は複数の実施形態に係る、ＳｉＳＥ（シリコン超格子エッチング）処理制御を示す図である。
【図３Ａ】本技術の一又は複数の実施形態に係る、ドーピング濃度が異なるエピタキシャルシリコンの交互層を備える基板上のＳｉＳＥ後の多孔質層と非多孔質層との間の急勾配の界面を示す図である。
【図３Ｂ】本技術の一又は複数の実施形態に係る、ドーピング濃度が異なるエピタキシャルシリコンの交互層を備える基板上のＳｉＳＥ後の多孔質層と非多孔質層との間の急勾配の界面を示す図である。
【図４】本技術の一又は複数の実施形態に係る、金及び白金触媒で作成されたシリコンナノワイヤのＳＥＭ断面を示し、ナノ構造の底部の触媒メッシュの画像を拡大した図である。
【図５Ａ】本技術の一又は複数の実施形態に係る、触媒材料及び半導体構造の接続リンクを用いて、一又は複数の孤立触媒及び高アスペクト比（ＨＡＲ）ナノ構造を同時に接続する方法を示す図である。
【図５Ｂ】本技術の一又は複数の実施形態に係る、ＳｉＳＥ後に残る高アスペクト比構造を規定する接続領域と、触媒フィーチャのジオメトリを表す非接続領域とを示す上面図である。
【図６Ａ】本技術の一又は複数の実施形態に係る、ＣＩＣＥの処理チャンバ構成を示す図である。
【図６Ｂ】本技術の一又は複数の実施形態に係る、ＣＩＣＥの処理チャンバ構成を示す図である。
【図６Ｃ】本技術の一又は複数の実施形態に係る、ＣＩＣＥの処理チャンバ構成を示す図である。
【図６Ｄ】本技術の一又は複数の実施形態に係る、ＣＩＣＥの処理チャンバ構成を示す図である。
【図６Ｅ】本技術の一又は複数の実施形態に係る、ＣＩＣＥの処理チャンバ構成を示す図である。
【図７Ａ】本技術の一又は複数の実施形態に係る、水平基板を有するＭＳＰ−ＣＩＣＥ処理チャンバの実施形態を示す図である。
【図７Ｂ】本技術の一又は複数の実施形態に係る、水平基板を有するＭＳＰ−ＣＩＣＥ処理チャンバの実施形態を示す図である。
【図８Ａ】本技術の一又は複数の実施形態に係る、ＭＳＰ-ＣＩＣＥツールセットアップの実施形態を示す図である。
【図８Ｂ】本技術の一又は複数の実施形態に係る、詳細な処理チャンバレイアウトの一例を示す図である。
【図８Ｃ】本技術の一又は複数の実施形態に係る、処理フローの一例を示す図である。
【図９】本技術の一又は複数の実施形態に係る、目標出力の最適処理パラメータを決定するために使用可能である遺伝的アルゴリズムベースのコントローラを示す図である。
【図１０Ａ】本技術の一又は複数の実施形態に係る触媒メッシュの一例を示す図である。
【図１０Ｂ】本技術の一又は複数の実施形態に係る触媒メッシュの一例を示す図である。
【図１０Ｃ】本技術の一又は複数の実施形態に係る触媒メッシュの一例を示す図である。
【図１０Ｄ】本技術の一又は複数の実施形態に係る触媒メッシュの一例を示す図である。
【図１０Ｅ】本技術の一又は複数の実施形態に係る触媒メッシュの一例を示す図である。
【図１１】図１０に示したものに類似する触媒メッシュパターンを有するスリット及びチャネルのＨＡＲエッチングの処理フローを示す図である。
【図１２】本技術の一又は複数の実施形態に係る、垂直チャネル３Ｄ  ＮＡＮＤの犠牲処理フローを示す図である。
【図１３】本技術の一又は複数の実施形態に係る、ＳｉＳＥで３Ｄ  ＮＡＮＤアレイを作るための処理フロー及び各種の経路を示す図である。
【図１４】本技術の一又は複数の実施形態に係る、垂直チャネル３Ｄ  ＮＡＮＤアレイを作成するためにＳｉＳＥによって作成される多孔質及び非多孔質シリコン層の交互層を処理する処理フローの一部を示す図である。
【図１５】本技術の一又は複数の実施形態に係る、垂直チャネル３Ｄ  ＮＡＮＤアレイを作成するためにＳｉＳＥによって作成される多孔質及び非多孔質シリコン層の交互層を処理する処理フローの一部を示す図である。
【図１６】本技術の一又は複数の実施形態に係る、垂直チャネル３Ｄ  ＮＡＮＤアレイを作成するためにＳｉＳＥによって作成される多孔質及び非多孔質シリコン層の交互層を処理する処理フローの一部を示す図である。
【図１７】本技術の一又は複数の実施形態に係る、垂直ゲート及び水平シリコンチャネルを備える３Ｄ  ＮＡＮＤアーキテクチャの実施形態を示す図である。
【図１８Ａ】本技術の一又は複数の実施形態に係る３Ｄ  ＮＡＮＤのレイアウト及び寸法を示す図である。
【図１８Ｂ】本技術の一又は複数の実施形態に係る３Ｄ  ＮＡＮＤのレイアウト及び寸法を示す図である。
【図１８Ｃ】本技術の一又は複数の実施形態に係る３Ｄ  ＮＡＮＤのレイアウト及び寸法を示す図である。
【図１９Ａ】図１８Ａから図１８Ｃに示されるパターンを作るための例示的な製造（加工）テンプレートを示す図である。
【図１９Ｂ】図１８Ａから図１８Ｃに示されるパターンを作るための例示的な製造（加工）テンプレートを示す図である。
【図１９Ｃ】図１８Ａから図１８Ｃに示されるパターンを作るための例示的な製造（加工）テンプレートを示す図である。
【図１９Ｄ】リンクがインプリントリソグラフィ（そのテンプレートは電子ビームリソグラフィで作製）で作られ、ドットがインプリント又はフォトリソグラフィを用いてアライメント及び印刷される、又はその逆も然りの、リソグラフィリンクのパターンの一例を提供する図である。
【図２０】本技術の一又は複数の実施形態に係る、ＣＩＣＥ触媒をパターニングするための例示的なフォトリソグラフィ処理ステップを示す図である。
【図２１】本技術の一又は複数の実施形態に係る、自己組織化及びリソグラフィを用いて実質的に接続された触媒フィーチャを有する触媒パターンを作るための処理フローを示す図である。
【図２２】本技術の一又は複数の実施形態に係る３Ｄ  ＮＡＮＤ階段エッチングの一例を示す図である。
【図２３】本技術の一又は複数の実施形態に係る、ワードライン用接点パッドを作成するためのアルカリエッチング剤によるバルクシリコン上の階段エッチング又は傾斜プラズマエッチングの処理を示す図である。
【図２４】本技術の一又は複数の実施形態に係る、ＣＩＣＥによってエッチングされたナノワイヤ上にトランジスタ、コンデンサ、及び配線材を備えた例示的なＤＲＡＭのデザインを示す図である。
【図２５Ａ】本技術の一又は複数の実施形態に係る、崩壊することなく高アスペクト比のピラーを作成するためのＣＩＣＥウェット異方性エッチングの２つの処理フローを示す図である。
【図２５Ｂ】本技術の一又は複数の実施形態に係る、崩壊することなく高アスペクト比のピラーを作成するためのＣＩＣＥウェット異方性エッチングの２つの処理フローを示す図である。
【図２６】本技術の一又は複数の実施形態に係る、シリコン上におけるＣＩＣＥ後の未支持フィーチャｖｓ支持フィーチャの崩壊を示すＳＥＭ画像を示す図である。
【図２７Ａ】テーパ角度が約８５度の１４ｎｍ  ＦｉｎＦＥＴと、２４ｎｍの物理的なハーフピッチ（ＨＰ）を示す図である（参照：テックインサイツ）。
【図２７Ｂ】本技術の一又は複数の実施形態に係る、異なるフィン幅及びエッチングテーパ角度に対する最大フィン高さを示す図である。
【図２８】支持／支援フィーチャなしに、５０ｎｍ長のフィンの長さに沿って横方向に崩壊する前のテーパのないフィンの最大高さを示すプロットである。
【図２９】本技術の一又は複数の実施形態に係る、ＣＩＣＥを用いてｆｉｎＦＥＴを作るための処理フローの一例を示す図である。
【図３０】本技術の一又は複数の実施形態に係る、ＣＩＣＥ後のＦｉｎＦＥＴ製造（加工）処理ステップの一例を示す図である。
【図３１】本技術の一又は複数の実施形態に係る、ＣＩＣＥを用いてナノシートＦＥＴ及び横方向ナノワイヤＦＥＴを作るための処理フローの一例を示す図である。
【図３２Ａ】フィンの数が１より大きい場合の接続リンクを示す図である。
【図３２Ｂ】全てのフィンを孤立触媒（上）、又は接続済リンク及び接続済触媒（下）と接続するリンクを示す図である。
【図３２Ｃ】異なるフィン幅ｆ及び１から１０の範囲のフィンの数について、接続されたフィン構造の長さに沿って崩壊する前の臨界高さを示すプロットである。
【図３２Ｄ】異なるフィン幅ｆ及び１から１０の範囲のフィンの数について、接続されたフィン構造の幅に沿って崩壊する前の臨界高さを示すプロットである。
【００１５】
これらの図面は必ずしも一定の縮尺で描かれているわけではない。同様に、本技術の実施形態のいくつかを説明する目的で、いくつかの構成要素及び／又は動作を異なるブロックに分離するか、又は単一のブロックに組み合わせてよい。更に、本技術は各種の変更及び代替形態を受けることができるが、特定の実施形態について例として図示しており、以下に詳細に説明される。しかしながら、その意図は、記載された特定の実施形態に本技術を限定することではない。それどころか、本技術は、添付の特許請求の範囲によって規定される技術の範囲内の変更物、等価物、及び代替物の全てを包含するよう意図される。
【発明を実施するための形態】
【００１６】
本技術の各種の実施形態は、新規な異方性エッチング処理を説明する。そのための製造（加工）ツールも開示される。これにより、本技術を半導体素子の作製に採用可能となる。いくつかの実施形態は、トランジスタ及び各種のメモリアーキテクチャの製造に対して触媒促進ケミカルエッチング（ＣＩＣＥ）を用いる。更に、ＣＩＣＥ処理の各種の実施形態は、フィーチャのサイズを失うことなく、非常に高いアスペクト比を示した。
【００１７】
本技術の各種の実施形態は、触媒ベースのケミカルエッチングにおける各種の制御スキームも提供する。そのためのウエハスケールマルチスケール精密触媒影響ケミカルエッチング（ＭＳＰ−ＣＩＣＥ）製造（加工）ツールも開示される。いくつかの実施形態は、各種の制御スキームとツール設計を用いて、ＣＩＣＥの性能を現代の文献におけるエッチング深さ制御のない小領域（サブ１５０ｍｍ基板）から、局所的及び全体的な制御及び計測のある大領域（例えば、３００ｍｍＳｉウエハ）に拡張する。これにより、３Ｄ  ＮＡＮＤフラッシュ、ＤＲＡＭ、ＦｉｎＦＥＴ及びナノシートトランジスタ等の半導体素子の作製に本技術を採用可能となる。
【００１８】
本技術の各種の実施形態は、一般に、メモリアーキテクチャ及び製造技術に関する。より具体的には、本技術のいくつかの実施形態は、三次元メモリアーキテクチャ及びトランジスタへの適用を伴う、触媒促進ケミカルエッチング技術を用いるシリコンエッチングに関する。現在のパターン転写技術による高度なメモリアーキテクチャのスケーラビリティは、高アスペクト比プラズマエッチングによるエッチングマスクの劣化、側壁の損傷及びゼロ以外のテーパによって制限される。３次元（３Ｄ）ＮＡＮＤフラッシュ等の不揮発性半導体メモリでは、フラッシュドライブの記憶容量を増やすために、６４層を超える交互材料の非常に高いアスペクト比のエッチングが必要である。層の増加に伴い、各層への接点を規定するための階段エッチングばかりでなく、異方性で高アスペクト比のチャネル及びトレンチエッチングのコストと信頼性が、スケーリングの主な制限要因になる。ゼロ以外のプラズマエッチングテーパ角度は、確実に達成できる層スタックの最大数を制限する。
【００１９】
高度に制御されたナノパターンを異方性エッチングするために半導体業界で用いられるドライプラズマエッチング処理は、高価な真空装置を必要とし、高アスペクト比をパターニングする際に断面形状を容易に保持できない。また、アスペクト比依存エッチング（ＡＲＤＥ）やエッチングテーパ等のエッチングの課題に悩まされている。３Ｄ  ＮＡＮＤフラッシュのデザインでは、円形チャネルと長方形スリットの同時エッチングは、側壁を正確に制御するプラズマエッチングで確実には達成できない。同様に、接続リンクを備えたフィーチャの場合、ピラー間のサブ１０ｎｍリンクは、高アスペクト比では保持できない。
【００２０】
更に、ＤＲＡＭスケーリングは、コンデンサが占める面積とセルサイズ係数によって制限される。故に、メモリアーキテクチャのスケーリングにおける現在の技術は、リソグラフィ及び高アスペクト比エッチングのステップが多いために制限されている。各種の実施形態は、ＤＲＡＭ製造のために改良された技術を提供する。
【００２１】
以下の記載では、説明の目的で、本技術の実施形態の完全な理解のために多くの特定の詳細が示される。しかしながら、当業者には、本技術の実施形態は、これらの特定の詳細の一部がなくても実施可能であることは明らかであろう。
【００２２】
ここで紹介する技術は、専用ハードウェア（例えば、回路）として、ソフトウェアやファームウェアで適切にプログラムされたプログラム可能回路として、又は専用回路及びプログラム可能回路の組み合わせとして具体化できる。故に、実施形態は、コンピュータ（又は他の電子デバイス）をプログラムして処理を実行するために使用される命令が格納された機械可読媒体を含んでよい。機械可読媒体は、光ディスク、コンパクトディスク読取専用メモリ（ＣＤ−ＲＯＭ）、光磁気ディスク、ＲＯＭ、ランダムアクセスメモリ（ＲＡＭ）、消去可能プログラマブル読み出し専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）、磁気カード又は光学カード、フラッシュメモリ、又は電子命令を格納するのに適したその他の種類の媒体/機械可読媒体を含んでよいが、これらに限定されない。
【００２３】
「いくつかの実施形態において」、「いくつかの実施形態に従って」、「示された実施形態において」、「他の実施形態において」等の語句は、一般に、その語句に続く特定の特徴、構造、又は特性が、本技術の少なくとも１つの実施に含まれることを意味してよく、１よりも多い実施に含まれてよい。加えて、そのような語句は、必ずしも同じ実施形態又は異なる実施形態を指すとは限らない。
【００２４】
本技術の各種の実施形態は、トランジスタ及び各種のメモリアーキテクチャの製造のために触媒促進ケミカルエッチング（ＣＩＣＥ）を用いる。ＣＩＣＥは、Ｓｉ、Ｇｅ、ＳｉｘＧｅ１−ｘ、ＧａＮ、ＩｎＰ、ＧａＡｓ、ＩｎＡｓ、ＧａＰ、ＩｎＧａＳ、ＩｎＧａＰ、ＳｉＣ等の半導体や、多層半導体で使用できる触媒ベースのエッチング方法である。ＣＩＣＥは、半導体基板をエッチングするために触媒を用いており、フォトリソグラフィ、電子ビームリソグラフィ、ナノスフィアリソグラフィ、ブロックコポリマー、レーザー干渉リソグラフィ、コロイドリソグラフィ、ダブルパターニング、クワッドパターニング、ナノインプリントリソグラフィ、及び触媒をパターニングする陽極酸化アルミニウム（ＡＡＯ）テンプレート等のパターニング技術を用いて、高アスペクト比のフィーチャを製造（加工）するために用いられている。触媒は、ポリマー、Ｃｒ等のエッチング遅延材料と共に使用できる。
【００２５】
いくつかの実施形態では、このセットアップは、エッチング剤（例えば、フッ化物種ＨＦ、ＮＨ４Ｆ、緩衝ＨＦ、Ｈ２ＳＯ４、Ｈ２Ｏ）及び酸化剤（Ｈ２０２、Ｖ２０５、ＫＭｎＯ４、溶存酸素等）を含む溶液に浸すことができる。アルコール（エタノール、イソプロピルアルコール、エチレングリコール）、エッチングの均一性を調節する材料（界面活性剤、可溶性ポリマー、ジメチルスルホキシド−ＤＭＳＯ）、溶媒（イオン交換水、ＤＭＳＯ等）、及び緩衝液等のその他の化学物質も、エッチング組成物に含めることができる。用いられる化学物質は、エッチングされる半導体基板に依存しうる。非水性エッチング剤も必要に応じて使用できる。エッチング剤は液相又は気相でありうる。シリコン基板用のそのようなエッチング剤の実施形態は、イオン交換水、Ｈ２Ｏ、Ｈ２Ｏ２、エタノール及びＨＦを含む。
【００２６】
金属（例えば、Ａｇ、Ａｕ、Ｐｄ、Ｐｔ、Ｃｕ、Ｗ、Ｒｕ、Ｉｒ）等の材料、ＴｉＮ、ＴａＮ、ＲｕＯ２、ＩｒＯ２等の化合物、及びその他の導電性金属酸化物及び窒化物、グラフェン、炭素等が、ＣＩＣＥ用触媒として機能できる。ＳｉをエッチングするためのＣＩＣＥ処理の機構は、触媒による酸化剤の還元を伴い、それにより正に帯電したホールｈ＋を作成する。次に、これらのホールは、金属を介して金属−半導体界面に注入され、それにより金属の下で半導体を酸化する。酸化されたシリコンは、触媒の側面からや触媒を介して拡散するエッチング剤のフッ化物成分によって溶解され、可溶性生成物が拡散し離れる。ＨＦとＨ２０２を用いたシリコンのＣＩＣＥの場合、このレドックス反応は水素ガスも生成する。変数ｎ＝２から４は、発生するエッチングレジーム（領域）を決定する、ＨＦに対する酸化剤の比率によって決定される。
【００２７】
【化１】
2021504961.tif 000003
【００２８】
この処理のエッチング速度と、得られる形態は、ドーパントタイプ、濃度、触媒膜厚、及びエッチング剤の濃度に依存する。電場と磁場の両方を用いて、エッチング処理中のホール拡散によって、多孔性のより高い均一性／制御が達成されている。得られた触媒メッシュを備えた基板は、エッチング剤溶液内に配置され、その場（インサイチュ）でエッチング深さを決定できる光学イメージングシステム、温度勾配及び電場によって積極的に制御されるある一定の深さまで精密にエッチングされる。ＣＩＣＥ後には、王水、塩素系プラズマ等のケミカルエッチング又はプラズマエッチングを用いて、触媒を除去できる。
【００２９】
ジェットアンドフラッシュインプリントリソグラフィ（Ｊ−ＦＩＬ）と金触媒を用いたＣＩＣＥを用いて作られたダイヤモンド形断面のシリコンナノワイヤは、実証できている（例えば、図１を参照）。ダイヤモンド形のシリコンナノワイヤで作られたコンデンサは、同じピッチの円形断面を持つＮＷよりも９０％高い比容量を示し、文献ではＮＷの面積当たり最高比容量を示す。Ｊ−ＦＩＬ及びＣＩＣＥは、標準的なコストモデルに基づき、ウエハ当たり1ドル未満の製造（加工）コストでＳｉナノ構造を製造（加工）する可能性がある。
【００３０】
図１Ａは、本技術の一又は複数の実施形態に係る、ナノワイヤを作るためのＪ−ＦＩＬ対応触媒促進ケミカルエッチング（ＣＩＣＥ）処理１００を示す。図１Ａから図１Ｂに示すように、処理ステップ１１０では、ナノフィーチャ１１１（例えば、レジスト材料）をシリコン基板１１２上にインプリントできる。材料（例えば、レジスト）は、インプリント処理後、トレンチ１１３内に残ることがある。処理ステップ１２０では、レジスト残層の厚さ（ＲＬＴ）を除去し且つトレンチ１１３内のレジストを除去するために、「デスカム」エッチングを実行できる。デスカムエッチングの一例は、酸素及びアルゴンプラズマを用いて、レジスト材料をエッチングする。処理ステップ１３０では、金（Ａｕ）１３１は、電子ビーム蒸着等の指向性堆積処理を用いて、トレンチ１１３内及びナノフィーチャ１１１の上に堆積できる。金の堆積の前に、Ｔｉ等の接着層を堆積してもよい。処理ステップ１４０では、ＣＩＣＥを用いてトレンチ１４１を形成でき、金１３１は、トレンチ１４１の底部及びナノフィーチャ１１１の上部に配置される。処理ステップ１５０では、金（Ａｕ）１３１及びレジスト１１１を除去でき、プラズマエッチング、若しくは王水、ヨウ化カリウム、及び液状又は蒸気状のピラニア等のケミカルエッチング剤を用いて構造を洗浄できる。図１Ｂは、技術の一又は複数の実施形態に従い、図１Ａで説明したステップを用いてナノワイヤを製造（加工）する場合の断面図を示す。
【００３１】
ＣＩＣＥは、金属支援ケミカルエッチング（ＭＡＣＥ）と称される処理の上位セットである。金属とは別に、潜在的に触媒として使用されうるグラフェン又はＴｉＮ、ＴａＮ、ＲｕＯ２、ＩｒＯ２等のある一定の非金属触媒がある。更に、触媒は通常、エッチング剤や酸化剤の存在下で基板を掘り込むことによってケミカルエッチングを局所的に支援するが、ＩｎＰの場合のように、エッチングを局所的に阻害することもできる。そのような処理を全て包含するために、各種の実施形態は、触媒促進ケミカルエッチング（ＣＩＣＥ）の処理を参照する。
【００３２】
しかしながら、高アスペクト比のエッチングステップで用いられるＣＩＣＥ異方性ウェットエッチング法は、現在、精密なエッチング深さ制御及びウエハスケール製造（加工）を有していない。不連続な触媒フィーチャは、ＣＩＣＥ処理中にふらつく傾向があり、欠陥を生じる傾向がある。用いる触媒は、再堆積又はアンダーカット無しにプラズマ又はウェットエッチングでエッチングすることは容易でない。貴金属触媒をパターニングするために現在用いられるリフトオフ処理は、欠陥性が高い。本技術の各種の実施形態は、エッチング剤溶液の化学的性質、電場、ナノ構造の光学／分光特性等の各種のセンサ及びアクチュエータを精密に制御することにより、ｍｍからｎｍの範囲のフィーチャサイズを有する任意のナノパターンのエッチングを可能にする。
【００３３】
各種の実施形態によれば、ＣＩＣＥを用いて、バルク材料のナノ構造、又は超格子等の材料の交互層を作成できる。バルク材料のＣＩＣＥは、ｆｉｎＦＥＴやナノワイヤセンサ等のデバイスで使用できる。超格子ナノ構造は、３Ｄ  ＮＡＮＤフラッシュメモリデバイスやナノシートトランジスタ等の用途がある。超格子は、時間変動電場を伴うバルク半導体基板上で、又はドーピング濃度、材料、ドーパントタイプ等が異なる半導体材料の交互層を備えた基板上で、ＣＩＣＥを実行することによって作成できる。基板の材料の少なくとも１つとしてシリコンを用いる実施形態では、超格子を作成するためのＣＩＣＥの処理は、以下で説明されるシリコン超格子エッチング（ＳｉＳＥ）として説明される。
【００３４】
（シリコン超格子エッチング（ＳｉＳＥ））
ＳｉＳＥは、バルクシリコンウエハや、ドーピング濃度の異なるシリコンの交互層に使用できる。エッチング剤（フッ化水素酸ＨＦ等）、酸化剤（過酸化水素Ｈ２Ｏ２等）、及び任意的には低表面張力液体（エタノール等）やイオン交換水は、触媒（Ａｇ、Ａｕ、Ｐｄ、Ｐｔ、Ｃｕ、Ｗ、Ｒｕ、ＴｉＮ、ＲｕＯ２、ＩｒＯ２、グラフェン等）の位置で優先的に半導体基板をエッチングできる。必要に応じて、非水性エッチング剤も使用できる。リソグラフィ技術（フォトリソグラフィ、電子ビームリソグラフィ、ダブルパターニング、クワッドパターニング、ナノインプリントリソグラフィ等）を用いて、触媒フィーチャを規定できる。得られた触媒メッシュを備えた基板は、ＭＳＰ−ＣＩＣＥツールに配置され、エッチング中の電気及び光学特性に基づいてエッチング深さを決定できる光学イメージングシステム、熱アクチュエータ及び電場によって積極的に制御されるある一定の深さまで精密にエッチングされる。
【００３５】
超格子エッチングでエッチングできるヘテロ接合材料、合金、ＩＩＩ−Ｖ族、ＩＩ−ＶＩ族、ＩＶ族等のその他の半導体は、Ｇｅ、ＳｉｘＧｅ１−ｘ、ＧａＮ、ＩｎＰ、ＧａＡｓ、ＩｎＡｓ、ＧａＰ、ＩｎＧａＳ、ＩｎＧａＰ、ＳｉＣ等である。それらを材料設計空間に含めることもできるが、材料及び堆積のコストが高い、商業的に利用可能な堆積及び特性評価方法がない等の各種の理由から、ここではこれ以上説明しない。シリコンを含有するＳｉＳＥ処理の各種の実施形態を利用できるＳｉＳＥ処理を用いた信頼性の高い大面積ウエハスケールエッチングは、現在、従来技術には存在しない。各種の実施形態は、これを可能にするために各種の技術を組み込むものとする。
【００３６】
シリコン超格子エッチング（ＳｉＳＥ）は、触媒を用いて半導体基板をエッチングすると同時に、少なくとも１つの層が多孔質である交互層を備える超格子を作成する。交互層は、電場パラメータ変調と、及び／又は交互のドーピング特性を持つ層を介したエッチングとによって形成される。図２は、本技術の一又は複数の実施形態に係るＳｉＳＥ処理制御２００を示している。図２に示すように、パターニング動作２１０は、シリコン基板上にパターニングされた触媒を生成できる。各種の実施形態によれば、（２１２に示すような）バルク基板を用いてよく、又は（２１４に示すような）交互のドーピング層を備える基板を用いてよい。バルク基板又は交互のドーピング層を備える基板のいずれかは、ロード動作２３０においてシリコン超格子エッチングツールに搭載されてよい。ＳｉＳＥ処理２４０は、高アスペクト比のナノ構造２５０を生成するように精密に制御できる。各種の実施形態によれば、高アスペクト比のナノ構造２５０は、４：１、５：１、又はそれ以上の、臨界寸法（例えば、ナノワイヤの底部及び上部の直径の平均）に対する高さの比を有してよい。
【００３７】
各種のフィードバックパラメータ２６０は、直接測定するか、直接測定から推定できる。これらのパラメータは、エッチング剤の性能パラメータ（例えば、濃度、体積、流量、レイノルズ数、屈折率等）、電場パラメータ（電流、電圧、抵抗、静電容量等）、ウエハ全体の光学的変動（例えば、反射率、強度等）、周囲環境パラメータ（例えば、温度、圧力、不活性ガスの流量、蒸気圧等）、及び／又はその他のパラメータを含むが、これらに限定されない。これらを用いて、入力エッチング制御信号とともに使用できるフィードバック信号を生成し、各種のシステムパラメータ（例えば、流量、エッチング剤の乱流、温度、圧力、濃度、照明、及び電流、電圧、抵抗、静電容量、周波数、デューティサイクル、振幅、波形タイプ、電極間の距離等の電場パラメータ）を制御できる。
【００３８】
変調された電場とともにパターニングされた触媒によってエッチングされる（２１２に示すような）バルクシリコンの場合、交互層は多孔性が異なる。時間の経過に伴う電流密度や照明密度等のパラメータの変調により、多孔質半導体マルチ層を作成できる。電流密度は、図２に示すように、ｐ型シリコン基板では、触媒がシリコンに沈むと正の電流密度が多孔性を生じ、ゼロ又は負の電流密度が触媒エッチングのみの結晶層を生じるように変調できる。これは、触媒の存在無しに変調電場のみが用いられる処理と比較して独特である。なぜなら、そのような場合、交互層のうちの１層の多孔性が非常に低い交互層を生成できないからである。そのようなマルチ層スタックのいくつかの実施形態は、２０％未満の多孔性を有する一つのセットの交互層と、３０％を超える多孔性を有する層を備える他のセットと、を含むことができる。
【００３９】
高・低ドーピング濃度が交互であるエピタキシャル層が、（例えば、２１４に示すように）層当たりサブミクロンの厚さで堆積される際には、高堆積速度での堆積処理の制限や、界面全体のドーパントの拡散により、二層の界面全体の濃度勾配は浅くなる。これにより、界面全体の勾配が浅い等、スタックの厚さ全体のドーピングが急激に変化しなくなる。ＳｉＳＥでは、特定のドーピング濃度で形態が多孔質から非多孔質に確実に変化するようにエッチングが調整され、それにより、浅いドーピング濃度勾配が多孔質／非多孔質界面の急なステップ関数に変化する。
【００４０】
ＳｉＳＥの進行に伴い、触媒メッシュは半導体材料スタックをエッチングして、３Ｄ  ＮＡＮＤチャネル及びワードライン分離用のホール及びスリットと、ナノシートＦＥＴ用のフィン及びトレンチとを備えた高アスペクト比のフィーチャを露出させる。ＳｉＳＥは、エッチングストップ層及び／又は時限エッチングを用いて停止できる。エッチング剤組成物及び処理中におけるホール生成により、それらの材料及びドーピング濃度に基づいて、形態の異なる交互フィルムが生じる。また、形態が変化する正確な時間は、エピタキシャル層全体の抵抗、電圧、電流、静電容量等の電気的パラメータを測定することによって検出できる。次にこの情報を用いて、スタック全体の電流を精密に変調できる。
【００４１】
図３Ａから図３Ｂは、本技術の一又は複数の実施形態に係る、ドーピング濃度が異なるエピタキシャルシリコンの交互層を備える基板上のＳｉＳＥ後の多孔質層と非多孔質層との間の急勾配の界面を示す。図３Ａでは、多孔質フィルム３２０の層Ａと非多孔質フィルム３３０の層Ｂとの間の界面３１０が示される。図３Ｂでは、多孔性及び非多孔性セクションを有するいくつかの崩壊壁３４０が示される。
【００４２】
（ＣＩＣＥの触媒材料のＣＭＯＳ互換性）
ＣＩＣＥ処理の各種の実施形態は、エッチングが進むにつれて基板内に沈み、パターニングされていない領域を高アスペクト比のナノ構造として残すパターニングされた触媒を使用できる。トランジスタやメモリデバイス等の半導体用途では、触媒材料は、業界での採用を可能とし且つシリコンにおける深い準位の欠陥を防ぐために、ＣＭＯＳ互換であるべきである。Ａｕ、Ａｇ、Ｐｔ、Ｃｕ、Ｐｄ、Ｗ、Ｎｉ、Ｒｕ、グラフェン、ＴｉＮ、ＲｕＯ２等の材料は、ＳｉＳＥ触媒として使用できる。ＡｕやＣｕ等の金属を高温で処理すると、深い準位の欠陥が現れる。 ＳｉＳＥは常温から低温の処理であるため、このような欠陥の影響は最小限になる可能性がある。更に、Ｐｔ、Ｐｄ、Ｒｕ、ＴｉＮ等のＣＭＯＳ互換性触媒を使用できる。
【００４３】
図４は、本技術の一又は複数の実施形態に係る、金及び白金触媒で作成されたシリコンナノワイヤのＳＥＭ断面を示し、ナノ構造の底部の触媒メッシュの画像を拡大した図である。白金のようなＣＭＯＳ互換性触媒（図４）の場合、堆積及びパターニングは高収率に違いない。白金は、Ｃｌ２でプラズマエッチングを用いてエッチングでき、ＰｔＣｌ２を形成する。２１０℃を超える温度では、ＰｔＣｌ２は揮発性であるため、堆積及びリソグラフィの後に金属をエッチングする実行可能な方法として使用できる。パラジウムにも同様のエッチング方法を使用できる。他の堆積方法は、リソグラフィ後の電着を介するものであり、金属はレジストで覆われていない基板の領域にのみ堆積される。或いは、金属は、電子ビーム堆積等によって、リソグラフィされた領域及び基板の上に堆積されるが、基板と接触する領域のみが、リフトオフを必要とせずに、ＭＡＣＥによってエッチングされる。
【００４４】
触媒メッシュのふらつきを防ぎ、エッチング剤溶液の信頼性の高い輸送のために、接続リンクを備えた連続パターン及び／又は天井、電場を各種の実施形態で用いることができる。得られる高アスペクト比のフィーチャは、低表面張力勾配、超臨界乾燥及び接続されたフィーチャを用いる等の緩和技術によって、崩壊を防ぐことができる。ふらつきや崩壊は、触媒と基板の両方における所望のフィーチャ間のリンクを接続することからなるパターニング技術を用いたり、ＳｉＳＥ処理後に制御された堆積又はエッチングを用いて高アスペクト比のリンクされたフィーチャを所望のデバイス構造に変換したりすることによっても、防止できる。
【００４５】
切断されたフィーチャの高アスペクト比エッチング中に発生する問題は、崩壊の問題である。これはデバイスの歩留まりに非常に有害である。各種の実施形態は、崩壊を防止し且つエッチング中及びエッチング後の構造に安定性を提供するサブ１０ｎｍ支援フィーチャを備えた内部接続ナノ構造を作成することにより、この問題を解決する。例えば、図５Ａから図５Ｂでは、３Ｄ  ＮＡＮＤフラッシュ用の触媒のデザインが示される。ＳｉＳＥの後、得られる構造は高さが２０ミクロンよりも高く、フィーチャサイズが４０ｎｍ未満であってよい。
【００４６】
図５Ａは、本技術の一又は複数の実施形態に係る、触媒材料及び半導体構造内の接続リンク５１０を用いて、各種の孤立触媒５２０及び高アスペクト比（ＨＡＲ）ナノ構造５４０を同時に接続する方法を示す。図５Ｂは、本技術の一又は複数の実施形態に係る、ＳｉＳＥ後に残る高アスペクト比構造を規定する接続領域５４０と、触媒フィーチャ５３０のジオメトリを表す非接続領域とを示す上面図である。各種の実施形態に従って、孤立触媒部分は、ＨＡＲナノ構造が確実に立ち続けるようにリンクを用いて孤立フィーチャを接続するために用いられるアルゴリズムから生成できるパターンを用いて接続され、また均一で制御されたエッチング速度を保証するように、触媒メッシュのふらつきを防ぐ支援をし、エッチング剤の反応物及び生成物の拡散経路を作成する（図５Ａ）。触媒フィーチャが切断されているため、ふらつきが発生する可能性があるが、電場を用いるいくつかの実施形態では防止されてよい。自立フィーチャは、高アスペクト比のラインを強化することで崩壊を防ぐように接続される（図５Ｂ）。
【００４７】
各種の実施形態によれば、接続されたリンクの生成は、理想的な意図されたデザインで孤立しうる触媒材料又は半導体のノードを規定することによって行うことができる。次に、ＣＩＣＥでエッチングされた構造が確実に機械的に安定であるようにリンクを生成できる。ＣＩＣＥ中に触媒が確実にふらつかないように、リンクを最適化することもできる。触媒の設計上のそのような処理エクスカーションの最適化は、グラフ理論に基づく方法や再帰的な分割方法等の標準アルゴリズムを用いて行うことができる。
【００４８】
触媒は、a）ふらつきを防ぐリソグラフィリンク−これらのフィーチャにより、エッチングされた構造にギャップが生じるが、これは、原子層堆積、化学気相成長、電気めっき等の様々な堆積処理を用いて材料で埋めることができる、及び／又はｂ）エッチングされた構造の崩壊を防ぐためのリソグラフィギャップ−これらのフィーチャは、エッチングされた構造内のリンクを安定させる結果となる、のうちの一又は複数を含むことができる。設計上の要件に基づいて、これらのリンクは、リソグラフィ及びエッチング、選択酸化、選択酸化及びエッチング等を用いて除去されてよい。これは、必要に応じて他の領域に安定化材料を堆積した後に行うことができる。
【００４９】
触媒メッシュがリソグラフィリンクとギャップを両方含む場合、リンクされた構造が生じる。更に小さいリンク接続でサブ３０ｎｍフィーチャを製造（加工）することは非常に困難である。電子ビームリソグラフィ等のパターニング方法では、サブ１０ｎｍフィーチャを書き込めるが、大きいオーバレイに悩まされている。一方、フォトリソグラフィは、オーバレイは優れるが、解像度は低い。フォトリソグラフィ及びインプリントリソグラフィ（そのテンプレートは電子ビームリソグラフィで作製）を用いて、後にナノインプリントテンプレートとなるリンクされた最終構造を取得してよい。このようなパターンの一例は、３Ｄ  ＮＡＮＤ及びトランジスタデバイスのセクションで説明される。
【００５０】
孤立又はリンクされた構造を触媒に用いる以外に、各種の実施形態で用いられる最大アスペクト比を拡張するための他の方法は、天井を用いることによる。天井を用いた崩壊防止は、プラズマエッチング又はＳｉＳＥを用いて短く安定した高さまでフィーチャをエッチングし、天井を堆積し、及びＳｉＳＥ処理を続行することにより、実行できる。「天井」は、Ｌ／２等、短いピラーの長さに沿った高さにもできる。但し、Ｌは短く安定したピラーの高さである。これにより、フィーチャが更にエッチングされるにつれて更なる支持が付与され、最大アスペクト比が、短いピラーの上部にある天井のアスペクト比よりも大きくなる。これは高アスペクト比のピラーに構造安定性を付与し、崩壊を防ぐ。
【００５１】
天井は、傾斜堆積や、ポリマーの充填、エッチバック及び天井の堆積、又はスピンコーティング等の方法によって堆積できる。天井に使用できる材料は、ポリマー、スパッタ／堆積半導体、ＣＩＣＥエッチング剤と反応しない金属及び酸化物等を含む。Ｓｉ  ＣＩＣＥエッチング剤には、Ｃｒ、Ｃｒ２Ｏ３、炭素、シリコン、Ａｌ２Ｏ３、ポリマー等の材料を使用できる。いくつかの実施形態では、天井は、更なる低解像度リソグラフィステップによって、又は天井材料に多孔性を誘導する反応によって、多孔質にもできる。一旦基板がエッチングされ、液相又は気相ケミカルエッチングを用いて触媒が除去されると、多孔質天井を除去する前に、原子層堆積等の方法によるメモリフィルム又は誘電体フィラーの堆積を行うことができる。天井材料は、原子層堆積（ＡＬＤ）に対して非選択的になるように調整して、複数の孔が堆積経路を閉じて遮断するのを防ぐこともできる。フィーチャを埋めた後、天井はエッチング又は研磨される。また、エッチング後に高アスペクト比の形状を閉じて、孤立した触媒を使用せずに深いホールを作成するためにも、ＡＬＤを用いることができる。
【００５２】
（エッチングツール）
本技術の各種の実施形態は、１）精密な処理の監視及び制御のためにエッチングが進行するのに伴って、高速（リアルタイム）で、高空間分解能の機能的又は幾何学的な計測学、及び／又は２）リアルタイム計測に基づき、及びエッチング処理を局所的に制御して様々なアレイを有するデバイスの制御された製造（加工）を可能にする独立アドレス指定可能アクチュエータのアレイに基づき、ＣＩＣＥ処理のマルチスケール精密制御を可能にするシステム等の、フィーチャを備えた半導体材料において高アスペクト比のナノ構造のウエハスケールのエッチングを実現できる、独自の高忠実度ナノスケール製造システム（マルチスケール精密ＣＩＣＥ又はＭＳＰ−ＣＩＣＥ）を提供する。
【００５３】
図６Ａから図６Ｅは、本技術の一又は複数の実施形態に係る、ＣＩＣＥの処理チャンバ構成を示す図である。図６Ａは、インクジェット６０５、エッチング剤循環システム６１０、前面電極６１５、電場供給部６２０、ポリマー壁６２５、並びに裏面電極接点及び熱アクチュエータ６３０を備えたシステムを示す。図６Ａに示される実施形態では、シリコンウエハ６３５は、電場制御を可能にするために、前面電極６１５と裏面電極６３０との間に配置されうる。図６Ｂは、ウエハチャック６４０を用いたＣＩＣＥの電場構成のいくつかの実施形態を示す。図６Ｃは、本技術のいくつかの実施形態において使用される更なる熱制御のためのマイクロミラーアレイ、及び局所電気及び熱アクチュエータの裏面接点を備えたエッチング剤のバルク送出のためのセットアップを示す。図６Ｄは、本技術のいくつかの実施形態で使用される更なる熱制御のためのマイクロミラーアレイ、局所電気及び熱アクチュエータの裏面接点、及び前側電極針６４５を備えたエッチング剤のバルク送出のセットアップを示す。図６Ｅは、基板の後方に熱チャック及び埋込電極及び熱アクチュエータ６５０を備えたセットアップを示す。
【００５４】
図６Ａ及び図６Ｂに示す実施形態は、局所上部電極６１５及び裏面電極接点６３０に連結されたインクジェット６０５を用いて、エッチング剤濃度及び電場の局所的な制御を提供する。エッチング用の異なる領域は、低解像度リソグラフィを用いテーパターニングされるポリマー壁６２５を用いて、ウエハの上部で互いに孤立できる。一の実施形態では、これらの壁は、窒化シリコン、酸化アルミニウム、無定形炭素、シリコン又はクロム等の異なる耐エッチング剤材料で作ることができる。図６Ａでは、裏面電極６３０は、電気アクチュエータと熱アクチュエータを両方含み、電気接点は、導電性を向上させるためにドープされてもされなくてもよい金属、シリコン、シリコンカーバイド等の導電性物質を用いて作られる。図６Ｂでは、裏面電気接点６３０は、ウエハ６３５とチャック６４０との間に局所的に含まれる電解質を用いて作られる。電解質は、エッチング剤と同じでもよく、若しくはＣＭＯＳ互換のある希酸、塩基又は塩類等の異なる導電性液体でもよい。図６Ａ及び図６Ｂでは、裏面電極６３０は、電極自体（図６Ａ）又はチャック内（図６Ｂ）に統合された温度制御を含むこともできる。
【００５５】
図６Ｃに示す実施形態では、裏面電極接点６３０及びチャック６４０は、図６Ｂの構成と同様である。一方、エッチング剤は、注入口を用いてウエハ上に全体的に分配され、フロー制御用の排出口を用いて循環されてよい。ウエハ全体にエッチング剤を確実に均一に分散させるために、任意のディフューザ（図示せず）を用いてもよい。エッチング剤の異なる成分は、別の混合チャンバで混合してよく、又は注入口及びディフューザを通過することにより動的に混合してよい。電極６１５は、金属メッシュ、ドープされたシリコンウエハ、ＩＴＯ（インジウムスズ酸化物）又はその他のそのような材料で作ることができ、ポリマー、ＰＴＦＥ、酸化アルミニウム等の耐エッチング剤材料でコーティングできる。コーティングされた材料は、導電性を向上させるためにドープできる。局所的な加熱は、ウエハの上側のマイクロミラーアレイによって、又はチャック６４０の埋込熱アクチュエータによって、ウエハのどちら側でも実施できる。
【００５６】
図６Ｄに示す実施形態では、ウエハ６３５は、セットアップの上部又は底部のいずれかに面することができる。チャック６４０は、電極及び電解質を用いて電場を作成するために用いることができる。電解質は非常に薄い膜であってよく、それにより、チャック６４０の埋込アクチュエータを介した局所的な温度制御を可能にする。或いは、マイクロミラーを用いることができる。任意のディフューザ（図６Ｄには図示せず）は、エッチング剤の均一な分配と、埋込光ファイバを用いた光学計測との両方に使用できる。局所的な電場制御は、鋭い電極チップ６４５を介して、又はチャック６４０の埋込電極によって作成することができる。
【００５７】
図６Ｅは、ウエハ６３５がセットアップのベースに面する実施形態を示す。ベースは、低温で電極及びエッチング剤を含む。ウエハは、電気及び熱アクチュエータを備えるヘッドチャックを用いて上下逆に保持できる。電解質の薄膜は、電気接点を良好にするためにヘッドチャックに存在してもよい。ウエハはヘッドチャックを用いて回転でき、ウエハを回転させながら過剰なエッチング剤を搬送するためにオーバーフローチャンバを使用できる。任意のディフューザ（図示せず）は、エッチング剤を均一に分散可能とするためにベースで用いることができる。ディフューザは、計測用光ケーブルも含めることができる。
【００５８】
ＣＩＣＥは、電気化学エッチング、無電解化学エッチング、触媒促進気相エッチング、触媒促進プラズマエッチング、「デジタル」層の電気化学／無電解化学エッチング（例えば、Ｈ２Ｏ２蒸気及びＨＦ蒸気の交互のパルシングや、Ｈ２Ｏ２液及びＨＦ液の交互のパルシングや、Ｈ２Ｏ２蒸気及びＨＦ液の交互のパルシングや、Ｈ２Ｏ２蒸気及びＨＦ液の交互のパルシングや、多孔度を交互にするために互い違いにされたＨ２Ｏ２、プラズマ及びフッ化物イオンの流れ／圧力や、多孔質層に強い酸化剤を使い、非多孔質層に弱い酸化剤を使う等）、磁場電気化学／無電解化学エッチング、（例えば、厚い高分子物質を追加して、局所的な熱制御と電場制御のためにウエハの上部／底部に局所接触させる、又は温度とともにゲル濃度（ゲルコンシステンシー）を変更することによる）ゲルベースエッチング等の、異なる用途で、触媒や電気、磁気、温度アクチュエータ等とともに、様々なエッチング剤送出方法を用いて実行できる。
【００５９】
いくつかの実施形態では、ＣＩＣＥ処理の前に、触媒パターニング基板上のエッチング剤の化学物質の湿潤特性を変更して、より疎水性又は親水性にすることができる。これは、エッチングの開始が基板の全ての場所で同時に始まることを保証することによって、エッチング処理の均一性を向上させるのに役立つ。基板を蒸気ＨＦ、ピラニア（異なる比率の硫酸及び過酸化水素）、緩衝酸化物エッチング、フッ化水素酸等にさらし、イオン交換水、イソプロピルアルコール、アセトン等でリンスし、乾燥させて水の汚れを防ぐことは、基板上のエッチング剤の濡れを改善できる。
【００６０】
ＣＩＣＥ処理が完了した後、基板をイオン交換水、イソプロピルアルコール、アセトン等でリンスして、エッチング剤が基板から完全に除去されるようにでき、それにより、局所的な過剰なエッチングを回避する。リンスステーションは、エッチング剤の除去後にウエハがイオン交換水で洗い流される処理チャンバと同じにすることができる。それは、リンス後にウエハを乾燥させるためのスピニングシステムも備えることができる。或いは、ウエハは、自動的な取り扱いを用いてＣＩＣＥ処理後に他のリンス及び乾燥ステーションに移動することもできる。
【００６１】
図７Ａは、Ｚモーションアクチュエータ７１０を用いた自動的な取り扱いを備えたＭＳＰ−ＣＩＣＥ処理チャンバ７００の実施形態の断面図を示す。Ｚモーションアクチュエータは、漏れチェック用センサ７２０を用いて漏れを防ぐための良好なシールを確実に作成するために、ヘッドアセンブリ内のボイスコイル、ベースアセンブリ内のベアリング７１５、及びアクチュエータシステム内のコンプライアンスを含んでよい。このＺモーションアクチュエータは、ヘッドアセンブリ７２５をベースアセンブリ７３０に向かって下げるために用いられる。Ｚモーションアクチュエータは、ヘッドアセンブリ、ウエハ、及びベースアセンブリを組み立ててヘッドアセンブリ内の電解質及びベースアセンブリ内のエッチング剤に必要な適切なシールを確実に形成できるように、モーションセンサ、力センサ、又はそれらの組み合わせを用いて制御されてよい。この実施形態では、Ｓｉウエハ基板７３５はベースに面している。
【００６２】
ベースは、ベース電極７４０と、ベース電極への電源７４５と、電極とＳｉウエハからエッチング剤をふさぐために用いられるフルオロポリマー、Ａｌ２Ｏ３、ＳｉＣ、テフロン（登録商標）コーティング材料等の耐エッチング剤材料で作られた長方形断面リング又はＯリング（円形断面ポリマーリング）であるシールリング７５０とを備える。ベースはまた、エッチング剤の流通及び循環のための注入口７５５及び排出口７６０と、エッチング処理をその場（インサイチュ）で光学的に感知するための光ファイバーを含みうるディフューザ７６５とを備える。ベースはまた、Ｓｉウエハを搭載する前にエッチング剤を確実に縁まで満たす（埋める）ように、オーバーフローチャンバ（図示せず）を備えてもよい。ヘッドアセンブリは、ピンチャックゾーン７７０と、電解質ゾーン７８５と、電源７９５とを備える。ピンチャックゾーンは、一又は複数の真空ポート７７５に接続される。
【００６３】
熱アクチュエータ７８０は、ピンチャックゾーンの後ろに埋め込むことができる。サーミスタやヒートシンク等の比例積分制御された熱電加熱／冷却素子を備えた熱アクチュエータを用いる実施形態は、参照により本明細書に組み込まれる（Ａｊａｙ,Ｐ.ｅｔ  ａｌ．，２０１６．インプリントリソグラフィにおけるマルチフィールドサブ５ｎｍオーバレイ．Ｊｏｕｒｎａｌ  ｏｆ  ｖａｃｕｕｍ  ｓｃｉｅｎｃｅ  ａｎｄ  ｔｅｃｈｎｏｌｏｇｙ．Ｂ，Ｎａｎｏｔｅｃｈｎｏｌｏｇｙ  ＆  ｍｉｃｒｏｅｌｅｃｔｒｏｎｉｃｓ：ｍａｔｅｒｉａｌｓ，  ｐｒｏｃｅｓｓｉｎｇ，  ｍｅａｓｕｒｅｍｅｎｔ，＆  ｐｈｅｎｏｍｅｒｎａ：ＪＶＳＴ  Ｂ，３４（６），ｐ０６１６０５）。注入口及び排出口の両方の電解質ポート７９０は、一又は複数の電解質ゾーンに電解質を送り込み、エッチング中にそれをふさぐために用いられる。これにより、ベースが静止したままで、Ｓｉウエハとともにヘッドアセンブリが回転できる構成が可能になる。電解質はエッチング剤とは異なってよく、例えば、ベース電極を用いてＳｉウエハ全体に電場を作成するのに十分な導電率を備えた希酸、塩基、塩類等であってよい。典型的な電解質は希硫酸を含む。
【００６４】
図７Ｂは、ヘッドチャックの実施形態の断面図及び上面図を示す。ピンチャックゾーン７７０はＳｉウエハ７３５を保持するために用いられ、電解質ゾーン７８５はＳｉウエハと電解質との間の接点を作成するために用いられる。この実施形態では、液体電解質を用いて、Ｓｉウエハとの信頼性の高いオーム接点を作成する。他の実施形態では、「電解質ゾーン」内の液体電解質の代わりに、金属又はＳｉＣパッドを用いてよい。ピンチャック及び電解質ゾーンは、チャックへと機械加工されたシール要素７７１を用いて互いに分けられる。電解質ゾーン端部での局所的な電場境界は、Ｓｉウエハの後方で離散的である。しかしながら、Ｓｉウエハの厚さとその電子特性により、異なる電解質ゾーン間の電場線がＳｉウエハの前方で合流する場合がある。
【００６５】
電磁シミュレーションを実行して、効果的な局所的及び全体的電場制御と端部の均一性とのために電解質ゾーン及びピンチャックゾーンの最適な配置を決定できる。一の実施形態では、シール要素は１ｍｍ幅であり、ピンチャック及び電解質ゾーンは同心円状であって、夫々９ｍｍの幅であり、図７Ｂに示すように中央の円形領域で終わる。真空ポート７７５は、ピンチャックゾーンが真空下にあり、ウエハがピン７７２に対して保持されることを確実にするために、空気圧式素子を用いてよい。電解質フローポート７９０は、Ｓｉウエハがチャックによって保持された後に電解質を流すために用いられる。離散熱アクチュエータ７８０は、Ｓｉウエハのピンチャック領域の背後で統合して、局所的な温度制御を容易にできる。一の実施形態では、ヘッドアセンブリは、酸化アルミニウム材料で作られたピンチャック要素を備える。
【００６６】
図７では、ヘッドとベースの間の分離から開始することにより、自動的な取り扱いを実現できる。ベースは静止しており、エッチング剤で縁まで満たされる（埋められる）。これは、オーバーフローチャンバとエッチング剤レベルモニタを用いて確実にできる。ベースのエッチング剤は、注入口バルブ及び排出口バルブを用いて再循環できる。ロボットアームは、エッチングする面をベースに向けた状態でヘッドチャックにＳｉウエハを搭載するために用いられる。一の実施形態では、ロボットアームは、端部（機能デバイスが製造（加工）されていない、ウエハの端部における約１から２ｍｍのゾーンである排除ゾーンのみ）でＳｉウエハの前面に接触し、ウエハの裏面をヘッドチャックの外側のシールリングにアライメントさせる。これが次にピンチャックゾーンで真空を用いてＳｉウエハを保持する。代替の実施形態では、ヘッドチャックは、ベースに面するウエハを保持するロボットアームが、ウエハをヘッドチャックの下に持ってきた後に突出してウエハの端部をつかむ「フィンガ（指）」を、ウエハの端部の周りに含んでよい。フィンガはウエハの端部をつかんでから、ヘッドチャックのピンに向かってウエハを引っ張る。次に真空ゾーンは、ウエハをつかむ。これは、チャック真空ラインの真空センサを用いて検出できる。次にフィンガは、ウエハの端部から離れて、ヘッド内に引き込む。
【００６７】
一旦シールが作成されると、電解質は、一又は複数の電解質ゾーンにポンプで送り込まれる。この部分は、少量の電解質をポンプで送り込む必要性を確実にするために、薄くてもよい。次にＳｉウエハとともにヘッドアセンブリは、Ｚモーションアクチュエータを用いてベースに向かって下げられる。ベース内のエッチング剤とのスムーズな接触を確保し、エッチング剤−ウエハ界面での気泡の形成を最小限に抑えるために、ヘッドアセンブリは、ボイスコイル等のＺモーションアクチュエータの要素を用いて下げられるのに伴い、僅かに傾けられる。一端がエッチング剤と接触すると、ヘッドアセンブリは傾斜して水平構成に戻る。これにより、ウエハとベースの界面に気泡が溜まらないようにできる。次に、ベース内の任意のベアリングは、アセンブリを締付け、力センサを用いてベースとＳｉウエハの間に適切なシールが作成されたかどうかを確認する。
【００６８】
或いは、過剰なエッチング剤は、ウエハの端部付近のオーバーフローチャンバに流れ込んでよい。次に漏れ試験用センサは、ウエハを処理する準備ができていることを確認する。ＣＩＣＥは、ウエハ全体に電場を開始することにより行われてよい。Ｈ２Ｏ２等の酸化剤を必要とする処理では、いずれの初期接触によってもエッチングが時期尚早に開始されないように、ウエハがクランプされた後に酸化剤をベースのエッチング剤にポンプで送り込んでよい。代替の実施形態では、ベース内のエッチング剤の体積は、Ｓｉウエハの前面に接触するのに必要な量よりも僅かに少ない。一旦ヘッドアセンブリがベースに向かうｚ運動を完了すると、エッチング剤をＳｉウエハに接触させるために、少量のエッチング剤がベースチャンバに追加される。気泡がエッチングに悪影響を与えることを防ぐために、ヘッドを僅かに傾けて気泡を逃がしてから水平位置に戻してよく、これにより、ＣＩＣＥの均一なエッチング剤−ウエハ界面を作成される。
【００６９】
図７のＣＩＣＥ処理後のウエハの取り外しも、自動的に取り扱われてよい。一旦ＣＩＣＥ処理が完了すると、ウエハを含むヘッドアセンブリはベースから分離される。次に、ウエハのエッチングされた側をリンスして、表面上のエッチング剤を除去する。これは、ヘッドを回転させてイオン交換水を吹き付けることによって実行できる。ここで、リンスシステムは、ヘッドの下にありベースの上にある領域に移動される。リンスシステムは、ドレイン、イオン交換水用スプレー、及びエッチングされた表面を乾燥させるための加熱空気又は窒素ガスの供給源を含む。一旦Ｓｉウエハの前面が綺麗になると、ヘッド内の電解質を排出し、ウエハを下向きにしてリンスステーションの端部接点に配置する。次にウエハの裏面を同様の方法でリンスし、乾燥させる。次に、ロボットアームがＳｉウエハを取り外し、リンスシステムは、ベース及びヘッドの中央から離される。代替の実施形態では、ヘッドは横方向に移動し、Ｓｉウエハを別のリンスステーションに配置してよい。
【００７０】
ＣＩＣＥを用いた半導体バルク又は超格子ナノ構造のウエハスケールエッチングでは、エッチング深さのばらつき、交互層の多孔性、高アスペクト比ナノ構造の安定性、エッチングの異方性、ウエハエッジ効果、電場均一性、照明均一性等の様々なパラメータの監視と制御を用いることができる。これにより、ＳｉＳＥ中に層毎にエッチングパラメータを監視できる。これは、エッチングされた層の数等をウエハ全体で高レベルの精度で決定するために、パターンジオメトリの局所的な制御と、スタック全体の電流及び電圧の測定とを用いることができる。
【００７１】
更に、周辺回路及び非３Ｄ  ＮＡＮＤアレイ回路に用いられるウエハの領域は、ＳｉＳＥ処理から保護されなければならない。これは、非配列領域をマスキングすることで実行できる。これらのフィーチャの端部付近のエッチング変動は、アクチュエータを用いて調節できる。
【００７２】
１０ミクロンを超える（Ａ．Ｒ＞２５０）深さまでエッチングされる際にサブ４０ｎｍのホールを通るエッチング剤の流通は、電場と、交互の多孔質層の作成とによって可能になる。多孔質層は、横方向のエッチング剤の流れを高め、エッチングの均一性を調節する。各種の実施形態に係る、エッチング剤の流れを増加する別の方法は、接続されたリンクパターンを用いて複数のホールを接続することによる。
【００７３】
アスペクト比の増加によりエッチングが進むにつれて、エッチング剤の拡散が遅くなるためエッチング速度が低下する場合がある。超格子のエッチングされた各層は、電極全体の電流又は電圧や、又はスタックの抵抗等の電気特性の段階的変化をもたらすことができるので、そのような変化は、スタック全体の電気特性の変化を通じて検出できる。この拡散の減少を防ぐために、いくつかの実施形態は、交互の多孔質層を利用して、エッチング剤がエッチフロント、即ち触媒位置に到達するための複数の経路があることを確実にする。いくつかの実施形態では、ＣＩＣＥ処理中の基板の回転を最適化速度で実行し、ウエハの中心から端部までのエッチング剤濃度の均一性を向上できる。
【００７４】
触媒のふらつきの主な原因は、触媒の下にあるホールの密度の不均衡である。触媒のふらつきを防止し、エッチングの垂直方向の異方性を確保するために、電場を印加して、ホールの拡散をウエハの底部に向けることができる。エッチングされる交互ドープ層の数の変化に伴う電極間の抵抗率の変化により、ＳｉＳＥが進行するにつれて必要な電場は変化する。電流制御電源回路を用いることにより、電圧の変化を補償できる。
【００７５】
ＳｉＳＥツールシステムの各種の実施形態は、リアルタイム計測に基づき、及びエッチング処理を局所的に制御して様々な形状とマルチ層を備えるデバイスの制御された製造（加工）を可能にする独立アドレス指定可能アクチュエータのアレイに基づき、ＳｉＳＥ処理のマルチスケール精密制御を可能にする。基板材料の抵抗率とドーピング、必要なジオメトリとアスペクト比、エッチング剤比、電場、温度、処理チャンバの照明等のパラメータは、エッチングを制御するために変更できる。一旦インライン計測によってＳｉＳＥ処理が完了すると、機械内の溶液を洗い流し、触媒用のウェットエッチング剤と交換しなければならない。次に、デバイスが乾燥されるにつれて毛細管力により高アスペクト比のナノ構造が崩壊しうるため、高度な乾燥技術と新規なメッシュアーキテクチャ及び／又は天井を組み合わせた効率的で高度に制御された流体交換を用いテーパターンの崩壊を防ぐことについて説明する。
【００７６】
インライン電気計測及び電気化学エッチング停止は、各種の実施形態で用いてよい。例えば、半導体基板に印加される際の電気バイアスは、エッチングプロファイルをリアルタイムで制御できる。触媒下に発生した余剰ホールの移動による過剰なエッチングは、外部電場により制御できる。ウエハの裏側での負のバイアスは、余剰ホールを引き寄せ、Ｓｉの不要な孔を防ぐ。高速パルスや周期的な逆波形を含む、幅広い範囲の電流、バイアス及び極性の設定により、ウエハ全体の電場をリアルタイムで制御する。電流、電圧、抵抗、静電容量、波形周波数、デューティサイクル、振幅、電極間の距離等の電場パラメータは、触媒のふらつきを防ぎながら交互層の多孔度を制御するためにだけではなく、エッチング状態の変化を検出するために用いられる。
【００７７】
エッチングの進行に伴う基板全体の電流と電圧の測定は、３Ｄ  ＮＡＮＤフラッシュ処理でエッチングされる交互層の数を決定するために用いることができる。また、形態が変化する正確な時間は、エピタキシャル層全体の抵抗、電圧、電流、静電容量等の電気的パラメータを測定することによって検出できる。次にこの情報を用いて、スタック全体の電流を精密に変調できる。
【００７８】
電場は、ＣＩＣＥ処理中の様々な機能に使用できる。例えば、交互の多孔質／非多孔質層の作製、エッチング中の触媒のふらつきの防止、ウエハ全体の均一性の維持、ダイ内のエッチング深さのばらつき、ダイ−ダイ間のばらつき、及び中心−端部間のばらつきの検出等である。局所的に及び全体的に電場を基板全体に印加するには、前面及び裏面接点、端部幅接点、電気裏面接点材料等の制約や異なるＣＭＯＳ処理装置との互換性を確保するためのツール及び処理の設計が必要である。この設計のいくつかの実施形態は、図６Ａから図６Ｅに示される。
【００７９】
複数の機能を実行するために、複数の電場をウエハ全体に印加できる。例えば、１）触媒のふらつきを防止するためにウエハ全体にＤＣ電圧、２）交互の多孔質／非多孔質層を作成するための、ある一定の波形、周波数、波長、デューティサイクルを有する交互電場、３）エッチングされる基板の多孔性に影響を与えない周波数及び電圧でのパルス電場を介した中心から端部までのエッチングの局所的な変化の検出。及び／又は４）各局所電極の電流、電圧、抵抗、静電容量等の測定によるエッチング深さの監視等である。
【００８０】
電場とは別に、温度もＣＩＣＥのエッチング速度に影響を与えうる。例えば、ＣＩＣＥのエッチング速度はエッチング剤の温度に依存し、０℃付近で指数関数的に低下することが文献に示されている。（参照：Ｂａｃｋｅｒｓ，Ａ．ｅｔ  ａｌ．，２０１６．シリコンの金属支援ケミカルエッチングにおける温度依存細孔形成．ＥＣＳ  ＪＯＵＲＮＡＬ  ｏｆ  Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｓｃｉｅｎｃｅ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ，５（１２），ｐｐ．６５３−６５６は、あらゆる目的でその全体が参照により本明細書に組み込まれる）。各種の実施形態は、液体窒素及びドライアイス等の冷却剤を用いて局所的なエッチング剤温度をゼロ度付近に維持することによりエッチング温度を局所的に制御し、基板の温度を局所的に変更することにより、この特性を利用する。これは、局所的に溶液を加熱できるウエハ付近の熱チャック、マイクロミラー又は電極を用いて行うことができる。或いは、エッチング剤の温度は、各ダイの個々のウェルを用いることにより、局所的に制御できる。個々のウェルは、有限で温度制御されたエッチング剤容量で満たされて（埋められて）おり、ポンプでくみ出され又は循環される。いくつかの実施形態では、温度は、サーマルカメラ、熱電対等を用いて、ウエハ全体にわたって精密にマッピングすることができる。
【００８１】
光学イメージングシステムは、広いサンプル領域の反射率をリアルタイムで測定するために用いられる。サンプルは、既知のスペクトル成分の光で照射される。光は、白色光、着色光、単一波長、狭い又は広いスペクトル帯域等である。次にカメラは、この光を反射するサンプルを画像化できる。カメラは、モノクロ、カラー（ＲＧＢ）、マルチスペクトル、ハイ経路ペクトル等であってよい。現代のカメラに見られるマルチメガピクセルの解像度により、サンプル上の何百万も個所を同時に観察できる。ビデオフレームレートにより、その場（インサイチュ）リアルタイム測定が可能になる。各画像は、サンプルの反射率画像を計算するために参照の画像で分割するか、又はそのまま使用できる。画像処理アルゴリズムは、処理の完了を決定し、サンプル内及びサンプル間でのＭＳＰ−ＣＩＣＥの均一性に関するデータを収集する。ＣＩＣＥを用いてＳｉナノワイヤ（ＮＷ）を作成する実施形態では、可変形状のＳｉ  ＮＷの光学特性は、白色光照明下で広域スペクトルの色彩をもたらす。ＣＩＣＥを使用した予備実験では、サンプルは、ＣＩＣＥエッチング中に色相に大きな変化を示している。ナノワイヤのピッチと直径は比較的固定されたままなので、サンプルの色相の変化を観察することは、ナノワイヤの高さ、故にエッチングの深さの有用な指標である。色相の変化は、存在する光のスペクトル成分の関数としてサンプルの反射率を測定することによって特性評価できる。
【００８２】
交互層のスペクトル特性も、エッチング処理中の層の数及び多孔性の検出を可能にするために用いることができる。赤外線（ＩＲ）分光法を用いて、その場（インサイチュ）でエッチング層を決定できる。これは、文献においてブラッグ反射器とルーゲートフィルタを特性評価するために用いられるものと同様の計測を用いる。一の実施形態では、エッチングチャンバ内のディフューザプレート内の光ケーブルを、そのような計測要素を組み込むために用いることができる。
【００８３】
ウエハの裏側からの可視光波長は、ＣＩＣＥ中にエッチングの深さを検出できない。代わりに、赤外線（ＩＲ）分光法を使用できる。なぜなら、エッチング状態を検出する迅速で非破壊的なその場（インサイチュ）方法だからである。シリコンはＩＲ波長では透明であるが、ＰｔやＰｄ等の触媒はそうではない。この区別は、特定の場合のＣＩＣＥ処理においてエッチング速度とエッチング深さとの両方を決定するために用いることができる。
【００８４】
エッチング剤の濃度は、様々な技術を用いて測定できる。例えば、いくつかの実施形態では、ＨＦが濃度と導電率との間に線形依存性を有するので、導電率測定を用いてよい。いくつかの実施形態では、屈折率測定を用いてよい。例えば、溶液と接触する光学窓を用いて濁度、回折及び吸収を回避する反射タイプのジオメトリを介して屈折率（ＲＩ）を測定するために光学計測システムを用いることができる。
【００８５】
ウエハ全体のエッチング剤濃度の均一性を確保するために、ウエハチャックを用いてウエハを回転できる。ここで、局所的な電場は、チャック上の局所電極のスピニングアレイをパターニングされた固定導体ディスクに接続することによって提供できる。局所電極は、スリップリングを用いテーパターニングされた固定導体ディスクに接続できる。エッチング剤の化学物質との親和性はテフロンコーティングを用いることで確保できる。
【００８６】
いくつかの実施形態では、「先遣」ウエハを用いてエッチングを最適化すでき、先遣ウエハは、各種のその場（インサイチュ）（オンライン）及びその場外（エクスサイチュ）（オフライン）方法を用いて検査できる。オフライン計測は、スキャトロメトリ、エリプソメトリ、光学特性サイズ測定、レーザースキャン、走査型電子顕微鏡（ＳＥＭ）、原子間力顕微鏡（ＡＦＭ）、透過型電子顕微鏡（ＴＥＭ）、Ｘ線回折（ＸＲＤ）等の各種の破壊的及び非破壊的検査方法で構成される。収集されたデータは、画像処理アルゴリズムを用いて解析され、欠陥の原因と処理エクスカーションを特定する。
【００８７】
磁場、圧力変動、電磁場、均一性を向上させて気泡の付着を防ぐための溶剤、ウエハの回転、エッジ効果、エッチング剤の吹き付け、エッチング剤の噴霧も、必要に応じてＣＩＣＥツールのいくつかの実施形態に含めることができる。
【００８８】
（全体的なツール設計と制御スキーム）
いくつかの実施形態は、半導体基板の高アスペクト比エッチングのためのウエハスケールシステムを提供する。いくつかの実施形態で用いられるマルチスケール精度（ＭＳＰ）ＣＩＣＥシステムは、大規模アレイ電極及びリアルタイム光学イメージングシステム等のセンサ及びアクチュエータの設置を可能にするモジュール式アーキテクチャを有することができる。図８Ａから図８Ｃは、ＭＳＰ_ＣＩＣＥツールセットアップの一例、詳細な処理チャンバレイアウトの一例、及び一又は複数の実施形態で使用される処理フローの一例を示す。いくつかの実施形態では、独立制御される電極の大規模アレイに基づいて、制御されたウエハスケールのナノ製造を達成するために、非線形最適プロセス制御スキームを用いることができる。
【００８９】
図８Ａは、自動化された基板、電極及びエッチングセル搭載を備えた、完全エッチングツールの断面図を示す。図８Ｂは、処理チャンバ８１５のいくつかの実施形態の詳細な断面図を示す。図８Ｂに示されるように、エッチングツールは、ローディングドック８０５、ロボットアーム８１０、処理チャンバ８１５、上部電極８２０、チューナブル光源８２５、ウエハチャック８３０、ウエハチャックホルダ８３５、スターラ８４０、電源８４５、複数のセンサ８５０、排水管８５５、光学計測システム８６０、高解像度カメラ８６５、下部電極８７０、循環セットアップ８８０、排気部８８５、及び入口流８９０を含むことができる。図示された実施形態では、処理チャンバ８１５は、ウエハをウエハチャック８３０上に配置するロボットアーム８１０を含むことができる。ウエハチャック８３０は、ウエハチャックホルダ８３５上に位置できる。ウエハチャックホルダ及びウエハチャックアセンブリは、下部電極８７０及び上部電極８２０と接触している電解質を分離する。これにより、確実に電場がウエハ全体に適用される。処理チャンバ８１５は、高解像度カメラ８６５及びチューナブル光源８２５を含みうるインライン光学計測システム８６０を含むこともできる。各種の実施形態に係る処理チャンバ８１５は、下部電解質及び上部電解質／エッチング剤用の入口流８９０、排出管８５５、及び循環セットアップ８８０を備えたエッチングフローシステムも含むことができる。エッチングフローシステムは、スターラ８４０（例えば、磁気スターラ）も含んでよい。電源８４５を備えた第１電極８２０及び第２電極８７０を用いて、ウエハ全体に電場を印加できる。インライン計測は、埋め込まれた複数のセンサ８５０（例えば、温度、電場特性、流体濃度特性等）を用いて行うことができる。排気部８８５は、煙霧の排出に使用できる。プロセッサ８９０は、一又は複数のアルゴリズムを用いて処理を制御できる。
【００９０】
図８Ａから図８Ｂに示す実施形態では、パターニングされた触媒を有するウエハがローディングドック８０５に搭載される。ロボットアーム８１０を用いて、ウエハを処理チャンバ８１５に移送できる。次に、透明上部電極８２０は、ウエハホルダの上のレール上に配置できる。処理が完了すると、上部電極アレイ８２０を取り外すことができ、ウエハは取り外されてローディングドック８０５に戻される。このツールを構築する上での重要な課題は、システムの全要素がＨＦ（フッ化水素酸）と親和性があることである。各種の実施形態は、ＨＦと接触する全ての機器を、Ｈ２Ｏ２とも親和性があるテフロンＰＴＦＥ、エポキシ、ＴＰＸ（又はＰＭＰ）、ポリプロピレン（ＰＰ）及びＰＶＤＦ等のポリマーで被覆することによりこれを行うことを提案する。ＴＰＸとエポキシは透明で処理しやすい。
【００９１】
用途の要件に基づいて、ウエハチャックは、ウエハとの裏面接点の無いベルヌーイチャックであってよく、又はウエハの前面にウェットエッチング剤を入れるＯリングを有することもできる。チャンバ内のエッチング剤成分（ＨＦ、Ｈ２Ｏ２、エタノール、イソプロピルアルコール、イオン交換水等）の相対比を制御するために、フローバルブとアクチュエータを使用できる。エッチング剤は、インクジェットによって局所的に、又はフローバルブによってウエハ全体に分配できる。エッチング及び触媒メッシュの除去後、エッチング剤はイオン交換水で洗い流され、低表面張力の液体で置換されてよい。ドレン弁は、流体を安全に廃棄するか、又は流体をその後のエッチングで用いるために保管する。
【００９２】
図８Ｃは、エッチングツールにおいてウエハが経る各種処理の一例を示す。ウエハは、ウエハのＦＯＵＰ（フロントオープニングユニバーサルポッド）を含みうるローディングドック８１２を用いて、ツールに搭載できる。ロボットアーム（又は他の輸送機構）は、ローディングドック８０５から処理チャンバ８１５にウエハを輸送できる。処理チャンバ８１５は、前処理８１６、エッチング８１８、後処理８２８、及びリンスステップ８３０用の一又は複数のチャンバを備えてよい。
【００９３】
前処理ステップ８１６は、リフトオフ処理であってよく、又はピラニア（硫酸及び過酸化水素）、蒸気ＨＦ、希釈ＨＦ、緩衝酸化膜エッチング、エタノール、アセトン、イソプロピルアルコール、イオン交換水の分配等の表面改質ステップであってよい。前処理ステップは、酸素、二酸化炭素プラズマ等の酸化プラズマや、又は水素、アンモニアプラズマ等の水素化プラズマを用いるプラズマ活性化を介してもよい。ヘリウム又はアルゴンプラズマも使用できる。
【００９４】
次に、エッチング処理８１８は、その場（インサイチュ）での監視及び制御のためのセンサ及びアクチュエータを用いてウエハ上で行うことができる。例えば以下の通り。
●フロー制御８２４は、エッチング剤濃度測定を含むことができる。各種の実施形態によれば、エッチング剤の濃度は、２つの技術を用いて測定される。即ち、ａ）導電率測定−ＨＦは、濃度と導電率の間に線形依存性を有する、並びにｂ）屈折率測定−光学計測システムは、溶液と接触する光学窓を用いて濁度、回折及び吸収を回避する反射タイプのジオメトリを介して屈折率（ＲＩ）を測定する。
●局所的な温度制御８２２：エッチング速度は、局所的な温度とメッシュプロファイルに依存する。温度アクチュエータウエハチャックを用いて、各種の実施形態は、処理制御のために局所的な温度変動を制御できる。
●処理チャンバの環境制御（図８Ｃには図示せず）：ツールは取り囲まれており、不活性ガスの流れがある。圧力と全体的な温度は監視及び制御される。コンピュータインタフェースは、オペレータの安全を促進し、画像処理を用いてエッチングを監視するために用いられ、温度と電場を制御するために用いられる。
●電場８２６：半導体基板に印加される際の電気バイアスは、エッチングプロファイルをリアルタイムで制御できる。触媒下に発生した余剰ホールの移動による過剰なエッチングは、外部電場により制御できる。ウエハの裏側での負のバイアスは、余剰ホールを引き寄せ、Ｓｉの不要な孔を防ぐ。電気バイアスの増加に伴いエッチング速度は低下するが、高スループット向けにエッチング速度を十分高く保つためにより高い温度を用いることができる。ＭＳＰ-ＣＩＣＥはウエハの異なる領域の多様なパターン密度及び形状に用いられるので、電極アレイを用いて、異なるパターン上の電場を局所的に制御及び減衰させてエッチングの均一性を確保する。高速パルスや周期的な逆波形を含む広範囲の電流、バイアス、極性の設定により、ウエハ全体の電場をリアルタイムで制御する。ガラス又はサファイアウエハ上のＩＴＯフィルム、ドープＳｉウェハ（ＩＲに対して透明）、白金メッシュ又は光ファイバ等の透明な上部電極をウエハの上方又は下方で用いて、光学測定を行うことができる。下部電極は、局所的な制御用のアレイにすることができ、様々な下部電極アレイの容易な設置と調査を可能にするためにモジュールデザインが選択される。上部電極及び下部電極と電解質とは、ウエハチャックとウエハチャックホルダセンブリを用いて互いに孤立している。クロストークはシミュレーションを用いて最小化される。エッチングの進行に伴う基板全体の電流と電圧の測定は、３Ｄ  ＮＡＮＤフラッシュ処理でエッチングされた交互層の数を決定するために、又は例えば基板に埋め込みエピ層がある場合にナノ構造エッチングのエッチング停止インジケーターとして用いることができる。
●インライン光学計測８２０：ＲＧＢカメラ、光ファイバ、スペクトルイメージングセットアップを含む光学イメージングシステムを用いて、広いサンプル領域の反射率をリアルタイムで測定する。画像処理アルゴリズムは、処理の完了を決定し、サンプル内及びサンプル間でのＭＳＰ-ＣＩＣＥの均一性に関するデータを収集する。
【００９５】
後処理８２８は、触媒金属のエッチング及び基板のリンス及び乾燥を含んでよい。高アスペクト比のエッチングされたナノ構造の崩壊を防ぐために、流体移送を用いて、表面張力勾配（マランゴニ効果）、低表面張力の流体移送、又は臨界点乾燥ツールへの移送のためのウエハの準備を可能にする。
【００９６】
一の実施形態では、シリコンの抵抗率及びドーピングと、必要とされるジオメトリ及びアスペクト比とに基づいて、エッチング比を調整して所望の結果を得ることができる。処理チャンバの電場、温度、照度等の要因も、エッチングを制御するために変更できる。一旦インライン計測によって検出されたＣＩＣＥ処理が完了したら、機械の溶液を洗い流し、触媒用のウェットエッチング剤と置換しなければならない。次に、デバイスの乾燥時には毛管力によって高アスペクト比のナノワイヤが崩壊する可能性があるため、高度な乾燥技術と新規なメッシュアーキテクチャ及び／又は天井を組み合わせた効率的で高度に制御された流体交換を用いテーパターンの崩壊を防止する。
【００９７】
一旦ＭＳＰ−ＣＩＣＥシステムの設計及び製造（加工）（光学イメージングシステム及び電気的パラメータ測定を含む）が完了すると、ＭＳＰ−ＣＩＣＥシステムを操作してウエハスケールのデバイス固有のＶＡ−ＮＳを製造（加工）するための最適な制御技術を開発する必要がある。先に説明したように、ＤＲＡＭ用の成形ナノワイヤ又は３Ｄ  ＮＡＮＤフラッシュスタックにおける複数の異なる層でのエッチングの進行を監視する能力を持つことが重要です。これは、ウエハ全体にわたって高レベルの精度でエッチングされた層の数等を決定するために、パターンジオメトリの局所的な制御とスタック全体の電流と電圧の測定とが必要とする。
【００９８】
重要な課題は、ウエハ全体の検出出力と制御変数との関係を提供するシステム全体のフォワードモデルは、高非線形であることが予想され、ＭＳＰ−ＣＩＣＥシステムの複雑さのために実験的に検証された包括的モデルの取得を困難にすることである。しかしながら、この処理のある側面は、確立された物理モデルを通じてモデル化できる。例えば、各種の実施形態において、制御変数は、温度、化学組成、及び電場を含むことができ、化学組成の変動は、輸送を支配する方程式の助けを借りて解析的にモデル化できる。電場及び温度の制御は、数百から数千ものアクチュエータで構成されるアクチュエータの大規模アレイに分散でき、エッチング処理の局所的な制御を提供する。また、それらの分布も、物
理モデルを通じてモデル化できる。
【００９９】
しかしながら、エッチング処理への影響を確立するモデルはあまり明確ではない。光学イメージングシステムは、１ｍｍ２以上の高空間分解能及び１ｎｍ以上の高波長分解能を有するスペクトル情報を提供することが期待される。システムの光学的、熱的、及び電気的出力は、前述の制御変数を用いてシステムの処理を自動制御するために使用できる大容量の感知情報を提供する。ＭＳＰ−ＣＩＣＥシステムの自動処理制御は、２つの異なるカテゴリに分類できる。即ち、（i）目標出力を得るためのオフラインの最適化及び処理パラメータの調整、及び（ii）欠陥の最小化及び歩留まりの最大化のための処理パラメータのリアルタイム調整である。後者は、十分に確立されて大容量データを提供する処理に依存する。前者は、大容量データがない場合の処理パラメータの最適化に依存する。次の段落では、その場（インサイチュ）測定及びオフライン測定の助けを借りて所定のパターンジオメトリのベースライン処理を確立するための処理パラメータを最適化できるスキームについて、説明する。
【０１００】
図９は、大容量データがない場合に自動処理制御の第１カテゴリを実行するために使用できる学習アルゴリズムベースのコントローラ９００を示す。即ち、遺伝的アルゴリズム、ニューラルネットワーク等の進化的アルゴリズムが含む学習アルゴリズムの助けを借りて、目標出力の最適処理パラメータを決定することである。このスキームは、その場（インサイチュ）での電気的及び光学的フィードバックの両方に加えて、先遣ウエハ上でのエリプソメトリやＣＤ−ＳＥＭ等のオフライン測定にも依存する。このオフライン構成要素の存在により、先遣ウエハを用いた各実験のサイクルタイムは高くなりすぎる可能性があり、そのため、個々の実験というよりはむしろ、実験数を少なくするか、又は組み合わせセットを表す各先遣ウエハが必要である。この実施形態は、遺伝的アルゴリズムの文脈で更に説明する。このスキームの第１ステップ９１０は、最適化のための目標出力及び対応する目的関数を規定することである。次に初期「母集団」９２０が生成される。遺伝的アルゴリズムは、母集団内の個体間の相互作用に依存する。ここで、各個体は、一つのセットの制御変数又はモデルパラメータ９２５である。一の実施形態では、各母集団は、実験計画であってよく、単一ウエハに限定されてよい。
【０１０１】
例えば、各ウエハが電気的及び光学的フィードバックを提供できる１０×１０平方ｍｍのゾーンで構成される場合、各ウエハ上にそのようなゾーンがＯ（７００）個存在する可能性があるため、各実験で最大７００の母集団サイズを提供できる。他の実施形態では、母集団サイズは、２０等のより低い数に維持されてよく、各個々の実験は、ウエハ全体で３５のコピーを有する。次にこの母集団は、ＣＩＣＥ処理９３０を実行するために用いられる。次にステップ９４０に示すように、センサを用いて、ＣＩＣＥの前、最中、後での基板に関する情報を抽出する。このスキームで感知された情報は、イメージングシステム等のインライン計測センサと、ウエハ上のオフライン測定（ＣＤ−ＳＥＭ、光学的、電気的等）との両方の出力を含みうる（９４５）。その後、感知情報は、所望の出力又は目的関数に対して適合される（９５０）。
【０１０２】
所望の出力パラメータには、エッチングされた構造のスペクトルシグネチャ、エッチング処理中のウエハ全体の抵抗や静電容量等の電気的パラメータ、ウエハの一又は複数部分の光学画像及びＣＤ−ＳＥＭ等が含まれる。感知情報を用いて計算された目的関数に基づき、母集団相互作用パラメータを用いて、制御変数の新たなバッチが生成される（９６５）。次に新たなバッチを用いてＣＩＣＥが実行され、その結果はセンサを用いて評価される。感知情報が所望の結果の範囲内であれば、制御変数の調整は完了する。そうでなければ、制御変数最適化処理はウエハの最終の数に到達するまで繰り返される（９６０）。一の実施形態では、遺伝的アルゴリズムコントローラは、実際の処理実行のための所望の最適な処理パラメータに近づくように意図的に設計されており、所望の処理性能を最終的に達成させることは、次に説明するリアルタイムのその場（インサイチュ）処理制御スキーム９３５によって引き継がれる。
自動処理制御の第２カテゴリは、所望の処理パフォーマンスを実現するために、処理パラメータのリアルタイム調整のためのデータ解析に依存する。半導体製造等の現在の高度な製造工場は、高レベルの自動化で製造歩留まりを最大化するために、これらの概念に大きく依存している。このカテゴリの自動処理制御には、実行間制御から予測メンテナンスに至るまで、いくつかの概念が存在する。このスキームを支える重要な概念は、その場（インサイチュ）光出力等の大容量の感覚情報を用いて、ヒューリスティック（例えば、制御及び感知変数間のマッピングを決定するニューラルネットワーク）、統計（例えば、統計的処理制御）、及び最適な処理パラメータに到達するための物理モデル又はヒューリスティックモデルに基づいてリアルタイム解析を実行することである。そのようなモデルから利益を得る状況の一例は、制御変数の変化から、感知された出力での対応する変化までの時間遅延を正確に予測する能力である。更に、このような手法を用いて、仮想ＭＳＰ−ＣＩＣＥツール、即ち、第１カテゴリによりオフラインプロセスの調整に使用できる、物理フォワードモデルのプロキシである実際のツールの絶えず適応するシミュレーションも構築できる。このような仮想ツールモデルは、ツール固有であり、エッチングされるリソグラフパターンに固有である。また、電気及び熱コントローラ等での製造の許容誤差が異なったツールにおいて異なる処理シグネチャを引き起こす可能性があるため、同じ設計であったとしても、ツールによって異なる場合がある。
ＣＩＣＥシステムの各種の実施形態は、Ｓｉ、Ｇｅ、ＳｉｘＧｅ１−ｘ、ＧａＮ、ＩｎＰ、ＧａＡｓ、ＩｎＡｓ、ＧａＰ、ＩｎＧａＳ、ＩｎＧａＰ、ＳｉＣ等であるがこれらに限定されない各種の基板や半導体のマルチ層を支持してよい。更に、Ａｇ、Ａｕ、Ｐｄ、Ｐｔ、Ｃｕ、Ｎｉ、Ｔｉ、Ａｌ、Ｗ、ＴｉＮ、ＴａＮ、ＲｕＯ２、ＩｒＯ２、グラフェン等であるがこれらに限定されない各種の触媒を用いてよい。ＭＳＰ−ＣＩＣＥシステムのいくつかの実施形態は、プラズマエッチング、化学気相エッチング、電着（選択的）等であるがこれらに限定されない各種のパターニング技術を用いてよい。いくつかの実施形態で用いてよい除去技術は、化学気相エッチング、電解エッチング、及び／又はウェットケミカルエッチングが含むが、これらに限定されない。いくつかの実施形態は、各種のエッチング剤（例えば、ＨＦ、Ｈ２ＳＯ４、ＨＣｌ、Ｈ２Ｏ等）、酸化剤（例えば、Ｈ２０２、Ｖ２０５、ＫＭｎＯ４、Ｏ２、ＨＮＯ３、電場等）、溶媒、添加物（例えば、Ｈ２Ｏ、エタノール、ＩＰＡ、ＤＭＳＯ、ポリマー（ＰＶＡ、ＰＬＡ等）、Ｈ２ＳＯ４等））、エッチング剤の状態（例えば、液体、蒸気、固体ゲル、プラズマ）、及び／又は触媒支援エッチング処理（例えば、電気化学エッチング、無電界化学エッチング、気相エッチング、プラズマエッチング、「デジタル」層の電気化学/無電解化学エッチング、磁場電気化学/無電解化学エッチング、ゲルベースのエッチング）を用いてよいが、これらに限定されない。更に、様々な局所的及び全体的なエッチング監視技術を用いてよい。例として、電場（例えば、電流、電圧、静電容量、インダクタンス、インピーダンス、コンダクタンス等）、光学計測（例えば、カメラ、分光光度計、画像処理等を使用）、濃度測定（例えば、屈折率、溶液のコンダクタンス）、圧力（例えば、蒸気圧）、温度（例えば、熱電対、ＩＲカメラ等を使用）を含むが、これらに限定されない。いくつかの実施形態は、電場（例えば、電流、電圧、波形、波長、周波数、デューティサイクル、パルス電場等）、光学計測（例えば、照明）、濃度（例えば、エッチング剤濃度、混合や拡散）、及び／又は温度（例えば、熱チャック、マイクロミラー等を使用）に基づく局所的及び全体的なエッチング制御を用いてよい。セットアップの各種の実施形態は、業界標準のウエハ、又は標準ＣＭＯＳ処理を経るウエハをエッチングできる。そのようないくつかの実施形態は、エッチング剤と親和性があってよい。いくつかの実施形態は、全ての基板及びエッチング成分及び化学物質の自動的な取り扱いを提供してよい。
【０１０３】
一の実施形態では、エッチング剤は蒸気形態であることができる。蒸気ベースのＣＩＣＥ用の装置は、熱チャックを用いた局所的温度制御と、各成分の蒸気圧の監視と、及び／又はプラズマ形態で電場を印加することとを備える。蒸気を用いて、次の方法で「デジタル」層の電気化学/無電解化学エッチングを容易に行える。即ち、１）Ｈ２Ｏ２蒸気及びＨＦ蒸気の交互のパルシングや、２）Ｈ２Ｏ２液及びＨＦ液の交互のパルシングや、３）Ｈ２Ｏ２蒸気及びＨＦ液の交互のパルシングや、４）Ｈ２Ｏ２蒸気及びＨＦ液の交互のパルシングや、５）多孔度を交互にするために互い違いにされたＨ２Ｏ２、プラズマ及びフッ化物イオンの流れ／圧力や、６）多孔質層に強い酸化剤を使い、非多孔質層に弱い酸化剤を使うことである。
【０１０４】
（３Ｄ  ＮＡＮＤフラッシュ）
現在のパターン転写技術によって作られた高度なメモリアーキテクチャのスケーラビリティは、高アスペクト比プラズマエッチングによるエッチングマスクの劣化、側壁の損傷及びゼロ以外のテーパによって制限される。 ３Ｄ  ＮＡＮＤフラッシュ等の不揮発性メモリアーキテクチャでは、単位面積当たりの記憶容量を増やすために、６４層を超える交互材料の非常に高いアスペクト比のエッチングが必要である。層の増加に伴い、（１）多層堆積、（２）異方性で高アスペクト比のチャネル及びトレンチエッチング、及び（３）各層への接点を規定するための階段エッチングのコストと信頼性が、スケーリングの主な制限要因になる。各種の実施形態は、異方性且つ高度に選択的なエッチング技術を用いて、垂直３Ｄメモリアーキテクチャ及び半導体処理統合を提供する。
【０１０５】
本技術の各種の実施形態は、メモリ性能及びスケーラビリティの向上を得るために各種の学際的技術を組み込んだ新規のリソグラフィパターン、材料スタック及び処理フローを規定する。３Ｄ  ＮＡＮＤフラッシュ処理フローには、リソグラフィ及び高アスペクト比のエッチングステップの数を削減しながら、金属又は結晶シリコンゲート、傾斜階段エッチング、結晶シリコンチャネル及び低ｋ多孔質誘電体を可能にする半導体材料スタックが組み込まれている。いくつかの実施形態では、この目的のためのウエハスケールマルチスケール精密シリコン超格子エッチング（ＭＳＰ−ＳｉＳＥ）製造（加工）ツールも開示される。このエッチング技術の高い選択性と異方性により、不特定多数の３Ｄ  ＮＡＮＤフラッシュ層を可能となる。
【０１０６】
３Ｄ  ＮＡＮＤフラッシュのＩＴＲＳロードマップでは、メモリ層の数が、２０１６年の４８層から２０３０年には５１２に着実に増加し、８０ｎｍハーフピッチになると予測している。これには、交互材料層において異方性が高く（−９０°）高アスペクト比のエッチングを著しく発展させる必要がある。現在のプラズマエッチング法は、この異方性と選択性の維持を確実にするために、高価で時間のかかる交互の堆積及びエッチングステップを伴う。ゼロ以外のプラズマエッチングテーパ角度は、確実に達成できる層スタックの最大数を制限する。また、ゼロ以外のテーパにより、プラズマエッチングによってエッチングされるチャネルは、最下層がリソグラフィで規定された最上層よりもはるかに小さい臨界寸法を有しているため、確実にスケーリングできる層の数を制限する。夫々６４層のメモリ層を備える複数のウエハを積み重ねることによりこの制限を克服する回避策は、非効率的で高価であり、デバイスの容積を増加させる。アスペクト比依存エッチング（ＡＲＤＥ）によりプラズマエッチングでは異なる形状を同時に且つ確実にエッチングできないため、円形チャネルと長方形スリットには、個別のリソグラフィ及びエッチングステップが必要である。個々の層への接点のための「階段」の製造（加工）には、エッチングマスクを保存しようとしながら、リソグラフィ及びエッチングステップが複数必要である。本技術の各種の実施形態は、３Ｄ  ＮＡＮＤフラッシュの将来の需要に拡張できる、高い選択性と異方性を備えた安価な高アスペクト比のエッチングを可能にすることにより、それを解決することを目的とする。
【０１０７】
業界で最も人気のあるアーキテクチャのうちの２つは、ＢｉＣＳとＴＣＡＴである。どちらのアーキテクチャも、スタック（プレート及び誘電体のマルチ層）、パンチ（多層スタック全体のエッチングホール）、プラグ（エッチングされたホールにメモリフィルムとピラー電極を堆積）の基本概念を用いる。次に各プレートへの接点を作成するために、階段エッチングが行われる。ＢｉＣＳは酸化シリコン／ポリ-Ｓｉスタックを用いるが、ＴＣＡＴは酸化シリコン／窒化シリコンスタックを用いる。この場合、窒化シリコンは後にタングステン等の導線用の抵抗率の低い材料に置換される。Ｐ−ＢｉＣＳは、ＢｉＣＳの変形であり、ソース・ゲート性能がより良好で低い。
【０１０８】
垂直チャネル及び垂直ゲートアーキテクチャの両方に対して、ＳｉＳＥを用いてエッチングできる新規な材料スタックと処理フローが提案されている。触媒パターンは、円形チャネルと長方形スリットの両方を高アスペクト比の異方性エッチングで同時にエッチングできるように、リソグラフィで規定される。材料スタックは、バルクＳｉ、又は異なるドーパントタイプ及び／又はドーピング濃度のＳｉ、Ｇｅのような半導体材料の交互層で作られる。ＣＩＣＥエッチングは、層選択処理のための、異なるエッチング速度及び酸化速度を有する層を生じる。これにより、層数の増加とハーフピッチの減少が可能になり、その結果、ダイ当たりの記憶容量が何倍にも増加する。また、チャネル及びスリット両方のリソグラフィステップと高アスペクト比のエッチングステップとを組み合わせることにより、ウエハ当たりのコストの著しく増加される。任意のアルカリ結晶面依存エッチングは、プラズマエッチングで階段に変換できるテーパに対しても実行できる。
【０１０９】
一部の実施形態は、チャージトラップ（ＣＴ）及びフローティングゲート（ＦＧ）ＮＡＮＤフラッシュメモリの両方に使用できる。下部選択ゲート（ＬＳＧ）は、交互の材料スタックの堆積の前又は後に製造（加工）できる。メモリ材料はＣＴ又はＦＧのいずれかでありうる。時限エッチングを用いて、３Ｄ  ＦＧ  ＮＡＮＤの酸化多孔質層にリセス（陥凹部）を作成できる。チャネル内のポリシリコン及びコアフィラーの堆積は、ＣＩＣＥエッチングの前（チャネルの最後の処理）又は後（誘電体の最後の処理）に実行できる。ゲートラストアプローチの一の実施形態では、Ｓｉ及びＧｅ層をエッチングすることができ、低ｋ誘電体で埋める前にＧｅを除去できる。
よって、最終デバイスは、導電性（又はドープされた半導体）及び絶縁性材料の交互層が２０層を超える３Ｄ  ＮＡＮＤフラッシュメモリアレイである。ここで、垂直ゲート又は垂直チャネルは非常に垂直であり、角度は８９．５°を超える。この角度は、走査型電子顕微鏡（ＳＥＭ）を用いて断面画像を取得し、その後ＩｍａｇｅＪ等の画像解析ソフトウェアを用いることで測定される。平均テーパ角度は、臨界フィーチャの上部及び下部のフィーチャサイズの差の間で線形適合アルゴリズムを用いたほぼ等角（コンフォーマル）の直線を用いて測定される。垂直ゲートアーキテクチャの臨界寸法は、チャネルの幅又はチャネル間のトレンチの幅にできる。垂直チャネルの実施形態の場合、臨界寸法は、チャネルの直径又はメモリのブロック間のトレンチの幅である。ＣＩＣＥ処理では垂直側壁角が８９．５°より大きいため、円形チャネルや長方形スリット等の重要なフィーチャ間の中心間距離は、サブ２０ｎｍにできる。重要なフィーチャの寸法は、ＳＥＭ、ＣＤ−ＳＥＭ、透過型電子顕微鏡（ＴＥＭ）、原子間力顕微鏡（ＡＦＭ）等の計測技術を用いて測定できる。円形チャネルの配置を六角形にして、より小型の３Ｄ  ＮＡＮＤセルを作成できる。
【０１１０】
ＳｉＳＥを用いて垂直チャネル及び垂直ゲートアーキテクチャ用３Ｄ  ＮＡＮＤアレイを作成するための全製造（加工）処理を図１３に示す。３Ｄ  ＮＡＮＤデバイスは、導線と絶縁線の交互層を必要とするため、ＳｉＳＥ処理は、酸化速度やエッチング速度等の処理パラメータが異なる材料の交互層を取得して、層材料の置換又は変更を介した更なる処理を可能とするように設計されている。表１に示すように、導電構造及び絶縁構造の交互層を得るために、様々な経路をとることができる。経路Ｉ及びＩＩは、超格子を得るために必要な初期基板について説明している。経路Ｉは多層堆積のないバルクシリコンウエハを用いるが、経路ＩＩはドーピング濃度を交互に変えたシリコン層のスタックを用いる。経路ＡからＧは、経路Ｉ及びＩＩの両方、即ち、バルクシリコン、又は異なるドーピング濃度のＳｉの交互層と合わせて使用できる。経路Ａは、結晶学的エッチング又は傾斜エッチングを用いてテーパを作成することにより、階段エッチングを含む選択肢を提供する。破線は、このステップが処理フローで実行できる選択肢の一部を表す。経路ＢからＧは、ＳｉＳＥ処理によって生成される超格子を変更又は置換して最終３Ｄ  ＮＡＮＤアレイを取得する方法のいくつかを説明している。
【０１１１】
表１：図１３に基づく、ＳｉＳＥを用いた３Ｄ  ＮＡＮＤアレイ製造（加工）の経路Ｉ及びＩＩ
【０１１２】
【表１】
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【０１１３】
この交互スタックエッチングの主な目的は、異なる層（二層スタックでは層Ａ及び層Ｂ）間でのエッチング速度又は熱処理（酸化や窒化等）速度に大きな差をつけることであり、この差を用いてスタックを変更し、最終的に絶縁／導電多層構造を得る。
【０１１４】
層の多孔性は、エッチング剤濃度、シリコン基板のドーピング、及びＳｉＳＥ中のウエハ全体の電流密度の関数である。ＳｉＳＥで作られた多孔質及び非多孔質シリコンのマルチ層の実施形態は、３０％から７５％の多孔性を有する多孔質層からなり、一方、非多孔質層は１０％未満の多孔性を有する。多孔性は断面ＳＥＭ及びＴＥＭ画像で測定され、ＩｍａｇｅＪ等の画像処理ソフトウェアを用いて処理される。単層の多孔度は、ブルナウア・エメット・テラー（ＢＥＴ）理論の使用等のガス吸着実験を用いて測定されてもよい。ここで、ＣＩＣＥは、パターニングされた触媒を備えたバルク基板上で実行され、電流密度にさらされて、交互層の多孔質セットに対応する多孔性パラメータを有する多孔質シリコンの厚い層を作成する。
【０１１５】
図１０Ａから図１０Ｅは、本技術の一又は複数の実施形態に係る触媒メッシュの一例を示す。図１０Ａでは、孤立した触媒ナノドット１０１０及びトレンチ１０２０が示される。図１０Ｂでは、触媒ナノドット１０１０及びトレンチ／スリット１０２０は、ライン１０３０（上図）によって接続でき、又はドット及びトレンチの直径とアライメントを制御して、図１０Ｂの下図に示すように確実に接続されるように接続できる。図１０Ｃでは、千鳥状（食い違い状）に接続された触媒ナノドット１０１０及びトレンチ／スリット１０２０が示される。図１０Ｄでは、接続リンク１０４０が、疎なワードライントレンチ／スリット１０２０を有するＢｉＣＳタイプのレイアウトのための触媒フィーチャにパターニングされることを示す。図１０Ｅでは、接続リンク１０４０が、チャネルの２列ごとにワードライントレンチ／スリットを有するＰ−ＢｉＣＳタイプのレイアウトのための触媒機構にパターニングされることを示す。
［０１５４］
他の実施形態では、ＶＣ  ３Ｄ  ＮＡＮＤ用ホール又はＶＣ  ３Ｄ  ＮＡＮＤ用ライン等のフィーチャは、プラズマエッチングを用いてバルクシリコンにエッチングされる。次に、層間に十分なエッチング又は熱処理の選択性を備えた高多孔性及び低多孔性の多孔質層を備えるシリコンの交互層を作成するために、触媒のない電気化学エッチングが、エッチングされた基板上で実行される。これにより、アスペクト比の高いフィーチャの多層スタックが生じる。ここで、複数の層のうちのが酸化されて、又は選択的に置換されて、３Ｄ  ＮＡＮＤデバイスが作成される。
【０１１６】
経路I−触媒及び電気化学エッチングを備えたＳｉＳＥ
バルクシリコンウエハ等の基板は、触媒でパターニングされ、フッ化物種と（任意に）酸化剤種を含む溶液でエッチングされる。ＳｉＳＥ処理中、電流密度等の電場パラメータが変調され、多孔性の異なる交互層が作成される。一の実施形態では、電流密度は、１つのゼロと、１つの非ゼロ値を有する方形波関数を用いて変調される。これにより、「ゼロ値」の電流密度エッチングは、触媒エッチングのみで進行するが、非ゼロ値は、触媒エッチングと電場エッチングの組み合わせを用いて層に多孔性を作成する。よって、得られる超格子は、触媒パターンの逆に対応する高アスペクト比のエッチングされたフィーチャとともに、ゼロ及びゼロ以外の多孔度の交互層を備える。他の実施形態では、電流密度は、負及び正の値を有する方形波関数を用いて変調できる。これにより、「負の値」の電流密度エッチングは触媒のふらつきを防止し、「正の値」の電流密度エッチングは、層に多孔性を作成する。この経路は、材料の複数の交互層の堆積及びエッチング等の高価な処理を必要としない。
【０１１７】
経路ＩＩ−触媒エッチングを備えたＳｉＳＥ
経路ＩＩは、材料タイプ、ドーピング濃度及びドーパント材料の特性の少なくとも１つが変化する半導体材料の交互層を必要とする。これらの層は、エピタキシ、化学気相成長（ＣＶＤ）、物理気相成長（ＰＶＤ）等を介して堆積され、ＳｉＳＥ中に超格子を作成できる。表１は、シリコンを中心に、上述した処理フローで使用できる半導体交互マルチ層の様々な組み合わせの一例を示している。表１では、シリコンのドナー及びアクセプタのドーピングはｐ−及びｎ−Ｓｉで示され、「＋＋」はドーピング濃度を示す。例えば、ｐ＋＋Ｓｉは、ホウ素濃度が１ｅ１８ｃｍ−３以上である高ドープシリコンを意味する。２層以上の交互層は、ドーピングのばらつきと拡散をより高度に制御するために使用できる（例えば、ＡＢＣＡＢＣ）。この実施形態は、ドープされたＳｉ層間で原子的に薄いＧｅ層を用いて、堆積中のドーパントの移動を減少させる。この交互スタックエッチングの主な特徴は、異なる層（二層スタックでは層Ａ及び層Ｂ）間でのエッチング速度又は酸化速度等の処理パラメータに大きな差をつけることであり、この差を用いてスタックを変更し、最終的に絶縁線／導線を得る。
【０１１８】
ＳｉＳＥ処理の結果として互い違いの形態を有する交互材料のエッチングされたスタックは、エッチングされたチャネル及びスリットの所望の安定した構成を得るために、熱酸化及び／又はＡＬＤで後処理される。図１１は、高ドープ及び未ドープ（又は低ドープ）シリコンの交互スタックの処理フロー１１００の実施形態を示す。高度にpドープされたシリコンは多孔質になり、この多孔性はエッチング剤濃度とシリコン層のドーピングとに基づいて制御できる。低ドープシリコンは、エッチング後に形態を変化させない。次に多孔質シリコンは、非多孔質シリコンよりもはるかに速い速度で酸化されうる。次に、酸化された多孔質シリコン（ＯＰＳ）からドーパントを移送させてより多くのドーパントガスを流す熱ステップは、低ドープシリコンを垂直チャネルレジームのワードラインに変更する。短時間異方性酸化物エッチングとそれに続く金属のＡＬＤによって、ワードラインはエッチングされたチャネルの両側で連続的になり、アニーリングによって低抵抗率のシリサイドＷＬが形成される。この処理は、ＳｉＳＥ処理の前に堆積（又はエピタキシャル成長）した材料スタックが最終的にエッチング及び熱処理されたスタックにあるので、「誘電体／ゲートファースト」と称される。
【０１１９】
図１１は、図１０に示したものと同様の触媒メッシュパターンを有するチャネル及びスリットの高アスペクト比（ＨＡＲ）エッチングのための処理フロー１１００を示す。 ＳｉＳＥ処理の結果として互い違いの形態を有する交互の材料のエッチングされたスタックは、エッチングされたチャネル及びトレンチ/スリットの所望の安定した構成を得るために、犠牲層の除去や原子層堆積（ＡＬＤ）で後処理される。図１１に示すように、処理ステップ１１０の間、交互マルチ層の堆積が行われる。このステップは、システムがバルクシリコン基板で開始する場合には必要ない。処理ステップ１１２０の間、触媒メッシュはパターニングされ、次に多孔性及び非多孔性材料の交互層を得るために、ＳｉＳＥが実行される。処理ステップ１１３０の間、多孔質層の酸化が行われる。酸化処理は、除去する必要のある非多孔質層の薄い端部も酸化する可能性がある。プロセスステップ１１４０は、エッチングすべきではない材料のブロックに対するリソグラフィの後に、原子層エッチングやプラズマエッチング等の異方性エッチングを用いて酸化物を除去するために用いられる。処理ステップ１１５０から１１６０は、３Ｄ  ＮＡＮＤフラッシュメモリアレイを作成するために必要な複数のリソグラフィ、堆積及びエッチング処理で構成される。いくつかの実施形態では、処理ステップ１１５０は、非多孔質層上の金属の選択的堆積と、それに続くシリサイド形成とを含む。処理ステップ１１６０は、例えば電荷トラップ（ＣＴ）３Ｄ  ＮＡＮＤによる３層の酸化シリコン、窒化シリコン、酸化シリコン（ＯＮＯ）、ポリＳｉであるメモリ膜のリソグラフィ及び堆積と、ＡＬＤ及びＣＶＤを用いたコアフィラー及び低ｋ誘電体の堆積とを含む。
【０１２０】
図１２は、本技術の一又は複数の実施形態に係る、垂直チャネル３Ｄ  ＮＡＮＤの犠牲処理フロー１２００を示す。この処理は図１１の処理に類似するが、大きな違いは、ＣＩＣＥ後の後処理ステップである。一つのセットの交互層を変更する代わりに、それらをエッチング除去してから、タングステン、コバルト、窒化チタン、窒化タンタル等の導電性材料で置換する。先ず、ＣＩＣＥは、動作１２１０中に、高ドープ及び未ドープ（又は低ドープ）シリコンの交互スタック上で実行される。高ドープシリコンは多孔質になり、この多孔性は、エッチング剤濃度とシリコン層のドーピングとに基づいて制御できる。低ドープシリコンは、エッチング後に形態を変化させない。つまり、結晶性で非多孔質のままである。時間変動電場を持つバルクＳｉを用いて互い違いの多孔度を有する層を作成する場合は、交互スタックを必要としない。ポリシリコン及びコアフィラーは、動作１２２０で円筒状チャネルに堆積され、交互層のうちの１層の犠牲エッチング１２３０中に支持部を提供する。ステップ１２４０でのＣＶＤ、ＡＬＤ又は電気めっきを用いた、その後の金属（例えば、タングステン、コバルト、窒化チタン、窒化タンタル）の堆積により、ワードラインが作られる。この処理は、「誘電体／ゲートラスト」と称される。なぜなら、ＣＩＣＥ処理の前に堆積（又はエピタキシャル成長）した材料スタックが、処理１２４０中に、部分的に（一つのセットの交互層が金属で置換）又は完全に（第２のセットがエッチング除去され、低ｋ誘電体で置換）、置換されるためである。
【０１２１】
表２は、図１３で概説される層変更のいくつかの例を示す。１つの層が選択的に「エッチング除去」される変更例は、ゲート及び／又は誘電体膜が置換される犠牲処理フローである。これは、３Ｄ  ＮＡＮＤ製造（加工）のＴＣＡＴ処理フローに類似する。このいくつかの実施形態は、経路Ｃ、Ｄ、Ｅ、Ｆ、Ｇ、並びに図１２に示される処理である。このような処理フローでは、一つのセットの交互層がエッチング除去されるときに、構造を支持するために垂直チャネルを材料で埋める必要がある。ＳｉＳＥ処理の結果として互い違いの形態を有する交互材料のエッチングされたスタックは、エッチングされたチャネル及びスリットの所望の安定した構成を得るために、犠牲層の除去及び／又はＡＬＤで後処理される。一の実施形態では、高アスペクト比のラインは、ライン間にリソグラフィリンクを作成した後にそれらを除去することによって安定化される。ポリシリコン及びコアフィラー材料は、円筒状のチャネルに堆積され、交互層のうちの１層を犠牲エッチングする間に支持部を提供する。その後の金属の堆積（例えば、 タングステン、コバルト、ニッケル、窒化タンタル、窒化チタン、銅）により、ワードラインが作られる。この処理は、「誘電体／ゲートラスト」と称される。なぜなら、ＳｉＳＥ処理の前に堆積（又はエピタキシャル成長）した材料スタックが、部分的に（一つのセットの交互層が金属で置換）又は完全に（第２のセットがエッチング除去され、低ｋ誘電体で置換）、置換されるためである。
【０１２２】
表２：図１３に基づく、ＳｉＳＥで作られた超格子内の材料を変更することよって３Ｄ  ＮＡＮＤアレイ製造（加工）の経路Ｂ−Ｇ
【０１２３】
【表２】
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【０１２４】
図１４から図１６は、垂直チャネル３Ｄ  ＮＡＮＤアレイを作成するためにＳｉＳＥによって作成された多孔質シリコン層及び非多孔質シリコン層の交互層を処理する処理フローの一部を示す。図１４は、１つの置換ステップを含み、図１３の経路Ｃを表す。図１５から図１６は、２つの置換ステップを含む。ここで、図１５は、図１３に示すような経路Ｄを表し、図１６は、経路Ｇを表す。
【０１２５】
図１４には、以下を含む複数のステップがある。即ち、１）非多孔質及び多孔質Ｓｉの交互層を備える高アスペクト比のチャネル及びスリットを作成するＳｉＳＥと、２）非多孔質層の薄い端部や接続リンクも酸化される多孔質層の酸化と、３）ポリマー等の材料を堆積させ、スリットの周辺領域にある材料をエッチング除去することによってスリットを遮断するリソグラフィと、４）ＡＬＤ及びＣＶＤを用いて、例えば酸化物−窒化物−酸化物層、ポリＳｉ及び酸化物コア等のメモリコアを形成する膜の堆積と、５）チャネルを保護するための、スリットからの材料除去及びリソグラフィ（ポリマーや酸化接続リンク等の、スリットからの材料の選択的除去は、ポリマーを除去するための酸素プラズマや、酸化物リンクを除去するため原子層エッチング等の選択的エッチングを用いて行われる）と、６）酸化多孔質シリコン層に影響を与えずにＴＭＡＨ等のエッチング剤を用いて行うシリコン層の選択的除去と、７）化学気相成長（ＣＶＤ）、原子層堆積（ＡＬＤ）、スパッタリング又は物理気相成長（ＰＶＤ）等を用いた導電性材料（例えば、Ｗ、Ｃｏ、ＴｉＮ）の堆積と、その後の導線を孤立させるためのエッチバックと、８）（画像には表示せず）露出領域を絶縁材料で埋めることである。
【０１２６】
図１５は以下のステップを含む。即ち、１）非多孔質及び多孔質Ｓｉの交互層を備える高アスペクト比のチャネル及びスリットを作成するＳｉＳＥと、２）非多孔質層の薄い端部や接続リンクも酸化される多孔質層の酸化と、３）ポリマー等の材料を堆積させ、スリットの周辺領域にある材料をエッチング除去することによってスリットを遮断するリソグラフィと、４）ＡＬＤ及びＣＶＤを用いて、例えば酸化物−窒化物−酸化物層、ポリＳｉ及び酸化物コア等のメモリコアを形成する膜の堆積と、５）チャネルを保護するための、スリットからの材料除去及びリソグラフィ（ポリマーや酸化接続リンク等の、スリットからの材料の選択的除去は、ポリマーを除去するための酸素プラズマや、酸化物リンクを除去するため原子層エッチング等の選択的エッチングを用いて行われる）と、６）シリコン層に影響を与えずにＨＦ等のエッチング剤を用いた酸化層の選択的除去と、７）ＡＬＤを用いた薄い酸化層の堆積、及び化学気相成長、原子層堆積、スパッタリング等を用いた導電性材料（例えば、Ｗ、Ｃｏ、ＴｉＮ）の堆積と、その後の導線を孤立させるためのエッチバックと、８）堆積された導電性材料に影響を与えずにＴＭＡＨ等のエッチング剤を用いて行うシリコン層の選択的除去と、９）ＡＬＤを用いた酸化シリコン等の絶縁材料の堆積である。
【０１２７】
図１６は以下のステップを含む。即ち、１）非多孔質及び多孔質Ｓｉの交互層を備える高アスペクト比のチャネル及びスリットを作成するＳｉＳＥと、２）ポリマー等の材料を堆積させ、スリットの周辺領域にある材料をエッチング除去することによってスリットを遮断するリソグラフィと、３）例えば酸化物−窒化物−酸化物層、ポリＳｉ及び酸化物コア等のメモリコアを形成する膜の堆積と、４）チャネルを保護するための、スリットからの材料除去及びリソグラフィ（ポリマーやシリコン接続リンク等の、スリットからの材料の選択的除去は、ポリマーを除去するための酸素プラズマや、シリコンリンクを除去するため原子層エッチング等の選択的エッチングを用いて行われる）と、５）非多孔質シリコン層に影響を与えずにＨＦ又はＨＦ＋Ｈ２Ｏ２等のエッチング剤を用いた多孔質シリコン層の選択的除去と、６）化学気相成長（ＣＶＤ）、原子層堆積（ＡＬＤ）、スパッタリング等を用いた導電性材料（例えば、Ｗ、Ｃｏ、ＴｉＮ）の堆積と、その後の導線を孤立させるためのエッチバックと、７）堆積された導電性材料に影響を与えずにＴＭＡＨ等のエッチング剤を用いて行うシリコン層の選択的除去と、８）ＡＬＤを使用した酸化シリコン等の絶縁材料の堆積である。
【０１２８】
図１７は、垂直ゲート及び水平シリコンチャネルを備える３Ｄ  ＮＡＮＤアーキテクチャの実施形態を示す。図１３の経路Ｆを表す図１７に示すように、ステップは以下を含む。即ち、１）非多孔質及び多孔質Ｓｉの交互層を備える高アスペクト比のチャネル及びスリットを作成するＳｉＳＥと、２）非多孔質層の薄い端部や接続リンクも酸化される多孔質層の酸化と、３）ＣＶＤ、ＡＬＤ等を用いて、例えば酸化物−窒化物−酸化物層、ポリＳｉ及び酸化物コア等のメモリコアを形成する膜の堆積と、４）その後のメモリ材料エッチング用のマスクを作成するためのリソグラフィと、５）原子層エッチング、プラズマエッチング等を用いたパターニングされていない領域からのメモリ材料のエッチングと、６）Ｗ、ポリＳｉ、Ｃｏ、ＴｉＮ等のゲート材料の堆積（他の実施形態では、ゲート材料は、リソグラフィされたマスクを除去し、構造全体にゲート材料を堆積させ、リソグラフィを実行し、パターニングされていない領域のゲート材料をエッチング除去することにより、パターニングできる）と、７）プラズマエッチング又はケミカルエッチングを用いた過剰のゲート材料及びリソグラフィされたマスクの除去と、８）（画像には表示せず）露出領域を酸化シリコン等の絶縁材料で埋めることである。
【０１２９】
非犠牲経路は、ＢｉＣＳ  ３Ｄ  ＮＡＮＤ製造（加工）処理フローに類似しており、経路Ｂ等の任意の層のエッチング除去は伴っていない。ＳｉＳＥ処理の結果として互い違いの形態を有する交互材料のエッチングされたスタックは、エッチングされたチャネル及びスリットの所望の安定した構成を得るために、酸化（熱、陽極等）及び／又はＡＬＤで後処理される。例えば、高度にpドープされたシリコンは多孔質になり、この多孔性はエッチング剤濃度、電場及びシリコン層のドーピングに基づいて制御できる。低ドープシリコンは、エッチング後に形態を変化させない。次に多孔質シリコンは、非多孔質シリコンよりもはるかに速い速度で酸化されうる。次に、酸化された多孔質シリコン（ＯＰＳ）からドーパントを移送させてより多くのドーパントガスを流す熱ステップは、低ドープシリコンを垂直チャネルレジーム（領域）のワードラインに変更する。任意の短時間異方性酸化物エッチングとそれに続く金属のＡＬＤによって、ワードラインはエッチングされたチャネルの両側で連続的になり、アニーリングによって低抵抗率のシリサイドＷＬが形成される。この処理は、ＳｉＳＥ処理の前に堆積（又はエピタキシャル成長）した材料スタックが最終的にエッチング及び熱処理されたスタックにあるので、「誘電体／ゲートファースト」と称される。
【０１３０】
各種の実施形態で用いられる超格子は、表２で始まる（多孔質Ｓｉ／非多孔質Ｓｉ）が、経路Ｉ又はＩＩを用いて製造（加工）できることに留意されたい。また、階段エッチングを含むと説明する経路Ａは、複数の経路のうちのいずれかの処理フローに追加できる。超格子のその他の実施形態は、Ｇｅ、ＳｉｘＧｅ1−ｘ、ＧａＮ、ＩｎＰ、ＧａＡｓ、ＩｎＡｓ、ＧａＰ、ＩｎＧａＳ、ＩｎＧａＰ、ＳｉＣ等の異なる材料及び／又は異なる多孔度を有する交互層を含むことができる。超格子の全ての層は非多孔性でもあり、交互層は依然として酸化、ケミカルエッチング等の異なる処理速度を有する。一例として、ｐドープＳｉ／ｎドープＳｉ超格子が挙げられ、ここで、ＴＭＡＨ又はＫＯＨ等のアルカリエッチング剤は、電気バイアス下でｐ型Ｓｉのみをエッチングする。経路Ｂも、結晶質の水平シリコンチャネルを備えた、垂直ゲートベースの３Ｄ  ＮＡＮＤフラッシュアーキテクチャの作るために使用できる。
【０１３１】
ＣＩＣＥ処理の各種の実施形態は、エッチングが進むにつれて基板内に沈み、パターニングされていない領域を高アスペクト比のフィーチャとして残すパターニングされた触媒を用いる。触媒メッシュは、１つのリソグラフィステップでチャネルとワードラインスリット（トレンチ）の両方をエッチングするようにパターニングでき、ＣＩＣＥ処理では、これらの両方のフィーチャを同時にエッチングできる。触媒メッシュのいくつかの例を、図１８Ａから図１８Ｃに示す。触媒メッシュのふらつきを防ぎ、エッチング剤溶液を確実に輸送するために、電場、天井、及び／又はリンクされた連続パターンを使用できる。得られる高アスペクト比のフィーチャは、表面張力勾配薬剤（エタノール、イソプロピルアルコール等）、超臨界乾燥及びリソグラフィで接続されたフィーチャを用いる等の緩和技術により、崩壊を防ぐことができる。これら２つの制約は、リンクで接続されたフィーチャを用いたパターニング手法を用いたり、ＣＩＣＥ処理の後に制御された堆積又はエッチングを用いて高アスペクト比のリンクされた構造を所望の３Ｄ  ＮＡＮＤ構成に変換したりすることによっても満たすことができる。
【０１３２】
ＳｉＳＥの触媒パターンの製造（加工）には、複数のリソグラフィ及びエッチングステップが必要である。垂直チャネル（ＶＣ）アーキテクチャと垂直ゲート（ＶＧ）アーキテクチャとの両方に基づく３Ｄ  ＮＡＮフラッシュアレイの様々なレイアウトスキームについて、臨界寸法とオーバレイの要件を図１８Ａから図１８Ｃに示す。図１８Ａから図１８Ｃは、エッチングされたフィーチャを示す。図１８Ａから図１８Ｃに示すように、「ａ」はメモリチャネルのブロックの幅を表し、「ｂ」はリソグラフィリンクの幅を表し、「ｃ」は幅ａのブロック間の距離であり、「ｄ」は円形チャネルの直径を表し、「ｅ」は横方向のホール間のピッチであり、「ｆ」は六角形に配置されたホールの最短ピッチであり、「ｇ」は幅「ａ」のブロックと円形チャネルとの間の最短距離である。幅「ｂ」の細い接続線はリソグラフィリンクと称され、孤立した半導体フィーチャを接続して、その後にエッチングされる内部接続された高アスペクト比のマルチ層半導体構造の安定性を向上させる。触媒メッシュの意図されたデザインは、３Ｄ  ＮＡＮＤフラッシュアレイのレイアウトに依存しており、リソグラフィリンクを組み込んで、エッチングされた構造を安定化し、任意にはエッチング剤の拡散を向上し、並びに触媒フィーチャのふらつきを防ぐ。
【０１３３】
図１８Ａから図１８Ｃは、３Ｄ  ＮＡＮＤアレイの実施形態のレイアウト及び寸法を示す。寸法の２つのセットを以下に説明する。１つはリソグラフィの制約によって制限される積極的なスケーリングであり、もう１つはＶＣベースのデバイスの最小チャネル直径を５０ｎｍと仮定することによるものである。リソグラフィパターンが主にラインやスペース（Ｌ/Ｓ）を必要とし、ホールやピラーを必要としないため、ＶＣベースのデバイスはより積極的なスケーリングの可能性があり、Ｌ/Ｓは複数のパターニングによって小さ
くできる。
【０１３４】
図１８のフィーチャの寸法のいくつかの実施形態は、以下の通りである。 図１８Ａは、ブロック当たり２列の千鳥状のホールがあるＶＣ  ３Ｄ  ＮＡＮＤ構成を示す。ハーフピッチが２０ｎｍ（Ｘ方向）、Ｙ方向のドットが２５ｎｍ、ブロックが３５ｎｍの場合、ａ＝６０ｎｍ、ｂ＝１０ｎｍ、ｃ＝１０ｎｍ、ｄ＝２５ｎｍ、ｅ＝４０ｎｍ、ｆ＝３５ｎｍ及びｇ＝１０ｎｍである。ハーフピッチが３５ｎｍ（Ｘ方向）、Ｙ方向のドットが４２ｎｍ、ブロックが８５ｎｍの場合、ａ＝１１０ｎｍ、ｂ＝１０ｎｍ、ｃ＝２０ｎｍ、ｄ＝５０ｎｍ、ｅ＝７０ｎｍ、ｆ＝６０ｎｍ及びｇ＝１０ｎｍである。図１８Ｂは、ブロック当たり４列の千鳥状のホールがあるＶＣ  ３Ｄ  ＮＡＮＤ構成を示す。ハーフピッチが２０ｎｍ（Ｘ方向）、Ｙ方向のドットが２５ｎｍ、ブロックが６５ｎｍの場合、ａ＝１２０ｎｍ、ｂ＝１０ｎｍ、ｃ＝１０ｎｍ、ｄ＝２５ｎｍ、ｅ＝４０ｎｍ、ｆ＝３５ｎｍ及びｇ＝１０ｎｍである。ハーフピッチが３５ｎｍ（Ｘ方向）、Ｙ方向のドットが４２ｎｍ、ブロックが１２０ｎｍの場合、ａ＝２２０ｎｍ、ｂ＝１０ｎｍ、ｃ＝２０ｎｍ、ｄ＝５０ｎｍ、ｅ＝７０ｎｍ、ｆ＝６０ｎｍ及びｇ＝１０ｎｍである。図１８Ｃは、垂直ゲート３Ｄ  ＮＡＮＤ形状を示す。ここで、幅「ａ」の線は、シリコンチャネル寸法を示し、一の実施形態では、ａ＝２０ｎｍ、ｂ＝１０ｎｍ及びｃ＝２０ｎｍである。
【０１３５】
図１８に記載された寸法の例は、メモリアレイに必要なリソグラフィ及び電子特性によって制限される。ＶＣ  ３Ｄ  ＮＡＮＤチャネルホールは、例えば酸化物−窒化物−酸化物（ＯＮＯ）及びポリシリコンチャネル材料等のメモリ層で埋めなければならない。ストリング読出電流と許容可能な電場の増強とによって制約されるポリＳｉチャネルの最小直径は、約２０ｎｍである。デバイス性能と信頼性とによって制約される最小ＯＮＯ厚は、約１５ｎｍである。よって、最小ホール径は約５０ｎｍである。ある一定の処理フローでは、酸化ステップはＳｉＳＥ後に実行され、多孔質酸化シリコン及び非多孔質シリコンの交互層が作成される。この酸化ステップでは、端部にある非多孔質シリコンの薄層（５ｎｍ未満）も酸化できる。この薄い層は、メモリ層として保持することも、除去することもできる。除去される場合には、例えば酸化とその後の５ｎｍの材料除去では酸化物の寸法の２倍の変化を伴うパターンの有効寸法、即ちチャネルの直径は１０ｎｍ増加し、ワードラインの幅は１０ｎｍ減少し、次にライン間の間隔の幅は、１０ｎｍ増加する。従って、最終的な所望パラメータに基づいて、初期寸法を適宜調整すべきである。
【０１３６】
電子ビームリソグラフィは、サブ１０ｎｍフィーチャを書込めるがオーバレイが大きいのに対し、フォトリソグラフィは、オーバレイが優れているが解像度が低いため、構造安定性のために接点が更に小さいサブ３０ｎｍフィーチャを製造（加工）することは非常に困難である。いくつかの実施形態は、フィルムをパターニングするためにフォトリソグラフィ及びインプリントリソグラフィを用いることができる。
【０１３７】
図１８Ａから図１８Ｃに示す３Ｄ  ＮＡＮＤフィーチャのデザインは、複数のパターニングを伴うフォトリソグラフィ、インプリントリソグラフィ、電子ビームリソグラフィ、有向自己組織化、レーザ干渉リソグラフィ等のリソグラフィ技術を用いてパターニングできる。これらの各種のリソグラフィ技術のためのマスクを作成する処理を以下に説明する。
【０１３８】
（インプリントリソグラフィによるパターン形成）
図１９Ｄは、さまよいを防止し、拡散を向上するためにリンクされた構造を有する触媒のデザインを示す。一の実施形態では、リンクパターンの幅は１０ｎｍであり、ピッチは２５ｎｍであり、ラインは規則的な配置ではない。このようなパターンを製造（加工）するために、電子ビームリソグラフィを用いてグリッドパターンが作られる。次に電子ビームリソグラフィを用いて、リンクされた構造をパターニングし、グリッドの選択された領域をエッチング除去することにより、グリッドの要素が除去される。次に、得られるパターンをテンプレート基板にエッチングして、インプリントリソグラフィ用のマスターテンプレートを作成できる。
【０１３９】
インプリントリソグラフィは、高解像度でピッチが狭い非周期的な不規則パターンをパターニングするために使用できる。インプリントリソグラフィの場合、テンプレートを作って、図１８Ａから図１８Ｃに示す触媒パターンを印刷できる。テンプレートの製造（加工）を図１９Ａから図１９Ｃに示す。図１９Ａ及び図１９Ｂに示すマスターテンプレート１９１０及び１９２０は、電子ビームリソグラフィを用いて作ることができる。一の実施形態では、図１９Ａのフィーチャは、互いに垂直な２セットのＬ/Ｓを用いて作ることができ、１００ｎｍのピッチで２０ｎｍ×２０ｎｍのブロックを作成し、図１９Ｂのフィーチャは、ピッチ４０ｎｍの直径２０ｎｍのホールとピッチ８０ｎｍの２０ｎｍのラインを用いて作ることができる。
【０１４０】
図１９Ｃに示す最終マスターテンプレート１９３０は、図１９Ａに示すマスターテンプレート１９１０でインプリントすることによって作ることができる。インプリントされたフィーチャは、ハードマスクにエッチングされ、次に図１９に示すマスターテンプレート１９２０は、マスターテンプレート１９Ａによってインプリントされたフィーチャとアライメントした後にパターニングできる。各種の実施形態によれば、テンプレートのアライメントは、アライメント方法を用いて実行できる。ここで、リソグラフィフィールド内で、図１９に示すテンプレート１９２０は、一のサブフィールドから次のサブフィールドへの方向及び大きさを変化させて意図的にオフセットされるフィーチャを有する。インプリント後、理想的なアライメント要件を持つサブフィールドが選択及び使用され、ステップアンドリピート法を用いて、図１９Ｃに示す最終マスターテンプレート１９３０を作成する。オーバレイアライメント要件に基づいて、図１９Ｃに示す最終マスターテンプレート１９３０は、フォトリソグラフィを用いて作ることもできる。この場合、図１９Ｂに示す第２のテンプレート１９２０は、フォトリソグラフィの解像度を考慮に入れるためのより大きな寸法のフォトリソグラフィマスクである。次にこれらのより大きな寸法は、プラズマエッチング技術を用いて減少できる。図１９Ｄは、ラインがインプリントリソグラフィ（そのテンプレートは電子ビームリソグラフィで作製）で作られ、ドットがインプリント又はフォトリソグラフィを用いてアライメント及び印刷される、又はその逆も然りの、リソグラフィでリンクされたパターンの一例である。
【０１４１】
他の実施形態では、図１９Ｄのようなパターンの製造（加工）は、フォトリソグラフィと複数のパターニングを用いて行われる。次に、選択した領域のホールをパターニング及び縮小し、グリッド線をエッチング除去することによって、グリッド要素を除去し、それによってリンクパターンを作成する。フォトリソグラフィの最小ピッチの制限により、ホールのパターニングは複数のステップを踏んでもよい。
【０１４２】
フォトリソグラフィの現行方式は液浸を伴う１９３ｎｍの波長であるが、３層レジストを用いており、ライン及びスペースについて約３８ｎｍのハーフピッチに制限されている。自己整合ダブル（ＳＡＤＰ）/クワッド（ＳＡＱＰ）パターニングやＬＥＬＥ（Ｌｉｔｈｏ−Ｅｔｃｈ−Ｌｉｔｈｏ−Ｅｔｃｈ）等の方法は、寸法をより小さくし、ピッチをより狭くするために必要とされる。これには、複数の堆積及びエッチングステップが必要であり、本質的に周期的パターンに適する。しかしながら、円の最小解像度とピッチは大きい。円のないＶＧ  ３Ｄ  ＮＡＮＤアーキテクチャでは、互いに垂直なライン及びスペースを作成するために、フォトリソグラフィ及びトリムエッチングを使用できる。ＶＧ  ３Ｄ  ＮＡＮＤのパターンを作る処理は、より複雑である。
【０１４３】
図２０ａから図２０ｊは、フォトリソグラフィを用いてそのようなパターンを作る方法を示す。図２０では、フォトリソグラフィ処理後に触媒が堆積されており、露出した領域（シリコン）は、現在触媒材料で覆われている。パターニングされたフィーチャの上に堆積された触媒は、任意にリフトオフできる。フォトリソグラフィが触媒フィルム上で行われ、次いで触媒が露出領域でエッチング除去される他の実施形態を用いることができる。その場合、パターンは図１８に示すものの逆になる。
【０１４４】
図２０ａから図２０ｅは、リソグラフィステップの断面図（上面）及び上面図の両方を示す。図２０ｆから図２０ｊは上面図のみを示す。図２０ａでは、リソグラフィリンクを、第１ハードマスク、窒化シリコン（青）層上のポリシリコン（ピンク）でパターニングされた一辺が４０ｎｍでピッチが８０ｎｍ（ｙ方向）及び４０ｎｍ（ｘ方向）の正方形を用いて作る。図２０ｂでは、トリムエッチングを、一辺が１０ｎｍの正方形を得るように行う。図２０ｃでは、フィーチャをスピンオングラスで平坦化し、幅４０ｎｍ、ピッチ８０ｎｍのラインをアライメント且つパターニングする。図２０ｄでは、スペーサー材料を堆積して線幅を７０ｎｍに増大する。図２０ｅでは、ライン及び正方形を、窒化シリコン等のハードマスク層にエッチングする。図２０ｆでは、ＬＥＬＥを実行する。即ち、ピッチ（ｘ方向）８０ｎｍ及びピッチ（ｙ方向）８０ｎｍで５０ｎｍのホールをアライメント且つパターニングし、トリムエッチングにより直径を２５ｎｍに減らして下層窒化シリコンにエッチングする。図２０ｇ、図２０ｈ、及び図２０ｉでは、シフトされたアライメントでステップ２０Ｆを繰り返す。図２０ｊでは、触媒材料を堆積できる。
【０１４５】
フォトリソグラフィにおける複数のＬＥＬＥステップの代わりに直接自己組織化を用いて、密度増倍を使用できる。図２１は、自己組織化及びリソグラフィを用いて実質的に接続された触媒フィーチャを有する触媒パターンを作るための処理フローを示す。図２１ａでは、ドットを、フォトリソグラフィを用いてパターニングする。図２１ｂでは、有向自己組織化を用いて密度を倍増するために、これらのドットを用いてブロックコポリマーを方向付ける。次に３Ｄ  ＮＡＮＤフラッシュ触媒のデザインに従って、ラインをパターニングして領域を遮断する（図２１ｃ）。その後のエッチングにより、ラインで遮断されていないドットを、窒化シリコン又は炭素等のハードマスクに移送する（図２１ｄ）。ラインをパターニングするために他のリソグラフィステップを行い（図２１ｅ）、ハードマスクにエッチングする（図２１ｆ）。次にレジストを除去して、ハードマスクの最終フィーチャを露出させる（図２１ｇ）。図２１ｈでは、触媒材料を堆積する。この処理はリソグラフィリンクを示していないが、図２０に類似する処理フローに組み込むことができる。また、自己組織化を伴うパターニングを用いて、インプリントリソグラフィテンプレートを作成することもできる。
【０１４６】
３Ｄ  ＮＡＮＤフラッシュのデザインでは、円形チャネルと長方形スリットの同時エッチングは、側壁を正確に制御するプラズマエッチングで確実には達成できません。
同様に、接続リンクを備えたフィーチャの場合、ピラー間のサブ１０ｎｍ接続は、高アスペクト比では保持できない。高度に制御されたナノパターンを異方性エッチングするために半導体業界で用いられるドライプラズマエッチング処理は、高価な真空装置を必要とし、高アスペクト比（＞５０：１）をパターニングする際に断面形状を容易に保持できない。これらは、アスペクト比依存エッチング（ＡＲＤＥ）やエッチングテーパ等のエッチングの課題に悩まされている。
【０１４７】
一方、ＳｉＳＥ処理では、必要なパターンを異方性エッチングでき、解像度を失うことなく超格子を作成できる。しかしながら、ＳｉＳＥを商業化に向けて実行可能な技術とするために対処する必要のある様々な課題がある。このセクションでは、半導体材料での高アスペクト比のナノ構造スタックのウエハスケールエッチングを実現するためのこれらの課題と解決策について説明する。
【０１４８】
この新しい製造（加工）方法に用いられうる各種処理の段階的な説明を規定する。最終デバイスの良好な電気的性能、中間ステップでの機械的安定性、ＣＭＯＳ互換性、コスト及びスループットに対する各ステップで最適化する必要があるパラメータについても、次のセクションで挙げる。
【０１４９】
従来の３Ｄ  ＮＡＮＤ処理では、ＳｉＯ／ＳｉＮ又はＳｉＯ／ポリＳｉの交互層を用いる。これらの層はエッチングされ、任意にはＷ等の導電性材料で置換され、３Ｄ  ＮＡＮＤセルのワードライン及び誘電体を形成する互い違いの導線と絶縁線のスタックが得られる。各種の実施形態では、半導体材料の交互層は、ＳｉＯ／ＳｉＮ又はＳｉＯ／ポリＳｉの代わりに用いられてよい。ＳｉＳＥは、ドーピング濃度やドーパントタイプ等の調整可能な材料特性に応じて形態を変化させながら同時に半導体材料をエッチングできるため、交互層は、最終導線及び誘電体線を得るための選択的除去又は酸化を確実にするように設計される。
【０１５０】
これは、バルクシリコン基板がＳｉＳＥに用いられており、交互層の堆積を考慮する必要のない経路Ｉ（例えば、図１３を参照）では問題ではない。
【０１５１】
交互層又は「超格子」の堆積に採用される方法は、商業的入手性、コスト、スループット、成長速度、サーマルバジェット、層の数、層の厚さ、エッチング前後の層の可動性及び抵抗率、結晶学的エッチングのエンプロイアビリティ（使用可能性）等に依存する。例えば、ポリＳｉ層は、結晶粒界の問題を克服し、且つエッチングされたワードラインの良好な導電性を得るために、エピタキシャルシリコンよりも厚い必要がある。ドーパントの拡散は結晶ＳｉよりもポリＳｉの方が多いため、ポリＳｉ層は、層間のドーパントの拡散を抑えるために、交互にドープされた複数層の間に薄い拡散遮断層を必要としてよい。エピタキシャルシリコンの場合、階段接点を作成するテーパエッチングは、ＫＯＨ、ＴＭＡＨ、及びＥＤＰ等のアルカリ性エッチング剤を用いることによって、結晶層上で行うこともできる。
【０１５２】
現在の生産におけるシリコンのエピタキシャル（エピ）成長は、化学反応によって気相から薄い固体膜が合成される処理である化学気相成長（ＣＶＤ）に基づいている。１０００℃を超えるシリコンの高温エピ成長は、高スループット、その場（インサイチュ）ドーピングを提供し、汚染を防ぐ。一方、分子線エピタキシ（ＭＢＥ）は、ドーピングプロファイルの急激なステップを可能にするが、成長率が非常に低い。約６５０から８５０℃でＣＶＤを用いる低温エピタキシは、表１に記載されるシリコン超格子の成長に妥協点を提供する。温度、圧力、ガス流量、基板準備、表面処理、及び酸化防止は、エピ超格子の品質を決定する主要なパラメータである。Ｂ２Ｈ６又はＰＨ３等のドーピングに用いられるガスの分圧は、エピ層のドーピング濃度を決定する。成長中に全圧が低いと、前層のガスからの汚染が減少するため、より良好な接合が可能になる。これらのパラメータは、全てエピ成長に重要な役割を果たすが、以下で更に説明するように、温度、ドーパント濃度、エピ層の厚さは、次の処理ステップの結果がどうなるかを決定するので、最も重要である。
●温度：エピ成長の温度は様々な要因に依存する。エピフィルムの結晶化度は、５００℃以上の範囲の温度で達成できる。低温では、ドーパントの拡散が減少し、いくつかの実施形態では急峻なプロファイルを得ることができるが、成長速度は低い。シリコン中のドーパントのタイプ及びその拡散率に応じて、いくつかの実施形態では、高ドープ／低ドープ界面全体の拡散率を計算できる。
●ドーパント濃度：電場効果、濃度値、勾配等を適切に変更したフィックの法則のシミュレーションを用いて、必要な最終拡散プロファイルを得るために、各交互層のドーピング材料及び濃度が何であるかを決定する。これは、反応チャンバの温度、その後の処理ステップに必要なサーマルバジェット、層全体の濃度勾配、エピ成長中の欠陥の有無に依存する。シリコン中の共通ドーパントの拡散係数は、温度に指数関数的に依存する（Ｄ＝Ｄ０.ｅｘｐ（−Ｅａ／ｋＴ））。遅いディフューザ（Ａｓ及びＳｂ）は、速いディフューザ（Ｐ、Ｂ及びＩｎ）よりも優先され、ドーパントの選択は、シリコンの固溶限にも依存する。
●層の厚さ：最終ワードラインの幅に応じて、抵抗率を最小限に抑えるために導電層の厚さを調整しなければならない一方で、寄生容量を減らして抵抗率を最大化するために誘電体層の厚さを調整する必要がある。ワードライン層が多結晶シリコンで構成される場合は、粒界による抵抗の増加を考慮しなければならない。
【０１５３】
一方の層が１Ｅ１８のホウ素濃度を有し、他方の層が１Ｅ１５のホウ素濃度を有するＰ＋＋／Ｐ超格子の例を考えよう。超清浄環境において６５０℃及び圧力１０Ｐａ混合でのエピタキシャル成長の場合、堆積速度は約１００ｎｍ／ｍｉｎである。この温度では、Ｂの拡散定数は７．７Ｅ−２０ｃｍ２／ｓである。拡散プロファイルを決定するためには、いくつかの実施形態では、各層の厚さと、ウエハがチャンバ内にある時間の長さ、即ち、成長の必要がある層の数とを知る必要がある。ホウ素濃度が１Ｅ１８では、ワードラインの抵抗率は０．０４ｏｈｍ−ｃｍである。これは、金属を組み込んでシリサイドを形成することによって、又はその後のＳｉＳＥ処理の後にアニーリングして、全ドーパントを酸化多孔質層から結晶シリコン層に移送させることによって、更に減少できる。層の厚さが１００ｎｍの場合、２５６層の総成長時間は約５時間です。次に最大拡散は、成長した最初の層で発生し、拡散長は、Ｘｊ＝２＊ｓｑｒｔ（Ｄｔ）によって与えられる。これにより、０．８ｎｍの最大拡散長が得られる。よって、拡散率は６５０℃で非常に低いため、拡散長に対する温度の影響は最小である。シミュレーションを用いる際には、マルチレベルの濃度勾配や電場等の更なるの要因を考慮することができる。 １００ｎ／ｍｉｎ等の遅い堆積速度は、コストの観点からは正当化できない１０００℃では、堆積速度は１０ミクロン／ｍｉｎであり、２５６層を３分未満で堆積できる。
【０１５４】
しかしながら、この温度でのホウ素の拡散定数は１．３９Ｅ−１４ｃｍ２／ｓであり、拡散長は３１ｎｍである。これら２つのパラメータ間の妥協点を見つけるために、いくつかの実施形態では、１ミクロン／ｍｉｎの堆積速度が得られる８００℃又はその付近の温度を選ぶ。これにより、２５６層の堆積処理には約３０分かかり、１００層の堆積には１０分かかる。次にＢの拡散長は、２５６層の場合、最下層（最悪の場合）で約６ｎｍであり、１００層の場合は３ｎｍである。厚さ１００ｎｍの層の場合、サブ５ｎｍの接合で十分である。しかしながら、上述した接合長は、濃度が１／ｅによって変化した界面からの距離を示す。これは信頼できる処理を作るには十分ではない。従って、ＳｉＳＥ処理は、形態が固体から多孔質に変わるドーパント濃度が確実に急峻になるように調整される。これは、エッチング剤濃度を調整することによって実行できる。
【０１５５】
いくつかの実施形態では、プラズマ強化ＡＬＤを用いて、多孔質層の孔をふさぐことができる。ＳｉＯ２のＡＬＤは、ＳｉＳＥを用いてエッチングされたホール及びスリットを埋めるために用いられる。次に基板を平坦化して、リソグラフィ及びプラズマエッチングを含む次の処理ステップを可能にする。各種の実施形態によれば、リソグラフィを実行して、チャネルを開き、スリット内へのフィルムの堆積を防ぐことができる。次に、メモリ層（酸化物−窒化物−酸化物等）、ポリＳｉチャネル、及びコアフィラー材料を、これらのチャネル（垂直ホール）に堆積できる。
【０１５６】
シリコンのエピタキシャル成長結晶層の場合、ＫＯＨやＴＭＡＨ等のアルカリ性エッチング剤を用いて、＜１００＞結晶面を異方性エッチングできる。これにより、階段エッチングに必要なエッチング及びリソグラフィステップの数が削減し、垂直チャネル構造内で各ワードライン層への接点を作成する。このアルカリ性ウェットエッチングは、ＣＩＣＥの前又は後に、成長したままの（アズグロウン）エピタキシャル材料スタック上で実行できる。交互層のうちの１層が高濃度にpドープされる場合、結晶面に沿った相対的なエッチング速度に応じて、また異なるドーパント濃度で、ＫＯＨの代わりにＴＭＡＨを使用できる。
【０１５７】
図２２は、本技術の一又は複数の実施形態に係る３Ｄ  ＮＡＮＤ階段エッチングの一例を示す。ドープ/未ドープＳｉエピタキシャル成長後に、アルカリエッチング剤を用いてテーパエッチング処理を行い、ワードラインのコンタクト領域を作成する。コンタクト領域の突起の長さは、絶縁層の厚さに依存する。この処理の他の実施形態は、電気化学エッチングを使用して、ＣＩＣＥを用いずに、個々の層のドーピングに基づいて異なる多孔度を有するシリコンの交互層を作成することを伴う。次にこのスタックをプラズマエッチングでエッチングし、階段を作成するために電気化学エッチングの前に傾斜エッチングする。
【０１５８】
図２３は図２２に類似するが、主な違いは、テーパエッチングが交互半導体層の代わりにバルクＳｉ上で行われることである。次にＳｉＳＥは、テーパエッチングされたバルクＳｉ上で実行され、その後３Ｄ  ＮＡＮＤメモリの製造（加工）ステップの後に、選択的なプラズマエッチングが行われて、導線上のコンタクト領域を露出させる。
【０１５９】
経路Ｉではバルクシリコンがエッチングされ、経路ＩＩではシリコンのエピタキシャル成長結晶層がエッチングされる。テーパを作成するために、ＫＯＨ、ＥＤＰ、ＴＭＡＨ等の結晶学的エッチング剤を使用できる。例えば、温度６０℃で３０％ＫＯＨ又は１０％ＴＭＡＨを使用できる。
【０１６０】
いくつかの実施形態は、アルカリ性エッチング剤を用いたバルクシリコン上の階段エッチング又は傾斜プラズマエッチングの処理を用いて、ワードラインのコンタクト領域を作成する。結晶学的エッチングは５４．７４°のテーパを作成するので、接触パッドの突起の長さは絶縁層の厚さに依存する。これにより、階段エッチングに必要なエッチング及びリソグラフィステップの数が削減し、垂直チャネル構造内で各ワードライン層への接点を作成する。しかしながら、テーパは階段の垂直側壁を作成せず、これは、ワードラインへの金属接点の配置の信頼性に影響を与える可能性がある。これは、階段踏面フィーチャによって消費される面積に応じて誘電体層の厚さ又はワードラインの幅を増やすことによって修正できる。或いは、テーパを作成ために、ファラデーケージを備えた傾斜プラズマエッチングも用いることができる。
【０１６１】
ＳｉＳＥの進行に伴い、触媒メッシュは半導体材料スタックをエッチングして、３Ｄ  ＮＡＮＤチャネル及びワードライン分離用のホール及びスリットを備えた高アスペクト比のフィーチャを露出させる。ＳｉＳＥは、エッチングストップ層、時限エッチングを用いることによって、又は電場パラメータを監視及び制御することによって停止できる。エッチング剤組成物及び処理中における電子ホール生成により、それらの材料とドーピング濃度に基づいて、形態の異なる交互フィルムが生じる。ＳｉＳＥ後、複数の層のうちの１層を選択的に除去又は変更（例えば、酸化）して、３Ｄ  ＮＡＮＤ層を作ることができる。多孔質シリコンの酸化中の体積変化は、多孔質シリコン層の多孔性及び孔の密度を制御することにより抑制でき、それにより構造への機械的ストレスを低減する。多孔質層の酸化速度は単結晶シリコンの酸化速度よりもはるかに大きく、選択性を高めるためにより低温で行うことができる。例えば、７００℃では、多孔質シリコン層（１ミクロンより薄い個々の層の場合）の表面及びバルクは３分で酸化されるが、結晶シリコンの表面は乾燥Ｏ２で３ｎｍしか酸化されない。
【０１６２】
多孔質シリコン層と結晶質シリコン層の間の酸化速度の差、及び多孔質酸化物とシリコンの間又は多孔質シリコンと結晶質シリコンの間のエッチング速度の差は、非常に高くなければならない。これは、アンダーカットがないことを確実にし、ＳｉＳＥプロセスで作ることができるメモリ層の数を増やすためである。表３は、様々な超格子変更のために超格子から１層を選択的に除去して、絶縁膜及び導電膜の交互層を備えた３Ｄ  ＮＡＮＤフラッシュアレイを得るために使用できるエッチング剤を挙げる。界面活性剤及びその他のそのような化学物質をエッチング剤に添加して、適用可能な全ての結晶方位で層Ａから層Ｂへのエッチング選択性を向上できる。エッチング剤は液体又は蒸気形態であってもよい。
【０１６３】
表３：選択性をもって超格子から１層を除去するために使用できるエッチング剤のリスト
【０１６４】
【表３】
2021504961.tif 000006
【０１６５】
表４は、交互層のうちの１層を確実に選択的に除去又は酸化して最終金属線及び誘電体層を得るのに必要な半導体交互マルチ層と処理ステップとの様々な組み合わせの例を示す。シリコンのドナー及びアクセプタのドーピングは、ｐ−及びｎ−Ｓｉで示され、「＋＋」はドーピング濃度を示す。例えば、ｐ＋＋Ｓｉは、ホウ素濃度が１ｅ１８ｃｍ−３以上である高ドープシリコンを意味する。２層以上の交互層は、ドーピングのばらつきをより高度に制御するために使用できる（例えば、ＡＢＣＡＢＣ）。この実施形態は、ドープされたＳｉ層間で原子的に薄いＧｅ層を用いて、エピタキシャル成長中のドーパントの移動を防ぐ。ＫＯＨ、ＴＭＡＨ、ＥＤＰ等のアルカリ性エッチング剤を用いてミクロンスケールの範囲で選択的に＜１００＞面をエッチングすることにより、層がエピタキシャル成長して結晶形態が得られる場合は、階段エッチングも実行できる。この交互スタックエッチングの主な特徴は、異なる層（二層スタックでは層Ａ及び層Ｂ）間でのエッチング速度又は酸化速度に大きな差をつけることであり、この差を用いてスタックを変更し、最終的に絶縁線/導線を得る。
【０１６６】
表４：交互層のうちの１層を確実に選択的に除去又は酸化して最終金属線及び誘電体層を得るのに必要な半導体交互マルチ層と処理ステップの様々な組み合わせの例
【０１６７】
【表４】
2021504961.tif 000007
【０１６８】
本技術の各種の実施形態を用いて、ＢｉＣＳ処理と同様に、置換ステップ無しで３Ｄ  ＮＡＮＤ  ＶＣを作成してよい。例えば、いくつかの実施形態では、基板が提供されてよい。次に、半導体材料（例えば、ドープ又は未ドープＳｉ）の交互層が堆積されてよい。次に、結晶学的異方性エッチング剤を用いたリソグラフィ及びテーパエッチングが行われてよい。次に、触媒をパターニングできる。例えば、いくつかの実施形態は、不連続触媒の堆積−Ｐｔ、Ｐｄ、Ｒｕ、触媒のＣＭＰ／リフトオフ、若しくはＰｔ、Ｐｄ又はＲｕの選択的電着を用いてよい。次に、ＳｉＳＥ処理を行い、ウェットエッチング（例えば王水）を用いて触媒を除去するか、絶縁体で孤立させてよい。複数の層は選択的に処理（例えば、多孔質層及び接続リンクを酸化）可能であり、複数の孔は原子層堆積（ＡＬＤ）でふさがれる。リソグラフィを用いて、ポリＳｉコア及び／又は酸化物コアフィラーとともに酸化物−窒化物−酸化物（ＯＮＯ）等のメモリ材料を堆積する前に、ワードライン間の領域を遮断できる。次にワードラインスリットから材料を除去でき、低ｋ誘電体をスリットに堆積できる。エッチングされたテーパに沿って階段を作成するために、一つのセットの交互層に対して選択的なプラズマエッチングを用いてテーパをエッチングできる。
【０１６９】
いくつかの実施形態では、ＴＣＡＴ処理と同様に、酸化及び置換を伴う３Ｄ  ＮＡＮＤ  ＶＣの処理を利用できる。例えば、いくつかの実施形態では、基板が提供されてよい。次に、半導体材料（例えば、ドープ又は未ドープＳｉ）の交互層が堆積されてよい。次に、結晶学的異方性エッチング剤を用いたリソグラフィ及びテーパエッチングが行われてよい。次に、触媒をパターニングできる。例えば、いくつかの実施形態は、不連続触媒の堆積−Ｐｔ、Ｐｄ、Ｒｕ、触媒のＣＭＰ／リフトオフ、若しくはＰｔ、Ｐｄ又はＲｕの選択的電着を用いてよい。次にＳｉＳＥ処理を行い、ウェットエッチング（例えば王水）を用いて触媒を除去するか、絶縁体で孤立させてよい。複数の層は選択的に処理（例えば、多孔質層及び接続リンクを酸化）可能であり、複数の孔はＡＬＤでふさぐことができる。リソグラフィを用いてワードライン間の領域を遮断でき、安定化コア（例えば、ポリＳｉコア及び酸化物コアフィラー）を堆積できる。
【０１７０】
ワードラインスリットから材料を除去できる。原子層エッチングは、多孔質酸化物／結晶Ｓｉ構造を囲む薄い酸化層を除去するために用いられる。３Ｄ  ＮＡＮＤフラッシュアレイを作る処理の次のセットには、１つの置換ステップ（例えば、多孔質酸化物に対して選択的な結晶Ｓｉを選択的にエッチング、ＡＬＤで孔をシーリング、メモリ材料ＯＮＯを堆積、Ｗを堆積しエッチバックしてワードラインを孤立等）、若しくは２つの置換ステップ（例えば、結晶Ｓｉに対して選択的な多孔質酸化物をエッチング、メモリ材料ＯＮＯを堆積、Ｗを堆積しエッチバックしてワードラインを分離、Ｗに対して選択的なＳｉをエッチング、ＳｉＯ２を堆積等）又は（例えば、結晶Ｓｉに対して選択的な多孔質酸化物をエッチング、ＳｉＯ２を堆積しエッチバックして孤立、堆積したＳｉＯ２に対して選択的な結晶Ｓｉをエッチング、メモリ材料ＯＮＯを堆積、Ｗを堆積しエッチバックしてワードラインを孤立等）等を含んでよい。次に、低ｋ誘電体をスリットに堆積できる。エッチングされたテーパに沿って階段を作成するために、一つのセットの交互層に対して選択的なプラズマエッチングを用いてテーパをエッチングできる。
【０１７１】
いくつかの実施形態では、ＴＣＡＴ処理と同様に、置換を伴う３Ｄ  ＮＡＮＤ  ＶＣの処理を利用できる。例えば、いくつかの実施形態では、基板が提供されてよい。次に、半導体材料（例えば、ドープ又は未ドープＳｉ、Ｓｉ／ＳｉＧｅ、Ｓｉ／Ｇｅ等）の交互層が堆積されてもよい。次に、結晶学的異方性エッチング剤を用いたリソグラフィ及びテーパエッチングが行われてよい。次に、触媒をパターニングできる。例えば、いくつかの実施形態は、不連続触媒の堆積−Ｐｔ、Ｐｄ、Ｒｕ、ＣＭＰ／触媒のリフトオフ、若しくはＰｔ、Ｐｄ又はＲｕの選択的電着を用いてよい。次に、ＳｉＳＥ処理を行い、ウェットエッチング（例えば王水）を用いて触媒を除去するか、絶縁体で孤立させてよい。複数の孔はＡＬＤでふさぐことができる。リソグラフィを用いてワードライン間の領域を遮断でき、安定化コア（例えば、ポリＳｉコア及び酸化物コアフィラー）を堆積できる。ワードラインスリットから材料を除去できる。３Ｄ  ＮＡＮＤフラッシュアレイを作る処理の次のセットには、１つの置換ステップ（例えば、結晶Ｓｉに対して選択的な多孔質シリコンをエッチング、メモリ材料ＯＮＯを堆積、Ｗを堆積しエッチバックしてワードラインを孤立、Ｗに対して選択的なＳｉをエッチング、ＳｉＯ２を堆積等）、若しくは２つの置換ステップ（例えば、結晶Ｓｉに対して選択的な多孔質シリコンをエッチング、結晶Ｓｉを酸化、メモリ材料ＯＮＯを堆積、Ｗを堆積しエッチバックしてワードラインを孤立等）又は（例えば、結晶Ｓｉ対して選択的な多孔質シリコンをエッチング、ＳｉＯ２を堆積しエッチバックして孤立、ＳｉＯ２に対して選択的な結晶Ｓｉをエッチング、メモリ材料ＯＮＯを堆積、Ｗを堆積しエッチバックしてワードラインを孤立等）等を含んでよい。次に、低ｋ誘電体をスリットに堆積できる。エッチングされたテーパに沿って階段を作成するために、一つのセットの交互層に対して選択的なプラズマエッチングを用いてテーパをエッチングできる。
【０１７２】
いくつかの実施形態では、垂直ゲートを備える３Ｄ  ＮＡＮＤの処理を利用できる。例えば、いくつかの実施形態では、基板が提供されてよい。次に、半導体材料（例えば、ドープ又は未ドープＳｉ、Ｓｉ／ＳｉＧｅ、Ｓｉ／Ｇｅ等）の交互層が堆積されてよい。次に、結晶学的異方性エッチング剤を用いたリソグラフィ及びテーパエッチングが行われてよい。次に、触媒をパターニングできる。例えば、いくつかの実施形態は、不連続触媒の堆積−Ｐｔ、Ｐｄ、Ｒｕ、ＣＭＰ／触媒のリフトオフ、若しくはＰｔ、Ｐｄ又はＲｕの選択的電着を用いてよい。次に、ＳｉＳＥ処理を行い、ウェットエッチング（例えば王水）を用いて触媒を除去するか、絶縁体で孤立させてよい。複数の層は選択的に処理（例えば、多孔質層及び接続リンクを酸化）可能である。複数の孔はＡＬＤでふさぐことができる。リソグラフィを用いて層間の領域を遮断し、ＯＮＯメモリ材料を堆積できる。ワードラインは、水平チャネルラインに垂直に配置することもできる。次に、低ｋ誘電体をワードライン間のスリットに堆積できる。エッチングされたテーパに沿って階段を作成するために、一つのセットの交互層に対して選択的なプラズマエッチングを用いてテーパをエッチングできる。
【０１７３】
一の実施形態では、３Ｄ  ＮＡＮＤは、シリコンナノワイヤをチャネル材料として使用し、その後、導電性材料及び絶縁性材料の交互層を堆積させて製造（加工）できる。ＭＳＰ−ＣＩＣＥ及び新規な接続リンク又は天井ベースの崩壊軽減技術は、ディープリアクティブイオンエッチング処理の代わりにＮＷのアレイをパターニングするために用いられる。ＤＲＩＥはボッシュ処理等の処理を用いる。この処理では、表面に損傷があり、ＦＥＴ性能を低下させるスカラップ状側壁が作成される。ここで提案されるＣＩＣＥ処理の各種の実施形態は、損傷が著しく少なく、滑らかな側壁とより洗練された断面形状とを提供しているので、優れた性能を発揮する。ＣＩＣＥを用いて作成された高アスペクト比の垂直ＮＷは、垂直３Ｄ  ＮＡＮＤフラッシュメモリに使用できる。これは、垂直ＮＷ上のコンフォーマルＡＬＤによる電荷蓄積のために、トラップ密度の高い高ｋ誘電体を含むメモリ材料の堆積を伴う。次に、絶縁材料によって分離された一連の導電性材料が堆積されて、ワードラインを形成し、多層超高密度３Ｄ  ＮＡＮＤフラッシュメモリをもたらすＮＡＮＤストリングを作成する。
【０１７４】
２Ｄ構造ではＤＲＡＭコンデンサ及びトランジスタのスケーリングが非常に難しいため、ＤＲＡＭ製品は基本的な限界に近づいている。現在の回避策は、スタック又はトレンチコンデンサを用いて、（基板）面積に妥協することなくセル当たりの静電容量を増やすことである。しかしながら、この方法には、トレンチコンデンサの高アスペクト比トレンチエッチング、及びスタックコンデンサの安定性における制限がある。また、フィーチャのサイズを小さくすると、プレーナ及びリセスチャネル又はフィンベースのＤＲＡＭトランジスタの信頼性に影響を与える。ある一定のＤＲＡＭセル構成も、理想的な４Ｆ２セルの代わりに、５−６Ｆ２のセルサイズ係数を用いる。フィーチャサイズが、現在の２０ｎｍのハーフピッチから２０２５年までにサブ１０ｎｍに減少していくにつれて、高アスペクト比のコンデンサを備えた垂直セルアクセストランジスタを自己整合的に組み込む必要がある。
【０１７５】
図２４は、本技術の一又は複数の実施形態に係る、ＣＩＣＥによってエッチングされたナノワイヤ上にトランジスタ、コンデンサ及び配線材を堆積させた例示的なＤＲＡＭのデザインを示す。図２４の上部は、コンデンサ領域の断面図を示す。ビット線は図面に垂直に走り、上部のＮ+ドープシリコン領域を接続する。各種の実施形態は、４Ｆ２セルサイズファクタを生成するためにゲートオールアラウンドトランジスタ及び自己整合コンデンサの両方を組み込む垂直ナノワイヤベースのＤＲＡＭアーキテクチャを用いる。これにより、ＤＲＡＭをサブ１０ｎｍのハーフピッチにスケーリングできる。ＣＩＣＥ処理では垂直側壁角が８９．５°より大きいため、ピラー間の中心間距離は、サブ２０ｎｍ、サブ１５ｎｍ、サブ１０ｎｍ等にできる。ピラーの配置を六角形にして、より小型のＤＲＡＭセルを作成できる。エッチングされたピラーは、基板に垂直に、又はＣＩＣＥエッチング剤濃度に基づいた角度でアライメントできる。ピラーの断面は、許容可能な欠陥レベルで従来のフォトリソグラフィ及びナノインプリントリソグラフィによって製造（加工）できるかどうかに応じて、最大表面積を与えるように最適化できる。
【０１７６】
各ＤＲＡＭセルのナノワイヤを孤立させるには、ＳＯＩ（シリコンオンインシュレータ）基板を使用できる。この場合、絶縁体はＣＩＣＥのエッチングストップとして機能し、個々のナノワイヤを孤立させる。或いは、ナノワイヤのベースは、電場を用いて多孔質にできる。次に、多孔質ベースの選択的酸化を行って、ナノワイヤを電気的に絶縁できる。
【０１７７】
図２５Ａから図２５Ｂは、本技術の一又は複数の実施形態に係る、崩壊することなく高アスペクト比のピラーを作成するためのＣＩＣＥウェット異方性エッチングの２つの処理フローを示す。図２５Ａは、使用される最大アスペクト比を拡張するために天井を用いる崩壊防止の方法を示す。天井を用いる崩壊防止は、プラズマエッチング又はＳｉＳＥを用いて短く安定した高さまでフィーチャをエッチングし、天井を堆積し、ＳｉＳＥ処理を続行することにより実行できる。「天井」は、Ｌ／２等の短いピラーの長さに沿った高さでもよく、ここでＬは短く安定したピラーの高さである。これにより、フィーチャが更にエッチングされるにつれて更なる支持が付与され、最大アスペクト比が、短いピラーの上部にある天井のアスペクト比よりも大きくなる。これは高アスペクト比のピラーに構造安定性を付与し、崩壊を防ぐ。天井は、傾斜電子ビーム蒸着、ポリマーの充填、エッチバック及び天井の堆積、又はスピンコーティング等の方法によって堆積できる。天井に使用できる材料には、ポリマー、スパッタ/堆積半導体、Ｃｒ、Ｃｒ２Ｏ３、炭素、シリコン、Ａｌ２Ｏ３等のＣＩＣＥエッチング剤と反応しない金属や酸化物を含む。いくつかの実施形態では、天井は、更なる低解像度リソグラフィステップによって、又は天井材料に多孔性を誘導する反応によって、多孔質にもでき、例えば、天井材料は、ＣＩＣＥにおいて多孔性になるアモルファス又はポリＳｉでありうる。一旦基板がエッチングされ触媒が除去されると、多孔質天井を除去する前に、原子層堆積等の方法によるメモリフィルム又は誘電体フィラーの堆積を行うことができる。天井材料は、ある一定の領域で除去するか、又は原子層堆積（ＡＬＤ）に対して非選択的になるように調整して、複数の孔が堆積経路を閉じて遮断するのを防ぐこともできる。フィーチャを埋めた後、天井はエッチング又は研磨される。また、エッチング後に高アスペクト比の形状を閉じて、孤立した触媒を使用せずに深いホール（例えば、リソグラフィパターンで規定された構造ボイド、開口部等）を作成するためにも、ＡＬＤを用いることができる。
【０１７８】
図２５Ｂは、ダイヤモンド形断面を持つエッチングされたナノ構造の安定性を保証するリンクベースの方法を示している。触媒メッシュがリソグラフリンク及びギャップの両方を備える場合、リンクされた構造はエッチングによって作成される。図２６は、本技術の一又は複数の実施形態に係る、シリコン上におけるＣＩＣＥ後の未支持フィーチャｖｓ支持フィーチャの崩壊を示すＳＥＭ画像を示す。電子ビームリソグラフィは、サブ１０ｎｍフィーチャを書込めるがオーバレイが大きいのに対し、フォトリソグラフィは、オーバレイが優れているが解像度が低いため、リンク接点が更に小さいサブ３０ｎｍフィーチャを製造（加工）することは非常に困難である。フォトリソグラフィ及びインプリントリソグラフィ（そのマスク及びテンプレートは電子ビームリソグラフィで作製）を用いて、後にナノインプリントテンプレートとなるリンクされた最終構造を取得してよい。
【０１７９】
代替の実施形態では、ＣＩＣＥでホールをエッチングして、トレンチコンデンサＤＲＡＭセルを作成できる。このアーキテクチャは、ＤＲＡＭセルが占める面積を最小限にするために、４Ｆ２レイアウトとしても設計できる。ＣＩＣＥ処理では垂直側壁角が８９．５°より大きいため、ホール間の中心間距離は、サブ２０ｎｍ、サブ１５ｎｍ、サブ１０ｎｍ等にできる。ホールの配置を六角形にして、より小型のＤＲＡＭセルを作成できる。ホール内のエッチング剤の拡散を高めるために、電場を用いて、上部領域を除いて、エッチングされたホールの長さに沿って多孔性の一又は複数の層を作成できる。非多孔質上部領域を用いて、ＤＲＡＭセル用のシリコントランジスタを作成できる。一又は複数の多孔質層を選択的に酸化して、トレンチコンデンサを電気的に孤立させることができる。多孔性の層に作成された孔は、ＣＩＣＥ処理後に、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ等の絶縁材料の原子層堆積を用いてふさぐことができる。トレンチコンデンサは、電極（ポリＳｉ、Ｗ、ＴｉＮ、Ｃｏ、ＴａＮ）や高ｋ誘電体（ＨＦＯ２、ＺｒＯ２、Ａｌ２Ｏ３）等のコンデンサ材料を堆積してＭＯＳ（金属−酸化物−半導体）、ＭＩＭ（金属−絶縁体−金属）、又はＭＩＭＩＭ等の構成のコンデンサを作成することによって、高アスペクト比のホール内に作成できる。
【０１８０】
（トランジスタ）
半導体業界では、典型的にはトランジスタ密度を高めることによって、チップ性能を向上させ、消費電力を削減させ、機能性を高めるために、ＣＭＯＳスケーリングが採用されている。このスケーリングは、１８か月か２年ごとに新しいテクノロジノードをリリースすることによって行われる。トランジスタ密度は、ゲート長、ゲート酸化物の厚さ、スペーサーの厚さ等の、トランジスタの寸法を小さくすることで増加する。フィーチャサイズの減少に伴い、高ｋ誘電体、金属ゲート、ひずみエンジニアリング、低ｋスペーサー誘電体等の新しいテクノロジーが、プレーナ又はリセストランジスタで採用されてきた。しかしながら、トランジスタ当たりの面積を減らすにもかかわらず静電特性を改善するために、ＦｉｎＦＥＴ形態の３Ｄスケーリングが導入された。寸法がサブ２０ｎｍに減少したため、側壁の損傷が最小限で崩壊のない、高さのある薄いフィンを作成する処理は困難であった。サブ１０ｎｍノードでは、水平ナノシート及びナノワイヤを用いて静電特性を改善する革新的な方法が提案されている。
【０１８１】
しかしながら、これら全ての３Ｄジオメトリでは、構造の安定性と製造（加工）の課題が相まって、テクノロジーの可能性が制限されている。フィンがより高くなる及び／又は積層ナノシート及びナノワイヤの数が増えると、チップのパフォーマンスは向上し、多くのテクノロジーノードのスケーリングが可能になる。しかしながら、フィンの製造（加工）のためのプラズマエッチングは、デバイスの性能に影響を与えるエッチングテーパ及び側壁の損傷に悩まされている。ＣＩＣＥでは、エッチングテーパをなくし、トランジスタごとに必要なフィンの数を減らすことによって、サブ１０ｎｍの臨界寸法を有する側壁の損傷が少ない高アスペクト比のフィンを実現できる。長方形フィンから円形及び成形ＮＷに及ぶ最適断面のトランジタの第１レベルのウエハスケール製造（加工）に、大面積制御とインライン計測が組み込まれる。各種の実施形態は、新規のエッチング技術、触媒促進ケミカルエッチング（ＣＩＣＥ）及びリソグラフィ要件を含み、プラズマ損傷のない垂直側壁を備えた高アスペクト比のフィンを作製可能とする。
［０２１７］
ＣＩＣＥは、Ｓｉ、Ｇｅ、ＳｉｘＧｅ１−ｘ、ＧａＮ、ＩｎＰ、ＧａＡｓ、ＩｎＡｓ、ＧａＰ、ＩｎＧａｓ、ＩｎＧａＰ、ＳｉＣ等の半導体、及び半導体のマルチ層で使用できる触媒ベースのエッチング方法である。電場は、エッチング用触媒と共に使用されてもされなくてもよい。エッチング剤（フッ化水素酸ＨＦ等）、酸化剤（過酸化水素Ｈ２Ｏ２等）、及び任意には低表面張力液体（エタノール等）やイオン交換水は、触媒（Ａｇ、Ａｕ、Ｐｄ、Ｐｔ、Ｒｕ、Ｃｕ、Ｗ、ＴｉＮ、ＴａＮ、ＲｕＯ２、ＩｒＯ２、グラフェン等）の位置で優先的に半導体基板をエッチングできる。必要に応じて、非水性エッチング剤も使用できる。リソグラフィ技術（フォトリソグラフィ、電子ビームリソグラフィ、ダブルパターニング、クワッドパターニング、ナノインプリントリソグラフィ等）を用いて、触媒フィーチャを規定できる。得られた触媒メッシュを備えた基板は、エッチング剤溶液内に配置され、エッチング中の電気及び光学特性に基づいてエッチング深さを決定できる光学イメージングシステム及び電場によって積極的に制御されるある一定の深さまで精密にエッチングされる。
【０１８２】
よって、最終デバイスは、アスペクト比が５：１を超える高アスペクト比のフィンを備えたｆｉｎＦＥＴである。ここで、フィン構造は非常に垂直であり、角度は８９．５°を超える。この角度は、走査型電子顕微鏡（ＳＥＭ）、ＴＥＭ、ＡＦＭ等を用い、その後ＩｍａｇｅＪ等の画像解析ソフトウェアを用いることで測定される。平均テーパ角度は、臨界フィーチャの上部及び下部のフィーチャサイズの差の間で線形適合アルゴリズムを用いたほぼ等角（コンフォーマル）の直線を用いて測定される。臨界寸法は、フィンの幅又はフィン間のトレンチの幅にできる。ＣＩＣＥ処理では垂直側壁角が８９．５°より大きいため、フィン間隔やフィン幅等の重要なフィーチャ間の中心間距離は、サブ２０ｎｍ、サブ１５ｎｍ、サブ１０ｎｍ等にできる。
【０１８３】
横方向ナノワイヤ及びナノシートＦＥＴの場合、フィンは材料の交互層で構成される。ここで、複数の層のうちの１層が選択的に除去され、誘電体及びゲート電極がコンフォーマル（等角）に堆積されてサスペンデッド横方向ナノワイヤ又はナノシートを囲む。ナノシートのテーパ及び横方向ナノワイヤＦＥＴも、ｆｉｎＦＥＴと同様に測定される。
【０１８４】
フィンの製造（加工）のためのプラズマエッチングは、精密エッチング、エッチングテーパ、崩壊、侵食及び構造保全、側壁の損傷等、様々な処理の課題を抱えている。これはトランジスタのデバイス性能に影響を与えます。ＣＩＣＥでは、臨界寸法がサブ１０ｎｍであるフィンの高アスペクト比及び低い側壁損傷を実現できる。エッチングテーパ角度は、ある一定のフィン幅でフィンの最大高さを制限するため、更なる課題を引き起こす。フィンの高さを増大するには、フィンの幅を大きくする必要があり、これはトランジスタの実装密度を低下させる。
【０１８５】
図２７Ａは、テーパ角度が約８５°の１４ｎｍＦｉｎＦＥＴと、業界で用いられる２４ｎｍの物理的ハーフピッチ（ＨＰ）を示す。このようなテーパ角度で達成できる最大フィン高さは、最大フィン高さ＝０．５×ハーフピッチ×ｔａｎ（テーパ角度）で算出される。テーパ角度を向上することにより、異なるフィン幅とハーフピッチ（ＨＰ）に対して最大フィン高さを増大できる。この関係は図２７Ｂにプロットされており、所与のＨＰに対してエッチングできるフィンの最大高さｖｓエッチングテーパ角度を示している。これは、ＣＩＣＥ等のテーパのないエッチング処理のスケーリングの可能性を示す。これは、後に検討するフィンの構造安定性を考慮していない。１００ｎｍのフィン高さがシャロートレンチアイソレーション（ＳＴＩ）に用いられるので、このフィン高さはアクティブｆｉｎＦＥＴの一部ではない。
【０１８６】
高アスペクト比のフィンは、崩壊しやすい。一旦トランジスタが作られてフィンが絶縁体等の安定化材料に埋め込まれると変更又は除去できる接続リンクを用いて、フィンの崩壊を緩和できる。
【０１８７】
図２８は、支持／支援機能なしで、フィンの長さ（この場合は５０ｎｍ）に沿って横方向に崩壊する前にテーパの無いフィンの最大高さを示すプロットである。図２８に、５０ｎｍの長さの場合の、接続リンクで支持されていないフィンの臨界高さを、そのハーフピッチに対して示す。これは、崩壊によるフィンの曲げエネルギーを、フィンを分離するのに必要な表面エネルギーと同等にすることによって算出される。
【０１８８】
【数１】
2021504961.tif 000008
【０１８９】
【数２】
2021504961.tif 000009
【０１９０】
ここで、Ｅはフィンの弾性係数、Ｉは曲げ軸の周りの慣性モーメント、ｗはフィンのたわみ、即ち、崩壊フィン間の距離の半分、γｓｖはフィン材料の表面エネルギー、ａ及びｂは、崩壊方向に垂直なフィンの寸法である（長さ方向ｖｓ幅方向）。
【０１９１】
崩壊は、最も短い高さでフィンの長さに沿って発生するので、グラフに表示される高さになる。フィンは特定の回路設計に基づいてはるかに長くなる可能性があるが、フィンの最短の長さは、ｆｉｎＦＥＴのコンタクトゲートピッチ（ＣＧＰ）によって決定される。最小スペーサー厚さ（ｔｓ）が約５ｎｍ、ソース／ドレイン（Ｓ／Ｄ）接触長（Ｌｃ）が約１５ｎｍの場合、コンタクトゲートピッチＣＧＰ＝ＬＧ＋２ｔｓ＋Ｌｃである。これは、トランジスタのスケーリングが、１０から２５ｎｍの間で変化するゲート長ＬＧに依存することを示している。５０ｎｍの事例は、フィンが別のフィン上に横方向に崩壊する前に幅の異なるフィンの最大高さを決定するために考慮される。いくつかの実施形態では、エッチングテーパがないためにフィンピッチを縮小できるので、フィン幅の２倍のフィンピッチが採用される。
【０１９２】
より小さなフィン幅へのスケーリングの主な制限は、構造の不安定性である。バルクシリコンで製造されたＦｉｎＦＥＴでは、その長さの大部分はシャロートレンチアイソレーション（ＳＴＩ）に利用される。ＳＴＩに必要な最小高さが１００ｎｍであるとすると、幅１０ｎｍ以上のフィンのみが使用できる。更に、フィンのアクティブ部分は、初期のフィン高さよりもはるかに短い。これは、ＳＯＩウエハを用いることによって部分的に軽減できる。しかしながら、ＳＯＩ  ｆｉｎＦＥＴの場合でも、フィンで達成できる最大高さには制限がある。エッチングテーパは、フィンの構造安定性をある程度向上させるのに役立つが、図２７で説明したように、可能な最大高さを最終的に制限する。
【０１９３】
（ＦｉｎＦＥＴ処理フロー）
各種の実施形態は、フィンの間の接続リンクを用いてエッチング中及びエッチング後にフィンを安定させることによって、フィンの構造安定性を向上する。デバイスを更に処理した後、安定化構造が除去又は変更される。一の実施形態では、接続リンクを回路設計段階で用いて、隣接するｆｉｎＦＥＴのソース及びドレインを、エピタキシャルＳ／Ｄ接点形成に沿ってリンクすることもできる。ｆｉｎＦＥＴの処理フローの一例を図２９に示す。
【０１９４】
ＣＩＣＥ  ｆｉｎＦＥＴ処理フローの実施形態が図２９に示されており、処理ステップは、ａ）接続されたフィンのＣＩＣＥ及びその後の触媒材料の除去と、ｂ）ＳＴＩ材料の原子層堆積（ＡＬＤ）、及び蒸気ＨＦ、原子層エッチング（ＡＬＥ）又は反応性イオンエッチング（ＲＩＥ）を用いたＳＴＩ材料のエッチバックを伴う、ＳＴＩ（シャロートレンチアイソレーション）充填及びエッチバックと、ｃ）ポリシリコンがダミーゲートとして用いられ、窒化シリコンがダミーゲートの両側のスペーサーとして用いられる、ダミーゲート及びスペーサーのパターニング及び堆積と、ｄ）ＡＬＤを用いた酸化物の充填及び化学機械研磨（ＣＭＰ）を用いた平坦化、接続フィーチャ（又はリンク）のカット/エッチング除去。ここでフィン間の接続フィーチャは、ＲＩＥ、ＡＬＥ、選択酸化物及び蒸気ＨＦエッチング等を用いてエッチング除去され、接続フィーチャをエッチング除去するためのリソグラフィマスクは、トランジスタ当たりのフィンの数及びトランジスタ回路設計に基づいてある一定の接続を保持するように設計できる。ｅ）酸化物充填及びエッチバックと、ｆ）その場（インサイチュ）ドーピングでＳｉ及びＧｅ、又はＳｉのエピタキシャル成長を用いたソース／ドレイン堆積と、ｇ）ダミーゲートがスペーサー間の高ｋ誘電体及び金属ゲートで置換され、最終的な高アスペクト比のフィンＦＥＴを形成できる、金属ゲートの置換及び高ｋ誘電体の堆積と、である。
【０１９５】
他の実施形態では、フィンの領域に触媒接続リンクを用いてよく、シリコンのエピタキシャル成長を用いて欠落部分を接合できる。接続リンクが除去された領域では、位置及び回路設計に応じて、ＴｉＮ、Ｗ、ＳｉＯ２、ＳｉＮ、炭素、Ｓｉ、Ｇｅ等の材料は、材料の必要な電気特性、例えば、接続が導電性、絶縁性、又は半導電性の必要があるかどうかに基づいて堆積されてよい。
【０１９６】
ＣＩＣＥで製造（加工）された高アスペクト比のＦｉｎＦＥＴは、崩壊を防ぐためにフィン間に接続リンクを有する。これらのリンクは、必要なフィン設計を得るために、製造（加工）処理（図２９のステップ（d））中に除去しなければならない。一の実施形態では、ｆｉｎＦＥＴリンクは、ＣＩＣＥ後の最初のパターニングとダミーゲート及びスペーサの堆積、その後の全露出領域における誘電体の堆積によって除去される。次に、フォトリソグラフィが行われ、除去する必要のあるフィンリンクの領域を孤立させる。フィンリンクは、原子層エッチング、プラズマエッチング等を用いて除去される。エッチング中に作成されるプラズマエッチングテーパは、ダミーゲート及びスペーサーによって保護されているフィン構造に影響を与えない。その後のＳ/Ｄエピタキシステップは、プラズマエッチングテーパによって失われたフィン材料を補充してよい。或いは、露出したフィンリンクの選択的な酸化及び除去を実行でき、酸化されたフィンリンクは、蒸気ＨＦ、プラズマエッチング、ウェットエッチングを用いて除去されて、シリコンの代わりに酸化シリコンを除去でき、これにより、酸化シリコンエッチングの選択的性質によりシリコンフィンを保護する。
【０１９７】
この方法には、オーバレイが非常に正確で２ｎｍ未満であるという利点があり、それによって過剰な材料がフィンから除去されないことが保証される。スペーサーパターニングを用いて、幅及びピッチを、３５から４０ｎｍのライン/スペースのフォトリソグラフィ解像度から２０から２５nmのライン/スペースのそれに減らすことができる。フィンに平行で且つフィンに垂直なカットを作成するために、ライン/スペースを互いに９０度にして、２つのフォトリソグラフィステップを用いることができる。ＥＵＶリソグラフィは、更なるスペーサーパターニングなしで同じフィーチャを作成するために使用できる。ロジックデバイスのｆｉｎＦＥＴ設計に基づいて、フィン及びその接続リンクをエッチングするための触媒パターンが設計される。例えば、図３２では、開始ＣＩＣＥ触媒パターンと接続リンクを除去した後のパターンとが示される。
【０１９８】
図３０Ａから図３０Ｅは、技術の一又は複数の実施形態に係る、ＣＩＣＥ後のＦｉｎＦＥＴ処理の一例を示す。より詳細には、図３０Ａから図３０Ｅは、接続されたフィン構造の上面図を示し、その設計は、ＳＲＡＭ及び論理回路等のｆｉｎＦＥＴの用途に依存する。図３０Ａでは、ＣＩＣＥでエッチングされた構造は、崩壊を防ぐために接続されている。図３０Ｂは、回路設計による必要に応じて複数のフィンを接続するように設計されるダミーゲート及びスペーサーパターンを示す。図３０Ｃでは、リソグラフィを用いて、エッチング除去される部分（接続リンク）を露出させる。図３０Ｄでは、次に、接続リンクが、原子層エッチング又はプラズマエッチングを用いてエッチング除去される。次に、ソース／ドレインエピタキシャル堆積、ゲート置換等の更なるｆｉｎＦＥＴ処理ステップ（図３０Ａから図３０Ｅに図示せず）を実行して、最終デバイス回路を得ることができる。図３０Ｅは、全てのｆｉｎＦＥＴ処理ステップの後に残る、パーツＤの下にあるフィンの概略図を示す。
【０１９９】
ナノシートＦＥＴは、半導体材料の交互層を備えるフィンをエッチングし、その後交互層のうちの１層を除去することで作成され、その結果、サスペンデッドナノシートが生じる。ナノシートＦＥＴは、ｆｉｎＦＥＴのトライゲート構造とは対照的に、ゲートオールアラウンド構成によりｆｉｎＦＥＴよりも優れた静電気学（静電特性）を持っている。前のセクションで説明したフィンの高さ制限と同様に、ナノシートフィン内の半導体の交互層の臨界高さは、プラズマエッチングを用いてエッチングできる層の数を制限する。この制限は、バルクＳｉの代わりに交互層を備えるナノ構造を生成するＣＩＣＥのサブセットである、ＳｉＳＥ処理には存在しない。ナノシート層の実施形態は、Ｓｉ及びＳｉｘＧｅ１−ｘから構成され、ここで、新しい臨界高さは、マルチ層が積層したフィンの変更された弾性係数に依存する。各ナノシートの厚さが５ｎｍであり、ＳＴＩで覆われるフィンの下部領域がＳｉであると考えると、有効弾性係数は、複合材料の混合物の逆則を用いた「スラブ」モデルで算出できる。
【０２００】
【数３】
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【０２０１】
ここで、Ｅは弾性係数であり、Ｖは体積分率であり、下付きのｆは、例えばＳｉｘＧｅ１−ｘ又は多孔質Ｓｉ等の犠牲ナノシート材料を示し、mは、例えばＳｉ等の残りのナノシート材料である。
【０２０２】
Ｓｉの体積分率が約７５％から９５％の場合、得られる有効弾性係数は約１００から１５０ＧＰａであり、ナノシートフィンの臨界高さはｆｉｎＦＥＴフィンの臨界高さに類似する。表面エネルギーの変化は、接触しているフィンの上部にある表面の材料に依存する。一の実施形態では、その材料はシリコンであり、ナノシートの材料の影響は、シリコンｆｉｎＦＥＴの影響と同じである。
【０２０３】
或いは、フィンの幅を小さくすることにより、同様の方法で横方向ナノワイヤＦＥＴを作成できる。ＳｉＳＥ処理では、リソグラフィリンクを用いてｆｉｎＦＥＴに形成された接続されたフィンは、半導体の交互層のスタック上で用いることもできる。
【０２０４】
ナノシートＦＥＴは、バルクシリコンの代わりに材料の交互層を備えたフィンを有するｆｉｎＦＥＴに類似する。一の実施形態は、Ｓｉ及びＳｉｘＧｅ１−ｘの交互層を備えており、ＳｉｘＧｅ１−ｘ層が除去されてシリコンナノシートを与える。他の実施形態は、異なるようにドープされたＳｉの交互層からなり、これは犠牲多孔質Ｓｉ層及び結晶質Ｓｉナノシートを生成する。更なる実施形態では、交互層間の保護層を用いて、シリコンナノシートが、低ドープＳｉ／ＳｉｘＧｅ１−ｘ／高ドープＳｉ／ＳｉｘＧｅ１−ｘの交互スタック、又は低ドープＳｉ／Ｇｅ／高ドープＳｉ／Ｇｅの交互スタックを用いること等により、犠牲ナノシートエッチングの影響を受けないことを確実にする。ここで、高ドープＳｉは多孔質Ｓｉに変換され、低ドープＳｉは結晶性のままである。ＳｉＳＥ処理は、特定のドーピング濃度で形態が多孔質から非多孔質に確実に変化するように調整され、多孔質及び非多孔質のＳｉのマルチ層スタックを作成する。多孔質Ｓｉを選択的に除去して、Ｓｉのサスペンデッドナノシートを得ることができる。エッチング剤組成物及び処理中におけるホール生成により、それらの材料及びドーピング濃度に基づいて、形態の異なる交互フィルムが生じる。他の実施形態では、ＳｉＳＥ処理は、バルクＳｉ上の時間変動電場とともに用いられ、多孔質及び非多孔質Ｓｉの交互層を備えるナノシートフィンを作成する。典型的な処理フローが図３１に記載される。 
図３１は、本技術の一又は複数の実施形態に係る、ＳｉＳＥでナノシートＦＥＴ及び横方向ナノワイヤＦＥＴを作るための処理フローの一例を示す。ステップは、ａ）接続されたフィンのＳｉＳＥ及び触媒材料の除去と、ｂ）原子層堆積（ＡＬＤ）を用いたＳＴＩ（シャロートレンチアイソレーション）を作成するための誘電体充填と、ｃ）接続フィーチャをカット/エッチング除去。ここでフィン間の接続フィーチャは、ＲＩＥ又はＡＬＥを用いてエッチング除去され、接続フィーチャをエッチング除去するためのリソグラフィマスクは、トランジスタ当たりのフィンの数及びトランジスタ回路設計に基づいてある一定の接続を保持するように設計できる。ｄ）ＡＬＤを用いた切取領域に窒化シリコン等の応力ライナの堆積と、ｅ）サスペンデッドナノシート/ナノワイヤを得るための誘電体（ＳＴＩ）エッチバック及び交互層の選択的除去と、ｆ）ダミーゲート及びスペーサーのパターニング及び堆積。ここでポリシリコンはダミーゲートとして用いられ、窒化シリコンはダミーゲートの両側のスペーサーとして用いられる。ダミーゲートの周囲にスペーサーを堆積でき、余分なスペーサー材料をパターニング／エッチングし、酸化物の充填及び平坦化を実行できる。ｇ）その場（インサイチュ）ドーピングでＳｉ及びＧｅ、又はＳｉのエピタキシャル成長を用いてソース及びドレイン領域が堆積されるＳ／Ｄ堆積と、ｈ）金属ゲートの置換及び高ｋ誘電体の堆積と、を含む。
【０２０５】
ナノシートＦＥＴのＳｉＳＥの他の実施形態では、触媒エッチングと共に時間変動電場を用いて、出発基板として材料の交互エピタキシャル層の代わりにバルクＳｉを用いることにより、多孔質Ｓｉ及び非多孔質Ｓｉの交互層を作成できる。
【０２０６】
ナノシートの交互層の選択的除去は、選択的エッチング処理を用いて行われる。例えば、Ｓｉ／ＳｉｘＧｅ１−ｘのスタックでは、ＨＣｌを用いて、ＳｉｘＧｅ１−ｘを選択的に除去してよい。Ｓｉ／多孔質Ｓｉのスタックでは、ＨＦ、ＴＭＡＨ、蒸気ＨＦ、ＨＦ等のエッチング剤と、過酸化水素等の弱い酸化剤とを使用できる。低ドープＳｉ／ＳｉｘＧｅ１−ｘ／高ドープ（ＣＩＣＥ後に多孔質）Ｓｉ／ＳｉｘＧｅ１−ｘ等の複数の交互材料のスタックでは、ＨＦを用いて多孔質Ｓｉを除去し、次にＨＣｌを用いてＳｉｘＧｅ１−ｘを除去できる。
【０２０７】
触媒は、全てのフィンがリソグラフィリンクを用いて接続されるように、崩壊を防ぐように設計される。ＳｉＳＥ及び／又は電場を用いてふらつきを抑制できない場合に触媒のふらつきを更に防ぐためには、全てのフィンが崩壊を防ぐために接続されることを確実にしながら、全ての触媒領域を接続するリソグラフィリンクで接続リンクを作る。
【０２０８】
崩壊前のフィンの臨界高さは、Ｓ／Ｄ領域付近のフィンの端部にある接続リンクを用いることで増加できる。これらのリンクは、ゲート、スペーサー及び絶縁材でフィンを安定させた後に除去できる。図３２は、フィン構造の長さ及び幅に沿った異なる数のフィンについて、横方向に崩壊する前の臨界高さをプロットしている。５０ｎｍのコンタクトゲートピッチ（ＣＧＰ）の場合、安定性を向上させるために、フィンの両側に１０ｎｍ幅の接続リンクを用いる。図３２に示すように、全てのフィンが正方形メッシュにおいて相互に接続されている場合のフィンの最大高さは、３つの固定面を持つ薄くて長いプレートとしてシミュレーションできる。
【０２０９】
図３２Ａは、フィンの数が１より大きい場合の接続リンクの図である。Ｎ＝１では、長さｂはｆｉｎＦＥＴのＣＧＰに等しいが、Ｎ＞１では、長さｂ＝ＣＧＰ＋２＊（リンク幅）である。図３２Ｂでは、接続されたフィン構造の長さに沿って崩壊する前の臨界高さが、異なるフィン幅ｆ及び１から１０の範囲のフィンの数について示される。図３２Ｃでは、接続されたフィン構造の幅に沿って崩壊する前の臨界高さが、異なるフィン幅ｆ及び１から１０の範囲のフィンの数について示される。接続されたフィンのより大きなブロックでの触媒のふらつきを防ぐために、６×４フィンのブロックについて以下に示すようにリンクされたメッシュを利用できる。複数のブロックは、完全に分離、又は半導体のリンクを介して接続できる。図３２Ｄは、異なるフィン幅ｆ及び１から１０の範囲のフィンの数について、接続されたフィン構造の幅に沿って崩壊する前の臨界高さを示すプロットである。
【０２１０】
ＣＩＣＥを用いてエッチングされた接続されたフィンからデバイスを作成するために重要なステップの１つは、フィンのベースにシャロートレンチアイソレーション（ＳＴＩ）領域を作成する誘電体エッチバックである。このステップは、ＳＯＩ（シリコンオンインシュレータ）ウエハ以外のこの処理の全ての実施形態に対して必要である。ＳｉＯｘ等の誘電体は、原子層堆積等のコンフォーマル堆積法を用いて、幅１５ｎｍ未満の高アスペクト比のフィン上に堆積できる。誘電体の時限エッチバックは、理想的にはフィン自体に影響を与えずに、フィンのベースに約１００ｎｍの厚さのＳＴＩを作成する。通常、この処理にはプラズマエッチングが用いられる。しかしながら、プラズマエッチング処理の物理的要素は、フィンを損傷させる可能性がある。純粋な化学処理に蒸気ＨＦを用いると、フィンを損傷することなく誘電体をエッチバックできる。一の実施形態では、酸化物誘電体堆積の前に、ＡＬＤを用いてフィンの周りに別個の材料（窒化シリコン等）を堆積できる。これにより、フィン上にエッチングストップが作成され、選択的なケミカルエッチングにおいて損傷が防止される。
【０２１１】
ウエハの中心から端部までの、そのようなエッチバック処理の均一性を制御する必要がある。これは、蒸気ＨＦセットアップにおいて複数の温度ゾーンを用いて実行できる。「先遣」ウエハを用いて、時限エッチングを最適化でき、エッチング速度及び深さに不連続性がある様々な領域をマッピングできる。不連続性は、局所的な高温及び低温ゾーンを作成して局所エッチング速度を変更し、均一なエッチング深さを作ることによって、滑らかにできる。
【０２１２】
或いは、シリコン含有ポリマーは、ウエハの端部等の、エッチング速度の高い場所でインクジェットを用いて精密に分配できる。分配される量は、先遣ウエハからのデータを用いて決定できる。次に、基板は最適化された温度でベークされ、基板上に意図的に不均一な高さの材料が作成される。これにより、蒸気ＨＦによる不均一なエッチングがキャンセルされ、よって、フィンにＳＴＩを作成するための最終的なエッチング均一性が、確実に仕様の範囲内に収まるようになる。
【０２１３】
他の実施形態では、ｆｉｎＦＥＴのバルクＳｉフィン及びナノシートＦＥＴのナノシートフィンは、電場、エッチング剤濃度、及び／又はエッチング後に層が多孔性になるようにエッチングされる層のドーピング濃度を用いてＳｉＳＥ処理中に多孔質最下層を作成することによって、互いから電気的に孤立できる。多孔質最下層は、１００ｎｍの厚さであってよい。次に、多孔質層を選択的に酸化して、フィンの底部に酸化多孔質Ｓｉを作成する。これにより、酸化多孔質Ｓｉはシャロートレンチアイソレーション（ＳＴＩ）として機能し、フィンを電気的に孤立する。ナノシートＦＥＴの場合、多孔質最下層が酸化される場合に交互多孔質層も酸化されてよい。
【０２１４】
本技術の各種の実施形態は、ＦｉｎＦＥＴを製造するための技術を提供する。例えば、いくつかの実施形態では、触媒は、リソグラフィを使用し、Ｐｔ、Ｐｄ、Ｒｕ、Ａｕ等の不連続触媒を堆積させ、化学機械研磨又はリフトオフを実行することによって、パターニングできる。或いは、触媒の選択的電着は、リソグラフィ後に実行できる。ＳｉＳＥ処理後、触媒材料はウェットエッチング（例えば、王水）を用いて除去するか、若しくは絶縁体を用いてデバイス層から孤立できる。ＳＴＩ層を作成するには、絶縁体は堆積及び平坦化できる。次に、リソグラフィ及び過剰なフィン接続構造のエッチングを実行できる。次に、応力ライナ材料のリソグラフィ及び堆積を実行できる。必要に応じて、時限蒸気ＨＦエッチング等の方法を用いて、シャロートレンチアイソレーション（ＳＴＩ）を得るためのエッチバックを実行できる。ナノシートトランジスタの場合、サスペンデッドナノシートを得るために交互層を選択的に除去する。例えば、いくつかの実施形態は、Ｓｉに対して選択的なＳｉｘＧｅ１−ｘ、及び／又はＳｉに対して選択的な多孔性Ｓｉをエッチングしてよい。次に、ダミーゲートをパターニングできる。例えば、いくつかの実施形態では、ダミーゲートパターンのリソグラフィが実行され、ダミーゲート材料（酸化物、ポリＳｉ）が堆積されてもよい。ダミーゲートの周りにスペーサーを堆積させ、余分なスペーサー材料をパターニング／エッチングできる。酸化物の充填及びエッチバックが行われてよい。いくつかの実施形態では、リソグラフィを用いて、Ｓ／Ｄ領域を露出できる。次に、Ｓ／Ｄ堆積（例えば、ドープされたエピ成長）が行われてよい。ポリＳｉダミーゲートをエッチング除去し、高ｋ誘電体及び金属ゲートで置換できる。次に、酸化シリコン等の絶縁体を堆積及び平坦化し、トランジスタ層の製造（加工）を完了できる。その後、金属層接点を作成するために更なる処理が行われ、それにより、作動するトランジスタデバイスが作成され、金属層の酸化物の充填及び平坦化を完了できる。
【０２１５】
（結論）
文脈上明らかに他に要求されない限り、説明及び特許請求の範囲を通じて、「備える」、「備えている」等の語句は、排他的又は網羅的な意味ではなく、包括的意味で解釈されるべきである。つまり、「含むがこれに限定されない」という意味である。ここで用いられるように、「接続され」、「連結され」、又はその変形の文言は、２つ以上の要素間の直接的又は間接的な接続又は連結を意味する。要素間の連結又は接続は、物理的、論理的、又はそれらの組み合わせでありうる。更に、「ここに」、「上に」、「下に」、及び類似の語句は、本明細書で用いられる場合、全体として本明細書を参照し、本明細書の特定の部分を参照するものではない。文脈が許す場合、上述した詳細な説明において単数又は複数を用いた語句は、夫々、複数又は単数を含んでもよい。「又は」という語句は、２つ以上の項目のリストに関連して、語句の次の解釈の全てを包含する。即ち、リスト内の項目のいずれか、リスト内の全ての項目、及びリスト内の項目の任意の組み合わせである。
【０２１６】
本技術の例の上述した詳細な説明は、網羅的であること、又は上記に開示した精密な形態に本技術を限定することを意図しない。本技術の特定の例は例示の目的で上記に説明しているが、当業者が認識するように、本技術の範囲内で各種の同等の変更が可能である。例えば、処理又はブロックが所定の順序で提示されているが、別の実施では、異なる順序で、ステップを含むルーチンを実行、又はブロックを含むシステムを使用してよく、いくつかの処理又はブロックは、削除、移動、追加、再分割、組合せ、及び／又は代替物や部分的組合せを提供するように変更されてよい。これらの処理又はブロックの各々は、様々な方法で実施できる。また、処理又はブロックは、時々、連続して実施されるものとして示されているが、これらの処理又はブロックは、代わりに同時に実行又は実施されてもよく、又は異なる時間に実行されてもよい。更に、本明細書に記載されている特定の数値は単なる例であり、代替実施では異なる値又は範囲を採用してよい。
【０２１７】
本明細書に提供された技術の教示は、必ずしも上述したシステムではなく、他のシステムに適用することができる。上述した各種の例の要素及び動作を組み合わせて、本技術の更なる実施を提供できる。本技術のいくつかの代替実施には、上述した実施に対して更なる要素が含まれるだけでなく、より少ない要素が含まれてもよい。
【０２１８】
上述した詳細な説明に照らして、これらの変更及びその他の変更を本技術に加えることができる。上述した説明は、技術のある一定の例を説明し、想定される最良の形態を説明するが、上記が文中においてどれほど詳細に見えても、本技術は多くの方法で実践できる。システムの詳細は、ここに開示される技術に包含されながらも、特定の実施においてかなり変化してよい。上述したように、本技術のある特性又は態様を説明する際に用いられる特定の用語は、その用語が関連する技術における特定の特徴、特性、又は態様に限定されるように本明細書で用語が再規定されていると示唆するものと解釈されるべきではない。一般に、上述した詳細な説明のセクションでそのような文言が明確に規定されていない限り、特許請求の範囲で用いられる文言は、本技術を明細書に開示された特定の例に限定するものと解釈されるべきではない。従って、本技術の実際の範囲は、開示された例だけでなく、請求項に基づいて本技術を実践又は実施する全ての同等の方法も包含する。
【０２１９】
請求項の数を減らすために、本技術のある一定の態様を、ある一定の請求形態で以下に提示するが、出願人は、本技術の様々な態様を任意の数の請求形態で熟考する。例えば、本技術の１つの態様のみがコンピュータ読取可能媒体の請求項として記載されているが、他の態様も同様にコンピュータ読取可能媒体の請求項として、又はミーンズプラスファンクションクレームで具現化される等の他の形式で具現化してよい。３５Ｕ．Ｓ．Ｃ§１１２（ｆ）で取扱われるように意図された請求項は、「する手段（ｍｅａｎｓ  ｆｏｒ）」という語句で始まるが、他の文脈での「する（ｆｏｒ）」という文言の使用は、３５Ｕ．Ｓ．Ｃ§１１２（ｆ）の規定に基づく取扱いを意図したものではない。従って、出願人は、、本出願又は継続出願のいずれかにおいて、このような追加の請求形態を追求するために、本出願を提出後に追加の請求形態を追求する権利を留保する。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１０Ｄ】
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【図１０Ｅ】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【図１９Ａ】
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【図１９Ｂ】
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【図１９Ｃ】
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【図１９Ｄ】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５Ａ】
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【図２５Ｂ】
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【図２６】
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【図２７Ａ】
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【図２７Ｂ】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２Ａ】
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【図３２Ｂ】
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【図３２Ｃ】
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【図３２Ｄ】
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【国際調査報告】
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