(57)【要約】  一実施例の半導体構造（１００）が金属層（３０４）を含む。半導体構造（１００）はまた、再配線層（ＲＤＬ）構造（３５２及び３５４）を含み、ＲＤＬ構造は、ＲＤＬプラットフォーム（３５２）、及び、ＲＤＬプラットフォーム（３５２）と金属層（３０４）との間に配置される複数のＲＤＬピラー（３５４）を含む。加えて、半導体構造（１００）は、ＲＤＬプラットフォーム（３５２）上に配置されるアンダーバンプ金属（ＵＢＭ）層（３９２）と、ＵＢＭ層（３９２）上に配置されるはんだバンプ（１０２）とを含み、ここで、ＵＢＭ層（３９２）、ＲＤＬプラットフォーム（３５２）、及びＲＤＬピラー（３５４）は、はんだバンプ（１０２）と金属層（３０４）との間に電気的接続を形成する。
2021528843.tif 000002
【特許請求の範囲】
【請求項１】
半導体構造であって、
金属層と、
再配線層（ＲＤＬ）構造と、
を含み、
前記ＲＤＬ構造が、
ＲＤＬプラットフォーム、
前記ＲＤＬのプラットフォームと前記金属層との間の複数のＲＤＬピラー、
前記ＲＤＬのプラットフォーム上に配置されるアンダーバンプ金属（ＵＢＭ）層、及び
前記ＵＢＭ層上に配置されるはんだバンプ、
を含み、
前記ＵＢＭ層、前記ＲＤＬプラットフォーム、及び前記ＲＤＬピラーが、前記はんだバンプと前記金属層との間に電気的接続を形成する、
半導体構造。
【請求項２】
請求項１に記載の半導体構造であって、前記複数のＲＤＬピラーが少なくとも４つのピラーである、半導体構造。
【請求項３】
請求項２に記載の半導体構造であって、前記複数のＲＤＬピラーが少なくとも８つのピラーである、半導体構造。
【請求項４】
請求項１に記載の半導体構造であって、前記はんだバンプと前記金属層との間の前記電気的接続が２．５ｍΩ未満の抵抗を有する、半導体構造。
【請求項５】
請求項１に記載の半導体構造であって、前記はんだバンプと前記金属層との間の前記電気的接続が１０Ａの電流をサポートする、半導体構造。
【請求項６】
請求項１に記載の半導体構造であって、さらに、前記金属層に近接する基板の第１の面を含む、半導体構造。
【請求項７】
請求項６に記載の半導体構造であって、前記基板がパワートランジスタを含む、半導体構造。
【請求項８】
請求項１に記載の半導体構造であって、
前記複数のＲＤＬピラー間に配置される第１のポリイミド層であって、前記ＲＤＬプラットフォームと前記金属層との間の前記第１のポリイミド層、及び
前記第１のポリイミド層の上の第２のポリイミド層、
をさらに含む、半導体構造。
【請求項９】
請求項１に記載の半導体構造であって、前記ＲＤＬプラットフォーム及び前記複数のＲＤＬピラーが銅を含む、半導体構造。
【請求項１０】
請求項１に記載の半導体構造であって、前記複数のＲＤＬピラーのピラーが円形断面を有する、半導体構造。
【請求項１１】
請求項１に記載の半導体構造であって、前記ＲＤＬプラットフォームが円形断面を有する、半導体構造。
【請求項１２】
請求項１に記載の半導体構造であって、前記複数のＲＤＬピラーの第１のピラーと前記複数のＲＤＬピラーの第２のピラーとの間の距離が、前記はんだバンプの幅よりも大きい、半導体構造。
【請求項１３】
半導体構造であって、
再配線層（ＲＤＬ）構造を含み、
前記ＲＤＬ構造が、
ＲＤＬプラットフォームと、
前記ＲＤＬプラットフォームを支持する複数のＲＤＬピラーと、
前記複数のＲＤＬピラー間であり前記ＲＤＬプラットフォームの第１の面側の第１のポリイミド層と、
前記ＲＤＬプラットフォームの前記第１の側とは反対の前記ＲＤＬプラットフォームの第２の側と、
を含む、
半導体構造。
【請求項１４】
請求項１３に記載の半導体構造であって、前記第１のポリイミド層が前記複数のＲＤＬピラーに近接する、半導体構造。
【請求項１５】
請求項１３に記載の半導体構造であって、前記第１のポリイミド層に近接するパッシベーション層をさらに含む、半導体構造。
【請求項１６】
請求項１３に記載の半導体構造であって、前記複数のＲＤＬピラーが少なくとも４つのピラーである、半導体構造。
【請求項１７】
半導体構造を形成する方法であって、
ウェハ上に金属層を堆積させること、
前記金属層の上にポリイミド層を形成すること、
前記ポリイミド層にピラー開口を形成すること、及び
前記ピラー開口において及び前記ポリイミド層の一部の上に、再配線層（ＲＤＬ）を堆積させること、
を含み、前記ポリイミド層が、前記金属層と前記ＲＤＬとの間に配置される、
方法。
【請求項１８】
請求項１７に記載の方法であって、前記ポリイミド層が第１のポリイミド層であり、前記方法が、
前記ＲＤＬの上に第２のポリイミド層を形成すること、
前記第２のポリイミド層に開口を形成すること、
前記第２のポリイミド層の前記開口において及び前記第２のポリイミド層の一部の上に、アンダーバンプ金属（ＵＢＭ）層を堆積させること、及び
前記ＵＢＭ上にはんだバンプを形成すること、
をさらに含む、方法。
【請求項１９】
請求項１７に記載の方法であって、
前記金属層上にパッシベーション層を堆積させることであって、前記ポリイミド層を形成することが、前記パッシベーション層上に前記ポリイミド層を堆積させることを含むこと、及び
前記パッシベーション層にピラー開口を形成すること、
をさらに含む、方法。
【請求項２０】
請求項１７に記載の方法であって、
前記ウェハの裏側をバックグラインドすることであって、前記金属層を堆積させることが、前記ウェハの表側にフロント金属層を堆積させることを含むこと、及び
前記ウェハの前記裏側に裏側金属層を堆積させること、
をさらに含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、一般に半導体回路パッケージングに関し、より詳細にはウェハスケールチップパッケージのための半導体構造及び方法に関する。
【背景技術】
【０００２】
ウェハスケール（レベル）チップスケールパッケージング（ＷＣＳＰ）では、チップはボード上に直接搭載される。個々のチップをダイシングし、バンプ接続を用いて、パッケージングすることなくチップをボード上に直接搭載する。
【発明の概要】
【０００３】
例示の半導体構造には金属層が含まれる。半導体構造は、再配線層（ＲＤＬ）構造も含み、ＲＤＬ構造は、ＲＤＬプラットフォーム、及び、ＲＤＬプラットフォームと金属層との間に配置される複数のＲＤＬピラーを含む。また、半導体構造は、ＲＤＬプラットフォーム上に配置されるアンダーバンプ金属（ＵＢＭ）層と、ＵＢＭ層上に配置されるはんだバンプとを含み、ＵＢＭ層とＲＤＬプラットフォームとＲＤＬピラーが、はんだバンプと金属層との間の電気的接続を形成する。
【０００４】
例示の半導体構造が再配線層（ＲＤＬ）構造を含み、ＲＤＬ構造は、ＲＤＬプラットフォームと、ＲＤＬプラットフォームを支持する複数のＲＤＬピラーとを含む。また、半導体構造は、複数のＲＤＬピラーの間でありＲＤＬプラットフォームの第１の側に第１のポリイミド層を含み、ＲＤＬプラットフォームの第１の側とは反対側である、ＲＤＬプラットフォームの第２の側に第２のポリイミド層を含む。
【０００５】
半導体構造を形成する例示の方法が、ウェハ上に金属層を堆積させること、及び、金属層の上にポリイミド層を形成することを含む。また、この方法は、ポリイミド層にピラー開口を形成すること、及び、ピラー開口内でありポリイミド層の一部の上に再配線層（ＲＤＬ）を堆積させることを含み、ポリイミド層は金属層とＲＤＬとの間に配置される。
【図面の簡単な説明】
【０００６】
【図１】例示の半導体構造の断面図である。
【０００７】
【図２Ａ】例示の半導体構造の上面図である。
【図２Ｂ】例示の半導体構造の上面図である。
【図２Ｃ】例示の半導体構造の上面図である。
【図２Ｄ】例示の半導体構造の上面図である。
【０００８】
【図３Ａ】半導体構造の製造の例示の段階の断面図である。
【図３Ｂ】半導体構造の製造の例示の段階の断面図である。
【図３Ｃ】半導体構造の製造の例示の段階の断面図である。
【図３Ｄ】半導体構造の製造の例示の段階の断面図である。
【図３Ｅ】半導体構造の製造の例示の段階の断面図である。
【図３Ｆ】半導体構造の製造の例示の段階の断面図である。
【図３Ｇ】半導体構造の製造の例示の段階の断面図である。
【図３Ｈ】半導体構造の製造の例示の段階の断面図である。
【図３Ｉ】半導体構造の製造の例示の段階の断面図である。
【０００９】
【図４】例示のトランジスタ構造である。
【００１０】
【図５】半導体構造を製造する例示の方法のフローチャートである。
【００１１】
【図６】半導体構造を利用する例示の方法のフローチャートである。
【００１２】
異なる図における対応する数字及び記号は概して、特に指示がない限り、対応する部分を指す。図は例示の実施例の配置の関連する態様を明確に示すために描かれており、必ずしも一定の縮尺で描かれていない。
【発明を実施するための形態】
【００１３】
ウェハスケールチップスケールパッケージング（ＷＣＳＰ）では、パッケージングプロセスを通して、及び、パッケージングされたデバイスをＰＣＢ上に搭載するのではなく、印刷回路基板（ＰＣＢ）上にダイが直接搭載される。ＷＣＳＰ構造は、付加的なパッケージングがないため小さくし得る。また、ＷＣＳＰにおける直接的接続の使用により、低抵抗で大電流のオペレーションが可能となる。
【００１４】
一例において、剛性バンプ積層構造がＷＳＰＣのために用いられる。アンダーバンプ金属（ＵＢＭ）層上にはんだバンプが置かれ、ＵＢＭ層は、下方の金属層上に結合される。この剛性構造は、機械的応力を扱うのにあまり適していない可能性がある。機械的応力は、後続の処理工程における熱サイクルの間、特に問題となり得る。機械的応力は、破損につながり得るので、低下される。
【００１５】
バイポーラ接合トランジスタ（ＢＪＴ）、サイリスタ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）などのパワートランジスタ、又は、テキサス・インスツルメンツによって製造されたＮｅｘＦＥＴ（商標）デバイスなどのパワー金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、ＷＣＳＰによく適していることがある。パワートランジスタは、サイズが大きくなり得、ＷＣＳＰ環境に関連して、ＷＣＳＰにおいて高応力を有し得る。また、パワートランジスタは、大電流で動作する場合があり、低抵抗接続が望ましい場合がある。
【００１６】
一例において、バンプ構造が再配線層（ＲＤＬ）を含む。ＲＤＬは、ＲＤＬピラーによって支持されるＲＤＬプラットフォームを含み得る。一例において、ＲＤＬ構造を備えるバンプのアレイがパワートランジスタに用いられる。一例において、ＲＤＬはバンプ構造上の機械的応力を低減する。一例において、ＲＤＬは、大電流能力を備えた、低電気抵抗接続を可能にする。例えば、或る実施例のバンプ構造が、２．５ｍΩ未満の抵抗を有する。或る実施例が、水平及び垂直の応力を吸収し、破損を低減するために、２つのポリイミド層を有する。或る実施例は、ＷＣＳＰを用いて、例えば１ｍｍ×１ｍｍより大きい大型パワートランジスタの搭載を可能にする。或る実施例は良好なエレクトロマイグレーション能力を有する。
【００１７】
図１は、半導体構造１００の断面図を図示する。基板３０２は、少なくとも１つのトランジスタ又は集積回路、例えば、ＢＪＴなどの一つ又は複数のパワートランジスタ、サイリスタ、ＩＧＢＴ、又は、テキサス・インスツルメンツによって製造されたＮｅｘＦＥＴ（商標）デバイスなどのパワーＭＯＳＦＥＴを含む。一例において、基板３０２は、例えば高電力アナログ回路要素などのアナログ回路要素を含む。基板３０２は、例えば、種々の金属、誘電体、及び／又は半導体層を備える、シリコンなどの半導体基板であり得る。金属層３０４は基板３０２上に配置される。一例において、金属層３０４は、金属１（ＭＥＴ１）層、金属２（ＭＥＴ２）層、金属３（ＭＥＴ３）層、又は別の金属層である。金属層３０４は、銅、アルミニウム、又は、例えば金属合金などの別の金属であってもよい。一実施例において、基板３０２及び金属層３０４の厚みは、７ｍｍ〜１４ｍｍ、例えば８〜９ｍｍである。基板３０２の金属層３０４とは反対側には、裏側金属層３０６がある。幾つかの実施例において、裏側金属層３０６は存在しない。一例において、裏側金属層３０６は、銀、ニッケル、又は金で構成される。裏側金属層３０６は、１μｍ〜５μｍの厚み、例えば約３．４μｍの厚みとすることができる。金属層３０４上にパッシベーション層３３２が配置される。パッシベーション層３３２は、二酸化シリコンなどの酸化物層である。ポリイミド層３３４は、パッシベーション層３３２上に配置される。ポリイミド層３３４は、イミドモノマーのポリマーで構成される。一例において、ポリイミド層３３４は、５μｍ〜１０μｍ、例えば７．５μｍである。
【００１８】
パッド開口１０４及び１０６は、パッシベーション層３３２及びポリイミド層３３４を介して延在する。再配線層（ＲＤＬ）構造３５２は、ポリイミド層３３４の上に配置されるＲＤＬプラットフォーム３５６と、ＲＤＬプラットフォーム３５６と金属層３０４との間で、パッド開口１０４及び１０６を介して金属層３０４まで延在するＲＤＬピラー３５４とを有する。ＲＤＬは、銅などの金属で構成される。一例において、ＲＤＬプラットフォーム３５６は、３μｍ〜７μｍであり、例えば、５μｍの厚みである。ＲＤＬプラットフォーム３５６の上には、第２のポリイミド層であるポリイミド層３７２がある。ポリイミド層３７２は、開口３７４を備えてＲＤＬプラットフォーム３５６の側部とＲＤＬプラットフォーム３５６の頂部の一部とを覆って、ＲＤＬプラットフォーム３５６の大部分を覆い得る。一実施例において、ポリイミド層３７２は、５μｍ〜１０μｍの厚み、例えば７．５μｍの厚みである。一例において、ポリイミド層３７２はポリイミド層３３４と同じ厚みを有する。他の例において、ポリイミド層３７２はポリイミド層３３４より厚い。付加的な例において、ポリイミド層３７２はポリイミド層３３４よりも薄い。アンダーバンプ金属（ＵＢＭ）層３９２は、ポリイミド層３７２内の開口３７４を介してＲＤＬプラットフォーム３５６に接する。ＵＢＭ層３９２は、Ｔｉ、ＴｉＷ、又は別のチタン合金などの金属で構成される。はんだバンプ１０２はＵＢＭ層３９２の上にある。はんだバンプ１０２は、ＰＣＢへの物理的及び電気的接続を提供する。はんだバンプ１０２は、鉛はんだ又は鉛フリーはんだで構成され得る。
【００１９】
ＵＢＭ層３９２、ＲＤＬプラットフォーム３５６、及びＲＤＬピラー３５４は、はんだバンプ１０２と金属層３０４との間の電気的接続を形成する。この電気的接続は、はんだバンプ１０２と金属層３０４との間の低抵抗電気的接続を提供する。例えば、こういった電気的接続は２．５ｍΩ未満の抵抗を有し得る。また、はんだバンプ１０２と金属層３０４との間の電気的接続は、例えば１０Ａの大電流をサポートする。はんだバンプ１０２は、ＵＢＭ層３９２に接続され、ＵＢＭ層３９２はＲＤＬ構造３５２にも接続される。ＲＤＬピラー３５４は、パッド開口１０４及び１０６を介して延在し、金属層３０４への低抵抗電気的接続を提供する。ＲＤＬピラー３５４は、はんだバンプ１０２の真下ではなくはんだバンプ１０２の外側に描かれているが、完全に又は部分的にバンプ１０２の下にあってもよい。一実施例において、ピラーはＲＤＬ層の周辺付近にある。ＲＤＬプラットフォーム３５６の下方、及びＲＤＬピラー３５４の間、並びに、ＲＤＬピラー３５４を囲む、ポリイミド層３３４は、横方向及び垂直方向の柔軟性を提供する。ＲＤＬプラットフォーム３５６の上方及び周囲のポリイミド層３７２は、付加的な物理的な支持を提供する。半導体構造１００は、低抵抗で大電流を取り扱う一方で、高レベルの機械的応力に耐えることができる。
【００２０】
一例において、基板３０２及び金属層３０４の厚みは、約８ミリメートルである。裏側金属層３０６は約３．４μｍの厚みであり、ＲＤＬプラットフォーム３５６は約５μｍの厚みであり、ポリイミド層３３４は約７．５μｍの厚みであり、ポリイミド層３７２は約７．５μｍの厚みである。
【００２１】
図２Ａ〜図２Ｄは、幾つかの例示の半導体構造の上面図を示す。各ピラー断面は、ピラーの各個数及び分布、及び各ＲＤＬプラットフォームジオメトリと組み合わせることができる。図２Ａは、半導体構造２００の上面図を示し、これは、図１によって示される半導体構造１００の上面図を示し得る。バンプ２０８は半導体構造２００の中央にある。幾つかの実施例において、バンプ２０８は半導体構造２００の中央からずれている。バンプ２０８の下にあるＲＤＬプラットフォーム２０４は円盤状である。他の実施例において、ＲＤＬは他の形状を有してもよく、例えば、長円形形状であってもよく、又は不規則な形状であってもよい。また、ピラー２０６は、バンプ２０８の中央の周りにリング状に配置されている。ＲＤＬピラー２０６は、ＲＤＬプラットフォーム２０４を支持する。ＲＤＬピラー２０６は円形断面を有するものとして図示されているが、他の断面、例えば長円形又は不規則な断面形状を有していてもよい。８つのピラーが示されているが、別の個数のピラーが存在してもよい。例えば、４ピラー〜１６ピラーであってもよい。幾つかの例において、より多くのピラー、例えば１６〜３２ピラーが存在する。
【００２２】
図２Ｂは、半導体構造２１０の上面図を示す。バンプ２１８は半導体構造２１０内にあり、ＲＤＬプラットフォーム２１４はバンプ２１８の下にある。図ではＲＤＬプラットフォーム２１４は正方形であるが、ＲＤＬプラットフォーム２１４は、例えば、矩形、又は、丸みを帯びた角を有する正方形など、他の形状であってもよい。ＲＤＬピラー２１６は、ＲＤＬプラットフォーム２１４を支持し、ＲＤＬプラットフォーム２１４を下方の金属層に結合する。４つのＲＤＬピラーが存在するが、別の個数のピラー、例えば６又は８ピラーを用いてもよい。
【００２３】
図２Ｃは半導体構造２３０を示す。バンプ２３８は半導体構造２３０内にあり、ＲＤＬプラットフォーム２３４はバンプ２３８の下に配置される。ＲＤＬプラットフォーム２３４は八角形として成形されるが、五角形、六角形、七角形、九角形、十角形、十二角形、十二角形、又は十二角形などの別の多角形として成形されてもよい。こういった多角形は、等辺であってもよいし、異なる長さの辺を有していてもよい。ＲＤＬピラー２３６は、ＲＤＬプラットフォーム２３４を支持し、ＲＤＬプラットフォーム２３４を下方の伝導性層に電気的に結合する。一例において、多角形の辺と同数のピラーがある。他の例において、多角形の辺の数より多くのピラー、又は多角形の辺の数より少ないピラーがある。
【００２４】
図２Ｄは半導体構造２４０を示す。バンプ２４８は半導体構造２４０内にある。ＲＤＬ２４４はバンプ２４８の下に配置される。ＲＤＬピラー２４６は、ＲＤＬ２４４を支持し、ＲＤＬ２４４を下方の伝導性層に電気的に結合する。ＲＤＬピラーは、例えば、矩形、他の多角形、又は不規則な形状など、他の形状を有する。
【００２５】
図３Ａ〜図３Ｊは、図１に示されている半導体構造１００の製造を図示する。図３Ａは、基板３０２を含む半導体構造を図示する。基板３０２は、依然としてウェハ形態であり、様々な半導体、金属、及び誘電体層を含む、トランジスタ及び／又は集積回路を含むシリコン基板であり得る。基板３０２は、一つ又は複数のパワートランジスタなどのパワーデバイス、又はパワーアナログ要素を含み得る。基板３０２上には金属層３０４が配置されている。金属層３０４は、ＭＥＴ１層、ＭＥＴ２層、ＭＥＴ３層、又は別の金属層であってもよい。基板３０２は、基板３０２の金属層３０４とは反対側に裏側金属層３０６を有し得る。裏側金属層３０６は、銀、ニッケル、又は金で構成され得る。
【００２６】
図３Ｂにおいて、システムは、金属層３０４上にパッシベーション層３１２を堆積する。パッシベーション層３１２は、二酸化シリコンなどの酸化物層であり得る。パッシベーション層３１２は、例えば、化学気相成長（ＣＶＤ）によって堆積され得る。図３Ｃにおいて、システムは、パッシベーション層３１２上にポリイミド層３２２を堆積する。ポリイミド層は、段階成長重合又は固相合成を用いて形成され得る。図３Ｄにおいて、システムは、パッシベーション層３３２及びポリイミド層３３４において、パッド開口１０４及び１０６を含むピラーパターンをエッチングする。これを達成するために、システムはポリイミド層３２２上でフォトレジストを回転させる。次いで、システムは、ポジティブマスク又はネガティブマスクであり得るフォトリソグラフィマスクを用いて、フォトレジスト層を露光する。この露光により、フォトリソグラフィマスクのパターンがフォトレジストに転写される。次いで、エッチングにより、パターンをフォトレジスト層からポリイミド層３２２に転写して、ポリイミド層３３４を生成し、パッシベーション層３１２に転写して、パッシベーション層３３２を生成する。エッチング後、システムは、残りのフォトレジストを取り除き得る。
【００２７】
図３Ｅにおいて、システムは、ポリイミド層３３４上にＲＤＬ３４２を堆積する。システムは、蒸着、スパッタリング、又はＣＶＤを用いて、ＲＤＬ３４２を堆積し得る。ＲＤＬ３４２は、堆積されるにつれてパッド開口１０４及び１０６を充填し、ＲＤＬピラー３５４を形成する。一実施例において、ＲＤＬ３４２は銅で構成される。図３Ｆにおいて、システムは、ＲＤＬ３４２をパターン化してＲＤＬ構造３５２を生成する。システムは、フォトレジストをＲＤＬ３４２に適用する。次いで、システムは、ポジティブマスク又はネガティブマスクであり得るフォトリソグラフィマスクを用いて、フォトレジストを露光する。この露光により、パターンがフォトリソグラフィマスクからフォトレジスト層に転写される。そして、システムは、ＲＤＬをエッチングして、フォトレジストからＲＤＬにパターンを転写する。システムは、残りのフォトレジストを取り除き得る。
【００２８】
図３Ｇにおいて、システムはポリイミド層３６２を適用する。幾つかの例において、ポリイミド層３６２は、ポリイミド層３３４と同じ材料で構成される。他の例において、ポリイミド層３６２は、ポリイミド層３３４とは別のポリイミド材料で構成される。図３Ｈにおいて、システムは、ポリイミド層３６２をパターン化してポリイミド層３７２を生成する。システムは、ポリイミド層３６２にフォトレジストを適用することによってフォトリソグラフィを実施する。次いで、システムはポリイミド層３６２をエッチングし、ポリイミド層３７２内に開口３７４を形成する。システムはまた、残りのフォトレジストを取り除き得る。
【００２９】
図３Ｉにおいて、システムは、ＵＢＭ３８２をポリイミド層３７２に、及び開口３７４を介してＲＤＬ構造３５２に適用する。システムは、蒸着、スパッタリング、又はＣＶＤを用いてＵＢＭ３８２を適用し得る。ＵＢＭ層３８２は、Ｔｉ、ＴｉＷ、又は別のチタン合金などの金属であり得る。図１に示すように、はんだバンプ１０２はＵＢＭ層３９２に適用される。はんだバンプ１０２は、鉛フリーはんだであり得るはんだで構成される。ウェットフィルム又はドライフィルムを用いる再パッシベーションを用いて、バンピングが成され得る。パッシベーションとウェットフィルムを用いるバンピングで、システムは、フォトレジストを適用し、フォトレジストを露出させ、ＵＢＭ層３８２上にフォトレジストを成長させる。その後、システムは、銅／はんだ又は銅／ニッケル／はんだめっきを用いてめっきを行う。次に、システムはフォトレジストを剥ぎ取る。次に、システムはＵＢＭ材料をエッチングする。最後に、システムは、ＵＢＭ材料を加熱することによってリフローを行う。ドライフィルムを用いるバンピングにおいて、システムは、ドライフィルムラミネーション、露光、現像を行う。その後、システムは、ドライフィルムへのＣｕ／Ｎｉ／はんだめっきを用いてめっきする。次に、システムは、ドライフィルムを剥ぎ取り、続いてＵＢＭをエッチングする。最後に、システムは、ＵＢＭ層３９２上でリフローを実施する。
【００３０】
図４は、ＷＣＳＰのためのＲＤＬポリイミド構造を有するトランジスタ構造５００を図示する。トランジスタ構造５００は、構造５０２、５０４、５０６、５０８、５１０、５１２、５１４、及び５１６を含み、これらは、図１に図示される半導体構造１００などのバンプ構造を有する。構造５０２、５０４、５０６、５０８、５１０、５１２、５１４、及び５１６は、テキサス・インスツルメンツによって製造されたＮｅｘＦＥＴ（商標）デバイスであり、電流は垂直に流れる。構造５０２、５０４、５０６、５０８はソースであり、構造５１０、５１２、５１４、５１６はドレインである。裏側金属（図示せず）は、ソース及びドレインを接続する。
【００３１】
図５は、図１に図示されている半導体構造１００などの半導体構造を製造する一実施例の方法のためのフローチャート６００を図示する。ブロック６０１において、システムはウェハを得る。ウェハは、少なくとも１つのトランジスタ又は集積回路を含む、シリコンなどの基板を含み得る。ウェハは、種々の金属、半導体、及び誘電体層を含んでもよい。トランジスタ又は集積回路は、テキサス・インスツルメンツによって製造されたＮｅｘＦＥＴ（商標）デバイスなどの一つ又は複数のパワートランジスタ、又はアナログパワーエレクトロニクスを含み得る。
【００３２】
ブロック６０２において、システムはウェハをバックグラインドする。例えば、ウェハは、６ミル（mil）〜１４ミルまで、例えば８ミル〜９ミルまでバックグラインドされる。システムは、ウェハの頂部表面を清浄にする。また、システムは、ウェハの頂部表面の上に保護テープを貼って、ウェハを機械的損傷及び汚染から保護する。システムは、ウェハをカセット上にロードし、カセットは、バックグラインドマシンのカセットホルダーに置かれる。バックグラインディングマシンは、ロボットアームでウェハの裏側をピックアップし、これにより、バックグラインディングのためにウェハが配置される。グラインディングホイールが、ウェハに対してバックグラインディングを行う。システムは、バックグラインディングの間、脱イオン水でウェハを継続的に洗浄し得る。バックグラインディング後、ウェハはカセットに戻される。システムは、例えばテープ剥離ツールを用いて、ウェハからバックグラインディングテープを取り除く。
【００３３】
ブロック６０４において、システムは、ウェハの裏側に裏側金属を堆積させる。こういった金属は、無線周波数（ＲＦ）、又は、直流（ＤＣ）スパッタリング及び電子ビーム蒸着を用いて適用され得る。裏側メタライゼーション層は、銀、ニッケル、又は金などの良好なオーミックコンタクト層を有し得る。
【００３４】
ブロック６０６において、システムは、一つ又はそれ以上の金属層を、メタライゼーションを介してウェハの表側に堆積させる。ブロック６０６は、ブロック６０２の前、ブロック６０２とブロック６０４との間、又はブロック６０４の後に成され得る。金属層は、スパッタリング、蒸着、又はＣＶＤによって適用され得る。スパッタリングは、例えば、イオンビームスパッタリング、反応性スパッタリング、イオン支援堆積（ＬＡＤ）、高ターゲット利用スパッタリング（ＨｉＴＵＳ）、高出力インパルスマグネトロンスパッタリング（ＨｉＰＩＭＳ）、又は気体流スパッタリングであり得る。一実施例において、パルスレーザー堆積が用いられる。蒸着の例には、熱蒸着、電子ビーム蒸着、フラッシュ蒸着、又は抵抗性蒸着が含まれる。例えば、エッチング又はリフトオフを行うことによって、金属層にパターンが適用され得る。エッチングにより、金属層が蒸着され、金属層にフォトレジスト層が適用される。露光を介してフォトリソグラフィマスクからフォトレジストにパターンが転写される。次いで、フォトレジストからのパターンは、エッチングを介して金属層に転写される。リフトオフにおいて、金属層の前にフォトレジスト層が適用される。露光によってフォトリソグラフィマスクからフォトレジスト層にパターンが転写される。次いで、金属はフォトレジストの上に、及び、フォトレジスト内の開口内に堆積される。次に、フォトレジストが除かれて、フォトレジスト層上の金属部分を除去しつつ、堆積された金属が開口内に残される。金属層は、銅、アルミニウムなどの別の金属、又は合金であり得る。
【００３５】
ブロック６０８において、システムは、ブロック６０６において適用された金属層にパッシベーション層を堆積させる。パッシベーション層は、二酸化シリコンなどの酸化物であり得る。パッシベーション層は、ＣＶＤによって堆積されてもよい。
【００３６】
ブロック６１０において、システムは、ブロック６０８において堆積されたパッシベーション層に対する第１のポリイミド層を形成する。第１のポリイミド層は、段階成長重合又は固相合成を用いて形成され得る。
【００３７】
ブロック６１２において、システムは、ブロック６０８において堆積されたパッシベーション層と、ブロック６１０において形成された第１のポリイミド層とをパターン化する。フォトレジストの層がパッシベーション層に適用される。次いで、フォトリソグラフィマスクを用いてフォトレジスト層がパターン化される。マスクは、ポジティブマスク又はネガティブマスクであり得る。その後、第１のポリイミド層及びパッシベーション層がエッチングされる。従って、第１のポリイミド層及びパッシベーション層に開口が形成される。次に、残ったフォトレジストが除かれ得る。
【００３８】
ブロック６１４において、システムは、第１のポリイミド層に、及び、第１のポリイミド層及びパッシベーション層の開口において、ＲＤＬを堆積させる。ＲＤＬは、銅又は別の金属であり得る。システムは、スパッタリング、蒸着、又はＣＶＤを用いてＲＤＬを堆積させる。ＲＤＬは、第１のポリイミド層におけるパターンに基づいてピラー内に堆積される。システムはまた、ＲＤＬをパターン化する。一例において、フォトレジストが、ポリイミド層上に堆積され、ＲＤＬの堆積の前にパターン化される。そして、リフトオフを行ってＲＤＬをパターン化する。別の実施例において、フォトリソグラフィ及びエッチングがＲＤＬに対して行われる。
【００３９】
ブロック６１８において、システムは、第２のポリイミド層を形成し、パターン化する。システムは、段階成長重合又は固相合成を用いて第２のポリイミド層を形成し得る。第２のポリイミド層は、第１のポリイミド層と同じ厚みであってもよく、第１のポリイミド層より薄くてもよく、又は第１のポリイミド層より厚くてもよい。システムは、フォトリソグラフィとエッチングを用いて、第２のポリイミド層をパターン化する。第２のポリイミド層にフォトレジストが適用される。フォトレジストはフォトリソグラフィマスクにより露出される。そして、フォトレジストが取り除かれた領域において第２のポリイミド層がエッチングされる。フォトレジストはとり除かれ得る。
【００４０】
ブロック６２２において、システムはＵＢＭ層を堆積させる。ＵＢＭは、チタン、又はＴｉＷなどのチタン合金で構成され得る。ＵＢＭは、スパッタリング、蒸着、又は無電解めっきによって堆積され得る。
【００４１】
ブロック６２６において、システムは、ブロック６２２において堆積されたＵＢＭ層にはんだバンプを形成する。はんだバンプは、Ｓｎ／Ｐｂ、Ｐｂ、Ｓｎ／Ａｇ／Ｃｕ、Ｓｎ／Ａｇ、又は他の合金で構成されてもよく、これらは、鉛ベースのはんだ又は鉛フリーはんだであり得る。ウェットフィルム又はドライフィルムを用いる再パッシベーションを用いてバンピングが行われ得る。パッシベーションとウェットフィルムを用いるバンピングで、システムは、ＵＢＭ上にフォトレジストを適用し、露光させ、現像させる。その後、システムは、銅／はんだめっき又は銅／ニッケル／はんだめっきを行う。システムは、フォトレジストを剥がし、ＵＢＭをエッチングする。最終的に、システムは、ＵＢＭをリフローして、はんだボールを形成する。ドライフィルムを用いるバンピングでは、システムはドライフィルムラミネーション、露光、現像を行う。その後、システムは、ドライフィルムラミネーションＣｕ／Ｎｉ／はんだめっきをめっきする。次に、ドライフィルム剥離を行った後、ＵＢＭエッチングが続く。最終的に、システムは、リフローを行って、はんだバンプを形成する。
【００４２】
図６は、ＷＣＳＰにおいて半導体構造を利用する一実施例の方法のためのフローチャート７００を図示する。ブロック７０２において、システムは、ダイを形成するためにチップをダイシングする。複数のチップが、各々、図１によって図示される半導体構造１００などのバンプ構造を含み得る。ウェハダイシングは、スクライビング及び破断、例えばダイシングソーを用いる機械的ソーイング、又はレーザー切断によって成され得る。ウェハは、ダイシングの間ダイシングテープ上に搭載され得る。
【００４３】
ブロック７０４において、ダイはＰＣＢ上に個別に搭載される。ダイは反転され、はんだボールがＰＣＢ上の適切な回路要素に面するように置かれる。はんだボールは、例えば熱風リフローを用いて再溶融される。搭載されたチップは、支持及び保護を提供するために、電気絶縁接着材を用いてアンダーフィルされ得る。
【００４４】
ブロック７０６において、ＰＣＢ上のダイの回路が動作する。例えば、テキサス・インスツルメンツによってつくられたＮｅｘＦＥＴ（商標）デバイスなどのパワートランジスタが、電力スイッチングを行い得る。パワートランジスタは、低抵抗及び高電流密度で動作し得る。一例において、パワートランジスタは最大５Ａで動作し得る。
【００４５】
例示の配置の例を詳細に説明したが、添付の特許請求の範囲によって定義される本願の趣旨及び範囲から逸脱することなく、本明細書において種々の変更、置換、及び変更を行うことができる。
【００４６】
また、本願の範囲は、本明細書に記載された例に限定されない。したがって、添付の特許請求の範囲は、その範囲内に、他のそのようなプロセス、機械、製造、組成、方法、方法、又は工程を含むことが意図される。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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