(57)【要約】  アナログ・デジタルコンバータを組み込んだダイレクトデジタル受信機アーキテクチャであって、アナログ入力信号を受信するための入力信号受信ユニットと、利得調整された入力信号を生成するように、アナログ入力信号に可変利得係数を適用するアナログフロントエンドと、利得調整された入力信号を対応するデジタル信号に変換するアナログ・デジタルコンバータと、対応するデジタル信号のモニタリングを介して可変利得係数を決定するための利得レベルユニットと、利得レベルに依存してスケール係数を決定するための利得スケーリングユニットと、スケーリングされたデジタル信号を生成するように、対応するデジタル信号にスケール係数を乗算するための利得係数乗算器と、アナログフロントエンド可変利得係数のデジタル信号処理列への時間整合と、ＡＤＣのダイナミックレンジ、アナログフロントのダイナミックレンジおよび利得係数を認識するデジタル信号処理列と、を含み、時間領域サンプルのための利得係数が処理される。【選択図】図２
2021513286.tif 000002
【特許請求の範囲】
【請求項１】
ダイレクトデジタル受信機アーキテクチャであって、
アナログ入力信号を受信するための入力信号受信ユニットと、
利得調整された入力信号を生成するように、前記アナログ入力信号に可変利得係数を適用するアナログフロントエンドと、
前記利得調整された入力信号を、対応するデジタル信号に変換するアナログ・デジタルコンバータと、
前記対応するデジタル信号のモニタリングを介して前記可変利得係数を決定するための利得レベルユニットと、
前記利得レベルに依存してスケール係数を決定するための利得スケーリングユニットと、
スケーリングされたデジタル信号を生成するように、前記対応するデジタル信号にスケール係数を乗算するための利得係数乗算器と
を含む、ダイレクトデジタル受信機アーキテクチャ。
【請求項２】
前記入力信号はデジタル化され、連続的に反復して動作する、請求項１に記載のダイレクトデジタル受信機アーキテクチャ。
【請求項３】
デジタル化されたサンプルは、変動が前記アナログ領域において生じるが、前記デジタル領域において一定の基準レベルである、請求項２に記載のダイレクトデジタル受信機アーキテクチャ。
【請求項４】
前記アナログフロントエンドにおける前記可変利得係数は、前記利得係数乗算器に前記スケール係数を適用する前記利得スケーリングユニットにおける時間遅延を介して、前記利得係数乗算器の変化と同期され、それにより前記デジタル基準レベルを維持する、請求項２または３に記載のダイレクトデジタル受信機アーキテクチャ。
【請求項５】
前記ＡＤＣサンプルの前記出力されたダイナミックレンジは、前記ＡＤＣの前記ダイナミックレンジに、前記ＡＤＣに先行する前記アナログフロントエンドの減衰器の前記ダイナミックレンジを加えたものに等しい、請求項１〜４のいずれか一項に記載のダイレクトデジタル受信機アーキテクチャ。
【請求項６】
サンプルの前記デジタルデシメーションは、単一のデジタルサンプルへのステップ減衰によって引き起こされる破損を制限する、請求項５に記載のダイレクトデジタル受信機アーキテクチャ。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]  本発明は、ダイナミックレンジの利用の向上を可能にする、ダイレクトデジタル受信機アーキテクチャのためのアナログ・デジタル変換回路におけるオンライン自動利得制御の改良された方法を提供するためのシステムおよび方法を提供する。
【背景技術】
【０００２】
[0002]  本明細書全体にわたる背景技術のいかなる説明も、そのような技術が広く知られていることまたは当技術分野における共通の一般知識の一部を形成することを認めるものとして決してみなされるべきではない。
【０００３】
[0003]  デジタル信号受信機アーキテクチャは、通常、アナログ・デジタルコンバータ（ＡＤＣ）によって分離されたアナログ領域とデジタル領域とを備える。デジタル受信機のアナログ領域は、とりわけ、典型的には、増幅器および減衰器のチェーンの形態で何らかの利得制御を提供する。外部ＲＦ環境が広い振幅変動の影響を受ける場合、アナログ領域は、ＡＤＣに入力される前にＲＦ信号の振幅を調整するための可変減衰を有することができる。
【０００４】
[0004]  ＡＤＣは、通常、（ＡＤＣ内部構造から導出される）その感度と、ＡＤＣが動作しているサンプルレートとによって与えられるダイナミックレンジを有する。アナログ領域において減衰を変化させることによって、ＡＤＣに入力されたＲＦ信号の振幅は、利用可能なＡＤＣダイナミックレンジの使用を最大限にし、それによってデジタル受信機のための最良の感度を提供するように、ＡＤＣの最大入力レベルに近い値に設定されることができる。
【０００５】
[0005]  デジタル受信機のデジタル領域は、典型的には、とりわけ、何らかの形態のデジタルダウンコンバータ（ＤＤＣ）機能を含むデジタル信号処理（ＤＳＰ）デバイス上のファームウェアを提供する。この構成要素は、ＩおよびＱサンプルを出力しながら、ＡＤＣ出力サンプルを数値発振器とデジタル的に混合して信号をベースバンドにする。次いで、ＡＤＣのフルダイナミックレンジを実現するために、ＩＱサンプルビット幅をＡＤＣビット幅のそれを上回るように増加させながら、帯域幅を関心領域の帯域幅に低減するように、ミキサＩＱ出力をデジタル的にダウンコンバートし、最後に、関心帯域幅へのローパスフィルタリングを行う。
【０００６】
[0006]  中周波数（ＭＦ）帯域および高周波数（ＨＦ）帯域（０．３〜３０ＭＨｚ）において使用されるデジタル受信機は、従来、変化する信号環境に順応するために自動利得制御の形態を使用してきた。多くの用途では、受信機の実際の利得（増幅）を正確に知ることは特に重要であるわけではない。しかしながら、レーダおよび他の計測用途の場合、デジタル化されたサンプルを後処理するときに受信機利得を知ることは重要である。
【０００７】
[0007]  典型的なデジタル受信機は、利得が調整されることができる２つの場所を含み、それは、ＡＤＣの前およびＤＤＣ内のアナログセクションである。
【０００８】
[0008]  ＢＡＥシステムズのデジタル受信機（ＤＲｘ）の初期モデルを含むほとんどのデジタル受信機が、ＡＤＣが最も最適なレベルで動作することを可能にするために、アナログセクションにおいて利得を調整する。これは通常、手動で行われ、次いで、受信機からのデータは、信号処理コンピュータにおいてスケーリングされる。
【０００９】
[0009]  いくつかのシステムは、自動レベル制御（ＡＬＣ）と呼ばれる方式を以前に用いており、ここで、受信機は、約１００ミリ秒間ＨＦ環境をサンプリングし、次いで、環境のための最適なＡＤＣ性能のためにアナログ利得を調整する。アナログセクションの結果として生じる利得は、受信されたサンプルをスケーリングする信号処理コンピュータに報告される。
【００１０】
[0010]  現在のＡＬＣの２つの制限がある。第１は、サンプリングであり、ＨＦ環境は受信機をオフラインにし、データ収集を中断する。第２は、スケーリングのために、報告されたアナログ利得を受信されたサンプルデータと整合させることであり、これはデジタルフィルタ段を通る可変伝搬時間により困難である。実際には、受信機が停止しているときにのみ行われることができる。データ収集中の利得変化が望ましいが、実際的ではない。
【００１１】
[0011]  従来のデジタル受信機アーキテクチャは、ＡＤＣサンプルの広帯域電力を測定し、ＡＤＣ入力信号をＡＤＣ過負荷点のヘッドルームレベルを下回る何らかのヘッドルームレベルに保つためにアナログ領域可変減衰の制御を提供する、デジタル領域における何らかの形態の自動レベル制御または手動レベル制御を用いる。
【００１２】
[0012]  この従来のアーキテクチャは、アナログ領域２７およびデジタル領域２８を有する、図１に示される２０のようなものとすることができる。アナログ入力２１は、アナログ・デジタル変換２３、およびＩ、Ｑ出力２９を形成するデジタルデシメーション（digital decimation）２４の前に、可変フロントエンド利得２２を受ける。レベルが検出され２５、利得制御２２へのフィードバックのための利得制御係数を形成するために使用される。ＩＱ出力は、２６においてＡＤＣを基準とする。すなわち、デジタル受信機は、ＡＤＣの入力を基準とする電力レベルを有するＩＱ出力を有する。これは、ＡＤＣダイナミックレンジが、ＩＱサンプルビット幅によって与えられるダイナミックレンジ内のある点に固定されることを意味する。デジタル受信機への入力における電力を実現するために、デジタル受信機のＩＱ出力２９は、アナログ領域の可変減衰に適応するように後処理されなければならない。
【００１３】
[0013]  さらに、可変減衰器が切り替えられるとき、２つの効果がある。第１に、外部ＲＦ環境がレベルを急変させたかのようにみえるＩＱ出力におけるステップ不連続性がある。第２に、可変減衰器が入力レベルをＡＤＣに切り替えるのを開始するときと、可変減衰器がその切替えを終了するときとの間の時間期間は定義されておらず、ＡＤＣからの出力サンプルは破損している。
【００１４】
[0014]  結果として生じるＡＤＣ出力サンプル破損は、デジタル信号処理チェーンを通って流れて、デジタル領域のＩＱ出力を破損させる。これは、ＩＱ出力の周波数領域における「ブルーミング」をもたらし、ここで、信号対雑音比は、減衰切替え中に著しく低減され、つまり、多くの用途では、自動または手動レベル制御が行われている間、出力サンプルを収集するためにデジタル受信機が使用されることができないことを意味する。
【００１５】
[0015]  この結果として、一時的な外部ＲＦ変動がレベル制御サイクル間でＡＤＣ入力レベルを超えるのを防止するために、ＡＤＣヘッドルームレベル３２を相当な割合のＡＤＣダイナミックレンジになるように設定することが多くの場合必要である。しかしながら、これは、ダイナミックレンジの大部分がＡＤＣヘッドルームのために確保される（dedicated）ので、受信機のダイナミックレンジを効果的に低減する。
【発明の概要】
【００１６】
[0016]  本発明の目的は、その好ましい形態において、アナログ・デジタル変換回路におけるダイナミックレンジ利用の向上を可能にするオンライン自動利得制御の改良された形態を提供することである。
【００１７】
[0017]  本発明の第１の態様によれば、アナログ・デジタルコンバータが提供され、アナログ入力信号を受信するための入力信号受信ユニットと、利得調整された入力信号を生成するように、アナログ入力信号に可変利得係数を適用するアナログフロントエンドと、利得調整された入力信号を対応するデジタル信号に変換するアナログ・デジタルコンバータと、対応するデジタル信号のモニタリングを介して可変利得係数を決定するための利得レベルユニットと、利得レベルに依存してスケール係数を決定するための利得スケーリングユニットと、スケーリングされたデジタル信号を生成するように、対応するデジタル信号にスケール係数を乗算するための利得係数乗算器と、を含む。
【００１８】
[0018]  いくつかの実施形態では、コンバータは、信号列として動作し、アナログフロントエンドにおける可変利得係数の変化は、好ましくは、利得係数乗算器にスケール係数を適用して、利得スケーリングユニットにおける時間遅延を介して利得係数乗算器の変化と同期される。
【００１９】
[0019]  受信機内でのデジタルダウンコンバータ実装は、信号列の一部として可変デジタルデシメーション変換ユニットを含み、そこからデジタルデシメートバージョンを生成する。この実施形態は、受信機の制御機構が、外部減衰器のステップ不連続性によって引き起こされるデジタル破損が単一のベースバンドＩおよびＱサンプルに制限されるように、デシメーションパラメータを選択することを可能にする。
【００２０】
[0020]  本発明の実施形態が、ここで、以下の付随図面を参照して、単に例として説明される。
【図面の簡単な説明】
【００２１】
【図１】[0021]  実施形態の利点のない従来のダイレクトデジタル受信機アーキテクチャを概略的に例示する。
【図２】[0022]  実施形態の利点を組み込んだ受信機アーキテクチャを概略的に例示する。
【詳細な説明】
【００２２】
[0023]  本発明の実施形態は、電子デジタル信号処理およびデジタル受信機の一部として使用されることができるアナログ回路制御方法を対象とし、本方法は、減衰切替えによって引き起こされるデジタル受信機の出力における信号破損がサンプリングの間に大幅に抑制されるように、入力信号（受信されたアナログ無線周波数（ＲＦ）信号など）の振幅が切替え可能な減衰によって変えられることを可能にする。
【００２３】
[0024]  これは、アナログ領域における減衰切替えと同期してデジタル領域におけるアナログ・デジタルコンバータ（ＡＤＣ）サンプルをスケーリングすることによって達成される。回路のアナログ段で高速減衰器を使用し、回路のデジタル側内でデシメーションパラメータを適切に選択することによって、オンライン減衰切替えによって引き起こされる、サンプリングされたアナログ破損が、１つのみのデジタル領域サンプルに圧縮されることができる。低減した破損のオンライン自動利得制御のこの方法は、ファームウェアレベル制御（ＦＬＣ）と呼ばれる。
【００２４】
[0025]  好ましい実施形態は、サンプル整合を維持しながら受信機利得のオンライン調整を可能にするＡＬＣアルゴリズムの改良をもたらす。これは、ファームウェアレベル制御（ＦＬＣ）と示される。ＦＬＣは、特定の受信機のハードウェア内に存在する構成要素とすることができ、ＡＤＣが常にフルスケールに駆動され、同時に、ＲＦフロントエンドのオンライン調整を考慮するようにＡＤＣからの捕捉されたデジタル化サンプルをスケーリングすることを保証するために、ＡＤＣおよびその接続ＲＦフロントエンドの状態をモニタリングする。
【００２５】
[0026]  外部の観点からは、ＦＬＣが取り付けられたダイレクトデジタル無線受信機は、固定利得を有するようにみえるが、実際は、アナログセクション利得は、ＡＤＣが最適レベルで動作することを保証するために変更される。
【００２６】
[0027]  例示的なＦＬＣモジュールは、ＨＦ環境を連続的にモニタリングし、最適なＡＤＣ性能のために必要とされるアナログ利得を計算する。利得調整が必要であると決定された場合、ＦＬＣモジュールは、モニタリングされるＡＤＣに先行するＲＦフロントエンドに位置する超高速切替減衰器を使用した利得変更を要求する。ＦＬＣモジュールは、調整が、単一の大きい変化ではなくむしろ一連の小さいステップで達成されることを保証する。次いで、ＦＬＣモジュールは、サンプルを任意のＤＤＣに供給するより前に、減衰器からＡＤＣまでの信号の伝搬時間に等しい慎重に計算された遅延の後、新しいスケール係数によってＡＤＣの出力をデジタル的にスケーリングすることによって、利得調整を補償する。受信機はここで、入力ポートを基準としたときの固定利得を有し、信号処理コンピュータが利得をスケーリングすることを必要としない。
【００２７】
[0028]  ここで図２を参照すると、例示的な実施形態４０が例示されている。デジタル受信機は、デジタル領域におけるファームウェアレベル制御をサポートし、また従来の自動レベル制御または手動レベル制御アルゴリズムもサポートすることができるアーキテクチャを有する。ＦＬＣを例示的なアーキテクチャに含めることにより、これから説明される、追加の乗算器４１と、専用のＦＬＣスケール制御構成要素４２とが追加される。
【００２８】
[0029]  ＦＬＣスケール制御構成要素４２は、２つの機能を実行する。第１は、スイッチイン（switched in）される減衰の量をデジタル的に補償することができるスケール係数を出力することであり、第２は、そのスケール係数の出力を減衰切替えと時間整合（time align）させることである。第１に関して、スケール係数は、減衰がスイッチインされない場合、スケール係数が１となるように計算される。いくらかの減衰がスイッチインされる場合、スケール係数は、ＡＤＣ入力を乗算した場合にスイッチインされた減衰の量を補償する値をもたらす値である。
【００２９】
[0030]  例えば、３ｄＢｍでのアナログ領域への外部ＲＦ信号入力４４および２ｄＢのＡＤＣヘッドルーム設定で開始する。アナログ領域は、ユニティゲインおよび０ｄＢの減衰がスイッチインされる。スイッチインされる減衰がないので、スケール係数は１である。この場合、ＡＤＣの出力は、３ｄＢｍを表すことになり、また減衰およびユニティゲインがないので受信機に入力された電力とも同じ値である。
【００３０】
[0031]  ＡＤＣヘッドルームに対する外部ＲＦ信号電力を測定すると、ＦＬＣアルゴリズム４５は、次いで、ヘッドルームパラメータを満たすように１ｄＢの減衰をスイッチインする。外部ＲＦ入力は依然として３ｄＢｍであるが、減衰４６の後、２ｄＢｍのみがＡＤＣ４７に入力され、ＡＤＣの出力は２ｄＢｍを表すことになる。１ｄＢの減衰があるので、スケール制御構成要素４２は、４１にＡＤＣ出力サンプルを乗算したときに３ｄＢｍを表すことになる値を出力する。
【００３１】
[0032]  スケール構成要素の第２の遅延機能に関して、減衰切替えが生じるときと、スケール構成要素が新しいスケール係数を出力するときとの間に遅延がある。この遅延は、受信機について、レベル制御が減衰４６を切り替えるようにアナログ領域に命令するときと、第１の破損されたサンプルがＡＤＣから出てくるときとの間の遅延を補償する値になるように調整される。
【００３２】
[0033]  ＦＬＣ乗算器４１は、サンプルをデジタルダウンコンバータ４９に渡す前に、ＡＤＣ４７から出力されたすべてのサンプルにスケール係数を連続的に乗算する。
【００３３】
[0034]  ＦＬＣスケール制御４２およびＦＬＣ乗算器４１の効果は、減衰切替えによるＡＤＣサンプルレベルにおけるステップ不連続性がここで補償されるということである。しかしながら、減衰器切替え時間によりＡＤＣ出力サンプルの破損が依然として存在する。これの効果は、デジタルダウンコンバータ４９で用いられるデシメーションによって著しく低減される。例えば、可変減衰器が切り替わる間に６０個のサンプルを破損し、デジタルダウンコンバータが１００だけデシメートする場合、破損に値するすべての６０個のサンプルが１つのサンプルに統合されることになる。
【００３４】
[0035]  さらに、その破損のほとんどは帯域外周波数成分から成るので、デジタルダウンコンバータ４９のデジタルフィルタリング動作は、関心周波数内での減衰切替え中の破損の大幅な低減をもたらす。
【００３５】
[0036]  外部ＲＦ環境の大きさが変化すると、ＡＤＣ４７への入力は、設定されたヘッドルームに関して一定のレベルに保たれるが、ＦＬＣ処理され、ＤＤＣ４９に入力されたサンプルは、外部ＲＦ環境を示す大きさのままである。ＤＤＣ ＩＱ出力はまた、ＡＤＣのフルダイナミックレンジおよびフル減衰切替えレンジを補償するのに十分なビットも有するはずである。このようにして、減衰を補償し、ＩＱ出力がＡＤＣへの入力ではなく受信機の入力を基準とするようにして、ＡＤＣダイナミックレンジは、ＩＱダイナミックレンジ４３内で上がったりまたは下がったりすることができる。
【００３６】
[0037]  ファームウェアレベル制御の例示的な方法は、決定性で高解像度のタイミングを必要とする。これは、ＡＤＣ４７のサンプルレートで動作するフィールドプログラマブルゲートアレイ（ＦＰＧＡ）で実施されることができる。実施中、減衰が切り替えられたときに始動するトリガに関してＦＰＧＡ内のＡＤＣ出力サンプルを見る必要がある。これは、スケーリングが減衰切替えと整合されることを保証するために、スケール制御構成要素遅延に必要なクロックサイクルの正確な数を決定するのに必要である。
【００３７】
解釈  
[0038]  本明細書全体にわたる「１つの実施形態」、「いくつかの実施形態」、または「一実施形態」への参照は、実施形態と関連して説明される特定の特徴、構造、または特性が本発明の少なくとも１つの実施形態に含まれることを意味する。したがって、本明細書全体にわたる様々な箇所における「１つの実施形態では」、「いくつかの実施形態では」、または「一実施形態では」というフレーズが現れても、同一の実施形態を必ずしもすべて指しているわけではないが、そうであることもある。さらに、特定の特徴、構造、または特性は、１つまたは複数の実施形態において、本開示から当業者に明らかとなるような、任意の好適な様式で組み合わされ得る。
【００３８】
[0039]  本明細書で使用されるとき、別段の指定がない限り、一般的な物体を説明するための序数形容詞「第１の」、「第２の」、「第３の」等の使用は、単に同様の物体の異なる例が参照されていることを示しているにすぎず、そのように説明された物体が、時間的、空間的、順位的に、または任意の他の様式のいずれかで、所与のシーケンスになければならないことを暗に示すことを意図するものではない。
【００３９】
[0040]  以下の特許請求の範囲および本明細書での説明において、備える（comprising）、〜から成る（comprised of）、または、〜を備える〜（which comprises）という用語のいずれか１つは、それに続く要素／特徴を少なくとも含むが他のものを除外しないことを意味するオープンタームである。したがって、備えるという用語は、特許請求の範囲で使用されるとき、その後に列挙される手段または要素またはステップに限定するものとして解釈されるべきではない。例えば、ＡおよびＢを備えるデバイスという表現の範囲は、要素ＡおよびＢのみから成るデバイスに限定されるべきではない。本明細書で使用される、含む（including）、または、〜を含む〜（which includes or that includes）という用語のいずれか１つもまた、その用語に続く要素／特徴を少なくとも含むが他のものを除外しないことも意味するオープンタームである。したがって、含むことは、備えることと同義であり、備えることを意味する。
【００４０】
[0041]  本明細書で使用されるとき、「例示的」という用語は、品質を示すのとは対照的に、例を与えるという意味で使用される。すなわち、「例示的な実施形態」は、必ず例示的な品質の実施形態であることとは対照的に、一例として提供される実施形態である。
【００４１】
[0042]  本発明の例示的な実施形態の上記の説明では、本発明の様々な特徴が、本開示を合理化し、様々な発明の態様のうちの１つまたは複数の態様の理解を助ける目的で、単一の実施形態、図、またはその説明にまとめられるときがあることを理解されたい。しかしながら、この開示の方法は、請求項に記載の発明が各請求項に明示的に記載されたものよりも多くの特徴を必要とするという意図を反映するものとして解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、発明の態様は、前述の単一の開示された実施形態のすべての特徴よりも少ない特徴にある。したがって、詳細な説明に続く特許請求の範囲は、これによって、この詳細な説明に明示的に組み込まれ、各請求項は、本発明の別個の実施形態として独立している。
【００４２】
[0043]  さらに、本明細書に記載されるいくつかの実施形態は、他の実施形態では含まれる他の特徴ではない、いくつかの特徴を含むが、当業者によって理解されるように、異なる実施形態の特徴の組合せは、本発明の範囲内であることを意味し、異なる実施形態を形成する。例えば、以下の特許請求の範囲において、請求項記載の実施形態のいずれかは、任意の組合せで使用されることができる。
【００４３】
[0044]  さらに、実施形態のいくつかは、コンピュータシステムのプロセッサによって、または機能を実行する他の手段によって実施されることができる方法または方法の要素の組合せとして本明細書で説明される。したがって、そのような方法または方法の要素を実行するための必要な命令を有するプロセッサは、方法または方法の要素を実行するための手段を形成する。さらに、装置の実施形態の本明細書で説明される要素は、本発明を実行する目的で当該要素によって実行される機能を実行するための手段の一例である。
【００４４】
[0045]  本明細書で提供される説明では、多数の具体的な詳細が記載される。しかしながら、これらの特定の詳細なしに、本発明の実施形態が実施され得ることが理解される。他の事例では、この説明の理解を曖昧にしないように、周知の方法、構造、および技法は詳細に示されていない。
【００４５】
[0046]  同様に、結合されたという用語は、特許請求の範囲において使用されるとき、直接接続のみに限定されるものとして解釈されるべきではないことに留意されたい。「結合された」および「接続された」という用語は、それらの派生語とともに使用され得る。これらの用語は、互いに同義語として意図されていないことを理解されたい。したがって、デバイスＢに結合されたデバイスＡという表現の範囲は、デバイスＡの出力がデバイスＢの入力に直接接続される、デバイスまたはシステムに限定されるべきではない。これは、他のデバイスまたは手段を含む経路であり得る、Ａの出力とＢの入力との間の経路が存在することを意味する。「結合された」は、２つ以上の要素が物理的または電気的に直接接触していること、または２つ以上の要素が互いに直接接触していないが依然として互いに協働または相互作用することを意味し得る。
【００４６】
[0047]  したがって、本発明の好ましい実施形態であると考えられるものが説明されてきたが、当業者は、本発明の趣旨から逸脱することなく、他の修正およびさらなる修正がそれに対して行われ得ることを認識し、本発明の範囲内に入るすべてのそのような変更および修正を特許請求することが意図される。例えば、上記の任意の式は、使用され得る手順を単に表しているにすぎない。機能はブロック図に追加またはそれから削除され得、動作は機能ブロック間で交換され得る。ステップは、本発明の範囲内で説明される方法に追加またはそれから削除され得る。
【図１】
2021513286.tif 000003
【図２】
2021513286.tif 000004
【国際調査報告】
2021513286.tif 000005
2021513286.tif 000006
2021513286.tif 000007
2021513286.tif 000008
2021513286.tif 000009