(57)【要約】  基板と、各層に少なくとも第１平面インダクタを備え、基板の一側に順次に積層された少なくとも２層の金属層と、任意の隣接する２層の金属層の間に位置する貫通孔とを備え、貫通孔の厚さは金属層の厚さよりも大きく、異なる金属層における第１平面インダクタが貫通孔を介して電気的に接続される、インダクタ積層構造。
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【特許請求の範囲】
【請求項１】
基板と、
各層に少なくとも第１平面インダクタを備え、前記基板の一側に順次に積層された少なくとも２層の金属層と、
任意の隣接する２層の前記金属層の間に位置する貫通孔と、を備え、
前記貫通孔の厚さは前記金属層の厚さよりも大きく、
異なる前記金属層における前記第１平面インダクタが前記貫通孔を介して電気的に接続される、インダクタ積層構造。
【請求項２】
異なる前記金属層における前記第１平面インダクタは直列または並列に接続される、請求項１に記載のインダクタ積層構造。
【請求項３】
任意の隣接する２層の前記金属層における前記第１平面インダクタの前記基板における垂直投影は重複領域を有する、請求項１に記載のインダクタ積層構造。
【請求項４】
任意の隣接する２層の前記金属層における前記第１平面インダクタの対応する重複領域部分は同じ電流方向を有する、請求項３に記載のインダクタ積層構造。
【請求項５】
少なくとも１層の前記金属層には、前記第１平面インダクタから絶縁され、且つ、任意の前記第１平面インダクタとの前記基板における垂直投影が重複しない第２平面インダクタを更に備える、請求項１に記載のインダクタ積層構造。
【請求項６】
前記第１平面インダクタは平面螺旋構造である、請求項１に記載のインダクタ積層構造。
【請求項７】
前記貫通孔は金属柱を含む、請求項１に記載のインダクタ積層構造。
【請求項８】
前記基板と前記基板に最も近い前記金属層との間に位置する機能素子を更に備え、
前記機能素子は、トランジスタ、ダイオード、抵抗、インダクタ、キャパシタ、および弾性波デバイスのうちの少なくとも１種を含む、請求項１に記載のインダクタ積層構造。
【請求項９】
前記金属層はメッキ処理によって製造される、請求項１に記載のインダクタ積層構造。
【請求項１０】
前記基板の材質は、シリコン、石英、サファイア、およびガラスのうちの１種である、請求項１に記載のインダクタ積層構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２０１８年４月１３に中国専利局に提出された出願番号が２０１８１０３３１３０２．５および２０１８２０５２５２８２．０である中国特許出願に対して優先権を主張するものであり、上記出願の全ての内容を引用により本出願に援用する。
【０００２】
本発明の実施例は集積回路技術に関し、例えば、インダクタ積層構造に関する。
【背景技術】
【０００３】
電子製品の発展に伴い、複数種の部品の研究開発が全て高集積化、多機能化の方向へ進行しているため、デバイスの集積回路の構造に対する要求も高まっている。
【０００４】
集積回路の設計において、インダクタの設計は常に問題となる。現在の段階では、集積回路におけるインダクタには、常に２つの問題が存在し、その１は、インダクタの品質係数（すなわち、Ｑ値）が低く、回路性能に影響を与えることであり、その２は、インダクタの面積が大きく、回路の集積度、サイズおよび製造コストに影響を与えることである。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、インダクタの品質係数およびインダクタのインダクタ値を高く維持するとともに、インダクタの面積を小さくし、集積回路の面積を縮小するインダクタ積層構造を提供する。
【課題を解決するための手段】
【０００６】
本発明は、
基板と、
各層に少なくとも第１平面インダクタを備え、前記基板の一側に順次に積層された少なくとも２層の金属層と、
任意の隣接する２層の前記金属層の間に位置する貫通孔と、を備え、
前記貫通孔の厚さが前記金属層の厚さよりも大きく、
異なる前記金属層における前記第１平面インダクタが前記貫通孔を介して電気的に接続される、インダクタ積層構造を提供する。
【０００７】
一実施例において、異なる前記金属層における前記第１平面インダクタは直列または並列に接続される。
【０００８】
一実施例において、任意の隣接する２層の前記金属層における前記第１平面インダクタの前記基板における垂直投影は、重複領域を有する。
【０００９】
一実施例において、任意の隣接する２層の前記金属層における前記第１平面インダクタの対応する重複領域部分は、同じ電流方向を有する。
【００１０】
一実施例において、少なくとも１層の前記金属層には、前記第１平面インダクタから絶縁され、且つ、任意の前記第１平面インダクタとの前記基板における垂直投影が重複しない第２平面インダクタを更に備える。
【００１１】
一実施例において、前記第１平面インダクタは平面螺旋構造である。
【００１２】
一実施例において、前記貫通孔は金属柱を含む。
【００１３】
一実施例において、前記インダクタ積層構造は、前記基板と前記基板に最も近い前記金属層との間に位置する機能素子を更に備え、
前記機能素子は、トランジスタ、ダイオード、抵抗、インダクタ、キャパシタ、および弾性波デバイスのうちの少なくとも１種を含む。
【００１４】
一実施例において、前記金属層はメッキ処理によって製造される。
【００１５】
一実施例において、前記基板の材質は、シリコン、石英、サファイア、およびガラスのうちの１種である。
【発明の効果】
【００１６】
本発明は、第１平面インダクタを備える複数層の金属層を設けることにより、インダクタ積層構造におけるインダクタのインダクタ値を増加し、且つ、厚さが金属層の厚さよりも大きい貫通孔を介して異なる金属層における第１平面インダクタを接続することにより、異なる第１平面インダクタの間の干渉を低減することができるインダクタ積層構造を提供する。関連技術における形態と比べ、異なる金属層の第１平面インダクタの間の相互インダクションを大幅に低減することなく、異なる金属層の間の寄生キャパシタを大幅に低減することができ、インダクタは小さい面積で高いインダクタ値および品質係数を保持し、集積回路の面積を縮小することができる。
【図面の簡単な説明】
【００１７】
【図１】一実施例に係るインダクタ積層構造の構造模式図である。
【図２】一実施例に係る別のインダクタ積層構造の構造模式図である。
【図３】一実施例に係る更なるインダクタ積層構造の構造模式図である。
【発明を実施するための形態】
【００１８】
以下、図面および実施例を参照しながら、本発明について更に詳細に説明する。ここで説明する具体的な実施例が、本発明を解釈するためのものに過ぎず、本発明を限定するものではないことは理解できる。なお、説明しやすいために、図面において、本発明に関する部分のみを示し、全ての構造ではない。
【００１９】
図１は、一実施例に係るインダクタ積層構造の構造模式図である。図１に示すように、本発明の実施例に係るインダクタ積層構造は、基板１０と、各層に少なくとも第１平面インダクタ２１を備え、基板１０の一側に順次に積層された少なくとも２層の金属層２０と、任意の隣接する２層の金属層２０の間に位置する貫通孔３０とを備え、貫通孔３０の厚さは金属層２０の厚さよりも大きく、異なる金属層２０における第１平面インダクタ２１が貫通孔３０を介して電気的に接続される、インダクタ積層構造を提供する。
【００２０】
基板１０は、該インダクタ積層構造における金属層２０を支持する作用を奏し、一実施例において、基板１０の材質は、シリコン、石英、サファイア、およびガラスのうちの１種であってもよい。実際の必要に応じて他の材質の材料を用いて基板１０を形成してもよいことが理解できる。
【００２１】
基板１０に金属層２０を形成してもよく、一実施例において、金属層２０はメッキ処理によって製造されてもよい。なお、メッキ処理で製造された金属層２０は、本実施例に係る１例に過ぎず、他のプロセスによって金属層２０を製造してもよい。
【００２２】
集積回路において、インダクタの設置に対して高い要求が求められ、いくつかの適用において、集積回路におけるインダクタが高いインダクタ値を有することが要求されるとともに、高集積化が実現できるように集積回路の面積を縮小することも要求される。
【００２３】
一般的には、より高い品質係数（すなわち、Ｑ値）のインダクタを取得するために、異なる金属層２０の第１平面インダクタ２１を、第１平面インダクタ２１と形状が類似する貫通孔３０を介して電気的に接続する必要があり、これにより、異なる金属層２０の第１平面インダクタ２１は並列に接続され、つまり、実質的には、インダクタコイルの厚さを向上させ、Ｑ値を向上させる。しかし、金属層２０の厚さを向上させるとともに、単位面積当たりのインダクタ値もそれに伴って低下する。このような場合、設計者は単位面積当たりのインダクタ値およびＱ値を取捨選択する必要がある。よって、同じ面積内でインダクタ値とＱ値とを同期に向上させることは、１つの課題となる。
【００２４】
集積回路の面積を縮小し、且つインダクタのインダクタ値および品質係数を向上させるために、基板１０に、第１平面インダクタ２１を備える少なくとも２層の金属層２０を設け、異なる第１平面インダクタ２１の間に相互インダクションが発生してインダクタのインダクタ値を大きくすることができる。異なる第１平面インダクタ２１の間の寄生キャパシタを低減するために、異なる第１平面インダクタ２１の間は貫通孔３０を介して接続され、且つ、貫通孔３０の厚さは金属層２０の厚さよりも大きく、これにより、異なる第１平面インダクタ２１の間が高い相互インダクションを有するとともに、２層の金属層の間の寄生キャパシタを大幅に低減し、該インダクタ積層構造のインダクタ値および品質係数を大きくすることができる。
【００２５】
異なる金属層２０の間、および貫通孔３０と各第１平面インダクタ２１との間の希望しない電気的な接続を回避するために、異なる金属層２０の間に絶縁層を設けてもよく、絶縁層が貫通孔を覆うことで、該インダクタ積層構造に短絡等の現象が生じることを防止し、該インダクタ積層構造が正常に動作できることを確保することができる。
【００２６】
なお、インダクタの品質係数を維持し、該インダクタ積層構造の導電性能を確保するために、貫通孔３０は高い電気伝導度の金属で形成されてもよい。一実施例において、貫通孔３０は金属柱を含んでもよい。例示的には、貫通孔３０は銅柱である。
【００２７】
本実施例に係るインダクタ積層構造は、異なる金属層のそれぞれに第１平面インダクタを設け、且つ、厚さが金属層の厚さよりも大きい貫通孔を介して異なる第１平面インダクタを接続することにより、インダクタのインダクタ値および品質係数を高く維持するとともに、インダクタの面積を増加せず、集積回路の面積を縮小することができる。
【００２８】
図１を引き続き参照し、一実施例において、第１平面インダクタ２１は平面螺旋構造であってもよい。
【００２９】
なお、平面螺旋インダクタは、整合しやすくてコストが低いため、第１平面インダクタを平面螺旋構造に設置することができる。しかし、第１平面インダクタが平面螺旋構造であることは本実施例に係る１例に過ぎず、本発明を制限するものではなく、第１平面インダクタ２１は他の形状構造の平面インダクタであってもよい。
【００３０】
一実施例において、異なる金属層２０における第１平面インダクタ２１は直列または並列に接続されてもよい。
【００３１】
異なる層の金属層２０における第１平面インダクタ２１は、実際の需要に応じて貫通孔３０を介して接続でき、異なる第１平面インダクタ２１の間は直列に接続されてもよく、並列に接続されてもよく、一部が直列に接続されて一部が並列に接続されてもよい。
【００３２】
図１を引き続き参照し、異なる第１平面インダクタ２１が直列に接続される場合、該インダクタ積層構造における合計のインダクタ値は、全ての第１平面インダクタ２１のインダクタ値の和であり、従って、該インダクタ積層構造におけるインダクタ値が大きいことが要求される場合、異なる第１平面インダクタ２１は直列に接続されてもよい。
【００３３】
一実施例において、任意の隣接する２層の金属層２０における第１平面インダクタ２１の基板１０における垂直投影は、重複領域を有してもよい。
【００３４】
異なる第１平面インダクタ２１の基板１０における垂直投影が重複領域を有する場合、各金属層２０の基板１０における垂直投影の面積を縮小し、基板および該インダクタ積層構造の面積を縮小することにより、集積回路の面積を縮小することを実現できる。
【００３５】
一実施例において、任意の隣接する２層の金属層２０における第１平面インダクタ２１の対応する重複領域部分は、同じ電流方向を有してもよい。
【００３６】
隣接する第１平面インダクタ２１の間に一定の距離がある場合、第１平面インダクタ２１の間に相互インダクションが発生でき、隣接する第１平面インダクタ２１が同じ電流Ｉ方向を有し、且つ基板１０に垂直な方向において重複領域を有する場合、隣接する第１平面インダクタ２１は同じ方向の磁界を有し、第１平面インダクタ２１を通過する磁束が大きくなり、第１平面インダクタ２１の間の相互インダクション値が大きくなり、該インダクタ積層構造の合計のインダクタ値は大きくなる。
【００３７】
例示的には、金属層がいずれも２層であり、且つ金属層の面積が同じでいずれも長さ０．６８ｍｍ、幅０．７４ｍｍであるように設置すると、各金属層の厚さを６μｍとする。関連技術における貫通孔の厚さが２μｍであり、且つ、貫通孔および２層の金属層における第１平面インダクタの基板における垂直投影は完全に重複し、すなわち、２つの第１平面インダクタは、第１平面インダクタと形状が類似する貫通孔を介して並列に接続される。本実施例は、厚さが２０μｍの貫通孔を介して２つの第１平面インダクタを直列に接続し、例示的には、貫通孔は銅柱であり、２つの第１平面インダクタは同じ方向の電流を有する（図１を参照できる）。
【００３８】
【表１】
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【００３９】
注：インダクタ値の単位はｎＨであり、測定周波数は１ＧＨｚであり、表示方式はｎＨ＠１ＧＨｚである。Ｑ値は無次元であり、測定周波数は１ＧＨｚであり、表示方式は＠１ＧＨｚである。
【００４０】
表１に示すように、関連技術における設置構造と比べ、本実施例において、厚さが金属層よりも大きい貫通孔を介して異なる金属層における第１平面インダクタを接続することで、インダクタ積層構造におけるインダクタのインダクタ値を大幅に向上させることができ、且つ、インダクタの品質係数を基本的に変わらないように維持することができる。すなわち、本実施例に係る技術案は、同じ面積で、インダクタの品質係数を高く維持するとともに、インダクタ積層構造におけるインダクタのインダクタ値を向上させることができる。
【００４１】
【表２】
2021510935.tif 000004
【００４２】
ここで、貫通孔の厚さのほか、表２における各実験パラメータは表１における実験パラメータと同じである。
【００４３】
なお、本実施例において、貫通孔の厚さはインダクタの性能に一定の影響を与える。上記各パラメータがいずれも変わらないように保持し、本実施例における貫通孔の厚さのみを変えることにより、貫通孔の厚さの範囲を確定し、インダクタ積層構造の性能を向上させる。
【００４４】
貫通孔の厚さを変えると、インダクタのインダクタ値および品質係数はいずれも変化し、貫通孔の厚さが関連技術における貫通孔の厚さと同じである場合、インダクタ値が大幅に増加するが、寄生キャパシタが大きすぎるため、インダクタの品質係数は大幅に低下する。インダクタ値および品質係数がいずれも高い数値を有するように維持するために、貫通孔の厚さが金属層の厚さよりも大きいように設置してもよい。
【００４５】
そのため、本実施例において、貫通孔の厚さが金属層の厚さよりも大きいように設置する必要があり、集積回路の面積を縮小するとともに、高いインダクタ値および品質係数を維持できることを確保する。
【００４６】
図２は、一実施例に係る別のインダクタ積層構造の構造模式図である。図２に示すように、一実施例において、少なくとも１層の金属層２０において、第１平面インダクタ２１から絶縁され、且つ、任意の第１平面インダクタ２１との基板における垂直投影が重複しない第２平面インダクタ２２を更に備えてもよい。
【００４７】
同じ金属層２０に２つの平面インダクタが存在する場合、第２平面インダクタ２２と同じ金属層２０に位置する第１平面インダクタ２１とは、それぞれが他の素子に接続できるように、両者の間が絶縁されるように設置してもよく、対応する機能を実現して干渉を低減することができる。
【００４８】
なお、基板１０の垂直方向において、隣接する金属層２０における第１平面インダクタ２１が同時に該金属層２０における第１平面インダクタ２１および第２平面インダクタ２２と重複領域を有する場合、インダクタの間に相互干渉が存在し、該インダクタ積層構造の性能に影響を与える。そのため、該インダクタ積層構造の性能を確保するために、インダクタ積層構造におけるインダクタ間が１対１に対応するように設置する必要があり、すなわち、隣接する金属層２０における平面インダクタは、１つの平面インダクタと基板２０における垂直投影が重複領域を有してもよく、同じ金属層２０にある第１平面インダクタ２１および第２平面インダクタ２２は同時に、隣接する金属層２０における第１平面インダクタ２１と基板１０における垂直投影が重複領域を有することを回避する。
【００４９】
図３は、一実施例に係る更なるインダクタ積層構造の構造模式図である。図３に示すように、一実施例において、インダクタ積層構造は、基板１０と基板１０に最も近い金属層２０との間に位置する機能素子４０を更に備えてもよく、機能素子４０は、トランジスタ、ダイオード、抵抗、インダクタ、キャパシタ、および弾性波デバイスのうちの少なくとも１種を含む。
【００５０】
なお、機能素子４０は、他の位置、例えば、任意の２層の金属層２０の間に位置してもよいが、機能素子４０が平坦性の良い領域に設置する必要がある観点から、基板１０と基板１０に最も近い金属層２０との間に設置してもよい。
【００５１】
インダクタ積層構造において、一定のプリセット機能を実現できるように機能素子４０を設けてもよく、機能素子４０は、実際の必要に応じて具体的な構造を確定することができ、機能素子がトランジスタ、キャパシタまたは弾性波デバイス等の素子であることは、本実施例の具体的な例に過ぎず、本発明を制限するものではなく、機能素子は、チップ等のような他の素子であってもよい。
【図１】
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【図２】
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【図３】
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【国際調査報告】
2021510935.tif 000008
2021510935.tif 000009
2021510935.tif 000010
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