(57)【要約】半導体デバイスを製造する方法は、基板を設けることを含む。基板はその上にベースフィン構造を有し、ベースフィン構造は、第１チャネル材料を含み、第１ＧＡＡトランジスタのチャネルを形成する第１積層部分と、第２チャネル材料を含み、第２ＧＡＡトランジスタのチャネルを形成する第２積層部分と、第２積層部分から第１積層部分を分離する犠牲材料とを含む。第１チャネル材料、第２チャネル材料、及び犠牲材料は互いに異なった化学組成を有する。方法は更に、第１チャネル材料、第２チャネル材料、及び犠牲材料のうちの１つを選択的にエッチングする等方性エッチングプロセスにベースフィン構造の側面をさらすことと、第１チャネル材料及び第２チャネル材料の周りに夫々第１及び第２ＧＡＡゲート構造を形成することとを含む。
2021513749.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを製造する方法であって、
基板を設けることであり、該基板はその上にベースフィン構造を有し、該ベースフィン構造は、
第１チャネル材料を有し、第１ゲート・オール・アラウンド（ＧＡＡ）トランジスタのチャネルを形成する第１積層部分と、
第２チャネル材料を有し、第２ＧＡＡトランジスタのチャネルを形成する第２積層部分と、
前記第１チャネル材料、前記第２チャネル材料、及び犠牲材料が前記ベースフィン構造の側面において露出されるように第２犠牲材料の上下の部分の間に設けられた前記第２積層部分から前記第１積層部分を分離する前記犠牲材料であり、前記第１チャネル材料、前記第２チャネル材料、及び前記犠牲材料は互いに異なった化学組成を有する、前記犠牲材料と
を有する、前記基板を設けることと、
前記第１チャネル材料、前記第２チャネル材料、及び前記犠牲材料のうちの１つを、前記第１チャネル材料、前記第２チャネル材料、及び前記犠牲材料のうちの残り２つに対して選択的にエッチングする等方性エッチングプロセスに前記ベースフィン構造の前記側面をさらすことと、
前記第１チャネル材料及び前記第２チャネル材料の周りに夫々第１及び第２ＧＡＡゲート構造を形成することと
を有する方法。
【請求項２】
前記第１チャネル材料がＳｉであり、前記第２チャネル材料はＳｉＧｅであり、慚愧犠牲材料はドープＳｉである、
請求項１に記載の方法。
【請求項３】
前記第１チャネル材料はＮＭＯＳチャネルをもたらし、前記第２チャネル材料はＰＭＯＳチャネルをもたらす、
請求項２に記載の方法。
【請求項４】
前記さらすことは、垂直に配向した第１チャネル部分を形成するように前記第２チャネル材料及び前記犠牲材料に対して前記第１チャネル材料を幅方向において選択的にエッチングすることを有する、
請求項１乃至３のうちいずれか一項に記載の方法。
【請求項５】
前記第１積層部分は、前記第１チャネル材料の単層であり、前記第２積層部分は、前記第２チャネル材料の単層であり、前記第１チャネル材料の層は、高さ方向に沿って前記第２チャネル材料の層よりも厚い、
請求項１乃至４のうちいずれか一項に記載の方法。
【請求項６】
前記第１積層部分は、前記第１チャネル材料の単層であり、前記第２積層部分は、高さ方向において前記犠牲材料の層によって互いから分離された前記第２チャネル材料の複数の層を有し、前記第１チャネル材料の単層は、前記高さ方向に沿って前記第２チャネル材料のいずれの層よりも厚い、
請求項１乃至４のうちいずれか一項に記載の方法。
【請求項７】
前記第１積層部分は、高さ方向において前記犠牲材料の層によって互いから分離された前記第１チャネル材料の複数の層を有し、前記第２積層部分は、高さ方向において前記犠牲材料の層によって互いから分離された前記第２チャネル材料の複数の層を有する、
請求項１乃至４のうちいずれか一項に記載の方法。
【請求項８】
前記第１チャネル材料、前記第２チャネル材料、及び前記犠牲材料の端部を露出する切断端部を夫々有している複数の分離フィン構造を形成するように長さ方向に沿って前記ベースフィン構造を切り取ることを更に有する、
請求項１乃至７のうちいずれか一項に記載の方法。
【請求項９】
前記さらすことは、前記犠牲材料が前記第１チャネル材料及び前記第２チャネル材料に対して凹部を形成するように前記犠牲材料を長さ方向に沿って選択的にエッチングするよう前記切断端部を前記等方性エッチングプロセスにさらすことを有する、
請求項８に記載の方法。
【請求項１０】
前記凹部においてゲートスペーサ誘電材料を堆積することを更に有する、
請求項９に記載の方法。
【請求項１１】
前記さらすことは、前記第１チャネル材料及び前記第２チャネル材料が前記ベースフィン構造からリリースされるように前記第１チャネル材料及び前記第２チャネル材料に対して前記犠牲材料の全てを選択的にエッチング除去することを有する、
請求項１乃至７のうちいずれか一項に記載の方法。
【請求項１２】
前記ゲート構造を形成することは、
前記第１チャネル材料の周りに第１ゲート構造を形成することと、
前記第２チャネル材料の周りに第２ゲート構造を形成することと
を有する、
請求項１乃至１１のうちいずれか一項に記載の方法。
【請求項１３】
前記第１ゲート構造を形成することは、
前記第１チャネル材料の周りにＮＭＯＳゲート構造を形成することと、
前記第２チャネル材料の周りにＰＭＯＳゲート構造を形成することと
を有する、
請求項１２に記載の方法。
【請求項１４】
相補型トランジスタとして前記ＮＭＯＳゲート構造を前記ＰＭＯＳゲート構造へ電気的に接続することを更に有する、
請求項１３に記載の方法。
【請求項１５】
平面表面を有する基板と、
第１チャネル構造を有し、前記基板上に設けられた第１ＦＥＴと、
第２チャネル構造を有し、前記平面表面に垂直な高さ方向に沿って前記第１ＦＥＴの上に垂直に積み重ねられた第２ＦＥＴと、
前記第１チャネル構造の周囲全体に設けられた第１ゲート構造と、
前記第２チャネル構造の周囲全体に設けられた第２ゲート構造と
を有し、
前記第１チャネル構造は、垂直方向に配向され、前記第２チャネル構造は、水平方向に配向される、
半導体デバイス。
【請求項１６】
前記第１チャネル構造は、単一の、垂直に配向したチャネルである、
請求項１５に記載の半導体デバイス。
【請求項１７】
前記第２チャネル構造は、複数の、積層された、水平に配向されたチャネルを有する、
請求項１５に記載の半導体デバイス。
【請求項１８】
前記第１チャネル構造はｎＦＥＴチャネルであり、第２チャネル構造はｐＦＥＴチャネルである、
請求項１５に記載の半導体デバイス。
【請求項１９】
前記第１チャネル構造はｐＦＥＴチャネルであり、前記第２チャネル構造はｎＦＥＴチャネルである、
請求項１５に記載の半導体デバイス。
【請求項２０】
前記第１チャネル構造はＳｉから形成され、前記第２チャネル構造はＳｉＧｅから形成される、
請求項１５に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、集積回路並びに集積回路のためのトランジスタ及びトランジスタ部品などのような、半導体デバイスを製造する方法に関する。
【背景技術】
【０００２】
本明細書で提供される背景の説明は、本開示の背景を一般的に提示することを目的とする。現在指名されている発明者の研究は、研究がこの背景の項で記載される範囲で、更には、出願の時点でさもなければ先行技術と見なされ得ない側面は、本開示に対する先行技術として明示的にも暗黙的にも認められない。
【０００３】
半導体デバイスの製造中に、フィルム形成蒸着、エッチングマスク生成、パターニング、フォトレジスト形成、材料エッチング及び除去、並びにドーピング処理といった、様々な作製プロセスが実行される。これらのプロセスは、所望の半導体デバイス素子を基板上に形成するように繰り返し実行される。歴史的に、微細作製によれば、トランジスタは、１つの面に生成され、その上には配線／メタライゼーションが形成され、よって、２次元（２Ｄ）回路又は２Ｄ作製として特徴付けられてきた。スケーリングの取り組みにより、２Ｄ回路における単位面積あたりのトランジスタの数は大幅に増えたが、スケーリングが１桁ナノメートルの半導体デバイス製作ノードに入るにつれて、スケーリングの取り組みはより大きな課題に直面している。半導体デバイス製造業者は、スケーリングを続けるための手段として、デバイス、トランジスタ、及び標準セルが互いの上に積み重ねられる３次元（３Ｄ）半導体デバイスの要望を表明している。３Ｄ半導体デバイスの作製は、新しいプロセスの統合、新規のハードウェア及びプロセス機能、設計、作製後の加工、電子設計の自動化、及び３Ｄ作製プロセスの他の側面に関連した多数の新しくかつ比類なき課題をもたらす。
【発明の概要】
【０００４】
１つの実施形態では、半導体デバイスを製造する方法は、基板を設けることを含み、基板はその上にベースフィン構造を有し、ベースフィン構造は、第１チャネル材料を有し、第１ゲート・オール・アラウンド（gate-all-around，ＧＡＡ）トランジスタのチャネルを形成する第１積層部分と、第２チャネル材料を有し、第２ＧＡＡトランジスタのチャネルを形成する第２積層部分と、第２犠牲材料の上下の部分の間に設けられた第２積層部分から第１積層部分を分離する犠牲材料とを含み、第１チャネル材料、第２チャネル材料、及び犠牲材料がベースフィン構造の側面において露出されるようにし、第１チャネル材料、第２チャネル材料、及び犠牲材料は互いに異なった化学組成を有し、方法は、第１チャネル材料、第２チャネル材料、及び犠牲材料のうちの１つを、第１チャネル材料、第２チャネル材料、及び犠牲材料のうちの残り２つに対して選択的にエッチングする等方性エッチングプロセスにベースフィン構造の前記側面をさらすことと、第１チャネル材料及び第２チャネル材料の周りに夫々第１及び第２ＧＡＡゲート構造を形成することとを更に含む。
【０００５】
この概要の項は、本開示又は請求されている発明のあらゆる実施形態及び／又は漸進的に新規の態様を特定するものではないことに留意されたい。代わりに、この概要は、単に、異なる実施形態及び新規性の対応する点の予備的な議論を与える。本発明及び実施形態の更なる詳細及び／又は可能な展望については、以下で更に説明される本開示の詳細な説明の項及び対応する図を読まれたい。
【０００６】
例として提案されている本開示の様々な実施形態は、次の図を参照して詳述される、図中、同じ番号は、同じ要素を参照する。
【図面の簡単な説明】
【０００７】
【図１Ａ】本開示の実施形態に従うナノワイヤ／ナノシートＦＥＴ構造の等角図を示す。
【図１Ｂ】本開示の実施形態に従う半導体デバイス製造方法のプロセスフローを示す。
【図２Ａ】本開示の実施形態に従って、マスク材料がチャネルの組を保護している状態で２つの異なったチャネル材料を備えたフィン構造の断面図を示す。
【図２Ｂ】本開示の実施形態に従って、上の組のチャネルが選択的にエッチングされているところの２つの異なったチャネル材料を備えたフィン構造の断面図を示す。
【図２Ｃ】本開示の実施形態に従って、犠牲材料が除去されているところの２つの異なったチャネル材料を備えたフィン構造の断面図を示す。
【図２Ｄ】本開示の実施形態に従って、２つの異なったチャネル材料を備えたＧＡＡトランジスタデバイスを示す。
【図３Ａ】本開示の実施形態に従って、下チャネルが上の組のチャネルよりも厚くなるよう作られている２つの異なったチャネル材料を備えたフィン構造の断面図を示す。
【図３Ｂ】本開示の実施形態に従って、下チャネルが垂直チャネルを実現するようエッチングされるところの２つの異なったチャネル材料を備えたフィン構造の断面図を示す。
【図３Ｃ】本開示の実施形態に従って、チャネルが垂直チャネルを実現するようエッチングされておりかつ犠牲材料が除去されているところの２つの異なったチャネル材料を備えたフィン構造の断面図を示す。
【図３Ｄ】本開示の実施形態に従って、チャネルの１つが垂直チャネルである異なる２組のチャネルを備えたＧＡＡトランジスタデバイスを示す。
【図３Ｅ】本開示の実施形態に従って、チャネルの１つが垂直チャネルである異なる２組のチャネルを備えたＧＡＡトランジスタデバイスを示す。
【図４】本開示の実施形態に従って、ソース／ドレイン及び接点メタライゼーションの後の基板セグメントの断面斜視図を示す。
【図５】本開示の実施形態に従って、ドープシリコン（又は他のスペーサ／充てん材）の除去後及びゲートメタライゼーション後の基板セグメントの断面斜視図を示す。
【発明を実施するための形態】
【０００８】
続く開示は、提供されている対象の種々の特徴を実装する多種多様な実施形態又は例を与える。構成要素及び配置の具体例は、本開示を簡単にするよう以下で記載されている。これは、当然、単に例にすぎず、制限されるよう意図されない。例えば、続く記載の中で、第２フィーチャを覆う（over）又はその上にある（on）第１フィーチャの形成は、第１及び第２フィーチャが直接接触して形成される実施形態を含んでよく、また、第１及び第２フィーチャが直接接触し得ないように、更なるフィーチャが第１及び第２フィーチャの間に形成され得る実施形態を含んでもよい。その上、本開示は、様々な例の中で参照番号及び／又は文字を繰り返すことがある。この繰り返しは、簡潔さ及び明りょうさのためであり、それ自体で、説明されている様々な実施形態及び／又は構成の間の関係を示すものではない。更には、「〜の真下に」（beneath）、「〜より下に」（below）、「下方の〜」（lower）、「〜より上側に」（above）、「上方の〜」（upper）、などのような空間相対語は、図示されるように他の要素又はフィーチャに対する１つの要素又はフィーチャの関係を示すために、記載を簡単にするよう本明細書中で使用されることがある。空間相対語は、図示されている向きに加えて使用及び動作中のデバイスの種々の向きを包含するよう意図される。装置は、別なふうに（９０度回転して又は他の姿勢で）方向付けられてもよく、本明細書で使用される空間相対記述子は、同様に然るべく解釈され得る。
【０００９】
本明細書で説明されている種々のステップの議論の順序は、明りょうさのために与えられている。一般に、これらのステップは、如何なる適切な順序でも実行可能である。その上、本明細書中の異なる特徴、技術、構成、などの夫々は、本開示の異なる場所で説明されることがあるが、夫々の概念は、互いに独立して又は互いに組み合わせて実行可能であることが意図される。従って、本発明は、多種多様な方法で具現されかつ考えられ得る。
【００１０】
本明細書中の例となる実施形態は、シリコン及びシリコンゲルマニウムに焦点を当てているが、この焦点は便宜上であり、制限ではないことに留意されたい。本明細書中の技術はまた、あらゆるエピタキシャル成長材料又はそのドープされたバージョンとともに使用されてよい。これは、Ｓｉ、ＰドープＳｉ、Ｂドープシリコン、ＳｉＧｅ、ドープＳｉＧｅ、Ｇｅ、及びあらゆる他のドープ又は非ドープ型のエピタキシャルに成長したチャネル材料を含む。本明細書中の技術は、気相エッチング又は化学酸化物除去（chemical  oxide  removal，ＣＯＲ）プロセスを用いて、成功した材料埋め込み及びワイヤ／シートリリースのために選択的に、十分なエッチングを達成することができる。
【００１１】
機能的スケーリングは、これまで、面積スケーリングを可能にするようナノワイヤ／ナノシートのサイズを低減しているということで、所与のデバイスの駆動電流には重要な課題がある。フィン電界効果トランジスタ（ＦＩＮＦＥＴ）デバイスの場合に、電子移動度を改善するために、異なるソース及びドレイン（Ｓ／Ｄ）又はチャネル材料の選択を通じて個々にｐＭＯＳ及びｎＭＯＳデバイスに対してひずみが加えられ得る。ナノワイヤ／ナノシートプロセスの場合に、駆動電流は改善可能であり、電界効果トランジスタデバイスにおける制御は、ワイヤ及び／又はナノシートに対してひずみを与えるようｎ型金属酸化膜半導体（ＮＭＯＳ）及びｐ型金属酸化膜半導体（ＰＭＯＳ）チャネルにおける異なる材料の組み込みを通じて改善され得る。デバイス・オン・デバイス又はトランジスタ・オン・トランジスタのスタッキングに伴う課題は、２つのデバイスが横方向に互いに積み重ねられるということで、それら２つのデバイスを異なる材料から作ろうとする場合に現れる。他方、ＦＩＮＦＥＴ及び標準のナノワイヤ／ナノシートデバイスの場合には、ｎＭＯＳ及びｐＭＯＳチャネル間で独自の処理を可能にすることができるｐ／ｎ分離がある。相補型ＦＥＴ（ＣＦＥＴ）デバイスの場合に、ｎＭＯＳ及びｐＭＯＳデバイスは、互いに直接積み重ねられる。更には、特定の設計では、異なるチャネル材料の厚さを変化させると、異なる電気性能が得られる。
【００１２】
ＦＥＴデバイスでは、ｎＭＯＳチャネルは、単結晶シリコンなどの材料から形成可能であり、ｐＭＯＳチャネルは、ＳｉＧｅなどの材料から形成可能である。ｎＭＯＳ及びｐＭＯＳチャネルがｐ／ｎ分離距離によって分離される独自のＦＩＮ構造から形成されるナノワイヤ及びナノシートデバイスのいくつかの製造方法によれば、ＮＭＯＳ及びＰＭＯＳは、ワイヤ及びリリース材料の材料選択に対して、たとえそれらがＮＭＯＳ（ＳｉＧｅリリースを有するＳｉワイヤ）とＰＭＯＳ（Ｓｉリリースを有するＳｉＧｅワイヤ）との間で逆であったとして、双対であることができる。エピタキシャル堆積によるＳｉ／ＳｉＧｅスタック形成の間に、ＮＭＯＳ又はＰＭＯＳ対象エリアのいずれか一方は、所与の高さでＳｉ又はＳｉＧｅナノワイヤ又はナノシートを生成するよう高さ不一致をもたらすために、エピタキシャル堆積シーケンス中にエッチングされ得る。開始ＦＩＮ構造において相補材料からチャネルが解放されるナノワイヤ／ナノシートワイヤリリースプロセス中に、ｎＭＯＳ開始ＦＩＮ構造はブロックされ、一方、ｐＭＯＳ  ＦＩＮに対してはナノワイヤリリースプロセスが行われる。逆も同様である。
【００１３】
ナノワイヤ処理中に、ＮＭＯＳセクションは、ＰＭＯＳセクションとは異なるように扱われ得る。例えば、ＮＭＯＳ処理では、ＳｉＧｅがＬｏｗ−ｋゲートスペースに埋め込まれ、残りのシリコンワイヤまたはナノシートをＬｏｗ−ｋゲートスペースから突き出させることが可能である。対照的に、ＰＭＯＳ処理では、シリコンが選択的にＬｏｗ−ｋゲートスペースに埋め込まれ、ＳｉＧｅをＬｏｗ−ｋゲートスペースから突き出させることが可能である。置換ゲートでのワイヤリリースプロセス中に、ＮＭＯＳゲートでＳｉＧｅを除去して、Ｓｉワイヤ又はナノシートを残すことができる。ＰＭＯＳゲートでは、シリコンを除去して所望のＳｉＧｅワイヤを作成することができる。
【００１４】
ＮＭＯＳ及びＰＭＯＳは、たとえ両トランジスタが共通の物理ゲート構造内にあるとしても、通常、互いに分離されているため、本明細書の技術は、ＦＥＴデバイスに対して効果的に機能する。分離したｎＭＯＳ及びｐＭＯＳ物理ゲートの場合に、２つの物理ゲート間に配置された誘電体カットを組み込むことにより、ｐＭＯＳトランジスタは、容易に、ｎＭＯＳトランジスタから物理的に分離可能である。同じ物理ゲート又は「共通」ゲート内のｎＭＯＳ及びｐＭＯＳトランジスタの適用では、ｎＭＯＳ及びｐＭＯＳトランジスタ間のｐ／ｎ分離は、多くの場合に、個々のｎＭＯＳ及びｐＭＯＳトランジスタで独自の処理を可能にするほど十分に広い。
【００１５】
ＮＭＯＳ及びＰＭＯＳチャネルが、互いに対して異なった横方向又は垂直方向の向きでワイヤ又はシートとして存在する場合に、ＮＭＯＳ及びＰＭＯＳは別個のアクティブ領域内に存在し、従って、ｎＦＥＴ及びｐＦＥＴアクティブ領域間に適切なｐ／ｎ分離距離があるという条件で、互いに個別に処理可能であるから、処理はＦＥＴ設計にとっても単純であり得る。
【００１６】
本明細書の技術は、論理デバイスを含む３次元半導体デバイスの製造を可能にするのに役立つ。一実施形態では、方法は、ＰＭＯＳ又はＮＭＯＳナノワイヤ及び／又はナノシートがそれらの相補的な対応物の上に積み重ねられる相補型電界効果トランジスタデバイス（ＣＦＥＴ）内に複数のチャネル材料を提供する。半導体デバイスは、通常は、デバイスが形成される作業表面を有する基板、例えば単結晶シリコンウェハ上に製造される。互いに「オーバートップ」することにより、ＰＭＯＳ及びＮＭＯＳナノワイヤ又はナノシートは、基板の作業表面に垂直な平面に形成される。一実施形態では、本明細書の方法は、異なるエピタキシャル成長結晶材料で構成されるＮＭＯＳ及びＰＭＯＳチャネルの異なる垂直方向又は横方向の向きを提供する。
【００１７】
本明細書の技術は、ナノワイヤ又はナノシートを使用したランダム及び非ランダムロジックのデバイス製造に適用可能である。本明細書にはいくつかの実施形態、代替案、及び利点がある。実施形態は、ＰＭＯＳ及びＮＭＯＳチャネルが互いの上に存在するＣＦＥＴデバイス内の複数のチャネル材料として機能する、エピタキシャル成長結晶材料の３元又は更に高次のマトリクスを含むことができる。本明細書のエッチング方法は、積み重ねられたワイヤ又はシートが順次に又は同時に形成され得るような等方性方法で、適切なエッチング選択比により、ＮＭＯＳ又はＰＭＯＳチャネル材料に選択的なエピタキシャル成長材料をＬｏｗ−ｋゲートスペースに埋め込むよう、必要な選択性を提供する。本明細書のエッチング方法は、ＰＭＯＳ又はＮＭＯＳワイヤ／シートリリースが置換ゲート内で実行されるエッチングを含み、ここで、充てんエピタキシャル材料は、ＮＭＯＳ及びＰＭＯＳチャネル材料を取っておくように非常に高い選択性を有して等方的にエッチングされる。
【００１８】
堆積方法が実行されてよく、ここで、垂直に積み重ねられたワイヤ又はシートは、厚いエピタキシャル成長を通じて形成され、エピタキシャル成長された選択性マトリクスにおいて別の材料によってそれ自体の底部及び上部に隣接するように材料マトリクス内に存在することができる。技術には、上述された厚いエピタキシャル成長膜を上側及び下側で材料に対して「トリミング」することができる方法が含まれる。トリミングは、薄いシート又はワイヤが作られるように実行されてよい。このようなナノシートは、水平（ｘｙ平面）方向において延在する長手軸と、ナノシート長方形断面とを有することができる。長方形断面によれば、長方形の長辺がｘｙ平面に延在し、一方、短辺がｚ平面に延在する場合に、これは水平方向に配向されている。長方形の長辺がｚ平面に延在し、短辺がｘｙ平面に延在する場合に、これは垂直方向に配向されている。様々な向き又は回転のナノシートが、様々な配置で互いの上に垂直に位置付けられ得る。
【００１９】
図１Ａは、本開示の技術が提供され得る構造を例示する。明らかに、構造３００は基板３０１を含み、その上にはベースフィン構造３０３がある。各ベースフィン構造３０３は、ベースフィン構造３０３内で高さ方向ｈにおいて積み重ねられた第１チャネル材料３０５、犠牲材料３０７、及び第２チャネル材料３０６の交互の層を含む。ベースフィン構造３０３は、基板３０１の幅方向ｗに沿って、同様に長さ方向ｌに沿って、横方向に間隔をあけられている。各ベースフィン構造３０３は、１つ以上の第１ゲート・オール・アラウンド（ＧＡＡ）トランジスタを形成するために使用され得る。図１Ａの例となる構造では、ベースフィン構造３０３は夫々、第１ＧＡＡトランジスタのチャネル領域を形成する第１積層フィン部分３１０と、第２ＧＡＡトランジスタのチャネル領域を形成する第２積層フィン部分３２０とを含む。第１及び第２積層フィン部分３１０、３２０は、犠牲材料３０７の上下部分の間に設けられたチャネル材料３０５、３０６の初期ボリュームを夫々含む。犠牲材料３０７は、第１積層フィン部分３１０を第２積層フィン部分３２０から分離することができる。第１チャネル材料３０５、第２チャネル材料３０６、及び犠牲材料３０７は、ベースフィン構造３０３の側面で露出され、互いに異なった化学組成を有することができる。第１及び第２積層フィン部分３１０、３２０は、チャネル材料３０５、３０６の２つの層を含むよう夫々示されているが、単一の層し使用されなくてもよい。第１積層フィン部分３１０は、例えば、ＮＭＯＳデバイスをもたらすために使用されてよく、一方、第２積層フィン部分３２０は、以下で更に説明されるように、ＰＭＯＳデバイスを形成するために使用されてよい。
【００２０】
図１Ｂは、半導体デバイスを製造する方法のプロセスフローを示す。明らかに、プロセスは、半導体基板を設けるステップ３５１を含み、基板の上にはベースフィン構造３０３があり、ベースフィン構造３０３は、少なくとも１つの第１チャネル材料３０５を有する第１積層フィン部分３１０と、少なくとも１つの第２チャネル材料３０６を有する第２積層フィン部分３２０と、犠牲材料３０７とを含む。第１積層フィン部分３１０は、第１ゲート・オール・アラウンド（ＧＡＡ）トランジスタのチャネルを形成するために使用され、第２積層フィン部分３２０は、第２ＧＡＡトランジスタのチャネルを形成するために使用される。第１積層フィン部分３１０、第１チャネル材料３０５及び犠牲材料３０７が第１積層フィン部分３１０の側面で露出されるように、犠牲材料３０７の上及び下部分の間に設けられた第１チャネル材料３０５の初期ボリュームを含む。第２積層フィン部分３２０は、第２チャネル材料３０６及び犠牲材料３０７が第２積層フィン部分３２０の側面で露出されるように、犠牲材料３０７の上及び下部分の間に設けられた第２チャネル材料３０６の初期ボリュームを含む。
【００２１】
ステップ３５３で、第２チャネル材料３０６の初期ボリュームは、例えば、等方性エッチングにより、所定量だけ第１チャネル材料３０５の初期ボリュームに対して選択的に減られされる。そのような低減は、第２チャネル材料３０６の初期ボリュームの一部をエッチング「トリミング」することによって実行され得る。所定量のボリューム低減は、例えば、第１積層フィン部分３１０において垂直配向の第１チャネルをもたらすことができる。
【００２２】
ステップ３５５で、第１及び第２ＧＡＡゲート構造が、夫々第１チャネル材料３０５及び第２チャネル材料３０６の周りに形成される。より具体的には、犠牲材料３０７が、第１及び第２材料３０５、３０６を「リリース」（release）するよう取り除かれる。次いで、ＧＡＡトランジスタ構造が、リリースされたチャネル材料の夫々の周りに形成される。第１及び第２ＧＡＡ構造は、それらが互いに相補的であるように電気的に接続され得る。
【００２３】
一実施形態で、第１、第２及び第３材料は、特定のエッチャントに対して異なるエッチング耐性を有することができる。図２Ａに表されるように、エッチング前のフィンスタック１００は、犠牲材料１２０、例えば、Ｓｉ：Ｂ又はドープシリコン、第１タイプのチャネル１１０のための第１材料、例えば、ＳｉＧｅ、及び第２タイプのチャネル１３０のための第２材料、例えば、Ｓｉを含み、犠牲材料１２０は第３材料である。第１タイプのチャネル１１０は、第２タイプのチャネル１３０の上に堆積され得、犠牲材料１２０が両方のチャネルを分離する。各チャネルタイプの複数のチャネルが存在し得る。より具体的には、異なるチャネル材料が、ＮＭＯＳ及びＰＭＯＳの両方のナノワイヤ又はナノシートのために使用可能である。これは非限定的であり、更なる材料及び組み合わせが使用可能であることに留意されたい。異なったエッチング耐性の材料によれば、エッチング耐性自体が相補的なバルク材をエッチング（大きくエッチングされること）から保護することになるので、１つのアクティブチャネルタイプエリアをカバー又はブロックする必要はない。
【００２４】
シリコン又はＳｉＧｅワイヤ又はシートは、高選択性の等方性エッチングプロセスを通じて相補材料のリリースによって作られ得る。十分なエッチング選択性を備えたエッチングプロセスは、化学酸化物除去（ＣＯＲ）プロセス又は他の気相エッチングプロセスを用いて実行され得る。ＮＭＯＳ及びＰＭＯＳのための複数のチャネル材料により設計されたデバイスを作製するために、第３のエピタキシャル成長材料が使用可能である。このような材料は、所望のＮＭＯＳ及びＰＭＯＳチャネル材料に対する高い選択比を有するよう選択され得る。この第３材料はまた、Ｇｅ、又はＳｉＧｅ様々な組成などエピタキシャル成長材料であることもでき、あるいは、シリコンのＰドープ若しくはＢドープされたバージョン又は本明細書で言及されている他のエピタキシャル成長材料であることができる。
【００２５】
エッチングプロセスが実行されてよく、フィンスタック１００において他の材料をエッチングせずにフィンスタック１００において１つの材料をエッチングする。このエッチングプロセスには、如何なる方向でも等しくエッチングする等方性エッチングが含まれる。例えば、等方性、気相エッチング。このような気相エッチングは、ＳｉＧｅ又はドープＳｉなどの対応するフィン組成で使用される他のエピタキシャル成長結晶フィルムに対して１００：１のエッチング選択比を有することができる。フィンスタック１００は、エッチング耐性が異なる材料の交互の層を有するフィン構造である。上記の通り、気相エッチング、化学酸化物除去エッチング、原子層エッチング（atomic  layer  etch，ＡＬＥ）、又は準（quasi-）ＡＬＥエッチングが実行可能である。従って、チャネルの側壁が露出されるので、エッチングは側方エッチングをもたらす。この選択的エッチングは、特定のエッチャント及び使用されるプロセス条件（化合物、チャンバ圧、温度、など）によってエッチング可能である所与の材料の一部を横方向にトリミングすることができる。図２Ｂは、等方性エッチングによるエッチング後のフィンスタック１９１の例となる結果を表す。
【００２６】
第１エッチングプロセスの後、必要に応じて、第２エッチングプロセスが、他の又は相補的なチャネル材料をトリミングするために使用されてよい。相補チャネル材料をトリミングすることは、所望のトランジスタ遅延を生じるよう又はトランジスタ遅延トレランスを満足するよう回路のレイアウト及びデバイス設計に基づくことができる。相補チャネル材料をトリミングすることは、エッチング化学及びパラメータを変えることによって、所与の処理チャンバにおいて元の場所で実行可能である。トリミングされる材料の量は、チャネル材料の垂直に積み重ねられた構成においてＮＭＯＳ及びＰＭＯＳ領域の均衡を保たせるよう電気的な要件又は使用に基づくことができる。所与のチャネル材料のエッチングの量は、所与のデバイスの局所エリア又は領域がリレーのためにチューニングされることに基づく期待されるトランジスタ遅延に基づき計算によって決定され得る。
【００２７】
図２Ｃは、犠牲材料１２０が除去されているフィンスタック１９２の結果を例示する。一方又は両方（あるいは、より多くの）チャネル材料のエッチングの後、チャネル１１０、１３０をあらわにするよう、次いで犠牲材料１２０が取り除かれ得る。犠牲材料１２０は、ナノワイヤ又はナノシートが各端で支持されるように、覆われていない区間において取り除かれ得る。このような犠牲材料１２０の除去も、気相エッチングを使用するチャンバ／システムなどの同じ処理チャンバにおいて実行され得る。明らかに、図２Ｃは、ｎＭＯＳに対してトリミングされているｐＭＯＳチャネルを表すが、当業者であれば、ホール移動度は電子移動度よりも低いので、ｐＭＯＳチャネルはｎＭＯＳチャネルよりも広いと理解し得る。よって、どちらか一方のチャネルが、所望の結果に応じて他方に対して選択的にトリミングされ得る。
【００２８】
図２Ｄに表されるように、バルクフィン材料の除去の後、処理は、例えば、Ｈｉｇｈ−ｋ誘電体１４５、第１タイプのチャネル仕事関数金属１５０、第２タイプのチャネル仕事関数金属１５５、及びゲート充てん金属１６０を堆積することによって、引き続きゲート・オール・アラウンド（ＧＡＡ）チャネルを形成することができる。Ｈｉｇｈ−ｋ誘電体１４５は、例えば、ＨｆＯであることができる。Ｈｉｇｈ−ｋ誘電体１４５はまた、ＳｉＯゲート酸化物を含むことができる。第１タイプのチャネル仕事関数金属１５０は、例えば、ＴｉＮであることができる。第２タイプのチャネル仕事関数金属１５５は、例えば、ＴｉＡｌＮ又はＴｉＡｌＣであることができる。ゲート充てん金属１６０は、例えば、タングステン、コバルト、又はルテニウムであることができる。ＳｉＯゲート酸化物は、第１タイプのチャネル１１０及び第２タイプのチャネル１３０の両方の周りに堆積され得、Ｈｉｇｈ−ｋ誘電体１４５は、第１タイプのチャネル１１０及び第２タイプのチャネル１３０の両方の周りに堆積され得、第１タイプのチャネル仕事関数金属１５０は、第１タイプのチャネル１１０のためのＨｉｇｈ−ｋ誘電体１４５の周りに堆積され得、第２タイプのチャネル仕事関数金属１５５は、第２タイプのチャネル１３０のためのＨｉｇｈ−ｋ誘電体１４５の周りに堆積され得、第１タイプのチャネル仕事関数金属１５０は第１タイプのチャネル１１０の周りに堆積され得、第２タイプのチャネル仕事関数金属１５５は、第２タイプのチャネル１３０の周りに堆積され得、第１タイプのチャネル仕事関数金属１５０は、第１タイプのチャネル１１０及び第２タイプのチャネル１３０の両方の周りに堆積され得、それから、充てん金属１６０が堆積され得る。
【００２９】
置換ゲートは、フィン構造の周りにパターニングされ得、Ｌｏｗ−ｋスペーサは、置換ゲートの側壁に沿ってかつフィン構造に沿って堆積され得る。Ｌｏｗ−ｋスペーサ材料は、置換ゲートの側壁とともにＬｏｗ−ｋスペーサのみが保たれ得るようにエッチングされ、構造から取り除かれ得る。次いで、犠牲材料１２０は、充てん置換ゲートとＬｏｗ−ｋスペーサ側壁との間のエリアにおいて取り除かれ得る。よって、チャネル材料として働くことができるが後にナノワイヤ形成プロセスでリリースされ得るエピタキシャル材料とともに、物理ナノワイヤ又はナノシートは置換ゲート内にのみ存在し、Ｌｏｗ−ｋスペーサを通って突出する。
【００３０】
他の実施形態では、フィン内の充てん材料もチャネルであることができない。このような充てん材料は、ＰＭＯＳ及びＮＭＯＳ両方のチャネル材料に対して選択的に埋め込まれ得る。埋め込みは、充てん材料がＬｏｗ−ｋスペーサ内に十分に埋め込まれるように実行され得る。次いで、Ｌｏｗ−ｋスペーサは、充てんエピタキシャル材料の埋め込みによって残されたくぼみの周りに再形成され得る。結果として、Ｌｏｗ−ｋスペーサ材料を通ってしか延在しないＮＭＯＳ及びＰＭＯＳワイヤ又はナノシートが得られる。次いで、ソース／ドレイン（Ｓ／Ｄ）エピタキシャル成長が、ＮＭＯＳ及びＰＭＯＳワイヤ又はシートの端部で順次に実行され得る。ＣＦＥＴデバイスの所与のレベルで成長されたＳ／Ｄにより、デバイス内のより高位のナノワイヤ又はナノシート、すなわち、基板の中心からより遠いナノワイヤ又はナノシートからＳ／Ｄエピタキシャル材料を高く成長させる前に、接点又は電極がパターニング及び金属化され得る。
【００３１】
全てのＳ／Ｄエピタキシャル成長が実行され、全てのＳ／Ｄが形成された後、かつ、接点又は電極パターンが各Ｓ／Ｄレベルを接続するよう形成され、金属化された後、置換ゲートは開かれ得、置換ゲート内のポリシリコン又はアモルファスシリコンは、フィンライナによって置換ゲートエリアにおいて依然として保護されているフィンをあらわにするよう取り除かれ得る。フィンライナは取り除かれ得、ＮＭＯＳ又はＰＭＯＳチャネルのどちらか一方の部分でない充てんエピタキシャル材料は、ＮＭＯＳ及びＰＭＯＳチャネル材料に対して選択的にエッチングされ得る。対応するエッチングは、充てんエピタキシャル材料とチャネル材料との間の極めて高い選択比を有するように、望ましくは等方性である。このようなＣＦＥＴ処理が完了され得、ここで、Ｈｉｇｈ−ｋ材料が、ゲート内でかつＮＭＯＳ及びＰＭＯＳナノワイヤ／ナノシートの周りに堆積される。Ｈｉｇｈ−ｋ誘電体堆積の後には、ＮＭＯＳ及びＰＭＯＳ仕事関数並びにゲート金属のその後の堆積が続くことができる。
【００３２】
本明細書の技術には、垂直配向ＮＭＯＳ  Ｓｉより垂直方向に上に、又は逆に若しくは部分的に位置付けられた水平配向ＰＭＯＳ  ＳｉＧｅも含むことができる。図３Ａに表されるように、フィンスタック２００は、犠牲材料２２０、例えば、Ｓｉ：Ｂなどのドープシリコン、第１タイプのチャネル２１０のための第１材料、例えば、ＳｉＧｅ、及び第２タイプのチャネル２３０のための第２材料、例えば、Ｓｉを含み、犠牲材料２２０は第３材料である。フィンスタック２００は、上にあるＳｉＧｅ層と比較して、より厚いシリコン層を含むことができる。
【００３３】
図３Ｂは、第２タイプのチャネル２３０（Ｓｉ  ＮＭＯＳチャネル）を横方向にトリミングして、狭められた垂直配向のナノシート（ナノシートの長軸は、基板の作業表面に垂直であって、すなわち、ｘｙ平面に延在しているが、長方形断面の長軸はｚ平面に延在する。）が得られる第１エッチングステップが実行され得るフィンスタック２９１を表す。アスペクト比は、横方向にトリミングされたナノシートによる如何なる不安定性も防ぐよう設定され得る。エッチング期間は、垂直チャネルのための所定のアスペクト比をもたらすことができる第２の所定量の時間にわたってエッチングするよう計算され得る。
【００３４】
図３Ｃは、犠牲材料２２０が取り除かれているフィンスタック２９２の結果を例示する。一方又は両方（あるいは、より多く）のチャネル材料のエッチングの後に、次いで、犠牲材料２２０は、チャネル２１０、２３０をあらわにするよう取り除かれ得る。犠牲材料２２０は、ナノワイヤ又はナノシートが各端で指示されるように、覆われていない区間において取り除かれ得る。このような犠牲材料２２０の除去も、気相エッチングを使用するチャンバ／システムなどの同じ処理チャンバにおいて実行され得る。このような向きは、いくつかの応用において駆動電流を改善することができる。
【００３５】
図３Ｄに表されるように、バルクフィン材料の除去の後、処理は、例えば、Ｈｉｇｈ−ｋ誘電体２４５、第１タイプのチャネル仕事関数金属２５０、第２タイプのチャネル仕事関数金属２５５、及びゲート充てん金属２６０を堆積することによって、引き続きゲート・オール・アラウンド（ＧＡＡ）チャネルを形成することができる。Ｈｉｇｈ−ｋ誘電体２４５は、例えば、ＨｆＯであることができる。Ｈｉｇｈ−ｋ誘電体２４５はまた、ＳｉＯゲート酸化物を含むことができる。第１タイプのチャネル仕事関数金属２５０は、例えば、ＴｉＮであることができる。第２タイプのチャネル仕事関数金属２５５は、例えば、ＴｉＡｌＮ又はＴｉＡｌＣであることができる。ゲート充てん金属２６０は、例えば、タングステン、コバルト、又はルテニウムであることができる。ＳｉＯゲート酸化物は、第１タイプのチャネル２１０及び第２タイプのチャネル２３０の両方の周りに堆積され得、Ｈｉｇｈ−ｋ誘電体２４５は、第１タイプのチャネル２１０及び第２タイプのチャネル２３０の両方の周りに堆積され得、第１タイプのチャネル仕事関数金属２５０は、第１タイプのチャネル２１０のためのＨｉｇｈ−ｋ誘電体２４５の周りに堆積され得、第２タイプのチャネル仕事関数金属２５５は、第２タイプのチャネル２３０のためのＨｉｇｈ−ｋ誘電体２４５の周りに堆積され得、第１タイプのチャネル仕事関数金属２５０は第１タイプのチャネル２１０の周りに堆積され得、第２タイプのチャネル仕事関数金属２５５は、第２タイプのチャネル２３０の周りに堆積され得、第１タイプのチャネル仕事関数金属２５０は、第１タイプのチャネル２１０及び第２タイプのチャネル２３０の両方の周りに堆積され得、それから、充てん金属２６０が堆積され得る。
【００３６】
他の実施形態では、第１タイプのチャネル２１０は、第２タイプのチャネル２３０に対して垂直方向に配向され得る。この構造は、ｐＭＯＳのための多数のナノワイヤ又はナノシートがｎＭＯＳと比較して望まれるが、ナノワイヤ／ナノシートの幅は制限され得る場合に、望まれることがある。
【００３７】
他の実施形態では、図３Ｅは、第１タイプのチャネル２１０がフィンスタック２９４のベースに取り付けられて、非常に背の高いチャネル構造を形成しているフィンスタック２９４の結果を例示する。これは、所定の高さへの第１タイプのチャネル２１０のエピタキシャル成長により達成可能であり、その後には、犠牲材料及び第２タイプのチャネル材料２３０の層のエピタキシャル成長が続く。マスクが堆積され得、エッチングは、材料の層内に垂直方向に下にエッチングするよう実行され得る。処理は、図３Ｄに示されるように進むことができ、ＧＡＡチャネルが第２タイプのチャネル２３０の周りに形成される。明らかに、この構造の利点は、第１タイプのチャネル２１０がひずみを制御するために利用され得るフィン構造であることができる点である。
【００３８】
図４は、ソース／ドレイン及び接点メタライゼーションの後の基板セグメント４００の断面斜視図を表す。第１タイプのチャネル２１０、犠牲材料２２０、及び第２タイプのチャネル２３０が確認され得る。
【００３９】
図５は、犠牲材料２２０及び他の充てん材料の除去後、かつ、ゲートメタライゼーション後の基板セグメント５００の断面斜視図を表す。明らかに、接点のための金属の選択は、チャネルに沿って更なるひずみを導入し得る。Ｒｕなどの金属は、チャネルに沿って更なるひずみを置くことができるＳ／Ｄアニールなどの高温処理で再結晶化することができる。
【００４０】
上記の説明中、処理システムの特定のジオメトリ並びにその中で使用される様々な構成要素及び処理の記載などの具体的な詳細が示されてきた。しかし、本明細書の技術は、そのような具体的な詳細から外れている他の実施形態で実施されてもよく、かような詳細は、説明のためであって限定ではないことが理解されるべきである。本明細書で開示されている実施形態は、添付の図面を参照して記載されてきた。同様に、説明のために、具体的な数、材料、及び構成が、完全な理解をもたらすために示されてきた。それでもなお、実施形態は、かような詳細によらずに実施されてよい。実質的に同じ機能構造を有している構成要素は、同じ参照符号によって表されており、従って、如何なる冗長的な記載も省略されることがある。
【００４１】
様々な技術が、様々な実施形態を理解することを助けるよう複数の別個の動作として記載されてきた。記載の順序は、これらの動作が必然的に順序に依存することを暗示すると理解されるべきではない。実際には、これらの動作は、提示の順序で実行される必要はない。記載されている動作は、記載されている実施形態とは異なる順序で実行されてもよい。様々な追加の動作が実行されてよく、かつ／あるいは、記載されている動作は、追加の実施形態では省略されてもよい。
【００４２】
参照による援用
本開示は、２０１７年１２月４日付けで出願された米国特許仮出願第６２／５９４３５０号の優先権を主張する。なお、この米国出願は、参照によりその全文を本願に援用される。
【図１Ａ】
2021513749.tif 000003
【図１Ｂ】
2021513749.tif 000004
【図２Ａ】
2021513749.tif 000005
【図２Ｂ】
2021513749.tif 000006
【図２Ｃ】
2021513749.tif 000007
【図２Ｄ】
2021513749.tif 000008
【図３Ａ】
2021513749.tif 000009
【図３Ｂ】
2021513749.tif 000010
【図３Ｃ】
2021513749.tif 000011
【図３Ｄ】
2021513749.tif 000012
【図３Ｅ】
2021513749.tif 000013
【図４】
2021513749.tif 000014
【図５】
2021513749.tif 000015
【手続補正書】
【提出日】令和2年11月19日(2020.11.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体デバイスを製造する方法であって、
基板を設けることであり、該基板はその上にベースフィン構造を有し、該ベースフィン構造は、
第１チャネル材料を有し、第１ゲート・オール・アラウンド（ＧＡＡ）トランジスタのチャネルを形成する第１積層部分と、
第２チャネル材料を有し、第２ＧＡＡトランジスタのチャネルを形成する第２積層部分と、
犠牲材料を含む犠牲部分であり、該犠牲材料は、前記第１チャネル材料、前記第２チャネル材料、及び前記犠牲材料が前記ベースフィン構造の側面において露出されるように前記第２積層部分から前記第１積層部分を分離し、前記第１チャネル材料、前記第２チャネル材料、及び前記犠牲材料は互いに異なった化学組成を有する、前記犠牲部分と
を有する、前記基板を設けることと、
前記第１チャネル材料及び前記第２チャネル材料のうちの１つを選択的にエッチングする等方性エッチングプロセスに前記ベースフィン構造の前記側面をさらすことと、
前記第１チャネル材料が前記第１積層部分に残りかつ前記第２チャネル材料が前記第２積層部分に残るように前記犠牲材料を除くことと、
前記第１チャネル材料及び前記第２チャネル材料の周りに夫々第１及び第２ＧＡＡゲート構造を形成することと
を有する方法。
【請求項２】
前記第１チャネル材料がＳｉであり、前記第２チャネル材料はＳｉＧｅであり、慚愧犠牲材料はドープＳｉである、
請求項１に記載の方法。
【請求項３】
前記第１チャネル材料はＮＭＯＳチャネルをもたらし、前記第２チャネル材料はＰＭＯＳチャネルをもたらす、
請求項２に記載の方法。
【請求項４】
前記さらすことは、垂直に配向した第１チャネル部分を形成するように前記第２チャネル材料及び前記犠牲材料に対して前記第１チャネル材料を幅方向において選択的にエッチングすることを有する、
請求項１乃至３のうちいずれか一項に記載の方法。
【請求項５】
前記第１積層部分は、前記第１チャネル材料の単層であり、前記第２積層部分は、前記第２チャネル材料の単層であり、前記第１チャネル材料の層は、高さ方向に沿って前記第２チャネル材料の層よりも厚い、
請求項１乃至４のうちいずれか一項に記載の方法。
【請求項６】
前記第１積層部分は、前記第１チャネル材料の単層であり、前記第２積層部分は、高さ方向において前記犠牲材料の層によって互いから分離された前記第２チャネル材料の複数の層を有し、前記第１チャネル材料の単層は、前記高さ方向に沿って前記第２チャネル材料のいずれの層よりも厚い、
請求項１乃至４のうちいずれか一項に記載の方法。
【請求項７】
前記第１積層部分は、高さ方向において前記犠牲材料の層によって互いから分離された前記第１チャネル材料の複数の層を有し、前記第２積層部分は、高さ方向において前記犠牲材料の層によって互いから分離された前記第２チャネル材料の複数の層を有する、
請求項１乃至４のうちいずれか一項に記載の方法。
【請求項８】
前記第１チャネル材料、前記第２チャネル材料、及び前記犠牲材料の端部を露出する切断端部を夫々有している複数の分離フィン構造を形成するように前記ベースフィン構造の長さに沿って前記ベースフィン構造を切り取ることを更に有する、
請求項１乃至７のうちいずれか一項に記載の方法。
【請求項９】
凹部においてゲートスペーサ誘電材料を堆積することを更に有する、
請求項８に記載の方法。
【請求項１０】
前記除くことは、前記第１チャネル材料及び前記第２チャネル材料が前記ベースフィン構造からリリースされるように前記第１チャネル材料及び前記第２チャネル材料に対して前記犠牲材料の全てを選択的にエッチング除去することを有する、
請求項１乃至７のうちいずれか一項に記載の方法。
【請求項１１】
前記ゲート構造を形成することは、
前記第１チャネル材料の周りに第１ゲート構造を形成することと、
前記第２チャネル材料の周りに第２ゲート構造を形成することと
を有する、
請求項１乃至１０のうちいずれか一項に記載の方法。
【請求項１２】
前記第１ゲート構造を形成することは、
前記第１チャネル材料の周りにＮＭＯＳゲート構造を形成することと、
前記第２チャネル材料の周りにＰＭＯＳゲート構造を形成することと
を有する、
請求項１１に記載の方法。
【請求項１３】
相補型トランジスタとして前記ＮＭＯＳゲート構造を前記ＰＭＯＳゲート構造へ電気的に接続することを更に有する、
請求項１２に記載の方法。
【請求項１４】
平面表面を有する基板と、
第１チャネル構造を有し、前記基板上に設けられた第１ＦＥＴであり、前記第１チャネル構造は高さ及び幅を有し、前記第１チャネル構造の高さは、前記基板の面に垂直な次元に沿って測定され、前記第１チャネル構造の幅は、前記基板の前記面に平行な次元に沿って測定される、前記第１ＦＥＴと、
第２チャネル構造を有し、前記基板の前記面に垂直な高さ方向に沿って前記第１ＦＥＴの上に垂直に積み重ねられた第２ＦＥＴであり、前記第２チャネル構造は高さ及び幅を有し、前記第２チャネル構造の高さは、前記基板の面に垂直な次元に沿って測定され、前記第２チャネル構造の幅は、前記基板の前記面に平行な次元に沿って測定される、前記第２ＦＥＴと、
前記第１チャネル構造の周囲全体に設けられた第１ゲート構造と、
前記第２チャネル構造の周囲全体に設けられた第２ゲート構造と
を有し、
前記第１チャネル構造の幅は、前記第２チャネル構造の幅よりも狭く、
前記第１チャネル構造の高さは、前記第１チャネル構造の幅よりも広い、
半導体デバイス。
【請求項１５】
前記第１チャネル構造は、単一の、垂直に配向したチャネルである、
請求項１４に記載の半導体デバイス。
【請求項１６】
前記第２チャネル構造は、複数の、積層された、水平に配向されたチャネルを有する、
請求項１４に記載の半導体デバイス。
【請求項１７】
前記第１チャネル構造はｎＦＥＴチャネルであり、第２チャネル構造はｐＦＥＴチャネルである、
請求項１４に記載の半導体デバイス。
【請求項１８】
前記第１チャネル構造はｐＦＥＴチャネルであり、前記第２チャネル構造はｎＦＥＴチャネルである、
請求項１４に記載の半導体デバイス。
【請求項１９】
前記第１チャネル構造はＳｉから形成され、前記第２チャネル構造はＳｉＧｅから形成される、
請求項１４に記載の半導体デバイス。
【国際調査報告】
2021513749.tif 000016
2021513749.tif 000017