(57)【要約】  メモリデバイスは、メモリセルの行及び列と、メモリセル行にそれぞれ接続されたワード線と、メモリセル列にそれぞれ接続されたビット線と、ワード線に接続されたワード線ドライバ、ビット線に接続されたビット線ドライバと、１つのメモリセル行をワード線ドライバに選択的に接続するために、ワード線のうちの１つにそれぞれ配設されたワード線スイッチと、１つのメモリセル列をビット線ドライバに選択的に接続するために、ビット線のうちの１つにそれぞれ配設されたビット線スイッチと、を含む。コントローラは、第１の時点で、メモリセルの行のうちのいくつかのみをワード線ドライバに接続するように、ワード線スイッチを制御し、第２の時点で、メモリセルの列のうちのいくつかのみをビット線ドライバに接続するように、ビット線スイッチを制御する。【選択図】図４
2021518627.tif 000002
【特許請求の範囲】
【請求項１】
メモリデバイスであって、該メモリデバイスは、
行及び列に配置された複数のメモリセルと、
前記メモリセルの行にそれぞれ接続された複数のワード線と、
前記メモリセルの列にそれぞれ接続された複数のビット線と、
前記ワード線に接続されたワード線ドライバと、
前記ビット線に接続されたビット線ドライバと、
前記メモリセルの行のうちの１つを前記ワード線ドライバに対して選択的に接続及び切断するために、前記ワード線のうちの１つにそれぞれ配設された複数のワード線スイッチと、
前記メモリセルの列のうちの１つを前記ビット線ドライバに対して選択的に接続及び切断するために、前記ビット線のうちの１つにそれぞれ配設された複数のビット線スイッチと、
第１の時点で、前記メモリセルの行のうちの全てではなくいくつかを前記ワード線ドライバに接続するように、前記複数のワード線スイッチを制御し、第２の時点で、前記メモリセルの列のうちの全てではなくいくつかを前記ビット線ドライバに接続するように、前記複数のビット線スイッチを制御するように構成されたコントローラと、を備える、メモリデバイス。
【請求項２】
第１の時点は前記第２の時点と同じである、請求項１に記載のメモリデバイス。
【請求項３】
第１の時点は前記第２の時点の前又は後である、請求項１に記載のメモリデバイス。
【請求項４】
前記複数のワード線スイッチは、前記ワード線スイッチのｍ個の群を含み、ｍは１より大きい整数であり、前記コントローラは、
前記第１の時点で、前記ｍ個の群のうちの第１の群内の前記ワード線スイッチを接続状態になるように制御し、
前記第１の時点で、前記ｍ個の群のうちの第２の群内の前記ワード線スイッチを切断状態になるように制御し、
前記第１の時点の後である第３の時点で、前記ｍ個の群のうちの前記第１の群内の前記ワード線スイッチを切断状態になるように制御し、
前記第３の時点で、前記ｍ個の群のうちの前記第２の群内の前記ワード線スイッチを接続状態になるように制御するように構成される、請求項１に記載のメモリデバイス。
【請求項５】
前記ワード線ドライバは、前記第１及び第３の時点で、接続状態のワード線スイッチを有する前記ワード線のいずれかを接地電圧に結合するように構成される、請求項４に記載のメモリデバイス。
【請求項６】
前記複数のビット線スイッチは、前記ビット線スイッチのｋ個の群を含み、ｋは１より大きい整数であり、前記コントローラは、
前記第２の時点で、前記ｋ個の群のうちの第１の群内の前記ビット線スイッチを接続状態になるように制御し、
前記第２の時点で、前記ｋ個の群のうちの第２の群内の前記ビット線スイッチを切断状態になるように制御し、
前記第２の時点の後である第３の時点で、前記ｋ個の群のうちの前記第１の群内の前記ビット線スイッチを切断状態になるように制御し、
前記第３の時点で、前記ｋ個の群のうちの前記第２の群内の前記ビット線スイッチを接続状態になるように制御するように構成される、請求項１に記載のメモリデバイス。
【請求項７】
前記ビット線ドライバは、前記第２及び第３の時点で、接続状態のビット線スイッチを有する前記ビット線のうちのいずれかを特定の電圧に充電するように構成される、請求項６に記載のメモリデバイス。
【請求項８】
前記ビット線ドライバは、前記第２及び第３の時点で、接続状態のビット線スイッチを有する前記ビット線のうちのいずれかを接地電圧に結合するように構成される、請求項６に記載のメモリデバイス。
【請求項９】
前記ビット線ドライバは、前記第２及び第３の時点で、接続状態のビット線スイッチを有する前記ビット線のいずれかで電圧又は電流を検知するように構成されたセンスアンプ回路を含む、請求項６に記載のメモリデバイス。
【請求項１０】
前記複数のワード線スイッチは、前記ワード線スイッチのｍ個の群を含み、ｍは１より大きい整数であり、前記複数のビット線スイッチは、前記ビット線スイッチのうちのｋ個の群を含み、ｋは１より大きい整数であり、前記コントローラは、
前記第１の時点で、前記ｍ個の群のうちの第１の群内の前記ワード線スイッチを接続状態になるように制御し、
前記第１の時点で、前記ｍ個の群のうちの第２の群内の前記ワード線スイッチを切断状態になるように制御し、
前記第１の時点の後である第３の時点で、前記ｍ個の群のうちの前記第１の群内の前記ワード線スイッチを切断状態になるように制御し、
前記第３の時点で、前記ｍ個の群のうちの前記第２の群内の前記ワード線スイッチを接続状態になるように制御し、
前記第１の時点と同じである前記第２の時点で、前記ｋ個の群のうちの第１の群内の前記ビット線スイッチを接続状態になるように制御し、
前記第２の時点で、前記ｋ個の群のうちの第２の群内の前記ビット線スイッチを切断状態になるように制御し、
前記第３の時点で、前記ｋ個の群のうちの前記第１の群内の前記ビット線スイッチを切断状態になるように制御し、
前記第３の時点で、前記ｋ個の群のうちの前記第２の群内の前記ビット線スイッチを接続状態になるように制御するように構成される、請求項１に記載のメモリデバイス。
【請求項１１】
メモリデバイスであって、該メモリデバイスは、
行及び列に配置された複数のメモリセルと、
前記メモリセルの行にそれぞれ接続された複数のワード線と、
前記メモリセルの列にそれぞれ接続された複数のビット線と、
前記ワード線に接続されたワード線ドライバと、
前記ビット線に接続されたビット線ドライバと、
前記メモリセルの行のうちの１つを前記ワード線ドライバに対して選択的に接続及び切断するために、前記ワード線のうちの１つにそれぞれ配設された複数のワード線スイッチと、
第１の時点で、前記メモリセルの行のうちの全てではなくいくつかを前記ワード線ドライバに接続するように、前記複数のワード線スイッチを制御するように構成されたコントローラと、を備える、メモリデバイス。
【請求項１２】
前記複数のワード線スイッチは、前記ワード線スイッチのｍ個の群を含み、ｍは１より大きい整数であり、前記コントローラは、
前記第１の時点で、前記ｍ個の群のうちの第１の群内の前記ワード線スイッチを接続状態になるように制御し、
前記第１の時点で、前記ｍ個の群のうちの第２の群内の前記ワード線スイッチを切断状態になるように制御し、
前記第１の時点の後である第２の時点で、前記ｍ個の群のうちの前記第１の群内の前記ワード線スイッチを切断状態になるように制御し、
前記第２の時点で、前記ｍ個の群のうちの前記第２の群内の前記ワード線スイッチを接続状態になるように制御するように構成される、請求項１１に記載のメモリデバイス。
【請求項１３】
メモリデバイスであって、該メモリデバイスは、
行及び列に配置された複数のメモリセルと、
前記メモリセルの行にそれぞれ接続された複数のワード線と、
前記メモリセルの列にそれぞれ接続された複数のビット線と、
前記ワード線に接続されたワード線ドライバと、
前記ビット線に接続されたビット線ドライバと、
前記メモリセルの列のうちの１つを前記ビット線ドライバに対して選択的に接続及び切断するために、前記ビット線のうちの１つにそれぞれ配設された複数のビット線スイッチと、
第１の時点で、前記メモリセルの列のうちの全てではなくいくつかを前記ビット線ドライバに接続するように、前記複数のビット線スイッチを制御するように構成されたコントローラと、を備える、メモリデバイス。
【請求項１４】
前記複数のビット線スイッチは、前記ビット線スイッチのｋ個の群を含み、ｋは１より大きい整数であり、前記コントローラは、
前記第１の時点で、前記ｋ個の群のうちの第１の群内の前記ビット線スイッチを接続状態になるように制御し、
前記第１の時点で、前記ｋ個の群のうちの第２の群内の前記ビット線スイッチを切断状態になるように制御し、
前記第１の時点の後である第２の時点で、前記ｋ個の群のうちの前記第１の群内の前記ビット線スイッチを切断状態になるように制御し、
前記第２の時点で、前記ｋ個の群のうちの前記第２の群内の前記ビット線スイッチを接続状態になるように制御するように構成される、請求項１３に記載のメモリデバイス。
【請求項１５】
メモリデバイスを動作させる方法であって、前記メモリデバイスは、
行及び列に配置された複数のメモリセルと、
前記メモリセルの行にそれぞれ接続された複数のワード線と、
前記メモリセルの列にそれぞれ接続された複数のビット線と、
前記ワード線に接続されたワード線ドライバと、
前記ビット線に接続されたビット線ドライバと、
前記メモリセルの行のうちの１つを前記ワード線ドライバに対して選択的に接続及び切断するために、前記ワード線のうちの１つにそれぞれ配設された複数のワード線スイッチと、
前記メモリセルの列のうちの１つを前記ビット線ドライバに対して選択的に接続及び切断するために、前記ビット線のうちの１つにそれぞれ配設された複数のビット線スイッチと、を含み、
前記方法は、
第１の時点で、前記メモリセルの行のうちの全てではなくいくつかを前記ワード線ドライバに接続するように、前記複数のワード線スイッチを動作させるステップと、
第２の時点で、前記メモリセルの列のうちの全てではなくいくつかを前記ビット線ドライバに接続するように、前記複数のビット線スイッチを動作させるステップと、を含む、方法。
【請求項１６】
前記複数のワード線スイッチは、前記ワード線スイッチのｍ個の群を含み、ｍは１より大きい整数であり、前記方法は、
前記第１の時点で、前記ｍ個の群のうちの第１の群内の前記ワード線スイッチを接続状態になるように動作させるステップと、
前記第１の時点で、前記ｍ個の群のうちの第２の群内の前記ワード線スイッチを切断状態になるように動作させるステップと、
前記第１の時点の後である第３の時点で、前記ｍ個の群のうちの前記第１の群内の前記ワード線スイッチを切断状態になるように動作させるステップと、
前記第３の時点で、前記ｍ個の群のうちの前記第２の群内の前記ワード線スイッチを接続状態になるように動作させるステップと、を含む、請求項１５に記載の方法。
【請求項１７】
前記第１及び第３の時点で、接続状態のワード線スイッチを有する前記ワード線のうちのいずれかを接地電圧に結合するステップを更に含む、請求項１６に記載の方法。
【請求項１８】
前記複数のビット線スイッチは、前記ビット線スイッチのｋ個の群を含み、ｋは１より大きい整数であり、前記方法は、
前記第２の時点で、前記ｋ個の群のうちの第１の群内の前記ビット線スイッチを接続状態になるように動作させるステップと、
前記第２の時点で、前記ｋ個の群のうちの第２の群内の前記ビット線スイッチを切断状態になるように動作させるステップと、
前記第２の時点の後である第３の時点で、前記ｋ個の群のうちの前記第１の群内の前記ビット線スイッチを切断状態になるように動作させるステップと、
前記第３の時点で、前記ｋ個の群のうちの前記第２の群内の前記ビット線スイッチを接続状態になるように動作させるステップと、を含む、請求項１５に記載の方法。
【請求項１９】
前記第２及び第３の時点で、接続状態のビット線スイッチを有する前記ビット線のうちのいずれかを特定の電圧に充電するステップを更に含む、請求項１８に記載の方法。
【請求項２０】
前記第２及び第３の時点で、接続状態のビット線スイッチを有する前記ビット線のうちのいずれかを接地電圧に結合するステップを更に含む、請求項１８に記載の方法。
【請求項２１】
前記第２及び第３の時点で、接続状態のビット線スイッチを有する前記ビット線のうちのいずれかで電圧又は電流を検知するステップを更に含む、請求項１８に記載の方法。
【請求項２２】
前記複数のワード線スイッチは、前記ワード線スイッチのｍ個の群を含み、ｍは１より大きい整数であり、前記複数のビット線スイッチは、前記ビット線スイッチのｋ個の群を含み、ｋは１より大きい整数であり、前記方法は、
前記第１の時点で、前記ｍ個の群のうちの第１の群内の前記ワード線スイッチを接続状態になるように動作させるステップと、
前記第１の時点で、前記ｍ個の群のうちの第２の群内の前記ワード線スイッチを切断状態になるように動作させるステップと、
前記第１の時点の後である第３の時点で、前記ｍ個の群のうちの前記第１の群内の前記ワード線スイッチを切断状態になるように動作させるステップと、
前記第３の時点で、前記ｍ個の群のうちの前記第２の群内の前記ワード線スイッチを接続状態になるように動作させるステップと、
前記第１の時点と同じである前記第２の時点で、前記ｋ個の群のうちの第１の群内の前記ビット線スイッチを接続状態になるように動作させるステップと、
前記第２の時点で、前記ｋ個の群のうちの第２の群内の前記ビット線スイッチを切断状態になるように動作させるステップと、
前記第３の時点で、前記ｋ個の群の前記第１の群内の前記ビット線スイッチを切断状態になるように動作させるステップと、
前記第３の時点で、前記ｋ個の群のうちの前記第２の群内の前記ビット線スイッチを接続状態になるように動作させるステップと、を含む、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願）
本出願は、２０１８年３月２３日出願の米国特許仮出願第６２／６４７，５７３号及び２０１８年６月２１日出願の米国特許出願第１６／０１５，０２０号の利益を主張するものである。
【０００２】
本発明は、不揮発性メモリアレイに関する。
【背景技術】
【０００３】
不揮発性メモリデバイスは、当該技術分野において周知である。例えば、スプリットゲートメモリセルが、米国特許第５，０２９，１３０号に開示されている。このメモリセルは、浮遊ゲートと、制御ゲートと、を有し、これらのゲートは、ソース領域とドレイン領域との間に延在する基板のチャネル領域の上方に配設されて、この領域の導電率を制御する。電圧の様々な組み合わせが、制御ゲート、ソース、及びドレインに印加されて、（浮遊ゲートに電子を注入することにより）メモリセルをプログラムし、（浮遊ゲートから電子を除去することにより）メモリセルを消去し、（チャネル領域の伝導率を測定又は検出して、浮遊ゲートのプログラミング状態を決定することにより）メモリセルを読み出す。
【０００４】
不揮発性メモリセルのゲートの構成及び数は変化し得る。例えば、米国特許第７，３１５，０５６号は、ソース領域の上方にプログラム／消去ゲートを更に含むメモリセルを開示している。米国特許第７，８６８，３７５号は、ソース領域の上方に消去ゲート、及び浮遊ゲートの上方にカップリングゲートを更に含むメモリセルを開示している。
【０００５】
図１は、シリコン半導体基板１２内に形成された、離間されたソース領域１４及びドレイン領域１６を有するスプリットゲートメモリセル１０を例証する。基板のチャネル領域１８は、ソース領域１４とドレイン領域１６との間に画定される。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に配設され、チャネル領域１８の第１の部分から絶縁される（かつ部分的にソース領域１４の上方に配設され、ソース領域１４から絶縁される）。制御ゲート（ワードラインゲート又は選択ゲートとも称される）２２は、チャネル領域１８の第２の部分の上方に配設され、チャネル領域１８の第２の部分から絶縁された下部、及び浮遊ゲート２０の上方で上に延びた上部（すなわち、制御ゲート２２が、浮遊ゲート２０の上端の周りを包む）を有する。
【０００６】
メモリセル１０は、制御ゲート２２に高正電圧を、ソース領域１４及びドレイン領域１６に基準電位をかけることにより消去することができる。浮遊ゲート２０と制御ゲート２２との間の大きな電圧降下は、浮遊ゲート２０の電子を、浮遊ゲート２０から制御ゲート２２へと、周知のファウラー・ノルドハイムトンネリング機構によって、介在する絶縁体を通ってトンネリングさせる（浮遊ゲート２０を正に帯電又はより正に帯電したままにする−消去状態）。メモリセル１０は、ドレイン領域１６に接地電圧、ソース領域１４に正電圧、及び制御ゲート２２に正電圧を印加することによりプログラムされ得る。次に、電子は、いくつかの電子を加速及び加熱しながら、ドレイン領域１６からソース領域１４に向かって流れ、それによって、電子が浮遊ゲート２０に（ホットエレクトロン注入によって）注入される（浮遊ゲートを負に帯電又はより負に帯電したままにする−プログラム状態）。メモリセル１０は、ドレイン領域１６に接地電圧、ソース領域１４に正電圧、及び制御ゲート２２に正電圧をかけることにより読み出され得る（制御ゲート２２下のチャネル領域をオンする）。浮遊ゲートが、正に帯電する場合（消去）、電流は、ソース領域１４からドレイン領域１６へ流れる（すなわち、メモリセル１０は、検知された電流に基づいて、その消去された「１」状態であることが検知される）。浮遊ゲート２０が、負に帯電する場合（プログラム）、浮遊ゲート下のチャネル領域は、わずかにオン又はオフされ、それによって、あらゆる電流を低減又は阻止する（すなわち、メモリセル１０は、検知された低電流又は電流なしであることに基づいて、そのプログラムされた「０」状態を検知する）。
【０００７】
図２は、メモリセル１０と同一の素子を備えるが、ソース領域１４の上方に配設され、かつソース領域１４から絶縁されたプログラム／消去（ＰＥ）ゲート２６を更に備えた代替のスプリットゲートメモリセル２４を例証する（すなわち、これは３ゲート設計である）。メモリセル２４は、ＰＥゲート２６に高電圧をかけて、浮遊ゲート２０からＰＥゲート２６へと電子のトンネリングを生じさせることにより消去され得る。メモリセル２４は、制御ゲート２２、ＰＥゲート２６、及びソース領域１４に正電圧をかけ、かつドレイン領域１６に電流をかけて、チャネル領域１８を通り流れる電流から浮遊ゲート２０へと電子を注入することによりプログラムされ得る。メモリセル２４は、制御ゲート２２及びドレイン領域１６に正電圧をかけ、電流の流れを検知することにより読み出され得る。
【０００８】
図３は、メモリセル１０と同一の素子を備えるが、ソース領域１４の上方に配設され、かつソース領域１４から絶縁された消去ゲート３０、及び浮遊ゲート２０の上方に配設され、かつ浮遊ゲート２０から絶縁されたカップリングゲート３２を更に備えた代替のスプリットゲートメモリセル２８を例証する。メモリセル２８は、消去ゲート３０に高電圧をかけ、かつ所望によりカップリングゲート３２に負電圧をかけて、浮遊ゲート２０から消去ゲート３０へと電子のトンネリングを生じさせることにより消去され得る。メモリセル２８は、制御ゲート２２、消去ゲート３０、カップリングゲート３２、及びソース領域１４に正電圧をかけ、かつドレイン領域１６に電流をかけて、チャネル領域１８を通り流れる電流から浮遊ゲート２０へと電子を注入することによりプログラムされ得る。メモリセル２８は、制御ゲート２２及びドレイン領域１６（並びに所望により消去ゲート３０及び／又はカップリングゲート３２）に正電圧をかけ、電流の流れを検知することにより読み出され得る。
【０００９】
上記の全てのメモリセルについては、それらは典型的にデジタル方式で動作し、これは、プログラム、消去、及び読み出し動作のそれぞれで電圧が印加されて、メモリセルを「０」状態にプログラムし、メモリセルを「１」状態に消去し、メモリセルがプログラムされた状態にあるか又は消去された状態にあるかを決定するためにメモリセルを読み出すことを意味する。デジタル動作では、それぞれのメモリセルは、１ビットのデータのみを記憶することができ（すなわち、セルは２つの可能なプログラミング状態のみを有する）、データは、メモリセルをその読み出し閾値より高くすることによって読み出され、それによりメモリセルは、電子でプログラムされていない場合には読み出し電流を伝導し、電子でプログラムされている場合には伝導しない（又は、わずかしか伝導しない）。
【００１０】
上述のメモリセルをアナログ方式で動作させることも可能であり、それにより、それぞれのメモリセルは、多くのプログラミング状態のうちの１つにプログラムされ得、閾値下の読み出し動作を使用してメモリセルを読み出すことによって決定される。具体的には、それぞれのメモリセルは、所望のプログラミング状態が達成されるまで、電子で徐々にプログラムされ得る。読み出し動作中、メモリセル読み出し電圧は、メモリセルを閾値下状態にするように選択され（すなわち、読み出し電圧は、メモリセルをそのプログラムされた状態にかかわらずオンにするには不十分である）、そのため、メモリセルのチャネル領域を通る任意の電流は、閾値下漏れ電流を意味する。しかしながら、閾値下漏れ電流は、メモリセルのプログラミング状態に比例し、したがって、メモリセルのプログラミング状態を示すことになる。したがって、このように、メモリセルは、アナログプログラミング状態にプログラムされ、アナログプログラミング状態に比例するアナログ読み出し電流を生成するアナログ方式で使用され得る。アナログ動作は、ニューラルネットなどの用途に理想的であり、メモリセルは個々の重み値を記憶するために使用され、アレイはベクトル／行列乗算を実行するために使用される（すなわち、ニューロン層入力は、ワード線に配置され、個々のメモリセルに記憶された重みによって効果的に乗算されて、ビット線に出力を生成する）。
【００１１】
デジタル動作では、１回の読み出し動作で通常はメモリセル行全体が読み出される。これは、その読み出し電圧に活性化されるワード線だけでなく、読み出し動作中にそのメモリセル行のビット線のそれぞれも活性化されることを意味する。したがって、デジタル動作に対するピーク電流需要は、１つのワード線及び全てのビット線を活性化するために必要な電流要件によって決定される。しかしながら、アナログ動作では、ワード線及びビット線の全ては、同時に（例えば、ベクトル／行列乗算動作中に）活性化され得る。これは、アナログ動作におけるメモリアレイによるピーク電流需要がデジタル動作の場合の何倍にもなり得ることを意味する。高いピーク電流需要は、デバイスの誤動作を引き起こし得る過剰な電源ノイズ、同じくデバイスの誤動作を引き起こし得る著しい電圧降下、及びＲＦエネルギーによって電力供給されるデバイスに対する有害な影響を引き起こし得る。電流需要の源としては、大きなワード線ドライバ、ビット線プリチャージ、差動電流検知のための差動オペアンプ、及び活性化が挙げられる。いずれの場合も、電圧及び電流の供給は、メモリアレイを動作させるためのピーク電圧及び電流要件を処理する必要があり、これらのデバイスを大きくさせ、より多くの電力を消費させる。
【００１２】
ピーク電力需要及びノイズを低減する不揮発性メモリアレイアーキテクチャ及び設計が必要とされている。
【発明の概要】
【００１３】
上記の問題及び必要性は、行及び列に配置された複数のメモリセルと、メモリセルの行にそれぞれ接続された複数のワード線と、メモリセルの列にそれぞれ接続された複数のビット線と、ワード線に接続されたワード線ドライバと、ビット線に接続されたビット線ドライバと、メモリセルの行のうちの１つをワード線ドライバに対して選択的に接続及び切断するために、ワード線のうちの１つにそれぞれ配設された複数のワード線スイッチと、メモリセルの列のうちの１つをビット線ドライバに対して選択的に接続及び切断するために、ビット線のうちの１つにそれぞれ配設された複数のビット線スイッチと、第１の時点で、メモリセルの行のうちの全てではなくいくつかをワード線ドライブに接続するように、複数のワード線スイッチを制御し、第２の時点で、メモリセルの列のうちの全てではなくいくつかをビット線ドライバに接続するように、複数のビット線スイッチを制御するように構成されたコントローラと、を含む、メモリデバイスによって対処される。
【００１４】
メモリデバイスは、行及び列に配置された複数のメモリセルと、メモリセルの行にそれぞれ接続された複数のワード線と、メモリセルの列にそれぞれ接続された複数のビット線と、ワード線に接続されたワード線ドライバと、ビット線に接続されたビット線ドライバと、メモリセルの行のうちの１つをワード線ドライバに対して選択的に接続及び切断するために、ワード線のうちの１つにそれぞれ配設された複数のワード線スイッチと、第１の時点で、メモリセルの行のうちの全てではなくいくつかをワード線ドライバに接続するように、複数のワード線スイッチを制御するように構成されたコントローラと、を含む。
【００１５】
メモリデバイスは、行及び列に配置された複数のメモリセルと、メモリセルの行にそれぞれ接続された複数のワード線と、メモリセルの列にそれぞれ接続された複数のビット線と、ワード線に接続されたワード線ドライバと、ビット線に接続されたビット線ドライバと、メモリセルの列のうちの１つをビット線ドライバに対して選択的に接続及び切断するために、ビット線のうちの１つにそれぞれ配設された複数のビット線スイッチと、第１の時点で、メモリセルの列のうちの全てではなくいくつかをビット線ドライバに接続するように、複数のビット線スイッチを制御するように構成されたコントローラと、を含む。
【００１６】
メモリデバイスを動作させる方法であって、メモリデバイスは、行及び列に配置された複数のメモリセルと、メモリセルの行にそれぞれ接続された複数のワード線と、メモリセルの列にそれぞれ接続された複数のビット線と、ワード線に接続されたワード線ドライバと、ビット線に接続されたビット線ドライバと、メモリセルの行のうちの１つをワード線ドライバに対して選択的に接続及び切断するために、ワード線のうちの１つにそれぞれ配設された複数のワード線スイッチと、メモリセルの列のうちの１つをビット線ドライバに対して選択的に接続及び切断するために、ビット線のうちの１つにそれぞれ配設された複数のビット線スイッチと、を含む、方法。この方法は、第１の時点で、メモリセルの行のうちの全てではなくいくつかをワード線ドライバに接続するように、複数のワード線スイッチを動作させるステップと、第２の時点で、メモリセルの列のうちの全てではなくいくつかをビット線ドライバに接続するように、複数のビット線スイッチを動作させるステップと、を含む。
【００１７】
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
【００１８】
【００１９】
【００２０】
【００２１】
【図面の簡単な説明】
【００２２】
【図１】２つの導電ゲートを有する従来のスプリットゲートメモリセルの側断面図である。
【図２】３つの導電ゲートを有する従来のスプリットゲートメモリセルの側断面図である。
【図３】４つの導電ゲートを有する従来のスプリットゲートメモリセルの側断面図である。
【図４】本発明のメモリアレイ構成の概略図である。
【図５】本発明の例示的メモリデバイスのアーキテクチャを示す平面図である。
【発明を実施するための形態】
【００２３】
メモリアレイを動作させるための電力及び電流需要は、特定の時点で一緒に動作される特定の構成要素を選択的に群に分け、特定の動作中に他の群を除外するように構成要素の当該群を一緒に動作させることによって低減され得る。そうすることで、電流及び電圧を供給する構成要素のサイズ及び複雑さが低減され得、より少ない電力を消費することになる。
【００２４】
図４は、本発明のメモリアレイ構成を例証し、前述のメモリセル構成のいずれかに適用可能である。メモリアレイ３８は、行及び列に配置されたメモリセル４０を含む。ワード線ＷＬ０、ＷＬ１、．．．ＷＬｎ−１及びＷＬｎは、行方向に延在し、ワード線ドライバ４２によって駆動される。ビット線ＢＬ０、ＢＬ１、．．．ＢＬｐ−１及びＢＬｐは、列方向に延在し、ビット線ドライバ４４によって駆動される。ビット線ドライバ４４は、ビット線に電圧／電流を駆動するための回路を含むだけでなく、ビット線の電圧／電流を検知するためのセンスアンプ回路も含む。それぞれのメモリセル４０は、ワード線ＷＬのうちの１つとビット線ＢＬのうちの１つとの交点に位置する。ワード線ＷＬ０〜ＷＬｎのそれぞれは、メモリセル４０の行全体に対する制御ゲート（ワード線ゲート又は選択ゲートとも呼ばれる）に接続され、及び／又は制御ゲートを形成する。ビット線ＢＬ０〜ＢＬｐのそれぞれは、メモリセル４０の列全体に対するドレイン領域に接続される。
【００２５】
それぞれのワード線ＷＬは、ワード線ドライバ４２からのワード線ＷＬの入力信号を選択的に通過させる又は遮断するスイッチ（ＷＬスイッチ４６）を含む。具体的には、それぞれのスイッチは、そこを通る信号を伝導する又は通過させる閉鎖状態、つまり接続状態と、そこを通る信号を伝導しない又は通過させない開放状態、つまり切断状態と、を有する。ワード線スイッチ４６は、群４８1、４８2、．．．４８mに集められ得、それぞれの群内のワード線スイッチ４６の全てが一緒に動作される。ワード線スイッチ４６は、１つ以上のＷＬスイッチ制御線５０の制御信号に応答して、開放（信号を遮断するため）及び閉鎖（信号を通過させるため）される。
【００２６】
それぞれのビット線ＢＬは、ビット線ドライバ４４への／ビット線ドライバ４４からのビット線の信号を選択的に通過させる又は遮断するスイッチ（ＢＬスイッチ５２）を含む。具体的には、それぞれのスイッチは、そこを通る信号を伝導する又は通過させる閉鎖状態、つまり接続状態と、そこを通る信号を伝導しない又は通過させない開放状態、つまり切断状態と、を有する。ビット線スイッチ５２は、群５４1、５４2、．．．５４kに集められ得、それぞれの群内のビット線スイッチ５２の全てが一緒に動作される。ビット線スイッチ５２は、１つ以上のＢＬスイッチ制御線５６の制御信号に応答して、開放（信号を遮断するため）及び閉鎖（信号を通過させるため）される。
【００２７】
本発明は、ワード線ＷＬのＷＬスイッチ４６、及びビット線ＢＬのＢＬスイッチ５２を選択的に制御することによって、ピーク電流／電力需要を管理及び制御する。具体的には、ＷＬスイッチ４６のうちのいくつかのみが、ワード線ドライバ４２からワード線ＷＬのいくつかに電圧／電流を通過させるために、ある時点で活性化（閉鎖）される。同様に、ＢＬスイッチ５２のうちのいくつかのみが、ビット線ドライバ４４とビット線ＢＬのいくつかとの間の電圧／電流を通過させるために、ある時点で活性化（閉鎖）される。ＷＬスイッチ４６の全てではなくいくつか及び／又はＢＬスイッチ５２の全てではなくいくつかを一度に閉鎖させることによって、メモリアレイによるピーク電流需要が低減される。ピーク電流需要のこの低減は、ＷＬスイッチ４６の群４８のうちの全てではないが１つ以上を一度に活性化することによって達成され得る。同様に、ピーク電流需要のこの低減は、ＢＬスイッチ５２の群５４のうちの全てではないが１つ以上を一度に活性化することによって達成され得る。
【００２８】
例えば、特定の動作は、ビット線が特定の電圧にプリチャージされることを必要とする。このような動作中に、ビット線のうちのいくつかのみがビット線ドライバ４４によって一度に（すなわち、第１の時点で）プリチャージされるように、ＢＬスイッチ５２の群５４の全てではないが１つ以上が活性化（閉鎖）され得る。他のビット線は、後の時間に（すなわち、第１の時点とは異なる１つ以上の他の時点で）プリチャージされ得る。別の実施例では、センスアンプ回路は、それぞれが２つのビット線間の電圧差を検出する差動センスアンプを含み得る。ＢＬスイッチ５２は、異なる時間にビット線ドライバ４４内の異なる差動センスアンプに接続されたビット線の異なる群５４を順次活性化するために使用され得る。更に別の実施例では、ワード線及びビット線は、特定の動作中に電圧放電（すなわち、接地に結合することによる）される。ＷＬスイッチ４６及び／又はＢＬスイッチ５２は、この動作中に、線のうちのいくつかのみが一度に放電される（グラウンドノイズを低減する）ように異なる時間で連続的に閉鎖され得る。これは、個別に（スイッチごとに）、又は群別に（群ごとに、複数の群ごとに、など）行われ得る。上の実施例のいずれかにおいて、あるスイッチ群を伴う動作からの応答は、別のスイッチ群への入力トリガであり得る。
【００２９】
それぞれのスイッチ群４６／５４内のワード線ＷＬ及びビット線ＢＬの数は、デバイスのピーク電流需要に応じて変化し得る。あるいは、スイッチは、群単位で動作されることなく個別に動作され得る。上述のＷＬスイッチ４６及びＢＬスイッチ５２は、ワード線ドライバ４２及びビット線ドライバ４４の設計及び動作の単純化を可能にする。
【００３０】
例示的なメモリデバイスのアーキテクチャを図５に例証する。メモリデバイスは、不揮発性メモリセルのアレイ６０を含み、アレイ６０は２つの分離した平面（平面Ａ  ６２ａ及び平面Ｂ  ６２ｂ）に分離され得る。メモリセルは、半導体基板１２に複数の行及び列で配置され、単一のチップに形成された、図１〜図３に例証されたタイプであることができる。不揮発性メモリセルのアレイには、アドレスデコーダ（例えば、ＸＤＥＣ６４（好ましくはワード線ドライバ４２を含む行デコーダ）、ＳＬＤＲＶ６６（ソース線を駆動するためのソース線ドライバ）、ＹＭＵＸ６８（好ましくはビット線ドライバ４４を含む列デコーダ）、ＨＶＤＥＣ７０（高電圧デコーダ））、及びビット線コントローラ（ＢＬＩＮＨＣＴＬ７２）が隣接し、これらを使用して、選択されたメモリセルの読み出し、プログラム、及び消去動作中にアドレスがデコードされ、様々な電圧が様々なメモリセルゲート及び領域に供給される。コントローラ７６（制御回路を含む）は、様々なデバイス素子を制御し、それぞれの動作（プログラム、消去、読み出し）を対象のメモリセルで実施する。電荷ポンプＣＨＲＧＰＭＰ７４は、コントローラ７６の制御下において、メモリセルの読み出し、プログラム、及び消去に使用される様々な電圧を提供する。ＷＬスイッチ制御線５０及びＢＬスイッチ制御線５６の制御信号は、好ましくは、コントローラ７６によって提供される。
【００３１】
本発明は、本明細書に図示した上記実施形態に限定されるものではなく、任意の請求の範囲にあるあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書で本発明に言及することは、任意の特許請求項又は特許請求項の用語の範囲を限定することを意図しておらず、その代わり、単に、１つ以上の特許請求項によって網羅され得る１つ以上の特徴に言及するものである。上記で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。単一の材料層は、複数のかかる又は類似の材料層として形成することができ、そして、逆もまた同様である。
【００３２】
本明細書で使用される場合、「の上方に（over）」及び「に（on）」という用語は両方とも、「に直接」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「の上に間接的に」（中間材料、要素、又は空間がそれらの間に配設される）を包括的に含むことに留意するべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「間接的に隣接した」（中間材料、要素、又は空間がそれらの間に配設される）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は空間がそれらの間に何ら配設されない）、及び「に間接的に取り付けられた」（中間材料、要素、又は空間がそれらの間に配設される）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に連結する中間材料又は要素がそれらの間にない）、及び「に間接的に電気的に結合された」（要素を一緒に電気的に連結する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板に直接、中間材料／要素をそれらの間に何ら伴わずに、形成すること、並びにその要素を基板の上に間接的に、１つ以上の中間材料／要素をそれらの間に伴って、形成することを含み得る。
【図１】
2021518627.tif 000003
【図２】
2021518627.tif 000004
【図３】
2021518627.tif 000005
【図４】
2021518627.tif 000006
【図５】
2021518627.tif 000007
【国際調査報告】
2021518627.tif 000008