(57)【要約】  負荷スイッチ回路（１００）が、トランジスタのゲート（１１４）を制御するためのドライバ（１１２）を含む。ゲート（１１４）が活性化されると、ゲート（１１４）は、トランジスタに、電源（１３０）から負荷に電力を搬送させる。ゲート（１１４）がイネーブルされると、ゲート傾斜制御（１１６）が、ゲート（１１４）に関連する電圧の経時的変化率を制御して、ゲート（１１４）を活性化し、ドライバ（１１２）をディセーブルする。
2021518061.tif 000002
【特許請求の範囲】
【請求項１】
負荷スイッチ回路であって、
ゲート、ソース、及びドレインを含むトランジスタ、
前記トランジスタの前記ゲートに接続されるトランスコンダクタ、
前記トランスコンダクタの入力に接続されるコンパレータ、及び
第１の端子及び第２の端子を含む抵抗器、
を含み、
前記第１の端子が前記トランジスタの前記ゲートに接続され、前記第２の端子がチャージポンプ又は接地の少なくとも一方に接続される、
負荷スイッチ回路。
【請求項２】
請求項１に記載の負荷スイッチ回路であって、
前記トランスコンダクタが電圧を前記トランジスタゲートのための電流入力に変換するためであり、
前記トランジスタゲートへの前記電流入力が、電源から負荷に電力を搬送するよう前記トランジスタゲートを制御するためであり、
前記抵抗器が、前記トランスコンダクタによって制御される前記トランジスタゲートにチャージポンプから電力を提供するためである、
負荷スイッチ回路。
【請求項３】
請求項１に記載の負荷スイッチ回路であって、前記トランジスタゲートの電圧がチャージポンプ電圧に達すると、前記コンパレータが前記トランスコンダクタをディセーブルする、負荷スイッチ回路。
【請求項４】
請求項１に記載の負荷スイッチ回路であって、前記コンパレータに接続されるラッチをさらに含む、負荷スイッチ回路。
【請求項５】
請求項４に記載の負荷スイッチ回路であって、前記ラッチが、前記トランスコンダクタをディセーブルするための信号を記憶及び提供する、負荷スイッチ回路。
【請求項６】
請求項１に記載の負荷スイッチ回路であって、前記トランスコンダクタに接続されるコンデンサをさらに含む、負荷スイッチ回路。
【請求項７】
請求項１に記載の負荷スイッチ回路であって、前記コンデンサが、前記トランスコンダクタに前記電圧を提供するためである、負荷スイッチ回路。
【請求項８】
請求項１に記載の負荷スイッチ回路であって、前記トランスコンダクタ及びコンパレータが、Ｎ型金属酸化物半導体論理構成要素を用いて実装される、負荷スイッチ回路。
【請求項９】
装置であって、
トランジスのゲートを制御するためのドライバであって、前記ゲートが活性化されると、前記ゲートが前記トランジスタに電源から電力を負荷に搬送させる、前記ドライバ、及び
前記ゲートを活性化するように前記ゲートに関連する電圧の経時的変化率を制御するため、及び、前記ゲートが活性化されるとき前記ドライバをディセーブルするためのゲート傾斜制御回路、
を含む、装置。
【請求項１０】
請求項９に記載の装置であって、前記ドライバが、電圧を前記ゲートに入力される電流に変換するためのトランスコンダクタを含む、装置。
【請求項１１】
請求項１０に記載の装置であって、前記ドライバが、前記トランスコンダクタに前記電圧を提供するためのコンデンサをさらに含む、装置。
【請求項１２】
請求項１０に記載の装置であって、前記ゲート傾斜制御が前記ドライバをディセーブルするとき、前記ゲート傾斜制御が前記電圧を入力電圧にプルアップするためものである、装置。
【請求項１３】
請求項１０に記載の装置であって、前記ゲート傾斜制御が、前記電圧が閾値を満足する時点を検出し、前記電圧が前記敷値を満足するとき前記ドライバをディセーブルするためのコンパレータを含む、装置。
【請求項１４】
請求項９に記載の装置であって、前記ドライバが、前記ゲートに電力を提供するため、チャージポンプ及び抵抗器をさらに含む、装置。
【請求項１５】
請求項９に記載の装置であって、前記ゲート傾斜制御が、前記ドライバをディセーブルするための信号を記憶及び提供するためのラッチを含む、装置。
【請求項１６】
請求項９に記載の装置であって、前記ドライバ及び前記ゲート傾斜制御が、Ｎ型金属酸化物半導体論理構成要素を用いて実装される、装置。
【請求項１７】
システムであって、
電圧を提供するための電源、
前記電圧を受け取り、トランジスタのゲートを活性化して前記電源から電力を提供するように前記電圧を電流に変換するためのゲート傾斜制御及びドライバ回路、及び
前記ゲート傾斜制御が及びドライバ回路が前記ゲートを活性化するとき、前記電源から前記電力を受け取るためのデバイス、
を含み、
前記ゲート傾斜制御及びドライバ回路が、前記ゲートが活性化されるまで、前記ゲートの活性化を前記電流の経時的変化率に対応する経時的変化率で制御し、前記ゲートが活性化されるとき前記ゲート傾斜制御及びドライバ回路をディセーブルするためである、
システム。
【請求項１８】
請求項１７に記載のシステムであって、前記ゲート傾斜制御及びドライバ回路の前記ドライバが、前記電圧を前記ゲートに入力される電流に変換するためのトランスコンダクタを含み、前記ゲート傾斜制御及びドライバ回路が、前記ゲートの活性化を制御し、前記制御傾斜がアクティブにされるとき前記ドライバをディセーブルするためのコンパレータを含む、システム。
【請求項１９】
請求項１８に記載のシステムであって、前記ゲート傾斜制御及びドライバ回路が、前記コンパレータが前記ドライバをディセーブルするとき、前記電圧を入力電圧にプルアップするためものである、システム。
【請求項２０】
請求項１８に記載のシステムであって、前記ゲート傾斜制御及びドライバ回路が、前記ゲートに電力を供給するため、チャージポンプ及び抵抗器をさらに含む、システム。
【請求項２１】
請求項１７に記載のシステムであって、前記電源が、前記ゲート傾斜制御及びドライバ回路に前記電圧を提供するためコンデンサを含む、システム。
【請求項２２】
請求項１７に記載のシステムであって、前記ゲート傾斜制御及びドライバ回路が、Ｎ型金属酸化物半導体論理構成要素を用いて実装される、システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、概して電力レギュレータに関し、より具体的には低静止電流負荷スイッチに関する。
【背景技術】
【０００２】
電力管理集積回路（ＩＣ）は、オートモーティブ技術から通信技術及び産業技術にわたる種々のアプリケーションにおいて回路を駆動するために用いられ得る。電力スイッチは、一般に、デジタル論理回路やメモリセルなどのデバイスに電源を結合するために用いられる。集積負荷スイッチなどの負荷スイッチは、電力レールをオンオフさせるために用いられるＩＣリレーである。基本的な負荷スイッチは、入力電圧、出力電圧、イネーブル、及び接地の４つの接続を含む。負荷スイッチのＩＣバージョンの占有面積は、離散構成要素から形成される負荷スイッチの占有面積よりも小さい。ＩＣ負荷スイッチは、例えば、出力トランジスタ及び出力ドライバを含むように相補型金属酸化物半導体（ＣＭＯＳ）プロセスを用いて形成され得る。負荷スイッチは、例えば、電流漏れを低減することによって電力消費を改善するためのシステムにおいて用いられ得る。負荷スイッチがオンにされると、電流が入力ピンから出力ピンに流れ、電力が下流の回路に届く。
【発明の概要】
【０００３】
或る例が、低静止電流負荷スイッチを提供する。或る例が、ゲート、ソース、及びドレインを含むトランジスタと、トランジスタのゲートに接続されるトランスコンダクタと、トランスコンダクタの入力に接続されるコンパレータと、チャージポンプと、第１の端子及び第２の端子を含む抵抗器とを含む負荷スイッチ回路を提供する。第１の端子はトランジスタのゲートに接続され、第２の端子はチャージポンプに接続される。
【０００４】
或る例が、トランジスのゲートを制御するためのドライバであって、ゲートが活性化されるとき、ゲートがトランジスタに電源から負荷に電力を搬送させるドライバ、及び、ゲートに関連する電圧の経時的変化率を制御してゲートを活性化するため、及び、ゲートが活性化されるとき、ドライバをディセーブルするためのゲート傾斜制御回路を含む装置を提供する。
【０００５】
或る例が、電圧を提供するための電源を含むシステムを提供する。この例示のシステムは、電圧を受け取り、電圧を電流に変換してトランジスタのゲートを活性化して、電源から電力を提供するためのゲート傾斜制御及びドライバ回路を含む。この例示のシステムは、ゲート傾斜制御が及びドライバ回路がゲートを活性化するとき、電源から電力を受け取るためのデバイスを含む。この例示のシステムにおいて、ゲート傾斜制御及びドライバ回路は、ゲートが活性化されるまで、ゲートの活性化を電流の経時的変化率に対応する経の的変化率で制御するため、及び、ゲートが活性化されるとき、ゲート傾斜制御及びドライバ回路をディセーブルするためのものである。
【図面の簡単な説明】
【０００６】
【図１Ａ】電源から負荷への電力搬送を制御するための例示の負荷スイッチ回路を図示する。
【０００７】
【図１Ｂ】図１Ａの例示の回路のためのタイミング図を図示する。
【０００８】
【図２Ａ】図１Ａのドライバの例示の電流ミラードライバ実装を図示する。
【０００９】
【図２Ｂ】図１Ａのドライバの例示の抵抗性ドライバ実装を図示する。
【００１０】
【図３Ａ】例示のＰＭＯＳ負荷スイッチを図示する。
【００１１】
【図３Ｂ】例示のＮＭＯＳ負荷スイッチを図示する。
【００１２】
【図４】例示のＮＭＯＳ一定ゲート傾斜制御及びドライバ回路を図示する。
【００１３】
【図５Ａ】図４の回路についての例示のタイミング図を示す。
【図５Ｂ】図４の回路についての例示のタイミング図を示す。
【図５Ｃ】図４の回路についての例示のタイミング図を示す。
【図５Ｄ】図４の回路についての例示のタイミング図を示す。
【００１４】
【図６Ａ】ＰＭＯＳ負荷スイッチのための例示の一定ゲート傾斜制御及びドライバ回路を図示する。
【図６Ｂ】ＰＭＯＳ負荷スイッチのための例示の一定ゲート傾斜制御及びドライバ回路を図示する。
【００１５】
【図７Ａ】一定ゲート傾斜制御を伴う例示のＮＭＯＳ負荷スイッチのゼロ静止電流実装を図示する。
【００１６】
【図７Ｂ】図７Ａの回路の動作に関連する例示のタイミング図を示す。
【００１７】
【図７Ｃ】図７Ａの負荷スイッチのための相殺電流回路要素の例示のＮＭＯＳトランジスタ実装を示す。
【００１８】
【図７Ｄ】図７Ａの負荷スイッチのための停止検出回路要素の例示のＮＭＯＳトランジスタ実装を示す。
【００１９】
【図８Ａ】一定ゲート傾斜制御を伴う例示のＰＭＯＳ負荷スイッチのゼロ静止電流実装を図示する。
【００２０】
【図８Ｂ】図８Ａの負荷スイッチのための相殺電流回路要素の例示のＰＭＯＳトランジスタ実装を示す。
【００２１】
【図８Ｃ】図８Ａの負荷スイッチのための停止検出回路要素の例示のＰＭＯＳトランジスタ実装を示す。
【００２２】
【図９Ａ】負荷スイッチを実装するための回路要素を含む例示のデバイスパッケージを図示する。
【図９Ｂ】負荷スイッチを実装するための回路要素を含む例示のデバイスパッケージを図示する。
【発明を実施するための形態】
【００２３】
図面は一定の縮尺で描かれていない。可能な限り、図面及び添付の記載を通して同じ又は同様の部品を指すために同じ参照番号を用いている。
【００２４】
本記載の主題の範囲から逸脱することなく、論理的、機械的、電気的、及び／又はその他の変更がなされ得る。本記載の異なる態様からの或る特徴を組み合わせて、下記で説明する主題の付加的な態様を形成し得る。
【００２５】
集積負荷スイッチは、電気システムにおける電力供給レールをオンオフさせるために用いられ得る電子リレーである。負荷スイッチは、電気システムに多くの利益をもたらし、離散素子を用いて実装することが難しいことが多い保護特徴を含み得る。例えば、負荷スイッチを用いて、電力分配、電力シーケンシング／電力状態遷移、突入電流制御、スタンバイモードにおける漏れ電流の低減、コントローラの電力低下などを調整し得る。負荷スイッチデバイスがその「オン」ピンを介してイネーブルされると、パス電界効果トランジスタ（ＦＥＴ）などのパストランジスタ論理が活性化される（例えば、オンされる）。活性化することで、入力ピンから出力ピンに電流が流れて、スイッチに接続される下流の回路要素に電力が届き得る。
【００２６】
負荷スイッチのパスＦＥＴは、負荷スイッチが扱い得る最大入力電圧及び最大負荷電流を決定する。負荷スイッチのオン抵抗は、負荷スイッチによって散逸される電力の計算に用いられ得るパスＦＥＴの特性の一つである。パスＦＥＴはＮチャネル又はＰチャネルＦＥＴとし得、これにより、負荷スイッチのアーキテクチャが決定され得る。ゲートドライバが、ＦＥＴのゲートを制御された方式で充電及び放電し、それによって、負荷スイッチに接続されるデバイスの電圧供給立ち上がりの間が制御される。負荷スイッチのための制御論理が、外部論理信号によって駆動される。制御論理は、パスＦＥＴのオンオフ、並びに、急速出力放電、チャージポンプ、及び保護特徴を備えたブロックなどのその他のブロックのオンオフを制御する。
【００２７】
チャージポンプ回路は、コンデンサ及び／又はその他のストレージ要素を用いて、電圧を変換し、任意選択で電圧を調整して、チャージポンプ入力電圧よりも高く又は低くし得る出力電圧を生成する。チャージポンプは、負荷スイッチに含まれない場合もあるが、存在する場合、チャージポンプは、ＦＥＴを備える負荷スイッチにおいて用いられ得る（例えば、ＮチャネルＦＥＴを備える正のチャージポンプ又はＰチャネルＦＥＴを備える負のチャージポンプ）。これは、ＦＥＴを適切にオンにするためにゲートとソースとの間の正の差動電圧（ＶＯＵＴ）が必要とされるからである。
【００２８】
負荷スイッチは、ＶＯＵＴと接地（ＧＮＤ）の間のオンチップ抵抗器を利用する急速出力放電を含み得る。負荷スイッチデバイスがオンピンを介してディセーブルされると、抵抗器は活性化（例えば、オンされる）される。活性化することにより、出力ノードが放電され、それによって、出力が予測し得ない電圧において浮遊しないようになる。急速出力放電は、入力電圧（ＶＩＮ）及びバイアス電圧（ＶＢＩＡＳ）が動作範囲内である場合に、負荷スイッチデバイスに対して利用可能であり得る。
【００２９】
例えば、多くのシステムにおいて、サブシステム電力分配の制御が制限されている。複数の直流（ＤＣ）／ＤＣコンバータ又は低ドロップアウト（ＬＤＯ）レギュレータを用いるのではなく、負荷スイッチを用いて、同じ入力電圧のサブシステムをオンオフし得る。負荷スイッチを用いることによって、異なる負荷にわたって電力が各個々の負荷に対し、制御された状態で分配され得る。
【００３０】
プロセッサを含むシステムなどの幾つかのシステムにおいて、従うべき厳密な電源投入シーケンスがある。汎用入力／出力（ＧＰＩＯ）又は集積回路間（Ｉ２Ｃ）インターフェースを用いることによって、負荷スイッチが、起動要求を満たすため、電力シーケンシングを実装し得る。負荷スイッチは、電力シーケンシングのための簡略化された負荷点（point-of-load）制御を提供するために各電力経路を独立して制御し得る。
【００３１】
ある例において、或る動作モードの間は幾つかのサブシステムだけが用いられる。負荷スイッチを用いて、これらのサブシステムへの電源をオフすることによって、漏れ電流量及び電力消費量を制限し得る。幾つかのアプリケーションにおいて、ＤＣ／ＤＣコンバータ、ＬＤＯ、モジュールなどの回路要素を、ディセーブルし得、スタンバイモードに入らせ得る。しかし、停止状態においてもこれらのモジュールの漏れ電流は比較的高くなり得る。負荷の前に負荷スイッチを配置することによって、漏れはかなり低いレベルまで低減し得る。そのため、電力経路に負荷スイッチが置かれた状態で電力消費が大きく低減され得る。
【００３２】
突入電流（入力サージ電流又はスイッチオンサージとも称する）は、電気デバイスがオンされるときに電気デバイスによって引き出される瞬間入力電流であり、通常の電流レベルに減少する前に数サイクルにわたって通常の動作電流よりも数倍大きくなり得る。突入電流は、急激であり、この回路についての通常動作電流よりも大きいので、接続されるトランジスタデバイス（例えば、パワーＦＥＴなどのＦＥＴ）、入力電力が流れる電力経路回路要素、及び／又は、その他の接続される回路などを損傷し得る。
【００３３】
或る例において、いかなる電圧源スルーレート制御も備えないサブシステムをオンすると、急速充電静電容量から生じ得る突入電流によって電圧源レールが下落し得る（例えば、下がる又は一の的に小さくなる）。この下落電圧源レールは、このレールが他のサブシステムに電力を供給している可能性があるときに問題となり得る。負荷スイッチは、出力電圧の立ち上がりの間を制御することによってこの問題を解決し、それによって、入力電圧の下落をなくす。
【００３４】
或る例において、急速放電を備えないＤＣ／ＤＣコンバータ又はＬＤＯがオフになると、負荷電圧が浮遊のままとなり、電源切断は負荷によって決定づけられる。これにより、下流のモジュールが電力切断されて定義された状態になると、望まれない動作が起こり得る。急速出力放電を備えた負荷スイッチを用いることによってこれらの問題が軽減され得る。負荷は制御された様式で急速に電源切断され得、次の電源投入のための既知の良好状態にリセットされ得る。急速な制御された電源切断及びリセットにより、負荷における浮遊電圧がなくなり得、デバイスが定義された電力状態になることが保証される助けとなる。
【００３５】
或るアプリケーションは、負荷スイッチに統合される欠陥保護特徴を含み得る。幾つかの負荷スイッチは、逆電流保護、オンピンヒステリシス、電流制限、不足電圧ロックアウト、及び過剰温度保護などの統合された特徴を含む。これらの複雑な回路を離散構成要素により実装するのではなく、集積負荷スイッチを用いて、部品数、解決策の規模、及び開発の間が低減され得る。
【００３６】
保護特徴は、電流がＶＯＵＴピンからＶＩＮピンに流れないようにするための逆電流保護を含み得る。この特徴がないと、電圧ＶＯＵＴがＶＩＮよりもダイオード降下分、大きい場合、ＶＯＵＴピンからＶＩＮピンに電流が流れ得る。そのため、電流がＶＯＵＴからＶＩＮに流れるべきではない電力多重アプリケーションなどの或るアプリケーションにおいて逆電流阻止が有益となり得る。
【００３７】
保護は逆電流保護も含み得る。逆電流保護を実装する多くの異なる方法がある。幾つかの例において、デバイスは、ＶＩＮピン及びＶＯＵＴピンにおける電圧レベルを監視する。差動電圧が或る閾値よりも大きいと、スイッチはディセーブルされ、ボディダイオードが解除されて、いかなる逆電流もＶＩＮに流れない。幾つかのデバイスは、デバイスがディセーブルされるときの逆電流保護を有する。
【００３８】
幾つかの例において、オンピンヒステリシスにより、より堅固なＧＰＩＯイネーブルが可能になる。オンピンにおいて論理レベルハイと論理レベルローの間に電圧差がある状態で、ＧＰＩＯライン上にノイズがあると、制御回路要素は意図されるように動作する。
【００３９】
或る例において、デバイスの温度が閾値温度を超える場合、過剰温度保護によりスイッチがディセーブルされる。この特徴により、デバイスは、高温が検出されるとオフになる安全スイッチとして動作し得る。
【００４０】
集積負荷スイッチを用いることにより、システムの部品数を少なくし得る。離散ＦＥＴがあり、それらが他の構成要素とともに用いられる場合、負荷スイッチは、システムにおける全構成要素数を低減すると考えられ得る。負荷スイッチが離散的につくられる場合、ゲートドライバ、制御論理、出力放電、及び保護特徴を実装するために必要とされる、多くの抵抗器、コンデンサ、及びトランジスタがある。集積負荷スイッチの場合、これは単一デバイスを用いて実現され、部品数が大きく低減される。
【００４１】
静止電流（ＩＱ）は、負荷スイッチデバイスが非活性化状態（例えば、アイドル、スリープ、オフなど）であるときに流れる小電流である。例えば、オンされるが最小又は低減状態であるデバイス（例えば、オンされ動作する準備ができている（例えば、イネーブルされた）が現時点では何も増幅していないアンプＩＣなど）がＩＱを消費する。例えば、静止電流は、負荷スイッチデバイスがイネーブルされ、出力に負荷がないときに引き出される電流である。ＩＱは、チャージポンプ、ゲートドライバ、制御論理などの負荷スイッチの多くの異なる部品に必要とされる電力の結果である。すなわち、負荷スイッチは、入力電圧にわたって低オン抵抗（ＲＯＮ）を提供するための静止電流を含み得る。静止電流は、回路の最小電力消費、デバイスの最大バッテリー寿命などを決定づける。
【００４２】
負荷スイッチに関わる或る例において、静止電流は、パスＦＥＴを介してではなく、デバイスを通過して接地接続に至る。負荷スイッチに対する静止電流は、通常、例えば、マイクロアンペア（ｍＡ）の範囲に収まる。このような例において、例えばＬＥＤなど、マイクロアンペア（ｍＡ）又はそれより大きい出力負荷の場合、静止電流は無視し得る割合になる。これは、静止電流がシステム全体に電力供給するために必要とされる電流と比較して小さいからである。しかし、負荷スイッチがディセーブルされる／オフである間、静止電流は無視し得ない。
【００４３】
本明細書で説明する或る例は、低静止電流、低コストスイッチモードの電力レギュレータ負荷スイッチを提供する。本明細書で説明する或る例は、負荷スイッチ電力投入電子機器のための、関連するゼロＩＱの低コストの外部コンデンサベースの一定ゲートスロープ制御方法を提供する。本明細書で説明するように、幾つかの手法は、高速立ち上がりの間、低静止電流、及び小面積のために電流ミラードライバを利用するが、ゲートドライバは、電流ミラードライバの代わりに抵抗性ドライバとし得る。或る例は、安定な低静止電流を提供して電流漏れなしに負荷スイッチを制御するために、コンデンサ電圧と同じ比率でコンデンサ電流が減少する（例えば、同じ傾斜で減少又は放電する）ゼロＩＱの、一定ゲートスロープ負荷スイッチ制御を容易にするための抵抗性ゲートドライバを用いる。
【００４４】
図１Ａは、電源から負荷への電力搬送を制御するための例示の負荷スイッチ回路１００を図示する。例示の負荷スイッチ回路１００は、イネーブル又は「オン」信号入力１０２を含み、信号入力１０２は、デュアルオシレータ１０４、１０６をイネーブルして、チャージポンプ１１０のためのクロック入力１０８を生成する。図１Ａの例において、第１のオシレータ１０４は、チャージポンプ１１０へのクロック信号１０８を提供するために、リングオシレータ（例えば、２ｋＨｚなど）として実装される第２のオシレータ１０６によって生成される速いクロック信号１０８と排他的ＯＲ演算される遅いクロック信号を提供する弛張オシレータ（例えば、１０ｋＨｚなど）である。
【００４５】
チャージポンプ１１０は、ゲートドライバ１１２のための電源であり、ドライバ１１２にチャージポンプ電圧ＶＣＰを提供し、ドライバ１１２は次いで電力をゲート１１４に提供する。ドライバ１１２は、チャージポンプ１１０を備えた負荷スイッチ１００をオンにしてオン抵抗を減少させる。抵抗性ドライバ１１２が、例えば、より小さい面積、速いターンオンの間、及びゼロＩＱを提供し得る。ゲート傾斜制御１１６が、ソフトスタートアップのために突入電流を制御するため外部コンデンサ１１８を用いてゲート１１４の電源投入を改変し得る。ゲート傾斜制御１１６に応じて、ドライバ１１２は、ターボモードのチャージポンプ１１０から速い主スイッチターンオンを搬送し得る。ゲート１１４が低電力で完全にオンになると、充電状態（ＳＯＣ）検出器１２２が、スリープ信号１２４を用いてオシレータ１０４、１０６及びチャージポンプ１１０をオフにする。ゲート１１４が活性化されると、コンパレータ１２０が、ＶＯＵＴ１２８からＶＩＮ１３０への充電を増大させるためターボ信号１２６を生成し得る。ターボコンパレータ１２０は、ＶＯＵＴがＶＩＮ‐オフセット電圧より小さい時点を検出し、ターボ信号１２６をハイにし、それによって、リングオシレータ１０６がイネーブルされる（例えば、２ＭＨｚなどの高周波数）。高周波数クロック１０８が、チャージポンプ１１０をより強くして、小コンデンサＣＴ１１８を用いて高速ＶＯＵＴ１２８ターンオン特徴のための大ドライバ電流をサポートする。
【００４６】
図１Ｂは、図１Ａの例示の回路１００のためのタイミング図１５０を図示する。例示の図１５０に示すように、オン信号１０２は、回路１００を活性化して、ＶＯＵＴ１２８をＶＩＮ１３０に上昇させる。コンデンサＣＴ１１８の充電は、一定ＣＴ電圧傾斜をＣｃｔ／ＩＲＥＦに等しくする一定基準電流ＩＲＥＦを用いてなされる。ここで、ＣｃｔはコンデンサＣＴの静電容量値である。或る例において、ＶＩＮ１３０は、基準電流ＩＲＥＦ及びコンデンサＣＴ１１８に電圧を供給して、制御電圧傾斜を生成する。ターボ信号１２６は、２ＭＨｚリングオシレータ１０６をイネーブルすることによってクロック１０８をより速くして、例えば、ＶＯＵＴがＶＩＮより低いときチャージポンプ１１０に負荷を与える大ドライバ電流をサポートするために用いられる。ＳＯＣ検出器１２２によって確認されるように、主スイッチに電力が供給されると、スリープ信号１２４が活性化され（例えば、ローにされ）、そのため、回路１００が低電力モードで動作し得る。
【００４７】
図２Ａ及び図２Ｂは、図１Ａの例のドライバ１１２の異なる実装間の比較を図示し、異なる実施は、一対の電流ミラードライバ（図２Ａ）、及び、一対の抵抗性ドライバである（図２Ｂ）。図２Ａは、例示の電流ミラードライバ回路２００、２０１を示し、ＰチャネルＦＥＴベースの回路２００のための負のチャージポンプ２０２と、ＮチャネルＦＥＴベースの回路２０１のための正のチャージポンプ２０４の両方と共に示される。正のチャージポンプ２０２及び負のチャージポンプ２０４は共に同じトランジスタと一緒には用いられないが、これらのチャージポンプは、ドライバ１１２を実装するために用いられるトランジスタのタイプ（例えば、ＰチャネルＦＥＴ２００のための負のチャージポンプ２０２、及びＮチャネルＦＥＴ２０１のための正のチャージポンプ２０４など）に応じて、ドライバ１１２とともに用いられる相補的実装を表す。例示の一対の電流ミラードライバ回路２００、２０１において、基準電流源２０６及び２０８は、各々、基準電流ＩＲＥＦを提供する。トランジスタ回路２１０、２１２における電流は、トランジスタ回路２１４、２１６においてミラーされて、例えば、ＩＲＥＦ電流源２０６、２０８に対応するゲート電流Ｉｇが生成される。
【００４８】
図２Ａの例に示すように、ゲート電流Ｉｇは、Ｎに対する１の比（例えば、電流ミラー比１：Ｎ）で生成される。これは、トランジスタデバイス２１４、２１６の幅がトランジスタデバイス２１０、２１２の幅よりＮ倍大きいからである。例えば、Ｉｇは下記のように計算され得る。
Ｉｇ＝Ｎ×ＩＲＥＦ    （式１）
そのため、図２Ａの例において、チャージポンプ２０２、２０４は、基準電流源２０６、２０８及びトランジスタ２１０〜２１６とともに働き、基準電流ＩＲＥＦ源２０６、２０８をミラーするゲート電流Ｉｇをつくり、ゲート２１８、２２０を介して負荷スイッチをイネーブルする。
【００４９】
図２Ａの例に示すように、スイッチは、ディセーブルされ、ゲート２１８、２２０にＩｇを印加することによってイネーブルされ得る。Ｉｇがゲート２１８、２２０に供給されると、ゲート２１８、２２０はオンされ、それによって、負荷スイッチがオンになる。ゲート２１８、２２０がオンになると、関連するトランジスタデバイス（例えば、パワーＦＥＴなど）２２２、２２４を介してソースからドレインに電流が流れ、それによって、電源（ＶＩＮ）から、電子デバイス（ＶＯＵＴ）などの接続される負荷に電気が提供される。Ｉｇの値は、スイッチ２００、２０１がどのくらい速く、又はどのくらい遅くオンになるか（イネーブルされるか）を決める。例えば、Ｉｇが小さいほど、スイッチがオンになるのが遅くなり、そのため、つくられる突入電流が小さくなる。或る例において、スイッチを急速にディセーブルするために、ゲート２１８をプルアップしてＰＭＯＳスイッチをディセーブルするためにドレイン拡張ｐ型金属酸化物半導体（ＰＭＯＳ）論理が用いられ得、ゲート２２０をプルダウンしてＮＭＯＳスイッチをディセーブルするためにドレイン拡張ｎ型金属酸化物半導体（ＮＭＯＳ）論理が用いられ得る。
【００５０】
図２Ｂは、負のチャージポンプ２５２を備えたＰチャネルＦＥＴ回路２５０及び正のチャージポンプ２５４を備えたＮチャネルＦＥＴ回路２５１を含む、一対の例示の抵抗性ドライバ回路２５０、２５１を示す。正のチャージポンプ２５２及び負のチャージポンプ２５４両方が同じトランジスタと一緒には用いられないが、これらのチャージポンプは、ドライバ１１２を実装するために用いられるトランジスタのタイプ（例えば、ＰチャネルＦＥＴのための負のチャージポンプ２５２及びＮチャネルＦＥＴのための正のチャージポンプ２５４など）に応じて、ドライバ１１２とともに用いられる相補的実装を示す。回路２００、２０１の電流ミラーではなく、抵抗性ドライバ２５０、２５１は、それぞれ負のチャージポンプ２５２及び正のチャージポンプ２５４に関連し、ゲート２６０、２６２に取り付けられる、ドライバ抵抗器Ｒｄｒｖ２５６、２５８を含む。そのため、図２Ｂの例において、チャージポンプ２５２、２５４は、抵抗器Ｒｄｒｖ２５６、２５８とともに作動して、ゲート電流Ｉｇを生成して、ゲート２６０、２６２を介して負荷スイッチをイネーブルする。
【００５１】
抵抗性ドライバ２５０、２５１は、例えば、電流ミラードライバ２００、２０１より回路占有面積が小さく、電流ミラードライバ２００、２０１よりターンオンが速く、電流ミラードライバ２００、２０１よりＩＱが小さく、電流ミラードライバ２００、２０１より製作コストが安い。抵抗性ドライバ２００、２０１を用いると、チャージポンプ２５２、２５４に基準電流ＩＲＥＦが提供されず、従って、基準電流によって導入される余分な静止電流が回避される。また、抵抗性ドライバ２５０、２５１は、ローコストプロセスでは利用可能ではなく図２Ａの電流ミラー実装によって必要とされる負荷スイッチをディセーブルするための絶縁ドレイン拡張デバイスを必要としない。
【００５２】
しかし、抵抗性ドライバ２５０、２５１は一定でない電流を提供する。抵抗性ドライバ２５０、２５１における変化する電流により、スイッチがオンされるときにスイッチに印加される、やはり一定でない突入電流が生じる。上述のように、スイッチ設計の際に用いられた電流容量又は閾値よりも突入電流が大きいとき、変化する又は予測し得ない突入電流がスイッチを損傷し得る。抵抗性ドライバ２５０、２５１に関連する負荷スイッチゲート傾斜及びＶＯＵＴ傾斜も可変（不定）であり得る。負荷スイッチゲート傾斜は、ゲート電圧Ｖｇａｔｅ（ｔ）の経時的な変化率である。ゲート傾斜は、例えば、ドライバ抵抗、ゲート静電容量、入力電圧、及びチャージポンプ電圧に依存する。ゲート傾斜は、例えば、ドライバ抵抗及びゲート静電容量に基づいて指数関数的に変化し得る。ＶＯＵＴ傾斜は、出力電圧ＶＯＵＴの経時的変化率である。ＮＭＯＳ負荷スイッチのＶＯＵＴ傾斜はゲート傾斜と等しく、ＰＭＯＳ負荷スイッチのＶＯＵＴ傾斜は、例えば、トランスコンダクタンスｇｍ（これは負荷スイッチの出力電流と入力電圧の比を記述する）、出力抵抗、ドライバ抵抗、ゲート静電容量、入力電圧、及びチャージポンプ電圧に依存する。
【００５３】
突入電流のピーク（例えば、突入電流の最大値）は、チャージポンプ２５２、２５４の電圧ＶＣＰと、ドライバ抵抗Ｒｄｒｖ、２５６、２５８の変動とにより変化するため、突入電流は制御が難しい。回路要素を不安定な又は予測し得ない突入電流から保護することは難しいことがあり、その結果、例えば、接続される回路構成要素の損傷が潜在的に生じ得る。突入電流は、入力電源（ＶＩＮ）からトランジスタ２６４、２６６（例えば、パワーＦＥＴトランジスタなど）チャネルを介して、取り付けられた電子デバイス（ＶＯＵＴ）に流れる。突入電流が問題なのは、電源（ＶＩＮ）、接続されるトランジスタ２６４、２６６、接続される電子デバイス（ＶＯＵＴ）、及び、ＶＩＮとＶＯＵＴの間の回路経路（電力経路）が特定の電流能力に対して設計されるからである。従って、回路要素の設計に用いられる電流能力よりも大きい突入電流が、その回路要素を損傷し得る。また、突入電流により、他のサブシステムにも電力を提供する電源電圧ＶＩＮの低下又は「下落」が生じ得る。この電源下落は、例えば、システムリセットを引き起こし得る。
【００５４】
ゲート電流Ｉｇ（ｔ）は、チャージポンプ電圧ＶＣＰ、ゲート電圧Ｖｇａｔｅ（ｔ）、及びドライバ抵抗Ｒｄｒｖを用いて、下記のように計算され得る。
Ｉｇ（ｔ）＝（ＶＣＰ−Ｖｇａｔｅ（ｔ））／Ｒｄｒｖ    （式２）
そのため、ゲート電圧Ｖｇａｔｅ（ｔ）が時間の関数Ｉｇ（ｔ）として増大すると、Ｉｇ（ｔ）は減少する。ゲート電流Ｉｇ（ｔ）、チャージポンプ電圧ＶＣＰ、ゲート電圧Ｖｇａｔｅ（ｔ）、及び／又はドライバ抵抗Ｒｄｒｖを管理することによって、回路２５０、２５１に対する突入電流の影響を軽減し得る。下記の例は、負荷スイッチを制御するため、抵抗性ドライバ回路２５０、２５１に改良を加える、及び／又は、抵抗性ドライバ回路２５０、２５１を置換する戦略を、信頼性を改善し、突入電流、静止電流などによる回路２５０、２５１及び周辺回路要素に対する損傷の潜在的な可能性を低減した状態で提供する。
【００５５】
図３Ａの例示のＰＭＯＳ負荷スイッチに示すように、直流外部コンデンサＣＴ３０２がゲート２６０に取り付けられ得、静電放電からデバイスを保護する保護回路である静電放電（ＥＳＤ）セル３０６も接続され得る。ゲート２６０における外部コンデンサ３０２は、電流ミラー負荷ドライバスイッチの立ち上がり時間制御のために用いられ得る。しかし、負のチャージポンプ２５２とゲート２６０の間にドライバ抵抗器Ｒｄｒｖ２５６が結合される抵抗性ドライバ負荷スイッチにおいて、外部コンデンサＣＴ３０２の存在により、ゲート傾斜が指数関数的に変化し（例えば、ゲート傾斜はＲｄｒｖ（ＣＧ＋ＣＣＴ）時定数に基づき、ＣＧはゲート２６０に関連する静電容量であり、ＣＣＴはコンデンサ３０２に関連する静電容量である）、高静止電流（例えば、ＥＳＤセル３０６によって生成される漏れ電流による）が生じ、そのため、高電圧定格外部コンデンサが必要とされる。
【００５６】
例えば、ゲート２６０は、Ｒｄｒｖ（ＣＧ＋ＣＣＴ）時定数で指数関数的に放電する。Ｉｇ（ｔ）は式２のように定義され得、ゲート傾斜と称するゲート２６０電圧の経時的変化は下記のように定義され得る。
2021518061.tif 000003
【００５７】
式３に示すように、ピーク突入電流は入力供給電圧及びＲｄｒｖ変動と共に変化する。これは、顧客が単一の外部コンデンサＣＴ３０２を用いて複数の入力供給電圧状態における大突入電流を妨げるので、重要である。また、広電圧範囲（例えば、‐ＶＩＮからＶＩＮ）ＥＳＤデバイス３０６は、負荷スイッチゲート２６０への漏れ電流を生成し、その影響にチャージポンプ２５２の利得が乗算され、そのため、ＩＱが増加する。すなわち、図３Ａの回路は、‐ＶＩＮ〜ＶＩＮ  ＥＳＤセル３０６によって生成される漏れ電流に起因してより大きな静止電流を生成する。ＥＳＤセル３０６は、大型であり得、広い幅を有し得、それによって、無視し得ない漏れ電流が生成される。漏れ電流はゲート２６０を充電し、ＳＯＳ検出器１２２はゲート２６０への充電を検出する。検出器１２２は、デバイス１００をスリープモード１２４から起動して、オシレータ１０４、１０６、チャージポンプ１１０、及びドライバ１１２を作動させて、ＥＳＤセル３０６からの漏れ電流によって形成された電荷を放電させる。そのため、ＥＳＤセル３０６からの漏れ電流は、デバイス１００をより頻繁に起動し、静止電流を増加させる。下記でさらに説明するように、例えば、ゲート２６０に対してコンデンサＣＴを絶縁することによって、静止電流がＥＳＤセル漏れ電流によって影響されず、その結果、例えば、静止電流がより小さくなる。
【００５８】
同様の効果が、図３Ｂの例に示すように、ＮＭＯＳ負荷スイッチ３５０において示されている。例示のＮＭＯＳ負荷スイッチ３５０は、ゲート２６２に取り付けられる外部コンデンサＣＴ３５２と、広電圧範囲（例えば、０Ｖ〜２×ＶＩＮ）ＥＳＤセル３５６とを含む。また、抵抗器Ｒｄｒｖ２５８が、正のチャージポンプ２５４とゲート２６２の間に取り付けられる。
【００５９】
図４は、ドライバ相殺電流Ｉｃｔを伴う例示のＮＭＯＳ一定ゲート傾斜制御及びドライバ回路４００を図示する。例示の回路４００は、正のチャージポンプ２５４、ドライバ抵抗器Ｒｄｒｖ２５８、ゲート２６２、電圧を電流に変換するためのＶ‐Ｉトランスコンダクタ４０８、コンデンサＣＴ３５２、及び基準電流ＩＲＥＦ源４１２を含む。例えば、チャージポンプ２５４及びドライバ抵抗器２５８は、図１Ａに示すチャージポンプ１１０／ドライバ１１２の組合せを形成及び／又は置き換え、トランスコンダクタ４０８、コンデンサ３５２、及び基準電流源４１２は、図１Ａに示すゲート傾斜制御１１６／コンデンサ１１８の組合せを形成及び／又は置き換える。例えば、コンデンサ３５２及びトランスコンダクタ４０８からのＩｃｔの導入は、ドライバ電流Ｉｄｒｖを安定化させる助けとなって、ゲート２６２電圧（例えば、一定ゲート傾斜）の変化のための一定傾斜が提供され、トランスコンダクタ４０８は、コンデンサ３５２とゲート２６２との間を分離させて、漏れ電流を回避又は減少させる。
【００６０】
図４の例に示すように、駆動電流Ｉｄｒｖは抵抗器２５８を介して流れ、ゲート電流Ｉｇがゲート２６２に流れる。例示の回路４００を用いると、コンデンサ３５２電圧ＶＣＴがトランスコンダクタ４０８によって利得２／Ｒｄｒｖでコンデンサ電流Ｉｃｔに変換される。初期的に、ＩｃｔとＩｄｒｖは等しくなり得、そのため、ゲート２６２に電流が流れないが（Ｉｇ＝０）、ゆっくりと変化する線形Ｉｃｔ（相殺電流）が、抵抗性ドライバ２５８からの速く変化するＩｄｒｖと相互作用して、ゲート２６２電圧が線形になる（一定傾斜）。或る例において、Ｉｃｔに関連する時定数が、Ｉｄｒｖに関連する時定数よりも大きくなる（例えば、大型ＣＴ３５２に対して）。その結果、ＩｄｒｖはＩｃｔを密に追跡しゲート２６２に対して一定傾斜になり、入力電圧ＶＩＮを提供する電源４２２と出力電圧ＶＯＵＴに接続される電子デバイス４２４とに対するゲート傾斜ｄＶｇａｔｅ／ｄｔが、例えば、ＶＣＴ傾斜の２倍の一定値になる。
2021518061.tif 000004
【００６１】
或る例において、ＮＭＯＳ負荷スイッチの一定ゲート傾斜の決定は、下記のように、入力電圧ＶＩＮについて時間ｔにわたって計算され得る。
2021518061.tif 000005
ここで、ＣＧは、ゲート２６２の静電容量である（式５）。
2021518061.tif 000006
時間スケール（Ｃｃｔ／ＩＲＥＦ）ｔ＞＞ＣＧＲｄｒｖの場合、式１３は下記のように簡略化される。
2021518061.tif 000007
これは、上述の式４でも示したものである。
図４の例示の回路４００についてのゲート傾斜を表す式１４が、図３Ａの例示の回路３００についてのゲート傾斜を表す式３と比較され得る。式３の指数関数的なゲート傾斜ではなく、例示の回路４００は、式１４で表されるような一定ゲート傾斜を提供する。
【００６２】
図５Ａの例示のタイミング図５００に示すように、回路４００が活性化又は「オン」５０２にされると、Ｖｃｔが入力電圧ＶＩＮから傾斜Ｖｃｔ  Ｓｌｏｐｅ＝Ｃｃｔ／ＩＲＥＦで減少し始める。電源投入５０２に伴う初期ランプアップの後（Ｉｃｔ＝２×Ｖｃｔ／Ｒｄｒｖ）、Ｉｃｔは同様に傾斜Ｉｃｔ  Ｓｌｏｐｅ＝２×Ｃｃｔ／ＩＲＥＦで減少し、ＩｄｒｖはＩｃｔにほぼ従う。ゲート電流ＩｇはＩｇ＝Ｉｃｔ‐Ｉｄｒｖで比較的一定のままであり、ゲート２６２傾斜はＶＯＵＴとともに増加し、ＶＯＵＴはＶｃｔ及びＩｃｔがそれらの下向きの傾斜の終わりに達すると平坦域に入る。そのため、例えば、Ｇａｔｅ  Ｓｌｏｐｅ＝２×Ｃｃｔ／ＩＲＥＦとなる。図５Ｂは、ＩｃｔとＩｄｒｖの関係を例示的に拡大したものであり、ＩｄｒｖはＩｃｔの傾斜を近似する。
【００６３】
上述における式は単段チャージポンプ２５４に対して決定されるが、回路実装に応じて幾つかの段階が用いられ得る。これらの式は、Ｎ段チャージポンプ２５４（例えば、２段、３段など）について拡張され得る。そのため、より一般には、Ｎ段チャージポンプ２５４について、Ｖ‐Ｉトランスコンダクタ４０８の利得は、（１＋Ｎ）／Ｒｄｒｖと表すことができる。すなわち、単段チャージポンプ２５４を用いると、例えば、Ｎチャネル（ＮＣＨ）負荷スイッチのための正のチャージポンプＶｃｐ＝２×ＶＩＮ、及びＰチャネル（ＰＣＨ）負荷スイッチのための負のチャージポンプＶｃｐ＝‐ＶＩＮ、初期ゲート−チャージポンプ電圧差＝２×ＶＩＮ）となる。２段チャージポンプ２５４が用いられる場合、ＮＣＨ負荷スイッチのための正のチャージポンプＶｃｐ＝３×ＶＩＮ、及びＰＣＨ負荷スイッチのための負のチャージポンプＶｃｐ＝‐２ＶＩＮであり、初期ゲート−チャージポンプ電圧差＝３×ＶＩＮとなる。このような２段チャージポンプ２５４の場合、電流入力は３Ｖｃｔ／Ｒｄｒｖ（例えば、３／Ｒｄｒｖのトランスコンダクタ利得、及び抵抗器＝Ｒｄｒｖ／３など）となる。そのため、Ｎ段チャージポンプとすると、Ｖ‐Ｉトランスコンダクタ利得＝（１＋Ｎ）／Ｒｄｒｖである。同様に、Ｎ段チャージポンプを用いると、ゲート傾斜ＧＡＴＥ（ｔ）は、ＧＡＴＥ（ｔ）＝ｄＶｇａｔｅ／ｄｔ＝（Ｎ＋１）×ＩＲＥＦ／ＣＣＴと表すことができる。ここで、入力電圧ＶＩＮは基準電流ＩＲＥＦに電力を供給し、コンデンサＣＴは静電容量ＣＣＴを提供して制御電圧傾斜を生成する。
【００６４】
図６Ａは、チャージポンプ２５２、抵抗性ドライバ２５６、及びＥＳＤセル６１０を用いてゲート２６０を制御するためトランスコンダクタ６０２を含む、例示の一定ゲート傾斜制御及びドライバ回路６００の概略図を図示する。トランスコンダクタ６０２は、漏れ電流の影響を低減又は回避するため、ＥＳＤセル６１０をゲート２６０から分離する。例示の回路６００は、別のデバイス、回路、チップなどに電力を提供するためのチップとして、及び／又は、チップの他の部分に電力を提供及びレギュレートするためのシステムオンチップの一部として実装され得る。
【００６５】
図６Ｂは、チャージポンプ２５２及びゲート２６０に対する例示のトランスコンダクタ６０２についての構成要素実装の詳細を示す、例示の回路６００の概略図を図示する。図６Ｂの例に示すように、トランスコンダクタ６０２は、ナチュラルＮチャネル（ＮＣＨ）トランジスタ（例えば、ＭＯＳＦＥＴなど）６２４〜６３０を含む複数のトランジスタ６２０〜６３０（例えば、ＭＯＳＦＥＴ、その他のＦＥＴなど）、及び、抵抗性ドライバ２５６の抵抗値の１／４（例えば、Ｒｄｒｖ／４）を有する抵抗器６４０、６４２を用いて実装され得る。
【００６６】
各ナチュラル又はネイティブＮチャネルトランジスタ６２４〜６３０は、エンハンスメントモードと空乏モードの間の中間モードで動作するトランジスタ（例えば、ＭＯＳＦＥＴ）である。例えば、ナチュラルＮチャネルＭＯＳＦＥＴは、他の層の処理の間にシリコンの上に形成されるナチュラル酸化物薄膜を含み、閾値電圧がほぼゼロであり、低電圧アプリケーションにおいて弱プルダウンとして機能する。エンハンスメントモードＭＯＳＦＥＴは、ゲートに電圧が印加されるときデバイス導電率を増加させるが、空乏モードＭＯＳＦＥＴは、ゲートに印加される電圧に基づいて導電率を減少させ、ナチュラル又はネイティブＭＯＳＦＥＴは、閾値電圧がほぼゼロであり、エンハンスメントモード又は空乏モードＭＯＳＦＥＴが強過ぎる可能性がある低電圧アプリケーションのための弱いプルダウンを提供する。そのため、ネイティブモードＭＯＳＦＥＴは、漏れ電流及び静止電流の影響などを回避するために低電流及び低電圧を用いる低電圧電子デバイスのための負荷スイッチをイネーブルし得る。
【００６７】
トランジスタ６２０〜６３０及び抵抗器６４０〜６４２を含むトランスコンダクタ６０２により、電流Ｉｃｔが、電流Ｉｃｔ＝２Ｖｃｒ／Ｒｄｒｖでトランスコンダクタ６０２を介して流れて、例えば、ゲート電流Ｉｇ及びゲート電圧Ｖｇａｔｅ＝２ＶＣＴ−ＶＩＮに影響を及ぼす。抵抗器Ｒｄｒｖ２５６を介して流れる対応するＩｄｒｖ電流が、例えば、Ｉｄｒｖ＝（Ｖｇａｔｅ＋ＶＩＮ）／Ｒｄｒｖになる。
【００６８】
トランスコンダクタ６０２を介して流れる電流Ｉｃｔは、例えば、ドライバ電流との相互作用を介してゲート放電速度を遅くして、一定ゲート傾斜制御を提供する。一定ゲート傾斜制御の利点には、負のチャージポンプ２５２に入り込むＥＳＤ６１０漏れ電流が小さいことが含まれ、その結果、例えば、ＩＱが最小になる。（０〜ＶＩＮ）ＥＳＤセル６１０も、例えば、低コストダイ上に小面積セルとして実装され得る。線形放電ゲートも、例えば、ゲート電圧のゆらぎ及び／又はその他の可変性を低減又は除去することによって、より良く制御された突入電流を提供する。また、コンデンサＣＴピン定格（例えば、‐ＶＩＮ〜ＶＩＮから０Ｖ〜ＶＩＮ）において可能な変化もシステムコストを低減させる。
【００６９】
図７Ａは、一定ゲート傾斜制御を伴う例示のＮＭＯＳ負荷スイッチ７００のゼロＩＱ実装を図示する。改善された回路設計をさらにより良くし、望まれない静止電流を減少又は除去するために、例示の回路７００は、ゼロ静止電流となるように、必要とされないときにゲート傾斜制御回路要素を遮断する遮断回路要素を含む。より具体的には、例示の回路７００は、ＶＣＴと接地又は接地近辺（例えば、５０ｍＶ以内など）を比較して、ゲート２６２電圧が最大チャージポンプ２５４電圧に達した時点を判定するコンパレータ７０２を含む。コンデンサ３５２電圧（ＶＣＴ）が接地に近づくと、ゲート電圧は最大チャージポンプ電圧に達しており、そのため、ＶＣＴ‐５０ｍＶコンパレータ７０２が、この状態を検出し、遮断信号７０４をトリガする。遮断信号７０４は、コンデンサ３５２及びトランスコンダクタ４０８を含むゲート傾斜制御回路要素を遮断、非活性化、及び／又は他の方式でディセーブルするために、ラッチ、フリップフロップ、又はレジスタ７０６に記憶され得、ゼロ静止電流がつくられる。例えば、次のソフトスタートを準備するために、ＶＣＴもＶＩＮにプルアップされる。
【００７０】
図７Ｂは、例示の回路７００の活性化及びその遮断信号７０４を反映する、例示のタイミング図７０８を図示する。例示の図７０８に示すように、回路７００がオンされると、コンデンサが放電するにつれＶＣＴはＶＩＮから減少し始める。それに対応して、ゲート２６２電圧は、出力電圧ＶＯＵＴと同様に、電流がゲート２６２に印加されると増加する。ＶＣＴの変化率が平坦になり、ＶＣＴが接地（例えば、５０ｍＶ以内など）に近いと（例えば、ゲート電圧がその最大値に達し、「オン」になることを示す）、コンパレータ７０２は遮断信号７０４をトリガし、遮断信号７０４は、ゼロＩＱの期間を開始させる。これは、回路７００が最大チャージポンプ２５４電圧で定常状態であるからである。遮断７０４期間の間、ＶＣＴは増加してＶＩＮに戻る。回路７００がオフであるとき、ＶＯＵＴ及びゲート電圧は減少して接地になる。開始又はオンの際、ゲート電圧及びＶＯＵＴが定常状態まで増加すると、ＶＣＴは再度減少して接地になる。
【００７１】
図７Ｃは、相殺電流Ｉｃｔの生成を介するＮＭＯＳ一定ゲート傾斜制御のための回路７００のトランスコンダクタ４０８における相殺電流回路要素の例示のＮＭＯＳトランジスタ実装を示す。相殺電流Ｉｃｔは、例えば、ゲート２６２、チャージポンプ２５４、及び抵抗器Ｒｄｒｖ２５８に対してドライバ電流Ｉｄｒｖ及びゲート電流Ｉｇと相関する。入力電圧ＶＩＮ及びコンデンサＣＴ３５２が、複数のトランジスタ及び抵抗器を介して接続されて、イネーブルされると、例えば、基準電流ＩＲＥＦに対して電流Ｉｃｔを生成し中継する。イネーブルされる及び／又は他の方式でアクティブにされると７０４、７１０〜７１６、ＮＭＯＳトランジスタＭＮ１  ７４０及びＭＮ２  ７４２を含む複数のトランジスタゲート７２２〜７４２、並びに抵抗器７４６、７４８は、コンデンサＣＴ３５２からの電流Ｉｃｔをゲート２６２に中継する。
【００７２】
図７Ｄは、コンパレータ７０２などの停止検出回路要素の例示のＮＭＯＳトランジスタ実装を示す。例示のＮＭＯＳトランジスタ実装は、Ｓ‐Ｒラッチ７０６に記憶され、Ｓ‐Ｒラッチ７０６によって提供され、トランスコンダクタ回路４０８のゲート、コンデンサ３５２、及びコンパレータ７０２に送られてこれらの構成要素を一時的にオフにする又はディセーブルする遮断出力信号７０４（これは、図７Ｄの例においてディセーブル信号ＣＴ＿Ｄ７０４及びＣＴ＿ＤＺ７１０として表される）を生成する。回路要素３５２、４０８、７０２をオフにすることによって、静止電流ＩＱはゼロまで減少され得、その結果、回路７００からの接続された構成要素への電流の漏れがなくなる。図７Ｄの例に示すように、ディセーブル信号ＣＴ＿ＤＺ７１０とイネーブル信号ＥＮ７１２のＡＮＤ演算によって、ＣＴ＿ＤＺ＿ＥＮイネーブル又はディセーブル信号７１６が形成され得る。完了信号ＣＴ＿ｄｏｎｅ７５０が、ＶＣＴがほぼ接地になる時点を示し得、遮断信号７０４、７１０は、例えば、ラッチ７０６によって提供され得る。
【００７３】
図８Ａ〜図８Ｃは、図７Ａ〜図７ＤのＮＭＯＳ回路要素７００に対応する例示のＰＭＯＳ回路要素８００を示す。正のチャージポンプ２５４ではなく負のチャージポンプ２５２が、一定ゲート傾斜制御を提供して、コンデンサ３０２及びトランスコンダクタ６０２を用いる活性化の間ゲート電圧をレギュレートし、ゲート２６０がオンになると、遮断回路要素によるゼロから低の静止電流を保証する助けとなる。例えば、図８Ａは、一定ゲート傾斜制御を伴う例示のＰＭＯＳ負荷スイッチ８００のゼロＩＱ実装の例を示す。図８Ａの例に示すように、遮断信号８０２がコンパレータ８０４を用いて生成され得る。より具体的には、例示の回路８００のコンパレータ８０４は、ＶＣＴを接地又は接地近辺（例えば、５０ｍＶ以内など）と比較して、ゲート２６０電圧が最大チャージポンプ２５２電圧に達した時点を判定する（例えば、ゲート２６０電圧がオン又は活性化された時点であり、これは、接続される電子デバイスに出力電圧を提供するために負荷スイッチをオンにすることに対応する）。コンデンサ３０２電圧（ＶＣＴ）が接地に近づくと、ゲート電圧は最大チャージポンプ電圧に達しており、そのため、ＶＣＴ‐５０ｍＶコンパレータ８０４は、この状態を検出し、遮断信号８０２をトリガする。遮断信号８０２は、コンデンサ３０２及びトランスコンダクタ６０２を含むゲート傾斜制御回路要素を遮断、非活性化、及び／又は他の方式でディセーブルするために、ラッチ、フリップフロップ、又はレジスタ８０６に記憶され得、それによって、ゼロ静止電流がつくられる。例えば、次のソフトスタートの準備のため、ＶＣＴもＶＩＮにプルアップされる。
【００７４】
図８Ｂは、トランスコンダクタ回路６０２を実装する相殺電流生成回路の例示のＰＭＯＳトランジスタ実装を示す。相殺電流Ｉｃｔは、例えば、ゲート２６０、チャージポンプ２５２、及び抵抗器Ｒｄｒｖ２５６に対してドライバ電流Ｉｄｒｖ及びゲート電流Ｉｇと相関する。入力電圧ＶＩＮ及びコンデンサＣＴ３０２が、複数のトランジスタ及び抵抗器を介して接続されて、イネーブルされると、例えば、基準電流ＩＲＥＦに対して電流Ｉｃｔを生成し中継する。イネーブルされるか、及び／又は他の方式で活性化されると８０４、８１０〜８１６、ＮＭＯＳトランジスタＭＮ１  ８３４及びＭＮ２  ８３６並びにＰＭＯＳトランジスタＭＰ１  ８４２及びＭＰ２  ８４４を含む複数のトランジスタゲート８２０〜８４６、並びに抵抗器８５０、８５２は、コンデンサＣＴ３０２からの電流Ｉｃｔをゲート２６０に中継する。
【００７５】
図８Ｃは、コンパレータ８０４などの停止検出回路要素の例示のＰＭＯＳトランジスタ実装を示す。例示のＰＭＯＳトランジスタ実装は、Ｓ‐Ｒラッチ８０６に記憶され、Ｓ‐Ｒラッチ８０６によって提供され、トランスコンダクタ回路６０２のゲート、コンデンサ３０２、及びコンパレータ８０４に送られてこれらの構成要素を一時的にオフにする又はディセーブルする遮断出力信号８０２（図８Ｃの例においてディセーブル信号ＣＴ＿Ｄ８０２及びＣＴ＿ＤＺ８１０として表される）を生成する。回路要素３０２、６０２、８０４をオフにすることによって、静止電流ＩＱはゼロまで減少され得、その結果、回路８００からの接続される構成要素への電流の漏れがなくなる。図８Ｃの例に示すように、ディセーブル信号ＣＴ＿ＤＺ８１０とイネーブル信号ＥＮ８１２のＡＮＤ演算によって、ＣＴ＿ＤＺ＿ＥＮイネーブル又はディセーブル信号８１６が形成され得る。完了信号ＣＴ＿ｄｏｎｅ８５４が、ＶＣＴがほぼ接地になる時点を示し得、遮断信号８０２、８１０は、例えば、ラッチ８０６によって提供され得る。
【００７６】
上述した例示の回路１００〜８００は、負荷スイッチを、電源、電子デバイス、その他の回路要素などに接続するためインターフェースピンを備える様々なパッケージ又はハウジングにパッケージされ得る。図９Ａは、負荷スイッチを実装するため、オン９０２、接地９０４、入力電圧ＶＩＮ９０６、及び出力電圧ＶＯＵＴ９０８のためのコンタクトを提供する、例示の４ピン極薄スモールアウトラインリードなし（ＷＳＯＮ）パッケージ９００をレーザマーキング図で示す。例えば、電源が入力電圧コンタクト９０６に接続され得、電源投入される電子デバイスが出力電圧コンタクト９０８に接続され得る。例示のパッケージ９００を用いて、本明細書で説明した負荷スイッチ回路を用いるウェハレベルのチップスケールパッケージ（ＷＣＳＰ）でパワーＦＥＴを提供して、触覚ドライバ、バイオセンサ、光センサ、コンバータ、レギュレータなどの別のデバイスに対する電力をレギュレートし得る。このようなＦＥＴは、低電圧および高通信速度で良好な効率も提供しながら、ハイパワーレベルを扱い得る。
【００７７】
図９Ｂは、負荷スイッチを実装するため、ＶＩＮ９５２、ＶＯＵＴ９５４、接地ＧＮＤ９５６、高速出力放電（ＱＯＤ）９５８、オン９６０、及び外部コンデンサＣＴ接続９６２のためのピンを含む、上面図で示す、負荷スイッチ回路要素１００〜８００を収容するための例示の６ピンのスモールアウトライントランジスタ（ＳＯＴ−２３）パッケージ９５０を示す。アクティブアンテナシステム、遠隔ラジオユニット、セットトップボックス、デジタルビデオレコーダなどの別のデバイスに対する電力をレギュレートするために、例示のパッケージ９５０を用いて、本明細書で説明した負荷スイッチ回路を用いるパワーＦＥＴを提供することもできる。
【００７８】
或る例において、チャージポンプは、パッケージ９００、９５０に含まれ得、及び／又は付加的なパッケージピン（図示せず）を介してパッケージ９００、９５０の負荷スイッチ回路要素における抵抗性ドライバ（Ｒｄｒｖ）に接続される、外部チャージポンプとして提供され得る。或る例において、チャージポンプは、ＰＭＯＳ負荷スイッチからなくすこともできる。その代わりに、例えば、抵抗性ドライバが接地及びＰＭＯＳ負荷スイッチのゲートに接続され得、トランスコンダクタ利得Ｋを１／Ｒｄｒｖとし得る。ＮＭＯＳ負荷スイッチにおいて、ＮＭＯＳ負荷スイッチをオンにするためにチャージポンプが用いられる。
【００７９】
上記から、当業者には、上述の装置、システム、及びデバイスは、負荷スイッチ回路のための一定ゲート傾斜を提供し、またゲート傾斜制御が完了すると回路の停止によりゼロ静止電流も提供することがさらに理解されよう。或る例は、小面積で広範囲のターンオン時間を可能にする抵抗性ドライバ負荷スイッチのための新規の外部コンデンサ時定数ベースのドライバ相殺電流を備えた一定負荷スイッチゲート傾斜制御及びドライバを提供する。或る例は、ゲート傾斜制御が完了する時点を検出し、回路要素を遮断してゼロ静止電流をつくるデジタルループ回路要素を提供する。また、デジタルループ回路は、次の立ち上がり時間制御のためにコンデンサ電圧を入力電圧（ＶＩＮ）にプルアップする。
【００８０】
或る例は、外部コンデンサを伴わない高速と大型コンデンサを伴う低速とを含む広範囲のターンオンの間により技術的利点を提供する。或る例では、ゲート傾斜制御が完了すると停止又は遮断技術を用いて静止電流を生成しない。一定ゲート傾斜を提供することによって、突入電流が、供給電圧及び複数抵抗器変動と共に変わることがない。同時に、ドライバ及びゲート傾斜制御は小占有面積で提供され得、外部コンデンサの電圧定格が（例えば、回路に含まれるチャージポンプ段数に基づいて）従来の外部コンデンサに対して低減され得る。或る例は、ゲート傾斜制御が完了すると負荷スイッチゲート駆動、ゲート傾斜制御、及び遮断を容易にするために、トランスコンダクタ及びコンパレータを含む抵抗性ゲートドライバ回路を提供することによって従来の電流ミラードライバ回路設計を改善する。
【００８１】
本明細書ではＮＭＯＳ及びＰＭＯＳ構成要素の両方を説明してきたが、回路要素（例えば、トランスコンダクタ、コンパレータなど）は、Ｎ型金属酸化物半導体論理構成要素又はＰ型金属酸化物半導体論理構成要素を用いて実装され得る。正のチャージポンプを備えるＮＭＯＳ負荷スイッチとして、又は負のチャージポンプを備えるＰＭＯＳ負荷スイッチとして負荷スイッチ回路を実装することは、異なる利点及び欠点を有する。例えば、正のチャージポンプを備えるＮＭＯＳ負荷スイッチを実装することは、ＮＭＯＳ負荷スイッチがソースフォロワアンプとして動作するのでＶＯＵＴがＧＡＴＥに追従することを含む利点を提供する。そのため、一定ゲート傾斜は一定ＶＯＵＴ傾斜に対応する。また、オン抵抗が同じである場合、例えば、ＮＭＯＳ負荷スイッチは等価のＰＭＯＳ負荷スイッチよりも小さい。しかし、ＮＭＯＳ負荷スイッチは、負荷スイッチがオフされるとき、ＰＭＯＳ負荷スイッチより大きい漏れ電流を許容する。
【００８２】
逆に、ＰＭＯＳ負荷スイッチが実装される場合、負荷スイッチがオフされるとき、その漏れ電流は、ＮＭＯＳ負荷スイッチの漏れ電流よりもはるかに小さい。これは、ソース抵抗がより大きく、移動度（ホール）がより遅く、等価のＮＭＯＳ負荷スイッチよりも閾値電圧が高いＰＭＯＳ負荷スイッチに起因する。また、ＰＭＯＳにおいて電流制限設計がより容易に実施される。これは、ＰＭＯＳ負荷スイッチが共通ソースアンプとして動作するからである。しかし、ＰＭＯＳ負荷スイッチが共通ソースアンプとして動作するので、一定ゲート傾斜は一定ＶＯＵＴ傾斜を生成しない。そうではあるが、所与の出力抵抗及び出力静電容量では、より遅いゲート傾斜が、より遅いＶＯＵＴ立ち上がり時間を生成する。
【００８３】
また、ＰＭＯＳ負荷スイッチは、単段チャージポンプを用いて低ＶＩＮ（例えば、１Ｖ）でオンにされ得る。例えば、ＶＩＮ＝１Ｖであるとき、ＮＭＯＳ負荷スイッチのＶｇｓは１Ｖ（例えば、Ｖｏｕｔ＝１Ｖ及びチャージポンプ電圧＝２Ｖ）であり、これはＶｔに近い。しかし、ＶＩＮ＝１Ｖであるとき、ＰＭＯＳ負荷スイッチのＶｇｓは、単段チャージポンプを用いて−２Ｖ（例えば、Ｖｏｕｔ＝１Ｖ及びチャージポンプ電圧＝−２Ｖ）である。
【００８４】
特許請求の範囲内で、説明した実施形態における改変が可能であり、その他の実施形態が可能である。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図９Ａ】
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【図９Ｂ】
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【国際調査報告】
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