(57)【要約】  基板表面上に少なくとも１つの配線層がある水平基板表面上のＭＥＳＦＥＴトランジスタ。トランジスタは、半導体チャネル層によって少なくとも部分的に覆われているソース電極、ドレイン電極、およびゲート電極を備える。ソース電極、ドレイン電極、およびゲート電極は、各電極とチャネルとの間の接合タイプを変更するための界面接点材料を任意選択的に含む。ソース電極とチャネルとの間の界面はオーミック接合であり、ドレイン電極とチャネルとの間の界面はオーミック接合であり、ゲート電極とチャネルとの間の界面はショットキー接合である。基板はＣＭＯＳ基板である。【選択図】図３ｇ
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【特許請求の範囲】
【請求項１】
金属−半導体電界効果トランジスタ構成であって、前記構成が、
水平基板表面上に少なくとも１つの配線層がある、前記基板表面上の第１のＭＥＳＦＥＴトランジスタであって、最上部の前記配線層は、第１の底部ソース電極を有する第１のソース領域、第１の底部ドレイン電極を有する第１のドレイン領域、および第１の底部ゲート電極を有する第１のゲート領域を備え、前記底部ソース電極、前記底部ドレイン電極および前記底部ゲート電極の各々は、少なくとも導電性の第１の金属接点を備える、第１のＭＥＳＦＥＴトランジスタと、
前記第１の底部ソース電極、前記第１の底部ドレイン電極、および前記第１の底部ゲート電極を少なくとも部分的に覆う第１の半導体チャネル層と
を備え、
前記第１の底部ソース電極と前記第１の半導体チャネル層の間の界面がオーミック接合であり、前記第１の底部ドレイン電極と前記第１の半導体チャネル層の間の界面がオーミック接合であり、前記第１の底部ゲート電極と前記第１の半導体チャネル層との間の界面がショットキー接合であり、
前記基板がＣＭＯＳ基板であることを特徴とする、
金属−半導体電界効果トランジスタ構成。
【請求項２】
前記第１の底部ソース電極がまた、前記第１の半導体チャネル層によって覆われ、前記第１のソース領域内の前記第１の金属接点を覆う第１の界面接点を備え、前記第１の底部ドレイン電極がまた、前記第１の半導体チャネル層によって覆われ、かつ前記第１のドレイン領域内の前記第１の金属接点を覆う第１の界面接点を備え、結果、前記第１の界面接点が、前記第１のソース領域および前記第１のドレイン領域内の前記第１の半導体チャネル層への前記界面を形成することを特徴とする、
請求項１に記載の金属−半導体電界効果トランジスタ構成。
【請求項３】
前記第１の底部ゲート電極がまた、前記第１の半導体チャネル層によって覆われ、前記第１のゲート領域内の前記第１の金属接点を覆う第２の界面接点を備え、結果、前記第２の界面接点が前記第１のゲート領域内の前記第１の半導体チャネル層への前記界面を形成することを特徴とする、
請求項１または２に記載の金属−半導体電界効果トランジスタ構成。
【請求項４】
前記構成が、前記第１のゲート領域内の前記第１の半導体チャネル層を少なくとも部分的に覆う第１の上部ゲート電極をさらに備えることを特徴とする、
請求項１〜３のいずれか一項に記載の金属−半導体電界効果トランジスタ構成。
【請求項５】
前記構成が、前記第１のソース領域内の前記第１の半導体チャネル層を少なくとも部分的に覆う第１の上部ソース電極、および、前記第１のドレイン領域内の前記第１の半導体チャネル層を少なくとも部分的に覆う第１の上部ドレイン電極をさらに備えることを特徴とする、
請求項１〜４のいずれか一項に記載の金属−半導体電界効果トランジスタ構成。
【請求項６】
前記構成が、
前記第１のＭＥＳＦＥＴトランジスタと同じ基板表面上の第２のＭＥＳＦＥＴトランジスタであって、最上部の配線層は、第２の底部ソース電極を有する第２のソース領域、第２の底部ドレイン電極を有する第２のドレイン領域、および第２の底部ゲート電極を有する第２のゲート領域を備え、前記第２の底部ソース電極、前記第２の底部ドレイン電極および前記第２の底部ゲート電極の各々は、少なくとも導電性の第２の金属接点を備える、第２のＭＥＳＦＥＴトランジスタと、
前記第２の底部ソース電極、前記第２の底部ドレイン電極、および前記第２の底部ゲート電極を少なくとも部分的に覆う第２の半導体チャネル層と
を備え、
前記第２の底部ソース電極と前記第２の半導体チャネル層の間の界面がオーミック接合であり、前記第２の底部ドレイン電極と前記第２の半導体チャネル層の間の界面がオーミック接合であり、前記第２の底部ゲート電極と前記第２の半導体チャネル層との間の界面がショットキー接合であり、
前記第１のＭＥＳＦＥＴトランジスタおよび前記第２のＭＥＳＦＥＴトランジスタのうちの一方はエンハンスメント型ＭＥＳＦＥＴであり、前記第１のＭＥＳＦＥＴトランジスタおよび前記第２のＭＥＳＦＥＴトランジスタのうちの他方はデプレッション型ＭＥＳＦＥＴであることを特徴とする、
請求項１〜５のいずれか一項に記載の金属−半導体電界効果トランジスタ構成。
【請求項７】
前記第２の底部ソース電極がまた、前記第２の半導体チャネル層によって覆われ、かつ前記第２のソース領域内の前記第２の金属接点を覆う第３の界面接点を備え、前記第２の底部ドレイン電極がまた、前記第２の半導体チャネル層によって覆われ、かつ前記第２のドレイン領域内の前記第２の金属接点を覆う第３の界面接点を備え、結果、前記第３の界面接点が、前記第２のソース領域および前記第２のドレイン領域内の前記第２の半導体チャネル層への前記界面を形成することを特徴とする、
請求項６に記載の金属−半導体電界効果トランジスタ構成。
【請求項８】
前記第２の底部ゲート電極がまた、前記第２の半導体チャネル層によって覆われ、かつ前記第２のゲート領域内の前記第２の金属接点を覆う第４の界面接点を備え、結果、前記第４の界面接点が前記第２のゲート領域内の前記第２の半導体チャネル層への前記界面を形成することを特徴とする、
請求項６または７に記載の金属−半導体電界効果トランジスタ構成。
【請求項９】
前記構成が、前記第２のゲート領域内の前記第２の半導体チャネル層を少なくとも部分的に覆う第２の上部ゲート電極をさらに備えることを特徴とする、
請求項６〜８のいずれか一項に記載の金属−半導体電界効果トランジスタ構成。
【請求項１０】
前記構成が、前記第２のソース領域内の前記第２の半導体チャネル層を少なくとも部分的に覆う第２の上部ソース電極、および、前記第２のドレイン領域内の前記第２の半導体チャネル層を少なくとも部分的に覆う第２の上部ドレイン電極をさらに備えることを特徴とする、
請求項６〜９のいずれか一項に記載の金属−半導体電界効果トランジスタ構成。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、トランジスタに関し、より詳細には、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）に関する。本開示は、ＭＥＳＦＥＴチャネルとしての低温で処理可能な半導体材料の使用にも関する。本開示はさらに、チャネルがトランジスタの電極の上に重なる場合がある構成における相補型金属酸化膜半導体（ＣＭＯＳ）基板上でのＭＥＳＦＥＴの製造に関する。チャネルはまた、ＣＭＯＳ基板内および／または基板上部の緊密に接続された配線層内に実装され得るキャパシタおよび抵抗器などの他の素子の上に重なる場合もある。配線層は、誘電体層および導電層を交互に含むことができ、当該層はすべてのＣＭＯＳ要素（トランジスタ、ダイオード、抵抗器、キャパシタなど）の間に電気的相互接続を形成することができる。
【背景技術】
【０００２】
ＣＭＯＳ回路設計は、ノイズに対して耐性があり、消費電力が低いため、様々なマイクロエレクトロニクスデバイスおよび画像センサにおいて広く使用されている。シリコン基板に形成されたｎＭＯＳおよびｐＭＯＳトランジスタなどの能動素子ならびに関連するゲート層に加えて、ＣＭＯＳ回路は通常、回路の能動素子を相互に接続するために、基板の上に１〜１２の積層配線層を含む。抵抗、キャパシタおよびコイルなどの受動素子もこれらの配線層に形成され、回路に接続され得る。
【０００３】
ＣＭＯＳ回路は電気的特性により、電力増幅デバイスおよび光電子センサなどのノイズに敏感なデバイスの制御回路として使用するのに適したものになっている。ほとんどのバッテリ駆動のイメージングシステムは、システム内の部品が少なく、高い駆動電圧を必要としないという利点があるため、ＣＭＯＳ基板およびＣＭＯＳ基板に埋め込まれたダイオードを使用する。
【０００４】
ＣＭＯＳ光検出器では、光センサは通常シリコン基板に組み込まれている。米国特許第６５１２２８０号明細書は、フォトダイオードが感光素子を形成するＣＭＯＳ構造を開示しており、一方、米国特許第５７０５８４６号明細書は、接合型電界効果トランジスタが感光素子を形成するＣＭＯＳ構造を開示している。
【０００５】
しかしながら、ＣＭＯＳ基板に組み込まれたフォトダイオードおよびＪＦＥＴの感度は比較的低く、および／または、光が光センサに到達することができるように、ＣＭＯＳ回路の前面を形成する接続および配線層、または、ＣＭＯＳ基板の裏面のいずれかを通じて、キャビティを形成する必要がある。これにより、製造プロセスが比較的複雑になり、マスキングステップの数が増加する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第６５１２２８０号明細書
【特許文献２】米国特許第５７０５８４６号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本開示の目的は、上記の不都合を軽減する装置を提供することである。
【課題を解決するための手段】
【０００８】
本開示の目的は、独立請求項に述べられている事項を特徴とする構成によって達成される。本開示の好ましい実施形態が、従属請求項に開示されている。
【０００９】
本開示は、基板の上にＭＥＳＦＥＴトランジスタを作製するという着想に基づき、ソース、ゲートおよびドレイン電極が基板表面上に存在する。電極は、誘電体／絶縁層の上または内部に配置されている。
【００１０】
本開示において提示される構成の利点は、光センサを、金属コネクタを備えたＣＭＯＳ基板などの基板の前面に直接組み込むことができ、光センサの製造前または製造後に、侵入的でピクセル面積を消費するステップ、またはキャビティを形成するステップが基板上に形成される必要がないことである。提示される配置は、キャビティ形成を必要とする検出器よりも高い有効ピクセル面積を提供し、最終結果はより平坦な表面であり、非平坦性の制約なしに、必要に応じてさらなるプロセスステップに使用することができる。
【００１１】
以下において、添付の図面を参照しながら、好ましい実施形態によって、本開示をより詳細に説明する。
【図面の簡単な説明】
【００１２】
【図１】上部に配線層があるＣＭＯＳ基板を示す図である。
【図２】単層電極および二層電極を示す図である。
【図３ａ】第１の実施形態によるＭＥＳＦＥＴ構成の製造を示す図である。
【図３ｂ】第１の実施形態によるＭＥＳＦＥＴ構成の製造を示す図である。
【図３ｃ】第１の実施形態によるＭＥＳＦＥＴ構成の製造を示す図である。
【図３ｄ】第１の実施形態によるＭＥＳＦＥＴ構成の製造を示す図である。
【図３ｅ】第１の実施形態によるＭＥＳＦＥＴ構成の製造を示す図である。
【図３ｆ】第１の実施形態によるＭＥＳＦＥＴ構成の製造を示す図である。
【図３ｇ】第１の実施形態によるＭＥＳＦＥＴ構成の製造を示す図である。
【図３ｈ】第１の実施形態によるＭＥＳＦＥＴ構成の製造を示す図である。
【図３ｉ】第１の実施形態によるＭＥＳＦＥＴ構成の製造を示す図である。
【図４ａ】第２の実施形態によるＭＥＳＦＥＴ構成の製造を示す図である。
【図４ｂ】第２の実施形態によるＭＥＳＦＥＴ構成の製造を示す図である。
【図４ｃ】第２の実施形態によるＭＥＳＦＥＴ構成の製造を示す図である。
【図４ｄ】第２の実施形態によるＭＥＳＦＥＴ構成の製造を示す図である。
【図５ａ】ＭＥＳＦＥＴ構成への上部ゲート、ソース、およびドレイン電極の追加を示す図である。
【図５ｂ】ＭＥＳＦＥＴ構成への上部ゲート、ソース、およびドレイン電極の追加を示す図である。
【図５ｃ】ＭＥＳＦＥＴ構成への上部ゲート、ソース、およびドレイン電極の追加を示す図である。
【図５ｄ】ＭＥＳＦＥＴ構成への上部ゲート、ソース、およびドレイン電極の追加を示す図である。
【図５ｅ】ＭＥＳＦＥＴ構成への上部ゲート、ソース、およびドレイン電極の追加を示す図である。
【図６ａ】第４の実施形態によるＭＥＳＦＥＴ構成の製造を示す図である。
【図６ｂ】第４の実施形態によるＭＥＳＦＥＴ構成の製造を示す図である。
【図７ａ】第５の実施形態によるＭＥＳＦＥＴ構成の製造を示す図である。
【図７ｂ】第５の実施形態によるＭＥＳＦＥＴ構成の製造を示す図である。
【図７ｃ】第５の実施形態によるＭＥＳＦＥＴ構成の製造を示す図である。
【図７ｄ】第５の実施形態によるＭＥＳＦＥＴ構成の製造を示す図である。
【図７ｅ】第５の実施形態によるＭＥＳＦＥＴ構成の製造を示す図である。
【図７ｆ】第５の実施形態によるＭＥＳＦＥＴ構成の製造を示す図である。
【図７ｇ】第５の実施形態によるＭＥＳＦＥＴ構成の製造を示す図である。
【図７ｈ】第５の実施形態によるＭＥＳＦＥＴ構成の製造を示す図である。
【図７ｉ】第５の実施形態によるＭＥＳＦＥＴ構成の製造を示す図である。
【図７ｊ】第５の実施形態によるＭＥＳＦＥＴ構成の製造を示す図である。
【図８ａ】ＭＥＳＦＥＴトランジスタ構成のピクセルジオメトリの例を示す図である。
【図８ｂ】ＭＥＳＦＥＴトランジスタ構成のピクセルジオメトリの例を示す図である。
【発明を実施するための形態】
【００１３】
図１は、上部に４つの配線層があるＣＭＯＳ基板を概略的に示している。基板自体は、例えば、ｐウェル１９１およびｎウェル１９２を有するｐドープシリコン基板１９であってもよい。ＣＭＯＳ基板の能動素子は、ソース電極１８Ｓ、ゲート電極１８Ｇおよびドレイン電極１８Ｄを有するｎＭＯＳトランジスタと、それぞれソース電極１９Ｓ、ゲート電極１９Ｇおよびドレイン電極１９Ｄを有するｐＭＯＳトランジスタとを含み得る。ゲート電極１８Ｇおよび１９Ｇは、少なくとも配線層内の金属相互接続と同程度の導電性にすることができる。場合によっては、ゲート電極は配線層の金属部分と同じ金属から作製されてもよい。配線層の数が少ない場合、ゲート電極１８Ｇおよび１９Ｇが、以下で説明するＭＥＳＦＥＴ電極の１つを形成することさえできる。
【００１４】
ＣＭＯＳデバイスの異なる部分間の相互接続は、基板１９の上部の配線層１７のスタックに堆積することができる。このスタック１７の層は、キャパシタ、抵抗器、またはコイルなどの受動素子１９３を含むことができる。様々な要素を互いに接続する水平導電性コネクタ、および、スタックの最上部まで延在し、ＣＭＯＳ回路への外部接続を容易にする垂直導電性ピラー１７４を、配線層１７内に形成することができる。配線層１７はまた、配線層内の導電体を互いに分離する誘電体材料１７５を備えることができる。
【００１５】
配線層１７の数は、通常、すべての電気素子（トランジスタ、キャパシタ、抵抗など）を相互接続するのに必要な最小数である。通常、ｎＭＯＳおよび／またはｐＭＯＳゲート層（複数可）の上の配線層の最小数は１である。配線層は１つまたは複数の材料層から構成することができる。各配線層に多くの材料層がある場合、これらの層は通常、互いの上にあり、例えば、第１の層は熱放散を提供し、他の層（複数可）は、トランジスタと、抵抗、キャパシタ、コイルなどの他の要素との間の電気接続を提供する。配線層の厚みに制限はない。配線層は、トランジスタの導電チャネルとして機能する場合は、１原子層（グラフェン、ＭｏＳ２、または任意の２Ｄ材料の層など）程度の薄さとすることができる。
【００１６】
ｎＭＯＳおよびｐＭＯＳゲート材料層を含む配線層１７の製造を任意の段階で一時停止し、下にある配線層およびシリコン基板の要素に接続されてもよくまたは接続されなくてもよい追加の電気接点を、最上層の上にパターニングすることが可能である。図１は、ＣＭＯＳ基板上に堆積されるＭＥＳＦＥＴトランジスタのソース電極、ゲート電極、およびドレイン電極をそれぞれ形成することができる、最上の配線層内の３つの接点１１Ｓ、１１Ｇ、および１１Ｄを示す。
【００１７】
上部に配線があるＣＭＯＳ基板は、光センサとの直接統合に一定の制約を課す。ＣＭＯＳ回路内の金属配線１７４、１１Ｓ、１１Ｇ、１１Ｄは、主にアルミニウムを含むことができる。配線は、例えば、アルミニウム−銅（数パーセントの銅を含む）またはアルミニウム−シリコン、または同様の材料を含んでもよい。このような配線材料は、通常、後の処理の最高温度を約４００〜４５０℃（使用する正確な組成によって異なる）に制限する。したがって、光センサを形成する材料は、比較的低温で処理可能でなければならない。にもかかわらず、材料は十分な光吸収を示さなければならず、電界効果トランジスタの場合には、光センサとして動作可能であるために、チャネルにおける十分なキャリア移動度も示さなければならない。
【００１８】
本開示は、基板表面上に少なくとも１つの配線層を有する水平基板を備える金属−半導体電界効果トランジスタ構成について説明する。最上の配線層は、第１の底部ソース電極を有する第１のソース領域、第１の底部ドレイン電極を有する第１のドレイン領域、および第１の底部ゲート電極を有する第１のゲート領域を備える。底部ソース電極、底部ドレイン電極および底部ゲート電極の各々は、少なくとも導電性の第１の金属接点を備える。
【００１９】
当該構成はまた、第１の底部ソース電極、第１の底部ドレイン電極および第１の底部ゲート電極を少なくとも部分的に覆う第１の半導体チャネル層をも備える。第１の底部ソース電極と第１の半導体チャネル層との間の界面はオーミック接合であり、第１の底部ドレイン電極と第１の半導体チャネル層との間の界面はオーミック接合であり、第１の底部ゲート電極と第１の半導体チャネル層との間の界面はショットキー接合である。
【００２０】
本開示では、「水平」という用語は、図１のｘ軸によって部分的に示されるｘｙ平面を指し、一方、「垂直」という用語は、ｚ方向を指す。「上部」、「底部」、「垂直」および「水平」などの用語は、デバイスが製造されるとき、またはデバイスが使用されているときの基板の向きについて一切暗示しない。装置および基板は、使用および製造中に任意の適切な方向、例えば、本開示で「水平」として参照される層が垂直になるように横向きにすることができる。言い換えれば、「水平」および「垂直」という用語は、２つの直交する方向を定義するに過ぎず、当該方向の一方は基板表面に平行であり、他方は当該表面に垂直である。
【００２１】
本開示において、「覆う」という動詞は、直接接触による垂直方向の位置整合を指す。第１の層が所与の領域上で第２の層を「覆う」場合、第１の層と第２の層とは当該領域上で垂直に位置整合し、互いに直接接触している。言い換えれば、２つの層は、基板の所与の領域上に順次堆積されている。最初に当該領域上に第２の層が堆積され、次に同じ領域上に第１の層が堆積されているため、２つの層は垂直に位置整合している。したがって、当該領域内では、第２の層は垂直方向で第１の層の下にある。第１の層と第２の層との間に他の層が存在しないため、第１の層は当該領域内で第２の層を「覆う」。
【００２２】
動詞「覆う」は、さらなる修飾語句なしで使用される場合、第２の層の領域が第１の層によって覆われていない完全な垂直位置整合を参照する。「部分的に覆う」などの修飾された表現は、第１の層によって覆われていない第２の層の領域がある、部分的な垂直位置整合を参照するために使用される。「少なくとも部分的に覆う」などの修飾表現は、完全または部分的のいずれかであり得る垂直位置整合を指すために使用される。
【００２３】
本開示では、「上にある（ｏｖｅｒｌｉｅ）」および「下にある（ｕｎｄｅｒｌｉｅ）」という動詞は、直接接触することのない垂直方向の配置を指す。第１の層が所与の領域上で第２の層の「上にある」または「下にある」場合、第１の層と第２の層とは垂直に位置整合するが、互いに直接接触していない。言い換えれば、２つの層は両方とも基板の所与の領域上に堆積されているが、第３の介在する層が２つの層の間に堆積されている。当該３つの層はすべて、当該領域上で垂直方向に位置整合している。
【００２４】
直接の物理的接触に加えて、「と接触している」という用語は、本開示において、いくつかの文脈では、直接的な物理的接触のない電気的接触を意味することができる。言い換えると、第１の層または第１の層の一部が第２の層と接触している場合、第１の層は、特殊な電子または正孔輸送／遮断層などの中間層によって第２の層から物理的に分離することができるが、電荷担体が中間層を通過することを可能にするように、中間層が十分に薄いので、依然として第２の層と接触している。電荷担体が、例えばトンネリングによって中間層を通過することができる場合、第１の層は、依然として第２の層と「接触している」と考えることができる。第１の層は、電流が流れない界面において第２の層と直接物理的に接触することもできる。
【００２５】
電極と半導体チャネル層との間の接合タイプは、それぞれの材料によって決まる。また、接合タイプは、チャネル層を形成する半導体材料中のドーピングレベルによっても影響される。より一般的には、接合タイプは、（ｉ）界面に最も近い電極内の層の材料と（ｉｉ）半導体チャネルの材料との間の仕事関数の差によって決まる。オーミック接合は線形の電流−電圧関係を呈し、一方、ショットキー接合は整流、非線形の電流−電圧関係を呈する。ほとんどの金属−半導体接合の場合、整流電圧は通常、様々にドープされた半導体間の典型的なｐｎ接合の整流電圧よりも低くなる。
【００２６】
ＭＥＳＦＥＴトランジスタは、ドレイン−ソース間電圧ＶＤＳによりソース電極からドレイン電極へとトランジスタチャネルを通って電流を駆動することによって動作する。ゲート電圧ＶＧが同時にゲートに印加されると、チャネル内に空乏領域が生じ、ソース−ドレイン電流に大きな影響を与える。ゲート電圧が十分であり、印加されるソース−ドレイン電圧およびチャネル導電率が十分に低い場合、ソース−ドレイン電流を完全に遮断することができる。当該事例において、ＭＥＳＦＥＴトランジスタは、非常に漏れ電流の低いオフ状態に切り替えることができ、必要に応じてソースからドレインへの電流を制御するゲート電圧によってオン状態にすることができるため、論理素子として作用することができる。
【００２７】
ダイオード構造とは対照的に、トランジスタには電力増幅がある。したがって、光信号の検出に加えて、トランジスタは、検出された信号を増幅し、検出された信号がアナログデジタル変換器（複数可）に供給されてさらにバッファリングされる前に必要な第１の増幅段（複数可）を実施することができる。ＭＥＳＦＥＴトランジスタはアレイイメージャのスイッチとしても作用することができ、ＣＭＯＳ技術において利用可能なｎＭＯＳおよびｐＭＯＳを使用する行または列のスイッチを置き換えることができる。
【００２８】
ＭＥＳＦＥＴトランジスタを光センサとして使用する場合、強度が測定される電磁放射は半導体チャネル層に誘導され、半導体チャネル層において少なくとも一部が吸収される。吸収された放射によって放出される電荷担体はまた、チャネルの導電率を変調し、当該光に依存する伝導率の変化は、入射放射の強度に比例する。
【００２９】
電圧値ＶＤＳおよびＶＧは、原則として自由に選択可能であり、選択される材料に依存する。最大の光感度に到達することができる動作点を決定するために、実践的実験がＭＥＳＦＥＴトランジスタに必要である。無論、他の設計上の制約によって、利用可能なソース−ドレイン電圧およびゲート電圧に制限が設定される場合もある。
【００３０】
本開示では、「電極」という用語は、半導体チャネルと接触している導電要素を指す。当該要素は１つまたは２つの層を備えることができる。電極内の１つの層は金属接点であり得る。「金属接点」という用語は、基板表面もしくは配線層のスタックのいずれかに最初に堆積される、または、ＭＥＳＦＥＴトランジスタの製造が始まるときに基板表面もしくは配線層のスタック上にすでに存在する、パターン化導電層の一部を指す。パターン化導電層は、配線層の一部を形成してもよく、および／または、パターン化導電層は、ＣＭＯＳ基板内のｎＭＯＳおよびｐＭＯＳトランジスタのゲート材料層を形成してもよい。
【００３１】
単層電極では、金属接点が電極の唯一の層を形成する。二層電極では、追加の界面接点が金属接点の上に堆積され、結果、電極と半導体チャネル層との間の接合が、金属接点ではなく界面接点によって形成される。界面接点の材料を適切に選択することにより、電極／チャネル接合の電気特性を調整することができる。
【００３２】
図２は、基板２９の表面上の単層電極２１および二層電極２２を示す。単層電極２１は、金属接点２１１のみを備える。二層電極２２は、金属接点２１２と界面接点２２２の両方を備える。電極は、配線層の一部を形成することもできる。
【００３３】
以下の実施形態で説明するように、半導体チャネル層の材料および金属接点に使用される材料（複数可）に応じて、界面接点は、各電極／チャネル界面に所望の接合タイプを形成するために、電極内に一切含まれなくてもよく、または代替的にゲート電極内にのみ含まれてもよく、または代替的にソース電極およびドレイン電極内にのみ含まれてもよく、または代替的にすべての電極内に含まれてもよい。
【００３４】
（第１の実施形態）
図３ａ〜図３ｉは、第１の実施形態による金属−半導体電界効果トランジスタ構成を製造する方法を示す。この実施形態では、第１の底部ソース電極はまた、第１の半導体チャネル層によって覆われ、第１のソース領域内の第１の金属接点を覆う第１の界面接点を含み、第１の底部ドレイン電極はまた、第１の半導体チャネル層によって覆われ、第１のドレイン領域内の第１の金属接点を覆う第１の界面接点を含み、結果、第１の界面接点は、第１のソース領域およびドレイン領域内の第１の半導体チャネル層への界面を形成する。半導体チャネル層は、ナノ結晶、ナノプレートレット、量子ドット、または薄膜を用いて、単層として、または半導体要素の多くの層を備えたスタックとして形成することができる。
【００３５】
図３ａにおいて、３０Ｓは基板表面上の第１のソース領域を示し、３０Ｇは第１のゲート領域を示し、３０Ｄは第１のドレイン領域を示す。３１Ｓ、３１Ｇ、３１Ｄは、配線層３７１内に形成された金属接点である。配線層３７１は、図３ａの層３７２などの他の配線層を覆うことができる。代替的に、配線層は基板の表面を覆ってもよい（当該選択肢は図示されていない）。
【００３６】
配線層３７１は、図３ａの３１５などに、他の目的のための導電体として使用され得る他の接点を含んでもよい。配線層３７１は、金属接点３１Ｓ、３１Ｇおよび３１Ｄを配線層のスタック内の他の接点から分離する絶縁材料３９を含むことができる。図１に示されているものなどの、配線層がＣＭＯＳ基板に積層された基板では、垂直導電性ピラー３７４が、任意選択的に金属接点の一部またはすべてから下向きに延伸する。言い換えれば、金属接点は、下にある回路に垂直に接続されてもよく、および／または同じ水平面内の回路に水平に接続されてもよい。
【００３７】
図を簡略化するために、下にある配線層３７２は、残りの図には示されない。基板表面上に積み重ねられた配線層、または代替的に基板表面上のただ１つの配線層を有する、当該実施形態に示される構成はまた、後続の実施形態のいずれにおいても使用され得る。本開示において提示される任意の実施形態において、基板は、ＣＭＯＳ基板であってもよい。
【００３８】
図３ａでは、金属接点３１Ｓ、３１Ｇおよび３１Ｄはすべて同じ材料から作製され、材料は例えばアルミニウム、またはＡｌ、Ａｌ−Ｃｕおよび／もしくはＡｌ−Ｓｉの混合物であってよい。当該材料が半導体チャネル層３３１とともに形成する接合は、当該層のために選択された半導体材料に依存する（図３ｇを参照）。上記で示したように、半導体材料の主な要件は、比較的低温、好ましくは４００℃未満で処理可能であること、ならびに、ＭＥＳＦＥＴベースの光センサのトランジスタチャネルとして機能するのに十分な光吸収およびキャリア移動度を呈することである。
【００３９】
本開示で提示される任意の実施形態では、半導体チャネル層は、ＰｂＳ，ＰｂＳｅ，ＰｂＴｅ，ＣｄＳ，ＣｄＳｅ，ＣｄＴｅ，ＺｎＳ，ＺｎＯ，ＣｕＳ，Ｃｕ２Ｓ，Ｃｕ２Ｓｅ，ＣＺＴＳ，ＭｎＳ，Ｂｉ２Ｓ３，Ａｇ２Ｓ，Ａｇ２Ｓｅ，ＨｇＴｅ，ＨｇＣｄＴｅ，ＧａＳｅ，ＭｏＳ２，ＣＩＳ，ＩｎＡｓ，ＩｎＳｂ，Ｇｅ，Ｓｉ、グラフェンからなる群から選択される半導体ナノ結晶、コロイド量子ドットもしくはナノベルト材料、または前述のコア／シェル構成要素のいずれかを有するコア／シェルナノ結晶、または同じ機能を備えた同様の元素材料もしくはそれらの対を含んでもよい。ソース、ドレイン、およびゲート電極に適切な材料を選択することにより、これらの材料の層にオーミックおよびショットキー接点の両方を製造することができる。
【００４０】
代替的に、本開示に提示される実施形態のいずれかにおいて、半導体チャネル層は、金属カルコゲニド、金属ハロゲン化物、またはハイブリッドハロゲン化物ペロブスカイトを含むホスト材料に埋め込まれた先行する半導体ナノ結晶またはコロイド量子ドットのいずれかを含んでもよい。金属カルコゲニドは、一般式ＭＥｎを有し得、ここで、Ｅは、Ｓ、ＳｅまたはＴｅであり、例えば、ＡｓＳｘ，ＣｄＳ，ＣｄＳｅ，ＣｄＴｅ，ＣｕＩｎＳ２，ＳｎＳｘ，Ｉｎ２ＳｅまたはＢｉ２Ｔｅ３であってもよい。金属ハロゲン化物は一般式ＭＸｎを有することができ、ここでＭはＰｂ、Ｂｉ、Ｃｄ、Ｉｎ、Ｚｎ、Ｓｎ、Ｃｕ、Ｆｅ、Ｇａ、ＬｉまたはＳｂであり、ＸはＩ、ＢｒまたはＣｌであり、例えばＰｂＩ２またはＢｉＩ３であってもよい。ハイブリッドハロゲン化物ペロブスカイトは、一般式ＡＢＸ３を有することができ、ここでＡはＣｓ、ＣＨ３ＮＨ３またはＮＨ２ＣＨ２＝ＮＨ２であり、ＢはＰｂまたはＳｎであり、ＸはＣｌ、ＢｒまたはＩである。
【００４１】
ホスト材料への量子ドット装填量は、１％と９０％との間で変化し得る。半導体ナノ結晶または量子ドットの直径は、例えば、２〜２０ｎｍの範囲内であってよい。半導体チャネル層は、使用される材料の光学バンドギャップによって定義される、０．４〜５μｍの波長範囲内で実質的な光吸収を提供することができる。
【００４２】
上記の半導体材料上のキャッピング配位子は、有機分子もしくは無機分子、または両方の組み合わせを含んでもよい。有機配位子は、限定ではないが、１，２−エタンジチオール、３−メルカプトプロピオン酸、ベンゼンチオールなどのようなアルキルまたはアリールチオールを含む。有機配位子はまた、アルキルまたはアリールアミン、Ｎ−複素環、例えば、１，２−エチレンジアミン、ピリジンなどを含んでもよい。無機配位子は、原子ハロゲン（Ｉ、Ｂｒ、Ｃｌ）、疑似ハロゲン（ＳＣＮ）、またはカルコゲン（Ｓ、Ｓｅ）を含んでもよい。無機配位子はまた、金属ハロゲン化物または金属カルコゲニドを含んでもよい。
【００４３】
しかしながら、本開示において提示される実施形態のいずれにおいても、半導体チャネル層はまた、結晶またはアモルファス構造を有する薄膜半導体層であってもよい。薄膜半導体層は、ＰｂＳ，ＰｂＳｅ，ＰｂＴｅ，ＣｄＳ，ＣｄＳｅ，ＣｄＴｅ，ＺｎＳ，ＺｎＯ，ＣｕＳ，Ｃｕ２Ｓ，Ｃｕ２Ｓｅ，ＣＺＴＳ，ＭｎＳ，Ｂｉ２Ｓ３，Ａｇ２Ｓ，Ａｇ２Ｓｅ，ＨｇＴｅ，ＨｇＣｄＴｅ，ＧａＳｅ，ＭｏＳ２，ＣＩＳ，ＩｎＡｓ，ＩｎＳｂ，Ｇｅ，またはＳｉから成る群から選択される材料を含んでもよい。
【００４４】
界面接点材料は、アルミニウム、インジウム、金、チタン、パラジウムなどの金属、および／またはクロム−金などの金属合金を含んでもよい。酸化インジウムスズまたは酸化亜鉛などの導電性酸化物も、界面接点材料として使用されてもよい。
【００４５】
本開示の任意の実施形態に記載されている界面接点、半導体チャネル層および上部電極は、例えば、化学気相成長、原子層堆積、または同様の方法で基板上に堆積されてもよい。場合によっては、半導体チャネル層の光学特性は、材料に応じて例えば８０〜１５０℃などの低温においてアニーリングすることによって改善することができる。
【００４６】
例として、チャネル層３３１に使用される半導体材料はＰｂＳであってもよく、金属接点３１Ｓ、３１Ｇおよび３１Ｄに使用される材料はアルミニウムまたはチタンであってもよい。当該事例において、金属接点とチャネル層との間の接合は、互いに直接接触している場合は、ショットキー接合である。言い換えると、例えば、底部ゲート電極が金属接点のみからなり、したがって界面接点が存在しない場合、底部ゲート電極と半導体チャネルとの間の接合は、ショットキー接合である。
【００４７】
したがって、当該材料選択では、半導体チャネルとの接合部をオーミックタイプに変更するために、ソース電極およびドレイン電極内に界面接点が必要である。図３ｂでは、第１の開口部３８１が、第１のソース領域および第１のドレイン領域内の絶縁材料３９内にエッチングされている。次に、第１の界面接点材料３２の層を含む層が、少なくとも上記開口部３８１を覆うように、配線層３７１の上に堆積され得る。上記の例示的な材料選択、すなわち、３１Ｓ、３１Ｇおよび３１Ｄにおけるアルミニウム、ならびに半導体チャネル３３１におけるＰｂＳにより、第１の界面接点材料は、例えば、金（Ａｕ）であり得る。次に、層３２をパターニングして、界面接点３２Ｓおよび３２Ｄを形成することができる。金属接点３１Ｓおよび界面接点３２Ｓは、ここで共に底部ソース電極を形成し、一方、金属接点３１Ｄおよび界面接点３２Ｄは、ここで共に底部ドレイン電極を形成し、一方、金属接点３１Ｇは単独で底部ゲート電極を形成する。
【００４８】
第２の開口部３８２を第１のゲート領域内の絶縁材料３９にエッチングすることができ、次に半導体チャネル材料３３（この例ではＰｂＳ）の層を配線層３７１の上に堆積し、任意選択的に、当該層が図３ｇに示すように、少なくとも第１のソース、ゲート、およびドレイン領域ならびに介在する領域を覆うようにパターニングすることができる。選択された材料の特性に起因して、界面接点３２Ｓ／３２Ｄと半導体チャネル３３１との間の接合はオーミックであり、一方、金属接点３１Ｇと半導体チャネル３３１との間の接合はショットキー接合である。したがって、配線層上にＭＥＳＦＥＴトランジスタが形成されている。
【００４９】
図３ｈに示されるように、１つまたは複数のパッシベーション層３９２を、ＭＥＳＦＥＴトランジスタを覆うように基板上に堆積することができる。パッシベーション層は透明であってもよく、反射防止特性を有してもよい。配線層内の１つまたは複数の電極または金属接点がパッシベーション層３９２の上方の回路に接続される場合、第３の開口部３８３を、任意選択的にパッシベーション層内に形成してもよい。
【００５０】
（第２の実施形態）
図４ａ〜図４ｄは、第２の実施形態による金属−半導体電界効果トランジスタ構成を製造する方法を示す。第２の実施形態では、第１の底部ゲート電極はまた、第１の半導体チャネル層によって覆われ、かつ第１のゲート領域内の第１の金属接点を覆う第２の界面接点も含み、結果、第２の界面接点は第１のゲート領域内の第１の半導体チャネル層への界面を形成する。
【００５１】
第２の実施形態は任意選択的に第１の実施形態と組み合わされてもよく、結果、第１の底部ソース電極はここでも、第１の半導体チャネル層によって覆われ、かつ第１のソース領域内の第１の金属接点を覆う第１の界面接点を含み、第１の底部ドレイン電極は、第１の半導体チャネル層によって覆われ、かつ第１のドレイン領域内の第１の金属接点を覆う第１の界面接点を含み、結果、第１の界面接点は、第１のソース領域およびドレイン領域内の第１の半導体チャネル層への界面を形成する。代替的に、第１の底部ソース電極および第１の底部ドレイン電極は、金属接点のみを含み、界面接点を含まなくてもよい。前の実施形態と同様に、上記選択は、各界面において所望の接合が形成されるように、選択された材料に基づいて行われる。
【００５２】
図４ａ〜図４ｄは、第１の底部ソース電極および第１の底部ドレイン電極の界面接点の方法を示している。参照符号４１Ｓ，４１Ｇ，４１Ｄ，４２Ｓおよび４２Ｄは、図３ｄの参照符号３１Ｓ，３１Ｇ，３１Ｄ，３２Ｓおよび３２Ｄに対応する。
【００５３】
図４ａは、図３ｅに示されるステップの後に実行され得る方法ステップを示す。例として、図４ｄのチャネル層４３１に使用される半導体材料はＰｂＳであってもよく、金属接点４１Ｓ、４１Ｇおよび４１Ｄに使用される材料はここでもアルミニウムであってもよい。界面接点４２Ｓおよび４２Ｄを形成する第１の界面接点材料は、例えば、金（Ａｕ）であってもよい。図４ａに示すように、例えばアルミニウムまたはチタンなどの第２の界面接点材料４４の層４４を、少なくとも第１のソース、ゲートおよびドレイン領域を覆うように堆積させることができる。この層は、図４ｂに示されるように、第２の界面接点材料が第１のゲート領域内に界面接点４４Ｇを形成するようにパターニングすることができる。
【００５４】
次に、ＭＥＳＦＥＴトランジスタのチャネル４３１を形成する半導体材料４３を、図４ｃおよび図４ｄに示されるように、少なくとも第１のソース、ゲートおよびドレイン領域ならびに介在領域を覆うように堆積することができ、任意選択的にパターニングすることができる。選択された材料の特性に起因して、界面接点４２Ｓ／４２Ｄと半導体チャネル４３１との間の接合はオーミックであり、一方、界面接点４４Ｇと半導体チャネル４３１との間の接合はショットキー接合である。したがって、配線層上にＭＥＳＦＥＴトランジスタが形成されている。図３ｈ〜図３ｉに示される任意選択のパターニングを伴うパッシベーション工程がまた、第２の実施形態において実行されてもよい。
【００５５】
代替的に、第１の底部ソース電極および第１の底部ドレイン電極が金属接点のみを含み、界面接点を含まない場合、図３ｂに示されるプロセスステップは、代わりに第１のゲート領域３０Ｇのみに第１の開口部を形成することを含むが、第１のソース領域３０Ｓまたは第１のドレイン領域３０Ｄには形成しない。次に、プロセスは、第１のゲート領域の上に第２の界面接点材料を堆積させること、第１のソース領域および第１のドレイン領域内に第２の開口部を形成すること、ならびに上記領域および介在する領域のすべての上に半導体材料４３１を堆積させることを含む。上記代替シーケンスは、図３ａ〜図３ｉおよび図４ａ〜図４ｄに示されたシーケンスの単なる変形形態であるため、別個に示さない。上記代替シーケンスは、金属接点が半導体材料へのオーミック接合を形成するときに使用することができるが、チャネル層とのショットキー接合を形成するためには底部ゲート電極内に界面接点が必要である。
【００５６】
（第３の実施形態）
上部ゲート電極は、本開示に提示される他の実施形態のいずれかに追加され得る。上部ゲートは、半導体チャネル層内のショットキー接合の垂直深さを増加させることができ、当該増大は、非常に厚いアクティブＭＥＳＦＥＴチャネル層（例えば、ナノ結晶またはナノプレートレット）が使用されている場合に有用であり得る。したがって、上部ゲートは、ＭＥＳＦＥＴトランジスタの感光応答を変化させ、安定させることができる。
【００５７】
図５ａ〜図５ｄは、第１の実施形態によるデバイスへの上部ゲート電極の追加を示しているが、同じ方法を他の実施形態のいずれかと組み合わせて適用することができる。参照符号５１Ｓ，５１Ｇ，５１Ｄ，５２Ｓおよび５２Ｄは、図３ｄの参照符号３１Ｓ，３１Ｇ，３１Ｄ，３２Ｓおよび３２Ｄに対応する。
【００５８】
第３の実施形態では、ＭＥＳＦＥＴトランジスタ構成は、第１のゲート領域内の第１の半導体チャネル層を少なくとも部分的に覆う第１の上部ゲート電極をさらに備える。図５ａは、図３ｇに示されているステップに従うことができるプロセスステップを示している。層上部ゲート材料５５は、少なくとも半導体チャネル５３１を覆うように基板上に堆積され、次に、図５ｂに示すように、第１のゲート領域内のチャネルを覆うようにパターン化される。したがって、チャネル５３１上に上部ゲート電極５５Ｇが形成される。上部ゲート電極５５Ｇは、第１のゲート領域を越えて延在してもよい。対応するプロセスは、図４ｄに示すステップの後に実行することができる。
【００５９】
上部ゲート電極の材料は、半導体チャネル５３１へのショットキー接合を形成するようなものであるべきである。しかし、上部電極は好ましくは少なくとも部分的に透明であるべきであるため、上部ゲート電極の材料は、底部ゲート電極内の金属接点または界面接点と同じ材料である必要はない。第１の実施形態のように、半導体チャネル内の材料が例えばＰｂＳ、ＰｂＳｅなどである場合、上部ゲート電極は、例えばＩＴＯまたはグラフェンなどの透明導電性酸化物から作製されてもよい。代替的に、他の半導体チャネル材料では、上部ゲート電極の材料は、例えば、アルミニウムまたはチタンから作製されてもよい。
【００６０】
上部ゲート電極では、材料を自由に選択することができるため、通常、別個の界面接点は必要ない。所与のチャネル材料への所望の接点を作製するために適切に透明で導電性の材料が利用できない場合、上部ゲート電極を省略してもよい。
【００６１】
次に、図５ｃ〜図５ｄに示すように、パッシベーション層５９２を基板上に堆積することができ、上部接触のための開口部５８４をパッシベーション層に開けることができる。図５ｄが示すように、上部ゲート電極は通常、上方から接触する必要がある。
【００６２】
本開示の任意の実施形態による構成は、第１のソース領域内の第１の半導体チャネル層を少なくとも部分的に覆う第１の上部ソース電極、および、第１のドレイン領域内の第１の半導体チャネル層を少なくとも部分的に覆う第１の上部ドレイン電極も備えることができる。上記電極は、電極パターンが第１のゲート領域の代わりに第１のソース領域および第１のドレイン領域の上に作製されることを除いて、図５ａ〜図５ｂに示される同じ方法で堆積することができる。
【００６３】
図５ｅは、それぞれ第１のソース領域および第１のドレイン領域内の第１の半導体チャネル層５３１を部分的に覆う上部ソース電極５５Ｓおよび上部ドレイン電極５５Ｄの追加を示す。図示の部分的被覆は、上部ソース電極５５Ｓおよび上部ドレイン電極５５Ｄが、それぞれ対応する界面接点５２Ｓおよび５２Ｄに電気的に接続されることを可能にする。上部ソース電極５５Ｓおよび上部ドレイン電極５５Ｄはまた、それぞれ第１のソース領域および第１のドレイン領域内の第１の半導体チャネル層５３１を完全に覆うこともできる。上記電極はまた、当該事例において、例えば、チャネル層５３１を過ぎてルーティングされる追加の電気接点を用いて、下にある界面接点に接続されてもよい。
【００６４】
上部ソース電極５５Ｓおよび上部ドレイン電極５５Ｄは、不透明であってもよく、または少なくとも部分的に透明であってもよい。当該上部電極と図５ｅの対応する界面接点との間に示される電気的接続により、半導体層の電荷密度を制限および／または制御することが可能になる。不透明材料が電極５５Ｓおよび５５Ｄに使用される場合、上記電極はまた、第１のソース領域および第１のドレイン領域が光学的に遮光されることを可能にする。
【００６５】
（第４の実施形態）
配線層の第１のゲート領域の金属接点が、第１のソース領域および第１のドレイン領域の金属接点とは異なる金属を含む場合、半導体チャネル６３１は、上記領域内のすべての金属接点上に直接堆積することができる。図６ａおよび図６ｂは、第１のソース領域６１Ｓおよびドレイン領域６１Ｄの金属接点が第１の金属材料から作製され、ゲート領域６１Ｇの金属接点が第２の金属材料から作製される構成を示す。再び例として、チャネルがＰｂＳから作製され、ソース電極６１Ｓおよびドレイン電極６１Ｄに適切に選択された材料、例えばインジウムまたは金が使用されていると仮定すると、底部ソース電極６１Ｓとチャネル６３１との間の接合はオーミックになり、底部ドレイン電極６１Ｄとチャネル６３１との間の接合は、オーミックになる。例えば、アルミニウムまたはチタンがゲート電極６１Ｇに使用される場合、底部ゲート電極６１Ｇとチャネル６３１との間の接合は、ショットキー接合になる。
【００６６】
図６ａ〜図６ｂに示す堆積プロセスは、前述の実施形態に示すプロセスよりも単純であるが、配線層内に２つの異なる種類の金属接点を堆積させるために、早期の製造段階において追加の堆積およびマスキングステップが代わりに必要である（図示せず）。
【００６７】
（第５の実施形態）
ＭＥＳＦＥＴ閾値電圧に応じて、ＭＥＳＦＥＴトランジスタは、エンハンスメント型（Ｅ型）ＭＥＳＦＥＴ（ノーマリー「オフ」）またはデプレッション型（Ｄ型）ＭＥＳＦＥＴ（ノーマリー「オン」）として特徴付けることができる。ＭＥＳＦＥＴ閾値電圧は、半導体チャネル層のドーピング、当該層の厚さ、および、ゲート電極と半導体チャネルとの間の仕事関数の差などの材料パラメータに依存する。
【００６８】
２つのゲート領域内に半導体チャネル層を別様にドープするか、または、ゲート電極に異なる材料を用いて２つのＭＥＳＦＥＴトランジスタを作製することによって、Ｅ型とＤ型の両方のＭＥＳＦＥＴを同じ基板上に作製することが可能である。ドーピングプロファイルのシフトは、ほとんどの半導体チャネル材料に実装するのが比較的複雑になる可能性があるため、通常、後者のアプローチが好ましいものであり得る。
【００６９】
当該第５の実施形態は、２つのＭＥＳＦＥＴトランジスタが同じ基板上に作製される金属−半導体電界効果トランジスタ構成を説明する。前述の実施形態で説明した第１のＭＥＳＦＥＴトランジスタのいずれかに対応し得る第１のＭＥＳＦＥＴトランジスタに加えて、当該構成は、第１のＭＥＳＦＥＴトランジスタと同じ基板表面上に第２のＭＥＳＦＥＴトランジスタを含み、最上部の配線層はまた、第２の底部ソース電極を有する第２のソース領域、第２の底部ドレイン電極を有する第２のドレイン領域、および、第２の底部ゲート電極を有する第２のゲート領域も備え、第２の底部ソース電極、第２の底部ドレイン電極および第２の底部ゲート電極の各々は、少なくとも導電性の第２の金属接点を備える。
【００７０】
当該構成はまた、第２の底部ソース電極、第２の底部ドレイン電極および第２の底部ゲート電極を少なくとも部分的に覆う第２の半導体チャネル層をも備える。第２の底部ソース電極と第２の半導体チャネル層との間の界面はオーミック接合であり、第２の底部ドレイン電極と第２の半導体チャネル層との間の界面はオーミック接合であり、第２の底部ゲート電極と第２の半導体チャネル層との間の界面はショットキー接合である。第１のＭＥＳＦＥＴトランジスタおよび第２のＭＥＳＦＥＴトランジスタの一方はエンハンスメント型ＭＥＳＦＥＴであり、第１のＭＥＳＦＥＴトランジスタおよび第２のＭＥＳＦＥＴトランジスタの他方はデプレッション型ＭＥＳＦＥＴである。
【００７１】
図７ａ〜図７ｊは、第５の実施形態によるＭＥＳＦＥＴトランジスタ構成の製造方法を示す。図７ａは、例えば、ＣＭＯＳ基板であってもよい基板上の最上部の配線層を示す。最上部の配線層は、複数の金属／金属接点および絶縁層７９を含む。参照符号７０Ｓ、７０Ｇ、７０Ｄ、７１Ｓ１、７１Ｇ１および７１Ｄ１は、図３ａの参照符号３０Ｓ、３０Ｇ、３０Ｄ、３１Ｓ、３１Ｇおよび３１Ｄに対応している。最上部の配線層はまた、第２のソース領域７５Ｓ、第２のゲート領域７５Ｇおよび第２のドレイン領域７５Ｄも含む。
【００７２】
図７ａ〜図７ｊに示す例では、対応する金属接点７１Ｄ２、７１Ｇ２、７１Ｓ２はすべて同じ金属から作製される。第１のＭＥＳＦＥＴトランジスタの金属接点７１Ｓ１、７１Ｇ１および７１Ｄ１も同じ金属から作製される。接点７１Ｇ１と７１Ｇ２とが異なる金属から作製される場合、図６ａ〜図６ｂに示されているものと同様のプロセスステップを使用することができる。
【００７３】
例に戻ると、図７ｂでは、第１の開口部７８５が絶縁材料７９内に形成されており、次に、図７ｃにおいて第１の界面接点材料７２の層が最上部の配線層上に堆積される。材料７２が部分的にエッチングされた後、配線層は、金属接点７１Ｓ１および界面接点７２Ｓ１を備えた第１の底部ソース電極、金属接点７１Ｓ２および界面接点７２Ｓ２を備えた第２の底部ソース電極、金属接点７１Ｄ１および界面接点７２Ｄ１を備えた第１の底部ドレイン電極、ならびに、金属接点７１Ｄ２および界面接点７２Ｄ２を備えた第２の底部ドレイン電極を備える。
【００７４】
次に、図７ｅに示すように、第２の開口部７８６を、第２のゲート領域７５Ｇ内の絶縁材料７９にエッチングすることができる。図７ｆおよび図７ｇに示されるように、第２の界面接点材料７４を使用して、第２の開口部を充填することができる。したがって、第２のゲート領域７５Ｇ内の第２の底部ゲート電極は、金属接点７１Ｇ２および界面接点７４Ｇを備え、一方、第１の底部ゲート電極は、金属接点７１Ｇ１のみを備える。図７ｈでは、当該第１の底部ゲート電極に第３の開口部７８７が作製される。次に、図７ｉ〜７ｊに示すように、半導体材料の層７３を配線層上に堆積させ、任意選択的に、第１の半導体チャネル７３１が第１の底部ソース電極、第１の底部ゲート電極および第１の底部ドレイン電極を覆い、第２の半導体チャネル７３２が第２の底部ソース電極、第２の底部ゲート電極および第２の底部ドレイン電極を覆うように、パターニングすることができる。しかしながら、半導体材料が十分に低い導電率を有する場合、２つのＭＥＳＦＥＴトランジスタはまた、図７ｉの半導体材料のユニタリ層７３を共通チャネル層として利用することができる。当該事例において、２つのＭＥＳＦＥＴトランジスタは、大きなクロストークなしに独立して動作することができる。言い換えれば、第２の半導体チャネル層は、第１の半導体チャネル層と同じ層であってもよい。
【００７５】
当該第５の実施形態に利用することができる材料の１つの組み合わせは、例えば、第１の界面接点材料７２が金、ＩＴＯなどであってもよく、第２の界面接点材料７４がチタン、アルミニウムなどであってもよく、半導体材料７３がＰｂＳなどであってもよいものである。７３がＣｄＳである場合、第１の界面接点材料７２はＩｎ／Ａｕであり得、７４は金であり得る。当該材料選択により、ＭＥＳＦＥＴのソースおよびドレインにオーミック（非整流）接点が提供され、ＭＥＳＦＥＴゲートにショットキータイプ（整流）接点が提供される。上記目的に適した材料の中には、ＣＭＯＳ技術で通常使用されるアルミニウムベースの配線層の隣に追加のバリア層が必要なものがある。
【００７６】
図７ｊに示す実施形態では、第１のＭＥＳＦＥＴトランジスタのソース領域およびドレイン領域内の界面接点７２Ｓ１および７２Ｄ１が第１の界面接点とラベル付けされる場合、かつ、第１のＭＥＳＦＥＴトランジスタのゲート領域内の界面接点（任意選択であり、図７ａ〜図７ｊには示されていない）が第２の界面接点とラベル付けされる場合、第２の底部ソース電極は、第２の半導体チャネル層７３２によって覆われ、かつ第２のソース領域内で第２の金属接点７１Ｓ２を覆う第３の界面接点７２Ｓ２を備えることができ、第２の底部ドレイン電極は、第２の半導体チャネル層７３２によって覆われ、かつ第２のドレイン領域内で第２の金属接点７１Ｄ２を覆う第３の界面接点７２Ｄ２を備えることができ、結果、第３の界面接点７２Ｓ２および７２Ｄ２は、第２のソース領域および第２のドレイン領域内に第２の半導体チャネル層７３２への界面を形成する。
【００７７】
第２の底部ゲート電極は、第２の半導体チャネル層７３２によって覆われ、かつ第２のゲート領域内の第２の金属接点を覆う第４の界面接点７４Ｇを備えることができ、結果、第４の界面接点７４Ｇは第２のゲート領域内の第２の半導体チャネル層７３２への界面を形成する。
【００７８】
図７ａ〜図７ｊは、第３の界面接点が第１の界面接点７２Ｓ１および７２Ｄ１と同じ材料７２から作製される方法を示しているが、界面接点はまた、図７ｃにおいて２つの別個の堆積ステップが実行される場合、異なる材料からも作製され得る。
【００７９】
第３の実施形態および第４の実施形態に示されている任意選択の特徴は、第５の実施形態と併せて利用することもできる。言い換えれば、当該構成は、第２のゲート領域内の第２の半導体チャネル層７３２を少なくとも部分的に覆う第２の上部ゲート電極をさらに備えてもよい。
【００８０】
同様に、当該構成は、第２のソース領域内の第２の半導体チャネル層７３２を少なくとも部分的に覆う第２の上部ソース電極、および、第２のドレイン領域内の第２の半導体チャネル層７３２を少なくとも部分的に覆う第２の上部ドレイン電極も備えることができる。
【００８１】
さらに、２つのＭＥＳＦＥＴトランジスタのチャネル層に別個の半導体材料を利用することも可能である。当該代替実施態様では、例えば、図７ｅに２つの開口部７８６を作製することができ、第２の開口部（ここでは図示されていない）は、金属接点７１Ｇ１の上にある。次に、両方の界面接点が同じ材料を含むか、または、第１の界面接点が１つの材料を含み、第２の界面接点が別の材料を含むように、任意選択の界面接点を２つの開口部７８６内に堆積することができる。次に、第１の半導体材料から作製されている第１の半導体チャネル層を、第１の底部ソース電極、第１の底部ゲート電極、および第１の底部ドレイン電極の上に堆積させることができ、次に、第２の半導体材料から作製されている第２の半導体チャネル層を、第２の底部ソース電極、第２の底部ゲート電極、および第２の底部ドレイン電極の上に堆積させることができる。無論、２つのトランジスタの上に異なる材料が堆積されるたびに、追加のマスキングおよびエッチングのステップが必要であり、必要な処理ステップがより少ないより単純な構造を構築する方が好ましい場合がある。
【００８２】
図７ｉに示されているＥ型およびＤ型ＭＥＳＦＥＴは、非光学目的にも使用することができる。当該ＭＥＳＦＥＴは、例えば、論理素子または増幅器を形成する。上記ＥＤ−ＭＥＳＦＥＴ回路の消費電力は、多くの場合、ＣＭＯＳ回路の消費電力よりも低くなり得る。ＥＤ−ＭＥＳＦＥＴ回路は、下にあるＣＭＯＳ回路が利用しているものと同じであってもよい片面電源によって給電することができる。
【００８３】
（ピクセルの実施形態）
図８ａは、本開示において説明されるＭＥＳＦＥＴトランジスタの、光センサとして使用されるときのピクセルジオメトリを示す。同じジオメトリを、前述の実施形態のいずれにも使用することができる。当該例では、参照符号８０Ｓ、８０Ｇおよび８０Ｄは、それぞれ第１の実施形態の参照符号３０Ｓ、３０Ｇおよび３０Ｄに対応する。
【００８４】
ソース領域８０Ｓはピクセルの縁部にあり、ドレイン領域８０Ｄは中央にある。ゲート領域８０Ｇは、水平面においてドレイン領域を囲むように、ソース領域とドレイン領域との間の領域を占める。同じソース領域８０Ｓが複数のピクセルに延在し、それぞれのゲート領域およびドレイン領域を取り囲む場合、複数のピクセルは同じ底部ソース電極を共有することができる。ソース領域８０Ｓおよびドレイン領域８０Ｄは、互いに置換可能であり、結果、ドレイン領域は、代わりにソース領域を取り囲む。ピクセルの形状は、例えば、長方形、円形、楕円形であってもよく、または図８ａのように正方形であってもよい。
【００８５】
図８ｂは、同じピクセルジオメトリのｘｚ断面を示し、下にある配線層８７のスタックが概略的に示されている。同じ基板上の複数のピクセルの電極を相互接続する１つの方法は、例えば、最上部の配線層内にソース電極８０Ｓ、ゲート電極８０Ｇ、およびドレイン電極８０Ｄを形成し、第２の配線層内に形成された電極８２内のすべてのソース電極を相互接続し、第３の配線層内に形成された電極８３内のすべてのゲート電極を相互接続し、第４の配線層内に形成された電極８４内のすべてのドレイン電極を相互接続することである。第４の配線層が配線層のスタックの底部にある場合、電極８４は、上述のように、任意選択的にＣＭＯＳ基板内のｐＭＯＳおよびｎＭＯＳトランジスタのゲート電極としても機能することができる。
【００８６】
上述の実施形態によれば、対応する電極が形成された後、半導体チャネル層を配線層の上に堆積させることができる。場合によっては、単一のユニタリ半導体層を使用して、表面上のすべてのピクセルの底部ソース電極、底部ゲート電極、および底部ドレイン電極を覆うことができる。したがって、各ＭＥＳＦＥＴトランジスタのチャネルは、当該チャネルのソース電極、ドレイン電極、およびゲート電極の上にあるユニタリ半導体層の部分を含む。代替的に、少なくともいくつかのＭＥＳＦＥＴトランジスタのチャネルが同じ基板上の他のＭＥＳＦＥＴトランジスタのチャネルから電気的に分離されるように、半導体層をパターニングすることができる。
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図３ｃ】
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【図３ｄ】
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【図３ｅ】
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【図３ｆ】
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【図３ｇ】
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【図３ｈ】
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【図３ｉ】
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【図４ａ】
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【図４ｂ】
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【図４ｃ】
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【図４ｄ】
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【図５ａ】
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【図５ｂ】
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【図５ｃ】
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【図５ｄ】
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【図５ｅ】
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【図６ａ】
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【図６ｂ】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図７ｄ】
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【図７ｅ】
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【図７ｆ】
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【図７ｇ】
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【図７ｈ】
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【図７ｉ】
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【図７ｊ】
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【図８ａ】
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【図８ｂ】
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【国際調査報告】
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