(57)【要約】１つまたは複数の実施の形態によるシステムと方法は、加算器、量子化器およびｎ次フィルタを備えるデルタシグマ変調器の雑音性能を向上させるために提供される。加算器は、入力信号とフィードバック信号を受信し、変更された入力信号を出力する動作が可能である。量子化器は、変更された入力信号を受信し、量子化された出力信号を出力する動作が可能であり、量子化された出力信号は対応する量子化誤差を有する。ｎ次フィルタは、量子化誤差値を受信しフィードバック信号を生成する動作が可能であり、ｎ次フィルタは、第１誤差値を有する第１メモリ要素と、第２誤差値を有する第２メモリ要素と、入力信号がほぼゼロであるときに第１誤差値と第２誤差値を収束させる動作が可能な重力コンポーネントとを備える。
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【特許請求の範囲】
【請求項１】
入力信号とフィードバック信号を受信し、変更された入力信号を出力する動作が可能な加算器と、
前記変更された入力信号を受信し、量子化された出力信号を出力する動作が可能な量子化器であって、前記量子化された出力信号は対応する量子化誤差を有する、量子化器と、
量子化誤差値を受信し、前記フィードバック信号を生成する動作が可能なｎ次フィルタと、
を備え、
前記ｎ次フィルタは、
少なくともｎのメモリ要素であって、それぞれのメモリ要素は、ｎの過去のクロック周期の１つに対応する量子化誤差値情報を格納する動作が可能である、少なくともｎのメモリ要素と、
前記量子化誤差値情報を収束させて、変更された量子化誤差値を生成する動作が可能な重力コンポーネントと、
前記変更された量子化誤差値を用いて前記フィードバック信号を生成する動作が可能なフィードバック信号生成器と、
を備える、
回路。
【請求項２】
前記入力信号は第１データ幅を有し、前記量子化出力された信号は前記第１データ幅より狭い第２データ幅を有する、
請求項１に記載の回路。
【請求項３】
前記変更された入力信号を受信し、前記量子化された出力信号を減算して、前記量子化誤差値を生成する動作が可能な減算器
をさらに備える、
請求項１に記載の回路。
【請求項４】
ｎは２に等しく、
前記ｎ次フィルタは
第１誤差値を格納する第１メモリ要素と、
第２誤差値を格納する第２メモリ要素と、
をさらに備え、
前記重力コンポーネントは、前記第１誤差値と前記第２誤差値のより小さい方に重力値を加える動作が可能である、
請求項１に記載の回路。
【請求項５】
前記重力コンポーネントは、前記第１誤差値と前記第２誤差値のより大きい方から前記重力値を減算する動作が可能である、
請求項４に記載の回路。
【請求項６】
前記重力コンポーネントは、前記第１誤差値から前記第２誤差値を差し引いたら前記重力値の２倍より小さいときに前記第１誤差値を前記第２誤差値に等しく設定する動作が可能である、
請求項４に記載の回路。
【請求項７】
ｎ＝３であり、
前記ｎ次フィルタは、
第１誤差値を格納する第１メモリ要素と、
第２誤差値を格納する第２メモリ要素と、
第３誤差値を格納する第３メモリ要素と、
を備え、
前記重力コンポーネントは、前記第１誤差値、前記第２誤差値および前記第３誤差値を収束させる動作が可能である、
請求項１に記載の回路。
【請求項８】
入力信号とフィードバック信号を加算して、変更された入力信号を生成することと、
前記変更された入力信号を量子化して、量子化された出力信号を生成することであって、前記量子化された出力信号は量子化誤差を有する、量子化された出力信号を生成することと、
連続する量子化誤差値から、ｎ次フィルタを介して前記フィードバック信号を生成することと、
を含み、
前記フィードバック信号を生成することは、
第１メモリ要素から第１誤差値を生成することと、
第２メモリ要素から第２誤差値を生成することと、
前記第１誤差値と前記第２誤差値に重力効果を印加することと、
を含み、
前記第１誤差値は１つ前の周期の前記量子化誤差を表し、
前記第２誤差値は２つ前の周期からの前記量子化誤差を表し、
前記重力効果は、前記第１誤差値と前記第２誤差値を収束させる、
方法。
【請求項９】
前記入力信号は第１サンプリングレートを有し、前記量子化された出力信号は前記第１サンプリングレートより低い第２サンプリングレートを有する、
請求項８に記載の方法。
【請求項１０】
前記変更された入力信号から前記量子化された出力信号を減算して前記量子化誤差を生成することをさらに含む、
請求項８に記載の方法。
【請求項１１】
前記重力効果を印加することは、
前記第１誤差値と前記第２誤差値のより小さい方に重力値を加算すること
をさらに含む、
請求項８に記載の方法。
【請求項１２】
前記重力効果を印加することは、
前記第１誤差値と前記第２誤差値のより大きい方から重力値を減算すること
をさらに含む、
請求項８に記載の方法。
【請求項１３】
前記重力効果は、前記第１誤差値から前記第２誤差値を差し引いたら重力値の２倍より小さいとき前記第１誤差値を前記第２誤差値に等しく設定する動作が可能である、
請求項８に記載の方法。
【請求項１４】
前記フィードバック信号を生成することは、前記第１誤差値と前記第２誤差値から前記フィードバック信号を生成することをさらに含む、
請求項８に記載の方法。
【請求項１５】
入力信号とフィードバック信号を受信し、変更された入力信号を出力する動作が可能な加算器と、
前記変更された入力信号を受信し、量子化された出力信号を出力する動作が可能な量子化器であって、前記量子化された出力信号は対応する量子化誤差を有する、量子化器と、
量子化誤差値を受信し、前記フィードバック信号を生成する動作が可能なフィードバックフィルタと、
を備え、
前記フィードバックフィルタは、
第１周期からの第１量子化誤差値を有する第１メモリ要素と、
第２周期からの第２量子化誤差値を有する第２メモリ要素と、
前記第１量子化誤差値を変更し、前記第２量子化誤差値を変更して、前記第１量子化誤差値と前記第２量子化誤差値を複数の周期にわたって収束させる動作が可能な重力コンポーネントと、
変更された前記第１量子化誤差値と変更された前記第２量子化誤差値から前記フィードバック信号を生成する動作が可能なフィードバック信号生成器と、
を備える、
デルタシグマ変調器。
【請求項１６】
前記入力信号は第１サンプリングレートを有し、前記量子化された出力信号は前記第１サンプリングレートより低い第２サンプリングレートを有する、
請求項１５に記載のデルタシグマ変調器。
【請求項１７】
前記変更された入力信号を受信し、前記量子化された出力信号を減算して、前記量子化誤差を表す値を生成する動作が可能な減算器
をさらに備える、
請求項１５に記載のデルタシグマ変調器。
【請求項１８】
前記重力コンポーネントは、前記第１量子化誤差値と前記第２量子化誤差値でより小さい方に重力値を加算する動作が可能である、
請求項１５に記載のデルタシグマ変調器。
【請求項１９】
前記重力コンポーネントは、前記第１量子化誤差値と前記第２量子化誤差値でより大きい方から重力値を減算する動作が可能である、
請求項１５に記載のデルタシグマ変調器。
【請求項２０】
前記フィードバックフィルタは、第３量子化誤差値を有する第３コンポーネントをさらに備え、
前記重力コンポーネントは、前記入力信号がほぼゼロであるとき前記第１量子化誤差値、前記第２量子化誤差値および前記第３量子化誤差値を収束させる動作がさらに可能である、
請求項１５に記載のデルタシグマ変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は概してデータ変換器に関し、より具体的には、例えば、デルタシグマ変調器における雑音性能を向上するためのシステムと方法に関する。
【背景技術】
【０００２】
デルタシグマ変調器はアナログ信号とデジタル信号の間での変換をするために、そして高いサンプリングレートから低いサンプリングレートへの変換をするために一般的に使用されており、例えばデジタルアナログ変換器、アナログデジタル変換器またはデルタシグマＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相同期回路）に実装され得る。エラーフィードバックデルタシグマ変調器は、安定性を高めるために特定の設計で使用され得る。２次エラーフィードバックデルタシグマ変調器１００の一例を図１に示す。図示された例では、入力信号ｕがフィードバックフィルタ１１０の出力と組み合わされて、第１サンプリングレートｎを有する変更された入力信号ｙが生成される。変更された入力信号ｙは量子化器１０４に供給され、量子化器１０４は対応する信号ｖをより低いサンプリングレートｍで出力する。量子化器１０４は、変更された入力信号ｙの最下位ビットを除去して出力信号ｖを形成するとき、量子化誤差Ｅを導入する。量子化された値ｖはフィードバックフィルタ１１０に供給されて、次の反復で適用するための補正が生成される。量子化された値ｖは減算器１０８において入力信号ｙから減算されて、誤差値Ｅが生成される。誤差Ｅは、伝達関数Ｈｆ（ｚ）＝−２ｚ−１＋ｚ−２によって与えられるインパルス応答を有するフィードバックフィルタ１１０を介して、入力信号にフィードバックされる。フィードバックフィルタ１１０のｚ領域出力は加算器１１２において入力信号と組み合わされて、変更された入力信号ｙが生成される。デルタシグマ変調器１００を用いることによって出力信号ｖは入力信号ｕを表すことができるが、ただしそのビット数は平均的に少なくなる。
【０００３】
デルタシグマ変調器１００のような従来のデルタシグマ変調器の１つの欠点は、入力信号がゼロであるとき（または非常に小さいとき）、出力信号が一連の出力値を生成し続ける場合があることである。例えば、信号がゼロであるとき、または非常に小さいとき、またはＭＳＢｓ（Ｍｏｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔｓ：最上位ビット）だけを含みＬＳＢｓ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔｓ：最下位ビット）を含まない直流信号であるとき、デルタシグマ出力は、０と１の間の、帯域外雑音を低減できるリミットサイクル出力信号を形成することができる。このデジタルデルタシグマ変調器に続くアナログなデジタルアナログ変換器の帯域幅は制限されているため、帯域外雑音はエイリアスされてベースバンド信号に戻る場合がある。オーディオヘッドフォンアプリケーションなどの一部のアプリケーションへのシステム要件は、最終的なライン出力またはヘッドフォン出力のために、帯域外雑音が特定のレベル未満であることを必要とする場合がある。したがって、デルタシグマ変調器の性能を向上する必要性が継続的に存在する。
【発明の概要】
【０００４】
本開示は、デルタシグマ変調器の向上された雑音性能のための技術への必要性に対処するシステムと方法を提供する。請求項は参照によってこのセクションに組み込まれ、本開示の範囲はこれらの請求項によって定義される。本開示の実施の形態のより完全な理解は、その追加の利点の実現とともに、１つまたは複数の実施の形態の以下の詳細な説明を考慮することによって、当業者にもたらされるであろう。先に添付の図面を簡単に説明し、これらを参照する。
【図面の簡単な説明】
【０００５】
【図１】図１は、エラーフィードバック経路を有する従来の２次デルタシグマ変調器を示す。
【０００６】
【図２】図２は、本開示の一実施の形態によるデルタシグマ変調器の一例を示す。
【０００７】
【図３】図３は、本開示の一実施の形態による収束デルタシグマ変調器の処理のフローの一例を示す。
【０００８】
【図４Ａ】図４Ａは、デルタシグマ変調器からの出力スペクトルの一例を示す。
【図４Ｂ】図４Ｂは、デルタシグマ変調器からの出力スペクトルの一例を示す。
【図４Ｃ】図４Ｃは、デルタシグマ変調器からの出力スペクトルの一例を示す。
【０００９】
【図５】図５は、本開示の１つまたは複数の実施の形態によるデルタシグマ変調器の、入力信号がゼロに近づくときの出力スペクトルの一例を示す。
【００１０】
【図６】図６は、本開示の一実施の形態によるｎ次エラーフィードバックループを有するデルタシグマ変調器の一例を示す。
【００１１】
【図７】図７は、本開示の一実施の形態によるオーディオ出力段の一例を示す。
【００１２】
付属の図面は、例示する目的のためであり、オーディオシステムにおける電流を感知するための可能なシステムと方法の例を提供するためだけに役立つ。開示されたものに行われ得る、本開示の趣旨と範囲から逸脱しない、当業者による形態と詳細へのいかなる変更も、これらの図面が制限することは決してない。
【発明を実施するための形態】
【００１３】
本開示は、デルタシグマ変調器の向上された雑音性能への必要性に対処するシステムと方法を提供する。デジタルシグマデルタ変調器は、少ないビット数で解像度の高い出力を実現するために人気があり、データ変換器、ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ：位相同期回路）および他のアプリケーションにおいて広く用いられている。従来のデルタシグマ変調器（例えば、Ｄ級増幅器に実装されているもの）は、たとえ入力が非常に小さくなってもリミットサイクル発振を生成する場合があることが観察されている。これらのリミットサイクル発振は、特定の発振パターンにロックされている場合に、望ましくない帯域外雑音を発生させることができる。シグマデルタ変調器によって発生した帯域外雑音は、他の電子部品とのミキシングを介して帯域内雑音を発生させ得る。デジタルシグマデルタ変調器の帯域外雑音性能を向上させるための実施の形態をここに開示する。
【００１４】
ここに開示する様々な実施の形態において、回路はデルタシグマ変調器とエラーフィードバックループを含む。エラーフィードバックループは、重力効果を特定のメモリ要素に印加して、入力がゼロに近づくときにデルタシグマ変調器の発振出力をゼロに駆動する動作が可能である。結果として、入力がゼロであるとき帯域外雑音はゼロに低減され得る。ここに開示したように、重力効果は入力信号の通常の変調からゼロ出力への連続的で滑らかな移行を提供し、移行中に帯域内雑音または不連続性を加えない。ここに開示したデルタシグマ変調器は、例えばデルタシグマデータ変換器と位相同期回路を含む様々なデルタシグマ回路に実装されてもよい。
【００１５】
図２を参照し、ここで１つまたは複数の実施の形態によるデルタシグマ変換機について説明する。デルタシグマ変調器２００は、サンプリングレートｎを有する入力信号ｕを受信する。入力信号ｕは、加算器２１２を介してフィードバックフィルタ２１０の出力と組み合わされて、変更された入力信号ｙが生成される。変更された入力信号ｙは量子化器２０４に供給され、量子化器２０４は、対応する信号ｖをより低いサンプリングレートｍで出力する。デルタシグマ変調器２００を用いることによって、出力信号ｖは入力信号ｕを、ただし平均的により少ないビット数で、表すことができる。量子化器２０４は、変更された入力信号ｙの最下位ビットを除去して出力信号ｖを形成するとき、量子化誤差Ｅを導入する。量子化された値ｖはフィードバックフィルタ２１０に供給されて、次の反復において２１２で入力信号ｕに印加される補正信号が生成される。
【００１６】
量子化された値ｖは変更された入力信号ｙから減算器２０８によって減算されて誤差Ｅが生成される。誤差Ｅはフィードバックフィルタ２１０を介して入力信号にフィードバックされ、フィードバックフィルタ２１０のｚ領域出力は加算器２１２で入力信号と組み合わされて、変更された入力信号ｙが生成される。もし第１メモリ要素ｅ１（遅延要素２１４の出力）と第２メモリ要素ｅ２（遅延要素２１６の出力）が等しければ、入力ｕがゼロであるときにデルタシグマ変調器２００の出力ｖがゼロになることが観察される。例えば、もしｅ１＝ｅ２＝ａかつデルタシグマ変調器２００への入力ｕがゼロであれば、量子化器２０４への入力は：２ｅ１−ｅ２＝−２ａ＋ａ＝ａとなる。このとき、ｅ１はａに等しくなり、ｅ２もａに等しくなり、デルタシグマ変調器２００によって生成された出力ｖはゼロになる。これは、デルタシグマ変調器の出力をゼロに等しく生成し、望まれない帯域内外の雑音の無い、望ましいパターンである。
【００１７】
様々な実施の形態において、入力信号ｕがゼロであるときにｅ１＝ｅ２を実現するように、重力効果は導入される。重力効果は、入力信号がゼロであるときにｅ１とｅ２の値を収束させるように、他の入力値においてデルタシグマ変調器２００の性能に影響を与えることなく動作する。一実施の形態において、各周期における新しいｅ１とｅ２の値が算出されるとき、メモリ要素を近づけるために小さい値が加算される。例えば、もしｅ１が１１３であると算出され、ｅ２が３４１１であると算出されたなら、このとき新しいｅ１は１１４に調整され（算出された値１１３に１つのＬＳＢコードが加算され）てもよく、ｅ２は３４１０に設定され（算出された値である３４１１から１つのＬＳＢコードが減算され）てもよい。ｅ１がｅ２にほぼ等しいとき、デルタシグマ変調器２００の出力を変えることなく、両方の値を同時にゼロ（それ以外の場合は、同等の値）に設定することができる。メモリ要素ｅ１、ｅ２に加算されたＬＳＢコードは多少の雑音を発生させるが、この追加された雑音は比較的小さく（例えば、２＾２４個のＬＳＢのうちの２個のＬＳＢ）、その効果は、帯域内雑音に影響を与えることのないホワイトノイズに近い場合がある。他の実施の形態において、同様の重力効果は、本開示の教示にしたがい複数の誤差値を収束させるように重力効果を印加することによって、何次のデジタルデルタシグマ変調器にでも実装することができる。
【００１８】
図２に示したように、重力効果２２０はｅ１に印加され、重力効果２２２はｅ２に印加される。様々な実施の形態において、重力効果は、それぞれのメモリ要素に個別に、または、加算器２２４の一部のような単一のブロックを介して、印加することができる。いくつかの実施の形態において、重力効果２２０、２２２は、別々のアルゴリズムと重力値を備えていてもよい。重力効果を収束デルタシグマ変調器に印加するための処理のフロー３００の一例を図３に示す。図３に示した動作はハードウェア、ファームウェアまたはこれらの組み合わせによって実施され得ることが理解されるであろう。
【００１９】
ステップ３０２において、新しい量子化誤差Ｅがエラーフィードバックフィルタで受信され、メモリ要素ｅ１、ｅ２の初期値が算出される。ステップＳ３０４において、もしｅ１がｅ２に等しいなら、両方の値をゼロに設定し（ステップ３０６）、ステップ３１８において入力信号ｕに移行関数−２ｅ１＋ｅ２が印加される。その他の場合は、ステップ３０８において、もしｅ１がｅ２と重力値ｇの２倍の和より大きいなら、ｅ１とｅ２の値をゆっくりと収束させるために、ｅ１の値をｇだけ減分し、ｅ２の値をｇだけ増分する（ステップ３１０）。移行関数−２ｅ１＋ｅ２は、ステップ３１８において、ステップ３１０によるｅ１とｅ２の新しい値で入力信号ｕに印加される。ステップ３１２において、もしｅ１が、ｅ２から重力値ｇの２倍を差し引いた値以下であれば、ｅ１とｅ２の値をゆっくりと収束させるために、ｅ１の値はｇだけ増分され、ｅ２の値はｇだけ減分される（ステップ３１４）。移行関数−２ｅ１＋ｅ２は、ステップ３１８において、ステップ３１４によるｅ１とｅ２の新しい値で入力信号ｕに印加される。もしステップ３０４、３０８または３１２の条件がいずれも真でなければ、ｅ１とｅ２は実質的に近く（例えば、間隔が２ｇより小さい）、ステップ３１６においてｅ１の値がｅ２に設定される。このとき、移行関数−２ｅ１＋ｅ２は、ステップ３１８において、ステップ３１６によるｅ１とｅ２の新しい値で入力信号ｕに印加される。
【００２０】
ここで開示するシステムと方法は、他の入力値が受信されたときにデルタシグマ変調器の性能に影響を与えることなく、入力がゼロまたは小さいときに確実にゼロになる出力を有するデルタシグマ変調器を提供する。従来のデルタシグマ変調器のスペクトラム出力チャートの例を図４Ａ〜図４Ｃに示す。図示されているとおり、従来のデルタシグマ変調器では帯域外信号がたまに制御外に出ることがあり、異なる発振パターンにロックされる（４０２Ａ、４０２Ｂ、４０２Ｃを参照）。図５に示されているとおり、本開示の重力効果の実施の形態を実装するデルタシグマ変調器のスペクトラム出力は、入力がゼロに近づくとき、その帯域外信号が小さい。テストシミュレーションで確認されているとおり、デルタシグマ変調器の出力は確実にゼロに近づき、従来のデルタシグマ変調器と比べて雑音性能の大幅な低下は無い。
【００２１】
様々な実施の形態において、ここに開示されているデルタシグマ変調器は、データ変換器、周波数シンセサイザまたは他のデルタシグマ実装を実装していてもよい。一部の実施の形態において、本開示のデルタシグマ変調器は、デルタシグマ変調器の出力がゼロであるときにシャットダウンまたは低電力モードへの移行を行うために、後段の回路ブロックに信号を提供することができる。また、開示されているデルタシグマ変調器は、それぞれの誤差を一緒に駆動することによって、例えばメモリ要素の値を平均値に収束させることによって、または、これらの誤差を１つまたは複数の他のメモリ要素の値に向けて駆動することによって、異なる次数の変調器と動作してもよい。
【００２２】
図６は、ｎ次エラーフィードバックループ６１０を含むデルタシグマ変調器６００の実施の形態の一例を示す。ｎ次エラーフィードバックループ６１０は、量子化誤差Ｅを入力として受信し、それぞれに対応する誤差値ｅ１、ｅ２、…、ｅｎを格納する動作が可能なｎ個の遅延ユニット（６１６ａ、６１６ｂ、…、６１６ｎ）を含み、誤差値ｅ１、ｅ２、…ｅｎは、ｎ個前までのクロック周期で受信された量子化誤差を表す。対応する重力効果６２２ａ、６２２ｂ、…、６２２ｎは、誤差値ｅ１、ｅ２、…、ｅｎにそれぞれ印加される。一実施の形態において、誤差値ｅ１、ｅ２、…ｅｎは周期ごとに平均化され、それぞれの対応する重力効果６２２ａ、６２２ｂ、…、６２２ｎは対応する誤差値ｅ１、ｅ２、…ｅｎを、小さい重力効果を用いて平均誤差値に収束させる動作が可能である。一実施の形態において、重力効果は、システム要件で決定されているような望ましくない帯域内雑音の発生を回避するために十分小さい固定刻み幅として選択される。重力効果は、例えば、誤差値から平均誤差値へ進むために、誤差値に加算または減算された刻み幅ｇとして各周期で印加されてもよい。一実施の形態において、ある誤差値が平均誤差値から２ｇ以内である場合は、この誤差値を平均値に設定してもよい。重力効果が印加された後、その結果としての誤差値は加算器６２４で組み合わされて伝達関数Ｈｆ（ｚ）によって与えられるフィルタ応答が提供される。動作中、入力信号ｕの存在下において小さい重力効果は多少の雑音を発生させるが、追加された雑音は比較的小さく、効果はホワイトノイズに近く、出力信号ｖの帯域内雑音に影響を与えることがない。入力信号ｕがゼロに近づくとき、小さい重力効果は誤差値ｅ１、ｅ２、…ｅｎを収束させ、結果としての出力信号ｖはゼロに近づく。
【００２３】
図７を参照すると、本開示の一実施の形態によるオーディオ出力段７００が図示されている。第１サンプリングレートｎを有するデジタルオーディオ信号は、図２のデルタシグマ変調器２００などの収束デルタシグマコンバータ（収束ΔΣコンバータ）７０２に受信され、入力される。収束デルタシグマコンバータ７０２は、デジタルオーディオ信号を、より低いサンプリングレートｍを有する出力信号にダウンサンプリングする。ＤＡＣ（Ｄｉｇｉｔａｌ−ｔｏ−Ａｎａｌｏｇ  Ｃｏｎｖｅｒｔｅｒ：デジタルアナログ変換器）７０４は、デジタルオーディオサンプルをアナログオーディオ信号に変換し、アナログオーディオ信号はＤ級増幅器７０６に供給され、スピーカ７０８を駆動する。様々な実施の形態において、もしデジタルオーディオ信号がもはや存在しないなら、または非常に小さいなら、収束デルタシグマコンバータ７０２（およびオーディオ出力段７００）の出力はゼロに近づく。
【００２４】
適用可能な場合、本開示が提供する様々な実施の形態は、ハードウェア、ソフトウェアまたはハードウェアとソフトウェアの組み合わせを用いて実装されてもよい。また、適用可能な場合、ここに記載の様々なハードウェアコンポーネントおよび／またはソフトウェアコンポーネントは、本開示の精神から逸脱することなく、ソフトウェア、ハードウェアおよび／またはその両方を備える複合コンポーネントに組み合わされてもよい。適用可能な場合、ここに記載の様々なハードウェアコンポーネントおよび／またはソフトウェアコンポーネントは、本開示の範囲から逸脱することなく、ソフトウェア、ハードウェアまたはその両方を備えるサブコンポーネントに分離されてもよい。また、適用可能な場合、ソフトウェアコンポーネントをハードウェアコンポーネントとして実装し得ることも、その逆も、考えられる。
【００２５】
本開示による、プログラムコードおよび／またはデータなどのソフトウェアは、コンピュータで読み出し可能な１つまたは複数の媒体に格納されていてもよい。ここで識別したソフトウェアは、１つまたは複数の、汎用または特定用途の、ネットワークに接続されたおよび／またはその他の、コンピュータおよび／またはコンピュータシステムを用いて実装されてもよいことも考えられる。適用可能な場合、ここに記載された特徴を提供するために、ここに記載された様々なステップは順序を変更されてもよく、複合ステップに組み合わされてもよく、かつ／または、サブステップに分離されてもよい。
【００２６】
上述した実施の形態は、本発明を表すが限定はしない。本発明の原理にしたがって数々の変更と変化が可能であることも理解されたい。したがって、本発明の範囲は以降の請求項によってのみ定義される。
【００２７】
本特許出願は、２０１８年３月２７に出願され「デルタシグマ変調システムおよび方法」と題された米国特許出願第１５／９３７，７６４号の優先権と利益を主張し、その全体を参照によりここに組み込む。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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【図６】
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【図７】
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【国際調査報告】
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2021518058.tif 000013