(57)【要約】  ＬＤＭＯＳデバイスの製造方法は、第一導電タイプのドープ領域が形成され、第一導電タイプのドープ領域内にトップ埋込層が形成され、トップ埋込層上にフィールド酸化絶縁層構造が形成されたウェハを取得することと、トップ埋込層とフィールド酸化絶縁層構造まで伸びさせてトップ埋込層の一部を除去するように、第一導電タイプのドープ領域にトレンチを開口することと、第二導電タイプのイオンを注入して、トレンチの下にウェル領域を形成することと、ウェル領域内にソースドープ領域を形成することとを含み、第一導電タイプと第二導電タイプは互いに逆となるものである。【選択図】図３
2021506118.tif 000002
【特許請求の範囲】
【請求項１】
第一導電タイプのドープ領域が形成され、前記第一導電タイプのドープ領域内にトップ埋込層が形成され、前記トップ埋込層上にフィールド酸化絶縁層構造が形成されたウェハを取得することと、
前記トップ埋込層とフィールド酸化絶縁層構造まで伸びさせて前記トップ埋込層の一部を除去するように、前記第一導電タイプのドープ領域にトレンチを開口することと、
第二導電タイプのイオンを注入して、前記トレンチの下にウェル領域を形成することと、
前記ウェル領域内にソースドープ領域を形成することと、を含み、
前記第一導電タイプと第二導電タイプは互いに逆となるものであることを特徴とするＬＤＭＯＳデバイスの製造方法。
【請求項２】
前記した前記第一導電タイプのドープ領域にトレンチを開口することは、前記フィールド酸化絶縁層構造をハードマスクとしてエッチングを行うことであることを特徴とする、請求項１に記載の方法。
【請求項３】
前記した前記第一導電タイプのドープ領域にトレンチを開口することにより形成されたトレンチの底部は、前記トップ埋込層の底部よりも低いことを特徴とする、請求項１に記載の方法。
【請求項４】
前記した前記第一導電タイプのドープ領域にトレンチを開口することにより形成されたトレンチの底部は、前記トップ埋込層と前記第一導電タイプのドープ領域とによるｐｎ接合よりも低いことを特徴とする、請求項１に記載の方法。
【請求項５】
前記した第一導電タイプのドープ領域が形成され、前記第一導電タイプのドープ領域内にトップ埋込層が形成され、前記トップ埋込層上にフィールド酸化絶縁層構造が形成されたウェハを取得することは、
前記第一導電タイプのドープ領域内に前記トップ埋込層を形成することと、
前記トップ埋込層を部分的に覆うように前記トップ埋込層上に前記フィールド酸化絶縁層構造を形成することと、を含み、
前記トップ埋込層は、前記トレンチに近い箇所における一部が前記フィールド酸化絶縁層構造の下から露出していることを特徴とする、請求項１に記載の方法。
【請求項６】
前記第一導電タイプはｎ型とされ、前記第二導電タイプはｐ型とされることを特徴とする、請求項１に記載の方法。
【請求項７】
第一導電タイプのドープ領域にトレンチを開口した後に、前記トレンチの底部及び前記トレンチにおけるトップ埋込層に近い側壁において連続したゲート酸化構造を形成することを含むことを特徴とする、請求項１に記載の方法。
【請求項８】
前記ゲート酸化構造は、さらに前記フィールド酸化絶縁層構造の表面の一部まで伸びていることを特徴とする、請求項７に記載の方法。
【請求項９】
前記したウェル領域内にソースドープ領域を形成することは、前記ウェル領域内に第一導電タイプのソースドープ領域と第二導電タイプのソースドープ領域を形成することであり、第一導電タイプのソースドープ領域が位置する箇所は第二導電タイプのソースドープ領域よりも前記トップ埋込層に近いことを特徴とする、請求項１に記載の方法。
【請求項１０】
前記第一導電タイプのドープ内にドレインドープ領域を形成することをさらに含み、前記ドレインドープ領域と前記ソースドープ領域は前記フィールド酸化絶縁層構造により離間され、前記ドレインドープ領域は第一導電タイプを有することを特徴とする、請求項９に記載の方法。
【請求項１１】
基板と、
前記基板上に設けられ、ドリフト領域として用いられる第一導電タイプのドープ領域と、
前記第一導電タイプのドープ領域に開口されたトレンチと、
第二導電タイプを有し、前記トレンチの下に設けられたウェル領域と、
前記ウェル領域内に設けられたソースドープ領域と、
第二導電タイプを有し、前記第一導電タイプのドープ領域内に設けられ、一端が前記トレンチまで伸びているトップ埋込層と、
前記トップ埋込層の上に設けられ、一端が前記トレンチまで伸びているフィールド酸化絶縁層構造と、を備え、
前記第一導電タイプと第二導電タイプは互いに逆となるものであることを特徴とするＬＤＭＯＳデバイス。
【請求項１２】
前記トレンチの底部は、前記トップ埋込層の底部よりも低いことを特徴とする、請求項１１に記載のＬＤＭＯＳデバイス。
【請求項１３】
前記トレンチの底部は、前記トップ埋込層とドリフト領域とによるｐｎ接合よりも低いことを特徴とする、請求項１１に記載のＬＤＭＯＳデバイス。
【請求項１４】
前記トレンチの底部及び前記トレンチにおける前記トップ埋込層に近い側壁に設けられ、トレンチの底部の一部及び前記トップ埋込層の表面の一部を覆うゲート酸化構造と、
前記ゲート酸化構造上に設けられるゲートポリシリコンと、
前記ゲートポリシリコンに電気的に接続されるゲート引出端と、
をさらに備えることを特徴とする、請求項１１に記載のＬＤＭＯＳデバイス。
【請求項１５】
前記ゲート酸化構造は、さらに前記フィールド酸化絶縁層構造の表面の一部まで伸びていることを特徴とする、請求項１４に記載のＬＤＭＯＳデバイス。
【請求項１６】
前記ソースドープ領域は、
第一導電タイプのソースドープ領域と、
第一導電タイプのソースドープ領域が位置する箇所よりもトップ埋込層から遠い第二導電タイプのソースドープ領域と、
前記第一導電タイプのソースドープ領域と第二導電タイプのソースドープ領域にそれぞれ電気的に接続されるソース引出端と、
を含むことを特徴とする、請求項１１に記載のＬＤＭＯＳデバイス。
【請求項１７】
前記第一導電タイプのドープ領域に設けられ、前記フィールド酸化絶縁層構造により前記ソースドープ領域と離間され、第一導電タイプを有するドレインドープ領域と、
前記ドレインドープ領域に電気的に接続されるドレイン引出端と、
をさらに備えることを特徴とする、請求項１６に記載のＬＤＭＯＳデバイス。
【請求項１８】
前記フィールド酸化絶縁層構造は一部が前記第一導電タイプのドープ領域の上に設けられることを特徴とする、請求項１１に記載のＬＤＭＯＳデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、横方向拡散金属酸化物半導体）の技術分野に関し、特にＬＤＭＯＳデバイス及びその製造方法に関する。
【背景技術】
【０００２】
現在のＬＤＭＯＳデバイスでは、ｄｏｕｂｌｅ  ｒｅｓｕｒｆ（ダブルリサーフ）ＬＤＭＯＳデバイスは典型的なものとして知られている。ダブルリサーフＬＤＭＯＳデバイスは、ポリシリコンゲートフィールドプレート／金属フィールドプレートとドリフト領域表面のｐ型ドープ領域との協力によりその表面電界を低減することで、高いソースドレイン降伏電圧（ＢＶと略記）と低いオン抵抗が得られるものであるが、電流通路がＪＦＥＴ領域（ｐｎ接合型の電界効果トランジスタの領域）を経過しているから、ＪＦＥＴ領域の大きさやドープ濃度によりＬＤＭＯＳデバイスのオン抵抗が制限されるようになってしまい、ＪＦＥＴ領域の大きさやドープ濃度が大きいほど、ＬＤＭＯＳデバイスのオン抵抗が大きくなるが、高いソースドレイン降伏電圧を保証するには、一定のオン抵抗を犠牲にする必要があった。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
以上に鑑みて、本発明はＬＤＭＯＳデバイス及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００４】
第一導電タイプのドープ領域が形成され、前記第一導電タイプのドープ領域内にトップ埋込層が形成され、前記トップ埋込層上にフィールド酸化絶縁層構造が形成されたウェハを取得することと、
前記トップ埋込層とフィールド酸化絶縁層構造まで伸びさせて前記トップ埋込層の一部を除去するように、前記第一導電タイプのドープ領域にトレンチを開口することと、
第二導電タイプのイオンを注入して、前記トレンチの下にウェル領域を形成することと、
前記ウェル領域内にソースドープ領域を形成することと、を含み、
前記第一導電タイプと第二導電タイプは互いに逆となるものであることを特徴とするＬＤＭＯＳデバイスの製造方法。
【０００５】
基板と、
前記基板上に設けられ、ドリフト領域として用いられる第一導電タイプのドープ領域と、
前記第一導電タイプのドープ領域に開口されたトレンチと、
第二導電タイプを有し、前記トレンチの下に設けられたウェル領域と、
前記ウェル領域内に設けられたソースドープ領域と、
第二導電タイプを有し、前記第一導電タイプのドープ領域内に設けられ、一端が前記トレンチまで伸びているトップ埋込層と、
前記トップ埋込層の上に設けられ、一端が前記トレンチまで伸びているフィールド酸化絶縁層構造と、を備え、
前記第一導電タイプと第二導電タイプは互いに逆となるものであることを特徴とするＬＤＭＯＳデバイス。
【０００６】
前記トレンチの底部は前記トップ埋込層の底部よりも低いことを特徴とする。
【０００７】
本発明にかかる一つ又は複数の実施例の詳細は以下の図面と説明において述べられる。本発明のその他の特徴や目的及び利点は、明細書、図面及び特許請求の範囲から明らかになる。
【０００８】
図面に示される本発明の好ましい実施例についてのさらなる具体的な説明によれば、本発明の上記した及びその他の目的や特徴及び優位性は一層明らかになる。すべての図面において、同一の記号は同一の部分を示し、実寸法の割合に従って拡大縮小させるように図面を描いておらず、本発明の要旨を示すことが重要となる。
【図面の簡単な説明】
【０００９】
【図１】一実施例におけるＬＤＭＯＳデバイスの構造模式図である。
【図２】他の実施例におけるＬＤＭＯＳデバイスの構造模式図である。
【図３】一実施例におけるＬＤＭＯＳデバイスの製造方法のフロー模式図である。
【図４】一実施例におけるＬＤＭＯＳデバイスの製造過程中のＬＤＭＯＳデバイスの構造模式図である。
【図５】他の実施例におけるＬＤＭＯＳデバイスの製造過程中のＬＤＭＯＳデバイスの構造模式図である。
【図６】さらに他の実施例におけるＬＤＭＯＳデバイスの製造過程中のＬＤＭＯＳデバイスの構造模式図である。
【発明を実施するための形態】
【００１０】
以下、本発明を理解しやすくするために、関連図面に合わせて本発明をより全面的に述べる。図面に示されるのは本発明の好ましい実施例である。しかし、本発明は数多くの異なる態様で実現されてもよく、本願に述べられる実施例に限られるものではない。逆に、これらの実施例は、本発明の開示をより詳細かつ全面的にするためのものである。
【００１１】
別途定義していない限り、本願に使用されるすべての技術と科学用語は当業者に一般に理解される意味と同じである。本願では、本発明の明細書に使用される用語は具体的な実施例を述べるためのものに過ぎず、本発明を制限することを旨とするものではない。本願に使用される「及び／又は」という用語は一つ又は複数の関連項目の任意の及びすべての組合せを含んでいる。
【００１２】
素子は、他方の素子に「固定」される場合、直接他方の素子に設けられるようにしてもよく、あるいは、他の素子を介して他方の素子に設けられるようにしてもよいことは了解されたい。一つの素子が他方の素子に「接続」される場合、直接他方の素子に接続されるようにしてもよく、あるいは、他の素子を介して他方の素子に接続されるようにしてもよい。本願に使用される「垂直な」、「水平な」、「上」、「下」、「左」、「右」という用語及び類似した表記は説明のためだけのものである。
【００１３】
一実施例では、図１を参照し、ＬＤＭＯＳデバイスは、基板１０、第一導電タイプのドープ領域１１、トレンチ１２、ウェル領域１３、ソースドープ領域１４、トップ埋込層１５、及び、フィールド酸化絶縁層構造１６を備える。第一導電タイプのドープ領域１１は基板１０上に設けられてドリフト領域として用いられ、トレンチ１２は第一導電タイプのドープ領域１１に開口され、ウェル領域１３はトレンチ１２の下に設けられている。また、ウェル領域１３は第二導電タイプを有し、ソースドープ領域１４はウェル領域１３内に設けられ、トップ埋込層１５は第一導電タイプのドープ領域１１内、つまりドリフト領域内に設けられている。そして、トップ埋込層１５は一端がトレンチ１２まで伸び、第二導電タイプを有するものであり、フィールド酸化絶縁層構造１６はトップ埋込層１５の上に設けられ、一端がトレンチまで伸びるものであり、第一導電タイプと第二導電タイプは互いに逆となるものである。
【００１４】
その一実施例では、図１を参照し、ソースドープ領域１４は、第一導電タイプのソースドープ領域１４１及び第二導電タイプのソースドープ領域１４２を含んでもよい。そのうち、第一導電タイプと第二導電タイプは、一方がｐ型で他方がｎ型であるから、ソースドープ領域１４はｐ型ソースドープ領域とｎ型ソースドープ領域とを含むものとなる。
【００１５】
例えば、第一導電タイプをｎ型とするのに対して、第二導電タイプをｐ型とするようにし、その場合、基板１０はｐ型基板とされ、ドリフト領域はｎ型ドリフト領域とされる。具体的には、ｎ−型ドリフト領域（ｎ−型はドープ濃度の低いｎ型を言う）とされてもよく、ウェル領域１３はｐウェルとされ、トップ埋込層１５はｐ型トップ埋込層とされる。第一導電タイプをｐ型とするのに対して、第二導電タイプをｎ型とするようにしてもよく、その場合、基板１０はｎ型基板とされ、ドリフト領域はｐ型ドリフト領域とされ、ウェル領域１３はｎウェルとされ、トップ埋込層１５はｎ型トップ埋込層とされる。
【００１６】
その一実施例では、トレンチ１２の底部はトップ埋込層１５の底部よりも低い。それにより、トレンチ１２はトップ埋込層１５より深くなり、トレンチ１２はさらにトップ埋込層１５とドリフト領域とによるｐｎ接合よりも深いものであってもよい。
【００１７】
その一実施例では、図１を参照し、フィールド酸化絶縁層構造１６はその一部が第一導電タイプのドープ領域１１の上に設けられ、残りがトップ埋込層１５の上に設けられている。
【００１８】
その一実施例では、図２を参照し、ＬＤＭＯＳデバイスは、ゲート酸化構造１７、ゲートポリシリコン１８（図２中のハッチング部分の構造）、及び、ゲート引出端１９をさらに備える。図２に示される実施例では、ゲート酸化構造１７は、トレンチ１２の底部及びトレンチ１２におけるトップ埋込層１５に近い側壁に設けられ、さらにフィールド酸化絶縁層構造１６の表面の一部まで伸びている。具体的には、図２に示されるように、ゲート酸化構造１７はトレンチ１２の底部の一部、トレンチ１２におけるトップ埋込層１５に近い側面、及び、フィールド酸化絶縁層構造１６の表面の一部を覆っている。ゲートポリシリコン１８はゲート酸化構造１７に設けられ、ゲート引出端１９はゲートポリシリコン１８に電気的に接続されている。その他の実施例では、ゲート酸化構造１７はトレンチ１２の底部及びトレンチ１２におけるトップ埋込層１５に近い側壁に設けられて、フィールド酸化絶縁層構造の表面へ伸びないようにしてもよく、トレンチ１２の底部の一部及びトップ埋込層１５の表面の一部を覆うようになる。
【００１９】
一実施例では、図２を参照し、ＬＤＭＯＳデバイスはソース引出端２０をさらに備え、ソース引出端２０は、第一導電タイプのソースドープ領域１４１と第二導電タイプのソースドープ領域１４２にそれぞれ電気的に接続されている。
【００２０】
一実施例では、図２を参照し、ＬＤＭＯＳデバイスはドレインドープ領域２１及びドレイン引出端２２をさらに備え、ドレインドープ領域２０は第一導電タイプのドープ領域１１に設けられ、ドレインドープ領域２１とソースドープ領域１４はフィールド酸化絶縁層構造により離間され、ドレインドープ領域２１は第一導電タイプを有し、ドレイン引出端２２はドレインドープ領域２１に電気的に接続されている。
【００２１】
上記ＬＤＭＯＳデバイスでは、トレンチ１２を開口しながらウェル領域１３をトレンチ１２の下に設けることにより、ウェル領域１３の位置を下に配置されるようになり、また、トップ埋込層１５とフィールド酸化絶縁層構造１６をトレンチ１２まで伸びさせていることで、トップ埋込層１５とフィールド酸化絶縁層構造１６との間やトップ埋込層１５，フィールド酸化絶縁層構造１６及びトレンチ１２の間には第一導電タイプのドープ領域がなくなる。このため、導電チャネルはＪＥＦＴ領域を通過しなくなり、ＬＤＭＯＳのオン抵抗の大きさはＪＦＥＴ領域に制限されず、高いソースドレイン降伏電圧を実現するとともにより低いオン抵抗を実現することが可能になる。
【００２２】
ＬＤＭＯＳデバイスを製造する製造方法をさらに提供する。
【００２３】
一実施例におけるＬＤＭＯＳデバイスの製造方法によれば、図１に示されるＬＤＭＯＳデバイスを製造でき、図３に示すように、このＬＤＭＯＳデバイスの製造方法はステップＳ１１〜Ｓ１４を含んでもよい。
【００２４】
Ｓ１１では、第一導電タイプのドープ領域１１が形成され、第一導電タイプのドープ領域１１内にトップ埋込層１５が形成され、トップ埋込層１５上にフィールド酸化絶縁層構造１６が形成されたウェハを取得する。
【００２５】
図４に示されるように、第一導電タイプのドープ領域は基板１０上に形成されており、基板１０は第二導電タイプを有するものであり、基板１０上にドリフト領域として第一導電タイプのドープ領域１１を形成してから、ドリフト領域内にトップ埋込層１５を形成し、続いてトップ埋込層１５上にフィールド酸化絶縁層構造１６を形成するようにし、基板は第二導電タイプを有しながら、ウェハは図４に示されるような構造とされてもよい。
【００２６】
一実施例では、図４に示されるように、ステップＳ１１の実現は以下のことを含む。まず、前記第一導電タイプのドープ領域１１内にトップ埋込層１５を形成し、続いて、トップ埋込層１５を部分的に覆うようにトップ埋込層１５上にフィールド酸化絶縁層構造１６を形成し、トップ埋込層１５は後でトレンチを開口する位置に近い箇所における一部がフィールド酸化絶縁層構造１６の下から露出している。図４に示されるように、本実施例では、トップ埋込層１５とドリフト領域にフィールド酸化絶縁層構造１６を形成するようにしており、トップ埋込層１５はソースドープ領域に近いフィールド酸化絶縁層構造の底部領域（図４中の左のフィールド酸化絶縁層構造の底部領域）を包むようになる。
【００２７】
Ｓ１２では、トップ埋込層とフィールド酸化絶縁層構造まで伸びさせてトップ埋込層の一部を除去するように、第一導電タイプのドープ領域にトレンチを開口する。
【００２８】
図５に楕円で示されるように、トップ埋込層とフィールド酸化絶縁層構造との間や、トップ埋込層，フィールド酸化絶縁層構造及びトレンチの間には、第一導電タイプのドープ領域がなくなるため、導電チャネルはＪＥＦＴ領域を通過なくなる。
【００２９】
その一実施例では、図５に示されるように、第一導電タイプのドープ領域１１にトレンチ１２を開口することは、トップ埋込層の底部よりも低い位置にてトレンチ１２を開口することであり、第一導電タイプのドープ領域１１に形成されるトレンチ１２の底部はトップ埋込層１５の底部より低くなる。その他の実施例では、形成されるトレンチ１２の底部はさらにトップ埋込層１５とドリフト領域とによるｐｎ接合より低くなるようにしてもよい。
【００３０】
その一実施例では、第一導電タイプのドープ領域にトレンチを開口することは、フィールド酸化絶縁層構造をハードマスクとしてエッチングを行うことである。例えば、図５に示されるように、ドリフト領域には左から右（電流方向）へ配列されるフィールド酸化絶縁層構造Ａ、Ｂがあり、これらのフィールド酸化絶縁層構造同士の間のドリフト領域にトレンチを形成するようにしている。フィールド酸化絶縁層構造はソースドープ領域とドレインドープ領域を離間させるためのものであるため、フィールド酸化絶縁層構造Ａの左側のドリフト領域とフィールド酸化絶縁層構造Ｂの右側のドリフト領域はドレインドープ領域を形成するためのものとなり、トレンチを開口しない。
【００３１】
Ｓ１３では、第二導電タイプのイオンを注入して、トレンチ１２の下にウェル領域を形成する。
【００３２】
本ステップでは、図５の構造におけるトレンチ１２にイオン注入としてウェル領域を形成するようにし、ウェル領域が形成された構造は図１に示されている。
【００３３】
Ｓ１４では、ウェル領域内にソースドープ領域を形成し、ソースドープ領域が形成された構造は図１に示されており、第一導電タイプと第二導電タイプは互いに逆となるものである。そのうち、第一導電タイプをｎ型とするのに対して、第二導電タイプをｐ型とするようにしてもよい。
【００３４】
その一実施例では、図１に示すように、ウェル領域内にソースドープ領域を形成することは、ウェル領域内に第一導電タイプのソースドープ領域と第二導電タイプのソースドープ領域を形成することであり、第一導電タイプのソースドープ領域が位置する箇所は第二導電タイプのソースドープ領域よりもトップ埋込層に近い。前記ウェル領域内にソースドープ領域を形成した後、第一導電タイプのソースドープ領域と第二導電タイプのソースドープ領域からソース引出端を引き出す。第一導電タイプのソースドープ領域をｎ型ソースドープ領域とするのに対して、第二導電タイプのソースドープ領域をｐ型ドープ領域とするようにしてもよい。
【００３５】
その一実施例では、図６に示すように、第一導電タイプのドープ領域にトレンチを開口した後に、ゲート酸化構造１７を形成することを含む。具体的には、トレンチ１２の底部及びトレンチ１２におけるトップ埋込層１５に近い側壁において連続したゲート酸化構造を形成するようにし、形成されるゲート酸化構造１７はトレンチ１２の底部の一部及びトップ埋込層１５の表面の一部を覆っている。その他の実施例では、図６を参照し、ゲート酸化構造１７はさらにフィールド酸化絶縁層構造１６の表面の一部まで伸びるようにしてもよい。形成されるゲート酸化構造１７は、トレンチ１２の底部の一部、トレンチ１２におけるトップ埋込層１５に近い側壁、及び、フィールド酸化絶縁層構造１６の表面の一部を覆っている。例えば、図６に示されるように、このトレンチ１２におけるトップ埋込層１５に近い側壁は、トップ埋込層１５とフィールド酸化絶縁層構造１６まで伸びる右側壁であり、図中では、電流方向は左から右への方向となる。
【００３６】
ゲート酸化構造１７を形成した後、その上にゲートポリシリコン１８を堆積し、そしてゲートポリシリコン１８からゲート引出端１９を引き出す。
【００３７】
本実施例におけるゲート酸化構造１７及びゲートポリシリコン１８の形成はトレンチ１２を開口した後に実行されることができる。具体的には、ウェル領域とソースドープ領域の形成後に実行されることができる。
【００３８】
一実施例では、図６を参照し、ＬＤＭＯＳデバイスの製造方法は以下のことをさらに含む。第一導電タイプのドープ１１内にドレインドープ領域２０を形成し、そしてドレインドープ領域２０からドレイン引出端を引き出す。ドレインドープ領域２０とソースドープ領域１４はフィールド酸化絶縁層構造１６により離間され、ドレインドープ領域２０は第一導電タイプを有し、電流は第一導電タイプのソースドープ領域からドレインドープ領域へ流れる。
【００３９】
上記のＬＤＭＯＳデバイスの製造方法では、ウェル領域の位置を下に配置させ（トレンチの下に形成させ）、また、トップ埋込層とフィールド酸化絶縁層構造をトレンチまで伸びさせていることで、トップ埋込層とフィールド酸化絶縁層構造との間や、トップ埋込層，フィールド酸化絶縁層構造及びトレンチの間には、第一導電タイプのドープ領域がなくなる。このため、導電チャネルはＪＥＦＴ領域を経過しなくなり、ＬＤＭＯＳのオン抵抗の大きさはＪＦＥＴ領域に制限されず、高いソースドレイン降伏電圧を実現するとともにより低いオン抵抗を実現することが可能になる。
【００４０】
上記した実施例の各技術的特徴は任意的に組み合せてもよく、説明を簡単にするために、上記実施例の各技術的特徴のあり得る組合せのすべてについて述べていないが、矛盾しない限り、これらのすべては本明細書に記載の範囲に属するはずである。
【００４１】
上記は本発明の幾つかの実施例のみを示しており、その説明が具体的かつ詳細なものであるが、それにより本発明の範囲を制限するものとして理解されるべきではない。当業者にとっては、本発明の思想から逸脱することなく、若干の変形や改良を行うことが可能であり、それらのすべては本発明の保護範囲に属することは理解されたい。このため、本発明の保護範囲は請求項に依存するものとなる。
【図１】
2021506118.tif 000003
【図２】
2021506118.tif 000004
【図３】
2021506118.tif 000005
【図４】
2021506118.tif 000006
【図５】
2021506118.tif 000007
【図６】
2021506118.tif 000008
【手続補正書】
【提出日】令和2年6月4日(2020.6.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
一実施例では、図２を参照し、ＬＤＭＯＳデバイスはドレインドープ領域２１及びドレイン引出端２２をさらに備え、ドレインドープ領域２１は第一導電タイプのドープ領域１１に設けられ、ドレインドープ領域２１とソースドープ領域１４はフィールド酸化絶縁層構造により離間され、ドレインドープ領域２１は第一導電タイプを有し、ドレイン引出端２２はドレインドープ領域２１に電気的に接続されている。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
一実施例では、図６を参照し、ＬＤＭＯＳデバイスの製造方法は以下のことをさらに含む。第一導電タイプのドープ領域１１内にドレインドープ領域２１を形成し、そしてドレインドープ領域２１からドレイン引出端を引き出す。ドレインドープ領域２１とソースドープ領域１４はフィールド酸化絶縁層構造１６により離間され、ドレインドープ領域２１は第一導電タイプを有し、電流は第一導電タイプのソースドープ領域からドレインドープ領域へ流れる。
【手続補正３】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第一導電タイプのドープ領域が形成され、前記第一導電タイプのドープ領域内にトップ埋込層が形成され、前記トップ埋込層上にフィールド酸化絶縁層構造が形成されたウェハを取得することと、
前記トップ埋込層とフィールド酸化絶縁層構造まで伸びさせて前記トップ埋込層の一部を除去するように、前記第一導電タイプのドープ領域にトレンチを開口することと、
第二導電タイプのイオンを注入して、前記トレンチの下にウェル領域を形成することと、
前記ウェル領域内にソースドープ領域を形成することと、を含み、
前記第一導電タイプと第二導電タイプは互いに逆となるものであることを特徴とするＬＤＭＯＳデバイスの製造方法。
【請求項２】
前記した前記第一導電タイプのドープ領域にトレンチを開口することにより形成されたトレンチの底部は、前記トップ埋込層の底部よりも低いことを特徴とする、請求項１に記載の方法。
【請求項３】
前記した第一導電タイプのドープ領域が形成され、前記第一導電タイプのドープ領域内にトップ埋込層が形成され、前記トップ埋込層上にフィールド酸化絶縁層構造が形成されたウェハを取得することは、
前記第一導電タイプのドープ領域内に前記トップ埋込層を形成することと、
前記トップ埋込層を部分的に覆うように前記トップ埋込層上に前記フィールド酸化絶縁層構造を形成することと、を含み、
前記トップ埋込層は、前記トレンチに近い箇所における一部が前記フィールド酸化絶縁層構造の下から露出していることを特徴とする、請求項１に記載の方法。
【請求項４】
第一導電タイプのドープ領域にトレンチを開口した後に、前記トレンチの底部及び前記トレンチにおけるトップ埋込層に近い側壁において連続したゲート酸化構造を形成することを含むことを特徴とする、請求項１に記載の方法。
【請求項５】
前記ゲート酸化構造は、さらに前記フィールド酸化絶縁層構造の表面の一部まで伸びていることを特徴とする、請求項４に記載の方法。
【請求項６】
前記したウェル領域内にソースドープ領域を形成することは、前記ウェル領域内に第一導電タイプのソースドープ領域と第二導電タイプのソースドープ領域を形成することであり、第一導電タイプのソースドープ領域が位置する箇所は第二導電タイプのソースドープ領域よりも前記トップ埋込層に近いことを特徴とする、請求項１に記載の方法。
【請求項７】
前記第一導電タイプのドープ領域内にドレインドープ領域を形成することをさらに含み、前記ドレインドープ領域と前記ソースドープ領域は前記フィールド酸化絶縁層構造により離間され、前記ドレインドープ領域は第一導電タイプを有することを特徴とする、請求項６に記載の方法。
【請求項８】
基板と、
前記基板上に設けられ、ドリフト領域として用いられる第一導電タイプのドープ領域と、
前記第一導電タイプのドープ領域に開口されたトレンチと、
第二導電タイプを有し、前記トレンチの下に設けられたウェル領域と、
前記ウェル領域内に設けられたソースドープ領域と、
第二導電タイプを有し、前記第一導電タイプのドープ領域内に設けられ、一端が前記トレンチまで伸びているトップ埋込層と、
前記トップ埋込層の上に設けられ、一端が前記トレンチまで伸びているフィールド酸化絶縁層構造と、を備え、
前記第一導電タイプと第二導電タイプは互いに逆となるものであることを特徴とするＬＤＭＯＳデバイス。
【請求項９】
前記トレンチの底部は、前記トップ埋込層の底部よりも低いことを特徴とする、請求項８に記載のＬＤＭＯＳデバイス。
【請求項１０】
前記トレンチの底部は、前記トップ埋込層とドリフト領域とによるｐｎ接合よりも低いことを特徴とする、請求項８に記載のＬＤＭＯＳデバイス。
【請求項１１】
前記トレンチの底部及び前記トレンチにおける前記トップ埋込層に近い側壁に設けられ、トレンチの底部の一部及び前記トップ埋込層の表面の一部を覆うゲート酸化構造と、
前記ゲート酸化構造上に設けられるゲートポリシリコンと、
前記ゲートポリシリコンに電気的に接続されるゲート引出端と、
をさらに備えることを特徴とする、請求項８に記載のＬＤＭＯＳデバイス。
【請求項１２】
前記ゲート酸化構造は、さらに前記フィールド酸化絶縁層構造の表面の一部まで伸びていることを特徴とする、請求項１１に記載のＬＤＭＯＳデバイス。
【請求項１３】
前記ソースドープ領域は、
第一導電タイプのソースドープ領域と、
第一導電タイプのソースドープ領域が位置する箇所よりもトップ埋込層から遠い第二導電タイプのソースドープ領域と、
前記第一導電タイプのソースドープ領域と第二導電タイプのソースドープ領域にそれぞれ電気的に接続されるソース引出端と、
を含むことを特徴とする、請求項８に記載のＬＤＭＯＳデバイス。
【請求項１４】
前記第一導電タイプのドープ領域に設けられ、前記フィールド酸化絶縁層構造により前記ソースドープ領域と離間され、第一導電タイプを有するドレインドープ領域と、
前記ドレインドープ領域に電気的に接続されるドレイン引出端と、
をさらに備えることを特徴とする、請求項１３に記載のＬＤＭＯＳデバイス。
【請求項１５】
前記フィールド酸化絶縁層構造は一部が前記第一導電タイプのドープ領域の上に設けられることを特徴とする、請求項８に記載のＬＤＭＯＳデバイス。
【国際調査報告】
2021506118.tif 000009
2021506118.tif 000010
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