(57)【要約】  インターポーザを使用するスタックデバイスチップを有する３次元（３Ｄ）メモリデバイスおよびその製造方法の実施形態が開示される。一例では、３Ｄメモリデバイスは、第１および第２のデバイスチップ、ならびにそれらの間のインターポーザを含む。第１のデバイスチップは、周辺デバイス、および第１のデバイスチップの表面上の、周辺デバイスに電気的に接続された第１のチップコンタクトを含む。第２のデバイスチップは、交互導体／誘電体スタック、交互導体／誘電体スタックを通って垂直に延びるメモリストリング、および第２のデバイスチップの表面上の、メモリストリングに電気的に接続された第２のチップコンタクトを含む。インターポーザは、インターポーザ基板、インターポーザの反対の表面上の第１および第２のインターポーザコンタクトを含み、インターポーザ基板を介して互いに電気的に接続されている。第１および第２のインターポーザコンタクトは、第１および第２のチップコンタクトにそれぞれ取り付けられる。
2021528860.tif 000002
【特許請求の範囲】
【請求項１】
３次元（３Ｄ）メモリデバイスであって、
第１のデバイスチップであって、
周辺デバイスと、
前記第１のデバイスチップの表面上に配置され、前記周辺デバイスに電気的に接続された第１のチップコンタクトと、を含む、第１のデバイスチップと、
第２のデバイスチップであって、
交互導体／誘電体スタックと、前記交互導体／誘電体スタックを通って垂直に延びるメモリストリングと、
前記第２のデバイスチップの表面上に配置され、前記メモリストリングに電気的に接続された第２のチップコンタクトと、を含む、第２のデバイスチップと、
垂直に前記第１のデバイスチップと前記第２のデバイスチップとの間に配置されたインターポーザであって、
インターポーザ基板と、
前記インターポーザの第１の表面上に配置された第１のインターポーザコンタクトと、
前記インターポーザの前記第１の表面の反対の第２の表面上に配置され、前記インターポーザ基板を介して前記第１のインターポーザコンタクトに電気的に接続された第２のインターポーザコンタクトと、を含む、インターポーザと、を備え、
前記第１のインターポーザコンタクトは前記第１のチップコンタクトに取り付けられ、前記第２のインターポーザコンタクトは前記第２のチップコンタクトに取り付けられる、
３次元（３Ｄ）メモリデバイス。
【請求項２】
前記第１および第２のチップコンタクトのうちの少なくとも１つ、または前記第１および第２のインターポーザコンタクトのうちの少なくとも１つが、導電性バンプを含む、
請求項１に記載の３Ｄメモリデバイス。
【請求項３】
導電性バンプの寸法が、約１μｍから約１００μｍの間である、
請求項２に記載の３Ｄメモリデバイス。
【請求項４】
前記第１および第２のチップコンタクトのうちの少なくとも１つ、または前記第１および第２のインターポーザコンタクトのうちの少なくとも１つが、導電性パッドを含む、
請求項１に記載の３Ｄメモリデバイス。
【請求項５】
導電性パッドの寸法が、約１００ｎｍから約１μｍの間である、
請求項４に記載の３Ｄメモリデバイス。
【請求項６】
前記第１および第２のチップコンタクトならびに前記第１および第２のインターポーザコンタクトの各々が、導体を含む、請求項１から５のいずれか一項に記載の３Ｄメモリデバイス。
【請求項７】
前記インターポーザが、
前記インターポーザ基板上に配置され、前記第１および第２のインターポーザコンタクトの１つと接触する再分配層と、
前記インターポーザ基板を通って延び、前記再分配層ならびに前記第１および第２のインターポーザコンタクトの他の１つに電気的に接続された第１のビアコンタクトであって、前記第１および第２のインターポーザコンタクトが前記再分配層および前記第１のビアコンタクトを介して電気的に接続される、第１のビアコンタクトと、をさらに含む、
請求項１から６のいずれか一項に記載の３Ｄメモリデバイス。
【請求項８】
前記第２のデバイスチップが、前記交互導体／誘電体スタックを通って垂直に延びる第２のビアコンタクトをさらに含み、前記第２のビアコンタクトは、前記第２のチップコンタクトと接触する第１の端部を含む、
請求項１から７のいずれか一項に記載の３Ｄメモリデバイス。
【請求項９】
前記第２のデバイスチップが、前記第２のビアコンタクトの第２の端部と接触する相互接続層をさらに含む、
請求項８に記載の３Ｄメモリデバイス。
【請求項１０】
前記第２のチップコンタクトおよび前記メモリストリングが、前記交互導体／誘電体スタックが形成されるチップ基板の異なる側に配置される、
請求項１から９のいずれか一項に記載の３Ｄメモリデバイス。
【請求項１１】
前記第２のチップコンタクトおよび前記メモリストリングが、前記交互導体／誘電体スタックが形成されるチップ基板の同じ側に配置される、
請求項１から９のいずれか一項に記載の３Ｄメモリデバイス。
【請求項１２】
前記第１のチップコンタクトおよび前記周辺デバイスが、前記周辺デバイスが形成されるチップ基板の異なる側に配置される、
請求項１から１１のいずれか一項に記載の３Ｄメモリデバイス。
【請求項１３】
前記第１のチップコンタクトおよび前記周辺デバイスが、前記周辺デバイスが形成されるチップ基板の同じ側に配置される、
請求項１から１１のいずれか一項に記載の３Ｄメモリデバイス。
【請求項１４】
第３のデバイスチップであって、
別の交互導体／誘電体スタックと、前記別の交互導体／誘電体スタックを通って垂直に延びる別のメモリストリングと、
前記第３のデバイスチップの表面上に配置され、前記別のメモリストリングに電気的に接続された第３のチップコンタクトと、を含む、第３のデバイスチップと、
垂直に前記第３のデバイスチップと前記第１および第２のデバイスチップの１つとの間に配置された別のインターポーザであって、
別のインターポーザ基板と、
前記別のインターポーザの第１の表面上に配置された第３のインターポーザコンタクトと、
前記別のインターポーザの前記第１の表面の反対の第２の表面上に配置され、前記別のインターポーザ基板を介して前記第３のインターポーザコンタクトに電気的に接続された第４のインターポーザコンタクトと、を含む、別のインターポーザと、をさらに備え、
前記第１および第２のデバイスチップの前記１つは、前記第１および第２のデバイスチップの前記１つの別の表面上に配置された第４のチップコンタクトをさらに含み、
前記第３のインターポーザコンタクトは前記第３のチップコンタクトに取り付けられ、前記第４のインターポーザコンタクトは前記第４のチップコンタクトに取り付けられる、
請求項１から１３のいずれか一項に記載の３Ｄメモリデバイス。
【請求項１５】
３次元（３Ｄ）メモリデバイスであって、
第１のデバイスチップであって、
第１の交互導体／誘電体スタックと、前記第１の交互導体／誘電体スタックを通って垂直に延びる第１のメモリストリングと、
前記第１のデバイスチップの表面上に配置され、前記第１のメモリストリングに電気的に接続された第１のチップコンタクトと、を含む、第１のデバイスチップと、
第２のデバイスチップであって、
第２の交互導体／誘電体スタックと、前記第２の交互導体／誘電体スタックを通って垂直に延びる第２のメモリストリングと、
前記第２のデバイスチップの表面上に配置され、前記第２のメモリストリングに電気的に接続された第２のチップコンタクトと、を含む、第２のデバイスチップと、
垂直に前記第１のデバイスチップと前記第２のデバイスチップとの間に配置されたインターポーザであって、
インターポーザ基板と、
前記インターポーザの第１の表面上に配置された第１のインターポーザコンタクトと、
前記インターポーザの前記第１の表面の反対の第２の表面上に配置され、前記インターポーザ基板を介して前記第１のインターポーザコンタクトに電気的に接続された第２のインターポーザコンタクトと、を含む、インターポーザと、を備え、
前記第１のインターポーザコンタクトは前記第１のチップコンタクトに取り付けられ、前記第２のインターポーザコンタクトは前記第２のチップコンタクトに取り付けられる、
３次元（３Ｄ）メモリデバイス。
【請求項１６】
前記第１および第２のチップコンタクトのうちの少なくとも１つ、または前記第１および第２のインターポーザコンタクトのうちの少なくとも１つが、導電性バンプを含む、
請求項１５に記載の３Ｄメモリデバイス。
【請求項１７】
導電性バンプの寸法が、約１μｍから約１００μｍの間である、
請求項１６に記載の３Ｄメモリデバイス。
【請求項１８】
前記第１および第２のチップコンタクトのうちの少なくとも１つ、または前記第１および第２のインターポーザコンタクトのうちの少なくとも１つが、導電性パッドを含む、
請求項１５に記載の３Ｄメモリデバイス。
【請求項１９】
導電性パッドの寸法が、約１００ｎｍから約１μｍの間である、
請求項１８に記載の３Ｄメモリデバイス。
【請求項２０】
前記第１および第２のチップコンタクトならびに前記第１および第２のインターポーザコンタクトの各々が、導体を含む、
請求項１５から１９のいずれか一項に記載の３Ｄメモリデバイス。
【請求項２１】
前記インターポーザが、
前記インターポーザ基板上に配置され、前記第１および第２のインターポーザコンタクトの１つと接触する再分配層と、
前記インターポーザ基板を通って延び、前記再分配層ならびに前記第１および第２のインターポーザの他の１つに電気的に接続された第１のビアコンタクトであって、前記第１および第２のインターポーザコンタクトが前記再分配層および前記第１のビアコンタクトを介して電気的に接続される、第１のビアコンタクトと、をさらに含む、
請求項１５から２０のいずれか一項に記載の３Ｄメモリデバイス。
【請求項２２】
前記第１および第２のデバイスチップのうちの少なくとも１つが、前記対応する第１または第２の交互導体／誘電体スタックを通って垂直に延びる第２のビアコンタクトをさらに含み、前記第２のビアコンタクトは、前記対応する第１または第２のチップコンタクトと接触する第１の端部を含む、
請求項１５から２１のいずれか一項に記載の３Ｄメモリデバイス。
【請求項２３】
前記第１および第２のデバイスチップのうちの前記少なくとも１つが、前記第２のビアコンタクトの第２の端部と接触する相互接続層をさらに含む、
請求項２２に記載の３Ｄメモリデバイス。
【請求項２４】
前記第２のチップコンタクトおよび前記第２のメモリストリングが、前記第２の交互導体／誘電体スタックが形成されるチップ基板の異なる側に配置される、
請求項１５から２３のいずれか一項に記載の３Ｄメモリデバイス。
【請求項２５】
前記第２のチップコンタクトおよび前記第２のメモリストリングが、前記第２の交互導体／誘電体スタックが形成されるチップ基板の同じ側に配置される、
請求項１５から２３のいずれか一項に記載の３Ｄメモリデバイス。
【請求項２６】
前記第１のチップコンタクトおよび前記第１のメモリストリングが、前記第１の交互導体／誘電体スタックが形成されるチップ基板の異なる側に配置される、
請求項１５から２３のいずれか一項に記載の３Ｄメモリデバイス。
【請求項２７】
前記第１のチップコンタクトおよび前記第１のメモリストリングが、前記第１の交互導体／誘電体スタックが形成されるチップ基板の同じ側に配置される、
請求項１５から２３のいずれか一項に記載の３Ｄメモリデバイス。
【請求項２８】
第３のデバイスチップであって、
周辺デバイスと、
前記第３のデバイスチップの表面上に配置され、前記周辺デバイスに電気的に接続された第３のチップコンタクトと、を含む、第３のデバイスチップと、
垂直に前記第３のデバイスチップと前記第１および第２のデバイスチップの１つとの間に配置された別のインターポーザであって、
別のインターポーザ基板と、
前記別のインターポーザの第１の表面上に配置された第３のインターポーザコンタクトと、
前記別のインターポーザの前記第１の表面の反対の第２の表面上に配置され、前記別のインターポーザ基板を介して前記第３のインターポーザコンタクトに電気的に接続された第４のインターポーザコンタクトと、を含む、別のインターポーザと、をさらに備え、
前記第１および第２のデバイスチップの前記１つは、前記第１および第２のデバイスチップの前記１つの別の表面上に配置された第４のチップコンタクトをさらに含み、
前記第３のインターポーザコンタクトは前記第３のチップコンタクトに取り付けられ、前記第４のインターポーザコンタクトは前記第４のチップコンタクトに取り付けられる、
請求項１５から２７のいずれか一項に記載の３Ｄメモリデバイス。
【請求項２９】
３次元（３Ｄ）メモリデバイスを形成する方法であって、
チップ基板の第１の側に交互導体／誘電体スタックを形成することと、
前記交互導体／誘電体スタックを通って垂直に延びるメモリストリングを形成することと、
前記チップ基板の第１の側の反対の第２の側にチップコンタクトを形成することであって、前記チップコンタクトは前記メモリストリングに電気的に接続される、チップコンタクトを形成することと、
インターポーザ基板の第１の側に第１のインターポーザコンタクトを形成することと、
前記インターポーザ基板の前記第１の側の反対の第２の側に第２のインターポーザコンタクトを形成することであって、前記第２のインターポーザコンタクトは、前記インターポーザ基板を介して前記第１のインターポーザコンタクトに電気的に接続される、第２のインターポーザコンタクトを形成することと、
前記第１のインターポーザコンタクトを前記チップコンタクトに取り付けることと、を含む、
方法。
【請求項３０】
前記第１のインターポーザコンタクトを形成することの前に、前記インターポーザ基板上に再分配層を形成することと、
前記インターポーザ基板を通って延び、前記再分配層と接触する第１のビアコンタクトを形成することであって、前記第１および第２のインターポーザコンタクトが前記再分配層および前記第１のビアコンタクトを介して電気的に接続される、第１のビアコンタクトを形成することと、をさらに含む、
請求項２９に記載の方法。
【請求項３１】
前記交互導体／誘電体スタックを通って垂直に延びる第２のビアコンタクトを形成することと、
前記チップ基板の前記第１の側に、前記第２のビアコンタクトと接触する相互接続層を形成することと、をさらに含む、
請求項２９または３０に記載の方法。
【請求項３２】
３次元（３Ｄ）メモリデバイスを形成する方法であって、
チップ基板の第１の側に交互導体／誘電体スタックを形成することと、
前記交互導体／誘電体スタックを通って垂直に延びるメモリストリングを形成することと、
前記チップ基板の第１の側にチップコンタクトを形成することであって、前記チップコンタクトは前記メモリストリングに電気的に接続される、チップコンタクトを形成することと、
インターポーザ基板の第１の側に第１のインターポーザコンタクトを形成することと、
前記インターポーザ基板の前記第１の側の反対の第２の側に第２のインターポーザコンタクトを形成することであって、前記第２のインターポーザコンタクトは、前記インターポーザ基板を介して前記第１のインターポーザコンタクトに電気的に接続される、第２のインターポーザコンタクトを形成することと、
前記第１のインターポーザコンタクトを前記チップコンタクトに取り付けることと、を含む、
方法。
【請求項３３】
前記第１のインターポーザコンタクトを形成することの前に、前記インターポーザ基板上に再分配層を形成することと、
前記インターポーザ基板を通って延び、前記再分配層と接触する第１のビアコンタクトを形成することであって、前記第１および第２のインターポーザコンタクトが前記再分配層および前記第１のビアコンタクトを介して電気的に接続される、第１のビアコンタクトを形成することと、をさらに含む、
請求項３２に記載の方法。
【請求項３４】
前記交互導体／誘電体スタックを通って垂直に延びる第２のビアコンタクトを形成することと、
前記チップ基板の前記第１の側に、前記第２のビアコンタクトおよび前記チップコンタクトと接触する相互接続層を形成することと、をさらに含む、
請求項３２または３３に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製造方法に関する。
【背景技術】
【０００２】
平面メモリセルは、加工技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することにより、より小さなサイズにスケーリングされる。ただし、メモリセルのフィーチャサイズが下限に近づくにつれて、平面加工および製造技術は困難でコストがかかるようになる。その結果、平面メモリセルのメモリ密度は上限に近づく。
【０００３】
３Ｄメモリアーキテクチャは、平面メモリセルの密度制限に対処できる。３Ｄメモリアーキテクチャには、メモリアレイと、メモリアレイとの間の信号を制御するための周辺デバイスとが含まれる。
【発明の概要】
【０００４】
本明細書では、インターポーザを使用するスタックデバイスチップを有する３Ｄメモリデバイスおよびその製造方法の実施形態が開示される。
【０００５】
一例では、３Ｄメモリデバイスは、第１のデバイスチップ、第２のデバイスチップ、および垂直に第１のデバイスチップと第２のデバイスチップとの間に配置されたインターポーザを含む。第１のデバイスチップは、周辺デバイス、および第１のデバイスチップの表面上に配置され、周辺デバイスに電気的に接続された第１のチップコンタクトを含む。第２のデバイスチップは、交互導体／誘電体スタック、交互導体／誘電体スタックを通って垂直に延びるメモリストリング、および第２のデバイスチップの表面上に配置され、メモリストリングに電気的に接続された第２のチップコンタクトを含む。インターポーザは、インターポーザ基板、インターポーザの第１の表面上に配置された第１のインターポーザコンタクト、およびインターポーザの第１の表面の反対の第２の表面上に配置され、インターポーザ基板を介して第１のインターポーザコンタクトに電気的に接続された第２のインターポーザコンタクトを含む。第１のインターポーザコンタクトは第１のチップコンタクトに取り付けられ、第２のインターポーザコンタクトは第２のチップコンタクトに取り付けられる。
【０００６】
別の例では、３Ｄメモリデバイスは、第１のデバイスチップ、第２のデバイスチップ、および垂直に第１のデバイスチップと第２のデバイスチップとの間に配置されたインターポーザを含む。第１のデバイスチップは、第１の交互導体／誘電体スタック、第１の交互導体／誘電体スタックを通って垂直に延びる第１のメモリストリング、および第１のデバイスチップの表面上に配置され、第１のメモリストリングに電気的に接続された第１のチップコンタクトを含む。第２のデバイスチップは、第２の交互導体／誘電体スタック、第２の交互導体／誘電体スタックを通って垂直に延びる第２のメモリストリング、および第２のデバイスチップの表面上に配置され、第２のメモリストリングに電気的に接続された第２のチップコンタクトを含む。インターポーザは、インターポーザ基板、インターポーザの第１の表面上に配置された第１のインターポーザコンタクト、およびインターポーザの第１の表面の反対の第２の表面上に配置され、インターポーザ基板を介して第１のインターポーザコンタクトに電気的に接続された第２のインターポーザコンタクトを含む。第１のインターポーザコンタクトは第１のチップコンタクトに取り付けられ、第２のインターポーザコンタクトは第２のチップコンタクトに取り付けられる。
【０００７】
異なる例では、３Ｄメモリデバイスを形成する方法が開示される。交互導体／誘電体スタックは、チップ基板の第１の側に形成される。交互導体／誘電体スタックを通って垂直に延びるメモリストリングが形成される。チップコンタクトは、チップ基板の第１の側と反対の第２の側に形成され、メモリストリングに電気的に接続される。第１のインターポーザコンタクトは、インターポーザ基板の第１の側に形成される。第２のインターポーザコンタクトは、インターポーザ基板の第１の側と反対の第２の側に形成され、インターポーザ基板を介して第１のインターポーザコンタクトに電気的に接続される。第１のインターポーザコンタクトはチップコンタクトに取り付けられる。
【０００８】
別の例では、３Ｄメモリデバイスを形成する方法が開示される。交互導体／誘電体スタックは、チップ基板の第１の側に形成される。交互導体／誘電体スタックを通って垂直に延びるメモリストリングが形成される。チップコンタクトは、チップ基板の第１の側に形成され、メモリストリングに電気的に接続される。第１のインターポーザコンタクトは、インターポーザ基板の第１の側に形成される。第２のインターポーザコンタクトは、インターポーザ基板の第１の側と反対の第２の側に形成され、インターポーザ基板を介して第１のインターポーザコンタクトに電気的に接続される。第１のインターポーザコンタクトはチップコンタクトに取り付けられる。
【図面の簡単な説明】
【０００９】
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明とともに、本開示の原理を説明し、当業者が本開示を作成および使用することを可能にするのにさらに役立つ。
【図１】いくつかの実施形態による、インターポーザを使用するスタックデバイスチップを有する例示的な３Ｄメモリデバイスの断面図を示す。
【図２Ａ】様々な実施形態による、インターポーザを使用するスタック周辺デバイスチップおよびメモリアレイデバイスチップを有する例示的な３Ｄメモリデバイスの概略図を示す。
【図２Ｂ】様々な実施形態による、インターポーザを使用するスタック周辺デバイスチップおよびメモリアレイデバイスチップを有する例示的な３Ｄメモリデバイスの概略図を示す。
【図２Ｃ】様々な実施形態による、インターポーザを使用するスタック周辺デバイスチップおよびメモリアレイデバイスチップを有する例示的な３Ｄメモリデバイスの概略図を示す。
【図２Ｄ】様々な実施形態による、インターポーザを使用するスタック周辺デバイスチップおよびメモリアレイデバイスチップを有する例示的な３Ｄメモリデバイスの概略図を示す。
【図２Ｅ】様々な実施形態による、インターポーザを使用するスタック周辺デバイスチップおよびメモリアレイデバイスチップを有する例示的な３Ｄメモリデバイスの概略図を示す。
【図２Ｆ】様々な実施形態による、インターポーザを使用するスタック周辺デバイスチップおよびメモリアレイデバイスチップを有する例示的な３Ｄメモリデバイスの概略図を示す。
【図２Ｇ】様々な実施形態による、インターポーザを使用するスタック周辺デバイスチップおよびメモリアレイデバイスチップを有する例示的な３Ｄメモリデバイスの概略図を示す。
【図２Ｈ】様々な実施形態による、インターポーザを使用するスタック周辺デバイスチップおよびメモリアレイデバイスチップを有する例示的な３Ｄメモリデバイスの概略図を示す。
【図３Ａ】様々な実施形態による、インターポーザを使用するスタックメモリアレイデバイスチップを有する例示的な３Ｄメモリデバイスの概略図を示す。
【図３Ｂ】様々な実施形態による、インターポーザを使用するスタックメモリアレイデバイスチップを有する例示的な３Ｄメモリデバイスの概略図を示す。
【図３Ｃ】様々な実施形態による、インターポーザを使用するスタックメモリアレイデバイスチップを有する例示的な３Ｄメモリデバイスの概略図を示す。
【図３Ｄ】様々な実施形態による、インターポーザを使用するスタックメモリアレイデバイスチップを有する例示的な３Ｄメモリデバイスの概略図を示す。
【図４Ａ】いくつかの実施形態による、周辺デバイスチップを形成する例示的な製造プロセスを示す。
【図４Ｂ】いくつかの実施形態による、周辺デバイスチップを形成する例示的な製造プロセスを示す。
【図４Ｃ】いくつかの実施形態による、周辺デバイスチップを形成する例示的な製造プロセスを示す。
【図４Ｄ】いくつかの実施形態による、周辺デバイスチップを形成する例示的な製造プロセスを示す。
【図５Ａ】いくつかの実施形態による、メモリアレイデバイスチップを形成する例示的な製造プロセスを示す。
【図５Ｂ】いくつかの実施形態による、メモリアレイデバイスチップを形成する例示的な製造プロセスを示す。
【図５Ｃ】いくつかの実施形態による、メモリアレイデバイスチップを形成する例示的な製造プロセスを示す。
【図５Ｄ】いくつかの実施形態による、メモリアレイデバイスチップを形成する例示的な製造プロセスを示す。
【図５Ｅ】いくつかの実施形態による、メモリアレイデバイスチップを形成する例示的な製造プロセスを示す。
【図５Ｆ】いくつかの実施形態による、メモリアレイデバイスチップを形成する例示的な製造プロセスを示す。
【図５Ｇ】いくつかの実施形態による、メモリアレイデバイスチップを形成する例示的な製造プロセスを示す。
【図６Ａ】いくつかの実施形態による、インターポーザを形成する例示的な製造プロセスを示す。
【図６Ｂ】いくつかの実施形態による、インターポーザを形成する例示的な製造プロセスを示す。
【図６Ｃ】いくつかの実施形態による、インターポーザを形成する例示的な製造プロセスを示す。
【図６Ｄ】いくつかの実施形態による、インターポーザを形成する例示的な製造プロセスを示す。
【図６Ｅ】いくつかの実施形態による、インターポーザを形成する例示的な製造プロセスを示す。
【図６Ｆ】いくつかの実施形態による、インターポーザを形成する例示的な製造プロセスを示す。
【図７Ａ】いくつかの実施形態による、周辺デバイスチップおよびメモリデバイスアレイデバイスチップをインターポーザに取り付けるための例示的な製造プロセスを示す。
【図７Ｂ】いくつかの実施形態による、周辺デバイスチップおよびメモリデバイスアレイデバイスチップをインターポーザに取り付けるための例示的な製造プロセスを示す。
【図８】いくつかの実施形態による、周辺デバイスチップを形成する例示的な方法のフローチャートである。
【図９】いくつかの実施形態による、メモリアレイデバイスチップを形成する例示的な方法のフローチャートである。
【図１０】いくつかの実施形態による、インターポーザを形成する例示的な方法のフローチャートである。
【００１０】
本開示の実施形態について、添付の図面を参照して説明する。
【発明を実施するための形態】
【００１１】
特定の構成および配列について説明しているが、これは例示の目的でのみ行われていることを理解されたい。当業者は、本開示の精神および範囲から逸脱することなく、他の構成および配列を使用できることを認識するであろう。当業者には、本開示が様々な他の用途にも使用できることが明らかであろう。
【００１２】
本明細書における「一実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「例示的実施形態」、「いくつかの実施形態」などへの言及は、記載された実施形態が特定のフィーチャ、構造、または特性を含み得ることを示すが、すべての実施形態が特定のフィーチャ、構造、または特性を必ずしも含むとは限らないことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指すとは限らない。さらに、特定のフィーチャ、構造、または特性が実施形態に関連して説明されている場合、明示的に説明されているかどうかにかかわらず、他の実施形態に関連してそのようなフィーチャ、構造、または特性に影響を与えることは、当業者の知識の範囲内である。
【００１３】
一般に、学術用語は、少なくとも一部は文脈での使用から理解できる。例えば、本明細書で使用する場合、「１つまたは複数」という用語は、少なくとも一部は文脈に応じて、任意のフィーチャ、構造、または特性を単数の意味で説明するために使用でき、またはフィーチャ、構造、または特性の組み合わせを複数の意味で説明するために使用できる。同様に、「１つの（ａ）」、「１つの（ａｎ）」、または「１つの（ｔｈｅ）」などの用語は、単数の用法を伝える、または少なくとも一部は文脈に応じて複数の用法を伝えると理解することができる。さらに、「に基づく（ｂａｓｅｄ  ｏｎ）」という用語は、排他的な一連の要因を伝えることを必ずしも意図するものではなく、代わりに、少なくとも一部は文脈に応じて、必ずしも明示的に説明されていない追加の要因の存在を可能にするものとして理解することができる。
【００１４】
本開示における「上（ｏｎ）」、「上方（ａｂｏｖｅ）」、および「上（ｏｖｅｒ）」の意味は、「上（ｏｎ）」が何かの「上に直接（ｄｉｒｅｃｔｌｙ  ｏｎ）」を意味するだけでなく、その間に中間フィーチャまたは層を有する何かの「上（ｏｎ）」にあるという意味も含み、かつ「上方（ａｂｏｖｅ）」または「上（ｏｖｅｒ）」が何かの「上方（ａｂｏｖｅ）」または「上（ｏｖｅｒ）」の意味を意味するだけでなく、その間に中間フィーチャまたは層を有さない何かの「上方（ａｂｏｖｅ）」または「上（ｏｖｅｒ）」にあるという意味（すなわち、何かの上に直接）も含み得るように最も広い意味で解釈されるべきであることが容易に理解されるべきである。
【００１５】
さらに、「下（ｂｅｎｅａｔｈ）」、「下方（ｂｅｌｏｗ）」、「下（ｌｏｗｅｒ）」、「上方（ａｂｏｖｅ）」、「上（ｕｐｐｅｒ）」などの空間的に相対的な用語は、図に示されているように、説明を簡単にするために本明細書で使用して、ある要素またはフィーチャと別の１つもしくは複数の要素または１つもしくは複数のフィーチャとの関係を説明することができる。空間的に相対的な用語は、図に示されている向きに加えて、使用中または動作中のデバイスのさまざまな向きを包含することが意図されている。装置は他の方法で向きを変えることができ（９０度または他の向きに回転）、本明細書で使用される空間的に相対的な記述子は同様にそれに応じて解釈することができる。
【００１６】
本明細書で使用する場合、「基板」という用語は、後続の材料層が追加される材料を指す。基板自体をパターン形成することができる。基板の上に追加された材料は、パターン形成することも、パターン形成せずに残すこともできる。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの幅広い半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウェーハなどの非導電性材料から作ることができる。
【００１７】
本明細書で使用する場合、「層」という用語は、厚みのある領域を含む材料部分を指す。層は、下にあるもしくは上にある構造の全体に延在するか、または下にあるもしくは上にある構造の範囲よりも小さい範囲を有し得る。さらに、層は、連続構造の厚さよりも薄い厚さを有する均一または不均一な連続構造の領域であり得る。例えば、層は、連続構造の上面と底面との間、または上面および底面にある任意のペアの水平面の間に置くことができる。層は、水平方向、垂直方向、および／またはテーパー面に沿って延在し得る。基材は、層であり得、その中に１つもしくは複数の層を含み得、ならびに／またはその上、その上方、および／もしくはその下方に１つもしくは複数の層を有し得る。層には多数の層を含めることができる。例えば、相互接続層は、（相互接続ライン、および／またはビアコンタクトが形成される）１つまたは複数の導体およびコンタクト層と、１つまたは複数の誘電体層とを含み得る。
【００１８】
本明細書で使用する場合、「公称／名目上（ｎｏｍｉｎａｌ／ｎｏｍｉｎａｌｌｙ）」という用語は、製品またはプロセスの設計フェーズ中に設定される、コンポーネントまたはプロセス動作の特性またはパラメータの望ましい値または目標値を、望ましい値より上および／または下の値の範囲とともに指す。値の範囲は、生産プロセスまたは許容誤差のわずかな変動が原因であり得る。本明細書で使用する場合、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変化する可能性がある所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、例えば、値の１０〜３０％（例えば、値の±１０％、±２０％、または±３０％）内で変化する所与の量の値を示し得る。
【００１９】
本明細書で使用する場合、「３Ｄメモリデバイス」という用語は、水平向きの基板上にメモリセルトランジスタの垂直向きのストリング（本明細書ではＮＡＮＤメモリストリングなどの「メモリストリング」と呼ばれる）を有する半導体デバイスを指し、メモリストリングは、基板に対して垂直方向に延在する。本明細書で使用される場合、「垂直（ｖｅｒｔｉｃａｌ／ｖｅｒｔｉｃａｌｌｙ）」という用語は、基板の水平表面に名目上垂直であることを意味する。
【００２０】
３Ｄ  ＮＡＮＤメモリデバイスは垂直方向に拡大し続けているため（例えば、９６層以上）、ドライエッチングの問題が原因で、チャネルホールおよびゲートラインスリット（ＧＬＳ）などの高アスペクト比構造のワンステップエッチングを有効にすることができない場合があり得る。特に、チャネルホールのような小さいサイズのパターンの場合、限界寸法（ＣＤ）の制御とさらなる削減は、セル密度の増加に役立つ。
【００２１】
直接結合技術は、周辺デバイスおよびメモリアレイを異なる基板上に接合することにより、いくつかの３Ｄ  ＮＡＮＤメモリデバイス（例えば、９６層以上）を製造するために提案されている。ただし、直接結合プロセスは、特に３つ以上のデバイスチップが結合される場合、歩留まりの低下と追加コストを引き起こす場合がある。また、直接結合プロセスは、リソグラフィの位置合わせおよびオーバーレイ、エッチングの停止性および均一性の制御、ウェットクリーニングなどのプロセス許容誤差が小さい場合がある。
【００２２】
一部の３Ｄ  ＮＡＮＤメモリデバイス（１２８層以上）では、半導体デッキ間プラグを使用して同じ基板上にメモリスタックの２つのデッキを統合するデュアルデッキ構造が提案されている。直接結合技術を使用する場合と同様に、デュアルデッキ構造を使用する３Ｄ  ＮＡＮＤメモリデバイスは、複雑なプロセス統合により、プロセス許容誤差が小さい、コストが高い、歩留まりが低いなどの問題に悩まされる。さらに、デッキ間プラグで使用される半導体材料によって電気抵抗が増加し、デバイスのパフォーマンスが低下する場合がある。
【００２３】
本開示による様々な実施形態は、上記の他の３Ｄ  ＮＡＮＤメモリデバイスと比較して、より高いセル密度、より良い性能、および改善された歩留まりを有する３Ｄ  ＮＡＮＤメモリデバイスを提供する。周辺デバイスチップおよび１つまたは複数のメモリアレイデバイスチップを垂直にスタックし、それらをインターポーザを使用して接続することにより、３Ｄ  ＮＡＮＤメモリデバイスのセル密度を、プロセスを大幅に困難にすることなく増やすことができる。
【００２４】
例えば、直接結合ではなく１つまたは複数のインターポーザを使用して多数のデバイスチップを接合することにより、本明細書に開示される３Ｄ  ＮＡＮＤメモリデバイスは、製造中にＣＤ制御を改善し、リソグラフの位置合わせ／オーバーレイの仕様を緩和して、コストを削減し、生産歩留まりおよびスループットを向上させることができる。また、インターポーザを使用して異なるデバイスチップ間に形成された電気接続は、デュアルデッキ構造の半導体デッキ間プラグよりも低い電気抵抗を有する場合がある。さらに、本明細書に開示されるインターポーザおよびその製造方法を使用する３Ｄ  ＮＡＮＤメモリデバイスは、３つ以上のデバイスチップが垂直に統合され、さらに高いセル密度を有するデバイスに対して高いプロセス拡張性を有する。
【００２５】
図１は、本開示のいくつかの実施形態による、インターポーザを使用するスタックデバイスチップを有する例示的な３Ｄメモリデバイス１００の断面図を示す。図１に示すように、３Ｄメモリデバイス１００は、１つの周辺デバイスチップと、垂直にスタックされ、２つのインターポーザを使用して電気的および機械的に接続される２つのメモリアレイデバイスチップと、を含む３レベルメモリデバイスであり得る。インターポーザは、３Ｄメモリデバイス１００のセル密度および生産歩留まりを向上させるために、任意の垂直配列で任意の数のデバイスチップを接続する柔軟性を提供できることが理解される。例えば、３Ｄメモリデバイス１００は、セル密度をさらに増加させるために３つ以上のメモリアレイデバイスチップを有することができ、周辺デバイスチップは、３Ｄメモリデバイス１００の底部、上部、または中央に配置することができる。
【００２６】
いくつかの実施形態では、３Ｄメモリデバイス１００は、周辺デバイスチップ１０２、第１のメモリアレイデバイスチップ１４２、および垂直に周辺デバイスチップ１０２と第１のメモリアレイデバイスチップ１４２との間に配置された第１のインターポーザ１２４を含み、図１に示すように、２レベルメモリデバイス１７０を形成する。電気的および機械的に連結するために、周辺デバイスチップ１０２は、その上面にチップコンタクト１１０のセットを含み得、第１のインターポーザ１２４は、その上面にインターポーザコンタクト１３０の第１のセット、およびその底面にインターポーザコンタクト１２０の第２のセットを含み得、第１のメモリアレイデバイスチップ１４２は、その底面にチップコンタクト１４０のセットを含み得る。いくつかの実施形態によれば、インターポーザコンタクトおよびチップコンタクトの各ペアを取り付けるために、はんだバンプが適用される。
【００２７】
図１に示すように、周辺デバイスチップ１０２は、チップ基板１０４、周辺デバイス１０６、相互接続層１０８、およびチップコンタクト１１０を含み得る。チップ基板１０４は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、または任意の他の適切な材料を含み得る。周辺デバイス１０６は、チップデバイス１０４「上」に形成され得、周辺デバイス１０６の全体または一部は、チップ基板１０４内（例えば、チップ基板１０４の上面の下）および／またはチップ基板１０４上に直接形成される。周辺デバイス１０６は、チップ基板１０４上に形成された複数のトランジスタ１０７を含み得る。周辺デバイス１０６は、絶縁領域（例えば、シャロートレンチアイソレーション（ＳＴＩ））およびドープ領域（例えば、トランジスタ１０７のソース領域およびドレイン領域）もさらに含み得る。いくつかの実施形態では、周辺デバイスチップ１０２は上下逆さまにされ、したがって周辺デバイス１０６はチップ基板１０４の下方に配置される。
【００２８】
いくつかの実施形態では、周辺デバイス１０６は、３Ｄメモリデバイス１００の動作を容易にするために使用される任意の好適なデジタル、アナログ、および／または混合信号回路を含み得る。例えば、周辺デバイス１０６は、ページバッファ、デコーダ（例えば、行デコーダおよび列デコーダ）、センス増幅器、ドライバ、チャージポンプ、電流もしくは電圧基準、または回路の任意のアクティブもしくはパッシブコンポーネント（例えば、トランジスタ、ダイオード、抵抗器、コンデンサなど）のうちの１つまたは複数を含み得る。いくつかの実施形態では、周辺デバイス１０６は、相補型金属酸化物半導体（ＣＭＯＳ）技術（「ＣＭＯＳチップ」としても知られる）を使用してチップ基板１０４上に形成される。
【００２９】
図１に示すように、相互接続層１０８は、周辺デバイス１０６（本明細書では「周辺相互接続層」と呼ばれる）の上に形成され、電気信号を周辺デバイス１０６との間で転送することができる。周辺相互接続層１０８は、横方向相互接続ラインおよび垂直相互接続アクセス（ビア）コンタクトを含む複数の相互接続を含み得る。本明細書で使用する場合、「相互接続」という用語は、ミドルエンドオブライン（ＭＥＯＬ）相互接続およびバックエンドオブライン（ＢＥＯＬ）相互接続などの任意の好適なタイプの相互接続を広く含み得る。周辺相互接続層１０８は、相互接続ラインおよびビアコンタクトが形成され得る１つまたは複数の層間誘電体（ＩＬＤ）層（「金属間誘電体（ＩＭＤ）層」としても知られる）をさらに含み得る。周辺相互接続層１０８内の相互接続は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含み得る。周辺相互接続層１０８のＩＬＤ層は、酸化シリコン、窒化シリコン、酸窒化シリコン、低誘電率（低ｋ）誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含み得る。
【００３０】
３Ｄメモリデバイス１００内のコンポーネントの空間関係をさらに示すために、図１ではｘ軸およびｙ軸が追加されていることに留意されたい。チップ基板１０４は、ｘ方向（横方向または幅方向）に横方向に延びる２つの横方向表面（例えば、上面および底面）を含む。本明細書で使用する場合、半導体デバイス（例えば、周辺デバイスチップ１０２）の別のコンポーネント（例えば、層またはデバイス）の「上（ｏｎ）」、「上方（ａｂｏｖｅ）」、または「下方（ｂｅｌｏｗ）」にあるかどうかは、基板が半導体デバイスのｙ方向の最下部の平面に位置する場合、半導体デバイスの基板（例えば、チップ基板１０４）に対してｙ方向（垂直方向または厚さ方向）で決定される。空間関係を説明するための同じ概念が、本開示全体にわたって適用される。
【００３１】
図１に示すように、チップコンタクト１１０は、周辺デバイスチップ１０２の上面に形成され、例えば、周辺相互接続層１０８の相互接続を介して、周辺デバイス１０６に電気的に接続され得る。チップコンタクト１１０は、周辺デバイスチップ１０２との間で電気信号を転送することができる。チップコンタクト１１０は、周辺デバイスチップ１０２と第１のインターポーザ１２４との間の接着を促進するためのインタフェースとしても機能することができる。いくつかの実施形態では、チップコンタクト１１０は、例えば、はんだ材料（「はんだパッド」としても知られる）に対して高い親和性を有する１つまたは複数の薄膜層を含む導電性パッドである。薄膜層は、Ａｌ、Ａｕ、Ｃｕ、Ｃｒ、Ｎｉ、ＴｉＷ、またはそれらの任意の組み合わせなどの導体を含み得る。いくつかの実施形態では、導電性パッドは、約１００ｎｍから約１μｍ、例えば、１００ｎｍから１μｍの範囲の寸法を有する（例えば、１００ｎｍ、２００ｎｍ、３００ｎｍ、４００ｎｍ、５００ｎｍ、６００ｎｍ、７００ｎｍ、８００ｎｍ、９００ｎｍ、１μｍ、これらの値のいずれかによって下端が境界付けられた任意の範囲、またはこれらの値のいずれか２つによって定義された範囲内）。いくつかの実施形態では、チップコンタクト１１０は、はんだパッド上のはんだバンプ（図示せず）などの導電性バンプである。はんだバンプ材料は、６３Ｓｎ／Ｐｂ、Ｃｕ／Ｓｂ／Ａｇ／Ｓｎ、および９５．５Ｓｎ／３．８Ａｇ／０．７Ｃｕなどの合金を含み得るが、これらに限定されない。いくつかの実施形態では、導電性バンプは、約１μｍから約１００μｍ、例えば、１μｍから１００μｍの範囲の寸法を有する（例えば、１μｍ、５μｍ、１０μｍ、２０μｍ、３０μｍ、４０μｍ、５０μｍ、６０μｍ、７０μｍ、８０μｍ、９０μｍ、１００μｍ、これらの値のいずれかによって下端が境界付けられた任意の範囲、またはこれらの値のいずれか２つによって定義された範囲内）。
【００３２】
インターポーザは、３Ｄメモリデバイスを形成するプロセスに追加の利点をもたらす界面接合デバイスとして機能できる。例えば、インターポーザは非常に滑らかな表面を有することができ、これにより、他の嵌合デバイスチップの表面平坦性の要件はそれほど厳しくない。インターポーザはサーマルスプレッダーとしても機能し得るため、接合プロセス中に均一に熱を適用することができる。インターポーザは、３Ｄメモリデバイスの動作中に良好なヒートシンクとしてさらに機能し、これにより、３Ｄメモリデバイスの過熱を防ぐことができる。
【００３３】
図１に示すように、３Ｄメモリデバイス１００の第１のインターポーザ１２４は、インターポーザ基板１２１、複数の基板貫通ビアコンタクト１２６、インターポーザコンタクト１３０の第１のセット、およびインターポーザコンタクト１２０の第２のセットを含み得る。インターポーザコンタクト１３０および１２０の第１および第２のセットは、第１のインターポーザ１２４の反対の表面、例えば、上面および底面それぞれに形成することができる。いくつかの実施形態では、第１のインターポーザ１２４は、インターポーザ基板１２１の反対の表面、例えば、上面および底面それぞれの上に配置された２つの再分配層１２２および１２８もさらに含み得る。いくつかの実施形態では、第１の再分配層１２８は、インターポーザ基板１２１の上面上、およびインターポーザコンタクト１３０の第１のセットとインターポーザ基板１２１との間に形成される。第１の再分配層１２８は、インターポーザコンタクト１３０の第１のセットと接触することができる。いくつかの実施形態では、第２の再分配層１２２は、インターポーザ基板１２１の底面上、およびインターポーザコンタクト１２０の第２のセットとインターポーザ基板１２１との間に形成される。第２の再分配層１２２は、インターポーザコンタクト１２０の第２のセットと接触することができる。いくつかの実施形態では、第１のインターポーザ１２４は、第１の再分配層１２８または第２の再分配層１２２など、インターポーザ基板１２１の上面または底面のいずれかに形成される１つだけの再分配層を含むことが理解される。さらに、いくつかの実施形態では、第１のインターポーザ１２４はいかなる再分配層も含まないことが理解される。
【００３４】
基板貫通ビアコンタクト１２６を使用することにより、電気信号は、インターポーザ基板１２１を介して、インターポーザコンタクト１３０の第１のセットとインターポーザコンタクト１２０の第２のセットとの間で（ｙ方向に）垂直に転送することができる。基板貫通ビアコンタクト１２６は、インターポーザ基板１２１がシリコンでできている場合、「シリコン貫通ビア」（ＴＳＶ）としても知られている。各基板貫通ビアコンタクト１２６は、インターポーザ基板１２１を通って延び、第１および第２の再分配層１２８および１２２ならびにインターポーザコンタクト１３０および１２０の第１および第２のセットに電気的に接続することができる。第１の再分配層１２８および／または第２の再分配層１２２を含めることにより、電気信号を横方向（ｘ方向）に転送し、したがって、デバイスチップ上の異なる場所から結合することをさらに有効にし得る。再分配層１２２および１２８は、相互接続ルーティングのために１つまたは複数のＩＬＤ層に形成された相互接続を含み得る。
【００３５】
いくつかの実施形態では、インターポーザ基板１２１は、単結晶シリコン、セラミック、ガラス、または任意の他の好適な材料などの材料を含む。基板貫通ビアコンタクト１２６は、インターポーザ基板１２１の厚さ全体を通ってビア開口部に充填された、Ａｌ、Ｃｕ、Ｗ、または任意の他の好適な材料などの導電性材料を含み得る。いくつかの実施形態では、インターポーザコンタクト１２０および１３０は、はんだパッドなどの導電性パッドである。導電性パッドは、Ａｌ、Ａｕ、Ｃｕ、Ｃｒ、Ｎｉ、ＴｉＷ、またはそれらの任意の組み合わせを含む導体を含み得る。いくつかの実施形態では、導電性パッドは、約１００ｎｍから約１μｍ、例えば、１００ｎｍから１μｍの範囲の寸法を有する（例えば、１００ｎｍ、２００ｎｍ、３００ｎｍ、４００ｎｍ、５００ｎｍ、６００ｎｍ、７００ｎｍ、８００ｎｍ、９００ｎｍ、１μｍ、これらの値のいずれかによって下端が境界付けられた任意の範囲、またはこれらの値のいずれか２つによって定義された範囲内）。いくつかの実施形態では、インターポーザコンタクト１２０および１３０は、はんだパッド上のはんだバンプ（図示せず）などの導電性バンプである。はんだバンプ材料は、６３Ｓｎ／Ｐｂ、Ｃｕ／Ｓｂ／Ａｇ／Ｓｎ、および９５．５Ｓｎ／３．８Ａｇ／０．７Ｃｕなどの合金を含み得るが、これらに限定されない。いくつかの実施形態では、導電性バンプは、約１μｍから約１００μｍ、例えば、１μｍから１００μｍの範囲の寸法を有する（例えば、１μｍ、５μｍ、１０μｍ、２０μｍ、３０μｍ、４０μｍ、５０μｍ、６０μｍ、７０μｍ、８０μｍ、９０μｍ、１００μｍ、これらの値のいずれかによって下端が境界付けられた任意の範囲、またはこれらの値のいずれか２つによって定義された範囲内）。
【００３６】
インターポーザコンタクト１２０および１３０は、図１ではボール形状で示されている。これは、いくつかの実施形態では、インターポーザコンタクト１２０または１３０の外観は、インターポーザコンタクト１２０または１３０が実際に導電性パッド上の導電性バンプによって形成されている場合でも、そのサイズが大きいために導電性バンプによって支配されることを示す。特に明記しない限り、導電性パッドと導電性バンプとの組み合わせは、本明細書では「導電性バンプ」と呼ばれる。
【００３７】
図１に示すように、接合プロセスの完了時に、各インターポーザコンタクト１２０（例えば、導電性バンプ）は、周辺デバイスチップ１０２の対応するチップコンタクト１１０（例えば、導電性パッド）に取り付ける（例えば、しっかりと融着する）ことができる。チップコンタクト１１０が導電性バンプであり、インターポーザコンタクト１２０が導電性パッドであるという点で、反対の配列が実現可能であることが理解される。インターポーザコンタクト１２０およびチップコンタクト１１０は導体を含み得るので、インターポーザコンタクト１２０およびチップコンタクト１１０の接合により、周辺デバイスチップ１０２と第１のインターポーザ１２４との間に低抵抗電気コンタクト（例えば、金属−金属コンタクト）を形成することができる。インターポーザコンタクト１２０およびチップコンタクト１１０の接合はまた、周辺デバイスチップ１０２と第１のインターポーザ１２４との間の接着を好適な機械的強度で提供することができる。
【００３８】
図１に示すように、３Ｄメモリデバイス１００の第１のメモリアレイデバイスチップ１４２は、チップ基板１４４、交互導体／誘電体スタック１５２、相互接続層１５４（本明細書では「アレイ相互接続層」と呼ばれる）、第１のメモリアレイデバイスチップ１４２の底面上の複数の底部チップコンタクト１４０、および第１のメモリアレイデバイスチップ１４２の上面上の複数の上部チップコンタクト１５６を含み得る。上部チップコンタクト１５６および交互導体／誘電体スタック１５２は、チップ基板１４４の同じ側に配置され、底部チップコンタクト１４０および交互導体／誘電体スタック１５２は、チップ基板１４４の異なる側に配置される。チップ基板１４４は、シリコン（例えば、単結晶シリコン）、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、ＳＯＩ、または任意の他の好適な材料を含み得る。
【００３９】
いくつかの実施形態では、交互導体／誘電体スタック１５２は、各々が導体層および誘電体層を含む複数のペアを含む。交互導体／誘電体スタック１５２は、チップ基板１４４上に形成することができる。いくつかの実施形態では、第１のメモリアレイデバイスチップ１４２は上下逆さまにされ、したがって交互導体／誘電体スタック１５２はチップ基板１４４の下方に配置される。交互導体／誘電体スタック１５２の導体層および誘電体層は、垂直方向に交互になり得る。導体層は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープされたシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含み得る。誘電体層は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含み得る。図１に示すように、第１のメモリアレイデバイスチップ１４２はまた、ＮＡＮＤメモリストリング１５０のコントロールゲートへの電気接続を提供するワードラインビアコンタクト１５３を含み得る。各ワードラインビアコンタクト１５３は、第１のメモリアレイデバイスチップ１４２のワードラインを個別にアドレス指定するために、交互導体／誘電体スタック１５２の導体層と接触する下端を有することができる。
【００４０】
いくつかの実施形態では、第１のメモリアレイデバイスチップ１４２は、メモリセルがチップ基板１４４上に形成されたＮＡＮＤメモリストリング１５０のアレイの形で提供されるＮＡＮＤフラッシュメモリチップである。各ＮＡＮＤメモリストリング１５０は、交互導体／誘電体スタック１５２を通って垂直に延び、垂直に直列に接続された複数のメモリセルを含み得る。メモリセルを垂直に（すなわち、ｙ方向に）形成する機能により、チップ面積あたりのメモリ密度が効果的に増加する。いくつかの実施形態では、各ＮＡＮＤメモリストリング１５０は、半導体チャネルおよび誘電体層（「メモリ膜」として知られる）を含む。半導体チャネルは、交互導体／誘電体スタック１５２を通って垂直に延びることができ、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含み得る。誘電体層は、トンネル層、格納層（「電荷トラップ／格納層」としても知られる）、およびブロッキング層を含む複合層であり得る。各ＮＡＮＤメモリストリング１５０は、円筒形状（例えば、柱形状）を有することができる。いくつかの実施形態によれば、半導体チャネル、トンネル層、格納層、およびブロッキング層は、この順序で、中心から柱の外面に向かう方向に沿って配列される。例えば、トンネル層は、交互導体／誘電体スタックと半導体チャネルとの間に配置され、格納層は、トンネル層と交互導体／誘電体スタック１５２との間に配置される。トンネル層は、酸化シリコン、窒化シリコン、またはそれらの任意の組み合わせを含み得る。格納層は、窒化シリコン、酸窒化シリコン、シリコン、またはそれらの任意の組み合わせを含み得る。ブロッキング層は、酸化シリコン、窒化シリコン、高誘電率（高ｋ）誘電体、またはそれらの任意の組み合わせを含み得る。
【００４１】
図１に示すように、アレイ相互接続層１５４は、交互導体／誘電体スタック１５２およびその中のＮＡＮＤメモリストリング１５０の上方に配置され得る。アレイ相互接続層１５４は、１つまたは複数のＩＬＤ層に形成された相互接続ラインおよびビアコンタクトを含む複数の相互接続を含み得る。いくつかの実施形態では、アレイ相互接続層１５４内の相互接続は、各々が対応するＮＡＮＤメモリストリング１５０の上端と接触する下端を有するローカル相互接続（例えば、ビットラインビアコンタクト）を含む。いくつかの実施形態では、アレイ相互接続層１５４の相互接続は、バックエンドオブライン（ＢＥＯＬ）相互接続を含み、それらの少なくともいくつかは、それらの上端が上部チップコンタクト１５６と接触している。したがって、ＢＥＯＬ相互接続は、交互導体／誘電体スタック１５２（例えば、ＮＡＮＤメモリストリング１５０）内のコンポーネントと上部チップコンタクト１５６との間に電気接続を提供することができる。
【００４２】
いくつかの実施形態では、第１のメモリアレイデバイスチップ１４２は、交互導体／誘電体スタック１５２を通って垂直に延びる１以上のスルーアレイコンタクト（ＴＡＣ）１４６を含む。ＴＡＣ１４６は、交互導体／誘電体スタック１５２の全体およびチップ基板１４４の少なくとも一部を通って延びることができる。ＴＡＣ１４６は、底部チップコンタクト１４０および／または上部チップコンタクト１５６にルーティングされるように、交互導体／誘電体スタック１５２内のコンポーネント（例えば、ＮＡＮＤメモリストリング１５０）から発信される電気信号を伴うことができる。ＴＡＣ１４６はまた、底部チップコンタクト１４０と上部チップコンタクト１５６との間の電気接続を提供することができる。例えば、ＴＡＣ１４６の下端は底部チップコンタクト１４０と接触しており、ＴＡＣ１４６の上端はアレイ相互接続層１５４の相互接続と接触している。図１に示すように、第１のメモリアレイデバイスチップ１４２はまた、チップ基板１４４の厚さ全体を通って垂直に延びる基板貫通ビアコンタクト１４７（例えば、ＴＳＶ）を含み得、これは、交互導体／誘電体スタック１５２内のコンポーネント（例えば、ＮＡＮＤメモリストリング１５０）と底部チップコンタクト１４０との間に電気接続を提供し得る。
【００４３】
上部および底部チップコンタクト１５６および１４０は、アレイ相互接続層１５４、ＴＡＣ１４６、および／または基板貫通ビアコンタクト１４７の相互接続を介してＮＡＮＤメモリストリング１５０に電気的に接続され得る。いくつかの実施形態では、チップコンタクト１４０および１５６は、はんだパッドなどの導電性パッドである。導電性パッドは、Ａｌ、Ａｕ、Ｃｕ、Ｃｒ、Ｎｉ、ＴｉＷ、またはそれらの任意の組み合わせを含む導体を含み得る。いくつかの実施形態では、導電性パッドは、約１００ｎｍから約１μｍ、例えば、１００ｎｍから１μｍの範囲の寸法を有する（例えば、１００ｎｍ、２００ｎｍ、３００ｎｍ、４００ｎｍ、５００ｎｍ、６００ｎｍ、７００ｎｍ、８００ｎｍ、９００ｎｍ、１μｍ、これらの値のいずれかによって下端が境界付けられた任意の範囲、またはこれらの値のいずれか２つによって定義された範囲内）。いくつかの実施形態では、チップコンタクト１４０および１５６は、はんだパッド上のはんだバンプ（図示せず）などの導電性バンプである。はんだバンプ材料は、６３Ｓｎ／Ｐｂ、Ｃｕ／Ｓｂ／Ａｇ／Ｓｎ、および９５．５Ｓｎ／３．８Ａｇ／０．７Ｃｕなどの合金を含み得るが、これらに限定されない。いくつかの実施形態では、導電性バンプは、約１μｍから約１００μｍ、例えば、１μｍから１００μｍの範囲の寸法を有する（例えば、１μｍ、５μｍ、１０μｍ、２０μｍ、３０μｍ、４０μｍ、５０μｍ、６０μｍ、７０μｍ、８０μｍ、９０μｍ、１００μｍ、これらの値のいずれかによって下端が境界付けられた任意の範囲、またはこれらの値のいずれか２つによって定義された範囲内）。
【００４４】
図１に示すように、接合プロセスの完了時に、各インターポーザコンタクト１３０（例えば、導電性バンプ）は、第１のメモリアレイデバイスチップ１４２の対応する底部チップコンタクト１４０（例えば、導電性パッド）に取り付ける（例えば、しっかりと融着する）ことができる。底部チップコンタクト１４０が導電性バンプであり、インターポーザコンタクト１３０が導電性パッドであるという点で、反対の配列が実現可能であることが理解される。インターポーザコンタクト１３０および底部チップコンタクト１４０は導体を含み得るので、インターポーザコンタクト１３０および底部チップコンタクト１４０の接合により、第１のメモリアレイデバイスチップ１４２と第１のインターポーザ１２４との間に低抵抗電気コンタクト（例えば、金属−金属コンタクト）を形成することができる。インターポーザコンタクト１３０および底部チップコンタクト１４０の接合はまた、第１のメモリアレイデバイスチップ１４２と第１のインターポーザ１２４との間の接着を好適な機械的強度で提供することができる。いくつかの実施形態では、第１のメモリアレイデバイスチップ１４２は、最初に上下逆さまにされ（上部チップコンタクト１５６がインターポーザコンタクト１３０に向かって下を向く）、次に、上部チップコンタクト１５６をインターポーザコンタクト１３０に取り付けることによって第１のインターポーザ１２４と接合されることが理解される。
【００４５】
その結果、周辺デバイスチップ１０２および第１のメモリアレイデバイスチップ１４２の両方をその反対側で第１のインターポーザ１２４に取り付けることができるので、周辺デバイスチップ１０２および第１のメモリアレイデバイスチップ１４２は、第１のインターポーザ１２４によって電気的および機械的に連結され得、２レベルメモリデバイス１７０を形成する。例えば、周辺デバイスチップ１０２内のトランジスタ１０７から発信される電気信号は、周辺相互接続層１０８、チップコンタクト１１０、インターポーザコンタクト１２０、再分配層１２２、基板貫通ビアコンタクト１２６、再分配層１２８、インターポーザコンタクト１３０、底部チップコンタクト１４０、ＴＡＣ１４６における相互接続、およびアレイ相互接続層１５４における相互接続による低抵抗電気コンタクトにより、第１のメモリアレイデバイスチップ１４２内の上部チップコンタクト１５６にルーティングされ得る。さらに、チップコンタクト１１０および１４０およびインターポーザコンタクト１２０および１３０の寸法を調整すること、ならびに／または再分配層１２２および１２８に相互接続ルーティングを配列することにより、周辺デバイスチップ１０２および第１のメモリアレイデバイスチップ１４２を統合するプロセスの困難さは、例えば、ＣＤの制御が改善され、リソグラフィの位置合わせおよびオーバーレイの仕様が緩和され、大幅に削減され得る。
【００４６】
図１に示すように、３Ｄメモリデバイス１００は、１つの周辺デバイスチップ（例えば、周辺デバイスチップ１０２）および多数のメモリアレイデバイスチップ（例えば、垂直にスタックされた多数のメモリアレイデバイスチップ）を垂直に統合するマルチレベルメモリデバイスであり得る。いくつかの実施形態では、３Ｄメモリデバイス１００は、２レベルメモリデバイス１７０の上部にスタックされた第２のメモリアレイデバイスチップ１７２を有する３レベルメモリデバイスである。第２のメモリアレイデバイスチップ１７２は、垂直に第１および第２のメモリアレイデバイスチップ１４２および１７２の間に配置された第２のインターポーザ１６４によって、２レベルメモリデバイス１７０に電気的および機械的に連結され得る。
【００４７】
第１のメモリアレイデバイスチップ１４２と同様に、第２のメモリアレイデバイスチップ１７２は、チップ基板１８４、交互導体／誘電体スタック１９２、各々が交互導体／誘電体スタック１９２を通って垂直に延びるＮＡＮＤメモリストリング１９０のアレイ、複数のワードラインビアコンタクト１９３、複数のＴＡＣ１８６、複数の基板貫通ビアコンタクト１８７、およびアレイ相互接続層１９４を含み得る。第２のインターポーザ１６４に取り付けるために、第２のメモリアレイデバイスチップ１７２はまた、底面上に１セットの底部チップコンタクト１９６を含み得る。追加または任意選択で、第２のメモリアレイデバイスチップ１７２は、３Ｄメモリデバイス１００のメモリアレイレベルをさらに高めるために、別のインターポーザ（図示せず）に取り付けられる上面上に１セットの上部チップコンタクト１９６を含み得る。いくつかの実施形態では、第２のメモリアレイチップ１７２は、セル密度を高めるための第１のメモリアレイデバイスチップ１４２の複製である。したがって、第１および第２のメモリアレイデバイスチップ１４２および１７２の両方における同様の構造（例えば、材料、製造プロセス、機能など）の詳細は、容易に理解され、繰り返されない。
【００４８】
第１のインターポーザ１２４と同様に、第２のインターポーザ１６４は、インターポーザ基板１７１、インターポーザ基板１７１の反対の表面上に形成された２つの再分配層１６２および１６８、ならびに複数の基板貫通ビアコンタクト１７６を含み得る。第１および第２のメモリアレイデバイスチップ１４２および１７２に取り付けるために、第２のインターポーザ１６４はまた、第２のインターポーザ１６２の反対の表面（例えば、上面および底面）上に配置された２セットのインターポーザコンタクト１６０および１８０を含み得る。インターポーザコンタクト１６０および１８０は、第１のメモリアレイデバイスチップ１４２の上部チップコンタクト１５６および第２のメモリアレイデバイスチップ１７２の底部チップコンタクト１９６にそれぞれ取り付けることができる。いくつかの実施形態では、第２のインターポーザ１６４は、垂直統合能力を高めるための第１のインターポーザ１２４の複製である。したがって、第１および第２のインターポーザ１２４および１６４の両方における同様の構造（例えば、材料、製造プロセス、機能など）の詳細は、容易に理解され、繰り返されない。
【００４９】
インターポーザを使用したデバイスチップの接合プロセスは、繰り返し可能なプロセスであると理解される。より多くの反復により、３つより多いレベルを有する３Ｄメモリデバイス１００を形成することができる。また、各レベルの相対的な垂直位置は、図１に示す例に限定されないことも理解される。例えば、周辺デバイスチップ１０２は、例えば、周辺装置チップ１０２は、マルチレベルメモリデバイスの（図１に示すように）最下位レベル、最上位レベル、または任意の中間レベルであり得る。さらに、各レベルの向きは、図１に示す例に限定されないことも理解される。例えば、、周辺デバイスチップ１０２、第１のメモリアレイデバイスチップ１４２、および／または第２のメモリアレイデバイスチップ１７２は、マルチレベルメモリデバイス内で上下逆さまにすることができる。すなわち、デバイスチップのアクティブ側（例えば、周辺デバイスまたはメモリアレイデバイスが形成される側）は、マルチレベルメモリデバイスにおいて上向きまたは下向きのいずれかであり得る。周辺デバイスチップ１０２が中間レベルにある、および／またはマルチレベルメモリデバイスで上下逆になっている場合、追加のチップコンタクト（図示せず）をチップ基板１０４の裏面に形成し、裏面相互接続ルーティング用の基板貫通ビアコンタクトを伴い得る。
【００５０】
例えば、図２Ａから図２Ｈは、様々な実施形態による、インターポーザを使用するスタック周辺デバイスチップおよびメモリアレイデバイスチップを有する例示的な３Ｄメモリデバイス２００の概略図を示す。図２に示すように、８つの異なるデバイスチップ配列は、２レベル３Ｄメモリデバイス２００から導出され得る。３Ｄメモリデバイス２００は、周辺デバイスチップ２０２、インターポーザ２０８、およびメモリアレイデバイスチップ２１２を含み得る。いくつかの実施形態では、周辺デバイスチップ２０２は、周辺デバイス（例えば、トランジスタ）が形成されるアクティブ側２０６と、チップ基板を有するパッシブ側２０４とをさらに含む。同様に、メモリアレイデバイスチップ２１２は、いくつかの実施形態によれば、メモリアレイデバイス（例えば、ＮＡＮＤメモリストリング）が形成されるアクティブ側２１６と、チップ基板を有するパッシブ側２１４とをさらに含む。インターポーザ２０８は、両側に同じパターンを含むことができ、したがって、その反転は、新しいバリエーションを作成しない。周辺デバイスチップ２０２およびメモリアレイデバイスチップ２１２は、それぞれインターポーザ２０８の反対側に取り付けることができ、したがって、図１に関して上で詳細に説明したように、インターポーザ２０８によって電気的および機械的に連結されて３Ｄメモリデバイス２００を形成する。
【００５１】
図２Ａでは、接合された周辺デバイスチップ２０２およびメモリアレイデバイスチップ２１２は各々が、上向きのそのアクティブ側２１６および２０６と、下向きのそのパッシブ側２１４および２０４とを有する。周辺デバイスチップ２０２は、メモリアレイデバイスチップ２１２の下方に配置される。図２Ａを基本配列として使用して、図２Ｂの３Ｄメモリデバイス２００は、メモリアレイデバイスチップ２１２を上下逆にすることによって形成される。図２Ｃの３Ｄメモリデバイス２００は、周辺デバイスチップ２０２を上下逆にすることによって形成される。図２Ｄの３Ｄメモリデバイス２００は、周辺デバイスチップ２０２およびメモリアレイデバイスチップ２１２の両方を上下逆にすることによって形成される。さらに、図２Ｅから図２Ｈの３Ｄメモリデバイス２００は、それぞれ、図２Ａから図２Ｄの３Ｄメモリデバイス２００からのメモリアレイデバイスチップ２１２および周辺デバイスチップ２０２の垂直位置と交換することによって形成される。
【００５２】
図２Ａから図２Ｈの各々において、３Ｄメモリデバイス２００の各コンタクト２１０は、周辺デバイスチップ２０２またはメモリアレイデバイスチップ２１２の外面上に形成されたチップコンタクトと、インターポーザ２０８のいずれかの側の外面上に形成されたインターポーザコンタクトとを含む。チップコンタクトおよびインターポーザコンタクトは取り付けられ（例えば、融着され）、コンタクト２１０を形成することができる。コンタクト２１０は、２つの取り付けられた導電性バンプの形態、または１つの導電性バンプに取り付けられた１つの導電性パッドの形態のいずれかであり得ることが理解される。図２Ａから図２Ｈのコンタクト２１０のボール形状は、簡単にするためのものであり、取り付けられたチップコンタクトおよびインターポーザコンタクトの実現可能なタイプを限定するものではない。
【００５３】
いくつかの実施形態では、インターポーザを使用して、メモリアレイデバイスチップのみを垂直方向に取り付けることができる。例えば、図３Ａから図３Ｄは、様々な実施形態による、インターポーザを使用するスタックメモリアレイデバイスチップを有する例示的な３Ｄメモリデバイス３００の概略図を示す。図３に示すように、４つのデバイスチップ配列は、２レベル３Ｄメモリデバイス３００（周辺デバイスを省く）から導出され得る。周辺デバイスは、直接結合、メモリアレイデバイスチップの同じチップ基板上への形成、または横方向のチップ統合などの任意の他の好適なアプローチによって、スタックされたメモリアレイデバイスチップに電気的および機械的に連結できることが理解される。
【００５４】
３Ｄメモリデバイス３００は、第１のメモリアレイデバイスチップ３０２、インターポーザ３０８、および第２のメモリアレイデバイスチップ３１２を含み得る。いくつかの実施形態では、第１のメモリアレイデバイスチップ３０２は、メモリアレイデバイス（例えば、ＮＡＮＤメモリストリング）が形成されるアクティブ側３０６と、チップ基板を有するパッシブ側３０４とをさらに含む。同様に、第２のメモリアレイデバイスチップ３１２は、いくつかの実施形態によれば、メモリアレイデバイス（例えば、ＮＡＮＤメモリストリング）が形成されるアクティブ側３１６と、チップ基板を有するパッシブ側３１４とをさらに含む。インターポーザ３０８は、両側に同じパターンを含むことができ、したがって、その反転は、新しいバリエーションを作成しない。第１のメモリアレイデバイスチップ３０２および第２のメモリアレイデバイスチップ３１２は、それぞれインターポーザ３０８の反対側に取り付けることができ、したがって、図１に関して上で詳細に説明したように、インターポーザ３０８によって電気的および機械的に連結されて３Ｄメモリデバイス３００を形成する。
【００５５】
図３Ａでは、接合された第１および第２のメモリアレイデバイスチップ３０２および３１２は各々が、上向きのそのアクティブ側３１６および３０６と、下向きのそのパッシブ側３１４および３０４とを有する。図３Ａを基本配列として使用して、図３Ｂの３Ｄメモリデバイス３００は、第２のメモリアレイデバイスチップ３１２を上下逆にすることによって形成される。図３Ｃの３Ｄメモリデバイス３００は、第１のメモリアレイデバイスチップ３０２を上下逆にすることによって形成される。図３Ｄの３Ｄメモリデバイス３００は、第１および第２のメモリアレイデバイスチップ３０２および３１２の両方を上下逆にすることによって形成される。
【００５６】
図３Ａから図３Ｄの各々において、３Ｄメモリデバイス３００の各コンタクト３１０は、第１または第２のメモリアレイデバイスチップ３０２または３１２の外面上に形成されたチップコンタクトと、インターポーザ３０８のいずれかの側の外面上に形成されたインターポーザコンタクトとを含む。チップコンタクトおよびインターポーザコンタクトは取り付けられ（例えば、融着され）、コンタクト３１０を形成することができる。コンタクト３１０は、２つの取り付けられた導電性バンプの形態、または１つの導電性バンプに取り付けられた１つの導電性パッドの形態のいずれかであり得ることが理解される。図３Ａから図３Ｄのコンタクト３１０のボール形状は、簡単にするためのものであり、取り付けられたチップコンタクトおよびインターポーザコンタクトの実現可能なタイプを限定するものではない。
【００５７】
図４Ａから図４Ｄは、本開示のいくつかの実施形態による、周辺デバイスチップを形成する例示的な製造プロセスを示す。図８は、いくつかの実施形態による、周辺デバイスチップを形成する例示的な方法８００のフローチャートである。図４Ａから図４Ｄおよび図８に示される周辺デバイスチップの例には、図１に示される周辺デバイスチップ１０２が含まれる。図４Ａから図４Ｄおよび図８を一緒に説明する。方法８００に示される動作は網羅的ではなく、他の動作も、図示された動作のいずれかの前、後、または間に実行できることを理解されたい。さらに、動作のいくつかは、同時に、または図８に示されるのとは異なる順序で実行されてもよい。
【００５８】
図８を参照すると、方法８００は、動作８０２で始まり、周辺デバイスがチップ基板上に形成される。チップ基板はシリコン基板であり得る。図４Ａに示されるように、周辺デバイスは、シリコン基板４０２上に形成される。周辺デバイスは、シリコン基板４０２上に形成された複数のトランジスタ４０４を含み得る。トランジスタ４０４は、フォトリソグラフィ、ドライ／ウェットエッチング、薄膜堆積、熱成長、注入、化学機械研磨（ＣＭＰ）、またはそれらの任意の組み合わせを含むがこれらに限定されない複数のプロセスステップによって形成され得る。いくつかの実施形態では、ドープ領域４０６は、イオン注入および／または熱拡散によってシリコン基板４０２に形成され、これは、例えば、トランジスタ４０４のソース領域および／またはドレイン領域として機能する。いくつかの実施形態では、絶縁領域４０８（例えば、ＳＴＩ）はまた、ウェット／ドライエッチングおよび薄膜堆積によってシリコン基板４０２に形成される。
【００５９】
方法８００は、図８に示されるように、動作８０４に進み、相互接続層（例えば、周辺相互接続層）が周辺デバイスの上方に形成される。周辺相互接続層は、１つまたは複数のＩＬＤ層内に形成された複数の相互接続を含み得る。図４Ｂに示されるように、周辺相互接続層４１６は、シリコン基板４０２上およびトランジスタ４０４の上方に形成することができる。周辺相互接続層４１６は、相互接続ライン４１２ならびに複数のＩＬＤ層内のミドルエンドオブライン（ＭＥＯＬ）および／またはＢＥＯＬのビアコンタクト４１４を含む、相互接続を含み得、周辺デバイス（例えば、トランジスタ４０４）と電気接続を行う。
【００６０】
いくつかの実施形態では、周辺相互接続層４１６は、多数のプロセスで形成された多数のＩＬＤ層および相互接続をその中に含む。例えば、相互接続ライン４１２およびビアコンタクト４１４は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、または任意のそれらの組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含み得る。相互接続ライン４１２およびビアコンタクト４１４を形成する製造プロセスはまた、フォトリソグラフィ、ＣＭＰ、ウェット／ドライエッチング、または任意の他の好適なプロセスを含み得る。ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、または任意のそれらの組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された誘電体材料を含み得る。図４Ｂに示されるＩＬＤ層および相互接続は、まとめて「相互接続層」（例えば、周辺相互接続層４１６）と呼ぶことができる。
【００６１】
方法８００は、図８に示されるように、動作８０６に進み、チップコンタクト（例えば、上部チップコンタクト）が、周辺デバイスチップの外面（例えば、上面）上に形成される。図４Ｃに示すように、１セットの上部チップコンタクト４２０Ａは、周辺相互接続層４１６の上面上に形成される。上部チップコンタクト４２０Ａは、周辺相互接続層４１６内の相互接続（例えば、ビアコンタクト４１４）を介して、周辺デバイス（例えば、トランジスタ４０４）と電気接続を行うことができる。いくつかの実施形態では、各上部チップコンタクト４２０Ａは、はんだパッドなどの１つまたは複数の導体膜を有する導電性パッドを含む。導体膜は、Ａｌ、Ａｕ、Ｃｕ、Ｃｒ、Ｎｉ、ＴｉＷ、またはそれらの任意の組み合わせを含み得るが、これらに限定されない。導電性パッドは、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、または任意のそれらの組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積させることができる。導電性パッドを形成する製造プロセスにはまた、フォトリソグラフィ、ウェット／ドライエッチングなども含まれる。
【００６２】
いくつかの実施形態では、図４Ｄに示すように、１セットの上部チップコンタクト４２０Ｂは、周辺相互接続層４１６の上面上に形成される。各上部チップコンタクト４２０Ｂは、はんだパッド上に堆積されたはんだ導体などの導電性バンプを含み得る（まとめて「はんだバンプ」として知られる）。はんだバンプ材料は、６３Ｓｎ／Ｐｂ、Ｃｕ／Ｓｂ／Ａｇ／Ｓｎ、および９５．５Ｓｎ／３．８Ａｇ／０．７Ｃｕなどの合金を含み得るが、これらに限定されない。はんだ導体は、ＣＶＤ、ＰＶＤ、電気めっき、無電解めっき、またはそれらの任意の組み合わせを含むがこれらに限定されないバルク膜堆積プロセスによって堆積させることができる。その後、熱リフロープロセスを適用して、はんだバンプを円形に形成するのを支援できる。導電性バンプを形成する製造プロセスにはまた、フォトリソグラフィ、ウェット／ドライエッチングなども含まれる。
【００６３】
図５Ａから図５Ｇは、本開示のいくつかの実施形態による、メモリアレイデバイスチップを形成する例示的な製造プロセスを示す。図９は、いくつかの実施形態による、メモリアレイデバイスチップを形成する例示的な方法９００のフローチャートである。図５Ａから図５Ｇおよび図９に示されるメモリアレイデバイスチップの例には、図１に示される第１および第２のメモリアレイデバイスチップ１４２および１７２が含まれる。図５Ａから図５Ｇおよび図９を一緒に説明する。方法９００に示される動作は網羅的ではなく、他の動作も、図示された動作のいずれかの前、後、または間に実行できることを理解されたい。さらに、動作のいくつかは、同時に、または図９に示されるのとは異なる順序で実行されてもよい。
【００６４】
図９を参照すると、方法９００は、動作９０２で始まり、交互導体／誘電体スタックがチップ基板上に形成される。図５Ａに示されるように、第１の誘電体層５０４と第２の誘電体層５０６とのペア（本明細書では「誘電体層ペア」と呼ばれる）がシリコン基板５０２上に形成される。スタックされた誘電体層ペアは、交互誘電体スタック５０８を形成し得る。交互誘電体スタック５０８は、第１の誘電体層５０４と第１の誘電体層５０４とは異なる第２の誘電体層５０６との交互スタックを含み得る。いくつかの実施形態では、各誘電体層ペアは、窒化シリコンの層および酸化シリコンの層を含む。いくつかの実施形態では、第１の誘電体層５０４は、各々が同じ厚さを有するか、または異なる厚さを有することができる。同様に、第２の誘電体層５０６は、各々が同じ厚さを有するか、または異なる厚さを有することができる。交互誘電体スタック５０８は、ＣＶＤ、ＰＶＤ、ＡＬＤ、または任意のそれらの組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって形成され得る。
【００６５】
いくつかの実施形態では、交互誘電体スタック５０８は、複数の導体／誘電体層ペア、すなわち、導体層（例えば、ポリシリコン）と誘電体層（例えば、酸化シリコン）との交互スタックで置き換えることができる。図５Ｂに示されるように、交互誘電体スタック５０８の各第１の誘電体層５０４は、導体層５１０によって置き換えることができ、それにより、交互導体／誘電体スタック５１８に複数の導体／誘電体層ペアを形成する。第１の誘電体層５０４を導体層５１０で置き換えることは、第２の誘電体層５０６に対して選択的な第１の誘電体層５０４のウェット／ドライエッチングおよび構造を導体層５１０で充填することによって実行できる。導体層５１０は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープされたシリコン、ポリシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含み得る。導体層５１０は、ＣＶＤ、ＡＬＤ、任意の他の好適なプロセス、またはそれらの任意の組み合わせなどの薄膜堆積プロセスによって充填することができる。
【００６６】
方法９００は、図９に示されるように、動作９０４に進み、複数のＮＡＮＤメモリストリングがチップ基板上に形成される。各ＮＡＮＤメモリストリングは、交互導体／誘電体スタックを通って垂直に延びる。図５Ｂに示されるように、複数のＮＡＮＤメモリストリング５１２は、シリコン基板５０２上に形成される。いくつかの実施形態では、ＮＡＮＤメモリストリング５１２を形成する製造プロセスは、交互導体／誘電体スタック５１８を通って垂直に延びる半導体チャネルを形成することを含む。いくつかの実施形態では、ＮＡＮＤメモリストリング５１２を形成する製造プロセスは、半導体チャネルと交互導体／誘電体スタック５１８との間に誘電体層を形成することをさらに含む。誘電体層は、トンネル層、格納層、およびブロッキング層を含むがこれらに限定されない多数の誘電体層の組み合わせなどの複合誘電体層であり得る。トンネル層は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含み得る。格納層は、メモリ動作のために電荷を蓄積するための材料を含み得る。格納層材料は、窒化シリコン、酸窒化シリコン、酸化シリコンと窒化シリコンとの組み合わせ、またはそれらの任意の組み合わせを含み得るがこれらに限定されない。半導体チャネルおよび誘電体層（トンネル層およびその中の格納層を含む）は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはそれらの任意の組み合わせなどのプロセスによって形成することができる。
【００６７】
いくつかの実施形態では、動作９０４は、各々が交互導体／誘電体スタックを通って垂直に延びる１つまたは複数のＴＡＣを形成することをさらに含む。図５Ｂに示されるように、ＴＡＣ５１４は、交互導体／誘電体スタック５１８およびシリコン基板５０２の少なくとも一部を通って垂直に延びて形成される。いくつかの実施形態では、ＴＡＣ５１４を形成する製造プロセスは、ドライ／ウェットエッチングプロセスによって交互導体／誘電体スタック５１８を通る垂直開口部を形成し、その後、絶縁目的のために開口部を導電性材料および他の材料で充填することを含む。ＴＡＣ５１４は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープされたシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含み得る。ＴＡＣ５１４の開口部は、ＡＬＤ、ＣＶＤ、ＰＶＤ、電気めっき、任意の他の好適なプロセス、またはそれらの任意の組み合わせによって、導電性材料および他の材料で充填することができる。
【００６８】
いくつかの実施形態では、動作９０４は、各々がチップ基板を通って垂直に延びる１つまたは複数の基板貫通ビアコンタクトを形成することをさらに含む。基板貫通ビアコンタクトは、ＮＡＮＤメモリストリングなどの、交互導体／誘電体スタック内のコンポーネントと接触することができる。図５Ｂに示されるように、ＴＳＶ５２２は、シリコン基板５０２を通して形成され、ＮＡＮＤメモリストリング５１２と接触している。いくつかの実施形態では、ＴＳＶ５２２を形成する製造プロセスは、ドライ／ウェットエッチングプロセスによってシリコン基板５０２を通る垂直開口部を形成し、その後、絶縁目的のために開口部を導電性材料および他の材料で充填することを含む。ＴＳＶ５２２は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープされたシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含み得る。ＴＳＶ５２２の開口部は、ＡＬＤ、ＣＶＤ、ＰＶＤ、電気めっき、任意の他の好適なプロセス、またはそれらの任意の組み合わせによって、導電性材料および他の材料で充填することができる。
【００６９】
方法９００は、図９に示されるように、動作９０６に進み、相互接続層（例えば、アレイ相互接続層）がＮＡＮＤメモリストリングの上方に形成される。図５Ｃに示されるように、アレイ相互接続層５２８は、交互導体／誘電体スタック５１８およびその中のＮＡＮＤメモリストリング５１２の上方に形成される。アレイ相互接続層５２８は、ＮＡＮＤメモリストリング５１２との間で電気信号を転送するために、１つまたは複数のＩＬＤ層内に相互接続ラインおよびビアコンタクトを含む相互接続５２６を含み得る。
【００７０】
いくつかの実施形態では、アレイ相互接続層５２８は、多数のプロセスで形成された多数のＩＬＤ層および相互接続５２６をその中に含む。例えば、相互接続５２６は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、または任意のそれらの組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含み得る。相互接続５２６を形成する製造プロセスはまた、フォトリソグラフィ、ＣＭＰ、ウェット／ドライエッチング、または任意の他の好適なプロセスを含み得る。ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、または任意のそれらの組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された誘電体材料を含み得る。図５Ｃに示されるＩＬＤ層および相互接続５２６は、まとめて「相互接続層」（例えば、アレイ相互接続層５２８）と呼ぶことができる。
【００７１】
方法９００は、図９に示されるように、動作９０８に進み、チップコンタクトが、メモリアレイデバイスチップの片方または両方の外面（例えば、上面および／または底面）上に形成される。チップコンタクトの第１のセットは、チップ基板の前面に形成することができ、チップコンタクトの第２のセットは、チップ基板の裏面に形成することができる。各チップコンタクトは、導電性パッド（例えば、はんだパッド）または導電性バンプ（例えば、はんだバンプ）のいずれかであり得る。図５Ｄに示すように、底部導電性パッド５３２Ａは、例えば、シリコン基板５０２の裏面で、メモリアレイデバイスチップの底面上に形成することができる。いくつかの実施形態では、底部導電性パッド５３２Ａは、ＴＡＣ５１４およびＴＳＶ５２２それぞれと接触している。図５Ｅに示されるように、上部導電性パッド５３４Ａは、メモリアレイデバイスチップの上面上、例えば、チップ基板５０２の前面でおよびアレイ相互接続層５２８上に形成され得る。いくつかの実施形態では、上部導電性パッド５３４Ａは、それぞれ、アレイ相互接続層５２８内の相互接続５２６と接触している。いくつかの実施形態では、導電性パッド５３２Ａおよび５３４Ａを形成する製造プロセスは、１つまたは複数の導体膜を形成することを含み、これは、Ａｌ、Ａｕ、Ｃｕ、Ｃｒ、Ｎｉ、ＴｉＷ、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含み得る。導体膜は、ＰＶＤ、ＣＶＤ、ＡＬＤ、電気めっき、無電解めっき、任意の他の好適なプロセス、またはそれらの任意の組み合わせによって形成することができる。
【００７２】
あるいは、図５Ｆに示すように、底部導電性パッド５３２Ｂは、例えば、シリコン基板５０２の裏面で、メモリアレイデバイスチップの底面上に形成することができる。いくつかの実施形態では、底部導電性バンプ５３２Ｂは、ＴＡＣ５１４およびＴＳＶ５２２それぞれと接触している。図５Ｇに示されるように、上部導電性バンプ５３４Ｂは、メモリアレイデバイスチップの上面上、例えば、チップ基板５０２の前面でおよびアレイ相互接続層５２８上に形成され得る。いくつかの実施形態では、上部導電性バンプ５３４Ｂは、それぞれ、アレイ相互接続層５２８内の相互接続５２６と接触している。いくつかの実施形態では、導電性バンプ５３２Ｂおよび５３４Ｂを形成する製造プロセスは、はんだパッドを形成し、次にはんだバンプを形成することを含む。はんだバンプは、６３Ｓｎ／Ｐｂ、Ｃｕ／Ｓｂ／Ａｇ／Ｓｎ、および９５．５Ｓｎ／３．８Ａｇ／０．７Ｃｕを含むが、これらに限定されない、はんだ材料を含み得る。はんだバンプは、ＰＶＤ、ＣＶＤ、電気めっき、無電解めっき、任意の他の好適なプロセス、またはそれらの任意の組み合わせによって形成することができる。いくつかの実施形態では、はんだ材料の堆積後、熱リフローを適用する。
【００７３】
図６Ａから図６Ｆは、本開示のいくつかの実施形態による、インターポーザを形成する例示的な製造プロセスを示す。図１０は、いくつかの実施形態による、インターポーザを形成する例示的な方法１０００のフローチャートである。図６Ａから図６Ｆおよび図１０に示されるインターポーザの例には、図１に示される第１および第２のインターポーザ１２４および１６４が含まれる。図６Ａから図６Ｆおよび図１０を一緒に説明する。方法１０００に示される動作は網羅的ではなく、他の動作も、図示された動作のいずれかの前、後、または間に実行できることを理解されたい。さらに、動作のいくつかは、同時に、または図１０に示されるのとは異なる順序で実行されてもよい。
【００７４】
図１０を参照すると、方法１０００は、動作１００２で始まり、第１の再分配層およびインターポーザコンタクトの第１のセットがインターポーザ基板の片側（例えば、上側）に形成される。インターポーザコンタクトの第１のセットは、導電性パッドまたは導電性バンプであり得る。図６Ａに示されるように、インターポーザ基板６０２は、シリコン（例えば、単結晶シリコン）、ガラス、およびセラミックを含むがこれらに限定されない材料から作製され得る。第１の再分配層６０４は、インターポーザ基板６０２の上面上に形成でき、１つまたは複数のＩＬＤ層に形成された相互接続ラインおよびビアコンタクトなどの相互接続を含み、これにより、電気信号を互いに短絡することなく横方向に転送できるようにする。相互接続は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含み得る。ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、または任意のそれらの組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された誘電体材料を含み得る。ＩＬＤ層および相互接続は、まとめて「再分配層」（例えば、第１の再分配層６０４）と呼ぶことができる。
【００７５】
導電性パッド６０６の第１のセットは、インターポーザ基板６０２の上側の第１の再分配層６０４上に形成され得る。導電性パッド６０６は、第１の再分配層６０４内の相互接続と接触することができる。いくつかの実施形態では、導電性パッド６０６ははんだパッドであり、これは、Ａｌ、Ａｕ、Ｃｕ、Ｃｒ、Ｎｉ、ＴｉＷ、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料から作製される多数の導体膜を含む。導体膜は、ＰＶＤ、ＣＶＤ、ＡＬＤ、電気めっき、無電解めっき、任意の他の好適なプロセス、またはそれらの任意の組み合わせによって形成することができる。
【００７６】
方法１０００は、動作１００４に進み、各々がインターポーザ基板（例えば、インターポーザ基板がシリコン基板である場合、ＴＳＶ）を通って延びるビアコンタクトが形成される。図６Ｂに示されるように、複数のビアコンタクト６１０（「基板貫通ビアコンタクト」と呼ばれる）は、インターポーザ基板６０２の厚さ全体を通って形成され、第１の再分配層６０４内の相互接続と接触する。いくつかの実施形態では、第１の再分配層６０４が使用されない場合、基板貫通ビアコンタクト６１０は、導電性パッド６０６と直接電気接触する。基板貫通ビアコンタクト６１０は、Ａｌ、Ｃｕ、およびＷを含むがこれらに限定されない導電性材料を含み得る。いくつかの実施形態では、基板貫通ビアコンタクト６１０を形成するプロセスは、フォトリソグラフィ、ドライ／ウェットエッチング、堆積などを含む。
【００７７】
方法１０００は、動作１００６に進み、第２の再分配層およびインターポーザコンタクトの第２のセットがインターポーザ基板の別の側（例えば、底側）に形成されるインターポーザコンタクトの第２のセットは、導電性パッドまたは導電性バンプであり得る。第２の再分配層は、基板貫通ビアコンタクトによって第１の再分配層に電気的に接続され得る。図６Ｃに示されるように、第２の再分配層６２０は、インターポーザ基板６０２の底面上に形成でき、１つまたは複数のＩＬＤ層に形成された相互接続ラインおよびビアコンタクトなどの相互接続を含み、これにより、電気信号を互いに短絡することなく横方向に転送できるようにする。第２の再分配層６２０内の相互接続は、基板貫通ビアコンタクト６１０と接触することができる。相互接続は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含み得る。ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、または任意のそれらの組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された誘電体材料を含み得る。ＩＬＤ層および相互接続は、まとめて「再分配層」（例えば、第２の再分配層６２０）と呼ぶことができる。
【００７８】
導電性パッド６２２の第２のセットは、インターポーザ基板６０２の底側の第２の再分配層６２０上に形成され得る。導電性パッド６２２は、第２の再分配層６２０内の相互接続と接触することができる。したがって、インターポーザ基板６０２の反対側の導電性パッド６０６および６２２の第１および第２のセットは、第１および第２の再分配層６０４および６２０ならびに基板貫通ビアコンタクト６１０によって電気的に接続され得る。いくつかの実施形態では、導電性パッド６２２ははんだパッドであり、これは、Ａｌ、Ａｕ、Ｃｕ、Ｃｒ、Ｎｉ、ＴｉＷ、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料から作製される多数の導体膜を含む。導体膜は、ＰＶＤ、ＣＶＤ、ＡＬＤ、電気めっき、無電解めっき、任意の他の好適なプロセス、またはそれらの任意の組み合わせによって形成することができる。
【００７９】
上記のように、インターポーザのいずれかの側のインターポーザコンタクトは、導電性パッドまたは導電性バンプであり得る。いくつかの実施形態では、インターポーザ基板６０２の上側にある各導電性パッド６０６は、導電性バンプ（例えば、はんだバンプ）をさらに含み、図６Ｄに示すように、それら自体を導電性バンプ６３０に変える。いくつかの実施形態では、インターポーザ基板６０２の底側にある各導電性パッド６２２は、導電性バンプ（例えば、はんだバンプ）をさらに含み、図６Ｅに示すように、それら自体を導電性バンプ６４０に変える。いくつかの実施形態では、インターポーザ基板６０２の上側および底側にある導電性パッド６０６および６２２は、各々が導電性バンプ（例えば、はんだバンプ）をさらに含み、図６Ｆに示すように、それら自体を導電性バンプ６３０および６４０にそれぞれ変える。はんだバンプは、６３Ｓｎ／Ｐｂ、Ｃｕ／Ｓｂ／Ａｇ／Ｓｎ、および９５．５Ｓｎ／３．８Ａｇ／０．７Ｃｕを含むが、これらに限定されない、はんだ材料を含み得る。はんだバンプは、ＰＶＤ、ＣＶＤ、電気めっき、無電解めっき、任意の他の好適なプロセス、またはそれらの任意の組み合わせによって形成することができる。いくつかの実施形態では、はんだ材料の堆積後、熱リフローを適用する。
【００８０】
デバイスチップ（例えば、周辺デバイスチップおよびメモリアレイデバイスチップ）およびインターポーザを形成した後、デバイスチップは、接合プロセスを通ってインターポーザを使用して垂直に接合することができる。いくつかの実施形態では、第１のデバイスチップの外面（例えば、上面または底面）上のチップコンタクトは、インターポーザの片側のインターポーザコンタクトに取り付けられ、第２のデバイスチップの外面（例えば、上面または底面）上のチップコンタクトは、インターポーザの別の側にあるインターポーザコンタクトに取り付けられる。その結果、第１および第２のデバイスチップは、インターポーザを使用して垂直方向に電気的および機械的に連結される。図７Ａは、いくつかの実施形態による、周辺デバイスチップおよびメモリデバイスアレイデバイスチップをインターポーザに取り付けるための例示的な製造プロセスを示す。図７Ｂは、いくつかの実施形態による、周辺デバイスチップおよびメモリデバイスアレイデバイスチップをインターポーザに取り付けるための例示的な製造プロセスを示す。
【００８１】
図７Ａに示すように、インターポーザ７０４は、インターポーザ７０４の底面上のインターポーザコンタクト７０８の各々が、周辺デバイスチップ７０２の上面上の対応するチップコンタクト７０６に位置合わせされるように、周辺デバイスチップ７０２の少し上方に位置する。次に、インターポーザ７０４は、ほとんどのインターポーザコンタクト７０８がチップコンタクト７０６と物理的に接触するまで下げられる。いくつかの実施形態では、インターポーザコンタクト７０８とチップコンタクト７０６との間に形成されたはんだ結合を介して、インターポーザ７０４を周辺デバイスチップ７０２に接合するために、熱圧縮などの熱プロセスが適用される。第１の接合プロセスは、図７Ｂに示すように複合デバイス７１４を形成する。同じ接合プロセスを繰り返して、メモリアレイデバイスチップ７１０の底部チップコンタクト７１２を、インターポーザ７０４の上面上のインターポーザコンタクト７０９に取り付けることができる。その結果、メモリアレイデバイスチップ７１０は、インターポーザコンタクト７０９と底部チップコンタクト７１２との間に形成されたはんだ結合を介して複合デバイス７１４に接合される。２つの接合プロセスが実行された後、２レベルメモリデバイス７１６が形成される。いくつかの実施形態では、嵌合コンタクトの１つ（例えば、インターポーザコンタクトまたはチップコンタクト）が導電性パッド（例えば、はんだパッド）を含む場合、他の嵌合コンタクトは、接合プロセスを容易にするために導電性バンプ（例えば、はんだバンプ）を含む。
【００８２】
特定の実施形態の前述の説明は、本開示の一般的な性質を明らかにするので、他の人は、当業者内の知識を適用することにより、過度の実験なしに、本開示の一般的な概念から逸脱することなく、特定の実施形態のような様々な用途に容易に修正および／または適応することができる。したがって、そのような適合および変更は、本明細書に提示された教示およびガイダンスに基づいて、開示された実施形態の同等物の意味および範囲内であることが意図されている。本明細書の専門用語または学術用語は、本明細書の学術用語または専門用語が教示およびガイダンスに照らして当業者によって解釈されるように、限定ではなく説明を目的とすることを理解されたい。
【００８３】
本開示の実施形態は、指定された機能およびそれらの関係の実装を示す機能的ビルディングブロックを用いて上記で説明されてきた。これらの機能的ビルディングブロックの境界は、説明の便宜上、本明細書では任意に定義されている。指定された機能およびその関係が適切に実行される限り、代替境界を定義できる。
【００８４】
概要および要約のセクションは、発明者によって企図される本開示の例示的な実施形態のすべてではなく、１つまたは複数を述べることがあり、したがって、本開示および添付の特許請求の範囲を決して限定することを意図しない。
【００８５】
本開示の広さおよび範囲は、上記の典型的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびそれらの同等物に従ってのみ定義されるべきである。
【図１】
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【図２Ａ】
2021528860.tif 000004
【図２Ｂ】
2021528860.tif 000005
【図２Ｃ】
2021528860.tif 000006
【図２Ｄ】
2021528860.tif 000007
【図２Ｅ】
2021528860.tif 000008
【図２Ｆ】
2021528860.tif 000009
【図２Ｇ】
2021528860.tif 000010
【図２Ｈ】
2021528860.tif 000011
【図３Ａ】
2021528860.tif 000012
【図３Ｂ】
2021528860.tif 000013
【図３Ｃ】
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【図３Ｄ】
2021528860.tif 000015
【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図５Ａ】
2021528860.tif 000020
【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図５Ｇ】
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【図６Ａ】
2021528860.tif 000027
【図６Ｂ】
2021528860.tif 000028
【図６Ｃ】
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【図６Ｄ】
2021528860.tif 000030
【図６Ｅ】
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【図６Ｆ】
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【図７Ａ】
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【図７Ｂ】
2021528860.tif 000034
【図８】
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【図９】
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【図１０】
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【国際調査報告】
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