(57)【要約】【課題】  垂直型トランジスタのための自己整合された底部スペーサを形成する方法を提供する。【解決手段】  半導体デバイスを製造する方法が、基板上にフィンを形成することを含む。フィンの両側の基板上にソース／ドレイン領域が配置される。方法は、ソース／ドレイン領域上に半導体層を堆積することを含む。方法は、フィン及び半導体層上にゲルマニウム含有層を堆積することを含む。方法は、半導体層をゲルマニウム含有層と化学的に反応させ、酸化シリコン層を形成するように構成されたアニール操作を適用することをさらに含む。【選択図】      図２２
2021507533.tif 000002
【特許請求の範囲】
【請求項１】
半導体デバイスを製造する方法であって、
基板上にフィンを形成することと、
前記フィンの両側の前記基板上に配置されたソース／ドレイン領域を形成することと、
前記ソース／ドレイン領域上に半導体層を堆積することと、
前記フィン及び前記半導体層上にゲルマニウム含有層を堆積することと、
前記半導体層を前記ゲルマニウム含有層と化学的に反応させ、酸化シリコン層を形成するように構成されたアニール操作を適用することと、
を含む、方法。
【請求項２】
前記半導体層は、シリコンゲルマニウムを含む、請求項１に記載の方法。
【請求項３】
アニール後、前記酸化シリコン層は、前記半導体層より高いゲルマニウム含有量を含むシリコンゲルマニウム層上に配置される、請求項２に記載の方法。
【請求項４】
前記シリコンゲルマニウムは、約２０原子パーセント（％）から約６０原子パーセント（％）までのゲルマニウムを含む、請求項２に記載の方法。
【請求項５】
より高いゲルマニウム含有量を含む前記シリコンゲルマニウム層は、約４０原子％から約８０原子％までのゲルマニウムを含む、請求項３に記載の方法。
【請求項６】
前記ゲルマニウム含有層は、酸化ゲルマニウムを含む、請求項１に記載の方法。
【請求項７】
半導体デバイスを形成する方法であって、
基板上にフィンを形成することと、
前記フィンの両側の前記基板上に配置されたソース／ドレイン領域を形成することと、
前記ソース／ドレイン領域上に第１のシリコンゲルマニウム層を堆積することと、
前記フィン及び前記第１のシリコンゲルマニウム層上にゲルマニウム含有層を堆積することと、
アニールを行って、前記第１のシリコンゲルマニウム層を前記ゲルマニウム含有層と化学的に反応させ、前記第１のシリコンゲルマニウム層よりも増大したゲルマニウム含有量を有する第２のシリコンゲルマニウム層上に配置された酸化シリコン層を形成することと、
窒化プロセスを行って、前記酸化シリコン層の窒素含有量を増大させ、底部スペーサを形成することと、
を含む、方法。
【請求項８】
前記窒化プロセスは、急速熱窒化又はプラズマ窒化を含む、請求項７に記載の方法。
【請求項９】
前記ゲルマニウム含有層は、ＧｅＯ２を含む、請求項７に記載の方法。
【請求項１０】
前記窒化プロセスを行った後、前記底部スペーサはＳｉＯＮを含む、請求項７に記載の方法。
【請求項１１】
前記窒化プロセスを行った後、前記フィンの側壁上の前記ゲルマニウム含有層はＧｅＯＮを形成する、請求項７に記載の方法。
【請求項１２】
前記ＧｅＯＮを除去し、前記底部スペーサ上に金属ゲートを形成することをさらに含む、請求項１１に記載の方法。
【請求項１３】
半導体デバイスを製造する方法であって、
基板上に配置されたソース／ドレイン領域上に第１のシリコンゲルマニウム層を堆積することと、
前記フィン及び前記第１のシリコンゲルマニウム層上に酸化ゲルマニウム層を堆積することと、
前記第１のシリコンゲルマニウム層を前記酸化ゲルマニウム層と化学的に反応させて、前記第１のシリコンゲルマニウム層より増大したゲルマニウム含有量を有する第２のシリコンゲルマニウム層上に配置された酸化シリコン層を形成することと、
を含む、方法。
【請求項１４】
前記第２のシリコンゲルマニウム層は、前記第１のシリコンゲルマニウム層よりも約２０原子％乃至約３０原子％多いゲルマニウムを含む、請求項１３に記載の方法。
【請求項１５】
窒化プロセスを行って、前記酸化シリコン層の窒素含有量を増大させることをさらに含む、請求項１３に記載の方法。
【請求項１６】
前記窒化プロセスは、約６００℃から約８００℃までの温度で行われる、請求項１５に記載の方法。
【請求項１７】
前記窒化プロセスは、前記第２のシリコンゲルマニウム層上にＳｉＯＮ層を形成する、請求項１３に記載の方法。
【請求項１８】
前記酸化シリコン層は、実質的に純ＳｉＯ２を含む、請求項１３に記載の方法。
【請求項１９】
基板上に配置されたフィンと、
前記フィンに隣接して前記基板上に配置されたソース／ドレイン領域と、
前記ソース／ドレイン領域上に配置されたシリコンゲルマニウム層及び前記シリコンゲルマニウム層上に配置された酸窒化シリコン層を含む底部ゲート・スペーサと、
を含む、半導体デバイス。
【請求項２０】
前記シリコンゲルマニウム層は、約４０原子％から約８０原子％までのゲルマニウムを含む、請求項１９に記載の半導体デバイス。
【請求項２１】
前記フィンの側壁上に配置されたゲルマニウム含有層をさらに含む、請求項１９に記載の半導体デバイス。
【請求項２２】
前記ゲルマニウム含有層は、酸窒化ゲルマニウムを含む、請求項１９に記載の半導体デバイス。
【請求項２３】
基板上に配置されたフィンと、
前記フィンの側壁上に配置されたゲルマニウム含有層と、
前記フィンに隣接して前記基板上に配置されたソース／ドレイン領域と、
前記ソース／ドレイン領域上に配置された酸化シリコン層及びシリコンゲルマニウム層を含む底部ゲート・スペーサと、
を含む、半導体デバイス。
【請求項２４】
前記ゲルマニウム含有層は、酸化ゲルマニウムを含む、請求項２３に記載の半導体デバイス。
【請求項２５】
前記シリコンゲルマニウム層は、約４０原子％から約８０原子％までのゲルマニウムを含む、請求項２３に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体デバイスのための製造方法及び結果として生じる構造に関する。より具体的には、本発明は、垂直型トランジスタのための自己整合された底部スペーサの形成に関する。
【背景技術】
【０００２】
半導体デバイスは、ウェハの活性領域を用いて形成される。活性領域は、隣接した半導体デバイスを分離し、電気的に絶縁するために使用される分離領域によって定められる。例えば、複数の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を有する集積回路において、各ＭＯＳＦＥＴは、半導体材料の層内にｎ型又はｐ型不純物を注入することによって半導体層の活性領域に形成されるソース及びドレインを有する。チャネル（又はボディ）領域がソースとドレインとの間に配置される。ゲート電極がボディ領域の上に配置される。ゲート電極及びボディは、ゲート誘電体層によって離間される。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
垂直型トランジスタのための自己整合された底部スペーサを形成する方法、及び半導体デバイスを提供する。
【課題を解決するための手段】
【０００４】
本発明の実施形態は、半導体デバイスを製造するための方法に向けられる。方法の非限定的な例は、基板上にフィンを形成することを含む。フィンの両側の基板上にソース／ドレイン領域が配置される。方法は、ソース／ドレイン領域上に半導体層を堆積することを含む。方法は、フィン及び半導体層上にゲルマニウム含有層を堆積することを含む。方法は、半導体層をゲルマニウム含有層と化学的に反応させ、酸化シリコン層を形成するように構成されたアニール操作を適用することをさらに含む。
【０００５】
方法の別の非限定的な例は、基板上にフィンを形成することを含む。フィンの両側の基板上にソース／ドレイン領域が配置される。方法は、ソース／ドレイン領域上に第１のシリコンゲルマニウム層を堆積することを含む。方法は、フィン及び第１のシリコンゲルマニウム層上にゲルマニウム含有層を堆積することを含む。方法は、アニールを行って、第１のシリコンゲルマニウム層をゲルマニウム含有層と化学的に反応させ、第１のシリコンゲルマニウム層よりも増大したゲルマニウム含有量を有する第２のシリコンゲルマニウム層上に配置された酸化シリコン層を形成することをさらに含む。方法は、窒化プロセスを行って、酸化シリコン層の窒素含有量を増大させ、底部スペーサを形成することを含む。
【０００６】
方法の別の非限定的な例は、基板上に配置されたソース／ドレイン領域上に第１のシリコンゲルマニウム層を堆積することを含む。方法は、フィン及び第１のシリコンゲルマニウム層上に酸化ゲルマニウム層を堆積することを含む。方法は、第１のシリコンゲルマニウム層を酸化ゲルマニウム層と化学的に反応させ、第１のシリコンゲルマニウム層より増大したゲルマニウム含有量を有する第２のシリコンゲルマニウム層上に配置された酸化シリコン層を形成することをさらに含む。
【０００７】
本発明の実施形態は、半導体デバイスに向けられる。半導体デバイスの非限定的な例は、基板上に配置されたフィンを含む。半導体デバイスは、フィンに隣接して基板上に配置されたソース／ドレイン領域を含む。半導体デバイスは、ソース／ドレイン領域上に配置されたシリコンゲルマニウム層及びシリコンゲルマニウム層上に配置された酸窒化シリコン層を含む底部ゲート・スペーサをさらに含む。
【０００８】
半導体デバイスの別の非限定的な例は、基板上に配置されたフィンと、フィンの側壁上に配置されたゲルマニウム含有層とを含む。半導体デバイスは、フィンに隣接して基板上に配置されたソース／ドレイン領域を含む。半導体デバイスは、酸化シリコン層及びソース／ドレイン領域上に配置されたシリコンゲルマニウム層を含む底部ゲート・スペーサをさらに含む。
【０００９】
付加的な技術的特徴及び利点が、本発明の技術を通じて実現される。本発明の実施形態及び態様は、本明細書において詳細に記載され、特許請求される主題の一部であると考えられる。よりよい理解のために、詳細な説明及び図面を参照されたい。
【００１０】
本明細書に記載された排他的権利の詳細は、明細書の結論部分にある特許請求の範囲において具体的に指摘され、明確に特許請求されている。本発明の実施形態の上記及び他の特徴と利点は、添付図面と共に以下の詳細な説明を読むことから明らかになる。
【００１１】
図１〜図２２は、本発明の実施形態による半導体デバイスを製造するための方法を示す。
【図面の簡単な説明】
【００１２】
【図１】基板上に形成されたフィンを有する半導体デバイスの側断面図を示す。
【図２】フィン上にフィン・スペーサ層を堆積した後の側断面図を示す。
【図３】フィンをリセスする側断面図を示す。
【図４】半導体材料を堆積した後の側断面図を示す。
【図５】アニール後の側断面図を示す。
【図６】犠牲層を堆積した後の側断面図を示す。
【図７】ゲルマニウム含有層を堆積した後の側断面図を示す。
【図８】アニール後の側断面図を示す。
【図９】窒化プロセスを実行した後の側断面図を示す。
【図１０】フィンからゲルマニウム含有層を除去した後の側断面図を示す。
【図１１】前洗浄し、ゲート誘電体層及び仕事関数金属層を堆積した後の側断面図を示す。
【図１２】平坦化層を堆積し、ゲート・スタックをパターン形成した後の側断面図を示す。
【図１３】平坦化層を除去し、誘電体層を堆積した後の側断面図を示す。
【図１４】酸化物層を堆積した後の側断面図を示す。
【図１５】上部スペーサを形成した後の側断面図を示す。
【図１６】トランジスタを分離した後の側断面図を示す。
【図１７】酸化物層を堆積した後の側断面図を示す。
【図１８】酸化物層をリセスした後の側断面図を示す。
【図１９】半導体層を堆積した後の側断面図を示す。
【図２０】ライナ及び別の酸化物層を堆積した後の側断面図を示す。
【図２１】実施形態による、コンタクトを形成した後の側断面図を示す。
【図２２】実施形態による、コンタクトを形成した後の側断面図を示す。
【発明を実施するための形態】
【００１３】
本明細書で示される図面は、例示的なものである。本発明の趣旨から逸脱することなく、本明細書に記載される図面又は動作には、多くの変更があり得る。例えば、動作は異なる順序で行うことができ、又は、動作を追加、削除、又は変更することが可能である。また、「結合されている（coupled）」という用語及びその変形は、２つの要素間に連絡経路を有することを記載し、それらの要素間に介在する要素／接続がない、要素間の直接的接続を意味するものではない。これらの変形の全ては、本明細書の一部であると見なされる。
【００１４】
添付図面及び記載される実施形態の以下の詳細な説明では、図面に示される様々な要素には、２桁又は３桁の参照番号が付されている。わずかな例外を除いて、各々の参照番号の左端の数字は、その要素が最初に示された図に対応する。
【００１５】
簡潔にするために、半導体デバイス及び集積回路（ＩＣ）の製造に関連する従来の技術については、本明細書で詳細に説明される場合も又は説明されない場合もある。さらに、本明細書に記載の様々なタスク及びプロセス・ステップは、本明細書で詳細に記載されていない追加のステップ若しくは機能を有する、より包括的な手順又はプロセスに組み込むことができる。特に、半導体デバイス及び半導体ベースのＩＣの製造における様々なステップは周知であり、従って、簡潔にするために、本明細書では、多くの従来のステップについては、周知のプロセスの詳細を与えることなく、単に簡潔に述べられるか又は完全に省略される。
【００１６】
ここで、本発明の態様により具体的に関連する技術の概要を説明すると、ＭＯＳＦＥＴが、より小さい寸法にスケーリングされるとき、デバイス性能を改善するために、様々な設計及び技術が用いられる。ソース／ドレイン領域が、ゲートに取り囲まれる垂直型チャネル領域（又はフィン）の両端に配置された垂直型トランジスタは、より小さい寸法にスケーリングするための魅力的な候補である。従って、垂直型トランジスタは、中間工程（middle-of-line、ＭＯＬ）の製造の複雑さを軽減する、より高密度のスケーリングを提供することができる。
【００１７】
垂直型トランジスタにおいて、上部ゲート・スペーサ及び底部ゲート・スペーサが、それぞれ、ゲートと、上部ソース／ドレイン領域及び底部ソース／ドレイン領域との間に配置される。ゲート・スペーサは、窒化シリコン及び／又は酸化シリコンを含むことができ、その両方が課題をもたらし得る。窒化シリコン・スペーサは、高密度プラズマ（ＨＤＰ）を用いて形成することができるが、それはフィン・チャネルの酸化シリコン側壁ライナの窒化を引き起こし、フィン側壁上にＳｉＯＮを形成し得る。フィン側壁上のＳｉＯＮは、エッチングにより除去するのが困難である場合があり、どちらも窒化シリコンを含む、底部スペーサ及びフィン・ハードマスクの非選択的エッチングももたらし得る。底部スペーサのための酸化シリコンの使用は、フィン側壁の上述の窒化、及び結果として生じるエッチングの非選択性を回避できるが、酸化シリコンの使用により別のセットの課題がもたらされる。酸化シリコンが基板及びフィン上に堆積され、エッチバックされて底部スペーサを形成した後、スペーサの形状は、フィンと基板との界面においてメニスカス形状になることがあり、それが、ゲート制御性の損失を招くことがある。これらの理由により、窒化シリコン底部スペーサの方が好ましい。
【００１８】
ここで本発明の態様の概要を説明すると、本発明の１つ又は複数の実施形態は、ＳｉＯＮ底部スペーサを形成するための方法を提供することにより、従来技術の上述の欠点に対処する。本発明の実施形態において、ＳｉＯＮ底部スペーサは、酸化ゲルマニウム（ＧｅＯ２）をシリコンゲルマニウム（ＳｉＧｅ）と反応させ、アニールを行って、酸化シリコン（ＳｉＯ２）底部スペーサを形成することによって形成される。酸化シリコン層が窒化されて、ＳｉＯＮ底部スペーサを形成する。
【００１９】
本発明の上述の態様は、いずれのパターン形成も行わずに、ＮＦＥＴデバイス及びＰＦＥＴデバイスの両方のＳｉＯＮ底部スペーサについての実質的に同等の均一な厚さを確実にするための、簡単かつ効果的な方法を提供することによって、従来技術の欠点に対処する。底部スペーサの均一な厚さは、デバイスにおける予測可能かつ正確なチャネル長を提供する。この方法は、フィン側壁ライナを除去する際、フィン・ハードマスク及び底部スペーサの損失を緩和する構造体を提供する。
【００２０】
ここで本発明の態様のより詳細な説明をすると、図１〜図２２は、本発明の実施形態による、半導体デバイスを製造するための方法を示す。図１は、フィン１２０、１２１が基板１０１上に形成された半導体デバイスの側断面図を示す。第１のフィン１２０は、第１の半導体デバイス１１０の一部であり、第２のフィン１２１は、第２の半導体デバイスの一部である。例示的実施形態によると、第１の半導体デバイス１１０はＮＦＥＴであり、第２の半導体デバイス１１１はＰＦＥＴである。
【００２１】
好適な基板１０１の材料の非限定的な例として、Ｓｉ（シリコン）、歪みＳｉ、ＳｉＣ（炭化シリコン）、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＳｉＧｅＣ（シリコン・ゲルマニウム・炭素）、Ｓｉ合金、Ｇｅ合金、ＩＩＩ−Ｖ族材料（例えば、ＧａＡｓ（ヒ化ガリウム）、ＩｎＡＳ（ヒ化インジウム）、ＩｎＰ（リン化インジウム）、又はヒ化アルミニウム（ＡｌＡｓ））、ＩＩ−ＶＩ族材料（例えば、ＣｄＳｅ（セレン化カドミウム）、ＣｄＳ（硫化カドミウム）、ＣｄＴｅ（テルル化カドミウム）、ＺｎＯ（酸化亜鉛）、ＺｎＳｅ（セレン化亜鉛）、ＺｎＳ（硫化亜鉛）、又はＺｎＴｅ（テルル化亜鉛））、又はそれらの任意の組み合わせが挙げられる。
【００２２】
フィン１２０、１２１はそれぞれ、ハードマスク・キャップ１０３を含む。フィン１２０、１２１は、基板１０１の上にハードマスク材料を堆積し、続いてパターン形成及びエッチングを行うことによって、基板１０１内に形成することができる。フィン１１０は、例えば、側壁イメージ転写によって、基板内にパターン形成することもできる。
【００２３】
第１のトランジスタ１１０の活性領域と第２のトランジスタ１１１の活性領域との間に、分離領域１０２が形成される。分離領域１０２は、例えば、リソグラフィ及びエッチングを行って基板１０１内にトレンチを形成し、次に、トレンチを二酸化シリコンなどの絶縁材料で充填することを含む、当技術分野における任意の既知の方法によって形成することができる。分離領域１０２を形成した後、活性領域は、分離領域の対の間の領域として定められる。１つ又は複数の実施形態によると、分離領域１０２は、浅いトレンチ分離領域（ＳＴＩ）である。しかしながら、分離領域は、トレンチ分離領域、フィールド酸化膜分離領域（図示せず）、又は当技術分野で既知の任意の他の同等物とすることができる。分離領域１０２は、隣接するゲート構造領域間の分離を与え、隣接するゲートが、例えばＮＦＥＴ及びＰＦＥＴなどの反対の導電性を有するときに使用することができる。従って、少なくとも１つの分離領域が、ＰＦＥＴデバイス領域とＮＦＥＴデバイス領域を分離することができる。
【００２４】
図２は、フィン１２０、１２１上にフィン・スペーサ層２０１を堆積した後の側断面図を示す。フィン・スペーサ層２０１は、フィン１２０、１２１の側壁上の保護層スペーサである。フィン１２０、１２１上にフィン・スペーサ層２０１を堆積した後、フィン・スペーサ層２０１をエッチングして、フィン１２０、１２１の上面（又は、ハードマスク・キャップ１０３）を露出させる。
【００２５】
フィン・スペーサ層２０１のための非限定的な例として、誘電体酸化物（例えば、酸化シリコン）、誘電体窒化物（例えば、窒化シリコン）、誘電体酸窒化物、又はそれらの任意の組み合わせが挙げられる。スペーサ材料は、例えば、化学気相堆積（ＣＶＤ）又は物理気相堆積（ＰＶＤ）などの堆積プロセスによって堆積される。スペーサ材料は、例えばＲＩＥプロセスなどの乾式エッチング・プロセスによって、エッチングすることができる。
【００２６】
図３は、フィン１２０、１２１をリセスする（recessing）側断面図を示す。基板１０１との界面において、フィン１２０、１２１の底部がリセスされる。フィン・スペーサ層２０１は、活性フィンを保護するために所定の位置のままであり、フィン１２０、１２１の側壁表面からの底部ソース／ドレインの形成を回避する（図４参照）。基板１０１の表面が垂直方向にエッチングされて、フィン１２０、１２１の側壁表面が露出する。
【００２７】
図４は、基板１０１上に半導体材料４０４、４０５を堆積し、底部ソース／ドレインを形成した後の側断面図を示す。半導体材料４０５は、第１のトランジスタ１１０の底部ソース／ドレイン領域を形成し、半導体材料４０４は、第２のトランジスタ１１１の底部ソース／ドレイン領域を形成する。
【００２８】
１つ又は複数の実施形態によると、半導体材料４０４、４０５は、エピタキシャル成長された半導体材料である。フィン側壁上のフィン・スペーサ層２０１は、エピタキシャル成長プロセスの間、半導体材料の堆積からフィンを保護する。エピタキシャル層は、気体又は液体前駆体から成長させることができる。エピタキシャル成長は、気相エピタキシ（ＶＰＥ）、分子線エピタキシ（ＭＢＥ）、液相エピタキシ（ＬＰＥ）、又は他の適切なプロセスを用いて成長させることができる。例えば、エピタキシャルシリコン、シリコンゲルマニウム、及び／又は炭素ドープ・シリコン（Ｓｉ：Ｃ）に、堆積中、ドーパント又は不純物を添加することによってドープし、シリサイドを形成することができる。半導体材料４０４、４０５は、トランジスタのタイプに応じて、ｎ型ドーパント（例えば、リン、ヒ素、又はアンチモン）又はｐ型ドーパント（例えば、ボロン）でドープされる。
【００２９】
幾つかの例示的な実施形態において、第１のトランジスタ１１０はＮＦＥＴであり、半導体材料４０５は、リンでドープされたエピタキシャル成長シリコンである。他の例示的な実施形態において、第２のトランジスタ１１１はＰＦＥＴであり、半導体材料４０４は、ボロンでドープされたエピタキシャル成長シリコンゲルマニウムである。
【００３０】
図５は、アニール後の側断面図を示す。アニールは、ソース／ドレイン接合部において、ドーパントを半導体材料４０４、４０５から基板１０１及びフィン１２０、１２１内に打ち込む（drive）ために行われる。各フィン１２０、１２１の両側の基板１０１上にソース／ドレイン領域が配置される。
【００３１】
アニールは、例えば、炉内で加熱すること、又は純不活性ガス（例えば、窒素又はアルゴン）を含有する雰囲気中で急速熱処理を行うことによって行われる。アニール・プロセスは、例えば、急速熱アニール（ＲＴＡ）又は急速熱処理（ＲＴＰ）とすることができる。
【００３２】
図６は、ソース／ドレイン領域の半導体材料４０４、４０５上に犠牲層６０６を堆積した後の側断面図を示す。犠牲層６０６は、非ドープの半導体材料であり、第１のトランジスタ１１０及び第２のトランジスタ１１１のソース／ドレイン領域上に形成される。犠牲層６０６は、両方のトランジスタの、半導体材料４０４、４０５上に堆積される。
【００３３】
１つ又は複数の実施形態によると、犠牲層６０６は、非ドープのエピタキシャル成長シリコンゲルマニウムである。幾つかの実施形態によると、シリコンゲルマニウム層は、約２０原子％乃至約４０原子％のゲルマニウムを含む。他の実施形態によると、シリコンゲルマニウム層は、約２０原子％乃至約６０原子％のゲルマニウムを含む。他の露出表面は誘電体で覆われているので、分離領域１０２を含む他の露出表面上へのエピタキシャル成長は生じない。
【００３４】
図７は、フィン１２０、１２１上及びソース／ドレイン領域上の犠牲層６０６上にゲルマニウム含有層７０７を堆積した後の側断面図を示す。ゲルマニウム含有層７０７は共形（conformal）である。
【００３５】
１つ又は複数の実施形態によると、ゲルマニウム含有層は、原子層堆積（ＡＬＤ）によって堆積され、酸化ゲルマニウム（ＧｅＯ２）を含む。ゲルマニウム含有層７０７の厚さは、通常異なり、限定されることを意図しない。さらに、幾つかの実施形態によると、ゲルマニウム含有層７０７は、約４ｎｍ乃至約８ｎｍの厚さを有する。
【００３６】
図８は、アニール後の側断面図を示す。アニールは、犠牲層６０６の材料とゲルマニウム含有層７０７の材料との間の化学反応を引き起こし、層７０７ａ及び６０６ａを形成する。層７０７ａ及び６０６ａはそれぞれ、犠牲層６０６とゲルマニウム含有層７０７との化学反応の結果生じる化学反応生成物を含む。フィン１２０、１２１の側壁上のゲルマニウム含有層７０７は未反応のままである。
【００３７】
アニールは、例えば、炉内で加熱すること、又は純不活性ガス（例えば、窒素又はアルゴン）を含有する雰囲気中で急速熱処理を行うことによって行われる。例示的実施形態において、アニールは、周囲Ｎ２環境中で約１秒乃至３０秒間、約４００℃乃至約６５０℃で行われる。
【００３８】
幾つかの例示的実施形態において、アニール前、犠牲層６０６は、４０原子％のゲルマニウムを有するシリコンゲルマニウムを含み、ゲルマニウム含有層７０７は、酸化ゲルマニウムを含む。アニール後、シリコンゲルマニウムのゲルマニウム含有量は、約２０原子％乃至約３０原子％だけ増加し、６０乃至７０原子％のゲルマニウムを有するシリコンゲルマニウムを含む層６０６ａを形成する。次に、アニール後、層７０７ａは、実質的に純酸化シリコン（ＳｉＯ２）の上部層を含む。実施形態において、以下の反応が生じる。：
ＳｉＧｅ４０％＋２ＧｅＯ２→ＳｉＧｅ６０％＋ＳｉＯ２＋２ＧｅＯ。ＧｅＯは、揮発性種である。
【００３９】
他の例示的実施形態において、犠牲層６０６は、約２０原子％乃至約６０原子％のゲルマニウムを有するシリコンゲルマニウムを含み、アニール後、シリコンゲルマニウム層のゲルマニウム含有量が増大し、約４０原子％乃至約８０原子％のゲルマニウムを有する層６０６ａを形成する。ゲルマニウム含有層７０７からのゲルマニウムは、犠牲層６０６内に移動し（層６０６ａを形成し）、上部表面上に純酸化シリコン層が形成され、それをさらに処理して底部ゲート・スペーサを形成する。
【００４０】
図９は、随意的に窒化プロセスを行った後の側断面図を示す。窒化プロセスは、窒素をフィン側壁上のゲルマニウム含有層７０７に窒素を添加して層２０１ａを形成し、ソース／ドレイン領域上の７０７ａに添加して層７０７ｂを形成する。１つ又は複数の実施形態によると、層２０１ａは酸窒化ゲルマニウム（ＧｅＯＮ）を含み、層７０７ｂはＳｉＯＮを含む。ＳｉＯＮは酸化シリコンよりも安定しているので、窒素を酸化シリコンに添加してＳｉＯＮを形成することは有利である。フィン側壁上のＧｅＯＮを含む層２０１ａはまた、容易に洗い流され（washed away）、フィン１２０、１２１を露出させる。
【００４１】
幾つかの実施形態によると、窒化プロセスは、低温での急速熱窒化（ＲＴＮ）によって行われる。例えば、ＲＴＮは、周囲雰囲気中で、例えばＮＨ３中で約６００℃乃至約８００℃の温度で行うことができる。他の実施形態によると、窒化プロセスは、プラズマ窒化によって行われる。
【００４２】
図１０は、フィン側壁から層２０１ａを除去した後の側断面図を示す。層２０１ａがＧｅＯＮを含む場合、層２０１は、例えば、脱イオン水で洗うこと／エッチングすることにより除去することができる。次に、フィン１２０、１２１の側壁及びハードマスク１０３が露出され、ソース／ドレイン領域上に層７０７ｂを残す。層７０７ｂは、底部ゲート・スペーサを形成することになる。
【００４３】
図１１は、前洗浄し、ゲート誘電体層１１１０、１１１２及び仕事関数金属層１１１１、１１１３を堆積した後の側断面図を示す。ゲート誘電体層１１１０、１１１２及び仕事関数金属層１１１１、１１１３は、ゲート・スタックの一部である。
【００４４】
ゲート・スタック層を堆積する前に、前洗浄を行って化学残留物を除去する。前洗浄プロセスは、プラズマ・エッチングのような、光エッチング、非選択性エッチング、非反応性エッチングを含むことができる。幾つかの実施形態によると、前洗浄は、フッ化水素酸（ＨＦ）及び塩化水素酸（ＨＣｌ）を含む。
【００４５】
ゲート誘電体層１１１０、１１１２及び仕事関数金属層１１１１、１１１３は、トランジスタのタイプに対して特有のものである。ゲート誘電体材料は、約３．９、約７．０、又は約１０．０を上回る誘電率を有する誘電材料とすることができる。誘電材料のための好適な材料の非限定的な例として、酸化物、窒化物、酸窒化物、シリケート（例えば、金属シリケート）、アルミン酸塩、チタン酸塩、又はそれらの任意の組み合わせが挙げられる。高ｋ材料（７．０を上回る誘電率を有する）の例としては、これらに限定されるものではないが、酸化ハフニウム、酸化ハフニウムシリコン、酸窒化ハフニウムシリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸窒化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウムタンタル、及びニオブ酸鉛亜鉛などの金属酸化物が挙げられる。高ｋ材料は、例えばランタン及びアルミニウムなどのドーパントをさらに含むことができる。
【００４６】
仕事関数金属層１１１１、１１１３は、ゲート誘電材料の上に配置される。仕事関数金属の種類は、トランジスタのタイプに依存し、第１のトランジスタ１１０と第２のトランジスタ１１１との間で異なり得る。適切な仕事関数金属の非限定的な例は、ｐ型仕事関数金属材料及びｎ型仕事関数金属材料を含む。ｐ型仕事関数材料は、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）、ルテニウム、パラジウム、白金、コバルト、ニッケル及び導電性金属酸化物、又はそれらの任意の組み合わせなどの組成物を含む。ｎ型金属材料は、ハフニウム、ジルコニウム、チタン、タンタル、アルミニウム、金属炭化物（例えば、炭化ハフニウム、炭化ジルコニウム、炭化チタン、及び炭化アルミニウム）、アルミナイド、又はそれらの任意の組み合わせなどの組成物を含む。仕事関数金属は、好適な堆積プロセス、例えば、ＣＶＤ、ＰＥＣＶＤ、ＰＶＤ、めっき、熱蒸着又は電子ビーム蒸着及びスパッタリングによって堆積させることができる。
【００４７】
図１２は、平坦化層１２０１を堆積し、ゲート・スタックをパターン形成した後の側断面図を示す。平坦化層１２０１は、スピンオン・コーティング、又は有機平坦化層（ＯＰＬ）とすることができる。平坦化層１２０１は、フィン１２０、１２１及び基板１０１上に堆積され、次いで、例えばエッチングによりリセスされる。ゲート誘電体層１１１０、１１１２及び仕事関数金属層１１１１、１１１３は露出され、必要に応じて、それらがハードマスク・キャップ１０３より下方にリセスされるように、１つ又は複数のエッチング・プロセスによりエッチングすることができる。
【００４８】
図１３は、平坦化層１２０１を除去し、誘電体層１３３０を堆積させた後の側断面図を示す。誘電体層１３３０は、フィン１２０、１２１及びフィンの周りのゲート・スタックを封入する。１つ又は複数の実施形態によると、誘電体層１３３０は、誘電体酸化物（例えば、酸化シリコン）、誘電体窒化物（例えば、窒化シリコン）、誘電体酸窒化物、又はそれらの任意の組み合わせを含む。
【００４９】
図１４は、酸化物層１４０４（層間誘電体（ＩＬＤ））を堆積した後の側断面図を示す。酸化物層１４０４は、これらに限定されるものではないが、テトラエチルオルトシリケート（ＴＥＯＳ）酸化物、高アスペクト比プラズマ（ＨＡＲＰ）酸化物、高温酸化物（ＨＴＯ）、高密度プラズマ（ＨＤＰ）酸化物、原子層堆積（ＡＬＤ）プロセスによって形成される酸化物（例えば、酸化シリコン）、又はそれらの任意の組み合わせを含むことができる。酸化物層１４０４は、フィン１２０、１２１上のハードマスク・キャップ１０３のレベルより下方に部分的にリセスされる。
【００５０】
図１５は、ゲート・スタックの上部に上部スペーサ１５５０を形成した後の側断面図を示す。上部スペーサ１５５０は、例えば、二酸化シリコン、窒化シリコン、ＳｉＯＣＮ、又はＳｉＢＣＮなどの絶縁材料を含む。上部スペーサ１５５０のための材料の他の非限定的な例は、誘電体酸化物（例えば、酸化シリコン）、誘電体窒化物（例えば、窒化シリコン）、誘電体酸窒化物、又はそれらの任意の組み合わせを含む。堆積された後、スペーサ材料はエッチングされる。
【００５１】
図１６は、２つのトランジスタ１１０及び１１１を分離した後の側断面図を示す。酸化物層１４０４は、上部スペーサ１５５０をパターンとして用いてエッチングされる。トランジスタ１１０、１１１の間の分離領域１０２の上でゲート誘電体層１１１０、１１１２、仕事関数金属層１１１１、１１１３、及び誘電体層１３３０の一部が除去され、分離領域１０２を露出する。
【００５２】
図１７は、酸化物層１７０７を堆積した後の側断面図を示す。酸化物層１７０７は、これらに限定されるものではないが、テトラエチルオルトシリケート（ＴＥＯＳ）酸化物、高アスペクト比プラズマ（ＨＡＲＰ）酸化物、高温酸化物（ＨＴＯ）、高密度プラズマ（ＨＤＰ）酸化物、原子層堆積（ＡＬＤ）プロセスによって形成される酸化物（例えば、酸化シリコン）、又はそれらの任意の組み合わせを含むことができる。
【００５３】
図１８は、酸化物層１７０７をリセスした後の側断面図を示す。酸化物層１７０７は、フィン・ハードマスク・キャップ１０３の下方のレベルまでリセスされる。ハードマスク・キャップ１０３も除去され、上部スペーサ１５５０も部分的にリセスされてフィン１２０、１２１の上部を露出し、ここで、上部ソース／ドレイン領域が形成されることになる。
【００５４】
図１９は、それぞれフィン１２０、１２１上に半導体層１９９０、１９９１を堆積した後の側断面図を示す。半導体層１９９０、１９９１は、上部ソース／ドレインを形成し、図４に関して上述したように、エピタキシャル半導体材料を含むことができる。エピタキシャル半導体材料はドーパントを含むことができ、図５に関して上述したように、アニールを用いて、上部ソース／ドレイン領域において、ドーパントをフィン１２０、１２１に打ち込むことができる。
【００５５】
図２０は、上部ソース／ドレイン上にライナ２０００及び別の酸化物層２００１（ＩＬＤ）を堆積した後の側断面図を示す。ライナ２０００は、ソース／ドレインを封入する。上部ソース／ドレイン・コンタクトが形成されたとき、ライナ２０００は、エッチング停止ライナとして用いられる。
【００５６】
図２１は、実施形態による、底部コンタクト２１０１（ソース／ドレイン・コンタクト）を形成した後の側断面図を示す。高い又は増大したゲルマニウム含有量を含む層６０６ａを選択的にエッチングして、底部コンタクト２１０１のための広いコンタクト領域を提供することができる。底部コンタクト２１０１は、トレンチをエッチングすることにより、酸化物層２００１、１７０７内に形成される。底部ソース／ドレイン・コンタクト２１０１は、酸化物層２００１、１７０７を通って、底部ソース／ドレイン領域を形成する半導体材料４０４、４０５まで延びる。フォトレジストなどのレジストを堆積させ、パターン形成して、コンタクト・トレンチを形成することができる。ＲＩＥなどのエッチング・プロセスを行って、酸化物層２００１、１７０７、層７０７ｂ、及び層６０６ａを除去する。コンタクト・トレンチは、導電性材料又は導電性材料の組み合わせで充填される。層６０６ａは、高いゲルマニウム含有量を含み、層６０６ａは、エッチング停止層として機能する。エッチング・プロセス中、より多くの層６０６ａが除去され、それにより、逆「Ｔ字」形状のコンタクトの形成がもたらされる。エッチング・プロセスは、半導体材料４０４、４０５上で停止することになる。導電性金属、例えば、アルミニウム（Ａｌ）、白金（Ｐｔ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ）、コバルト（Ｃｏ）、又はそれらの任意の組み合わせのような導電性材料が、トレンチ内に堆積される。
【００５７】
図２２は、実施形態による、底部コンタクト２２０１、２２０３を形成した後の側断面図を示す。酸化物層２００１、１７０７内にトレンチを形成した後、コンタクト金属を堆積する前に、半導体材料２２００及び２２０４が、それぞれ半導体材料４０５及び４０４上に堆積される。
【００５８】
幾つかの実施形態によると、半導体材料２２００、２２０４は、エピタキシャル成長半導体材料である。１つ又は複数の実施形態において、エピタキシャル成長半導体材料２２００は、第１のトランジスタ１１０内の半導体材料４０５と同じである。幾つかの実施形態において、半導体材料４０５及び半導体材料２２００は、リンでドーブされたシリコンである。幾つかの実施形態において、半導体材料２２０４は、ガリウムがドープされたエピタキシャル成長ゲルマニウムである。
【００５９】
本明細書では、本発明の様々な実施形態が、関連する図面を参照して説明される。本発明の範囲から逸脱することなく、代替的な実施形態を考え出すことも可能である。以下の説明及び図面においては、要素の間の様々な接続及び位置関係（例えば、上方（over）、下方（below）、隣接（adjacent）等）が述べられているが、当業者であれば、向きが変更された場合でも、記載された機能が維持されるときには、本明細書に記載された位置関係の多くが向きに依存しないことを理解するであろう。これらの接続及び／又は位置関係は、特に明記されていない限り、直接的であることも又は間接的であることもあり、本発明は、この点に関して限定的であることを意図しない。従って、エンティティの結合は、直接的結合又は間接的結合のどちらも指すことができ、エンティティ間の位置関係は、直接的位置関係又間接的位置関係であり得る。間接的な位置関係の一例として、本説明において、層「Ｂ」の上に層「Ａ」を形成することを言及する場合、層「Ａ」と層「Ｂ」との関連する特性及び機能が中間層によって実質的に変更されない限り、層「Ａ」と層「Ｂ」との間に１つ又は複数の中間層（例えば、層「Ｃ」）が存在する状況を含む。
【００６０】
以下の定義及び略語が、特許請求の範囲及び明細書の解釈に用いられる。本明細書で用いられる場合、「含む（comprises）」、「含んでいる（comprising）」、「含む（includes）」、「含んでいる（including）」、「有する（has）」、「有している（having）」、「包含する（contains）」若しくは「包含している（containing）」という用語、又はそれらの任意の他の変形は、非排他的な包含に及ぶことが意図されている。例えば、要素のリストを含む組成物、混合物、プロセス、方法、物品、又は装置は、必ずしもそれらの要素だけに限定されるものではなく、明示的に列挙されていない他の要素、又は、そのような組成物、混合物、プロセス、方法、物品、若しくは装置に内在する他の要素を含み得る。
【００６１】
さらに、本明細書では、「例示的」という用語は、「例、実例、又は例証として機能する」ことを意味するように用いられる。「例示的」であるとして本明細書に記載されるどの実施形態又は設計も、他の実施形態又は設計と比較して、必ずしも、好適である又は有利であると解釈されるべきではない。「少なくとも１つ」及び「１つ又は複数」という用語は、１よりも大きい又は１と等しい任意の整数、すなわち１、２、３、４などを含むものと理解される。「複数の」という用語は、２よりも大きい又は２に等しい任意の整数、すなわち２、３、４、５などを含むものと理解される。「接続」という用語は、間接的「接続」及び直接的「接続」を含み得る。
【００６２】
本明細書における「一実施形態」、「ある実施形態」、「例示的実施形態」等の参照は、説明される実施形態が特定の特徴、構造、又は特性を含み得ることを示すが、どの実施形態も、特定の特徴、構造、又は特性を含むことも又は含まないこともある。さらに、そのような句が、必ずしも、同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造、又は特性がある実施形態と関連して説明されるときには、明示的に述べられているかどうかに関係なく、他の実施形態と関連するそのような特徴、構造、又は特性に影響することは、当業者の知識の範囲内であると考えられる。
【００６３】
以下の説明のために、「上側（upper）」、「下側（lower）」、「右側（right）」、「左側（left）」、「垂直方向（vertical）」、「水平方向（horizontal）」、「上部（top）」、「底部（bottom）」という用語、及びこれらの派生語は、図面において方向付けられるように、説明される構造及び方法に関するものとする。「〜の上に横たわっている（overlying）」、「〜の頂上にある（atop）」、「〜上にある（on top）」、「〜上に配置されている（positioned on）」又は「〜の頂上に配置されている」という用語は、第１の構造などの第１の要素が、第２の構造などの第２の要素上に存在することを意味し、そこで、界面構造などの介在要素が、第１の要素と第２の要素との間に存在し得る。「直接的接触」という用語は、第１の構造などの第１の要素及び第２の構造などの第２の要素が、これら２つの要素の界面において、いかなる中間導電層、絶縁層又は半導体層も存在することなく、接続されることを意味する。
【００６４】
例えば「第２の要素に対して選択的な第１の要素」といった「〜に対して選択的（selective to）」という句は、第１の要素がエッチングされ得ること、そして、第２の要素がエッチング停止部（etch stop）として作用し得ることを意味する。
【００６５】
「約（about）」、「実質的に（substantially）」、「およそ（approximately）」という用語及びそれらの変形は、本出願時に利用可能な機器に基づいて、特定の量の測定と関連する誤差の程度を含むことが意図される。例えば、「約」は、所与の値の±８％又は５％、又は２％の範囲を含み得る。
【００６６】
本明細書に既述のように、簡潔にするために、半導体デバイス及び集積回路（ＩＣ）の製造に関連する従来の技術については、本明細書で詳細に説明される場合も又が説明されない場合もある。しかしながら、背景として、本発明の１つ又は複数の実施形態を実施する際に用い得る半導体デバイス製造プロセスのより一般的な説明が、ここに提供される。本発明の１つ又は複数の実施形態を実施するのに用いられる特定の製造動作は、個々に知られていることがあるものの、本発明の動作及び／又は結果的に生じる構造の説明される組み合わせは、独自のものである。このように、本発明による半導体デバイスの製造と関連して説明される動作の独自の組み合わせは、半導体（例えば、シリコン）基板上で実行される個別に知られている様々な物理的及び化学的プロセスを利用しており、その幾つかを、以下の段落において説明する。
【００６７】
一般に、ＩＣ内にパッケージングされるマイクロチップを形成するのに用いられる様々なプロセスは、４つの一般的なカテゴリ、すなわち、膜の堆積、除去／エッチング、半導体ドーピング及びパターン形成／リソグラフィになる。堆積（deposition）とは、材料をウェハの上に、成長させ、コーティングし、又は他の方法で移動させる任意のプロセスである。利用可能な技術は、とりわけ、物理気相堆積（ＰＶＤ）、化学気相堆積（ＣＶＤ）、電気化学堆積（ＥＣＤ）、分子線エピタキシ（ＭＢＥ）、及び最近の原子層堆積（ＡＬＤ）を含む。除去／エッチングは、材料をウェハから除去する任意のプロセスである。例として、エッチング・プロセス（湿式又は乾式のいずれか）、及び化学機械平坦化（ＣＭＰ）などが挙げられる。半導体ドープは、例えば、一般的には拡散及び／又はイオン注入によって、トランジスタのソース及びドレインをドープすることによる、電気的特性の変更である。これらのドープ・プロセスの後に、炉アニール又は急速熱アニール（ＲＴＡ）が続く。アニールは、注入されたドーパントを活性化させるように機能する。両方の導体（例えば、ポリシリコン、アルミニウム、銅など）及び絶縁体（例えば、様々な形態の二酸化シリコン、窒化シリコンなど）の膜が、トランジスタとそれらの構成要素とを接続するために、及び、それらを分離させるために用いられる。半導体基板の様々な領域の選択的なドープによって、基板の導電率を、電圧の印加により変化させることが可能になる。これらの様々な構成要素の構造を作成することによって、現代のマイクロエレクトロニクス・デバイスの複雑な回路を形成するために、数百万のトランジスタを構築し、相互に配線接続することが可能である。半導体リソグラフィは、半導体基板上に三次元のレリーフ・イメージ又はパターンを形成し、その後で、そのパターンを基板に転写することである。半導体リソグラフィでは、パターンは、フォトレジストと呼ばれる光感受性ポリマーによって形成される。トランジスタと回路の数百万個のトランジスタを接続する多くの配線とを構成する複雑な構造を構築するため、リソグラフィ及びエッチング・パターン転写ステップが、複数回繰り返される。ウェハ上にプリントされる各パターンは、先に形成されたパターンと位置合わせされ、導体、絶縁体及び選択的にドープされた領域が、最終的なデバイスを形成するために、ゆっくりと構築される。
【００６８】
図面におけるフローチャート及びブロック図は、本発明の様々な実施形態による製造及び／又は動作方法の可能な実装を示す。方法の様々な機能／動作は、ブロックによって表される。幾つかの代替的な実装においては、ブロックに記載されている機能は、図面に記載されている順序とは異なる順序で行われ得る。例えば、連続して示される２つのブロックが、実際には、実質的に同時に実行されることもあり、又は、それらのブロックが、関与する機能に応じて、ときとして、逆の順序で実行されることもある。
【００６９】
本発明の様々な実施形態の説明が、例証のために提示されてきたが、網羅的であること、又は、説明される実施形態に限定されることを意図していない。説明される実施形態の範囲から逸脱することなく、多くの変更及び変形が、当業者には明らかであろう。本明細書で用いられている用語は、市場で見出される技術よりも優れた実施形態の原理、実際的な応用、又は技術的改善を最も良く説明するために、又は、当業者である他の者が、本明細書に説明される実施形態を理解することを可能にするために、選択されたものである。
【符号の説明】
【００７０】
１０１：基板
１０２：分離領域
１０３：ハードマスク・キャップ
１１０、１１１：半導体デバイス（トランジスタ）
１２０、１２１：フィン
２０１：フィン・スペーサ層
４０４、４０５、２２００、２２０４：半導体材料
６０６：犠牲層
７０７：ゲルマニウム含有層
１１１０、１１１２：ゲート誘電体層
１１１１、１１１３：仕事関数金属層
１２０１：平坦化層
１３３０：誘電体層
１４０４、１７０７、２００１：酸化物層
１５５０：上部スペーサ
１９９０、１９９１：半導体層
２０００：ライナ
２１０１、２２０１、２２０３：底部コンタクト（ソース／ドレイン・コンタクト）
【図１】
2021507533.tif 000003
【図２】
2021507533.tif 000004
【図３】
2021507533.tif 000005
【図４】
2021507533.tif 000006
【図５】
2021507533.tif 000007
【図６】
2021507533.tif 000008
【図７】
2021507533.tif 000009
【図８】
2021507533.tif 000010
【図９】
2021507533.tif 000011
【図１０】
2021507533.tif 000012
【図１１】
2021507533.tif 000013
【図１２】
2021507533.tif 000014
【図１３】
2021507533.tif 000015
【図１４】
2021507533.tif 000016
【図１５】
2021507533.tif 000017
【図１６】
2021507533.tif 000018
【図１７】
2021507533.tif 000019
【図１８】
2021507533.tif 000020
【図１９】
2021507533.tif 000021
【図２０】
2021507533.tif 000022
【図２１】
2021507533.tif 000023
【図２２】
2021507533.tif 000024
【手続補正書】
【提出日】令和2年8月20日(2020.8.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体デバイスを製造する方法であって、
基板上にフィンを形成することと、
前記フィンの両側の前記基板上に配置されたソース／ドレイン領域を形成することと、
前記ソース／ドレイン領域上に半導体層を堆積することと、
前記フィン及び前記半導体層上にゲルマニウム含有層を堆積することと、
前記半導体層を前記ゲルマニウム含有層と化学的に反応させ、酸化シリコン層を形成するように構成されたアニール操作を適用することと、
を含む、方法。
【請求項２】
前記半導体層は、シリコンゲルマニウムを含む、請求項１に記載の方法。
【請求項３】
アニール後、前記酸化シリコン層は、前記半導体層より高いゲルマニウム含有量を含むシリコンゲルマニウム層上に配置される、請求項２に記載の方法。
【請求項４】
前記シリコンゲルマニウムは、２０原子パーセント（％）から６０原子パーセント（％）までのゲルマニウムを含む、請求項２に記載の方法。
【請求項５】
より高いゲルマニウム含有量を含む前記シリコンゲルマニウム層は、４０原子％から８０原子％までのゲルマニウムを含む、請求項３に記載の方法。
【請求項６】
前記ゲルマニウム含有層は、酸化ゲルマニウムを含む、請求項１に記載の方法。
【請求項７】
半導体デバイスを形成する方法であって、
基板上にフィンを形成することと、
前記フィンの両側の前記基板上に配置されたソース／ドレイン領域を形成することと、
前記ソース／ドレイン領域上に第１のシリコンゲルマニウム層を堆積することと、
前記フィン及び前記第１のシリコンゲルマニウム層上にゲルマニウム含有層を堆積することと、
アニールを行って、前記第１のシリコンゲルマニウム層を前記ゲルマニウム含有層と化学的に反応させ、前記第１のシリコンゲルマニウム層よりも増大したゲルマニウム含有量を有する第２のシリコンゲルマニウム層上に配置された酸化シリコン層を形成することと、
窒化プロセスを行って、前記酸化シリコン層の窒素含有量を増大させ、底部スペーサを形成することと、
を含む、方法。
【請求項８】
前記窒化プロセスは、急速熱窒化又はプラズマ窒化を含む、請求項７に記載の方法。
【請求項９】
前記ゲルマニウム含有層は、ＧｅＯ２を含む、請求項７に記載の方法。
【請求項１０】
前記窒化プロセスを行った後、前記底部スペーサはＳｉＯＮを含む、請求項７に記載の方法。
【請求項１１】
前記窒化プロセスを行った後、前記フィンの側壁上の前記ゲルマニウム含有層はＧｅＯＮを形成する、請求項７に記載の方法。
【請求項１２】
前記ＧｅＯＮを除去し、前記底部スペーサ上に金属ゲートを形成することをさらに含む、請求項１１に記載の方法。
【請求項１３】
半導体デバイスを製造する方法であって、
基板上に配置されたソース／ドレイン領域上に第１のシリコンゲルマニウム層を堆積することと、
前記フィン及び前記第１のシリコンゲルマニウム層上に酸化ゲルマニウム層を堆積することと、
前記第１のシリコンゲルマニウム層を前記酸化ゲルマニウム層と化学的に反応させて、前記第１のシリコンゲルマニウム層より増大したゲルマニウム含有量を有する第２のシリコンゲルマニウム層上に配置された酸化シリコン層を形成することと、
を含む、方法。
【請求項１４】
前記第２のシリコンゲルマニウム層は、前記第１のシリコンゲルマニウム層よりも２０原子％乃至３０原子％多いゲルマニウムを含む、請求項１３に記載の方法。
【請求項１５】
窒化プロセスを行って、前記酸化シリコン層の窒素含有量を増大させることをさらに含む、請求項１３に記載の方法。
【請求項１６】
前記窒化プロセスは、６００℃から８００℃までの温度で行われる、請求項１５に記載の方法。
【請求項１７】
前記窒化プロセスは、前記第２のシリコンゲルマニウム層上にＳｉＯＮ層を形成する、請求項１３に記載の方法。
【請求項１８】
前記酸化シリコン層は、実質的に純ＳｉＯ２を含む、請求項１３に記載の方法。
【請求項１９】
基板上に配置されたフィンと、
前記フィンに隣接して前記基板上に配置されたソース／ドレイン領域と、
前記ソース／ドレイン領域上に配置されたシリコンゲルマニウム層及び前記シリコンゲルマニウム層上に配置された酸窒化シリコン層を含む底部ゲート・スペーサと、
を含む、半導体デバイス。
【請求項２０】
前記シリコンゲルマニウム層は、４０原子％から８０原子％までのゲルマニウムを含む、請求項１９に記載の半導体デバイス。
【請求項２１】
前記フィンの側壁上に配置されたゲルマニウム含有層をさらに含む、請求項１９に記載の半導体デバイス。
【請求項２２】
前記ゲルマニウム含有層は、酸窒化ゲルマニウムを含む、請求項１９に記載の半導体デバイス。
【請求項２３】
基板上に配置されたフィンと、
前記フィンの側壁上に配置されたゲルマニウム含有層と、
前記フィンに隣接して前記基板上に配置されたソース／ドレイン領域と、
前記ソース／ドレイン領域上に配置された酸化シリコン層及びシリコンゲルマニウム層を含む底部ゲート・スペーサと、
を含む、半導体デバイス。
【請求項２４】
前記ゲルマニウム含有層は、酸化ゲルマニウムを含む、請求項２３に記載の半導体デバイス。
【請求項２５】
前記シリコンゲルマニウム層は、４０原子％から８０原子％までのゲルマニウムを含む、請求項２３に記載の半導体デバイス。
【国際調査報告】
2021507533.tif 000025
2021507533.tif 000026