(57)【要約】  出力ノード（Ｏｕｔ）と基準ノード（ＧＮＤ）との間に並列にある第１の回路分岐（２０）および第２の回路分岐（３０）を備える整流回路（１０，１０．１、１０．２，１０．３，１０．４，１０．５，１０．６）であって、各回路分岐（２０，３０）が、電流制御素子（２３，３３）に直列の誘導素子（Ｌ１，Ｌ２）と、誘導素子（Ｌ１，Ｌ２）と電流制御素子（２３，３３）との間に配置された入力ノード（Ｉｎ１，Ｉｎ２）とを備え、経時的に可変である電圧が、整流回路の作動中、入力ノード（Ｉｎ１，Ｉｎ２）間に印加される整流回路。【選択図】図１
2021506208.tif 000002
【特許請求の範囲】
【請求項１】
出力ノード（Ｏｕｔ）と基準ノード（ＧＮＤ）との間に並列にある第１の回路分岐（２０）および第２の回路分岐（３０）を備える整流回路（（１０，１０．１〜１０．９）であって、各回路分岐（２０，３０）が、電流制御素子（２３，３３）に直列である誘導素子（Ｌ１，Ｌ２）と、該誘導素子（Ｌ１，Ｌ２）と前記電流制御素子（２３，３３）との間に配置された入力ノード（Ｉｎ１，Ｉｎ２）とを備え、経時的に可変である入力電圧（ΔＶｉｎ）が、前記整流回路の作動中、前記入力ノード（Ｉｎ１，Ｉｎ２）間に印加される整流回路。
【請求項２】
各電流制御素子（２３，３３）が、ダイオード（Ｄ１，Ｄ２）を備え、該ダイオード（Ｄ１，Ｄ２）のアノードが、前記基準ノード（ＧＮＤ）に接続され、前記ダイオード（Ｄ１，Ｄ２）のカソードが、各前記入力ノード（Ｉｎ１，Ｉｎ２）に接続される、請求項１に記載の整流回路（１０，１０．１〜１０．９）。
【請求項３】
各電流制御素子（２３，３３）が、ダイオード（Ｄ１，Ｄ２）を備え、該ダイオード（Ｄ１，Ｄ２）のアノードが、各前記入力ノード（Ｉｎ１，Ｉｎ２）に接続され、前記ダイオード（Ｄ１，Ｄ２）のカソードが、前記出力ノード（Ｏｕｔ）に接続される請求項１に記載の整流回路（１０，１０．１〜１０．９）。
【請求項４】
各電流制御素子（２３，３３）が、トランジスタ（Ｍ１，Ｍ２）を備え、該トランジスタ（Ｍ１，Ｍ２）が、前記基準ノード（ＧＮＤ）に接続された第１の導通端子と、各前記入力ノード（Ｉｎ１，Ｉｎ２）に接続された第２の導通端子と、を備える請求項１から３のいずれか一項に記載の整流回路（１０，〜１０．９）。
【請求項５】
各電流制御素子（２３，３３）が、トランジスタ（Ｍ１，Ｍ２）と、ダイオード（Ｄ１，Ｄ２）とを備え、前記トランジスタ（Ｍ１，Ｍ２）が、前記ダイオード（Ｄ１，Ｄ２）に並列である、請求項４および請求項２または３に記載の整流回路（１０，〜１０．９）。
【請求項６】
各トランジスタ（Ｍ１，Ｍ２）が、好ましくはタイプｎまたは代替的にはタイプｐのケイ素電界効果トランジスタ、好ましくは高い電子移動度を有する、好ましくはＧａＮ、ＧａＡｓ、ＡｌＧａＮ、ＡｌＧａＡｓ、ＩｎＧａＮ、ＩｎＧａＡｓ、ＳｉＣの電界効果トランジスタＨＥＭＴ、バイポーラトランジスタ、絶縁ゲートバイポーラトランジスタまたはＩＧＢＴから選択される請求項４または５に記載の整流回路（１０，〜１０．９）。
【請求項７】
各トランジスタ（Ｍ１，Ｍ２）が、電界効果トランジスタであり、該電界効果トランジスタのソース端子が、前記基準ノード（ＧＮＤ）に接続され、前記電界効果トランジスタのドレイン端子が、各前記入力ノード（Ｉｎ１，Ｉｎ２）に接続される請求項６に記載の整流回路（１０，１０．１〜１０．９）。
【請求項８】
各電流制御素子（２３，３３）が、さらなるトランジスタ（Ｍ３，Ｍ４）を備え、該さらなるトランジスタ（Ｍ３，Ｍ４）が、各前記トランジスタ（Ｍ１，Ｍ３）に逆直列で接続される請求項４から６のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項９】
容量素子（Ｃｏ）および負荷素子（Ｒｌ）が、前記整流回路（１０，１０．１〜１０．９）の前記出力ノード（Ｏｕｔ）と前記基準ノード（ＧＮＤ）との間に並列に結合される、請求項１から８のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１０】
さらなる電流制御素子（４３）を提供し、該さらなる電流制御素子が、互いに並列の前記容量素子（Ｃｏ）および前記負荷素子（Ｒｌ）に直列に接続されたトランジスタ（Ｍ５，Ｍ６．１〜Ｍ６．ｎ）を備え、該トランジスタ（Ｍ５，Ｍ６．１〜Ｍ６．ｎ）は、前記容量素子（Ｃｏ）と前記負荷素子（Ｒｌ）との間の並列部に直列に、前記出力ノード（Ｏｕｔ）と前記基準ノード（ＧＮＤ）との間に接続される請求項９に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１１】
前記回路分岐（２０，３０）の前記入力ノード（ＩＮ１，Ｉｎ２）に接続された容量素子（Ｃｐ）を備える請求項１から１０のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１２】
前記容量素子（Ｃｐ）が、前記誘導素子（Ｌ１，Ｌ２）と組み合わせて所定の共振周波数を規定するようにサイズ設定される、請求項９に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１３】
前記入力電圧（ΔＶｉｎ）を受信するための一対の入力端子（Ｔｉｎ１，Ｔｉｎ２）を備え、各回路分岐（２０，３０）が、前記入力ノード（ＩＮ１，Ｉｎ２）および各入力端子（Ｔｉｎ１，Ｔｉｎ２）に接続されたデカップリング素子（Ｃｉｎ１，Ｃｉｎ２）を備える請求項１から１２のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１４】
各デカップリング素子（Ｃｉｎ１，Ｃｉｎ２）が、各容量素子（Ｃｉｎ１，Ｃｉｎ２）を備え、該容量素子（Ｃｉｎ１，Ｃｉｎ２）が、前記誘導素子（Ｌ１，Ｌ２）と組み合わせて、所定の共振周波数を規定するようにサイズ設定される請求項１１に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１５】
制御モジュール（５０）を備え、各トランジスタ（Ｍ１，Ｍ２）が、各パイロット信号（Ｖｄ１，Ｖｄ２）を受信するための前記制御モジュール（５０）に接続された制御端子を備え、前記制御モジュール（５０）が、
前記回路のノードおよび前記整流回路の素子からの少なくとも１つにおいて電圧および電流からの少なくとも１つの値を測定するのに適した測定ユニット（５１）と、
トランジスタ（Ｍ１，Ｍ２）毎に対して測定された少なくとも１つの値に基づいてパイロット信号（Ｖｄ１，Ｖｄ２）を生成し、該パイロット信号（Ｖｄ１，Ｖｄ２）を各前記トランジスタ（Ｍ１，Ｍ２）の前記制御端子に供給するのに適したパイロット・ユニット（５３）と、を備える請求項４または請求項４に従属する請求項のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１６】
前記測定ユニット（５１）が、
前記第１の回路分岐（２０）の前記入力ノード（Ｉｎ１）における電圧、
前記第１の回路分岐（２０）の前記電流制御素子（２３）を流れ抜ける電流、
前記第１の回路分岐（２０）の前記電流制御素子（２３）によって吸収される電力、
前記第２の回路分岐（３０）の前記入力ノード（Ｉｎ２）における電圧、
前記第２の回路分岐（３０）の前記電流制御素子（３３）を流れ抜ける電流、
前記第２の回路分岐（３０）の前記電流制御素子（３３）によって吸収される電力、および
前記整流回路（１０，１０．１〜１０．９）の前記出力ノード（Ｏｕｔ）における電圧からの少なくとも１つを測定するように構成される請求項１５に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１７】
前記測定ユニット（５１）が、
前記負荷素子（Ｒｌ）を流れ抜ける電流、
前記容量素子（Ｃｏ）を流れ抜ける電流、および
前記負荷素子（Ｒｌ）によって吸収される電力からの少なくとも１つを測定するように構成される請求項１６および９に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１８】
前記制御モジュール（５０）が、前記出力ノード（Ｏｕｔ）、前記パイロット・ユニット（５３）、および前記測定ユニット（５１）に接続された給電ユニット（５６）を備え、該給電ユニット（５６）が、前記出力ノード（Ｏｕｔ）からエネルギを吸収し、前記エネルギを前記パイロット・ユニット（５３）および前記測定ユニット（５１）にこれらの作動のために供給する請求項１５から１７のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１９】
前記制御モジュール（５０）が、給電ユニット（５６）を備え、該給電ユニットは、入力ノード（Ｉｎ１，Ｉｎ２）および前記給電ユニット（５６）に接続されたダイオード（Ｄ３）ならびに前記給電ユニット（５６）および前記基準ノード（ＧＮＤ）に接続されたコンデンサ（Ｃ３）を介して前記入力ノード（Ｉｎ１，Ｉｎ２）に接続され、前記給電ユニット（５６）が、前記パイロット・ユニット（５３）および前記測定ユニット（５１）にも接続され、前記給電ユニット（５６）が、前記入力ノード（Ｉｎ１，Ｉｎ２）からエネルギを吸収し、該エネルギを前記パイロット・ユニット（５３）および前記測定ユニット（５１）にこれらの作動のために供給する、請求項１５から１７のいずれか一項に記載の整流回路（１０，１０．１〜１０．９，１０．２，１０．３，１０．４，１０．５，１０．６）。
【請求項２０】
前記給電ユニット（５６）が、低ドロップアウト・レギュレータまたはＬＤＯレギュレータを備える請求項１８または１９に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２１】
前記パイロット・ユニット（５３）が、
前記それぞれのトランジスタ（Ｍ１，Ｍ２）に供給された前記パイロット信号（Ｖｄ１，Ｖｄ２）のスイッチング、および前記少なくとも１つの測定された値に基づく前記整流回路の対応する応答に関連する少なくとも１つの遅延を推定するのに適した遅延推定ブロック（６３）と、
前記特定された遅延に基づいてトランジスタ（Ｍ１，Ｍ２）毎に前記パイロット信号（Ｖｄ１，Ｖｄ２）を生成するのに適したロジック・ブロック（６１）と、を備える請求項１５から２０のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２２】
前記パイロット・ブロック（６１）が、前記少なくとも１つの測定された値および前記特定された遅延に基づいてトランジスタ（Ｍ１，Ｍ２）毎に前記パイロット信号（Ｖｄ１，Ｖｄ２）を生成するのに適する請求項２１に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２３】
前記遅延推定ブロック（６３）が、各前記トランジスタ（Ｍ１，Ｍ２）を活性化するのに適した、前記パイロット信号（Ｖｄ１，Ｖｄ２）の第１のスイッチング、および該第１のスイッチングに対する前記回路の対応する応答に関連する活性化遅延を推定するように構成される請求項２１または２２に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２４】
前記遅延推定ブロック（６３）が、各前記トランジスタ（Ｍ１，Ｍ２）をオフに切り替えるのに適した、前記パイロット信号（Ｖｄ１，Ｖｄ２）の第２のスイッチング、および該第２のスイッチングに対する前記整流回路の対応する応答に関連するスイッチング・オフ遅延を推定するように構成される請求項２３に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２５】
前記ロジック・ブロック（６１）が、少なくとも１つの所定の第１のパイロット試験信号および第２のパイロット試験信号を生成し、これらを前記第１の回路分岐（２０）の前記トランジスタ（Ｍ１）および前記第２の回路分岐（３０）の前記トランジスタ（Ｍ２）にそれぞれ供給するように構成され、前記遅延推定ブロック（６３）が、前記パイロット試験信号に対する前記整流回路の応答における遅延を推定するように構成される請求項２１から２５のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２６】
前記ロジック・ブロック（６１）が、前記制御モジュール（５０）の活性化時に前記パイロット試験信号を生成するように構成される請求項２５に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２７】
前記ロジック・ブロック（６１）が、前記遅延推定ブロック（６３）によって特定された前記遅延を補償するように、事前に前記パイロット信号の生成を起こさせるように構成される請求項２１から２６のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２８】
前記ロジック・ブロック（６１）が、各電流制御素子（２３，３３）によって吸収される電力を最小化するように、前記遅延を補償するように構成される、請求項２７に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２９】
前記ロジック・ブロック（６１）が、前記負荷素子（Ｒｌ）によって吸収される電力を最大化するように、前記遅延を補償するように構成される請求項２８に記載の整流回路（１０，１０．１〜１０．９）。
【請求項３０】
前記入力電圧（ΔＶｉｎ）が、周期的に交番する、相反する半波を備える経時的に可変な電圧であり、各回路分岐（２０，３０）が、前記入力電圧（ΔＶｉｎ）の各半波を連続的な出力電圧（ＶＯｕｔ）に変換するのに適しており、前記パイロット・ユニット（５３）が、前記入力電圧（ΔＶｉｎ）の各前記半波の変換を選択的に阻害するように、トランジスタ（Ｍ１，Ｍ２）毎に前記パイロット信号（Ｖｄ１，Ｖｄ２）を生成するように構成される請求項１５から２９のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項３１】
各誘導素子（Ｌ１，Ｌ２）が、磁気的に絶縁されたインダクタである請求項１から３０のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項３２】
各誘導素子（Ｌ１，Ｌ２）が、変圧器の巻線を含まない請求項１から３１のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項３３】
請求項１から３２のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）を備える電力デバイス（７０）。
【請求項３４】
請求項１から３０のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）を備える誘導性レシーバ回路（８０）であって、各誘導素子（Ｌ１，Ｌ２）が、各受信コイル（Ｌ１，Ｌ２）を備える誘導性レシーバ回路。
【請求項３５】
前記コイル（Ｌ１，Ｌ２）が、互いに重複する請求項３２に記載の誘導性レシーバ回路（８０）。
【請求項３６】
請求項１から３０のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）を備える容量性レシーバ回路（９０）であって、前記入力ノード（Ｉｎ１，Ｉｎ２）のそれぞれが、各伝導受信プレート（１０３．１，１０３．２）に結合される容量性レシーバ回路。
【請求項３７】
請求項１から３０のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）を備える無線周波数レシーバ回路（１１０）であって、前記入力ノード（Ｉｎ１，Ｉｎ２）の少なくとも１つが、アンテナ（１２３）に結合される無線周波数レシーバ回路。
【請求項３８】
各アンテナに結合された少なくとも１つの追加の回路分岐を備え、各分岐が、各周波数において共振する各インダクタおよびコンデンサの対を備える請求項３５に記載の無線周波数レシーバ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子機器分野に関する。より詳細には、本発明の実施形態による解決策は、整流回路、電力デバイス、およびそのような整流回路を備える、エネルギを無線で伝送するデバイスに関する。
【背景技術】
【０００２】
知られているように、経時的に可変となる電圧波の整流、すなわち経時的に可変である電圧波（ＡＣ）から経時的に実質的に一定である電圧（ＤＣ）への変換は、最新の電子電力回路、特に、一次回路が二次回路からガルバニック絶縁された、いずれも絶縁されたコンバータであるＡＣ−ＤＣコンバータまたはＤＣ−ＤＣコンバータ、およびガルバニック絶縁されていないコンバータにおいて特に重要である。
【０００３】
何年にもわたり、複数の整流回路が開発されてきている。そのほとんどが、ダイオードまたはスイッチ、たとえばＭＯＳＦＥＴトランジスタ、または電圧波を整流するのに有用である他のタイプのトランジスタに基づいて、また通常は一次もしくは二次のローパス・フィルタに基づいている。そのようなフィルタは、通常、インダクタンスおよび／または容量に基づき、経時的に可変である信号の成分をできるだけフィルタリングし、理想的には整流器の出力電圧のＤＣ成分のみを維持するのに有用である。
【０００４】
整流器を利用する回路の例は、たとえばバック、ブースト、バック−ブースト・タイプの絶縁されていないＤＣ−ＤＣ回路、絶縁されたＤＣ−ＤＣおよびＡＣ−ＤＣ回路、たとえばＳＥＰＩＣ、フライバック（ｆｌｙｂａｃｋ）、ＬＬＣ、ならびにたとえば誘導性または容量性タイプの無線エネルギ伝送回路であり、後者の無線エネルギ伝送回路は、非共振タイプ、または回路素子の直列共振もしくは並列共振によって得られる共振タイプのいずれかである。
【０００５】
最も簡単な整流回路は、ダイオード、続いて負荷に並列にある容量部からなる。この回路は、いわゆる単相半波整流器である。たとえば、これがゼロ平均値を有する正弦波交流電圧（ＡＣ）を整流する必要がある場合、実際には、正の半波のみを負荷に伝送することができ、他方で、負の半波中は切断状態のままである。
【０００６】
ゼロ平均値を有する信号、またはいずれの場合も非ゼロ時間期間の間負電圧によって特徴付けられる信号の半波の両方を整流するために、多くのダイオードによる整流スキームを使用することが有用である。たとえば、最も使用される回路の１つは、いわゆるダイオード・ブリッジ整流器であり、これはグレーツ（Ｇｒａｅｔｚ）ブリッジとも呼ばれ、４つのダイオードの使用によって特徴付けられており、これらのダイオードは、一度に２つを作動させるように接続され、負および正両方の、経時的に可変である成分を有する信号を効果的に整流する。他方では、グレーツ・ブリッジは、単一のダイオード解決策より２倍の損失によって特徴付けられる。その理由は、負荷を流れる電流は、直列の２つのダイオードを通過しなければならず、ダイオードのそれぞれは、ダイオード自体を通過する電流をかけたダイオードのしきい値電圧にほぼ比例する損失によって特徴付けられるためである。
【０００７】
変圧器を回路内に挿入することが可能である場合、いわゆるセンタータップ付きの解決策を採用することができ、この解決策では、従来の一次巻線、および巻線に沿って半分だけタップを有する、二次基準電位に接続された二次巻線によって特徴付けられる変圧器が、使用される。他方で、センタータップ付き変圧器の二次巻線の２つの開始および終了の末端は、それぞれ２つのダイオードのアノードに接続される。そのようなダイオードのカソードは、互いに短絡されており、給電される負荷、および負荷に並列に配置された容量部に接続されており、それによって出力リップルとも呼ばれる出力電圧のＡＣ成分を最小化する。この種類の解決策は、二重の半波を有し、それと同時に、グレーツ・ブリッジと比べてダイオード損失が半減するという利点を有する。他方で、センタータップ付き変圧器の必要性は、この整流スキームの採用を常に可能にするとは限らない。その理由は、この変圧器は、コスト、重量、およびかさばりを大きく増大させるものとなり、多くのタイプの回路では受け入れられず、また、特に高周波数において大幅な損失源となるためである。
【０００８】
グレーツ・ブリッジとセンタータップ付き整流器の両方は、３相ＡＣ電源、より一般的には多相電源を整流するように設計することもできる。
【０００９】
電圧または出力電流が特に安定的でなければならない場合、負荷に直列に配置されたインダクタンスを使用することが可能であり、このインダクタンスは、負荷に並列の容量部と共に、負荷にかけられた電圧リップルを解消するのに特に効果的である二次のフィルタを作りだすのに有用である。
【００１０】
電子回路および電力コンバータを設計する際、エネルギ効率が最も重要なパラメータの１つである。この理由のため、通常、最近の整流器では、ショットキー（Ｓｃｈｏｔｔｋｙ）・ダイオードが使用されており、ショットキー・ダイオードは、通常のケイ素ダイオードに比べて損失が少ないことによって特徴付けられる。同期整流によって定義される、損失を実質的に低減するのに有用な別の方法は、ダイオードの代わりに異なる技術を用いて作りだされたスイッチを使用することからなり、たとえば、従来のＢＪＴ、ＩＧＢＴ、ＭＯＳＦＥＴトランジスタ、および近年では、ＳｉＣ、ＧａＮ、ＡｌＧａＮ／ＧａＮ、ＩｎＧａＡｓのような複合材料から作りだされたＭＯＳＦＥＴおよびＨＥＭＴデバイスにも基づくものである。
【００１１】
制御信号を必要とせずに活性化し、不活性化するダイオードに対して、たとえば、トランジスタのようなスイッチがダイオードと置き換わる同期整流スキームは、その活性化および不活性化に制御信号を必要とする。
【００１２】
この種類の回路が同期式と呼ばれる理由は、整流される電圧波と整流器を構成するスイッチの制御信号との間の必要な同期化によって説明される。換言すれば、同期整流回路は、適切に制御されるスイッチ、たとえばトランジスタを利用して、理想的なダイオードのものに近い挙動を有する。通常、同期整流回路は、エネルギ損失を実質的に低減することを可能にして、整流回路の効率をかなり増大させる。
【００１３】
他方で、同期整流回路は、通常、大きな周波数制限を有する。特に数百ｋＨｚ程度の作動周波数に対して、これらは特に非効率に作動する。しかし、そのようなスイッチは、電位が経時的に可変である回路ノードに関連付けられ、すなわちこれらは、いわゆるフローティング・スイッチであり、したがって、スイッチ自体の作動を確実にするために可変の電位を追従することができるパイロット回路を必要とする。たとえば、そのようなパイロット回路は、ブートストラップ回路を実装し、このブートストラップ回路は、回路の複雑性を実質的に増大させ、効率性を低減し、整流回路の最大整流周波数を限定する。このタイプの回路の別の欠点は、互いに接続された回路の構成要素のカスケード式の、たとえば連続的な活性化によって引き起こされる真性遅延からなる。そのような遅延は、スイッチが理想的に活性化または不活性化されなければならない時点と、スイッチ自体が実際に活性化または不活性化される時点との間に食い違いを引き起こす。実際、整流回路の現実の挙動は、介入の時点の検出における遅延、ロジックの遅延、パイロット段の遅延、およびスイッチ自体の遅延からの１つまたは複数を含む、いわゆる遅延連鎖によって影響される。そのような遅延は、通常、数ナノ秒、またはさらには数十もしくは数百ナノ秒の程度のものである。これらの遅延値は、同期整流を数ＭＨｚにわたって実質的に非効率にする。
【００１４】
当分野における主要な要件は、回路の構成要素の小型化を可能にするために作動周波数を増大させることであるため、最新の同期整流のこの制限は、特に重要である。
【００１５】
特に高周波数において整流器内の損失を低減するのに有用な別の原理は、適切なリアクタンス（ｒｅａｃｔｉｖｅ）構成要素、通常はコンデンサを使用することからなり、このリアクタンス構成要素は、ダイオードおよび／またはスイッチを低電圧状態（ＺＶＳ）または低電流状態（ＺＣＳ）においてオンオフすることを可能にする共振を作り出し、したがっていわゆる「ハード・スイッチング」、すなわちシステムの効率性に通常有害となる、高電圧および高電流の同時存在状態におけるオンからオフ、そしてオフからオンへの移行を解消するのに有用である。共振回路のようなこのタイプの整流器は、通常、最適な周波数周りでのみ効果的に作動し、整流される信号が最適周波数と異なる場合、その効率性を劇的に低下させるという欠点を有する。
【発明の概要】
【００１６】
本発明の目的は、従来技術の前述の欠点を簡単で合理的な低コスト解決策において克服することである。
【００１７】
詳細には、本発明の目的は、たとえばＫＨｚ、より大きくはＭＨｚおよびＧＨｚの程度の高周波数でも効率的に作動するのに適した、１つまたは複数の回路配置による整流回路を提供することである。
【００１８】
本発明のさらなる目的は、１つまたは複数の回路配置による同期整流回路であって、整流回路内に備えられる電子構成要素特有の寄生素子によって引き起こされる制限によって影響されず、特に、スイッチとして使用されるトランジスタ特有の寄生ダイオードの活性化によって影響されない、同期整流回路を提供することである。
【００１９】
本発明の別の目的は、整流された電圧を選択的に調整することができる整流回路、特に減圧器、増圧器、減圧器／増圧器、および／または電圧インバータとしての機能を備えた整流回路を提供することである。
【００２０】
そのような目的は、独立請求項において与える本発明の特徴によって達成される。従属請求項は、本発明の好ましいおよび／または特に有利な態様を概説する。
【００２１】
本発明は、出力ノードと基準ノードとの間に並列にある第１の回路分岐および第２の回路分岐を備える整流回路であって、各回路分岐は、電流制御素子に直列の誘導素子と、誘導素子と電流制御素子との間に配置された入力ノードとを備え、経時的に可変である入力電圧が、整流回路の作動中、入力ノード間に印加される、整流回路を提供する。
【００２２】
そのような解決策により、整流回路は、極めてコンパクトな構造を有し、それと同時に、入力信号を効率的に変換することができる。
【００２３】
整流回路の一実施形態では、各回路分岐において、誘導素子は、出力ノードと入力ノードとの間に配置され、一方で電流制御素子は、基準ノードと入力ノードとの間に配置される。
【００２４】
代替の実施形態では、各回路分岐において、電流制御素子は、出力ノードと入力ノードとの間に配置され、一方でインダクタは、基準ノードと入力ノードとの間に配置される。
【００２５】
整流回路の一実施形態では、各電流制御素子は、ダイオードを備え、ダイオードのアノードは、基準ノードに接続され、ダイオードのカソードは、それぞれの入力ノードに接続される。好ましくは、誘導素子は、それぞれの入力ノードおよび出力ノードに接続される。
【００２６】
一実施形態では、各電流制御素子は、ダイオードを備え、ダイオードのアノードは、それぞれの入力ノードに接続され、ダイオードのカソードは、出力ノードに接続される。好ましくは、誘導素子は、それぞれの入力ノードおよび基準ノードに接続される。
【００２７】
ダイオードの使用により、極めて簡単で効果的な整流回路が得られる。
【００２８】
一実施形態では、各電流制御素子は、トランジスタを備える。好ましくは、トランジスタは、基準ノードに接続された第１の導通端子と、それぞれの入力ノードに接続された第２の導通端子とを備える。
【００２９】
そのような解決策により、性能を高めた損失の少ない整流回路が得られる。
【００３０】
一実施形態では、各電流制御素子は、トランジスタと、ダイオードとを備え、トランジスタは、ダイオードに並列に接続される。
【００３１】
このようにして、それぞれの入力ノード上の可変電圧に最適な方法で反応することができる電流制御素子が、得られる。
【００３２】
一実施形態では、各トランジスタは、好ましくはタイプｎまたは代替的にはタイプｐのケイ素電界効果トランジスタ、好ましくは高い電子移動度を有するグループＩＩＩおよびＶの要素、たとえばＩｎＧａＡｓ、ＧａＡｓ、ＡｌＧａＡｓまたはＧａＮから構成された電界効果トランジスタＨＥＭＴ、グループＩＶの要素、好ましくはＳｉＣから構成された電界効果トランジスタ、バイポーラトランジスタ、絶縁ゲートバイポーラトランジスタまたはＩＧＢＴから選択される。
【００３３】
一実施形態では、各トランジスタは、電界効果トランジスタであり、電界効果トランジスタのソース端子は、基準ノードに接続され、電界効果トランジスタのドレイン端子は、それぞれの入力ノードに接続される。
【００３４】
このようにして、特有のブートストラップ回路を必要とせず簡単な方法でトランジスタを制御することが可能である。その理由は、トランジスタのソース端子は、定電位、たとえば基準電位に参照されるためである。
【００３５】
一実施形態では、各電流制御素子は、さらなるトランジスタを備える。好ましくは、さらなるトランジスタは、それぞれのトランジスタに逆直列で接続される。
【００３６】
このようにして、回路の内側にいかなるダイオードも実装しない理想的なスイッチを備える電流制御素子に対応する方法で実質的に作動するのに適した電流制御素子が、得られる。
【００３７】
このようにして、両方の可能な方向に流れる電流を能動的に制御し、それと同時に選択的整流を実施するのに適した電流制御素子が得られる。これにより、特に、整流サイクルにおいて「スキップ」を実施することが可能になり、または電気信号、すなわち入力ノードに印加された入力電圧の直線化サイクルの部分的整流を実施することが可能になり、または制御戦略にのみ基づく介入によって出力電圧の正負を任意に決定することが可能になる。換言すれば、そのような電流制御素子により、所望の入力電圧以下の値および選択可能な正負を有する一定の出力電圧を得ることが可能になる。
【００３８】
一実施形態では、出力分岐が、出力ノードおよび基準ノードに接続される。好ましくは、出力分岐は、並列に結合された容量素子および負荷素子を備える。さらにより好ましくは、負荷素子および容量素子は、整流回路の出力ノードと基準ノードとの間に結合される。
【００３９】
一実施形態では、整流回路は、好ましくはトランジスタを備えるさらなる電流制御素子をさらに提供する。さらなる電流制御素子は、有利には、互いに並列の容量素子および負荷素子に直列に接続される。トランジスタは、容量素子と負荷素子との間の並列部に直列に、整流回路の出力ノードと基準ノードとの間に接続される。
【００４０】
このようにして、両方の可能な方向に流れる電流を能動的に制御し、それと同時に、選択的整流を実施するのに適した電流制御素子が得られる。これにより、特に、電気信号、すなわち入力ノードに印加された入力電圧の整流サイクルにおいて「スキップ」を実施することが可能になる。換言すれば、そのような電流制御素子により、所望の入力電圧以下の値を有する一定の出力電圧を得ることが可能になる。
【００４１】
代替の実施形態では、複数の出力分岐が、出力ノードおよび基準ノードに接続される。好ましくは、各出力分岐は、負荷素子および容量素子に直列の電流制御素子、たとえばトランジスタを備えて、容量素子を残りの整流回路に選択的に接続する。そのような解決策により、整流回路は、これに接続された多くの負荷に、出力分岐間で実質的に独立的な方法で電気エネルギを効果的に分配することができる。
【００４２】
一実施形態では、整流回路は、回路分岐の入力ノードに接続された容量素子をさらに備える。代替の実施形態では、容量素子は、それぞれの電流制御素子に並列にそれぞれが配置された２つの容量素子によって置き換えられる。
【００４３】
このようにして、高い最大出力電圧を得ると同時に、各電流制御素子におけるハード・スイッチング状態を回避することが可能である。有利には、容量素子は、作動損失を最小化するために、ゼロ電圧スイッチングまたはゼロ電流スイッチングのタイプのソフト・スイッチング状態でダイオードおよびトランジスタをオンオフに切り替えることを可能にするようにサイズ設定される。
【００４４】
一実施形態では、容量素子は、誘導素子と組み合わせて所定の共振周波数を規定するようにサイズ設定される。
【００４５】
このようにして、共振整流回路が、追加のリアクタンス素子を必要とすることなく得られる。
【００４６】
一実施形態では、整流回路は、入力電圧を受信するための入力端子の対をさらに備える。
【００４７】
好ましくは、整流回路は、入力ノードおよびそれぞれの入力端子に接続された、たとえば容量性の少なくとも１つのデカップリング素子をさらに備える。さらにより好ましくは、各回路分岐は、入力ノードおよびそれぞれの入力端子に接続されたデカップリング素子をさらに備える。
【００４８】
このようにして、いずれも単一のデカップリング素子およびデカップリング素子の対を提供することにより、入力端子に結合された回路内の直流から整流回路を絶縁することが可能である。
【００４９】
一実施形態では、整流回路内に設けられた各デカップリング素子は、たとえば容量性のそれぞれのリアクタンス素子を備える。好ましくは、単一の容量素子または容量素子の対は、整流回路の誘導素子と組み合わせて所定の共振周波数を規定するようにサイズ設定される。
【００５０】
そのような解決策により、出力電圧を入力電圧より上げ、それと同時に負荷を入力電圧からガルバニック絶縁することができる共振整流回路が得られる。
【００５１】
一実施形態では、さらなるリアクタンス素子が、デカップリング素子に直列に設けられ、それによって共振器またはタンクＬＣを形成する。このようにして、直流のデカップリングから独立的に共振周波数を調整して、低い入力電圧によって特徴付けられる回路において特に有用である、増圧器および整流器の二重機能を有する回路を作製することが可能である。
【００５２】
代替の実施形態では、整流回路は、単一の回路分岐を備える。このようにして、極めてコンパクトな回路が、得られる。
【００５３】
一実施形態では、整流回路は、制御モジュールをさらに備える。
【００５４】
さらに、各トランジスタは、それぞれのパイロット信号を受信するために制御モジュールに接続された制御端子をさらに備える。
【００５５】
好ましくは、制御モジュールは、トランジスタを活性化するのに適したパイロット信号を生成するように構成され、それによって入力において印加された電圧および／または電流の値より大きい、入力において印加された電圧および／または電流の値より小さい、入力において印加された電圧および／または電流とは異なる符号の（基準ノードに対する）電圧および／または電圧の値を出力ノードに供給する。
【００５６】
好ましくは、制御モジュールは、回路のノードおよび整流回路の素子からの少なくとも１つにおいて電圧および電流からの少なくとも１つの値を測定するのに適した測定ユニットと、トランジスタ毎に測定された少なくとも１つの値に基づいてパイロット信号を生成し、パイロット信号をそれぞれのトランジスタの制御端子に供給するのに適したパイロット・ユニットとを備える。
【００５７】
このようにして、整流回路の制御を簡単かつ効果的な方法で実施することが可能である。
【００５８】
一実施形態では、測定ユニットは、第１の回路分岐の入力ノードにおける電圧、第１の回路分岐の電流制御素子を流れ抜ける電流、第１の回路分岐の電流制御素子によって吸収される電力、第２の回路分岐の入力ノードにおける電圧、第２の回路分岐の電流制御素子を流れ抜ける電流、第２の回路分岐の電流制御素子によって吸収される電力、または整流回路の出力ノードにおける電圧の少なくとも１つを測定するように構成される。
【００５９】
一実施形態では、測定ユニットは、負荷素子を流れ抜ける電流、負荷に並列に配置された容量素子を流れ抜ける電流、および負荷素子によって吸収される電力からの少なくとも１つを測定するように構成される。
【００６０】
一実施形態では、制御モジュールは、出力ノード、パイロット・ユニット、および測定ユニットに接続された給電ユニットをさらに備える。好ましくは、給電ユニットは、出力ノードからエネルギを吸収し、これをパイロット・ユニットおよび測定ユニットにこれらの作動のために供給する。有利には、給電ユニットは、出力ノードの電圧を、パイロット・ユニットおよび測定ユニットの正しい作動を確実にするのに適した１つまたは複数の適切な電源電圧に変換する。
【００６１】
このようにして、整流回路は、自ら給電することができる。
【００６２】
一実施形態では、給電ユニットは、有利には、パイロット・ユニットおよび測定ユニットの１つまたは複数の電源電圧を得るために出力電圧を特に効率的な方法で低下させ、安定化するように構成された、低ドロップアウト・レギュレータ、場合によってはＬＤＯレギュレータを備える。
【００６３】
そのような解決策により、整流回路は、特に効率的な方法で自ら給電することができる。
【００６４】
代替の好ましい実施形態では、給電ユニットは、２つの入力ノードの少なくとも１つに接続される。好ましくは、整流素子が、給電ユニットと入力ノードとの間に直列に挿入される。さらにより好ましくは、整流素子は、ダイオードおよびフィルタ、たとえば給電ユニットに直列のダイオードと、基準端子の方に給電ユニットに並列に配置された容量部とを備える。
【００６５】
この実施形態では、給電ユニット、したがって制御ユニットは、整流回路の出力電圧から独立して活性化される。
【００６６】
そのような解決策により、回路は、起動中、特に効率的となる。さらに、整流回路は、ダイオードを有さない電流制御素子を備え、そのような解決策は、出力ノードにおける電圧が正常作動値内でまだ安定化されず、したがって給電ユニットが出力ノードに接続される場合に電流制御素子を制御することが可能でないであろう回路の初期の作動ステップにおいても正しく給電されることを確実にする。
【００６７】
一実施形態では、パイロット・ユニットは、それぞれのトランジスタに供給されたパイロット信号のスイッチング、および少なくとも１つの測定された値に基づく整流回路の対応する応答に関連する少なくとも１つの遅延を推定するのに適した遅延推定ブロックを備える。好ましくは、パイロット・ユニットは、特定された遅延に基づいてトランジスタ毎にパイロット信号を生成するのに適したロジック・ブロックも備える。
【００６８】
このようにして、回路の各素子の遅延を動的に補償しながら、回路の実質的に理想的な作動を達成することが可能である。
【００６９】
一実施形態では、パイロット・ブロックは、少なくとも１つの測定された値および特定された遅延に基づいて、トランジスタ毎にパイロット信号を生成するのに適する。
【００７０】
このようにして、回路の各素子の遅延および整流回路の現在の作動状態に合わせて最適化されたパイロット信号を生成することが可能である。
【００７１】
一実施形態では、遅延推定ブロックは、それぞれのトランジスタを活性化するのに適したパイロット信号の第１のスイッチング、およびこれに対する回路の対応する応答に関連する活性化遅延を推定するように構成される。
【００７２】
このようにして、パイロット信号を送信した時点に対するトランジスタの成功したスイッチング・オン遅延が正確に決定される。
【００７３】
一実施形態では、遅延推定ブロックは、それぞれのトランジスタをオフに切り替えるのに適した、パイロット信号の第２のスイッチング、およびこれに対する整流回路の対応する応答に関連するスイッチング・オフ遅延を推定するように構成される。
【００７４】
このようにして、パイロット信号を送信した時点に対するトランジスタの成功したスイッチング・オフの遅延が、正確に決定される。
【００７５】
一実施形態では、ロジック・ブロックは、少なくとも１つの第１の所定の試験パイロット信号および第２の所定の試験パイロット信号を生成し、これらを第１の回路分岐のトランジスタおよび第２の回路分岐のトランジスタそれぞれに供給するように構成される。好ましくは、遅延推定ブロックは、試験パイロット信号に対する整流回路の応答における遅延を推定するように構成される。
【００７６】
このようにして、パイロット信号の最適な進行をすばやく決定することが可能である。
【００７７】
一実施形態では、ロジック・ブロックは、制御モジュールの活性化時に試験パイロット信号を生成するように構成される。
【００７８】
このようにして、整流回路が作動開始するとすぐにパイロット信号の最適な進行を決定することが可能である。
【００７９】
一実施形態では、ロジック・ブロックは、遅延推定ブロックによって特定された遅延を補償するためにパイロット信号を早期に生成するように構成される。
【００８０】
このようにして、整流回路の作動の極めて正確な制御が得られる。
【００８１】
代替の実施形態では、ロジック・ブロックは、所定の値によって特定された理想的なパイロット信号よりも前にパイロット信号を生成するように構成される。
【００８２】
そのような解決策により、初期遅延の補償を極めて簡単な方法で提供することが可能である。
【００８３】
一実施形態では、ロジック・ブロックは、少なくともそれぞれの入力ノードにおける入力電圧が基準電圧未満であるとき、各電流制御素子の端子間の電圧を最小化するように遅延を補償するように構成される。このようにして、整流回路のエネルギの消費は低減され、電流制御素子の最適なスイッチングが確実にされる。
【００８４】
一実施形態では、ロジック・ブロックは、少なくともコントローラ素子の端子に印加された入力電圧が基準電圧より大きいとき、各電流制御素子を流れ抜ける電流を最小化するように遅延を補償するように構成される。
【００８５】
このようにして、整流回路のエネルギ消費は低減され、電流制御素子の最適なスイッチングが確実にされる。
【００８６】
一実施形態では、ロジック・ブロックは、各電流制御素子によって消散される電力を最小化するように遅延を補償するように構成される。
【００８７】
このようにして、整流回路のより良好な効率性が得られる。
【００８８】
一実施形態では、ロジック・ブロックは、負荷素子によって吸収される電力を最大化するように遅延を補償するように構成される。
【００８９】
このようにして、整流回路のより良好な効率性が得られる。
【００９０】
一実施形態では、入力電圧は、相反する、周期的に交番する半波を含む経時的に可変な電圧である。好ましくは、各回路分岐は、入力電圧のそれぞれの半波を直流出力電圧に変換するのに適する。さらにより好ましくは、パイロット・ユニットは、入力電圧のそれぞれの半波の変換を選択的に阻害するためにトランジスタ毎にパイロット信号を生成するように構成される。
【００９１】
そのような解決策により、整流回路に構造的な改変を必要とすることなく、整流回路内の電圧低下回路の機能を実施することが可能である。
【００９２】
１つの実施形態では、各誘導素子は、インダクタ、すなわち電流の通過時に磁場を生成する電気構成要素からなり、好ましくは磁気絶縁されたインダクタ、すなわち任意の他のインダクタに磁気的に結合されないインダクタからなることができる。
【００９３】
このようにして、本発明のこの実施形態の誘導素子は、たとえば、逆も同様であるが、一次および二次巻線が常に互いに磁気的に結合される変圧器の巻線（コイル）とは異なる。
【００９４】
本発明のさらなる態様は、そのような整流回路を備える電力デバイスを提供する。そのような電力デバイスの例は、バック、ブースト、バック−ブースト・タイプの絶縁されないＤＣ−ＤＣ回路、絶縁されたＤＣ−ＤＣおよびＡＣ−ＤＣ回路、たとえば、ＳＥＰＩＣ、フライバック、ＬＬＣなどを含む。
【００９５】
本発明のさらなる態様は、そのような整流回路を備える誘導性レシーバ回路を提供する。好ましくは、各誘導素子は、それぞれの受信コイルを備える。
【００９６】
一実施形態では、コイルは互いに重複する。
【００９７】
このようにして、コンパクトな構造が得られ、コイルは、磁場によって均一に交差される。
【００９８】
本発明のさらなる態様は、そのような整流回路を備える容量性レシーバ回路を提供する。好ましくは、入力ノードのそれぞれは、それぞれの受信プレートに結合される。
【００９９】
本発明のさらなる態様は、そのような整流回路を備える無線周波数レシーバ回路を提供する。好ましくは、入力ノードの少なくとも１つは、アンテナに結合される。
【０１００】
一実施形態では、無線周波数レシーバ回路は、それぞれのアンテナに結合された少なくとも１つの追加の回路分岐を備え、各分岐は、それぞれの周波数において共振するそれぞれのインダクタおよびコンデンサの対を備える。
【０１０１】
そのような解決策により、極めて簡単なモジュラー構成を有するアンテナの配列を有する無線周波数レシーバ回路を作製することが、可能である。
【０１０２】
本発明のさらなる特性および利点は、限定的目的ではなく例として提供する以下の説明を、添付の表に示す図を用いて読み取ることで明確になるであろう。
【図面の簡単な説明】
【０１０３】
【図１】本発明の実施形態による整流回路の概念回路図である。
【図２】本発明の実施形態による別の整流回路の概念回路図である。
【図３】本発明の実施形態による別の整流回路の概念回路図である。
【図４】本発明の実施形態による別の整流回路の概念回路図である。
【図５】本発明の実施形態による別の整流回路の概念回路図である。
【図６】本発明の実施形態による別の整流回路の概念回路図である。
【図７Ａ】本発明の実施形態による別の整流回路の概念回路図である。
【図７Ｂ】本発明の実施形態による別の整流回路の概念回路図である。
【図８Ａ】本発明の実施形態による別の整流回路の概念回路図である。
【図８Ｂ】本発明の実施形態による別の整流回路の概念回路図である。
【図９】本発明の実施形態による別の整流回路の概念回路図である。
【図１０Ａ】本発明の実施形態による制御モジュールが図式化された整流回路の概念回路図である。
【図１０Ｂ】本発明の別の実施形態による制御モジュールが図式化された整流回路の概念回路図である。
【図１１】本発明の実施形態による電力デバイスの概念回路図である。
【図１２】本発明の実施形態による誘導性エネルギ伝達システムの概念回路図である。
【図１３】本発明の実施形態による容量性エネルギ伝達システムの概念回路図である。
【図１４Ａ】本発明の実施形態による無線周波エネルギ伝達システムの概念回路図である。
【図１４Ｂ】本発明の実施形態によるマルチアンテナ無線周波エネルギ伝達システムの概念回路図である。
【発明を実施するための形態】
【０１０４】
そのような図を特に参照すると、本発明による整流回路が全体的に１０で示されており、一方で参照番号１０．１、１０．２、１０．３、１０．４、１０．５、１０．６、１０．７、１０．７’、１０．８、１０．８’、１０．９は、これ以後説明する本発明による整流回路の特有の実施形態を示す。
【０１０５】
全般的に、本発明の実施形態による整流回路１０は、出力ノードＯｕｔと基準ノードＧＮＤ、たとえば回路のグラウンド・ノードとの間に、並列の第１の回路分岐２０および第２の回路分岐３０を備える。各回路分岐２０および３０は、誘導素子、たとえばインダクタＬ１およびＬ２それぞれと、電流制御素子２３および３３それぞれとを備える。誘導素子Ｌ１およびＬ２は、それぞれの電流制御素子２３および３３に直列にある。対応する入力ノードＩｎ１およびＩｎ２が、誘導素子Ｌ１およびＬ２と電流制御素子２３および３３との間に定められる。整流回路１０の作動中、入力ノードＩｎ１とＩｎ２との間に入力電圧ΔＶｉｎが印加され、特に、入力電圧は、経時的に可変である少なくとも１つの成分を含む。
【０１０６】
有利には、誘導素子Ｌ１およびＬ２は、高周波数、特に数百ｋＨｚ、ＭＨｚ、数十または数百ＭＨｚ、ＧＨｚ、またはさらには数十ＧＨｚ程度まで効率的に作用するように最適化され得る。
【０１０７】
さらに、本発明による整流回路は、グレーツ・ブリッジに基づく回路解決策に比べて損失を実質的に半減する。
【０１０８】
回路分岐２０および３０に並列に、すなわち出力ノードＯｕｔと基準ノードＧＮＤとの間に、負荷分岐４０が通常接続される。負荷分岐４０は、負荷インピーダンス、ここで考慮する非限定的な例では特に負荷抵抗Ｒｌを含む。好ましい実施形態では、負荷分岐４０はまた、容量素子、たとえばコンデンサＣｏも含む。さらにより好ましくは、負荷抵抗ＲｌおよびコンデンサＣｏは、互いに並列に配置され、すなわち、負荷抵抗ＲｌおよびコンデンサＣｏの両方は、出力ノードＯｕｔおよび基準ノードＧＮＤに接続される。当然ながら、負荷インピーダンスは、負荷抵抗に加えて、またはその代替として、誘導成分および／またはリアクタンス成分のような異なる成分を含むことができる。
【０１０９】
本文献では、コンデンサ、インダクタ、レジスタ、ダイオードなどのような、端子の対が装備された構成要素が２つの異なる回路ノードに接続されたことが示されたとき、これは、そのような構成要素のそれぞれの端子が前記回路ノードの対応する１つに接続されることを意味することに注目されたい。
【０１１０】
第１の実施形態による（図１に示す）整流回路（１０．１）では、インダクタＬ１およびＬ２のそれぞれは、出力ノードＯｕｔならびにそれぞれの入力ノードＩｎ１およびＩｎ２に接続され、一方で各電流制御素子２３および３３は、基準ノードＧＮＤならびにそれぞれの入力ノードＩｎ１およびＩｎ２に接続される。電流制御素子２３および３３のそれぞれは、それぞれのダイオードＤ１およびＤ２を備える。詳細には、各ダイオードＤ１およびＤ２のアノードは、基準ノードＧＮＤに接続され、一方で各ダイオードＤ１およびＤ２のカソードは、それぞれの入力ノードＩｎ１およびＩｎ２に接続される。
【０１１１】
第２の実施形態による（図２に示す）整流回路（１０．２）では、インダクタＬ１およびＬ２のそれぞれは、出力ノードＯｕｔおよびそれぞれの入力ノードＩｎ１およびＩｎ２に接続され、一方で各電流制御素子２３および３３は、基準ノードＧＮＤおよびそれぞれの入力ノードＩｎ１およびＩｎ２に接続される。電流制御素子２３および３３のそれぞれは、それぞれのスイッチ、好ましくはトランジスタＭ１およびＭ２を備える。詳細には、各トランジスタＭ１およびＭ２は、基準ノードＧＮＤに接続された第１の導通端子と、それぞれの入力ノードＩｎ１およびＩｎ２に接続された第２の導通端子とを備える。加えて、各トランジスタＭ１およびＭ２は、（これ以後説明する）それぞれのパイロット信号Ｖｄ１およびＶｄ２を受信するために（図１０Ａおよび１０Ｂに示す）制御モジュール５０に結合された制御端子を備える。
【０１１２】
好ましくは、トランジスタＭ１およびＭ２は、相互に対応するタイプのものである。さらにより好ましくは、各トランジスタＭ１およびＭ２は、好ましくはタイプｎまたは代替的にはタイプｐのケイ素電界効果トランジスタ、グループＩＩＩおよびＶの要素、たとえばＩｎＧａＡｓ、ＧａＡｓ、ＡｌＧａＡｓもしくはＧａＮなどの複合材料から構成された、好ましくは高電子移動度タイプの電界効果トランジスタもしくはＨＥＭＴ、トランジスタ、好ましくはグループＩＶの要素、たとえばシリコンカーボイドＳｉＣなどの複合材料から構成された電界効果トランジスタ、バイポーラトランジスタ、絶縁された制御端子を備えたバイポーラトランジスタ、または絶縁ゲートバイポーラトランジスタもしくはＩＧＢＴから選択される。
【０１１３】
有利には、トランジスタＭ１およびＭ２が電界効果トランジスタ、特に金属酸化物半導体電界効果トランジスタ−ＭＯＳＦＥＴ、またはＨＥＭＴである場合では、トランジスタＭ１およびＭ２のソース端子は、好ましくは基準ノードＧＮＤに接続され、トランジスタＭ１およびＭ２のドレイン端子は、それぞれの入力ノードＩｎ１およびＩｎ２に接続される。そのような解決策により、トランジスタＭ１およびＭ２は、基準ノードＧＮＤの整流回路１０．２の基準電位に参照され、したがって、これらは、ブートストラップ回路または手順を必要とせず、それによって高周波数であっても、回路の複雑性を低減し、その制御を簡易化する。
【０１１４】
しかし、代替の整流回路（図示せず）を提供できない訳ではなく、この回路では、各回路分岐において、それぞれのトランジスタは出力ノードと入力ノードとの間に配置され、一方でインダクタは入力ノードと基準ノードとの間に配置される。
【０１１５】
第３の実施形態による（図３に示す）整流回路（１０．３）では、インダクタＬ１およびＬ２のそれぞれは、出力ノードＯｕｔおよびそれぞれの入力ノードＩｎ１およびＩｎ２に接続され、一方で各電流制御素子２３および３３は、基準ノードＧＮＤおよびそれぞれの入力ノードＩｎ１およびＩｎ２に接続される。電流制御素子２３および３３のそれぞれは、それぞれのダイオードＤ１およびＤ２と、それぞれのトランジスタＭ１およびＭ２とを備える。詳細には、各トランジスタＭ１およびＭ２は、基準ノードＧＮＤに接続された第１の導通端子と、それぞれの入力ノードＩｎ１およびＩｎ２に接続された第２の導通端子とを備える。加えて、各トランジスタＭ１およびＭ２は、（これ以後説明する）それぞれのパイロット信号Ｖｄ１およびＶｄ２を受信するために制御モジュール５０に結合された制御端子を備える。さらに、各ダイオードＤ１およびＤ２のアノードは、基準ノードＧＮＤに接続され、一方で各ダイオードＤ１およびＤ２のカソードは、それぞれの入力ノードＩｎ１およびＩｎ２に接続される。換言すれば、各トランジスタＭ１およびＭ２は、対応するダイオードＤ１およびＤ２に並列に接続される。
【０１１６】
電流制御素子２３および３３のこの構造は、入力電圧ΔＶｉｎの波形の同期整流を促進すると同時に、初期の時点において、トランジスタＭ１およびＭ２が（そのような初期の時点中は不活性であり得る）制御モジュール５０によって制御できない場合にもシステムの起動、したがって整流の起動を可能にするという目的を有する。
【０１１７】
第３の実施形態による（図４に示す）整流回路（１０．４）は、電流制御素子２３および３３内に含まれたダイオードＤ１およびＤ２の配置が、整流回路１０．３とは異なる。特に、ダイオードＤ１およびＤ２は、対応する回路分岐２０または３０の入力ノードＩｎ１またはＩｎ２に接続されたそれぞれのアノードを有する。異なって言えば、ダイオードＤ１およびＤ２のカソードは、いずれも基準端子ＧＮＤに接続される。
【０１１８】
整流回路１０．４、特に電流制御素子２３および３３の構造により、負の値の出力電圧ＶＯｕｔを供給することが可能になる。
【０１１９】
インダクタＬ１およびＬ２のそれぞれの整流回路の代替の実施形態（図示せず）では、インダクタＬ１およびＬ２のそれぞれは、基準ノードＧＮＤおよびそれぞれの入力ノードＩｎ１およびＩｎ２に接続され、一方で各電流制御素子２３および３３は、出力ノードＯｕｔおよびそれぞれの入力ノードＩｎ１およびＩｎ２に接続される。電流制御素子２３および３３のそれぞれは、それぞれのダイオードＤ１およびＤ２と、それぞれのトランジスタＭ１およびＭ２とを備える。詳細には、各トランジスタＭ１およびＭ２は、出力ノードＯｕｔに接続された第１の導通端子と、それぞれの入力ノードＩｎ１およびＩｎ２に接続された第２の導通端子とを備える。加えて、各トランジスタＭ１およびＭ２は、（これ以後説明する）それぞれのパイロット信号Ｖｄ１およびＶｄ２を受信するために制御モジュール５０に結合された制御端子を備える。さらに、各ダイオードＤ１およびＤ２のカソードは、出力ノードＯｕｔに接続され、一方で各ダイオードＤ１およびＤ２のアノードは、それぞれの入力ノードＩｎ１およびＩｎ２に接続される。換言すれば、各トランジスタＭ１およびＭ２は、対応するダイオードＤ１およびＤ２に並列に接続される。
【０１２０】
（図５に示す）整流回路１０．５では、各電流制御素子２３および３３は、トランジスタＭ１またはＭ２と共に、さらなるトランジスタＭ３またＭ４をそれぞれ備える。特に、トランジスタＭ１およびＭ３ならびにＭ２およびＭ４を備える各電流制御素子２３および３３は、対向直列に接続される。換言すれば、トランジスタＭ１およびＭ３は、それぞれのソース端子を通して互いに接続され、一方でトランジスタＭ１のドレイン端子は、基準ノードＧＮＤに接続され、Ｍ３のドレイン端子は、入力ノードＩｎ１に接続される。同様に、トランジスタＭ２およびＭ４は、それぞれのソース端子を通して互いに接続され、一方でトランジスタＭ２のドレイン端子は、基準ノードＧＮＤに接続され、Ｍ４のドレイン端子は、入力ノードＩｎ２に接続される。好ましくは、トランジスタＭ１およびＭ３は、同じパイロット信号Ｖｄ１によって制御される。同様に、トランジスタＭ２およびＭ４は、同じパイロット信号Ｖｄ２によって制御される。
【０１２１】
このようにして、トランジスタＭ１〜Ｍ４の寄生ダイオード（図５の破線）は、対向直列にあり、すなわち、これらは、対の中で互いの鏡像となる。考慮する例では、トランジスタＭ１の寄生ダイオードは、トランジスタＭ３の寄生ダイオードの鏡像であり（その逆の形もあり）、トランジスタＭ２の寄生ダイオードは、トランジスタＭ４の寄生ダイオードの鏡像である。その結果、そのような寄生ダイオードは、自発的伝導を始めることができない。そのような解決策により、互いに直列に配置された、したがって負荷に給電する電流によって交差される２つの追加のトランジスタを犠牲にして、理想的なスイッチの挙動に完全に類似する挙動を有する電流制御素子２３および３３を得ることが可能である。
【０１２２】
特に、ダイオードＤ１およびＤ２が省略される整流回路１０．５では、入力電圧ΔＶｉｎを選択的にまたは部分的に整流することが可能である。このようにして、極めて効率的な同期整流をもたらすと共に、整流回路１０．５は、電流コントローラ２３および３３内に備えられたトランジスタを適切に制御することにより、ノードＯｕｔ上の出力電圧Ｖｏｕｒの値を選択的に適合する、特に低下させることが可能である。換言すれば、整流回路１０．５は、電圧整流機能と、負荷に供給された電圧の調整する、特に低下させる機能の両方を提供する。機能は通常、２つの別個の段、特に互いとは別個である１つの整流段および１つの減圧段を通して実施される。
【０１２３】
さらに、整流回路１０．５は、電流コントローラ２３および３３内に備えられたトランジスタに供給されたパイロット信号Ｖｄ１およびＶｄ２に対して１８０度の相シフトを課すことによって電圧インバータとして選択的に作動することもできる。換言すれば、出力電圧に対するパイロット信号の相に応じて、出力ノードＯｕｔ上の出力電圧ＶＯｕｔに基準電圧ＧＮＤに対して負の値を供給するように整流回路１０．５を制御することもできる。また、この場合、整流回路１０．５により、たとえば、入力電圧ΔＶｉｎの波を選択的に整流するために、適切な制御によって出力電圧ＶＯｕｔを最小の負の値から基準値ＧＮＤ（たとえば０ｖ）の間に調整することが可能である。
【０１２４】
したがって、本発明の実施形態による整流回路１０．５により、パイロット信号Ｖｄ１およびＶｄ２上だけに作用して、最小の負の値および最大の正の値から任意の１つを選択することにより、動的で完全に再構成可能な方法でノードＯｕｔにおいて出力電圧ＶＯｕｔを調整することが可能になる。たとえば、最小値は、入力電圧ΔＶｉｎの最大値またはピーク値、すなわち｜ΔＶｉｎＭＡＸ｜、または正負変換を伴うその倍数、すなわち、−ｎ｜ΔＶｉｎＭＡＸ｜に対応することができ、ここではｎは正の数であり、一方で最大値は、入力電圧ΔＶｉｎの最大値、すなわち｜ΔＶｉｎＭＡＸ｜、またはその倍数、すなわちｎ｜ΔＶｉｎＭＡＸ｜）に対応することができる。入力電圧ΔＶｉｎのピーク値より大きい電圧の最大値ｎ｜ΔＶｉｎＭＡＸ｜の絶対値を得るために、関連する次の項に示すような共振を使用することが可能である。電圧は、スキップされた整流サイクルの数に、または代替的には各サイクルの整流割合に作用することによって適切に調整され得る。
【０１２５】
逆直列のトランジスタの配向が逆転される、すなわちトランジスタＭ１およびＭ３ならびにトランジスタＭ２およびＭ４のドレインおよびソースをそれぞれ逆転する代替の整流回路（図示せず）でも対応する利点を得ることができることが明確であろう。
【０１２６】
（図６に示す）代替の実施形態では、整流回路１０．６は、負荷分岐４０に直列に配置された追加の電流制御素子４３を備える。たとえば、追加の電流制御素子４３は、出力ノードＯｕｔおよび負荷分岐４０に接続され得る。代替的には、追加の電流制御素子４３は、基準ノードおよび負荷分岐４０に接続され得る。
【０１２７】
好ましくは、追加の電流制御素子４３は、トランジスタＭ１およびＭ２に類似するタイプのトランジスタＭ５を備える。特に、トランジスタＭ５は、それぞれの寄生ダイオード（図５の破線）がＭ１およびＭ２の寄生ダイオードに対して対向直列にあるように配置される。
【０１２８】
このようにして、上記で概説してきたものに対する類似の利点が、整流回路１０．５に関しても得られるが、ここでは追加のトランジスタは１つだけであり、したがって必要なリソース面および経済的な面の両方においてコストは下がる。
【０１２９】
さらに、本発明の実施形態による整流回路１０は、１つまたは複数の追加の素子を備えることができる。これ以後、１つまたは複数の追加の素子を備える、上記で説明した第３の実施形態による整流回路１０．３の代替の実施形態が、示される。しかし、上記で説明した整流回路１０．１、１０．２、１０．４、１０．５および１０．６に基づく類似の代替の実施形態が可能であることが当業者には明確であろう。
【０１３０】
（図７Ａに示す）第１の代替の実施形態では、整流回路１０．７は、回路分岐２３および３３からの少なくとも１つが、それぞれのデカップリング素子、たとえば容量素子、好ましくは入力コンデンサＣｉｎ１およびＣｉｎ２を備えるという点で整流回路１０．３とは異なる。これらのデカップリング素子は、整流回路１０．７を、入力電圧ΔＶｉｎを供給するために整流回路１０．７に結合された回路からデカップリングするのに適する。詳細には、整流回路１０．７は、入力端子Ｔｉｎ１およびＴｉｎ２の対を備えて、そのような端子Ｔｉｎ１およびＴｉｎ２に接続された回路によって供給される入力電圧ΔＶｉｎを受信する。各入力コンデンサＣｉｎ１およびＣｉｎ２は、対応する回路分岐２３および３３の入力ノードＩｎ１およびＩｎ２ならびにそれぞれの入力端子Ｔｉｎ１およびＴｉｎ２に接続される。
【０１３１】
このようにして、端子Ｔｉｎ１およびＴｉｎ２に接続された回路の電気的分極の、すなわち直流の電流および電圧が整流回路１０．７に影響を与えることを防止することが可能である。特に、入力ノードＩｎ１およびＩｎ２に直列のコンデンサＣｉｎ１およびＣｉｎ２は、インダクタＬ１およびＬ２上で、直電流、またはＤＣ内に有害かつ望ましくない成分が存在しないことを確実にする。実際、インダクタＬ１およびＬ２は、端子Ｔｉｎ１およびＴｉｎ２を通過する電流の直流成分のための短絡として作動する。この直流成分は、インダクタＬ１およびＬ２を通過する直電流の流れによる整流回路１０．３（すなわちＣｉｎ１およびＣｉｎ２を有さない回路）の故障を潜在的に決定付ける。
【０１３２】
（図７Ｂに示す）代替の実施形態では、コンデンサＣｉｎ１およびＣｉｎ２からの１つだけを備える整流回路１０．７が、提供される。実際、直流のブロッキングを、コンデンサＣｉｎ１およびＣｉｎ２の１つだけを通して確実にすることができる。しかし、コンデンサＣｉｎ１およびＣｉｎ２の両方を設けることにより、高価でかさばり、非効率の変圧器を必要とすることなく、負荷分岐４０、特に負荷抵抗Ｒｌを、入力端子Ｔ１およびＴ２に接続された発電機回路からガルバニック絶縁することが可能になる。
【０１３３】
有利には、入力コンデンサＣｉｎ１およびＣｉｎ２は、インダクタＬ１およびＬ２と組み合わせて所定の第１の共振周波数ｆｒ１を規定するようにサイズ設定され得る。換言すれば、入力コンデンサＣｉｎ１およびＣｉｎ２ならびにインダクタＬ１およびＬ２は、共振タンクＬＣを形成する。
【０１３４】
コンデンサＣｉｎ１、Ｃｉｎ２およびインダクタＬ１およびＬ２からなる共振タンクの正しいサイズ設定により、入力電圧ΔＶｉｎより出力電圧ＶＯｕｔを上げ、増圧器および整流器の二重機能を有する回路を作製することが可能である。この二重機能は、環境発電に基づく無線エネルギ伝送機または給電システムによくあるような低い入力電圧によって特徴付けられる回路において特に有用である。
【０１３５】
回路１０．５の場合、所定の共振周波数においてインダクタＬ１およびＬ２と共に共振するようにサイズ設定された入力コンデンサＣｉｎ１およびＣｉｎ２と、逆直列のトランジスタを備える電流コントローラ２３および３３のアーキティチャとの組み合わせにより、出力電圧ＶＯｕｔを動的に変えることが可能であり、すなわち、最小の負の値から最大の正の値の間で負荷抵抗Ｒｌに印加された電圧はまた、共振ＬＣによって与えられたブースト（上昇）効果により、入力電圧ΔＶｉｎのピーク電圧より大きい絶対値であることもできることに注目されたい。このようにして、こうして変更された整流回路１０．５は、電流制御素子２３および３３の適切な制御により、バック−ブースト・コンバータとしても作動できると共に、整流器として、場合によっては（すなわち上記で説明したように、ゼロ未満の値の出力電圧ＶＯｕｔを生成するための）電圧インバータとして作動することもできる。
【０１３６】
（図８Ａに示す）別の実施形態では、整流回路１０．８は、これが、回路分岐２３および３３それぞれの入力ノードＩｎ１およびＩｎ２の両方に接続された、リアクタンス素子、たとえばブリッジ・コンデンサＣｐを備える点で、整流回路１０．３とは異なる。
【０１３７】
ブリッジ・コンデンサＣｐの存在により、電流制御素子２３および３３、すなわちダイオードＤ１およびＤ２および／またはトランジスタＭ１およびＭ２が、ハード・スイッチングと呼ばれる、電流制御素子上で発達する高い電圧および電流による高い損失によって特徴付けられる不利な作動状態で作動することを防止することが可能である。
【０１３８】
有利には、ブリッジ・コンデンサＣｐは、誘導素子Ｌ１およびＬ２と組み合わせて、所定の第２の共振周波数ｆｒ２を規定するようにサイズ設定され得る。換言すれば、ブリッジ・コンデンサＣｐおよびインダクタＬ１およびＬ２は、共振タンクＬＣを形成する。
【０１３９】
ブリッジ・コンデンサＣｐおよびインダクタＬ１およびＬ２からなる共振タンクの正しいサイズ設定により、負荷分岐４０、特に負荷抵抗Ｒｌに伝達された電力を最大化すると同時に、電流コントローラ２３および３３上に消散される電力を最小化して、ゼロ電圧スイッチング（ＺＶＳ）またはゼロ電流スイッチング（ＺＣＳ）領域内で実質的に作動することが可能である。これは、環境発電に基づく無線エネルギ伝送デバイスまたはシステムにおいて特に有利であり、入力電圧ΔＶｉｎの変動による、たとえば整流回路１０を構成する一次回路と二次回路との間の弱くおよび／またはそれほど安定的ではない結合による回路への影響をより小さくすることを可能にする。
【０１４０】
（図８Ｂに示す）代替の実施形態では、整流回路１０．８’は、ブリッジ・コンデンサＣｐ１およびＣｐ２の対を備える。詳細には、各ブリッジ・コンデンサＣｐ１およびＣｐ２は、それぞれの入力ノードＩｎ１およびＩｎ２ならびに基準ノードＧＮＤに接続される。換言すれば、各ブリッジ・コンデンサＣｐ１およびＣｐ２は、それぞれの電流制御素子２３および３３に並列に配置される。
【０１４１】
当然ながら、他の実施形態が可能である。特に、入力端子と入力ノードとの間のデカップリング素子と、電流制御素子に並列の入力ノード間の容量素子または容量素子の対の両方が設けられる、さらなる代替の実施形態による整流回路を提供することが可能である。有利には、デカップリング素子および容量素子、または容量素子の対は、整流回路の誘導素子と組み合わせて対応する共振周波数を規定するようにサイズ設定され得る。換言すれば、デカップリング素子、容量素子、または容量素子の対ならびに誘導素子は、共振タンクＬＣを形成する。
【０１４２】
特に、入力電圧ΔＶｉｎの値より大きい値の出力電圧Ｖｏを得るために、整流回路１０．７、１０．７’、１０．８および１０．８’、またはその組み合わせを、共振周波数ｆｒ１およびｆｒ２のような選択された共振周波数で作動させることが可能である。
【０１４３】
本発明の実施形態による整流回路１０は、たとえば互いに並列に配置された多くの出力分岐を備えることもできる。これ以後、代替の実施形態が説明され、この実施形態では、整流回路１０．３に基づく整流回路１０．９は、複数の出力分岐４０．１〜４０．ｎを備える。しかし、上記で説明した整流回路１０．１〜１０．８’のいずれか１つに基づいて、類似の代替の実施形態が可能であることが、当業者に明確であろう。
【０１４４】
考慮する非限定的な例では、各出力分岐４０．１〜４０．ｎは、整流回路１０．９の出力ノードＯｕｔおよび基準ノードＧＮＤに接続される。各出力分岐４０．１〜４０．ｎは、互いに並列に配置された、それぞれの負荷素子、たとえば負荷抵抗Ｒｌ１〜Ｒｌｎ、およびそれぞれのリアクタンス素子、たとえば出力コンデンサＣｏ１〜Ｃｏｎを備える。加えて、各出力分岐４０．１〜４０．ｎは、負荷抵抗Ｒｌ１〜Ｒｌｎおよび出力容量部Ｃｏ１〜Ｃｏｎからなるそれぞれの並列の対に直列に配置された、スイッチ、たとえば（選択）トランジスタＭ６．１〜Ｍ６．ｎを備える。換言すれば、スイッチＭ６．１〜Ｍ６．ｎ、負荷抵抗Ｒｌ１〜Ｒｌｎ、および出力容量部Ｃｏ１〜Ｃｏｎは、出力分岐４０．１〜４０．ｎの中間ノードＩｎｔに接続される。さらに、各スイッチＭ６．１〜Ｍ６．ｎの端子は、好ましくは、整流回路１０．９の出力ノードＯｕｔに接続され、一方で負荷抵抗Ｒｌ１〜Ｒｌｎおよび出力容量部Ｃｏ１〜Ｃｏｎは、基準ノードＧＮＤに接続される。しかし、代替の出力分岐（図示せず）を構造化できない訳ではなく、この代替の出力分岐では、それぞれのスイッチは基準ノードＧＮＤに接続され、一方で負荷抵抗Ｒｌ１〜Ｒｌｎおよび出力容量部Ｃｏ１〜Ｃｏｎは、出力ノードＯｕｔに接続される。最後に、各スイッチＭ６．１〜Ｍ６．ｎの制御端子（たとえばＭＯＳＦＥＴの場合のゲート端子）は、それぞれのパイロット信号Ｖｄ６．１〜Ｖｄ６．ｎを受信するために制御モジュール５０に接続される。
【０１４５】
詳細には、すべての出力分岐４０．１〜４０．ｎ内の各負荷Ｒｌ１〜Ｒｌｎは、通常互いに異なる値のものであることができるそれぞれの出力電圧Ｖｏ１〜Ｖｏｎを必要とし得る。本発明による実施形態では、整流回路１０．９は、それぞれのスイッチＭ６．１〜Ｍ６．ｎが制御される選択時間期間ｔ１〜ｔ２中、電流制御素子、たとえばトランジスタＭ１およびＭ２を適切に制御するように制御モジュールを構成することにより、各負荷抵抗Ｒｌ１〜Ｒｌｎの必要にしたがって負荷に電気エネルギを供給することができる。このようにして、選択された出力分岐４０．１〜４０．ｎの出力容量部Ｃｏ．１〜Ｃｏ．ｎ内に電気エネルギを蓄えることを可能にし、電流制御素子２３および３３内に備えられたトランジスタＭ１およびＭ２ならびにそれぞれの出力分岐４０．１〜４０．ｎの選択スイッチＭ６．１〜Ｍ６．ｎの調整に作用するだけで、出力電圧ＶＯｕｔが、完全に独立し、動的で再構成可能な方法で、負荷抵抗Ｒｌ１〜Ｒｌｎによって必要とされる値に到達することを確実にする。
【０１４６】
各スイッチＭ６．１〜Ｍ６．ｎの選択時間期間ｔ１〜ｔｎに応じて、各負荷分岐４０．１〜４０．ｎ、特に負荷抵抗Ｒｌ１〜Ｒｌｎの正しい電力を確保することが可能である。通常、負荷分岐４０．１〜４０．ｎは、吸収される電気エネルギの量にリンクされた持続時間のそれぞれの選択時間期間ｔ１〜ｔｎに割り当てられる。換言すれば、より多くの電気エネルギを吸収する負荷分岐４０．１〜４０．ｎは、対応するスイッチＭ６．１〜Ｍ６．ｎが伝導している間のそれぞれの選択時間期間ｔ１〜ｔｎに関連付けられる。この選択時間は、より少ない電気エネルギを吸収する負荷分岐４０．１〜４０．ｎに関連付けられた選択時間期間ｔ１〜ｔｎより長いものである。
【０１４７】
したがって、本発明の実施形態は、特にコンパクトで、簡単でコスト効果の高い整流回路１０を提供し、この整流回路は、それぞれが異なる電圧を必要とし、異なる電流を吸収することができる複数の負荷を管理するのに適する。提案する整流回路１０．９は、整流機能と、バック（減圧器）またはバック−ブースト（減圧器／増圧器）タイプの変換を組み合わせ、互いに独立して調整可能である複数の出力ノードを介して電気エネルギを供給するのに適する。
【０１４８】
上記で述べたように、整流回路１０．９は、上記で提示した整流回路１０の１つまたは複数の変形形態によって変更され得る。たとえば、適切なリアクタンス素子、たとえば入力コンデンサＣｉｎ１およびＣｉｎ２および／またはブリッジ・コンデンサＣｐからの１つまたは複数を追加し、これらを所望の共振周波数を得るようにサイズ設定することが可能であり、それによってこうして変更された整流回路１０．９のゼロ電圧スイッチングまたはゼロ電流スイッチングモードでの作動を確実にし、および／または場合によっては各負荷Ｒｌ１〜Ｒｌｎ上の入力電圧ΔＶｉｎより大きい、所望の独立した値の出力電圧ＶＯｕｔ１〜ＶＯｕｔｎを有するのに有用なバック−ブースト機能を確実にする。特に、整流回路１０．９は、回路１０．５内で実装されるものに類似する電流制御素子２３および３３を備えるように変更することができ、それによって整流トランジスタＭ１−Ｍ３およびＭ２−Ｍ４ならびに選択スイッチＭ６．１〜Ｍ６．ｎの両方における寄生ダイオードの影響を解消する。このようにして、パイロット信号Ｖｄ１およびＶｄ２上に作用するだけで、各負荷Ｒｌ１〜Ｒｌｎ上の出力電圧ＶＯｕｔ１〜ＶＯｕｔｎに対する可能な値の範囲を、完全に独立した調整可能な方法で、正確には各負荷分岐４０．１〜４０．ｎ上で、所望に応じて負の最小値から正の最大値の間、特に入力電圧ΔＶｉｎのピーク値ΔＶｉｎＭＡＸより大きい絶対値に拡大することが可能である。
【０１４９】
本発明による整流回路は、上記の説明で述べたような制御モジュール５０をさらに備える。これ以後、制御モジュールの構造および作動は、上記で説明した第３の実施形態による整流回路１０．３に関連して説明される。しかし、制御モジュールを上記で説明した整流回路１０．１〜１０．９およびその変形形態にも一体化できることが当業者に明確であろう。
【０１５０】
制御モジュール５０は、測定ユニット５１と、パイロット・ユニット５３とを備える。好ましくは、制御モジュール５０はまた、給電ユニット５６および／または調節ユニットもしくはドライバ５９を備える。
【０１５１】
詳細には、測定ユニット５１は、パイロット・ユニット５３に、任意選択によりドライバ５９に接続される。測定ユニット５１は、回路のノードおよび整流回路の素子からの少なくとも１つにおいて電圧および電流からの少なくとも１つを測定するのに適する。好ましくは、測定ユニットは、回路に結合された１つまたは複数のプローブに接続されて、第１の回路分岐の入力ノードにおける電圧（プローブｐ１）、第１の回路分岐の電流制御素子を流れ抜ける電流（プローブｐｍ１）、第２の回路分岐の入力ノードにおける電圧（プローブｐ２）、第２の回路分岐の電流制御素子を流れ抜ける電流（プローブｐｍ２）、整流回路の出力ノードにおける電圧（プローブｐｏ）、負荷素子を流れ抜ける電流（プローブｐｌ）、および容量素子を流れ抜ける電流（プローブｐｃ）からの１つまたは複数を測定する。好ましくは、電流を検出するためのプローブは、シャント抵抗、ホール効果センサまたは別の電流測定システムを備えることができる。
【０１５２】
加えて、測定ユニット５１は、上記で示した２つ以上の測定値を組み合わせて、第１の回路分岐の電流制御素子によって吸収される電力、第２の回路分岐の電流制御素子によって吸収される電力、および負荷素子によって吸収される電力からの１つまたは複数の測定値を提供することができる。
【０１５３】
好ましくは、測定ユニット５１は、上記で説明した電圧、電流および／または電力の測定値を好ましくは連続的に取得するように構成される。
【０１５４】
パイロット・ユニット５３は、測定ユニット５１によって供給される測定値に基づいて、トランジスタＭ１およびＭ２毎にパイロット信号Ｖｄ１およびＶｄ２を生成するのに適する。さらに、パイロット・ユニット５３は、場合によってはドライバ５９の媒介によって、それぞれのトランジスタＭ１およびＭ２の制御端子にパイロット信号Ｖｄ１およびＶｄ２を供給するのに適する。有利には、ドライバ５９は、パイロット信号Ｖｄ１およびＶｄ２を受信し、その値をトランジスタＭ１およびＭ２の最適レベルに適合させる、たとえば増幅するのに適する。たとえば、パイロット・ユニット５３は、パイロット信号Ｖｄ１およびＶｄ２をもっていくべき値レベルに関する表示をドライバ５９に提供することができ、または、場合によっては測定ユニット５１によって提供される測定値に基づいて、ドライバ５９は、静的もしくは動的な方法で自発的に作動することができる。
【０１５５】
給電ユニット５６は、制御モジュール５０の他のユニット５１、５３、および５６に接続されて、それらの作動を可能にする電気エネルギを送出する。好ましくは、給電ユニット５６は、業界用語では環境発電またはエナジー・スカベンジングと呼ばれる技術にしたがって、整流回路１０．３を通して電気エネルギを吸収するのに適する。一実施形態では、給電ユニットは、出力ノードＯｕｔに接続される。このようにして、給電ユニット５６は、出力ノードから（したがって整流回路１０．３によって調整された電圧および電流の値を結果的に有する）エネルギを吸収して、これをパイロット・ユニットおよび測定ユニットにこれらの作動のために供給し、場合によっては作動温度に基づいて電圧値を変更して各ユニット５１、５３、および５９に最適に給電する。
【０１５６】
（簡単にするために測定ユニット５１およびパイロット・ユニット５３の回路との接続が省略されている、図１０Ｂに示す）好ましい実施形態では、給電ユニット５６は、好ましくは整流回路、たとえばダイオードおよびコンデンサを備える単一の半波整流器を通して入力ノードＩｎ１またはＩｎ２の１つに接続されて、そのような入力ノードＩｎ１またはＩｎ２を通してエネルギを吸収することができる。このようにして、整流回路１０．３によって実施される主要整流から独立した整流を使用して、制御モジュール５０の電源電圧を得ることが可能である。
【０１５７】
この方法により、制御モジュール５０を給電すると同時に、トランジスタＭ１およびＭ２がオフに切り替えられている時間期間において高い損失を決定する、ダイオードＤ１およびＤ２の活性化を潜在的に解消することも可能になる。さらに、そのような方法により、特に電流制御素子２３および３３が、適切な値のパイロット信号Ｖｄ１およびＶｄ２を必要とする、逆直列に配置されたトランジスタＭ１−Ｍ３およびＭ２−Ｍ４を備える整流回路１０．５の場合に、ダイオードＤ１およびＤ２無しで整流回路１０の効果的な作動を確実にすることが可能になる。
【０１５８】
さらにより好ましくは、給電ユニットは、制御モジュールに特に安定した電圧を給電するのに適した値の電源電圧を提供するのに適した、低ドロップアウト・レギュレータ、通常は減圧器を備える。給電ユニット５１が線形回路またはスイッチング回路に基づくＬＤＯを備えることができることが当業者に明確であろう。
【０１５９】
しかし、制御モジュール５０外部の回路を通して電気エネルギを供給できない訳ではなく、この場合、制御モジュールは給電ユニット５１無しであることができる。ここでも代替的には、給電ユニット５１は、エネルギ源、たとえばバッテリを備えて、整流回路１０．３のノードを介してエネルギを吸収することなく、制御モジュール５０のユニット５１、５３および５９にエネルギを供給することができる。さらに、ユニット５１、５３、５９に電圧Ｖｏを直接的に給電できる場合、また、トランジスタＭ１およびＭ２が、特に整流回路１０の起動中、制御ユニットによって制御されないためにオフに切り替えられたときに入力信号の整流を実施できるダイオードＤ１およびＤ２が存在する場合、給電ユニット５１を省略することができる。
【０１６０】
好ましい実施形態では、パイロット・ユニット５３は、ロジック・ブロック６１と、遅延推定ブロック６３とを備える。
【０１６１】
遅延推定ブロック６１は、測定ユニット５１、給電ユニット５６およびロジック・ブロック６１に接続される。遅延推定ブロック６３は、それぞれのトランジスタＭ１およびＭ２に供給されたパイロット信号Ｖｄ１およびＶｄ２のスイッチング、および少なくとも１つの測定値に基づく整流回路の対応する応答に関連する少なくとも１つの遅延を推定するのに適する。換言すれば、遅延推定ブロック６３は、パイロット信号Ｖｄ１またはＶｄ２のスイッチングと、測定ユニット５１によって測定された整流回路１０．３内の電圧および／または電流の値の対応する変動との間に経過する時間期間を特定するのに適する。
【０１６２】
好ましくは、遅延推定ブロック６３は、それぞれのトランジスタＭ１およびＭ２を活性化するのに適した、パイロット信号Ｖｄ１およびＶｄ２それぞれの第１のスイッチング、およびこれに対する整流回路１０．３の対応する応答に関連する活性化遅延τｏｎ１およびτｏｎ２を推定するように構成される。さらに、遅延推定ブロック６３は、それぞれのトランジスタＭ１およびＭ２をオフに切り替えるのに適した、パイロット信号Ｖｄ１およびＶｄ２それぞれの第２のスイッチング、およびこれに対する整流回路１０．３の対応する応答に関連するスイッチング・オフ遅延τｏｆｆ１およびτｏｆｆ２を推定するように構成される。簡単な実施形態では、遅延推定ブロックは、単一の活性化遅延τｏｎ１またはτｏｎ２および単一のスイッチング・オフ遅延τｏｆｆ２またはτｏｆｆ２を決定するように構成される。
【０１６３】
ロジック・ブロック６１は、好ましくはドライバ５９を通して、トランジスタＭ１およびＭ２の制御端子に結合される。ロジック・ブロック６１は、測定ユニット５１から来るデータおよび推定された遅延τｏｎ１、τｏｎ２、τｏｆｆ１、およびτｏｆｆ２に基づいてトランジスタＭ１およびＭ２毎にパイロット信号Ｖｄ１およびＶｄ２を生成するのに適する。好ましくは、ロジック・ブロック６１は、測定ユニット５１によって測定された少なくとも１つの値および推定された遅延τｏｎ１、τｏｎ２、τｏｆｆ１、およびτｏｆｆ２に基づいて、トランジスタＭ１およびＭ２毎にパイロット信号Ｖｄ１およびＶｄ２を生成し、形成するのに適する。
【０１６４】
一実施形態では、パイロット・ユニット５３または場合によって制御モジュール５０全体は、ワイヤードロジックを通して、またはマイクロプロセッサ、マイクロコントローラ、ＡＳＩＣ、ＦＰＧＡ、または類似の一体化システムを通して実装されて、よりコンパクトな構造を得ることができる。加えて、パイロット・ユニット５３、または場合によって制御モジュール５０全体は、大規模生産で作製する上でコスト効果が高い。
【０１６５】
さらに、上記で説明した実施形態のいずれか１つによって構造化された単一の回路分岐２０または３０を備える代替の整流回路（図示せず）を実装できない訳ではなく、代替的には、制御モジュール５０は、前述の請求項のいずれか１つによる整流回路１０の回路分岐２０または３０の１つのみを使用するように構成され得る。
【０１６６】
代替的にまたは加えて、整流回路１０．２〜１０．９は、好ましくは互いに並列に配置された２つ以上のそれぞれのトランジスタＭ１およびＭ２を有する電流制御素子２３および３３を備えることができる。このようにして、少数の追加のトランジスタを犠牲にして、トランジスタの並列の等価の抵抗をそのスイッチング・オン時点中に精密に調整することが可能である。
【０１６７】
上記で説明したものに照らして、これ以後整流回路の作動が、図１０Ａを特に参照して説明される。当然ながら、これ以後特に整流回路１０．３を参照するが、類似の利点は、必要な変更を加えてこれ以後説明するものと同様に構成された、本発明による整流回路１０．２、１０．４〜１０．９でも同様に得ることができる。
【０１６８】
整流回路１０．３により、経時的に実質的に一定な値であり、また経時的に、好ましくは周期的に可変である入力電圧ΔＶｉｎの信号に対して事前に決定された出力電圧Ｖｏを、出力ノードＯｕｔに供給することが可能になる。特に、入力電圧ΔＶｉｎは、たとえば正および負の、相反する交番の、好ましくは周期的な半波を含む。入力電圧ΔＶｉｎの半波は、最大またはピーク絶対値｜ΔＶｉｎＭＡＸ｜以下の固定されたまたは可変の増幅を有することができる。整流回路１０．３は、センタータップ付き変圧器に基づいて、但し変圧器素子を必要とせず、非常に高い周波数でも特に効率的な同期整流能力によって、したがってかさばり、コスト、およびエネルギ消散を低減しながら、アナログモードを有する入力電圧ΔＶｉｎを二重半波整流に整流するように構成され得る。好ましくは、各回路分岐２０および３０は、それぞれの半波を整流するように制御モジュール５０によって構成され、制御され、たとえば、回路分岐２０は、入力電圧ΔＶｉｎの正の半波を整流するように構成され、一方で回路分岐３０は、入力電圧ΔＶｉｎの負の半波を整流するように構成される。換言すれば、各回路分岐２０および３０は、入力電圧ΔＶｉｎのそれぞれの半波を変換することによって、経時的に実質的に一定な値の出力電圧Ｖｏを出力ノードＯｕｔに供給するように構成され、制御される。
【０１６９】
トランジスタの制御手順
詳細には、整流回路１０．３の作動は、トランジスタＭ１およびＭ２の活性化およびスイッチング・オフを決定する制御モジュール５０によって決定される。
【０１７０】
一実施形態によれば、測定ユニット５１は、入力ノードＩｎ１およびＩｎ２それぞれにおいてノード電圧測定値Ｖｉｎ１およびＶｉｎ２だけを取得するように構成される。パイロット・ユニット５３は、少なくともそれぞれの入力ノードＩｎ１およびＩｎ２におけるノード電圧Ｖｉｎ１およびＶｉｎ２が、基準電圧ＧＮＤ未満であるとき、各電流制御素子２３および３３の端子間の電圧を最小化するように構成される。たとえば、パイロット・ユニット５３は、それぞれの入力ノードＩｎ１およびＩｎ２におけるノード電圧Ｖｉｎ１およびＶｉｎ２が正からゼロになるとき、トランジスタＭ１およびトランジスタＭ２を活性化するためにパイロット信号Ｖｄ１およびＶｄ２を生成するように構成され得る。
【０１７１】
一実施形態によれば、好ましくは「重負荷」の状態および／またはトランジスタまたはダイオードのハード・スイッチング状態での作動を防止するような作動周波数、したがって、通常、数百ｋＨｚ、ＭＨｚ、または数十ＭＨｚを超える周波数のために、−そのような周波数が高いと考えられる特有の値または値の範囲は、整流回路１０内で使用されるダイオードおよび／またはトランジスタの構造的技術に依存することに注目すべきであるが−、パイロット・ユニット５３は、ノード電圧Ｖｉｎ１が正からゼロになるとき、トランジスタＭ１を活性化するためにパイロット信号Ｖｄ１およびＶｄ２を生成するように構成される。それと同時に、パイロット・ユニット５３は、ノード電圧Ｖｉｎ２が正からゼロになるとき、トランジスタＭ２を活性化し、トランジスタＭ１を不活性化するためにパイロット信号Ｖｄ１およびＶｄ２を生成するように構成される。
【０１７２】
特に、入力信号ΔＶｉｎが正および負の半期の一時的線対称を有すると想定すると、ノード電圧Ｖｉｎ１およびＶｉｎ２からの１つのみを取得するように測定ユニット５１を構成するだけで十分であり、それによってトランジスタＭ１およびＭ２の活性化における相補性を活用し、したがって有用な測定値が存在しないことに関連するＭ１またはＭ２を信号Ｖｄ１またはＶｄ２それぞれを用いて制御し、逆位相において、信号Ｖｄ２またはＶｄ１は、制御に有用な測定値を有することに関するトランジスタＭ２またはＭ１を制御する。
【０１７３】
一実施形態によれば、測定ユニット５１は、電流制御素子２３および３３を流れ抜ける電流、すなわち第１の回路分岐２０および第２の回路分岐３０内に流れる電流を決定するように構成される。パイロット・ユニット５３は、したがって、少なくともコントローラ素子の端子に印加された入力電圧が基準電圧より高いとき、各電流制御素子２３および３３を流れ抜ける電流を最小化するように構成される。たとえば、パイロット・ユニット５３は、電流制御素子２３および３３それぞれを流れ抜ける電流がゼロから正になるとき、トランジスタＭ１およびＭ２を活性化するために、そしてその反対に、電流制御素子２３および３３それぞれを流れ抜ける電流が正からゼロになるとき、Ｍ１およびＭ２を不活性化するためにパイロット信号Ｖｄ１およびＶｄ２を生成するように構成され得る。本文献では、正の電流は、アノードからＤ１またＤ２を通ってカソードに流れる方向、および／またはＭ１またはＭ２のソースからドレインに向かって流れる方向を有する電流と仮定される。
【０１７４】
一実施形態によれば、測定ユニット５１は、出力コンデンサＣｏを流れ抜ける電流を測定するように構成される。この場合、パイロット・ユニット５３は、出力容量部Ｃｏを流れ抜ける電流が負からゼロになり、次いで正になるとき、トランジスタＭ１またはＭ２の選択された１つを交互に活性化するために、そして、出力容量部Ｃｏ内に流れる電流が正からゼロになるときにそのようなトランジスタＭ１またはＭ２を不活性化するためにパイロット信号Ｖｄ１およびＶｄ２を生成するように構成される。当業者に明確であるように、出力容量部Ｃｏを通る負の電流という用語は、負荷抵抗Ｒｌに給電する電流を示すことを意味し、出力容量部Ｃｏを通る正の電流という用語は、容量部Ｃｏを充電する電流を示すことを意味する。本発明による実施形態によれば、パイロット・ユニット５３は、次の戦略からの１つにしたがって、第１の半波変換サイクル中にどちらのトランジスタＭ１またはＭ２を活性化するかを特定するように構成される。第１の戦略は、トランジスタＭ１またはＭ２の１つをオンに切り替えるように任意に選択し（第１の試みの選択）、Ｍ１またはＭ２のオンの切り替え前の時点に対する、出力コンデンサＣｏを通る電流、負荷抵抗Ｒｌの電流、出力電圧Ｖｏの進行を監視することを可能にする。
【０１７５】
異なる実施形態では、第２の測定値、たとえば、ノード電圧Ｖｉｎ１またはＶｉｎ２の測定値を使用して、Ｍ１およびＭ２からオンに切り替えるトランジスタを選択することが、予想される。
【０１７６】
加えて、フィルタ・システムの直列抵抗を低減するために、並列に結合された複数の出力フィルタ容量部Ｃｏ１、Ｃｏ２、…、Ｃｏｎから出力容量部Ｃｏを形成できることに注目されたい。この場合、容量部Ｃｏ１、Ｃｏ２、…、Ｃｏｎの１つだけを通る電流を測定するように測定ユニットを構成し、したがって測定値にリンクされる損失を低減することが可能である。
【０１７７】
通常、測定値および測定値の組み合わせに基づく他の構成が、可能であるが、これは、その大きな変更を構成するものではない。
【０１７８】
整流回路１０．２、すなわち電流制御素子２３および３３がそれぞれのトランジスタＭ１およびＭ２だけを備える場合では、好ましくはスイッチＭ１およびＭ２が、たとえばＧａＮタイプのＢＪＴ、ＩＧＢＴまたはＨＥＭＴトランジスタから作製される場合、制御モジュール５０を以下のようにして構成することが可能である。
【０１７９】
測定ユニット５１は、入力ノードＩｎ１およびＩｎ２におけるノード電圧Ｖｉｎ１およびＶｉｎ２、出力ノードＯｕｔにおける出力電圧Ｖｏ、ならびに電流制御素子２３および３３を通る電流、負荷抵抗Ｒｌを通る電流、および出力コンデンサＣｏを通る電流を測定するように構成される。さらに、パイロット・ユニット５３は、ノード電圧Ｖｉｎ１およびＶｉｎ２それぞれがトランジスタＭ１およびＭ２を逆転して分極するようなものである場合、すなわちノード電圧Ｖｉｎ１およびＶｉｎ２が正からゼロになり、次いで負になる傾向がある時点でＭ１およびＭ２を活性化し、続いて、電流制御素子２３および３３を通るか、またはトランジスタＭ１およびＭ２を通過し、出力コンデンサＣｏを通る電流がゼロになる傾向があるときにトランジスタＭ１およびＭ２を不活性化するのに適したパイロット信号Ｖｄ１およびＶｄ２を生成するように構成され、それによって理想的なダイオードの挙動、したがってゼロまたはゼロに近い直接分極電圧を有し、したがって実質的に損失のない挙動をシミュレートする。この手順により、たとえばＧａＮタイプのＨＥＭＴのような高速スイッチおよび／または逆直列のトランジスタを備えた電流制御素子２３および３３の使用と一緒になって、ダイオードＤ１およびＤ２の介入を解消し、および／またはダイオードＤ１およびＤ２を全く有さず、回路の効率性を実質的に増大させると同時に、整流回路を作製するのに必要な素子の数、特に給電デバイスの数を低減することが可能になる。
【０１８０】
遅延推定
本発明による制御モジュール５０により、測定ユニットによって提供される測定値の読み取り、信号Ｖｄ１およびＶｄ２を形成するためにパイロット・ブロック６１において必要となる処理、ドライバ５９による信号Ｖｄ１およびＶｄ２の調節、およびそれぞれの信号Ｖｄ１およびＶｄ２のスイッチングに対するトランジスタＭ１およびＭ２のリアクタンス速度にリンクされる遅延を解消することが可能になる。詳細には、前述の遅延の合計の結果から生じる総遅延は、通常、ｎｓ、数十ｎｓ、またはさらには数百ｎｓ程度となることもあり、これは、整流回路１０．３（および同様に整流回路１０．２、１０．４〜１０．９）の最大作動周波数を実質的に低減する可能性がある。これらの遅延は、使用される単一の素子および製造プロセスの多様性だけでなく、経時的に可変である要因、たとえばその作動温度にも依存する。前述の遅延が、解消できずに大きくなるだけでなく、整流回路１０．２〜１０．９に使用される単一の構成要素毎に可変であるということ、また、構成要素が完全に同一の特徴を有する理想的な場合においても、そのような構成要素間に特定の瞬間的状態（たとえば、作動温度、印加された電圧および電流など）に応じた変動が存在し、したがって整流回路１０．２〜１０．９の挙動を最適化するのは困難であることは当業者に明確であろう。
【０１８１】
遅延推定ブロックの６３の存在により、以下のように制御回路１０．２〜１０．９の作動を精錬することが可能である：
【０１８２】
好ましい実施形態では、ロジック・ブロック６１は、これ以後用語パルスとしても示される所定の時点におけるスイッチングを伴う少なくとも１つの第１の試験パイロット信号および／または第２の試験パイロット信号を形成し、これらを第１の回路分岐２０のトランジスタＭ１および第２の回路分岐３０のトランジスタＭ２それぞれに供給するように構成される。さらに、遅延推定ブロック６３は、パルスに対する整流回路の応答における遅延を推定するように構成される。
【０１８３】
好ましくは、ロジック・ブロック６１は、制御モジュール５０の活性化において、すなわちそのスイッチング・オン時に試験パイロット信号を生成するように構成される。それと同時に、ロジック・ブロック６１は、遅延推定手順を開始するために、たとえば対応する推定開始信号によって遅延推定ブロック６３を制御するように構成される。
【０１８４】
好ましくは、初期試験信号のパルス、すなわち遅延推定ブロック６３が測定を実施する前に生成される試験信号のパルスは、ゼロ値、またはたとえば製造者によって事前に決定された、および／または事前に実施された推定に基づいた所定の値を有するそれぞれの初期遅延τｏｎ１、τｏｎ２、τｏｆｆ１、およびτｏｆｆ２を考慮して、ロジック・ブロック６１によって生成され得る。その結果、パルスは、ゼロ遅延の場合のトランジスタＭ１およびＭ２の理想的なスイッチング・オンまたはスイッチング・オフ時間に関して事前に生成される。
【０１８５】
その後、測定ユニット５１は、上記で説明したような１つまたは複数の電気的大きさの測定を実施し、これを遅延推定ブロック６３に提供する。特に、測定ユニット５１は、遅延推定ブロック６３が、ロジック・ブロック６１によるパルスの生成と、これに対する回路の応答、すなわち測定ユニット５１によって供給された１つまたは複数の電気的大きさの測定における変動との間に経過した時間を評価することを可能にするような周波数を用いて、１つまたは複数の電気的大きさを測定するように構成される。このようにして、遅延推定ブロック６３は、遅延τｏｎ１、τｏｎ２、τｏｆｆ１、およびτｏｆｆ２の値を正確に推定することができる。遅延推定ブロック６３は、こうして、ロジック・ブロック６１において遅延τｏｎ１、τｏｎ２、τｏｆｆ１、およびτｏｆｆ２の推定された値を提供する。
【０１８６】
したがって、遅延τｏｎ１、τｏｎ２、τｏｆｆ１、およびτｏｆｆ２の推定された値に基づき、ロジック・ブロック６１は、そのような遅延τｏｎ１、τｏｎ２、τｏｆｆ１、およびτｏｆｆ２を補償して、スイッチング、すなわちその後の作動サイクル中のパイロット信号Ｖｄ１およびＶｄ２のパルスを早めることができる。通常、制御モジュールは、スイッチングまたはパルスを含むパイロット信号Ｖｄ１およびＶｄ２を、前の作動サイクルのスイッチング時間に基づいた時点において形成するように構成され、このスイッチング時間に作動サイクルの全時間期間Ｔが加えられ、ここから、対応する推定された遅延τｏｎ１、τｏｎ２、τｏｆｆ１、およびτｏｆｆ２の値が引かれる。
【０１８７】
各遅延τｏｎ１、τｏｎ２、τｏｆｆ１、およびτｏｆｆ２の値の独立した推定が、正確で動的なその補償、したがって整流回路１０．３のより良好な作動効率を可能にすることが当業者に明確であろう。これは、スイッチング・オン遅延τｏｎ１およびτｏｎ２ならびにスイッチング・オフ遅延τｏｆｆ１およびτｏｆｆ２が、通常、互いに異なる値を仮定するという事実によるものである。しかし、遅延τｏｎ１、τｏｎ２、τｏｆｆ１、およびτｏｆｆ２の補償を、その値のサブセットを推定することによって実施するように制御モジュール５０を構成できない訳ではない。遅延推定ブロック６３の遅延算出システムは、さまざまな原理に基づくことができる。
【０１８８】
一実施形態では、遅延推定ブロック６３は、測定ユニット５１によって提供された、電流制御素子２３および３３を通る電流、負荷抵抗Ｒｌを通る電流、および出力コンデンサＣｏを通る電流の１つまたは複数の測定値に基づいて、遅延τｏｎ１、τｏｎ２、τｏｆｆ１、およびτｏｆｆ２の値を推定するように構成される。特に、遅延推定ブロック６３は、ロジック・ブロック６１によって生成された対応するパイロット信号Ｖｄ１および／またはＶｄ２に応じて、測定ユニット５１によって測定された電流の変動を決定するように構成される。
【０１８９】
整流回路１０．３では、ダイオードＤ１およびＤ２は、これらを活性化させるような入力ノードにおけるノード電圧Ｖｉｎ１およびＶｉｎ２の値のための電流の流れを可能にする。それと同時に、遅延τｏｎ１、τｏｎ２、τｏｆｆ１、およびτｏｆｆ２のゼロ、または理想的ではないその所定の初期値の場合、トランジスタＭ１およびＭ２の事後の介入が存在する。その結果、測定ユニット５１は、電流制御素子２３および３３を通る電流、負荷抵抗Ｒｌを通る電流、およびパイロット信号Ｖｄ１および／またはＶｄ２の対応するパルスから特定の時間期間後のトランジスタＭ１およびＭ２の介入において変えられている値を有する出力コンデンサＣｏを通る電流の１つまたは複数を検出する。遅延推定ブロック６３は、そのような時間期間、したがって、その後の作動サイクルにおいて補償される遅延τｏｎ１、τｏｎ２、τｏｆｆ１、およびτｏｆｆ２のそれぞれの値を推定することができる。このようにして、ダイオードＤ１およびＤ２の介入に対する、トランジスタＭ１およびＭ２の介入によって決定される電流の強度の変動を最小化して、遅延τｏｎ１、τｏｎ２、τｏｆｆ１、およびτｏｆｆ２の値に実質的に対応する値だけ、パイロット信号の１つまたは両方においてパルスの生成を早めるフィードバック制御が、得られる。
【０１９０】
一実施形態では、遅延推定ブロック６３は、ノード電圧Ｖｉｎ１およびＶｉｎ２の１つまたは両方の値の測定値に基づいて遅延τｏｎ１、τｏｎ２、τｏｆｆ１、およびτｏｆｆ２の値を推定するように構成され、これらがトランジスタＭ１およびＭ２の活性化によって変更される遅延を観察する。そのような活性化は、実質的には、入力ノードＩｎ１またはＩｎ２それぞれを基準電圧ＧＮＤにもっていく。
【０１９１】
一実施形態では、遅延推定ブロック６３は、上記で説明した手順を組み合わせることによって、遅延τｏｎ１、τｏｎ２、τｏｆｆ１、およびτｏｆｆ２の値を推定するように構成される。有利には、遅延推定ブロック６３は、入力ノードＩｎ１およびＩｎ２それぞれにおけるノード電圧値Ｖｉｎ１およびＶｉｎ２の測定値に基づいて、スイッチング・オン遅延τｏｎ１およびτｏｎ２の値を推定するように構成される。異なって言えば、遅延推定ブロック６３は、電流制御素子２３および３３を通る電流、負荷抵抗Ｒｌを通る電流、および出力コンデンサＣｏを通る電流の１つまたは複数の測定値に基づいて、スイッチング・オフ遅延τｏｆｆ１およびτｏｆｆ２の値を推定するように構成される。このようにして、スイッチング・オン遅延τｏｎ１およびτｏｎ２ならびにスイッチング・オフ遅延τｏｆｆ１およびτｏｆｆ２をより正確に評価するのに適した電気的大きさの測定値を使用することによって、遅延τｏｎ１、τｏｎ２、τｏｆｆ１、およびτｏｆｆ２の特に正確な値を得ることが可能である。
【０１９２】
一実施形態では、遅延推定ブロック６３は、電流制御素子２３および３３（すなわちダイオードＤ１およびトランジスタＭ１の並列、ならびにダイオードＤ２およびトランジスタＭ２の並列それぞれ）によって吸収された電力に基づいて、遅延τｏｎ１、τｏｎ２、τｏｆｆ１、およびτｏｆｆ２の値を推定するように構成される。それと同時に、ロジック・ブロックは、吸収されるそのような電力を最小化するようなパイロット信号Ｖｄ１およびＶｄ２を形成するために、遅延τｏｎ１、τｏｎ２、τｏｆｆ１、およびτｏｆｆ２の値の推定を利用するように構成される。換言すれば、制御モジュール５０は、能動素子（すなわちトランジスタＭ１およびＭ２ならびにダイオードＤ１およびＤ２）による整流回路１０．３の電力消費を最小化する目的のフィードバックを実施し、したがってその全体的効率を改良するように構成される。実際、ダイオードＤ１およびＤ２における伝導状態の活性化および不活性化に対してトランジスタＭ１およびＭ２のスイッチングのオンおよびオフが遅延した結果、トランジスタＭ１およびダイオードＤ１の並列、ならびにトランジスタＭ２およびダイオードＤ２の並列によって失われる総電力は、増大する。有利には、測定ユニット５１は、たとえば、１つの作動サイクルまたは多くの作動サイクルにおいて瞬間的電力および／または平均電力の測定値を提供するように構成され得る。たとえば、測定ユニット５１は、電流制御素子２３および３３によって吸収される電力を、これらを流れ抜ける電流の測定値に基づき、場合によってはそれぞれの回路分岐２０および３０の入力ノードＩｎ１およびＩｎ２におけるノード電圧Ｖｉｎ１およびＶｉｎ２の測定値と組み合わせて測定するように構成され得る。
【０１９３】
一実施形態では、遅延推定ブロック６３は、負荷分岐４０によって、または好ましくは負荷抵抗Ｒｌによって吸収される電力に基づいて、遅延τｏｎ１、τｏｎ２、τｏｆｆ１、およびτｏｆｆ２の値を推定するように構成される。それと同時に、ロジック・ブロックは、吸収されるそのような電力を最大化するようなパイロット信号Ｖｄ１およびＶｄ２を形成するために、遅延τｏｎ１、τｏｎ２、τｏｆｆ１、およびτｏｆｆ２の値の推定を利用するように構成される。換言すれば、制御モジュール５０は、整流回路１０．３によって負荷に送出される電力を最大化し、したがって整流回路１０．３の効率を最大化する目的のフィードバックを実施するように構成される。
【０１９４】
電流制御素子２３および３３が逆直列のトランジスタを備える整流回路１０．５の場合、またはさらには、トランジスタ１０．６が出力分岐４０に直列に、そして電流制御素子２３および３３のトランジスタに逆直列に設けられる整流回路１０．６の場合に、トランジスタＭ１およびＭ２が、ハード・スイッチングによる低損失によって特徴付けられ、先に説明したように対称的スイッチである場合に特に有利である実施形態では、パイロット信号Ｖｄ１およびＶｄ２の活性化または不活性化パルスの時点と、測定ユニット５１が、電流制御素子２３および３３を通る電流、負荷抵抗Ｒｌを通る電流、および出力コンデンサＣｏを通る電流の１つまたは複数の変動、または入力ノードＩｎ１およびＩｎ２におけるノード電圧Ｖｉｎ１およびＶｉｎ２の変動を測定する時点との間に経過する時間に基づいて、遅延τｏｎ１、τｏｎ２、τｏｆｆ１、およびτｏｆｆ２の値を推定するように遅延推定ブロック６３を構成することが予想される。特に、入力ノードＩｎ１およびＩｎ２におけるノード電圧値Ｖｉｎ１およびＶｉｎ２の測定値に基づいて、スイッチング・オン遅延τｏｎ１およびτｏｎ２の値を推定するように遅延推定ブロック６３を構成することが特に有利であることができる。その理由は、たとえば、導通端子間の逆分極の存在下においても対向直列のトランジスタの対を使用する場合、無視できる影響の寄生ダイオードを備えたおよび／または本体ダイオードの影響が解消されるトランジスタを実装する電流制御素子２３および３３内では、電流は実質的にゼロであるためである。異なって言えば、入力ノードＩｎ１およびＩｎ２におけるノード電圧Ｖｉｎ１およびＶｉｎ２は、トランジスタＭ１およびＭ２が不活性化するまで実質的にゼロのままであるため、遅延推定ブロック６３は、有利には、電流制御素子２３および３３を通る電流、負荷抵抗Ｒｌを通る電流、および出力コンデンサＣｏを通る電流の１つまたは複数の測定値に基づいてスイッチング・オフ遅延τｏｆｆ１およびτｏｆｆ２の値を推定するように構成される。
【０１９５】
最後に、整流回路１０．２、ならびに対向直列に配置されたトランジスタの対に基づく、したがって本体ダイオードの自発的活性化の可能性がない整流回路１０．５および１０．６を効果的に使用して、入力電圧ΔＶｉｎを選択的に整流することができ、したがってトランジスタＭ１およびＭ２のスイッチング・オン時間の調整によって、または整流作動サイクルのスキップ（省略）によって、入力電圧ΔＶｉｎの波形を部分的に整流することが可能になることが強調されなければならない。換言すれば、制御モジュール５０は、入力電圧ΔＶｉｎの（たとえば、経時的に周期的に、または変換された連続的半波の所定の数に基づいて）選択された半波の整流を実施しないように、電流制御素子２３および３３内に備えられるトランジスタを制御する。この作動の方法により、提案される整流回路１０．２ならびに整流回路１０．５および１０．６が電圧整流器および減圧回路として同時に作用することが可能になり、コストを下げ、回路のコンパクト性を高めることを確実にする。さらに、対称的なスイッチング素子を備え、本体ダイオードの自発的活性化の可能性がない整流回路１０．７または１０．７’の（図示せず）変形形態における容量部Ｃｉｎ１およびＣｉｎ２ならびにインダクタンスＬ１およびＬ２の正しい調整を組み合わせることにより、（入力電圧ΔＶｉｎに対する）出力電圧Ｖｏの非常に多用途の減圧器／増圧器の機能を備え、入力電圧値ΔＶｉｎの幅広い範囲に対する負荷抵抗Ｒｌの正しい給電を、コスト効果が高く、コンパクトで簡単な方法で常に確実にすることができる、整流回路を作製することが可能であるという事実を本出願者は強調する。
【０１９６】
さらに、対向直列に配置されたトランジスタの対を備え、したがって本体ダイオードの自発的活性化の可能性がない整流回路１０．５および回路１０．６の変形形態において、Ｍ１およびＭ２に対応するトランジスタの対のスイッチング・オンの順序を逆転させるだけで、したがってノード電圧Ｖｉｎ１が負からゼロになり、正になる傾向があるときにＭ１をオンに切り替え、Ｍ１を通過する電流が負からゼロになり、正になる傾向があるときにＭ１をオフに切り替え、同様に、ノード電圧Ｖｉｎ２が負からゼロになり、正になる傾向があるときにＭ２をオンに切り替え、Ｍ２を通過する電流が負からゼロになり正になる傾向があるときにＭ２をオフに切り替えることにより、調整可能であるだけではなく負である出力電圧を送出することができる整流回路を作製することが可能であるという事実を本出願者は強調する。
【０１９７】
ノードＩｎ１とＩｎ２との間に印加された入力電圧ΔＶｉｎの進行に対するＭ１およびＭ２のスイッチング・オン順序、共振の存在、および場合によっては整流サイクルをスキップすることによって得られる入力電圧ΔＶｉｎの波形の部分的整流の組み合わせにより、トランジスタＭ１およびＭ２の制御を変更するだけで、入力電圧値ΔＶｉｎの正の倍数である最大値と、入力電圧値ΔＶｉｎの負の倍数である最小値との間（たとえばｎ×｜ΔＶｉｎＭＡＸ｜から−ｎ×｜ΔＶｉｎＭＡＸ｜）で可変である出力電圧Ｖｏを得ることを可能にすることが、強調されなければならない。
【０１９８】
好ましくは、実施される遅延推定手順、τｏｎ１、τｏｎ２、τｏｆｆ１、およびτｏｆｆ２に係わらず、遅延τｏｎ１、τｏｎ２、τｏｆｆ１、およびτｏｆｆ２の推定は、整流回路１０．３の全作動期間中に実施され、たとえば、回路の素子の作動温度の変動に追従して、整流回路の正常作動中に必要となり得る遅延τｏｎ１、τｏｎ２、τｏｆｆ１、およびτｏｆｆ２の値の変動も動的に補償する。
【０１９９】
応用
提案される整流回路１０は、その変形形態の各々において、特に絶縁されたタイプおよび絶縁されないタイプ両方の電力回路の分野において複数の応用を有する。
【０２００】
絶縁された電力回路間では、たとえば絶縁されたＡＣ／ＤＣおよびＤＣ／ＤＣ電源によくあるような、一次回路および二次回路が同じデバイス（または同じ搭載システム）の一部である絶縁された電力回路、たとえばフライバック、ＳＥＰＩＣタイプなどの回路内、および再充電および給電デバイス内に配置された一次エネルギ伝送回路と、給電または充電されるデバイス内に接続されるか、または一体化された二次エネルギ受信回路とが存在する無線エネルギ伝送システムによくあるような、一次回路および二次回路が物理的に別個のデバイス内に備えられるか、またはこれを構成する絶縁された電力回路内の両方において、本発明の実施形態による整流回路１０を効果的に使用できることが強調されなければならない。
【０２０１】
特に、本発明の実施形態による整流回路１０は、一次回路および二次回路が電気的に別個のものであり、互いに伝導式に、たとえば変圧器を通して結合された電力デバイス、すなわち専門用語では「誘導絶縁」としても示される回路解決策において効果的に使用することができる。
【０２０２】
この場合、インダクタＬ１およびＬ２は、センタータップ付き変圧器の二次巻線によって置き換えられる。センタータップ付き変圧器に基づく分野で知られている回路スキームに対して、提案されるシステムは、整流回路１０の真性遅延を補償することができる、入力ノードにおける電圧の効果的な整流を可能にして、より効果的および効率的な整流を確実にすると同時に、知られている回路スキームによって達せられ得る周波数よりも大幅に高い周波数において作動することを可能にする。
【０２０３】
さらに、本発明による整流回路は、出力電圧Ｖｏを、調節された効果的な方法で入力電圧ΔＶｉｎよりも増大させ、低下させ、または負にするように構成することができるため、電力デバイス、たとえば給電デバイス（または搭載給電システム）内で効果的に使用して、電圧／電流増大−減少段を実施することができる。有利には、そのような結果は、追加の段および／または構成要素を必要とせず、また、整流回路１０内にさらなる損失を導入することなく、本発明の実施形態による整流回路１０によって得られる。
【０２０４】
さらに、本発明による整流回路、特に整流回路１０．９または同様に多くの出力分岐が内部に実装される整流回路１０．１〜１０．８の変形形態を電力デバイス内、たとえば給電デバイス内で使用して、相互に独立した異なる負荷を給電するのに有用な、正または負を問わない複数の出力電圧を提供することができる。
【０２０５】
さらに、本発明の実施形態による整流回路１０を、一次回路および二次回路が物理的に別個であり、互いに容量式に、たとえば干渉アーマチュアを通して結合された電力デバイス、すなわち専門用語では「容量絶縁」としても示される回路解決策において効果的に使用することができる。一次と二次との間のそのような容量絶縁は、従来の絶縁されたＡＣ／ＤＣおよびＤＣ／ＤＣエネルギ変換システムのかさばり、損失、およびコストを実質的に低減し、特に変圧器および／またはコイルの必要性を取り除くことができる。
【０２０６】
容量絶縁を有する電力デバイス７０の一例が、図１１に示される。図１１の非限定的な例では、ダイオードＤ１およびＤ２を有さず、入力コンデンサＣｉｎ１およびＣｉｎ２を有する整流回路１０．２が、整流回路１０．７に関連して上記で説明されている。整流回路１０．２は、通常数百ｋＨｚ、ＭＨｚ程度、またはさらには数百ＭＨｚの傾向もある高周波発電機７２が接続された入力コンデンサＣｉｎ１およびＣｉｎ２を通して励起される。
【０２０７】
当業者は、電力デバイス７０が、知られている整流回路によって限定される、変圧器を備えた、知られている絶縁された電力デバイスの作動周波数より実質的に高い周波数で作動できることを理解するであろう。特に、電力デバイス７０の容量絶縁は、入力コンデンサＣｉｎ１およびＣｉｎ２が理想的な挙動に近づく高い作動周波数に達することにより、知られている電力デバイスよりも実質的に良好である。
【０２０８】
諸実施形態では、高周波発電機７２は、たとえば、ブリッジＨ、ハーフブリッジ、またはさらには、クラスＥ、もしくは逆クラスＥ、クラスＦ、もしくは逆クラスＦ、Ｅ／Ｆ、共振Ｄ、Ｈ、もしくは他のものなどの共振スキームに基づく、線形またはスイッチング増幅器を備えることができる。このデバイスに付加された二次回路に伝達される電力の可能性のある他の共振または変調リアクタンスによって、本発明の実施形態による整流回路を大きく変える必要はない。
【０２０９】
電力デバイス７０は、絶縁されたＤＣ−ＤＣ回路および絶縁されたＡＣ−ＤＣ回路の両方として効果的に実装可能であり、したがって給電回路を、非常に高い作動周波数によって特にコンパクトであり、効率的である解決策に置き換えることができる。
【０２１０】
最終的には、提案される整流回路が作動する前述の周波数において、整流部分が、従来、高周波数電圧コンバータにおいて最も重要な短絡であるため、インダクタＬ１およびＬ２の値が、極めて低い値およびサイズ、たとえば数百ｎＨ以下まで、すなわち強磁性材料、たとえばフェライトから構成されたコアの必要性を解消し、したがってこれらに関連する損失も低減する点までいかにして減少するかを本出願者は強調する。
【０２１１】
当然ながら、整流回路１０．１〜１０．９の任意の実施形態を、ここで考慮する整流回路１０．２の代替策として、上記で説明したような電力デバイス７０内に実装することができる。特に、電力デバイス７０に実質的に対応する電力デバイスを、ＭＯＳＦＥＴタイプのトランジスタによって対称挙動を得るのに適した技術を実施し、特に寄生ダイオードによって引き起こされる負の影響を切り離す整流回路１０．５および１０．６を使用することによって得ることができる。
【０２１２】
本発明の実施形態による整流回路１０は、無線エネルギ伝送システム、したがって一次伝送回路および二次受信回路が物理的および電気的に別個のデバイス内に配置される回路内での使用に特に適している。
【０２１３】
通常、無線エネルギ伝送システムでは、二次回路、または受信回路に、受信素子、および受信素子によって受信されるエネルギを負荷に給電するのに有用な整流回路が、装備される。
【０２１４】
整流回路１０は、誘導性タイプ、容量性タイプ、および無線周波数タイプの無線エネルギ伝達システムでの使用に適している。
【０２１５】
誘導伝送
エネルギの誘導伝送に基づくシステムでは、伝送および受信素子は、通常、作動周波数において主に誘導挙動を有するリアクタンス、通常は伝送回路からおよび受信回路にエネルギを伝送するために互いに結合されたコイルである。
【０２１６】
本発明の一実施形態では、（図１２に示す）誘導性タイプの無線エネルギ伝送システム８０の誘導性レシーバ回路８１は、上記で説明した実施形態の１つのよる整流回路１０、たとえば整流回路１０．３を備える。好ましくは、各誘導素子は、それぞれの受信コイルＬ１およびＬ２を備える。さらにより好ましくは、コイルＬ１およびＬ２は、通常、互いに重複することができ、またはいずれの場合も、伝送回路８２によって生成される磁場によっていずれも衝突されるような形状を有する。
【０２１７】
コイルＬ１に対するコイルＬ２の巻き方向を変更するだけで、整流ダイオードＤ１およびＤ２および／またはトランジスタＭ１およびＭ２を同時に活性化するように、またはダイオードＤ１およびＤ２および／またはトランジスタＭ１およびＭ２を交互に活性化するように受信コイルＬ１およびＬ２を巻くことが可能であることに留意されたい。詳細には、出力電圧Ｖｏの振動を最小化し、したがって電圧リップルを低減するのに有用である、ダイオードＤ１およびＤ２および／またはトランジスタＭ１およびＭ２の交互の作動を得るために、コイルＬ１およびＬ２は、図１２の詳細Ｂに示すように、第２のコイルＬ２が第１のコイルＬ１に実質的に連続的であるように巻かれる。異なって言えば、回路の正しい作動に必要なコイルＬ１およびＬ２の総インダクタンス値を最小化するのに有用である、ダイオードＤ１およびＤ２および／またはトランジスタＭ１およびＭ２の同時の作動を得るために、コイルＬ１およびＬ２は、図１２の詳細Ａに示すように、第２のコイルＬ２が第１のコイルＬ１に接続されるように巻かれる。
【０２１８】
したがって、本発明による誘導性レシーバ回路８１により、直列および並列両方の共振性、ならびに非共振性の誘導結合に基づいて無線エネルギ伝送システム内の損失を大きく低減することが可能になり、それによって損失を大きく低減し、作動周波数を実質的に増大させることが可能になり、したがって小型化および効率性に関する大きな利点を確実にする。
【０２１９】
そのような利点は、とりわけ以下が特に明白である複数の態様にリンクされる。本発明の実施形態による整流回路１０は、類似のタイプの知られている回路よりも、整流に必要な直列のデバイスの数が低減されるため、知られている回路、たとえばダイオードまたはトランジスタより、整流デバイス内の損失を低減することを確実にする。さらに、本発明の実施形態による整流回路１０は、これが電圧レギュレータとして、また、必要である場合、追加の大きな損失を導入することなく複数の出力レギュレータとしても作用するため、無線レシーバの段数の低減を可能にする。さらに、整流回路１０により、同じ出力電圧に対してコイル上を流れる電流ＲＭＳを低減することが可能になり、したがってコイル内の抵抗損および表皮効果も低減する。最後に、整流回路１０は、フェライトの使用を必要とせず、これらのヒステリシスによる損失をこうして解消する。
【０２２０】
容量性伝送
エネルギの容量性伝送に基づくシステムでは、伝送および受信素子は、通常、たとえば、コンデンサのアーマチュアとして作動するように一緒にされる一次（または伝送）回路および二次（または受信）回路上にそれぞれ配置された、たとえば金属製の伝導プレートである。
【０２２１】
エネルギの容量性伝送に基づくシステム９０のための有利な構造は、複数の伝送プレート１０１を装備した一次回路９１を備える。この伝送プレートは、たとえば図１３の例で示すような二次回路９２内に備えられた、整流回路１０のそれぞれの入力ノードＩｎ１およびＩｎ２にそれぞれが接続された受信プレート、たとえばプレート１０３．１および１０３．２の単一の対より小型であり、数が多い。
【０２２２】
無線エネルギ伝送システム９０は容量性結合に基づき、このシステム内では、伝送回路９１は、複数の伝送プレート１０１を備える。これらの伝送プレートは、第１の受信プレート１０３．１に結合される場合は同位相の電圧波によって、またはこれらが第２の受信プレート１０３．２に結合される場合は逆位相またはいずれにおいても異なる電圧によって励起される。このようにして、システム９０を、一次回路９１と二次回路９２との間の相対位置から独立させることが可能であり、したがって、一次回路９１は、デバイスに備えられる、形状および電力において互いに非常に異なる２つ以上の二次回路９２に完全に独立的に給電することができる。
【０２２３】
システム９０は、単一の伝送プレート１０１を高い作動周波数で励起することによって高周波数において作動することができ（これは、通常、各アーマチュアのすべての励起スイッチが特に小さく、すばやく、そして励起スイッチすべての中で損失を分散させるようなものであるために可能であり）、その後、本発明の実施形態による整流回路１０により、二次回路９２が追従することができる。
【０２２４】
したがって、提案されるシステム９０は、作動の周波数および効率性において大幅な増大を可能にして、周波数における性能に関してシステムのボトルネックであり、すなわち重要な素子である、容量性タイプの任意の他の知られている無線エネルギ伝送システムによって達成できない性能を、受信回路内に備えられる整流回路が可能にする。
【０２２５】
無線周波数の伝送
長距離にわたる伝送において特に適切である無線周波数エネルギ伝送に基づくシステムでは、伝送および受信素子は、単一の、またはアンテナのマトリクスとして作製されたアンテナを備える。
【０２２６】
図１４に示すように、システム１１０は、伝送アンテナ１２１を備える伝送回路１１３を備え、一方で受信回路１１６は、整流回路１０．３と、受信アンテナ１２３とを備える。そのようなアンテナ１２３は、整流回路１０．３のノードＩｎ１のような入力ノードの１つに結合される。
【０２２７】
この場合においても、レシーバ回路１１６内に備えられた整流回路１０．３は通常、重要な素子である。無線周波数伝送システムの高い作動周波数の場合、整流回路１０．３は、特に有用であり、効果的であり、システム１１０の性能を知られている解決策より改善することを可能にする。
【０２２８】
代替の実施形態では、好ましくは出力分岐４０に並列の複数の回路分岐を備える変更されたレシーバ回路１１６’が予想される。各回路分岐は、インダクタＬ１〜Ｌｎ、トランジスタＭ１〜Ｍｎ、およびさらにはコンデンサＣ１〜Ｃｎのようなリアクタンス素子と、アンテナＡ１〜Ａｎとを備える。各インダクタＬ１〜ＬｎおよびコンデンサＣ１〜Ｃｎの対は、異なる周波数において共振するようにサイズ設定される。さらに、それぞれの対応するアンテナＡ１〜Ａｎは、対応するインダクタＬ１〜ＬｎおよびコンデンサＣ１〜Ｃｎの対によって規定される共振周波数の無線周波数信号を受信するようにサイズ設定される。レシーバ回路１１６’のこの変形形態は、したがって、それぞれのアンテナＡ１〜Ａｎを備えたｎ回路分岐のマトリクスまたは配列を備え、アンテナは、レシーバ回路によって傍受される無線周波数信号の広い吸収スペクトルを確保するそれぞれの周波数または周波数の帯域を受信するように調整される。これは、環境発電に基づくシステムにおいてレシーバ回路１１６’を使用する場合に特に有用である。その理由は、レシーバ回路１１６’は、広いスペクトルを有する無線周波数信号に関連付けられたエネルギを変換するのに適しているためである。
【０２２９】
当然ながら、無線エネルギ伝達システム８０、９０およびエネルギの無線周波数伝送に基づくシステム１１０の、電力デバイス７０の代替のバージョンが、本発明の実施形態による整流回路１０．１〜１０．９のいずれか１つを備えて実施され得る。
【０２３０】
結論として、上記で説明したすべての実施形態およびすべての回路において、そうでないことが明示的に提供されるもの（たとえば図１２に示すもの）を除き、誘導素子Ｌ１およびＬ２のそれぞれを、磁気的に遮断されたインダクタ、すなわち、任意の他の構成要素に磁気的に結合されずに電流の通過時に磁場を生成することができる電気構成要素（インダクタ）によって構成することができることを明記することが望ましい。
【０２３１】
いずれの場合も、（図１２のものを含む）現在の論議において説明するすべての実施形態では、誘導素子Ｌ１およびＬ２は、変圧器の巻線によって構成されず、および／またはこれを含まない。
【０２３２】
換言すれば、上記で説明した実施形態のいずれも、整流回路が変圧器を備えることを規定しない。
【０２３３】
こうして考えられる本発明は、本発明の概念が対象とするすべての数多くの改変および変形を行うことができる。
【０２３４】
たとえば、整流回路、およびそのような整流回路の１つを備える、電力デバイス、無線エネルギ伝達システムおよびエネルギの無線周波数伝送に基づくシステムを、別個の構成要素で作製することができ、システムオンチップ内に一体化することができ、または別個の一体化された構成要素の組み合わせから作製することができる。
【０２３５】
さらに、詳細のすべては、他の技術的に等価の要素によって置き換えられ得る。
【０２３６】
実際、使用される材料、ならびに可能な形状およびサイズは、臨機応変であることができるが、この理由のために、特許請求の範囲の保護の範囲から逸出しないものとする。
【図１】
2021506208.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図８Ａ】
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【図８Ｂ】
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【図９】
2021506208.tif 000013
【図１０Ａ】
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【図１０Ｂ】
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【図１１】
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【図１２】
2021506208.tif 000017
【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【手続補正書】
【提出日】令和1年12月16日(2019.12.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
出力ノード（Ｏｕｔ）と基準ノード（ＧＮＤ）との間に並列にある第１の回路分岐（２０）および第２の回路分岐（３０）を備える整流回路（（１０，１０．１〜１０．９）であって、
各回路分岐（２０，３０）が、電流制御素子（２３，３３）に直列である誘導素子（Ｌ１，Ｌ２）と、該誘導素子（Ｌ１，Ｌ２）と前記電流制御素子（２３，３３）との間に配置された入力ノード（Ｉｎ１，Ｉｎ２）とを備え、経時的に可変である入力電圧（ΔＶｉｎ）が、前記整流回路の作動中、前記入力ノード（Ｉｎ１，Ｉｎ２）間に印加され、
各電流制御素子（２３，３３）が、前記基準ノード（ＧＮＤ）に接続された第１の導通端子及び各前記入力ノード（Ｉｎ１，Ｉｎ２）に接続された第２の導通端子を有するトランジスタ（Ｍ１，Ｍ２）と、前記基準ノード（ＧＮＤ）に接続されるアノード及び各前記入力ノード（Ｉｎ１，Ｉｎ２）に接続されるカソードと、を備え、
前記トランジスタ（Ｍ１，Ｍ２）が、前記ダイオード（Ｄ１，Ｄ２）に並列である整流回路。
【請求項２】
各トランジスタ（Ｍ１，Ｍ２）が、好ましくはタイプｎまたは代替的にはタイプｐのケイ素電界効果トランジスタ、好ましくは高い電子移動度を有する、好ましくはＧａＮ、ＧａＡｓ、ＡｌＧａＮ、ＡｌＧａＡｓ、ＩｎＧａＮ、ＩｎＧａＡｓ、ＳｉＣの電界効果トランジスタＨＥＭＴ、バイポーラトランジスタ、絶縁ゲートバイポーラトランジスタまたはＩＧＢＴから選択される請求項１に記載の整流回路（１０，〜１０．９）。
【請求項３】
各トランジスタ（Ｍ１，Ｍ２）が、電界効果トランジスタであり、該電界効果トランジスタのソース端子が、前記基準ノード（ＧＮＤ）に接続され、前記電界効果トランジスタのドレイン端子が、各前記入力ノード（Ｉｎ１，Ｉｎ２）に接続される請求項２に記載の整流回路（１０，１０．１〜１０．９）。
【請求項４】
各電流制御素子（２３，３３）が、さらなるトランジスタ（Ｍ３，Ｍ４）を備え、該さらなるトランジスタ（Ｍ３，Ｍ４）が、各前記トランジスタ（Ｍ１，Ｍ３）に逆直列で接続される請求項１または２に記載の整流回路（１０，１０．１〜１０．９）。
【請求項５】
容量素子（Ｃｏ）および負荷素子（Ｒｌ）が、前記整流回路（１０，１０．１〜１０．９）の前記出力ノード（Ｏｕｔ）と前記基準ノード（ＧＮＤ）との間に並列に結合される、請求項１から４のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項６】
さらなる電流制御素子（４３）を提供し、該さらなる電流制御素子が、互いに並列の前記容量素子（Ｃｏ）および前記負荷素子（Ｒｌ）に直列に接続されたトランジスタ（Ｍ５，Ｍ６．１〜Ｍ６．ｎ）を備え、該トランジスタ（Ｍ５，Ｍ６．１〜Ｍ６．ｎ）は、前記容量素子（Ｃｏ）と前記負荷素子（Ｒｌ）との間の並列部に直列に、前記出力ノード（Ｏｕｔ）と前記基準ノード（ＧＮＤ）との間に接続される請求項５に記載の整流回路（１０，１０．１〜１０．９）。
【請求項７】
前記回路分岐（２０，３０）の前記入力ノード（ＩＮ１，Ｉｎ２）に接続された容量素子（Ｃｐ）を備える請求項１から６のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項８】
前記容量素子（Ｃｐ）が、前記誘導素子（Ｌ１，Ｌ２）と組み合わせて所定の共振周波数を規定するようにサイズ設定される、請求項５に記載の整流回路（１０，１０．１〜１０．９）。
【請求項９】
前記入力電圧（ΔＶｉｎ）を受信するための一対の入力端子（Ｔｉｎ１，Ｔｉｎ２）を備え、各回路分岐（２０，３０）が、前記入力ノード（ＩＮ１，Ｉｎ２）および各入力端子（Ｔｉｎ１，Ｔｉｎ２）に接続されたデカップリング素子（Ｃｉｎ１，Ｃｉｎ２）を備える請求項１から８のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１０】
各デカップリング素子（Ｃｉｎ１，Ｃｉｎ２）が、各容量素子（Ｃｉｎ１，Ｃｉｎ２）を備え、該容量素子（Ｃｉｎ１，Ｃｉｎ２）が、前記誘導素子（Ｌ１，Ｌ２）と組み合わせて、所定の共振周波数を規定するようにサイズ設定される請求項７に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１１】
制御モジュール（５０）を備え、各トランジスタ（Ｍ１，Ｍ２）が、各パイロット信号（Ｖｄ１，Ｖｄ２）を受信するための前記制御モジュール（５０）に接続された制御端子を備え、前記制御モジュール（５０）が、
前記回路のノードおよび前記整流回路の素子からの少なくとも１つにおいて電圧および電流からの少なくとも１つの値を測定するのに適した測定ユニット（５１）と、
トランジスタ（Ｍ１，Ｍ２）毎に対して測定された少なくとも１つの値に基づいてパイロット信号（Ｖｄ１，Ｖｄ２）を生成し、該パイロット信号（Ｖｄ１，Ｖｄ２）を各前記トランジスタ（Ｍ１，Ｍ２）の前記制御端子に供給するのに適したパイロット・ユニット（５３）と、を備える請求項１から１０のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１２】
前記測定ユニット（５１）が、
前記第１の回路分岐（２０）の前記入力ノード（Ｉｎ１）における電圧、
前記第１の回路分岐（２０）の前記電流制御素子（２３）を流れ抜ける電流、
前記第１の回路分岐（２０）の前記電流制御素子（２３）によって吸収される電力、
前記第２の回路分岐（３０）の前記入力ノード（Ｉｎ２）における電圧、
前記第２の回路分岐（３０）の前記電流制御素子（３３）を流れ抜ける電流、
前記第２の回路分岐（３０）の前記電流制御素子（３３）によって吸収される電力、および
前記整流回路（１０，１０．１〜１０．９）の前記出力ノード（Ｏｕｔ）における電圧からの少なくとも１つを測定するように構成される請求項１１に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１３】
前記測定ユニット（５１）が、
前記負荷素子（Ｒｌ）を流れ抜ける電流、
前記容量素子（Ｃｏ）を流れ抜ける電流、および
前記負荷素子（Ｒｌ）によって吸収される電力からの少なくとも１つを測定するように構成される請求項１２および５に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１４】
前記制御モジュール（５０）が、前記出力ノード（Ｏｕｔ）、前記パイロット・ユニット（５３）、および前記測定ユニット（５１）に接続された給電ユニット（５６）を備え、該給電ユニット（５６）が、前記出力ノード（Ｏｕｔ）からエネルギを吸収し、前記エネルギを前記パイロット・ユニット（５３）および前記測定ユニット（５１）にこれらの作動のために供給する請求項１１から１３のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１５】
前記制御モジュール（５０）が、給電ユニット（５６）を備え、該給電ユニットは、入力ノード（Ｉｎ１，Ｉｎ２）および前記給電ユニット（５６）に接続されたダイオード（Ｄ３）ならびに前記給電ユニット（５６）および前記基準ノード（ＧＮＤ）に接続されたコンデンサ（Ｃ３）を介して前記入力ノード（Ｉｎ１，Ｉｎ２）に接続され、前記給電ユニット（５６）が、前記パイロット・ユニット（５３）および前記測定ユニット（５１）にも接続され、前記給電ユニット（５６）が、前記入力ノード（Ｉｎ１，Ｉｎ２）からエネルギを吸収し、該エネルギを前記パイロット・ユニット（５３）および前記測定ユニット（５１）にこれらの作動のために供給する、請求項１１から１３のいずれか一項に記載の整流回路（１０，１０．１〜１０．９，１０．２，１０．３，１０．４，１０．５，１０．６）。
【請求項１６】
前記給電ユニット（５６）が、低ドロップアウト・レギュレータまたはＬＤＯレギュレータを備える請求項１４または１５に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１７】
前記パイロット・ユニット（５３）が、
前記それぞれのトランジスタ（Ｍ１，Ｍ２）に供給された前記パイロット信号（Ｖｄ１，Ｖｄ２）のスイッチング、および前記少なくとも１つの測定された値に基づく前記整流回路の対応する応答に関連する少なくとも１つの遅延を推定するのに適した遅延推定ブロック（６３）と、
前記特定された遅延に基づいてトランジスタ（Ｍ１，Ｍ２）毎に前記パイロット信号（Ｖｄ１，Ｖｄ２）を生成するのに適したロジック・ブロック（６１）と、を備える請求項１１から１６のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１８】
前記パイロット・ブロック（６１）が、前記少なくとも１つの測定された値および前記特定された遅延に基づいてトランジスタ（Ｍ１，Ｍ２）毎に前記パイロット信号（Ｖｄ１，Ｖｄ２）を生成するのに適する請求項１７に記載の整流回路（１０，１０．１〜１０．９）。
【請求項１９】
前記遅延推定ブロック（６３）が、各前記トランジスタ（Ｍ１，Ｍ２）を活性化するのに適した、前記パイロット信号（Ｖｄ１，Ｖｄ２）の第１のスイッチング、および該第１のスイッチングに対する前記回路の対応する応答に関連する活性化遅延を推定するように構成される請求項１７または１８に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２０】
前記遅延推定ブロック（６３）が、各前記トランジスタ（Ｍ１，Ｍ２）をオフに切り替えるのに適した、前記パイロット信号（Ｖｄ１，Ｖｄ２）の第２のスイッチング、および該第２のスイッチングに対する前記整流回路の対応する応答に関連するスイッチング・オフ遅延を推定するように構成される請求項１９に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２１】
前記ロジック・ブロック（６１）が、少なくとも１つの所定の第１のパイロット試験信号および第２のパイロット試験信号を生成し、これらを前記第１の回路分岐（２０）の前記トランジスタ（Ｍ１）および前記第２の回路分岐（３０）の前記トランジスタ（Ｍ２）にそれぞれ供給するように構成され、前記遅延推定ブロック（６３）が、前記パイロット試験信号に対する前記整流回路の応答における遅延を推定するように構成される請求項１７から２０のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２２】
前記ロジック・ブロック（６１）が、前記制御モジュール（５０）の活性化時に前記パイロット試験信号を生成するように構成される請求項２１に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２３】
前記ロジック・ブロック（６１）が、前記遅延推定ブロック（６３）によって特定された前記遅延を補償するように、事前に前記パイロット信号の生成を起こさせるように構成される請求項１７から２２のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２４】
前記ロジック・ブロック（６１）が、各電流制御素子（２３，３３）によって吸収される電力を最小化するように、前記遅延を補償するように構成される、請求項２３に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２５】
前記ロジック・ブロック（６１）が、前記負荷素子（Ｒｌ）によって吸収される電力を最大化するように、前記遅延を補償するように構成される請求項２４に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２６】
前記入力電圧（ΔＶｉｎ）が、周期的に交番する、相反する半波を備える経時的に可変な電圧であり、各回路分岐（２０，３０）が、前記入力電圧（ΔＶｉｎ）の各半波を連続的な出力電圧（ＶＯｕｔ）に変換するのに適しており、前記パイロット・ユニット（５３）が、前記入力電圧（ΔＶｉｎ）の各前記半波の変換を選択的に阻害するように、トランジスタ（Ｍ１，Ｍ２）毎に前記パイロット信号（Ｖｄ１，Ｖｄ２）を生成するように構成される請求項１１から２５のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２７】
各誘導素子（Ｌ１，Ｌ２）が、磁気的に絶縁されたインダクタである請求項１から２６のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）。
【請求項２８】
請求項１から２７のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）を備える電力デバイス（７０）。
【請求項２９】
請求項１から２７のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）を備える誘導性レシーバ回路（８０）であって、各誘導素子（Ｌ１，Ｌ２）が、各受信コイル（Ｌ１，Ｌ２）を備える誘導性レシーバ回路。
【請求項３０】
前記コイル（Ｌ１，Ｌ２）が、互いに重複する請求項３３に記載の誘導性レシーバ回路（８０）。
【請求項３１】
請求項１から２７のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）を備える容量性レシーバ回路（９０）であって、前記入力ノード（Ｉｎ１，Ｉｎ２）のそれぞれが、各伝導受信プレート（１０３．１，１０３．２）に結合される容量性レシーバ回路。
【請求項３２】
請求項１から２７のいずれか一項に記載の整流回路（１０，１０．１〜１０．９）を備える無線周波数レシーバ回路（１１０）であって、前記入力ノード（Ｉｎ１，Ｉｎ２）の少なくとも１つが、アンテナ（１２３）に結合される無線周波数レシーバ回路。
【請求項３３】
各アンテナに結合された少なくとも１つの追加の回路分岐を備え、各分岐が、各周波数において共振する各インダクタおよびコンデンサの対を備える請求項３２に記載の無線周波数レシーバ回路。
【国際調査報告】
2021506208.tif 000021
2021506208.tif 000022