(57)【要約】チップ表面ベース・デバイス構造は、第１の超電導層と結合された結晶シリコンを含む基板であり、第１の超電導層が、結晶シリコンを含む第２の基板と結合された、基板を備える。また、一実施態様において、チップ表面ベース・デバイス構造は、基板のエッチング領域中に位置付けられた縦型ジョセフソン接合であり、第１の超電導層、トンネル障壁層、および上部超電導層を含む、縦型ジョセフソン接合を備える、縦型ジョセフソン接合超電導デバイス。
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【特許請求の範囲】
【請求項１】
チップ表面ベース・デバイス構造であって、
第１の超電導層と物理的に結合された結晶シリコンを含む基板であり、前記第１の超電導層が、結晶シリコンを含む第２の基板と物理的に結合された、前記基板と、
前記基板のエッチング領域中に位置付けられた縦型ジョセフソン接合であり、前記第１の超電導層、トンネル障壁層、および上部超電導層を含む、前記縦型ジョセフソン接合と、
を備えた、チップ表面ベース・デバイス構造。
【請求項２】
前記基板の前記エッチング領域中にビアをさらに備えた、請求項１に記載のチップ表面ベース・デバイス構造。
【請求項３】
前記トンネル障壁層が、前記第１の超電導層または前記第１の超電導層と物理的に結合された第２の超電導層の少なくとも一方上に位置付けられた、請求項１に記載のチップ表面ベース・デバイス構造。
【請求項４】
前記縦型ジョセフソン接合が、前記トンネル障壁層の上方に堆積された第３の超電導層を含む、請求項１に記載のチップ表面ベース・デバイス構造。
【請求項５】
前記第１の超電導層が、前記縦型ジョセフソン接合の第１の電極を含み、前記第１の超電導層から見て前記トンネル障壁層の反対側に位置付けられた前記上部超電導層が、前記縦型ジョセフソン接合の上部電極を含む、請求項１に記載のチップ表面ベース・デバイス構造。
【請求項６】
前記縦型ジョセフソン接合が、前記第１の超電導層または第２の超電導層を含む第１の電極と、前記上部超電導層を含む第２の電極とを含む、請求項１に記載のチップ表面ベース・デバイス構造。
【請求項７】
前記第１の超電導層が、前記基板と前記第２の基板との間に位置付けられて両者を結合する、請求項１に記載のチップ表面ベース・デバイス構造。
【請求項８】
前記第１の超電導層および前記トンネル障壁層の上方または第２の超電導層および前記トンネル障壁層の上方に第３の超電導層が堆積された、請求項１に記載のチップ表面ベース・デバイス構造。
【請求項９】
結晶シリコンを含む基板を、第１の超電導層と物理的に結合することと、
前記第１の超電導層を、結晶シリコンを含む第２の基板と物理的に結合することと、
前記基板をエッチングすることと、
前記第１の超電導層、トンネル障壁層、および上部超電導層を含む縦型ジョセフソン接合を前記基板の前記エッチングにおいて構成することと、
を含む方法。
【請求項１０】
スパッタリング、蒸着、原子層堆積、成長、化学修飾、および酸化から成る群内のプロセスを実行することによって前記トンネル障壁層を堆積させることをさらに含む、請求項９に記載の方法。
【請求項１１】
前記第１の超電導層と前記トンネル障壁層との間に第２の超電導層を堆積させることをさらに含む、請求項９に記載の方法。
【請求項１２】
前記第２の超電導層の高さが、前記基板の前記エッチングの第２の高さよりも小さく、前記第２の高さが、前記基板の前記エッチングの構成時の前記エッチングの初期高さを含む、請求項１１に記載の方法。
【請求項１３】
第３の超電導層を前記トンネル障壁層上に堆積させることをさらに含む、請求項１２に記載の方法。
【請求項１４】
前記第２の超電導層および前記第３の超電導層が、異なる種類である、請求項１３に記載の方法。
【請求項１５】
化学機械的平坦化の実行によって、前記第３の超電導層の一部を除去することをさらに含む、請求項１３に記載の方法。
【請求項１６】
マスクおよび反応性イオン・エッチングを使用してビアを構成することと、
前記ビア内に前記縦型ジョセフソン接合を構成することと、
をさらに含む、請求項９に記載の方法。
【請求項１７】
チップ表面ベース・デバイス構造であって、
超電導層の第２の部分と結合され、基板に対して物理的に結合された前記超電導層の第１の部分であり、前記超電導層の前記第２の部分が、第２の基板に対して物理的に結合された、前記超電導層の前記第１の部分と、
前記基板のエッチング領域中に位置付けられた縦型ジョセフソン接合であり、トンネル障壁層および上部超電導層を含む、前記縦型ジョセフソン接合と、
を備えた、チップ表面ベース・デバイス構造。
【請求項１８】
前記トンネル障壁層が、前記超電導層上に形成された、請求項１７に記載のチップ表面ベース・デバイス構造。
【請求項１９】
前記縦型ジョセフソン接合が、前記超電導層の上方および前記トンネル障壁層の下方に位置付けられた第２の超電導層を含む、請求項１７に記載のチップ表面ベース・デバイス構造。
【請求項２０】
前記第１の超電導層および第２の超電導層が、前記縦型ジョセフソン接合の電極を含む、請求項１９に記載のチップ表面ベース・デバイス構造。
【請求項２１】
結晶シリコン基板に対して物理的に結合された超電導層の第１の部分を、第２の結晶シリコン基板と物理的に結合された前記超電導層の第２の部分と結合することであり、前記結晶シリコン基板、前記超電導層、および前記第２の結晶シリコン基板が、シリコン・オン・メタル（ＳＯＭ）ベースを含む、前記結合することと、
前記超電導層、トンネル障壁層、および第２の超電導層を含む縦型ジョセフソン接合を前記結晶シリコン基板のエッチングにおいて構成することと、
を含む方法。
【請求項２２】
前記縦型ジョセフソン接合が、ビア内に形成され、
化学機械的平坦化の実行によって、前記ビアの外側に位置付けられた前記第２の超電導層の部分を除去することをさらに含む、請求項２１に記載の方法。
【請求項２３】
化学機械的平坦化の実行によって、前記ビアの外側に位置付けられた前記トンネル障壁層の部分を除去することをさらに含む、請求項２２に記載の方法。
【請求項２４】
前記ビアの外側に位置付けられた前記トンネル障壁層の前記部分を除去した後、第３の超電導層を前記結晶シリコン基板上に堆積させることをさらに含む、請求項２３に記載の方法。
【請求項２５】
チップ表面ベース・デバイス構造であって、
第１の超電導層と物理的に結合された結晶シリコンを含む基板であり、前記第１の超電導層が、結晶シリコンを含む第２の基板と物理的に結合された、前記基板と、
前記基板のエッチングにおいて構成された縦型ジョセフソン接合と、
を備えた、チップ表面ベース・デバイス構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には超電導デバイスに関し、より詳細には、シリコン・オン・メタル（ＳＯＭ）基板を用いた縦型ジョセフソン接合（vertical Josephson junction）超電導デバイスの製造に関する。
【背景技術】
【０００２】
量子コンピューティングは一般的に、演算および情報処理機能の実行を目的とした量子力学的現象の利用である。量子コンピューティングは、一般的にトランジスタを用いて２進数の値で動作する古典的コンピューティングに対比して考えることができる。すなわち、古典的コンピュータが０または１のビット値で動作し得る一方、量子コンピュータは、０および１の重ね合わせを含む量子ビットで動作し、複数の量子ビットをエンタングル可能であるとともに、干渉を利用して演算結果を求める。
【０００３】
量子コンピューティングのハードウェアは、古典的コンピューティングのハードウェアと異なる可能性がある。特に、超電導量子回路は一般的に、半導体デバイス中に製造可能なジョセフソン接合に依拠する。ジョセフソン接合は一般的に、超電導電流（supercurrent）のジョセフソン効果をもたらすものであるが、この場合の電流は、電圧の印加なく、ジョセフソン接合を横切って無制限に流れ得る。後述の通り、ジョセフソン接合は、たとえばトンネル障壁によって、２つの超電導体（superconductors：抵抗なく電気を通す材料であり超伝導体ともいう）を弱く結合させることにより形成可能である。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来技術のいくつかのジョセフソン接合は、斜め蒸着を用いて実現可能である。斜め蒸着を用いた従来技術のジョセフソン接合の製造に関する問題として、斜め蒸着手法は、２００ｍｍまたは３００ｍｍのウェハ等、大型の基板上に不均一な結果をもたらし得ることから、スケーラブルではない点が考えられる。斜め蒸着によって実現されるジョセフソン接合は、超電導電流が大きく変動し得る。斜め蒸着によって実現されるジョセフソン接合は、リフトオフ・プロセスにより構成され得るが、これによって、残留超電導層の縁部にフレアが生じ、（レジストすなわちハード・マスクのプロファイルにアンダーカットを使用する場合）ジョセフソン接合の近くに１つまたは複数の浮遊超電導島部が形成され、斜め蒸着におけるアンダーカットおよび微小位置ずれを原因とする任意の接合変動がもたらされ得る（これにより、臨界電流が変動する）。また、斜め蒸着に関する問題として、材料および堆積手法の両者の選択肢の数が限られ点が挙げられる。
【０００５】
また、単一磁束量子（ＳＦＱ）コンピューティングに用いられるジョセフソン接合も存在し、これは縦型も可能であるが、量子コンピューティングに適する以上の関連損失をもたらす問題も発生し得る。このＳＦＱ接合に伴う関連損失としては、損失正接が不十分な周囲の誘電体による損失およびトンネル障壁における損失の両者が挙げられる。また、ＳＦＱ接合は一般的に、量子ビット（キュービット）接合よりも大きい面積を有する。
【課題を解決するための手段】
【０００６】
以下は、本発明の１つまたは複数の実施形態の基本的な理解を可能にする概要を提示する。この概要は、主要または重要な要素の識別を意図したものでもなければ、特定の実施形態または特許請求の範囲の如何なる範囲の規定を意図したものでもない。その唯一の目的は、以下に提示するより詳細な説明への導入として、簡単な形態の概念を提示することである。本明細書に記載の１つまたは複数の実施形態においては、縦型ジョセフソン接合超電導デバイスをもたらすデバイス、システム、チップ表面ベース・デバイス構造、コンピュータ実装方法、装置、またはコンピュータ・プログラム製品、あるいはその組合せを説明する。
【０００７】
一実施形態によれば、チップ表面ベース・デバイス構造が提供される。一例において、このチップ表面ベース・デバイス構造は、第１の超電導層と物理的に結合された結晶シリコンを含む基板であり、第１の超電導層が、結晶シリコンを含む第２の基板と物理的に結合された、基板を備える。１つまたは複数の実施態様において、このチップ表面ベース・デバイス構造は、基板のエッチング領域中に位置付けられた縦型ジョセフソン接合であり、第１の超電導層、トンネル障壁層、および上部超電導層を含む、縦型ジョセフソン接合をさらに備え得る。このようなチップ表面ベース・デバイス構造の利点として、過去の技術によるジョセフソン接合よりも均一な縦型ジョセフソン接合を含むと考えられる。
【０００８】
いくつかの例において、トンネル障壁層は、第１の超電導層または第１の超電導層と結合された第２の超電導層の少なくとも一方上に位置付けられる。トンネル障壁層をこのように堆積させる利点として、このようなチップ表面ベース・デバイス構造は、トンネル障壁層が異なる位置にあるチップ表面ベース・デバイス構造よりも再現性が高いと考えられる。
【０００９】
別の実施形態においては、方法が提供される。一例において、この方法は、結晶シリコンを含む基板を、第１の超電導層と物理的に結合することを含む。この方法は、第１の超電導層を、結晶シリコンを含む第２の基板と物理的に結合することをさらに含み得る。この方法は、基板をエッチングすることをさらに含み得る。この方法は、基板のエッチングにおいて縦型ジョセフソン接合を構成することであり、縦型ジョセフソン接合が、第１の超電導層、トンネル障壁層、および上部超電導層を含む、ことをさらに含み得る。このような方法の利点として、過去の技術により製造されたジョセフソン接合よりも均一な縦型ジョセフソン接合の製造に使用可能と考えられる。
【００１０】
いくつかの例において、この方法は、第１の超電導層とトンネル障壁層との間に第２の超電導層を堆積させることをさらに含む。第２の超電導層をこのように堆積させる利点として、ビア中のトンネル障壁層の高さの設定に、第２の超電導層の高さを使用可能と考えられる。
【００１１】
別の実施形態においては、チップ表面ベース・デバイス構造が提供される。一例において、このチップ表面ベース・デバイス構造は、超電導層の第２の部分と結合され、基板に対して物理的に結合された超電導層の第１の部分であり、超電導層の第２の部分が、第２の基板に対して物理的に結合された、超電導層の第１の部分を備える。１つまたは複数の実施態様において、このチップ表面ベース・デバイス構造は、基板のエッチング領域中に位置付けられた縦型ジョセフソン接合であり、トンネル障壁層および上部超電導層を含む、縦型ジョセフソン接合をさらに備え得る。このようなチップ表面ベース・デバイス構造の利点として、過去の技術によるジョセフソン接合よりも均一な縦型ジョセフソン接合を含むと考えられる。
【００１２】
いくつかの例において、トンネル障壁層は、超電導層上に形成される。トンネル障壁層を第１の超電導層上に構成する利点として、このようなチップ表面ベース・デバイス構造は、トンネル障壁層が異なる位置にあるチップ表面ベース・デバイス構造よりも再現性が高いと考えられる。
【００１３】
別の実施形態においては、方法が提供される。一例において、この方法は、結晶シリコン基板に対して物理的に結合された超電導層の第１の部分を、第２の結晶シリコン基板と物理的に結合された超電導層の第２の部分と結合することであり、結晶シリコン基板、超電導層、および第２の結晶シリコン基板が、シリコン・オン・メタル（ＳＯＭ）ベースを含む、ことを含む。この方法は、結晶シリコン基板のエッチングにおいて縦型ジョセフソン接合を構成することであり、縦型ジョセフソン接合が、第１の超電導層、トンネル障壁層、および第２の超電導層を含む、ことをさらに含み得る。このような方法の利点として、過去の技術により製造されたジョセフソン接合よりも均一な縦型ジョセフソン接合の製造に使用可能と考えられる。
【００１４】
別の実施形態においては、チップ表面ベース・デバイス構造が提供される。一例において、このチップ表面ベース・デバイス構造は、第１の超電導層と物理的に結合された結晶シリコンを含む基板であり、第１の超電導層が、結晶シリコンを含む第２の基板と物理的に結合された、基板と、基板のエッチングにおいて構成された縦型ジョセフソン接合とを備える。このようなチップ表面ベース・デバイス構造の利点として、過去の技術によるジョセフソン接合よりも均一な縦型ジョセフソン接合を含むと考えられる。
【図面の簡単な説明】
【００１５】
【図１】本明細書に記載の１つまたは複数の実施形態に係る、例示的かつ非限定的なチップ表面ベース・デバイス構造を示す図である。
【図２】本明細書に記載の１つまたは複数の実施形態に係る、ビアの形成後の図１の例示的かつ非限定的なチップ表面ベース・デバイス構造を示す図である。
【図３】本明細書に記載の１つまたは複数の実施形態に係る、トンネル障壁層を堆積させた後の図２の例示的かつ非限定的なチップ表面ベース・デバイス構造を示す図である。
【図４】本明細書に記載の１つまたは複数の実施形態に係る、第２の超電導体を堆積させた後の図２の例示的かつ非限定的なチップ表面ベース・デバイス構造を示す図である。
【図５】本明細書に記載の１つまたは複数の実施形態に係る、トンネル障壁層を堆積させた後の図４の例示的かつ非限定的なチップ表面ベース・デバイス構造を示す図である。
【図６】本明細書に記載の１つまたは複数の実施形態に係る、ビアの初期高さよりも厚い別の超電導層を堆積させた後の図５の例示的かつ非限定的なチップ表面ベース・デバイス構造を示す図である。
【図７】本明細書に記載の１つまたは複数の実施形態に係る、ビアの初期高さよりも薄い別の超電導層を堆積させた後の図５の例示的かつ非限定的なチップ表面ベース・デバイス構造を示す図である。
【図８】本明細書に記載の１つまたは複数の実施形態に係る、上部トンネル障壁層まで材料を除去した後の図６の例示的かつ非限定的なチップ表面ベース・デバイス構造を示す図である。
【図９】本明細書に記載の１つまたは複数の実施形態に係る、上部トンネル障壁層を除去した後の図８の例示的かつ非限定的なチップ表面ベース・デバイス構造を示す図である。
【図１０】本明細書に記載の１つまたは複数の実施形態に係る、上部基板層まで材料を除去した後の図６または図７の例示的かつ非限定的なチップ表面ベース・デバイス構造を示す図である。
【図１１】本明細書に記載の１つまたは複数の実施形態に係る、別の超電導層を堆積させた後の図１０の例示的かつ非限定的なチップ表面ベース・デバイス構造を示す図である。
【図１２】本明細書に記載の１つまたは複数の実施形態に係る、縦型ジョセフソン接合超電導デバイスの実現を容易化する例示的かつ非限定的なコンピュータ実装方法のフロー図である。
【図１３】本明細書に記載の１つまたは複数の実施形態に係る、縦型ジョセフソン接合超電導デバイスの実現を容易化する例示的かつ非限定的なコンピュータ実装方法の別のフロー図である。
【図１４】本明細書に記載の１つまたは複数の実施形態を容易化し得る例示的かつ非限定的な動作環境のブロック図である。
【発明を実施するための形態】
【００１６】
以下の詳細な説明は、ほんの一例に過ぎず、実施形態または実施形態の適用もしくは使用あるいはその両方を制限することを意図したものではない。さらに、前述の背景もしくは概要の項または詳細な説明の項に提示の如何なる明示的または暗示的な情報による制約の意図もない。
【００１７】
以下、図面を参照して１つまたは複数の実施形態を説明するが、全体を通して、同じ要素の参照には同じ参照番号が用いられる。以下の記述においては、説明を目的として、多くの具体的詳細を示すことにより、１つまたは複数の実施形態をより深く理解できるようにする。ただし、種々のケースにおいて、これらの具体的詳細なく１つまたは複数の実施形態を実現可能であることは明らかである。
【００１８】
ジョセフソン接合の一般的な実施態様に関する上記問題を所与として、本開示は、これらの問題のうちの１つまたは複数に対する解決手段を与える縦型ジョセフソン接合コンピュータ・デバイスを生み出すように実現可能である。このような縦型ジョセフソン接合コンピュータ・デバイスは、非縦型ジョセフソン接合デバイスに対して実装面積が小さいため、スケーリングが改善される利点を有し得る。また、このような縦型ジョセフソン接合コンピュータ・デバイスは、斜め蒸着重ね合わせジョセフソン接合の場合の選択肢の数に対し、材料および堆積方法の両者においてより多くの選択肢を提供する利点を有し得る。このような縦型ジョセフソン接合コンピュータ・デバイスは、チップ製造手法と互換性を有することから、製造スケーリングの利点を有し得る。また、このような縦型ジョセフソン接合コンピュータ・デバイスは、非常に低損失の環境中に埋め込まれる利点を有し得る。
【００１９】
図１は、本明細書に記載の１つまたは複数の実施形態に係る、例示的かつ非限定的なチップ表面ベース・デバイス構造を示している。図示のように、チップ表面ベース・デバイス構造１００は、基板１０２、超電導体１０４、および基板１０６を備える。チップ表面ベース・デバイス構造は、チップ表面ベース・デバイス構造と称し得る場合がある。チップ表面ベース・デバイス構造１００は、埋設メタル・フローと考えられ、このメタルが超電導材料である。そして、上部基板層（基板１０６）は、（２つの容量板間等の電気的結合とは対照的に）基板１０６、超電導体１０４、および基板１０２の一体的な物理的結合の前後いずれかに、約１００〜２００ｎｍの厚さまで研磨することができる。いくつかの例において、超電導体１０４としては、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、または窒化チタン（ＴｉＮ）が可能である。
【００２０】
いくつかの例において、基板１０２および基板１０６は、約５００マイクロメートル（μｍ）〜８００μｍの初期厚さを有し得る。そして、いくつかの例においては、最大約５００℃の温度において、さまざまな材料を使用可能である。いくつかの例においては、アルミニウム（Ａｌ）等の低融点の材料を使用可能であるが、これらの材料は、約３００℃で変形し始める。
【００２１】
いくつかの例においては、基板１０２および基板１０６の一方または両方として、結晶シリコン（Ｓｉ）が可能であり、このような基板は、結晶シリコン基板と称し得る。結晶Ｓｉの使用は、本明細書に記載の縦型ジョセフソン接合と関連付けられたキュービットのコヒーレンス時間を改善可能である。また、いくつかの例においては、高抵抗性結晶Ｓｉを利用可能であり、コヒーレンス時間をさらに改善可能である。いくつかの例においては、この結晶Ｓｉを成長可能である。
【００２２】
いくつかの例においては、超電導体１０４の一部が基板１０２上に堆積され、超電導体１０４の一部が基板１０６上に堆積される。そして、超電導体１０４のこれら２つの部分の一体的結合により、基板１０２を超電導体１０４、基板１０６に接続可能である。言い換えると、超電導体１０４の各部を基板１０２および基板１０６上にそれぞれ堆積させた後、超電導体１０４の第１の部分の露出面を超電導体１０４の第２の部分の露出面に結合可能である。いくつかの例において、結合は、低温アニーリングまたは別の接着手法により達成可能である。
【００２３】
図２は、本明細書に記載の１つまたは複数の実施形態に係る、ビア（via）２０８の形成後の図１の例示的かつ非限定的なチップ表面ベース・デバイス構造を示している。図示のように、チップ表面ベース・デバイス構造２００は、チップ表面ベース・デバイス構造１００の基板１０６へのビアのエッチングを反映したものである。ビア２０８は一般的に、２つの他の層間の導電接続を形成可能なチップ・ベース表面の層を通る開口を含み得る。チップ表面ベース・デバイス構造１００は基板１０６を有するが、ここでの基板１０６は、ビア２０８を構成するようにエッチングされており、元の基板１０６から基板２０６Ａおよび基板２０６Ｂが残ったものである（基板２０６Ａと基板２０６Ｂとの間にビア２０８が形成されている）。チップ表面ベース・デバイス構造２００の側断面図は、基板２０６Ａおよび基板２０６Ｂが分離されていることを示す。ただし、当然のことながら、基板１０６には、この側断面図に示す孔が形成されており、基板２０６Ａおよび基板２０６Ｂが依然として接続されている（たとえば、上方からは、この基板の中央に孔が形成されたように見える）。側断面図における他の材料も同様に取り付け可能であるが、側断面図においては、分離されたように見える。場合により、ビア２０８は、超電導体１０４に延入可能であり、これは、ビア２０８の場所で超電導体１０４の上部の一部を除去可能であることを意味する。
【００２４】
いくつかの例においては、深さ１００〜２００ｎｍのビア２０８をエッチングするように、エッチング・リソグラフィを実現可能である。いくつかの例においては、ビアの高さと幅との１：１のアスペクト比を達成可能である。
【００２５】
図３は、本明細書に記載の１つまたは複数の実施形態に係る、トンネル障壁層を堆積させた後の図２の例示的かつ非限定的なチップ表面ベース・デバイス構造を示している。チップ表面ベース・デバイス構造３００に関する図示のように、トンネル障壁層がチップ表面ベース・デバイス構造２００上に堆積されており、このトンネル障壁層は、トンネル障壁３０８Ａ、トンネル障壁３０８Ｂ、およびトンネル障壁３０８Ｃを含む。
【００２６】
いくつかの例において、トンネル障壁３０８Ａ、トンネル障壁３０８Ｂ、およびトンネル障壁３０８Ｃは、スパッタリング手法、蒸着手法、または原子層堆積（ＡＬＤ）手法を用いてチップ表面ベース・デバイス構造２００上に堆積可能である。いくつかの例において、トンネル障壁３０８Ａ、トンネル障壁３０８Ｂ、およびトンネル障壁３０８Ｃとしては、酸化アルミニウム（Ａｌ２Ｏ３）、非超電導金属（典型的金属と称する場合もある）、酸化物、または窒化物が可能である。いくつかの例において、トンネル障壁３０８Ｂは、たとえば酸化によって、超電導体１０４の露出面（エッチング後）への成長または化学的誘発が可能である。基板２０６の化学的感度に応じて、トンネル障壁３０８Ａおよびトンネル障壁３０８Ｃの表面層が存在していてもよいし、存在していなくてもよい。一般的に、トンネル障壁層としては、非導電材料の薄層が可能である。
【００２７】
当然のことながら、チップ表面ベース・デバイス構造３００に対する付加的なステップの実行によって、図４〜図１１に関する記載と類似のチップ表面ベース・デバイス構造をさらに生成することができる。チップ表面ベース・デバイス構造３００を用いて形成されたチップ表面ベース・デバイス構造とチップ表面ベース・デバイス構造４００を用いて形成されたチップ表面ベース・デバイス構造との差異は、第２の超電導層の有無として見出され得る。チップ表面ベース・デバイス構造４００においては、第２の超電導層がトンネル障壁層の下方に堆積されており、チップ表面ベース・デバイス構造３００からはこの第２の超電導層が省略されている。
【００２８】
トンネル障壁層を第１の超電導層上に堆積または成長させる利点として、このようなチップ表面ベース・デバイス構造は、トンネル障壁層が異なる位置にあるチップ表面ベース・デバイス構造よりも再現性が高いと考えられる。
【００２９】
図４は、本明細書に記載の１つまたは複数の実施形態に係る、第２の超電導体を堆積させた後の図２の例示的かつ非限定的なチップ表面ベース・デバイス構造を示している。チップ表面ベース・デバイス構造４００に関する図示のように、第２の超電導体がチップ表面ベース・デバイス構造２００上に堆積されており、この第２の超電導層は、超電導体４０８Ａ、超電導体４０８Ｂ、および超電導体４０８Ｃを含む。チップ表面ベース・デバイス構造４００は、チップ表面ベース・デバイス構造３００に対する代替実施形態と考えられ、これらの実施形態それぞれにおいては、異なる種類の層がチップ表面ベース・デバイス構造２００上に堆積される。
【００３０】
この第２の超電導層（超電導体４０８Ａ、超電導体４０８Ｂ、および超電導体４０８Ｃ）は、第１の超電導層（超電導体１０４）と異なる種類の材料も可能であるし、第１の超電導層と同じ種類の材料も可能である。いくつかの例においては、この第２の超電導層の堆積によって、基板２０６Ａおよび基板２０６Ｂの内側に任意の超電導材料が堆積されることから、超電導体４０８Ａ、超電導体４０８Ｂ、および超電導体４０８Ｃが最初は接続され得る。この場合は、等方性エッチバックの実行によって、超電導体４０８Ａを超電導体４０８Ｂから切り離し、超電導体４０８Ｂを超電導体４０８Ｃから切り離すことができる（すなわち、基板２０６Ａおよび基板２０６Ｂの内側に堆積された超電導材料の部分を除去することができる）。あるいは、先行エッチング・ステップと位置合わせしたリソグラフィ・パターニング・ステップを実行可能であり、レジスト（フォトレジストまたは電子ビーム・レジスト）を用いてビア（および、超電導体４０８Ｂ）の中心をエッチングから保護しつつ、内側の材料を（たとえば、反応性イオン・エッチングによって）異方的にエッチング可能である。
【００３１】
超電導体４０８Ｂの追加（および、超電導体４０８Ｂの高さあるいは超電導体４０８Ｂを追加するか否か）によって、縦型ジョセフソン接合の高さを決定することができる。追加される超電導体４０８Ｂが増えると、縦型ジョセフソン接合がビアの頂部に近づき、追加される超電導体４０８Ｂが減ると（または、超電導体４０８Ｂが一切追加されないと）、縦型ジョセフソン接合がビアの底部に近づく。縦型ジョセフソン接合がビアの底部に形成されるどころか、縦型ジョセフソン接合がビアの底部の下方に形成され得る例も存在し得る。すなわち、トンネル障壁層の堆積前にビアが洗浄された場合は、この洗浄（たとえば、エッチング）によって、ビアの底部の材料が除去され、ビアがさらに深くなる可能性がある。そして、トンネル障壁層が堆積される際には、ビアの元の底部の下方に堆積され得る。
【００３２】
縦型ジョセフソン接合の配置の決定に使用可能な検討事項には、複数の縦型ジョセフソン接合の製造におけるこのような縦型ジョセフソン接合の再現能力およびチップ表面ベース・デバイス構造において用いられる特定の材料の付着能力（超電導体１０４に用いられる材料に対するトンネル障壁層の付着能力等）に対して、縦型ジョセフソン接合の高さがどのように影響するかを含み得る。たとえば、トンネル障壁層がビアの頂部に近い縦型ジョセフソン接合は、複数のこのような縦型ジョセフソン接合の製造における変動が小さくなり得る。
【００３３】
チップ表面ベース・デバイス構造４００においては、超電導体１０４および超電導体４０８Ｂが互いに接触または近接している。一般的に、この構成または類似構成において互いに隣り合って配置された２つの超電導体は、単一の超電導体として振る舞い、これら２つの超電導体が互いに異なる材料で構成された場合であっても、単一の超電導層を示すことになる。
【００３４】
超電導体４０８Ａ、超電導体４０８Ｂ、および超電導体４０８Ｃの堆積過程においては、ビアの側壁に任意の超電導材料が堆積され得る。すなわち、任意の超電導材料が超電導体４０８Ａを超電導体４０８Ｂと接続し、任意の超電導材料が超電導体４０８Ｂを超電導体４０８Ｃと接続する場合がある。このビアの側壁上の付加的な超電導材料は、除去可能である。たとえば、等方性の（すなわち、すべての方向にエッチングが同じように作用する）ウェット・エッチング等を用いてエッチング除去可能である。側壁の堆積は構成上、超電導体４０８Ａ、超電導体４０８Ｂ、および超電導体４０８Ｃよりも薄いため（ただし、ＡＬＤ等のコンフォーマル成長技術等によって、これが当てはまらない実施形態も存在し得る）、超電導体４０８Ａ、超電導体４０８Ｂ、および超電導体４０８Ｃのエッチング除去なく、側壁の堆積を高速エッチング可能である。他の実施形態においては、先行エッチング・ステップと位置合わせしたリソグラフィ・パターニング・ステップを実行可能であり、レジスト（フォトレジストまたは電子ビーム・レジスト）を用いてビア（および、超電導体４０８Ｂ）の中心をエッチングから保護しつつ、内側の材料を（たとえば、反応性イオン・エッチングによって）異方的にエッチング可能である。
【００３５】
第２の超電導層をこのように堆積させる利点として、ビア中のトンネル障壁層（図５に示すように、第２の超電導層上に堆積）の高さの設定に、第２の超電導層の高さを使用可能と考えられる。
【００３６】
図５は、本明細書に記載の１つまたは複数の実施形態に係る、トンネル障壁層を堆積させた後の図４の例示的かつ非限定的なチップ表面ベース・デバイス構造を示している。チップ表面ベース・デバイス構造５００に関する図示のように、トンネル障壁層がチップ表面ベース・デバイス構造４００上に堆積されており、このトンネル障壁層は、トンネル障壁５１０Ａ、トンネル障壁５１０Ｂ、およびトンネル障壁５１０Ｃを含む。このため、例示的なチップ表面ベース・デバイス構造３００と同様に、チップ表面ベース・デバイス構造５００についても、トンネル障壁層を備えており、チップ表面ベース・デバイス構造３００とチップ表面ベース・デバイス構造５００との差異は、チップ表面ベース・デバイス構造３００がトンネル障壁層の真下に一層分の超電導体を有し、チップ表面ベース・デバイス構造５００がトンネル障壁層の真下に二層分の超電導体を有する点である。トンネル障壁３０８Ａ、トンネル障壁３０８Ｂ、およびトンネル障壁３０８Ｃに関して記載したのと同様に、ここでトンネル障壁５１０Ａ、トンネル障壁５１０Ｂ、およびトンネル障壁５１０Ｃとしても、酸化アルミニウム（Ａｌ２Ｏ３）、非超電導金属、酸化物、または窒化物が可能である。いくつかの例において、トンネル障壁５１０Ｂは、超電導体４０８Ｂの露出面（エッチング後）の成長または化学修飾（たとえば、酸化）によって形成可能である。
【００３７】
図６は、本明細書に記載の１つまたは複数の実施形態に係る、ビアの初期高さよりも厚い別の超電導層を堆積させた後の図５の例示的かつ非限定的なチップ表面ベース・デバイス構造を示している。チップ表面ベース・デバイス構造６００に関する図示のように、第３の超電導層がチップ表面ベース・デバイス構造５００上に堆積されており、この第３の超電導層は、超電導体６１０Ａ、超電導体６１０Ｂ、および超電導体６１０Ｃを含む。
【００３８】
超電導体６１０Ａ、超電導体６１０Ｂ、および超電導体６１０Ｃはそれぞれ、区別して示しているものの、当然のことながら、この図は、基板２０６Ａと基板２０６Ｂとの間に形成されたビアの強調に用いられるロジック的表現であり、超電導体６１０Ａ、超電導体６１０Ｂ、および超電導体６１０Ｃは、超電導体の連続層を構成可能である。図１〜図１１に示すその他の層の少なくとも一部に対しても、同様のロジック的表現が使用される。
【００３９】
ビアの初期高さよりも厚い別の超電導層を堆積させることにより、元の上部超電導層（超電導体４０８Ａおよび超電導体４０８Ｃを含む）は、意図した電気的短絡状態となる（直接接触する）。この意図的な短絡は、ビアが完全に充填されるようになされるものであり、超電導体４０８Ａおよび超電導体４０８Ｃが除去されたチップ表面ベース・デバイス構造１０００等に関する図示のように、後でアドレス指定可能である。また、トンネル障壁５１０Ａ、トンネル障壁５１０Ｂ、およびトンネル障壁５１０Ｃ（その逆に、トンネル障壁３０８Ａ、トンネル障壁３０８Ｂ、およびトンネル障壁３０８Ｃ）を堆積させることによって、基板２０６Ａおよび基板２０６Ｂの側壁にトンネル障壁層が堆積され得る。この側壁材料が（超電導体４０８Ａ、超電導体４０８Ｂ、および超電導体４０８Ｃの等方性エッチバックの場合のように）エッチバックされない場合は、超電導体６１０Ｂが超電導体４０８Ａおよび超電導体４０８Ｃを電気的に短絡させない結果となり得る。
【００４０】
いくつかの例において、この第３の超電導層としては、第１の超電導層または第２の超電導層のいずれとも異なる種類の材料が可能である。たとえば、第１の超電導層としてはＴｉが可能であり、第２の超電導層としてはＴａが可能であり、第３の超電導層としてはＴｉＮが可能である。いくつかの例においては、これらの層のうちの２つまたは３つが同じ種類の層である。いくつかの例において、第３の超電導層は、第１の超電導層または第２の超電導層あるいはその両方よりも厚く堆積されるが、この厚さの増大によって、（図８に関して示すように）将来的に第３の超電導層の一部または全部を除去する際のより良い制御が容易化され得る。
【００４１】
図７は、本明細書に記載の１つまたは複数の実施形態に係る、ビアの初期高さよりも薄い別の超電導層を堆積させた後の図５の例示的かつ非限定的なチップ表面ベース・デバイス構造を示している。チップ表面ベース・デバイス構造７００に関する図示のように、第３の超電導層がチップ表面ベース・デバイス構造５００上に堆積されており、この第３の超電導層は、超電導体７１２Ａ、超電導体７１２Ｂ、および超電導体７１２Ｃを含む。
【００４２】
チップ表面ベース・デバイス構造７００は、チップ表面ベース・デバイス構造６００に対比して考えることができる。チップ表面ベース・デバイス構造６００に示すように、第３の超電導層は、基板２０６Ａと基板２０６Ｂとの間に形成されたビアの初期高さよりも厚い。これと対照的に、チップ表面ベース・デバイス構造７００において、第３の超電導層は、基板２０６Ａと基板２０６Ｂとの間に形成されたビアの初期高さよりも薄い。
【００４３】
図８は、本明細書に記載の１つまたは複数の実施形態に係る、上部トンネル障壁層まで材料を除去した後の図６の例示的かつ非限定的なチップ表面ベース・デバイス構造を示している。チップ表面ベース・デバイス構造８００に関する図示のように、チップ表面ベース・デバイス構造６００に対して、トンネル障壁５１０Ａおよびトンネル障壁５１０Ｃの高さまで材料が除去されている。この除去された材料には、超電導体６１０Ａ、超電導体６１０Ｂの一部（超電導体８１０Ｂをもたらす）、および超電導体６１０Ｃを含む。場合によっては、トンネル障壁５１０Ａおよびトンネル障壁５１０Ｃの一部が除去されていてもよい。
【００４４】
いくつかの例においては、この材料を除去するのに、化学機械的平坦化（ＣＭＰ）プロセスを利用可能である。当然のことながら、材料を除去する類似の手法をチップ表面ベース・デバイス構造７００に適用可能であり、この場合は、超電導体７１２Ａおよび超電導体７１２Ｃのほか、いくつかの例においては、超電導体７１２Ｂの一部が除去される。
【００４５】
図９は、本明細書に記載の１つまたは複数の実施形態に係る、上部トンネル障壁層を除去した後の図８の例示的かつ非限定的なチップ表面ベース・デバイス構造を示している。チップ表面ベース・デバイス構造９００に関する図示のように、チップ表面ベース・デバイス構造８００に対して、超電導体４０８Ａおよび超電導体４０８Ｃの高さまで材料が除去されている。この除去された材料には、トンネル障壁５１０Ａ、トンネル障壁５１０Ｃ、および超電導体８１０Ｂの一部（超電導体９１０Ｂをもたらす）を含む。いくつかの例においては、この材料を除去するのに、短時間ＣＭＰプロセスを利用可能である。いくつかの例においては、この材料を除去するのに、短時間異方性エッチング（トンネル障壁に用いられるような酸化物に対する選択性を高くし得る反応性イオン・エッチング等）を利用可能である。
【００４６】
図１０は、本明細書に記載の１つまたは複数の実施形態に係る、上部基板層まで材料を除去した後の図６の例示的かつ非限定的なチップ表面ベース・デバイス構造を示している。チップ表面ベース・デバイス構造１０００に関する図示のように、チップ表面ベース・デバイス構造９００に対して、基板２０６Ａおよび基板２０６Ｂの高さまで材料が除去されている。この除去された材料には、超電導体４０８Ａ、超電導体４０８Ｃ、および超電導体９１０Ｂの一部（超電導体１０１０Ｂをもたらす）を含む。
【００４７】
いくつかの実施形態においては、超電導体１０１０Ｂを上部超電導体と称し、超電導体１０１０Ｂが形成された縦型ジョセフソン接合の電極を縦型ジョセフソン接合の上部電極と称し得る。用語「上部（ｔｏｐ）」は、これら特定の特徴を識別するのに使用可能であるが、当然のことながら、「上部（ｔｏｐ）」の使用には、縦型ジョセフソン接合の特定の配向を必要としない。すなわち、いくつかの例において、図１０のチップ表面ベース・デバイス構造は、１８０°回転させた後に実現可能であるため、図の上部に見えるものは、図の底部に見えることになる。さらに、いくつかの実施形態において、「上部（ｔｏｐ）」層は、当該層の上方に配置された付加的な層、構成要素、または要素を有し得る。このようなすべての実施形態が考えられる。
【００４８】
いくつかの例においては、この材料を除去するのに、短時間ＣＭＰプロセスを利用可能である。また、図１０は、本明細書に記載の１つまたは複数の実施形態に係る、超電導体７１２Ｂの上部まで材料を除去した後の図７の例示的かつ非限定的なチップ表面ベース・デバイス構造を示している。
【００４９】
図１１は、本明細書に記載の１つまたは複数の実施形態に係る、別の超電導層を堆積させた後の図１０の例示的かつ非限定的なチップ表面ベース・デバイス構造を示している。チップ表面ベース・デバイス構造１１００に関する図示のように、第４の超電導層がチップ表面ベース・デバイス構造１０００上に堆積されており、この第４の超電導層は、ここでは超電導体１１１２として示している。
【００５０】
いくつかの例において、この第４の超電導層としては、第１の超電導層、第２の超電導層、および第３の超電導層のうちの１つまたは複数と同じ種類の材料が可能である。いくつかの例において、第４の超電導層は、第１の超電導層、第２の超電導層、および第３の超電導層と異なる材料である。いくつかの例において、この第４の超電導層（または、第２の超電導層または第３の超電導層あるいはその組合せ）には、ニオブ（Ｎｂ）を含み得る。
【００５１】
いくつかの例において、縦型ジョセフソン接合１１１４は、トンネル障壁５１０Ｂ、超電導体１０１０Ｂを含む第１の電極１１２０、および超電導体４０８Ｂを含む（超電導体１０１０Ｂから見てトンネル障壁５１０Ｂの反対側１１１６に位置付けられた）上部電極１１１８を備える。いくつかの例において、第１の電極の超電導体の厚さおよび第２の電極の超電導体の厚さは、略同じである。この厚さとしては、１００ｎｍ超が可能である。
【００５２】
同じ超電導材料が第１の電極および第２の電極の両者に用いられる例においては、トンネル障壁の両側の超電導ギャップを等しくすることができ、これは、臨界電流（臨界電流は一般的に、ジョセフソン接合を横切って流れ得る最大超電導電流を識別する）の決定に利用され得る。縦型ジョセフソン接合の臨界電流の値は、使用材料および接合中の材料の表面積に基づき得る。関連する臨界電流の両者間での再現性がより高い複数の縦型ジョセフソン接合を形成することは、使用する材料の種類、材料の厚さ、および縦型ジョセフソン接合の開口のサイズに基づき得る。
【００５３】
いくつかの例においては、チップ表面ベース・デバイス構造１１００に示すような複数の縦型ジョセフソン接合を１つのウェハ上に形成可能である。これら複数の縦型ジョセフソン接合は、並行または連続あるいはその両方にてウェハ上に形成可能である。
【００５４】
いくつかの例においては、チップ表面ベース・デバイス構造１１００に示すような縦型ジョセフソン接合の利点として、このような縦型ジョセフソン接合を低変動で再現可能であり、このような縦型ジョセフソン接合の製造に多様な材料を使用可能である。
【００５５】
図１２は、本明細書に記載の１つまたは複数の実施形態に係る、縦型ジョセフソン接合超電導デバイスの実現を容易化する例示的かつ非限定的なコンピュータ実装方法のフロー図である。いくつかの例において、フロー図１２００は、動作環境１４００により実現可能である。当然のことながら、フロー図１２００の動作は、図示と異なる順序で実現可能である。
【００５６】
非限定的かつ例示的な実施形態においては、１つまたは複数のプロセッサと、当該１つまたは複数のプロセッサにより実行された場合に、図１２のフロー図に示す非限定的な方法を含めて、本明細書に記載の動作の実行を容易化し得る実行可能命令を格納した１つまたは複数のメモリとを備えたコンピュータ機器（または、システム）（たとえば、コンピュータ１４１２）が提供される。非限定的な一例として、１つまたは複数のプロセッサは、半導体製造を実行するように動作可能な１つまたは複数の装置を指示または制御することによって、上記方法の実行を容易化することができる。
【００５７】
図１２に示すような方法の利点として、過去の技術により製造されたジョセフソン接合よりも均一な縦型ジョセフソン接合の製造に使用可能と考えられる。
【００５８】
動作１２０２は、（たとえば、コンピュータ１４１２によって）結晶シリコンを含む基板を、第１の超電導層と物理的に結合することを示す。動作１２０４は、（たとえば、コンピュータ１４１２によって）第１の超電導層を、結晶シリコンを含む第２の基板と物理的に結合することを示す。動作１２０６は、基板をエッチングすることを示す。
【００５９】
上記構成の一例は、基板が基板１０６であり、第１の超電導層が超電導体１０４であり、第２の基板が基板１０２であるチップ表面ベース・デバイス構造１００として見られる。いくつかの例においては、結合手法の使用によって、第１の基板、超電導体、および第２の基板を物理的に結合する。たとえば、超電導体の第１の部分が第１の基板上に堆積され、超電導体の第２の部分が第２の基板上に堆積され得る。そして、超電導体の第１の部分および超電導体の第２の部分の一体的な結合によって、第１の基板、超電導体、および第２の基板を物理的に結合することができる。
【００６０】
いくつかの例において、基板の厚さは、１００〜２００ナノメートル（ｎｍ）である。この１００〜２００ｎｍの厚さは、（製造業者が成長させた）当該厚さの結晶シリコン・ウェハを取得すること、または、１００〜２００ｎｍよりも大きい厚さの結晶シリコンを取得し、基板、超電導体、および第２の基板を物理的に結合した後、厚さが１００〜２００ｎｍとなるように結晶シリコンの一部を除去することによって得られる。
【００６１】
結晶シリコンを使用する利点として、本明細書に記載の縦型ジョセフソン接合の構成に結晶シリコンが適した材料となり得る点が挙げられる。結晶シリコンは、マイクロ波系統において損失正接が小さく、超電導量子回路に適するとともに、必須回路素子としてのジョセフソン接合に依拠し得る。
【００６２】
動作１２０８は、（たとえば、コンピュータ１４１２によって）縦型ジョセフソン接合を基板のエッチングにおいて構成することであり、縦型ジョセフソン接合が、トンネル障壁層および上部超電導層を含む、ことを示す。
【００６３】
この動作１２０８の構成の一例は、チップ表面ベース・デバイス構造９００およびチップ表面ベース・デバイス構造１１００として見られる。チップ表面ベース・デバイス構造９００によれば、縦型ジョセフソン接合としては、超電導体４０８Ｂ、トンネル障壁５１０Ｂ、および超電導体９１０Ｂの組合せが可能である。いくつかの例において、超電導体４０８Ｂおよび超電導体９１０Ｂは、トンネル障壁５１０Ｂの両側に配置されると考えられる。そして、超電導体４０８Ｂが縦型ジョセフソン接合の電極と考えられ、超電導体９１０Ｂが縦型ジョセフソン接合の別の電極と考えられる。
【００６４】
チップ表面ベース・デバイス構造１１００によれば、縦型ジョセフソン接合としては、超電導体４０８Ｂ、トンネル障壁５１０Ｂ、および超電導体１０１０Ｂの組合せが可能である。そして、超電導体４０８Ｂが縦型ジョセフソン接合の電極と考えられ、超電導体９１０Ｂが縦型ジョセフソン接合の別の電極と考えられる。
【００６５】
いくつかの例においては、動作１２０８において、基板のエッチングにビアを含む。このビアは、たとえばチップ表面ベース・デバイス構造２００に見られ、ビアとしては基板２０６Ａと基板２０６Ｂとの間の空間が可能である。
【００６６】
いくつかの例において、動作１２０８においては、トンネル障壁層が第１の超電導層または第２の超電導層上に堆積される。この前者の構成は、たとえばチップ表面ベース・デバイス構造３００に見られ、トンネル障壁層としてはトンネル障壁３０８Ｂが可能であり、超電導体１０４（第１の超電導層が可能）に直接堆積される。トンネル障壁層の第２の超電導層上への堆積に関して、この後者の構成は、たとえばチップ表面ベース・デバイス構造５００に見られ、トンネル障壁層としてはトンネル障壁５１０Ｂが可能であり、超電導体４０８Ｂ（第２の超電導層が可能）に堆積される。
【００６７】
いくつかの例において、動作１２０８においては、第１の超電導層とトンネル障壁層との間に堆積された第３の超電導層を縦型ジョセフソン接合が含む。この構成は、たとえばチップ表面ベース・デバイス構造５００に見られ、トンネル障壁層としてはトンネル障壁５１０Ｂが可能であり、第１の超電導層としては超電導体１０４が可能であり、第２の超電導層としては超電導体４０８Ｂが可能である。
【００６８】
いくつかの例において、動作１２０８においては、第１の超電導層および第２の超電導層がそれぞれ、縦型ジョセフソン接合の電極を含む。この構成は、たとえばチップ表面ベース・デバイス構造１１００に見られ、第１の超電導層としては超電導体４０８Ｂが可能であり、第２の超電導層としては超電導体１０１０Ｂが可能である。
【００６９】
いくつかの例において、動作１２０８においては、スパッタリング、蒸着、原子層堆積（ＡＬＤ）、成長、または超電導体１０４もしくは４０８Ｂの化学修飾（たとえば、酸化）によって、トンネル障壁層が堆積される。すなわち、トンネル障壁層の堆積は、スパッタリング、蒸着、原子層堆積、および化学修飾から成る群内のプロセスを実行することによってもたらされ得る。スパッタリングでは一般的に、第１の材料の粒子を第２の材料に衝突させることによって、第１の材料を第２の材料上に堆積させる。蒸着では一般的に、真空中で第１の材料を蒸発させるが、この第１の材料の蒸気粒子が第２の材料まで移動し、第２の材料上で凝結して固体状態となる。ＡＬＤでは一般的に、気相化学プロセスを利用して、第２の材料の膜を第１の材料上に堆積させる。化学修飾の一例としての酸化では一般的に、基板を含むチャンバに酸素の分圧を導入して、曝露材料の酸化物を生成可能である。
【００７０】
いくつかの例において、動作１２０８においては、第２の基板とトンネル障壁層との間に第２の超電導層が堆積される。この構成は、たとえばチップ表面ベース・デバイス構造５００に見られ、第２の超電導層としては超電導体４０８Ｂが可能であり、第２の基板としては基板１０２が可能であり、トンネル障壁層としてはトンネル障壁５１０Ｂが可能である。
【００７１】
いくつかの例において、動作１２０８においては、第２の超電導層の高さが基板のエッチングの初期高さよりも小さい。この構成は、たとえばチップ表面ベース・デバイス構造７００に見られ、第２の超電導層としては超電導体７１２Ｂが可能であり、基板のエッチングの初期高さは、基板１０６から基板２０６Ａおよび基板２０６Ｂを構成するようにエッチングされたものの高さであり、超電導体７１２Ｂの高さは、基板１０６から基板２０６Ａおよび基板２０６Ｂを構成するようにエッチングされたものの高さよりも小さい。
【００７２】
いくつかの例において、動作１２０８においては、第２の超電導層および第３の超電導層が異なる種類である。たとえば、チップ表面ベース・デバイス構造７００に関して、第２の超電導層としては超電導体４０８Ｂが可能であり、第３の超電導層としては超電導体７１２Ｂが可能である。このような例において、超電導体４０８Ｂとしては、第１の種類の超電導材料が可能であり、超電導体７１２Ｂとしては、第２の種類の超電導材料が可能である。
【００７３】
いくつかの例において、動作１２０８においては、第２の超電導層の一部を除去するのに、化学機械的平坦化（ＣＭＰ）が用いられる。たとえば、チップ表面ベース・デバイス構造６００に関して、第２の超電導層としては、超電導体６１０Ａ、超電導体６１０Ｂ、および超電導体６１０Ｃの組合せが可能である。そして、チップ表面ベース・デバイス構造８００がチップ表面ベース・デバイス構造６００と異なる点として、チップ表面ベース・デバイス構造８００においては、チップ表面ベース・デバイス構造６００に対して、超電導体６１０Ａが除去され、超電導体６１０Ｂの一部が除去され、超電導体６１０Ｃが除去されている。この除去において使用可能なＣＭＰとしては一般的に、化学的および機械的な力の組合せ手法による表面の平滑化または表面からの材料の除去を行う手法が可能である。
【００７４】
いくつかの例において、動作１２０８においては、縦型ジョセフソン接合がビア内に形成され、ビアがマスクおよび反応性イオン・エッチング（ＲＩＥ）を用いて形成される。たとえば、チップ表面ベース・デバイス構造１１００に関して、縦型ジョセフソン接合には、超電導体４０８Ｂ、トンネル障壁５１０Ｂ、および超電導体１０１０Ｂを含み得る。この縦型ジョセフソン接合はビア内に形成されるが、このビアとしては、基板２０６Ａと基板２０６Ｂとの間に形成された空間が可能である（この空間は、チップ表面ベース・デバイス構造１００の基板１０６から形成されたものである）。このビアは、マスクおよびＲＩＥを用いて形成可能である。マスクとしては一般的に、材料の追加、除去、または修飾を行うようにプロセスが適用された場合に半導体の規定部が露出するような（そして、このプロセスによる材料の追加、除去、または修飾がこの保護された部分に行われないように半導体の別の規定部がマスクによって保護されるような）形状に形成された材料または基板が可能である。ＲＩＥとしては一般的に、化学反応性のプラズマを利用して材料を除去する手法が可能である。
【００７５】
いくつかの例において、動作１２０８においては、ＣＭＰの利用（または、実行）によって、ビアの外側に位置付けられたトンネル障壁層の部分を除去する。たとえば、チップ表面ベース・デバイス構造８００とチップ表面ベース・デバイス構造９００との間では、一部のトンネル障壁層（トンネル障壁５１０Ａおよびトンネル障壁５１０Ｃ）が除去される。トンネル障壁５１０Ａおよびトンネル障壁５１０Ｃの除去は、ＣＭＰによって達成され得る。
【００７６】
いくつかの例において、動作１２０８においては、ＣＭＰの利用（または、実行）によって、ビアの外側に位置付けられた第２の超電導層の部分を除去する。たとえば、第２の超電導層としては、超電導体４０８Ａおよび超電導体４０８Ｃの組合せが可能である（また、超電導体９１０Ｂも含み得る）。チップ表面ベース・デバイス構造９００とチップ表面ベース・デバイス構造１０００との間では、この第２の超電導層の一部が除去される（これは、超電導体４０８Ａの全部、超電導体９１０Ｂの一部、および超電導体４０８Ｃの全部の除去によるチップ表面ベース・デバイス構造１０００の構成として示している）。超電導体４０８Ａの全部、超電導体９１０Ｂの一部、および超電導体４０８Ｃの全部の除去は、ＣＭＰによって達成され得る。
【００７７】
いくつかの例において、動作１２０８においては、ビアの外側に位置付けられた第２の超電導層の部分を除去した後、第３の超電導層が第２の基板上に堆積される。
【００７８】
たとえば、チップ表面ベース・デバイス構造１１００は、第３の超電導層として超電導体１１１２を具備可能であり、第２の基板としては、基板２０６Ａおよび基板２０６Ｂが可能である。チップ表面ベース・デバイス構造９００から（チップ表面ベース・デバイス構造９００に示す）超電導体４０８Ａ、超電導体９１０Ｂの一部、および超電導体４０８Ｃが除去されてチップ表面ベース・デバイス構造１０００が生成された後、超電導体１１１２を基板２０６Ａおよび基板２０６Ｂ上に堆積可能である（チップ表面ベース・デバイス構造１１００は、超電導体１１１２の堆積によってチップ表面ベース・デバイス構造１０００から生成される）。
【００７９】
図１３は、本明細書に記載の１つまたは複数の実施形態に係る、縦型ジョセフソン接合超電導デバイスの実現を容易化する例示的かつ非限定的なコンピュータ実装方法の別のフロー図である。いくつかの例において、フロー図１３００は、動作環境１４００により実現可能である。当然のことながら、フロー図１３００の動作は、図示と異なる順序で実現可能である。
【００８０】
非限定的かつ例示的な実施形態においては、１つまたは複数のプロセッサと、当該１つまたは複数のプロセッサにより実行された場合に、図１３のフロー図に示す非限定的な方法を含めて、本明細書に記載の動作の実行を容易化し得る実行可能命令を格納した１つまたは複数のメモリとを備えたコンピュータ機器（または、システム）（たとえば、コンピュータ１４１２）が提供される。非限定的な一例として、１つまたは複数のプロセッサは、半導体製造を実行するように動作可能な１つまたは複数の装置を指示または制御することによって、上記方法の実行を容易化することができる。
【００８１】
図１３に示すような方法の利点として、過去の技術により製造されたジョセフソン接合よりも均一な縦型ジョセフソン接合の製造に使用可能と考えられる。
【００８２】
動作１３０２は、（たとえば、コンピュータ１４１２によって）結晶シリコン基板に対して物理的に結合された超電導層の第１の部分を、第２の結晶シリコン基板と物理的に結合された超電導層の第２の部分と結合することであり、超電導層および第２の基板が、ＳＯＭベースを含む、ことを示す。
【００８３】
たとえば、超電導体の第１の部分が第１の基板上に堆積され、超電導体の第２の部分が第２の基板上に堆積され得る。そして、超電導体の第１の部分および超電導体の第２の部分の一体的な結合によって、第１の基板、超電導体、および第２の基板を物理的に結合することができる。
【００８４】
この動作１３０２の構成の一例は、基板が基板１０６であり、第１の超電導層が超電導体１０４であり、第２の基板が基板１０２であるチップ表面ベース・デバイス構造１００として見られる。いくつかの例において、基板の厚さは、１００〜２００ナノメートル（ｎｍ）である。この１００〜２００ｎｍの厚さは、当該厚さまで結晶シリコンを成長させること、または、１００〜２００ｎｍよりも大きい厚さまで結晶シリコンを成長させ、基板、超電導体、および第２の基板を物理的に結合した後、厚さが１００〜２００ｎｍとなるように結晶シリコンの一部を除去することによって得られる。
【００８５】
結合によって基板を第１の超電導層と接続し、第１の超電導層を第２の基板と接続することの利点として、チップ表面ベース・デバイス構造に形成された縦型ジョセフソン接合のように、チップ表面ベース・デバイス構造の構成要素が電気的に隔離され得る。
【００８６】
動作１３０４は、（たとえば、コンピュータ１４１２によって）縦型ジョセフソン接合を結晶シリコン基板のエッチングにおいて構成することであり、縦型ジョセフソン接合が、超電導層、トンネル障壁層、および第２の超電導層を含む、ことを示す。
【００８７】
この動作１３０４の構成の一例は、チップ表面ベース・デバイス構造９００およびチップ表面ベース・デバイス構造１１００として見られる。チップ表面ベース・デバイス構造９００によれば、縦型ジョセフソン接合としては、超電導体４０８Ｂ、トンネル障壁５１０Ｂ、および超電導体９１０Ｂの組合せが可能である。そして、超電導体４０８Ｂが縦型ジョセフソン接合の電極と考えられ、超電導体９１０Ｂが縦型ジョセフソン接合の別の電極と考えられる。
【００８８】
チップ表面ベース・デバイス構造１１００によれば、縦型ジョセフソン接合としては、超電導体４０８Ｂ、トンネル障壁５１０Ｂ、および超電導体１０１０Ｂの組合せが可能である。そして、超電導体４０８Ｂが縦型ジョセフソン接合の電極と考えられ、超電導体９１０Ｂが縦型ジョセフソン接合の別の電極と考えられる。
【００８９】
いくつかの例において、動作１３０４においては、基板のエッチングにビアを含む。このビアは、たとえばチップ表面ベース・デバイス構造２００に見られ、ビアとしては基板２０６Ａと基板２０６Ｂとの間の空間が可能である。
【００９０】
いくつかの例において、動作１３０４においては、トンネル障壁層が第１の超電導層または第２の超電導層上に堆積される。この前者の構成は、たとえばチップ表面ベース・デバイス構造３００に見られ、トンネル障壁層としてはトンネル障壁３０８Ｂが可能であり、超電導体１０４（第１の超電導層が可能）に直接堆積される。トンネル障壁層の第２の超電導層上への堆積に関して、この後者の構成は、たとえばチップ表面ベース・デバイス構造５００に見られ、トンネル障壁層としてはトンネル障壁５１０Ｂが可能であり、超電導体４０８Ｂ（第２の超電導層が可能）に堆積される。
【００９１】
いくつかの例において、動作１３０４においては、第１の超電導層とトンネル障壁層との間に堆積された第２の超電導層を縦型ジョセフソン接合が含む。この構成は、たとえばチップ表面ベース・デバイス構造５００に見られ、トンネル障壁層としてはトンネル障壁５１０Ｂが可能であり、第１の超電導層としては超電導体１０４が可能であり、第２の超電導層としては超電導体４０８Ｂが可能である。
【００９２】
いくつかの例において、動作１３０４においては、第１の超電導層および第２の超電導層がそれぞれ、縦型ジョセフソン接合の電極を含む。この構成は、たとえばチップ表面ベース・デバイス構造１１００に見られ、第１の超電導層としては超電導体４０８Ｂが可能であり、第２の超電導層としては超電導体１０１０Ｂが可能である。
【００９３】
いくつかの例において、動作１３０４においては、トンネル障壁層がスパッタリング、蒸着、またはＡＬＤにより堆積される。
【００９４】
いくつかの例において、動作１３０４においては、第１の超電導層とトンネル障壁層との間に第２の超電導層が堆積される。この構成は、たとえばチップ表面ベース・デバイス構造５００に見られ、第２の超電導層としては超電導体４０８Ｂが可能であり、第１の超電導層としては超電導体１０４が可能であり、トンネル障壁層としてはトンネル障壁５１０Ｂが可能である。
【００９５】
いくつかの例において、動作１３０４においては、第２の超電導層の高さが基板のエッチングの初期高さよりも小さい。この構成は、たとえばチップ表面ベース・デバイス構造７００に見られ、第２の超電導層としては超電導体７１２Ｂが可能であり、基板のエッチングの初期高さは、基板１０６から基板２０６Ａおよび基板２０６Ｂを構成するようにエッチングされたものの高さであり、超電導体７１２Ｂの高さは、基板１０６から基板２０６Ａおよび基板２０６Ｂを構成するようにエッチングされたものの高さよりも小さい。
【００９６】
いくつかの例において、動作１３０４においては、第２の超電導層および第３の超電導層が異なる種類である。たとえば、チップ表面ベース・デバイス構造７００に関して、第２の超電導層としては超電導体４０８Ｂが可能であり、第３の超電導層としては超電導体７１２Ｂが可能である（それぞれ、縦型ジョセフソン接合の電極を含む）。このような例において、超電導体４０８Ｂとしては、第１の種類の超電導材料が可能であり、超電導体７１２Ｂとしては、第２の種類の超電導材料が可能である。
【００９７】
いくつかの例において、動作１３０４においては、第３の超電導層の一部を除去するのに、ＣＭＰが用いられる。たとえば、チップ表面ベース・デバイス構造６００に関して、第３の超電導層としては、超電導体６１０Ａ、超電導体６１０Ｂ、および超電導体６１０Ｃの組合せが可能である。そして、チップ表面ベース・デバイス構造８００がチップ表面ベース・デバイス構造６００と異なる点として、チップ表面ベース・デバイス構造８００においては、チップ表面ベース・デバイス構造６００に対して、超電導体６１０Ａが除去され、超電導体６１０Ｂの一部が除去され、超電導体６１０Ｃが除去されている。
【００９８】
いくつかの例において、動作１３０４においては、縦型ジョセフソン接合がビア内に形成され、ビアがマスクおよびＲＩＥを用いて形成される。たとえば、チップ表面ベース・デバイス構造１１００に関して、縦型ジョセフソン接合には、超電導体４０８Ｂ、トンネル障壁５１０Ｂ、および超電導体１０１０Ｂを含み得る。この縦型ジョセフソン接合はビア内に形成されるが、このビアとしては、基板２０６Ａと基板２０６Ｂとの間に形成された空間が可能である（この空間は、チップ表面ベース・デバイス構造１００の基板１０６から形成されたものである）。このビアは、マスクおよびＲＩＥを用いて形成可能である。
【００９９】
いくつかの例において、動作１３０４においては、ＣＭＰの利用によって、ビアの外側に位置付けられたトンネル障壁層の部分を除去する。たとえば、チップ表面ベース・デバイス構造８００とチップ表面ベース・デバイス構造９００との間では、一部のトンネル障壁層（トンネル障壁５１０Ａおよびトンネル障壁５１０Ｃ）が除去される。トンネル障壁５１０Ａおよびトンネル障壁５１０Ｃの除去は、ＣＭＰによって達成され得る。
【０１００】
いくつかの例において、動作１３０４においては、ＣＭＰの利用によって、ビアの外側に位置付けられた第２の超電導層の部分を除去する。たとえば、第２の超電導層としては、超電導体４０８Ａおよび超電導体４０８Ｃの組合せが可能である（また、超電導体９１０Ｂも含み得る）。チップ表面ベース・デバイス構造９００とチップ表面ベース・デバイス構造１０００との間では、この第２の超電導層の一部が除去される（これは、超電導体４０８Ａの全部、超電導体９１０Ｂの一部、および超電導体４０８Ｃの全部の除去によるチップ表面ベース・デバイス構造１０００の構成として示している）。超電導体４０８Ａの全部、超電導体９１０Ｂの一部、および超電導体４０８Ｃの全部の除去は、ＣＭＰによって達成され得る。
【０１０１】
いくつかの例において、動作１３０４においては、ビアの外側に位置付けられた第２の超電導層の部分を除去した後、第３の超電導層が基板上に堆積される。
【０１０２】
たとえば、チップ表面ベース・デバイス構造１１００は、第４の超電導層として超電導体１１１２を具備可能であり、基板としては、基板２０６Ａおよび基板２０６Ｂが可能である。チップ表面ベース・デバイス構造９００から（チップ表面ベース・デバイス構造９００に示す）超電導体４０８Ａ、超電導体９１０Ｂの一部、および超電導体４０８Ｃが除去されてチップ表面ベース・デバイス構造１０００が生成された後、超電導体１１１２を基板２０６Ａおよび基板２０６Ｂ上に堆積可能である（チップ表面ベース・デバイス構造１１００は、超電導体１１１２の堆積によってチップ表面ベース・デバイス構造１０００から生成される）。
【０１０３】
本開示の主題の種々の態様の背景を与えるため、図１４および以下の記述は、本開示の主題の種々の態様を実現し得る好適な環境の概要を提供することが意図される。たとえば、図１２および図１３の縦型ジョセフソン接合超電導デバイスの実現を容易化する例示的かつ非限定的なコンピュータ実装方法の態様の実現には、動作環境１４００を使用可能である。
【０１０４】
図１４は、本明細書に記載の１つまたは複数の実施形態をもたらし得る例示的かつ非限定的な動作環境のブロック図である。本明細書に記載の他の実施形態において採用される同じ要素の繰り返し説明は、簡素化のため省略する。図１４を参照して、本開示の種々の態様を実現する好適な動作環境１４００はまた、コンピュータ１４１２を具備し得る。また、コンピュータ１４１２は、処理ユニット１４１４、システム・メモリ１４１６、およびシステム・バス１４１８を具備し得る。システム・バス１４１８は、システム・メモリ１４１６を含むシステム構成要素を処理ユニット１４１４に結合するが、システム構成要素はこれに限定されない。処理ユニット１４１４としては、種々の利用可能なプロセッサのいずれかが可能である。また、処理ユニット１４１４としては、デュアル・マイクロプロセッサ等のマルチプロセッサ・アーキテクチャも採用可能である。システム・バス１４１８としては、メモリ・バスもしくはメモリ・コントローラ、周辺機器用バスもしくは外部バス、または業界標準アーキテクチャ（ＩＳＡ）、マイクロ・チャネル・アーキテクチャ（ＭＣＡ）、拡張ＩＳＡ（ＥＩＳＡ）、インテリジェント・ドライブ・エレクトロニクス（ＩＤＥ），ＶＥＳＡローカル・バス（ＶＬＢ）、周辺機器相互接続（ＰＣＩ）、カード・バス、ユニバーサル・シリアル・バス（ＵＳＢ）、アドバンスト・グラフィックス・ポート（ＡＧＰ）、ファイアワイヤ（ＩＥＥＥ１３９４）、小型コンピュータ用周辺機器インターフェース（ＳＣＳＩ）、およびこれらに限定されない任意の多様な利用可能バス・アーキテクチャを用いたローカル・バス、あるいはその組合せ等、複数種のバス構造のいずれかが可能である。
【０１０５】
また、システム・メモリ１４１６には、揮発性メモリ１４２０および不揮発性メモリ１４２２をも含み得る。起動中等にコンピュータ１４１２内の要素間で情報を転送する基本ルーチンを含む基本入出力システム（ＢＩＯＳ）は、不揮発性メモリ１４２２に格納される。非限定的な一例として、不揮発性メモリ１４２２には、リードオンリー・メモリ（ＲＯＭ）、プログラム可能ＲＯＭ（ＰＲＯＭ）、電気的プログラム可能ＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラム可能ＲＯＭ（ＥＥＰＲＯＭ）、フラッシュ・メモリ、または不揮発性ランダム・アクセス・メモリ（ＲＡＭ）（たとえば、強誘電性ＲＡＭ（ＦｅＲＡＭ））を含み得る。また、揮発性メモリ１４２０には、外部キャッシュ・メモリとして作用するランダム・アクセス・メモリ（ＲＡＭ）を含み得る。非限定的な一例として、ＲＡＭは、スタティックＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）、ダブル・データ・レートＳＤＲＡＭ（ＤＤＲ  ＳＤＲＡＭ）、エンハンストＳＤＲＡＭ（ＥＳＤＲＡＭ）、シンクリンクＤＲＡＭ（ＳＬＤＲＡＭ）、ダイレクト・ラムバスＲＡＭ（ＤＲＲＡＭ）、ダイレクト・ラムバス・ダイナミックＲＡＭ（ＤＲＤＲＡＭ）、およびラムバス・ダイナミックＲＡＭ等の多くの形態で利用可能である。
【０１０６】
また、コンピュータ１４１２は、リムーバブル／非リムーバブルな揮発性／不揮発性コンピュータ記憶媒体を具備し得る。図１４は、たとえばディスク・ストレージ１４２４を示している。また、ディスク・ストレージ１４２４には、磁気ディスク・ドライブ、フロッピー（Ｒ）・ディスク・ドライブ、テープ・ドライブ、Ｊａｚドライブ、Ｚｉｐドライブ、ＬＳ−１００ドライブ、フラッシュ・メモリ・カード、またはメモリ・スティック等のデバイスを含み得るが、これらに限定されない。また、ディスク・ストレージ１４２４には、コンパクト・ディスクＲＯＭデバイス（ＣＤ−ＲＯＭ）、ＣＤ記録可能ドライブ（ＣＤ−Ｒドライブ）、ＣＤ書き換え可能ドライブ（ＣＤ−ＲＷドライブ）、またはデジタルバーサタイルディスクＲＯＭドライブ（ＤＶＤ−ＲＯＭ）等の光ディスク・ドライブを含む他の記憶媒体と別個または併用の記憶媒体を含み得るが、これらに限定されない。ディスク・ストレージ１４２４のシステム・バス１４１８への接続を容易化するため、インターフェース１４２６等のリムーバブルまたは非リムーバブル・インターフェースが典型的に用いられる。また、図１４は、ユーザと好適な動作環境１４００に記載の基本コンピュータ・リソースとの間の中間手段として作用するソフトウェアを示している。また、このようなソフトウェアには、たとえばオペレーティング・システム１４２８を含み得る。ディスク・ストレージ１４２４に格納可能なオペレーティング・システム１４２８は、コンピュータ１４１２のリソースの制御および割り当てを行うように作用する。
【０１０７】
システム・アプリケーション１４３０は、たとえばシステム・メモリ１４１６またはディスク・ストレージ１４２４に格納されたプログラム・モジュール１４３２およびプログラム・データ１４３４を通じたオペレーティング・システム１４２８によるリソースの管理を利用する。当然のことながら、本開示は、さまざまなオペレーティング・システムまたはオペレーティング・システムの組合せにより実現可能である。ユーザは、入力装置１４３６を通じて、コマンドまたは情報をコンピュータ１４１２に入力する。入力装置１４３６には、マウス等のポインティング・デバイス、トラックボール、スタイラス、タッチ・パッド、キーボード、マイク、ジョイスティック、ゲーム・パッド、サテライト・ディッシュ、スキャナ、ＴＶチューナ・カード、デジタル・カメラ、デジタル・ビデオ・カメラ、ウェブ・カメラ等を含むが、これらに限定されない。上記および他の入力装置がインターフェース・ポート１４３８を介し、システム・バス１４１８を通じて処理ユニット１４１４に接続される。インターフェース・ポート１４３８には、たとえばシリアル・ポート、パラレル・ポート、ゲーム・ポート、およびユニバーサル・シリアル・バス（ＵＳＢ）を含む。出力装置１４４０は、入力装置１４３６と同じ種類のポートのうちのいくつかを使用する。このため、たとえばＵＳＢポートの使用によって、入力をコンピュータ１４１２に与えるとともに、情報をコンピュータ１４１２から出力装置１４４０に出力することができる。いくつかある出力装置１４４０の中でも、特殊なアダプタを必要とするモニタ、スピーカ、およびプリンタ等の出力装置１４４０が存在することを示すため、出力アダプタ１４４２を設けている。一例として、出力アダプタ１４４２には、出力装置１４４０とシステム・バス１４１８との間の接続手段を提供するビデオおよびサウンド・カードを含むが、これらに限定されない。リモート・コンピュータ１４４４等、他のデバイスまたはデバイスのシステムあるいはその両方が入出力両機能を提供することに留意するものとする。
【０１０８】
コンピュータ１４１２は、リモート・コンピュータ１４４４等の１つまたは複数のリモート・コンピュータへのロジック接続を用いたネットワーク化環境において動作し得る。リモート・コンピュータ１４４４としては、コンピュータ、サーバ、ルータ、ネットワークＰＣ、ワークステーション、マイクロプロセッサベースの電化製品、ピア・デバイスまたは他の共通ネットワーク・ノード等が可能であり、典型的には、コンピュータ１４１２に対して記載した要素の多くまたはすべてを含み得る。簡素化のため、リモート・コンピュータ１４４４には、メモリ記憶装置１４４６のみを示している。リモート・コンピュータ１４４４は、ネットワーク・インターフェース１４４８を通じてコンピュータ１４１２にロジック接続された後、通信接続１４５０を介して物理的に接続される。ネットワーク・インターフェース１４４８には、ローカル・エリア・ネットワーク（ＬＡＮ）、ワイド・エリア・ネットワーク（ＷＡＮ）、セルラー・ネットワーク等の有線または無線通信ネットワークあるいはその両方を包含する。ＬＡＮ技術には、光ファイバ分散データ・インターフェース（ＦＤＤＩ）、銅線分散データ・インターフェース（ＣＤＤＩ）、イーサネット（Ｒ）、トークン・リング等を含む。ＷＡＮ技術には、ポイント・ツー・ポイント・リンク、総合デジタル通信網（ＩＳＤＮ）等の回路交換網およびその変形、パケット交換網、およびデジタル加入者線（ＤＳＬ）を含むが、これらに限定されない。通信接続１４５０は、ネットワーク・インターフェース１４４８をシステム・バス１４１８に接続するために採用されたハードウェア／ソフトウェアを表す。通信接続１４５０は、図示の明瞭化のため、コンピュータ１４１２の内側に示しているが、コンピュータ１４１２の外部に置くことも可能である。また、ネットワーク・インターフェース１４４８への接続のためのハードウェア／ソフトウェアには、典型的電話用モデム、ケーブル・モデム、およびＤＳＬモデム等のモデム、ＩＳＤＮアダプタ、およびイーサネット（Ｒ）・カード等の内部および外部技術を含み得るが、これらは例示を目的としているに過ぎない。
【０１０９】
本発明は、考え得る任意の技術的詳細統合レベルにおけるシステム、方法、装置、またはコンピュータ・プログラム製品、あるいはその組合せが可能である。コンピュータ・プログラム製品は、本発明の態様をプロセッサに実行させるコンピュータ可読プログラム命令が格納された（１つまたは複数の）コンピュータ可読記憶媒体を具備し得る。コンピュータ可読記憶媒体としては、命令実行デバイスが使用する命令を保持および格納し得る有形デバイスが可能である。コンピュータ可読記憶媒体としては、たとえば電子記憶装置、磁気記憶装置、光学記憶装置、電磁記憶装置、半導体記憶装置、またはこれらの任意の好適な組合せが可能であるが、これらに限定されない。また、コンピュータ可読記憶媒体のより具体的な例の非網羅的な一覧には、携帯型コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、リードオンリー・メモリ（ＲＯＭ）、消去可能プログラム可能リードオンリー・メモリ（ＥＰＲＯＭもしくはフラッシュ・メモリ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、携帯型コンパクト・ディスク・リードオンリー・メモリ（ＣＤ−ＲＯＭ）、デジタルバーサタイルディスク（ＤＶＤ）、メモリ・スティック、フロッピー（Ｒ）・ディスク、パンチカードもしくは命令が記録された溝中の隆起構造等の機械的符号化デバイス、ならびにこれらの任意の好適な組合せを含み得る。本明細書で使用するとき、コンピュータ可読記憶媒体は、電波等の自由伝搬電磁波、導波路等の送信媒体を伝搬する電磁波（たとえば、光ファイバ・ケーブルを通過する光パルス）、またはワイヤを通じて送信される電気信号等、本質的に一時的な信号としては解釈されないものとする。
【０１１０】
本明細書に記載のコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体から各コンピュータ／処理機器にダウンロードすることも可能であるし、たとえばインターネット、ローカル・エリア・ネットワーク、ワイド・エリア・ネットワーク、または無線ネットワーク、あるいはその組合せを介して外部コンピュータまたは外部記憶装置にダウンロードすることも可能である。ネットワークには、送信銅ケーブル、送信光ファイバ、無線送信、ルータ、ファイアウォール、スイッチ、ゲートウェイ・コンピュータ、またはエッジ・サーバ、あるいはその組合せを含み得る。各コンピュータ／処理機器のネットワーク・アダプタ・カードまたはネットワーク・インターフェースは、ネットワークからコンピュータ可読プログラム命令を受信し、当該コンピュータ可読プログラム命令を転送して、各コンピュータ／処理機器内のコンピュータ可読記憶媒体に格納する。本発明の動作を実行するコンピュータ可読プログラム命令としては、アセンブラ命令、命令セット・アーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ、集積回路の設定データ、あるいはＳｍａｌｌｔａｌｋ（Ｒ）、Ｃ＋＋等のオブジェクト指向プログラミング言語ならびに「Ｃ」プログラミング言語もしくは類似のプログラミング言語等の手続き型プログラミング言語を含む１つまたは複数のプログラミング言語の任意の組合せで記述されたソース・コードまたはオブジェクト・コードが可能である。コンピュータ可読プログラム命令は、独立型ソフトウェア・パッケージとして全部または一部をユーザのコンピュータ上で実行することも可能であるし、一部をユーザのコンピュータ上、一部をリモート・コンピュータ上で実行することも可能であるし、全部をリモート・コンピュータまたはサーバ上で実行することも可能である。後者のシナリオでは、ローカル・エリア・ネットワーク（ＬＡＮ）またはワイド・エリア・ネットワーク（ＷＡＮ）等、任意の種類のネットワークを通じてリモート・コンピュータをユーザのコンピュータに接続することも可能であるし、（たとえば、インターネット・サービス・プロバイダを用いることによりインターネットを通じて）外部コンピュータに接続することも可能である。いくつかの実施形態においては、本発明の態様を実行するため、コンピュータ可読プログラム命令の状態情報を利用して電子回路をカスタマイズすることにより、たとえばプログラマブルロジック回路、フィールドプログラマブル・ゲート・アレイ（ＦＰＧＡ）、またはプログラマブル・ロジック・アレイ（ＰＬＡ）を含む電子回路がコンピュータ可読プログラム命令を実行可能である。
【０１１１】
本明細書においては、本発明の実施形態に係る方法、装置（システム）、およびコンピュータ・プログラム製品のフローチャート図またはブロック図あるいはその両方を参照して、本発明の態様を説明している。フローチャート図またはブロック図あるいはその両方の各ブロックならびにフローチャート図またはブロック図あるいはその両方のブロックの組合せは、コンピュータ可読プログラム命令により実装可能であることが了解される。これらのコンピュータ可読プログラム命令は、コンピュータ等のプログラム可能データ処理装置のプロセッサを介した実行によって、フローチャート図またはブロック図あるいはその両方の１つまたは複数のブロックに規定の機能／動作を実装する手段を生成するように、汎用コンピュータ、専用コンピュータ、または他のプログラム可能データ処理装置のプロセッサに提供されてマシンを構成可能である。また、これらのコンピュータ可読プログラム命令は、命令が格納されたコンピュータ可読記憶媒体が、フローチャート図またはブロック図あるいはその両方の１つまたは複数のブロックに規定の機能／動作の態様を実装する命令を含む製造品を含むように、コンピュータ、プログラム可能データ処理装置、または他の機器、あるいはその組合せに対して特定の様態で機能するように指示し得る当該コンピュータ可読記憶媒体に格納可能である。また、コンピュータ可読プログラム命令は、コンピュータ、他のプログラム可能装置、または他の機器上での実行によって、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックに規定の機能／動作を実装するように、コンピュータ、他のプログラム可能データ処理装置、または他の機器へのロードによって、一連の動作をコンピュータ、他のプログラム可能装置、または他の機器上で実行させることにより、コンピュータ実装プロセスを構成可能である。
【０１１２】
図中のフローチャートおよびブロック図は、本発明の種々の実施形態に係るシステム、方法、およびコンピュータ・プログラム製品の考え得る実施態様のアーキテクチャ、機能、および動作を示している。この点、フローチャートまたはブロック図の各ブロックは、特定のロジック機能を実装する１つまたは複数の実行可能命令を含む命令のモジュール、セグメント、または一部を表し得る。いくつかの代替実施態様において、ブロックに記載の機能は、図面に記載の順序から外れて発生し得る。たとえば、連続して示す２つのブロックは実際のところ、関与する機能に応じて、実質的に同時に実行することも可能であるし、場合により逆の順序で実行することも可能である。また、ブロック図またはフローチャート図あるいはその両方の各ブロックならびにブロック図またはフローチャート図あるいはその両方のブロックの組合せは、特定の機能または動作を実行する専用ハードウェアベースのシステムにより実装することも可能であるし、専用ハードウェアおよびコンピュータ命令の組合せを実行することも可能である。
【０１１３】
１つまたは複数のコンピュータあるいはその両方で動作するコンピュータ・プログラム製品のコンピュータ実行可能命令の一般的背景にて主題を上述したが、当業者であれば、本開示が他のプログラム・モジュールとの組合せまたは組合せによる実装が可能であることが認識されよう。一般的に、プログラム・モジュールとしては、特定のタスクの実行または特定の抽象データ型の実装あるいはその両方を行うルーチン、プログラム、コンポーネント、データ構造等が挙げられる。さらに、当業者には当然のことながら、本発明に係るコンピュータ実装方法は、シングルプロセッサまたはマルチプロセッサ・コンピュータ・システム、ミニコンピュータ機器、メインフレーム・コンピュータのほか、コンピュータ、手持ち式コンピュータ機器（たとえば、ＰＤＡ、電話）、マイクロプロセッサベースまたはプログラム可能な家電製品または産業用電子装置等、他のコンピュータ・システム構成により実現可能である。また、図示の態様は、通信ネットワークを通じてつながったリモート処理機器によりタスクが実行される分散コンピューティング環境において実現可能である。ただし、本開示のすべての態様ではないとしても、その一部を独立型コンピュータ上で実現可能である。分散コンピューティング環境においては、ローカルおよびリモートの両メモリ記憶装置にプログラム・モジュールを配置可能である。
【０１１４】
本願において使用する用語「コンポーネント（ｃｏｍｐｏｎｅｎｔ）」、「システム（ｓｙｓｔｅｍ）」、「プラットフォーム（ｐｌａｔｆｏｒｍ）」、「インターフェース（ｉｎｔｅｒｆａｃｅ）」等は、コンピュータ関連エンティティまたは１つもしくは複数の特定の機能を備えた演算マシンと関連するエンティティを表すことまたは含むこと、あるいはその両方が可能である。本明細書に開示のエンティティとしては、ハードウェア、ハードウェアとソフトウェアとの組合せ、ソフトウェア、または実行中のソフトウェアが可能である。たとえば、コンポーネントとしては、プロセッサ上で動作するプロセス、プロセッサ、オブジェクト、実行ファイル、実行スレッド、プログラム、またはコンピュータ、あるいはその組合せが可能であるが、これらに限定されない。一例としては、サーバ上で動作するアプリケーションおよびサーバの両者がコンポーネントとなり得る。１つまたは複数のコンポーネントがプロセスまたは実行スレッドあるいはその両方に存在可能であり、コンポーネントは、１つのコンピュータ上での限定または２つ以上のコンピュータ間の分散あるいはその両方が可能である。別の例においては、さまざまなデータ構造が格納されたさまざまなコンピュータ可読媒体から、各コンポーネントを実行可能である。コンポーネントは、１つまたは複数のデータ・パケット（ローカル・システム、分散システムの別のコンポーネントまたはインターネット等のネットワーク全体で信号を介した他のシステム、あるいはその両方と相互作用する１つのコンポーネントからのデータ）を有する信号等、ローカルまたはリモートあるいは両方のプロセスを介して通信可能である。別の例として、コンポーネントとしては、プロセッサが実行するソフトウェアまたはファームウェア・アプリケーションにより動作する電気または電子回路により動作する機械的部分が与える特定の機能を備えた装置が可能である。このような場合、プロセッサは、装置の内部に置くことも可能であるし、外部に置くことも可能であり、ソフトウェアまたはファームウェア・アプリケーションの少なくとも一部を実行可能である。さらに別の例として、コンポーネントとしては、機械的部分のない電子コンポーネントを通じて特定の機能を与える装置が可能であり、電子コンポーネントには、その機能の少なくとも一部を与えるソフトウェアまたはファームウェアを実行するプロセッサ等の手段を含み得る。一態様において、コンポーネントは、たとえばクラウド・コンピューティング・システム内で、仮想マシンを介して電子コンポーネントをエミュレート可能である。
【０１１５】
また、用語「または（ｏｒ）」は、排他的な「または（ｏｒ）」ではなく、両立的な「または（ｏｒ）」を意味することが意図される。すなわち、別段の指定もなく、文脈から明らかでもない限り、「ＸがＡまたはＢを採用する（Ｘ  ｅｍｐｌｏｙｓ  Ａ  ｏｒ  Ｂ）」は、自然な両立的順列のいずれかを意味することが意図される。すなわち、ＸがＡを採用する、ＸがＢを採用する、またはＸがＡおよびＢの両者を採用する場合、「ＸがＡまたはＢを採用する（Ｘ  ｅｍｐｌｏｙｓ  Ａ  ｏｒ  Ｂ）」は、これらの事例のいずれかにおいて満たされる。さらに、単数形を示す別段の指定もなく、文脈から明らかでもない限り、本明細書および添付の図面において使用する冠詞「ある（ａ）」および「一（ａｎ）」は一般的に、「１つまたは複数（ｏｎｅ  ｏｒ  ｍｏｒｅ）」を意味するものとして解釈されるものとする。本明細書で使用するとき、用語「例（ｅｘａｍｐｌｅ）」または「例示（ｅｘｅｍｐｌａｒｙ）」あるいはその両方は、一例として役立つことを意味するのに利用される。誤解を避けるため、本明細書に開示の主題は、このような例に限らない。また、「例」または「例示」あるいはその両方として本明細書に記載の如何なる態様も設計も、他の態様または設計より好適または有利なものとして必ずしも解釈されず、また、当業者に既知の同等の例示的な構造および技術を除外するものでもない。
【０１１６】
本明細書における採用の通り、用語「プロセッサ（ｐｒｏｃｅｓｓｏｒ）」は、実質的に任意のコンピュータ処理ユニットまたは機器を表すことができ、シングルコア・プロセッサ、ソフトウェアのマルチスレッド実行が可能なシングルプロセッサ、マルチコア・プロセッサ、ソフトウェアのマルチスレッド実行が可能なマルチコア・プロセッサ、ハードウェア・マルチスレッド技術を備えたマルチコア・プロセッサ、並列プラットフォーム、および分散共有メモリを備えた並列プラットフォームが挙げられるが、これらに限定されない。また、プロセッサは、本明細書に記載の機能を実行するように設計された集積回路、特定用途向け集積回路（ＡＳＩＣ）、デジタル・シグナル・プロセッサ（ＤＳＰ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、プログラマブル・ロジック・コントローラ（ＰＬＣ）、複合プログラマブル・ロジック・デバイス（ＣＰＬＤ）、離散ゲートもしくはトランジスタ・ロジック、離散ハードウェア・コンポーネント、またはこれらの任意の組合せを表し得る。さらに、プロセッサは、空間使用の最適化またはユーザ装置の性能の向上のため、ナノスケールのアーキテクチャとして、分子および量子ドットベースのトランジスタ、スイッチ、およびゲートを利用可能であるが、これらに限定されない。また、プロセッサは、コンピュータ処理ユニットの組合せとして実現可能である。本開示において、「ストア（ｓｔｏｒｅ）」、「ストレージ（ｓｔｏｒａｇｅ）」、「データ・ストア（ｄａｔａ  ｓｔｏｒｅ）」、「データ・ストレージ（ｄａｔａ  ｓｔｏｒａｇｅ）」、「データベース（ｄａｔａｂａｓｅ）」等の用語、ならびにコンポーネントの動作および機能に関連する実質的にその他の任意の情報記憶コンポーネントは、「メモリ」またはメモリを備えたコンポーネントにおいて具現化された「メモリ・コンポーネント」エンティティを表すのに利用される。当然のことながら、本明細書に記載のメモリまたはメモリ・コンポーネントあるいはその両方としては、揮発性メモリまたは不揮発性メモリのいずれかとすることも可能であるし、揮発性および不揮発性の両メモリを含むことも可能である。非限定的な一例として、不揮発性メモリには、リードオンリー・メモリ（ＲＯＭ）、プログラム可能ＲＯＭ（ＰＲＯＭ）、電気的プログラム可能ＲＯＭ（ＥＰＲＯＭ）、電気的消去可能ＲＯＭ（ＥＥＰＲＯＭ）、フラッシュ・メモリ、または不揮発性ランダム・アクセス・メモリ（ＲＡＭ）（たとえば、強誘電性ＲＡＭ（ＦｅＲＡＭ））を含み得る。揮発性メモリには、たとえば外部キャッシュ・メモリとして動作可能なＲＡＭを含み得る。非限定的な一例として、ＲＡＭは、同期ＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）、ダブル・データ・レートＳＤＲＡＭ（ＤＤＲ  ＳＤＲＡＭ）、エンハンストＳＤＲＡＭ（ＥＳＤＲＡＭ）、シンクリンクＤＲＡＭ（ＳＬＤＲＡＭ）、ダイレクト・ラムバスＲＡＭ（ＤＲＲＡＭ）、ダイレクト・ラムバス・ダイナミックＲＡＭ（ＤＲＤＲＡＭ）、およびラムバス・ダイナミックＲＡＭ（ＲＤＲＡＭ）等の多くの形態で利用可能である。また、本明細書におけるシステムまたはコンピュータ実装方法の開示のメモリ・コンポーネントは、上記およびその他の任意の好適な種類のメモリを非限定的に含むことが意図される。
【０１１７】
上述の内容は、システムおよびコンピュータ実装方法の一例に過ぎない。当然のことながら、本開示の説明を目的として、コンポーネントまたはコンピュータ実装方法の考え得るすべての組合せを記載することはできないが、当業者であれば、本開示の別の多くの組合せおよび順列が可能であることが認識されよう。さらに、詳細な説明、特許請求の範囲、付属書、および図面において用語「含む（ｉｎｃｌｕｄｅｓ）」、「有する（ｈａｓ）」、「保有する（ｐｏｓｓｅｓｓｅｓ）」等が使用される範囲において、このような用語は、用語「備える（ｃｏｍｐｒｉｓｉｎｇ）」が請求項において移行語として採用される場合の解釈と同様に、包括的であることが意図される。
【０１１８】
以上、例示を目的として種々の実施形態の説明を提示したが、これらは、何ら網羅的であることも、開示の実施形態への限定であることも意図したものではない。当業者には、上記実施形態の範囲および精神から逸脱することなく、多くの改良および変形が明らかとなるであろう。本明細書に使用の専門用語は、実施形態の原理、実際の適用、もしくは市場に見られる技術の技術的改良の最良の説明のため、または、本明細書に開示の実施形態の当業他者による理解を可能にするために選定している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【国際調査報告】
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