(57)【要約】高電子移動度トランジスタ（ＨＥＭＴ）は、層のスタックを含むチャネル半導体構造体を含み、層のスタックは、層の材料の分極の大きさの順に重なり合って配置されて、スタックにおける層の各対によって形成されたヘテロ接合において複数のキャリアチャネルを形成する。層のスタックは第１の層及び第２の層を含む。第１の層の分極の大きさは、スタックにおいて第１の層の下に配置された第２の層の分極の大きさより大きく、半導体構造体の階段状輪郭を形成するように、第１の層の幅は第２の層の幅より小さい。ＨＥＭＴは、高濃度にドープされた半導体材料を含むソース半導体構造体と、高濃度にドープされた半導体材料を含むドレイン半導体構造体とを備える。ＨＥＭＴは、ソース電極と、ドレイン電極と、キャリアチャネルの導電率を変調するゲート電極とを備える。ゲート電極は、半導体構造体の階段状輪郭をたどってトレンド及び蹴込部を有する階段形状を有する。
2021504955.tif 000002
【特許請求の範囲】
【請求項１】
高電子移動度トランジスタ（ＨＥＭＴ）であって、
層のスタックを含むチャネル半導体構造体であって、前記層のスタックは、前記層の材料の分極の大きさの順に重なり合って配置されて、前記スタックにおける層の各対によって形成されたヘテロ接合において複数のキャリアチャネルを形成し、前記層のスタックは第１の層及び第２の層を含み、前記第１の層の分極の大きさは、前記スタックにおいて前記第１の層の下に配置された前記第２の層の分極の大きさより大きく、前記チャネル半導体構造体の階段状輪郭を形成するように、前記第１の層の幅は前記第２の層の幅より小さいものと、
高濃度にドープされた半導体材料を含むソース半導体構造体であって、前記チャネル半導体構造体に電気的に接続されて全てのキャリアチャネルにキャリアを提供するものと、
前記高濃度にドープされた半導体材料を含むドレイン半導体構造体であって、前記チャネル半導体構造体に電気的に接続されて全てのキャリアチャネルにおける前記キャリアを受け取るものと、
各キャリアチャネルと電気的に接触するように前記ソース半導体構造体に配置されたソース電極と、
各キャリアチャネルと電気的に接触するように前記ドレイン半導体構造体に配置されたドレイン電極と、
前記キャリアチャネルの導電率を変調するように、前記ＨＥＭＴの長さに沿って前記ソース電極と前記ドレイン電極との間に配置されたゲート電極であって、前記半導体構造体の前記階段状輪郭をたどってトレンド及び蹴込部を有する階段形状を有するものと、
を備える、ＨＥＭＴ。
【請求項２】
前記ゲート電極と前記チャネル半導体構造体との間に配置された誘電体の層、を更に備える、請求項１に記載のＨＥＭＴ。
【請求項３】
前記トレンドは同一の幅を有する、請求項１に記載のＨＥＭＴ。
【請求項４】
前記トレンドは異なる幅を有する、請求項１に記載のＨＥＭＴ。
【請求項５】
前記蹴込部は同一の高さを有する、請求項１に記載のＨＥＭＴ。
【請求項６】
前記蹴込部は異なる高さを有する、請求項１に記載のＨＥＭＴ。
【請求項７】
前記ソース電極と前記ゲート電極との間の距離は、前記ゲート電極と前記ドレイン電極との間の距離より大きい、請求項１に記載のＨＥＭＴ。
【請求項８】
前記チャネル半導体構造体の材料は、窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、ガリウムヒ素（ＧａＡｓ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウム（ＡｌＮ）、アルミニウムガリウムヒ素（ＡｌＧａＡｓ）、アルミニウムヒ素（ＡｌＡｓ）及びインジウムアルミニウムガリウムヒ素（ＩｎＡｌＧａＡｓ）のうちの１つ又は組合せを含む、請求項１に記載のＨＥＭＴ。
【請求項９】
ソース半導体領域及びドレイン半導体領域は、窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、ガリウムヒ素（ＧａＡｓ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）のうちの１つ又は組合せを含む、請求項１に記載のＨＥＭＴ。
【請求項１０】
前記ゲート電極と前記チャネル半導体層との間の前記誘電体層は、前記ゲート電極に電圧が印加されると負の静電容量挙動をもたらす強誘電体酸化物である、請求項２に記載のＨＥＭＴ。
【請求項１１】
高電子移動度トランジスタ（ＨＥＭＴ）を製造する方法であって、
基板と、層のスタックを含むチャネル半導体構造体とを準備することであって、前記層のスタックは、前記層の材料の分極の大きさの順に重なり合って配置されて、前記スタックにおける層の各対によって形成されたヘテロ接合において複数のキャリアチャネルを形成し、前記層のスタックは第１の層及び第２の層を含み、前記第１の層の分極の大きさは、前記スタックにおいて前記第１の層の下に配置された前記第２の層の分極の大きさより大きく、前記半導体構造体の階段状輪郭を形成するように、前記第１の層の幅は前記第２の層の幅より小さいものと、
前記チャネル半導体構造体をエッチングしてトランジスタの活性領域を画定することと、
高濃度にドープされた半導体材料を含むソース半導体構造体を形成することであって、前記ソース半導体構造体は、前記チャネル半導体構造体に電気的に接続されて全てのキャリアチャネルにキャリアを提供するものと、
前記高濃度にドープされた半導体材料を含むドレイン半導体構造体を形成することであって、前記ドレイン半導体構造体は、前記チャネル半導体構造体に電気的に接続されて全てのキャリアチャネルにおける前記キャリアを受け取るものと、
各キャリアチャネルと電気的に接触するように前記ソース半導体構造体に配置されたソース電極を形成することと、
各キャリアチャネルと電気的に接触するように前記ドレイン半導体構造体に配置されたドレイン電極を形成することと、
前記キャリアチャネルの導電率を変調するように、前記ＨＥＭＴの長さに沿って前記ソース電極と前記ドレイン電極との間に配置されたゲート電極を形成することであって、前記ゲート電極は、前記半導体構造体の前記階段状輪郭をたどってトレンド及び蹴込部を有する階段形状を有するものと、
を含む、方法。
【請求項１２】
電極は、電子ビーム物理蒸着（ＥＢＰＶＤ）、ジュール蒸発、化学気相成長及びスパッタリングプロセスのうちの１つ又は組合せを使用して形成される、請求項１１に記載の方法。
【請求項１３】
前記半導体構造体は、化学気相成長（ＣＶＤ）、有機金属化学気相成長（ＭＯＣＶＤ）、分子ビームエピタキシー（ＭＢＥ）、有機金属気相成長エピタキシー（ＭＯＶＰＥ）、プラズマ促進化学気相成長（ＰＥＣＶＤ）及びマイクロ波プラズマ堆積のうちの１つ又は組合せを使用して作製される、請求項１１に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、包括的には、高周波応用のための高電子移動度トランジスタ等の半導体デバイスに関する。
【背景技術】
【０００２】
半導体デバイスにおいて、ケイ素（Ｓｉ）及びガリウムヒ素（ＧａＡｓ）等の材料は広く応用されてきた。しかしながら、これらの比較的よく知られている半導体材料は、バンドギャップが比較的小さく（例えば、室温で、Ｓｉの場合は１．１２ｅＶ、ＧａＡｓの場合は１．４２ｅＶ）及び／又は絶縁破壊電圧が比較的小さいため、より高出力及び／又は高周波応用にはそれほど適していない可能性がある。
【０００３】
Ｓｉ及びＧａＡｓによって提示される難題を考慮して、高出力、高温及び／又は高周波応用並びにデバイスに対する関心は、炭化ケイ素（室温でα−ＳｉＣの場合は２．９９６ｅＶ）及びＩＩＩ族窒化物（例えば、室温でＧａＮの場合は３．３６ｅＶ）等の広バンドギャップ半導体材料に向かった。これらの材料は、通常、ガリウムヒ素及びケイ素と比較して、より高い絶縁破壊電界強度及びより高い電子飽和速度を有する。
【０００４】
高出力及び／又は高周波応用に対して特に関心のあるデバイスは、高電子移動度トランジスタ（ＨＥＭＴ）であり、それは、或る特定の場合では、変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）としても知られている。これらのデバイスは、異なるバンドギャップエネルギーを有する２つの半導体材料のヘテロ接合に２次元電子ガス（２ＤＥＧ）が形成されるため、多くの環境下で動作上の利点を提供することができ、そこでは、バンドギャップの小さい材料ほど高い電子親和力を有する。２ＤＥＧは、アンドープの（「意図的にドープされていない」）、バンドギャップのより小さい材料における蓄積層であり、例えば１０１３ｃｍ−２を超える非常に高いシート電子濃度を含むことができる。さらに、バンドギャップのより広い半導体において発生する電子は２ＤＥＧに移動し、それにより、イオン化不純物散乱が低減するため高電子移動度が可能になる。
【０００５】
高キャリア濃度及び高キャリア移動度のこの組合せにより、ＨＥＭＴに対して非常に大きい相互コンダクタンスを与えることができ、高周波応用に対して金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）に比較して強力な性能上の利点を提供することができる。
【０００６】
窒化ガリウム／窒化アルミニウムガリウム（ＧａＮ／ＡｌＧａＮ）材料系で製造される高電子移動度トランジスタには、上述した高い絶縁破壊電界、それらの広いバンドギャップ、大きい伝導帯オフセット及び／又は高い飽和電子ドリフト速度を含む材料特性の組合せにより、大量のＲＦ電力を発生させる可能性がある。ＲＦトランジスタに対する最も重要な性能指標の１つは線形性である。線形性の高いトランジスタは、低雑音増幅器（ＬＮＡ）又は電力増幅器（ＰＡ）で使用される場合、消費する電力が相対的に低い。したがって、高い線形性とより高い電力密度とを有するトランジスタを設計することが望まれる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
いくつかの実施の形態は、トランジスタの電圧に対してｇｍ３値を低減させることによってトランジスタの線形性を改善することができるという認識に基づく。具体的には、ｇｍ３に対する大きさが低いほど、線形性が高くなる。いくつかの実施の形態は、ｇｍ３の値は閾値電圧の周囲でゼロに近いという認識に基づく。しかしながら、ゼロに近いｇｍ３の値を有する閾値電圧の領域は、通常、非常に小さく、こうした小さいゲート電圧範囲においてトランジスタを動作させることを略非現実的にする。
【０００８】
いくつかの実施の形態は、異なる閾値電圧を有する複数のキャリアチャネルを有する一方で、それらの全てのチャネルが同じゲート電圧によって動作するように、半導体デバイスを製造することができる、という認識に基づく。さらに、閾値電圧は、１つのこうしたチャネルのｇｍ３が別のチャネルのｇｍ３を破壊的に干渉し、互いを打ち消すように、設計することができる。したがって、Ｎ個のこうした垂直に積み重ねられたチャネルを有する複合デバイスは、広範囲のゲート電圧に対してゼロに近いｇｍ３を提供することができる。このｇｍ３の破壊的干渉の現象を、本明細書では「導関数重ね合わせ（Derivative Superposition）」と呼ぶ。
【０００９】
いくつかの実施の形態は、導関数重ね合わせは、層のスタックを含むチャネル半導体構造体によって達成することができ、層のスタックは、層の材料の分極の大きさの順に重なり合って配置されて、スタックにおける層の各対によって形成されたヘテロ接合において複数のキャリアチャネルを形成する、という別の認識に基づく。例えば、層のスタックは、第１の層と、スタックにおいて第１の層の下に配置された第２の層とを含む。第１の層の分極の大きさは、第２の層の分極の大きさより大きいように選択される。さらに、半導体構造体の階段状輪郭を形成するように、第１の層の幅は第２の層の幅より小さいように選択される。
【００１０】
それらの実施の形態において、各チャネルの幅は変化し、チャネルの各々に対する閾値電圧は、チャネル幅の関数である。これは、このマルチチャネルピラミッドデバイスが、重なり合って垂直に積み重ねられた複数のチャネルを有し、各チャネルは異なる閾値電圧を有し、全てのチャネルが同じゲート電圧によって動作する、ということを意味する。閾値電圧は、１つのこうしたチャネルのｇｍ３が別のチャネルのｇｍ３を破壊的に干渉し、少なくとも一部には互いを打ち消すように設計される。したがって、Ｎ個のこうした垂直に積み重ねられたチャネルを有する複合デバイスは、導関数重ね合わせを用いてより広範囲のゲート電圧に対してゼロに近いｇｍ３を提供することができる。
【課題を解決するための手段】
【００１１】
したがって、１つの実施の形態は、高電子移動度トランジスタ（ＨＥＭＴ）であって、
層のスタックを含むチャネル半導体構造体であって、前記層のスタックは、前記層の材料の分極の大きさの順に重なり合って配置されて、前記スタックにおける層の各対によって形成されたヘテロ接合において複数のキャリアチャネルを形成し、前記層のスタックは第１の層及び第２の層を含み、前記第１の層の分極の大きさは、前記スタックにおいて前記第１の層の下に配置された前記第２の層の分極の大きさより大きく、前記チャネル半導体構造体の階段状輪郭を形成するように、前記第１の層の幅は前記第２の層の幅より小さい、チャネル半導体構造体と、
高濃度にドープされた半導体材料を含むソース半導体構造体であって、前記チャネル半導体構造体に電気的に接続されて全てのキャリアチャネルにキャリアを提供するソース半導体構造体と、
前記高濃度にドープされた半導体材料を含むドレイン半導体構造体であって、前記チャネル半導体構造体に電気的に接続されて全てのキャリアチャネルにおける前記キャリアを受け取る、ドレイン半導体構造体と、
各キャリアチャネルと電気的に接触するように前記ソース半導体構造体に配置されたソース電極と、
各キャリアチャネルと電気的に接触するように前記ドレイン半導体構造体に配置されたドレイン電極と、
前記キャリアチャネルの導電率を変調するように、前記ＨＥＭＴの長さに沿って前記ソース電極と前記ドレイン電極との間に配置されたゲート電極であって、前記半導体構造体の前記階段状輪郭をたどってトレンド及び蹴込部を有する階段形状を有する、ゲート電極と、
を備える、ＨＥＭＴを開示する。
【００１２】
別の実施の形態は、高電子移動度トランジスタ（ＨＥＭＴ）を製造する方法であって、
基板と、層のスタックを含むチャネル半導体構造体とを準備することであって、前記層のスタックは、前記層の材料の分極の大きさの順に重なり合って配置されて、前記スタックにおける層の各対によって形成されたヘテロ接合において複数のキャリアチャネルを形成し、前記層のスタックは第１の層及び第２の層を含み、前記第１の層の分極の大きさは、前記スタックにおいて前記第１の層の下に配置された前記第２の層の分極の大きさより大きく、前記半導体構造体の階段状輪郭を形成するように、前記第１の層の幅は前記第２の層の幅より小さい、準備することと、
前記チャネル半導体構造体をエッチングして前記トランジスタの活性領域を画定することと、
高濃度にドープされた半導体材料を含むソース半導体構造体を形成することであって、前記ソース半導体構造体は、前記チャネル半導体構造体に電気的に接続されて全てのキャリアチャネルにキャリアを提供する、形成することと、
前記高濃度にドープされた半導体材料を含むドレイン半導体構造体を形成することであって、前記ドレイン半導体構造体は、前記チャネル半導体構造体に電気的に接続されて全てのキャリアチャネルにおける前記キャリアを受け取る、形成することと、
各キャリアチャネルと電気的に接触するように前記ソース半導体構造体に配置されたソース電極を形成することと、
各キャリアチャネルと電気的に接触するように前記ドレイン半導体構造体に配置されたドレイン電極を形成することと、
前記キャリアチャネルの導電率を変調するように、前記ＨＥＭＴの長さに沿って前記ソース電極と前記ドレイン電極との間に配置されたゲート電極を形成することであって、前記ゲート電極は、前記半導体構造体の前記階段状輪郭をたどってトレンド及び蹴込部を有する階段形状を有する、形成することと、
を含む、方法を開示する。
【図面の簡単な説明】
【００１３】
【図１Ａ】１つの実施の形態による半導体デバイスの３次元概略図である。
【図１Ｂ】いくつかの実施の形態によるデバイスの幅に沿ったチャネルの中央における断面図である。
【図１Ｃ】いくつかの実施の形態によりエピ層及びそれらの相対的な配置の選択に使用される異なるＩＩＩ−Ｎ材料に対する自発分極の値の例を列挙する表である。
【図１Ｄ】１つの実施の形態による半導体デバイスの動作を模擬する回路接続を示す図である。
【図２Ａ】いくつかの実施の形態による異なるフィン幅を有する複数のチャネルにより、いくつかの実施の形態による半導体デバイスの線形性がいかに改善されるかを例示するプロットである。
【図２Ｂ】いくつかの実施の形態による異なるフィン幅を有する複数のチャネルにより、いくつかの実施の形態による半導体デバイスの線形性がいかに改善されるかを例示するプロットである。
【図３】単一チャネルを備えたＨＥＭＴに対するｇｍ対Ｖｇｓ曲線と、いくつかの実施の形態による提案されるピラミッドトランジスタに対するｇｍ対Ｖｇｓ曲線とを示すプロットである。
【図４】単一チャネルを備えたＨＥＭＴに対するｇｍ３対Ｖｇｓ特性と、いくつかの実施の形態による提案されるピラミッドトランジスタに対するｇｍ３対Ｖｇｓ曲線とを示すプロットである。
【図５】単一チャネルを備えたＨＥＭＴに対するＩＤＳ対Ｖｇｓ特性と、いくつかの実施の形態による提案されるピラミッドトランジスタに対するＩＤＳ対Ｖｇｓ曲線とを示すプロットである。
【図６】１つの実施の形態によるＨＥＭＴのソース電極、ゲート電極及びドレイン電極の相対的な配置を示す図である。
【図７】いくつかの実施の形態による半導体デバイスを製造する方法のブロック図である。
【発明を実施するための形態】
【００１４】
図１Ａは、１つの実施の形態による半導体デバイスの３Ｄ概略図を示す。半導体デバイスは、ソース電極１１０と、ドレイン電極１２０と、外部電源に電気的に接続するゲート電極１３０とを含む。ソース電極の真下の半導体領域はソース領域１４０と呼び、ドレイン電極の真下の半導体領域はドレイン領域１５０と呼び、ゲート電極の真下の半導体領域はチャネル領域１６０と呼ぶ。ここでは、チャネル領域は、複数のヘテロ構造を含み、複数のヘテロ構造は複数の２ＤＥＧチャネルを形成するようになっている。同じゲート電極を備えたこれらの垂直に積み重ねられた複数のチャネルの導電率を変調するためにチャネル領域に、複数のトレンド及び蹴込部を含むピラミッド状構造体が形成されている。
【００１５】
このように、図１Ａの半導体デバイスは、高電子移動度トランジスタ（ＨＥＭＴ）である。チャネル領域１６０ＨＥＭＴは、層のスタックを含むチャネル半導体構造体によって形成されており、層のスタックは、層の材料の分極の大きさの順に重なり合って配置されて、スタックにおける層の各対によって形成されたヘテロ接合に複数のキャリアチャネルを形成する。ソース領域１４０は、高濃度にドープされた半導体材料を含むソース半導体構造体によって形成され、ソース半導体構造体は、チャネル半導体構造体に電気的に接続されて、全てのキャリアチャネルにキャリアを提供する。同様に、ドレイン領域１５０は、高濃度にドープされた半導体材料を含むドレイン半導体構造体によって形成され、ドレイン半導体構造体は、チャネル半導体構造体に電気的に接続されて、全てのキャリアチャネルにおけるキャリアを受け取る。
【００１６】
図１ＡのＨＥＭＴでは、ソース電極１１０は、ソース半導体構造体１４０の上に配置されて、各キャリアチャネルと電気的に接触し、ドレイン電極１２０は、ドレイン半導体構造体の上に配置されて、各キャリアチャネルと電気的に接触する。ゲート電極１３０は、ＨＥＭＴの長さに沿ってソース電極とドレイン電極との間に配置されて、キャリアチャネルの導電率を変調する。
【００１７】
様々な実施の形態において、チャネル半導体構造体は、チャネル半導体構造体の階段状輪郭を形成する異なる幅の層のスタックを含む。そのために、ゲート電極１３０もまた、チャネル半導体構造体の階段形状をたどるトレンド及び蹴込部を有する階段形状を有する。
【００１８】
図１Ｂは、１つの実施の形態による半導体デバイスのチャネル半導体構造体によって形成されたチャネル領域の断面を示す。異なる実施態様では、チャネル半導体構造体は、層のスタック、例えば、第１の層と、スタックにおいて第１の層の下に配置された第２の層とを含む。第１の層の分極の大きさは第２の層の分極の大きさより大きく、半導体構造体の階段状輪郭を形成するように、第１の層の幅は第２の層の幅より小さい。
【００１９】
この例では、チャネル領域は３つのヘテロ構造、すなわち、層１０１と層１０２との間に形成された第１のヘテロ構造、層１０２と層１０３との間に形成された第２のヘテロ構造、及び層１０３と層１０４との間に形成された第３のヘテロ構造を含む。各ヘテロ構造界面は、２ＤＥＧ（２次元電子ガス）チャネル１９９、１８８及び１７７を形成する。異なる実施の形態は、Ｎ＋１個の異なるＩＩＩ−Ｎ層とともにＮ個の２ＤＥＧチャネルを有することができる。異なる実施の形態では、ＩＩＩ−Ｎ層の全てが、層の自発分極の大きさがその層の真下の層の分極の大きさより高いという条件を満たす。
【００２０】
図１Ｃは、いくつかの実施の形態によりエピ層及びそれらの相対的な配置の選択のために使用される異なるＩＩＩ−Ｎ材料に対する自発分極の値の例を列挙する表１９０を示す。例えば、通常、Ｇａ面ＩＩＩ−Ｎ材料の分極は負である。異なる自発分極の２つのＩＩＩ−Ｎ材料が重なり合って成長する場合、自発分極電荷の絶対値に応じて、界面に２ＤＥＧ（２次元電子ガス）チャネル又は２ＤＨＧ（２次元正孔ガス）チャネルのいずれかが形成される。上部で成長したＩＩＩ−Ｎ材料が、すぐ下の材料より高い自発分極の絶対値を有する場合、２ＤＥＧが生じ、状況が反対である場合、代わりに２ＤＨＧが生じる。三元半導体の分極は、ヴェガード則１９１によって見つけることができる。
【００２１】
いくつかの実施の形態では、各チャネルの幅は変化し、チャネルの各々に対する閾値電圧はチャネル幅の関数である。これは、いくつかの実施の形態によるＨＥＭＴが、重なり合って垂直に積み重ねられた複数のチャネルを有し、各チャネルが異なる閾値電圧を有し、チャネルの全てが同じゲート電圧によって動作する、ということを意味する。特定のキャリアチャネルの閾値電圧は、チャネルにおける２ＤＥＧ濃度によって決まる（通常、キャリア濃度が上昇することにより、閾値電圧ははるかに負の領域まで移動する）とともに、チャネルのフィン幅によって決まる（フィン幅が低減することにより、閾値電圧は正の領域に向かって移動する）。
【００２２】
図１Ａ及び図１Ｂの例示的なデバイスは、１７７、１８８及び１９９と符号が付されている３つの２ＤＥＧチャネルを含む。これらのチャネルの各々の幅は異なり、したがって、いくつかの実施の形態によりトランジスタの線形性を改善するために使用される閾値電圧の変動に寄与する。上述したように、ＩＩＩ−Ｎ層の各々は、上部の層がその真下の層より高い分極の絶対値を有するように選択される。こうした選択により、２ＤＥＧチャネル１７７、１８８及び１９９が異なるキャリア濃度を有することが確実になる。２ＤＥＧキャリア濃度の変動は、閾値電圧変動にも寄与する。したがって、回路の観点から、図１Ａ及び図１Ｂに描くトランジスタ構造体は、各々が異なる閾値電圧を有するが同じゲート電圧によって動作する、３つの異なるトランジスタの並列の組合せとみなすことができる。
【００２３】
図１Ｄはこうした回路接続を示し、トランジスタＴ１７７、Ｔ１８８及びＴ１９９が、２ＤＥＧキャリアチャネル１７７、１８８及び１９９によってそれぞれ形成されたトランジスタを表す。
【００２４】
閾値電圧は、１つのこうしたチャネルのｇｍ３が別のチャネルのｇｍ３を破壊的に干渉し、互いを打ち消すように、設計されている。したがって、Ｎ個のこうした垂直に積み重ねられたチャネルを有する複合デバイスは、非常に高範囲のゲート電圧に対してゼロに近いｇｍ３を提供することができる。このｇｍ３の破壊的干渉の現象を、本明細書では「導関数重ね合わせ」と呼ぶ。
【００２５】
いくつかの実施態様では、チャネル半導体構造体の材料は、窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、ガリウムヒ素（ＧａＡｓ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウム（ＡｌＮ）、アルミニウムガリウムヒ素（ＡｌＧａＡｓ）、アルミニウムヒ素（ＡｌＡｓ）及びインジウムアルミニウムガリウムヒ素（ＩｎＡｌＧａＡｓ）のうちの１つ又は組合せを含む。さらに又は代替的に、ソース半導体領域及びドレイン半導体領域は、窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、ガリウムヒ素（ＧａＡｓ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）のうちの１つ又は組合せを含む。
【００２６】
いくつかの実施態様では、半導体デバイスは、ゲート電極１３０とチャネル領域１６０を形成するチャネル半導体構造体との間に配置された、誘電体の層１０７を含む。１つの実施の形態では、領域１０７の材料としては、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉｘＮｙ）、酸化窒化ケイ素水素（silicon oxide nitride hydrogen）（ＳｉｘＯｙＮｚＨｗ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）を挙げることができるが、それらに限定されない。誘電体領域層１０７は、パッシベーション層として形成することができる。さらに又は代替的に、いくつかの実施態様では、半導体デバイスは、半導体デバイスに機械的安定性を提供するように、バッファー層１０５及び基板１０６を含む。
【００２７】
図２Ａ及び図２Ｂは、チャネル領域にピラミッド形状を有する垂直に積み重ねられたマルチチャネルＨＥＭＴにより、半導体デバイスの線形性がいかに改善されるかを例示するプロットを示す。ｇｍ３は、以下の式によって数学的に定義され、
【００２８】
【数１】
2021504955.tif 000003
【００２９】
任意のトランジスタの線形性の顕著な特徴である。ｇｍ３の大きさが低いほど、線形性は高くなる。
【００３０】
図２Ａは、トランジスタのｇｍ３対Ｖｇｓゲート電圧のプロットを示す。この曲線で留意すべきことは、いかなるｇｍ３曲線も、２０１と符号が付されている１つの正の領域（陰影付けされている）と、２０２と符号が付されている１つの負の領域（陰影付けされていない）とを有する、ということである。正の領域から負の領域への移行は、閾値電圧の周囲で発生する。この図において２０３と符号が付されている領域は、ゼロに近いｇｍ３値を有するため、動作に対して理想的な領域である。しかしながら、問題は、Ｖｇｓ軸に沿ったこの領域の広がりが非常に小さく、こうした小さいゲート電圧範囲でトランジスタを動作させることを略不可能にするということである。
【００３１】
図２Ｂは、図１Ｂにそれぞれ示す２つの垂直に積み重ねられたチャネル１９９及び１８８に対するｇｍ３対Ｖｇｓプロット２１０及び２２０を示す。ここでは、チャネルの（各チャネルの幅の関数である）閾値電圧は、１９９チャネルのｇｍ３曲線の負の領域が１８８チャネルのｇｍ３曲線の正の領域とオーバーラップするように（正：in such a way）設計されている。したがって、これらの２つの垂直に積み重ねられたチャネルのみを有するトランジスタは、２３０と符号が付されている曲線のようなｇｍ３曲線を有することになる。留意すべき１つのことは、ｇｍ３値がゼロ又はゼロに近いゲート電圧領域が強化されているということである。この種のｇｍ３の破壊的干渉を「導関数重ね合わせ」と呼ぶ。
【００３２】
図３は、従来の単一チャネルＨＥＭＴに対するｇｍ対Ｖｇｓ曲線（３２０と符号が付されている）と、いくつかの実施の形態による、２ＤＥＧチャネルの各々に対して異なる閾値電圧を促進するようにピラミッド形状を有する垂直に積み重ねられたマルチチャネルを備えるＨＥＭＴに対する、ｇｍ対Ｖｇｓ曲線（３１０と符号が付されている）とを示す。いくつかの実施の形態は、トランジスタの線形性が、ゲート電圧に対する相互コンダクタンスの上昇によって決まるという認識に基づく。相互コンダクタンスが徐々に増大することにより高い線形性がもたらされ、一方で、相互コンダクタンスが急速に増大することにより、線形性が低くなる。この図に示すように、いくつかの実施の形態の原理を採用するトランジスタの相互コンダクタンス３１０は、相互コンダクタンスと比較して低速に上昇する。この例では、３つの異なるチャネルのみが使用されている。しかしながら、より多くの垂直に積み重ねられたチャネルにより、更に高い線形性がもたらされる。さらに、いくつかの実施の形態のデバイスのピークｇｍは、従来のＨＥＭＴのピークｇｍより高い値を有し、これは、そのいくつかの実施の形態のデバイスの複数のチャネルに起因する可能性がある。
【００３３】
図４は、従来のＨＥＭＴのｇｍ３対Ｖｇｓ特性４２０とともに、いくつかの実施の形態によるトランジスタのｇｍ３対Ｖｇｓ特性４１０のプロットを示す。上述したように、ｇｍ３は、デバイスの線形性の指標であり、高い線形性は低いｇｍ３を指す。理想的な線形トランジスタは、ゼロに非常に近いｇｍ３を有するべきである。この例から、いくつかの実施の形態によるトランジスタのｇｍ３は、従来のＨＥＭＴのｇｍ３より小さいことが極めて明白である。
【００３４】
図５は、従来のＨＥＭＴのＩＤＳ対Ｖｇｓ特性５２０とともに、いくつかの実施の形態によるトランジスタのＩＤＳ対Ｖｇｓ特性５１０のプロットを示す。ここで留意すべき５１０の２つの特有の特徴は、以下の通りである。すなわち、（ｉ）相対的に低いゲート電圧では、５１０におけるドレイン電流は５２０と比較して低速に上昇し、上述したように、トランジスタ性能においてより高い線形性をもたらし、（ｉｉ）ピークドレイン電流値は５２０より５１０の方が高く、これは、複数のチャネルが同じ印加電圧によって動作しているためである。いくつかの実施の形態のデバイスは、ソース端子及びドレイン端子において並列に接続された複数のトランジスタを有する複合トランジスタとみなすことができ、それらのゲート端子は互いに結合されている。
【００３５】
図６は、ソース電極、ゲート電極及びドレイン電極の相対的な配置を示す、１つの実施の形態によるデバイスの上面図を示す。この実施の形態では、ソースとゲートとの間の距離ＬＳＤは、ゲートとドレインとの間の距離ＬＧＤより大きい。いくつかの実施態様では、ＬＳＤが大きいことによりソース抵抗が増大し、それにより、デバイスの線形性が低減するため、ＬＳＤは可能な限り小さくなければならない。しかしながら、カットオフ周波数を低減させる寄生容量を増大させるため、ＬＳＤはそれほど小さくすることができない。ほとんどの応用では、ＬＳＤは５００ｎｍ未満である。ＬＧＤは、デバイスの絶縁破壊電圧によって決まる。絶縁破壊電圧を高くするためには、ＬＧＤが大きい必要がある。ＬＧＤはまた、チャネルを形成するために使用される半導体の材料特性によって決まり、広バンドギャップ材料は、比較的小さいＬＧＤでより高い絶縁破壊電圧を与える。例えば、デバイスの絶縁破壊電圧がＶＢＲである場合、ＧａＮ系デバイスの
【００３６】
【数２】
2021504955.tif 000004
【００３７】
である。いかなるＲＦトランジスタの絶縁破壊電圧も、最大ＲＦ出力電力
【００３８】
【数３】
2021504955.tif 000005
【００３９】
と直接関係がある。したがって、絶縁破壊電圧が高いことにより、より高い出力電力が得られる。
【００４０】
図７は、いくつかの実施の形態による半導体デバイスを製造する方法のブロック図を示す。本方法は、基板を準備すること（７１０）と、少なくとも２つのヘテロ構造を備えた半導体構造体を作製すること（７２０）とを含む。ヘテロ構造の材料は、ヘテロ構造の各々の界面に２ＤＥＧチャネルが形成されるように選択される。いくつかの実施の形態によれば、限定されないが、化学気相成長（ＣＶＤ）、有機金属化学気相成長（ＭＯＣＶＤ）、分子ビームエピタキシー（ＭＢＥ）、有機金属気相成長エピタキシー（ＭＯＶＰＥ）及びプラズマ促進化学気相成長（ＰＥＣＶＤ）並びにマイクロ波プラズマ堆積システムを含む、様々な方法を、これらのヘテロ構造半導体層の成長及び形成に適合させることができる。
【００４１】
本方法は、次いで、ウェットエッチング又はドライエッチングによりトランジスタの活性領域を画定すること（７３０）を含む。
【００４２】
本方法は、ソース半導体領域及びドレイン半導体領域の形成７４０を更に含み、この形成は、ソース領域及びドレイン領域からヘテロ構造を選択的にエッチングすることと、その後のソース領域及びドレイン領域における適切な半導体の選択的な堆積とによって行うことができる。
【００４３】
さらに、方法はまた、チャネル領域におけるピラミッド構造体の形成７５０も含み、この形成は、ドライエッチング法及びウェットエッチング法のうちの一方又は組合せによって行うことができる。
【００４４】
さらに、本方法はまた、電子ビーム蒸着、ジュール蒸発（joule evaporation）、化学気相成長及びスパッタリングプロセスのうちの１つ又は組合せを使用して、キャリアチャネルに電気的に接続するためのソース電極及びドレイン電極の形成７６０も含む。そして、真空又はＮ２環境において、サンプルを、８００℃を超えて焼きなましてオーミック接触を形成する。
【００４５】
さらに、方法はまた、チャネル領域からゲート金属を絶縁するためのゲート誘電体の堆積７７０も含み、これにより、ゲート漏れが低減し、トランジスタのＲＦ性能が向上する。その後、リソグラフィ→金属蒸着→リフトオフ、及び金属蒸着→リソグラフィ→エッチングのうちの１つ又は組合せを用いることによって、ゲート金属蒸着が行われる。
【００４６】
ここで、リソグラフィは、限定されないが、フォトリソグラフィ、電子ビームリソグラフィを含み、これらを使用して実施することができる。金属蒸着は、電子ビーム蒸着、ジュール蒸発、化学気相成長及びスパッタリングプロセスのうちの１つ又は組合せを使用して行うことができる。
【図１Ａ】
2021504955.tif 000006
【図１Ｂ】
2021504955.tif 000007
【図１Ｃ】
2021504955.tif 000008
【図１Ｄ】
2021504955.tif 000009
【図２Ａ】
2021504955.tif 000010
【図２Ｂ】
2021504955.tif 000011
【図３】
2021504955.tif 000012
【図４】
2021504955.tif 000013
【図５】
2021504955.tif 000014
【図６】
2021504955.tif 000015
【図７】
2021504955.tif 000016
【手続補正書】
【提出日】令和2年5月22日(2020.5.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正の内容】
【００１１】
したがって、１つの実施の形態は、高電子移動度トランジスタ（ＨＥＭＴ）であって、
層のスタックを含むチャネル半導体構造体であって、前記層のスタックは、前記層の材料の分極の大きさの順に重なり合って配置されて、前記スタックにおける層の各対によって形成されたヘテロ接合において複数のキャリアチャネルを形成し、前記層のスタックは第１の層及び第２の層を含み、前記第１の層の分極の大きさは、前記スタックにおいて前記第１の層の下に配置された前記第２の層の分極の大きさより大きく、前記チャネル半導体構造体の階段状輪郭を形成するように、前記第１の層の幅は前記第２の層の幅より小さい、チャネル半導体構造体と、
高濃度にドープされた半導体材料を含むソース半導体構造体であって、前記チャネル半導体構造体に電気的に接続されて全てのキャリアチャネルにキャリアを提供するソース半導体構造体と、
前記高濃度にドープされた半導体材料を含むドレイン半導体構造体であって、前記チャネル半導体構造体に電気的に接続されて全てのキャリアチャネルにおける前記キャリアを受け取る、ドレイン半導体構造体と、
各キャリアチャネルと電気的に接触するように前記ソース半導体構造体に配置されたソース電極と、
各キャリアチャネルと電気的に接触するように前記ドレイン半導体構造体に配置されたドレイン電極と、
前記キャリアチャネルの導電率を変調するように、前記ＨＥＭＴの長さに沿って前記ソース電極と前記ドレイン電極との間に配置されたゲート電極であって、前記チャネル半導体構造体の前記階段状輪郭をたどって踏面及び蹴込部を有する階段形状を有する、ゲート電極と、
を備える、ＨＥＭＴを開示する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
別の実施の形態は、高電子移動度トランジスタ（ＨＥＭＴ）を製造する方法であって、
基板と、層のスタックを含むチャネル半導体構造体とを準備することであって、前記層のスタックは、前記層の材料の分極の大きさの順に重なり合って配置されて、前記スタックにおける層の各対によって形成されたヘテロ接合において複数のキャリアチャネルを形成し、前記層のスタックは第１の層及び第２の層を含み、前記第１の層の分極の大きさは、前記スタックにおいて前記第１の層の下に配置された前記第２の層の分極の大きさより大きく、前記チャネル半導体構造体の階段状輪郭を形成するように、前記第１の層の幅は前記第２の層の幅より小さい、準備することと、
前記チャネル半導体構造体をエッチングして前記トランジスタの活性領域を画定することと、
高濃度にドープされた半導体材料を含むソース半導体構造体を形成することであって、前記ソース半導体構造体は、前記チャネル半導体構造体に電気的に接続されて全てのキャリアチャネルにキャリアを提供する、形成することと、
前記高濃度にドープされた半導体材料を含むドレイン半導体構造体を形成することであって、前記ドレイン半導体構造体は、前記チャネル半導体構造体に電気的に接続されて全てのキャリアチャネルにおける前記キャリアを受け取る、形成することと、
各キャリアチャネルと電気的に接触するように前記ソース半導体構造体に配置されたソース電極を形成することと、
各キャリアチャネルと電気的に接触するように前記ドレイン半導体構造体に配置されたドレイン電極を形成することと、
前記キャリアチャネルの導電率を変調するように、前記ＨＥＭＴの長さに沿って前記ソース電極と前記ドレイン電極との間に配置されたゲート電極を形成することであって、前記ゲート電極は、前記チャネル半導体構造体の前記階段状輪郭をたどって踏面及び蹴込部を有する階段形状を有する、形成することと、
を含む、方法を開示する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
図１Ａは、１つの実施の形態による半導体デバイスの３Ｄ概略図を示す。半導体デバイスは、ソース電極１１０と、ドレイン電極１２０と、外部電源に電気的に接続するゲート電極１３０とを含む。ソース電極の真下の半導体領域はソース領域１４０と呼び、ドレイン電極の真下の半導体領域はドレイン領域１５０と呼び、ゲート電極の真下の半導体領域はチャネル領域１６０と呼ぶ。ここでは、チャネル領域は、複数のヘテロ構造を含み、複数のヘテロ構造は複数の２ＤＥＧチャネルを形成するようになっている。同じゲート電極を備えたこれらの垂直に積み重ねられた複数のチャネルの導電率を変調するためにチャネル領域に、複数の踏面及び蹴込部を含むピラミッド状構造体が形成されている。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
このように、図１Ａの半導体デバイスは、高電子移動度トランジスタ（ＨＥＭＴ）である。ＨＥＭＴのチャネル領域１６０は、層のスタックを含むチャネル半導体構造体によって形成されており、層のスタックは、層の材料の分極の大きさの順に重なり合って配置されて、スタックにおける層の各対によって形成されたヘテロ接合に複数のキャリアチャネルを形成する。ソース領域１４０は、高濃度にドープされた半導体材料を含むソース半導体構造体によって形成され、ソース半導体構造体は、チャネル半導体構造体に電気的に接続されて、全てのキャリアチャネルにキャリアを提供する。同様に、ドレイン領域１５０は、高濃度にドープされた半導体材料を含むドレイン半導体構造体によって形成され、ドレイン半導体構造体は、チャネル半導体構造体に電気的に接続されて、全てのキャリアチャネルにおけるキャリアを受け取る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
様々な実施の形態において、チャネル半導体構造体は、チャネル半導体構造体の階段状輪郭を形成する異なる幅の層のスタックを含む。そのために、ゲート電極１３０もまた、チャネル半導体構造体の階段形状をたどる踏面及び蹴込部を有する階段形状を有する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
いくつかの実施態様では、チャネル半導体構造体の材料は、窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、ガリウムヒ素（ＧａＡｓ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、窒化アルミニウム（ＡｌＮ）、アルミニウムガリウムヒ素（ＡｌＧａＡｓ）、アルミニウムヒ素（ＡｌＡｓ）及びインジウムアルミニウムガリウムヒ素（ＩｎＡｌＧａＡｓ）のうちの１つ又は組合せを含む。さらに又は代替的に、ソース半導体領域及びドレイン半導体領域は、窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、ガリウムヒ素（ＧａＡｓ）、インジウムガリウムヒ素（ＩｎＧａＡｓ）のうちの１つ又は組合せを含む。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
図２Ｂは、図１Ｂにそれぞれ示す２つの垂直に積み重ねられたチャネル１９９及び１８８に対するｇｍ３対Ｖｇｓプロット２１０及び２２０を示す。ここでは、チャネルの（各チャネルの幅の関数である）閾値電圧は、チャネル１９９のｇｍ３曲線の負の領域がチャネル１８８のｇｍ３曲線の正の領域とオーバーラップするように（正：in such a way）設計されている。したがって、これらの２つの垂直に積み重ねられたチャネルのみを有するトランジスタは、２３０と符号が付されている曲線のようなｇｍ３曲線を有することになる。留意すべき１つのことは、ｇｍ３値がゼロ又はゼロに近いゲート電圧領域が強化されているということである。この種のｇｍ３の破壊的干渉を「導関数重ね合わせ」と呼ぶ。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正の内容】
【００３５】
図６は、ソース電極、ゲート電極及びドレイン電極の相対的な配置を示す、１つの実施の形態によるデバイスの上面図を示す。この実施の形態では、ソースとゲートとの間の距離ＬＳＤは、ゲートとドレインとの間の距離ＬＧＤより小さい。いくつかの実施態様では、ＬＳＤが大きいことによりソース抵抗が増大し、それにより、デバイスの線形性が低減するため、ＬＳＤは可能な限り小さくなければならない。しかしながら、カットオフ周波数を低減させる寄生容量を増大させるため、ＬＳＤはそれほど小さくすることができない。ほとんどの応用では、ＬＳＤは５００ｎｍ未満である。ＬＧＤは、デバイスの絶縁破壊電圧によって決まる。絶縁破壊電圧を高くするためには、ＬＧＤが大きい必要がある。ＬＧＤはまた、チャネルを形成するために使用される半導体の材料特性によって決まり、広バンドギャップ材料は、比較的小さいＬＧＤでより高い絶縁破壊電圧を与える。例えば、デバイスの絶縁破壊電圧がＶＢＲである場合、ＧａＮ系デバイスの
【手続補正９】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
高電子移動度トランジスタ（ＨＥＭＴ）であって、
層のスタックを含むチャネル半導体構造体であって、前記層のスタックは、前記層の材料の分極の大きさの順に重なり合って配置されて、前記スタックにおける層の各対によって形成されたヘテロ接合において複数のキャリアチャネルを形成し、前記層のスタックは第１の層及び第２の層を含み、前記第１の層の分極の大きさは、前記スタックにおいて前記第１の層の下に配置された前記第２の層の分極の大きさより大きく、前記チャネル半導体構造体の階段状輪郭を形成するように、前記第１の層の幅は前記第２の層の幅より小さいものと、
高濃度にドープされた半導体材料を含むソース半導体構造体であって、前記チャネル半導体構造体に電気的に接続されて全てのキャリアチャネルにキャリアを提供するものと、
前記高濃度にドープされた半導体材料を含むドレイン半導体構造体であって、前記チャネル半導体構造体に電気的に接続されて全てのキャリアチャネルにおける前記キャリアを受け取るものと、
各キャリアチャネルと電気的に接触するように前記ソース半導体構造体に配置されたソース電極と、
各キャリアチャネルと電気的に接触するように前記ドレイン半導体構造体に配置されたドレイン電極と、
前記キャリアチャネルの導電率を変調するように、前記ＨＥＭＴの長さに沿って前記ソース電極と前記ドレイン電極との間に配置されたゲート電極であって、前記チャネル半導体構造体の前記階段状輪郭をたどって踏面及び蹴込部を有する階段形状を有するものと、
を備える、ＨＥＭＴ。
【請求項２】
前記ゲート電極と前記チャネル半導体構造体との間に配置された誘電体の層、を更に備える、請求項１に記載のＨＥＭＴ。
【請求項３】
前記踏面は同一の幅を有する、請求項１に記載のＨＥＭＴ。
【請求項４】
前記踏面は異なる幅を有する、請求項１に記載のＨＥＭＴ。
【請求項５】
前記蹴込部は同一の高さを有する、請求項１に記載のＨＥＭＴ。
【請求項６】
前記蹴込部は異なる高さを有する、請求項１に記載のＨＥＭＴ。
【請求項７】
前記ソース電極と前記ゲート電極との間の距離は、前記ゲート電極と前記ドレイン電極との間の距離より小さい、請求項１に記載のＨＥＭＴ。
【請求項８】
前記チャネル半導体構造体の材料は、窒化ガリウム（ＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）、及び窒化アルミニウム（ＡｌＮ）のうちの１つ又は組合せを含む、請求項１に記載のＨＥＭＴ。
【請求項９】
ソース半導体領域及びドレイン半導体領域は、窒化ガリウム（ＧａＮ）および窒化インジウムガリウム（ＩｎＧａＮ）のうちの１つ又は組み合わせを含む、請求項１に記載のＨＥＭＴ。
【請求項１０】
高電子移動度トランジスタ（ＨＥＭＴ）を製造する方法であって、
基板と、層のスタックを含むチャネル半導体構造体とを準備することであって、前記層のスタックは、前記層の材料の分極の大きさの順に重なり合って配置されて、前記スタックにおける層の各対によって形成されたヘテロ接合において複数のキャリアチャネルを形成し、前記層のスタックは第１の層及び第２の層を含み、前記第１の層の分極の大きさは、前記スタックにおいて前記第１の層の下に配置された前記第２の層の分極の大きさより大きく、前記チャネル半導体構造体の階段状輪郭を形成するように、前記第１の層の幅は前記第２の層の幅より小さいものと、
高濃度にドープされた半導体材料を含むソース半導体構造体を形成することであって、前記ソース半導体構造体は、前記チャネル半導体構造体に電気的に接続されて全てのキャリアチャネルにキャリアを提供するものと、
前記高濃度にドープされた半導体材料を含むドレイン半導体構造体を形成することであって、前記ドレイン半導体構造体は、前記チャネル半導体構造体に電気的に接続されて全てのキャリアチャネルにおける前記キャリアを受け取るものと、
各キャリアチャネルと電気的に接触するように前記ソース半導体構造体に配置されたソース電極を形成することと、
各キャリアチャネルと電気的に接触するように前記ドレイン半導体構造体に配置されたドレイン電極を形成することと、
前記キャリアチャネルの導電率を変調するように、前記ＨＥＭＴの長さに沿って前記ソース電極と前記ドレイン電極との間に配置されたゲート電極を形成することであって、前記ゲート電極は、前記チャネル半導体構造体の前記階段状輪郭をたどって踏面及び蹴込部を有する階段形状を有するものと、
を含む、方法。
【請求項１１】
電極は、電子ビーム物理蒸着（ＥＢＰＶＤ）、ジュール蒸発、化学気相成長及びスパッタリングプロセスのうちの１つ又は組合せを使用して形成される、請求項１０に記載の方法。
【請求項１２】
前記チャネル半導体構造体は、化学気相成長（ＣＶＤ）、有機金属化学気相成長（ＭＯＣＶＤ）、分子ビームエピタキシー（ＭＢＥ）、有機金属気相成長エピタキシー（ＭＯＶＰＥ）、プラズマ促進化学気相成長（ＰＥＣＶＤ）及びマイクロ波プラズマ堆積のうちの１つ又は組合せを使用して作製される、請求項１０に記載の方法。
【国際調査報告】
2021504955.tif 000017
2021504955.tif 000018