(57)【要約】チップ表面ベース・デバイス構造は、基板の第１の面上に位置付けられた超電導材料と、基板の第２の面上に位置付けられ、第２の基板上に積層された第２の超電導材料であり、基板の第１の面および基板の第２の面が、反対面である、第２の超電導材料とを備え,一実施態様においては、基板もしくは第２の基板または基板および第２の基板が結晶シリコンであり、また一実施態様において、チップ表面ベース・デバイス構造は、キャパシタと、基板のビア中に形成され、トンネル障壁を含むジョセフソン接合とを含むトランスモン・キュービットを備え、また一実施態様において、チップ表面ベース・デバイス構造は、トランスモン・キュービットに対して電気的に結合されたマイクロストリップ線路を備える、マイクロストリップ導波路を備えた縦型トランスモン・キュービット。
2021518652.tif 000002
【特許請求の範囲】
【請求項１】
チップ表面ベース・デバイス構造であって、
基板の第１の面上に位置付けられた超電導材料と、
前記基板の第２の面上に位置付けられ、第２の基板上に積層された第２の超電導材料であり、前記基板の前記第１の面および前記基板の前記第２の面が、反対面である、前記第２の超電導材料と、
キャパシタ、および
前記基板のビア中に形成されトンネル障壁を含むジョセフソン接合、
を含むトランスモン・キュービットと、
前記超電導材料の一部により形成され、前記トランスモン・キュービットに対して電気的に結合されたマイクロストリップ線路と、
を備えた、チップ表面ベース・デバイス構造。
【請求項２】
前記基板、前記第２の超電導材料、および前記第２の基板が、シリコン・オン・メタル（ＳＯＭ）ベースを含む、請求項１に記載のチップ表面ベース・デバイス構造。
【請求項３】
第２のデバイスと、
前記マイクロストリップ線路を前記第２のデバイスから電気的に分離する分離溝であり、前記第２のデバイスが、第２のマイクロストリップ線路または第２のトランスモン・キュービットを含む、前記分離溝と、
をさらに備えた、請求項１に記載のチップ表面ベース・デバイス構造。
【請求項４】
前記分離溝に対して電気的に結合されたグランド電位源であり、前記第２の超電導材料にグランド電位を持たせる、前記グランド電位源をさらに備えた、請求項３に記載のチップ表面ベース・デバイス構造。
【請求項５】
前記第２の超電導材料が、前記トランスモン・キュービットを接地する、請求項１に記載のチップ表面ベース・デバイス構造。
【請求項６】
前記トランスモン・キュービットが、前記第２の超電導材料中の規定ギャップによって、前記第２の超電導材料の一部から電気的に分離された、請求項１に記載のチップ表面ベース・デバイス構造。
【請求項７】
前記マイクロストリップ線路が、前記トランスモン・キュービットを別のデバイスと連通結合する連通線路を含む、請求項１に記載のチップ表面ベース・デバイス構造。
【請求項８】
前記基板が、結晶シリコンを含む、請求項１に記載のチップ表面ベース・デバイス構造。
【請求項９】
前記第２の基板が、結晶シリコンを含む、請求項１に記載のチップ表面ベース・デバイス構造。
【請求項１０】
超電導材料を、結晶シリコンを含む基板の第１の面に取り付けることと、
第２の超電導材料を前記基板の第２の面に取り付けることであり、前記第１の面および前記第２の面が、反対面であり、前記第２の超電導材料が、結晶シリコンを含む第２の基板に取り付けられる、前記基板の前記第２の面に取り付けることと、
前記基板の前記第１の面上に少なくとも１つの超電導コンタクトを備えたジョセフソン接合を構成することと、
前記ジョセフソン接合およびキャパシタからトランスモン・キュービットを構成することと、
マイクロストリップ線路を前記トランスモン・キュービットに対して電気的に結合することと、
を含む方法。
【請求項１１】
前記マイクロストリップ線路が、１つまたは複数のトランスモン・キュービットに対して電気的に結合され、前記マイクロストリップ線路が、前記超電導材料の一部を含む、請求項１０に記載の方法。
【請求項１２】
前記マイクロストリップ線路を第２のマイクロストリップ線路または第２のトランスモン・キュービットから電気的に分離する分離溝を構成することをさらに含む、請求項１０に記載の方法。
【請求項１３】
グランド電位源を前記分離溝に対して電気的に結合することにより、前記第２の超電導材料にグランド電位を持たせることをさらに含む、請求項１２に記載の方法。
【請求項１４】
前記トランスモン・キュービットを構成することが、縦型トランスモン・キュービットを構成することを含む、請求項１０に記載の方法。
【請求項１５】
前記トランスモン・キュービットを構成することが、横型トランスモン・キュービットを構成することを含む、請求項１０に記載の方法。
【請求項１６】
チップ表面ベース・デバイス構造であって、
超電導材料および第２の超電導材料に取り付けられた結晶シリコン基板であり、前記超電導材料および前記第２の超電導材料が、前記結晶シリコン基板の反対面に取り付けられ、第２の結晶基板が前記第２の超電導材料に取り付けられた、前記結晶シリコン基板と、
トンネル障壁を有するジョセフソン接合を含むトランスモン・キュービットであり、前記ジョセフソン接合が、前記結晶シリコン基板のビア中に位置付けられた、前記トランスモン・キュービットと、
前記トランスモン・キュービットに対して電気的に結合されたマイクロストリップ線路と、
を備えた、チップ表面ベース・デバイス構造。
【請求項１７】
前記マイクロストリップ線路が、１つまたは複数のトランスモン・キュービットに対して電気的に結合され、前記マイクロストリップ線路が、前記超電導材料の一部を含む、請求項１６に記載のチップ表面ベース・デバイス構造。
【請求項１８】
前記マイクロストリップ線路を第２のマイクロストリップ線路または第２のトランスモン・キュービットから電気的に分離する分離溝をさらに備えた、請求項１６に記載のチップ表面ベース・デバイス構造。
【請求項１９】
前記分離溝に対して電気的に結合され、前記第２の超電導材料にグランド電位を持たせるグランド電位源をさらに備えた、請求項１８に記載のチップ表面ベース・デバイス構造。
【請求項２０】
前記第２の超電導材料が、前記トランスモン・キュービットのグランド電位である、請求項１６に記載のチップ表面ベース・デバイス構造。
【請求項２１】
結晶シリコンを含む基板を超電導材料および第２の超電導材料に取り付けることであり、前記超電導材料および前記第２の超電導材料が、前記基板の反対面に取り付けられ、結晶シリコンを含む第２の基板が前記第２の超電導材料に取り付けられる、前記超電導材料および前記第２の超電導材料に取り付けることと、
前記基板の第１の面上に少なくとも１つの超電導コンタクトを備えたジョセフソン接合を含むトランスモン・キュービットを構成することと、
マイクロストリップ線路を前記トランスモン・キュービットに対して電気的に結合することと、
を含む方法。
【請求項２２】
前記マイクロストリップ線路が、１つまたは複数のトランスモン・キュービットに対して電気的に結合され、前記マイクロストリップ線路が、前記超電導材料の一部を含む、請求項２１に記載の方法。
【請求項２３】
前記トランスモン・キュービットを構成することが、前記基板のビア中に前記ジョセフソン接合を備えた縦型トランスモン・キュービットを構成することを含む、請求項２１に記載の方法。
【請求項２４】
前記トランスモン・キュービットを構成することが、横型重ね合わせジョセフソン接合およびキャパシタを含む横型トランスモン・キュービットを構成することを含む、請求項２１に記載の方法。
【請求項２５】
チップ表面ベース・デバイス構造であって、
シリコン・オン・メタル（ＳＯＭ）ベースと、
前記ＳＯＭベースのビア中に形成されたジョセフソン接合を含むトランスモン・キュービットと、
前記ＳＯＭベースに結合された超電導材料と、
前記トランスモン・キュービットに対して電気的に結合されたマイクロストリップ線路と、
を備えた、チップ表面ベース・デバイス構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には超電導デバイスに関し、より詳細には、シリコン・オン・メタル（ＳＯＭ）基板を用いた、マイクロストリップ導波路を備えた縦型トランスモン・キュービット（vertical transmon qubit）・デバイスの製造に関する。
【背景技術】
【０００２】
量子コンピューティングは一般的に、演算および情報処理機能の実行を目的とした量子力学的現象の利用である。量子コンピューティングは、一般的にトランジスタを用いて２進数の値で動作する古典的コンピューティングに対比して考えることができる。すなわち、古典的コンピュータが０または１のビット値で動作し得る一方、量子コンピュータは、０および１の重ね合わせを含む量子ビットで動作し、複数の量子ビットをエンタングル可能であるとともに、干渉を利用する。
【０００３】
量子コンピューティングのハードウェアは、古典的コンピューティングのハードウェアと異なる可能性がある。特に、超電導量子回路は一般的に、半導体デバイス中に製造可能なジョセフソン接合に依拠する。ジョセフソン接合は一般的に、超電導電流（supercurrent）のジョセフソン効果をもたらすものであるが、この場合の電流は、電圧の印加なく、ジョセフソン接合を横切って無制限に流れ得る。後述の通り、ジョセフソン接合は、たとえばトンネル障壁によって、２つの超電導体（superconductors：抵抗なく電気を通す材料であり超伝導体ともいう）を弱く結合させることにより形成可能である。
【０００４】
ジョセフソン接合を量子コンピューティングに利用可能な方法として、ジョセフソン接合の使用により量子ビット（キュービット）を構成する方法が挙げられる。ジョセフソン接合は、シャント・キャパシタとの並列配置によって、キュービットの構成に使用可能である。このようなジョセフソン接合のシャント・キャパシタとの並列配置は、キュービット中のジョセフソン・エネルギーの帯電エネルギーに対する典型比が１０より大きくなるようにシャント・キャパシタが大きいキャパシタンスを有する特殊な場合に、トランスモン（フレーズ伝送線シャント・プラズマ振動キュービット（phrase transmission line shunted plasma oscillation qubit）の短縮形）と称することがある。ジョセフソンと帯電エネルギーとの比が小さければトランスモンと称さない場合もあるが、本発明の目的から、トランスモンによって、ジョセフソン接合のシャント・キャパシタ（shunting capacitor）との如何なる並列配置をも表し得ることが当業者により大略了解されている。
【０００５】
トランスモンは一般的に、他のいくつかの種類のキュービットと比較して、電荷ノイズに対する感度が低い。電荷ノイズに対するトランスモンの感度が低くなり得るメカニズムとして、ジョセフソン・エネルギーの帯電エネルギーに対する比の増大が挙げられる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許出願第１５／９３４，４００号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来技術のいくつかのトランスモン・キュービットに関する問題として、比較的大きい空間を占有する点が挙げられる。具体的には、いくつかのトランスモン・キュービットに用いられる平面キャパシタが大きい面積を占める。このようなトランスモン・キュービットの小型化は、表面損失および誘電損失の両者により制限される。
【０００８】
そして、いくつかの種類の従来技術のジョセフソン接合についても、これらのジョセフソン接合からのトランスモンの製造への適用に際して、問題がある。低損失かつ低臨界電流の種類のジョセフソン接合は、斜め蒸着アルミニウム、酸化アルミニウム、およびアルミニウム（Ａｌ−ＡｌＯｘ−Ａｌ）により構成可能である。ただし、このようなジョセフソン接合に関する問題として、ジョセフソン接合が形成されたら、結果としてのデバイスが低温およびプロセスの制約を受ける点が挙げられる。
【０００９】
また、縦型ジョセフソン接合（vertical Josephson junction）を利用するトランスモン・キュービットは一般的に、他のマイクロ波共振器または回路あるいはその両方への結合のため、異なる設計とする必要がある。従来技術における超電導キュービット構成要素のカプセル化は、堆積誘電体と関連する損失のため、一般的に回避される。
【００１０】
ＳＯＭ上の縦型トランスモン・キュービットの場合は、底部の超電導体層上の回路に対して同一平面上の導波路が役立ち得るものの、この手法は、上部の超電導体層には作用しない場合がある。ＳＯＭ基板においては、底部の金属層がこの上部層に近すぎるためである。このため、他のトランスモン・キュービットにおいては、あるレベルの金属のみが共振器の規定に使用され、特に、底部の金属層が結合回路の規定に用いられる。
【００１１】
また、トランスモン・キュービットに関する他の手法においては、回路の構成または共振器の形成のため、ＳＯＭの埋設メタルまでのエッチングによって、埋設メタルにアクセスする必要がある。
【課題を解決するための手段】
【００１２】
以下は、本発明の１つまたは複数の実施形態の基本的な理解を可能にする概要を提示する。この概要は、主要または重要な要素の識別を意図したものでもなければ、特定の実施形態または特許請求の範囲の如何なる範囲の規定を意図したものでもない。その唯一の目的は、以下に提示するより詳細な説明への導入として、簡単な形態の概念を提示することである。本明細書に記載の１つまたは複数の実施形態においては、縦型トランスモン・キュービット・デバイスをもたらすデバイス、システム、チップ表面ベース・デバイス構造、コンピュータ実装方法、装置、またはコンピュータ・プログラム製品、あるいはその組合せを説明する。
【００１３】
一実施形態によれば、チップ表面ベース・デバイス構造が提供される。一例において、このチップ表面ベース・デバイス構造は、基板の第１の面上に位置付けられた超電導材料と、基板の第２の面上に位置付けられ、第２の基板上に積層された第２の超電導材料であり、基板の第１の面および基板の第２の面が、反対面である、第２の超電導材料と、を備える。１つまたは複数の実施態様において、このチップ表面ベース・デバイス構造は、キャパシタと、基板のビア中に形成され、トンネル障壁を含むジョセフソン接合とを含むトランスモン・キュービットをさらに備え得る。１つまたは複数の実施態様において、このチップ表面ベース・デバイス構造は、超電導材料の一部により形成され、トランスモン・キュービットに対して電気的に結合されたマイクロストリップ線路をさらに備え得る。
【００１４】
このようなトランスモン・キュービットは、電気的結合のためのより簡単な選択肢および電気的結合のためのより多くの選択肢を与える利点を有し得る。特に、この利点は、このような縦型トランスモンを上層マイクロストリップ線路に対して容量的（または、電気的）に結合する能力において明らかとなり得る。
【００１５】
いくつかの例において、マイクロストリップ線路は、トランスモン・キュービットを別のデバイスと連通結合する連通線路を含む。このようなトランスモン・キュービットは、電気的結合のためのより簡単な選択肢および電気的結合のためのより多くの選択肢を与える利点を有し得る。たとえば、この利点は、このような縦型トランスモンを上層マイクロストリップ線路に対して容量的に結合する能力において明らかとなり得る。
【００１６】
別の実施形態においては、方法が提供される。一例において、この方法は、超電導材料を、結晶シリコンを含む基板の第１の面に取り付けることを含む。この方法は、第２の超電導材料を基板の第２の面に取り付けることであり、第１の面および第２の面が、反対面であり、第２の超電導材料が、結晶シリコンを含む第２の基板に取り付けられる、基板の第２の面に取り付けることをさらに含み得る。この方法は、基板の第１の面上に少なくとも１つの超電導コンタクト（superconducting contact）を備えたジョセフソン接合を構成することと、ジョセフソン接合およびキャパシタからトランスモン・キュービットを構成することと、マイクロストリップ線路をトランスモン・キュービットに対して電気的に結合することと、をさらに含み得る。このようなトランスモン・キュービットは、電気的結合のためのより簡単な選択肢および電気的結合のためのより多くの選択肢を与える利点を有し得る。特に、この利点は、このような縦型トランスモンを上層マイクロストリップ線路に対して容量的に結合する能力において明らかとなり得る。
【００１７】
この方法のいくつかの例において、マイクロストリップ線路は、１つまたは複数のトランスモン・キュービットに対して電気的に結合され、また、マイクロストリップ線路は、超電導材料の一部を含む。このようなトランスモン・キュービットは、電気的結合のためのより簡単な選択肢および電気的結合のためのより多くの選択肢を与える利点を有し得る。たとえば、この利点は、このような縦型トランスモンを上層マイクロストリップ線路に対して容量的に結合する能力において明らかとなり得る。
【００１８】
別の実施形態においては、チップ表面ベース・デバイス構造が提供される。一例において、このチップ表面ベース・デバイス構造は、超電導材料および第２の超電導材料に取り付けられた結晶シリコン基板であり、超電導材料および第２の超電導材料が、結晶シリコン基板の反対面に取り付けられ、第２の結晶基板が第２の超電導材料に取り付けられた、結晶シリコン基板を備える。１つまたは複数の実施態様において、このチップ表面ベース・デバイス構造は、トンネル障壁を有するジョセフソン接合を含むトランスモン・キュービットであり、ジョセフソン接合が、結晶シリコン基板のビア中に位置付けられた、トランスモン・キュービットをさらに備え得る。１つまたは複数の実施態様において、このチップ表面ベース・デバイス構造は、トランスモン・キュービットに対して電気的に結合されたマイクロストリップ線路をさらに備え得る。このようなトランスモン・キュービットは、電気的結合のためのより簡単な選択肢および電気的結合のためのより多くの選択肢を与える利点を有し得る。特に、この利点は、このような縦型トランスモンを上層マイクロストリップ線路に対して容量的に結合する能力において明らかとなり得る。
【００１９】
いくつかの例において、マイクロストリップ線路は、１つまたは複数のトランスモン・キュービットに対して電気的に結合され、また、マイクロストリップ線路は、超電導材料の一部を含む。このようなトランスモン・キュービットは、電気的結合のためのより簡単な選択肢および電気的結合のためのより多くの選択肢を与える利点を有し得る。たとえば、この利点は、このような縦型トランスモンを上層マイクロストリップ線路に対して容量的に結合する能力において明らかとなり得る。
【００２０】
別の実施形態においては、方法が提供される。一例において、この方法は、結晶シリコンを含む基板を超電導材料および第２の超電導材料に取り付けることであり、超電導材料および第２の超電導材料が、基板の反対面に取り付けられ、結晶シリコンを含む第２の基板が第２の超電導材料に取り付けられる、超電導材料および第２の超電導材料に取り付けることを含む。この方法は、基板の第１の面上に少なくとも１つの超電導コンタクトを備えたジョセフソン接合を含むトランスモン・キュービットを構成することをさらに含み得る。この方法は、マイクロストリップ線路をトランスモン・キュービットに対して電気的に結合することをさらに含み得る。このようなトランスモン・キュービットは、電気的結合のためのより簡単な選択肢および電気的結合のためのより多くの選択肢を与える利点を有し得る。特に、この利点は、このような縦型トランスモンを上層マイクロストリップ線路に対して容量的に結合する能力において明らかとなり得る。
【００２１】
別の実施形態においては、チップ表面ベース・デバイス構造が提供される。一例において、このチップ表面ベース・デバイス構造は、シリコン・オン・メタル（ＳＯＭ）ベースを備える。１つまたは複数の実施態様において、このチップ表面ベース・デバイス構造は、ＳＯＭベースのビア中に形成されたジョセフソン接合を含むトランスモン・キュービットをさらに備え得る。１つまたは複数の実施態様において、このチップ表面ベース・デバイス構造は、ＳＯＭベースに結合された超電導材料をさらに備え得る。１つまたは複数の実施態様において、このチップ表面ベース・デバイス構造は、トランスモン・キュービットに対して電気的に結合されたマイクロストリップ線路をさらに備え得る。このようなトランスモン・キュービットは、電気的結合のためのより簡単な選択肢および電気的結合のためのより多くの選択肢を与える利点を有し得る。特に、この利点は、このような縦型トランスモンを上層マイクロストリップ線路に対して容量的に結合する能力において明らかとなり得る。
【図面の簡単な説明】
【００２２】
【図１】本明細書に記載の１つまたは複数の実施形態に係る、縦型ジョセフソン接合を備えた例示的かつ非限定的なチップ表面ベース・デバイス構造を示す図である。
【図２】本明細書に記載の１つまたは複数の実施形態に係る、一部の材料を除去して上面マイクロストリップ導波路を備えたトランスモン・キュービットを構成した後の図１の例示的かつ非限定的なチップ表面ベース・デバイス構造を示す図である。
【図３】本明細書に記載の１つまたは複数の実施形態に係る、図２の例示的かつ非限定的なチップ表面ベース・デバイス構造の上面図である。
【図４】本明細書に記載の１つまたは複数の実施形態に係る、図３の例示的かつ非限定的なチップ表面ベース・デバイス構造の一部の断面図である。
【図５】本明細書に記載の１つまたは複数の実施形態に係る、図３の例示的かつ非限定的なチップ表面ベース・デバイス構造の一部の別の断面図である。
【図６】本明細書に記載の１つまたは複数の実施形態に係る、図３の例示的かつ非限定的なチップ表面ベース・デバイス構造の一部の別の断面図である。
【図７】本明細書に記載の１つまたは複数の実施形態に係る、一部の材料を除去して上面マイクロストリップ導波路を備えたトランスモン・キュービットを構成した後の図１の例示的かつ非限定的なチップ表面ベース・デバイス構造を示す図である。
【図８】本明細書に記載の１つまたは複数の実施形態に係る、図７の例示的かつ非限定的なチップ表面ベース・デバイス構造の上面図である。
【図９】本明細書に記載の１つまたは複数の実施形態に係る、図８の例示的かつ非限定的なチップ表面ベース・デバイス構造の一部の断面図である。
【図１０】本明細書に記載の１つまたは複数の実施形態に係る、図８の例示的かつ非限定的なチップ表面ベース・デバイス構造の一部の別の断面図である。
【図１１】本明細書に記載の１つまたは複数の実施形態に係る、ＳＯＭ基板上にマイクロストリップ導波路を備えた縦型トランスモン・キュービット・デバイスの実現を容易化する例示的かつ非限定的なコンピュータ実装方法のフロー図である。
【図１２】本明細書に記載の１つまたは複数の実施形態に係る、ＳＯＭ基板上にマイクロストリップ導波路を備えた縦型トランスモン・キュービット・デバイスの実現を容易化する例示的かつ非限定的なコンピュータ実装方法のフロー図である。
【図１３】本明細書に記載の１つまたは複数の実施形態をもたらし得る例示的かつ非限定的な動作環境のブロック図である。
【発明を実施するための形態】
【００２３】
以下の詳細な説明は、ほんの一例に過ぎず、実施形態または実施形態の適用もしくは使用あるいはその両方を制限することを意図したものではない。さらに、前述の背景もしくは概要の項または詳細な説明の項に提示の如何なる明示的または暗示的な情報による制約の意図もない。
【００２４】
以下、図面を参照して１つまたは複数の実施形態を説明するが、全体を通して、同じ要素の参照には同じ参照番号が用いられる。以下の記述においては、説明を目的として、多くの具体的詳細を示すことにより、１つまたは複数の実施形態をより深く理解できるようにする。ただし、種々のケースにおいて、これらの具体的詳細なく１つまたは複数の実施形態を実現可能であることは明らかである。
【００２５】
従来技術のトランスモン・キュービットの電気的結合回路の規定に関する上記問題を所与として、本開示は、ＳＯＭ基板上にマイクロストリップ導波路を備えた縦型トランスモン・キュービット・デバイスの形態で、これらの問題のうちの１つまたは複数に対する解決手段を生み出すように実現可能である。本明細書において使用されるとき、トランスモン・キュービット・デバイス（または、ジョセフソン接合）を記述するいくつかの実施形態は、縦型トランスモン・キュービット・デバイス（または、縦型ジョセフソン接合）を表し得る。このようなトランスモン・キュービットは、電気的結合のためのより簡単な選択肢および電気的結合のためのより多くの選択肢を与える利点を有し得る。特に、この利点は、このような縦型トランスモンを上層マイクロストリップ線路に対して容量的に結合する能力において明らかとなり得る。横型トランスモン（planar transmon）に関しても、同様の手法（および、利点）が見出され得る。
【００２６】
このようなトランスモン・キュービットの利点として、トランスモン・キュービットおよびマイクロストリップ線路に対する基準を設定する底部グランド・プレーンを可能にする。この利点は、溝（moat）接続部を通じて底部グランド・プレーンをゼロ電位（すなわち、グランド電位）に設定する能力にまで及ぶ。また、このようなトランスモン・キュービットの利点として、チップ縁部上の回路を溝で分離して信号品位を向上可能である。
【００２７】
図１は、本明細書に記載の１つまたは複数の実施形態に係る、縦型ジョセフソン接合を備えた例示的かつ非限定的なチップ表面ベース・デバイス構造を示している。チップ表面ベース・デバイス構造１００は、基板１０２、超電導体１０４、基板１０６Ａ、基板１０６Ｂ、超電導体１０８、トンネル障壁１１０、超電導体１１２、および超電導体１１４を備える。例示的な材料および例示的な製造技術の詳細については、後述するとともに、２０１８年３月２３日に出願された関連する米国特許出願第１５／９３４，４００号に記載されている。
【００２８】
このチップ表面ベース・デバイス構造１００の構成において、超電導体１１４は、基板１０６Ａおよび基板１０６Ｂの第１の面上に位置付けられると考えられる。そして、超電導体１０４は、基板１０６Ａおよび基板１０６Ｂの第２の面上に位置付けられると考えられる。基板１０６Ａおよび基板１０６Ｂの第１の面ならびに基板１０６Ａおよび基板１０６Ｂの第２の面は、基板１０６Ａおよび基板１０６Ｂの反対面と考えられる。
【００２９】
いくつかの例において、基板１０２は、約５００マイクロメートル（μｍ）〜８００μｍの初期厚さを有し得る。そして、いくつかの例においては、最大約５００℃の温度において、種々の材料を使用可能である。いくつかの例においては、アルミニウム（Ａｌ）等の低融点の材料を使用可能であるが、これらの材料は、約３００℃で変形し始める。
【００３０】
当然のことながら、チップ表面ベース・デバイス構造１００のいくつかの類似構成要素が互いに接触する。たとえば、超電導体１０４および超電導体１０８が接触し、超電導体１１２および超電導体１１４が接触する。当然のことながら、これは、論理的な描写である。いくつかの実施形態において、これらの接触している超電導体は、同じ材料が可能であり、また、１回のステップで堆積可能である。他の実施形態において、これらの接触している超電導体は、別個のステップで堆積された異なる（または、依然として同じ）材料が可能である。
【００３１】
チップ表面ベース・デバイス構造１００の縦型ジョセフソン接合は、トンネル障壁１１０を備え、超電導体１０８が（任意選択として、超電導体１０４との組合せにより）縦型ジョセフソン接合の第１の電極として機能し、超電導体１１２が（任意選択として、超電導体１１４との組合せにより）縦型ジョセフソン接合の第２の電極として機能する。いくつかの例において、第１の電極の超電導体の厚さおよび第２の電極の超電導体の厚さは、略同じである。この厚さとしては、１００ｎｍ超が可能である。
【００３２】
同じ超電導材料が第１の電極および第２の電極の両者に用いられる例においては、トンネル障壁の両側の超電導ギャップを等しくすることができ、これは、臨界電流（臨界電流は一般的に、ジョセフソン接合を横切って流れ得る最大超電導電流を識別する）の決定に利用され得る。縦型ジョセフソン接合の臨界電流の値は、使用材料、トンネル障壁１１０の厚さ、および接合中の材料の表面積に基づき得る。関連する臨界電流の両者間での再現性がより高い複数の縦型ジョセフソン接合を形成することは、使用する材料の種類、材料の厚さ、および縦型ジョセフソン接合の開口のサイズに基づき得る。
【００３３】
縦型ジョセフソン接合と関連付けられた別の測定基準としては、磁界が侵入しない縦型ジョセフソン接合の材料の厚さが可能である。ある層の材料としてアルミニウム（Ａｌ）が用いられる場合、そのような材料の厚さは、１００〜２００ｎｍであってもよい。別の使用材料としてはタングステン（Ｗ）が可能であり、磁界の侵入への適用に際しては、Ａｌと異なる特性を有する。
【００３４】
縦型ジョセフソン接合は、基板１０６Ａおよび基板１０６Ｂを含む基板層のビアに形成可能であり、元々は、超電導体１０８、トンネル障壁１１０、および超電導体１１２が位置付けられた基板を含んでいた可能性がある。このビアは、基板のエッチングにより形成可能である。いくつかの例においては、深さ１００〜２００ｎｍのビアをエッチングするように、エッチング・リソグラフィを実現可能である。いくつかの例においては、ビアの高さと幅との１：１のアスペクト比を達成可能である。いくつかの例においては、トンネル障壁１１０が超電導体１０４と直接接触するように、超電導体１０８が省略され得る。
【００３５】
当然のことながら、チップ表面ベース・デバイス構造１００は、本開示の技術に係る、縦型トランスモン・キュービットにおいて利用可能な縦型ジョセフソン接合の複数の実施形態のうちの１つを提示する。たとえば、トンネル障壁１１０が超電導体１０４と接触するように超電導体１０８を省略した縦型ジョセフソン接合の一実施形態が存在し得る。たとえば、超電導体１１２を省略する（これに依って超電導体１０８を厚くする）ことで、超電導体１０４の反対端におけるビア中の場所であるビアの「頂部」にトンネル障壁が存在する縦型ジョセフソン接合の一実施形態も存在し得る。
【００３６】
いくつかの例において、トンネル障壁１１０は、スパッタリング手法、蒸着手法、原子層堆積（ＡＬＤ）手法、または超電導体１０４もしくは超電導体１０８の成長もしくは化学修飾（たとえば、酸化）を用いてチップ表面ベース・デバイス構造１００上に堆積可能である。いくつかの例において、トンネル障壁１１０としては、酸化アルミニウム（Ａｌ２Ｏ３）、非超電導金属（典型的金属と称する場合もある）、酸化物、または窒化物が可能である。いくつかの例において、トンネル障壁１１０は、超電導体１０４または超電導体１０８の露出面（エッチング後）の酸化によって形成可能である。一般的に、トンネル障壁層としては、非導電材料の薄層が可能である。
【００３７】
チップ表面ベース・デバイス構造１００は、埋設メタル・フローの結果と考えられる。そして、基板１０６Ａおよび基板１０６Ｂを含む上側基板層は、基板１０６、超電導体１０４、および基板１０２の一体的な結合の前後いずれかに、約１００〜２００ｎｍの厚さまで研磨することができる。いくつかの例において、超電導体１０４のほか、本明細書に記載の他の超電導体としては、チタン（Ｔｉ）、タンタル（Ｔａ）、または窒化チタン（ＴｉＮ）が可能である。
【００３８】
いくつかの例において、超電導体１０８のほか、本明細書に記載の１つまたは複数の超電導体としては、ニオブ（Ｎｂ）またはアルミニウム（Ａｌ）が可能である。特定の材料の特性およびチップ表面ベース・デバイス構造のある層に関わる熱処理の量等、チップ表面ベース・デバイス構造中の材料の配置に関する条件が材料の選定に影響を及ぼし得る。
【００３９】
チップ表面ベース・デバイス構造１００の側断面図は、基板１０６Ａおよび基板１０６Ｂが分離されていることを示す。ただし、当然のことながら、この基板層には、この側断面図に示す孔が形成されており、基板１０６Ａおよび基板１０６Ｂが依然として接続されている（たとえば、上方からは、この基板の中央に孔が形成されたように見える）。側断面図における他の材料も同様に取り付け可能であるが、側断面図においては、分離されたように見える。
【００４０】
いくつかの例においては、基板１０２および基板１０６のうちの１つまたは両者として、結晶シリコン（Ｓｉ）が可能である。結晶Ｓｉの使用は、本明細書に記載の縦型ジョセフソン接合と関連付けられたキュービットのコヒーレンス時間を改善可能である。また、いくつかの例においては、高抵抗性結晶Ｓｉを利用可能であり、キュービットのコヒーレンス時間をさらに改善可能である。いくつかの例においては、この結晶Ｓｉを成長可能である。
【００４１】
いくつかの例においては、超電導体１０４の一部が基板１０２上に堆積され、超電導体１０４の一部が基板１０６上に堆積される。そして、超電導体１０４のこれら２つの部分の一体的結合により、基板１０２を超電導体１０４、基板１０６に接続可能である。言い換えると、超電導体１０４の各部を基板１０２および基板１０６上にそれぞれ堆積させた後、超電導体１０４の第１の部分の露出面を超電導体１０４の第２の部分の露出面に結合可能である。いくつかの例において、結合は、低温アニーリングまたは別の接着手法により達成可能である。
【００４２】
いくつかの例において、これらの種々の超電導体（すなわち、超電導体１０４、超電導体１０８、超電導体１１２、および超電導体１１４）は、互いに異なる種類の材料を含み得る。他の例においては、これらの種々の超電導体のうちの２つ以上として、同じ種類の材料が可能である。一実施形態においては、超電導体１０４としてＴｉ、超電導体１０８としてＴａ、超電導体１１２としてＴａ（超電導体１０８と同じ）、および超電導体１１４としてＴｉＮが可能である。いくつかの例において、超電導体１１２は、超電導体１０４または超電導体１０８あるいはその両方よりも厚く堆積されるが、この厚さの増大によって、後で超電導体１０８の層の一部または全部を除去する際のより良い制御が容易化され得る。
【００４３】
図２は、本明細書に記載の１つまたは複数の実施形態に係る、一部の材料を除去して上面マイクロストリップ導波路を備えたトランスモン・キュービットを構成した後の図１の例示的かつ非限定的なチップ表面ベース・デバイス構造を示している。
【００４４】
図２においては、超電導体１１４の一部を除去して、超電導体２１４Ａ、超電導体２１４Ｂ，および超電導体２１４Ｃを生成している。図２および他の場所で示すように、材料の除去を達成するため、エッチング（エッチング・リソグラフィ等）を使用可能である。いくつかの例において、チップ表面ベース・デバイス構造２００は、マスク・反応性イオン・エッチング（ＲＩＥ）手法を用いて、チップ表面ベース・デバイス構造１００から形成される。いくつかの例において、超電導体２１４Ａは、ジョセフソン接合の一面上の超電導コンタクトとして機能し得る。
【００４５】
一例において、超電導体２１４Ａは、約７．５ミクロン（μｍ）の幅を有し得る。超電導体１１２、トンネル障壁１１０、および超電導体１０８は、約１００ナノメートル（ｎｍ）の幅を有し得、また、超電導体２１４Ａと超電導体２１４Ｂとの間および超電導体２１４Ｂと超電導体２１４Ｃとの間隔は、約１０μｍの距離が可能である。超電導体１０８、トンネル障壁１１０、および超電導体１１２を含むジョセフソン接合は、１００〜２００ｎｍの高さを有し得る。また、基板１０６Ａおよび基板１０６Ｂは、対応するジョセフソン接合の幅で、５０〜３００ｎｍまたは２０〜５００ｎｍの厚さを有し得る。
【００４６】
本例においては、超電導体１０４がトランスモンのほか、チップ表面ベース・デバイス構造の他の部分にもつながるため、チップ表面ベース・デバイス構造２００が接地キュービットを含む（すなわち、グランド電位に接続される）。すなわち、超電導体１０４は、グランド・プレーンとして機能する。底部グランド・プレーンをこのように利用することには、クロストークからの電気的分離が得られる利点があり得る。そして、超電導体２１４Ｂおよび超電導体２１４Ｃは、上部の回路導波路すなわちマイクロストリップ線路として機能する。
【００４７】
本例のトランスモンがより小型であることから、これらの寸法および測定基準は、典型的なトランスモンに対して利点をもたらす。このより小型のトランスモンとは対照的に、典型的トランスモンは、７００μｍの横方向サイズを有し得るが、これは、本例のトランスモンの横方向サイズよりも２桁近く大きい。
【００４８】
２層の超電導材料を有する（１層の超電導材料を有する実施態様とは対照的）利点として、この第２の層の超電導材料は、関連するキュービットとの連通の選択肢となり得る。
【００４９】
図３は、本明細書に記載の１つまたは複数の実施形態に係る、図２の例示的かつ非限定的なチップ表面ベース・デバイス構造の上面図である。基板３０６は、基板１０６Ａおよび基板１０６Ｂを含む。チップ表面ベース・デバイス構造２００がチップ表面ベース・デバイス構造の側面図を示す一方、チップ表面ベース・デバイス構造３００は、このチップ表面ベース・デバイス構造の対応する上面図を示している。チップ表面ベース・デバイス構造３００は、円形のキャパシタ・パッド形状を特徴とする。チップ表面ベース・デバイス構造３００によれば、縦型トランスモン・キュービットは、円形状に形成されている。当然のことながら、縦型トランスモン・キュービットは、正方形状、長方形状、または楕円形状（長円形状）等、他の形状にも形成可能である。チップ表面ベース・デバイス構造３００においては、同じ回路を通じて、複数のキュービットが接続可能である。
【００５０】
基板３０６は、基板１０６Ａおよび基板１０６Ｂの組合せを含む。側断面図（破線３２０により表される）では、基板１０６Ａおよび基板１０６Ｂが分離しているように見えるが、これは、当該特定の断面において、両者がトランスモン・キュービットにより分離されているためである。他の場所では、基板１０６Ａおよび基板１０６Ｂが接続され、この接続は、チップ表面ベース・デバイス構造３００における基板３０６として反映される。超電導体２１４Ｂおよび超電導体２１４Ｃは、チップ表面ベース・デバイス構造３００のマイクロストリップ導波路を備える。
【００５１】
超電導体３１４Ｄおよび超電導体３１４Ｅは、チップ表面ベース・デバイス構造３００の電気グランドとして機能し、グランド電位を有する。
【００５２】
チップ表面ベース・デバイス構造３００は、当該チップ表面ベース・デバイス構造３００の他の断面図を表す３つの破線がマークされている。破線３２０のほか、これら２つの破線（破線３１６および破線３１８）はそれぞれ、図４および図５に示す断面エリアに対応する。
【００５３】
図４は、本明細書に記載の１つまたは複数の実施形態に係る、図３の例示的かつ非限定的なチップ表面ベース・デバイス構造の一部の断面図である。チップ表面ベース・デバイス構造４００は、破線３１６の位置におけるチップ表面ベース・デバイス構造３００の断面図を表す。チップ表面ベース・デバイス構造４００においては、超電導体１０４がグランド電位を有する。超電導体１０４と超電導体２１４Ｂとの間の距離は、約１００ｎｍである（すなわち、基板３０６の高さとしては、約１００ｎｍが可能である）。
【００５４】
図５は、本明細書に記載の１つまたは複数の実施形態に係る、図３の例示的かつ非限定的なチップ表面ベース・デバイス構造の一部の別の断面図である。チップ表面ベース・デバイス構造５００は、破線３１８の位置におけるチップ表面ベース・デバイス構造３００の断面図を表す。基板３０６の高さとしては、約１００ｎｍが可能であり、超電導体３１４Ｄの高さは、基板３０６の高さよりも大きいことから、１００ｎｍ超の高さである。
【００５５】
チップ表面ベース・デバイス構造５００に見られるように、超電導体１０４（埋設グランドと称する場合もある）および超電導体３１４Ｄは、電気的に接続されているため同じ電位である一方、超電導体３１４Ｄは、チップ表面ベース・デバイス構造５００の「頂部（ｔｏｐ）」からアクセス可能である。このようにチップの頂部から埋設グランドに接続することは、チップの頂部から埋設グランドへの電気接続を得る付加的な製造ステップが回避される利点を有し得る。
【００５６】
図６は、本明細書に記載の１つまたは複数の実施形態に係る、図３の例示的かつ非限定的なチップ表面ベース・デバイス構造の一部の別の断面図である。チップ表面ベース・デバイス構造６００は、破線３１６の位置におけるチップ表面ベース・デバイス構造３００の断面図を表しており、破線を両方向に延長したため、破線３１６がチップ表面ベース・デバイス構造３００の全長を網羅している。
【００５７】
チップ表面ベース・デバイス構造において、基板３０６の高さは、約１００ｎｍである。そして、超電導体２１４Ｂと超電導体３１４Ｄとの間の距離および超電導体２１４Ｂと超電導体３１４Ｅとの間の距離は、この基板３０６の高さよりもはるかに大きく、１０〜１００マイクロメートル等である。
【００５８】
この手法は、トランスモン・キュービットに異なる方法でアクセス可能であることから、回路を構成する種々の方法を提供する利点を有し得る。たとえば、異なる実施形態においては、超電導体１０４（底層と称し得る）からチップ表面ベース・デバイス構造６００のトランスモン・キュービットにアクセスするのではなく、超電導体２１４Ｂまたは超電導体２１４Ｃ等により形成された上層マイクロストリップを介して、超電導体２１４Ａ（上層と称し得る）からトランスモン・キュービットにアクセスすることも可能である。
【００５９】
図７は、本明細書に記載の１つまたは複数の実施形態に係る、一部の材料を除去して上面マイクロストリップ導波路を備えたトランスモン・キュービットを構成した後の図１の例示的かつ非限定的なチップ表面ベース・デバイス構造を示している。上部超電導体層の一部を除去するようにエッチングが実行されたチップ表面ベース・デバイス構造２００とは対照的に、ここでは、同様のエッチングが実行されるものの、エッチングがより深く、上部基板層およびその真下の超電導体層の両者の一部も除去される。
【００６０】
チップ表面ベース・デバイス構造１００に対して、基板１０６Ａおよび基板１０６Ｂの両者の一部が除去され、それぞれ基板７０６Ａおよび基板７０６Ｃならびに基板７０６Ｂおよび基板７０６Ｄが生じる。また、超電導体１０４の一部が除去され、超電導体７０４Ａ、超電導体７０４Ｂ、および超電導体７０４Ｃが生じる。
【００６１】
このように除去された超電導体１０４の部分は、超電導体７０４Ａ、超電導体７０４Ｂ、および超電導体７０４Ｃ間の規定ギャップと称し得る。図示のように、規定ギャップ７１６Ａは、超電導体７０４Ａと超電導体７０４Ｂとの間の規定ギャップであり、規定ギャップ７１６Ｂは、超電導体７０４Ｂと超電導体７０４Ｃとの間の規定ギャップである。
【００６２】
このチップ表面ベース・デバイス構造７００の構成は、電気的に分離されていることから、浮遊キュービットになると考えられる。そして、いくつかの実施形態においては、エッチングによって、上面（超電導体２１４Ａ、超電導体２１４Ｂ、および超電導体２１４Ｃを含む）を底面（超電導体７０４Ａ、超電導体７０４Ｂ、および超電導体７０４Ｃを含む）のパターンと異なるようにパターニング可能である。このようにパターンが異なるのは、底面へのエッチングがトランスモン・キュービットの底部キャパシタを規定するためと考えられ、このように、異なるパターンの適用によって、底部キャパシタは異なる特性を有し得る。
【００６３】
図８は、本明細書に記載の１つまたは複数の実施形態に係る、図７の例示的かつ非限定的なチップ表面ベース・デバイス構造の上面図である。チップ表面ベース・デバイス構造８００とチップ表面ベース・デバイス構造２００との違いとして、チップ表面ベース・デバイス構造８００においては、底部基板層（基板１０２）の一部が見えており、これは、材料の除去によるチップ表面ベース・デバイス構造７００の生成に対応する。
【００６４】
チップ表面ベース・デバイス構造８００によれば、縦型トランスモン・キュービットは、円形状に形成されている。当然のことながら、縦型トランスモン・キュービットは、正方形状、長方形状、または楕円形状（長円形状）等、他の形状にも形成可能である。チップ表面ベース・デバイス構造８００においては、同じ回路を通じて、複数のキュービットが接続可能である。
【００６５】
チップ表面ベース・デバイス構造８００は、当該チップ表面ベース・デバイス構造８００の別の断面図を表す破線がマークされている。この破線（破線８１６）は、図９に示す断面エリアに対応する。
【００６６】
図９は、本明細書に記載の１つまたは複数の実施形態に係る、図８の例示的かつ非限定的なチップ表面ベース・デバイス構造の一部の断面図である。チップ表面ベース・デバイス構造９００は、破線８１６の位置におけるチップ表面ベース・デバイス構造８００の断面図を表す。超電導体１０４と超電導体２１４Ｂとの間の距離は、約１００ｎｍである（すなわち、基板８０６の高さとしては、約１００ｎｍが可能である）。
【００６７】
図１０は、本明細書に記載の１つまたは複数の実施形態に係る、図８の例示的かつ非限定的なチップ表面ベース・デバイス構造の一部の別の断面図である。チップ表面ベース・デバイス構造１０００は、超電導体１０１４Ｂ、超電導体１０１４Ｃ、およびトンネル障壁１０１６を備えた横型ジョセフソン接合を特徴とする。この横型ジョセフソン接合を構成する過程においては、超電導体１０１４Ａおよび超電導体１０１４Ｄが堆積されており、これらの超電導体１０１４Ａおよび超電導体１０１４Ｄは、マイクロストリップ導波路に対して電気的に結合するように機能し得る。トランスモン・キュービット（原寸に比例して示してはいない）のシャント・キャパシタについては、超電導体１０１４Ｂおよび超電導体１０１４Ｃにおいて実装可能である。いくつかの例において、超電導体１０１４Ｂおよび超電導体１０１４Ｃはそれぞれ、ジョセフソン接合の一面上の超電導コンタクトとして機能し得る。
【００６８】
また、チップ表面ベース・デバイス構造１０００においては、上位の基板の一部が除去されており、これを基板１００６で示している。基板１００６の一部が除去されているものの、いずれの場所でも超電導体１０４の高さまで除去されているわけではなく、超電導体１０４は依然として、基板１００６により完全に覆われている点が留意され得る。
【００６９】
チップ表面ベース・デバイス構造１０００においては、ＳＯＭ上の横型ジョセフソン接合によって、キュービットが実現される。そして、超電導体１０１４Ｂまたは超電導体１０１４Ｃあるいはその両方に対して電気的に結合されたようなマイクロストリップ線路を外部回路が利用可能である。一例として、上部シリコン厚（ｔＳｉ）が約２００ｎｍの場合、インピーダンス（Ｚ）が約５０オームのマイクロストリップ線路の幅（ｗμｓｔｒｉｐ）は、約１００ｎｍである。
【００７０】
図１１は、本明細書に記載の１つまたは複数の実施形態に係る、縦型トランスモン・キュービット・デバイスの実現を容易化する例示的かつ非限定的なコンピュータ実装方法のフロー図である。いくつかの例において、フロー図１１００は、コンピュータ１３１２により実現可能である。当然のことながら、フロー図１１００の動作は、図示と異なる順序で実現可能である。
【００７１】
非限定的かつ例示的な実施形態においては、１つまたは複数のプロセッサと、当該１つまたは複数のプロセッサにより実行された場合に、図１１のフロー図に示す非限定的な方法を含めて、本明細書に記載の動作の実行を容易化し得る実行可能命令を格納した１つまたは複数のメモリとを備えたコンピュータ機器（または、システム）（たとえば、コンピュータ１３１２）が提供される。非限定的な一例として、１つまたは複数のプロセッサは、半導体製造を実行するように動作可能な１つまたは複数の装置を指示または制御することによって、上記方法の実行を容易化することができる。
【００７２】
図１１に示す方法により生成されるようなトランスモン・キュービットは、電気的結合のためのより簡単な選択肢および電気的結合のためのより多くの選択肢を与える利点を有し得る。特に、この利点は、このような縦型トランスモンを上層マイクロストリップ線路に対して容量的に結合する能力において明らかとなり得る。
【００７３】
動作１１０２は、（たとえば、コンピュータ１３１２によって）超電導材料を、結晶シリコンを含む基板の第１の面に取り付けることを示す。動作１１０４は、（たとえば、コンピュータ１３１２によって）第２の超電導材料を基板の第２の面に取り付けることであり、第１の面および第２の面が、反対面であり、第２の超電導材料が、結晶シリコンを含む第２の基板に取り付けられる、基板の第２の面に取り付けることを示す。
【００７４】
いくつかの例において、２つの材料の取り付けには、２つの材料の機械的または化学的な結合を含めて、２つの材料を互いに物理的に結合することを含み得る。いくつかの例において、この物理的結合構成は、種々の材料が互いに積み重ねられるものとして表すことができるとともに、ＳＯＭベースを含み得る。いくつかの例において、第１の基板は、結晶シリコンを含む。いくつかの例において、第２の基板は、結晶シリコンを含む。結晶シリコンは、ＳＯＭ基板の製造過程において使用可能である。
【００７５】
動作１１０６は、（たとえば、コンピュータ１３１２によって）基板のビア中にトンネル障壁を備えたジョセフソン接合を構成することを示す。動作１１０７は、（たとえば、コンピュータ１３１２によって）ジョセフソン接合をシャントするキャパシタを構成することを示す。動作１１０８は、（たとえば、コンピュータ１３１２によって）ジョセフソン接合およびシャント・キャパシタからトランスモン・キュービットを構成することを示す。
【００７６】
いくつかの例において、トランスモン・キュービットは、第２の超電導材料によって接地される（すなわち、グランド電位に接続される）。たとえば、チップ表面ベース・デバイス構造２００においては、超電導体１０４がグランド電位を有し得るため、超電導体１０８、トンネル障壁１１０、および超電導体１１２によって一部形成されたトランスモン・キュービットを接地する。
【００７７】
いくつかの例において、トランスモン・キュービットは、第２の超電導材料中の規定ギャップすなわち断絶部によって、第２の超電導材料の一部から電気的に分離されている（すなわち、物理的に接続されていない）。たとえば、チップ表面ベース・デバイス構造７００において、トランスモン・キュービットは、超電導体７０４Ｂに取り付けられているものの、（超電導体７０４Ａと超電導体７０４Ｂとの間の）規定ギャップ７１６Ａおよび（超電導体７０４Ｂと超電導体７０４Ｃとの間の）規定ギャップ７１６Ｂによって示すように、超電導体７０４Ａおよび超電導体７０４Ｃの両者から電気的に分離されている。
【００７８】
いくつかの例において、第２の超電導材料は、トランスモン・キュービットを別のデバイスと連通（電気）結合する連通線路を含む。たとえば、チップ表面ベース・デバイス構造２００において、超電導体１０４は、チップ表面ベース・デバイス構造２００のトランスモン・キュービットと別のトランスモン・キュービットとの間の連通結合として機能し得る。
【００７９】
いくつかの例において、上記トランスモン・キュービットは、縦型トランスモン・キュービットを備える。この縦型トランスモン・キュービットの一例は、チップ表面ベース・デバイス構造２００において見出され得る。
【００８０】
いくつかの例において、上記トランスモン・キュービットは、横型重ね合わせジョセフソン接合およびキャパシタを含む横型トランスモン・キュービットを備える。この横型トランスモン・キュービットの一例は、チップ表面ベース・デバイス構造１０００において見出され、横型重ね合わせジョセフソン接合が超電導体１０１４Ｂ、トンネル障壁１０１６、および超電導体１０１４Ｃにより形成される。
【００８１】
動作１１１０は、（たとえば、コンピュータ１３１２によって）マイクロストリップ線路をトランスモン・キュービットに対して電気的に結合することを示す。
【００８２】
いくつかの例において、マイクロストリップ線路は、１つまたは複数のトランスモン・キュービットに対して電気的に結合され、また、マイクロストリップ線路は、超電導材料の一部を含む。すなわち、超電導材料の一部がマイクロストリップ線路自体として機能し得る。
【００８３】
いくつかの例においては、分離溝がマイクロストリップ線路を第２のマイクロストリップ線路または第２のトランスモン・キュービットから電気的に分離する。たとえば、チップ表面ベース・デバイス構造３００においては、超電導体１０４がグランド電位を有し得る。超電導体３１４Ｄおよび超電導体３１４Ｅは（場合により、他の機構と併せて）、超電導体１０４に取り付けられていることから、超電導体１０４と同じグランド電位を有し得る。この構成において、超電導体３１４Ｄおよび超電導体３１４Ｅは、それぞれがマイクロストリップ線路として機能し得る超電導体２１４Ｂおよび超電導体２１４Ｃそれぞれを電気的に分離し得る。
【００８４】
グランド・プレーンを設置する一般的な手法では、チップ表面ベース・デバイス構造上のどこかで埋設メタルを露出させることにより、外部制御回路との接続を物理的に構成する。このため、分離溝の使用は、この底層である埋設メタルへの直接接続を与える利点を有し得る。また、チップ縁部の周りに溝を設けることは、クロストークからの電気的分離が促進されるため、信号品位を向上させる利点を有し得る。
【００８５】
同一平面上の導波路は一般的に、信号線路およびその周りのグランド電位を含み得る。そして、マイクロストリップは一般的に、チップ表面ベース・デバイス構造上の信号線路を含み、その周りのグランド電位は、チップ表面ベース・デバイス構造の他の機構からは離れている（または、機構と結合されている）。これにより、異なるインピーダンスまたは同一平面上の導波路に対するマイクロストリップの異なるマイクロ波モードが生成され、これら種々の特性が、マイクロストリップを利用する手法に対する利点をもたらし得る。
【００８６】
いくつかの例においては、グランド電位源が分離溝に対して電気的に結合されており、グランド電位源が超電導材料にグランド電位を持たせる。たとえば、分離溝（たとえば、チップ表面ベース・デバイス構造６００における超電導体３１４Ｄおよび超電導体３１４Ｅ）が超電導材料（たとえば、超電導体１０４）に取り付けられている場合は、グランド電位源を分離溝に対して電気的に結合することにより、分離溝および超電導材料の両者がグランド電位を有し得る。
【００８７】
図１２は、本明細書に記載の１つまたは複数の実施形態に係る、縦型トランスモン・キュービット・デバイスの実現を容易化する例示的かつ非限定的なコンピュータ実装方法のフロー図である。いくつかの例において、フロー図１２００は、コンピュータ１３１２により実現可能である。当然のことながら、フロー図１２００の動作は、図示と異なる順序で実現可能である。
【００８８】
非限定的かつ例示的な実施形態においては、１つまたは複数のプロセッサと、当該１つまたは複数のプロセッサにより実行された場合に、図１２のフロー図に示す非限定的な方法を含めて、本明細書に記載の動作の実行を容易化し得る実行可能命令を格納した１つまたは複数のメモリとを備えたコンピュータ機器（または、システム）（たとえば、コンピュータ１３１２）が提供される。非限定的な一例として、１つまたは複数のプロセッサは、半導体製造を実行するように動作可能な１つまたは複数の装置を指示または制御することによって、上記方法の実行を容易化することができる。
【００８９】
図１２に示す方法により生成されるようなトランスモン・キュービットは、電気的結合のためのより簡単な選択肢および電気的結合のためのより多くの選択肢を与える利点を有し得る。特に、この利点は、このような縦型トランスモンを上層マイクロストリップ線路に対して容量的に結合する能力において明らかとなり得る。
【００９０】
動作１２０２は、（たとえば、コンピュータ１３１２によって）結晶シリコンを含む基板を超電導材料および第２の超電導材料に取り付けることであり、第１の超電導材料および第２の超電導材料が、基板の反対面に取り付けられ、結晶シリコンを含む第２の基板が第２の超電導材料に取り付けられる、超電導材料および第２の超電導材料に取り付けることを示す。
【００９１】
いくつかの例において、この物理的結合構成は、種々の材料が互いに積み重ねられるものとして表すことができるとともに、ＳＯＭベースを含み得る。いくつかの例において、第１の基板は、結晶シリコンを含む。
【００９２】
動作１２０４は、（たとえば、コンピュータ１３１２によって）基板の第１の面上に少なくとも１つの超電導コンタクトを備えたジョセフソン接合およびジョセフソン接合をシャントするキャパシタを含むトランスモン・キュービットを構成することを示す。この超電導コンタクトには、ジョセフソン接合と基板の第１の面上に位置付けられた超電導材料との間の物理的接触を含み得る。
【００９３】
いくつかの例において、トランスモン・キュービットは、第２の超電導材料により接地される。たとえば、チップ表面ベース・デバイス構造２００においては、超電導体１０４がグランド電位を有し得るため、超電導体１０８、トンネル障壁１１０、および超電導体１１２によって一部形成されたトランスモン・キュービットを接地する。
【００９４】
いくつかの例において、トランスモン・キュービットは、第２の超電導材料中の規定ギャップすなわち断絶部によって、第２の超電導材料の一部から電気的に分離されている。たとえば、チップ表面ベース・デバイス構造７００において、トランスモン・キュービットは、超電導体７０４Ｂに取り付けられているものの、（超電導体７０４Ａと超電導体７０４Ｂとの間の）規定ギャップ７１６Ａおよび（超電導体７０４Ｂと超電導体７０４Ｃとの間の）規定ギャップ７１６Ｂによって示すように、超電導体７０４Ａおよび超電導体７０４Ｃの両者から電気的に分離されている。
【００９５】
いくつかの例において、マイクロストリップ線路は、トランスモン・キュービットを別のデバイスと連通結合する連通線路を含む。たとえば、チップ表面ベース・デバイス構造２００において、超電導体１０４は、チップ表面ベース・デバイス構造２００のトランスモン・キュービットと別のトランスモン・キュービットとの間の連通結合として機能し得る。
【００９６】
いくつかの例において、上記トランスモン・キュービットは、縦型トランスモン・キュービットを備える。この縦型トランスモン・キュービットの一例は、チップ表面ベース・デバイス構造２００において見出され得る。
【００９７】
いくつかの例において、上記トランスモン・キュービットは、横型トランスモン・キュービットを備える。この横型トランスモン・キュービットの一例は、チップ表面ベース・デバイス構造１０００において見出され得る。
【００９８】
動作１２６０は、（たとえば、コンピュータ１３１２によって）マイクロストリップ線路をトランスモン・キュービットに対して電気的に結合することを示す。
【００９９】
いくつかの例において、マイクロストリップ線路は、トランスモン・キュービットに対して電気的に結合され、また、マイクロストリップ線路は、超電導材料の一部を含む。すなわち、超電導材料の一部がマイクロストリップ線路自体として機能し得る。
【０１００】
いくつかの例においては、分離溝がマイクロストリップ線路を第２のマイクロストリップ線路または第２のトランスモン・キュービットから電気的に分離する。たとえば、チップ表面ベース・デバイス構造３００においては、超電導体１０４がグランド電位を有し得る。超電導体３１４Ｄおよび超電導体３１４Ｅは（場合により、他の機構と併せて）、超電導体１０４に取り付けられていることから、超電導体１０４と同じグランド電位を有し得る。この構成において、超電導体３１４Ｄおよび超電導体３１４Ｅは、それぞれがマイクロストリップ線路として機能し得る超電導体２１４Ｂおよび超電導体２１４Ｃそれぞれを電気的に分離し得る。
【０１０１】
いくつかの例においては、グランド電位源が分離溝に対して電気的に結合されており、グランド電位源が超電導材料にグランド電位を持たせる。たとえば、分離溝（たとえば、チップ表面ベース・デバイス構造６００における超電導体３１４Ｄおよび超電導体３１４Ｅ）が超電導材料（たとえば、超電導体１０４）に取り付けられている場合は、グランド電位源を分離溝に対して電気的に結合することにより、分離溝および超電導材料の両者がグランド電位を有し得る。
【０１０２】
本開示の主題の種々の態様の背景を与えるため、図１３および以下の記述は、本開示の主題の種々の態様を実現し得る好適な環境の概要を提供することが意図される。たとえば、図１２および図１３の縦型ジョセフソン接合超電導デバイスの実現を容易化する例示的かつ非限定的なコンピュータ実装方法の態様の実現には、動作環境１３００を使用可能である。
【０１０３】
図１３は、本明細書に記載の１つまたは複数の実施形態をもたらし得る例示的かつ非限定的な動作環境のブロック図である。本明細書に記載の他の実施形態において採用される同じ要素の繰り返し説明は、簡素化のため省略する。図１３を参照して、本開示の種々の態様を実現する好適な動作環境１３００はまた、コンピュータ１３１２を具備し得る。また、コンピュータ１３１２は、処理ユニット１３１４、システム・メモリ１３１６、およびシステム・バス１３１８を具備し得る。システム・バス１３１８は、システム・メモリ１３１６を含むシステム構成要素を処理ユニット１３１４に結合するが、システム構成要素はこれに限定されない。処理ユニット１３１４としては、種々の利用可能なプロセッサのいずれかが可能である。また、処理ユニット１３１４としては、デュアル・マイクロプロセッサ等のマルチプロセッサ・アーキテクチャも採用可能である。システム・バス１３１８としては、メモリ・バスもしくはメモリ・コントローラ、周辺機器用バスもしくは外部バス、または業界標準アーキテクチャ（ＩＳＡ）、マイクロ・チャネル・アーキテクチャ（ＭＣＡ）、拡張ＩＳＡ（ＥＩＳＡ）、インテリジェント・ドライブ・エレクトロニクス（ＩＤＥ），ＶＥＳＡローカル・バス（ＶＬＢ）、周辺機器相互接続（ＰＣＩ）、カード・バス、ユニバーサル・シリアル・バス（ＵＳＢ）、アドバンスト・グラフィックス・ポート（ＡＧＰ）、ファイアワイヤ（ＩＥＥＥ１３９４）、小型コンピュータ用周辺機器インターフェース（ＳＣＳＩ）、およびこれらに限定されない任意の多様な利用可能バス・アーキテクチャを用いたローカル・バス、あるいはその組合せ等、複数種のバス構造のいずれかが可能である。
【０１０４】
また、システム・メモリ１３１６には、揮発性メモリ１３２０および不揮発性メモリ１３２２をも含み得る。起動中等にコンピュータ１３１２内の要素間で情報を転送する基本ルーチンを含む基本入出力システム（ＢＩＯＳ）は、不揮発性メモリ１３２２に格納される。非限定的な一例として、不揮発性メモリ１３２２には、リードオンリー・メモリ（ＲＯＭ）、プログラム可能ＲＯＭ（ＰＲＯＭ）、電気的プログラム可能ＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラム可能ＲＯＭ（ＥＥＰＲＯＭ）、フラッシュ・メモリ、または不揮発性ランダム・アクセス・メモリ（ＲＡＭ）（たとえば、強誘電性ＲＡＭ（ＦｅＲＡＭ））を含み得る。また、揮発性メモリ１３２０には、外部キャッシュ・メモリとして作用するランダム・アクセス・メモリ（ＲＡＭ）を含み得る。非限定的な一例として、ＲＡＭは、スタティックＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）、ダブル・データ・レートＳＤＲＡＭ（ＤＤＲ  ＳＤＲＡＭ）、エンハンストＳＤＲＡＭ（ＥＳＤＲＡＭ）、シンクリンクＤＲＡＭ（ＳＬＤＲＡＭ）、ダイレクト・ラムバスＲＡＭ（ＤＲＲＡＭ）、ダイレクト・ラムバス・ダイナミックＲＡＭ（ＤＲＤＲＡＭ）、およびラムバス・ダイナミックＲＡＭ等の多くの形態で利用可能である。
【０１０５】
また、コンピュータ１３１２は、リムーバブル／非リムーバブルな揮発性／不揮発性コンピュータ記憶媒体を具備し得る。図１３は、たとえばディスク・ストレージ１３２４を示している。また、ディスク・ストレージ１３２４には、磁気ディスク・ドライブ、フロッピー（Ｒ）・ディスク・ドライブ、テープ・ドライブ、Ｊａｚドライブ、Ｚｉｐドライブ、ＬＳ−１００ドライブ、フラッシュ・メモリ・カード、またはメモリ・スティック等のデバイスを含み得るが、これらに限定されない。また、ディスク・ストレージ２１２４には、コンパクト・ディスクＲＯＭデバイス（ＣＤ−ＲＯＭ）、ＣＤ記録可能ドライブ（ＣＤ−Ｒドライブ）、ＣＤ書き換え可能ドライブ（ＣＤ−ＲＷドライブ）、またはデジタル多用途ディスクＲＯＭドライブ（ＤＶＤ−ＲＯＭ）等の光ディスク・ドライブを含む他の記憶媒体と別個または併用の記憶媒体を含み得るが、これらに限定されない。ディスク・ストレージ１３２４のシステム・バス１３１８への接続を容易化するため、インターフェース１３２６等のリムーバブルまたは非リムーバブル・インターフェースが典型的に用いられる。また、図１３は、ユーザと好適な動作環境１３００に記載の基本コンピュータ・リソースとの間の中間手段として作用するソフトウェアを示している。また、このようなソフトウェアには、たとえばオペレーティング・システム１３２８を含み得る。ディスク・ストレージ１３２４に格納可能なオペレーティング・システム１３２８は、コンピュータ１３１２のリソースの制御および割り当てを行うように作用する。
【０１０６】
システム・アプリケーション１３３０は、たとえばシステム・メモリ１３１６またはディスク・ストレージ１３２４に格納されたプログラム・モジュール１３３２およびプログラム・データ１３３４を通じたオペレーティング・システム１３２８によるリソースの管理を利用する。当然のことながら、本開示は、種々のオペレーティング・システムまたはオペレーティング・システムの組合せにより実現可能である。ユーザは、入力装置１３３６を通じて、コマンドまたは情報をコンピュータ１３１２に入力する。入力装置１３３６には、マウス等のポインティング・デバイス、トラックボール、スタイラス、タッチ・パッド、キーボード、マイク、ジョイスティック、ゲーム・パッド、サテライト・ディッシュ、スキャナ、ＴＶチューナ・カード、デジタル・カメラ、デジタル・ビデオ・カメラ、ウェブ・カメラ等を含むが、これらに限定されない。上記および他の入力装置がインターフェース・ポート１３３８を介し、システム・バス１３１８を通じて処理ユニット１３１４に接続される。インターフェース・ポート１３３８には、たとえばシリアル・ポート、パラレル・ポート、ゲーム・ポート、およびユニバーサル・シリアル・バス（ＵＳＢ）を含む。出力装置１３４０は、入力装置１３３６と同じ種類のポートのうちのいくつかを使用する。このため、たとえばＵＳＢポートの使用によって、入力をコンピュータ１３１２に与えるとともに、情報をコンピュータ１３１２から出力装置１３４０に出力することができる。いくつかある出力装置１３４０の中でも、特殊なアダプタを必要とするモニタ、スピーカ、およびプリンタ等の出力装置１３４０が存在することを示すため、出力アダプタ１３４２を設けている。一例として、出力アダプタ１３４２には、出力装置１３４０とシステム・バス１３１８との間の接続手段を提供するビデオおよびサウンド・カードを含むが、これらに限定されない。リモート・コンピュータ１３４４等、他のデバイスまたはデバイスのシステムあるいはその両方が入出力両機能を提供することに留意するものとする。
【０１０７】
コンピュータ１３１２は、リモート・コンピュータ１３４４等の１つまたは複数のリモート・コンピュータへの論理接続を用いたネットワーク化環境において動作し得る。リモート・コンピュータ１３４４としては、コンピュータ、サーバ、ルータ、ネットワークＰＣ、ワークステーション、マイクロプロセッサベースの電化製品、ピア・デバイスまたは他の共通ネットワーク・ノード等が可能であり、典型的にはコンピュータ１３１２に対して記載した要素の多くまたはすべてを含み得る。簡素化のため、リモート・コンピュータ１３４４には、メモリ記憶装置１３４６のみを示している。リモート・コンピュータ１３４４は、ネットワーク・インターフェース１３４８を通じてコンピュータ１３１２に論理接続された後、通信接続１３５０を介して物理的に接続される。ネットワーク・インターフェース１３４８には、ローカル・エリア・ネットワーク（ＬＡＮ）、ワイド・エリア・ネットワーク（ＷＡＮ）、セルラー・ネットワーク等の有線または無線通信ネットワークあるいはその両方を包含する。ＬＡＮ技術には、光ファイバ分散データ・インターフェース（ＦＤＤＩ）、銅線分散データ・インターフェース（ＣＤＤＩ）、イーサネット（Ｒ）、トークン・リング等を含む。ＷＡＮ技術には、ポイント・ツー・ポイント・リンク、総合デジタル通信網（ＩＳＤＮ）等の回路交換網およびその変形、パケット交換網、およびデジタル加入者線（ＤＳＬ）を含むが、これらに限定されない。通信接続１３５０は、ネットワーク・インターフェース１３４８をシステム・バス１３１８に接続するために採用されたハードウェア／ソフトウェアを表す。通信接続１３５０は、図示の明瞭化のため、コンピュータ１３１２の内側に示しているが、コンピュータ１３１２の外部に置くことも可能である。また、ネットワーク・インターフェース１３４８への接続のためのハードウェア／ソフトウェアには、典型的電話用モデム、ケーブル・モデム、およびＤＳＬモデム等のモデム、ＩＳＤＮアダプタ、およびイーサネット（Ｒ）・カード等の内部および外部技術を含み得るが、これらは例示を目的としているに過ぎない。
【０１０８】
本発明は、考え得る任意の技術的詳細統合レベルにおけるシステム、方法、装置、またはコンピュータ・プログラム製品、あるいはその組合せが可能である。コンピュータ・プログラム製品は、本発明の態様をプロセッサに実行させるコンピュータ可読プログラム命令が格納された（１つまたは複数の）コンピュータ可読記憶媒体を具備し得る。コンピュータ可読記憶媒体としては、命令実行デバイスが使用する命令を保持および格納し得る有形デバイスが可能である。コンピュータ可読記憶媒体としては、たとえば電子記憶装置、磁気記憶装置、光学記憶装置、電磁記憶装置、半導体記憶装置、またはこれらの任意の好適な組合せが可能であるが、これらに限定されない。また、コンピュータ可読記憶媒体のより具体的な例の非網羅的な一覧には、携帯型コンピュータ・ディスケット、ハード・ディスク、ランダム・アクセス・メモリ（ＲＡＭ）、リードオンリー・メモリ（ＲＯＭ）、消去可能プログラム可能リードオンリー・メモリ（ＥＰＲＯＭもしくはフラッシュ・メモリ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、携帯型コンパクト・ディスク・リードオンリー・メモリ（ＣＤ−ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、メモリ・スティック、フロッピー（Ｒ）・ディスク、パンチカードもしくは命令が記録された溝中の隆起構造等の機械的符号化デバイス、ならびにこれらの任意の好適な組合せを含み得る。本明細書で使用するとき、コンピュータ可読記憶媒体は、電波等の自由伝搬電磁波、導波路等の送信媒体を伝搬する電磁波（たとえば、光ファイバ・ケーブルを通過する光パルス）、またはワイヤを通じて送信される電気信号等、本質的に一時的な信号としては解釈されないものとする。
【０１０９】
本明細書に記載のコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体から各コンピュータ／処理機器にダウンロードすることも可能であるし、たとえばインターネット、ローカル・エリア・ネットワーク、ワイド・エリア・ネットワーク、または無線ネットワーク、あるいはその組合せを介して外部コンピュータまたは外部記憶装置にダウンロードすることも可能である。ネットワークには、送信銅ケーブル、送信光ファイバ、無線送信、ルータ、ファイアウォール、スイッチ、ゲートウェイ・コンピュータ、またはエッジ・サーバ、あるいはその組合せを含み得る。各コンピュータ／処理機器のネットワーク・アダプタ・カードまたはネットワーク・インターフェースは、ネットワークからコンピュータ可読プログラム命令を受信し、当該コンピュータ可読プログラム命令を転送して、各コンピュータ／処理機器内のコンピュータ可読記憶媒体に格納する。本発明の動作を実行するコンピュータ可読プログラム命令としては、アセンブラ命令、命令セット・アーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ、集積回路の設定データ、あるいはＳｍａｌｌｔａｌｋ（Ｒ）、Ｃ＋＋等のオブジェクト指向プログラミング言語ならびに「Ｃ」プログラミング言語もしくは類似のプログラミング言語等の手続き型プログラミング言語を含む１つまたは複数のプログラミング言語の任意の組合せで記述されたソース・コードまたはオブジェクト・コードが可能である。コンピュータ可読プログラム命令は、独立型ソフトウェア・パッケージとして全部または一部をユーザのコンピュータ上で実行することも可能であるし、一部をユーザのコンピュータ上、一部をリモート・コンピュータ上で実行することも可能であるし、全部をリモート・コンピュータまたはサーバ上で実行することも可能である。後者のシナリオでは、ローカル・エリア・ネットワーク（ＬＡＮ）またはワイド・エリア・ネットワーク（ＷＡＮ）等、任意の種類のネットワークを通じてリモート・コンピュータをユーザのコンピュータに接続することも可能であるし、（たとえば、インターネット・サービス・プロバイダを用いることによりインターネットを通じて）外部コンピュータに接続することも可能である。いくつかの実施形態においては、本発明の態様を実行するため、コンピュータ可読プログラム命令の状態情報を利用して電子回路をカスタマイズすることにより、たとえばプログラマブル論理回路、フィールドプログラマブル・ゲート・アレイ（ＦＰＧＡ）、またはプログラマブル・ロジック・アレイ（ＰＬＡ）を含む電子回路がコンピュータ可読プログラム命令を実行可能である。
【０１１０】
本明細書においては、本発明の実施形態に係る方法、装置（システム）、およびコンピュータ・プログラム製品のフローチャート図またはブロック図あるいはその両方を参照して、本発明の態様を説明している。フローチャート図またはブロック図あるいはその両方の各ブロックならびにフローチャート図またはブロック図あるいはその両方のブロックの組合せは、コンピュータ可読プログラム命令により実装可能であることが了解される。これらのコンピュータ可読プログラム命令は、コンピュータ等のプログラム可能データ処理装置のプロセッサを介した実行によって、フローチャート図またはブロック図あるいはその両方の１つまたは複数のブロックに規定の機能／動作を実装する手段を生成するように、汎用コンピュータ、専用コンピュータ、または他のプログラム可能データ処理装置のプロセッサに提供されてマシンを構成可能である。また、これらのコンピュータ可読プログラム命令は、命令が格納されたコンピュータ可読記憶媒体が、フローチャート図またはブロック図あるいはその両方の１つまたは複数のブロックに規定の機能／動作の態様を実装する命令を含む製造品を含むように、コンピュータ、プログラム可能データ処理装置、または他の機器、あるいはその組合せに対して特定の様態で機能するように指示し得る当該コンピュータ可読記憶媒体に格納可能である。また、コンピュータ可読プログラム命令は、コンピュータ、他のプログラム可能装置、または他の機器上での実行によって、フローチャートまたはブロック図あるいはその両方の１つまたは複数のブロックに規定の機能／動作を実装するように、コンピュータ、他のプログラム可能データ処理装置、または他の機器へのロードによって、一連の動作をコンピュータ、他のプログラム可能装置、または他の機器上で実行させることにより、コンピュータ実装プロセスを構成可能である。
【０１１１】
図中のフローチャートおよびブロック図は、本発明の種々の実施形態に係るシステム、方法、およびコンピュータ・プログラム製品の考え得る実施態様のアーキテクチャ、機能、および動作を示している。この点、フローチャートまたはブロック図の各ブロックは、特定の論理機能を実装する１つまたは複数の実行可能命令を含む命令のモジュール、セグメント、または一部を表し得る。いくつかの代替実施態様において、ブロックに記載の機能は、図面に記載の順序から外れて発生し得る。たとえば、連続して示す２つのブロックは実際のところ、関与する機能に応じて、実質的に同時に実行することも可能であるし、場合により逆の順序で実行することも可能である。また、ブロック図またはフローチャート図あるいはその両方の各ブロックならびにブロック図またはフローチャート図あるいはその両方のブロックの組合せは、特定の機能または動作を実行する専用ハードウェアベースのシステムにより実装することも可能であるし、専用ハードウェアおよびコンピュータ命令の組合せを実行することも可能である。
【０１１２】
１つまたは複数のコンピュータあるいはその両方で動作するコンピュータ・プログラム製品のコンピュータ実行可能命令の一般的背景にて主題を上述したが、当業者であれば、本開示が他のプログラム・モジュールとの組合せまたは組合せによる実装が可能であることが認識されよう。一般的に、プログラム・モジュールとしては、特定のタスクの実行または特定の抽象データ型の実装あるいはその両方を行うルーチン、プログラム、コンポーネント、データ構造等が挙げられる。さらに、当業者には当然のことながら、本発明に係るコンピュータ実装方法は、シングルプロセッサまたはマルチプロセッサ・コンピュータ・システム、ミニコンピュータ機器、メインフレーム・コンピュータのほか、コンピュータ、手持ち式コンピュータ機器（たとえば、ＰＤＡ、電話）、マイクロプロセッサベースまたはプログラム可能な家電製品または産業用電子装置等、他のコンピュータ・システム構成により実現可能である。また、図示の態様は、通信ネットワークを通じてつながったリモート処理機器によりタスクが実行される分散コンピューティング環境において実現可能である。ただし、本開示のすべての態様ではないとしても、その一部を独立型コンピュータ上で実現可能である。分散コンピューティング環境においては、ローカルおよびリモートの両メモリ記憶装置にプログラム・モジュールを配置可能である。
【０１１３】
本願において使用する用語「コンポーネント（ｃｏｍｐｏｎｅｎｔ）」、「システム（ｓｙｓｔｅｍ）」、「プラットフォーム（ｐｌａｔｆｏｒｍ）」、「インターフェース（ｉｎｔｅｒｆａｃｅ）」等は、コンピュータ関連エンティティまたは１つもしくは複数の特定の機能を備えた演算マシンと関連するエンティティを表すことまたは含むこと、あるいはその両方が可能である。本明細書に開示のエンティティとしては、ハードウェア、ハードウェアとソフトウェアとの組合せ、ソフトウェア、または実行中のソフトウェアが可能である。たとえば、コンポーネントとしては、プロセッサ上で動作するプロセス、プロセッサ、オブジェクト、実行ファイル、実行スレッド、プログラム、またはコンピュータ、あるいはその組合せが可能であるが、これらに限定されない。一例としては、サーバ上で動作するアプリケーションおよびサーバの両者がコンポーネントとなり得る。１つまたは複数のコンポーネントがプロセスまたは実行スレッドあるいはその両方に存在可能であり、コンポーネントは、１つのコンピュータ上での限定または２つ以上のコンピュータ間の分散あるいはその両方が可能である。別の例においては、種々のデータ構造が格納された種々のコンピュータ可読媒体から、各コンポーネントを実行可能である。コンポーネントは、１つまたは複数のデータ・パケット（ローカル・システム、分散システムの別のコンポーネントまたはインターネット等のネットワーク全体で信号を介した他のシステム、あるいはその両方と相互作用する１つのコンポーネントからのデータ）を有する信号等、ローカルまたはリモートあるいは両方のプロセスを介して通信可能である。別の例として、コンポーネントとしては、プロセッサが実行するソフトウェアまたはファームウェア・アプリケーションにより動作する電気または電子回路により動作する機械的部分が与える特定の機能を備えた装置が可能である。このような場合、プロセッサは、装置の内部に置くことも可能であるし、外部に置くことも可能であり、ソフトウェアまたはファームウェア・アプリケーションの少なくとも一部を実行可能である。さらに別の例として、コンポーネントとしては、機械的部分のない電子コンポーネントを通じて特定の機能を与える装置が可能であり、電子コンポーネントには、その機能の少なくとも一部を与えるソフトウェアまたはファームウェアを実行するプロセッサ等の手段を含み得る。一態様において、コンポーネントは、たとえばクラウド・コンピューティング・システム内で、仮想マシンを介して電子コンポーネントをエミュレート可能である。
【０１１４】
また、用語「または（ｏｒ）」は、排他的な「または（ｏｒ）」ではなく、両立的な「または（ｏｒ）」を意味することが意図される。すなわち、別段の指定もなく、文脈から明らかでもない限り、「ＸがＡまたはＢを採用する（Ｘ  ｅｍｐｌｏｙｓ  Ａ  ｏｒ  Ｂ）」は、自然な両立的順列のいずれかを意味することが意図される。すなわち、ＸがＡを採用する、ＸがＢを採用する、またはＸがＡおよびＢの両者を採用する場合、「ＸがＡまたはＢを採用する（Ｘ  ｅｍｐｌｏｙｓ  Ａ  ｏｒ  Ｂ）」は、これらの事例のいずれかにおいて満たされる。さらに、単数形を示す別段の指定もなく、文脈から明らかでもない限り、本明細書および添付の図面において使用する冠詞「ある（ａ）」および「一（ａｎ）」は一般的に、「１つまたは複数（ｏｎｅ  ｏｒ  ｍｏｒｅ）」を意味するものとして解釈されるものとする。本明細書で使用するとき、用語「例（ｅｘａｍｐｌｅ）」または「例示（ｅｘｅｍｐｌａｒｙ）」あるいはその両方は、一例として役立つことを意味するのに利用される。誤解を避けるため、本明細書に開示の主題は、このような例に限られない。また、「例」または「例示」あるいはその両方として本明細書に記載の如何なる態様も設計も、他の態様または設計より好適または有利なものとして必ずしも解釈されず、また、当業者に既知の同等の例示的な構造および技術を除外するものでもない。
【０１１５】
本明細書における採用の通り、用語「プロセッサ（ｐｒｏｃｅｓｓｏｒ）」は、実質的に任意のコンピュータ処理ユニットまたは機器を表すことができ、シングルコア・プロセッサ、ソフトウェアのマルチスレッド実行が可能なシングルプロセッサ、マルチコア・プロセッサ、ソフトウェアのマルチスレッド実行が可能なマルチコア・プロセッサ、ハードウェア・マルチスレッド技術を備えたマルチコア・プロセッサ、並列プラットフォーム、および分散共有メモリを備えた並列プラットフォームが挙げられるが、これらに限定されない。また、プロセッサは、本明細書に記載の機能を実行するように設計された集積回路、特定用途向け集積回路（ＡＳＩＣ）、デジタル・シグナル・プロセッサ（ＤＳＰ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、プログラマブル・ロジック・コントローラ（ＰＬＣ）、複合プログラマブル・ロジック・デバイス（ＣＰＬＤ）、離散ゲートもしくはトランジスタ・ロジック、離散ハードウェア・コンポーネント、またはこれらの任意の組合せを表し得る。さらに、プロセッサは、空間使用の最適化またはユーザ装置の性能の向上のため、ナノスケールのアーキテクチャとして、分子および量子ドットベースのトランジスタ、スイッチ、およびゲートを利用可能であるが、これらに限定されない。また、プロセッサは、コンピュータ処理ユニットの組合せとして実現可能である。本開示において、「ストア（ｓｔｏｒｅ）」、「ストレージ（ｓｔｏｒａｇｅ）」、「データ・ストア（ｄａｔａ  ｓｔｏｒｅ）」、「データ・ストレージ（ｄａｔａ  ｓｔｏｒａｇｅ）」、「データベース（ｄａｔａｂａｓｅ）」等の用語、ならびにコンポーネントの動作および機能に関連する実質的にその他の任意の情報記憶コンポーネントは、「メモリ」またはメモリを備えたコンポーネントにおいて具現化された「メモリ・コンポーネント」エンティティを表すのに利用される。当然のことながら、本明細書に記載のメモリまたはメモリ・コンポーネントあるいはその両方としては、揮発性メモリまたは不揮発性メモリのいずれかとすることも可能であるし、揮発性および不揮発性の両メモリを含むことも可能である。非限定的な一例として、不揮発性メモリには、リードオンリー・メモリ（ＲＯＭ）、プログラム可能ＲＯＭ（ＰＲＯＭ）、電気的プログラム可能ＲＯＭ（ＥＰＲＯＭ）、電気的消去可能ＲＯＭ（ＥＥＰＲＯＭ）、フラッシュ・メモリ、または不揮発性ランダム・アクセス・メモリ（ＲＡＭ）（たとえば、強誘電性ＲＡＭ（ＦｅＲＡＭ））を含み得る。揮発性メモリには、たとえば外部キャッシュ・メモリとして動作可能なＲＡＭを含み得る。非限定的な一例として、ＲＡＭは、同期ＲＡＭ（ＳＲＡＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期ＤＲＡＭ（ＳＤＲＡＭ）、ダブル・データ・レートＳＤＲＡＭ（ＤＤＲ  ＳＤＲＡＭ）、エンハンストＳＤＲＡＭ（ＥＳＤＲＡＭ）、シンクリンクＤＲＡＭ（ＳＬＤＲＡＭ）、ダイレクト・ラムバスＲＡＭ（ＤＲＲＡＭ）、ダイレクト・ラムバス・ダイナミックＲＡＭ（ＤＲＤＲＡＭ）、およびラムバス・ダイナミックＲＡＭ（ＲＤＲＡＭ）等の多くの形態で利用可能である。また、本明細書におけるシステムまたはコンピュータ実装方法の開示のメモリ・コンポーネントは、上記およびその他の任意の好適な種類のメモリを非限定的に含むことが意図される。
【０１１６】
上述の内容は、システムおよびコンピュータ実装方法の一例に過ぎない。当然のことながら、本開示の説明を目的として、コンポーネントまたはコンピュータ実装方法の考え得るすべての組合せを記載することはできないが、当業者であれば、本開示の別の多くの組合せおよび順列が可能であることが認識されよう。さらに、詳細な説明、特許請求の範囲、付属書、および図面において用語「含む（ｉｎｃｌｕｄｅｓ）」、「有する（ｈａｓ）」、「保有する（ｐｏｓｓｅｓｓｅｓ）」等が使用される範囲において、このような用語は、用語「備える（ｃｏｍｐｒｉｓｉｎｇ）」が請求項において移行語として採用される場合の解釈と同様に、包括的であることが意図される。
【０１１７】
以上、例示を目的として種々の実施形態の説明を提示したが、これらは、何ら網羅的であることも、開示の実施形態への限定であることも意図したものではない。当業者には、上記実施形態の範囲および精神から逸脱することなく、多くの改良および変形が明らかとなるであろう。本明細書に使用の専門用語は、実施形態の原理、実際の適用、もしくは市場に見られる技術の技術的改良の最良の説明のため、または、本明細書に開示の実施形態の当業他者による理解を可能にするために選定している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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