(57)【要約】  半導体デバイスにおけるシャロートレンチアイソレーションと関連して導電性ディープトレンチを製造するための方法（２００）。記載される方法は、ディープトレンチがエッチングされ（２３０）、充填される（２４０）前に、シャロートレンチがエッチングされ（２１０）、充填される（２２０）統合されたシーケンスを導入する。記載される方法は、有利にも、シャロートレンチアイソレーション構造における導電性ディープトレンチの形成に関連する円錐欠陥及びプロセス複雑度を低減する。集積シーケンスのもとで製造されて、導電性ディープトレンチは、シャロートレンチ誘電体層を介して基板内に延在し得、ここで、導電性ディープトレンチとシャロートレンチ誘電体層の両方の頂部表面には実質的に錐体はない。
2021517734.tif 000002
【特許請求の範囲】
【請求項１】
方法であって、
基板の第１の領域においてシャロートレンチを形成すること、
前記シャロートレンチを充填し前記基板を覆う誘電体層を形成することであって、前記誘電体層が、前記シャロートレンチの上の及び前記シャロートレンチにわたる実質的に平坦な表面を有する、前記誘電体層を形成すること、
前記基板の前記第１の領域内の第２の領域において、前記誘電体層から延在し前記誘電体層を貫通するディープトレンチを形成すること、
を含む、方法。
【請求項２】
請求項１に記載の方法であって、前記誘電体層を形成することが、
前記シャロートレンチを充填するシャロートレンチ酸化物層を形成すること、
前記シャロートレンチ酸化物層を覆い、前記実質的に平坦な表面を有するハードマスク層を形成すること、
を含む、方法。
【請求項３】
請求項１に記載の方法であって、前記誘電体層を形成することが、
前記シャロートレンチを充填するシャロートレンチ酸化物層を熱的に成長させること、
前記シャロートレンチ酸化物層を覆い、前記実質的に平坦な表面を有するハードマスク層を堆積すること、
を含む、方法。
【請求項４】
請求項１に記載の方法であって、前記誘電体層を形成することが、
前記シャロートレンチを充填する第１の酸化物層を形成すること、
前記第１の酸化物層を覆い、前記第１の酸化物層より低い酸化物密度を有する第２の酸化物層を形成すること、
を含む、方法。
【請求項５】
請求項１に記載の方法であって、前記実質的に平坦な表面が、０．４未満のアスペクト比を有する、方法。
【請求項６】
請求項１に記載の方法であって、
前記ディープトレンチが、前記シャロートレンチより深いトレンチ深さを有し、
前記シャロートレンチが、前記ディープトレンチより広いトレンチアパーチャを有する、
方法。
【請求項７】
請求項１に記載の方法であって、さらに、前記シャロートレンチにおける前記誘電体層と前記ディープトレンチの側壁とにインタフェースする誘電体ライナーを形成することを含む、方法。
【請求項８】
請求項１に記載の方法であって、前記誘電体ライナーを形成することが、前記シャロートレンチにおける前記誘電体層上に及び前記ディープトレンチの前記側壁上に酸化物材料の低圧化学気相成長を行うことを含む、方法。
【請求項９】
請求項１に記載の方法であって、さらに、前記シャロートレンチにおける前記誘電体層と前記ディープトレンチの側壁とによって横方向に囲まれる充填材構造を形成することを含む、方法。
【請求項１０】
請求項１に記載の方法であって、前記充填材構造が、前記シャロートレンチにおける第１の幅及び前記ディープトレンチにおける第２の幅を有するポリシリコンプレートを含み、前記第１の幅が前記第２の幅より大きい、方法。
【請求項１１】
方法であって、
基板の第１の領域においてシャロートレンチを形成すること、
前記シャロートレンチを充填するシャロートレンチ酸化物層を形成すること、
前記シャロートレンチを覆い、実質的に平坦な表面を有するハードマスク層を形成すること、
前記基板の前記第１の領域内の第２の領域において、前記シャロートレンチ酸化物層から延在し前記シャロートレンチ酸化物層を貫通するディープトレンチを形成すること、
を含む、方法。
【請求項１２】
請求項１１に記載の方法であって、前記ハードマスク層が、前記シャロートレンチ酸化物層より低い酸化物密度を有する、方法。
【請求項１３】
請求項１１に記載の方法であって、前記実質的に平坦な表面が、０．４未満のアスペクト比を有する、方法。
【請求項１４】
請求項１１に記載の方法であって、
前記ディープトレンチが、前記シャロートレンチより深いトレンチ深さを有し、
前記シャロートレンチが、前記ディープトレンチより広いトレンチアパーチャを有する、
方法。
【請求項１５】
請求項１１に記載の方法であって、さらに、前記シャロートレンチにおける前記シャロートレンチ酸化物層上に及び前記ディープトレンチの側壁上に、酸化物材料の低圧化学気相成長を行うことを含む、方法。
【請求項１６】
請求項１１に記載の方法であって、さらに、前記シャロートレンチにおける第１の幅及び前記ディープトレンチにおける第２の幅を有するポリシリコンプレートを形成することを含み、第１の幅が第２の幅より大きい、方法。
【請求項１７】
デバイスであって、
或る平面に沿って整合する表面を有する基板、
前記平面から第１の深さだけ前記基板内に延在するシャロートレンチ誘電体層、
前記平面から、前記シャロートレンチ誘電体層を介して、前記第１の深さより大きい第２の深さだけ前記基板内に延在するディープトレンチ構造、
を含む、デバイス。
【請求項１８】
請求項１７に記載のデバイスであって、
前記ディープトレンチ構造がポリシリコンプレートを含み、
前記ポリシリコンプレートが、
前記シャロートレンチ誘電体層によって横方向に囲まれる上側部分と前記シャロートレンチ誘電体層より下の下側部分とを有し、前記上側部分が前記下側部分よりも大きな幅を有する、
デバイス。
【請求項１９】
請求項１７に記載のデバイスであって、前記ディープトレンチ構造が、
前記シャロートレンチ誘電体層によって横方向に囲まれる上側部分と前記上側部分より下の下側部分とを有するポリシリコンプレート、及び
前記ポリシリコンプレートの前記上側部分と前記シャロートレンチ誘電体層との間でインタフェースし、前記ポリシリコンプレートの前記下側部分と前記基板との間でインタフェースする酸化物ライナー、
を含む、デバイス。
【請求項２０】
請求項１９に記載のデバイスであって、前記酸化物ライナーが、前記シャロートレンチ誘電体層より低い酸化物密度を有する、デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
導電性ディープトレンチは、多数の応用例と共に高電力半導体デバイスにおいて採用されている。集積回路ダイにおいて、導電性ディープトレンチは、高電圧構成要素を低電圧構成要素から分離する隔離障壁として機能し得る。ディスクリート構成要素において、導電性ディープトレンチは、高電力トランジスタのためのフィールドプレート及びゲート電極として機能し得る。導電性ディープトレンチは、シャロートレンチアイソレーション構造内で一つ又は複数の導電性ディープトレンチが重なり得るように、シャロートレンチアイソレーションと並んで形成され得る。しかしながら、異なる深さを有するトレンチを製造するプロセスは、複雑になり得、欠陥が生じやすい。
【発明の概要】
【０００２】
半導体デバイスにおけるシャロートレンチアイソレーションと関連して導電性ディープトレンチを製造するために、記載される手法は、ディープトレンチがエッチングされて充填される前に、シャロートレンチがエッチングされて充填される統合されたシーケンスを導入する。記載される手法は、シャロートレンチアイソレーション構造の頂部表面に沿った錐体状（コーン：cone）欠陥を有利に減少させ、それによって半導体デバイスの欠陥密度を最小化する。そして、ディープトレンチ形成プロセスをシャロートレンチ形成プロセスと統合することにより、記載される手法は、有利にも半導体デバイスを製造するプロセス複雑度を低減する。
【０００３】
一実装において、例えば、本記載は、基板の第１の領域にシャロートレンチを形成すること、シャロートレンチを充填し基板を覆う誘電体層を形成すること、基板の第１の領域内の第２の領域にディープトレンチを形成することを含む方法を導入する。ディープトレンチが形成される前は、誘電体層は、シャロートレンチの上の及びシャロートレンチにわたる、実質的に平坦な表面を有する。そして、ディープトレンチが形成された後は、それは、誘電体層から延在し、誘電体層を貫通している。
【０００４】
別の実装において、例えば、本記載は、基板の第１の領域にシャロートレンチを形成すること、シャロートレンチを充填するシャロートレンチ酸化物層を形成すること、シャロートレンチ酸化物層を覆うハードマスク層を形成すること、基板の第１の領域内の第２の領域にディープトレンチを形成することを含む方法を導入する。ディープトレンチが形成される前は、ハードマスク層は、実質的に平面表面を有する。そして、ディープトレンチが形成された後、それは、シャロートレンチ酸化物層から延在し、シャロートレンチ酸化物層を貫通している。
【０００５】
さらに別の実装において、例えば、本記載は、平面に沿って整合する表面を有する基板と、平面から第１の深さだけ基板内に延在するシャロートレンチ誘電体層と、平面からシャロートレンチ誘電体層を介して第１の深さよりも大きい第２の深さだけ基板内に延在するディープトレンチ構造とを含むデバイスを導入する。
【図面の簡単な説明】
【０００６】
【図１Ａ】錐体状欠陥を伴う、ディープトレンチ及びそれに続くシャロートレンチを製造するためのプロセスの間の半導体デバイスの部分的断面図を示す。
【図１Ｂ】錐体状欠陥を伴う、ディープトレンチ及びそれに続くシャロートレンチを製造するためのプロセスの間の半導体デバイスの部分的断面図を示す。
【図１Ｃ】錐体状欠陥を伴う、ディープトレンチ及びそれに続くシャロートレンチを製造するためのプロセスの間の半導体デバイスの部分的断面図を示す。
【図１Ｄ】錐体状欠陥を伴う、ディープトレンチ及びそれに続くシャロートレンチを製造するためのプロセスの間の半導体デバイスの部分的断面図を示す。
【図１Ｅ】錐体状欠陥を伴う、ディープトレンチ及びそれに続くシャロートレンチを製造するためのプロセスの間の半導体デバイスの部分的断面図を示す。
【図１Ｆ】錐体状欠陥を伴う、ディープトレンチ及びそれに続くシャロートレンチを製造するためのプロセスの間の半導体デバイスの部分的断面図を示す。
【図１Ｇ】錐体状欠陥を伴う、ディープトレンチ及びそれに続くシャロートレンチを製造するためのプロセスの間の半導体デバイスの部分的断面図を示す。
【０００７】
【図２Ａ】本記載の一態様に従った、錐体状欠陥のない、シャロートレンチ及びそれに続くディープトレンチを製造するための例示の方法のフローチャートを示す。
【０００８】
【図２Ｂ】本記載の一態様に従った、シャロートレンチを充填し基板を覆う誘電体層を形成するための例示の方法のフローチャートを示す。
【０００９】
【図３Ａ】本記載の一態様に従って、図２Ａ及び図２Ｂの例示の方法を実装する製造プロセスの間の例示の半導体デバイスの部分的断面図を示す。
【図３Ｂ】本記載の一態様に従って、図２Ａ及び図２Ｂの例示の方法を実装する製造プロセスの間の例示の半導体デバイスの部分的断面図を示す。
【図３Ｃ】本記載の一態様に従って、図２Ａ及び図２Ｂの例示の方法を実装する製造プロセスの間の例示の半導体デバイスの部分的断面図を示す。
【図３Ｄ】本記載の一態様に従って、図２Ａ及び図２Ｂの例示の方法を実装する製造プロセスの間の例示の半導体デバイスの部分的断面図を示す。
【図３Ｅ】本記載の一態様に従って、図２Ａ及び図２Ｂの例示の方法を実装する製造プロセスの間の例示の半導体デバイスの部分的断面図を示す。
【図３Ｆ】本記載の一態様に従って、図２Ａ及び図２Ｂの例示の方法を実装する製造プロセスの間の例示の半導体デバイスの部分的断面図を示す。
【図３Ｇ】本記載の一態様に従って、図２Ａ及び図２Ｂの例示の方法を実装する製造プロセスの間の例示の半導体デバイスの部分的断面図を示す。
【図３Ｈ】本記載の一態様に従って、図２Ａ及び図２Ｂの例示の方法を実装する製造プロセスの間の例示の半導体デバイスの部分的断面図を示す。
【図３Ｉ】本記載の一態様に従って、図２Ａ及び図２Ｂの例示の方法を実装する製造プロセスの間の例示の半導体デバイスの部分的断面図を示す。
【発明を実施するための形態】
【００１０】
様々な図面において、同様の符号は同様の要素を示す。図面は一定の縮尺で描いてはいない。
【００１１】
ディープトレンチ構造は、高電圧アナログデバイスなど多くの半導体デバイスに見られる。高電圧応用例において、ディープトレンチ構造は導電性充填材を含み得、導電性充填材は、電界密度を低減するためのフィールドプレートとして又は垂直トランジスタ（例えば、垂直拡散ＭＯＳトランジスタ）のゲート電極として機能し得る。シャロートレンチ構造に関連してディープトレンチ構造が形成され得る。図１Ａ〜図１Ｇに示すように、例えば、シャロートレンチ１３３を形成する前にディープトレンチ１２２を形成するシーケンスのもとで、半導体デバイス１００が製造され得る。
【００１２】
図１Ａを参照すると、半導体デバイス１００は、ディスクリート構成要素デバイス（例えば、単一のトランジスタデバイス）、又は、複数トランジスタデバイスを有する集積回路であり得る。製造シーケンスの初期段階において、パッド酸化物層１１２、窒化物キャップ層１１４、及びハードマスク層１１６が、半導体基体１０２の頂部表面上に順次形成される。パッド酸化物層１１２は、シリコンと後続層との間の応力緩和の機能を果たし、熱酸化プロセスにおいて成長される二酸化シリコンを含み得る。窒化物キャップ層１１４は、選択的酸化を可能にする排他的フィルムの機能を果たし、低圧化学気相成長（ＬＰＣＶＤ）ファーネスプロセスのもとで堆積されるシリコン窒化物（例えば、Ｓｉ3Ｎ4）を含み得る。ハードマスク層１１６は、後続のディープトレンチエッチングプロセスの間ハードマスクの機能を果たし、プラズマエンハンスト化学気相成長（ＰＥＣＶＤ）プロセスのもとで堆積される二酸化シリコンを含み得る。
【００１３】
次に、フォトレジストマスク１１８が、堆積され、基板１０２のディープトレンチ（ＤＴ）領域１０４を露出させる開口を備えてパターン化される。フォトレジストマスク１１８は、ハードマスク層をマスクする機能を果たし、塗布、露出、現像される感光性有機材料を含み得る。
【００１４】
図１Ｂを参照すると、ディープトレンチ１２２を形成するためにＤＴエッチングプロセス１２１が行われる。ＤＴエッチングプロセス１２１は、複数サブシーケンスを含み得る。一実装において、例えば、まず、パターン化されたフォトレジストマスク１１８によって露出されたハードマスク層１１６を除去するためにハードマスクエッチングが行われ得、次いで、シリコンエッチングを行って、エッチングされたハードマスク層１１６によって露出された、窒化物キャップ層１１４、パッド酸化物層１１２、及び基板１０２が除去され得る。シリコンエッチングの間、フォトレジストマスク層１１８も除去され、ＤＴ領域１０４外のエリアがエッチングされるのを防止するためにハードマスク層１１６が残される。
【００１５】
ＤＴエッチングプロセス１２１の後、ディープトレンチ１２２の側壁を覆うため、誘電体ライナー堆積プロセスが行われる。図１Ｃに示されるように、例えば、誘電体ライナー堆積プロセス１２３のもとでディープトレンチ１２２の側壁上にＤＴ酸化物ライナー１２４が堆積される。一実装において、誘電体ライナー堆積１２３は、酸化物ターゲットの低圧化学気相成長を含み得る。誘電体ライナー堆積プロセス１２３に続いて、ディープトレンチ１２２の側壁に沿って均一なライナー厚みを達成するために、ディープトレンチ誘電体エッチングプロセスが行なわれ得る。
【００１６】
図１Ｄを参照すると、ポリシリコン堆積プロセス１２５が、ディープトレンチ１２２を導電性材料で充填するために行われる。これにより、ディープトレンチ１２２においてＤＴ充填材構造１２６が形成される。ＤＴ充填材構造１２６は、ＤＴ酸化物ライナー１２４に接し得る。あるいは、ＤＴ充填材構造１２６は、ＤＴ酸化物ライナー１２４が存在しないディープトレンチ１２２の側壁に直接的に接し得る。ポリシリコン堆積プロセス１２５の間、ＤＴ充填材シーム１２７が、ＤＴ充填材構造１２６の垂直中央部に沿って形成され得る。ＤＴ充填材シーム１２７の寸法は、ディープトレンチ１２２のアスペクト比に依存し得る。
【００１７】
ＤＴ充填材構造１２６が形成された後、化学機械研磨プロセスが行われて、ディープトレンチ１２２の上の過剰なポリシリコン材料が除去される。この時点で、導電性ディープトレンチ１２９が形成される。次いで、残りの窒化物キャップ層１１４及びパッド酸化物層１１２を除去し、再堆積させて、ディープトレンチ形成シーケンスを完了させ、シャロートレンチ形成シーケンスに備える。
【００１８】
図１Ｅを参照すると、半導体基材１０２のシャロートレンチ（ＳＴ）領域１０６を露出させるために、フォトレジストマスク１３１が、窒化物キャップ層１１４の上に堆積され、パターン化される。概して、ＳＴ領域１０６は、完全にＳＴ領域１０６内に位置し得る、ＤＴ領域１０４よりも広いエリアを覆う。フォトレジストマスク１３１がパターン化された後、シャロートレンチエッチングプロセスが行われる。図１Ｆを参照すると、例えば、シャロートレンチエッチングプロセス１３２が、フォトレジストマスク１３１によって露出された窒化物キャップ層１１４及びパッド酸化物層１１２を除去するためのシリコンエッチングを含み得る。シリコンエッチングの間、ＤＴ充填材シーム１２７は、ＤＴ充填材シーム１２７の周りのエッチング速度を遅らせ得る窒化物キャップ層１１４及びパッド酸化物層１１２からの残存物を捕捉し得る。このより遅いエッチングは、ＤＴ充填材シーム１２７付近の一つ又は複数のポリシリコン錐体１２８の形成につながる可能性がある。
【００１９】
シャロートレンチエッチング１３２が完了すると、シャロートレンチ１３３が形成される。そして、シャロートレンチエッチング１３２の結果、ＤＴ構造１２９は、基板１０２の頂部表面と整合する第１の平面１０７から、シャロートレンチ１３３の底部表面と整合する第２の平面１０８まで後退する。シャロートレンチ１３３が形成された後、誘電体ライナーが、シャロートレンチ１３３の側壁上に堆積され、シャロートレンチ１３３の側壁と整合し得る。次いで、図１Ｇに示されるように、シャロートレンチ充填プロセス１３４を行って、シャロートレンチ１３３を誘電体層１３５で充填する。シャロートレンチ充填プロセス１３４は、熱酸化物成長プロセス又は酸化物堆積プロセスを含み得る。ポリシリコン錐体１２８のため、誘電体層１３５は、誘電体層１３５の頂部表面から突出する誘電体錐体１３６を生じ得る。
【００２０】
図１Ｇは単一の誘電体錐体１３６及び単一のポリシリコン錐体１２８のみを示すが、実際には上記のような処理工程のもとで製造される半導体デバイス（例えば、デバイス１００）は、小さなエリアにおいてより多くの誘電体錐体及びシリコン錐体を生じる可能性がある。誘電体錐体は、その後、化学機械研磨プロセスの間に除去され得る。それにもかかわらず、ポリシリコン錐体１２８は誘電体層１３５の下に残る。誘電体層１３５は大部分が透明であるので、ポリシリコン錐体１２８は、一つ又は複数の検査デバイスによって可視又は検出可能である。そのため、ポリシリコン錐体１２８は、半導体デバイスの構造的欠陥を検出するための一つ又は複数の検査プロセスを妨害する可能性がある。その結果、歩留まり関連の問題が、検査プロセスによって検出されないままとなり得る。これらの未検出の歩留まり関連の問題は最終的に、半導体デバイスの大量生産の歩留まりに影響を及ぼす。
【００２１】
錐体形成に関連する検査の問題を減らすか又は除去するために、本記載は、錐体形成を防止し得るシャロートレンチ構造及びディープトレンチ構造を重ねた半導体デバイスを製造する方法を導入する。本記載の一態様に従って、図２Ａは、錐体欠陥のない、シャロートレンチ及びその後に続くディープトレンチを製造するための例示の方法２００のフローチャートを示す。方法２００は、基板の第１の領域にシャロートレンチを形成する工程２１０で開始する。図１Ａ〜図１Ｇに描かれているようなプロセスとは異なり、方法２００は、シャロートレンチが、ディープトレンチの前に形成されるようにする。説明のため、図３Ａ〜図３Ｉは、方法２００を実装する製造プロセスの間の例示の半導体デバイス３００の部分的断面図を示す。
【００２２】
図３Ａを参照すると、例えば、半導体デバイス３００は、製造プロセスの初期段階にある。半導体デバイス３００はディスクリート構成要素デバイス（例えば、単一トランジスタデバイス）であり得、又は複数トランジスタデバイスを有する集積回路であり得る。工程２１０が行われる前に、パッド酸化物層１１２及び窒化物キャップ層１１４が、半導体基体１０２の頂部表面上に順次形成される。パッド酸化物層１１２及び窒化物キャップ層１１４を形成するためのプロセスパラメータは、図１Ａに関連して説明したものと基本的に同じである。
【００２３】
工程２１０の間、フォトレジストマスク１３１が堆積され、基板１０２のシャロートレンチ（ＳＴ）領域１０６（例えば、第１の領域）を露出させる開口を備えてパターン化される。フォトレジストマスク１３１がパターン化された後、シャロートレンチエッチングプロセスが行われる。図３Ｂを参照すると、例えば、シャロートレンチエッチングプロセス１３２が、フォトレジストマスク１３１によって露出される、窒化物キャップ層１１４とパッド酸化物層１１２とを除去するためのシリコンエッチングを含み得る。シャロートレンチエッチング１３２が完了すると、シャロートレンチ１３３が形成される。
【００２４】
次に、方法２００は工程２２０に進み、これは、シャロートレンチを充填し基板を覆う誘電体層を形成することを含む。本記載の一態様に従って、誘電体層は、シャロートレンチの上に位置し、シャロートレンチにわたって延在する、実質的に平坦な表面を有する。この実質的に平坦な表面は、有利にも、ディープトレンチをエッチングするためのフォトレジストマスクを、より正確に堆積及びパターン化することを可能にする。工程２２０はシャロートレンチ（例えば、シャロートレンチ１３３）を充填する単一の誘電体層を形成することによって行われ得るが、工程２２０の間に複数の誘電体層が形成され得る。
【００２５】
例えば、図２Ｂは、シャロートレンチを充填し基板を覆う、少なくとも２つの誘電体層を形成するための方法２２０Ａを示す。方法２２０Ａは、シャロートレンチを充填するシャロートレンチ酸化物層を形成することに関与する工程２２２で始まる。シャロートレンチ酸化物層は、シャロートレンチを充填する第１の酸化物層と考えられ得、シャロートレンチのエッチングされた表面上に熱的に成長され得る。図３Ｃに示されるように、例えば、第１の誘電体形成プロセス１３４Ａが行われて、第１の誘電体層１３５Ａが形成される。第１の誘電体形成プロセス１３４Ａは、熱酸化プロセス又は酸化物堆積プロセス（例えば、高密度プラズマ堆積）であり得る。第１の誘電体層１３５Ａは、第１の平面１０７と基板１０２の第２の平面１０８との間に位置するシャロートレンチ１３３全体を充填するので、シャロートレンチ酸化物層である。第１の平面１０７は基板１０２の頂部表面に沿って整合し、第２の平面１０８はシャロートレンチ１３３の底部表面に沿って整合する。
【００２６】
シャロートレンチ酸化物層を形成した後、方法２２０Ａは工程２２４に進み、これは、シャロートレンチ酸化物層を覆うハードマスク層を形成することに関与する。ハードマスク層は、第１の酸化物層を覆う第２の酸化物層と見なすことができる。一実装において、第２の酸化物層は、第１の酸化物層より低い酸化物密度を有し得る。低い酸化物密度で酸化物層を形成するコストは、より酸化物密度の高い酸化物層を形成するコストより安い。有利にも、方法２２０Ａによって提供される二段階アプローチは、方法２００における工程２２０によって規定されるように、シャロートレンチを充填して覆う誘電体層を形成するコストを減らすのに役立つ。
【００２７】
図３Ｄに示されるように、例えば、第２の誘電体形成プロセス１３４Ｂを行って、第２の誘電体層１３５Ｂを形成する。第２の誘電体形成プロセス１３４Ｂは、熱酸化プロセス又は酸化物堆積プロセス（例えば、ＴＥＯＳプラズマエンハンスト化学気相成長）であり得る。第２の誘電体層１３５Ｂは、後続のディープトレンチエッチングプロセスの間ハードマスクの機能を果たすので、ハードマスク層である。第２の誘電体層（又はハードマスク層）１３５Ｂは、実質的に平坦な表面１３６を有する。本記載の一態様に従って、第２の誘電体層（又はハードマスク層）１３５Ｂの表面は、シャロートレンチ１３３内のディープトレンチをエッチングするためにフォトレジストマスクの正確な配置及びパターン化を可能にするのに充分に平坦であるとき、実質的に平坦である。特に、実質的に平坦な表面１３６は、ディープトレンチアパーチャとして機能するのに充分に広い幅（Ｗ）にわたって、表面の高さ（Ｈ）によって規定されるアスペクト比を有し得る。
【００２８】
一実装において、例えば、第２の誘電体層（又はハードマスク層）１３５Ｂは、アスペクト比が０．４未満である、実質的に平坦な表面１３６を有する。別の実装において、例えば、第２の誘電体層（又はハードマスク層）１３５Ｂは、アスペクト比が０．２未満である、実質的に平坦な表面１３６を有する。なお別の実装において、例えば、第２の誘電体層（又はハードマスク層）１３５Ｂは、アスペクト比が０．１未満である、実質的に平坦な表面１３６を有する。実質的に平坦な表面１３６は、第１及び／又は第２の誘電体層１３５Ａ及び１３５Ｂを形成するための幾つかのプロセスパラメータを調節することによって達成され得る。例えば、実質的に平坦な表面１３６は、第２の誘電体層１３５Ｂが第１の誘電体層１３５Ａの厚みと等しいか又はそれより大きい厚みを有する場合に達成され得る。
【００２９】
再度図２Ａを参照すると、方法２００は、基板の第１の領域内の第２の領域にディープトレンチを形成することに関与する工程２３０に進む。図３Ｅに示されるように、例えば、基板１０２の第１の領域（例えば、１０６）内の第２の領域であり得る、ディープトレンチ領域１０４内のディープトレンチ１２２Ａを形成するために、ディープトレンチ（ＤＴ）エッチングプロセス１２１が行われる。ＤＴエッチングプロセス１２１は、複数のサブシーケンスを含み得る。一実装において、例えば、まず、パターン化されたフォトレジストマスク１１８によって露出された第２及び第１の誘電体層１３５Ｂ及び１３５Ａを除去するためにハードマスクエッチングが行われ得、次いで、ハードマスク層として機能する第２の誘電体層１３５Ｂによって露出される基板１０２を除去するためにシリコンエッチングが行われ得る。シリコンエッチングの間、フォトレジストマスク層１１８も除去され、ＤＴ領域１０４外のエリアがエッチングされるのを防止するために第２の誘電体層（又はハードマスク層）１３５Ｂが残される。
【００３０】
ＤＴエッチングプロセス１２１の結果、ディープトレンチ１２２Ａは、第２及び第１の誘電体層１３５Ｂ及び１３５Ａを貫通して延在している。ディープトレンチ１２２Ａは、シャロートレンチ１３３のトレンチ深さｄ１よりも大きいトレンチ深さｄ２を有し、一方、シャロートレンチ１３３は、ディープトレンチ１２２Ａのトレンチアパーチャ（例えば、ＤＴ領域１０４の幅より小さい）よりも幅広いトレンチアパーチャ（例えば、ＳＴ領域１０６の幅より小さい）を有する。
【００３１】
本記載の一態様に従って、ＤＴエッチングプロセス１２１は、シャロートレンチアイソレーションプロセスと統合される（例えば、工程２１０〜２２０；図３Ａ〜３Ｄ）。記載される統合は、プロセス観点から複数の利点を提供する。第一に、記載される統合は、シャロートレンチ構造内にディープトレンチ構造を製造するための処理工程の総数を減らす。例えば、パッド酸化物層１１２及びキャップ窒化物層１１４（例えば、図１Ｄ〜図１Ｅ参照）の再堆積がなくされ得る。これは、ＤＴエッチングプロセス１２１の間、シャロートレンチ誘電体層（例えば、１３５Ａ及び１３５Ｂ）がパッド酸化物及びキャップ窒化物層１１２及び１１４の機能を果たし得るからである。
【００３２】
第二に、シャロートレンチの後にディープトレンチを形成するシーケンスは、錐体形成の防止にも役立つ。後の図に示すように、これは、ディープトレンチ充填材構造１２６Ａが、もはやエッチングされず、その後、シャロートレンチ誘電体層（例えば、１３５Ａ及び１３５Ｂ）によって覆われて、エッチング汚染物質がＤＴ構造１２９ＡのＤＴ充填材シーム１２７Ａ内に捕捉及び蓄積される機会が減少するからである。
【００３３】
第三に、記載される統合プロセスは、シャロートレンチ誘電体層（例えば、１３５Ａ及び１３５Ｂ）の上のフォトレジストの厚み変動に起因するディープトレンチパターン歪みとして知られる現象を克服する。第２の誘電体層（又はハードマスク層）１３５Ｂの実質的に平坦な表面１３６の上にフォトレジストマスク１１８を形成することによって、ディープトレンチパターン寸法（例えば、ＤＴ領域１０６を露出させる開口）を臨界的に制御して、ディープトレンチエッチング深さの均一性が達成され得る。
【００３４】
ディープトレンチを形成した後、方法２００は工程２４０に進み、これは、シャロートレンチにおける誘電体層とディープトレンチの側壁とにインタフェースする誘電体ライナーを形成することに関与する。図３Ｆに示されるように、例えば、誘電体ライナー堆積プロセス１２３のもとで、誘電体層１３５Ａ及び１３５Ｂのエッチングされた側壁上に、及びディープトレンチ１２２Ａの側壁上に、ＤＴ酸化物ライナー１２４Ａが堆積される。一実装において、誘電体ライナー堆積１２３は、酸化物ターゲットの低圧化学気相成長を含み得る。
【００３５】
シャロートレンチ１３３の下に位置する図１Ｅ及び図１Ｆに示されるようなＤＴ酸化物ライナー１２４とは異なり、ＤＴ酸化物ライナー１２４Ａは、シャロートレンチ１３３内及びその上方で第１及び第２の誘電体層１３５Ａ及び１３５Ｂとインタフェースするために上方に延在する。誘電体ライナー堆積プロセス１２３Ａに続いて、ディープトレンチ１２２Ａの側壁に沿った均一なライナー厚みを達成するために、ディープトレンチ誘電体エッチングプロセスが行なわれ得る。
【００３６】
誘電体ライナーの形成後、方法２００は工程２５０に進み、これはシャロートレンチにおける誘電体層とディープトレンチの側壁とによって横方向に囲まれる充填材構造を形成することを含む。図３Ｇに示されるように、例えば、ディープトレンチ１２２Ａを導電性材料で充填するためにポリシリコン堆積プロセス１２５が行われる。その結果、ディープトレンチ１２２Ａにおいて、ＤＴ充填材構造１２６Ａが形成される。ＤＴ充填材構造１２６Ａは、ＤＴ酸化物ライナー１２４Ａに接し得、誘電体層１３４Ａ及び１３５Ｂによって横方向に囲まれ得る。ポリシリコン堆積プロセス１２５の間、ＤＴ充填材シーム１２７Ａが、ＤＴ充填材構造１２６Ａの垂直中央部に沿って形成され得る。ＤＴ充填材シーム１２７Ａの寸法は、ディープトレンチ１２２Ａのアスペクト比に依存し得る。図１Ｆ〜図１Ｇに示され説明されているようなＤＴ充填材シーム１２７とは異なり、ＤＴ充填材シーム１２７Ａは、さらなるエッチングを受けない。したがって、ＤＴ充填材シーム１２７Ａは、図１Ｇに示され説明されているように、後続の円錐形成に寄与する可能性は低い。
【００３７】
ＤＴ充填材構造１２６が形成された後、化学機械研磨プロセスが行われて、ディープトレンチ１２２の上の過剰なポリシリコン材料が除去される。図３Ｈを参照すると、例えば、化学機械研磨プロセス３１０を行って、残りの窒化物キャップ層１１４及びパッド酸化物層１１２が除去される。化学機械研磨プロセス３１０の後、半導体デバイス３００は、下方に及びシャロートレンチ構造１３７内に延在するディープトレンチ構造１２９Ａを含む。シャロートレンチ構造１３７は、基板１０２の頂部表面と整合する第１の平面１０７から延在するシャロートレンチ誘電体層１３５Ａを含む。シャロートレンチ構造１３７はさらに、第１の深さｄ１だけ基板１０２内に延在する。ディープトレンチ構造１２９Ａは、基板１０２の頂部表面に整合する第１の平面１０７から延在している。ディープトレンチ構造１２９は、シャロートレンチ誘電体層１３５Ａと、シャロートレンチ１３３の底部表面と整合する第２の平面１０８とを貫通している。ディープトレンチ構造１２９は、第１の深さｄ１よりも大きい第２の深さｄ２だけ基板１０２内にさらに延在する。
【００３８】
ディープトレンチ構造１２９ＡのＤＴ充填材構造１２６Ａは、上側部と下側部とを有するポリシリコンプレートを含む。上側部は第１の幅を有し、シャロートレンチ１３３内に位置する。下側部は第２の幅を有し、ディープトレンチ１２２Ａ内に位置する。一実装において、第１の幅は第２の幅よりも大きい。ＤＴ酸化物ライナー１２４Ａは、ポリシリコンプレートの上側部とシャロートレンチ誘電体層１３５Ａとの間をインタフェースする。また、ＤＴ酸化物ライナー１２４Ａは、ポリシリコンプレートの下側部と基板１０２との間もインタフェースする。一実装において、ＤＴ酸化物ライナー１２４Ａは、シャロートレンチ誘電体層１３５Ａよりも低い酸化物密度を有する。
【００３９】
製造プロセスのこの段階（例えば、図３Ｈを参照）において、半導体デバイス３００は、シャロートレンチ構造１３７と同様に、ディープトレンチ構造１２９の頂部表面の辺りに実質的に錐体がない。半導体デバイス３００はさらなる処理のために準備され得、それは、シャロートレンチ構造１３７と同様に、ディープトレンチ構造１２９の上方の一つ又は複数の誘電体層の形成を含み得る。図３Ｉを参照すると、例えば、誘電体堆積プロセス３２０を行って、ＤＴ頂部表面１２８Ａならびに基板１０２及びシャロートレンチ構造１３７の頂部表面を覆う誘電体層３２２が形成され得る。ＤＴ充填材構造１２６Ａがさらにエッチングされない事象において、後に誘電体層を堆積しても、その上に何らかの錐体形成が生じる可能性は低い。
【００４０】
本記載において、「〜するように構成される」という用語は、一つ又は複数の有形の非一時的構成要素の構造的及び機能的特性を記述する。例えば、「〜するように構成される」という用語は、或る種の機能を行なうために設計又は専用とされる特定の構成を有すると理解され得る。この理解の範囲内で、或るデバイスがそのある種の機能を行なうために使用可能にされ、アクティブにされ、又は電力供給され得る有形の非一時的構成要素を含む場合、そのようなデバイスはそのある種の機能を行なう「ように構成される」。「〜するように構成される」という用語は構成可能であることを包含し得るが、記述されたデバイスが、任意の所与の時点で構成可能であることは要求しない。
【００４１】
特に、上述の構成要素（例えば、要素、リソースなど）によって行われる種々の機能に関して、そのような構成要素を記述するために用いられる用語は、特に指示がない限り、記述された構造と構造的に同等ではないにもかかわらず、記述された構成要素の特定された機能（例えば、機能的に同等である）を行なう任意の構成要素に対応する。また、本記載の特定の特徴を、いくつかの実装のうちの１つだけに関して説明したが、そのような特徴は、任意の所与の又は特定の応用例に望ましくかつ好都合であり得るように、他の実装の一つ又は複数の他の特徴と組み合わせることができる。
【００４２】
本記載において、集積回路及び／又は半導体デバイスの特徴に適用される「約」、「ほぼ」、「実質的に」、「近傍」、「近似内」、「するのに充分」、「最大」、及び「最小」などの相対性に関する用語は、集積回路及び／又は半導体デバイスを製造するための特定のプロセスの製造公差に関して理解され得る。また、これらの相対性の用語は、集積回路及び／又は半導体デバイスによって一つ又は複数の機能を行なうための枠組み内で理解され得る。
【００４３】
より具体的には、例えば、「実質的に同じ」、「実質的に等しい」、及び「ほぼ同じ」という用語は、２つの対象間の定量的な関係を表す。この定量的な関係は、設計によって２つの対象が等しいことを好むかもしれないが、製造プロセスによって変動の或る量が導入され得ることを理解している。一態様において、第１の抵抗器が、第１及び第２の抵抗器が同一の抵抗を有することを目的とした第２の抵抗器の第２の抵抗に実質的に等しい第１の抵抗を有し得るが、それでも、製造プロセスは第１の抵抗と第２の抵抗との間に僅かな変動を導入する。そのため、第１の抵抗は、製造された第１及び第２の抵抗器が抵抗の僅かな差を示す場合であっても、第２の抵抗と実質的に等しくされ得る。この僅かな差は、設計ターゲットの５％以内であり得る。別の態様において、第１の抵抗器が、プロセス変動が先験的に知られている第２の抵抗器の第２の抵抗に実質的に等しい第１の抵抗を有し得、その結果、第１の抵抗及び第２の抵抗は、既知のプロセス変動を考慮するために僅かに異なる値で予め設定し得る。そのため、第１の抵抗は、第１及び第２の抵抗の設計値が既知のプロセス変動を考慮するために僅かな差を含むように予め設定されている場合であっても、第２の抵抗に実質的に等しくされ得る。この僅かな差は、設計ターゲットの５％以内であり得る。
【００４４】
個別の実施例の文脈で本明細書に記載される幾つかの特徴を、単一の実施例において組み合わせて実装することもできる。逆に、単一の実施例の文脈で説明される様々な特徴が、複数の実施例で個別に、又は任意の適切なサブコンビネーションで実装され得る。また、特徴は或る組み合わせで作用するものとして上記に記載され得るが、特許請求される組み合わせからの一つ又は複数の特徴が、いくつかの場合においてこういった組み合わせから省かれてもよく、特許請求される組み合わせが、サブコンビネーション又はサブコンビネーションの変形に向けられ得る。
【００４５】
同様に、オペレーションが特定の順で図に示されているが、これは、所望の結果を達成するために、そのようなオペレーションが、示された特定の順で又は連続的な順で行われること、又は、示されたすべてのオペレーションが行われることを必要としない。幾つかの状況において、マルチタスキング及び並列処理が好都合であり得る。また、上述の実施例における様々なシステム構成要素の分離は、すべての実施例におけるそのような分離を必要とはしない。
【００４６】
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図１Ｅ】
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【図１Ｆ】
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【図１Ｇ】
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【図２Ａ】
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【図２Ｂ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図３Ｆ】
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【図３Ｇ】
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【図３Ｈ】
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【図３Ｉ】
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【国際調査報告】
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