(57)【要約】  本出願は、半導体デバイスおよび製造方法を開示する。デバイスは、溝ゲート構造と、縦型フィールドプレートおよび縦型ＰＮ接合を使用するダブル縦型ＲＥＳＵＲＦ技術とを使用し、セルのドリフト領域サイズが縮小され、ドリフト領域濃度が増加し、ドリフト領域抵抗が低減され、セルサイズが縮小されるように、溝の底にチャネルが設けられている。デバイスは、従来のスピットトレンチゲートＭＯＳプロセスまたはモノリシック集積ＢＣＤプロセス技術に基づいて実現され得る。製造プロセスが単純であり、製造コストが安い。このように、本出願では、低オン抵抗および高信頼性を有する双方向耐電圧ＭＯＳ型スイッチデバイスを実現するために、従来の低コスト製造技術が使用される。加えて、本出願は、端末装置をさらに開示する。
2021518992.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の片側に配置されたエピタキシャル層と、
前記エピタキシャル層に配置された溝であって、
ゲート電極が前記溝内に設けられ、前記溝の内壁と前記ゲート電極の外壁との間には酸化層がある、溝と、
前記溝の両側に配置されたドリフト領域と、
前記溝の前記両側の前記ドリフト領域内にそれぞれ配置された第１ドレイン電極および第２ドレイン電極と、
チャネルであって、前記溝の底壁と前記基板との間に配置され、前記溝の溝底に近い、チャネルと
を含み、
前記基板、前記エピタキシャル層、および前記チャネルのドーピング型は第１の型であり、前記ドリフト領域、前記第１ドレイン電極、および前記第２ドレイン電極のドーピング型は第２の型であり、
前記第１の型および前記第２の型のうち、一方はＰ型であって他方はＮ型である、
半導体デバイス。
【請求項２】
前記溝の内側壁と前記ゲート電極の外側壁との間に第１酸化層があり、前記溝の前記溝底と前記ゲート電極の底との間に第２酸化層があり、前記ゲート電極の前記底は前記溝の前記溝底に面しており、前記第２酸化層はゲート酸化層であり、
前記第１酸化層はフィールド酸化層またはゲート酸化層であるか、または前記第１酸化層はフィールド酸化層およびゲート酸化層の両方を含む
請求項１に記載のデバイス。
【請求項３】
前記溝の深さ方向に沿って、前記溝は、主要部分と、前記主要部分から延在して前記基板に向かって突出する突出部分とを含む、請求項１または２に記載のデバイス。
【請求項４】
前記溝内に１つのゲート電極が設けられ、前記ゲート電極は、前記突出部分に配置された第１部分と、前記主要部分に配置された第２部分とを含み、前記第１部分の外側壁と前記突出部分の内側壁との間の前記第１酸化層は前記ゲート酸化層であり、前記第２部分の外側壁と前記主要部分の内側壁との間の前記第１酸化層は前記フィールド酸化層である、請求項３に記載のデバイス。
【請求項５】
前記第１部分の幅は前記第２部分の幅よりも大きい、請求項４に記載のデバイス。
【請求項６】
互いに電気的に接続された２つのゲート電極が前記溝内に設けられており、１つのゲート電極は上部ゲート電極であって他のゲート電極は下部ゲート電極であり、前記上部ゲート電極は前記主要部分に配置され、前記下部ゲート電極は前記突出部分に配置されており、前記下部ゲート電極の外側壁と前記突出部分の内側壁との間の前記第１酸化層は前記ゲート酸化層であり、前記上部ゲート電極の外側壁と前記主要部分の内側壁との間の前記第１酸化層は前記フィールド酸化層である、請求項３に記載のデバイス。
【請求項７】
前記溝内に、前記溝の幅方向に沿って前記上部ゲート電極と前記下部ゲート電極との間のエリアを延長することによって得られる対応エリアは保持エリアであり、前記保持エリア内に絶縁層があり、前記溝の前記幅方向は前記溝の前記深さ方向に対して垂直である、請求項６に記載のデバイス。
【請求項８】
複数のゲート電極が前記溝内に設けられており、前記複数のゲート電極は電気的に接続されており、前記複数のゲート電極は前記溝の深さ方向に沿って配置されており、前記溝の前記溝底と、前記複数のゲート電極のうち前記溝の前記溝底に最も近いゲート電極の底との間には前記第２酸化層があり、前記溝の前記内側壁と前記複数のゲート電極のうち前記溝の前記溝底に最も近い前記ゲート電極の外側壁との間の前記第１酸化層は前記ゲート酸化層であり、他のゲート電極の各々の外側壁と前記溝の前記内側壁との間の前記第１酸化層は前記フィールド酸化層である、請求項１から３のいずれか一項に記載のデバイス。
【請求項９】
前記溝の前記溝底から前記溝の溝開口部への方向に沿って、前記複数のゲート電極の幅は降順であり、前記幅の方向は、前記溝の前記深さ方向に対して垂直である、請求項８に記載のデバイス。
【請求項１０】
前記溝内では、前記溝の幅方向に沿って２つのゲート電極間のエリアを延長することによって得られる対応エリア内に絶縁層があり、前記溝の前記幅方向は、前記溝の前記深さ方向に対して垂直である、請求項８または９に記載のデバイス。
【請求項１１】
前記デバイスはボディ電極をさらに含み、前記ボディ電極は、前記エピタキシャル層に配置され、前記エピタキシャル層の外面に近く、少なくとも１つのセルは、前記ボディ電極によって囲まれたエリアに配置されている、請求項１から１０のいずれか一項に記載のデバイス。
【請求項１２】
前記デバイスは、ボディ電極と、前記溝内に配置された分離した島形状のウェル領域とをさらに含み、前記ボディ電極は、前記ウェル領域内に配置され、前記ウェル領域の外面に近く、前記ウェル領域のドーピング型は前記第１の型である、請求項１から１０のいずれか一項に記載のデバイス。
【請求項１３】
前記ゲート電極、前記第１ドレイン電極、および前記第２ドレイン電極の電極はすべて、前記デバイスの外面に引き出されている、請求項１から１２のいずれか一項に記載のデバイス。
【請求項１４】
前記第１ドレイン電極および前記第２ドレイン電極は、前記溝の前記両側に対称的に分布される、請求項１から１３のいずれか一項に記載のデバイス。
【請求項１５】
半導体デバイスおよびコントローラを含む端末装置であって、前記半導体デバイスは、請求項１から１４のいずれか一項に記載の半導体デバイスであり、前記コントローラは、前記半導体デバイスのオンおよび／またはオフを制御するように構成されている、端末装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２０１８年６月２８日に中国国家知的財産局に出願され、「パワー半導体デバイスおよび製造方法」と題された中国特許第２０１８１０６８９３１２．６号明細書の優先権を主張し、その全体は参照により本明細書に組み込まれる。
【０００２】
本出願は、半導体デバイスおよび半導体プロセス技術の分野に関し、具体的には、パワー半導体デバイスおよび製造方法に関する。
【背景技術】
【０００３】
パワー半導体デバイスは、主にパワー金属酸化物半導体電界効果トランジスタ（パワーＭＯＳＦＥＴ、通常は略してＭＯＳ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、またはパワー集積回路（ｐｏｗｅｒ  ＩＣ、通常は略してＰＩＣ）である。これらのデバイスまたは集積回路は、非常に高い周波数で動作できる。高周波で動作するとき、回路はあまり電力を消費せず、必要とする材料も少ないため、デバイスのサイズおよび重量を大幅に削減できる。特に、高集積レベルのパワーシステムオンチップ（ｐｏｗｅｒ  ｓｙｓｔｅｍ  ｏｎ  ａ  ｃｈｉｐ、略してＰＳＯＣ）は、シリコンチップが負荷要件に基づいて出力を正確に調整する機能を有し、過熱、過電圧、および過電流に基づく自己保護の機能を有するように、センサデバイスおよび回路、信号処理回路、インターフェース回路、パワーデバイス、回路などをシリコンチップ上に集積することができる。
【０００４】
パワー半導体デバイスの技術分野は常に、パワー半導体デバイスの単位面積あたりのオン抵抗を低減し、チップ面積を低減し、特定の耐電圧が満たされながらデバイスの電力損失を低減することを目指している。
【発明の概要】
【０００５】
この点を考慮して、本出願は、半導体デバイスの単位面積あたりのオン抵抗を低減し、チップ面積を低減し、デバイスの電力損失を低減するように、半導体デバイスおよび半導体デバイスの製造方法を提供する。
【０００６】
任意選択的に、半導体デバイスはパワー半導体デバイスである。なお、半導体デバイスの具体的な製品形態は、パワー半導体デバイスとは異なる別の形態であってもよいことが知られている。これは本明細書において限定されない。
【０００７】
上記の目的を達成するために、本出願は、以下の技術的解決策を使用する。
【０００８】
本出願の第１の態様によれば、パワー半導体デバイスであって、
基板と、
基板の片側に配置されたエピタキシャル層と、
エピタキシャル層に配置された溝であって、ゲート電極が溝内に設けられ、溝の内壁とゲート電極の外壁との間には酸化層がある、溝と、
溝の両側に配置されたドリフト領域と、
溝の両側のドリフト領域内にそれぞれ配置された第１ドレイン電極および第２ドレイン電極と、
チャネルであって、溝の底壁と基板との間に配置され、溝の溝底に近い、チャネルと
を含み、
基板、エピタキシャル層、およびチャネルのドーピング型は第１の型であり、ドリフト領域、第１ドレイン電極、および第２ドレイン電極のドーピング型は第２の型であり、
第１の型および第２の型のうち、一方はＰ型であって他方はＮ型である、
パワー半導体デバイスが提供される。
【０００９】
任意選択的に、半導体デバイスは、並列に接続された複数のセルを含む。各セルの構造については、上記の限定を参照されたい。言い換えると、セルは、基板と、エピタキシャル層と、溝と、チャネルと、エピタキシャル層に配置されたドリフト領域とを含み、ドリフト領域内に配置された第１ドレイン電極および第２ドレイン電極をさらに含むことができる。言い換えると、上記の実施形態は、半導体デバイスに配置された１つのセルの構造を定義している。
【００１０】
本出願の第１の態様で提供されるパワー半導体デバイスは、横型ＭＯＳ型デバイスであり、パワー半導体デバイスは、ソース電極のないＭＯＳ構造のものである。ソース電極のエリアの除去は、セルサイズを縮小するのに役立ち、セルサイズの縮小は、パワー半導体デバイスの単位面積あたりのオン抵抗を低減するのに役立つ。
【００１１】
加えて、パワー半導体デバイスは単一チャネル構造のものであり、単一チャネルを設けることで、セルのチャネル抵抗およびオン抵抗を低減するのに役立つ。
【００１２】
加えて、パワー半導体デバイスでは、内部縦型フィールドプレート（縦型フィールド酸化層）を形成するために、エピタキシャル層（デバイスボディ）の内部にフィールド酸化層が設けられる。パワー半導体デバイスのドリフト領域およびエピタキシャル層は、内部縦型ＰＮ接合（内部縦型ダイオード）を形成する。したがって、本出願では、内部縦型フィールドプレートおよび内部縦型Ｐ−Ｎ接合を使用するダブルＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ、表面電界緩和）技術が使用され、チップ面積を大幅に低減する。
【００１３】
加えて、従来のＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、横方向拡散金属酸化物半導体）技術と比較すると、デバイスが表面に強力な電界を持たず、表面フィールドプレート技術を必要としないように、デバイスの内部縦型ダイオードが形成される。これは、ドリフト領域の横方向サイズを低減し、セルサイズをさらに低減するのに役立つ。加えて、デバイスは、電荷平衡メカニズムが使用される縦方向ゲート電極フィールド酸化層を使用する。これは、ドリフト領域の濃度を増加させるのに役立ち、これにより、ドリフト領域の抵抗を低減し、セルのオン抵抗をさらに低減する。
【００１４】
結論として、本出願の第１の態様で提供されるパワー半導体デバイスは、パワー半導体デバイスの単位面積あたりのオン抵抗を低減し、チップ面積を低減し、デバイスの電力損失を低減することができる。
【００１５】
任意選択的に、溝の内側壁とゲート電極の外側壁との間に第１酸化層があり、溝の溝底とゲート電極の底との間に第２酸化層がある。ゲート電極の底が溝の溝底に面していることは、説明されるべきである。具体的には、第１酸化層は、フィールド酸化層、ゲート酸化層であるか、またはフィールド酸化層およびゲート酸化層の両方を含む。さらに、第２酸化層はゲート酸化層である。
【００１６】
本出願の第１の態様を参照すると、第１の可能な実装では、エピタキシャル層の厚さ方向に沿って（または溝の深さ方向に沿って）、溝は、主要部分と、主要部分から延在して基板に向かって突出する突出部分とを含む。
【００１７】
上記の第１の可能な実装に基づき、セルのオン抵抗は、耐電圧ブロッキングが保証される前提に基づいて低減され得る。
【００１８】
本出願の第１の態様の第１の可能な実装を参照すると、第２の可能な実装では、フィールド酸化層は、主要部分の側壁に配置された第１フィールド酸化層と、突出部分の側壁に配置された第２フィールド酸化層とを含む。第１フィールド酸化層の厚さは、第２フィールド酸化層の厚さよりも大きい。
【００１９】
上記の第２の可能な実装に基づき、セルのオン抵抗は、耐電圧ブロッキングが保証される前提に基づいて低減され得る。
【００２０】
本出願の第１の態様の第２の可能な実装を参照すると、第３の可能な実装では、第１フィールド酸化層の厚さは、３５０Åから１０００Åの間である。
【００２１】
上記の第３の可能な実装に基づき、デバイスの耐電圧性能が保証され得る。
【００２２】
本出願の第１の態様の第１から第３の可能な実装のいずれか１つを参照すると、第４の可能な実装では、エピタキシャル層の厚さ方向に沿って、ゲート電極は、第１部分と、第１部分から溝の底壁まで延在する第２部分とを含み、第１部分の幅は第２部分の幅よりも大きい。
【００２３】
上記の第４の可能な実装に基づき、半導体デバイスの性能が改善され得る。
【００２４】
本出願の第１の態様または上記の可能な実装のいずれか１つを参照すると、第５の可能な実装では、デバイスはボディ電極をさらに含み、ボディ電極は、エピタキシャル層に配置され、エピタキシャル層の外面に近く、少なくとも１つのセルは、ボディ電極によって囲まれたエリアに配置されている。
【００２５】
上記の第５の可能な実装に基づき、パワー半導体デバイスのセル密度が増加され、これにより、パワー半導体デバイスの出力を増加させることができる。
【００２６】
本出願の第１の態様または第１から第４の可能な実装を参照すると、第６の可能な実装では、デバイスは、ボディ電極と、溝内に配置された分離した島形状のウェル領域とをさらに含み、ボディ電極は、ウェル領域内に配置され、ウェル領域の外面に近く、ウェル領域のドーピング型は第１の型である。
【００２７】
本出願の第１の態様または上記の可能な実装のいずれか１つを参照すると、第７の可能な実装では、ゲート電極、第１ドレイン電極、および第２ドレイン電極の電極はすべて、デバイスの外面に引き出されている。
【００２８】
上記の第７の可能な実装に基づき、半導体デバイスの小型化が促進され得る。
【００２９】
本出願の第１の態様または上記の可能な実装のいずれか１つを参照すると、第８の可能な実装では、第１ドレイン電極および第２ドレイン電極は、溝の両側に対称的に分布している。
【００３０】
上記の第８の可能な実装に基づき、半導体デバイスの双方向耐電圧性能が改善され得る。
【００３１】
本出願の第１の態様の第６の可能な実装を参照すると、第９の可能な実装では、ウェル領域の側壁にフィールド酸化層がある。
【００３２】
上記の第９の可能な実装に基づき、半導体デバイスの耐電圧性能が改善され得る。
【００３３】
本出願の第１の態様または上記の可能な実装のいずれか１つを参照すると、第１０の可能な実装では、ゲート電極は多結晶シリコンゲート電極である。
【００３４】
上記の第８の可能な実装に基づき、半導体デバイスの性能が改善され、製造コストが削減され得る。
【００３５】
本出願の第２の態様によれば、端末装置が提供される。端末装置は、パワー半導体デバイスおよびコントローラを含み、パワー半導体デバイスは上記の可能な実装のいずれか１つによるパワー半導体デバイスであり、コントローラは、パワー半導体デバイスのオンおよび／またはオフを制御するように構成されている。
【００３６】
本出願の第２の態様で提供される端末装置は、上記のパワー半導体デバイスで説明された対応する効果を有する。
【００３７】
本出願の第３の態様によれば、パワー半導体デバイスの製造方法であって、
基板の片側にエピタキシャル層を形成するステップと、
エピタキシャル層に溝を形成するステップであって、ゲート電極が溝内に設けられ、溝の側壁はフィールド酸化層で覆われ、溝の底壁の特定のエリアはゲート酸化層で覆われ、特定のエリアは、溝の底壁のゲート電極の底の前方突起で覆われたエリアである、ステップと、
溝の両側にドリフト領域を形成し、溝の両側のドリフト領域内に第１ドレイン電極および第２ドレイン電極をそれぞれ形成する、ステップと、
溝の底壁と基板との間にあり、溝の底壁のエリアに近いチャネルを形成するステップと
を含み、
基板、エピタキシャル層、およびチャネルのドーピング型は第１の型であり、ドリフト領域、第１ドレイン電極、および第２ドレイン電極のドーピング型は第２の型であり、
第１の型および第２の型のうち、一方はＰ型であって他方はＮ型である、
製造方法が提供される。
【００３８】
上記の第３の態様で提供される製造方法に基づき、製造方法は、従来の分割トレンチゲートＭＯＳプロセスまたはモノリシック集積ＢＣＤプロセス技術に基づいて実現され得る。製造プロセスが単純であり、製造コストが安い。
【００３９】
本出願の第３の態様を参照すると、第１の可能な実装では、エピタキシャル層に溝を形成するステップは、
エピタキシャル層に第１ウェル領域を形成するステップであって、第１ウェル領域のドーピング型は第２の型である、ステップと、
溝の主要部分を形成するために第１ウェル領域をエッチングするステップと、
溝の突出部分を形成するために主要部分の底から基板に向かってエッチングするステップであって、主要部分および突出部分が溝を形成する、ステップと
を具体的に含み、
相応に、溝の両側にドリフト領域を形成するステップは、
主要部分および突出部分の外側に配置された第１ウェル領域をドリフト領域として使用するステップ
を具体的に含む。
【００４０】
上記の第１の可能な実装に基づき、製造プロセスが簡略化され、製造コストが削減され得る。
【００４１】
本出願の第３の態様の第１の可能な実装を参照すると、第２の可能な実装では、溝の底壁と基板との間にあり、溝の底壁のエリアに近いチャネルを形成するステップは、
突出部分の底壁と基板との間にあり、溝の突出部分の底壁のエリアに近いチャネルを形成するために、突出部分の底壁にドーピングイオンを注入するステップであって、ドーピングイオンの導電型は第１の型である、ステップ
を具体的に含む。
【００４２】
上記の第２の可能な実装に基づき、製造プロセスが簡略化され、製造コストが削減され得る。
【００４３】
本出願の第３の態様の第１の可能な実装を参照すると、第３の可能な実装では、溝の主要部分を形成するために第１ウェル領域をエッチングするステップの後、溝の突出部分を形成するために主要部分の底から基板に向かってエッチングするステップの前に、方法は、
主要部分の側壁に第１フィールド酸化層を形成するステップ
をさらに含み、
溝の突出部分を形成するために主要部分の底から基板に向かってエッチングするステップは、具体的には、
溝の突出部分を形成するために、その側壁が第１フィールド酸化層で覆われた主要部分の底から基板に向かってエッチングするステップ
である。
【００４４】
上記の第３の可能な実装に基づき、製造プロセスが簡略化され、製造コストが削減され得る。
【００４５】
本出願の第３の態様の第３の可能な実装を参照すると、溝の突出部分を形成するために、第４の可能な実装では、その側壁が第１フィールド酸化層で覆われた主要部分の底から基板に向かってエッチングするステップの後に、方法は、
突出部分の側壁に第２フィールド酸化層を形成し、突出部分の底壁にゲート酸化層を形成する、ステップ
をさらに含む。
【００４６】
上記の第４の可能な実装に基づき、製造プロセスが簡略化され、製造コストが削減され得る。
【００４７】
本出願の第３の態様の第３の可能な実装を参照すると、第５の可能な実装では、主要部分の側壁に第１フィールド酸化層を形成するステップは、
主要部分に二酸化ケイ素を充填するステップと、
溝の主要部分の側壁に第１フィールド酸化層を形成するために、主要部分の中央エリアで二酸化ケイ素をエッチングするステップと
を具体的に含む。
【００４８】
上記の第５の可能な実装に基づき、製造プロセスが簡略化され、製造コストが削減され得る。
【００４９】
本出願の第３の態様または上記の可能な実装のいずれか１つを参照すると、第６の可能な実装では、方法は、
エピタキシャル層で、エピタキシャル層に近い外面に、ボディ電極を形成するステップをさらに含み、少なくとも１つのセルは、ボディ電極によって囲まれたエリアに配置されている。
【００５０】
上記の第６の可能な実装に基づき、製造プロセスが簡略化され、製造コストが削減され得る。
【００５１】
本出願の第３の態様を参照すると、第７の可能な実装では、エピタキシャル層に溝を形成するステップは、
エピタキシャル層の第１領域および第２領域にそれぞれ第２ウェル領域および第３ウェル領域を形成するステップであって、エピタキシャル層の第２エリアはエピタキシャル層の第１エリアの両側に配置されており、第２ウェル領域は、第１部分と、第１部分から第２ウェル領域の底まで延在する第２部分とを含み、第２ウェル領域は、第１領域と、第１領域を包囲する第２領域とを含み、第２ウェル領域のドーピング型は第１の型であり、第３ウェル領域のドーピング型は第２の型である、ステップと、
溝を形成するために、第２ウェル領域の第２領域の第１部分と、第１部分の横マージンの第３ウェル領域の事前設定範囲をエッチングするステップと
を具体的に含み、
相応に、溝の両側にドリフト領域を形成するステップは、
溝の外側に配置された第３ウェル領域をドリフト領域として使用するステップ
を具体的に含み、
溝の底壁と基板との間にあり、溝の底壁のエリアに近いチャネルを形成するステップは、
第２ウェル領域の第２部分をチャネルとして形成するステップ
を具体的に含む。
【００５２】
上記の第７の可能な実装に基づき、製造プロセスが簡略化され、製造コストが削減され得る。
【００５３】
本出願の第３の態様の第７の可能な実装を参照すると、第８の可能な実装では、エピタキシャル層に溝を形成するステップの後に、方法は、
溝の側壁にフィールド酸化層を形成するステップ
をさらに含む。
【００５４】
上記の第８の可能な実装に基づき、製造プロセスが簡略化され、製造コストが削減され得る。
【００５５】
本出願の第３の態様の第８の可能な実装を参照すると、第９の可能な実装では、溝の側壁にフィールド酸化層を形成するステップの後に、方法は、
溝の底壁の特定のエリアにゲート酸化層を形成するステップであって、溝の底壁の特定のエリアは、溝の底壁の形成されるゲート電極の底壁の前方突起で覆われたエリアである、ステップ
をさらに含む。
【００５６】
上記の第９の可能な実装に基づき、製造プロセスが簡略化され、製造コストが削減され得る。
【００５７】
本出願の第３の態様の第９の可能な実装を参照すると、第１０の可能な実装では、溝の底壁の特定のエリアにゲート酸化層を形成するステップの後に、方法は、
ゲート電極を形成するために、溝にゲート電極材料を充填するステップ
をさらに含む。
【００５８】
上記の第１０の可能な実装に基づき、製造プロセスが簡略化され、製造コストが削減され得る。
【００５９】
本出願の第３の態様の第７の可能な実装を参照すると、第１１の可能な実装では、溝を形成するために、第２ウェル領域の第２領域の第１部分と、第１部分の横マージンの第３ウェル領域の事前設定範囲をエッチングするステップは、
溝の主要部分を形成するために、第２ウェル領域の第２領域の第１部分の第１小部分と、第１小部分の横マージンの第３ウェル領域の事前設定範囲とをエッチングするステップであって、第２ウェル領域の第１部分は、第１小部分と、第１小部分から第２ウェル領域の底まで延在する第２小部分とを含む、ステップと、
溝の突出部分を形成するために、主要部分の底から基板に向かって、第２ウェル領域の第２領域の第１部分の第２小部分をエッチングするステップであって、主要部分および突出部分が溝を形成する、ステップと
を具体的に含み、
相応に、溝の外側に配置された第３ウェル領域をドリフト領域として使用するステップは、具体的には、
主要部分および突出部分の外側に配置された第３ウェル領域をドリフト領域として使用するステップ
である。
【００６０】
上記の第１１の可能な実装に基づき、製造プロセスが簡略化され、製造コストが削減され得る。
【００６１】
本出願の第３の態様の第１１の可能な実装を参照すると、第１２の可能な実装では、溝の主要部分を形成するステップの後、溝の突出部分を形成するステップの前に、方法は、
主要部分の側壁に第１フィールド酸化層を形成するステップ
をさらに含み、
溝の突出部分を形成するために、主要部分の底から基板に向かって、第２ウェル領域の第２領域の第１部分の第２小部分をエッチングするステップは、
溝の突出部分を形成するために、その側壁が第１フィールド酸化層で覆われた主要部分の底から基板に向かって、第２ウェル領域の第２領域の第１部分の第２小部分をエッチングするステップ
を具体的に含む。
【００６２】
上記の第１２の可能な実装に基づき、製造プロセスが簡略化され、製造コストが削減され得る。
【００６３】
本出願の第３の態様の第１２の可能な実装を参照すると、第１３の可能な実装では、溝の突出部分を形成するステップの後に、方法は、
突出部分の側壁に第２フィールド酸化層を形成し、溝の底壁の特定のエリアにゲート酸化層を形成するステップであって、特定のエリアは、溝の底壁のゲート電極の底の前方突起で覆われたエリアである、ステップ
をさらに含む。
【００６４】
上記の第１３の可能な実装に基づき、製造プロセスが簡略化され、製造コストが削減され得る。
【００６５】
本出願の第３の態様の第１２の可能な実装を参照すると、第１４の可能な実装では、主要部分の側壁に第１フィールド酸化層を形成するステップは、
主要部分に二酸化ケイ素を充填するステップと、
溝の主要部分の側壁に第１フィールド酸化層を形成するために、主要部分の中央エリアで二酸化ケイ素をエッチングするステップと
を具体的に含む。
【００６６】
上記の第１４の可能な実装に基づき、製造プロセスが簡略化され、製造コストが削減され得る。
【００６７】
本出願の第３の態様の第１１の可能な実装から第１４の可能な実装のいずれか１つを参照すると、第１５の可能な実装では、方法は、
第２ウェル領域の第１エリア内にボディ電極を形成するステップであって、ボディ電極は、第２ウェル領域の外面に近い、ステップ
をさらに含む。
【００６８】
上記の第１０の可能な実装に基づき、製造プロセスが簡略化され、製造コストが削減され、セルの電流平衡が改善され得る。
【００６９】
従来技術と比較すると、本出願は、以下の有益な効果を有する。
【００７０】
上記の技術的解決策から、本出願で提供されるパワー半導体デバイスは横型ＭＯＳ型デバイスであり、パワー半導体デバイスはソース電極のないＭＯＳ構造のものであることがわかる。ソース電極のエリアの除去は、セルサイズを縮小するのに役立ち、セルサイズの縮小は、パワー半導体デバイスの単位面積あたりのオン抵抗を低減するのに役立つ。
【００７１】
加えて、パワー半導体デバイスは単一チャネル構造のものであり、単一チャネルを設けることで、セルのチャネル抵抗およびオン抵抗を低減するのに役立つ。
【００７２】
加えて、パワー半導体デバイスでは、内部縦型フィールドプレート（縦型フィールド酸化層）を形成するために、エピタキシャル層（デバイスボディ）の内部にフィールド酸化層が設けられる。パワー半導体デバイスのドリフト領域およびエピタキシャル層は、内部縦型ＰＮ接合（内部縦型ダイオード）を形成する。したがって、本出願では、内部縦型フィールドプレートおよび内部縦型Ｐ−Ｎ接合を使用するダブルＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ、表面電界緩和）技術が使用され、チップ面積を大幅に低減する。
【００７３】
加えて、従来のＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、横方向拡散金属酸化物半導体）技術と比較すると、デバイスが表面に強力な電界を持たず、表面フィールドプレート技術を必要としないように、デバイスの内部縦型ダイオードが形成される。これは、ドリフト領域の横方向サイズを低減し、セルサイズをさらに低減するのに役立つ。加えて、デバイスは、電荷平衡メカニズムが使用される縦方向ゲート電極フィールド酸化層を使用する。これは、ドリフト領域の濃度を増加させるのに役立ち、これにより、ドリフト領域の抵抗を低減し、セルのオン抵抗をさらに低減する。
【００７４】
結論として、本出願で提供されるパワー半導体デバイスは、パワー半導体デバイスの単位面積あたりのオン抵抗を低減し、チップ面積を低減し、デバイスの電力損失を低減することができる。
【図面の簡単な説明】
【００７５】
【図１】本技術分野で一般的に使用されているパワー半導体デバイスの概略断面構造図である。
【図２】業界で一般的に使用されているパワー半導体デバイスのデバイス記号の概略図である。
【図３Ａ】従来技術のパワー半導体デバイスの断面構造の概略図である。
【図３Ｂ】従来技術のパワー半導体デバイスのデバイス記号の概略図である。
【図４】本出願の実施形態１によるパワー半導体デバイスの上面図である。
【図５】本出願の実施形態１によるパワー半導体デバイスの概略断面構造図である。
【図６】本出願の実施形態１によるパワー半導体デバイスのセルのデバイス記号の概略図である。
【図７】本出願の実施形態１によるデバイス製品の概略正面図である。
【図８】本出願の一実施形態による、ウエハレベルチップパッケージングを実行することによって形成された最終デバイス製品の概略三次元図である。
【図９】本出願の実施形態１によるシミュレーション実験で使用されたデバイスセルの構造パラメータの概略図である。
【図１０Ａ】本出願の実施形態１によるパワー半導体デバイスの破壊電圧のシミュレーション曲線図であって、順方向破壊電圧のシミュレーション曲線図である。
【図１０Ｂ】本出願の実施形態１によるパワー半導体デバイスの破壊電圧のシミュレーション曲線図であって、逆方向破壊電圧のシミュレーション曲線図である。
【図１１】本出願の実施形態１によるパワー半導体デバイスの閾値電圧のシミュレーション曲線図である。
【図１２】本出願のこの実施形態によるパワー半導体デバイスのオン抵抗のシミュレーション結果図である。
【図１３】本出願の実施形態１によるパワー半導体デバイスの製造方法の概略フローチャートである。
【図１４Ａ】本出願の実施形態１によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略断面構造図である。
【図１４Ｂ】本出願の実施形態１によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略断面構造図である。
【図１４Ｃ】本出願の実施形態１によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略断面構造図である。
【図１４Ｄ】本出願の実施形態１によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略断面構造図である。
【図１４Ｅ】本出願の実施形態１によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略断面構造図である。
【図１４Ｆ】本出願の実施形態１によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略断面構造図である。
【図１４Ｇ】本出願の実施形態１によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略断面構造図である。
【図１４Ｈ】本出願の実施形態１によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略断面構造図である。
【図１４Ｉ】本出願の実施形態１によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略断面構造図である。
【図１５】本出願の実施形態２によるパワー半導体デバイスの概略上面図である。
【図１６】本出願の実施形態２による、図１５の方向Ｉ−Ｉに沿ったパワー半導体デバイスの概略断面構造図である。
【図１７】本出願の実施形態２による、図１５の方向ＩＩ−ＩＩに沿ったパワー半導体デバイスの概略断面構造図である。
【図１８】本出願の実施形態２による別のパワー半導体デバイスの概略上面図である。
【図１９】本出願の実施形態２による、図１８の方向Ｉ−Ｉに沿った別のパワー半導体デバイスの概略断面構造図である。
【図２０】本出願の実施形態２による、図１８の方向ＩＩ−ＩＩに沿った別のパワー半導体デバイスの概略断面構造図である。
【図２１】本出願の実施形態２によるシミュレーション実験で使用されたデバイスセルの構造パラメータの概略図である。
【図２２Ａ】本出願の実施形態２によるパワー半導体デバイスの破壊電圧のシミュレーション曲線図であって、順方向破壊電圧のシミュレーション曲線図である。
【図２２Ｂ】本出願の実施形態２によるパワー半導体デバイスの破壊電圧のシミュレーション曲線図であって、逆方向破壊電圧のシミュレーション曲線図である。
【図２３】本出願の実施形態２によるパワー半導体デバイスの閾値電圧のシミュレーション曲線図である。
【図２４】本出願の実施形態２によるパワー半導体デバイスのオン抵抗のシミュレーション結果図である。
【図２５】本出願の実施形態２によるパワー半導体デバイスの製造方法の概略フローチャートである。
【図２６Ａ】本出願の実施形態２によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略構造図である。
【図２６Ｂ】本出願の実施形態２によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略構造図である。
【図２６Ｃ】本出願の実施形態２によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略構造図である。
【図２６Ｄ】本出願の実施形態２によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略構造図である。
【図２６Ｅ】本出願の実施形態２によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略構造図である。
【図２６Ｆ】本出願の実施形態２によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略構造図である。
【図２６Ｇ】本出願の実施形態２によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略構造図である。
【図２６Ｈ】本出願の実施形態２によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略構造図である。
【図２６Ｉ】本出願の実施形態２によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略構造図である。
【図２７】本出願の実施形態２による別のパワー半導体デバイスの製造方法の概略フローチャートである。
【図２８Ａ】本出願の実施形態２によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略断面構造図である。
【図２８Ｂ】本出願の実施形態２によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略断面構造図である。
【図２８Ｃ】本出願の実施形態２によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略断面構造図である。
【図２８Ｄ】本出願の実施形態２によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略断面構造図である。
【図２８Ｅ】本出願の実施形態２によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略断面構造図である。
【図２８Ｆ】本出願の実施形態２によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略断面構造図である。
【図２９Ａ】本出願による、長方形に類似した溝の概略図である。
【図２９Ｂ】本出願による、凸形状に類似した溝の概略図である。
【図３０Ａ】本出願によるゲート電極の概略図である。
【図３０Ｂ】本出願による別のゲート電極の概略図である。
【図３１Ａ】本出願による、１つのゲート電極がある、長方形に類似した溝の概略図である。
【図３１Ｂ】本出願による、１つのゲート電極がある、凸形状に類似した溝の概略図である。
【図３２Ａ】本出願による、２つのゲート電極がある、長方形に類似した溝の概略図である。
【図３２Ｂ】本出願による、２つのゲート電極がある、凸形状に類似した溝の概略図である。
【図３３】本出願によるデバイス製品の概略正面図である。
【図３４】本出願による端末装置の概略図である。
【発明を実施するための形態】
【００７６】
本出願の特定の実施形態を説明する前に、本出願の具体的実装で使用される重要な用語の頭字語および略語、英語版、ならびに定義が最初に説明される。
【００７７】
【表１】
2021518992.tif 000003
【００７８】
重要な用語の定義
チャネル：チャネルは、電界効果トランジスタのものであるソース領域とドレイン領域との間の薄い半導体層である。
【００７９】
セル：セルは、パワー半導体デバイスの最小単位であり、パワー半導体デバイスは、並列に接続された複数のセルを含む。
【００８０】
Ｎ型ウェル領域：Ｎ型ウェル領域は、低濃度Ｎ型ドーピング領域である。
【００８１】
ドリフト領域：ドリフト領域は、ドリフト運動および拡散の影響下にあるＰＮ接合の電流キャリアが非常に少ない高抵抗領域である。
【００８２】
エピタキシャル層：エピタキシャル層は、基板上で成長および堆積する半導体層である。
【００８３】
フィールドプレート：フィールドプレートは、半導体終端技術の一般的な方法の１つである。フィールドプレートは、表面電界の集中を抑制するために、表面上の電位分布を変化させることによって、曲面接合の曲率半径を増加させることができる。
【００８４】
空乏層：空乏層は、ＰＮ接合に近いエリアであり、ここでは空乏層の電流キャリアが拡散によって空乏し、移動できない正イオンおよび負イオンのみを残す。空乏層は、空間電荷領域とも呼ばれる。
【００８５】
ＲＥＳＵＲＦ技術：ＲＥＳＵＲＦ技術は、表面電界緩和（Ｒｅｄｕｃｅｄ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ）技術であり、横方向の高電圧および低オン抵抗を有するデバイスを設計する際に広く使用される技術である。
【００８６】
携帯型電子機器の開発に伴い、機器の空間の制限により、高密度、高集積度、小型化、高性能、および低コストなどの側面での電子コンポーネントに対する要件が提唱されている。電子機器によって使用されるパワー半導体デバイスは、ディスクリートソリューションコンポーネントおよび集積ソリューションコンポーネントの２つのタイプに分類される。ディスクリートソリューションコンポーネントは、低集積度、高チップ高さ、および高コストという欠点を有する。ディスクリートソリューションコンポーネントは、過剰に大きいオン抵抗によって生じる重大な損失、または大きなチップ面積によって生じる許容できないコストの欠点を有する。
【００８７】
業界におけるパワー半導体デバイスの一般的な構造は、同じ構造の２つのＭＯＳデバイスが直列に接続されていることである。図１および図２は、それぞれ構造に対応するデバイスセルの断面構造図および記号図である。
【００８８】
２つのＭＯＳデバイスのソース電極１１は互いに短絡されており、ゲート電極１２１およびゲート電極１２２は短絡されている。２つのドレイン電極１３１および１３２は、それぞれデバイスの入力端および出力端として使用される。制御信号は、ゲート電極１２１およびゲート電極１２２を使用することにより、同時にオンまたはオフされるように２つのＭＯＳデバイスのチャネルを制御する。チャネルがオフになると、２つのＭＯＳのドレイン電極１３１および１３２は、双方向ブロッキング耐電圧を実現する（双方向ブロッキング耐電圧とは、２つのドレイン電極１３１および１３２のうちのどちらが電源の正極に接続されているか、またはどちらが電源の負極に接続されているかにかかわらず、ブロッキング耐電圧が実現され得ることを意味する）。チャネルがオンになると、電流は、一方のＭＯＳのドレイン電極１３１から他方のＭＯＳのドレイン電極１３２に流れ、電流経路は図１の矢印によって示されている。デバイスの合計オン抵抗は、単一のＭＯＳデバイスの２倍である（単一のＭＯＳデバイスのオン抵抗は、ドリフト領域のオン抵抗Ｒｄｒｉｆｔ、チャネル抵抗Ｒｃｈ、およびソース電極抵抗Ｒｓｏｕｒｃｅの合計である）。このパワー半導体デバイスの明らかな欠点は、以下の通りである。１．オン状態で、電流は回路内の２つのＭＯＳチャネルを流れ、チャネル抵抗が大きい。２．デバイスのソース電極エリアの面積は、デバイスのオン抵抗を増加させないだけでなく、チップ面積も無駄にする。３．表面フィールドプレート技術では、ドリフト領域の横幅は破壊電圧によって制限され、ドリフト領域がセルサイズ全体の大きな割合を占める。
【００８９】
デバイスのオン抵抗を低減し、チップ面積を低減するために、デバイス構造は、業界の一般的なパワー半導体デバイスに基づいて最適化されている。図３Ａは最適化されたデバイス構造のセルの概略図であり、図３Ｂは最適化されたデバイス構造のデバイス記号の概略断面構造図である。この解決策では、双方向耐電圧ＭＯＳデバイスの特製に基づき、業界のパワー半導体デバイスの一般的な明らかな欠点を克服するために、２つのゲート電極が単一のゲート電極３１に統合され、これにより、単一チャネルを実現し、ソースエリアの構造を除去し、ソースエリアの面積を削減する。デバイスのオン抵抗が低減され、チップ面積が低減される。
【００９０】
この解決策では、従来のＬＤＭＯＳ構造が使用される。欠点は、表面電界強度を低下させ、デバイスの耐電圧能力を向上させるために、表面フィールドプレート技術が使用されなければならないことである。フィールドプレートの長さ、ドリフトエリア３２の長さおよび濃度は、デバイスの耐電圧能力を決定する。より高い耐電圧を実現するには、ドーピング濃度の低い、比較的長いドリフト領域が使用されなければならない。これは、デバイスのセルサイズを増加させ、ドリフト領域の抵抗を増加させる。デバイスの比較的高いオン抵抗は、比較的低い電流密度を生じる可能性があることを知るべきである。図３Ａに示される耐電圧デバイスの双方向ドリフト領域の長さの合計は、セルサイズの８０％を占め、ドリフト領域の抵抗は、オン抵抗の約６０％を占める。
【００９１】
パワー半導体デバイスの単位面積あたりのオン抵抗を低減し、チップ面積を低減するために、本出願では、溝ゲート構造が使用され、溝の底にチャネルが設けられ、縦型フィールドプレートおよび縦型Ｐ−Ｎ構造を使用するダブル縦型ＲＥＳＵＲＦ技術が使用されて、セルのドリフト領域サイズを縮小してドリフト領域濃度を増加させるという目的を達成し、これにより、セルサイズを縮小してドリフト領域抵抗を低減する効果を得る。言い換えると、本出願では、低オン抵抗および高信頼性を有する双方向耐電圧ＭＯＳ型スイッチデバイスを実現するために、従来の低コスト製造技術が使用される。
【００９２】
以下、添付図面を参照して、本出願のこの実施形態で提供されるパワー半導体デバイスの具体的実装を説明する。まず、実施形態１を参照する。
【００９３】
実施形態１
図４は、本出願の実施形態１によるパワー半導体デバイスの上面図である。図５は、本出願の実施形態１によるパワー半導体デバイスの概略断面構造図である。図６は、本出願の実施形態１によるパワー半導体デバイスのセルのデバイス記号の概略図である。
【００９４】
図５に示されるように、パワー半導体デバイスは、
Ｐ型基板５１と、
基板５１の片側に配置されたＰ型エピタキシャル層５２と、
エピタキシャル層５２に配置された溝５３であって、ゲート電極５４が溝５３内に設けられ、溝の側壁はフィールド酸化層５５で覆われ、溝５３の底壁の特定のエリアはゲート酸化層５６で覆われ、特定のエリアは、溝５３の底壁のゲート電極５４の底の前方突起で覆われたエリアである、溝５３と、
溝５３の両側に配置されたＮ型ドリフト領域５７であって、フィールド酸化層５５およびドリフト領域５７はセルの横方向に重複する、Ｎ型ドリフト領域５７と、
ドリフト領域５７の溝５３の両側に配置された、第１ドレイン電極５８１および第２ドレイン電極５８２と、
Ｐ型チャネル５９であって、Ｐ型チャネル５９は、溝５３の底壁と基板５１との間に配置され、溝５３の底壁のエリアに近い、Ｐ型チャネル５９と
を含む。
【００９５】
なお、本出願のこの実施形態では、溝５３は、エピタキシャル層５２内に配置され、エピタキシャル層５２の外面エリアに近く、溝５３の開口部はエピタキシャル層５２の外面に面していることに、留意すべきである。
【００９６】
一例では、溝５３の特定の構造は、以下の通りであり得る。エピタキシャル層５２の厚さ方向に沿って、溝５３は、主要部分５３１と、主要部分５３１から延在して基板５１に向かって突出する突出部分５３２とを含み得る。なお、主要部分５３１の幅は、突出部分５３２の幅よりも大きいことを、理解すべきである。溝５３の構造はまた、以下のように理解されてもよい。溝は凸状溝であり、凸状溝の突出部分は基板に向かって突出し、凸状溝の開口部はエピタキシャル層の上面に面している。
【００９７】
溝５３が凸状溝であるとき、相応に、フィールド酸化層５５は、主要部分５３１の側壁に沿った第１フィールド酸化層５５１と、突出部分５３２の側壁に沿った第２フィールド酸化層５５２とを含み得る。加えて、耐電圧値を保証しながら、半導体デバイスのオン抵抗が低減される。第１フィールド酸化層５５１の厚さは、第２フィールド酸化層５５２の厚さよりも大きい。
【００９８】
加えて、溝５３が凸状溝であるとき、相応に、Ｎ型ドリフト領域５７は、溝の主要部分５３１および突出部分５３２の外側に配置される。
【００９９】
なお、本出願のこの実施形態では、第１フィールド酸化層５５１は、酸化物堆積プロセスを使用して二酸化ケイ素を堆積することによって形成され得ることに、留意すべきである。第２フィールド酸化層５５２は、熱酸化方式で生成されてもよい。
【０１００】
具体例では、第２フィールド酸化層５５２およびゲート酸化層５６は同時に形成されてもよい。
【０１０１】
パワー半導体デバイスの耐電圧性能を改善するために、第１フィールド酸化層５５１の厚さは３５０Åから１０００Åの間であり得る。
【０１０２】
本出願のこの実施形態では、Ｐ型チャネル５９は、イオン注入を通じて、溝５３の突出部分５３２の底にＰ型ドーピングイオンを注入することによって形成され得る。
【０１０３】
一例では、エピタキシャル層の厚さ方向に沿ったゲート電極５４の幅は同じであってもよい。別の例では、代わりに、エピタキシャル層の厚さ方向に沿ったゲート電極の幅は異なってもよい。このように、エピタキシャル層の厚さ方向に沿って、ゲート電極５４は、第１部分と、第１部分から溝５３の底壁まで延在する第２部分とを含み、第１部分の幅は第２部分の幅よりも大きい。加えて、ゲート電極の第１部分は溝の主要部分５３１に配置され、ゲート電極の第２部分は溝の突出部分５３２に配置されている。
【０１０４】
別の例では、ゲート電極５４は、多結晶シリコンゲート電極であってもよい。
【０１０５】
加えて、パワー半導体デバイスの双方向耐電圧を実現するために、一例では、第１ドレイン電極５８１および第２ドレイン電極５８２は、溝５３の両側に対称的に分布する。
【０１０６】
図５に示されるように、ボディ電極５１０は、エピタキシャル層５２内に配置され、エピタキシャル層５２の外面に近い。ボディ電極５１０は、イオン注入を通じて、エピタキシャル層５２にＰ型ドーピング不純物を注入することによって形成され得る。ボディ電極５１０はまた、イオン注入を通じてエピタキシャル層５２に形成されたＰ型の浅いウェルとしても理解され得る。
【０１０７】
図４および図５に示されるように、本出願の実施形態１で提供されるパワー半導体デバイスは、並列に接続された複数のセル５０と、ボディ電極５１０とを含み、ボディ電極５１０は、セル５０の周囲エリアに配置されている。言い換えると、セル５０は、ボディ電極５１０によって囲まれたエリアに配置されている。なお、本出願のこの実施形態では、１つのセル５０がボディ電極５１０によって包囲されたエリア内に配置されてもよく、または複数のセル５０がボディ電極５１０によって包囲されたエリア内に配置されてもよいことに、留意すべきである。加えて、ボディ電極５１０によって包囲されたセル５０は、１つのボディ電極を共有する。パワー半導体デバイスのセル密度を増加させ、パワー半導体デバイスの出力をさらに増加させるために、任意選択的な実施形態では、ボディ電極５１０はすべてのセル５０の周囲エリアに配置され、言い換えると、すべてのセル５０は１つのボディ電極５１０によって包囲されており、すべてのセル５０が１つのボディ電極５１０を共有する。
【０１０８】
なお、図４は、パワー半導体デバイスが、並列に接続されたＮ個のセル５０を含むことを示しており、Ｎは２以上の整数であることに、留意すべきである。
【０１０９】
なお、本発明のこの実施形態は、パワー半導体デバイスに制限を課すことに留意すべきである。たとえば、パワー半導体は、基板およびエピタキシャル層を含む。エピタキシャル層は、溝、チャネル、およびドリフト領域を有する。ドリフト領域は、第１ドレイン電極および第２ドレイン電極を有する。溝内にはゲート電極が設けられ、溝の内壁とゲート電極の外壁との間には酸化層がある。これは、パワー半導体デバイス内に配置されたセルの構造に対する制限として理解され得る。
【０１１０】
なお、この実施形態では、基板、エピタキシャル層、およびチャネルのドーピング型はＰ型であり、ドリフト領域、第１ドレイン電極、および第２ドレイン電極のドーピング型はＮ型であることが、理解されるべきである。
【０１１１】
任意選択的に、基板、エピタキシャル層、およびチャネルのドーピング型はＮ型であり、ドリフト領域、第１ドレイン電極、および第２ドレイン電極のドーピング型はＰ型である。
【０１１２】
本出願の別の例では、デバイスの小型化を実現するために、図７または図３３に示されるデバイス製品の概略正面図で、デバイスのゲート電極５４、第１ドレイン電極５８１、第２ドレイン電極５８２、およびボディ電極５１０の電極は、すべてデバイスの上面に引き出されており、表面にはんだボールを取り付けることによって信号が伝達される。次いで、最終デバイス製品を実装するためにウエハレベルチップパッケージング（ＷＬＣＳＰ）が実行される。
【０１１３】
なお、図７または図３３の添付図面符号は、対応する電極の外部ピンを表すために使用されることに留意すべきである。たとえば、添付図面符号５１０はボディ電極５１０の外部ピンを表すために使用され、添付図面符号５４はゲート電極５４の外部ピンを表すために使用され、添付図面符号５８１は第１ドレイン電極５８１の外部ピンを表すために使用され、添付図面符号５８２は第２ドレイン電極５８２の外部ピンを表すために使用される。
【０１１４】
なお、図７または図３３に示されるように、１列の第１ドレイン電極５８１の後に１列の第２ドレイン電極５８２が続き、言い換えると、複数の第１ドレイン電極５８１によって形成された列と、複数の第２ドレイン電極５８２によって形成された列とが交互に配置されていることに、留意すべきである。従来の方法と比較すると、１列以上の第１ドレイン電極５８１がゲート電極５４の片側に配置され、１列以上の第２ドレイン電極５８２がゲート電極５４の反対側に配置されている。図７または図３３に示されるこの配置方法では、第１ドレイン電極５８１のピンと第２ドレイン電極５８２のピンとの間の距離が短縮され、メンタルケーブルの寄生抵抗が低減され得る。
【０１１５】
一例では、図８は、本出願の一実施形態による、ウエハレベルチップパッケージングを実行することによって形成された最終デバイス製品の概略三次元図である。
【０１１６】
図８に示されるように、パッケージング構造は、チップ８１と、チップ８１の裏側に配置されたバックコート８２とを含む。外部信号伝送を実現するために、チップ８１の前側には複数のはんだボール８１１が設けられている。
【０１１７】
ＷＬＣＳＰデバイスの高さは、約０．５ｍｍであり（バックコートの厚さは約０．０４ｍｍ、シリコンチップの厚さは約０．２５ｍｍ、はんだボールの高さは約０．２ｍｍ）、これはプラスチックパッケージデバイスの高さの半分に過ぎない。ＷＬＣＳＰデバイスの放熱効果は、同じサイズのプラスチックパッケージデバイスの放熱効果よりも優れている。たとえば、２５個のはんだボールを含み、２ｍｍｘ２ｍｍのチップサイズを有するＷＬＣＳＰデバイスの熱抵抗Ｒｊａは約３０°Ｃ／Ｗであり、これは同じサイズのプラスチックパッケージデバイスの熱抵抗の半分に過ぎない。
【０１１８】
以上が、本出願の実施形態１によるパワー半導体デバイスの具体的実装である。具体的実装では、パワー半導体デバイスは、ソース電極のないＭＯＳ構造のものである。ソース電極のエリアの除去は、セルサイズを縮小するのに役立ち、セルサイズの縮小は、パワー半導体デバイスの単位面積あたりのオン抵抗を低減するのに役立つ。
【０１１９】
加えて、パワー半導体デバイスは、単一チャネル（図５に示されるチャネル５９）構造のものであり、単一チャネルを設けることで、セルのチャネル抵抗およびオン抵抗を低減するのに役立つ。
【０１２０】
加えて、パワー半導体デバイスでは、内部縦型フィールドプレート（縦型フィールド酸化層）を形成するために、エピタキシャル層（デバイスボディ）の内部にフィールド酸化層が設けられる。パワー半導体デバイスのドリフト領域５７およびエピタキシャル層５２は、内部縦型ＰＮ接合（内部縦型ダイオード）を形成する。本出願では、内部縦型フィールドプレートおよび内部縦型Ｐ−Ｎ接合を使用するダブルＲＥＳＵＲＦ技術が使用され、チップ面積を大幅に低減する。
【０１２１】
なお、上記の縦方向は、基板の厚さ方向、またはエピタキシャル層の厚さ方向、または溝の深さ方向であることに留意すべきである。
【０１２２】
加えて、従来のＬＤＭＯＳ技術と比較すると、デバイスが表面に強力な電界を持たず、表面フィールドプレート技術を必要としないように、デバイスの内部縦型ダイオードが形成される。これは、ドリフト領域の横方向サイズを低減し、セルサイズをさらに低減するのに役立つ。加えて、デバイスは、電荷平衡メカニズムが使用される縦方向ゲート電極フィールド酸化層を使用する。これは、ドリフト領域の濃度を増加させるのに役立ち、これにより、ドリフト領域の抵抗を低減し、セルのオン抵抗をさらに低減する。
【０１２３】
結論として、本出願で提供されるパワー半導体デバイスは、パワー半導体デバイスの単位面積あたりのオン抵抗を低減し、チップ面積を低減し、デバイスの電力損失を低減することができる。
【０１２４】
溝の断面形状は、長方形であってもよく、凸形状であってもよく、当然ながら、代わりに別の形状であってもよい。なお、溝の断面が位置する平面は、溝の長さ方向に対して垂直であることに留意すべきである。以下の内容の理解を容易にするために、以下に現れる用語が、本明細書で最初に説明される。
【０１２５】
溝の長さ方向は、溝の延長方向である。
【０１２６】
溝の深さ方向は、溝の幅方向に対して垂直である。溝の深さおよび溝の幅はいずれも、溝の断面に基づく概念である。なお、溝の深さ方向および溝の幅方向はいずれも、溝の断面が位置する平面内に位置していることに、留意すべきである。当然ながら、溝の深さ方向および溝の幅方向はいずれも、溝の長さ方向に対して垂直である。
【０１２７】
なお、溝の断面形状は、長方形であってもよく、あるいは長方形に近い（または長方形に類似した）別の形状であってもよいことを、知るべきである。通常、図２９Ａに示されるように、溝の断面形状は長方形に類似している。なお、溝の溝底の幅は、溝の深さ方向に沿って縮む（または徐々に減少する）ことに、留意すべきである。任意選択的に、溝の溝底ではなく別の部分の幅は、変化しないままか、またはほぼ変化しないままである。図２９Ａに示される溝の断面を参照すると、溝底は、弧に近い曲線の形状であると考えることもできる。なお、以下において溝の断面形状が長方形または長方形に近いと述べられるとき、この段落の限定を参照し得ることに、留意すべきである。簡単な説明のため、以下において溝の断面形状が長方形または長方形に近い（長方形に類似）と述べられるとき、説明は繰り返されない。
【０１２８】
任意選択的に、図２９Ｂに示されるように、溝の断面は凸状に近く、略して凸形状と呼ばれる。凸形状は、主要部分および突出部分を含む。主要部分の幅が突出部分の幅よりも大きいことは、説明されるべきである。図２９Ｂに示されるように、主要部分の幅は、変化しないまま（またはほぼ変化しないまま）であり、突出部分の底の幅（または溝の溝底と呼ばれる）は、溝の深さ方向に沿って縮む。図２９Ｂを参照すると、突出部分の底ではなく別の部分の幅は、変化しないままかまたはほぼ変化しないままであることが、容易にわかる。なお、以下において、溝の断面形状が凸形状または凸形状に近い（凸形状に類似）と述べられるとき、この段落の限定を参照し得ることに、留意すべきである。簡単な説明のため、以下において溝の断面形状が凸形状または凸形状に近い（凸形状に類似）と述べられるとき、説明は繰り返されない。
【０１２９】
本発明の実装では、溝の断面形状が何であれ、溝内には１つのゲート電極のみがあり得る。ゲート電極の外側壁と溝の内側壁との間、およびゲート電極の底と溝の溝底との間には、酸化層がある。一般に、酸化層の材料は二酸化ケイ素である。なお、ゲート電極の底が溝の溝底に面していることに、留意すべきである。
【０１３０】
具体的には、ゲート電極の外側壁と溝の内側壁との間の酸化層は第１酸化層である（または言い換えると、ゲート電極の外側壁と溝の内側壁との間には第１酸化層がある）。加えて、ゲート電極の底と溝の溝底との間の酸化層は、第２酸化層である（または言い換えると、ゲート電極の底と溝の溝底との間には第２酸化層がある）。なお、第２酸化層はゲート酸化層であることに留意すべきである。
【０１３１】
任意選択的に、第１酸化層は、ゲート酸化層またはフィールド酸化層である。
【０１３２】
任意選択的に、第１酸化層は、ゲート酸化層およびフィールド酸化層の両方を含み得る。
【０１３３】
なお、第１酸化層の厚さが第２酸化層の厚さと等しいかまたはほぼ等しい場合、第１酸化層はゲート酸化層であることに留意すべきである。ほぼ等しいとは、当業者の従来の理解に従うべきである。第１酸化層の厚さが第２酸化層の厚さよりも明らかに大きい場合、たとえば、第１酸化層と第２酸化層との差が肉眼で判断されることができる場合、第１酸化層はフィールド酸化層である。
【０１３４】
ゲート電極の底の形状は、溝の溝底の形状と同じかまたはほぼ同じである。ゲート電極の底が曲面であるとき、図３０Ａに示されるゲート電極の断面図を参照し得る。ゲート電極の底の幅は、徐々に縮む（または徐々に減少する）。ゲート電極が溝内に配置されているとき、ゲート電極の底の幅は、溝の深さ方向に沿って徐々に縮む（または徐々に減少する）ことを、知るべきである。
【０１３５】
なお、ゲート電極は、完全に溝内に配置されていてもよく、または部分的に溝内に配置されていてもよい（またはゲート電極の一部が溝から突出している）ことに留意すべきである。
【０１３６】
任意選択的に、ゲート電極が完全に溝内に配置されている場合、「ゲート電極の外側壁と溝の内側壁との間に第１酸化層がある」とは、溝の幅方向に沿って、溝の内側壁にあり、ゲート電極の外側壁の正反対にあるエリアと、ゲート電極の外側壁との間に第１酸化層があることを意味する。
【０１３７】
任意選択的に、ゲート電極の一部が溝内に配置され、ゲート電極の別の部分は溝の外側に配置されている場合（ゲート電極の一部が溝の外に突出していると理解され得る）、「ゲート電極の外側壁と溝の内側壁との間に第１酸化層がある」とは、溝の幅方向に沿って、溝の内側壁にあり、一部分の外側壁の正反対にあるエリアと、ゲート電極が配置されている溝のその部分の外側壁との間に第１酸化層があることを意味する。
【０１３８】
１つのゲート電極のみが溝内に設けられているとき、ゲート電極の上面は、溝の溝開口部と一致していてもよく、溝の溝開口部から突出していてもよく、または溝の内部にあってもよい。
【０１３９】
本出願の第１の実施形態では、ゲート電極の上面は、溝の溝開口部と一致しているか、またはそこから突出している。溝の内側壁とゲート電極の外側壁との間には、第１酸化層がある。溝の内側壁の上縁部は、エピタキシャル層の外面が位置している平面であり、溝の内側壁の下縁部は、ゲート電極の底の縁部であることは、説明されるべきである。
【０１４０】
任意選択的に、溝の断面形状が長方形に近い場合、第１酸化層は、ゲート酸化層またはフィールド酸化層である。加えて、第１酸化層は、ゲート酸化層およびフィールド酸化層の両方をさらに含み得る。
【０１４１】
なお、第１酸化層が、溝の溝開口部から溝の溝底への方向に沿ってゲート酸化層およびフィールド酸化層の両方を含むとき、溝の溝開口部が溝の溝底よりも上に位置すると仮定すると（または溝の溝底が溝の溝開口部よりも下に位置すると仮定すると）、フィールド酸化層はゲート酸化層よりも上に配置され、または言い換えるとフィールド酸化層は溝の内側壁の上部に配置され、ゲート酸化層は溝の内側壁の下部に配置されることに、留意すべきである。なお、「上」または「下」の概念が以下で言及されるとき、概念はまた、この段落の定義にしたがって理解されるべきであることに留意すべきである。簡単な説明のため、以下の関連部分では説明は省略される。
【０１４２】
任意選択的に、溝の断面形状が凸形状である場合、主要部分の第１酸化層の一部はフィールド酸化層であり、突出部分の第１酸化層の一部はゲート酸化層である。
【０１４３】
本出願の第２の実施形態では、ゲート電極の上面は、溝の内側にある。溝の少なくとも部分的な内側壁とゲート電極の外側壁との間には、第１酸化層がある。少なくとも部分的な内側壁の上縁部はゲート電極の上面の縁部と一致しており、少なくとも部分的な内側壁の下縁部はゲート電極の底の縁部と一致している。少なくとも部分的な内側壁の上縁部が少なくとも部分的な内側壁の下縁部に対向していることを、知るべきである。
【０１４４】
任意選択的に、溝の断面形状が長方形に近い場合、第１酸化層は、ゲート酸化層またはフィールド酸化層である。加えて、第１酸化層は、ゲート酸化層およびフィールド酸化層の両方をさらに含み得る。
【０１４５】
なお、第１酸化層がゲート酸化層およびフィールド酸化層の両方を含むとき、フィールド酸化層は溝の内側壁の上部に配置され、ゲート酸化層は溝の内側壁の下部に配置されることに、留意すべきである。
【０１４６】
任意選択的に、溝の断面形状が凸形状である場合、主要部分の第１酸化層の一部はフィールド酸化層であり、突出部分の第１酸化層の一部はゲート酸化層である。
【０１４７】
この実施形態では、溝の深さ方向に沿って、ゲート電極の上面の延長面と、エピタキシャル層の外面が位置している平面との間のエリアに、絶縁層がある。ゲート電極の上面の延長面は、ゲート電極の上面と、溝の幅方向に沿ってゲート電極の縁部を伸張することによって得られる表面とを含むことが、説明されるべきである。
【０１４８】
なお、本出願では、絶縁層は酸化層であってもよい。任意選択的に、絶縁層は二酸化ケイ素である。以下に現れる絶縁層については、本明細書の説明を参照されたい。詳細は、以下で再び説明されない。
【０１４９】
複数のゲート電極が溝内に設けられているとき、複数のゲート電極は電気的に接続されており、複数のゲート電極は、溝の深さ方向に沿って配置されている。加えて、複数のゲート電極は不連続である。簡単な説明のため、複数のゲート電極の溝の溝底から最も遠いゲート電極は、トップゲート電極と呼ばれてもよい。この場合、トップゲート電極の上面は、溝の溝開口部と一致するかまたは溝の溝開口部から突出してもよく、または溝の内側にあってもよい。同様に、複数のゲート電極内の溝の溝底に最も近いゲート電極は、ボトムゲート電極と呼ばれてもよく、ボトムゲート電極の底と溝の溝底との間に第２酸化層がある。上記から、第２酸化層はゲート酸化層であることがわかる。
【０１５０】
なお、溝内に複数のゲート電極が設けられているとき、上で述べられた「溝の溝底とゲート電極の底との間」の「ゲート電極の底」は、具体的にはボトムゲート電極の底であることに留意すべきである。これに対応して、「溝の底に面するゲート電極の底」の「ゲート電極の底」もまた、ボトムゲート電極の底である。
【０１５１】
本出願の第３の実施形態では、トップゲート電極の上面は、溝の溝開口部と一致しているか、またはそこから突出している。なお、この実施形態では、ボトムゲート電極の外側壁と溝の内側壁との間の第１酸化層はゲート酸化層であることに留意すべきである。溝の内側壁のボトムゲート電極の外側壁の正反対のエリアは底エリアであると仮定すると、ボトムゲート電極の外側壁と溝の内側壁との間の第１酸化層はゲート酸化層であることを知るべきである。具体的には、ボトムゲート電極の外側壁と底エリアとの間の第１酸化層は、ゲート酸化層である。本出願の別の部分で言及される類似の記述もまた、本明細書の説明にしたがって理解され得る。ボトムゲート電極ではなく複数のゲート電極の各々の外側壁と溝の内側壁との間の第１酸化層は、フィールド酸化層である。
【０１５２】
加えて、溝の溝底から溝の溝開口部への方向に沿って、複数のゲート電極の幅は降順である。ゲート電極の幅の方向は、溝の深さ方向に対して垂直である。
【０１５３】
任意選択的に、溝内では、溝の幅方向に沿って２つの隣接するゲート電極間のエリア（上部ゲート電極の底と下部ゲート電極の上面との間のエリア）を延長することによって得られるエリア内に、絶縁層がある。
【０１５４】
本出願の第４の実施形態では、トップゲート電極の上面は、溝の内側にある。この実施形態では、トップゲート電極の上面の延長面と、エピタキシャル層の外面が位置している平面との間のエリアに、絶縁層がある。トップゲート電極の上面の延長面は、トップゲート電極の上面と、溝の幅方向に沿ってトップゲート電極の縁部を伸張することによって得られる表面とを含むことが、説明されるべきである。
【０１５５】
本出願の第５の実施形態では、溝の断面形状は長方形に近く（または長方形に類似しており）、２つのゲート電極が溝内に設けられている。２つのゲート電極は電気的に接続されており、２つのゲート電極は溝の深さ方向に沿って配置されている。加えて、２つのゲート電極は不連続である。２つのゲート電極は、それぞれ上部ゲート電極および下部ゲート電極であってもよい。説明の便宜上、溝の内側壁の上部ゲート電極の外側壁の正反対のエリアは上部エリアと呼ばれ、溝の内側壁の下部ゲート電極の外側壁の正反対のエリアは下部エリアと呼ばれる。
【０１５６】
なお、溝内に２つのゲート電極が設けられているとき、上で述べられた「溝の溝底とゲート電極の底との間」の「ゲート電極の底」は、具体的には下部ゲート電極の底であることに留意すべきである。これに対応して、「溝の底に面するゲート電極の底」の「ゲート電極の底」もまた、下部ゲート電極の底である。
【０１５７】
任意選択的に、下部エリアと下部ゲート電極の外側壁との間の第１酸化層はゲート酸化層であり、上部エリアと上部ゲート電極の外側壁との間の第１酸化層はフィールド酸化層である。
【０１５８】
任意選択的に、下部エリアと下部ゲート電極の外側壁との間の第１酸化層はフィールド酸化層であり、上部エリアと上部ゲート電極の外側壁との間の第１酸化層はフィールド酸化層である。
【０１５９】
加えて、溝内では、溝の幅方向に沿って２つのゲート電極間のエリアを延長することによって得られるエリア内に絶縁層がある。
【０１６０】
本出願の第６の実施形態では、溝の断面形状は凸形状に近く（または凸形状に類似しており）、上部ゲート電極および下部ゲート電極が溝内に設けられている。上部ゲート電極は、溝の主要部分に配置されており、下部ゲート電極は、溝の突出部分に配置されている。
【０１６１】
下部ゲート電極の外側壁と突出部分の内側壁との間の第１酸化層はゲート酸化層であり、上部ゲート電極の外側壁と主要部分の内側壁との間の第１酸化層はフィールド酸化層であることが、実現され得る。
【０１６２】
加えて、溝内では、溝の幅方向に沿って２つのゲート電極間のエリア（上部ゲート電極の底と下部ゲート電極の上面との間のエリア）を延長することによって得られるエリア内に、絶縁層がある。
【０１６３】
本出願の第７の実施形態では、上部ゲート電極の上面は、溝の内側にある。上記の第５および第６の実施形態と比較すると、溝内にはさらに絶縁層がある。絶縁層は頂部エリアにあり、頂部エリアは、上部ゲート電極の上面の延長面と、エピタキシャル層の外面が位置している平面との間のエリアである。上部ゲート電極の上面の延長面は、上部ゲート電極の上面と、溝の幅方向に沿って上部ゲート電極の縁部を伸張することによって得られる表面とを含む。
【０１６４】
加えて、本出願で提供されるパワー半導体デバイスは、縦型フィールドプレートおよび内部縦型ダイオード構造を使用するデュアルＲＥＳＵＲＦ技術に基づいており、チップ面積を大幅に削減する。性能に関しては、スイッチング速度が速く、パワー半導体デバイスが過電圧保護デバイスとして機能するとき、セキュリティが高い。信頼性に関しては、本発明では、出力段およびゲート電極の耐電圧は、デバイスの順方向／逆方向耐電圧と同じである。ゲート酸化層の劣化または破壊の信頼性リスクはない。
【０１６５】
本出願の実施形態１のパワー半導体デバイスの技術的効果を検証するために、本出願のこの実施形態のデバイスの構造および性能パラメータが、半導体ＴＣＡＤツール（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅ  ｔｅｃｈｎｏｌｏｇｙ  ｃｏｍｐｕｔｅｒ  ａｉｄｅｄ  ｄｅｓｉｇｎ  ｔｏｏｌ、半導体デバイス技術コンピュータ支援設計ツール）を使用してシミュレーションされる。
【０１６６】
シミュレーション実験は、２８Ｖの双方向ブロッキング電圧を有するトレンチゲート横型ＭＯＳ型半導体デバイスに基づいている。図９および表２は、デバイスのセル構造パラメータを示す。７ｘ１０１９の濃度を有するＰ型基板上に、デバイスボディを形成するために、８ｘ１０１５のドーピング濃度および２ｕｍの厚さ「３」（ここでの３は表２の番号３である）を有するＰ型エピタキシャル層が設定される。１．１ｘ１０１７の濃度を有するＮ型ドリフト領域がデバイスボディの表面に形成され、深さ「４」（ここでの４は表２の番号４である）は０．５ｕｍであり、横幅「１」（ここでの１は表２の番号１である）は１．３ｕｍである。溝の第１部分の幅「６」（ここでの６は表２の番号６である）は０．３ｕｍであり、溝の第１部分の深さ「９」（ここでの９は表２の番号９である）は０．２５ｕｍである。溝の第２部分の幅「７」（ここでの７は表２の番号７である）は０．２ｕｍであり、溝の第２部分の深さ「８」（ここでの８は表２の番号８である）は０．３ｕｍである。第１のドーピング型のＰ型ウェル領域の濃度は１．６ｘ１０１７であり、深さ「１０」（ここでの１０は表２の番号１０である）は０．４ｕｍである。フィールド酸化層の厚さ「１１」（ここでの１１は表２の番号１１である）は５００Åに設定され、ゲート酸化層の厚さは１２０Åに設定される。デバイスのチャネル長は基本的に溝の第２部分の幅に等しく、０．２ｕｍである。デバイスの閾値電圧は、ゲート酸化層の厚さ、および第１のドーピング型のＰ型ウェル領域の濃度に依存する。デバイスの破壊電圧およびオン抵抗は、Ｎ型ドリフト領域の濃度、深さ、および長さ、フィールド酸化層の厚さ、ならびに溝の深さによって決定される。
【０１６７】
【表２】
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【０１６８】
図１０Ａおよび図１０Ｂは、本出願の実施形態１によるパワー半導体デバイスの破壊電圧のシミュレーション曲線図である。図１０Ａは、第１ドレイン電極５８１から第２ドレイン電極５８２までのデバイスの破壊電圧のシミュレーション曲線図であり、図１０Ｂは、第２ドレイン電極５８２から第１ドレイン電極５８１までのデバイスの破壊電圧のシミュレーション曲線図である。
【０１６９】
ゲート電極５４の電位、チャネル５９（ボディ）の電位、および第２ドレイン電極５８２の電位がすべて低電気レベルであるとき、第１ドレイン電極５８１の電圧は０Ｖから徐々に増加し、第１ドレイン電極５８１の電流が徐々に読み取られる。第１ドレイン電極５８１の急激に増加した電流に対応する第１ドレイン電極５８１の電圧は、デバイスの第１ドレイン電極５８１から第２ドレイン電極５８２への破壊電圧である。図１０Ａに示されるように、デバイスの順方向耐電圧、すなわち第１ドレイン電極５８１から第２ドレイン電極５８２への破壊電圧は、３０Ｖである。同様に、図１０Ｂに示されるように、デバイスの逆方向耐電圧、すなわち第２ドレイン電極５８２から第１ドレイン電極５８１への破壊電圧は、３０Ｖである。
【０１７０】
加えて、本出願の実施形態１は、２８Ｖの双方向ブロッキング電圧を有するトレンチゲート横型ＭＯＳ型半導体デバイスの閾値電圧シミュレーション実験をさらに提供する。シミュレーション曲線は、図１１に示されている。シミュレーション実験の条件は、以下の通りである。チャネル領域５９および第２ドレイン電極５８２の両方を低電気レベルに接続し、第１ドレイン電極５８１を固定電圧１Ｖに接続し、ゲート電極の電圧を０Ｖから徐々に増加し、第１ドレイン電極５８１の電流が徐々に読み取られる。第１ドレイン電極５８１の急激に増加した電流に対応するゲート電極の電圧はデバイスのターンオン閾値電圧であり、閾値電圧のシミュレーション結果は１．５Ｖである。
【０１７１】
本発明の実施形態１は、２８Ｖの双方向ブロッキング電圧を有するゲート横型ＭＯＳ型半導体デバイスのオン抵抗に関する測定（計算）実験をさらに提供する。測定（計算）実験のシミュレーション条件は、以下の通りである。チャネルおよび第２ドレイン電極５８２の両方を低電気レベルに接続し、ゲート電極の電圧を固定値３．６Ｖまたは５Ｖとする。第１ドレイン電極５８１の電圧および電流のＩ−Ｖ特性をシミュレーションし、第１ドレイン電極５８１から第２ドレイン電極５８２までのデバイスのオン抵抗が、式Ｒ＝Ｖ／Ｉを使用して計算される。シミュレーション計算結果は、図１２に示されている。デバイスの単位面積あたりのオン抵抗は、ゲート電極の駆動電圧が５Ｖのときは８．５ｍΩ．ｍｍ２であり、ゲート電極の駆動電圧が３．６Ｖのときは１０ｍΩ．ｍｍ２である。
【０１７２】
上記のシミュレーション実験結果から、本出願の実施形態１で提供されるパワー半導体デバイスの単位面積あたりのオン抵抗が大幅に低減されることがわかる。効果をさらに検証するために、以下の実験データが使用され得る。ゲート電極駆動電圧が３．６Ｖのとき、業界の商業用途に最善である３０Ｖの双方向ブロッキング電圧を有する従来の横型ＭＯＳデバイスの単位面積あたりのオン抵抗は、１９ｍΩ．ｍｍ２である。本出願のこの実施形態のパワー半導体デバイスの単位面積あたりのオン抵抗は１０ｍΩ．ｍｍ２であり、業界の商業用途に最善のものよりも５０％低い。
【０１７３】
以上が、本出願の実施形態１によるパワー半導体デバイスの具体的実装である。具体的実装に基づき、本出願の実施形態１は、パワー半導体デバイスの製造方法の具体的実装をさらに提供する。
【０１７４】
なお、本出願の実施形態１で提供されるパワー半導体デバイスは、従来の分割トレンチゲートＭＯＳプロセスまたはモノリシック集積ＢＣＤプロセス技術に基づいて実現されてもよく、製造プロセスが単純であり、製造コストが安いことに留意すべきである。
【０１７５】
図１３は、本出願の実施形態１によるパワー半導体デバイスの製造方法の概略フローチャートである。図１４Ａから図１４Ｉは、本出願の実施形態１によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略断面構造図である。
【０１７６】
図１３に示されるように、パワー半導体デバイスの製造方法は、以下のステップを含む。
【０１７７】
Ｓ１３１：Ｐ型基板を提供する。
【０１７８】
本出願のこの実施形態では、Ｐ型基板５１はシリコン基板である。
【０１７９】
図１４Ａは、Ｐ型基板の概略断面構造図である。
【０１８０】
Ｓ１３２：Ｐ型基板の上にＰ型エピタキシャル層を形成し、エピタキシャル層は、第１エリアと、第１エリアの外側の第２エリアとを含む。
【０１８１】
このステップは、具体的には以下の通りである。特定のドーピング濃度を有するＰ型エピタキシャル層５２を、Ｐ型基板５１上で成長させる。
【０１８２】
なお、第１エリアはセルが配置されているエリアであり、第２エリアはボディ電極の接触エリアであることに、留意すべきである。図４に示されるように、セル５０が配置されているエリアが第１エリアであり、ボディ電極５１０の接触エリアが第２エリアである。
【０１８３】
Ｐ型エピタキシャル層５２は、デバイスボディとして使用され得る。Ｐ型エピタキシャル層５２は、第１エリアＩおよび第２エリアＩＩを含む。図１４Ｂは、このステップが実行された後の概略断面構造図である。
【０１８４】
Ｓ１３３：エピタキシャル層の第１エリアの内側であってエピタキシャル層の上面に近い場所にＮ型ウェルを形成する。
【０１８５】
このステップは、具体的には以下の通りである。エピタキシャル層５２の第１エリアＩの内側であってエピタキシャル層の上面に近い場所にＮ型ドリフト領域が形成されるように、Ｎ型ウェル５７’を形成するために、イオン注入を通じて、エピタキシャル層５２の第１エリアＩの内側であってエピタキシャル層の上面に近い場所にＮ型ドーピング不純物を注入する。
【０１８６】
図１４Ｃは、このステップが実行された後の概略断面構造図である。
【０１８７】
Ｓ１３４：溝の主要部分を形成するために、Ｎ型ウェルをエッチングする。
【０１８８】
Ｎ型ウェル５７’内に溝の主要部分５３１を形成するために、シリコンエッチングプロセスを使用してＮ型ウェル５７’がエッチングされる。図１４Ｄは、このステップが実行された後の概略断面構造図である。
【０１８９】
Ｓ１３５：主要部分の側壁に第１フィールド酸化層を形成する。
【０１９０】
一例では、Ｓ１３５は、以下のステップを含む以下の実装で実現され得る。
【０１９１】
Ｓ１３５１：二酸化ケイ素を主要部分に充填する。
【０１９２】
熱成長または二酸化ケイ素堆積プロセスを使用して、主要部分５３１内に二酸化ケイ素１５０が充填される。図１４Ｅは、このステップが実行された後の概略断面構造図である。
【０１９３】
Ｓ１３５２：溝の主要部分の側壁に第１フィールド酸化層を形成するために、主要部分の中央エリアの二酸化ケイ素をエッチングする。
【０１９４】
このステップは、具体的には、主要部分５３１の側壁に第１フィールド酸化層５５１を形成するために、第１フィールド酸化層の厚さに基づいて、主要部分５３１の中央エリアの二酸化ケイ素１５０をエッチングするステップであり得る。
【０１９５】
なお、第１フィールド酸化層の厚さがパワー半導体デバイスの耐電圧性能を決定することに留意すべきである。したがって、第１フィールド酸化層の厚さは、製造されるパワー半導体デバイスの耐電圧性能に基づいて決定され得る。たとえば、第１フィールド酸化層の厚さは０．１ｕｍであり得る。
【０１９６】
Ｓ１３６：溝の突出部分を形成するために、側壁が第１フィールド酸化層で覆われた主要部分の底から基板に向かってエッチングする。
【０１９７】
このステップは、具体的には、溝の突出部分５３２を形成するために、側壁が第１フィールド酸化層で覆われた主要部分の底から基板に向かってエッチングするステップであり得る。なお、溝の突出部分５３２は、エピタキシャル層５２まで延在し得ることに、留意すべきである。
【０１９８】
なお、本出願のこの実施形態では、主要部分５３１および突出部分５３２が溝５３を形成することに留意すべきである。
【０１９９】
これに対応して、溝の主要部分５３１および突出部分５３２の外側に配置されたＮ型ウェル５７’は、ドリフト領域５７として使用される。
【０２００】
図１４Ｆは、このステップＳ１３６が実行された後の概略断面構造図である。
【０２０１】
Ｓ１３７：溝の底壁と基板との間にあり、溝の底壁のエリアに近いチャネルを形成する。
【０２０２】
このステップは、具体的には、以下の通りであり得る。突出部分５３２の底壁と基板５１との間にあり、溝５３２の底壁のエリアに近いＰ型ウェル領域５９を形成するために、突出部分５３２の底壁にＰ型ドーピングイオンが注入され、ここでＰ型ウェル領域は、パワー半導体デバイスのチャネル５９として使用される。
【０２０３】
図１４Ｇは、このステップが実行された後の概略断面構造図である。
【０２０４】
Ｓ１３８：突出部分の側壁に第２フィールド酸化層を形成し、突出部分の底壁にゲート酸化層を形成するために、溝の突出部分の内面に酸化層を形成する。
【０２０５】
突出部分５３２の底壁に形成された酸化層の機能は、ゲート酸化層である。ゲート酸化層の品質および厚さは、ゲート電極の閾値電圧にとって重要である。したがって、生成された酸化層の膜の品質を向上させるために、このステップは具体的には、熱成長プロセスを使用して突出部分５３２の内面に酸化層を形成するステップであり得る。熱成長プロセスを使用することにより、突出部分５３２の底および側壁に酸化層が形成され得る。突出部分５３２の底壁に形成された酸化層はゲート酸化層５６であり、突出部分５３２の側壁に形成された酸化層は第２フィールド酸化層５５２である。
【０２０６】
なお、本出願のこの実施形態では、ゲート酸化層の厚さが比較的薄いので、突出部分５３２の内面に形成された酸化層は薄層酸化層であることに留意すべきである。一般に、酸化層の厚さは、主要部分５３１の側壁を覆う第１フィールド酸化層の厚さよりも薄い。このように、第２フィールド酸化層の厚さは、第１フィールド酸化層の厚さよりも薄い。このように、パワー半導体デバイスの閾値電圧および耐電圧が満たされると、パワー半導体デバイスは比較的小さいオン抵抗を有することができる。
【０２０７】
図１４Ｈは、このステップが実行された後の概略断面構造図である。
【０２０８】
Ｓ１３９：ゲート電極を形成するために、溝内にゲート電極材料を充填する。
【０２０９】
このステップは、具体的には以下の通りである。溝５３内にポリシリコンゲート電極５４を形成するために、溝５３内にポリシリコンが充填される。なお、ポリシリコンが充填された後、マスク層の量を減らすために、ポリシリコンが充填された後に化学機械研磨プロセスを使用することにより、ポリシリコンがさらに研磨され得ることに、留意すべきである。
【０２１０】
なお、本出願のこの実施形態では、エピタキシャル層の厚さ方向に沿って形成されたゲート電極５４の幅は変化しなくてもよいことに、留意すべきである。別の例では、代わりに、エピタキシャル層の厚さ方向に沿ったゲート電極の幅は変化し得る。このように、エピタキシャル層の厚さ方向に沿って、ゲート電極５４は、第１部分と、第１部分から溝５３の底壁まで延在する第２部分とを含み、第１部分の幅は第２部分の幅よりも大きい。加えて、ゲート電極の第１部分は溝の主要部分５３１に配置され、ゲート電極の第２部分は溝の突出部分５３２に配置されている。
【０２１１】
図１４Ｉは、このステップが実行された後の概略断面構造図である。
【０２１２】
Ｓ１３１０：溝の両側のドリフト領域にそれぞれ第１Ｎ型ドレイン電極および第２Ｎ型ドレイン電極を形成する。
【０２１３】
このステップは、具体的には以下の通りであり得る。溝の両側のドリフト領域に第１Ｎ型ドレイン電極５８１および第２Ｎ型ドレイン電極５８２を形成するために、溝の両側のドリフト領域の表面にそれぞれ高濃度ドープＮ型ドーピングイオンが注入される。なお、具体例では、双方向耐電圧ＭＯＳ型スイッチデバイスを形成するために、第１Ｎ型ドレイン電極５８１および第２Ｎ型ドレイン電極５８２は、溝の両側に対称的に分布され得ることに留意すべきである。
【０２１４】
Ｓ１３１１：エピタキシャル層の第２エリアにＰ型ボディ電極を形成する。
【０２１５】
デバイスの小型化を実現するために、本出願の任意選択的な実施形態では、高濃度ドープＰ型ウェルを形成するためにエピタキシャル層５２の第２エリアの表面にＰ型ドーピングイオンが注入されてもよく、ここで高濃度ドープＰ型ウェルはＰ型ボディ電極５１０として使用される。なお、本出願のこの実施形態では、すべてのセルは、ボディ電極５１０によって囲まれたエリアに配置されることに留意すべきである。
【０２１６】
図５は、このステップが実行された後の概略断面構造図である。
【０２１７】
以上が、本出願の実施形態１によるパワー半導体デバイスの製造方法の具体的実装である。具体的実装では、パワー半導体デバイスの製造方法は、従来の分割トレンチゲートＭＯＳプロセスまたはモノリシック集積ＢＣＤプロセス技術に基づいて実現され得る。製造プロセスが単純であり、製造コストが安い。
【０２１８】
以上が、本出願の実施形態１によるパワー半導体デバイスおよびパワー半導体デバイスの製造方法の具体的実装である。加えて、セル間の電流均一性を改善するために、本出願は、パワー半導体デバイスおよびパワー半導体デバイスの製造方法の別の具体的実装をさらに提供する。詳細については、実施形態２を参照されたい。
【０２１９】
実施形態２
図１５は、本出願の実施形態２によるパワー半導体デバイスの概略上面図である。図１６は、本出願の実施形態２による、図１５の方向Ｉ−Ｉに沿ったパワー半導体デバイスの概略断面構造図である。図１７は、本出願の実施形態２による、図１５の方向ＩＩ−ＩＩに沿ったパワー半導体デバイスの概略断面構造図である。
【０２２０】
なお、実施形態２のパワー半導体デバイスのデバイス記号の概略図は、実施形態１のデバイス記号の概略図と同じであることに留意すべきである。簡潔にするために、記号の概略図は、本出願のこの実施形態には示されない。詳細については、実施形態１のデバイス記号の概略図を参照されたい。
【０２２１】
図１５から図１７に示されるように、本出願の実施形態２で提供されるパワー半導体デバイスは、
Ｐ型基板１７１と、
基板１７１の片側に配置されたＰ型エピタキシャル層１７２と、
エピタキシャル層１７２に配置された溝１７３であって、分離した島形状のＰ型ウェル領域１７４およびゲート電極１７５が溝１７３内に設けられ、溝１７３の側壁はフィールド酸化層１７６で覆われ、溝１７３の底壁の特定のエリアはゲート酸化層１７７で覆われ、特定のエリアは、溝１７３の底壁のゲート電極１７４の底の前方突起で覆われたエリアである、溝１７３と、
溝１７３の両側に配置されたＮ型ドリフト領域１７８であって、フィールド酸化層１７６およびドリフト領域１７８はセルの横方向に重複する、Ｎ型ドリフト領域１７８と、
溝１７３の両側のドリフト領域１７８に設けられた第１ドレイン電極１７９１および第２ドレイン電極１７９２であって、第１ドレイン電極１７９１および第２ドレイン電極１７９２はいずれのＮ型である、第１ドレイン電極１７９１および第２ドレイン電極１７９２と、
溝１７３の下に設けられたＰ型チャネル１７１０と
を含む。
【０２２２】
より多くのボディ電極を形成し、セルの電流平衡をさらに改善するために、本出願のこの実施形態では、デバイスは、Ｐ型ウェル領域１７４に形成されたボディ電極１７１１をさらに含み得る。ボディ電極１７１１は、Ｐ型ウェル領域１７４に形成され、Ｐ型ウェル領域１７４の外面に近い。ボディ電極１７１１のドーピング型はＰ型である。このように、ボディ電極は、ボディ電極を有するセルが形成されるように、各セル上に形成される。このようにして、セル間の電流平衡が改善され得る。
【０２２３】
加えて、デバイスの耐電圧性能を改善するために、本出願の任意選択的な実施形態では、Ｐ型ウェル領域１７４を包囲するフィールド酸化層１７６が設けられてもよい。
【０２２４】
なお、本出願のこの実施形態では、Ｐ型チャネル１７１０およびＰ型ウェル領域１７４は同時に形成されてもよく、Ｐ型チャネル１７１０およびＰ型ウェル領域１７４は一体に形成された構造であってもよく、エピタキシャル層の表面上の部分エリアにドーピングイオンを注入することによって形成されてもよいことに、留意すべきである。Ｐ型チャネル１７１０およびＰ型ウェル領域１７４は、エピタキシャル層の表面上の部分エリアにＰ型ドーピングイオンを注入することによって形成されたＰ型ウェル領域の異なる部分であると考えられてもよい。具体的実装は、パワー半導体デバイスの製造方法で詳細に説明される。
【０２２５】
エピタキシャル層の厚さ方向に沿ったゲート電極１７５の幅は同じであってもよい。別の例では、代わりに、エピタキシャル層の厚さ方向に沿ったゲート電極１７５の幅は異なってもよい。このように、エピタキシャル層の厚さ方向に沿って、ゲート電極１７５は、第１部分と、第１部分から溝１７３の底壁まで延在する第２部分とを含み、第１部分の幅は第２部分の幅よりも大きい。加えて、ゲート電極の第１部分は溝の主要部分１７３１に配置され、ゲート電極の第２部分は溝の突出部分１７３２に配置されている。別の例では、ゲート電極１７５は、多結晶シリコンゲート電極であってもよい。
【０２２６】
加えて、パワー半導体デバイスの双方向耐電圧を実現するために、一例では、第１ドレイン電極１７９１および第２ドレイン電極１７９２は、溝１７３の両側に対称的に分布される。
【０２２７】
本出願のこの実施形態では、エピタキシャル層の厚さ方向に沿った溝１７３の幅は同じであってもよい。このように、この例では、溝１７３の縦断面の形状は長方形である。このように、溝は、連続エッチングプロセスを使用して形成され得る。製造プロセスは比較的単純であり、製造コストは比較的安い。
【０２２８】
加えて、デバイスの耐電圧が保証される前提に基づいてデバイスの単位面積あたりのオン抵抗をさらに低減するために、本出願の任意選択的な実施形態では、代わりにエピタキシャル層の厚さ方向に沿った溝１７３の幅は異なってもよい。このように、この例では、溝１７３は凸状溝である。任意選択的な実施形態における半導体デバイスの構造は、図１８から図２０に示されている。
【０２２９】
図１８は、本出願の実施形態２による別のパワー半導体デバイスの概略上面図である。図１９は、本出願の実施形態２による、図１８の方向Ｉ−Ｉに沿った別のパワー半導体デバイスの概略断面構造図である。図２０は、本出願の実施形態２による、図１８の方向ＩＩ−ＩＩに沿った別のパワー半導体デバイスの概略断面構造図である。
【０２３０】
なお、図１８から図２０に示されるパワー半導体デバイスの構造は、図１５から図１７に示されるパワー半導体デバイスの構造といくつかの類似点を有することに留意すべきである。違いは、溝の形状のみである。簡潔にするために、本明細書ではその違いのみが説明される。
【０２３１】
図１８から図２０は、パワー半導体デバイスの概略構造図である。溝１７３は、主要部分１７３１と、主要部分１７３１から延在して基板１７１に向かって突出する突出部分１７３２とを含み得る。なお、主要部分１７３１の幅は、突出部分１７３２の幅よりも大きいことを、理解すべきである。溝１７３の構造は、以下のように理解されてもよい。溝は凸状溝であり、凸状溝の突出部分は基板に向かって突出し、凸状溝の開口部はエピタキシャル層の上面に面している。
【０２３２】
溝１７３が凸状溝であるとき、相応に、フィールド酸化層１７６は、主要部分１７３１の側壁に沿った第１フィールド酸化層１７６１と、突出部分１７３２の側壁に沿った第２フィールド酸化層１７６２とを含み得る。加えて、半導体デバイスのオン抵抗を低減するために、第１フィールド酸化層１７６１の厚さは、第２フィールド酸化層１７６２の厚さよりも大きい。
【０２３３】
加えて、溝１７３が凸状溝であるとき、相応に、Ｎ型ドリフト領域１７８は、溝の主要部分１７３１および突出部分１７３２の外側に配置される。
【０２３４】
なお、本出願のこの実施形態では、第１フィールド酸化層１７６１は、酸化物堆積プロセスを使用して二酸化ケイ素を堆積することによって形成され得ることに、留意すべきである。第２フィールド酸化層１７６２は、熱酸化方式で生成されてもよい。
【０２３５】
具体例では、第２フィールド酸化層１７６２およびゲート酸化層１７７は同時に形成されてもよい。
【０２３６】
以上が、本出願の実施形態２によるパワー半導体デバイスの具体的実装である。この具体的実装では、パワー半導体デバイスは、実施形態１で提供されたパワー半導体デバイスの有益な効果を有するのみならず、セル間の比較的良好な電流平衡も有する。
【０２３７】
本出願の実施形態２のパワー半導体デバイスの技術的効果を検証するために、本出願のこの実施形態のデバイスの構造および性能パラメータが、半導体ＴＣＡＤツール（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｄｅｖｉｃｅ  ｔｅｃｈｎｏｌｏｇｙ  ｃｏｍｐｕｔｅｒ  ａｉｄｅｄ  ｄｅｓｉｇｎ  ｔｏｏｌ、半導体デバイス技術コンピュータ支援設計ツール）を使用してシミュレーションされる。
【０２３８】
シミュレーション実験は、２８Ｖの双方向ブロッキング電圧を有するトレンチゲート横型ＭＯＳ型半導体デバイスに基づいている。図２１および表３は、デバイスのセル構造パラメータを示す。
【０２３９】
７ｘ１０１９の濃度を有するＰ型基板上に、デバイスボディを形成するために、８ｘ１０１５のドーピング濃度および２ｕｍの厚さ「３」（ここでの３は表３の番号３である）を有するＰ型エピタキシャル層が設定される。溝の第１部分の幅「７」（ここでの７は表３の番号７である）は０．４ｕｍであり、溝の第１部分の深さ「９」（ここでの９は表３の番号９である）は０．２ｕｍである。溝の第２部分の幅「６」（ここでの６は表３の番号６である）は０．３ｕｍであり、深さ「８」（ここでの８は表３の番号８である）は０．２ｕｍである。デバイスボディの表面で、８ｘ１０１６の濃度を有するＮ型ドリフト領域は、それぞれ溝の両側に設けられており、深さ「４」（ここでの５は表３の番号５である）は０．５ｕｍであり、横幅「５」（ここでの５は表５の番号７である）は０．５ｕｍである。第１のドーピング型のＰ型ウェル領域の濃度は１．７ｘ１０１７であり、深さ「１０」（ここでの１０は表３の番号１０である）は０．９ｕｍである。フィールド酸化層の厚さ「１１」（ここでの１１は表３の番号１１である）は５００Åに設定され、ゲート酸化層の厚さは１２０Åに設定される。デバイスのチャネル長は基本的に溝の第２部分の幅に等しく、０．３ｕｍである。デバイスの閾値電圧は、ゲート酸化層の厚さ、および第１のドーピング型のＰ型ウェル領域の濃度に依存する。デバイスの破壊電圧およびオン抵抗は、Ｎ型ドリフト領域の濃度、深さ、および長さ、フィールド酸化層の厚さ、ならびに溝の深さによって決定される。
【０２４０】
【表３】
2021518992.tif 000005
【０２４１】
図２２Ａおよび図２２Ｂは、実施形態２によるデバイスの破壊電圧のシミュレーション曲線図である。ゲート電極の電位、チャネル（ボディ）の電位、および第２ドレイン電極の電位がすべて低電気レベルであるとき、第１ドレイン電極の電圧は０Ｖから徐々に増加し、第１ドレイン電極１７９１の電流が徐々に読み取られる。第１ドレイン電極１７９１の急激に増加した電流に対応する第１ドレイン電極１７９１の電圧は、デバイスの第１ドレイン電極１７９１から第２ドレイン電極１７９２への破壊電圧である。図２２Ａに示されるように、デバイスの順方向耐電圧、すなわち第１ドレイン電極１７９１から第２ドレイン電極１７９２への破壊電圧は、２９Ｖである。同様に、図２２Ｂに示されるように、デバイスの逆方向耐電圧、すなわち第２ドレイン電極１７９２から第１ドレイン電極１７９１への破壊電圧は、２９Ｖである。
【０２４２】
図２３は、本発明の実施形態２のデバイスの閾値電圧のシミュレーション曲線図である。チャネル領域１７１０および第２ドレイン電極１７９２の両方を低電気レベルに接続し、第１ドレイン電極１７９１を固定電圧１Ｖに接続し、ゲート電極の電圧を０Ｖから徐々に増加し、第１ドレイン電極１７９１の電流が徐々に読み取られる。第１ドレイン電極１７９１の急激に増加した電流に対応するゲート電極の電圧はデバイスのターンオン閾値電圧であり、閾値電圧のシミュレーション結果は１．５Ｖである。
【０２４３】
本発明の実施形態２は、２８Ｖの双方向ブロッキング電圧を有するゲート横型ＭＯＳ型半導体デバイスのオン抵抗に関する測定（シミュレーション計算）実験をさらに提供する。測定（シミュレーション計算）実験のシミュレーション条件は、以下の通りである。チャネルおよび第２ドレイン電極１７９２の両方を低電気レベルに接続し、ゲート電極の電圧を固定値３．６Ｖまたは５Ｖとする。第１ドレイン電極１７９１の電圧および電流のＩ−Ｖ特性がシミュレーションされ、第１ドレイン電極１７９１から第２ドレイン電極１７９２までのデバイスのオン抵抗が、式Ｒ＝Ｖ／Ｉを使用して計算される。シミュレーション計算結果は、図２４に示されている。デバイスの単位面積あたりのオン抵抗は、ゲート電極の駆動電圧が５Ｖのときは９．５ｍΩ．ｍｍ２であり、ゲート電極の駆動電圧が３．６Ｖのときは１２ｍΩ．ｍｍ２である。
【０２４４】
上記のシミュレーション実験結果から、本出願の実施形態２で提供されるパワー半導体デバイスの単位面積あたりのオン抵抗が大幅に低減されることがわかる。効果をさらに検証するために、以下の実験データが使用され得る。ゲート電極駆動電圧が３．６Ｖのとき、業界の商業用途に最善である３０Ｖの双方向ブロッキング電圧を有する従来の横型ＭＯＳデバイスの単位面積あたりのオン抵抗は、１９ｍΩ．ｍｍ２である。本出願の実施形態２のパワー半導体デバイスの単位面積あたりのオン抵抗は１２ｍΩ．ｍｍ２であり、業界の商業用途に最善のものよりも３７％低い。
【０２４５】
加えて、本出願の実施形態２で提供されるパワー半導体デバイスのスイッチング速度も比較的速い。
【０２４６】
実施形態２で提供されるパワー半導体デバイスの特定の構造に基づき、本出願の一実施形態は、パワー半導体デバイスの製造方法の具体的実装をさらに提供する。
【０２４７】
図２５は、本出願の実施形態２によるパワー半導体デバイスの製造方法の概略フローチャートである。図２６Ａから図２６Ｉは、本出願の実施形態２によるパワー半導体デバイスの製造方法の一連の製造手順に対応する概略構造図である。
【０２４８】
図２５に示されるように、本出願の実施形態２で提供されるパワー半導体デバイスの製造方法は、以下のステップを含む。
【０２４９】
Ｓ２５１：Ｐ型基板を提供する。
【０２５０】
本出願のこの実施形態では、Ｐ型基板１７１はシリコン基板である。図２６Ａは、Ｐ型基板の概略断面構造図である。
【０２５１】
Ｓ２５２：Ｐ型基板の上にＰ型エピタキシャル層を形成し、エピタキシャル層は、第１エリアと、第１エリアの外側の第２エリアとを含む。
【０２５２】
このステップは、具体的には以下の通りである。特定のドーピング濃度を有するＰ型エピタキシャル層１７２を、Ｐ型基板１７１上で成長させる。
【０２５３】
Ｐ型エピタキシャル層１７２は、デバイスボディとして使用され得る。Ｐ型エピタキシャル層１７２は、第１エリアＩと、第１エリアの両側に配置された第２エリアＩＩとを含む。図２６Ｂは、このステップが実行された後の概略断面構造図である。
【０２５４】
Ｓ２５３：Ｐ型ウェル領域およびＮ型ウェル領域をそれぞれ形成するために、イオン注入を通じて、エピタキシャル層の第１エリアおよび第２エリアにそれぞれＰ型ドーピング不純物およびＮ型ドーピング不純物を注入し、ここでＰ型ウェル領域は、第１部分と、第１部分から第２ウェル領域の底まで延在する第２部分とを含み、Ｐウェル領域の第１部分は、第１領域と、第１領域を包囲する第２領域とを含む。
【０２５５】
このステップは、具体的には以下の通りである。Ｐ型ウェル領域２７１を形成するために、イオン注入を通じて、エピタキシャル層１７２の第１エリアＩの表面にＰ型ドーピング不純物がまず注入され、次にＮ型ウェル領域１７８’を形成するために、イオン注入を通じて、エピタキシャル層１７２の第２エリアＩＩにＮ型ドーピング不純物が注入される。Ｐ型ウェル領域２７１は、互いに対向する第１部分２７１１および第２部分２７１２を含み、第１部分２７１１は第２部分２７１２の上に配置されている。第１部分２７１１は、第１エリアＳ１と、第１エリアＳ１を包囲する第２エリアＳ２とを含む。
【０２５６】
図２６Ｃは、このステップが実行された後の概略断面構造図であり、図２６Ｄは、このステップが実行された後の概略構造上面図である。
【０２５７】
Ｓ２５４：Ｐ型ウェル領域の第１部分の第２エリア、および第２エリアの側のＮ型ウェル領域の事前設定範囲に、溝を形成する。
【０２５８】
製造プロセスを簡略化し、製造コストを削減するために、任意選択的な例として、Ｓ２５４の具体的実装は、
Ｐ型ウェル領域の第１部分２７１１の第２エリアＳ２、および第２エリアＳ２の側のＮ型ウェル領域１７８’の事前設定範囲に溝１７３を形成するために、Ｐ型ウェル領域の第１部分２７１１の第２エリアＳ２、および第２エリアＳ２の側のＮ型ウェル領域１７８’の事前設定範囲をエッチングするステップ
を具体的に含み得る。
【０２５９】
これに対応して、溝１７３の外側に配置されたＮ型ウェル領域１７８’は、ドリフト領域１７８として使用される。Ｐ型ウェル領域２７１の第２部分２７１２は、チャネル１７１０として形成される。
【０２６０】
図２６Ｅは、このステップが実行された後の概略断面構造図である。
【０２６１】
Ｓ２５５：溝の側壁にフィールド酸化層を形成する。
【０２６２】
一例では、Ｓ２２５は、以下のステップを含む以下の実装で実現され得る。
【０２６３】
Ｓ２５５１：二酸化ケイ素を溝１７３に充填する。
【０２６４】
熱成長または二酸化ケイ素堆積プロセスを使用して、主要部分５３１内に二酸化ケイ素２７２が充填される。図２６Ｆは、このステップが実行された後の概略断面構造図である。
【０２６５】
Ｓ２５５２：溝１７３の側壁にフィールド酸化層１７６を形成するために、フィールド酸化層の厚さに基づいて、溝１７３の中央エリアに近い二酸化ケイ素２７２をエッチングする。
【０２６６】
このステップは、具体的には、溝１７３の側壁にフィールド酸化層１７６を形成するために、フィールド酸化層の厚さに基づいて、溝１７３の中央エリアの二酸化ケイ素２７２をエッチングするステップであり得る。図２６Ｇは、このステップが実行された後の概略断面構造図である。
【０２６７】
なお、フィールド酸化層の厚さがパワー半導体デバイスの耐電圧性能を決定することに留意すべきである。一例では、酸化層の厚さは０．１ｕｍであり得る。
【０２６８】
Ｓ２５６：溝の底壁の特定のエリアにゲート酸化層を形成し、溝の底壁の特定のエリアは、溝の底壁に形成されるゲート電極の底壁の前方突起によって覆われたエリアである。
【０２６９】
ゲート酸化層１７７の品質を向上させるために、このステップでは、ゲート酸化層１７７は、熱酸化プロセスを使用して、溝１７３の底に形成されてもよい。図２６Ｈは、このステップが実行された後の概略断面構造図である。
【０２７０】
Ｓ２５７：ゲート電極１７５を形成するために、底がゲート酸化層１７７で覆われた溝１７３にゲート電極材料を充填する。
【０２７１】
一例では、ポリシリコンゲート電極１７５を形成するために、底がゲート酸化層で覆われた第２の溝にポリシリコン材料が充填されてもよい。
【０２７２】
図２６Ｉは、このステップが実行された後の概略断面構造図である。
【０２７３】
Ｓ２５８：溝の両側のドリフト領域にそれぞれ第１ドレイン電極および第２ドレイン電極を形成し、第１ドレイン電極および第２ドレイン電極のドーピング型はＮ型である。
【０２７４】
このステップは、具体的には以下の通りであり得る。溝１７３の両側のドリフト領域１７８に第１Ｎ型ドレイン電極１７９１および第２Ｎ型ドレイン電極１７９２を形成するために、溝１７３の両側のドリフト領域１７８の表面にそれぞれ高濃度ドープＮ型ドーピングイオンが注入される。なお、具体例では、双方向耐電圧ＭＯＳ型スイッチデバイスを形成するために、第１Ｎ型ドレイン電極１７９１および第２Ｎ型ドレイン電極１７９２は、溝の両側に対称的に分布され得ることに留意すべきである。図１６は、このステップが実行された後の概略断面構造図である。
【０２７５】
Ｓ２５９：Ｐ型ウェル領域の第１部分の第１エリアにボディ電極を形成する。
【０２７６】
デバイスの小型化を実現し、デバイスの電流平衡を高めるために、本出願の任意選択的な実施形態では、高濃度ドープＰ型ウェルを形成するためにＰ型ウェル領域２７１の第１部分２７１１の第１エリアｓ１の表面にＰ型ドーピングイオンが注入されてもよく、ここで高濃度ドープＰ型ウェルは、Ｐ型ボディ電極１７１１として使用される。
【０２７７】
図１７は、このステップが実行された後の概略断面構造図である。
【０２７８】
以上が、本出願の実施形態２によるパワー半導体デバイスの製造方法の具体的実装である。
【０２７９】
本出願の任意選択的な実施形態として、デバイスのオン抵抗をさらに低減するために、本出願は、パワー半導体デバイスの製造方法の別の任意選択的な実装をさらに提供する。図２７から図２８Ｆを参照されたい。
【０２８０】
図２７に示されるように、本出願のこの実施形態で提供されるパワー半導体デバイスの製造方法の別の実装は、以下のステップを含む。
【０２８１】
Ｓ２７１からＳ２７３は、Ｓ２５１からＳ２５３と同じである。簡潔にするために、詳細はここで再び説明されない。
【０２８２】
Ｐ型ウェル領域２７１の第１部分２７１１は、第１小部分２７１１１と、第１小部分２７１１１から第２ウェル領域の底まで延在する第２小部分２７１１２とを含み得る。Ｐ型ウェル領域２７１の第１部分２７１１の第１小部分２７１１１は、第１領域と、第１領域を包囲する第２領域とを含む。図２８Ａは、Ｐ型ウェル領域が形成された後の概略断面構造図である。
【０２８３】
Ｓ２７４：Ｐ型ウェル領域の第１部分の第１小部分２７１１１の第２エリア、および第２エリアの側のＮ型ウェル領域１７８’の事前設定範囲に溝の主要部分１７３１を形成するために、Ｐ型ウェル領域の第１部分の第１小部分２７１１１の第２エリア、および第２エリアの側のＮ型ウェル領域１７８’の事前設定範囲をエッチングする。
【０２８４】
図２８Ｂは、このステップが実行された後の概略断面構造図である。
【０２８５】
Ｓ２７５：主要部分の側壁に第１フィールド酸化層を形成する。
【０２８６】
一例では、Ｓ２７５は、以下のステップを含む以下の実装で実現され得る。
【０２８７】
Ｓ２７５１：二酸化ケイ素２８１を溝の主要部分１７３１に充填する。
【０２８８】
図２８Ｃは、このステップが実行された後の概略断面構造図である。
【０２８９】
Ｓ２７５２：溝の主要部分の側壁に第１フィールド酸化層を形成するために、主要部分の中央エリアの二酸化ケイ素をエッチングする。
【０２９０】
Ｓ２７６：溝の突出部分を形成するために、側壁が第１フィールド酸化層で覆われた主要部分の底から基板に向かってエッチングする。
【０２９１】
このステップは、具体的には、溝の突出部分１７３２を形成するために、側壁が第１フィールド酸化層で覆われた主要部分の底から基板に向かってエッチングするステップであり得る。なお、溝の突出部分１７３２は、エピタキシャル層１７２まで延在し得ることに、留意すべきである。
【０２９２】
なお、本出願のこの実施形態では、主要部分１７３１および突出部分１７３２が溝１７３を形成することに留意すべきである。
【０２９３】
これに対応して、溝の主要部分１７３１および突出部分１７３２の外側に配置されたＮ型ウェル領域１７８’は、ドリフト領域１７８として使用される。
【０２９４】
図２８Ｄは、このステップが実行された後の概略断面構造図である。
【０２９５】
Ｓ２７７：突出部分１７３２の側壁に第２フィールド酸化層１７６２を形成し、突出部分１７３２の底壁にゲート酸化層１７７を形成するために、溝の突出部分１７３２の内面に酸化層を形成する。
【０２９６】
突出部分１７３２の底壁に形成された酸化層の機能は、ゲート酸化層である。ゲート酸化層の品質および厚さは、ゲート電極の閾値電圧にとって重要である。したがって、生成された酸化層の膜の品質を向上させるために、このステップは具体的には、熱成長プロセスを使用して突出部分１７３２の内面に酸化層を形成するステップであり得る。熱成長プロセスを使用することにより、突出部分１７３２の底および側壁に酸化層が形成され得る。突出部分１７３２の底壁に形成された酸化層はゲート酸化層１７７であり、突出部分１７３２の側壁に形成された酸化層は第２フィールド酸化層１７６２である。
【０２９７】
なお、本出願のこの実施形態では、ゲート酸化層の厚さが比較的薄いので、突出部分１７３２の内面に形成された酸化層は薄層酸化層であることに留意すべきである。一般に、酸化層の厚さは、主要部分１７３１の側壁を覆う第１フィールド酸化層１７６１の厚さよりも薄い。このように、第２フィールド酸化層１７６２の厚さは、第１フィールド酸化層１７６１の厚さよりも薄い。このように、パワー半導体デバイスの閾値電圧および耐電圧が満たされると、パワー半導体デバイスは比較的小さいオン抵抗を有することができる。
【０２９８】
図２８Ｅは、このステップが実行された後の概略断面構造図である。
【０２９９】
Ｓ２７８：ゲート電極を形成するために、ゲート酸化層で覆われた溝にゲート電極材料を充填する。
【０３００】
一例では、ポリシリコンゲート電極１７５を形成するために、ゲート酸化層で覆われた溝１７３にポリシリコン材料が充填されてもよい。
【０３０１】
図２８Ｆは、このステップが実行された後の概略断面構造図である。
【０３０２】
Ｓ２７９からＳ２７１０は、Ｓ２５７からＳ２４８と同じである。簡潔にするために、詳細はここで再び説明されない。
【０３０３】
この例を使用して形成されたパワー半導体デバイスの構造は、図１８から図２０に示されている。
【０３０４】
以上が、本出願の実施形態２で提供されるパワー半導体デバイスの２つの任意選択的な例の具体的実装である。
【０３０５】
なお、上記の実施形態１および実施形態２で提供されるパワー半導体デバイスおよびパワー半導体デバイスの製造方法の具体的実装では、基板のドーピング型がＰ型である例が説明のために使用されていることに留意すべきである。実際、本出願のこの実施形態は、基板のドーピング型を限定するものではない。本出願の代替実施形態として、基板のドーピング型はＮ型であってもよい。基板がＮ型基板であるとき、基板上のエピタキシャル層、ドリフト領域、第１ドレイン電極、第２ドレイン電極、チャネル、およびボディ電極のドーピング型もまた、相応に変更される必要がある。
【０３０６】
加えて、実施形態２は、実施形態１で使用されたものと同じパッケージング構造を使用してもよい。したがって、実施形態２のパワー半導体デバイスの最終デバイス製品のパッケージング構造は、図７および図８にも示され得る。
【０３０７】
以上が、本出願のこの実施形態によるパワー半導体デバイスおよびパワー半導体デバイスの製造方法の具体的実装である。
【０３０８】
実施形態で提供される半導体デバイスに基づき、図３４に示されるように、本出願は、端末装置９００をさらに提供する。端末装置は、パワー半導体デバイス９０１およびコントローラ９０２を含み、パワー半導体デバイス９０１は上記の可能な実装のいずれか１つによるパワー半導体デバイス９０１であり、コントローラ９０２は、パワー半導体デバイス９０１のオンおよび／またはオフを制御するように構成されている。以上が、本出願のこの実施形態によるパワー半導体デバイスの具体的実装である。
【符号の説明】
【０３０９】
５０  セル
５１  Ｐ型基板
５２  Ｐ型エピタキシャル層
５３  溝
５４  ポリシリコンゲート電極
５５  フィールド酸化層
５６  ゲート酸化層
５７  Ｎ型ドリフト領域
５７’  Ｎ型ウェル
５９  Ｐ型チャネル、Ｐ型ウェル領域、チャネル領域
８１  チップ
８２  バックコート
１２１  ゲート電極
１２２  ゲート電極
１３１  ドレイン電極
１３２  ドレイン電極
１５０  二酸化ケイ素
１７１  Ｐ型基板
１７２  Ｐ型エピタキシャル層
１７３  溝
１７４  Ｐ型ウェル領域、ゲート電極
１７５  ポリシリコンゲート電極
１７６  フィールド酸化層
１７７  ゲート酸化層
１７８  Ｎ型ドリフト領域
１７８’  Ｎ型ウェル領域
２７１  Ｐ型ウェル領域
２７２  二酸化ケイ素
２８１  二酸化ケイ素
５１０  Ｐ型ボディ電極
５３１  主要部分
５３２  突出部分、溝
５５１  第１フィールド酸化層
５５２  第２フィールド酸化層
５８１  第１Ｎ型ドレイン電極
５８２  第２Ｎ型ドレイン電極
８１１  はんだボール
９００  端末装置
９０１  パワー半導体デバイス
９０２  コントローラ
１７１０  Ｐ型チャネル、チャネル領域
１７１１  Ｐ型ボディ電極
１７３１  主要部分
１７３２  突出部分
１７６１  第１フィールド酸化層
１７６２  第２フィールド酸化層
１７９１  第１Ｎ型ドレイン電極
１７９２  第２Ｎ型ドレイン電極
２７１１  第１部分
２７１２  第２部分
２７１１１  第１小部分
２７１１２  第２小部分
Ｓ１  第１エリア
Ｓ２  第２エリア
【図１】
2021518992.tif 000006
【図２】
2021518992.tif 000007
【図３Ａ】
2021518992.tif 000008
【図３Ｂ】
2021518992.tif 000009
【図４】
2021518992.tif 000010
【図５】
2021518992.tif 000011
【図６】
2021518992.tif 000012
【図７】
2021518992.tif 000013
【図８】
2021518992.tif 000014
【図９】
2021518992.tif 000015
【図１０Ａ】
2021518992.tif 000016
【図１０Ｂ】
2021518992.tif 000017
【図１１】
2021518992.tif 000018
【図１２】
2021518992.tif 000019
【図１３】
2021518992.tif 000020
【図１４Ａ】
2021518992.tif 000021
【図１４Ｂ】
2021518992.tif 000022
【図１４Ｃ】
2021518992.tif 000023
【図１４Ｄ】
2021518992.tif 000024
【図１４Ｅ】
2021518992.tif 000025
【図１４Ｆ】
2021518992.tif 000026
【図１４Ｇ】
2021518992.tif 000027
【図１４Ｈ】
2021518992.tif 000028
【図１４Ｉ】
2021518992.tif 000029
【図１５】
2021518992.tif 000030
【図１６】
2021518992.tif 000031
【図１７】
2021518992.tif 000032
【図１８】
2021518992.tif 000033
【図１９】
2021518992.tif 000034
【図２０】
2021518992.tif 000035
【図２１】
2021518992.tif 000036
【図２２Ａ】
2021518992.tif 000037
【図２２Ｂ】
2021518992.tif 000038
【図２３】
2021518992.tif 000039
【図２４】
2021518992.tif 000040
【図２５】
2021518992.tif 000041
【図２６Ａ】
2021518992.tif 000042
【図２６Ｂ】
2021518992.tif 000043
【図２６Ｃ】
2021518992.tif 000044
【図２６Ｄ】
2021518992.tif 000045
【図２６Ｅ】
2021518992.tif 000046
【図２６Ｆ】
2021518992.tif 000047
【図２６Ｇ】
2021518992.tif 000048
【図２６Ｈ】
2021518992.tif 000049
【図２６Ｉ】
2021518992.tif 000050
【図２７】
2021518992.tif 000051
【図２８Ａ】
2021518992.tif 000052
【図２８Ｂ】
2021518992.tif 000053
【図２８Ｃ】
2021518992.tif 000054
【図２８Ｄ】
2021518992.tif 000055
【図２８Ｅ】
2021518992.tif 000056
【図２８Ｆ】
2021518992.tif 000057
【図２９Ａ】
2021518992.tif 000058
【図２９Ｂ】
2021518992.tif 000059
【図３０Ａ】
2021518992.tif 000060
【図３０Ｂ】
2021518992.tif 000061
【図３１Ａ】
2021518992.tif 000062
【図３１Ｂ】
2021518992.tif 000063
【図３２Ａ】
2021518992.tif 000064
【図３２Ｂ】
2021518992.tif 000065
【図３３】
2021518992.tif 000066
【図３４】
2021518992.tif 000067
【手続補正書】
【提出日】令和2年10月27日(2020.10.27)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
加えて、パワー半導体デバイスでは、内部縦型フィールドプレート（縦型フィールド酸化層）を形成するために、エピタキシャル層（デバイスボディ）の内部にフィールド酸化層が設けられる。パワー半導体デバイスのドリフト領域およびエピタキシャル層は、内部縦型ＰＮ接合（内部縦型ダイオード）を形成する。したがって、本出願では、内部縦型フィールドプレートおよび内部縦型ＰＮ接合を使用するダブルＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ、表面電界緩和）技術が使用され、チップ面積を大幅に低減する。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７２
【補正方法】変更
【補正の内容】
【００７２】
加えて、パワー半導体デバイスでは、内部縦型フィールドプレート（縦型フィールド酸化層）を形成するために、エピタキシャル層（デバイスボディ）の内部にフィールド酸化層が設けられる。パワー半導体デバイスのドリフト領域およびエピタキシャル層は、内部縦型ＰＮ接合（内部縦型ダイオード）を形成する。したがって、本出願では、内部縦型フィールドプレートおよび内部縦型ＰＮ接合を使用するダブルＲＥＳＵＲＦ（Ｒｅｄｕｃｅｄ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ、表面電界緩和）技術が使用され、チップ面積を大幅に低減する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正の内容】
【００８８】
２つのＭＯＳデバイスのソース電極１１は互いに短絡されており、ゲート電極１２１およびゲート電極１２２は短絡されている。２つのドレイン電極１３１および１３２は、それぞれデバイスの入力端および出力端として使用される。制御信号は、ゲート電極１２１およびゲート電極１２２を使用することにより、同時にオンまたはオフされるように２つのＭＯＳデバイスのチャネルを制御する。チャネルがオフになると、２つのＭＯＳデバイスのドレイン電極１３１および１３２は、双方向ブロッキング耐電圧を実現する（双方向ブロッキング耐電圧とは、２つのドレイン電極１３１および１３２のうちのどちらが電源の正極に接続されているか、またはどちらが電源の負極に接続されているかにかかわらず、ブロッキング耐電圧が実現され得ることを意味する）。チャネルがオンになると、電流は、一方のＭＯＳのドレイン電極１３１から他方のＭＯＳのドレイン電極１３２に流れ、電流経路は図１の矢印によって示されている。デバイスの合計オン抵抗は、単一のＭＯＳデバイスの２倍である（単一のＭＯＳデバイスのオン抵抗は、ドリフト領域のオン抵抗Ｒｄｒｉｆｔ、チャネル抵抗Ｒｃｈ、およびソース電極抵抗Ｒｓｏｕｒｃｅの合計である）。このパワー半導体デバイスの明らかな欠点は、以下の通りである。１．オン状態で、電流は回路内の２つのＭＯＳチャネルを流れ、チャネル抵抗が大きい。２．デバイスのソース電極エリアの面積は、デバイスのオン抵抗を増加させないだけでなく、チップ面積も無駄にする。３．表面フィールドプレート技術では、ドリフト領域の横幅は破壊電圧によって制限され、ドリフト領域がセルサイズ全体の大きな割合を占める。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００９１
【補正方法】変更
【補正の内容】
【００９１】
パワー半導体デバイスの単位面積あたりのオン抵抗を低減し、チップ面積を低減するために、本出願では、溝ゲート構造が使用され、溝の底にチャネルが設けられ、縦型フィールドプレートおよび縦型ＰＮ接合を使用するダブル縦型ＲＥＳＵＲＦ技術が使用されて、セルのドリフト領域サイズを縮小してドリフト領域濃度を増加させるという目的を達成し、これにより、セルサイズを縮小してドリフト領域抵抗を低減する効果を得る。言い換えると、本出願では、低オン抵抗および高信頼性を有する双方向耐電圧ＭＯＳ型スイッチデバイスを実現するために、従来の低コスト製造技術が使用される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１０９
【補正方法】変更
【補正の内容】
【０１０９】
なお、本開示のこの実施形態は、パワー半導体デバイスに制限を課すことに留意すべきである。たとえば、パワー半導体は、基板およびエピタキシャル層を含む。エピタキシャル層は、溝、チャネル、およびドリフト領域を有する。ドリフト領域は、第１ドレイン電極および第２ドレイン電極を有する。溝内にはゲート電極が設けられ、溝の内壁とゲート電極の外壁との間には酸化層がある。これは、パワー半導体デバイス内に配置されたセルの構造に対する制限として理解され得る。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１２０
【補正方法】変更
【補正の内容】
【０１２０】
加えて、パワー半導体デバイスでは、内部縦型フィールドプレート（縦型フィールド酸化層）を形成するために、エピタキシャル層（デバイスボディ）の内部にフィールド酸化層が設けられる。パワー半導体デバイスのドリフト領域５７およびエピタキシャル層５２は、内部縦型ＰＮ接合（内部縦型ダイオード）を形成する。本出願では、内部縦型フィールドプレートおよび内部縦型ＰＮ接合を使用するダブルＲＥＳＵＲＦ技術が使用され、チップ面積を大幅に低減する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１２９
【補正方法】変更
【補正の内容】
【０１２９】
本開示の実装では、溝の断面形状が何であれ、溝内には１つのゲート電極のみがあり得る。ゲート電極の外側壁と溝の内側壁との間、およびゲート電極の底と溝の溝底との間には、酸化層がある。一般に、酸化層の材料は二酸化ケイ素である。なお、ゲート電極の底が溝の溝底に面していることに、留意すべきである。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１６４
【補正方法】変更
【補正の内容】
【０１６４】
加えて、本出願で提供されるパワー半導体デバイスは、縦型フィールドプレートおよび内部縦型ダイオード構造を使用するデュアルＲＥＳＵＲＦ技術に基づいており、チップ面積を大幅に削減する。性能に関しては、スイッチング速度が速く、パワー半導体デバイスが過電圧保護デバイスとして機能するとき、セキュリティが高い。信頼性に関しては、本開示では、出力段およびゲート電極の耐電圧は、デバイスの順方向／逆方向耐電圧と同じである。ゲート酸化層の劣化または破壊の信頼性リスクはない。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１７０
【補正方法】変更
【補正の内容】
【０１７０】
加えて、本出願の実施形態１は、２８Ｖの双方向ブロッキング電圧を有するトレンチ溝−ゲート横型ＭＯＳ型半導体デバイスの閾値電圧シミュレーション実験をさらに提供する。シミュレーション曲線は、図１１に示されている。シミュレーション実験の条件は、以下の通りである。チャネル領域５９および第２ドレイン電極５８２の両方を低電気レベルに接続し、第１ドレイン電極５８１を固定電圧１Ｖに接続し、ゲート電極の電圧を０Ｖから徐々に増加し、第１ドレイン電極５８１の電流が徐々に読み取られる。第１ドレイン電極５８１の急激に増加した電流に対応するゲート電極の電圧はデバイスのターンオン閾値電圧であり、閾値電圧のシミュレーション結果は１．５Ｖである。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１７１
【補正方法】変更
【補正の内容】
【０１７１】
本開示の実施形態１は、２８Ｖの双方向ブロッキング電圧を有するゲート横型ＭＯＳ型半導体デバイスのオン抵抗に関する測定（計算）実験をさらに提供する。測定（計算）実験のシミュレーション条件は、以下の通りである。チャネルおよび第２ドレイン電極５８２の両方を低電気レベルに接続し、ゲート電極の電圧を固定値３．６Ｖまたは５Ｖとする。第１ドレイン電極５８１の電圧および電流のＩ−Ｖ特性をシミュレーションし、第１ドレイン電極５８１から第２ドレイン電極５８２までのデバイスのオン抵抗が、式Ｒ＝Ｖ／Ｉを使用して計算される。シミュレーション計算結果は、図１２に示されている。デバイスの単位面積あたりのオン抵抗は、ゲート電極の駆動電圧が５Ｖのときは８．５ｍΩ．ｍｍ２であり、ゲート電極の駆動電圧が３．６Ｖのときは１０ｍΩ．ｍｍ２である。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０２３９
【補正方法】変更
【補正の内容】
【０２３９】
７ｘ１０１９の濃度を有するＰ型基板上に、デバイスボディを形成するために、８ｘ１０１５のドーピング濃度および２ｕｍの厚さ「３」（ここでの３は表３の番号３である）を有するＰ型エピタキシャル層が設定される。溝の第１部分の幅「７」（ここでの７は表３の番号７である）は０．４ｕｍであり、溝の第１部分の深さ「９」（ここでの９は表３の番号９である）は０．２ｕｍである。溝の第２部分の幅「６」（ここでの６は表３の番号６である）は０．３ｕｍであり、深さ「８」（ここでの８は表３の番号８である）は０．２ｕｍである。デバイスボディの表面で、８ｘ１０１６の濃度を有するＮ型ドリフト領域は、それぞれ溝の両側に設けられており、深さ「４」（ここでの４は表３の番号４である）は０．５ｕｍであり、横幅「１」（ここでの１は表３の番号１である）は０．５ｕｍである。第１のドーピング型のＰ型ウェル領域の濃度は１．７ｘ１０１７であり、深さ「１０」（ここでの１０は表３の番号１０である）は０．９ｕｍである。フィールド酸化層の厚さ「１１」（ここでの１１は表３の番号１１である）は５００Åに設定され、ゲート酸化層の厚さは１２０Åに設定される。デバイスのチャネル長は基本的に溝の第２部分の幅に等しく、０．３ｕｍである。デバイスの閾値電圧は、ゲート酸化層の厚さ、および第１のドーピング型のＰ型ウェル領域の濃度に依存する。デバイスの破壊電圧およびオン抵抗は、Ｎ型ドリフト領域の濃度、深さ、および長さ、フィールド酸化層の厚さ、ならびに溝の深さによって決定される。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０２４２
【補正方法】変更
【補正の内容】
【０２４２】
図２３は、本開示の実施形態２のデバイスの閾値電圧のシミュレーション曲線図である。チャネル領域１７１０および第２ドレイン電極１７９２の両方を低電気レベルに接続し、第１ドレイン電極１７９１を固定電圧１Ｖに接続し、ゲート電極の電圧を０Ｖから徐々に増加し、第１ドレイン電極１７９１の電流が徐々に読み取られる。第１ドレイン電極１７９１の急激に増加した電流に対応するゲート電極の電圧はデバイスのターンオン閾値電圧であり、閾値電圧のシミュレーション結果は１．５Ｖである。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０２４３
【補正方法】変更
【補正の内容】
【０２４３】
本開示の実施形態２は、２８Ｖの双方向ブロッキング電圧を有するゲート横型ＭＯＳ型半導体デバイスのオン抵抗に関する測定（シミュレーション計算）実験をさらに提供する。測定（シミュレーション計算）実験のシミュレーション条件は、以下の通りである。チャネルおよび第２ドレイン電極１７９２の両方を低電気レベルに接続し、ゲート電極の電圧を固定値３．６Ｖまたは５Ｖとする。第１ドレイン電極１７９１の電圧および電流のＩ−Ｖ特性がシミュレーションされ、第１ドレイン電極１７９１から第２ドレイン電極１７９２までのデバイスのオン抵抗が、式Ｒ＝Ｖ／Ｉを使用して計算される。シミュレーション計算結果は、図２４に示されている。デバイスの単位面積あたりのオン抵抗は、ゲート電極の駆動電圧が５Ｖのときは９．５ｍΩ．ｍｍ２であり、ゲート電極の駆動電圧が３．６Ｖのときは１２ｍΩ．ｍｍ２である。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０２７６
【補正方法】変更
【補正の内容】
【０２７６】
デバイスの小型化を実現し、デバイスの電流平衡を高めるために、本出願の任意選択的な実施形態では、高濃度ドープＰ型ウェルを形成するためにＰ型ウェル領域２７１の第１部分２７１１の第１エリアＳ１の表面にＰ型ドーピングイオンが注入されてもよく、ここで高濃度ドープＰ型ウェルは、Ｐ型ボディ電極１７１１として使用される。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０３０２
【補正方法】変更
【補正の内容】
【０３０２】
Ｓ２７９からＳ２７１０は、Ｓ２５８からＳ２５９と同じである。簡潔にするために、詳細はここで再び説明されない。
【手続補正１６】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板の片側に配置されたエピタキシャル層と、
前記エピタキシャル層に配置された溝であって、
ゲート電極が前記溝内に設けられ、前記溝の内壁と前記ゲート電極の外壁との間には酸化層がある、溝と、
前記溝の両側に配置されたドリフト領域と、
前記溝の前記両側の前記ドリフト領域内にそれぞれ配置された第１ドレイン電極および第２ドレイン電極と、
チャネルであって、前記溝の底壁と前記基板との間に配置され、前記溝の溝底に近い、チャネルと
を含み、
前記基板、前記エピタキシャル層、および前記チャネルのドーピング型は第１の型であり、前記ドリフト領域、前記第１ドレイン電極、および前記第２ドレイン電極のドーピング型は第２の型であり、
前記第１の型および前記第２の型のうち、一方はＰ型であって他方はＮ型である、
半導体デバイス。
【請求項２】
前記溝の内側壁と前記ゲート電極の外側壁との間に第１酸化層があり、前記溝の前記溝底と前記ゲート電極の底との間に第２酸化層があり、前記ゲート電極の前記底は前記溝の前記溝底に面しており、前記第２酸化層はゲート酸化層であり、
前記第１酸化層はフィールド酸化層またはゲート酸化層であるか、または前記第１酸化層はフィールド酸化層およびゲート酸化層の両方を含む
請求項１に記載の半導体デバイス。
【請求項３】
前記溝の深さ方向に沿って、前記溝は、主要部分と、前記主要部分から延在して前記基板に向かって突出する突出部分とを含む、請求項２に記載の半導体デバイス。
【請求項４】
前記溝内に１つのゲート電極が設けられ、前記ゲート電極は、前記突出部分に配置された第１部分と、前記主要部分に配置された第２部分とを含み、前記第１部分の外側壁と前記突出部分の内側壁との間の前記第１酸化層は前記ゲート酸化層であり、前記第２部分の外側壁と前記主要部分の内側壁との間の前記第１酸化層は前記フィールド酸化層である、請求項３に記載の半導体デバイス。
【請求項５】
前記第１部分の幅は前記第２部分の幅よりも大きい、請求項４に記載の半導体デバイス。
【請求項６】
互いに電気的に接続された２つのゲート電極が前記溝内に設けられており、１つのゲート電極は上部ゲート電極であって他のゲート電極は下部ゲート電極であり、前記上部ゲート電極は前記主要部分に配置され、前記下部ゲート電極は前記突出部分に配置されており、前記下部ゲート電極の外側壁と前記突出部分の内側壁との間の前記第１酸化層は前記ゲート酸化層であり、前記上部ゲート電極の外側壁と前記主要部分の内側壁との間の前記第１酸化層は前記フィールド酸化層である、請求項３に記載の半導体デバイス。
【請求項７】
前記溝内に、前記溝の幅方向に沿って前記上部ゲート電極と前記下部ゲート電極との間のエリアを延長することによって得られる対応エリアは保持エリアであり、前記保持エリア内に絶縁層があり、前記溝の前記幅方向は前記溝の前記深さ方向に対して垂直である、請求項６に記載の半導体デバイス。
【請求項８】
複数のゲート電極が前記溝内に設けられており、前記複数のゲート電極は電気的に接続されており、前記複数のゲート電極は前記溝の深さ方向に沿って配置されており、前記溝の前記溝底と、前記複数のゲート電極のうち前記溝の前記溝底に最も近いゲート電極の底との間には前記第２酸化層があり、前記溝の前記内側壁と前記複数のゲート電極のうち前記溝の前記溝底に最も近い前記ゲート電極の外側壁との間の前記第１酸化層は前記ゲート酸化層であり、他のゲート電極の各々の外側壁と前記溝の前記内側壁との間の前記第１酸化層は前記フィールド酸化層である、請求項２または３に記載の半導体デバイス。
【請求項９】
前記溝の前記溝底から前記溝の溝開口部への方向に沿って、前記複数のゲート電極の幅は降順であり、前記幅の方向は、前記溝の前記深さ方向に対して垂直である、請求項８に記載の半導体デバイス。
【請求項１０】
前記溝内では、前記溝の幅方向に沿って２つのゲート電極間のエリアを延長することによって得られる対応エリア内に絶縁層があり、前記溝の前記幅方向は、前記溝の前記深さ方向に対して垂直である、請求項８または９に記載の半導体デバイス。
【請求項１１】
前記半導体デバイスはボディ電極をさらに含み、前記ボディ電極は、前記エピタキシャル層に配置され、前記エピタキシャル層の外面に近く、少なくとも１つのセルは、前記ボディ電極によって囲まれたエリアに配置されている、請求項１から１０のいずれか一項に記載の半導体デバイス。
【請求項１２】
前記半導体デバイスは、ボディ電極と、前記溝内に配置された分離した島形状のウェル領域とをさらに含み、前記ボディ電極は、前記ウェル領域内に配置され、前記ウェル領域の外面に近く、前記ウェル領域のドーピング型は前記第１の型である、請求項１から１０のいずれか一項に記載の半導体デバイス。
【請求項１３】
前記ゲート電極、前記第１ドレイン電極、および前記第２ドレイン電極の電極はすべて、前記半導体デバイスの外面に引き出されている、請求項１から１２のいずれか一項に記載の半導体デバイス。
【請求項１４】
前記第１ドレイン電極および前記第２ドレイン電極は、前記溝の前記両側に対称的に分布される、請求項１から１３のいずれか一項に記載の半導体デバイス。
【請求項１５】
半導体デバイスおよびコントローラを含む端末装置であって、前記半導体デバイスは、請求項１から１４のいずれか一項に記載の半導体デバイスであり、前記コントローラは、前記半導体デバイスのオンおよび／またはオフを制御するように構成されている、端末装置。
【国際調査報告】
2021518992.tif 000068
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