(57)【要約】  メモリ・デバイス、システム、およびそれを動作させる方法が提供される。メモリ・デバイスは、不揮発性メモリ・アレイおよび制御回路構成を備えることができる。制御回路構成は、メモリ・デバイスにおいて受信されるアクティブ化コマンドの数に対応する値を格納し、ホスト・デバイスから受信されるアクティブ化コマンドを受信したことに応じて、値を更新し、値が所定のしきい値を超えたことに応じて、メモリ・デバイスによって実行される修復アクションをトリガするように構成される。制御回路構成はさらに、メモリ・デバイスによって実行される更新動作の数に対応する第２の値を格納し、更新動作を実行したことに応じて、第２の値を更新し、値が、第２の所定のしきい値を超えたことに応じて、メモリ・デバイスによって実行される第２の修復アクションをトリガするように構成される。
2021510887.tif 000002
【特許請求の範囲】
【請求項１】
メモリ・デバイスであって、
不揮発性メモリ・アレイと、
前記メモリ・デバイスにおいて受信されるアクティブ化コマンドの数に対応する値を格納し、
ホスト・デバイスから受信されるアクティブ化コマンドを受信したことに応じて、前記値を更新し、
前記値が所定のしきい値を超えたことに応じて、前記メモリ・デバイスによって実行される修復アクションをトリガする、
ように構成された制御回路構成とを備える、メモリ・デバイス。
【請求項２】
前記修復アクションは、前記ホスト・デバイスに更新コマンドを要求することと、さらなる修復アクションをスケジュールすることとを備える、請求項１に記載のメモリ・デバイス。
【請求項３】
前記さらなる修復アクションは、前記要求された更新コマンドを受信したことに応じて実行されるウェア・レベリング動作を備える、請求項２に記載のメモリ・デバイス。
【請求項４】
前記修復アクションは、前記ホスト・デバイスから、後続する更新コマンドが受信されたことに応じて実行されるように、ウェア・レベル動作をスケジュールすることを備える、請求項１に記載のメモリ・デバイス。
【請求項５】
前記修復アクションは、前記ホスト・デバイスから更新コマンドを受信することを待つことなく、ウェア・レベリング動作を実行することを備える、請求項１に記載のメモリ・デバイス。
【請求項６】
前記値を更新することは、デバイス温度、デバイス電圧、デバイスのアップ・タイム、またはそれらの組合せに対応する量により、前記値を更新することを備える、請求項１に記載のメモリ・デバイス。
【請求項７】
前記修復アクションは、センス増幅器の重み、読取ウィンドウ・バジェット、基準電圧、サンプル・タイミング、またはそれらの組合せを更新することを備える、請求項１に記載のメモリ・デバイス。
【請求項８】
前記修復アクションは、前記値をリセットすることを備える、請求項１に記載のメモリ・デバイス。
【請求項９】
前記値は、第１の値であり、前記修復アクションは、第１の修復アクションであり、前記所定のしきい値は、第１の所定のしきい値であり、前記制御回路構成はさらに、
前記メモリ・デバイスによって実行される更新動作の数に対応する第２の値を格納し、
更新動作を実行したことに応じて、前記第２の値を更新し、
前記値が第２の所定のしきい値を超えたことに応じて、前記メモリ・デバイスによって実行される第２の修復アクションをトリガするように構成された、請求項１に記載のメモリ・デバイス。
【請求項１０】
前記第２の修復アクションは、センス増幅器の重み、読取ウィンドウ・バジェット、基準電圧、サンプル・タイミング、またはそれらの組合せをのうちの１つまたは複数を更新することを備える、請求項９に記載のメモリ・デバイス。
【請求項１１】
前記第２の修復アクションは、前記第２の値をリセットすることを備える、請求項９に記載のメモリ・デバイス。
【請求項１２】
単一の半導体ダイが、前記不揮発性メモリ・アレイおよび前記制御回路構成を備える、請求項１に記載のメモリ・デバイス。
【請求項１３】
前記不揮発性アレイは、フラッシュ・アレイ、相変化アレイ、強誘電性アレイ、または磁気抵抗性アレイを備える、請求項１に記載のメモリ・デバイス。
【請求項１４】
前記制御回路構成は、前記メモリ・アレイに前記値を格納するように構成される、請求項１に記載のメモリ・デバイス。
【請求項１５】
メモリ・アレイを含むメモリ・デバイスを動作させる方法であって、
前記メモリ・デバイスにおいて受信されるアクティブ化コマンドの数に対応する値を格納することと、
ホスト・デバイスから受信されるアクティブ化コマンドを受信したことに応じて、前記値を更新することと、
前記値が所定のしきい値を超えたことに応じて、前記メモリ・デバイスによって実行される修復アクションをトリガすることとを備える、方法。
【請求項１６】
前記修復アクションは、前記ホスト・デバイスに更新コマンドを要求することと、さらなる修復アクションをスケジュールすることとを備える、請求項１５に記載の方法。
【請求項１７】
前記さらなる修復アクションは、前記要求された更新コマンドを受信したことに応じて実行されるウェア・レベリング動作を備える、請求項１６に記載の方法。
【請求項１８】
前記修復アクションは、前記ホスト・デバイスから、後続する更新コマンドが受信されたことに応じて実行されるように、ウェア・レベル動作をスケジュールすることを備える、請求項１５に記載の方法。
【請求項１９】
前記修復アクションは、前記ホスト・デバイスから更新コマンドを受信することを待つことなく、ウェア・レベリング動作を実行することを備える、請求項１５に記載の方法。
【請求項２０】
前記値を更新することは、デバイス温度、デバイス電圧、デバイスのアップ・タイム、またはそれらの組合せに対応する量により、前記値を更新することを備える、請求項１５に記載の方法。
【請求項２１】
前記修復アクションは、センス増幅器の重み、読取ウィンドウ・バジェット、基準電圧、サンプル・タイミング、またはそれらの組合せを更新することを備える、請求項１５に記載の方法。
【請求項２２】
前記修復アクションは、前記値をリセットすることを備える、請求項１５に記載の方法。
【請求項２３】
前記値は、第１の値であり、前記修復アクションは、第１の修復アクションであり、前記所定のしきい値は、第１の所定のしきい値であり、前記方法はさらに、
前記メモリ・デバイスによって実行される更新動作の数に対応する第２の値を格納することと、
更新動作を実行したことに応じて、前記第２の値を更新することと、
前記第２の値が、第２の所定のしきい値を超えたことに応じて、前記メモリ・デバイスによって実行される第２の修復アクションをトリガすることとを備える、請求項１５に記載の方法。
【請求項２４】
前記第２の修復アクションは、センス増幅器の重み、読取ウィンドウ・バジェット、基準電圧、サンプル・タイミング、またはそれらの組合せのうちの１つまたは複数を更新することを備える、請求項２３に記載の方法。
【請求項２５】
前記第２の修復アクションは、前記第２の値をリセットすることを備える、請求項２３に記載の方法。
【請求項２６】
メモリ・システムを動作させる方法であって、
アクティブ化コマンドをメモリ・デバイスへ送信することと、
前記アクティブ化コマンドに少なくとも部分的に基づいて、前記メモリ・デバイスから、更新コマンドを発行する要求を受信することと、
前記要求に少なくとも部分的に基づいて、前記更新コマンドを発行することとを備える、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、半導体メモリ・デバイスに関し、より詳細には、メモリ媒体の劣化を検出および軽減するための方法、ならびにそれを採用するメモリ・デバイスに関する。
【背景技術】
【０００２】
メモリ・デバイスは、コンピュータ、ワイヤレス通信デバイス、カメラ、デジタル・ディスプレイなどのような様々な電子デバイスに関連する情報を格納するために広く使用されている。メモリ・デバイスは、コンピュータまたは他の電子デバイスにおいて、内部の半導体、集積回路および／または外部の取り外し可能なデバイスとして頻繁に提供される。揮発性メモリや不揮発性メモリなど、様々な種類のメモリが存在する。とりわけランダム・アクセス・メモリ（ＲＡＭ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、同期ダイナミック・ランダム・アクセス・メモリ（ＳＤＲＡＭ）を含む揮発性メモリは、そのデータを維持するために、供給電力源を必要とする場合がある。対照的に、不揮発性メモリは、外部電源が供給されていない場合でも、格納されたデータを保持できる。不揮発性メモリは、とりわけ、フラッシュ・メモリ（たとえば、ＮＡＮＤおよびＮＯＲ）相変化メモリ（ＰＣＭ）、強誘電体ランダム・アクセス・メモリ（ＦｅＲＡＭ）、抵抗ランダム・アクセス・メモリ（ＲＲＡＭ）、および磁気ランダム・アクセス・メモリ（ＭＲＡＭ）を含む様々な技術において利用可能である。一般に、メモリ・デバイスの改善には、他のメトリックの中でも、メモリ・セル密度の増加、読取／書込速度の増加、またはその他の動作レイテンシの低減、信頼性の向上、データ保持の増加、電力消費量の低減、または製造コストの低減などを含み得る。
【図面の簡単な説明】
【０００３】
【図１】本技術の実施形態によるメモリ・デバイスを概略的に示すブロック図である。
【図２】本技術の実施形態によるメモリ・デバイスを動作させる方法を示すフローチャートである。
【図３】本技術の実施形態によるメモリ・デバイスを動作させる方法を示すフローチャートである。
【図４】本技術の実施形態によるメモリ・システムを動作させる方法を示すフローチャートである。
【発明を実施するための形態】
【０００４】
多くのメモリ媒体は、時間の経過とともにその性能を低下させる可能性がある様々な影響を受けやすい。たとえば、いくつかのメモリ技術は、格納された情報の値の変化（たとえば、電荷トラップ、浮遊ゲート、またはコンデンサからの電子の追加と移動による、格納された電荷量の変化）によって引き起こされる摩耗により（たとえば、絶縁破壊、材料のマイグレーションなどの結果として）劣化を経験する可能性がある。他のメモリ技術は、インプリント効果を経験する可能性があり、この場合、データ状態を長期間維持すると、後でデータ状態を変化させたり、同じ場所に別のデータ状態を確実に格納することをより困難にする物理的効果が発生する可能性がある。したがって、これらの効果を軽減して、メモリ・デバイスの有効寿命および性能を向上させる手法を提供することが望ましい。
【０００５】
メモリ媒体の劣化を軽減する１つのアプローチは、ホスト・デバイスを用いて、アクティビティ（たとえば、読取動作、書込動作、消去動作、アクティブ化動作など）またはメモリ媒体の劣化を引き起こす可能性のある状況（たとえば、デバイスのアップ・タイム、データ状態の持続期間、環境条件など）を追跡することを含む。しかしながら、このアプローチの１つの欠点は、ホストとメモリ・デバイスとを接続するメモリ・バスを介して通信する必要があるメモリ媒体に関する情報量である。このアプローチのもう１つの欠点は、様々なタイプのメモリ媒体、特に、様々なアクティビティや状況に応じて様々な種類の劣化を経験する可能性がある様々なタイプのメモリ媒体が、単一のメモリ・バスに接続されている場合に生じる課題である。
【０００６】
したがって、本技術のいくつかの実施形態は、メモリ・デバイス、メモリ・デバイスを含むシステム、ならびにメモリ・デバイスを動作させる方法、およびメモリ・デバイスがメモリ・ホストとは無関係にメモリ媒体の劣化を検出および軽減するように構成されたシステムを対象とする。１つの実施形態では、不揮発性メモリ・アレイおよび制御回路構成を備えるメモリ・デバイスが提供される。制御回路構成は、メモリ・デバイスにおいて受信されるアクティブ化コマンドの数に対応する値を格納し、ホスト・デバイスから受信されるアクティブ化コマンドを受信したことに応じて、値を更新し、値が所定のしきい値を超えたことに応じて、メモリ・デバイスによって実行される修復アクションをトリガするように構成される。
【０００７】
図１は、本技術の実施形態にしたがって構成されたメモリ・デバイス１００を有するシステム１０１のブロック図である。図示されるように、メモリ・デバイス１００は、メイン・メモリ１０２（たとえば、ＤＲＡＭ、ＮＡＮＤフラッシュ、ＮＯＲフラッシュ、ＦｅＲＡＭ、ＰＣＭなど）と、ホスト・デバイス１０８（たとえば、上流の中央プロセッサ（ＣＰＵ））に動作可能に結合された制御回路構成１０６とを含む。メイン・メモリ１０２は、おのおのが複数のメモリ・セル１２２を含む複数のメモリ領域またはメモリ・ユニット１２０を含む。メモリ・ユニット１２０は、個々のメモリ・ダイ、単一のメモリ・ダイ内のメモリ・プレーン、シリコン貫通ビア（ＴＳＶ）に垂直に接続されたメモリ・ダイのスタックなどとすることができる。たとえば、１つの実施形態では、メモリ・ユニット１２０のおのおのは、半導体ダイから形成され、他のメモリ・ユニット・ダイと共に単一のデバイス・パッケージ（図示せず）内に配置され得る。他の実施形態では、複数のメモリ・ユニット１２０は、単一のダイ上に同じ場所に配置され、および／または複数のデバイス・パッケージにわたって分散され得る。メモリ・ユニット１２０は、いくつかの実施形態では、メモリ領域１２８（たとえば、バンク、ランク、チャネル、ブロック、ページなど）に細分化することもできる。
【０００８】
メモリ・セル１２２は、たとえば、浮遊ゲート、電荷トラップ、相変化、容量性、強誘電性、磁気抵抗性、および／または、永続的または半永続的にデータを格納するように構成された他の適切な記憶素子を含み得る。メイン・メモリ１０２および／または個々のメモリ・ユニット１２０は、情報の処理および／または制御回路構成１０６またはホスト・デバイス１０８との通信のためのように、メモリ・セル１２２および他の機能へのアクセスおよび／またはプログラミング（たとえば、書き込み）のために、マルチプレクサ、デコーダ、バッファ、読取／書込ドライバ、アドレス・レジスタ、レジスタ内のデータ出力／データなどの他の回路構成要素（図示せず）も含むことができる。メモリ・セル１２２は、行１２４（たとえば、おのおのがワード線に対応する）および列１２６（たとえば、おのおのがビット線に対応する）に配置することができる。他の実施形態では、メモリ・セル１２２は、例示された実施形態に示されているものとは異なるタイプの階層および／またはグループに配置することができる。さらに、例示の目的で、特定の数のメモリ・セル、行、列、ブロック、およびメモリ・ユニットを有する例示された実施形態に示されているが、メモリ・セル、行、列、領域、およびメモリ・ユニットの数は、変化することができ、他の実施形態では、例示された例に示されるよりも規模が大きいかまたは小さい。たとえば、いくつかの実施形態では、メモリ・デバイス１００は、ただ１つのメモリ・ユニット１２０を含むことができる。あるいは、メモリ・デバイス１００は、２、３、４、８、１０、またはそれ以上（たとえば、１６、３２、６４、またはそれ以上）のメモリ・ユニット１２０を含むことができる。図１では、メモリ・ユニット１２０は、おのおの２つのメモリ領域１２８を含むものとして示されているが、他の実施形態では、各メモリ・ユニット１２０は、１、３、４、８、またはそれ以上（たとえば、１６、３２、６４、１００、１２８、２５６、または以上）のメモリ領域を含むことができる。
【０００９】
１つの実施形態では、制御回路構成１０６は、（たとえば、コマンド／アドレス／クロック入力回路構成、デコーダ、電圧およびタイミング発生器、入力／出力回路構成などを含む）メイン・メモリ１０２と同じダイ上に提供することができる。別の実施形態では、制御回路構成１０６は、マイクロコントローラ、専用論理回路構成（たとえば、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、特定用途向け集積回路（ＡＳＩＣ）、メモリ・ダイ上の制御回路構成など）、または他の適切なプロセッサとすることができる。１つの実施形態では、制御回路構成１０６は、メモリに格納された命令を実行して、メイン・メモリ１０２の管理およびメモリ・デバイス１００とホスト・デバイス１０８との間の通信の処理を含む、メモリ・デバイス１００の動作を制御するための様々なプロセス、論理フロー、およびルーチンを実行するように構成されたプロセッサを含むことができる。いくつかの実施形態では、組込メモリは、たとえば、メモリ・ポインタ、フェッチされたデータなどを格納するメモリ・レジスタを含むことができる。本技術の別の実施形態では、メモリ・デバイスは、制御回路構成を含まなくてもよく、代わりに、（たとえば、外部ホストによって、またはメモリ・デバイスとは別個のプロセッサもしくはコントローラによって提供される）外部制御に依存してもよい。
【００１０】
動作中、制御回路構成１０６は、メイン・メモリ１０２の様々なメモリ領域を直接書き込むか、そうでなければプログラム（たとえば、消去）することができる。制御回路構成１０６は、ホスト・デバイス・バスまたはインターフェース１１０を介してホスト・デバイス１０８と通信する。いくつかの実施形態では、ホスト・デバイス１０８および制御回路構成１０６は、ＤＲＡＭバス（たとえば、ＤＤＲ４バス、ＤＤＲ５バス、ＬＰＤＤＲ４バス、ＬＰＤＤＲ５バスなど）またはＮＡＮＤバス（たとえば、ＯＮＦＩバス）などの専用メモリ・バスを介して通信することができる。他の実施形態では、ホスト・デバイス１０８および制御回路構成１０６は、シリアル接続ＳＣＳＩ（ＳＡＳ）、シリアルＡＴ接続（ＳＡＴＡ）インターフェース、ペリフェラル・コンポーネント・インタコネクト・エクスプレス（ＰＣＩｅ）、または他の適切なインターフェース（たとえば、パラレル・インターフェース）のようなシリアル・インターフェースを介して通信することができる。ホスト・デバイス１０８は、様々な要求を（たとえば、パケットまたはパケットのストリームの形態で）制御回路構成１０６に送ることができる。要求には、情報の読取、書込、消去、復帰、および／または特定の動作（たとえば、ＴＲＩＭ動作、プリチャージ動作などのメモリ・アクセス動作、アクティブ化動作、ウェア・レベリング動作、ガベージ・コレクション動作など）を実行するコマンドを含めることができる。
【００１１】
ホスト・デバイス１０８は、情報の一時的または永続的な格納のためのメモリ、またはその構成要素を利用することができるいくつかの電子デバイスのうちの任意の１つであり得る。たとえば、ホスト・デバイス１０８は、デスクトップまたはポータブル・コンピュータ、サーバ、ハンド・ヘルド・デバイス（たとえば、モバイル電話、タブレット、デジタル・リーダ、デジタル・メディア・プレーヤ）、またはそれらのいくつかの構成要素（たとえば、中央処理装置、コプロセッサ、専用メモリ・コントローラなど）であり得る。ホスト・デバイス１０８は、ネットワーキング・デバイス（たとえば、スイッチ、ルータなど）またはデジタル画像、オーディオおよび／またはビデオのレコーダ、車両、電化製品、玩具、または多くの他の製品のうちの任意の１つであり得る。１つの実施形態では、ホスト・デバイス１０８は、メモリ・デバイス１００に直接接続され得るが、他の実施形態では、ホスト・デバイス１０８は、（たとえば、ネットワーク接続を介して、または中間デバイスを介して）メモリ・デバイスに間接的に接続され得る。
【００１２】
本技術の態様によれば、メモリ・デバイス１００は、そのメモリ・セル１２２において多数のメモリ動作を実行することに基づいて、メイン・メモリ１０２の劣化を経験する可能性がある。これに関して、メモリ・セル１２２の信頼性は、しきい数のメモリ動作（たとえば、読取動作、書込動作、消去動作、アクティブ化動作など）を超えた後に低下する可能性がある。したがって、メモリ・デバイス１００の制御回路構成１０６は、（たとえば、ホスト・デバイス１０８から受信されるメモリ・コマンドの数を追跡することによって）メイン・メモリ１０２上で実行される動作の数を追跡するように構成される。本技術の様々な実施形態によれば、動作の数は、制御回路構成１０６のモード・レジスタ、その組込メモリ、またはメイン・メモリ１０２にさえ格納することができる。制御回路構成１０６は、メモリ・デバイス１００において受信されるコマンドの数に対応する単一の値を追跡するように構成されるか、あるいは、メイン・メモリ１０２の異なるサブセットにおいて受信されるコマンドの数に対応する複数の値を追跡する（たとえば、バンクごと、ランクごと、チャネルごと、ブロックごと、ページごと、行ごと、列ごと、セルごとなどで数を追跡する）ように構成される。
【００１３】
１つの実施形態では、追跡された値は、単にメモリ・デバイス１００において受信されるコマンドの数のカウントであり得るが、他の実施形態では、追跡された値はまた、部分的に動作変数または環境条件に基づくこともできる。たとえば、動作（たとえば、書込動作、読取動作、消去動作、アクティブ化動作など）のメモリ媒体の劣化への影響は、コマンドが受信されたとき、および／または、対応する動作が実行されたときに対応するメモリ・デバイス１００の動作電圧、動作温度、および／またはアップ・タイムを含む多くの他の要因のうちの任意の１つに依存する。したがって、制御回路構成１０６は、前述の要因の１つまたは複数によって重み付けされた量により、追跡された値を更新するように構成される。これに関して、メモリ・デバイスが、第１のしきい温度（たとえば、通常の動作温度範囲を超える温度）を超える間に実行される動作は、（たとえば、追跡された値に、１．１、１．５、２．０などの値を追加することにより）１を超える増分による、追跡された値への更新（たとえば、追加）に対応し得る一方、メモリ・デバイスが、第２の低いしきい温度（たとえば、通常の動作温度範囲未満の温度）未満である間に実行される動作は、（たとえば、追跡された値に、０．１、０．２、０．５などの値を追加することにより）１未満の増分による、追跡された値への更新（たとえば、追加）に対応し得る。同様に、追跡された値への更新は、異なる環境条件および動作変数に対応するメイン・メモリ１０２の劣化に対する異なるインパクトを考慮するために、（たとえば、持続的な昇温のために重みが増加し、平均上昇電圧のために重みがさらに増加するなど）複数の要因によって重み付けされ得る。
【００１４】
本技術の１つの実施形態によれば、制御回路構成１０６は、ホスト・デバイス１０８からの問合せに応じて、またはメモリ・デバイス１００の起動または停止動作に関連して、追跡された値を、ホスト・デバイス１０８に出力するように構成される。本技術の別の実施形態によれば、制御回路構成１０６は、追跡された値を監視して、所定のしきい値を超えたか否かを判定し、所定のしきい値を超えた場合に、修復アクションをトリガするように構成される。たとえば、所定のしきい値は、ウェア・レベリング動作が実行されるべきである前に、メモリ・デバイス１００により実行され得るアクティブ化動作（たとえば、アクセスのために行アドレスを開くこと）の数に対応し得る。したがって、制御回路構成１０６が、追跡された値が、所定のしきい値を超えたと判定すると、制御回路構成は、ウェア・レベリング動作を実行またはスケジュールし、ウェア・レベリング動作を実行した後、追跡された値を（たとえば、０に）リセットすることができる。
【００１５】
本技術の１つの態様によれば、制御回路構成１０６は、メモリ・デバイス１００の動作を過度に遅延させることなく、または性能特性を劣化させることなく、修復アクションを実行できるインタバル中に、将来の性能のためにウェア・レベリング動作をスケジュールするように構成される。これに関して、ＤＲＡＭバス上で通信するように構成されたメモリ・デバイスなどのいくつかのメモリ・デバイスは、接続されたホスト・デバイス１０８とのアクティビティを調整することなく、修復アクション（たとえば、ウェア・レベリング、ガベージ・コレクションなど）の実行に関連付けられたパフォーマンス・ペナルティを経験し得る。したがって、本技術の１つの実施形態では、制御回路構成１０６は、修復アクションを実行する前に、修復アクションの実行を許可する、ホスト・デバイス１０８からのコマンド（たとえば、自己更新コマンドを含む更新コマンドなど）を待つように構成される。本技術の別の実施形態では、制御回路構成１０６は、修復アクションの実行を許可するコマンドを発行する要求をホスト・デバイス１０８に送信し、それに応じて更新コマンドが受信されるまで、修復アクションの実行を遅延させるように構成される。しかしながら、さらに別の実施形態では、制御回路構成１０６は、ホスト・デバイス１０８にそのような更新コマンドを要求せずに、またはホスト・デバイス１０８からの更新コマンドの受信を待つことなく（たとえば、ホスト・デバイス１０８は、この要求に応じて更新コマンドを発行するために、所定の遅延よりも長くかかる）、修復アクションを実行するように構成される。
【００１６】
別の実施形態では、追跡された値が、所定のしきい値を超えるとの判定に応じて実行される修復アクションは、メモリ・デバイス１００の１つまたは複数の動作特性を調整することを含むことができる。たとえば、そのような判定に応じて、制御回路構成１０６は、１つまたは複数のセンス増幅器の重み、読取ウィンドウ・バジェット、基準電圧、内部調整された電圧レベル、サンプル・タイミング、またはそれらのいくつかの組合せを（たとえば、モード・レジスタ、組込メモリ、メイン・メモリ１０２などにおいて）更新するように構成される。
【００１７】
本技術の１つの態様によれば、メモリ・デバイス１００は、同じデータ状態をメモリ・セル１２２に長期間格納することに基づいて、メイン・メモリ１０２の劣化（たとえば、インプリント）を経験することもできる。しかしながら、データ状態の連続的な記憶が有害になる前に安全に経過することができる期間は、メモリ・デバイス１００のクロック・サイクルの持続期間よりも何桁も長い場合があるため、メモリ・デバイス１００によって経験される持続期間を追跡することは困難な場合がある。これに関して、例示的なメモリ・デバイス１００のクロック・サイクルは、１×１０−２から１×１０−９秒、またはそれよりも短い持続期間を表し得る一方で、インプリントの可能性が大きくなる前に経過する持続期間は、約１×１０４から１×１０８秒（たとえば、約６から１７桁大きい）、またはそれ以上である。１×１０−２から１×１０−５秒の持続期間（たとえば、またはそれ未満）のクロック・サイクルに数に基づいて、約１×１０４から１×１０８秒（たとえば、またはそれ以上）の持続期間を追跡または計算するためには、（たとえば、電力コスト、ダイ・レイアウト・コスト、材料コストなどにおいて）コストが非常に高い、多数のクロック分周器、カウンタ・ビット、モード・レジスタなどが必要である。
【００１８】
この課題を克服するために、メモリ・デバイス１００の制御回路構成１０６は、規則性、または、クロック・サイクルよりもはるかに大きな周期性（たとえば、概算速度）で発生するコマンドの数に対応する値を追跡するように構成される。これに関して、本技術の１つの実施形態によれば、制御回路構成１０６は、メモリ・デバイス１００によって実行される更新動作の数に対応する値を（たとえば、モード・レジスタ、組込メモリにおいて、またはメイン・メモリ１０２において）追跡するように構成される。動作中、更新コマンドは、約１×１０−１から１×１０−７秒（たとえば、１０−２から１０−５秒、１０−３から１０−６秒、１０−４から１０−７秒など）の概算周期性で、ホスト・デバイス１０８によって提供され得る。更新動作は、ホストから更新コマンドが受信されたことに応じて実行することができ、またはホストからのコマンドとは独立して（たとえば、ウェア・レベリングまたは他のいくつかの修復アクション、検出された環境条件などを実行するために決定された必要性のような内部トリガにしたがって）メモリ・デバイス１００によって実行することができる。修復アクションが実行される前に実行される更新アクションのしきい数が、十分に低い値になるように設定することによって、クロック信号の規則性でメモリ・デバイス１００によって更新動作が実行されない場合がある（たとえば、更新コマンド間の遅延が均一ではない場合がある）が、この不規則性の悪影響（たとえば、修復アクション間の過度の持続期間）を軽減することができる。
【００１９】
１つの実施形態では、制御回路構成１０６は、メモリ・デバイス１００によって実行される更新動作のカウントを追跡するように構成されるが、他の実施形態では、追跡される値は、動作変数または環境条件に部分的に基づくこともできる。たとえば、所与の持続期間にわたってメモリ媒体が経験するインプリントは、その持続期間にわたるメモリ・デバイス１００の動作電圧および／または動作温度を含む、いくつかの他の要因のうちのいずれかに依存する可能性がある。したがって、制御回路構成１０６は、前述の要因のうちの１つまたは複数によって重み付けされた量により、追跡された値を更新するように構成される。これに関して、メモリ・デバイスが、第１のしきい温度（たとえば、通常の動作温度範囲を超える温度）を超えている間に経過する持続期間（たとえば、後続する更新動作間の持続期間）は、（たとえば、追跡された値に、１．１、１．５、２．０などの値を追加することにより）１を超える増分による、追跡された値への更新に対応し得る一方、メモリ・デバイスが、第２の低いしきい温度（たとえば、通常の動作温度範囲未満の温度）未満である間に経過する持続期間は、（たとえば、追跡された値に、０．１、０．２、０．５などの値を追加することにより）１未満の増分による、追跡された値への更新に対応し得る。同様に、追跡された値への更新は、異なる環境条件および動作変数に対応するメイン・メモリ１０２によって経験されるインプリントに対する異なるインパクトを考慮するために、（たとえば、昇温のために重みが増加し、電圧上昇のために重みがさらに増加するなど）複数の要因によって重み付けされ得る。
【００２０】
本技術の１つの態様によれば、制御回路構成１０６は、実行された動作（たとえば、更新動作、または、少なくとも、クロック信号のものよりも大きな半規則的周期性を有する他のいくつかの動作）の数に対応する追跡された値が、所定のしきい値を超えるときを判定するように構成される。所定のしきい値を超えたと制御回路構成１０６が判定すると、制御回路構成１０６は、インプリントの可能性に対処し、追跡された動作数を（たとえば、０に）リセットするために、修復アクションを実行またはスケジュールする（たとえば、メモリ・セル１２２間でデータを移動させる、メモリ・セル１２２における電荷をリフレッシュする、メモリ・セル１２２におけるデータ状態を反転させるなどする）ように構成される。１つの実施形態では、メイン・メモリ１０２のすべてに対して修復アクションを実行することができるが、別の実施形態では、メイン・メモリ１０２のサブセットに対して修復アクションを実行することができる（たとえば、所定のしきい値を超えるごとに、メイン・メモリ１０２の異なるサブセットに対して修復アクションを順次実行する）。
【００２１】
別の実施形態では、追跡された値が所定のしきい値を超えたと判定したことに応じて実行される修復アクションは、メモリ・デバイス１００の１つまたは複数の動作特性を調整することを含むことができる。たとえば、そのような判定に応じて、制御回路構成１０６は、１つまたは複数のセンス増幅器の重み、読取ウィンドウ・バジェット、基準電圧、サンプル・タイミング、またはそれらのいくつかの組合せを（たとえば、モード・レジスタ、組込メモリ、メイン・メモリ１０２などにおいて）更新するように構成される。
【００２２】
本技術の別の態様によれば、制御回路構成１０６は、たとえば、受信されたコマンド（たとえば、アクティブ化コマンド）の数に対応する第１の追跡された値を、少なくとも、クロック・サイクル（たとえば、更新動作）のものよりも大きな半規則的周期性を有する動作の数に対応する第２の追跡された値と比較することによって、劣化の速度を判定するように構成される。これに関して、制御回路構成１０６は、判定された劣化速度（たとえば、メモリ媒体の劣化を引き起こし得るコマンドが、サンプル期間にわたって受信される速度）を、所定のしきい速度と比較し、この速度が、しきい値を超えると判定された場合、１つまたは複数の修復アクションを講じるように構成され得る。たとえば、メモリ・デバイス１００の制御回路構成１０６は、コマンドの速度が所定のしきい値を超えるとの判定に応じて、メモリ・デバイス１００の１つまたは複数の動作特性を調整するように構成される。これに関して、そのような判定に応じて、制御回路構成１０６は、１つまたは複数のセンス増幅器の重み、読取ウィンドウ・バジェット、基準電圧、サンプル・タイミング、またはそれらのいくつかの組合せを（たとえば、モード・レジスタ、組込メモリ、メイン・メモリ１０２などにおいて）更新するように構成される。
【００２３】
前述の例示的な実施形態では、メモリ媒体の劣化の追跡に関連して、アクティブ化コマンドの数に対応する値が説明および図示され、メモリ・デバイスにおける時間の経過に関連して、更新動作の数に対応する値が説明および図示されているが、他の動作およびコマンドは、これらの例示的なコマンドに加えて、または代わりに、追跡される。たとえば、読取コマンドおよび／または動作、書込コマンドおよび／または動作、消去コマンドおよび／または動作、ステータス・コマンドおよび／または動作、または他のメモリ・アクセス・コマンドおよび／または動作（プリチャージ、ウェア・レベリング、ガベージ・コレクションなど）は、本技術の他の実施形態でも同様に追跡される。これに関して、当業者は、メモリ媒体に劣化を引き起こし得るか、または時間の経過を追跡するために使用される他のコマンドまたは動作が同様に、修復アクションが実行されるべきか否かを判定するために、メモリ・デバイスによって追跡されることを、容易に理解するであろう。
【００２４】
図２は、本技術の実施形態にしたがってメモリ・デバイスを動作させる方法を示すフローチャートである。この方法は、メモリ・デバイスにおいて受信されるアクティブ化コマンドの数に対応する値を格納すること（ボックス２１０）と、ホスト・デバイスから受信されるアクティブ化コマンドを受信したことに応じて、値を更新すること（ボックス２２０）とを含む。本技術の１つの態様によれば、ボックス２１０および２２０の格納および更新特徴は、メモリ・デバイス１００の制御回路構成１０６によって実行される。この方法は、値が所定のしきい値を超えたことに応じて、メモリ・デバイスによって実行される修復アクションをトリガすること（ボックス２３０）をさらに含む。本技術の１つの態様によれば、ボックス２３０の修復アクション特徴のトリガおよび実行は、メモリ・デバイス１００の制御回路構成１０６によって実行される。
【００２５】
図３は、本技術の実施形態にしたがってメモリ・デバイスを動作させる方法を示すフローチャートである。この方法は、メモリ・デバイスにおいて受信されるアクティブ化コマンドの数に対応する値を格納すること（ボックス３１０）と、ホスト・デバイスから受信されるアクティブ化コマンドを受信したことに応じて、値を更新すること（ボックス３２０）とを含む。本技術の１つの態様によれば、ボックス３１０および３２０の格納および更新特徴は、メモリ・デバイス１００の制御回路構成１０６によって実行される。この方法はさらに、値が所定のしきい値を超えたことに応じて、メモリ・デバイスによって実行される修復アクションをトリガすること（ボックス３３０）を含む。本技術の１つの態様によれば、ボックス３３０の修復アクション特徴のトリガおよび実行は、メモリ・デバイス１００の制御回路構成１０６によって実行される。この方法は、メモリ・デバイスによって実行される更新動作の数に対応する第２の値を格納すること（ボックス３４０）と、更新動作を実行したことに応じて第２の値を更新すること（ボックス３５０）とをさらに含む。本技術の１つの態様によれば、ボックス３４０および３５０の格納および更新特徴は、メモリ・デバイス１００の制御回路構成１０６によって実行される。この方法は、第２の値が第２の所定のしきい値を超えたことに応じて、メモリ・デバイスによって実行される第２の修復アクションをトリガすること（ボックス３６０）をさらに含む。本技術の１つの態様によれば、ボックス３６０の修復アクション特徴をトリガおよび実行することは、メモリ・デバイス１００の制御回路構成１０６によって実行される。
【００２６】
図４は、本技術の実施形態にしたがってメモリ・システムを動作させる方法を示すフローチャートである。この方法は、アクティブ化コマンドをメモリ・デバイスへ送信すること（ボックス４１０）と、アクティブ化コマンドに少なくとも部分的に基づいて、メモリ・デバイスから、更新コマンドを発行する要求を受信すること（ボックス４２０）とを含む。この方法は、要求に少なくとも部分的に基づいて、更新コマンドを発行すること（ボックス４３０）をさらに含む。本技術の１つの態様によれば、ボックス４１０〜４３０の送信、受信、および発行特徴は、メモリ・システム１０１のホスト・デバイス１０８によって実行される。
【００２７】
上述した方法は、可能な実施を説明するものであり、動作およびステップは、再構成または他の方法で変更できること、および他の実施が可能であることに留意されたい。さらに、２つ以上の方法からの実施形態を組み合わせることができる。
【００２８】
本明細書で説明される情報および信号は、様々な異なる技術および技法のいずれかを使用して表され得る。たとえば、上記の説明を通して参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場または粒子、光学場または粒子、または任意のそれらの組合せによって表され得る。いくつかの図面では、信号を単一の信号として示しているが、信号は、バスが様々なビット幅を有することができる信号のバスを表すことができることは、当業者によって理解されるであろう。
【００２９】
本明細書で論じられる、メモリ・デバイスを含むデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ガリウム砒素、窒化ガリウムなどの半導体基板またはダイ上に形成されてもよい。いくつかの場合では、基板は半導体ウェーハである。他の場合では、基板は、シリコン・オン・グラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板、または別の基板上の半導体材料のエピタキシャル層であってもよい。基板、または基板のサブ領域の導電率は、リン、ホウ素、または砒素を含むがこれらに限定されない様々な化学種を使用したドーピングによって制御することができる。ドーピングは、基板の初期の形成または成長中に、イオン注入によって、または任意の他のドーピング手段によって実行されてもよい。
【００３０】
本明細書で説明される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはそれらの任意の組合せで実施され得る。他の例および実施は、本開示および添付の特許請求の範囲内にある。機能を実施する特徴は、機能の一部が異なる物理的な場所において実施されるように分散されるなど、物理的に様々な位置に配置され得る。
【００３１】
本明細書で使用される場合、特許請求の範囲に含まれるアイテムのリスト（たとえば、「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの語句が前に付くアイテムのリスト）で使用される「ｏｒ」は、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つのリストが、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（すなわち、ＡおよびＢおよびＣ）を意味するように、包括的なリストを示す。また、本明細書で使用される場合、「に基づく」という語句は、クローズされた一連の条件への言及として解釈されるべきではない。たとえば、「条件Ａに基づく」として説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａおよび条件Ｂの両方に基づくことができる。言い換えると、本明細書で使用される場合、「に基づいて」という語句は、「に少なくとも部分的に基づいて」という語句と同じように解釈されるべきである。
【００３２】
前述から、本発明の特定の実施形態が、例示の目的で本明細書で説明されてきたが、本発明の範囲から逸脱することなく、様々な修正を行うことができることが理解されよう。むしろ、前述の説明では、本技術の実施形態の完全で有効な説明を提供するために、多数の特定の詳細が論じられている。しかしながら、関連分野の当業者は、本開示が１つまたは複数の特定の詳細なしで実現され得ることを認識するであろう。他の例では、メモリ・システムおよびデバイスに関連付けられることが多い、よく知られた構造または動作は、技術の他の態様を不明瞭にしないために、図示されていないか、または詳細に説明されていない。一般に、本明細書に開示される特定の実施形態に加えて、他の様々なデバイス、システム、および方法が本技術の範囲内であり得ることが理解されるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【国際調査報告】
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