(57)【要約】  出力電圧VAoutを有する少なくとも1つの前ニューロン、および少なくとも1つのスイッチング入力を有する少なくとも1つの興奮性シナプスによって連結される少なくとも1つの後ニューロンを含み、興奮性シナプスが、出力VAoutによって電力を供給され、そしてそのスイッチング入力に、状態が出力VAoutのそれと相補的であるスイッチング信号VAout_barを受ける、電子神経回路。
2021523482.tif 000002
【特許請求の範囲】
【請求項１】
出力電圧VAoutを有する少なくとも1つの前ニューロン、および少なくとも1つのスイッチング入力を有する少なくとも1つの興奮性シナプスによって連結される少なくとも1つの後ニューロンを含み、前記興奮性シナプスが、前記出力VAoutによって電力を供給され、そしてそのスイッチング入力に、状態が前記出力VAoutのそれと相補的であるスイッチング信号VAout_barを受ける、電子神経回路。
【請求項２】
前記興奮性シナプスが、VAoutに接続される電位点と前記後ニューロンの膜電位(VmemB)に接続される電位点との間に直列のトランジスタの連鎖を形成するように、ドレイン-ソースチャネルが直列にある、少なくとも2つの電界効果トランジスタ(10、11)、好ましくはCMOSを含み、前記連鎖の末端に位置する前記トランジスタが「末端トランジスタ」と称される、請求項1に記載の回路。
【請求項３】
VAoutに接続される前記末端トランジスタ(10)がPMOSトランジスタである、請求項2に記載の回路。
【請求項４】
前記後ニューロンの前記膜電位(VmemB)に接続される前記末端トランジスタ(11)がNMOSトランジスタである、請求項3に記載の回路。
【請求項５】
前記トランジスタの連鎖が、前記末端トランジスタ(10、11)を形成する2つのトランジスタだけを備え、これらのトランジスタが、VAout=0のときにそれらのソースを同じ電位とする、請求項2から4のいずれか一項に記載の回路。
【請求項６】
前記末端トランジスタの一方(10)が、前記スイッチング入力を定めるゲートを有し、かつ前記他方の末端トランジスタ(11)が、シナプス荷重電位入力(Vw)を定めるゲートを有する、請求項2から5のいずれか一項に記載の回路。
【請求項７】
前記シナプス荷重電位入力(Vw)に印加されるシナプス荷重電位が、前記回路が電圧Vddを供給されるときにVddおよび0の中から適切な値をとる、請求項6に記載の回路。
【請求項８】
前記トランジスタの連鎖に属し、かつ前記末端トランジスタ間に配置される少なくとも1つの第3の中間電界効果トランジスタ(12)、好ましくはCMOSを含み、前記第3のトランジスタのゲートが前記末端トランジスタの一方のドレインにまたはソースに連結される、請求項2から7のいずれか一項に記載の回路。
【請求項９】
前記回路の前記電源電圧Vddが0<Vdd<0.3V、より良いのは0<Vdd<0.25V、更に良いのは0<Vdd<0.2Vである、請求項1から8のいずれか一項に記載の回路。
【請求項１０】
前記前ニューロンが、前記電圧VAout_barおよびVAoutをそれぞれ発生する、第1および第2の適合インバータと呼ばれる、2つの縦続のインバータ(2、3)を含む、請求項1から9のいずれか一項に記載の回路。
【請求項１１】
前記シナプス荷重電位入力(Vw)に印加される2値シナプス荷重電位(Vw)がシナプス荷重決定回路(22)の出力において得られ、前記シナプス荷重決定回路が、
-  メモリ回路(24)、好ましくはSRAMベース(「スタティックランダムアクセスメモリ」)であって、その入力に対してアナログ電圧Vw analogueおよびその出力に対して前記2値シナプス荷重電位(Vw)を有し、かつ、
o  出力が前記2値シナプス荷重電位(Vw)を定める接続点(P1)である、一方の入力が他方の出力に接続された2つのインバータ(25、26)を含む、メモリセル、好ましくはSRAM(「スタティックランダムアクセスメモリ」)と、
o  ドレイン-ソースチャネルが直列にある2つの電界効果トランジスタ(27、28)、好ましくはCMOS、更に好ましくはNMOSであり、それらの一方(27)のゲートに前記アナログ電圧Vw analogueを受け、そのドレインまたはソースが前記メモリセルの入力を定め、かつ前記他方のトランジスタ(28)のゲートに前記後ニューロンの出力電位VBoutを受ける、2つの電界効果トランジスタとを含む、メモリ回路と、
-  STDP(「スパイクタイミング依存可塑性」)と呼ばれる学習回路(23)であって、好ましくは、
o  直列に連結された2つの電界効果トランジスタ(17、18)、好ましくはCMOS、更に好ましくはPMOSトランジスタであり、前記第1のトランジスタ(17)が、ソースを前記後ニューロンの前記出力電位VBoutに接続され、ゲートを前記電位の相補状態VBout barに接続され、かつドレインを前記第2のトランジスタ(18)のソースに接続され、前記第2のトランジスタ(18)のドレインが、前記シナプス荷重電位を積分する第1のコンデンサ(20)の端子に接続され、前記第1のコンデンサ(20)の他方の端子が接地に連結され、前記第2のトランジスタの前記ドレインが前記メモリ回路(24)に前記アナログ電圧Vw analogueを供給する、2つの電界効果トランジスタと、
o  ソースが前記前ニューロンの前記電位VAoutに連結され、ゲートが接地に連結され、かつドレインが第2のコンデンサ(21)の端子に連結され、その他方の端子が接地に連結される、第3の電界効果トランジスタ(19)、好ましくはCMOS、更に好ましくはPMOSと、
o  入力が前記第3のトランジスタ(19)の前記ドレインに連結され、かつ出力が前記第2のトランジスタ(18)のゲートに連結されるインバータ(16)とを含む、学習回路と
を備える、請求項6に関する請求項1から10のいずれか一項に記載の回路。
【請求項１２】
前記電位VAoutおよびVBoutが交換される前記シナプス荷重決定回路の対称複製を備え、前記対称が、前記シナプス荷重決定回路とその複製との間で共通して共有される前記メモリセルに関してであり、抑制性シナプスのシナプス荷重電位入力に印加される2値シナプス荷重電位(Vw_inhib)が、前記興奮性シナプスの前記2値シナプス荷重電位(Vw)を定める前記接続点(P1)と反対の接続点(P2)において分岐される、請求項11に記載の回路。
【請求項１３】
前記前ニューロンが、電界効果トランジスタ(13)、好ましくはCMOS、およびコンデンサ(14)を備える積分回路(15)が続く、結合インバータと呼ばれる、2つの縦続のインバータ(2'、3')を含む拡張部分回路を含み、前記トランジスタ(13)のゲートが、前記2つの縦続の結合インバータ(2'、3')の出力を形成するドレインに連結され、前記トランジスタ(13)のソースが前記コンデンサ(14)の第1の端子に連結され、その第2の端子が接地に連結され、前記拡張部分回路の出力が前記第1の適合インバータ(2)の入力に連結される、請求項1から12のいずれか一項に記載の回路。
【請求項１４】
前記拡張部分回路の前記トランジスタ(13)がCMOSトランジスタ、好ましくはNMOSトランジスタである、請求項13に記載の回路。
【請求項１５】
前記前ニューロンおよび後ニューロンの少なくとも一方がモリス-ルカー型であり、好ましくは、
-  端子の一方が膜電位(Vmem)を定める、膜容量(Cmem)と呼ばれるコンデンサと、
-  パルス帰還回路であって、
o  直列の、かつそれらのドレインを経由して前記膜電位(Vmem)に連結される電界効果トランジスタ(4、5)、好ましくはCMOS、更に好ましくはPMOS(4)およびNMOS(5)のブリッジと、
o  前記ブリッジの前記トランジスタ(4、5)の一方のゲートとソースとの間の、遅延コンデンサ(Ck)と呼ばれる、少なくとも1つのコンデンサとを含む、パルス帰還回路と、
-  少なくとも2つの縦続の電界効果インバータ(36、37)、好ましくはCMOSであって、各1つが2つのトランジスタから形成され、前記第1のインバータ(36)の入力が前記膜容量(Cmem)に連結され、かつその出力が前記第2のインバータ(37)の入力におよび前記ブリッジ(4;5)の前記トランジスタの一方の前記ゲートに連結され、前記第2のインバータ(37)の出力が前記ブリッジ(4;5)の前記他方のトランジスタのゲートに連結される、少なくとも2つの電界効果インバータか、
-  少なくとも3つの電界効果インバータ(46、47、48)、好ましくはCMOSであって、そのうちの2つのインバータ(46、47)が縦続であり、各1つが2つのトランジスタから形成され、前記第1のインバータ(46)の入力が前記膜容量(Cmem)に連結され、かつ前記第1のインバータ(46)の出力が前記第2のインバータ(47)の入力に連結され、前記第2のインバータ(47)の出力が前記ブリッジの前記トランジスタ(4;5)の一方の前記ゲートに連結され、前記第3のインバータ(48)の入力が前記膜容量(Cmem)に連結され、かつ前記第3のCMOSインバータの出力が前記ブリッジの前記他方のトランジスタ(4;5)の前記ゲートに連結される、少なくとも3つの電界効果インバータか
を含む、請求項1から14のいずれか一項に記載の回路。
【請求項１６】
前記前ニューロンおよび後ニューロンの少なくとも一方が軸索小丘型であり、好ましくは、
-  少なくとも2つの縦続のインバータ(8、9)と、
-  前記少なくとも2つの縦続のインバータと並列に接続される帰還コンデンサ(Cf)と、
-  ドレインが前記少なくとも2つの縦続のインバータの入力である膜電位(Vmem)を定め、かつゲートがその出力に連結され、ソースが接地に連結される電界効果トランジスタ、好ましくはCMOS、更に好ましくはNMOSと
を含む、請求項1から14のいずれか一項に記載の回路。
【請求項１７】
前記第1の適合インバータ(2)の前記入力が前記膜電位(Vmem)に接続される、請求項15または16と組み合わせた、請求項10から14のいずれか一項に記載の回路。
【請求項１８】
前記前ニューロンおよび/または後ニューロンの前記トランジスタのゲート幅が60nmと10μmとの間、好ましくは120nmと2μmとの間であり、これらのトランジスタのゲート長が10nmと10μmとの間、好ましくは28nmと500nmとの間である、請求項15から17のいずれか一項に記載の回路。
【請求項１９】
-  少なくとも2つの縦続のインバータ(8、9)と、
-  前記少なくとも2つの縦続のインバータと並列に接続される帰還コンデンサ(Cf)と
を含み、
帰還容量が1fFと1pFとの間、好ましくは4fFと200fFとの間である、
請求項15に関する請求項1から18のいずれか一項に記載の回路。
【請求項２０】
-  端子の一方が膜電位(Vmem)を定める、膜容量(Cmem)と呼ばれるコンデンサと、
-  パルス帰還回路であって、
o  直列の、かつそれらのドレインを経由して前記膜電位(Vmem)に連結される電界効果トランジスタ(4、5)、好ましくはCMOS、更に好ましくはPMOS(4)およびNMOS(5)のブリッジと、
o  前記ブリッジの前記トランジスタ(4、5)の一方のゲートとソースとの間の、遅延コンデンサ(Ck)と呼ばれる、少なくとも1つのコンデンサとを含む、パルス帰還回路と
を含み、
前記膜(Cmem)および遅延(Ck)容量が1fFと1pFとの間、好ましくは4fFと200fFとの間である、
請求項14に関する請求項1から19のいずれか一項に記載の回路。
【請求項２１】
ドレイン-ソースチャネルが直列にある少なくとも2つの電界効果トランジスタ(30、31)、好ましくはCMOS、更に好ましくはNMOSを備える少なくとも1つの抑制性シナプスを更に含み、前記2つのトランジスタの一方(30)が、そのゲートを前記前ニューロンの前記出力電圧VAoutに接続され、そのソースを接地に接続され、かつそのドレインを前記他方のトランジスタ(31)のソースに接続され、前記他方のトランジスタ(31)が、そのゲートをシナプス荷重電位に接続され、かつそのドレインを前記後ニューロンの前記膜電位に接続される、請求項1から20のいずれか一項に記載の回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、生物学的シナプスの或る電気的性質を再生することができ、かつ特にバイオインスパイアードアーキテクチャにおいて使用することができる、低エネルギー消費の回路に関する。
【０００２】
より正確には、本発明は、高エネルギー効率人工ニューロンと関連付けることができる、低電力消費の新規な人工シナプススイッチングトポロジに関する。
【背景技術】
【０００３】
ニューロンの生物学的挙動をモデル化するために、2つのIEEE論文C. Mead他「Neuromorphic electronic systems」、1990およびE. Farquhar他「A bio-physically inspired silicon neuron」、2005など、多数の研究が実施されてきた。
【０００４】
出願FR3050050が、エネルギー消費が活動電位当たりfJ台である人工ニューロンと関連付けられた、従来のCMOS技術を使用するシナプス回路について記載している。
【０００５】
論文J. ArthurおよびK. Boahen「Learning in silicon: timing is everything」、Advances in Neuronal Information Processing Systems、2006が、シナプスの可塑性をモデル化したCMOS回路を提案している。
【０００６】
興奮性シナプスは、後ニューロンと呼ばれる、それが下流で接続されるニューロンによる活動電位のトリガに関与する。従来の興奮性人工シナプスは、好ましくは、ソースがDC電源(Vdd)に接続され、かつドレインが、後ニューロンの、膜容量と呼ばれるコンデンサに連結される、PMOSトランジスタを含む。このPMOSトランジスタのゲートは、それに活動電位が印加されないときには、導体チャネルから絶縁される。その点で、生物学的シナプスとの形式的類似があり、それは「シナプス間隙」を有しており、後ニューロンに接続される樹状突起部分から前ニューロンから至る軸索部分を分離する。先行技術に係る興奮性シナプスを図示する図1に例示されるように、例えばNMOSトランジスタが設けられてよく、そのドレインがPMOSトランジスタのそれに連結され、かつそのソースが後ニューロンの膜容量に連結される。このNMOSトランジスタのゲートに印加される電圧はシナプス荷重を表す。出願FR3050050に記載されているものなど、エネルギー効率の良い人工ニューロンに結合される、この公知の興奮性人工シナプスは、pW台の静的モード(すなわち活動電位がシナプスを活性化することない)での消費を有しており、大規模ニューラルネットワークを展開することが所望される場合に不利であり、シナプスの数がニューロンの数より数桁大きくなると、なおさらである。更には、興奮性シナプスからの漏れ電流は数pA台である。1つの同じ樹状突起樹に属する興奮性人工シナプスからの電流の和は、後ニューロンにおいて不要な活動電位をトリガするのに十分であり得る。この活動電位の発生は2つの大きな欠点を呈する:(i)第1に、これらの活動電位はニューラルネットワークに有用な情報の点で利益を有しない、(ii)第2に、それらは電力消費を増加させる。この欠点を是正するために、能動負荷として使用されるNMOSトランジスタを経由して、漏れを導入することが可能であり、そのためにゲートおよびドレインが連結され、後ニューロンが不要な活動電位をトリガするのを防止するような寸法にされる。しかしながら、この解決策は、後ニューロン当たり1つの追加トランジスタを必要として、挿入の点で高価であり、かつ複雑なアーキテクチャを有するネットワークに対して実装するのが困難と判明し得る。加えて、それは、静的消費に関する問題を解決しない。
【０００７】
シナプスが静的モードにあるときに以下の制約を完全に満足な様式で満たす産業用CMOS技術を使用する興奮性シナプスアーキテクチャが現在はない:
-  fW台の消費であり、ニューラルネットワークを大規模に展開する可能性を保証する;
-  後ニューロンの入口に関係なく、すなわち後ニューロンの入力に接続される興奮性シナプスの数に関係なく、後ニューロンの活動電位のトリガを本質的に防止するアーキテクチャ。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】FR3050050
【非特許文献】
【０００９】
【非特許文献１】C. Mead他「Neuromorphic electronic systems」、1990
【非特許文献２】E. Farquhar他「A bio-physically inspired silicon neuron」、2005
【非特許文献３】J. ArthurおよびK. Boahen「Learning in silicon: timing is everything」、Advances in Neuronal Information Processing Systems、2006
【発明の概要】
【課題を解決するための手段】
【００１０】
本発明の目的は、これらの制約を全部または一部満たすことができる人工シナプス構造を提案することであり、本発明は、これを、その態様の1つに従って、出力電圧VAoutを有する少なくとも1つの前ニューロン、および少なくとも1つのスイッチング入力を有する少なくとも1つの興奮性シナプスによって連結される少なくとも1つの後ニューロンを含んでおり、興奮性シナプスが、出力VAoutによって電力を供給され、そしてそのスイッチング入力に、状態が出力VAoutのそれと相補的であるスイッチング信号VAout_barを受ける、電子神経回路によって達成する。
【００１１】
信号の「相補状態」は、この信号が論理インバータの出力であろう状態を意味すると理解されるべきである。
【００１２】
本発明によって、消費電力が公知の興奮性シナプスを使用する神経回路のそれと比較して削減され、かつ後ニューロンにおいて不要な活動電位を発生するおそれが低減または排除さえされる。
【００１３】
本発明の対象であるシナプスは、電界効果トランジスタ技術を使用して製造されるが、同トランジスタは、例えば有機またはCMOSでよい。関連する前ニューロンおよび/または後ニューロンは、同じ技術を使用してまたは異なる技術を使用して製造されてよい。例えば、シナプスは有機トランジスタで製造され、そしてニューロンはCMOSトランジスタで製造され、またその逆でもある。
【００１４】
本発明は、サブスレッショルドモードで動作するトランジスタを使用することを可能にする。サブスレッショルドモードでのトランジスタの動作は、ゲート-ソース電圧が、反転層が出現する(ドレインとソースとの間の伝導チャネルの生成)スレッショルド電圧未満である、トランジスタの弱反転領域またはサブスレッショルド領域においてゲート制御電圧と共に指数関数的に変化するドレイン-ソース電流の存在に対応する。電源電圧Vddがそれ自体スレッショルド電圧より低ければドレイン-ソース電圧がスレッショルド電圧より低く、トランジスタの低電力消費を促進することが留意されるべきである。
【００１５】
好ましくは、興奮性シナプスは、VAoutに接続される電位点と後ニューロンの膜電位に接続される電位点との間に直列のトランジスタの連鎖を形成するように、ドレイン-ソースチャネルが直列にある、少なくとも2つの電界効果トランジスタ、好ましくはCMOSを含んでおり、連鎖の末端に位置するトランジスタは「末端トランジスタ」と称される。
【００１６】
「膜電位」は、ニューロンの膜コンデンサの端子での電位を示す。
【００１７】
好ましくは、VAoutに接続される末端トランジスタはPMOSトランジスタであり、かつ後ニューロンの膜電位(VmemB)に接続される末端トランジスタはNMOSトランジスタである。
【００１８】
1つの例証的な実装例では、トランジスタの連鎖は、末端トランジスタを形成する2つのトランジスタだけを備えており、これらのトランジスタは、VAout=0のときにそれらのソースを同じ電位とする。
【００１９】
好ましくは、末端トランジスタの一方、好ましくはPMOSトランジスタは、スイッチング入力を定めるゲートを有し、かつ他方の末端トランジスタ、好ましくはNMOSトランジスタは、シナプス荷重電位入力を定めるゲートを有する。シナプス荷重電位は、シナプス荷重電位入力に印加されるが、アナログまたは2値でよく、好ましくは、回路が電圧Vddを供給されるときにVddおよび0の中から適切な値をとる。
【００２０】
シナプスは、トランジスタの連鎖に属し、かつ上記末端トランジスタ間に配置される少なくとも1つの第3の中間電界効果トランジスタ、好ましくはCMOSを含んでよく、この第3のトランジスタのゲートは末端トランジスタの一方のドレインにまたはソースに連結される。この第3のトランジスタは、シナプス電流をその強度を調節することによって制御することを可能にする。
【００２１】
好ましくは、電源電圧Vddは0<Vdd<0.3V、より良いのは0<Vdd<0.25V、更に良いのは0<Vdd<0.2Vである。
【００２２】
前ニューロンは、有利には、電圧VAout_barおよびVAoutをそれぞれ発生する、第1および第2の適合インバータと呼ばれる、2つの縦続のインバータを含む。
【００２３】
シナプス荷重電位入力に印加される2値シナプス荷重電位は、好ましくはシナプス荷重決定回路の出力において得られ、このシナプス荷重決定回路は可能な限り、
-  メモリ回路、好ましくはSRAMベース(「スタティックランダムアクセスメモリ」)であって、その入力に対してアナログ電圧Vw analogueおよびその出力に対して2値シナプス荷重電位を有し、かつ、
o  出力が2値シナプス荷重電位を定める接続点である、一方の入力が他方の出力に接続された2つのインバータを含む、メモリセル、好ましくはSRAMと、
o  ドレイン-ソースチャネルが直列にある2つの電界効果トランジスタ、好ましくはCMOS、更に好ましくはNMOSであり、それらの一方のゲートにアナログ電圧Vw analogueを受け、そのドレインまたはソースがメモリセルの入力を定め、かつ他方のトランジスタのゲートに後ニューロンの出力電位VBoutを受ける、2つの電界効果トランジスタとを含む、メモリ回路と、
-  STDP(「スパイクタイミング依存可塑性」)と呼ばれる学習回路であって、好ましくは、
o  直列に連結された2つの電界効果トランジスタ、好ましくはCMOS、更に好ましくはPMOSトランジスタであり、第1のトランジスタが、ソースを後ニューロンの出力電位VBoutに接続され、ゲートをこの電位の相補状態VBout barに接続され、かつドレインを第2のトランジスタのソースに接続され、そのドレインが、シナプス荷重電位を積分する第1のコンデンサの端子に接続され、この第1のコンデンサの他方の端子が接地に連結され、第2のトランジスタのドレインがメモリ回路にアナログ電圧Vw analogueを供給する、2つの電界効果トランジスタと、
o  ソースが前ニューロンの電位VAoutに連結され、ゲートが接地に連結され、かつドレインが第2のコンデンサの端子に連結され、その他方の端子が接地に連結される、第3の電界効果トランジスタ、好ましくはCMOS、更に好ましくはPMOSと、
o  入力が第3のトランジスタのドレインに連結され、かつ出力が第2のトランジスタのゲートに連結されるインバータとを含む、学習回路とを備える。
【００２４】
STDP学習回路は、シナプスの可塑性を表現するプロトコルを実装するが、その荷重は、前ニューロンのおよび後ニューロンの活動電位の、時間領域における相対位置に依存する。後ニューロンの活動電位が前ニューロンのそれと比較して遅れていれば、荷重は増加することになり、逆に後ニューロンの活動電位が前ニューロンのそれより進んでいれば、荷重は減少することになる。
【００２５】
STDP学習回路は、したがって、シナプス荷重電位の、「オンライン」学習と呼ばれる、回路の動作中の学習を可能にするが、同電位は前ニューロンのおよび後ニューロンの活動電位間の遅延に応じて増加または低下される。
【００２６】
別の可能性は、「オフライン」学習として知られているものであり、例えばコンピュータ上で行われるシミュレーションに続いて、神経回路外でシナプス荷重を予め決定し、次いで例えば電子メモリを経由して、それらをこの回路内へ投入することを伴う。
【００２７】
変形例として、STDP学習回路は、メモリスタベースの技術を使用して製造されてよい。
【００２８】
シナプス荷重決定回路は、電位VAoutおよびVBoutが交換される対称複製を有してよく、対称が、シナプス荷重決定回路とその複製との間で共通して共有されるメモリセルに関してであり、抑制性シナプスのシナプス荷重電位入力に印加される2値シナプス荷重電位が、興奮性シナプスの2値シナプス荷重電位を定める接続点と反対の接続点において分岐される。
【００２９】
好ましくは、前ニューロンは、電界効果トランジスタ、好ましくはCMOS、およびコンデンサを備える積分回路が続く、結合インバータと呼ばれる、2つの縦続のインバータを含む拡張部分回路を含んでおり、トランジスタのゲートが、2つの縦続の結合インバータの出力を形成するドレインに連結され、トランジスタのソースがコンデンサの第1の端子に連結され、その第2の端子が接地に連結され、拡張部分回路の出力が第1の適合インバータの入力に連結される。
【００３０】
この拡張部分回路は、脱分極の意味で、後ニューロンの膜電位の値の変化によって定められてよい、興奮性シナプス後電位(EPSP)の持続時間を増加させることを可能にする。この部分回路は、抑制性シナプスによってもたらされる後ニューロンの過分極のためにも使用されてよい。
【００３１】
拡張部分回路のトランジスタは、好ましくはCMOSトランジスタ、更に好ましくはNMOSトランジスタである。
【００３２】
前ニューロンおよび後ニューロンの少なくとも一方がモリス-ルカー型でよく、好ましくは、
-  端子の一方が膜電位を定める、膜容量と呼ばれるコンデンサと、
-  パルス帰還回路であって、
o  直列の、かつそれらのドレインを経由して膜電位に連結される電界効果トランジスタ、好ましくはCMOS、更に好ましくはPMOSおよびNMOSのブリッジと、
o  ブリッジのトランジスタの一方のゲートとソースとの間の、遅延コンデンサと呼ばれる、少なくとも1つのコンデンサとを含む、パルス帰還回路と、
-  少なくとも2つの縦続の電界効果インバータ、好ましくはCMOSであって、各1つが2つのトランジスタから形成され、第1のインバータの入力が膜容量に連結され、かつその出力が第2のインバータの入力におよびブリッジのトランジスタの一方のゲートに連結され、第2のインバータの出力がブリッジの他方のトランジスタのゲートに連結される、少なくとも2つの電界効果インバータか、
-  少なくとも3つの電界効果インバータ、好ましくはCMOSであって、そのうちの2つのインバータが縦続であり、各1つが2つのトランジスタから形成され、第1のインバータの入力が膜容量に連結され、かつその出力が第2のインバータの入力に連結され、第2のインバータの出力がブリッジのトランジスタの一方のゲートに連結され、第3のインバータの入力が膜容量に連結され、かつ第3のCMOSインバータの出力がブリッジの他方のトランジスタのゲートに連結される、少なくとも3つの電界効果インバータかを含む。
【００３３】
好ましくは、モリス-ルカー前ニューロンおよび/または後ニューロンのトランジスタのゲート幅は60nmと10μmとの間、好ましくは120nmと2μmとの間であり、これらのトランジスタのゲート長は10nmと10μmとの間、好ましくは28nmと500nmとの間であり、そして膜および遅延容量の値は1fFと1pFとの間、好ましくは4fFと200fFとの間である。
【００３４】
前ニューロンおよび後ニューロンの少なくとも一方が軸索小丘型でもよく、好ましくは、
-  少なくとも2つの縦続のインバータと、
-  上記少なくとも2つの縦続のインバータと並列に接続される帰還コンデンサと、
-  ドレインが上記少なくとも2つの縦続のインバータの入力である膜電位を定め、かつゲートがその出力に連結され、ソースが接地に連結されるNMOSトランジスタとを含む。
【００３５】
好ましくは、縦続のインバータの数は偶数である。
【００３６】
軸索小丘前ニューロンまたは後ニューロンは、第1のインバータの入力と接地との間に接続される膜容量を更に含んでよい。
【００３７】
第1の適合インバータの入力は、好ましくは、モリス-ルカーニューロンの場合にも軸索小丘ニューロンの場合にも膜電位に接続される。
【００３８】
第1の適合インバータは、ニューロンの出力において高インピーダンスを有することを可能にする。これは、前ニューロンの膜容量を損なわないことを可能にする。
【００３９】
第1の適合インバータのトランジスタの比較的小さなゲート幅が、低固有容量を有することを可能にする。
【００４０】
前ニューロンは、その出力において、このニューロンのファンアウト、すなわち最大接続数または「軸索樹」を定める幾つかのシナプスに接続されてよい。
【００４１】
後ニューロンは、入力において、幾つかのシナプスの信号を受けてよく、その最大数がニューロンの入口を定める。
【００４２】
好ましくは、軸索小丘前ニューロンおよび/または後ニューロンのトランジスタのゲート幅は60nmと10μmとの間、好ましくは120nmと2μmとの間であり、これらのトランジスタのゲート長は10nmと10μmとの間、好ましくは28nmと500nmとの間であり、そして帰還容量は1fFと1pFとの間、好ましくは4fFと200fFとの間である。
【００４３】
これらの値は、エネルギー効率の点で良好な性能を得ることを可能にする。
【００４４】
神経回路は、ドレイン-ソースチャネルが直列にある少なくとも2つの電界効果トランジスタ、好ましくはCMOS、更に好ましくはNMOSを備える少なくとも1つの抑制性シナプスを更に含んでよく、2つのトランジスタの一方は、そのゲートが前ニューロンの出力電圧VAoutに接続され、そのソースが接地に接続され、かつそのドレインが他方のトランジスタのソースに接続され、同他方のトランジスタは、そのゲートがシナプス荷重電位に接続され、かつそのドレインが後ニューロンの膜電位に接続される。
【００４５】
用語「コンデンサ」または「容量」は、部品の形態のコンデンサおよび、ファラド(F)で測定される、物理量としてのその電気容量を表し得る。
【００４６】
本発明は、その実装の非限定モードの以下の説明を読むことに応じて、および添付の図面を検討することに応じて、より良く理解されることになる。
【図面の簡単な説明】
【００４７】
【図１】上記した先行技術からの従来の興奮性シナプスを例示する。
【図２】シナプスと前ニューロンおよび後ニューロンとの間の相互接続を概略的に図示する。
【図３Ａ】2つのインバータを有する、モリス-ルカーニューロンのアーキテクチャ変形例を例示する。
【図３Ｂ】3つのインバータを有する、モリス-ルカーニューロンのアーキテクチャ変形例を例示する。
【図４】軸索小丘ニューロンアーキテクチャを図示する。
【図５】本発明の第1の実施形態に係る神経回路を図示する。
【図６】静的モードにおける、本発明に係るシナプスの等価回路図である。
【図７】静的モードにおける、本発明に係るシナプスの等価回路図である。
【図８】モリス-ルカー前ニューロンによって発生される活動電位の存在下で図5の回路のデジタルシミュレーションを通じて得られた波形を例示する。
【図９】本発明に係るシナプス変形例を図示する。
【図１０】モリス-ルカーまたは軸索小丘ニューロンで製造できる、本発明の第2の実施形態に係る神経回路を例示する。
【図１１】モリス-ルカーニューロンの場合の、図10の回路のデジタルシミュレーションを通じて得られた、電位の波形を図示する。
【図１２Ａ】興奮性シナプスのためのシナプス荷重決定回路の一例を例示する。
【図１２Ｂ】図12Aを抑制性シナプスのための対称シナプス荷重決定回路で補足する。
【図１３】軸索小丘ニューロンに対するデジタルシミュレーション回路図を図示する。
【図１４】図13の回路のデジタルシミュレーションから得られた波形を例示する。
【図１５】電源によって送出される電流の関数として軸索小丘ニューロンに対する活動電位の周波数のおよび消費電力の実験変動を図示する。
【図１６】活動電位の周波数の関数として軸索小丘ニューロンの、静的および動的電力を考慮した、活動電位当たりのエネルギーを例示する。
【図１７】本発明に係る神経回路の一部を形成し得る抑制性シナプスの一例を図示する。
【発明を実施するための形態】
【００４８】
図2は、シナプスSとその前の前ニューロンPre-Nおよびその後の後ニューロンPost-Nとの間の相互接続の原理を例示する。そのような神経回路1は、例えば電圧Vddが供給され、ニューラルネットワークの基盤を形成する。
【００４９】
前ニューロンおよび後ニューロンは、モリス-ルカーまたは軸索小丘型でよい。どちらの場合も、回路は、図3Aまたは図4に例示されるように、それぞれ出力電圧VAout barおよびVAoutを発生する、出力において縦続の2つのインバータ2および3を含む。
【００５０】
図3Aは、端子の一方が膜電位Vmemを定める、膜容量Cmemと呼ばれるコンデンサを含むモリス-ルカーニューロンコア「ML-N-C」の一例を図示する。ML-N-Cは、ドレイン電流INaおよびIKがそれぞれ生物学におけるナトリウムおよびカリウム電流に相当する、2つの直列のトランジスタ、PMOS4およびNMOS5、2つのトランジスタ間の時間的伝導/遮断オフセットを発生するための、NMOSトランジスタ5のゲートと接地との間の、遅延コンデンサと呼ばれる、コンデンサCK、ならびに膜容量Cmemとトランジスタ4および5のゲートとの間の2つの縦続のCMOSインバータ36および37も含む。
【００５１】
生物学では、膜電位Vmemの変化の関数としてのナトリウム電流INaのおよびカリウム電流IKの変化は、デケードの電流当たり10mV台である。MOSトランジスタのサブスレッショルド傾斜の理論的限界が60mV/decadeであるので、一般に観察される値は実際には90mV/decadeである。縦続のインバータ36および37は、生物学の観点で類似している膜電圧変化に関して電流INaおよびIKの変化を達成するように電圧増幅器として動作する。インバータの最大電圧利得Gvが次の通りに表現されることを分析的に証明することができる:
【００５２】
【数１】
2021523482.tif 000003
【００５３】
Vt=k.T/qは熱電圧であり、nはMOSトランジスタの特性Id=f(Vgs)から抽出される理想係数であり(n≒1.5)、そして
【００５４】
【数２】
2021523482.tif 000004
【００５５】
は、PMOSのおよびNMOSのアーリー電圧として知られているものを表す。この利得がトランジスタの幾何形状(ゲート長および幅)から独立しているが、電源電圧Vddに依存しており、これが十分でなければならないことが強調されるべきである。TSMC技術にとって、Vdd=200mVとして、Gv≒5。Vmemの変化の関数としてのナトリウム電流の変化は、したがって、デケードの電流当たり
【００５６】
【数３】
2021523482.tif 000005
【００５７】
mV台であり、生物学に近い。カリウム電流に関しては、考慮されることになるのが2つのインバータの電圧利得であるので、影響は更に大きいであろう。
【００５８】
図3Bは、モリス-ルカーニューロンコアML-N-Cの変形例を図示するが、第3のインバータ47の追加を通じて図3Aのそれと異なり、第1のインバータ48が、ブリッジのPMOSトランジスタ4のゲートに、反転後に出力電位を送り、そしてその他の2つのインバータ46および47が縦続に連結されて、NMOSトランジスタ5のゲートに出力電位を送る。
【００５９】
インバータ46および48の入力は膜電位におよび積分コンデンサに連結され、そしてインバータ47の入力はインバータ46の出力に連結される。
【００６０】
第3のインバータの追加は、インバータのスレッショルド電圧を独立して調節することによって、ブリッジのトランジスタへの指令を独立して最適化することを可能にする。
【００６１】
図4は、2つの縦続のインバータ8および9、これらのインバータと並列に接続される帰還コンデンサCf、ならびにドレインが膜電位Vmemを定め、ソースが接地に接続され、かつゲートがインバータ8および9の出力に連結されるNMOSトランジスタ10を含む軸索小丘ニューロンのコア「AH-N-C」の一例を例示する。このニューロンは、第1のインバータ8の入力と接地との間に接続され、かつ図4に破線で図示される膜容量Cmemも含んでよい。
【００６２】
コアAH-N-Cの2つのインバータ8および9がML-N-Cに関して上記したそれと同じ役割を行うことが強調されるべきである。しかしながら、コアAH-N-Cによって膜電圧に対して得られた波形は、コアML-N-Cより生物学から離れている。
【００６３】
図5は、本発明に係る神経回路1の第1の実施形態を図示する。この回路は、シナプスSによって互いに連結される前ニューロンPre-Nおよび後ニューロンPost-Nを含む。上記シナプスは、直列の、かつそれらのドレインによって連結される2つのCMOSトランジスタ:PMOSトランジスタ10およびNMOSトランジスタ11から形成される。PMOSトランジスタ10のゲートは、シナプスのスイッチング入力を形成しており、前ニューロンPre-Nから至る信号VAout barに連結される。トランジスタ10のソースは信号VAoutに連結される。NMOSトランジスタ11のゲートはシナプス荷重電位Vwを定めており、これはシナプスの可塑性を表現するように変化し得る。トランジスタ11のソースは、ドレインとソースとの間の電流Idsが後ニューロンに対する励起電流Iexを形成するように、後ニューロンPost-Nの入力に向かう。
【００６４】
静的モードでは、前ニューロンが活動電位を発生しないとき、言い換えるとVAout=0Vのとき、NMOSトランジスタ11は、そのドレイン-ソース電圧が実質的にゼロであるので、シナプス荷重電位Vwに関係なく、動作の分析に対して実際上透明である。モリス-ルカー後ニューロンが励起されないので、その膜電圧は正であり、数10mV台である。PMOSトランジスタ10の電圧Vsdは、図5に例示されるように、したがって負であり、これは、図6に図示されるように、2つのトランジスタ10および11のためにソースおよびドレインが逆にされ得ることを意味する。電流Iexは負であり、後ニューロンが静止状態であるので、後ニューロンで活動電位を発生することはできない。シナプスは、図7に図示される能動負荷に等価であり、抑制電流Iinhibを生成する。
【００６５】
電流IinhibおよびIexを比較するために、ソフトウェアLTspice上でのデジタルシミュレーションが図6の等価回路に対しておよび図1の従来のシナプスの回路に対して行われた。これらのシミュレーションに関して、Vdd=Vw=0.2V、かつトランジスタのゲートの長さおよび幅は、それぞれ65nmおよび120nmに設定された。
【００６６】
これらのシミュレーションの結果は、電流Iex=2.5pAに対して電流Iinhib=10fAを与えた、すなわち2桁以上低い。図6のシナプスによって散逸される電力が0.15fWに等しい一方、従来のシナプスによって散逸されるそれは0.45pWに等しい。本発明に係るシナプスは、従来のシナプスと比較して3桁以上散逸電力を削減することを可能にし得る。
【００６７】
前ニューロンの活性のない軸索小丘ニューロンの場合、上記軸索小丘ニューロンの膜電圧が実質的にゼロであり、この場合このまたはこれらの軸索小丘ニューロンと共にスイッチトシナプスを使用することで、実質的にゼロであり、かついかなる場合も、1つまたは複数のモリス-ルカーニューロンを実装する構成において得られるであろうものより低い電力を得ることを可能にすることが留意されるべきである。
【００６８】
図1および図6の回路に基づいて、これらの値を計算を通じて確認することが可能である。
【００６９】
PMOSおよびNMOSトランジスタのドレイン電流IdpおよびIdnのためのそれぞれの式として、我々は、
【００７０】
【数４】
2021523482.tif 000006
【００７１】
を有する。
【００７２】
Is'は、PMOSトランジスタの飽和時(Vsg=0VかつVsd>5.Vt)の漏れ電流に相当する。
【００７３】
Is"は、NMOSトランジスタの飽和時Vgs=0VかつVds>5.Vtの漏れ電流に相当する。
【００７４】
図1の回路に関して、前ニューロンが活動電位を発生しないとき、Vsgp=Vs-Vg=Vdd-VAout bar=0V。Vgsn=Vdd-Vmem、式中Vは25mVに等しい(LTspiceシミュレーションによって与えられた値)。それ故に、VW=VddであればVgsn=175mV。
【００７５】
電流IdpおよびIdnが同一であるので、VgspおよびVgsnのそれぞれの値から、NMOSの電圧Vdsnが非常に低い(Vdsn<<1mV)という結果になる。
【００７６】
電圧Vdsnを無視して、Vsdp=Vdd-Vmem=175mV。
【００７７】
Iex=Idp≒Is'=2.5pAという結果になる。
【００７８】
従来のシナプスによって静的モードにおいて散逸される電力は本質的にPMOSトランジスタによる:PDC=Vsdp*Iex=0.45pW。VW=0Vであれば、2つのトランジスタを流れる電流が同じ桁にとどまる、約2pA、ことが留意されるべきである。
【００７９】
図6の回路に関しては、Iinhibの極めて低い値により、後ニューロンPost-Nの膜電圧は15mVに近い(LTspiceシミュレーションによって与えられた値)。VAout bar=0.2Vから、トランジスタ10の電圧Vsgpは-0.2Vと-0.185Vとの間であることになり、事実上極めて低い電流に至る。
【００８０】
電流IdpおよびIdnが同一であるので、荷重VWの値に関係なく、電圧Vdsnが0Vに近いという結果になる。
【００８１】
それ故に、Vsgp=(Vmem-VAout bar)≒(15-200)mV≒-185mV。
【００８２】
Vsdp=Vmem-VAout≒15mV
【００８３】
【数５】
2021523482.tif 000007
【００８４】
Iinhib=4.4 10-3.Iex(SA "standard")=10fA。したがって、Iinhib=4.4 10-3.Iex=10fA。
【００８５】
シナプスによって静的モードにおいて散逸される電力はPMOSトランジスタのそれである:PDC=Vsdp*Idp=0.15fW。
【００８６】
電流および電力の計算値は実際、デジタルシミュレーションによって見いだされたものに相当する。
【００８７】
LTspice上で図5の回路をシミュレートすることによって、前ニューロンが励起され、そしてシナプスからの励起電流Iexの応答の他に後ニューロンの活動電位が観察された。得られた波形の結果が図8に報告される。
【００８８】
前ニューロンの活動電位(曲線VmemA)の到達に応じて、電流Iexが非常に高い振幅で増加して、後ニューロンにおいて僅かに遅れた活動電位(曲線VmemB)をトリガすることが観察される。
【００８９】
これらの波形は、本発明に係るシナプスを図1に係る従来のシナプスで置き換えることによって得られたものと類似している。
【００９０】
65nm CMOS技術を使用して、トランジスタに対して65nmの公称ゲート長を課すことによって、これは、動的モードにおけるシナプス電流に、すなわち前ニューロンの活動電位に反映されるが、製造することができる最小ゲート幅(120nm)に対してさえ高すぎる。
【００９１】
シナプス電流を制御するために、図9に図示されるように、シナプスSのトランジスタ10および11間に直列に追加トランジスタ12が挿入されてよい。このトランジスタ12は、無差別にNMOSまたはPMOSトランジスタでよい。そのゲートは、リンクl1またはl2を介してそのドレインにまたはそのソースに連結される。
【００９２】
図9のトランジスタの寸法がシナプス電流を調節することに関与し得る要素であることが留意されるべきである。
【００９３】
図5の回路を考えると、興奮性シナプス後電位(EPSP)の持続時間は、前ニューロンの活動電位のそれと同じである。EPSPの持続時間を増加させるために(例えば活動電位に対してパルス幅の10倍まで)、図10に例示される本発明の第2の実施形態は、前ニューロンのコアPre-N-Cの出力に2つの縦続のインバータ2'および3'に続いて、ゲートおよびドレインが接地に連結されるコンデンサ14に連結されるNMOSトランジスタ13から好ましくは形成される能動負荷を含む積分器15を置く。
【００９４】
VAout、VAout barおよび積分器15の出力での電圧V1の曲線が図11に図示される。この図は、前ニューロンおよび後ニューロンのそれぞれ膜電位VmemAおよびVmemBも図示する。前ニューロンの単一の活動電位への応答が、積分器15によって、増加した持続時間の間Vddに保たれるVAoutによる、後ニューロンのための3つの活動電位の存在に反映されることが観察される。
【００９５】
人工の観点からSTDPを表現するために、図12Aは、前ニューロンおよび後ニューロンのそれぞれ出力電圧VAoutおよびVBoutから2値シナプス荷重電位Vwを点P1で決定するために使用される回路22の一例を図示する。この回路22は、いわゆるアナログシナプス荷重電位Vw analogueを発生するSTDP学習回路23を備え、同電位は、2値シナプス荷重電位Vwを生成するためにSRAMベースのメモリ回路24の入力に向かう。STDP学習回路は、第一にVAoutが供給されかつコンデンサ21を充電するPMOSトランジスタ19、そして第二にコンデンサ20を充電する2つの直列のPMOSトランジスタ17および18を含んでおり、インバータ16がトランジスタ19のドレインをトランジスタ18のゲートに連結する。トランジスタ17は、VBoutが供給され、かつそのゲートがVBout bar、VBoutの相補状態に接続される。後ニューロンのものに対して進んでいる前ニューロンの活動電位の到来に応じて、コンデンサ20の端子にわたるアナログシナプス荷重電圧Vw analogueは増加する。この電圧は、コンデンサ20が活動電位の不在下で放電する前にSRAMベースのメモリ回路24に送られる。SRAMベースのメモリ回路24は、第一に出力が2値シナプス荷重電位Vwであり、かつ一方の入力が他方の出力に接続される2つのインバータ25、26を含むSRAMセル、そして第二にドレイン-ソースチャネルが直列にある2つのCMOSトランジスタ27、28であり、それらの一方のゲートにアナログ電圧Vw analogueを受け、そのドレインまたはソースがSRAMセルの入力を定め、かつ他方に電圧VBoutを受ける、2つのCMOSトランジスタを備える。
【００９６】
アナログシナプス荷重電圧Vw analogueがSRAMメモリの既定のスレッショルド電圧より高ければ、2値シナプス荷重電位Vwは0からVddに切り替わる。前ニューロンの活動電位と後ニューロンのそれとの間の所与の時間間隔の間、前ニューロンに対する後ニューロンの活動電位の遅延を特性化すると、Vwが0VからVddに切り替わるように一定量の対形成(前ニューロンおよび後ニューロン活動電位の対)が期待されるはずである;別のより長い時間間隔の間では、必要とされる対形成の量がより大きいことになる。
【００９７】
今記載したことは興奮性シナプスの場合に当てはまるが、しかし図12Bに例示されるように、電圧VAoutおよびVBoutが交換された対称接続が抑制性シナプスの可塑性を制御するために使用され得ることが留意されるべきである。この場合、荷重Vw_inhibがSRAMのインバータのVWと反対の接続点P2において分岐される。
【００９８】
活動電位がないとき、VBout=0VかつVBout_bar=Vdd。図6に図示される、ドレインおよびソースが逆にされたスイッチトシナプスのものと同じ現象が観察される。トランジスタ17および18のドレインおよびソースは、したがって逆にされ、そしてコンデンサ20はこれらのトランジスタを通して放電する。トランジスタ27のゲート漏れは、トランジスタ17および18のそれと比較すると無視できるほどである。予め、前ニューロンの活動電位が後ニューロンのそれより進んでいる一対の前ニューロン/後ニューロン活動電位が生成されていれば、たとえコンデンサ20が放電しても、SRAMメモリが切り替わってその荷重を保持していることが留意されるべきである。
【００９９】
図13は、65nm CMOS技術を使用して製造される図4に例示された回路AH-N-Cの回路図に相当する。インバータ8はトランジスタM1およびM2から形成される。インバータ9はトランジスタM3およびM4から形成される。実際的な理由で(すなわちレイアウトにおいてパッドを節約するため)、単一の電源Vdd=0.2Vが、AH-N-Cおよびそれを励起するために使用される相互コンダクタンスM11に給電する。
【０１００】
回路のシミュレーションのために、トランジスタのゲート幅の全てが120nmに設定された。ゲート長の全てが65nmに設定され、そして容量Cfは5fFに設定された。
【０１０１】
シミュレーションを通じて得られた波形が図14に例示される。見て分かるように、回路のサイジングの効果が、Vddに到達しない出力電圧Vout'に反映される。それは140mVに到達する。インバータ2および3が出力電圧のレベルをVdd=200mVに押し上げることを可能にすることが留意されるべきである。
【０１０２】
図15は、pAの電源によって送出される全電流Iの関数として、Vout'から至る活動電位のpWの消費電力PおよびkHzの周波数fの実験曲線を図示する。周波数を変化させるために、図13の組立の電圧Vdd2が作用される。
【０１０３】
静的モード(f=0)では、消費電力が10pWより僅かに大きいことが留意される。測定される回路に対して、活動電位の最大周波数は16kHzである。この最大周波数で、消費電力は32pWである。この電力値はモリス-ルカーニューロンの静的モードでのそれに非常に近い。
【０１０４】
全電流Iが励起電流を考慮するので、このような寸法の回路AH-N-Cの消費電力が実際に低いことが留意されるべきである。
【０１０５】
静的および動的電力を考慮することによって実験的に抽出された、活動電位当たりのfJのエネルギーが、活動電位のkHzの周波数の関数として図16に図示される。
【０１０６】
回路AH-N-Cの寸法によって、活動電位当たり約2fJのエネルギー効率が得られる。励起電流の関与が差し引かれていれば、より良好な値が得られたであろう。このエネルギー効率は回路ML-N-Cに関するより良好である。この理由は、ニューロンAH-N-Cのアーキテクチャが5つのトランジスタおよび単一のコンデンサだけを備えるという事実に結びつけられる。単一のコンデンサを使用することは、シリコン占有表面積を得るのに有用であると判明し、かつ回路の小型化を促進する。
【０１０７】
このような寸法の回路AH-N-Cは、モリス-ルカーニューロンに関して出願FR3050050に概説されている機能性の全て、すなわち興奮性および抑制性シナプスとの互換性、バーストモードのエミュレーションならびに確率共鳴を達成することも可能にする。
【０１０８】
図17は、ドレイン-ソースチャネルが直列にある2つのCMOSトランジスタ、好ましくはNMOSトランジスタ30、31を備える、本発明に係る神経回路の一部を形成し得る抑制性シナプスを例示する。トランジスタ30は、そのゲートが前ニューロンの出力電圧VAoutに接続され、そのソースが接地に接続され、かつそのドレインが他方のトランジスタ31のソースに接続される。上記他方のトランジスタは、そのゲートがシナプス荷重電位Vwに接続され、かつそのドレインが後ニューロンの膜電位に接続される。
【０１０９】
本発明に係る人工シナプスは、情報を処理するためのニューロインスパイアードシステムにおいて、特に画像およびビデオ処理においてならびに顔認識において作用し得る。この場合、神経回路の要素は、高速度および/または超低散逸電力のために最適化されることになる。
【０１１０】
その上、本発明に係る神経回路は、人工生物学的シナプス(インプラント)として、生物医学的応用に使用され得る。
【符号の説明】
【０１１１】
1  神経回路
2  インバータ
2'  インバータ
3  インバータ
3'  インバータ
4  トランジスタ
5  トランジスタ
8  インバータ
9  インバータ
10  トランジスタ
11  トランジスタ
12  トランジスタ
13  トランジスタ
14  コンデンサ
15  積分器
16  インバータ
17  トランジスタ
18  トランジスタ
19  トランジスタ
20  コンデンサ
21  コンデンサ
22  シナプス荷重決定回路
23  STDP学習回路
24  メモリ回路
25  インバータ
26  インバータ
27  トランジスタ
28  トランジスタ
30  トランジスタ
31  トランジスタ
36  インバータ
37  インバータ
46  インバータ
47  インバータ
48  インバータ
AH-N-C  軸索小丘ニューロンコア
Cf  帰還コンデンサ
CK  コンデンサ
Cmem  膜容量
l1  リンク
l2  リンク
Iex  励起電流
Iinhib  抑制電流
M1  トランジスタ
M2  トランジスタ
M3  トランジスタ
M4  トランジスタ
M11  相互コンダクタンス
ML-N-C  モリス-ルカーニューロンコア
P1  接続点
P2  接続点
Pre-N  前ニューロン
Post-N  後ニューロン
S  シナプス
VAout  出力電圧
VAout bar  出力電圧
VBout  出力電圧
VBout bar  出力電圧
Vdd  電源電圧
Vmem  膜電位
Vout'  出力電圧
Vw  シナプス荷重電位
Vw_inhib  荷重
【図１】
2021523482.tif 000008
【図２】
2021523482.tif 000009
【図３Ａ】
2021523482.tif 000010
【図３Ｂ】
2021523482.tif 000011
【図４】
2021523482.tif 000012
【図５】
2021523482.tif 000013
【図６】
2021523482.tif 000014
【図７】
2021523482.tif 000015
【図８】
2021523482.tif 000016
【図９】
2021523482.tif 000017
【図１０】
2021523482.tif 000018
【図１１】
2021523482.tif 000019
【図１２Ａ】
2021523482.tif 000020
【図１２Ｂ】
2021523482.tif 000021
【図１３】
2021523482.tif 000022
【図１４】
2021523482.tif 000023
【図１５】
2021523482.tif 000024
【図１６】
2021523482.tif 000025
【図１７】
2021523482.tif 000026
【手続補正書】
【提出日】令和3年1月14日(2021.1.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
出力電圧VAoutを有する少なくとも1つの前ニューロン、および少なくとも1つのスイッチング入力を有する少なくとも1つの興奮性シナプスによって連結される少なくとも1つの後ニューロンを含み、前記興奮性シナプスが、前記出力VAoutによって電力を供給され、そしてそのスイッチング入力に、状態が前記出力VAoutのそれと相補的であるスイッチング信号VAout_barを受ける、電子神経回路。
【請求項２】
前記興奮性シナプスが、VAoutに接続される電位点と前記後ニューロンの膜電位(VmemB)に接続される電位点との間に直列のトランジスタの連鎖を形成するように、ドレイン-ソースチャネルが直列にある、少なくとも2つの電界効果トランジスタ(10、11)を含み、前記連鎖の末端に位置する前記トランジスタが「末端トランジスタ」と称される、請求項1に記載の回路。
【請求項３】
VAoutに接続される前記末端トランジスタ(10)がPMOSトランジスタである、請求項2に記載の回路。
【請求項４】
前記後ニューロンの前記膜電位(VmemB)に接続される前記末端トランジスタ(11)がNMOSトランジスタである、請求項3に記載の回路。
【請求項５】
前記トランジスタの連鎖が、前記末端トランジスタ(10、11)を形成する2つのトランジスタだけを備え、これらのトランジスタが、VAout=0のときにそれらのソースを同じ電位とする、請求項2から4のいずれか一項に記載の回路。
【請求項６】
前記末端トランジスタの一方(10)が、前記スイッチング入力を定めるゲートを有し、かつ他方の末端トランジスタ(11)が、シナプス荷重電位入力(Vw)を定めるゲートを有する、請求項2から5のいずれか一項に記載の回路。
【請求項７】
前記シナプス荷重電位入力(Vw)に印加されるシナプス荷重電位が、前記回路が電圧Vddを供給されるときにVddおよび0の中から適切な値をとる、請求項6に記載の回路。
【請求項８】
前記トランジスタの連鎖に属し、かつ前記末端トランジスタ間に配置される少なくとも1つの第3の中間電界効果トランジスタ(12)を含み、前記第3のトランジスタのゲートが前記末端トランジスタの一方のドレインにまたはソースに連結される、請求項2から7のいずれか一項に記載の回路。
【請求項９】
前記回路の前記電源電圧Vddが0<Vdd<0.3V、より良いのは0<Vdd<0.25V、更に良いのは0<Vdd<0.2Vである、請求項1から8のいずれか一項に記載の回路。
【請求項１０】
前記前ニューロンが、前記電圧VAout_barおよびVAoutをそれぞれ発生する、第1および第2の適合インバータと呼ばれる、2つの縦続のインバータ(2、3)を含む、請求項1から9のいずれか一項に記載の回路。
【請求項１１】
前記シナプス荷重電位入力(Vw)に印加される2値シナプス荷重電位(Vw)がシナプス荷重決定回路(22)の出力において得られ、前記シナプス荷重決定回路が、
-  メモリ回路(24)であって、その入力に対してアナログ電圧Vw analogueおよびその出力に対して前記2値シナプス荷重電位(Vw)を有し、かつ、
o  出力が前記2値シナプス荷重電位(Vw)を定める接続点(P1)である、一方の入力が他方の出力に接続された2つのインバータ(25、26)を含む、メモリセルと、
o  ドレイン-ソースチャネルが直列にある2つの電界効果トランジスタ(27、28)であり、それらの一方(27)のゲートに前記アナログ電圧Vw analogueを受け、そのドレインまたはソースが前記メモリセルの入力を定め、かつ他方のトランジスタ(28)のゲートに前記後ニューロンの出力電位VBoutを受ける、2つの電界効果トランジスタとを含む、メモリ回路と、
-  STDP(「スパイクタイミング依存可塑性」)と呼ばれる学習回路(23)と
を備える、請求項6に関する請求項1から10のいずれか一項に記載の回路。
【請求項１２】
前記学習回路(23)が、
o  直列に連結された2つの電界効果トランジスタ(17、18)であり、前記第1のトランジスタ(17)が、ソースを前記後ニューロンの前記出力電位VBoutに接続され、ゲートを前記電位の相補状態VBout barに接続され、かつドレインを前記第2のトランジスタ(18)のソースに接続され、前記第2のトランジスタ(18)のドレインが、前記シナプス荷重電位を積分する第1のコンデンサ(20)の端子に接続され、前記第1のコンデンサ(20)の他方の端子が接地に連結され、前記第2のトランジスタの前記ドレインが前記メモリ回路(24)に前記アナログ電圧Vw analogueを供給する、2つの電界効果トランジスタと、
o  ソースが前記前ニューロンの前記電位VAoutに連結され、ゲートが接地に連結され、かつドレインが第2のコンデンサ(21)の端子に連結され、その他方の端子が接地に連結される、第3の電界効果トランジスタ(19)と、
o  入力が前記第3のトランジスタ(19)の前記ドレインに連結され、かつ出力が前記第2のトランジスタ(18)のゲートに連結されるインバータ(16)と
を含む、請求項11に記載の回路。
【請求項１３】
前記電位VAoutおよびVBoutが交換される前記シナプス荷重決定回路の対称複製を備え、前記対称が、前記シナプス荷重決定回路とその複製との間で共通して共有される前記メモリセルに関してであり、抑制性シナプスのシナプス荷重電位入力に印加される2値シナプス荷重電位(Vw_inhib)が、前記興奮性シナプスの前記2値シナプス荷重電位(Vw)を定める前記接続点(P1)と反対の接続点(P2)において分岐される、請求項11に記載の回路。
【請求項１４】
前記前ニューロンが、電界効果トランジスタ(13)およびコンデンサ(14)を備える積分回路(15)が続く、結合インバータと呼ばれる、2つの縦続のインバータ(2'、3')を含む拡張部分回路を含み、前記トランジスタ(13)のゲートが、前記2つの縦続の結合インバータ(2'、3')の出力を形成するドレインに連結され、前記トランジスタ(13)のソースが前記コンデンサ(14)の第1の端子に連結され、その第2の端子が接地に連結され、前記拡張部分回路の出力が前記第1の適合インバータ(2)の入力に連結される、請求項1から13のいずれか一項に記載の回路。
【請求項１５】
前記拡張部分回路の前記トランジスタ(13)がCMOSトランジスタである、請求項14に記載の回路。
【請求項１６】
前記前ニューロンおよび後ニューロンの少なくとも一方がモリス-ルカー型である、請求項1から15のいずれか一項に記載の回路。
【請求項１７】
前記モリス-ルカー型前ニューロンおよび/または後ニューロンが、
-  端子の一方が膜電位(Vmem)を定める、膜容量(Cmem)と呼ばれるコンデンサと、
-  パルス帰還回路であって、
o  直列の、かつそれらのドレインを経由して前記膜電位(Vmem)に連結される電界効果トランジスタ(4、5)のブリッジと、
o  前記ブリッジの前記トランジスタ(4、5)の一方のゲートとソースとの間の、遅延コンデンサ(Ck)と呼ばれる、少なくとも1つのコンデンサとを含む、パルス帰還回路と、
-  少なくとも2つの縦続の電界効果インバータ(36、37)であって、各1つが2つのトランジスタから形成され、前記第1のインバータ(36)の入力が前記膜容量(Cmem)に連結され、かつその出力が前記第2のインバータ(37)の入力におよび前記ブリッジ(4;5)の前記トランジスタの一方の前記ゲートに連結され、前記第2のインバータ(37)の出力が前記ブリッジ(4;5)の他方のトランジスタのゲートに連結される、少なくとも2つの電界効果インバータか、
-  少なくとも3つの電界効果インバータ(46、47、48)であって、そのうちの2つのインバータ(46、47)が縦続であり、各1つが2つのトランジスタから形成され、前記第1のインバータ(46)の入力が前記膜容量(Cmem)に連結され、かつ前記第1のインバータ(46)の出力が前記第2のインバータ(47)の入力に連結され、前記第2のインバータ(47)の出力が前記ブリッジの前記トランジスタ(4;5)の一方の前記ゲートに連結され、前記第3のインバータ(48)の入力が前記膜容量(Cmem)に連結され、かつ前記第3のCMOSインバータの出力が前記ブリッジの他方のトランジスタ(4;5)の前記ゲートに連結される、少なくとも3つの電界効果インバータか
を含む、請求項16に記載の回路。
【請求項１８】
前記前ニューロンおよび後ニューロンの少なくとも一方が軸索小丘型である、請求項1から15のいずれか一項に記載の回路。
【請求項１９】
前記軸索小丘型前ニューロンおよび/または後ニューロンが、
-  少なくとも2つの縦続のインバータ(8、9)と、
-  前記少なくとも2つの縦続のインバータと並列に接続される帰還コンデンサ(Cf)と、
-  ドレインが前記少なくとも2つの縦続のインバータの入力である膜電位(Vmem)を定め、かつゲートがその出力に連結され、ソースが接地に連結される電界効果トランジスタと
を含む、請求項18に記載の回路。
【請求項２０】
前記第1の適合インバータ(2)の前記入力が前記膜電位(Vmem)に接続される、請求項16または18と組み合わせた、請求項10から15のいずれか一項に記載の回路。
【請求項２１】
前記前ニューロンおよび/または後ニューロンの前記トランジスタのゲート幅が60nmと10μmとの間であり、これらのトランジスタのゲート長が10nmと10μmとの間である、請求項16から20のいずれか一項に記載の回路。
【請求項２２】
-  少なくとも2つの縦続のインバータ(8、9)と、
-  前記少なくとも2つの縦続のインバータと並列に接続される帰還コンデンサ(Cf)と
を含み、
帰還容量が1fFと1pFとの間である、
請求項16に関する請求項1から21のいずれか一項に記載の回路。
【請求項２３】
-  端子の一方が膜電位(Vmem)を定める、膜容量(Cmem)と呼ばれるコンデンサと、
-  パルス帰還回路であって、
o  直列の、かつそれらのドレインを経由して前記膜電位(Vmem)に連結される電界効果トランジスタ(4、5)のブリッジと、
o  前記ブリッジの前記トランジスタ(4、5)の一方のゲートとソースとの間の、遅延コンデンサ(Ck)と呼ばれる、少なくとも1つのコンデンサとを含む、パルス帰還回路と
を含み、
前記膜(Cmem)および遅延(Ck)容量が1fFと1pFとの間である、
請求項15に関する請求項1から22のいずれか一項に記載の回路。
【請求項２４】
ドレイン-ソースチャネルが直列にある少なくとも2つの電界効果トランジスタ(30、31)を備える少なくとも1つの抑制性シナプスを更に含み、前記2つのトランジスタの一方(30)が、そのゲートを前記前ニューロンの前記出力電圧VAoutに接続され、そのソースを接地に接続され、かつそのドレインを他方のトランジスタ(31)のソースに接続され、前記他方のトランジスタ(31)が、そのゲートをシナプス荷重電位に接続され、かつそのドレインを前記後ニューロンの前記膜電位に接続される、請求項1から23のいずれか一項に記載の回路。
【国際調査報告】
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