(57)【要約】【解決手段】本発明は、支持体(12)と、支持体を覆う少なくとも第１の導電層(18)と、第１の導電層に接合されて第１の表面(20)及び第２の表面(22)を反対側に有する表示画素(Pix) とを備えた光電子デバイス(10)に関する。表示画素は、第１の導電層に接合されている第１の表面及び第１の表面と反対側の第３の表面(32)を有する電子回路(30)と、第３の表面に接合されて少なくとも２つの発光ダイオード(LED) を有する光電子回路(40)とを有しており、各発光ダイオードの電極の少なくとも１つが第３の表面で電子回路に接続されている。光電子回路は、発光ダイオードを覆う光輝性ブロック(44)及び光輝性ブロックを囲む導電性又は半導体の壁(46)を更に有しており、光電子デバイスは、表示画素の内の少なくとも１つに電気的に連結されている少なくとも１つの第２の導電層(26)を更に備えている。
2021529347.tif 000002
【特許請求の範囲】
【請求項１】
光電子デバイス(10; 55)であって、
支持体(12)と、
前記支持体を覆う少なくとも１つの第１の導電層(18)と、
前記第１の導電層に接合されて第１の表面(20)及び第２の表面(22)を反対側に有する表示画素回路(Pix) であって、前記第１の導電層に接合されている前記第１の表面及び前記第１の表面と反対側の第３の表面(32)を有する電子回路(30)と、前記第３の表面に接合されて少なくとも２つの発光ダイオード(LED) を有する光電子回路(40)とを夫々有する前記表示画素回路と
を備えており、
各発光ダイオードの電極の少なくとも１つが前記第３の表面で前記電子回路に接続されており、前記光電子回路は、前記発光ダイオードを覆う光輝性ブロック(44)及び前記光輝性ブロックを囲む導電性又は半導体の壁(46)を更に有しており、
前記光電子デバイスは、前記表示画素回路の内の少なくとも１つに電気的に連結されている少なくとも１つの第２の導電層(26)を更に備えていることを特徴とする光電子デバイス。
【請求項２】
前記第２の導電層(26)は前記表示画素回路(Pix) の内の少なくとも１つを少なくとも部分的に覆っていることを特徴とする請求項１に記載の光電子デバイス。
【請求項３】
前記第２の導電層(26)は、前記表示画素回路の内の少なくとも１つの壁(46)に電気的に連結されていることを特徴とする請求項２に記載の光電子デバイス。
【請求項４】
前記表示画素回路(Pix) の内の少なくとも１つで、前記第２の導電層(26)は、前記第３の表面(32)の側に配置された前記電子回路(30)の導電性パッド(36)と接していることを特徴とする請求項１に記載の光電子デバイス。
【請求項５】
前記第２の導電層(26)は前記支持体(12)上に延びており、前記表示画素回路(Pix) の内の少なくとも１つで、前記第２の導電層(26)は、前記第１の表面(20)の側に配置された前記電子回路(30)の導電性パッド(98)と接していることを特徴とする請求項１に記載の光電子デバイス。
【請求項６】
前記表示画素回路(Pix) 間の第１の導電層(18)を覆って、前記第１の導電層と前記第２の導電層(26)との間に配置されている第１の電気絶縁層(24)を更に備えていることを特徴とする請求項１〜４のいずれか１つに記載の光電子デバイス。
【請求項７】
前記表示画素回路(Pix) 毎に、前記表示画素回路の側面を覆う第２の電気絶縁層(56)を更に備えていることを特徴とする請求項１〜６のいずれか１つに記載の光電子デバイス。
【請求項８】
前記表示画素回路の光電子回路(40)は、前記表示画素回路(Pix) 毎に、前記壁(46)及び前記光輝性ブロック(44)を支持する第１の半導体層(54)を有しており、前記発光ダイオード毎に、前記光輝性ブロックと反対側で前記第１の半導体層上に載置されて第１の導電型でドープされた第２の半導体層(52)、アクティブ層(50)及び前記第１の導電型と反対の第２の導電型でドープされた第３の半導体層(48)を有する別個の積層体(41)を有していることを特徴とする請求項１〜７のいずれか１つに記載の光電子デバイス。
【請求項９】
各表示画素回路(Pix) は、前記積層体(41)毎に、前記第１の半導体層(54)と接して前記表示画素回路の電子回路(30)に接合された導電性パッド(42)を有していることを特徴とする請求項８に記載の光電子デバイス。
【請求項１０】
前記支持体(12)を覆う少なくとも２つの個別の第１の導電層(62)を備えており、
前記表示画素回路の内の一部の表示画素回路(Pix) が前記第１の導電層に夫々接合されており、
前記光電子デバイスは、前記表示画素回路の内の一部の表示画素回路の電子回路(30)に夫々電気的に連結されている少なくとも２つの第２の導電層(66)を備えていることを特徴とする請求項１〜９のいずれか１つに記載の光電子デバイス。
【請求項１１】
前記少なくとも２つの個別の第１の導電層(62)及び前記少なくとも２つの第２の導電層(66)は、平行な細片の形状を有することを特徴とする請求項１０に記載の光電子デバイス。
【請求項１２】
光電子デバイス(10; 55)を製造する方法であって、
a)  第１の表面(20)及び第２の表面(22)を反対側に有する表示画素回路(Pix) であって、前記第１の表面及び前記第１の表面と反対側の第３の表面(32)を有する電子回路(30)と、前記第３の表面に接合されて少なくとも２つの発光ダイオード(LED) を有する光電子回路(40)とを夫々有する前記表示画素回路(Pix) であって、各発光ダイオードの電極の少なくとも１つが前記第３の表面で前記電子回路に接続され、前記光電子回路が、前記発光ダイオードを覆う光輝性ブロック(44)及び前記光輝性ブロックを囲む導電性又は半導体の壁(46)を更に有する前記表示画素回路を製造する工程、
b)  少なくとも１つの第１の導電層(18)で覆われた支持体(12)を製造する工程、
c)  前記表示画素回路の電子回路(30)の第１の表面を前記第１の導電層に接合する工程、及び
d)  前記表示画素回路の内の少なくとも１つに電気的に連結される少なくとも１つの第２の導電層(26)を形成する工程
を有することを特徴とする方法。
【請求項１３】
前記第２の導電層(26)は、前記表示画素回路(Pix) の内の少なくとも１つを少なくとも部分的に覆うことを特徴とする請求項１２に記載の方法。
【請求項１４】
前記第２の導電層(26)を、前記表示画素回路の内の少なくとも１つの壁(46)に電気的に連結することを特徴とする請求項１３に記載の方法。
【請求項１５】
前記表示画素回路(Pix) の内の少なくとも１つで、前記第２の導電層(26)を、前記第３の表面(32)の側に配置された前記電子回路(30)の導電性パッド(36)と接触させることを特徴とする請求項１２に記載の方法。
【請求項１６】
前記第２の導電層(26)は前記支持体(12)上に延びており、前記表示画素回路(Pix) の内の少なくとも１つで、前記第２の導電層(26)を、前記第１の表面(20)の側に配置された前記電子回路(30)の導電性パッド(98)と接触させることを特徴とする請求項１３に記載の方法。
【請求項１７】
工程c)と工程d)との間に、前記表示画素回路(Pix) 間の第１の導電層(18)を覆って、前記第１の導電層と前記第２の導電層(26)との間に配置される第１の電気絶縁層(24)を形成する工程を更に有することを特徴とする請求項１３〜１５のいずれか１つに記載の方法。
【請求項１８】
工程c)の前に、前記表示画素回路(Pix) 毎に前記表示画素回路の側面を覆う第２の電気絶縁層(56)を形成する工程を更に有することを特徴とする請求項１３〜１７のいずれか１つに記載の方法。
【請求項１９】
工程a)で、前記発光ダイオード(LED) 毎に、第１の半導体層(54)上に載置されて第１の導電型でドープされた第２の半導体層(52)、アクティブ層(50)及び前記第１の導電型と反対の第２の導電型でドープされた第３の半導体層(48)を有する別個の積層体(41)を形成することを特徴とする請求項１３〜１８のいずれか１つに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、半導体材料に基づく発光ダイオードを備えた光電子デバイス、特にディスプレイスクリーン又は画像投影デバイス、及びこれらの製造方法に関する。
【背景技術】
【０００２】
画像の画素は、光電子デバイスによって表示される画像の単位素子に相当する。光電子デバイスがカラー画像のディスプレイスクリーンである場合、光電子デバイスは一般に、画像の各画素を表示するために表示サブ画素とも称される少なくとも３つの要素を備えており、これらの要素は実質的に単一色（例えば赤色、緑色及び青色）で光放射線を夫々放射する。３つの表示サブ画素によって放射される放射線を重ね合わせることにより、表示画像の画素に対応する色付けの感覚が観察者に与えられる。この場合、画像の画素を表示するために使用される３つの表示サブ画素によって形成される集合体が光電子デバイスの表示画素と称される。
【０００３】
各表示サブ画素は、光源、特には例えば半導体材料で形成されている発光ダイオードを有してもよい。「ピックアンドプレース」法と称される、発光ダイオードを備えた光電子デバイス、特にディスプレイスクリーン又は画像投影デバイスを製造する公知の方法では、発光ダイオードを個別の要素の形態で製造し、発光ダイオードを電気的に接続するための導電性トラックを含んでもよい支持体上の所望の位置に発光ダイオードを夫々置く。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このような方法の不利点は、発光ダイオードを支持体上に正確に置くことを一般に必要とするということである。このような方法は、発光ダイオードの大きさが小さいので、より複雑なアライメント法の実行を必要とする。
【０００５】
このような方法の別の不利点は、光電子デバイスの解像度が高くなると、発光ダイオードを支持体上に移す回数が増加し、ひいては光電子デバイスの製造期間が長くなり、工業規模での製造と相容れない場合があるということである。
【０００６】
組み立てられたユニット発光ダイオードから構成された大型の発光ダイオードディスプレイを形成するために、発光ダイオードは、多くの発光ダイオードを制御する制御回路と共に組み立てられるべきである。そのため、制御回路及び発光ダイオードを備えた集合体はワイヤによって共に連結される。このような集合体は、送信され得るデータの量を減少させ、ビデオストリームを表示するのが難しい場合がある。
【０００７】
マイクロメートル範囲の発光ダイオードを備えたディスプレイ、例えば、複数の製造業者によって開発されているテレビ、タブレット、スマートフォンタイプの構成では、ビデオストリームを高解像度で表示するためにアクティブアレイが必要である。現在、ディスプレイのためのアクティブアレイは薄膜トランジスタ、つまりTFT で形成されている。TFT には一般に、大きなガラス表面領域上にアモルファスシリコン又はポリシリコンの堆積物が使用されており、TFT は、大きな表面領域上に複雑なマイクロエレクトロニクス法を使用することを必要とする。
【０００８】
TFT 無しのアクティブアレイを形成するために、制御電子回路の、特にマイクロメートル範囲の大きさの発光ダイオードが一体化されている、いわゆるスマートピクセルを形成し得ることが望ましい。このようなアクティブアレイは画素の下に設けられた電子回路に基づいているので、アクティブアレイは非常に大きな表面領域に形成されてもよい。他方では、このような電子回路にシリコンに基づく技術が利用されてもよい。
【０００９】
従って、実施形態の目的は、発光ダイオードを備えた上記の光電子デバイスの不利点を少なくとも部分的に克服することである。
【００１０】
実施形態の別の目的は、光電子デバイスの製造中に光電子デバイスの支持体に部品を移す回数を減らすことである。
【００１１】
実施形態の別の目的は、光電子デバイスの支持体に部品を置く際の精度の制約を減らすことである。
【００１２】
実施形態の別の目的は、光電子デバイスを工業規模且つ低コストで製造し得ることである。
【００１３】
実施形態の別の目的は、光電子デバイスがTFT 無しのアクティブアレイを備えることである。
【課題を解決するための手段】
【００１４】
従って、実施形態は、光電子デバイスであって、
支持体と、
前記支持体を覆う少なくとも１つの第１の導電層と、
前記第１の導電層に接合されて第１の表面及び第２の表面を反対側に有する表示画素回路であって、前記第１の導電層に接合されている前記第１の表面及び前記第１の表面と反対側の第３の表面を有する電子回路と、前記第３の表面に接合されて少なくとも２つの発光ダイオードを有する光電子回路とを夫々有する前記表示画素回路と
を備えており、
各発光ダイオードの電極の少なくとも１つが前記第３の表面で前記電子回路に接続されており、前記光電子回路は、前記発光ダイオードを覆う光輝性ブロック及び前記光輝性ブロックを囲む導電性又は半導体の壁を更に有しており、
前記光電子デバイスは、前記表示画素回路の内の少なくとも１つに電気的に連結されている少なくとも１つの第２の導電層を更に備えていることを特徴とする光電子デバイスを提供する。
【００１５】
実施形態によれば、前記第２の導電層は前記表示画素回路の内の少なくとも１つを少なくとも部分的に覆っている。
【００１６】
実施形態によれば、前記第２の導電層は、前記表示画素回路の内の少なくとも１つの壁に電気的に連結されている。
【００１７】
実施形態によれば、前記表示画素回路の内の少なくとも１つで、前記第２の導電層は、前記第３の表面の側に配置された前記電子回路の導電性パッドと接している。
【００１８】
実施形態によれば、前記第２の導電層は前記支持体上に延びており、前記表示画素回路の内の少なくとも１つで、前記第２の導電層は、前記第１の表面の側に配置された前記電子回路の導電性パッドと接している。
【００１９】
実施形態によれば、前記光電子デバイスは、前記表示画素回路間の第１の導電層を覆って、前記第１の導電層と前記第２の導電層との間に配置されている第１の電気絶縁層を更に備えている。
【００２０】
実施形態によれば、前記光電子デバイスは、前記表示画素回路毎に、前記表示画素回路の側面を覆う第２の電気絶縁層を更に備えている。
【００２１】
実施形態によれば、前記表示画素回路の光電子回路は、前記表示画素回路毎に、前記壁及び前記光輝性ブロックを支持する第１の半導体層を有しており、前記発光ダイオード毎に、前記光輝性ブロックと反対側で前記第１の半導体層上に載置されて第１の導電型でドープされた第２の半導体層、アクティブ層及び前記第１の導電型と反対の第２の導電型でドープされた第３の半導体層を有する別個の積層体を有している。
【００２２】
実施形態によれば、各表示画素回路は、前記積層体毎に、前記第１の半導体層と接して前記表示画素回路の電子回路に接合された導電性パッドを有している。
【００２３】
実施形態によれば、前記光電子デバイスは、前記支持体を覆う少なくとも２つの個別の第１の導電層を備えており、前記表示画素回路の内の一部の表示画素回路が前記第１の導電層に夫々接合されており、前記光電子デバイスは、前記表示画素回路の内の一部の表示画素回路の電子回路に夫々電気的に連結されている少なくとも２つの第２の導電層を備えている。
【００２４】
実施形態によれば、前記少なくとも２つの個別の第１の導電層及び前記少なくとも２つの第２の導電層は、平行な細片の形状を有する。
【００２５】
実施形態は、光電子デバイスを製造する方法であって、
a)  第１の表面及び第２の表面を反対側に有する表示画素回路であって、前記第１の表面及び前記第１の表面と反対側の第３の表面を有する電子回路と、前記第３の表面に接合されて少なくとも２つの発光ダイオードを有する光電子回路とを夫々有する前記表示画素回路であって、各発光ダイオードの電極の少なくとも１つが前記第３の表面で前記電子回路に接続され、前記光電子回路が、前記発光ダイオードを覆う光輝性ブロック及び前記光輝性ブロックを囲む導電性又は半導体の壁を更に有する前記表示画素回路を製造する工程、
b)  少なくとも１つの第１の導電層で覆われた支持体を製造する工程、
c)  前記表示画素回路の電子回路の第１の表面を前記第１の導電層に接合する工程、及び
d)  前記表示画素回路の内の少なくとも１つに電気的に連結される少なくとも１つの第２の導電層を形成する工程
を有することを特徴とする方法を更に提供する。
【００２６】
実施形態によれば、前記第２の導電層は、前記表示画素回路の内の少なくとも１つを少なくとも部分的に覆う。
【００２７】
実施形態によれば、前記第２の導電層を、前記表示画素回路の内の少なくとも１つの壁に電気的に連結する。
【００２８】
実施形態によれば、前記表示画素回路の内の少なくとも１つで、前記第２の導電層を、前記第３の表面の側に配置された前記電子回路の導電性パッドと接触させる。
【００２９】
実施形態によれば、前記第２の導電層は前記支持体上に延びており、前記表示画素回路の内の少なくとも１つで、前記第２の導電層を、前記第１の表面の側に配置された前記電子回路の導電性パッドと接触させる。
【００３０】
実施形態によれば、前記方法は、工程c)と工程d)との間に、前記表示画素回路間の第１の導電層を覆って、前記第１の導電層と前記第２の導電層との間に配置される第１の電気絶縁層を形成する工程を更に有する。
【００３１】
実施形態によれば、前記方法は、工程c)の前に、前記表示画素回路毎に前記表示画素回路の側面を覆う第２の電気絶縁層を形成する工程を更に有する。
【００３２】
実施形態によれば、工程a)で、前記発光ダイオード毎に、第１の半導体層上に載置されて第１の導電型でドープされた第２の半導体層、アクティブ層及び前記第１の導電型と反対の第２の導電型でドープされた第３の半導体層を有する別個の積層体を形成する。
【図面の簡単な説明】
【００３３】
前述及び他の特徴及び利点を、添付図面を参照して本発明を限定するものではない具体的な実施形態について以下に詳細に説明する。
【００３４】
【図１】光電子デバイスの実施形態を部分的に簡略化して示す側断面図である。
【図２】光電子デバイスの実施形態を部分的に簡略化して示す平面図である。
【図３】光電子デバイスの別の実施形態を示す断面図である。
【図４Ａ】図１及び図３に示されている光電子デバイスの表示画素を示す等価電気回路図である。
【図４Ｂ】光電子デバイスの制御回路の実施形態を含む図４Ａと同様の電気回路図である。
【図４Ｃ】光電子デバイスの制御回路の実施形態を含む図４Ａと同様の電気回路図である。
【図５】光電子デバイスの製造方法の利点を示す図１及び図３に示されている光電子デバイスの部分的な平面略図である。
【図６】図１又は図３に示されている光電子デバイスの制御を示す図である。
【図７】光電子デバイスの他の実施形態を示す部分的な平面略図である。
【図８】光電子デバイスの他の実施形態を示す部分的な平面略図である。
【図９】光電子デバイスの他の実施形態を示す部分的な平面略図である。
【図１０】光電子デバイスの他の実施形態を示す部分的な平面略図である。
【図１１】光電子デバイスの他の実施形態を示す部分的な平面略図である。
【図１２Ａ】図１に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１２Ｂ】図１に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１２Ｃ】図１に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１２Ｄ】図１に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１２Ｅ】図１に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１２Ｆ】図１に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１２Ｇ】図１に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１２Ｈ】図１に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１２Ｉ】図１に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１２Ｊ】図１に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１２Ｋ】図１に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１２Ｌ】図１に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１３Ａ】図３に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１３Ｂ】図３に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１３Ｃ】図３に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１３Ｄ】図３に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１３Ｅ】図３に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１４】図１又は図３に示されている光電子デバイスを製造する方法の別の実施形態の工程で得られた構造を示す断面図である。
【図１５】光電子デバイスの別の実施形態を示す断面図である。
【図１６Ａ】図１５に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な断面略図である。
【図１６Ｂ】図１５に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な断面略図である。
【図１６Ｃ】図１５に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な断面略図である。
【図１６Ｄ】図１５に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な断面略図である。
【図１６Ｅ】図１５に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な断面略図である。
【図１６Ｆ】図１５に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な断面略図である。
【図１６Ｇ】図１５に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な断面略図である。
【図１６Ｈ】図１５に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な断面略図である。
【図１６Ｉ】図１５に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な断面略図である。
【図１６Ｊ】図１５に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な断面略図である。
【図１６Ｋ】図１５に示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な断面略図である。
【図１７】光電子デバイスの別の実施形態を部分的に簡略化して示す断面図である。
【図１８Ａ】光電子デバイスの別の実施形態を部分的に簡略化して示す平面図である。
【図１８Ｂ】図１８Ａの変形例を示す図である。
【図１９Ａ】図１７、図１８Ａ及び図１８Ｂに示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１９Ｂ】図１７、図１８Ａ及び図１８Ｂに示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１９Ｃ】図１７、図１８Ａ及び図１８Ｂに示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１９Ｄ】図１７、図１８Ａ及び図１８Ｂに示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１９Ｅ】図１７、図１８Ａ及び図１８Ｂに示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１９Ｆ】図１７、図１８Ａ及び図１８Ｂに示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１９Ｇ】図１７、図１８Ａ及び図１８Ｂに示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１９Ｈ】図１７、図１８Ａ及び図１８Ｂに示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１９Ｉ】図１７、図１８Ａ及び図１８Ｂに示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【図１９Ｊ】図１７、図１８Ａ及び図１８Ｂに示されている光電子デバイスを製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な側断面略図である。
【発明を実施するための形態】
【００３５】
明瞭化のために、同一の要素は様々な図面において同一の参照番号で示されており、更に、電子回路の表示ではよくあるように、様々な図面は正しい縮尺で示されていない。更に、本明細書の理解に有用な要素のみが示され説明されている。特に、発光ダイオードの構造は当業者に広く知られており、詳細に説明されない。
【００３６】
以下の記載では、「最上部」、「上側」又は「下側」のような相対位置を特定する用語を参照する場合、図面の向き、又は通常の使用位置での光電子デバイスを指す。「実質的に」、「略」及び「程度」という用語は、特に示されていない場合、該当する値のプラスマイナス10％、好ましくはプラスマイナス５％の許容値を示すために本明細書に使用されている。更に、発光ダイオードの「アクティブ領域」は、発光ダイオードによる電磁放射線の大部分を放射する発光ダイオードの領域を表す。
【００３７】
図１及び図２は、表示画素を備えた、例えばディスプレイスクリーン又は画像投影デバイスに対応する光電子デバイス10の実施形態を示す。図１は図２の線I-I に沿った断面図であり、図２は図１の線II-II に沿った断面図である。
【００３８】
光電子デバイス10は、図１の下から上に、
好ましくは平行な対向する下面14及び上面16を有する支持体12と、
上面16を覆う導電層を有する第１の電極層18と、
第１の電極層18上に載置されて第１の電極層18と接している、以下表示画素回路とも称される表示画素Pix （図１には２つの表示画素Pix が示されており、図２には３つの表示画素Pix が示されており、各表示画素Pix は下面20及び下面20と反対側の上面22を有し、各表示画素回路は上面22から光を放射する発光ダイオードLED を有している）と、
表示画素Pix 間の電極層18及び表示画素Pix の側面を覆う電気絶縁層24と、
発光ダイオードLED によって放射される放射線を少なくとも部分的に通す導電層を有する第２の電極層26であって、各表示画素Pix 及び表示画素Pix 間の絶縁層24を覆い、各表示画素Pix の上面22と接している導電層26と
を備えている。
【００３９】
各表示画素Pix は、図１の下から上に、
以下制御回路と称される電子回路30と、
光電子回路40と
を有している。
【００４０】
制御回路30は下面20及び下面20と反対側の上面32を有し、下面20及び上面32は平行であることが好ましい。下面20は電極層18に接合されており、例えば電極層18に電気的に連結されている導電性パッド34によって画定されている。制御回路30は、上面32側に導電性パッド36を更に有している。
【００４１】
光電子回路40は制御回路30の上面32に接合されている。光電子回路40は、発光ダイオードLED 、好ましくは少なくとも３つの発光ダイオードを形成する半導体層の積層体41を有している。光電子回路40は、導電性パッド36に接する導電性パッド42によって電子回路30に電気的に連結されている。光電子回路40は、制御回路30と反対側で発光ダイオードLED を覆って導電性の壁46によって横方向に分離された光輝性ブロック44を有している。光輝性ブロック44は発光ダイオードLED と夫々対向していることが好ましい。壁46は積層体41及び第２の電極層26と接している。図２では、各表示画素Pix の発光ダイオードLED 及び光輝性ブロック44は一列に並んで示されている。しかしながら、発光ダイオードLED 及び光輝性ブロック44の配置が異なってもよいことは明らかなはずである。例として、各表示画素Pix の形状は平面視で実質的に正方形であってもよく、発光ダイオードLED 及び光輝性ブロック44は正方形の角部の内の３つに配置されてもよい。
【００４２】
不図示の封止層が第２の電極層26を覆ってもよい。
【００４３】
電子回路30の下面20は、好ましくは導電性の接合材料によって電極層18に接合されてもよい。
【００４４】
各発光ダイオードLED は、いわゆる二次元の発光ダイオードに相当してもよく、二次元の発光ダイオードは、発光ダイオードLED による放射線の大部分が放射される層をアクティブ層として有する実質的に平らな半導体層の積層体を有する。実施形態によれば、光電子回路40の全ての発光ダイオードLED は、好ましくは実質的に同一の波長で光放射線を放射する。
【００４５】
実施形態によれば、積層体41は、発光ダイオードLED 毎に、導電性パッド42と接している第１の導電型、例えばＰ型にドープされた半導体層48と、半導体層48と接しているアクティブ層50と、アクティブ層50と接している第１の導電型と反対の第２の導電型、例えばＮ型にドープされた半導体層52とを有している。光電子回路40は、発光ダイオードの半導体層52と接する半導体層54を更に有しており、半導体層54上に壁46が載置されている。半導体層54は、例えば半導体層52の材料と同一の材料で形成されている。実施形態によれば、各光電子回路40は、発光ダイオード毎に、半導体層48を電子回路30に連結する導電性パッド42と、半導体層54を電子回路30に直接連結する少なくとも１つの半導体パッド42とを有している。
【００４６】
発光ダイオードLED 毎に、アクティブ層50は閉込め手段を有してもよい。例として、アクティブ層50は単一量子井戸を有してもよい。そのため、アクティブ層50は、半導体層48, 52を形成する半導体材料とは異なり、半導体層48, 52を形成する材料のバンドギャップより小さいバンドギャップを有する半導体材料を含んでいる。アクティブ層50は多重量子井戸を有してもよい。そのため、アクティブ層50は、量子井戸及び障壁層が交互に形成された半導体層の積層体を有する。
【００４７】
表示画素Pix 毎に、光電子回路40は「フリップチップ」タイプの接続によって制御回路30に接合されてもよい。光電子回路40を制御回路30に連結する不図示の可溶性の導電素子、例えば半田ボール又はインジウムボールによって、光電子回路40と制御回路30との機械的な接続が保証され、光電子回路40の各発光ダイオードLED と制御回路30との電気的な接続が更に保証される。別の実施形態によれば、光電子回路40は制御回路30に直接接合によって接合されてもよい。直接接合は異種直接接合であってもよい。これは、光電子回路40の金属素子が制御回路30の金属素子と接して、光電子回路40の誘電体素子が制御回路30の誘電体素子と接することを意味する。
【００４８】
実施形態によれば、各光輝性ブロック44は発光ダイオードLED の内の１つと対向して配置されている。各光輝性ブロック44は蛍光体を有しており、蛍光体は、関連付けられた発光ダイオードLED によって放射される光により励起されると、関連付けられた発光ダイオードLED によって放射される光の波長とは異なる波長で光を放射することができる。実施形態によれば、各表示画素Pix は少なくとも２つのタイプの光輝性ブロック44を有している。第１のタイプの光輝性ブロック44は、発光ダイオードLED による放射線を第１の波長の第１の放射線に変換することができ、第２のタイプの光輝性ブロック44は、発光ダイオードLED による放射線を第２の波長の第２の放射線に変換することができる。実施形態によれば、各表示画素Pix は少なくとも３つのタイプの光輝性ブロック44を有しており、第３のタイプの光輝性ブロック44は、発光ダイオードLED による放射線を第３の波長の第３の放射線に変換することができる。第１、第２及び第３の波長は異なってもよい。
【００４９】
実施形態によれば、第１の波長は青色の光に対応し、430 nm〜490 nmの範囲内にある。実施形態によれば、第２の波長は緑色の光に対応し、510 nm〜570 nmの範囲内にある。実施形態によれば、第３の波長は赤色の光に対応し、600 nm〜720 nmの範囲内にある。発光ダイオードLED は、例えば紫外域の放射線を放射することができる。
【００５０】
実施形態によれば、各表示画素Pix は、発光ダイオードLED による放射線を第４の波長の第４の放射線に変換することができる第４のタイプの光輝性ブロック44を有している。第１、第２、第３及び第４の波長は異なってもよい。実施形態によれば、第４の波長は黄色の光に対応し、570 nm〜600 nmの範囲内にある。別の実施形態によれば、第４の放射線は、近赤外域の放射線、特には700 nmと980 nmとの間の波長の放射線、紫外線又は白色の光に相当する。
【００５１】
各制御回路30は、発光ダイオードを制御するために使用される不図示の電子部品、特にトランジスタを有してもよい。各制御回路30は半導体基板を有してもよく、半導体基板の内部及び／又は最上部に電子部品が形成されてもよい。そのため、制御回路30の下面20は、電子部品が形成されている側の基板の前面と反対側の基板の裏面に相当してもよい。半導体基板は、例えばシリコン、特に単結晶シリコンで形成された基板である。
【００５２】
光電子回路40は、複数の発光ダイオード及びこれらの発光ダイオードの接続素子のみを有しており、制御回路30は、光電子回路40の発光ダイオードを制御するのに必要な全ての電子部品を有していることが好ましい。変形例として、光電子回路40は、発光ダイオードに加えて他の電子部品を更に有してもよい。
【００５３】
光電子デバイス10は10〜109 の表示画素Pix を有してもよい。各表示画素Pix は、平面視で１μｍ2 〜100 ｍｍ2 の範囲内の表面領域を占めてもよい。各表示画素Pix の厚さは１μｍ〜６ｍｍの範囲内であってもよい。各電子回路30の厚さは0.5 μｍ〜3,000 μｍの範囲内であってもよい。各光電子回路40の厚さは0.2 μｍ〜3,000 μｍの範囲内であってもよい。
【００５４】
支持体12は、例えばポリマー、特にエポキシ樹脂、特にはプリント回路を製造するために使用されるFR4 材料を含む電気絶縁性材料、又は金属材料、例えばアルミニウムで形成されてもよい。支持体12の厚さは10μｍ〜10ｍｍの範囲内であってもよい。
【００５５】
導電層18は、例えばアルミニウム、銀、銅又は亜鉛の金属層に相当することが好ましい。導電層18の厚さは0.5 μｍ〜1,000 μｍの範囲内であってもよい。
【００５６】
絶縁層24は、誘電体材料、例えば酸化シリコン(SiO2)、窒化シリコン（SixNy、ここでｘは約３であり、ｙは約４であり、例えばSi3N4 ）、酸窒化シリコン（SiOxNy、ここでｘは約1/2 であってもよく、ｙは約１であってもよく、例えばSi2ON2）、酸化アルミニウム(Al2O3) 又は酸化ハフニウム(HfO2)で形成されてもよい。各絶縁部分24の最大の厚さは0.2 μｍ〜1,000 μｍの範囲内であってもよい。絶縁層24は光電子回路40によって放射される放射線を通さないことが好ましい。絶縁層24は、白色樹脂、黒色樹脂、又は特に酸化チタンの粒子が充填された透明樹脂に相当してもよい。
【００５７】
各導電性パッド34, 36, 42は、銅、チタン、ニッケル、金、スズ、アルミニウム及びこれらの化合物の少なくとも２つの合金を含む群から選択された材料で少なくとも部分的に形成されてもよい。
【００５８】
導電層26は、光電子回路40によって放射される電磁放射線を通すことができる。導電層26を形成する材料は、酸化インジウムスズ(ITO) 、酸化アルミニウム亜鉛、酸化ガリウム亜鉛又はグラフェンのような透明な導電性材料であってもよい。表示画素Pix 上の導電層26の最小の厚さは0.05μｍ〜1,000 μｍの範囲内であってもよい。
【００５９】
半導体層48, 52, 54は、少なくとも１つの半導体材料から少なくとも部分的に形成されている。半導体材料は、III-V 族化合物、例えばIII-N 化合物、II-VI 族化合物、又はIV族半導体若しくは化合物を含む群から選択されている。III 族元素の例として、ガリウム(Ga)、インジウム(In)又はアルミニウム(Al)が挙げられる。III-N 化合物の例として、GaN 、AlN 、InN 、InGaN 、AlGaN 又はAlInGaN が挙げられる。他のV 族元素、例えばリン又はヒ素を更に使用してもよい。II族元素の例として、IIA 族元素、特にベリリウム(Be)及びマグネシウム(Mg)、並びにIIB 族元素、特に亜鉛(Zn)、カドミウム(Cd)及び水銀(Hg)が挙げられる。VI族元素の例として、VIA 族元素、特に酸素(O) 及びテルル(Te)が挙げられる。II-VI 族化合物の例として、ZnO 、ZnMgO 、CdZnO 、CdZnMgO 、CdHgTe、CdTe又はHgTeが挙げられる。IV族半導体材料の例として、シリコン(Si)、炭素(C) 、ゲルマニウム(Ge)、炭化シリコン合金(SiC) 、シリコン・ゲルマニウム合金(SiGe)又は炭化ゲルマニウム合金(GeC) が挙げられる。
【００６０】
実施形態によれば、各光輝性ブロック44は、少なくとも１つの光輝性材料の粒子を含んでいる。光輝性材料の例として、YAG:Ce又はYAG:Ce3+とも称される３価セリウムイオンによって活性化されるイットリウムアルミニウムガーネット(YAG) が挙げられる。従来の光輝性材料の粒子の平均サイズは一般に５μｍより大きい。
【００６１】
実施形態によれば、各光輝性ブロック44は、以下半導体ナノ結晶又は蛍光体粒子とも称される半導体材料のナノメートル範囲の単結晶粒子が分散しているマトリクスを含んでいる。光輝性材料の内部量子効率QYint は、放射光子の数と光輝性物質に吸収される光子の数との比率に等しい。半導体ナノ結晶の内部量子効率QYint は５％より大きく、好ましくは10％より大きく、より好ましくは20％より大きい。
【００６２】
実施形態によれば、半導体ナノ結晶の平均サイズは0.5 nm〜1,000 nm、好ましくは0.5 nm〜500 nm、より好ましくは１nm〜100 nm、特には２nm〜30nmの範囲内である。50nmより小さい大きさでは、半導体ナノ結晶の光変換特性は基本的に量子閉込め現象に応じて決められる。そのため、半導体ナノ結晶は量子ドットに相当する。
【００６３】
実施形態によれば、半導体結晶の半導体材料は、セレン化カドミウム(CdSe)、リン化インジウム(InP) 、硫化カドミウム(CdS) 、硫化亜鉛(ZnS) 、セレン化亜鉛(ZnSe)、テルル化カドミウム(CdTe)、テルル化亜鉛(ZnTe)、酸化カドミウム(CdO) 、酸化亜鉛カドミウム(ZnCdO) 、硫化カドミウム亜鉛(CdZnS) 、セレン化カドミウム亜鉛(CdZnSe)、硫化銀インジウム(AgInS2)、PbScX3（ここでＸがハロゲン原子、特にヨウ素(I) 、臭素(Br)又は塩素(Cl)である）タイプのペロブスカイト及びこれらの化合物の少なくとも２つの混合物を含む群から選択されている。実施形態によれば、半導体ナノ結晶の半導体材料は、Le Blevenec 等著のPhysica Status Solidi (RRL) - Rapid Research Letters Volume 8，No. 4，p. 349-352，2014年４月の刊行物に記載されている材料から選択されている。
【００６４】
実施形態によれば、半導体ナノ結晶の大きさは、半導体ナノ結晶によって放射される放射線の所望の波長に応じて選択されている。例として、平均サイズが3.6 nm程度であるCdSeナノ結晶は青色の光を赤色の光に変換することができ、平均サイズが1.3 nm程度であるCdSeナノ結晶は青色の光を緑色の光に変換することができる。別の実施形態によれば、半導体ナノ結晶の組成は、半導体ナノ結晶によって放射される放射線の所望の波長に応じて選択されている。
【００６５】
マトリクスは、少なくとも部分的に透明な材料から形成されている。マトリクスは、例えばシリカから形成されている。マトリクスは、例えば任意の少なくとも部分的に透明なポリマー、特にシリコーン又はポリ乳酸(PLA) から形成されている。マトリクスは、PLA のような三次元プリンタと共に使用される少なくとも部分的に透明なポリマーから形成されてもよい。実施形態によれば、マトリクスは２〜90重量％、好ましくは10〜60重量％のナノ結晶、例えば約30重量％のナノ結晶を含んでいる。
【００６６】
光輝性ブロック44の厚さはナノ結晶濃度及び使用されるナノ結晶のタイプに応じて決められている。光輝性ブロック44の高さは、好ましくは壁46の高さ以下である。図２を参照すると、各光輝性ブロック44の面積は、辺の長さが１μｍ〜100 μｍ、好ましくは３μｍ〜15μｍの範囲内である正方形の面積に相当する。
【００６７】
壁46は、少なくとも１つの半導体材料又は導体材料から少なくとも部分的に形成されている。半導体材料又は金属導体材料は、シリコン、ゲルマニウム、炭化シリコン、III-V 族化合物、II-VI 族化合物、鋼、鉄、銅、アルミニウム、タングステン、チタン、ハフニウム、ジルコニウム又はこれらの化合物の少なくとも２つの組み合わせであってもよい。壁46は、マイクロエレクトロニクスで実施される製造方法と適合する半導体材料から形成されていることが好ましい。壁46は高濃度にドープされてもよく、低濃度にドープされてもよく、又はドープされなくてもよい。壁46は単結晶シリコンから形成されていることが好ましい。
【００６８】
下面14と直交する方向に測定された壁46の高さは300 ｎｍ〜200 μｍの範囲内であり、好ましくは５μｍ〜30μｍの範囲内である。下面14と平行な方向に測定された壁46の厚さは100 ｎｍ〜50μｍの範囲内であり、好ましくは0.5 μｍ〜10μｍの範囲内である。
【００６９】
実施形態によれば、壁46は、光輝性ブロック44及び／又は発光ダイオードLED によって放射される放射線の波長に関して反射材料から形成されてもよく、又は反射被覆体によって覆われてもよい。
【００７０】
壁46は光輝性ブロック44を囲んでいることが好ましい。そうすると、壁46は、隣り合う光輝性ブロック44間のクロストークを減少させる。
【００７１】
封止層は、少なくとも部分的に透明な絶縁材料で形成されてもよい。封止層は、少なくとも部分的に透明な無機材料で形成されてもよい。例として、無機材料は、SiOx（ここでｘは１〜２の間の実数である）又はSiOyNz（ここでｙ及びｚは０〜１の間の実数である）タイプの酸化シリコン、及び酸化アルミニウム、例えばAl2O3 を含む群から選択されている。封止層は、少なくとも部分的に透明な有機材料で形成されてもよい。例として、封止層はシリコーンポリマー、エポキシドポリマー、アクリルポリマー又はポリカーボネートである。
【００７２】
実施形態によれば、金属ゲートが、透明な導電層26の上に透明な導電層26と接して形成されてもよく、表示画素Pix は金属ゲートの開口部のレベルに配置されてもよい。このため、表示画素Pix によって放射される放射線を妨げることなく導電性が改善され得る。
【００７３】
実施形態によれば、光線を遮断することなく電流の伝導を有利にするために、金属ゲートが透明な導電層26に沿って透明な導電層26と接して形成されてもよい。
【００７４】
実施形態によれば、動作中、表示画素Pix 、特に表示画素Pix の光電子回路40の発光ダイオードに印加するために電極層26, 18間に電圧VEを印加する。
【００７５】
図３は、光電子デバイス10の全ての要素を備えた光電子デバイス55の別の実施形態の図１と同様の図であり、この別の実施形態では、各表示画素Pix が、表示画素Pix の側面を覆う電気絶縁層56を更に有している。絶縁層56の最小の厚さは２ｎｍ〜１ｍｍの範囲内であってもよい。電極層26は、各表示画素Pix の上面22を覆うことに加えて、表示画素Pix の絶縁層56の一部を覆ってもよい。絶縁層56は、酸化シリコン(SiO2)、窒化シリコン（SixNy 、ここでｘは約３であり、ｙは約４であり、例えばSi3N4 ）、酸窒化シリコン（SiOxNy、ここでｘは約1/2 であってもよく、ｙは約１であってもよく、例えばSi2ON2）、酸化アルミニウム(Al2O3) 、酸化ハフニウム(HfO2)又は酸化ジルコニウム(ZrO2)で形成されてもよい。
【００７６】
図４Ａは、図１及び図３に示されている表示画素Pix の等価電気回路図である。各発光ダイオードLED の第１の電極、例えばカソードが表示画素Pix の制御回路30に接続されている一方、各発光ダイオードLED の第２の電極、例えばアノードが電極層26に接続されており、電極層26自体は低基準電位源GND 、例えば接地に連結されている。制御回路30は電極層18に接続されており、電極層18は高基準電位源VCC に連結されている。表示画素Pix は電極層18と電極層26との間に接続されており、電圧VEを受ける。制御回路30は光電子回路40の発光ダイオードLED を制御する。
【００７７】
図４Ｂは図４Ａと同様の図であり、制御回路30は、下面20側に配置されたアクティブ領域53と共に示されている。アクティブ領域53は、制御回路30の電子部品が内部及び最上部に形成されている制御回路30の領域である。制御回路30は、制御回路30を通って延びて制御回路30の残り部分から横方向に絶縁されているバイア57を更に有しており、バイア57は、制御回路30の下面20側に形成された導電性トラックを制御回路30の上面32側に配置された導電性パッド36に電気的に連結している。特に、バイア57の内の１つによって、低基準電位源GND による電位がアクティブ領域53に与えられ得る。
【００７８】
図４Ｃは図４Ａと同様の図であり、制御回路30は、上面32側に配置されたアクティブ領域53と共に示されている。制御回路30は、制御回路30を通って延びている少なくとも１つのバイア57を更に有しており、バイア57は、制御回路30の下面20側に配置された導電性パッド34を制御回路30の上面32側に配置された導電性パッド36に電気的に連結している。バイア57によって、高基準電位源VCC の電位がアクティブ領域53に与えられ得る。
【００７９】
本実施形態では、導電層18が光電子デバイス10, 55の全ての表示画素Pix と接しており、導電層26は光電子デバイス10, 55の全ての表示画素Pix と接している。
【００８０】
光電子デバイス10又は光電子デバイス55を製造する方法の実施形態では、表示画素Pix を製造し、表示画素Pix を電極層18上に夫々個別に配置する。実施形態によれば、電極層18, 26は全ての表示画素Pix に共通であり、表示画素Pix の接続が簡略化され、各表示画素Pix を電極層18上に高精度に置く必要がない。このため、表示画素Pix を電極層18上に配置するために、より少ないコストでより迅速な技術を実施することが可能になることが有利である。更に、各表示画素Pix の発光ダイオードが表示画素Pix の光電子回路40に一体化されるので、光電子デバイス10又は光電子デバイス55の組み立て中に移す回数が減少する。本実施形態では、各表示画素Pix は、表示画素の識別子が記憶されているメモリを有してもよい。製造方法は、表示画素Pix の識別子に応じて各表示画素Pix の位置を正常な位置に戻す調整段階を有してもよい。そのため、動作中、画素の識別子に応じてデータを画素に送信してもよい。
【００８１】
図５は、光電子デバイス10又は光電子デバイス55の平面略図であり、表示画素Pix が非常に正確に配置されず、例えば行及び列に完全に整列しないことが可能であること、並びにある表示画素Pix が行及び列の方向に対して傾いてもよいことを示す。
【００８２】
前述した実施形態では、電極層18は全ての表示画素Pix に接続されており、支持体12の大部分又は全てに亘って延びている連続した層の形態で設けられている。
【００８３】
表示画素Pix 毎に、制御回路30は制御信号を受信して、受信した制御信号に基づき、表示画素の発光ダイオード、特に表示画素によって放射される光の明度、彩度及び輝度を制御することができる。
【００８４】
実施形態によれば、電圧VEを変調することによって制御信号を表示画素Pix の制御回路30に送信してもよい。
【００８５】
図６は、制御信号COM を受信する処理部58を非常に概略的に示し、処理部58は、制御信号COM で変調された、表示画素Pix に電力を供給するための電圧VEを光電子デバイス10, 55に印加することができる。処理部58は専用回路に相当してもよく、又はメモリに記憶されたコンピュータプログラムの命令を実行することができるプロセッサ、例えばマイクロプロセッサ若しくはマイクロコントローラを有してもよい。
【００８６】
各表示画素Pix の制御回路30は、電圧VEの復調によって制御信号COM を取り出してもよい。そのため、制御回路30は、制御信号COM が制御回路30にアドレス指定されているか否かを決定することができる。例として、識別子が各表示画素Pix に関連付けられてもよく、電圧VEの復調によって得られる制御信号COM は、制御信号が対象とする表示画素の識別子を含んでもよい。
【００８７】
表示画素Pix のアクティブアドレッシングを行ってもよいことが有利である。実際、各制御回路30は新たな制御信号を受信するまで、表示画素の表示特性、特に明度、彩度及び輝度の維持を制御してもよい。
【００８８】
図７は、光電子デバイス10又は光電子デバイス55の全ての要素を備えた光電子デバイス60の別の実施形態の平面略図であり、この別の実施形態では、電極層18が支持体12上に延びている平行な導電性細片62に分割されており、図７に例として３つの導電性細片62が示されている。少なくとも１つの行の表示画素Pix が各導電性細片62上に分散している。複数行の表示画素Pix が各導電性細片62上に分散していることが好ましく、図７に例として３行の表示画素Pix が導電性細片62に表わされている。
【００８９】
別の実施形態によれば、電極層18及び／又は電極層26が別個の電極細片に分割されてもよい。別の実施形態によれば、電極層26も平行な導電性細片に分割されてもよい。電極層18及び電極層26が夫々細片に分割されている場合、電極層18の細片の大きさは、好ましくは電極層26の細片の大きさと実質的に同一であり、電極層26の各細片は電極層18の細片の内の１つを実質的に覆っている。別の実施形態によれば、電極18又は電極26の一方が表示画素Pix に共通であってもよい一方、電極18又は電極26の他方が平行な導電性細片に分割されている。電極層18, 26が表示画素の集合体を挟持する積み重ねられた細片に分割されている実施形態では、表示画素の集合体毎に電圧VEを異なって変調することにより、様々な制御信号を並列に送信してもよい。このため、表示画素Pix の集合体毎に制御信号を並列に送信することが可能になる。このため、電磁放射線の変調周波数を低下させる、及び／又は送信データの割合を増加させることが可能になる。
【００９０】
図８は、光電子デバイス65の別の実施形態の部分的な平面略図であり、この別の実施形態では、電極層18が行方向に沿って延びている導電性細片62に分割されており、行電極と称され、電極層26が列方向に沿って延びている導電性細片66に分割されており、列電極と称される。少なくとも１つの表示画素Pix が、平面視で各行電極62及び各列電極66の交差部分に配置されており、行電極62及び列電極66に接続されている。例として、図８では、３つの表示画素Pix が平面視で各行電極62及び各列電極66の交差部分に設けられている。実施形態によれば、各行電極62及び各列電極66の交差部分に設けられた表示画素Pix が、表示される画像の画素を形成してもよい。このため、表示画素Pix の内の１つに欠陥がある場合の冗長性が可能になる。表示画素Pix 毎に、表示画素Pix の下面全体が必ずしも行電極62の内の１つと接しないこと、及び／又は表示画素Pix の上面全体が必ずしも列電極66の内の１つと接しないことに注目すべきである。これは、表示画素Pix が行電極62の内の１つ及び細片間の隣接領域にまたがってもよいこと、並びに／又は表示画素Pix が列電極66の内の１つ及び細片間の隣接領域にまたがってもよいことを意味する。
【００９１】
別の実施形態によれば、長い長さ／連続した表面に亘る堆積を複雑にし得る透明な細片66が、表示画素が接続される不連続領域から形成されてもよく、このような不連続領域は金属トラックによって互いに接続されてもよい。このため、上部電極の形成が容易になって導電性が高められ得ることが有利である。
【００９２】
図９は、各行電極62及び各列電極66の交差部分に１つの表示画素Pix が設けられている光電子デバイス65の実施形態を示す部分的な平面略図である。
【００９３】
図９に示されているように、特に短絡を避けるために、各導電性細片66の幅は、好ましくは列方向に沿って測定された表示画素Pix の大きさより大きく、各導電性細片62の幅は、行方向に沿って測定された表示画素Pix の大きさより大きい。そのため、行毎に、行に属する表示画素Pix が完全に整列しないことが可能である。同様に、列毎に、列に属する表示画素Pix が完全に整列しないことが可能である。
【００９４】
図１０は、光電子デバイス65の変形例の部分的な平面略図であり、この変形例では、金属ゲート67が上側の透明な各導電性細片66の上に透明な各導電性細片66と接して形成されており、表示画素Pix は金属ゲート67の開口部68のレベルに配置されている。このため、表示画素Pix によって放射される放射線を妨げることなく導電性が改善され得る。
【００９５】
図１１は、光電子デバイス65の別の変形例の部分的な平面略図であり、この別の変形例では、光線を遮断することなく電流の伝導を有利にするために、金属ゲート69が透明な各導電性細片66に沿って透明な各導電性細片66と接して形成されている。
【００９６】
図１２Ａ〜図１２Ｌは、図１に示されている光電子デバイス10を製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な断面略図である。
【００９７】
図１２Ａは、図１２Ａの下から上に半導体層72、アクティブ層74及び半導体層76を含む半導体層の積層体71を支持体70上に形成した後に得られた構造を示す。半導体層72の組成は、前述した半導体層52, 54の組成と同一であってもよい。アクティブ層74の組成は、前述したアクティブ層50の組成と同一であってもよい。半導体層76の組成は、前述した半導体層48の組成と同一であってもよい。シード層が支持体70と半導体層72との間に設けられてもよい。支持体70と半導体層72との間にシード層が設けられないことが好ましい。
【００９８】
図１２Ｂは、光電子回路40の発光ダイオードLED を画定して導電性パッド42を形成した後に得られた構造を示す。半導体層72、アクティブ層74及び半導体層76をエッチングして各光電子回路40の発光ダイオードLED 毎に半導体層52、アクティブ層50及び半導体層48を画定することにより、発光ダイオードLED を画定してもよい。実行されるエッチングは、例えば塩素系プラズマ若しくはフッ素系プラズマを使用するドライエッチング、又は反応性イオンエッチング(RIE) であってもよい。半導体層72のエッチングされていない部分は前述した半導体層54を形成する。得られた構造全体に亘って導電層を堆積させて、導電性パッド42の外側の導電層の部分を除去することにより、導電性パッド42を得てもよい。光電子回路40のまだ完成していない複数の複製物を有する光電子回路78が得られ、２つの複製物が図１２Ｂに示されている。
【００９９】
図１２Ｃは、特に集積回路の製造方法の従来の工程によって所望の制御回路30の完全には完成していない複数の複製物を有する電子回路80を製造した後に得られた、電子回路80を光電子回路78に接合する直前の構造を示す。電子回路80を光電子回路78に組み立てる方法は、半田付け作業又は分子接合作業を有してもよい。
【０１００】
図１２Ｄは、支持体70に壁46を形成した後に得られた構造体を示す。支持体70に開口部82をエッチングすることにより、壁46を形成してもよい。
【０１０１】
図１２Ｅは、光輝性ブロック44を形成した後に得られた構造を示す。例えば、いわゆるアディティブ法によって、特定の開口部82を接合マトリクスの半導体ナノ結晶のコロイド分散体で充填することにより、場合によっては特定の開口部82を樹脂で充填することにより、光輝性ブロック44を形成してもよい。いわゆるアディティブ法として、例えばインクジェット印刷、エーロゾル印刷、マイクロ印刷、グラビア印刷、シルクスクリーン、フレキソ印刷、スプレーコーティング又はドロップキャストによる、所望の位置でのコロイド分散体の直接印刷が含まれてもよい。別の実施形態によれば、壁46を製造する前に光輝性ブロック44を形成してもよい。
【０１０２】
図１２Ｆは、図１２Ｅに示されている構造を、ハンドルとも称される支持体84に光輝性ブロック44側で接合材料85を使用して接合した後に得られた構造を示す。
【０１０３】
図１２Ｇは、ハンドル84と反対側で電子回路80の基板を薄くした後に得られた構造を示す。
【０１０４】
図１２Ｈは、制御回路30の導電性パッド34をハンドル84と反対側で電子回路80上に形成した後に得られた構造を示す。
【０１０５】
図１２Ｉは、電子回路80内で制御回路30を分離して光電子回路78内で光電子回路40を分離した後に得られた構造を示す。従って、ハンドル84に接合されたまま、表示画素Pix が画定される。
【０１０６】
図１２Ｊは、表示画素Pix の内の一部を支持体12に接合した後に得られた構造を示す。本実施形態では、支持体12上に２つの導電性細片62が示されている。導電性細片62と接する表示画素Pix が導電性細片62に接合される。導電性細片62と接しない表示画素Pix は支持体12に接合されない。例として、各表示画素Pix を、分子接合により、又は接合材料、特に導電性のエポキシ系接着剤を用いて導電性細片62の内の１つに接合してもよい。
【０１０７】
図１２Ｋは、支持体12に接合された表示画素Pix からハンドル84を分離した後に得られた構造を示す。このような分離をレーザアブレーションによって行ってもよい。図１２Ｊ及び図１２Ｋに示されている実施形態によって、複数の表示画素Pix を支持体12に同時的に接合することが可能になる。
【０１０８】
変形例として、図１２Ｉに示されている工程の後、表示画素Pix をハンドル84から分離してもよく、各表示画素Pix を支持体12上に個別に置く工程を有する「ピックアンドプレース」法を実施してもよい。
【０１０９】
図１２Ｌは、絶縁層24及び電極層26を形成した後に得られた構造を示す。絶縁層24を、化学蒸着法(CVD) 、プラズマ化学蒸着法(PECVD) 又はカソードスパッタリング法によって堆積させてもよい。電極層26を、CVD 、PECVD 、ALD 、カソードスパッタリング法又は蒸着法によって堆積させてもよい。
【０１１０】
図１３Ａ〜図１３Ｅは、図３に示されている光電子デバイス55を製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な断面略図である。
【０１１１】
図１３Ａは、図１２Ａ〜図１２Ｉに関連して前述した工程を実行した後に得られた構造を示す。
【０１１２】
図１３Ｂは、表示画素Pix 毎に絶縁層56を表示画素Pix の側面に形成した後に得られた構造を示す。絶縁層56を、化学蒸着法(CVD) 、プラズマ化学蒸着法(PECVD) 、原子層堆積法(ALD) 又はカソードスパッタリング法によって堆積させてもよい。共形堆積を行って、次に選択エッチングを行ってもよい。
【０１１３】
図１３Ｃは、例えば図１２Ｊ及び図１２Ｋに関連して前述した工程を実行することにより、表示画素Pix を支持体12上に接合した後に得られた構造を示す。
【０１１４】
図１３Ｄは、例えば図１２Ｌに関連して前述したように絶縁層24を形成した後に得られた構造を示す。
【０１１５】
図１３Ｅは、例えば図１２Ｌに関連して前述したように第２の電極層26を形成した後に得られた構造を示す。絶縁層56を各表示画素Pix の側面に設けることにより、絶縁層56が設けられていない場合には表示画素Pix の側面で露出する、電極層26と導電素子との電気接点の形成が防止され得ることが有利である。そのため、絶縁層24の厚さを正確に定める必要がない。
【０１１６】
図１４は、光電子デバイス10を製造する方法の変形例に関して得られた構造を示し、この変形例では、図１２Ｈに関連して前述した工程の後、ハンドル84を除去し、発光ダイオードLED と反対側の壁46の端部に導電性細片86を形成する。このため、壁46と電極層26との電気接続が改善され得る。導電性細片86を、例えばアルミニウム、銀、銅又は亜鉛で少なくとも部分的に形成する。導電性細片86の厚さは50ｎｍ〜２ｍｍの範囲内であってもよい。
【０１１７】
図１５は、光電子デバイス55の全ての要素を備えた光電子デバイス90の別の実施形態の図３と同様の図であり、電極層26が表示画素Pix を覆わない点、並びに半導体層54に接続された導電性パッド36が、半導体層48及びアクティブ層50を横切って半導体層54内で停止し半導体層48の外側では導電性パッド内に延びている横方向に絶縁されたバイアを形成する接続素子92と取り替えられている点が異なる。更に、各表示画素Pix は、光輝性ブロック44と半導体層54と反対側の壁46の端部とを覆う絶縁層94を有しており、制御回路30の導電性パッド36の内の１つが第２の電極層26と接しており、制御回路30は、導電性パッド34を導電性パッド36の内の１つに連結するバイア57を有している。
【０１１８】
本実施形態により、アクティブ領域が制御回路30の上面32側に配置されている制御回路30を使用しながら、第２の電極層26を高基準電位源VDD に連結して、第１の電極層18を低基準電位源に連結することが可能になる。実際、低基準電位GND が、接続素子92に接続された導電性パッド36に導電性パッド34を連結する貫通バイア57を介して発光ダイオードLED のカソードに与えられ、高基準電位VCC が、電極層26に接続された導電性パッド36によって制御回路30のアクティブ領域に与えられる。
【０１１９】
図１６Ａ〜図１６Ｋは、図１５に示されている光電子デバイス90を製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な断面略図である。
【０１２０】
本実施形態の製造方法は、
−  図１２Ａに関連して前述したように半導体層72, 74, 76を支持体70上に形成する工程、
−  図１２Ｂに関連して前述したように発光ダイオードLED 及び導電性パッド42（図１６Ｂ）を形成して、接続素子92を形成する工程、
−  図１２Ｃに関連して前述したように電子回路80（図１６Ｃ）を接合する工程、
−  図１２Ｄに関連して前述したように壁46（図１６Ｄ）を形成して、光電子回路40を分離する工程、
−  図１２Ｅに関連して前述したように光輝性ブロック44（図１６Ｅ）を形成する工程、
−  図１３Ｂに関連して前述したように絶縁層56を各光電子回路40の側壁（図１６Ｆ）に形成する工程、
−  光電子回路40毎に光輝性ブロック44及び壁46を覆う絶縁層94を形成して、図１２Ｆに関連して前述したようにハンドル84（図１６Ｇ）を接合する工程、
−  図１２Ｇ及び図１２Ｈに関連して前述したように、電子回路80の基板を薄くしてバイア57を形成し、導電性パッド34（図１６Ｈ）を形成する工程、
−  電子回路30（図１６Ｉ）を分離して、図１３Ｂに関連して前述したように絶縁層56を電子回路30の側壁に形成する工程、
−  図１２Ｊに関連して前述したように表示画素Pix の内の一部を支持体12に接合する工程、及び
−  電極層26が表示画素Pix の光電子回路40を覆わない点を除いて、図１２Ｌに関連して前述した工程と同様に絶縁層24及び電極層26（図１６Ｋ）を形成する工程
を有する。
【０１２１】
図１７及び図１８Ａは夫々、光電子デバイス95の別の実施形態の、図１及び図２と同様の断面図及び平面図である。光電子デバイス95は、導電性細片66が導電性細片62と同様に基板12上に配置されており、導電性細片62, 66が例えば平行である点を除いて、光電子デバイス90の全ての要素を備えている。そのため、絶縁層24が設けられなくてもよい。表示画素Pix 毎に、表示画素Pix の制御回路30は、制御回路30を通って延びて制御回路30の残り部分から横方向に絶縁されている貫通バイア96を有しており、貫通バイア96は、制御回路30の下面20側に形成された導電性トラック98を、制御回路30の上面32側に配置されて絶縁層102 で覆われた導電性領域100 に電気的に連結している。貫通バイア96によって、高基準電位源VCC の電位が制御回路30の上面32に与えられ得る。
【０１２２】
図１８Ｂは図１８Ａの変形例を示し、この変形例では、導電性細片62が表示画素Pix の行に沿って配置されており、導電性細片66が表示画素Pix の列に沿って配置されている。電気絶縁性ブロック97が、導電性細片62, 66の交差部分に導電性細片62と導電性細片66との間に配置されている。
【０１２３】
図１９Ａ〜図１９Ｊは、図１７、図１８Ａ及び図１８Ｂに示されている光電子デバイス95を製造する方法の別の実施形態の連続的な工程で得られた構造を示す部分的な断面略図である。
【０１２４】
本実施形態の製造方法は、
−  図１２Ａに関連して前述したように半導体層72, 74, 76を支持体70（図１９Ａ）上に形成する工程、
−  図１２Ｂに関連して前述したように発光ダイオードLED 及び導電性パッド42（図１９Ｂ）を形成して、接続素子92を形成する工程、
−  図１２Ｃに関連して前述したように、上面32側に導電性領域100 を特に有する電子回路80（図１９Ｃ）を接合する工程、
−  図１２Ｄに関連して前述したように壁46（図１９Ｄ）を形成して、光電子回路40を分離する工程、
−  図１２Ｅに関連して前述したように光輝性ブロック44（図１９Ｅ）を形成する工程、
−  図１３Ｂに関連して前述したように絶縁層56を各光電子回路40の側壁（図１９Ｆ）に形成する工程、
−  光電子回路40毎に光輝性ブロック44及び壁46を覆う絶縁層94を形成して、図１２Ｆに関連して前述したようにハンドル84（図１９Ｇ）を接合する工程、
−  図１２Ｇ及び図１２Ｈに関連して前述したように、電子回路80の基板を薄くしてバイア57, 96を形成し、導電性パッド34, 98（図１９Ｈ）を形成する工程、
−  電子回路30（図１９Ｉ）を分離して、図１３Ｂに関連して前述したように絶縁層56を電子回路30の側壁に形成する工程、及び
−  導電性パッド34が導電性細片62と接して、導電性パッド98が導電性細片66と接する点を除いて、図１２Ｊに関連して前述したように表示画素Pix の内の一部を支持体12に接合する工程
を有する。
【０１２５】
特定の実施形態が記載されている。当業者にとっては様々な変更及び調整が想起される。様々な変形例を有する様々な実施形態が上述されている。これらの様々な実施形態及び変形例の様々な要素が組み合わせられてもよいことに注目すべきである。
【０１２６】
本特許出願は、参照によって本明細書に組み込まれている仏国特許出願第18／55718 号明細書の優先権を主張している。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
2021529347.tif 000007
【図４Ｃ】
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【図５】
2021529347.tif 000009
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１２Ｆ】
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【図１２Ｇ】
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【図１２Ｈ】
2021529347.tif 000023
【図１２Ｉ】
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【図１２Ｊ】
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【図１２Ｋ】
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【図１２Ｌ】
2021529347.tif 000027
【図１３Ａ】
2021529347.tif 000028
【図１３Ｂ】
2021529347.tif 000029
【図１３Ｃ】
2021529347.tif 000030
【図１３Ｄ】
2021529347.tif 000031
【図１３Ｅ】
2021529347.tif 000032
【図１４】
2021529347.tif 000033
【図１５】
2021529347.tif 000034
【図１６Ａ】
2021529347.tif 000035
【図１６Ｂ】
2021529347.tif 000036
【図１６Ｃ】
2021529347.tif 000037
【図１６Ｄ】
2021529347.tif 000038
【図１６Ｅ】
2021529347.tif 000039
【図１６Ｆ】
2021529347.tif 000040
【図１６Ｇ】
2021529347.tif 000041
【図１６Ｈ】
2021529347.tif 000042
【図１６Ｉ】
2021529347.tif 000043
【図１６Ｊ】
2021529347.tif 000044
【図１６Ｋ】
2021529347.tif 000045
【図１７】
2021529347.tif 000046
【図１８Ａ】
2021529347.tif 000047
【図１８Ｂ】
2021529347.tif 000048
【図１９Ａ】
2021529347.tif 000049
【図１９Ｂ】
2021529347.tif 000050
【図１９Ｃ】
2021529347.tif 000051
【図１９Ｄ】
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【図１９Ｅ】
2021529347.tif 000053
【図１９Ｆ】
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【図１９Ｇ】
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【図１９Ｈ】
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【図１９Ｉ】
2021529347.tif 000057
【図１９Ｊ】
2021529347.tif 000058
【国際調査報告】
2021529347.tif 000059
2021529347.tif 000060
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