(57)【要約】レシプロカル量子論理（ＲＱＬ）位相モードＤフリップフロップは、データ入力と論理クロック入力とを受ける。イネーブル機能付きＤフリップフロップはさらにイネーブル入力を受け、データ入力により論理クロックパルスの出力を変更可能とすべくイネーブルをハイにアサートすることを要求する。フリップフロップは、各々ジョセフソン接合（ＪＪ）を含むストレージループと比較器とを含む。ストレージループは、正または負の単一磁束量子（ＳＦＱ）パルスとして供給されるデータ入力を記憶する。このデータ入力は正または負の状態としてストレージループに記憶され、ストレージループと比較器との間で共有されるＪＪに効果的にバイアスをかける。データ入力は、クロックパルスによって共有ＪＪが比較器のエスケープＪＪよりも優先的にトリガされた際にクロッキング（またはイネーブルクロッキング）で出力に取り込まれる。共有ＪＪはストレージループ電流によってバイアスされている。
2021530148.tif 000002
【特許請求の範囲】
【請求項１】
レシプロカル量子論理（ＲＱＬ）位相モードフリップフロップであって、
ストレージループであって、データ入力ライン上のデータ入力信号を正または負の単一磁束量子（ＳＦＱ）パルスとして受信し、前記データ入力信号を当該ストレージループに記憶するように構成された当該ストレージループと、
受信した論理クロック入力信号、または当該受信した論理クロック入力信号に基づく信号を、前記記憶されたデータ入力信号と比較して、論理決定信号を生成するように構成された比較器と、
前記論理決定信号を増幅して、前記論理クロック入力信号の受信時における前記データ入力信号を表す論理「１」または論理「０」の値に対応する出力信号を生成するように構成された出力増幅ジョセフソン伝送線路（ＪＴＬ）と、
を備え、前記ストレージループ、前記比較器、および前記出力増幅ＪＴＬがすべてジョセフソン接合を共有する、ＲＱＬ位相モードフリップフロップ。
【請求項２】
前記出力信号が、前記共有されたジョセフソン接合の０または２π量子位相に対応する負または正のＳＦＱパルスである、請求項１に記載のＲＱＬ位相モードフリップフロップ。
【請求項３】
前記ストレージループが、データ入力ジョセフソン接合と、前記共有されたジョセフソン接合と、前記ストレージループに配置されたストレージインダクタとを含む、請求項１に記載のＲＱＬ位相モードフリップフロップ。
【請求項４】
前記比較器が、エスケープジョセフソン接合と、前記共有されたジョセフソン接合とを含み、前記エスケープジョセフソン接合および前記共有されたジョセフソン接合はともにほぼ等しい臨界電流を有するようにサイズ設定されている、請求項１に記載のＲＱＬ位相モードフリップフロップ。
【請求項５】
前記比較器は、前記共有されたジョセフソン接合が接続された中央ノードと、論理クロック入力ラインとの間に直列に配置されたクロック入力インダクタおよびエスケープジョセフソン接合を含み、前記共有されたジョセフソン接合は前記中央ノードと接地ノードとの間に配置されており、前記エスケープジョセフソン接合は、前記共有されたジョセフソン接合の追加のバイアスがない場合に、前記共有されたジョセフソン接合よりも先に優先的にトリガされるようにサイズ設定されている、請求項１に記載のＲＱＬ位相モードフリップフロップ。
【請求項６】
前記比較器は、前記受信した論理クロック入力信号、または前記受信した論理クロック入力信号に基づく前記信号と、前記記憶されたデータ入力信号との比較結果により、前記論理クロック入力信号として受信したＳＦＱパルスに応答して前記エスケープジョセフソン接合と前記共有されたジョセフソン接合とのうちの一方のみがトリガされるように構成されている、請求項５に記載のＲＱＬ位相モードフリップフロップ。
【請求項７】
前記比較器は、前記受信した論理クロック入力信号、または前記受信した論理クロック入力信号に基づく前記信号と、前記記憶されたデータ入力信号との比較結果により、前記共有されたジョセフソン接合が優先的にトリガされて、前記データ入力信号に対応する前記ストレージループ内の電流によって生じる前記共有されたジョセフソン接合の正または負のバイアス条件に基づいて前記論理決定信号が生成されるように構成されている、請求項６に記載のＲＱＬ位相モードフリップフロップ。
【請求項８】
前記論理クロック入力信号とイネーブル入力ラインで受信したイネーブル入力信号とをＡＮＤするように構成された非給電位相モードＡＮＤ回路をさらに備え、前記出力信号の論理値は、前記フリップフロップが前記イネーブル入力信号によってイネーブルされたことに基づく前記論理クロック入力信号の受信時の前記データ入力信号を表す、請求項１に記載のＲＱＬ位相モードフリップフロップ。
【請求項９】
前記非給電位相モードＡＮＤ回路は、ジョセフソン接合と、インダクタと、第１および第２のＤＣバイアス素子とを含むＤＣバイアスループを含み、当該ＤＣバイアスループは、前記イネーブル入力ラインに供給された前記イネーブル入力信号に対応する電流を約１／２Φ０相当まで低減するように構成されている、請求項８に記載のＲＱＬ位相モードフリップフロップ。
【請求項１０】
レシプロカル量子論理（ＲＱＬ）フリップフロップを動作させる方法であって、
正または負のいずれか一つであるデータ入力単一磁束量子（ＳＦＱ）パルスをＲＱＬフリップフロップのデータ入力に供給すること、
前記ＲＱＬフリップフロップのデータ入力ストレージループを接地状態から正または負のいずれか一つの状態に設定すること、
正のＳＦＱパルスを前記ＲＱＬフリップフロップのイネーブル入力に供給すること、
相互ＳＦＱパルスペアを前記ＲＱＬフリップフロップのクロック入力に供給すること、
前記イネーブル入力と前記クロック入力との論理ＡＮＤに対応するイネーブルクロックＳＦＱパルスを供給すること、
論理「１」または論理「０」の値に対応する出力信号を前記ＲＱＬフリップフロップの出力から送信すること、
前記データ入力ストレージループを前記接地状態に戻すこと、
を備える方法。
【請求項１１】
前記データ入力ストレージループの状態を設定することは、前記データ入力ストレージループ内のデータ入力ジョセフソン接合をトリガして前記データ入力ストレージループ内の電流を確立することを含み、前記データ入力ストレージループ内の電流循環の方向が、前記データ入力のＳＦＱパルスが正であるか負であるかに対応する、請求項１０に記載の方法。
【請求項１２】
前記データ入力ストレージループの状態を設定することによって確立された前記データ入力ストレージループ内の電流は、前記データ入力ストレージループ、比較器、および出力増幅ジョセフソン伝送線路（ＪＴＬ）によって共有される前記データ入力ストレージループ内の第２のジョセフソン接合をトリガするには不十分である、請求項１１に記載の方法。
【請求項１３】
前記データ入力のＳＦＱパルスは正であり、
前記相互ＳＦＱパルスペアを前記クロック入力に供給することは、前記クロック入力にいずれかの順序で供給される正のパルスと負のパルスとを含むＳＦＱクロックパルスペアを供給することを含み、
前記クロック入力への前記正のパルスに対応する一方のイネーブルクロックＳＦＱパルスにより前記データ入力ストレージループ内の論理決定ジョセフソン接合をトリガして前記出力をアサートし、
前記クロック入力への前記負のパルスに対応する他方のイネーブルクロックＳＦＱパルスにより前記論理決定ジョセフソン接合と共通ノードを有するエスケープジョセフソン接合をトリガし、前記データ入力ストレージループの状態は当該エスケープジョセフソン接合のトリガによる影響を受けない、請求項１０に記載の方法。
【請求項１４】
出力ジョセフソン接合のトリガにより、
前記データ入力ストレージループ内の電流をキャンセルして前記データ入力ストレージループを前記接地状態に戻し、
前記正のパルスに対応する前記イネーブルクロックＳＦＱパルスを前記クロック入力に供給することによって生成された前記エスケープジョセフソン接合を流れる電流をキャンセルする、請求項１３に記載の方法。
【請求項１５】
前記データ入力のＳＦＱパルスは負であり、
前記相互ＳＦＱパルスペアを前記クロック入力に供給することは、前記クロック入力にいずれかの順序で供給される正のパルスと負のパルスとを含むＳＦＱクロックパルスペアを供給することを含み、
前記クロック入力への前記正のパルスに対応する一方のイネーブルクロックＳＦＱパルスにより前記データ入力ストレージループ内の論理決定ジョセフソン接合と共通ノードを有するエスケープジョセフソン接合をトリガし、前記データ入力ストレージループの状態は当該エスケープジョセフソン接合のトリガによる影響を受けず、
前記クロック入力への前記負のパルスに対応する他方のイネーブルクロックＳＦＱパルスにより前記論理決定ジョセフソン接合をトリガして前記出力をデアサートする、請求項１０に記載の方法。
【請求項１６】
出力ジョセフソン接合のトリガにより、
前記データ入力ストレージループ内の電流をキャンセルして前記データ入力ストレージループを前記接地状態に戻し、
前記負のパルスに対応する前記イネーブルクロックＳＦＱパルスを前記クロック入力に供給することによって生成された前記エスケープジョセフソン接合を流れる電流をキャンセルする、請求項１５に記載の方法。
【請求項１７】
前記イネーブル入力と前記クロック入力との論理ＡＮＤに対応するイネーブルクロックＳＦＱパルスを供給することは、クロック入力パスにジョセフソン接合を含むイネーブル入力ループ内のＤＣバイアスを反転させることにより、前記ＲＱＬフリップフロップの前記クロック入力から前記データ入力ストレージループへのクロックＳＦＱパルスの伝搬を可能にすることを含む、請求項１０に記載の方法。
【請求項１８】
前記イネーブル入力ループは、ジョセフソン接合と、インダクタと、第１および第２のＤＣバイアス素子とを含むＤＣバイアスループを含む、請求項１７に記載の方法。
【請求項１９】
イネーブル機能を備えたレシプロカル量子論理（ＲＱＬ）位相モードフリップフロップであって、
ストレージループに対するデータ信号入力であって、前記ストレージループが、
入力ノードと接地ノードとの間のデータ入力ジョセフソン接合と、
前記入力ノードと中央ノードとの間のストレージインダクタと、
前記中央ノードと前記接地ノードとの間の論理決定ジョセフソン接合とを含む、前記データ信号入力と、
双方ともに論理ＡＮＤ回路に対する論理クロック信号入力およびイネーブル信号入力であって、前記論理ＡＮＤ回路がイネーブルクロック信号を比較器に供給するように構成されており、前記比較器が、
前記論理ＡＮＤ回路と前記中央ノードとの間に直列に配置されたイネーブルクロック入力インダクタおよびエスケープジョセフソン接合と、
前記論理決定ジョセフソン接合とを含む、前記論理クロック信号入力および前記イネーブル信号入力と、
を備えるＲＱＬ位相モードフリップフロップ。
【請求項２０】
前記論理ＡＮＤ回路は、ジョセフソン接合と、インダクタと、第１および第２のＤＣバイアス素子とを含むＤＣバイアスループを含み、当該ＤＣバイアスループは、前記イネーブル信号入力に供給されるＳＦＱパルスに対応するイネーブル入力電流を約１／２Φ０まで低減するように構成されている、請求項１９に記載のＲＱＬ位相モードフリップフロップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、量子および古典的デジタル超伝導回路に関し、特に、レシプロカル量子論理（ＲＱＬ）Ｄフリップフロップに関する。この出願は、２０１８年７月３１日に出願された米国特許出願第１６／０５１１０２号の優先権を主張し、その全体が本明細書に組み込まれる。
【背景技術】
【０００２】
デジタル論理の分野において、相補型金属酸化膜半導体（ＣＭＯＳ）技術は高度に開発された周知の技術であり、幅広く使用されている。ＣＭＯＳが技術として成熟しつつあるため、速度、消費電力計算密度、相互接続帯域幅などの点でより高い性能につながり得る代替技術に関心が向けられている。ＣＭＯＳ技術に代わるものとして、超伝導ジョセフソン接合（ＪＪ）を利用し、２０ギガビット／秒（Ｇｂ／ｓ）以上の典型的なデータ速度で約４ナノワット（ｎＷ）の典型的な信号電力を有し、約４ケルビンの動作温度を有する超伝導ベースの単一磁束量子回路がある。
【０００３】
フリップフロップは双安定マルチバイブレータであって、状態情報を記憶するとともに１つまたは複数の制御入力に適用される信号によって状態を変更するために使用可能な２安定状態回路である。近年のコンピューティングおよび通信エレクトロニクスにおいて、フリップフロップはシーケンシャルロジックの基本的なストレージ要素である。従来のＤフリップフロップ、例えばＣＭＯＳで実装されたものは、２つのバイナリ入力であるデータ入力Ｄおよびクロック入力と、少なくとも１つの出力Ｑとを有している。Ｄフリップフロップは、Ｄ入力の値を入力クロックサイクルの確定部分、例えば、取り込みタイミング（capture time）として知られる立ち上がりエッジまたは立ち下がりエッジで取り込む。この取り込み値がＱ出力となる。出力Ｑは、取り込みタイミング（またはその後のわずかな伝搬遅延）を除いて変化しない。実際の実装において、入力が確実に取り込まれて出力に伝搬されるためには、データ入力Ｄは取り込みタイミング前のセットアップ時間および取り込みタイミング後のホールド時間にわたって安定している必要がある。
【０００４】
位相モードロジックは、デジタル値を１つまたは複数のＪＪの超伝導位相として符号化することができる。例えば、論理「１」は高位相として符号化され得るとともに、論理「０」は低位相として符号化され得る。例えば、これらの位相はゼロ（例えば、論理「０」を意味する）または２π（例えば、論理「１」を意味する）として符号化され得る。ＪＪ位相をリセットするために相互（reciprocal）パルスは必要とされないため、これらの値はＲＱＬ−ＡＣクロックサイクル全体で持続する。
【発明の概要】
【０００５】
一実施例は、ストレージループ、比較器、および出力増幅ジョセフソン伝送線路（ＪＴＬ）で構成されたレシプロカル量子論理（ＲＱＬ）位相モードフリップフロップを含み、これらストレージループ、比較器、および出力増幅ＪＴＬはすべてジョセフソン接合を共有する。前記ストレージループは、データ入力ライン上のデータ入力信号を正または負の単一磁束量子（ＳＦＱ）パルスとして受信し、前記データ入力信号を当該ストレージループに記憶するように構成されている。前記比較器は、論理クロック入力信号、または当該論理クロック入力信号に基づく信号を、前記記憶されたデータ入力信号と比較して、論理決定信号を生成するように構成されている。前記出力増幅ＪＴＬは、前記論理決定信号を増幅して、前記論理クロック入力信号の受信時における前記データ入力信号を表す論理「１」または論理「０」の値に対応する出力信号を生成するように構成されている。
【０００６】
別の実施例は、レシプロカル量子論理（ＲＱＬ）フリップフロップを動作させる方法（例えば、論理値を書き込むおよび読み出す方法）を含む。正または負のいずれか一つであるデータ入力単一磁束量子（ＳＦＱ）パルスがＲＱＬフリップフロップのデータ入力に供給される。ＲＱＬフリップフロップのストレージループが接地状態から正または負のいずれか一つの状態に設定される。正のＳＦＱパルスがＲＱＬフリップフロップのイネーブル入力に供給される。相互ＳＦＱパルスペアがＲＱＬフリップフロップのクロック入力に供給される。イネーブル入力とクロック入力との論理ＡＮＤに対応するイネーブルクロックＳＦＱパルスが供給される。論理「１」または論理「０」の値に対応する出力信号がＲＱＬフリップフロップの出力から送信される。その後、前記ストレージループが接地状態に戻される。
【０００７】
さらに別の実施例は、イネーブル機能付きレシプロカル量子論理（ＲＱＬ）位相モードフリップフロップを含む。当該フリップフロップは、ストレージループに対するデータ信号入力を含む。前記ストレージループは、入力ノードと接地ノードとの間のデータ入力ジョセフソン接合と、前記入力ノードと中央ノードとの間のストレージインダクタと、前記中央ノードと前記接地ノードとの間の論理決定ジョセフソン接合とを含む。前記フリップフロップはさらに、双方ともに論理ＡＮＤ回路に対する論理クロック信号入力およびイネーブル信号入力を含み、前記論理ＡＮＤ回路はイネーブルクロック信号を比較器に供給するように構成されている。前記比較器は、前記論理決定ジョセフソン接合に加えて、前記論理ＡＮＤ回路と前記中央ノードとの間に直列に配置されたイネーブルクロック入力インダクタおよびエスケープジョセフソン接合を含む。
【図面の簡単な説明】
【０００８】
【図１】例示的なレシプロカル量子論理（ＲＱＬ）位相モードＤフリップフロップゲートのブロック図である。
【図２】例示的なイネーブル機能付きＲＱＬ位相モードＤフリップフロップゲートのブロック図である。
【図３】ＲＱＬ位相モードＤフリップフロップゲートの回路図である。
【図４】例示的なＲＱＬ位相モードＤフリップフロップゲートの回路図である。
【図５】ＲＱＬ位相モードＡＮＤ−ＲＦゲートの回路図である。
【図６】ＤＣバイアス素子の一例の回路図である。
【図７】例示的なイネーブル機能付きＲＱＬ位相モードＤフリップフロップゲートの回路図である。
【図８】イネーブル機能付きＲＱＬ位相モードＤフリップフロップを動作させる（例えば、値の書き込みおよび読み出しを行う）例示的な方法のフロー図である。
【発明を実施するための形態】
【０００９】
本開示は、概して、量子および古典的デジタル超伝導回路に関し、特に、イネーブル入力を有するように構成され得るレシプロカル量子論理（ＲＱＬ）位相モードＤフリップフロップに関する。ＲＱＬ位相モードフリップフロップは、例えば、アドレス指定されたメモリセルの論理状態を記憶するべくメモリシステム（例えば、量子コンピューティングメモリシステム）に実装され得る。一例として、入力および出力は各々、ＲＱＬ超伝導回路などのジョセフソン伝送線路（ＪＴＬ）を介して供給され得る。
【００１０】
ＲＱＬ位相モードフリップフロップは、ストレージループ、比較器、および出力増幅ＪＴＬを含み得るとともに、これらストレージループ、比較器、および出力増幅ＪＴＬの各々はジョセフソン接合（ＪＪ）を含み得る。正または負の単一磁束量子ＳＦＱパルスとして供給され得るデータ入力は、ストレージループに記憶されてストレージループをそれぞれ正または負の状態に設定することで、ストレージループ、比較器、および出力増幅ＪＴＬの間で共有され得るジョセフソン接合に効果的にバイアスを印加することができる。これは、ストレージループ、比較器、および出力増幅ＪＴＬの各々が、３つの目的を効果的に果たす同じ共有ジョセフソン接合を含むことを意味する。比較器への論理クロックＳＦＱ相互パルスペアの受信時、共有ジョセフソン接合がストレージループ内の電流によってバイアスされていることによりそのペアのパルスの１つによって共有ジョセフソン接合が比較器内のエスケープジョセフソン接合よりも優先的にトリガされるとデータ入力が出力に取り込まれ得る。出力へのデータ入力の取り込みは、論理クロックからの信号と論理的にＡＮＤ演算されるＳＦＱパルスとして適切なイネーブル信号をタイムリーに受信することでさらに条件付けすることができる。
【００１１】
図１は、データ入力Ｄ、論理クロック入力ＬＣＬＫ、および出力Ｑを有するＲＱＬ位相モードフリップフロップ１００の例示的なブロック図である。フリップフロップ１００は、入力／論理段１０２と駆動段１０４とで構成されている。入力／論理段１０２は、複数の入力を受け取りそれらの入力を論理的に組み合わせて出力信号を生成する一方、駆動段１０４は、出力信号を事実上増幅してフリップフロップ１００の出力Ｑに接続された回路を駆動可能とする。Ｄ入力、ＬＣＬＫ入力、およびＱ出力は従来のフリップフロップの命名法に従っており、論理クロック入力ＬＣＬＫはＣＭＯＳフリップフロップにおけるＡＣクロックＣＬＫと同等なものである。論理クロック入力ＬＣＬＫはＳＦＱ信号を供給することができるため、ＲＱＬシステムで相互クロック信号を供給するために使用可能なＲＱＬ−ＡＣクロックと混同すべきではない。フリップフロップ１００の入力／論理段１０２は、データ入力Ｄからデータ入力信号を受信してそのデータ入力信号を循環電流として超伝導ループに記憶するように構成されたストレージループ１０６を含み得る。ストレージループ１０６は、３つの状態、すなわち、接地状態、正の状態、および負の状態をとり得るように構成され得る。フリップフロップ１００の入力／論理段１０２は、論理クロック入力ＬＣＬＫから論理クロック入力信号を受信してその受信した論理クロック入力信号と記憶されたデータ入力信号とを比較する、すなわち、ストレージループの状態を与えるように構成された比較器１０８をさらに含み得る。
【００１２】
ストレージループ１０６と比較器１０８との組み合わせ機能により、駆動段１０４を介して伝搬される論理出力を論理出力Ｑとして供給することができる。例えば、フリップフロップ１００は、ストレージループ１０６が正の状態にあり、論理クロック入力信号ＬＣＬＫで正の信号が受信される場合には、出力Ｑが論理「１」の値にアサートされ、ストレージループ１０６が負の状態にあり、論理クロック入力信号ＬＣＬＫで負の信号が受信される場合には、出力Ｑが論理「０」の値にデアサートされるように構成され得る。この例では、信号のその他の組み合わせは出力Ｑの論理状態に影響を与えない。したがって、例えば、ストレージループ１０６が接地状態にある場合には、受信した論理クロック入力信号ＬＣＬＫは、それが正であるか負であるかに関係なく出力Ｑの論理状態を変更せず、ストレージループ１０６が正の状態にある場合には、負の論理クロック信号ＬＣＬＫは出力Ｑをデアサートせず、ストレージループ１０６が負の状態にある場合には、正の論理クロック信号ＬＣＬＫは出力Ｑをアサートしない。
【００１３】
例えば、入力Ｄに到達するＳＦＱパルスは、ＲＱＬ位相モードデータ符号化と一致する交互に変化する正と負のＳＦＱパルスから構成され得る。ＬＣＬＫ入力のアサート間に複数のパルスを到達させることが可能である。これらの連続するパルスは、Ｑにおける最後の出力が論理「０」であった場合には接地状態と正の状態との間で内部ストレージループ１０６の状態を交互に変化させるように機能し、Ｑにおける最後の出力が論理「１」であった場合には接地状態と負の状態との間で内部ストレージループ１０６の状態を交互に変化させるように機能し得る。ＬＣＬＫがアサートされたときのストレージループ１０６の状態のみが出力Ｑに影響を与える。
【００１４】
ストレージループ１０６および比較器１０８の各々は、少なくとも１つのジョセフソン接合を有し得る。例えば、ストレージループ１０６は、そのループを流れる電流の方向またはそのような電流の不在によってストレージループが上述した３つの状態のうちいずれの状態にあるかを決定することができるように、ループ内に配置された２つのジョセフソン接合を有することができる。また、例えば、比較器１０８は、互いに直接接続された２つのジョセフソン接合を有することができる。比較器１０８内のジョセフソン接合は、論理クロック入力ＬＣＬＫにＳＦＱパルス入力が入る度に、比較器１０４の２つのジョセフソン接合のうちの１つのみがトリガされ、その比較器１０４の２つのジョセフソン接合のうちどちらをトリガするかを入力Ｄが決定するように構成され得る。また、ストレージループ１０２と比較器１０４は、ストレージループ１０２のジョセフソン接合の１つが比較器１０４のジョセフソン接合の１つとなるようにジョセフソン接合を共有し得る。
【００１５】
フリップフロップ１００の論理値は、例えば、ジョセフソン接合の超伝導位相として記憶され得る。例えば、フリップフロップ１００の論理値は、ストレージループ１０２と比較器１０４との間で共有されるジョセフソン接合の位相として記憶され得る。一例として、ジョセフソン接合の０位相は論理「０」の値を符号化し、ジョセフソン接合の２π位相は論理「１」の値を符号化することができるが、他の組み合わせも同様に機能することができる。
【００１６】
フリップフロップ１００の駆動段１０４は、例えば、ＡＣおよびＤＣバイアスであり得るバイアス信号ＢＩＡＳによって電力供給される出力増幅ジョセフソン伝送線路（ＪＴＬ）１１２を含み得る。出力増幅ＪＴＬ１１２は、バイアス信号によって供給される電力を事実上使用して、入力／論理段１０２の出力、すなわち、フリップフロップ１００に関連する論理決定を増幅して、出力Ｑに出力信号を供給することができる。ストレージループ１０６、比較器１０８、および出力増幅ＪＴＬ１１２はすべて、ジョセフソン接合１１４を共有する。
【００１７】
図２は、例示的なイネーブル機能付きＲＱＬ位相モードフリップフロップ２００のブロック図である。すなわち、出力Ｑを生成するためのデータ入力Ｄおよび論理クロック入力ＬＣＬＫを有することに加えて、ゲート２００はさらにイネーブル入力ＥＮを有している。論理出力Ｑは、イネーブル入力ＥＮの対応するアサートまたはデアサートがなければ、アサートまたはデアサートすることができない。ゲート１００と同様に、フリップフロップ２００は入力／論理段２０２と駆動段２０４とで構成されており、入力／論理段２０２に含まれる非電力位相モードＡＮＤ回路２１０によって論理クロック信号ＬＣＬＫとイネーブル信号ＥＮとが論理的にＡＮＤ演算されることを除いて上記と同様に機能する。したがって、イネーブル信号ＥＮの適切な入力（例えば、正のＳＦＱパルス）がなければ、論理クロック信号ＬＣＬＫがデータ入力Ｄを（駆動段２０４およびその出力増幅ＪＴＬ２１２を介して）出力Ｑに「クロック」することが効果的に防止される。図１のフリップフロップ１００と同様に、フリップフロップ２００は、ストレージループ２０６と、比較器２０８と、出力増幅ＪＴＬ２１２とでジョセフソン接合２１４を共有する。
【００１８】
図３は、入力／論理段３０２および駆動段３０４を有するＲＱＬ位相モードＤフリップフロップゲート３００の設計を示す例示的な回路図である。フリップフロップ３００は、５つのジョセフソン接合Ｊ０，Ｊ１，Ｊ２，Ｊ３，Ｊ４と、７つのインダクタＦＬ６Ｄ_０，ＦＬ６ＬＣＬＫ_０，ＦＬ６ＳＴＯＲ_０，Ｌ３，Ｌ４_５，Ｌ０，Ｌ１と、を含み得る。入力／論理段３０２は、単一磁束量子（ＳＦＱ）パルスを入力として受信するように各々構成された入力ライン上でデータ入力Ｄと論理クロック入力ＬＣＬＫを受信し得る。入力／論理段３０２は、データ入力ジョセフソン接合Ｊ４と、ストレージインダクタＦＬ６ＳＴＯＲ_０と、論理決定ジョセフソン接合Ｊ２とによって形成されたストレージループを含む。データ入力Ｄからの入力信号は、データ入力ジョセフソン接合Ｊ４をトリガし、ストレージループに超伝導電流を蓄積する。ストレージループは、図３の下部において、チップの接地面になり得る接地ノードによって接続されている。ストレージインダクタＦＬ６ＳＴＯＲ_０のサイズが比較的大きいため、ストレージインダクタＦＬ６ＳＴＯＲ_０に蓄積された電流は、論理決定ジョセフソン接合Ｊ２をそれ自体でトリガするには十分ではない。しかしながら、ＳＦＱパルスをＬＣＬＫ信号として導入することにより、論理決定ジョセフソン接合Ｊ２（この論理決定ジョセフソン接合Ｊ２はストレージループ内の電流によってバイアスされている）をトリガしてＤ入力を「クロック」することができ、これにより、駆動段のインダクタＬ３，Ｌ４_５を順に通過して最終的に出力ＱＯにおいてゲート３００を出るＳＦＱパルスを供給することができる。入力／論理段３０２の機能のより詳細な説明は、参照によって本明細書に組み込まれる米国特許出願第１５／８１０，８６０号に見出すことができる。駆動段３０４は、Ｄフリップフロップ３００がその出力において接続され得る次段のゲートまたは回路を適切に駆動するために入力／論理段３０２の出力を事実上増幅する駆動ジョセフソン伝送線路（ＪＴＬ）を備える。このＪＴＬは、それぞれインダクタＬ０，Ｌ１を介してＡＣおよびＤＣバイアス３０６，３０８に接続されている。
【００１９】
いくつかの例において、比較器のジョセフソン接合Ｊ３，Ｊ２は各々、３０マイクロアンペア〜５５マイクロアンペアの間、例えば３５マイクロアンペア〜５０マイクロアンペアの間の臨界電流を示すように構成され得る。データ入力ジョセフソン接合Ｊ４は、より大きな電流、例えば５５マイクロアンペア〜６５マイクロアンペアの間、例えば６０マイクロアンペアで臨界電流を示すように構成され得る。いくつかの例において、ストレージインダクタＦＬ６ＳＴＯＲ_０は、２５ピコヘンリー（ｐＨ）〜４０ｐＨの間、例えば３０ｐＨ〜３５ｐＨの間のインダクタンス値を有するように構成され得る。ストレージインダクタＦＬ６ＳＴＯＲ_０およびデータ入力ジョセフソン接合Ｊ４は、ストレージインダクタＦＬ６ＳＴＯＲ_０のインダクタンスとデータ入力ジョセフソン接合Ｊ４の臨界電流との積が１．４〜２．０ｍＡ−ｐＨの間となるように構成され得る。比較器のジョセフソン接合Ｊ３，Ｊ２は、互いに類似した臨界電流を示すように構成され得る。比較器のジョセフソン接合Ｊ３，Ｊ２は、全く同じ電流で臨界電流を示す必要はないが、比較器のジョセフソン接合Ｊ３，Ｊ２は、臨界電流の大きさが互いに近く、例えば、互いの１０％以内で近似し得る。
【００２０】
データ入力ジョセフソン接合Ｊ４、ストレージインダクタＦＬ６ＳＴＯＲ_０、および論理決定ジョセフソン接合Ｊ２で構成されたストレージループは、３つの状態、すなわち、ストレージループ内に電流が存在しない接地状態、反時計回りに循環する電流による単一磁束量子Φ０（例えば、Φ０＝２．０７ｍＡ−ｐＨ）が存在する正の状態、および時計回りに循環する電流によるΦ０が存在する負の状態をとり得る。ストレージインダクタＦＬ６ＳＴＯＲ_０は、正および負の状態において、出力段３０４（例えば、ＤＣおよびＡＣバイアス３０６，３０８）からリークするＡＣバイアスと組み合わせられた場合でも、誘導電流がストレージループジョセフソン接合Ｊ２またはストレージループジョセフソン接合Ｊ４をトリガするには不十分となるような十分大きいサイズに設定されている。入力Ｄは、このストレージループに電流を誘導するために使用される。非ゼロ復帰（nonreturn-to-zero）（ＮＲＺ）で駆動され得る入力Ｄの正のパルスは、ストレージループに時計回りの電流を誘導し、入力Ｄの負のパルスは、ストレージループに反時計回りの電流を誘導する。
【００２１】
フリップフロップ３００の比較器ジョセフソン接合Ｊ３，Ｊ２は、比較器を形成する。エスケープジョセフソン接合Ｊ３は、論理決定ジョセフソン接合Ｊ２よりも小さい臨界電流を有するように構成され得る。ストレージループの電流は、論理決定ジョセフソン接合Ｊ２のバイアスを調整するために使用され得る。論理クロックＬＣＬＫの入力は、比較器をトリガしてストレージループの状態を読み出し、最終的にＱＯを出力するために使用され得る。論理クロックＬＣＬＫは、ゼロ復帰（return-to-zero）（ＲＺ）パルスペアで駆動され得る。
【００２２】
データ入力ジョセフソン接合Ｊ４、ストレージインダクタＦＬ６ＳＴＯＲ_０、および論理決定ジョセフソン接合Ｊ２によって形成されるストレージループの接地状態では、ストレージループに電流は存在しない。この状態において、論理クロック入力ＬＣＬＫから到着する正または負のパルスはエスケープジョセフソン接合Ｊ３をトリガする。すると、入力ＬＣＬＫパルスが破壊されてフリップフロップ３００のストレージループおよび出力ＱＯの両方の状態は変更されないままとなる。このため、ストレージループが接地状態にある場合、ＬＣＬＫからの正負のパルスペアは何も影響を与えない。ストレージループの３つの状態（すなわち、ストレージループに正の電流もしくは負の電流を記憶するか、またはストレージループに本質的に電流が存在しない状態）にかかわらず、フリップフロップ３００は、論理決定ジョセフソン接合Ｊ２の位相によって０または２πのいずれかに符号化される、バイナリ論理値「０」および「１」に対応した２つの状態のみを有する。
【００２３】
論理クロック入力ＬＣＬＫにＳＦＱパルス入力が入る度に、比較器のジョセフソン接合Ｊ３またはジョセフソン接合Ｊ２のいずれか１つのみがトリガされ、その比較器のジョセフソン接合Ｊ３，Ｊ２のどちらをトリガするかを入力Ｄが決定する。入力Ｄがストレージループに電流を流さない場合、または逆のパルスを供給することによってストレージループの電流を本質的に失わせる場合、ＬＣＬＫの入力はエスケープジョセフソン接合Ｊ３のみをトリガしてそのＬＣＬＫ入力を実質的に受け付けず、ＱＯに出力は生成されない。入力Ｄがストレージループに電流を流して論理決定ジョセフソン接合Ｊ２のバイアス条件を変更した場合、論理決定ジョセフソン接合Ｊ２はストレージループに記憶された電流を認識するが、エスケープジョセフソン接合Ｊ３は認識しないため、論理決定ジョセフソン接合Ｊ２は、出力ＱＯに伝搬される出力ＳＦＱパルスを優先的にトリガして生成する。構成３００において、比較器のジョセフソン接合Ｊ３，Ｊ２が同じサイズに近く、かつストレージループに電流が存在しない場合、エスケープジョセフソン接合Ｊ３は、入力ＬＣＬＫからのすべての電流を受けるため最初にトリガされるのに対して、論理決定ジョセフソン接合Ｊ２は、そのような電流の大部分のみを認識する。これは、比較器のジョセフソン接合Ｊ３，Ｊ２を接続するノードから生じる各分岐が並列に誘導ネットワークを形成する場合、そのような電流の一部がストレージループとインダクタＬ３とを介してリークするためである。
【００２４】
Ｄフリップフロップ３００は、フリップフロップ３００の論理値が論理決定ジョセフソン接合Ｊ２、すなわちフリップフロップ３００のストレージループとフリップフロップ３００の比較器との間で共有されるジョセフソン接合の超伝導位相（０または２π）として記憶されるため「位相モード」フリップフロップである。Ｄフリップフロップ３００は、デバイスの使用の点で効率的であり、入力信号の競合状態回避の位相調整にデバイスが使用される場合を除いて、入力／論理段３０２に３つのジョセフソン接合と３つのインダクタのみを必要とする。
【００２５】
増幅出力段とも呼ばれ得る駆動段３０４は、論理決定ジョセフソン接合Ｊ２からインダクタＬ３，Ｌ４_５を介してパルスを伝搬して出力ジョセフソン接合Ｊ１をトリガすることによりパルス出力ＱＯを送出するＪＴＬを含み、アサート信号またはデアサート信号は、入力ＤおよびＬＣＬＫが与えられた場合の論理Ｄフリップフロップ出力を示す。
【００２６】
図４は、例示的なＤフリップフロップ４００を示す。このＤフリップフロップ４００は、図３のＤフリップフロップ３００とは、図３の設計の場合のようにゲートの入力／論理段と駆動段とを個別に有する代わりに、入力構造の論理決定ジョセフソン接合が駆動構造の最初の接合、すなわち図４では共有ジョセフソン接合Ｊ０と組み合わされている点で異なる。同様に、ゲート４００において特定され得る範囲において、入力／論理段４０２および駆動段４０４は、図４に示されるように、回路内で互いに一部が重複するものとして見なすことができる。ＡＣおよびＤＣバイアス４０６，４０８は、ジョセフソン接合Ｊ０，Ｊ１およびインダクタＬ０，Ｌ１，Ｌ４_５によって形成される出力増幅ＪＴＬに電力を供給する。また、データ入力ジョセフソン接合Ｊ２と、ストレージインダクタＦＬ６ＳＴＯＲ_０と、共有ジョセフソン接合Ｊ０とによって形成されるストレージループ内の中央ノード４１０は、エスケープジョセフソン接合Ｊ３と共有ジョセフソン接合Ｊ０とによって形成される比較器の中央に位置し、さらに、この中央ノード４１０は出力増幅ＪＴＬ内に位置している。論理クロック入力信号は、クロック入力インダクタＦＬ６ＬＣＬＫ_０を介して供給される。
【００２７】
ゲート４００により表されるゲート３００の改善は、ゲートの入力／論理部における比較器構造の部分給電によって可能とされており、ゲートの部品数を（ジョセフソン接合を１つおよびインダクタを１つだけ）減らし、入力／論理構造の比較器内のエスケープジョセフソン接合Ｊ３に対してより良い動作マージンを提供することができる。図４のゲート４００では、比較器はジョセフソン接合Ｊ３，Ｊ０で構成されている。それ以外は、Ｄフリップフロップ４００は、上記のＤフリップフロップ３００と同様に機能する。
【００２８】
図５は、ＳＦＱパルスを入力として受信するように入力ＡＩ，ＢＩが構成され、出力ＡＯにおけるＳＦＱ信号が入力ＡＩ，ＢＩの論理ＡＮＤを表すＡＮＤ_ＲＦゲート５００を示している。ＡＮＤ_ＲＦゲート５００は、このゲートの非給電部分と見なせる入力／論理段５０２と駆動段５０４とで構成されており、入力／論理段５０２および駆動段５０４は、入力／論理段５０２がＤフリップフロップ機能ではなくＡＮＤ論理機能を実行することを除いて、図３のゲート３００の対応する段３０２，３０４とそれぞれ機能が類似している。ＡＮＤ_ＲＦゲート５００の入力／論理段５０２は、ＤＣバイアスループジョセフソン接合Ｊ４と、ＤＣバイアスループインダクタＬ７と、ＤＣバイアス素子ＤＣ_０，ＤＣ_１とで構成されたＤＣバイアスループを含む。ＤＣバイアスループジョセフソン接合Ｊ４は量子化接合として機能し、ＤＣバイアスループインダクタＬ７は、ＤＣバイアスループジョセフソン接合Ｊ４の寄生インダクタンスをミラーリングしてＤＣバイアスループのバランスをとるように機能する。ＡＮＤ_ＲＦゲート５００の２つのＤＣバイアス素子ＤＣ_０，ＤＣ_１は種々の方法で実装することができ、その一例が図６に示されている。図６の例示的なＤＣバイアス素子６００では、ＤＣ電流がトランス結合インダクタＬｂｉａｓを介して回路に導入されている。
【００２９】
ゲート５００のＤＣバイアスループは、システム起動時に、ＤＣバイアスＤＣ_１と、ＤＣバイアスＤＣ_０と、ジョセフソン接合Ｊ４と、インダクタＬ７とによって形成されるループに時計回りに循環する電流を事実上生じさせ、これによってＪ４をトリガする。これにより、約１／２Φ０相当の電流のＤＣバイアスが、入力ジョセフソン接合Ｊ３と、ストレージインダクタＬ８と、および論理決定ジョセフソン接合Ｊ２とによって形成されるストレージループにかかり、論理決定ジョセフソン接合Ｊ２からストレージインダクタＬ８を介して入力ジョセフソン接合Ｊ３に向かって反時計回りに電流が流れる。この循環電流は、論理決定ジョセフソン接合Ｊ２に負のバイアスを印加し、これにより、入力ＡＩに正の入力ＳＦＱパルスを受信した際に、論理決定ジョセフソン接合Ｊ２と、入力インダクタＬ６Ａと、入力ＡＩに接続された出力ジョセフソン接合（図示せず）とによって形成されるループにそのようなパルスが残ったままとなっても、論理決定ジョセフソン接合Ｊ２がトリガされないようにする。入力ＡＩに到達する後続の負のＳＦＱパルスは、トラップされた正のＳＦＱパルスを消滅させる。したがって、入力ＢＩが正のＳＦＱパルスでアサートされるまで、入力ＡＩから到着するパルスは出力ＡＯに伝搬可能とされない。
【００３０】
さらに図５に関して、入力ＢＩに到着する正のＳＦＱパルスは入力ジョセフソン接合Ｊ３をトリガし、入力ジョセフソン接合Ｊ３から論理決定ジョセフソン接合Ｊ２に向かって正のＳＦＱパルスを駆動する。この時点の直前には、入力ジョセフソン接合Ｊ３と、ストレージインダクタＬ８と、論理決定ジョセフソン接合Ｊ２とによって形成されるストレージループに反時計回りに流れる初期電流の約１／２Φ０が存在するため、入力ジョセフソン接合Ｊ３のトリガによって、ストレージループに時計回りに流れる正味１／２Φ０相当の電流が初期電流の方向を効果的に反転させて、同じストレージループに１Φ０相当の電流が流れる。ＤＣバイアスは論理決定ジョセフソン接合Ｊ２に正のバイアスを印加し、論理決定ジョセフソン接合Ｊ２は入力ＡＩから出力ＡＯに正のＳＦＱパルスを渡すことが可能となる。そうすることで、論理決定ジョセフソン接合Ｊ２から入力ジョセフソン接合Ｊ３に向けて正のＳＦＱパルスも送信され、ＤＣバイアスが再び反転して、論理決定ジョセフソン接合Ｊ２が入力ＡＩからの後続の負のＳＦＱパルスが到着したときにその負のパルスを通過させて入力ＡＩから出力ＡＯに渡すことが可能となる。入力ＢＩに到着する後続の負のパルスは、ＡＩからの正と負のＳＦＱパルスの間にそれが到着しない限り、ＢＩ入力分岐のイネーブル効果を元に戻し、論理決定ジョセフソン接合Ｊ２がＡＩから出力ＡＯにパルスを渡さない以前の状態に回路５００を戻す。したがって、ＢＩ入力分岐は、入力ＡＩで受信された正または負のパルスが出力ＡＯに伝搬することを不可にするまたは許可するためのイネーブルラインとして機能する。このようなイネーブル化に続いて、入力ＢＩで受信された負のＳＦＱパルスは、入力ＡＩから出力ＡＯへのパルスの伝搬を再び無効にする。
【００３１】
図７は、図５におけるゲート５００の非給電部分５０２などのＡＮＤ_ＲＦゲート構造と、図４におけるゲート４００などの非イネーブルＤフリップフロップゲート構造とを組み合わせることで、特異なイネーブルＥＮ付きＤフリップフロップ７００を実現する例示的なイネーブルＤフリップフロップ７００を示す。この例示的なゲート７００は、７個のジョセフソン接合と、１０個のインダクタと、２つの外部ＤＣバイアスとを含む（インダクタおよびジョセフソン接合の数は、ＤＣバイアスを供給するために使用される部品を除いてカウントされている）。データ入力ジョセフソン接合Ｊ６_０と、ストレージインダクタＦＬＳＴＯＲ_０と、共有ジョセフソン接合Ｊ０_０とによって形成されるストレージループ内の中央ノード７１０は、エスケープジョセフソン接合Ｊ３_０と共有ジョセフソン接合Ｊ０_０とによって形成される比較器の中央に位置し、さらに、この中央ノード７１０は、ジョセフソン接合Ｊ０_０，Ｊ１_０とインダクタＬ０_０，Ｌ４_５，Ｌ１_０とによって形成される出力増幅ＪＴＬ内に位置している。
【００３２】
例示的なイネーブル機能付きＤフリップフロップゲート７００のＡＮＤ_ＲＦゲート構造部分は、ＬＣＬＫ信号が供給されるインダクタＦＬ８_０（ＡＮＤ_ＲＦゲート５００において入力ＡＩが供給されるインダクタＬ６Ａに対応する）と、イネーブル入力ＥＮ（ＡＮＤ_ＲＦゲート５００において入力ＢＩに対応する）が供給されるインダクタＦＬ７_０，Ｌ１０_０，Ｌ９_０、ジョセフソン接合Ｊ７_０，Ｊ４_０、およびＤＣバイアス素子ＤＣ_１，ＤＣ_０と、ジョセフソン接合Ｊ５_０（ＡＮＤ_ＲＦゲート５００においてジョセフソン接合Ｊ２に対応する）とから構成されている。ＡＮＤ_ＲＦゲートの給電部分５０４（図５においてインダクタＬ３と出力ＡＯとの間）は、イネーブル機能付きＤフリップフロップゲート７００には含まれていない。イネーブル機能付きＤフリップフロップゲート７００は、ＲＺクロックラインＬＣＬＫを有し、このＲＺクロックラインＬＣＬＫとＮＲＺイネーブルラインとを、図５に関して上述したように論理的にＡＮＤする。したがって、イネーブル入力ＥＮとクロック入力ＬＣＬＫとの論理ＡＮＤに対応するイネーブルクロックＳＦＱパルスが供給されることにより、イネーブル入力ＥＮがアサートされると、論理クロック入力ＬＣＬＫに導入された正および負のＳＦＱパルスがジョセフソン接合Ｊ３_０，Ｊ０_０によって形成される比較器に伝搬する。図７のゲート７００のイネーブルクロック入力インダクタＬ１１_０およびエスケープジョセフソン接合Ｊ３_０はそれぞれ、図４のゲート４００のインダクタＦＬ６ＣＬＫ_０およびエスケープジョセフソン接合Ｊ３に対応する。
【００３３】
図４の非イネーブル機能付きＤフリップフロップゲート４００と同様に、図７のイネーブル機能付きＤフリップフロップゲート７００は、ジョセフソン接合Ｊ６_０と、ストレージインダクタＦＬＳＴＯＲ_０と、ジョセフソン接合Ｊ０_０とから構成されたストレージループを含む。接地状態では、電流はストレージループを循環しないため、エスケープジョセフソン接合Ｊ３_０の逆バイアスはなく、イネーブルクロックパルスがエスケープジョセフソン接合をトリガして出力ＱＯが変化しないようにする。システム起動時、ＤＣバイアスＤＣ_１，ＤＣ_０は、これらのＤＣバイアスＪ４_０，Ｌ９_０によって形成されたループに時計回りの電流を誘導する。これにより、ジョセフソン接合Ｊ４_０がトリガされる。最終的には、ジョセフソン接合Ｊ５_０からジョセフソン接合Ｊ７_０に向けて反時計回りに流れる約１／２Φ０相当の電流のＤＣバイアスとなる。これにより、ジョセフソン接合Ｊ５_０に負のバイアスが印加され、論理クロック入力ＬＣＬＫからの正のＳＦＱパルスに対してジョセフソン接合Ｊ５_０をトリガすることができなくなる。このようなパルスは、ジョセフソン接合Ｊ５_０と、インダクタＦＬ８_０と、ＬＣＫドライバの出力ジョセフソン接合（図示せず）とによって形成されるループに留まる。ＬＣＬＫ信号の負のＳＦＱパルスが到着すると、その負のＳＦＱパルスは、トラップされた正のＳＦＱを消滅させる。結果として、回路７００の下部ラッチ部分の比較器はクロックされない。
【００３４】
図７のゲート回路７００において、イネーブル入力ＥＮは、ジョセフソン接合Ｊ５_０に印加されるＤＣバイアスが＋１／２Φ０または−１／２Φ０のいずれであるかを事実上制御する。システム起動時、回路７００は−１／２Φ０のバイアスがジョセフソン接合Ｊ５_０に適用されるように初期設定されているため、クロックパルスの伝搬を許可しない。イネーブル入力ＥＮにおける正のＳＦＱパルスは、このバイアスを＋１／２Φ０に切り替え、それにより、クロックパルスがインダクタＬ１１_０およびジョセフソン接合Ｊ３_０を介してＬＣＬＫ入力から回路７００のフリップフロップ部分に伝搬できるようにする。
【００３５】
ゲート７００に論理「１」を書き込むために、ゲート７００のＤ入力は正のＳＦＱパルスでハイ（high）にアサートされ、これにより、ゲートのストレージループ、すなわち、入力ジョセフソン接合Ｊ６_０と、ストレージインダクタＦＬＳＴＯＲ_０と、論理決定ジョセフソン接合Ｊ０_０とで構成されているループに、時計回りに循環する１Φ０相当の電流が流れる。イネーブル入力ＥＮは正のＳＦＱパルスでアサートされ、これにより、入力クロックパルスでジョセフソン接合Ｊ７_０がトリガされて、ジョセフソン接合Ｊ７_０からジョセフソン接合Ｊ５_０に向かって正のＳＦＱパルスが駆動される。ジョセフソン接合Ｊ５_０と、インダクタＬ１０_０と、ジョセフソン接合Ｊ７_０とを含むループに反時計回りに流れる１／２Φ０相当の初期電流は、ジョセフソン接合Ｊ７_０の正のトリガによって導入された約１Φ０相当の電流によって事実上反転される。ＤＣバイアスはジョセフソン接合Ｊ５_０に正のバイアスをかけ、これによりジョセフソン接合Ｊ５_０は論理クロック入力ＬＣＬＫから正のＳＦＱパルスを渡すことができるようになる。これにより、回路７００のラッチ比較器部分に正のＳＦＱパルスが送信されて論理「１」がラッチされ、入力ジョセフソン接合Ｊ６_０と、ストレージインダクタＦＬＳＴＯＲ_０と、論理決定ジョセフソン接合Ｊ０_０とを含むＤ入力ストレージループに記憶された正のＳＦＱパルスに基づいて正のＳＦＱが出力ＱＯに生成される。また、ＳＦＱパルスがジョセフソン接合Ｊ７_０に向けて駆動され、ＤＣバイアスが再び反転されて、論理クロック入力ＬＣＬＫからの後続の負のパルスが到着したときに、ジョセフソン接合Ｊ５_０がその負のパルスを渡すことができるようになる。要約すると、イネーブル入力ＥＮに到着する正のイネーブルＳＦＱパルスにより、論理クロック入力ＬＣＬＫからの正のＳＦＱパルスが、Ｄ入力ストレージループを循環する正のＳＦＱパルスをクロックして、論理「１」を表す正にアサートされたＳＦＱパルスとして出力ＱＯに伝搬させることが可能となる。
【００３６】
ゲート７００に論理「０」を書き込むために、Ｄ入力は負のＳＦＱパルスでロー（low）にアサートされ、これにより、ゲートのストレージループ、すなわち、入力ジョセフソン接合Ｊ６_０と、ストレージインダクタＦＬＳＴＯＲ_０と、論理決定ジョセフソン接合Ｊ０_０とで構成されているループに、反時計回りに循環する１Φ０相当の電流が流れる。上記のように、イネーブル論理クロックパルスがイネーブルクロック入力インダクタＬ１１_０を介して入ると、その負のパルスがゲート７００の下部ラッチ比較器部分に送られて論理「０」がラッチされ、入力ジョセフソン接合Ｊ６_０と、ストレージインダクタＦＬＳＴＯＲ_０と、論理決定ジョセフソン接合Ｊ０_０とを含むＤ入力ストレージループに記憶された負のＳＦＱパルスに基づいて負のＳＦＱが出力ＱＯに生成される。要約すると、イネーブル入力ＥＮに到着する正のイネーブルＳＦＱパルスにより、論理クロック入力ＬＣＬＫからの負のＳＦＱパルスが、Ｄ入力ストレージループを循環する負のＳＦＱパルスをクロックして、論理「０」を表す負にアサートされたＳＦＱパルスとして出力ＱＯに伝搬させることが可能となる。
【００３７】
イネーブル入力ＥＮにおける後続の負パルスは、論理クロック入力ＬＣＬＫからの正パルスと負パルスとの間にそれが入力しない限り、イネーブル効果を元に戻し、ジョセフソン接合Ｊ５_０がＬＣＬＫから論理クロック入力ＳＦＱパルスを通過させない状態に回路７００を戻す。したがって、高レベルでは、イネーブル入力ＥＮが論理「ハイ」にあるとき、ラッチ７００をクロックすることができ、イネーブル入力ＥＮが論理「ロー」にあるとき、入力ＬＣＬＫからのクロックパルスがラッチ７００に達することが防止される。
【００３８】
データ信号Ｄとイネーブル信号ＥＮには、必要なセットアップ時間とホールド時間を供給する必要がある。具体的に、これらの信号は、クロックパルスＬＣＬＫの前に位相境界に配置する必要がある。米国特許出願第１５／８１０，８６０号に記載されているように、位相ＪＴＬは、Ｄフリップフロップ７００を適切に駆動するための適切な位相境界を提供し得る。
【００３９】
ゲート７００の設計は、新しいイネーブル位相モードＲＱＬ−Ｄフリップフロップ回路を供給するだけでなく、回路５００の駆動段５０４を排除し、且つゲートの入力／論理部の比較器構造の部分給電によって可能となるベースＤフリップフロップ構造３００から接合Ｊ２およびインダクタＬ４を排除するという点で、別個のゲート３００，５００の組み合わせよりも回路構成要素の経済性をもたらす。本明細書で説明するゲートは、ロジックの密度を上げることでＲＱＬチップの製造コストを大幅に削減し、それによってダイサイズを削減し、製造コストの節約に直接つながる。
【００４０】
図８は、ＲＱＬ位相モードＤフリップフロップを動作させる（例えば、論理値を読み書きする）方法８００を示すフローチャートである。正または負のいずれか一方であるデータ入力ＳＦＱパルスが、ＲＱＬフリップフロップのデータ入力に供給（８０２）される。データ入力ＳＦＱパルスの提供に基づいて、ＲＱＬフリップフロップ内のデータ入力ストレージループが、接地状態から正または負のいずれか一方である（すなわち、供給されたパルスに対応する）状態に設定（８０４）される。このデータ入力ストレージループは、例えば、図７の回路７００におけるデータ入力ジョセフソン接合Ｊ６_０と、データ入力ストレージインダクタＦＬＳＴＯＲ_０と、論理決定ジョセフソン接合Ｊ０_０とを含むループに対応し得る。
【００４１】
正のＳＦＱパルスがＲＱＬフリップフロップのイネーブル入力に供給（８０６）されると、クロック入力パスにジョセフソン接合を含むイネーブル入力ループのＤＣバイアスが反転（８０８）され、ＲＱＬフリップフロップのクロック入力からのクロックパルスの伝搬が可能となる。イネーブル入力ループは、例えば、図７の回路７００におけるイネーブル入力ジョセフソン接合Ｊ７_０と、インダクタＬ１０_０と、ジョセフソン接合Ｊ５_０とを含むループに対応し得る。また、「クロック入力パスにおけるジョセフソン接合」は、例えば、図７の回路７００におけるジョセフソン接合Ｊ５_０に対応し得る。
【００４２】
相互ＳＦＱパルスペア（すなわち、ＲＺ入力）が、ＲＱＬフリップフロップのクロック入力に供給（８１０）される。これにより、イネーブル入力とクロック入力との論理ＡＮＤに対応するＳＦＱパルスが、例えばデータ入力ストレージループに供給（８１２）される。その結果得られるイネーブルクロック信号に基づいて、論理「１」または論理「０」の値に対応する出力信号が、例えばＲＱＬフリップフロップの出力からの正または負のいずれか一方である出力ＳＦＱパルスを駆動することによって、ＲＱＬフリップフロップの出力から送信（８１４）される。次に、データ入力ストレージループが接地状態に戻され得る（８１６）。各動作における「正または負のいずれか一方」が正の場合、論理「１」の値の書き込みおよび読み出しが行われたと言うことができ、「正または負のいずれか一方」が負の場合、論理「０」の値の書き込みおよび読み出しが行われたと言うことができる。正または負の状態に割り当てられる「１」および「０」の指定は、フリップフロップが実装されている大規模システムのロジックの文脈では任意であり得るため、いくつかの例では論理値が逆になる場合がある。例えば、負の入力および出力パルスが論理「１」を符号化し、正の入力および出力パルスが論理「０」を符号化する場合がある。出力は、データ入力、イネーブル入力、およびクロック入力に基づき得る。
【００４３】
方法８００では、例として、データ入力ストレージループ状態の設定は、データ入力ストレージループ内のデータ入力ジョセフソン接合（例えば、図７に示されるジョセフソン接合Ｊ６_０）をトリガして、データ入力ストレージループに電流を確立することを含み得る。データ入力ストレージループ内の電流の循環方向は、データ入力ＳＦＱパルスが正であるか負であるかに対応する。データ入力ストレージループ状態を設定することによって確立されたデータ入力ストレージループの電流は、データ入力ストレージループ、比較器、および出力増幅ＪＴＬによって共有されるデータ入力ストレージループ内の第２のジョセフソン接合（例えば、図７のジョセフソン接合Ｊ０_０）をトリガするには不十分であり得る。
【００４４】
方法８００では、例として、データ入力ＳＦＱパルスが正である場合、クロック入力に供給される相互ＳＦＱパルスペアは、クロック入力にいずれかの順序で供給される正のパルスおよび負のパルスから構成され得る。クロック入力への正のパルスに対応する一方のイネーブルクロックＳＦＱパルスは、データ入力ストレージループで論理決定ジョセフソン接合（例えば、図７のジョセフソン接合Ｊ０_０）をトリガして出力をアサートし得る。クロック入力への負のパルスに対応する他方のイネーブルクロックＳＦＱパルスは、論理決定ジョセフソン接合との共通ノードを有するエスケープジョセフソン接合（例えば、図７のジョセフソン接合Ｊ３_０）をトリガし得る。データ入力ストレージループの状態はエスケープジョセフソン接合のトリガによる影響を受けない。論理決定ジョセフソン接合のトリガは、データ入力ストレージループの電流をキャンセルすることによってデータ入力ストレージループを接地状態に戻すことができ、クロック入力への正のパルスに対応するイネーブルクロックＳＦＱパルスを供給することによって生成されたエスケープジョセフソン接合に流れる電流をキャンセルすることができる。
【００４５】
方法８００では、別の例として、データ入力ＳＦＱパルスが負である場合、クロック入力に供給される相互ＳＦＱパルスペアは、クロック入力にいずれかの順序で供給される正のパルスおよび負のパルスから構成され得る。クロック入力への正のパルスに対応する一方のイネーブルクロックＳＦＱパルスは、論理決定ジョセフソン接合（例えば、図７のジョセフソン接合Ｊ０_０）との共通ノードを有するエスケープジョセフソン接合（例えば、図７のジョセフソン接合Ｊ３_０）をトリガし得る。データ入力ストレージループの状態はエスケープジョセフソン接合のトリガによる影響を受けない。クロック入力への負のパルスに対応する他方のイネーブルクロックＳＦＱパルスは、論理決定ジョセフソン接合をトリガして出力をデアサートし得る。論理決定ジョセフソン接合のトリガは、データ入力ストレージループの電流をキャンセルすることによってデータ入力ストレージループを接地状態に戻すことができ、クロック入力への負のパルスに対応するイネーブルクロックＳＦＱパルスを供給することによって生成されたエスケープジョセフソン接合に流れる電流をキャンセルすることができる。
【００４６】
方法８００では、さらに別の例として、イネーブル入力とクロック入力との論理ＡＮＤに対応するイネーブルクロックＳＦＱパルスを供給することは、イネーブル入力に供給されるＳＦＱパルスに対応するイネーブル入力電流を約１／２Φ０まで低減することを含み得る。例えば、イネーブル入力電流の低減は、ジョセフソン接合（例えば、図７のジョセフソン接合Ｊ４_０）と、インダクタ（例えば、図７のインダクタＬ９_０）と、第１および第２のＤＣバイアス素子（例えば、図７のＤＣ_０およびＤＣ_１）とを含むＤＣバイアスループを使用して行うことができる。
【００４７】
以上の説明は本発明の例示である。本開示を説明する目的のために構成要素または方法のあらゆる考えられる組み合わせを記載することは勿論不可能であり、当業者は本開示のさらなる多くの組み合わせおよび置換が可能であることを認識し得る。したがって、本開示は、添付の特許請求の範囲を含む本出願の範囲内に含まれるすべてのそのような代替、変形、および変更を包含することが意図される。また、本開示または請求項が「１つの〜」、「第１の〜」、または「別の〜」という要素を列挙するかまたはそれらの同等物を列挙する場合には、１つまたは２つ以上のそのような要素を含むと解釈されるべきであり、２つ以上のそのような要素を必須とするものでも、２つ以上のそのような要素を除外するものでもない。本明細書で使用される「含む」という用語は、含むがそれに限定されないことを意味する。「に基づく」という用語は、少なくとも部分的に基づくことを意味する。
【図１】
2021530148.tif 000003
【図２】
2021530148.tif 000004
【図３】
2021530148.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【手続補正書】
【提出日】令和2年12月25日(2020.12.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
レシプロカル量子論理（ＲＱＬ）位相モードフリップフロップであって、
ストレージループであって、データ入力ライン上のデータ入力信号を正または負の単一磁束量子（ＳＦＱ）パルスとして受信し、前記データ入力信号を当該ストレージループに記憶するように構成された当該ストレージループと、
受信した論理クロック入力信号、または当該受信した論理クロック入力信号に基づく信号を、前記記憶されたデータ入力信号と比較して、論理決定信号を生成するように構成された比較器と、
前記論理決定信号を増幅して、前記論理クロック入力信号の受信時における前記データ入力信号を表す論理「１」または論理「０」の値に対応する出力信号を生成するように構成された出力増幅ジョセフソン伝送線路（ＪＴＬ）と、
を備え、前記ストレージループ、前記比較器、および前記出力増幅ＪＴＬがすべてジョセフソン接合を共有する、ＲＱＬ位相モードフリップフロップ。
【請求項２】
前記出力信号が、前記共有されたジョセフソン接合の０または２π量子位相に対応する負または正のＳＦＱパルスである、請求項１に記載のＲＱＬ位相モードフリップフロップ。
【請求項３】
前記ストレージループが、データ入力ジョセフソン接合と、前記共有されたジョセフソン接合と、前記ストレージループに配置されたストレージインダクタとを含む、請求項１に記載のＲＱＬ位相モードフリップフロップ。
【請求項４】
前記比較器が、エスケープジョセフソン接合と、前記共有されたジョセフソン接合とを含み、前記エスケープジョセフソン接合および前記共有されたジョセフソン接合はともにほぼ等しい臨界電流を有するようにサイズ設定されている、請求項１に記載のＲＱＬ位相モードフリップフロップ。
【請求項５】
前記比較器は、前記共有されたジョセフソン接合が接続された中央ノードと、論理クロック入力ラインとの間に直列に配置されたクロック入力インダクタおよびエスケープジョセフソン接合を含み、前記共有されたジョセフソン接合は前記中央ノードと接地ノードとの間に配置されており、前記エスケープジョセフソン接合は、前記共有されたジョセフソン接合の追加のバイアスがない場合に、前記共有されたジョセフソン接合よりも先に優先的にトリガされるようにサイズ設定されている、請求項１に記載のＲＱＬ位相モードフリップフロップ。
【請求項６】
前記比較器は、前記受信した論理クロック入力信号、または前記受信した論理クロック入力信号に基づく前記信号と、前記記憶されたデータ入力信号との比較結果により、前記論理クロック入力信号として受信したＳＦＱパルスに応答して前記エスケープジョセフソン接合と前記共有されたジョセフソン接合とのうちの一方のみがトリガされるように構成されている、請求項５に記載のＲＱＬ位相モードフリップフロップ。
【請求項７】
前記比較器は、前記受信した論理クロック入力信号、または前記受信した論理クロック入力信号に基づく前記信号と、前記記憶されたデータ入力信号との比較結果により、前記共有されたジョセフソン接合が優先的にトリガされて、前記データ入力信号に対応する前記ストレージループ内の電流によって生じる前記共有されたジョセフソン接合の正または負のバイアス条件に基づいて前記論理決定信号が生成されるように構成されている、請求項６に記載のＲＱＬ位相モードフリップフロップ。
【請求項８】
前記論理クロック入力信号とイネーブル入力ラインで受信したイネーブル入力信号とをＡＮＤするように構成された非給電位相モードＡＮＤ回路をさらに備え、前記出力信号の論理値は、前記フリップフロップが前記イネーブル入力信号によってイネーブルされたことに基づく前記論理クロック入力信号の受信時の前記データ入力信号を表す、請求項１に記載のＲＱＬ位相モードフリップフロップ。
【請求項９】
前記非給電位相モードＡＮＤ回路は、ジョセフソン接合と、インダクタと、第１および第２のＤＣバイアス素子とを含むＤＣバイアスループを含み、当該ＤＣバイアスループは、前記イネーブル入力ラインに供給された前記イネーブル入力信号に対応する電流を約１／２Φ０相当まで低減するように構成されている、請求項８に記載のＲＱＬ位相モードフリップフロップ。
【請求項１０】
レシプロカル量子論理（ＲＱＬ）フリップフロップを動作させる方法であって、
正または負のいずれか一つであるデータ入力単一磁束量子（ＳＦＱ）パルスをＲＱＬフリップフロップのデータ入力に供給すること、
前記ＲＱＬフリップフロップのデータ入力ストレージループを接地状態から正または負のいずれか一つの状態に設定すること、
正のＳＦＱパルスを前記ＲＱＬフリップフロップのイネーブル入力に供給すること、
相互ＳＦＱパルスペアを前記ＲＱＬフリップフロップのクロック入力に供給すること、
前記イネーブル入力と前記クロック入力との論理ＡＮＤに対応するイネーブルクロックＳＦＱパルスを供給すること、
論理「１」または論理「０」の値に対応する出力信号を前記ＲＱＬフリップフロップの出力から送信すること、
前記データ入力ストレージループを前記接地状態に戻すこと、
を備える方法。
【請求項１１】
前記データ入力ストレージループの状態を設定することは、前記データ入力ストレージループ内のデータ入力ジョセフソン接合をトリガして前記データ入力ストレージループ内の電流を確立することを含み、前記データ入力ストレージループ内の電流循環の方向が、前記データ入力のＳＦＱパルスが正であるか負であるかに対応する、請求項１０に記載の方法。
【請求項１２】
前記データ入力ストレージループの状態を設定することによって確立された前記データ入力ストレージループ内の電流は、前記データ入力ストレージループ、比較器、および出力増幅ジョセフソン伝送線路（ＪＴＬ）によって共有される前記データ入力ストレージループ内の第２のジョセフソン接合をトリガするには不十分である、請求項１１に記載の方法。
【請求項１３】
前記データ入力のＳＦＱパルスは正であり、
前記相互ＳＦＱパルスペアを前記クロック入力に供給することは、前記クロック入力にいずれかの順序で供給される正のパルスと負のパルスとを含むＳＦＱクロックパルスペアを供給することを含み、
前記クロック入力への前記正のパルスに対応する一方のイネーブルクロックＳＦＱパルスにより前記データ入力ストレージループ内の論理決定ジョセフソン接合をトリガして前記出力をアサートし、
前記クロック入力への前記負のパルスに対応する他方のイネーブルクロックＳＦＱパルスにより前記論理決定ジョセフソン接合と共通ノードを有するエスケープジョセフソン接合をトリガし、前記データ入力ストレージループの状態は当該エスケープジョセフソン接合のトリガによる影響を受けない、請求項１０に記載の方法。
【請求項１４】
出力ジョセフソン接合のトリガにより、
前記データ入力ストレージループ内の電流をキャンセルして前記データ入力ストレージループを前記接地状態に戻し、
前記正のパルスに対応する前記イネーブルクロックＳＦＱパルスを前記クロック入力に供給することによって生成された前記エスケープジョセフソン接合を流れる電流をキャンセルする、請求項１３に記載の方法。
【請求項１５】
前記データ入力のＳＦＱパルスは負であり、
前記相互ＳＦＱパルスペアを前記クロック入力に供給することは、前記クロック入力にいずれかの順序で供給される正のパルスと負のパルスとを含むＳＦＱクロックパルスペアを供給することを含み、
前記クロック入力への前記正のパルスに対応する一方のイネーブルクロックＳＦＱパルスにより前記データ入力ストレージループ内の論理決定ジョセフソン接合と共通ノードを有するエスケープジョセフソン接合をトリガし、前記データ入力ストレージループの状態は当該エスケープジョセフソン接合のトリガによる影響を受けず、
前記クロック入力への前記負のパルスに対応する他方のイネーブルクロックＳＦＱパルスにより前記論理決定ジョセフソン接合をトリガして前記出力をデアサートする、請求項１０に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
以上の説明は本発明の例示である。本開示を説明する目的のために構成要素または方法のあらゆる考えられる組み合わせを記載することは勿論不可能であり、当業者は本開示のさらなる多くの組み合わせおよび置換が可能であることを認識し得る。したがって、本開示は、添付の特許請求の範囲を含む本出願の範囲内に含まれるすべてのそのような代替、変形、および変更を包含することが意図される。また、本開示または請求項が「１つの〜」、「第１の〜」、または「別の〜」という要素を列挙するかまたはそれらの同等物を列挙する場合には、１つまたは２つ以上のそのような要素を含むと解釈されるべきであり、２つ以上のそのような要素を必須とするものでも、２つ以上のそのような要素を除外するものでもない。本明細書で使用される「含む」という用語は、含むがそれに限定されないことを意味する。「に基づく」という用語は、少なくとも部分的に基づくことを意味する。
本開示に含まれる技術的思想を以下に記載する。
（付記１）
レシプロカル量子論理（ＲＱＬ）位相モードフリップフロップであって、
ストレージループであって、データ入力ライン上のデータ入力信号を正または負の単一磁束量子（ＳＦＱ）パルスとして受信し、前記データ入力信号を当該ストレージループに記憶するように構成された当該ストレージループと、
受信した論理クロック入力信号、または当該受信した論理クロック入力信号に基づく信号を、前記記憶されたデータ入力信号と比較して、論理決定信号を生成するように構成された比較器と、
前記論理決定信号を増幅して、前記論理クロック入力信号の受信時における前記データ入力信号を表す論理「１」または論理「０」の値に対応する出力信号を生成するように構成された出力増幅ジョセフソン伝送線路（ＪＴＬ）と、
を備え、前記ストレージループ、前記比較器、および前記出力増幅ＪＴＬがすべてジョセフソン接合を共有する、ＲＱＬ位相モードフリップフロップ。
（付記２）
前記出力信号が、前記共有されたジョセフソン接合の０または２π量子位相に対応する負または正のＳＦＱパルスである、付記１に記載のＲＱＬ位相モードフリップフロップ。
（付記３）
前記ストレージループが、データ入力ジョセフソン接合と、前記共有されたジョセフソン接合と、前記ストレージループに配置されたストレージインダクタとを含む、付記１に記載のＲＱＬ位相モードフリップフロップ。
（付記４）
前記比較器が、エスケープジョセフソン接合と、前記共有されたジョセフソン接合とを含み、前記エスケープジョセフソン接合および前記共有されたジョセフソン接合はともにほぼ等しい臨界電流を有するようにサイズ設定されている、付記１に記載のＲＱＬ位相モードフリップフロップ。
（付記５）
前記比較器は、前記共有されたジョセフソン接合が接続された中央ノードと、論理クロック入力ラインとの間に直列に配置されたクロック入力インダクタおよびエスケープジョセフソン接合を含み、前記共有されたジョセフソン接合は前記中央ノードと接地ノードとの間に配置されており、前記エスケープジョセフソン接合は、前記共有されたジョセフソン接合の追加のバイアスがない場合に、前記共有されたジョセフソン接合よりも先に優先的にトリガされるようにサイズ設定されている、付記１に記載のＲＱＬ位相モードフリップフロップ。
（付記６）
前記比較器は、前記受信した論理クロック入力信号、または前記受信した論理クロック入力信号に基づく前記信号と、前記記憶されたデータ入力信号との比較結果により、前記論理クロック入力信号として受信したＳＦＱパルスに応答して前記エスケープジョセフソン接合と前記共有されたジョセフソン接合とのうちの一方のみがトリガされるように構成されている、付記５に記載のＲＱＬ位相モードフリップフロップ。
（付記７）
前記比較器は、前記受信した論理クロック入力信号、または前記受信した論理クロック入力信号に基づく前記信号と、前記記憶されたデータ入力信号との比較結果により、前記共有されたジョセフソン接合が優先的にトリガされて、前記データ入力信号に対応する前記ストレージループ内の電流によって生じる前記共有されたジョセフソン接合の正または負のバイアス条件に基づいて前記論理決定信号が生成されるように構成されている、付記６に記載のＲＱＬ位相モードフリップフロップ。
（付記８）
前記論理クロック入力信号とイネーブル入力ラインで受信したイネーブル入力信号とをＡＮＤするように構成された非給電位相モードＡＮＤ回路をさらに備え、前記出力信号の論理値は、前記フリップフロップが前記イネーブル入力信号によってイネーブルされたことに基づく前記論理クロック入力信号の受信時の前記データ入力信号を表す、付記１に記載のＲＱＬ位相モードフリップフロップ。
（付記９）
前記非給電位相モードＡＮＤ回路は、ジョセフソン接合と、インダクタと、第１および第２のＤＣバイアス素子とを含むＤＣバイアスループを含み、当該ＤＣバイアスループは、前記イネーブル入力ラインに供給された前記イネーブル入力信号に対応する電流を約１／２Φ０相当まで低減するように構成されている、付記８に記載のＲＱＬ位相モードフリップフロップ。
（付記１０）
レシプロカル量子論理（ＲＱＬ）フリップフロップを動作させる方法であって、
正または負のいずれか一つであるデータ入力単一磁束量子（ＳＦＱ）パルスをＲＱＬフリップフロップのデータ入力に供給すること、
前記ＲＱＬフリップフロップのデータ入力ストレージループを接地状態から正または負のいずれか一つの状態に設定すること、
正のＳＦＱパルスを前記ＲＱＬフリップフロップのイネーブル入力に供給すること、
相互ＳＦＱパルスペアを前記ＲＱＬフリップフロップのクロック入力に供給すること、
前記イネーブル入力と前記クロック入力との論理ＡＮＤに対応するイネーブルクロックＳＦＱパルスを供給すること、
論理「１」または論理「０」の値に対応する出力信号を前記ＲＱＬフリップフロップの出力から送信すること、
前記データ入力ストレージループを前記接地状態に戻すこと、
を備える方法。
（付記１１）
前記データ入力ストレージループの状態を設定することは、前記データ入力ストレージループ内のデータ入力ジョセフソン接合をトリガして前記データ入力ストレージループ内の電流を確立することを含み、前記データ入力ストレージループ内の電流循環の方向が、前記データ入力のＳＦＱパルスが正であるか負であるかに対応する、付記１０に記載の方法。
（付記１２）
前記データ入力ストレージループの状態を設定することによって確立された前記データ入力ストレージループ内の電流は、前記データ入力ストレージループ、比較器、および出力増幅ジョセフソン伝送線路（ＪＴＬ）によって共有される前記データ入力ストレージループ内の第２のジョセフソン接合をトリガするには不十分である、付記１１に記載の方法。
（付記１３）
前記データ入力のＳＦＱパルスは正であり、
前記相互ＳＦＱパルスペアを前記クロック入力に供給することは、前記クロック入力にいずれかの順序で供給される正のパルスと負のパルスとを含むＳＦＱクロックパルスペアを供給することを含み、
前記クロック入力への前記正のパルスに対応する一方のイネーブルクロックＳＦＱパルスにより前記データ入力ストレージループ内の論理決定ジョセフソン接合をトリガして前記出力をアサートし、
前記クロック入力への前記負のパルスに対応する他方のイネーブルクロックＳＦＱパルスにより前記論理決定ジョセフソン接合と共通ノードを有するエスケープジョセフソン接合をトリガし、前記データ入力ストレージループの状態は当該エスケープジョセフソン接合のトリガによる影響を受けない、付記１０に記載の方法。
（付記１４）
出力ジョセフソン接合のトリガにより、
前記データ入力ストレージループ内の電流をキャンセルして前記データ入力ストレージループを前記接地状態に戻し、
前記正のパルスに対応する前記イネーブルクロックＳＦＱパルスを前記クロック入力に供給することによって生成された前記エスケープジョセフソン接合を流れる電流をキャンセルする、付記１３に記載の方法。
（付記１５）
前記データ入力のＳＦＱパルスは負であり、
前記相互ＳＦＱパルスペアを前記クロック入力に供給することは、前記クロック入力にいずれかの順序で供給される正のパルスと負のパルスとを含むＳＦＱクロックパルスペアを供給することを含み、
前記クロック入力への前記正のパルスに対応する一方のイネーブルクロックＳＦＱパルスにより前記データ入力ストレージループ内の論理決定ジョセフソン接合と共通ノードを有するエスケープジョセフソン接合をトリガし、前記データ入力ストレージループの状態は当該エスケープジョセフソン接合のトリガによる影響を受けず、
前記クロック入力への前記負のパルスに対応する他方のイネーブルクロックＳＦＱパルスにより前記論理決定ジョセフソン接合をトリガして前記出力をデアサートする、付記１０に記載の方法。
（付記１６）
出力ジョセフソン接合のトリガにより、
前記データ入力ストレージループ内の電流をキャンセルして前記データ入力ストレージループを前記接地状態に戻し、
前記負のパルスに対応する前記イネーブルクロックＳＦＱパルスを前記クロック入力に供給することによって生成された前記エスケープジョセフソン接合を流れる電流をキャンセルする、付記１５に記載の方法。
（付記１７）
前記イネーブル入力と前記クロック入力との論理ＡＮＤに対応するイネーブルクロックＳＦＱパルスを供給することは、クロック入力パスにジョセフソン接合を含むイネーブル入力ループ内のＤＣバイアスを反転させることにより、前記ＲＱＬフリップフロップの前記クロック入力から前記データ入力ストレージループへのクロックＳＦＱパルスの伝搬を可能にすることを含む、付記１０に記載の方法。
（付記１８）
前記イネーブル入力ループは、ジョセフソン接合と、インダクタと、第１および第２のＤＣバイアス素子とを含むＤＣバイアスループを含む、付記１７に記載の方法。
（付記１９）
イネーブル機能を備えたレシプロカル量子論理（ＲＱＬ）位相モードフリップフロップであって、
ストレージループに対するデータ信号入力であって、前記ストレージループが、
入力ノードと接地ノードとの間のデータ入力ジョセフソン接合と、
前記入力ノードと中央ノードとの間のストレージインダクタと、
前記中央ノードと前記接地ノードとの間の論理決定ジョセフソン接合とを含む、前記データ信号入力と、
双方ともに論理ＡＮＤ回路に対する論理クロック信号入力およびイネーブル信号入力であって、前記論理ＡＮＤ回路がイネーブルクロック信号を比較器に供給するように構成されており、前記比較器が、
前記論理ＡＮＤ回路と前記中央ノードとの間に直列に配置されたイネーブルクロック入力インダクタおよびエスケープジョセフソン接合と、
前記論理決定ジョセフソン接合とを含む、前記論理クロック信号入力および前記イネーブル信号入力と、
を備えるＲＱＬ位相モードフリップフロップ。
（付記２０）
前記論理ＡＮＤ回路は、ジョセフソン接合と、インダクタと、第１および第２のＤＣバイアス素子とを含むＤＣバイアスループを含み、当該ＤＣバイアスループは、前記イネーブル信号入力に供給されるＳＦＱパルスに対応するイネーブル入力電流を約１／２Φ０まで低減するように構成されている、付記１９に記載のＲＱＬ位相モードフリップフロップ。
【国際調査報告】
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