(57)【要約】  集積回路内の結合システムは、大型で高コストの外部結合キャパシタなしで、ＤＣ成分を増幅器からブロックする。入力は、ＤＣ成分を有する入力信号を受ける。第１のインピーダンス素子は、入力信号を受け、ＤＣ成分をブロックし、第２のインピーダンス素子は、第１のインピーダンス整合素子の出力と接地ノードとの間に接続される。第２のインピーダンス素子および第１のインピーダンス素子は分圧器ネットワークを形成する。第１および第２のインピーダンス素子は統合された素子である。増幅器は、ＤＣ成分がブロックされた後の入力信号を受ける。第１のインピーダンス素子および第２のインピーダンス素子は、キャパシタと直列の抵抗器を含み得る。差動ペア構成の場合、インピーダンス整合素子が第１の経路と第２の経路との間を相互接続することにより、増幅器のインピーダンスをデータソースと整合させる。
2021525984.tif 000002
【特許請求の範囲】
【請求項１】
集積回路の一部としてＤＣ成分を増幅器からブロックするように構成された容量結合システムであって、前記システムは、
ＤＣ成分を有する入力信号を受けるように構成された入力と、
入力と出力と少なくとも１つの抵抗器と少なくとも１つのキャパシタとを有する分圧器ネットワークとを備え、前記分圧器ネットワークの前記入力は、前記分圧器ネットワークが前記ＤＣ成分をブロックするように、前記ＤＣ成分を有する入力信号を受けるように構成され、前記システムはさらに、
前記分圧器ネットワークの前記出力に接続された入力を有する増幅器を備える、容量結合システム。
【請求項２】
前記分圧器ネットワークは第１のインピーダンス素子と第２のインピーダンス素子とを含む、請求項１に記載のシステム。
【請求項３】
前記第１のインピーダンス素子および前記第２のインピーダンス素子は、キャパシタと直列の抵抗器を含む、請求項２に記載のシステム。
【請求項４】
前記増幅器はバイアシング素子を含み、前記バイアシング素子は、前記ＤＣ成分なしの前記入力信号を受けるように構成されている、請求項１に記載のシステム。
【請求項５】
前記バイアシング素子は、電源電圧に接続された第１の抵抗器と、接地接続された第２の抵抗器とを含む、請求項４に記載のシステム。
【請求項６】
前記容量結合システムは差動信号のために構成され、請求項１に記載の前記システムは正経路に対応付けられており、前記容量結合システムはさらに、
ＤＣ成分が接続された負経路信号を受けるように構成された負経路入力と、
入力と出力とを有する負経路第１インピーダンス素子とを備え、前記入力は、前記負経路第１インピーダンス素子が前記ＤＣ成分をブロックするように、前記ＤＣ成分を有する前記負経路信号を受けるように構成され、前記容量結合システムはさらに、
前記負経路第１インピーダンス整合素子の前記出力と接地ノードとの間に接続されるように構成された負経路第２インピーダンス素子を備え、前記負経路第２インピーダンス素子は前記負経路第１インピーダンス素子と組み合わされると分圧器ネットワークを形成し、前記容量結合システムはさらに、
前記正経路の入力と前記負経路入力との間に接続されたインピーダンス整合素子を備え、前記インピーダンス整合素子は、前記増幅器の入力インピーダンスをデータソースと整合させるように構成されている、請求項２に記載のシステム。
【請求項７】
前記インピーダンス整合素子は、前記正経路の前記入力と前記負経路入力との間に直列接続された１つ以上の抵抗器と、接地接続されたキャパシタとを含む、請求項６に記載のシステム。
【請求項８】
差動ペアのために集積回路の一部として差動入力を増幅器に結合するように構成された容量結合システムであって、前記容量結合システムは、
正経路を備え、前記正経路は、
ＤＣ成分を有する正経路入力信号を受けるように構成された正経路入力と、
入力と出力とを有する正経路第１インピーダンス素子とを含み、前記入力は、前記正経路第１インピーダンス素子が前記ＤＣ成分をブロックするように、前記正経路入力信号を受けるように構成され、前記正経路はさらに、
前記正経路第１インピーダンス整合素子の出力と接地との間に接続されるように構成された正経路第２インピーダンス素子を含み、前記正経路第２インピーダンス素子は前記正経路第１インピーダンス素子と組み合わされると分圧器ネットワークを形成し、前記正経路はさらに、
前記正経路第１インピーダンス素子の前記出力に接続された入力を有する増幅器を含み、前記容量結合システムはさらに、
負経路を備え、前記負経路は、
ＤＣ成分を有する負経路入力信号を受けるように構成された入力と、
入力と出力とを有する負経路第１インピーダンス素子とを含み、前記入力は、前記負経路第１インピーダンス素子が前記ＤＣ成分をブロックするように、前記負経路入力信号を受けるように構成され、前記負経路はさらに、
前記負経路第１インピーダンス整合素子の前記出力と接地との間に接続されるように構成された負経路第２インピーダンス素子を含み、前記負経路第２インピーダンス素子は前記負経路第１インピーダンス素子と組み合わされると分圧器ネットワークを形成し、前記負経路はさらに、
前記負経路第１インピーダンス素子の前記出力に接続された入力を有する前記増幅器を含み、前記容量結合システムはさらに、
前記正経路入力と前記負経路入力との間に接続されたインピーダンス整合素子を備え、前記インピーダンス整合素子は、前記増幅器の入力インピーダンスをデータソースと整合させるように構成されている、容量結合システム。
【請求項９】
前記正経路第１インピーダンス素子は、少なくとも抵抗器と少なくとも１つのキャパシタとを含む、請求項８に記載のシステム。
【請求項１０】
少なくとも１つの抵抗器と前記少なくとも１つのキャパシタとが直列接続されている、請求項９に記載のシステム。
【請求項１１】
前記正経路第２インピーダンス素子は、少なくとも抵抗器と少なくとも１つのキャパシタとを含む、請求項８に記載のシステム。
【請求項１２】
少なくとも１つの抵抗器と前記少なくとも１つのキャパシタとが直列にされ接地ノードに接続されている、請求項１１に記載のシステム。
【請求項１３】
前記インピーダンス整合素子は少なくとも１つの抵抗器と少なくとも１つのキャパシタとを含み、前記キャパシタは接地接続されている、請求項８に記載のシステム。
【請求項１４】
前記少なくとも１つの抵抗器は、前記正経路入力と前記負経路入力との間に直列接続された２つの抵抗器を含み、前記２つの抵抗器の間に中間ノードを形成し、前記キャパシタは前記中間ノードと接地とに接続されている、請求項１３に記載のシステム。
【請求項１５】
データソースに接続された入力信号をドライバに結合し入力信号のＤＣ成分をブロックする方法であって、前記方法は、
データソースからＤＣ成分を有する前記入力信号を受けるステップと、
前記入力信号を第１のインピーダンス素子に与えるステップとを含み、前記第１のインピーダンス素子は集積回路の一部として構成されており、
前記第１のインピーダンス素子で前記入力信号の前記ＤＣ成分をブロックするステップと、
前記第１のインピーダンス素子からの出力を第２のインピーダンス素子に与えるステップとを含み、前記第２のインピーダンス素子は前記集積回路の一部として構成されており、前記方法はさらに、
前記第２のインピーダンス素子と前記第１のインピーダンス素子とで入力インピーダンスを定めることにより、インピーダンス整合信号を生成するステップと、
前記インピーダンス整合信号を前記ドライバに与えるステップとを含む、方法。
【請求項１６】
前記入力信号は、第１の経路上の第１の信号と第２の経路上の第２の信号とを含む差動信号ペアであり、前記第２の経路は概ね前記第１の経路と同一であり、前記第１の経路および前記第２の経路の各々は、前記第１のインピーダンス素子と前記第２のインピーダンス素子とを有し、前記方法はさらに、前記第１の経路と前記第２の経路との間に接続されたインピーダンス整合素子を用いて前記ドライバの前記入力インピーダンスを前記データソースと整合させるステップを含む、請求項１５に記載の方法。
【請求項１７】
前記第１のインピーダンス素子および前記第２のインピーダンス素子の各々は、少なくとも１つの抵抗器と少なくとも１つのキャパシタとを含む、請求項１５に記載の方法。
【請求項１８】
前記インピーダンス整合素子は、前記第１の経路と前記第２の経路との間の相互接続を含み、前記相互接続は、直列の２つ以上の抵抗器と、前記相互接続から接地に接続されたキャパシタとを有する、請求項１５に記載の方法。
【請求項１９】
前記方法は、前記データソースと前記ドライバとの間に位置する、前記集積回路の外部のキャパシタで、ＤＣ成分をブロックすることを含まない、請求項１５に記載の方法。
【請求項２０】
バイアシング素子を用いて前記ドライバをバイアスすることで、前記ＤＣ成分を前記バイアシング素子からブロックするステップをさらに含む、請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
１．発明の分野
本発明は、ＡＣ結合トポロジに関し、具体的には集積回路上に位置するＡＣ結合機構に関する。
【背景技術】
【０００２】
２．関連技術
光通信システムは、一般的に、データセンターにおいて見られ、長距離用途のためにデータを２つの場所の間で高データレートで送信する。光通信システムの基礎となるのは、送信されるデータと、変調された信号を光変調器上に増幅するドライバ増幅器とである。データソースとドライバとの間のインターフェイスは、好ましい動作のためにＤＣ信号成分をブロックしなければならない。これは、典型的にはオフチップのブロッキングキャパシタの使用を通して実現される。
【０００３】
図１Ａは、使用環境例の、すなわち光信号送信機のブロック図を示す。これは、可能性のある使用環境の１つにすぎず、その他の使用環境も可能であると考えられる。図１Ａに示されるように、データソース１０４は、光ファイバ１０８で送信するデータを供給する。一実施形態において、データソースはＤＳＰである。ドライバのバイアシングを実現するために、電源電圧ソース１１２を設けて電力をシステムに送る。電源電圧ソース１１２は、電力会社の配電電力、電源、バッテリ、またはその他任意のソースであってもよい。電源電圧ソース１１２は、電源電圧をバイアス回路（ドライバ増幅器１２０の一部）に供給し、そうすると、バイアス回路はバイアス電圧をドライバ増幅器１２０に与える。ドライバ増幅器１２０はまた、光の形式で送信するデータをデータソース１０４から受ける。ドライバ増幅器１２０は、このデータを、光変調器またはレーザダイオード１２４を駆動するのに適したレベルまで増幅または変調するように構成されている。光変調器またはレーザダイオード１２４は、ドライバからの信号に応答して光信号１２８を生成し、この光信号は、たとえばデータセンター内の別のデバイス等の遠隔場所に、または長距離用途における遠隔場所に送信するために、光ファイバケーブル１０８に与えられる。動作周波数の範囲は、高い側の数十ギガヘルツ（たとえば５０ＧＨｚ）から低い側の１００ＫＨｚまでとすることができる。
【０００４】
図１Ｂは、データソース１０４と、ＤＣブロッキングキャパシタを含むドライバ増幅器１２０との間のインターフェイスのブロック図を示す。この実施形態では４つのチャネル（Ｃ１、Ｃ２、Ｃ３、Ｃ４）があり、各チャネルは、２つの導電経路、すなわち正の経路１７４と負の経路１７６とを含む差動ペア１７０である。図示のように、各経路に直列のＤＣブロッキングキャパシタ１８２がある。ブロッキングキャパシタ１８２は、データソース１０４からドライバ増幅器１２０に送られる信号のＤＣ成分をブロックするように機能する。加えて、キャパシタンスは、最低動作周波数（たとえば各種実施形態における１ＭＨｚまたは１００ＫＨｚ）を減衰させないようにするのに十分な大きさでなければならない。さらに、高周波数コンテンツに影響を与えないようにするために、キャパシタの寄生は小さいものである必要がある。
【０００５】
上記理由から、ブロッキングキャパシタは典型的に集積回路の外部にあり、表面実装部品を使用することになる。先行技術の短所として、ブロッキングキャパシタはＤＣ信号成分をブロックしつつもローパス周波数は１ＭＨｚでなければならないのでサイズが大きいことが挙げられる。ブロッキングキャパシタは、データソースを形成する集積回路の外部にあるので、望ましくない大きなサイズを有する。いくつかの実施形態において、キャパシタは、ブロッキングキャパシタに対応付けられたチャネルのための集積回路と同じ大きさである場合がある。このブロッキングキャパシタのサイズが原因で、構成部品の実装面積は大きく回路基板上の貴重な面積を消費する。これは、より大きく、ではなく、より小さくよりコンパクトな構成を目指す技術的傾向とは対照的である。
【０００６】
外部ブロッキングキャパシタのもう１つの欠点は、周波数性能に優れた高忠実度（high fidelity）の表面実装部品が高コストであることである。図１Ｂに示される差動入力および４チャネルの場合、８つのキャパシタが必要である。これらのブロッキングキャパシタの典型的なサイズは１００ナノファラドのキャパシタンスであり、コストの範囲は、１つ当たりの１〜２ドルから、４チャネルすべての最大１６ドルまでとなる。これがさらに空間要件を大きくしコストを増大させ、これは結局顧客の負担となるおよび／または利益の減少につながる。別の短所は、これらのキャパシタが、製造コストを増大させ、追加の構成部品のために故障率を高める可能性があることである。集積回路の外部にあるどの構成部品も、当該構成部品への接続に対する遷移、送信線を必要とし、組立プロセスは、寄生の増加、性能の低下、および組立の複雑化につながる。
【発明の概要】
【課題を解決するための手段】
【０００７】
概要
先行技術の短所を克服しさらに他の利点を提供するために、容量結合システムが開示される。一実施形態において、このシステムは、集積回路の一部としてＤＣ成分を増幅器からブロックするように構成されている。このシステムは、ＤＣ成分を有する入力信号を受けるように構成された入力を含む。入力と出力と少なくとも１つの抵抗器と少なくとも１つのキャパシタとを有する分圧器ネットワークも設けられている。上記入力は、分圧器ネットワークがＤＣ成分をブロックするように、ＤＣ成分を有する入力信号を受けるように構成されている。分圧器ネットワークの出力に接続された入力を有する増幅器が設けられている。
【０００８】
一構成において、分圧器ネットワークは第１のインピーダンス素子と第２のインピーダンス素子とを含む。よって、第１のインピーダンス素子および第２のインピーダンス素子は、キャパシタと直列の抵抗器を含み得る。一実施形態において、増幅器はバイアシング素子を含み、バイアシング素子は、ＤＣ成分なしの入力信号を受けるように構成されている。バイアシング素子は、電源電圧に接続された第１の抵抗器と、接地接続された第２の抵抗器とを含む。
【０００９】
容量結合システムは差動信号のために構成されていてもよく、上述のシステムは正経路に対応付けられている。容量結合システムはさらに、ＤＣ成分が接続された負経路信号を受けるように構成された負経路入力を備えていてもよい。このシステムはまた、入力と出力とを有する負経路第１インピーダンス素子を備える。入力は、負経路第１インピーダンス素子がＤＣ成分をブロックするように、ＤＣ成分を有する負経路信号を受けるように構成されている。負経路はまた、負経路第１インピーダンス整合素子の出力と接地ノードとの間に接続されるように構成された第２インピーダンス素子を含む。負経路第２インピーダンス素子は負経路第１インピーダンス素子と組み合わされると分圧器ネットワークを形成する。正経路の入力と負経路入力との間に接続されたインピーダンス整合素子が設けられている。インピーダンス整合素子は、増幅器の入力インピーダンスをデータソースと整合させるように構成されている。インピーダンス整合素子は、正経路の入力と負経路入力との間に直列接続された１つ以上の抵抗器と、接地接続されたキャパシタとで形成されていてもよい。
【００１０】
本明細書にさらに開示されているのは、差動ペアのために集積回路の一部として差動入力を増幅器に結合するように構成された容量結合システムである。一実施形態において、このシステムは正経路と負経路とを備える。正経路は、ＤＣ成分を有する正経路入力信号を受けるように構成された入力を含む。また、正経路の一部として、入力と出力とを有する第１インピーダンス素子があり、この入力は、第１インピーダンス素子がＤＣ成分をブロックするように、正経路入力信号を受けるように構成されている。また、正経路の一部として、第１インピーダンス整合素子の出力と接地との間に接続されるように構成された第２インピーダンス素子がある。第２インピーダンス素子は第１インピーダンス素子と組み合わされると分圧器ネットワークを形成する。正経路第１インピーダンス素子の出力に接続された入力を有する増幅器が設けられている。負経路は、ＤＣ成分を有する負経路入力信号を受けるように構成された入力を含む。また、負経路の一部として、入力と出力とを有する第１インピーダンス素子がある。この入力は、第１インピーダンス素子がＤＣ成分をブロックするように、負経路入力信号を受けるように構成されている。また、第１インピーダンス整合素子の出力と接地との間に接続されるように構成された第２インピーダンス素子が設けられている。第２インピーダンス素子は第１インピーダンス素子と組み合わされると分圧器ネットワークを形成する。増幅器は、負経路第１インピーダンス素子の出力に接続された入力を有する。また、このシステムの一部として、正経路入力と負経路入力との間に接続されたインピーダンス整合素子がある。インピーダンス整合素子は、増幅器の入力インピーダンスをデータソースと整合させるように構成されている。
【００１１】
一実施形態において、正経路第１インピーダンス素子は、少なくとも抵抗器と少なくとも１つのキャパシタとを含む。少なくとも１つの抵抗器と少なくとも１つのキャパシタとは直列接続されていると考えられる。一構成において、正経路第２インピーダンス素子は、少なくとも抵抗器と少なくとも１つのキャパシタとを含む。正経路第２インピーダンス素子の少なくとも１つの抵抗器と少なくとも１つのキャパシタとは直列にされ接地ノードに接続されていてもよい。
【００１２】
インピーダンス整合素子は少なくとも１つの抵抗器と少なくとも１つのキャパシタとを含み得るものでありキャパシタは接地接続されていると考えられる。この実施形態において、少なくとも１つの抵抗器は、正経路入力と負経路入力との間に直列接続された２つの抵抗器を含み、２つの抵抗器の間に中間ノードを形成し、キャパシタは中間ノードと接地とに接続されている。
【００１３】
また、データソースに接続された入力信号をドライバに結合し入力信号のＤＣ成分をブロックする方法が開示されている。この方法は、データソースからＤＣ成分を有する入力信号を受けるステップを含む。この方法はまた、入力信号を第１のインピーダンス素子に与える。第１のインピーダンス素子は集積回路の一部として構成されている。次に、第１のインピーダンス素子で入力信号のＤＣ成分をブロックし、次に、第１のインピーダンス素子からの出力を第２のインピーダンス素子に与える。第２のインピーダンス素子は集積回路の一部として構成されている。この方法はまた、第２のインピーダンス素子と第１のインピーダンス素子とで入力インピーダンスを定めることにより、インピーダンス整合信号を生成し、次に、インピーダンス整合信号をドライバに与える。
【００１４】
一実施形態において、入力信号は、第１の経路上の第１の信号と第２の経路上の第２の信号とを含む差動信号ペアであり、第２の経路は概ね第１の経路と同一である。第１の経路および第２の経路の各々は、第１のインピーダンス素子と第２のインピーダンス素子とを有し、本実施形態はさらに、第１の経路と第２の経路との間に接続されたインピーダンス整合素子を用いてドライバの入力インピーダンスをデータソースと整合させることを含む。
【００１５】
一構成において、第１のインピーダンス素子および第２のインピーダンス素子の各々は、少なくとも１つの抵抗器と少なくとも１つのキャパシタとを含む。インピーダンス整合素子は、第１の経路と第２の経路との間の相互接続を含み得るものであり、相互接続は、直列の２つ以上の抵抗器と、相互接続から接地に接続されたキャパシタとを有すると、考えられる。一実施形態において、この方法は、データソースとドライバとの間に位置する、集積回路の外部のキャパシタで、ＤＣ成分をブロックすることを含まない。この方法はさらに、バイアシング素子を用いてドライバをバイアスすることで、第１のインピーダンス素子によってＤＣ成分をバイアシング素子からブロックすることを含み得る。
【００１６】
当業者にとって、本発明のその他のシステム、方法、特徴および利点は、以下の図面および詳細な説明を検討すると、明らかまたは明らかになるであろう。このようなさらに他のシステム、方法、特徴および利点はすべて、本明細書に含まれ、本発明の範囲に含まれ、かつ添付の請求項によって保護されるものであることが、意図されている。
【００１７】
図面の構成要素は必ずしも正しい縮尺ではなく、むしろ、本発明の原理を説明する際に強調を加えている。図面において、同様の参照番号は、異なる図面にわたって対応している要素を示す。
【図面の簡単な説明】
【００１８】
【図１Ａ】本明細書に開示される発明の使用環境例を示すブロック図である。
【図１Ｂ】結合キャパシタを示すブロック図である。
【図２Ａ】差動信号のための、集積回路に位置する結合キャパシタ機構の実施形態の一例のブロック図である。
【図２Ｂ】シングルエンド信号のための、集積回路に位置する結合キャパシタ機構の実施形態の一例のブロック図である。
【図３Ａ】差動信号のための、集積回路に位置する結合キャパシタ機構の回路図である。
【図３Ｂ】シングルエンド信号のための、集積回路に位置する結合キャパシタ機構の回路図である。
【図４】信号および反射損失の信号プロットを示す。
【発明を実施するための形態】
【００１９】
詳細な説明
図２Ａは、外部ブロッキングキャパシタの使用を回避するキャパシタ結合システムのブロック図を示す。これは可能性のあるブロック図構成の１つにすぎず、クレームされている発明から、または先行技術に対する改善の範囲から逸脱しない、要素の他の配置も可能であると考えられる。これは差動ペア構成であり、そのため、上側の信号経路を詳細に説明する。下側の信号経路は上側の経路と概ね同一であり上側の経路に対して対称である。図示のように、２つの入力Ｖｉｎ＋２０８ＡおよびＶｉｎ−２０８Ｂが、入来する差動信号を受けるものとして示されている。入力端子２０８Ａ、２０８Ｂの各々に接続されているのは、１つ以上のインピーダンス整合素子２１２である。一実施形態において、これらの素子は、１つ以上の抵抗器と１つ以上のキャパシタとを含む。その他の実施形態において、その他の要素が含まれていてもよく、または省略されていてもよい。インピーダンス整合素子２１２は、ドライバ増幅器１２０の入力インピーダンスを、信号を入力Ｖｉｎ＋２０８ＡおよびＶｉｎ−２０８Ｂに与えるデータソース１０４と整合させることにより、反射を避け反射損失を最小にするように、構成されている。いくつかの実施形態において、入力インピーダンスは５０オームであってもよい。Ｖｉｎ＋２０８Ａで見た入力インピーダンスは、インピーダンス整合素子２１２と第１のインピーダンス素子２１６Ａおよび第２のインピーダンス素子２２０Ａとの組み合わせに依存し、これら３つの要素を、ともに同調させることにより、所望のスルー・レスポンスおよび入力インピーダンスを提供する。
【００２０】
入力Ｖｉｎ＋２０８Ａには第１のインピーダンス素子２１６Ａも接続されている。第１のインピーダンス素子２１６Ａの出力は、第２のインピーダンス素子２２０Ａおよびバイアシング素子２２４に接続される。第２のインピーダンス素子２２０Ａの反対側の端子は接地に接続される。第１のインピーダンス素子２１６Ａおよび第２のインピーダンス素子２２０Ａは、インピーダンスネットワークを、具体的には分圧器またはキャパシタ分割器を形成する。第１のインピーダンス素子２１６Ａと第２のインピーダンス素子２２０Ａとの組み合わせにおける、これらの素子の双方が図示のように組み合わされると大きな外部ブロッキングキャパシタ（結合キャパシタとも呼ばれる）に代わるものになる。シリコンは遥かに低コストなので、ブロッキングキャパシタをシリコンドライバと統合すれば、総コストおよびサイズを低減することになる。
【００２１】
入力Ｖｉｎ＋に与えられた入力信号は、第１の容量素子２１６Ａを通って第２の容量素子２２０Ａに向かう。入力信号の一部は第２の容量素子２２０Ａを通って接地される。キャパシタ２１６Ａは、入力信号のＤＣ成分に対して開放回路として現れることで、望ましくないＤＣ信号成分が、ドライバの増幅器部分であるバイアシング素子に達すること、場合によってはバイアシング素子を妨害することを、阻止する。キャパシタ分割器ネットワーク２１６Ａ、２２０Ａは、すべての周波数で機能する。たとえば、第１のインピーダンス素子２１６ＡをＺ１とし第２のインピーダンス素子２２０ＡをＺ２とすると、以下の式は、キャパシタンス分割器ネットワークの出力を次のように定める：Ｖｏｕｔ＝Ｚ２／（Ｚ１＋Ｚ２）。Ｚ１＝Ｚ２である場合、この式は、Ｚ２／２Ｚ２に縮約することができ、これはさらに１／２に縮約することができる。本発明の基礎となるのは容量分割器という考えであり、容量分割器は、その理想的な形態ではＤＣそのもの以外のすべての周波数で機能する。容量分割器の背景にある数値演算は、周波数についてキャパシタのインピーダンスがＺ＝−ｊ／［２＊π＊ｆ＊Ｃ］であることを示す。したがって、上記例は次のように書くことができる。
【００２２】
【数１】
2021525984.tif 000003
【００２３】
最後の式からわかるように、Ｖｏｕｔは、キャパシタンスの比率のみに依存し、そのため周波数からは独立している。このことは、この回路が理想通りＤＣ（未定義のＤＣそのものを除く）の低さで機能することを意味する。加えて、キャパシタの実際のサイズは重要ではなく、重要なのはキャパシタンスの比率であることに注目されたい。たとえば、Ｃ１＝Ｃ２＝１００ｎＦであれば比率は１／２となる。しかしながら、たとえＣ１＝Ｃ２＝１ｐＦであっても比率は依然として１／２であろう。いずれも等しく十分にＤＣ以外のすべての周波数を通す。このように、外部ブロッキングキャパシタでは１つの素子として１ＭＨｚ以下の動作に対して１００ｎＦよりも大きくなければならないのに対し、比率としてチップ上に統合されたキャパシタ分割器トポロジは遥かに小さなキャパシタンス値で同じ低周波動作を実現できる。実際、キャパシタの寄生と、容量分割器の出力に対する負荷とは、容量分割器がどれだけの低さで機能するかを制限する。しかしながら、現代の半導体プロセスはこのネットワークが１ＭＨｚよりも低い周波数で機能できるようにする。
【００２４】
バイアシング素子２２４は、電源電圧Ｖｃｃおよび接地端子に接続され、ドライバの増幅器部分２３０に対してバイアシングを提供する。入力２０８Ａおよび２０８Ｂ上で受けたいずれのＤＣ信号成分も、バイアシング素子の出力に干渉する、またはその逆にデータソース１０４に干渉する可能性がある。結果として、ＡＣ結合キャパシタ（ＤＣブロッキングキャパシタとも呼ばれる）でＤＣ成分をブロックすることが好ましい。バイアシング素子２２４Ａ、２２４Ｂは一般に知られており、そのため本明細書では詳細に説明しない。バイアシング素子２２４Ａの出力がドライバ１２０の増幅器部分２３０に接続される。増幅器部分２３０は、信号を、レーザまたはダイオードのような光変調器および光信号生成器を駆動するのに適したレベルまで増幅する。単一の増幅器として示されているが、各経路（上側の経路および下側の経路）が別々の増幅器を有し得ると考えられる。下側の経路は上側の経路とほぼ同様なので詳細には説明しない。
【００２５】
図２Ｂは、シングルエンド信号のための、集積回路に位置する結合キャパシタ機構の実施形態の一例のブロック図である。図２Ａとの比較において同様の要素は同一の参照番号で示す。この実施形態は、シングルエンド構成であり、そのため、単一の入力２０８Ａが与えられる。インピーダンス整合素子２１２は、ドライバの入力インピーダンスをデータソースと整合させるために、能動または受動素子の任意の組み合わせを含み得る。その他の実施形態ではその他のシングルエンド構成が可能であり、これらのシングルエンド構成も、ＤＣ信号成分をブロックして外部キャパシタの使用を回避する、統合された分圧器ネットワークからの利益を享受する。
【００２６】
図３Ａは、図２Ａの回路図の実施形態の一例を示す。これは、可能性のある回路レベル構成の１つにすぎず、本発明の範囲から逸脱しないその他の実施形態および構成が可能であると考えられる。この実施形態において、入力Ｖｉｎ＋２０８Ａは、第１のインピーダンス整合抵抗器３０４および抵抗器３１６Ａに接続される。インピーダンス整合抵抗器３０４の反対側の端子は、第２のインピーダンス整合抵抗器３０８およびキャパシタ３１２に接続される。第２のインピーダンス整合抵抗器３０８の反対側の端子は、上側の信号経路とほぼ同様にまたは同じように構成された下側の信号経路に接続される。
【００２７】
抵抗器３１６Ａの反対側の端子は、キャパシタ３２０Ａに直列接続される。キャパシタ３２０Ａの反対側の端子は、３つの異なる抵抗器、すなわち抵抗器３２４Ａおよびバイアシング素子の２つの抵抗器３３４Ａ、３３８Ｂに接続される。抵抗器３２４Ａの反対側の端子はキャパシタ３２８Ａに接続され、キャパシタ３２８Ａは図示のように接地に接続される。抵抗器３１６Ａおよびキャパシタ３２０Ａは、ＤＣブロックの１つのインピーダンス素子を形成し、抵抗器３２４Ａおよびキャパシタ３２８ＡはＤＣブロックの第２のインピーダンス素子を形成する。
【００２８】
バイアシング素子のバイアシング抵抗器３３４Ａも電源電圧ノードＶｃｃに接続され、バイアシング抵抗器３３８Ａは図示のように接地に接続される。増幅器部分２３０は、バイアシング抵抗器３３４Ａ、３３８Ａに接続され、受けた信号を増幅するように構成されている。
【００２９】
抵抗器３０４、３０８は、低周波入力インピーダンスを確立する。抵抗器３０４、３０８は、抵抗器３１６Ａおよび３２４Ａ（ならびに抵抗器３１６Ｂおよび３２４Ｂ）とともに、高周波入力インピーダンスを確立する。この実施形態において、抵抗器３１６Ａおよびキャパシタ３２０Ａは第１の容量素子を形成し、抵抗器３２４Ａおよびキャパシタ３２８Ａは第２の容量素子を形成し、ＤＣ信号成分をブロックするキャパシタ分割器ネットワークとして動作するとともに、たとえば１ＭＨｚまたはそれよりも低い周波数（１００ＫＨｚ）から４０〜５０ＧＨｚまたはそれよりも高い周波数までの対象周波数帯の信号を通す。
【００３０】
ＤＣまたは低周波信号に応じて、キャパシタ３２０Ａは開放回路として現れることにより、ＤＣ信号成分がバイアシング素子および容量素子のグループ３２４Ａ、３２８Ａに達するのを防止する。結果として、入力２０８Ａ、２０８Ｂを見たときの低周波数インピーダンスは、抵抗器３０４、３０８によって決まり、これらの抵抗器は、一実施形態では１００オームとなるように構成され、別の実施形態では５０オームとなるように構成される。高周波信号に応じて、キャパシタ３２０Ａ、３２８Ａは短絡回路として現れることにより、入力信号を増幅器部分２３０に送る。いくつかの実施形態では分圧器を形成することができるが、その他の実施形態では入力信号の大きさ全体が増幅器２３０に与えられる。この分圧器は線形性を高めることができ、したがって、特定の実施形態において、このことは、この追加された柔軟性に基づく本発明のさらなる利点である。抵抗器３０４、３０８は依然として高周波信号のための回路の一部であり、インピーダンス整合の一部を実現する。入力脚２０８Ａについての高周波入力インピーダンス整合は、抵抗器３２４Ａと直列の抵抗器３１６Ａに並列の抵抗器３０４として現れる、すなわち、Ｚ２０８Ａ＝Ｒ３０４｜｜（Ｒ３１６Ａ＋Ｒ３２４Ａ）である。同様の関係が、入力２０８Ｂと抵抗器３０８、３１６Ｂ、および３２４Ｂとについても成立し、Ｚ２０８Ｂ＝Ｒ３０８｜｜（Ｒ３１６Ｂ＋Ｒ３２４Ｂ）となる。これの具体的な実施形態として、Ｒ３０４＝１００Ω、Ｒ３１６Ａ＝５０Ω、Ｒ３２４Ａ＝５０Ωの場合、Ｚ２０８Ａ＝１００Ω｜｜（５０Ω＋５０Ω）＝５０Ωとなる。
【００３１】
図３Ｂは、シングルエンド信号のための、集積回路に位置する結合キャパシタ機構の実施形態の一例の回路レベル図である。図２Ａとの比較において同様の要素は同一の参照番号で示す。この実施形態は、シングルエンド構成であり、そのため、単一の入力２０８Ａが与えられる。インピーダンス整合素子３１２は、ドライバの入力インピーダンスをデータソースと整合させるために、能動または受動素子の任意の組み合わせを含み得る。この実施形態において、インピーダンス整合素子３１２はキャパシタである。その他の実施形態では、これもＤＣ信号成分をブロックして外部キャパシタの使用を回避する統合された分圧器ネットワークの利点を享受する、その他のシングルエンド構成が可能である。
【００３２】
図４は、図３Ａおよび図３Ｂの実施形態の動作を示す信号プロットを示す。このプロットにおいて、横軸４０４は周波数を示し、縦軸４０８は電圧比をｄＢで示す。信号線４１２は、集積回路に位置する結合キャパシタを通る信号を表す。この回路は、低周波数でのＡＣ応答に優れており、この実施形態では４００ｋＨｚという低さの信号を通すことがわかる（−３ｄＢカットオフ）。よって、この発明は、対象周波数帯の低周波成分を通しつつこの対象周波数帯よりも低い周波数のＤＣ信号成分をブロックするという目的を達成する。このようにして、当該システムは、大きな外部ブロッキングキャパシタを必要とすることなく、本明細書に記載の容量分割器ネットワークを用いて、望ましい信号ブロックとして機能する。信号プロット４１６は、差動信号／構造のための図２Ａおよび図３Ａに示される発明の、容量構造の反射損失およびインピーダンス整合特徴を表す。信号プロット４２０は、シングルエンド信号／構造のための図２Ｂおよび図３Ｂに示される発明の、容量構造の反射損失およびインピーダンス整合特徴を表す。
【００３３】
低反射損失が好ましく、低反射損失はインピーダンス整合の質の指標である。反射損失Ｓ１１は低周波数では許容され、信号パワーの約９０％を通過させ約１０％を反射する（反射係数Ｓ１１は−１０ｄＢまたは入来パワーの１０分の１）一方で、高周波数では非常に低いことがわかる。よって、この発明設計は、反射損失という観点からも十分に機能する。
【００３４】
当業者にとって、本発明のその他のシステム、方法、特徴および利点は、以下の図面および詳細な説明を検討すると、明らかまたは明らかになるであろう。このようなさらに他のシステム、方法、特徴および利点はすべて、本明細書に含まれ、本発明の範囲に含まれ、かつ添付の請求項によって保護されるものであることが、意図されている。
【００３５】
本発明の各種実施形態について説明してきたが、本発明の範囲に含まれるさらに多くの実施形態および実装形態が可能であることは当業者には明らかである。加えて、本明細書に記載のさまざまな特徴、要素、および実施形態は、任意の組み合わせまたは構成でクレームし得るまたは組み合わせ得るものである。
【図１Ａ】
2021525984.tif 000004
【図１Ｂ】
2021525984.tif 000005
【図２Ａ】
2021525984.tif 000006
【図２Ｂ】
2021525984.tif 000007
【図３Ａ】
2021525984.tif 000008
【図３Ｂ】
2021525984.tif 000009
【図４】
2021525984.tif 000010
【国際調査報告】
2021525984.tif 000011
2021525984.tif 000012