(57)【要約】アクティブデバイスのアクティブ領域の外側に形成された外部構造は、アクティブデバイスの経年劣化特性および性能に影響を与える可能性がある。トランジスタのゲートリーク電流を４桁以上低減できる外部構造が説明される。
2021533556.tif 000002
【特許請求の範囲】
【請求項１】
集積デバイスであって、
アクティブ領域を有する半導体デバイスと、
前記アクティブ領域の少なくとも一部を覆うように形成された第１の絶縁層と、
前記アクティブ領域の外側にあり、前記第１の絶縁層を欠いた分離領域と、
前記分離領域を覆うように形成された導電性配線と
を備える、集積デバイス。
【請求項２】
前記配線は、前記分離領域の上に直接形成されている、請求項１に記載の集積デバイス。
【請求項３】
前記配線と前記分離領域との間に配置された第２の絶縁層をさらに備える、請求項１に記載の集積デバイス。
【請求項４】
前記第２の絶縁層は、イオン注入による損傷を示さない、請求項３に記載の集積デバイス。
【請求項５】
複数の追加の半導体デバイスをさらに備え、前記配線は、前記半導体デバイスの電極を、前記電極と同じ型の前記追加の半導体デバイスの追加の電極に接続する、請求項１乃至４のいずれか一項に記載の集積デバイス。
【請求項６】
前記半導体デバイスは、トランジスタまたはダイオードである、請求項１乃至４のいずれか一項に記載の集積デバイス。
【請求項７】
前記半導体デバイスは、窒化ガリウム材料を備える、請求項６に記載の集積デバイス。
【請求項８】
前記半導体デバイスは、５０ワットから１０００ワットの間で出力することができる、請求項６に記載の集積デバイス。
【請求項９】
前記半導体デバイスの電極は、円形または準円形である、請求項６に記載の集積デバイス。
【請求項１０】
前記分離領域は、損傷した半導体材料を含む、請求項１乃至４のいずれか一項に記載の集積デバイス。
【請求項１１】
周辺長１ミリメートルあたり５ワット、ドレイン−ソース間バイアス５０ボルト、動作環境温度２３５℃で１０時間動作した後に、周辺長１ミリメートルあたり１マイクロアンペア未満のゲートリーク電流を有する、請求項１乃至４のいずれか一項に記載の集積デバイス。
【請求項１２】
方法であって、
基板上に、アクティブ領域を有する半導体デバイスを形成すること、
前記アクティブ領域の少なくとも一部を被覆する第１の絶縁層を形成すること、
前記アクティブ領域の外側の領域に分離領域を作成すること、
前記分離領域を覆うようにビアを形成すること
を含み、前記第１の絶縁層の一部が前記分離領域から除去され、前記方法は、さらに、
前記ビアおよび前記分離領域に延びる導電性配線を堆積すること
を含む、方法。
【請求項１３】
前記導電性配線は、前記分離領域の上に直接堆積される、請求項１２に記載の方法。
【請求項１４】
前記導電性配線を堆積する前に、前記ビアにおいて前記分離領域の上に第２の絶縁層を形成することをさらに含む、請求項１２に記載の方法。
【請求項１５】
前記第２の絶縁層は、酸素プラズマ処理を用いて形成される、請求項１４に記載の方法。
【請求項１６】
前記半導体デバイスを形成することは、トランジスタまたはダイオードを形成することを含む、請求項１２乃至１５のいずれか一項に記載の方法。
【請求項１７】
前記半導体デバイスを形成することは、窒化ガリウム材料を堆積することを含む、請求項１２乃至１５のいずれか一項に記載の方法。
【請求項１８】
前記分離領域を作成することは、結晶性半導体を損傷するためにイオン注入を実施することを含む、請求項１２乃至１５のいずれか一項に記載の方法。
【請求項１９】
同じ基板上に前記半導体デバイスと同じ種類の複数の追加の半導体デバイスを形成すること、
並列に動作させるために前記半導体デバイスと前記追加の半導体デバイスとを接続すること
をさらに含む、請求項１２乃至１５のいずれか一項に記載の方法。
【請求項２０】
前記半導体デバイスおよび前記追加の半導体デバイスのための同じ型の電極を一緒に接続するために導電性配線を堆積することをさらに含む、請求項１９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、デバイスの信頼性を向上させる、デバイスのアクティブ領域の外側の配線を有する高電圧大電力アクティブデバイスに関する。
【背景技術】
【０００２】
例えば、無線通信、レーダー、マイクロ波加熱、およびリモートセンシングを含むアプリケーションは、高電力レベル（例えば、５０ワットから１０００ワット、またはそれ以上の電力レベル）で高周波信号（例えば、無線周波数（ＲＦ）信号またはマイクロ波）を生成する回路を必要とする場合がある。そのような回路は、そのような高電力レベルを扱う集積回路デバイス（例えば、トランジスタ、キャパシタ、ダイオード、インダクタなど）を含み得る。近年、高周波大電力信号を処理することができる集積回路デバイスの改善が著しい。
【０００３】
窒化ガリウムは、その広いバンドギャップのため、シリコンやガリウムヒ素のようなより一般的な半導体材料と比較して、アバランシェ降伏に対してより耐性があり、より高い固有電界強度を有している。加えて、窒化ガリウムは、ワイドバンドギャップ半導体であり、シリコンやガリウムヒ素のような他の半導体と比較して、高温でその電気的性能を維持することができる。ＧａＮは、ウルツ鉱型の結晶構造を持ち、硬い材料であり、熱伝導率が高く、シリコン、ゲルマニウム、ガリウムヒ素のような他の従来の半導体よりもはるかに高い融点を有している。ＧａＮは、シリコンと比較してより高いキャリア飽和速度を有してもいる。したがって、窒化ガリウム材料は、高周波大電力信号を処理できる集積回路デバイスを製造するための望ましい材料となっている。
【発明の概要】
【０００４】
高電圧大電力アクティブデバイス（トランジスタやダイオードなど）の信頼性を向上させるための構造および方法が説明される。アクティブデバイスは、異なる材料（例えば、シリコンまたはシリコンカーバイド）の基板上に堆積された窒化ガリウム材料から形成することができ、５０ワットから１０００ワットの間の電力レベルを処理することができる。アクティブデバイスは、並列に接続された複数の個別のトランジスタまたはダイオードを含むことができる。個々のトランジスタまたはダイオードの同じ型の端子または電極間（例えば、ゲート電極間またはアノード電極間）の配線は、個々のデバイスのアクティブ領域の外側にパターニングされ、経年依存のリーク電流を低減し、デバイスの信頼性および寿命を向上させるように形成される。高電圧大電力アクティブデバイスは、高周波パワーエレクトロニクス（例えば、１００ＭＨｚから２０ＧＨｚの間の周波数）に使用することができ、他のアプリケーションの中でもレーダーおよびＲＦ通信アプリケーションを含むマイクロ波アプリケーションに有用である。
【０００５】
いくつかの実施形態は、窒化ガリウム材料を含むアクティブデバイスに関する。アクティブデバイスは、互いに並列に接続された複数のトランジスタまたはダイオードを含むことができる。アクティブデバイスは、トランジスタまたはダイオードのアクティブ領域の外側の領域に位置する分離領域と、分離領域に直接接触する少なくとも１つの配線とを含むことができ、少なくとも１つの配線は、トランジスタまたはダイオードの同じ電極を電気的に接続する。
【０００６】
いくつかの実施形態は、アクティブ領域を有する半導体デバイスと、アクティブ領域の少なくとも一部を覆うように形成された第１の絶縁層と、アクティブ領域の外側にあり、第１の絶縁層を欠いた分離領域と、分離領域を覆うように形成された導電性配線とを備える集積デバイスに関する。
【０００７】
いくつかの実施形態は、基板上にアクティブ領域を有する半導体デバイスを形成する方法に関する。方法は、アクティブ領域の少なくとも一部を被覆する第１の絶縁層を形成すること、アクティブ領域の外側の領域に分離領域を作成すること、分離領域を覆うようにビアを形成することを含み、第１の絶縁層の一部が分離領域から除去され、方法は、さらに、ビアおよび分離領域に延びる導電性配線を堆積することを含む。
【０００８】
いくつかの実施形態は、窒化ガリウム材料を含むアクティブデバイスを形成する方法に関する。方法は、窒化ガリウム材料の少なくとも１つの層を含む半導体材料から複数のトランジスタまたはダイオードを形成すること、トランジスタまたはダイオードのアクティブ領域の外側に分離領域を形成すること、分離領域に直接接触する少なくとも１つの配線を形成することを含むことができ、少なくとも１つの配線は、トランジスタまたはダイオードの同じ電極を電気的に接続する。
【０００９】
前述の態様、特徴、および実装形態は、ＨＥＭＴの実施形態において、以下にさらに詳細に説明される態様および特徴との任意の適切な組み合わせに含まれ得る。本教示の態様、特徴、および実施形態は、添付の図面と併せて以下の説明からより完全に理解することができる。
【図面の簡単な説明】
【００１０】
【図１Ａ】いくつかの実施形態による窒化ガリウム材料を含む高電圧高電子移動度トランジスタ（ＨＥＭＴ）の構造を示す正面図である。
【図１Ｂ】いくつかの実施形態による個々のＨＥＭＴの平面図である。
【図１Ｃ】いくつかの実施形態による、複数のソース、ゲート、およびドレインコンタクトを有するＨＥＭＴデバイスの平面図である。
【図２】図１Ｃに示されるようなアクティブ領域の外側の領域における配線構造の正面図である。
【図３】いくつかの実施形態による、円形にパターニングされた電極を有するトランジスタを示す図である。
【図４Ａ】従来の配線構造を有するＨＥＭＴの時間の関数としてのゲートリーク電流を示す図である。
【図４Ｂ】本実施形態の配線構造を有するＨＥＭＴの時間の関数としてのゲートリーク電流を示す図である。
【発明を実施するための形態】
【００１１】
当業者は、本明細書に記載されている図が説明のみを目的としていることを理解するであろう。場合によっては、実施形態の理解を容易にするために、実施形態の様々な態様が誇張または拡大されて示され得ることが理解されるべきである。図面は必ずしも縮尺通りではなく、代わりに教示の原理を説明することに重点が置かれている。図面において、同様の参照文字は、概して、様々な図全体にわたって、同様の特徴、機能的に類似および／または構造的に類似の要素を指す。図面が微細加工された回路に関連する場合、図面を簡略化するために、１つのデバイスおよび／または回路のみが示される場合がある。実際には、多数のデバイスまたは回路が、基板の広い領域または基板全体にわたって並列に製造され得る。加えて、描写されたデバイスまたは回路は、より大きな回路内に集積され得る。
【００１２】
以下の詳細な説明において図面を参照する場合、空間参照「上」、「下」、「上方」、「下方」、「垂直」、「水平」、「上の」、「下の」などが使用され得る。このような参照は、教示目的で使用され、具現化されたデバイスの絶対参照として意図されたものではない。具現化されたデバイスは、図面に示される方向とは異なる可能性がある任意の適切な方法で空間的に配向され得る。図面は、本教示の範囲を何ら限定することを意図したものではない。
【００１３】
示される実施形態の特徴および利点は、図面と併せて解釈される場合、以下に記載される詳細な説明からより明らかになるであろう。
マイクロ波および無線周波数（ＲＦ）システムは、信号の周波数をより高いまたはより低い周波数値に変換するように配置された回路をしばしば含む。周波数変換は、信号の無線送受信を含むアプリケーションで発生し得る。例えば、データを符号化するために第１の速度で変調された信号は、データを送信するために高周波搬送波に混合され、データを復号化するために後で受信機においてダウンコンバートされ得る。いくつかのアプリケーションは、例えば、無線通信およびレーダーアプリケーションのために、数百メガヘルツを超える周波数およびギガヘルツ領域へのＲＦまたはマイクロ波信号の増幅および／またはスイッチングを含むことができる。これらのアプリケーションのいくつかは、高い電力レベルをさらに必要とする場合がある（例えば、５０ワットから１０００ワットの間の電力レベル）。
【００１４】
高速および大電力処理能力のため、高電子移動度トランジスタ（ＨＥＭＴ）およびショットキーダイオードは、このようなアプリケーションで有用である。これらのアプリケーションには大電流および比較的高い電圧が存在する可能性があるため、ＨＥＭＴまたはショットキーダイオードは、高い逆バイアス電位に耐え、低いリーク電流を有することが望ましい。本発明者らは、リーク電流がデバイス効率を低下させ、時間の経過とともにデバイス性能を劣化させる可能性があることを認識し、理解している。性能の劣化は、閾値電圧のシフトおよび／またはチャネル抵抗のシフトとして現れる可能性がある。いくつかの場合には、リーク電流が時間の経過とともに高くなりすぎて、デバイスがデバイスの元の仕様を満たさなくなるか（例えば、回路がコンプライアンスから外れる）、またはデバイスが損傷する可能性がある。
【００１５】
飽和未満（バックオフ）で動作するＨＥＭＴデバイスの例として、ゲートリーク電流は、極性が負であり得る。負のリーク電流は、そのリーク電流の値が時間の経過とともに大きさが著しく増加する場合、デバイスにバイアスをかけるために使用されるいくつかのバイアス回路にとって問題があることが判明する可能性がある。より具体的には、抵抗素子を含むゲートバイアス回路の場合、この負の電流は、正のフィードバックメカニズムによってドレイン電流を増加させるように作用し得る。ゲートリークは、一般に温度とともに増加し、ドレイン電流の増加は、電力損失（したがって温度）の増加をもたらすため、そのようなデバイスは、熱暴走、すなわち、デバイスを破壊する可能性のある状態を経験する可能性がある。これが発生しないことを保証するには、技術的なデバイス認定がこの劣化メカニズムを認識し、デバイスの寿命にわたって妥当なリークレベルが維持できることを保証しなければならない。
【００１６】
以下の説明は、主にＨＥＭＴ型のトランジスタに関するものであるが、本発明は、このタイプのトランジスタのみに限定されない。本発明の実施形態は、デバイスのアクティブ領域の外側にある配線と並列に接続された複数の個々のデバイスを含む他のタイプのトランジスタおよびダイオード（例えば、ＭＯＳＦＥＴ、ＭＩＳＦＥＴ、ＪＦＥＴ、バイポーラ接合トランジスタ、マルチドレインＦＥＴ、絶縁ゲートバイポーラ接合トランジスタ、ショットキーダイオード、ＰＩＮダイオードなど）に適用可能である。
【００１７】
図１Ａには、いくつかの実施形態による個々の高電圧ＨＥＭＴ構造の例が示されている。高電圧ＨＥＭＴ１００は、横方向デバイスとして形成されてもよく（または、各々が図に示されるような複数の横方向デバイスから形成されてもよく）、ソース１３０、ドレイン１３２、およびドレインとソースとの間の電流の流れを制御する長さＬｇを有するゲート１４０を含む。いくつかの実施形態によれば、ゲート長Ｌｇは、約０．１ミクロンから約３．０ミクロンの間であってよい。ゲート、ソース、およびドレインは、基板１０５の同じ側（例えば、基板のプロセス表面上）に形成することができる。横方向ＨＥＭＴ構造は、デバイスのソースまたはドレインに接続するための基板貫通ビアを必要としないという利点を有し、これにより、デバイスの裏側全体を熱除去に利用可能な状態にしておくことができる。片側の電気接続は、集積回路（ＩＣ）、パレット、またはモノリシックマイクロ波集積回路（ＭＭＩＣ）への高電圧ＨＥＭＴの集積をより容易なタスクとすることもできる。例えば、すべてのコンタクトは、ワイヤボンディングのために簡単にアクセス可能である。
【００１８】
高電圧ＨＥＭＴ１００は、基板１０５、バッファ層１１２、伝導層１１４、バリア層１１６、および少なくとも１つの電気的に絶縁性の誘電体層１２０を含む多層構造を用いて形成することができる。伝導層１１４とバリア層１１６との間の材料組成の違いのために、二次元電子ガス（２ＤＥＧ）は、本質的に、伝導層１１４とバリア層１１６との間の界面で形成される。いくつかの実施形態は、伝導層１１４と同じ材料で形成され得る半導体キャップ層１１８を含むか、または含まない場合がある。ＨＥＭＴは、ソースコンタクト１６０およびドレインコンタクト１６２をさらに含み得る。
【００１９】
高電圧ＨＥＭＴ１００は、ゲート１４０に電気的に接続され、ゲートのエッジを越えて延びる少なくとも１つのゲート接続フィールドプレート（ｇａｔｅ−ｃｏｎｎｅｃｔｅｄ  ｆｉｅｌｄ  ｐｌａｔｅ）１４５をさらに含むことができる。いくつかの実施形態によれば、ゲート１４０は、ドレイン１３２よりもソース１３０の近くに配置され得るが、他の実施形態では、ゲートは、中央に配置されるか、またはドレインの近くに配置され得る。ゲート接続フィールドプレート１４５の第１の延長部１４７は、ゲート１４０のエッジを越えてドレイン１３２に向かって第１の距離を延びていてもよく、ゲート接続フィールドプレート１４５の第２の延長部１４３は、ゲート１４０のエッジを越えてソース１３０に向かって第２の距離を延びていてもよい。いくつかの実装形態では、絶縁パッシベーション層（図示せず）が、ゲート接続フィールドプレート１４５、ソースコンタクト１６０、およびドレインコンタクト１６２を覆うように形成され得る。図１Ａには、１つのゲート接続フィールドプレートが示されているが、他の実施形態では、２つ以上のゲート接続フィールドプレートが使用されてもよい。ショットキーダイオードの場合は、１つまたは複数のアノード接続フィールドプレートが存在し得る。
【００２０】
平面視では、個々の高電圧ＨＥＭＴ１００は、図１Ｂに示されるように配置され得る。いくつかの実施形態によれば、ソース、ゲート、およびドレインは、一方向に延びる幅Ｗｇを有してもよく、デバイスのアクティブ領域１９０を画定する基板を横切って互いに平行に延びることができる。図示された幅Ｗｇは、デバイスの周辺長と呼ばれ得る。いくつかの実施形態では、高電圧ＨＥＭＴは、ゲートまたはゲート接続フィールドプレート１４５とゲートコンタクトパッド１８５との間、ソースコンタクト１６０とソースコンタクトパッド１８０との間、およびドレインコンタクト１６２とドレインコンタクトパッド１８２との間に延びる導電性配線１７０（例えば、メタライゼーションレベル中にパターニングされた配線）を含み得る。
【００２１】
図１Ａおよび図１Ｂの図面は、説明を目的としたものであり、必ずしも縮尺どおりではない。いくつかの場合には、コンタクトパッドは図示されているよりも大幅に大きく、ゲート、ソース、およびドレインコンタクトよりも大幅に大きくてもよい。いくつかの実装形態では、ドレインコンタクト１６２および／またはソースコンタクト１６０は、ゲート接続フィールドプレート１４５よりも著しく大きくてもよい。追加的または代替的に、配線１７０は、図面に示されているものよりも長くてもよい。
【００２２】
個々のトランジスタまたはダイオードは、基板にわたって何度も繰り返されていてもよい。いくつかの場合には、繰り返されているデバイスは、図１Ｃに示されるように、並列に接続されている。示される例では、構造が基板にわたって何度も繰り返される場合、ドレインコンタクト１６２は、ドレイン配線１６３と一緒に接続され、ソースコンタクト１６０は、ソース配線１６１と一緒に接続され得る。さらに、ゲート１４０および／またはゲート接続フィールドプレート１４５は、ゲート配線１４１と一緒に接続され得る。いくつかの場合には、ゲート配線１４１、ドレイン配線１６１、およびソース配線１６３のうちの１つまたは複数は、図２に関連して以下でさらに説明される外部電界終端構造（ｅｘｔｒｉｎｓｉｃ  ｆｉｅｌｄ  ｔｅｒｍｉｎａｔｉｏｎ  ｓｔｒｕｃｔｕｒｅ）の一部であり得る。
【００２３】
さらに詳細には、図１Ａを再び参照すると、高電圧ＨＥＭＴまたはダイオードは、任意の適切な結晶基板１０５上に形成され得る。基板の例は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、窒化ガリウム（ＧａＮ）、およびサファイアを含むが、これらに限定されない。いくつかの実施形態によれば、基板１０５は、バルク単結晶シリコンを含み得る。いくつかの場合には、基板は、半導体が前述の半導体基板材料のいずれかである、絶縁体上半導体（ＳＯＩ）基板を含み得る。基板１０５は、ウェハ（例えば、Ｓｉ半導体ウェハ）の形態であってよく、約５０ｍｍから約４５０ｍｍの間の直径を有する。様々な実施形態において、基板の表面は単結晶であり、その結果、ＩＩＩ族窒化物（例えば、ＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ）または任意の他の適切な結晶性材料、例えば、ＩＩＩ−Ｖ族、ＩＩ−ＶＩ族、三元、または四元半導体材料は、基板の表面からエピタキシャル成長させることができる。
【００２４】
基板１０５と伝導層１１４との間に格子不整合があり得るので、１つまたは複数の遷移層が、基板上に、および基板１０５と伝導層１１４との間に、バッファ層１１２として形成されてもよく、そうでなければ格子不整合から生じるであろう応力を緩和することができる。遷移層は、いくつかの実施形態によれば、エピタキシャル成長または堆積技術によって形成することができる。例えば、遷移層のうちの任意のものは、化学気相成長（ＣＶＤ）プロセスまたは原子層堆積（ＡＬＤ）プロセスを使用して形成することができる。ＣＶＤプロセスは、有機金属化学気相成長（ＭＯＣＶＤ）プロセスを含み得るが、これに限定されるものではない。他の堆積プロセスは、ハイドライド気相エピタキシー（ＨＶＰＥ）または分子線エピタキシー（ＭＢＥ）を含み得る。遷移層は、基板１０５上に直接堆積された少なくとも第１の遷移層（例えば、ＡｌＮ）と、それに続く第１の遷移層上に堆積された１つまたは複数の窒化ガリウム材料層とを含み得る。遷移層１１２の例は、例えば、米国特許第７，１３５，７２０号および米国特許第９，０６４，７７５号に記載されており、これらは両方とも、参照によりその全体が本明細書に組み込まれる。遷移層のいくつかは、組成的に傾斜していてもよい。バッファ層１１２の総厚さは、約０．５ミクロンから約４ミクロンの間であってよい。
【００２５】
本明細書で使用される場合、「窒化ガリウム材料」という語句は、窒化ガリウム（ＧａＮ）およびその合金のいずれか、例えば、とりわけ、窒化アルミニウムガリウム（ＡｌｘＧａ（１−ｘ）Ｎ）、窒化インジウムガリウム（ＩｎｙＧａ（１−ｙ）Ｎ）、窒化アルミニウムインジウムガリウム（ＡｌｘＩｎｙＧａ（１−ｘ−ｙ）Ｎ）、窒化ガリウム砒素リン化物（ＧａＡｓｘＰｙＮ（１−ｘ−ｙ））、窒化アルミニウムインジウムガリウム砒素リン化物（ＡｌｘＩｎｙＧａ（１−ｘ−ｙ）ＡｓａＰｂＮ（１−ａ−ｂ））などを指す。典型的には、存在する場合、砒素および／またはリンは低濃度（すなわち、５重量パーセント未満）である。特定の好ましい実施形態では、窒化ガリウム材料は、高濃度のガリウムを有し、アルミニウムおよび／またはインジウムをほとんどまたは全く含まない。高ガリウム濃度の実施形態では、（ｘ＋ｙ）の合計は、いくつかの実装形態では０．４未満、いくつかの実装形態では０．２未満、いくつかの実装形態では０．１未満、または他の実装形態ではさらに少なくなり得る。いくつかの場合には、少なくとも１つの窒化ガリウム材料層が、ＧａＮの組成（すなわち、ｘ＝ｙ＝ａ＝ｂ＝０）を有することが好ましい。例えば、電流伝導の大部分が発生するアクティブ層は、ＧａＮの組成を有し得る。多層スタック内の窒化ガリウム材料は、ｎ型またはｐ型にドープされてもよく、またはアンドープであってもよい。適切な窒化ガリウム材料は、参照によりその全体が本明細書に組み込まれる米国特許第６，６４９，２８７号に記載されている。
【００２６】
いくつかの実装形態は、図１Ａの図示された多層構造内に追加の層（図示せず）を含み得る。例えば、基板１０５と伝導層１１４との間に１つまたは複数の追加の層があってもよい。これらの層は、非晶質誘電体（例えば、窒化ケイ素、酸化物）層（複数可）、組成傾斜層（複数可）、１つまたは複数の超格子、および歪み緩和層（複数可）の任意の組み合わせを含み得る。そのような層は、異種材料の堆積から生じる応力を緩和するために、および／またはデバイスの電気的性能を改善するために（例えば、寄生容量またはリーク電流を低減するために）含まれ得る。
【００２７】
いくつかの実施形態によれば、伝導層１１４は、窒化ガリウム（ＧａＮ）または任意の適切な窒化ガリウム材料を含み得る。伝導層１１４は、エピタキシャル成長によって（例えば、ＭＯＣＶＤプロセスまたは結晶性窒化ガリウム材料を形成するための任意の適切なプロセスによって）形成することができ、バッファ層１１２の直上または上方に堆積させることができる。伝導層の厚さは、約０．５ミクロンから約４ミクロンの間であってよい。いくつかの実施形態では、伝導層は、アンドープであってよいが、他の実施形態では（ｎ型またはｐ型の導電性のいずれかのために）軽くドープされていてもよい。伝導層１１４のバンドギャップは、隣接するバリア層１１６のバンドギャップよりも小さくてもよい。
【００２８】
バリア層１１６は、任意の適切なエピタキシャル成長プロセスを使用して形成することができ、いくつかの実施形態では、伝導層１１４の直上または上方に堆積させることができる。バリア層１１６の厚さは、約１０ナノメートルから約５０ナノメートルの間であり得るが、いくつかの場合には他の厚さが使用され得る。いくつかの実施形態によれば、バリア層１１６は、任意の適切な窒化ガリウム材料を含んでもよく、異なる窒化ガリウム材料の１つまたは複数の層（例えば、ＡｌＧａＮ層およびＡｌＮ層）を含んでもよい。バリア層は、ｎ型またはｐ型の導電性のいずれかのためにドープされてもよく、またはアンドープであってもよい。バリア層１１６および伝導層１１４は、ヘテロ接合を形成することができ、それによって、伝導層とバリア層との間の界面に隣接する伝導層１１４内に二次元電子ガス（２ＤＥＧ）１５０を生成する。２ＤＥＧ１５０は、ソース１３０とドレイン１３２との間を流れる電流のための高い導電性の経路を提供することができる。いくつかの実施形態によれば、伝導層１１４は、アンドープの窒化ガリウム（ＧａＮ）を含み、バリア層は、約２０％から約４０％の間のＡｌパーセンテージ（モル分率による）を有するアンドープの窒化アルミニウムガリウム（ＡｌＧａＮ）を含む。
【００２９】
層または構造の位置を説明するために「上に（ｏｎ）」、「隣接する（ａｄｊａｃｅｎｔ）」、または「覆って（ｏｖｅｒ）」という用語を使用する場合、説明された層と、その層が上にある、隣接している、または覆っているとして説明されている下の層との間に、１つまたは複数の材料の層が存在してもよいし、存在していなくてもよい。ある層が、別の層に対し「直接（ｄｉｒｅｃｔｌｙ）」または「直ちに（ｉｍｍｅｄｉａｔｅｌｙ）」上にある、隣接している、または覆っていると記述されている場合、介在する層は存在しない。ある層が別の層または基板「上に」またはそれを「覆って」いると説明される場合、それは、層または基板全体、または層または基板の一部を被覆し得る。「上に」および「覆って」という用語は、図に関連する説明を容易にするために使用されており、絶対的な方向の参照を意図したものではない。デバイスは、図面に示されている以外の方向で製造および／または実装され得る（例えば、水平軸を中心に９０度を超えて回転され得る）。
【００３０】
いくつかの実施形態は、バリア層１１６を覆うように形成された半導体キャップ層１１８をさらに任意選択で含み得る。半導体キャップ層は、伝導層１１４と同じ型の半導体材料を含み得る。キャップ層１１８は、ドープされていてもされなくてもよい。いくつかの実装形態では、キャップ層は、アンドープの、またはドープされたＧａＮ層を含み得る。キャップ層１１８は、約１ｎｍから約１０ｎｍの間の厚さを有し得る。キャップ層は、任意の適切なエピタキシャル堆積プロセス（例えば、ＡＬＤまたはＣＶＤプロセス）によって形成することができる。いくつかの実装形態は、キャップ層１１８を含まない場合がある。
【００３１】
任意の適切な電気的に絶縁性の誘電体層１２０を使用して、１つまたは複数のゲート接続フィールドプレート１４５をバリア層１１６またはキャップ層１１８から絶縁することができる。絶縁体材料の例は、窒化ケイ素、酸化ケイ素、酸化ハフニウム、酸化アルミニウム、酸化ランタン、酸化チタン、酸化亜鉛、酸化ジルコニウム、酸化ガリウム、酸化スカンジウム、窒化アルミニウム、および窒化ハフニウムを含むが、これらに限定されない。絶縁層は、化学気相成長、プラズマ化学気相成長、原子層堆積、スパッタリング、または電子ビーム蒸着などの任意の適切な堆積プロセスによって形成することができる。他の実施形態では、他の堆積プロセスを使用することができる。
【００３２】
いくつかの実施形態によれば、ゲート１４０、ソース１３０、ドレイン１３２、ゲート接続フィールドプレート１４５、ソースコンタクト１６０、およびドレインコンタクト１６２のうちの１つまたは複数は、金属、金属ケイ化物、金属合金、複数の金属層、または高度にドープされた非晶質半導体から形成され得る。いくつかの実装形態では、ゲート、ソース、ドレイン、ゲート接続フィールドプレート、およびコンタクトのうちの任意のものが、チタン、ニッケル、クロム、プラチナ、パラジウム、オスミウム、アルミニウム、金、タングステン、レニウム、タンタル、およびチタンとタングステンとの合金の任意の適切な組み合わせの金属および／または金属合金の１つまたは複数の層を含み得る。いくつかの場合には、ケイ化プラチナ、ケイ化タングステン、ケイ化ニッケル、ケイ化コバルト、ケイ化チタン、ケイ化モリブデン、およびケイ化タンタルのうちの１つまたは複数を使用することができる。ゲート、ソース、ドレイン、およびフィールドプレート要素のうちの任意のものが、物理的堆積プロセス（例えば、電子ビーム堆積、スパッタリング、またはめっきプロセス）によって形成され得る。ゲート、ソース、および／またはドレインの厚さは、約２０ｎｍから約２００ｎｍの間であってよいが、いくつかの場合には他の厚さが使用され得る。ゲート接続フィールドプレート１４５の厚さは、約１００ｎｍから約１．５ミクロンの間であってよい。ソースコンタクト１６０および／またはドレインコンタクト１６２の厚さは、約２００ｎｍから約２ミクロンの間であってよい。
【００３３】
いくつかの実施形態では、ゲート１４０、ソース１３０、ドレイン１３２、およびゲート接続フィールドプレート材料１４５は、異なる材料組成から形成され得る。例えば、ソース１３０およびドレイン１３２は、これらに限定されないが、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ、Ｔｉ／Ａｌ／Ｗ、またはＴａ／Ａｌ／Ｔａなどの多層構造を含み得る。ゲート１４０は、これらに限定されないが、Ｎｉ／Ｐｄ／Ａｕ／Ｔｉ、Ｎｉ／Ｐｔ／Ａｕ／Ｔｉ、Ｎｉ／Ｔｉ／Ａｌ／Ｗ、Ｎｉ／Ｗ／Ａｌ／Ｗ、Ｎｉ／Ｔａ／Ａｌ／Ｔａ、Ｎｉ／Ｔａ／Ａｌ／Ｗ、Ｎｉ／ＮｉＯ／Ａｌ／Ｗ、Ｎｉ／ＮｉＯ／Ｔａ／Ａｌ／Ｔａ、Ｎｉ／ＮｉＯ／Ｔａ／Ａｌ／Ｗ、Ｗ／Ａｌ／Ｗ、Ｎｉ／ＷＮ／Ａｌ／Ｗ、Ｎｉ／ＮｉＯ／Ｗ／Ａｌ／Ｗ、Ｎｉ／ＮｉＯ／ＷＮ／Ａｌ／Ｗ、ＷＮ／Ａｌ／Ｗ、またはＰｔ／Ａｕ／Ｔｉ組成物のような多層構造を含み得る。ゲート接続フィールドプレート１４５は、これらに限定されないが、Ｔｉ／Ｐｔ／Ａｕ、Ａｌ／Ｃｕ、またはＴｉＮ／Ｃｕ組成物を含み得る。
【００３４】
いくつかの実装形態では、分離領域１１５は、１つまたは複数のＨＥＭＴの周囲に形成されて、ＨＥＭＴへの、またはＨＥＭＴから隣接する回路要素へのリーク電流の流入または流出を防止することができる。分離領域は、いくつかの場合には、シャロートレンチアイソレーション構造（例えば、酸化物または他の絶縁体で充填されたトレンチ）を含んでもよく、または他の実施形態では、損傷した結晶性半導体の領域を含んでもよい。いくつかの場合には、分離領域は、メサエッチングプロセスを使用して形成することができ、アクティブデバイスの周りの半導体の領域がエッチング除去され、例えば、電気的絶縁層までエッチングバックされる。本発明者らは、効果的な分離領域が、イオン注入（例えば、窒素、アルゴン、ホウ素、またはリンの注入）によって結晶格子構造を損傷させることにより、窒化ガリウム材料中に形成され得ることを認識および理解した。いくつかの実施形態では、分離領域は、複数の異なるエネルギーで窒素を周辺領域に注入することによって、１つまたは複数のＨＥＭＴの周りに形成され得る。異なる注入エネルギーを使用して、ＨＥＭＴの周りの損傷領域をバリア層１１６（または存在する場合はキャップ層）の上部から少なくとも１００ｎｍの深さまで拡張する。イオン注入による分離領域１１５の形成は、ＨＥＭＴの周りのフィールド酸化物の形成に関連するプロセスステップよりも容易であり得る。いくつかの場合には、イオン注入によって分離領域１１５を形成することにより、デバイスの周囲の領域をエッチング除去して分離されたメサを形成する場合に生じ得るデバイスの性能への大きな影響なしにデバイスを効果的に分離できる。
【００３５】
本発明者らは、トランジスタおよびダイオードの外部（ｅｘｔｒｉｎｓｉｃ）または外側領域における構造が、デバイスの電界終端に影響を及ぼし、デバイスが経時的にどのように変化するかに影響を与え得ることを認識および理解した。デバイスの外部または外側領域は、デバイスのアクティブ領域（固有領域または内部領域と呼ばれ得る）の周囲の領域を含む。外部領域は、デバイスに関連する構造（例えば、デバイスの配線、導電性ビア、およびコンタクトパッド）を含むことができるが、固有領域は、少なくともデバイスのアクティブ領域を含む。より具体的には、本発明者らは、外部領域における特徴の構造が、デバイスのリーク電流がデバイスの経年とともに変化する方法に大きく影響する可能性があることを認識した。図２には、トランジスタのゲートリーク電流を大幅に低減できる外部電界終端構造の例が正面図で示されている。
【００３６】
実施形態において、外部電界終端構造は、１つまたは複数のトランジスタまたはダイオードのような、１つまたは複数のデバイスのアクティブ領域の外側にある配線（例えば、ゲート配線１４１）を含むことができる。外部電界終端構造は、上記のように、配線の下にある１つまたは複数の分離領域１１５をさらに含むことができる。いくつかの場合には、分離領域１１５は、１つまたは複数のデバイスを部分的または完全に取り囲むことができる。分離領域１１５は、基板１０５の上方に形成された１つまたは複数のエピタキシャル層を貫通して延在し得る。例えば、分離領域１１５は、伝導層１１４を貫通して延在し得る。
【００３７】
外部電界終端構造は、分離領域１１５を覆うように配置され得る１つまたは複数の電気的絶縁層１２０、１２２のような、１つまたは複数の堆積された電気的絶縁層を含むこともできる。いくつかの場合には、第２の絶縁層１２２は、パッシベーション層であってよい。いくつかの実施形態によれば、集積デバイスは、集積デバイスの電力処理能力を高めるために並列に接続された複数の個別のトランジスタまたはダイオードを含むことができる。並列に接続された複数の類似のデバイスがあるので、類似の電極（例えば、ゲートまたはアノード）は、例えば、図１Ｃに示されるように、トランジスタまたはダイオードのアクティブ領域１９０の外側にある配線（例えば、ゲート配線１４１）と一緒に接続されることが可能である。
【００３８】
いくつかの実装形態では、アクティブ領域の外側の基板が、例えば上述したように、イオン注入によって分離領域１１５を形成するように変換され得る。しかしながら、他の実装形態では、分離領域１１５は、上述したような他の方法（例えば、シャロートレンチアイソレーションまたはメサエッチング分離）によって形成することができる。分離領域１１５は、図１Ｃに示されるように、デバイスを完全に取り囲むことができ、または、いくつかの場合にはデバイスを部分的に囲むことができる。いくつかの場合には、アクティブデバイスの周囲または部分的に周囲に配置された複数の分離された分離領域が存在してもよい。
【００３９】
実施形態において、配線１４１は、分離領域１１５（複数可）の上にある領域に形成することができる。好ましい実装形態では、配線１４１は、図２に示されるように、分離領域１１５に直接接触することができる。例えば、電気的に絶縁性のパッシベーションまたは誘電体層１２２（分離領域１１５が見えるように図１Ｃには示されていない）および／または電気的に絶縁性の誘電体層１２０は、エッチング除去されて、配線１４１を分離領域１１５の材料の上に直接堆積させることができる開口部を形成することができる。いくつかの実装形態では、配線１４１と分離領域１１５との間に配置された導電層があってもよい。配線１４１と分離領域１１５との間の導電性材料は、配線に使用される材料とは異なる材料であり得る。例えば、導電性材料を使用して、配線１４１の分離領域１１５への接着を改善することができる。一例として、チタンの薄層が、配線の接着を改善するために、分離領域上に堆積され、パターニングされ得る。
【００４０】
ゲートリーク電流の少なくとも一部は、最上部の半導体層（例えば、バリア層１１６またはキャップ層が存在する場合はキャップ層１１８、および／または分離領域１１５の最上部の半導体材料）と、隣接する絶縁層との間の界面に沿って流れ得る。例えば、リーク電流は、図１Ａを参照して、キャップ層１１８と誘電体層１２０との間の界面に沿って流れ得る。いくつかの場合には、ホットエレクトロンが、２ＤＥＧからそのような界面の界面トラップにホップし、これらの界面に沿ってトラップからトラップに移動する場合がある。結果として、電子のゲートリーク電流ｉｌの経路は、ソース電極１６２の近くのトランジスタのソース領域から、界面トラップを介してゲートコンタクトパッド１８５（図１Ｂ参照）の周りを通って、トランジスタのドレイン領域まで至る可能性がある。いくつかの実装形態では、いくつかのトラップは、分離領域１１５を形成するためのイオン注入から生じる損傷のために、隣接する絶縁層（例えば、誘電体層１２０）に生成され得る。いくつかのトラップは、２つの異なる材料（例えば、イオン損傷を受けた窒化ガリウム材料と、窒化ケイ素のようなイオン損傷を受けた誘電体材料）の並置による界面トラップであってもよい。
【００４１】
いくつかの実施形態によれば、隣接する１つまたは複数の絶縁層を除去し、（図２に示すように）半導体材料上に配線を直接堆積させることにより、トラップを除去し、本質的にリーク電流経路を遮断することができる。いくつかの場合には、１つまたは複数の隣接する絶縁層１２０、１２２を除去し、分離領域１１５のような、下にある半導体材料の表面を露出させる１つまたは複数のエッチングされたビアがあってもよく、その結果、配線が、下にある半導体材料上に、または直上に堆積され得る。いくつかの実施形態では、キャップ層１１８および／またはバリア層１１６のような１つまたは複数の上部半導体層が除去され得る。いくつかの実装形態によれば、ビア（複数可）は、配線１４１の周りの追加の絶縁層材料を除去するように、堆積された配線よりも大きいサイズであり得る。例えば、ゲート配線１４１のためのビアは、ゲート配線１４１よりも大きいサイズ（図１Ｂの破線の長方形１８７によって示される）を有し得る。
【００４２】
いくつかの場合には、露出された最上部の半導体層の表面を処理して、トラップを抑制または除去することができる。例えば、表面は、一定期間、酸素プラズマ処理に供され得る。酸素プラズマ処理は、窒化ガリウム材料を含む半導体に対する酸化ガリウム層のような、半導体の表面に薄い（例えば、厚さ５ｎｍ未満の）自然酸化物層を形成することもできる。
【００４３】
最上部の半導体層の表面が、トラップを抑制または除去するように処理されている場合、絶縁層は、配線１４１と分離領域１１５との間に堆積され得る。そのような堆積された層は、分離領域がイオン注入によって形成される実施形態において、イオン損傷を示さない場合がある。例えば、絶縁層は、ビア１８７をエッチングした後に堆積されることが可能であり、イオン注入を受けない。そのような絶縁層は、いくつかの実施形態によれば１ｎｍから１０ｎｍの間、またはいくつかの実施形態によれば５ｎｍから５０ｎｍの間、またはいくつかの実施形態によれば１０ｎｍから５００ｎｍの間の厚さを有することができる。
【００４４】
いくつかの実施形態によれば、外部の電界終端構造の配線１４１、１６１、１６３は、オーミックコンタクトメタライゼーション堆積の一部として形成され得る。例えば、配線は、これらに限定されないが、Ｎｉ／Ｐｄ／Ａｕ／Ｔｉ、Ｎｉ／Ｐｔ／Ａｕ／Ｔｉ、Ｎｉ／Ｔｉ／Ａｌ／Ｗ、Ｎｉ／Ｗ／Ａｌ／Ｗ、Ｎｉ／Ｔａ／Ａｌ／Ｔａ、Ｎｉ／Ｔａ／Ａｌ／Ｗ、Ｎｉ／ＮｉＯ／Ａｌ／Ｗ、Ｎｉ／ＮｉＯ／Ｔａ／Ａｌ／Ｔａ、Ｎｉ／ＮｉＯ／Ｔａ／Ａｌ／Ｗ、Ｗ／Ａｌ／Ｗ、Ｎｉ／ＷＮ／Ａｌ／Ｗ、Ｎｉ／ＮｉＯ／Ｗ／Ａｌ／Ｗ、Ｎｉ／ＮｉＯ／ＷＮ／Ａｌ／Ｗ、ＷＮ／Ａｌ／Ｗ、またはＰｔ／Ａｕ／Ｔｉ組成物のような多層構造を含むことができる。いくつかの実施形態では、配線は、概して、接続された電極が延びる方向に対してある角度（例えば、約９０度）の方向に延びることができる。例えば、図１Ｃに示されるゲート配線１４１は、ゲート１４０に対して本質的に垂直に延びる。
【００４５】
いくつかの実装形態によれば、特定の型の１つまたは複数の配線は、その接続された電極とともに、デバイスの異なる電極を部分的または完全に取り囲むことができる。例えば、図１Ｃでは、左の２つのゲート１４０および接続するゲート配線１４１は、ドレインコンタクト１６２および下にあるドレイン１３２を部分的に取り囲んでいる。ゲート１４０の下端を接続するために第２のゲート配線を追加することにより、ドレインコンタクト１６２およびドレイン１３２は、左の２つのゲート１４０および接続するゲート配線１４１によって完全に囲まれ得る。同様に、右の２つのゲート１４０および接続するゲート配線１４１は、ソースコンタクト１６０およびソース１３０を部分的に取り囲むが、ソースコンタクト１６０およびソース１３０を完全に取り囲むようにすることができる。
【００４６】
実施形態において、上記の特徴の様々な組み合わせが可能である。例えば、特定の型の電極を囲む、または部分的に囲むための配線のレイアウトのうちの任意のものは、任意の型の分離領域（例えば、イオン注入、シャロートレンチアイソレーションプロセス、またはメサエッチングによって形成される分離領域）と組み合わせられ得る。さらに、オーミックコンタクトのための任意の材料を、前述の組み合わせのうちの任意のもので使用することができる。
【００４７】
外部構造は、デバイスのアクティブ領域で生成された電界がデバイスの隣接する電極に完全には終端しない可能性があるデバイス電極の端部で、電界を終端するのを助けることもできる。例えば、再び図１Ｃを参照すると、ドレイン１３２（ドレインコンタクト１６２の下にある）から延びる電界は、ドレインの端部で外側にフリンジを形成し得る。ゲート配線１４１を基板レベルまたはその近くに、そしてドレインの端部のすぐ近くに配置することは、これらのフリンジ電界を終端するのを助けることができる。いくつかの場合には、配線１４１、１６１、１６３は、隣接する電極の端部から５ミクロンから２０ミクロンの間に配置されている。いくつかの場合には、配線１４１、１６１、１６３は、隣接する電極の端部から１５ミクロン以内に配置されている。いくつかの場合には、配線１４１、１６１、１６３は、隣接する電極の端部から１０ミクロン以内に配置されている。いくつかの場合には、配線１４１、１６１、１６３は、隣接する電極の端部から５ミクロン以内に配置されている。
【００４８】
いくつかの実施形態によれば、円形または準円形（ｑｕａｓｉ−ｃｉｒｃｕｌａｒ）のアクティブデバイスを形成することができ、その結果、アクティブデバイスの電極には端が存在しない。円形または準円形デバイスの少なくとも１つの電極は、円形または準円形であり得る。準円形デバイスは、多角形の形状を有するデバイスである。複数の円形デバイスを有する大電力トランジスタの例が、図３に示されている。各トランジスタは、円形ドレイン３６２、円形ゲートおよびゲート接続フィールドプレート３４５、および円形ソース３６０を有することができる。異なるデバイス電極は、ゲートＧ配線３４１、ソースＳ配線３６１、およびドレインＤ配線３６３によって一緒に接続され得る。
【００４９】
本実施形態で達成されるゲートリーク電流の低減における改善は、図４Ａおよび図４Ｂのプロットで示されている。時間の関数としてのゲートまたはアノードのリーク電流の増加は、集積デバイスの故障メカニズムである可能性があり、窒化ガリウムデバイスの開発者によって一般的には報告されていない可能性がある。ＲＦアプリケーションでの使用のために設計されたＧａＮ  ＨＥＭＴは、ゲート電極にショットキーバリアを利用でき、これは、許容可能なゲインを保証するために選択された構成である。初期の通常の動作では、ゲート電極は、許容可能なリーク電流値、例えば、デバイスの周辺長１ｍｍあたり１ｍＡを大幅に下回るリーク電流値を示し得る。
【００５０】
図４Ａは、外部ゲート配線が絶縁層（厚さ約４００ｎｍの窒化ケイ素層）を覆うように配置され、それを通してイオン注入が実行されて分離領域１１５が生成されたＨＥＭＴトランジスタデバイスのゲートリーク電流をプロットしている。再び図２を参照すると、このデバイスの窒化ケイ素層は、配線１４１と分離領域１１５との間に配置されていた。図４Ａは、ストレス試験条件下でのゲートリーク電流の関連する時間的挙動をプロットしている。試験されたシリコン上窒化ガリウム（ＧａＮ−ｏｎ−Ｓｉ）ＨＥＭＴデバイスは、０．４ミクロンのゲート長を有する。加速ストレスを与えるバイアス条件は、ＶＤＤ＝５０Ｖ、ＩＤ＝１００ｍＡ／ｍｍ周辺長（これは、５Ｗ／ｍｍの消費電力に相当する）とし、デバイスが取り付けられたベースプレートの温度は、約２３５℃の表面温度が得られるように調整された。観測されたゲートリーク電流は、１時間未満の動作で４桁以上増加し、その後、使用可能なレベルをはるかに超えるレベルである約１０ｍＡ／ｍｍで安定化する。
【００５１】
図４Ｂは、０．４ミクロンのゲート長を有し、図２に示されるように、外部ゲート配線が分離領域１１５の材料上に直接堆積されたシリコン上窒化ガリウム（ＧａＮ−ｏｎ−Ｓｉ）ＨＥＭＴデバイスのゲートリーク電流の時間的挙動を示す。図４Ａのデバイスについて説明したのと同じストレス条件下において、ゲートリーク電流は、同様のレベル（〜５×１０−４ｍＡ／ｍｍ）で始まり、加速ストレス下で２０時間を超える動作の後も減少し続ける。この結果は、従来のデバイスと比較して、試験条件でのゲートリーク電流の４桁を超える削減を表している。
【００５２】
開示された半導体デバイスは、以下に説明するように、異なる構成で具体化することができる。列挙された構成のうちの任意のものは、上記の１つまたは複数の技術的特徴をさらに含み得る。
【００５３】
（１）アクティブ領域を有する半導体デバイスと、前記アクティブ領域の少なくとも一部を覆うように形成された第１の絶縁層と、前記アクティブ領域の外側にあり、前記第１の絶縁層を欠いた分離領域と、前記分離領域を覆うように形成された導電性配線とを備える、集積デバイス。
【００５４】
（２）前記配線は、前記分離領域の上に直接形成されている、構成（１）に記載の集積デバイス。
（３）前記配線と前記分離領域との間に配置された第２の絶縁層をさらに備える、構成（１）に記載の集積デバイス。
【００５５】
（４）前記第２の絶縁層は、イオン注入による損傷を示さない、構成（１）乃至（３）のいずれか１つに記載の集積デバイス。
（５）複数の追加の半導体デバイスをさらに備え、前記配線は、前記半導体デバイスの電極を、前記電極と同じ型の前記追加の半導体デバイスの追加の電極に接続する、構成（１）乃至（４）のいずれか１つに記載の集積デバイス。
【００５６】
（６）前記半導体デバイスは、トランジスタまたはダイオードである、構成（１）乃至（５）のいずれか１つに記載の集積デバイス。
（７）前記半導体デバイスは、窒化ガリウム材料を備える、構成（６）に記載の集積デバイス。
【００５７】
（８）前記半導体デバイスは、５０ワットから１０００ワットの間で出力することができる、構成（６）または（７）に記載の集積デバイス。
（９）前記半導体デバイスの電極は、円形または準円形である、構成（６）乃至（８）のいずれか１つに記載の集積デバイス。
【００５８】
（１０）前記分離領域は、損傷した半導体材料を含む、構成（１）乃至（９）のいずれか１つに記載の集積デバイス。
（１１）周辺長１ミリメートルあたり５ワット、ドレイン−ソース間バイアス５０ボルト、動作環境温度２３５℃で１０時間動作した後に、周辺長１ミリメートルあたり１マイクロアンペア未満のゲートリーク電流を有する、構成（１）乃至（１０）のいずれか１つに記載の集積デバイス。
【００５９】
本実施形態および上記構成のデバイスを作製するための方法も可能であり、以下に列挙する。
（１２）基板上に、アクティブ領域を有する半導体デバイスを形成すること、前記アクティブ領域の少なくとも一部を被覆する第１の絶縁層を形成すること、前記アクティブ領域の外側の領域に分離領域を作成すること、前記分離領域を覆うようにビアを形成することであって、前記第１の絶縁層の一部が前記分離領域から除去される、前記ビアを形成すること、前記ビアおよび前記分離領域に延びる導電性配線を堆積することを含む、半導体デバイスを作製する方法。
【００６０】
（１３）前記導電性配線は、前記分離領域の上に直接堆積される、（１２）に記載の方法。
（１４）前記ビアにおいて前記分離領域の上に第２の絶縁層を形成することをさらに含む、（１２）に記載の方法。
【００６１】
（１５）前記第２の絶縁層は、酸素プラズマ処理を用いて形成される、（１４）に記載の方法。
（１６）前記半導体デバイスを形成することは、トランジスタまたはダイオードを形成することを含む、（１２）乃至（１５）のいずれか１つに記載の方法。
【００６２】
（１７）前記半導体デバイスを形成することは、窒化ガリウム材料を堆積することを含む、（１２）乃至（１６）のいずれか１つに記載の方法。
（１８）前記分離領域を作成することは、結晶性半導体を損傷するためにイオン注入を実施することを含む、（１２）乃至（１７）のいずれか１つに記載の方法。
【００６３】
（１９）同じ基板上に前記半導体デバイスと同じ種類の複数の追加の半導体デバイスを形成すること、並列に動作させるために前記半導体デバイスと追加の半導体デバイスとを接続することをさらに含む、（１２）乃至（１８）のいずれか１つに記載の方法。
【００６４】
（２０）前記半導体デバイスおよび前記追加の半導体デバイスのための同じ型の電極を一緒に接続するために導電性配線を堆積することをさらに含む、（１９）に記載の方法。
結び
「おおよそ（ａｐｐｒｏｘｉｍａｔｅｌｙ）」および「約（ａｂｏｕｔ）」という用語は、いくつかの実施形態では目標値の±２０％以内、いくつかの実施形態では目標値の±１０％以内、いくつかの実施形態では目標値の±５％以内、いくつかの実施形態では、さらに目標値の±２％以内を意味するために使用され得る。「おおよそ」および「約」という用語は、目標値を含み得る。
【００６５】
本明細書に記載の技術は、少なくともいくつかの行為が記載されている方法として具体化することができる。方法の一部として実行される行為は、任意の適切な方法で順序付けられ得る。したがって、例示的な実施形態では連続的な行為として説明されていても、いくつかの行為を同時に実行することを含み得る、説明されたものとは異なる順序で行為が実行される実施形態が構築され得る。加えて、方法は、いくつかの実施形態では、記載されたものよりも多くの行為を含んでもよく、他の実施形態では、記載されたものよりも少ない行為を含んでもよい。
【００６６】
このように本発明の少なくとも１つの例示的な実施形態を説明してきたが、当業者は、様々な変更、修正、および改善を容易に思いつくであろう。そのような変更、修正、および改善は、本発明の技術思想および範囲内にあることが意図されている。したがって、前述の説明は単なる例であり、限定することを意図するものではない。
【図１Ａ】
2021533556.tif 000003
【図１Ｂ】
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【図１Ｃ】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【国際調査報告】
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2021533556.tif 000011
2021533556.tif 000012
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