(57)【要約】サーバファームは、高速半導体チップスタック内部に埋め込まれた、または半導体担体上に搭載された、半導体ダイの固有のクロック速度と最適に一致するシステムクロック速度にて動作している少なくとも１つのハイブリッド演算モジュールを有するサーバを有する。【選択図】図１Ａ
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【特許請求の範囲】
【請求項１】
サーバを備えるサーバファームであって、前記サーバまたは複数のサーバが、
高速半導体チップスタック内部に埋め込まれたまたは半導体担体の上に搭載された半導体ダイの固有のクロック速度と最適に一致するシステムクロック速度で動作している、少なくとも１つのハイブリッド演算モジュール、および、
少なくとも１つの受動素子構成要素、好ましくはすべての受動素子構成要素が、重大な性能公差を維持し、軌道の変形によってのみ決定される分極応答時間を有し、かつ同相で動作し、この結果、最大テラヘルツ（ＴＨｚ）周波数定義域でおよびテラヘルツ周波数定義域を超えるクロック速度で動作する高速デジタルパルスを形成している加えられた信号素子のいずれかを歪ませない、前記半導体担体の表面に接合された１つまたは複数の高速半導体チップスタックを備える、サーバファーム。
【請求項２】
サーバまたは複数のサーバ内部の前記ハイブリッド演算モジュールが、更に共振ゲートトランジスタを備える電力管理デバイスを備える、請求項１に記載のサーバファーム。
【請求項３】
前記ハイブリッド演算モジュールが、半導体担体上に搭載された、または高速チップスタック内部に埋め込まれたＦＯＲＴＨエンジンを備えるチップによって、最小限の命令セットコンピューティングのために構成されている、請求項２に記載のサーバファーム。
【請求項４】
最小限の命令セットコンピューティングのために構成された前記ハイブリッド演算モジュールはＦＯＲＴＨ以外のコンピュータ言語を使用するが、前記エンジンはスタックマシンアーキテクチャを採用可能とする前記プロセッサチップは、
単独のマイクロプロセッサクロックサイクルにおいて複数のメモリ空間に同時にアクセスする能力、および、
他の有益なプログラム有用性の中で、データスタック、リターンスタック、およびプログラムメモリを保持しているメモリにアクセスする個別のバスの使用によって、最小限の数の命令セットを利用することを含む、ＦＯＲＴＨエンジンと同様の機能を有する、請求項２に記載のサーバファーム。
【請求項５】
ハイブリッド演算モジュールを有するサーバであって、
高速半導体チップスタックまたは半導体担体上に搭載された半導体ダイ内部に埋め込まれた半導体ダイの固有のクロック速度と最適に一致するシステムクロック速度で動作する、少なくとも１つのハイブリッド演算モジュールを備え、
前記高速半導体チップスタック内部に埋め込まれた少なくとも１つの半導体または前記半導体担体上に搭載された半導体ダイが、抵抗素子であるＸ−Ｐｏｉｎｔ（クロスポイント）メモリデバイスである、サーバ。
【請求項６】
前記ハイブリッドコンピュータモジュールが、
中で少なくとも１つの受動回路素子、好ましくはすべての受動回路素子が重大な性能公差を維持するエレクトロセラミックス誘電部材からなる、半導体担体の前記表面に接合された１つまたは複数の高速半導体チップスタックを更に備える、請求項５に記載のサーバ。
【請求項７】
前記受動回路が、内部の軌道の変形によってのみ決定された分極応答時間を有する、エレクトロセラミックス誘電部材を備え、これは同相で動作し、この結果、最大テラヘルツ（ＴＨｚ）周波数定義域でおよびテラヘルツ周波数定義域を超えるクロック速度で動作する高速デジタルパルスを形成している前記印加された信号素子のいずれかを歪ませることがない、請求項６に記載のサーバ。
【請求項８】
電力管理デバイス、好ましくは共振ゲートトランジスタを備える電力管理デバイスが、Ｘ−Ｐｏｉｎｔ（クロスポイント）メモリシステムまたはデバイス上の単一アドレス位置にて配置された抵抗メモリ素子からの読み出し電圧を、ビットパルスへと変換する、請求項５に記載のサーバ。
【請求項９】
電力管理システムであって、送配電網または一次電源からの電力を、サーバファームまたは電力を消費しかつ３つの高効率電力管理ステージを必要とする他の施設へと送達する、好ましくは前記送配電網または一次電源と、前記サーバファームまたは電力を消費する他の施設における任意の内部ＡＣ電力バスまたはＤＣ電力バスとの間で、２つの高効率電力管理ステージのみを必要とする任意の他の施設へと送達する、電力管理システム。
【請求項１０】
前記送配電網から、または一次電源からの電力を、前記サーバファームまたは電力を消費する任意の他の施設における任意の内部ＡＣ電力バスまたはＤＣ電力バスへと送達する場合、システム損失を１０％に低減する９０％の電力効率を有し、好ましくはシステム損失を５％に低減する９５％の電力効率を有する、請求項９に記載の電力管理システム。
【請求項１１】
前記高効率電力管理ステージが、
前記電力管理システム内部の１つまたは複数の管理モジュールを電気的に絶縁する電流センサおよび電流リミッタによって、送配電網または一次電源からの電力の流れを調整する１つまたは複数の電力制御システム、
低損失変圧器ステージ、および、
前記送配電網または一次電源から、前記サーバファームまたは電力を消費する他の施設の内部のＡＣ電力バスまたはＤＣ電力バスに向かうＡＣ電力入力とインタフェース接続する、１つまたは複数の高効率電力管理モジュール、を更に備える入力電力ブロックを備える、請求項９に記載の電力管理システム。
【請求項１２】
前記電流リミッタが、
電力管理モジュールへと給電されている入力電流に対する変化を迅速にモニターし、高効率電力管理モジュールまたは前記サーバファーム内部もしくは電力を消費する他の施設電力内部の設備を損傷しやすいサージの特徴である電力スパイクまたはパルスエッジを検出し、
次いで前記電流リミッタ内部の共振ゲートトランジスタを使用して前記電力サージを接地に閉じ込め、
ラダー回路とインタフェース接続された共振ゲートトランジスタと同期して動作する、請求項１１に記載の電力管理システム。
【請求項１３】
低損失インダクタおよび低損失変圧器を形成するインダクタコイルまたは変圧器コイルが、
ニッケル（Ｎｉ）、コバルト（Ｃｏ）、亜鉛（Ｚｎ）、銅（Ｃｕ）、チタン（Ｔｉ）、またはクロム（Ｃｒ）といった原子元素のうちいずれか１つまたはすべてからなることで渦電流損失を最小化し、
鉛（Ｐｂ）、ストロンチウム（Ｓｒ）およびマグネシウム（Ｍｇ）といった原子元素のうちいずれか１つまたはすべてから追加的になることでヒステリシス損失を最小化し、
７μｍ以下の均一な粒径分布、好ましくは５〜７μｍの範囲での均一な粒径分布を伴うマイクロ構造を追加的に有することで残存磁性損失を最小化し、
１μｍ以下の厚さを有する１つまたは複数の薄層非晶質シリカを埋め込むことによって、渦電流損失を更に最小化する、
高エネルギー密度エレクトロセラミックス部材を更に含むことによって、最大透磁率および最小磁性コア損失を有する磁性コア材料を含む、インダクタコイルまたは変圧器コイル。
【請求項１４】
高エネルギー密度エレクトロセラミックス部材が、１０５Ωｃｍ以上、好ましくは１０７Ωｃｍ以上の電気抵抗を有する、請求項１３に記載の磁性コア材料。
【請求項１５】
より高いエネルギーおよびより高い磁界強度は、磁性飽和が始まる前に、より高い電流をインダクタコイルまたは変圧器コイルに充電することができる「空気ギャップ」を生成する前記磁性コア材料内部に非磁性媒体を含むことにより、誘電性不連続部を導入することで生成される、請求項１３に記載のインダクタコイルまたは変圧器コイル。
【請求項１６】
前記インダクタコイルおよび変圧器コイルが、磁性コア材料の外部で漏れている磁性弱電界と、前記コイル巻線における電流との間のエレクトロセラミックスの相互作用によって発生する弱電界および渦電流損失によって発生する寄生ノイズを低減させる環状形状によって、閉鎖磁性パスを形成する、請求項１５に記載のインダクタコイルまたは変圧器コイル。
【請求項１７】
磁気エネルギーを貯蔵し、かつ磁性飽和を低減させる磁性コア材料であって、前記磁性コア材料が、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、亜鉛（Ｚｎ）、銅（Ｃｕ）、チタン（Ｔｉ）、またはクロム（Ｃｒ）といった原子元素のうちいずれか１つまたはそのすべてからなることで渦電流損失を最小化し、
鉛（Ｐｂ）、ストロンチウム（Ｓｒ）およびマグネシウム（Ｍｇ）といった原子元素のうちいずれか１つまたはそのすべてから追加的になることによるヒステリシス損失を最小化し、
７μｍ以下の均一な粒径分布、好ましくは５〜７μｍの範囲で均一な粒径分布を伴うマイクロ構造を追加的に有することで、残存磁性損失を最小化する、
高エネルギー密度エレクトロセラミックス部材内部に埋め込まれた誘電性不連続部を含む、磁性コア材料。
【請求項１８】
前記誘電性不連続部が、非晶質シリカ誘電体を含む、請求項１７に記載の磁性コア材料。
【請求項１９】
高エネルギー密度エレクトロセラミックス部材が、１０５Ωｃｍ以上、好ましくは１０７Ωｃｍ以上の電気抵抗を有する、請求項１７に記載の磁性コア材料。
【請求項２０】
前記磁性コア材料内部で、１μｍ以下の厚さを有する１つまたは複数の薄層非晶質シリカを埋め込むことにより、渦電流損失を更に最小化する、請求項１９に記載の磁性コア材料。
【請求項２１】
サーバファームおよび通信モードの地域ネットワークおよびグローバルネットワークであって、
高速半導体チップスタック、ハイブリッド演算モジュール、またはその両方、
容量性受動回路素子がナノスケールマイクロ構造およびフェムト秒の分極応答時間を有するエレクトロセラミックス誘電部材を排他的に備える回路、
共振ゲートトランジスタ、および、
光通信、衛星通信およびワイヤレス通信ネットワークにわたってデジタルトラフィックを管理している高効率電力管理システム、を更に備え、
前記地域ネットワークおよびグローバルネットワーク全体にわたる通信ノードにおけるルーティング、データ処理、およびリレーとして機能しているマイクロエレクトロニクスハードウェアからなる、サーバファームおよび通信モードの地域ネットワークおよびグローバルネットワーク。
【請求項２２】
前記ハイブリッド演算モジュールが、ＦＯＲＴＨエンジンとして機能する、請求項２１に記載のサーバファーム。
【請求項２３】
前記高効率電力管理システムが、無損失変圧器を備える、請求項２２に記載のサーバファーム。
【発明の詳細な説明】
【技術分野】
【０００１】
［関連出願の相互参照］
本出願は２０１８年５月３日に出願された米国仮出願番号第６２／６６６，１２４号への優先権を主張するものであり、その全体において本明細書に組み入れられている。
【０００２】
本発明は、より小さな物理的フットプリント内で高い計算速度およびより高い電力効率を含むサーバファームの設計および構築に一般的に関し、より高い計算速度、より小さな物理的フットプリントおよびより大きな電力効率が、マイクロエレクトロニクスアセンブリのプリント基板に取って代わることによって生成される。
【０００３】
本発明は追加には、サーバファームまたは複数のサーバファームのネットワーク内にて電力の節減を取り入れる電力管理ステージに関する。
【０００４】
本発明は一般的には、高速／高電力効率である光通信システム、ワイヤレス通信システムおよび衛星通信システムと共につながっているサーバファームの設計および構築、ならびにサーバファームの地域ネットワークまたはグローバルネットワークに関する。
【０００５】
本発明は特に、ハイブリッド演算モジュールを含み、高速半導体チップスタックを更に含む、サーバファームに関する。
【０００６】
本発明は特に、高速半導体チップスタックを更に含む、サーバファームネットワークに関する。
【０００７】
本発明は、サーバファームにおいて電力管理ステージの無損失構成要素として使用される、またはサーバファームの地域ネットワークまたはグローバルネットワーク内部のより高速の変調システムのために使用される、単独部品として形成されたソリッドステートジャイレータを含む。
【０００８】
本発明は、追加的に、単独ステージの電力管理ステージまたはわずか２つの電力管理ステージによって管理されるように、電源から引き込まれた電気エネルギーを、電気システムによって使用されるＡＣ電圧またはＤＣ電圧へと変圧、反転または変換する、共振ゲートトランジスタおよび高圧降下インダクタまたは変圧器を含む電力管理ステージの使用に関する。
【背景技術】
【０００９】
送配電網を酷使し、かつ地域にとって電力コストを上昇させるサーバファームは、メガワットの電力を消費する。高額の政府補助金がない場合、デジタル経済によって強大な利益が達成されるという実際の能力は、実証できていなかった。ビットコインおよび他の仮想通貨をマイニングするのに年間で消費されている電力量の概算は、１５〜３２テラワットの範囲であり、マイナーは年間収益の３０％〜６０％を消費している。マイニングアルゴリズムの複雑度が指数関数的に増大するにつれ、こうした電力量は増える一方であろう。デジタル経済が継続的に成長するには、送配電網へと追加容量を増設する必要があるだろう。最も経済的に効果のある解決策は、追加容量によって国内の送配電網が酷使されることのないようサーバファーム／データセンタの電力消費を低減することであろう。
【００１０】
したがって、サーバの地域ネットワークまたはグローバルネットワークであって、各サーバファームが従来よりも劇的に小さい物理的フットプリントを有し、かつその電力消費を少なくとも１／１００に削減する手段を導入することが望ましい。こうすることで、一般大衆を疲弊させる政府補助金がなくとも活気があり、かつ収益化可能なデジタル経済を確実に盛んにするコスト構造を導入する。
関連技術の概要
【００１１】
ｄｅ  Ｒｏｃｈｅｍｏｎｔによる「ＣＥＲＡＭＩＣ  ＡＮＴＥＮＮＡ  ＭＯＤＵＬＥ  ＡＮＤ  ＭＥＴＨＯＤＳ  ＯＦ  ＭＡＮＵＦＡＣＴＵＲＥ  ＴＨＥＲＥＯＦ」と題された特許文献１（´６９８出願）は、半導体チップの入力／出力インピーダンスに一致する特徴的なインピーダンスを有する伝送路を形成するための高誘電率のエレクトロセラミックスの使用、および半導体ダイの表面上、または電気的な相互接続（インターポーザ）上でのそうした伝送路の集積化を開示している。ただし、この出願は、伝送路が所与の周波数または所望のクロック速度を共振させる伝送路の電路に沿って構成されている高い誘電率、および高い相対誘電率の誘電体を含む伝送路に関連する技術を開示してはいない。また、チップスタック内のビアに非常に近接している伝送路内での受動回路の組み込みまたはサーバファーム内の前述のデバイスの適用についても開示していない。
【００１２】
ｄｅ  Ｒｏｃｈｅｍｏｎｔにより「ＥＬＥＣＴＲＩＣＡＬ  ＣＯＭＰＯＮＥＮＴ  ＡＮＤ  ＭＥＴＨＯＤ  ＯＦ  ＭＡＮＵＦＡＣＴＵＲＥ」という題名で２００６年６月３０日に出願された特許文献２（´８３９出願）は、均一のナノスケール粒径およびマイクロ構造により、標準動作温度でも安定状態を維持する比誘電率を示す高誘電率のエレクトロセラミックスを開示および請求している。この出願はまた、半導体ダイの表面上、電気的な相互接続（インターポーザ）上、またはプリント基板内に形成されたキャパシタ内でのそうした高誘電率のエレクトロセラミックスの導入を開示している。ただし、半導体チップスタックに対する適用、またはサーバファーム内でのそうしたデバイスの適用についてはこの出願は開示していない。
用語の定義
【００１３】
用語「平均ａｍｕ」は、本明細書において、結晶格子を形成する元素が寄与する部分原子質量単位を合計することによって得られる、結晶性化合物の単位胞の中間原子質量を意味すると理解される。
【００１４】
頭字語「ＢＥＯＬ」は、本明細書において、配線工程の短縮語であると理解され、かつ半導体チップの最終組み立てにて実施されるプロセスの最終グループ中にある製造プロセスを意味すると理解される。
【００１５】
用語「ビットコイン」は、本明細書において、コンピュータアルゴリズムを使用してブロックチェーン上でマイニングされ、限られた供給量で存在する、デジタル仮想通貨を意味すると理解される。
【００１６】
用語「ブロックチェーン」は、本明細書において、コンピュータネットワークを通じて配布されるデジタル台帳に信頼できる監査記録を形成するために使用されているプロセスを意味すると理解される。
【００１７】
用語「化学的複雑性」、「組成的複雑性」、「化学的に複雑」、または「組成的に複雑」は、本明細書において、周期表からの３つ以上の元素からなる金属または超合金、化合物半導体、またはセラミックなどの材料を指すと理解される。
【００１８】
用語「チップスタック」は、本明細書において、３Ｄアセンブリ内の様々なコンポーネント間に受動的で電気的な相互接続を提供する、センサ、微小電気機械システム（「ＭＥＭＳ」）、および／またはインターポーザ回路などの半導体ダイおよび非半導体チップ素子を備え得るチップの接合された三次元（３Ｄ）アセンブリを意味すると理解される。
【００１９】
用語「重大な性能公差」は、本明細書において、すべての受動素子の、電気回路が機能するように設計されたすべての動作温度で所望の値の±１％以内の性能値を維持する能力を指すと理解される。
【００２０】
用語「分散型台帳技術」は、本明細書において、ネットワークの当事者であるコンピュータの大多数がエントリまたはトランザクションを確認し、エントリまたはトランザクションが公に検査できて変化し得ないコンピュータネットワークの永久記録のままである時に、エントリまたはトランザクションに関する信頼が保証される、コンピュータネットワークを通じて配布される信頼できるデータベースを生成する演算プラットフォームを指すと理解される。
【００２１】
用語「エレクトロセラミックス」は、本明細書において、印加された電気または磁気刺激の電界密度を増大させる堅牢な誘電特性を有する複合セラミック材料としての従来の意味を指すと理解される。
【００２２】
用語「集積回路」（または「ＩＣ」）は、本明細書において、多数、非常に多数、または超多数のトランジスタ素子が埋め込まれた半導体チップを意味すると理解される。
【００２３】
用語「液体化学堆積」（または「ＬＣＤ」）は、本明細書において、原子スケールの化学的均一性およびナノスケールの寸法まで制御可能なマイクロ構造を有する非晶質積層品もしくは自立体、または結晶積層品もしくは自立体として、任意の組成的または化学的複雑性の材料を製造するために液体前駆体溶液を使用する方法を意味すると理解される。
【００２４】
用語「ＭＡＸ相材料」は、本明細書において、一般化学式Ｍ（ｎ＋１）ＡＸｎを有する化学的に複雑な金属間セラミック材料を定義すると理解され、ここでＭは第１列遷移金属元素、Ａは周期表の行ＩＩＩ〜ＶＩに見られる「Ａグループ」の元素、およびＸは炭素（Ｃ）または窒素（Ｎ）である。
【００２５】
用語「マイクロ構造」は、本明細書において、多結晶セラミック材料の粒径、粒子の化学的性質、および粒界の化学的性質に関するその伝統的な意味を保持すると理解される。
【００２６】
頭字語「ＰＣＢ」は、本明細書において、プリント基板を指すものとして理解される。
【００２７】
用語「受動素子」は、本明細書において、電力ゲインを生じることなく電気信号の位相または振幅を変調する電気回路の素子としてのその従来の定義を指すと理解される。
【００２８】
用語「物理層」は、本明細書において、材料が回路または回路素子の適切な機能を強化する何らかの固有の物理特性を有する、マイクロエレクトロニクス回路に埋め込まれたパターニングありまたはパターニングなしの材料層を意味すると理解される。
【００２９】
用語「共振ゲートトランジスタ」は、本明細書において、ｄｅ  Ｒｏｃｈｅｍｏｎｔの特許文献３「ＰＯＷＥＲ  ＦＥＴ  ＷＩＴＨ  Ａ  ＲＥＳＯＮＡＮＴ  ＴＲＡＮＳＩＳＴＯＲ  ＧＡＴＥ」に開示されているトランジスタアーキテクチャのいずれかを指すと理解され、トランジスタ切換速度はトランジスタゲートの静電容量によって制限されず、ゲート静電容量を、ゲート構造に埋め込まれた誘導素子と共振させる周波数で動作する。
【００３０】
用語「サーバファーム」は、本明細書において、データセンタ、インターネットもしくは通信スイッチングセンタ、もしくは高頻度取引、仮想通貨のマイニングもしくは交換、デジタル決済用の基幹通信網用に使用されている電子商取引プラットフォーム、またはｅコマース用プラットフォーム用として機能する、サーバを大量に集積したものを意味すると理解される。
【００３１】
用語「標準動作温度」は、本明細書において、−４０℃から＋１２５℃の間の温度範囲を意味すると理解される。
【００３２】
用語「表面特徴」は、本明細書において、物理層のパターンおよび物理特性がマイクロエレクトロニクス回路内の何らかの機能目的を果たすように設計されている、基板の表面上に集積された１つ以上のパターニングされた物理層を意味すると理解される。
【００３３】
用語「熱電効果」は、本明細書において、材料全体に加えられる温度差がその材料内の電圧差を誘導し、および／または材料全体の印加電圧差がその材料内の温度差を誘発する物理現象としての、その従来の定義を指すと理解される。
【００３４】
用語「熱電材料」は、本明細書において、「熱電効果」を呈する固体材料としてのその従来の定義を指すと理解される。
【００３５】
用語「熱機械的」は、本明細書において、高温および機械的な力または圧力の同時印加によって誘導または生成される特性に関するものとして、その従来の定義を指すと理解される。
【００３６】
用語「薄化」は、本明細書において、元の厚さをより薄く、好ましくは２５μｍ程度またはそれ以下に減少させるために、研削および化学機械的に研磨されたインターポーザ、センサチップ、または半導体ダイを指すと理解される。
【００３７】
用語「貫通ビア」または「ビア」は、本明細書において、貫通孔に導電性物質を充填することによって作製される縦型電気接続に関するものとして、その従来の定義を指すと理解される。
【００３８】
用語「厳しい公差」または「重大な公差」は、本明細書において、標準動作温度にわたって±１％未満しか変動しない、静電容量、インダクタンス、または抵抗などの性能値を意味すると理解される。
【００３９】
用語「伝送路」は、本明細書において、本出願の特定の目的のために、マイクロストリップ３５２、ストリップライン３５４、グランドクラッドストリップライン３５７、接地クラッド誘電体導波路３５５、および誘電体スラブ導波路３５９のうちのいずれかを指すと理解される。
【００４０】
用語「ＩＩ−ＶＩ族化合物半導体」は、本明細書において、亜鉛（Ｚｎ）、カドミウム（Ｃｄ）、または水銀（Ｈｇ）を含む周期表の行ＩＩＢからの少なくとも１つの元素、および酸素（Ｏ）、硫黄（Ｓ）、セレン（Ｓｅ）、またはテルル（Ｔｅ）からなる周期表の行ＶＩからの少なくとも１つの元素を含む化合物半導体を説明する、その従来の意味を指すと理解される。
【００４１】
用語「ＩＩＩ−Ｖ族化合物半導体」は、本明細書において、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、およびインジウム（Ｉｎ）を含む周期表の行ＩＩＩからの少なくとも１つの半金属元素、および窒素（Ｎ）、リン（Ｐ）、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、またはビスマス（Ｂｉ）からなる周期表の行Ｖからの少なくとも１つの気体または半金属元素を含む化合物半導体を説明する、その従来の意味を指すと理解される。
【００４２】
用語「ＩＶ−ＩＶ族化合物半導体」は、本明細書において、炭素（Ｃ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、または鉛（Ｐｂ）を含む周期表の行ＩＶからの複数の元素を含む化合物半導体を説明する、その従来の意味を指すと理解される。
【００４３】
用語「ＩＶ−ＶＩ族化合物半導体」は、本明細書において、炭素（Ｃ）、ケイ素（Ｓｉ）、ゲルマニウム（Ｇｅ）、スズ（Ｓｎ）、または鉛（Ｐｂ）を含む周期表の行ＩＶからの少なくとも１つの元素、および硫黄（Ｓ）、セレン（Ｓｅ）、またはテルル（Ｔｅ）からなる周期表の行ＶＩからの少なくとも１つの元素を含む化合物半導体を説明する、その従来の意味を指すと理解される。
【発明の概要】
【００４４】
本発明の一実施形態は、サーバを備えるサーバファームを提供し、当該サーバまたは複数のサーバは、高速半導体チップスタック内部に埋め込まれたまたは半導体担体の上に搭載された半導体ダイの固有のクロック速度と最適に一致する、システムクロック速度で動作している少なくとも１つのハイブリッド演算モジュール、ならびに中の少なくとも１つの受動素子構成要素であって、好ましくはすべての受動素子構成要素が、重大な性能公差を維持し、かつ軌道の変形によってのみ決定される分極応答時間を有し、同相で動作し、その結果、最大テラヘルツ（ＴＨｚ）周波数定義域でおよびテラヘルツ周波数定義域を超えるクロック速度で動作する高速デジタルパルスを形成している、印加された信号素子のいずれかを歪ませない、半導体担体の表面に接合された１つまたは複数の高速半導体チップスタックを備える。
【００４５】
サーバまたは複数のサーバ内部のハイブリッド演算モジュールは、更に共振ゲートトランジスタを備える電力管理デバイスを備え得る。ハイブリッド演算モジュールは、半導体担体上に搭載された、または高速チップスタック内部に埋め込まれたＦＯＲＴＨエンジンを備えるチップによって、最小限の命令セットコンピューティングのために構成され得る。サーバは、サーバラックの複数のスロット内部に搭載され得、サーバラック内部に他のサーバを搭載した状態で、通信バスインタフェース、好ましくは光インタフェースを形成するハーネスを更に備える。サーバラックは、サーバラック内部に他のサーバを搭載した状態で、複数のサーバラックおよび通信バスインタフェース、好ましくは光インタフェースを備えるサーバタワーを形成するために組み立てられ得る。サーバファームは、他のサーバタワーがサーバタワーの列内部でまたはサーバタワーの列間に分布した状態で、少なくとも１つのサーバタワーの列または複数のサーバタワーの列、および通信バスインタフェース、好ましくは光インタフェースを形成するハーネス、を形成するために使用されている複数のタワーを有し得る。サーバは、サーバラック内部に他のサーバを搭載した状態で、サーバラック内の複数のスロット内部に搭載されてよく、通信バスインタフェース、好ましくは光インタフェースを形成するハーネスを更に備え得る。サーバラックは、サーバタワー内部に他のサーバを搭載した状態で、複数のサーバラックを含むサーバタワーを形成するために組み立てられ得、ハーネスは通信バスインタフェース、好ましくは光インタフェースを形成する。サーバファームは、他のサーバタワーがサーバタワーの列内部でまたはサーバタワーの列間に分布した状態で、少なくとも１つのサーバタワーの列または複数のサーバタワーの列、および通信バスインタフェース、好ましくは光インタフェースを形成するハーネス、を形成するために使用されている複数のタワーを有し得る。サーバは、サーバラック内部に他のサーバを搭載した状態で、サーバラック内の複数のスロット内部に搭載されてよく、通信バスインタフェース、好ましくは光インタフェースを形成するハーネスを更に備え得る。サーバラックは、サーバタワー内部に他のサーバを搭載した状態で、複数のサーバラックを含むサーバタワーを形成するために組み立てられ得、ハーネスは通信バスインタフェース、好ましくは光インタフェースを形成する。サーバファームは、他のサーバタワーがサーバタワーの列内部でまたはサーバタワーの列間に分布した状態で、少なくとも１つのサーバタワーの列または複数のサーバタワーの列、および通信バスインタフェース、好ましくは光インタフェースを形成するハーネス、を形成するために使用されている複数のタワーを有し得る。最小限の命令セットコンピューティングのために構成されたハイブリッド演算モジュールは、ＦＯＲＴＨ以外のコンピュータ言語を使用するが、エンジンがスタックマシンアーキテクチャを採用可能とするプロセッサチップは、単独のマイクロプロセッサクロックサイクルにおいて複数のメモリ空間に同時にアクセスする能力、および他のプログラム有用性の中で、データスタック、リターンスタック、およびプログラムメモリを保持しているメモリにアクセスする個別のバスの使用によって、最小限の数の命令セットを利用することを含む、ＦＯＲＴＨエンジンと同様の機能を有する。サーバファームは、キャッシュメモリまたは予測アルゴリズムといった必要性を何ら有しなくてよい。サーバファームは、その特定の機能にとって、最大効率アルゴリズムタイプ（反復、再帰および深くネスト化されたループ）を用いる機能を処理し得る。ハイブリッド演算モジュールは、プロセッサチップへと流れてくるデータシーケンスまたは命令セットを管理する予測アルゴリズムを有しなくてよい。サーバは、サーバラック内部に他のサーバを搭載した状態で、サーバラック内の複数のスロット内部に搭載されてよく、通信バスインタフェース、好ましくは光インタフェースを形成するハーネスを更に備え得る。サーバラックは、サーバタワー内部に他のサーバを搭載した状態で、複数のサーバラックを含むサーバタワーを形成するために組み立てられ得、ハーネスは通信バスインタフェース、好ましくは光インタフェースを形成する。サーバラックは、サーバタワー内部に他のサーバを搭載した状態で、複数のサーバラックを含むサーバタワーを形成するために組み立てられ得、ハーネスは通信バスインタフェース、好ましくは光インタフェースを形成する。サーバファームは、他のサーバタワーがサーバタワーの列内部でまたはサーバタワーの列間に分布した状態で、少なくとも１つのサーバタワーの列または複数のサーバタワーの列、および通信バスインタフェース、好ましくは光インタフェースを形成するハーネス、を形成するために使用されている複数のタワーを有し得る。サーバは、サーバラック内部に他のサーバを搭載した状態で、サーバラック内の複数のスロット内部に搭載されてよく、通信バスインタフェース、好ましくは光インタフェースを形成するハーネスを更に備え得る。サーバラックは、サーバタワー内部に他のサーバを搭載した状態で、複数のサーバラックを形成するために組み立てられ得、ハーネスは通信バスインタフェース、好ましくは光インタフェースを形成する。サーバラックは、サーバタワー内部に他のサーバを搭載した状態で、複数のサーバラックを含むサーバタワーを形成するために組み立てられ得、ハーネスは通信バスインタフェース、好ましくは光インタフェースを形成する。サーバファームは、他のサーバタワーがサーバタワーの列内部でまたはサーバタワーの列間に分布した状態で、少なくとも１つのサーバタワーの列または複数のサーバタワーの列、および通信バスインタフェース、好ましくは光インタフェースを形成するハーネス、を形成するために使用されている複数のタワーを有し得る。サーバは、プリント基板を含まなくてよい。
【００４６】
本発明の別の実施形態は、高速半導体チップスタックまたは半導体担体上に搭載された、半導体ダイ内部に埋め込まれた半導体ダイの固有のクロック速度と最適に一致するシステムクロック速度で動作する、少なくとも１つのハイブリッド演算モジュールを備えるハイブリッド演算モジュールを有するサーバを提供する。高速半導体チップスタック内部に埋め込まれた少なくとも１つの半導体または半導体担体上に搭載された半導体ダイは、抵抗素子であるＸ−Ｐｏｉｎｔ（クロスポイント）メモリデバイスである。
【００４７】
ハイブリッドコンピュータモジュールは、中で少なくとも１つの受動回路素子、好ましくはすべての受動回路素子が重大な性能公差を維持するエレクトロセラミックス誘電部材からなる、半導体担体の表面に接合された１つまたは複数の高速半導体チップスタックを更に備え得る。受動回路は、内部の軌道の変形によってのみ決定された分極応答時間を有する、エレクトロセラミックス誘電部材を備え得、これは同相で動作し、この結果、最大テラヘルツ（ＴＨｚ）周波数定義域でおよびテラヘルツ周波数定義域を超えるクロック速度で動作する高速デジタルパルスを形成している印加された信号素子のいずれかを歪ませることがない。エレクトロセラミックス誘電部材は、εＲ＝４０を超える相対誘電率（εＲ）、好ましくはεＲ＝２００を超える相対誘電率を生成する高誘電密度を有し得る。エレクトロセラミックス誘電部材は、μＲ＝１０を超える相対透磁率（μＲ）、好ましくはμＲ＝１００を超える相対透磁率を生成する高誘電密度を有し得る。ハイブリッド演算モジュールまたは高速半導体チップスタックは、電力スイッチとして使用されている共振ゲートトランジスタを更に備える電力管理デバイスと通信状態であり得る。電力管理デバイスは、半導体担体上で形成または半導体担体上に搭載され得る。電力管理デバイスは、サーバラックのハーネス内部に搭載され得る。電力管理デバイス、好ましくは共振ゲートトランジスタを備える電力管理デバイスは、Ｘ−Ｐｏｉｎｔ（クロスポイント）メモリシステムまたはデバイス上の単一アドレス位置にて位置付けられた抵抗メモリ素子からの読み出し電圧を、ビットパルスへと変換し得る。電力管理デバイス、好ましくは共振ゲートトランジスタを備える電力管理デバイスは、Ｘ−Ｐｏｉｎｔ（クロスポイント）メモリシステムまたはデバイス内部の複数の抵抗メモリ素子アドレス位置の複数のストリングからの複数の読み出し電圧を、パルス化されたビットのストリングまたはビットストリングへと同時に変換し得る。パルス化されたビットのストリング、またはビットストリングは、単一のプロセッサクロックサイクルの間、同時に生成され得る。ビットストリングは、ワードまたは複数のワードとして解釈され得る。ワードまたは複数のワードは、メモリシステム間／デバイスとプロセッサ間のデータトラフィックを管理している、複数の独立かつ同時に動作しているバスインタフェースを介して、単一のクロックサイクルの間でプロセッサへと同時入力または同時出力され得る。この同時バスインタフェースには、限定するわけではないが、１つまたは複数のデータスタックバス、１つまたは複数のリターンスタックバス、１つまたは複数のレジスタバス、および１つまたは複数のプログラムメモリバスが含まれる。単一の抵抗メモリ素子は、単一のメモリアドレスから複数のアドレス指定可能なメモリステートを記憶するために使用され得、単一の抵抗メモリ素子ステートは、データバイトまたはワードを記憶するために使用される。
【００４８】
電力管理デバイス、好ましくは共振ゲートトランジスタを備える電力管理デバイスは、Ｘ−Ｐｏｉｎｔ（クロスポイント）メモリシステムまたはデバイス上の単一アドレス位置にて位置付けられた抵抗メモリ素子からの読み出し電圧を、データバイトまたはワードを忠実に表すビットストリングへと変換してよい。電力管理デバイス、好ましくは共振ゲートトランジスタを備える電力管理デバイスは、複数の抵抗メモリ素子アドレス位置であって、それぞれ、Ｘ−Ｐｏｉｎｔ（クロスポイント）メモリシステムまたはデバイス内部の単一アドレス位置からの複数のアドレス指定可能なメモリステートを保存可能である複数の読み出し電圧を、データバイトまたはワードへと同時に変換し得る。データバイトまたはワードは、単一のプロセッサクロックサイクルにて同時に生成され得る。
【００４９】
本発明の更なる別の実施形態は、送配電網または一次電源からの電力を、サーバファームまたは電力を消費しかつ３つの高効率電力管理ステージを必要とする他の施設へと送達する、好ましくは送配電網または一次電源と、サーバファームまたは電力を消費する他の施設における任意の内部ＡＣ電力バスまたはＤＣ電力バスとの間で、２つの高効率電力管理ステージのみを必要とする任意の他の施設へと送達する、電力管理システムを提供する。
【００５０】
電力管理システムは、送配電網または一次電源からの電力を、サーバファームまたは電力を消費する任意の他の施設における、任意の内部ＡＣ電力バスまたはＤＣ電力バスへと送達する場合、システム損失を１０％に低減する９０％の電力効率を有することができ、好ましくはシステム損失を５％に低減する９５％の電力効率を有することができる。電力管理システムは、９８％以上の電力効率を有し得る。電力管理システムは、中空導波路構造を備えるＡＣ電力を有し得る。高効率電力管理ステージは、１つまたは複数の高効率電力モジュールを備え得る。１つまたは複数の電力管理モジュールは、サーバファーム内部または電力を消費する他の施設内部に伝播しているＡＣ電圧からの汚染電気によって発生したスプリアス信号を選別し得る。１つまたは複数の電力管理モジュールは、共振ゲートトランジスタを備え得る。１つまたは複数の電力管理モジュールは、完全集積ジャイレータを備え得る。１つまたは複数の電力管理モジュールは、共振ゲートトランジスタを更に備える完全集積ジャイレータを備え得る。１つまたは複数の電力管理モジュールは、インダクタコイルまたは変圧器コイル、好ましくは環状インダクタコイルまたは変圧器コイルを備え得る。インダクタコイルまたは変圧器コイルは、磁性コア材料を更に備え得る。磁性コア材料は、高エネルギー密度誘電エレクトロセラミックス誘電部材を備え得る。
【００５１】
電力管理システムは、エネルギー貯蔵インダクタコイルのために使用されるまたはフライバック変圧器内部にて使用される磁性コア材料を備える、少なくとも１つのインダクタコイルまたは変圧器コイルを有し得る。磁性コア材料は、最適なエネルギー貯蔵場所を備える。インダクタコイル巻線または変圧器コイル巻線は、高硬度抑制部材を備え得る。低ＣＴＥセラミックを含む高硬度抑制部材は、０．５ｐｐｍ／℃の膨張係数を有し得る。高硬度抑制部材は、ＭＡＸ相超硬セラミックまたは低ＣＴＥセラミックとＭＡＸ相超硬セラミックの積層された組合せを含み得る。インダクタコイルまたは変圧器コイルは、インダクタコイルまたは変圧器コイルの巻線間に配置された被覆非晶質シリカ誘電体を備え得る。巻線間に配置された非晶質シリカ誘電体は、６００ＶＡＣ、１ＫＶＡＣ、５０ＫＶＡＣまたは２５０ＫＶＡＣを超える印加された差動電圧が、巻線間で降下する場合にインダクタコイルおよび変圧器コイルをアーク放電から絶縁するための十分な厚さを有し得る。
【００５２】
高効率電力管理ステージは、電力制御システム、低損失変圧器ステージ、および送配電網または一次電源からのＡＣ電力入力を、サーバファームまたは電力を消費する他の施設の内部のＡＣ電力バスまたはＤＣ電力バスへとインタフェース接続する、１つまたは複数の高効率電力管理モジュール内部にて１つまたは複数の電力管理モジュールを電気的に絶縁する電流センサおよび電流リミッタによって、送配電網または一次電源からの電力流れを調整する１つまたは複数の電力管理システムを更に備え得る、入力電力ブロックを備え得る。電力制御システムは、共振ゲートトランジスタを備え得る。電力制御システムは、完全集積ジャイレータを備え得る。完全集積ジャイレータは、共振ゲートトランジスタを備え得る。電流リミッタは、電力管理モジュールへと給電されている入力電流に対する変化を、迅速にモニターするラダー回路とインタフェース接続されている共振ゲートトランジスタと同期して動作し、高効率電力管理モジュールまたはサーバファーム内部もしくは電力を消費する他の施設内部の設備を損傷しやすい電力サージの特徴である、電力スパイクまたはパルスエッジを検出する。次いで、電流リミッタ内部の共振ゲートトランジスタを使用して、電力サージを接地に閉じ込める。共振ゲートトランジスタは、ラダー回路とインタフェース接続され得、この共振ゲートトランジスタは、電力管理モジュール内部の、共振ゲートトランジスタを超過する電力を切り換える。共振ゲートトランジスタは、ラダー回路とインタフェース接続され得、好ましくは電力管理モジュール内部の、共振ゲートトランジスタの切換速度の１０倍以上の速度にて切り換わり得る。電力管理システムは、完全集積ジャイレータを備え得る。低損失変圧器ステージは、完全集積ジャイレータを備え得る。
【００５３】
１つまたは複数の高効率電力管理モジュールは、熱電デバイスを有する熱インタフェース、好ましくは３Ｄ量子ガスを含む熱電デバイスを形成し得る。
【００５４】
電力入力ブロックは、熱電デバイスを有する熱インタフェースを形成し、好ましくは熱電デバイスは、３Ｄ量子ガスを含む。
【００５５】
１つまたは複数の高効率電力管理モジュールは、内部電力バスへとＤＣ並列出力電流を給電する場合にはＡＣ−ＤＣインバータであり得る。１つまたは複数の高効率電力管理モジュールは、内部電力バスに給電しているＡＣ並列出力電流からの汚染電気を選別するＡＣ−ＡＣ変圧器であり得る。電力バスは、エネルギー貯蔵施設と電気的にインタフェース接続し得る。エネルギー貯蔵施設は、電池、フライホイール、共振高エネルギー貯蔵デバイス、または電気エネルギーを保存する他の手段を備え得る。
【００５６】
電力管理システムは、初期ＤＣ電源または二次需要家に供給する送配電網上のＡＣ送電線から、サーバファームまたは電力を消費する他の施設へと電力を送達する。この中で、電力管理システムは、送配電網または一次電源とサーバファーム内の任意の内部ＡＣ電力バスまたはＤＣ電力バスまたは電力を消費する任意の他の施設との間に、２つの高効率電力管理ステージのみ、好ましくは１つの高効率電力管理ステージのみを必要とする。電力管理システムは、送配電網または初期ＤＣ電源もしくは二次需要家に供給する送配電網上のＡＣ送電線からの電力を、サーバファームまたは電力を消費する任意の他の施設における、任意の内部ＡＣ電力バスまたはＤＣ電力バスへと送達する場合、システム損失を５％に低減する９５％の電力効率を有することができ、好ましくはシステム損失を２％に低減する９８％の電力効率を有することができる。電力管理ステージは、９８％以上の電力効率を有し得る。ＡＣ電力は、中空導波管構造を備え得る。
【００５７】
高効率電力管理ステージは、１つまたは複数の高効率電力モジュールを備え得る。１つまたは複数の電力管理モジュールは、サーバファーム内部または電力を消費する他の施設内部に伝播しているＡＣ電圧からの汚染電気によって発生したスプリアス信号を選別し得る。１つまたは複数の電力管理モジュールは、共振ゲートトランジスタを備え得る。１つまたは複数の電力管理モジュールは、完全集積ジャイレータを備え得る。
【００５８】
１つまたは複数の電力管理モジュールは、共振ゲートトランジスタを更に備える完全集積ジャイレータを備え得る。１つまたは複数の電力管理モジュールは、インダクタコイルまたは変圧器コイル、好ましくは環状インダクタコイルまたは変圧器コイルを備え得る。インダクタコイルまたは変圧器コイルは、磁性コア材料を更に備え得る。磁性コア材料は、高エネルギー密度誘電エレクトロセラミックス誘電部材を備え得る。
【００５９】
磁性コア材料は、最適なエネルギー貯蔵場所を備える。少なくとも１つのインダクタコイルまたは変圧器コイル内部の電力管理システムは、エネルギー貯蔵インダクタコイル内部またはフライバック変圧器コイル内部にて使用される磁性コア材料を備え得る。インダクタコイル巻線または変圧器コイル巻線は、高硬度抑制部材を備え得る。高硬度抑制部材は、０．５ｐｐｍ／℃の膨張係数を有する低ＣＴＥセラミックを含む。
【００６０】
高硬度抑制は、ＭＡＸ相超硬セラミックまたは低ＣＴＥセラミックとＭＡＸ相超硬セラミックの積層された組合せを含む。インダクタコイルまたは変圧器コイルは、インダクタコイルまたは変圧器コイルの巻線間に配置された被覆非晶質シリカ誘電体を備え得る。巻線間に配置された非晶質シリカ誘電体は、６００ＶＡＣ、１ＫＶＡＣ、５０ＫＶＡＣまたは２５０ＫＶＡＣを超える印加された差動電圧が、巻線間で降下する場合に、インダクタコイルおよび変圧器コイルをアーク放電から絶縁するための十分な厚さを有し得る。
【００６１】
電力管理ステージ中の電力管理システムは、電力管理システム内部の１つまたは複数の電力管理モジュールを電気的に絶縁する電流センサおよび電流リミッタによって、一次電源からのＤＣ電力の流れまたは送配電網について二次需要家に供給している送電線からのＡＣ電力を調整する、１つまたは複数の電力制御システムを備え得る。更に、送配電網からのＡＣ電力入力または一次電源からのＤＣ電力を、サーバファーム内部または電力を消費する他の施設内部の、同等の複数のＡＣ内部電力バスまたはＤＣ内部電力バスに対する複数の並列ＡＣ電流またはＤＣ電流へとインタフェース接続する、１つまたは複数の高効率電力管理モジュールを更に備える。電力制御システムは、共振ゲートトランジスタを備え得る。電力制御システムは、完全集積ジャイレータを備え得る。完全集積ジャイレータは、共振ゲートトランジスタを備え得る。電流リミッタは、電力管理モジュールへと給電されている入力電流に対する変化を、迅速にモニターするラダー回路とインタフェース接続されている共振ゲートトランジスタと同期して動作し、高効率電力管理モジュールまたはサーバファーム内部もしくは電力を消費する他の施設内部の設備を損傷しやすい電力サージの特徴である、電力スパイクまたはパルスエッジを検出する。次いで、電流リミッタ内部の共振ゲートトランジスタを使用して、電力サージを接地に閉じ込める。共振ゲートトランジスタは、請求項１１５のラダー回路とインタフェース接続され得、該共振ゲートトランジスタは、電力管理モジュール内部の共振ゲートトランジスタを超過する電力を切り換える。ラダー回路でインタフェース接続された共振ゲートトランジスタは、好ましくは、電力管理モジュール内部の共振ゲートトランジスタの切換速度の１０倍以上の速度で切り換えられてよい。１つまたは複数の高効率電力管理モジュールは、完全集積ジャイレータを備え得る。１つまたは複数の高効率電力管理モジュールは、熱電デバイスを有する熱インタフェースを形成することができ、好ましくは熱電デバイスは、３Ｄ量子ガスを含む。１つまたは複数の高効率電力管理モジュールは、電力管理システムが送配電網からＡＣ電力を給電される場合、ＡＣ−ＤＣインバータであり得、１つまたは複数の高効率電力管理モジュールは１つまたは複数のＤＣ並列出力電流を内部電力バスへと給電することができる。１つまたは複数の高効率電力管理モジュールは、電力管理システムが一次電源からＤＣ電力を給電される場合、ＤＣ−ＤＣコンバータであり得、１つまたは複数の高効率電力管理モジュールは、１つまたは複数のＤＣ並列出力電流を、１つまたは複数のＤＣ並列出力電流を内部電力バスへと給電する。１つまたは複数の高効率電力管理モジュールは、電力管理システムが送配電網からＡＣ電力を給電される場合、ＡＣ−ＡＣ低損失変圧器を備えることができ、１つまたは複数の高効率電力管理モジュールは１つまたは複数のＡＣ並列出力電流を１つまたは複数のＡＣ内部電力バスへと給電することができる。１つまたは複数の高効率電力管理モジュールは、ＡＣ並列出力電流を単独内部ＡＣ電力バスへと給電することができ、追加の低損失変圧器は、複数の内部ＡＣ電力バスでＡＣ電圧を昇圧または降圧し得る。
【００６２】
低損失変圧器は、完全集積ジャイレータを備え得る。１つまたは複数の高効率電力管理モジュールは、内部電力バスを給電しているＡＣ並列出力電流からの汚染電気を選別する低損失ＡＣ−ＡＣ変圧器を備え得る。
【００６３】
本発明の更に別の実施形態は、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、亜鉛（Ｚｎ）、銅（Ｃｕ）、チタン（Ｔｉ）、またはクロム（Ｃｒ）といった原子元素のうちいずれか１つまたはそのすべてからなることで渦電流損失を最小化し、鉛（Ｐｂ）、ストロンチウム（Ｓｒ）およびマグネシウム（Ｍｇ）といった原子元素のうちいずれか１つまたはそのすべてから追加的になることでヒステリシス損失を最小化し、７μｍ以下の均一な粒径分布、好ましくは５〜７μｍの範囲である均一な粒径分布を有するマイクロ構造を追加的に有することで残存磁性損失を最小化し、更に１μｍ以下の厚さを有する１つまたは複数の薄層非晶質シリカを埋め込むことによって、渦電流損失を最小化する、高エネルギー密度エレクトロセラミックス部材を更に含むことによって最大透磁率および最小磁性コア損失を有する磁性コア材料を含む低損失インダクタおよび低損失変圧器を形成する、インダクタコイルまたは変圧器コイルを提供する。
【００６４】
高エネルギー密度エレクトロセラミックス部材中の磁性コア材料は、１０５Ωｃｍ以上、好ましくは１０７Ωｃｍ以上の電気抵抗を有し得る。インダクタコイルまたは変圧器コイルは、磁性飽和が始まる前に、より高い電流をインダクタコイルまたは変圧器コイルに充電することができる「空気ギャップ」を生成する磁性コア材料内部に非磁性媒体を含むことにより、誘電性不連続部を導入することで生成された、より高いエネルギーおよびより高い磁界強度を有し得る。非磁性媒体は非晶質シリカを有し得る。インダクタコイルおよび変圧器コイルは、磁性コア材料の外部で漏れている磁性弱電界と、コイル巻線における電流との間のエレクトロセラミックスの相互作用によって発生する弱電界および渦電流損失によって発生する寄生ノイズを低減させる環状形状によって、閉鎖磁性パスを形成し得る。インダクタコイルおよび変圧器コイルは、巻線の導電素子中へと貫通している弱電界を最小化するため、磁性コア材料内部のコイル巻線と高エネルギー密度エレクトロセラミックス部材との間に挿入された非磁性材料の層を有し得る。高エネルギー密度エレクトロセラミックス部材中のインダクタコイルまたは変圧器コイルは、２０以上の相対透磁率μＲ、好ましくは４００以上のμＲを有し得る。誘電性不連続部中のインダクタコイルまたは変圧器コイルは、エネルギー貯蔵インダクタコイルまたはフライバック変圧器としての性能を最適化するため、磁性コア材料内部の最適なエネルギー貯蔵場所にて配置され得る。フライバック変圧器の磁性コア材料内部の最適なエネルギー貯蔵場所でのインダクタコイルまたは変圧器コイルは、１つまたは複数の二次コイル巻線の下に存在してよく、エネルギー貯蔵インダクタの磁性コア材料内部の最適なエネルギー貯蔵場所は、１つまたは複数のコイル巻線の下に存在してよい。最適なエネルギー貯蔵場所内部の誘電性不連続部中のエネルギー貯蔵インダクタコイルまたはフライバック変圧器コイルは、超低損失非晶質シリカ誘電体の連続量または非晶質シリカ誘電体部材に分布された少量の集積を含み得る。最適なエネルギー貯蔵場所は、エネルギー貯蔵インダクタコイルまたはフライバック変圧器が逆サイクル動作される時に、隣接する巻線内部に最大誘導カップリングを誘導する局部的な微小量の超過磁束密度の安定した分布状態を発生させる、誘電性不連続部のパターニングされた三次元アレイを最適に備え得、当該微小量の極大磁束密度間の物理的間隔は、二次コイル巻線下に配置された磁性コア材料の１／１０，０００〜１／１０の間の範囲であり得る。最適なエネルギー貯蔵場所内部の、最大量の誘電性不連続部のパターニングされた三次元アレイ中のエネルギー貯蔵インダクタコイルまたはフライバック変圧器コイルは、周りで巻線が被覆されている磁性コア材料の横断領域によって倍増された最適なエネルギー貯蔵場所上部の、１．２倍の幅の巻線を含み得る。最適なエネルギー貯蔵場所内部の、最小量の誘電性不連続部のパターニングされた三次元アレイ中のエネルギー貯蔵インダクタコイルまたはフライバック変圧器コイルは、周りで巻線が被覆された磁性コア材料の横断領域によって倍増された最適なエネルギー貯蔵場所上部の、巻線の幅以下の幅を含み得る。���イル巻線中、インダクタコイルまたは変圧器コイルが極大差動電圧降圧を受けることができるように、インダクタコイルまたは変圧器コイルは被覆非晶質シリカ誘電体で密閉され得る。高硬度抑制部材中、インダクタコイルまたは変圧器コイルは、コイル巻線の中心に配置され得、高い硬度抑制部材は、１０５Ωｃｍ未満の抵抗性を有し、好ましくは１０７Ωｃｍ未満の抵抗性を有する、低抵抗導電性素子によって被覆され得る。
【００６５】
抑制部材中、インダクタコイルまたは変圧器コイルは、０．５ｐｐｍ／℃の係数を有する低ＣＴＥセラミックを含み得る。抑制部材は、低−ＣＴＥセラミックと積層状態で組み合わされたＭＡＸ相セラミックを追加的に含み得る。インダクタコイルまたは変圧器コイルは、スプリアスノイズを最小化する閉鎖パスを有する磁流を形成する、環状形状を含み得る。インダクタコイルまたは変圧器コイルであって、近接損失および磁束ジャンプ損失がコイル巻線間に均一な間隔を維持することによって低減され得る。交互に重ねられた一次コイル巻線および二次コイル巻線中、変圧器コイルは、巻数比を実現するために使用され得る。交互に重ねられた一次コイル巻線および二次コイル巻線中の変圧器コイルは、連続した状態で並列配置と電気的に接続するリング巻線と並列接続することで形成された、１つまたは複数の並列配置状態の巻線を含み得る。一方、他の変圧器コイルの巻線は連続した状態で電気的に接続される。
【００６６】
本発明の更なる別の実施形態は、磁気エネルギーを貯蔵し、かつ磁性飽和を低減させる磁性コア材料を提供する。この磁気コア材料は、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、亜鉛（Ｚｎ）、銅（Ｃｕ）、チタン（Ｔｉ）、またはクロム（Ｃｒ）といった原子元素のうちいずれか１つまたはそのすべてからなることで、渦電流損失を最小化し、追加的には鉛（Ｐｂ）、ストロンチウム（Ｓｒ）およびマグネシウム（Ｍｇ）といった原子元素のうちいずれか１つまたはそのすべてからなることによるヒステリシス損失を最小化し、７μｍ以下の均一な粒径分布、好ましくは５〜７μｍの範囲で均一な粒径分布を有するマイクロ構造を追加的に有することで、残存磁性損失を最小化する、高エネルギー密度エレクトロセラミックス部材内部に埋め込まれた誘電性不連続部を含む。
【００６７】
誘電性不連続部媒体は非晶質シリカ誘電体を含み得る。磁性コア材料は、１０５Ωｃｍ以上、好ましくは１０７Ωｃｍ以上の電気抵抗を有する高エネルギー密度エレクトロセラミックス部材を有し得る。磁性コア材料は、磁性コア材料内部で、１μｍ以下の厚さを有する１つまたは複数の薄層非晶質シリカを埋め込むことにより、渦電流損失を最小化し得る。高エネルギー密度エレクトロセラミックス部材は、２０以上の相対透磁率μＲ、好ましくは４００以上のμＲを有し得る。磁性コア材料は、磁気回路内部での磁気エネルギー貯蔵媒体としての性能を最適化するため、磁性コア材料内部に最適なエネルギー貯蔵場所にて配置されている誘電性不連続部を有し得る。最適なエネルギー貯蔵場所内部の誘電性不連続部は、連続量の超低損失非晶質シリカ誘電体を含み得る。最適なエネルギー貯蔵場所内部の誘電性不連続部は、連続量ではなく、微小量の非晶質シリカ誘電性不連続部の集積を含み得る。微小量の誘電性不連続部の集積部は、逆サイクル動作される時に、磁気回路の導電素子との最大誘導カップリングを誘導する局部的な微小量の極大磁束密度が安定した分布状態を発生させる、微小量の誘電性不連続部のパターニングされた三次元アレイを最適には含み得る。
【００６８】
磁気回路は、フライバック変圧器コイルであり得、フライバック変圧器の磁性コア材料内部の最適なエネルギー貯蔵場所は、１つまたは複数の二次コイル巻線の下であり得る。磁気回路は、エネルギー貯蔵インダクタコイルであり得、磁性コア材料内部の最適なエネルギー貯蔵場所は、１つまたは複数のコイル巻線の下であり得る。
【００６９】
本発明の更なる実施形態は、半導体デバイスの高速スタックを備える完全集積ジャイレータを提供する。スタックされた半導体デバイスのうち１つは、オペアンプを形成するのに必要とされているトランジスタ素子を備え、少なくともそれらのトランジスタ素子のうち１つはその上、共振ゲートトランジスタである。
【００７０】
トランジスタ素子は、共振ゲートトランジスタであり得る。半導体デバイスは、立方体状チップであり得る。半導体デバイスは、半導体ウェーハを含み得る。完全集積ジャイレータは、内部主要表面を通って、接合スタックされたペアとして２つのスタックされた半導体デバイスを使用して完全オペアンプ回路を形成するのに必要とされている受動回路素子のすべてを含む半導体インターポーザデバイスと接合された電気インタフェースを形成することで形成されたオペアンプを有し得る。半導体インターポーザデバイスは、２つのスタックされた半導体デバイスを含む完全ジャイレータ回路を形成するのに必要とされている、受動回路素子のすべてを含み得る。受動回路素子は、重大な性能公差を動作させる高エネルギー密度エレクトロセラミックス部材を含み得る。高エネルギー密度エレクトロセラミックス部材は、フェムト秒応答時間を有する軌道の変形に対し、誘電分極を制限する均一な粒子の化学作用および粒径を有するマイクロ構造を有し得る。
【００７１】
回路入力は、ある半導体デバイスの外部主要表面上であり得、回路出力は、対となる半導体インターポーザデバイスの外部主要表面上である。完全集積ジャイレータは、無損失変圧器として動作し得る。完全集積ジャイレータは、半導体インターポーザデバイス内部に埋め込まれたネットワークフィルタを反転し得る。半導体デバイスの高速スタックは、複数のカップリング接合された一対のデバイスを備え得る。スタック中の少なくとも１つの接合されたペアは、完全集積ジャイレータである。半導体デバイスの高速スタックは、縦続接続回路を形成するため、ある流れの出力と他方の流れの入力と直列に、半導体デバイスの高速スタックと接合された複数の完全集積ジャイレータを有し得る。縦続接続回路は、低損失変圧器であり得る。縦続接続回路は、少なくとも低損失インダクタ変圧器としてのジャイレータを含む複雑回路を形成するため、直列で動作し、１つまたは複数のジャイレータは、フィルタまたはネットワークフィルタである。完全集積ジャイレータは、半導体インターポーザ内部に集積され、かつジャイレータを形成している一対の半導体デバイスと接続しているビアまたはその非常に近接している箇所に配置されている、受動回路素子を有し得る。完全集積ジャイレータは、ゲートとソース電極間に、１ＫΩ超、好ましくは１ＭΩ超にて抵抗を付与する高抵抗トランジスタ素子を備える、共振ゲートトランジスタを有し得る。完全集積ジャイレータは、完全集積ジャイレータの機能を向上させる、共振ゲートトランジスタのゲイン帯域幅を最適化する幅広い周波数帯にわたって、または特定の周波数帯にて、共振を誘導するゲート電極内部に集積された複数の受動素子を含む、共振ゲートトランジスタを有し得る。完全集積ジャイレータは、無損失変圧器として機能する。無損失変圧器は、完全集積ジャイレータの縦続接続スタック内部に組み立てられ得る。無損失変圧器は、完全集積ジャイレータの縦続接続スタックの並列アレイとして組み立てられ得る。
【００７２】
本発明のより更なる実施形態は、サーバファームおよび通信モードの地域ネットワークおよびグローバルネットワークであって、高速半導体チップスタック、ハイブリッド演算モジュール、またはその両方、容量性受動回路素子がナノスケールマイクロ構造およびフェムト秒の分極応答時間を有するエレクトロセラミックス誘電部材を排他的に備える回路、共振ゲートトランジスタ、ならびに光通信、衛星通信およびワイヤレス通信ネットワークにわたってデジタルトラフィックを管理している高効率電力管理システム、を更に備え、前記地域ネットワークおよびグローバルネットワーク全体にわたる通信ノードにおけるルーティング、データ処理、およびリレーとして機能しているマイクロエレクトロニクスハードウェアからなる、サーバファームおよび通信モードの地域ネットワークおよびグローバルネットワークを提供する。
【００７３】
ハイブリッド演算モジュールは、ＦＯＲＴＨエンジンとして機能し得る。高効率電力管理システムは、無損失変圧器を備え得る。無損失変圧器は、完全集積ジャイレータを備え得る。通信ノードは、共振ゲートトランジスタを備えるＶＤＤ調整器を更に備える。地域ネットワークおよびグローバルネットワークは、光モード、ワイヤレスモード、および衛星モードを含む通信モードを有し得る。
【図面の簡単な説明】
【００７４】
本発明は、以下の添付の図面に関して説明的に示され記載される。
【００７５】
【図１Ａ】高速半導体チップスタックおよびハイブリッド演算モジュール上に搭載された高速半導体チップスタックを示す。
【図１Ｂ】高速半導体チップスタックおよびハイブリッド演算モジュール上に搭載された高速半導体チップスタックを示す。
【００７６】
【図２Ａ】複数のハイブリッド演算モジュールを備えるサーバラック内部に埋め込まれた演算ハーネス内部の、回路カードとしてのハイブリッド演算モジュール挿入物を示す。該サーバラックは、サーバタワー内のスロット内部に挿入されており、１つまたは複数のサーバタワーは、サーバファーム内部のサーバタワーの段を形成するよう、好ましくは十分な数にて格納されている。
【図２Ｂ】複数のハイブリッド演算モジュールを備えるサーバラック内部に埋め込まれた演算ハーネス内部の、回路カードとしてのハイブリッド演算モジュール挿入物を示す。該サーバラックは、サーバタワー内のスロット内部に挿入されており、１つまたは複数のサーバタワーは、サーバファーム内部のサーバタワーの段を形成するよう、好ましくは十分な数にて格納されている。
【図２Ｃ】複数のハイブリッド演算モジュールを備えるサーバラック内部に埋め込まれた演算ハーネス内部の、回路カードとしてのハイブリッド演算モジュール挿入物を示す。該サーバラックは、サーバタワー内のスロット内部に挿入されており、１つまたは複数のサーバタワーは、サーバファーム内部のサーバタワーの段を形成するよう、好ましくは十分な数にて格納されている。
【図３Ａ】高効率電力管理ステージの様々な実施形態および態様を示す。
【図３Ｂ】高効率電力管理ステージの様々な実施形態および態様を示す。
【図３Ｃ】高効率電力管理ステージの様々な実施形態および態様を示す。
【図３Ｄ】高効率電力管理ステージの様々な実施形態および態様を示す。
【図３Ｅ】高効率電力管理ステージの様々な実施形態および態様を示す。
【図３Ｆ】高効率電力管理ステージの様々な実施形態および態様を示す。
【００７７】
【図４Ａ】完全集積されたソリッドステートジャイレータデバイスを示す。
【図４Ｂ】完全集積されたソリッドステートジャイレータデバイスを示す。
【図４Ｃ】完全集積されたソリッドステートジャイレータデバイスを示す。
【図４Ｄ】完全集積されたソリッドステートジャイレータデバイスを示す。
【図４Ｅ】完全集積されたソリッドステートジャイレータデバイスを示す。
【図４Ｆ】完全集積されたソリッドステートジャイレータデバイスを示す。
【図４Ｇ】完全集積されたソリッドステートジャイレータデバイスを示す。
【図４Ｈ】完全集積されたソリッドステートジャイレータデバイスを示す。
【図４Ｉ】完全集積されたソリッドステートジャイレータデバイスを示す。
【００７８】
【図５】最小限の電力消費で、最大計算速度にて動作するサーバファームを備える地域ネットワークまたはグローバルネットワークおよびハイブリッド演算モジュール、高速チップスタック、完全集積ソリッドステートジャイレータ、および電力管理デバイスを地域ネットワークまたはグローバルネットワーク内部のノードにて備える高速光送受信装置、ワイヤレス送受信装置、または衛星送受信装置の使用を示す。
【発明を実施するための形態】
【００７９】
本発明は、開示されている実施形態に関して上にて説明的に記載されている。様々な修正および変更は、添付の特許請求の範囲にて定義されているように本発明の範囲から逸脱しない限り、当業者により開示されている実施形態に施されてよい。
【００８０】
本発明は、ｄｅ  Ｒｏｃｈｅｍｏｎｔによる「ＣＥＲＡＭＩＣ  ＡＮＴＥＮＮＡ  ＭＯＤＵＬＥ  ＡＮＤ  ＭＥＴＨＯＤＳ  ＯＦ  ＭＡＮＵＦＡＣＴＵＲＥ  ＴＨＥＲＥＯＦ」と題する米国特許第７，４０５，６９８号（´６９８出願）、ｄｅ  Ｒｏｃｈｅｍｏｎｔによる「ＥＬＥＣＴＲＩＣＡＬ  ＣＯＭＰＯＮＥＮＴ  ＡＮＤ  ＭＥＴＨＯＤ  ＯＦ  ＭＡＮＵＦＡＣＴＵＲＥ」と題する、２００６年６月３０日に出願された米国特許第８，７１５，８３９号（´８３９出願）、ｄｅ  Ｒｏｃｈｅｍｏｎｔによる「ＰＯＷＥＲ  ＭＡＮＡＧＥＭＥＮＴ  ＭＯＤＵＬＥ  ＡＮＤ  ＭＥＴＨＯＤＳ  ＯＦ  ＭＡＮＵＦＡＣＴＵＲＥ」と題する、２００７年１月６日に出願された米国特許第８，３５０，６５７号（´６５７出願）、ｄｅ  Ｒｏｃｈｅｍｏｎｔによる「ＰＯＷＥＲ  ＭＡＮＡＧＥＭＥＮＴ  ＭＯＤＵＬＥ  ＡＮＤ  ＭＥＴＨＯＤＳ  ＯＦ  ＭＡＮＵＦＡＣＴＵＲＥ」と題する、２０１４年１２月４日に出願された米国特許出願第１４／５６０，９３５号（´９３５出願）、ｄｅ  Ｒｏｃｈｅｍｏｎｔによる「ＰＯＷＥＲ  ＦＥＴ  ＷＩＴＨ  Ａ  ＲＥＳＯＮＡＮＴ  ＴＲＡＮＳＩＳＴＯＲ  ＧＡＴＥ」と題する米国特許出願第１３／２１６，１９２号（´１９２出願）、ｄｅ  ＲｏｃｈｅｍｏｎｔおよびＫｏｖａｃｓによる「ＬＩＱＵＩＤ  ＣＨＥＭＩＣＡＬ  ＤＥＰＯＳＩＴＩＯＮ  ＰＲＯＣＥＳＳ  ＡＰＰＡＲＡＴＵＳ  ＡＮＤ  ＥＭＢＯＤＩＭＥＮＴＳ」と題する米国特許第８，７１５，８１４号（´８１４出願）および米国特許第８，３５４，２９４号（´２９４出願）、ｄｅ  Ｒｏｃｈｅｍｏｎｔによる「ＭＯＮＯＬＩＴＨＩＣ  ＤＣ／ＤＣ  ＰＯＷＥＲ  ＭＡＮＡＧＥＭＥＮＴ  ＭＯＤＵＬＥ  ＷＩＴＨ  ＳＵＲＦＡＣＥ  ＦＥＴ」と題する米国特許第８，５５２，７０８号（´７０８出願）、ｄｅ  Ｒｏｃｈｅｍｏｎｔによる「ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＣＡＲＲＩＥＲ  ＷＩＴＨ  ＶＥＲＴＩＣＡＬ  ＰＯＷＥＲ  ＦＥＴ  ＭＯＤＵＬＥ」と題する米国特許第８，７４９，０５４号（´０５４出願）、ｄｅ  Ｒｏｃｈｅｍｏｎｔによる「ＣＨＥＭＩＣＡＬＬＹ  ＣＯＭＰＬＥＸ  ＡＢＬＡＴＩＶＥ  ＭＡＸ−ＰＨＡＳＥ  ＭＡＴＥＲＩＡＬ  ＡＮＤ  ＭＥＴＨＯＤ  ＯＦ  ＭＡＮＵＦＡＣＴＵＲＥ」と題する米国特許第９，０２３，４９３号（´４９３出願）、ｄｅ  Ｒｏｃｈｅｍｏｎｔによる「ＰＯＷＥＲ  ＦＥＴ  ＷＩＴＨ  Ａ  ＲＥＳＯＮＡＮＴ  ＴＲＡＮＳＩＳＴＯＲ  ＧＡＴＥ」と題する米国特許第８，７７９，４８９号および米国特許第９，１５３，５３２号（´４８９出願および´５３２出願）、ｄｅ  Ｒｏｃｈｅｍｏｎｔによる「ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＣＨＩＰ  ＣＡＲＲＩＥＲＳ  ＷＩＴＨ  ＭＯＮＯＬＩＴＨＩＣＡＬＬＹ  ＩＮＴＥＧＲＡＴＥＤ  ＱＵＡＮＴＵＭ  ＤＯＴ  ＤＥＶＩＣＥＳ  ＡＮＤ  ＭＥＴＨＯＤ  ＯＦ  ＭＡＮＵＦＡＣＴＵＲＥ  ＴＨＥＲＥＯＦ」と題する米国特許第９，１２３，７６８号（´７６８出願）、ｄｅ  Ｒｏｃｈｅｍｏｎｔによる「ＦＲＥＱＵＥＮＣＹ−ＳＥＬＥＣＴＩＶＥ  ＤＩＰＯＬＥ  ＡＮＴＥＮＮＡＳ」と題する米国特許第８，９５２，８５８号（´８５８出願）、ｄｅ  ＲｏｃｈｅｍｏｎｔおよびＫｏｖａｃｓによる「ＨＹＢＲＩＤ  ＣＯＭＰＵＴＩＮＧ  ＭＯＤＵＬＥ」と題する米国特許第９，３４８，��８５号（´３８５出願）、ｄｅ  Ｒｏｃｈｅｍｏｎｔによる「ＦＵＬＬＹ  ＩＮＴＥＧＲＡＴＥＤ  ＴＨＥＲＭＯＥＬＥＣＴＲＩＣ  ＤＥＶＩＣＥＳ  ＡＮＤ  ＴＨＥＩＲ  ＡＰＰＬＩＣＡＴＩＯＮ  ＴＯ  ＡＥＲＯＳＰＡＣＥ  ＤＥ−ＩＣＩＮＧ  ＳＹＳＴＥＭＳ」と題する米国特許出願第６１／５２９，３０２号（´３０２出願）、およびｄｅ  Ｒｏｃｈｅｍｏｎｔによる「ＨＩＧＨ  ＳＰＥＥＤ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＣＨＩＰ  ＳＴＡＣＫ」と題する米国特許出願第１５／９６９，２３４号（´２３４出願）中に含まれているすべての事項が参照として組み入れられている。
【００８１】
´６９８出願は、人工的な磁気接地板を含むメタマテリアル製誘電体を提供する方法および実施形態にて教示する。これは動作温度の関数として安定した状態を維持する性能値を伴う１つまたは複数の誘電性含有物を有する。これは、１つまたは複数の誘電性含有物のマイクロ構造を、５０ｎｍ以下のナノスケール寸法へと操作することによって実現される。ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´８３９出願は、プリント基板、半導体チップパッケージ、ウェーハスケールのＳｏＣダイ、および電力管理システムにおける温度で安定状態を維持する性能値を保持する受動素子の集積を教示し、ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´１５９出願は、高周波数またはワイヤレス用途における、プリント基板、セラミックパッケージ、または半導体素子へと集積されている受動フィルタリングネットワークおよび１／４波長変圧器を形成するためにどのようにＬＣＤが適用されるかを教示し、ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´６５７出願は、プリント基板、セラミックパッケージ、または半導体デバイスへと集積可能な適応インダクタコイルを形成する方法を教示する。ｄｅ  Ｒｏｃｈｅｍｏｎｔ  ｅｔ  ａｌ．による´８１４出願は、液体化学堆積（ＬＣＤ）プロセスおよび大局的に大量の組成的に複雑な材料を製造するために使用されている装置を開示する。この材料は、均一に分布した、最大寸法が５０ｎｍ未満の粒子を含むポリ結晶マイクロ構造の理論的に密集したネットワークからなる。
【００８２】
複合材料は半導体、金属または超合金および金属酸化物セラミックを含むように定義され、ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´８１４出願および´７０８出願は、完全集積低ＥＭＩ、高電力密度インダクタコイルおよび／または高電力密度電力管理モジュールに関連している方法および実施形態について教示し、ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´４８９出願および´５３２出願は、最小限のオン抵抗を伴い、任意の高い速度で任意の大電流を完全集積シリコンチップ担体へとスイッチングする電界効果トランジスタを集積する方法について教示し、ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´７６８出願は、半導体チップ担体および一体的に集積されたマイクロエレクトロニクスモジュール内部にて３次元電界ガスを生成する集積半導体層に対する方法および実施形態を教示し、ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´３０２出願は、ナノスケールのマイクロ構造を有する化学的に複雑な半導体材料を集積することによって熱電デバイスの性能を最適化する方法および実施形態を教示し、ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´８５８出願は、電流のベクトル結合を介して誘導負荷および容量負荷を誘導するダイポールアンテナのアームまたは伝送路を折り返すことによって回路共振素子を形成する手段を教示し、ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´２３４出願は、インターポーザチップもしくは能動半導体チップ、またはスタックされたチップのアセンブリ内に埋め込まれているインターポーザチップおよび／もしくは能動半導体チップ上の、ビア内部のまたはビアに非常に近接している１つまたは複数の受動回路素子を埋め込む手段を教示する。
【００８３】
ＬＣＤ法により、必要な化学精密度でもって埋設されたマイクロエレクトロニクス層上に高度に化学的に複雑なエレクトロセラミックスを集積し、完成した製品を経済的に採算がとれるものとすることが可能である。これにより、埋め込まれた能動回路を損傷させない温度にて、化学的に複雑なエレクトロセラミックスを半導体表面に選択的に堆積させることが可能となる。これは更に、エレクトロセラミックスの化学複雑性にかかわらず、ナノスケールの均一性を有するマイクロ構造を含む、原子スケールの化学的均一性および均一なマイクロ構造を有する化学的に複雑なエレクトロセラミックスの集積を可能とする。
【００８４】
次に、図１Ａ、図１Ｂを参照して、半導体担体４に搭載されているまたは半導体担体４に集積されている高速半導体チップスタック２を備えるハイブリッドコンピュータモジュール１について説明する。ハイブリッドコンピュータモジュール１は任意選択的には、半導体担体４の表面に搭載されているまたは半導体担体４の表面に集積されている電力管理デバイス６を備えてよい。電力管理デバイス６は追加的に、表面または縦型ＦＥＴとして構成された共振ゲートトランジスタ８を備えてよい。図１Ａは、ドレイン電極の下に埋め込まれた縦型ＦＥＴを示す。共振ゲートトランジスタ８を備える電力管理デバイス６は、本明細書において開示されている追加技術を有しており、大量の熱を生成することなく、マイクロプロセッサのクロック速度にて大電流を切り換えることが可能である。こうして電力管理デバイス６により、データフローおよび命令セットをプロセッサクロックと同期した状態で管理することができ、そうすることで、キャッシュ中の個々の要素が個別にアドレス指定されている状態にすることができないキャッシュメモリの任意の必要性が省かれる。業界はキャッシュメモリシステムへの依存度を更に強める要求の通り、大量のプログラミングスタックにより、ＦＯＲＴＨエンジンアーキテクチャは、埋め込まれたプロセッサアプリケーションに委託された。
【００８５】
ＬＣＤ法により、完全に処理された半導体ウェーハ内部に埋め込まれた任意の能動回路の拡散プロファイルを変化させない動作温度にて、重大な性能公差に適合する受動回路を、金属基材、誘電性基材または半導体基材の表面上に形成することが可能である。レジスタ、インダクタおよびキャパシタを備える受動回路は、動作する信号周波数を調整および選別するのに使用されている。トランジスタの小型化に投資された数千億ドルは、膨大な成長益を生み出してはいない。なぜなら、現在、より高速のこれらの半導体チップはプリント基板に電気接続され、これらの固有のクロック速度が２０ＧＨｚ以上から２．５ＧＨｚ〜３．４ＧＨｚへと減速しているからである。
【００８６】
プリント基板（「ＰＣＢ」）を形成するのに使用されている商品材料および個々の部品で構成される、ＰＣＢ上に搭載された受動回路素子は、高速デジタルパルスを作り出すのに必要とされる、より高い周波数の信号素子を歪ませる。したがって、手段はシステムクロック速度を、このシステムを備えるチップの固有のクロック速度へと最適に合わせることができる。
【００８７】
プリント基板はインダクタおよびキャパシタは、緩やかな性能公差（通常±１０％）を有し、かつこれらは温度に伴い安定である性能値を維持しないため、マイクロエレクトロニクスアセンブリにて必要とされている。結果としてこうした受動素子は、１つまたは複数のこれらの素子により、任意の特定の動作温度を超えて大きく調整できないために最終システム試験に不合格となる原因となる場合、容易に取り替え可能であるプリント基板上に搭載されている。仮に受動素子がマイクロエレクトロニクスシステムにおいて埋設層に集積されるとすると、アクセスおよび取り替えができない場合、完全に組み立てられたシステムの全体の価値作業成果値は、最終試験に不合格となった場合に破棄しなければならなくなってしまう。埋設されたマイクロエレクトロニクス層上で、粉末状態の前駆体から加工された、埋め込まれているセラミック受動素子によって生じてしまった、公知の故障率による財政損失は十分に高いものであり、もう再修理されずに破棄される完全に組み立てられたシステムの数により、十分な経済的価値が食い潰されてしまい、結果、利益という点において、マイクロエレクトロニクスシステムを商品流通させるには高くて手が出せない状態にしてしまう。
【００８８】
重大な性能公差として定義されているより厳格な性能基準は、埋設型マイクロエレクトロニクスにおいて受動回路を確実に埋め込み、かつその後の再修理リスクを取り除くために必要とされている。その結果、２０ＧＨｚ以上にて駆動する固有のクロック速度を有する半導体ダイは、プリント基板上に搭載される場合にその動作クロック速度を２．５ＧＨｚ〜３．４ＧＨｚへと低下させなければならない。デジタルパルスを作り出すために必要とされているより高い信号周波数により、プリント基板内部に組み込まれている材料およびプリント基板に搭載されている受動素子の緩慢な誘電分極応答時間が歪められてしまう。したがって、収益性の高い生産量を有するチップスタックに組み込まれることができる半導体ダイの表面に、重大な性能公差を充足させる受動回路素子を集積化することによってマイクロエレクトロニクスアセンブリからＰＣＢを取り外すことで、計算速度を向上させることが望ましい。本出願の好ましい実施形態は、受動回路に誘電体を使用しており、容量性誘電素子は高エネルギー密度を有し、常誘電性相を維持している。このことは、誘電体の内部分極は軌道の変形によって単独で発生し、かつフェムト秒時間スケールでの外部電界の存在下で分極し、およびフェムト秒時間スケールでの外部電界の不在下で脱分極することを意味している。こうした手段で構築されたシステムは高速デジタルパルスを形作るより高い周波数の信号素子を歪ませることなく、これにより、このシステムは完全に組み込まれた回路モジュールを形成している半導体ダイの固有のクロック速度にて最適に機能する。
【００８９】
ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´８３９出願およびｄｅ  ＲｏｃｈｅｍｏｎｔおよびＫｏｖａｃｓによる´８１４出願は、参照として本明細書に組み入れられているが、これはエレクトロセラミックス誘電部材１２を備える受動回路素子１０を形成するための手段を開示しており、受動素子の性能を決定する該エレクトロセラミックス誘電部材１２により、受動素子の性能値は、必要とされている動作温度について設計仕様の±１％以内でその性能を維持する高精度のものへと維持される。こうした厳格な公差は、ウェーハスケールにおいて受動回路素子を集積するのに不可欠である重大な性能公差を定義する。この手段により、更にウェーハスケールでのこうした材料を、半導体ウェーハ内部に埋め込まれている能動回路のドーパントプロファイルの拡散を変化させない温度にて集積させることが可能となる。これは、ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´８３９出願およびｄｅ  ＲｏｃｈｅｍｏｎｔおよびＫｏｖａｃｓによる´８１４出願における請求項により、任意の大量の原子元素を、エレクトロセラミックスの誘電部材１２を用いて組み込むことが更に可能となり、高エネルギー密度を有するエレクトロセラミックス誘電部材１２を製造し、かつ同時に重大な性能公差を充足させることを意味している。高誘電密度は、εＲ＝４０を超え、好ましくはεＲ＝２００を超える相対誘電率（εＲ）を有し、またはμＲ＝１０を超え、好ましくはμＲ＝１００を超える相対透磁率（μＲ）を有する、エレクトロセラミックス誘電部材１２として定義される。
【００９０】
これらの容量性誘電体のナノスケールのマイクロ構造は透過相を維持し、軌道の変形により分極応答が均一に決定される。これにより、容量性受動素子１０内部のエレクトロセラミックス誘電部材１２は、最大ペタヘルツ（ＰＨｚ）、または１秒あたり１０１８サイクルの信号周波数に変調された外部電界の存在または不在に対し、同相で応答することができる。こうした手段により、歪ませることなく動作してテラヘルツ（ＴＨｚ）の周波数定義域へと良好に変化させる埋設型受動回路の構築が可能となる。ナノスケールのマイクロ構造を備える容量性誘電素子は、ハイブリッド演算モジュールを含む、いずれかのおよびすべてのマイクロエレクトロニクスアセンブリ中のプリント基板の任意の需要にとって代わるものである。したがって、単独のプリント基板を備えないハイブリッド演算モジュール、サーバ、およびサーバファームを請求することが本出願の望ましい態様である。
【００９１】
ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´３８５出願は、参照として本明細書に組み入れられているが、これはキャッシュメモリを削除し、ＦＯＲＴＨエンジンによって演算している最小限の命令セットコンピューティングを効率的に導入する手段を教示する。ＦＯＲＴＨエンジンは、データスタック、リターンスタック、レジスタおよびプログラムメモリを保持しているメモリにアクセスするための個別のバスを用いて合理化されたインタフェースにより、最小限の命令セットを使用し複雑性を大幅に減少させるＦＯＲＴＨコンピュータ言語に基づいて処理を行うアーキテクチャを有する。この機能によってＦＯＲＴＨエンジンは、単独のマイクロプロセッサクロックサイクルにて、これらのメモリ空間のすべてへと同時にアクセスすることが可能となる。ＦＯＲＴＨエンジンは、第２世代のスタックプロセッサとしても公知であるが、２，３００ＭＩＰＳ（１００万命令毎秒）を処理する間、こうしたプロセッサは１０００個の折り畳みのプロセッサトランジスタ数を削除可能である著しい電力効率を導入する。
【００９２】
キャッシュメモリの需要を削減する共振ゲートトランジスタ８を備える電力管理デバイス６の使用によって、大きいＦＯＲＴＨエンジンの電力効率が一般的な使用の場合のために再利用可能となる。この理由は、半導体担体４上に搭載されているまたは高速チップスタック２の内部に埋め込まれているプロセッサチップ１０６が、ＦＯＲＴＨエンジンとしてシステムが中断すると同時に、大きな動的メモリセットと直接相互作用することができるからである。コアプロセッサチップ１０６としてＦＯＲＴＨエンジンによって可能となるトランジスタ数において電圧降下は１／１，０００であり、この結果、数百ワットから、数百ミリワット数またはマイクロワット数までネットワークサーバ１０２の電力消費が低減する。これはマイクロプロセッサを作製するのに使用されている技術ノードによって変化する。
【００９３】
ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´２３４出願は、参照として本明細書に組み入れられているが、チップスタックのシステムクロック速度により、チップスタック内部に埋め込まれた任意の半導体ダイの最低速度のクロック速度である固有のクロック速度にて、最適に機能することを可能とする高速半導体チップスタック内部に受動回路を集積する手段を開示している。したがって、本発明の好ましい実施形態は、共振ゲートトランジスタ８を追加的に備える電力管理デバイス６によって有効とされたＦＯＲＴＨエンジン手段によって演算されている最小限の命令セットコンピューティングのために構成された、ハイブリッドコンピュータモジュール１および高速チップスタック２を更に備えるサーバ１０２を備えるサーバファーム１００または複数のサーバファーム１００を請求することである。この結果、こうした実施形態によりサーバファーム１００の電力消費が時間毎メガワット（ＭＷ／Ｈｒ）から、時間毎キロワット（ＫＷ／Ｈｒ）へと降下することが可能となる。電力消費に関するこうした大幅な省力は、モジュール１またはスタック２内部で最も遅い半導体ダイの固有のクロック速度にて最適に動作するハイブリッド演算モジュール１または高速チップスタック２の使用による先行技術由来の更なる特徴から得られ、大幅に見積もると数桁異なる規模にて処理速度を増大させる。
【００９４】
次に図２Ａ、図２Ｂ、図２Ｃを参照して、本出願の好ましい実施形態について説明する。これは、サーバ１０２、好ましくはサーバラック１１０中のスロットへ挿入されている複数のサーバ１０２を備えるサーバファーム１００であり、サーバラック１１０は積層されてサーバタワー１０４を形成し、このサーバタワー１０４はサーバタワー１０４の段１０８に構成されており、サーバまたは複数のサーバ１０２は、ハイブリッド演算モジュール１および更になお高速半導体チップスタック２を備えるハイブリッド演算モジュール１を更に備える。ハイブリッド演算モジュール１にとって、高速半導体チップスタック２の内部に埋め込まれたまたは高速半導体チップスタック２に搭載された半導体ダイ１０６のうち１つとして、スタックプロセッサまたはＦＯＲＴＨエンジンによって最小限の命令セットコンピューティングのために構成されていることは、本発明の追加の実施形態である。
【００９５】
ハイブリッド演算モジュール１の特徴は、ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´３８５出願によって教示されるように、キャッシュメモリを必要とすることがない一般目的の適用のために課される能力である。この特徴により、スタックマシンアーキテクチャといった更に単純な情報アーキテクチャへのリターンが可能となる。ＦＯＲＴＨエンジンとして構成されたマイクロプロセッサは、ミリワットまたはマイクロワットの消費（半導体ＩＣを製造するために使用されている技術ノードによって変化する）で、１０００単位でのＭＩＰＳ（１００万命令毎秒）を処理可能である。スタックマシンアーキテクチャは、反復アルゴリズムより５０％高い効率を有する再帰および深くネスト化されたループアルゴリズムをより効率的に処理する。スタックマシンプロセッサは、反復アルゴリズムの処理に関しては相当に少ない効率である（５０％）。ただし、これはより高いシステムクロック速度および並外れた電力効率を考慮しない場合には、先行技術に有利である多少の欠陥である。
【００９６】
マイクロプロセッサのクロック速度がメモリがデータおよび命令セットをシステムへと供給する速度を越える場合、キャッシュメモリおよび予測アルゴリズムを導入した。キャッシュメモリシステムは通常、後入先出法（ＬＩＦＯ）で動作し、プログラムスタック中のアイテムに単独でアクセスすることはできない。そのため、このシステムは反復アルゴリズムのみを使用する。こうした制約により、実際の再帰および深くネスト化されたループアルゴリズムの効率は演算情報アーキテクチャから取り去られており、再帰および深くネスト化されたループ計算を必要としているタスクによって、反復アルゴリズムとして再度書き込みしなければならなかった。キャッシュメモリの線形剛性という制約は、一般目的の環境に役立てるために必要となる、ほぼ確実な命令セットおよびデータの列であった予測アルゴリズムが割り出した内容に従って、マイクロプロセッサへとプログラムスタックを供給するための高度の予測アルゴリズムを必要とする。
【００９７】
予測アルゴリズムは１００％正確ではないがゆえに、キャッシュメモリの交換は大半のマイクロプロセッサの電力消費の主原因となる。スタックマシンの情報アーキテクチャは演算数向けに１つのプログラムスタック、オペレータ向けに第２のプログラムスタックを必要とするゆえに、こうしたより単純なアーキテクチャは、登場してきたキャッシュメモリとして置き換えられていた。したがって、ハイブリッド演算モジュールにとって本発明の好ましい実施形態は、キャッシュメモリシステムにほとんど依存せずにまたはまったく依存することなくメインメモリから直接プログラムスタックを呼び出すことである。サーバファーム１００にとって本発明の追加の実施形態は、スタックマシンアーキテクチャを用いて一部機能を管理するサーバを備えることおよび高速半導体チップスタック２を含むハイブリッド演算モジュール１を更に備えることである。これは、ＦＯＲＴＨエンジンまたはＦＯＲＴＨに類似する機能的容量内で動作する任意のコンピュータ言語またはマシン原語としての手段により、スタックマシンアーキテクチャを用いて動作する半導体ダイ１０６を追加で備える。
【００９８】
メモリストレージはまた、サーバファームにおいて電力を損失する別の原因である。したがって、メモリデバイスに由来する電力損失を減らす手段を開発することが望ましい。Ｘ−Ｐｏｉｎｔ（クロスポイント）メモリシステムは、メモリストレージ媒体を使用する不揮発性半導体メモリであり、電荷は動的ランダムアクセスメモリ（ＤＲＡＭ）を用いた場合の貯蔵された充電状態をリフレッシングするエネルギーを定期的に消費する電極の下に貯蔵されているため、メモリストレージ媒体の抵抗は、保存しているメモリのビットよりも印加電圧によって変化し得る。本発明の一実施形態は、Ｘ−Ｐｏｉｎｔ（クロスポイント）メモリシステムまたはビットを形成する電荷状態をリフレッシングするのに消費された電力および電荷状態としてビットをキャッシュメモリにクロッキングするのに費やされたエネルギーを除去するデバイス１３０である、少なくとも１つの半導体ダイ１０６を備えるハイブリッド演算モジュール１または高速チップスタック２を請求する。Ｘ−Ｐｏｉｎｔメモリシステムまたはデバイス１３０は、メモリ素子（読み出し電圧）にわたる電圧降下を読み出すことによってデータビットを読み出す。これにより、他のランダムアクセスメモリシステムよりも電力効率が更にずっと高い状態となる。本出願の別の好ましい実施形態は、電力管理デバイス６、好ましくは電力スイッチとしての共振ゲートトランジスタ８を組み込む電力管理デバイス６の使用を含み、このデバイスは、Ｘ−Ｐｏｉｎｔ（クロスポイント）メモリシステム１３０を形成する半導体ダイ６上の１つの特定のアドレス位置において、１つの抵抗素子に位置付けられた電圧を読み出すことでビットパルスを形成する。本出願の追加の好ましい実施形態は、電力管理デバイス６、好ましくは電力スイッチとしての共振ゲートトランジスタ８を組み込む電力管理デバイス６の使用を含み、この電力管理デバイス６が、Ｘ−Ｐｏｉｎｔ（クロスポイント）メモリシステム１３０内部の複数のメモリアドレスにわたる、複数列の抵抗素子にわたって位置付けられた電圧を読み出すことで複数のビットパルスを形成し、単独プロセッサのクロックサイクルの間、ビットストリングとして複数のビットパルスを同時に形成する。そのように構築されたビットストリングが、ワードまたは複数のワードのいずれかとして見なされていることは、本出願の更なる実施形態である。こうしたワードにとって、限定するわけではないがデータスタックバス、ターンスタックバス、レジスタバス、プログラムメモリバスを含み、半導体（プロセッサ）ダイ１０６からの単語の同時入力／出力を可能とする複数のバスインタフェースにわたって個別に向けられることもまた望ましい。
【００９９】
更には、抵抗素子は複数の異なるメモリ状態を備えることができるゆえに、単独のメモリアドレスは、メモリ密度を増加させ、かつ電力消費を減少させるため、データバイトまたは単独メモリアドレスにおけるワードを保存するのに使用され得る。したがって、サーバファーム１００にとっての本発明の好ましい実施形態は、サーバ１０２を備え、更に不揮発性Ｘ−Ｐｏｉｎｔ（クロスポイント）半導体メモリシステム１３０として機能する半導体ダイ１０６を更に含む、ハイブリッド演算モジュール１または高速半導体チップスタック２を備えることである。
【０１００】
ハイブリッド演算モジュール１を備える個別のサーバ１０２は、本質的にモデム回路カードのボリュームを備える。このボリュームのサイズを低減することにより、複数のサーバ１０２はサーバラック１１０内部に埋め込まれたハーネス１０９内でインタフェースとなることができる。複数のサーバ１０２を備えるこのサーバラック１１０は、従来のサーバラックにおけるスロットのボリュームを占めており、これにより複数のサーバ１０２はハーネス１１０へと挿入されることが可能となる。複数の個別サーバ１０２を実装されたサーバラック１１０は、サーバタワー１０４の内部のラックスロットへと挿入される。サーバタワー１０４は、サーバタワー１０４の列１０８へと組み入れられる。本出願の好ましい実施形態は、ハーネス１０９はサーバ１０２、サーバラック１１０、サーバタワー１０４、およびサーバファーム１００内部のサーバタワー１０４の列１０８内部のハイブリッド演算モジュール１間にて、光インタフェースを提供するように設計されており、電力管理デバイス６および共振ゲートトランジスタ８は、ハーネス１０９を用いて埋め込まれてよい。
【０１０１】
次に、図２Ａ、図３Ａ、図３Ｂ、図３Ｃ、図３Ｄ、図３Ｅ、図３Ｆ、図３Ｇを参照して一次電源２００、高電圧（≧６００ＶＤＣ）電池、または送配電網２０１からの電力を転送する際の電力管理効率を向上させる手段について説明する。送配電網は、最小限の損失で送電線により長距離を伝播して電力を変圧する発電昇圧器２０４を介し、ＡＣ電気を発電所２０２から直接移送する。発電昇圧器から生じる送電線２０６の電圧は、７６５ＫＶＡＣ、５００ＫＶＡＣ、３４５ＫＶＡＣ、２３０ＫＶＡＣ、または１３８ＫＶＡＣの間の範囲である。半導体加工またはデータセンタ／サーバファームといった用途で大量の電気を消費することで、送電需要家２０８として送電線から直接電力を引き込むことになる。これは典型的には１３８ＫＶＡＣまたは２３０ＫＶＡＣにて電力を引き込む。変電降圧器２１０は、２６ＫＶＡＣおよび６９ＫＶＡＣにて電力を引き込む副送電需要家２１２に直接供給するために用いられている。一次需要家２１４は、副送電需要家２１２から、１３ＫＶＡＣおよび４ＫＶＡＣ下流にて電力を引き込む。二次需要家２１６には、本来家族世帯が含まれ、一次需要家２１４から１２０ＶＡＣおよび２４０ＶＡＣ下流にて電力を引き込む。
【０１０２】
送配電網から様々な公益需要家２０８、２１０、２１４、２１６へと電力を送達する際の損失は、この電力を需要家２０８、２１０、２１４、２１６にとって最も有用な様式（ＡＣまたはＤＣモードでの特定の電圧）に調整する電力管理ステージに、本質的には由来している。損失は、複数の電力管理ステージを介して電力を通電する必要があるという点により複雑化している。したがって、電源２００から直接利用可能な電力を調整する高効率電力管理ステージ２６０を開発することが望ましい。電力管理ステージには通常、ＡＣ高電圧をＡＣ低電圧に変圧する（降圧）またはＡＣ低電圧をＡＣ高電圧に変圧する（昇圧）変圧器ステージを備える。電力管理ステージはまた、ＤＣ電圧をＡＣ電圧に再調整（昇圧または降圧）するインバータステージを備えてよい。電力管理ステージはまた、ＡＣ電圧をＤＣ電圧に転換して電池に充電させるインバータステージを備えてよい。電力管理ステージはまた、ＤＣ電圧／電流を異なるＤＣ電圧／電流に転換（昇圧または降圧）する、１つまたは複数のコンバータステージを備えてよい。本明細書において、高効率電力管理ステージ２６０は、こうした機能のいずれかを実行するが、任意の一次電源２００から引き込まれた電力を引き込み、かつサーバファーム１００内で使用されている任意のＡＣ電圧レベルまたはＤＣ電圧レベルに調整する場合には、１〜２つの電力管理ステージ２６０を使用してこれを行うことが理解されている。各高効率電力管理ステージ２６０は、９５％超の電力効率、好ましくは９８％超の電力効率を有するように設計されており、送配電網２０１から直接電力を取り出す場合には、実質的な電力損失の低減をもたらす。
【０１０３】
現在、一次電源２００から引き込まれた１２０ＶＡＣまたは６００ＶＡＣ電圧を、サーバ１０２における半導体チップ１０６に電力を供給する１ＶＤＣ電力レベルに降圧させるのに、３つのＤＣ電力管理ステージが必要とされている。モデム高効率ＤＣ−ＤＣ電力管理ステージは、９１％〜９３％の転換効率で動作する。複数のモデム電力管理ステージは１２０ＶＤＣを１ＶＤＣに変換するために必要とされており、７５％〜８０％の全体効率を有している。これは１２０ＶＡＣまたは６００ＶＤＣにて利用可能な２０〜２５％の電力を損失していることになる。著しく長いストリングまたは電力管理ステージを介して一次電源２００から直接変圧／反転／変換する場合、より高い損失が発生する。
【０１０４】
本出願の重要な一態様は、任意の一次電源２００からの電力の送達を管理する場合、電力管理ステージ２６０の数を１〜２つに最小化することでサーバファーム１００における電力損失を最小化することである。電力管理ステージ２６０は、１つまたは複数の高効率電力管理モジュール２１８を備え、一次電源２００から利用可能な電気を、サーバファーム１００によって消費されるいずれかの電圧（ＡＣまたはＤＣ）へと調整する。高効率電力管理ステージ２６０にて必要とされる電力管理ステージの数によって達成される低減は、電力効率を向上させるか、または高効率電力管理モジュール２１８においてその内部で使用されているすべての機能素子内部にて電力損失を最小化すること、および電力管理ステージ２６０内部で使用されているすべての変圧器コイル２２０の巻線２２４にわたって耐えることのできる差動電圧を最大化することで得られる。
【０１０５】
ほとんどすべての高効率電力管理モジュール２１８は、変圧器コイル２２０、単一のソリッドステート本体へと集積されている１つまたは複数の電力トランジスタ、レジスタおよびキャパシタを備える。一部のＤＣ−ＤＣコンバータおよびＡＣ−ＤＣコンバータ配列は、インダクタコイルを備える変圧器コイルにとって代わっている。透磁率（μ）は、磁界の存在下にて磁束密度を増幅させる材料の能力を量る基準である。透磁率（μ）はまた、磁気回路の磁気抵抗（Ｒ）に対して反比例している。磁束線が低透磁率の回路素子の周辺に向かうことから、磁気抵抗（Ｒ）は電気回路における電気抵抗と類似している。高導電性電気コンダクタがその本体内部に非常にわずかな電気エネルギーを貯蔵するのと同様に、高透磁率磁気材料はその本体内部に非常にわずかな磁気エネルギーを貯蔵する。同じように、電荷は優先して高比抵抗／低導電性導電パスまたは低比抵抗／高導電パスを経由しないのと同様に、磁束線は低透磁率／高磁気抵抗パスの周辺を外れ、高透磁率／低磁気抵抗パスを介して優先的に流れる。低導電性／高比抵抗誘電媒体がより多くの電気エネルギーを貯蔵するのと同様に、低透磁率／高磁気抵抗誘電媒体はより多くの磁気エネルギーを貯蔵する。
【０１０６】
材料の透磁率（μ）は、空き空間の透磁率（μｏ）および材料本体の相対透磁率（μＲ）の積である（μ＝μｏμＲ）。より高い磁束密度は、より高い相対透磁率（μＲ）を有する材料本体にて発生する。磁束密度（Ｂ）は、磁流の強さを表している。μＲ＝１００を有する材料本体における、単一のアンペア回数（Ａ／ｍ）によって発生する磁束密度は、これがμＲ＝１の相対透磁率を有する非磁性材料本体よりも１００倍大きくなる。より高い磁束密度であるＢは、インダクタコイルまたは変圧器コイル２２０内部にて、より大きい自己インダクタンス（Ｌ）を生じさせる。インダクタンスであるＬは、ヘンリーまたはジュール−アンペア−２（Ｊ／Ａ２）またはウェーバ−アンペア−１（Ｗｂ／Ａ）にて測定される。ここでウェーバとは、磁界強度Ｈの単位である１テスラ（Ｔ）を発生させるのに必要な１平方メートル（ｍ２）の領域内での磁束の密度のことであり、は、単一のアンペア（Ａ）が１メートルのパス長さを有する回転にわたって循環している（Ａ・ｍ１）場合に発生した磁界として測定される。
【０１０７】
したがって、ステージへの電流（アンペア）入力の単位につき、単一の電力管理ステージ２６０における最大エネルギー（ジュール）を変圧、反転、変換する最大透磁率（μ）を有する磁性コア材料２２２を備えることは、電力管理ステージ２６０内部の磁性素子にとって本出願の望ましい要素である。インダクタコイルまたは変圧器コイル２２０の磁性コア２２２内部では、より高い磁束密度およびより高い磁流は、インダクタコイルまたは変圧器コイルの物理寸法を減少させるより高いインダクタンスを発生させる。より小さい構成要素寸法は、高効率電力管理モジュール２１８内部にて導電性損失を減少させる。本発明の特定の実施形態は、２０以上の相対透磁率μＲ、好ましくは１００以上の相対透磁率μＲ、最も好ましくは４００以上の相対透磁率μＲを有する、高エネルギー密度のエレクトロセラミックス部材１２を備える磁性コア材料２２２を請求する。
【０１０８】
任意の電力管理ステージ内部の一次損失機構は、インダクタコイルおよび変圧器コイル内部で生成された磁性コア損失であり、近接損失および磁束ジャンプ損失は、インダクタコイルおよび変圧器コイルにて生成され、オン抵抗は電力トランジスタの接続部で生成され、抵抗損失は導電素子およびレジスタにて生成され、ならびに電力損失はキャパシタで生成される。電磁干渉（ＥＭＩ）により生じるスプリアスノイズはまた、電力管理ステージの動作効率にとって好ましくない。したがって、これらすべての損失機構および動作的な非効率性を最小化または無効化する手段が高効率電力管理モジュール２１８を形成するために必要となる。またこの手段は、電気システムにて使用されている他のすべての電力素子と同様、本出願にて請求されているサーバファーム１００の電力効率を向上させるための望ましい素子である。
【０１０９】
本明細書において参照として組み入れられているｄｅ  Ｒｏｃｈｅｍｏｎｔによる´７０８出願は、渦電流損失を相殺するため、磁性コア２２２内部に非晶質シリカ２２４の薄層（≦１μｍ）を埋め込むことによって、磁性コア材料２２２における電力損失を減少させる手段を教示する。渦電流は、ＵＨＦ周波数および上記周波数での周波数の切り換えにおいては、主要な損失機構である。非晶質シリカは、電磁的に無損失の工業材料であり、すべての工業材料の中で最高の誘電破壊電圧に対応している。したがって、埋め込まれた非晶質シリカ層２２５および高エネルギー密度エレクトロセラミックス部材１２を備える磁性コア材料２２２を備えることは高効率電力管理モジュール２１８にとって望ましい。より高い抵抗磁性材料は渦電流の生成が少ないゆえに、別の好ましい実施形態は、１０５Ωｃｍ以上の電気抵抗を有する、好ましくは１０８Ωｃｍ以上の電気抵抗率を有する高エネルギー密度エレクトロセラミックス部材１２を導入している。
【０１１０】
磁性コア材料２２２内部の好ましい高エネルギー密度エレクトロセラミックス部材１２は、２０ＭＨｚ未満の電磁場周波数を変調させる場合、フェライトエレクトロセラミックスを含む。磁性コア材料２２２内部の好ましい高エネルギー密度エレクトロセラミックス部材１２は、ＵＨＦ／ＶＨＦ周波数帯における電磁場周波数を変調させる場合、ヘキサ−フェライトエレクトロセラミックスを含む。磁性コア材料２２２内部の好ましい高エネルギー密度エレクトロセラミックス部材１２は、１ＧＨｚを超える電磁場周波数を変調させる場合、ガーネット、好ましくはシリカガーネットを含む。
【０１１１】
より高い比抵抗磁性コア材料２２２は、渦電流による損失を減少する別の手段である。ニッケル（Ｎｉ）、コバルト（Ｃｏ）、亜鉛（Ｚｎ）、銅（Ｃｕ）、チタン（Ｔｉ）およびクロム（Ｃｒ）といったいずれかの原子元素を含む磁性材料を使用する場合、より高い比抵抗が得られる。したがって、高効率電力管理ステージ２６０またはインダクタコイルもしくは変圧器コイル２２０内部の磁性コア材料２２２にとって、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、亜鉛（Ｚｎ）、銅（Ｃｕ）、チタン（Ｔｉ）およびクロム（Ｃｒ）を更に含む高エネルギー密度エレクトロセラミックス部材１２を含むことは本出願の望ましい一態様である。
【０１１２】
磁性コア材料２２２内部のヒステリシス損失を減少させることは、電力管理ステージ２６０内部のインダクタコイルおよび変圧器コイル２２０の効率を向上させる別の手段である。鉛（Ｐｂ）、ストロンチウム（Ｓｒ）、およびマグネシウム（Ｍｇ）といったいずれかの元素を備える磁性材料を使用する場合、より低いヒステリシス損失が得られる。したがって、高効率電力管理ステージ２６０またはインダクタコイルもしくは変圧器コイル２２０内部の磁性コア材料２２２にとって、鉛（Ｐｂ）、ストロンチウム（Ｓｒ）、およびマグネシウム（Ｍｇ）を更に含む高エネルギー密度エレクトロセラミックス部材１２を含むことは本出願の望ましい一態様である。
【０１１３】
ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´７０８出願は、磁性コア材料２２２の高エネルギー密度エレクトロセラミックス部材１２内部の磁束残留損失を最小化しながら、磁性透磁率を最適化する、エレクトロセラミックスの均一な粒径を注入する手段を教示する。残留損失は、２０ＭＨｚ超の変調周波数である磁性コア材料２２２においては支配的な損失機構である。したがって、高効率電力管理モジュール２１８にとって高エネルギー密度エレクトロセラミックス部材１２を備える磁性コア材料２２２を備えることが望ましく、好ましくはこれは、サイズ径が７μｍ以下の、均一な粒径分布であって、好ましくは５〜７μｍの範囲で均一な粒径を有するマイクロ構造を有する、１ＧＨｚ超の切換速度で高磁性透磁率（μＲ）を維持するシリコンガーネットエレクトロセラミックスである。
【０１１４】
ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´７０８出願は、インダクタコイルまたは変圧器コイル２２０中のコイル巻線２２４間でアーク放電を発生することなく、コイル巻線２２４間で、数百のＫＶ差動電圧を含む変圧器およびインダクタが、非常に大量の差動電圧降下を受けることを可能とする被覆非晶質シリカ誘電体２２６を用いてコイル巻線２２４を密閉する手段を教示する。電力管理ステージしたがって、高効率電力管理ステージ２６０にとって、そのコイル巻線２２４が被覆非晶質シリカ誘電体２２６で密閉されているインダクタコイルまたは変圧器コイル２２０を備えることが望ましい。
【０１１５】
ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´７０８出願は、コイル巻線２２４の中心に位置付けられている高硬度抑制部材２２８を備えたコイル巻線を付与する手段を教示する。高硬度抑制部材２２８は、１０５Ωｃｍ未満の抵抗率を有し、好ましくは１０７Ωｃｍ未満の抵抗率を有する低抵抗性導電素子２３０によって被覆されている。低比抵抗導電素子２３０は、０．５ｐｐｍ／℃である非晶質シリカのＣＴＥとほとんど一致しない高い熱膨張係数（ＣＴＥ≧１７ｐｐｍ／℃）を通常有する。変圧器コイル２２０が熱サイクルしている場合、ＣＴＥの不一致および非晶質シリカの脆弱性によって、この被覆非晶質シリカ２２６に亀裂を入れる内部の機械的応力を引き起こす。１ＧＰａ超の引っ張り強度および２ｐｐｍ／℃未満のＣＴＥ値、好ましくは非晶質シリカのＣＴＥに一致する０．５ｐｐｍ／℃のＣＴＥ値を有する高硬度抑制部材２２８は、被覆非晶質シリカ誘電体２２６および磁性コア材料２２２上の任意の熱誘起応力を軽減する。これは、展性導電素子２３０の膨張が抑制されているからである。
【０１１６】
インダクタコイルまたは変圧器コイル２２０は、高硬度抑制部材２２８に配置された機械応力および機械歪みのほとんどを有して熱サイクルされている際、より大きい機械平衡状態を維持している。したがって、コイル巻線２２４内部に高硬度抑制部材２２８を備えることは、高効率電力管理モジュール２１８にとって本出願の好ましい実施形態である。高硬度抑制部材２２８は、被覆非晶質シリカ誘電体２２６および磁性コア材料２２２の熱膨張係数と最適に一致する熱膨張係数を有するように選択されている。磁性コア材料２２２は、内部では埋め込まれた非晶質シリカ層２２５によって、および外部では被覆非晶質シリカ誘電体２２６によって機械的に抑制されている。本出願の更なる好ましい実施形態は、電力管理モジュール２１８である。高硬度抑制部材２２８は、熱排出管理を促進する巻線内部の熱管理要素、好ましくは熱電デバイス２８０を通じて管理を促進する巻線内部の熱管理素子として、０．５ｐｐｍ℃に近似するＧＴＥを有する低ＧＴＥセラミックまたはＭＡＸ相超硬セラミックとの積層された組合せである低ＧＴＥセラミックを含む。より好ましくは、ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´３０２出願にて教示されるように、熱電デバイス２８０は３Ｄ量子ガスを含む。
【０１１７】
ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´７０８出願は、開放電流パスに従う磁流によって生成されたＥＭＩから発生したスプリアス信号ノイズを最小化する環状インダクタコイルおよび環状変圧器コイル２２０を形成する手段を教示する。環状コイル構造内部の磁流（図３Ｂに示されている）は、閉鎖磁性パスに従う。この磁束線は変圧器コイル２２０の本体内部で完全に制約されている。閉鎖磁流パスは放出によりスプリアスノイズおよびＥＭＩを大幅に減少させる。したがって、本出願の好ましい実施形態は、環状形状を更に含むインダクタコイルまたは変圧器コイル２２４を備える高効率電力管理ステージ２６０または高効率電力管理モジュール２１８である。この磁流はコイル構造内部でそれ自身完全に終結する閉鎖磁性パスに従う。
【０１１８】
ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´７０８出願によって教示された本明細書の特定の利点は、インダクタコイルまたは変圧器コイル２２０周辺のコイル巻線２２４間に抑制物理空間を維持することで、近接損失および磁束ジャンプ損失を最小化する環状コイル巻線２２４の使用である。したがって、高効率電力管理ステージ２６０または高効率電力管理モジュール２１８にとって環状インダクタコイルまたは変圧器コイル２２０を備えることは本出願の好ましい実施形態である。この環状インダクタコイルまたは変圧器巻線２２４は、互いの間抑制的な空間を維持することで磁束ジャンプ損失および近接損失を低減する。
【０１１９】
ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´７０８出願は、環状変圧器２２０内部で昇圧／降圧変圧を実現するため、一連のコイル巻線と並列なコイル巻線を交互に重ねる環状変圧器コイル２２０を形成する手段を教示する。これらの環状変圧器２２０は、寄生ノイズをほとんど発生させることなく、高いカップリング効率を発生させる。したがって、交互に重ねられた一次巻線および二次巻線２２４が寄生ノイズを低減させ、変圧器の巻数比を実現するのに使用されている環状変圧器コイル２２０を含むことは、高効率電力管理ステージ２６０または高効率電力管理モジュール２１８にとって本出願の好ましい実施形態である。
【０１２０】
図３Ｂは、２０：１の昇圧変圧器構成を説明するものであり、二次コイル２３６は４０個のコイル巻線２２４を並列構成で備え、一次コイル２３８は単独の一次コイル巻線２３２を備える。この例では、すべての並列構成は連続した状態で構成された２つの巻線コイル２２４の並列配置２４０を備えており、各並列配置はポイントＢにてリングコンダクタ２４２に並列接続されている。連続した状態で構成された２つの巻線コイル２２４の並列配置により、効率的な巻線数であるＮｐ／Ｎｓを２に減らした二次電流が一様に分布する。２０：１の降圧変圧器構成は、二次コイル巻線２３４を変圧器２１０構造内部の一次コイル巻線２３２へと切り換えさせ得る。追加の好ましい実施形態は、連続した状態に構成された２つ以上の巻線コイル２２４の並列配置２４０を更に備える環状インダクタコイルまたは変圧器コイル２２０を備える、高効率電力管理ステージ２６０または高効率電力管理２１８である。各並列配置により、環状コイル周辺の弓状パスを踏襲しているリングコンダクタ２４２へと並列接続される。
【０１２１】
本出願の望ましい利点は、特に磁性コア材料が電力管理モジュール２１８の一部である場合に、磁性飽和を低減し、最適には磁気回路内部に磁気エネルギーを一般的に貯蔵する磁性コア材料２２２を形成することである。磁性飽和は、メートルあたりのアンペア（Ａ・ｍ−１）にて測定される磁界強度Ｈが、テスラ（Ｔ）にて測定される最大時速密度Ｂを発生させる場合、磁性コア材料２２２が過度の励磁状態になることである。図３Ｃ中の曲線２４５によって示されるように、磁性飽和２４６にて、コイル中を循環している高電流により生成された高い磁界強度Ｈの発生によって、より高い磁束密度Ｂの誘導が止まる。磁性飽和は、入力電流間の線形性を中断させ、磁気エネルギーを移送するか、または貯蔵する自己インダクタンス（Ｌ）の線形応答を削減する。
【０１２２】
別の望ましい利点は、磁性飽和に対する急激な転移を緩和すること、およびインダクタコイルまたは変圧器コイル２２０内部の励磁電流を最大化させることである。更に別の望ましい利点は、磁性コア材料と、エネルギー貯蔵または電力転移のために使用されるフライバック変圧器またはインダクタコイル２２０に使用されている、変圧器コイル２２０内部の二次巻線２３４間の磁気エネルギーカップリング効果を増大させることである。
【０１２３】
こうした利点は、従来のインダクタおよび変圧器コイル構造内に１つまたは複数の「空気ギャップ」を導入する手段によって達成される。より高いエネルギーおよびより高い磁界強度Ｈは、インダクタまたは変圧器コイル２２０内部に誘電性不連続部を導入することで生成され、低透磁率／高磁気抵抗媒体（空気といったもの）は磁性コア材料２２２内部に挿入される。磁性コア材料２２２内部のわずかな量の低透磁率媒体は、コア材料２２０の効率的透磁率を低下させる。それにより、磁性飽和が始まる前に、インダクタまたは変圧器コイル２２０内部で、より大量の磁界強度および磁気エネルギーを付与する更に高い駆動電流を許容している。「空気ギャップ」により引き起こされる磁性コアのより低い効率的透磁率により、曲線２４７に示されるように、磁性飽和が始まる前により高い電流がコイルに充電される。
【０１２４】
本出願のエネルギー発生の利点には、インダクタまたは変圧器コイル２２０内部で、磁束の生成を駆動するために使用されている最適な配置にて最大磁束密度を発生させることが含まれており、これは、（エネルギーを貯蔵する場合の）インダクタコイル２２０の任意の巻線および変圧器コイルの一次巻線２３２を含む。前述の巻線の下にあるこの磁性コア材料２２２は、高エネルギー密度エレクトロセラミックス部材１２において高い相対透磁率（μＲ）を含む。高エネルギー密度エレクトロセラミックス部材１２の位置付けを最大のものとすることで、インダクタコイルまたは変圧器コイル２２０内部でコイルの自己インダクタンスおよび強い磁流による指向性の流れを最適化する、高磁束密度の発生を促進する。したがって、本出願の望ましい一態様は、インダクタコイル２２０の１つまたは複数の巻線２２４の下および変圧器コイル２２０内部の２つ以上の一次コイル巻線２３２の下に、高エネルギー密度エレクトロセラミックス部材１２の最大量を挿入することでインダクタコイルまたは変圧器コイル２２０内部にて磁束の発生を最大化する。高エネルギー密度エレクトロセラミックス部材１２の占有量に対する最大量は、磁性コア材料２２２の横断領域および誘電性不連続部２３１、２３５間の磁性コア材料の長手方向長さ２４８にわたる量を含む。
【０１２５】
インダクタコイルまたは変圧器コイル２２０内部の高磁束密度および高い自己インダクタンス（Ｌ）を発生するために必要ではあるが、高い相対透磁率（μＲ）本体は、コイルの磁性コア材料２２２内に貯蔵された磁気エネルギーを制限する。スイッチング方式の電源にて使用されているインダクタコイルまたは変圧器コイル２２０内部のエネルギー貯蔵を最適化するための手段は、高効率電力管理ステージ２６０内部の電力を移送する効率を向上させるのに望ましい。
空気ギャップまたは非磁性誘電素子を磁性コア材料２２２の本体へと導入することで生成された、磁性コア材料２２２における誘電性不連続部は、それらのより低い相対透磁率（μＲ）およびより高い磁気抵抗（Ｒ）に起因する大量の磁気エネルギーを貯蔵する。空気ギャップをソリッドステートデバイス内部に導入することは可能ではない、または少なくとも非常に困難である。最適な代替物は、非常に低損失の非晶質シリカ誘電体２３１の連続量または非晶質シリカ誘電体部材２３３に分布されている少量を集積したものを挿入することで、誘電性不連続部を生成する。
【０１２６】
非晶質シリカ誘電体部材２３１は、非磁性であり（μＲ＝１、空気と同様）、ｔａｎδ〜１０−５（空き空間と同様）と同じ程度に低い損失正弦（ｔａｎδ）を有し、かつ極大誘電破壊電圧（最大１０，０００キロボルトｃｍ−１）を受けることができるため、非晶質シリカは、誘電性不連続部に取って代わった場合には空気よりも機能的に優れている。こうした性能値は、誘電性不連続部として空気を使用する場合には起こり得ない。
【０１２７】
したがって、本発明の好ましい実施形態は、エネルギー貯蔵インダクタまたは変圧器コイル２２０を更に備える高効率電力管理モジュール２１８および高効率電力管理ステージ２６０を備える、サーバファーム１００を請求する。この磁性コア材料２２２は、エネルギーを最大に保存するために設計されたインダクタコイル２２０の１つまたは複数の巻線２２４の真下にある、または電力の移送を最大とするもしくは高効率電力管理モジュール２１８のスイッチング方式の電源にてフライバック変圧器として使用されるために設計された、変圧器コイル２２０の１つまたは複数の二次コイル巻線２３４の下にある、磁性コア材料２２２内部に最適に位置付けられる非晶質シリカ誘電体２３１または非晶質シリカ誘電体２３３の分布されている少量を集積したものを更になお備える。
【０１２８】
変圧器コイル２２０の磁性コア材料２２２内部の最適なエネルギー貯蔵場所２４９Ａ、２４９Ｂは、変圧器の二次コイル巻線２３４またはエネルギー貯蔵インダクタコイル２２２に対する設計目標によって規定されている選ばれた巻線２２４に接近もしくはそのすぐ隣に近接している。最適な磁気エネルギー貯蔵場所２４９Ａ、２４９Ｂは、２０以上の相対透磁率、好ましくは４００以上の磁性透磁率（μ）を有する高エネルギー密度エレクトロセラミックス部材１２および非晶質シリカ誘電性不連続部２５０、２５２を備える。最適な磁気エネルギー貯蔵場所２４９Ａ、２４９Ｂの量は、その下に量が位置付けられている巻線２２４内部に配置された磁性コア材料２２２の横断領域にわたっている量および当該巻線２２４の幅を表している、磁性コア材料２２２の長手方向長さの１．２倍の長さを含む。代替的には、最適な磁気エネルギー貯蔵場所２４９Ｂの量は、その下に量が位置付けられている巻線２２４内部に配置された磁性コア材料２２２の横断領域にわたっている量および当該巻線２２４の幅２５２以下である磁性コア材料２２２の長手方向長さ２４９Ｂを含んでよい。
【０１２９】
最適にはインダクタまたは変圧器コイル２２０の巻線を通る高電流により、図３Ｃに定義された線形性２５３、２５５の範囲内で磁界強度Ｈの線が発生する。環状インダクタコイルおよび変圧器コイル２２０によって定義された閉鎖長手方向パス周辺を循環している発生した磁界強度Ｈの線は、均一な密度で磁性コア材料２２２の横断領域にわたって分布することになる。
【０１３０】
磁界強度Ｈの線によって発生した磁束密度Ｂは、高エネルギー密度エレクトロセラミックス部材１２の相対透磁率（μＲ）によって優勢となる。これは、こうした部材が、インダクタおよび変圧器コイル２２０の有効透磁率（μＲＥＩＴ）を決定する磁性コア材料２２２内部のわずかな量の大半を構成するからである。コイル内部の磁界強度Ｈの各線は、磁束密度Ｂ＝μＲＥＩＴ×Ｈを発生させる。これは高エネルギー密度エレクトロセラミックス部材１２にわたって均一にそれ自身を分布させるものである。ただし、最適な磁気エネルギー貯蔵場所２４９Ａ、２４９Ｂ内部では、非磁性非晶質シリカ誘電性不連続部２５０、２５２は、その本体内部で起磁力（ＭＭＦ）を低減し、逸脱している磁束線が集束する場合、極大磁束密度２５４、２５６の局部的な微小量に磁束線を押し出すことで磁気エネルギーを保存する。最適には誘電性不連続部は、近接巻線２２４、２３５内部の最大誘導カップリングを誘導させるため、こうした極大磁束密度２５４、２５６の量を安定化させる三次元パターニングアレイを含む。インダクタコイルおよび変圧器コイル２２０が逆サイクル動作し、極大磁束密度の量は均一な密度分布へと戻る場合、このより高い誘導カップリングによって、磁気エネルギー貯蔵場所２４９Ａ、２４９Ｂ内部に保存された磁気エネルギーが放出される。極大磁束密度の微小量は、二次巻線下の磁性コア材料の量の１／１０，０００〜その量の１／１０までの範囲でなくてはならない。
【０１３１】
したがって、エネルギー貯蔵インダクタコイルの選んだ巻線２２４およびフライバック変圧器内部の１つまたは複数の二次コイル巻線２３４のすぐ近くに近接した状態で、極大磁束密度２５４、２５６の局部的な量を生成するために、インダクタコイルまたは変圧器コイル２２０の磁性コア材料２２２内部に埋め込まれた、磁気エネルギー貯蔵場所２４９Ａ、２４９Ｂに優先的に配置することは本出願の好ましい実施形態であり、この最適な磁気エネルギー貯蔵場所は、２０以上の相対透磁率μＲ、好ましくは４００以上の相対透磁率μＲである透磁率（μ）および非晶質シリカ誘電性不連続部２５０、２５２を有する高エネルギー密度エレクトロセラミックス部材１２を備える。
【０１３２】
最適な磁気エネルギー貯蔵場所２４９Ａ、２４９Ｂの量にとって、その下に量が位置付けられている巻線２２４内部に配置された磁性コア材料２２２の横断領域にわたっている量および当該巻線２２４の幅を表している、磁性コア材料２２２の長手方向長さ２５１の１．２倍の長さを含むことは、本出願の追加の好ましい実施形態である。
【０１３３】
本出願の別の追加の好ましい実施形態では、最適な磁気エネルギー貯蔵場所２４９Ｂの量にとって、その下に量が位置付けられている巻線２２４内部に配置された磁性コア材料２２２の横断領域にわたっている量および当該巻線２２４の幅２５２以下である磁性コア材料２２２の長手方向長さを含むことである。
【０１３４】
誘電性不連続部２３１、２３３、２５０、２５２は、相対透磁率μＲ＝１を有し、磁束密度Ｂ＝Ｈを維持するように動作する。非晶質シリカ誘電性不連続部２３１、２３３、２５０、２５２から放出された逸脱している磁束線は、巻線２２４に渦電流損失を発生させる可能性がある弱電界を誘導する。環状インダクタコイルおよび変圧器コイル２２０は、閉鎖磁流を形成する。これは、巻線２２４の導電素子２２８内部にて渦電流損失を最小化することでスプリアスノイズを低減するための手段を提供する。
【０１３５】
環状コイル形状は、高効率電力管理モジュール２１８および高効率電力管理ステージ２６０の望ましい特徴である。
【０１３６】
本出願の別の好ましい実施形態は、μＲ＝１を有する非磁性材料２５７の被覆層を挿入することであり、好ましくは非晶質シリカ誘電体を備え、この被覆層は高エネルギー密度エレクトロセラミックス部材１２を備える磁性コア材料２２２の領域へと弱電界磁束線を転送するのに十分な厚さを有している。
【０１３７】
極大磁束密度２５４、２５６の局部化した量を含む高誘電密度エレクトロセラミックス部材１２は、非晶質シリカ誘電性不連続部２３１、２３３、２５０、２５２の三次元境界すべての周辺に好ましくは配置されており、当該局部的な量は、巻線２２４の導電素子２２８へと透過している弱電界を最小化するのに十分大きいという点が本明細書において理解される。
【０１３８】
ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´１９２および´０５４出願は、参照として本明細書に組み入れられており、最小の熱産生および電力損失で、大量の電流を任意の高い速度にて切り換えることができる共振ゲートトランジスタ２５８に関連した技術を教示する。共振ゲートトランジスタ２５８は、延長されたゲート幅（Ｗｇａｔｅ）および非常に短いゲート長さ（Ｌｇａｔｅ）を有するトランジスタゲート内部に共振インダクタンスを埋め込んでいる。共振しているゲートインダクタンスは、ゲートの静電容量が大きいために負ってしまう低周波数通過帯域といった特徴を相殺する。これにより、電力損失および熱発生を最小化させるために、トランジスタ接続部にて、大電流を微小なオン抵抗を有する高共振周波数で切り換えまたは変調させることが可能である。大電流を切り換える場合、トランジスタ損失を大幅に低減することに加え、システム切換損失もまた大幅に低減される。
【０１３９】
このほとんど損失のない高周波電流を変調することで、時間平均電流はより小さな電流パケットΔＩにおいてより高速で電力スイッチを通り抜けることができる。各電流パケットΔＩは、ゼロへと線形に減衰する急な電流スパイクを注入する。電力スイッチング損失は、以下の式：
ＰＬＯＳＳ＝（ΔＩ）２Ｒ      （１）
によって決定され、式中、Ｒはこのシステムにおける抵抗である。
【０１４０】
大電流は通常、大量回復を引き起こし、その大きなオン抵抗を理由とする高接続部損失を有しているトランジスタによって１０ＭＨｚの速度で切り換えられる。１０ＧＨｚの速度で切り換えを行う共振ゲートトランジスタの能力は、ΔＩを１／１，０００に低減し、同様の時間平均電流流れを得る。電力スイッチング損失であるＰＬＯＳＳは、これにより１／１，０００，０００に低減される。
【０１４１】
本出願の好ましい実施形態は、電力スイッチまたは完全集積ジャイレータ３００内部の素子としての共振ゲートトランジスタ２５８、インダクタコイルまたは変成器コイル２２０であって、好ましくは環状インダクタコイルまたは変圧器コイル２２０であり、任意選択的には最適なエネルギー貯蔵場所２４９Ａ、２４９Ｂ、高硬度抑制部材２２８を備える巻線２２４、ならびにこれらの巻線２２４間に印加された、６００ＶＡＣを超え、好ましくは１ＫＶＡＣを超え、より好ましくは５０ＫＶＡＣを超え、および更により好ましくは２５０ＫＶＡＣを超える差動電圧が降圧する場合、インダクタコイルまたは変圧器コイル２２０をアーク放電から電気的に絶縁する十分な厚さを有する被覆非晶質シリカ誘電体２２６を備える、磁性コア材料２２２内部の高エネルギー密度マイクロセラミック誘電部材１２を備えるインダクタコイルまたは変成器コイル２２０を備える、高効率電力管理モジュール２１８および高効率電力管理ステージ２６０を請求する。
【０１４２】
高効率電力管理ステージ２６０は、出力電圧を昇圧または降圧させるために、ＡＣ−ＡＣ、ＡＣ−ＤＣ、ＤＣ−ＡＣ、およびＤＣ−ＤＣといったすべての電力管理構成を満たすように設計されてよい。図３Ｆは、一次電源２００から、サーバファーム１００に供給するのに有益であるＡＣ電圧またはＤＣ電圧へと、ＡＣ電圧を降圧させるように設計された高効率電力管理外部入力ステージ２６０Ａを表す。高効率電力管理外部入力ステージ２６０Ａは、入力電力ブロック２６１、１つまたは複数の高効率電力管理モジュール２１８、内部電力バス２７６を備え、これは、電池、フライホイール、共振高エネルギー貯蔵デバイス、または電気エネルギーを貯蔵する他の手段を更に備えることができる、エネルギー貯蔵施設２７８を任意選択的には備えてよい。
【０１４３】
高効率電力管理外部入力ステージ２６０Ａは、好ましくは、以下にて詳細に記載されている完全集積ジャイレータ３００を備える電流リミッタ回路２７２を更に備える。電流リミッタ回路２７２は、１つまたは複数の高効率電力管理モジュール２１８へ入っていく入力電流２６８をモニターすることで電流の流れを低損失のＡＣ−ＡＣ変圧器ステージ２６２へと調整する、１つまたは複数の電力制御システム２６４とインタフェース接続されている。望ましい設計目標を実現するために複数の高効率電力管理モジュール２１８が必要とされる場合、入力電流は図３Ｆに表されるように並列に電気接続された状態で構成されている。
【０１４４】
電力制御システム２６４は、好ましくは超過速度にて、１つまたは複数の高効率電力管理モジュール２１８内部に組み込まれた共振ゲートトランジスタ２５８の１０倍以上の切換速度である切換速度にて電力を切り換えるように設計された、１つまたは複数の共振ゲートトランジスタ２５８を好ましくは備える。電力制御システム２６４はまた、１つまたは複数の完全集積ジャイレータ３００を備えてよい。
【０１４５】
電力制御システム２６４を備える１つまたは複数の共振ゲートトランジスタ２５８は、電流センサ２７０を介して入力電流２６８に対する変化を迅速にモニターするラダー回路２８２と電気的にインタフェース接続されている。電力制御システム２６４内部のラダー回路は、電流が高効率電力管理モジュール２１８またはサーバファーム１００内部に収容された電気機器に損傷を与えるであろうレベルまで上昇する前に、電流リミッタ回路２７２から外れてＡＣ−ＡＣ変圧器ステージ２６２まで流れているこれらの電流を減衰させる。電流リミッタ回路２７２は、ラダー回路２８２がパルスの最初のエッジまたは特定の上限を超過する電力スパイクを感知する場合、電力制御システム内で機能している共振ゲートトランジスタ２５８と同期している１つまたは複数の共振ゲートトランジスタ２５８を備え、一次電源２００から接地まで発されている超過電力を迅速に切り換える。
【０１４６】
高効率電力管理モジュール２１８から内部電力バス２７６までの並列出力電流２７４（ＡＣまたはＤＣ）は、コア内部電力をサーバファーム１００または一般施設に供給する。高効率電力管理モジュール２１８および入力電力ブロック２６１は、熱電デバイス２８０、好ましくは３Ｄ量子ガスを含む熱電デバイスを備える熱インタフェースを任意選択的に形成する。
【０１４７】
一次電源２００が、電力２９４を消費する任意の他の施設として上記にて一括で言及されている、送電線２０８、変電所２１２および一次需要家２１４の目的にかなう送配電網２０１の要素から電力を引き込む場合、高効率電力管理外部入力ステージ２６０Ａ内部の高効率電力管理モジュール２１８は、ＡＣ−ＤＣインバータまたは理想的なＡＣ−ＡＣ変圧器を降圧させるものとして機能するよう設計されてよい。一次電源２００が、送配電網２０１の二次需要家２１６の送電線から電力を引き込む場合、高効率電力管理外部入力ステージ２６０Ａ内部の高効率電力管理モジュール２１８は、ＡＣ−ＤＣインバータまたは理想的なＡＣ−ＡＣ変圧器を昇圧させるものとして機能するように設計されてよい。
【０１４８】
高効率電力管理外部入力ステージ２６０Ａ内部のすべての高効率電力管理モジュール２１８が、人間の健康状態に対して危害があり、危害がないにしても「汚染電気」としても公知である不適切な周波数にて動作するＤＣ−ＡＣまたはＡＣ−ＤＣインバータおよびＤＣ−ＤＣコンバータ中のスイッチング方式の電源によって、送配電網へと送られる相および振幅の振動を変調させるスプリアス信号のために設計されていることは、本出願の特定の目的である。この健康問題は、ＡＣ−ＡＣ変圧器をフィルタリングするように動作するように設計された高効率電力管理モジュール２１８内部の共振ゲートトランジスタ２５８を調整することで解決する。該共振ゲートトランジスタ２５８は、人間の健康状態に対して危害がなく、汚染電気をＡＣ出力電圧から選別する最適な周波数にて電力を切り換える。
【０１４９】
本出願の好ましい実施形態は、送電線需要家２０８、副送電線需要家２１２、または一次需要家２１４の目的にかなう送配電網電圧を含む一次電源２００からのＡＣ電圧を降圧するように設計された、高効率電力管理外部入力ステージ２６０Ａを含む。入力電力ブロック２６１および高効率電力管理モジュール２１８は、ＡＣ電圧またはＤＣ電圧として出力電力を降圧するように設計されている。
【０１５０】
本出願の追加の好ましい実施形態は、二次需要家の目的にかなう送配電網２０１の電圧を含む供給一次電源２００からのＡＣ電圧を昇圧するように設計された、高効率電力管理外部入力ステージ２６０Ａを含む。
【０１５１】
図３Ｇは、電力バス２７６から引き込まれ、サーバファーム１００または需要家施設または６００ＶＤＣ、８００ＶＤＣ、もしくは他の高い他の電池電圧といったＤＣ電圧を含む一次電源２００へとＤＣ電圧を降圧させるように設計された、高効率電力管理内部入力ステージ２６０Ｂを表す。この例では、ＤＣ電力２７６、２００は高効率電力管理内部入力ステート２６０Ｂの電力制御システム２６４へと入力される。電力制御システム２６４は、電流リミッタ２７２、共振ゲートトランジスタ２５８、完全集積ジャイレータ３００、およびラダー回路２８２、入力電流２６８の振幅における変化をモニターする電流センサ２７０を備える。電力制御システム２６４は、好ましくは３Ｄ量子ガスを含む熱電デバイス２８０である、熱電デバイス２８０を任意選択的に備えてよい。
【０１５２】
この例では、高効率電力管理内部入力ステージ２６０Ｂは、電力バス２７６内部からサーバファーム１００または需要家施設へと引き込まれたＤＣ電圧を降圧させるように設計され、またはこれがＤＣ電圧源を備える一次電源２００からの電力が供給される場合、高効率電力管理モジュール２１８は、１ＶＤＣである２８４Ａ、５ＶＤＣである２８４Ｂ、および１２ＶＤＣである２８４Ｃ、またはサーバファーム１００または任意の他の施設に対して価値のある他のＤＣ電圧といった様々な電圧で、ＤＣ電力２８８をＤＣ電力バス２８４Ａ、２８４Ｂ、２８４Ｃへと給電するＤＣ−ＤＣコンバータ２１８Ａ、２１８Ｂ、２１８Ｃを備える。
【０１５３】
この別の例では、高効率電力管理内部入力ステージ２６０Ｂは、電力バス２７６内部からサーバファーム１００または需要家施設へと引き込まれたＤＣ電圧を降圧または昇圧させるように設計され、またはＤＣ電圧源を備える一次電源２００からの電力を様々なＡＣ電圧にて所望のＡＣ出力電力に供給される場合、高効率電力管理モジュール２１８は、１１０ＶＡＣである２８６Ａ、２２０ＶＡＣである２８６Ｂ、および４０８ＶＡＣである２８６Ｃ、またはサーバファーム１００または他の施設に対して価値のある任意の他のＡＣ電圧といった様々な電圧で、複数のＡＣ並列電流２９０をＡＣ電力バス２８６Ａ、２８６Ｂ、２８６Ｃへと給電するＤＣ−ＡＣインバータ２１８Ｄ、２１８Ｅ、２１８Ｆを備える。
【０１５４】
代替的には、単独ＡＣ電力バス（２８６Ａ、２８６Ｂ、２８６Ｃのうちいずれかであり、図３Ｇには２８６Ａが表されている）は、ＡＣ電力を昇圧または降圧する追加の低損失変圧器２９２を、他のＡＣ電力バス（図３Ｇには２８６Ｂ、２８６Ｃが表されている）へと給電するのに使用してよい。ＡＣ電力バス２８６Ａ、２８６Ｂ、２８６Ｃは低損失中空導波管構造を備えてよい。
【０１５５】
本発明の特定の目標は、送配電網２０１から引き込まれた電力を、サーバファーム１００または電力を消費し、かつ３つの高電力効率電力管理ステージ２６０Ａ、２６０Ｂを使用、好ましくは、送配電網２０１とサーバファーム１００内の任意の内部ＡＣ電力バスまたはＤＣ電力バス２７６、２８４Ａ、２８４Ｂ、２８４Ｃ、２８６Ａ、２８６Ｂ、２８６Ｃまたは電力を消費する他の施設との間の２つの高電力効率電力管理ステージ２６０Ａ、２６０Ｂのみを使用する、任意の他の施設へと送達する電力管理システム２９５である。
【０１５６】
本出願の追加の特定の目標は、３つの電力管理ステージ２６０、２６０Ａ、２６０Ｂを備え、好ましくは電力管理ステージ２６０、２６０Ａ、２６０Ｂの２つのみを備え、一次電源２００から、サーバファーム１００内の任意の内部ＡＣ電力バスまたはＤＣ電力バス２７６、２８４Ａ、２８４Ｂ、２８４Ｃ、２８４６、２８６Ｂ、２８６Ｃへと送達している、発生した電力損失を、９５％以上、好ましくは９８％以上の電力効率を有する電力管理ステージ２６０を使用することで、１０％、好ましくは５％低減させるための電力管理システム２９５である。
【０１５７】
次に、図４Ａ、図４Ｂ、図４Ｃ、図４Ｄ、図４Ｅ、図４Ｆ、４Ｇ、４Ｈ、４Ｉを参照して、完全集積ジャイレータ３００に関する様々な実施形態を説明する。
【０１５８】
ジャイレータ３０１は、ポート１  ３０７上の電圧Ｖ１と、ポート２  ３１７上の電流ｉ２、またはポート１  ３０７上の電流ｉ１とポート２  ３１７上の電圧Ｖ２とをクロスカップリングする、受動、線形、無損失の２つのポートの電気ネットワーク素子３２４である。瞬時電流（ｉ１、ｉ２）および瞬時電圧（Ｖ１、Ｖ２）は、
Ｖ２＝Ｒｊ１    Ｖ１＝−Ｒｊ２    （２）
式中、Ｒはジャイレータ３０１の回転抵抗である。回路トポロジーは、ジャイレータ３０１の回転抵抗Ｒを調整するために使用されており、数十Ω〜数百ＫΩの範囲であるようにすることができる。
【０１５９】
ジャイレータ３０１は、能動トランジスタ３０２、オペアンプ３０６および１つまたは複数のレジスタ３０３ならびに１つまたは複数のインダクタ３０４またはキャパシタ３０５によるフィードバックによって構築されている。ジャイレータ３０１は、電気構成要素またはネットワーク回路の電流−電圧特徴の電流−電圧特徴を反転させる。線形構成要素と共に、キャパシタ３０５を備えるジャイレータ３０１は、インダクタ３０４のように挙動し（インダクタ３０４をまねる）、インダクタ３０４を備える場合には、ジャイレータ３０１はキャパシタ３０５のように挙動する。同様に、ジャイレータ３０２が一連のＬＣネットワークフィルタを備える場合、これは並列ＬＣネットワークフィルタのように機能する。また、この逆の場合もある。疑似インダクタ３２０として機能するジャイレータ３０１は、オペアンプ３０６、レジスタ３０３、およびキャパシタ３０４を備える。
【０１６０】
疑似インダクタンスおよび疑似インダクタ３２０として機能し、マイクロヘンリー（μＨ）の範囲から、メガヘンリー（ＭＨ）の範囲までの範囲である誘導応答を生成するジャイレータ３０１の抵抗は、物理インダクタの抵抗よりもはるかに大きい。その一方で物理インダクタはヘンリー（１０Ｈ）の数十倍に限られている。物理インダクタの寄生配列抵抗は、マイクロオーム（μΩ）の数百倍から、低キロΩ（ＫΩ）の範囲である。より幅広いこの動的範囲により、理想的な変圧器３２２と同一の電圧−電圧のクロスカップリングを生成する疑似インダクタ３２０として機能する２つのジャイレータ３０１を縦続接続することによって、無損失理想的な変圧器３２２として機能するジャイレータ３０１が理論的に実現する。ジャイレータ３０１は、エネルギーは何ら保存せず、エネルギー貯蔵インダクタコイルまたはフライバック変圧器コイル２２０を必要とするスイッチング方式の高電圧電力管理システム２９５においては代替品として使用することはできない。
【０１６１】
現行のジャイレータ３０１は、理想的な変圧器３２２の理論的な潜在能力以下で良好に動作する。最新のジャイレータ３０１に関する重大な性能限界は、オペアンプ回路３１８中のトランジスタ素子３０２のゲイン帯域幅に対する制限である。これは、より高い切換速度にて発生する熱およびトランジスタゲートによって受ける許容可能な電力レベル（降圧）を超える。したがって、本出願の望ましい態様は、より高い帯域幅を有し、理想的で、高い電力負荷にて無損失変圧器として機能する、完全集積ジャイレータ３００である。トランジスタの遷移周波数ｆｒ（電流ゲイン帯域幅積）を増加させ、および電力効率を向上させる方法および実施形態は、完全集積ジャイレータ３００を用いた理想的な変圧器の性能に到達させるのに望ましい。
【０１６２】
先行技術のオペアンプ３１８にて使用されている能動トランジスタは、標準的な電界効果トランジスタ（ＦＥＴ）または接続電界効果トランジスタ（ＪＦＥＴ）を含む。これらのトランジスタは、より高い帯域幅に限定する高周波数カットオフを有する、キャパシタ弁として効果的に機能する。上記の通り、ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´４８９出願／´５３２出願に教示されている共振ゲートトランジスタ２５８は、インダクタ素子（および他の受動回路素子）をトランジスタゲート内部に埋め込み、この素子を共振させ、かつ先行技術のすべてにおいて一般的である、遍在するキャパシタトポロジーを用いて達成可能な周波数よりも非常に高い周波数で、大電流を切り換えさせる。
【０１６３】
共振ゲートトランジスタ２５８によって利用可能である、教示されている延長されたトランジスタゲート幅は、単純なキャパシタフィルタトポロジーを用いて得られるトランジスタ遷移周波数ｆｒを超えて更にゲインを増大させるため、低電流密度にておよびほぼ微小のオン抵抗にて、極大の静電容量を蓄え、かつ極大のゲイン増大電流を切り換えることが可能である。トランジスタゲート内部への追加の受動素子の導入は、高周波数のカットオフを伴う単一の容量性フィルタからのゲートの周波数帯域幅を、より広範な動的範囲を追加したネットワークフィルタのものに変えるために使用され、単独のＦＥＴまたはＪＦＥＴを用いて利用可能なより高い周波数の範囲以上にゲイン帯域幅積を増大させる。更には、ゲートとソース電極間に高抵抗素子を埋め込む共振ゲートトランジスタ能力により、大きな降圧によってこの共振ゲートトランジスタ２５８を切り換えた状態とすることができ、こうすることでモデムオペアンプの大幅な制約を取り除く。
【０１６４】
したがって、少なくとも１つのトランジスタ素子３０２、好ましくは共振ゲートトランジスタ２５８を有するオペアンプ回路３１８内部のすべてのトランジスタ素子を取り替えることは、本発明の特定の実施形態である。
【０１６５】
先行技術の下で構成されたジャイレータ３０１は、プリント基板３２６上に搭載された他の回路素子３０３、３０４または３０５を有するオペアンプ回路３１８とインタフェース接続して機能させる８個のピン（３０９、３１０、３１１、３１２、３１３、３１４、３１５、３１６）パッケージオペアンプ３０６からなる。
【０１６６】
ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´２３４出願は、表面搭載受動素子３０３、３０４、３０５を作製するために使用されている商品材料およびプリント基板３２６が、周波数成分を歪ませる緩速な分極応答を有し、２．５ＧＨｚを超える周波数における可読信号を制限することを教示する。
【０１６７】
ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´２３４出願は、高速チップスタック２および受動回路素子を備え、重大な性能公差に対応するウェーハスケールにて集積可能である、高エネルギー密度エレクトロセラミックス部材１２を更に備えるハイブリッドモジュール１を製造する手段を更に教示する。
【０１６８】
ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´２３４出願は、ウェーハスケールにて積層されたキャパシタ３０５が、均一なマイクロ構造を有する高エネルギー密度エレクトロセラミックス部材１２を有し、このうち、すべての粒子は均一な化学特性および５０ｎｍ径未満の均一な粒径を有し、この粒子はフェムト秒時間スケールにて分極および脱分極し、これによりトランジスタのクロック速度をＧＨｚ周波数からＴＨｚ定義域へと切り換えることができることを追加的に教示する。
【０１６９】
ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´２３４出願は、高速回路における追加の制限を負うスタブ長さを最小化するため、高速チップ半導体スタックでのビアにて、またはそのビア近くで、受動回路を埋め込む手段を更に教示する。
【０１７０】
したがって本出願の好ましい実施形態は、任意のジャイレータおよびすべてのジャイレータの実施形態が同様に請求されているが、完全集積ジャイレータ３００、好ましくは無損失変圧器３５０を請求する。これらは半導体の高速スタック３５２を含むが、この高速スタック３５２は、半導体チップのスタックアセンブリ３５４Ａまたは半導体ウェーハ３５６Ｂのスタックアセンブリであり得る。１つまたは複数の半導体チップ３５４Ａまたはウェーハ３５６Ａは、オペアンプ回路３１８を形成するために必要とされている変圧器素子３０２を備え、当該トランジスタ素子３０２の少なくとも１つ、好ましくは当該トランジスタ素子３０２のすべては、共振ゲートトランジスタ２５８である。
【０１７１】
本出願の追加の好ましい実施形態は、任意のジャイレータおよびすべてのジャイレータ３００の実施形態が同様に請求されているが、完全集積ジャイレータ３００、好ましくは無損失変圧器３２２を請求する。これらは半導体の高速スタック３５２を含むが、この高速スタック３５２は、スタックされた半導体チップ３５４またはスタック半導体ウェーハの実施形態３５６であり得る。１つまたは複数の半導体インターポーザチップ３５４Ｂまたはウェーハ３５６Ｂは、オペアンプ回路３１８を形成するために必要とされる受動回路素子３０３、３０４、３０５のすべてを備え、完全集積ジャイレータ回路３００を形成するのに必要とされるこれらの追加的な受動回路素子３０３、３０４、３０５は、該半導体インターポーザチップ３５４Ｂまたはウェーハ３５６Ｂ内部の積層素子として集積される。
【０１７２】
更なる別の実施形態は、半導体の高速スタック３５２を請求し、この高速スタック３５２は、その内部に１つまたは複数のジャイレータ３００を備えている。半導体の高速スタック３５２内では、ビア電気インタフェース受動回路素子３０３、３０４、３０５は、オペアンプ回路３１８を形成するために必要とされているトランジスタ素子３０２と結合している、接合された内部主要表面インタフェース３６０を介して、半導体インターポーザチップ３５４Ｂまたはウェーハ３５６Ｂ上に積層およびその内部に集積され、当該トランジスタ素子３０２のうち少なくとも１つ、好ましくは当該トランジスタ素子３０２のすべてが、半導体チップ３５４Ａまたは半導体ウェーハ３５６Ａでは共振ゲートトランジスタ２５８である。
【０１７３】
別の実施形態は、半導体の高速スタック３５２を備える完全集積ジャイレータ３００を請求し、入力／出力電極３６２Ａが半導体のスタック３２５Ａの一方の主要外部表面３６３上に位置付けられ、半導体のスタック３２５の入力／出力電極３６２Ｂが対向する主要表面３６４に位置付けられている。
【０１７４】
更なる別の実施形態は、完全集積ジャイレータ３００の縦続接続スタック３６６を請求し、第１のジャイレータ３００Ａの主要表面上の出力電極３６２Ｂは、第２のジャイレータ３００Ｂの主要表面上の入力電極３６２Ａに接合されている。
【０１７５】
別の実施形態は、完全集積ジャイレータ３００の複数の縦続接続スタック３６６を更に備える、完全集積ジャイレータ３００の縦続接続スタック３６６を請求する。
【０１７６】
更なる別の実施形態は、無損失変圧器３２２として動作する、完全集積ジャイレータ３００の縦続接続スタック３６６を請求する。
【０１７７】
別の実施形態は、ネットワークフィルタ３２０を反転させる完全集積ジャイレータ３００を請求する。
【０１７８】
更なる別の実施形態は、変圧器３２２およびネットワークフィルタ３２０として直列で動作し、かつ複雑回路を共に形成する、１つまたは複数の完全集積ジャイレータ３００を備える縦続接続スタック３６６を請求する。
【０１７９】
更なる別の実施形態は完全集積ジャイレータ３００を請求し、受動回路素子３０３、３０４、３０５は、重大な性能公差を満たす高エネルギー密度エレクトロセラミックス部材１２を備える。
【０１８０】
別の実施形態は完全集積ジャイレータ３００を請求し、共振ゲートトランジスタ２５８は、高電力スイッチング用途のゲートとソース電極間にて、１ＫΩ超、好ましくは１ＭΩ超の抵抗を付与する高抵抗性レジスタ素子を備える。
【０１８１】
更に別の実施形態は完全集積ジャイレータ３００を請求し、共振ゲートトランジスタ２５８は、完全集積ジャイレータ３００または完全集積ジャイレータ３００の縦続接続スタック３６６の機能のため、共振ゲートトランジスタ２５８のゲイン帯域幅を最適化する、幅広い周波数帯にわたって、または特定の周波数帯にて共振を誘導する、ゲート電極内部に集積された複数の受動素子３０３、３０４、３０５を備える。
【０１８２】
別の実施形態は完全集積ジャイレータ３００を請求し、半導体インターポーザチップ３５４Ｂまたはウェーハ３５６Ｂ内部に上に積層およびその内部に集積された、積層された受動回路素子３０３、３０４、３０５は、ビアに接近もしくはそのすぐ隣に近接して配置されている。
【０１８３】
理想的な無損失変圧器は、並列に構成されている完全集積ジャイレータ３００の縦続接続スタック３６６の並列アレイ３７０を備える。
【０１８４】
次に、図５Ａ、図５Ｂを参照して、地域サーバファームネットワーク４００またはサーバファーム１００を含むグローバルネットワーク４０２を説明する。地域サーバファームネットワーク４００は、ワイヤレス伝送リンク４０４または光ファイバー伝送線４０６を介して、またはワイヤレス伝送リンク４０４と光ファイバー伝送路４０６の組合せを介して、互いにデジタル通信またはアナログ通信した状態である、複数のサーバファーム１００を含む。地域サーバファームネットワーク４００の好ましい実施形態は、地域ネットワーク内のサーバファーム間で伝送速度を加速させる上で欠かせないすべてのタスクのために、ハイブリッド演算モジュール１および高速半導体チップスタック２を備えるワイヤレスネットワークノード４０８および／または光ファイバーネットワークノード４１０にて、ルーティングシステムおよびリレーシステムとして機能しているマイクロエレクトロニクスハードウェアを備える。
【０１８５】
電力スイッチングにおいて、上にて述べられるように共振ゲートトランジスタによって利用可能である、より高いゲイン帯域幅は、通信を向上させるという点で有用性も有している。したがって、本出願の特定の実施形態は、通信ネットワークノード４１４（ワイヤレス４０８、衛星４１０、および光４１２）を請求する。この通信ハードウェアは、共振ゲートトランジスタ２５８、および高速チップスタックおよび容量性受動素子１０を更に備える信号調整デバイスを備える。
【０１８６】
上で参照したように、プリント基板および個々の受動回路素子にて使用されている商品材料は、高速デジタルパルスを形成するのに必要な高周波数信号パルスを歪ませる。ｄｅ  ＲｏｃｈｅｍｏｎｔおよびＫｏｖａｃｓによる´８１４出願にて教示されているように、ナノスケールのマイクロ構造を有するエレクトロセラミックス誘電部材１２は、それらの温度変化について安定している公正な性能を維持し、より高い信号保全性を発生させる。この信号保全性により、通信ネットワークノード４１４にて通信帯域幅が向上する。
【０１８７】
ｄｅ  Ｒｏｃｈｅｍｏｎｔによる´２３４出願は、軌道の変形がこうした材料からの分極応答に寄与している唯一の電荷変位機構であり、このことにより、信号を調整してフェムト秒（１０−１５秒）時間スケールに低下させる相に移ることから、ナノスケールのマイクロ構造を有するエレクトロセラミックス部材１２によってより広範な信号帯域幅が実現することを教示する。一方、先行技術構成にて使用されている商品材料は、２．５ＧＨｚ〜３．４ＧＨｚ超で動作している信号を歪ませる。
【０１８８】
したがって、本出願の追加の実施形態は、マイクロエレクトロニクスハードウェアおよびナノスケールのマイクロ構造を有する容量性誘電材料を備える通信ネットワークノードにおける、信号変調システムを請求する。
【０１８９】
電力効率の向上は、本出願の別の望ましい要素である。したがって、ＦＯＲＴＨエンジン、抵抗性素子Ｘ−Ｐｏｉｎｔ（クロスポイント）メモリを更に備え、キャッシュメモリを使用しないハイブリッド演算システムを含むネットワークノード中の通信ネットワークは、本出願の明確な利点である。
【０１９０】
本出願の別の利点は、電力管理損失を低減することである。ＶＤＤ調整器は多くの場合、ＡＣ信号包絡線を調整する場合、ＤＣ電力損失を低減させるために使用される。ただし、商品材料によって引き起こされる同じ高周波数の歪みに見舞われる。したがって、共振ゲートトランジスタ２５８、環状インダクタおよび変圧器コイル２０８、および相の歪みを最小化する、ナノスケールのマイクロ構造を有するエレクトロセラミックス誘電部材１２ＶＤＤ調整器を更に備える通信は、望ましい利点である。
【０１９１】
追加の利点には、無損失変圧器として機能している完全集積ジャイレータを備える電力管理システムが挙げられる。
【０１９２】
グローバルサーバファームネットワーク４０２は、衛星ワイヤレスリンク４１２、または大半の場合には大洋横断ケーブルである光ファイバー伝送路４０６を大半の場合に含むワイヤレス伝送リンク４０４を介して、またはワイヤレス伝送リンク４０４と光ファイバー伝送路４０６の組合せを介して、互いにデジタル通信している複数の地域サーバファームネットワーク４００を含む。グローバルサーバファームネットワーク４０２の好ましい実施形態は、地域ネットワークにおけるサーバファーム間の伝送速度を加速させるのに重要であるタスクすべてのためにハイブリッド演算モジュール１および高速半導体チップスタック２を含む、ワイヤレスネットワークノード４０８および／または光ファイバーネットワークノード４１０を含む、ルーティングシステムおよびリレーシステムとして機能しているマイクロエレクトロニクスハードウェアを含む。
【先行技術文献】
【特許文献】
【０１９３】
【特許文献１】米国特許第７，４０５，６９８号明細書
【特許文献２】米国特許第８，７１５，８３９号明細書
【特許文献３】米国特許出願第１３／２１６，１９２号明細書
【図１Ａ】
2021523557.tif 000003
【図１Ｂ】
2021523557.tif 000004
【図２Ａ】
2021523557.tif 000005
【図２Ｂ】
2021523557.tif 000006
【図２Ｃ】
2021523557.tif 000007
【図３Ａ】
2021523557.tif 000008
【図３Ｂ】
2021523557.tif 000009
【図３Ｃ】
2021523557.tif 000010
【図３Ｄ】
2021523557.tif 000011
【図３Ｅ】
2021523557.tif 000012
【図３Ｆ】
2021523557.tif 000013
【図３Ｇ】
2021523557.tif 000014
【図４Ａ】
2021523557.tif 000015
【図４Ｂ】
2021523557.tif 000016
【図４Ｃ】
2021523557.tif 000017
【図４Ｄ】
2021523557.tif 000018
【図４Ｅ】
2021523557.tif 000019
【図４Ｆ】
2021523557.tif 000020
【図４Ｇ】
2021523557.tif 000021
【図４Ｈ】
2021523557.tif 000022
【図４Ｉ】
2021523557.tif 000023
【図５】
2021523557.tif 000024
【国際調査報告】
2021523557.tif 000025
2021523557.tif 000026
2021523557.tif 000027