(57)【要約】本開示は、メモリ検知のための電荷分離用の装置、方法、及びシステムを含む。一実施形態は、メモリセルに検知電圧を印加すること、及び検知電圧が特定の基準時間の前にメモリセルに印加される間にメモリセルにより放電される電荷の量と、検知電圧が特定の基準時間の後にメモリセルに印加されている間にメモリセルにより放電される電荷の量との比較に少なくとも部分的に基づいて、メモリセルのデータ状態を判定することを含む。
2021507444.tif 000002
【特許請求の範囲】
【請求項１】
メモリを動作させる方法であって、
メモリセルに検知電圧を印加することと、
前記メモリセルのデータ状態を、
前記検知電圧が特定の基準時間の前に前記メモリセルに印加されている間に前記メモリセルにより放電される電荷の量と、
前記検知電圧が前記特定の基準時間の後に前記メモリセルに印加されている間に前記メモリセルにより放電される電荷の量と
の比較に少なくとも部分的に基づいて判定することと、
を含む、前記方法。
【請求項２】
前記特定の基準時間が、前記メモリセルが特定のデータ状態にある場合、前記検知電圧が前記メモリセルに印加されている間に前記メモリセルの強誘電体材料の分極状態の変化が発生する時間に相当する、請求項１に記載の方法。
【請求項３】
前記方法が、
前記比較が、前記特定の基準時間の前に前記メモリセルにより放電される前記電荷の量が、前記特定の基準時間の後に前記メモリセルにより放電される前記電荷の量よりも多いことを示すと、前記メモリセルの前記データ状態が第１のデータ状態であると判定することと、
前記比較が、前記特定の基準時間の前に前記メモリセルにより放電される前記電荷の量が、前記特定の基準時間の後に前記メモリセルにより放電される前記電荷の量よりも少ないことを示すと、前記メモリセルの前記データ状態が第２のデータ状態であると判定することと、
を含む、請求項１に記載の方法。
【請求項４】
前記特定の基準時間の前に前記メモリセルにより放電される前記電荷の量と、前記特定の基準時間の後に前記メモリセルにより放電される前記電荷の量との前記比較が、前記特定の基準時間の前に前記メモリセルにより放電される前記電荷の量と関連する信号と、前記特定の基準時間の後に前記メモリセルにより放電される前記電荷の量と関連する信号との比較を含む、請求項１に記載の方法。
【請求項５】
前記メモリセルに印加される前記検知電圧が単一のパルスとして印加される、請求項１に記載の方法。
【請求項６】
装置であって、
メモリセルと、
検知電圧が特定の基準時間の前に前記メモリセルに印加されている間に前記メモリセルにより放電される電荷を蓄積するように構成された第１のコンデンサと、
前記検知電圧が前記特定の基準時間の後に前記メモリセルに印加されている間に前記メモリセルにより放電される電荷を蓄積するように構成された第２のコンデンサと、
前記第１のコンデンサにより蓄積される前記電荷と、前記第２のコンデンサにより蓄積される前記電荷との比較に少なくとも部分的に基づいて、前記メモリセルのデータ状態を判定するように構成された回路と、
を備える、前記装置。
【請求項７】
前記装置が、
第１の信号が第１のトランジスタに印加されると、前記メモリセルに前記第１のコンデンサを結合するように構成された前記第１のトランジスタと、
第２の信号が第２のトランジスタに印加されると、前記メモリセルに前記第２のコンデンサを結合するように構成された前記第２のトランジスタと、
を備える、請求項６に記載の装置。
【請求項８】
前記第１の信号が、前記第１のコンデンサが前記特定の基準時間の前に前記メモリセルに結合されるように、前記特定の基準時間の前に前記第１のトランジスタに印加され、
前記第２の信号が、前記第２のコンデンサが前記特定の基準時間の後に前記メモリセルに結合されるように、前記特定の基準時間の後に前記第２のトランジスタに印加される、
請求項７に記載の装置。
【請求項９】
メモリを動作させる方法であって、
メモリセルに検知電圧を印加することと、
前記メモリセルのデータ状態を、
前記検知電圧が第１の基準時間の前に前記メモリセルに印加されている間に前記メモリセルにより放電される電荷の量と、
前記検知電圧が、前記第１の基準時間の後である第２の基準時間の後に前記メモリセルに印加されている間に前記メモリセルにより放電される電荷の量と
の比較に少なくとも部分的に基づいて判定することと、
を含む前記方法。
【請求項１０】
前記第１の基準時間が、前記メモリセルが特定のデータ状態にある場合、前記検知電圧が前記メモリセルに印加されている間に、前記メモリセルの強誘電体材料の分極状態の変化が発生する時間より前であり、
前記第２の基準時間が、前記メモリセルが前記特定のデータ状態にある場合、前記検知電圧が前記メモリセルに印加されている間に、前記メモリセルの前記強誘電体材料の前記分極状態の前記変化が発生する前記時間の後である、
請求項９に記載の方法。
【請求項１１】
前記方法が、
前記比較が、前記第１の基準時間の前に前記メモリセルにより放電される前記電荷の量が、前記第２の基準時間の後に前記メモリセルにより放電される前記電荷の量よりも多いことを示すと、前記メモリセルの前記データ状態が第１のデータ状態であると判定することと、
前記比較が、前記第１の基準時間の前に前記メモリセルにより放電される前記電荷の量が、前記第２の基準時間の後に前記メモリセルにより放電される前記電荷の量よりも少ないことを示すと、前記メモリセルの前記データ状態が第２のデータ状態であると判定することと、
を含む、請求項９に記載の方法。
【請求項１２】
前記方法が、
前記メモリセルに前記検知電圧を印加する前に、前記メモリセルに結合されたデータラインをプリチャージすることを含む、請求項９に記載の方法。
【請求項１３】
装置であって、
メモリセルと、
検知電圧が第１の基準時間の前に前記メモリセルに印加されている間に前記メモリセルにより放電される電荷を蓄積するように構成された第１のコンデンサと、
前記検知電圧が、前記第１の基準時間の後である第２の基準時間の後に前記メモリセルに印加されている間に前記メモリセルにより放電される電荷を蓄積するように構成された第２のコンデンサと、
前記第１のコンデンサにより蓄積される前記電荷と、前記第２のコンデンサにより蓄積される前記電荷の比較に少なくとも部分的に基づいて、前記メモリセルのデータ状態を判定するように構成された回路と、
を備える、前記装置。
【請求項１４】
前記第１の基準時間が、前記メモリセルが第１のデータ状態にある場合、前記メモリセルがその電荷の半分を放電する時間に相当し、
前記第２の基準時間が、前記メモリセルが第２のデータ状態にある場合、前記メモリセルがその電荷の半分を放電する時間に相当する、請求項１３に記載の装置。
【請求項１５】
前記回路が、
前記第１のコンデンサにより蓄積される前記電荷と、前記第２のコンデンサにより蓄積される前記電荷との前記比較を実行するように構成されたラッチを含む、請求項１３に記載の装置。
【請求項１６】
前記回路が、
基準電圧を使用せずに前記メモリセルの前記データ状態を判定するように構成される、請求項１３に記載の装置。
【請求項１７】
前記第１の基準時間と前記第２の基準時間の間の時間が５〜１０ナノ秒である、請求項１３に記載の装置。
【請求項１８】
メモリを動作させる方法であって、
メモリセルに特定の電圧よりも小さい第１の検知電圧を印加することと、
前記メモリセルに前記第１の検知電圧を印加した後に、前記メモリセルに前記特定の電圧よりも大きい第２の検知電圧を印加することと、
前記メモリセルのデータ状態を、
前記第１の検知電圧が前記メモリセルに印加されている間に前記メモリセルにより放電される電荷の量と、
前記第２の検知電圧が前記メモリセルに印加されている間に前記メモリセルにより放電される電荷の量と
の比較に少なくとも部分的に基づいて判定することと、
を含む、前記方法。
【請求項１９】
前記特定の電圧が、前記メモリセルが特定の分極状態にある場合、電圧が前記メモリセルに印加されている間に、前記メモリセルの強誘電体材料の分極状態を変化させる前記電圧に相当する、請求項１８に記載の方法。
【請求項２０】
前記方法が、
前記メモリセルに前記第１の検知電圧を印加することと、
同じ検知動作が前記メモリセルに対して実行されている間に前記メモリセルに前記第２の検知電圧を印加することと、
を含む、請求項１８に記載の方法。
【請求項２１】
装置であって、
メモリセルと、
特定の電圧より小さい第１の検知電圧が前記メモリセルに印加されている間に前記メモリセルにより放電される電荷を蓄積するように構成された第１のコンデンサと、
前記特定の電圧よりも大きい第２の検知電圧が前記メモリセルに印加されている間に前記メモリセルにより放電される電荷を蓄積するように構成された第２のコンデンサであって、前記第２の検知電圧が、前記第１の検知電圧の後に前記メモリセルに印加される、前記第２のコンデンサと、
前記第１のコンデンサにより蓄積される前記電荷と、前記第２のコンデンサにより蓄積される前記電荷との比較に少なくとも部分的に基づいて、前記メモリセルのデータ状態を判定するように構成された回路と、
を備える、前記装置。
【請求項２２】
前記メモリセルが強誘電体メモリセルである、請求項２１に記載の装置。
【請求項２３】
前記比較が、前記第１のコンデンサにより蓄積される前記電荷が、前記第２のコンデンサにより蓄積される前記電荷よりも多いことを示す場合、前記メモリセルの前記データ状態が第１のデータ状態であり、
前記比較が、前記第１のコンデンサにより蓄積される前記電荷が、前記第２のコンデンサにより蓄積される前記電荷よりも少ないことを示す場合、前記メモリセルの前記データ状態が第２のデータ状態である、
請求項２１に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、概して半導体メモリ及び方法に関し、より詳細にはメモリ検知のための電荷分離に関する。
【背景技術】
【０００２】
メモリデバイスは、通常、コンピュータまたは他の電子機器において内部の半導体集積回路、及び／または外部リムーバブルデバイスとして提供される。揮発性メモリ及び不揮発性メモリを含む多くの異なるタイプのメモリがある。揮発性メモリは、そのデータを維持するために電力を必要とする場合があり、とりわけ、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及び同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含む場合がある。不揮発性メモリは、電力供給されていないときに記憶されたデータを保持することによって永続的データを提供することができ、とりわけ、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、読み取り専用メモリ（ＲＯＭ）、強誘電体ランダムアクセスメモリ（ＦｅＲＡＭ）、例えば相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗性ランダムアクセスメモリ（ＲＲＡＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、及びプログラム可能導電性メモリ（ｐｒｏｇｒａｍｍａｂｌｅ  ｃｏｎｄｕｃｔｉｖｅ  ｍｅｍｏｒｙ）等の抵抗可変メモリを含む場合がある。
【０００３】
メモリデバイスは、高メモリ密度、高信頼性、及び低消費電力を必要とする広範囲の電子応用例のための揮発性メモリ及び不揮発性メモリとして利用できる。不揮発性メモリは、他の電子機器の中でも、例えばパーソナルコンピュータ、ポータブルメモリスティック、ソリッドステートドライブ（ＳＳＤ）、デジタルカメラ、携帯電話、ＭＰ３プレーヤ等のポータブルミュージックプレーヤ、及びムービープレーヤで使用され得る。
【０００４】
メモリデバイスは、記憶素子（例えば、コンデンサ）の電荷レベルに基づいてデータを記憶ができるメモリセルを含む場合がある。係るメモリセルは、記憶素子の電荷レベルを変化させることによってターゲットデータ状態に対応するデータを記憶するようにプログラムできる（例えば、コンデンサの異なる電荷レベルは異なるデータ状態を表し得る）。例えば、正のまたは負の電気パルス（例えば、正のまたは負の電圧パルスまたは電流パルス）等の電場またはエネルギーのソースは、セルをターゲットデータ状態にプログラムするために、ある特定の期間、メモリセルに（例えば、セルの記憶素子に）印加できる。
【０００５】
メモリセルは、いくつかのデータ状態の１つにプログラムできる。例えば、シングルレベルメモリセル（ＳＬＣ）は、２つの異なるデータ状態のうちの目標とされる１つにプログラムされる場合があり、２つの異なるデータ状態は、２進単位の１または０により表すことができ、セルのコンデンサが帯電しているのか、それとも荷電していないのかに依存する場合がある。追加の例として、一部のメモリセルは、３つ以上のデータ状態のうちの目標とされる１つ（例えば、１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０、及び１１１０）にプログラムされる場合がある。係るセルは、マルチステートメモリセル、マルチユニットセル、またはマルチレベルセル（ＭＬＣ）と呼ばれる場合がある。各セルが複数の数字（例えば、複数のビット）を表すことができるので、ＭＬＣは、メモリセルの数を増加させることなくより高い密度のメモリを提供できる。
【図面の簡単な説明】
【０００６】
【図１Ａ】本開示の一実施形態に係るメモリアレイの例を示す。
【図１Ｂ】本開示の一実施形態に係るメモリセルの例を示す。
【図２】本開示の一実施形態に係るメモリセルを検知することと関連するタイミング図の例を示す。
【図３】本開示の一実施形態に係るメモリ検知のための電荷分離用の回路の例を示す。
【図４】本開示の一実施形態に係るメモリセルを検知することと関連するタイミング図の例を示す。
【図５】本開示の一実施形態に係るメモリセルを検知することと関連するタイミング図の例を示す。
【図６】本開示の一実施形態に係るメモリ検知のための電荷分離用の回路の例を示す。
【図７】本開示の一実施形態に係るメモリセルを検知することと関連するタイミング図の例を示す。
【発明を実施するための形態】
【０００７】
本開示は、メモリ検知のための電荷分離用の装置、方法、及びシステムを含む。一実施形態は、メモリセルに検知電圧を印加すること、及び検知電圧が特定の基準時間の前にメモリセルに印加されている間にメモリセルにより放電される電荷の量と、検知電圧が特定の基準時間の後にメモリセルに印加されている間にメモリセルにより放電される電荷の量との比較に少なくとも部分的に基づいて、メモリセルのデータ状態を判定することを含む。
【０００８】
本開示に従って電荷分離を使用し、メモリ（例えば、ＦｅＲＡＭメモリ）を検知することは、メモリを検知するための従前の方式よりもより高速であり、使用電力がより少なく、及び／またはより信頼できる場合がある。例えば、本開示に従って電荷分離を使用し、メモリを検知することは、メモリセルの状態を判定するために、外部基準（例えば、外部基準電圧）及び／または複数の（例えば、別々の）検知信号（例えば、パルス）を必要とする場合がある従前の検知方式よりもより高速であり、使用する電力がより少なく、及び／またはより信頼できる場合がある単一パルス自己基準検知方式を含む、及び／または利用する場合がある。
【０００９】
本明細書で使用するときには、「ａ」または「ａｎ」は、１つまたは複数の何かを指す場合があり、「複数の」は、係るものの２つ以上を指す場合がある。例えば、メモリセル（ａ  ｍｅｍｏｒｙ  ｃｅｌｌ）は１つ以上のメモリセルを指す場合があり、複数のメモリセルは２つ以上のメモリセルを指す場合がある。さらに、特に図面中の参照番号に関して本明細書で使用する指示子「Ｍ」及び「Ｎ」は、そのように指示される特定の特徴の１つ以上が、本開示の実施形態とともに含まれる場合があることを示す。
【００１０】
本明細書の図は、最初の１つまたは複数の数字が図面の図番に一致し、残りの数字が図面中の要素または構成要素を識別する番号付け規約に従う。異なる図の間での類似する要素または構成要素は、類似する数字を使用することにより識別されてよい。例えば、１０８は、図１Ａ及び図１Ｂで要素「０８」を参照する場合があり、同様の要素は図３では３０８として参照される場合がある。
【００１１】
図１Ａは、本開示の一実施形態に係るメモリアレイ１０６の例を示す。メモリアレイ１０６は、例えば、強誘電体メモリ（例えば、ＦｅＲＡＭ）アレイである場合がある。
【００１２】
図１Ａに示すように、メモリアレイ１０６は、異なる状態を記憶するためにプログラム可能であってよいメモリセル１０８を含む場合がある。メモリセル１０８は、プログラム可能な状態を表す電荷を蓄積するためにコンデンサを含んでよい。例えば、充電されたコンデンサ及び充電されていないコンデンサは、それぞれ２つの論理状態（例えば、０及び１）を表してよい。メモリセル１０８は、一部の例では、例えば、チタン酸ジルコン酸鉛（ＰＺＴ）等の強誘電体材料を有するコンデンサを含んでよい。例えば、強誘電体材料は、（例えばヒステリシスループの形で）印加された電場と蓄積された電荷の間の非線形の関係性を有してよく、自発的な電気分極（例えば、電場がない場合非ゼロ分極）を有してよい。強誘電体コンデンサの電荷の異なるレベルは、例えば、異なる論理状態を表してよい。
【００１３】
図１Ａに示すように、メモリセル１０８は、アクセスライン１１０−１〜１１０−Ｍのそれぞれ１つ等のそれぞれのアクセスライン、及びデータライン１１５−１〜１１５Ｎの１つ等のそれぞれのデータ（例えば、ディジット）ラインに結合されてよい。例えば、メモリセル１０８は、アクセスライン１１０とデータライン１１５との間で結合されてよい。一例では、アクセスライン１１０はワードラインとも呼ばれる場合があり、データライン１１５はビットラインとも呼ばれる場合がある。アクセスライン１１０及びデータライン１１５は、例えば、銅、アルミニウム、金、タングステン等の導電性材料、金属合金、他の導電性材料等から作られてよい。
【００１４】
一例では、アクセスライン１１０に共通に結合されたメモリセル１０８は、メモリセルの行と呼ばれる場合がある。例えば、アクセスライン１１０は、行デコーダ（図１Ａでは図示せず）に結合されてよく、データライン１１５は、列デコーダ（図１Ａでは図示せず）に結合されてよい。プログラミング（例えば、読み取り）及び検知（例えば、書き込み）等の動作は、適切なアクセスライン１１０及びデータライン１１５をアクティブ化または選択することによって（例えば、アクセスラインに電圧を印加することによって）メモリセル１０８に対して実行されてよい。アクセスライン１１０をアクティブ化することにより、メモリセル１０８の対応する行がそれらのそれぞれのデータライン１１５に電気的に結合されてよい。
【００１５】
明確にするために、及び本開示の実施形態を不明瞭にしないために図１Ａでは示さないが、メモリアレイ１０６は、メモリデバイスの形で装置に含まれる場合がある。本明細書で使用するように、「装置」は、例えば回路（ｃｉｒｃｕｉｔ  ｏｒ  ｃｉｒｃｕｉｔｒｙ）、１つもしくは複数のダイ、１つもしくは複数のモジュール、１つもしくは複数のデバイス、または１つもしくは複数のシステム等、さまざまな構造または構造の組み合わせを指す場合があるが、これに限定されるものではない。さらに、装置（例えば、メモリデバイス）は、アレイ１０６に類似した追加のメモリアレイ（複数可）を含んでもよい。
【００１６】
図１Ｂは、本開示の一実施形態に係るメモリセル１０８を含む例示的な回路１２０を示す。図１Ｂに示すように、回路１２０は、それぞれ図１Ａに示すメモリセル１０８、アクセスライン１１０、及びデータライン１１５の例であってよい、強誘電体メモリ（例えば、ＦｅＲＡＭ）セル１０８、アクセスライン１１０、及びデータライン１１５を含んでよい。
【００１７】
図１Ｂに示すように、メモリセル１０８は、セルプレート１２４等の第１のプレート及びセル底部１２６等の第２のプレートを有する場合があるコンデンサ１２２等の記憶素子を含んでよい。セルプレート１２４及びセル底部１２６は、それらの間に配置された強誘電体材料１２８を通して容量的に結合されてよい。セルプレート１２４及びセル底部１２６の向きは、メモリセル１０８の動作を変更することなく反転し得る。
【００１８】
図１Ｂに示すように、回路１２０は、選択トランジスタなどの選択デバイス１３０を含んでよい。例えば、選択デバイス１３０の制御ゲート１１２は、アクセスライン１１０に結合されてよい。図１Ｂの例では、セルプレート１２４はプレートライン１３２を介してアクセスされてよく、セル底部１２６はデータライン１１５を介してアクセスされてよい。例えば、選択デバイス１３０は、アクセスライン１１０が選択デバイス１３０をアクティブ化することに応えて、セル底部１２６にデータライン１１５を選択的に結合するために使用されてよい。例えば、コンデンサ１２２は、選択デバイス１３０が非アクティブ化されると、データライン１１５から電気的に絶縁されてよく、コンデンサ１２２は、選択デバイス１３０がアクティブ化されると、データライン１１５に電気的に結合されてよい。選択デバイス１３０をアクティブ化することは、例えば、メモリセル１０８を選択することと呼ばれる場合がある。
【００１９】
一例では、正のまたは負の電気パルス（例えば、正のまたは負の電圧パルスまたは電流パルス）等の電場またはエネルギーのソースは、セルをターゲットデータ状態にプログラムするために、ある特定の期間、メモリセル１０８の記憶素子に（例えば、コンデンサ１２２に）印加できる。例えば、電場（例えば、電気パルス）がコンデンサ１２２の強誘電体材料１２８の全体に印加されると、強誘電体材料１２８の双極子は、印加された電場の方向で配列し得る。双極子は、電場が取り除かれた後もその配列（例えば、分極状態）を保持する場合があり、異なる論理状態（例えば、０及び１）は、強誘電体材料１２８の異なる分極状態として記憶される場合がある。したがって、メモリセル１０８は、セルプレート１２４及びセル底部１２６に帯電させることによってプログラムし得、これにより電場は強誘電体材料１２８全体に印加され、強誘電体材料は、（例えば、印加された場の極性に応じて）特定のデータ（例えば、論理）状態に相当する場合がある特定の分極状態になる場合がある。メモリセルのデータ状態は、本明細書にさらに説明するように、強誘電体材料がどの分極状態にあるのかを判定することによってその後決定（例えば、検知）され得る。
【００２０】
図２は、本開示の一実施形態に係るメモリセルを検知する（例えば、メモリセルのデータ状態を判定する）ことと関連するタイミング図２３６、２３８、及び２４０の例を示す。メモリセルは、例えば、図１Ａ〜図１Ｂに関連して上述したメモリセル１０８等の強誘電体メモリ（例えば、ＦｅＲＡＭ）セルである場合がある。
【００２１】
タイミング図２３６は、検知動作がメモリセルに対して実行されている間にメモリセルに印加される検知電圧信号（例えばパルス）を表す波形２４２を示す。例えば、メモリセル（例えば、セルが結合されるデータライン）は、検知動作の間に検知電圧によりバイアスをかけられる場合がある。検知電圧は、単一のパルスとしてメモリセルに印加されてよい。例えば、図２に示すように、メモリセルに印加されている電圧の量は、時間ｔ０まで増加（例えば、上昇）し、その後、電圧は検知動作の残りの間、横ばいのままとなる。
【００２２】
タイミング図２３８及び２４０は、メモリセルがプログラムされているデータ状態に応じて、検知電圧がセルに印加されるのに応えて、メモリセルを通って流れ、メモリセルにより出力されてよい電流信号（例えば、パルス）を表すそれぞれ例示的な波形２４４及び２４６を示す。例えば、メモリセルが、メモリセルの強誘電体材料の第１の分極状態に相当する第１のデータ状態（例えば、０）にプログラムされている場合、メモリセルによって出力される電流信号は波形２４４で表されてよく、メモリセルが、メモリセルの強誘電体材料の第２の分極状態に相当する第２のデータ状態（例えば、１）にプログラムされている場合、メモリセルにより出力される電流信号は波形２４６により表されてよい。本明細書で使用するように、第１の分極状態は変位状態と呼ばれる場合があり、検知電圧がセルに印加されることに応えて、メモリセルの強誘電体材料の双極子の配列が変化しない分極状態に相当する場合がある。第２分極状態は極性状態と呼ばれる場合があり、検知電圧がセルに印加されるのに応えて、メモリセルの強誘電体材料の双極子の配列が変化する（例えば、切り替わる、及び／または反転する）分極状態に相当する場合がある。
【００２３】
一例では、検知電圧がセルに印加されるのに応えてメモリセルにより出力される電流の量は、検知電圧がメモリセルに印加されている間にメモリセルにより（例えば、メモリセルのコンデンサにより）放電される電荷の量に相当する場合がある。したがって、波形２４４は、メモリセルが第１のデータ状態にプログラムされている場合、メモリセルにより放電される電荷の量に相当してよく、波形２４６は、メモリセルが第２のデータ状態にプログラムされる場合、メモリセルにより放電される電荷の量に相当してよい。
【００２４】
したがって、メモリセルのデータ状態は、波形２４２により表される検知電圧が時間ｔ０の前にメモリセルに印加されている間にメモリセルにより放電される電荷の量と、検知電圧が時間ｔ０の後にセルに印加されている間にメモリセルにより放電される電荷の量との比較に少なくとも部分的に基づいて判定できる。例えば、図２に示すように、メモリセルは、セルが第１の（例えば、変位）データ状態にプログラムされているのか、それとも第２の（例えば、極性）データ状態にプログラムされているのかに関わりなく、時間ｔ０の前に同じ量の電荷を放電するが、メモリセルはまた、セルが第２のデータ状態にプログラムされている場合だけ時間ｔ０後に追加の（例えば、より多い）量の電荷を放電する。したがって、波形２４４によって表されるように、比較が、ｔ０の前にメモリセルによって放電される電荷の量が、ｔ０の後にメモリセルによって放電される電荷の量よりも多いことを示す場合、メモリセルは第１のデータ状態にプログラムされている。波形２４６により表されるように、比較がｔ０の前にメモリセルによって放電された電荷の量が、ｔ０の後にメモリセルによって放電される電荷の量よりも少ないことを示す場合、メモリセルは第２のデータ状態にプログラムされている。
【００２５】
図２に示すように、時間ｔ０は、セルが第２のデータ状態にプログラムされている場合に検知電圧がメモリセルに印加されている間に、メモリセルの強誘電体材料の分極状態の変化（例えば、双極子の配列の切り替え）が発生するときに相当する場合がある。例えば、時間ｔ０は、図２に示すように、セルが第１のデータ状態にプログラムされている場合、メモリセルがその電荷の半分を放電した後に、及びセルが第２のデータ状態にプログラムされている場合、メモリセルがその電荷の半分を放電する前に発生する場合がある。
【００２６】
検知電圧が時間ｔ０の前にメモリセルに印加されている間にメモリセルにより放電される電荷の量は、第１のコンデンサを使用して判定することができ、検知電圧が時間ｔ０の後にセルに印加されている間にメモリセルにより放電される電荷の量は、第２の（例えば、異なった）コンデンサを使用して判定できる。例えば、第１のコンデンサは時間ｔ０の前にセルにより放電される電荷の量を蓄積することができ、第２のコンデンサは時間ｔ０の後にセルによって放電される電荷の量を蓄積することができ、（例えば、図３〜図４に関連して）本明細書にさらに説明するように、これらのそれぞれの蓄積された電荷量はセルのデータ状態を判定するために比較できる。さらに、（例えば、図３〜図４に関連して）本明細書でさらに説明するように、時間ｔ０の前後にメモリセルにより放電される電荷の量の比較は、時間ｔ０の前後にセルにより放電される電荷の量と関連する信号の比較を含む場合がある。
【００２７】
図３は、本開示の一実施形態に係るメモリ検知のための電荷分離用の回路（例えば、検知回路）３５０の例を示す。回路３５０は、図１Ａ〜図１Ｂに関連して上述したメモリアレイ１０６に結合され、メモリアレイ１０６と同じ装置（例えば、メモリデバイス）に含まれる場合がある。
【００２８】
例えば、図３に示すように、回路３５０は、図１Ａ〜図１Ｂに関連して上述したメモリセル１０８に類似するメモリセル３０８を含むアレイに結合できる。例えば、図３に示すように、メモリセル３０８は、図１Ａ〜図１Ｂに関連して上述した方法と類似した方法で、記憶素子（例えば、コンデンサ３２２）、ならびにアクセスライン３１０及びデータ（例えば、ディジット）ライン３１５に結合された選択デバイス３３０を含む場合がある。図３には、簡略にするために及び本開示の実施形態を不明瞭にしないように単一のメモリセル３０８が示されているが、回路３５０はアレイのそれぞれの各メモリセルに結合できる。
【００２９】
さらに、図３では、簡略にするために及び本開示の実施形態を不明瞭にしないように示さないが、回路３５０及び／またはセル３０８を含むメモリアレイはコントローラに結合される場合がある。コントローラは、例えば、制御回路及び／または制御論理（例えば、ハードウェア及び／またはファームウェア）を含む場合があり、メモリアレイと同じ物理デバイス（例えば、同じダイ）に含まれる場合もあれば、メモリアレイを含む物理デバイスに通信で結合される別個の物理デバイスに含まれる場合もある。一実施形態では、コントローラの構成要素は、複数の物理デバイス（例えば、アレイと同じダイ上のいくつかの構成要素、及び異なるダイ、モジュール、または基板上のいくつかの構成要素）全体に分散される場合がある。コントローラは、本明細書に説明する電荷分離を利用してメモリセル３０８のデータ状態を判定するために、回路３５０を動作させる場合がある。
【００３０】
例えば、図３に示すように、回路３５０は、第１のコンデンサ３５２及び第２のコンデンサ３５４を含む場合がある。コンデンサ３５２は、検知電圧が特定の基準時間の前に（例えば、データライン３１５を介して）メモリセル３０８に印加されている間にメモリセル３０８により（例えば、記憶素子３２２により）放電される電荷を蓄積することができ、コンデンサ３５４は、検知電圧が特定の基準時間の後にメモリセル３０８に印加されている間にメモリセル３０８により放電される電荷を蓄積することができる。検知電圧は、例えば、図２に関連して上述した波形２４２により表される検知電圧である場合があり、特定の基準時間は、例えば、図２に関連して上述した時間ｔ０である場合がある。
【００３１】
例えば、図３に示すように、回路３５０は、第１のコンデンサ３５２に結合された第１のトランジスタ３５６と、第２のコンデンサ３５４に結合された第２のトランジスタ３５８とを含む場合がある。さらに、回路３５０は、図３に示すように、トランジスタ３５６及び３５８、ならびにメモリセル３０８に結合されたカスコード３６２を含む場合がある。トランジスタ３５６及び３５８は、例えば、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である場合があり、カスコード３６２は、例えば、ｎチャネルＭＯＳＦＥＴ（ｎＭＯＳ  ＦＥＴ）である場合がある。
【００３２】
トランジスタ３５６は、第１の信号（例えば、図３に示すＦ１）がトランジスタ３５６に印加されると、カスコード３６２を通して（例えばデータライン３１５を介して）メモリセル３０８にコンデンサ３５２を結合する場合があり、トランジスタ３５８は、第２の信号（例えば、図３に示すＦ２）がトランジスタ３５８に印加されると、カスコード３６２を通して（例えば、データライン３１５を介して）メモリセル３０８にコンデンサ３５４を結合する場合がある。さらに、カスコード３６２は、検知電圧でメモリセル３０８（例えば、データライン３１５）にバイアスをかけるために使用される場合がある。
【００３３】
一例として、第１の信号は、コンデンサ３５２だけが特定の基準時間（例えば、ｔ０）の前にメモリセル３０８に結合されるように、特定の基準時間の前にトランジスタ３５６に印加される場合があり、第２の信号は、コンデンサ３５４だけが特定の基準時間の後にメモリセル３０８に結合されるように特定の基準時間の後にトランジスタ３５８に印加される場合がある（例えば、コンデンサ３５４は、特定の基準時間の前にメモリセル３０８に結合されず、コンデンサ３５２は特定の基準時間の後にメモリセル３０８に結合されない）。したがって、係る例では、検知電圧が特定の基準時間の前にメモリセル３０８に印加されている間にメモリセル３０８により放電される電荷は、コンデンサ３５２に放電され、コンデンサ３５２により蓄積され（例えば、コンデンサ３５２上で統合され）てよく、検知電圧が特定の基準時間の後にメモリセル３０８に印加されている間にメモリセル３０８により放電される電荷は、コンデンサ３５４に放電され、コンデンサ３５４により蓄積され（例えば、コンデンサ３５４上で統合され）てよい。メモリセル３０８が第１の（例えば、変位）データ状態にプログラムされている場合、コンデンサ３５２は、メモリセル３０８により放電される電荷の大部分（例えば、最高のパーセンテージ）を蓄積する。メモリセル３０８が第２の（例えば、極性）データ状態にプログラムされている場合、コンデンサ３５４は、メモリセル３０８によって放電される電荷の大部分を蓄積する。
【００３４】
したがって、メモリセル３０８がプログラムされているデータ状態は、検知電圧がメモリセル３０８に印加され、信号Ｆ１及びＦ２がそれぞれトランジスタ３５６及び３５８に印加された後にコンデンサ３５２及び３５４により蓄積される電荷の量の比較に少なくとも部分的に基づいて判定できる。例えば、比較が、コンデンサ３５２により蓄積される電荷の量がコンデンサ３５４により蓄積される電荷の量よりも多いことを示す場合、メモリセルは第１のデータ状態にプログラムされている。比較が、コンデンサ３５２により蓄積される電荷の量がコンデンサ３５４により蓄積される電荷の量よりも少ないことを示す場合、メモリセルは第２のデータ状態にプログラムされている。
【００３５】
コンデンサ３５２及び３５４により蓄積される電荷の量の比較は、例えば回路３５０のラッチ３６０を使用し、実行できる。例えば、コンデンサ３５２及び３５４は、コンデンサ３５２及び３５４により蓄積される電荷の量に相当し、ラッチ３６０により読み取ることができる電圧を、それぞれノード３７０及び３７２を超えて有する。図３に示すように、ラッチ３６０は、トランジスタ３６６を通してコンデンサ３５２に結合される場合があり、ラッチ３６０は、トランジスタ３６８を通してコンデンサ３５４に結合される場合があり、ラッチ３６０は、トランジスタ３６４によりデータライン３１５から切断される場合がある。信号（例えば、図３に示すＩ１及びＩ２）がそれぞれトランジスタ３６６及び３６８に印加されると、それぞれコンデンサ３５２及び３５４により蓄積される電荷の量に相当する、ノード３７０及び３７２での信号は、メモリセル３０８のデータ状態を判定するためにラッチ３６０により比較される場合がある。ノード３７０及び３７２での信号の例、及び信号の比較は、（例えば、図４に関連して）本明細書でさらに説明される。
【００３６】
したがって、メモリセル３０８のデータ状態は、外部基準電圧を使用せずに判定できる。例えば、メモリセル３０８のデータ状態は、自己参照検知法を使用して判定できる。さらに、メモリセル３０８のデータ状態は、複数の検知パルスではなく、単一のパルスを使用し、判定できる。
【００３７】
一例では、データライン３１５ならびにコンデンサ３５２及び３５４は、検知電圧がメモリセル３０８に印加される前にプリチャージされてよい。例えば、図３に示す例では、データライン３１５ならびにコンデンサ３５２及び３５４は、初期電圧Ｖｃｃｐまでプリチャージされてよい。図３に示すコンデンサ３１６は、データライン３１５がプリチャージされると、データライン３１５のキャパシタンスを表してよい。
【００３８】
さらに、データライン３１５、ならびにコンデンサ３５２及び３５４がプリチャージされる量（例えば、値）は変わる場合がある。プリチャージ量を変化させることにより、セルが第２のデータ状態（例えば、極性状態に相当する電流信号分布の部分）にプログラムされている場合、時間ｔ０の後にメモリセルにより放電される追加の電荷に相当する、メモリセル３０８により出力される電流信号分布の部分がシフトする場合があり、これにより電流信号分布のこの部分は、時間ｔ０の前に放電される電荷に相当する部分（例えば、変位状態に相当する電流信号の部分）からさらに分離できる。例えば、プリチャージ量を変化させると、電流信号分布の極性状態部分は、それが変位状態部分から完全に分離するようにシフトできる。
【００３９】
図４は、本開示の一実施形態に係るメモリセルを検知することと関連するタイミング図４７６、４７８、及び４８０の例を示す。メモリセルは、例えば、図３に関連して上述したメモリセル３０８である場合がある。
【００４０】
タイミング図４７６は、メモリセルに対して実行されている検知動作と関連する（例えば、検知動作の間に使用される）信号を表す例示的な波形４８２、４８４、及び４８６を示す。例えば、波形４８２は、図３に関連して上述したトランジスタ３５６に印加される信号Ｆ１を表し、波形４８４は、図３に関連して上述したトランジスタ３５８に印加される信号Ｆ２を表し、波形４８６は、図３に関連して上述したアクセスライン３１０をアクティブ化するために使用される信号を表す。
【００４１】
検知動作中、信号Ｆ１は、図４に示すように、最初にオン（例えば、高）に切り替えられ、これによりメモリセルにより放電される電荷は、図３に関連して上述したように、コンデンサ３５２に放電される。信号Ｆ１がオンに切り替えられた後、アクセスライン３１０が、図４に示すようにアクティブ化される場合がある。アクセスライン３１０がアクティブ化された後、図５に示すように、信号Ｆ１はオフ（例えば、低）に切り替えられ、信号Ｆ２がオンに切り替えられ、これによりメモリセルにより放電される電荷は、図３に関連して上述したように（例えば、コンデンサ３５２の代わりに）コンデンサ３５４に放電される。図４には示さないが、信号Ｆ１がオフに切り替えられ、信号Ｆ２がオンに切り替えられる時間は、本明細書に上述した基準時間ｔ０に相当する場合がある。信号Ｆ２は、その後（例えば、検知動作の終了時に）オフに切り替えられる場合がある。
【００４２】
タイミング図４７８は、メモリセルが第２の（例えば、極性）データ状態にプログラムされている場合、メモリセルに対して実行される検知動作の間に、図３に関連して上述した、それぞれ回路ノード３７２及び３７０での信号を表す例示的な波形４８８及び４９０を示す。タイミング図４８０は、メモリセルが第１の（例えば、変位）データ状態にプログラムされている場合、検知動作の間にそれぞれ回路ノード３７２及び３７０での信号を表す例示的な波形４９２及び４９４を示す。ノード３７２及び３７０での信号は、図３に関連して上述したそれぞれコンデンサ３５４及び３５２により蓄積される電荷の量に相当する場合がある。
【００４３】
図４に示すように、検知動作の終了時に（例えば、信号Ｆ２がオフに切り替えられた後）、信号４９０は信号４８８よりも低く、信号４９４は信号４９２よりも高い。したがって、検知動作の終了時の信号４９０及び４８８の比較は、コンデンサ３５２により蓄積される電荷の量がコンデンサ３５４により蓄積される電荷の量よりも少なく、したがって本明細書に上述したように、メモリセルが第２の（例えば、極性）データ状態にプログラムされていることを示す場合がある。検知動作の終了時の信号４９４及び４９２の比較は、コンデンサ３５２により蓄積される電荷の量がコンデンサ３５４により蓄積される電荷の量よりも多く、したがって本明細書に上述したように、メモリセルが第１の（例えば、変位）データ状態にプログラムされていることを示す場合がある。信号間の比較は、図３に関連して上述したように、例えば、ラッチ３６０によって実行できる。
【００４４】
図５は、本開示の一実施形態に係るメモリセルを検知する（例えば、メモリセルのデータ状態を判定する）ことと関連するタイミング図５３６、５３８、及び５４０の例を示す。メモリセルは、例えば、図１Ａ〜図１Ｂに関連して上述したメモリセル１０８、及び／または図３に関連して上述したメモリセル３０８等の、例えば強誘電体メモリ（例えば、ＦｅＲＡＭ）セルである場合がある。
【００４５】
タイミング図５３６は、図２に関連して前述した波形２４２に類似した方法で、検知動作がメモリセルに対して実行されている間にメモリセルに印加される検知電圧信号（例えばパルス）を表す波形５４２を示す。タイミング図５３８及び５４０は、図２に関連して上述した波形２４４及び２４６に類似した方法で、メモリセルがプログラムされているデータ状態に応じて、検知電圧がセルに印加されていることに応えて、メモリセルを通って流れ、メモリセルにより出力されてよい電流信号（例えば、パルス）を表す、それぞれ例示的な波形５４４及び５４６を示す。例えば、図２に関連して上述した方法と類似した方法で、メモリセルにより出力される電流信号は、メモリセルが第１の（例えば、変位）データ状態にプログラムされている場合、波形５４４により表されてよく、メモリセルにより出力される電流信号は、メモリセルが第２の（例えば、極性）データ状態にプログラムされている場合、波形５４６により表されてよい。さらに、図２に関連して上述した方法と類似した方法で、波形５４４は、メモリセルが第１のデータ状態にプログラムされている場合、メモリセルにより放電される電荷の量に対応してよく、波形５４６は、メモリセルが第２のデータ状態にプログラムされている場合、メモリセルにより放電される電荷の量に対応してよい。
【００４６】
したがって、メモリセルのデータ状態は、波形５４２により表される検知電圧が、図５に示す時間ｔ０の前にメモリセルに印加されている間にメモリセルにより放電される電荷の量と、検知電圧が図５に示す時間ｔ１の後にセルに印加されている間にメモリセルにより放電される電荷の量との比較に少なくとも部分的に基づいて判定できる。例えば、図５に示すように、メモリセルは、セルが第１の（例えば、変位）データ状態にプログラムされているのか、それとも第２の（例えば、極性）データ状態にプログラムされているのかに関わりなく、時間ｔ０の前に同じ量の電荷を放電するが、メモリセルはまた、セルが第２のデータ状態にプログラムされている場合にだけ、時間ｔ１の後に追加の（より多い）量の電荷を放電する。したがって、比較が、波形５４４により表されるように、時間ｔ０の前にメモリセルにより放電される電荷の量が、時間ｔ１の後にメモリセルにより放電される電荷の量よりも多いことを示す場合、メモリセルは第１のデータ状態にプログラムされている。比較が、波形５４６により表されるように、時間ｔ０の前にメモリセルにより放電される電荷の量が時間ｔ１の後にメモリセルにより放電される電荷の量よりも少ないことを示す場合、メモリセルは第２のデータ状態にプログラムされている。
【００４７】
図５に示すように、時間ｔ０は、セルが第２のデータ状態にプログラムされている場合、検知電圧がメモリセルに印加されている間にメモリセルの強誘電体材料の分極状態の変化（例えば、双極子の配列の切り替え）が発生する前の時間に相当する場合があり、時間ｔ１は、セルが第２のデータ状態にプログラムされている場合、セルの強誘電体材料の分極状態の変化が発生した後の時間に相当する場合がある。例えば、図５に示すように、時間ｔ０は、セルが第１の（例えば、変位）データ状態にプログラムされている場合にメモリセルがその電荷の半分を放電する時間に相当し、時間ｔ１は、セルが第２の（例えば極性）データ状態にプログラムされている場合にメモリセルがその電荷の半分を放電する時間に相当する場合がある。図５に示す時間ｔ０とｔ１の間の時間は、例えば、５〜１０ナノ秒である場合がある。
【００４８】
検知電圧が時間ｔ０の前にメモリセルに印加されている間にメモリセルにより放電される電荷の量は、図３に関連して上述した回路３５０のコンデンサ３５２を使用し、判定することができ、検知電圧が時間ｔ１の後にメモリセルに印加されている間にメモリセルにより放電される電荷の量は、図３に関連して上述した回路３５０のコンデンサ３５４を使用し、判定することができる。例えば、コンデンサ３５２は、時間ｔ０の前にセルにより放電される電荷の量を蓄積することができ、コンデンサ３５４は、時間ｔ１の後にセルにより放電される電荷の量を蓄積することができ、これらのそれぞれの蓄積された電荷量は、図３〜図４に関連して上述した方法と類似した方法で、セルのデータ状態を判定するために比較できる。例えば、時間ｔ０の前及び時間ｔ１の後にメモリセルにより放電される電荷の量の比較は、図３〜図４に関連して上述した方法と類似した方法で、時間ｔ０の前及び時間ｔ１の後にセルにより放電される電荷の量と関連する信号の（例えば、ラッチ３６０による）比較を含む場合がある。
【００４９】
したがって、メモリセルのデータ状態は、外部基準電圧を使用せずに判定できる。例えば、メモリセルのデータ状態は、自己参照検知法を使用して判定できる。さらに、メモリセルのデータ状態は、複数の検知パルスではなく、単一のパルスを使用し、判定できる。
【００５０】
図６は、本開示の一実施形態に係るメモリ検知のための電荷分離用の回路（例えば、検知回路）６５１の例を示す。回路６５１は、図３に関連して上述した回路３５０に類似した方法で、図１Ａ〜図１Ｂに関連して上述したメモリアレイ１０６に結合され、メモリアレイ１０６と同じ装置（例えば、メモリデバイス）に含まれる場合がある。例えば、図６に示すように、回路６５１は、図１Ａ〜図１Ｂに関連して上述したメモリセル１０８に類似するメモリセル６０８を含む（例えば、図１Ａ〜図１Ｂに関連して上述した方法と類似する方法で、アクセスライン６１０及びデータライン６１５に結合された記憶素子６２２及び選択デバイス６３０を含む）アレイに結合される場合がある。
【００５１】
さらに、図６に示すように、回路６５１は、第１のコンデンサ６５２及び第２のコンデンサ６５４を含む場合がある。図６に示す例では、コンデンサ６５２は、第１の検知電圧が（例えば、データライン６１５を介して）メモリセル６０８に印加されている間に、メモリセル６０８により（例えば、記憶素子６２２により）放電される電荷を蓄積する場合があり、コンデンサ６５４は、第２の（例えば、異なる）検知電圧が、第１の検知電圧がセルに印加された後にメモリセル６０８に印加されている間にメモリセル６０８により放電される電荷を蓄積できる（例えば、第１の及び第２の検知電圧は、セルに別々に印加される）。第１の検知電圧は、特定の電圧よりも小さい電圧である場合があり、第２の検知電圧は、特定の電圧よりも大きい電圧である場合がある。例えば、第１の及び第２の検知電圧は、セルが第２の（例えば、極性）データ状態にプログラムされている場合に、電圧がメモリセル６０８に印加されている間に、メモリセル６０８の強誘電体材料の分極状態の変化（例えば、双極子の配列の切り替え）を発生させるその電圧よりもそれぞれ小さい、及び大きい場合がある。この電圧は、本明細書では抗電圧と呼ばれる場合があり、例えば、一部の例では０．７ボルトである場合がある。
【００５２】
第１の及び第２の検知電圧は、同じ検知動作（例えば、単一の検知動作の一部として）がメモリセル６０８に対して実行されている間にメモリセル６０８に印加される場合がある。さらに、第１の検知電圧及び第２の検知電圧は、それぞれ図２及び図５に関連して上述した波形２４２及び５４２により表される検知電圧よりも小さい大きさを有する場合があり、このことにより、メモリセル６０８を検知するために使用される電力をさらに削減する、及び／または極性状態に対応するメモリセル６０８により出力された電流信号分布の部分を、変位状態に対応するメモリセル６０８により出力された電流信号分布の部分からさらに分離することができる。さらに、第１の検知電圧は、２つの検知電圧間の差よりも大きい大きさを有する場合がある。
【００５３】
図６に示すように、回路６５１は、図３に関連して上述した方法と類似した方法で、第１のコンデンサ６５２に結合された第１のトランジスタ６５６、第２のコンデンサ６５４に結合された第２のトランジスタ６５８、ならびにトランジスタ６５６及び６５８ならびにメモリセル６０８に結合されたカスコード６６２を含む場合がある。トランジスタ６５６は、図３に関連して上述した方法と類似した方法で、信号Ｆ１がトランジスタ６５６に印加されると、カスコード６６２を通してメモリセル６０８にコンデンサ６５２を結合する場合があり、トランジスタ６５８は、信号Ｆ２がトランジスタ６５８に印加されると、カスコード６６２を通してメモリセル６０８にコンデンサ６５４を結合する場合がある。さらに、カスコード６６２は、第１の検知電圧及び第２の検知電圧でメモリセル６０８（例えば、データライン６１５）にバイアスをかけるために使用できる。
【００５４】
一例として、第１の検知電圧がメモリセル６０８に印加されている間にコンデンサ６５２だけがメモリセル６０８に結合されるように、信号Ｆ１は、第１の検知電圧がメモリセル６０８に印加されている間にトランジスタ６５６に印加される場合があり、第２の検知電圧がメモリセル６０８に印加されている間にコンデンサ６５４だけがメモリセル６０８に結合されるように、信号Ｆ２は、第２の検知電圧がメモリセル６０８に印加されている間にトランジスタ６５８に印加される場合がある（例えば、コンデンサ６５４は、第１の検査電圧が印加されている間にメモリセル６０８に結合されておらず、コンデンサ６５２は、第２の検知電圧が印加されている間にメモリセル６０８に結合されない）。したがって、係る例では、第１の検知電圧がメモリセル６０８に印加されている間にメモリセル６０８により放電される電荷は、コンデンサ６５２に放電され、コンデンサ６５２により蓄積され（例えば、コンデンサ６５２上で統合され）てよく、第２の検知電圧がメモリセル６０８に印加されている間にメモリセル６０８により放電される電荷は、コンデンサ６５４に放電され、コンデンサ６５４により蓄積され（例えば、コンデンサ６５４上で統合され）てよい。メモリセル６０８が第１の（例えば、変位）データ状態にプログラムされている場合、コンデンサ６５２は、メモリセル６０８により放電される電荷の大部分（例えば、最高のパーセンテージ）を蓄積する。メモリセル６０８が第２の（例えば、極性）データ状態にプログラムされている場合、コンデンサ６５４は、メモリセル６０８によって放電された電荷の大部分を蓄積する。
【００５５】
したがって、メモリセル６０８がプログラムされているデータ状態は、第１の及び第２の検知電圧がメモリセル６０８に印加された後（例えば、信号Ｆ１及びＦ２がそれぞれトランジスタ６５６及び６５８に印加された後）にコンデンサ６５２及び６５４により蓄積される電荷の量の比較に少なくとも部分的に基づいて判定できる。例えば、比較が、コンデンサ６５２により蓄積される電荷の量がコンデンサ６５４により蓄積された電荷の量よりも多いことを示す（例えば、メモリセル６０８が、第２の検知電圧が印加されていた間よりも第１の検知電圧が印加されていた間により多くの電荷を放電したことを示す）場合、メモリセルは第１のデータ状態にプログラムされている。比較が、コンデンサ６５２により蓄積される電荷の量がコンデンサ６５４により蓄積される電荷の量よりも少ないことを示す（例えば、メモリセル６０８が、第２の検知電圧が印加されていた間よりも、第１の検知電圧が印加されていた間により少ない電荷を放電したことを示す）場合、メモリセルは第２のデータ状態にプログラムされている。
【００５６】
コンデンサ６５２及び６５４により蓄積される電荷の量の比較は、例えば図３に関連して上述した方法と類似した方法で、回路６５１のラッチ６６０を使用し、実行できる。例えば、信号Ｉ１及びＩ２がそれぞれトランジスタ６６６及び６６８に印加されると、それぞれコンデンサ６５２及び６５４により蓄積される電荷の量に相当するノード６７０及び６７２での信号は、図３に関連して上述した方法と類似した方法で、ラッチ６６０によって比較されてメモリセル６０８のデータ状態を判定できる。ノード６７０及び６７２での信号の例、ならびに信号の比較は、（例えば、図７に関連して）本明細書にさらに説明される。
【００５７】
したがって、メモリセル６０８のデータ状態は、外部基準電圧を使用せずに判定できる。例えば、メモリセル６０８のデータ状態は、自己参照検知法を使用して判定できる。
【００５８】
図７は、本開示の一実施形態に係るメモリセルを検知することと関連するタイミング図７７７及び７７９の例を示す。メモリセルは、例えば、図６に関連して上述したメモリセル６０８である場合がある。
【００５９】
タイミング図７７７は、メモリセルが第２の（例えば、極性）データ状態にプログラムされている場合、メモリセルに対して実行される検知動作中の、図６に関連して上述した、それぞれ回路ノード６７２及び６７０での信号を表す例示的な波形７８１及び７８３を示す。タイミング図７７９は、メモリセルが第１の（例えば、変位）データ状態にプログラムされている場合、検知動作中のそれぞれ回路ノード６７２及び６７０での信号を表す例示的な波形７８５及び７８７を示す。ノード６７２及び６７０での信号は、図６に関連して上述したそれぞれコンデンサ６５４及び６５２により蓄積される電荷の量に相当する場合がある。
【００６０】
図７に示すように、検知動作の終了時（例えば、第１の及び第２の検知電圧の両方がメモリセルに印加された後）、信号７８３は信号７８１より低く、信号７８７は信号７８５より高い。したがって、検知動作の終了時の信号７８３と７８１との比較は、コンデンサ６５２により蓄積される電荷の量がコンデンサ６５４により蓄積される電荷の量よりも少なく、したがって本明細書に上述したように、メモリセルが第２の（例えば、極性）データ状態にプログラムされていることを示す場合がある。検知動作の終了時の信号７８７と７８５との比較は、コンデンサ６５２により蓄積される電荷の量がコンデンサ６５４により蓄積される電荷の量よりも多く、したがって本明細書に上述したように、メモリセルが第１の（例えば、変位）データ状態にプログラムされていることを示す場合がある。信号間の比較は、図６に関連して上述したように、例えば、ラッチ６６０によって実行できる。
【００６１】
特定の実施形態が本明細書で例示及び説明されてきたが、当業者は、同じの結果を達成するように推測される構成を、示される特定の実施形態の代わりにする場合があることを認識する。本開示は、本開示のいくつかの実施形態の適合または変形を網羅することを意図している。上記の説明が、限定的な様式ではなく例示的な様式でなされたことを理解されたい。上記説明を検討すると、上記実施形態の組み合わせ及び本明細書で特に説明していない他の実施形態が当業者にとって明らかになる。本開示のいくつかの実施形態の範囲は、上記構造及び方法が使用される他の応用例を含む。したがって、本開示のいくつかの実施形態の範囲は、添付の特許請求の範囲が権利を与えられる均等物の全体の範囲とともに、係る特許請求の範囲を参照して判定されるべきである。
【００６２】
上述した発明を実施するための形態では、本開示を合理化するために、いくつかの特徴が単一の実施形態にともにグループ化される。この開示の方法は、本開示の開示される実施形態が、各請求項に明確に記載されるよりも多くの特徴を使用する必要があるという意図を反映するとして解釈されるべきではない。むしろ、以下の特許請求の範囲が反映するように、本発明の主題は、単一の開示される実施形態の全ての特徴にあるわけではない。したがって、以下の特許請求の範囲は、本明細書によって発明を実施するための形態に組み込まれ、それぞれの請求項は、別個の実施形態として独立している。
【図１Ａ】
2021507444.tif 000003
【図１Ｂ】
2021507444.tif 000004
【図２】
2021507444.tif 000005
【図３】
2021507444.tif 000006
【図４】
2021507444.tif 000007
【図５】
2021507444.tif 000008
【図６】
2021507444.tif 000009
【図７】
2021507444.tif 000010
【手続補正書】
【提出日】令和2年8月14日(2020.8.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリを動作させる方法であって、
メモリセルに検知電圧を印加することと、
前記メモリセルのデータ状態を、
前記検知電圧が特定の基準時間の前に前記メモリセルに印加されている間に前記メモリセルにより放電される電荷の量と、
前記検知電圧が前記特定の基準時間の後に前記メモリセルに印加されている間に前記メモリセルにより放電される電荷の量と
の比較に少なくとも部分的に基づいて判定することと、
を含む、前記方法。
【請求項２】
前記特定の基準時間が、前記メモリセルが特定のデータ状態にある場合、前記検知電圧が前記メモリセルに印加されている間に前記メモリセルの強誘電体材料の分極状態の変化が発生する時間に相当する、請求項１に記載の方法。
【請求項３】
前記方法が、
前記比較が、前記特定の基準時間の前に前記メモリセルにより放電される前記電荷の量が、前記特定の基準時間の後に前記メモリセルにより放電される前記電荷の量よりも多いことを示すと、前記メモリセルの前記データ状態が第１のデータ状態であると判定することと、
前記比較が、前記特定の基準時間の前に前記メモリセルにより放電される前記電荷の量が、前記特定の基準時間の後に前記メモリセルにより放電される前記電荷の量よりも少ないことを示すと、前記メモリセルの前記データ状態が第２のデータ状態であると判定することと、
を含む、請求項１〜２のいずれか１項に記載の方法。
【請求項４】
前記特定の基準時間の前に前記メモリセルにより放電される前記電荷の量と、前記特定の基準時間の後に前記メモリセルにより放電される前記電荷の量との前記比較が、前記特定の基準時間の前に前記メモリセルにより放電される前記電荷の量と関連する信号と、前記特定の基準時間の後に前記メモリセルにより放電される前記電荷の量と関連する信号との比較を含む、請求項１に記載の方法。
【請求項５】
前記メモリセルに印加される前記検知電圧が単一のパルスとして印加される、請求項１に記載の方法。
【請求項６】
前記方法が、
前記メモリセルに前記検知電圧を印加する前に、前記メモリセルに結合されたデータラインをプリチャージすることを含む、請求項１に記載の方法。
【請求項７】
前記方法が、
比較が、第１の基準時間の前に前記メモリセルにより放電される前記電荷の量が、第２の基準時間の後に前記メモリセルにより放電される前記電荷の量よりも多いことを示すと、前記メモリセルの前記データ状態が第１のデータ状態であると判定することと、
前記比較が、前記第１の基準時間の前に前記メモリセルにより放電される前記電荷の量が、前記第２の基準時間の後に前記メモリセルにより放電される前記電荷の量よりも少ないことを示すと、前記メモリセルの前記データ状態が第２のデータ状態であると判定することと、
を含む、請求項１に記載の方法。
【請求項８】
装置であって、
メモリセルと、
検知電圧が第１の基準時間の前に前記メモリセルに印加されている間に前記メモリセルにより放電される電荷を蓄積するように構成された第１のコンデンサと、
前記検知電圧が、前記第１の基準時間の後である第２の基準時間の後に前記メモリセルに印加されている間に前記メモリセルにより放電される電荷を蓄積するように構成された第２のコンデンサと、
前記第１のコンデンサにより蓄積される前記電荷と、前記第２のコンデンサにより蓄積される前記電荷の比較に少なくとも部分的に基づいて、前記メモリセルのデータ状態を判定するように構成された回路と、
を備える、前記装置。
【請求項９】
前記第１の基準時間が、前記メモリセルが第１のデータ状態にある場合、前記メモリセルがその電荷の半分を放電する時間に相当し、
前記第２の基準時間が、前記メモリセルが第２のデータ状態にある場合、前記メモリセルがその電荷の半分を放電する時間に相当する、請求項８に記載の装置。
【請求項１０】
前記回路が、
前記第１のコンデンサにより蓄積される前記電荷と、前記第２のコンデンサにより蓄積される前記電荷との前記比較を実行するように構成されたラッチを含む、請求項８〜９のいずれか１項に記載の装置。
【請求項１１】
前記回路が、
基準電圧を使用せずに前記メモリセルの前記データ状態を判定するように構成される、請求項８〜９のいずれか１項に記載の装置。
【請求項１２】
前記第１の基準時間と前記第２の基準時間の間の時間が５〜１０ナノ秒である、請求項８〜９のいずれか１項に記載の装置。
【請求項１３】
第１の検知電圧及び第２の検知電圧が、同じ検知動作が前記メモリセルに対して実行されている間に前記メモリセルに印加される、請求項８〜９のいずれか１項に記載の装置。
【請求項１４】
前記メモリセルが強誘電体メモリセルである、請求項８〜９のいずれか１項に記載の装置。
【請求項１５】
前記装置が、
第１の信号が第１のトランジスタに印加されると、前記メモリセルに前記第１のコンデンサを結合するように構成された前記第１のトランジスタと、
第２の信号が第２のトランジスタに印加されると、前記メモリセルに前記第２のコンデンサを結合するように構成された前記第２のトランジスタと、
を含む、請求項８〜９のいずれか１項に記載の装置。
【国際調査報告】
2021507444.tif 000011
2021507444.tif 000012