(57)【要約】【課題】材料のレベルを測定するためにプロセス制御産業で使用される送信器において、少ない誤差で材料界面を測定する。【解決手段】レベル送信器(500)は、入射信号が材料境界(122、124)に向かっていつ送信されるかを確立するために使用される送信機クロック信号を受信するアナログ／デジタル変換器クロック信号発生器(504)を含む。アナログ／デジタル変換器クロック信号発生器(502)は、受信した送信機クロック信号を使用して、アナログ／デジタル変換器クロック信号を生成する。アナログ／デジタル変換器(534)はアナログ／デジタル変換器クロック信号に基づいてアナログ波形をサンプリングし、アナログ波形の各サンプルについてデジタル値を生成する。分析モジュール(537)は、デジタル値を分析して、材料境界(122、124)までの距離を決定する。【選択図】図５
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【特許請求の範囲】
【請求項１】
材料タンク内の材料のレベルを測定するレベル送信器であって、
入射信号が材料境界に向かって送信される時を確立するために使用される送信機クロック信号を受信し、受信された送信機クロック信号を使用してアナログ／デジタル変換器クロック信号を生成するアナログ／デジタル変換器クロック信号生成器と、
前記アナログ／デジタル変換器クロック信号に基づいてアナログ波形をサンプリングし、アナログ波形の各サンプルに対してデジタル値を生成するアナログ／デジタル変換器と、
前記材料境界までの距離を決定するために前記デジタル値を分析する分析モジュールと、
を含むことを特徴とするレベル送信器。
【請求項２】
前記送信機クロック信号における少なくとも１つの遷移が、前記アナログ／デジタル変換器クロック信号を遷移させる請求項１に記載のレベル送信器。
【請求項３】
前記アナログ／デジタルクロック信号発生器が、前記アナログ／デジタル変換器クロック信号を発生するための専用ハードウェアを備える請求項１に記載のレベル送信器。
【請求項４】
前記アナログ／デジタルクロック信号発生器が、少なくとも部分的に前記送信機クロック信号によって形成された信号を受信するクロック入力を有するカウンタを含む請求項３に記載のレベル送信器。
【請求項５】
前記アナログ／デジタル変換クロック信号は、前記カウンタが第１のカウントに到達した時に第１の方向に遷移し、前記カウンタが第２のカウントに到達した時に第２の方向に遷移する請求項４に記載のレベル送信器。
【請求項６】
前記カウンタのクロック入力によって受信された信号は、スタート信号の遷移後に前記送信機クロック信号を追跡する請求項５に記載のレベル送信器。
【請求項７】
前記スタート信号における前記遷移は、受信機クロック信号と送信機クロック信号とが同位相であるときに生じる請求項６に記載のレベル送信器。
【請求項８】
材料タンク内の材料のレベルを測定する方法であって、
開始時間から一連の入射信号を前記材料に向けて発信し、
前記材料からの反射信号を表すアナログ波形をデジタル値に変換するための時間を指定する第２の信号を生成し、変換するための時間が前記開始時間の後にある量の時間が発生するように、且つ、前記時間の量が割り込み処理の変動に依存しないように前記第２の信号を生成することを特徴とするレベル測定方法。
【請求項９】
前記第２の信号の生成は、各入射信号を生成するために使用される送信機クロック信号を使用して、各第２の信号を生成することを含む請求項８に記載のレベル測定方法。
【請求項１０】
前記第２の信号の生成は、前記第２の信号を生成するために専用ハードウェアを使用することを含む請求項９に記載のレベル測定方法。
【請求項１１】
専用ハードウェアの使用は、送信機クロック信号を追跡する信号によって駆動されるクロック入力を有する専用カウンタを使用することを含む請求項１０に記載のレベル測定方法。
【請求項１２】
前記送信機クロック信号が受信器クロック信号と同位相であるときにスタート信号を遷移する手順と、
前記スタート信号における前記遷移を使用して前記開始時間を設定する手順と、
前記スタート信号における前記遷移を使用して前記専用カウンタを開始する手順と、をさらに含む請求項１１に記載のレベル測定方法。
【請求項１３】
前記専用カウンタの出力カウントを使用して、前記アナログ波形を変換するための多数の時間が前記開始信号における単一の遷移のために指定されるように、前記カウンタをリセットすることをさらに含む請求項１２に記載のレベル測定方法。
【請求項１４】
前記デジタル値を使用して前記材料までの距離を決定することをさらに含む請求項８に記載のレベル測定方法。
【請求項１５】
材料タンク内の材料のレベルを測定するレベル送信器であって、
前記材料に向かって入射信号を伝達する入射信号発生器と、
アナログ／デジタル変換器クロック信号を生成する専用アナログ／デジタル変換器クロック信号生成器と、
前記材料から反射信号を受信し、反射信号からアナログ信号を生成する受信機と、
アナログ／デジタル変換器クロック信号を受信し、アナログ／デジタル変換器クロック信号に基づいて前記アナログ信号のデジタルサンプルを生成するアナログ／デジタル変換器と、
を含むことを特徴とするレベル送信器。
【請求項１６】
前記アナログ／デジタル変換器は、マイクロコントローラユニットによって実装される請求項１５に記載のレベル送信器。
【請求項１７】
前記入射信号発生器および前記アナログ／デジタル変換器クロック発生器は、送信機クロック信号を受信する請求項１５に記載のレベル送信器。
【請求項１８】
前記専用アナログ／デジタル変換器クロック発生器は、前記送信機クロック信号を追跡する信号を受信するクロック入力を有するカウンタを備える請求項１５に記載のレベル送信器。
【請求項１９】
前記専用アナログ／デジタル変換器クロック発生器は、前記送信機クロック信号が受信機クロック信号と同相であるときに遷移するスタート信号をさらに受信する請求項１８に記載のレベル送信器。
【請求項２０】
前記カウンタは、前記カウンタによって出力されたカウント値に基づいて周期的にリセットされる請求項１９に記載のレベル送信器。
【発明の詳細な説明】
【技術分野】
【０００１】
以下に説明する実施形態は、材料のレベルを測定するためにプロセス制御産業で使用される送信器に関する。より具体的には、本実施形態は短い距離によって分離された材料界面を検出することができるレベル送信器に関する。
【背景技術】
【０００２】
レベル送信器は、プロセス制御業界で使用され、材料境界のレベルまたは高さを表す値を提供する。そのような材料境界の例には、液体／気体境界、半液体／気体境界、液体／半液体境界、および液体／液体境界が含まれる。このような境界の高さを識別するために、レベル送信器内のトランシーバ（送受信機）を使用して、入射電磁信号を境界の上方の任意の位置から前記境界に向ける。次に、トランシーバは、入射電磁信号の一部が境界から反射したときに生成される反射電磁信号を検出する。次いで、入射信号の発信と反射信号の受信との間の時間を使用して、レベル送信器のトランシーバと材料境界との間の距離を決定する。
【０００３】
レベル送信器の１つの部類は、時間領域反射率測定(TDR)に基づくものである。TDRでは、プロセス媒体中に沈めたプローブに沿って低電力のナノ秒パルスが導波される。パルスが測定している材料の表面に到達すると、エネルギーの一部が送信器に反射され、生成されたパルスと反射されたパルスとの間の時間差が材料境界／表面のレベルを示す距離に変換される。
【発明の概要】
【課題を解決するための手段】
【０００４】
レベル送信器はアナログ／デジタル変換器クロック信号発生器を含み、該クロック信号発生器は、入射信号が材料境界に向けて送信されるときに確立するために使用される送信機クロック信号を受信する。アナログ／デジタル変換器クロック信号発生器は、受信した送信機クロック信号を使用して、アナログ／デジタル変換器クロック信号を生成する。アナログ／デジタル変換器はアナログ／デジタル変換器のクロック信号に基づいてアナログ波形をサンプリングし、アナログ波形の各サンプルについてデジタル値を生成する。解析モジュールがデジタル値を解析して、材料境界までの距離を決定する。
【０００５】
さらなる実施形態によれば、方法は、開始時間で始まる一連の入射信号を材料の方へ向ける手順と、材料からの反射信号を表すアナログ波形をデジタル値に変換する時間を指定する第２の信号を生成する手順とを含む。第２の信号は変換のための時間が開始時間の後にある量の時間が発生し、その時間が割り込み処理の変動に依存しないように生成される。
【０００６】
レベル送信器は、材料に向けて入射信号を送信する入射信号発生器と、アナログ／デジタル変換器クロック信号を発生する専用アナログ／デジタル変換器クロック発生器とを含む。受信機は材料からの反射信号を受信し、反射信号からアナログ信号を生成する。アナログデジタル変換器クロック信号を受け取るアナログ／デジタル変換器は、アナログ／デジタル変換器クロック信号に基づいてアナログ信号のデジタルサンプルを生成する。
【図面の簡単な説明】
【０００７】
【図１】一実施形態によるプロセス制御システムの図である。
【図２】従来技術のレベル送信器のブロック図である。
【図３】図２の従来技術のレベル送信器における信号のタイミング図である。
【図４】図２の従来技術のレベル送信器における反射信号のサンプリングを示す図である。
【図５】実施形態によるレベル送信器のブロック図である。
【図６】一実施形態によるアナログ／デジタル変換器クロック発生器の回路図である。
【図７】図６のアナログ／デジタル変換器クロック発生器における信号のタイミング図である。
【発明を実施するための形態】
【０００８】
図１には、材料タンク１０４に装着された無線レベル発信器１０２を含み、制御室１０８内の１つ以上のコンピュータ装置にプロセス変数を伝達する無線受信機１０６に１つ以上のプロセス変数を無線で提供するプロセス制御システム１００の図が示されている。システム１００ではレベル送信器１０２が時間領域反射率測定レベル送信器であり、プローブ１１０を含み、プローブはガス領域１１２と、材料層１１４および１１６などの１つ以上の液体および／または半液体材料層とを通ってタンク１０４内に延設する。レベル送信器１０２内のトランシーバは、タンク１０４内の材料に向かって方向１２０に入射パルスまたは基準パルス１１８を生成する。境界層１２２および境界層１２４のような各材料境界層において、入射パルスの一部は、レベル送信器１０２のトランシーバに向かって反射して戻される。例えば、境界１２２において、反射パルス１２６が生成され、方向１２８に進み、レベル送信器１０２に向かって戻り、境界１２４において、反射パルス１３０が生成され、これも方向１２８に向かってレベル送信器１０２に向かって進む。
【０００９】
基準パルス１１８が境界に到達し、トランシーバに部分的に反射して戻されるのに要する時間の量を使用して、トランシーバから境界層までの距離を計算することができる。したがって、距離測定の精度は、タイミング測定の精度に依存する。特に、入射パルスがトランシーバから離れた時を基準として、反射パルスがトランシーバに到達した時を測定する際の不整合は、レベル送信器の達成可能な精度を制限する。
【００１０】
図２は、従来技術のレベル送信器２００のブロック図を提供する。レベル送信器２００は、送信機クロック信号２０６を生成する送信機クロック発生器２０２と、受信機クロック信号２０８を生成する受信機クロック発生器２０４を含む。いくつかの実施形態に従って、受信機クロック発生器２０４は受信機クロック信号２０８を生成し、その結果、受信機クロック信号２０８は、送信機クロック信号２０６に対して複数の位相遅延を引き起こす。同期回路２２６は送信機クロック信号２０６と受信器クロック信号２０８とが同位相であるときに、スタート信号を遷移させる。スタート信号２２４はパルスドライバ(入射信号発生器とも呼ばれる)２１０およびサンプル抽出器２２０に供給され、スタート信号２２４が遷移すると、パルスドライバ２１０は送信機クロック信号２０６と同位相でプローブ１１０上に一連のパルスの発生を開始し、サンプル抽出器２２０はプローブ１１０からの反射信号の時間等価信号２２２を生成し始める。
【００１１】
特に、パルスドライバ２１０は、送信機クロック信号２０６の各サイクルで高速立ち上がりパルスを生成する。各パルスはプローブ１１０に導かれ、下方に進み、１つ以上の材料境界によって部分的に反射される。サンプル抽出器２２０は反射された信号を受信し、受信機クロック信号２０８および内部サンプルホールド回路を使用して、入射パルス信号に対して異なる位相の反射信号をサンプリングする。異なる位相で異なる反射信号をサンプリングすることによって、サンプル抽出器２２０は、反射信号よりも長い時間スケールに沿った反射信号の再構成である等価時間アナログ信号２２２を構築することができる。この等価時間波形を形成することにより、アナログ／デジタル変換器のサンプリング・レートは、送信器のクロック信号よりもはるかに遅くすることができる。レベル送信器の精度は部分的に、送信機クロック信号の周波数に基づいており、より高い周波数により、より高い精度がもたらされるので、サンプル抽出器２２０はアナログ／デジタル変換器のための合理的なサンプリング・レートで反射波のアナログ／デジタル変換を依然として許容しながら、レベル送信器においてより高い精度を可能にする。
【００１２】
スタート信号２２４は、また、リセット回路２２８に供給され、このリセット回路はスタート信号２２４が遷移した後に送信機クロック信号２０６上で遷移をカウントし、送信機クロック信号２０６の所望のサイクル数の後にリセット信号２３０を送信する。リセット信号２３０はリセット信号２３０の遷移によってパルスドライバ２１０がパルスの発生を停止させるように、パルスドライバ２１０に提供される。リセット信号２３０はサンプル抽出器２２０および同期回路２２６にも供給され、リセット信号２３０が遷移し、スタート信号２２４をリセットさせる場合、サンプル抽出器２２０がサンプリングを停止させる。
【００１３】
従来技術の下では、アナログ／デジタル変換器２３４、中央処理ユニット(CPU)２３６およびマイクロコントローラユニットクロック２３８を含むマイクロコントローラユニット(MCU)２３２はサンプル抽出器２２０から時間等価信号２２２を受信し、１つまたは複数の材料境界までの距離２４０を生成するために時間等価信号２２２を使用する。具体的には、アナログ／デジタル変換器２３４が一連のデジタル値を生成するために、アナログ／デジタル変換器(ADC)クロック信号２４４に基づいて決定された時点で、時間等価信号２２２をサンプリングする。一連のデジタル値は、CPU２３６によって実現される分析ファームウェア（分析モジュール）２３９に提供される。分析ファームウェア（分析モジュール）２３９は一連のデジタル値のピークを識別し、入射パルスが送信されてから各ピークが反射信号に生じたまでの時間の長さを決定する。次いで、分析ファームウェア（分析モジュール）２３９は、これらの時間を使用して、１つまたは複数の材料境界までの距離２４０を計算する。
【００１４】
従来技術では、ADCクロック信号２４４がCPU２３６によって実行されるファームウェアであるADCクロック発生器２４６によって発生される。ADCクロック発生器２４６はスタート信号２２４を受信した後にADCクロック信号２４４を開始し、リセット信号２３０を受信した後にADCクロック信号２４４を停止する。ADCクロック信号２４４の遷移は一般に、MCUクロック２３８と同位相である。
【００１５】
マイクロコントローラユニット２３２はリセット信号２３０およびスタート信号２２４をそれぞれのI／Oポートで受信し、このI／Oポートによりマイクロコントローラユニット２３２が変化を監視する。これらの信号のいずれかが変化すると、CPU２３６に割り込みが発行され、CPU２３６にその現在のアクティビティを中断させ、その状態を保存させ、ADCクロック発生器ファームウェア２４６の実行を開始させて新しい信号値を処理させる。CPUが実行していたコードからADCクロック発生器２４６に切り換えるのに時間がかかるので、スタート信号２２４が遷移する時とADCクロック信号２４４が始まる時との間に遅延または待ち時間がある。さらに、この遅延はマイクロコントローラユニット２３２が受信している他の信号、およびCPU２３６が処理している他のファームウェアに基づいて発生し得る割り込み処理の変動のために、可変である。さらに、この遅延は、DMAとCPUバスの優先順位によって異なる場合がある。
【００１６】
図３は、ADCクロック信号の変動を示す従来技術のレベル送信器２００のタイミング図を示す。図３に示すように、スタート信号２２４は時刻t０に遷移する。理想的なアナログ／デジタル変換クロック信号３００は、時刻t０においてスタート信号２２４と同時にスタートする。理想的なアナログ／デジタル変換クロック信号３００は、３０８において、理想的なサンプリングタイムtsを有する。
【００１７】
マイクロコントローラユニット２３２内の割り込み処理の変動により、ADCクロック信号２４４は理想的ではなく、代わりに、例示的なADCクロック信号３０２および３０４によって示されるように、一貫性のないクロック信号を生成し得る。ADCクロック信号３０２は開始時間t０後の時間t１で始まり、ADCクロック信号３０４は、開始時間t０後の時間t２で始まることが示されている。ADCクロック信号３０２の開始における遅延のために、クロック信号３０２におけるサンプリング時間３０６は、理想的なサンプリング時間tsに対して時間３１０だけ遅延される。クロックシグナル３０４については、サンプリング時間３１２が理想的なサンプリング時間tsの後の時間３１４だけ遅延される。したがって、スタート信号２２４の遷移後にADCクロック信号を開始する際の変動は、時間等価信号２２２からデジタルサンプルが形成される時期の変動をもたらす。ADCクロック信号の開始における変動量は予測不可能であり、その結果、レベル送信器の達成可能な精度が低下する。
【００１８】
この精度の低下は、スタート信号２２４, t０の変化に対する時等価信号２２２を示す図４に見られる。拡大領域４００に示されるように、パルス４０２の底部はサンプリング時間３０８においてある量の時間４０４の後に発生するものとして識別されるが、サンプリング時間３０６については時間４０６において、サンプリング時間３１２においては時間４０８において発生するものとして決定される。後のサンプリング点のための増加された時間は材料境界までのさらなる距離の計算に直接対応するので、従来技術において見出されるADCクロック信号２４４の開始における変動は測定された距離における変動をもたらし得る。
【００１９】
ADCクロック信号の開始における変動によって生じるサンプリング時間の変動に加えて、従来技術は、MCUクロック信号２３８と送信機クロック信号２０６との間の位相ジッタによるサンプリング時間の変動も持ち込む。図３に示すように、理想的なサンプリング時間tsは、送信機クロック信号２０６の遷移と整合している。しかしながら、サンプリング時間３０６および３１２は、送信機クロック信号２０６における遷移と整合しない。MCUクロック２３８と送信機クロック信号２０６との間の位相関係は予測不可能であるため、結果として生じるタイミングのばらつきおよび関連する距離のばらつきは予測できず、距離計算における精度の損失につながる可能性がある。
【００２０】
図５は、一実施形態によるレベル送信器５００の一例を提供する。レベル送信器５００における送信機クロック発生器２０２、受信機クロック発生器２０４、同期回路２２６、リセット回路２２８、パルスドライバ２１０およびサンプル抽出器２２０は、レベル送信器２００について上述した方法と同じ方法で動作する。
【００２１】
レベル送信器５００では、マイクロコントローラユニット２３２のCPU２３６でファームウェアを使用してADCクロック信号を生成する代わりに、レベル送信器５００は専用ハードウェアADCクロック生成器５０２を使用してADCクロック信号５０４を生成し、それはマイクロコントローラユニット５３２内のアナログ／デジタル変換器(ADC)５３４のクロック入力５０６に供給される。ADC５３４は時間等価信号２２２を受信し、時間等価信号２２２をサンプリングして、ADCクロック信号５０４の遷移に基づいてデジタル値を生成する。これらのデジタルサンプルは、マイクロコントローラユニット５３２内の中央処理ユニット５３６によって実行される分析ファームウェア（分析モジュール）５３７に提供される。分析ファームウェア（分析モジュール）５３７はデジタルサンプルを使用して、時間等価信号２２２内の反射パルスを識別し、そのようなパルスの予想タイミングを使用して、１つまたは複数の材料境界の距離５４０を決定する。次いで、距離５４０は制御室内のデバイスまたは他のプロセス送信器などの他の処理デバイスに送信するために、通信インターフェース２４２に提供される。
【００２２】
図６は、ADCクロック発生器５０２の一実施形態の回路図を提供する。ADCクロック発生器５０２は、クロック入力６０２、リセット入力６０４およびカウント出力６０６を有するバイナリカウンタ６００を含む。カウント出力６０６の各々は、マルチビットデジタル値における別個のビットを表す。結果として、出力６０６の異なる組み合わせは、異なるカウントを表す。
【００２３】
クロック入力６０２は、送信機クロック信号２０６およびスタート信号２２４を受信するANDゲート６０８の出力を受信する。送信機クロック信号２０６は連続信号であり、一方、スタート信号２２４は送信機クロック信号２０６が受信機クロック２０８と位相を合わせる前にしばらくローであり、その時点で、スタート信号２２４はハイに遷移する。したがって、スタート信号２２４が遷移する前に、カウンタ６００のクロック入力６０２はカウンタ６００がそのカウントをインクリメントしないように、定常低値を受け取る。スタート信号２２４がハイに遷移すると直ちに、送信機クロック信号２０６の遅延バージョンがクロック入力６０２に適用され、ここで遅延はANDゲート６０８に存在する小さな遅延に起因する。定常状態の温度では、ANDゲート６０８の遅延が時間の経過に一致する。したがって、スタート信号２２４がハイに遷移した後、カウンタ６００のクロック入力６０２は、送信機クロック信号２０６を追跡する。
【００２４】
カウンタ６００からの２つの出力ピン６１０および６１２は、それぞれの抵抗を介して、ADCクロック信号５０４を表す出力を有する第２のANDゲート６１４の入力に印加される。したがって、ADCクロック信号５０４は、バイナリカウンタ６００が出力ピン６１０および６１２の両方がハイに遷移するカウントに到達するまでローになり、前記遷移の時点で、ADCクロック信号５０４はハイに遷移する。バイナリカウンタ６００はクロック入力６０２で送信機クロック信号２０６の遅延バージョンを受信するので、ADCクロック信号５０４におけるローからハイへの遷移は送信機クロック信号２０６における遷移によって引き起こされる。具体的にはバイナリカウンタ６００にそのカウントをインクリメントさせ、それによって出力ピン６１０における遷移をローからハイにさせ、ADCクロック信号５０４をローからハイに遷移させるのは送信機クロック信号２０６における遷移である。
【００２５】
ADCクロック信号５０４は、ホールド時間において、ハイの状態を維持する。図６の実施形態では、このホールド時間がANDゲート６１８に入力される出力ピン６１６およびADCクロック信号５０４によって制御される。バイナリカウンタ６００が出力ピン６１６およびADCクロック信号５０４をハイにさせるカウントに達すると、ANDゲート６１８の出力６２０は、ローからハイに遷移する。図６の例では、これはADCクロック信号５０４がハイに遷移した後に２カウントを発生する。ANDゲート６１８の出力６２０は、その出力がカウンタ６００の入力６０４を再設定するために連結されたORゲート６２２に提供される。したがって、カウンタによって出力ピン６１０、６１２および６１６がハイになると、ORゲート６２２の出力およびカウンタ６００のリセット入力６０４がハイに遷移し、バイナリカウンタ６００がリセットされる。このリセットによって、カウンタ６００の出力ピンのすべてがローに遷移し、それによってADCクロック信号５０４がローに遷移する。したがって、ADCクロック信号５０４はカウンタ６００が第１のカウントに到達したときに第１の方向に遷移し、カウンタ６００が第２のカウントに到達したときに第２の方向に遷移する。
【００２６】
バイナリカウンタ６００がリセットすると、出力ピン６１６および６１０は両方ともローに遷移し、リセット入力６０４をローに遷移させ、それによってバイナリカウンタ６００が再びカウントを開始することを可能にする。このプロセスは、一定時間継続し、ADCクロック信号５０４内に一連の短いパルスが発生する。特に、ADCクロック信号５０４内のパルスは、リセット回路２２８がリセット信号２３０をローに遷移させるまで生成される。
【００２７】
サンプルの周波数はADCクロック信号５０４の遷移をトリガするために、カウンタ出力ピンの様々な組み合わせを選択することによって制御することができる。１,８４３,２００Hzの送信器クロック周波数に対して、数種の実施形態において、４８.５KHz、５１.２KHz、３６.９KHz、３５.４KHz、２４.９KHzまたは２４.３KHzのサンプリング周波数を提供するためのカウンタが使用できる。
【００２８】
インバータ６２４によって形成されるリセット信号２３０の反転バージョンは、ORゲート６２２によって受信される。したがって、リセット信号２３０がローに遷移すると、ORゲート６２２への入力がハイに遷移し、バイナリカウンタ６００によるカウント出力にかかわらず、バイナリカウンタ６００のリセット入力６０４がハイに遷移する。これにより、バイナリカウンタ６００がリセットされる。同時に、リセット信号２３０は、同期回路２２６にスタート信号２２４をローに遷移させ、バイナリカウンタ６００がカウントを停止するようにする。その結果、リセット信号２３０がローに遷移すると、ADCクロック信号５０４はローに遷移し、送信機クロック信号２０６および受信器クロック信号２０８が再び位相が合うまでローに保持され、その時点で、スタート信号２２４が再びハイに遷移し、バイナリカウンタ６００が再びカウントを開始する。
【００２９】
図５のADC５３４がADCクロック信号５０４におけるローからハイへの遷移でサンプリングするとき、デジタルサンプルは、ADCクロック信号５０４の各クロックサイクルの終わりで得られる。当業者は代替的に、ADCクロック信号５０４をORゲート６３０を含む追加の回路要素、およびADCクロック信号５０４の代わりにADC５３４に印加され得る代替ADCクロック信号６３６を生成するインバータ６３２および６３４に印加することによって、デジタルサンプルをADCクロック信号の開始時に取得できることを認識する。インバータ６３２はスタート信号２２４を受信し、反転してORゲート６３０に入力を供給する。ORゲート６３０の他の入力は、ADCクロック信号５０４を受信する。ORゲート６３０の出力は、その出力で代替ADCクロック信号６３６を生成するインバータ６３４に入力される。代替ADCクロック信号６３６はスタート信号２２４がハイに遷移すると直ちにハイに遷移し、カウンタ６００のカウントが出力ピン６１０および６１２が両方ともハイである値に達するたびに短時間ローに遷移する。
【００３０】
いくつかの要因が、ADCクロック発生器５０２を使用する一貫性の改善につながる。第１に、ADCクロック発生器５０２は専用ハードウェアであるので、マイクロコントローラユニット２３２に見られるような共用ハードウェアに関連する割込み処理およびバス・コンテンションの変動による一貫性のない遅延をこうむることはない。加えて、送信器クロック２０６の遅延バージョンがカウンタ６００のためのクロッキング信号として使用されるため、ADCクロック５０４は、送信器クロック２０６の遷移後、一貫した遅延で遷移する。さらに、スタート信号２２４は送信器クロック２０６および受信器クロック２０８が同位相であるときに遷移するので、スタート信号２２４の遷移は送信器クロック２０６と同位相である。その結果、カウンタ６００は、スタート信号２２４の遷移に対して一貫した位相でカウントを開始する。これは、ADCクロック５０４のための一貫した遷移時間を生成し、したがって、ADC５３４のためのスタート信号２２４に対する一貫したサンプリング時間を生成する。
【００３１】
図７は、ADCクロック発生器５０２内の種々の信号および値に対するタイミング図を示す。特に、図７は、送信器クロック２０６、ADCクロック信号５０４、代替ADCクロック信号６３６、スタート信号２２４、リセット信号２３０、出力カウンタピン６１６および出力カウント６０６のグラフを提供する。図７に示されるように、スタート信号２２４が点７００でローからハイに遷移すると、代替ADCクロック信号６３６によって示されるように、ADCクロックサンプリング周期が始まる。出力カウント６０６が、時間点７０２において出力ピン６１０および６１２が両方ともハイであるカウントに達すると、ADCクロック信号５０４はローからハイに遷移し、カウンタピン６１６の１サイクルの間、ハイの状態を維持する。次いで、ADCクロック信号５０４は、点７０４でローに遷移する。ADCクロック信号５０４におけるローからハイへの遷移は、送信器クロック２０６におけるローからハイへの遷移と整合されることに留意されたい。
【００３２】
本発明は好ましい実施形態に関して説明されているが、当業者であれば、様々な変更が本発明の精神および範囲から逸脱することなく形状および細部になされてもよいことは認識できる。
【符号の説明】
【００３３】
１２２，１２４…材料境界
５００…レベル送信器
５０２…アナログ／デジタル変換器クロック信号発生器
５０４…アナログ／デジタル変換器クロック信号発生器
５３４…アナログ／デジタル変換器
５３７…分析ファームウェア（分析モジュール）
【図１】
2021507241.tif 000003
【図２】
2021507241.tif 000004
【図３】
2021507241.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【手続補正書】
【提出日】令和2年6月24日(2020.6.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
さらなる実施形態によれば、方法は、開始時間で始まる一連の入射信号を材料の方へ向ける手順と、材料からの反射信号を表すアナログ波形をデジタル値に変換する時間を指定する第２の信号を生成する手順とを含む。第２の信号は変換のための時間が開始時間の後に発生し、その時間が割り込み処理の変動に依存しないように生成される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
図２は、従来技術のレベル送信器２００のブロック図を提供する。レベル送信器２００は、送信機クロック信号２０６を生成する送信機クロック発生器２０２と、受信機クロック信号２０８を生成する受信機クロック発生器２０４を含む。いくつかの実施形態によれば、受信機クロック発生器２０４は受信機クロック信号２０８を生成し、その結果、受信機クロック信号２０８は、送信機クロック信号２０６に対して複数の位相遅延を引き起こす。同期回路２２６は送信機クロック信号２０６と受信器クロック信号２０８とが同位相であるときに、スタート信号を遷移させる。スタート信号２２４はパルスドライバ(入射信号発生器とも呼ばれる)２１０およびサンプル抽出器２２０に供給され、スタート信号２２４が遷移すると、パルスドライバ２１０は送信機クロック信号２０６と同位相でプローブ１１０上に一連のパルスの発生を開始し、サンプル抽出器２２０はプローブ１１０からの反射信号の時間等価信号２２２を生成し始める。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
図３は、ADCクロック信号の変動を示す従来技術のレベル送信器２００のタイミング図を示す。図３に示すように、スタート信号２２４は時刻t０で遷移する。理想的なアナログ／デジタル変換クロック信号３００は、時刻t０においてスタート信号２２４と同時にスタートする。理想的なアナログ／デジタル変換クロック信号３００は、３０８において、理想的なサンプリングタイムtsを有する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
この精度の低下は、スタート信号２２４の時間t０における遷移に対する時間等価信号２２２を示す図４に見られる。拡大領域４００に示されるように、パルス４０２の底部はサンプリング時間３０８においてある量の時間４０４の後に発生するものとして識別されるが、サンプリング時間３０６については時間４０６において、サンプリング時間３１２においては時間４０８において発生するものとして決定される。後のサンプリング点のための増加された時間は材料境界までのさらなる距離の計算に直接対応するので、従来技術において見出されるADCクロック信号２４４の開始における変動は測定された距離における変動をもたらし得る。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
クロック入力６０２は、送信機クロック信号２０６およびスタート信号２２４を受信するANDゲート６０８の出力を受信する。送信機クロック信号２０６は連続信号であり、一方、スタート信号２２４は送信機クロック信号２０６が受信機クロック２０８と位相を合わせる前にしばらくローであり、その時点で、スタート信号２２４はハイに遷移する。したがって、スタート信号２２４が遷移する前に、カウンタ６００のクロック入力６０２はカウンタ６００がそのカウントをインクリメントしないように、定常低値を受け取る。スタート信号２２４がハイに遷移すると直ちに、送信機クロック信号２０６の遅延バージョンがクロック入力６０２に適用され、ここで遅延はANDゲート６０８に存在する小さな遅延に起因する。定常状態の温度では、ANDゲート６０８の遅延は時間経過にかかわらず一定である。したがって、スタート信号２２４がハイに遷移した後、カウンタ６００のクロック入力６０２は、送信機クロック信号２０６を追跡する。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
ADCクロック信号５０４は、ホールド時間において、ハイの状態を維持する。図６の実施形態では、このホールド時間がANDゲート６１８に入力される出力ピン６１６およびADCクロック信号５０４によって制御される。バイナリカウンタ６００が出力ピン６１６およびADCクロック信号５０４をハイにさせるカウントに達すると、ANDゲート６１８の出力６２０は、ローからハイに遷移する。図６の例では、これはADCクロック信号５０４がハイに遷移した２カウント後に発生する。ANDゲート６１８の出力６２０は、その出力がカウンタ６００の入力６０４を再設定するために連結されたORゲート６２２に提供される。したがって、カウンタによって出力ピン６１０、６１２および６１６がハイになると、ORゲート６２２の出力およびカウンタ６００のリセット入力６０４がハイに遷移し、バイナリカウンタ６００がリセットされる。このリセットによって、カウンタ６００の出力ピンのすべてがローに遷移し、それによってADCクロック信号５０４がローに遷移する。したがって、ADCクロック信号５０４はカウンタ６００が第１のカウントに到達したときに第１の方向に遷移し、カウンタ６００が第２のカウントに到達したときに第２の方向に遷移する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正の内容】
【００２７】
サンプルの周波数はADCクロック信号５０４の遷移をトリガするために、カウンタ出力ピンの様々な組み合わせを選択することによって制御することができる。数種の実施形態においては、カウンタに１,８４３,２００Hzの送信器クロック周波数を適用することで、４８.５KHz、５１.２KHz、３６.９KHz、３５.４KHz、２４.９KHzまたは２４.３KHzのサンプリング周波数を提供する。
【国際調査報告】
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