(57)【要約】  金属酸化膜半導体電界効果トランジスタは、ワイドバンドギャップ基板と、基板上のワイドバンドギャップドリフト層と、ドリフト層内の複数の接合部インプラントと、接合部インプラント間のＪＦＥＴ領域とを含む。ＪＦＥＴ領域は、接合部インプラントのうち隣接する接合部インプラント間の距離であるＪＦＥＴギャップによって画定される。ＪＦＥＴギャップはＭＯＳＦＥＴデバイス全体で均一ではない。ＪＦＥＴ領域は、第１のＪＦＥＴサブ領域と第２のＪＦＥＴサブ領域とに分離され、第１のＪＦＥＴサブ領域におけるドーピング濃度は、第２のＪＦＥＴサブ領域におけるドーピング濃度とは異なる。
2021530878.tif 000002
【特許請求の範囲】
【請求項１】
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスであって、
ワイドバンドギャップ基板と、
前記基板上のワイドバンドギャップドリフト層と、
前記ワイドバンドギャップドリフト層内の複数の接合部インプラントと、
前記複数の接合部インプラント間の接合型電界効果トランジスタ（ＪＦＥＴ）領域とを備え、
前記ＪＦＥＴ領域は、前記複数の接合部インプラントのうち隣接する接合部インプラント間の距離であるＪＦＥＴギャップによって画定され、
前記ＪＦＥＴギャップは、前記ＭＯＳＦＥＴデバイス全体で均一ではなく、
前記ＪＦＥＴ領域は、第１のＪＦＥＴサブ領域と第２のＪＦＥＴサブ領域とに分離され、
前記第１のＪＦＥＴサブ領域のドーピング濃度は、前記第２のＪＦＥＴサブ領域のドーピング濃度とは異なる、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイス。
【請求項２】
前記第１のＪＦＥＴサブ領域内のＪＦＥＴギャップは、前記第２のＪＦＥＴサブ領域内のＪＦＥＴギャップとは異なる。請求項１に記載のＭＯＳＦＥＴデバイス。
【請求項３】
前記第１のＪＦＥＴサブ領域内の前記ＪＦＥＴギャップは、前記第２のＪＦＥＴサブ領域内の前記ＪＦＥＴギャップよりも小さい、請求項２に記載のＭＯＳＦＥＴデバイス。
【請求項４】
前記第１のＪＦＥＴサブ領域内の前記ドーピング濃度は、前記第２のＪＦＥＴサブ領域内の前記ドーピング濃度よりも高い、請求項３に記載のＭＯＳＦＥＴデバイス。
【請求項５】
前記基板は、第１のドーピングタイプを有し、
前記ドリフト層は、前記第１のドーピングタイプを有し、
前記複数の接合部インプラントはおのおの、前記第１のドーピングタイプとは逆の第２のドーピングタイプを有する、請求項１に記載のＭＯＳＦＥＴデバイス。
【請求項６】
前記複数の接合部インプラントのおのおのは長方形である、請求項１に記載のＭＯＳＦＥＴデバイス。
【請求項７】
前記複数の接合部インプラントのおのおのは六角形である、請求項１に記載のＭＯＳＦＥＴデバイス。
【請求項８】
前記ワイドバンドギャップ基板および前記ワイドバンドギャップドリフト層が、炭化ケイ素（ＳｉＣ）を備える、請求項１に記載のＭＯＳＦＥＴデバイス。
【請求項９】
前記ＪＦＥＴ領域のドーピング濃度が、前記第１のＪＦＥＴサブ領域と前記第２のＪＦＥＴサブ領域との間で線形的、指数関数的、および段階的のいずれかに変化する、請求項１に記載のＭＯＳＦＥＴデバイス。
【請求項１０】
前記ＭＯＳＦＥＴデバイスは、２ｍΩ・ｃｍ２未満の面正規化オン状態抵抗を提供し、少なくとも６５０Ｖを遮断できる、請求項１に記載のＭＯＳＦＥＴデバイス。
【請求項１１】
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスであって、
ワイドバンドギャップ基板と、
前記基板上のワイドバンドギャップドリフト層と、
前記ドリフト層内の複数の接合部インプラントとを備え、前記複数の接合部インプラントは、セル構成で配置され、前記ＭＯＳＦＥＴデバイスは、２ｍΩ・ｃｍ２未満の面正規化オン状態抵抗を提供し、少なくとも６５０Ｖを遮断できる、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイス。
【請求項１２】
前記ワイドバンドギャップ基板および前記ワイドバンドギャップドリフト層が、炭化ケイ素（ＳｉＣ）を備える、請求項１１に記載のＭＯＳＦＥＴデバイス。
【請求項１３】
前記ＭＯＳＦＥＴデバイスのセル（ＭＯＳチャネル）充填密度が、３７０ｍｍ／ｍｍ２よりも大きい、請求項１１に記載のＭＯＳＦＥＴデバイス。
【請求項１４】
前記複数の接合部インプラントのおのおのが長方形である、請求項１１に記載のＭＯＳＦＥＴデバイス。
【請求項１５】
前記複数の接合部インプラントのおのおのが六角形である、請求項１１に記載のＭＯＳＦＥＴデバイス。
【請求項１６】
金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスを製造するための方法であって、
ワイドバンドギャップ基板と、前記基板上のワイドバンドギャップドリフト層とを含む半導体スタックを提供するステップと、
前記ワイドバンドギャップドリフト層に複数の接合部インプラントを提供するステップと、
前記複数の接合部インプラント間に、接合型電界効果トランジスタ（ＪＦＥＴ）領域を提供するステップとを備え、
前記ＪＦＥＴ領域は、前記複数の接合部インプラントのうち隣接する接合部インプラント間の距離であるＪＦＥＴギャップによって画定され、
前記ＪＦＥＴギャップは、前記ＭＯＳＦＥＴデバイス全体で均一ではなく、
前記ＪＦＥＴ領域は、第１のＪＦＥＴサブ領域と第２のＪＦＥＴサブ領域とに分離され、
前記第１のＪＦＥＴサブ領域のドーピング濃度は、前記第２のＪＦＥＴサブ領域のドーピング濃度とは異なる、方法。
【請求項１７】
前記第１のＪＦＥＴサブ領域内のＪＦＥＴギャップが、前記第２のＪＦＥＴサブ領域内のＪＦＥＴギャップとは異なる、請求項１６に記載の方法。
【請求項１８】
前記第１のＪＦＥＴサブ領域内のＪＦＥＴギャップが、前記第２のＪＦＥＴサブ領域内のＪＦＥＴギャップよりも小さい、請求項１７に記載の方法。
【請求項１９】
前記第１のＪＦＥＴサブ領域内のドーピング濃度が、前記第２のＪＦＥＴサブ領域内のドーピング濃度よりも高い、請求項１８に記載の方法。
【請求項２０】
前記ＭＯＳＦＥＴデバイスは、２ｍΩ・ｃｍ２未満の面正規化オン状態抵抗を提供し、少なくとも６５０Ｖを遮断できる、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
[0001]本開示は、半導体デバイス、特に、高い遮断電圧(blocking voltage)および低いオン状態抵抗(on-state resistance)を維持する高いチャネル充填密度を有するワイドバンドギャップ半導体デバイスに関する。
【背景技術】
【０００２】
[0002]ワイドバンドギャップ半導体デバイスは、高い遮断電圧に耐え、低いオン状態抵抗を提供し、それらの狭いバンドギャップの対応物よりも高い周波数および温度で動作する能力のために、様々な用途に好適である。当業者は、動作のいくつかの態様においてワイドバンドギャップ半導体デバイスによって提供される重要な利点が、動作の他の態様における欠点を甘受してもたらされることが多いことを理解するであろう。そのような１つの欠点は、ワイドバンドギャップ半導体デバイスが、その中に形成される非常に集中した電界に悩まされることである。これらの集中電界は、適切に管理されていないと、デバイスに損傷を与える可能性があり、さらに、ワイドバンドギャップ半導体デバイスが、特定のレベルを超える電圧を、障害なく遮断する能力を低下させる可能性がある。したがって、その中の電界の集中を低減するワイドバンドギャップ半導体デバイスが必要とされている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
[0003]１つの実施形態では、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、ワイドバンドギャップ基板と、基板上のワイドバンドギャップドリフト層と、ワイドバンドギャップドリフト層内の複数の接合部インプラント(junction implant)と、接合部インプラント間の接合型電界効果トランジスタ（ＪＦＥＴ: junction field-effect transistor）領域とを含む。ＪＦＥＴ領域は、接合部インプラントのうち隣接する接合部インプラント間の距離であるＪＦＥＴギャップによって画定される。ＪＦＥＴギャップは、ＭＯＳＦＥＴデバイス全体で均一ではない。ＪＦＥＴ領域は、第１のＪＦＥＴサブ領域と第２のＪＦＥＴサブ領域とに分離され、第１のＪＦＥＴサブ領域におけるドーピング濃度は、第２のＪＦＥＴサブ領域におけるドーピング濃度とは異なる。ＪＦＥＴ領域を、第１のＪＦＥＴサブ領域と第２のＪＦＥＴサブ領域とに分離することにより、オン状態抵抗、遮断電圧、およびピーク電界間のトレードオフが、サブ領域に対して局所的に設計され得、それによってＭＯＳＦＥＴデバイスの全体的な性能を改善する。
【０００４】
[0004]１つの実施形態では、第１のＪＦＥＴサブ領域内のＪＦＥＴギャップは、第２のＪＦＥＴサブ領域内のＪＦＥＴギャップとは異なる。特に、第１のＪＦＥＴサブ領域内のＪＦＥＴギャップは、第２のＪＦＥＴサブ領域内のＪＦＥＴギャップよりも小さくてもよい。第１のＪＦＥＴサブ領域内のドーピング濃度は、第２のＪＦＥＴサブ領域内のドーピング濃度よりも高くてもよい。ＪＦＥＴ領域におけるドーピング濃度は、第１のＪＦＥＴサブ領域と第２のＪＦＥＴサブ領域との間で線形的、指数関数的、または段階的に変化し得る。
【０００５】
[0005]１つの実施形態では、ＭＯＳＦＥＴデバイスは、２ｍΩ・ｃｍ２未満の面正規化オン状態抵抗(area normalized on-state resistance)を提供し、少なくとも６５０Ｖを遮断できる。ＭＯＳＦＥＴデバイスは、３７０ｍｍ／ｍｍ２を超えるＭＯＳチャネル充填密度を有する場合がある。
【０００６】
[0006]当業者は、本開示の範囲を理解し、添付の図面に関連して好ましい実施形態の以下の詳細な説明を読んだ後、その追加の態様を実現するであろう。
【０００７】
[0007]本明細書に組み込まれ、その一部を形成する添付の図面は、本開示のいくつかの態様を示しており、説明とともに、本開示の原理を説明するのに役立つ。
【図面の簡単な説明】
【０００８】
【図１】[0008]本開示の１つの実施形態による、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）セルの断面図である。
【図２】[0009]本開示の１つの実施形態による、ＭＯＳＦＥＴデバイスの上面図である。
【図３】[0010]本開示の１つの実施形態による、ＭＯＳＦＥＴデバイスの上面図である。
【図４】[0011]本開示の１つの実施形態による、ＭＯＳＦＥＴデバイスの上面図である。
【図５】[0012]本開示の１つの実施形態による、ＭＯＳＦＥＴデバイスの上面図である。
【図６】[0013]本開示の１つの実施形態による、ＭＯＳＦＥＴデバイスを製造するための方法を示す図である。
【発明を実施するための形態】
【０００９】
[0014]以下に記載される実施形態は、当業者が実施形態を実施することを可能にし、実施形態を実施する最良のモードを例示するために必要な情報を表す。添付の図面に照らして以下の説明を読むと、当業者は、本開示の概念を理解し、本明細書で特に扱われていないこれらの概念の適用を認識するであろう。これらの概念および適用は、本開示および付随する特許請求の範囲に含まれることを理解されたい。
【００１０】
[0015]本明細書では、第１、第２などの用語を使用して様々な要素を説明することができるが、これらの要素はこれらの用語によって限定されるべきではないことが理解されよう。これらの用語は、単にある要素を別の要素と区別するために使用される。たとえば、本開示の範囲から逸脱することなく、第１の要素は、第２の要素と呼ばれ得、同様に、第２の要素は、第１の要素と呼ばれ得る。本明細書で使用される場合、「および／または」という用語は、関連するリストされたアイテムの１つまたは複数の任意のおよびすべての組合せを含む。
【００１１】
[0016]層、領域、または基板などの要素が、別の要素の「上に」ある、または「上に」延びていると称される場合、それは、他の要素の直接上にある、または直接上に延びることができるか、または介在要素が存在する可能性もあると理解されよう。対照的に、要素が別の要素の「直接上に」にある、または「直接上に」延びていると称される場合、介在要素は存在しない。同様に、層、領域、または基板などの要素が、別の要素の「上方に」ある、または「上方に」延びていると称される場合、それは、他の要素の直接上方にある、または直接上方に延びている、または介在要素が存在する可能性もあると理解されよう。対照的に、要素が別の要素の「直接上方に」ある、または「直接上方に」延びていると称される場合、介在要素は存在しない。ある要素が別の要素に「接続されている」または「結合されている」と称される場合、それは、別の要素に直接接続または結合され得るか、または介在要素が存在する可能性もあると理解されよう。対照的に、要素が別の要素に「直接接続されている」または「直接結合されている」と称される場合、介在要素は存在しない。
【００１２】
[0017]「下方」または「上方」または「上側」または「下側」または「水平」または「垂直」などの相対的な用語は、本明細書では、図面に例示されるように、１つの要素、層、または領域と、別の要素、層、または領域との関係を説明するために使用され得る。これらの用語および上記で論じられた用語は、図面に示される方位に加えて、デバイスの異なる方位を包含することが意図されていることが理解されよう。
【００１３】
[0018]本明細書で使用される用語は、特定の実施形態を説明することのみを目的としており、本開示を限定することを意図するものではない。本明細書で使用される場合、単数形「ａ」、「ａｎ」、および「ｔｈｅ」は、文脈が明らかに他のことを示さない限り、複数形も含むことが意図される。本明細書で使用される場合、「備える」、「備えている」、「含む」、および／または「含んでいる」という用語は、記載された機能、完全体、ステップ、動作、要素、および／または構成要素の存在を指定するが、１つまたは複数の他の機能、完全体、ステップ、動作、要素、構成要素、および／またはそれらのグループの存在または追加を排除しないことが理解されよう。
【００１４】
[0019]別段の定義がない限り、本明細書で使用されるすべての用語（技術用語および科学用語を含む）は、本開示が属する技術分野の当業者によって一般に理解されるものと同じ意味を有する。本明細書で使用される用語は、本明細書および関連技術の文脈におけるそれらの意味と一致する意味を有すると解釈されるべきであり、本明細書で明示的に定義されない限り、理想化された、または過度に形式的な意味で解釈されないことがさらに理解されよう。
【００１５】
[0020]図１は、本開示の１つの実施形態による、垂直金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）セル１０を示す。ＭＯＳＦＥＴセル１０は、基板１４および基板１４上のドリフト層１６を含む半導体スタック１２を含む。ドリフト層１６は、いくつかの接合部インプラント１８を含み、そのおのおのは、ｐウェル２０およびソースウェル２２を含み、ソースウェル２２は、ｐウェル２０内にあり、ｐウェル２０によってカプセル化される。接合部インプラント１８は、ＪＦＥＴギャップ２６として知られる接合部インプラント１８のおのおのの間の距離によって画定される接合型電界効果トランジスタ（ＪＦＥＴ）領域２４によって互いに分離される。ゲート酸化物層２８は、基板１４の反対側のドリフト層１６の表面上にあり、ゲート酸化物層２８は、接合部インプラント１８のおのおののソースウェル２２間に延びる。ゲート接点３０は、ゲート酸化物層２８の上にある。ソース接点３２は、基板１４の反対側のドリフト層１６の表面上にあり、ソース接点３２は、接合部インプラント１８のおのおのにおけるｐウェル２０およびソースウェル２２の一部の上にある。ドレイン接点３４は、ドリフト層１６の反対側の基板１４の表面上にある。
【００１６】
[0021]図１に示されるように、基板１４は、高濃度にドープされたｎ型層である。様々な実施形態において、基板１４のドーピング濃度は、１×１０１８ｃｍ−３から１×１０２０ｃｍ−３の間、１×１０１９ｃｍ−３から１×１０２０ｃｍ−３の間、および１×１０１８ｃｍ−３から１×１０１９ｃｍ−３の間であり得る。ドリフト層１６は、基板１４よりも低いドーピング濃度を有するｎ型層であり得る。いくつかの実施形態では、ドリフト層１６のドーピング濃度は、１×１０１４ｃｍ−３から１×１０１７ｃｍ−３の間、１×１０１５ｃｍ−３から１×１０１７ｃｍ−３の間、１×１０１６ｃｍ−３から１×１０１７ｃｍ−３の間、１×１０１４ｃｍ−３から１×１０１６ｃｍ−３の間、および１×１０１４ｃｍ−３から１×１０１５ｃｍ−３の間であり得る。さらに、ドリフト層１６のドーピング濃度は、ドリフト層１６のドーピング濃度が基板１４からの距離に比例して増加するように等級付けされ得る。この等級付けは、線形的、指数関数的、段階的、またはその他の構成であり得る。一般に、ドリフト層１６は、エピタキシプロセスを介して基板１４上で成長される。ＪＦＥＴ領域２４は、５×１０１５ｃｍ−３から２×１０１７ｃｍ−３の間、５×１０１６ｃｍ−３から２×１０１７ｃｍ−３の間、および５×１０１５ｃｍ−３から２×１０１６ｃｍ−３の間のドーピング濃度を有する、高くドープされたｎ型領域であり得る。ＪＦＥＴ領域２４は、イオン注入プロセスを介してインプラントされ得るか、または（たとえば、最初にドリフト層１６のトレンチをエッチングすることによって）エピタキシプロセスを介して成長され得る。接合部インプラント１８のおのおののｐウェル２０は、５×１０１５ｃｍ−３から５×１０１９ｃｍ−３の間、５×１０１６ｃｍ −３から５×１０１９ｃｍ−３の間、５×１０１７ｃｍ−３から５×１０１９ｃｍ−３の間、５×１０１８ｃｍ−３から５×１０１９ｃｍ−３の間、５×１０１５ｃｍ−３から５×１０１８ｃｍ−３の間、５×１０１５ｃｍ−３から５×１０１７ｃｍ−３の間、および５×１０１５ｃｍ−３から５×１０１６ｃｍ−３の間のドーピング濃度を有するｐ型領域であり得る。接合部インプラント１８のおのおののソースウェル２２は、５×１０１８ｃｍ−３から５×１０２１ｃｍ−３の間、５×１０１８ｃｍ−３から５×１０２０ｃｍ−３の間、５×１０１８ｃｍ−３から５×１０１９ｃｍ−３の間、５×１０１９ｃｍ−３から５×１０２１ｃｍ−３の間、および５×１０２０ｃｍ−３から５×１０２１ｃｍ−３の間のドーピング濃度を有する高くドープされたｎ型領域であり得る。接合部インプラント１８のｐウェル２０およびソースウェル２２は、一般に、イオン注入プロセスを介してインプラントされる。
【００１７】
[0022]ＭＯＳＦＥＴセル１０は、基板１４およびドリフト層１６がｎ型層であるＮＭＯＳデバイスとして図１に示されているが、本開示の原理は、基板１４およびドリフト層１６がｐ型層であるＰＭＯＳデバイスにも等しく適合する。
【００１８】
[0023]その性能に影響を及ぼし得るＭＯＳＦＥＴデバイスの多くの設計パラメータが存在するが、これらの設計パラメータのうちの２つは、本明細書で論じられる開示に関して特に注目に値する。ＭＯＳＦＥＴセル１０の第１の注目すべき設計パラメータは、接合部インプラント１８間の距離、すなわちＪＦＥＴギャップ２６である。ＪＦＥＴギャップ２６を増加させると、ＭＯＳＦＥＴセル１０のオン状態抵抗が減少するが、その遮断電圧も減少する。さらに、ＪＦＥＴギャップ２６を増加させると、一般に、ＪＦＥＴ領域２４の中心におけるピーク電界が増加する。ＪＦＥＴギャップ２６を減少させると、ＭＯＳＦＥＴセル１０の遮断電圧が増加するが、そのオン状態抵抗も増加する。さらに、ＪＦＥＴギャップ２６を減少させると、一般に、ＪＦＥＴ領域２４の中心におけるピーク電界が減少する。ＭＯＳＦＥＴセル１０の第２の注目すべき設計パラメータは、ＪＦＥＴ領域２４のドーピング濃度である。ＪＦＥＴ領域２４のドーピング濃度を増加させると、ＭＯＳＦＥＴセル１０のオン状態抵抗が減少するが、ＪＦＥＴ領域２４の中心におけるピーク電界も増加する。ＪＦＥＴ領域２４のドーピング濃度を減少させると、ＪＦＥＴ領域２４の中心におけるピーク電界が減少するが、ＭＯＳＦＥＴセル１０のオン状態抵抗も増加する。したがって、ＪＦＥＴギャップ２６と、ＪＦＥＴ領域２４のドーピング濃度との両方を適切に選択して、ＭＯＳＦＥＴセル１０の所望の遮断電圧、オン状態抵抗、およびピーク電界を満たす必要がある。顕著なことに、ＪＦＥＴ領域２４の中心におけるピーク電界が高くなりすぎると、ゲート酸化物が破裂し、ＭＯＳＦＥＴセル１０を破壊する。上記で論じたように、電界の集中は、炭化ケイ素（ＳｉＣ）デバイスなどのワイドバンドギャップ材料系において特に問題であり、これらは一般に、それらの狭いバンドギャップの対応物(counterpart)よりもはるかに高い電界を有する。したがって、ＭＯＳＦＥＴセル１０を設計する際に、ＪＦＥＴギャップ２６と、ＪＦＥＴ領域２４のドーピング濃度とは、オン状態抵抗、遮断電圧、およびピーク電界間の所望の関係を提供するように選択される。
【００１９】
[0024]顕著なことに、ＭＯＳＦＥＴセル１０は、より大きなＭＯＳＦＥＴデバイスの最小単位であるため、そのように命名される。ＭＯＳＦＥＴデバイスは、様々な幾何学的構成で繰り返される数百または数千のＭＯＳＦＥＴセルを含む。図１に示すＭＯＳＦＥＴセル１０は、２次元断面として表される。実際には、ＭＯＳＦＥＴセル１０は、長方形の直方体として３次元におけるページの内外まで延びている。ＭＯＳＦＥＴセル１０は、ミラー化され得るか、またはページの内外に延びるように繰り返され得る。さらに、ＭＯＳＦＥＴセル１０は、その左側および右側で対称的にミラー化され得、そして所望のサイズを達成するためにこの方式で繰り返し続き得る。説明したように配置されたＭＯＳＦＥＴセル１０の組合せは、ＭＯＳＦＥＴデバイスを形成する。ＭＯＳＦＥＴセル１０のゲート接点３０、ソース接点３２、およびドレイン接点３４は、ともに結合されており、その結果、ＭＯＳＦＥＴセル１０は、ＭＯＳＦＥＴデバイスとして、ともに動作される。
【００２０】
[0025]上記は、ＭＯＳＦＥＴデバイスを上から見下ろすことによって最もよく視覚化される。したがって、図２は、いくつかの接合部インプラント３８を中に含むＭＯＳＦＥＴデバイス３６の上面図を示す。ゲート酸化物、ゲート接点、およびソース接点は、図２に示されていない。接合部インプラント３８は、異なるドーピング型式を有するいくつかの異なるインプラントを含み得るが、それらは、本明細書で論じられる概念をよりよく説明するために、単一の影付き領域として図２に表される。接合部インプラント３８間の領域は、ＭＯＳＦＥＴデバイス３６のＪＦＥＴ領域４０である。図１に示されるＭＯＳＦＥＴセル１０は、線Ａ−Ａ’を介して図２に示されるＭＯＳＦＥＴデバイス３６の断面図を表し得る。図２に示される構成は、接合部インプラント３８がデバイス全体にストライプ化されているため、しばしば「ストライプ」ＭＯＳＦＥＴ設計と称される。
【００２１】
[0026]上記で論じたように、ＭＯＳＦＥＴデバイス３６の２つの注目すべき設計パラメータは、ＪＦＥＴギャップ４２と、ＪＦＥＴ領域４０のドーピング濃度である。図２に関して説明されたもののようなＭＯＳＦＥＴデバイス３６のためのこれらのパラメータの選択は、ＪＦＥＴギャップ４２がデバイス全体で均一であるという事実のために比較的簡単である。ＭＯＳＦＥＴデバイス３６の単純さはこの点で有利であるが、近年のＭＯＳＦＥＴデバイスは、より高いセル（またはＭＯＳチャネル）充填密度を達成するために、ストリップベースの設計からセルベースの設計に移行する傾向にあり、これは、ＭＯＳＦＥＴデバイス３６の性能を高める。
【００２２】
[0027]図３は、セル構成に配置されたいくつかの接合部インプラント４６を含むＭＯＳＦＥＴデバイス４４の上面図を示す。特に、図３は、長方形のセル構成を有するＭＯＳＦＥＴデバイス４４を示す。ゲート酸化物、ゲート接点、およびソース接点は、図３には示されていない。接合部インプラント４６は、異なるドーピングタイプを有するいくつかの異なるインプラントを含み得るが、それらは、本明細書で論じられる概念をよりよく説明するために、単一の影付き領域として図３に表される。接合部インプラント４６間の領域は、ＭＯＳＦＥＴデバイス４４のＪＦＥＴ領域４８である。上記で論じたように、ＭＯＳＦＥＴデバイス４４の２つの注目すべき設計パラメータは、接合部インプラント４６間の距離、すなわちＪＦＥＴギャップ５０と、ＪＦＥＴ領域４８のドーピング濃度である。図３に示されるＭＯＳＦＥＴデバイス４４のセル構成は、ＪＦＥＴギャップ５０がデバイスのすべての領域で同じある訳ではないという事実のために、その設計を複雑にする。特に、第１のＪＦＥＴギャップ５０Ａは、平行な面を有する隣接する接合部インプラント４６間に提供され、第２のＪＦＥＴギャップ５０Ｂは、平行な面を有さない隣接する接合部インプラント４６間に提供される。これは、図３における線Ｂ−Ｂ’および線Ｃ−Ｃ’でそれぞれ示される。図１に示されるＭＯＳＦＥＴセル１０は、線Ｂ−Ｂ’と線Ｃ−Ｃ’との両方によって、図３に示されるＭＯＳＦＥＴデバイス４４の断面図を表し得る。これらの線を通るＭＯＳＦＥＴセル間の唯一の違いは、ＪＦＥＴギャップ５０であり、これは、線Ｂ−Ｂ’によって形成されたＭＯＳＦＥＴセルよりも、線Ｃ−Ｃ’によって形成されたＭＯＳＦＥＴセルの方が著しく大きくなるであろう。
【００２３】
[0028]上記で論じたように、ＪＦＥＴギャップ５０が増加すると、ＪＦＥＴ領域４８の中心におけるピーク電界が増加する。ＭＯＳＦＥＴデバイス４４内の比較的大きな第２のＪＦＥＴギャップ５０Ｂのために、デバイス内で最も集中した電界は、第２のＪＦＥＴギャップ５０Ｂの中心点の周りに形成される。従来、ＪＦＥＴ領域４８は、均一にドープされた領域であった。従来の設計原理によれば、ＪＦＥＴ領域４８のドーピング濃度は、隣接しているが平行な面を有していない接合部インプラント４６間の中心点に形成する、ＭＯＳＦＥＴデバイス４４内の最も集中した電界に対応するように調整される。特に、ＪＦＥＴ領域４８のドーピング濃度は、この領域におけるピーク電界を、許容可能なレベルに低減するために低下され、（たとえば、そのゲート酸化物を破壊することによって）ＭＯＳＦＥＴデバイス４４の損傷を回避する。
【００２４】
[0029]顕著なことに、隣接しているが平行な面を有さない接合部インプラント４６間のＪＦＥＴ領域４８の部分において、ピーク電界を許容可能なレベルに低減するために必要なドーピング濃度は、隣接しており平行な面を有する接合部インプラント４６間のＪＦＥＴ領域４８の部分において、ピーク電界を許容可能なレベルに低減するために必要なドーピング濃度よりも著しく低い。ＪＦＥＴ領域４８のドーピング濃度が、ＭＯＳＦＥＴデバイス４４において均一である場合、接合部インプラント４６が、第２のＪＦＥＴギャップ５０Ｂによって分離されるＭＯＳＦＥＴデバイス４４の領域のみが最適化される。なぜなら、これは、ＪＦＥＴ領域４８のドーピング濃度が選択されるデバイスの一部分であるからである。言い換えれば、ＪＦＥＴ領域４８の均一なドーピング濃度は、接合部インプラント４６が第１のＪＦＥＴギャップ５０Ａによって分離されているＭＯＳＦＥＴデバイス４４の領域におけるオン状態抵抗、遮断電圧、およびピーク電界間の次善のトレードオフをもたらす。ＳｉＣなどのワイドバンドギャップ材料系を使用する場合、ＪＦＥＴ領域４８が均一にドープされる従来の設計では、ＭＯＳＦＥＴデバイス４４は、オン状態抵抗と遮断電圧との特定の組合せを達成できない。なぜなら、これらは、ＪＦＥＴ領域４８のドーピング濃度が、第２のＪＦＥＴギャップ５０Ｂによって接合部インプラント４６が分離された、ＭＯＳＦＥＴデバイス４４の領域におけるピーク電界によるデバイスへの損傷がもはや生じないレベルまで低下された場合に、達成できないからである。
【００２５】
[0030]したがって、図４は、本開示の１つの実施形態による、ＭＯＳＦＥＴデバイス４４の上面図を示す。図４に示されるＭＯＳＦＥＴデバイス４４は、第１のＪＦＥＴサブ領域４８Ａが第１のＪＦＥＴギャップ５０Ａを有し、第２のＪＦＥＴサブ領域４８Ｂが第２のＪＦＥＴギャップ５０Ｂを有する、第１のＪＦＥＴサブ領域４８Ａと第２のＪＦＥＴサブ領域４８ＢとにＪＦＥＴ領域４８が分離されることを除いて、図３に示されるものと実質的に同様である。第１のＪＦＥＴサブ領域４８Ａは、第１のドーピング濃度を有し、第２のＪＦＥＴサブ領域４８Ｂは、第１のドーピング濃度とは異なる第２のドーピング濃度を有する。１つの実施形態では、第１のＪＦＥＴサブ領域４８Ａのドーピング濃度は、１×１０１６ｃｍ−３から２×１０１７ｃｍ−３の間であり、第２のＪＦＥＴサブ領域４８Ｂのドーピング濃度は、１×１０１５ｃｍ−３から５×１０１６ｃｍ−３の間である。様々な実施形態において、ＪＦＥＴ領域４８におけるドーピング濃度は、第１のＪＦＥＴサブ領域４８Ａと第２のＪＦＥＴサブ領域４８Ｂとの間で急激に遷移し得るか、または線形的、指数関数的、段階的、または他の任意の方式で徐々に遷移し得る。第１のＪＦＥＴサブ領域４８Ａおよび第２のＪＦＥＴサブ領域４８Ｂのドーピング濃度、ならびにそれらの間の遷移は、サブ領域のイオン注入前にマスキングを使用して取得され得る。マスキングにはいくつかのステップが必要な場合があるが、これらステップは、グレースケールまたはピンホールマスキングを使用することで削減され得る。
【００２６】
[0031]ＪＦＥＴ領域４８を、第１のＪＦＥＴサブ領域４８Ａと第２のＪＦＥＴサブ領域４８Ｂとに分離することにより、オン状態抵抗、遮断電圧、およびピーク電界間で生じるトレードオフを、ＭＯＳＦＥＴデバイス４４の異なる部分内で局所的に最適化できる。図４には、第１のＪＦＥＴサブ領域４８Ａおよび第２のＪＦＥＴサブ領域４８Ｂのみが示されているが、ＪＦＥＴ領域４８は、本開示の原理から逸脱することなく、おのおのが異なるドーピング濃度を有し得る、任意の数のＪＦＥＴサブ領域に分割され得る。上記で論じたようにＭＯＳＦＥＴデバイス４４を設計することにより、特にＳｉＣなどのワイドバンドギャップ材料系を使用してＭＯＳＦＥＴデバイス４４が形成される場合、デバイスは、従来の設計原理を使用するセルベースの設計において以前に得られなかった性能パラメータを達成でき得る。たとえば、様々な実施形態において、ＭＯＳＦＥＴデバイス４４は、２．５ｍΩ・ｃｍ２未満、２．０ｍΩ・ｃｍ２未満、１．８ｍΩ・ｃｍ２未満、および１．６ｍΩ・ｃｍ２未満の面正規化オン状態抵抗と、５５０Ｖ超、６００Ｖ超、６５０Ｖ超、および７００Ｖ超の遮断電圧と、３００ｍｍ／ｍｍ２超、３３０ｍｍ／ｍｍ２超、３７０ｍｍ／ｍｍ２超、および４００ｍｍ／ｍｍ２超のセル（またはＭＯＳチャネル）充填密度における４．０ＭＶ／ｃｍ未満、３．８ＭＶ／ｃｍ未満、３．５ＭＶ／ｃｍ未満、３．２ＭＶ／ｃｍ未満、および３．０ＭＶ／ｃｍ未満のピークＭＯＳ酸化物電界とを達成でき得る。
【００２７】
[0032]本開示の原理は、図５に示されるように六角形のセル構成に配置された複数の接合部インプラント５４を含むＭＯＳＦＥＴデバイス５２にも同様に適合し、これは、上記で論じたように、長方形セル構成よりも高いセル（またはＭＯＳチャネル）充填密度を提供し得る。図３および図４に示されるＭＯＳＦＥＴデバイス４４と同様に、ＭＯＳＦＥＴデバイス５２のＪＦＥＴ領域５６は、不均一なＪＦＥＴギャップ５８を有する。特に、ＭＯＳＦＥＴデバイス５２のＪＦＥＴギャップ５８は、第１のＪＦＥＴサブ領域５６Ａおよび第２のＪＦＥＴサブ領域５６Ｂにおいて異なる。特に、第２のＪＦＥＴサブ領域５６ＢにおけるＪＦＥＴギャップ５８は、第１のＪＦＥＴサブ領域５６ＡにおけるＪＦＥＴギャップ５８よりも大きい。第２のＪＦＥＴサブ領域５６Ｂにおけるより大きなＪＦＥＴギャップ５８のために、ＭＯＳＦＥＴデバイス５２は、第２のＪＦＥＴサブ領域５６Ｂのほぼ中央でピーク電界を受ける。
【００２８】
[0033]上記で論じたように、ＪＦＥＴ領域５６が均一にドープされる従来の設計原理は、第２のＪＦＥＴサブ領域５６Ｂにおけるピーク電界が、ＭＯＳＦＥＴデバイス５２に損傷を与えるのを防ぐために、ＪＦＥＴ領域５６全体のドーピング濃度を下げることを必要とする。結果として生じるＪＦＥＴ領域５６のドーピング濃度は、特にＭＯＳＦＥＴデバイス５２がＳｉＣなどのワイドバンドギャップ材料系を使用する場合、オン状態抵抗と遮断電圧との特定の組合せを達成することを不可能にする。したがって、第１のＪＦＥＴサブ領域５６Ａは、第２のＪＦＥＴサブ領域５６Ｂのドーピング濃度よりも高いドーピング濃度を有する。１つの実施形態では、第１のＪＦＥＴサブ領域５６Ａのドーピング濃度は、１×１０１６ｃｍ−３から２×１０１７ｃｍ−３の間であり、第２のＪＦＥＴサブ領域５６Ｂのドーピング濃度は、１×１０１５ｃｍ−３から５×１０１６ｃｍ−３の間である。様々な実施形態において、第１のＪＦＥＴサブ領域５６Ａのドーピング濃度は、２×１０１６ｃｍ−３から２×１０１７ｃｍ−３の間、３×１０１６ｃｍ−３から２×１０１７ｃｍ−３の間、４×１０１６ｃｍ−３から２×１０１７ｃｍ−３の間、５×１０１６ｃｍ−３から２×１０１７ｃｍ−３の間、６×１０１６ｃｍ−３から２×１０１７ｃｍ−３の間、７×１０１６ｃｍ−３から２×１０１７ｃｍ−３の間、８×１０１６ｃｍ−３から２×１０１７ｃｍ−３の間、９×１０１６ｃｍ−３から２×１０１７ｃｍ−３の間、１×１０１７ｃｍ−３から２×１０１７ｃｍ−３の間、２×１０１６ｃｍ−３から１×１０１７ｃｍ−３の間、２×１０１６ｃｍ−３から９×１０１６ｃｍ−３の間、２×１０１６ｃｍ−３から８×１０１６ｃｍ−３の間、２×１０１６ｃｍ−３から７×１０１６ｃｍ−３の間、２×１０１６ｃｍ−３から６×１０１６ｃｍ−３の間、２×１０１６ｃｍ−３から５×１０１６ｃｍ−３の間、２×１０１６ｃｍ−３から４×１０１６ｃｍ−３の間、および２×１０１６ｃｍ−３から３×１０１６ｃｍ−３の間であり得る。第２のＪＦＥＴサブ領域５６Ｂのドーピング濃度は、２×１０１５ｃｍ−３から５×１０１６ｃｍ−３の間、３×１０１５ｃｍ−３から５×１０１６ｃｍ−３の間、４×１０１５ｃｍ−３から５×１０１６ｃｍ−３の間、５×１０１５ｃｍ−３から５×１０１６ｃｍ−３の間、６×１０１５ｃｍ−３から５×１０１６ｃｍ−３の間、７×１０１５ｃｍ−３から５×１０１６ｃｍ−３の間、８×１０１５ｃｍ−３から５×１０１６ｃｍ−３の間、９×１０１５ｃｍ−３から５×１０１６ｃｍ−３の間、１×１０１６ｃｍ−３から５×１０１６ｃｍ−３の間、２×１０１６ｃｍ−３から５×１０１６ｃｍ−３の間、３×１０１６ｃｍ−３から５×１０１６ｃｍ−３の間、４×１０１６ｃｍ−３から５×１０１６ｃｍ−３の間、２×１０１５ｃｍ−３から４×１０１６ｃｍ−３の間、２×１０１５ｃｍ−３から３×１０１６ｃｍ−３の間、２×１０１５ｃｍ−３から２×１０１６ｃｍ−３の間、２×１０１５ｃｍ−３から１×１０１６ｃｍ−３の間、２×１０１５ｃｍ−３から９×１０１５ｃｍ−３の間、２×１０１５ｃｍ−３から８×１０１５ｃｍ−３の間、２×１０１５ｃｍ−３から７×１０１５ｃｍ−３の間、２×１０１５ｃｍ−３から６×１０１５ｃｍ−３の間、２×１０１５ｃｍ−３から５×１０１５ｃｍ−３の間、２×１０１５ｃｍ−３から４×１０１５ｃｍ−３の間、２×１０１５ｃｍ−３から３×１０１５ｃｍ−３の間であり得る。ＪＦＥＴ領域５６におけるドーピング濃度は、第１のＪＦＥＴサブ領域５６Ａと第２のＪＦＥＴサブ領域５６Ｂとの間で急激に遷移するか、または線形的、指数関数的、段階的、または他の任意の方式で徐々に遷移し得る。すなわち、ＪＦＥＴ領域５６は、第１のＪＦＥＴサブ領域５６Ａと第２のＪＦＥＴサブ領域５６Ｂとの間の遷移が線形的、指数関数的、段階的、または他の任意の方式で生じるように、（横方向、または横方向と縦方向との両方において）段階的なドーピング濃度を有し得る。第１のＪＦＥＴサブ領域５６Ａおよび第２のＪＦＥＴサブ領域５６Ｂのドーピング濃度、ならびにそれらの間の遷移は、サブ領域のイオン注入前にマスキングを使用して取得され得る。マスキングにはいくつかのステップが必要な場合があるが、これらステップは、グレースケールまたはピンホールマスキングを使用することで削減され得る。
【００２９】
[0034]上記で論じたように、ＪＦＥＴ領域５６を、第１のＪＦＥＴサブ領域５６Ａと第２のＪＦＥＴサブ領域５６Ｂとに分離することにより、オン状態抵抗、遮断電圧、およびピーク電界間で生じるトレードオフを、ＭＯＳＦＥＴデバイス５２の異なる部分内で局所的に最適化できる。図５には、第１のＪＦＥＴサブ領域５６Ａおよび第２のＪＦＥＴサブ領域５６Ｂのみが示されているが、ＪＦＥＴ領域５６は、本開示から逸脱することなく、おのおのが異なるドーピング濃度を有し得る任意の数のＪＦＥＴサブ領域に分割され得る。上記で論じたようにＭＯＳＦＥＴデバイス５２を設計することにより、特にＳｉＣなどのワイドバンドギャップ材料系を使用してＭＯＳＦＥＴデバイス５２が形成される場合、デバイスは、従来の設計原理を使用するセルベースの設計では以前は得られなかった性能パラメータを達成でき得る。たとえば、ＭＯＳＦＥＴデバイス５２は、２．５ｍΩ・ｃｍ２未満、２．０ｍΩ・ｃｍ２未満、１．８ｍΩ・ｃｍ２未満、および１．６ｍΩ・ｃｍ２未満の面正規化オン状態抵抗と、５５０Ｖ超、６００Ｖ超、６５０Ｖ超、および７００Ｖ超の遮断電圧と、３００ｍｍ／ｍｍ２超、３３０ｍｍ／ｍｍ２超、３７０ｍｍ／ｍｍ２超、および４００ｍｍ／ｍｍ２超のセル（またはＭＯＳチャネル）充填密度における４．０ＭＶ／ｃｍ未満、３．８ＭＶ／ｃｍ未満、３．５ＭＶ／ｃｍ未満、３．２ＭＶ／ｃｍ未満、および３．０ＭＶ／ｃｍ未満のピークＭＯＳ酸化物電界とを達成でき得る。
【００３０】
[0035]長方形および六角形のセル設計に関して上記で論じられているが、本開示の原理は、ＪＦＥＴギャップがデバイス全体で均一ではない任意のＭＯＳＦＥＴデバイスに等しく適合する。すなわち、本開示は、任意の形状またはサイズのセルを有するＭＯＳＥＴデバイスに適合され得る。
【００３１】
[0036]図６は、本開示の１つの実施形態による、ＭＯＳＦＥＴデバイスを製造するための方法を示すフロー図である。第１に、半導体スタックが提供され（ステップ１００）、半導体スタックは、少なくとも基板と、基板上のドリフト層とを含む。次に、半導体スタックが選択的にインプラントされ、いくつかの接合部インプラント領域を形成する（ステップ１０２）。上記で論じたように、接合部インプラントは、接合部インプラント間のＪＦＥＴギャップが、デバイスのすべての部分で同じではないセル構成で提供され得る。したがって、次に、半導体スタックがインプラントされ、少なくとも２つのＪＦＥＴサブ領域を形成する（ステップ１０４）。上記で論じたように、ＪＦＥＴサブ領域は、オン状態抵抗、遮断電圧、およびピーク電界について領域を個別に最適化するために、異なるドーピング濃度を有する。最後に、ＭＯＳＦＥＴデバイスを完成させるために、酸化物層およびメタライゼーション層が提供される（ステップ１０６）。
【００３２】
[0037]当業者は、本開示の好ましい実施形態に対する改善および修正を認識するであろう。そのようなすべての改善および修正は、本明細書に開示される概念および以下の特許請求の範囲内で考慮される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【国際調査報告】
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