(57)【要約】  多量子ビット回路における周波数割り当てを容易にする技術が提供される。一実施形態では、コンピュータ実装方法が、プロセッサに動作可能に結合されたデバイスによって、それぞれの周波数オフセットにおけるそれぞれの量子ビット・チップ構成のシミュレーションを行うことによってそれぞれの量子ビット・チップ構成に関連する推定製造歩留まりを判断することと、上記デバイスによって、それぞれの量子ビット・チップ構成に関連する推定製造歩留まりに基づいてそれぞれの量子ビット・チップ構成の中から量子ビット・チップ構成を選択することとを含む。
2021526674.tif 000002
【特許請求の範囲】
【請求項１】
システムであって、
コンピュータ実行可能コンポーネントを記憶するメモリと、
前記メモリに記憶されたコンピュータ実行可能コンポーネントを実行するプロセッサと
を含み、前記コンピュータ実行可能コンポーネントは、
それぞれの周波数オフセットにおけるそれぞれの量子ビット・チップ構成のシミュレーションを行うことによって前記それぞれの量子ビット・チップ構成に関連する推定製造歩留まりを判断する歩留まり判断コンポーネントと、
前記それぞれの量子ビット・チップ構成に関連する前記推定製造歩留まりに基づいて前記それぞれの量子ビット・チップ構成の中から量子ビット・チップ構成を選択する選択コンポーネントと
を含む、システム。
【請求項２】
前記コンピュータ実行可能コンポーネントは、
前記量子ビット・チップ構成が幾何構成または周波数構成の少なくとも１つに関して互いに異なるように、前記それぞれの量子ビット・チップ構成を生成する構成コンポーネントをさらに含む、請求項１に記載のシステム。
【請求項３】
前記幾何構成が、合計量子ビット数、それぞれの量子ビットの機能、または１バス当たりの量子ビット数のうちの少なくとも１つを含む、請求項２に記載のシステム。
【請求項４】
前記周波数構成が、それぞれの量子ビットの動作周波数範囲または前記それぞれの量子ビットに関連する非調和性パラメータのうちのいずれか１つを含む、請求項２に記載のシステム。
【請求項５】
前記歩留まり判断コンポーネントが、前記シミュレーション中に前記それぞれの量子ビット・チップ構成について発生する周波数衝突をカウントし、デバイス・パラメータの現実世界の不正確性が前記歩留まり判断コンポーネントによって実装された確率モデルまたは統計モデルによって近似される一連のシミュレーション試行にわたってカウントされた周波数衝突に基づいて前記推定製造歩留まりを統計的確率として求め、それによって、前記歩留まり判断コンポーネントが前記周波数衝突を考慮に入れることによって前記それぞれの量子ビット・チップ構成の調整を容易にする、請求項１に記載のシステム。
【請求項６】
前記歩留まり判断コンポーネントが、前記それぞれの量子ビット・チップ構成のそれぞれの量子ビットについて周波数衝突窓を定義し、前記周波数衝突窓に従って前記周波数衝突をカウントする、請求項５に記載のシステム。
【請求項７】
前記それぞれの量子ビット・チップ構成が固定周波数量子ビットまたは調節可能周波数量子ビットのうちの１つまたは複数の量子ビットを含む、請求項１に記載のシステム。
【請求項８】
前記コンピュータ実行可能コンポーネントは、
前記選択コンポーネントによって選択された前記量子ビット・チップ構成に従って超伝導量子ビット・チップを製作する製作コンポーネントをさらに含み、前記選択コンポーネントによって選択された前記量子ビット・チップ構成の結果として前記製作コンポーネントによる製作の瑕疵に対する前記超伝導量子ビット・チップの強靱性が向上する、請求項１に記載のシステム。
【請求項９】
コンピュータ実装方法であって、
プロセッサに動作可能に結合されたデバイスによって、それぞれの周波数オフセットにおけるそれぞれの量子ビット・チップ構成のシミュレーションを行うことによって、前記それぞれの量子ビット・チップ構成に関連する推定製造歩留まりを判断することと、
前記デバイスによって、前記それぞれの量子ビット・チップ構成に関連する前記推定製造歩留まりに基づいて前記それぞれの量子ビット・チップ構成の中から量子ビット・チップ構成を選択することと
を含む、コンピュータ実装方法。
【請求項１０】
前記デバイスによって、前記量子ビット・チップ構成が、合計量子ビット数、それぞれの量子ビットの機能、または１バス当たりの量子ビット数のうちの少なくとも１つに関して互いに異なるように、前記それぞれの量子ビット・チップ構成を生成することをさらに含む、請求項９に記載のコンピュータ実装方法。
【請求項１１】
前記デバイスによって、前記量子ビット・チップ構成がそれぞれの量子ビットの動作周波数範囲またはそれぞれの量子ビットに関連する非調和性パラメータのうちの少なくとも１つに関して互いに異なるように前記それぞれの量子ビット・チップ構成を生成することをさらに含む、請求項９に記載のコンピュータ実装方法。
【請求項１２】
前記判断することが、
前記デバイスによって、前記シミュレーション中に前記それぞれの量子ビット・チップ構成について発生する周波数衝突をカウントすることと、
前記デバイスによって、デバイス・パラメータの現実世界の不正確性が確率モデルまたは統計モデルによって近似される一連のシミュレーション試行にわたって行われるカウントに基づいて前記推定製造歩留まりを統計的確率として求めることと
を含む、請求項９に記載のコンピュータ実装方法。
【請求項１３】
前記選択の結果として量子ビット・チップ構成が選択され、前記コンピュータ実装方法が、
前記デバイスによって、選択された前記量子ビット・チップ構成に従って超伝導量子ビット・チップを製作することをさらに含む、請求項１２に記載のコンピュータ実装方法。
【請求項１４】
超伝導量子ビット・チップを設計するためのコンピュータ・プログラム製品であって、プログラム命令が実現されたコンピュータ可読記憶媒体を含み、前記プログラム命令は、プロセッサに請求項９から１３のいずれかに記載の方法のステップを実行させるように前記プロセッサによって実行可能である、コンピュータ・プログラム製品。
【請求項１５】
システムであって、
コンピュータ実行可能コンポーネントを記憶するメモリと、
前記メモリに記憶されているコンピュータ実行可能コンポーネントを実行するプロセッサと
を含み、前記コンピュータ実行可能コンポーネントが、
それぞれの周波数オフセットにおけるそれぞれの量子ビット・チップ特徴のシミュレーションされたパフォーマンスを解析することによって前記それぞれの量子ビット・チップ特徴の動作メトリクスを判断するパフォーマンス解析コンポーネントと、
前記パフォーマンス解析コンポーネントによって判断された前記動作メトリクスのうちの対応する動作メトリクスに基づいて前記それぞれの量子ビット・チップ特徴のうちの１つまたは複数の量子ビット・チップ特徴を使用して超伝導量子ビット・チップ設計を生成する設計生成コンポーネントと
を含む、システム。
【請求項１６】
前記それぞれの量子ビット・チップ特徴が、合計量子ビット数、それぞれの量子ビットの機能、または１バス当たりの量子ビット数のうちの少なくとも１つを含む、請求項１５に記載のシステム。
【請求項１７】
前記それぞれの量子ビット・チップ特徴が、それぞれの量子ビットの動作周波数範囲または前記それぞれの量子ビットに関連する非調和性パラメータのうちの少なくとも１つを含む、請求項１５に記載のシステム。
【請求項１８】
前記コンピュータ実行可能コンポーネントが、
前記量子ビット・チップ特徴に対応するそれぞれの量子ビットの周波数衝突窓を定義する衝突監視コンポーネントをさらに含む、請求項１７に記載のシステム。
【請求項１９】
前記衝突監視コンポーネントが、前記周波数衝突窓に基づいて前記それぞれの量子ビット間の衝突を特定する、請求項１８に記載のシステム。
【請求項２０】
前記コンピュータ実行可能コンポーネントが、
前記設計生成コンポーネントによって生成された前記超伝導量子ビット・チップ設計に従って超伝導量子ビット・チップを製作する製作コンポーネントをさらに含み、前記設計生成コンポーネントによって生成された前記超伝導量子ビット・チップ設計の結果として前記製作コンポーネントによる製作の瑕疵に対する前記超伝導量子ビット・チップの強靱性が向上する、請求項１５に記載のシステム。
【請求項２１】
コンピュータ実装方法であって、
プロセッサに動作可能に結合されたデバイスによって、それぞれの周波数オフセットにおけるそれぞれの量子ビット・チップ特徴のシミュレーションされたパフォーマンスを解析することによって前記それぞれの量子ビット・チップ特徴の動作メトリクスを判断することと、
前記デバイスによって、それぞれの対応する動作メトリクスに基づいて前記それぞれの量子ビット・チップ特徴のうちの１つまたは複数の量子ビット・チップ特徴を使用して超伝導量子ビット・チップ設計を生成することと
を含むコンピュータ実装方法。
【請求項２２】
前記判断することは、
前記デバイスによって、前記量子ビット・チップ特徴に対応するそれぞれの量子ビットの周波数衝突窓を定義することと、
前記デバイスによって、前記周波数衝突窓に基づいて前記それぞれの量子ビット間の衝突を特定することと
を含む、請求項２１に記載のコンピュータ実装方法。
【請求項２３】
前記生成の結果として超伝導量子ビット・チップ設計が生成され、前記コンピュータ実装方法が、
前記デバイスによって、生成された前記超伝導量子ビット・チップ設計に従って超伝導量子ビット・チップを製作することをさらに含む、請求項２１に記載のコンピュータ実装方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、量子コンピューティングに関し、より詳細には、量子コンピュータの回路設計および製作を容易にする技術に関する。
【背景技術】
【０００２】
コンピュータ技術が進歩し、従来のコンピューティング・デバイスの物理的スケールが縮小するにつれて、コンピューティング技術が従来型コンピュータの物理的限界を超えて進歩を続けることができるための技術として量子コンピューティングにますます関心が集まっている。量子コンピュータは、トランズモン量子ビットのアレイ、または容量シャント磁束量子ビット（capacitively shunted flux qubits：ＣＳＦＱ）、または量子バスによって連結されたその他の種類の超伝導量子ビット、あるいはこれらの組合せを含み得る、超伝導量子論理回路により動作することができる。回路における交差共鳴（ＣＲ）ゲート動作が、回路内の量子ビット間の量子論理ゲートの実現を可能にする。しかし、ＣＲゲートは、対応する量子ビットの相対周波数に対して感度が高く、それぞれの量子ビットの振る舞いは、機能ゲートの相対周波数の窓と衝突窓、すなわちゲート・エラーを生じさせる可能性のある相対周波数の範囲とを規定し得る。例えば、Rigettiらの米国特許出願公開第２０１６／０２６７０３２Ａ１（参照番号省略）「PROCESSING SIGNALS IN A QUANTUM COMPUTING SYSTEM」で開示されているように、「量子コンピューティング・システムの一例は複数の動作領域を含む。動作領域のそれぞれが、量子コンピューティング・システムの１つまたは複数の段において専用ハードウェアを含み得る。」この例では、Rigettiらは、さらに、「この量子プロセッサは量子ビット・デバイスのアレイを含み、各動作領域が量子ビット・デバイスの特定のグループと、量子ビット・デバイスのその特定のグループと連係して動作する付随デバイスおよびその他のハードウェアとを含む。各グループのデバイスは、明確に異なる動作周波数を有する．．．」ことを開示している。Rigettiらは、さらに、「各量子ビット・デバイスとそれに対応する読み出しデバイスはある周波数帯内で動作し、量子ビットと読み出しデバイスとの各対の周波数帯は、同じ動作領域内の他の量子ビットと読み出しデバイスとの対の周波数帯とは別個であって明確に異なっている（重なり合わない）。」ことを開示している。
【０００３】
デバイス製作時に使用されるナノ構造における制御不能な変動または瑕疵あるいはその両方に起因して、単一接合量子ビットの周波数は正確に設定または制御することができない。その結果、ＣＲゲートを採用する固定周波数量子ビットの所与の格子において、それぞれの量子ビットのパフォーマンスに悪影響を与える恐れのある相当数の周波数衝突が存在する可能性がある。少なくとも上記を考慮すると、当技術分野では、量子ビット回路製作に付随する周波数不正確性に対処する技術が必要である。
【発明の概要】
【０００４】
以下に、本発明の１つまたは複数の実施形態の基本的理解を与えるための概要を示す。本概要は、主要または重要な要素を特定すること、または、特定の実施形態の範囲または特許請求の範囲を規定することを意図していない。その唯一の目的は、後述のより詳細な説明の前置きとして概念を簡略的な形で示すことである。本明細書に記載の１つまたは複数の実施形態において、多量子ビット回路における周波数割り当てを容易にするシステム、コンピュータ実装方法、装置またはコンピュータ・プログラム製品あるいはこれらの組合せについて説明する。
【０００５】
本発明の一実施形態によると、システムが、コンピュータ実行可能コンポーネントを記憶するメモリと、メモリに記憶されているコンピュータ実行可能コンポーネントを実行するプロセッサとを含む。コンピュータ実行可能コンポーネントは、それぞれの周波数オフセットにおけるそれぞれの量子ビット・チップ構成のシミュレーションを行うことによってそれぞれの量子ビット・チップ構成に関連する推定製造歩留まりを判断する歩留まり判断コンポーネントを含む。コンピュータ実行可能コンポーネントは、それぞれの量子ビット・チップ構成に関連する推定製造歩留まりに基づいてそれぞれの量子ビット・チップ構成の中から量子ビット・チップ構成を選択する選択コンポーネントをさらに含む。本発明の一部の実施形態では、コンピュータ実行可能コンポーネントは、量子ビット・チップ構成が幾何構成または周波数構成のうちの少なくとも１つに関して互いに異なるようにそれぞれの量子ビット・チップ構成を生成する構成コンポーネントをさらに含む。幾何構成は、合計量子ビット数、それぞれの量子ビットの機能、または１バス当たりの量子ビット数のうちの少なくとも１つを含み得る。周波数構成は、それぞれの量子ビットの動作周波数範囲またはそれぞれの量子ビットに関連する非調和性パラメータのうちの少なくとも１つを含み得る。本発明の他の実施形態では、歩留まり判断コンポーネントは、シミュレーション中にそれぞれの量子ビット・チップ構成について発生する周波数衝突をカウントし、周波数衝突の数に基づいて推定製造歩留まりを判断することができ、それによって、周波数衝突を考慮するように歩留まり判断コンポーネントによるそれぞれの量子ビット・チップ構成の調整を容易にすることができる。歩留まり判断コンポーネントは、それぞれの量子ビット・チップ構成におけるそれぞれの量子ビットの周波数衝突窓を定義してもよく、その周波数衝突窓に従って周波数衝突をカウントしてもよい。本発明のさらに他の実施形態では、それぞれの量子ビット・チップ構成は、固定周波数量子ビットまたは調節可能周波数量子ビットのうちの１つまたは複数を含み得る。本発明のさらに他の実施形態では、コンピュータ実行可能コンポーネントは、選択コンポーネントによって選択された量子ビット・チップ構成に従って超伝導量子ビット・チップを製作する製作コンポーネントをさらに含むことができ、選択コンポーネントによって選択された量子ビット・チップ構成の結果として、製作コンポーネントによる製作における瑕疵に対する超伝導量子ビット・チップの強靱性を向上させる。
【０００６】
本発明の別の実施形態によると、コンピュータ実装方法が、プロセッサに動作可能に結合されたデバイスによって、それぞれの周波数オフセットにおけるそれぞれの量子ビット・チップ構成のシミュレーションを行うことによってそれぞれの量子ビット・チップ構成に関連する推定製造歩留まりを判断することと、上記デバイスによって、それぞれの量子ビット・チップ構成に関連する推定製造歩留まりに基づいてそれぞれの量子ビット・チップ構成の中から量子ビット・チップ構成を選択することとを含む。本発明の一部の実施形態では、この方法は、上記デバイスによって、量子ビット・チップ構成が合計量子ビット数、それぞれの量子ビットの機能、または１バス当たりの量子ビット数のうちの少なくとも１つに関して互いに異なるようにそれぞれの量子ビット・チップ構成を生成することをさらに含み得る。本発明の他の実施形態では、この方法は、上記デバイスによって、量子ビット・チップ構成がそれぞれの量子ビットの動作周波数範囲またはそれぞれの量子ビットに関連する非調和性パラメータのうちの少なくとも１つに関して互いに異なるようにそれぞれの量子ビット・チップ構成を生成することをさらに含み得る。本発明のさらに他の実施形態では、判断することは、上記デバイスによって、シミュレーション中にそれぞれの量子ビット・チップ構成について発生する周波数衝突をカウントすることと、上記デバイスによって、周波数衝突数に基づいて推定製造歩留まりを判断することとを含み得る。本発明の一部の実施形態では、この方法は、上記デバイスによって、選択することの結果として選択された量子ビット・チップ構成に従って超伝導量子ビット・チップを製作することも含み得る。
【０００７】
本発明のさらに他の実施形態によると、超伝導量子ビット・チップを設計するためのコンピュータ・プログラム製品が、プログラム命令が実現されたコンピュータ可読記憶媒体を含む。プログラム命令は、処理コンポーネントに、それぞれの周波数オフセットにおけるそれぞれの量子ビット・チップ構成のシミュレーションを行うことによってそれぞれの量子ビット・チップ構成に関連する推定製造歩留まりを判断させ、それぞれの量子ビット・チップ構成に関連する推定製造歩留まりに基づいてそれぞれの量子ビット・チップ構成の中から量子ビット・チップ構成を選択させるように、処理コンポーネントによって実行可能である。ある種の実施形態では、プログラム命令は、さらに、処理コンポーネントに、量子ビット・チップ構成が幾何構成または周波数構成のうちの少なくとも１つに関して互いに異なるようにそれぞれの量子ビット・チップ構成を生成させる。上記に加えて、または上記に代えて、プログラム命令は、プロセッサに、シミュレーション中にそれぞれの量子ビット・チップ構成について発生する周波数衝突をカウントさせ、周波数衝突数に基づいて推定製造歩留まりを判断させてもよい。
【０００８】
本発明のさらに別の実施形態によると、システムが、コンピュータ実行可能コンポーネントを記憶するメモリと、メモリに記憶されたコンピュータ実行可能コンポーネントを実行するプロセッサとを含む。コンピュータ実行可能コンポーネントは、それぞれの周波数オフセットにおけるそれぞれの量子ビット・チップ特徴のシミュレーションされたパフォーマンスを解析することによって、それぞれの量子ビット・チップ特徴の動作メトリクスを判断するパフォーマンス解析コンポーネントを含む。コンピュータ実行可能コンポーネントは、パフォーマンス解析コンポーネントによって判断された動作メトリクスのうちの対応する１つの動作メトリクスに基づいてそれぞれの量子ビット・チップ特徴のうちの１つまたは複数の量子ビット・チップ特徴を使用して超伝導量子ビット・チップ設計を生成する設計生成コンポーネントも含む。本発明の一部の実施形態では、それぞれの量子ビット・チップ特徴は、合計量子ビット数、それぞれの量子ビットの機能、または１バス当たりの量子ビット数のうちの少なくとも１つを含む。上記に加えて、または上記に代えて、それぞれの量子ビット・チップ特徴は、それぞれの量子ビットの動作周波数範囲またはそれぞれの量子ビットに関連する非調和性パラメータのうちの少なくとも１つを含み得る。本発明の他の実施形態では、コンピュータ実行可能コンポーネントは、量子ビット・チップ特徴に対応するそれぞれの量子ビットの周波数衝突窓を定義する衝突監視コンポーネントをさらに含み得る。衝突監視コンポーネントは、周波数衝突窓に基づいてそれぞれの量子ビット間の衝突を特定することができる。本発明のさらに他の実施形態では、コンピュータ実行可能コンポーネントは、設計生成コンポーネントによって生成された超伝導量子ビット・チップ設計に従って超伝導量子ビット・チップを製作する製作コンポーネントを含むことができ、設計生成コンポーネントによって生成された超伝導量子ビット・チップ設計の結果として、製作コンポーネントによる製作の瑕疵に対する超伝導量子ビット・チップの強靱性が向上する。
【０００９】
本発明のさらに他の実施形態によると、コンピュータ実装方法が、プロセッサに動作可能に結合されたデバイスによって、それぞれの周波数オフセットにおけるそれぞれの量子ビット・チップ特徴のシミュレーションされたパフォーマンスを解析することによって、それぞれの量子ビット・チップ特徴の動作メトリクスを判断することと、上記デバイスによって、それぞれの対応する動作メトリクスに基づいてそれぞれの量子ビット・チップ特徴のうちの１つまたは複数の特徴を使用して超伝導量子ビット・チップ設計を生成することとを含む。本発明の一部の実施形態では、上記判断することは、上記デバイスによって、量子ビット・チップ特徴に対応するそれぞれの量子ビットの周波数衝突窓を定義することと、上記デバイスによって、周波数衝突窓に基づいてそれぞれの量子ビット間の衝突を特定することとを含む。本発明の他の実施形態では、上記生成の結果として超伝導量子ビット・チップ設計が生成され、上記方法は、上記デバイスによって、生成された超伝導量子ビット・チップ設計に従って超伝導量子ビット・チップを製作することをさらに含み得る。
【図面の簡単な説明】
【００１０】
【図１】本発明の一実施形態による多量子ビット回路における周波数割り当てを容易にするシステムを示すブロック図である。
【図２】本発明の一実施形態により解析可能な例示の量子ビット構成を示す図である。
【図３】本発明の一実施形態による、多量子ビット回路の量子ビット構成を容易にするシステムを示すブロック図である。
【図４】本発明の様々な実施形態により解析可能なそれぞれの他の例示の量子ビット構成を示す図である。
【図５】本発明の様々な実施形態により解析可能なそれぞれの他の例示の量子ビット構成を示す図である。
【図６】本発明の様々な実施形態による、量子ビット周波数割り当てにおいて使用可能な例示の衝突窓を示す図である。
【図７】本発明の様々な実施形態により対処可能なそれぞれの例示の量子ビット周波数変動を示す図である。
【図８】本発明の様々な実施形態により対処可能なそれぞれの例示の量子ビット周波数変動を示す図である。
【図９】本発明の一実施形態による、量子ビット・チップ構成を生成するための反復プロセスのそれぞれのステップを示す図である。
【図１０】本発明の一実施形態による、超伝導量子ビット・チップを製作するためのシステムを示すブロック図である。
【図１１】本発明の一実施形態による、多量子ビット回路における周波数割り当てを容易にする別のシステムを示すブロック図である。
【図１２】本発明の一実施形態による、シミュレーションされた衝突監視による多量子ビット回路における周波数割り当てを容易にするシステムを示すブロック図である。
【図１３】本発明の一実施形態による、超伝導量子ビット・チップを製作するための別のシステムを示すブロック図である。
【図１４】本発明の実施形態によるそれぞれの例示の処理コンポーネントを示す図である。
【図１５】本発明の実施形態によるそれぞれの例示の処理コンポーネントを示す図である。
【図１６】本発明の実施形態による、多量子ビット回路における周波数割り当てを容易にするそれぞれの例示のコンピュータ実装方法を示す流れ図である。
【図１７】本発明の実施形態による、多量子ビット回路における周波数割り当てを容易にするそれぞれの例示のコンピュータ実装方法を示す流れ図である。
【図１８】本発明の１つまたは複数の実施形態を実装可能な例示の非限定的動作環境を示すブロック図である。
【発明を実施するための形態】
【００１１】
以下の詳細な説明は例示に過ぎず、本発明の実施形態または実施形態の適用もしくは用途、あるいはその両方を限定することを意図していない。また、上記の「背景技術」の項または「発明の概要」の項に示されているいかなる明示的または暗黙的情報によっても限定されることを意図していない。
【００１２】
以下、本発明の実施形態について図面を参照しながら説明するが、図面全体を通じて同様の要素を指すために同様の参照番号が使用されている。以下の説明では、１つまたは複数の実施形態をよりよく理解することができるように、説明のために多くの特定詳細が記載されている。しかし、様々な場合において、本発明の実施形態はこれらの特定詳細がなくても実施可能であることは明らかである。
【００１３】
図１は、多量子ビット回路における周波数割り当てを容易にするシステム１００のブロック図である。システム１００は、それぞれの周波数オフセットにおけるそれぞれの量子ビット・チップ構成のシミュレーションを行うことによってそれぞれの量子ビット・チップ構成に関連する推定製造歩留まりを判断する歩留まり判断コンポーネント１１０を含む。歩留まり判断コンポーネント１１０は、量子ビット周波数、量子ビット結合、またはその他の回路パラメータあるいはこれらの組合せを最適化するために、所与の回路内のそれぞれの量子ビット間の周波数衝突の可能性を考慮に入れた１つまたは複数の統計モデルを使用する。
【００１４】
システム１００によって解析可能な量子ビット回路の一例を、図２のダイアグラム２００によって示す。ダイアグラム２００に示すように、それぞれの量子ビットはそれぞれの量子バスによって結合することができ、この場合、量子バスは、バス１つにつき２個の量子ビットを連結するために使用可能な量子バスである。以下でさらに詳述するように、他のバス構成も可能である。ダイアグラム２００に示す量子ビット回路の量子バスは、それぞれに接続された量子ビット間にそれぞれの量子ゲートを実装するために使用可能である。ダイアグラム２００によって示す回路で採用可能な量子ゲートの一例は、Chowらの米国特許第８，８７２，３６０号「MULTIPLE-QUBITWAVE-ACTIVATED CONTROL GATE」に記載されているような交差共鳴（ＣＲ）ゲートである。他の量子ゲートも使用可能である。
【００１５】
ダイアグラム２００によって示すもののような多量子ビット回路における量子ビットは、システムにおけるそれぞれの量子ビットを量子コンピュータによってそれぞれの周波数によりアドレスすることができるように異なる周波数で動作可能である。しかし、（例えば同じ量子バスを介して接続されているなど）物理的に互いに近接している２つ以上の量子ビットの周波数が、それらの周波数の結果として衝突が起こるようなものである場合、量子ビットのうちの個々の量子ビットをアドレスする量子コンピュータの能力が悪影響を受ける可能性があり、その結果、システムのパフォーマンスが低下する。システム・パフォーマンスに対するこの影響を低減するために、回路におけるそれぞれの量子ビットを、量子バスまたはその他の手段あるいはその両方を介して接続されているそれぞれの量子ビットがそれぞれ非衝突周波数で動作するように設計することができる。しかし、上述のように、量子ビット製作プロセスにおける瑕疵の結果として、場合によっては１つまたは複数の量子ビットがそれぞれの意図された周波数以外の周波数で動作する可能性があり、それによって、その意図されたシステム設計にもかかわらず、それぞれの量子ビット間で周波数衝突が起こる可能性がある。
【００１６】
歩留まり判断コンポーネント１１０は、所与の多量子ビット回路内の周波数衝突の量を低減するために、１つまたは複数の経験的入力と１つまたは複数の設計入力とを含む統計モデルを使用することができる。例として、歩留まり判断コンポーネント１１０によって使用される統計モデルへの経験的入力は、量子モデリング、または測定、またはその他の技法あるいはこれらの組合せによって決定可能な衝突窓定義を含むことができる。使用可能なそれぞれの衝突窓定義については、図６に関して以下で詳述する。これに加えて、またはこれに代えて、経験的入力は、量子ビット周波数の測定された統計的分布を含み得る。このようにして使用可能な分布の様々な例については、図７および図８に関連して以下で詳述する。
【００１７】
さらに他の例として、統計モデルへの設計入力は、回路内の量子ビットの数、または回路内の量子ビットの幾何学配置、または回路内の様々な量子ビットの機能、例えば量子誤り訂正アルゴリズムにおけるデータまたはアンシラとしての使用、あるいはこれらの組合せを含み得る。このような設計パラメータの一例は、上述のダイアグラム２００に示す回路によって示されている。このようなパラメータの他の例については、図４および図５に関連して以下で詳述する。
【００１８】
他の例として、設計入力は、回路におけるそれぞれの量子ビットの種類、例えばトランズモン量子ビット、位相量子ビット、磁束量子ビットまたは他の種類の超伝導量子ビットあるいはこれらの組合せを含み得る。設計入力の別の例は、調和振動からの量子ビットまたは量子ビットの系の（例えばＧＨｚまたはＭＨｚ単位の）周波数の逸脱である、量子ビット非調和性を含み得る。設計入力の他の例には、１バス当たりの量子ビット数、または（例えばＧＨｚ単位で与えられる）所期の量子ビット周波数、ＣＲゲートまたはその他の量子ゲートあるいはその両方の所望の忠実度などが含まれ得る。上記の設計入力のそれぞれについては以下で詳述する。
【００１９】
歩留まり判断コンポーネント１１０は、様々な量子ビット周波数オフセット、例えば、製造誤差またはその他の原因あるいはその組合せによって生じるそれぞれの量子ビット周波数からの逸脱状態での回路のパフォーマンスを解析するために、上記の入力のうちの１つまたは複数の入力に基づいて多量子ビット回路をモデリングすることができる。図１によってさらに示すように、システム１００は、例えば歩留まり判断コンポーネント１１０によって作成された統計モデルにより、歩留まり判断コンポーネント１１０によって判断されたそれぞれの量子ビット・チップ構成に関連する推定製造歩留まりに基づいて、それぞれの量子ビット・チップ構成の中から量子ビット・チップ構成を選択する、選択コンポーネント１２０をさらに含む。
【００２０】
システム１００は、製作プロセス中に生じる周波数変動に対する多量子ビット回路の強靱性を向上させることができる。システム１００に対応する周波数割り当て方式を実装することによって、多量子ビット回路とそのそれぞれの対応する量子コンピュータのパフォーマンスを向上させることができ、または製造される回路の製造歩留まりを向上させることができ、または（例えば、物理的製作自体ではなくモデリングまたはシミュレーションあるいはその両方における周波数衝突を低減することにより、物理的回路の製造の時間またはコストあるいはその両方を削減することによって）多量子ビット回路製造の効率を向上させることができ、またはその他の利点および長所を実現することができ、あるいはこれらの組合せの実現が可能となる。
【００２１】
次に図３を参照すると、多量子ビット回路の量子ビット構成を容易にするシステム３００が、量子ビット・チップ構成が幾何構成または周波数構成のうちの少なくとも１つに関して互いに異なるように、上述の図１に関連して説明したような歩留まり判断コンポーネント１１０によって使用されるそれぞれの量子ビット・チップ構成を生成する構成コンポーネント３１０を含む。
【００２２】
多量子ビット回路の幾何構成は、回路内の合計量子ビット数、回路内のそれぞれの量子ビットの機能（例えばデータまたはアンシラ）、または回路における１バス当たりの量子ビット数、あるいはこれらの組合せによって少なくとも部分的に定義され得る。例として、上述のダイアグラム２００によって示す回路は、それぞれの２量子ビット・バスを介して連結された７個の量子ビットを含み、その結果として８個のゲート対および量子ビット対を含む。図４のダイアグラム４００によって示す別の例では、ダイアグラム２００によって示す８個の２量子ビット・バスを２個の４量子ビット・バスに置き換えることができ、その結果として１２個のバス結合量子ビット対を備える構成となる。ダイアグラム４００によって示す回路は、ダイアグラム２００によって示す回路で利用可能な同じ８対について２量子ビット・ゲートを採用することができる一方、ゲートに利用可能な追加の４対を有する。しかし、これらの追加の対についてゲート動作が行われない場合であっても、これらの接続の存在は、場合によってはそれらの接続間の周波数衝突によって回路パフォーマンスを低下させる可能性がある。図５のダイアグラム５００によって示すさらに他の実施例では、多量子ビット回路がそれぞれの２量子ビット・バスによって連結された１６個の量子ビットを含むことができ、その結果として２２個のゲート対および量子ビット対を含む構成となる。
【００２３】
他の幾何学的量子ビット構成も可能である。例えば、多量子ビット回路は異なる量子ビット数、量子ビットの種類（例えば、データかアンシラか、または、トランズモン、ＣＳＦＱ、またはその他の量子ビットか、あるいはこれらの組合せなど）、１バス当たりの量子ビット数などを含んでもよい。所与の回路に異なる構成が混在していてもよい。例えば、回路が、図２および図５によって示すような２量子ビット・バスを介して連結されたいくつかの量子ビットと、図４によって示すような４量子ビット・バスを介して連結された他の量子ビットとを含んでいてもよい。図示しないが、上述の種類のバスに加えてまたは上述の種類のバスに代えて、３量子ビット・バスなどの他の種類のバスも使用可能である。さらに別の例では、量子ビット構成は物理的量子ビット配置が様々であってもよい。例えば、８個の量子ビットからなる２つの列を含む図５に示す構成の代わりに、これらの量子ビットを４個の量子ビットからなる４列の正方形構成または任意のその他の適合する構成あるいはその組合せとして配置してもよい。上述の構成以外の他の構成も使用可能である。所与の量子コンピューティング用途の必要に応じて任意の幾何配置の任意の数の量子ビットを回路構成に組み込むことができる。例えば、４００個の量子ビットを含む回路が、所定の幾何配置で、１バス当たり２個の量子ビット、または１バス当たり４個の量子ビット、または１バス当たり２個の量子ビットと４個の量子ビットの何らかの組合せを採用した、２００個の量子ビットからなる２列、または２０個の量子ビットからなる２０列を含んでいてもよい。
【００２４】
多量子ビット回路の周波数構成は、回路におけるそれぞれの量子ビットの動作周波数範囲または回路におけるそれぞれの量子ビットに関連する非調和性パラメータあるいはその両方によって少なくとも部分的に定義することができる。図６のダイアグラム６００に、２個の量子ビットＱ１およびＱ２によって採用可能な例示の周波数範囲を示す。ダイアグラム６００に示すように、ｆ０１は対応する量子ビットの第１の励起周波数を示し、ｆ１２は第２の励起周波数を示す。また、パラメータδは量子ビットＱ１の非調和性、例えば、量子ビットＱ１の励起周波数ｆ０１とｆ１２との周波数の差を示す。非限定的な例として、量子ビットＱ１の非調和性δは、トランズモン量子ビットの場合、−３００ＭＨｚから−３５０ＭＨｚの間であり得る。他の非調和性パラメータも可能である。
【００２５】
ダイアグラム６００で示すような量子ビットＱ１およびＱ２の周波数構成に基づいて、量子ビットＱ１の非調和性δと、量子ビットＱ１とＱ２との周波数分離Δとに基づくそれぞれの種類の衝突窓が生じ得る。例えば、量子ビットＱ１とＱ２とが同じバス上にあり、例えば｜Δ｜＝０±ａであるように共通の励起周波数を共有する場合、第１の種類の周波数衝突が起こり得る。ここでａは衝突窓サイズ（例えばａ＝δ／２０）である。第１の量子ビットの励起周波数が第２の量子ビットの励起周波数の中央にあり、例えば｜Δ｜＝−δ／２±ａ（例えばａ＝δ／８０）である場合、同じバス上の２つの量子ビット間に第２の種類の周波数衝突が起こり得る。第１の量子ビットの第２の励起周波数が第２の量子ビットの第１の励起周波数と衝突し、例えば｜Δ｜＝−δ±ａ（例えばａ＝δ／２０）である場合に、同じバス上の２つの量子ビット間に第３の種類の周波数衝突が起こり得る。量子ビットＱ１とＱ２の励起周波数の差が十分に大きく、例えば｜Δ｜＞−１．０５＊δである場合、量子ビットＱ１とＱ２との間の交差共鳴ゲートにおいてさらなる種類の周波数衝突が起こり得る。
【００２６】
上述の衝突の種類は、単に生じ得る衝突の種類の例として示すに過ぎないことと、他の衝突の種類もあり得ることとを諒解されたい。一態様では、それぞれの衝突の種類は、１）２つの量子ビットＱ１とＱ２との間の周波数分離Δ、または、２）それぞれの量子ビット間の結合、または、３）回路におけるそれぞれの量子ビットの機能、または、４）衝突窓サイズに関連し得る所望のゲート忠実度、または、５）例えばＱ１またはＱ２あるいはその両方に結合された追加の量子ビットＱ３、Ｑ４などの存在、または、６）任意のその他の適合するパラメータ、あるいはこれらの組合せに関して定義することができる。
【００２７】
歩留まり判断コンポーネント１１０は、上述の統計モデルへの入力として、製作された量子ビットの周波数に関連する精度をさらに考慮することができる。例として、歩留まり判断コンポーネント１１０は、周波数精度パラメータを求めるために量子ビットのサンプル集合に関連する周波数を直接測定することができる。
【００２８】
図７のダイアグラム７００に、特定の製作プロセスに従って同一に設計され、同一に製作された４０個のトランズモン型量子ビットの周波数のヒストグラムを示す。ダイアグラム７００で示すように、この製作プロセスにおける瑕疵により、それぞれの量子ビットが動作周波数の大幅な変動を示している。この場合、４０個の量子ビットは周波数が約２３０ＭＨｚの標準偏差で変動している。ダイアグラム７００の量子ビットが示す動作周波数の変動は、製作中に生じる物理的寸法のわずかな変動であっても動作周波数に重大な影響を与える可能性があることを証明している。
【００２９】
さらに別の例として、歩留まり判断コンポーネント１１０は、量子ビット周波数を変動させる可能性がある量子ビット・コンポーネントにおける変動の経験的測定値も考慮することができる。例えば、トランズモン量子ビットにおいてジョセフソン・トンネル接合を実装することができ、このコンポーネントの作製における不正確性により量子ビット周波数が不正確になる。図８のダイアグラム８００に、同一のトンネル障壁抵抗を有するように特定の製作プロセスによって設計され、製作されたそのような１組のトンネル接合の抵抗のヒストグラムを示す。ダイアグラム８００で示すように、製作プロセスにおける瑕疵によってそれぞれの抵抗に変動が生じる。この変動から、この特定の接合製作プロセスを使用して製作されることになる任意の量子ビットにおける変動を予測することができる。
【００３０】
次に図９を参照すると、量子ビット・チップ構成を生成するための反復プロセス９００の図が示されている。図を簡単にするために図９には示されていないが、プロセス９００におけるそれぞれの段階は、プロセッサ、例えば歩留まり判断コンポーネント１１０、選択コンポーネント１２０、または構成コンポーネント１３０あるいはこれらの組合せを実装するために使用されるプロセッサに動作可能に結合されたデバイス、または別の適合するコンピューティング・デバイスあるいはその組合せにより実装可能であることを諒解されたい。図９によって示す図は、さらに、図１および図３に関して上述したような構成コンポーネント３１０または歩留まり判断コンポーネント１１０あるいはその両方、または図１０ないし図１３に関して後述するような１つまたは複数のコンポーネント、あるいはこれらの組合せの要素も組み込むことができる。図９で示す図は、このようなコンポーネント間のプロセス・フローの代替表現を示していることを諒解されたい。
【００３１】
プロセス９００は、段階９０２で（例えば構成コンポーネント３１０により）量子ビットの幾何学的配置を決定することによって開始することができる。図９に示すように、量子ビットの幾何学配置は、合計量子ビット数、それぞれの量子ビットの機能（例えばデータまたはアンシラ）、１バス当たりの量子ビット数、または上述のようなその他の適合する要因あるいはこれらの組合せなどの要因を含み得る。段階９０２で決定可能なそれぞれの量子ビット幾何学配置は、図２、図４および図５に関して上述したものと同様であるか、または、所与の量子コンピューティング回路および用途に必要な任意の幾何学配置の、所望の数の量子ビットを含む他の適合する配置、あるいはこれらの組合せを含み得る。
【００３２】
次に、段階９０４で、段階９０２で決定された量子ビット幾何学配置に対応する量子ビット周波数配置を（例えば構成コンポーネント３１０により）決定することができる。段階９０４で決定される量子ビット周波数配置は、幾何学配置で使用されているそれぞれの量子ビットの周波数特性、例えば図６に関して上述した周波数特性またはその他の適合する特性あるいはその両方を考慮に入れることができる。段階９０４で決定される周波数配置は、１つまたは複数の固定周波数量子ビットまたは１つまたは複数の調節可能周波数量子ビットあるいはその両方を使用することができる。
【００３３】
段階９０６で、それぞれ段階９０２および９０４で決定された幾何学配置および周波数配置に対応する量子ビットに、（例えば構成コンポーネント３１０により）ランダムな周波数オフセットを割り当てることができる。図９によって示すように、段階９０６で割り当てられるランダムな周波数オフセットは、少なくとも部分的に、当技術分野で知られているような乱数または擬似乱数あるいはその両方の生成のために１つまたは複数のアルゴリズムを使用する乱数発生器により導出することができる。これに加えて、またはこれに代えて、段階９０６で割り当てられる周波数オフセットは、例えば図７および図８に示す測定データなど、１つまたは複数の他のシミュレーションまたはサンプル製作実行あるいはその組合せから経験的に測定された周波数不正確性に少なくとも部分的に基づくことができる。シミュレーション設定において実際の量子ビット・デバイスのパフォーマンスを模倣するために、段階９０６で適用された周波数オフセットを使用することができ、それによって物理的寸法の変動および上記で概説した製作不正確性などの要因に対処することができる。
【００３４】
段階９０８で、段階９０２および９０４で決定された配置に従って生成されたシミュレーション量子ビット回路のパフォーマンスと、段階９０６で割り当てられた周波数オフセットとを、（例えば歩留まり判断コンポーネント１１０により）解析することができ、シミュレーションされた回路に関連する周波数衝突をカウントすることができる。一態様では、段階９０８で、少なくとも部分的に、段階９０２および９０４で決定されたそれぞれの量子ビット構成におけるそれぞれの量子ビットの周波数衝突窓を定義し、それらの周波数衝突窓に従って周波数衝突をカウントすることによって、衝突をカウントすることができる。これに加えて、またはこれに代えて、量子ビット非調和性、所望のゲート・メトリクス、またはその他の適合するメトリクス（例えば図６に関して上述したその他のメトリクス）あるいはこれらの組合せなどのパラメータを、９０８における周波数衝突のカウントで使用することができる。
【００３５】
段階９１０で、（例えば構成コンポーネント３１０または歩留まり判断コンポーネント１１０あるいはその両方によって）段階９０２ないし９０８までを所望の反復回数Ｎ（例えばＮ≧１０４など）だけ反復することができる。これらの反復に基づき、（例えば歩留まり判断コンポーネント１１０により）それぞれの反復回の段階９０８において観察された周波数衝突数に基づいてデバイス歩留まりの統計的予測（すなわち推定製造歩留まり）を求めることができる。一態様では、予測デバイス歩留まりは、段階９０２ないし段階９０８までの所与の反復回に対応するパラメータ・セットまたはその他の要因あるいはその組合せについて、ゼロ衝突の計算された確率に基づくことができる。一時的に図１に戻ると、プロセス９００の段階９１０に関連して説明したように歩留まり判断コンポーネント１１０が推定デバイス歩留まりを判断するシステム１００の一実施態様は、歩留まり判断コンポーネント１１０が段階９０８で観察された周波数衝突を考慮に入れることにより、それぞれの量子ビット・チップ構成の調整を容易にするという利点を有し得る。
【００３６】
段階９１０における所望の反復回数が完了すると、プロセス９００は段階９１２に進むことができ、幾何学配置、量子ビット数、１バス当たりの量子ビット数、周波数配置または上記のその他のパラメータあるいはこれらの組合せに調整を加えながら、（例えば構成コンポーネント３１０または歩留まり判断コンポーネント１１０あるいはその両方によって）段階９０２ないし段階９１０までが反復される。このようにして、指定反復回数または所望のデバイス歩留まりあるいはその両方に達するまで、段階９１２で反復することにより、量子ビット・パラメータを微調整することができ、推定歩留まりを向上させることができる。段階９１２が完了すると、少なくとも閾値デバイス歩留まりまたは最高デバイス歩留まりを結果として生じさせた量子ビット・パラメータのセットを、製作またはその他のプロセスあるいはその両方のために（例えば選択コンポーネント１２０によって）選択することができる。
【００３７】
図１０を参照すると、超伝導量子ビット・チップ１００２を製作するためのシステム１０００が、上記の様々な態様により、および、図９に記載されているプロセスにより説明したように、それぞれ、量子ビット・チップ構成をシミュレーションし、所望の構成を選択するための、歩留まり判断コンポーネント１１０と選択コンポーネント１２０とを含む。
【００３８】
さらに、システム１０００は、選択コンポーネント１２０によって選択された量子ビット・チップ構成に従って超伝導量子ビット・チップ１００２を製作する製作コンポーネント１０１０を含む。製作コンポーネント１０１０は、歩留まり判断コンポーネント１１０および選択コンポーネント１２０と同じコンピューティング・デバイスもしくはコンピューティング・デバイスの組合せ、または別個のデバイス、あるいはこれらの組合せに関連付けることができる。例えば、製作コンポーネント１０１０は、選択コンポーネント１２０に関連付けられたデバイスから選択された構成を受け取り、当技術分野で知られているような量子ビット・チップ製作のための１つまたは複数の技術を使用して、その選択された構成に従って対応する量子ビット・チップ１００２を製作するように動作可能な１つまたは複数の専用製作デバイスに関連付けることができる。それぞれの量子ビット・チップ仕様または構成あるいはその両方をシミュレーションし、そのシミュレーションに基づいて構成を選択することによって、選択コンポーネント１２０によって選択された量子ビット・チップ構成の結果として、製作コンポーネント１０１０による製作における瑕疵に対する超伝導量子ビット・チップ１００２の強靱性を向上させることができる。
【００３９】
次に図１１を参照すると、多量子ビット回路における周波数割り当てを容易にする別のシステム１１００が示されている。システム１１００は、多量子ビット回路における周波数割り当てを決定するための図９に記載されているプロセスの一部の代替表現を提供する。システム１１００は、それぞれの周波数オフセットにおけるそれぞれの量子ビット・チップ特徴のシミュレーションされたパフォーマンスを解析することによって、それぞれの量子ビット・チップ特徴の動作メトリクスを判断するパフォーマンス解析コンポーネント１１１０を含む。パフォーマンス解析コンポーネント１１１０によって使用される量子ビット・チップ特徴は、合計量子ビット数、それぞれの量子ビットの機能（例えばデータまたはアンシラなど）、１バス当たりの量子ビット数などの幾何学的特徴を含み得るが、これらには限定されない。上記に加えて、または上記に代えて、量子ビット・チップ特徴は、それぞれの量子ビットの動作周波数範囲、それぞれの量子ビットに関連する非調和性パラメータ、それぞれの量子ビットが固定周波数と調節可能周波数のいずれを有するかなどの周波数特徴を含み得るが、これらには限定されない。
【００４０】
パフォーマンス解析コンポーネント１１１０は、例えば図９に関して上述した方式と同様の方式で、割り当てられたパラメータの全セットを使用してシミュレーションされた量子ビット・チップのパフォーマンスを解析することができる。あるいは、パフォーマンス解析コンポーネント１１１０は、パラメータの全セットまたはパラメータの部分セットに関して、１つまたは複数の個別の量子ビットのパフォーマンスを解析することができる。例えば、パフォーマンス解析コンポーネント１１１０は、場合によっては特定の周波数配置を考慮せずにそれぞれの幾何学的量子ビット配置に関してパフォーマンスを解析してもよく、またはその逆であってもよい。パフォーマンス解析コンポーネントは、上記に加えて、または上記に代えて、追加の非解析量子ビットを含む、量子ビット回路の一部を形成する１つまたは複数の量子ビットに関連するパフォーマンスを解析してもよい。他の解析技法も使用可能である。
【００４１】
システム１１００は、パフォーマンス解析コンポーネント１１１０によって判断された対応する動作メトリクスに基づいてパフォーマンス解析コンポーネント１１１０によって解析されたそれぞれの量子ビット・チップ特徴のうちの１つまたは複数の量子ビット・チップ特徴を使用して、超伝導量子ビット・チップ設計を生成する設計生成コンポーネント１１２０をさらに含む。設計生成コンポーネント１１２０は、パフォーマンス解析コンポーネント１１１０によって解析されたそれぞれの設計に基づいて量子ビット・チップ設計を選択することができる。あるいは、パフォーマンス解析コンポーネント１１１０は、設計生成コンポーネント１１２０がパフォーマンス解析コンポーネント１１１０によって使用された個別のパラメータに基づいて量子ビット・チップ設計を作成することができるように、それぞれの量子ビット回路パラメータ（例えば幾何構成、周波数構成など）のパフォーマンスを解析することができる。別の実施例では、パフォーマンス解析コンポーネント１１１０は、所与の量子ビット回路の１つまたは複数の部分、または部分回路に関連するパフォーマンスを解析することができ、設計生成コンポーネント１１２０は、パフォーマンス解析コンポーネント１１１０によって解析された１つまたは複数の部分回路、または事前定義された部分回路、例えばシステム１１００を実装するコンピューティング・デバイスに付随するメモリまたはデータ・ストアによって記憶された既知の高効率部分回路設計に基づいて、量子ビット・チップ設計を作成することができる。他の技法も可能である。
【００４２】
図１２を参照すると、シミュレーションされた衝突監視により多量子ビット回路における周波数割り当てを容易にするシステム１２００が示されている。システム１２００は、図９に示す衝突監視および設計手順の代替表現部分を提供する。システム１２００は、パフォーマンス解析コンポーネント１１１０によって行われるシミュレーションまたはその他の動作あるいはその両方に関連する周波数衝突を特定またはその他の方法により監視あるいはその両方を実行することができる、パフォーマンス解析コンポーネント１１１０に関連付けられた衝突監視コンポーネント１２１０を含む。衝突監視コンポーネント１２１０は、例えば図６に関して上述したような衝突窓または必要に応じたその他の衝突窓、あるいはその両方のうちの１つまたは複数の衝突窓など、パフォーマンス解析コンポーネント１１１０によって解析された量子ビット・チップ特徴に対応するそれぞれの量子ビットのための周波数衝突窓を定義することができる。次に、衝突監視コンポーネント１２１０は、定義された周波数衝突窓に基づいてそれぞれの量子ビット間の衝突を特定することができる。衝突監視コンポーネントは、図９に代替として示されているように、衝突発生の確率とデバイス歩留まりの確率とを導出するために、モデルにパラメータの統計的変動を取り入れる反復試行を採用することができる。
【００４３】
図１３を参照すると、超伝導量子ビット・チップ１００２を製作するための別のシステム１３００が示されている。システム１３００は、パフォーマンス解析コンポーネント１１１０と、図１１および図１２に関してと、図９に示すような本プロセスの代替図に関して上述した量子ビット・チップ設計を生成することができる設計生成コンポーネント１１２０とを含む。さらに、システム１３００は、設計生成コンポーネント１１２０によって生成された超伝導量子ビット・チップ設計に従って超伝導量子ビット・チップ１００２を製作することができる製作コンポーネント１３１０を含む。製作コンポーネント１３１０は、システム１０００に示す製作コンポーネント１０１０と同様にして、または異なる方式で、あるいはその両方により動作することができる。例えば、製作コンポーネント１３１０によって設計生成コンポーネント１１２０から取得される情報の種類または性質は、システム１０００の製作コンポーネント１０１０によって選択コンポーネント１２０から受け取られる対応する情報とは異なってよく、製作コンポーネント１３１０は様々な技法を使用してこれらの相違を考慮に入れることができる。上述のシステム１０００の製作コンポーネント１０１０と同様に、システム１３００の製作コンポーネント１３１０は、パフォーマンス解析コンポーネント１１１０または設計生成コンポーネント１１２０あるいはその両方と同じデバイスまたは異なるデバイスあるいはその両方により実装可能である。
【００４４】
製作コンポーネント１３１０の動作の結果としての超伝導量子ビット・チップ１００２は、システム１０００の製作コンポーネント１０１０によって製造されるものと機能的に類似し得る。製作コンポーネント１３１０は、設計生成コンポーネント１１２０によって生成された量子ビット設計を使用して、製作コンポーネント１３１０による製作の瑕疵に対する改善された強靱性を備えた超伝導量子ビット・チップ１００２を製造することができる。
【００４５】
次に図１４を参照すると、本明細書に記載の１つまたは複数の態様を実装するために使用可能な処理コンポーネント１４００が示されている。
【００４６】
処理コンポーネント１４００は、上述のような歩留まり判断コンポーネント１１０または選択コンポーネント１２０あるいはその両方のうちの１つまたは複数を実装するために使用可能な、少なくとも１つのプロセッサ１４１０（例えば、中央処理装置、グラフィカル・プロセッシング・ユニットなど）に関連付けることができる。プロセッサ１４１０は、データ・バス１４２０を介して、通信コンポーネント１４３０またはメモリ１４４０あるいはその両方などの、処理コンポーネント１４００の１つまたは複数の追加のサブコンポーネントに接続することができる。通信コンポーネント１４３０はプロセッサ１４１０とは別個に実装されているものとして図示されているが、実施形態によっては、プロセッサ１４１０はさらに通信コンポーネント１４３０を実装するためにも使用可能である。通信コンポーネント１４３０は、処理コンポーネント１４００の外部にあってもよく、別個の通信リンクを介して処理コンポーネント１４００と通信してもよい。
【００４７】
メモリ１４４０は、処理コンポーネント１４００が処理コンポーネント１４００によって使用されるデータを記憶するために使用することができる。これに加えて、またはこれに代えて、メモリ１４４０は、処理コンポーネント１４００によって実行されると処理コンポーネント（または処理コンポーネントの１つまたは複数のプロセッサ１４１０あるいはその両方）に上述のような歩留まり判断コンポーネント１１０または選択コンポーネント１２０あるいはその両方を実装させる機械可読命令を記憶させることができる。
【００４８】
図１５に、本明細書に記載の１つまたは複数の態様を実装するために使用可能な別の処理コンポーネント１５００を示す。
【００４９】
処理コンポーネント１５００は、上述のようなパフォーマンス解析コンポーネント１１１０または設計生成コンポーネント１１２０あるいはその両方のうちの１つまたは複数を実装するために使用可能な少なくとも１つのプロセッサ１５１０に関連付けることができる。プロセッサ１５１０は、データ・バス１５２０を介して、通信コンポーネント１５３０またはメモリ１５４０あるいはその両方など、処理コンポーネント１５００の１つまたは複数の追加のサブコンポーネントに接続することができる。通信コンポーネント１５３０は、図１４に関して上述した通信コンポーネント１４３０と同様に構成可能である。
【００５０】
図１４に関して説明したメモリ１４４０と同様に、メモリ１５４０は処理コンポーネント１５００によって使用されるデータを記憶するために処理コンポーネント１５００によって使用可能である。これに加えて、またはこれに代えて、メモリ１５４０は、処理コンポーネント１５００によって実行されると処理コンポーネント（または処理コンポーネントの１つまたは複数のプロセッサ１５１０あるいはその両方）に上述のようなパフォーマンス解析コンポーネント１１１０または設計生成コンポーネント１１２０あるいはその両方を実装させる機械可読命令を記憶させることができる。
【００５１】
図１４および図１５に示す処理コンポーネント１４００、１５００は、コンピューティング・タスク（例えば、受信データに関連するコンピューティング・タスク）を実行する、ハードウェア、ソフトウェア（例えば、１組のスレッド、１組のプロセス、実行時のソフトウェアなど）、またはハードウェアとソフトウェアの組合せとすることができるか、または含み得る。例えば、処理コンポーネント１４００、１５００は、大規模または複合あるいはその両方の多量子ビット回路のシミュレーションを実行するか、または人間によって実行されることができない（例えば人間の頭脳の能力を超える）その他の動作を実行するか、あるいはその両方を行うことができる。例えば、一定期間にわたって処理コンポーネント１４００、１５００によって処理されるデータの量、データの処理速度、または処理されるデータの種類あるいはこれらの組合せは、それぞれ、１人の人間の頭脳によって同じ期間に処理可能な量、速度およびデータの種類より多く、高速であり、異なり得る。例えば、処理コンポーネント１４００、１５００によって処理されるデータは、１つまたは複数のコンピューティング・デバイスに関連付けられた生データ（例えば生テキスト・データ、生数値データなど）または圧縮データ（例えば、圧縮テキスト・データ、圧縮数値データなど）、あるいはその両方であり得る。また、処理コンポーネント１４００、１５００は、上記のデータも処理しながら、１つまたは複数の他の機能を実行するために完全に動作可能（例えば、完全に電源投入される、完全に実行されるなど）とすることができる。
【００５２】
図１６に、多量子ビット回路における周波数割り当てを容易にする例示のコンピュータ実装方法１６００の流れ図を示す。
【００５３】
１６０２で、プロセッサ（例えば、処理コンポーネント１４００のプロセッサ１４１０）に動作可能に結合されたデバイスが、（例えば歩留まり判断コンポーネント１１０によって）それぞれの周波数オフセットにおけるそれぞれの量子ビット・チップ構成のシミュレーションを行うことによって、それぞれの量子ビット・チップ構成に関連する推定製造歩留まりを判断することができる。
【００５４】
１６０４で、デバイスは、１６０２でさらに判断されたそれぞれの量子ビット・チップ構成に関連する推定製造歩留まりに基づいて、１６０２で使用されたそれぞれの量子ビット・チップ構成の中から量子ビット・チップ構成を（例えば選択コンポーネント１２０によって）選択することができる。
【００５５】
方法１６００は、１６０４における量子ビット・チップ構成の選択で完了することができる。方法１６００は、任意により１６０６に進むことができ、上記デバイス、または任意によりプロセッサに結合された第２のデバイスが、１６０４で選択された量子ビット・チップ構成に従って（例えば製作コンポーネント１０１０によって）超伝導量子ビット・チップを製作することができる。
【００５６】
図１７に、多量子ビット回路における周波数割り当てを容易にする別の例示のコンピュータ実装方法１７００の流れ図を示す。
【００５７】
１７０２で、プロセッサ（例えば処理コンポーネント１５００のプロセッサ１５１０）に動作可能に結合されたデバイスが、（例えばパフォーマンス解析コンポーネント１１１０によって）それぞれの周波数オフセットにおけるそれぞれの量子ビット・チップ特徴のシミュレーションされたパフォーマンスを解析することによって、それぞれの量子ビット・チップ特徴の動作メトリクスを判断することができる。
【００５８】
１７０４で、デバイスは、（例えば設計生成コンポーネント１１２０によって）それぞれの対応する動作メトリクスに基づいてそれぞれの量子ビット・チップ特徴のうちの１つまたは複数の特徴を使用して超伝導チップ設計を生成することができる。
【００５９】
方法１７００は、１７０４における量子ビット・チップ設計の生成で完了することができる。方法１７００は、任意により１７０６に進むことができ、上記デバイス、または任意によりプロセッサに動作可能に結合された第２のデバイスが（例えば製作コンポーネント１３１０によって）、１７０４で生成された量子ビット・チップ設計に従って超伝導量子ビット・チップを製作することができる。
【００６０】
説明を簡単にするために、コンピュータ実装方法について、一連の動作として図示し、説明している。本主題の革新的技術は、例示されている動作によって、または動作の順序あるいはその両方によって限定されず、例えば動作は様々な順序で、または並行して、あるいはその組合せで行われてもよく、本明細書で提示も記載もされていない他の動作とともに行われてもよいことを理解し、諒解されたい。また、開示されている主題によるコンピュータ実装方法を実装するために、例示されているすべての動作が必要ではない場合もある。さらに、当業者は、コンピュータ実装方法は、代わりに状態遷移図またはイベントにより、一連の相互に関連する状態として表すこともできることが理解し、諒解することであろう。さらに、以下および本明細書全体を通して開示されているコンピュータ実装方法は、そのようなコンピュータ実装方法をコンピュータに伝送し、移送するのを容易にするために製造品に記憶されることができることも諒解されたい。本明細書で使用する製造品という用語は、任意のコンピュータ可読デバイスまたは記憶媒体からアクセス可能なコンピュータ・プログラムを包含することが意図されている。
【００６１】
また、処理コンポーネント間のデータ・パケットまたは通信あるいはその両方の構成が電気的および機械的なコンポーネントおよび回路の組合せから設定されるため、人間は処理コンポーネント間の対象データ・パケット構成または対象通信あるいはその両方の再現または実行ができない。例えば、人間は、処理コンポーネント間などの有線ネットワークまたは無線ネットワークあるいはその両方を介した伝送のためのデータを生成することができない。また、人間は、上述のような１つまたは複数のプロセス中に生成された情報に対応するビットのシーケンスを含み得るデータをパケット化することや、上述のような１つまたは複数のプロセス中に生成された情報に対応するビットのシーケンスを含み得るデータを送信することなどを行うことができない。
【００６２】
本発明の主題の様々な態様に状況を与えるため、図１８および以下の説明は、開示の主題の様々な態様を実装可能な適切な環境の概要を示すことを意図している。図１８は、本発明の１つまたは複数の実施形態を容易にすることができる例示の動作環境のブロック図を示す。簡潔にするために、本明細書に記載の他の実施形態で採用される同様の要素の繰り返しの説明は省く。図１８を参照すると、本開示の様々な態様を実装するのに適した動作環境１８００は、コンピュータ１８１２も含むことができる。コンピュータ１８１２は、処理ユニット１８１４と、システム・メモリ１８１６と、システム・バス１１１８も含むことができる。システム・バス１８１８は、システム・メモリ１８１６を含むがこれには限定されないシステム・コンポーネントを処理ユニット１８１４に結合する。処理ユニット１８１４は、様々な利用可能なプロセッサのいずれかとすることができる。処理ユニット１８１４として、デュアル・マイクロプロセッサおよびその他のマルチプロセッサ・アーキテクチャも採用することができる。システム・バス１８１８は、業界標準アーキテクチャ（Industry Standard Architecture（ＩＳＡ））、マイクロ・チャネル・アーキテクチャ（Micro Channel Architecture（ＭＣＡ））、拡張ＩＳＡ（ＥＩＳＡ）、インテリジェント・ドライブ・エレクトロニクス（Intelligent Drive Electronics（ＩＤＥ））、ＶＥＳＡローカル・バス（ＶＬＢ）、ペリフェラル・コンポーネント・インターコネクト（Peripheral Component Interconnect（ＰＣＩ））、カード・バス、ユニバーサル・シリアル・バス（ＵＳＢ）、アドバンスト・グラフィックス・ポート（Advanced Graphics Port（ＡＧＰ））、Ｆｉｒｅｗｉｒｅ（ＩＥＥＥ１３９４）、およびスモール・コンピュータ・システム・インターフェース（ＳＣＳＩ）を含むがこれらには限定されない任意の様々な利用可能なバス・アーキテクチャを使用する、メモリ・バスまたはメモリ・コントローラ、周辺機器用バスまたは外部バス、またはローカル・バスあるいはこれらの組合せを含む、いくつかの種類のバス構造のうちのいずれかとすることができる。システム・メモリ１８１６は、揮発性メモリ１８２０と不揮発性メモリ１８２２も含むことができる。起動時などにコンピュータ１８１２内の要素間で情報を伝送するための基本ルーチンを含むベーシック・インプット／アウトプット・システム（ＢＩＯＳ）が、不揮発性メモリ１８２２に記憶される。例として、限定的ではなく、不揮発性メモリ１８２２は、読み取り専用メモリ（ＲＯＭ）、プログラマブルＲＯＭ（programable ROM（ＰＲＯＭ））、電気的プログラマブルＲＯＭ（electrically programable ROM（ＥＰＲＯＭ））、電気的消去可能プログラマブルＲＯＭ（electrically erasable programmable ROM（ＥＥＰＲＯＭ））、フラッシュ・メモリ、不揮発性ランダム・アクセス・メモリ（ＲＡＭ）（例えば強誘電ＲＡＭ（ＦｅＲＡＭ））を含み得る。揮発性メモリ１８２０は、外部キャッシュ・メモリとして機能することができるランダム・アクセス・メモリ（ＲＡＭ）も含み得る。例として、限定的ではなく、ＲＡＭは、スタティックＲＡＭ（static RAM（ＳＲＡＭ））、ダイナミックＲＡＭ（dynamic RAM（ＤＲＡＭ））、同期ＤＲＡＭ（synchronous DRAM（ＳＤＲＡＭ））、ダブル・データ・レートＳＤＲＡＭ（double data rate SDRAM（ＤＤＲ  ＳＤＲＡＭ））、エンハンストＳＤＲＡＭ（enhanced SDRAM（ＥＳＤＲＡＭ））、シンクリンクＤＲＡＭ（Synchlink DRAM（ＳＬＤＲＡＭ））、ダイレクトＲａｍｂｕｓ  ＲＡＭ（ＤＲＲＡＭ）、ダイレクトＲａｍｂｕｓダイナミックＲＡＭ（ＤＲＤＲＡＭ）、およびＲａｍｂｕｓダイナミックＲＡＭなどの多くの形態で入手可能である。
【００６３】
コンピュータ１８１２は、取り外し可能／取り外し不能な揮発性／不揮発性のコンピュータ記憶媒体も含むことができる。図１８は、例えば、ディスク・ストレージ１８２４を示している。ディスク・ストレージ１８２４は、磁気ディスク・ドライブ、ソリッド・ステート・ドライブ、フロッピィ・ディスク・ドライブ、テープ・ドライブ、Ｊａｚドライブ、Ｚｉｐドライブ、ＬＳ−１００ドライブ、フラッシュ・メモリ・カード、またはメモリ・スティックなどのデバイスも含み得るが、これらには限定されない。ディスク・ストレージ１８２４は、コンパクト・ディスクＲＯＭ（ＣＤ−ＲＯＭ）デバイス、ＣＤレコーダブル・ドライブ（ＣＤ−Ｒドライブ）、Ｃリライタブル・ドライブ（ＣＤ−ＲＷドライブ）、デジタル多用途ディスクＲＯＭドライブ（ＤＶＤ−ＲＯＭ）、またはＢｌｕ−ｒａｙディスク・ドライブなどの光ディスク・ドライブを含むがこれらには限定されない他の記憶媒体とは別個の、または組み合わせた記憶媒体を含むこともできる。システム・バス１８１８へのディスク・ストレージ１８２４の接続を容易にするために、典型的には、インターフェース１８２６などの取り外し可能または取り外し不能インターフェースが使用される。図１８は、適切な動作環境１８００において、ユーザと記載されている基本コンピュータ資源との間に介在するものとしての役割を果たすソフトウェアも図示している。このようなソフトウェアは、例えば、オペレーティング・システム１８２８も含み得る。オペレーティング・システム１８２８は、ディスク・ストレージ１８２４に記憶することができ、コンピュータ１８１２の資源を制御し、割り当てる役割を果たす。システム・アプリケーション１８３０は、例えばシステム・メモリ１１１６またはディスク・ストレージ１８２４に記憶されているプログラム・モジュール１８３２およびプログラム・データ１８３４を介してオペレーティング・システム１８２８による資源の管理を利用する。本開示は、様々なオペレーティング・システムまたはオペレーティング・システムの組合せとともに実装可能であることを諒解されたい。ユーザが入力デバイス１８３６を介してコンピュータ１８１２にコマンドまたは情報を入力する。入力デバイス１８３６は、マウスなどのポインティング・デバイス、トラック・ボール、スタイラス、タッチ・パッド、キーボード、マイクロフォン、ジョイスティック、ゲーム・パッド、衛星放送受信アンテナ、スキャナ、ＴＶチューナ・カード、デジタル・カメラ、デジタル・ビデオ・カメラ、ウェブ・カメラなどを含むがこれらには限定されない。上記およびその他の入力デバイスは、インターフェース・ポート１８３８を介してシステム・バス１８１８により処理ユニット１８１４に接続する。インターフェース・ポート１８３８は、例えば、シリアル・ポート、パラレル・ポート、ゲーム・ポート、およびユニバーサル・シリアル・バス（ＵＳＢ）を含む。出力デバイス１８４０は、入力デバイス１８３６と同じ種類のポートのうちのいくつかを使用する。したがって、コンピュータ１８１２に入力を提供し、コンピュータ１８１２から出力デバイス１８４０に情報を出力するために、例えばＵＳＢポートを使用することができる。専用アダプタを必要とする出力デバイス１８０４は他にもあるが特にモニタ、スピーカ、およびプリンタなどのいくつかの出力デバイス１８４０があることを例示するために、出力アダプタ１８４２が示されている。出力アダプタ１８４２は、例示であって限定的ではないが、出力デバイス１８４０とシステム・バス１８１８との間に接続の手段を提供するビデオ・カードおよびサウンド・カードを含む。リモート・コンピュータ１８４４などの他のデバイスまたはデバイスのシステムあるいはその両方も、入力機能と出力機能の両方を提供することに留意されたい。
【００６４】
コンピュータ１８１２は、リモート・コンピュータ１８４４などの１つまたは複数のリモート・コンピュータへの論理接続を使用して、ネットワーク化環境で動作することができる。リモート・コンピュータ１８４４は、コンピュータ、サーバ、ルータ、ネットワークＰＣ、ワークステーション、マイクロプロセッサ使用機器、ピア・デバイスまたはその他の一般的なネットワーク・ノードなどとすることができ、典型的には、コンピュータ１８１２に関連して説明した要素の多くまたはすべても含み得る。簡潔にするために、リモート・コンピュータ１８４４とともにメモリ・ストレージ・デバイス１８４６のみが図示されている。リモート・コンピュータ１８４４は、ネットワーク・インターフェース１８４８を介してコンピュータ１８１２に論理的に接続され、次に、通信接続部１８５０を介して物理的に接続される。ネットワーク・インターフェース１８４８は、ローカル・エリア・ネットワーク（ＬＡＮ）、ワイド・エリア・ネットワーク（ＷＡＮ）、セルラ・ネットワークなどの、有線または無線あるいはその両方の通信ネットワークに対応する。ＬＡＮ技術は、ファイバ分散データ・インターフェース（ＦＤＤＩ）、銅線分散データ・インターフェース（ＣＤＤＩ）、Ｅｔｈｅｒｎｅｔ（Ｒ）、トークン・リングなどを含む。ＷＡＮ技術は、ポイント・ツー・ポイント・リンク、統合サービス・デジタル通信網（ＩＳＤＮ）およびその変形、パケット交換網、およびデジタル加入者回線（ＤＳＬ）などの回線交換ネットワークを含むがこれらには限定されない。通信接続部１８５０とは、ネットワーク・インターフェース１８４８をシステム・バス１８１８に接続するために採用されるハードウェア／ソフトウェアを指す。通信接続部１８５０は、図がわかりやすいようにコンピュータ１８１２内部に示されているが、コンピュータ１８１２の外部にあってもよい。ネットワーク・インターフェース１８４８への接続のためのハードウェア／ソフトウェアは、例示に過ぎないが、通常の電話級モデム、ケーブル・モデム、およびＤＳＬモデムを含むモデム、ＩＳＤＮアダプタ、およびＥｔｈｅｒｎｅｔ（Ｒ）カードなどの内蔵および外付け技術も含み得る。
【００６５】
本発明の様々な実施形態は、任意の可能な統合の技術詳細度のシステム、方法、装置、またはコンピュータ・プログラム製品あるいはその組合せとすることができる。コンピュータ・プログラム製品は、プロセッサに本発明の１つまたは複数の態様を実施させるためのコンピュータ可読プログラム命令が記憶されたコンピュータ可読記憶媒体（または複数の媒体）を含み得る。コンピュータ可読記憶媒体は、命令実行デバイスによって使用される命令を保持し、記憶することができる有形デバイスとすることができる。コンピュータ可読記憶媒体は、例えば、電子ストレージ・デバイス、磁気ストレージ・デバイス、光学式ストレージ・デバイス、電磁ストレージ・デバイス、半導体ストレージ・デバイス、またはこれらの任意の適合する組合せであってよいが、これらには限定されない。コンピュータ可読記憶媒体のより具体的な例の非網羅的なリストには以下のものも含まれ得る。すなわち、可搬コンピュータ・ディスケット、ハードディスク、ランダム・アクセス・メモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、消去可能プログラマブル読み取り専用メモリ（ＥＰＲＯＭまたはフラッシュ・メモリ）、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、可搬コンパクト・ディスク読み取り専用メモリ（ＣＤ−ＲＯＭ）、デジタル多用途ディスク（ＤＶＤ）、メモリ・スティック、フロッピィ・ディスク、パンチカードまたは命令が記録された溝内の隆起構造などの機械的に符号化されたデバイス、およびこれらの任意の適合する組合せが含まれる。本明細書で使用されるコンピュータ可読記憶媒体とは、電波またはその他の自由に伝播する電磁波、導波路またはその他の伝送媒体を伝播する電磁波（例えば光ファイバ・ケーブルを通る光パルス）、または電線を介して伝送される電気信号などの、一過性の信号自体であると解釈すべきではない。
【００６６】
本明細書に記載のコンピュータ可読プログラム命令は、コンピュータ可読記憶媒体からそれぞれのコンピューティング／処理デバイスに、または、ネットワーク、例えばインターネット、ローカル・エリア・ネットワーク、ワイド・エリア・ネットワーク、または無線ネットワークあるいはこれらの組合せを介して外部コンピュータまたは外部ストレージ・デバイスにダウンロードすることができる。ネットワークは、銅伝送ケーブル、光伝送ファイバ、無線伝送、ルータ、ファイアウォール、交換機、ゲートウェイ・コンピュータ、またはエッジ・サーバあるいはこれらの組合せを含み得る。各コンピューティング／処理デバイスにおけるネットワーク・アダプタ・カードまたはネットワーク・インターフェースが、ネットワークからコンピュータ可読プログラム命令を受信し、それらのコンピュータ可読プログラム命令を、それぞれのコンピューティング／処理デバイス内のコンピュータ可読記憶媒体への記憶のために転送する。本発明の１つまたは複数の実施形態の動作を実行するためのコンピュータ可読プログラム命令は、アセンブラ命令、インストラクション・セット・アーキテクチャ（ＩＳＡ）命令、マシン命令、マシン依存命令、マイクロコード、ファームウェア命令、状態設定データ、集積回路のための構成データまたは、Ｓｍａｌｌｔａｌｋ（Ｒ）、Ｃ＋＋などのオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語、または同様のプログラム言語などの手続き型プログラミング言語を含む、１つまたは複数のプログラミング言語の任意の組合せで書かれたソース・コードまたはオブジェクト・コードとすることができる。コンピュータ可読プログラム命令は、スタンドアロン・ソフトウェア・パッケージとして全体がユーザのコンピュータ上でまたは一部がユーザのコンピュータ上で、または一部がユーザのコンピュータ上で一部がリモート・コンピュータ上で、または全体がリモート・コンピュータまたはサーバ上で実行されてもよい。後者の場合、リモート・コンピュータは、ローカル・エリア・ネットワーク（ＬＡＮ）またはワイド・エリア・ネットワーク（ＷＡＮ）を含む、任意の種類のネットワークを介してユーザのコンピュータに接続することができ、または接続は（例えば、インターネット・サービス・プロバイダを使用してインターネットを介して）外部コンピュータに対して行ってもよい。実施形態によっては、本発明の１つまたは複数の態様を実行するために、例えばプログラマブル・ロジック回路、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、またはプログラマブル・ロジック・アレイ（ＰＬＡ）を含む電子回路が、コンピュータ可読プログラム命令の状態情報を使用して電子回路をパーソナライズすることにより、コンピュータ可読プログラム命令を実行することができる。
【００６７】
本明細書では本発明の１つまたは複数の態様について、本発明の１つまたは複数の実施形態による方法、装置（システム）、およびコンピュータ・プログラム製品を示すフローチャート図またはブロック図あるいはその両方を参照しながら説明している。フローチャート図またはブロック図あるいはその両方の図の各ブロックおよび、フローチャート図またはブロック図あるいはその両方の図のブロックの組合せは、コンピュータ可読プログラム命令によって実装可能であることが理解されるであろう。これらのコンピュータ可読プログラム命令は、コンピュータまたはその他のプログラマブル・データ処理装置のプロセッサにより実行される命令が、フローチャートまたはブロック図あるいはその両方のブロックで規定されている機能／動作を実装する手段を形成するように、汎用コンピュータ、専用コンピュータ、またはその他のプログラマブル・データ処理装置のプロセッサに供給されて、マシンを実現するものであってよい。これらのコンピュータ可読プログラム命令は、命令が記憶されたコンピュータ可読記憶媒体が、フローチャートまたはブロック図あるいはその両方のブロックで規定されている機能／動作の態様を実装する命令を含む製造品を含むように、コンピュータ可読記憶媒体に記憶され、コンピュータ、プログラマブル・データ処理装置、またはその他の装置あるいはこれらの組合せに対して特定の方式で機能するように指示することができるものであってもよい。コンピュータ可読プログラム命令は、コンピュータ、その他のプログラマブル装置またはその他のデバイス上で実行される命令がフローチャートまたはブロック図あるいはその両方のブロックで規定されている機能／動作を実装するように、コンピュータ実装プロセスを実現させるために、コンピュータ、その他のプログラマブル・データ処理装置、またはその他のデバイスにロードされ、コンピュータ、その他のプログラマブル装置、またはその他のデバイス上で一連の動作を実行させるものであってもよい。
【００６８】
図面中のフローチャートおよびブロック図は、本発明の様々な実施形態によるシステム、方法およびコンピュータ・プログラム製品の可能な実装形態のアーキテクチャ、機能および動作を示す。なお、フローチャートまたはブロック図の各ブロックは、規定されている論理機能を実装するための１つまたは複数の実行可能命令を含む、命令のモジュール、セグメント、または部分を表すことがある。別の一部の実装形態では、ブロックに記載されている機能は、図面に記載されている順序とは異なる順序で行われてもよい。例えば、連続して示されている２つのブロックは、関与する機能に応じて、実際には実質的に並行して実行されてよく、またはそれらのブロックは場合によっては逆の順序で実行されてもよい。また、ブロック図またはフローチャート図あるいはその両方の図の各ブロック、およびブロック図またはフローチャート図あるいはその両方の図のブロックの組合せは、規定されている機能または動作を実行する専用ハードウェア・ベースのシステムによって実装可能であるか、または専用ハードウェアとコンピュータ命令との組合せとして機能するかまたは実施することができることも留意されたい。
【００６９】
本発明の実施形態について、コンピュータまたは複数のコンピュータ上で稼働するコンピュータ・プログラム製品のコンピュータ実行可能命令の一般的文脈で上述したが、当業者は、本発明は他のプログラム・モジュールと組み合わせて実装することもできることは認識するであろう。一般に、プログラム・モジュールは、特定のタスクを実行するか、または特定の抽象データ・タイプを実装するかあるいはその両方である、ルーチン、プログラム、コンポーネント、データ構造などを含む。また、当業者は、本発明のコンピュータ実装方法は、シングル・プロセッサまたはマルチプロセッサ・コンピュータ・システム、ミニコンピューティング・デバイス、メインフレーム・コンピュータなどの他のコンピュータ・システム構成、およびコンピュータ、ハンドヘルド・コンピューティング・デバイス（例えばＰＤＡ、電話）、マイクロプロセッサ・ベースまたはプログラマブル・コンシューマ・エレクトロニクスまたは産業用電子機器などでも実装可能であることを諒解するであろう。例示の態様は、通信ネットワークによって連結されたリモート処理デバイスによってタスクが実行される分散コンピューティング環境でも実装可能である。ただし、本開示の全部の態様ではないが一部の態様は、スタンドアロン・コンピュータ上で実装可能である。分散コンピューティング環境では、プログラム・モジュールは、ローカル・メモリ・ストレージ・デバイスとリモート・ストレージ・デバイスの両方に配置可能である。
【００７０】
本出願で使用する「コンポーネント」、「システム」、「プラットフォーム」、「インターフェース」などの用語は、コンピュータ関連実体、または１つまたは複数の特定の機能を備えた実働マシンに関連する実体を指すか、または含むか、あるいはその両方であり得る。本明細書で開示されている実体は、ハードウェア、ハードウェアとソフトウェアの組合せ、ソフトウェア、または実行時のソフトウェアとすることができる。例えば、コンポーネントは、プロセッサ上で実行されるプロセス、プロセッサ、オブジェクト、実行可能ファイル、実行のスレッド、プログラム、またはコンピュータ、あるいはこれらの組合せであり得るが、これらには限定されない。例として、サーバ上で実行されるアプリケーションとそのサーバの両方がコンポーネントであり得る。１つまたは複数のコンポーネントがプロセスまたは実行のスレッドあるいはその両方内に存在可能であり、コンポーネントは１つのコンピュータ上に局所的に存在するか、または２つ以上のコンピュータに分散されるか、あるいはその両方であってよい。別の実施例では、それぞれのコンポーネントが、様々なデータ構造が記憶された様々なコンピュータ可読媒体から実行され得る。コンポーネントは、１つまたは複数のデータ・パケットを有する信号（例えば、ローカル・システム内、分散システム内、または他のシステムを有するインターネットなどのネットワークあるいはこれらの組合せにわたり、別のコンポーネントと信号を介して対話する１つのコンポーネントからのデータ）に従うなどして、ローカル・プロセスまたはリモート・プロセスあるいはその両方を介して通信することができる。別の例として、コンポーネントは、プロセッサによって実行されるソフトウェア・アプリケーションまたはファームウェア・アプリケーションによって動作させられる、電気回路または電子回路によって動作させられる機械的部品によって提供される特定の機能を備えた装置とすることができる。そのような場合、プロセッサは、装置の内部または外部のプロセッサとすることができ、ソフトウェア・アプリケーションまたはファームウェア・アプリケーションの少なくとも一部を実行することができる。さらに別の例としては、コンポーネントは、機械的部品のない電子コンポーネントによって特定の機能を提供する装置とすることができ、電子コンポーネントは、電子コンポーネントの機能を少なくとも部分的に与えるソフトウェアまたはファームウェアを実行するプロセッサまたはその他の手段を含み得る。一態様では、コンポーネントは、例えばクラウド・コンピューティング・システム内の仮想マシンを介して電子コンポーネントをエミュレートすることができる。
【００７１】
また、「または（or）」という用語は、排他的「または（or）」ではなく包含的「または（or）」を意味することが意図されている。すなわち、別に明記されているか文脈から明らかでない限り、「ＸがＡまたはＢを採用する」は、自然な包含的置換のいずれかを意味することが意図されている。すなわち、ＸがＡを採用するか、ＸがＢを採用するか、またはＸがＡとＢの両方を採用する場合、上記事例のいずれかの下で「ＸがＡまたはＢを採用する」が満たされる。また、別に明記されているか文脈から単数形であることが指示されていない限り、本明細書および添付図面で使用されている冠詞「ある（a）」および「１つの（an）」は一般に、「１つまたは複数」を意味するものと解釈されるべきである。本明細書で使用されている「例」または「例示の」あるいはその両方の用語は、例、事例または例示となることを意味するために使用されている。疑義を避けるために、本明細書で開示されている主題はそのような例によって限定されない。さらに、本明細書で「例」または「例示の」あるいはその両方として記載されているいずれの態様または設計も、必ずしも他の態様または設計より好ましいかまたは有利であるものと解釈されるべきではなく、当業者に知られている同等の例示の構造および技術を排除することを意味していない。
【００７２】
本明細書で採用されている「プロセッサ」という用語は、シングルコア・プロセッサ、ソフトウェア・マルチスレッド実行機能を備えたシングル・プロセッサ、マルチコア・プロセッサ、ソフトウェア・マルチスレッド実行機能を備えたマルチコア・プロセッサ、ハードウェア・マルチスレッド技術を備えたマルチコア・プロセッサ、パラレル・プラットフォーム、および分散共用メモリを備えたパラレル・プラットフォームを含むがこれらには限定されない、実質的にあらゆるコンピューティング処理ユニットまたはデバイスを指し得る。また、プロセッサは、本明細書に記載の機能を実行するように設計された、集積回路、特定用途向け集積回路（application specific integrated circuit（ＡＳＩＣ））、デジタル・シグナル・プロセッサ（digital signal processor（ＤＳＰ））、フィールド・プログラマブル・ゲート・アレイ（field programable gate array（ＦＰＧＡ））、プログラマブル・ロジック・コントローラ（programable logic controller（ＰＬＣ））、コンプレックス・プログラマブル・ロジック・デバイス（complex programmable logic device（ＣＰＬＤ））、ディスクリート・ゲートまたはトランジスタ・ロジック、ディスクリート・ハードウェア・コンポーネント、またはこれらの任意の組合せを指し得る。また、プロセッサは、ユーザ装置の空間利用を最適化するため、またはパフォーマンスを向上させるために、分子および量子ドット・ベースのトランジスタ、スイッチ、およびゲートなどであるがこれらには限定されないナノスケール・アーキテクチャを利用することができる。プロセッサは、コンピューティング処理ユニットの組合せとして実装することもできる。本開示では、「ストア」、「ストレージ」、「データ・ストア」、「データ・ストレージ」、「データベース」、およびコンポーネントの動作および機能に関連する実質的にあらゆるその他の情報記憶コンポーネントなどの用語を使用して、「メモリ・コンポーネント」、「メモリ」において実現される実体、またはメモリを含むコンポーネントを指す。本明細書に記載のメモリまたはメモリ・コンポーネントあるいはその両方は、揮発性メモリまたは不揮発性メモリとすることができ、または揮発性と不揮発性の両方のメモリを含み得ることを諒解されたい。例として、限定的ではなく、不揮発性メモリは、読み取り専用メモリ（ＲＯＭ）、プログラマブルＲＯＭ（programable ROM（ＰＲＯＭ））、電気的プログラマブルＲＯＭ（electrically programable ROM（ＥＰＲＯＭ））、電気的消去可能ＲＯＭ（electrically erasable ROM（ＥＥＰＲＯＭ））、フラッシュ・メモリ、不揮発性ランダム・アクセス・メモリ（ＲＡＭ）（例えば強誘電ＲＡＭ（ＦｅＲＡＭ））を含み得る。揮発性メモリは、例えば外部キャッシュ・メモリとして機能することができるＲＡＭを含み得る。例として、限定的ではなく、ＲＡＭは、同期ＲＡＭ（synchronous RAM（ＳＲＡＭ））、ダイナミックＲＡＭ（dynamic RAM（ＤＲＡＭ））、同期ＤＲＡＭ（synchronous DRAM（ＳＤＲＡＭ））、ダブル・データ・レートＳＤＲＡＭ（double data rate SDRAM（ＤＤＲ  ＳＤＲＡＭ））、エンハンストＳＤＲＡＭ（enhanced SDRAM（ＥＳＤＲＡＭ））、シンクリンクＤＲＡＭ（Synchlink DRAM（ＳＬＤＲＡＭ））、ダイレクトＲａｍｂｕｓ  ＲＡＭ（ＤＲＲＡＭ）��ダイレクトＲａｍｂｕｓダイナミックＲＡＭ（ＤＲＤＲＡＭ）、およびＲａｍｂｕｓダイナミックＲＡＭ（ＲＤＲＡＭ）などの多くの形態で入手可能である。また、本明細書のシステムまたはコンピュータ実装方法の開示のメモリ・コンポーネントは、上記および任意のその他の適合する種類のメモリを含むことを意図しているが、これらを含むことには限定されない。
【００７３】
上記で説明した内容は、システムおよびコンピュータ実装方法の単なる例を含む。当然ながら、本開示を説明するために、コンポーネントまたはコンピュータ実装方法の考えられるあらゆる組合せを記載することは不可能であるが、当業者は、多くの他の組合せおよび置換が可能であることを認識することができる。また、詳細な説明、特許請求の範囲、付属書および添付図面において「含んでいる（include）」、「有している（has）」、「保有している（possesses）」などの用語が使用されている範囲において、そのような用語は、「備える（comprising）」が請求項における移行語として採用されている場合に解釈されるように、「備える（comprising）」という用語と同様に包含的であることが意図されている。本発明の様々な実施形態の説明は例示のために示したものであり、網羅的であること、または開示されている本発明の実施形態に限定されることは意図されていない。本発明の実施形態の範囲から逸脱することなく、当業者には様々な修正および変形が明らかであろう。本明細書で使用されている用語は、本発明の原理、実際の適用、または市場に見られる技術に優る技術的改良を最もよく説明するため、または当業者が本発明を理解することができるようにするために選択されている。
【図１】
2021526674.tif 000003
【図２】
2021526674.tif 000004
【図３】
2021526674.tif 000005
【図４】
2021526674.tif 000006
【図５】
2021526674.tif 000007
【図６】
2021526674.tif 000008
【図７】
2021526674.tif 000009
【図８】
2021526674.tif 000010
【図９】
2021526674.tif 000011
【図１０】
2021526674.tif 000012
【図１１】
2021526674.tif 000013
【図１２】
2021526674.tif 000014
【図１３】
2021526674.tif 000015
【図１４】
2021526674.tif 000016
【図１５】
2021526674.tif 000017
【図１６】
2021526674.tif 000018
【図１７】
2021526674.tif 000019
【図１８】
2021526674.tif 000020
【手続補正書】
【提出日】令和3年7月14日(2021.7.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
システムであって、
コンピュータ実行可能コンポーネントを記憶するメモリと、
前記メモリに記憶されたコンピュータ実行可能コンポーネントを実行するプロセッサと
を含み、前記コンピュータ実行可能コンポーネントは、
それぞれの周波数オフセットにおけるそれぞれの量子ビット・チップ構成のシミュレーションを行うことによって前記それぞれの量子ビット・チップ構成に関連する推定製造歩留まりを判断する歩留まり判断コンポーネントと、
前記それぞれの量子ビット・チップ構成に関連する前記推定製造歩留まりに基づいて前記それぞれの量子ビット・チップ構成の中から量子ビット・チップ構成を選択する選択コンポーネントと
を含む、システム。
【請求項２】
前記コンピュータ実行可能コンポーネントは、
前記量子ビット・チップ構成が幾何構成または周波数構成の少なくとも１つに関して互いに異なるように、前記それぞれの量子ビット・チップ構成を生成する構成コンポーネントをさらに含む、請求項１に記載のシステム。
【請求項３】
前記幾何構成が、合計量子ビット数、それぞれの量子ビットの機能、または１バス当たりの量子ビット数のうちの少なくとも１つを含む、請求項２に記載のシステム。
【請求項４】
前記周波数構成が、それぞれの量子ビットの動作周波数範囲または前記それぞれの量子ビットに関連する非調和性パラメータのうちのいずれか１つを含む、請求項２に記載のシステム。
【請求項５】
前記歩留まり判断コンポーネントが、前記シミュレーション中に前記それぞれの量子ビット・チップ構成について発生する周波数衝突をカウントし、デバイス・パラメータの現実世界の不正確性が前記歩留まり判断コンポーネントによって実装された確率モデルまたは統計モデルによって近似される一連のシミュレーション試行にわたってカウントされた周波数衝突に基づいて前記推定製造歩留まりを統計的確率として求め、それによって、前記歩留まり判断コンポーネントが前記周波数衝突を考慮に入れることによって前記それぞれの量子ビット・チップ構成の調整を容易にする、請求項１に記載のシステム。
【請求項６】
前記歩留まり判断コンポーネントが、前記それぞれの量子ビット・チップ構成のそれぞれの量子ビットについて周波数衝突窓を定義し、前記周波数衝突窓に従って前記周波数衝突をカウントする、請求項５に記載のシステム。
【請求項７】
前記それぞれの量子ビット・チップ構成が固定周波数量子ビットまたは調節可能周波数量子ビットのうちの１つまたは複数の量子ビットを含む、請求項１に記載のシステム。
【請求項８】
前記コンピュータ実行可能コンポーネントは、
前記選択コンポーネントによって選択された前記量子ビット・チップ構成に従って超伝導量子ビット・チップを製作する製作コンポーネントをさらに含み、前記選択コンポーネントによって選択された前記量子ビット・チップ構成の結果として前記製作コンポーネントによる製作の瑕疵に対する前記超伝導量子ビット・チップの強靱性が向上する、請求項１に記載のシステム。
【請求項９】
コンピュータ実装方法であって、
プロセッサに動作可能に結合されたデバイスによって、それぞれの周波数オフセットにおけるそれぞれの量子ビット・チップ構成のシミュレーションを行うことによって、前記それぞれの量子ビット・チップ構成に関連する推定製造歩留まりを判断することと、
前記デバイスによって、前記それぞれの量子ビット・チップ構成に関連する前記推定製造歩留まりに基づいて前記それぞれの量子ビット・チップ構成の中から量子ビット・チップ構成を選択することと
を含む、コンピュータ実装方法。
【請求項１０】
前記デバイスによって、前記量子ビット・チップ構成が、合計量子ビット数、それぞれの量子ビットの機能、または１バス当たりの量子ビット数のうちの少なくとも１つに関して互いに異なるように、前記それぞれの量子ビット・チップ構成を生成することをさらに含む、請求項９に記載のコンピュータ実装方法。
【請求項１１】
前記デバイスによって、前記量子ビット・チップ構成がそれぞれの量子ビットの動作周波数範囲またはそれぞれの量子ビットに関連する非調和性パラメータのうちの少なくとも１つに関して互いに異なるように前記それぞれの量子ビット・チップ構成を生成することをさらに含む、請求項９に記載のコンピュータ実装方法。
【請求項１２】
前記判断することが、
前記デバイスによって、前記シミュレーション中に前記それぞれの量子ビット・チップ構成について発生する周波数衝突をカウントすることと、
前記デバイスによって、デバイス・パラメータの現実世界の不正確性が確率モデルまたは統計モデルによって近似される一連のシミュレーション試行にわたって行われるカウントに基づいて前記推定製造歩留まりを統計的確率として求めることと
を含む、請求項９に記載のコンピュータ実装方法。
【請求項１３】
前記選択の結果として量子ビット・チップ構成が選択され、前記コンピュータ実装方法が、
前記デバイスによって、選択された前記量子ビット・チップ構成に従って超伝導量子ビット・チップを製作することをさらに含む、請求項１２に記載のコンピュータ実装方法。
【請求項１４】
超伝導量子ビット・チップを設計するためのコンピュータ・プログラムであって、プロセッサに請求項９から１３のいずれかに記載の方法のステップを実行させるためのコンピュータ・プログラム。
【請求項１５】
システムであって、
コンピュータ実行可能コンポーネントを記憶するメモリと、
前記メモリに記憶されているコンピュータ実行可能コンポーネントを実行するプロセッサと
を含み、前記コンピュータ実行可能コンポーネントが、
それぞれの周波数オフセットにおけるそれぞれの量子ビット・チップ特徴のシミュレーションされたパフォーマンスを解析することによって前記それぞれの量子ビット・チップ特徴の動作メトリクスを判断するパフォーマンス解析コンポーネントと、
前記パフォーマンス解析コンポーネントによって判断された前記動作メトリクスのうちの対応する動作メトリクスに基づいて前記それぞれの量子ビット・チップ特徴のうちの１つまたは複数の量子ビット・チップ特徴を使用して超伝導量子ビット・チップ設計を生成する設計生成コンポーネントと
を含む、システム。
【請求項１６】
前記それぞれの量子ビット・チップ特徴が、合計量子ビット数、それぞれの量子ビットの機能、または１バス当たりの量子ビット数のうちの少なくとも１つを含む、請求項１５に記載のシステム。
【請求項１７】
前記それぞれの量子ビット・チップ特徴が、それぞれの量子ビットの動作周波数範囲または前記それぞれの量子ビットに関連する非調和性パラメータのうちの少なくとも１つを含む、請求項１５に記載のシステム。
【請求項１８】
前記コンピュータ実行可能コンポーネントが、
前記量子ビット・チップ特徴に対応するそれぞれの量子ビットの周波数衝突窓を定義する衝突監視コンポーネントをさらに含む、請求項１７に記載のシステム。
【請求項１９】
前記衝突監視コンポーネントが、前記周波数衝突窓に基づいて前記それぞれの量子ビット間の衝突を特定する、請求項１８に記載のシステム。
【請求項２０】
前記コンピュータ実行可能コンポーネントが、
前記設計生成コンポーネントによって生成された前記超伝導量子ビット・チップ設計に従って超伝導量子ビット・チップを製作する製作コンポーネントをさらに含み、前記設計生成コンポーネントによって生成された前記超伝導量子ビット・チップ設計の結果として前記製作コンポーネントによる製作の瑕疵に対する前記超伝導量子ビット・チップの強靱性が向上する、請求項１５に記載のシステム。
【請求項２１】
コンピュータ実装方法であって、
プロセッサに動作可能に結合されたデバイスによって、それぞれの周波数オフセットにおけるそれぞれの量子ビット・チップ特徴のシミュレーションされたパフォーマンスを解析することによって前記それぞれの量子ビット・チップ特徴の動作メトリクスを判断することと、
前記デバイスによって、それぞれの対応する動作メトリクスに基づいて前記それぞれの量子ビット・チップ特徴のうちの１つまたは複数の量子ビット・チップ特徴を使用して超伝導量子ビット・チップ設計を生成することと
を含むコンピュータ実装方法。
【請求項２２】
前記判断することは、
前記デバイスによって、前記量子ビット・チップ特徴に対応するそれぞれの量子ビットの周波数衝突窓を定義することと、
前記デバイスによって、前記周波数衝突窓に基づいて前記それぞれの量子ビット間の衝突を特定することと
を含む、請求項２１に記載のコンピュータ実装方法。
【請求項２３】
前記生成の結果として超伝導量子ビット・チップ設計が生成され、前記コンピュータ実装方法が、
前記デバイスによって、生成された前記超伝導量子ビット・チップ設計に従って超伝導量子ビット・チップを製作することをさらに含む、請求項２１に記載のコンピュータ実装方法。
【国際調査報告】
2021526674.tif 000021
2021526674.tif 000022
2021526674.tif 000023