(57)【要約】半導体メモリデバイス及びその動作方法を提供する。この動作方法は、強誘電体メモリセルを読出し動作用に選択するステップと、第１パルス信号を結合して、選択した強誘電体メモリセルを調べるステップであって、選択した強誘電体メモリセルが第１パルス信号に応答してメモリ信号をビット線へ出力するステップと、メモリ信号を、ビット線を通してセンス増幅器の第１入力端子に結合するステップと、選択した強誘電体メモリセルからセンス増幅器を電気絶縁するステップと、選択した強誘電体メモリセルからセンス増幅器が電気絶縁された後に、センス増幅器をセンシング用にイネーブル状態にするステップとを含む。他の実施形態も開示する。
2021515351.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体メモリセルを読出し用に選択するステップと、
前記選択した強誘電体メモリセルに第１パルス信号を結合して前記選択した強誘電体メモリセルを調べるステップであって、前記選択した強誘電体メモリセルが前記第１パルス信号に応答してメモリ信号をビット線へ出力するステップと、
前記メモリ信号を、前記ビット線を通してセンス増幅器の第１入力端子に結合するステップと、
前記選択した強誘電体メモリセルから前記センス増幅器を電気絶縁するステップと、
前記センス増幅器が前記選択した強誘電体メモリセルから電気絶縁された後に、前記センス増幅器をセンシング用にイネーブル状態にするステップと
を含む方法。
【請求項２】
前記センス増幅器の第２入力端子に基準信号を結合するステップをさらに含む、請求項１に記載の方法。
【請求項３】
相補型強誘電体メモリセルに第２パルス信号を結合して該相補型強誘電体メモリセルを調べるステップであって、該相補型強誘電体メモリセルが、前記第２パルス信号に応答して相補的な信号をビット線バーへ出力するステップと、
前記相補的な信号を、前記ビット線バーを通して前記センス増幅器の第２入力端子に結合するステップと
をさらに含む、請求項１に記載の方法。
【請求項４】
前記センス増幅器を電気絶縁するステップを、前記選択した強誘電体メモリセルのパストランジスタのゲートに結合される第１ワード線信号をデアサートすることによって、前記選択した強誘電体メモリセル内でローカルに実行する、請求項１に記載の方法。
【請求項５】
前記選択した強誘電体メモリセルが１トランジスタ・１コンデンサ（１Ｔ１Ｃ）構成を有する、請求項１に記載の方法。
【請求項６】
前記選択した強誘電体メモリセルから前記センス増幅器を電気絶縁するステップを、トランジスタを用いて前記ビット線上で実行する、請求項１に記載の方法。
【請求項７】
前記選択した強誘電体メモリセルから前記センス増幅器を電気絶縁するステップを、前記第１パルス信号をデアサートした後に実行する、請求項１に記載の方法。
【請求項８】
前記センス増幅器をセンシング用にイネーブル状態にするステップを、前記センス増幅器が前記相補型強誘電体メモリセルから電気絶縁された後に実行する、請求項３に記載の方法。
【請求項９】
前記第１パルス信号及び前記第２パルス信号が、それぞれＶSSなるローの振幅及びＶDDなるハイの振幅を有する単発の方形波信号である、請求項３に記載の方法。
【請求項１０】
前記センス増幅器と前記相補型強誘電体メモリセルとの間の電気絶縁を、前記相補型強誘電体メモリセルのパストランジスタのゲートに結合される第２ワード線信号をデアサートすることによって実行する、請求項８に記載の方法。
【請求項１１】
第１パストランジスタに結合された第１強誘電体コンデンサを含む第１メモリセルと、
前記第１強誘電体コンデンサの２枚の極板の一方に結合された第１プレート線と、
前記第１パストランジスタをセンス増幅器に結合する第１ビット線と、
前記第１パストランジスタのゲートに結合された第１ワード線とを具えたメモリデバイスであって、
前記第１メモリセルの読み出し動作中に、前記センス増幅器がセンス動作用にイネーブル状態にされる前に、前記第１ワード線上の第１ワード線信号がデアサートされるメモリデバイス。
【請求項１２】
前記第１メモリセルが１トランジスタ・１コンデンサ（１Ｔ１Ｃ）構成を有し、前記センス増幅器の前記センス動作が、前記第１メモリセルから出力されるメモリ信号の振幅を基準信号と比較する、請求項１１に記載のメモリデバイス。
【請求項１３】
第２パストランジスタに結合された第２強誘電体コンデンサを含む第２メモリセルと、
前記第２強誘電体コンデンサの２枚の極板の一方に結合された第２プレート線と、
前記第２パストランジスタを前記センス増幅器に結合する第２ビット線と、
前記第２パストランジスタのゲートに結合された第２ワード線とをさらに具え、
前記第１メモリセル及び前記第２メモリセルが、２トランジスタ・２コンデンサ（２Ｔ２Ｃ）構成を有する相補型メモリセルを形成し、
前記第１メモリセルの読出し動作中に、前記センス増幅器が前記センス動作用にイネーブル状態にされる前に、前記第２ワード線上の第２ワード線信号がデアサートされる、請求項１１に記載のメモリデバイス。
【請求項１４】
前記第１メモリセルの読出し動作中に、方形波パルス信号を前記第１プレート線上にアサートして前記第１強誘電体コンデンサを調べ、前記第１プレート線上の前記方形波パルス信号がデアサートされた後に、前記第１ワード線上の前記ワード線信号がデアサートされる、請求項１１に記載のメモリデバイス。
【請求項１５】
前記センス増幅器の前記センス動作が、前記第１メモリセルから出力されるメモリ信号の振幅を、前記第２メモリセルから出力される相補的な信号と比較する、請求項１３に記載のメモリデバイス。
【請求項１６】
強誘電体メモリアレイを動作させる方法であって、
第１プレート線を前記強誘電体メモリアレイに結合するステップであって、前記第１プレート線が第１列に関連し、選択したメモリセルの読出し動作中に前記第１プレート線が方形波パルス信号に結合されるステップと、
第１ワード線を前記強誘電体メモリアレイに結合するステップであって、前記第１ワード線がメモリセルの第１行に関連し、前記第１ワード線にワード線信号が結合されるステップと、
第１ビット線を前記強誘電体メモリアレイに結合するステップであって、前記第１ビット線が、第１列に関連し、前記ワード線信号がアサートされると前記選択したメモリセルをセンス増幅器に電気接続するステップと、
前記方形波パルス信号をデアサートするステップと、
前記ワード線信号をデアサートするステップと、
前記ワード線信号がデアサートされた後に、イネーブル信号を前記センス増幅器に結合してセンス動作を開始するステップと
を含む方法。
【請求項１７】
前記方形波パルスがデアサートされた後に、前記ワード線信号をデアサートする、請求項１６に記載の方法。
【請求項１８】
前記強誘電体メモリアレイが、１トランジスタ・１コンデンサ（１Ｔ１Ｃ）強誘電体メモリセルを行及び列の形に配列することによって形成される、請求項１６に記載の方法。
【請求項１９】
前記読出し動作中に、前記選択したメモリセルが、前記方形波パルス信号に応答してメモリ信号を出力し、前記センス増幅器が、前記メモリ信号の振幅を基準信号と比較して、前記選択したメモリセルのバイナリ状態を判定する、請求項１６に記載の方法。
【請求項２０】
同じ前記行内で隣接する２つの前記１Ｔ１Ｃ強誘電体メモリセルが、１つの２トランジスタ・２コンデンサ（２Ｔ２Ｃ）相補型メモリセルを形成する、請求項１８に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
優先権
本願は米国特許非仮出願第１６／１１１５２１号、２０１８年８月２４日出願の国際出願であり、この米国特許非仮出願は、米国特許仮出願第６２／６４０４８９号、２０１８年３月８日出願により優先権を主張し、これらの特許出願の全部は、その全文を参照することによって本明細書中に含める。
【０００２】
技術分野
本発明は一般に不揮発性（ＮＶ：non-volatile）メモリデバイスに関するものであり、より具体的には強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ：ferromagnetic random access memory）デバイスにおける信号センシング方式に関するものである。
【背景技術】
【０００３】
動作電力が利用可能でない際にもそのデータを保持するメモリは不揮発性メモリとして分類される。不揮発性メモリの例は、ｎｖＳＲＡＭ（non-volatile static random access memory：不揮発性スタティック・ランダムアクセスメモリ）、Ｆ−ＲＡＭ（ferroelectric RAM：強誘電体ランダムアクセスメモリ）、電気的消去可能プログラマブル読出し専用メモリ（ＥＥＰＲＯＭ：electrically erasable programmable random access memory）、及びフラッシュメモリである。このクラスのメモリは、電源が遮断された後に、あるいは動作中に電力が途絶えた際に、重要なデータを記憶していなければならない用途において用いることができる。
【０００４】
メモリデバイスまたはメモリセル用の基準電圧は、メモリデバイスまたはメモリセル内に蓄積されている／発生している電荷に応じて、データ値「０」が記憶されているものと考えられるか、データ値「１」が記憶されているものと考えられるかを区別する電圧レベルとして解釈することができる。特定の具体例では、メモリバス上に見出される、基準電圧を下回る電圧を「０」と考え、基準電圧を上回る電圧を「１」と考えることになり、あるいはその逆である。システムの要求または設計上の好みに応じて、基準電圧を一定のレベルに保つこと、プログラマブルにすること、あるいはその組合せとすることができる。一部の具体例では、基準電圧／信号を使用しない。その代わりに、相補型メモリセルどうし（「真（の論理値）」のビットと相補的なビットと）を比較して、「真」のメモリセルのバイナリ（二進、二値）状態を判定する。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
正確で高信頼性の読出しを実現するためには、センス増幅器（センスアンプ）のようなセンシングデバイスを、読出し動作中にできる限り平衡かつ対称に維持することが重要である。
【課題を解決するための手段】
【０００６】
本発明を、添付した図面の各図中に、限定としてではなく例として図示する。
【図面の簡単な説明】
【０００７】
【図１Ａ】主題の一実施形態による１トランジスタ・１コンデンサ（１Ｔ１Ｃ）メモリセルを示す概略図である。
【図１Ｂ】主題の一実施形態による、読出し動作中のＦ−ＲＡＭの動作方法の代表的なフローチャートである。
【図２】主題の一実施形態による２トランジスタ・２コンデンサ（２Ｔ２Ｃ）メモリセルを示す概略図である。
【図３】Ｆ−ＲＡＭの切り換え状態（Ｐ状態）及び非切り換え状態（Ｕ状態）と、ビットフェイルのカウント数（Ｆ−ＲＡＭのビット分布）との関係を示す図である。
【図４】主題の一実施形態によるＦ−ＲＡＭデバイスの一部分を示す概略図である。
【図５】図５Ａ〜５Ｆは、主題の一実施形態による、読出し動作（センシング方式）中のＦ−ＲＡＭデバイスの種々のノードの信号レベルを示す代表的なタイミング図である。
【図６】不揮発性メモリシステムの一部分を示す概略図である。
【発明を実施するための形態】
【０００８】
以下の記述は、主題のいくつかの実施形態の良い理解をもたらすために、具体的なシステム、構成要素、方法、等の例のような多数の具体的細部を説明する。しかし、少なくとも一部の実施形態は、これらの具体的細部なしに実施することができることは、当業者にとって明らかである。他の例では、本明細書中に説明する技術を無用に曖昧にすることを避けるために、周知の構成要素または方法は詳細に説明せず、あるいは単純なブロック図形式で提示する。従って、以下に説明する具体的細部は例示に過ぎない。特定の実現はこれらの例示的細部から変化し得るが、それでも主題の精神及び範囲内であるものと考えることができる。
【０００９】
コンピュータまたは他の処理装置が、開発または更新された情報またはプログラムを、フラッシュメモリ、ＥＥＰＲＯＭ、Ｆ−ＲＡＭのようなＮＶメモリに記憶して、停電または誤操作の場合にデータを読み出すことができることは一般的慣行である。
【００１０】
実施形態の概要
【００１１】
不揮発性メモリデバイスを動作させる方法の一実施形態によれば、この方法は、強誘電体メモリセルを読出し動作用に選択するステップと、選択した強誘電体メモリセルに第１パルス信号を結合して、この強誘電体メモリセルを調べるステップであって、選択した強誘電体メモリセルが第１パルス信号に応答してメモリ信号をビット線へ出力するステップと、このメモリ信号を、ビット線を通してセンス増幅器の第１入力端子に結合するステップと、選択した強誘電体メモリセルからセンス増幅器を電気絶縁するステップと、選択した強誘電体メモリセルからセンス増幅器が電気絶縁された後に、センス増幅器をセンシング用にイネーブル（有効）状態にするステップとを含むことができる。
【００１２】
一実施形態では、この方法が、センス増幅器の第２入力端子に基準信号を結合するステップをさらに含むことができる。
【００１３】
他の実施形態では、この方法が、相補型強誘電体メモリセルに第２パルス信号を結合して相補型強誘電体メモリセルを調べるステップであって、相補型強誘電体メモリセルが第２パルス信号に応答して相補的な信号をビット線バーへ出力するステップと、相補的な信号を、ビット線バーを通してセンス増幅器の第２入力端子に結合するステップとをさらに含むことができる。センス増幅器をセンシング用にイネーブル状態にするステップは、センス増幅器が相補型メモリセルから電気絶縁された後に実行することができる。
【００１４】
一実施形態では、センス増幅器を電気絶縁するステップを、選択した強誘電体メモリセルのパストランジスタのゲートに結合される第１ワード線信号をデアサート（非活性（非アクティブ、無効）状態に）することによって、選択した強誘電体メモリセル内でローカル（局所的）に実行することができる。センス増幅器と相補型強誘電体メモリセルとの間の電気絶縁は、相補型強誘電体メモリセルのパストランジスタのゲートに結合されるワード線信号をデアサートすることによって実行することができる。
【００１５】
一実施形態では、選択した強誘電体メモリセルが１トランジスタ・１コンデンサ（１Ｔ１Ｃ：one-transistor-one-capacitor）構成を有する。
【００１６】
一実施形態では、上記第１及び第２パルス信号を、それぞれＶSSなるローの振幅及びＶDDなるハイの振幅を有する単発の方形波パルス信号とすることができる。
【００１７】
特定の実施形態では、選択した強誘電体メモリセルからセンス増幅器を電気絶縁するステップを、トランジスタを用いてビット線上で実行することができる。
【００１８】
一実施形態では、選択した強誘電体メモリセルからセンス増幅器を電気絶縁するステップを、第１パルス信号をデアサートした後に実行することができる。
【００１９】
メモリデバイスの一実施形態によれば、メモリデバイスが、第１パストランジスタに結合された第１強誘電体コンデンサを含む第１メモリセルと、第１強誘電体コンデンサの２枚の極板（プレート）の一方に結合された第１プレート線と、第１パストランジスタをセンス増幅器に結合する第１ビット線と、第１パストランジスタのゲートに結合された第１ワード線とを含むことができ、第１メモリセルの読出し動作中に、センス増幅器がセンス動作用にイネーブル状態にされる前に、第１ワード線上の第１ワード線信号がデアサートされる。
【００２０】
一実施形態では、第１トランジスタセルが１トランジスタ・１コンデンサ（１Ｔ１Ｃ）構成を有することができ、センス増幅器のセンス動作は、第１メモリセルから出力されるメモリ信号の振幅を基準信号と比較する。
【００２１】
一実施形態では、メモリデバイスが、第２パストランジスタに結合された第２強誘電体コンデンサを含む第２メモリセルと、第２強誘電体コンデンサの２枚の極板（プレート）の一方に結合された第２プレート線と、第２パストランジスタをセンス増幅器に結合する第２ビット線と、第２パストランジスタのゲートに結合された第２ワード線とを含むこともでき、第１及び第２メモリセルは、２トランジスタ・２コンデンサ（２Ｔ２Ｃ：two-transistor-two-capacitor）構成を有する相補型メモリセルを形成する。第１メモリセルの読出し動作中に、センス増幅器がセンス動作用にイネーブル状態にされる前に、第２ワード線上の第２ワード線信号をデアサートすることができる。
【００２２】
一実施形態では、センス増幅器のセンス動作が、第１メモリセルから出力されるメモリ信号の振幅を、第２メモリセルから出力される相補的な信号と比較することができる。
【００２３】
一実施形態では、第１メモリセルの読出し動作中に、方形波パルス信号を第１プレート線上にアサート（活性（アクティブ、有効）状態に）して第１強誘電体コンデンサを調べ、第１プレート線上の方形波パルス信号がデアサートされた後に、第１ワード線上のワード線信号をデアサートすることができる。
【００２４】
強誘電体メモリセルを動作させる方法の一実施形態によれば、この方法は、第１プレート線を強誘電体メモリアレイに結合するステップであって、第１プレート線は第１列に関連し、選択したメモリセルの読出し動作中に第１プレート線を方形波パルス信号に結合することができるステップと、第１ワード線を強誘電体メモリアレイに結合するステップであって、第１ワード線はメモリセルの第１行に関連し、第１ワード線はワード線信号に結合することができるステップと、第１ビット線を強誘電体メモリアレイに結合するステップであって、第１ビット線は、第１列に関連し、ワード線信号がアサートされると選択したメモリセルをセンス増幅器に電気接続することができるステップと、方形波パルス信号をデアサートするステップと、ワード線信号をデアサートするステップと、ワード線信号がデアサートされた後に、イネーブル信号をセンス増幅器に結合してセンス動作を開始するステップとを含むことができる。
【００２５】
一実施形態では、方形波信号がデアサートされた後に、ワード線信号をアサートすることができる。
【００２６】
一実施形態では、上記強誘電体メモリセルアレイを、１トランジスタ・１コンデンサ（１Ｔ１Ｃ）強誘電体メモリセルを行及び列の形に配列することによって形成することができる。
【００２７】
一実施形態では、同じ行内で隣接する２つの１Ｔ１Ｃ強誘電体メモリセルが、１つの２トランジスタ・２コンデンサ（２Ｔ２Ｃ）相補型メモリセルを形成することができる。
【００２８】
一実施形態では、読出し動作中に、選択したメモリセルが、方形波パルス信号に応答してメモリ信号を出力することができ、センス増幅器が、メモリ信号の振幅を基準信号と比較して、選択したメモリセルのバイナリ状態を判定することができる。
【００２９】
センシングデバイスの最適な平衡性及び対称性の維持を可能にする、強誘電体コンデンサ系メモリデバイス、及びこうしたメモリを動作させる方法の実施形態を、添付した図面を参照しながら以下に説明する。説明する図面は概略図に過ぎず、非限定的なものである。図面中では、一部の要素のサイズを誇張していることがあり、図示目的で現寸に比例して描いていないことがある。寸法及び相対的な寸法は、主題の実際の具体化に相当しないことがある。明瞭にする目的で、入力デバイス及び動作方法における多数の細部は、全般に、特に、広く知られ本発明の装置及び方法にとって不可欠でない細部は、以下の説明から省略している。
【００３０】
図１Ａは、主題の一実施形態による、１トランジスタ・１コンデンサ（１Ｔ１Ｃ）強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）を示す概略図である。一実施形態では、この１Ｔ１Ｃ Ｆ−ＲＡＭセンシング回路が、強誘電体コンデンサ９４のような不揮発性メモリ素子、及びｎチャネルまたはｐチャネルのパス電界効果トランジスタ（パストランジスタ）９６を含んで、単一のメモリセルまたはＦ−ＲＡＭセル９０を形成することができる。この１Ｔ１Ｃ Ｆ−ＲＡＭセンシング回路は、ビット線（ＢＬ：bit-line）と、ビット線バー（ＢＬＢ：bit-line-bar）と、ビット線コンデンサ９８及びＢＬＢコンデンサ’９８と、センス増幅器（ＳＡ：sense amplifier）とをさらに含むことができ、これらのコンデンサ９８、’９８は、金属酸化物半導体（ＭＯＳ：metal oxide semiconductor）コンデンサ、または単純な寄生容量とすることができる。Ｆ−ＲＡＭ強誘電体コンデンサ９４は、ジルコン酸チタン酸鉛（ＰＺＴ：(lead) piezoelectric zirconate titanate）のような強誘電体層の構造、あるいは現在技術において既知である他の同様な具体例を含むことができ、この構造は２つの導電性極板間に配置されている。一実施形態では、Ｆ−ＲＡＭ強誘電体コンデンサ９４の一方の極板をプレート線（ＰＬ：plate line）に結合することができ、他方の極板はパストランジスタ９６のソース−ドレイン経路を通してＢＬに結合することができる。パストランジスタ９６のゲートは、ワード線（ＷＬ：word-line）に結合することができ、ワード線信号によって（オン状態またはオフ状態に）制御されるように構成することができる。Ｆ−ＲＡＭ強誘電体コンデンサ９４のような強誘電体コンデンサは、印加される電界が０である際にも、非ゼロの自発分極を示すことができる。この際立った特徴は、適切な強度の電界を逆向きに印加することによって自発分極を逆転または反転させることができることを示す。従って、この分極は、現在印加されている電界だけでなく、強誘電体コンデンサの現在の極性にも依存する。
【００３１】
一実施形態では、Ｆ−ＲＡＭセル９０の読出し及び書込み動作を、プレート線信号、ビット線信号、及び／またはワード線信号を操作することによって実行する。結果的に、Ｆ−ＲＡＭ強誘電体コンデンサ９４のデータ値「０」または「１」を表す極性の状態を、記憶するデータ値に応じて反転、維持、及び出力することができる。特定の実施形態では、複数の１Ｔ１Ｃ Ｆ−ＲＡＭセル９０をＦ−ＲＡＭアレイ（図示せず）の形に配列することができ、同じ行または列内の各１Ｔ１Ｃ Ｆ−ＲＡＭセル９０は、共通のプレート線、ビット線、及び／またはワード線を共用することができる。一実施形態では、読出し動作中にＦ−ＲＡＭ強誘電体コンデンサ９４内に発生する電荷を、パストランジスタ９６及びＢＬを通してセンス増幅器（ＳＡ）に出力して、記憶しているデータが「０」を表すか「１」を表すかを判定する。しかし、Ｆ−ＲＡＭセルの一部の実施形態では、ｐチャネルＦＥＴのような他の種類のトランジスタ、及び異なる種類のトランジスタ、コンデンサ、抵抗器の組合せを利用することができることは明らかである。
【００３２】
非切り換え状態（Ｕ状態またはＵ状態信号）は、電圧または電界がＦ−ＲＡＭ強誘電体コンデンサ９４上に印加された後に、関連する分極の切り換えが存在しない際に、Ｆ−ＲＡＭ強誘電体コンデンサ９４上に発生する電荷である。切り換え状態（Ｐ状態またはＰ状態信号）は、分極の切り換えが存在する際に発生する電荷である。１Ｔ１Ｃ構成では、Ｕ状態がデータ「０」を表すことができ、Ｐ状態がデータ「１」を表すことができ、一部の実施形態ではその逆である。後続する節では、Ｕ、Ｐ状態信号の大きさを表現して、電圧に関して他の信号と比較することができる。
【００３３】
図１Ｂのフローチャートを参照すれば、Ｆ−ＲＡＭセル９０のようなメモリセルの読出し動作１２０を、ステップ１５０で特定の１つまたは複数のセルを読出し用に選択することから開始する。一実施形態では、選択したメモリセル９０に関連するＢＬをＶSSにプリチャージする。次に、ステップ１５２では、選択したメモリセル９０に関連するＷＬをアクティブ状態に（活性化）して、パストランジスタ９６をオン状態にする。ステップ１５４で、ＢＬをその後に浮動（フロート）状態にする。
【００３４】
強誘電体コンデンサ９４内の極板の一方に結合されたプレート線に「上−下（上下動する）」パルスを与える。一実施形態では、「上−下」パルスまたは方形波パルス信号が、ＰＬ信号をＶSSからＶDD（動作電圧）にしてＶSSに戻すことを含む。このＰＬパルスは、強誘電体コンデンサ９４の分極状態を反転させるか維持するかのいずれかによって、Ｆ−ＲＡＭセル９０を調べる。それに応答して、強誘電体コンデンサ９４はＰ状態信号またはＵ状態信号を出力することができる。上記１Ｔ１Ｃ Ｆ−ＲＡＭのアーキテクチャは、１つの強誘電体コンデンサのみを含むことができ、１Ｔ１Ｃ Ｆ−ＲＡＭセル内の同じ強誘電体コンデンサ９４のＰ状態及びＵ状態を利用して、記憶しているデータを表すことができる。従って、１Ｔ１Ｃ Ｆ−ＲＡＭセルはシングルエンドと考えることができる。強誘電体コンデンサ９４からのＰ状態信号またはＵ状態信号はＢＬを通してセンス増幅器（ＳＡ）に出力される。
【００３５】
次に、ステップ１５８でＳＡ＿イネーブル信号をアクティブ状態にすることによって、ＳＡをイネーブル状態にする。図１Ａに示すように、強誘電体コンデンサ９４のメモリ信号（Ｐ状態またはＵ状態）をＳＡの入力端子に結合し、基準信号（Ｖref）を、ビット線バー（ＢＬＢ）を通してＳＡの他の入力端子に結合する。基準信号または電圧は、強誘電体コンデンサのＰ状態とＵ状態とを区別するための基準として、Ｆ−ＲＡＭデバイス内で内部的に発生する電圧であり、あるいは外部的に発生する電圧である。１Ｔ１Ｃ Ｆ−ＲＡＭは同じ強誘電体コンデンサのＰ状態及びＵ状態を利用するので、２つの信号を区別するために基準電圧が必要になり得る。一実施形態では、図３に示すように、基準電圧はＵ状態信号とＰ状態信号との間の範囲内で発生する。Ｍｇｎ０はデータ「０」用の１Ｔ１Ｃ信号マージンとして定義され、基準電圧とＵ状態信号との電圧差とすることができる。Ｍｇｎ１はデータ「１」用の１Ｔ１Ｃ信号マージンとして定義され、Ｐ状態信号と基準電圧との電圧差とすることができる。一部の実施形態では、Ｐ状態とＵ状態とを反転させて、それぞれ「０」及び「１」を表すことができる、という理解である。１Ｔ１Ｃ基準電圧は、強誘電体の総切り換え（スイッチング）電荷（強誘電体内で切り換わる総電荷）を、２つの成分または部分、即ちデータ「０」用の信号マージンとデータ「１」用の信号マージンとに分割する。
【００３６】
ステップ１６０では、メモリ信号をＶrefと比較した後に、ＳＡは結果を出力する。一実施形態では、メモリ信号がＶrefよりも大きい場合は、Ｐ状態（「０」または「１」）であるものと考える。メモリ信号がＶrefよりも大きい場合、Ｕ状態（「１」または「０」）であるものと考える。
【００３７】
図２は、主題の一実施形態による、２トランジスタ・２コンデンサ（２Ｔ２Ｃ）強誘電体ランダムアクセスメモリ（Ｆ−ＲＡＭ）のセンシング回路２００を示す概略図である。一実施形態では、Ｆ−ＲＡＭセル９０及び’９０は相補型メモリセルとして構成されている。Ｆ−ＲＡＭセル９０が１つの特定の分極状態（例えば「０」）にプログラムされると、Ｆ−ＲＡＭセル’９０は逆の分極状態（例えば「１」）にプログラムされる。図２に示すように、パストランジスタ９６及び’９６は同じＷＬに結合することができる。その代わりに、パストランジスタ９６と’９６とを２つの異なるＷＬに結合して、２つの異なるＷＬ信号によって制御する。同様に、強誘電体コンデンサ９４及び’９４は、設計の要求に応じて、同じＰＬに結合することも２つの異なるＰＬに結合することもできる。一実施形態では、パストランジスタ９６がＢＬＢに結合され、読出し動作用にＶrefを必要としないことができる。
【００３８】
２Ｔ２Ｃ Ｆ−ＲＡＭのセンシング回路２００の読出し動作は、図１Ｂに示す１Ｔ１Ｃと同様である。読出し動作中には、図１Ｂのステップ１５６におけるように、Ｆ−ＲＡＭセル９０及び’９０を、ＰＬ（１つのＰＬまたは２つの別個のＰＬのいずれか）上にアサートされる「上−下」パルスによって、同時に、あるいは別個に調べる。Ｆ−ＲＡＭセル９０から出力される信号は「真」の信号またはビットと考えることができ、Ｆ−ＲＡＭセル’９０から出力される信号は相補的な信号またはビットと考えることができる。上記に説明したように、「真」の信号及び相補的な信号は設計によって逆になる。
【００３９】
２Ｔ２Ｃの設計に比べると、１Ｔ１Ｃの設計は、基準電圧をＰ状態信号とＵ状態信号との間のちょうど中間の電圧に設定した場合に、上記信号マージンの半分である最大値を含むことができるに過ぎない。従って、１Ｔ１Ｃの設計のより小さいセルサイズは、利用可能な信号マージンを犠牲にし得る。
【００４０】
これとは対照的に、２Ｔ２Ｃ Ｆ−ＲＡＭのアーキテクチャは、２つの強誘電体コンデンサを含み、同じ２Ｔ２Ｃ Ｆ−ＲＡＭ内の一方の強誘電体コンデンサのＰ状態及び他方の強誘電体コンデンサのＵ状態を利用して、記憶しているデータを表すことができる。一部の実施形態では、２Ｔ２Ｃ Ｆ−ＲＡＭセルが、強誘電体コンデンサの全切り換え電荷（即ち、Ｐ状態−Ｕ状態）から得られる信号マージンを生じさせて、２Ｔ２Ｃ Ｆ−ＲＡＭセルを差動にすることができる。しかし、１Ｔ１Ｃ Ｆ−ＲＡＭセルまたはアレイは、２Ｔ２Ｃの設計に比べると、より小さいセルサイズという利点を有することができる。
【００４１】
シングルエンドの読出し（例えば１Ｔ１Ｃ）であっても差動の読出し（例えば２Ｔ２Ｃ）であっても、高信頼性の読出しを保証するためには、センス増幅器ができる限り平衡で対称であることが極めて重要である。センス増幅器内のあらゆる非対称性が、センシング・マージンを直接損なう入力オフセット電圧を生じさせ得る。一実施形態では、センス増幅器の対称性及び平衡性を、適切なレイアウト技術により実現することができる。例えば、レイアウト技術によりビット線（例えば、図１Ａ及び２中のＢＬ及びＢＬＢ）どうしを非常に慎重に整合させて、センス増幅器が平衡であり、できる限り小さいシステム的な入力オフセットであることを保証することができる。特定の実施形態では、小型のトリミング・コンデンサをセンス増幅器の１つの入力端子に追加して、平衡性及び対称性を増大しようとすることができる。最善の努力にもかかわらず、強誘電体コンデンサの製造プロセスは完全に制御することができないことがある。その結果、強誘電体コンデンサの実効面積、厚さ、及び他のパラメータは大幅に変化し得る。一実施形態では、強誘電体コンデンサの線形の静電容量のような可変の電気インピーダンスも、センス増幅器に電気接続されるとセンス増幅器の平衡性及び対称性に悪影響を与え得る。
【００４２】
Ｆ−ＲＡＭメモリセルの読出し動作は破壊的であり、読出し動作を完了した後にデータをリフレッシュしなければならないことを意味する。図１Ｂを参照すれば、ステップ１５６で、記憶しているデータが、上記の調べるためのパルス（例えば、上−下パルス）によって破壊される。従って、強誘電体コンデンサ９４及び／または’９４は、ＰＬに上−下パルスを与えた後に、有用な情報を回路動作または読出し動作に追加しない。図１Ａ及び１Ｂを参照すれば、ＰＬにパルスを供給する前に、ＷＬをハイにもっていく（ステップ１５２）。強誘電体コンデンサ９４の調べ及びメモリ出力を完了した後に、ＷＬがハイのままでありパストランジスタ９６をオン状態にする場合、強誘電体コンデンサ９４はパストランジスタ９６を通してセンス増幅器の入力端子に電気接続されたままである。センス増幅器がイネーブル状態である（ステップ１５８）間にＷＬがハイに保たれる場合、強誘電体コンデンサはセンシング動作中に同じセンス増幅器に電気接続されたままである。前に説明したように、センシング中の強誘電体コンデンサ９４とＳＡとの電気接続は有用な情報を追加しない、というのは、記憶している値はＰＬパルスの期間中（ステップ１５６）に既に破壊されているからである。しかし、この接続は、大幅な量の非対称性をセンス増幅器に与えて、センス増幅器の入力オフセットを増加させてセンシングのマージンを減少させ得る。
【００４３】
図４はＦ−ＲＡＭデバイス４００の一部分を示す概略図である。一実施形態では、読出し動作中にＷＬ信号を設定してＳＡの平衡性及び対称性を改善することができる方法を本明細書中で説明するために、Ｆ−ＲＡＭデバイス４００を用いる。開示する方法は、現在技術において既知の他の同様なメモリデバイスに適用可能にすることができる、という理解である。
【００４４】
図４を参照すれば、複数の１Ｔ１Ｃメモリセル４０２を行及び列の形に配列して、Ｆ−ＲＡＭメモリアレイを形成することができる。１Ｔ１Ｃメモリセル４０２は、図１Ａに示すものと同様な構成及び構造を有することができる。図４に示すように、複数の１Ｔ１Ｃメモリセル４０２がＮ＋１行（行０〜行Ｎ）及びＮ＋１列（列０〜列Ｎ）の形に配列されている。一実施形態では、同じ列内の１Ｔ１Ｃメモリセルが、１本のプレート線及びビット線に電気結合されて、これらのプレート線及びビット線を共用する。同じ行上の１つおきの列、例えば行０、列０、２、...Ｎ−１の１Ｔ１Ｃメモリセル４０２は、同じワード線（ＷＬ）に結合されて同じＷＬ信号によって制御される。隣接する２つのＢＬ、例えばＢＬ＜０＞及びＢＬ＜１＞はＶrefトランジスタ４０６に結合され、Ｖrefトランジスタ４０６はＶref＿イネーブル信号によって制御される。一実施形態では、Ｖrefトランジスタが、基準信号（Ｖref）をＢＬに結合するか否かを制御する。すべてのＢＬの他方の端はプリチャージ・トランジスタ４０８に結合され、プリチャージ・トランジスタ４０８はＢＬのプリチャージを制御する（ステップ１５０、１５４）。ＢＬはさらに列トランジスタ４１０に結合され、列トランジスタ４１０はＢＬをセンス増幅器４１２に接続する接続を制御する。一実施形態では、隣接するＢＬ、例えばＢＬ＜０：１＞が単一のＳＡ４１２の２つの入力端子のそれぞれに結合されている。全部のＳＡ４１２がＳＡ＿イネーブル信号によって制御される。
【００４５】
一実施形態では、Ｆ−ＲＡＭデバイス４００を、シングルエンドのセンシング／読出し用の１Ｔ１Ｃメモリアレイとして、あるいは差動センシング／読出し用の２Ｔ２Ｃメモリアレイとして構成することができる。２Ｔ２Ｃ構成の実施形態では、同じ行内で隣接する２つの１Ｔ１Ｃメモリセルを対にして２Ｔ２Ｃメモリセル４０４を形成することができる。前に説明したように、データの書込み中に、相補的な対の２つの１Ｔ１Ｃメモリセルを互いに逆の分極状態にプログラムすることができ、１Ｔ１Ｃメモリセルの一方は「真」の信号／ビットを表すのに対し、他方は相補的な信号／ビットを表す。
【００４６】
図５Ａ〜５Ｆは、Ｆ−ＲＡＭデバイス４００のようなＦ−ＲＡＭアレイの読出し動作／センシング中の種々のノードの信号レベルを示す代表的なタイミング図である。一実施形態では、「プリチャージ」が、プリチャージ・トランジスタ４０８のゲートに結合される信号である。ＶＲＥＦ＿イネーブルはＶrefトランジスタに結合される信号である。一実施形態では、ＶrefトランジスタがＶrefをＢＬにアサートすることを制御する。例えば、ＶＲＥＦ＿イネーブル＜０＞はＢＬ＜１＞、ＢＬ＜３＞、等のような奇数番目のＢＬに接続されたＶrefトランジスタ４０６を制御するのに対し、ＶＲＥＦ＿イネーブル＜１＞はＢＬ＜０＞、ＢＬ＜２＞、等のような偶数番目のＢＬに接続されたＶrefトランジスタ４０６を制御する。ＷＬ＜奇数番＞は奇数番目の列内のパストランジスタを制御し、ＷＬ＜偶数番＞は同じ行の偶数番目の列内のパストランジスタを制御する。列＿イネーブルは列トランジスタ４１０のゲートに結合される信号であり、列トランジスタ４１０はセンス増幅器４１２と当該センス増幅器の各ＢＬとの電気接続性を制御する。
【００４７】
図１Ａに示すように、読出し動作はＦ−ＲＡＭメモリセルをセンシング用に選択することから開始される（ステップ１５０）。図５Ａを参照すれば、Ｆ−ＲＡＭデバイス４００が１Ｔ１Ｃ Ｆ−ＲＡＭアレイとして機能するように構成され、行０かつ列０内の１Ｔ１Ｃメモリセル４０２を読出し動作用に選択する。タイミングｔ１に、プリチャージ信号をｔ３までアサートして、全列のプリチャージ・トランジスタをイネーブル状態にして、全ＢＬを例えばＶSSにプリチャージする。ｔ２に、ＷＬ＜０＞信号をアサートし（ステップ１５２）、あるいはハイにもっていき、これにより列０、行０の強誘電体コンデンサをＢＬ＜０＞に電気接続する。一実施形態では、ｔ１０にセンシングを完了するまでＷＬ＜０＞信号をアサートする。センシング中にはＷＬ＜Ｎ：１＞信号を全部デアサートし、あるいはローにもっていき、これにより他の行及び列内の非選択の１Ｔ１Ｃメモリセル４０２を当該メモリセルのそれぞれのＢＬに電気接続しない。センシング全体中には、ｔ３に、列イネーブル信号をｔ１１までアサートして、センス増幅器４１２と当該センス増幅器のそれぞれのＢＬとの電気接続が維持されることを保証する。一実施形態では、ｔ４〜ｔ７間にＰＬ＜０＞信号をアサートして、選択した１Ｔ１Ｃメモリセル４０２を調べる（ステップ１５６）。図５Ａに示すように、ＰＬ＜０＞信号は前述した「上−下」または方形波パルスを表すことができ、こうしたパルスでは、ＰＬ＜０＞信号が（ｔ４に）ＶSSからＶDDに切り換わり、次に（ｔ７に）ＶDDからＶSSに切り換わることができる。ｔ４〜ｔ７中には、選択した１Ｔ１Ｃメモリセル４０２内の強誘電体コンデンサが、その極板の一方へのＰＬ＜０＞信号のアサートによりその分極状態を（Ｐ状態に）切り換えること、あるいは（Ｕ状態に）維持することができる。これに応答して、選択した１Ｔ１Ｃメモリセル４０２は対応するメモリ信号を出力することができ、このメモリ信号は図５ＡのＢＬ＜０＞内で反射される。シングルエンド・センシングであるので、ＢＬ＜０＞上に出力されるメモリ信号を、ＢＬ＜１＞を通した基準信号（Ｖref）と比較し、この基準信号はＶＲＥＦ＿イネーブル信号によって制御される。前述したように、Ｖrefは、１Ｔ１Ｃメモリセル４０２のＰ状態とＵ状態との間の値に事前設定することができ、あるいは他のプログラマブル（プログラム可能）な値に事前設定することができる。一実施形態では、ｔ５にＶＲＥＦ＿イネーブル＜０＞信号をアサートし、これによりＶrefをＢＬ＜１＞に印加する。ＷＬ＜Ｎ：１＞の全部がディスエーブル（無効）状態にされているので、列１上の１Ｔ１Ｃメモリセル４０２は全部がＢＬ＜１＞から電気絶縁されている。ｔ８に、ＳＡ＿イネーブル信号をアサートして、全部のセンス増幅器４１２をイネーブル状態にする（ステップ１５８）。ＢＬ＜０＞及びＢＬ＜１＞は、センス増幅器４１２内のそれぞれの入力端子に結合される。次に、センス増幅器４１２は、ＢＬ＜０＞上の信号（メモリ信号）（例えば、その振幅）をＢＬ＜１＞上の信号（Ｖref）と比較して、それに応じた結果を出力する（ステップ１６０）。一例として、ＢＬ＜０＞上のメモリ信号がＶrefよりも大きく、このことはＰ状態（バイナリ状���「０」または「１」）を表す。ＢＬ＜０＞上のメモリ信号はＶrefよりも小さくなって、Ｕ状態（「１」または「０」）を表すことができることもわかる。その後に、読出し動作を完了し、ｔ１０にＷＬ＜０＞信号をデアサートし（ローにもっていき）、ｔ１１に列＿イネーブル信号をデアサートして、全部の１Ｔ１Ｃメモリセルを再度全部のＢＬから電気絶縁する。
【００４８】
図５Ｂは、２Ｔ２Ｃ差動センシング構成のＦ−ＲＡＭデバイス４００の読出し動作を示す代表的なタイミング図である。一実施形態では、行０内で、列０内の１Ｔ１Ｃメモリセル４０２と列１内の１Ｔ１Ｃメモリセル４０２とを対にして２Ｔ２Ｃメモリセル４０４を形成し、このメモリセルを選択して読み出す。行０、列０内の１Ｔ１Ｃメモリセル４０２は「真」のセルであるように設定され、行０、列１内のメモリセル４０２は相補的なセルであるように設定される。２Ｔ２Ｃセンシングの動作は、ＶＲＥＦ＿イネーブル＜１：０＞が共にディスエーブル状態であることを除いて、図５Ａに示す実施形態と同様である。従って、センシング動作中には、ＶrefはどのＢＬにも印加されない。その代わりに、ｔ２にＷＬ＜１＞信号をＷＬ＜０＞信号と共にアサートし、ｔ４にＰＬ＜１＞信号をＰＬ＜０＞信号と共にアサートする。その結果、「真」のメモリセル及び相補的なメモリセルが共に、「上−下」パルスによって調べられて、その内容をＢＬ＜０＞及びＢＬ＜１＞のそれぞれに出力する。一実施形態では、ｔ８にＳＡ＿イネーブルをアサートしてセンス増幅器４１２をイネーブル状態にすると、ＢＬ＜１：０＞信号をその２つの入力として有するセンス増幅器４１２は、ＢＬ＜０＞を通した「真」の信号を、ＢＬ＜１＞を通した相補的な信号と比較して、２Ｔ２Ｃメモリセル４０４のバイナリ状態を判定することができる。
【００４９】
図５Ａ及び５Ｂの両方に示すように、選択したメモリセルのＷＬ（図５Ａ中のＷＬ＜０＞及び図５Ｂ中のＷＬ＜１：０＞）はセンシング中（ｔ８〜ｔ９）にアクティブ状態にされたままである。前に説明したように、一旦、選択したメモリセルが（ｔ７に）「上−下」パルスによって調べられると、選択したメモリセルとセンス増幅器との電気接続を維持する必要性は存在しない。実際に、この接続は、センス増幅器にとっての大きな量の非対称性に寄与し得るし、（１Ｔ１Ｃ及び２Ｔ２Ｃ共に）センシング・マージンを低減し得ることが不利である。
【００５０】
図５Ｃ及び５Ｄは、Ｆ−ＲＡＭデバイス４００用の代案のセンシング方式を示す。図５Ｃを参照すれば、１Ｔ１Ｃのセンシング動作が図示されている。図５Ａに開示する実施形態と同様に、ｔ２にＷＬ＜０＞信号をアサート（ＷＬ＜０＞をアクティブ状態に）して、パストランジスタをオン状態にして、選択した１Ｔ１Ｃメモリセル４０２とＢＬ＜０＞との電気接続を可能にする。ｔ４〜ｔ７にＰＬ＜０＞信号をアサートして、選択したメモリセルを調べる。この方式の主な差異は、ｔ８にＰＬ＜０＞信号をデアサートした少し後に、ＷＬ＜０＞信号をデアサートし、あるいはローにもっていく（ＷＬ＜０＞を非アクティブ化する）点にある。一実施形態では、ｔ７とｔ８との間の少量の時間は、ｔ８で接続がディスエーブル状態にされる前に、選択したメモリセル４０２がその内容を完全に出力することを可能にするためのバッファ時間の役目をすることができる。選択したメモリセル内の強誘電体コンデンサがＢＬ＜０＞及びセンス増幅器４１２から電気絶縁された後に、ＳＡ＿イネーブル信号をアサートしてセンス増幅器４１２をイネーブル状態にして、ｔ９にセンシングを開始することができる。選択したメモリセルの（パストランジスタがオフ状態にされているので）強誘電体コンデンサからの影響なしに、センス増幅器４１２は、そのセンシング動作中に最適な平衡性及び対称性を実現することができる。
【００５１】
図５Ｄに、２Ｔ２Ｃ構成における代案の方式を示す。図５Ｃに開示する実施形態と同様に、ｔ９にセンス増幅器をイネーブル状態にする前に、ｔ８にＷＬ＜０＞信号及びＷＬ＜１＞信号を共にデアサートする。センシング中（ｔ９〜ｔ１０）の、選択した２Ｔ２Ｃメモリセル内の両方の強誘電体コンデンサとそれぞれのＢＬとの間の電気絶縁は、差動センシング中のセンス増幅器４１２の平衡性及び対称性を改善することもできる。
【００５２】
図５Ｅ及び５Ｆは、Ｆ−ＲＡＭデバイス４００用の他の代案のセンシング方式を示す。図５Ｃ及び５Ｄを参照すれば、センス増幅器をイネーブル状態にする前にＷＬ信号をデアサートすることによって、強誘電体コンデンサをセンス増幅器４１２から電気絶縁する。ＷＬ信号は、各１Ｔ１Ｃメモリセル４０２に局在するパストランジスタを制御する。図５Ｃと同様に、図５Ｅに示す１Ｔ１Ｃのセンシング方式は、センシング期間全体中に、選択したメモリセルの強誘電体コンデンサをセンス増幅器４１２から電気的に切り離すこともできる。図５Ｅを参照すれば、センシング中（ｔ９〜ｔ１０）にはＷＬ＜０＞信号をアサートしたままであるが、ＰＬ＜０＞上の「上−下」パルスが完了した少し後のｔ８に、列＿イネーブル信号をデアサートするかローにもっていく。ｔ８に列＿イネーブル信号をデアサートすることは、ＢＬ＜０＞及び強誘電体コンデンサをセンス増幅器４１２から電気絶縁する。ｔ７とｔ８との間のバッファ時間は、ｔ８にセンス増幅器４１２とＢＬ＜０＞との電気接続がディスエーブル状態にされる前に、メモリ信号をセンス増幅器４１２の入力端子へ出力することを可能にする。
【００５３】
図５Ｆに、２Ｔ２Ｃ構成における同様のセンシング方式を示す。一実施形態では、ＷＬ＜１：０＞信号の両方をｔ１１までアサートし続ける。ｔ８に列＿イネーブル信号がデアサートされるとセンス増幅器が両方のＢＬ＜１：０＞から電気絶縁されるので、センス増幅器の対称性及び平衡性はさらに改善される。
【００５４】
センシング方式の他の代案は、図５Ｃ〜５Ｆに開示した実施形態を組み合わせることができる。一実施形態では、ＰＬ信号（「上−下」パルス）をデアサートした直後に、かつセンス増幅器をイネーブル状態にする前に、ＷＬ信号（例えばＷＬ＜１：０＞信号）及び列＿イネーブル信号を共にデアサートする。この代案の方式は、センス増幅器と強誘電体コンデンサとの電気絶縁を、個別のメモリセルレベルでローカルに、及びＢＬレベルで全体的に、の両方で保証することができる。
【００５５】
一実施形態では、開示するセンシング方式を、センス増幅器に直接の影響を与える不所望な変動がメモリセル内に存在し、かつ当該メモリセルからデータを抽出することができるあらゆるメモリセルに適用することができ、これにより、メモリセルがセンス増幅器の入力端子から電気絶縁された後に、センス増幅器がデータを決定することができる。例えば、開示するセンシング方式はＭ−ＲＡＭ（magnetic RAM：磁気ランダムアクセスメモリ）デバイスに適用可能にすることができる。
【００５６】
図６は、メモリ部分６０１を含む半導体メモリの代表的なブロック図である。メモリ部分６０１内には、複数の行及び複数の列の形に配列された不揮発性（ＮＶ）メモリセル６０６のメモリアレイが存在し、各行は共通のワード線（ＷＬ）を共用し、各列は共通のビット線及び共通のプレート線を共用する。一実施形態では、ＮＶメモリセル６０６を、１Ｔ１Ｃ Ｆ−ＲＡＭセル１００、あるいは２Ｔ２Ｃ Ｆ−ＲＡＭメモリセル２００とすることができる。一実施形態では、基準発生アレイ６０８をメモリ部分６０１内に配置することもでき、基準発生アレイ６０８は、ＭＯＳ基準発生アレイ、場合によっては強誘電体基準発生アレイを含む。図６を参照すれば、半導体メモリセル６００が、マイクロコントローラ、マイクロプロセッサ、または状態マシンのような処理要素６１０をさらに含む。一実施形態では、処理要素６１０が、上述した読出し、消去、及びプログラム動作を実行するためのＷＬ信号、ＲＷＬ信号のようなコマンドまたは制御信号を、ＮＶメモリセル６０６及び基準発生アレイ６０８の各々、及びメモリアレイ６０２からの読出し用およびメモリアレイ６０２への書込み用の他の周辺回路に対して発行することができる。これらの周辺回路は、メモリアドレスを変換してメモリアレイ６０２のＮＶメモリセル６０６のワード線に与える行デコーダ６１２を含む。データワードを半導体メモリ６００から読み出す際に、選択したワード線（ＷＬ）に結合されたＮＶメモリセル６０６をビット線上に読み出して、これらの線の状態をセンス増幅器／ドライバ（駆動回路）６１４によって検出する。列デコーダ６１６は、ビット線からのデータをセンス増幅器／ドライバ６１４上へ出力する。一実施形態では、処理要素６１０が、センス増幅器イネーブル信号を用いてセンス増幅器を特定の列用にイネーブル状態／ディスエーブル状態にすることができる。処理要素６１０は、行及び／または列デコーダ６１２及び６１６により、アドレスを変換してメモリアレイ６０２に与えて、特定のＷＬに対するワード線信号をアサートまたはデアサートすることもできる。一実施形態では、半導体メモリ６００が図５Ｃ〜５Ｆに開示するセンシング方式を採用して、読出し動作中に、センシング増幅器をセンシング用にイネーブル状態にする前に、選択したメモリセルに関連するＷＬをディスエーブル状態にする。制御は、ファームウェア・アプリケーション、回路設計（例えばタイミング回路）、またはその組合せにより実現することができる。
【００５７】
本発明は特定の好適な実施形態を参照しながら説明してきたが、本発明のより広い精神及び範囲から逸脱することなしに、種々の変形及び変更をこれらの実施形態に加えることができることは明らかである。従って、明細書及び図面は限定的意味でなく例示的意味に考えるべきである。
【００５８】
本発明の要約は37C.F.R.§1.72(b)（米国特許施行規則第1.72条第(b)項）に準拠するように提供し、37C.F.R.§1.72(b)は、読者が技術的開示の１つ以上の実施形態の性質を迅速に突き止めることを可能にすることを要求する。要約は、特許請求の範囲または意味を解釈または限定するために用いられないという了解の下で提出する。それに加えて、以上の詳細な説明では、本発明を簡素化する目的で、種々の特徴が一緒にグループ化されて単一の実施形態の形にされることがわかる。こうした開示の方法は、特許請求する実施形態が、各請求項中に明示的に記載する以上の特徴を要求する意図を反映するものとして解釈するべきでない。むしろ、以下の特許請求の範囲が反映するように、本発明の主題は、開示する単一の実施形態の全部の特徴以下のものである。従って、以下の特許請求の範囲は詳細な説明中に含まれ、各請求項は別個の実施形態として自立する。
【００５９】
説明中の一実施形態またはある実施形態の参照は、当該実施形態に関連して説明する特定の特徴、構造、または特性が、回路または方法の少なくとも１つの実施形態に含まれることを意味する。明細書中の種々の箇所における「一実施形態」の出現は、必ずしも全部が同じ実施形態を参照しない。
【００６０】
以上の説明では、主題を、その特定の好適な実施形態を参照しながら説明してきた。しかし、添付する特許請求の範囲中に記載する主題の精神及び範囲から逸脱することなしに、種々の変形及び変更を主題に加えることができることは明らかである。従って、明細書及び図面は限定的意味でなく例示的意味に考えるべきである。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図５Ｄ】
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【図５Ｅ】
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【図５Ｆ】
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【図６】
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【国際調査報告】
2021515351.tif 000015