(57)【要約】  例示的なシグマデルタ変調器（ＳＤＭ）回路は、フロア回路（３０６）と、フロア回路の入力に結合された第１の入力、およびフロア回路の出力に結合された第２の入力を有する減算器（３０８）と、プログラム可能次数を有する多段雑音整形（ＭＡＳＨ）変換器（３０２）とを含む。ＭＡＳＨ変換器は、減算器の出力に結合された入力を含む。ＳＤＭは、フロア回路の出力に結合された入力を有するプログラマブル遅延回路（３０４）と、ＭＡＳＨ変換器の出力に結合された第１の入力、およびプログラマブル遅延回路の出力に結合された第２の入力を有する加算器（３１０）とをさらに含む。【選択図】図３
2021526754.tif 000002
【特許請求の範囲】
【請求項１】
フロア回路と、
前記フロア回路の入力に結合された第１の入力、および前記フロア回路の出力に結合された第２の入力を有する減算器と、
プログラム可能次数を有する多段雑音整形（ＭＡＳＨ）変換器であって、前記減算器の出力に結合された入力を含む、ＭＡＳＨ変換器と、
前記フロア回路の前記出力に結合された入力を有するプログラマブル遅延回路と、
前記ＭＡＳＨ変換器の出力に結合された第１の入力、および前記プログラマブル遅延回路の出力に結合された第２の入力を有する加算器と
を備える、シグマデルタ変調器（ＳＤＭ）回路。
【請求項２】
前記ＭＡＳＨ変換器と前記プログラマブル遅延とに結合された制御回路であって、前記ＭＡＳＨ変換器の前記プログラム可能次数と、前記プログラマブル遅延回路のプログラマブル遅延とを制御するように構成された、制御回路をさらに備える、請求項１に記載のＳＤＭ回路。
【請求項３】
前記制御回路が、前記ＭＡＳＨ変換器の前記プログラム可能次数の設定に基づいて、前記ＭＡＳＨ変換器の伝達関数に一致するように、前記プログラマブル遅延を設定するように構成された、請求項２に記載のＳＤＭ回路。
【請求項４】
前記ＭＡＳＨ変換器が複数のカスケード段を備え、入力段が、前記減算器の前記入力を受信するために結合され、前記複数の段の各々が、前記制御回路に結合されたイネーブル入力を含み、前記制御回路が、前記複数のカスケード段のうちの選択された数をイネーブルにすることによって前記ＭＡＳＨ変換器の前記プログラム可能次数を制御するように構成された、請求項２に記載のＳＤＭ回路。
【請求項５】
前記ＭＡＳＨ変換器の前記出力が、前記複数のカスケード段のうちの前記選択された数の出力から導出された値を与えるように構成された、請求項４に記載のＳＤＭ回路。
【請求項６】
前記フロア回路の前記入力が、整数部分と分数部分とを有する値を表すデジタル信号を受信するように構成され、前記フロア回路が、前記値の前記整数部分を出力するように構成された、請求項１に記載のＳＤＭ回路。
【請求項７】
前記減算器が、前記値の前記分数部分を前記ＭＡＳＨ変換器に与えるために、前記フロア回路の前記出力から前記フロア回路の前記入力を減算するように構成された、請求項６に記載のＳＤＭ回路。
【請求項８】
基準周波数を受信するための第１の入力、およびフィードバック周波数を有するフィードバック信号を受信するための第２の入力を有するエラー検出器と、
前記エラー検出器の出力に結合された入力、および出力周波数を有する出力信号を与えるための出力を有し、前記出力周波数が前記基準周波数に周波数倍数を乗算したものである、発振器と、
前記発振器の前記出力に結合された入力、および分周器制御信号に基づいて前記フィードバック信号を与えるための出力を有する周波数分周器と、
整数部分および分数部分を有する値を受信するための入力、および前記分周器制御信号を与えるための出力を有するシグマデルタ変調器（ＳＤＭ）と
を備える、位相ロックループ（ＰＬＬ）回路であって、前記ＳＤＭは、
前記ＳＤＭの前記入力に結合された入力を有するフロア回路と、
前記フロア回路の入力に結合された第１の入力、および前記フロア回路の出力に結合された第２の入力を有する減算器と、
プログラム可能次数を有する多段雑音整形（ＭＡＳＨ）変換器であって、前記減算器の出力に結合された入力を含む、ＭＡＳＨ変換器と、
前記フロア回路の前記出力に結合された入力を有するプログラマブル遅延回路と、
前記ＭＡＳＨ変換器の出力に結合された第１の入力、前記プログラマブル遅延回路の出力に結合された第２の入力、および前記ＳＤＭの前記出力に結合された出力を有する加算器と
を含む、位相ロックループ（ＰＬＬ）回路。
【請求項９】
前記ＳＤＭが、
前記ＭＡＳＨ変換器と前記プログラマブル遅延とに結合された制御回路であって、前記ＭＡＳＨ変換器の前記プログラム可能次数と、前記プログラマブル遅延回路のプログラマブル遅延とを制御するように構成された、制御回路をさらに備える、請求項８に記載のＰＬＬ回路。
【請求項１０】
シグマデルタ変調器（ＳＤＭ）回路を動作させる方法であって、
整数部分および分数部分を有する入力信号を受信することと、
フロア回路において、前記整数部分を有するフロア信号を生成するために前記入力値を処理することと、
減算器において、前記分数部分を有する分数信号を生成するために前記入力信号から前記フロア信号を減算することと、
前記分数信号を、プログラム可能次数を有する多段雑音整形（ＭＡＳＨ）変換器に結合することと、
遅延回路において、遅延されたフロア信号を生成するためにプログラマブル遅延を使用して前記フロア信号を遅延させることと、
前記ＭＡＳＨ変換器の出力信号と前記遅延されたフロア信号とを加算することと
を含む、シグマデルタ変調器（ＳＤＭ）回路を動作させる方法。
【請求項１１】
制御回路において、前記ＭＡＳＨ変換器の前記プログラム可能次数と前記遅延回路の前記プログラマブル遅延とを制御することをさらに含む、請求項１０に記載の方法。
【請求項１２】
前記制御することが、前記ＭＡＳＨ変換器の前記プログラム可能次数を設定することと、前記ＭＡＳＨ変換器の伝達関数に一致するように前記プログラマブル遅延を設定することとを含む、請求項１１に記載の方法。
【請求項１３】
前記ＭＡＳＨ変換器が複数のカスケード段を備え、前記制御することが、前記複数のカスケード段のうちの選択された数をイネーブルにすることを含む、請求項１１に記載の方法。
【請求項１４】
前記ＭＡＳＨ変換器の前記出力が、前記複数のカスケード段のうちの前記選択された数の出力から導出された値を与えるように構成された、請求項１３に記載の方法。
【請求項１５】
加算器の出力をフラクショナルＮ位相ロックループ（ＰＬＬ）回路に与えることをさらに含む、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の例は、一般に、電子回路に関し、特に、プログラマブルデジタルシグマデルタ変調器に関する。
【背景技術】
【０００２】
フラクショナルＮ位相ロックループ（ｐｈａｓｅ−ｌｏｃｋｅｄ  ｌｏｏｐ）（ＰＬＬ）回路は、周波数計画における柔軟性により、多くのクロッキング応用において使用される。デジタルシグマデルタ変調器（ＳＤＭ）は、フラクショナルＮ  ＰＬＬにおける主要なビルディングブロックのうちの１つである。ＳＤＭ回路は、分数倍率を有する柔軟性をＰＬＬに与え、ＰＬＬのフィードバック分周器の分周値をディザリングすることによる雑音整形の利益を与える。ＳＤＭの雑音整形能力は、フラクショナルＮ  ＰＬＬにおける分数演算のジッタ寄与を制限するのを助ける。しかしながら、実用的なＳＤＭアーキテクチャには、安定した入力範囲が限られているという問題がある。たとえば、ＳＤＭにおいて一般的に使用される、多段雑音整形（ｍｕｌｔｉ−ｓｔａｇｅ  ｎｏｉｓｅ  ｓｈａｐｉｎｇ）（ＭＡＳＨ）アーキテクチャは、０から１までの入力範囲を有する。この小さい入力範囲は、１００万分の１（ｐａｒｔ−ｐｅｒ  ｍｉｌｌｉｏｎ）（ＰＰＭ）のトラッキングおよびスペクトラム拡散クロッキング（ｓｐｒｅａｄ  ｓｐｅｃｔｒｕｍ  ｃｌｏｃｋｉｎｇ）（ＳＳＣ）などの応用におけるフラクショナルＮ  ＰＬＬの使用を制限する。ＳＤＭの制限された入力範囲は、ＰＬＬにおいて大きいジッタを生じることなしに、その出力分数ワードが整数境界を動的に越えることを妨げる。したがって、より広い入力範囲を有するＳＤＭ回路を提供することが望ましい。
【発明の概要】
【０００３】
プログラマブルデジタルシグマデルタ変調器（ＳＤＭ）を提供するための技法について説明する。一例では、シグマデルタ変調器（ＳＤＭ）回路は、フロア回路と、フロア回路の入力に結合された第１の入力、およびフロア回路の出力に結合された第２の入力を有する減算器と、プログラム可能次数を有する多段雑音整形（ＭＡＳＨ）変換器であって、減算器の出力に結合された入力を含む、ＭＡＳＨ変換器と、フロア回路の出力に結合された入力を有するプログラマブル遅延回路と、ＭＡＳＨ変換器の出力に結合された第１の入力、およびプログラマブル遅延回路の出力に結合された第２の入力を有する加算器とを含む。
【０００４】
別の例では、位相ロックループ（ＰＬＬ）回路は、基準周波数を受信するための第１の入力、およびフィードバック周波数を有するフィードバック信号を受信するための第２の入力を有するエラー検出器と、エラー検出器の出力に結合された入力、および出力周波数を有する出力信号を与えるための出力を有し、出力周波数が基準周波数に周波数倍数を乗算したものである、発振器と、発振器の出力に結合された入力、および分周器制御信号に基づいてフィードバック信号を与えるための出力を有する周波数分周器と、整数部分および分数部分を有する値を受信するための入力、および分周器制御信号を与えるための出力を有するシグマデルタ変調器（ＳＤＭ）とを含む。ＳＤＭは、ＳＤＭの入力に結合された入力を有するフロア回路と、フロア回路の入力に結合された第１の入力、およびフロア回路の出力に結合された第２の入力を有する減算器と、プログラム可能次数を有する多段雑音整形（ＭＡＳＨ）変換器であって、減算器の出力に結合された入力を含む、ＭＡＳＨ変換器と、フロア回路の出力に結合された入力を有するプログラマブル遅延回路と、ＭＡＳＨ変換器の出力に結合された第１の入力、プログラマブル遅延回路の出力に結合された第２の入力、およびＳＤＭの出力に結合された出力を有する加算器とを含む。
【０００５】
別の例では、シグマデルタ変調器（ＳＤＭ）回路を動作させる方法は、整数部分および分数部分を有する入力信号を受信することと、フロア回路において、整数部分を有するフロア信号を生成するために入力値を処理することと、減算器において、分数部分を有する分数信号を生成するために入力信号からフロア信号を減算することと、分数信号を、プログラム可能次数を有する多段雑音整形（ＭＡＳＨ）変換器に結合することと、遅延回路において、遅延されたフロア信号を生成するためにプログラマブル遅延を使用してフロア信号を遅延させることと、ＭＡＳＨ変換器の出力信号と遅延されたフロア信号とを加算することとを含む。
【０００６】
これらおよび他の態様は、以下の詳細な説明を参照すると理解され得る。
【０００７】
上記で具陳された特徴が詳細に理解され得るように、上記で手短に要約したより詳細な説明は、そのうちのいくつかが添付の図面に示された例示的な実装形態を参照することによって得られ得る。しかしながら、添付の図面は、一般的な例示的な実装形態のみを示し、したがってその範囲を限定するものとは考えるべきでないことに留意されたい。
【図面の簡単な説明】
【０００８】
【図１】一例による、例示的な集積回路（ＩＣ）システムを示すブロック図である。
【図２】一例による、位相ロックループ（ＰＬＬ）回路の例を示すブロック図である。
【図３】一例による、シグマデルタ変調器（ＳＤＭ）を示すブロック図である。
【図４】一例による、ＳＤＭを動作させる方法を示す流れ図である。
【図５】一例による、プログラム可能次数ＭＡＳＨ変換器の例を示すブロック図である。
【図６】一例による、プログラマブルＩＣを示すブロック図である。
【図７】一例による、図６のプログラマブルＩＣのフィールドプログラマブルゲートアレイ（ＦＰＧＡ）実装形態を示す図である。
【発明を実施するための形態】
【０００９】
理解を促すために、可能な場合、図に共通である同等の要素を示すために同等の参照番号が使用されている。１つの例の要素が有利に他の例に組み込まれ得ることが企図される。
【００１０】
以下で、図を参照しながら様々な特徴について説明する。図は一定の縮尺で描かれていることもあり、描かれていないこともあること、および同様の構造または機能の要素は図全体にわたって同様の参照番号によって表されることに留意されたい。図は、ただ特徴の説明を促すように意図されていることに留意されたい。それらは、請求される発明の網羅的な説明として、または請求される発明の範囲に対する限定として意図されていない。さらに、示されている例は、示されているすべての態様または利点を有する必要はない。特定の例に関して説明される態様または利点は、必ずしもその例に限定されるとは限らず、そのように示されていない場合またはそのように明示的に説明されていない場合でも、任意の他の例において実施され得る。
【００１１】
プログラマブルデジタルシグマデルタ変調器（ＳＤＭ）を提供するための技法について説明する。本明細書で説明する本技法は、シグマデルタ変調器（ＤＳＭ）の限られた入力範囲の問題を解決する。本明細書で説明するＳＤＭは、１００万分の１（ＰＰＭ）のトラッキングと、フラクショナルＮ位相ロックループ（ＰＬＬ）を利用したスペクトラム拡散クロッキング（ＳＳＣ）とを含む、多くのクロッキングおよびタイミング応用において使用され得る、プログラム可能次数をもつプログラマブルな広い入力範囲を提供する。一例では、ＳＤＭは、フロア回路と、フロア回路の入力に結合された第１の入力、およびフロア回路の出力に結合された第２の入力を有する減算器と、プログラム可能次数を有する多段雑音整形（ＭＡＳＨ）変換器とを含む。ＭＡＳＨ変換器は、減算器の出力に結合された入力を含む。ＳＤＭは、フロア回路の出力に結合された入力を有するプログラマブル遅延回路と、ＭＡＳＨ変換器の出力に結合された第１の入力、およびプログラマブル遅延回路の出力に結合された第２の入力を有する加算器とをさらに含む。これらおよびさらなる態様について、以下で図面に関して説明する。
【００１２】
図１は、例示的な集積回路（ＩＣ）システム１００を示すブロック図である。ＩＣシステム１００は、基準発振器１０４に結合されたＩＣ１０２を含む。ＩＣ１０２は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、複合プログラマブル論理デバイス（ＣＰＬＤ）など、プログラマブルＩＣであり得る。代替的に、ＩＣ１０２は、そのような特定用途向け集積回路（ＩＣ）、特定用途向け標準製品（ＡＳＳＰ）など、マスク画定されたＩＣであり得る。基準発振器１０４は、基準周波数を有する基準信号を出力するように動作可能な水晶発振器などであり得る。単一の基準発振器１０４が示されているが、ＩＣ１０２は複数の基準発振器１０４に結合され得る。
【００１３】
ＩＣ１０２は、１つまたは複数のＰＬＬ１０８を含む、１つまたは複数のトランシーバ１０６を含む。ＰＬＬ１０８の入力１１６は、基準発振器１０４からの基準信号を受信するように結合される。ＰＬＬ１０８の入出力（ＩＯ）インターフェース１１２は、制御信号を受信し、ステータス信号を与えるように結合される。ＰＬＬ１０８の各々は、出力周波数を有する出力信号をトランシーバ１０６に与えるように結合される。トランシーバ１０６は、データを送るおよび／または受信するために出力信号を使用することができる。ＰＬＬ１０８の例について、以下で図２に関して説明する。いくつかの例では、ＩＣ１０２は複数のＰＬＬ１０８を含むことができ、各ＰＬＬ１０８は、単一の基準発振器１０４に基づいて異なる出力周波数を出力する。
【００１４】
図２は、ＰＬＬ１０８の例を示すブロック図である。ＰＬＬ１０８は、エラー検出器２０２と、発振器２０４と、周波数分周器２０８と、シグマデルタ変調器（ＳＤＭ）２０９と、制御回路２１４とを含む。エラー検出器２０２の入力２１６は、基準周波数（Ｆｒｅｆ）を有する基準信号（ＲＥＦ）を受信するように結合される。たとえば、エラー検出器２０２は、基準発振器１０４からの基準信号ＲＥＦを受信することができる。別の例では、基準信号ＲＥＦは、基準発振器１０４によって出力された基準信号から導出され得る（たとえば、基準発振器１０４によって出力された基準信号は、基準信号ＲＥＦを生成するために整数によって逓倍または分周され得る）。エラー検出器２０２はまた、周波数Ｆｆｅｄを有するフィードバック信号（ＦＢ）を受信する。エラー検出器２０２は、出力２１８上にエラー信号（ＥＲＲ）を生成するために基準周波数Ｆｒｅｆとフィードバック周波数Ｆｆｅｄとを比較する。
【００１５】
発振器２０４の入力は、エラー検出器２０２の出力２１８に結合される。発振器２０４は、その発振の周波数を調整するためにエラー信号ＥＲＲを使用する。発振器２０４は、周波数Ｆｏｕｔを有する出力信号（ＯＵＴ）を与えるように結合された出力２１０を含む。たとえば、出力２１０はＰＬＬ１０８の出力であり得る。代替的に、出力２１０は、１つまたは複数の回路（図示せず）を通してＰＬＬ１０８の出力に結合され得る。本明細書で説明するように、ＰＬＬ１０８は、周波数ＦｏｕｔがＮ．Ｆ＊Ｆｒｅｆに等しくなるように構築され、ここで、「Ｎ」は整数部分であり、「．Ｆ」は周波数倍数「Ｎ．Ｆ」の分数部分である。別の言い方をすれば、出力周波数Ｆｏｕｔと基準周波数Ｆｒｅｆとの比はＮ．Ｆに等しい。発振器２０４は、１つまたは複数の電圧制御発振器（ＶＣＯ）などを含むことができる。一例では、ＶＣＯの各々は、電圧調整可能なキャパシタンス（たとえば、バラクタ）を有するインダクタキャパシタ（ＬＣ）ベース発振器を含む。当技術分野で知られている他のタイプのＶＣＯ２０６が使用され得る。
【００１６】
周波数分周器２０８の入力は発振器２０４の出力２１０に結合される。周波数分周器２０８の別の入力２２４は、ＳＤＭ２０９からの分周器制御信号（Ｙ［ｎ］）を受信するように結合される。分周器制御信号（Ｙ［ｎ］）は、周波数分周器２０８が出力信号の周波数を分周する際に使用するための除数を与える。除数は、除数が効果的に「Ｎ．Ｆ」になるようにＳＤＭ２０９によってディザリングされる。周波数分周器２０８は、フィードバック周波数Ｆｆｅｄを有するフィードバック信号ＦＢを与える出力２２２を含む。フィードバック周波数Ｆｆｅｄは実質的にＦｏｕｔ／Ｎ．Ｆに等しくなる。
【００１７】
ＳＤＭ２０９は、入力信号Ｎを受信するように結合された入力２２８Ｉと、入力信号Ｆ＜ｋ：０＞を受信するように結合された入力２２８Ｆとを含む。一例では、入力２２８Ｉはｈビット入力であり、入力２２８Ｆはｍビット入力を備え、ここで、ｍは正の整数である。信号Ｎは、周波数倍数の整数部分を表すｈビット値を与える。一例では、ｈ＝８であるが、ｈは８よりも大きくまたは小さくなり得る。信号Ｆ＜ｋ：０＞は、周波数倍数の分数部分．Ｆを規定する値を与え、ここで、ｋはｍよりも小さい。特に、周波数倍数の分数部分「．Ｆ」はＦ＜ｋ：０＞／２＾ｋに等しい。一例では、値ｋは、複数の異なる幅から動的に選択され得る。たとえば、ｍ＝２４ビットの場合、ｋは、１２ビット、１６ビット、２０ビット、または２４ビットの幅を有するように選択され得る。最大幅ｍは、２４よりも大きいかまたは小さい他の値を有することができ、選択可能な幅ｋは、１２、１６、２０、および２４以外であり得る。このようにして、周波数倍数の分数部分「．Ｆ」のための有効数字の数、したがってＰＬＬ１０８のＰＰＭ精度は、値Ｆ＜ｋ：０＞のための異なる幅を選択することによって増加または減少し得る。
【００１８】
ＳＤＭ２０９は、周波数分周器２０８の出力２２２からのフィードバック信号ＦＢを受信するように結合された入力を含む。一例では、ＳＤＭ２０９はまた、基準信号ＲＥＦを受信するように結合された入力を含むことができる。ＳＤＭ２０９は、フィードバック信号の各サイクルのための異なる値Ｙ［ｎ］を生成するために、フィードバック信号ＦＢをクロック信号として使用する。Ｙ［ｎ］の値は、Ｎ−Ｏ〜Ｎ＋Ｏ＋１の間で変動し、ここで、Ｏは選択された次数であり（たとえば、１次、２次、または３次の場合、それぞれＯ＝１、２、または３）、Ｎは入力２２８上の整数値である。ＳＤＭ２０９は、Ｙ［ｎ］の平均値がＮ＋Ｆ＜ｋ：０＞／２＾ｋに等しくなるように動作する。周波数分周器２０８は、出力信号ＯＵＴの周波数Ｆｏｕｔを分周し、フィードバック信号ＦＢの周波数Ｆｆｅｄを生成するために、Ｙ［ｎ］の異なる値を除数として使用する。このようにして、出力信号ＯＵＴの周波数ＦｏｕｔはＮ．Ｆによって効果的に分周される。ＳＤＭ２０９の例について、以下で図３に関して説明する。
【００１９】
制御回路２１４は、フィードバック信号ＦＢを受信するために周波数分周器２０８の出力２２２に結合された入力を含む。制御回路２１４は、基準信号ＲＥＦを受信するように結合された別の入力を含む。制御回路２１４は、制御信号を受信し、ＰＬＬ１０８のためのステータス信号を与えるために、ＩＯインターフェース１１２に結合される。制御回路２１４は、ＳＤＭ２０９の入力２３２に結合された出力を含む。
【００２０】
ＳＤＭ２０９は複数の段を含むことができる。一例では、段の各々はそれ自体１次ＳＤＭである。ＳＤＭ段は、プログラム可能次数を有する多段雑音整形（ＭＡＳＨ）構造を実現するためにカスケード接続され得る。ＳＤＭ２０９は、制御回路２１４からの制御信号を受信するように結合された入力２３２を含む。ＳＤＭ２０９は、制御回路２１４からの制御信号に基づいて次数を選択する。たとえば、ＳＤＭ２０９は、３つの段を含むことができ、１次（１）、２次（１−１）、および３次（１−１−１）から選択することができる。ＳＤＭ２０９は、３よりも大きいまたは小さい他の数の段を含むことができ、したがって、異なる数の選択可能な次数を有することができる。ＳＤＭは、フィードバック信号の各サイクルｎについての値Ｙ［ｎ］を出力する。本例では、値Ｙ［ｎ］はｈ−ビットを含む。一例では、ｈ＝８ビットであるが、ＳＤＭ２０９の出力値Ｙ［ｎ］は８ビットよりも大きくまたは小さくなり得る。
【００２１】
図３は、一例による、ＳＤＭ２０９を示すブロック図である。ＳＤＭ２０９は、プログラム可能次数ＭＡＳＨ変換器３０２と、プログラマブル遅延回路３０４と、フロア回路３０６と、減算器３０８と、加算器３１０とを含む。フロア回路３０６の入力は入力２２８に結合される。フロア回路３０６の出力は、減算器３０８の入力と、プログラマブル遅延回路３０４の入力とに結合される。減算器３０８の別の入力は入力２２８に結合される。減算器３０８の出力はプログラム可能次数ＭＡＳＨ変換器３０２の入力に結合される。プログラム可能次数ＭＡＳＨ変換器３０２の出力は加算器３１０の入力に結合される。プログラマブル遅延回路３０４の出力は加算器３１０の別の入力に結合される。加算器３１０の出力は出力２２４に結合される。制御回路２１４は、その次数を選択するために、プログラム可能次数ＭＡＳＨ変換器３０２に制御信号ＭＯを与える。制御回路２１４は、その遅延を設定するために、プログラマブル遅延回路３０４に制御信号ＤＳを与える。
【００２２】
プログラム可能次数ＭＡＳＨ変換器３０２の入力範囲が限定されることにより、ＳＤＭ２０９は、最初に入力２２８の整数部分を取得するために入力をフロアリングする。整数部分はプログラマブル遅延回路３０４を通る。対照的に、プログラム可能次数ＭＡＳＨ変換器３０２は、フロア回路３０６（すなわち、入力２２８の分数部分）によって広範囲入力と整数部分出力との間の差を処理する。制御回路２１４は、プログラム可能次数ＭＡＳＨ変換器３０２の信号伝達関数に一致するように、遅延回路３０４の遅延を設定する。プログラム可能次数ＭＡＳＨ変換器３０２は、異なる応用をサポートするために雑音整形における柔軟性を与える。プログラム可能次数ＭＡＳＨ変換器３０２の異なる次数は、一致させられるべき異なる信号伝達関数を有するので、入力２２８の整数部分は、固定遅延ではなくプログラマブル遅延を通る。出力において、遅延された整数部分は、最終出力２２４を生成するためにプログラム可能次数ＭＡＳＨ変換器３０２の出力に加算される。図３のアーキテクチャにおいて、ＳＤＭは、プログラム可能次数ＭＡＳＨ変換器３０２の次数にかかわらず、および入力２２８の範囲にかかわらず、適切に動作する。すなわち、ＳＤＭ２０９は、入力２２８の無限の入力範囲を可能にし、特定の応用に適応する雑音整形を可能にするためにプログラム可能次数を与え、フラクショナルＮ  ＰＬＬにおいて使用されるときに分周器入力が整数境界を動的に越える能力を与え、スペクトラム拡散（ＳＳＣ）応用において使用されるときに無限のスペクトラム拡散範囲を与え、また、出力ジッタにおける増加を回避し、スムーズで正確な出力を保証するために遅延整合を与える。
【００２３】
図４は、一例による、ＳＤＭ２０９を動作させる方法４００を示す流れ図である。方法４００はステップ４０２において開始し、そこで、ＳＤＭ２０９が、整数部分と分数部分とを有する入力信号を受信する。ステップ４０４において、フロア回路３０６が、整数部分を有するフロア信号を生成するために入力信号を処理する。ステップ４０６において、減算器３０８が、入力の分数部分を有する分数信号を生成するために、フロア信号と入力信号との間の差を決定する。ステップ４０８において、分数信号がプログラム可能次数ＭＡＳＨ変換器３０２に結合される。ステップ４１０において、フロア信号が、遅延されたフロア信号を生成するために遅延回路３０４によって遅延させられる。ステップ４１２において、加算器３１０が、ＳＤＭ２０９の出力を生成するために、プログラム可能次数ＭＡＳＨ変換器３０２の出力と、遅延されたフロア信号とを加算する。
【００２４】
図５は、一例による、プログラム可能次数ＭＡＳＨ変換器３０２の例を示すブロック図である。例では、プログラム可能次数ＭＡＳＨ変換器３０２は、３つのＭＡＳＨ変換器５１２−１〜５１２−３を含む。ＭＡＳＨ変換器５１２−１の入力は、信号Ｆ＜ｋ：０＞を受信するように結合される。ＭＡＳＨ変換器５１２−１の出力はＭＡＳＨ変換器５１２−２の入力に結合される。ＭＡＳＨ変換器５１２−２の出力はＭＡＳＨ変換器５１２−３の入力に結合される。ＭＡＳＨ変換器５１２−１〜５１２−３のクロック入力は、フィードバック信号ＦＢを受信するように結合される。
【００２５】
ＭＡＳＨ変換器５１２−１〜５１２−３の各々は、マルチプレクサ５０４と、アキュムレータ５０６とを含む。明快のために、ＭＡＳＨ変換器５１２−１のみが詳細に示されている。ＭＡＳＨ変換器５１２−２および５１２−３はＭＡＳＨ変換器５１２−１と同様に構成されることを理解されたい。マルチプレクサ５０４の入力は、累積されるべき値（たとえば、Ｆ＜ｋ：０＞または前の段からのアキュムレータ出力）と、論理０信号（ｍ’ｂ０）とを受信するように結合される。マルチプレクサ５０４の出力はアキュムレータ５０６の入力に結合される。アキュムレータ５０６の１つの出力は累積された値を与え、アキュムレータ５０６の別の出力はキャリービット（オーバーフロービット）を与える。アキュムレータ５０６のクロック入力は、フィードバック信号ＦＢを受信するように結合される。マルチプレクサ５０４の１つの制御入力は、次数選択信号ＭＯのビットを受信するように結合される。次数選択信号ＭＯのビットＭ＜２：０＞は、ＭＡＳＨ変換器５１２−１〜５１２−３のうちのどれが有効にされるかを決定する（たとえば、プログラム可能次数ＭＡＳＨ変換器３０２の次数）。
【００２６】
プログラム可能次数ＭＡＳＨ変換器３０２は第３の（１−１−１）次数において構成されると仮定する。ＭＡＳＨ変換器５１２−１は、フィードバック信号ＦＢの各サイクルについて、値Ｆ＜ｋ：０＞をその累積された値に加算する。ＭＡＳＨ変換器５１２−２は、フィードバック信号ＦＢの各サイクルについて、ＭＡＳＨ変換器５１２−１の累積された値をその累積された値に加算する。ＭＡＳＨ変換器５１２−３は、フィードバック信号ＦＢの各サイクルについて、ＭＡＳＨ変換器５１２−２の累積された値をその累積された値に加算する。ＭＡＳＨ変換器５１２−１〜５１２−３のキャリー（オーバーフロー）ビットは、加算器３１０の入力に結合される（オーバーフロー１、オーバーフロー２、およびオーバーフロー３と示される）。ＭＡＳＨ変換器５１２−１〜５１２−３のいずれかが次数選択信号ＭＯによって無効にされる場合、それぞれのキャリー（オーバーフロー）ビットは０である。
【００２７】
加算器３１０は、フィードバック信号ＦＢを受信するように結合されたクロック入力と、整数値Ｎを受信するための入力と、ＭＡＳＨ次数信号（ＭＯ＜２：０＞）を受信するように結合された入力とを有する。加算器３１０の出力は分周器制御信号Ｙ［ｎ］を与える。加算器３１０は、フィードバック信号ＦＢの各サイクルについて、出力値Ｙ［ｎ］を生成するために、オーバーフローの値を整数値Ｎと組み合わせる。ＭＡＳＨ次数信号ＭＯ＜２：０＞は、計算において使用されるＭＡＳＨ変換器５１２−１〜５１２−３の数を決定する。１次計算のために、ＭＡＳＨ変換器５１２−１からのオーバーフロー１のみが使用される。２次計算のために、それぞれＭＡＳＨ変換器５１２−１からのオーバーフロー１およびＭＡＳＨ変換器５１２−２からのオーバーフロー２のみが使用される。３次計算のために、すべてのオーバーフロー１、２、および３が使用される。Ｙ［ｎ］の値は、Ｎ−Ｏ〜Ｎ＋Ｏ＋１の間で変動し、ここで、Ｏは、選択された次数である（たとえば、１次、２次、または３次の場合、それぞれＯ＝１、２、または３）。
【００２８】
図６は、図１に示されたＩＣ１０２の実装形態として使用され得る、一例によるプログラマブルＩＣ１を示すブロック図である。プログラマブルＩＣ１は、プログラマブル論理３と、構成論理２５と、構成メモリ２６とを含む。プログラマブルＩＣ１は、不揮発性メモリ２７、ＤＲＡＭ２８、および他の回路２９など、外部回路に結合され得る。プログラマブル論理３は、論理セル３０と、サポート回路３１と、プログラマブル相互接続３２とを含む。論理セル３０は、複数の入力の一般論理関数を実装するように構成され得る回路を含む。サポート回路３１は、トランシーバ、入出力ブロック、デジタル信号プロセッサ、メモリなど、専用回路を含む。論理セルおよびサポート回路３１は、プログラマブル相互接続３２を使用して相互接続され得る。論理セル３０をプログラムするための情報、サポート回路３１のパラメータを設定するための情報、およびプログラマブル相互接続３２をプログラムするための情報は、構成論理２５によって構成メモリ２６に記憶される。構成論理２５は、不揮発性メモリ２７または他のソース（たとえば、ＤＲＡＭ２８または他の回路２９から）からの構成データを取得することができる。いくつかの例では、プログラマブルＩＣ１は処理システム２を含む。処理システム２は、マイクロプロセッサ、メモリ、サポート回路、ＩＯ回路などを含むことができる。
【００２９】
図７は、トランシーバ３７、構成可能な論理ブロック（「ＣＬＢ」）３３、ランダムアクセスメモリブロック（「ＢＲＡＭ」）３４、入出力ブロック（「ＩＯＢ」）３６、構成およびクロッキング論理（「ＣＯＮＦＩＧ／ＣＬＯＣＫ」）４２、デジタル信号処理ブロック（「ＤＳＰ」）３５、専用入出力ブロック（「Ｉ／Ｏ」）４１（たとえば、構成ポートおよびクロックポート）、およびデジタルクロックマネージャ、アナログデジタル変換器、システム監視論理など、他のプログラマブル論理３９を含む、多数の異なるプログラマブルタイルを含む、プログラマブルＩＣ１のフィールドプログラマブルゲートアレイ（ＦＰＧＡ）実装形態を示す。ＦＰＧＡはまた、ＰＣＩｅインターフェース４０、アナログデジタル変換器（ＡＤＣ）３８などを含むことができる。
【００３０】
いくつかのＦＰＧＡにおいて、各プログラマブルタイルは、図７の上部に含まれる例によって示されるように、同じタイル内のプログラマブル論理要素の入力および出力端子４８への接続を有する少なくとも１つのプログラマブル相互接続要素（「ＩＮＴ」）４３を含むことができる。各プログラマブル相互接続要素４３はまた、同じタイルまたは他のタイル中の隣接するプログラマブル相互接続要素の相互接続セグメント４９への接続を含むことができる。各プログラマブル相互接続要素４３はまた、論理ブロック（図示せず）間の一般的なルーティングリソースの相互接続セグメント５０への接続を含むことができる。一般的なルーティングリソースは、相互接続セグメント（たとえば、相互接続セグメント５０）のトラックを備える論理ブロック（図示せず）と、相互接続セグメントを接続するためのスイッチブロック（図示せず）との間のルーティングチャネルを含むことができる。一般的なルーティングリソース（たとえば、相互接続セグメント５０）の相互接続セグメントは１つまたは複数の論理ブロックにわたることができる。一般的なルーティングリソースと一緒に使用されるプログラマブル相互接続要素４３は、示されたＦＰＧＡのためのプログラマブル相互接続構造（「プログラマブル相互接続」）を実装する。
【００３１】
例示的な実装形態では、ＣＬＢ３３は、ユーザ論理＋単一のプログラマブル相互接続要素（「ＩＮＴ」）４３を実装するようにプログラムされ得る構成可能論理要素（「ＣＬＥ」）４４を含むことができる。ＢＲＡＭ３４は、１つまたは複数のプログラマブル相互接続要素に加えてＢＲＡＭ論理要素（「ＢＲＬ」）４５を含むことができる。一般に、タイル中に含まれる相互接続要素の数はタイルの高さに依存する。図示の例では、ＢＲＡＭタイルは５つのＣＬＢと同じ高さを有するが、他の数（たとえば、４つ）も使用され得る。ＤＳＰタイル３５は、適切な数のプログラマブル相互接続要素に加えてＤＳＰ論理要素（「ＤＳＰＬ」）４６を含むことができる。ＩＯＢ３６は、たとえば、プログラマブル相互接続要素４３の１つのインスタンスに加えて入出力論理要素（「ＩＯＬ」）４７の２つのインスタンスを含むことができる。当業者に明らかになるように、たとえば、Ｉ／Ｏ論理要素４７に接続された実際のＩ／Ｏパッドは、一般に、入出力論理要素４７のエリアに閉じ込められない。
【００３２】
図示の例では、（図７に示された）ダイの中心に近い水平エリアは、構成、クロック、および他の制御論理のために使用される。この水平エリアまたは列から延びる垂直カラム５１は、ＦＰＧＡの幅にわたってクロックと構成信号とを分布させるために使用される。
【００３３】
図７に示されたアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的な柱状構造を壊す追加の論理ブロックを含む。追加の論理ブロックはプログラマブルブロックおよび／または専用論理であり得る。
【００３４】
図７は、例示的なＦＰＧＡアーキテクチャのみを示すものであることに留意されたい。たとえば、図７の上部に含まれる、列中の論理ブロックの数、列の相対的幅、列の数および順序、列中に含まれる論理ブロックのタイプ、論理ブロックの相対的サイズ、および相互接続／論理実装形態は、例にすぎない。たとえば、実際のＦＰＧＡでは、ユーザ論理の効率的な実装を促進するために、一般に、ＣＬＢが現れる所はどこにでもＣＬＢの２つ以上の隣接する列が含められるが、隣接するＣＬＢ列の数はＦＰＧＡの全体的サイズとともに変動する。
【００３５】
プログラマブルデジタルシグマデルタ変調器（ＳＤＭ）を提供するための技法について説明する。一例では、シグマデルタ変調器（ＳＤＭ）回路は、フロア回路と、フロア回路の入力に結合された第１の入力、およびフロア回路の出力に結合された第２の入力を有する減算器と、プログラム可能次数を有する多段雑音整形（ＭＡＳＨ）変換器であって、減算器の出力に結合された入力を含む、ＭＡＳＨ変換器と、フロア回路の出力に結合された入力を有するプログラマブル遅延回路と、ＭＡＳＨ変換器の出力に結合された第１の入力、およびプログラマブル遅延回路の出力に結合された第２の入力を有する加算器とを含む。
【００３６】
あるそのようなＳＤＭは、ＭＡＳＨ変換器とプログラマブル遅延とに結合された制御回路をさらに含み得、制御回路は、ＭＡＳＨ変換器のプログラム可能次数と、プログラマブル遅延回路のプログラマブル遅延とを制御するように構成される。
【００３７】
あるそのようなＳＤＭ回路では、制御回路は、ＭＡＳＨ変換器のプログラム可能次数の設定に基づいて、ＭＡＳＨ変換器の伝達関数に一致するように、プログラマブル遅延を設定するように構成され得る。
【００３８】
あるそのようなＳＤＭ回路では、ＭＡＳＨ変換器は複数のカスケード段を備え、入力段が、減算器の入力を受信するために結合され得、複数の段の各々が、制御回路に結合されたイネーブル入力を含み、制御回路は、複数のカスケード段のうちの選択された数をイネーブルにすることによってＭＡＳＨ変換器のプログラム可能次数を制御するように構成され得る。
【００３９】
あるそのようなＳＤＭ回路では、ＭＡＳＨ変換器の出力は、複数のカスケード段のうちの選択された数の出力から導出された値を与えるように構成され得る。
【００４０】
あるそのようなＳＤＭ回路では、フロア回路の入力は、整数部分と分数部分とを有する値を表すデジタル信号を受信するように構成され得、フロア回路は、値の整数部分を出力するように構成され得る。
【００４１】
あるそのようなＳＤＭ回路では、減算器は、値の分数部分をＭＡＳＨ変換器に与えるために、フロア回路の出力からフロア回路の入力を減算するように構成され得る。
【００４２】
別の例では、位相ロックループ（ＰＬＬ）回路は、基準周波数を受信するための第１の入力、およびフィードバック周波数を有するフィードバック信号を受信するための第２の入力を有するエラー検出器と、エラー検出器の出力に結合された入力、および出力周波数を有する出力信号を与えるための出力を有し、出力周波数が基準周波数に周波数倍数を乗算したものである、発振器と、発振器の出力に結合された入力、および分周器制御信号に基づいてフィードバック信号を与えるための出力を有する周波数分周器と、整数部分および分数部分を有する値を受信するための入力、および分周器制御信号を与えるための出力を有するシグマデルタ変調器（ＳＤＭ）とを含み得る。ＳＤＭは、ＳＤＭの入力に結合された入力を有するフロア回路と、フロア回路の入力に結合された第１の入力、およびフロア回路の出力に結合された第２の入力を有する減算器と、プログラム可能次数を有する多段雑音整形（ＭＡＳＨ）変換器であって、減算器の出力に結合された入力を含む、ＭＡＳＨ変換器と、フロア回路の出力に結合された入力を有するプログラマブル遅延回路と、ＭＡＳＨ変換器の出力に結合された第１の入力、プログラマブル遅延回路の出力に結合された第２の入力、およびＳＤＭの出力に結合された出力を有する加算器とを含む。
【００４３】
あるそのようなＰＬＬ回路では、ＳＤＭは、ＭＡＳＨ変換器とプログラマブル遅延とに結合された制御回路をさらに備え得、制御回路は、ＭＡＳＨ変換器のプログラム可能次数と、プログラマブル遅延回路のプログラマブル遅延とを制御するように構成される。
【００４４】
あるそのようなＰＬＬ回路では、制御回路は、ＭＡＳＨ変換器のプログラム可能次数の設定に基づいて、ＭＡＳＨ変換器の伝達関数に一致するように、プログラマブル遅延を設定するように構成され得る。
【００４５】
あるそのようなＰＬＬ回路では、ＭＡＳＨ変換器は複数のカスケード段を備え得、入力段が、減算器の入力を受信するために結合され得、複数の段の各々が、制御回路に結合されたイネーブル入力を含み、制御回路は、複数のカスケード段のうちの選択された数をイネーブルにすることによってＭＡＳＨ変換器のプログラム可能次数を制御するように構成され得る。
【００４６】
あるそのようなＰＬＬ回路では、ＭＡＳＨ変換器の出力は、複数のカスケード段のうちの選択された数の出力から導出された値を与えるように構成され得る。
【００４７】
あるそのようなＰＬＬ回路では、フロア回路の入力は、整数部分と分数部分とを有する値を表すデジタル信号を受信するように構成され得、フロア回路は、値の整数部分を出力するように構成され得る。
【００４８】
あるそのようなＰＬＬ回路では、減算器は、値の分数部分をＭＡＳＨ変換器に与えるために、フロア回路の出力からフロア回路の入力を減算するように構成され得る。
【００４９】
別の例では、シグマデルタ変調器（ＳＤＭ）回路を動作させる方法は、整数部分および分数部分を有する入力信号を受信することと、フロア回路において、整数部分を有するフロア信号を生成するために入力値を処理することと、減算器において、分数部分を有する分数信号を生成するために入力信号からフロア信号を減算することと、分数信号を、プログラム可能次数を有する多段雑音整形（ＭＡＳＨ）変換器に結合することと、遅延回路において、遅延されたフロア信号を生成するためにプログラマブル遅延を使用してフロア信号を遅延させることと、ＭＡＳＨ変換器の出力信号と遅延されたフロア信号とを加算することとを含み得る。
【００５０】
あるそのような方法は、制御回路において、ＭＡＳＨ変換器のプログラム可能次数と遅延回路のプログラマブル遅延とを制御することをさらに含み得る。
【００５１】
あるそのような方法では、制御することは、ＭＡＳＨ変換器のプログラム可能次数を設定することと、ＭＡＳＨ変換器の伝達関数に一致するようにプログラマブル遅延を設定することとを含み得る。
【００５２】
あるそのような方法では、ＭＡＳＨ変換器は複数のカスケード段を備え得、制御することは、複数のカスケード段のうちの選択された数をイネーブルにすることを含む。
【００５３】
あるそのような方法では、ＭＡＳＨ変換器の出力は、複数のカスケード段のうちの選択された数の出力から導出された値を与えるように構成され得る。
【００５４】
あるそのような方法は、加算器の出力をフラクショナルＮ位相ロックループ（ＰＬＬ）回路に与えることをさらに含み得る。
【００５５】
上記は特定の例を対象とするが、他のおよびさらなる例が、その基本的範囲から逸脱することなく考案され得、その範囲は添付の特許請求の範囲によって決定される。
【図１】
2021526754.tif 000003
【図２】
2021526754.tif 000004
【図３】
2021526754.tif 000005
【図４】
2021526754.tif 000006
【図５】
2021526754.tif 000007
【図６】
2021526754.tif 000008
【図７】
2021526754.tif 000009
【手続補正書】
【提出日】令和2年6月30日(2020.6.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
整数部分および分数部分を有する入力を受信し、前記整数部分を出力するように構成されたフロア回路と、
前記フロア回路の入力に結合された第１の入力、前記フロア回路の出力に結合された第２の入力、および前記分数部分を出力するように構成された減算器出力を有する減算器と、
プログラム可能次数を有する多段雑音整形（ＭＡＳＨ）変換器であって、前記減算器出力に結合された入力を含む、ＭＡＳＨ変換器と、
前記ＭＡＳＨ変換器の選択された次数によって導入された遅延に一致するように、フロア信号を遅延させるように構成された、前記フロア回路の前記出力に結合された入力を有するプログラマブル遅延回路と、
前記ＭＡＳＨ変換器の出力に結合された第１の入力、および前記プログラマブル遅延回路の出力に結合された第２の入力を有する加算器と
を備える、シグマデルタ変調器（ＳＤＭ）回路。
【請求項２】
前記ＭＡＳＨ変換器と前記プログラマブル遅延とに結合された制御回路であって、前記ＭＡＳＨ変換器の前記プログラム可能次数と、前記プログラマブル遅延回路のプログラマブル遅延とを制御するように構成された、制御回路をさらに備える、請求項１に記載のＳＤＭ回路。
【請求項３】
前記制御回路が、前記ＭＡＳＨ変換器の前記プログラム可能次数の設定に基づいて、前記ＭＡＳＨ変換器の伝達関数の遅延に一致するように、前記プログラマブル遅延を設定するように構成された、請求項２に記載のＳＤＭ回路。
【請求項４】
前記ＭＡＳＨ変換器が複数のカスケード段を備え、入力段が、前記減算器の前記入力を受信するために結合され、前記複数の段の各々が、前記制御回路に結合されたイネーブル入力を含み、前記制御回路が、前記複数のカスケード段のうちの選択された数をイネーブルにすることによって前記ＭＡＳＨ変換器の前記プログラム可能次数を制御するように構成された、請求項２に記載のＳＤＭ回路。
【請求項５】
前記ＭＡＳＨ変換器の前記出力が、前記複数のカスケード段のうちの前記選択された数の出力から導出された値を与えるように構成された、請求項４に記載のＳＤＭ回路。
【請求項６】
前記フロア回路の前記入力が、整数部分と分数部分とを有する値を表すデジタル信号を受信するように構成され、前記フロア回路が、前記値の前記整数部分を出力するように構成された、請求項１に記載のＳＤＭ回路。
【請求項７】
前記減算器が、前記値の前記分数部分を前記ＭＡＳＨ変換器に与えるために、前記フロア回路の前記出力から前記フロア回路の前記入力を減算するように構成された、請求項６に記載のＳＤＭ回路。
【請求項８】
基準周波数を受信するための第１の入力、およびフィードバック周波数を有するフィードバック信号を受信するための第２の入力を有するエラー検出器と、
前記エラー検出器の出力に結合された入力、および出力周波数を有する出力信号を与えるための出力を有し、前記出力周波数が周波数倍数に前記基準周波数を乗算したものである、発振器と、
前記発振器の前記出力に結合された入力、および分周器制御信号に基づいて前記フィードバック信号を与えるための出力を有する周波数分周器と、
請求項１に記載のＳＤＭと
を備える、位相ロックループ（ＰＬＬ）回路。
【請求項９】
前記ＳＤＭが、
前記ＭＡＳＨ変換器と前記プログラマブル遅延とに結合された制御回路であって、前記ＭＡＳＨ変換器の前記プログラム可能次数と、前記プログラマブル遅延回路のプログラマブル遅延とを制御するように構成された、制御回路をさらに備える、請求項８に記載のＰＬＬ回路。
【請求項１０】
シグマデルタ変調器（ＳＤＭ）回路を動作させる方法であって、
整数部分および分数部分を有する入力信号を受信することと、
フロア回路において、前記入力信号の前記整数部分を有するフロア信号を生成するために前記入力信号を処理することと、
減算器において、前記分数部分を有する分数信号を生成するために前記入力信号から前記フロア信号を減算することと、
前記分数信号を、プログラム可能次数を有する多段雑音整形（ＭＡＳＨ）変換器に結合することと、
遅延回路において、遅延されたフロア信号を生成するためにプログラマブル遅延を使用して前記フロア信号を遅延させることであって、前記遅延されたフロア信号が、前記ＭＡＳＨ変換器の選択された次数によって導入された遅延に一致する、前記フロア信号を遅延させることと、
前記ＭＡＳＨ変換器の出力信号と前記遅延されたフロア信号とを加算することと
を含む、シグマデルタ変調器（ＳＤＭ）回路を動作させる方法。
【請求項１１】
制御回路において、前記ＭＡＳＨ変換器の前記プログラム可能次数と前記遅延回路の前記プログラマブル遅延とを制御することをさらに含む、請求項１０に記載の方法。
【請求項１２】
前記制御することが、前記ＭＡＳＨ変換器の前記プログラム可能次数を設定することと、前記ＭＡＳＨ変換器の伝達関数の遅延に一致するように前記プログラマブル遅延を設定することとを含む、請求項１１に記載の方法。
【請求項１３】
前記ＭＡＳＨ変換器が複数のカスケード段を備え、前記制御することが、前記複数のカスケード段のうちの選択された数をイネーブルにすることを含む、請求項１１に記載の方法。
【請求項１４】
前記ＭＡＳＨ変換器の前記出力が、前記複数のカスケード段のうちの前記選択された数の出力から導出された値を与えるように構成された、請求項１３に記載の方法。
【請求項１５】
加算器の出力をフラクショナルＮ位相ロックループ（ＰＬＬ）回路に与えることをさらに含む、請求項１０に記載の方法。
【国際調査報告】
2021526754.tif 000010
2021526754.tif 000011
2021526754.tif 000012