(57)【要約】メモリセルのアレイに対するアクセス線管理のための方法、システムおよびデバイスが記述される。幾つかのメモリデバイスは、複数のデジット線および／または複数のワード線に関連付けられたメモリセルと結合されたプレートを含み得る。プレートは、複数のデジット線および／またはワード線と結合されるので、メモリデバイスの様々なコンポーネント間の意図されない相互結合が顕著となり得る。様々なコンポーネント間の意図されない相互結合の影響を軽減するために、メモリデバイスは、アクセス動作の一つ以上の部分の間、選択されていないワード線を浮遊させ得る。したがって、プレート電圧における変化が生じ得るにつれて、選択されていない各ワード線の電圧は、プレートの電圧に関連し得る。
2021522641.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルのアレイの少なくとも第一のメモリセルと結合されたプレートを第一の電圧に駆動することと、
メモリセルの前記アレイの第二のメモリセルに関連付けられたアクセス動作を同定することと、
前記第二のメモリセルに関連付けられた前記アクセス動作に少なくとも部分的に基づいて、ある期間、メモリセルの前記アレイの前記第一のメモリセルと結合された第一のアクセス線を浮遊させることと、
前記期間に、前記第二のメモリセルに関連付けられた前記アクセス動作に少なくとも部分的に基づいて、前記第一の電圧から第二の電圧に前記プレートを駆動することと、
を含む、方法。
【請求項２】
前記期間後に、前記第一の電圧と前記第二の電圧との間の差に少なくとも部分的に基づいて、所望の電圧に前記第一のアクセス線を駆動することをさらに含む、
請求項１に記載の方法。
【請求項３】
前記第二の電圧から前記第一の電圧に前記プレートを駆動することと、
前記プレートを前記第二の電圧から前記第一の電圧に駆動する間に、前記第一のアクセス線を前記所望の電圧に駆動した後、前記第一のアクセス線を浮遊させることと、をさらに含む、
請求項２に記載の方法。
【請求項４】
前記期間に、前記第二のメモリセルと結合された第二のアクセス線を第三の電圧に駆動することをさらに含む、
請求項１に記載の方法。
【請求項５】
前記第一の電圧から前記第二の電圧に前記プレートを駆動する間、前記期間に、第三のメモリセルと結合された第三のアクセス線を第四の電圧に駆動することをさらに含む、
請求項４に記載の方法。
【請求項６】
前記期間の直後の第二の期間に、前記第一のアクセス線を浮遊させることをさらに含む、
請求項１に記載の方法。
【請求項７】
前記プレートは、メモリセルの前記アレイの複数のメモリセルと結合され、前記複数のメモリセルは、前記第一のメモリセルおよび前記第二のメモリセルを含む、
請求項１に記載の方法。
【請求項８】
前記プレートは、メモリセルの前記アレイの第一のデッキのメモリセルの複数の行または複数の列と、ならびに、メモリセルの前記アレイの第二のデッキのメモリセルの複数の行または複数の列と結合される、
請求項１に記載の方法。
【請求項９】
前記第一のアクセス線を浮遊させることと、同時に、前記プレートを前記第二の電圧に駆動することと、をさらに含む、
請求項１に記載の方法。
【請求項１０】
第一のメモリセルおよび第二のメモリセルを含むメモリセルのアレイと、
前記第一のメモリセルと結合された第一のアクセス線と、
前記第一のアクセス線と結合されたアクセス線ドライバであって、前記第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、ある期間に、前記第一のアクセス線を浮遊させるように構成された、アクセス線ドライバと、
前記第一のメモリセルおよび前記第二のメモリセルと結合されたプレートと、
前記プレートと結合されたプレート線ドライバであって、前記期間前に前記プレートを第一の電圧に駆動し、前記第二のメモリセルに関連付けられた前記アクセス動作に少なくとも部分的に基づいて、前記期間に前記プレートを第二の電圧に駆動するように構成された、プレート線ドライバと、
を含む装置。
【請求項１１】
前記第一のアクセス線は選択されていないアクセス線を含む、
請求項１０に記載の装置。
【請求項１２】
前記アクセス線ドライバは、前記第一の電圧と前記第二の電圧との間の差に少なくとも部分的に基づいて、前記期間後に、前記第一のアクセス線を所望の電圧を駆動するようにさらに構成される、
請求項１０に記載の装置。
【請求項１３】
前記第二のメモリセルと結合された第二のアクセス線をさらに含み、前記第二のアクセス線は選択されたアクセス線を含む、
請求項１０に記載の装置。
【請求項１４】
前記アクセス線ドライバは、前記第二のアクセス線と結合され、前記第二のアクセス線を第三の電圧に駆動するようにさらに構成され、前記第三の電圧は、前記第二のメモリセルの第一の論理値に関連付けられる、
請求項１３に記載の装置。
【請求項１５】
第三のメモリセルと結合された第三のアクセス線をさらに含み、前記第三のアクセス線は、選択されていないアクセス線を含み、前記アクセス線ドライバは、前記第二のアクセス線および前記第三のアクセス線と結合される、
請求項１３に記載の装置。
【請求項１６】
前記アクセス線ドライバは、
前記第二のアクセス線を第四の電圧に駆動することであって、前記第四の電圧は、前記第二のメモリセルの第一の論理値に関連付けられることと、
前記第三のアクセス線を第五の電圧に駆動することであって、前記第五の電圧は、前記第三のメモリセルの第二の論理値に関連付けられることと、
をするようにさらに構成される、
請求項１５に記載の装置。
【請求項１７】
前記アクセス線ドライバは、前記第一のアクセス線を前記期間後に浮遊させ続けるようにさらに構成される、
請求項１０に記載の装置。
【請求項１８】
メモリセルの前記アレイは、複数の強誘電体メモリセルを含む、
請求項１０に記載の装置。
【請求項１９】
第一のメモリセルおよび第二のメモリセルを含む複数のメモリセルと結合されたプレートと、
前記プレートと結合されたプレートドライバと、
前記第一のメモリセルと結合された第一のアクセス線と、
前記第一のアクセス線と結合されたアクセス線ドライバと、
コントローラであって、
前記第二のメモリセルに関連付けられたアクセス動作を同定し、
前記第二のメモリセルに関連付けられた前記アクセス動作に少なくとも部分的に基づいて、第一の電圧から第二の電圧に前記プレートを駆動することを開始し、
前記第二のメモリセルに関連付けられた前記アクセス動作に少なくとも部分的に基づいて、前記第一のアクセス線を浮遊させることを開始する、
ように構成された、コントローラと、
を含む装置。
【請求項２０】
前記コントローラは、前記第一の電圧と前記第二の電圧との間の差に少なくとも部分的に基づいて、前記プレートが前記第二の電圧になった後、前記第一のアクセス線を所望の電圧に駆動することを開始するようにさらに構成される、
請求項１９に記載の装置。
【請求項２１】
前記コントローラは、前記プレートが前記第二の電圧になった後、前記第一のアクセス線を浮遊させ続けるようにさらに構成される、
請求項１９に記載の装置。
【請求項２２】
前記コントローラは、前記第一のアクセス線を浮遊させることと、前記第二の電圧に前記プレートを駆動することとを同時に開始するようにさらに構成される、
請求項１９に記載の装置。
【請求項２３】
前記コントローラは、前記プレートを前記第二の電圧に駆動することを開始する前に、前記第一のアクセス線を浮遊させることを開始するようにさらに構成される、
請求項１９に記載の装置。
【請求項２４】
前記コントローラは、前記第二のメモリセルに関連付けられた前記アクセス動作に少なくとも部分的に基づいて、前記第二のメモリセルと結合された第二のアクセス線を選択することを開始するようにさらに構成される、
請求項１９に記載の装置。
【請求項２５】
前記コントローラは、前記第二のメモリセルに関連付けられた前記アクセス動作に少なくとも部分的に基づいて、前記複数のメモリセルの第三のメモリセルに関連付けられた第三のアクセス線を第三の電圧に駆動することを開始するようにさらに構成される、
請求項２４に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
［クロスリファレンス］
本特許出願は、２０１８年５月４日に出願された、ＶＩＭＥＲＣＡＴＩによる“ＡＣＣＥＳＳ  ＬＩＮＥ  ＭＡＮＡＧＥＭＥＮＴ  ＦＯＲ  ＡＮ  ＡＲＲＡＹ  ＯＦ  ＭＥＭＯＲＹ  ＣＥＬＬＳ”と題された米国特許出願番号１５／９７１，６３９に対する優先権を主張する。この米国特許出願は、その譲受人に譲渡され、参照によりその全体が本明細書に明確に組み入れられる。
【背景技術】
【０００２】
以下の記述は、概してメモリセルに対するアクセスを管理することに関し、より詳細には、メモリセルのアレイに対するアクセス線管理に関する。
【０００３】
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、デジタルディスプレイなどの様々な電子デバイスに情報を格納するために広く用いられている。メモリデバイスの様々な状態をプログラムすることによって情報が格納される。例えば、バイナリデバイスは、論理“１”または論理“０”によってしばしば表される二つの状態を有する。他のシステムにおいては、三以上の状態が格納され得る。格納された情報にアクセスするために、電子デバイスのコンポーネントは、メモリデバイスに格納された状態を読み出すか、または検知し得る。情報を格納するために、電子デバイスのコンポーネントは、メモリデバイスに状態を書き込むか、またはプログラムし得る。
【０００４】
メモリデバイスの様々なタイプが存在し、磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期式ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、相変化メモリ（ＰＣＭ）他を含む。メモリデバイスは、揮発性または不揮発性であり得る。不揮発性メモリ、例えば、ＦｅＲＡＭは、外部電源がなくても長期間、その格納された論理状態を維持することができる。揮発性メモリデバイス、例えば、ＤＲＡＭは、外部電源によって周期的にリフレッシュされないと、時間の経過とともに、格納された状態を失うことがある。ＦｅＲＡＭは、揮発性メモリと類似のデバイスアーキテクチャを使用し得るが、記憶デバイスとしては強誘電体キャパシタの使用による不揮発特性を有し得る。ＦｅＲＡＭデバイスは、したがって、他の不揮発性および揮発性メモリデバイスと比較すると、改良された性能を有し得る。
【０００５】
メモリデバイスを改良することは、概して、指標の中でもとりわけ、メモリセル密度の増大、読み出し／書き込み速度の向上、信頼性の向上、データ保持の向上、電力消費の低減、または製造コストの低減を含み得る。
【図面の簡単な説明】
【０００６】
【図１】本開示の実施例による、メモリセルのアレイに対するアクセス線管理をサポートするメモリアレイの一実施例を図示する。
【図２】本開示の実施例による、アクセス線管理のための技術をサポートする回路の一実施例を図示する。
【図３】本開示の実施例による、アクセス線管理のための技術をサポートするメモリデバイスの一実施例を図示する。
【図４Ａ】本開示の実施例による、アクセス線管理のための技術をサポートするメモリデバイスの一実施例を図示する。
【図４Ｂ】本開示の実施例による、アクセス線管理のための技術をサポートするタイミング図の一実施例を図示する。
【図５Ａ】本開示の実施例による、アクセス線管理のための技術をサポートするメモリデバイスの一実施例を図示する。
【図５Ｂ】本開示の実施例による、アクセス線管理のための技術をサポートするタイミング図の一実施例を図示する。
【図６】本開示の実施例による、アクセス線管理のための技術をサポートするデバイスのブロック図を示す。
【図７】本開示の実施例による、アクセス線管理のための技術をサポートするデバイスのブロック図を示す。
【図８】本開示の実施例による、メモリセルのアレイに対するアクセス線管理のための方法を図示する。
【図９】本開示の実施例による、メモリセルのアレイに対するアクセス線管理のための方法を図示する。
【図１０】本開示の実施例による、メモリセルのアレイに対するアクセス線管理のための方法を図示する。
【発明を実施するための形態】
【０００７】
幾つかのメモリアレイは、複数のメモリセルに共通のプレートを含み得、メモリセルは、また、複数のデジット線および／または複数のワード線に関連付けられる。プレートの電圧が（それによって、関連付けられたプレート線の電圧もまた）選択されたメモリセルに対するアクセス動作に関連して（例えば、ハイ電圧とロウ電圧との間で）変動すると、幾つかのメモリデバイスは、プレートに共通の選択されていないメモリセルに対する各ワード線（選択されていないワード線と称され得る）を固定電圧で維持し得る。この結果として、各選択されていないワード線（例えば、各選択されていないワード線と共通のプレートまたはプレート線との間）に関連付けられる容量性（例えば、寄生）相互結合による、漏洩電流および関連付けられる電力損失を生じ得る。プレートが多くのメモリセルで共通である場合、プレートと選択されていないワード線との間の容量（例えば、寄生容量）および意図されない相互結合の合計、また、それによって関連付けられる電力損失の合計は、顕著なものになり得る。メモリアレイによるさらなる電力消費とともに、このような意図されない相互結合による寄生信号は、選択されていないメモリセル上に格納された論理状態をディスターブし得る。例えば、寄生信号の結果として、他の影響の中でもとりわけメモリセル上に格納された状態を変化させることによって、または、アクセス動作にエラーを導入することによって、データにエラーが導入され得る。
【０００８】
複数のデジット線および／または複数のワード線に（直接的もしくは間接的のいずれかで）関連付けられたメモリセルに共通のプレートを含み得るメモリデバイスでのアクセス動作中に、アクセス線（例えば、選択されていないアクセス線、選択されていないワード線）を管理するための技術が、本明細書に記述される。例えば、意図されない相互結合の影響を低減または軽減するために、メモリデバイスは、プレートの電圧を変化させるときに、複数の選択されていないアクセス線（例えば、ワード線）を浮遊させ得る。したがって、メモリデバイスは、選択されたメモリセルに対するアクセス動作の一つ以上の部分の間、ある場合には、そのアクセス動作の前またはその後の期間に、選択されていないワード線を浮遊させ得る。選択されていないアクセス線を浮遊させることによって、各選択されていないアクセス線の電圧がプレートおよびプレート線の電圧を追跡する（例えば、一定またはほぼ一定の差を維持する）ことが容易になり得、その結果として、メモリアレイ全体のより少ない電力消費とともに、選択されていないメモリセルに関連付けられたエラーを少なくすることがもたらされる。本明細書で用いられるように、ノードを浮遊させることは、あらゆる定義された電源からノードを電気的に絶縁することを称し得る。
【０００９】
以下、図１〜図３の文脈において、上記で紹介された本開示の特徴がさらに記述される。その後、図４Ａ〜図４Ｂおよび図５Ａ〜図５Ｂを参照して特定の実施例が記述される。本開示のこれらのおよび他の特徴は、メモリセルのアレイに対するアクセス線管理のための技術に関連する装置図、システム図およびフローチャートによってさらに図示され、またそれらを参照して記述される。
【００１０】
図１は、本開示の様々な実施形態による、メモリアレイ１００の一実施例を図示する。メモリアレイ１００は、また、電子メモリ装置とも称され得る。メモリアレイ１００は、異なる状態を格納するようにプログラム可能であるメモリセル１０５を含む。各メモリセル１０５は、論理０および論理１として表される二つの状態を格納するようにプログラム可能であり得る。ある場合には、メモリセル１０５は、三つ以上の論理状態を格納するように構成される。メモリセル１０５は、プログラム可能な状態を表す電荷をキャパシタ内に格納し得、例えば、充電されたキャパシタおよび充電されていないキャパシタは、其々、二つの論理状態を表し得る。ＤＲＡＭアーキテクチャは、通常このような設計を使用し得、使用されるキャパシタは、絶縁体として、線形または常誘電性の電気分極特性を有する誘電体材料を含み得る。対照的に、強誘電体メモリセルは、絶縁性材料として強誘電体を有するキャパシタを含み得る。強誘電体キャパシタの異なる電荷レベルは、異なる論理状態を表し得る。強誘電体材料は、非線形分極特性を有し、強誘電体メモリセル１０５の幾つかの詳細および利点が以下に議論される。
【００１１】
メモリアレイ１００は、三次元（３Ｄ）メモリアレイであり得、二次元（２Ｄ）メモリアレイが、相互に重なって形成される。これによって、２Ｄアレイと比較すると、単一のダイまたは基板上に形成され得るメモリセル数を増加させ得、それにより、メモリアレイの製造コストを低減させ得るか、またはメモリアレイの性能を向上させ得、あるいは、その双方が可能となる。図１に図示された実施例によると、メモリアレイ１００は、メモリセル１０５の２つのレベルを含み、それによって、三次元メモリアレイと考えられ得る。しかしながら、レベルの数は２つに限定されるものではない。メモリセル１０５が各レベルにわたって、相互にほぼ一列となり得るように、各レベルが配列または配置され得、メモリセル積層１４５を形成する。ある場合には、メモリアレイ１００は、メモリデバイス１００と称され得る。
【００１２】
メモリセル１０５の各行は、アクセス線１１０に接続され、メモリセル１０５の各列は、ビット線１１５に接続される。アクセス線１１０およびビット線１１５は、アレイを形成するために、相互に対して実質的に垂直であり得る。さらに、メモリセル１０５の各行は、少なくとも一つのプレート線（図示せず）に結合され得る。本明細書で用いられるように、プレートノード、プレート線または単にプレートという用語は、入れ替え可能なように使用され得る。図１に図示されるように、メモリセル積層１４５内の各メモリセル１０５は、ビット線１１５などの個別の導線に結合され得る。他の実施例（図示せず）においては、メモリセル積層１４５内の二つのメモリセル１０５は、ビット線１１５などの共通の導線を共有し得る。即ち、ビット線１１５は、上部のメモリセル１０５の底部電極および下部のメモリセル１０５の上部電極と電子的に連通し得る。他の構成も可能であり得、例えば、第三のデッキが下部のデッキとアクセス線１１０を共有し得る。概して、一つのメモリセル１０５がアクセス線１１０およびビット線１１５などの二つの導線の交点に配置され得る。この交点は、メモリセルのアドレスを称され得る。対象メモリセル１０５は、通電されたアクセス線１１０およびビット線１１５の交点に配置されたメモリセル１０５であり得、即ち、アクセス線１１０およびビット線１１５は、その交点におけるメモリセル１０５を読み出すか、または書き込むために通電され得る。同一のアクセス線１１０またはビット線１１５と電子的に連通する（例えば、接続される）他のメモリセル１０５は、非対象（ｕｎｔａｒｇｅｔ）メモリセル１０５と称され得る。
【００１３】
上記で議論されたように、電極は、メモリセル１０５およびアクセス線１１０またはビット線１１５に結合され得る。電極という用語は、導体を称し得、ある場合には、メモリセル１０５に対する電気的接点として使用され得る。電極は、メモリアレイ１００の素子またはコンポーネント間の導電性経路を提供するトレース、ワイヤ、導線、導電性層などを含み得る。
【００１４】
読み出しおよび書き込みなどの動作は、アクセス線１１０およびデジット線１１５をアクティブ化すること、または選択することによってメモリセル１０５で実施され得る。アクセス線１１０は、また、ワード線１１０としても知られ得、ビット線１１５は、また、デジット線１１５としても知られ得る。概して、アクセス線という用語は、ワード線、ビット線、デジット線またはプレート線を称し得る。ワード線およびビット線または、その類似物に対する参照は、理解や操作を失うことなく交換可能である。ワード線１１０またはデジット線１１５をアクティブ化すること、または選択することは、其々の線に電圧を印加することを含み得る。ワード線１１０およびデジット線１１５は、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）など）、金属合金、炭素、導電性を有するようにドープされた半導体、または他の導電性材料、合金、化合物などの導電性材料で製造され得る。
【００１５】
あるアーキテクチャにおいては、セルの論理格納デバイス、例えばキャパシタは、選択コンポーネントによってデジット線から電気的に絶縁され得る。ワード線１１０は、選択コンポーネントに接続され得、また選択コンポーネントを制御し得る。例えば、選択コンポーネントはトランジスタであり得、ワード線１１０は、トランジスタのゲートに接続され得る。ワード線１１０をアクティブ化する結果として、メモリセル１０５のキャパシタとその対応するデジット線１１５との間の電気的接続または閉回路が生じる。デジット線は、その後、メモリセル１０５を読み出すか、または書き込むかのいずれかのために、アクセスされ得る。メモリセル１０５を選択すると、結果として生じる信号は、格納された論理状態を決定するために使用され得る。
【００１６】
メモリセル１０５にアクセスすることは、行デコーダ１２０および列デコーダ１３０を通じて制御され得る。例えば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信された行アドレスに基づいて、適切なワード線１１０をアクティブ化し得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５をアクティブ化する。例えば、メモリアレイ１００は、複数のワード線１１０および複数のデジット線１１５を含み得る。それによって、ワード線１１０およびデジット線１１５をアクティブ化することによって、その交点におけるメモリセル１０５がアクセスされ得る。以下により詳細に記述されるように、選択されていないアクセス線（例えば、選択されていないワード線）を浮遊させることによって、意図されない相互結合の影響が軽減され得る。例えば、プレートは、複数のメモリセルと結合され得、複数のメモリセルは、複数のワード線および複数のデジット線と（直接的、または間接的に）順に結合され得る。一つのメモリセルのアクセス動作に関連付けられた期間、プレートと結合された残りの選択されていないメモリセルに関連付けられたワード線は浮遊され得る。選択されていないワード線を浮遊させることによって、選択されていないワード線とプレートとの間の相互結合に関連付けられる影響が軽減され得る。
【００１７】
アクセスされると、メモリセル１０５は、メモリセル１０５の格納された状態を決定するために、センスコンポーネント１２５によって読み出されるか、または検知され得る。例えば、メモリセル１０５にアクセスした後、メモリセル１０５のキャパシタは、その対応するデジット線１１５で放電し得る。キャパシタを放電することは、そのキャパシタにバイアスをかけること、または電圧を印加することの結果として生じ得る。この放電は、デジット線１１５の電圧における変化を引き起こし得、それによって、センスコンポーネント１２５は、メモリセル１０５の格納された状態を決定するために基準電圧（図示せず）と比較し得る。例示的なアクセス動作は、図４Ａから図４Ｂおよび図５Ａから図５Ｂを参照して以下に記述される。
【００１８】
センスコンポーネント１２５は、信号における差を検出し、増幅するために、様々なトランジスタまたは増幅器を含み得、これは、ラッチと称され得る。メモリセル１０５の検出された論理状態は、その後、出力１３５として列デコーダ１３０を通じて出力され得る。ある場合には、センスコンポーネント１２５は、列デコーダ１３０または行デコーダ１２０の一部であり得る。あるいは、センスコンポーネント１２５は、列デコーダ１３０または行デコーダ１２０に接続されるか、または電子的に連通し得る。以下により詳細に記述されるように、選択されていないワード線は、ワード線の相互結合に関連付けられた影響を軽減するために、アクセス動作に関連付けられる期間、浮遊され得る。
【００１９】
幾つかのメモリアーキテクチャにおいては、メモリセル１０５にアクセスすることは、格納された論理状態を劣化させるか、または破壊し得、メモリセル１０５に元の論理状態を戻すために書き換えまたはリフレッシュ動作が実施され得る。ＤＲＡＭにおいては、例えば、キャパシタは、センス動作中に部分的または完全に放電され得、格納された論理状態を破壊する。ゆえに、論理状態は、センス動作後に書き換えられ得る。さらに、単一のワード線１１０をアクティブ化することの結果として、その行における全メモリセルの放電が生じ得、それによって、その行内の幾つか、または全メモリセル１０５が書き換えられる必要があり得る。しかし、強誘電体を使用するアレイなどの不揮発性メモリにおいては、メモリセル１０５にアクセスすることは、論理状態を破壊し得ず、したがって、メモリセル１０５はアクセスした後、書き換えを必要とし得ない。幾つかの実施例においては、メモリセルの複数のレベルは、同一のプレートに結合され得る。このようなプレート構造の結果として、より高いレベルのメモリセルを基板に接続するために、より少量の面積が使用されることになり得る。
【００２０】
ＤＲＡＭを含む幾つかのメモリアーキテクチャは、外部電源によって周期的にリフレッシュされない限り、時間の経過とともにその格納された状態を失い得る。例えば、充電されたキャパシタは、漏洩電流を通じて時間の経過とともに放電されることになり得、その結果、格納された情報の損失につながる。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは、比較的高速で、例えば、ＤＲＡＭアレイに対して毎秒１０回のリフレッシュ動作が行われ得、この結果として、顕著な電力消費を生じ得る。益々大きいメモリアレイ、特に、電池などの有限電源に依存するモバイルデバイスでは、電力消費の増大がメモリアレイの展開または動作（例えば、電力供給、熱生成、材料の限界など）を抑制し得る。
【００２１】
メモリコントローラ１４０は、様々なコンポーネント、例えば、行デコーダ１２０、列デコーダ１３０およびセンスコンポーネント１２５を通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、書き換え、リフレッシュ、放電など）を制御し得る。ある場合には、行デコーダ１２０、列デコーダ１３０およびセンスコンポーネント１２５のうちの一つ以上は、メモリコントローラ１４０と同一場所に設置され得る。メモリコントローラ１４０は、所望のワード線１１０およびデジット線１１５をアクティブ化するために、行および列アドレス信号を生成し得る。メモリコントローラ１４０は、また、メモリアレイ１００の動作中に使用される様々な電圧または電流を生成し、制御し得る。例えば、メモリコントローラ１４０は、一つ以上のメモリセル１０５にアクセスした後、ワード線１１０またはデジット線１１５に放電電圧を印加し得る。概して、本明細書で議論される印加される電圧または電流の振幅、形状または期間は、調節または変更され得、メモリアレイ１００を動作させるうえで議論される様々な動作で異なり得る。さらに、メモリアレイ１００内のメモリセル１０５のうちの一つ、複数またはその全ては、同時にアクセスされ得、例えば、メモリアレイ１００のうちの複数またはその全てのセルは、リセット動作中に同時にアクセスされ得、リセット動作中には、全てのメモリセル１０５、またはメモリセル１０５のグループが単一の論理状態に設定される。
【００２２】
幾つかの実施例においては、メモリコントローラ１４０は、アクセス動作に関連付けられる一つ以上の期間に、メモリアレイ１００の一つ以上のアクセス線（例えば、ワード線１１０）を浮遊させるように構成され得る。例えば、メモリコントローラ１４０は、選択されたメモリセル１０４に関連付けられたアクセス動作を同定し得る。アクセス動作を同定すると、メモリコントローラ１４０は、選択されたメモリセル１０５に関連付けられたアクセス動作に少なくとも部分的に基づいて、第一の電圧から第二の電圧にプレート（図示せず）を駆動することを開始し得る。幾つかの実施例においては、メモリコントローラ１４０は、選択されたメモリセル１０５に関連付けられたアクセス動作に少なくとも部分的に基づいて、選択されていないメモリセル１０５に対するアクセス線（例えば、ワード線１１０）を浮遊させることを開始し得る。メモリコントローラ１４０は、プレートを第二の電圧に駆動することを開始するのと同時、またはその前に、選択されていないアクセス線を浮遊させることを開始するように構成され得る。したがって、アクセス動作中、メモリコントローラ１４０は、一つのアクセス線を選択し得、一方、メモリアレイ１００の他のアクセス線（例えば、選択されたメモリセル１０５とプレートを共有する、選択されていないメモリセル１０５に関連付けられた他のアクセス線）は浮遊する。選択されていないアクセス線を浮遊させることによって、メモリアレイ１００の選択されていないアクセス線と他の態様（例えば、選択されたメモリセル１０５および一つ以上の選択されていないメモリセル１０５に共通のプレート）との間の相互結合に関連付けられた望ましくない影響は、回避されるか、または軽減され得る。
【００２３】
図２は、本開示の様々な実施形態による、回路２００の一実施例を図示する。回路２００は、メモリセル１０５−ａ、ワード線１１０−ａ、デジット線１１５−ａおよびセンスコンポーネント１２５−ａを含み、これらは、其々、図１を参照して記述されたメモリセル１０５、ワード線１１０、デジット線１１５およびセンスコンポーネント１２５の実施例であり得る。メモリセル１０５−ａは、第一のプレート、セルプレート２３０および第二のプレート、セル底部２１５を有するキャパシタ２０５などの、論理格納コンポーネントを含み得る。セルプレート２３０およびセル底部２１５は、その間に配置された材料（例えば、強誘電体材料）を通じて容量結合され得る。セルプレート２３０およびセル底部２１５の方向付けは、メモリセル１０５−ａの動作を変化させることなく、逆にされ得る。回路２００は、また、選択コンポーネント２２０および基準線２２５を含む。
【００２４】
セルプレート２３０は、プレート線２１０を介してアクセスされ得、セル底部２１５は、デジット線１１５−ａを介してアクセスされ得る。ある場合には、幾つかのメモリセル１０５−ａは、他のメモリセルとアクセス線（例えば、デジット線、ワード線、プレート線）を共有し得る。例えば、デジット線１１５−ａは、同一列におけるメモリセル１０５−ａと共有され得、ワード線１１０−ａは、同一行におけるメモリセル１０５−ａと共有され得、プレート線２１０（および対応するプレート２３０）は、同一部分、タイル、デッキ、または複数デッキにおいてさえも、メモリセル１０５−ａと共有され得る。上述されたように、様々な状態は、キャパシタ２０５を充電すること、または放電することによって格納され得る。多くの実施例においては、コネクタまたはソケットは、メモリセルのアレイ下に配置された基板に、メモリセルのより上部レベルのデジット線１１５−ａまたはプレート線２１０を結合するために使用され得る。コネクタまたはソケットのサイズは、メモリアレイ内のプレート線の構造に基づいて改変され得る。
【００２５】
ある場合には、複数の異なるワード線１１０および／またはデジット線１１５に関連付けられた複数のメモリセル１０５と結合されたプレート（図示せず）を含むメモリアレイ１００は、本明細書に記述されるように、唯一つのアクセス動作を有し得る。例えば、選択されていないワード線は、プレート電圧が変化する間、固定電圧に維持される場合、その結果として、選択されていないワード線とプレートとの間、または選択されていないワード線と一つ以上のデジット線との間のキャパシタンスにより、望ましくない漏洩、または電力消費を生じ得る。結果として、二つ以上のメモリセル１０５に共通のプレート、これは共通プレートと称され得る、を含むメモリアレイのアクセス動作中に、このようなキャパシタンスまたは相互結合の影響を軽減するか、または低減するために、本明細書に技術が提供される。
【００２６】
キャパシタ２０５の格納された状態は、回路２００に表された様々な素子を動作させることによって読み出されるか、または検知され得る。キャパシタ２０５は、デジット線１１５−ａと電子的に連通し得る。例えば、選択コンポーネント２２０が非アクティブ化されるとき、キャパシタ２０５はデジット線１１５−ａから絶縁されることができ、選択コンポーネント２２０がアクティブ化されるとき、キャパシタ２０５はデジット線１１５−ａに接続されることができる。選択コンポーネント２２０をアクティブ化することは、メモリセル１０５−ａを選択することと称され得る。ある場合には、選択コンポーネント２２０はトランジスタであり、その動作は、トランジスタゲートに電圧を印加することによって制御され、電圧の大きさは、トランジスタの閾値の大きさよりも大きい。ワード線１１０−ａは、選択コンポーネント２２０をアクティブ化し得、例えば、ワード線１１０−ａに印加される電圧は、トランジスタゲートに印加され、キャパシタ２０５をデジット線１１５−ａに接続する。以下により詳細に記述されるように、アクセス動作（例えば、読み出し動作、または書き込み動作）は、メモリアレイのプレート構造に基づいて実施され得る。例えば、一つ以上の選択されていないアクセス線（例えば、選択されていないワード線、図示せず）は浮遊し得る。選択されていないアクセス線を浮遊させることによって、相互結合の望ましくない影響は、回避されるか、または軽減され得る。
【００２７】
他の実施例においては、選択コンポーネント２２０とキャパシタ２０５の位置が入れ替えられ得、選択コンポーネント２２０がプレート線２１０とセルプレート２３０との間に接続され、キャパシタ２０５がデジット線１１５−ａと選択コンポーネント２２０の他の端子との間にあるようにする。この実施形態においては、選択コンポーネント２２０は、キャパシタ２０５を通じてデジット線１１５−ａと電子的に連通したままであり得る。この構成は、読み出しおよび書き込み動作のための、交互のタイミングおよびバイアスに関連付けられ得る。
【００２８】
ある場合には、キャパシタ２０５のプレート間の強誘電体材料により、キャパシタ２０５は、デジット線１１５−ａに対する接続で放電し得ない。あるスキームでは、強誘電体キャパシタ２０５によって格納された論理状態を検知するために、メモリセル１０５−ａを選択するためにワード線１１０−ａはバイアスされ得、電圧は、プレート線２１０に印加され得る。ある場合には、デジット線１１５−ａは、プレート線２１０およびワード線１１０−ａをバイアスする前に、仮想接地され、その後、仮想接地から絶縁される。プレート線２１０をバイアスすることの結果、キャパシタ２０５にわたる電圧差（例えば、プレート線２１０の電圧とデジット線１１５−ａの電圧との差）を生じ得る。電圧差は、キャパシタ２０５上に格納された電荷における変化を引き起こし得、格納された電荷における変化の大きさは、キャパシタ２０５の初期状態、例えば、初期状態が論理１または論理０のいずれを格納していたか、に依存し得る。これは、キャパシタ２０５上に格納された電荷に基づいて、デジット線１１５−ａの電圧における変化を引き起こし得る。セルプレート２３０への電圧を変化させることによるメモリセル１０５−ａの動作は、“セルプレートの移動”と称され得る。以下により詳細に記述されるように、アクセス動作（例えば、読み出し動作または書き込み動作）の幾つかの態様は、メモリアレイのプレート構造に基づいて改変され得る。
【００２９】
デジット線１１５−ａの電圧における変化は、その固有容量に依存し得、即ち、電荷がデジット線１１５−ａを通じて流れると、幾らかの有限電荷はデジット線１１５−ａに格納され得、結果として生じる電圧はその固有容量に依存する。固有容量は、デジット線１１５−ａの寸法を含む物理特性に依存し得る。デジット線１１５−ａは、多くのメモリセル１０５を接続し得、したがって、デジット線１１５−ａは、無視できない容量（例えば、ピコファラド（ｐＦ）のオーダ）を生じる長さを有し得る。結果として生じるデジット線１１５−ａの電圧は、その後、メモリセル１０５−ａ内に格納された論理状態を決定するために、センスコンポーネント１２５−ａによって基準（例えば、基準線２２５の電圧）と比較され得る。他の検知プロセスが使用されることもある。
【００３０】
センスコンポーネント１２５−ａは、信号における差を検出して増幅するために様々なトランジスタまたは増幅器を含み得、これはラッチと称され得る。センスコンポーネント１２５−ａは、デジット線１１５−ａおよび基準線２２５の電圧を受信して比較するセンス増幅器を含み得、基準線２２５の電圧は、基準電圧であり得る。センス増幅器出力は、比較に基づいてより高い（例えば、正）か、またはより低い（例えば、負もしくはグランド）供給電圧に駆動され得る。例えば、デジット線１１５−ａが基準線２２５よりも高い電圧を有する場合には、センス増幅器出力は、正の供給電圧に駆動され得る。
【００３１】
ある場合には、センス増幅器は、デジット線１１５−ａを供給電圧にさらに駆動し得る。センスコンポーネント１２５−ａは、その後、センス増幅器の出力および／またはデジット線１１５−ａの電圧をラッチし得、これは、メモリセル１０５−ａ内に格納された状態、例えば、論理１を決定するために使用され得る。あるいは、デジット線１１５−ａが基準線２２５より低い電圧を有する場合、センス増幅器出力は、負またはグランド電圧に駆動され得る。センスコンポーネント１２５−ａは、メモリセル１０５−ａ内に格納された状態、例えば、論理０を決定するために、センス増幅器出力を同様にラッチし得る。メモリセル１０５−ａのラッチされた論理状態は、図１を参照すると出力１３５として、例えば、列デコーダ１３０を介して、その後出力され得る。
【００３２】
メモリセル１０５−ａを書き込むために、電圧はキャパシタ２０５にわたって印加され得る。様々な方法が使用され得る。一実施例においては、選択コンポーネント２２０は、キャパシタ２０５をデジット線１１５−ａに電気的に接続するために、ワード線１１０−ａを通じてアクティブ化され得る。（プレート線２１０を通じて）セルプレート２３０の電圧を、（デジット線１１５−ａを通じて）セル底部２１５の電圧を制御することによって、キャパシタ２０５にわたって電圧が印加され得る。論理０を書き込むために、セルプレート２３０はハイにされ得、即ち、正の電圧がプレート線２１０に印加され得、セル底部２１５は、デジット線１１５−ａを例えば、仮想接地すること、または負の電圧を印加することによってロウにされ得る。逆のプロセスは、論理１を書き込むために実施され、ここで、セルプレート２３０はロウにされ、セル底部２１５はハイにされる。
【００３３】
図３は、本開示の実施例による、メモリセルアレイに対するアクセス線管理のための技術をサポートするメモリデバイス３００の一実施例を図示する。メモリデバイス３００は、アレイ３２０を形成するために、一つ以上のワード線３１０および一つ以上のデジット線３１５と結合された複数のメモリセル３０５を含み得る。メモリデバイス３００は、アレイ３２０内の複数のワード線３１０または複数のデジット線３１５に関連付けられた一つ以上のメモリセル３０５と結合されたプレート３２５を含み得る。幾つかの実施例においては、メモリアレイ３２０は、複数の強誘電体メモリセルか、または他のキャパシタベースのメモリセルを含み得る。
【００３４】
例えば、プレート３２５は、第一のワード線３１０−ａおよび第二のワード線３１０−ｂに関連付けられたメモリセル３０５、ならびに／または、第一のデジット線３１５−ａ、第二のデジット線３１５−ｂおよび第三のデジット線３１５−ｃに関連付けられたメモリセル３０５と結合され得る。ある場合には、単一のプレート３２５は、あらゆる数のワード線３１０またはデジット線に関連付けられた（例えば、結合された）メモリセル３０５と結合され得る。メモリデバイス３００は、図１を参照して記述されたメモリアレイ１００の一実施例であり得るか、またはメモリアレイ１００内に含まれ得る。
【００３５】
幾つかの実施例においては、メモリセルのアレイ内のプレートノードの量は、複数のメモリセルに各々共通の一つ以上のプレートを有することによって、代替的なアーキテクチャと比較して減少し得る。この結果として、メモリアレイ内のダイ面積のより効率的な利用および／またはアクセス動作中の電力のより効率的な利用が可能となる。ある場合には、プレート３２５に関連付けられたプレートドライバは、メモリアレイ３２０の外側に配置され得、それによって、アレイ３２０の他のコンポーネントにより多くの空間を提供する。さらに、プレート数を減少させることによって、メモリデバイス３００は、代替的アーキテクチャと比較してメモリセルのアレイ内のプレートドライバの数を減少させるように構成され得る。
【００３６】
ある場合には、単一のプレート３２５は、異なるデッキのメモリセル３０５と結合され得る。このような場合には、単一のプレート３２５は、第一のデッキのメモリセルおよび第二のデッキのメモリセルと結合され得る。このような配置は、結果として、アレイ３２０内のプレートおよびプレートドライバの数をさらに減少させ得る。
【００３７】
複数のメモリセルに共通のプレート３２５を有することは、アレイ３２０の異なるコンポーネント間の望ましくない結合に関連付けられるリスクを生成し得る。選択されたメモリセルのアクセス動作中、選択されていないアクセス線（例えば、選択されていないワード線）は、そのアクセス動作中に、一つ以上のデジット線３１５およびプレート３２５との相互結合の影響を受けやすくなり得る。ある場合には、相互結合の結果として、各選択されていないワード線３１０と其々のデジット線３１５との間、および各選択されていないワード線３１０とプレート３２５との間に寄生信号（例えば、漏洩電流）を生じ得る。このような寄生の効果は、複数のワード線および複数のデジット線を含むメモリアレイ内の選択されていないワード線３１０毎に生じ得るため、このような効果の影響は、顕著となり得る。幾つかの実施例においては、このような相互結合および関連の効果は、選択されていないメモリセル上に格納された論理状態を“破壊（ｄｉｓｔｕｒｂ）”し得る。例えば、寄生信号は、選択されていないメモリセル３０５の中間電極上に電荷の格納を引き起こし得る。ある場合には、このような蓄積または他の寄生効果は、結果としてメモリデバイス３００によるさらなる電力消費を生じ得る。
【００３８】
アクセス動作中、通常、少数のメモリセルのみ（例えば、一つ以上）が、アレイ３２０の一定のセグメント内でアクセスされる。図３に図示された実施例においては、メモリセル３０５−ｂは、アクセス動作（例えば、読み出し、書き込みおよび／またはプレチャージ）のために選択されたメモリセルであり得、メモリセル３０５−ａ、３０５−ｃ、３０５−ｄ、３０５−ｅおよび３０５−ｆは、選択されていないメモリセルであり得る。これらのメモリセル３０５の各々は、共通のプレート３２５と結合される。このような一実施例においては、（たとえば、意図されない容量性相互結合による）寄生信号は、選択されていないワード線３１０−ｂおよび選択されていないデジット線（例えば、３１５−ｂ、３１５−ｃ）の間、ならびに選択されていないワード線の各々およびプレート３２５の間に展開し得る。
【００３９】
ある場合には、プレート３２５が第一の状態から第二の状態へバイアスされる（例えば、第一の電圧から第二の電圧へ駆動される）とき、寄生信号は、多数のコンポーネント間に生じ得る。例えば、選択されていないワード線３１５−ｂ、３１５−ｃを固定電圧に維持する間に、プレート３２５を第一の電圧にバイアスすることは、各選択されていないワード線と其々のデジット線との間および各選択されていないワード線とプレート３２５との間のキャパシタンスにより寄生信号を引き起こし得る。このような望ましくない影響を回避するか、または軽減するために、選択されていないワード線３１５−ｂ、３１５−ｃは、プレート３２５に関して浮遊され得る。例えば、選択されたメモリセル３０５−ｂに対するアクセス動作の一部として第一の電圧から第二の電圧にプレート３２５がバイアスされる場合、選択されていないデジット線３１５−ｂ、３１５−ｃは浮遊され得、プレート３２５の電圧が変化するにつれて、今度は、プレート３２５の電圧を追跡（例えば、共通の差に維持）し得る。
【００４０】
このような動作は、選択されていないワード線のあらゆる組み合わせで実行され得る。例えば、メモリアレイは、複数のワード線（例えば、１０２４本のワード線）および複数のデジット線（例えば、１０２４本のデジット線）を含み得る。単一のアクセス動作中、大量のワード線（例えば、１０２３本の選択されていないワード線）は選択されていない。選択されたワード線に関連付けられたアクセス動作に関連付けられた期間に、選択されていないワード線のあらゆる組み合わせ（例えば、１０２３本の選択されていないワード線のうちのいずれか）を浮遊させることの結果として、メモリデバイス３００全体に対して性能の改善を生じ得る（例えば、電力消費の減少、信頼性の向上）。
【００４１】
メモリセル３０５は、図１を参照して記述されたように、メモリセル１０５の実施例であり得る。ある場合には、メモリセル３０５は、強誘電体メモリセル、ＤＲＡＭメモリセル、ＮＡＮＤメモリセル、相変化メモリセル、または任意の他の種類のメモリセルであり得る。ワード線３１０は、図１を参照して記述されたワード線１１０の実施例であり得る。デジット線３１５は、図１を参照して記述されたデジット線１１５の実施例であり得る。プレート３２５は、図２を参照して記述されたプレート２３０および／またはプレート線２１０の一実施例であり得、それらに関連付けられ得る。
【００４２】
例示として、図３は、第一のメモリセル３０５−ａおよび第二のメモリセル３０５−ｆを含むメモリアレイ３２０を図示し得る。上述されたように、メモリアレイ３２０は、第一のメモリセル３０５−ａおよび第二のメモリセル３０５−ｆと結合されたプレート３２５を含み得、プレート３２５と結合されたプレート線ドライバ（図示せず）を含み得る。幾つかの実施例においては、第一のアクセス線３１０−ａは、第一のメモリセル３０５−ａと結合され得、アクセス線ドライバ（図示せず）は、第一のアクセス線３１０−ａと結合され得る。幾つかの実施例においては、アクセス線ドライバは、第二のメモリセル３０５−ｆに関連付けられたアクセス動作に少なくとも部分的に基づいて、ある期間に、第一のアクセス線３１０−ａを浮遊させるように構成され得る。幾つかの実施例においては、メモリセル３０５−ａ、３０５−ｂ、３０５−ｃ、３０５−ｄおよび３０５−ｅの各々は、メモリセル３０５−ｆに関連付けられたアクセス動作に少なくとも部分的に基づいて、その期間に、浮遊され得る。幾つかの実施例においては、プレート線ドライバは、その期間の前にプレート３２５を第一の電圧に駆動するように構成され得、第二のメモリセル３０５−ｆに関連付けられたアクセス動作に少なくとも部分的に基づいて、その期間にプレート３２５を第二の電圧に駆動するように構成され得る。
【００４３】
図４Ａは、本開示の実施例による、メモリセルのアレイに対するアクセス線管理のための技術をサポートするメモリデバイス４００−ａの実施例を図示する。幾つかの実施例においては、メモリデバイス４００−ａは、ドライバ４０５を含み得、これは、メモリドライバ４０５と称され得る。メモリドライバ４０５は、あらゆる数のアクセス線と結合され得、一つ以上のメモリセル（例えば、図３を参照して記述されたようなメモリセル３０５−ａから３０５−ｆ）のアクセス動作を容易にし得る。メモリドライバ４０５は、アクセス線４２０、アクセス線４２５、アクセス線４３０およびアクセス線４３５と結合され得る。アクセス線４２０、４２５、４３０および４３５の各々は、メモリアレイのワード線（例えば、図３を参照して記述されたようなワード線３１０−ａ、３１０−ｂ）の実施例であり得る。メモリドライバ４０５は、ドライバコンポーネント４１０およびドライバコンポーネント４１５などの様々なサブコンポーネントを含み得る。他の実施例（図示せず）においては、メモリドライバ４０５は、あらゆる数のサブコンポーネント（例えば、あらゆる数のドライバコンポーネント）を含み得る。
【００４４】
上述されたように、アクセス線４２０、４２５、４３０および４３５の各々は、メモリアレイ（例えば、図３を参照して記述されたようなメモリアレイ３２０）のワード線の実施例であり得る。例えば、アクセス線４２０は、第一のアクセス線４２０と称され得、アクセス線４２５は、第二のアクセス線４２５と称され得る。追加的または代替的に、アクセス線４３０およびアクセス線４３５は、メモリデバイス４００−ａに関連付けられたアクセス線の総数を表すアクセス線の実施例であり得る。
【００４５】
例えば、アクセス線４３５は、アクセス線“ＡＬｎ”と称され得、ここで、“ｎ”は、メモリアレイに関連付けられたアクセス線の総数であり、アクセス線４３０は、アクセス線“ＡＬｎ−１”と称され得る。幾つかの実施例においては、ドライバ４０５に関連付けられたメモリアレイは、１０２４本のアクセス線（例えば、ワード線）を含み得、したがって、アクセス線４３０は、メモリアレイの１０２３番目のアクセス線を表し得、アクセス線４３５は、メモリアレイの１０２４番目のアクセス線を表し得る。アクセス線４２０、４２５、４３０および４３５の各々は、其々個々のメモリセルに関連付けられ得、例えば、アクセス線４２０、４２５、４３０および４３５のうちのいずれが単一のメモリセル１０５または複数のメモリセル１０５に関連付けられているか否かにかかわらず、メモリセル１０５の中には、アクセス線４２０、４２５、４３０および４３５にわたって共通であり得るものはない。
【００４６】
幾つかの実施例においては、メモリドライバ４０５は、アクセス線４２０、４２５、４３０または４３５のうちの一つと結合されたメモリセルのアクセス動作を容易にし得る。例えば、アクセス動作は、アクセス線４２５と結合されたメモリセルで実施され得、これは、第二のメモリセルと称され得る。メモリコントローラ（例えば、図１を参照して記述されたようなメモリコントローラ１４０）は、第二のメモリセルに関連付けられたアクセス動作を同定し得る。ドライバ４０５は、その後、第一のアクセス線４２０を（例えば、ある期間）浮遊させ得る。幾つかの実施例においては、ドライバ４０５は、アクセス線４２５以外のアクセス線４２０から４３５の各々を浮遊させ得る。つまり、ドライバ４０５は、選択されたメモリセルと共通のプレートを有するメモリセル１０５に関連付けられた選択されていない各アクセス線を浮遊させ得る。選択されていないアクセス線を浮遊させることは、各選択されていないアクセス線の電圧が、関連するプレート（例えば、図３を参照して記述されたようなプレート３２５）の電圧を追跡することを引き起こす。
【００４７】
上述された実施例においては、メモリドライバ４０５は、あらゆる数のサブコンポーネントを含み得、各サブコンポーネントは、あらゆる数のアクセス線と結合され得る。例えば、メモリドライバ４０５は、各アクセス線に対して個別のドライバコンポーネントを含み得、アクセス線の各唯一つのサブセットに対して個別のドライバコンポーネントを含み得る。
【００４８】
図４Ｂは、本開示の実施例による、メモリセルのアレイに対するアクセス線管理のための技術をサポートするタイミング図４００−ｂの一実施例を図示する。幾つかの実施例においては、タイミング図４００−ｂは、図４Ａを参照して上述されたような、メモリデバイス４００−ａに関連付けられたアクセス動作を図示し得る。幾つかの実施例においては、タイミング図４００−ｂは、図４Ａを参照して上述されたような、プレート線４４０、選択されていないアクセス線４４５、４４５−ａおよび選択されたアクセス線４５０の電圧を図示し得る。タイミング図４００−ｂは、間隔４５５、４５８、４６０、４６２および４６５の間の、プレート線４４０、選択されていないアクセス線４４５、４４５−ａおよび選択されたアクセス線４５０の電圧を図示し得る。
【００４９】
上述されたように、メモリアレイは、複数のメモリセルに対して複数の其々のアクセス線（例えば、図４Ａを参照して上述されたようなアクセス線４２０、４２５、４３０および４３５）を含み得、各メモリセルは、共通のプレートを有する。各アクセス線はワード線と称され得、特定のアクセス動作に基づいて（例えば、ドライバによって）選択されるか、または選択されないことがあり得る。任意の一つのアクセス線は、特定のアクセス動作中に選択され得、そのプレートに関連付けられた残りの数のアクセス線は、その動作中に選択されないままであり得る。例えば、プレートが共通であるメモリセルは、１０２４本のアクセス線（例えば、ワード線）に関連付けられ得る。したがって、アクセス動作中、アクセスされるメモリセルに関連付けられた一つのアクセス線は、選択され得（例えば、選択されたアクセス線４５０）、残りの数のアクセス線は、選択されないままであり得る（例えば、選択されないアクセス線４４５、４４５−ａ）。図３を参照して上述されたように、プレート（例えば、プレート線４４０）は、メモリアレイと結合され得る。
【００５０】
メモリセルに関連付けられたアクセス動作は、（例えば、図１を参照して記述されたようなメモリコントローラ１４０によって）同定され得る。間隔４５５において、プレート線４４０は、第一の電圧（例えば、１．５Ｖなどのハイ電圧）に最初に駆動されるものとして示される。選択されたアクセス線４５０は、ハイ電圧（例えば、３Ｖ）に駆動されるものとして示され、選択されていないアクセス線４４５は、異なる電圧（例えば、０Ｖ）に駆動されるものとして示される。選択されていない線は、図４Ｂに図示された間隔中に、その電圧（例えば、０Ｖ）と負の電圧との間で遷移するが、選択されていないアクセス線４４５は異なる電圧（例えば、０Ｖ）であるものとして言及され得る。
【００５１】
間隔４５８において、プレート線４４０は、第一の電圧（例えば、ハイ電圧）から第二の電圧（例えば、０Ｖなどのロウ電圧）に遷移し得る。選択されたアクセス線４５０は、ハイ値（例えば、３Ｖ）のままであり得、選択されていないアクセス線４４５は、浮遊され得る。幾つかの実施例においては、選択されていないアクセス線４４５は、プレート線４４０が第二の電圧に遷移するのと同時に浮遊され得るか、または、選択されていないアクセス線４４５は、第二の電圧にプレート線４４０が遷移する前に幾らかのガード期間に、浮遊されはじめ、プレート線４４０の電圧が遷移を開始すると選択されていないアクセス線４４５が確実に浮遊するようにする。
【００５２】
選択されていないアクセス線４４５とプレート線４４０との間の容量性結合により、選択されていないアクセス線４４５を浮遊させることの結果として、選択されていないアクセス線４４５の電圧がプレート線４４０の電圧を追跡することになり得る。つまり、間隔４５８の間にプレート線４４０の電圧が降下するにつれて、それにより、等価または実質的に類似した量の分だけ、浮遊している選択されていないアクセス線４４５の電圧を引き下げ得る。例えば、プレート線４４０の電圧が１．５Ｖから０Ｖに降下する場合、選択されていないアクセス線４４５の電圧は０Ｖから−１．５Ｖか、または約−１．５Ｖに降下し得る。プレート線４４０の電圧が変化するにつれて選択されていないアクセス線４４５の電圧がプレート線４４０の電圧を追跡することを可能にすることによって、プレート線４４０と選択されていないアクセス線４４５との間の電圧差は一定か、または実質的に一定のままであり得る。したがって、プレート線４４０の電圧が変化するにつれて、（例えば、プレート線４４０と選択されていないアクセス線４４５との間の容量性結合による）漏洩電流は、低減されるか、または排除され得、アクセス動作に関連付けられた電力消費は低減され得る。
【００５３】
間隔４６０において、プレート線４４０は、第二の電圧（例えば、０Ｖなどのロウ電圧）のままであり得、選択されたアクセス線４５０は、ハイ電圧（例えば、３Ｖ）のままであり得る。幾つかの実施例においては、選択されていないアクセス線４４５は、間隔４６０の間中浮遊し続け得、それによって、選択されていないアクセス線４４５の電圧は、間隔４５８の終了時に獲得されたレベルで留まり得る。このような実施例においては、間隔４６０の間、選択されていないアクセス線４４５の電圧とプレート線４４０の電圧との間の差は、間隔４５５の間の差と正確には一致しないことがある。例えば、プレート線４４０の電圧が１．５Ｖから０Ｖに降下する場合、選択されていないアクセス線４４５の電圧は、間隔４５８の間、０Ｖから−１．５Ｖに近いが正確に等価ではない幾らかのレベル（例えば、−１．４Ｖ）まで降下し得、選択されていないアクセス線４４５の電圧は、間隔４６０の間中、おおよそそのレベル（例えば、−１．４Ｖ）のままであり得る。
【００５４】
幾つかの実施例においては、浮遊した後、選択されていないアクセス線４４５は、選択されていないアクセス線４４５−ａによって図４Ｂに図示されるように、間隔４５８の間、プレート線４４０の電圧変化に基づいて、プレート線４４０の電圧と一致する所望のロウ電圧に駆動され得る。選択されていないアクセス線４４５−ａは、プレート電圧の変動に基づいて、所望の電圧に駆動され得、例えば、プレート線４４０と選択されていないアクセス線４４５−ａとの間のその後の電圧差が、間隔４５５の間と確実に同一となるようにする（例えば、プレートの電圧が、間隔４５８の間に１．５Ｖから０Ｖに変化し、選択されていないアクセス線４４５の電圧が、間隔４５５の間に０Ｖであった場合、１．５Ｖの電圧差を確実にするために、選択されていないアクセス線４４５の電圧は−１．５Ｖに駆動され得る。）。
【００５５】
幾つかの実施例においては、選択されていないアクセス線４４５−ａは、間隔４６０の開始時（例えば、プレート線４４０が第二の電圧に到達すると）か、または間隔４６０の間の少し遅れた時（例えば、時間ｔ’）に所望の電圧に駆動され得る。他の実施例においては、選択されていないアクセス線４４５−ａは、間隔４６０の開始時において所望の電圧に駆動され得る。プレート線４４０の電圧と比較して、確実に所望の電圧差（例えば、間隔４５５の間と等しい電圧差）にするために、選択されていないアクセス線４４５を所望の電圧に駆動することは、間隔４６０の間中通して、選択されていないアクセス線４４５を浮遊させ続けるのとは対照的に、ある程度のさらなる複雑性を導入し得るが、プレート線４４０の電圧の変化の結果として、漏洩電流および関連付けられる電力消費をさらに低減し得、間隔４６０の間、選択されていないアクセス線４４５の電圧をより良好に制御し得る。したがって、選択されていないアクセス線４４５の電圧は、プレート線４４０の電圧を追跡し得る。
【００５６】
間隔４６２において、プレート線４４０は、第二の電圧から（例えば、ロウ電圧から）第一の電圧に（例えば、ハイ電圧に）駆動され得る。選択されたアクセス線４５０は、ハイ電圧（例えば、３Ｖ）のままであり得、選択されていないアクセス線４４５は、浮遊され得る（間隔４６０の間中を通して浮遊された場合に浮遊のままであるか、または選択されていないアクセス線４４５−ａの場合、プレート線４４０の電圧が遷移を開始する時間か、もしくはその前の幾らかのガード期間に浮遊を開始する）。選択されていないアクセス線４４５とプレート線４４０との間の容量性結合のために、選択されていないアクセス線４４５を浮遊させることの結果として、選択されていないアクセス線４４５の電圧は、プレート線４４０の電圧を追跡する（例えば、実質的に追跡する）ことになり得る。したがって、選択されていないアクセス線４４５の電圧は、プレート線４４０の電圧が増加するにつれて、増加し得る。プレート線４４０の電圧を追跡することによって、プレート線４４０の電圧と選択されていないアクセス線４４５の電圧との間の電圧差は、一定か、または実質的に一定のままであり得る。したがって、プレート線４４０および選択されていないアクセス線４４５に関連付けられた漏洩電流は軽減され得、関連付けられたメモリデバイスの電力消費は低減され得る。
【００５７】
間隔４６５において、選択されたアクセス線４５０は、ハイ電圧（例えば、３Ｖ）のままであり得る。プレート線４４０は、間隔４５５で記述されたように、第一の電圧（例えば、ハイ電圧）に戻り得、選択されていないアクセス線４４５は、ハイ電圧（例えば、０Ｖ）に駆動され得る。上述されたように、選択されていないアクセス線４４５は、ハイ電圧（例えば、０Ｖ）と負の電圧との間の遷移により、ハイ電圧（例えば、０Ｖ）であるものとして言及され得る。
【００５８】
図４Ｂの実施例には、ハイ電圧からロウ電圧に遷移し、ハイ電圧に戻るように図示されるが、幾つかの実施例においては、本明細書で記述される技術は、プレート線４４０がロウ電圧からハイ電圧に遷移し、ロウ電圧に戻るときに適用し得る。プレート線４４０がロウ電圧からハイ電圧に、またはハイ電圧からロウ電圧に遷移するとき、これは、トグルすることか、または、プレート線４４０の電圧をトグルすることと称され得る。トグルの方向に関わらず、プレート線４４０の電圧がトグルされるとき、選択されていないアクセス線４４５、４４５−ａは、浮遊され得る。
【００５９】
様々な実施例においては、プレートをトグルすることが起こり得、それによって、選択されていないアクセス線４４５、４４５−ａは、アクセス動作に関連付けられたあらゆる時間に浮遊され得る。例えば、選択されていないアクセス線４４５、４４５−ａは、選択されたメモリセルがアクセスされる（例えば、読み出されるか、もしくは書き込まれる）前、その間、またはその後に浮遊され得る。
【００６０】
本明細書に記述される実施例のうちの幾つかにおいては、アクセス線管理のための技術をサポートする動作が、一つの共通の（即ち、アレイの全メモリセルに共通の）プレートを有するメモリセルのアレイの文脈で記述される。本明細書に記述されるのと同一の技術は、一つの共通のプレートを含むメモリセルのアレイによってサポートされ得、ここで、各プレートは、アレイのメモリセルのサブセットに共通であり得ることを理解されたい。したがって、本明細書に記述される技術は、あらゆる数のプレートを有するメモリアレイの文脈で適用し得る。
【００６１】
本明細書に記述される実施例においては、記述される絶対的電圧レベル（例えば、３Ｖ、０Ｖ、−１．５Ｖなど）は、例示の目的のためだけのものである。したがって、本明細書に記述される絶対的電圧レベルと異なる、（複数の）あらゆる絶対的電圧レベルが使用され得る。
【００６２】
図５Ａは、本開示の実施例による、メモリセルのアレイに対するアクセス線管理のための技術をサポートするメモリデバイス５００−ａの実施例を図示する。幾つかの実施例においては、メモリデバイス５００−ａは、ドライバ５０５を含み得、これはメモリドライバ５０５と称され得る。メモリドライバ５０５は、あらゆる数のアクセス線と結合され得、一つ以上のメモリセル（例えば、図３を参照して記述されたようなメモリセル３０５−ａから３０５−ｆ）のアクセス動作を容易にし得る。メモリドライバ５０５は、例えば、アクセス線５２０、アクセス線５２５、アクセス線５３０、アクセス線５３５およびアクセス線５３７と結合され得る。アクセス線５２０、５２５、５３０、５３５および５３７の各々は、メモリアレイのワード線（例えば、図３を参照して記述されたようなワード線３１０−ａ、３１０−ｂ）の実施例であり得る。メモリドライバ５０５は、ドライバコンポーネント５１０およびドライバコンポーネント５１５などの様々なサブコンポーネントを含み得る。他の実施例（図示せず）においては、メモリドライバ５０５は、あらゆる数のサブコンポーネント（例えば、あらゆる数のドライバコンポーネント）を含み得る。
【００６３】
上述されたように、アクセス線５２０、５２５、５３０、５３５および５３７の各々は、メモリアレイ（例えば、図３を参照して記述されたようなメモリアレイ３２０）のワード線の実施例であり得る。例えば、アクセス線５２０は、第一のアクセス線５２０であり得るか、または第一のアクセス線５２０と称され得、アクセス線５２５は、第二のアクセス線５２５であり得るか、または第二のアクセス線５２５と称され得、アクセス線５３０は、第三のアクセス線５３０であり得るか、または第三のアクセス線５３０と称され得る。
【００６４】
追加的または代替的に、アクセス線４３０およびアクセス線４３５は、メモリデバイス５００−ａに関連付けられたアクセス線の総数を表すアクセス線の実施例であり得る。例えば、アクセス線５３７は、アクセス線“ＡＬｎ”と称され得、ここで、“ｎ”は、メモリアレイに関連付けられたアクセス線の総数であり、アクセス線５３５は、アクセス線“ＡＬｎ−１”と称され得る。幾つかの実施例においては、ドライバ５０５に関連付けられたメモリアレイは、１０２４本のアクセス線（例えば、ワード線）を含み得、したがって、アクセス線５３５は、メモリアレイの１０２３番目のアクセス線を表し得、アクセス線５３７は、メモリアレイの１０２４番目のアクセス線を表し得る。アクセス線５２０、５２５、５３０、５３５および５３７の各々は、個々のメモリセルに関連付けられ得る、例えば、アクセス線５２０、５２５、５３０、５３５および５３７のいずれが単一のメモリセル１０５か、または複数のメモリセル１０５に関連付けられるかにかかわらず、メモリセル１０５は、アクセス線５２０、５２５、５３０、５３５および５３７にわたって共通のものはない。
【００６５】
幾つかの実施例においては、メモリドライバ５０５は、アクセス線５２０、５２５、５３０、５３５および５３７のうちの一つと結合されたメモリセルのアクセス動作を容易にし得る。例えば、アクセス動作は、アクセス線５２５と結合されたメモリセルで実施され得、これは第二のメモリセルと称され得る。幾つかの実施例においては、メモリコントローラ（例えば、図１を参照して記述されたようなメモリコントローラ１４０）は、第二のメモリセルに関連付けられたアクセス動作を同定し得る。ドライバ５０５は、その後、第一のアクセス線５２０を（例えば、ある期間）浮遊させ得る。他の実施例においては、ドライバ５０５は、アクセス線５２５以外のアクセス線５２０から５３７の各々を浮遊させ得る。つまり、ドライバ５０５は、選択されたメモリセルと共通のプレートを有するメモリセル１０５と関連付けられた各選択されていないアクセス線を浮遊させ得る。選択されていないアクセス線を浮遊させることによって、各選択されていないアクセス線の電圧は、関連するプレート（例えば、図３を参照して記述されたようなプレート３２５）の電圧を追跡し得る。
【００６６】
幾つかの実施例においては、ドライバ５０５は、複数の浮遊動作を使用して、および／または、複数のサブコンポーネントを使用して、選択されていないアクセス線を浮遊させ得る。例えば、選択されていないアクセス線の第一のサブセットは、第一の浮遊動作、および／またはドライバ５０５のサブコンポーネントの第一の組み合わせを使用して浮遊され得、選択されていないアクセス線の第二のサブセットは、第二の浮遊動作、および／またはドライバ５０５のサブコンポーネントの第二の組み合わせを使用して浮遊され得る。ドライバ５０５は一つ以外の全ての選択されていないアクセス線と結合され得るため、（例えば、１０２４本のうちの１０２３本の選択されていないアクセス線と結合されている）メモリアレイのサイズに依存して、第一の浮遊動作および／またはサブコンポーネントの第一の組み合わせを使用して浮遊された、選択されていないアクセス線の第一のサブセット、ならびに、第二の浮遊動作および／またはサブコンポーネントの第二の組み合わせを使用して浮遊された、選択されていないアクセス線の第二のサブセットは、合計１０２３本のアクセス線であり得る。
【００６７】
ある場合には、ドライバ５０５のサブコンポーネント（例えば、ドライバコンポーネント５１０）は、選択されたアクセス線（例えば、アクセス線５２０）および一つ以上の選択されていないアクセス線（例えば、アクセス線５２５、５３０）に共通であり得るが、ドライバ５０５の一つ以上の他のサブコンポーネント（例えば、ドライバコンポーネント５１５）は、複数の他の選択されていないアクセス線（例えば、アクセス線５３５、５３７）に共通であり得る。このような一実施例においては、ドライバコンポーネント５１５が選択されていないアクセス線５３５、５３７を動作させ得る方法とは異なる方法で、ドライバコンポーネント５１０は、選択されていないアクセス線５２５、５３０を動作させ得る。例えば、ドライバコンポーネント５１５は、実質的に図４を参照して記述されたように、選択されていないアクセス線５３５，５３７を動作させ得るが、ドライバコンポーネント５１０は、ドライバコンポーネント５１０内のコンポーネント（例えば、トランジスタ）に対する電圧ストレスを最小化するように構成された電圧に、選択されていないアクセス線５２５、５３０を（浮遊させるのではなく）駆動し得る。なぜなら、ドライバコンポーネント５１０は選択されたアクセス線５２０と共通であるためである。
【００６８】
上述された実施例においては、メモリドライバ５０５は、あらゆる数のサブコンポーネントを含み得、各サブコンポーネントは、あらゆる数のアクセス線と結合され得る。例えば、メモリドライバ５０５は、各アクセス線に対して個別のドライバコンポーネントを含み得るか、またはアクセス線の各唯一のサブセットに対して個別のドライバコンポーネントを含み得る。
【００６９】
図５Ｂは、本開示の実施例による、メモリセルのアレイに対するアクセス線管理のための技術をサポートするタイミング図５００−ｂの一実施例を図示する。幾つかの実施例においては、タイミング図５００−ｂは、図５Ａを参照して上述されたようなメモリデバイス５００−ａに関連付けられたアクセス動作を図示し得る。幾つかの実施例においては、タイミング図５００−ｂは、プレート線５４０、選択されていないアクセス線５４５、５４５−ａ、選択されたアクセス線５５０および選択されていないアクセス線５５２のサブセットの電圧を図示し得る。タイミング図５００−ｂは、間隔５５５、５５８、５６０、５６２および５６５の間のプレート線５４０、選択されていないアクセス線５４５、５４５−ａ、選択されたアクセス線５５０および選択されていないアクセス線５５２のサブセットの電圧を図示し得る。幾つかの実施例においては、選択されていないアクセス線５５２のサブセットは、選択されたアクセス線５５０と、一つ以上のドライバもしくはドライバコンポーネント（例えば、図５Ａを参照して上述されたようなドライバコンポーネント５１０）を共有する、選択されていないアクセス線であり得るか、または、そのように称され得る。
【００７０】
上述されたように、メモリアレイは、複数のメモリセルに対して、複数の其々のアクセス線（例えば、図５Ａを参照して上述されたようなアクセス線５２０、５２５、５３０、５３５および５３７）を含み得、各メモリセルは共通のプレートを有する。各アクセス線は、ワード線と称され得、特定のアクセス動作に基づいて（例えば、ドライバによって）選択されるか、または選択されない。任意の一つのアクセス線は、特定のアクセス動作中に選択され得、そのプレートに関連付けられた残りの数のアクセス線は、その動作中に選択されないままであり得る。例えば、プレートが共通であるメモリセルは、１０２４本のアクセス線（例えば、ワード線）に関連付けられ得る。したがって、アクセス動作中、アクセスされるメモリセルに関連付けられた一つのアクセス線が選択され得（例えば、選択されたアクセス線５５０）、残りの数のアクセス線は、選択されないままであり得る（例えば、選択されないアクセス線５４５、５４５−ａ）。図３を参照して上述されたように、プレート（例えば、プレート線５４０）は、メモリアレイと結合され得る。
【００７１】
メモリセルに関連付けられたアクセス動作は、（例えば、図１を参照して記述されたようなメモリコントローラ１４０によって）同定され得る。間隔５５５において、プレート線５４０は、第一の電圧（例えば、ハイ電圧）に最初に駆動されるものとして示される。選択されたアクセス線５５０は、ハイ電圧（例えば、３Ｖ）に駆動されるものとして示され、選択されていないアクセス線４４５、５５２は、異なる電圧（例えば、０Ｖ）に駆動されるものとして示される。選択されていない線は、その電圧（例えば、０Ｖ）と負の電圧との間で遷移し得るので、選択されていないアクセス線４４５は、異なる電圧（例えば、０Ｖ）であるものとして言及され得る。
【００７２】
間隔５５８において、プレート線５４０は、第一の電圧（例えば、ハイ電圧）から第二の電圧（例えば、ロウ電圧）に遷移し得る。選択されたアクセス線５５０は、ハイ電圧（例えば、３Ｖ）のままであり得、選択されていないアクセス線５４５は浮遊され得る。幾つかの実施例においては、選択されていないアクセス線５４５は、プレート線５４０が第二の電圧に遷移するのと同時に浮遊され始めるか、または選択されていないアクセス線５４５は、プレート線５４０が第二の電圧に遷移するより前に浮遊され始め得る。選択されていないアクセス線とプレート線５４０との間の容量性結合により、選択されていないアクセス線５４５を浮遊させることの結果として、選択されていないアクセス線５４５の電圧は、プレート線５４０の電圧を追跡することになり得る。つまり、プレート線５４０の電圧が間隔５５８の間に降下するにつれて、等価か、または実質的に類似の量の分だけ、浮遊している選択されていないアクセス線５４５の電圧を降下させ得る。
【００７３】
例えば、プレート線５４０の電圧が１．５Ｖから０Ｖに降下する場合、選択されていないアクセス線５４５の電圧は、０Ｖから１．５Ｖか、またはほぼ１．５Ｖに降下し得る。プレート線５４０の電圧が変化するにつれて、選択されていないアクセス線５４５の電圧がプレート線５４０の電圧を追跡することを可能にすることによって、プレート線５４０と選択有れていないアクセス線５４５との間の電圧差は、一定か、または実質的に一定のままであり得る。したがって、プレート線５４０の電圧が変化するにつれて、（例えば、プレート線５４０と選択されていないアクセス線５４５との間の容量性結合による）漏洩電流は、低減されるか、または排除され得、アクセス動作に関連付けられた電力消費は低減され得る。
【００７４】
間隔５６０において、プレート線５４０は、第二の電圧（例えば、ロウ電圧）のままであり得、選択されたアクセス線５５０は、ハイ電圧（例えば、３Ｖ）のままであり得る。幾つかの実施例においては、選択されていないアクセス線５４５は、間隔５６０中終始、浮遊し続け得、選択されていないアクセス線５４５の電圧は、それによって、間隔５５８の終了時に得られたレベルでとどまり得る。このような実施例においては、間隔５６０の間の選択されていないアクセス線５４５の電圧と、プレート線５４０の電圧との間の差は、間隔５５５の間の差と正確には一致しないことがある。例えば、プレート線５４０の電圧が１．５Ｖから０Ｖに降下する場合、選択されていないアクセス線５４５の電圧は、間隔５５８の間、０Ｖから−１．５Ｖの近くではあるが正確に等しくはない幾らかのレベル（例えば、−１．４Ｖ）に降下し得、選択されていないアクセス線５４５の電圧は、間隔５６０の間中終始、そのおおよそのレベル（例えば、−１．４Ｖ）のままであり得る。
【００７５】
幾つかの実施例においては、浮遊した後、選択されていないアクセス線５４５は、選択されていないアクセス線５４５−ａによって図５Ｂで示されたように、間隔４５８の間にプレート線５４０の電圧変化に基づき、その電圧変化と一致する所望のロウ電圧に駆動され得る。選択されていないアクセス線５４５−ａは、プレート電圧変動に基づいた所望の電圧に駆動され得、例えば、プレート線５４０と選択されていないアクセス線５４５−ａとの間のその後の電圧差が、確実に間隔５５５の間と同一になるようにする（例えば、間隔５５８の間にプレートの電圧が１．５Ｖから０Ｖに変化し、選択されていないアクセス線５４５の電圧が間隔５５５の間に０Ｖであった場合、選択されていないアクセス線５４５の電圧は、−１．５Ｖに駆動され得、確実に１．５Ｖの電圧差になるようにする）。
【００７６】
幾つかの実施例においては、選択されていないアクセス線５４５−ａは、間隔５６０の開始時に（例えば、プレート線５４０が第二の電圧になると）か、または、間隔５６０の間からやや遅れた時間に（例えば、時間ｔ’に）所望の電圧に駆動され得る。他の実施例においては、選択されていないアクセス線５４５−ａは、間隔５６０の開始時に所望の電圧に駆動され得る。プレート線５４０の電圧に関連して確実に所望の電圧差（例えば、間隔５５５の間と等価な電圧差）にするために、選択されていないアクセス線５４５を所望の電圧に駆動することは、間隔４６０の間中終始、選択されていないアクセス線５４５を浮遊させ続けるのとは対照的に、ある程度のさらなる複雑性を導入し得るが、プレート線５４０の電圧の変化の結果として、漏洩電流および関連付けられる電力消費をさらに低減し得、間隔５６０の間、選択されていないアクセス線５４５の電圧にわたりより良い制御を提供し得る。それによって、選択されていないアクセス線５４５の電圧は、プレート線５４０の電圧を追跡し得る。
【００７７】
間隔５６２においては、プレート線５４０は、第二の電圧から（例えば、ロウ電圧から）第一の電圧に（例えば、ハイ電圧に）駆動され得る。選択されたアクセス線５５０は、ハイ電圧（例えば、３Ｖ）のままであり得、選択されていないアクセス線５４５は、浮遊され得る（間隔４６０の間中終始浮遊される場合に浮遊したままであるか、または、選択されていないアクセス線５４５−ａの場合には、プレート線５４０の電圧が遷移を開始する時間か、もしくはその前に幾らかのガード期間に浮遊を開始するかのいずれかである）。選択されていないアクセス線５４５とプレート線５４０との間の容量性結合のために、選択されていないアクセス線５４５を浮遊させることの結果として、選択されていないアクセス線５４５の電圧がプレート線５４０の電圧を追跡する（例えば、実質的に追跡する）ことになり得る。したがって、プレート線５４０の電圧が増加するにつれて、選択されていないアクセス線５４５の電圧は増加し得る。プレート線５４０の電圧を追跡することによって、プレート線５４０の電圧と選択されていないアクセス線５４５の電圧との間の電圧差は、制限され得る。このように、プレート線５４０および選択されていないアクセス線５４５に関連付けられた漏洩電流は軽減され得、関連付けられたメモリデバイスの電力消費は低減され得る。
【００７８】
間隔５６５においては、選択されたアクセス線５５０は、ハイ電圧（例えば、３Ｖ）のままであり得る。プレート線５４０は、間隔５５５で記述されたような第一の電圧（例えば、ハイ電圧）に戻り得、選択されていないアクセス線５４５は、ハイ電圧（例えば、０Ｖ）に駆動され得る。上述されたように、選択されていないアクセス線５４５は、ハイ電圧（例えば、０Ｖ）と負の電圧との間の遷移により、ハイ電圧（例えば、０Ｖ）であるものとして言及され得る。
【００７９】
上述されたように、選択されていないアクセス線５５２のサブセットは、間隔５５５、５５８、５６０、５６２および５６５の間中終始、一定の電圧（例えば、０Ｖ）に維持され得る。選択されていないアクセス線５５２のサブセットは、選択されたアクセス線５５０と一つ以上のドライバコンポーネント（例えば、図５Ａを参照して上述されたようなうドライバコンポーネント５１０）を共有する、選択されていないアクセス線であり得るか、またはそのような選択されていないアクセス線と言及され得、このような構造は、メモリデバイス（例えば、図４Ａを参照して記述されたようなメモリデバイス４００−ａと比較される、図５Ａを参照して記述されたようなメモリデバイス５００−ａ）にさらなる複雑性を追加し得る。しかしながら、幾つかの実施例においては、このような構造は、電圧ストレスを低減し得、それによって、選択されていないアクセス線５４５、５４５−ａと選択されたアクセス線５５０との間に共通な一つ以上のトランジスタ（例えば、ドライバコンポーネント内に配置された一つ以上のトランジスタ）に必要な電圧公差を低減し得る。
【００８０】
追加的、または代替的に、選択されたアクセス線５５０と選択されていないアクセス線５５２のサブセットとの間の電圧差は、図４Ｂを参照して上述されたような、選択されたアクセス線４５０と選択されていないアクセス線４４５、４４５−ａとの間の電圧差よりも小さくなり得る。例えば、図４Ｂを参照して上述されたように、選択されたアクセス線４５０と選択されていないアクセス線４４５、４４５−ａとの間の電圧差は、４．５Ｖ（例えば、選択されていないアクセス線４４５、４４５−ａが、−１．５Ｖで、選択されたアクセス線が３Ｖ）であり得る。図５Ｂを参照して記述されたように、選択されたアクセス線４５０と選択されていないアクセス線５５２のサブセットとの間の電圧差は、３Ｖ（例えば、選択されていないアクセス線５５２のサブセットが０Ｖで、選択されたアクセス線が３Ｖ）であり得る。ドライバ５０５が複数のドライバコンポーネント５１０を含む場合、ドライバコンポーネント５１０に対応するいずれのアクセス線が選択されているかに依存して、各ドライバコンポーネントは、選択されていないアクセス線５４５を参照して記述されたように全ての対応するアクセス線を動作させるのと同様に、選択されていないアクセス線５５２のサブセットを参照して記述されたように任意の他の対応するアクセス線を動作させる間に、選択されたアクセス線５５０を参照して記述されたように任意の一つの対応するアクセス線を動作させることをサポートし得ることを理解されたい。
【００８１】
ハイ電圧からロウ電圧に遷移し、ハイ電圧に戻るものとして図５Ｂの実施例において示されたが、幾つかの実施例においては、本明細書に記述される技術は、プレート線５４０がロウ電圧からハイ電圧に、またはハイ電圧からロウ電圧に遷移するとき適用し得、これは、トグルすることか、またはプレート線５４０の電圧をトグルすることと称され得る。トグルする方向には関わらず、選択されていないアクセス線５４５、５４５−ａおよび／または選択されていないアクセス線５５２のサブセットは、プレート線５４０の電圧がトグルされるとき、浮遊され得る。
【００８２】
様々な実施例においては、プレートをトグルすることが起こり得、それによって、選択されていないアクセス線５４５、５４５−ａおよび／または選択されていないアクセス線５５２のサブセットは、アクセス動作に関連付けられたあらゆる時間に浮遊され得る。例えば、選択されていないアクセス線５４５、５４５−ａおよび／または選択されていないアクセス線５５２のサブセットは、選択されたメモリセルがアクセスされる（例えば、読み出されるか、もしくは書き込まれる）前、その間、またはその後に浮遊され得る。
【００８３】
本明細書に記述される実施例のうちの幾つかにおいては、アクセス線管理のための技術をサポートする動作が、共通の（即ち、アレイの全メモリセルに共通の）一つのプレートを有するメモリセルのアレイの文脈で記述される。本明細書で記述される同一の技術は、二つ以上の共通のプレートを含むメモリセルのアレイによってサポートされ得、ここで、各プレートはアレイのメモリセルのサブセットに共通であり得ることを理解されたい。したがって、本明細書で記述される技術は、あらゆる数のプレートを有するメモリアレイの文脈で適用し得る。
【００８４】
本明細書で記述される実施例においては、記述される絶対的電圧レベル（例えば、３Ｖ、０Ｖ、−１．５Ｖなど）は、例示の目的のためだけのものである。したがって、（複数の）任意の絶対的電圧レベルは、本明細書で記述される絶対的電圧レベルとは異なるものが使用され得る。
【００８５】
図６は、本開示の実施例による、メモリセルのアレイに対するアクセス線管理をサポートするアクセス線マネージャ６１５のブロック図６００を図示する。アクセス線マネージャ６１５は、図７を参照して記述されるアクセス線マネージャ７１５の態様の一実施例であり得る。アクセス線マネージャ６１５は、バイアスコンポーネント６２０、タイミングコンポーネント６２５、駆動コンポーネント６３０、同定コンポーネント６３５、浮遊コンポーネント６４０および開始コンポーネント６４５を含み得る。これらのモジュールの各々は、（例えば、一つ以上のバスを介して）直接的かまたは間接的に相互に通信し得る。
【００８６】
駆動コンポーネント６３０は、メモリセルのアレイの少なくとも第一のメモリセルと結合されたプレートを第一の電圧に駆動し得る。幾つかの実施例においては、駆動コンポーネント６３０は、第二のメモリセルに関連付けられたアクセス動作に基づいて、その期間に、プレートを第一の電圧から第二の電圧に駆動し得る。他の実施例においては、駆動コンポーネント６３０は、第一の電圧と第二の電圧との間の差に少なくとも部分的に基づいて、その期間後に所望の電圧に第一のアクセス線を駆動し得る。追加的または代替的に、駆動コンポーネント６３０は、第二の電圧から第一の電圧にプレートを駆動し得る。幾つかの実施例においては、駆動コンポーネント６３０は、その期間に、第二のメモリセルと結合された第二のアクセス線を第三の電圧に駆動し得る。他の実施例においては、駆動コンポーネント６３０は、プレートを第一の電圧から第二の電圧に駆動する間に、その期間中、第三のメモリセルと結合された第三のアクセス線を第四の電圧に駆動し得る。
【００８７】
同定コンポーネント６３５は、メモリセルのアレイの第二のメモリセルに関連付けられたアクセス動作を同定し得る。
【００８８】
浮遊コンポーネント６４０は、第二のメモリセルに関連付けられたアクセス動作に基づいて、メモリセルのアレイの第一のメモリセルと結合された第一のアクセス線をある期間に、浮遊させ得る。他の実施例においては、浮遊コンポーネント６４０は、プレートを第二の電圧から第一の電圧に駆動する間に、所望の電圧に第一のアクセス線を駆動した後、第一のアクセス線を浮遊させ得る。他の実施例においては、浮遊コンポーネント６４０は、その期間の直後、第二の期間に第一のアクセス線を浮遊させ得る。追加的または代替的に、浮遊コンポーネント６４０は、第一のアクセス線を浮遊させ得、同時に第二の電圧にプレートを駆動し得る。
【００８９】
開始コンポーネント６４５は、第三のアクセス線を第五の電圧に駆動することを開始し得る。第五の電圧は、第三のメモリセルの第二の論理値に関連付けられ得る。幾つかの実施例においては、開始コンポーネント６４５は、第二のメモリセルに関連付けられたアクセス動作に基づいて、第一の電圧から第二の電圧にプレートを駆動することを開始し得る。幾つかの実施例においては、開始コンポーネント６４５は、第二のメモリセルに関連付けられたアクセス動作に基づいて、第一のアクセス線を浮遊させることを開始し得る。追加的または代替的に、開始コンポーネント６４５は、第二のメモリセルに関連付けられたアクセス動作に基づいて、メモリセルの集合の第三のメモリセルに関連付けられた第三のアクセス線を第三の電圧に駆動することを開始し得る。
【００９０】
幾つかの例においては、アクセス線マネージャ６１５の一つ以上のコンポーネント（例えば、バイアスコンポーネント６２０、駆動コンポーネント６３０および浮遊コンポーネント６４０）は、組み合わせられ得ることを理解されたい。
【００９１】
図７は、本開示の実施例による、メモリセルのアレイに対するアクセス線管理をサポートするデバイス７０５を含むシステム７００の図を示す。デバイス７０５は、例えば、図１を参照して、上述されたように、メモリアレイ１００のコンポーネントの一実施例であり得るか、またはメモリアレイ１００のコンポーネントを含み得る。デバイス７０５は、通信を送受信するためのコンポーネントを含む、双方向音声データ通信用のコンポーネントを含み得、アクセス線マネージャ７１５、メモリセル７２０、基本入出力システム（ＢＩＯＳ）コンポーネント７２５、プロセッサ７３０、Ｉ／Ｏコントローラ７３５および周辺コンポーネント７４０を含む。これらのコンポーネントは、一つ以上のバス（例えば、バス７１０）を介して電子的に連通し得る。
【００９２】
メモリセル７２０は、本明細書で記述されるように（即ち、論理状態の形式で）情報を格納し得る。
【００９３】
ＢＩＯＳコンポーネント７２５は、ファームウェアとして動作するＢＩＯＳを含むソフトウェアコンポーネントであり、これは、様々なハードウェアコンポーネントを初期化、実行し得る。ＢＩＯＳコンポーネント７２５は、また、プロセッサと、他の様々なコンポーネント、例えば、周辺コンポーネント、入出力制御コンポーネントなどとの間のデータフローを管理し得る。ＢＩＯＳコンポーネント７２５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、またはあらゆる他の不揮発性メモリに格納されたプログラムまたはソフトウェアを含み得る。
【００９４】
プロセッサ７３０は、インテリジェントハードウェアデバイス（例えば、汎用プロセッサ、ＤＳＰ、中央処理装置（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ、ＦＰＧＡ、プログラマブル論理デバイス、ディスクリートゲートもしくはトランジスタ論理コンポーネント、ディスクリートハードウェアコンポーネント、またはそのあらゆる組み合わせ）を含み得る。ある場合には、プロセッサ７３０は、メモリコントローラを使用してメモリアレイを動作させるよう構成され得る。他の場合には、メモリコントローラは、プロセッサ７３０に一体化され得る。プロセッサ７３０は、様々な機能（例えば、メモリセルのアレイに対するアクセス線管理をサポートする機能、またはタスク）を実施するために、メモリ内に格納されたコンピュータ可読命令を実行するように構成され得る。
【００９５】
Ｉ／Ｏコントローラ７３５は、デバイス７０５用の入力および出力信号を管理し得る。Ｉ／Ｏコントローラ７３５は、また、デバイス７０５に一体化されない周辺機器を管理し得る。ある場合には、Ｉ／Ｏコントローラ７３５は、外部周辺機器への物理接続、またはポートを表し得る。ある場合には、Ｉ／Ｏコントローラ７３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）、または他の既知のオペレーティングシステムなどのオペレーティングシステムを使用し得る。他の場合には、Ｉ／Ｏコントローラ７３５は、モデム、キーボード、マウス、タッチスクリーン、もしくは類似のデバイスを表すか、または、それらと相互作用し得る。ある場合には、Ｉ／Ｏコントローラ７３５は、プロセッサの一部として実装され得る。ある場合には、ユーザは、Ｉ／Ｏコントローラ７３５を介してか、または、Ｉ／Ｏコントローラ７３５によって制御されたハードウェアコンポーネントを介してデバイス７０５と相互作用し得る。
【００９６】
周辺コンポーネント７４０は、入力もしくは出力デバイスか、またはこのようなデバイス用のインタフェースを含み得る。実施例は、ディスクコントローラ、サウンドコントローラ、グラフィクスコントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアルもしくはパラレルポート、または、周辺コンポーネント相互接続（ＰＣＩ）もしくはアクセラレーテッドグラフィクスポート（ＡＧＰ）スロットなどの周辺カードスロットを含み得る。
【００９７】
入力７４５は、デバイス７０５またはそのコンポーネントに入力を提供する、デバイス７０５にとって外部のデバイスか、または信号を表し得る。これは、ユーザインタフェースか、または他のデバイスとのインタフェース、もしくは他のデバイス間のインタフェースを含み得る。ある場合には、入力７４５は、Ｉ／Ｏコントローラ７３５によって管理され得、周辺コンポーネント７４０を介してデバイス７０５と相互作用し得る。
【００９８】
出力７５０は、また、デバイス７０５もしくはそのコンポーネントのいずれかから出力を受信するように構成された、デバイス７０５にとって外部のデバイス、または信号を表し得る。出力７５０の実施例は、ディスプレイ、音声スピーカ、印刷デバイス、別のプロセッサまたはプリント回路基板などを含み得る。ある場合には、出力７５０は、（複数の）周辺コンポーネント７４０を介してデバイス７０５とインタフェースを介して接続する周辺素子であり得る。ある場合には、出力７５０は、Ｉ／Ｏコントローラ７３５によって管理され得る。
【００９９】
デバイス７０５のコンポーネントは、その機能を実行するように設計された回路を含み得る。これは、様々な回路素子、例えば、導線、トランジスタ、キャパシタ、インダクタ、レジスタ、増幅器、または、本明細書で記述された機能を実行するように構成された他のアクティブかもしくは非アクティブな素子を含み得る。デバイス７０５は、コンピュータ、サーバ、ラップトップコンピュータ、ノートブックコンピュータ、タブレットコンピュータ、携帯電話、ウェアラブル電子デバイス、パーソナル電子デバイスなどであり得る。あるいは、デバイス７０５は、このようなデバイスの一部か、またはこのようなデバイスの態様であり得る。
【０１００】
図８は、本開示の実施例による、メモリセルのアレイに対するアクセス線管理のための方法８００を図示するフローチャートを示す。方法８００の動作は、本明細書で記述されるように、メモリコントローラ、またはそのコンポーネントによって実装され得る。例えば、方法８００の動作は、図６を参照して記述されたように、アクセス線マネージャによって実施され得る。
【０１０１】
８０５において、メモリセルのアレイの少なくとも第一のメモリセルと結合されたメモリアレイ１００プレートは、第一の電圧に駆動され得る。８０５の動作は、本明細書に記述される方法によって実施され得る。ある実施例においては、８０５の動作の態様は、図６を参照して記述されたように、駆動コンポーネントによって実施され得る。
【０１０２】
８１０において、メモリセルのアレイの第二のメモリセルに関連付けられたアクセス動作が同定され得る。８１０の動作は、本明細書に記述される方法により実施され得る。ある実施例においては、８１０の動作の態様は、図６を参照して記述されたように、同定コンポーネントによって実施され得る。
【０１０３】
８１５において、メモリセルのアレイの第一のメモリセルと結合された第一のアクセス線は、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、ある期間、浮遊され得る。８１５の動作は、本明細書に記述される方法により実施され得る。ある実施例においては、８１５の動作の態様は、図６を参照して記述されたように、浮遊コンポーネントによって実施され得る。
【０１０４】
８２０において、プレートは、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、第一の電圧から第二の電圧にその期間中に駆動され得る。８２０の動作は、本明細書に記述される方法により実施され得る。ある実施例においては、８２０の動作の態様は、図６を参照して記述されたように、駆動コンポーネントによって実施され得る。
【０１０５】
幾つかの実施例においては、本明細書に記述される装置は、方法８００などの一方法か、または複数の方法を実施し得る。装置は、メモリセルのアレイの少なくとも第一のメモリセルと結合されたプレートを第一の電圧に駆動することと、メモリセルのアレイの第二のメモリセルに関連付けられたアクセス動作を同定することと、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、メモリセルのアレイの第一のメモリセルと結合された第一のアクセス線をある期間、浮遊させることと、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、第一の電圧から第二の電圧にその期間に、プレートを駆動することのための特徴、手段、または命令（例えば、プロセッサによって実行可能な命令を格納する非一時的コンピュータ可読媒体）を含み得る。
【０１０６】
本明細書に記述される方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例は、第一の電圧と第二の電圧との間の差に少なくとも部分的に基づいて、その期間後、第一のアクセス線を所望の電圧に駆動するための、動作、特徴、手段、または命令をさらに含み得る。
【０１０７】
本明細書に記述される方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例は、第二の電圧から第一の電圧にプレートを駆動することと、第二の電圧から第一の電圧にプレートを駆動する間、第一のアクセス線を所望の電圧に駆動した後、第一のアクセス線を浮遊させることとのための動作、特徴、手段または命令をさらに含み得る。
【０１０８】
本明細書に記述される方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例は、第二のメモリセルと結合された第二のアクセス線をその期間に、第三の電圧に駆動するための動作、特徴、手段または命令をさらに含み得る。
【０１０９】
本明細書に記述される方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例は、プレートを第一の電圧から第二の電圧に駆動する間、その期間に、第三のメモリセルと結合された第三のアクセス線を第四の電圧に駆動するための動作、特徴、手段または命令をさらに含み得る。
【０１１０】
方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例は、その期間の直後の第二の期間中、第一のアクセス線を浮遊させるための動作、特徴、手段または命令をさらに含み得る。
【０１１１】
本明細書に記述される方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例においては、プレートは、メモリセルのアレイの複数のメモリセルと結合され、複数のメモリセルは、第一のメモリセルおよび第二のメモリセルを含む。
【０１１２】
本明細書に記述される方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例においては、プレートは、メモリセルのアレイの第一のデッキのメモリセルの複数の行または複数の列、ならびに、メモリセルのアレイの第二のデッキのメモリセルの複数の行または複数の列と結合される。
【０１１３】
本明細書に記述される方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例は、第一のアクセス線を浮遊させることと、同時にプレートを第二の電圧に駆動さうることのための動作、特徴、手段または命令をさらに含み得る。
【０１１４】
図９は、本開示の実施例による、メモリセルのアレイに対するアクセス線管理のための方法９００を図示するフローチャートを示す。方法９００の動作は、本明細書に記述されるように、メモリコントローラ、またはそのコンポーネントによって実装され得る。例えば、方法９００の動作は、図６を参照して記述されたように、アクセス線マネージャによって実施され得る。
【０１１５】
９０５において、メモリセルのアレイの少なくとも第一のメモリセルと結合されたプレートは、第一の電圧に駆動され得る。９０５の動作は、本明細書に記述される方法により実施され得る。ある実施例においては、９０５の動作の態様は、図６を参照して記述されたように、駆動コンポーネントによって実施され得る。
【０１１６】
９１０において、メモリセルのアレイの第二のメモリセルに関連付けられたアクセス動作が同定され得る。９１０の動作は、本明細書に記述される方法により実施され得る。ある実施例においては、９１０の動作の態様は、図６を参照して記述されたように、同定コンポーネントによって実施され得る。
【０１１７】
９１５において、メモリセルのアレイの第一のメモリセルと結合された第一のアクセス線は、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、ある期間、浮遊され得る。９１５の動作は、本明細書に記述される方法により実施され得る。ある実施例においては、９１５の動作の態様は、図６を参照して記述されたように、浮遊コンポーネントによって実施され得る。
【０１１８】
９２０において、プレートは、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、第一の電圧から第二の電圧に、その期間に、駆動され得る。９２０の動作は、本明細書に記述される方法により実施され得る。ある実施例においては、９２０の動作の態様は、図６を参照して記述されたように、駆動コンポーネントによって実施され得る。
【０１１９】
９２５において、第一のアクセス線は、第一の電圧と第二の電圧との間の差に少なくとも部分的に基づいて、その期間後に所望の電圧に駆動され得る。９２５の動作は、本明細書に記述される方法により実施され得る。ある実施例においては、９２５の動作の態様は、図６を参照して記述されたように、駆動コンポーネントによって実施され得る。
【０１２０】
図１０は、本開示の実施例による、メモリセルのアレイに対するアクセス線管理のための方法１０００を図示するフローチャートを示す。方法１０００の動作は、本明細書で記述されるように、メモリコントローラ、またはそのコンポーネントによって実装され得る。例えば、方法１０００の動作は、図６を参照して記述されたように、アクセス線マネージャによって実施され得る。
【０１２１】
１００５において、メモリセルのアレイの少なくとも第一のメモリセルと結合されたプレートは、第一の電圧に駆動され得る。１００５の動作は、本明細書で記述される方法により実施され得る。ある実施例においては、１００５の動作の態様は、図６を参照して記述されたように、駆動コンポーネントによって実施され得る。
【０１２２】
１０１０において、メモリセルのアレイの第二のメモリセルに関連付けられたアクセス動作が同定され得る。１０１０の動作は、本明細書で記述される方法により実施され得る。ある実施例においては、１０１０の動作の態様は、図６を参照して記述されたように、同定コンポーネントによって実施され得る。
【０１２３】
１０１５において、メモリセルのアレイの第一のメモリセルと結合された第一のアクセス線は、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、ある期間、浮遊され得る。１０１５の動作は、本明細書で記述される方法により実施され得る。ある実施例においては、１０１５の動作の態様は、図６を参照して記述されたように、浮遊コンポーネントによって実施され得る。
【０１２４】
１０２０において、プレートは、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、第一の電圧から第二の電圧に、その期間に、駆動され得る。１０２０の動作は、本明細書で記述される方法により実施され得る。ある実施例においては、１０２０の動作の態様は、図６を参照して記述されたように、駆動コンポーネントによって実施され得る。
【０１２５】
１０２５において、第一のアクセス線は、その期間の直後、第二の期間に浮遊され得る。１０２５の動作は、本明細書で記述される方法により実施され得る。ある実施例においては、１０２５の動作の態様は、図６を参照して記述されたように、浮遊コンポーネントによって実施され得る。
【０１２６】
ある場合には、方法は、メモリセルのアレイの少なくとも第一のメモリセルと結合されたプレートを第一の電圧に駆動することを含み得る。幾つかの実施例においては、第一のアクセス線を浮遊させることと、プレートを第二の電圧に駆動することは、同時に起こり得る。他の実施例においては、方法は、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、メモリセルのアレイの第一のメモリセルと結合された第一のアクセス線を、ある期間、浮遊させることを含み得る。
【０１２７】
ある場合には、方法は、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、その期間に、プレートを第一の電圧から第二の電圧に駆動することを含み得る。幾つかの実施例においては、方法は、第一の電圧と第二の電圧との間の差に少なくとも部分的に基づいて、その期間後、第一のアクセス線を所望の電圧に駆動することを含み得る。追加的または代替的に、方法は、プレートを第二の電圧から第一の電圧に駆動することを含み得る。他の場合には、方法は、メモリセルのアレイの第二のメモリセルに関連付けられたアクセス動作を同定することを含み得る。
【０１２８】
ある場合には、方法は、その期間に、第二のメモリセルと結合された第二のアクセス線を第三の電圧に駆動することを含み得る。幾つかの実施例においては、方法は、プレートを第一の電圧から第二の電圧に駆動する間、その期間に、第三のメモリセルと結合された第三のアクセス線を第四の電圧に駆動することを含み得る。ある場合には、方法は、その期間の直後、第二の期間に第一のアクセス線を浮遊させることを含み得る。追加的または代替的に、プレートは、メモリセルのアレイの複数のメモリセルと結合され得る。複数のメモリセルは、第一のメモリセルおよび第二のメモリセルを含み得る。
【０１２９】
ある場合には、プレートは、メモリセルの第一のデッキのメモリセルの複数の行または複数の列、ならびにメモリセルのアレイの第二のデッキのメモリセルの複数の行または複数の列と結合され得る。他の場合には、方法は、プレートを第二の電圧から第一の電圧に駆動する間、プレートを第二の電圧に駆動した後、第一のアクセス線を浮遊させることを含み得る。
【０１３０】
装置が記述される。幾つかの実施例においては、装置は、第一のメモリセルおよび第二のメモリセルを含む複数のメモリセルと結合されたプレートと、プレートと結合されたプレートドライバと、第一のメモリセルと結合された第一のアクセス線と、第一のアクセス線と結合されたアクセス線ドライバと、コントローラと、を含み得る。幾つかの実施例においては、装置は、第二のメモリセルに関連付けられたアクセス動作を同定することと、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、プレートを第一の電圧から第二の電圧に駆動することを開始することと、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、第一のアクセス線を浮遊させることを開始することと、のための特徴、手段、または命令（例えば、プロセッサによって実行可能な命令を格納する非一時的コンピュータ可読媒体）を含み得る。
【０１３１】
本明細書で記述される方法、装置および一時的コンピュータ可読媒体の幾つかの実施例は、第一の電圧と第二の電圧との間の差に少なくとも部分的に基づいて、プレートが第二の電圧になった後、第一のアクセス線を所望の電圧に駆動することを開始するための動作、特徴、手段または命令をさらに含み得る。
【０１３２】
本明細書で記述される方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例は、プレートが第二の電圧になった後、第一のアクセス線を浮遊することを継続するための動作、特徴、手段または命令をさらに含み得る。
【０１３３】
本明細書で記述される方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例は、第一のアクセス線を浮遊させることと、プレートを第二の電圧に駆動することとを同時に開始するための動作、特徴、手段または命令をさらに含み得る。
【０１３４】
本明細書で記述される方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例は、プレートを第二の電圧に駆動することを開始する前に、第一のアクセス線を浮遊させることを開始するための動作、特徴、手段または命令をさらに含み得る。
【０１３５】
本明細書で記述される方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例は、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、第二のメモリセルと結合された第二のアクセス線を選択することを開始するための動作、特徴、手段または命令をさらに含み得る。
【０１３６】
本明細書で記述される方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例は、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、複数のメモリセルの第三のメモリセルに関連付けられた第三のアクセス線を第三の電圧に駆動することを開始するための動作、特徴、手段または命令をさらに含み得る。
【０１３７】
装置が記述される。幾つかの実施例においては、装置は、第一のメモリセルおよび第二のメモリセルを含むメモリセルのアレイと、第一のメモリセルと結合された第一のアクセス線と、第一のアクセス線と結合されたアクセス線ドライバであって、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、ある期間に第一のアクセス線を浮遊させるように構成されたアクセス線ドライバと、プレートと結合されたプレート線ドライバであって、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、その期間前にプレートを第一の電圧に駆動し、その期間にプレートを第二の電圧に駆動するように構成されたプレート線ドライバと、を含み得る。
【０１３８】
幾つかの実施例においては、第一のアクセス線は、選択されていないアクセス線を含む。
【０１３９】
幾つかの実施例においては、アクセス線ドライバは、第一の電圧と第二の電圧との間の差に少なくとも部分的に基づいて、その期間後に所望の電圧に第一のアクセス線を駆動するようにさらに構成される。
【０１４０】
幾つかの実施例においては、装置は、第二のメモリセルと結合された第二のアクセス線を含み得、第二のアクセス線は選択されたアクセス線を含む。
【０１４１】
幾つかの実施例においては、アクセス線ドライバは、第二のアクセス線と結合され、第二のアクセス線を第三の電圧に駆動するようにさらに構成され、第三の電圧は、第二のメモリセルの第一の論理値に関連付けられる。
【０１４２】
幾つかの実施例においては、装置は、第三のメモリセルと結合された第三のアクセス線を含み得、第三のアクセス線は、選択されていないアクセス線を含み、アクセス線ドライバは、第二のアクセス線および第三のアクセス線と結合される。
【０１４３】
幾つかの実施例においては、アクセス線ドライバは、第二のアクセス線を第四の電圧に駆動するように構成され得、第四の電圧は、第二のメモリセルの第一の論理値に関連付けられ、アクセス線ドライバは、第三のアクセス線を第五の電圧に駆動するように構成され得、第五の電圧は第三のメモリセルの第二の論理値に関連付けられる。
【０１４４】
幾つかの実施例においては、アクセス線ドライバは、期間後に第一のアクセス線を浮遊し続けるようにさらに構成される。
【０１４５】
幾つかの実施例においては、メモリセルのアレイは、複数の強誘電体メモリセルを含む。
【０１４６】
上述された方法は、可能性のある実装を記述し、動作およびステップは、再配列か、または改変され得、他の実装も可能であることに留意されたい。さらに、方法の二つ以上から成る実施例は、組み合わせられ得る。
【０１４７】
本明細書で記述される情報および信号は、様々な異なる技術および技巧の任意のものを使用して表され得る。例えば、上記を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、符号およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光波場もしくは光学粒子、またはそのあらゆる組み合わせによって表され得る。幾つかの図面は、信号を単一の信号として図示し得る。しかしながら、信号は、信号のバスを表し得、バスは、様々なビット幅を有し得ることは、当業者には理解されるだろう。
【０１４８】
“電子的に連通（ｅｌｅｃｔｒｏｎｉｃ  ｃｏｍｍｕｎｉｃａｔｉｏｎ）”および“結合される（ｃｏｕｐｌｅｄ）”という用語は、コンポーネント間の電子の流れをサポートするコンポーネント間の関係を指す。これは、コンポーネント間の直接的接続を含み得るか、または中間コンポーネントを含み得る。相互に電子的に連通するか、または相互に結合されたコンポーネントは、アクティブに電子もしくは信号を（例えば、通電された回路で）交換し得るか、または（例えば、通電されていない回路で）アクティブに電子もしくは信号を交換し得ないが、回路が通電されると、電子もしくは信号を交換するように構成され、動作可能であり得る。例示として、スイッチ（例えば、トランジスタ）を介して物理的に接続された二つのコンポーネントは、電子的に連通しているか、または、スイッチの状態（即ち、開かれているか、もしくは閉じられているか）にかかわらず、結合され得る。
【０１４９】
本明細書で用いられるとき、“実質的（ｓｕｂｓｔａｎｔｉａｌｌｙ）”という用語は、修飾された特徴（例えば、実質的にその用語によって修飾された動詞または形容詞）が絶対的である必要はなく、その特徴の利点を達成するほど十分に近いことを意味する。
【０１５０】
“絶縁される（ｉｓｏｌａｔｅｄ）”という用語は、その間に流れることが可能な電子が存在しないコンポーネント間の関係を指し、コンポーネントは、その間に開回路がある場合に相互に絶縁されている。例えば、スイッチによって物理的に接続された二つのコンポーネントは、スイッチが解放されるとき、相互に絶縁され得る。
【０１５１】
メモリアレイ１００を含む本明細書で議論されるデバイスは、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、ヒ化ガリウム、窒化ガリウムなどの半導体基板上に形成され得る。ある場合には、基板は、半導体ウェーハである。他の場合には、基板は、シリコン・オン・グラス（ＳＯＧ）もしくはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板か、別の基板上の半導体材料のエピタキシャル層であり得る。基板、または基板のサブ領域の導電性は、リン、ホウ素またはヒ化物を含むが、そのいずれにも限定はされない様々な化学種を用いたドーピングを通じて制御され得る。ドーピングは、基板の初期形成、または成長中にイオン注入か、またはあらゆる他のドーピング手段によって実施され得る。
【０１５２】
本明細書で議論される一つ以上のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレインおよびゲートを含む三端子デバイスを含む。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソースおよびドレインは導電性であり得、高濃度にドーピングされた、例えば、変性された半導体領域を含み得る。ソースおよびドレインは、低濃度にドーピングされた半導体領域またはチャネルによって分離され得る。チャネルがｎ型である（即ち、大部分のキャリアが電子である）場合、ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型である（即ち、大部分のキャリアが正孔である）場合、ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁性ゲート酸化物によってキャッピングされ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、ｎ型ＦＥＴに正の電圧を、またはｐ型ＦＥＴに負の電圧を印加することは、其々、結果として、チャネルを導電性にし得る。トランジスタは、そのトランジスタの閾値電圧以上の電圧がトランジスタゲートに印加されるとき、“オン状態になる”か、または“アクティブ化され”得る。
【０１５３】
本明細書で説明された記述は、添付された図面と組み合わせられて、例示的構造を記述するものであり、実装され得るか、本特許請求の範囲内にある全ての実施例を表すものではない。本明細書で用いられる“例示的（ｅｘｅｍｐｌａｒｙ）”という用語は、“一実施例、例、または例示として役立つ”ことを意味し、“望ましい”か、または“他の実施例に対して有利である”わけではない。発明を実施するための形態は、記述された技術の理解を提供する目的のために、具体的詳細事項を含む。しかしながら、これらの技術は、これらの具体的詳細事項なしでも実践され得る。幾つかの例においては、記述された実施例の概念を不明瞭にすることを回避するために、既知の構造およびデバイスは、ブロック図の形式で図示される。
【０１５４】
添付された図面においては、類似のコンポーネントまたは特徴は、同一の参照ラベルを有し得る。さらに、同一タイプの様々なコンポーネントは、参照ラベルに続けて、ダッシュおよび類似のコンポーネント間を識別する第二のラベルを付すことによって、識別され得る。第一の参照ラベルだけが本明細書で使用される場合、その記述は、第二の参照ラベルに関わりなく、同一の第一の参照ラベルを有する類似のコンポーネントのうちの任意の一つに適用可能である。
【０１５５】
本明細書で記述される情報および信号は、様々な異なる技術および技巧のうちの任意のものを使用して表され得る。例えば、上記を通じて参照され得るデータ、命令、コマンド、情報、信号、ビット、符号およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光波場もしくは光学粒子、またはそのあらゆる組み合わせによって表され得る。
【０１５６】
本明細書の開示と関連して記述される様々な例示的ブロックおよびモジュールは、本明細書で記述される機能を実施するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡまたは他のプログラマブル論理デバイス、ディスクリートゲートもしくはトランジスタ論理素子、ディスクリートハードウェアコンポーネント、またはそのあらゆる組み合わせで実装され得るか、またはそれらで実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代替的には、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサは、また、コンピューティングデバイスの組み合わせ（例えば、デジタル信号プロセッサ（ＤＳＰ）およびマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと併せた一つ以上のマイクロプロセッサ、またはあらゆる他のこのような構成）として実装され得る。
【０１５７】
本明細書で記述される機能は、プロセッサ、ファームウェア、またはそのあらゆる組み合わせによって実行されるハードウェア、ソフトウェアで実装され得る。プロセッサによって実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の一つ以上の命令またはコードとして格納か、または送信され得る。他の実施例および実装は、本開示および添付された特許請求の範囲内である。例えば、ソフトウェアの特性により、上述された機能は、プロセッサ、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのあらゆる組み合わせによって実行されるソフトウェアを使用して実装されることができる。機能を実装する特徴は、また、分散されることを含む、様々な位置に物理的に配置され得、機能の一部が異なる物理的位置で実装されるようにする。また、特許請求の範囲を含む本明細書で用いられるとき、項目のリスト内で用いられる“または（ｏｒ）”（例えば、“少なくとも一つの（ａｔ  ｌｅａｓｔ  ｏｎｅ  ｏｆ）”または“一つ以上の（ｏｎｅ  ｏｒ  ｍｏｒｅ  ｏｆ）”などの語句によって前書きされる項目のリスト）は、包括的リストを示し、例えば、Ａ，ＢまたはＣの少なくとも一つのリストが、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（即ち、ＡおよびＢおよびＣ）を意味するようにする。また、本明細書で用いられるとき、“基づく（ｂａｓｅｄ  ｏｎ）”という語句は、条件の閉集合に対する言及として解釈されるべきではない。例えば、“条件Ａに基づく（ｂａｓｅｄ  ｏｎ  ｃｏｎｄｉｔｉｏｎ  Ａ）”として記述される例示的ステップは、本開示の範囲から逸脱することなく、条件Ａおよび条件Ｂの双方に基づき得る。換言すると、本明細書で用いられるとき、“基づく（ｂａｓｅｄ  ｏｎ）”という語句は、“少なくとも部分的に基づく（ｂａｓｅｄ  ａｔ  ｌｅａｓｔ  ｉｎ  ｐａｒｔ  ｏｎ）”という語句と同じように解釈されるべきである。
【０１５８】
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの伝送を容易にするあらゆる媒体を含む、非一時的コンピュータ記憶媒体および通信媒体の双方を含む。非一時的記憶媒体は、汎用、または専用コンピュータによってアクセスされることができる、あらゆる利用可能な媒体であり得る。例示として、限定することはないが、非一時的コンピュータ可読媒体は、命令もしくはデータ構造の形式で所望のプログラムコード手段を伝送または格納するために使用されることができる、ならびに、汎用もしくは専用コンピュータ、または汎用もしくは専用プロセッサによってアクセスされることができる、ＲＡＭ、ＲＯＭ、電気的に消去可能なプログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭまたは他の光ディスク記憶媒体、磁気ディスク記憶媒体、または他の磁気記憶デバイス、またはあらゆる他の非一時的媒体を含むことができる。また、あらゆる接続は、コンピュータ可読媒体と適切に呼ばれる。例えば、ウェブサイト、サーバまたは他のリモートソースから同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または、赤外線、ラジオ波およびマイクロ波などの無線技術を使用してソフトウェアが伝送される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または赤外線、ラジオ波およびマイクロ波などの無線技術は、媒体の定義内に含まれる。本明細書で用いられるとき、ディスク（ｄｉｓｋ  ａｎｄ  ｄｉｓｃ）は、ＣＤ、レーザディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピーディスクおよびブルーレイディスクを含み、ここで、通常、ディスク（ｄｉｓｋ）は、データを磁気的に再生し、ディスク（ｄｉｓｃ）はレーザで光学的にデータを再生する。上記の組み合わせは、また、コンピュータ可読媒体の範囲内に含まれる。
【０１５９】
本明細書の記述は、当業者が本開示を製造、または使用することが可能になるように提供される。本開示に対する様々な改変は、当業者には容易に明らかであろうし、本明細書で定義される一般的な原則は、本開示の範囲から逸脱することなく、様々な変形に適用され得る。したがって、本開示は、本明細書に記述される実施例および設計に限定されることはなく、本明細書に開示される原則および新規の特徴と矛盾しない、最も広い範囲に与えられるべきである。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】令和2年12月25日(2020.12.25)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
［クロスリファレンス］
本特許出願は、２０１８年５月４日に出願された、Ｖｉｍｅｒｃａｔｉによる“ＡＣＣＥＳＳ  ＬＩＮＥ  ＭＡＮＡＧＥＭＥＮＴ  ＦＯＲ  ＡＮ  ＡＲＲＡＹ  ＯＦ  ＭＥＭＯＲＹ  ＣＥＬＬＳ”と題された米国特許出願番号１５／９７１，６３９に対する優先権を主張する、２０１９年４月３日に出願された、Ｖｉｍｅｒｃａｔｉによる“ＡＣＣＥＳＳ  ＬＩＮＥ  ＭＡＮＡＧＥＭＥＮＴ  ＦＯＲ  ＡＮ  ＡＲＲＡＹ  ＯＦ  ＭＥＭＯＲＹ  ＣＥＬＬＳ”と題されたＰＣＴ出願番号ＰＣＴ／ＵＳ２０１９／０２５６３６に対する優先権を主張する。この米国特許出願およびＰＣＴ出願は、その譲受人に譲渡され、参照によりその全体が本明細書に明確に組み入れられる。
【背景技術】
【０００２】
以下の記述は、概してメモリセルに対するアクセスを管理することに関し、より詳細には、メモリセルのアレイに対するアクセス線管理に関する。
【０００３】
メモリデバイスは、コンピュータ、無線通信デバイス、カメラ、デジタルディスプレイなどの様々な電子デバイスに情報を格納するために広く用いられている。メモリデバイスの様々な状態をプログラムすることによって情報が格納される。例えば、バイナリデバイスは、論理“１”または論理“０”によってしばしば表される二つの状態を有する。他のシステムにおいては、三以上の状態が格納され得る。格納された情報にアクセスするために、電子デバイスのコンポーネントは、メモリデバイスに格納された状態を読み出すか、または検知し得る。情報を格納するために、電子デバイスのコンポーネントは、メモリデバイスに状態を書き込むか、またはプログラムし得る。
【０００４】
メモリデバイスの様々なタイプが存在し、磁気ハードディスク、ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期式ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化ＲＡＭ（ＲＲＡＭ）、フラッシュメモリ、相変化メモリ（ＰＣＭ）他を含む。メモリデバイスは、揮発性または不揮発性であり得る。不揮発性メモリ、例えば、ＦｅＲＡＭは、外部電源がなくても長期間、その格納された論理状態を維持することができる。揮発性メモリデバイス、例えば、ＤＲＡＭは、外部電源によって周期的にリフレッシュされないと、時間の経過とともに、格納された状態を失うことがある。ＦｅＲＡＭは、揮発性メモリと類似のデバイスアーキテクチャを使用し得るが、記憶デバイスとしては強誘電体キャパシタの使用による不揮発特性を有し得る。ＦｅＲＡＭデバイスは、したがって、他の不揮発性および揮発性メモリデバイスと比較すると、改良された性能を有し得る。
【０００５】
メモリデバイスを改良することは、概して、指標の中でもとりわけ、メモリセル密度の増大、読み出し／書き込み速度の向上、信頼性の向上、データ保持の向上、電力消費の低減、または製造コストの低減を含み得る。
【図面の簡単な説明】
【０００６】
【図１】本開示の実施例による、メモリセルのアレイに対するアクセス線管理をサポートするメモリアレイの一実施例を図示する。
【図２】本開示の実施例による、アクセス線管理のための技術をサポートする回路の一実施例を図示する。
【図３】本開示の実施例による、アクセス線管理のための技術をサポートするメモリデバイスの一実施例を図示する。
【図４Ａ】本開示の実施例による、アクセス線管理のための技術をサポートするメモリデバイスの一実施例を図示する。
【図４Ｂ】本開示の実施例による、アクセス線管理のための技術をサポートするタイミング図の一実施例を図示する。
【図５Ａ】本開示の実施例による、アクセス線管理のための技術をサポートするメモリデバイスの一実施例を図示する。
【図５Ｂ】本開示の実施例による、アクセス線管理のための技術をサポートするタイミング図の一実施例を図示する。
【図６】本開示の実施例による、アクセス線管理のための技術をサポートするデバイスのブロック図を示す。
【図７】本開示の実施例による、アクセス線管理のための技術をサポートするデバイスのブロック図を示す。
【図８】本開示の実施例による、メモリセルのアレイに対するアクセス線管理のための方法を図示する。
【図９】本開示の実施例による、メモリセルのアレイに対するアクセス線管理のための方法を図示する。
【図１０】本開示の実施例による、メモリセルのアレイに対するアクセス線管理のための方法を図示する。
【発明を実施するための形態】
【０００７】
幾つかのメモリアレイは、複数のメモリセルに共通のプレートを含み得、メモリセルは、また、複数のデジット線および／または複数のワード線に関連付けられる。プレートの電圧が（それによって、関連付けられたプレート線の電圧もまた）選択されたメモリセルに対するアクセス動作に関連して（例えば、ハイ電圧とロウ電圧との間で）変動すると、幾つかのメモリデバイスは、プレートに共通の選択されていないメモリセルに対する各ワード線（選択されていないワード線と称され得る）を固定電圧で維持し得る。この結果として、各選択されていないワード線（例えば、各選択されていないワード線と共通のプレートまたはプレート線との間）に関連付けられる容量性（例えば、寄生）相互結合による、漏洩電流および関連付けられる電力損失を生じ得る。プレートが多くのメモリセルで共通である場合、プレートと選択されていないワード線との間の容量（例えば、寄生容量）および意図されない相互結合の合計、また、それによって関連付けられる電力損失の合計は、顕著なものになり得る。メモリアレイによるさらなる電力消費とともに、このような意図されない相互結合による寄生信号は、選択されていないメモリセル上に格納された論理状態をディスターブし得る。例えば、寄生信号の結果として、他の影響の中でもとりわけメモリセル上に格納された状態を変化させることによって、または、アクセス動作にエラーを導入することによって、データにエラーが導入され得る。
【０００８】
複数のデジット線および／または複数のワード線に（直接的もしくは間接的のいずれかで）関連付けられたメモリセルに共通のプレートを含み得るメモリデバイスでのアクセス動作中に、アクセス線（例えば、選択されていないアクセス線、選択されていないワード線）を管理するための技術が、本明細書に記述される。例えば、意図されない相互結合の影響を低減または軽減するために、メモリデバイスは、プレートの電圧を変化させるときに、複数の選択されていないアクセス線（例えば、ワード線）を浮遊させ得る。したがって、メモリデバイスは、選択されたメモリセルに対するアクセス動作の一つ以上の部分の間、ある場合には、そのアクセス動作の前またはその後の期間に、選択されていないワード線を浮遊させ得る。選択されていないアクセス線を浮遊させることによって、各選択されていないアクセス線の電圧がプレートおよびプレート線の電圧を追跡する（例えば、一定またはほぼ一定の差を維持する）ことが容易になり得、その結果として、メモリアレイ全体のより少ない電力消費とともに、選択されていないメモリセルに関連付けられたエラーを少なくすることがもたらされる。本明細書で用いられるように、ノードを浮遊させることは、あらゆる定義された電源からノードを電気的に絶縁することを称し得る。
【０００９】
以下、図１〜図３の文脈において、上記で紹介された本開示の特徴がさらに記述される。その後、図４Ａ〜図４Ｂおよび図５Ａ〜図５Ｂを参照して特定の実施例が記述される。本開示のこれらのおよび他の特徴は、メモリセルのアレイに対するアクセス線管理のための技術に関連する装置図、システム図およびフローチャートによってさらに図示され、またそれらを参照して記述される。
【００１０】
図１は、本開示の様々な実施形態による、メモリアレイ１００の一実施例を図示する。メモリアレイ１００は、また、電子メモリ装置とも称され得る。メモリアレイ１００は、異なる状態を格納するようにプログラム可能であるメモリセル１０５を含む。各メモリセル１０５は、論理０および論理１として表される二つの状態を格納するようにプログラム可能であり得る。ある場合には、メモリセル１０５は、三つ以上の論理状態を格納するように構成される。メモリセル１０５は、プログラム可能な状態を表す電荷をキャパシタ内に格納し得、例えば、充電されたキャパシタおよび充電されていないキャパシタは、其々、二つの論理状態を表し得る。ＤＲＡＭアーキテクチャは、通常このような設計を使用し得、使用されるキャパシタは、絶縁体として、線形または常誘電性の電気分極特性を有する誘電体材料を含み得る。対照的に、強誘電体メモリセルは、絶縁性材料として強誘電体を有するキャパシタを含み得る。強誘電体キャパシタの異なる電荷レベルは、異なる論理状態を表し得る。強誘電体材料は、非線形分極特性を有し、強誘電体メモリセル１０５の幾つかの詳細および利点が以下に議論される。
【００１１】
メモリアレイ１００は、三次元（３Ｄ）メモリアレイであり得、二次元（２Ｄ）メモリアレイが、相互に重なって形成される。これによって、２Ｄアレイと比較すると、単一のダイまたは基板上に形成され得るメモリセル数を増加させ得、それにより、メモリアレイの製造コストを低減させ得るか、またはメモリアレイの性能を向上させ得、あるいは、その双方が可能となる。図１に図示された実施例によると、メモリアレイ１００は、メモリセル１０５の２つのレベルを含み、それによって、三次元メモリアレイと考えられ得る。しかしながら、レベルの数は２つに限定されるものではない。メモリセル１０５が各レベルにわたって、相互にほぼ一列となり得るように、各レベルが配列または配置され得、メモリセル積層１４５を形成する。ある場合には、メモリアレイ１００は、メモリデバイス１００と称され得る。
【００１２】
メモリセル１０５の各行は、アクセス線１１０に接続され、メモリセル１０５の各列は、ビット線１１５に接続される。アクセス線１１０およびビット線１１５は、アレイを形成するために、相互に対して実質的に垂直であり得る。さらに、メモリセル１０５の各行は、少なくとも一つのプレート線（図示せず）に結合され得る。本明細書で用いられるように、プレートノード、プレート線または単にプレートという用語は、入れ替え可能なように使用され得る。図１に図示されるように、メモリセル積層１４５内の各メモリセル１０５は、ビット線１１５などの個別の導線に結合され得る。他の実施例（図示せず）においては、メモリセル積層１４５内の二つのメモリセル１０５は、ビット線１１５などの共通の導線を共有し得る。即ち、ビット線１１５は、上部のメモリセル１０５の底部電極および下部のメモリセル１０５の上部電極と電子的に連通し得る。他の構成も可能であり得、例えば、第三のデッキが下部のデッキとアクセス線１１０を共有し得る。概して、一つのメモリセル１０５がアクセス線１１０およびビット線１１５などの二つの導線の交点に配置され得る。この交点は、メモリセルのアドレスを称され得る。対象メモリセル１０５は、通電されたアクセス線１１０およびビット線１１５の交点に配置されたメモリセル１０５であり得、即ち、アクセス線１１０およびビット線１１５は、その交点におけるメモリセル１０５を読み出すか、または書き込むために通電され得る。同一のアクセス線１１０またはビット線１１５と電子的に連通する（例えば、接続される）他のメモリセル１０５は、非対象（ｕｎｔａｒｇｅｔ）メモリセル１０５と称され得る。
【００１３】
上記で議論されたように、電極は、メモリセル１０５およびアクセス線１１０またはビット線１１５に結合され得る。電極という用語は、導体を称し得、ある場合には、メモリセル１０５に対する電気的接点として使用され得る。電極は、メモリアレイ１００の素子またはコンポーネント間の導電性経路を提供するトレース、ワイヤ、導線、導電性層などを含み得る。
【００１４】
読み出しおよび書き込みなどの動作は、アクセス線１１０およびデジット線１１５をアクティブ化すること、または選択することによってメモリセル１０５で実施され得る。アクセス線１１０は、また、ワード線１１０としても知られ得、ビット線１１５は、また、デジット線１１５としても知られ得る。概して、アクセス線という用語は、ワード線、ビット線、デジット線またはプレート線を称し得る。ワード線およびビット線または、その類似物に対する参照は、理解や操作を失うことなく交換可能である。ワード線１１０またはデジット線１１５をアクティブ化すること、または選択することは、其々の線に電圧を印加することを含み得る。ワード線１１０およびデジット線１１５は、金属（例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）など）、金属合金、炭素、導電性を有するようにドープされた半導体、または他の導電性材料、合金、化合物などの導電性材料で製造され得る。
【００１５】
あるアーキテクチャにおいては、セルの論理格納デバイス、例えばキャパシタは、選択コンポーネントによってデジット線から電気的に絶縁され得る。ワード線１１０は、選択コンポーネントに接続され得、また選択コンポーネントを制御し得る。例えば、選択コンポーネントはトランジスタであり得、ワード線１１０は、トランジスタのゲートに接続され得る。ワード線１１０をアクティブ化する結果として、メモリセル１０５のキャパシタとその対応するデジット線１１５との間の電気的接続または閉回路が生じる。デジット線は、その後、メモリセル１０５を読み出すか、または書き込むかのいずれかのために、アクセスされ得る。メモリセル１０５を選択すると、結果として生じる信号は、格納された論理状態を決定するために使用され得る。
【００１６】
メモリセル１０５にアクセスすることは、行デコーダ１２０および列デコーダ１３０を通じて制御され得る。例えば、行デコーダ１２０は、メモリコントローラ１４０から行アドレスを受信し、受信された行アドレスに基づいて、適切なワード線１１０をアクティブ化し得る。同様に、列デコーダ１３０は、メモリコントローラ１４０から列アドレスを受信し、適切なデジット線１１５をアクティブ化する。例えば、メモリアレイ１００は、複数のワード線１１０および複数のデジット線１１５を含み得る。それによって、ワード線１１０およびデジット線１１５をアクティブ化することによって、その交点におけるメモリセル１０５がアクセスされ得る。以下により詳細に記述されるように、選択されていないアクセス線（例えば、選択されていないワード線）を浮遊させることによって、意図されない相互結合の影響が軽減され得る。例えば、プレートは、複数のメモリセルと結合され得、複数のメモリセルは、複数のワード線および複数のデジット線と（直接的、または間接的に）順に結合され得る。一つのメモリセルのアクセス動作に関連付けられた期間、プレートと結合された残りの選択されていないメモリセルに関連付けられたワード線は浮遊され得る。選択されていないワード線を浮遊させることによって、選択されていないワード線とプレートとの間の相互結合に関連付けられる影響が軽減され得る。
【００１７】
アクセスされると、メモリセル１０５は、メモリセル１０５の格納された状態を決定するために、センスコンポーネント１２５によって読み出されるか、または検知され得る。例えば、メモリセル１０５にアクセスした後、メモリセル１０５のキャパシタは、その対応するデジット線１１５で放電し得る。キャパシタを放電することは、そのキャパシタにバイアスをかけること、または電圧を印加することの結果として生じ得る。この放電は、デジット線１１５の電圧における変化を引き起こし得、それによって、センスコンポーネント１２５は、メモリセル１０５の格納された状態を決定するために基準電圧（図示せず）と比較し得る。例示的なアクセス動作は、図４Ａから図４Ｂおよび図５Ａから図５Ｂを参照して以下に記述される。
【００１８】
センスコンポーネント１２５は、信号における差を検出し、増幅するために、様々なトランジスタまたは増幅器を含み得、これは、ラッチと称され得る。メモリセル１０５の検出された論理状態は、その後、出力１３５として列デコーダ１３０を通じて出力され得る。ある場合には、センスコンポーネント１２５は、列デコーダ１３０または行デコーダ１２０の一部であり得る。あるいは、センスコンポーネント１２５は、列デコーダ１３０または行デコーダ１２０に接続されるか、または電子的に連通し得る。以下により詳細に記述されるように、選択されていないワード線は、ワード線の相互結合に関連付けられた影響を軽減するために、アクセス動作に関連付けられる期間、浮遊され得る。
【００１９】
幾つかのメモリアーキテクチャにおいては、メモリセル１０５にアクセスすることは、格納された論理状態を劣化させるか、または破壊し得、メモリセル１０５に元の論理状態を戻すために書き換えまたはリフレッシュ動作が実施され得る。ＤＲＡＭにおいては、例えば、キャパシタは、センス動作中に部分的または完全に放電され得、格納された論理状態を破壊する。ゆえに、論理状態は、センス動作後に書き換えられ得る。さらに、単一のワード線１１０をアクティブ化することの結果として、その行における全メモリセルの放電が生じ得、それによって、その行内の幾つか、または全メモリセル１０５が書き換えられる必要があり得る。しかし、強誘電体を使用するアレイなどの不揮発性メモリにおいては、メモリセル１０５にアクセスすることは、論理状態を破壊し得ず、したがって、メモリセル１０５はアクセスした後、書き換えを必要とし得ない。幾つかの実施例においては、メモリセルの複数のレベルは、同一のプレートに結合され得る。このようなプレート構造の結果として、より高いレベルのメモリセルを基板に接続するために、より少量の面積が使用されることになり得る。
【００２０】
ＤＲＡＭを含む幾つかのメモリアーキテクチャは、外部電源によって周期的にリフレッシュされない限り、時間の経過とともにその格納された状態を失い得る。例えば、充電されたキャパシタは、漏洩電流を通じて時間の経過とともに放電されることになり得、その結果、格納された情報の損失につながる。これらのいわゆる揮発性メモリデバイスのリフレッシュレートは、比較的高速で、例えば、ＤＲＡＭアレイに対して毎秒１０回のリフレッシュ動作が行われ得、この結果として、顕著な電力消費を生じ得る。益々大きいメモリアレイ、特に、電池などの有限電源に依存するモバイルデバイスでは、電力消費の増大がメモリアレイの展開または動作（例えば、電力供給、熱生成、材料の限界など）を抑制し得る。
【００２１】
メモリコントローラ１４０は、様々なコンポーネント、例えば、行デコーダ１２０、列デコーダ１３０およびセンスコンポーネント１２５を通じて、メモリセル１０５の動作（例えば、読み出し、書き込み、書き換え、リフレッシュ、放電など）を制御し得る。ある場合には、行デコーダ１２０、列デコーダ１３０およびセンスコンポーネント１２５のうちの一つ以上は、メモリコントローラ１４０と同一場所に設置され得る。メモリコントローラ１４０は、所望のワード線１１０およびデジット線１１５をアクティブ化するために、行および列アドレス信号を生成し得る。メモリコントローラ１４０は、また、メモリアレイ１００の動作中に使用される様々な電圧または電流を生成し、制御し得る。例えば、メモリコントローラ１４０は、一つ以上のメモリセル１０５にアクセスした後、ワード線１１０またはデジット線１１５に放電電圧を印加し得る。概して、本明細書で議論される印加される電圧または電流の振幅、形状または期間は、調節または変更され得、メモリアレイ１００を動作させるうえで議論される様々な動作で異なり得る。さらに、メモリアレイ１００内のメモリセル１０５のうちの一つ、複数またはその全ては、同時にアクセスされ得、例えば、メモリアレイ１００のうちの複数またはその全てのセルは、リセット動作中に同時にアクセスされ得、リセット動作中には、全てのメモリセル１０５、またはメモリセル１０５のグループが単一の論理状態に設定される。
【００２２】
幾つかの実施例においては、メモリコントローラ１４０は、アクセス動作に関連付けられる一つ以上の期間に、メモリアレイ１００の一つ以上のアクセス線（例えば、ワード線１１０）を浮遊させるように構成され得る。例えば、メモリコントローラ１４０は、選択されたメモリセル１０４に関連付けられたアクセス動作を同定し得る。アクセス動作を同定すると、メモリコントローラ１４０は、選択されたメモリセル１０５に関連付けられたアクセス動作に少なくとも部分的に基づいて、第一の電圧から第二の電圧にプレート（図示せず）を駆動することを開始し得る。幾つかの実施例においては、メモリコントローラ１４０は、選択されたメモリセル１０５に関連付けられたアクセス動作に少なくとも部分的に基づいて、選択されていないメモリセル１０５に対するアクセス線（例えば、ワード線１１０）を浮遊させることを開始し得る。メモリコントローラ１４０は、プレートを第二の電圧に駆動することを開始するのと同時、またはその前に、選択されていないアクセス線を浮遊させることを開始するように構成され得る。したがって、アクセス動作中、メモリコントローラ１４０は、一つのアクセス線を選択し得、一方、メモリアレイ１００の他のアクセス線（例えば、選択されたメモリセル１０５とプレートを共有する、選択されていないメモリセル１０５に関連付けられた他のアクセス線）は浮遊する。選択されていないアクセス線を浮遊させることによって、メモリアレイ１００の選択されていないアクセス線と他の態様（例えば、選択されたメモリセル１０５および一つ以上の選択されていないメモリセル１０５に共通のプレート）との間の相互結合に関連付けられた望ましくない影響は、回避されるか、または軽減され得る。
【００２３】
図２は、本開示の様々な実施形態による、回路２００の一実施例を図示する。回路２００は、メモリセル１０５−ａ、ワード線１１０−ａ、デジット線１１５−ａおよびセンスコンポーネント１２５−ａを含み、これらは、其々、図１を参照して記述されたメモリセル１０５、ワード線１１０、デジット線１１５およびセンスコンポーネント１２５の実施例であり得る。メモリセル１０５−ａは、第一のプレート、セルプレート２３０および第二のプレート、セル底部２１５を有するキャパシタ２０５などの、論理格納コンポーネントを含み得る。セルプレート２３０およびセル底部２１５は、その間に配置された材料（例えば、強誘電体材料）を通じて容量結合され得る。セルプレート２３０およびセル底部２１５の方向付けは、メモリセル１０５−ａの動作を変化させることなく、逆にされ得る。回路２００は、また、選択コンポーネント２２０および基準線２２５を含む。
【００２４】
セルプレート２３０は、プレート線２１０を介してアクセスされ得、セル底部２１５は、デジット線１１５−ａを介してアクセスされ得る。ある場合には、幾つかのメモリセル１０５−ａは、他のメモリセルとアクセス線（例えば、デジット線、ワード線、プレート線）を共有し得る。例えば、デジット線１１５−ａは、同一列におけるメモリセル１０５−ａと共有され得、ワード線１１０−ａは、同一行におけるメモリセル１０５−ａと共有され得、プレート線２１０（および対応するプレート２３０）は、同一部分、タイル、デッキ、または複数デッキにおいてさえも、メモリセル１０５−ａと共有され得る。上述されたように、様々な状態は、キャパシタ２０５を充電すること、または放電することによって格納され得る。多くの実施例においては、コネクタまたはソケットは、メモリセルのアレイ下に配置された基板に、メモリセルのより上部レベルのデジット線１１５−ａまたはプレート線２１０を結合するために使用され得る。コネクタまたはソケットのサイズは、メモリアレイ内のプレート線の構造に基づいて改変され得る。
【００２５】
ある場合には、複数の異なるワード線１１０および／またはデジット線１１５に関連付けられた複数のメモリセル１０５と結合されたプレート（図示せず）を含むメモリアレイ１００は、本明細書に記述されるように、唯一つのアクセス動作を有し得る。例えば、選択されていないワード線は、プレート電圧が変化する間、固定電圧に維持される場合、その結果として、選択されていないワード線とプレートとの間、または選択されていないワード線と一つ以上のデジット線との間のキャパシタンスにより、望ましくない漏洩、または電力消費を生じ得る。結果として、二つ以上のメモリセル１０５に共通のプレート、これは共通プレートと称され得る、を含むメモリアレイのアクセス動作中に、このようなキャパシタンスまたは相互結合の影響を軽減するか、または低減するために、本明細書に技術が提供される。
【００２６】
キャパシタ２０５の格納された状態は、回路２００に表された様々な素子を動作させることによって読み出されるか、または検知され得る。キャパシタ２０５は、デジット線１１５−ａと電子的に連通し得る。例えば、選択コンポーネント２２０が非アクティブ化されるとき、キャパシタ２０５はデジット線１１５−ａから絶縁されることができ、選択コンポーネント２２０がアクティブ化されるとき、キャパシタ２０５はデジット線１１５−ａに接続されることができる。選択コンポーネント２２０をアクティブ化することは、メモリセル１０５−ａを選択することと称され得る。ある場合には、選択コンポーネント２２０はトランジスタであり、その動作は、トランジスタゲートに電圧を印加することによって制御され、電圧の大きさは、トランジスタの閾値の大きさよりも大きい。ワード線１１０−ａは、選択コンポーネント２２０をアクティブ化し得、例えば、ワード線１１０−ａに印加される電圧は、トランジスタゲートに印加され、キャパシタ２０５をデジット線１１５−ａに接続する。以下により詳細に記述されるように、アクセス動作（例えば、読み出し動作、または書き込み動作）は、メモリアレイのプレート構造に基づいて実施され得る。例えば、一つ以上の選択されていないアクセス線（例えば、選択されていないワード線、図示せず）は浮遊し得る。選択されていないアクセス線を浮遊させることによって、相互結合の望ましくない影響は、回避されるか、または軽減され得る。
【００２７】
他の実施例においては、選択コンポーネント２２０とキャパシタ２０５の位置が入れ替えられ得、選択コンポーネント２２０がプレート線２１０とセルプレート２３０との間に接続され、キャパシタ２０５がデジット線１１５−ａと選択コンポーネント２２０の他の端子との間にあるようにする。この実施形態においては、選択コンポーネント２２０は、キャパシタ２０５を通じてデジット線１１５−ａと電子的に連通したままであり得る。この構成は、読み出しおよび書き込み動作のための、交互のタイミングおよびバイアスに関連付けられ得る。
【００２８】
ある場合には、キャパシタ２０５のプレート間の強誘電体材料により、キャパシタ２０５は、デジット線１１５−ａに対する接続で放電し得ない。あるスキームでは、強誘電体キャパシタ２０５によって格納された論理状態を検知するために、メモリセル１０５−ａを選択するためにワード線１１０−ａはバイアスされ得、電圧は、プレート線２１０に印加され得る。ある場合には、デジット線１１５−ａは、プレート線２１０およびワード線１１０−ａをバイアスする前に、仮想接地され、その後、仮想接地から絶縁される。プレート線２１０をバイアスすることの結果、キャパシタ２０５にわたる電圧差（例えば、プレート線２１０の電圧とデジット線１１５−ａの電圧との差）を生じ得る。電圧差は、キャパシタ２０５上に格納された電荷における変化を引き起こし得、格納された電荷における変化の大きさは、キャパシタ２０５の初期状態、例えば、初期状態が論理１または論理０のいずれを格納していたか、に依存し得る。これは、キャパシタ２０５上に格納された電荷に基づいて、デジット線１１５−ａの電圧における変化を引き起こし得る。セルプレート２３０への電圧を変化させることによるメモリセル１０５−ａの動作は、“セルプレートの移動”と称され得る。以下により詳細に記述されるように、アクセス動作（例えば、読み出し動作または書き込み動作）の幾つかの態様は、メモリアレイのプレート構造に基づいて改変され得る。
【００２９】
デジット線１１５−ａの電圧における変化は、その固有容量に依存し得、即ち、電荷がデジット線１１５−ａを通じて流れると、幾らかの有限電荷はデジット線１１５−ａに格納され得、結果として生じる電圧はその固有容量に依存する。固有容量は、デジット線１１５−ａの寸法を含む物理特性に依存し得る。デジット線１１５−ａは、多くのメモリセル１０５を接続し得、したがって、デジット線１１５−ａは、無視できない容量（例えば、ピコファラド（ｐＦ）のオーダ）を生じる長さを有し得る。結果として生じるデジット線１１５−ａの電圧は、その後、メモリセル１０５−ａ内に格納された論理状態を決定するために、センスコンポーネント１２５−ａによって基準（例えば、基準線２２５の電圧）と比較され得る。他の検知プロセスが使用されることもある。
【００３０】
センスコンポーネント１２５−ａは、信号における差を検出して増幅するために様々なトランジスタまたは増幅器を含み得、これはラッチと称され得る。センスコンポーネント１２５−ａは、デジット線１１５−ａおよび基準線２２５の電圧を受信して比較するセンス増幅器を含み得、基準線２２５の電圧は、基準電圧であり得る。センス増幅器出力は、比較に基づいてより高い（例えば、正）か、またはより低い（例えば、負もしくはグランド）供給電圧に駆動され得る。例えば、デジット線１１５−ａが基準線２２５よりも高い電圧を有する場合には、センス増幅器出力は、正の供給電圧に駆動され得る。
【００３１】
ある場合には、センス増幅器は、デジット線１１５−ａを供給電圧にさらに駆動し得る。センス増幅器１２５−ａは、その後、センス増幅器の出力および／またはデジット線１１５−ａの電圧をラッチし得、これは、メモリセル１０５−ａ内に格納された状態、例えば、論理１を決定するために使用され得る。あるいは、デジット線１１５−ａが基準線２２５より低い電圧を有する場合、センス増幅器出力は、負またはグランド電圧に駆動され得る。センスコンポーネント１２５−ａは、メモリセル１０５−ａ内に格納された状態、例えば、論理０を決定するために、センス増幅器出力を同様にラッチし得る。メモリセル１０５−ａのラッチされた論理状態は、図１を参照すると出力１３５として、例えば、列デコーダ１３０を介して、その後出力され得る。
【００３２】
メモリセル１０５−ａを書き込むために、電圧はキャパシタ２０５にわたって印加され得る。様々な方法が使用され得る。一実施例においては、選択コンポーネント２２０は、キャパシタ２０５をデジット線１１５−ａに電気的に接続するために、ワード線１１０−ａを通じてアクティブ化され得る。（プレート線２１０を通じて）セルプレート２３０の電圧を、（デジット線１１５−ａを通じて）セル底部２１５の電圧を制御することによって、キャパシタ２０５にわたって電圧が印加され得る。論理０を書き込むために、セルプレート２３０はハイにされ得、即ち、正の電圧がプレート線２１０に印加され得、セル底部２１５は、デジット線１１５−ａを例えば、仮想接地すること、または負の電圧を印加することによってロウにされ得る。逆のプロセスは、論理１を書き込むために実施され、ここで、セルプレート２３０はロウにされ、セル底部２１５はハイにされる。
【００３３】
図３は、本開示の実施例による、メモリセルアレイに対するアクセス線管理のための技術をサポートするメモリデバイス３００の一実施例を図示する。メモリデバイス３００は、アレイ３２０を形成するために、一つ以上のワード線３１０および一つ以上のデジット線３１５と結合された複数のメモリセル３０５を含み得る。メモリデバイス３００は、アレイ３２０内の複数のワード線３１０または複数のデジット線３１５に関連付けられた一つ以上のメモリセル３０５と結合されたプレート３２５を含み得る。幾つかの実施例においては、メモリアレイ３２０は、複数の強誘電体メモリセルか、または他のキャパシタベースのメモリセルを含み得る。
【００３４】
例えば、プレート３２５は、第一のワード線３１０−ａおよび第二のワード線３１０−ｂに関連付けられたメモリセル３０５、ならびに／または、第一のデジット線３１５−ａ、第二のデジット線３１５−ｂおよび第三のデジット線３１５−ｃに関連付けられたメモリセル３０５と結合され得る。ある場合には、単一のプレート３２５は、あらゆる数のワード線３１０またはデジット線に関連付けられた（例えば、結合された）メモリセル３０５と結合され得る。メモリデバイス３００は、図１を参照して記述されたメモリアレイ１００の一実施例であり得るか、またはメモリアレイ１００内に含まれ得る。
【００３５】
幾つかの実施例においては、メモリセルのアレイ内のプレートノードの量は、複数のメモリセルに各々共通の一つ以上のプレートを有することによって、代替的なアーキテクチャと比較して減少し得る。この結果として、メモリアレイ内のダイ面積のより効率的な利用および／またはアクセス動作中の電力のより効率的な利用が可能となる。ある場合には、プレート３２５に関連付けられたプレートドライバは、メモリアレイ３２０の外側に配置され得、それによって、アレイ３２０の他のコンポーネントにより多くの空間を提供する。さらに、プレート数を減少させることによって、メモリデバイス３００は、代替的アーキテクチャと比較してメモリセルのアレイ内のプレートドライバの数を減少させるように構成され得る。
【００３６】
ある場合には、単一のプレート３２５は、異なるデッキのメモリセル３０５と結合され得る。このような場合には、単一のプレート３２５は、第一のデッキのメモリセルおよび第二のデッキのメモリセルと結合され得る。このような配置は、結果として、アレイ３２０内のプレートおよびプレートドライバの数をさらに減少させ得る。
【００３７】
複数のメモリセルに共通のプレート３２５を有することは、アレイ３２０の異なるコンポーネント間の望ましくない結合に関連付けられるリスクを生成し得る。選択されたメモリセルのアクセス動作中、選択されていないアクセス線（例えば、選択されていないワード線）は、そのアクセス動作中に、一つ以上のデジット線３１５およびプレート３２５との相互結合の影響を受けやすくなり得る。ある場合には、相互結合の結果として、各選択されていないワード線３１０と其々のデジット線３１５との間、および各選択されていないワード線３１０とプレート３２５との間に寄生信号（例えば、漏洩電流）を生じ得る。このような寄生の効果は、複数のワード線および複数のデジット線を含むメモリアレイ内の選択されていないワード線３１０毎に生じ得るため、このような効果の影響は、顕著となり得る。幾つかの実施例においては、このような相互結合および関連の効果は、選択されていないメモリセル上に格納された論理状態を“破壊（ｄｉｓｔｕｒｂ）”し得る。例えば、寄生信号は、選択されていないメモリセル３０５の中間電極上に電荷の格納を引き起こし得る。ある場合には、このような蓄積または他の寄生効果は、結果としてメモリデバイス３００によるさらなる電力消費を生じ得る。
【００３８】
アクセス動作中、通常、少数のメモリセルのみ（例えば、一つ以上）が、アレイ３２０の一定のセグメント内でアクセスされる。図３に図示された実施例においては、メモリセル３０５−ｂは、アクセス動作（例えば、読み出し、書き込みおよび／またはプレチャージ）のために選択されたメモリセルであり得、メモリセル３０５−ａ、３０５−ｃ、３０５−ｄ、３０５−ｅおよび３０５−ｆは、選択されていないメモリセルであり得る。これらのメモリセル３０５の各々は、共通のプレート３２５と結合される。このような一実施例においては、（たとえば、意図されない容量性相互結合による）寄生信号は、選択されていないワード線３１０−ｂおよび選択されていないデジット線（例えば、３１５−ｂ、３１５−ｃ）の間、ならびに選択されていないワード線の各々およびプレート３２５の間に展開し得る。
【００３９】
ある場合には、プレート３２５が第一の状態から第二の状態へバイアスされる（例えば、第一の電圧から第二の電圧へ駆動される）とき、寄生信号は、多数のコンポーネント間に生じ得る。例えば、選択されていないワード線３１５−ｂ、３１５−ｃを固定電圧に維持する間に、プレート３２５を第一の電圧にバイアスすることは、各選択されていないワード線と其々のデジット線との間および各選択されていないワード線とプレート３２５との間のキャパシタンスにより寄生信号を引き起こし得る。このような望ましくない影響を回避するか、または軽減するために、選択されていないワード線３１５−ｂ、３１５−ｃは、プレート３２５に関して浮遊され得る。例えば、選択されたメモリセル３０５−ｂに対するアクセス動作の一部として第一の電圧から第二の電圧にプレート３２５がバイアスされる場合、選択されていないデジット線３１５−ｂ、３１５−ｃは浮遊され得、プレート３２５の電圧が変化するにつれて、今度は、プレート３２５の電圧を追跡（例えば、共通の差に維持）し得る。
【００４０】
このような動作は、選択されていないワード線のあらゆる組み合わせで実行され得る。例えば、メモリアレイは、複数のワード線（例えば、１０２４本のワード線）および複数のデジット線（例えば、１０２４本のデジット線）を含み得る。単一のアクセス動作中、大量のワード線（例えば、１０２３本の選択されていないワード線）は選択されていない。選択されたワード線に関連付けられたアクセス動作に関連付けられた期間に、選択されていないワード線のあらゆる組み合わせ（例えば、１０２３本の選択されていないワード線のうちのいずれか）を浮遊させることの結果として、メモリデバイス３００全体に対して性能の改善を生じ得る（例えば、電力消費の減少、信頼性の向上）。
【００４１】
メモリセル３０５は、図１を参照して記述されたように、メモリセル１０５の実施例であり得る。ある場合には、メモリセル３０５は、強誘電体メモリセル、ＤＲＡＭメモリセル、ＮＡＮＤメモリセル、相変化メモリセル、または任意の他の種類のメモリセルであり得る。ワード線３１０は、図１を参照して記述されたワード線１１０の実施例であり得る。デジット線３１５は、図１を参照して記述されたデジット線１１５の実施例であり得る。プレート３２５は、図２を参照して記述されたプレート２３０および／またはプレート線２１０の一実施例であり得、それらに関連付けられ得る。
【００４２】
例示として、図３は、第一のメモリセル３０５−ａおよび第二のメモリセル３０５−ｆを含むメモリアレイ３２０を図示し得る。上述されたように、メモリアレイ３２０は、第一のメモリセル３０５−ａおよび第二のメモリセル３０５−ｆと結合されたプレート３２５を含み得、プレート３２５と結合されたプレート線ドライバ（図示せず）を含み得る。幾つかの実施例においては、第一のアクセス線３１０−ａは、第一のメモリセル３０５−ａと結合され得、アクセス線ドライバ（図示せず）は、第一のアクセス線３１０−ａと結合され得る。幾つかの実施例においては、アクセス線ドライバは、第二のメモリセル３０５−ｆに関連付けられたアクセス動作に少なくとも部分的に基づいて、ある期間に、第一のアクセス線３１０−ａを浮遊させるように構成され得る。幾つかの実施例においては、メモリセル３０５−ａ、３０５−ｂ、３０５−ｃ、３０５−ｄおよび３０５−ｅの各々は、メモリセル３０５−ｆに関連付けられたアクセス動作に少なくとも部分的に基づいて、その期間に、浮遊され得る。幾つかの実施例においては、プレート線ドライバは、その期間の前にプレート３２５を第一の電圧に駆動するように構成され得、第二のメモリセル３０５−ｆに関連付けられたアクセス動作に少なくとも部分的に基づいて、その期間にプレート３２５を第二の電圧に駆動するように構成され得る。
【００４３】
図４Ａは、本開示の実施例による、メモリセルのアレイに対するアクセス線管理のための技術をサポートするメモリデバイス４００−ａの実施例を図示する。幾つかの実施例においては、メモリデバイス４００−ａは、ドライバ４０５を含み得、これは、メモリドライバ４０５と称され得る。メモリドライバ４０５は、あらゆる数のアクセス線と結合され得、一つ以上のメモリセル（例えば、図３を参照して記述されたようなメモリセル３０５−ａから３０５−ｆ）のアクセス動作を容易にし得る。メモリドライバ４０５は、アクセス線４２０、アクセス線４２５、アクセス線４３０およびアクセス線４３５と結合され得る。アクセス線４２０、４２５、４３０および４３５の各々は、メモリアレイのワード線（例えば、図３を参照して記述されたようなワード線３１０−ａ、３１０−ｂ）の実施例であり得る。メモリドライバ４０５は、ドライバコンポーネント４１０およびドライバコンポーネント４１５などの様々なサブコンポーネントを含み得る。他の実施例（図示せず）においては、メモリドライバ４０５は、あらゆる数のサブコンポーネント（例えば、あらゆる数のドライバコンポーネント）を含み得る。
【００４４】
上述されたように、アクセス線４２０、４２５、４３０および４３５の各々は、メモリアレイ（例えば、図３を参照して記述されたようなメモリアレイ３２０）のワード線の実施例であり得る。例えば、アクセス線４２０は、第一のアクセス線４２０と称され得、アクセス線４２５は、第二のアクセス線４２５と称され得る。追加的または代替的に、アクセス線４３０およびアクセス線４３５は、メモリデバイス４００−ａに関連付けられたアクセス線の総数を表すアクセス線の実施例であり得る。
【００４５】
例えば、アクセス線４３５は、アクセス線“ＡＬｎ”と称され得、ここで、“ｎ”は、メモリアレイに関連付けられたアクセス線の総数であり、アクセス線４３０は、アクセス線“ＡＬｎ−１”と称され得る。幾つかの実施例においては、ドライバ４０５に関連付けられたメモリアレイは、１０２４本のアクセス線（例えば、ワード線）を含み得、したがって、アクセス線４３０は、メモリアレイの１０２３番目のアクセス線を表し得、アクセス線４３５は、メモリアレイの１０２４番目のアクセス線を表し得る。アクセス線４２０、４２５、４３０および４３５の各々は、其々個々のメモリセルに関連付けられ得、例えば、アクセス線４２０、４２５、４３０および４３５のうちのいずれが単一のメモリセル１０５または複数のメモリセル１０５に関連付けられているか否かにかかわらず、メモリセル１０５の中には、アクセス線４２０、４２５、４３０および４３５にわたって共通であり得るものはない。
【００４６】
幾つかの実施例においては、メモリドライバ４０５は、アクセス線４２０、４２５、４３０または４３５のうちの一つと結合されたメモリセルのアクセス動作を容易にし得る。例えば、アクセス動作は、アクセス線４２５と結合されたメモリセルで実施され得、これは、第二のメモリセルと称され得る。メモリコントローラ（例えば、図１を参照して記述されたようなメモリコントローラ１４０）は、第二のメモリセルに関連付けられたアクセス動作を同定し得る。ドライバ４０５は、その後、第一のアクセス線４２０を（例えば、ある期間）浮遊させ得る。幾つかの実施例においては、ドライバ４０５は、アクセス線４２５以外のアクセス線４２０から４３５の各々を浮遊させ得る。つまり、ドライバ４０５は、選択されたメモリセルと共通のプレートを有するメモリセル１０５に関連付けられた選択されていない各アクセス線を浮遊させ得る。選択されていないアクセス線を浮遊させることは、各選択されていないアクセス線の電圧が、関連するプレート（例えば、図３を参照して記述されたようなプレート３２５）の電圧を追跡することを引き起こす。
【００４７】
上述された実施例においては、メモリドライバ４０５は、あらゆる数のサブコンポーネントを含み得、各サブコンポーネントは、あらゆる数のアクセス線と結合され得る。例えば、メモリドライバ４０５は、各アクセス線に対して個別のドライバコンポーネントを含み得、アクセス線の各唯一つのサブセットに対して個別のドライバコンポーネントを含み得る。
【００４８】
図４Ｂは、本開示の実施例による、メモリセルのアレイに対するアクセス線管理のための技術をサポートするタイミング図４００−ｂの一実施例を図示する。幾つかの実施例においては、タイミング図４００−ｂは、図４Ａを参照して上述されたような、メモリデバイス４００−ａに関連付けられたアクセス動作を図示し得る。幾つかの実施例においては、タイミング図４００−ｂは、図４Ａを参照して上述されたような、プレート線４４０、選択されていないアクセス線４４５、４４５−ａおよび選択されたアクセス線４５０の電圧を図示し得る。タイミング図４００−ｂは、間隔４５５、４５８、４６０、４６２および４６５の間の、プレート線４４０、選択されていないアクセス線４４５、４４５−ａおよび選択されたアクセス線４５０の電圧を図示し得る。
【００４９】
上述されたように、メモリアレイは、複数のメモリセルに対して複数の其々のアクセス線（例えば、図４Ａを参照して上述されたようなアクセス線４２０、４２５、４３０および４３５）を含み得、各メモリセルは、共通のプレートを有する。各アクセス線はワード線と称され得、特定のアクセス動作に基づいて（例えば、ドライバによって）選択されるか、または選択されないことがあり得る。任意の一つのアクセス線は、特定のアクセス動作中に選択され得、そのプレートに関連付けられた残りの数のアクセス線は、その動作中に選択されないままであり得る。例えば、プレートが共通であるメモリセルは、１０２４本のアクセス線（例えば、ワード線）に関連付けられ得る。したがって、アクセス動作中、アクセスされるメモリセルに関連付けられた一つのアクセス線は、選択され得（例えば、選択されたアクセス線４５０）、残りの数のアクセス線は、選択されないままであり得る（例えば、選択されないアクセス線４４５、４４５−ａ）。図３を参照して上述されたように、プレート（例えば、プレート線４４０）は、メモリアレイと結合され得る。
【００５０】
メモリセルに関連付けられたアクセス動作は、（例えば、図１を参照して記述されたようなメモリコントローラ１４０によって）同定され得る。間隔４５５において、プレート線４４０は、第一の電圧（例えば、１．５Ｖなどのハイ電圧）に最初に駆動されるものとして示される。選択されたアクセス線４５０は、ハイ電圧（例えば、３Ｖ）に駆動されるものとして示され、選択されていないアクセス線４４５は、異なる電圧（例えば、０Ｖ）に駆動されるものとして示される。選択されていない線は、図４Ｂに図示された間隔中に、その電圧（例えば、０Ｖ）と負の電圧との間で遷移するが、選択されていないアクセス線４４５は異なる電圧（例えば、０Ｖ）であるものとして言及され得る。
【００５１】
間隔４５８において、プレート線４４０は、第一の電圧（例えば、ハイ電圧）から第二の電圧（例えば、０Ｖなどのロウ電圧）に遷移し得る。選択されたアクセス線４５０は、ハイ値（例えば、３Ｖ）のままであり得、選択されていないアクセス線４４５は、浮遊され得る。幾つかの実施例においては、選択されていないアクセス線４４５は、プレート線４４０が第二の電圧に遷移するのと同時に浮遊され得るか、または、選択されていないアクセス線４４５は、第二の電圧にプレート線４４０が遷移する前に幾らかのガード期間に、浮遊されはじめ、プレート線４４０の電圧が遷移を開始すると選択されていないアクセス線４４５が確実に浮遊するようにする。
【００５２】
選択されていないアクセス線４４５とプレート線４４０との間の容量性結合により、選択されていないアクセス線４４５を浮遊させることの結果として、選択されていないアクセス線４４５の電圧がプレート線４４０の電圧を追跡することになり得る。つまり、間隔４５８の間にプレート線４４０の電圧が降下するにつれて、それにより、等価または実質的に類似した量の分だけ、浮遊している選択されていないアクセス線４４５の電圧を引き下げ得る。例えば、プレート線４４０の電圧が１．５Ｖから０Ｖに降下する場合、選択されていないアクセス線４４５の電圧は０Ｖから−１．５Ｖか、または約−１．５Ｖに降下し得る。プレート線４４０の電圧が変化するにつれて選択されていないアクセス線４４５の電圧がプレート線４４０の電圧を追跡することを可能にすることによって、プレート線４４０と選択されていないアクセス線４４５との間の電圧差は一定か、または実質的に一定のままであり得る。したがって、プレート線４４０の電圧が変化するにつれて、（例えば、プレート線４４０と選択されていないアクセス線４４５との間の容量性結合による）漏洩電流は、低減されるか、または排除され得、アクセス動作に関連付けられた電力消費は低減され得る。
【００５３】
間隔４６０において、プレート線４４０は、第二の電圧（例えば、０Ｖなどのロウ電圧）のままであり得、選択されたアクセス線４５０は、ハイ電圧（例えば、３Ｖ）のままであり得る。幾つかの実施例においては、選択されていないアクセス線４４５は、間隔４６０の間中浮遊し続け得、それによって、選択されていないアクセス線４４５の電圧は、間隔４５８の終了時に獲得されたレベルで留まり得る。このような実施例においては、間隔４６０の間、選択されていないアクセス線４４５の電圧とプレート線４４０の電圧との間の差は、間隔４５５の間の差と正確には一致しないことがある。例えば、プレート線４４０の電圧が１．５Ｖから０Ｖに降下する場合、選択されていないアクセス線４４５の電圧は、間隔４５８の間、０Ｖから−１．５Ｖに近いが正確に等価ではない幾らかのレベル（例えば、−１．４Ｖ）まで降下し得、選択されていないアクセス線４４５の電圧は、間隔４６０の間中、おおよそそのレベル（例えば、−１．４Ｖ）のままであり得る。
【００５４】
幾つかの実施例においては、浮遊した後、選択されていないアクセス線４４５は、選択されていないアクセス線４４５−ａによって図４Ｂに図示されるように、間隔４５８の間、プレート線４４０の電圧変化に基づいて、プレート線４４０の電圧と一致する所望のロウ電圧に駆動され得る。選択されていないアクセス線４４５−ａは、プレート電圧の変動に基づいて、所望の電圧に駆動され得、例えば、プレート線４４０と選択されていないアクセス線４４５−ａとの間のその後の電圧差が、間隔４５５の間と確実に同一となるようにする（例えば、プレートの電圧が、間隔４５８の間に１．５Ｖから０Ｖに変化し、選択されていないアクセス線４４５の電圧が、間隔４５５の間に０Ｖであった場合、１．５Ｖの電圧差を確実にするために、選択されていないアクセス線４４５の電圧は−１．５Ｖに駆動され得る。）。
【００５５】
幾つかの実施例においては、選択されていないアクセス線４４５−ａは、間隔４６０の開始時（例えば、プレート線４４０が第二の電圧に到達すると）か、または間隔４６０の間の少し遅れた時（例えば、時間ｔ’）に所望の電圧に駆動され得る。他の実施例においては、選択されていないアクセス線４４５−ａは、間隔４６０の開始時において所望の電圧に駆動され得る。プレート線４４０の電圧と比較して、確実に所望の電圧差（例えば、間隔４５５の間と等しい電圧差）にするために、選択されていないアクセス線４４５を所望の電圧に駆動することは、間隔４６０の間中通して、選択されていないアクセス線４４５を浮遊させ続けるのとは対照的に、ある程度のさらなる複雑性を導入し得るが、プレート線４４０の電圧の変化の結果として、漏洩電流および関連付けられる電力消費をさらに低減し得、間隔４６０の間、選択されていないアクセス線４４５の電圧をより良好に制御し得る。したがって、選択されていないアクセス線４４５の電圧は、プレート線４４０の電圧を追跡し得る。
【００５６】
間隔４６２において、プレート線４４０は、第二の電圧から（例えば、ロウ電圧から）第一の電圧に（例えば、ハイ電圧に）駆動され得る。選択されたアクセス線４５０は、ハイ電圧（例えば、３Ｖ）のままであり得、選択されていないアクセス線４４５は、浮遊され得る（間隔４６０の間中を通して浮遊された場合に浮遊のままであるか、または選択されていないアクセス線４４５−ａの場合、プレート線４４０の電圧が遷移を開始する時間か、もしくはその前の幾らかのガード期間に浮遊を開始する）。選択されていないアクセス線４４５とプレート線４４０との間の容量性結合のために、選択されていないアクセス線４４５を浮遊させることの結果として、選択されていないアクセス線４４５の電圧は、プレート線４４０の電圧を追跡する（例えば、実質的に追跡する）ことになり得る。したがって、選択されていないアクセス線４４５の電圧は、プレート線４４０の電圧が増加するにつれて、増加し得る。プレート線４４０の電圧を追跡することによって、プレート線４４０の電圧と選択されていないアクセス線４４５の電圧との間の電圧差は、一定か、または実質的に一定のままであり得る。したがって、プレート線４４０および選択されていないアクセス線４４５に関連付けられた漏洩電流は軽減され得、関連付けられたメモリデバイスの電力消費は低減され得る。
【００５７】
間隔４６５において、選択されたアクセス線４５０は、ハイ電圧（例えば、３Ｖ）のままであり得る。プレート線４４０は、間隔４５５で記述されたように、第一の電圧（例えば、ハイ電圧）に戻り得、選択されていないアクセス線４４５は、ハイ電圧（例えば、０Ｖ）に駆動され得る。上述されたように、選択されていないアクセス線４４５は、ハイ電圧（例えば、０Ｖ）と負の電圧との間の遷移により、ハイ電圧（例えば、０Ｖ）であるものとして言及され得る。
【００５８】
図４Ｂの実施例には、ハイ電圧からロウ電圧に遷移し、ハイ電圧に戻るように図示されるが、幾つかの実施例においては、本明細書で記述される技術は、プレート線４４０がロウ電圧からハイ電圧に遷移し、ロウ電圧に戻るときに適用し得る。プレート線４４０がロウ電圧からハイ電圧に、またはハイ電圧からロウ電圧に遷移するとき、これは、トグルすることか、または、プレート線４４０の電圧をトグルすることと称され得る。トグルの方向に関わらず、プレート線４４０の電圧がトグルされるとき、選択されていないアクセス線４４５、４４５−ａは、浮遊され得る。
【００５９】
様々な実施例においては、プレートをトグルすることが起こり得、それによって、選択されていないアクセス線４４５、４４５−ａは、アクセス動作に関連付けられたあらゆる時間に浮遊され得る。例えば、選択されていないアクセス線４４５、４４５−ａは、選択されたメモリセルがアクセスされる（例えば、読み出されるか、もしくは書き込まれる）前、その間、またはその後に浮遊され得る。
【００６０】
本明細書に記述される実施例のうちの幾つかにおいては、アクセス線管理のための技術をサポートする動作が、一つの共通の（即ち、アレイの全メモリセルに共通の）プレートを有するメモリセルのアレイの文脈で記述される。本明細書に記述されるのと同一の技術は、一つの共通のプレートを含むメモリセルのアレイによってサポートされ得、ここで、各プレートは、アレイのメモリセルのサブセットに共通であり得ることを理解されたい。したがって、本明細書に記述される技術は、あらゆる数のプレートを有するメモリアレイの文脈で適用し得る。
【００６１】
本明細書に記述される実施例においては、記述される絶対的電圧レベル（例えば、３Ｖ、０Ｖ、−１．５Ｖなど）は、例示の目的のためだけのものである。したがって、本明細書に記述される絶対的電圧レベルと異なる、（複数の）あらゆる絶対的電圧レベルが使用され得る。
【００６２】
図５Ａは、本開示の実施例による、メモリセルのアレイに対するアクセス線管理のための技術をサポートするメモリデバイス５００−ａの実施例を図示する。幾つかの実施例においては、メモリデバイス５００−ａは、ドライバ５０５を含み得、これはメモリドライバ５０５と称され得る。メモリドライバ５０５は、あらゆる数のアクセス線と結合され得、一つ以上のメモリセル（例えば、図３を参照して記述されたようなメモリセル３０５−ａから３０５−ｆ）のアクセス動作を容易にし得る。メモリドライバ５０５は、例えば、アクセス線５２０、アクセス線５２５、アクセス線５３０、アクセス線５３５およびアクセス線５３７と結合され得る。アクセス線５２０、５２５、５３０、５３５および５３７の各々は、メモリアレイのワード線（例えば、図３を参照して記述されたようなワード線３１０−ａ、３１０−ｂ）の実施例であり得る。メモリドライバ５０５は、ドライバコンポーネント５１０およびドライバコンポーネント５１５などの様々なサブコンポーネントを含み得る。他の実施例（図示せず）においては、メモリドライバ５０５は、あらゆる数のサブコンポーネント（例えば、あらゆる数のドライバコンポーネント）を含み得る。
【００６３】
上述されたように、アクセス線５２０、５２５、５３０、５３５および５３７の各々は、メモリアレイ（例えば、図３を参照して記述されたようなメモリアレイ３２０）のワード線の実施例であり得る。例えば、アクセス線５２０は、第一のアクセス線５２０であり得るか、または第一のアクセス線５２０と称され得、アクセス線５２５は、第二のアクセス線５２５であり得るか、または第二のアクセス線５２５と称され得、アクセス線５３０は、第三のアクセス線５３０であり得るか、または第三のアクセス線５３０と称され得る。
【００６４】
追加的または代替的に、アクセス線４３０およびアクセス線４３５は、メモリデバイス５００−ａに関連付けられたアクセス線の総数を表すアクセス線の実施例であり得る。例えば、アクセス線５３７は、アクセス線“ＡＬｎ”と称され得、ここで、“ｎ”は、メモリアレイに関連付けられたアクセス線の総数であり、アクセス線５３５は、アクセス線“ＡＬｎ−１”と称され得る。幾つかの実施例においては、ドライバ５０５に関連付けられたメモリアレイは、１０２４本のアクセス線（例えば、ワード線）を含み得、したがって、アクセス線５３５は、メモリアレイの１０２３番目のアクセス線を表し得、アクセス線５３７は、メモリアレイの１０２４番目のアクセス線を表し得る。アクセス線５２０、５２５、５３０、５３５および５３７の各々は、個々のメモリセルに関連付けられ得る、例えば、アクセス線５２０、５２５、５３０、５３５および５３７のいずれが単一のメモリセル１０５か、または複数のメモリセル１０５に関連付けられるかにかかわらず、メモリセル１０５は、アクセス線５２０、５２５、５３０、５３５および５３７にわたって共通のものはない。
【００６５】
幾つかの実施例においては、メモリドライバ５０５は、アクセス線５２０、５２５、５３０、５３５および５３７のうちの一つと結合されたメモリセルのアクセス動作を容易にし得る。例えば、アクセス動作は、アクセス線５２５と結合されたメモリセルで実施され得、これは第二のメモリセルと称され得る。幾つかの実施例においては、メモリコントローラ（例えば、図１を参照して記述されたようなメモリコントローラ１４０）は、第二のメモリセルに関連付けられたアクセス動作を同定し得る。ドライバ５０５は、その後、第一のアクセス線５２０を（例えば、ある期間）浮遊させ得る。他の実施例においては、ドライバ５０５は、アクセス線５２５以外のアクセス線５２０から５３７の各々を浮遊させ得る。つまり、ドライバ５０５は、選択されたメモリセルと共通のプレートを有するメモリセル１０５と関連付けられた各選択されていないアクセス線を浮遊させ得る。選択されていないアクセス線を浮遊させることによって、各選択されていないアクセス線の電圧は、関連するプレート（例えば、図３を参照して記述されたようなプレート３２５）の電圧を追跡し得る。
【００６６】
幾つかの実施例においては、ドライバ５０５は、複数の浮遊動作を使用して、および／または、複数のサブコンポーネントを使用して、選択されていないアクセス線を浮遊させ得る。例えば、選択されていないアクセス線の第一のサブセットは、第一の浮遊動作、および／またはドライバ５０５のサブコンポーネントの第一の組み合わせを使用して浮遊され得、選択されていないアクセス線の第二のサブセットは、第二の浮遊動作、および／またはドライバ５０５のサブコンポーネントの第二の組み合わせを使用して浮遊され得る。ドライバ５０５は一つ以外の全ての選択されていないアクセス線と結合され得るため、（例えば、１０２４本のうちの１０２３本の選択されていないアクセス線と結合されている）メモリアレイのサイズに依存して、第一の浮遊動作および／またはサブコンポーネントの第一の組み合わせを使用して浮遊された、選択されていないアクセス線の第一のサブセット、ならびに、第二の浮遊動作および／またはサブコンポーネントの第二の組み合わせを使用して浮遊された、選択されていないアクセス線の第二のサブセットは、合計１０２３本のアクセス線であり得る。
【００６７】
ある場合には、ドライバ５０５のサブコンポーネント（例えば、ドライバコンポーネント５１０）は、選択されたアクセス線（例えば、アクセス線５２０）および一つ以上の選択されていないアクセス線（例えば、アクセス線５２５、５３０）に共通であり得るが、ドライバ５０５の一つ以上の他のサブコンポーネント（例えば、ドライバコンポーネント５１５）は、複数の他の選択されていないアクセス線（例えば、アクセス線５３５、５３７）に共通であり得る。このような一実施例においては、ドライバコンポーネント５１５が選択されていないアクセス線５３５、５３７を動作させ得る方法とは異なる方法で、ドライバコンポーネント５１０は、選択されていないアクセス線５２５、５３０を動作させ得る。例えば、ドライバコンポーネント５１５は、実質的に図４を参照して記述されたように、選択されていないアクセス線５３５，５３７を動作させ得るが、ドライバコンポーネント５１０は、ドライバコンポーネント５１０内のコンポーネント（例えば、トランジスタ）に対する電圧ストレスを最小化するように構成された電圧に、選択されていないアクセス線５２５、５３０を（浮遊させるのではなく）駆動し得る。なぜなら、ドライバコンポーネント５１０は選択されたアクセス線５２０と共通であるためである。
【００６８】
上述された実施例においては、メモリドライバ５０５は、あらゆる数のサブコンポーネントを含み得、各サブコンポーネントは、あらゆる数のアクセス線と結合され得る。例えば、メモリドライバ５０５は、各アクセス線に対して個別のドライバコンポーネントを含み得るか、またはアクセス線の各唯一のサブセットに対して個別のドライバコンポーネントを含み得る。
【００６９】
図５Ｂは、本開示の実施例による、メモリセルのアレイに対するアクセス線管理のための技術をサポートするタイミング図５００−ｂの一実施例を図示する。幾つかの実施例においては、タイミング図５００−ｂは、図５Ａを参照して上述されたようなメモリデバイス５００−ａに関連付けられたアクセス動作を図示し得る。幾つかの実施例においては、タイミング図５００−ｂは、プレート線５４０、選択されていないアクセス線５４５、５４５−ａ、選択されたアクセス線５５０および選択されていないアクセス線５５２のサブセットの電圧を図示し得る。タイミング図５００−ｂは、間隔５５５、５５８、５６０、５６２および５６５の間のプレート線５４０、選択されていないアクセス線５４５、５４５−ａ、選択されたアクセス線５５０および選択されていないアクセス線５５２のサブセットの電圧を図示し得る。幾つかの実施例においては、選択されていないアクセス線５５２のサブセットは、選択されたアクセス線５５０と、一つ以上のドライバもしくはドライバコンポーネント（例えば、図５Ａを参照して上述されたようなドライバコンポーネント５１０）を共有する、選択されていないアクセス線であり得るか、または、そのように称され得る。
【００７０】
上述されたように、メモリアレイは、複数のメモリセルに対して、複数の其々のアクセス線（例えば、図５Ａを参照して上述されたようなアクセス線５２０、５２５、５３０、５３５および５３７）を含み得、各メモリセルは共通のプレートを有する。各アクセス線は、ワード線と称され得、特定のアクセス動作に基づいて（例えば、ドライバによって）選択されるか、または選択されない。任意の一つのアクセス線は、特定のアクセス動作中に選択され得、そのプレートに関連付けられた残りの数のアクセス線は、その動作中に選択されないままであり得る。例えば、プレートが共通であるメモリセルは、１０２４本のアクセス線（例えば、ワード線）に関連付けられ得る。したがって、アクセス動作中、アクセスされるメモリセルに関連付けられた一つのアクセス線が選択され得（例えば、選択されたアクセス線５５０）、残りの数のアクセス線は、選択されないままであり得る（例えば、選択されないアクセス線５４５、５４５−ａ）。図３を参照して上述されたように、プレート（例えば、プレート線５４０）は、メモリアレイと結合され得る。
【００７１】
メモリセルに関連付けられたアクセス動作は、（例えば、図１を参照して記述されたようなメモリコントローラ１４０によって）同定され得る。間隔５５５において、プレート線５４０は、第一の電圧（例えば、ハイ電圧）に最初に駆動されるものとして示される。選択されたアクセス線５５０は、ハイ電圧（例えば、３Ｖ）に駆動されるものとして示され、選択されていないアクセス線４４５、５５２は、異なる電圧（例えば、０Ｖ）に駆動されるものとして示される。選択されていない線は、その電圧（例えば、０Ｖ）と負の電圧との間で遷移し得るので、選択されていないアクセス線４４５は、異なる電圧（例えば、０Ｖ）であるものとして言及され得る。
【００７２】
間隔５５８において、プレート線５４０は、第一の電圧（例えば、ハイ電圧）から第二の電圧（例えば、ロウ電圧）に遷移し得る。選択されたアクセス線５５０は、ハイ電圧（例えば、３Ｖ）のままであり得、選択されていないアクセス線５４５は浮遊され得る。幾つかの実施例においては、選択されていないアクセス線５４５は、プレート線５４０が第二の電圧に遷移するのと同時に浮遊され始めるか、または選択されていないアクセス線５４５は、プレート線５４０が第二の電圧に遷移するより前に浮遊され始め得る。選択されていないアクセス線とプレート線５４０との間の容量性結合により、選択されていないアクセス線５４５を浮遊させることの結果として、選択されていないアクセス線５４５の電圧は、プレート線５４０の電圧を追跡することになり得る。つまり、プレート線５４０の電圧が間隔５５８の間に降下するにつれて、等価か、または実質的に類似の量の分だけ、浮遊している選択されていないアクセス線５４５の電圧を降下させ得る。
【００７３】
例えば、プレート線５４０の電圧が１．５Ｖから０Ｖに降下する場合、選択されていないアクセス線５４５の電圧は、０Ｖから１．５Ｖか、またはほぼ１．５Ｖに降下し得る。プレート線５４０の電圧が変化するにつれて、選択されていないアクセス線５４５の電圧がプレート線５４０の電圧を追跡することを可能にすることによって、プレート線５４０と選択有れていないアクセス線５４５との間の電圧差は、一定か、または実質的に一定のままであり得る。したがって、プレート線５４０の電圧が変化するにつれて、（例えば、プレート線５４０と選択されていないアクセス線５４５との間の容量性結合による）漏洩電流は、低減されるか、または排除され得、アクセス動作に関連付けられた電力消費は低減され得る。
【００７４】
間隔５６０において、プレート線５４０は、第二の電圧（例えば、ロウ電圧）のままであり得、選択されたアクセス線５５０は、ハイ電圧（例えば、３Ｖ）のままであり得る。幾つかの実施例においては、選択されていないアクセス線５４５は、間隔５６０中終始、浮遊し続け得、選択されていないアクセス線５４５の電圧は、それによって、間隔５５８の終了時に得られたレベルでとどまり得る。このような実施例においては、間隔５６０の間の選択されていないアクセス線５４５の電圧と、プレート線５４０の電圧との間の差は、間隔５５５の間の差と正確には一致しないことがある。例えば、プレート線５４０の電圧が１．５Ｖから０Ｖに降下する場合、選択されていないアクセス線５４５の電圧は、間隔５５８の間、０Ｖから−１．５Ｖの近くではあるが正確に等しくはない幾らかのレベル（例えば、−１．４Ｖ）に降下し得、選択されていないアクセス線５４５の電圧は、間隔５６０の間中終始、そのおおよそのレベル（例えば、−１．４Ｖ）のままであり得る。
【００７５】
幾つかの実施例においては、浮遊した後、選択されていないアクセス線５４５は、選択されていないアクセス線５４５−ａによって図５Ｂで示されたように、間隔４５８の間にプレート線５４０の電圧変化に基づき、その電圧変化と一致する所望のロウ電圧に駆動され得る。選択されていないアクセス線５４５−ａは、プレート電圧変動に基づいた所望の電圧に駆動され得、例えば、プレート線５４０と選択されていないアクセス線５４５−ａとの間のその後の電圧差が、確実に間隔５５５の間と同一になるようにする（例えば、間隔５５８の間にプレートの電圧が１．５Ｖから０Ｖに変化し、選択されていないアクセス線５４５の電圧が間隔５５５の間に０Ｖであった場合、選択されていないアクセス線５４５の電圧は、−１．５Ｖに駆動され得、確実に１．５Ｖの電圧差になるようにする）。
【００７６】
幾つかの実施例においては、選択されていないアクセス線５４５−ａは、間隔５６０の開始時に（例えば、プレート線５４０が第二の電圧になると）か、または、間隔５６０の間からやや遅れた時間に（例えば、時間ｔ’に）所望の電圧に駆動され得る。他の実施例においては、選択されていないアクセス線５４５−ａは、間隔５６０の開始時に所望の電圧に駆動され得る。プレート線５４０の電圧に関連して確実に所望の電圧差（例えば、間隔５５５の間と等価な電圧差）にするために、選択されていないアクセス線５４５を所望の電圧に駆動することは、間隔４６０の間中終始、選択されていないアクセス線５４５を浮遊させ続けるのとは対照的に、ある程度のさらなる複雑性を導入し得るが、プレート線５４０の電圧の変化の結果として、漏洩電流および関連付けられる電力消費をさらに低減し得、間隔５６０の間、選択されていないアクセス線５４５の電圧にわたりより良い制御を提供し得る。それによって、選択されていないアクセス線５４５の電圧は、プレート線５４０の電圧を追跡し得る。
【００７７】
間隔５６２においては、プレート線５４０は、第二の電圧から（例えば、ロウ電圧から）第一の電圧に（例えば、ハイ電圧に）駆動され得る。選択されたアクセス線５５０は、ハイ電圧（例えば、３Ｖ）のままであり得、選択されていないアクセス線５４５は、浮遊され得る（間隔４６０の間中終始浮遊される場合に浮遊したままであるか、または、選択されていないアクセス線５４５−ａの場合には、プレート線５４０の電圧が遷移を開始する時間か、もしくはその前に幾らかのガード期間に浮遊を開始するかのいずれかである）。選択されていないアクセス線５４５とプレート線５４０との間の容量性結合のために、選択されていないアクセス線５４５を浮遊させることの結果として、選択されていないアクセス線５４５の電圧がプレート線５４０の電圧を追跡する（例えば、実質的に追跡する）ことになり得る。したがって、プレート線５４０の電圧が増加するにつれて、選択されていないアクセス線５４５の電圧は増加し得る。プレート線５４０の電圧を追跡することによって、プレート線５４０の電圧と選択されていないアクセス線５４５の電圧との間の電圧差は、制限され得る。このように、プレート線５４０および選択されていないアクセス線５４５に関連付けられた漏洩電流は軽減され得、関連付けられたメモリデバイスの電力消費は低減され得る。
【００７８】
間隔５６５においては、選択されたアクセス線５５０は、ハイ電圧（例えば、３Ｖ）のままであり得る。プレート線５４０は、間隔５５５で記述されたような第一の電圧（例えば、ハイ電圧）に戻り得、選択されていないアクセス線５４５は、ハイ電圧（例えば、０Ｖ）に駆動され得る。上述されたように、選択されていないアクセス線５４５は、ハイ電圧（例えば、０Ｖ）と負の電圧との間の遷移により、ハイ電圧（例えば、０Ｖ）であるものとして言及され得る。
【００７９】
上述されたように、選択されていないアクセス線５５２のサブセットは、間隔５５５、５５８、５６０、５６２および５６５の間中終始、一定の電圧（例えば、０Ｖ）に維持され得る。選択されていないアクセス線５５２のサブセットは、選択されたアクセス線５５０と一つ以上のドライバコンポーネント（例えば、図５Ａを参照して上述されたようなうドライバコンポーネント５１０）を共有する、選択されていないアクセス線であり得るか、またはそのような選択されていないアクセス線と言及され得、このような構造は、メモリデバイス（例えば、図４Ａを参照して記述されたようなメモリデバイス４００−ａと比較される、図５Ａを参照して記述されたようなメモリデバイス５００−ａ）にさらなる複雑性を追加し得る。しかしながら、幾つかの実施例においては、このような構造は、電圧ストレスを低減し得、それによって、選択されていないアクセス線５４５、５４５−ａと選択されたアクセス線５５０との間に共通な一つ以上のトランジスタ（例えば、ドライバコンポーネント内に配置された一つ以上のトランジスタ）に必要な電圧公差を低減し得る。
【００８０】
追加的、または代替的に、選択されたアクセス線５５０と選択されていないアクセス線５５２のサブセットとの間の電圧差は、図４Ｂを参照して上述されたような、選択されたアクセス線４５０と選択されていないアクセス線４４５、４４５−ａとの間の電圧差よりも小さくなり得る。例えば、図４Ｂを参照して上述されたように、選択されたアクセス線４５０と選択されていないアクセス線４４５、４４５−ａとの間の電圧差は、４．５Ｖ（例えば、選択されていないアクセス線４４５、４４５−ａが、−１．５Ｖで、選択されたアクセス線が３Ｖ）であり得る。図５Ｂを参照して記述されたように、選択されたアクセス線４５０と選択されていないアクセス線５５２のサブセットとの間の電圧差は、３Ｖ（例えば、選択されていないアクセス線５５２のサブセットが０Ｖで、選択されたアクセス線が３Ｖ）であり得る。ドライバ５０５が複数のドライバコンポーネント５１０を含む場合、ドライバコンポーネント５１０に対応するいずれのアクセス線が選択されているかに依存して、各ドライバコンポーネントは、選択されていないアクセス線５４５を参照して記述されたように全ての対応するアクセス線を動作させるのと同様に、選択されていないアクセス線５５２のサブセットを参照して記述されたように任意の他の対応するアクセス線を動作させる間に、選択されたアクセス線５５０を参照して記述されたように任意の一つの対応するアクセス線を動作させることをサポートし得ることを理解されたい。
【００８１】
ハイ電圧からロウ電圧に遷移し、ハイ電圧に戻るものとして図５Ｂの実施例において示されたが、幾つかの実施例においては、本明細書に記述される技術は、プレート線５４０がロウ電圧からハイ電圧に、またはハイ電圧からロウ電圧に遷移するとき適用し得、これは、トグルすることか、またはプレート線５４０の電圧をトグルすることと称され得る。トグルする方向には関わらず、選択されていないアクセス線５４５、５４５−ａおよび／または選択されていないアクセス線５５２のサブセットは、プレート線５４０の電圧がトグルされるとき、浮遊され得る。
【００８２】
様々な実施例においては、プレートをトグルすることが起こり得、それによって、選択されていないアクセス線５４５、５４５−ａおよび／または選択されていないアクセス線５５２のサブセットは、アクセス動作に関連付けられたあらゆる時間に浮遊され得る。例えば、選択されていないアクセス線５４５、５４５−ａおよび／または選択されていないアクセス線５５２のサブセットは、選択されたメモリセルがアクセスされる（例えば、読み出されるか、もしくは書き込まれる）前、その間、またはその後に浮遊され得る。
【００８３】
本明細書に記述される実施例のうちの幾つかにおいては、アクセス線管理のための技術をサポートする動作が、共通の（即ち、アレイの全メモリセルに共通の）一つのプレートを有するメモリセルのアレイの文脈で記述される。本明細書で記述される同一の技術は、二つ以上の共通のプレートを含むメモリセルのアレイによってサポートされ得、ここで、各プレートはアレイのメモリセルのサブセットに共通であり得ることを理解されたい。したがって、本明細書で記述される技術は、あらゆる数のプレートを有するメモリアレイの文脈で適用し得る。
【００８４】
本明細書で記述される実施例においては、記述される絶対的電圧レベル（例えば、３Ｖ、０Ｖ、−１．５Ｖなど）は、例示の目的のためだけのものである。したがって、（複数の）任意の絶対的電圧レベルは、本明細書で記述される絶対的電圧レベルとは異なるものが使用され得る。
【００８５】
図６は、本開示の実施例による、メモリセルのアレイに対するアクセス線管理をサポートするアクセス線マネージャ６１５のブロック図６００を図示する。アクセス線マネージャ６１５は、図７を参照して記述されるアクセス線マネージャ７１５の態様の一実施例であり得る。アクセス線マネージャ６１５は、バイアスコンポーネント６２０、タイミングコンポーネント６２５、駆動コンポーネント６３０、同定コンポーネント６３５、浮遊コンポーネント６４０および開始コンポーネント６４５を含み得る。これらのモジュールの各々は、（例えば、一つ以上のバスを介して）直接的かまたは間接的に相互に通信し得る。
【００８６】
駆動コンポーネント６３０は、メモリセルのアレイの少なくとも第一のメモリセルと結合されたプレートを第一の電圧に駆動し得る。幾つかの実施例においては、駆動コンポーネント６３０は、第二のメモリセルに関連付けられたアクセス動作に基づいて、その期間に、プレートを第一の電圧から第二の電圧に駆動し得る。他の実施例においては、駆動コンポーネント６３０は、第一の電圧と第二の電圧との間の差に少なくとも部分的に基づいて、その期間後に所望の電圧に第一のアクセス線を駆動し得る。追加的または代替的に、駆動コンポーネント６３０は、第二の電圧から第一の電圧にプレートを駆動し得る。幾つかの実施例においては、駆動コンポーネント６３０は、その期間に、第二のメモリセルと結合された第二のアクセス線を第三の電圧に駆動し得る。他の実施例においては、駆動コンポーネント６３０は、プレートを第一の電圧から第二の電圧に駆動する間に、その期間中、第三のメモリセルと結合された第三のアクセス線を第四の電圧に駆動し得る。
【００８７】
同定コンポーネント６３５は、メモリセルのアレイの第二のメモリセルに関連付けられたアクセス動作を同定し得る。
【００８８】
浮遊コンポーネント６４０は、第二のメモリセルに関連付けられたアクセス動作に基づいて、メモリセルのアレイの第一のメモリセルと結合された第一のアクセス線をある期間に、浮遊させ得る。他の実施例においては、浮遊コンポーネント６４０は、プレートを第二の電圧から第一の電圧に駆動する間に、所望の電圧に第一のアクセス線を駆動した後、第一のアクセス線を浮遊させ得る。他の実施例においては、浮遊コンポーネント６４０は、その期間の直後、第二の期間に第一のアクセス線を浮遊させ得る。追加的または代替的に、浮遊コンポーネント６４０は、第一のアクセス線を浮遊させ得、同時に第二の電圧にプレートを駆動し得る。
【００８９】
開始コンポーネント６４５は、第三のアクセス線を第五の電圧に駆動することを開始し得る。第五の電圧は、第三のメモリセルの第二の論理値に関連付けられ得る。幾つかの実施例においては、開始コンポーネント６４５は、第二のメモリセルに関連付けられたアクセス動作に基づいて、第一の電圧から第二の電圧にプレートを駆動することを開始し得る。幾つかの実施例においては、開始コンポーネント６４５は、第二のメモリセルに関連付けられたアクセス動作に基づいて、第一のアクセス線を浮遊させることを開始し得る。追加的または代替的に、開始コンポーネント６４５は、第二のメモリセルに関連付けられたアクセス動作に基づいて、メモリセルの集合の第三のメモリセルに関連付けられた第三のアクセス線を第三の電圧に駆動することを開始し得る。
【００９０】
幾つかの例においては、アクセス線マネージャ６１５の一つ以上のコンポーネント（例えば、バイアスコンポーネント６２０、駆動コンポーネント６３０および浮遊コンポーネント６４０）は、組み合わせられ得ることを理解されたい。
【００９１】
図７は、本開示の実施例による、メモリセルのアレイに対するアクセス線管理をサポートするデバイス７０５を含むシステム７００の図を示す。デバイス７０５は、例えば、図１を参照して、上述されたように、メモリアレイ１００のコンポーネントの一実施例であり得るか、またはメモリアレイ１００のコンポーネントを含み得る。デバイス７０５は、通信を送受信するためのコンポーネントを含む、双方向音声データ通信用のコンポーネントを含み得、アクセス線マネージャ７１５、メモリセル７２０、基本入出力システム（ＢＩＯＳ）コンポーネント７２５、プロセッサ７３０、Ｉ／Ｏコントローラ７３５および周辺コンポーネント７４０を含む。これらのコンポーネントは、一つ以上のバス（例えば、バス７１０）を介して電子的に連通し得る。
【００９２】
メモリセル７２０は、本明細書で記述されるように（即ち、論理状態の形式で）情報を格納し得る。
【００９３】
ＢＩＯＳコンポーネント７２５は、ファームウェアとして動作するＢＩＯＳを含むソフトウェアコンポーネントであり、これは、様々なハードウェアコンポーネントを初期化、実行し得る。ＢＩＯＳコンポーネント７２５は、また、プロセッサと、他の様々なコンポーネント、例えば、周辺コンポーネント、入出力制御コンポーネントなどとの間のデータフローを管理し得る。ＢＩＯＳコンポーネント７２５は、リードオンリーメモリ（ＲＯＭ）、フラッシュメモリ、またはあらゆる他の不揮発性メモリに格納されたプログラムまたはソフトウェアを含み得る。
【００９４】
プロセッサ７３０は、インテリジェントハードウェアデバイス（例えば、汎用プロセッサ、ＤＳＰ、中央処理装置（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ、ＦＰＧＡ、プログラマブル論理デバイス、ディスクリートゲートもしくはトランジスタ論理コンポーネント、ディスクリートハードウェアコンポーネント、またはそのあらゆる組み合わせ）を含み得る。ある場合には、プロセッサ７３０は、メモリコントローラを使用してメモリアレイを動作させるよう構成され得る。他の場合には、メモリコントローラは、プロセッサ７３０に一体化され得る。プロセッサ７３０は、様々な機能（例えば、メモリセルのアレイに対するアクセス線管理をサポートする機能、またはタスク）を実施するために、メモリ内に格納されたコンピュータ可読命令を実行するように構成され得る。
【００９５】
Ｉ／Ｏコントローラ７３５は、デバイス７０５用の入力および出力信号を管理し得る。Ｉ／Ｏコントローラ７３５は、また、デバイス７０５に一体化されない周辺機器を管理し得る。ある場合には、Ｉ／Ｏコントローラ７３５は、外部周辺機器への物理接続、またはポートを表し得る。ある場合には、Ｉ／Ｏコントローラ７３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）、または他の既知のオペレーティングシステムなどのオペレーティングシステムを使用し得る。他の場合には、Ｉ／Ｏコントローラ７３５は、モデム、キーボード、マウス、タッチスクリーン、もしくは類似のデバイスを表すか、または、それらと相互作用し得る。ある場合には、Ｉ／Ｏコントローラ７３５は、プロセッサの一部として実装され得る。ある場合には、ユーザは、Ｉ／Ｏコントローラ７３５を介してか、または、Ｉ／Ｏコントローラ７３５によって制御されたハードウェアコンポーネントを介してデバイス７０５と相互作用し得る。
【００９６】
周辺コンポーネント７４０は、入力もしくは出力デバイスか、またはこのようなデバイス用のインタフェースを含み得る。実施例は、ディスクコントローラ、サウンドコントローラ、グラフィクスコントローラ、イーサネットコントローラ、モデム、ユニバーサルシリアルバス（ＵＳＢ）コントローラ、シリアルもしくはパラレルポート、または、周辺コンポーネント相互接続（ＰＣＩ）もしくはアクセラレーテッドグラフィクスポート（ＡＧＰ）スロットなどの周辺カードスロットを含み得る。
【００９７】
入力７４５は、デバイス７０５またはそのコンポーネントに入力を提供する、デバイス７０５にとって外部のデバイスか、または信号を表し得る。これは、ユーザインタフェースか、または他のデバイスとのインタフェース、もしくは他のデバイス間のインタフェースを含み得る。ある場合には、入力７４５は、Ｉ／Ｏコントローラ７３５によって管理され得、周辺コンポーネント７４０を介してデバイス７０５と相互作用し得る。
【００９８】
出力７５０は、また、デバイス７０５もしくはそのコンポーネントのいずれかから出力を受信するように構成された、デバイス７０５にとって外部のデバイス、または信号を表し得る。出力７５０の実施例は、ディスプレイ、音声スピーカ、印刷デバイス、別のプロセッサまたはプリント回路基板などを含み得る。ある場合には、出力７５０は、（複数の）周辺コンポーネント７４０を介してデバイス７０５とインタフェースを介して接続する周辺素子であり得る。ある場合には、出力７５０は、Ｉ／Ｏコントローラ７３５によって管理され得る。
【００９９】
デバイス７０５のコンポーネントは、その機能を実行するように設計された回路を含み得る。これは、様々な回路素子、例えば、導線、トランジスタ、キャパシタ、インダクタ、レジスタ、増幅器、または、本明細書で記述された機能を実行するように構成された他のアクティブかもしくは非アクティブな素子を含み得る。デバイス７０５は、コンピュータ、サーバ、ラップトップコンピュータ、ノートブックコンピュータ、タブレットコンピュータ、携帯電話、ウェアラブル電子デバイス、パーソナル電子デバイスなどであり得る。あるいは、デバイス７０５は、このようなデバイスの一部か、またはこのようなデバイスの態様であり得る。
【０１００】
図８は、本開示の実施例による、メモリセルのアレイに対するアクセス線管理のための方法８００を図示するフローチャートを示す。方法８００の動作は、本明細書で記述されるように、メモリコントローラ、またはそのコンポーネントによって実装され得る。例えば、方法８００の動作は、図６を参照して記述されたように、アクセス線マネージャによって実施され得る。
【０１０１】
８０５において、メモリセルのアレイの少なくとも第一のメモリセルと結合されたメモリアレイ１００プレートは、第一の電圧に駆動され得る。８０５の動作は、本明細書に記述される方法によって実施され得る。ある実施例においては、８０５の動作の態様は、図６を参照して記述されたように、駆動コンポーネントによって実施され得る。
【０１０２】
８１０において、メモリセルのアレイの第二のメモリセルに関連付けられたアクセス動作が同定され得る。８１０の動作は、本明細書に記述される方法により実施され得る。ある実施例においては、８１０の動作の態様は、図６を参照して記述されたように、同定コンポーネントによって実施され得る。
【０１０３】
８１５において、メモリセルのアレイの第一のメモリセルと結合された第一のアクセス線は、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、ある期間、浮遊され得る。８１５の動作は、本明細書に記述される方法により実施され得る。ある実施例においては、８１５の動作の態様は、図６を参照して記述されたように、浮遊コンポーネントによって実施され得る。
【０１０４】
８２０において、プレートは、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、第一の電圧から第二の電圧にその期間中に駆動され得る。８２０の動作は、本明細書に記述される方法により実施され得る。ある実施例においては、８２０の動作の態様は、図６を参照して記述されたように、駆動コンポーネントによって実施され得る。
【０１０５】
幾つかの実施例においては、本明細書に記述される装置は、方法８００などの一方法か、または複数の方法を実施し得る。装置は、メモリセルのアレイの少なくとも第一のメモリセルと結合されたプレートを第一の電圧に駆動することと、メモリセルのアレイの第二のメモリセルに関連付けられたアクセス動作を同定することと、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、メモリセルのアレイの第一のメモリセルと結合された第一のアクセス線をある期間、浮遊させることと、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、第一の電圧から第二の電圧にその期間に、プレートを駆動することのための特徴、手段、または命令（例えば、プロセッサによって実行可能な命令を格納する非一時的コンピュータ可読媒体）を含み得る。
【０１０６】
本明細書に記述される方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例は、第一の電圧と第二の電圧との間の差に少なくとも部分的に基づいて、その期間後、第一のアクセス線を所望の電圧に駆動するための、動作、特徴、手段、または命令をさらに含み得る。
【０１０７】
本明細書に記述される方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例は、第二の電圧から第一の電圧にプレートを駆動することと、第二の電圧から第一の電圧にプレートを駆動する間、第一のアクセス線を所望の電圧に駆動した後、第一のアクセス線を浮遊させることとのための動作、特徴、手段または命令をさらに含み得る。
【０１０８】
本明細書に記述される方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例は、第二のメモリセルと結合された第二のアクセス線をその期間に、第三の電圧に駆動するための動作、特徴、手段または命令をさらに含み得る。
【０１０９】
本明細書に記述される方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例は、プレートを第一の電圧から第二の電圧に駆動する間、その期間に、第三のメモリセルと結合された第三のアクセス線を第四の電圧に駆動するための動作、特徴、手段または命令をさらに含み得る。
【０１１０】
方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例は、その期間の直後の第二の期間中、第一のアクセス線を浮遊させるための動作、特徴、手段または命令をさらに含み得る。
【０１１１】
本明細書に記述される方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例においては、プレートは、メモリセルのアレイの複数のメモリセルと結合され、複数のメモリセルは、第一のメモリセルおよび第二のメモリセルを含む。
【０１１２】
本明細書に記述される方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例においては、プレートは、メモリセルのアレイの第一のデッキのメモリセルの複数の行または複数の列、ならびに、メモリセルのアレイの第二のデッキのメモリセルの複数の行または複数の列と結合される。
【０１１３】
本明細書に記述される方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例は、第一のアクセス線を浮遊させることと、同時にプレートを第二の電圧に駆動さうることのための動作、特徴、手段または命令をさらに含み得る。
【０１１４】
図９は、本開示の実施例による、メモリセルのアレイに対するアクセス線管理のための方法９００を図示するフローチャートを示す。方法９００の動作は、本明細書に記述されるように、メモリコントローラ、またはそのコンポーネントによって実装され得る。例えば、方法９００の動作は、図６を参照して記述されたように、アクセス線マネージャによって実施され得る。
【０１１５】
９０５において、メモリセルのアレイの少なくとも第一のメモリセルと結合されたプレートは、第一の電圧に駆動され得る。９０５の動作は、本明細書に記述される方法により実施され得る。ある実施例においては、９０５の動作の態様は、図６を参照して記述されたように、駆動コンポーネントによって実施され得る。
【０１１６】
９１０において、メモリセルのアレイの第二のメモリセルに関連付けられたアクセス動作が同定され得る。９１０の動作は、本明細書に記述される方法により実施され得る。ある実施例においては、９１０の動作の態様は、図６を参照して記述されたように、同定コンポーネントによって実施され得る。
【０１１７】
９１５において、メモリセルのアレイの第一のメモリセルと結合された第一のアクセス線は、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、ある期間、浮遊され得る。９１５の動作は、本明細書に記述される方法により実施され得る。ある実施例においては、９１５の動作の態様は、図６を参照して記述されたように、浮遊コンポーネントによって実施され得る。
【０１１８】
９２０において、プレートは、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、第一の電圧から第二の電圧に、その期間に、駆動され得る。９２０の動作は、本明細書に記述される方法により実施され得る。ある実施例においては、９２０の動作の態様は、図６を参照して記述されたように、駆動コンポーネントによって実施され得る。
【０１１９】
９２５において、第一のアクセス線は、第一の電圧と第二の電圧との間の差に少なくとも部分的に基づいて、その期間後に所望の電圧に駆動され得る。９２５の動作は、本明細書に記述される方法により実施され得る。ある実施例においては、９２５の動作の態様は、図６を参照して記述されたように、駆動コンポーネントによって実施され得る。
【０１２０】
図１０は、本開示の実施例による、メモリセルのアレイに対するアクセス線管理のための方法１０００を図示するフローチャートを示す。方法１０００の動作は、本明細書で記述されるように、メモリコントローラ、またはそのコンポーネントによって実装され得る。例えば、方法１０００の動作は、図６を参照して記述されたように、アクセス線マネージャによって実施され得る。
【０１２１】
１００５において、メモリセルのアレイの少なくとも第一のメモリセルと結合されたプレートは、第一の電圧に駆動され得る。１００５の動作は、本明細書で記述される方法により実施され得る。ある実施例においては、１００５の動作の態様は、図６を参照して記述されたように、駆動コンポーネントによって実施され得る。
【０１２２】
１０１０において、メモリセルのアレイの第二のメモリセルに関連付けられたアクセス動作が同定され得る。１０１０の動作は、本明細書で記述される方法により実施され得る。ある実施例においては、１０１０の動作の態様は、図６を参照して記述されたように、同定コンポーネントによって実施され得る。
【０１２３】
１０１５において、メモリセルのアレイの第一のメモリセルと結合された第一のアクセス線は、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、ある期間、浮遊され得る。１０１５の動作は、本明細書で記述される方法により実施され得る。ある実施例においては、１０１５の動作の態様は、図６を参照して記述されたように、浮遊コンポーネントによって実施され得る。
【０１２４】
１０２０において、プレートは、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、第一の電圧から第二の電圧に、その期間に、駆動され得る。１０２０の動作は、本明細書で記述される方法により実施され得る。ある実施例においては、１０２０の動作の態様は、図６を参照して記述されたように、駆動コンポーネントによって実施され得る。
【０１２５】
１０２５において、第一のアクセス線は、その期間の直後、第二の期間に浮遊され得る。１０２５の動作は、本明細書で記述される方法により実施され得る。ある実施例においては、１０２５の動作の態様は、図６を参照して記述されたように、浮遊コンポーネントによって実施され得る。
【０１２６】
ある場合には、方法は、メモリセルのアレイの少なくとも第一のメモリセルと結合されたプレートを第一の電圧に駆動することを含み得る。幾つかの実施例においては、第一のアクセス線を浮遊させることと、プレートを第二の電圧に駆動することは、同時に起こり得る。他の実施例においては、方法は、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、メモリセルのアレイの第一のメモリセルと結合された第一のアクセス線を、ある期間、浮遊させることを含み得る。
【０１２７】
ある場合には、方法は、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、その期間に、プレートを第一の電圧から第二の電圧に駆動することを含み得る。幾つかの実施例においては、方法は、第一の電圧と第二の電圧との間の差に少なくとも部分的に基づいて、その期間後、第一のアクセス線を所望の電圧に駆動することを含み得る。追加的または代替的に、方法は、プレートを第二の電圧から第一の電圧に駆動することを含み得る。他の場合には、方法は、メモリセルのアレイの第二のメモリセルに関連付けられたアクセス動作を同定することを含み得る。
【０１２８】
ある場合には、方法は、その期間に、第二のメモリセルと結合された第二のアクセス線を第三の電圧に駆動することを含み得る。幾つかの実施例においては、方法は、プレートを第一の電圧から第二の電圧に駆動する間、その期間に、第三のメモリセルと結合された第三のアクセス線を第四の電圧に駆動することを含み得る。ある場合には、方法は、その期間の直後、第二の期間に第一のアクセス線を浮遊させることを含み得る。追加的または代替的に、プレートは、メモリセルのアレイの複数のメモリセルと結合され得る。複数のメモリセルは、第一のメモリセルおよび第二のメモリセルを含み得る。
【０１２９】
ある場合には、プレートは、メモリセルの第一のデッキのメモリセルの複数の行または複数の列、ならびにメモリセルのアレイの第二のデッキのメモリセルの複数の行または複数の列と結合され得る。他の場合には、方法は、プレートを第二の電圧から第一の電圧に駆動する間、プレートを第二の電圧に駆動した後、第一のアクセス線を浮遊させることを含み得る。
【０１３０】
装置が記述される。幾つかの実施例においては、装置は、第一のメモリセルおよび第二のメモリセルを含む複数のメモリセルと結合されたプレートと、プレートと結合されたプレートドライバと、第一のメモリセルと結合された第一のアクセス線と、第一のアクセス線と結合されたアクセス線ドライバと、コントローラと、を含み得る。幾つかの実施例においては、装置は、第二のメモリセルに関連付けられたアクセス動作を同定することと、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、プレートを第一の電圧から第二の電圧に駆動することを開始することと、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、第一のアクセス線を浮遊させることを開始することと、のための特徴、手段、または命令（例えば、プロセッサによって実行可能な命令を格納する非一時的コンピュータ可読媒体）を含み得る。
【０１３１】
本明細書で記述される方法、装置および一時的コンピュータ可読媒体の幾つかの実施例は、第一の電圧と第二の電圧との間の差に少なくとも部分的に基づいて、プレートが第二の電圧になった後、第一のアクセス線を所望の電圧に駆動することを開始するための動作、特徴、手段または命令をさらに含み得る。
【０１３２】
本明細書で記述される方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例は、プレートが第二の電圧になった後、第一のアクセス線を浮遊することを継続するための動作、特徴、手段または命令をさらに含み得る。
【０１３３】
本明細書で記述される方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例は、第一のアクセス線を浮遊させることと、プレートを第二の電圧に駆動することとを同時に開始するための動作、特徴、手段または命令をさらに含み得る。
【０１３４】
本明細書で記述される方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例は、プレートを第二の電圧に駆動することを開始する前に、第一のアクセス線を浮遊させることを開始するための動作、特徴、手段または命令をさらに含み得る。
【０１３５】
本明細書で記述される方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例は、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、第二のメモリセルと結合された第二のアクセス線を選択することを開始するための動作、特徴、手段または命令をさらに含み得る。
【０１３６】
本明細書で記述される方法、装置および非一時的コンピュータ可読媒体の幾つかの実施例は、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、複数のメモリセルの第三のメモリセルに関連付けられた第三のアクセス線を第三の電圧に駆動することを開始するための動作、特徴、手段または命令をさらに含み得る。
【０１３７】
装置が記述される。幾つかの実施例においては、装置は、第一のメモリセルおよび第二のメモリセルを含むメモリセルのアレイと、第一のメモリセルと結合された第一のアクセス線と、第一のアクセス線と結合されたアクセス線ドライバであって、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、ある期間に第一のアクセス線を浮遊させるように構成されたアクセス線ドライバと、プレートと結合されたプレート線ドライバであって、第二のメモリセルに関連付けられたアクセス動作に少なくとも部分的に基づいて、その期間前にプレートを第一の電圧に駆動し、その期間にプレートを第二の電圧に駆動するように構成されたプレート線ドライバと、を含み得る。
【０１３８】
幾つかの実施例においては、第一のアクセス線は、選択されていないアクセス線を含む。
【０１３９】
幾つかの実施例においては、アクセス線ドライバは、第一の電圧と第二の電圧との間の差に少なくとも部分的に基づいて、その期間後に所望の電圧に第一のアクセス線を駆動するようにさらに構成される。
【０１４０】
幾つかの実施例においては、装置は、第二のメモリセルと結合された第二のアクセス線を含み得、第二のアクセス線は選択されたアクセス線を含む。
【０１４１】
幾つかの実施例においては、アクセス線ドライバは、第二のアクセス線と結合され、第二のアクセス線を第三の電圧に駆動するようにさらに構成され、第三の電圧は、第二のメモリセルの第一の論理値に関連付けられる。
【０１４２】
幾つかの実施例においては、装置は、第三のメモリセルと結合された第三のアクセス線を含み得、第三のアクセス線は、選択されていないアクセス線を含み、アクセス線ドライバは、第二のアクセス線および第三のアクセス線と結合される。
【０１４３】
幾つかの実施例においては、アクセス線ドライバは、第二のアクセス線を第四の電圧に駆動するように構成され得、第四の電圧は、第二のメモリセルの第一の論理値に関連付けられ、アクセス線ドライバは、第三のアクセス線を第五の電圧に駆動するように構成され得、第五の電圧は第三のメモリセルの第二の論理値に関連付けられる。
【０１４４】
幾つかの実施例においては、アクセス線ドライバは、期間後に第一のアクセス線を浮遊し続けるようにさらに構成される。
【０１４５】
幾つかの実施例においては、メモリセルのアレイは、複数の強誘電体メモリセルを含む。
【０１４６】
上述された方法は、可能性のある実装を記述し、動作およびステップは、再配列か、または改変され得、他の実装も可能であることに留意されたい。さらに、方法の二つ以上から成る実施例は、組み合わせられ得る。
【０１４７】
本明細書で記述される情報および信号は、様々な異なる技術および技巧の任意のものを使用して表され得る。例えば、上記を通じて言及され得るデータ、命令、コマンド、情報、信号、ビット、符号およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光波場もしくは光学粒子、またはそのあらゆる組み合わせによって表され得る。幾つかの図面は、信号を単一の信号として図示し得る。しかしながら、信号は、信号のバスを表し得、バスは、様々なビット幅を有し得ることは、当業者には理解されるだろう。
【０１４８】
“電子的に連通（ｅｌｅｃｔｒｏｎｉｃ  ｃｏｍｍｕｎｉｃａｔｉｏｎ）”および“結合される（ｃｏｕｐｌｅｄ）”という用語は、コンポーネント間の電子の流れをサポートするコンポーネント間の関係を指す。これは、コンポーネント間の直接的接続を含み得るか、または中間コンポーネントを含み得る。相互に電子的に連通するか、または相互に結合されたコンポーネントは、アクティブに電子もしくは信号を（例えば、通電された回路で）交換し得るか、または（例えば、通電されていない回路で）アクティブに電子もしくは信号を交換し得ないが、回路が通電されると、電子もしくは信号を交換するように構成され、動作可能であり得る。例示として、スイッチ（例えば、トランジスタ）を介して物理的に接続された二つのコンポーネントは、電子的に連通しているか、または、スイッチの状態（即ち、開かれているか、もしくは閉じられているか）にかかわらず、結合され得る。
【０１４９】
本明細書で用いられるとき、“実質的（ｓｕｂｓｔａｎｔｉａｌｌｙ）”という用語は、修飾された特徴（例えば、実質的にその用語によって修飾された動詞または形容詞）が絶対的である必要はなく、その特徴の利点を達成するほど十分に近いことを意味する。
【０１５０】
“絶縁される（ｉｓｏｌａｔｅｄ）”という用語は、その間に流れることが可能な電子が存在しないコンポーネント間の関係を指し、コンポーネントは、その間に開回路がある場合に相互に絶縁されている。例えば、スイッチによって物理的に接続された二つのコンポーネントは、スイッチが解放されるとき、相互に絶縁され得る。
【０１５１】
メモリアレイ１００を含む本明細書で議論されるデバイスは、シリコン、ゲルマニウム、シリコン・ゲルマニウム合金、ヒ化ガリウム、窒化ガリウムなどの半導体基板上に形成され得る。ある場合には、基板は、半導体ウェーハである。他の場合には、基板は、シリコン・オン・グラス（ＳＯＧ）もしくはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板か、別の基板上の半導体材料のエピタキシャル層であり得る。基板、または基板のサブ領域の導電性は、リン、ホウ素またはヒ化物を含むが、そのいずれにも限定はされない様々な化学種を用いたドーピングを通じて制御され得る。ドーピングは、基板の初期形成、または成長中にイオン注入か、またはあらゆる他のドーピング手段によって実施され得る。
【０１５２】
本明細書で議論される一つ以上のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し得、ソース、ドレインおよびゲートを含む三端子デバイスを含む。端子は、導電性材料、例えば金属を通じて他の電子素子に接続され得る。ソースおよびドレインは導電性であり得、高濃度にドーピングされた、例えば、変性された半導体領域を含み得る。ソースおよびドレインは、低濃度にドーピングされた半導体領域またはチャネルによって分離され得る。チャネルがｎ型である（即ち、大部分のキャリアが電子である）場合、ＦＥＴはｎ型ＦＥＴと称され得る。チャネルがｐ型である（即ち、大部分のキャリアが正孔である）場合、ＦＥＴはｐ型ＦＥＴと称され得る。チャネルは、絶縁性ゲート酸化物によってキャッピングされ得る。チャネルの導電性は、ゲートに電圧を印加することによって制御され得る。例えば、ｎ型ＦＥＴに正の電圧を、またはｐ型ＦＥＴに負の電圧を印加することは、其々、結果として、チャネルを導電性にし得る。トランジスタは、そのトランジスタの閾値電圧以上の電圧がトランジスタゲートに印加されるとき、“オン状態になる”か、または“アクティブ化され”得る。
【０１５３】
本明細書で説明された記述は、添付された図面と組み合わせられて、例示的構造を記述するものであり、実装され得るか、本特許請求の範囲内にある全ての実施例を表すものではない。本明細書で用いられる“例示的（ｅｘｅｍｐｌａｒｙ）”という用語は、“一実施例、例、または例示として役立つ”ことを意味し、“望ましい”か、または“他の実施例に対して有利である”わけではない。発明を実施するための形態は、記述された技術の理解を提供する目的のために、具体的詳細事項を含む。しかしながら、これらの技術は、これらの具体的詳細事項なしでも実践され得る。幾つかの例においては、記述された実施例の概念を不明瞭にすることを回避するために、既知の構造およびデバイスは、ブロック図の形式で図示される。
【０１５４】
添付された図面においては、類似のコンポーネントまたは特徴は、同一の参照ラベルを有し得る。さらに、同一タイプの様々なコンポーネントは、参照ラベルに続けて、ダッシュおよび類似のコンポーネント間を識別する第二のラベルを付すことによって、識別され得る。第一の参照ラベルだけが本明細書で使用される場合、その記述は、第二の参照ラベルに関わりなく、同一の第一の参照ラベルを有する類似のコンポーネントのうちの任意の一つに適用可能である。
【０１５５】
本明細書で記述される情報および信号は、様々な異なる技術および技巧のうちの任意のものを使用して表され得る。例えば、上記を通じて参照され得るデータ、命令、コマンド、情報、信号、ビット、符号およびチップは、電圧、電流、電磁波、磁界もしくは磁性粒子、光波場もしくは光学粒子、またはそのあらゆる組み合わせによって表され得る。
【０１５６】
本明細書の開示と関連して記述される様々な例示的ブロックおよびモジュールは、本明細書で記述される機能を実施するように設計された汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡまたは他のプログラマブル論理デバイス、ディスクリートゲートもしくはトランジスタ論理素子、ディスクリートハードウェアコンポーネント、またはそのあらゆる組み合わせで実装され得るか、またはそれらで実施され得る。汎用プロセッサは、マイクロプロセッサであり得るが、代替的には、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサは、また、コンピューティングデバイスの組み合わせ（例えば、デジタル信号プロセッサ（ＤＳＰ）およびマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと併せた一つ以上のマイクロプロセッサ、またはあらゆる他のこのような構成）として実装され得る。
【０１５７】
本明細書で記述される機能は、プロセッサ、ファームウェア、またはそのあらゆる組み合わせによって実行されるハードウェア、ソフトウェアで実装され得る。プロセッサによって実行されるソフトウェアで実装される場合、機能は、コンピュータ可読媒体上の一つ以上の命令またはコードとして格納か、または送信され得る。他の実施例および実装は、本開示および添付された特許請求の範囲内である。例えば、ソフトウェアの特性により、上述された機能は、プロセッサ、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのあらゆる組み合わせによって実行されるソフトウェアを使用して実装されることができる。機能を実装する特徴は、また、分散されることを含む、様々な位置に物理的に配置され得、機能の一部が異なる物理的位置で実装されるようにする。また、特許請求の範囲を含む本明細書で用いられるとき、項目のリスト内で用いられる“または（ｏｒ）”（例えば、“少なくとも一つの（ａｔ  ｌｅａｓｔ  ｏｎｅ  ｏｆ）”または“一つ以上の（ｏｎｅ  ｏｒ  ｍｏｒｅ  ｏｆ）”などの語句によって前書きされる項目のリスト）は、包括的リストを示し、例えば、Ａ，ＢまたはＣの少なくとも一つのリストが、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（即ち、ＡおよびＢおよびＣ）を意味するようにする。また、本明細書で用いられるとき、“基づく（ｂａｓｅｄ  ｏｎ）”という語句は、条件の閉集合に対する言及として解釈されるべきではない。例えば、“条件Ａに基づく（ｂａｓｅｄ  ｏｎ  ｃｏｎｄｉｔｉｏｎ  Ａ）”として記述される例示的ステップは、本開示の範囲から逸脱することなく、条件Ａおよび条件Ｂの双方に基づき得る。換言すると、本明細書で用いられるとき、“基づく（ｂａｓｅｄ  ｏｎ）”という語句は、“少なくとも部分的に基づく（ｂａｓｅｄ  ａｔ  ｌｅａｓｔ  ｉｎ  ｐａｒｔ  ｏｎ）”という語句と同じように解釈されるべきである。
【０１５８】
コンピュータ可読媒体は、ある場所から別の場所へのコンピュータプログラムの伝送を容易にするあらゆる媒体を含む、非一時的コンピュータ記憶媒体および通信媒体の双方を含む。非一時的記憶媒体は、汎用、または専用コンピュータによってアクセスされることができる、あらゆる利用可能な媒体であり得る。例示として、限定することはないが、非一時的コンピュータ可読媒体は、命令もしくはデータ構造の形式で所望のプログラムコード手段を伝送または格納するために使用されることができる、ならびに、汎用もしくは専用コンピュータ、または汎用もしくは専用プロセッサによってアクセスされることができる、ＲＡＭ、ＲＯＭ、電気的に消去可能なプログラマブルリードオンリーメモリ（ＥＥＰＲＯＭ）、コンパクトディスク（ＣＤ）ＲＯＭまたは他の光ディスク記憶媒体、磁気ディスク記憶媒体、または他の磁気記憶デバイス、またはあらゆる他の非一時的媒体を含むことができる。また、あらゆる接続は、コンピュータ可読媒体と適切に呼ばれる。例えば、ウェブサイト、サーバまたは他のリモートソースから同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または、赤外線、ラジオ波およびマイクロ波などの無線技術を使用してソフトウェアが伝送される場合、同軸ケーブル、光ファイバケーブル、ツイストペア、デジタル加入者線（ＤＳＬ）、または赤外線、ラジオ波およびマイクロ波などの無線技術は、媒体の定義内に含まれる。本明細書で用いられるとき、ディスク（ｄｉｓｋ  ａｎｄ  ｄｉｓｃ）は、ＣＤ、レーザディスク、光ディスク、デジタル多用途ディスク（ＤＶＤ）、フロッピーディスクおよびブルーレイディスクを含み、ここで、通常、ディスク（ｄｉｓｋ）は、データを磁気的に再生し、ディスク（ｄｉｓｃ）はレーザで光学的にデータを再生する。上記の組み合わせは、また、コンピュータ可読媒体の範囲内に含まれる。
【０１５９】
本明細書の記述は、当業者が本開示を製造、または使用することが可能になるように提供される。本開示に対する様々な改変は、当業者には容易に明らかであろうし、本明細書で定義される一般的な原則は、本開示の範囲から逸脱することなく、様々な変形に適用され得る。したがって、本開示は、本明細書に記述される実施例および設計に限定されることはなく、本明細書に開示される原則および新規の特徴と矛盾しない、最も広い範囲に与えられるべきである。
【国際調査報告】
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