(57)【要約】ジョセフソン伝送線路（ＪＴＬ）に基づく超伝導論理アレイ（ＳＬＡ）およびフィールドプログラム可能なゲートアレイ（ＦＰＧＡ）は、レシプロカル量子論理（ＲＱＬ）準拠のバイナリ入力信号に対応し、かつ一般的な論理関数の評価であるＲＱＬ準拠の出力信号を供給する。各ＪＴＬベースの超伝導ＦＰＧＡ（ＪＴＬＢＳＦＰＧＡ）は、相互に接続された複数のＪＴＬベースのＳＬＡ（ＪＴＬＢＳＬＡ）を組み込んでいる。各ＪＴＬＢＳＬＡは、入力とセル状態との積を出力するソフトウェアプログラム可能な論理セルおよび／またはマスクプログラムされた論理セルのアレイを含み、ＪＴＬＢＳＬＡは積和関数の評価を出力する。磁気ジョセフソン接合（ＭＪＪ）を介してプログラム可能なセル状態を提供するものを含む、新規なＪＴＬＢＳＬＡ論理セルが記載されている。ＪＴＬＢＳＦＰＧＡは、ＣＭＯＳ  ＦＰＧＡよりも面積効率およびクロック速度の利点を提供する。ジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）に基づくＳＬＡとは異なり、ＪＴＬＢＳＬＡはワードラインドライバ、磁束ポンプ、またはセンスアンプを必要としない。ＪＴＬＢＳＬＡおよびＪＴＬＢＳＦＰＧＡはＲＱＬに準拠しているため、信号変換回路なしで、それらの内部または間に接続されたＲＱＬゲートを含むこともできる。
2021526772.tif 000002
【特許請求の範囲】
【請求項１】
超伝導レシプロカル量子論理（ＲＱＬ）セル回路であって、
決定ループを備え、前記決定ループは、
書き込み入力に供給される書き込み信号に基づいて、デジタル状態を第１の論理状態および第２の論理状態の１つとして設定するように構成された磁気ジョセフソン接合（ＭＪＪ）と、
選択入力変圧器の二次インダクタであって、ＲＱＬ準拠の読み出し選択信号が読み出し選択ジョセフソン伝送線路（ＪＴＬ）から前記選択入力変圧器の二次インダクタを介して前記決定ループに供給される、前記選択入力変圧器の二次インダクタと、
前記デジタル状態および前記読み出し選択信号によって確立されたバイアス条件に基づいて、ＲＱＬ準拠の読み出しデータ信号が出力ＪＴＬに伝搬するのをブロックするように、または前記読み出しデータ信号を前記出力ＪＴＬに渡すための超伝導短絡として機能するようにそれぞれトリガするか、またはトリガしないように構成されたエスケープジョセフソン接合（ＪＪ）とを含み、
前記決定ループは、前記デジタル状態を格納し、かつ前記デジタル状態、前記読み出し選択信号、および前記読み出しデータ信号に基づいてＲＱＬ準拠の論理出力信号を読み出すように構成される、ＲＱＬセル回路。
【請求項２】
回路は、前記論理出力信号を、前記読み出しデータ信号と、前記デジタル状態と前記読み出し選択信号との論理積の論理反転との論理積として生成するように構成される、請求項１に記載の回路。
【請求項３】
前記決定ループは、第１のバイアス変圧器の二次インダクタをさらに含み、前記二次インダクタは、誘導された第１のバイアス電流を前記決定ループに流れるループ電流に提供するように構成される、請求項１に記載の回路。
【請求項４】
前記第１のバイアス変圧器は、書き込み動作中に、前記第１のバイアス変圧器が第１の方向にループ電流を生成してＭＪＪを正のπ状態に駆動するように、誘導された前記第１のバイアス電流を供給し、読み出し動作中に、前記第１のバイアス変圧器が、前記第１の方向とは反対の第２の方向にループ電流を生成して、前記エスケープＪＪがトリガするのを防止するように、誘導された前記第１のバイアス電流を供給するように構成される、請求項３に記載の回路。
【請求項５】
前記読み出し選択ＪＴＬと前記選択入力変圧器の一次インダクタとの間に配置された第２のバイアス変圧器の二次インダクタをさらに備え、前記第２のバイアス変圧器の一次インダクタは、前記決定ループ内のループ電流の振幅を、前記読み出しデータ信号からのループ電流への提供がない場合の前記エスケープＪＪの臨界電流を下回る調整された電流値に調整するために、第２のＤＣバイアスラインからの調整ＤＣバイアス電流を供給するように構成される、請求項１に記載の回路。
【請求項６】
調整された電流値は、前記ＭＪＪおよび前記読み出し選択信号からのループ電流への提供の存在下で、前記エスケープＪＪの臨界電流の約５０パーセントから約９０パーセントの間である、請求項１に記載の回路。
【請求項７】
ＪＴＬベースの超伝導論理アレイ（ＪＴＬＢＳＬＡ）回路であって、
Ｍ個に番号付けされた複数の行と、Ｎ個に番号付けされた複数の列とのアレイに配置された、請求項１に記載の複数の論理セルと、
Ｍ個に番号付けされた複数の選択ラインであって、各選択ラインが、対応する行におけるＮ個のセルの各々に選択バイナリ値を供給するように構成される、前記複数の選択ラインと、
Ｎ個に番号付けされた複数のデータラインであって、各データラインが、対応する列における第１のセルにデータバイナリ値を供給するように構成される、前記複数のデータラインとを備え、
各列の最後のセル以外のアレイ内の各セルは、対応する列における次のセルに出力を供給し、各列における最後のセルは、一般的な論理関数の評価を表す出力を提供する、ＪＴＬＢＳＬＡ回路。
【請求項８】
各列に関する一般的な論理関数は、
個々の列における各セルのデジタル状態と、
前記選択ラインに供給される選択バイナリ値と、
個々の列に供給されるデータバイナリ値とに基づく積和関数である、請求項７に記載のＪＴＬＢＳＬＡ回路。
【請求項９】
ジョセフソン伝送線路ベースの超伝導論理アレイ（ＪＴＬＢＳＬＡ）回路であって、
Ｍ個に番号付けされた複数の行と、Ｎ個に番号付けされた複数の列とのアレイに配置された複数のマスクプログラムされた論理セルおよび／またはソフトウェアプログラム可能な論理セルと、
各ソフトウェアプログラム可能な論理セルは、プログラム可能なデジタル状態を超伝導ループに格納し、かつ動作時にプログラム可能なデジタル状態を第１の論理状態および第２の論理状態の１つに設定するように構成されており、
各マスクプログラムされた論理セルは、動作時に変更できないハードコードされたデジタル状態を有するものとして機能し、
Ｍ個に番号付けされた複数のＪＴＬベースの選択ラインであって、各ＪＴＬベースの選択ラインが、対応する行におけるＮ個のセルの各々への入力として選択バイナリ値を供給するように構成される、前記複数のＪＴＬベースの選択ラインと、
Ｎ個に番号付けされた複数のＪＴＬベースのデータラインであって、各ＪＴＬベースのデータラインが、対応する列における第１のセルへの入力としてデータバイナリ値を供給するように構成される、前記複数のＪＴＬベースのデータラインとを備え、
各列における最後のセル以外のアレイ内の各セルは、対応する列における次のセルまたはＲＱＬゲートへの入力として出力を供給し、各列における最後のセルは、一般的な論理関数の評価を表すアレイ出力を提供する、ＪＴＬＢＳＬＡ回路。
【請求項１０】
各列に関する一般的な論理関数は、
個々の列における各セルのプログラム可能なデジタル状態またはハードコードされたデジタル状態と、
前記選択ラインに供給される選択バイナリ値と、
個々の列に供給されるデータバイナリ値とに基づく積和関数である、請求項９に記載のＪＴＬＢＳＬＡ回路。
【請求項１１】
各列に関する一般的な論理関数は、Ｍ個の論理積項の論理和の論理否定との個々の列の論理積のために供給されるデータバイナリ値であり、前記Ｍ個の論理積項は、個々の列および個々の行におけるセルのプログラム可能なデジタル状態またはハードコードされたデジタル状態と、個々の行の個々の選択ラインに供給された選択バイナリ値との論理積である、請求項１０に記載のＪＴＬＢＳＬＡ回路。
【請求項１２】
アレイ内の少なくとも１つのソフトウェアプログラム可能な論理セルは、
決定ループを備え、前記決定ループは、
書き込み入力に供給される書き込み信号に基づいて、少なくとも１つのソフトウェアプログラム可能な論理セルのプログラム可能なデジタル状態を第１の論理状態および第２の論理状態の１つとして設定するように構成された磁気ジョセフソン接合（ＭＪＪ）と、
選択入力変圧器の二次インダクタであって、ＲＱＬ準拠の読み出し選択信号が選択ラインの対応する１つから前記選択入力変圧器の二次インダクタを介して前記決定ループに供給される、前記選択入力変圧器の二次インダクタと、
前記少なくとも１つのソフトウェアプログラム可能な論理セルの前記プログラム可能なデジタル状態および前記読み出し選択信号によって確立されたバイアス条件に基づいて、前記決定ループに供給されたＲＱＬ準拠の読み出しデータ信号が出力ＪＴＬに伝搬するのをブロックするように、または前記読み出しデータ信号を前記出力ＪＴＬに渡すための超伝導短絡として機能するようにそれぞれトリガするか、またはトリガしないように構成されたエスケープジョセフソン接合（ＪＪ）とを含み、
前記決定ループは、前記少なくとも１つのソフトウェアプログラム可能な論理セルの前記プログラム可能なデジタル状態を格納し、かつ前記少なくとも１つのソフトウェアプログラム可能な論理セルの前記プログラム可能なデジタル状態、前記読み出し選択信号、および前記読み出しデータ信号に基づいてＲＱＬ準拠の論理出力信号を読み出すように構成される、請求項９に記載のＪＴＬＢＳＬＡ回路。
【請求項１３】
アレイ内の少なくとも１つのソフトウェアプログラム可能な論理セルは、
書き込み選択入力に供給される書き込み選択単一磁束量子（ＳＦＱ）パルスと、データ書き込み入力に供給される書き込みデータＳＦＱパルスの個々の存在または不存在に応答して、少なくとも１つのソフトウェアプログラム可能な論理セルのプログラム可能なデジタル状態を第１の論理状態および第２の論理状態の１つとして設定するように構成されたジョセフソンＤゲート回路と、
Ｄゲート回路に結合された決定ループとを含み、前記決定ループは、前記少なくとも１つのソフトウェアプログラム可能な論理セルの前記プログラム可能なデジタル状態を格納し、かつ前記少なくとも１つのソフトウェアプログラム可能な論理セルの前記プログラム可能なデジタル状態、前記選択ラインの対応する１つから前記決定ループに供給されるＲＱＬ準拠の読み出し選択信号、および前記データラインの対応する１つから前記決定ループに供給されるＲＱＬ準拠の読み出しデータ信号に基づいてＲＱＬ準拠の論理出力信号を読み出すように構成される、請求項９に記載のＪＴＬＢＳＬＡ回路。
【請求項１４】
前記決定ループは、前記ジョセフソンＤゲート回路によって設定される振幅を有するループ電流を伝導するように構成され、前記決定ループは、論理出力信号を示すために、前記読み出し選択信号および前記読み出しデータ信号に応答してトリガするか、またはトリガしないように構成されたエスケープジョセフソン接合を含む、請求項１３に記載のＪＴＬＢＳＬＡ回路。
【請求項１５】
前記アレイ内の少なくとも１つのマスクプログラムされた論理セルは、
決定ループを備え、前記決定ループは、
ＤＣバイアス変圧器の二次インダクタであって、ＤＣバイアスが前記ＤＣバイアス変圧器の二次インダクタを介して前記決定ループに供給される、前記ＤＣバイアス変圧器の二次インダクタと、
選択入力変圧器の二次インダクタであって、ＲＱＬ準拠の読み出し選択信号が選択ラインの対応する１つから前記選択入力変圧器の二次インダクタを介して前記決定ループに供給される、前記選択入力変圧器の二次インダクタと、
前記読み出し選択信号によって確立されたバイアス条件に基づいて、前記決定ループに供給されたＲＱＬ準拠の読み出しデータ信号が出力ＪＴＬに伝搬するのをブロックするように、または前記読み出しデータ信号を出力ＪＴＬに渡すための超伝導短絡として機能するようにそれぞれトリガするか、またはトリガしないように構成されたエスケープジョセフソン接合（ＪＪ）とを含み、
前記決定ループは、前記読み出し選択信号および前記読み出しデータ信号に基づいてＲＱＬ準拠の論理出力信号を読み出すように構成される、請求項９に記載のＪＴＬＢＳＬＡ回路。
【請求項１６】
前記アレイ内の少なくとも１つのマスクプログラムされた論理セルは、
決定ループを備え、前記決定ループは、
選択入力変圧器の二次インダクタであって、ＲＱＬ準拠の読み出し選択信号が選択ラインの対応する１つから前記選択入力変圧器の二次インダクタを介して前記決定ループに供給される、前記選択入力変圧器の二次インダクタと、
前記読み出し選択信号に関係なく、前記決定ループに供給されたＲＱＬ準拠の読み出しデータ信号を出力ＪＴＬに渡すための超伝導短絡として機能するようにトリガしないように構成されたエスケープジョセフソン接合（ＪＪ）とを含み、
前記決定ループは、前記読み出しデータ信号に基づいてＲＱＬ準拠の論理出力信号を読み出すように構成される、請求項９に記載のＪＴＬＢＳＬＡ回路。
【請求項１７】
前記アレイ内の少なくとも１つのマスクプログラムされた論理セルは、
選択ラインの対応する１つにあるＪＴＬであって、ＲＱＬ準拠の読み出し選択信号が前記ＪＴＬを介して対応する行にあるマスクプログラムされた論理セルを通過する、前記選択ラインの対応する１つにあるＪＴＬと、
データラインの対応する１つにあるＪＴＬであって、ＲＱＬ準拠の読み出しデータ信号が前記ＪＴＬを介して対応する列にあるマスクプログラムされた論理セルを通過して、前記読み出しデータ信号に基づいてＲＱＬ準拠の論理出力信号を供給する、前記データラインの対応する１つにあるＪＴＬとを含む、請求項９に記載のＪＴＬＢＳＬＡ回路。
【請求項１８】
ジョセフソン伝送線路ベースの超伝導フィールドプログラム可能なゲートアレイ（ＪＴＬＢＳＦＰＧＡ）であって、
少なくとも第１および第２のジョセフソン伝送線路ベースの超伝導論理アレイ（ＪＴＬＢＳＬＡ）を備え、前記第１および第２のＪＴＬＢＳＬＡの各々は、
複数の行および複数の列のアレイに配置された複数のソフトウェアプログラム可能な論理セルであって、各ソフトウェアプログラム可能な論理セルは、プログラム可能なデジタル状態を超伝導ループに格納し、かつに動作時にプログラム可能なデジタル状態を第１の論理状態および第２の論理状態のうちの１つに設定するように構成される、前記複数のソフトウェアプログラム可能な論理セルと、
複数のＪＴＬベースの選択ラインであって、各選択ラインは、対応する行における各セルへの入力として選択バイナリ値を供給するように構成される、前記複数のＪＴＬベースの選択ラインと、
複数のＪＴＬベースのデータラインであって、各データラインは、対応する列における第１のセルへの入力としてデータバイナリ値を供給するように構成される、複数のＪＴＬベースの選択ラインとを含み、
各列における最後のセル以外のアレイの各セルは、対応する列における次のセルまたはＲＱＬゲートへの入力として出力を供給し、各列における最後のセルは、一般的な論理関数の評価を表すアレイ出力を提供し、
積和論理関数の評価に対応する第１のＪＴＬＢＳＬＡの各アレイ出力は、ＪＴＬＢＳＦＰＧＡが一般的な論理関数の複数の評価を出力するように、第２のＪＴＬＢＳＬＡの対応する選択ライン入力に供給される、ＪＴＬＢＳＦＰＧＡ。
【請求項１９】
少なくとも１つのソフトウェアプログラム可能な論理セルが、対応するデジタル状態を磁気ジョセフソン接合（ＭＪＪ）を介してセルの超伝導ループに供給する、請求項１８に記載のＪＴＬＢＳＦＰＧＡ。
【請求項２０】
前記第１のＪＴＬＢＳＬＡと前記第２のＪＴＬＢＳＬＡとの間に配置され、前記第１のＪＴＬＢＳＬＡのアレイ出力および他の入力を入力として受信し、前記出力を前記第２のＪＴＬＢＳＬＡおよび他の回路への選択ライン入力として供給するように構成されたＲＱＬゲートをさらに備える、請求項１８に記載のＪＴＬＢＳＦＰＧＡ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、量子および古典的デジタル超伝導回路に関し、具体的には、ジョセフソン伝送線路ベースの超伝導論理アレイおよびフィールドプログラム可能なゲートアレイ（ＦＰＧＡ：ｆｉｅｌｄ−ｐｒｏｇｒａｍｍａｂｌｅ  ｇａｔｅ  ａｒｒａｙｓ）に関する。
【背景技術】
【０００２】
デジタル論理回路の分野では、既知の高度に開発された相補型金属酸化膜半導体（ＣＭＯＳ：ｃｏｍｐｌｉｍｅｎｔａｒｙ  ｍｅｔａｌ−ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術が広範囲に使用されている。ＣＭＯＳは、技術として成熟に近づき始めているので、速度、消費電力計算密度、相互接続帯域幅などの点でより高性能化をもたらし得る代替技術が注目されている。ＣＭＯＳ技術に対する代替方法は、毎秒２０ギガビット以上の典型的なデータレート、および約４ケルビンの動作温度で、約４ナノワットの典型的な信号電力を有する、超伝導ジョセフソン接合を利用する超伝導体ベースの単一磁束量子回路構成を含む。
【０００３】
フィールドプログラム可能なゲートアレイ（ＦＰＧＡ）は、製造後に、１つまたは複数のカスタマイズされた論理出力関数を生成するように構成されるように設計された集積回路である。ＦＰＧＡは、プログラム可能な論理ブロックのアレイを含むことができ、場合によっては、論理ブロック間の再構成可能な相互接続の階層を含むことができる。論理ブロックは、メモリ要素を含めることができる。ハイパフォーマンスコンピューティング（ＨＰＣ）システムは、ＦＰＧＡを使用して、消費エネルギーの単位当たりの計算を高速化する。ＦＰＧＡは、従来、ＣＭＯＳデバイスとして製造されてきた。
【発明の概要】
【０００４】
一例は、決定ループを有する超伝導レシプロカル量子論理（ＲＱＬ：ｒｅｃｉｐｒｏｃａｌ  ｑｕａｎｔｕｍ  ｌｏｇｉｃ）セル回路を含み、決定ループは、デジタル状態を格納し、かつデジタル状態、ＲＱＬ準拠の読み出し選択信号、およびＲＱＬ準拠の読み出しデータ信号に基づいてＲＱＬ準拠の論理出力信号を読み出すように構成されている。決定ループは、書き込み入力に供給される書き込み信号に基づいて、デジタル状態を第１の論理状態および第２の論理状態の１つとして設定するように構成された磁気ジョセフソン接合（ＭＪＪ）を含む。決定ループは、選択入力変圧器の二次インダクタを含み、読み出し選択信号が読み出し選択ジョセフソン伝送ライン（ＪＴＬ）から選択入力変圧器の二次インダクタを介して決定ループに供給される。決定ループは、デジタル状態および読み出し選択信号によって確立されたバイアス条件に基づいて、読み出しデータ信号が出力ＪＴＬに伝搬するのをブロックするように、または読み出しデータ信号を出力ＪＴＬに渡すための超伝導短絡として機能するようにそれぞれトリガするか、またはトリガしないように構成されたエスケープジョセフソン接合（ＪＪ）をさらに含む。
【０００５】
別の例は、ＪＴＬベースの超伝導論理アレイ（ＪＴＬＢＳＬＡ）回路を含む。ＪＴＬＢＳＬＡ回路は、Ｍ個に番号付けされた複数の行と、Ｎ個に番号付けされた複数の列とのアレイに配置された複数のマスクプログラムされた論理セルおよび／またはソフトウェアプログラム可能な論理セルを含む。各ソフトウェアプログラム可能な論理セルは、超伝導ループ内にプログラム可能なデジタル状態を格納し、動作時にプログラム可能なデジタル状態を第１の論理状態および第２の論理状態のうちの１つに設定するように構成される。各マスクプログラムされた論理セルは、動作時に変更できないハードコードされた（ｈａｒｄ−ｃｏｄｅｄ）デジタル状態を有するものとして機能する。ＪＴＬＢＳＬＡ回路は、Ｍ個に番号付けされた複数のＪＴＬベースの選択ラインをさらに含み、ＪＴＬベースの選択ラインが、対応する行におけるＮ個のセルの各々への入力として選択バイナリ値を供給するように構成され、ＪＴＬＢＳＬＡ回路は、Ｎ個に番号付けされた複数のＪＴＬベースのデータラインをさらに含み、各ＪＴＬベースのデータラインが、対応する列における第１のセルへの入力としてデータバイナリ値を供給するように構成される。各列における最後のセル以外のアレイの各セルは、対応する列における次のセルまたはＲＱＬゲートへの入力として出力を供給し、各列における最後のセルは、一般的な論理関数（ｇｅｎｅｒａｌｉｚｅｄ  ｌｏｇｉｃ  ｆｕｎｃｔｉｏｎ）の評価（ｅｖａｌｕａｔｉｏｎ）を表すアレイ出力を提供する。
【０００６】
さらに別の例は、ＪＴＬベースの超伝導フィールドプログラム可能なゲートアレイ（ＪＴＬＢＳＦＰＧＡ）を含む。ＪＴＬＢＳＦＰＧＡは、少なくとも第１および第２のＪＴＬＢＳＬＡを含み、各ＪＴＬＢＳＬＡは、複数の行および複数の列のアレイに配置された複数のソフトウェアプログラム可能な論理セルを含む。各ソフトウェアプログラム可能な論理セルは、プログラム可能なデジタル状態を超伝導ループに格納し、かつ動作時にプログラム可能なデジタル状態を第１の論理状態および第２の論理状態の１つに設定するように構成される。第１および第２のＪＴＬＢＳＬＡの各々は、複数のＪＴＬベースの選択ラインを含み、各ＪＴＬベースの選択ラインは、対応する行におけるセルの各々への入力として選択バイナリ値を供給するように構成され、第１および第２のＪＴＬＢＳＬＡの各々は、複数のＪＴＬベースのデータラインをさらに含み、各ＪＴＬベースのデータラインは、対応する列における第１のセルへの入力としてデータバイナリ値を供給するように構成される。各ＪＴＬＢＳＬＡの列における最後のセル以外の第１および第２のＪＴＬＢＳＬＡの各々における各セルは、対応するＪＴＬＢＳＬＡの列における次のセルまたはＲＱＬゲートへの入力として出力を供給する。各列における最後のセルは、一般的な論理関数の評価を表すアレイ出力を供給する。積和論理関数（ｓｕｍ−ｏｆ−ｐｒｏｄｕｃｔｓ  ｌｏｇｉｃ  ｆｕｎｃｔｉｏｎ）の評価に対応する第１のＪＴＬＢＳＬＡの各アレイ出力は、ＪＴＬＢＳＦＰＧＡが一般的な論理関数の複数の評価を出力するように、第２のＪＴＬＢＳＬＡの対応する選択ライン入力に供給される。
【図面の簡単な説明】
【０００７】
【図１】例示的なジョセフソン伝送線路ベースの超伝導論理アレイ（ＪＴＬＢＳＬＡ）のブロック図である。
【図２】ジョセフソン接合ベースのソフトウェアプログラム可能な論理状態を有する例示的なＪＴＬＢＳＬＡ論理セルの回路図である。
【図３】論理「１」のセル状態を強制する例示的なマスクプログラム可能なＪＴＬＢＳＬＡ論理セルの回路図である。
【図４】論理「０」のセル状態を強制する例示的なマスクプログラム可能なＪＴＬＢＳＬＡ論理セルの回路図である。
【図５】ＪＴＬＢＳＬＡ論理セルで使用することができる例示的な特殊なジョセフソン伝送線路（ＪＴＬ）の回路図である。
【図６】ＪＴＬＢＳＬＡ論理セルで使用することができる例示的な特殊なジョセフソン伝送線路（ＪＴＬ）の回路図である。
【図７】論理「０」のセル状態を強制する別の例示的なマスクプログラム可能なＪＴＬＢＳＬＡ論理セルの回路図である。
【図８】磁気ジョセフソン接合ベースのソフトウェアプログラム可能な論理状態を有する例示的なＪＴＬＢＳＬＡ論理セルの回路図である。
【図９】磁気ジョセフソン接合ベースのソフトウェアプログラム可能な論理状態を有する別の例示的なＪＴＬＢＳＬＡ論理セルの回路図である。
【図１０】ＭＪＪベースのＪＴＬＢＳＬＡ論理セルの磁気ジョセフソン接合（ＭＪＪ）用のＣＭＯＳベースの書き込み回路の回路図である。
【図１１】例示的なＪＴＬベースの超伝導フィールドプログラム可能なゲートアレイ（ＪＴＬＢＳＦＰＧＡ）のブロック図である。
【図１２】アレイ内およびアレイ間レシプロカル量子論理（ＲＱＬ）を組み込んだ例示的なＪＴＬＢＳＦＰＧＡのブロック図である。
【発明を実施するための形態】
【０００８】
本開示は、概して、量子および古典的デジタル超伝導回路に関し、具体的には、ジョセフソン伝送線路ベースの超伝導論理アレイ（ＪＴＬＢＳＬＡ）に関する。レシプロカル量子論理（ＲＱＬ）は、論理演算が正のパルスを使用して完了し、内部状態が半クロックサイクル後に到来する対応する負のパルスを使用して消去されるレシプロカルデータエンコーディングを利用して、組み合わせ論理の動作を実現する。ＲＱＬ論理演算の例は、共に「単一磁束量子回路」と題された米国特許第７，７２４，０２０号明細書および第７，９７７，９６４号明細書に開示されており、両方の内容全体が参照により本明細書に組み込まれる。
【０００９】
本明細書で説明するように、ＪＴＬＢＳＬＡは、特化された論理関数または一般的な論理関数を実現するために相互接続された論理セルのアレイであり、ＲＱＬ回路およびＲＱＬシステムと互換性がある。ＪＴＬＢＳＬＡは、マスクプログラムされた論理セル、および／またはソフトウェアプログラム可能な論理セルを含むことができる。複数のＪＴＬＢＳＬＡを複数のハイブリッドジョセフソン伝送線路（ＪＴＬ）ランダムアクセスメモリ（ＲＡＭ）と統合して、ＪＴＬベースの超伝導フィールドプログラム可能なゲートアレイ（ＪＴＬＢＳＦＰＧＡ）を形成することができる。ＪＴＬＢＳＦＰＧＡは、ＣＭＯＳ  ＦＰＧＡに比べて圧倒的な速度およびエネルギー消費の優位性を有することができる。
【００１０】
ＪＴＬＢＳＬＡは、複数の論理セルから構成することができ、複数の論理セルの各々は、マスクプログラムされるか、またはソフトウェアプログラム可能であるかのいずれかであり得る。マスクプログラムされた論理セルで構成されるＪＴＬＢＳＬＡまたはそのようなアレイの一部の論理関数は、ハードコードされている。マスクプログラムされた論理アレイまたはアレイの一部の論理関数は、意図された関数を実現するためにカスタマイズされた１つまたは複数のマスクによって、製造中に、ダイまたはチップに書き込まれる。対照的に、ソフトウェアプログラム可能な論理アレイまたはアレイの一部の論理関数は、制御信号を使用してアレイまたはアレイの一部のソフトウェアプログラム可能な論理セルに書き込むことにより、随時に変更することができる。
【００１１】
ＪＴＬＢＳＦＰＧＡは、本明細書において複数のＪＴＬＢＳＬＡからなるものとして記載されるように、ソフトウェアでプログラム可能とすることができる。プログラミングの複雑さが増大するという犠牲を払って（即ち、実装時に）、ＪＴＬＢＳＦＰＧＡは、プログラマーがプログラムの実行時にハードウェアに複雑なアルゴリズムを直接実装することを可能にする。基盤となる技術は根本的に異なるが、ＪＴＬＢＳＦＰＧＡは、ＣＭＯＳ  ＦＰＧＡに見られるコア機能の多くを供給することができる。ＪＴＬＢＳＦＰＧＡは、ＣＭＯＳ  ＦＰＧＡに実装されているルックアップテーブル（ＬＵＴ）よりも、より大きな機能構成を実装する際に、より多くの面積効率を供給することができる（即ち、より多くのブール項を有することができる）。ＣＭＯＳ業界標準のＬＵＴは、通常、４入力の論理関数を提供する。ＪＴＬＢＳＦＰＧＡは、ＣＭＯＳ  ＦＰＧＡで可能な周波数よりも１０倍以上高い周波数で実行することもできる。
【００１２】
図１は、一般的な論理関数または特化された論理関数を実現するためにソフトウェアでプログラム可能またはマスクプログラム可能な例示的なＪＴＬＢＳＬＡ１００を示す。図示の例示的なＪＴＬＢＳＬＡ１００は、個々の論理セル１０２、１０４、１０６、１０８、１１０、１１２、１１４、１１６、１１８の３×３アレイを含む。他の例では、セルの数が少なくても、または多くてもよく、アレイは、セルの行の数と同じ数の列を有する必要はない。図１は、図示されたＪＴＬＢＳＬＡ１００の論理機能を定義しており、読み出しパス（即ち、読み出しポート）のみを示す。ＲＱＬ準拠の入力信号Ａ、Ｂ、Ｃ（例えば、正または負の単一磁束量子（ＳＦＱ）パルス）およびＲＱＬ準拠の入力信号Ｘ、Ｙ、Ｚは、メモリアレイ環境でワードラインおよびビットラインと個々に呼ばれるものを通過する。図１では、ワードラインは水平方向に配線されているように示され、各個々のワードラインは、列における全てのセルに同じ信号を伝達する。図１では、ビットラインは垂直に配線されているように示されているが、ワードラインとは異なり、図２〜図４、図８、および図９を参照してより明確であるように、最上行のセルの下の任意のセルによって受信される信号は、その上の任意の前のセルの作用によって潜在的に変更される。個々の論理セルの状態Ｈ、Ｉ、Ｊ、Ｋ、Ｌ、Ｍ、Ｎ、Ｏ、Ｐは、書き込みポートワードおよびビットライン回路（図１には示されていない）を介してセルに書き込むことができる。各状態は、例えば、他のセルの状態とは独立して書き込むことができるか、または他のセルの状態と組み合わせて書き込むことができるバイナリ論理状態とすることができる。例えば、書き込みポート回路（図示せず）は、列または行のいずれかに沿って複数の論理セルの状態を書き込むように構成することができるか、またはＪＴＬＢＳＬＡ１００内の個々の論理セルをターゲットにすることができる。
【００１３】
ＪＴＬＢＳＬＡ１００のＲＱＬ準拠の出力ＯＵＴ１、ＯＵＴ２、ＯＵＴ３は、以下の式に従って入力および書き込まれたセルの状態から導出される。
【００１４】
【数１】
2021526772.tif 000003
ここで、上線はブール否定を示し、括弧は処理の優先度を示す。
ソフトウェアプログラム可能な論理アレイアプリケーションでは、論理セルの状態（図１で図示された例におけるＨからＰ）が、入力（図示された例におけるＡ〜ＣおよびＸ〜Ｚ）がどのように出力（図示された例における１〜３）に出現するかを制御する。従って、上記の出力式を参照すると分かるように、出力ＯＵＴ１は、入力Ａ、Ｂ、およびＣ、並びに状態Ｈ、Ｋ、およびＮに基づいて変更されたものとして入力Ｘを提示することができ、出力ＯＵＴ２は、入力Ａ、Ｂ、およびＣ、並びに状態Ｉ、Ｌ、およびＯに基づいて変更されたものとして入力Ｙを提示することができ、出力ＯＵＴ３は、入力Ａ、Ｂ、およびＣ並びに状態Ｊ、Ｍ、およびＰに基づいて変更されたものとして入力Ｚを提示することができる。
【００１５】
全ての入力は、完全な論理機能を利用するために公開されている。従って、メモリアレイ環境では、ワード選択ライン信号Ａ、Ｂ、Ｃのみであったものが、ＪＴＬＢＳＬＡ環境では、任意の組のＲＱＬ信号を処理することができる。メモリアレイ環境では、読み出しが有効になると、ワードラインは１つのハイ信号（即ち、論理「１」）および２つのロー信号（即ち、論理「０」）を受信するように指定される。同様に、信号Ｘ、Ｙ、Ｚは、ＪＴＬＢＳＬＡ環境において任意のＲＱＬ信号を随時処理することができるのに対し、メモリアレイ環境では、読み出しが有効になると、ハイ信号（即ち、論理「１」）のみを受信することができる。換言すると、メモリアレイ環境におけるＸ、Ｙ、Ｚ信号は、メモリセルの状態の検出のみを支援する。図１に示すように、本開示のＪＴＬＢＳＬＡでは、読み出しビットラインの下で「ワイドＯＲ（ｗｉｄｅ  ＯＲ）」が実行されていない。代わりに、Ｘ、Ｙ、またはＺで供給された信号は、条件付きでアレイを介して伝搬され、潜在的には、セルの状態における「１」および対応するＲＱＬ選択ラインにおける「１」の組み合わせによって、各セルにおいてブロックされる。
【００１６】
図２は、例示的な超伝導状態書き込み可能論理セル回路２００を示す。一例として、超伝導状態書き込み可能論理セル回路２００は、超伝導状態書き込み可能論理セル回路２００がＪＴＬＢＳＬＡ内の論理セルに対応することができるように、ＪＴＬＢＳＬＡ内に実装することができる。例えば、回路２００は、図１におけるＪＴＬＢＳＬＡ１００内の論理セル１０２、１０４、１０６、１０８、１１０、１１２、１１４、１１６、１１８のいずれかに対応するか、またはその一部を形成することができる。
【００１７】
超伝導状態書き込み可能論理セル回路２００は、図９のよりコンパクトな磁気ジョセフソン接合ベース（ＭＪＪベース）のセル８００および９００とは対照的に、ジョセフソン接合ベース（ＪＪベース）のセルと呼ぶことができる。セル回路２００は、ジョセフソンＤゲート回路２０２および決定ループ２０４を含む。Ｄゲート２０２は、状態書き込み回路と呼ばれ得、一方、決定ループ２０４は、読み出し回路と呼ばれ得る。決定ループ２０４は、論理評価ループと呼ぶこともできる。ジョセフソンＤゲート回路２０２は、書き込み選択信号ＷＳＬが供給される書き込み選択入力２０６と、書き込みデータ信号ＷＤＬが供給される書き込みデータ入力２０６とを含む。どちらの入力もＲＱＬ互換であり、かつＪＴＬを介して入力を受信する。ジョセフソンＤゲート回路２０２は、一次インダクタＬ１および二次インダクタＬ２を含むバイアス変圧器２１０を含む。バイアス電流ＤＣＩＮは、二次インダクタＬ２にバイアス電流を誘導するために一次インダクタＬ１を通るように供給される。ジョセフソンＤゲート回路２０２はまた、第１のジョセフソン接合ＪＪ１、第２のジョセフソン接合ＪＪ２、および二次インダクタＬ２によって形成される双安定ループ２１２を含む。ジョセフソンＤゲート回路２０２はまた、書き込み選択入力２０６と双安定ループ２１２とを相互接続する第３のジョセフソン接合ＪＪ３と、書き込みデータ入力２０８と双安定ループ２１２とを相互接続するインダクタＬ３とを含む。
【００１８】
決定ループ２０４は、一次インダクタＬ５および二次インダクタＬ６を含む第１のループ変圧器２１０と、一次インダクタＬ７および二次インダクタＬ８を含む第２のループ変圧器２１６とを含む。バイアス電流ＤＣＩＮは、個々の二次インダクタＬ６およびＬ８にループ電流を誘導するために一次インダクタＬ５およびＬ７を通るように供給される。さらに、図２の例示的な論理セル回路２００において、バイアス変圧器２１０はまた、一次インダクタＬ１および二次インダクタＬ２に同様に誘導結合された三次インダクタＬ４を含む。従って、ループ電流は、ジョセフソンＤゲート回路２０２内の一次インダクタＬ１を介して流れるバイアス電流ＤＣＩＮに応答して、同様に三次インダクタＬ４を通ように流れる。決定ループ２０４はまた、三次インダクタＬ４および二次インダクタＬ６およびＬ８と直列に配置されたエスケープジョセフソン接合ＪＪＥＳＣを含む。従って、決定ループ２０４は、ループ電流が流れる超伝導ループとして配置されている。
【００１９】
決定ループ２０４はまた、読み出し選択信号ＲＳＬＩＮが特殊なＪＴＬ２を介して供給される読み出し選択入力２１８を含み、これは、図３および図４に関して後でより詳細に説明されるが、差し当たり、ＲＱＬ信号スプリッタと見なすことができる。読み出し選択信号ＲＳＬＩＮは、一次インダクタＬ７および二次インダクタＬ８に同様に誘導結合された三次インダクタＬ９を通ように供給される。一例として、三次インダクタＬ９は、読み出し選択入力２１８上に供給される読み出し選択信号ＲＳＬＩＮが、バイアス電流ＤＣＩＮに対して反対方向に電流を誘導することができるように、一次および二次インダクタＬ７およびＬ８に対して巻かれるか、または他の方法で製造することができる。さらに、決定ループ２０４はまた、読み出しデータ信号ＲＤＬＩＮが供給される読み出しデータ入力２２０と、例えば、（例えば、図１に示されるような）アレイの列における次の論理セルにジョセフソン伝送線路ＪＴＬ１を介して出力信号ＲＤＬＯＵＴが供給される出力２２２とを含み、ジョセフソン伝送線路ＪＴＬ１は、セル２００を列における次のセルから分離し、かつ次のセル内の回路を駆動するために必要とされるように出力信号ＲＤＬＯＵＴを増幅することができる。エスケープジョセフソン接合ＪＪＥＳＣは、ループ電流の振幅に基づいてエスケープジョセフソン接合ＪＪＥＳＣのトリガなしまたはトリガに応答して、出力信号ＲＤＬＯＵＴが出力２２２においてＳＦＱパルスまたは無ＳＦＱパルスのいずれかとして供給することができるように、読み出しデータ入力２２０と出力２２２とを相互接続する。
【００２０】
本明細書で使用される場合、ループ電流に関する「ループ電流の振幅」という用語は、ループ電流の振幅の絶対値とは対照的に、電流の流れの所与の一方向におけるループ電流の振幅を表し、従って、電流の方向とは無関係である。従って、ループ電流は、本明細書でより詳細に説明するように、第１の論理状態（例えば、論理「０」）を有するデジタル状態に対応するなど、正の振幅（例えば、時計回り）に対応する第１の振幅を有することができる。ループ電流は、決定ループ２０４が第１の論理状態を格納している間、読み出し選択ＳＦＱパルスＲＳＬＩＮによりループに誘導される電流成分などに基づいて、第１の振幅よりも小さいが、依然として正（例えば、時計回り）である振幅を有することもできる。ループ電流はまた、第２の論理状態（例えば、論理「１」）を有するデジタル状態に対応するように、ほぼゼロ（例えば、わずかに正またはわずかに負）である振幅を有することができる。さらに、ループ電流は、決定ループ２０４が第２の論理状態を格納している間、読み出し選択ＳＦＱパルスＲＳＬＩＮにより誘導される電流成分などに基づいて、負である振幅（例えば、反時計回り）を有することができる。本明細書に記載される可能な振幅は、決定ループ２０４内に異なる電流方向に対応する振幅が無いか、またはいくつか存在しつつ、ループ電流が、デジタル状態および／またはデータ書き込みおよびデータ読み出し動作に関連する個々の様々な条件に対応することができる幅広い多様な振幅を有することができるように、例として提供される。従って、格納されたデジタル状態の第１の論理状態および第２の論理状態の各々における静止状態では、ループ電流は異なる振幅を有し、異なる振幅は、異なる電流方向に対応してもよく、また対応していなくてもよい。
【００２１】
従って、図２の論理セル回路２００は、例えば、ジョセフソンＤゲート回路２０２と、Ｄゲート回路２０２に結合された決定ループ２０４とを含む超伝導論理回路を提供し、ここで、Ｄゲート回路２０２は、書き込み選択入力２０６上に供給された書き込み選択単一磁束量子（ＳＦＱ）パルスＷＳＬおよびデータ書き込み入力２０８上に供給された書き込みデータＳＦＱパルスＷＤＬの個々の存在または不存在に応答して、デジタル状態を第１の論理状態および第２の論理状態のうちの１つに設定するように構成されており、ここで、決定ループは、デジタル状態を格納し、かつ出力１２２においてＲＱＬ準拠の論理出力信号を読み出すように構成されており、論理出力信号は、デジタル状態、読み出し選択入力２１８上に供給される読み出し選択ＳＦＱパルスＲＳＬＩＮ、および読み出しデータ入力２２０上に供給される読み出しデータＳＦＱパルスＲＤＬＩＮに基づく。決定ループ２０４は、ジョセフソンＤゲート回路２０２によって設定される振幅を有するループ電流を伝導するように構成することができ、決定ループ２０４は、ループ電流の振幅に基づいて出力２２２において個々の第１の論理状態または第２の論理状態を示すために、読み出し選択ＳＦＱパルスＲＳＬＩＮおよび読み出しデータＳＦＱパルスＲＤＬＩＮに応答してトリガするか、またはトリガしないように構成されているエスケープジョセフソン接合ＪＪＥＳＣを含む。
【００２２】
ジョセフソンＤゲート２０２は、書き込み選択入力２０６に関連する第１のジョセフソン接合ＪＪ１と、書き込みデータ入力２０８に関連する第２のジョセフソン接合ＪＪ２とを含むことができ、デジタル状態は、第１のジョセフソン接合に関連する超伝導相に対応する。ジョセフソンＤゲート回路２０２は、書き込み選択ＳＦＱパルスおよび書き込みデータＳＦＱパルスに応答して第１のジョセフソン接合ＪＪ１を２π状態に設定することに基づいて、デジタル状態を第１の論理状態から第２の論理状態に設定するように構成することができ、第１のジョセフソン接合ＪＪ１の２π状態は、決定ループ２０４に誘導結合されてループ電流の振幅を第２の論理状態に対応するように設定する非ゼロ振幅で超伝導位相を提供する。
【００２３】
ジョセフソンＤゲート回路２０２は、バイアス電流を伝導するように構成された一次インダクタＬ１と、第１および第２のジョセフソン接合ＪＪ１、ＪＪ２を相互接続し、バイアス電流に応答して誘導されたバイアス電流を第１および第２のジョセフソン接合ＪＪ１、ＪＪ２に伝導するように構成されている二次インダクタＬ２とを含むバイアス変圧器２１０をさらに含み、ここで、決定ループ２０４は、ループ電流の振幅に影響を与えるために、超伝導相を決定ループ２０４に誘導結合するように構成された、バイアス変圧器２１０に関連する三次インダクタＬ４を含む。
【００２４】
決定ループ２０４は、少なくとも１つのループ変圧器２１０、２１６を含み、各少なくとも１つのループ変圧器は、バイアス電流ＤＣＩＮを伝導するように構成された一次インダクタＬ５、Ｌ７と、エスケープジョセフソン接合と直列に配置され、かつループ電流を誘導するように構成された二次インダクタＬ６、Ｌ８とを含んで、ループ電流が、第１の論理状態に対応する第１の振幅と、第２の論理状態に対応するジョセフソンＤゲート回路２０２によって設定された第２の振幅とを有するようにする。少なくとも１つのループ変圧器のうちの１つの変圧器２１６は、個々の少なくとも１つのループ変圧器２１６に関連する一次インダクタＬ７に誘導結合される三次インダクタＬ９をさらに含むことができ、三次インダクタＬ９は、読み出し選択ＳＦＱパルスＲＳＬＩＮを伝導して、エスケープジョセフソン接合ＪＪＥＳＣをバイアスするためにループ電流の振幅を変更するように構成される。決定ループ２０４は、読み出しデータＳＦＱパルスＲＳＬＩＮを受信して、第２の振幅を有するループ電流に応答してエスケープジョセフソン接合ＪＪＥＳＣをトリガするか、または第１の振幅を有するループ電流に応答してエスケープジョセフソン接合をトリガしないように構成される。ループ電流の第２の振幅は、ループ電流の第１の振幅から、決定ループ２０４に誘導されるジョセフソンＤゲート回路２０２に関連する少なくとも１つのジョセフソン接合の超伝導相に対応する誘導電流成分を差し引いたものにほぼ等しくすることができる。
【００２５】
論理セル回路２００は、ワード書き込みラインを書き込み選択入力２０６に結合して、ワード書き込みライン上を伝搬するワード書き込み信号に基づく書き込み選択ＳＦＱパルスＷＳＬを供給する第１のジョセフソン伝送ライン（ＪＴＬ）相互接続（図示せず）と、ビット書き込みラインを書き込みデータ入力２０８に結合して、ビット書き込みライン上を伝搬するビット書き込み信号に基づく書き込みデータＳＦＱパルスＷＤＬを供給する第２のＪＴＬ相互接続（図示せず）と、ワード読み出しラインを読み出し選択入力２１８に結合して、ワード読み出しライン上を伝搬するワード読み出し信号に基づく読み出し選択ＳＦＱパルスＲＳＬＩＮを供給する第３のＪＴＬ相互接続の特殊なＪＴＬ２と、ビット読み出しラインを読み出しデータ入力２２０に結合して、ビット読み出しライン上を伝搬するビット読み出し信号に基づく読み出しデータＳＦＱパルスＲＤＬＩＮを供給する第４のＪＴＬ相互接続（図示せず）と、決定ループ２０４を出力２２２に結合して、出力ＳＦＱパルスＲＤＬＯＵＴを供給する第５のＪＴＬ相互接続ＪＴＬ１の１つまたは複数をさらに含むことができる。
【００２６】
図１に示されるように配置された複数のセル回路２００は、複数の行および複数の列のアレイに配置された複数の論理セル２００を含む超伝導論理アレイ回路を供給する。セル回路２００は、ジョセフソンＤゲート回路２０２を介してデジタル状態を第１の論理状態および第２の論理状態の１つとして格納して、エスケープジョセフソン接合ＪＪＥＳＣおよび出力２２２を含む決定ループ２０４に関連するループ電流を伝導し、ループ電流は、デジタル状態に基づく振幅を有し、読み出し選択ＳＦＱパルスＲＳＬＩＮを読み出し選択入力２１８上に供給して、エスケープジョセフソン接合ＪＪＥＳＣをバイアスし、読み出しデータＳＦＱパルスＲＤＬＩＮを読み出しデータ入力２２０上に供給して、読み出しデータＳＦＱパルスＲＤＬＩＮに応答してエスケープジョセフソン接合ＪＪＥＳＣをトリガするか、またはトリガしないようにして、ループ電流の振幅に基づいて出力１２２において個々の第１の論理状態または第２の論理状態を示すようにすることによって計算された論理結果を出力することができる。
【００２７】
バイアス電流は、少なくとも１つのループ変圧器２１０、２１６に供給することができ、少なくとも１つのループ変圧器２１０、２１６の各々は、バイアス電流を伝導するように構成された一次インダクタＬ５、Ｌ７と、エスケープジョセフソン接合ＪＪＥＳＣと直列であり、かつループ電流を誘導するように構成された二次インダクタＬ６、Ｌ８とを含んで、ループ電流が第１の論理状態に対応する第１の振幅と、第２の論理状態に対応するジョセフソンＤゲート回路２０２によって設定される第２の振幅とを有するようにする。読み出し選択ＳＦＱパルスを供給することは、読み出し選択ＳＦＱパルスＲＳＬＩＮを三次インダクタＬ９に供給して、エスケープジョセフソン接合ＪＪＥＳＣをバイアスするためにループ電流の振幅を変更することを含むことができる。読み出しデータＳＦＱパルスＲＤＬＩＮを供給することは、読み出しデータＳＦＱパルスＲＤＬＩＮを供給して、第２の振幅を有するループ電流に応答してエスケープジョセフソン接合ＪＪＥＳＣをトリガするか、または第１の振幅を有するループ電流に応答してエスケープジョセフソン接合ＪＪＥＳＣをトリガしないことを含む。ループ電流の第２の振幅は、ループ電流の第１の振幅から、決定ループ２０４に誘導されるジョセフソンＤゲート回路２０２に関連する少なくとも１つのジョセフソン接合の超伝導相に対応する誘導電流成分を差し引いたものにほぼ等しくすることができる。
【００２８】
論理セル回路２００の機能を要約すると、Ｄゲート２０２は、Ｌ１／Ｌ２変圧器２１０を通る電流を結合することによって、状態Ｈ（例えば、図１における状態Ｈ〜Ｐのいずれかに対応する）を格納することができ、その電流の方向が、論理セルの状態Ｈ、即ち、論理セル２００が論理「１」または論理「０」を格納するかどうかを決定する。論理セル２００が論理「１」を格納する場合、決定ループ２０４に反時計回りの電流を誘導する。論理セル２００の読み出しを実行するために、電流は、読み出し選択入力２１８を介して（即ち、読み出し選択信号ＲＳＬＩＮとして）送ることができ、この電流はまた、反時計回りの電流を決定ループ２０４に誘導する。読み出しデータ入力２２０を介して（即ち、読み出しデータ信号ＲＤＬＩＮとして）送信される電流の正のＳＦＱパルスは、Ｄゲート２０２の状態Ｈが論理「１」であるか、または論理「０」であるか、かつ読み出し選択入力２１８上の読み出し選択信号ＲＳＬＩＮで読み出しが有効にされているかどうかに応じて、ブロックされるか、またはブロックされないかのいずれかである。
【００２９】
通常の静止状態Ｈでは（即ち、Ｄゲート回路２０２が論理「０」の状態Ｈに設定されている場合）、エスケープジョセフソン接合ＪＪＥＳＣは、この静止状態では超伝導短絡として機能するため、読み出しデータ入力２２０上に（読み出しデータ信号ＲＤＬＩＮとして）送信されたパルスは、エスケープジョセフソン接合ＪＪＥＳＣを直接通過して、回路２００を通って出力ライン２２２上の出力信号ＲＤＬＯＵＴとして伝搬する。しかしながら、Ｄゲート回路２０２が論理「１」状態Ｈであり、読み出し選択入力２１８上に供給される読み出し選択信号ＲＳＬＩＮにより読み出しが有効である場合、読み出しパルスＲＤＬＩＮが読み出しデータ入力２２０に到来すると、読み出しパルスＲＤＬＩＮによってエスケープジョセフソン接合ＪＪＥＳＣがトリガされ、読み出しパルスＲＤＬＩＮが「捕捉」されるように、即ち、読み出しパルスＲＤＬＩＮが出力信号ＲＤＬＯＵＴとして出力２２２に進むことが許可されないように、エスケープジョセフソン接合ＪＪＥＳＣを大きく順方向バイアスするのに十分な反時計回りの電流が誘導される。
【００３０】
従って、読み出し回路２０４は、論理「１」を読み出す場合には、読み出しデータパルスＲＤＬＩＮが出力２２２に伝搬しないため、出力ライン１２２上に出力信号ＲＤＬＯＵＴとしてパルスが観察されないのに対し、論理「０」を読み出す場合には、読み出しデータパルスＲＤＬＩＮのパルスが、出力信号ＲＤＬＯＵＴとして出力２２２に伝搬する「反転読み出し」を実行する。ＲＱＬインバータを出力ライン２２２に接続して、出力信号ＲＤＬＯＵＴを反転することができるが、これは厳密には必要ではない。その理由は、反転読み出しの期待値は、ＪＴＬＢＳＬＡ、ＪＴＬＢＳＦＰＧＡ、またはこれらのいずれかが含まれるより大きなＲＱＬシステムのアーキテクチャに組み込むことができるからである。
【００３１】
図３および図４は、固定論理「１」または「０」をそれぞれ供給する例示的なマスクプログラム型固定論理状態セル回路のトポロジー３００、４００を示す。これらのセル回路は、状態がハードコードされているため、図２におけるＪＪベースのセル回路２００のＤゲート２０２に相当する状態書き込み回路を含んでいない。図３または図４のセル３００または４００のうちの１つを図１のＪＴＬＢＳＬＡ１００内の論理セルとして使用することによって、１つまたは複数の状態項（図１のＨ〜Ｐ）は、製造時に個々のセル状態を論理「１」または論理「０」として恒久的に設定して、セル入力をセル出力に効果的に「ブロック」または「パススルー」することができる。
【００３２】
図３および図４における変圧器の点は、変圧器の極性を示す。ここで、ドットが変圧器の同じ側に両方とも表示される場合、一次（例えば、上）インダクタを左から右に流れる電流が、変圧器の二次（例えば、下）インダクタを介して右から左に流れる電流を誘導する。換言すると、変圧器のドットは、誘導電流が一次電流と反対方向に流れることを示している。
【００３３】
図３のマスクプログラム可能なセル３００は、論理積セルとして機能し、エスケープジョセフソン接合ＪＪＥＳＣは読み出し接合として機能する。論理回路３００は、図２のトポロジー２００と幾分同様に機能し、回路３００は、同様に、信号経路と直列のジョセフソン接合を有する超伝導ループを有し、そのジョセフソン接合を介して電流を誘導することによって、ジョセフソン接合の臨界電流を効果的に変調して、論理関数を実行することができる。２つの変圧器３０２、３０４がループに結合されている。読み出し選択ライン３０６は、エスケープジョセフソン接合ＪＪＥＳＣをバイアスする。読み出し選択ライン３０６がハイになると、例えば、ポートＲＳＬＩＮに正のＳＦＱパルスが導入され、超伝導反時計回りの電流が、変圧器３０２を介して、エスケープジョセフソン接合ＪＪＥＳＣを含むループに誘導される。変圧器３０４を介してループに供給される外部バイアスＤＣ１ＩＮは、実質的に論理「１」のセル状態を強制し、回路３００が、図３の下部に示されるように、読み出しデータライン３０８および読み出し選択ライン３０６を用いたＡＮＤ関数を実行することが可能となる。
【００３４】
図４のマスクプログラム可能なセル４００は、パススルーセルとして機能する。図３のＡＮＤセル３００と比較して、セル４００は、変圧器３０４が省略されており、変圧器３０４がない場合、読み出しデータライン４０８の信号内容は常に出力ＲＤＬＯＵＴに伝搬され、実質的に論理「０」のセル状態を強制するため、読み出し選択ライン４０６の状態は無関係となる。図７に示されるセル７００と比較してその相対的な複雑さにもかかわらず、セル４００は、レイアウトまたは製造プロセスの一貫性のために実装され得、ここで、アレイ内で同様のセルを繰り返しコピーすることが有利であり得る。単一の変圧器の有無により、特定のセルの性能が変化する。セル４００の性能は、ＤＣバイアスラインＤＣ１ＩＮに磁束が導入されていない場合のセル３００の性能と同じである。従って、複数のセルに対するセル３００のトポロジーを使用して、複数のＤＣバイアスラインを異なるセルに接続することにより、同じバイアスラインにすべて接続された任意の個々のセルまたはセルのセットの性能を、ＤＣバイアス電流のオンとオフを切り替えるだけで、ＡＮＤ関数からパススルー機能に変更することができる。
【００３５】
セル回路３００および４００の各々において、ＤＣバイアスＤＣ１ＩＮによってループに誘導される電流は、例えば、１／４Φ０と１／２Φ０との間とすることができる。また、セル回路３００および４００の各々において、追加のＤＣバイアスラインＤＣ２ＩＮは、回路性能の微調整を提供することができる。例えば、ＤＣバイアスラインは、入力選択信号ＲＳＬＩＮが「ハイ」のときに、ジョセフソン接合の臨界電流のかなりの部分（例えば、約５０〜約９０パーセントの間）が選択ライン信号およびＤＣバイアスラインＤＣ１ＩＮおよびＤＣ２ＩＮによって提供されるように調整することができる。一例として、ループ内のエスケープジョセフソン接合ＪＪＥＳＣの臨界電流が１００μＡの場合、「オン」のときのＲＳＬＩＮ、ＤＣ１ＩＮ、およびＤＣ２ＩＮの結合寄与の合計は、ループ内を反時計回りに流れる約８０〜９０μＡを提供することができ、その結果、ＲＤＬＩＮから到来する追加の読み出しデータラインの電流が、エスケープジョセフソン接合ＪＪＥＳＣをプッシュしてトリガする「ナッジ（ｎｕｄｇｅ）」として十分であり、入力ＲＳＬＩＮ、ＤＣ１ＩＮ、およびＤＣ２ＩＮが「オフ」の場合、ループおよびエスケープジョセフソン接合ＪＪＥＳＣを流れる電流はほぼゼロになる。従って、活性化されたＲＳＬＩＮおよびＤＣ１ＩＮ信号だけではループ電流を所望の亜臨界範囲内に配置するのに十分でない場合、追加の電流を調整ラインＤＣ２ＩＮを介して供給して、ループ電流を所望の亜臨界範囲内に配置することができる。同様に、ＤＣ２ＩＮを使用して、回路３００または４００のいずれかを反対方向に調整することができる。プロセスが必要以上に「高温」である場合、即ち、活性化されたＲＳＬＩＮ信号とＤＣ１ＩＮ信号とが組み合わされて、エスケープジョセフソン接合ＪＪＥＳＣ（例えば、１１０μＡ）を含むループを介して超臨界電流が供給されて、エスケープジョセフソン接合ＪＪＥＳＣが「早期」にトリガする（即ち、ＲＤＬＩＮからの読み出しデータライン入力信号なしで）場合、ＤＣ２ＩＮに反作用電流を供給することにより、ループ電流をしきい値以下に戻すことができる。従って、ＤＣ２ＩＮは、いくつかの異なる方法のいずれかでセル回路３００、４００に微調整を提供するために使用することができる。
【００３６】
セル回路２００、３００、および４００の個々において、個々の図面の下部近くの出力ジョセフソン伝送線路ＪＴＬ１は、図１に示されるように、セルのアレイ内の別のセルに給電することができる。回路２００、３００、および４００の特殊なＪＴＬ２は、個々の変圧器に前のＪＴＬからの選択信号を読み出しループに十分な電流として供給するＪＴＬである。従って、その特定の構造がどのようなものであっても、特殊なＪＴＬ２はスプリッタとして機能して、ＲＳＬＩＮで供給された入力読み出し選択信号をセル回路２００、３００、または４００に渡し、選択信号を、図１に示されているアレイ１００などのアレイ内の行のセルにおける次のセルに変更せずに渡す。特殊なＪＴＬ２は、様々な方法で実装することができる。２つの例を図５および図６に示す。特殊なＪＴＬ２の出力であるＲＳＬＯＵＴは、同じ行における別のセルに進むことができる。
【００３７】
図５は、特殊なＪＴＬ２として使用することができるタップ付きＪＴＬ回路５００の例を示す。回路５００は、Ｌ４インダクタとＬ５インダクタの間、即ち、ＪＴＬの２つのジョセフソン接合を接続する２つのインダクタの間でタップされて、入力ＲＱＬＩＮから論理セル回路に渡すことができる出力ＲＱＬＳＰＬＩＴＯＵＴに入力ＳＦＱパルスを供給するＪＴＬまたはＪＴＬの一部を示し、一方、出力ＲＱＬＯＵＴは同じ入力信号を行における次のセルに供給することができる。インダクタなどの特定のコンポーネントが、説明を簡単にするために、ＪＴＬ５００から省略されている場合がある。
【００３８】
図６は、特殊なＪＴＬ２として使用することができる例示的なスプリッタＪＴＬ回路６００を示す。回路６００は、ＲＱＬＩＮからの入力ＳＦＱパルスを、論理セル回路に渡すことができる出力ＲＱＬＳＰＬＩＴＯＵＴと、同じ入力信号を行における次のセル供給することができる出力ＲＱＬＯＵＴとの両方に供給することができるように分割されたＪＴＬまたはＪＴＬの一部を示す。インダクタなどの特定のコンポーネントが、説明を簡単にするために、ＪＴＬ６００から省略されている場合がある。特殊なＪＴＬが入力を３つ以上の出力分岐に供給することが望ましい場合、図６の多回路６００は、入力が分割されるようにツリーに連結され、複数のセルに供給するために必要に応じて何度も分割され得る。
【００３９】
図７のマスクプログラム可能なセル７００は、図４のセル４００と機能が類似しているが、セル４００の回路構造よりも簡単な回路構造を有するパススルーセルとして機能する。セル回路７００は、読み出し選択および読み出しデータラインとして２つの超伝導ライン７０２、７０４のみを含み、各超伝導ラインは、２つのＪＴＬ（ＪＴＬ１およびＪＴＬ２）のうちの１つを有する。読み出しデータライン７０２の信号内容は、常に、出力ＲＤＬＯＵＴに伝搬され、実質的に論理「０」のセル状態を強制する。
【００４０】
図８は、非常にコンパクトなソフトウェアプログラム可能なＲＱＬゲートとして機能する磁気ジョセフソン接合ベースのセルトポロジー８００の例を示す。状態格納要素として機能する単一の磁気ジョセフソン接合ＭＪＪは、図２のＪＴＬベースのセル２００と比較してセルサイズを縮小する。セル８００内の単一の磁気ジョセフソン接合ＭＪＪは、ＲＱＬ  Ｄゲート２０２並びに４つのＪＴＬおよびそれらに関連するバイアス変圧器（図２には示されていない）に取って代わる。その結果、図８のセル８００の面積は、例えば、図２のＪＴＬベースのセル２００の面積の半分未満にすることができる。図２のセル２００、より具体的にはそのＲＱＬ  Ｄゲート２０２と同様に、磁気ジョセフソン接合ＭＪＪは、エスケープジョセフソン接合ＪＪＥＳＣ、磁気ジョセフソン接合ＭＪＪ、読み出し変圧器８０２、およびＤＣ変圧器８０４を含む超伝導ループに磁束を導入する磁束源と考えることができる。具体的には、磁気ジョセフソン接合ＭＪＪは、ループに０またはπの相変化を導入する。０の相変化は論理「０」に対応し、相変化πは論理「１」に対応する。従って、磁気ジョセフソン接合ＭＪＪが論理「０」状態に書き込まれると、ゼロ磁束を出力し、超伝導配線として動作する。磁気ジョセフソン接合ＭＪＪが特定の結合された磁気源を使用して論理「１」に書き込まれると、ループに１／２Φ０を入れる。この構成では、磁気ジョセフソン接合ＭＪＪはループに対する位相シフタとして機能し、エスケープジョセフソン接合ＪＪＥＳＣと同様に切り替わる（電圧状態に移行する）ことはない。読み出し動作中、π状態および読み出しの間、磁気ジョセフソン接合ＭＪＪは反時計回りの電流をループに導入する。特に、セル回路８００および９００内の磁気ジョセフソン接合ＭＪＪは、素子の抵抗を変更するために使用されていないが、代わりに、位相シフタとして使用される。
【００４１】
セル回路８００の読み出し動作の場合、ＲＱＬパルスペアは、読み出し選択ライン８０６に沿って、入力ＲＳＬＩＮから出力ＲＳＬＯＵＴに伝搬する。前述のように機能し、図５および図６に示されるようなものを含む、様々な方法で実現することができる特殊なＪＴＬ２は、アレイの行において直列に接続された各論理セルのＲＳＬＩＮからＲＳＬＯＵＴへの読み出し選択ＲＱＬパルスペアを伝搬する。（例えば、図１のアレイ１００）。特殊なＪＴＬ２は、ＭＪＪベースのセルの関連する超伝導ループを「選択」する。即ち、特殊なＪＴＬ２は、超伝導ループを励起し、かつアレイ行における次のセルの対応する特殊なＪＴＬ２をも駆動する。以前に説明したように、論理セルは、論理セルの行を形成するために直列に接続され得、１つの読み出し選択ライン８０６が次のセルの読み出し選択ラインを駆動する。セル８００は、他のタイプの論理セル、またはより一般的なＲＱＬ論理に接続され得る。その理由は、図２〜図４および図７に示されるセルタイプと同様に、完全にＲＱＬに準拠して、その読み出し入力がＲＱＬ信号を受信し、その出力がＲＱＬ信号を生成するためである。
【００４２】
読み出し動作では、磁気ジョセフソン接合ＭＪＪの論理状態Ｈが超伝導ループ内に直接置かれる。選択なしの条件下では、ループ内の電流は時計回りに流れ、エスケープジョセフソン接合ＪＪＥＳＣの選択が効果的に解除される。しかしながら、磁気ジョセフソン接合ＭＪＪがπ状態にあり、かつ読み出し選択ライン８０６がパルス化される全選択条件下では、電流が反転されて、エスケープジョセフソン接合ＪＪＥＳＣが順方向バイアスされ、任意のパルス（即ち、インタロゲーションパルス）が読み出しデータライン８０８に沿ってさらに伝搬することが停止される。磁気ジョセフソン接合ＭＪＪが０状態にあり、かつ読み出し選択ライン８０６がパルス化される半選択の場合、エスケープジョセフソン接合ＪＪＥＳＣを流れる電流は、読み出し選択ラインが８０６がイネーブルであっても、パルスが伝搬するのを許容するのには小さいままである。
【００４３】
磁気ジョセフソン接合ＭＪＪのスピンバルブ書き込みを利用する書き込み動作の場合、１つの書き込みワードラインドライバと全ての書き込みビットラインドライバが、選択された１つのワードラインと選択された全てのビットラインを介して書き込み電流を供給する。図８に示すように、書き込みビットラインＷＲＩＴＥＢＬは、書き込みワードラインＷＲＩＴＥＷＬと約９０°の直交角度で交差する。同様の時間にワードラインとビットラインを介して送られる電流は、論理セル８００内の磁気ジョセフソン接合ＭＪＪ状態を新たな状態に変更することができる、一致磁場および直交磁場を生成する。ワードライン場は、同じ書き込みワードラインＷＲＩＴＥＷＬに沿った複数の論理セルの全ての磁気ジョセフソン接合をアクティブな書き込み状態に駆動することができる。これらの磁気ジョセフソン接合の全ては、正または負のビットライン場によって、πまたは０状態に駆動され、セルの状態を論理「１」または「０」に個々に変更する必要がある。
【００４４】
磁場が印加されている間、磁気ジョセフソン接合を書き込むステップは、参照により本明細書に組み込まれる米国特許第９，５２０，１８１号明細書に記載されているように、磁気ジョセフソン接合を正のπ状態に正しく設定することを含む。図８に示されるように、よりコンパクトな磁気ジョセフソン接合ベースのセルは、読み出し動作中と書き込み動作中との間の異なる電流をサポートするようにＤＣ１ＩＮおよびＤＣ変圧器８０４を構成することによって実現することができる。例えば、書き込み動作中に、ＤＣ１ＩＮは、超伝導ループ内に反時計回りの電流をＤＣ変圧器８０４に生成させて、磁気ジョセフソン接合ＭＪＪを正のπ状態に駆動するように第１の電流を供給することができる。読み出し動作中に、ＤＣ１ＩＮは、超伝導ループ内に時計回りの電流をＤＣ変圧器８０４に生成させて、図２〜図４に関して前述したように、セル回路８００の読み出し動作原理に従って正しい論理を保証するように第２の電流を供給することができる。
【００４５】
図９は、セル回路８００と同様に、非常にコンパクトなソフトウェアプログラム可能なＲＱＬゲートとして機能する磁気ジョセフソン接合ベースのセルトポロジー９００の別の例を示す。セル回路８００とは対照的に、セル回路９００は、変圧器８０４を省略しているが、それ以外は同様に機能することができ、磁気ジョセフソン接合ＭＪＪが、磁気ジョセフソン接合ＭＪＪ、エスケープジョセフソン結合ＪＪＥＳＣ、および変圧器９０２の二次インダクタによって形成されるループにバイナリ状態Ｈを書き込むために使用される。生成される論理出力は、図９に示すとおりである。図８または図９のいずれかのセル回路において、信号ＤＣ２ＩＮは、セル回路３００および４００に関して前述したように、微調整を提供することができる。
【００４６】
上記の段落で説明したように、磁気ジョセフソン接合ＭＪＪを２つの異なる状態に書き込み、ＤＣ変圧器８０４を２つの異なる状態に駆動するために必要な正および負の電流を生成する混合信号回路は、ジョセフソン磁気ランダムアクセスメモリ（ＪＭＲＡＭ）用に開発されたものと同様のものとすることができる。ソフトウェアプログラム可能な論理用の書き込み回路に必要な磁束生成率は、ＪＭＲＡＭに必要な磁束生成率よりもはるかに低という利点がある。ＲＱＬ回路またはＣＭＯＳ回路は、磁気ジョセフソン接合用の書き込み回路として使用することができる。図１０は、図８または図９に示すタイプのセルのＭ×Ｎアレイ用の磁気ジョセフソン接合を書き込むために使用される特徴的な波形を生成することができる例示的なＣＭＯＳ書き込み回路を示す。
【００４７】
本明細書に記載のＪＴＬＢＳＬＡは、参照により組み込まれる米国特許第９，９５９，９７０号明細書および米国特許第９，６１３，６９９号明細書に記載されている機能を含む、広範囲の機能をサポートすることができる。従って、本明細書で説明するＪＴＬＢＳＬＡは、マスクプログラム可能な論理アレイ（ＭＰＬＡ）、ソフトウェアプログラム可能な論理アレイ（ＳＰＬＡ）、コンテンツアドレス可能なメモリ（ＣＡＭ）、および交換可能な論理関数およびメモリ（ＩＬＭ）を実施することができる。高帯域集積論理およびメモリとして、ＪＴＬＢＳＬＡは、以下に説明するように、図１１および図１２に示すＪＴＬＢＳＦＰＧＡを含んで、ＣＰＵとＦＰＧＡの両方に適用される。フィールドプログラム可能なであるため、本明細書で説明するＪＴＬＢＳＬＡは、アルゴリズムの柔軟性および拡張性を提供する。
【００４８】
図１１は、２つの３×３ＪＴＬＢＳＬＡ（第１のアレイＪＴＬＢＳＬＡ１および第２のアレイＪＴＬＢＳＬＡ２）を組み合わせた例示的なＪＴＬＢＳＦＰＧＡ１１００を示し、各々は、例えば、図１におけるＪＴＬＢＳＬＡ１００に対応し、ブール式の全範囲を提供する所望の積和出力関数１１０８を生成するように構成される。図１１の例では、第１のアレイＪＴＬＢＳＬＡ１のデータライン出力は、アレイＪＴＬＢＳＬＡ２のデータライン入力Ｘ２、Ｙ２、Ｚ２ではなく、アレイＪＴＬＢＳＬＡ２の選択ライン入力に接続されている。ＪＴＬＢＳＬＡ１のデータライン出力において生成された（およびＪＴＬＢＳＬＡ２の選択ライン入力に供給される）中間ブール式は、式１１０２、１１０４、１００６として示されている。この例の最終出力論理式１１０８の長さおよび複雑さによって示されるように、説明を簡単にするために図１１には完全には示されていないが、複数のＪＴＬＢＳＬＡの構成へのレジスタ転送レベル（ＲＴＬ）記述のマッピングは、例えば、合成エンジンを使用して、コンピュータによって処理することができる。結果として得られる積和出力関数１１０８において、ＪＴＬＢＳＬＡ１においてＨ１〜Ｐ１、ＪＴＬＢＳＬＡ２においてＨ２〜Ｐ２としてラベル付けされたＪＴＬＢＳＬＡ内にセルの論理状態をプログラミングすること（書き込むこと）によって、積項を含ませるか、または除去することができる。図１１は、単なる例示的な構成としての役割を果たすことを意図している。ＪＴＬＢＳＦＰＧＡは、互いに対して任意の方法で配置された任意の数のＪＴＬＢＳＬＡから構成することができ、ＪＴＬＢＳＦＰＧＡ内の各ＪＴＬＢＳＬＡは、論理セルの任意の数の行および列（例えば、Ｍ×Ｎ、ここで、ＭおよびＮは各々２以上である）からなることが企図されている。
【００４９】
図１２は、２つの接続されたＪＴＬＢＳＬＡ（第１のアレイＪＴＬＢＳＬＡ１および第２のアレイＪＴＬＢＳＬＡ２）からなる別の例のＪＴＬＢＳＦＰＧＡ１２００を示し、所望の積和出力関数１２１２を生成するように構成され、さらに、ＪＴＬＢＳＬＡ内またはＪＴＬＢＳＬＡ間に集積された追加のハードコードされたＲＱＬを含む。図１１の例と同様に、ＪＴＬＢＳＦＰＧＡ１２００の第１のアレイＪＴＬＢＳＬＡ１のデータライン出力は、ＪＴＬＢＳＦＰＧＡ１２００のアレイＪＴＬＢＳＬＡ２の選択ライン入力に接続されている。これらのロジックスの各々は、ＲＱＬライブラリに見られるような、ＪＴＬＢＳＦＰＧＡを構成するＪＴＬＢＳＬＡとともにチップ上に作製することができるＲＱＬゲートの任意のセットまたは配置から構成することができる。図１２の図示された例では、ＪＴＬＢＳＬＡ１は、ラベル付けされた状態Ｋ１、Ｌ１、およびＭ１を有する論理セルの出力を他の入力１１２０６に基づいて変更して、ラベル付けされた状態Ｎ１、Ｏ１、およびＰ１を有する論理セルに対する入力を個々に生成することができるアレイ内論理ＲＱＬ１  １２０２を他に有するものとして示されている。この図は、例としての役割を果たすことを意図している。アレイ内論理は、ＪＴＬＢＳＬＡ内の任意の場所に配置することができ、任意のアレイ内論理セルの入力または出力を変更することができる。
【００５０】
図１２の図示された例において、ＪＴＬＢＳＦＰＧＡ１２００は、ＪＴＬＢＳＬＡ１のデータライン出力を他の入力２  １２０８に基づいて変更して、ＪＴＬＢＳＬＡ２の選択ライン入力を提供し、潜在的に、ＪＴＬＢＳＬＡ１のデータライン出力に基づいて他の所望の出力１２１０を生成するアレイ間論理ＲＱＬ２  １２０４を他に有するものとして示されている。繰り返しになるが、この図は例としての役割を果たすことを意図している。アレイ間論理は、ＪＴＬＢＳＦＰＧＡ内の任意の場所に配置することができ、アレイ間論理セルの入力または出力を変更することができ、ＪＴＬＢＳＦＰＧＡから他の出力を供給すること、または供給しないことができ、かつＪＴＬＢＳＦＰＧＡへの他の入力に基づくもの、または他の入力に基づかないものとすることができる。各ＪＴＬＢＳＬＡにあり得る任意のソフトウェアプログラム可能なセル（例えば、状態Ｈ１を有するなど）とは対照的に、アレイ内ＲＱＬ１２０２またはアレイ間ＲＱＬ１２０４は、ハードコードされている、即ち、本明細書で呼ばれているように「マスクプログラムされており」、かつＲＱＬ１２０２または１２０４への対応する入力に基づいて、任意のタイプの論理演算または論理変換を提供するために、任意の数、配置、または組み合わせのゲートから構成され得る。
【００５１】
ＪＴＬＢＳＬＡは、本明細書で説明するように、ＲＱＬゲートまたは先に開示された超伝導論理アレイ（ＳＬＡ）の機能を超える興味を引く機能を提供する。論理セルは標準のＲＱＬシグナリングを使用するため、ＪＴＬＢＳＬＡは、信号変換回路を必要とすることなく、最終的な入力および出力並びに中間的な入力および出力の両方においてＲＱＬと直接メッシュする。ＪＭＲＡＭに基づくＳＬＡとは異なり、ＪＴＬＢＳＬＡは、ワードラインドライバ、磁束ポンプ、またはセンスアンプを必要としない。ＪＴＬＢＳＬＡには、メモリとして使用されるデコーダを除いて、ＪＭＲＡＭのコンポーネントのオーバーヘッドはない。ＪＴＬＢＳＬＡは、ＲＱＬと同様に、共振器周波数（例えば、最大約１０ギガヘルツ程度まで）で動作することができる。ＲＱＬ周波数でターゲットを絞ったアルゴリズムを実施しているため、汎用ＲＱＬ  ＣＰＵよりも単位ダイ面積当たりのより有用な計算を行うことができる。このようなターゲットを絞ったアルゴリズム機能は、汎用ＲＱＬ  ＣＰＵと比較して、実行時間を大幅に短縮し、エネルギー効率を向上させ、かつ計算帯域幅を拡大する。ＪＴＬＢＳＬＡは帯域幅とプロセスのシンプルさを提供するが、先に開示されたＳＬＡは、より低い遅延および密度を提供し得る。
【００５２】
上述した説明は、本発明の例である。当然ながら、本発明を説明する目的で考えられる全ての構成要素または方法の組み合わせを説明することは不可能であるが、当業者は、本発明の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。従って、本発明は、添付の特許請求の範囲を含む本出願の範囲内にある全てのそのような変更、修正、および変形を包含することを意図している。例えば、論理「０」および論理「１」に関して本明細書で使用される規則は、交換することができることが理解されよう。さらに、開示または請求項が「１つの」、「第１の」、または「別の」要素、またはそれらの同等物を記載する場合、１つまたは複数のそのような要素を含むと解釈されるべきであり、２つ以上のそのような要素の要求も除外もされない。本明細書で使用する場合、「含む」という用語は、含むことを意味しているが、それに限定されるものではなく、「含んでいる」という用語は、含んでいることを意味しているが、それに限定されるものではない。「〜に基づく」という用語は、少なくとも部分的に基づくことを意味する。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【手続補正書】
【提出日】令和2年12月15日(2020.12.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
超伝導レシプロカル量子論理（ＲＱＬ）セル回路であって、
決定ループを備え、前記決定ループは、
書き込み入力に供給される書き込み信号に基づいて、デジタル状態を第１の論理状態および第２の論理状態の１つとして設定するように構成された磁気ジョセフソン接合（ＭＪＪ）と、
選択入力変圧器の二次インダクタであって、ＲＱＬ準拠の読み出し選択信号が読み出し選択ジョセフソン伝送線路（ＪＴＬ）から前記選択入力変圧器の二次インダクタを介して前記決定ループに供給される、前記選択入力変圧器の二次インダクタと、
前記デジタル状態および前記読み出し選択信号によって確立されたバイアス条件に基づいて、ＲＱＬ準拠の読み出しデータ信号が出力ＪＴＬに伝搬するのをブロックするように、または前記読み出しデータ信号を前記出力ＪＴＬに渡すための超伝導短絡として機能するようにそれぞれトリガするか、またはトリガしないように構成されたエスケープジョセフソン接合（ＪＪ）とを含み、
前記決定ループは、前記デジタル状態を格納し、かつ前記デジタル状態、前記読み出し選択信号、および前記読み出しデータ信号に基づいてＲＱＬ準拠の論理出力信号を読み出すように構成される、ＲＱＬセル回路。
【請求項２】
回路は、前記論理出力信号を、前記読み出しデータ信号と、前記デジタル状態と前記読み出し選択信号との論理積の論理反転との論理積として生成するように構成される、請求項１に記載の回路。
【請求項３】
前記決定ループは、第１のバイアス変圧器の二次インダクタをさらに含み、前記二次インダクタは、誘導された第１のバイアス電流を前記決定ループに流れるループ電流に提供するように構成される、請求項１に記載の回路。
【請求項４】
前記第１のバイアス変圧器は、書き込み動作中に、前記第１のバイアス変圧器が第１の方向にループ電流を生成してＭＪＪを正のπ状態に駆動するように、誘導された前記第１のバイアス電流を供給し、読み出し動作中に、前記第１のバイアス変圧器が、前記第１の方向とは反対の第２の方向にループ電流を生成して、前記エスケープＪＪがトリガするのを防止するように、誘導された前記第１のバイアス電流を供給するように構成される、請求項３に記載の回路。
【請求項５】
前記読み出し選択ＪＴＬと前記選択入力変圧器の一次インダクタとの間に配置された第２のバイアス変圧器の二次インダクタをさらに備え、前記第２のバイアス変圧器の一次インダクタは、前記決定ループ内のループ電流の振幅を、前記読み出しデータ信号からのループ電流への提供がない場合の前記エスケープＪＪの臨界電流を下回る調整された電流値に調整するために、第２のＤＣバイアスラインからの調整ＤＣバイアス電流を供給するように構成される、請求項１に記載の回路。
【請求項６】
調整された電流値は、前記ＭＪＪおよび前記読み出し選択信号からのループ電流への提供の存在下で、前記エスケープＪＪの臨界電流の約５０パーセントから約９０パーセントの間である、請求項１に記載の回路。
【請求項７】
ジョセフソン伝送線路ベースの超伝導論理アレイ（ＪＴＬＢＳＬＡ）回路であって、
Ｍ個に番号付けされた複数の行と、Ｎ個に番号付けされた複数の列とのアレイに配置された複数のマスクプログラムされた論理セルおよび／またはソフトウェアプログラム可能な論理セルと、
各ソフトウェアプログラム可能な論理セルは、プログラム可能なデジタル状態を超伝導ループに格納し、かつ動作時にプログラム可能なデジタル状態を第１の論理状態および第２の論理状態の１つに設定するように構成されており、
各マスクプログラムされた論理セルは、動作時に変更できないハードコードされたデジタル状態を有するものとして機能し、
Ｍ個に番号付けされた複数のＪＴＬベースの選択ラインであって、各ＪＴＬベースの選択ラインが、対応する行におけるＮ個のセルの各々への入力として選択バイナリ値を供給するように構成される、前記複数のＪＴＬベースの選択ラインと、
Ｎ個に番号付けされた複数のＪＴＬベースのデータラインであって、各ＪＴＬベースのデータラインが、対応する列における第１のセルへの入力としてデータバイナリ値を供給するように構成される、前記複数のＪＴＬベースのデータラインとを備え、
各列における最後のセル以外のアレイ内の各セルは、対応する列における次のセルまたはＲＱＬゲートへの入力として出力を供給し、各列における最後のセルは、一般的な論理関数の評価を表すアレイ出力を提供する、ＪＴＬＢＳＬＡ回路。
【請求項８】
各列に関する一般的な論理関数は、
個々の列における各セルのプログラム可能なデジタル状態またはハードコードされたデジタル状態と、
前記選択ラインに供給される選択バイナリ値と、
個々の列に供給されるデータバイナリ値とに基づく積和関数である、請求項７に記載のＪＴＬＢＳＬＡ回路。
【請求項９】
各列に関する一般的な論理関数は、Ｍ個の論理積項の論理和の論理否定との個々の列の論理積のために供給されるデータバイナリ値であり、前記Ｍ個の論理積項は、個々の列および個々の行におけるセルのプログラム可能なデジタル状態またはハードコードされたデジタル状態と、個々の行の個々の選択ラインに供給された選択バイナリ値との論理積である、請求項８に記載のＪＴＬＢＳＬＡ回路。
【請求項１０】
アレイ内の少なくとも１つのソフトウェアプログラム可能な論理セルは、
決定ループを備え、前記決定ループは、
書き込み入力に供給される書き込み信号に基づいて、少なくとも１つのソフトウェアプログラム可能な論理セルのプログラム可能なデジタル状態を第１の論理状態および第２の論理状態の１つとして設定するように構成された磁気ジョセフソン接合（ＭＪＪ）と、
選択入力変圧器の二次インダクタであって、ＲＱＬ準拠の読み出し選択信号が選択ラインの対応する１つから前記選択入力変圧器の二次インダクタを介して前記決定ループに供給される、前記選択入力変圧器の二次インダクタと、
前記少なくとも１つのソフトウェアプログラム可能な論理セルの前記プログラム可能なデジタル状態および前記読み出し選択信号によって確立されたバイアス条件に基づいて、前記決定ループに供給されたＲＱＬ準拠の読み出しデータ信号が出力ＪＴＬに伝搬するのをブロックするように、または前記読み出しデータ信号を前記出力ＪＴＬに渡すための超伝導短絡として機能するようにそれぞれトリガするか、またはトリガしないように構成されたエスケープジョセフソン接合（ＪＪ）とを含み、
前記決定ループは、前記少なくとも１つのソフトウェアプログラム可能な論理セルの前記プログラム可能なデジタル状態を格納し、かつ前記少なくとも１つのソフトウェアプログラム可能な論理セルの前記プログラム可能なデジタル状態、前記読み出し選択信号、および前記読み出しデータ信号に基づいてＲＱＬ準拠の論理出力信号を読み出すように構成される、請求項９に記載のＪＴＬＢＳＬＡ回路。
【請求項１１】
アレイ内の少なくとも１つのソフトウェアプログラム可能な論理セルは、
書き込み選択入力に供給される書き込み選択単一磁束量子（ＳＦＱ）パルスと、データ書き込み入力に供給される書き込みデータＳＦＱパルスの個々の存在または不存在に応答して、少なくとも１つのソフトウェアプログラム可能な論理セルのプログラム可能なデジタル状態を第１の論理状態および第２の論理状態の１つとして設定するように構成されたジョセフソンＤゲート回路と、
Ｄゲート回路に結合された決定ループとを含み、前記決定ループは、前記少なくとも１つのソフトウェアプログラム可能な論理セルの前記プログラム可能なデジタル状態を格納し、かつ前記少なくとも１つのソフトウェアプログラム可能な論理セルの前記プログラム可能なデジタル状態、前記選択ラインの対応する１つから前記決定ループに供給されるＲＱＬ準拠の読み出し選択信号、および前記データラインの対応する１つから前記決定ループに供給されるＲＱＬ準拠の読み出しデータ信号に基づいてＲＱＬ準拠の論理出力信号を読み出すように構成される、請求項７に記載のＪＴＬＢＳＬＡ回路。
【請求項１２】
前記決定ループは、前記ジョセフソンＤゲート回路によって設定される振幅を有するループ電流を伝導するように構成され、前記決定ループは、論理出力信号を示すために、前記読み出し選択信号および前記読み出しデータ信号に応答してトリガするか、またはトリガしないように構成されたエスケープジョセフソン接合を含む、請求項１１に記載のＪＴＬＢＳＬＡ回路。
【請求項１３】
前記アレイ内の少なくとも１つのマスクプログラムされた論理セルは、
決定ループを備え、前記決定ループは、
ＤＣバイアス変圧器の二次インダクタであって、ＤＣバイアスが前記ＤＣバイアス変圧器の二次インダクタを介して前記決定ループに供給される、前記ＤＣバイアス変圧器の二次インダクタと、
選択入力変圧器の二次インダクタであって、ＲＱＬ準拠の読み出し選択信号が選択ラインの対応する１つから前記選択入力変圧器の二次インダクタを介して前記決定ループに供給される、前記選択入力変圧器の二次インダクタと、
前記読み出し選択信号によって確立されたバイアス条件に基づいて、前記決定ループに供給されたＲＱＬ準拠の読み出しデータ信号が出力ＪＴＬに伝搬するのをブロックするように、または前記読み出しデータ信号を出力ＪＴＬに渡すための超伝導短絡として機能するようにそれぞれトリガするか、またはトリガしないように構成されたエスケープジョセフソン接合（ＪＪ）とを含み、
前記決定ループは、前記読み出し選択信号および前記読み出しデータ信号に基づいてＲＱＬ準拠の論理出力信号を読み出すように構成される、請求項７に記載のＪＴＬＢＳＬＡ回路。
【請求項１４】
前記アレイ内の少なくとも１つのマスクプログラムされた論理セルは、
決定ループを備え、前記決定ループは、
選択入力変圧器の二次インダクタであって、ＲＱＬ準拠の読み出し選択信号が選択ラインの対応する１つから前記選択入力変圧器の二次インダクタを介して前記決定ループに供給される、前記選択入力変圧器の二次インダクタと、
前記読み出し選択信号に関係なく、前記決定ループに供給されたＲＱＬ準拠の読み出しデータ信号を出力ＪＴＬに渡すための超伝導短絡として機能するようにトリガしないように構成されたエスケープジョセフソン接合（ＪＪ）とを含み、
前記決定ループは、前記読み出しデータ信号に基づいてＲＱＬ準拠の論理出力信号を読み出すように構成される、請求項７に記載のＪＴＬＢＳＬＡ回路。
【請求項１５】
前記アレイ内の少なくとも１つのマスクプログラムされた論理セルは、
選択ラインの対応する１つにあるＪＴＬであって、ＲＱＬ準拠の読み出し選択信号が前記ＪＴＬを介して対応する行にあるマスクプログラムされた論理セルを通過する、前記選択ラインの対応する１つにあるＪＴＬと、
データラインの対応する１つにあるＪＴＬであって、ＲＱＬ準拠の読み出しデータ信号が前記ＪＴＬを介して対応する列にあるマスクプログラムされた論理セルを通過して、前記読み出しデータ信号に基づいてＲＱＬ準拠の論理出力信号を供給する、前記データラインの対応する１つにあるＪＴＬとを含む、請求項７に記載のＪＴＬＢＳＬＡ回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００５２
【補正方法】変更
【補正の内容】
【００５２】
上述した説明は、本発明の例である。当然ながら、本発明を説明する目的で考えられる全ての構成要素または方法の組み合わせを説明することは不可能であるが、当業者は、本発明の多くのさらなる組み合わせおよび置換が可能であることを認識するであろう。従って、本発明は、添付の特許請求の範囲を含む本出願の範囲内にある全てのそのような変更、修正、および変形を包含することを意図している。例えば、論理「０」および論理「１」に関して本明細書で使用される規則は、交換することができることが理解されよう。さらに、開示または請求項が「１つの」、「第１の」、または「別の」要素、またはそれらの同等物を記載する場合、１つまたは複数のそのような要素を含むと解釈されるべきであり、２つ以上のそのような要素の要求も除外もされない。本明細書で使用する場合、「含む」という用語は、含むことを意味しているが、それに限定されるものではなく、「含んでいる」という用語は、含んでいることを意味しているが、それに限定されるものではない。「〜に基づく」という用語は、少なくとも部分的に基づくことを意味する。
以下に、上記実施形態から把握できる技術思想を付記として記載する。
［付記１］
ＪＴＬベースの超伝導論理アレイ（ＪＴＬＢＳＬＡ）回路であって、
Ｍ個に番号付けされた複数の行と、Ｎ個に番号付けされた複数の列とのアレイに配置された、請求項１に記載の複数の論理セルと、
Ｍ個に番号付けされた複数の選択ラインであって、各選択ラインが、対応する行におけるＮ個のセルの各々に選択バイナリ値を供給するように構成される、前記複数の選択ラインと、
Ｎ個に番号付けされた複数のデータラインであって、各データラインが、対応する列における第１のセルにデータバイナリ値を供給するように構成される、前記複数のデータラインとを備え、
各列の最後のセル以外のアレイ内の各セルは、対応する列における次のセルに出力を供給し、各列における最後のセルは、一般的な論理関数の評価を表す出力を提供する、ＪＴＬＢＳＬＡ回路。
［付記２］
各列に関する一般的な論理関数は、
個々の列における各セルのデジタル状態と、
前記選択ラインに供給される選択バイナリ値と、
個々の列に供給されるデータバイナリ値とに基づく積和関数である、付記１に記載のＪＴＬＢＳＬＡ回路。
［付記３］
ジョセフソン伝送線路ベースの超伝導フィールドプログラム可能なゲートアレイ（ＪＴＬＢＳＦＰＧＡ）であって、
少なくとも第１および第２のジョセフソン伝送線路ベースの超伝導論理アレイ（ＪＴＬＢＳＬＡ）を備え、前記第１および第２のＪＴＬＢＳＬＡの各々は、
複数の行および複数の列のアレイに配置された複数のソフトウェアプログラム可能な論理セルであって、各ソフトウェアプログラム可能な論理セルは、プログラム可能なデジタル状態を超伝導ループに格納し、かつに動作時にプログラム可能なデジタル状態を第１の論理状態および第２の論理状態のうちの１つに設定するように構成される、前記複数のソフトウェアプログラム可能な論理セルと、
複数のＪＴＬベースの選択ラインであって、各選択ラインは、対応する行における各セルへの入力として選択バイナリ値を供給するように構成される、前記複数のＪＴＬベースの選択ラインと、
複数のＪＴＬベースのデータラインであって、各データラインは、対応する列における第１のセルへの入力としてデータバイナリ値を供給するように構成される、複数のＪＴＬベースの選択ラインとを含み、
各列における最後のセル以外のアレイの各セルは、対応する列における次のセルまたはＲＱＬゲートへの入力として出力を供給し、各列における最後のセルは、一般的な論理関数の評価を表すアレイ出力を提供し、
積和論理関数の評価に対応する第１のＪＴＬＢＳＬＡの各アレイ出力は、ＪＴＬＢＳＦＰＧＡが一般的な論理関数の複数の評価を出力するように、第２のＪＴＬＢＳＬＡの対応する選択ライン入力に供給される、ＪＴＬＢＳＦＰＧＡ。
［付記４］
少なくとも１つのソフトウェアプログラム可能な論理セルが、対応するデジタル状態を磁気ジョセフソン接合（ＭＪＪ）を介してセルの超伝導ループに供給する、付記３に記載のＪＴＬＢＳＦＰＧＡ。
［付記５］
前記第１のＪＴＬＢＳＬＡと前記第２のＪＴＬＢＳＬＡとの間に配置され、前記第１のＪＴＬＢＳＬＡのアレイ出力および他の入力を入力として受信し、前記出力を前記第２のＪＴＬＢＳＬＡおよび他の回路への選択ライン入力として供給するように構成されたＲＱＬゲートをさらに備える、付記３に記載のＪＴＬＢＳＦＰＧＡ。
【国際調査報告】
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