(57)【要約】  接合半導体装置によって形成される三次元（３Ｄ）メモリ装置、およびその三次元（３Ｄ）メモリ装置を形成するための方法の実施形態が開示される。一例では、接合半導体装置を形成するための方法は以下の作業を含む。始めに、第１のウェハーおよび第２のウェハーが形成される。第１のウェハーは基板にわたって機能層を備え得る。単結晶シリコンが基板にとって必須でなくてもよく、基板は単結晶シリコンを含まなくてもよい。第１のウェハーは、基板が機能層の上になるように、第２のウェハーに接合して接合半導体装置を形成するために反転させられ得る。基板の少なくとも一部分が接合半導体装置の上面を形成するために除去され得る。さらに、接合パッドが上面にわたって形成され得る。
2021535597.tif 000002
【特許請求の範囲】
【請求項１】
接合半導体装置を形成するための方法であって、
第１のウェハーおよび第２のウェハーを形成するステップであって、前記第１のウェハーは基板にわたって機能層を有し、前記基板は単結晶シリコンを含まない、ステップと、
前記基板が前記機能層の上になるように、前記第２のウェハーに接合して前記接合半導体装置を形成するために前記第１のウェハーを反転させるステップと、
前記接合半導体装置の上面を形成するために前記基板の少なくとも一部分を除去するステップと、
前記上面にわたって接合パッドを形成するステップと
を含む方法。
【請求項２】
前記第１のウェハーを形成するステップは、
前記基板にわたって分離構造を形成するステップと、
前記分離構造に複数の配列基領域を形成するステップであって、前記分離構造は前記複数の配列基領域を互いから絶縁する、形成するステップと、
前記複数の配列基領域にわたって複数のメモリ配列を形成するステップと、
前記複数のメモリ配列および前記複数の配列基領域を覆うように絶縁構造を形成するステップと、
前記絶縁構造内に、前記第１のウェハーの上面において露出される複数の相互連結構造を形成するステップと
を含む、請求項１に記載の方法。
【請求項３】
前記分離構造を形成するステップ、および、前記複数の配列基領域を前記分離構造に形成するステップは、
絶縁材料層を前記基板にわたって形成するステップと、
前記絶縁材料層に複数のトレンチを形成するために前記絶縁材料層をパターン形成するステップと、
前記複数のトレンチを満たして前記複数の配列基領域を形成するために半導体材料を堆積させるステップと
を含む、請求項２に記載の方法。
【請求項４】
前記分離構造を形成するステップ、および、前記複数の配列基領域を前記分離構造に形成するステップは、
前記基板にわたって他の絶縁材料層を形成するステップと、
前記他の絶縁材料層にわたって半導体材料層を形成するステップと、
前記半導体材料層の一部分を除去し、前記他の絶縁材料層を露出させ、複数の配列基領域を形成するために、前記半導体材料層をパターン形成するステップと、
前記半導体材料層の除去された部分によって形成される空間を満たし、前記他の絶縁材料層と連結し、前記分離構造を形成するために、前記他の絶縁材料層と同じ材料を堆積させるステップと
を含む、請求項２に記載の方法。
【請求項５】
前記複数の配列基領域および前記分離構造の形成の後にそれらの上の過剰な材料を除去するために平坦化工程を実施するステップをさらに含む、請求項３または４に記載の方法。
【請求項６】
前記絶縁材料層および前記他の絶縁材料層を形成するステップは酸化ケイ素を堆積させるステップを含み、前記半導体材料を堆積させるステップと前記半導体材料層を形成するステップとはドープ多結晶シリコンを堆積させるステップを含む、請求項５に記載の方法。
【請求項７】
前記複数の配列基領域にわたって前記複数のメモリ配列を形成するステップは、前記複数の配列基領域の各々１つにわたって少なくとも１つのメモリ配列を形成するステップを含む、請求項２から６のいずれか一項に記載の方法。
【請求項８】
前記複数の配列基領域の各々１つにわたって前記少なくとも１つのメモリ配列を形成するステップは、
前記複数の配列基領域の各々１つにわたって階段構造を形成するステップと、
前記階段構造の上面からそれぞれの前記配列基領域へと延びる通路穴を形成するステップと、
前記通路穴の底に半導体部分を形成するステップであって、前記半導体部分は前記配列基領域と連結される、形成するステップと、
前記通路穴を満たし、半導体通路を形成するために、通路形成構造を形成するステップと
を含む、請求項７に記載の方法。
【請求項９】
前記半導体部分を形成するステップは、前記通路穴の前記底におけるそれぞれの前記配列基領域の露出した部分に半導体材料を形成するために堆積工程を実施するステップを含む、請求項８に記載の方法。
【請求項１０】
前記半導体材料を形成するための前記堆積工程は、それぞれの前記配列基領域の材料と同じ材料を堆積させることを含む、請求項９に記載の方法。
【請求項１１】
前記堆積工程は、化学的蒸着、物理的蒸着、原子層堆積、および選択的蒸着のうちの１つまたは複数を含む、請求項１０に記載の方法。
【請求項１２】
前記複数の相互連結構造と連結されるように、および、前記半導体通路との交差によって複数のメモリセルを形成するために、前記階段構造に複数のゲート電極を形成するステップをさらに含む、請求項８から１１のいずれか一項に記載の方法。
【請求項１３】
前記第２のウェハーを提供するステップは、基板に複数の他の相互連結構造を提供するステップを含む、請求項１から１２のいずれか一項に記載の方法。
【請求項１４】
前記第２のウェハーに接合して前記接合半導体装置を形成するために前記第１のウェハーを反転させるステップは、前記第１のウェハーの前記相互連結構造が前記第２のウェハーの前記複数の他の相互連結構造と接合されるように、前記第１のウェハーを前記第２のウェハーに接合するためのハイブリッド接合を実施するステップを含む、請求項１３に記載の方法。
【請求項１５】
前記分離構造と前記基板との間にライナ層を形成するステップをさらに含む、請求項２から１４のいずれか一項に記載の方法。
【請求項１６】
前記基板の前記少なくとも一部分を除去するステップは、エッチング工程、剥離工程、および平坦化工程のうちの１つまたは複数を含む、請求項１から１５のいずれか一項に記載の方法。
【請求項１７】
半導体装置を形成するための方法であって、
絶縁材料層を基板にわたって形成するステップであって、前記基板は単結晶シリコンを含まない、ステップと、
分離構造を形成し、前記分離構造に複数のトレンチを形成するために、前記絶縁材料層をパターン形成するステップと、
前記複数のトレンチを満たして前記分離構造に複数の配列基領域を形成するために半導体材料を堆積させるステップであって、前記分離構造は前記複数の配列基領域を互いから絶縁する、ステップと、
前記複数の配列基領域にわたって複数のメモリ配列を形成するステップと、
前記複数のメモリ配列および前記複数の配列基領域を覆うように絶縁構造を形成するステップと
を含む方法。
【請求項１８】
前記複数の配列基領域および前記分離構造の形成の後にそれらの上の過剰な材料を除去するために平坦化工程を実施するステップをさらに含む、請求項１７に記載の方法。
【請求項１９】
前記絶縁材料層を形成するステップは酸化ケイ素を堆積させるステップを含み、前記半導体材料を堆積させるステップはドープ多結晶シリコンを堆積させるステップを含む、請求項１７に記載の方法。
【請求項２０】
半導体装置を形成するための方法であって、
絶縁材料層を基板にわたって形成するステップであって、前記基板は単結晶シリコンを含まない、ステップと、
前記絶縁材料層にわたって半導体材料層を形成するステップと、
前記半導体材料層の一部分を除去し、他の絶縁材料層を露出させ、複数の配列基領域を形成するために、前記半導体材料層をパターン形成するステップと、
前記半導体材料層の除去された部分によって形成される空間を満たし、前記絶縁材料層と連結し、分離構造を形成するために、前記絶縁材料層と同じ材料を堆積させるステップと、
前記複数の配列基領域にわたって複数のメモリ配列を形成するステップと、
前記複数のメモリ配列および前記複数の配列基領域を覆うように絶縁構造を形成するステップと
を含む方法。
【請求項２１】
前記複数の配列基領域および前記分離構造の形成の後にそれらの上の過剰な材料を除去するために平坦化工程を実施するステップをさらに含む、請求項２０に記載の方法。
【請求項２２】
前記絶縁材料層を形成するステップは酸化ケイ素を堆積させるステップを含み、前記半導体材料層を形成するステップはドープ多結晶シリコンを堆積させるステップを含む、請求項２０に記載の方法。
【請求項２３】
ウェハーにわたって機能層を備える接合半導体装置であって、前記機能層は、
複数のメモリ配列にわたって前記複数のメモリ配列と連結される、絶縁構造内の複数の配列基領域であって、各々１つの上面の寸法が下面の寸法と異なる、複数の配列基領域と、
前記複数の配列基領域を覆って互いから絶縁する分離構造と
を備える、接合半導体装置。
【請求項２４】
前記分離構造は酸化ケイ素を含み、前記複数の配列基領域はドープ多結晶シリコンを含む、請求項２３に記載の接合半導体装置。
【請求項２５】
前記複数のメモリ配列は、半導体通路を伴う階段構造を備え、
前記半導体通路は、それぞれの配列基領域と連結される半導体部分と、前記半導体部分にわたる通路形成構造とを備え、前記半導体部分は多結晶シリコンを含む、請求項２４に記載の接合半導体装置。
【請求項２６】
前記複数のメモリ配列は、複数のメモリセルを形成するために前記半導体通路と交差する複数のゲート電極をさらに備える、請求項２５に記載の接合半導体装置。
【請求項２７】
前記機能層は、基板にわたって他の分離構造に接合することで前記ウェハーに接合され、
前記接合は、前記分離構造における複数の相互連結構造と前記他の分離構造における複数の他の相互連結構造との間の第１の接合と、前記分離構造と前記他の分離構造との間の第２の接合とを含む、請求項２３から２６のいずれか一項に記載の接合半導体装置。
【請求項２８】
前記ウェハーは、前記基板にわたり前記他の分離構造内にある装置層をさらに備え、前記装置層は前記複数の他の相互連結構造と連結され、
前記メモリ配列は前記複数の相互連結構造と連結される、請求項２７に記載の接合半導体装置。
【請求項２９】
前記分離構造にわたって接合パッドを備える、請求項２３から２８のいずれか一項に記載の接合半導体装置。
【請求項３０】
基板にわたって機能層を備えるウェハーであって、前記機能層は、
複数の配列基領域を包囲して互いから絶縁する、基板にわたる分離構造と、
前記複数の配列基領域にわたる複数のメモリ配列であって、前記複数の配列基領域の各々１つの上面の寸法が下面の寸法と異なる、複数のメモリ配列と、
前記複数のメモリ配列および前記複数の配列基領域を覆う絶縁構造と、
前記複数のメモリ配列にわたり、前記絶縁構造内にある複数の相互連結構造と
を備える、ウェハー。
【請求項３１】
前記分離構造は酸化ケイ素を含み、前記複数の配列基領域はドープ多結晶シリコンを含む、請求項３０に記載のウェハー。
【請求項３２】
前記複数のメモリ配列は、半導体通路を伴う階段構造を各々備え、
前記半導体通路は、それぞれの配列基領域と連結される半導体部分と、前記半導体部分にわたる通路形成構造とを備え、前記半導体部分は多結晶シリコンを含む、請求項３１に記載のウェハー。
【請求項３３】
前記複数のメモリ配列は、複数のメモリセルを形成するために前記半導体通路と交差する複数のゲート電極をさらに備える、請求項３２に記載のウェハー。
【請求項３４】
前記複数の配列基領域の厚さが約１μｍ〜約３μｍの範囲にあり、前記複数の配列基領域の下面から前記基板までの距離が約１μｍ〜約２μｍの範囲にある、請求項３０から３３のいずれか一項に記載のウェハー。
【請求項３５】
前記絶縁構造は酸化ケイ素を含み、前記複数の相互連結構造は銅を含む、請求項３０から３４のいずれか一項に記載のウェハー。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施形態は、接合三次元（３Ｄ）メモリ装置およびその製作方法に関する。
【背景技術】
【０００２】
平面状のメモリセルは、工程技術、回路設計、プログラムアルゴリズム、および製作工程を改善することでより小さい大きさへと縮小される。しかしながら、メモリセルの形状寸法が下限に近付くにつれて、平面の工程および製作技術は困難になり、コストが掛かるようになる。結果として、平面状のメモリセルについての記憶密度は上限に近付いていく。
【０００３】
３Ｄメモリ構造は、平面状のメモリセルにおける密度の限界に対処することができる。３Ｄメモリ構造は、メモリ配列と、メモリ配列との間で往来する信号を制御するための周辺装置とを含む。
【発明の概要】
【課題を解決するための手段】
【０００４】
ウェハーを形成するための方法および構造、ならびに、ウェハーを伴う接合半導体構造を形成するための方法および構造の実施形態が本明細書において開示される。
【０００５】
一例では、接合半導体装置を形成するための方法が開示される。方法は以下の作業を含む。始めに、第１のウェハーおよび第２のウェハーが形成される。第１のウェハーは基板にわたって機能層を備え得る。一例では、単結晶シリコンは基板にとって必須ではない。第１のウェハーは、基板が機能層の上になるように、第２のウェハーに接合して接合半導体装置を形成するために反転させられ得る。基板の少なくとも一部分が接合半導体装置の上面を形成するために除去され得る。さらに、接合パッドが上面にわたって形成され得る。
【０００６】
他の例では、半導体装置を形成するための方法が開示される。方法は以下の作業を含む。始めに、絶縁材料層が基板にわたって形成され得る。一例では、単結晶シリコンは基板にとって必須ではない。絶縁材料層は、分離構造を形成し、分離構造に複数のトレンチを形成するために、パターン形成され得る。半導体材料が、複数のトレンチを満たして分離構造に複数の配列基領域を形成するために堆積でき、分離構造は複数の配列基領域を互いから絶縁する。さらに、複数のメモリ配列が複数の配列基領域にわたって形成でき、絶縁構造が複数のメモリ配列および複数の配列基領域を覆うように形成され得る。
【０００７】
なおも他の例では、半導体装置を形成するための方法が開示される。方法は以下の作業を含む。始めに、絶縁材料層が基板にわたって形成でき、一例では、単結晶シリコンは基板にとって必須ではない。半導体材料層が絶縁材料層にわたって形成され得る。半導体材料層は、半導体材料層の一部分を除去し、他の絶縁材料層を露出させ、複数の配列基領域を形成するためにパターン形成され得る。半導体材料層の除去された部分によって形成される空間を満たし、絶縁材料層と連結し、分離構造を形成するために、絶縁材料層と同じ材料が堆積させられ得る。複数のメモリ配列が複数の配列基領域にわたって形成でき、絶縁構造が複数のメモリ配列および複数の配列基領域を覆うように形成され得る。
【０００８】
さらなる例では、接合半導体装置が開示される。接合半導体装置はウェハーにわたって機能層を備える。機能層は、複数のメモリ配列にわたって複数のメモリ配列と連結される、絶縁構造内の複数の配列基領域を含むことができる。複数の配列基領域の各々１つの上面の寸法が下面の寸法と異なり得る。機能層は、複数の配列基領域を覆って互いから絶縁する分離構造も備え得る。
【０００９】
異なる例では、ウェハーが開示される。ウェハーは基板にわたって機能層を備え得る。機能層は基板にわたって分離構造を備え得る。分離構造は複数の配列基領域を包囲して互いから絶縁できる。ウェハーは、複数の配列基領域にわたって複数のメモリ配列も備え得る。複数の配列基領域の各々１つの上面の寸法が下面の寸法と異なり得る。ウェハーは、複数のメモリ配列および複数の配列基領域を覆う絶縁構造と、複数のメモリ配列にわたり、絶縁構造内にある複数の相互連結構造とをさらに備え得る。
【００１０】
本明細書に組み込まれており、本明細書の一部を形成する添付の図面は、本開示の実施形態を図示しており、本記載と共に、本開示の原理を説明し、当業者が本開示を実施および使用することを可能にするのに役立つ。
【図面の簡単な説明】
【００１１】
【図１Ａ】本開示の一部の実施形態による例示の製作工程の異なる段階における例示のウェハーの断面図である。
【図１Ｂ】本開示の一部の実施形態による例示の製作工程の異なる段階における例示のウェハーの断面図である。
【図１Ｃ】本開示の一部の実施形態による例示の製作工程の異なる段階における例示のウェハーの断面図である。
【図１Ｄ】本開示の一部の実施形態による例示の製作工程の異なる段階における例示のウェハーの断面図である。
【図２Ａ】本開示の一部の実施形態による例示の製作工程の異なる段階における例示の接合ウェハーの断面図である。
【図２Ｂ】本開示の一部の実施形態による例示の製作工程の異なる段階における例示の接合ウェハーの断面図である。
【図２Ｃ】本開示の一部の実施形態による例示の製作工程の異なる段階における例示の接合ウェハーの断面図である。
【図２Ｄ】本開示の一部の実施形態による例示の製作工程の異なる段階における例示の接合ウェハーの断面図である。
【図３Ａ】本開示の一部の実施形態による例示の配列形成ウェハーを形成するための例示の工程フローを示す図である。
【図３Ｂ】一部の実施形態による例示の接合ウェハーを形成するための例示の工程フローを示す図である。
【発明を実施するための形態】
【００１２】
本開示の実施形態が添付の図面を参照して説明される。
【００１３】
特定の構成および配置が検討されるが、これは例示の目的だけのために行われることは理解されるべきである。当業者は、他の構成および配置が本開示の精神および範囲から逸脱することなく使用できることを認識されよう。本開示が様々な他の用途においても採用できることは、当業者には明らかとなろう。
【００１４】
本明細書において、「一実施形態」、「実施形態」、「例の実施形態」、「一部の実施形態」などへの言及は、開示されている実施形態が具体的な特徴、構造、または特性を含み得るが、すべての実施形態がそれらの具体的な特徴、構造、または特性を必ずしも含まない可能性があることを意味することが留意される。さらに、このような文言は、必ずしも同じ実施形態に言及しているのではない。さらに、具体的な特徴、構造、または特性が実施形態との関連で記載されている場合、明示的に記載されていようがなかろうが、このような特徴、構造、または特性を他の実施形態との関連で実施することは当業者の知識の範囲内である。
【００１５】
概して、専門用語は、少なくとも部分的には文脈における使用から理解され得る。例えば、本明細書で使用されているような「１つまたは複数」という用語は、少なくとも部分的には文脈に依存して、単数での意味で任意の特徴、構造、もしくは特性を記載するために使用され得る、または、複数での意味で特徴、構造、もしくは特性の組み合わせを記載するために使用され得る。同様に、「１つ」または「その」などは、少なくとも部分的には文脈に依存して、単数での使用を伝えるとも、または、複数での使用を伝えるとも理解できる。また、「基づいて」という用語は、必ずしも因子の排他的なセットを伝えるようには意図されないと理解してよく、代わりに、ここでも少なくとも部分的には文脈に依存して、必ずしも明示的に記載されていない追加の因子の存在を許容できる。
【００１６】
本開示における「〜の上に」、「〜の上方に」、および「〜にわたって」の意味は、「〜の上に」が何かの「直接的に上に」あることを意味するだけでなく、それらの間に中間の特徴または層を伴って何かの「上に」あるという意味も含むように、および、「〜の上方に」または「〜にわたって」は、何か「の上方に」または「にわたって」の意味を意味するだけでなく、それらの間に中間の特徴または層を伴わずに何か「の上方に」または「にわたって」ある（すなわち、何かの上に直接ある）という意味も含むように、幅広い形で解釈されるべきである。
【００１７】
さらに、「〜の下に」、「〜の下方に」、「下方」、「〜の上方に」、「上方」などの空間的に相対的な用語は、他の要素または特徴に対する１つの要素または特徴の関係を、図に示されているように説明するために、説明の容易性のために本明細書において用いられ得る。空間的に相対的な用語は、図に描写されている配向に加えて、使用中または動作中に装置の異なる配向を網羅するように意図されている。装置は他の形で配向されてもよく（９０度または他の配向に回転させられてもよい）、本明細書で使用されている空間的に相対的な記載はそれに応じて同様に解釈され得る。
【００１８】
本明細書で使用されるとき、「基板」という用語は、後続の材料層が追加される材料を言う。基板自体がパターン形成され得る。基板の上に追加される材料は、パターン形成できる、または、パターン形成されないままとできる。さらに、基板は、シリコン、ゲルマニウム、ガリウムヒ素、リン化インジウムなどの幅広い半導体材料を含み得る。代替で、基板は、ガラス、プラスチック、またはサファイアのウェハーなど、非導電性材料から作ることができる。
【００１９】
本明細書で使用されるとき、「層」という用語は、厚さを伴う領域を含む材料部分を言う。層は、下にある構造もしくは上にある構造の全体にわたって延びることができる、または、下にある構造もしくは上にある構造の延在未満の延在を有し得る。さらに、層は、連続的な構造の厚さより小さい厚さを有する均一または不均一な連続構造の領域であり得る。例えば、層は、任意の対の水平な平面の間に、連続的な構造の上面と下面との間に、または、そのような上面および下面に位置させられ得る。層は、横方向に、鉛直に、および／または、先細りとされた表面に沿って延び得る。基板は、層であり得る、１つもしくは複数の層を含み得る、ならびに／または、その上、その上方、および／もしくはその下方に１つもしくは複数の層を有し得る。層は複数の層を含み得る。例えば、相互連結層は、１つまたは複数の導体および接触の層（相互接触線および／またはビアコンタクトが形成される）と、１つまたは複数の誘電層とを含み得る。
【００２０】
本明細書で使用されるとき、「名目上の／名目上は」という用語は、製品の設計の局面の間または工程の間に、所望の値より上の値および／または下の値の範囲と一緒に設定される、構成要素または工程作業についての特性またはパラメータの所望の値または目標値を言う。値の範囲は、製造工程における若干の変化または公差によるものであり得る。本明細書で使用されるとき、「約」という用語は、主題の半導体装置と関連する具体的な技術ノードに基づいて変化し得る所与の量の値を指示している。具体的な技術ノードに基づいて、「約」という用語は、例えば値の１０〜３０％（例えば、値の±１０％、±２０％、または±３０％）内で変化する所与の量の値を指示し得る。
【００２１】
本明細書で使用されるとき、「３Ｄメモリ装置」という用語は、メモリストリングが基板に対して鉛直方向に延びるように、横に配向された基板においてメモリセルトランジスタの鉛直に配向されるストリング（ＮＡＮＤメモリストリングなどの「メモリストリング」と本明細書では称される）を伴う半導体装置を言う。本明細書で使用されるとき、「鉛直の／鉛直に」という用語は、基板の側面に対して名目上は垂直であることを意味する。本明細書で使用されるとき、ｘ軸およびｙ軸（図示せず）は、水平方向を各々表すことができ、水平面にあり得る。ｚ軸は、鉛直方向を表すことができ、水平面に対して垂直であり得る。ｙ軸はｘ−ｚ平面に対して垂直である。
【００２２】
本明細書で使用されるとき、「ウェハー」という用語は、１つまたは複数の基板、基板内または基板上の様々な機能構成要素（例えば、メモリ配列、周辺回路、半導体装置、相互接続、絶縁構造、接合パッド、および／または配線）など、任意の適切な部品を含み得る構造または装置を言う。例えば、配列形成ウェハーは、基板と、基板にわたって形成されるメモリ配列とを含む構造を言い、周辺形成ウェハーは、基板と、基板にわたって形成される周辺回路とを含む構造を言い、接合ウェハーは、２つのウェハー（例えば、配列形成ウェハーおよび周辺形成ウェハー）または任意の２つの適切な装置／構造の接合によって形成される構造／装置を言う。「ウェハー」という用語は、記載において構造／装置の形または機能を指示することはない。
【００２３】
３Ｄメモリ装置の製作において、メモリ配列および周辺回路は、異なるウェハーに形成でき、接合ウェハーを形成するために接合され得る。メモリ配列と周辺回路とは同時に形成でき、次に接合メモリ装置を形成するために接合され得る。この手法はいくつかの利点を有し得る。先ず、周辺回路がメモリ配列の製作工程（例えば、製作において使用される化学的および熱的な処理）の影響を受けにくくなるようにすることができる。周辺回路の製作はより大きな歩留りを得ることができ、周辺回路の性能が向上させられ得る。また、周辺回路およびメモリ配列は同じウェハーに形成される必要がなく、そのため、より大きな空間がメモリ配列および周辺回路の各々を形成するために使用できる。したがって、記憶密度は、接合メモリ装置における大きな記憶密度によって引き起こされる複雑性を回避するのに十分に小さく維持できる。さらに、メモリ配列と周辺回路とは同じ時間に製作することもまたは異なる時間に製作することもでき、製作の柔軟性を高める。例えば、メモリ配列と周辺回路とは同時に製作でき、その後に一体に接合されて接合メモリ装置を形成することができ、全体の製作工程のための時間を短縮する。
【００２４】
しかしながら、接合メモリ装置を形成するための製作工程は、単結晶基板を各々が含む２つ以上のウェハーを必要とし得る。単結晶基板のコストは、接合メモリ装置を形成するための製作コストを増加させる可能性がある。
【００２５】
本開示による様々な実施形態は、接合メモリ装置を形成するためのウェハーの構造と、その構造および接合メモリ装置を形成するための製作方法とを提供する。開示される構造および方法は、製作コストの増加に関連する上記の問題を解決する。例えば、メモリ配列を形成するためのウェハーの単結晶基板を、適切な低価格の基板（例えば、より低いコストの基板）で置き換えることで、接合メモリ装置を形成するための製作工程のコストは低下させることができる。一方、メモリ配列は、メモリ配列の所望の機能を確保するために低コストの基板の上における多結晶シリコン領域にわたって形成できる。低コスト基板は、メモリ配列を形成するためのウェハーと、周辺回路を形成するためのウェハーとが一体に接合された後に完全に除去できるか、または、一部除去でき（例えば、薄くまたは平坦化でき）、接合メモリ装置にはほとんどまたはまったく影響がない。他の装置および／または構造が、低コスト基板の完全な除去／一部の除去の後、接合メモリ装置にわたって形成されてもよい。したがって、接合メモリ装置を形成するための製作コストは、接合メモリ装置の機能を損なうことなく低下させることができる。
【００２６】
図１Ａ〜図１Ｄの各々は、本開示の実施形態による製作工程の異なる段階における例示の配列形成ウェハー（例えば、メモリ配列を形成するためのウェハー）を示している。図２Ａ〜図２Ｄの各々は、本開示の実施形態による製作工程の異なる段階における接合ウェハーの構造を示している。図２Ａ〜図２Ｄに示された接合ウェハーは、図１Ｂおよび図１Ｃに示された配列形成ウェハーで形成できる。図３Ａは、図１Ａ〜図１Ｄに示された配列形成ウェハーを形成するための例示の製作工程３００を示している。図３Ｂは、図２Ａ〜図２Ｄに示された接合ウェハーを形成するための例示の製作工程３１０を示している。
【００２７】
図３Ａに示されているように、製作工程の始めに、基礎材料層が基板にわたって形成され得る（作業３００１）。図１Ａは対応する構造１００を示している。
【００２８】
図１Ａに示されているように、基礎材料層１０３が基板１０１にわたって形成できる。基板１０１は、上面が十分な剛性、平滑性、および均一性を有する任意の適切な基板を備え得る。基板１０１は、除去するのが容易（例えば、剥離、エッチング、および／または平坦化するのが容易）である材料を含み得る。一部の実施形態では、基板１０１は、より低コストのものである材料、共通で使用される材料、および／または、製作するのがより容易である材料を含む。一部の実施形態では、基板１０１は単結晶シリコンを含まない。例えば、基板１０１は、多結晶シリコン、非晶質シリコン、多結晶シリコンと非晶質シリコンの混合物、化合物基板、ポリマ基板、ガラス、石英、グラフェン、またはそれらの組み合わせを含み得る。基礎材料層１０３は、配列形成ウェハー１００の機能部品同士の間に電気的絶縁を提供できる任意の適切な材料を含み得る。例えば、基礎材料層１０３は、酸化ケイ素（ＳｉＯ）、窒化ケイ素（ＳｉＮ）、および／または酸窒化ケイ素（ＳｉＯＮ）を含み得る。一部の実施形態では、基礎材料層１０３は酸化ケイ素を含む。基礎材料層１０３は、基板１０１の上面に対して垂直な方向（例えば、鉛直方向またはｚ軸）に沿ってｄ１の厚さを有し得る。異なる部品同士の間に絶縁を提供するように、基礎材料層１０３の十分な部分を基板１０１にわたって保持させるために、一部の実施形態では、厚さｄ１は、１μｍから約５μｍまでの間など、約１μｍから約５μｍまでである。一部の実施形態では、厚さｄ１は、１．５μｍと３μｍとの間など、約１．５μｍから約３μｍまでの間である（例えば、１．５μｍ、１．８μｍ、２μｍ、２．５μｍ、３μｍ、これらの値のうちのいずれかにより下限の境界が定められる任意の範囲、または、これらの値のうちの任意の２つによって定められる任意の範囲にある）。
【００２９】
一部の実施形態では、配列形成ウェハー１００は、基板１０１と基礎材料層１０３との間に位置付けられるライナ層１０２を備える。ライナ層１０２は単層構造または多層構造を備え得る。ライナ層１０２は基礎材料層１０３の形成のための基礎を提供することができる。例えば、基礎材料層１０３と基板１０１とは異なる構造および／または異なる材料を備え得る。基礎材料層１０３と基板１０１との間の接着を向上させるために、基礎材料層１０３の堆積のための基板１０１の表面条件を向上させるために、および／または、基礎材料層１０３における応力を低減するために、ライナ層１０２が基板１０１にわたって形成でき、基礎材料層１０３がライナ層１０２にわたって形成できる。そのため、基礎材料層１０３は、均一性および安定性が向上した状態で基板１０１にわたって堆積させられ得る。ライナ層１０２は、基板１０１にわたる基礎材料層１０３の接着および成長の条件を向上させることができる任意の材料を含み得る。例えば、基礎材料層１０３が酸化ケイ素を含むとき、ライナ層１０２は窒化チタンおよび／またはチタンを含み得る。ライナ層１０２の材料組成は、基板１０１および基礎材料層１０３の材料の選択に依存し得る。一部の実施形態では、ライナ層１０２は、１つまたは複数の材料を有する多層構造を備える。一例では、多層構造は、基礎材料層１０３が堆積させられる表面構造を徐々に変化させることができ、基礎材料層１０３の成長をさらに向上させる。ライナ層１０２の特定の構造および性質は、基板１０１および基礎材料層１０３の材料に基づいて決定されるべきであり、本開示の実施形態によって限定されるべきではない。
【００３０】
基礎材料層１０３およびライナ層１０２は、化学的蒸着（ＣＶＤ）、物理的蒸着（ＰＶＤ）、および／または原子層堆積（ＡＬＤ）などの任意の適切な堆積方法によって形成され得る。一部の実施形態では、基板１０１が提供され、洗浄工程が基板１０１の上面におけるラジカルまたは汚染物を除去するために実施される。次に、ライナ層１０２および基礎材料層１０３が基板１０１の上面にわたって連続的に堆積させられ得る。一部の実施形態では、ライナ層１０２は酸化チタンを含み、ＡＬＤによって形成される。一部の実施形態では、基礎材料層１０３は酸化ケイ素を含み、ＣＶＤによって形成される。任意選択で、基礎材料層１０３にわたる他の構造／装置（例えば、メモリ配列）を後に形成するために、表面平坦化工程が基礎材料層１０３にわたって実施される。平坦化工程は、リセスエッチング工程（乾式／湿式エッチング）および化学機械研磨（ＣＭＰ）のうちの１つまたは複数を含み得る。
【００３１】
図３Ａを参照すると、基礎材料層が基板にわたって形成された後、シャロートレンチアイソレーション（ＳＴＩ）構造が基礎材料層に基づいて形成され、配列基領域がＳＴＩ構造に形成され得る。メモリ配列が配列基領域にわたって形成され得る。絶縁構造がメモリ配列および配列基領域を覆うように形成され、相互連結構造が絶縁構造に形成され得る（作業３００２）。図１Ｂおよび図１Ｃの各々は、対応する構造１１０および１２０を示している。
【００３２】
図１Ｂに示されているように、１つまたは複数の配列基領域１１１が、メモリ配列１１２の形成のための基礎を提供するためにＳＴＩ構造１１３に形成され得る。１つまたは複数のメモリ配列１１２が配列基領域１１１にわたって形成され得る。一部の実施形態では、鉛直方向（例えば、ｚ軸）に沿っての配列基領域１１１の厚さ／深さｄ２は、１μｍと３μｍとの間など、約１μｍから約３μｍまでの範囲にある。一部の実施形態では、厚さ／深さｄ２は、１．２μｍから２．５μｍまでの間など、約１．２μｍから約２．５μｍまでの間である（例えば、１．２μｍ、１．５μｍ、１．８μｍ、２μｍ、２．５μｍ、これらの値のうちのいずれかにより下限の境界が定められる任意の範囲、または、これらの値のうちの任意の２つによって定められる任意の範囲にある）。一部の実施形態では、配列基領域１１１の底からライナ層１０２（または、ライナ層１０２が形成されていない場合は基板１０１）までの距離ｄ３が、１μｍと２μｍとの間など、約１μｍから約２μｍまでの範囲にある。一部の実施形態では、距離ｄ３は、１．２μｍと１．８μｍとの間など、約１．２μｍから約１．８μｍまでの間である（例えば、１．２μｍ、１．５μｍ、１．８μｍ、これらの値のうちのいずれかにより下限の境界が定められる任意の範囲、または、これらの値のうちの任意の２つによって定められる任意の範囲にある）。絶縁構造１１５がメモリ配列１１２および配列基領域１１１を覆うように形成でき、そのためメモリ配列１１２は絶縁構造１１５内にあり、互いから電気的に絶縁され得る。１つまたは複数の相互連結構造１１４が、所望の装置／構造同士を連結するために、または、メモリ配列１１２を他の装置／構造と連結するために、絶縁構造１１５に形成され得る。
【００３３】
各々の配列基領域１１１を包囲し、例えば互いおよび基板１０１から配列基領域１１１を絶縁する基礎材料層１０３の一部分によって、ＳＴＩ構造１１３が形成され得る。配列基領域１１１は、メモリ配列１１２の堆積および製作のための基礎を提供する適切な材料または適切な構造を含み得る。配列基領域１１１は、メモリ配列１１２の適切な動作のための十分な剛性、表面均一性、および／またはドーピング濃度を有し得る。例えば、配列基領域１１１は、ドープ半導体材料を含むことができ、ウェル領域として機能できる。一部の実施形態では、配列基領域１１１は、ドープ多結晶シリコン（例えばＰ型またはＮ型）を含み、ドーパントの極性形成は、例えば、メモリ配列１１２のソース電極の極性形成によって決定される。一部の実施形態では、配列基領域１１１はＰ型多結晶シリコンを含む。
【００３４】
ＳＴＩ構造１１３が基礎材料層１０３の除去部分によって形成され得る。基礎材料層１０３の除去部分の場所は配列基領域１１１の場所に対応できる。任意の適切なパターン形成／エッチング工程がＳＴＩ構造１１３を形成するために実施され得る。例えば、パターン形成されるフォトレジスト層が基礎材料層１０３にわたって形成され得る。パターン形成されたフォトレジスト層は、除去される基礎材料層１０３の部分を露出させる開口を備え得る。適切なエッチング工程（例えば、湿式／乾式エッチング）が、基礎材料層１０３の露出した部分を除去するために、および、基礎材料層１０３における１つまたは複数のトレンチを形成するために実施され得る。トレンチの場所はメモリ配列１１２の場所に対応する。一部の実施形態では、エッチング工程のエッチング時間は、基礎材料層１０３の十分な部分がトレンチの底と基板１０１／ライナ層１０２の上面との間に保持できるように制御される。基礎材料層１０３の残っている部分はＳＴＩ構造１１３を形成することができる。
【００３５】
ドープ半導体材料は、配列基領域１１１を形成するためにトレンチに形成され得る。一例では、多結晶シリコンがトレンチを満たすために堆積させられ得る。多結晶シリコンは、例えばイオン埋込工程またはその場のドーピング工程によって、適切なドーパントでドープされ得る。一部の実施形態では、ボロン、アルミニウム、インジウム、および／またはガリウムなどのＰ型ドーパントが、配列基領域１１１を形成するために多結晶シリコン材料中にドープされる。一部の実施形態では、配列基領域１１１の上面の幅Ｗｔ１が、ｘ軸（または水平面）に沿って、配列基領域１１１の下面の幅Ｗｂ１より大きくなり得る。任意選択で、表面平坦化工程が、過剰な材料を配列基領域１１１およびＳＴＩ構造１１３の形成から除去するために、ＳＴＩ構造１１３および配列基領域１１１にわたって実施される。平坦化された配列基領域１１１の上面は、後にメモリ配列１１２を形成するのを容易にするのに十分な均一性および／または平滑性となり得る。平坦化工程は、リセスエッチング工程（乾式／湿式エッチング）およびＣＭＰのうちの１つまたは複数を含み得る。ＣＭＰのために使用されるスラリが、例えば配列基領域１１１および／またはＳＴＩ構造１１３の材料組成および／または表面積／割合に基づいて決定され得る。例えば、スラリは、配列基領域１１１の表面積がＳＴＩ構造１１３の表面積と比較して十分に小さい場合（例えば、所定の割合未満の場合）、ＳＴＩ構造１１３の材料を平坦化するために主に使用される化学物質を含むことができ、逆の場合もまた同様である。
【００３６】
メモリ配列１１２は配列基領域１１１にわたって形成され得る。例示の目的のために、１つのメモリ配列１１２が、図１Ｂに示されているように、配列基領域１１１にわたって例として示されている。様々な実施形態では、配列基領域１１１にわたって形成されるメモリ配列の数は、実際の設計／製作の要件によって決定される。メモリ配列１１２は、メモリセルが形成される任意の適切な装置／構造を含み得る。例えば、メモリ配列１１２は、基板の上面と平行な方向に沿って（例えば、水平面またはｘ−ｙ平面に沿って）延びる１つまたは複数のブロックを有することができ、各々のメモリブロックは複数のメモリセルを有し得る。メモリ配列１１２の特定の構造は、異なる設計／製作の要件によって決定され得る。
【００３７】
メモリ配列１１２は任意の適切な工程によって形成され得る。一例では、複数の犠牲材料層と複数の絶縁材料層とが、スタック構造を形成するために、鉛直方向に沿ってＳＴＩ構造１１３および配列基領域１１１にわたって交互に堆積させられ得る。犠牲材料層と絶縁材料層とは、異なる材料組成を有し、同じ厚さまたは異なる厚さを有し得る。パターン形成されたフォトレジスト層が、除去されるスタック構造の部分を露出させるために、スタック構造にわたって形成され得る。適切なエッチング工程（乾式／湿式エッチング）が、スタック構造の露出した部分を除去してＳＴＩ構造１１３を露出し、配列基領域１１１に配列スタックを形成するために実施され得る。各々の配列ブロックは、階段構造を形成するために鉛直方向（例えば、ｚ軸）に沿って繰り返しのエッチングを受けることができる。階段構造は、例えば、除去される犠牲材料層および絶縁材料層の部分を露出させるために、それぞれのスタック構造にわたってエッチングマスク（例えば、パターン形成されたフォトレジスト層）を形成し、露出した部分を除去することを繰り返して形成され得る。エッチングマスクは、除去されるスタック構造の部分を露出させるために、繰り返しトリム／エッチングされ得る。犠牲層および基礎材料層は、犠牲材料層および絶縁材料層をエッチングすることで繰り返し形成され得る。次に、階段構造が形成され得る。半導体通路は、階段構造の上面から配列基領域１１１へと延びるように階段構造に形成され得る。例えば階段構造を異なるメモリブロックへと分割するために、ソース電極が、階段構造に形成されてもよい。ドレイン電極が階段構造にわたって形成され得る。ゲート電極（例えば、ワード線として機能する）が、タングステン、アルミニウム、コバルト、銅、および／または多結晶シリコンなどの適切な導体層（または、酸化アルミニウム層および／または酸窒化ケイ素層などのｈｉｇｈ−ｋ誘電層によって各々包囲される導体層）で犠牲層を置き替えることによって形成できる。交互に配置された導体層と基礎材料層とは、配列基領域１１１にわたって鉛直方向に沿って積み重なることができる。ゲート電極と半導体通路との交差がメモリセルを形成できる。
【００３８】
半導体通路を階段構造に形成するために、複数の通路穴がそれぞれの階段構造に形成され得る。複数の通路穴は、パターン形成されるフォトレジスト層を階段構造にわたって形成することで形成できる。パターン形成されたフォトレジスト層は、階段構造の一部分を露出させる複数の開口を含み得る。階段構造の露出した部分の場所は半導体通路の場所に対応し得る。基板１０１を露出させるための開口によって露出される階段構造の部分を除去するために、エッチング工程が実施され得る。通路穴が形成され得る。任意選択で、リセスエッチング工程が、それぞれの通路穴の底に露出した基板１０１の部分を除去するために実施される。任意選択で、適切な堆積工程が、それぞれの半導体通路の一部として通路穴の底に半導体部分を形成するために実施される。半導体部分は、続いて形成された通路形成構造に接触できる。半導体部分は多結晶シリコンなどの適切な半導体材料を含むことができ、堆積工程はＣＶＤ、ＰＶＤ、選択的蒸着、および／またはＡＬＤを含むことができる。鉛直方向に沿っての半導体部分の厚さは所望の範囲を有するように制御され得る。例えば、半導体部分の上面は、鉛直方向に沿って少なくとも２つの導体層の間に位置させられ得る。任意選択で、通路形成構造が通路穴に満たされる前に、洗浄／リセスエッチング工程が、通路穴の側壁における半導体部分の過剰な材料を除去するために実施される。
【００３９】
半導体部分が通路穴に形成された後、通路形成構造が各々の通路穴を満たすために形成される。通路形成構造は、例えば、それぞれの通路穴の側壁から通路穴の中心へと連続的に堆積される遮断層、メモリ層、トンネル層、半導体層、および誘電コアを備え得る。遮断層、メモリ層、トンネル層、および半導体層の各々１つは単層構造または多層構造を含み得る。例えば、遮断層は二重層構造を含み得る。第１の遮断層が、十分に大きな誘電率（例えば、７．９より大きい）を有する誘電金属酸化物を含み得る。第１の遮断層の例は、ＡｌＯ、酸化ハフニウム（ＨｆＯ２）、酸化ランタン（ＬａＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化タンタル（Ｔａ２Ｏ５）、それらのケイ酸塩、それらの窒素ドーピング化合物、および／またはそれらの合金を含む。第１の遮断層は、化学的蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）、パルスレーザー体積（ＰＬＤ）、および／または液体ミスト化学堆積などの適切な堆積方法によって形成され得る。一部の実施形態では、第１の遮断層はＡｌＯを含む。第２の遮断層は、第１の遮断層にわたって形成でき、第１の遮断層と異なる誘電材料を含み得る。例えば、第２の遮断層は、酸化ケイ素、酸窒化ケイ素、および／または窒化ケイ素を含み得る。一部の実施形態では、第２の遮断層は酸化ケイ素を含み、低圧ＣＶＤ（ＬＰＣＶＤ）および／またはＡＬＤなどの任意の適切な共形の堆積方法によって形成できる。
【００４０】
メモリ層は、電荷トラップ材料を含むことができ、遮断層にわたって形成され得る。メモリ層は、タングステン、モリブデン、タンタル、チタン、白金、ルテニウム、それらの合金、それらのナノ粒子、それらのケイ化物、および／または、多結晶もしくは非晶質の半導体材料（例えば、多結晶シリコンおよび非晶質シリコン）などの導電性材料および／または半導体を含み得る。メモリ層は、ＳｉＮおよび／またはＳｉＯＮなどの１つまたは複数の絶縁材料も含み得る。一部の実施形態では、メモリ層は、ＳｉＯＮ層によって挟まれるＳｉＮ層を含み、ＳｉＯＮ層はさらにＳｉＮ層によって挟まれる。メモリ層は、ＣＶＤ、ＡＬＤ、および物理的蒸着（ＰＶＤ）などの任意の適切な堆積方法によって形成され得る。トンネル層は、メモリ層にわたって形成でき、単層構造または多層構造を含むことができ、ＳｉＯ、ＳｉＮ、ＳｉＯＮ、誘電金属酸化物、誘電金属酸窒化物、誘電金属ケイ酸塩、および／またはそれらの合金を含み得る。トンネル層は、ＣＶＤ、ＡＬＤ、および／またはＰＶＤなどの適切な堆積方法によって形成され得る。一部の実施形態では、トンネル層は複数のＳｉＯＮ層およびＳｉＯ層を含み、複数のＳｉＯＮ層はメモリ層２２２とＳｉＯ層との間に位置決めされる。
【００４１】
半導体層は、電荷の輸送を容易にすることができ、トンネル層にわたって形成できる。半導体層は、一元素の半導体材料、ＩＩＩ−Ｖ族化合物半導体材料、ＩＩ−ＶＩ族化合物半導体材料、および／または有機半導体材料など、１つまたは複数の半導体材料を含み得る。半導体層は、ＬＰＣＶＤ、ＡＬＤ、および／または金属−有機化学的蒸着（ＭＯＣＶＤ）などの任意の適切な堆積方法によって形成され得る。一部の実施形態では、半導体層は多結晶シリコン層を含む。誘電コアは、適切な誘電材料を含むことができ、半導体層によって包囲された空間を満たすことができる。一部の実施形態では、誘電コアは、ＳｉＯ（例えば、十分に高い純度のＳｉＯ）を含み、ＣＶＤ、ＬＰＣＶＤ、ＡＬＤ、および／またはＰＶＤなどの任意の適切な堆積方法によって形成され得る。任意選択で、表面平坦化工程が、過剰な材料を半導体通路の形成から除去するために、階段構造にわたって実施される。平坦化工程は、リセスエッチング工程（乾式／湿式エッチング）およびＣＭＰのうちの１つまたは複数を含み得る。様々な実施形態では、メモリ配列１１２の異なる部分および各々の部分の構造を形成する特定の順番は、設計／製作の要件によって決定でき、本開示の実施形態によって限定されるべきではない。
【００４２】
次に、絶縁構造１１５がメモリ配列１１２および配列基領域１１１を覆い、メモリ配列１１２および配列基領域１１１を他の構造／装置から絶縁するために形成できる。絶縁構造１１５は、酸化ケイ素などの任意の適切な誘電材料を含み、ＣＶＤ、ＰＶＤ、および／またはＡＬＤなどの適切な堆積工程によって形成できる。任意選択で、表面平坦化工程が、絶縁構造１１５の上面を平坦化するために絶縁構造１１５にわたって実施される。平坦化工程は、リセスエッチング工程（乾式／湿式エッチング）およびＣＭＰのうちの１つまたは複数を含み得る。
【００４３】
様々な相互連結構造１１４が絶縁構造１１５に形成され得る。図示の目的のために、相互連結構造１１４は図１Ｂにおいてブロックとして描写されている。相互連結構造１１４は、配列形成ウェハー１１０を他のウェハー／構造に伝導的に連結する任意の構造／装置（例えば、金属相互連結、接点、および／またはプラグ）を表し得る。例えば、相互連結構造１１４は、絶縁構造１１５の上面からメモリ配列１１２（例えば、メモリ配列１１２のゲート電極）へと延びる金属相互連結部を表すことができる。相互連結構造１１４は、タングステン、コバルト、アルミニウム、および／または銅などの適切な導体材料を含み得る。一部の実施形態では、相互連結構造１１４は、絶縁構造１１５の上面をメモリ配列１１２の所望の部分へと連結する開口を形成するために絶縁構造１１５をパターン形成／エッチングし、開口を所望の導電性材料で満たすことで形成され得る。開口のパターン形成／エッチングは任意の適切なエッチング工程（例えば、湿式／乾式エッチング）によって実施でき、導電性材料の形成は、ＣＶＤ、ＰＶＤ、スパッタリング、および／またはＡＬＤなどの任意の適切な堆積工程を含み得る。
【００４４】
図１Ｃおよび図１Ｄの各々は、一部の実施形態による他の製作工程の異なる段階での他の例示の配列形成ウェハーを示している。配列形成ウェハー１１０と関連する構造および工程と比較して、配列形成ウェハー１３０のＳＴＩ構造および配列基領域は異なって形成され得る。一部の実施形態では、図１Ｄのメモリ配列１３２、絶縁構造１３５、および相互連結構造１３４の構造および製作工程は、図１Ｂのメモリ配列１１２、絶縁構造１１５、および相互連結構造１１４と同じまたは同様であり得る。同じまたは同様の基板１０１およびライナ層１０２が配列形成ウェハー１１０を形成するために使用され得る。
【００４５】
図１Ｃに示されているように、基礎材料層が基板１０１にわたって（例えば、またはライナ層１０２にわたって）形成され得る。構造１００と異なり、図１Ｃの基礎材料層は、基板１００にわたる絶縁層１２３と、絶縁層１２３にわたる配列基層１２１とを備え得る。絶縁層１２３の材料組成は基礎材料層１０３と同じまたは同様とでき、配列基層１２１の材料組成は配列基領域１１１と同じまたは同様とできる。一部の実施形態では、配列基層１２１は多結晶シリコンまたはドープ多結晶シリコンを含み、絶縁層１２３は酸化ケイ素を含む。配列基層１２１の厚さｄ４は、配列基領域１１１の厚さ／深さｄ２と同じまたは同様とでき、絶縁層１２３の厚さｄ５は距離ｄ３と同じまたは同様とできる。一部の実施形態では、厚さｄ４および／または距離ｄ５は他の望ましい値／範囲であってもよい。
【００４６】
配列基領域１３１を絶縁層１２３にわたって形成するためにパターン形成／エッチング工程が実施され得る。例えば、パターン形成されるフォトレジスト層が配列基層１２１にわたって形成され得る。パターン形成されたフォトレジスト層は、配列基領域１３１を形成するために保持される配列基層１２１の部分を覆い、除去される配列基層１２１の部分を露出させる開口を備え得る。適切なエッチング工程（例えば、湿式／乾式エッチング）が、配列基層１２１の露出した部分を除去して絶縁層１２３を露出させるために実施され得る。配列基層１２１の残りの部分は配列基領域１３１を形成することができる。一部の実施形態では、配列基領域１３１の上面の幅Ｗｔ２が、ｘ軸（または水平面）に沿って、配列基領域１３１の下面の幅Ｗｂ２より小さくなり得る。
【００４７】
さらに、絶縁材料が、配列基層１２１の一部分の除去によって形成される空間を満たすために堆積させられ得る（例えば、配列基領域１３１同士の間に、および、絶縁層１２３の露出した部分に）。一部の実施形態では、絶縁材料は絶縁層１２３の材料と同じまたは同様であり、ＣＶＤ、ＰＶＤ、ＡＬＤ、および／または選択的蒸着などの任意の適切な堆積工程によって形成され得る。絶縁材料は、配列基層１２１の一部分の除去によって形成される空間を満たし、絶縁層１２３と連結するために堆積させられ得る。絶縁材料に隣接する絶縁層１２３によって形成される構造は、初期のＳＴＩ構造１３３を形成できる。任意選択で、表面平坦化工程が、過剰な材料をＳＴＩ構造１３３の形成から除去するために、ＳＴＩ構造１３３および配列基領域１３１にわたって実施される。平坦化工程は、リセスエッチング工程（乾式／湿式エッチング）および化学機械研磨（ＣＭＰ）のうちの１つまたは複数を含み得る。ＣＭＰのために使用されるスラリが、例えば配列基領域１３１および／またはＳＴＩ構造１３３の材料組成および／または表面積／割合に基づいて決定され得る。例えば、ＳＴＩ構造１３３の表面積が配列基領域１３１の表面積と比較して十分に小さい場合、スラリは、配列基領域１３１の材料を平坦化するために主に使用される化学物質を含むことができ、逆の場合もまた同様である。さらに、メモリ配列１３２、絶縁構造１３５、および相互連結構造１３４が形成され得る。これらの構造の形成については、メモリ配列１１２、絶縁構造１１５、および相互連結構造１１４の記載が参照できる。
【００４８】
配列形成ウェハー１１０／１２０は、相互連結構造１１４を介して他の構造／装置と接合できる。一部の実施形態では、配列形成ウェハー１１０／１２０と周辺形成ウェハー（例えば、メモリ装置の動作のための周辺回路が形成されるウェハー）とが、接合ウェハーを形成するために一体に接合され得る。制御信号／データが、メモリ配列の動作（例えば、読取り、書込み、および／または保持）を制御するために、周辺形成ウェハーの周辺回路に適用され得る。図２Ａ〜図２Ｄは、配列形成ウェハー１１０／１２０および周辺形成ウェハーで接合ウェハーを形成するための例示の工程を示している。見るのを容易にするために、配列形成ウェハー１１０と同様または同じの配列形成ウェハーが、製作工程を説明するための図２Ａ〜図２Ｄに描写されている。
【００４９】
図３Ｂに示されているように、製作工程の始めに、配列形成ウェハーおよび周辺形成ウェハーが提供され得る（作業３１０１）。図２Ａは、対応する構造２００および２１０を示している。
【００５０】
図２Ａに示されているように、配列形成ウェハー２００および周辺形成ウェハー２１０が提供され得る。配列形成ウェハー２００は、図１Ｂに示した配列形成ウェハー１１０と同じまたは同様であり得る。明確には、基板１０１、ライナ層１０２、ＳＴＩ構造１１３、配列基領域１１１、メモリ配列１１２、絶縁構造１１５、および相互連結構造１１４の製作工程および構造は、第１の基板２０１、ライナ層２０２、ＳＴＩ構造２０３、配列基領域２０４、メモリ配列２０５、第１の絶縁構造２０６、および第１の相互連結構造２０７の製作工程および構造とそれぞれ同様または同じであり得る。
【００５１】
周辺形成ウェハー２１０は、バイアスをメモリ配列２０５に適用することで、メモリ配列２０５を動作させるための任意の装置／構造を含み得る。周辺形成ウェハー２１０は、第２の基板２１１と、第２の基板２１１にわたって形成された装置層２１５と、装置層２１５にわたる第２の絶縁構造２１６と、第２の絶縁構造２１６における複数の第２の相互連結構造２１７とを備え得る。
【００５２】
第２の基板２１１は、周辺回路の形成のために製作基礎を提供するための任意の適切な材料を備え得る。第２の基板２１１は、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、または任意の他の適切な材料を含み得る。一部の実施形態では、第２の基板２１１は、研削、湿式／乾式エッチング、および／またはＣＭＰによって通常の厚さから薄くされた薄型基板（例えば、半導体層）である。一部の実施形態では、第２の基板２１１は単結晶シリコンを含む。
【００５３】
装置層２１５は、周辺形成ウェハー２１０における周辺回路を形成する任意の機能的な装置／構造を表し得る。例えば、装置層２１５は、形成されたメモリ装置の動作を容易にするために使用されるデジタル信号、アナログ信号、および／または混合信号の周辺回路を備え得る。第２の絶縁構造２１６は、装置層２１５の装置／構造同士の間、および、装置層２１５と周辺形成ウェハー２１０の他の部品との間に絶縁を提供するために、装置層２１５を覆うことができる。第２の絶縁構造２１６は、酸化ケイ素、窒化ケイ素、および／または酸窒化ケイ素などの任意の適切な誘電材料を含み得る。
【００５４】
第２の相互連結構造２１７は第２の絶縁構造２１６において形成でき、第１の相互連結構造２０７と連結するように露出され得る。第２の相互連結構造２１７は、周辺形成ウェハー２１０を他のウェハー／構造に伝導的に連結する任意の構造／装置（例えば、金属相互連結、接点、および／またはプラグ）を表し得る。例えば、第２の相互連結構造２１７は、第２の絶縁構造２１６の上面から装置層２１５へと延びる金属相互連結を表すことができる。第２の相互連結構造２１７は、タングステン、コバルト、アルミニウム、および／または銅などの適切な導体材料を含み得る。一部の実施形態では、第２の相互連結構造２１７は、第２の絶縁構造２１６の上面を装置層２１５の所望の部分へと連結する開口を形成するために第２の絶縁構造２１６をパターン形成／エッチングし、開口を所望の導電性材料で満たすことで形成され得る。開口のパターン形成／エッチングは任意の適切なエッチング工程（例えば、湿式／乾式エッチング）によって実施でき、導電性材料の形成は、ＣＶＤ、ＰＶＤ、スパッタリング、および／またはＡＬＤなどの任意の適切な堆積工程を含み得る。一部の実施形態では、第２の相互連結構造２１７における第２の相互連結構造の配置（例えば、第２の相互連結構造の寸法、および、第２の相互連結構造同士の間の分離距離）は、各々の第１の絶縁構造２０６が対応する第２の相互連結構造２１７と接合できるように、第１の相互連結構造２０７の配置と一致し得る。任意選択で、表面平坦化工程は、第２の絶縁構造２１６および第２の相互連結構造２１７の上面を平坦化するために、第２の絶縁構造２１６および第２の相互連結構造２１７にわたって実施される。平坦化工程は、リセスエッチング工程（乾式／湿式エッチング）およびＣＭＰのうちの１つまたは複数を含み得る。
【００５５】
配列形成ウェハー２００と周辺形成ウェハー２１０とは異なる製作工程（例えば、別々の製作工程）によって形成され得る。一部の実施形態では、配列形成ウェハー２００および周辺形成ウェハー２１０は、例えば、第１の相互連結構造２０７および第２の相互連結構造２１７の形成、ならびに／または平坦化工程といった一部の製作段階において、同じ製作作業を共有する。配列形成ウェハー２００および周辺形成ウェハー２１０を形成するための特定の工程は、異なる設計／製作の要件に従うべきであり、本開示の実施形態によって限定されるべきではない。
【００５６】
図３Ｂを参照すると、配列形成ウェハーおよび周辺形成ウェハーが提供された後、第１の相互連結構造と第２の相互連結構造とが互いと接合されるように、ウェハーのうちの一方が他方のウェハーへと接合するために反転させられる（作業３１０２）。図２Ｂは、対応する接合ウェハー２２０を示している。
【００５７】
図２Ｂに示されているように、配列形成ウェハー２００は、周辺形成ウェハー２１０へと接合するために反転され得る。接合ウェハーまたは接合半導体装置が形成され得る。つまり、接合半導体装置は、一体に接合された２つのウェハー（例えば、配列形成ウェハー２００および周辺形成ウェハー２１０）を備える。各々の第１の相互連結構造２０７は、対応する第２の相互連結構造２１７と接合され得る。適切な接合工程が、配列形成ウェハー２００と周辺形成ウェハー２１０との間の接合を形成するために実施され得る。一部の実施形態では、配列形成ウェハー２００と周辺形成ウェハー２１０とはハイブリッド接合によって接合される。一部の実施形態では、ハイブリッド接合は、第１の相互連結構造２０７を第２の相互連結構造２１７と接合させ、第１の絶縁構造２０６を第２の絶縁構造２１６と接合させる。一部の実施形態では、第１の絶縁構造２０６と第２の絶縁構造２１６との間に接合を形成するために圧力が加えられ、第１の相互連結構造２０７と第２の相互連結構造２１７との間に接合を形成するために熱が加えられる。一部の実施形態では、第１の絶縁構造２０６、第２の絶縁構造２１６、第１の相互連結構造２０７、および第２の相互連結構造２１７の表面は、接合の後、第１の絶縁構造２０６と第２の絶縁構造２１６との間、および、第１の相互連結構造２０７と第２の相互連結構造２１７との間にほとんどまたはまったく空間が形成されないように、十分な均一性を有する。
【００５８】
図３Ｂに戻って参照すると、配列形成ウェハーと周辺形成ウェハーとが一体に接合された後、第１の基板の少なくとも一部分が除去される（作業３１０３）。図２Ｃは、対応する接合ウェハー２３０を示している。
【００５９】
図２Ｃに示されているように、第１の基板２０１の少なくとも一部分が除去されている。配列形成ウェハー２００の残っている部分は、接合ウェハー２３０を形成するために周辺形成ウェハー２１０に接合される配列形成ウェハー２００−２と称される。図示の目的のために、第１の基板２０１は、図２Ｃでは完全に除去されるように示されている。一部の実施形態では、第１の基板２０１およびライナ層２０２はＳＴＩ構造２０３を露出するために除去される。一部の実施形態では、ＳＴＩ構造２０３は、鉛直方向（例えば、ｚ軸）に沿ってのＳＴＩ構造２０３の厚さＴ１が、１μｍと５μｍとの間など、約１μｍから約５μｍまでの範囲になるように、平坦化される、または、リセスエッチングを受ける。一部の実施形態では、厚さＴ１は、１．５μｍと３μｍとの間など、約１．５μｍから約３μｍまでの間である（例えば、１．５μｍ、１．８μｍ、２μｍ、２．５μｍ、３μｍ、これらの値のうちのいずれかにより下限の境界が定められる任意の範囲、または、これらの値のうちの任意の２つによって定められる任意の範囲にある）。露出された表面と配列基領域２０４の底との間のＳＴＩ構造２０３の部分は、装置／構造（例えば、ＳＴＩ構造２０３の露出された表面にわたって形成される装置／構造）をメモリ配列２０５から絶縁するように十分に厚くなっている。一部の実施形態では、Ｔ２は、１μｍと２μｍとの間など、約１μｍから約２μｍまでの範囲にある。一部の実施形態では、Ｔ２は、１．２μｍと１．８μｍとの間など、約１．２μｍから約１．８μｍまでの間である（例えば、１．２μｍ、１．５μｍ、１．８μｍ、これらの値のうちのいずれかにより下限の境界が定められる任意の範囲、または、これらの値のうちの任意の２つによって定められる任意の範囲にある）。一部の実施形態では、第１の基板２０１の一部分が、例えば後続の他の装置／構造の形成の間、ＳＴＩ構造２０３にわたって保持される。第１の基板２０１は「薄型」と称することができる。第１の基板２０１から除去される材料の量は、異なる設計／製作の要件に従って決定されるべきであり、本開示の実施形態によって限定されるべきではない。
【００６０】
第１の基板２０１の除去は、エッチング工程（例えば、湿式／乾式エッチング）および／またはＣＭＰ工程を含み得る。第１の基板２０１を除去するために選択されるエッチング液および／またはスラリは、第１の基板２０１を形成する材料に基づいて決定されるべきである。一部の実施形態では、エッチング液は、第１の基板２０１をＳＴＩ構造２０３まで選択的にエッチングする。
【００６１】
図３Ｂに戻って参照すると、第１の基板が除去または薄くされた後、他の構造または装置が接合ウェハーの上面にわたって形成できる（作業３１０４）。図２Ｄは、対応する接合ウェハー２４０を示している。
【００６２】
図２Ｄに示されているように、１つまたは複数の接合パッド２４１などの他の構造／装置が接合ウェハー２４０の上面にわたって形成され得る。接合パッド２４１は、例えば配線接合パッド、突起取り付け場所、および／または電気接続場所のために使用され得る。接合パッド２４１は、様々な使用のための任意の適切な材料を含み得る。例えば、接合パッド２４１は配線接合パッドである場合、接合パッド２４１は、アルミニウム、銅、および／または金などの金属材料を含み得る。接合パッド２４１は、接合ウェハー２４０にわたって所望の接合材料の層を堆積させ（例えば、ＣＶＤ、スパッタリング、ＰＶＤ、電子ビーム蒸着、および／またはＡＬＤによって）、所望のパターンの接合パッド２４１を形成するために堆積した材料層をパターン形成する（例えば、フォトリソグラフィ工程および後続のエッチング工程を用いて）ことなど、任意の適切な方法によって形成できる。一部の実施形態では、接合材料とＳＴＩ構造２０３との間の接着を向上させるために、別のライナ層（例えば、接着層または接着剤層）が接合パッド２４１とＳＴＩ構造２０３との間に形成され得る。他の工程（例えば、より多くの製作作業、配線、および／またはパッケージング）が接合ウェハー２４０において実施され得る。
【００６３】
本開示では、配列形成ウェハーが実施形態を示すための例として使用されている。開示されている構造および方法が、後続の製作工程において基板が薄くされるかまたは除去される任意の適切なウェハーを形成するために使用できることは、留意されるべきである。配列形成ウェハーは、代替の基板にわたって機能層を伴う任意の適切なウェハーの例とでき、代替の基板は、後続の製作工程にとって十分な均一性、剛性、および／または平滑性を有する構造／基板を備え得る。代替の基板は、それが取り付けられる構造から容易に除去（例えば、剥離、エッチング、および／または平坦化）させることができ、より低いコストのものとできる、および／または、容易に製作できる。ウェハーは、メモリ配列、回路、半導体装置、および／または任意の他の適切な構造／装置を備え得る。したがって、接合ウェハーを形成するための全体の製作コストを低下させることができる。
【００６４】
一部の実施形態では、接合半導体装置を形成するための方法は以下の作業を含む。始めに、第１のウェハーおよび第２のウェハーが形成される。第１のウェハーは基板にわたって機能層を備え得る。単結晶シリコンは基板にとって必須でなくてもよく、基板は単結晶シリコンを含まなくてもよい。第１のウェハーは、基板が機能層の上になるように、第２のウェハーに接合して接合半導体装置を形成するために反転させられ得る。基板の少なくとも一部分が接合半導体装置の上面を形成するために除去され得る。さらに、接合パッドが上面にわたって形成され得る。
【００６５】
一部の実施形態では、第１のウェハーを形成することは、基板にわたって分離構造を形成することと、分離構造に複数の配列基領域を形成することとを含む。分離構造は複数の配列基領域を互いから絶縁できる。第１の基板を形成することは、複数の配列基領域にわたって複数のメモリ配列を形成することと、複数のメモリ配列および複数の配列基領域を覆うように絶縁構造を形成することと、絶縁構造内に、第１のウェハーの上面において露出される複数の相互連結構造を形成することとを含む。
【００６６】
一部の実施形態では、分離構造を形成すること、および、複数の配列基領域を分離構造内に形成することは、絶縁材料層を基板にわたって形成することと、絶縁材料層に複数のトレンチを形成するために絶縁材料層をパターン形成することと、複数のトレンチを満たして複数の配列基領域を形成するために半導体材料を堆積させることとを含む。
【００６７】
一部の実施形態では、分離構造を形成すること、および、複数の配列基領域を分離構造内に形成することは、基板にわたって他の絶縁材料層を形成することと、他の絶縁材料層にわたって半導体材料層を形成することと、半導体材料層の一部分を除去し、他の絶縁材料層を露出させ、複数の配列基領域を形成するために、半導体材料層をパターン形成することとを含む。分離構造を形成すること、および分離構造内の複数の配列基領域を形成することは、半導体材料層の除去された部分によって形成される空間を満たし、他の絶縁材料層と連結し、分離構造を形成するために、他の絶縁材料層と同じ材料を堆積させることを含む。
【００６８】
一実施形態では、方法は、複数の配列基領域および分離構造の形成の後にそれらの上の過剰な材料を除去するために平坦化工程を実施するステップをさらに含む。
【００６９】
一部の実施形態では、絶縁材料層および他の絶縁材料層を形成することは酸化ケイ素を堆積させることを含み、半導体材料を堆積させることと半導体材料層を形成することとはドープ多結晶シリコンを堆積させることを含む。
【００７０】
一部の実施形態では、複数の配列基領域にわたって複数のメモリ配列を形成することは、複数の配列基領域の各々１つにわたって少なくとも１つのメモリ配列を形成することを含む。
【００７１】
一部の実施形態では、複数の配列基領域にわたって複数のメモリ配列を形成することは、複数の配列基領域の各々１つにわたって階段構造を形成することと、階段構造の上面からそれぞれの配列基領域へと延びる通路穴を形成することと、通路穴の底に半導体部分を形成することとを含む。半導体部分は配列基領域と連結され得る。複数の配列基領域にわたって複数のメモリ配列を形成することは、通路穴を満たし、半導体通路を形成するために、通路形成構造を形成することも含み得る。
【００７２】
一部の実施形態では、半導体部分を形成することは、通路穴の底におけるそれぞれの配列基領域の露出した部分に半導体材料を形成するために堆積工程を実施することを含む。
【００７３】
一部の実施形態では、半導体材料を形成するための堆積工程は、それぞれの配列基領域の材料と同じ材料を堆積させることを含む。
【００７４】
一部の実施形態では、堆積工程は、化学的蒸着、物理的蒸着、原子層堆積、および選択的蒸着のうちの１つまたは複数を含む。
【００７５】
一部の実施形態では、方法は、複数の相互連結構造と連結されるように、および、半導体通路との交差によって複数のメモリセルを形成するために、階段構造に複数のゲート電極を形成するステップをさらに含む。
【００７６】
一部の実施形態では、第２のウェハーを提供することは、基板に複数の他の相互連結構造を提供することを含む。
【００７７】
一部の実施形態では、第２のウェハーに接合して接合半導体装置を形成するために第１のウェハーを反転させることは、第１のウェハーの相互連結構造が第２のウェハーの複数の他の相互連結構造と接合されるように、第１のウェハーを第２のウェハーに接合するためのハイブリッド接合を実施することを含む。
【００７８】
一部の実施形態では、方法は、分離構造と基板との間にライナ層を形成するステップをさらに含む。
【００７９】
一部の実施形態では、基板の少なくとも一部分を除去することは、エッチング工程、剥離工程、および平坦化工程のうちの１つまたは複数を含む。
【００８０】
一部の実施形態では、半導体装置を形成するための方法は以下の作業を含む。始めに、絶縁材料層が基板にわたって形成され得る。単結晶シリコンが基板にとって必須でなくてもよく、基板は単結晶シリコンを含まなくてもよい。絶縁材料層は、分離構造を形成し、分離構造に複数のトレンチを形成するために、パターン形成され得る。半導体材料が、複数のトレンチを満たして分離構造に複数の配列基領域を形成するために堆積でき、分離構造は複数の配列基領域を互いから絶縁する。さらに、複数のメモリ配列が複数の配列基領域にわたって形成でき、絶縁構造が複数のメモリ配列および複数の配列基領域を覆うように形成され得る。
【００８１】
一部の実施形態では、方法は、複数の配列基領域および分離構造の形成の後にそれらの上の過剰な材料を除去するために平坦化工程を実施するステップをさらに含む。
【００８２】
一部の実施形態では、絶縁材料層を形成することは酸化ケイ素を堆積させることを含み、半導体材料を堆積させることはドープ多結晶シリコンを堆積させることを含む。
【００８３】
一部の実施形態では、半導体装置を形成するための方法は以下の作業を含む。始めに、絶縁材料層が基板にわたって形成され得る。単結晶シリコンが基板にとって必須でなくてもよく、基板は単結晶シリコンを含まなくてもよい。半導体材料層が絶縁材料層にわたって形成され得る。半導体材料層は、半導体材料層の一部分を除去し、他の絶縁材料層を露出させ、複数の配列基領域を形成するためにパターン形成され得る。半導体材料層の除去された部分によって形成される空間を満たし、絶縁材料層と連結し、分離構造を形成するために、絶縁材料層と同じ材料が堆積させられ得る。複数のメモリ配列が複数の配列基領域にわたって形成でき、絶縁構造が複数のメモリ配列および複数の配列基領域を覆うように形成され得る。
【００８４】
一部の実施形態では、方法は、複数の配列基領域および分離構造の形成の後にそれらの上の過剰な材料を除去するために平坦化工程を実施するステップをさらに含む。
【００８５】
一部の実施形態では、絶縁材料層を形成することは酸化ケイ素を堆積させることを含み、半導体材料層を形成することはドープ多結晶シリコンを堆積させることを含む。
【００８６】
一部の実施形態では、接合半導体装置はウェハーにわたって機能層を備える。機能層は、複数のメモリ配列にわたって複数のメモリ配列と連結される、絶縁構造内の複数の配列基領域を含むことができる。複数の配列基領域の各々１つの上面の寸法が下面の寸法と異なり得る。機能層は、複数の配列基領域を覆って互いから絶縁する分離構造も備え得る。
【００８７】
一部の実施形態では、分離構造は酸化ケイ素を含み、複数の配列基領域はドープ多結晶シリコンを含む。
【００８８】
一部の実施形態では、複数のメモリ配列は、半導体通路を伴う階段構造を備え、半導体通路は、それぞれの配列基領域と連結される半導体部分と、半導体部分にわたる通路形成構造とを備える。半導体部分は多結晶シリコンを含み得る。
【００８９】
一部の実施形態では、複数のメモリ配列は、複数のメモリセルを形成するために半導体通路と交差する複数のゲート電極をさらに備える。
【００９０】
一部の実施形態では、機能層は、基板にわたって他の分離構造に接合することでウェハーに接合され、接合は、分離構造における複数の相互連結構造と他の分離構造における複数の他の相互連結構造との間の第１の接合と、分離構造と他の分離構造との間の第２の接合とを含む。
【００９１】
一部の実施形態では、ウェハーは、基板にわたり他の分離構造内にある装置層をさらに備え、装置層は複数の他の相互連結構造と連結される。一部の実施形態では、メモリ配列は複数の相互連結構造と連結される。
【００９２】
一部の実施形態では、接合半導体装置は分離構造にわたって接合パッドをさらに備える。
【００９３】
一部の実施形態では、ウェハーは基板にわたって機能層を備え得る。機能層は基板にわたって分離構造を備え得る。分離構造は複数の配列基領域を包囲して互いから絶縁できる。ウェハーは、複数の配列基領域にわたって複数のメモリ配列も備え得る。複数の配列基領域の各々１つの上面の寸法は下面の寸法と異なり得る。ウェハーは、複数のメモリ配列および複数の配列基領域を覆う絶縁構造と、複数のメモリ配列にわたり、絶縁構造内にある複数の相互連結構造とをさらに備え得る。
【００９４】
一部の実施形態では、分離構造は酸化ケイ素を含み、複数の配列基領域はドープ多結晶シリコンを含む。
【００９５】
一部の実施形態では、複数のメモリ配列の各々は、半導体通路を伴う階段構造を備え、半導体通路は、それぞれの配列基領域と連結される半導体部分と、半導体部分にわたる通路形成構造とを備える。半導体部分は多結晶シリコンを含み得る。
【００９６】
一部の実施形態では、複数のメモリ配列は、複数のメモリセルを形成するために半導体通路と交差する複数のゲート電極をさらに備える。
【００９７】
一部の実施形態では、複数の配列基領域の厚さが約１μｍ〜約３μｍの範囲にあり、複数の配列基領域の下面から基板までの距離が約１μｍ〜約２μｍの範囲にある。
【００９８】
一部の実施形態では、絶縁構造は酸化ケイ素を含み、複数の相互連結構造は銅を含む。
【００９９】
特定の実施形態の前述の記載は、他者が、本開示の大まかな概念から逸脱することなく、当業者の知識を適用することによって、必要以上の実験をすることなく、そのような特定の実施形態を様々な用途に向けて容易に変更および／または適合できるように、本開示の大まかな性質を明らかにするものである。そのため、そのような適合および変更は、本明細書において提示された教示および案内に基づいて、開示されている実施形態の等価の意味および範囲内にあると意図されている。本明細書の用語または表現が教示および案内に鑑みて当業者によって解釈されるように、本明細書における表現または用語が説明の目的のためであって、限定のものではないことは、理解されるものである。
【０１００】
本開示の実施形態は、明示された機能の実施およびそれらの関係を示す機能的な構成ブロックを用いて上記に記載されている。これらの機能的な構成ブロックの境界は、記載の利便性のために本明細書では任意に定められている。明示された機能およびそれらの関係が適切に実施される限り、代替の境界が定められてもよい。
【０１０１】
概要および要約は、１つまたは複数の例示の実施形態を述べることができるが、発明者によって考えられるような本開示のすべての例示の実施形態は述べていない可能性があり、したがって、本開示および添付の特許請求の範囲を何らかの方法で限定するようには意図されていない。
【０１０２】
本開示の広がりおよび範囲は、前述の例示の実施形態のいずれによっても限定されるべきでなく、以下の特許請求の範囲およびその等価に従ってのみ定められるべきである。
【符号の説明】
【０１０３】
１００、１１０、１２０、１３０  構造、配列形成ウェハー
１０１  基板
１０２  ライナ層
１０３  基礎材料層
１１１  配列基領域
１１２  メモリ配列
１１３  ＳＴＩ構造
１１４  相互連結構造
１１５  絶縁構造
１２１  配列基層
１２３  絶縁層
１３０  配列形成ウェハー
１３１  配列基領域
１３２  メモリ配列
１３３  ＳＴＩ構造
１３４  相互連結構造
１３５  絶縁構造
２００、２００−２  構造、配列形成ウェハー
２０１  第１の基板
２０２  ライナ層
２０３  ＳＴＩ構造
２０４  配列基領域
２０５  メモリ配列
２０６  第１の絶縁構造
２０７  第１の相互連結構造
２１０  構造、周辺形成ウェハー
２１１  第２の基板
２１５  装置層
２１６  第２の絶縁構造
２１７  第２の相互連結構造
２２０、２３０、２４０  接合ウェハー
２４１  接合パッド
ｄ１  厚さ
ｄ２  厚さ、深さ
ｄ３  距離
ｄ４  厚さ
ｄ５  厚さ
Ｗｂ１、Ｗｂ２、Ｗｔ１、Ｗｔ２  幅
Ｔ１  厚さ
【図１Ａ】
2021535597.tif 000003
【図１Ｂ】
2021535597.tif 000004
【図１Ｃ】
2021535597.tif 000005
【図１Ｄ】
2021535597.tif 000006
【図２Ａ】
2021535597.tif 000007
【図２Ｂ】
2021535597.tif 000008
【図２Ｃ】
2021535597.tif 000009
【図２Ｄ】
2021535597.tif 000010
【図３Ａ】
2021535597.tif 000011
【図３Ｂ】
2021535597.tif 000012
【手続補正書】
【提出日】令和3年2月19日(2021.2.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
接合半導体装置を形成するための方法であって、
第１のウェハーおよび第２のウェハーを形成するステップであって、前記第１のウェハーは基板にわたって機能層を有し、前記基板は単結晶シリコンを含まない、ステップと、
前記基板が前記機能層の上になるように、前記第２のウェハーに接合して前記接合半導体装置を形成するために前記第１のウェハーを反転させるステップと、
前記接合半導体装置の上面を形成するために前記基板の少なくとも一部分を除去するステップと、
前記上面にわたって接合パッドを形成するステップと
を含む方法。
【請求項２】
前記第１のウェハーを形成するステップは、
前記基板にわたって分離構造を形成するステップと、
前記分離構造に複数の配列基領域を形成するステップであって、前記分離構造は前記複数の配列基領域を互いから絶縁する、形成するステップと、
前記複数の配列基領域にわたって複数のメモリ配列を形成するステップと、
前記複数のメモリ配列および前記複数の配列基領域を覆うように絶縁構造を形成するステップと、
前記絶縁構造内に、前記第１のウェハーの上面において露出される複数の相互連結構造を形成するステップと
を含む、請求項１に記載の方法。
【請求項３】
前記分離構造を形成するステップ、および、前記複数の配列基領域を前記分離構造に形成するステップは、
絶縁材料層を前記基板にわたって形成するステップと、
前記絶縁材料層に複数のトレンチを形成するために前記絶縁材料層をパターン形成するステップと、
前記複数のトレンチを満たして前記複数の配列基領域を形成するために半導体材料を堆積させるステップと
を含む、請求項２に記載の方法。
【請求項４】
前記分離構造を形成するステップ、および、前記複数の配列基領域を前記分離構造に形成するステップは、
前記基板にわたって他の絶縁材料層を形成するステップと、
前記他の絶縁材料層にわたって半導体材料層を形成するステップと、
前記半導体材料層の一部分を除去し、前記他の絶縁材料層を露出させ、複数の配列基領域を形成するために、前記半導体材料層をパターン形成するステップと、
前記半導体材料層の除去された部分によって形成される空間を満たし、前記他の絶縁材料層と連結し、前記分離構造を形成するために、前記他の絶縁材料層と同じ材料を堆積させるステップと
を含む、請求項２に記載の方法。
【請求項５】
前記複数の配列基領域および前記分離構造の形成の後にそれらの上の過剰な材料を除去するために平坦化工程を実施するステップをさらに含み、
前記絶縁材料層を形成するステップは酸化ケイ素を堆積させるステップを含み、
前記半導体材料を堆積させるステップはドープ多結晶シリコンを堆積させるステップを含む、請求項３に記載の方法。
【請求項６】
前記複数の配列基領域および前記分離構造の形成の後にそれらの上の過剰な材料を除去するために平坦化工程を実施するステップをさらに含み、
前記他の絶縁材料層を形成するステップは酸化ケイ素を堆積させるステップを含み、
前記半導体材料層を形成するステップはドープ多結晶シリコンを堆積させるステップを含む、請求項４に記載の方法。
【請求項７】
前記複数の配列基領域にわたって前記複数のメモリ配列を形成するステップは、前記複数の配列基領域の各々１つにわたって少なくとも１つのメモリ配列を形成するステップを含む、請求項２に記載の方法。
【請求項８】
前記複数の配列基領域の各々１つにわたって前記少なくとも１つのメモリ配列を形成するステップは、
前記複数の配列基領域の各々１つにわたって階段構造を形成するステップと、
前記階段構造の上面からそれぞれの前記配列基領域へと延びる通路穴を形成するステップと、
前記通路穴の底に半導体部分を形成するステップであって、前記半導体部分は前記配列基領域と連結される、形成するステップと、
前記通路穴を満たし、半導体通路を形成するために、通路形成構造を形成するステップと
を含む、請求項７に記載の方法。
【請求項９】
前記半導体部分を形成するステップは、前記通路穴の前記底におけるそれぞれの前記配列基領域の露出した部分に半導体材料を形成するために堆積工程を実施するステップを含む、請求項８に記載の方法。
【請求項１０】
前記半導体材料を形成するための前記堆積工程は、それぞれの前記配列基領域の材料と同じ材料を堆積させることを含む、請求項９に記載の方法。
【請求項１１】
前記堆積工程は、化学的蒸着、物理的蒸着、原子層堆積、および選択的蒸着のうちの１つまたは複数を含む、請求項１０に記載の方法。
【請求項１２】
前記複数の相互連結構造と連結されるように、および、前記半導体通路との交差によって複数のメモリセルを形成するために、前記階段構造に複数のゲート電極を形成するステップをさらに含む、請求項１１に記載の方法。
【請求項１３】
前記第２のウェハーを提供するステップは、基板に複数の他の相互連結構造を提供するステップを含む、請求項１２に記載の方法。
【請求項１４】
前記第２のウェハーに接合して前記接合半導体装置を形成するために前記第１のウェハーを反転させるステップは、前記第１のウェハーの前記相互連結構造が前記第２のウェハーの前記複数の他の相互連結構造と接合されるように、前記第１のウェハーを前記第２のウェハーに接合するためのハイブリッド接合を実施するステップを含む、請求項１３に記載の方法。
【請求項１５】
半導体装置を形成するための方法であって、
絶縁材料層を基板にわたって形成するステップであって、前記基板は単結晶シリコンを含まない、ステップと、
分離構造を形成し、前記分離構造に複数のトレンチを形成するために、前記絶縁材料層をパターン形成するステップと、
前記複数のトレンチを満たして前記分離構造に複数の配列基領域を形成するために半導体材料を堆積させるステップであって、前記分離構造は前記複数の配列基領域を互いから絶縁する、ステップと、
前記複数の配列基領域にわたって複数のメモリ配列を形成するステップと、
前記複数のメモリ配列および前記複数の配列基領域を覆うように絶縁構造を形成するステップと
を含む方法。
【請求項１６】
前記複数の配列基領域および前記分離構造の形成の後にそれらの上の過剰な材料を除去するために平坦化工程を実施するステップをさらに含む、請求項１５に記載の方法。
【請求項１７】
前記絶縁材料層を形成するステップは酸化ケイ素を堆積させるステップを含み、前記半導体材料を堆積させるステップはドープ多結晶シリコンを堆積させるステップを含む、請求項１６に記載の方法。
【請求項１８】
半導体装置を形成するための方法であって、
絶縁材料層を基板にわたって形成するステップであって、前記基板は単結晶シリコンを含まない、ステップと、
前記絶縁材料層にわたって半導体材料層を形成するステップと、
前記半導体材料層の一部分を除去し、他の絶縁材料層を露出させ、複数の配列基領域を形成するために、前記半導体材料層をパターン形成するステップと、
前記半導体材料層の除去された部分によって形成される空間を満たし、前記絶縁材料層と連結し、分離構造を形成するために、前記絶縁材料層と同じ材料を堆積させるステップと、
前記複数の配列基領域にわたって複数のメモリ配列を形成するステップと、
前記複数のメモリ配列および前記複数の配列基領域を覆うように絶縁構造を形成するステップと
を含む方法。
【請求項１９】
前記複数の配列基領域および前記分離構造の形成の後にそれらの上の過剰な材料を除去するために平坦化工程を実施するステップをさらに含む、請求項１８に記載の方法。
【請求項２０】
前記絶縁材料層を形成するステップは酸化ケイ素を堆積させるステップを含み、前記半導体材料層を形成するステップはドープ多結晶シリコンを堆積させるステップを含む、請求項１９に記載の方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
関連出願の相互参照
本出願は、本明細書により参照によって全体が組み込まれている「ＢＯＮＤＥＤ  ＭＥＭＯＲＹ  ＤＥＶＩＣＥ  ＡＮＤ  ＦＡＢＲＩＣＡＴＩＯＮ  ＭＥＴＨＯＤＳ  ＴＨＥＲＥＯＦ」という名称の２０１８年１１月３０日に出願された国際出願第ＰＣＴ／ＣＮ２０１８／１１８７０５の継続である。
本開示の実施形態は、接合三次元（３Ｄ）メモリ装置およびその製作方法に関する。
【国際調査報告】
2021535597.tif 000013
2021535597.tif 000014