(57)【要約】【課題】回路規模を増大させずに精度を高めることができるＤ／Ａ変換システムを提供する。【解決手段】デジタル値を上位５ビットと下位１０ビットに分けるデータ分割器２０と、下位１０ビットをデルタシグマ変調するデルタシグマ変調器３０と、上位５ビットとデルタシグマ変調器３０の出力とを合成する合成器４０と、合成器４０の出力をアナログ信号に変換するＤ／Ａ変換器６０と、アナログ信号から高周波ノイズ成分を除去するアナログローパスフィルタ７０とを備え、デルタシグマ変調器３０は、上位５ビットの入力レベルに応じて、上位５ビットの値が端の場合、デルタシグマ変調器３０の次数を下げ、上位５ビットの値が中間の場合、デルタシグマ変調器３０の次数を上げるように、動的に切り替える構成を有している。【選択図】図１
0003186869.tif 000002
【実用新案登録請求の範囲】
【請求項１】
デジタル値を上位ビットと下位ビットに分けるデータ分割器と、
前記下位ビットをデルタシグマ変調するデルタシグマ変調器と、
前記上位ビットと、前記デルタシグマ変調器の出力とを合成する合成器と、
合成器の出力をアナログ信号に変換するＤ／Ａ変換器と、
前記アナログ信号から高周波ノイズ成分を除去するアナログローパスフィルタと、を備え、
前記デルタシグマ変調器は、前記上位ビットの値が端の場合、前記デルタシグマ変調器の次数を下げ、
前記上位ビットの値が中間の場合、前記デルタシグマ変調器の次数を上げることを特徴とするＤ／Ａ変換システム。
【請求項２】
前記上位ビットの値が中間から端に変わる場合と、端から中間に変わる場合とで、前記デルタシグマ変調器の次数を変える閾値を変えて、ヒステリシスを持たせることを特徴とする請求項１に記載のＤ／Ａ変換システム。
【請求項３】
前記データ分割器の前段にアップサンプリングフィルタを設け、入力されるデータをアップサンプリングすることを特徴とする請求項１又は請求項２に記載のＤ／Ａ変換システム。
【請求項４】
前記合成器の後段にリミッタを設けたことを特徴とする請求項１乃至請求項３のいずれかに記載のＤ／Ａ変換システム。
【考案の詳細な説明】
【技術分野】
【０００１】
本考案は、デジタル信号をアナログ信号に変換するＤ／Ａ変換システムに関する。
【背景技術】
【０００２】
デジタル信号をアナログ信号に変換する変換システムとして、デルタシグマ方式のＤ／Ａ変換システム（ｄｉｇｉｔａｌ  ｔｏ  ａｎａｌｏｇ  ｃｏｎｖｅｒｔｅｒ）が知られている。
【０００３】
デルタシグマ方式のＤ／Ａ変換システムは、デジタル信号をアップサンプリングして、デルタシグマ変調器を用いて信号処理するもので、高分解能のＤ／Ａ変換に適している。
【０００４】
デルタシグマ方式のＤ／Ａ変換システムにおいて、高分解能と高速応答とを両立するために、多ビットのデジタル信号を上位と下位に分けて、下位ビットをデルタシグマ変調し、その出力を上位に加算するものがある。例えば、特許文献１に、デジタル信号を上位ビットと下位ビットとに分けるデータ分割器を有するＤ／Ａ変換システムが開示されている。
【０００５】
図４は、特許文献１に記載されたＤ／Ａ変換システム１００の構成ブロック図である。図４に示すように、Ｄ／Ａ変換システム１００は、入力データＤｉｎの上位ビットデータＤｐをパルス幅変調することで得られる上位ビットパルス信号Ｓｐと、下位ビットデータＤｓをデルタシグマ変調することで得られる１ビット信号Ｓｓとを時間領域で加算する。これにより、高速な回路を必要とせずに、高分解能と高速応答とを両立できる。
【０００６】
さらに、下位ビットのデルタシグマ変調に、Ｍａｓｈ（Ｍｕｌｔｉ  Ｓｔａｇｅ  Ｎｏｉｓｅ  Ｓｈａｐｉｎｇ）方式を使用したＤ／Ａ変換システムがある。このＤ／Ａ変換システムにおいて、デルタシグマ変調器の次数をＮとし、デジタル信号を上位Ｍビット、下位Ｌビットに分けた場合、その出力レベル数は（２Ｍ）＋（２Ｎ）−１となる。下位ビットのデルタシグマ変調器の次数Ｎを高くすることによって、Ｄ／Ａ変換システムのＤ／Ａ変換精度を高めることができる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１０−１８７０９５号公報
【考案の概要】
【考案が解決しようとする課題】
【０００８】
しかしながら、Ｍａｓｈ方式を使用したＤ／Ａ変換システムにおいて、さらなる高分解能を得るためにはデルタシグマ変調器の次数Ｎをさらに大きくする必要があるが、次数Ｎを高くするにつれ出力レベル数は増加し、オーバーヘッドとなる。このオーバーヘッドは、後段のアナログ回路での部品コストの増加、及びアナログ変換後の出力レベルの低下をもたらす。
【０００９】
本考案は、上述した課題を解決するもので、回路規模を増大させずに精度を高めることができるＤ／Ａ変換システムを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本考案のＤ／Ａ変換システムは、デジタル値を上位ビットと下位ビットに分けるデータ分割器と、前記下位ビットをデルタシグマ変調するデルタシグマ変調器と、前記上位ビットと、前記デジタルシグマ変調器の出力とを合成する合成器と、合成器の出力をアナログ信号に変換するＤ／Ａ変換器と、前記アナログ信号から高周波ノイズ成分を除去するアナログローパスフィルタとを備え、前記デルタシグマ変調器は、前記上位ビットの値が端の場合、前記デルタシグマ変調器の次数を下げ、前記上位ビットの値が中間の場合、前記デルタシグマ変調器の次数を上げることを特徴とする。
【００１１】
この構成により、上位ビットの値に応じて下位ビットのデルタシグマ変調器の次数を変えることで、アナログ変換後の出力レベルの低下をなくし、回路規模を増大させずに精度を高めることができる。
【００１２】
また、本考案のＤ／Ａ変換システムにおいて、前記上位ビットの値が中間から端に変わる場合と、端から中間に変わる場合とで、前記デルタシグマ変調器の次数を変える閾値を変えて、ヒステリシスを持たせることを特徴とする。
【００１３】
ヒステリシスを持たせているので、上位ビットの値に応じて下位ビットのデルタシグマ変調器の次数を変える動作が安定する。
【００１４】
また、本考案のＤ／Ａ変換システムにおいて、前記データ分割器の前段にアップサンプリングフィルタを設け、入力されるデータをアップサンプリングすることが好ましい。
【００１５】
入力されるデータをアップサンプリングしているので、精度を高めることができる。
【００１６】
また、本考案のＤ／Ａ変換システムにおいて、前記合成器の後段にリミッタを設けたことを特徴とする。
【００１７】
この構成により、出力値が、出力可能範囲を超えないようにすることができる。出力値が出力可能範囲を超える不具合を生じることなく、精度の高いＤ／Ａ変換システムを提供することができる。
【考案の効果】
【００１８】
本考案によれば、上位ビットの値に応じて下位ビットのデルタシグマ変調器の次数を変えることで、出力レベルの低下をなくし、回路規模を増大させずに精度を高めることができるＤ／Ａ変換システムを実現できる。
【図面の簡単な説明】
【００１９】
【図１】本考案の実施形態のＤ／Ａ変換システムを示すブロック図である。
【図２】本考案の実施形態のＤ／Ａ変換システムにおけるデルタシグマ変調器を示すブロック図である。
【図３】本考案の実施形態のＤ／Ａ変換システムにおけるデルタシグマ変調器の動作を示す説明図である。
【図４】従来のＤ／Ａ変換システムを示す構成ブロック図である。
【考案を実施するための形態】
【００２０】
本考案の実施形態のＤ／Ａ変換システム１について、図面を参照して説明する。図１は、本考案の実施形態のＤ／Ａ変換システム１を示すブロック図である。図２は、本考案の実施形態のＤ／Ａ変換システム１におけるデルタシグマ変調器３０を示すブロック図である。図３は、本考案の実施形態のＤ／Ａ変換システム１におけるデルタシグマ変調器３０の動作を示す説明図である。
【００２１】
本実施形態のＤ／Ａ変換システム１は、図１に示すように、アップサンプリングフィルタ１０、データ分割器２０、デルタシグマ変調器３０、合成器４０、リミッタ５０、Ｄ／Ａ変換器６０、及びアナログローパスフィルタ７０を備えている。
【００２２】
本実施形態では、Ｄ／Ａ変換システム１に入力されるデジタル信号を、サンプリング周波数１Ｆｓの１５ビットデータであるとして、以下の説明をおこなう。
【００２３】
アップサンプリングフィルタ１０は、サンプリング周波数１Ｆｓの１５ビットデータを６４倍にアップサンプリングし、アップサンプリング後に補間フィルタによって調整する回路である。アップサンプリングフィルタ１０によってサンプリング周波数６４Ｆｓの１５ビットデータにされたデジタル値は、データ分割器２０に送られる。
【００２４】
データ分割器２０は、前段のアップサンプリングフィルタ１０によってサンプリング周波数６４Ｆｓの１５ビットデータにされたデジタル値を、上位ビットと下位ビットとに分ける回路である。下位１０ビットは、デルタシグマ変調器３０に送られる。上位５ビットは、合成器４０に送られるとともに、デルタシグマ変調器３０の動作を切り替えるためのデータとしてデルタシグマ変調器３０に送られる。
【００２５】
デルタシグマ変調器３０は、デジタル値の下位１０ビットを高次のＭａｓｈ（Ｍｕｌｔｉ  Ｓｔａｇｅ  Ｎｏｉｓｅ  Ｓｈａｐｉｎｇ）方式でデルタシグマ変調し、合成器４０にデータを送る回路である。本実施形態のデルタシグマ変調器３０は、デジタル値の上位５ビットの入力レベルに応じて、デルタシグマ変調器３０の次数を４次／３次／２次／１次に動的に切り替える構成を有している。
【００２６】
合成器４０は、データ分割器２０から送られてきた上位５ビットのデータと、デルタシグマ変調器３０から送られてきた１次、２次、３次、または４次の処理データと、を合成する回路である。合成器４０の後段に設けられたリミッタ５０は、合成されたデータが出力変換されたときに出力可能範囲を超えないように、あらかじめデータの上限および下限に制限を設けるものである。合成器４０で合成されたデータは、合成器４０の後段に設けられたリミッタ５０を介して、Ｄ／Ａ変換器６０に送られる。
【００２７】
Ｄ／Ａ変換器６０は、合成器４０で合成された出力をアナログ信号に変換する回路である。アナログローパスフィルタ７０は、デジタル信号のサンプリング周波数とデルタシグマ変調器３０の次数に依存する高周波ノイズ成分を除去する回路である。これによって、本実施形態のＤ／Ａ変換システム１は、アナログローパスフィルタ７０から、高分解能のアナログ出力が出力される。
【００２８】
つぎに、本実施形態のＤ／Ａ変換システム１の特徴部分であるデルタシグマ変調器３０をより詳細に説明する。
【００２９】
本実施形態のデルタシグマ変調器３０は、図２に示すように、４次のＭａｓｈ（Ｍｕｌｔｉ  Ｓｔａｇｅ  Ｎｏｉｓｅ  Ｓｈａｐｉｎｇ）を備え、データ分割器２０からデジタル値の下位１０ビットのデータが入力される。また、デルタシグマ変調器３０は、図２に示すように、デジタル値の上位５ビットの入力レベルを検出する入力レベル検出器３６を備え、２段目の１次デルタシグマ変調回路３２、３段目の１次デルタシグマ変調回路３３、及び４段目の１次デルタシグマ変調回路３４の動作が以下のように制御される。
【００３０】
デルタシグマ変調器３０に入力された下位１０ビットのデータは、１段目の１次デルタシグマ変調回路３１に入力されて1ビットで量子化される。１段目の量子化ノイズは、２段目の１次デルタシグマ変調回路３２に入力されて1ビットで量子化される。２段目の量子化ノイズは、３段目の１次デルタシグマ変調回路３３に入力されて1ビットで量子化される。３段目の量子化ノイズは、４段目の１次デルタシグマ変調回路３４に入力されて1ビットで量子化される。２段目の１次デルタシグマ変調回路３２の量子化出力、３段目の１次デルタシグマ変調回路３３の量子化出力、及び４段目の１次デルタシグマ変調回路３４の量子化出力においては、遅延回路（図２のＺ−１）及び積算回路（図２の＋）でそれぞれ演算がおこなわれる。そして、それぞれの演算結果が１段目の１次デルタシグマ変調回路３１の量子化出力に加算されて、合成器４０に送られる。このとき、入力レベル検出器３６によって、デジタル値の上位５ビットの入力レベルが検出され、上位５ビットの入力レベルに応じて、２段目の１次デルタシグマ変調回路３２、３段目の１次デルタシグマ変調回路３３、及び４段目の１次デルタシグマ変調回路３４の演算を許可または禁止する制御がおこなわれる。すなわち、デジタル値の上位５ビットの入力レベルに応じて、デルタシグマ変調器３０の次数を４次／３次／２次／１次に動的に切り替えている。
【００３１】
デルタシグマ変調器の次数をＮとし、デジタル値を上位Ｍビット、下位Ｌビットに分けた場合、その出力レベル数は（２Ｍ）＋（２Ｎ）−１となる。本実施形態のデルタシグマ変調器３０が４次の動作であれば、デジタル値を上位５ビットと下位１０ビットとに分けた出力レベルは４７レベルである。本実施形態のデルタシグマ変調器３０が４次／３次／２次／１次に動的に切り替わる動作であれば、デジタル値を上位５ビットと下位１０ビットとに分けた出力レベルは、デルタシグマ変調器３０が１次の動作のときと同じ３３レベルである。
【００３２】
本実施形態においては、デジタル値の上位５ビットの値は、図３に示すように、−１６〜１５となる。デジタル値の上位５ビットの入力レベルが端の範囲にあるときは、デルタシグマ変調器３０が自分自身で、２段目の１次デルタシグマ変調回路３２、３段目の１次デルタシグマ変調回路３３、及び４段目の１次デルタシグマ変調回路３４の演算を禁止して、デルタシグマ変調器３０の次数を１次にして動作させる。デジタル値の上位５ビットの入力レベルが中間の範囲にあるときは、デルタシグマ変調器３０が自分自身で、２段目の１次デルタシグマ変調回路３２、３段目の１次デルタシグマ変調回路３３、及び４段目の１次デルタシグマ変調回路３４の演算を使用して、デルタシグマ変調器３０の次数を４次にして動作させる。デジタル値の上位５ビットの入力レベルがこれらの間の範囲にあるときは、デルタシグマ変調器３０の次数を順に２次、３次にして動作させ、さらにヒステリシス特性を持たせている。すなわち、デジタル値の上位５ビットの値が中間から端に変わる場合と、端から中間に変わる場合とで、デルタシグマ変調器３０の次数を変える閾値を変えて、デルタシグマ変調器３０の次数を変える動作が安定するようにしている。
【００３３】
具体的事例として、図３に示すように、デジタル値の上位５ビットの値が−７〜６のときは、デルタシグマ変調器３０の次数を４次にして動作させる。デジタル値の上位５ビットが中間から１０の値に変わるときは、９以上の値でデルタシグマ変調器３０の次数を３次にして動作させる。同様に、デジタル値の上位５ビットが中間から−１１の値に変わるときは、−１０以下の値でデルタシグマ変調器３０の次数を３次にして動作させる。一方、デジタル値の上位５ビットが１０の値から中間の値に変わるときは、７未満の値になるまでデルタシグマ変調器３０の次数を３次にして動作させる。同様に、デジタル値の上位５ビットが−１１の値から中間の値に変わるときは、−８よりプラス側の値になるまでデルタシグマ変調器３０の次数を３次にして動作させる。さらに、デジタル値の上位５ビットの値が中間から端に変わる場合と、端から中間に変わる場合とで、図３に示すように、デルタシグマ変調器３０の次数を２次または１次にして動作させる閾値（１１、１３、１４、１５、−１２、−１４、−１５、−１６）を有している。なお、低い次数に切り替わるとき、出力値が−１６〜１６の範囲を越える場合があるので、これを防ぐためにリミッタ５０が設けられている。
【００３４】
本実施形態と異なり、もし、デジタル値の上位５ビットの入力レベルが大きいときにデルタシグマ変調器３０の次数を４次にして動作させると、出力値は４７レベルを必要とする。
【００３５】
本実施形態は、デジタル値の上位５ビットの入力レベルが大きいときにデルタシグマ変調器３０の次数を下げて動作させるので、出力値は３３レベルに減らすことができる。より具体的には、デジタル値の上位５ビットのデータに合成されるべき下位１０ビットのデータによる出力値が小さな振幅の高周波成分となるように制限されて、出力値が３３レベルを超えない。上位５ビットの入力レベルが中間の範囲にあるときには、デルタシグマ変調器３０の次数を４次にして動作させるので、下位１０ビットのデータによる出力値がより大きな振幅の高周波成分となる。しかしながら、下位１０ビットのデータによる出力値が上述の場合よりも大きな振幅の高周波成分であっても、合成されるべき上位５ビットのデータが大きくないので、この場合も出力値が３３レベルを超えない。上位５ビットのデータとデルタシグマ変調器３０の演算結果とが合成されたデジタル信号は、Ｄ／Ａ変換器６０及びアナログローパスフィルタ７０によって高周波ノイズ成分が除去されたアナログ信号になるので出力値を３３レベルに削減した影響はほとんど生じない。
【００３６】
これにより、アナログ変換後の出力レベルの低下をなくし、Ｄ／Ａ変換器６０を構成するスイッチト・キャパシタ回路に使用される容量が３２個で済むようになる。上述の場合に比べると、容量を１４個削減できるので、例えば、半導体プロセス技術で製造する場合に比較的大きな面積を占有する容量が少なくでき、Ｄ／Ａ変換システム１のチップ面積を縮小させることができる。
【００３７】
本実施形態は、サンプリング周波数１Ｆｓの１５ビットデータを６４倍にアップサンプリングして、下位１０ビットをＭａｓｈ方式でデルタシグマ変調する回路としているが、本考案はこれに限定されるものではない。アップサンプリング周波数を高くして補間データ数を増加させたり、上位ビット数を多くしたりすれば、回路の負荷は増加するが精度を高めることができる。アップサンプリング周波数やＭａｓｈ方式でデルタシグマ変調するビット数を変更してもよい。例えば、６４倍のアップサンプリングを１２８倍や２５６倍としてもよい。また、デジタル値を上位６ビットと下位９ビットとに分割して、上位ビット数を増やして下位９ビットをデルタシグマ変調する回路としてもよい。
【００３８】
本実施形態は、デルタシグマ変調器３０の次数を４次／３次／２次／１次に動的に切り替える回路としたが、必要な精度によっては５段目の１次デルタシグマ変調回路を追加して５次／４次／３次／２次／１次で動的に切り替える回路としてもよい。また、入力レベルが端の範囲にあるときにも精度が必要ならば、４次／３次で切り替える回路とすることができる。４次／３次で切り替える場合の出力値は３９レベルである。
【００３９】
以上のように、本実施形態のＤ／Ａ変換システム１は、下位ビットをデルタシグマ変調するデルタシグマ変調器３０が、上位５ビットの入力レベルに応じて、自らデルタシグマ変調器３０の次数を４次／３次／２次／１次に動的に切り替える構成を有している。この構成により、アナログ変換後の出力レベルの低下をなくし、回路規模を増大させずに精度を高めることができる。
【００４０】
また、本実施形態のＤ／Ａ変換システム１は、入力されるデータをアップサンプリングしているので、精度を高めることができる。
【００４１】
また、本実施形態のＤ／Ａ変換システム１では、デルタシグマ変調器３０に上位５ビットの値が中間から端に変わる場合と、端から中間に変わる場合とで、デルタシグマ変調器３０の次数を変える閾値を変えて、ヒステリシスを持たせている。これにより、上位ビットの値に応じて下位ビットのデルタシグマ変調器３０の次数を変える動作が安定する。
【００４２】
また、本実施形態のＤ／Ａ変換システム１は、合成器４０で合成されたデータが出力可能範囲を超えないように、リミッタ５０を介してＤ／Ａ変換器６０に送られる。これにより、出力値が出力可能範囲を超える不具合を生じることがない。
【符号の説明】
【００４３】
１      Ｄ／Ａ変換システム
１０    アップサンプリングフィルタ
２０    データ分割器
３０    デルタシグマ変調器
３１    １段目の１次デルタシグマ変調回路
３２    ２段目の１次デルタシグマ変調回路
３３    ３段目の１次デルタシグマ変調回路
３４    ４段目の１次デルタシグマ変調回路
３６    入力レベル検出器
４０    合成器
５０    リミッタ
６０    Ｄ／Ａ変換器
７０    アナログローパスフィルタ
【図１】
0003186869.tif 000003
【図２】
0003186869.tif 000004
【図３】
0003186869.tif 000005
【図４】
0003186869.tif 000006
【手続補正書】
【提出日】平成25年8月30日(2013.8.30)
【手続補正１】
【補正対象書類名】実用新案登録請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
デジタル値を上位ビットと下位ビットに分けるデータ分割器と、
前記下位ビットをデルタシグマ変調するデルタシグマ変調器と、
前記上位ビットと、前記デルタシグマ変調器の出力とを合成する合成器と、
合成器の出力をアナログ信号に変換するＤ／Ａ変換器と、
前記アナログ信号から高周波ノイズ成分を除去するアナログローパスフィルタと、を備え、
前記デルタシグマ変調器は、前記上位ビットの値が端の場合、前記デルタシグマ変調器の次数を下げ、前記上位ビットの値が中間の場合、前記デルタシグマ変調器の次数を上げる回路を有することを特徴とするＤ／Ａ変換システム。
【手続補正２】
【補正対象書類名】実用新案登録請求の範囲
【補正対象項目名】請求項２
【補正方法】変更
【補正の内容】
【請求項２】
前記デルタシグマ変調器は、前記上位ビットの値が中間から端に変わる場合と、端から中間に変わる場合とで、前記デルタシグマ変調器の次数を変える閾値を変えて、ヒステリシスを持たせることを特徴とする請求項１に記載のＤ／Ａ変換システム。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
本考案のＤ／Ａ変換システムは、デジタル値を上位ビットと下位ビットに分けるデータ分割器と、前記下位ビットをデルタシグマ変調するデルタシグマ変調器と、前記上位ビットと、前記デジタルシグマ変調器の出力とを合成する合成器と、合成器の出力をアナログ信号に変換するＤ／Ａ変換器と、前記アナログ信号から高周波ノイズ成分を除去するアナログローパスフィルタとを備え、前記デルタシグマ変調器は、前記上位ビットの値が端の場合、前記デルタシグマ変調器の次数を下げ、前記上位ビットの値が中間の場合、前記デルタシグマ変調器の次数を上げる回路を有することを特徴とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正の内容】
【００１２】
また、本考案のＤ／Ａ変換システムにおいて、前記デルタシグマ変調器は、前記上位ビットの値が中間から端に変わる場合と、端から中間に変わる場合とで、前記デルタシグマ変調器の次数を変える閾値を変えて、ヒステリシスを持たせることを特徴とする。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
本実施形態のデルタシグマ変調器３０は、図２に示すように、４次のＭａｓｈ（Ｍｕｌｔｉ  Ｓｔａｇｅ  Ｎｏｉｓｅ  Ｓｈａｐｉｎｇ）方式でデルタシグマ変調する回路を備え、データ分割器２０からデジタル値の下位１０ビットのデータが入力される。また、デルタシグマ変調器３０は、図２に示すように、デジタル値の上位５ビットの入力レベルを検出する入力レベル検出器３６を備え、２段目の１次デルタシグマ変調回路３２、３段目の１次デルタシグマ変調回路３３、及び４段目の１次デルタシグマ変調回路３４の動作が以下のように制御される。