(57)【要約】ＩＯリンクマスターをスレーブに接続するインバータ回路構成は、電流がカレントミラー（Ｑｐｏ１，Ｑｎｏ１，Ｑｐｏ２，Ｑｎｏ２）によってスレーブの端子（ＯＵＴ１）に複製されるＡＢクラストランジスタ回路（Ｑｎｃ２，Ｑｐｃ２）を備えている。バイアス回路（Ｒｂ１，Ｑｂ１，…，Ｑｎｃ１，Ｑｐｃ１）はバイアス電圧をＡＢクラストランジスタ（Ｑｎｃ２，Ｑｐｃ２）に供給する。比較器（Ｃ）はマスター端子とスレーブ端子（Ｃ／Ｑ，ＯＵＴ１）との間のフィードバックを形成する。回路は、スレーブデバイスをＩＯリンク互換にするための双方向インバージョンを提供する。
2021521715.tif 000002
【特許請求の範囲】
【請求項１】
第１の端子（ＯＵＴ１）、第２の端子（Ｃ／Ｑ）、第１の供給電位（Ｖｓｕｐｐｌｙ）用端子および第２の供給電位（Ｖｇｎｄ）用端子と、
前記第１の端子（ＯＵＴ１）と前記第１の供給電位（Ｖｓｕｐｐｌｙ）用端子とに接続されたプルアップ抵抗（Ｒ３）と、
前記第２の端子（Ｃ／Ｑ）に接続されたＡＢクラストランジスタ回路（Ｑｎｃ２，Ｑｐｃ２）と、
前記第１の供給電位（Ｖｓｕｐｐｌｙ）用端子と前記ＡＢクラストランジスタ回路（Ｑｎｃ２，Ｑｐｃ２）の一端とに接続された入力経路を有するとともに、前記第１の端子（ＯＵＴ１）に接続された出力経路を有する第１のカレントミラー（Ｑｐｏ１，Ｑｐｏ２）と、
前記第２の供給電位（Ｖｇｎｄ）用端子と、前記ＡＢクラストランジスタ回路（Ｑｎｃ２，Ｑｐｃ２）の他端とに接続された入力経路を有するとともに、前記第１の端子（ＯＵＴ１）に接続された出力経路を有する第２のカレントミラー（Ｑｎｏ１，Ｑｎｏ２）と、
バイアス電流源（Ｒｂ１，Ｑｂ１）と、前記第１の電位（Ｖｓｕｐｐｌｙ）に関連する第１のバイアス電圧（Ｖｂｎ）用端子と、前記第２の供給電位（Ｖｇｎｄ）に関連する第２のバイアス電圧（Ｖｂｐ）用端子を備え、前記第１と第２のバイアス電圧用端子（Ｖｂｎ，Ｖｂｐ）が前記ＡＢクラストランジスタ回路（Ｑｎｃ２，Ｑｐｃ２）に接続されている、バイアス回路（Ｒｂ１，Ｑｂ１，…，Ｑｎｃ１，Ｑｐｃ１）と、
第３のカレントミラー（Ｑｄ２，Ｑｄ１）を介して前記第２の端子（Ｃ／Ｑ）に接続された出力を有するとともに、前記第１の端子（ＯＵＴ１）に接続された比較器（Ｃ）と、
を備える、インバータ回路構成。
【請求項２】
前記ＡＢクラストランジスタ回路は、
ＰＮＰトランジスタ（Ｑｐｃ２）と、ＮＰＮトランジスタ（Ｑｎｃ２）とを備え、
前記ＰＮＰトランジスタと前記ＮＰＮトランジスタのエミッタが前記第２の端子（Ｃ／Ｑ）に接続されている、
請求項１に記載のインバータ回路構成。
【請求項３】
前記比較器（Ｃ）は、
閾値電圧に接続された第１の入力（−）と、前記第１の端子（ＯＵＴ１）に接続された第２の入力（＋）とを備え、
前記比較器の出力は、抵抗（Ｒ１）に接続され、
前記第３のカレントミラー（Ｑｄ２，Ｑｄ１）は、
前記抵抗に接続された入力経路と、前記第２の端子（Ｃ／Ｑ）に接続された出力経路とを備えている、
請求項１または２に記載のインバータ回路構成。
【請求項４】
前記比較器（Ｃ）の前記第１の入力（−）は、分圧器（Ｒ２，Ｒ２）に接続された反転入力であり、
前記比較器（Ｃ）の前記第２の入力（＋）は、前記第１の端子（ＯＵＴ１）に接続された非反転入力である、
請求項３に記載のインバータ回路構成。
【請求項５】
前記バイアス電流（Ｉｂ）を受け取るように構成され、前記ＡＢクラストランジスタ回路のトランジスタ（Ｑｐｃ２）を含む出力経路を有するカレントミラー（Ｑｐｃ１，Ｑｐｃ２）と、
前記バイアス電流（Ｉｂ）を受け取るように構成され、前記ＡＢクラストランジスタ回路の別のトランジスタ（Ｑｎｃ２）を含む出力経路を有する別のカレントミラー（Ｑｎｃ１，Ｑｎｃ２）と、
をさらに備えた、
請求項１から４のうちいずれか一項に記載のインバータ回路構成。
【請求項６】
前記バイアス回路の前記カレントミラー（Ｑｐｃ１，Ｑｐｃ２）は、
前記第１の供給電位（Ｖｓｕｐｐｌｙ）用端子に接続されたダイオード（Ｄ２）と、前記ＡＢクラストランジスタ回路の前記トランジスタ（Ｑｐｃ２）の制御端子に接続されたダイオードとして構成されたトランジスタ（Ｑｐｃ１）とを含む入力経路を備え、
前記バイアス回路の前記別のカレントミラー（Ｑｎｃ１，Ｑｎｃ２）は、
前記第２の供給電位（Ｖｇｎｄ）用端子に接続されたダイオード（Ｄ１）と、前記ＡＢクラストランジスタ回路の前記別のトランジスタ（Ｑｎｃ２）の制御端子に接続されたダイオードとして構成されたトランジスタ（Ｑｎｃ１）を含む入力経路を備えている、
請求項５に記載のインバータ回路構成。
【請求項７】
前記第２の端子（Ｃ／Ｑ）に接続された出力端子（１３１）を有するマスター回路（１３０）をさらに備え、
前記マスター回路は、
前記マスター回路の前記出力端子（１３１）と前記第２の供給電位（Ｖｇｎｄ）用端子に接続された第１の切替可能な電流源（１３４，ＩＱＬＭ）と、
前記マスター回路の前記出力端子（１３１）と前記第２の供給電位（Ｖｇｎｄ）用端子に接続された第２の電流源（１３３，ＩＬＬＭ）と、
前記マスター回路の前記出力端子（１３１）と前記第１の供給電位（Ｖｓｕｐｐｌｙ）用端子に接続された第３の切替可能な電流源（１３２，ＩＱＨＭ）と、
を備えている、
請求項１から６のうちいずれか一項に記載のインバータ回路構成。
【請求項８】
前記第１の端子（ＯＵＴ１）に接続された出力端子（１１１）を有するスレーブ回路（１１０）をさらに備え、
前記スレーブ回路は、前記第２の供給電位（Ｖｇｎｄ）用端子と前記スレーブ回路の前記出力端子（１１１）とに接続された切替可能な電流源（１１２，ＩＱＬＤ）を備える、
請求項７に記載のインバータ回路構成。
【請求項９】
前記第１の供給電位用端子は、正電位（Ｖｓｕｐｐｌｙ）用端子であって、
前記第２の供給電位用端子は、接地電位（Ｖｇｎｄ）用端子であって、
前記正電位（Ｖｓｕｐｐｌｙ）用端子に接続されたカレントミラーは、ＰＮＰトランジスタを含み、
前記接地電位（Ｖｇｎｄ）用端子に接続されたカレントミラーは、ＮＰＮトランジスタを含む、
請求項８に記載のインバータ回路構成。
【請求項１０】
前記スレーブ回路（１１０）は、オープンコレクタドライバトランジスタを含み、
前記オープンコレクタドライバトランジスタのコレクタは、前記第１の端子（ＯＵＴ１）に接続され、
前記オープンコレクタドライバトランジスタのエミッタは、前記第２の供給電位（Ｖｇｎｄ）用端子に接続される、
請求項８または９に記載のインバータ回路構成。
【請求項１１】
前記マスター回路（１３０）は、欧州規格ＥＮ６１１３１パート９に準拠する出力ステージを備え、
前記スレーブ回路は、欧州規格ＥＮ６１１３１パート９に準拠しない出力ステージを備える、
請求項８から１０のうちいずれか一項に記載のインバータ回路構成。
【請求項１２】
前記比較器（Ｃ）の出力によって供給される電流が、前記マスター回路の前記第２の電流源（１３３，ＩＬＬＭ）によって供給される電流よりも高くなるとともに、前記マスター回路の前記第１の切替可能な電流源（１３４，ＩＱＬＭ）によって供給される電流と、前記マスター回路の前記第２の電流源（１３３，ＩＬＬＭ）によって供給される電流の和よりも小さくなるように、前記回路が構成されている、
請求項８から１１のうちいずれか一項に記載のインバータ回路構成。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、双方向インバータ機能を提供する回路構成に関する。特に、本開示は、欧州規格ＥＮ６１１３１パート９準拠のマスター回路を、同規格に準拠していないスレーブ回路に接続するのに有用な、第１の端子と第２の端子の間に双方向インバージョンを提供する回路構成に関する。
【背景技術】
【０００２】
多くの場合ＩＯリンクとも呼ばれる欧州規格ＥＮ６１１３１パート９は、産業環境において少なくとも３本のワイヤを有するケーブルを介してスレーブデバイスをマスターデバイスに接続するのに有用な必要条件に関する。スレーブは多くの場合、ＩＯリンクのピアツーピア通信を介してマスターとインターフェースするセンサまたはアクチュエータであり、マスターは、より高位の制御システムのフィールドバスに挿入されてよい。ＩＯリンクマスターは、プッシュプル構成の切替可能な電流源を含み、ＩＯリンクスレーブは、オープンコレクタＰＮＰトランジスタ等の切替可能なハイサイド電流源を含む。電流信号は信号線を介して伝送され、そこに、マスターまたはスレーブはオープンコレクタＰＮＰトランジスタを介してハイサイド電流を供給する、または、マスターはプルダウン抵抗を介してプルダウン電流をシンクする。
【０００３】
市場で入手可能なセンサデバイスには、ハイサイド電流スイッチではなくオープンコレクタＮＰＮトランジスタ等のローサイド電流スイッチを使用するものもあり、その結果これらのセンサデバイスはＩＯリンク互換でなく、ＩＯリンクマスターデバイスと即座に通信できない。
【０００４】
ＩＯリンク互換マスターと、ＩＯリンク非互換スレーブの間にインターフェースを成立させる回路を提供する必要がある。特に、プッシュプル回路を用いる出力ステージを有するＩＯリンクマスターと、ローサイドオープンコレクタスイッチングトランジスタを有するスレーブとをインターフェースする回路が必要である。  
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本開示の目的は、ＩＯリンク互換マスターとＩＯリンク非互換スレーブデバイスとの間にインターフェースを実行するデバイスを提供することである。
【０００６】
本開示の別の目的は、ローサイドスイッチを有するセンサデバイスの、ハイサイドスイッチを有するＩＯリンクマスターデバイスへの接続を可能にするインターフェース回路を提供することである。
【課題を解決するための手段】
【０００７】
上記の目的のうち１つ以上は、第１の端子、第２の端子、第１の供給電位用端子および第２の供給電位用端子、前記第１の端子と前記第１の供給電位用端子に接続されたプルアップ抵抗、前記第２の端子に接続されたＡＢクラストランジスタ回路、前記第１の供給電位用端子と、前記ＡＢクラストランジスタ回路の一端部とに接続された入力経路を有するとともに、前記第１の端子に接続された出力経路を有する第１のカレントミラー、前記第２の供給電位用端子と、前記ＡＢクラストランジスタ回路のもう一つの端部に接続された入力経路を有するとともに、前記第１の端子に接続された出力経路を有する第２のカレントミラー、バイアス電流源と、前記第１の電位に関連する第１のバイアス電圧用端子と、前記第２の供給電位に関連する第２のバイアス電圧用端子を備え、前記第１と第２のバイアス電圧用端子が前記ＡＢクラストランジスタ回路に接続されているバイアス回路、第３のカレントミラーを介して前記第２の端子に接続された出力を有する、前記第１の端子に接続された比較器とを備えたインバータ回路構成によって達成される。
【０００８】
インバータ回路構成は、スレーブデバイスの出力端子に接続される第１の端子ＯＵＴ１を含む。スレーブデバイスは、出力端子と接地端子の間に接続されたローサイド切替可能な電流源を含み得る。ローサイド電流源はオープンコレクタＮＰＮトランジスタであってよい。インバータ回路構成は、マスターデバイスの出力端子に接続される第２の端子Ｃ／Ｑを含む。マスターデバイスは、少なくとも、正供給電位端子に接続されたハイサイド切替可能な電流源と、プッシュプル構成の接地端子に接続されたローサイド切替可能な電流源を含む。インバータ回路構成は、ＩＯリンクマスターとＩＯリンク非互換スレーブの間の信号および論理挙動をインターフェースするインターフェース回路の機能を果たす。回路構成は双方向インバータの機能を実行する。
【０００９】
より詳細には、インターフェース回路は第１の端子ＯＵＴ１にプルアップ抵抗を含む。Ｃ／Ｑ端子はＡＢクラストランジスタ回路に接続され、２つの相補的なバイポーラＮＰＮおよびＰＮＰトランジスタのエミッタはＣ／Ｑ端子に接続される。ＡＢクラストランジスタを通る電流は、対応するカレントミラー回路を介してＯＵＴ１端子にフィードバックされる。  
【００１０】
バイアス回路は、バイアス電圧をＡＢクラストランジスタのベース端子に供給する。バイアス電圧は、ＡＢクラストランジスタのうち一方のみが導通するようになっている。例えば、バイアス電圧は、供給電圧の上または下の１つまたは２つのダイオード電位である。ハイサイドＡＢクラストランジスタに関して、バイアス電圧は接地電位の上の１つまたは２つのダイオード電位である。ローサイドＡＢクラストランジスタに関して、バイアス電圧は正供給電位の下の１つまたは２つのダイオード電位である。バイアス電圧は、１つ以上のカレントミラー回路によって、接地または供給電位のいずれかに接続され少なくとも１つのダイオードを含む経路にミラーコピーされる規定された電流を生成する電流源によって生成される。ダイオードは、ＡＢクラストランジスタのベース端子に接続される。ＡＢクラストランジスタのＡＢクラス挙動は、デバイスの電力消費によって生成された電力消費と温度の影響を最小化する。
【００１１】
ＯＵＴ１端子に比較器が配設されている。比較器出力は、抵抗を介して端子Ｃ／Ｑにミラーコピーされる電流を供給する。比較器の非反転入力は端子ＯＵＴ１に接続され、比較器の反転入力は、供給電圧の半分等の中点電圧を生成し得る分圧器に接続されている。端子ＯＵＴ１での信号が高い場合、比較器の出力は、抵抗で出力電流が生成されないように、高く駆動、例えば供給電位に駆動される。端子ＯＵＴ１での信号が低い場合、比較器の出力は、端子Ｃ／Ｑにミラーコピーされる電流が抵抗で生成されるように、低く駆動、例えば、接地電位に駆動される。
【００１２】
バイアス回路は、より詳細には、ダイオードを介して規定された電流を生成するように、既知の規定された値の抵抗であり得る正供給電位に接続されたバイアス電流源を含む。ダイオードはカレントミラーの入力経路である。ＡＢクラストランジスタのうち１つに関連するさらなるカレントミラーは、付加的なカレントミラー回路を介してバイアス電流を受け取り、ＡＢクラストランジスタは、関連するカレントミラーの出力経路を形成する。ハイサイドＡＢクラストランジスタに関連するカレントミラーは接地電位に接続され、ローサイドＡＢクラストランジスタに関連するカレントミラーは供給電位に接続される。前記カレントミラーの入力経路のエミッタは、それぞれ、接地電位および供給電位に直接接続されても、または、付加的なダイオードデバイスを介して、それぞれ、接地電位より上である、また供給電位より下である１つ以上のダイオード電圧であるバイアス電圧を生成する。
【００１３】
比較器出力によって生成されて端子Ｃ／Ｑに供給される電流は、マスターデバイスの電流によって規定される範囲内になければならない。この電流は、マスターデバイスのローサイド抵抗を介したプルダウン電流よりも高くなければならない。さらに、この電流は、ローサイドスイッチを通る電流と、マスターデバイスのローサイドプルダウン抵抗を通る電流の和よりも低くなければならない。電流の適切な量は、比較器の出力に接続された抵抗によって決定され得る。  
【００１４】
ＩＯリンク互換マスターの出力端子と、ＩＯリンク互換ハイサイドスイッチとしてではなくローサイドスイッチとしてローサイドオープンコレクタＮＰＮトランジスタを有するＩＯリンク非互換スレーブの出力端子との間で本開示に係るインバータ回路構成を接続すると、非互換スレーブがＩＯリンクマスターと協働することを可能にする。スレーブは、センサであっても、またはアクチュエータであってもよい。特に、スレーブは、その出力がプルアップ抵抗を備えたローサイドＮＰＮトランジスタを含み得る誘導型近接センサであってもよい。センサは、高電圧デフォルト出力を備えたセンサであってよい。デバイスは、デバイス出力でＮＰＮトランジスタを使用してＩＯリンクプロトコルを介して通信できる。インバータ回路構成はスレーブデバイスに含まれても、または、スレーブデバイスの出力に接続された別個のプリント回路板構成であってもよい。
【００１５】
上述の説明および以下の詳細な説明は両方とも、単に例示であり、請求項の本質と特徴を理解するための概要または枠組みを提供することを意図したものであることを理解されたい。添付図面はさらなる理解を提供するために含まれており、本明細書に組み込まれその一部を構成する。図面は１つ以上の実施形態を例示し、明細書と共に、種々の実施形態の原理と動作を説明する働きをする。図面の異なる図での同じ要素は同じ参照符号で示されている。
【図面の簡単な説明】
【００１６】
【図１】本開示の原理による回路のトップレベルブロック図である。
【図２】図１の構成のスレーブとマスターの間に接続されたインバータ回路の詳細模式図である。
【発明を実施するための形態】
【００１７】
以下、本開示を、開示の実施形態を示す添付図面を参照してより詳細に説明する。しかしながら、本開示は、多くの異なる形式で具体化されてよく、本明細書に記載された実施形態に限定して解釈されるものではない。むしろ、これらの実施形態は、本開示の範囲が当業者に完全に伝わるように提供されている。図面は必ずしも縮尺通りに描かれておらず、本開示を明確に示すように構成されている。
【００１８】
（トップレベルブロック図）
図１のトップレベルブロック図は、ＩＯリンク互換出力ステージを含むマスターデバイス１３０を示す。出力端子１３１には、信号のオン／オフ切替に応答して電流ＩＱＨＭを供給する切替可能なハイサイド電流源１３２が配設されている。ローサイド電流源１３３は、端子１３１からの電流ＩＬＬＭを接地電位にシンクする。ローサイド電流源は抵抗であってよい。もう一つの切替可能なローサイド電流源１３４は、切替信号オン／オフに応答して電流ＩＱＬＭを接地電位にシンクする。切替可能なハイサイドおよびローサイド電流源はプッシュプル構成で作用し、それぞれＰＮＰおよびＮＰＮトランジスタで実装され得る。
【００１９】
スレーブデバイス１１０はセンサであっても、アクチュエータであってもよい。スレーブデバイス１１０は特に、近接センサであってよい。近接センサは、出力１１１と接地電位の間に接続された切替可能なローサイド電流源１１２を含む。切替可能な電流源１１２は、切替信号オン／オフに応答して電流ＩＱＬＤをシンクする。ローサイド電流源は、オープンコレクタＮＰＮトランジスタであってよく、そのコレクタが出力端子１１１に接続されそのエミッタが接地電位に接続されている。ＮＰＮトランジスタのベースは、オンかオフで制御され、スレーブデバイスの機能を示している。別法として、ローサイド電流源は、オープンドレインＮＭＯＳトランジスタであってもよい。
【００２０】
端子１１１と端子１３１の間にインターフェース回路１２０が配設され、インターフェース回路１２０は、端子１３１と端子１１１の間にあるマスター１３０とスレーブ１１０の出力端子間の物理層に適合する。インターフェース回路１２０は、オープンコレクタＮＰＮトランジスタ等のローサイドスイッチを出力ステージとして有するスレーブにＩＯリンクマスターを互換にする双方向インバータである。回路１２０は、端子Ｃ／Ｑでのマスター入／出力電流をスレーブ入／出力用端子ＯＵＴ１に反転させ、同時に、クラスＡ／Ｂトランジスタ電流比較器でＣ／Ｑ電圧範囲を制限する。これらの比較器は、Ｃ／Ｑ電流極性に応じてハイサイドまたはローサイドからの適切な電流をオフに切り替える。以下に更に詳述する電流の正しい寸法設定によって、回路は、端子ＯＵＴ１が低く駆動されている場合に端子Ｃ／Ｑでのマスタープルダウン電流をオーバーライドすることもできる。アイドル状態で、インターフェース回路は、端子ＯＵＴ１が論理「１」に保持され、マスタープルダウン電流が端子Ｃ／Ｑを「０」に保持するように端子ＯＵＴ１でのプルアップ抵抗を提供する。
【００２１】
（インバータ回路の詳細模式図）
回路１２０の詳細構造が図２に描写されている。回路１２０の模式図は、端子ＯＵＴ１と正供給電位Ｖｓｕｐｐｌｙの端子に接続されたプルアップ抵抗Ｒ３を含む。一例では、正供給電位Ｖｓｕｐｐｌｙは２４Ｖであってよく、抵抗Ｒ３は２００Ωの範囲であってよい。回路１２０の端子Ｃ／ＱはＡＢクラストランジスタＱｎｃ２およびＱｐｃ２に接続されている。ＮＰＮトランジスタＱｎｃ２のエミッタは、ＰＮＰトランジスタＱｐｃ２のエミッタと端子Ｃ／Ｑとに接続されている。トランジスタＱｎｃ２およびＱｐｃ２のコレクタは、これらのトランジスタを介して電流を端子ＯＵＴ１に複製する対応するカレントミラーに接続されている。特に、ＰＮＰトランジスタＱｐｏ１は、ＮＰＮトランジスタＱｎｃ２のコレクタと供給電位Ｖｓｕｐｐｌｙの間に接続されている。トランジスタＱｐｏ１はダイオードとして構成され、ＰＮＰトランジスタＱｐｏ２を含むカレントミラーの出力経路に接続され、ＰＮＰトランジスタＱｐｏ２のコレクタは端子ＯＵＴ１に接続されている。ＮＰＮトランジスタＱｎｏ１はＰＮＰトランジスタＱｐｃ２のコレクタと、接地電位Ｖｇｎｄに接続されている。トランジスタＱｎｏ１はダイオードとして構成され、端子ＯＵＴ１と接地電位Ｖｇｎｄの間に接続されたＮＰＮトランジスタＱｎｏ２を含むカレントミラーの出力経路に電流を複製する。
【００２２】
模式図の右側に示されたバイアス回路は、電流Ｉｂを供給する抵抗Ｒｂ１の形態の供給電位Ｖｓｕｐｐｌｙに接続された電流源を含む。電流Ｉｂは、供給電位Ｖｓｕｐｐｌｙと接地電位Ｖｇｎｄの間に接続されたカレントミラー構成に電流を複製するダイオード接続トランジスタＱｂ１を介して流れる。このカレントミラー構成はハイサイドカレントミラーとローサイドカレントミラーを含む。ハイサイドカレントミラーは、ダイオード接続ＰＮＰトランジスタＱｂ４と出力ＰＮＰトランジスタＱｂ５を含み、両トランジスタは供給電位Ｖｓｕｐｐｌｙに接続されている。ローサイドカレントミラーは、ＮＰＮトランジスタＱｂ２とＮＰＮトランジスタＱｂ３を含み、それらのベースは一体に接続されて電流源トランジスタＱｂ１に接続され、全トランジスタは接地電位Ｖｇｎｄに接続されている。結果として、電流ＩｂはトランジスタＱｂ５およびＱｂ３も通って流れる。
【００２３】
トランジスタＱｂ５にはさらに、ダイオードとして構成されたＮＰＮトランジスタＱｎｃ１を含む別のカレントミラーが接続されており、そのエミッタは、ダイオードＤ１を介して接地電位Ｖｇｎｄに接続されている。このカレントミラーの出力側は、ハイサイドＡＢクラストランジスタＱｎｃ２を含む。トランジスタＱｎｃ１、Ｑｎｃ２の共通ベースはバイアス電位Ｖｂｎを担持する。ローサイド部分で、トランジスタＱｂ３は、ダイオードとして構成されたＰＮＰトランジスタＱｐｃ１を含む別のカレントミラーに接続されており、そのエミッタは、ダイオードＤ２を介して供給電位Ｖｓｕｐｐｌｙに接続されている。このカレントミラーの出力側はローサイドＡＢクラストランジスタＱｐｃ２を含む。トランジスタＱｐｃ１、Ｑｐｃ２の共通ベースはバイアス電位Ｖｂｐを担持する。バイアス電位Ｖｂｎ、Ｖｂｐは、２つのダイオード電圧で接地電位Ｖｇｎｄおよび供給電位Ｖｓｕｐｐｌｙに対してそれぞれ固定されている。バイアス電圧Ｖｂｎ、Ｖｂｐが、電位Ｖｇｎｄ、Ｖｓｕｐｐｌｙの上または下の１つのダイオード電圧で固定されるように、ダイオードＤ１、Ｄ２は省略されてもよい。
【００２４】
端子ＯＵＴ１とＣ／Ｑの間のフィードバック経路は比較器Ｃを含む。比較器Ｃの非反転入力「＋」は端子ＯＵＴ１に接続されている。比較器Ｃの反転入力「−」は、供給電圧Ｖｓｕｐｐｌｙと接地電位Ｖｇｎｄの間に接続された分圧器に接続されている。分圧器は、その中点が比較器Ｃの反転入力に接続された２つの同一抵抗Ｒ２を含むという意味で対称である。分圧器は比較器に閾値電圧を供給し、それに、端子ＯＵＴ１での電圧が比較される。比較器Ｃの出力は、ダイオード接続ＰＮＰトランジスタＱｄ２と出力ＰＮＰトランジスタＱｄ１を備えたカレントミラー回路の一部である抵抗Ｒ１に接続されている。トランジスタＱｄ２、Ｑｄ１のエミッタは、供給電位Ｖｓｕｐｐｌｙに接続されている。トランジスタＱｄ１のコレクタは端子Ｃ／Ｑに接続され、電流Ｉｄを供給する。
【００２５】
抵抗は、トランジスタＱｂ４、Ｑｂ２のコレクタ間、およびトランジスタＱｎｏ１、Ｑｐｃ２およびＱｐｏ１、Ｑｎｃ２のコレクタ間に配設されてもよい（図面には図示せず）。これらの抵抗は各コレクタ電圧を低減する。
【００２６】
（インバータ回路の動作）
回路の動作が以下のように図２に示されている。トランジスタＱｂ１と抵抗Ｒｂ１は、端子Ｃ／Ｑで電流比較器をバイアスするために使用されるバイアス電流Ｉｂを規定する。トランジスタＱｂ１、Ｑｂ２およびＱｂ３によって形成されるカレントミラーと、トランジスタＱｂ４およびＱｂ５によって形成されるカレントミラーは、この電流を、トランジスタＱｐｃ１およびＱｎｃ１を介して複製する。
【００２７】
ダイオードＤ１およびトランジスタＱｎｃ１を通る電流Ｉｂが電位Ｖｂｎを規定し、ダイオードＤ２およびトランジスタＱｐｃ１を通る電流Ｉｂが電位Ｖｂｐを規定する。電流は、端子Ｃ／Ｑでの電圧がＶｂｎ―Ｖｂｅｎｃ２（Ｖｂｅｎｃ２：トランジスタＱｎｃ２のベースエミッタ電圧）より下である場合にのみトランジスタＱｎｃ２を通って流れ得る。電流は、端子Ｃ／Ｑでの電圧がＶｂｐ＋Ｖｅｂｐｃ２（Ｖｂｅｐｃ２：トランジスタＱｐｃ２のベースエミッタ電圧）より上である場合にのみトランジスタＱｐｃ２を通って流れ得る。よって、電流はトランジスタＱｎｃ２とＱｐｃ２の両方を通って同時に流れることはできず、クラスＡＢ挙動を達成する。これらのトランジスタを介した供給からグランドへの静止電流が回避される。
【００２８】
比較器Ｃは、端子ＯＵＴ１での電圧を供給電圧の半分Ｖｓｕｐｐｌｙ／２と比較する。端子ＯＵＴ１での電圧がこの閾値より上であれば、比較器Ｃの出力電圧は、抵抗Ｒ１を通る電流が存在しないようにＶＣ＝Ｖｓｕｐｐｌｙに設定される。端子ＯＵＴ１での電圧がその閾値より下であれば、比較器Ｃの出力電圧は、抵抗Ｒ１を通る電流が、トランジスタＱｄ１およびＱｄ２のカレントミラー電流によって端子Ｃ／Ｑで注入されるように、ＶＣ＝ Ｖｇｎｄに設定される。抵抗Ｒ１を通る電流は、端子ＯＵＴ１での電位が低い場合に以下となる。
Ｉｄ＝（Ｖｓｕｐｐｌｙ−Ｖｂｅｄ２−ＶＣ）／Ｒ１
端子ＯＵＴ１での電位が高い場合、電流Ｉｄ＝０である。比較器Ｃの機能は以下のように要約され得る。
ＯＵＴ１＝Ｈ，ＶＣ＝Ｖｓｕｐｐｌｙ，Ｉｄ＝０
ＯＵＴ１＝Ｌ，ＶＣ＝Ｖｇｎｄ，Ｉｄ＝（Ｖｓｕｐｐｌｙ−Ｖｂｅｄ２−ＶＣ）／Ｒ１
【００２９】
ＩＯリンクマスターは、端子Ｃ／Ｑでの電位を電流ＩＬＬＭでプルダウンする。アイドル状態では、マスターからもスレーブからも他の電流は生成しない。よって、端子Ｃ／Ｑは低くプルダウンされ、電流ＩＬＬＭがトランジスタＱｎｃ２を通って流れる。この電流は、端子ＯＵＴ１での電位がプルアップされるように、端子ＯＵＴ１でのトランジスタＱｐｏ１およびＱｐｏ２のカレントミラーによって複製される。端子ＯＵＴ１が浮動して低くなることを回避するために、電流Ｉｄは端子Ｃ／Ｑで、抵抗Ｒ３を通る電流も端子ＯＵＴ１をプルアップするように、電流ＩＬＬＭよりも高く注入される。
【００３０】
マスターが、アイドル状態（スタートビット）後、または先行ビット「０」後にビット「１」を伝送したい場合、マスターは電流ＩＬＬＭよりも高い電流ＩＱＨＭで端子Ｃ／Ｑをプルアップする。差動電流ＩＱＨＭ−ＩＬＬＭがトランジスタＱｐｃ２を流れ、端子ＯＵＴ１でトランジスタＱｎｏ１およびＱｎｏ２のカレントミラーによって複製される。差動電流ＩＱＨＭ−ＩＬＬＭは、マスターが端子ＯＵＴ１を低くできるように、Ｖｓｕｐｐｌｙ／Ｒ３である抵抗Ｒ３を流れる電流よりも高くなければならない。端子ＯＵＴ１が低い場合、電流Ｉｄも端子Ｃ／Ｑで注入され、それが端子Ｃ／Ｑのプルアップを増強する。
【００３１】
マスターが、先行ビット「１」後にビット「０」を伝送したい場合、端子Ｃ／Ｑは電流ＩＱＬＭでプルダウンされる。電流Ｉｄが端子Ｃ／Ｑをプルアップしながら、電流ＩＬＬＭは端子Ｃ／Ｑのプルダウンも行う。電流ＩＱＬＭ＋ＩＬＬＭ−Ｉｄ（０より高い）は、トランジスタＱｎｃ２を通って流れ、端子ＯＵＴ１でトランジスタＱｐｏ１およびＱｐｏ２のカレントミラーによって複製され、抵抗Ｒ３の補助により端子ＯＵＴ１をプルアップする。端子ＯＵＴ１が高くなると、電流Ｉｄはゼロになり、トランジスタＱｎｃ２を通る最終電流はＩＱＬＭ＋ＩＬＬＭである。
【００３２】
マスターが、ビット「１」であるストップビット後に伝送を止めると、端子Ｃ／Ｑは電流ＩＬＬＭによってプルダウンされる。電流Ｉｄは、以前に端子Ｃ／Ｑがプルアップされたため作動される。電流Ｉｄは電流ＩＬＬＭよりも高いため、端子Ｃ／Ｑは、端子ＯＵＴ１が抵抗Ｒ３によって高くなるまでプルダウンされない。
【００３３】
先行するアイドル状態または先行ビット「０」の後でスレーブデバイスが端子Ｃ／Ｑでビット「１」を伝送したい場合、その出力ステージでオープンドレインＮＰＮトランジスタが接続されて、端子ＯＵＴ１をプルダウンしなければならない。電流Ｉｄが出現し、電流Ｉｄは電流ＩＬＬＭよりも高いため、端子Ｃ／Ｑはプルアップされる。
【００３４】
スレーブデバイスが先行ビット「１」から端子Ｃ／Ｑで「０」を送信したい場合、または、アイドル状態に戻りたい場合、オープンレーンＮＰＮトランジスタは断絶されて、端子ＯＵＴ１は抵抗Ｒ３によってプルアップされる。端子ＯＵＴ１が高くなると、電流Ｉｄはゼロになり、電流ＩＬＬＭは端子Ｃ／Ｑをプルダウンすることができる。
【００３５】
よって、電流Ｉｄにとって、電流ＩＬＬＭより高く且つ電流ＩＱＬＭ＋ＩＬＬＭより小さくなければならないということが拘束条件である。
【００３６】
インバータ回路１２０は、ＩＯリンクマスターと、信号線の電圧をプルアップするために高静止電流を生成できない他のデバイスとの間の電流と電圧を反転させる。インバータ回路１２０を使用すれば、そのようなスレーブデバイスは、その最大速度であったとしてもＩＯリンクプロトコルを使用して通信することができる。
【００３７】
添付の特許請求の範囲に記載された本開示の主旨または範囲から逸脱せずに、種々の変更形態および変形形態を行い得ることが当業者には明らかであろう。当業者ならば、本開示の主旨および実質を組み込んだ開示の実施形態の変更形態、組み合わせ、部分的組み合わせおよび変形形態を想起し得るため、本開示は、添付の請求項の範囲内のすべてを含むと解釈されるべきである。
【符号の説明】
【００３８】
１１０  スレーブデバイス
１１１、１３１  端子
１１２  ローサイド電流源
１２０  インターフェース回路
１３０  マスターデバイス
１３１  出力端子
１３２  ハイサイド電流源
１３４  ローサイド電流源
Ｃ  比較器
Ｃ／Ｑ  第２の端子
Ｑｎｃ２，Ｑｐｃ２  ＡＢクラストランジスタ回路
ＯＵＴ１  第１の端子
Ｑｐｏ１， Ｑｐｏ２  第１のカレントミラー
Ｑｎｏ１， Ｑｎｏ２  第２のカレントミラー
Ｒ２，Ｒ２  抵抗
Ｒ３  プルアップ抵抗
Ｒｂ１，Ｑｂ１  バイアス電流源
Ｖｓｕｐｐｌｙ  供給電位
Ｖｇｎｄ  接地電位
【図１】
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【図２】
2021521715.tif 000004
【国際調査報告】
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