(57)【要約】  ＰチャンネルＭＯＳＦＥＴを制御するためのドライバー回路は、ＰチャンネルＭＯＳＦＥＴのソース端子に一端が接続する第１電圧分配器と、第１コレクタ端子、第１エミッタ端子及び第１ベース端子を含み、第１コレクタ端子が第１電圧分配器の他端に接続する第１サブトランジスターと、第２コレクタ端子、第２エミッタ端子及び第２ベース端子を含み、第２エミッタ端子がＰチャンネルＭＯＳＦＥＴのゲート端子に接続し、第２ベース端子が第１接続ノードに接続する第２サブトランジスターと、第３コレクタ端子、第３エミッタ端子及び第３ベース端子を含み、第３エミッタ端子が第２エミッタ端子に接続し、第３コレクタ端子が接地に接続する第３サブトランジスター及び第２コレクタ端子と第２エミッタ端子との間に接続する第１抵抗素子と、を含む。
2021521724.tif 000002
【特許請求の範囲】
【請求項１】
ゲート端子、パワーサプライに接続するソース端子及び電気負荷に接続するドレイン端子を含むＰチャンネルＭＯＳＦＥＴを制御するためのドライバー回路であって、
前記ＰチャンネルＭＯＳＦＥＴのソース端子に一端が接続し、第１接続ノードを介して直列接続する第１分配抵抗素子及び第２分配抵抗素子を含む第１電圧分配器と、
第１コレクタ端子、第１エミッタ端子及び第１ベース端子を含み、前記第１コレクタ端子が前記第１電圧分配器の他端に接続し、前記第１エミッタ端子が接地に接続する第１サブトランジスターと、
第２コレクタ端子、第２エミッタ端子及び第２ベース端子を含み、前記第２エミッタ端子が前記ＰチャンネルＭＯＳＦＥＴの前記ゲート端子に接続し、前記第２ベース端子が前記第１接続ノードに接続する第２サブトランジスターと、
第３コレクタ端子、第３エミッタ端子及び第３ベース端子を含み、前記第３エミッタ端子が前記第２エミッタ端子に接続し、前記第３コレクタ端子が前記接地に接続する第３サブトランジスターと、
前記第２コレクタ端子と前記第２エミッタ端子との間に接続する第１抵抗素子を含む、ドライバー回路。
【請求項２】
前記第１接続ノードが、前記第３ベース端子にさらに接続する、請求項１に記載のドライバー回路。
【請求項３】
前記第１分配抵抗素子の抵抗が、前記第２分配抵抗素子の抵抗よりも大きい、請求項２に記載のドライバー回路。
【請求項４】
前記第３エミッタ端子は、前記ＰチャンネルＭＯＳＦＥＴの前記ゲート端子にさらに接続する、請求項１に記載のドライバー回路。
【請求項５】
前記第１電圧分配器は、前記第１サブトランジスターがオン状態である間、前記パワーサプライの入力電圧を用いて前記第１接続ノードに第１スイチング電圧を生成し、
前記第３サブトランジスターは、前記第３ベース端子に前記第１スイチング電圧が印加されることに応じてオン状態になる、請求項１に記載のドライバー回路。
【請求項６】
前記第３サブトランジスターがオン状態である間に、前記第１抵抗素子にかかる第２スイチング電圧が前記ＰチャンネルＭＯＳＦＥＴの前記ソース端子と前記ゲート端子との間に印加される、請求項５に記載のドライバー回路。
【請求項７】
前記第１サブトランジスターがオフ状態である間、前記パワーサプライからの入力電圧が前記第１接続ノードを介して前記第２ベース端子及び前記第３ベース端子の各々に印加され、
前記第２サブトランジスターは、前記第２ベース端子に前記入力電圧が印加されることに応じてオン状態になり、
前記第３サブトランジスターは、前記第３ベース端子に前記入力電圧が印加されることに応じてオフ状態になり、
前記第２サブトランジスターがオン状態であり、前記第３サブトランジスターがオフ状態である間、前記入力電圧が前記第２エミッタ端子を介して前記ＰチャンネルＭＯＳＦＥＴの前記ゲート端子に印加される、請求項１に記載のドライバー回路。
【請求項８】
前記第１サブトランジスター及び前記第２サブトランジスターの各々は、ＮＰＮタイプトランジスターであり、
前記第３サブトランジスターは、ＰＮＰタイプトランジスターである、請求項１に記載のドライバー回路。
【請求項９】
前記第２エミッタ端子と前記接地との間に接続し、第３接続ノードを介して直列接続する第３分配抵抗素子及び第４分配抵抗素子を含む第２電圧分配器と、
第４コレクタ端子、第４エミッタ端子及び第４ベース端子を含み、前記第４エミッタ端子が前記接地に接続し、前記第４ベース端子が前記第３接続ノードに接続する第４サブトランジスターと、
一端が前記ＰチャンネルＭＯＳＦＥＴの前記ドレイン端子に接続し、他端が前記第４コレクタ端子に接続する放電抵抗素子をさらに含み、
前記第２電圧分配器は、前記第１サブトランジスターがオフ状態である間、前記第３接続ノードに第３スイチング電圧を生成し、
前記第４サブトランジスターは、前記第４ベース端子に印加される前記第３スイチング電圧に応じて、オン状態になる、請求項１に記載のドライバー回路。
【請求項１０】
請求項１から請求項９のいずれか一項に記載の前記ドライバー回路を含む、制御装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パワーサプライと電気負荷との間の電力ラインに設けられるメインスイッチとしてのＰチャンネルＭＯＳＦＥＴを制御するためのドライバー回路及びそれを含む制御装置に関する。
【０００２】
本出願は、２０１８年１０月３０日出願の韓国特許出願第１０−２０１８−０１３１３０３号に基づく優先権を主張し、該当出願の明細書及び図面に開示された内容は、すべて本出願に組み込まれる。
【背景技術】
【０００３】
電気車両に設けられる電気モーターなどの電気負荷は、メインスイッチを介してパワーサプライに接続する。制御装置は、メインスイッチを選択的にオン状態またはオフ状態に制御する。メインスイッチがオン状態である間、パワーサプライからの電力がメインスイッチを介して電気負荷に供給される。
【０００４】
図１は、従来技術による制御装置の構成を例示的に示す。図１を参照すれば、  メインスイッチとしてのＮチャンネルＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）に備えられたドレイン端子及びソース端子は、パワーサプライと電気負荷に各々電気的に接続している。コントローラがメインスイッチのゲート端子に制御信号（例えば、ハイレベルの電圧）を出力する場合、メインスイッチのドレイン端子とソース端子との間の電流経路が導通することで、パワーサプライから電気負荷への電力供給が可能になる。また、電気負荷の駆動が不要である場合、コントローラはメインスイッチをオフ状態にするために、制御信号の出力を中断する。
【０００５】
ところで、ＮチャンネルＭＯＳＦＥＴのゲート端子に制御信号が印加されていないことにもかかわらず、電気負荷のインダクタンス成分によってＮチャンネルＭＯＳＦＥＴのソース端子にマイナスの電圧が一時的に発生することがある。これによって、ＮチャンネルＭＯＳＦＥＴのゲート端子とソース端子との間に臨界電圧を超える順方向のバイアスがかかり、ＮチャンネルＭＯＳＦＥＴが意図せずにオン状態とオフ状態を交互に繰り返す現象が発生し得る。上記現象は、電気負荷に保存された電気エネルギーがほぼ消耗するまで持続することがあり、安全上望ましくない。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、上記問題点に鑑みてなされたものであり、パワーサプライと電気負荷との間に接続するメインスイッチとしてＮチャンネルＭＯＳＦＥＴの代わりにＰチャンネルＭＯＳＦＥＴを用いることで、電気負荷のインダクタンス成分によるメインスイッチの誤動作を防止することができるドライバー回路及びドライバー回路を含む制御装置を提供することを目的とする。
【０００７】
本発明の他の目的及び長所は、下記する説明によって理解でき、本発明の実施例によってより明らかに分かるであろう。また、本発明の目的及び長所は、特許請求の範囲に示される手段及びその組合せによって実現することができる。
【課題を解決するための手段】
【０００８】
上記の課題を達成するための本発明の多様な実施例は、以下のようである。
【０００９】
本発明の一面によるドライバー回路は、ゲート端子、パワーサプライに接続するソース端子及び電気負荷に接続するドレイン端子を含むＰチャンネルＭＯＳＦＥＴを制御するためのものである。ドライバー回路は、ＰチャンネルＭＯＳＦＥＴのソース端子に一端が接続し、第１接続ノードを介して直列接続する第１分配抵抗素子及び第２分配抵抗素子を含む第１電圧分配器と、第１コレクタ端子、第１エミッタ端子及び第１ベース端子を含み、第１コレクタ端子が第１電圧分配器の他端に接続し、第１エミッタ端子が接地に接続する第１サブトランジスターと、第２コレクタ端子、第２エミッタ端子及び第２ベース端子を含み、第２エミッタ端子がＰチャンネルＭＯＳＦＥＴのゲート端子に接続し、第２ベース端子が第１接続ノードに接続する第２サブトランジスターと、第３コレクタ端子、第３エミッタ端子及び第３ベース端子を含み、第３エミッタ端子が第２エミッタ端子に接続し、第３コレクタ端子が接地に接続する第３サブトランジスターと、第２コレクタ端子と第２エミッタ端子との間に接続する第１抵抗素子を含む。
【００１０】
第１接続ノードは、第３ベース端子にさらに接続し得る。
【００１１】
第１分配抵抗素子の抵抗は、第２分配抵抗素子の抵抗よりも大きいことがある。
【００１２】
第３エミッタ端子は、ＰチャンネルＭＯＳＦＥＴのゲート端子にさらに接続し得る。
【００１３】
第１電圧分配器は、第１サブトランジスターがオン状態である間、パワーサプライの入力電圧を用いて第１接続ノードに第１スイチング電圧を生成し得る。第３サブトランジスターは、第３ベース端子に第１スイチング電圧が印加されることに応じてオン状態になり得る。
【００１４】
第３サブトランジスターがオン状態である間に、第１抵抗素子にかかる第２スイチング電圧がＰチャンネルＭＯＳＦＥＴのソース端子とゲート端子との間に印加され得る。
【００１５】
第１サブトランジスターがオフ状態である間、パワーサプライからの入力電圧が第１接続ノードを介して第２ベース端子及び第３ベース端子の各々に印加され得る。第２サブトランジスターは、第２ベース端子に入力電圧が印加されることに応じてオン状態になり得る。第３サブトランジスターは、第３ベース端子に入力電圧が印加されることに応じてオフ状態になり得る。第２サブトランジスターがオン状態であり、第３サブトランジスターがオフ状態である間、入力電圧が第２エミッタ端子を介してＰチャンネルＭＯＳＦＥＴのゲート端子に印加され得る。
【００１６】
第１サブトランジスター及び第２サブトランジスターの各々は、ＮＰＮタイプトランジスターであり、第３サブトランジスターの各々は、ＰＮＰタイプトランジスターであり得る。
【００１７】
ドライバー回路は、第２エミッタ端子と接地との間に接続し、第３接続ノードを介して直列接続する第３分配抵抗素子及び第４分配抵抗素子を含む第２電圧分配器と、第４コレクタ端子、第４エミッタ端子及び第４ベース端子を含み、第４エミッタ端子は接地に接続し、第４ベース端子は第３接続ノードに接続する第４サブトランジスターと、一端がＰチャンネルＭＯＳＦＥＴのドレイン端子に接続し、他端が第４コレクタ端子に接続する放電抵抗素子をさらに含み得る。
【００１８】
第２電圧分配器は、第１サブトランジスターがオフ状態である間、第３接続ノードに第３スイチング電圧を生成し得る。第４サブトランジスターは、第４ベース端子に印加される第３スイチング電圧に応じてオン状態になり得る。
【００１９】
本発明の他面による制御装置は、ドライバー回路を含む。
【発明の効果】
【００２０】
本発明の実施例の少なくとも一つによれば、パワーサプライと電気負荷との間に接続するメインスイッチとしてＮチャンネルＭＯＳＦＥＴの代わりにＰチャンネルＭＯＳＦＥＴを用いることで、電気負荷のインダクタンス成分によるメインスイッチの誤動作を防止することができる。
【００２１】
また、本発明の実施例の少なくとも一つによれば、メインスイッチをオフ状態に制御する間、電気負荷のインダクタンス成分によって電気負荷に貯蔵された電気エネルギーを強制的に放電することで、メインスイッチの誤動作可能性をより確かに低減することができる。
【００２２】
本発明の効果は以上で言及した効果に制限されず、言及されていない本発明の他の効果は請求範囲の記載から当業者により明らかに理解されるだろう。
【００２３】
本明細書に添付される次の図面は、本発明の望ましい実施例を例示するものであり、発明の詳細な説明とともに本発明の技術的な思想をさらに理解させる役割をするため、本発明は図面に記載された事項だけに限定されて解釈されてはならない。
【図面の簡単な説明】
【００２４】
【図１】従来の制御装置の構成を例示した図である。
【図２】本発明の第１実施例による制御装置の構成を例示的に示した図である。
【図３】図２に示したメインスイッチをオン状態に制御するための動作の説明に参照される図である。
【図４】図２に示したメインスイッチをオフ状態に制御するための動作の説明に参照される図である。
【図５】本発明の第２実施例による制御装置の構成を例示的に示す図である。
【発明を実施するための形態】
【００２５】
以下、添付された図面を参照して本発明の望ましい実施例を詳しく説明する。これに先立ち、本明細書及び特許請求の範囲に使われた用語や単語は通常的や辞書的な意味に限定して解釈されてはならず、発明者自らは発明を最善の方法で説明するために用語の概念を適切に定義できるという原則に則して本発明の技術的な思想に応ずる意味及び概念で解釈されねばならない。
【００２６】
したがって、本明細書に記載された実施例及び図面に示された構成は、本発明のもっとも望ましい一実施例に過ぎず、本発明の技術的な思想のすべてを代弁するものではないため、本出願の時点においてこれらに代替できる多様な均等物及び変形例があり得ることを理解せねばならない。
【００２７】
また、本発明に関連する公知の機能または構成についての具体的な説明が、本発明の要旨をぼやかすと判断される場合、その説明を省略する。
【００２８】
第１、第２などのように序数を含む用語は、多様な構成要素のうちいずれか一つを残りと区別する目的として使用され、このような用語によって構成要素が限定されることではない。
【００２９】
なお、明細書の全体にかけて、ある部分が、ある構成要素を「含む」とするとき、これは特に反する記載がない限り、他の構成要素を除くことではなく、他の構成要素をさらに含み得ることを意味する。
【００３０】
さらに、明細書の全体に亘って、ある部分が他の部分と「連結（接続）」されているとするとき、これは、「直接的に連結（接続）」されている場合のみならず、その中間に他の素子を介して「間接的に連結（接続）」されている場合も含む。
【００３１】
図２は、本発明の第１実施例による制御装置１０の構成を例示した図である。
【００３２】
図２を参照すれば、制御装置１０は、電気負荷ＥＬに入力電圧ＶＩＮを選択的に供給するためのものであって、パワーサプライ２０、メインスイッチ３０、コントローラ４０及びドライバー回路１００を含む。電気負荷ＥＬは、例えば、電気車に設置されるコンタクターコイル、発光ダイオード、ヒーターなどであり得る。
【００３３】
パワーサプライ２０は、入力電圧ＶＩＮ（例えば、１２Ｖ）を生成するように構成される。パワーサプライ２０は、例えば、鉛蓄電池及びＤＣ−ＤＣコンバータを含み得る。ＤＣ−ＤＣコンバータは、鉛蓄電池からの直流電圧を降圧または昇圧することで入力電圧ＶＩＮを生成し得る。
【００３４】
メインスイッチ３０は、パワーサプライ２０と電気負荷ＥＬとの間に電気的に接続する。メインスイッチ３０は、ソース端子、ドレイン端子及びゲート端子を有するＰチャンネルＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）であり得る。メインスイッチ３０のソース端子は、パワーサプライ２０に電気的に接続する。メインスイッチ３０のドレイン端子は、電気負荷ＥＬに電気的に接続する。電気負荷ＥＬの一端はメインスイッチ３０のドレイン端子に電気的に接続し、電気負荷ＥＬの他端は接地され得る。メインスイッチ３０のゲート端子はドライバー回路１００に電気的に接続し得る。メインスイッチ３０は、メインスイッチ３０のソース−ゲート電圧が臨界電圧以上である場合にオン状態になり、その外にはオフ状態になる。ソース−ゲート電圧は、ソース端子の電圧からゲート端子の電圧を差し引いた電圧を示す。
【００３５】
コントローラ４０は、ドライバー回路１００に制御信号ＣＳを選択的に出力するように構成され得る。コントローラ４０は、外部デバイス（例えば、電気車両のＭＣＵ（Ｍｉｃｒｏ  Ｃｏｎｔｒｏｌｌｅｒ  Ｕｎｉｔ））からの第１命令に応じて、制御信号ＣＳを出力するように構成され得る。コントローラ４０は、外部デバイスからの第２命令に応じて、制御信号ＣＳの出力を中断するように構成され得る。外部デバイスは、電気車両のキーオン時に第１命令を出力し、電気車両のキーオフ時に第２命令を出力し得る。
【００３６】
制御信号ＣＳは、電気負荷ＥＬに入力電圧ＶＩＮを供給するように（即ち、メインスイッチ３０をターンオンするように）ドライバー回路１００を誘導するためのものであり得る。即ち、コントローラ４０がドライバー回路１００に制御信号ＣＳを出力するとき、ドライバー回路１００は、メインスイッチ３０をオン状態へ切り換える。一方、コントローラ４０が制御信号ＣＳの出力を中断する場合、ドライバー回路１００は、メインスイッチ３０をオフ状態へ切り換える。
【００３７】
コントローラ４０は、メインスイッチ３０のためのドライバーＩＣとして提供されるものであって、ハードウェア的に、ＡＳＩＣｓ（ａｐｐｌｉｃａｔｉｏｎ  ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔｓ）、ＤＳＰｓ（ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｏｒｓ）、ＤＳＰＤｓ（ｄｉｇｉｔａｌ  ｓｉｇｎａｌ  ｐｒｏｃｅｓｓｉｎｇ  ｄｅｖｉｃｅｓ）、ＰＬＤｓ（ｐｒｏｇｒａｍｍａｂｌｅ  ｌｏｇｉｃ  ｄｅｖｉｃｅｓ）、ＦＰＧＡｓ（ｆｉｅｌｄ  ｐｒｏｇｒａｍｍａｂｌｅ  ｇａｔｅ  ａｒｒａｙｓ）、マイクロプロセッサー（ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｓ）、その他の機能遂行のための電気的ユニットのうち少なくとも一つを含むように具現され得る。また、コントローラ４０にはメモリーデバイスが内蔵され得、メモリーデバイスとしては、例えば、ＲＡＭ、ＲＯＭ、レジスター、ハードディスク、光記録媒体または磁気記録媒体を用い得る。メモリーデバイスは、コントローラ４０によって実行される各種制御ロジックを含むプログラム、及び／または制御ロジックが実行されるときに発生するデータを、保存、更新及び／または消去できる。
【００３８】
ドライバー回路１００は、第１電圧分配器ＶＤ１、第１サブトランジスターＱ１、第２サブトランジスターＱ２及び第３サブトランジスターＱ３を含む。ドライバー回路１００は、第１抵抗素子ＲＰ１、第２抵抗素子ＲＰ２、第３抵抗素子ＲＰ３及び第４抵抗素子ＲＰ４の少なくとも一つをさらに含み得る。
【００３９】
第１電圧分配器ＶＤ１は、第１分配抵抗素子ＲＤ１及び第２分配抵抗素子ＲＤ２を含む。第１分配抵抗素子ＲＤ１と第２分配抵抗素子ＲＤ２とは、第１接続ノードＮ１を介いて直列接続する。第１分配抵抗素子ＲＤ１の抵抗（例えば、１０ｋΩ）は、第２分配抵抗素子ＲＤ２の抵抗（例えば、１ｋΩ）よりも大きく予め決められていてもよい。第２分配抵抗素子ＲＤ２の抵抗は、第４抵抗素子ＲＰ４の抵抗と同一であってもよい。第１電圧分配器ＶＤ１の一端（即ち、第１分配抵抗素子ＲＤ１の一端）は、メインスイッチ３０のソース端子に接続する。
【００４０】
第１サブトランジスターＱ１は、第１電圧分配器ＶＤ１の他端（即ち、第２分配抵抗素子ＲＤ２の他端）と接地との間に電気的に接続する。即ち、第１分配抵抗素子ＲＤ１、第１接続ノードＮ１、第２分配抵抗素子ＲＤ２及び第１サブトランジスターＱ１は、メインスイッチ３０のソース端子と接地との間に順次に直列接続する。
【００４１】
第１サブトランジスターＱ１は、コレクタ端子、エミッタ端子及びベース端子を有するＮＰＮタイプトランジスターであり得る。第１サブトランジスターＱ１のコレクタ端子は、第１電圧分配器ＶＤ１の他端に電気的に接続する。第１サブトランジスターＱ１のエミッタ端子は接地される。第１サブトランジスターＱ１のベース端子は、コントローラ４０からの制御信号ＣＳを受信できるように、所定の抵抗（例えば、７５ｋΩ）を有する第３抵抗素子ＲＰ３を介してコントローラ４０に電気的に接続する。
【００４２】
コントローラ４０からの制御信号ＣＳは、第３抵抗素子ＲＰ３を介して第１サブトランジスターＱ１のベース端子に印加される。制御信号ＣＳは、順方向電圧であって、第１サブトランジスターＱ１のベース端子とエミッタ端子との間に印加され得る。
【００４３】
第２サブトランジスターＱ２の一端は、メインスイッチ３０のソース端子に電気的に接続する。第２サブトランジスターＱ２の他端は、第３サブトランジスターＱ３の一端に電気的に接続する。第２サブトランジスターＱ２は、コレクタ端子、エミッタ端子及びベース端子を有するＮＰＮタイプトランジスターであり得る。第２サブトランジスターＱ２のコレクタ端子は、メインスイッチ３０のソース端子に電気的に接続する。第２サブトランジスターＱ２のエミッタ端子は、第３サブトランジスターＱ３の一端（例えば、エミッタ端子）に電気的に接続する。第２サブトランジスターＱ２のベース端子は、第１接続ノードＮ１に電気的に接続する。
【００４４】
第３サブトランジスターＱ３の一端は、第２サブトランジスターＱ２の他端に電気的に接続する。第３サブトランジスターＱ３の他端は、第４抵抗素子ＲＰ４を介して接地に接続し得る。第３サブトランジスターＱ３は、コレクタ端子、エミッタ端子及びベース端子を有するＰＮＰタイプトランジスターであり得る。第３サブトランジスターＱ３のエミッタ端子は、第２サブトランジスターＱ２のエミッタ端子に電気的に接続する。第３サブトランジスターＱ３のコレクタ端子は、所定の抵抗（例えば、１ｋΩ）を有する第４抵抗素子ＲＰ４を介して接地される。第３サブトランジスターＱ３のベース端子は、第２サブトランジスターＱ２のベース端子と共通的に、第１接続ノードＮ１に電気的に接続する。
【００４５】
第１抵抗素子ＲＰ１と第２抵抗素子ＲＰ２とは、第２接続ノードＮ２を介して直列接続する。第１抵抗素子ＲＰ１と第２抵抗素子ＲＰ２の直列回路は、第２サブトランジスターＱ２に並列接続する。第１抵抗素子ＲＰ１の抵抗（例えば、１０ｋΩ）は、第２抵抗素子ＲＰ２の抵抗（例えば、３０Ω）よりも大きくなり得る。第１抵抗素子ＲＰ１の抵抗と第１分配抵抗素子ＲＤ１の抵抗とは、同一であり得る。第２抵抗素子ＲＰ２は、メインスイッチ３０のゲート端子における急激な電圧変化を抑制するためのものである。
【００４６】
第２抵抗素子ＲＰ２がドライバー回路１００から省略される場合、第１抵抗素子ＲＰ１は第２サブトランジスターＱ２に並列接続する。この場合、メインスイッチ３０のゲート端子は、第２接続ノードＮ２の代わりに第２サブトランジスターＱ２及び第３サブトランジスターＱ３の各々のエミッタ端子に共通して接続する。
【００４７】
図３は、図２に示したメインスイッチ３０をオン状態に制御するための動作の説明に参照される図である。
【００４８】
図３を参照すれば、コントローラ４０は、メインスイッチ３０をオン状態へ切り換えるために、ドライバー回路１００に制御信号ＣＳを出力する。制御信号ＣＳは、予め決められたハイレベルを有する電圧であって、第３抵抗素子ＲＰ３を介して第１サブトランジスターＱ１に伝達される。即ち、第３抵抗素子ＲＰ３は、制御信号ＣＳの伝達経路として機能する。
【００４９】
第１サブトランジスターＱ１は、第１サブトランジスターＱ１のベース端子に制御信号ＣＳが印加されることに応じて、オン状態になる。第１サブトランジスターＱ１がオン状態に維持される間、パワーサプライ２０の入力電圧ＶＩＮによる電流が第１電圧分配器ＶＤ１と第１サブトランジスターＱ１を介して流れる。これによって、第１電圧分配器ＶＤ１は、パワーサプライ２０の入力電圧ＶＩＮを用いて、入力電圧ＶＩＮよりも小さい第１スイチング電圧Ｖ１（例えば、１Ｖ）を第１接続ノードＮ１に生成する。第１スイチング電圧Ｖ１は、第２分配抵抗素子ＲＤ２にかかる電圧と第１サブトランジスターＱ１にかかる電圧との和（即ち、第１接続ノードＮ１と接地との間の電圧）である。第１スイチング電圧Ｖ１は、第１接続ノードＮ１を介して第２サブトランジスターＱ２及び第３サブトランジスターＱ３の各々のベース端子に印加される。
【００５０】
第１サブトランジスターＱ１がオン状態になる前には、第２サブトランジスターＱ２及び第３サブトランジスターＱ３の各々がオフ状態であるため、第２サブトランジスターＱ２及び第３サブトランジスターＱ３の各々のエミッタ端子の電圧は、メインスイッチ３０のソース端子の電圧（即ち、ＶＩＮ）と同一である。
【００５１】
したがって、第１サブトランジスターＱ１がオフ状態からオン状態へ切り換えられる時点で、第２サブトランジスターＱ２のベース端子とエミッタ端子との間に逆方向のバイアスがかかるので、第２サブトランジスターＱ２はオフ状態に維持される。一方、第１サブトランジスターＱ１がオフ状態からオン状態へ切り換えられる時点で、第３サブトランジスターＱ３のエミッタ端子とベース端子との間に順方向バイアスがかかるので、第３サブトランジスターＱ３はオフ状態からオン状態へ切り換えられる。
【００５２】
第３サブトランジスターＱ３がオン状態に維持される間、パワーサプライ２０の入力電圧ＶＩＮによる電流が第１抵抗素子ＲＰ１、第２抵抗素子ＲＰ２、第３サブトランジスターＱ３及び第４抵抗素子ＲＰ４を介して流れる。これによって、第１抵抗素子ＲＰ１にかかる電圧である第２スイチング電圧Ｖ２（たとえば、約１１Ｖ）が生成される。
【００５３】
図示したように、第１抵抗素子ＲＰ１は、メインスイッチ３０のソース端子とゲート端子との間に接続する。したがって、第３サブトランジスターＱ３がオン状態に維持される間、メインスイッチ３０のソース端子の電圧は、メインスイッチ３０のゲート端子の電圧よりも第２スイチング電圧Ｖ２だけ高く維持される。即ち、メインスイッチ３０のソース−ゲート電圧は、第２スイチング電圧Ｖ２と同一になる。メインスイッチ３０は、ゲート端子の電圧がソース端子の電圧よりも臨界電圧以上に低い場合、オン状態へ切り換えられる。メインスイッチ３０がオン状態に維持される間、パワーサプライ２０からの入力電圧ＶＩＮによる電力がメインスイッチ３０を介して電気負荷ＥＬに供給される。
【００５４】
図４は、図２に示したメインスイッチ３０をオフ状態に制御するための動作の説明に参照される図である。
【００５５】
図４を参照すれば、コントローラ４０は、メインスイッチ３０をオフ状態へ切り換えるために、制御信号ＣＳの出力を中断する。制御信号ＣＳの出力を中断するということは、制御信号ＣＳをハイレベルの電圧から予め決められたローレベルの電圧へ低めるということを意味する。
【００５６】
第１サブトランジスターＱ１は、第１サブトランジスターＱ１のベース端子に制御信号ＣＳが印加されないことに応じて、オフ状態になる。第１サブトランジスターＱ１がオフ状態に維持される間、パワーサプライ２０の入力電圧ＶＩＮによる電流が第１電圧分配器ＶＤ１を介して流れることができないので、第１接続ノードＮ１の電圧は、入力電圧ＶＩＮと同一なる。したがって、入力電圧ＶＩＮは、第１接続ノードＮ１を介して第２サブトランジスターＱ２及び第３サブトランジスターＱ３の各々のベース端子に印加される。
【００５７】
第１サブトランジスターＱ１がオン状態からオフ状態になる直前の時点で、入力電圧ＶＩＮよりも低い電圧（例えば、Ｖ１）が第２サブトランジスターＱ２及び第３サブトランジスターＱ３の各々のエミッタ端子に印加される。したがって、第１サブトランジスターＱ１がオン状態からオフ状態になる時点で、第２サブトランジスターＱ２のベース端子とエミッタ端子との間に順方向のバイアスがかかるので、第２サブトランジスターＱ２はオフ状態からオン状態へ切り換えられる。一方、第３サブトランジスターＱ３のエミッタ端子とベース端子との間に逆方向のバイアスがかかるので、第３サブトランジスターＱ３はオフ状態へ切り換えられる。
【００５８】
第２サブトランジスターＱ２がオン状態に維持される間、メインスイッチ３０のソース端子の電圧とゲート端子の電圧とは相互に同一であるか、または同一であると看做すことができるほど非常に小さい差のみを有するようになり、メインスイッチ３０はオフ状態になる。
【００５９】
図２〜図４を参照して前述の実施例において注目すべきことは、メインスイッチ３０がオン状態からオフ状態へ、またはオフ状態からオン状態へ制御する動作が、メインスイッチ３０のドレイン電圧に影響を受けないということである。因みに、メインスイッチ３０のドレイン電圧は、電気負荷ＥＬのインダクタンス成分による共振現象によって変化できる。しかし、本発明によれば、メインスイッチ３０のオンオフ制御は、メインスイッチ３０のソース−ゲート電圧のみに依存するようになるので、電気負荷ＥＬのインダクタンス成分によってメインスイッチ３０が意図せずオン状態またはオフ状態になる問題を低減することができる。
【００６０】
図５は、本発明の第２実施例による制御装置１０の構成を例示した図である。
【００６１】
図５に示した第２実施例による制御装置１０については、図２〜図４を参照して前述した第１実施例と共通する内容については重複する説明は省略し、相違点を中心にして説明する。
【００６２】
第２実施例の制御装置１０と第１実施例制御装置１０との相違点は、ドライバー回路１００が第２電圧分配器ＶＤ２、第４サブトランジスターＱ４及び放電抵抗素子ＲＤＣをさらに含むという点である。
【００６３】
図５を参照すれば、第２電圧分配器ＶＤ２は、第３分配抵抗素子ＲＤ３及び第４分配抵抗素子ＲＤ４を含む。第３分配抵抗素子ＲＤ３と第４分配抵抗素子ＲＤ４とは、第３接続ノードＮ３を介して直列接続する。第３分配抵抗素子ＲＤ３の抵抗（例えば、１０ｋΩ）は、第４分配抵抗素子ＲＤ４の抵抗（例えば、１ｋΩ）よりも大きくなり得る。
【００６４】
第２電圧分配器ＶＤ２の一端（即ち、第３分配抵抗素子ＲＤ３の一端）は、第１接続ノードＮ１に接続し得る。または、第２電圧分配器ＶＤ２の一端、第１接続ノードＮ１の代わりに、第２サブトランジスターＱ２のエミッタ端子または第２接続ノードＮ２に電気的に接続することもできる。第２電圧分配器ＶＤ２の他端（即ち、第４分配抵抗素子ＲＤ４の一端）は接地され得る。
【００６５】
第２電圧分配器ＶＤ２は、第１接続ノードＮ１、第２サブトランジスターＱ２のエミッタ端子または第２接続ノードＮ２の電圧を用いて、第３スイチング電圧を第３接続ノードＮ３に生成する。第３スイチング電圧は、第４分配抵抗素子ＲＤ４にかかる電圧を指す。第３スイチング電圧は、第３接続ノードＮ３を介して第４サブトランジスターＱ４のベース端子に印加される。
【００６６】
第４サブトランジスターＱ４と放電抵抗素子ＲＤＣは、メインスイッチ３０のドレイン端子と接地との間に直列接続する。例えば、図５のように、放電抵抗素子ＲＤＣの一端は、メインスイッチ３０のドレイン端子に電気的に接続し、放電抵抗素子ＲＤＣの他端は、第４サブトランジスターＱ４の一端（例えば、コレクタ）に電気的に接続し、第４サブトランジスターＱ４の他端（例えば、エミッタ）は接地され得る。
【００６７】
第４サブトランジスターＱ４は、コレクタ端子、エミッタ端子及びベース端子を有するＮＰＮタイプトランジスターであり得る。第４サブトランジスターＱ４のベース端子は、第３スイチング電圧を受けることができるように第３接続ノードＮ３に電気的に接続する。
【００６８】
第３接続ノードＮ３の電圧は、第１サブトランジスターＱ１がオン状態であるときよりもオフ状態であるときにさらに大きい。具体的に、第１サブトランジスターＱ１がオン状態であるときの第３スイチング電圧は、第４サブトランジスターＱ４のターンオン電圧よりも低い一方、第１サブトランジスターＱ１がオフ状態であるときの第３スイチング電圧は、第４サブトランジスターＱ４のターンオン電圧よりも高い。したがって、第４サブトランジスターＱ４は、第１サブトランジスターＱ１がオフ状態である間に第３接続ノードＮ３を介して第４サブトランジスターＱ４のベース端子に印加される第３スイチング電圧に応じてオン状態になる。一方、第１サブトランジスターＱ１がオン状態である間には、第３スイチング電圧が充分に大きくないので、第４サブトランジスターＱ４はオフ状態になる。
【００６９】
第４サブトランジスターＱ４がオン状態である間、負荷ＥＬ、放電抵抗素子ＲＤＣ及び第４サブトランジスターＱ４を含む閉回路が形成される。閉回路が形成されるとき、負荷ＥＬのインダクタンス成分によって電気負荷ＥＬに残っている電気エネルギーは、放電抵抗素子ＲＤＣによって消耗される。これによって、電気負荷ＥＬのインダクタンス成分によるメインスイッチ３０の誤動作可能性がより効果的に低減される。
【００７０】
以上、本発明を限定された実施例と図面によって説明したが、本発明はこれに限定されず、本発明の属する技術分野で通常の知識を持つ者によって本発明の技術思想と特許請求の範囲の均等範囲内で多様な修正及び変形が可能であることは言うまでもない。
【００７１】
また、上述の本発明は、本発明が属する技術分野における通常の知識を持つ者によって本発明の技術思想から脱しない範囲内で多様な置換、変形及び変更が可能であるため、上述の実施例及び添付された図面によって限定されず、多様な変形が行われるように各実施例の全部または一部を選択的に組み合わせて構成可能である。
【図１】
2021521724.tif 000003
【図２】
2021521724.tif 000004
【図３】
2021521724.tif 000005
【図４】
2021521724.tif 000006
【図５】
2021521724.tif 000007
【手続補正書】
【提出日】令和2年11月4日(2020.11.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ゲート端子、パワーサプライに接続するソース端子及び電気負荷に接続するドレイン端子を含むＰチャンネルＭＯＳＦＥＴを制御するためのドライバー回路であって、
前記ソース端子に一端が接続され、第１接続ノードを介して直列接続される第１分配抵抗素子及び第２分配抵抗素子を含む第１電圧分配器と、
第１コレクタ端子、第１エミッタ端子及び第１ベース端子を含み、前記第１コレクタ端子は前記第１電圧分配器の他端に接続され、前記第１エミッタ端子は接地に接続される第１サブトランジスターと、
第２コレクタ端子、第２エミッタ端子及び第２ベース端子を含み、前記コレクタ端子は前記ソース端子に接続され、前記第２エミッタ端子は前記ゲート端子に接続され、前記第２ベース端子は前記第１接続ノードに接続される第２サブトランジスターと、
第３コレクタ端子、第３エミッタ端子及び第３ベース端子を含み、前記第３エミッタ端子は前記第２エミッタ端子に接続され、前記第３コレクタ端子は前記接地に接続される第３サブトランジスターと、
を備える、ドライバー回路。
【請求項２】
前記第２コレクタ端子と前記第２エミッタ端子との間に接続される第１抵抗素子を備える、
請求項１に記載のドライバー回路。
【請求項３】
前記第１接続ノードは、前記第３ベース端子に接続される、請求項２に記載のドライバー回路。
【請求項４】
前記第１分配抵抗素子の抵抗は、前記第２分配抵抗素子の抵抗よりも大きい、請求項２または３に記載のドライバー回路。
【請求項５】
前記第３エミッタ端子は、前記ゲート端子に接続される、請求項２から４のいずれか一項に記載のドライバー回路。
【請求項６】
前記第１電圧分配器は、前記第１サブトランジスターがオン状態である間、前記パワーサプライの入力電圧を用いて前記第１接続ノードに第１スイチング電圧を生成し、
前記第３サブトランジスターは、前記第３ベース端子に前記第１スイチング電圧が印加されることに応じてオン状態になる、請求項２から５のいずれか一項に記載のドライバー回路。
【請求項７】
前記第３サブトランジスターがオン状態である間に、前記第１抵抗素子にかかる第２スイチング電圧が前記ソース端子と前記ゲート端子との間に印加される、請求項６に記載のドライバー回路。
【請求項８】
前記第１サブトランジスターがオフ状態である間、前記パワーサプライからの入力電圧が前記第１接続ノードを介して前記第２ベース端子及び前記第３ベース端子の各々に印加され、
前記第２サブトランジスターは、前記第２ベース端子に前記入力電圧が印加されることに応じてオン状態になり、
前記第３サブトランジスターは、前記第３ベース端子に前記入力電圧が印加されることに応じてオフ状態になり、
前記第２サブトランジスターがオン状態であり、前記第３サブトランジスターがオフ状態である間、前記入力電圧が前記第２エミッタ端子を介して前記ゲート端子に印加される、請求項２から７のいずれか一項に記載のドライバー回路。
【請求項９】
前記第２エミッタ端子と前記ゲート端子との間に接続される第２抵抗素子と、
ドライバー回路のコントローラと前記第１ベース端子との間に接続される第３抵抗素子と、
前記第３コレクタ端子と前記接地との間に接続される第４抵抗素子と、を備える、
請求項２から８のいずれか一項に記載のドライバー回路。
【請求項１０】
前記第１接続ノードと前記接地との間に接続され、第３接続ノードを介して直列接続される第３分配抵抗素子及び第４分配抵抗素子を含む第２電圧分配器と、
第４コレクタ端子、第４エミッタ端子及び第４ベース端子を含み、前記第４エミッタ端子は前記接地に接続される、前記第４ベース端子は前記第３接続ノードに接続される第４サブトランジスターと、
一端が前記ＰチャンネルＭＯＳＦＥＴの前記ドレイン端子に接続され、他端は前記第４コレクタ端子に接続される放電抵抗素子と、を含み、
前記第２電圧分配器は、前記第１サブトランジスターがオフ状態である間、前記第３接続ノードに第３スイチング電圧を生成し、
前記第４サブトランジスターは、前記第４ベース端子に印加される前記第３スイチング電圧に応じて、オン状態になる、請求項２から９のいずれか一項に記載のドライバー回路。
【請求項１１】
前記第１サブトランジスター及び前記第２サブトランジスターは、ＮＰＮタイプトランジスターであり、
前記第３サブトランジスターは、ＰＮＰタイプトランジスターである、請求項１から１０のいずれか一項に記載のドライバー回路。
【請求項１２】
請求項１から請求項１１のいずれか一項に記載の前記ドライバー回路を含む、制御装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
また、上述の本発明は、本発明が属する技術分野における通常の知識を持つ者によって本発明の技術思想から脱しない範囲内で多様な置換、変形及び変更が可能であるため、上述の実施例及び添付された図面によって限定されず、多様な変形が行われるように各実施例の全部または一部を選択的に組み合わせて構成可能である。
［項目１］
ゲート端子、パワーサプライに接続するソース端子及び電気負荷に接続するドレイン端子を含むＰチャンネルＭＯＳＦＥＴを制御するためのドライバー回路であって、
上記ＰチャンネルＭＯＳＦＥＴのソース端子に一端が接続し、第１接続ノードを介して直列接続する第１分配抵抗素子及び第２分配抵抗素子を含む第１電圧分配器と、
第１コレクタ端子、第１エミッタ端子及び第１ベース端子を含み、上記第１コレクタ端子が上記第１電圧分配器の他端に接続し、上記第１エミッタ端子が接地に接続する第１サブトランジスターと、
第２コレクタ端子、第２エミッタ端子及び第２ベース端子を含み、上記第２エミッタ端子が上記ＰチャンネルＭＯＳＦＥＴの上記ゲート端子に接続し、上記第２ベース端子が上記第１接続ノードに接続する第２サブトランジスターと、
第３コレクタ端子、第３エミッタ端子及び第３ベース端子を含み、上記第３エミッタ端子が上記第２エミッタ端子に接続し、上記第３コレクタ端子が上記接地に接続する第３サブトランジスターと、
上記第２コレクタ端子と上記第２エミッタ端子との間に接続する第１抵抗素子を含む、ドライバー回路。
［項目２］
上記第１接続ノードが、上記第３ベース端子にさらに接続する、項目１に記載のドライバー回路。
［項目３］
上記第１分配抵抗素子の抵抗が、上記第２分配抵抗素子の抵抗よりも大きい、項目２に記載のドライバー回路。
［項目４］
上記第３エミッタ端子は、上記ＰチャンネルＭＯＳＦＥＴの上記ゲート端子にさらに接続する、項目１に記載のドライバー回路。
［項目５］
上記第１電圧分配器は、上記第１サブトランジスターがオン状態である間、上記パワーサプライの入力電圧を用いて上記第１接続ノードに第１スイチング電圧を生成し、
上記第３サブトランジスターは、上記第３ベース端子に上記第１スイチング電圧が印加されることに応じてオン状態になる、項目１に記載のドライバー回路。
［項目６］
上記第３サブトランジスターがオン状態である間に、上記第１抵抗素子にかかる第２スイチング電圧が上記ＰチャンネルＭＯＳＦＥＴの上記ソース端子と上記ゲート端子との間に印加される、項目５に記載のドライバー回路。
［項目７］
上記第１サブトランジスターがオフ状態である間、上記パワーサプライからの入力電圧が上記第１接続ノードを介して上記第２ベース端子及び上記第３ベース端子の各々に印加され、
上記第２サブトランジスターは、上記第２ベース端子に上記入力電圧が印加されることに応じてオン状態になり、
上記第３サブトランジスターは、上記第３ベース端子に上記入力電圧が印加されることに応じてオフ状態になり、
上記第２サブトランジスターがオン状態であり、上記第３サブトランジスターがオフ状態である間、上記入力電圧が上記第２エミッタ端子を介して上記ＰチャンネルＭＯＳＦＥＴの上記ゲート端子に印加される、項目１に記載のドライバー回路。
［項目８］
上記第１サブトランジスター及び上記第２サブトランジスターの各々は、ＮＰＮタイプトランジスターであり、
上記第３サブトランジスターは、ＰＮＰタイプトランジスターである、項目１に記載のドライバー回路。
［項目９］
上記第２エミッタ端子と上記接地との間に接続し、第３接続ノードを介して直列接続する第３分配抵抗素子及び第４分配抵抗素子を含む第２電圧分配器と、
第４コレクタ端子、第４エミッタ端子及び第４ベース端子を含み、上記第４エミッタ端子が上記接地に接続し、上記第４ベース端子が上記第３接続ノードに接続する第４サブトランジスターと、
一端が上記ＰチャンネルＭＯＳＦＥＴの上記ドレイン端子に接続し、他端が上記第４コレクタ端子に接続する放電抵抗素子をさらに含み、
上記第２電圧分配器は、上記第１サブトランジスターがオフ状態である間、上記第３接続ノードに第３スイチング電圧を生成し、
上記第４サブトランジスターは、上記第４ベース端子に印加される上記第３スイチング電圧に応じて、オン状態になる、項目１に記載のドライバー回路。
［項目１０］
項目１から項目９のいずれか一項に記載の上記ドライバー回路を含む、制御装置。
【国際調査報告】
2021521724.tif 000008
2021521724.tif 000009
2021521724.tif 000010
2021521724.tif 000011