(57)【要約】  メモリ・セルを検知するための差動アンプ・スキームのための方法、システム、およびデバイスが説明される。一実施例では、メモリ装置は、メモリ・セルに結合されるように構成された第１の入力ノードを有し、センス・コンポーネントに結合されるように構成された出力ノードを有する差動アンプを含んでよい。いくつかの実施例では、メモリ装置は、第１の入力ノードに結合された第１のノードを有するキャパシタと、キャパシタの第２のノードを出力ノードに選択的に結合するように構成された第１のスイッチング・コンポーネントも含んでよい。差動アンプは、出力ノードにおける電流が、差動アンプの第１の入力ノードにおける電圧と差動アンプの第２の入力ノードにおける電圧との間の差に比例するように構成されてよい。
2021515956.tif 000002
【特許請求の範囲】
【請求項１】
メモリ・デバイスのキャパシタをプレチャージすることであって、前記キャパシタの第１のノードが差動アンプの第１の入力ノードに結合される、プレチャージすることと、
前記キャパシタをプレチャージした後、前記キャパシタの第２のノードを前記差動アンプの出力ノードに結合することと、
前記キャパシタの前記第２のノードがセンス信号を生成するために前記差動アンプの前記出力ノードに結合されている間、メモリ・セルを前記差動アンプの前記第１の入力ノードに結合することと、
前記生成されたセンス信号に少なくとも一部は基づいて前記メモリ・セルによって記憶される論理状態を決定することと
を含む方法。
【請求項２】
前記キャパシタをプレチャージする前に、フィードバック・ラインを介して前記差動アンプの前記出力ノードに前記差動アンプの前記第１の入力ノードを結合することと
をさらに含む、請求項１に記載の方法。
【請求項３】
前記キャパシタをプレチャージする前に、前記フィードバック・ラインを介して前記差動アンプの前記第１の入力ノードを前記差動アンプの前記出力ノードから結合解除すること
をさらに含む、請求項２に記載の方法。
【請求項４】
前記キャパシタをプレチャージした後、前記キャパシタの前記第２のノードをプレチャージ電圧源から結合解除すること
をさらに含む、請求項２に記載の方法。
【請求項５】
前記キャパシタをプレチャージするために前記キャパシタの前記第２のノードをプレチャージ電圧源に結合すること
をさらに含む、請求項１に記載の方法。
【請求項６】
前記差動アンプをイネーブルにするために、１つまたは複数の供給電圧を前記差動アンプに結合することと
をさらに含む、請求項１に記載の方法。
【請求項７】
前記差動アンプが、前記出力ノードにおける電流が前記差動アンプの前記第１の入力ノードにおける電圧と前記差動アンプの第２の入力ノードにおける電圧との間の差に比例するように構成される、請求項１に記載の方法。
【請求項８】
メモリ・セルと、
センス・コンポーネントと、
前記メモリ・セルに結合されるように構成された第１の入力ノードを有し、前記センス・コンポーネントに結合されるように構成された出力ノードを有する差動アンプと、
前記第１の入力ノードに結合された第１のノードを有するキャパシタと、
前記キャパシタの第２のノードを前記出力ノードに選択的に結合するように構成された第１のスイッチング・コンポーネントと
を備える装置。
【請求項９】
前記出力ノードを前記第１の入力ノードに選択的に結合するように構成された第２のスイッチング・コンポーネント
をさらに備える、請求項８に記載の装置。
【請求項１０】
前記第１のスイッチング・コンポーネントと第２のスイッチング・コンポーネントが同じ論理信号を受け取るように構成される、請求項８に記載の装置。
【請求項１１】
前記キャパシタの前記第２のノードをプレチャージ電圧源に選択的に結合するように構成された第３のスイッチング・コンポーネント
をさらに備える、請求項８に記載の装置。
【請求項１２】
前記第１の入力ノードを接地電圧源に選択的に結合するように構成された第４のスイッチング・コンポーネント
をさらに備える、請求項８に記載の装置。
【請求項１３】
前記メモリ・セルを前記第１の入力ノードまたは前記センス・コンポーネントに選択的に結合するように構成された選択コンポーネント
をさらに備える、請求項８に記載の装置。
【請求項１４】
前記メモリ・セルを前記第１の入力ノードに選択的に結合するように構成された第５のスイッチング・コンポーネント
をさらに備える、請求項８に記載の装置。
【請求項１５】
前記出力ノードを前記センス・コンポーネントに選択的に結合するように構成された第６のスイッチング・コンポーネント
をさらに備える、請求項８に記載の装置。
【請求項１６】
前記差動アンプが、前記出力ノードにおける電流が前記第１の入力ノードにおける電圧と第２の入力ノードにおける電圧との間の差に比例するように構成される、請求項８に記載の装置。
【請求項１７】
前記差動アンプが、前記第１のノードにおける前記電圧が前記第２のノードの前記電圧よりも高いとき、前記出力ノードへの電流の流れを可能にするように構成される、請求項１６に記載の装置。
【請求項１８】
前記差動アンプの第２の入力ノードに結合されたアンプ基準電圧源
をさらに備える、請求項８に記載の装置。
【請求項１９】
前記差動アンプの第１の供給ノードに結合されるように構成された第１のアンプ電圧源と、
前記差動アンプの第２の供給ノードに結合されるように構成された第２のアンプ電圧源と
をさらに備える、請求項８に記載の装置。
【請求項２０】
メモリ・セルと、
センス・コンポーネントと、
前記メモリ・セルに結合されるように構成された第１の入力ノードを有し、前記センス・コンポーネントに結合されるように構成された出力ノードを有する差動アンプと、
前記差動アンプの前記第１の入力ノードに結合された第１のノードを有するキャパシタと、
スイッチング・コンポーネントに、前記キャパシタをプレチャージするために前記キャパシタの第２のノードをプレチャージ電圧源に結合させ、
前記スイッチング・コンポーネントに、前記キャパシタをプレチャージした後で前記キャパシタの前記第２のノードを前記差動アンプの前記出力ノードに結合させ、
前記スイッチング・コンポーネントに、前記キャパシタの前記第２のノードがセンス信号を生成するために前記差動アンプの前記出力ノードに結合される間、前記メモリ・セルを前記差動アンプの前記第１の入力ノードに結合させ、
前記生成されたセンス信号に少なくとも一部は基づいて前記メモリ・セルによって記憶される論理状態を決定する
ように動作可能であるメモリ・コントローラと
を備える装置。
【請求項２１】
前記メモリ・コントローラが、
前記スイッチング・コンポーネントに、前記キャパシタをプレチャージする間、前記差動アンプの前記第１の入力ノードを接地電圧源に結合させる
ように動作可能である、請求項２０に記載の装置。
【請求項２２】
前記メモリ・コントローラが、
前記スイッチング・コンポーネントに、前記キャパシタをプレチャージする前に、フィードバック・ラインを介して前記差動アンプの前記第１の入力ノードを前記差動アンプの前記出力ノードに結合させる
ように動作可能である、請求項２０に記載の装置。
【請求項２３】
前記メモリ・コントローラが、
前記スイッチング・コンポーネントに、前記キャパシタをプレチャージした後、前記フィードバック・ラインを介して前記差動アンプの前記第１の入力ノードを前記差動アンプの前記出力ノードから結合解除させる
ように動作可能である、請求項２２に記載の装置。
【請求項２４】
前記メモリ・コントローラが、
選択コンポーネントに、前記キャパシタの前記第２のノードを前記プレチャージ電圧源に結合させたことに少なくとも一部は基づいて、前記選択コンポーネントに、前記キャパシタの前記第２のノードを前記差動アンプの前記出力ノードから結合解除させる
ように動作可能である、請求項２０に記載の装置。
【請求項２５】
前記メモリ・コントローラが、
選択コンポーネントに、前記キャパシタの前記第２のノードを前記差動アンプの前記出力ノードに結合させたことに少なくとも一部は基づいて、前記選択コンポーネントに、前記キャパシタの前記第２のノードを前記プレチャージ電圧源から結合解除させる
ように動作可能である、請求項２０に記載の装置。
【請求項２６】
前記メモリ・コントローラが、
１つまたは複数の供給電圧を前記差動アンプに結合することによって、前記差動アンプをイネーブルする
ように動作可能である、請求項２０に記載の装置。
【請求項２７】
前記差動アンプが、前記出力ノードにおける電流が前記差動アンプの前記第１の入力ノードにおける電圧と前記差動アンプの第２の入力ノードにおける電圧との間の差に比例するように構成される、請求項２０に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
クロス・リファレンス
本特許出願は、本出願の譲受人に譲渡され、参照によりその全体が本明細書に組み込まれた、２０１８年３月１３日に出願された、Ｖｉｍｅｒｃａｔｉらによる「ＤＩＦＦＥＲＥＮＴＩＡＬ  ＡＭＰＬＩＦＩＥＲ  ＳＣＨＥＭＥＳ  ＦＯＲ  ＳＥＮＳＩＮＧ  ＭＥＭＯＲＹ  ＣＥＬＬＳ」という名称の米国特許出願第１５／９２０，１７１号の優先権を主張するものである。
【０００２】
以下は、一般に、メモリ・システムに関し、より詳細には、メモリ・セルを検知するための差動アンプ・スキームに関する。
【背景技術】
【０００３】
メモリ・デバイスは、コンピュータ、無線通信デバイス、カメラ、デジタル・ディスプレイなどのさまざまな電子デバイスに情報を記憶するために広く使用される。情報は、メモリ・デバイスの異なる状態をプログラムすることによって記憶される。たとえば、バイナリ・メモリ・デバイスは、論理「１」または論理「０」によって示されることが多い、２つの論理状態を有する。他のメモリ・デバイスでは、３つ以上の論理状態が記憶されることがある。記憶された情報にアクセスするために、電子デバイスのコンポーネントが、メモリ・デバイスに記憶された論理状態を読み出しもよいし、これを検知してもよい。情報を記憶するために、電子デバイスのコンポーネントは、メモリ・デバイスに論理状態を書き込んでもよいし、これをプログラムしてもよい。
【０００４】
磁気ハード・ディスクを用いるメモリ・デバイス、ランダム・アクセス・メモリ（ＲＡＭ）、読み出し専用メモリ（ＲＯＭ）、ダイナミックＲＡＭ（ＤＲＡＭ）、同期式ダイナミックＲＡＭ（ＳＤＲＡＭ）、強誘電体ＲＡＭ（ＦｅＲＡＭ）、磁気ＲＡＭ（ＭＲＡＭ）、抵抗変化型ＲＡＭ（ＲＲＡＭ）、フラッシュ・メモリ、位相変化メモリ（ＰＣＭ）などを含む、さまざまなタイプのメモリ・デバイスが存在する。メモリ・デバイスは、揮発性であってもよいし、不揮発性であってもよい。ＰＣＭおよびＦｅＲＡＭなどの不揮発性メモリは、外部電源の不在下ですら、延長された時間の期間にわたって記憶された論理状態を維持し得る。ＤＲＡＭなどの揮発性メモリ・デバイスは、電源によって周期的にリフレッシュされない限り、経時的に記憶された論理状態を失い得る。いくつかの場合では、不揮発性メモリは、類似のデバイス・アーキテクチャを揮発性メモリとして使用することがあるが、そのような物理現象を強誘電体容量または異なる材料相として用いることによって不揮発性性質を有することもある。
【０００５】
メモリ・デバイスを改善することは、メトリクスの中でも、メモリ・セル密度を増加させること、読み出し／書き込み速度を増加させること、信頼性を増加させること、データ保持を増加させること、電力消費量を減少させること、または製造コストを減少させることを含んでよい。いくつかの場合では、さまざまな回路コンポーネントは、メモリ・セルによって記憶される論理状態を決定することに関連する信号を発生させることをサポートするためにメモリ・セルとセンス・アンプとの間に含まれてよい。いくつかのそのようなコンポーネントは、比較的高い電力消費量または電荷漏洩と関連づけられることがあり、これは、メモリ・デバイスの性能を不利に制限することがある。
【図面の簡単な説明】
【０００６】
【図１】本開示の実施例による、メモリ・セルを検知するための差動アンプ・スキームをサポートする例示的なメモリ・デバイスを示す図である。
【図２】本開示の実施例による、メモリ・セルを検知するための差動アンプ・スキームをサポートする例示的な回路を示す図である。
【図３】本開示の実施例による、メモリ・セルを検知するための差動アンプ・スキームをサポートするメモリ・セルに関するヒステリシス・プロットを用いた非線形的な電気的性質の一実施例を示す図である。
【図４】本開示の実施例による、メモリ・セルを検知するための差動アンプ・スキームをサポートする回路の一実施例を示す図である。
【図５】本開示のさまざまな実施形態による、メモリ・セルを検知するための差動アンプ・スキームをサポートする例示的なアクセス手順の動作を示すタイミング図である。
【図６】本開示のさまざまな実施形態による、メモリ・セルを検知するための差動アンプ・スキームをサポートし得るメモリ・デバイスのブロック図である。
【図７】本開示のさまざまな実施形態による、メモリ・セルを検知するための差動アンプ・スキームをサポートし得るメモリ・コントローラのブロック図である。
【図８】本開示のさまざまな実施形態による、メモリ・セルを検知するための差動アンプ・スキームをサポートし得るデバイスを含むシステムの図である。
【図９】本開示のさまざまな実施形態による、メモリ・セルを検知するための差動アンプ・スキームをサポートし得る方法を示すフローチャートである。
【図１０】本開示のさまざまな実施形態による、メモリ・セルを検知するための差動アンプ・スキームをサポートし得る方法を示すフローチャートである。
【発明を実施するための形態】
【０００７】
メモリ・セルの論理状態は、本開示の態様によりメモリ・セルを検知するための差動アンプ・スキームを用いる読み出し動作を使用して検出されることがある。たとえば、メモリ・デバイスは、メモリ・セルおよびセンス・コンポーネントに結合されたまたはメモリ・セルとセンス・コンポーネントとの間に結合されたアンプ・コンポーネントを含んでよい。アンプ・コンポーネントは、いくつかの場合では、差動アンプを含んでよく、アンプの第１の入力ノードは、メモリ・セルに結合されるように構成されてよく、アンプの出力ノードは、センス・コンポーネントに結合されるように構成されてよい。いくつかの実施例では、差動アンプは、出力ノードにおける電流が、第１の入力ノードと第２の入力ノードとの間の電圧の差に比例し得るように構成されてよい。
【０００８】
いくつかの実施例では、アンプ・コンポーネントは、差動アンプの出力ノードおよびアンプの第１の入力ノードに結合されるまたは差動アンプの出力ノードとアンプの第１の入力ノードとの間に結合されるように構成された積分器キャパシタを含んでよい。たとえば、積分器キャパシタの第１のノードは、差動アンプの第１の入力ノードに結合されてよく、スイッチング・コンポーネントは、差動アンプの出力ノードと積分器キャパシタの第２のノードとの間に結合されてよい。したがって、アンプ・コンポーネントは、出力ノードと第１の入力ノードとの間の容量性フィードバック・ラインを設けてよく、この容量性フィードバック・ラインは、スイッチング・コンポーネントによってイネーブルまたはディスエーブルにされてよい。いくつかの実施例では、アンプ・コンポーネントは、選択可能な直接的フィードバック・ラインも設けてよく、スイッチング・コンポーネントは、出力ノードおよび第１の入力ノードに結合されてもよいし、出力ノードと第１の入力ノードとの間に結合されてもよく、出力ノードと第１の入力ノードを選択的に結合または結合解除するように構成されてよい。
【０００９】
読み出し動作中、積分器キャパシタは、プレチャージ（ｐｒｅｃｈａｒｇｅ）動作で充電され、次いで、差動アンプの出力ノードおよび差動アンプの第１の入力ノードに結合されてよい。メモリ・セルは、差動アンプの第１の入力ノードに結合されてよく、結合した後の第１の入力ノードにおける電圧は、メモリ・セルによって記憶される論理状態に基づいてよい。次いで、差動アンプの出力ノードがセンス・コンポーネントに結合されてよく、差動アンプは、メモリ・セルによって記憶される論理状態に基づき得るセンス信号をセンス・コンポーネントに提供してよい。
【００１０】
いくつかの実施例では、説明された差動アンプ・スキームは、さまざまな利点の中でもとりわけ、メモリ・セルとセンス・コンポーネントとの間の電荷共有の減少または解消を提供し得る。たとえば、電流または電荷は、説明された差動アンプによって（たとえば、差動アンプに結合された電圧供給源を介して）提供されることがあり、提供された電流または電荷は、メモリ・セルにアクセスすることから得られる電圧信号に基づくことがある。メモリ・セルとセンス・コンポーネントとの間の電荷共有を減少させるまたは解消することによって、メモリ・デバイスの性能は、そのような差動アンプの技法を用いないメモリ・デバイスと比較して改善され得る。
【００１１】
一実施例では、本開示による方法は、メモリ・デバイスのキャパシタをプレチャージすることであって、キャパシタの第１のノードは差動アンプの第１の入力ノードに結合される、プレチャージすることと、キャパシタをプレチャージした後、キャパシタの第２のノードを差動アンプの出力ノードに結合することと、キャパシタの第２のノードがセンス信号を生成するために差動アンプの出力ノードに結合されている間、メモリ・セルを差動アンプの第１の入力ノードに結合することと、生成されたセンス信号に少なくとも一部は基づいてメモリ・セルによって記憶される論理状態を決定することとを含んでよい。
【００１２】
いくつかの実施例では、方法は、キャパシタをプレチャージする前に、フィードバック・ラインを介して差動アンプの第１の入力ノードを差動アンプの出力ノードに結合することをさらに含んでよい。いくつかの実施例では、方法は、キャパシタをプレチャージした後、フィードバック・ラインを介して差動アンプの第１の入力ノードを差動アンプの出力ノードから結合解除させることをさらに含んでよい。
【００１３】
いくつかの実施例では、方法は、キャパシタをプレチャージするためにキャパシタの第２のノードをプレチャージ電圧源に結合することをさらに含んでよい。いくつかの実施例では、方法は、キャパシタをプレチャージした後、キャパシタの第２のノードをプレチャージ電圧源から結合解除することをさらに含んでよい。
【００１４】
いくつかの実施例では、方法は、差動アンプをイネーブルにするために、１つまたは複数の供給電圧を差動アンプに結合することをさらに含んでよい。
【００１５】
方法のいくつかの実施例では、差動アンプは、出力ノードにおける電流が、差動アンプの第１の入力ノードにおける電圧と差動アンプの第２の入力ノードにおける電圧との間の差に比例するように構成される。
【００１６】
別の実施例では、本開示による装置は、メモリ・セルと、センス・コンポーネントと、メモリ・セルに結合されるように構成された第１の入力ノードを有し、センス・コンポーネントに結合されるように構成された出力ノードを有する差動アンプと、第１の入力ノードに結合された第１のノードを有するキャパシタと、このキャパシタの第２のノードを出力ノードに選択的に結合するように構成された第１のスイッチング・コンポーネントとを含んでよい。
【００１７】
いくつかの実施例では、装置は、出力ノードを第１の入力ノードに選択的に結合するように構成された第２のスイッチング・コンポーネントをさらに含んでよい。いくつかの実施例では、第１のスイッチング・コンポーネントと第２のスイッチング・コンポーネントは、同じ論理信号を受け取るように構成される。
【００１８】
いくつかの実施例では、装置は、キャパシタの第２のノードをプレチャージ電圧源に選択的に結合するように構成された第３のスイッチング・コンポーネントをさらに含んでよい。
【００１９】
いくつかの実施例では、装置は、第１の入力ノードを接地電圧源に選択的に結合するように構成された第４のスイッチング・コンポーネントをさらに含んでよい。
【００２０】
いくつかの実施例では、装置は、メモリ・セルを第１の入力ノードまたはセンス・コンポーネントに選択的に結合するように構成された選択コンポーネントをさらに含んでよい。
【００２１】
いくつかの実施例では、装置は、メモリ・セルを第１の入力ノードに選択的に結合するように構成された第５のスイッチング・コンポーネントをさらに含んでよい。
【００２２】
いくつかの実施例では、装置は、出力ノードをセンス・コンポーネントに選択的に結合するように構成された第６のスイッチング・コンポーネントをさらに含んでよい。
【００２３】
装置のいくつかの実施例では、差動アンプは、出力ノードにおける電流が第１の入力ノードにおける電圧と第２の入力ノードにおける電圧との間の差に比例するように構成される。いくつかの実施例では、差動アンプは、第１のノードにおける電圧が第２のノードの電圧よりも高いとき、出力ノードへの電流の流れを可能にするように構成される。
【００２４】
いくつかの実施例では、装置は、差動アンプの第２の入力ノードに結合されたアンプ基準電圧源をさらに含んでよい。
【００２５】
いくつかの実施例では、装置は、差動アンプの第１の供給ノードに結合されるように構成された第１のアンプ電圧源と、差動アンプの第２の供給ノードに結合されるように構成された第２のアンプ電圧源とをさらに含んでよい。
【００２６】
別の実施例では、本開示による装置は、メモリ・セルと、センス・コンポーネントと、メモリ・セルに結合されるように構成された第１の入力ノードを有し、センス・コンポーネントに結合されるように構成された出力ノードを有する差動アンプと、差動アンプの第１の入力ノードに結合された第１のノードを有するキャパシタと、メモリ・コントローラとを含んでよい。メモリ・コントローラは、スイッチング・コンポーネントに、キャパシタをプレチャージするためにキャパシタの第２のノードをプレチャージ電圧源に結合させ、スイッチング・コンポーネントに、キャパシタをプレチャージした後でキャパシタの第２のノードを差動アンプの出力ノードに結合させ、スイッチング・コンポーネントに、キャパシタの第２のノードがセンス信号を生成するために差動アンプの出力ノードに結合される間、メモリ・セルを差動アンプの第１の入力ノードに結合させ、生成されたセンス信号に少なくとも一部は基づいてメモリ・セルによって記憶される論理状態を決定するように動作可能であってよい。
【００２７】
いくつかの実施例では、メモリ・コントローラは、スイッチング・コンポーネントに、キャパシタをプレチャージする間、差動アンプの第１の入力ノードを接地電圧源に結合させるように動作可能であってよい。
【００２８】
いくつかの実施例では、メモリ・コントローラは、スイッチング・コンポーネントに、キャパシタをプレチャージする前に、フィードバック・ラインを介して差動アンプの第１の入力ノードを差動アンプの出力ノードに結合させるように動作可能であってよい。
【００２９】
いくつかの実施例では、メモリ・コントローラは、スイッチング・コンポーネントに、キャパシタをプレチャージした後、フィードバック・ラインを介して差動アンプの第１の入力ノードを差動アンプの出力ノードから結合解除させるように動作可能であってよい。
【００３０】
いくつかの実施例では、メモリ・コントローラは、選択コンポーネントにキャパシタの第２のノードをプレチャージ電圧源に結合させたことに少なくとも一部は基づいて、選択コンポーネントに、キャパシタの第２のノードを差動アンプの出力ノードから結合解除させるように動作可能であってよい。
【００３１】
いくつかの実施例では、メモリ・コントローラは、選択コンポーネントにキャパシタの第２のノードを差動アンプの出力ノードに結合させたことに少なくとも一部は基づいて、選択コンポーネントに、キャパシタの第２のノードをプレチャージ電圧源から結合解除させるように動作可能であってよい。
【００３２】
いくつかの実施例では、メモリ・コントローラは、１つまたは複数の供給電圧を差動アンプに結合することによって、差動アンプをイネーブルするように動作可能であってよい。
【００３３】
いくつかの実施例では、差動アンプは、出力ノードにおける電流が差動アンプの第１の入力ノードにおける電圧と差動アンプの第２の入力ノードにおける電圧との間の差に比例するように構成される。
【００３４】
上記で紹介された本開示の特徴は、メモリ・セルを検知するための差動アンプ・スキームをサポートするメモリ・アレイ、メモリ回路、およびメモリ・セルの挙動の文脈で、図１〜図３を参照してさらに説明される。次いで、具体的な実施例が、メモリ・セルを検知するための差動アンプ・スキームをサポートする関連づけられた読み出し動作タイミング図とともに特定の回路を示す図４および図５を参照して説明される。本開示のこれらおよび他の特徴は、メモリ・セルを検知するための差動アンプ・スキームをサポートする装置図、システム図、およびフローチャートを示す図６〜図１０を参照してさらに説明される。
【００３５】
図１は、本開示のさまざまな実施形態による、メモリ・セルを検知するための差動アンプ・スキームをサポートする例示的なメモリ・デバイス１００を示す。メモリ・デバイス１００は、電子メモリ装置とも呼ばれることがある。メモリ・デバイス１００は、異なる論理状態を記憶するようにプログラム可能であるメモリ・セル１０５を含んでよい。いくつかの場合では、メモリ・セル１０５は、論理０および論理１と示される２つの論理状態を記憶するようにプログラム可能であってよい。いくつかの場合では、メモリ・セル１０５は、３つ以上の論理状態を記憶するようにプログラム可能であってよい。さまざまな実施例では、メモリ・セル１０５としては、容量性メモリ素子、強誘電体メモリ素子、抵抗性素子、または自己選択メモリ（たとえば、ＳＳＭ）素子があり得る。
【００３６】
いくつかの実施例では、メモリ・セル１０５は、プログラム可能な論理状態を表す電荷を記憶することがある（たとえば、キャパシタに電荷を記憶すること）。一実施例では、充電されたキャパシタおよび充電されていないキャパシタはそれぞれ、２つの論理状態を表すことがある。別の実施例では、正に荷電されたキャパシタおよび負に荷電されたキャパシタがそれぞれ、２つの論理状態を表すことがある。ＤＲＡＭアーキテクチャまたはＦｅＲＡＭアーキテクチャは、そのような設計を使用することがあり、用いられるキャパシタは、線形電気分極性質または常誘電性電気分極性質をもつ誘電材料を絶縁体として含んでよい。いくつかの実施例では、キャパシタの異なるレベルの電荷は、異なる論理状態を表すことがある（たとえば、それぞれのメモリ・セル１０５内の３つ以上の論理状態をサポートする）。ＦｅＲＡＭアーキテクチャなどのいくつかの実施例では、メモリ・セル１０５としては、キャパシタの端子間の絶縁層として強誘電体材料を有する強誘電体キャパシタがあり得る。強誘電体キャパシタの異なるレベルの分極は、異なる論理状態を表すことがある（たとえば、それぞれのメモリ・セル１０５内の２つ以上の論理状態をサポートする）。強誘電体材料は、図３を参照してさらに詳細に論じられる性質を含む非線形分極性質を有する。
【００３７】
いくつかの実施例では、メモリ・セル１０５は、メモリ素子、メモリ記憶素子、自己選択メモリ素子、または自己選択メモリ記憶素子と呼ばれることのある材料部分を含んでよい。材料部分は、異なる論理状態を表す可変で構成可能な電気抵抗を有してよい。
【００３８】
たとえば、結晶原子配置または非晶質原子配置の形をとることができる（たとえば、メモリ・デバイス１００の周囲動作温度範囲にわたって結晶状態または非晶質状態のどちらかを維持することができる）材料は、原子配置に応じて異なる電気抵抗を有することがある。材料のより結晶性の高い状態（たとえば、単結晶、実質的に結晶である比較的大きい結晶粒の集まり）は、比較的低い電気抵抗を有することがあり、代替的に、「ＳＥＴ」論理状態と呼ばれることがある。材料の非晶質性のより高い状態（たとえば、完全に非晶質の状態、実質的に非晶質である比較的小さい結晶粒の何らかの分布）は、比較的高い電気抵抗を有することがあり、代替的に、「ＲＥＳＥＴ」論理状態と呼ばれることがある。したがって、そのようなメモリ・セル１０５に印加される電圧は、メモリ・セル１０５の材料部分がより結晶性の高い状態であるか非晶質性のより高い状態であるかに応じて、異なる電流の流れをもたらすことがある。したがって、読み出し電圧をメモリ・セル１０５に印加することから生じる電流の大きさは、メモリ・セル１０５によって記憶される論理状態を決定するために使用されてよい。
【００３９】
いくつかの実施例では、メモリ素子は、異なる論理状態を表し得る（たとえば、それぞれのメモリ・セル１０５内の２つ以上の論理状態をサポートする）中程度の抵抗をもたらし得るさまざまな比の結晶エリアと非晶質エリア（たとえば、さまざまな程度の原子秩序および無秩序）とともに構成されることがある。さらに、いくつかの実施例では、材料またはメモリ素子は、非晶質構成および２つの異なる結晶構成などの、３つ以上の原子配置を有することがある。本明細書では異なる原子配置の電気抵抗に関して説明されるが、メモリ・デバイスは、メモリ素子の何らかの他の特性を使用して、原子配置または原子配置の組み合わせに対応する記憶される論理状態を決定し得る。
【００４０】
いくつかの場合では、非晶質性のより高い状態のメモリ素子は、しきい値電圧がメモリ素子上で超えられるとき、電流がメモリ素子を通って流れる場合、しきい値電圧と関連づけられることがある。非晶質性のより高い状態のメモリ素子上に印加される電圧が、しきい値電圧よりも小さいとき、電流は、メモリ素子を通って流れないことがある。いくつかの場合では、より結晶性の高い状態のメモリ素子が、しきい値電圧と関連づけられないことがあり（たとえば、ゼロのしきい値電圧と関連づけられることがある）、電流は、メモリ素子上の非ゼロ電圧に応答してメモリ素子を通って流れることがある。いくつかの場合では、非晶質性のより高い状態とより結晶性の高い状態の両方の材料は、しきい値電圧と関連づけられることがある。たとえば、ＳＳＭは、（たとえば、異なる成分分布によって）異なるプログラムされた状態間のメモリ・セルのしきい値電圧の差を増大し得る。そのようなメモリ素子を有するメモリ・セル１０５の論理状態は、特定の原子配置または原子配置の組み合わせを形成することをサポートする温度プロファイルにメモリ素子を経時的に加熱することによって設定され得る。
【００４１】
メモリ・デバイス１００は、３次元（３Ｄ）メモリ・アレイを含んでよく、複数の２次元（２Ｄ）メモリ・アレイ（たとえば、デッキ、レベル）が互いの上に形成される。そのような構成は、２Ｄアレイと比較して単一のダイまたは基板の上に置かれ得るまたは作成され得るメモリ・セル１０５の数を増加させることがあり、このことが、製造コストを減少させることがある、またはメモリ・デバイス１００の性能を増加させることがある、または両方である。デッキは、電気的絶縁材料によって分離されてよい。各デッキまたはレベルは、メモリ・セル１０５が各デッキ上で互いとほぼ位置合わせされ、メモリ・セル１０５のスタックを形成し得るように、位置合わせまたは位置決めされてよい。
【００４２】
メモリ・デバイス１００の実施例では、メモリ・セル１０５の各行は、複数の第１のアクセス・ライン１１０のうちの１つ（たとえば、ＷＬ＿１〜ＷＬ＿Ｍのうちの１つなどのワード線（ＷＬ））に結合され、メモリ・セル１０５の各列は、複数の第２のアクセス・ライン１１５のうちの１つ（たとえば、ＤＬ＿１〜ＤＬ＿Ｎのうちの１つなどのディジット線（ＤＬ））に結合される。いくつかの場合では、第１のアクセス・ライン１１０と第２のアクセス・ライン１１５は、（たとえば、図１に示されるように、メモリ・デバイス１００のデッキの平面を見るとき）メモリ・デバイス１００内で互いに実質的に垂直であることがある。ワード線およびビット線またはそれらの類似物への参照は、理解または動作の損失なしに交換可能である。
【００４３】
一般に、１つのメモリ・セル１０５は、アクセス・ライン１１０とアクセス・ライン１１５の交点に配置され（たとえば、これらに結合され得る、これらの間に結合され得る）得る。この交点は、メモリ・セル１０５のアドレスと呼ばれることがある。ターゲット・メモリ・セル１０５は、通電または選択されたアクセス・ライン１１０と通電または選択されたアクセス・ライン１１５の交点に配置されたメモリ・セル１０５であってよい。言い換えれば、アクセス・ライン１１０およびアクセス・ライン１１５は、交点にあるメモリ・セル１０５にアクセスする（たとえば、これを読み出す、書き込む）ために通電または選択されてよい。同じアクセス・ライン１１０または１１５と電子通信する（たとえば、これに接続される）他のメモリ・セル１０５は、非ターゲット・メモリ・セル１０５と呼ばれることがある。
【００４４】
図１を参照して説明されるアクセス・ラインは、メモリ・セル１０５と結合されたコンポーネントとの間の直接的な線として示されているが、アクセス・ラインは、本明細書において説明される動作を含むアクセス動作をサポートするために使用され得る、キャパシタ、抵抗、トランジスタ、アンプ、電圧源、スイッチング・コンポーネント、選択コンポーネントなどの他の回路素子を含んでよい。いくつかの実施例では、電極が、メモリ・セル１０５およびアクセス・ライン１１０に（たとえば、これらの間に）結合されてもよいし、メモリ・セル１０５およびアクセス・ライン１１５に（たとえば、これらの間に）結合されてもよい。電極という用語は、電気導体、またはコンポーネント間の他の電気インタフェースを指すことがあり、いくつかの場合では、メモリ・セル１０５への電気接点として用いられることがある。電極は、メモリ・デバイス１００の要素またはコンポーネント間の導電路を提供する、トレース、ワイヤ、導電ライン、導電層、導電パッドなどを含んでよい。
【００４５】
いくつかのアーキテクチャでは、メモリ・セル１０５の論理記憶コンポーネント（たとえば、容量性メモリ素子、強誘電体メモリ素子、抵抗性メモリ素子、他のメモリ素子）は、セル選択コンポーネントによって第２のアクセス・ライン１１５から電気的に絶縁されることがある。第１のアクセス・ライン１１０は、メモリ・セル１０５のセル選択コンポーネントに結合されることがあり、これを制御することがある。たとえば、セル選択コンポーネントはトランジスタであってよく、第１のアクセス・ライン１１０は、トランジスタのゲートに結合されてよい。メモリ・セル１０５の第１のアクセス・ライン１１０をアクティブ化することは、メモリ・セル１０５の論理記憶コンポーネントとその対応する第２のアクセス・ライン１１５との間の電気接続または閉回路をもたらすことがある。次いで、第２のアクセス・ライン１１５は、メモリ・セル１０５を読み出すまたはこれに書き込むためにアクセスされることがある。
【００４６】
いくつかの実施例では、メモリ・セル１０５は、複数の第３のアクセス・ライン１２０のうちの１つ（たとえば、ＰＬ＿１〜ＰＬ＿Ｎのうちの１つなどのプレート線（ＰＬ））にも結合されることがある。いくつかの実施例では、複数の第３のアクセス・ライン１２０は、本明細書において説明される動作を含むさまざまなセンシング動作および／または書き込み動作のために、１つまたは複数の電圧源にメモリ・セル１０５を結合させることがある。たとえば、メモリ・セル１０５が論理状態を記憶するためにキャパシタを用いるとき、第２のアクセス・ライン１１５は、キャパシタの第１の端子へのアクセスを提供することがあり、第３のアクセス・ライン１２０は、キャパシタの第２の端子（たとえば、キャパシタの第１の端子と対向するキャパシタの反対側のプレートと関連づけられた端子、そうではなくキャパシタの第１の端子からのある容量の反対側の端子）へのアクセスを提供することがある。メモリ・デバイス１００の複数の第３のアクセス・ライン１２０は、複数の第２のアクセス・ライン１１５と実質的に平行であると示されているが、他の実施例では、複数の第３のアクセス・ライン１２０は、複数の第１のアクセス・ライン１１０と実質的に平行であってもよいし、他の任意の構成であってもよい。
【００４７】
読み出し、書き込み、および再書き込みなどのアクセス動作は、第１のアクセス・ライン１１０、第２のアクセス・ライン１１５、および／またはメモリ・セル１０５に結合された第３のアクセス・ライン１２０をアクティブ化するまたは選択することによって、メモリ・セル１０５上に実行されることがあり、アクティブ化するまたは選択することは、電圧、電荷、または電流をそれぞれのアクセス・ラインに印加することを含んでよい。アクセス・ライン１１０、１１５、および１２０は、金属（たとえば、銅（Ｃｕ）、銀（Ａｇ）、アルミニウム（Ａｌ）、金（Ａｕ）、タングステン（Ｗ）、チタン（Ｔｉ））、金属合金、炭素、または他の導電材料もしくは半導体材料、合金、もしくは化合物などの導電材料から作製されてよい。メモリ・セル１０５を選択すると、結果として生じる信号は、記憶される論理状態を決定するために使用されることがある。たとえば、論理状態を記憶する容量性メモリ素子をもつメモリ・セル１０５が選択されることがあり、結果として生じる、アクセス・ラインを介する電荷の流れ、および／または結果として生じるアクセス・ラインの電圧は、メモリ・セル１０５によって記憶されるプログラムされる論理状態を決定するために検出されることがある。
【００４８】
メモリ・セル１０５にアクセスすることは、行デコーダ１２５および列デコーダ１３５を通して制御され得る。たとえば、行デコーダ１２５は、メモリ・コントローラ１５０から行アドレスを受け取り、受け取った行アドレスに基づいて適切な第１のアクセス・ライン１１０をアクティブ化することがある。同様に、列デコーダ１３５は、メモリ・コントローラ１５０から列アドレスを受け取り、適切な第２のアクセス・ライン１１５をアクティブ化することがある。したがって、いくつかの実施例では、メモリ・セル１０５は、第１のアクセス・ライン１１０および第２のアクセス・ライン１１５をアクティブ化することによってアクセスされ得る。
【００４９】
いくつかの実施例では、メモリ・コントローラ１５０は、さまざまなコンポーネント（たとえば、行デコーダ１２５、列デコーダ１３５、センス・コンポーネント１３０）を通してメモリ・セル１０５の動作（たとえば、読み出し動作、書き込み動作、再書き込み動作、リフレッシュ動作、放電動作）を制御することがある。いくつかの場合では、行デコーダ１２５、列デコーダ１３５、およびセンス・コンポーネント１３０のうちの１つまたは複数は、メモリ・コントローラ１５０と同じ場所に配置されてもよいし、これとともに含まれてもよい。メモリ・コントローラ１５０は、所望のアクセス・ライン１１０およびアクセス・ライン１１５をアクティブ化するために、行アドレス信号および列アドレス信号を生成することがある。メモリ・コントローラ１５０は、メモリ・デバイス１００の動作中に使用されるさまざまな電圧または電流も生成または制御することがある。たとえば、メモリ・コントローラ１５０は、１つまたは複数のメモリ・セル１０５にアクセスした後、アクセス・ライン１１０またはアクセス・ライン１１５に放電電圧を印加することがある。
【００５０】
一般に、印加される電圧、電流、または電荷の振幅、形状、または持続時間は、調整または変化されてよく、メモリ・デバイス１００を動作させる際に論じられるさまざまな動作に対して異なってよい。さらに、メモリ・デバイス１００内の１つのメモリ・セル１０５、複数のメモリ・セル１０５、またはすべてのメモリ・セル１０５が、同時にアクセスされてよい。たとえば、メモリ・デバイス１００の複数のメモリ・セル１０５またはすべてのメモリ・セル１０５は、すべてのメモリ・セル１０５、またはメモリ・セル１０５のグループが単一の論理状態に設定されるリセット動作中に同時にアクセスされてよい。
【００５１】
メモリ・セル１０５は、メモリ・セル１０５が、メモリ・セル１０５によって記憶される論理状態を決定するために（たとえば、メモリ・コントローラ１５０と協働して）アクセスされるとき、センス・コンポーネント１３０によって読み出され（たとえば、検知され）てよい。たとえば、センス・コンポーネント１３０は、読み出し動作に応答して、メモリ・セル１０５を通る電流もしくは電荷、またはセンス・コンポーネント１３０もしくは他の介在コンポーネント（たとえば、メモリ・セルとセンス・コンポーネント１３０との間の信号発生回路）にメモリ・セル１０５を結合することから生じる電圧を検知するように構成されてよい。センス・コンポーネント１３０は、メモリ・セル１０５によって記憶される論理状態を示す出力信号を、１つまたは複数のコンポーネントに（たとえば、列デコーダ１３５、入出力コンポーネント１４０、メモリ・コントローラ１５０に）提供してよい。
【００５２】
いくつかの実施例では、メモリ・セル１０５にアクセスした後、メモリ・セル１０５の論理記憶部分は、放電してもよいし、電荷または電流がその対応するアクセス・ライン１１５を介して流れることを可能にしてもよい。そのような電荷または電流は、メモリ・デバイス１００の１つまたは複数の電圧源または電圧供給源（図示せず）からメモリ・セル１０５にバイアスすること、またはこれに電圧を印加することから生じることがあり、そのような電圧源または電圧供給源は、センス・コンポーネント１３０、メモリ・コントローラ１５０、または何らかの他のコンポーネント（たとえば、バイアシング・コンポーネント）の一部であってよい。いくつかの実施例では、メモリ・セル１０５の放電は、アクセス・ライン１１５の電圧の変化を引き起こすことがあり、センス・コンポーネント１３０は、メモリ・セル１０５の記憶される状態を決定するために基準電圧と比較することがある。いくつかの実施例では、電圧は、（たとえば、対応するアクセス・ライン１１０およびアクセス・ライン１１５を使用して）メモリ・セル１０５に印加されることがあり、結果として生じる電流の存在は、印加電圧およびメモリ・セル１０５のメモリ素子の抵抗状態に依存することがあり、センス・コンポーネント１３０は、メモリ・セル１０５の記憶される状態を決定するために使用されることがある。
【００５３】
いくつかの実施例では、読み出しパルス（たとえば、読み出し電圧）が、第１の論理状態（たとえば、より結晶性の高い原子配置と関連づけられたＳＥＴ状態）を記憶するメモリ素子をもつメモリ・セル１０５上に印加されるとき、メモリ・セルは、メモリ・セル１０５のしきい値電圧を超える読み出しパルスにより電流を伝導する。これに応答して、またはこれに基づいて、センス・コンポーネント１３０は、したがって、記憶される論理状態を決定することの一部として、メモリ・セル１０５を通る電流を検出することがある。第１の論理状態を記憶するメモリ素子をもつメモリ・セル１０５上の読み出しパルスの印加前または後に発生し得る、読み出しパルスが、第２の論理状態（たとえば、非晶質性のより高い原子配置と関連づけられたＲＥＳＥＴ状態）を記憶するメモリ素子をもつメモリ・セル１０５に印加されるとき、メモリ・セル１０５は、読み出しパルスがメモリ・セルのしきい値電圧を超えないことにより、電流を伝導しないことがある。したがって、センス・コンポーネント１３０は、記憶される論理状態を決定することの一部として、メモリ・セル１０５を通る電流をほとんどまたはまったく検出しないことがある。
【００５４】
いくつかの実施例では、しきい値電流が、メモリ・セル１０５によって記憶される論理状態を検知するために定義されることがある。しきい値電流は、メモリ・セル１０５が読み出しパルスに応答してしきい値選定をしないとき、メモリ・セル１０５を通過し得る電流を上回って設定されてよいが、読み出しパルスに応答してメモリ・セル１０５がしきい値選定をするとき、メモリ・セル１０５を通る予想電流に等しいまたはこれを下回って設定されてよい。たとえば、しきい値電流は、関連づけられたアクセス・ライン１１０または１１５の漏れ電流よりも高くてよい。いくつかの実施例では、メモリ・セル１０５によって記憶される論理状態は、読み出しパルスによって駆動される電流から生じる（たとえば、分路抵抗上の）電圧に基づいて決定されてよい。たとえば、結果として生じる電圧は、基準電圧に対して比較されてよく、結果として生じる電圧は、第１の論理状態に対応する基準電圧よりも低く、結果として生じる電圧は、第２の論理状態に対応する基準電圧よりも大きい。
【００５５】
いくつかの実施例では、メモリ・セル１０５を読み出すとき、複数の電圧が印加されることがある（たとえば、複数の電圧が、読み出し動作の一部として印加されることがある）。たとえば、印加される読み出し電圧が電流の流れをもたらさない場合、１つまたは複数の他の読み出し電圧が、（たとえば、電流がセンス・コンポーネント１３０によって検出されるまで）印加されてよい。電流の流れをもたらした読み出し電圧を評価することに基づいて、メモリ・セル１０５の記憶される論理状態が決定され得る。いくつかの場合では、読み出し電圧は、電流の流れまたは他の条件がセンス・コンポーネント１３０によって検出されるまで、逓増される（たとえば、大きさがより高く滑らかに増加する）ことがある。他の場合では、電流が検出されるまで、所定の読み出し電圧が印加されることがある（たとえば、段階的に大きさがより高く増加する読み出し電圧の所定のシーケンス）。同様に、読み出し電流がメモリ・セル１０５に印加されることがあり、読み出し電流を作成する電圧の大きさは、メモリ・セル１０５の電気抵抗または合計しきい値電圧に依存することがある。
【００５６】
センス・コンポーネント１３０は、いくつかの実施例ではラッチングと呼ばれることがある、センシング信号の差（たとえば、読み出し電圧と基準電圧との間の差、読み出し電流と基準電流との間の差、読み出し電荷と基準電荷との間の差）を検出および増幅するためのさまざまなスイッチング・コンポーネント、選択コンポーネント、トランジスタ、アンプ、キャパシタ、抵抗器、または電圧源を含んでよい。いくつかの実施例では、センス・コンポーネント１３０は、センス・コンポーネント１３０に接続されたアクセス・ライン１１５のセットの各々に対して繰り返され得るコンポーネント（たとえば、回路素子）の集まりを含んでよい。たとえば、センス・コンポーネント１３０は、論理状態が、アクセス・ライン１１５のセットのそれぞれのアクセス・ライン１１５に結合されたそれぞれのメモリ・セル１０５に対して別個に検出され得るように、センス・コンポーネント１３０に結合されたアクセス・ライン１１５のセットの各々に対する別個のセンシング回路（たとえば、別個のセンス・アンプ、別個の信号発生回路）を含んでよい。さまざまな実施例では、基準信号源または生成された基準信号が、メモリ・デバイス１００のコンポーネント間で共有される（たとえば、１つまたは複数のセンス・コンポーネント１３０の間で共有される、センス・コンポーネント１３０の別個のセンシング回路の間で共有される）ことがある。
【００５７】
センス・コンポーネント１３０は、メモリ・デバイス１００を含むデバイス内に含まれてよい。たとえば、センス・コンポーネント１３０は、メモリ・デバイス１００に結合され得るメモリの他の読み出しおよび書き込み回路、復号回路、またはレジスタ回路とともに含まれてよい。いくつかの実施例では、メモリ・セル１０５の検出される論理状態は、出力として列デコーダ１３５を通して出力されることがある。いくつかの実施例では、センス・コンポーネント１３０は、列デコーダ１３５または行デコーダ１２５の一部であることがある。いくつかの実施例では、センス・コンポーネント１３０は、列デコーダ１３５または行デコーダ１２５に接続されてもよいし、これと電子通信してもよい。
【００５８】
単一のセンス・コンポーネント１３０が示されているが、メモリ・デバイス１００は、複数のセンス・コンポーネント１３０を含んでよい。たとえば、第１のセンス・コンポーネント１３０は、アクセス・ライン１１５の第１のサブセットに結合されてよく、第２のセンス・コンポーネント１３０は、（たとえば、アクセス・ライン１１５の第１のサブセットとは異なる）アクセス・ライン１１５の第２のサブセットに結合されてよい。いくつかの実施例では、センス・コンポーネント１３０のそのような分割は、複数のセンス・コンポーネント１３０の並列（たとえば、同時）動作をサポートしてよい。いくつかの実施例では、センス・コンポーネント１３０のそのような分割は、異なる構成または特性を有するセンス・コンポーネント１３０をメモリ・デバイスのメモリ・セル１０５の特定のサブセットに適合させることをサポートしてよい（たとえば、異なるタイプのメモリ・セル１０５をサポートする、メモリ・セル１０５のサブセットの異なる特性をサポートする、アクセス・ライン１１５のサブセットの異なる特性をサポートする）。追加的または代替的に、２つ以上のセンス・コンポーネント１３０は、（たとえば、コンポーネントの冗長性のために）アクセス・ライン１１５の同じセットに結合されてよい。いくつかの実施例では、そのような構成は、冗長なセンス・コンポーネント１３０のうちの１つの故障または不十分な動作を克服するために機能性を維持することをサポートしてよい。いくつかの実施例では、そのような構成は、特定の動作特性（たとえば、電力消費量特性に関連する、特定のセンシング動作のためのアクセス速度特性に関連する）のために、冗長なセンス・コンポーネント１３０のうちの１つを選択する能力をサポートしてよい。
【００５９】
いくつかのメモリ・アーキテクチャでは、メモリ・セル１０５にアクセスすることは、記憶された論理状態を劣化または破壊することがあり、再書き込み動作またはリフレッシュ動作が、元の論理状態をメモリ・セル１０５に戻すために実行されることがある。ＤＲＡＭまたはＦｅＲＡＭでは、たとえば、メモリ・セル１０５のキャパシタは、センス動作中に部分的または完全に放電され、それによって、メモリ・セル１０５に記憶された論理状態を損なうことがある。ＰＣＭでは、たとえば、センス動作は、メモリ・セル１０５の原子配置の変化を引き起こし、それによって、メモリ・セル１０５の抵抗状態を変更することがある。したがって、いくつかの実施例では、メモリ・セル１０５に記憶される論理状態は、アクセス動作後に再書き込みされることがある。さらに、単一のアクセス・ライン１１０または１１５をアクティブ化することは、アクセス・ライン１１０または１１５に結合されたすべてのメモリ・セル１０５の放電を招くことがある。したがって、アクセス動作のアクセス・ライン１１０または１１５に結合されたいくつかまたはすべてのメモリ・セル１０５（たとえば、アクセスされる行のすべてのセル、アクセスされる列のすべてのセル）は、アクセス動作後に再書き込みされることがある。
【００６０】
いくつかの実施例では、メモリ・セル１０５を読み出すことは、非破壊的であることがある。すなわち、メモリ・セル１０５の論理状態は、メモリ・セル１０５が読み出された後で再書き込みされる必要がないことがある。たとえば、ＰＣＭなどの不揮発性メモリでは、メモリ・セル１０５にアクセスすることによって、論理状態が破壊されないことがあり、したがって、メモリ・セル１０５は、アクセス後の再書き込みを必要としないことがある。しかしながら、さまざまな実施例では、メモリ・セル１０５の論理状態をリフレッシュすることは、アクセス動作の不在下で必要されることもあり、必要とされないこともある。たとえば、メモリ・セル１０５によって記憶される論理状態は、記憶される論理状態を維持するために適切な書き込みパルスまたはリフレッシュ・パルスを印加することによって、定期的な間隔でリフレッシュされることがある。メモリ・セル１０５をリフレッシュすることによって、電荷漏洩または経時的なメモリ素子の原子配置の変化による読み出し妨害エラーまたは論理状態破損が減少または解消されることがある。
【００６１】
メモリ・セル１０５はまた、関連する第１のアクセス・ライン１１０、第２のアクセス・ライン１１５、および／または第３のアクセス・ライン１２０をアクティブ化することによって、設定されてもよいし、書き込まれてもよい。言い換えれば、論理状態は、メモリ・セル１０５に記憶されてよい。列デコーダ１３５または行デコーダ１２５は、たとえば入出力コンポーネント１４０を介して、メモリ・セル１０５に書き込まれることになるデータを受け入れることがある。さまざまな実施例では、書き込み動作は、少なくとも一部はセンス・コンポーネント１３０によって実行されてもよいし、書き込み動作は、センス・コンポーネント１３０をバイパスするように構成されてもよい。
【００６２】
容量性メモリ素子の場合、メモリ・セル１０５は、キャパシタに電圧を印加し、次いで、所望の論理状態と関連づけられたキャパシタに電荷を記憶するためにキャパシタを絶縁する（たとえば、メモリ・セル１０５に書き込むために使用される電圧源からキャパシタを絶縁する）ことによって書き込まれ得る。強誘電体メモリの場合、メモリ・セル１０５の強誘電体メモリ素子（たとえば、強誘電体キャパシタ）は、所望の論理状態と関連づけられた分極を用いて強誘電体メモリ素子を分極させるのに十分に高い大きさをもつ電圧を印加する（たとえば、飽和電圧を印加する）ことによって書き込まれてよく、強誘電体メモリ素子は絶縁されてよく（たとえば、フローティング）、またはゼロ正味電圧が強誘電体メモリ素子上に印加されて（たとえば、強誘電体メモリ素子を接地して、仮想的に接地して）もよい。ＰＣＭの場合、メモリ素子は、メモリ素子に（たとえば、加熱および冷却によって）所望の論理状態と関連づけられた原子配置を形成させるプロファイルをもつ電流を印加することによって書き込まれてよい。
【００６３】
本開示によるさまざまな実施例では、メモリ・セル１０５とセンス・コンポーネント１３０との間の信号発生回路、またはセンス・コンポーネント１３０の信号発生部分内のアンプ・コンポーネントなどのアンプ・コンポーネント（図示せず）が、メモリ・セル１０５によって記憶される論理状態を決定するために使用されるセンシング信号の生成をサポートするために設けられることがある。アンプ・コンポーネントは、２つの入力ノード（たとえば、２つの入力端子）と出力ノード（たとえば、出力端子）とを有する差動アンプを含んでよい。入力ノードのうちの第１の入力ノードは、（たとえば、アクセス・ライン１１５を介して）メモリ・セル１０５に結合されるように構成されてよく、出力ノードは、センス・コンポーネント１３０の一部分（たとえば、センス・アンプまたはセンス・コンポーネント１３０の他のラッチング・コンポーネント）に結合されるように構成されてよい。いくつかの実施例では、差動アンプは、出力ノードにおける電流が差動アンプの２つの入力ノード間の電圧の差に比例するように構成されてよい。さまざまな実施例では、アンプ・コンポーネントは、メモリ・セル１０５（たとえば、アクセス・ライン１１５に沿った複数のメモリ・セル１０５のうちの１つまたは複数）およびセンス・コンポーネント１３０に結合されてもよいし、メモリ・セル１０５とセンス・コンポーネント１３０との間に結合されてもよいし、または、アンプ・コンポーネントは、電気的に等価であってもよいし等価でなくてもよい、センス・コンポーネント１３０の一部分であってよい。
【００６４】
アンプ・コンポーネントは、２つのノード（たとえば、キャパシタの反対側のプレートと関連づけられたノード、そうではなく容量の反対側のノード）を有するキャパシタも含んでよく、キャパシタの第１のノードは第１の入力ノードに結合される。アンプ・コンポーネントは、キャパシタの第２のノードを差動アンプの出力ノードに選択的に結合または結合解除するように構成されたスイッチング・コンポーネントまたは選択コンポーネントも含んでよい。言い換えれば、アンプ・コンポーネントは、差動アンプの出力ノードと差動アンプの第１の入力ノードとの間の容量性フィードバック・ラインを含んでよく、この容量性フィードバック・ラインは、スイッチング・コンポーネントまたは選択コンポーネントによって選択的にイネーブルまたはディスエーブルにされてよい。いくつかの実施例では、スイッチング・コンポーネントまたは選択コンポーネントは、メモリ・セル１０５によって記憶される論理状態を決定するようにセンシング信号を発生するためにアンプ・コンポーネントを結合する前にキャパシタを充電すること（たとえば、キャパシタをプレチャージすること）をサポートしてよい。
【００６５】
いくつかの実施例では、アンプ・コンポーネントは、出力ノードを第１の入力ノードに選択的に結合するように構成されたスイッチング・コンポーネントも含んでよい。言い換えれば、アンプ・コンポーネントは、差動アンプの出力ノードと差動アンプの第１の入力ノードとの間の直接的フィードバック・ラインを含んでよく、この直接的フィードバック・ラインは、スイッチング・コンポーネントによってイネーブルまたはディスエーブルにされてよい。
【００６６】
本明細書において説明されたものなどのアンプ・コンポーネントを含むことによって、メモリ・デバイス１００は、メモリ・セル１０５によって記憶される論理状態を検知するための特定の技法をサポートし得る。たとえば、論理状態を検知する方法は、（たとえば、キャパシタの第１のノードが差動アンプの第１の入力ノードに結合されている間）説明されたキャパシタをプレチャージすることと、キャパシタをプレチャージした後、キャパシタの第２のノードを差動アンプの出力ノードに結合することとを含んでよい。方法は、キャパシタの第２のノードがセンス信号を生成するために差動アンプの出力ノードに結合されている間、メモリ・セル１０５を（たとえば、アクセス・ライン１１５を介して）差動アンプの第１の入力ノードに結合することも含んでもよい。その後、メモリ・セル１０５によって記憶される論理状態は、生成されたセンス信号に少なくとも一部は基づいて決定されてよい。
【００６７】
したがって、メモリ・セル１０５とセンス・コンポーネント１３０との間に設けられたアンプ・コンポーネントは、関連づけられたメモリ・デバイス１００の改善された性能を可能にするセンス信号の特定の発生をサポートしてよい。たとえば、説明された差動アンプの実施例は、より低い電圧の大きさを有する電圧供給源の使用を可能にすることがあり、電力消費量を減少することがあり、漏れ電流を減少することがあり、メモリ・セルとセンス・コンポーネントとの間の電荷共有を減少させるまたは解消することがある。さらに、説明された差動アンプの実施例は、より長いディジット線に沿ってメモリ・セルを読み出すことをサポートしてもよいし（たとえば、ディジット線に沿った変動に対してより堅牢であってもよいし）、より小さいメモリ・セル占有面積をサポート（たとえば、より少ないトランジスタなどのより少ないコンポーネントまたはより小さいラッチをサポート）してもよいし、より速いアクセス動作をサポートしてもよいし、本明細書において説明される利益を含む他の利益を提供してもよい。
【００６８】
図２は、本開示のさまざまな実施形態による、メモリ・セルを検知するための差動アンプ・スキームをサポートする例示的な回路２００を示す。回路２００は、メモリ・セル１０５−ａとセンス・コンポーネント１３０−ａとを含んでよく、これらは、図１を参照して説明されるメモリ・セル１０５およびセンス・コンポーネント１３０の実施例であってよい。回路２００は、ワード線２０５と、ディジット線２１０と、プレート線２１５も含んでよく、ワード線２０５、ディジット線２１０、およびプレート線２１５はそれぞれ、いくつかの実施例では、図１を参照して説明されるように、第１のアクセス・ライン１１０、第２のアクセス・ライン１１５、および第３のアクセス・ライン１２０に対応してよい。回路２００は、メモリ・セル１０５−ａの記憶される論理状態を決定するためにセンス・コンポーネント１３０−ａによって使用される基準線２６５も含んでよい。
【００６９】
図２に示されるように、センス・コンポーネント１３０−ａは、第１のノード１３１−ａと第２のノード１３２−ａを含んでよく、第１のノード１３１−ａおよび第２のノード１３２−ａは、さまざまな実施例では、回路の異なるアクセス・ライン（たとえば、それぞれ回路２００の信号線２６０および基準線２６５）に結合されてもよいし、異なる回路の共通アクセス・ライン（図示せず）に結合されてもよい。しかしながら、本開示のさまざまな実施形態により、アクセス・ラインおよび／または基準線の他の構成が可能である。
【００７０】
メモリ・セル１０５−ａは、第１のプレートであるセル・プレート２２１と第２のプレートであるセル底部２２２とを有するキャパシタ２２０などの、論理記憶コンポーネント（たとえば、メモリ素子）を含んでよい。セル・プレート２２１とセル底部２２２は、（たとえば、ＤＲＡＭ適用例では）それらの間に位置決めされた誘電材料を通して容量的に結合されてもよいし、（たとえば、ＦｅＲＡＭ適用例では）それらの間に位置決めされた強誘電体材料を通して容量的に結合されてもよい。回路２００内で示されるように、セル・プレート２２１は電圧Ｖｐｌａｔｅと関連づけられてよく、セル底部２２２は電圧Ｖｂｏｔｔｏｍと関連づけられてよい。セル・プレート２２１およびセル底部２２２の方位は、メモリ・セル１０５−ａの動作を変更することなく異なって（たとえば、反転されて）よい。セル・プレート２２１は、プレート線２１５を介してアクセスされてよく、セル底部２２２は、ディジット線２１０を介してアクセスされてよい。本明細書において説明されるように、さまざまな状態は、キャパシタ２２０を充電、放電、および／または分極させることによって記憶されてよい。
【００７１】
キャパシタ２２０は、ディジット線２１０と電子通信してよく、キャパシタ２２０の記憶される論理状態は、回路２００内に表されるさまざまな要素を動作させることによって読み出されてもよいし、検知されてもよい。たとえば、メモリ・セル１０５−ａはセル選択コンポーネント２３０も含んでよく、キャパシタ２２０は、セル選択コンポーネント２３０が（たとえば、アクティブ化論理信号によって）アクティブ化されるとき、ディジット線２１０に結合可能であり、キャパシタ２２０は、セル選択コンポーネント２３０が（たとえば、非アクティブ化論理信号によって）非アクティブ化されるとき、ディジット線２１０から絶縁可能である。
【００７２】
セル選択コンポーネント２３０をアクティブ化することは、いくつかの実施例では、メモリ・セル１０５−ａを選択することと呼ばれることがあり、セル選択コンポーネント２３０を非アクティブ化することは、いくつかの実施例では、メモリ・セル１０５−ａを選択解除することと呼ばれることがある。いくつかの実施例では、セル選択コンポーネント２３０はトランジスタであり、その動作は、トランジスタ・ゲートにアクティブ化電圧を印加することによって制御され、トランジスタをアクティブ化するための電圧（たとえば、トランジスタ・ゲート端子とトランジスタ・ソース端子との間の電圧）は、トランジスタのしきい値電圧の大きさよりも大きい。ワード線２０５は、セル選択コンポーネント２３０をアクティブ化するために使用され得る。たとえば、ワード線２０５に印加される選択電圧（たとえば、ワード線論理信号）は、セル選択コンポーネント２３０のトランジスタのゲートに印加されてよく、セル選択コンポーネント２３０は、キャパシタ２２０をディジット線２１０に接続し得る（たとえば、キャパシタ２２０とディジット線２１０との間の導電路を提供する）。
【００７３】
他の実施例では、メモリ・セル１０５−ａ内のセル選択コンポーネント２３０およびキャパシタ２２０の位置は、セル選択コンポーネント２３０がプレート線２１５とセル・プレート２２１とに結合され、またはプレート線２１５とセル・プレート２２１との間に結合され、キャパシタ２２０がディジット線２１０とセル選択コンポーネント２３０の他の端子とに結合され、またはディジット線２１０とセル選択コンポーネント２３０の他の端子との間に結合されるように、切り換えられることがある。そのような実施形態では、セル選択コンポーネント２３０は、キャパシタ２２０を通してディジット線２１０と電子通信したままであることがある。この構成は、アクセス動作のために代替タイミングおよびバイアシングと関連づけられてよい。
【００７４】
強誘電体キャパシタ２２０を用いる実施例では、キャパシタ２２０は、ディジット線２１０への接続時に完全に放電することもあり、完全に放電しないこともある。さまざまなスキームでは、強誘電体キャパシタ２２０によって記憶される論理状態を検知するために、電圧は、プレート線２１５および／またはディジット線２１０に印加されてよく、ワード線２０５は、メモリ・セル１０５−ａを選択するためにバイアスされてよい。いくつかの場合では、プレート線２１５および／またはディジット線２１０は、ワード線２０５をアクティブ化する前に、仮想的に接地され、次いで、仮想接地から絶縁されてよく、これは、フローティング条件と呼ばれることがある。
【００７５】
電圧を（たとえば、プレート線２１５を介して）セル・プレート２２１に変化させることによるメモリ・セル１０５−ａの動作は、「セル・プレートを移動させること」と呼ばれることがある。プレート線２１５および／またはディジット線２１０をバイアスすることは、キャパシタ２２０上の電圧差（たとえば、ディジット線２１０の電圧−プレート線２１５の電圧）をもたらすことがある。電圧差は、キャパシタ２２０上に記憶される電荷の変化に付随することがあり、記憶される電荷の変化の大きさは、キャパシタ２２０の初期状態（たとえば、初期論理状態が論理１を記憶するのか論理０を記憶するのか）に依存することがある。いくつかのスキームでは、キャパシタ２２０の記憶される電荷の変化は、ディジット線２１０の電圧の変化を引き起こすことがあり、この電圧は、メモリ・セル１０５−ａの記憶される論理状態を決定するためにセンス・コンポーネント１３０−ａによって使用され得る。
【００７６】
ディジット線２１０は、多くのメモリ・セル１０５に結合されてよく、ディジット線２１０は、無視できない真性容量２４０（たとえば、ピコファラド（ｐＦ）程度）をもたらす性質を有することがあり、これによって、ディジット線２１０を電圧源２５０−ａに結合することがある。電圧源２５０−ａは、共通接地電圧もしくは仮想接地電圧を表すことがある、または回路２００の隣接するアクセス・ラインの電圧を表すことがある（図示せず）。図２では別個のコンポーネントとして示されているが、真性容量２４０は、ディジット線２１０全体を通して分散される性質と関連づけられてよい。
【００７７】
さまざまな実施例では、真性容量２４０は、ディジット線２１０の導体寸法（たとえば、長さ、幅、厚さ）を含むディジット線２１０の物理的特性に依存することがある。真性容量２４０は、隣接するアクセス・ラインまたは回路コンポーネントの特性、そのような隣接するアクセス・ラインもしくは回路コンポーネントへの近接性、またはディジット線２１０とそのようなアクセス・ラインもしくは回路コンポーネントとの間の絶縁特性にも依存することがある。したがって、メモリ・セル１０５−ａを選択した後のディジット線２１０の電圧の変化は、ディジット線２１０の正味容量に依存し得る（たとえば、これと関連づけられる）。言い換えれば、電荷がディジット線２１０に沿って流れると、何らかの有限電荷は、ディジット線２１０に（たとえば、真性容量２４０、ディジット線２１０に結合された他の任意の容量内に）記憶されることがあり、結果として得られるディジット線２１０の電圧は、ディジット線２１０の正味容量に依存することがある。
【００７８】
メモリ・セル１０５−ａを選択した後の結果として得られるディジット線２１０の電圧は、メモリ・セル１０５−ａに記憶された論理状態を決定するためにセンス・コンポーネント１３０−ａによって基準（たとえば、基準線２６５の電圧）と比較され得る。他の動作は、本明細書において説明されたメモリ・セルを検知するための差動アンプ・スキームをサポートするための動作を含む、メモリ・セル１０５−ａを選択および／または検知することをサポートするために使用されてよい。
【００７９】
いくつかの実施例では、回路２００はアンプ・コンポーネント２８０を含んでよく、これは、メモリ・セル１０５−ａおよびセンス・コンポーネント１３０−ａに結合されるまたはメモリ・セル１０５−ａとセンス・コンポーネント１３０との間に結合される信号発生回路の一実施例であってよい。アンプ・コンポーネント２８０は、検知動作前にディジット線２１０の信号を増幅または変換してよい。アンプ・コンポーネント２８０は、たとえば、トランジスタ、カスコード、または他の任意の電荷アンプもしくは電圧アンプを含んでよい。いくつかの実施例では、アンプ・コンポーネント２８０は、電荷移送型センシング・アンプ（ＣＴＳＡ）を含んでよい。アンプ・コンポーネント２８０を用いるいくつかの実施例では、センス・コンポーネント１３０−ａとアンプ・コンポーネント２８０との間の線は、信号線（たとえば、信号線２６０）と呼ばれることがある。いくつかの実施例（たとえば、アンプ・コンポーネント２８０をもつまたはもたない実施例）では、ディジット線２１０は、センス・コンポーネント１３０−ａに直接的に接続してよい。
【００８０】
いくつかの実施例では、回路２００は、アンプ・コンポーネント２８０またはメモリ・セル１０５−ａとセンス・コンポーネント１３０−ａとの間の何らかの他の信号生成回路を選択的にバイパスすることを可能にし得るバイパス線２７０を含んでよい。いくつかの実施例では、バイパス線２７０は、スイッチング・コンポーネント２７５によって選択的にイネーブルされてよい。言い換えれば、スイッチング・コンポーネント２７５がアクティブ化されるとき、ディジット線２１０は、バイパス線を介して信号線２６０に結合されてよい（たとえば、メモリ・セル１０５−ａをセンス・コンポーネント１３０−ａに結合する）。
【００８１】
いくつかの実施例では、スイッチング・コンポーネント２７５がアクティブ化されるとき、アンプ・コンポーネント２８０は、（たとえば、図示されない別のスイッチング・コンポーネントによって）ディジット線２１０または信号線２６０の一方または両方から絶縁されてよい。スイッチング・コンポーネント２７５が非アクティブ化されるとき、ディジット線２１０は、アンプ・コンポーネント２８０を介して信号線に結合されてよい。他の実施例では、選択コンポーネントは、アンプ・コンポーネント２８０またはバイパス線２７０のうちの１つにメモリ・セル１０５−ａを結合するために使用されてよい。追加的または代替的に、いくつかの実施例では、選択コンポーネントは、アンプ・コンポーネント２８０またはバイパス線２７０のうちの１つにセンス・コンポーネント１３０−ａを結合するために使用されてよい。いくつかの実施例では、選択可能なバイパス線２７０は、アンプ・コンポーネント２８０を使用することによってメモリ・セル１０５−ａの論理状態を検出するためのセンス信号を生成することと、アンプ・コンポーネント２８０をバイパスするメモリ・セル１０５−ａに論理状態を書き込むために書き込み信号を生成することとをサポートすることがある。
【００８２】
自己参照読み出し動作をサポートするメモリ・デバイスのいくつかの実施例は、センス信号および基準信号を同じメモリ・セル１０５から生成することをサポートするためにメモリ・セル１０５とセンス・コンポーネント１３０との間の共通アクセス・ライン（図示せず）を共有してよい。一実施例では、アンプ・コンポーネント２８０とセンス・コンポーネント１３０との間の共通アクセス・ラインは、「ＡＭＰＣＡＰライン」または「ＡＭＰＣＡＰノード」と呼ばれることがあり、この共通アクセス・ラインは、回路２００内に示される信号線２６０および基準線２６５の代わりをすることがある。そのような実施例では、共通アクセス・ラインは、２つの異なるノード（たとえば、本明細書において説明されるような、第１のノード１３１−ａおよび第２のノード１３２−ａ）においてセンス・コンポーネント１３０に接続されることがある。いくつかの実施例では、共通アクセス・ラインは、自己参照読み出し動作が、信号生成動作と基準生成動作の両方で、アクセスされているセンス・コンポーネント１３０−ａとメモリ・セル１０５との間に存在し得るコンポーネント変動を共有することを可能にし得る。そのような手法は、メモリ・セル１０５、アクセス・ライン（たとえば、ワード線２０５、ディジット線２１０、プレート線２１５）、アンプ（たとえば、アンプ・コンポーネント２８０）、トランジスタ、電圧源２５０などのメモリ・デバイス内のさまざまなコンポーネントの動作変動に対するセンス・コンポーネント１３０−ａの感度を減少させ得る。
【００８３】
ディジット線２１０と信号線２６０は別の線として識別されるが、ディジット線２１０、信号線２６０、およびメモリ・セル１０５をセンス・コンポーネント１３０に接続する他の任意の線は、本開示による単一のアクセス・ラインと呼ばれることがある。そのようなアクセス・ラインの構成要素部分は、さまざまな例示的な構成では、介在コンポーネントおよび介在信号を示す目的で別個に識別されることがある。
【００８４】
センス・コンポーネント１３０−ａは、ラッチングと呼ばれることがある、信号の差を検出および増幅するために、さまざまなトランジスタまたはアンプを含んでよい。たとえば、センス・コンポーネント１３０−ａは、第１のノード１３１−ａにおけるセンス信号電圧を受け取って第２のノード１３２−ａにおける基準信号電圧と比較するセンス・アンプを含んでよい。センス・アンプの出力は、センス・アンプにおける比較に基づいて、より高い（たとえば、正の）電圧に駆動されてもよいし、より低い電圧（たとえば、負電圧、接地電圧）に駆動されてもよい。
【００８５】
たとえば、第１のノード１３１−ａが第２のノード１３２−ａよりも低い電圧を有する場合、センス・コンポーネント１３０−ａの出力は、センス・アンプによって、第１のセンス・コンポーネント電圧源２５０−ｂの比較的低い電圧（たとえば、Ｖ０に実質的に等しい接地電圧であってもよいし負の電圧であってもよいＶＬの電圧）に駆動されてよい。センス・コンポーネント１３０−ａは、メモリ・セル１０５−ａに記憶される論理状態を決定するためにセンス・アンプの出力をラッチすることがある（たとえば、第１のノード１３１−ａが第２のノード１３２−ａよりも低い電圧を有するとき、論理０を検出する）。
【００８６】
第１のノード１３１−ａが第２のノード１３２−ａよりも高い電圧を有する場合、センス・コンポーネント１３０−ａの出力は、第２のセンス・コンポーネント電圧源２５０−ｃの電圧（たとえば、ＶＨの電圧）に駆動されてよい。センス・コンポーネント１３０−ａは、メモリ・セル１０５−ａに記憶される論理状態を決定するためにセンス・アンプの出力をラッチすることがある（たとえば、第１のノード１３１−ａが第２のノード１３２−ａよりも高い電圧を有するとき、論理１を検出する）。次いで、メモリ・セル１０５−ａの検出される論理状態に対応する、センス・コンポーネント１３０−ａのラッチされる出力が、１つまたは複数の入出力（Ｉ／Ｏ）ライン（たとえば、Ｉ／Ｏライン２９０）を介して出力されることがあり、Ｉ／Ｏラインは、図１を参照して説明される入出力コンポーネント１４０を介して列デコーダ１３５を通る出力を含んでよい。
【００８７】
メモリ・セル１０５−ａ上で書き込み動作を実行するために、電圧は、キャパシタ２２０の上に印加されてよい。さまざまな方法が使用されてよい。一実施例では、セル選択コンポーネント２３０は、キャパシタ２２０をディジット線２１０に電気的に接続するために、ワード線２０５を通してアクティブ化されることがある。電圧は、セル・プレート２２１（たとえば、プレート線２１５を通る）およびセル底部２４０（たとえば、ディジット線２１０を通る）の電圧を制御することによって、キャパシタ２２０上に印加されることがある。
【００８８】
たとえば、論理０を書き込むために、セル・プレート２２１は、ハイとされてよく（たとえば、正の電圧をプレート線２１５に印加する）、セル底部２２２は、ローとされてよい（たとえば、接地ディジット線２１０、仮想接地ディジット線２１０、負の電圧をディジット線２１０に印加する）。セル・プレート２２１がローとされ、セル底部２２２がハイとされる場合、論理１を書き込むために反対のプロセスが実行されてよい。いくつかの場合では、書き込み動作中にキャパシタ２２０上に印加される電圧は、キャパシタ２２０が分極され、したがって、印加電圧の大きさが減少されるときですら、またはゼロ正味電圧がキャパシタ２２０上に印加される場合、電荷を維持するように、キャパシタ２２０内の強誘電体材料の飽和電圧に等しいまたはこれよりも大きい大きさを有することがある。いくつかの実施例では、センス・コンポーネント１３０−ａは、書き込み動作を実行するために使用されることがあり、書き込み動作は、第１のセンス・コンポーネント電圧源２５０−ｂまたは第２のセンス・コンポーネント電圧源２５０−ｃをディジット線と結合することを含み得る。センス・コンポーネント１３０−ａが書き込み動作を実行するために使用されるとき、アンプ・コンポーネント２８０は、（たとえば、バイパス線２７０を介して書き込み信号を印加することによって）バイパスされてもよいし、バイパスされなくてもよい。
【００８９】
センス・コンポーネント１３０−ａ、セル選択コンポーネント２３０、またはアンプ・コンポーネント２８０を含む回路２００は、さまざまなタイプのトランジスタを含んでよい。たとえば、回路２００は、ｎ型トランジスタを含んでよく、ｎ型トランジスタに対するしきい値電圧を上回る相対的な正の電圧（たとえば、しきい値電圧よりも大きい、ソース端子に対して正の大きさを有する印加電圧）をｎ型トランジスタのゲートに印加することによって、ｎ型トランジスタの他の端子（たとえば、ソース端子とドレイン端子）間の導電路が可能になる。
【００９０】
いくつかの実施例では、ｎ型トランジスタは、印加電圧が、比較的高い論理信号電圧（たとえば、正の論理信号電圧供給源と関連づけられ得る、論理１状態に対応する電圧）を印加することによるトランジスタを通る伝導を可能にするため、または比較的低い論理信号電圧（たとえば、接地電圧または仮想接地電圧と関連づけられ得る、論理０状態に対応する電圧）を印加することによるトランジスタを通る伝導を不可能にするために使用される論理信号である場合、スイッチング・コンポーネントとして機能することがある。ｎ型トランジスタがスイッチング・コンポーネントとして用いられるさまざまな実施例では、ゲート端子に印加される論理信号の電圧は、（たとえば、飽和領域内またはアクティブ領域内の）特定の作業点でトランジスタを動作させるように選択されてよい。
【００９１】
いくつかの実施例では、ｎ型トランジスタの挙動は、論理切り換えよりも複雑であることがあり、トランジスタ上での選択的伝導率は、変動するソース電圧とドレイン電圧の関数であってもよい。たとえば、ゲート端子における印加電圧は、ソース端子電圧があるレベルを下回る（たとえば、ゲート端子電圧−しきい値電圧を下回る）ときにソース端子とドレイン端子との間の伝導を可能にするために使用される特定の電圧レベル（たとえば、クランプ電圧）を有することがある。ソース端子電圧またはドレイン端子電圧の電圧が、あるレベルを上回って上昇するとき、ｎ型トランジスタは、ソース端子とドレイン端子との間の導電路が開かれるように非アクティブ化され得る。
【００９２】
追加的または代替的に、回路２００は、ｐ型トランジスタを含んでよく、ｐ型トランジスタに対するしきい値電圧を上回る相対的な負の電圧（たとえば、しきい値電圧よりも大きい、ソース端子に対して負の大きさを有する印加電圧）をｐ型トランジスタのゲートに印加することによって、ｐ型トランジスタの他の端子（たとえば、ソース端子とドレイン端子）間の導電路が可能になる。
【００９３】
いくつかの実施例では、ｐ型トランジスタは、印加電圧が、比較的低い論理信号電圧（たとえば、負の論理信号電圧供給源と関連づけられ得る、論理「１」状態に対応する電圧）を印加することによる伝導を可能にするため、または比較的高い論理信号電圧（たとえば、接地電圧または仮想接地電圧と関連づけられ得る、論理「０」状態に対応する電圧）を印加することによる伝導を不可能にするために使用される論理信号である場合、スイッチング・コンポーネントとして機能することがある。ｐ型トランジスタがスイッチング・コンポーネントとして用いられるさまざまな実施例では、ゲート端子に印加される論理信号の電圧は、（たとえば、飽和領域内またはアクティブ領域内の）特定の作業点でトランジスタを動作させるように選択されてよい。
【００９４】
いくつかの実施例では、ｐ型トランジスタの挙動は、ゲート電圧による論理切り換えよりも複雑であることがあり、トランジスタ上での選択的伝導率は、変動するソース電圧とドレイン電圧の関数であってもよい。たとえば、ゲート端子における印加電圧は、ソース端子電圧があるレベルを上回る（たとえば、ゲート端子電圧＋しきい値電圧を上回る）限りソース端子とドレイン端子との間の伝導を可能にするために使用される特定の電圧レベルを有することがある。ソース端子電圧の電圧が、あるレベルを下回って低下するとき、ｐ型トランジスタは、ソース端子とドレイン端子との間の導電路が開かれるように非アクティブ化され得る。
【００９５】
回路２００のトランジスタは、ＭＯＳＦＥＴと呼ばれることがある金属酸化膜半導体ＦＥＴを含む、電界効果トランジスタ（ＦＥＴ）であってよい。これらおよび他のタイプのトランジスタは、基板上の材料のドープ領域によって形成されてよい。さまざまな実施例では、トランジスタは、回路２００の特定のコンポーネントに専用の基板（たとえば、センス・コンポーネント１３０−ａのための基板、アンプ・コンポーネント２８０のための基板、またはメモリ・セル１０５−ａのための基板）上に形成されてもよいし、トランジスタは、回路２００の特定のコンポーネントに共通の基板（たとえば、センス・コンポーネント１３０−ａ、アンプ・コンポーネント２８０、およびメモリ・セル１０５−ａに共通の基板）上に形成されてもよい。いくつかのＦＥＴは、アルミニウムまたは他の金属を含む金属部分を有することがあるが、いくつかのＦＥＴは、ＭＯＳＦＥＴと呼ばれることがあるＦＥＴを含む多結晶シリコンなどの他の非金属材料を実施することがある。さらに、酸化物部分は、ＦＥＴの誘電体部分として使用されることがあるが、他の非酸化物材料が、ＭＯＳＦＥＴと呼ばれることがあるＦＥＴを含むＦＥＴ内の誘電材料に使用されてよい。
【００９６】
本開示によるさまざまな実施例では、アンプ・コンポーネント２８０は、２つの入力ノード（たとえば、２つの入力端子）と出力ノード（たとえば、出力端子）とを有する差動アンプを含んでよい。入力ノードのうちの第１の入力ノードは、（たとえば、ディジット線２１０を介して）メモリ・セル１０５に結合されるように構成されてよく、出力ノードは、センス・コンポーネント１３０−ａの第１のノード１３１−ａに結合されるように構成されてよい。いくつかの実施例では、差動アンプは、出力ノードにおける電流が差動アンプの２つの入力ノード間の電圧の差に比例するように構成されてよい。さまざまな実施例では、アンプ・コンポーネント２８０は、メモリ・セル１０５−ａおよびセンス・コンポーネント１３０−ａに結合されてもよいし、メモリ・セル１０５−ａとセンス・コンポーネント１３０−ａとの間に結合されてもよいし、または、アンプ・コンポーネント２８０は、電気的に等価であってもよいし等価でなくてもよい、センス・コンポーネント１３０−ａの一部分であってよい。
【００９７】
アンプ・コンポーネント２８０は、２つのノード（たとえば、キャパシタの反対側のプレートと関連づけられたノード、キャパシタの容量の反対側のノード）を有するキャパシタも含んでよく、キャパシタの第１のノードは第１の入力ノードに結合される。いくつかの実施例では、アンプ・コンポーネント２８０は、キャパシタの第２のノードを差動アンプの出力ノードに選択的に結合または結合解除するように構成されたスイッチング・コンポーネントを含んでよい。
【００９８】
追加的または代替的に、アンプ・コンポーネント２８０は、差動アンプの出力ノードまたはプレチャージ電圧源のうちの１つにキャパシタの第２のノードを選択的に結合するように構成された選択コンポーネントを含んでよい。言い換えれば、アンプ・コンポーネント２８０は、差動アンプの出力ノードと差動アンプの第１の入力ノードとの間の容量性フィードバック・ラインを含んでよく、この容量性フィードバック・ラインは、スイッチング・コンポーネントまたは選択コンポーネントによって選択的にイネーブルまたはディスエーブルにされてよい。スイッチング・コンポーネントまたは選択コンポーネントは、メモリ・セル１０５−ａによって記憶される論理状態を決定するようにセンシング信号を発生するためにアンプ・コンポーネント２８０を結合する前にキャパシタを充電すること（たとえば、キャパシタをプレチャージすること）もサポートしてよい。
【００９９】
いくつかの実施例では、アンプ・コンポーネント２８０は、出力ノードを第１の入力ノードに選択的に結合するように構成されたスイッチング・コンポーネントも含んでよい。言い換えれば、アンプ・コンポーネント２８０は、差動アンプの出力ノードと差動アンプの第１の入力ノードとの間の直接的フィードバック・ラインを含んでよく、この直接的フィードバック・ラインは、第１のスイッチング・コンポーネントによってイネーブルまたはディスエーブルにされてよい。
【０１００】
そのようなアンプ・コンポーネント２８０を含むことによって、メモリ・デバイス１００は、メモリ・セル１０５−ａによって記憶される論理状態を検知するための特定の技法をサポートし得る。たとえば、論理状態を検知する方法は、（たとえば、キャパシタの第１のノードが差動アンプの第１の入力ノードに結合されている間）説明されたキャパシタをプレチャージすることと、キャパシタをプレチャージした後、キャパシタの第２のノードを差動アンプの出力ノードに結合することとを含んでよい。方法は、キャパシタの第２のノードがセンス信号を生成するために差動アンプの出力ノードに結合されている間、メモリ・セル１０５−ａを（たとえば、ディジット線２１０を介して）差動アンプの第１の入力ノードに結合することも含んでもよい。その後、メモリ・セル１０５−ａによって記憶される論理状態は、生成されたセンス信号に少なくとも一部は基づいて（たとえば、センス・コンポーネント１３０−ａによって）決定されてよい。
【０１０１】
したがって、メモリ・セル１０５−ａとセンス・コンポーネント１３０−ａとの間に設けられたアンプ・コンポーネント２８０は、回路２００の改善された性能を可能にするセンス信号の特定の発生をサポートしてよい。たとえば、説明された差動アンプの実施例は、より低い電圧の大きさを有する電圧供給源の使用を可能にすることがあり、電力消費量を減少することがあり、漏れ電流を減少することがあり、メモリ・セルとセンス・コンポーネントとの間の電荷共有を減少させるまたは解消することがある。さらに、説明された差動アンプの実施例は、より長いディジット線に沿ってメモリ・セルを読み出すことをサポートしてもよいし（たとえば、ディジット線に沿った変動に対してより堅牢であってもよいし）、より小さいメモリ・セル占有面積をサポート（たとえば、より少ないトランジスタなどのより少ないコンポーネントまたはより小さいラッチをサポート）してもよいし、より速いアクセス動作をサポートしてもよいし、本明細書において説明される利益を含む他の利益を提供してもよい。
【０１０２】
図３は、本開示のさまざまな実施形態による、メモリ・セルを検知するための差動アンプ・スキームをサポートするメモリ・セル１０５に関するヒステリシス・プロット３００−ａおよび３００−ｂを用いた非線形的な電気的性質の一実施例を示す。ヒステリシス・プロット３００−ａおよび３００−ｂはそれぞれ、図２を参照して説明されるように強誘電体キャパシタ２２０を用いるメモリ・セル１０５に対して、例示的な書き込みプロセスおよび読み出しプロセスを示すことがある。ヒステリシス・プロット３００−ａおよび３００−ｂは、強誘電体キャパシタ２２０の端子間の、電圧差Ｖｃａｐの関数として、強誘電体キャパシタ２２０上に記憶された電荷Ｑを示す（たとえば、電荷が、電圧差Ｖｃａｐに従って強誘電体キャパシタ２２０へと流入するまたはこれから流出することが可能とされるとき）。たとえば、電圧差Ｖｃａｐは、キャパシタ２２０のディジット線側とキャパシタ２２０のプレート線側との間の電圧の差（たとえば、Ｖｂｏｔｔｏｍ−Ｖｐｌａｔｅ）を表すことがある。
【０１０３】
強誘電体材料は自発電気分極によって特徴づけられ、材料は、電界の不在下で非ゼロ電荷を維持し得る。強誘電体材料の例としては、チタン酸バリウム（ＢａＴｉＯ３）、チタン酸鉛（ＰｂＴｉＯ３）、チタン酸ジルコン酸鉛（ＰＺＴ）、およびタンタル酸ストロンチウム・ビスマス（ＳＢＴ）がある。本明細書において説明される強誘電体キャパシタ２２０は、これらまたは他の強誘電体材料を含んでよい。強誘電体キャパシタ２２０内の電気分極は、強誘電体材料の表面における正味電荷をもたらし、強誘電体キャパシタ２２０の端子を通る反対電荷を引きつける。したがって、電荷は、強誘電体材料の境界面とキャパシタ端子に記憶される。電気分極は、比較的長い時間にわたって、無期限にすら、外部から印加される電界の不在下で維持され得るので、電荷漏洩が、たとえば、従来のＤＲＡＭアレイにおいて使用されるキャパシタなどの強誘電体性質をもたないキャパシタと比較して、著しく減少され得る。強誘電体材料を用いることによって、上記でいくつかのＤＲＡＭアーキテクチャに関して説明されたリフレッシュ動作を実行する必要性が減少することがあり、したがって、ＦｅＲＡＭアーキテクチャの論理状態を維持することは、ＤＲＡＭアーキテクチャの論理状態を維持することよりも実質的に低い電力消費量と関連づけられることがある。
【０１０４】
ヒステリシス・プロット３００−ａおよび３００−ｂは、強誘電体キャパシタ２２０の単一端子の観点から理解され得る。例として、強誘電体材料が負の分極を有する場合、正の電荷が、強誘電体キャパシタ２２０の関連づけられた端子に蓄積する。同様に、強誘電体材料が正の分極を有する場合、負の電荷が、強誘電体キャパシタ２２０の関連づけられた端子に蓄積する。
【０１０５】
追加的に、ヒステリシス・プロット３００−ａおよび３００−ｂ内の電圧は、キャパシタ上の（たとえば、強誘電体キャパシタ２２０の端子間の）電圧差を表し、方向性があることが理解されるべきである。たとえば、正の電圧は、正の電圧をパースペクティブ（ｐｅｒｓｐｅｃｔｉｖｅ）端子（たとえば、セル底部２２２）に印加し、基準端子（たとえば、セル・プレート２２１）を接地または仮想接地（すなわち約ゼロ・ボルト（０Ｖ））に維持することによって、実現されることがある。いくつかの実施例では、負の電圧は、パースペクティブ端子を接地に維持し、正の電圧を基準端子（たとえば、セル・プレート２２１）に印加することによって、印加されることがある。言い換えれば、正の電圧は、強誘電体キャパシタ２２０上で負の電圧差Ｖｃａｐに達し、それによって、問題の端子を負に分極させるために印加されることがある。同様に、２つの正の電圧、２つの負の電圧、または正の電圧と負の電圧の任意の組み合わせが、ヒステリシス・プロット３００−ａおよび３００−ｂに示される電圧差Ｖｃａｐを生成するために適切なキャパシタ端子に印加され得る。
【０１０６】
ヒステリシス・プロット３００−ａに示されるように、強誘電体キャパシタ２２０において使用される強誘電体材料は、強誘電体キャパシタ２２０の端子間に正味電圧差がないとき、正の分極または負の分極を維持することがある。たとえば、ヒステリシス・プロット３００−ａは、それぞれ正に飽和された分極状態および負に飽和された分極状態を表し得る、２つの可能な分極状態すなわち電荷状態３０５−ａおよび電荷状態３１０−ｂを示す。電荷状態３０５−ａおよび３１０−ａは、残留分極（Ｐｒ）値を示す物理的状態にあることがあり、これは、外部バイアス（たとえば、電圧）除去したときに状態を保つ分極（または電荷）を指すことがある。強制的電圧は、電荷（または分極）がゼロである電圧である。ヒステリシス・プロット３００−ａの例によれば、電荷状態３０５−ａは、電圧差が強誘電体キャパシタ２２０の上に印加されないとき、論理０を表すことがあり、電荷状態３１０−ａは、電圧差が強誘電体キャパシタ２２０の上に印加されないとき、論理１を表すことがある。いくつかの実施例では、それぞれの電荷状態の論理値は、メモリ・セル１０５を動作させるための他のスキームに対応するために逆転され得る。
【０１０７】
論理０または１は、正味電圧差を強誘電体キャパシタ２２０の上に印加することによって、強誘電体材料の電気分極を、したがってキャパシタ端子上の電荷を制御することによって、メモリ・セルに書き込まれ得る。たとえば、電圧３１５は、正の飽和電圧に等しいまたはこれよりも大きい電圧であることがあり、電圧３１５を強誘電体キャパシタ２２０の上に印加することによって、電荷状態３０５−ｂが到達される（たとえば、論理０を書き込む）まで電荷蓄積がもたらされることがある。
【０１０８】
電圧３１５を強誘電体キャパシタ２２０から除去すると（たとえば、強誘電体キャパシタ２２０の端子の上にゼロ正味電圧を印加すると）、強誘電体キャパシタ２２０の電荷状態は、キャパシタ上のゼロ電圧における電荷状態３０５−ｂと電荷状態３０５−ａとの間に示されるパス３２０をたどることがある。同様に、電圧３２５は、負の飽和電圧に等しいまたはこれよりも小さい電圧であることがあり、電圧３２５を強誘電体キャパシタ２２０の上に印加することによって、電荷状態３１０−ｂが到達される（たとえば、論理１を書き込む）まで電荷蓄積がもたらされる。電圧３２５を強誘電体キャパシタ２２０から除去すると（たとえば、強誘電体キャパシタ２２０の端子の上にゼロ正味電圧を印加すると）、強誘電体キャパシタ２２０の電荷状態は、キャパシタ上のゼロ電圧における電荷状態３１０−ｂと電荷状態３１０−ａとの間に示されるパス３３０をたどることがある。いくつかの実施例では、飽和電圧を表す電圧３１５と電圧３２５が、同じ大きさであるが反対の極性を有することがある。
【０１０９】
強誘電体キャパシタ２２０の記憶された状態を読み出す、または検知するために、電圧は、強誘電体キャパシタ２２０の上にも印加されることがある。印加電圧に応答して、強誘電体キャパシタによって記憶されるその後の電荷Ｑが変化し、変化の程度は、初期分極状態、印加電圧、アクセス・ライン上の真性容量、および他の要因に依存することがある。言い換えれば、読み出し動作から生じる電荷状態は、要因の中でもとりわけ、電荷状態３０５−ａが最初に記憶されるかどうか電荷状態３１０−ａが最初に記憶されるかどうかに依存することがある。
【０１１０】
ヒステリシス・プロット３００−ｂは、記憶される電荷状態３０５−ａおよび３１０−ａの示度の一例を示す。読み出し電圧３３５は、たとえば、図２を参照して説明されるディジット線２１０およびプレート線２１５を介した電圧差として、印加されることがある。ヒステリシス・プロット３００−ｂは、読み出し電圧３３５が負の電圧差Ｖｃａｐである（たとえば、Ｖｂｏｔｔｏｍ−Ｖｐｌａｔｅが負である）読み出し動作を示すことがある。キャパシタ上の負の読み出し電圧は、プレート線２１５が最初は高電圧とされ、ディジット線２１０が最初は低電圧（たとえば、接地電圧）である、「プレート・ハイ」読み出し動作と呼ばれることがある。読み出し電圧３３５は、強誘電体キャパシタ２２０上の負の電圧として示されているが、代替動作では、読み出し電圧は、強誘電体キャパシタ２２０上の正の電圧であってもよく、これは、「プレート・ロー」読み出し動作と呼ばれることがある。
【０１１１】
読み出し電圧３３５は、メモリ・セル１０５が（たとえば、図２を参照して説明されるセル選択コンポーネント２３０をアクティブ化することによって）選択されるとき、強誘電体キャパシタ２２０の上に印加されることがある。読み出し電圧３３５を強誘電体キャパシタ２２０に印加すると、電荷が、ディジット線２１０およびプレート線２１５を介して強誘電体キャパシタ２２０へと流入するまたはこれから流出することがあり、異なる電荷状態が、強誘電体キャパシタ２２０が電荷状態３０５−ａ（たとえば、論理１）であったか電荷状態３１０−ａ（たとえば、論理０）であったかに応じて起こることがある。
【０１１２】
電荷状態３１０−ａ（たとえば、論理０）で強誘電体キャパシタ２２０上で読み出し動作を実行するとき、追加の負の電荷が、強誘電体キャパシタ２２０上に蓄積することがあり、電荷状態は、電荷状態３１０−ｃの電荷および電圧に到達するまでパス３４０をたどることがある。キャパシタ２２０を流れる電荷の量は、ディジット線２１０の真性容量（たとえば、図２を参照して説明される真性容量２４０）に関連することがある。
【０１１３】
したがって、電荷状態３１０−ａと電荷状態３１０−ｃとの間の遷移によって示されるように、結果として生じる電圧３５０は、電荷の所与の変化に対する電圧の比較的大きい変化により、比較的大きい負の値であることがある。したがって、「プレート・ハイ」読み出し動作において論理０を読み出すとき、電荷状態３１０−ｃにおける、ＶＰＬと（Ｖｂｏｔｔｏｍ−Ｖｐｌａｔｅ）の値の合計に等しいディジット線電圧は、比較的低い電圧であることがある。そのような読み出し動作は、電荷状態３１０−ａを記憶した強誘電体キャパシタ２２０の残留分極を変更しないことがあり、したがって、読み出し動作を実行した後、強誘電体キャパシタ２２０は、読み出し電圧３３５が（たとえば、強誘電体キャパシタ２２０の上にゼロ正味電圧を印加することによって）除去されたとき、パス３４０を介して電荷状態３１０−ａに戻ることがある。したがって、電荷状態３０５−ａをもつ強誘電体キャパシタ２２０上で負の読み出し電圧を用いる読み出し動作を実行することは、非破壊的読み出しプロセスと考えられ得る。
【０１１４】
電荷状態３０５−ａ（たとえば、論理１）において強誘電体キャパシタ２２０上で読み出し動作を実行するとき、記憶される電荷は、正味の負の電荷が強誘電体キャパシタ２２０の上に蓄積するとき、極性を逆転させることがあり、電荷状態は、電荷状態３０５−ｃの電荷および電圧に到達するまでパス３６０をたどることがある。キャパシタ２２０を流れる電荷の量は、やはり、ディジット線２１０の真性容量（たとえば、図２を参照して説明される真性容量２４０）に関連することがある。したがって、電荷状態３０５−ａと電荷状態３０５−ｃとの間の遷移によって示されるように、結果として生じる電圧３５５は、電荷の所与の変化に対する電圧の比較的小さい変化により、比較的小さい負の値であることがある。したがって、「プレート・ハイ」読み出し動作において論理１を読み出すとき、電荷状態３１０−ｃにおける、ＶＰＬと（Ｖｂｏｔｔｏｍ−Ｖｐｌａｔｅ）の値の合計に等しいディジット線電圧は、比較的高い電圧であることがある。
【０１１５】
さまざまな実施例では、負の読み出し電圧（たとえば、読み出し電圧３３５）を用いた読み出し動作は、電荷状態３０５−ａを記憶したキャパシタ２２０の残留分極の減少または逆転をもたらすことがある。言い換えれば、強誘電体材料の性質により、読み出し動作を実行した後、強誘電体キャパシタ２２０は、読み出し電圧３３５が（たとえば、キャパシタ２２０の上でゼロ正味電圧を印加することによって）除去されたとき、電荷状態３０５−ａに戻らないことがある。むしろ、読み出し電圧３３５を用いた読み出し動作後に強誘電体キャパシタ２２０の上にゼロ正味電圧を印加するとき、電荷状態は、分極の大きさの正味減少（たとえば、初期電荷状態３０５−ａよりも小さく正に分極された電荷状態）を示す、電荷状態３０５−ｃから電荷状態３０５−ｄまでパス３６５をたどることがある。したがって、電荷状態３０５−ａをもつ強誘電体キャパシタ２２０上で負の読み出し電圧を用いる読み出し動作を実行することは、破壊的な読み出しプロセスであることがある。しかしながら、いくつかのセンシング・スキームでは、減少された残留分極が、依然として、飽和残留分極状態（たとえば、電荷状態３０５−ａと電荷状態３０５−ｄの両方からの論理１の検出をサポートする）と同じ記憶された論理状態として読み出され、それによって、読み出し動作に関してメモリ・セル１０５にある程度の不揮発性を提供することがある。
【０１１６】
電荷状態３０５−ａから電荷状態３０５−ｄまでの遷移は、メモリ・セル１０５の強誘電体キャパシタ２２０の分極における部分的減少および／または部分的逆転（たとえば、電荷状態３０５−ａから電荷状態３０５−ｄへの電荷Ｑの大きさの減少）と関連づけられるセンシング動作の実例となることがある。さまざまな実施例では、センシング動作の結果としてのメモリ・セル１０５の強誘電体キャパシタ２２０の分極の変化の量は、特定のセンシング・スキームに従って選択され得る。いくつかの実施例では、メモリ・セル１０５の強誘電体キャパシタ２２０の分極のより大きい変化を有するセンシング動作は、メモリ・セル１０５の論理状態を検出する際の比較的大きい堅牢さと関連づけられることがある。いくつかのセンシング・スキームでは、電荷状態３０５−ａにおける強誘電体キャパシタ２２０の論理０を検知することは、分極の完全な逆転をもたらすことがあり、強誘電体キャパシタ２２０は、センシング動作後に電荷状態３０５−ａから電荷状態３１０−ａに遷移する。
【０１１７】
読み出し動作を開始した後の電荷状態３０５−ｃおよび電荷状態３１０−ｃの位置は、特定のセンシング・スキームおよび回路を含むいくつかの要因に依存することがある。いくつかの場合では、最終電荷は、メモリ・セル１０５に結合されたディジット線２１０の正味容量に依存することがあり、これは、真性容量２４０、積分器キャパシタなどを含んでよい。たとえば、強誘電体キャパシタ２２０が０Ｖのディジット線２１０に電気的に結合され、読み出し電圧３３５がプレート線に印加された場合、ディジット線２１０の電圧は、強誘電体キャパシタ２２０からディジット線２１０の正味容量に流れる電荷によりメモリ・セル１０５が選択されたとき、上昇することがある。したがって、センス・コンポーネント１３０において測定された電圧は、読み出し電圧３３５、または結果として生じる電圧３５０もしくは３５５に等しくないことがあり、代わりに、電荷共有の期間に続くディジット線２１０の電圧に依存することがある。
【０１１８】
読み出し動作を開始するときヒステリシス・プロット３００−ｂ上の電荷状態３０５−ｃおよび３１０−ｃの位置は、ディジット線２１０の正味容量に依存することがあり、負荷線分析（ｌｏａｄ−ｌｉｎｅ  ａｎａｌｙｓｉｓ）を通して決定されることがある。言い換えれば、電荷状態３０５−ｃおよび３１０−ｃは、ディジット線２１０の正味容量に関して定義されることがある。その結果、読み出し動作を開始した後の強誘電体キャパシタ２２０の電圧（たとえば、電荷状態３１０−ａを記憶した強誘電体キャパシタ２２０を読み出すときの電圧３５０、電荷状態３０５−ａを記憶した強誘電体キャパシタ２２０を読み出すときの電圧３５５）は、異なってよく、強誘電体キャパシタ２２０の初期状態に依存することがある。
【０１１９】
強誘電体キャパシタ２２０の初期状態は、（たとえば、図２参照して説明される基準線２６５を介した、または共通アクセス・ラインを介した）基準電圧を用いた読み出し動作から生じるディジット線２１０（または適用可能な場合、信号線２６０）の電圧を比較することによって決定されてよい。いくつかの実施例では、ディジット線電圧は、プレート線電圧と強誘電体キャパシタ２２０上での最終電圧の合計であってよい（たとえば、記憶された電荷状態３１０−ａを有する強誘電体キャパシタ２２０を読み出すときの電圧３５０、または記憶された電荷状態３０５−ａを有する強誘電体キャパシタ２２０を読み出すときの電圧３５５）。いくつかの実施例では、ディジット線電圧は、読み出し電圧３３５とキャパシタ２２０上の最終電圧との間の差であってよい（たとえば、記憶された電荷状態３１０−ａを有する強誘電体キャパシタ２２０を読み出すときの（読み出し電圧３３５−電圧３５０）、記憶された電荷状態３０５−ａを有する強誘電体キャパシタ２２０を読み出すときの（読み出し電圧３３５−電圧３５５））。
【０１２０】
いくつかのセンシング・スキームでは、基準電圧は、基準電圧が、異なる論理状態を読み出すことから生じ得る可能な電圧の間にあるように、生成されることがある。たとえば、基準電圧は、論理１を読み出すときに結果として生じるディジット線電圧よりも低く、論理０を読み出すときに結果として生じるディジット線電圧よりも高いように選択されることがある。他の実施例では、比較は、ディジット線が結合される部分とは異なる、センス・コンポーネント１３０の一部分においてなされることがあり、したがって、基準電圧は、論理１を読み出すときにセンス・コンポーネント１３０の比較部分における結果として生じる電圧よりも低く、論理０を読み出すときにセンス・コンポーネント１３０の比較部分における結果として生じる電圧よりも高いように選択されることがある。センス・コンポーネント１３０による比較中、センシングに基づく電圧は、基準電圧よりも高いまたは低いように決定されることがあり、したがって、メモリ・セル１０５の記憶される論理状態（たとえば、論理０または論理１）が決定されることがある。
【０１２１】
センシング動作中、さまざまなメモリ・セル１０５を読み出すことからの、結果として生じる信号は、さまざまなメモリ・セル１０５間の製造変動または動作変動の関数であることがある。たとえば、さまざまなメモリ・セル１０５のキャパシタは、異なるレベルの容量または飽和分極を有することがあり、したがって、論理１は、あるメモリ・セルから次のメモリ・セルへの異なるレベルの電荷と関連づけられてよく、論理０は、あるメモリ・セルから次のメモリ・セルへの異なるレベルの電荷と関連づけられてよい。さらに、真性容量（たとえば、図２を参照して説明される真性容量２４０）は、メモリ・デバイス内のあるディジット線２１０から次のディジット線２１０に変化することがあり、同じディジット線上のあるメモリ・セル１０５から次のメモリ・セル１０５への観点からディジット線２１０内でも変化することがある。したがって、これらおよび他の理由で、論理１を読み出すことは、あるメモリ・セルから次のメモリ・セルへの異なるレベルのディジット線電圧と関連づけられることがあり（たとえば、結果として生じる電圧３５０は、あるメモリ・セル１０５を読み出すことから次のメモリ・セル１０５を読み出すことへ変化することがある）、論理０を読み出すことは、あるメモリ・セルから次のメモリ・セルへの異なるレベルのディジット線電圧と関連づけられることがある（たとえば、結果として生じる電圧３５５は、あるメモリ・セル１０５を読み出すことから次のメモリ・セル１０５を読み出すことへ変化することがある）。
【０１２２】
いくつかの実施例では、基準電圧は、論理１を読み出すことと関連づけられる電圧の統計的平均と論理０を読み出すことと関連づけられる電圧の統計的平均との間で提供されることがあるが、基準電圧は、結果として生じる、任意の所与のメモリ・セル１０５に対する論理状態のうちの１つを読み出すことの電圧に比較的近くてよい。結果として生じる、特定の論理状態を（たとえば、メモリ・デバイスの複数のメモリ・セル１０５を読み出すための統計値として）読み出すことの電圧と、関連づけられたレベルの基準電圧との間の最小差は、「最小読み出し電圧差」と呼ばれることがあり、低い最小読み出し電圧差を有することは、所与のメモリ・デバイス内のメモリ・セルの論理状態を確実に検知することの困難さと関連づけられることがある。
【０１２３】
製造変動および動作変動を生じやすい複数のメモリ・セル１０５の論理状態を確実に検出するために、センス・コンポーネント１３０は、自己参照技法を用いるように設計されることがあり、メモリ・セル１０５自体は、メモリ・セル１０５を読み出すときに基準信号を提供することに関与する。しかしながら、センス信号と基準信号の両方を提供するために同じメモリ・セル１０５を使用するとき、センス信号と基準信号は、メモリ・セル１０５によって記憶される状態を変更しないアクセス動作を実行するとき、実質的に同一であることがある。たとえば、論理１を記憶する（たとえば、電荷状態３１０−ａを記憶する）メモリ・セル１０５上で自己参照読み出し動作を実行するとき、読み出し電圧３３５を印加することを含み得る第１のアクセス動作は、パス３４０をたどることがあり、読み出し電圧３３５を印加することも含み得る第２の動作も、パス３４０をたどることがあり、第１のアクセス動作および第２のアクセス動作は、（たとえば、メモリ・セル１０５の観点から）実質的に同じアクセス信号をもたらすことがある。そのような場合、センス信号と基準信号との間の差に依拠するセンス・コンポーネント１３０を用いて、メモリ・セル１０５によって記憶される論理状態を検出するとき、メモリ・デバイスの何らかの他の部分は、アクセス動作が実質的に等しいセンス信号および基準信号を提供し得る場合、そのような差を提供することがある。
【０１２４】
図４は、本開示のさまざまな実施形態による、メモリ・セルを検知するための差動アンプ・スキームをサポートする回路４００の一実施例を示す。回路４００は、メモリ・セル１０５−ｂと、メモリ・セル１０５−ｂの論理状態を検知するためのセンス・コンポーネント１３０−ｂとを含んでよい。メモリ・セル１０５−ｂおよびセンス・コンポーネント１３０−ｂは、図１および図２を参照して説明されるそれぞれのコンポーネントの実施例であってよい。
【０１２５】
回路４００は、ワード線２０５−ａと、ディジット線２１０−ａと、プレート線２１５−ａとを含んでよい。ワード線２０５−ａ、ディジット線２１０−ａ、およびプレート線２１５−ａの各々は、図示されるメモリ・セル１０５−ｂを含む１つまたは複数のメモリ・セル１０５に結合されてよい。ディジット線２１０−ａおよびプレート線２１５−ａはそれぞれ、図示のように、電圧ＶＤＬおよびＶＰＬと関連づけられてよい。いくつかの実施例では、ディジット線２１０−ａは、真性容量２４０−ａによって示され得る真性容量と関連づけられてよい。回路４００は、第１のノード１３１−ｂにおいてセンス・コンポーネント１３０−ｂに結合された信号線２６０−ａと、第２のノード１３２−ｂにおいてセンス・コンポーネント１３０−ｂに結合された基準線２６５−ａとを含んでよい。回路４００は、第１のＩ／Ｏライン２９０−ａと、第２のＩ／Ｏライン２９０−ｂとを含んでよい。いくつかの実施例では、回路４００は、（たとえば、センス・コンポーネント１３０−ｂとメモリ・セル１０５−ｂとの間に示されるような）バイパス線２７０−ａも含んでよく、バイパス線２７０−ａは、センス・コンポーネント１３０−ｂとメモリ・セル１０５−ｂとの間のいくつかの信号（たとえば、書き込み信号）がアンプ・コンポーネント２８０−ａをバイパスすることを可能にしてよい。これらの示されたコンポーネントの各々は、図２を参照して説明されるそれぞれのコンポーネントの実施例であってよい。
【０１２６】
回路４００は、（たとえば、論理信号ＷＬによって）メモリ・セル１０５−ｂを選択または選択解除するためのワード線２０５−ａを含んでよい。回路４００は、メモリ・セル１０５−ｂのキャパシタのセル・プレートにアクセスするためのプレート線２１５−ａを含んでよい。したがって、メモリ・セル１０５−ｂは、第１のアクセス・ライン（たとえば、ディジット線２１０−ａ、信号線２６０−ａ）および第２のアクセス・ライン（たとえば、ワード線２０５−ａ）に結合されたまたは第１のアクセス・ライン（たとえば、ディジット線２１０−ａ、信号線２６０−ａ）と第２のアクセス・ライン（たとえば、ワード線２０５−ａ）との間に結合されたメモリ・セルを表すことがある。電気信号は、入出力ライン２９０−ｂおよび２９０−ｃを介してセンス・コンポーネント１３０−ｂと入出力コンポーネント１４０（図示せず）との間で通信されることがあり、入出力ライン２９０−ｂおよび２９０−ｃの信号はそれぞれ、電圧ＶｓｉｇおよびＶｒｅｆによって示され得る。言い換えれば、示されるように、センス・コンポーネント１３０−ｂは、メモリ・セル１０５−ｂに結合され、入出力コンポーネント１４０に結合されることがある。
【０１２７】
回路４００はアンプ・コンポーネント２８０−ａを含んでよく、アンプ・コンポーネント２８０−ａは、図２を参照して説明されるアンプ・コンポーネント２８０の一実施例であってよい。回路４００の実施例では、アンプ・コンポーネント２８０−ａは差動アンプ４５０を含んでよく、差動アンプ４５０は、第１の入力ノード４５１と、第２の入力ノード４５２と、出力ノード４５３とを有してよい。アンプ・コンポーネント２８０−ａの出力電圧（たとえば、差動アンプ４５０の出力電圧）は、アンプ・コンポーネント２８０−ａの出力ノードにおける電圧Ｖａｍｐによって示されてよい。いくつかの実施例では、アンプ・コンポーネント２８０−ａは、アンプ・コンポーネント２８０−ａのさまざまな動作を制御し得る、図１を参照して説明されるメモリ・コントローラ１５０などの、メモリ・コントローラ（図示せず）と電子通信することがある。
【０１２８】
いくつかの実施例では、差動アンプ４５０は、出力ノードにおける電流が差動アンプの２つの入力ノード間の電圧の差に比例するように構成されてよい。いくつかの場合では、差動アンプ４５０の構成は、「相互コンダクタンス」アンプと呼ばれることがある。たとえば、第１の入力ノード４５１は「負の」ノードと考えられてよく、第２の入力ノード４５２は「正の」ノードと考えられてよい。いくつかの実施例では、差動アンプ４５０は、出力ノード４５３における電流が第２の入力ノード４５２における電圧−第１の入力ノード４５１における電圧に比例するように構成されてよい。
【０１２９】
回路４００の実施例では、アンプ・コンポーネント２８０−ａは積分器キャパシタ４６０を含んでよく、積分器キャパシタ４６０は、第１のノード４６１と、第２のノード４６２とを有してよい。回路４００の実施例では、アンプ・コンポーネント２８０−ａは、（たとえば、論理信号ＳＷ９をアクティブ化または非アクティブ化することによって）差動アンプ４５０の出力ノード４５３を積分器キャパシタ４６０の第２のノード４６２に選択的に結合または結合解除するために使用され得るスイッチング・コンポーネント４２０−ｆを含んでよい。言い換えれば、アンプ・コンポーネント２８０−ａは、（たとえば、積分器キャパシタ４６０の容量を介して）容量性フィードバック・ラインをもつ差動アンプ４５０を含む一実施例を示し、この容量性フィードバック・ラインは、（たとえば、スイッチング・コンポーネント４２０−ｆをアクティブ化または非アクティブ化することによって）選択的にイネーブルまたはディスエーブルにされてよい。
【０１３０】
回路４００の実施例では、アンプ・コンポーネント２８０−ａはスイッチング・コンポーネント４２０−ｅを含んでよく、スイッチング・コンポーネント４２０−ｅは、（たとえば、論理信号ＳＷ８をアクティブ化または非アクティブ化することによって）出力ノード４５３を第１の入力ノード４５１に選択的に結合または結合解除するために使用されてよい。言い換えれば、アンプ・コンポーネント２８０−ａは、スイッチング・コンポーネント４２０−ｅを介して選択的にイネーブルまたはディスエーブルにされ得る直接的フィードバック・ラインを有する差動アンプ４５０を含んでよい。アンプ・コンポーネント２８０の他の実施例では、スイッチング・コンポーネント４２０−ｅが省略されることがある。たとえば、スイッチング・コンポーネント４２０−ｅが省略されるとき、差動アンプ４５０の出力ノード４５３は、出力ノード４５３の均等化を提供する別の電圧源に選択的に結合または結合解除されてよい。
【０１３１】
いくつかの実施例では、差動アンプ４５０は、第１の入力ノード４５１における電圧が第２の入力ノード４５２における電圧よりも高いとき、電流が、出力ノード４５３へと（たとえば、電圧源４１０−ｊへとなど、差動アンプ低電圧源へと）流入し得るように構成されてよい。したがって、差動アンプ４５０は、アンプ・コンポーネント２８０−ａにおいて負の利得をサポートすることが可能であり得る。差動アンプ４５０がしきい値よりも大きい利得を有する（たとえば、そして、真性容量がセル容量および積分器キャパシタ容量と比較して無視でき得る）場合、出力ノード４５３における出力電圧の変化は、以下の式に関係し得る。
【数１】
2021515956.tif 000003
上式で、ｄＶｏｕｔは出力ノード４５３における電圧の変化を表し、ｄＶＰＬは、メモリ・セル１０５へのアクセス時のプレート線電圧ＶＰＬの変化を表し、Ｃｃｅｌｌはメモリ・セル１０５の容量を表し、Ｃａｍｐｃａｐは積分器キャパシタ４６０の容量を表し、ｄＱｃｅｌｌはメモリ・セル１０５へのアクセス時のメモリ・セル１０５の電荷の変化を表す。
【０１３２】
回路４００は、さまざまなアクセス動作のために、アンプ・コンポーネント２８０−ａまたはセンス・コンポーネント１３０−ａを選択的に結合する、結合解除する、またはバイパスするために、スイッチング・コンポーネント４２０または選択コンポーネント４３０を含んでよい。たとえば、回路４００は、（たとえば、論理信号ＳＷ３をアクティブ化または非アクティブ化することによって）メモリ・セル１０５−ｂを（たとえば、ディジット線２１０−ａを介して）アンプ・コンポーネント２８０−ａまたはセンス・コンポーネント１３０−ａの一方または両方から選択的に結合または結合解除することをサポートするためにスイッチング・コンポーネント４２０−ａを含んでよい。
【０１３３】
いくつかの実施例では、メモリ・セル１０５−ｂと関連づけられたスイッチング・コンポーネント４２０−ａは、複数のメモリ・セル１０５のうちのそれぞれのメモリ・セル１０５と関連づけられた複数のスイッチング・コンポーネント４２０のうちの１つであってよい。そのような実施例では、複数のスイッチング・コンポーネント４２０（たとえば、スイッチング・コンポーネント４２０−ａを含む）は、ディジット線多重装置、ディジット線セレクタ（ＤＬＳｅｌ）、またはディジット線分路と呼ばれることがある。そのような実施例では、複数のメモリ・セル１０５のうちの１つ（たとえば、メモリ・セル１０５−ｂ）が選択されることがあり、複数のメモリ・セル１０５のうちの他のものは選択解除される（たとえば、「アイドル」状態のままである）ことがある。
【０１３４】
回路４００は、（たとえば、論理信号ＳＷ１１をアクティブ化または非アクティブ化することによって）アンプ・コンポーネント２８０−ａをセンス・コンポーネント１３０−ａに選択的に結合または結合解除することをサポートするためのスイッチング・コンポーネント４２０−ｈも含んでよい。さらに、回路４００の実施例では、選択コンポーネント４３０−ｄが設けられ、メモリ・セル１０５−ｂ（たとえば、ディジット線２１０−ｂ）を（たとえば、バイパス線２７０−ａを介して）アンプ・コンポーネント２８０−ａまたはセンス・コンポーネント１３０−ｂの１つに選択的に結合してよい。言い換えれば、選択コンポーネント４３０−ｄは、（たとえば、論理信号ＳＷ４を非アクティブ化することによって）非アクティブ化される場合、信号は、ディジット線２１０−ａとセンス・コンポーネント１３０−ｂとの間で直接的に共有され得、これは、アンプ・コンポーネント２８０−ａをバイパスすることを含んでよい。いくつかの実施例では、この動作状態は、有利には、いくつかの書き込み動作をサポートすることがある。選択コンポーネント４３０−ｄが（たとえば、論理信号ＳＷ４をアクティブ化することによって）アクティブ化されるとき、信号は、アンプ・コンポーネント２８０−ａによってディジット線２１０−ｂとセンス・コンポーネント１３０−ｂとの間で共有され得る。いくつかの実施例では、この動作状態は、有利には、いくつかの読み出し動作をサポートすることがある。言い換えれば、選択コンポーネント４３０−ｄは、回路４００が読み出し動作をサポートするのか書き込み動作をサポートするのかに基づいてアクティブ化または非アクティブ化され得る。
【０１３５】
回路４００は、さまざまな電圧源４１０と可変電圧源４４０とを含んでよく、これらは、例示的な回路４００を含み得るメモリ・デバイスのさまざまな電圧供給源および／または共通接地点もしくは仮想接地点に結合されてよい。可変電圧源４４０は、２つのそれぞれの電圧源４１０とそれぞれの選択コンポーネント４３０とを含むように示されているが、本明細書における動作をサポートする可変電圧源４４０は、電圧バッファまたはそうではなく可変電圧を提供するデビエータ（ｄｅｖｉａｔｏｒ）などの他の構成を含んでよい。
【０１３６】
電圧源４１０−ａは、電圧Ｖ０を有する共通基準電圧と関連づけられ得る共通接地点（たとえば、シャーシグランド、中性点など）を表すことがあり、電圧Ｖ０から、他の電圧が定義される。電圧源４１０−ａは、ディジット線２１０−ｂの真性容量２４０−ｂを介してディジット線２１０−ｂに結合されることがある。
【０１３７】
可変電圧源４４０−ａは、可変プレート線電圧源を表すことがあり、メモリ・セル１０５−ｂのプレート線２１５−ｂを介してメモリ・セル１０５−ｂに結合されてよい。さまざまな実施例では、可変電圧源４４０−ａは、図３のヒステリシス・プロット３００−ａおよび３００−ｂを参照して説明されるそれらの動作を含む、アクセス動作（たとえば、読み出し動作、書き込み動作）に使用されることがある。可変電圧源４４０−ａは、電圧Ｖ１を有する電圧源４１０−ｂ（たとえば、しきい値を下回る電圧、Ｖ２よりも相対的に低い電圧を有する電圧源）と、電圧Ｖ２を有する電圧源４１０−ｃ（たとえば、しきい値を上回る電圧、Ｖ１よりも相対的に高い電圧を有する電圧源）とを含んでよく、電圧源４１０−ｂまたは電圧源４１０−ｃの１つは、選択コンポーネント４３０−ａを介してプレート線２１５−ｂに選択的に結合されてよく、選択コンポーネント４３０−ａは、論理信号ＳＷ１によってアクティブ化または非アクティブ化されてよい。一実施例では、Ｖ１は、０Ｖに等しいように選択されてよく、Ｖ２は、１．５Ｖに等しいように選択されてよい。
【０１３８】
可変電圧源４４０−ｂは、可変ディジット線電圧源を表すことがあり、メモリ・セル１０５−ｂのディジット線２１０−ｂを介してメモリ・セル１０５−ｂに結合されてよい。さまざまな実施例では、可変電圧源４４０−ｂは、図３のヒステリシス・プロット３００−ａおよび３００−ｂを参照して説明されるそれらの動作を含む、アクセス動作（たとえば、読み出し動作、書き込み動作）に使用されることがある。可変電圧源４４０−ｂは、電圧Ｖ３を有する電圧源４１０−ｄ（たとえば、しきい値を下回る電圧、Ｖ４よりも相対的に低い電圧を有する電圧源）と、電圧Ｖ４を有する電圧源４１０−ｅ（たとえば、しきい値を上回る電圧、Ｖ３よりも相対的に高い電圧を有する電圧源）とを含んでよく、電圧源４１０−ｄまたは電圧源４１０−ｅの１つは、選択コンポーネント４３０−ｂを介してディジット線２１０−ｂに選択的に結合されてよく、選択コンポーネント４３０−ｂは、論理信号ＳＷ２によってアクティブ化または非アクティブ化されてよい。一実施例では、Ｖ３は、０Ｖに等しいように選択されてよく、Ｖ４は、１．５Ｖに等しいように選択されてよい。
【０１３９】
１つのディジット線電圧源（たとえば、可変電圧源４４０−ｂ）のみが示されているが、メモリ・デバイス内のディジット線２１０の各々は、可変電圧または選択可能な電圧と関連づけられてよい。たとえば、特定のメモリ・セルのためのディジット線２１０が選択されるとき、そのセルのためのディジット線２１０は、「選択されている」セル電圧（たとえば、いくつかの実施例では、Ｖ３）に設定されてよいが、選択されていない他のディジット線は、「アイドル」なセル電圧（たとえば、いくつかの実施例では、Ｖ４）に設定されてよい。そのような配置は、電圧源４１０、スイッチング・コンポーネント４２０、および選択コンポーネント４３０のさまざまな構成によって提供されてよく、これは、可変電圧源４４０の使用を含んでもよいし、含まなくてもよい。
【０１４０】
電圧源４１０−ｆは、アンプ入力均等化電圧源（たとえば、シャーシ・グランド、中性点など）を表すことがあり、電圧Ｖ５と関連づけられ得る。さまざまな実施例では、電圧源４１０−ｆは、電圧源４１０−ａの共通接地点と同じ基準点と関連づけられてもよいし、これと関連づけられなくてもよい。電圧源４１０−ｆは、スイッチング・コンポーネント４２０−ｂを介して差動アンプ４５０の第１の入力ノード４５１に選択的に結合されてよく、スイッチング・コンポーネント４２０−ｂは、論理信号ＳＷ５によってアクティブ化または非アクティブ化されてよい。アンプ・コンポーネント２８０がスイッチング・コンポーネント４２０−ｅを含む実施例では、電圧源４１０−ｆは、（たとえば、スイッチング・コンポーネント４２０−ｅがアクティブ化されるとき）差動アンプ４５０の出力ノード４５３を均等化することもサポートしてよく、したがって、電圧源４１０−ｆは、アンプ均等化電圧源と呼ばれることがある。
【０１４１】
電圧源４１０−ｇは、積分器キャパシタプレチャージ電圧源を表すことがあり、電圧Ｖ６と関連づけられてよい。電圧源４１０−ｇは、スイッチング・コンポーネント４２０−ｇを介して積分器キャパシタ４６０の第２のノード４６２に選択的に結合されてよく、スイッチング・コンポーネント４２０−ｇは、論理信号ＳＷ１０によってアクティブ化または非アクティブ化されてよい。一実施例では、Ｖ６は、０．８Ｖに等しくなるように選択されてよい。
【０１４２】
電圧源４１０−ｈは、差動アンプ基準電圧源を表すことがあり、電圧Ｖ７と関連づけられてよい。回路４００の実施例では、電圧源４１０−ｈは、差動アンプ４５０の第２の入力ノード４５２に直接的に結合されてよい。他の実施例では、電圧源４１０−ｈは、スイッチング・コンポーネント４２０（図示せず）によって第２の入力ノード４５２に選択的に結合または結合解除されてよい。一実施例では、電圧Ｖ７は約０Ｖであってよく、たとえば、電圧源４１０−ａ、電圧源４１０−ｂ、電圧源４１０−ｄ、電圧源４１０−ｆ、またはそれらの組み合わせと同じ電圧供給源に結合されてよい。
【０１４３】
電圧源４１０−ｉは、差動アンプ高電圧源を表すことがあり、電圧Ｖ８と関連づけられてよい。電圧源４１０−ｉは、スイッチング・コンポーネント４２０−ｃを介して差動アンプ４５０の第１の供給ノードに選択的に結合されてよく、スイッチング・コンポーネント４２０−ｃは、論理信号ＳＷ６によってアクティブ化または非アクティブ化されてよい。電圧源４１０−ｊは、差動アンプ低電圧源を表すことがあり、電圧Ｖ９と関連づけられてよい。電圧源４１０−ｊは、スイッチング・コンポーネント４２０−ｄを介して差動アンプ４５０の第２の供給ノードに選択的に結合されてよく、スイッチング・コンポーネント４２０−ｄは、論理信号ＳＷ７によってアクティブ化または非アクティブ化されてよい。一実施例では、Ｖ８は、１．０Ｖに等しいように選択されてよく、Ｖ９は、−０．５Ｖに等しいように選択されてよい。言い換えれば、いくつかの実施例では、差動アンプ４５０は、電圧源４１０−ｉおよび４１０−ｊを介して正の電圧および負の電圧に供給されてよい。
【０１４４】
いくつかの実施例では、ＳＷ６、ＳＷ７、または両方をアクティブ化することは、差動アンプ４５０を「イネーブル」にするまたは「アクティブ化」することと呼ばれることがある。いくつかの実施例では、論理信号ＳＷ６とＳＷ７は、（たとえば、メモリ・コントローラによって）同じ論理信号によって提供されてもよいし、論理信号ＳＷ６とＳＷ７は異なる様式で共有されてもよいし、論理信号ＳＷ６とＳＷ７は実質的に同じ論理信号であってもよい。
【０１４５】
電圧源４１０−ｐは、メモリ・セル１０５−ｂの論理状態を検知するための基準電圧を提供することがあり、電圧Ｖ１５と関連づけられてよい。電圧源４１０−ｐは、スイッチング・コンポーネント４２０−ｌを介してセンス・コンポーネント１３０−ｂに選択的に結合または結合解除されてよく、スイッチング・コンポーネント４２０−ｌは、論理信号ＳＷ１６によってアクティブ化または非アクティブ化されてよい。いくつかの実施例では、電圧Ｖ１５は、論理１を検知することと関連づけられた信号線２６０−ａの電圧（たとえば、Ｖｓｉｇ）とメモリ・セル１０５−ｂの論理０との間の平均電圧であってよい。いくつかの実施例では、Ｖ１５の電圧は、メモリ・デバイスの電圧供給源から低下した電圧として提供されることがあり、メモリ・デバイスの電圧供給源は、他の電圧源４１０に結合された同じ電圧供給源であってよい。たとえば、Ｖ１５は、電圧源４１０−ｋ、電圧源４１０−ｃ、電圧源４１０−ｅ、電圧源４１０−ｉ、または電圧源４１０−ｋと同じ電圧供給源に電圧源４１０−ｐを接続することによって提供されてよいが、電圧供給源と電圧源４１０−ｐとの間の介在する電気負荷（たとえば、抵抗性負荷、容量）がある）。一実施例では、Ｖ６は、０．２Ｖに等しくなるように選択されてよい。
【０１４６】
センス・コンポーネント１３０−ｂは、いくつかの実施例では、メモリ・セル１０５によって記憶された論理状態を検出するときに読み出し動作と関連づけられた信号をラッチするために使用されてよい。そのようなラッチングと関連づけられた電気信号は、たとえば、Ｉ／Ｏライン２９０−ａおよび２９０−ｂを介してセンス・コンポーネント１３０−ａ（たとえば、センス・アンプ）と入出力コンポーネント１４０（図示せず）との間で通信されることがある。いくつかの実施例では、センス・コンポーネント１３０−ａは、センス・コンポーネント１３０−ａのさまざまな動作を制御し得る、図１を参照して説明されるメモリ・コントローラ１５０などの、メモリ・コントローラ（図示せず）と電子通信することがある。
【０１４７】
いくつかの実施例では、第１のノード１３１−ｂは、信号ノードと呼ばれることがあり、信号線２６０−ａに電気的に等しくてもよいし、これと関連づけられ（たとえば、これに結合され）てもよい。第１のノード１３１−ｂは、スイッチング・コンポーネント４２０−ｈを介してアンプ・コンポーネント２８０−ａ（たとえば、差動アンプ４５０の出力ノード４５３）に結合されてよい。言い換えれば、スイッチング・コンポーネント４２０−ｈは、メモリ・セル１０５−ｂおよび第１のノード１３１−ｂに結合されたまたはメモリ・セル１０５−ｂと第１のノード１３１−ｂとの間に結合され、メモリ・セル１０５−ｂを第１のノード１３１−ｂに選択的に結合するように構成されたスイッチング・コンポーネント４２０を示してよい。
【０１４８】
いくつかの実施例では、第２のノード１３２−ｂは、基準ノードと呼ばれることがあり、基準線２６５−ａに電気的に等しくてもよいし、これと関連づけられ（たとえば、これに結合され）てもよい。第２のノード１３２−ｃは、スイッチング・コンポーネント４２０−ｌを介して基準電圧源（たとえば、電圧源４１０−ｐ）に結合されてよい。言い換えれば、スイッチング・コンポーネント４２０−ｌは、基準電圧源および第２のノード１３２−ｂに結合されたまたは基準電圧源と第２のノード１３２−ｂとの間に結合され、基準電圧源を第２のノード１３２−ｂに選択的に結合するように構成されたスイッチング・コンポーネント４２０を示してよい。
【０１４９】
回路４００は別個の基準電圧源とともに示されているが、メモリ・セルを検知するための説明された差動アンプ・スキームをサポートする他の実施形態または構成は、自己参照アクセススキームを用いてよく、基準電圧は、メモリ・セル１０５−ｂにアクセスすることによって少なくとも一部は提供されてよい。そのような実施例では、メモリ・セル１０５−ｂは第２のノード１３２−ｂに結合されてよく、これは、アンプ・コンポーネント２８０−ａを介して結合されることを含んでもよいし、含まなくてもよい。言い換えれば、自己参照スキームをサポートするために、いくつかの実施例では、第２のノード１３２−ｂは、（たとえば、「共通」アクセス・ラインとして）信号線２６０−ａに結合されてもよいし、バイパス線２７０−ａに結合されてもよい。そのような実施例では、スイッチング・コンポーネント４２０−ｌは、メモリ・セル１０５−ｂおよび第２のノード１３２−ｃに結合されるまたはメモリ・セル１０５−ｂと第２のノード１３２−ｃとの間に結合され、メモリ・セル１０５−ｂを第２のノード１３２−ｃに選択的に結合するように構成されたスイッチング・コンポーネント４２０であってよい。
【０１５０】
いくつかの実施例では、第１のノード１３１および第２のノード１３２は、センス・コンポーネント１３０−ｂの異なる部分に配置されることがあり、この部分は、回路４００に示される第１のノード１３１−ａおよび第２のノード１３２−ａの位置に電気的に等しくてもよいし、等しくなくてもよい。たとえば、第１のノード１３１−ａは、センス・コンポーネント１３０−ｂのセンス・アンプの外部に配置される（たとえば、そのような場所と電気的に等価である）ことがあり、したがって、第１のノード１３１−ａは、センス・アンプおよびメモリ・セル１０５−ｂに結合されるまたはセンス・アンプとメモリ・セル１０５−ｂとの間に結合され（たとえば、これらの間に配置され）得る。別の実施例では、第２のノード１３２−ａは、センス・コンポーネント１３０−ｂのセンス・アンプの外部に配置される（たとえば、そのような場所と電気的に等価である）ことがあり、したがって、第２のノード１３２−ｂは、センス・アンプおよび基準電圧源（たとえば、電圧源４１０−ｐ）に結合されるまたはセンス・アンプと基準電圧源（たとえば、電圧源４１０−ｐ）との間に結合（たとえば、これらの間に配置され）得る。自己参照アクセススキームをサポートする実施例（図示せず）では、第２のノード１３２−ａは、センス・コンポーネント１３０−ｂのセンス・アンプの外部に配置される（たとえば、そのような場所と電気的に等価である）ことがあり、第２のノード１３２−ｂは、センス・アンプおよびメモリ・セル１０５−ｂに結合されるまたはセンス・アンプとメモリ・セル１０５−ｂとの間に結合（たとえば、これらの間に配置され）得る。
【０１５１】
いくつかの実施例では、第１のノード１３１−ａは、入出力ライン２９０−ａに電気的に等しいことがあり、第２のノード１３２−ａは、入出力ライン２９０−ｂに電気的に等しいことがある。他の実施例では、第１のノード１３１−ａおよび第２のノード１３２−ａは、センス・コンポーネント１３０の他の部分を指すことがあり、入出力ライン２９０に電気的に等しくてもよいし、これに等しくなくてもよい。
【０１５２】
回路４００の実施例では、センス・コンポーネント１３０−ｂは、高電圧部分４７０と、低電圧部分４８０とを含んでよい。高電圧部分４７０は、比較的高い電圧絶縁特性を有するコンポーネントを含んでよく、低電圧部分４８０は、比較的低い電圧絶縁特性を有するコンポーネントを含んでよい。センス・コンポーネント１３０−ｂのさまざまな実施例では、説明される電圧絶縁特性は、高電圧部分４７０および低電圧部分４８０のコンポーネントの１つもしくは複数の性質、または性質の組み合わせを指すことがある。
【０１５３】
たとえば、電圧絶縁特性は、絶縁電圧、アクティブ化しきい値電圧（たとえば、１つまたは複数のトランジスタのしきい値電圧）、トランジスタ・ゲートとトランジスタ本体との間の絶縁の程度、関連づけられたトランジスタのソースとドレインとの間の絶縁の程度、ゲート絶縁厚、または電圧絶縁特性の他の実施例を指すことがある。さらに、説明された電圧絶縁特性は、公称特性またはしきい値特性（たとえば、上方しきい値、下方しきい値）を指すことがあり、製作公差、動作公差、または公称電圧絶縁特性もしくはしきい値電圧絶縁特性からの変動の他の任意の源による変動を含むまたは説明し得る。
【０１５４】
高電圧部分４７０は、バイパス線２７０−ａおよびディジット線２１０−ａを介して（たとえば、選択コンポーネント４３０−ｄをアクティブ化または非アクティブ化することによって）メモリ・セル１０５−ｂに選択的に結合または結合解除されてよい。低電圧部分４８０は、信号線２６０−ａを介して（たとえば、スイッチング・コンポーネント４２０−ｈをアクティブ化または非アクティブ化することによって）アンプ・コンポーネント２８０−ａに選択的に結合されてよく、低電圧部分４８０およびアンプ・コンポーネント２８０−ａはまた、ディジット線２１０−ａを介して（たとえば、選択コンポーネント４３０−ｄをアクティブ化または非アクティブ化することによって）メモリ・セル１０５−ｂに選択的に結合または結合解除されてよい。低電圧部分４８０は、比較的低い電圧絶縁特性を有することがあるスイッチング・コンポーネント４２０−ｈを介して差動アンプ４５０の出力ノード４５３に結合されてよい。
【０１５５】
高電圧部分４７０は、いくつかの実施例では、各々が比較的高い電圧絶縁特性を有する、交差結合されたｐ型トランジスタ４７１−ａと４７１−ｂのペアを含んでよい。たとえば、交差結合されたｐ型トランジスタ４７１−ａと４７１−ｂのペアは、比較的高いゲート絶縁厚を有することがある。交差結合されたｐ型トランジスタ４７１−ａおよび４７１−ｂは、相対的に高い電圧絶縁特性を有するスイッチング・コンポーネント４２０−ｉを介して電圧源４１０−ｋに結合されてよい。スイッチング・コンポーネント４２０−ｉは、論理信号ＳＷ１２によってアクティブ化または非アクティブ化されてよい。電圧源４１０−ｋは電圧Ｖ１０を有することがあり、電圧Ｖ１０は、センス・コンポーネント１３０−ｂの高いセンス・コンポーネント・ソース電圧を表すことがある。いくつかの実施例では、電圧レベルＶ１０は、メモリ・セル１０５−ｂの書き込み動作をサポートする（たとえば、メモリ・セル１０５−ｂの飽和分極をサポートする）ように選択されることがある。
【０１５６】
高電圧部分４７０は、各々が相対的に高い電圧特性を有し、クランプ構成で構成されたｎ型トランジスタ４７２−ａと４７２−ｂのペアも含んでよい。たとえば、ｎ型トランジスタ４７２−ａおよび４７２−ｂの各々のゲート端子は、可変電圧源４４０−ｃに結合されてよい（たとえば、異なる電圧を提供する、電圧がイネーブルおよびディスエーブルにされるまたは接地されることをサポートする）。
【０１５７】
さまざまな実施例では、可変電圧源４４０−ｃは、図３のヒステリシス・プロット３００−ａおよび３００−ｂを参照して説明されるそれらの動作を含む、アクセス動作（たとえば、読み出し動作、書き込み動作）に使用されることがある。たとえば、可変電圧源４４０−ｃは、センス・アンプ・クランプ電圧源を表すことがあり、高電圧部分４７０と低電圧部分４８０を選択的に結合または絶縁するために使用されてよい。可変電圧源４４０−ｃは、電圧Ｖ１１を有する電圧源４１０−ｌ（たとえば、しきい値を下回る電圧、Ｖ１２よりも相対的に低い電圧を有する電圧源）と、電圧Ｖ１２を有する電圧源４１０−ｍ（たとえば、しきい値を上回る電圧、Ｖ１１よりも相対的に高い電圧を有する電圧源）とを含んでよく、電圧源４１０−ｌまたは電圧源４１０−ｍの１つは、選択コンポーネント４３０−ｃを介してｎ型トランジスタ４７２−ａと４７２−ｂのペアに選択的に結合されてよく、選択コンポーネント４３０−ｃは、論理信号ＳＷ１３によってアクティブ化または非アクティブ化されてよい。言い換えれば、高電圧部分４７０および低電圧部分４８０は、論理信号ＳＷ１３をアクティブ化または非アクティブ化することによって選択的に結合または絶縁されてよい（たとえば、それらの間の信号の通過を選択的に可能にする、またはそれらの間の信号の通過を防止する）。
【０１５８】
電圧Ｖ１２は、高電圧部分４７０から低電圧部分４８０に通過する信号が、電圧レベルＶ１２に少なくとも一部は基づいて限定される（たとえば、Ｖ１２−Ｖｔｈ，ｃｌａｍｐのレベルに限定される、ここで、Ｖｔｈ，ｃｌａｍｐはｎ型トランジスタ４７２−ａまたは４７２−ｂのアクティブ化しきい値電圧に等しい）ように選択されてよい。いくつかの実施例では、電圧Ｖ１２は、電圧Ｖ１０に実質的に等しい（たとえば、これと同じ電圧供給源に結合される）ように選択されてよい。交差結合されたｎ型トランジスタ４７２−ａと４７２−ｂのペアは、比較的高いゲート絶縁厚を有することがあり、このゲート絶縁厚は、交差結合されたｐ型トランジスタ４７１−ａと４７１−ｂのペアと実質的に（たとえば、名目上）同じゲート絶縁厚であってもよいし、少なくともこのペアの最小ゲート絶縁厚と同じくらい厚くてもよい。
【０１５９】
低電圧部分４８０は、入出力ライン２９０−ａおよび入出力ライン２９０−ｂに結合されてよく、これは、いくつかの実施例では、（たとえば、図示されていない、相対的に低い電圧絶縁特性を有することがある他のスイッチング・コンポーネント４２０を介した）選択的結合を含んでよい。低電圧部分４８０は、各々が相対的に低い電圧絶縁特性を有する、アンプ４８１−ａと４８１−ｂのペアも含んでよい。いくつかの実施例では、示される低電圧部分４８０の構成は、低電圧ラッチと呼ばれることがある。いくつかの実施例では、アンプ４８１−ａと４８１−ｂのペアは、各々が相対的に低い電圧絶縁特性を有する、交差結合されたｎ型トランジスタのペアを指してもよいし、これと置き換えられてもよい。
【０１６０】
たとえば、そのような交差結合されたｎ型トランジスタのペアは、高電圧部分４７０のトランジスタ４７１または４７２と比較して、相対的に低いゲート絶縁厚を有することがある。いくつかの実施例では、より低い電圧絶縁特性を有するアンプ４８１の使用は、説明された差動アンプ４５０の構成によってイネーブルにされることがある。たとえば、アンプ４８１の使用は、説明された差動アンプ４５０の構成によって可能にされるセンス・コンポーネント１３０−ｂとメモリ・セル１０５−ｂとの間の電荷共有を限定することに少なくとも一部は基づいてよい。
【０１６１】
アンプ４８１−ａは、相対的に低い電圧絶縁特性を有するスイッチング・コンポーネント４２０−ｊを介して電圧源４１０−ｎに結合されてよく、スイッチング・コンポーネント４２０−ｊは、論理信号ＳＷ１４によってアクティブ化または非アクティブ化されてよい。電圧源４１０−ｎは電圧Ｖ１３を有することがあり、電圧Ｖ１３は、センス・コンポーネント１３０−ｂの低いセンス・アンプ・ソース電圧を表すことがある。アンプ４８１−ｂは、相対的に低い電圧絶縁特性を有するスイッチング・コンポーネント４２０−ｋを介して電圧源４１０−ｏに結合されてよく、スイッチング・コンポーネント４２０−ｋは、論理信号ＳＷ１５によってアクティブ化または非アクティブ化されてよい。電圧源４１０−ｏは、センス・コンポーネント１３０−ｂのセンス・アンプ接地電圧を表すことがある電圧Ｖ１４を有してよく、たとえば、電圧源４１０−ａ、電圧源４１０−ｂ、電圧源４１０−ｄ、電圧源４１０−ｆ、電圧源４１０−ｈ、電圧源４１０−ｌ、またはそれらの組み合わせと同じ接地または仮想接地に結合されてよい。
【０１６２】
いくつかの実施例では、電圧源４１０−ｎの電圧Ｖ１３は、他のラッチ構成の電圧よりも相対的に低いことがあり、電圧源４１０−ｎの相対的に低い電圧の使用は、説明された差動アンプ４５０の構成によってイネーブルにされることがある。言い換えれば、説明された差動アンプ４５０の構成を使用することによって、センス・コンポーネント１３０は、より低い電圧供給源を使用することを可能にすることがあり、これは、そのような供給と関連づけられたより低い電力消費量を可能にし、相対的に高い電圧供給源と関連づけられた電荷漏洩を回避し得る。
【０１６３】
いくつかの実施例では、ＳＷ１４、ＳＷ１５、または両方をアクティブ化することは、センス・コンポーネント１３０−ｂを「イネーブル」にするまたは「アクティブ化」することと呼ばれることがある。いくつかの実施例では、ＳＷ１４、ＳＷ１５、または両方をアクティブ化することは、メモリ・セル１０５−ｂにアクセスした結果を「ラッチ」することと呼ばれることがある、または、それとして知られる動作の一部であることがある。いくつかの実施例では、論理信号ＳＷ１４とＳＷ１５は、（たとえば、メモリ・コントローラによって）同じ論理信号によって提供されてもよいし、論理信号ＳＷ１４とＳＷ１５は異なる様式で共有されてもよいし、論理信号ＳＷ１４とＳＷ１５は実質的に同じ論理信号であってもよい。
【０１６４】
さまざまな実施例では、高電圧部分４７０内に示されるまたはこれに結合されたスイッチング・コンポーネント４２０または選択コンポーネント４３０はトランジスタであってよく、それぞれの論理信号は、それぞれのトランジスタのゲート端子に供給されてよい。そのような実施例では、スイッチング・コンポーネント４２０または選択コンポーネント４３０のトランジスタは、ｎ型トランジスタ４７２−ａおよび４７２−ｂまたはｐ型トランジスタ４７１−ａおよび４７１−ｂと実質的に同じ電圧絶縁特性を有することがある。たとえば、スイッチング・コンポーネント４２０−ｉまたは選択コンポーネント４３０−ｃもしくは４３０−ｄのトランジスタのゲート絶縁厚は、ｎ型トランジスタ４７２またはｐ型トランジスタ４７１の相対的に高いゲート絶縁厚と実質的に同じであってもよいし、少なくともｎ型トランジスタ４７２またはｐ型トランジスタ４７１の相対的に高いゲート絶縁厚の最小厚さと同じくらい厚くてもよい。
【０１６５】
追加的または代替的に、低電圧部分４８０内に示されるまたはこれに結合されたスイッチング・コンポーネント４２０または選択コンポーネント４３０はトランジスタであってよく、それぞれの論理信号は、それぞれのトランジスタのゲート端子に供給されてよい。そのような実施例では、スイッチング・コンポーネント４２０または選択コンポーネント４３０のトランジスタは、アンプ４８１−ａまたは４８１−ｂと実質的に同じ電圧絶縁特性を有することがある。たとえば、スイッチング・コンポーネント４２０−ｈ、４２０−ｊ、または４２０−ｋのトランジスタのゲート絶縁厚は、アンプ４８１の絶縁と実質的に同じであってもよいし、少なくともアンプ４８１の絶縁の最小厚さと同じくらい厚くてよく、この最小厚さは、ｎ型トランジスタ４７２またはｐ型トランジスタ４７１の相対的に高いゲート絶縁厚よりも小さくてよい。
【０１６６】
センス・コンポーネント１３０−ｂは、高電圧部分４７０と低電圧部分４８０とを有するように示されているが、センス・コンポーネント１３０のさまざまな他の構成が、説明されたメモリ・セルを検知するための差動アンプ・スキームをサポートするために使用されてよい。たとえば、アンプ・コンポーネント２８０は、センス・コンポーネント１３０全体を通して実質的に同じ電圧絶縁特性をもつ構成要素を有するセンス・コンポーネント１３０に結合されてよい。追加的または代替的に、アンプ・コンポーネント２８０は、回路４００に示されていないメモリ・セル１０５にアクセスすることをサポートする他の信号生成コンポーネントを備えてよい。たとえば、そのような追加のコンポーネントは、メモリ・セル１０５とアンプ・コンポーネント２８０との間に配置され（たとえば、結合され）てもよいし、センス・コンポーネント１３０とアンプ・コンポーネント２８０との間に配置され（たとえば、結合され）てもよいし、バイパス線２７０に沿って配置され（たとえば、結合され）てもよいし、アンプ・コンポーネント２８０と電気的に並列に配置され（たとえば、結合され）てもよいし、これらのさまざまな組み合わせで配置され（たとえば、結合され）てもよい。
【０１６７】
センス・コンポーネント１３０−ｂ、アンプ・コンポーネント２８０−ａ、および可変電圧源４４０は、特定の境界を反映するそれぞれの破線とともに示されているが、そのような境界は、例示のために示されているに過ぎない。言い換えれば、本開示によるセンス・コンポーネント１３０、アンプ・コンポーネント２８０、または可変電圧源４４０のうちの任意の１つまたは複数は、回路４００に示される破線の境界とは異なる境界を有してよい。たとえば、センス・コンポーネント１３０は、共通アクセス・ラインがセンス・コンポーネント１３０の外部で別個の分岐に分割されるように、実質的にセンス・コンポーネント１３０の境界にある第１のノード１３１と第２のノード１３２を有してよい。さらに、いくつかの実施例では、センス・コンポーネント１３０またはアンプ・コンポーネント２８０は、電圧源または他の電圧供給源を含んでもよいし、含まなくてもよく、したがって、電圧源または電圧供給源は、例示的な境界の内部にあってもよいし、例示的な境界の外部にあってもよい。
【０１６８】
回路４００内に示される論理信号（たとえば、ＳＷ１〜ＳＷ１６、およびＷＬ）の各々は、図１を参照して説明されるメモリ・コントローラ１５０などのメモリ・コントローラ（図示せず）によって提供されることがある。いくつかの実施例では、いくつかの論理信号が、他のコンポーネントによって提供されることがある。たとえば、論理信号ＷＬは、図１を参照して説明される行デコーダ１２５などの行デコーダ（図示せず）によって提供されることがある。
【０１６９】
いくつかの実施例では、電圧源４１０−ｎおよび４１０−ｏが、特定の入力パラメータまたは出力パラメータに従って選択されることがある。たとえば、電圧源４１０−ｎおよび４１０−ｏは、いくつかのＤＲＡＭまたはＦｅＲＡＭの慣例などのいくつかのＩ／Ｏコンポーネント慣例をサポートすることがある、実質的に１Ｖおよび０Ｖ（たとえば、Ｖ１３＝１ＶおよびＶ１４＝０Ｖ）であることがある。
【０１７０】
さまざまな実施例では、電圧源４１０は、電圧供給源および／または例示的な回路４００を含み得るメモリ・デバイスの共通接地点もしくは仮想接地点の異なる構成に結合されてよい。たとえば、いくつかの実施形態では、電圧源４１０−ａ、４１０−ｂ、４１０−ｄ、４１０−ｆ、４１０−ｈ、４１０−ｌ、および４１０−ｏ、またはこれらの任意の組み合わせは、同じ接地点または仮想接地点に結合されてよく、メモリ・セル１０５−ｂにアクセスするさまざまな動作に対して実質的に同じ基準電圧を提供することがある。
【０１７１】
いくつかの実施形態では、電圧源４１０のうちの２つ以上が、メモリ・デバイスの同じ電圧供給源に結合されることがある。たとえば、いくつかの実施形態では、電圧源４１０−ｃおよび４１０−ｅは、ある電圧（たとえば、「ＶＭＳＩ」と呼ばれることがある、１．５Ｖの電圧）を有する同じ電圧供給源に結合されることがある。追加的または代替的に、いくつかの実施形態では、電圧源４１０−ｋおよび４１０−ｍは、ある電圧（たとえば、「ＶＭＳＩ」と呼ばれることがある、１．５Ｖの電圧）を有する同じ電圧供給源に結合されることがある。したがって、いくつかの実施形態では、電圧源４１０−ｃ、４１０−ｅ、４１０−ｋ、および４１０−ｍはすべて、同じ電圧供給源に結合されることがある（たとえば、Ｖ２、Ｖ４、Ｖ１０、およびＶ１２は、実質的に等しいことがある）。
【０１７２】
電圧源４１０は、共通電圧供給源および／または接地点に結合されることがあるが、共通電圧供給源または共通接地点に結合された電圧源４１０の各々における電圧は、それぞれの電圧源４１０と関連づけられた共通電圧供給源または共通接地点との間の回路４００におけるさまざまな差（たとえば、導体長さ、導体幅、導体抵抗、導体または他の容量）により、異なることがある。
【０１７３】
図５は、本開示のさまざまな実施形態による、メモリ・セルを検知するための差動アンプ・スキームをサポートする例示的な読み出し動作の動作を示すタイミング図５００を示す。タイミング図５００は、図４の例示的な回路４００のコンポーネントを参照して説明されるが、異なる回路配置とともに実行され得る動作を示すこともある。
【０１７４】
タイミング図５００の実施例では、メモリ・セル１０５−ｂは、最初に、本明細書において（たとえば、図３を参照して）説明される論理状態（たとえば、論理０状態、論理１状態）を記憶してよい。したがって、タイミング図５００に示される読み出し動作の信号は、そのような信号が異なる場合、添字０または添字１（たとえば、それぞれの論理状態と関連づけられた）によって示されるように、異なる論理状態を読み出すことと関連づけられた代替形態として示される。
【０１７５】
タイミング図５００の実施例では、電圧源４１０−ａ、４１０−ｂ、４１０−ｄ、４１０−ｆ、４１０−ｈ、４１０−ｌ、および４１０−ｏは、（たとえば、接地または仮想接地により）接地されてよく、したがって、ゼロ電圧である（たとえば、Ｖ０＝０Ｖ、Ｖ１＝０Ｖ、Ｖ３＝０Ｖ、Ｖ５＝０Ｖ、Ｖ７＝０Ｖ、Ｖ１１＝０Ｖ、およびＶ１４＝０Ｖ）。しかしながら、本開示による自己参照読み出し動作の他の実施例では、電圧源４１０−ａ、４１０−ｂ、４１０−ｄ、４１０−ｆ、４１０−ｈ、４１０−ｌ、および４１０−ｏは非ゼロ電圧であることがあり、したがって、タイミング図５００によって示される電圧は、それに応じて調整されてよい。
【０１７６】
いくつかの実施例では、タイミング図５００の動作を開始する前に、ディジット線２１０−ａを含む、アイドル状態のメモリ・セル１０５（たとえば、メモリ・セル１０５−ｂを含んでよいメモリ・アレイの選択解除されたメモリ・セル１０５）のためのディジット線２１０と、プレート線２１５−ｃ（メモリ・セル１０５−ｂを含むメモリ・セル１０５の間で共有されてよい）は、同じ電圧に制御されてよい。ディジット線２１０とプレート線２１５の電圧を一致させることは、メモリ・セル１０５−ｂを含むメモリ・アレイ内の電荷漏洩を最小にし得る。たとえば、タイミング図５００の実施例では、ディジット線２１０−ｃは、（たとえば、電圧源４１０−ｅによって提供されるように）１．５Ｖの初期電圧を有することがあり、この初期電圧は、（たとえば、電圧源４１０−ｃによって提供されるように）プレート線２１５−ｃの初期電圧と同じであってよい。
【０１７７】
いくつかの実施例では、タイミング図５００によって示される読み出し動作は、ワード線が選択されておらず（たとえば、論理信号ＷＬが非アクティブ化されており）、ディジット線２１０−ｃが均等化電圧源４１０−ｄから絶縁されている（たとえば、論理信号ＳＷ２が非アクティブ化されている）、初期状態で始まることがある。
【０１７８】
いくつかの実施例では、タイミング図５００によって示される読み出し動作は、バイパス線２７０−ａがディスエーブルにされている、またはディジット線２１０−ａから絶縁されている間、実行されることがある。たとえば、選択コンポーネント４３０−ｄは、アンプ・コンポーネント２８０−ａが（たとえば、スイッチング・コンポーネント４２０−ａを介して）ディジット線２１０−ａに結合されるように構成されるように、タイミング図５００によって示される時間の少なくとも一部分またはすべての全体を通して（たとえば、論理信号ＳＷ４をアクティブ化することによって）アクティブ化されることがある。
【０１７９】
５０１では、読み出し動作は、ディジット線２１０−ａを均等化すること（たとえば、ディジット線２１０−ａを接地するまたは仮想的に接地すること）を含んでよい。たとえば、５０１では、読み出し動作は、（たとえば、論理信号ＳＷ２を非アクティブ化することによって）可変電圧源４４０−ｂの選択コンポーネント４３０−ｂを非アクティブ化することを含んでよく、選択コンポーネント４３０−ｂは、ディジット線２１０−ａを均等化電圧源（たとえば、電圧源４１０−ｄ）に結合し得る。したがって、６０１では、メモリ・セル１０５−ｂと関連づけられたディジット線２１０−ａの電圧（たとえば、ＶＤＬ）は、均等化電圧（たとえば、０Ｖ）にされることがある。いくつかの実施例では、読み出し中でないメモリ・セル１０５と関連づけられたディジット線２１０は、５０１を通して第１の電圧（たとえば、「アイドル」電圧）のままであることがある（たとえば、５０１の動作後に電圧Ｖ４のままであることがある、タイミング図５００の読み出し動作全体を通して電圧Ｖ４のままであることがある）。
【０１８０】
５０２では、読み出し動作は、ディジット線２１０−ａをアンプ・コンポーネント２８０−ａに結合することを含んでよい。たとえば、５０２では、読み出し動作は、（たとえば、論理信号ＳＷ３をアクティブ化することによって）スイッチング・コンポーネント４２０−ａをアクティブ化することを含んでよく、スイッチング・コンポーネント４２０−ａは、ディジット線２１０−ａを差動アンプ４５０の第１の入力ノード４５１に結合し得る。ディジット線均等化電圧源（たとえば、電圧源４１０−ｄ）が差動アンプ基準電圧源（たとえば、電圧源４１０−ｈ）と同じ電圧を有する実施例では、５０２の動作は、差動アンプ４５０の出力ノード４５３を通過するゼロ電流と関連づけられてよい。
【０１８１】
５０３では、読み出し動作は、差動アンプ４５０をイネーブルにすることを含んでよい。たとえば、５０３では、読み出し動作は、（たとえば、論理信号ＳＷ６をアクティブ化することによって）スイッチング・コンポーネント４２０−ｃをアクティブ化することを含んでよく、スイッチング・コンポーネント４２０−ｃは、高い差動アンプ供給電圧（たとえば、電圧源４１０−ｉ）を差動アンプ４５０に結合し得る。追加的または代替的に、いくつかの実施例では、５０３では、読み出し動作は、（たとえば、論理信号ＳＷ７をアクティブ化することによって）スイッチング・コンポーネント４２０−ｄをアクティブ化することを含んでよく、スイッチング・コンポーネント４２０−ｄは、低い差動アンプ供給電圧（たとえば、電圧源４１０−ｊ）を差動アンプ４５０に結合し得る。いくつかの実施例では、スイッチング・コンポーネント４２０−ｃまたはスイッチング・コンポーネント４２０−ｄの１つが５０３の動作の前にアクティブ化されてもよいし、スイッチング・コンポーネント４２０−ｃまたはスイッチング・コンポーネント４２０−ｄのどちらかが省略されてもよく、したがって、差動アンプをイネーブルにすることが、１つのスイッチング・コンポーネント４２０が５０３でアクティブ化されることを含んでよい。他の実施例では、スイッチング・コンポーネント４２０−ｃとスイッチング・コンポーネント４２０−ｄの両方が、すでにイネーブルにされてもよいし、回路４００から省略されてもよく、この場合は、差動アンプ４５０が常にイネーブルされてよい。したがって、さまざまな実施例では、５０３の動作が省略されることがある。５０３の動作は、差動アンプをイネーブルにするために１つまたは複数の供給電圧を差動アンプに結合することをサポートする動作の一実施例であってよい。
【０１８２】
５０４では、読み出し動作は、差動アンプ４５０の出力ノード４５３を差動アンプ４５０の第１の入力ノード４５１に結合することを含んでよい。たとえば、５０４では、読み出し動作は、（たとえば、論理信号ＳＷ８をアクティブ化することによって）スイッチング・コンポーネント４２０−ｅをアクティブ化することを含んでよく、スイッチング・コンポーネント４２０−ｅは、出力ノード４５３を第１の入力ノード４５１に結合し得る。５０４の動作の結果として、差動アンプ４５０の出力ノード４５３は、ディジット線均等化電圧源（たとえば、電圧源４１０−ｄ）に結合されてよく、このことは、いくつかの実施例では、出力ノード４５３における電圧をＶ３の電圧に到達させ得る。したがって、タイミング図５００の実施例では、出力ノード４５３が、（たとえば、前のアクセス動作から）上昇した電圧で始まる場合、出力ノード４５３は、５０４の動作に続いて０Ｖに降下することがある。５０４の動作は、キャパシタをプレチャージする前にフィードバック・ラインを介して差動アンプの第１の入力ノードを差動アンプの出力ノードに結合することをサポートする動作の一実施例であってよい。
【０１８３】
別の実施例では、回路４００のアイドル状態が、差動アンプ４５０の出力ノード４５３が差動アンプ４５０の第１の入力ノード４５１に結合されていることと関連づけられることがある。言い換えれば、読み出し動作の前に、スイッチング・コンポーネント４２０−ｅが、すでにアクティブ化されていることがある（たとえば、論理信号ＳＷ８がアクティブ化状態であることが読み出し動作の初期条件である場合）。そのような実施例では、５０４の動作が省略されることがある。さらに、回路４００のアイドル状態が、出力ノード４５３が第１の入力ノード４５１に結合されていることを含むときなどの、さまざまな実施例では、差動アンプ出力電圧Ｖａｍｐは、５０４の前に、すでに低い電圧または実質的に接地された電圧であることがある。そのような実施例では、５０４の動作は、タイミング図５００の実施例において示される電圧Ｖａｍｐの降下と関連づけられないことがある。
【０１８４】
５０５では、読み出し動作は、差動アンプ４５０の第１の入力ノード４５１を均等化することを含んでよい。たとえば、５０５では、読み出し動作は、（たとえば、論理信号ＳＷ５をアクティブ化することによって）スイッチング・コンポーネント４２０−ｂをアクティブ化することを含んでよく、スイッチング・コンポーネント４２０−ｂは、第１の入力ノード４５１を電圧源４１０−ｆに結合し得る。したがって、５０５の動作の結果として、差動アンプ４５０の第１の入力ノード４５１は、Ｖ５の電圧に到達し得る。いくつかの実施例では（たとえば、Ｖ５＝Ｖ３の場合）、第１の入力ノード４５１は（たとえば、５０１および５０２の動作の結果として）ディジット線２１０−ａとすでに均等化されていることがあるので、５０５の動作は省略されることがある。いくつかの実施例では、５０１の動作が省略されることがあり、５０５の動作は、差動アンプ４５０の第１の入力ノード４５１とディジット線２１０−ａの両方を均等化することと関連づけられることがある。
【０１８５】
別の実施例では、回路４００のアイドル状態が、差動アンプ４５０の入力ノード４５１が均等化電圧源（たとえば、電圧源４１０−ｆ）に結合されていることと関連づけられることがある。言い換えれば、読み出し動作の前に、スイッチング・コンポーネント４２０−ｂは、すでにアクティブ化されることがある（たとえば、論理信号ＳＷ５がアクティブ化された状態であることが読み出し動作の初期条件である場合）。そのような実施例では、５０５の動作が省略されることがある。
【０１８６】
５０６では、読み出し動作は、差動アンプ４５０の第１の入力ノード４５１を均等化電圧源から絶縁することを含んでよい。たとえば、５０６では、読み出し動作は、（たとえば、論理信号ＳＷ５を非アクティブ化することによって）スイッチング・コンポーネント４２０−ｂを非アクティブ化することを含んでよく、スイッチング・コンポーネント４２０−ｂは、第１の入力ノード４５１を電圧源４１０−ｆから結合解除し得る。５０６の動作に続いて、差動アンプ４５０の第１の入力ノード４５１は、Ｖ５の電圧に保持されたままであってよい。
【０１８７】
５０７では、読み出し動作は、積分器キャパシタ４６０の第２のノード４６２をプレチャージ電圧源に結合することを含んでよい。たとえば、５０７では、読み出し動作は、（たとえば、論理信号ＳＷ１０をアクティブ化することによって）スイッチング・コンポーネント４２０−ｇをアクティブ化することを含んでよく、スイッチング・コンポーネント４２０−ｇは、積分器キャパシタ４６０の第２のノード４６２を電圧源４１０−ｇに結合し得る。５０７の動作の結果として、積分器キャパシタの第２のノード４６２は、Ｖ６の電圧に到達し得る。したがって、積分器キャパシタ４６０は、（Ｖ６−Ｖ５）の電圧差と関連づけられた電荷を格納してもよいし、（Ｖ６−Ｖ３）の電圧差と関連づけられた電荷を格納してもよく、これらは、いくつかの実施例では、等価であることがある。５０７の動作は、メモリ・デバイスのキャパシタをプレチャージすることをサポートする動作の一実施例であってよく、キャパシタの第１のノードは、差動アンプの第１の入力ノードに結合される。たとえば、５０７の動作は、キャパシタをプレチャージするためにキャパシタの第２のノードをプレチャージ電圧源に結合する一実施例であってよい。
【０１８８】
５０８では、読み出し動作は、差動アンプ４５０の出力ノード４５３を差動アンプ４５０の第１の入力ノード４５１から絶縁することを含んでよい。たとえば、５０８では、読み出し動作は、（たとえば、論理信号ＳＷ８を非アクティブ化することによって）スイッチング・コンポーネント４２０−ｅを非アクティブ化することを含んでよく、スイッチング・コンポーネント４２０−ｅは、出力ノード４５３を第１の入力ノード４５１から結合解除し得る。いくつかの実施例では、５０８の動作は、差動アンプ４５０の直接的フィードバック・ラインを絶縁するまたはディスエーブルにすることと呼ばれることがある。５０８の動作は、キャパシタをプレチャージする前にフィードバック・ラインを介して差動アンプの第１の入力ノードを差動アンプの出力ノードから結合解除する一実施例であってよい。
【０１８９】
５０９では、読み出し動作は、差動アンプ４５０の出力ノード４５３を積分器キャパシタの第２のノード４６２に結合することを含んでよい。たとえば、５０９では、読み出し動作は、（たとえば、論理信号ＳＷ９をアクティブ化することによって）スイッチング・コンポーネント４２０−ｆをアクティブ化することを含んでよい。５０９の動作に基づいて、差動アンプ４５０の出力ノード４５３（たとえば、Ｖａｍｐ）は、Ｖ６の電圧に到達し得る。５０９の動作は、キャパシタをプレチャージした後にキャパシタの第２のノードを差動アンプの出力ノードに結合する一実施例であってよい。いくつかの実施例では、５０９の動作は、積分器キャパシタ４６０のノード４６１および４６２が読み出し動作全体を通して差動アンプ４５０の入力ノード４５１および出力ノード４５３に結合されたままである回路構成を使用するとき（たとえば、スイッチング・コンポーネント４２０−ｆを持続的電気接続と置き換える回路など、回路が、スイッチング・コンポーネント４２０を含まない差動アンプ４５０のための容量性フィードバック・ラインを含むとき）などに、省略されることがある。
【０１９０】
５１０では、読み出し動作は、積分器キャパシタ４６０の第２のノード４６２をプレチャージ電圧源から絶縁することを含んでよい。たとえば、５１０では、読み出し動作は、（たとえば、論理信号ＳＷ１０を非アクティブ化することによって）スイッチング・コンポーネント４２０−ｇを非アクティブ化することを含んでよく、スイッチング・コンポーネント４２０−ｇは、積分器キャパシタ４６０の第２のノード４６２を電圧源４１０−ｇから結合解除し得る。５１０の動作は、キャパシタをプレチャージした後でキャパシタの第２のノードをプレチャージ電圧源から結合解除する一実施例であってよい。
【０１９１】
２つの別個のスイッチング・コンポーネント４２０の文脈でタイミング図５００によって示されているが、いくつかの実施形態では、５０９と５１０の動作は、スイッチング・コンポーネント４２０−ｆおよび４２０−ｇを単一の選択コンポーネント４３０（図示せず）と置き換えた回路内で組み合わされることがある。たとえば、回路４００は、積分器キャパシタ４６０の第２のノード４６２を差動アンプ４５０の出力ノード４５３または電圧源４１０−ｇの１つに選択的に結合するように構成された選択コンポーネント４３０を含むように修正されることがある。別の実施例では、論理信号ＳＷ９およびＳＷ１０は、スイッチング・コンポーネント４２０−ｆまたは４２０−ｇの一方が通常開いているスイッチであり、他方は通常閉じられたスイッチである場合、スイッチング・コンポーネント４２０−ｆおよび４２０−ｇに同じ信号として提供されることがある。そのような実施例では、５０９および５１０の動作は、修正された回路の選択コンポーネント４３０をアクティブ化または非アクティブ化することによって、読み出し動作が、同時に差動アンプ４５０の出力ノード４５３を積分器キャパシタの第２のノード４６２に結合し、積分器キャパシタ４６０の第２のノード４６２をプレチャージ電圧源から絶縁し得るように組み合わされてよい。
【０１９２】
５１１では、読み出し動作は、メモリ・セル１０５−ｂを選択することを含んでよい。たとえば、５１１では、読み出し動作は、（たとえば、論理信号ＷＬをアクティブ化することによって）メモリ・セル１０５−ｂのセル選択コンポーネント２３０をアクティブ化することを含んでよい。メモリ・セル１０５−ｂを選択することによって、メモリ・セル１０５−ｂのキャパシタがディジット線２１０−ｃに結合させられ得る。したがって、キャパシタに印加される電圧（たとえば、図３を参照して説明されるＶｃａｐ）は、最初は、「プレート・ハイ」読み出し動作と呼ばれることがある負のＶｃａｐである（ＶＤＬ−ＶＰＬ）に等しくてよい。５１１の動作の結果として、電荷は、メモリ・セル１０５−ｃと、ディジット線２１０−ｂおよびディジット線の任意の真性容量（たとえば、真性容量２４０−ａ）と、積分器キャパシタ４６０との間で共有され得る。回路４００のコンポーネント間で共有される電荷の量は、メモリ・セル１０５−ｂ内に記憶される論理状態（たとえば、電荷、分極）に依存することがある。したがって、電荷は、所与のプレート線電圧ＶＰＬ（たとえば、Ｖ２）に対する平衡ディジット線電圧ＶＤＬに到達するまで、メモリ・セル１０５−ｂとディジット線２１０−ａとの間で共有され得る。５１１の動作は、キャパシタの第２のノードがセンス信号を生成するために差動アンプの出力ノードに結合されている間、メモリ・セルを差動アンプの第１の入力ノードに結合する一実施例であってよい。
【０１９３】
たとえば、メモリ・セル１０５−ｂが論理１を記憶するとき、メモリ・セル１０５−ｂのキャパシタは、正の分極による正の電荷（たとえば、図３を参照して説明される電荷状態３０５−ａ）を記憶することがある。したがって、論理１を記憶するメモリ・セル１０５−ｂが選択されるとき、比較的少量の電荷が、メモリ・セル１０５−ｂからディジット線２１０−ａに流れることがある。したがって、ディジット線２１０−ａに流れる比較的少量の電荷は、ディジット線電圧ＶＤＬの比較的小さい上昇をもたらし得る。ディジット線電圧ＶＤＬが上昇すると、差動アンプ４５０の第１の入力ノード４５１における電圧は、それに応じて、第２の入力ノード４５２の電圧（たとえば、Ｖ７）を上回って上昇することがある。入力ノード４５１と４５２における電圧の差に応じて、差動アンプ４５０は、出力ノード４５３における負の電流（たとえば、出力ノード４５３へと流入する電荷）をサポートすることがある。負の電流は、積分器キャパシタ４６０の第２のノード４６２から差動アンプ４５０を通って流出し、差動アンプ低電圧源４１０−ｊ（たとえば、負の電圧源）へと流入する電荷によってサポートされることがある。したがって、積分器キャパシタ４６０の第２のノード４６２における電圧（たとえば、Ｖａｍｐ）は、降下し得る。
【０１９４】
積分器キャパシタ４６０の第２のノード４６２における電圧の降下に応じて、電荷は、ディジット線２１０−ａから積分器キャパシタ４６０の第１のノード４６１へと流入することがあり、それに応じて、ＶＤＬも降下し得る。負の電流は、第１の入力ノード４５１における電圧と第２の入力ノード４５２における電圧が等しくなるまで（たとえば、ディジット線電圧ＶＤＬが０Ｖに戻るとき、ディジット線電圧ＶＤＬが差動アンプ基準電圧Ｖ７に一致するとき）持続してよい。比較的少量の電荷がメモリ・セル１０５−ｂからディジット線２１０−ａに通過することと関連づけられた論理１を読み出す実施例では、５１１においてメモリ・セルを選択したことの結果としての差動アンプ４５０の出力ノード４５３における電圧Ｖａｍｐの降下は、比較的小さいことがある（たとえば、メモリ・セル１０５−ｂにアクセスすることから比較的高い信号電圧をもたらす）。
【０１９５】
代替的に、メモリ・セル１０５−ｂが論理０を記憶するとき、メモリ・セル１０５−ｂのキャパシタは、負の分極による負の電荷（たとえば、図３を参照して説明される電荷状態３１０−ａ）を記憶することがある。したがって、論理０を記憶するメモリ・セル１０５−ｂが選択されるとき、比較的大量の電荷が、メモリ・セル１０５−ｂからディジット線２１０−ａに流れることがある。したがって、ディジット線２１０−ａに流れる比較的大量の電荷は、ディジット線電圧ＶＤＬの比較的大きい上昇をもたらし得る。ディジット線電圧ＶＤＬが上昇すると、差動アンプ４５０の第１の入力ノード４５１における電圧は、それに応じて、第２の入力ノード４５２の電圧（たとえば、Ｖ７）を上回って上昇することがある。入力ノード４５１と４５２における電圧の差に応じて、差動アンプ４５０は、出力ノード４５３における負の電流（たとえば、出力ノード４５３へと流入する電荷）をサポートすることがある。負の電流は、積分器キャパシタ４６０の第２のノード４６２から差動アンプ４５０を通って流出し、差動アンプ低電圧源４１０−ｊ（たとえば、負の電圧源）へと流入する電荷によってサポートされることがある。したがって、積分器キャパシタ４６０の第２のノード４６２における電圧（たとえば、Ｖａｍｐ）が降下し得る。
【０１９６】
積分器キャパシタ４６０の第２のノード４６２における電圧の降下に応じて、電荷は、ディジット線２１０−ａから積分器キャパシタ４６０の第１のノード４６１へと流入することがあり、それに応じて、ＶＤＬも降下し得る。負の電流は、第１の入力ノード４５１における電圧と第２の入力ノード４５２における電圧が等しくなるまで（たとえば、ディジット線電圧ＶＤＬが０Ｖに戻るとき、ディジット線電圧ＶＤＬが差動アンプ基準電圧Ｖ７に一致するとき）持続してよい。比較的大量の電荷がメモリ・セル１０５−ｂからディジット線２１０−ａに通過することと関連づけられた論理０を読み出す実施例では、５１１においてメモリ・セルを選択したことの結果としての差動アンプ４５０の出力ノード４５３における電圧Ｖａｍｐの降下は、比較的大きいことがある（たとえば、示されるような負の電圧など、メモリ・セル１０５−ｂにアクセスすることから比較的低い信号電圧をもたらす）。
【０１９７】
５１２では、読み出し動作は、アンプ・コンポーネント２８０−ａをセンス・コンポーネント１３０−ｂに結合することを含んでよい。たとえば、５１２では、読み出し動作は、（たとえば、論理信号ＳＷ１１をアクティブ化することによって）スイッチング・コンポーネント４２０−ｈをアクティブ化することを含んでよく、スイッチング・コンポーネント４２０−ｈは、差動アンプ４５０の出力ノード４５３をセンス・コンポーネント１３０−ｂの信号ノード（たとえば、第１のノード１３１−ｂ）に結合し得る。したがって、５１２の動作の結果として、センス・コンポーネントの第１のノード１３１−ｂは、差動アンプ４５０の出力ノード４５３において生成された信号に少なくとも一部は基づいて信号電圧に到達し得る。たとえば、電荷は、第１のノード１３１−ｂにおける電圧（たとえば、Ｖｓｉｇ）が差動アンプ４５０の出力ノード４５３における電圧（たとえば、Ｖａｍｐ）に到達するように、アンプ・コンポーネント２８０−ａとセンス・コンポーネント１３０−ｂとの間で共有されることがある。差動アンプ４５０の構成の結果として、メモリ・セル１０５−ｂとセンス・コンポーネント１３０−ｂとの間の電荷共有は、メモリ・セルを読み出すために使用される他の回路構成と比較して、減少されることがある、または実質的に解消されることがある。
【０１９８】
５１３では、読み出し動作は、基準電圧源をセンス・コンポーネント１３０−ｂに結合することを含んでよい。たとえば、５１３では、読み出し動作は、（たとえば、論理信号ＳＷ１６をアクティブ化することによって）スイッチング・コンポーネント４２０−ｌをアクティブ化することを含んでよく、スイッチング・コンポーネント４２０−ｌは、電圧源４１０−ｐをセンス・コンポーネント１３０−ｂの基準ノード（たとえば、第２のノード１３２−ｂ）に結合し得る。したがって、５１３の動作の結果として、センス・コンポーネントの第２のノード１３２−ｂは、Ｖ１５の基準電圧に到達し得る。
【０１９９】
自己参照読み出し動作をサポートする差動アンプ・スキームの他の実施例（図示せず）では、５１３において示される動作は、アンプ・コンポーネント２８０−ａの動作を伴っても伴わなくてもよい、メモリ・セル１０５−ｂを使用して基準信号を発生する１つまたは複数の動作と置き換えられてよい。
【０２００】
５１４では、読み出し動作は、アンプ・コンポーネント２８０−ａをセンス・コンポーネント１３０−ｂから絶縁することを含んでよい。たとえば、５１４では、読み出し動作は、（たとえば、論理信号ＳＷ１１を非アクティブ化することによって）スイッチング・コンポーネント４２０−ｈを非アクティブ化することを含んでよく、スイッチング・コンポーネント４２０−ｈは、差動アンプ４５０の出力ノード４５３をセンス・コンポーネント１３０−ｂの第１のノード１３１−ｂから絶縁し得る。
【０２０１】
５１５では、読み出し動作は、基準電圧源をセンス・コンポーネント１３０−ｂから絶縁することを含んでよい。たとえば、５１５では、読み出し動作は、（たとえば、論理信号ＳＷ１６を非アクティブ化することによって）スイッチング・コンポーネント４２０−ｌを非アクティブ化することを含んでよく、スイッチング・コンポーネント４２０−ｌは、電圧源４１０−ｐをセンス・コンポーネント１３０−ｂの基準ノード（たとえば、第２のノード１３２−ｂ）から絶縁し得る。
【０２０２】
５１６では、読み出し動作は、メモリ・セル１０５−ｂによって記憶される論理状態を検出した結果をラッチすることを含んでよい。たとえば、５１６では、読み出し動作は、（たとえば、論理信号ＳＷ１４およびＳＷ１５をアクティブ化することによって）スイッチング・コンポーネント４２０−ｊおよび４２０−ｋをアクティブ化することを含んでよく、スイッチング・コンポーネント４２０−ｊおよび４２０−ｋは、センス・コンポーネント電圧源４１０−ｎをアンプ４８１−ａに結合し、センス・コンポーネント電圧源４１０−ｏをアンプ４８１−ｂに結合し得る。５１６の動作の結果として、第１のノード１３１−ｂおよび第２のノード１３２−ｂは、メモリ・セル１０５−ｂによって記憶される検出された論理状態に応じて、センス・コンポーネント電圧源４１０によって提供される電圧の１つに到達し得る。たとえば、メモリ・セル１０５−ｂが論理１を記憶するとき、Ｖｓｉｇ，１は、Ｖｒｅｆよりも高くてよい。したがって、論理１を読み出すとき、Ｖｓｉｇは、相対的に高いアンプ・ソース電圧Ｖ１３に一致するように変化することがあり、Ｖｒｅｆは、相対的に低いアンプ・ソース電圧Ｖ１４に一致するように変化することがある。メモリ・セル１０５−ｂが論理０を記憶するとき、Ｖｓｉｇ，０は、Ｖｒｅｆよりも低くてよい。したがって、論理０を読み出すとき、Ｖｒｅｆは、相対的に高いアンプ・ソース電圧Ｖ１３に一致するように変化することがあり、Ｖｓｉｇは、相対的に低いアンプ・ソース電圧Ｖ１４に一致するように変化することがある。５１６の動作は、生成されたセンス信号に少なくとも一部は基づいてメモリ・セルによって記憶される論理状態を決定する一実施例であってよい。
【０２０３】
本開示による読み出し動作のさまざまな実施例では、コンポーネントまたは論理信号は、アイドル状態に戻ってもよいし、その後のアクセス動作の前に（たとえば、その後のリフレッシュ動作の前に、その後の読み出し動作の前に、その後の書き込み動作の前に）何らかの他の初期条件に遷移してもよい。さまざまな実施例では、アイドル状態または他の初期条件への遷移は、読み出し動作の一部であると考えられてもよいし、遷移動作と呼ばれることがある。
【０２０４】
差動アンプ４５０がディスエーブルにされるまたはアイドル状態もしくはその後の初期条件で電源切断される実施例では、スイッチング・コンポーネント４２０−ｃ、スイッチング・コンポーネント４２０−ｄ、または両方は、タイミング図５００に示される動作に続いて（たとえば、論理信号ＳＷ６またはＳＷ７の一方または両方を非アクティブ化することによって）非アクティブ化されてよい。
【０２０５】
差動アンプ４５０の第１の入力ノード４５１がアイドル状態またはその後の初期条件で差動アンプ４５０の出力ノード４５３に結合される実施例では、スイッチング・コンポーネント４２０−ｅは、タイミング図５００に示される動作に続いて（たとえば、論理信号ＳＷ８をアクティブ化することによって）アクティブ化されてよい。
【０２０６】
差動アンプ４５０の出力ノード４５３がアイドル状態またはその後の初期条件で積分器キャパシタ４６０から結合解除される実施例では、スイッチング・コンポーネント４２０−ｆは、タイミング図５００に示される動作に続いて（たとえば、論理信号ＳＷ９を非アクティブ化することによって）非アクティブ化されてよい。
【０２０７】
差動アンプ４５０の第１の入力ノード４５１がアイドル状態またはその後の初期条件で均等化電圧源（たとえば、電圧源４１０−ｆ）に結合される実施例では、スイッチング・コンポーネント４２０−ｂは、タイミング図５００に示される動作に続いて（たとえば、論理信号ＳＷ５をアクティブ化することによって）アクティブ化されてよい。
【０２０８】
タイミング図５００によって示される読み出し動作は、タイミング図５００の動作の前にアレイのメモリ・セル１０５が（たとえば、接続されたディジット線２１０およびプレート線２１５を介して）相対的に高い電圧に保持される「高電圧アイドル」動作の一実施例であってよい。たとえば、タイミング図５００の動作の前に、メモリ・セル１０５は、高いプレート線電圧（たとえば、ＶＰＬ＝Ｖ２）および高いディジット線電圧（たとえば、ＶＤＬ＝Ｖ４）に保持されてよい。これらの条件は、タイミング図５００に示される読み出し動作の後に戻られてよい。言い換えれば、論理信号ＳＷ１およびＳＷ２は、タイミング図５００に示される動作に続いてアクティブ化されてよい。
【０２０９】
説明される差動アンプ・スキームをサポートする読み出し動作の他の実施例では、メモリ・セル１０５は、相対的に低い電圧または接地電圧に保持されてよい。たとえば、タイミング図５００の動作の前に、メモリ・セル１０５は、低いプレート線電圧（たとえば、ＶＰＬ＝Ｖ１、これは接地電圧であってよい）および低いディジット線電圧（たとえば、ＶＤＬ＝Ｖ２、これは接地電圧であってよい）に保持されてよい。
【０２１０】
第１の代替実施例では、メモリ・セル１０５は、読み出し動作の前に、低いプレート線電圧（たとえば、ＶＰＬ＝Ｖ１、これは接地電圧であってよい）および低いディジット線電圧（たとえば、ＶＤＬ＝Ｖ２、これは接地電圧であってよい）に保持されてよい。第１の代替実施例では、読み出し動作は、高いプレート線電圧（たとえば、ＶＰＬ＝Ｖ２）に切り換えることによって始まってよく、このことは、同じプレート線電圧源に接続されたアレイのすべてのメモリ・セル１０５に影響を与え得る。同じプレート線電圧源に接続された選択されていないメモリ・セル１０５にわたってほぼゼロのバイアスを維持するために、読み出し動作は、選択されていないアレイのそれらのメモリ・セル１０５のための高いディジット線電圧（たとえば、ＶＰＬ＝Ｖ４）に切り換えることも含んでよい。したがって、選択されたメモリ・セル１０５（たとえば、メモリ・セル１０５−ｂ）のみが差動読み出し電圧（たとえば、Ｖ２−Ｖ３）を有することがあり、他のメモリ・セル１０５が、それらにわたる正味電圧（たとえば、Ｖ２−Ｖ４、これはゼロであることがある）を有さないことがある。いくつかの実施例では、タイミング図５００の残りの動作（たとえば、５０２〜５１５の動作）が、説明されたように実行されてよい。
【０２１１】
第２の代替実施例では、メモリ・セル１０５は、読み出し動作の前に、低いプレート線電圧（たとえば、ＶＰＬ＝Ｖ１、これは接地電圧であってよい）および低いディジット線電圧（たとえば、ＶＤＬ＝Ｖ３、これは接地電圧であってよい）に保持されてよい。第２の代替実施例では、読み出し動作は、同じプレート線電圧源に接続されたすべてのメモリ・セル１０５に影響を与え得る、高いプレート線電圧（たとえば、ＶＰＬ＝Ｖ２）の両方に最初に切り換えること、また、同じプレート線電圧源に接続されたすべてのメモリ・セル１０５のための高いディジット線電圧（たとえば、ＶＰＬ＝Ｖ４）に切り換えることによって始まってよい。したがって、すべてのメモリ・セル１０５は、それらにわたって正味電圧（たとえば、Ｖ２−Ｖ４、これはゼロであってよい）を引き続き有さないことがあるが、アレイの電圧は全体として、増加され得る。その後、選択されたメモリ・セル１０５（たとえば、メモリ・セル１０５−ｂ）のためのディジット線電圧ＶＤＬは、低いディジット線電圧（たとえば、Ｖ３）に降下されてよいが、残りのメモリ・セル１０５は、高いディジット線電圧（たとえば、Ｖ４）に保持される。いくつかの実施例では、タイミング図５００の残りの動作（たとえば、５０２〜５１５の動作）が、説明されたように実行されてよい。
【０２１２】
異なる時間に発生する別個の動作として示されているが、いくつかの動作は、同時に発生してもよいし、異なる順序で発生してもよい。いくつかの実施例では、さまざまな動作は、有利には、メモリ・セル１０５−ｂの論理状態を検知するための時間の量を減少させるために、同時に開始されることがある。たとえば、５０１のディジット線２１０−ａの均等化、５０２のアンプ・コンポーネントとのディジット線２１０−ａの結合、５０３の差動アンプ４５０のイネーブル化、または５０４の差動アンプ４５０の第１の入力ノードとの差動アンプ４５０の出力ノード４５３の結合のうちの任意の２つ以上は、異なる相対的な順序で起こってもよいし、重複する持続時間中に起こってもよいし、同時に起こってもよい。追加的または代替的に、５１２のセンス・コンポーネント１３０−ｂとのアンプ・コンポーネント２８０−ａの結合および５１３におけるセンス・コンポーネント１３０−ｂとの基準電圧源の結合は、異なる順序で起こってもよいし、重複する持続時間中に起こってもよいし、同時に起こってもよい。追加的または代替的に、５１４のセンス・コンポーネント１３０−ｂからのアンプ・コンポーネント２８０−ａの結合解除および５１５のセンス・コンポーネント１３０−ｂからの基準電圧源の結合解除は、異なる順序で起こってもよいし、重複する持続時間中に起こってもよいし、同時に起こってもよい。
【０２１３】
タイミング図５００に示される動作の順序は例示に過ぎず、ステップのさまざまな他の順序および組み合わせが、本開示による、メモリ・セルを検知するための差動アンプ・スキームをサポートするために実行されてよい。さらに、タイミング図５００の動作のタイミングも例示に過ぎず、ある動作と別の動作との間の特定の相対的持続時間を示すことを意味するものではない。さまざまな動作は、本開示による、メモリ・セルを検知するための差動アンプ・スキームのさまざまな実施形態において示されるよりも比較的短いまたは比較的長い持続時間にわたって発生してよい。
【０２１４】
タイミング図５００の論理信号の遷移は、ある状態から別の状態への遷移を示し、一般的には、特定の番号が付与された動作と関連づけられるように、不可能にされた状態または非アクティブ化された状態（たとえば、状態「０」）と可能にされた状態またはアクティブ化された状態（たとえば、状態「１」）との間の遷移を反映する。さまざまな実施例では、状態は、論理信号の特定の電圧（たとえば、スイッチとして動作するトランジスタのゲートに印加された論理入力電圧）と関連づけられることがあり、ある状態から別の状態への電圧の変化は瞬間的でないことがある。むしろ、いくつかの実施例では、論理信号と関連づけられる電圧は、急増挙動に従ってもよいし、経時的にある論理状態から別の論理状態に時定数的（たとえば、対数的または指数関数的）挙動に従ってもよい。
【０２１５】
いくつかの実施例では、ある状態から別の状態へのコンポーネントの遷移は、論理信号の電圧レベルまたは論理信号自体の遷移特性を含む、関連づけられた論理信号の特性に少なくとも一部は基づくことがある。したがって、タイミング図５００に示される遷移は、必ずしも瞬間的な遷移を示すとは限らない。さらに、番号が付与された動作における遷移と関連づけられる論理信号の初期状態は、説明された遷移および関連づけられた動作を依然としてサポートしながら、番号が付与された動作に先行するさまざまな時間の間に到着されることがある。論理信号は、論理状態間の遷移として示されているが、論理信号の電圧は、（たとえば、アクティブ領域内または飽和領域内の）特定の作業点においてコンポーネントを動作させるように選択されてよく、他の論理信号の電圧と同じであってもよいし、異なってもよい。
【０２１６】
図６は、本開示のさまざまな実施形態による、メモリ・セルを検知するための差動アンプ・スキームをサポートし得るメモリ・デバイス６０５のブロック図６００を示す。メモリ・デバイス６０５は、電子メモリ装置と呼ばれることがあり、図１を参照して説明されるメモリ・デバイス１００のコンポーネントの一実施例であることがある。
【０２１７】
メモリ・デバイス６０５は、図１〜図５を参照して説明されるメモリ・セル１０５の一実施例であり得る１つまたは複数のメモリ・セル６１０を含んでよい。メモリ・デバイス６０５は、メモリ・コントローラ６１５と、ワード線６２０と、プレート線６２５と、センス・コンポーネント６３５と、ディジット線６４０も含んでよい。これらのコンポーネントは、互いと電子通信してよく、本明細書において本開示の態様により説明される機能のうちの１つまたは複数を実行し得る。いくつかの場合では、メモリ・コントローラ６１５は、バイアシング・コンポーネント６５０と、タイミング・コンポーネント６５５とを含んでよい。
【０２１８】
メモリ・コントローラ６１５は、ワード線６２０、プレート線６２５、ディジット線６４０、およびセンス・コンポーネント６３５と電子通信してよく、これらは、図１〜図５を参照して説明されるワード線２０５、プレート線２１５、ディジット線２１０、およびセンス・コンポーネント１３０の実施例であり得る。いくつかの実施例では、メモリ・デバイス６０５は、本明細書において説明されるＩ／Ｏコンポーネント１４０の一実施例であってよいラッチ６４５も含んでよい。メモリ・デバイス６０５のコンポーネントは、互いと電子通信してよく、図１〜図５を参照して説明される機能の実施形態を実行し得る。いくつかの場合では、センス・コンポーネント６３５またはラッチ６４５は、メモリ・コントローラ６１５のコンポーネントであってよい。
【０２１９】
いくつかの実施例では、ディジット線６４０は、（たとえば、本明細書において説明されるように、アンプ・コンポーネント２８０を介して、バイパス線２７０を介して）センス・コンポーネント６３５と、メモリ・セル６１０の強誘電体キャパシタと電子通信する。メモリ・セル６１０は、論理状態（たとえば、第１の論理状態または第２の論理状態）とともに書き込み可能であることがある。ワード線６２０は、メモリ・コントローラ６１５およびメモリ・セル６１０のセル・セレクタと電子通信し得る。プレート線６２５は、メモリ・コントローラ６１５およびメモリ・セル６１０の強誘電体キャパシタのプレートと電子通信し得る。センス・コンポーネント６３５は、メモリ・コントローラ６１５、ディジット線６４０、およびラッチ６４５と電子通信し得る。いくつかの実施例では、共通アクセス・ラインは、信号線および基準線の機能を提供することがある。センス制御ライン６６５は、センス・コンポーネント６３５およびメモリ・コントローラ６１５と電子通信し得る。これらのコンポーネントは、他のコンポーネント、接続、またはバスを介して、上記で列挙されていないコンポーネントに加えて、メモリ・デバイス６０５の内部、または外部、またはその両方にある他のコンポーネントとも電子通信してよい。
【０２２０】
メモリ・コントローラ６１５は、本明細書において説明されるメモリ・コントローラ１５０の一実施例であることがあり、さまざまなノードに電圧を印加することによってワード線６２０、プレート線６２５、またはディジット線６４０をアクティブ化するように構成されてよい。たとえば、バイアシング・コンポーネント６５０は、上記で説明されたように、メモリ・セル６１０を読み出すまたは書き込むようにメモリ・セル６１０を動作させるために電圧を印加するように構成されてよい。いくつかの場合では、メモリ・コントローラ６１５は、図１を参照して説明される、行デコーダ、列デコーダ、または両方を含むことがあり、これは、メモリ・コントローラ６１５が１つまたは複数のメモリ・セル１０５にアクセスすることを可能にし得る。バイアシング・コンポーネント６５０は、センス・コンポーネント６３５のための基準信号を生成するために、メモリ・セル６１０に電位を提供することもある。追加的または代替的に、バイアシング・コンポーネント６５０は、センス・コンポーネント６３５の動作のための電位を提供することがある。
【０２２１】
いくつかの場合では、メモリ・コントローラ６１５は、タイミング・コンポーネント６５５を使用して、その動作のうちの１つまたは複数を実行することがある。たとえば、タイミング・コンポーネント６５５は、本明細書において論じられる（たとえば、図５のタイミング図５００を参照して説明される動作による）読み出しおよび書き込みなどのメモリ機能を実行するためのスイッチングおよび電圧印加のためのタイミングを含む、さまざまなワード線選択またはプレート・バイアシングのタイミングを制御することがある。いくつかの場合では、タイミング・コンポーネント６５５は、バイアシング・コンポーネント６５０の動作を制御することがある。
【０２２２】
センス・コンポーネント６３５は、（たとえば、ディジット線６４０を介した）メモリ・セル６１０からのセンス信号を（たとえば、基準線６６０を介した）メモリ・セル６１０からの基準信号と比較することがある。論理状態を決定すると、センス・コンポーネント６３５は、次いで、ラッチ６４５に出力を記憶することがあり、それは、メモリ・デバイス６０５を含み得る電子デバイスの動作により使用されることがある。センス・コンポーネント６３５は、ラッチおよび強誘電体メモリ・セルと電子通信する１つまたは複数のアンプを含んでよい。
【０２２３】
メモリ・コントローラ６１５、またはそのサブコンポーネントは、ハードウェアで実施されてもよいし、プロセッサによって実行されるコード（たとえば、ソフトウェア、ファームウェア）で実施されてもよいし、任意のこれらの組み合わせで実施されてもよい。プロセッサによって実行されるコードで実施される場合、メモリ・コントローラ６１５、またはそのサブコンポーネントの機能は、汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）または他のプログラマブル論理デバイス、ディスクリート・ゲートもしくはトランジスタ論理、ディスクリート・ハードウェア・コンポーネント、または本開示において説明される機能を実行するように設計されたこれらの任意の組み合わせによって実行されてよい。
【０２２４】
メモリ・コントローラ６１５、またはそのサブコンポーネントは、機能の部分が１つまたは複数の物理デバイスによって異なる物理的場所で実施されるように分散されることを含めて、さまざまな位置に物理的に配置されてよい。いくつかの実施例では、メモリ・コントローラ６１５、またはそのサブコンポーネントは、本開示のさまざまな実施形態による別個の異なるコンポーネントであってよい。他の実施例では、メモリ・コントローラ６１５、またはそのサブコンポーネントは、限定するものではないが、Ｉ／Ｏコンポーネント、トランシーバ、ネットワーク・サーバ、別のコンピューティング・デバイス、本開示において説明される１つもしくは複数の他のコンポーネント、または本開示のさまざまな実施形態によるこれらの組み合わせを含む、１つまたは複数の他のハードウェア・コンポーネントと組み合わされることがある。メモリ・コントローラ６１５は、図８を参照して説明されるメモリ・コントローラ８１５の一実施例であることがある。
【０２２５】
いくつかの実施例では、その任意のサブコンポーネントを含めて、メモリ・コントローラ６１５は、メモリ・デバイスのキャパシタをプレチャージすることであって、キャパシタの第１のノードは差動アンプの第１の入力ノードに結合される、プレチャージすることと、キャパシタをプレチャージした後、キャパシタの第２のノードを差動アンプの出力ノードに結合することと、キャパシタの第２のノードがセンス信号を生成するために差動アンプの出力ノードに結合されている間、メモリ・セルを差動アンプの第１の入力ノードに結合することと、生成されたセンス信号に少なくとも一部は基づいてメモリ・セルによって記憶される論理状態を決定することとをサポートしてよい。
【０２２６】
図７は、本開示のさまざまな実施形態による、メモリ・セルを検知するための差動アンプ・スキームをサポートし得るメモリ・コントローラ７１５のブロック図７００を示す。メモリ・コントローラ７１５は、図１を参照して説明されるメモリ・コントローラ１５０または図６を参照して説明されるメモリ・コントローラ６１５の一実施例であることがある。メモリ・コントローラ７１５は、バイアシング・コンポーネント７２０とタイミング・コンポーネント７２５を含んでよく、これらは、図６を参照して説明されるバイアシング・コンポーネント６５０およびタイミング・コンポーネント６５５の実施例であってよい。メモリ・コントローラ７１５は、電圧セレクタ７３０と、メモリ・セル・セレクタ７３５と、センス・コントローラ７４０も含んでよい。これらのモジュールの各々は、（たとえば、１つまたは複数のバスを介して）直接的にまたは間接的に、互いと通信してよい。
【０２２７】
電圧セレクタ７３０は、メモリ・デバイスのさまざまなアクセス動作をサポートするために電圧源の選択を開始することがある。たとえば、電圧セレクタ７３０は、図４を参照して説明されるスイッチング・コンポーネント４２０または選択コンポーネント４３０などのさまざまなスイッチング・コンポーネントをアクティブ化または非アクティブ化するために使用される論理信号を生成することがある。たとえば、電圧セレクタ７３０は、図５を参照して説明されるタイミング図５００の電圧源４１０を選択する（たとえば、これをイネーブルまたはディスエーブルにする）ための論理信号のうちの１つまたは複数を生成することがある。
【０２２８】
メモリ・セル・セレクタ７３５は、センシング動作のためにメモリ・セルを選択することがある。たとえば、メモリ・セル・セレクタ７３５は、図２を参照して説明されるセル選択コンポーネント２３０などのセル・セレクタをアクティブ化または非アクティブ化するために使用される論理信号を生成することがある。たとえば、メモリ・セル・セレクタ７３５は、図５を参照して説明されるタイミング図５００のワード線論理信号を生成することがある。
【０２２９】
センス・コントローラ７４０は、図１〜図５を参照して説明されるセンス・コンポーネント１３０などのセンス・コンポーネントのさまざまな動作を制御することがある。たとえば、センス・コントローラ７４０は、図４および図５を参照して説明されるスイッチング・コンポーネント４２０−ｈまたは４２０−ｌなどのセンス・コンポーネント絶縁コンポーネントをアクティブ化または非アクティブ化するために使用される論理信号を生成することがある。いくつかの実施例では、センス・コントローラ７４０は、センス・コンポーネント１３０のまたはアクセス・ラインのノードを均等化するために使用される論理信号を生成することがある。いくつかの実施例では、センス・コントローラ７４０は、センス・コンポーネントをセンシング電圧源に結合または結合解除させるために使用される論理信号を生成することがあり、これは、図４および図５を参照して説明される、スイッチング・コンポーネント４２０−ｉ、４２０−ｊ、および４２０−ｋなどのスイッチング・コンポーネント、または選択コンポーネント４３０−ｃなどの選択コンポーネントをアクティブ化または非アクティブ化することを含んでよい。したがって、さまざまな実施例では、センス・コントローラ１０４０は、図５を参照して説明されるタイミング図５００の論理信号ＳＷ１１〜ＳＷ１６またはこれらの任意の組み合わせを生成してよい。
【０２３０】
いくつかの実施形態では、センス・コントローラ７４０は、センシング・コンポーネントの第１のノードの電圧をセンシング・コンポーネントの第２のノードの電圧と比較することがあり、これらの電圧は、読み出し動作の１つまたは複数のアクセス動作を用いてメモリ・セルにアクセスすることに基づく（たとえば、これから生じる）。センス・コントローラ７４０は、結果として生じる電圧を比較することに基づいて、メモリ・セルと関連づけられる論理値を決定することがある。いくつかの実施例では、センス・コントローラ７４０は、メモリ・セルと関連づけられる論理値を決定するために、別のコンポーネントに信号を提供することがある。
【０２３１】
図８は、本開示のさまざまな実施形態による、メモリ・セルを検知するための差動アンプ・スキームをサポートし得るデバイス８０５を含むシステム８００の図を示す。デバイス８０５は、上記で、たとえば、図１を参照して説明されたメモリ・デバイス１００のコンポーネントの一実施例であってもよいし、これを含んでもよい。デバイス８０５は、メモリ・コントローラ８１５と、メモリ・セル８２０と、基本入出力システム（ＢＩＯＳ）コンポーネント８２５と、プロセッサ８３０と、Ｉ／Ｏコンポーネント８３５と、周辺機器コンポーネント８４０とを含む、通信を送信および受信するためのコンポーネントを含む、双方向通信のためのコンポーネントを含んでよい。これらのコンポーネントは、１つまたは複数のバス（たとえば、バス８１０）を介して電子通信することがある。
【０２３２】
メモリ・コントローラ８１５は、本明細書において説明される１つまたは複数のメモリ・セルを動作させることがある。具体的には、メモリ・コントローラ８１５は、メモリ・セルにアクセスするために、説明されたセンシング・スキームをサポートするように構成されることがある。いくつかの場合では、メモリ・コントローラ８１５は、図１を参照して説明される（図示せず）ように、行デコーダ、列デコーダ、または両方を含むことがある。
【０２３３】
メモリ・セル８２０は、図１〜図６を参照して説明されるメモリ・セル１０５または６１０の一実施例であることがあり、本明細書において説明される（たとえば、論理状態の形で）情報を記憶し得る。
【０２３４】
ＢＩＯＳコンポーネント８２５は、さまざまなハードウェア・コンポーネントを初期化および実行し得る、ファームウェアとして動作されるＢＩＯＳを含むソフトウェア・コンポーネントであってよい。ＢＩＯＳコンポーネント８２５は、プロセッサと、周辺機器コンポーネント、Ｉ／Ｏ制御コンポーネントなどのさまざまな他のコンポーネントとの間のデータの流れも管理することがある。ＢＩＯＳコンポーネント８２５は、読み出し専用メモリ（ＲＯＭ）、フラッシュ・メモリ、または他の任意の不揮発性メモリに記憶されたプログラムまたはソフトウェアを含んでよい。
【０２３５】
プロセッサ８３０としては、インテリジェント・ハードウェアデバイス（たとえば、汎用プロセッサ、ＤＳＰ、中央処理ユニット（ＣＰＵ）、マイクロコントローラ、ＡＳＩＣ、ＦＰＧＡ、プログラマブル論理デバイス、ディスクリート・ゲートもしくはトランジスタ論理コンポーネント、ディスクリート・ハードウェア・コンポーネント）があり得る。いくつかの場合では、プロセッサ８３０は、メモリ・コントローラを使用してメモリ・アレイを動作させるように構成されることがある。他の場合には、メモリ・コントローラは、プロセッサ８３０へと統合されることがある。プロセッサ８３０は、さまざまな機能（たとえば、メモリ・セルにアクセスするために自己参照センシング・スキームをサポートする機能またはタスク）を実行するためにメモリに記憶されたコンピュータ可読命令を実行するように構成されることがある。
【０２３６】
Ｉ／Ｏコンポーネント８３５は、デバイス８０５のための入力信号および出力信号を管理することがある。Ｉ／Ｏコンポーネント８３５は、デバイス８０５に統合されていない周辺機器も管理することがある。いくつかの場合では、Ｉ／Ｏコンポーネント８３５は、外部周辺機器への物理的接続またはポートを表すことがある。いくつかの場合では、Ｉ／Ｏコンポーネント８３５は、ｉＯＳ（登録商標）、ＡＮＤＲＯＩＤ（登録商標）、ＭＳ−ＤＯＳ（登録商標）、ＭＳ−ＷＩＮＤＯＷＳ（登録商標）、ＯＳ／２（登録商標）、ＵＮＩＸ（登録商標）、ＬＩＮＵＸ（登録商標）、または別の既知のオペレーティング・システムなどのオペレーティング・システムを利用することがある。他の場合には、Ｉ／Ｏコンポーネント８３５は、モデム、キーボード、マウス、タッチスクリーン、または類似のデバイスを表してもよいし、これと相互作用してもよい。いくつかの場合では、Ｉ／Ｏコンポーネント８３５は、プロセッサの一部として実施されることがある。いくつかの場合では、ユーザは、Ｉ／Ｏコンポーネント８３５を介してデバイス８０５と対話してもよいし、Ｉ／Ｏコンポーネント８３５によって制御されるハードウェア・コンポーネントを介してデバイス８０５と対話してもよい。Ｉ／Ｏコンポーネント８３５は、メモリ・セル８２０のうちの１つもしくは複数の検知された論理状態と関連づけられた情報を受け取ること、またはメモリ・セル８２０のうちの１つもしくは複数の論理状態を書き込むことと関連づけられた情報を提供することを含む、メモリ・セル８２０にアクセスすることをサポートすることがある。
【０２３７】
周辺機器コンポーネント８４０は、任意の入力デバイスもしくは出力デバイス、またはそのようなデバイスのためのインタフェースを含むことがある。実施例としては、ディスク・コントローラ、サウンド・コントローラ、グラフィックス・コントローラ、イーサネット・コントローラ、モデム、ユニバーサル・シリアル・バス（ＵＳＢ）コントローラ、シリアル・ポートもしくはパラレル・ポート、またはペリフェラル・コンポーネント・インターコネクト（ＰＣＩ）またはアクセラレーテッド・グラフィックス・ポート（ＡＧＰ）スロットなどの周辺機器カード・スロットがあり得る。
【０２３８】
入力８４５は、デバイス８０５またはそのコンポーネントに入力を提供するデバイス８０５の外部にあるデバイスまたは信号を表すことがある。これは、ユーザ・インタフェースを含んでもよいし、他のデバイスとのもしくはそれらの間のインタフェースを含んでもよい。いくつかの場合では、入力８４５は、Ｉ／Ｏコンポーネント８３５によって管理されることがあり、周辺機器コンポーネント８４０を介してデバイス８０５と相互作用することがある。
【０２３９】
出力８５０は、デバイス８０５またはそのコンポーネントのいずれかから出力を受け取るように構成されたデバイス８０５の外部にあるデバイスまたは信号を表すことがある。出力８５０の実施例としては、ディスプレイ、オーディオ・スピーカ、印刷デバイス、別のプロセッサもしくはプリント回路基板、または他のデバイスがあり得る。いくつかの場合では、出力８５０は、周辺機器コンポーネント８４０を介してデバイス８０５とインタフェースする周辺機器要素であることがある。いくつかの場合では、出力８５０は、Ｉ／Ｏコンポーネント８３５によって管理されることがある。
【０２４０】
デバイス８０５のコンポーネントは、それらの機能を行うように設計された回路を含むことがある。これは、本明細書において説明される機能を行うように構成された、さまざまな回路素子、たとえば、導電ライン、トランジスタ、キャパシタ、インダクタ、抵抗、アンプ、または他の能動素子もしくは非能動素子を含んでよい。デバイス８０５は、コンピュータ、サーバ、ラップトップ・コンピュータ、ノートブック・コンピュータ、タブレット・コンピュータ、携帯電話、ウェアラブル電子デバイス、パーソナル電子デバイスなどであってもよい。または、デバイス８０５は、そのようなデバイスの一部分または要素であってよい。
【０２４１】
図９は、本開示のさまざまな実施形態による、メモリ・セルを検知するための差動アンプ・スキームをサポートし得る方法９００を示すフローチャートを示す。方法９００の動作は、本明細書において説明されるメモリ・デバイス１００、回路２００、回路４００、メモリ・デバイス６０５、システム８００、またはそれらのコンポーネントによって実施されてよい。たとえば、方法９００の動作は、図１〜図８を参照して説明されるメモリ・コントローラによって少なくとも一部は実行されてよい。いくつかの実施例では、メモリ・デバイスは、以下で説明される機能を実行するようにデバイスの機能要素（たとえば、電圧供給源、論理信号、トランジスタ、アンプ、スイッチング・コンポーネント、選択コンポーネント）を制御するために、命令のセットを実行することがある。追加的または代替的に、メモリ・デバイスは、以下で特殊目的ハードウェアを使用して説明される機能のうちのいくつかまたはすべてを実行してよい。
【０２４２】
９０５では、メモリ・デバイスは、メモリ・デバイスのキャパシタをプレチャージしてよく、キャパシタの第１のノードは、差動アンプの第１の入力ノードに結合される。いくつかの実施例では、差動アンプは、出力ノードにおける電流が差動アンプの第１の入力ノードにおける電圧と差動アンプの第２の入力ノードにおける電圧との間の差に比例するように構成される。９０５の動作は、図１〜図８を参照して説明される方法および装置により実行されてよい。さまざまな実施例では、９０５の動作のうちのいくつかまたはすべては、センス・コンポーネント（たとえば、図１〜図８を参照して説明されるセンス・コンポーネント１３０または８３５）、アンプ・コンポーネント２８０（たとえば、図２および図４を参照して説明されるアンプ・コンポーネント２８０または２８０−ａ）、メモリ・コントローラ（たとえば、図１〜図８を参照して説明されるメモリ・コントローラ１５０、６１５、７１５、または８１５）、またはこれらの１つもしくは複数の部分によって実行されてよい。
【０２４３】
９１０では、メモリ・デバイスは、キャパシタをプレチャージした後、キャパシタの第２のノードを差動アンプの出力ノードに結合してよい。９１０の動作は、図１〜図８を参照して説明される方法および装置により実行されてよい。さまざまな実施例では、９１０の動作のうちのいくつかまたはすべては、センス・コンポーネント（たとえば、図１〜図８を参照して説明されるセンス・コンポーネント１３０または８３５）、アンプ・コンポーネント２８０（たとえば、図２および図４を参照して説明されるアンプ・コンポーネント２８０または２８０−ａ）、メモリ・コントローラ（たとえば、図１〜図８を参照して説明されるメモリ・コントローラ１５０、６１５、７１５、または８１５）、またはこれらの１つもしくは複数の部分によって実行されてよい。
【０２４４】
９１５では、メモリ・デバイスは、キャパシタの第２のノードがセンス信号を生成するために差動アンプの出力ノードに結合されている間、メモリ・セルを差動アンプの第１の入力ノードに結合してよい。９１５の動作は、図１〜図８を参照して説明される方法および装置により実行されてよい。さまざまな実施例では、９１５の動作のうちのいくつかまたはすべては、センス・コンポーネント（たとえば、図１〜図８を参照して説明されるセンス・コンポーネント１３０または８３５）、アンプ・コンポーネント２８０（たとえば、図２および図４を参照して説明されるアンプ・コンポーネント２８０または２８０−ａ）、メモリ・コントローラ（たとえば、図１〜図８を参照して説明されるメモリ・コントローラ１５０、６１５、７１５、または８１５）、またはこれらの１つもしくは複数の部分によって実行されてよい。
【０２４５】
９２０では、メモリ・デバイスは、生成されたセンス信号に少なくとも一部は基づいて、メモリ・セルによって記憶される論理状態を決定してよい。９２０の動作は、図１〜図８を参照して説明される方法および装置により実行されてよい。さまざまな実施例では、９２０の動作のうちのいくつかまたはすべては、センス・コンポーネント（たとえば、図１〜図８を参照して説明されるセンス・コンポーネント１３０または８３５）、アンプ・コンポーネント２８０（たとえば、図２および図４を参照して説明されるアンプ・コンポーネント２８０または２８０−ａ）、メモリ・コントローラ（たとえば、図１〜図８を参照して説明されるメモリ・コントローラ１５０、６１５、７１５、または８１５）、またはこれらの１つもしくは複数の部分によって実行されてよい。
【０２４６】
方法が説明される。この方法は、メモリ・デバイスのキャパシタをプレチャージすることであって、キャパシタの第１のノードは差動アンプの第１の入力ノードに結合される、プレチャージすることと、キャパシタをプレチャージした後、キャパシタの第２のノードを差動アンプの出力ノードに結合することと、キャパシタの第２のノードがセンス信号を生成するために差動アンプの出力ノードに結合されている間、メモリ・セルを差動アンプの第１の入力ノードに結合することと、生成されたセンス信号に基づいて、メモリ・セルによって記憶される論理状態を決定することとを含んでよい。
【０２４７】
装置が説明される。この装置は、プロセッサと、このプロセッサと電子通信するメモリと、このメモリに記憶される命令とを含んでよい。この命令は、装置に、メモリ・デバイスのキャパシタをプレチャージさせ、キャパシタの第１のノードは差動アンプの第１の入力ノードに結合され、さらに、装置に、キャパシタをプレチャージした後、キャパシタの第２のノードを差動アンプの出力ノードに結合させ、キャパシタの第２のノードがセンス信号を生成するために差動アンプの出力ノードに結合されている間、メモリ・セルを差動アンプの第１の入力ノードに結合させ、生成されたセンス信号に基づいて、メモリ・セルによって記憶される論理状態を決定させるために、プロセッサによって実行可能であってよい。
【０２４８】
別の装置が説明される。この装置は、メモリ・デバイスのキャパシタをプレチャージするための手段であって、キャパシタの第１のノードは差動アンプの第１の入力ノードに結合される、プレチャージするための手段と、キャパシタをプレチャージした後、キャパシタの第２のノードを差動アンプの出力ノードに結合するための手段と、キャパシタの第２のノードがセンス信号を生成するために差動アンプの出力ノードに結合されている間、メモリ・セルを差動アンプの第１の入力ノードに結合するための手段と、生成されたセンス信号に基づいてメモリ・セルによって記憶される論理状態を決定するための手段とを含んでよい。
【０２４９】
コードを記憶する非一時的なコンピュータ可読媒体が説明される。このコードは、メモリ・デバイスのキャパシタをプレチャージすることであって、キャパシタの第１のノードは差動アンプの第１の入力ノードに結合される、プレチャージし、キャパシタをプレチャージした後、キャパシタの第２のノードを差動アンプの出力ノードに結合し、キャパシタの第２のノードがセンス信号を生成するために差動アンプの出力ノードに結合されている間、メモリ・セルを差動アンプの第１の入力ノードに結合し、生成されたセンス信号に基づいて、メモリ・セルによって記憶される論理状態を決定するためにプロセッサによって実行可能な命令を含んでよい。
【０２５０】
本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例は、キャパシタをプレチャージする前にフィードバック・ラインを介して差動アンプの第１の入力ノードを差動アンプの出力ノードに結合するための動作、特徴、手段、または命令をさらに含んでよい。
【０２５１】
本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例は、キャパシタをプレチャージする前にフィードバック・ラインを介して差動アンプの第１の入力ノードを差動アンプの出力ノードから結合解除するための動作、特徴、手段、または命令をさらに含んでよい。
【０２５２】
本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例は、キャパシタをプレチャージした後にキャパシタの第２のノードをプレチャージ電圧源から結合解除するための動作、特徴、手段、または命令をさらに含んでよい。
【０２５３】
本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例は、キャパシタをプレチャージするためにキャパシタの第２のノードをプレチャージ電圧源に結合するための動作、特徴、手段、または命令をさらに含んでよい。
【０２５４】
本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例は、差動アンプをイネーブルにするために１つまたは複数の供給電圧を差動アンプに結合するための動作、特徴、手段、または命令をさらに含んでよい。
【０２５５】
本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例では、差動アンプは、出力ノードにおける電流が、差動アンプの第１の入力ノードにおける電圧と差動アンプの第２の入力ノードにおける電圧との間の差に比例し得るように構成されてよい。
【０２５６】
図１０は、本開示のさまざまな実施形態による、メモリ・セルを検知するための差動アンプ・スキームをサポートし得る方法１０００を示すフローチャートを示す。方法１０００の動作は、本明細書において説明されるメモリ・デバイス１００、回路２００、回路４００、メモリ・デバイス６０５、システム８００、またはそれらのコンポーネントによって実施されてよい。たとえば、方法１０００の動作は、図１〜図８を参照して説明されるメモリ・コントローラによって少なくとも一部は実行されてよい。いくつかの実施例では、メモリ・デバイスは、以下で説明する機能を実行するようにデバイスの機能要素（たとえば、電圧供給源、論理信号、トランジスタ、アンプ、スイッチング・コンポーネント、選択コンポーネント）を制御するために、命令のセットを実行することがある。追加的または代替的に、メモリ・デバイスは、以下で特殊目的ハードウェアを使用して説明される機能のうちのいくつかまたはすべてを実行してよい。
【０２５７】
１００５では、メモリ・デバイスは、キャパシタの第１のノードを接地電圧源に結合してよく、キャパシタの第１のノードは、差動アンプの第１の入力ノードに結合される。いくつかの実施例では、差動アンプは、出力ノードにおける電流が差動アンプの第１の入力ノードにおける電圧と差動アンプの第２の入力ノードにおける電圧との間の差に比例するように構成される。１００５の動作は、図１〜図８を参照して説明される方法および装置により実行されてよい。さまざまな実施例では、９０５の動作のうちのいくつかまたはすべては、センス・コンポーネント（たとえば、図１〜図８を参照して説明されるセンス・コンポーネント１３０または８３５）、アンプ・コンポーネント２８０（たとえば、図２および図４を参照して説明されるアンプ・コンポーネント２８０または２８０−ａ）、メモリ・コントローラ（たとえば、図１〜図８を参照して説明されるメモリ・コントローラ１５０、６１５、７１５、または８１５）、またはこれらの１つもしくは複数の部分によって実行されてよい。
【０２５８】
１０１０では、メモリ・デバイスは、キャパシタの第２のノードをプレチャージ電圧源に結合してよい。１０１０の動作は、図１〜図８を参照して説明される方法および装置により実行されてよい。さまざまな実施例では、１０１０の動作のうちのいくつかまたはすべては、センス・コンポーネント（たとえば、図１〜図８を参照して説明されるセンス・コンポーネント１３０または８３５）、アンプ・コンポーネント２８０（たとえば、図２および図４を参照して説明されるアンプ・コンポーネント２８０または２８０−ａ）、メモリ・コントローラ（たとえば、図１〜図８を参照して説明されるメモリ・コントローラ１５０、６１５、７１５、または８１５）、またはこれらの１つもしくは複数の部分によって実行されてよい。
【０２５９】
１０１５では、メモリ・デバイスは、キャパシタの第２のノードを差動アンプの出力ノードに結合してよい。１０１５の動作は、図１〜図８を参照して説明される方法および装置により実行されてよい。さまざまな実施例では、１０１５の動作のうちのいくつかまたはすべては、センス・コンポーネント（たとえば、図１〜図８を参照して説明されるセンス・コンポーネント１３０または８３５）、アンプ・コンポーネント２８０（たとえば、図２および図４を参照して説明されるアンプ・コンポーネント２８０または２８０−ａ）、メモリ・コントローラ（たとえば、図１〜図８を参照して説明されるメモリ・コントローラ１５０、６１５、７１５、または８１５）、またはこれらの１つもしくは複数の部分によって実行されてよい。
【０２６０】
１０２０では、メモリ・デバイスは、キャパシタの第２のノードをプレチャージ電圧源から結合解除してよい。１０２０の動作は、図１〜図８を参照して説明される方法および装置により実行されてよい。さまざまな実施例では、１０２０の動作のうちのいくつかまたはすべては、センス・コンポーネント（たとえば、図１〜図８を参照して説明されるセンス・コンポーネント１３０または８３５）、アンプ・コンポーネント２８０（たとえば、図２および図４を参照して説明されるアンプ・コンポーネント２８０または２８０−ａ）、メモリ・コントローラ（たとえば、図１〜図８を参照して説明されるメモリ・コントローラ１５０、６１５、７１５、または８１５）、またはこれらの１つもしくは複数の部分によって実行されてよい。
【０２６１】
１０２５では、メモリ・デバイスは、キャパシタの第２のノードがセンス信号を生成するために差動アンプの出力ノードに結合されている間、メモリ・セルを差動アンプの第１の入力ノードに結合してよい。１０２５の動作は、図１〜図８を参照して説明される方法および装置により実行されてよい。さまざまな実施例では、１０２５の動作のうちのいくつかまたはすべては、センス・コンポーネント（たとえば、図１〜図８を参照して説明されるセンス・コンポーネント１３０または８３５）、アンプ・コンポーネント２８０（たとえば、図２および図４を参照して説明されるアンプ・コンポーネント２８０または２８０−ａ）、メモリ・コントローラ（たとえば、図１〜図８を参照して説明されるメモリ・コントローラ１５０、６１５、７１５、または８１５）、またはこれらの１つもしくは複数の部分によって実行されてよい。
【０２６２】
１０３０では、メモリ・デバイスは、生成されたセンス信号に少なくとも一部は基づいて、メモリ・セルによって記憶される論理状態を決定してよい。１０３０の動作は、図１〜図８を参照して説明される方法および装置により実行されてよい。さまざまな実施例では、１０３０の動作のうちのいくつかまたはすべては、センス・コンポーネント（たとえば、図１〜図８を参照して説明されるセンス・コンポーネント１３０または８３５）、アンプ・コンポーネント２８０（たとえば、図２および図４を参照して説明されるアンプ・コンポーネント２８０または２８０−ａ）、メモリ・コントローラ（たとえば、図１〜図８を参照して説明されるメモリ・コントローラ１５０、６１５、７１５、または８１５）、またはこれらの１つもしくは複数の部分によって実行されてよい。
【０２６３】
方法１０００を実行するための装置が説明される。この装置は、スイッチング・コンポーネントに、キャパシタをプレチャージするためにキャパシタの第２のノードをプレチャージ電圧源に結合させるための手段と、スイッチング・コンポーネントに、キャパシタをプレチャージした後でキャパシタの第２のノードを差動アンプの出力ノードに結合させるための手段と、スイッチング・コンポーネントに、キャパシタの第２のノードがセンス信号を生成するために差動アンプの出力ノードに結合される間、メモリ・セルを差動アンプの第１の入力ノードに結合させるための手段と、生成されたセンス信号に少なくとも一部は基づいて、メモリ・セルによって記憶される論理状態を決定するための手段とを含んでよい。
【０２６４】
別の装置が説明される。この装置は、プロセッサと、このプロセッサと電子通信するメモリと、このメモリに記憶される命令とを含んでよい。この命令は、装置に、スイッチング・コンポーネントに、キャパシタをプレチャージするためにキャパシタの第２のノードをプレチャージ電圧源に結合させ、スイッチング・コンポーネントに、キャパシタをプレチャージした後でキャパシタの第２のノードを差動アンプの出力ノードに結合させ、スイッチング・コンポーネントに、キャパシタの第２のノードがセンス信号を生成するために差動アンプの出力ノードに結合される間、メモリ・セルを差動アンプの第１の入力ノードに結合させ、生成されたセンス信号に少なくとも一部は基づいて、メモリ・セルによって記憶される論理状態を決定させるために、プロセッサによって実行可能であってよい。
【０２６５】
メモリ・アレイを動作させるためのコードを記憶する非一時的なコンピュータ可読媒体が説明される。このコードは、装置に、スイッチング・コンポーネントに、キャパシタをプレチャージするためにキャパシタの第２のノードをプレチャージ電圧源に結合させ、スイッチング・コンポーネントに、キャパシタをプレチャージした後でキャパシタの第２のノードを差動アンプの出力ノードに結合させ、スイッチング・コンポーネントに、キャパシタの第２のノードがセンス信号を生成するために差動アンプの出力ノードに結合される間、メモリ・セルを差動アンプの第１の入力ノードに結合させ、生成されたセンス信号に少なくとも一部は基づいて、メモリ・セルによって記憶される論理状態を決定させるために、プロセッサによって実行可能な命令を含んでよい。
【０２６６】
本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例は、スイッチング・コンポーネントに、キャパシタをプレチャージする間、差動アンプの第１の入力ノードを接地電圧源に結合させるためのプロセス、特徴、手段、または命令をさらに含んでよい。
【０２６７】
本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例は、スイッチング・コンポーネントに、キャパシタをプレチャージする前にフィードバック・ラインを介して差動アンプの第１の入力ノードを差動アンプの出力ノードに結合させるためのプロセス、特徴、手段、または命令をさらに含んでよい。
【０２６８】
本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例は、スイッチング・コンポーネントに、キャパシタをプレチャージした後にフィードバック・ラインを介して差動アンプの第１の入力ノードを差動アンプの出力ノードから結合解除させるためのプロセス、特徴、手段、または命令をさらに含んでよい。
【０２６９】
本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例は、選択コンポーネントに、キャパシタの第２のノードをプレチャージ電圧源に結合させたことに少なくとも一部は基づいて、選択コンポーネントに、キャパシタの第２のノードを差動アンプの出力ノードから結合解除させるためのプロセス、特徴、手段、または命令をさらに含んでよい。
【０２７０】
本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例は、選択コンポーネントにキャパシタの第２のノードを差動アンプの出力ノードに結合させたことに少なくとも一部は基づいて、選択コンポーネントに、キャパシタの第２のノードをプレチャージ電圧源から結合解除させるためのプロセス、特徴、手段、または命令をさらに含んでよい。
【０２７１】
本明細書において説明される方法、装置、および非一時的なコンピュータ可読媒体のいくつかの実施例は、１つまたは複数の供給電圧を差動アンプに結合することによって差動アンプをイネーブルにするためのプロセス、特徴、手段、または命令をさらに含んでよい。いくつかの実施例では、差動アンプは、出力ノードにおける電流が差動アンプの第１の入力ノードにおける電圧と差動アンプの第２の入力ノードにおける電圧との間の差に比例するように構成されてよい。
【０２７２】
上記で説明された方法は可能な実施例について説明し、動作およびステップは並べ替えられてもよいし修正されてもよく、他の実施例が可能であることに留意されたい。さらに、方法のうちの２つ以上からの実施例が組み合わされてよい。
【０２７３】
装置が説明される。この装置は、メモリ・セルと、センス・コンポーネントと、メモリ・セルに結合されるように構成された第１の入力ノードを有し、センス・コンポーネントに結合されるように構成された出力ノードを有する差動アンプと、第１の入力ノードに結合された第１のノードを有するキャパシタと、このキャパシタの第２のノードを出力ノードに選択的に結合するように構成された第１のスイッチング・コンポーネントとを含んでよい。
【０２７４】
装置のいくつかの実施例は、出力ノードを第１の入力ノードに選択的に結合するように構成された第２のスイッチング・コンポーネントと、キャパシタの第２のノードをプレチャージ電圧源に選択的に結合するように構成された第３のスイッチング・コンポーネントと、第１の入力ノードを接地電圧源に選択的に結合するように構成された第４のスイッチング・コンポーネントと、メモリ・セルを第１の入力ノードまたはセンス・コンポーネントに選択的に結合するように構成された選択コンポーネントと、メモリ・セルを第１の入力ノードに選択的に結合するように構成された第５のスイッチング・コンポーネントと、出力ノードをセンス・コンポーネントに選択的に結合するように構成された第６のスイッチング・コンポーネントと、差動アンプの第２の入力ノードに結合されたアンプ基準電圧源と、差動アンプの第１の供給ノードに結合されるように構成された第１のアンプ電圧源と、差動アンプの第２の供給ノードに結合されるように構成された第２のアンプ電圧源とをさらに含んでよい。
【０２７５】
装置のいくつかの実施例では、第１のスイッチング・コンポーネントと第２のスイッチング・コンポーネントは、同じ論理信号を受け取るように構成されてよい。装置のいくつかの実施例では、差動アンプは、出力ノードにおける電流が第１の入力ノードにおける電圧と第２の入力ノードにおける電圧との間の差に比例し得るように構成されてよい。装置のいくつかの実施例では、差動アンプは、第１のノードにおける電圧が第２のノードの電圧よりも高くなり得るとき、出力ノードへの電流の流れを可能にするように構成されてよい。
【０２７６】
本明細書における説明は、実施例を提供するものであり、特許請求の範囲に記載される範囲、適用可能性、または実施例の限定ではない。変更は、本開示の範囲から逸脱することなく、論じられる要素の機能および構成に関してなされてよい。さまざまな実施例は、さまざまな手順または構成要素を適宜省略してもよいし、置き換えてもよいし、追加してもよい。また、いくつかの実施例に関して説明される特徴は、他の実施例では組み合わされてよい。
【０２７７】
本明細書において説明される情報および信号は、さまざまな異なる技術および技法のいずれかを使用して表されてよい。たとえば、上記の説明全体にわたって言及され得るデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁性粒子、光場もしくは光粒子、またはこれらの任意の組み合わせによって表され得る。いくつかの図面が、信号を単一の信号として示すことがある。しかしながら、信号は信号のバスを表すことがあり、このバスはさまざまなビット幅を有し得ることは、当業者によって理解されよう。
【０２７８】
本明細書で使用されるとき、「仮想接地」という用語は、約ゼロ・ボルト（０Ｖ）の電圧で保たれる電気回路のノードを指し、またはより一般的には、接地に直接的に結合されてもよいしされなくてもよい、電気回路または電気回路を含むデバイスの基準電圧を表す。したがって、仮想接地の電圧は、一時的に変動し、定常状態で約０Ｖまたは仮想０Ｖに戻ることがある。仮想接地は、演算アンプと抵抗からなる分圧器などのさまざまな電子回路要素を使用して実施されることがある。他の実施例も可能である。「仮想接地」または「仮想的に接地された」は、約０Ｖ、またはデバイスの何らかの他の基準電圧に接続されたことを意味する。
【０２７９】
「電子通信」および「結合された」という用語は、コンポーネント間の電子の流れをサポートするコンポーネント間の関係を指す。これは、コンポーネント間の直接的な接続または結合を含んでもよいし、中間コンポーネントを含んでもよい。言い換えれば、「に接続された」または「に結合された」コンポーネントは、互いと電子通信する。電子通信するコンポーネントは、（たとえば、通電された回路内で）電子または信号を活発に交換していることがあり、または電子または信号（たとえば、通電解除された回路内で）を活発に交換していないことがあるが、回路が通電されているとき電子または信号を交換するように構成されていることがある、およびそのように動作可能であることがある。例として、スイッチ（たとえば、トランジスタ）を介して物理的に接続または結合された２つのコンポーネントは、スイッチの状態（たとえば、開または閉）に関係なく電子通信する。
【０２８０】
「との間に結合される」という句は、互いに対する構成要素の順序を指すことがあり、電気結合を指すことがある。一実施例では、構成要素「Ａ」と構成要素「Ｃ」との間に電気的に結合された構成要素「Ｂ」は、電気的な意味での「Ａ−Ｂ−Ｃ」または「Ｃ−Ｂ−Ａ」の構成要素の順序を指すことがある。言い換えれば、電気信号（たとえば、電圧、電荷、電流）は、構成要素Ｂによって構成要素Ａから構成要素Ｃに渡されることがある。
【０２８１】
構成要素Ｂが構成要素Ａと構成要素Ｃ「との間に結合される」という説明は、必ずしも、説明された順序において他の介在する構成要素を排除すると解釈されるべきでない。たとえば、構成要素「Ｄ」は、構成要素Ｂが構成要素Ａと構成要素Ｃとの間に電気的に結合されることを依然としてサポートしながら、（たとえば、実施例として「Ａ−Ｄ−Ｂ−Ｃ」または「Ｃ−Ｂ−Ｄ−Ａ」の構成要素の順序を参照して）説明された構成要素Ａと構成要素Ｂとの間に結合されてよい。言い換えれば、「との間に結合された」という句の使用は、排他的な逐次的順序を必ず参照すると解釈されるべきでない。
【０２８２】
さらに、構成要素Ｂが構成要素Ａと構成要素Ｃ「との間に結合される」という説明は、構成要素Ａと構成要素Ｃとの間の第２の、異なる結合を排除しない。たとえば、構成要素Ａと構成要素Ｃは、構成要素Ｂを介した結合と電気的に並列である別個の結合において互いに結合されてよい。別の実施例では、構成要素Ａと構成要素Ｃは、別の構成要素「Ｅ」を介して結合されてよい（たとえば、構成要素Ｂが、構成要素Ａと構成要素Ｃとの間に結合され、構成要素Ｅが、構成要素Ａと構成要素Ｃとの間に結合される）。言い換えれば、「との間に結合された」という句の使用は、構成要素間の排他的な結合と解釈されるべきでない。
【０２８３】
「絶縁された」という用語は、電子がそれらの間を流れることが現在可能でないコンポーネント間の関係を指す。コンポーネントは、それらの間に開回路が存在する場合、互いから絶縁される。たとえば、スイッチによって物理的に結合された２つのコンポーネントは、スイッチが開であるとき、互いから絶縁され得る。
【０２８４】
本明細書で使用されるとき、「短絡」という用語は、問題の２つのコンポーネント間の単一の中間コンポーネントのアクティブ化を介してコンポーネント間に導電路が確立されるコンポーネント間の関係を指す。たとえば、第２のコンポーネントに短絡された第１のコンポーネントは、２つのコンポーネント間のスイッチが閉じられているとき、第２のコンポーネントと電子を交換することがある。したがって、短絡は、電子通信するコンポーネント（またはライン）間の電圧の印加および／または電荷の流れを可能にする動的な動作であってよい。
【０２８５】
本明細書で使用されるとき、「電極」という用語は、電気導体を指すことがあり、いくつかの場合では、メモリ・セルまたはメモリ・アレイの他のコンポーネントへの電気接触として用いられることがある。電極は、メモリ・デバイス１００の要素またはコンポーネント間の導電路を提供する、トレース、ワイヤ、導電ライン、導電層などを含んでよい。
【０２８６】
本明細書で使用されるとき、「端子」という用語は、回路素子の物理的境界または接続点を示唆する必要はない。むしろ、「端子」は、回路素子に関連する回路の基準点を指すことがあり、これは、「ノード」または「基準点」とも呼ばれることがある。
【０２８７】
本明細書において使用される「層」という用語は、幾何学的構造の階層またはシートを指す。各層は、３つの次元（たとえば、高さ、幅、および深さ）を有してよく、表面のうちのいくらかまたはすべてを覆うことがある。たとえば、層は、薄層などの２つの寸法が第３の寸法よりも大きい３次元構造であってよい。層は、異なる要素、コンポーネント、および／または材料を含んでよい。いくつかの場合では、１つの層が、２つ以上の副層から構成されることがある。添付の図のうちのいくつかでは、３次元層の２つの次元は、例示の目的で描かれる。しかしながら、当業者は、層が本質的に３次元であることを認識するであろう。
【０２８８】
カルコゲナイド材料は、元素Ｓ、Ｓｅ、およびＴｅのうちの少なくとも１つを含む材料または合金であってよい。本明細書において論じられる相変化材料は、カルコゲナイド材料であってよい。カルコゲナイド材料としては、Ｓ、Ｓｅ、Ｔｅ、Ｇｅ、Ａｓ、Ａｌ、Ｓｂ、Ａｕ、インジウム（Ｉｎ）、ガリウム（Ｇａ）、スズ（Ｓｎ）、ビスマス（Ｂｉ）、パラジウム（Ｐｄ）、コバルト（Ｃｏ）、酸素（Ｏ）、銀（Ａｇ）、ニッケル（Ｎｉ）、白金（Ｐｔ）の合金があり得る。例示的なカルコゲナイド材料および合金としては、限定するものではないが、Ｇｅ−Ｔｅ、Ｉｎ−Ｓｅ、Ｓｂ−Ｔｅ、Ｇａ−Ｓｂ、Ｉｎ−Ｓｂ、Ａｓ−Ｔｅ、Ａｌ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｔｅ−Ｇｅ−Ａｓ、Ｉｎ−Ｓｂ−Ｔｅ、Ｔｅ−Ｓｎ−Ｓｅ、Ｇｅ−Ｓｅ−Ｇａ、Ｂｉ−Ｓｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、またはＧｅ−Ｔｅ−Ｓｎ−Ｐｔがあり得る。本明細書で使用される、ハイフンで結んだ化学組成表記は、特定の組成または合金に含まれる元素を示し、示された元素を含むすべての化学量論を表すことを意図したものである。たとえば、Ｇｅ−ＴｅはＧｅｘＴｅｙを含んでよく、ここで、ｘおよびｙは、任意の正の整数であってよい。可変抵抗材料の他の例としては、遷移金属、アルカリ土類金属、および／または希土類金属などの２つ以上の金属を含む、二元金属酸化物材料または混合原子価酸化物があり得る。例は、メモリ・セルのメモリ素子と関連づけられた１つまたは複数の特定の可変抵抗材料に限定されない。たとえば、可変抵抗材料の他の例は、メモリ素子を形成するために使用可能であり、とりわけ、カルコゲナイド材料、巨大磁気抵抗材料、またはポリマー系材料があり得る。
【０２８９】
図１、図２、および図４を参照して説明される、メモリ・デバイス１００と回路２００と回路４００とを含む、本明細書において論じられるデバイスは、シリコン、ゲルマニウム、シリコン−ゲルマニウム合金、ガリウムヒ素、窒化ガリウムなどの半導体基板上に形成されてよい。いくつかの場合では、基板は半導体ウエハである。他の場合では、基板は、シリコン・オン・グラス（ＳＯＧ）またはシリコン・オン・サファイア（ＳＯＰ）などのシリコン・オン・インシュレータ（ＳＯＩ）基板であってもよいし、別の基板上の半導体材料のエピタキシャル層であってよい。基板または基板の小領域の伝導性は、限定するものではないが、亜リン酸、ホウ素、またはヒ素を含むさまざまな化学種を使用したドーピングを通して制御されることがある。ドーピングは、イオン注入によって、または他の任意のドーピング手段によって、基板の初期形成または成長中に実行されることがある。
【０２９０】
本明細書において論じられる１つまたは複数のトランジスタは、電界効果トランジスタ（ＦＥＴ）を表し、ソースとドレインとゲートとを含む３端子デバイスを備えることがある。端子は、金属などの導電性材料を通って他の電子的要素に接続されることがある。ソースおよびドレインは、導電性であってよく、多量にドーピングした半導体領域、または変性した半導体領域を備えることがある。ソースとドレインは、少量ドーピングした半導体領域またはチャネルによって分離されることがある。チャネルがｎ型である（たとえば、大多数のキャリアが電子である）場合、ＦＥＴは、ｎ型ＦＥＴと呼ばれることがある。チャネルがｐ型である（たとえば、大多数のキャリアが正孔である）場合、ＦＥＴは、ｐ型ＦＥＴと呼ばれることがある。チャネルは、絶縁ゲート酸化物によってキャップされてよい。チャネル伝導性は、電圧をゲートに印加することによって制御され得る。たとえば、正の電圧または負の電圧をｎ型ＦＥＴまたはｐ型ＦＥＴにそれぞれ印加することは、チャネルが導電性になることをもたらすことがある。トランジスタは、トランジスタのしきい値電圧よりも大きいまたはこれに等しい電圧がトランジスタ・ゲートに印加されるとき、「オン」または「アクティブ化」されてよい。トランジスタは、トランジスタのしきい値電圧よりも小さい電圧がトランジスタ・ゲートに印加されるとき、「オフ」または「非アクティブ化」されてよい。
【０２９１】
本明細書において添付の図面とともに記載される説明は、例示的な構成について説明し、実施され得るまたは特許請求の範囲内である例をすべて表すとは限らない。本明細書において使用される「例示的な」という用語は、「好ましい」または「他の例よりも有利である」ではなく、「一例、事例、または例示として働く」を意味する。詳細な説明は、説明される技法の理解を提供する目的で具体的な詳細を含む。しかしながら、これらの技法は、これらの具体的な詳細なしに実施されることがある。いくつかの例では、既知の構造およびデバイスは、説明される実施例の概念を不明瞭にすることを回避するためにブロック図形式で示される。
【０２９２】
添付の図では、類似のコンポーネントまたは特徴は、同じ参照ラベルを有することがある。さらに、同じタイプのさまざまなコンポーネントは、参照ラベルの後にダッシュと類似のコンポーネントを区別する第２のラベルとを続けることによって区別され得る。単に第１の参照ラベルが本明細書で使用される場合、説明は、第２の参照ラベルに関係なく、同じ第１の参照ラベルを有する類似のコンポーネントのうちの任意のコンポーネントに適用可能である。
【０２９３】
本明細書における開示に関連して説明されるさまざまな例示的なブロックおよびモジュールは、汎用プロセッサ、ＤＳＰ、ＡＳＩＣ、ＦＰＧＡもしくは他のプログラマブル論理デバイス、ディスクリート・ゲートもしくはトランジスタ論理、ディスクリート・ハードウェア・コンポーネント、または本明細書において説明される機能を実行するように設計されたこれらの任意の組み合わせとともに実施または実行されてよい。汎用プロセッサはマイクロプロセッサであってよいが、代替形態では、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってよい。プロセッサは、コンピューティング・デバイスの組み合わせ（たとえば、デジタル信号プロセッサ（ＤＳＰ）とマイクロプロセッサの組み合わせ、複数のマイクロプロセッサ、ＤＳＰコアに関連した１つもしくは複数のマイクロプロセッサ、または他の任意のそのような構成）としても実施されてよい。
【０２９４】
本明細書において説明される機能は、ハードウェア、プロセッサによって実行されるソフトウェア、ファームウェア、またはこれらの任意の組み合わせで実施されてよい。これらの機能は、プロセッサによって実行されるソフトウェアで実施する場合、コンピュータ可読媒体上に１つまたは複数の命令またはコードとして記憶されてもよいし、送信されてもよい。他の例および実施例は、本開示および添付の特許請求の範囲に含まれる。たとえば、ソフトウェアの性質により、上記で説明される機能は、プロセッサによって実行されるソフトウェア、ハードウェア、ファームウェア、ハードワイヤリング、またはこれらのいずれかの組み合わせを使用して実施可能である。機能を実施する特徴はまた、異なる物理的場所において機能の部分が実施されるように分散されることを含めて、さまざまな位置に物理的に配置されてもよい。また、特許請求の範囲内を含めて本明細書で使用されるとき、項目のリスト（たとえば、「のうちの少なくとも１つ」または「のうちの１つまたは複数」などの句が前置きされる項目のリスト）内で使用される「または」は、たとえば、Ａ、Ｂ、またはＣのうちの少なくとも１つというリストが、ＡまたはＢまたはＣまたはＡＢまたはＡＣまたはＢＣまたはＡＢＣ（たとえば、ＡおよびＢおよびＣ）を意味するような包括的なリストを示す。
【０２９５】
本明細書で使用されるとき、「実質的に」という用語は、修飾された特性（たとえば、「実質的に」という用語によって修飾された動詞または形容詞）は、絶対的である必要はなく、特性の利点を達成するように十分に近い、または本開示の関連態様の文脈では言及される特性が真であることに十分に近いことを意味する。
【０２９６】
本明細書で使用されるとき、「に基づく」という句は、条件の閉集合への言及と解釈されないものとする。たとえば、「条件Ａに基づく」と説明される例示的なステップは、本開示の範囲から逸脱することなく、条件Ａと条件Ｂの両方に基づくことがある。言い換えれば、本明細書で使用されるとき、「に基づく」という句は、「に少なくとも一部は基づく」という句と同じ様式で解釈されるものとする。
【０２９７】
本明細書における説明は、当業者が本開示を作成または使用することを可能にするために提供される。本開示に対するさまざまな修正は、当業者には容易に明らかであろう。本明細書において定義される一般的原理は、本開示の範囲から逸脱することなく、他の変形形態に適用され得る。したがって、本開示は、本明細書において説明される実施例および設計に限定されず、本明細書で開示される原理および新規な特徴に一致する最も広い範囲が与えられるべきである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】令和2年10月28日(2020.10.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００１
【補正方法】変更
【補正の内容】
【０００１】
クロス・リファレンス
本特許出願は、２０１８年３月１３日に出願された、Ｖｉｍｅｒｃａｔｉらによる「ＤＩＦＦＥＲＥＮＴＩＡＬ  ＡＭＰＬＩＦＩＥＲ  ＳＣＨＥＭＥＳ  ＦＯＲ  ＳＥＮＳＩＮＧ  ＭＥＭＯＲＹ  ＣＥＬＬＳ」という名称の米国特許出願第１５／９２０，１７１号の優先権を主張する、２０１９年２月２８日に出願された、Ｖｉｍｅｒｃａｔｉらによる「ＤＩＦＦＥＲＥＮＴＩＡＬ  ＡＭＰＬＩＦＩＥＲ  ＳＣＨＥＭＥＳ  ＦＯＲ  ＳＥＮＳＩＮＧ  ＭＥＭＯＲＹ  ＣＥＬＬＳ」という名称のＰＣＴ出願番号ＰＣＴ／ＵＳ２０１９／０２０００３の優先権を主張し、その各々は、本出願の譲受人に与えられ、かつその各々は、参照によりその全体が本明細書に明白に組み込まれる。
【国際調査報告】
2021515956.tif 000014
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