(57)【要約】  パワーオンリセット回路のテストのための電気回路であって、基準電圧（ＶＲＥＦ）と比較すべき入力電圧（ＶＩＮ）に関する不足電圧を検出し、かつ出力信号（ＵＶＦＬＡＧ）を出力するために形成されたコンパレータ（ＣＯＭＰＵＶ）を含んでおり、ならびに第１の入力信号として得られる出力信号（ＵＶＦＬＡＧ）から第１の期間にわたってノイズをフィルタリングし、かつ第１のフィルタリングされた出力信号（ＵＶＮＦ１）を出力するための第１のノイズフィルタ（ＮＦ１）と、第２の入力信号（ＶＩＮ＿ＮＦ２）から第２の期間にわたってノイズをフィルタリングし、かつ第２のフィルタリングされた出力信号（ＵＶＮＦ２）を出力するための第２のノイズフィルタ（ＮＦ２）と、パワーオンリセット信号（ＵＶＰＯＲ）を出力するために、第１のフィルタリングされた出力信号（ＵＶＮＦ１）および第２のフィルタリングされた出力信号（ＵＶＮＦ２）を論理演算するためのＯＲゲート（ＯＲ）を有するデジタル部（Ｄ）とを特徴とする電気回路が説明される。
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【特許請求の範囲】
【請求項１】
パワーオンリセット回路のテストのための電気回路であって、
−  基準電圧（ＶＲＥＦ）と比較すべき入力電圧（ＶＩＮ）に関する不足電圧を検出し、かつ出力信号（ＵＶＦＬＡＧ）を出力するために形成されたコンパレータ（ＣＯＭＰＵＶ）を含む電気回路において、
−  第１の入力信号として得られる前記出力信号（ＵＶＦＬＡＧ）から第１の期間（Ｔ１）にわたってノイズをフィルタリングし、かつ第１のフィルタリングされた出力信号（ＵＶＮＦ１）を出力するための第１のノイズフィルタ（ＮＦ１）と、
−  第２の入力信号（ＶＩＮ＿ＮＦ２）から第２の期間（Ｔ２、Ｔ３）にわたってノイズをフィルタリングし、かつ第２のフィルタリングされた出力信号（ＵＶＮＦ２）を出力するための第２のノイズフィルタ（ＮＦ２）と、
−  パワーオンリセット信号（ＵＶＰＯＲ）を出力するために、第１のフィルタリングされた出力信号（ＵＶＮＦ１）および第２のフィルタリングされた出力信号（ＵＶＮＦ２）を論理演算するためのＯＲゲート（ＯＲ）を有するデジタル部（Ｄ）とを特徴とする電気回路。
【請求項２】
前記コンパレータ（ＣＯＭＰＵＶ）での入力電圧として、供給電圧（ＶＤＤ、ＶＤＤ＿ＵＶ）またはテスト電圧（ＵＶＴＥＳＴ＿ＣＯＭＰ）が規定されている、請求項１に記載の電気回路。
【請求項３】
前記第２のノイズフィルタ（ＮＦ２）での入力信号として、前記第１のフィルタリングされた出力信号（ＵＶＮＦ１）またはテスト信号（ＵＶＴＥＳＴ＿ＮＦ２）が規定されている、請求項１または２に記載の電気回路。
【請求項４】
第１のノイズフィルタ（ＮＦ１）としておよび／または第２のノイズフィルタ（ＮＦ２）として、アナログ回路が規定されている、請求項１〜３のいずれか一項に記載の電気回路。
【請求項５】
前記コンパレータ（ＣＯＭＰＵＶ）および前記第１のノイズフィルタ（ＮＦ１）が一緒に、前記電気回路の１つのコンポーネント内に設けられている、請求項１〜４のいずれか一項に記載の電気回路。
【請求項６】
前記第２のノイズフィルタ（ＮＦ２）が、設定で変えられるフィルタ時間（Ｔ３）を考慮に入れるために形成されている、請求項１〜５のいずれか一項に記載の電気回路。
【請求項７】
前記第２のノイズフィルタ（ＮＦ２）が、前記設定で変えられるフィルタ時間（Ｔ３）に関する値（ＶＡＬＴ３）を受け取るための入力端子を有している、請求項６に記載の電気回路。
【請求項８】
前記デジタル部（Ｄ）が、前記設定で変えられるフィルタ時間（Ｔ３）に関する前記値（ＶＡＬＴ３）を提供するために形成されている、請求項６または７に記載の電気回路。
【請求項９】
前記コンパレータ（ＣＯＭＰＵＶ）用のテスト信号（ＵＶＴＥＳＴ＿ＣＯＭＰ）を提供するための回路（Ｓ１、Ｓ２、Ｉ１）をさらに含んでいる、請求項１〜８のいずれか一項に記載の電気回路。
【請求項１０】
前記第２のノイズフィルタ（ＮＦ２）用のテスト信号（ＵＶＴＥＳＴ＿ＮＦ２）を提供するための回路をさらに含んでいる、請求項１〜９のいずれか一項に記載の電気回路。
【請求項１１】
前記デジタル部（Ｄ）が、テスト信号（ＵＶＴＥＳＴ＿ＣＯＭＰ、ＵＶＴＥＳＴ＿ＮＦ２）を提供するために形成されている、請求項１〜１０のいずれか一項に記載の電気回路。
【請求項１２】
分圧器（Ｒ１、Ｒ２）が、供給電圧（ＶＤＤ）から、適合された供給電圧（ＶＤＤ＿ＵＶ）を提供するために設けられている、請求項１〜１１のいずれか一項に記載の電気回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基準電圧と比較すべき入力電圧に関する不足電圧を検出し、かつ出力信号を出力するために形成されたコンパレータを含む、パワーオンリセット回路のテストのための電気回路に関する。
【背景技術】
【０００２】
パワーオンリセット信号を検出するための回路は全般的に現況技術から知られている。例えば米国特許第５４５０４１７号明細書は、システム起動中の一時的なパワーオンリセット信号の発生を検出するために、状態制御されたフリップフロップとも言える２つのアンバランスなラッチを用いるパワーオンリセット回路を開示している。これに関し両方のラッチは、スイッチオン時にローの電圧出力に調整されるよう設計されている。パワーオンリセット回路が規則通りに機能する場合には、ラッチの一方が、一時的なパワーオンリセット信号によって作動し、かつハイレベルの電圧出力を生成する。したがってパワーオンリセット信号が解除された後に、システムのデジタル部またはデジタル論理が，両方のラッチの出力状態を読み取るだけでよい。その際、１つのＨｉｇｈ信号および１つのＬｏｗ信号の存在は、回路が機能していること表示しており、これに対して２つのＬｏｗ信号の存在は、パワーオンリセット回路内の欠陥を表示している。
【０００３】
さらに、パワーオンリセット回路は、供給電圧が回路の規則通りの機能に必要な最小指定電圧レベルに達しないうちは、起動時に、特定用途向け集積回路（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：ＡＳＩＣ）を、ＡＳＩＣのデジタル部のリセットにより、既知の状態にセットすることが知られている。それゆえパワーオンリセットは通常、電力供給における不足電圧を認識するために使用される。規則通りのリセットなしでは、デジタル部が未知の状態にあることができるが、これは望ましくない。
【０００４】
とりわけ、回路が自律走行のための用途に用いられる自動車分野では、システムを確実な状態に移行させ得るように、パワーオンリセット回路が、電力供給における不足電圧を認識してリセットを作動させるよう働くことが保証されるのが重要である。
【０００５】
前述の現況技術では、パワーオンリセット回路は、起動工程中に１回だけ、デジタル部の支援なしで自動的にテストされる。その際、両方の使用されるラッチが常に規則通りに機能することが想定されている。しかしながらラッチが欠陥を有しており、この欠陥がラッチの両方の出力をＨｉｇｈレベルまたはＬｏｗレベルに留め続けるかもしれない。これにより、２つのラッチの出力は、起動中のパワーオンリセット信号の状態に関係なくＨｉｇｈレベルおよびＬｏｗレベルを表示するので、起動中にパワーオンリセット回路が正しく機能しているかどうかについての情報は失われる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】米国特許第５４５０４１７号明細書
【発明の概要】
【課題を解決するための手段】
【０００７】
したがって本発明によれば、基準電圧と比較すべき入力電圧に関する不足電圧を検出し、かつ出力信号を出力するために形成されたコンパレータを含む、パワーオンリセット回路のテストのための電気回路が提供される。この電気回路は、第１の入力信号として得られる出力信号から第１の期間にわたってノイズをフィルタリングし、かつ第１のフィルタリングされた出力信号を出力するための第１のノイズフィルタと、第２の入力信号から第２の期間にわたってノイズをフィルタリングし、かつ第２のフィルタリングされた出力信号を出力するための第２のノイズフィルタと、パワーオンリセット信号を出力するために、第１のフィルタリングされた出力信号および第２のフィルタリングされた出力信号を論理演算するためのＯＲゲートを有するデジタル部とを特徴とする。
【０００８】
本発明の利点
本発明による回路が有する利点は、スイッチオン後にデジタル部を使ってパワーオンリセット経路をテストすることにより、パワーオンリセット回路の規則通りの機能が検査され、その際にＡＳＩＣの通常の機能が妨げられないということである。
【０００９】
主要な利点は、パワーオンリセット回路を、Ｈｉｇｈ／Ｌｏｗレベルが固定される場合の欠陥についてテストでき、その際、回路をオフラインに切り替えなくてよいことにある。さらに、ＡＳＩＣがスイッチオンされたままである間は、テストが周期的に繰り返され得る。
【００１０】
本発明はこれに加えて、１つのパワーオンリセット回路だけを使用しており、テスト工程中に第２の冗長なパワーオンリセット回路が必要となることはない。
電気回路の好ましい一実施形態によれば、コンパレータでの入力電圧として、供給電圧またはテスト電圧が規定される。さらに、第２のノイズフィルタでの入力信号として、第１のフィルタリングされた出力信号またはテスト信号が規定されることが有利である。こうすることで、回路のテスト動作を全般的に行えるだけでなく、このテストのうち第１のノイズフィルタおよび第２のノイズフィルタに該当する個々の段階を、互いに独立してテストできることも保証され得る。
【００１１】
第１のノイズフィルタとしておよび／または第２のノイズフィルタとして、アナログ回路が規定されることが好ましい。これは、本発明による回路の簡単で安価な実現が達成され得るという利点を有する。
【００１２】
本発明の一実施形態によれば、コンパレータおよび第１のノイズフィルタが一緒に、電気回路の１つのコンポーネント内に設けられている。これは、とりわけ電気回路内のスペースを節減する。
【００１３】
本発明のさらなる有利な一形態に対応して、第２のノイズフィルタは、設定で変えられるフィルタ時間を考慮に入れるために形成されることが企図されている。これは、パワーオンリセット信号のためのフィルタ時間が非常に小さな値をとるべき場合にとりわけ有利である。
【００１４】
このために第２のノイズフィルタが、設定で変えられるフィルタ時間に関する値を受け取るための入力端子を有することが有利である。こうすることで、ユーザ側の希望する値が直接的に第２のノイズフィルタに渡され得る。
【００１５】
本発明のさらなる有利な一形態によれば、デジタル部が、設定で変えられるフィルタ時間に関する値を提供するために形成されている。これは特に有用なことであり、なぜならデジタル部はいずれにせよ、ノイズフィルタによって出力される信号を評価するために必要であり、したがって追加的な役割のための使用が提案されているからである。
【００１６】
電気回路の一実施形態によれば、この電気回路は、コンパレータ用のテスト信号を提供するための回路を含む。さらに、この電気回路が第２のノイズフィルタ用のテスト信号を提供するための回路を含むことが有利である。これは、外部のコンポーネントまたは回路によるテスト信号の提供をなくすことができ、こうすることで本発明による回路の自律性が達成されるので有利である。
【００１７】
デジタル部が、テスト信号を提供するために形成されることが有利である。これも有用なことであり、なぜならデジタル部は、ノイズフィルタによって出力される信号を評価するために必要であり、かつデジタル部により、テスト信号の提供が構造的に比較的単純に達成され得るからである。
【００１８】
さらなる一形態によれば、本発明による電気回路内には、分圧器が、供給電圧から、適合された供給電圧を提供するために設けられている。これが有する利点は、こうすることで、供給電圧に印加されているレベルがユーザの希望により適合され得るということである。
【００１９】
本発明の有利な変形形態は、引用形式請求項に提示されており、かつ明細書中で説明されている。
本発明の例示的実施形態を、図面および以下の説明に基づいてより詳しく解説する。
【図面の簡単な説明】
【００２０】
【図１】パワーオンリセット回路のエラー認識のためのおよびテストのための本発明による回路の１つの例示的実施形態を示す図である。
【図２】本発明による回路に応じた、スイッチオン段階およびビルトインセルフテスト段階の信号推移を示す図である。
【図３】パワーオンリセット回路のエラー認識のためのおよびテストのための本発明による回路のさらなる１つの例示的実施形態を示す図である。
【発明を実施するための形態】
【００２１】
図１は、パワーオンリセット回路ＰｏＲのエラー認識のためのおよびテストのための本発明による回路または本発明による回路コンセプトの１つの例示的実施形態を示している。パワーオンリセット回路ＰｏＲは、入力電圧ＶＩＮを既知のバンドギャップ基準電圧ＶＲＥＦと比較するアナログの不足電圧コンパレータＣＯＭＰＵＶから成っている。入力電圧ＶＩＮが基準電圧ＶＲＥＦより低いか高いかに応じて、コンパレータＣＯＭＰＵＶの出力ＵＶＦＬＡＧでのレベルがローまたはハイにセットされる。出力ＵＶＦＬＡＧでのローレベルは、供給電圧ＶＤＤが、デジタル部Ｄおよびそのほかの負荷回路の規則通りの機能に必要な最小レベルより低いことを表示する。出力ＵＶＦＬＡＧでのハイレベルは、供給電圧ＶＤＤが、回路の規則通りの機能に必要な最小レベルより高いことを意味する。
【００２２】
コンパレータＣＯＭＰＵＶの出力ＵＶＦＬＡＧでのレベルは、立ち下がりエッジによる第１のフィルタＮＦ１に送られ、第１のフィルタＮＦ１は、定義可能な時間Ｔ１にわたって供給電圧のノイズを除去する。これは、コンパレータＣＯＭＰＵＶが供給電圧ＶＤＤの不足電圧を検出し、かつ最小時間Ｔ１にわたって出力ＵＶＦＬＡＧをローレベルに保つ場合にのみ、第１のノイズフィルタＮＦ１がその出力状態ＵＶＮＦ１をハイレベルからローレベルに変化させることを意味する。出力ＵＶＦＬＡＧがローレベルからハイレベルに変わると、ノイズフィルタＮＦ１もその出力ＵＶＮＦ１をすぐに、如何なるフィルタ遅延もなくハイレベルにセットする。したがってフィルタＮＦ１は、ＵＶＦＬＡＧの立ち下がりエッジにのみ適用される。
【００２３】
その後、フィルタＮＦ１の出力は、立ち下がりエッジによる第２のフィルタＮＦ２に入力ＶＩＮ＿ＮＦ２として送られ、第２のフィルタＮＦ２は、時間Ｔ２にわたって入力ノイズを除去する。これは、第２のノイズフィルタＮＦ２の入力ＶＩＮ＿ＮＦ２が、最小時間Ｔ２にわたってローレベルに保たれる場合にのみ、第２のノイズフィルタＮＦ２がその出力状態ＵＶＮＦ２をハイレベルからローレベルに変化させることを意味する。ＶＩＮ＿ＮＦ２がローレベルからハイレベルに変化すると、ノイズフィルタＮＦ２もその出力ＵＶＮＦ２を即座にハイレベルにセットする。したがってフィルタＮＦ２は、ＶＩＮ＿ＮＦ２の立ち下がりエッジにのみ適用される。ノイズフィルタの２つの出力ＵＶＮＦ１およびＵＶＮＦ２はその後、デジタル部Ｄに送られ、デジタル部Ｄは、ＯＲゲートＯＲを使用して、２つの出力を組み合わせることにより、パワーオンリセット信号ＵＶＰＯＲを生成する。この場合、両方のノイズフィルタＮＦ１およびＮＦ２は、アナログ回路を使用して実装されている。
【００２４】
図２は、本発明による回路を備えたＡＳＩＣのスイッチオン段階およびビルトインセルフテスト段階（ＢＩＳＴ段階）の信号推移を示している。図２で左側に示した供給電圧ＶＤＤの上昇中、コンパレータＣＯＭＰＵＶは、入力に印加される電圧ＶＩＮが基準電圧ＶＲＥＦの基準値より小さいうちは、その出力ＵＶＦＬＡＧをローレベルにセットしている。その間、ノイズフィルタＮＦ１およびＮＦ２の出力ＵＶＮＦ１およびＵＶＮＦ２ならびにパワーオンリセット信号ＵＶＰＯＲはローレベルにセットされており、これによりデジタル部Ｄおよび負荷回路はリセット状態に移されている。
【００２５】
入力電圧ＶＩＮが基準電圧ＶＲＥＦと交差するとすぐに、出力ＵＶＦＬＡＧ、ＵＶＮＦ１、ＵＶＮＦ２、およびパワーオンリセット信号ＵＶＰＯＲの信号推移がハイレベルに達する。出力ＵＶＰＯＲのハイレベルへのセットは、リセットまたはリセット信号を解除し、かつデジタル部Ｄが、様々な負荷回路の起動を始めることができ、ＡＳＩＣを通常の動作モードに移し得る。
【００２６】
ＡＳＩＣの通常動作中に、入力電圧ＶＩＮが、時間Ｔ＞（Ｔ１＋Ｔ２）にわたって基準値ＶＲＥＦ未満に降下する場合、出力ＵＶＦＬＡＧ、これに続いてＵＶＮＦ１、ＵＶＮＦ２、およびＵＶＰＯＲのすべてが、ＶＤＤでの不足電圧を表示するためにローレベルにセットされる。ローレベルへのＵＶＰＯＲの調整は、デジタル部ＤおよびＡＳＩＣをリセット状態に移す。これに対し、供給電圧ＶＤＤでの不足電圧が、時間Ｔ≦（Ｔ１＋Ｔ２）で存在する場合、短時間の不足電圧は２つのノイズフィルタＮＦ１およびＮＦ２のフィルタ時間の組合せによって除去され、かつＡＳＩＣが通常モードで引き続き働くので、信号ＵＶＰＯＲはローレベルにはセットされない。パワーオンリセットが非アクティブである、つまり信号ＵＶＰＯＲがハイレベルにある間は、パワーオンリセット回路ＰｏＲが規則通りに機能しているかどうかを検査するために、デジタル論理Ｄが、通常動作モードにおいて周期的に簡単なＢＩＳＴを実施し得る。加えてこれにより、パワーオンリセット回路ＰｏＲの入力と出力の間に内部の欠陥が存在しないことが検査され得る。
【００２７】
フィルタ時間Ｔ１がフィルタ時間Ｔ２より大きくまたは小さくあり得るかどうかは、使用される半導体技術によっておよびパワーオンリセット回路ＰｏＲの設計によって決定される。デジタル部ＤによりＢＩＳＴ段階中にパワーオンリセット回路ＰｏＲの機能性をテストするために、追加的なテスト信号が提供される。信号ＵＶＴＥＳＴ＿ＣＯＭＰは、ＢＩＳＴにおいてＵＶＦＬＡＧの値をローレベルにセットするために、コンパレータＣＯＭＰＵＶの入力ＶＩＮで不足電圧を励起する。これに倣って信号ＵＶＴＥＳＴ＿ＮＦ２は、ＢＩＳＴにおいてフィルタＮＦ２の出力ＵＶＮＦ２をローレベルにセットするために、フィルタＮＦ２の入力ＶＩＮ＿ＮＦ２でローレベルを起こさせる。
【００２８】
さらに図２はＢＩＳＴを示しており、ＢＩＳＴは２段階で実施され、かつこれらの段階では、最初にコンパレータＣＯＭＰＵＶおよびノイズフィルタＮＦ１の機能性がテストされる。続いてノイズフィルタＮＦ２の機能性がテストされる。これに関し図２は左側で、不足電圧および／または回路内の欠陥のない通常動作におけるＢＩＳＴ段階ＢＩＳＴ１およびＢＩＳＴ２中の信号推移を示しており、これに続いて中央には、不足電圧中のＢＩＳＴ段階ＢＩＳＴ１ＵＶおよびＢＩＳＴ２ＵＶが示されており、かつ右側では、パワーオンリセット回路内の欠陥の際のＢＩＳＴ段階ＢＩＳＴ１ＤおよびＢＩＳＴ２Ｄが示されている。ＢＩＳＴ段階は、ノイズフィルタＮＦ１およびＮＦ２の両方の出力ＵＶＮＦ１およびＵＶＮＦ２がハイレベルになるとすぐに始まる。
【００２９】
第１のＢＩＳＴ段階ＢＩＳＴ１、ＢＩＳＴ１ＵＶ、ＢＩＳＴ１Ｄではそれぞれ、コンパレータＣＯＭＰＵＶの入力ＶＩＮから第１のノイズフィルタＮＦ１の出力ＵＶＮＦ１までの経路がその機能性についてテストされる。これは、信号ＵＶＴＥＳＴ＿ＣＯＭＰが、時間Ｔ１＜Ｔ＜（Ｔ１＋Ｔ２）にわたってハイレベルにセットされることによって行われる。この条件下では、不足電圧コンパレータＣＯＭＰＵＶはその出力ＵＶＦＬＡＧをすぐにローレベルにセットする。第１のノイズフィルタＮＦ１は、その入力がローレベルにセットされていることを認識し、したがって時間Ｔ１にわたってローの入力レベルをフィルタリングする。時間Ｔ１の後、ノイズフィルタＮＦ１はその出力ＵＶＮＦ１をローレベルにセットする。デジタル部Ｄは、能動的に、信号ＵＶＮＦ１をその状態の変化について監視する。デジタル部Ｄは、レベルのロー出力を認識し、そして出力信号ＵＶＴＥＳＴ＿ＣＯＭＰをローレベルにセットすることでインパルスを取り除く。インパルスが取り除かれると、不足電圧コンパレータＣＯＭＰＵＶはその出力ＵＶＦＬＡＧをハイレベルにセットする。第１のノイズフィルタＮＦ１は、その入力でハイレベルを受け取り、すぐにその出力ＵＶＮＦ１もハイレベルにセットする。したがってデジタル論理またはデジタル部Ｄは、第１のＢＩＳＴ段階ＢＩＳＴ１では、出力ＵＶＮＦ１で、図２の左側で示したような、ハイ出力、これに続くロー出力、それからこれに続くハイ出力を予測する。
【００３０】
図２の右側に段階ＢＩＳＴ１Ｄで示したように、不足電圧コンパレータＣＯＭＰＵＶ内または第１のノイズフィルタＮＦ１内の欠陥に基づいて出力ＵＶＮＦ１がその状態を変化させない場合、これはＢＩＳＴ段階中にデジタル論理Ｄによって検出され、かつ例えばＡＳＩＣのスイッチオフが開始されることで修正措置が取られ得る。
【００３１】
コンパレータＣＯＭＰＵＶの入力ＶＩＮが、両方のノイズフィルタＮＦ１およびＮｆ２の全フィルタ時間Ｔ１＋Ｔ２より短い時間にわたって刺激される場合は、第２のノイズフィルタＮＦ２の出力は常にハイ出力を維持し、その状態を変化させない。
【００３２】
第２のＢＩＳＴ段階ＢＩＳＴ２、ＢＩＳＴ２ＵＶ、ＢＩＳＴ２Ｄではそれぞれ、第２のノイズフィルタＮＦ２の入力ＶＩＮ＿ＮＦ２からその出力ＵＶＮＦ２までの経路がその機能性についてテストされる。これは、信号ＵＶＴＥＳＴ＿ＮＦ２が、時間Ｔ＞Ｔ２にわたってハイレベルにセットされることによって行われる。この条件下では、第２のノイズフィルタＮＦ２は、その入力レベルがローであると認識し、したがって時間Ｔ２にわたってローの入力レベルをフィルタリングする。時間Ｔ２の後、ノイズフィルタＮＦ２はその出力ＵＶＮＦ２をローレベルにセットする。デジタル論理Ｄは、能動的に、信号ＵＶＮＦ２をその状態の変化について監視する。ローの出力レベルが捕捉され、そしてＵＶＴＥＳＴ＿ＮＦ２をローレベルにセットすることでインパルスが取り除かれる。インパルスが取り除かれると、第２のノイズフィルタＮＦ２は、その入力でハイの信号レベルを検知し、すぐにその出力ＵＶＮＦ１もハイレベルにセットする。したがってデジタル論理Ｄは、第２のＢＩＳＴ段階では、出力ＵＶＮＦ２で、図２の左側に段階ＢＩＳＴ２で示したような、ハイレベル、これに続くローレベル、それからこれに続くハイレベルを予測する。図２の右側に段階ＢＩＳＴ２Ｄで示したように、第２のノイズフィルタＮＦ２内の欠陥の存在に基づいて出力ＵＶＮＦ２がその状態を変化させない場合、これは第２のＢＩＳＴ段階中にデジタル部Ｄによって検出され、したがって、例えばＡＳＩＣのスイッチオフのような修正措置が取られ得る。
【００３３】
フィルタＮＦ２のフィルタ入力ＶＩＮ＿ＮＦ２でインパルスが存在している間、第１のノイズフィルタＮＦ１の出力ＵＶＮＦ１は影響を及ぼされず、したがって常にハイの出力レベルを、その状態を変化させることなく維持する。パワーオンリセット信号は、ノイズフィルタＮＦ１およびＮＦ２の２つの出力ＵＶＮＦ１およびＵＶＮＦ２によって生成され、かつ両方のＢＩＳＴ段階ＢＩＳＴ１およびＢＩＳＴ２では、ノイズフィルタ出力の少なくとも一方は常にハイレベルを示すので、ＡＳＩＣは、リセット状態にならずに引き続き通常通り働く。この２つのＢＩＳＴ段階では、パワーオンリセット回路ＰｏＲの入力から出力への経路全体が、その機能性およびあらゆる欠陥の存在についてテストされる。前述の手順のさらなる利点は、デジタル部Ｄ内での欠陥の場合に、すなわちデジタル部Ｄが、ＢＩＳＴインパルスを上述の時間より長い時間にわたって印加させる事態を引き起こす欠陥の場合に、起こり得る最悪の反応が、ＡＳＩＣおよびデジタル部をリセット状態に移すパワーオンリセット信号が出力されるということにある。本発明による回路の利点は、この回路が、ＢＩＳＴ段階中も引き続き通常通り働くことである。これは、ＢＩＳＴ信号の適用および取除きの仕方から明らかである。ＢＩＳＴ信号ＵＶＴＥＳＴ＿ＣＯＭＰおよびＵＶＴＥＳＴ＿ＮＦ２の刺激全体は、パワーオンリセット回路ＰｏＲのフィルタ時間Ｔ１＋Ｔ２より短い時間内で行われるので、パワーオンリセット信号ＵＶＰＯＲはその状態を変化させない。ＢＩＳＴ段階中、ＵＶＰＯＲ信号がその状態をハイレベルからローレベルに変化させるのは、既に不足電圧が存在するかまたは不足電圧がＢＩＳＴインパルスに並行して生じる場合だけである。これは、インパルスＵＶＴＥＳＴ＿ＣＯＭＰが取り除かれた後も、コンパレータＣＯＭＰＵＶをその出力ＵＶＦＬＡＧにおいてローレベルに留め続ける。
【００３４】
例えば、図２の中央でＢＩＳＴ１ＵＶのところに示したように、第１のＢＩＳＴ段階中に、入力電圧ＶＩＮが基準電圧ＶＲＥＦ未満に降下する場合、インパルスＵＶＴＥＳＴ＿ＣＯＭＰを取り除いた後も、ＵＶＦＬＡＧしたがってＵＶＮＦ１もその状態をローレベルで維持する。この不足電圧イベントが、フィルタＮＦ２の第２のノイズフィルタ入力ＶＩＮ＿ＮＦ２がＴ２より長い時間にわたってローの値で保たれるように存在する場合、第２のノイズフィルタ出力ＵＶＮＦ２が、および最終的にはパワーオンリセット信号ＵＶＰＯＲも同様にローレベルにセットされる。この場合、デジタル部Ｄがリセット状態になる。
【００３５】
これに倣って第２のＢＩＳＴ段階では、図２の中央でＢＩＳＴ２ＵＶのところに示したように、入力電圧ＶＩＮが基準電圧ＶＲＥＦ未満に下がる場合、第１のノイズフィルタＮＦ１の出力ＵＶＮＦ１が、Ｔ１の時間の後、ハイレベルからローレベルにセットされる。インパルスＵＶＴＥＳＴ＿ＮＦ２を取り除いても、引き続き第２のノイズフィルタＮＦ２がその入力においてローレベルを捕捉し、したがって第２のノイズフィルタＮＦ２の出力ＵＶＮＦ２においてローレベルを維持する。不足電圧イベントが第２のＢＩＳＴ段階のスタート前に存在しているかまたは後に存在しているかに応じて、パワーオンリセット信号ＵＶＰＯＲは、最小時間Ｔ１の後にローにセットされる。したがってパワーオンリセット回路ＰｏＲは、供給電圧ＶＤＤでの不足電圧イベントが、第１のＢＩＳＴ段階または通常の動作では少なくともＴ＞（Ｔ１＋Ｔ２）にわたって、および第２のＢＩＳＴ段階では少なくともＴ＞Ｔ１にわたって続いているうちは、リセットを作動させていられるので、ＢＩＳＴがパワーオンリセット回路ＰｏＲに対して通常の動作を妨げないことは明白である。
【００３６】
図３は、パワーオンリセット信号のフィルタ時間Ｔ１＋Ｔ２が非常に短くなければならない用途のために、回路が、第２のノイズフィルタＮＦ２のための、設定で変えられるフィルタ時間を含んでいる１つの例示的実施形態により、本発明の代替的な一実施形態を示している。このような設定で変えられるモードでは、第２のノイズフィルタＮＦ２のノイズフィルタ時間をＴ２からＴ３に増やすことができ、これに関し、第１のＢＩＳＴ段階中はＴ３＞Ｔ２である。したがって第１のＢＩＳＴ段階中は、Ｔ１＋Ｔ３より長い時間にわたって不足電圧が送られている場合にのみ、パワーオンリセット信号ＵＶＰＯＲがローレベルにセットされる。さらに通常モードでは、不足電圧イベントがＴ１＋Ｔ２の時間にわたって存在する場合にのみ、パワーオンリセット信号ＵＶＰＯＲがローレベルにセットされ、その際、（Ｔ１＋Ｔ２）＜（Ｔ１＋Ｔ３）である。この場合、回路構造に応じて、第１のノイズフィルタＮＦ１が不足電圧コンパレータＣＯＭＰＵＶ内に統合され得る。
【図１】
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【図２】
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【図３】
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【国際調査報告】
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2021515472.tif 000007
2021515472.tif 000008
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