(57)【要約】  本発明は、マルチステーション並行テスト方法を提供する。当該方法には、制御ステーションは、各テストステーションの隣接するテストステーションの前回のテスト結果に基づいて、対応するテストステーションのＳＯＴ信号を送信するようにマニピュレータを制御するステップＡと、制御ステーションは、受信した各ＳＯＴ信号に基づき、各テストステーションの順番に対応して、ＳＯＴ信号シーケンスを構築するステップＢと、制御ステーションは、前記ＳＯＴ信号シーケンスを、前回の各テストステーションのテスト結果に基づいて生成されたＳＯＴ信号シーケンス予測値と比較し、マッチした場合、対応するテストステーションが被テストコンポーネントのテストを実行し、そうでない場合、各テストステーションにおける被テストコンポーネントを除去するようにマニピュレータを制御するステップＣとが含まれる。本発明によれば、被テストコンポーネントの全てのパラメータを同一のテストシステムでテストすることを実現するとともに、テストコストを節約し、被テストコンポーネントの全てのテストデータを整合し、被テストコンポーネントとテスト結果との１対１の対応を実現し、データの位置ずれ現象を防止することができる。【選択図】図３
2021522518.tif 000002
【特許請求の範囲】
【請求項１】
制御ステーションと、
それぞれ前記制御ステーションと通信可能に接続され、異なるテストステーションが被テストコンポーネントの一部のパラメータをテストし、前記パラメータを前記制御ステーションに提供する複数のテストステーションと、
前記制御ステーションと通信可能に接続され、各被テストコンポーネントを各テストステーションへ順次に搬送して着座させるマニピュレータと、を含むマルチステーション並行テスト方法であって、
制御ステーションは、各テストステーションの隣接するテストステーションの前回のテスト結果に基づいて、対応するテストステーションのＳＯＴ信号を送信するようにマニピュレータを制御するステップＡと、
制御ステーションは、受信した各ＳＯＴ信号に基づき、各テストステーションの順番に対応して、ＳＯＴ信号シーケンスを構築するステップＢと、
制御ステーションは、前記ＳＯＴ信号シーケンスを、前回の各テストステーションのテスト結果に基づいて生成されたＳＯＴ信号シーケンス予測値と比較し、マッチした場合、対応するテストステーションが被テストコンポーネントのテストを実行し、そうでない場合、各テストステーションにおける被テストコンポーネントを除去するようにマニピュレータを制御するステップＣと、を含むことを特徴とするマルチステーション並行テスト方法。
【請求項２】
請求項１に記載のマルチステーション並行テスト方法であって、
前記ステップＡは、
マニピュレータによって、被テストコンポーネントを第１のテストステーションに着座させた場合には、マニピュレータは、対応する当該第１のテストステーションのＳＯＴ信号を送信し、
マニピュレータよって、被テストコンポーネントを第Ｎ＋１（Ｎ≧１）のテストステーションに着座させた場合には、当該被テストコンポーネントの第Ｎのテストステーションにおけるテスト結果が、予期に合致していれば、マニピュレータは、対応する当該第Ｎ＋１のテストステーションのＳＯＴ信号を送信し、予期に合致していない、またはテストが行われなかったのであれば、マニピュレータは、対応する第Ｎ＋１のテストステーションのＳＯＴ信号を送信しないことを含むことを特徴とするマルチステーション並行テスト方法。
【請求項３】
請求項１に記載のマルチステーション並行テスト方法であって、
前記ステップＢは、いずれかのテストステーションのＳＯＴ信号を受信したのであれば、当該テストステーションに対応する当該ＳＯＴ信号シーケンスのビット値を、１とし、そうでない場合、０とすることを含むことを特徴とするマルチステーション並行テスト方法。
【請求項４】
請求項３に記載のマルチステーション並行テスト方法であって、
ステップＣに記載された、前記ＳＯＴ信号シーケンス予測値は前回の各テストステーションのテスト結果に基づいて生成されたことには、
第１のテストステーションには、新たな被テストコンポーネントが配置されれば、その最上位ビット値を１とし、新たな被テストコンポーネントが配置されなければ、その最上位ビット値を０とするというＳＯＴ信号シーケンス予測値の最上位ビット値の生成ステップと、
その他の各ビット値を各テストステーションにその前の隣接するもののテスト結果に対応させ、前回のテスト結果にてテストに合格されたテストステーションに関して、その次の隣接するもののＳＯＴ信号予測値を１とし、合格しなかったテストステーションに関して、その次の隣接するもののＳＯＴ信号予測値を０とするＳＯＴ信号シーケンス予測値のその他の各ビット値の生成ステップと、を含むことを特徴とするマルチステーション並行テスト方法。
【請求項５】
請求項１に記載のマルチステーション並行テスト方法であって、
さらに、ステップＣに記載の対応するテストステーションが被テストコンポーネントのテストを実行した後に、前記制御ステーションは、被テストコンポーネントの異なるテストステーションでのテスト結果を保存し、被テストコンポーネントのテスト済みのテスト結果を当該被テストコンポーネントに対応づけて一括表示することを含むことを特徴とするマルチステーション並行テスト方法。
【請求項６】
請求項１に記載のマルチステーション並行テスト方法であって、
さらに、ステップＣに記載の、前記の被テストコンポーネントを除去することの後に、ＳＯＴ信号エラーを提示し、エラー情報をエラーメッセージファイルに保存することを含むことを特徴とするマルチステーション並行テスト方法。
【請求項７】
請求項１に記載のマルチステーション並行テスト方法であって、
前記マニピュレータは、被テストコンポーネントとの接触端において、マニピュレータ上の被テストコンポーネントの着座状態を検出するためのセンサが取り付けられることを特徴とするマルチステーション並行テスト方法。
【請求項８】
プロセッサーと、
プロセッサーによって実行されるマルチステーション並行テスト用のソフトウェアとを含む制御ステーションであって、
前記マルチステーション並行テスト用のソフトウェアは、
各テストステーションの隣接するテストステーションの前回のテスト結果に基づいて、対応するテストステーションのＳＯＴ信号を送信するようにマニピュレータを制御するステップＡと、
受信した各ＳＯＴ信号に基づき、各テストステーションの順番に対応して、ＳＯＴ信号シーケンスを構築するステップＢと、
前記ＳＯＴ信号シーケンスを、前回の各テストステーションのテスト結果に基づいて生成されたＳＯＴ信号シーケンス予測値と比較し、マッチした場合、対応するテストステーションが被テストコンポーネントのテストを実行し、そうでない場合、各テストステーションにおける被テストコンポーネントを除去するようにマニピュレータを制御するステップＣと、を実行するためのものであることを特徴とする制御ステーション。
【請求項９】
請求項８に記載の制御ステーションであって、
前記ステップＡは、
マニピュレータによって、被テストコンポーネントを第１のテストステーションに着座させた場合に、マニピュレータは、対応する当該第１のテストステーションのＳＯＴ信号を送信し、
マニピュレータによって、被テストコンポーネントを第Ｎ＋１（Ｎ≧１）のテストステーションに着座させた場合に、当該被テストコンポーネントの第Ｎのテストステーションにおけるテスト結果が、予期に合致していれば、マニピュレータは、対応する当該第Ｎ＋１のテストステーションのＳＯＴ信号を送信し、予期に合致していない、またはテストが行われなかったのであれば、マニピュレータは、対応する第Ｎ＋１のテストステーションのＳＯＴ信号を送信しないことを含むこと特徴とする制御ステーション。
【請求項１０】
請求項８に記載の制御ステーションであって、
前記ステップＢは、いずれかのテストステーションのＳＯＴ信号を受信したのであれば、当該テストステーションに対応する当該ＳＯＴ信号シーケンスのビット値を１とし、そうでない場合、０とすることを含むことを特徴とする制御ステーション。
【請求項１１】
請求項１０に記載の制御ステーションであって、
ステップＣに記載された、前記ＳＯＴ信号シーケンス予測値は前回の各テストステーションのテスト結果に基づいて生成されたことには、
第１のテストステーションに、新たな被テストコンポーネントが配置されれば、その最上位ビット値を１とし、新たな被テストコンポーネントが配置されなければ、その最上位ビット値を０とするＳＯＴ信号シーケンス予測値の最上位ビット値の生成ステップと、
その他の各ビット値を各テストステーションにその前の隣接するもののテスト結果に対応させ、前回のテスト結果にてテストに合格されたテストステーションに関して、その次の隣接するもののＳＯＴ信号予測値を１とし、合格しなかったテストステーションに関して、その次の隣接するもののＳＯＴ信号予測値を０とするＳＯＴ信号シーケンス予測値のその他の各ビット値の生成ステップと、を含むことを特徴とする制御ステーション。
【請求項１２】
請求項８に記載の制御ステーションであって、
さらに、ステップＣに記載の対応するテストステーションが被テストコンポーネントのテストを実行した後に、被テストコンポーネントの異なるテストステーションでのテスト結果を保存し、被テストコンポーネントのテスト済みのテスト結果を当該被テストコンポーネントに対応づけて一括表示することを含むことを特徴とする。
【請求項１３】
請求項８に記載の制御ステーションであって、
さらに、ステップＣに記載の、前記の被テストコンポーネントを除去することの後に、ＳＯＴ信号エラーを提示し、エラー情報をエラーメッセージファイルに保存することを含むことを特徴とする制御ステーション。
【請求項１４】
マルチステーション並行テストデバイスであって、
請求項８〜１３のいずれか１項に記載の制御ステーションと、
それぞれ制御ステーションと通信可能に接続され、異なるテストステーションが被テストコンポーネントの一部のパラメータをテストし、前記パラメータを前記制御ステーションに提供する複数のテストステーションと、
前記制御ステーションと通信可能に接続され、各被テストコンポーネントを搬送して各テストステーションに順次に着座させるマニピュレータと、を含むことを特徴とするマルチステーション並行テストデバイス。
【請求項１５】
請求項１４に記載のマルチステーション並行テストデバイスであって、
前記マニピュレータは、被テストコンポーネントとの接触端において、マニピュレータ上の被テストコンポーネントの着座状態を検出するためのセンサが取り付けられることを特徴とするマルチステーション並行テストデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路テスト分野に関し、特に、マルチステーション並行テスト方法、制御ステーションおよびマルチステーション並行テストデバイスに関する。
【背景技術】
【０００２】
大量の複雑なコンポーネント（ＩＣもあればＭＯＳＦＥＴもある）のテストでは、ＩＣの性能パラメータの他に、ＭＯＳＦＥＴのＵＩＳ（アバランシェ耐量のテスト）、熱抵抗、駆動容量や駆動抵抗などのパラメータも含めて、非常に多くのパラメータをテストする必要がある。これらのパラメータは、実際のテストにあたって、通常、複数のテスト用ハードウェアを用いて、大量のコンポーネントを個別にテストする必要がある。テストハードウェアのそれぞれが、テストするパラメータが異なり、テストするパラメータの数も異なる。
【０００３】
図１に示されるように、従来のマルチステーション並行テストデバイスは、ＳＯＴ  （Ｓｔａｒｔ  ｏｆ  Ｔｅｓｔ、テスト開始信号）をテスト用ハードウェア２１０、２２０、２３０、２４０のそれぞれに送信し、各テスト用ハードウェアからフィードバックされるＥＯＴ（Ｅｎｄ  ｏｆ  Ｔｅｓｔ、テスト完了信号）及びＢＩＮ  （テストビン信号）を受信するマニピュレータ（manipulator／handler）３００と、被テストコンポーネントをテストし、個別に生成されたテスト結果をサーバ１００にアップロードする複数のテスト用ハードウェア（テストステーションともいう）２１０、２２０、２３０、２４０とによって構成される。
【０００４】
これらのテスト用ハードウェアは、異なるテストシステム又はテストデバイスに属する可能性があるため、上記のような個別テストの最大の欠点として、各テストステーションにおける同一のコンポーネントに関するテスト結果データが別々に記憶され、当該コンポーネントのテスト結果データの全てを直接に表示することができないとともに、コンポーネントのテスト結果データのビニングに対して、これらのデータが別々に記憶され、データをまとめられなく、複数のテストステーションのパラメータテスト結果を組み合わせてビニングをすることができない。
【０００５】
これに対して、現在、テスト結果データの後期整合できるように、複数のテストステーションによって、並行にテストを行うものも提供されている。この場合、マニピュレータによって個々のコンポーネントを途切れなく供給するようにしている。
具体的に、大量のコンポーネントのテストにあたって、各テストステーションは、各コンポーネントのテスト結果データをサーバにアップロードし、サーバによって個別に記憶し、後期にデータ整合を行うようにしている。
【０００６】
しかし、ある被テストコンポーネントは、あるテストステーションで、テストに合格しなかったまたはテストが行われなかった場合、データの生成およびアップロードが行われないことになるが、サーバは、そのことを知ることがない。そして、サーバは、当該テストステーションによる次の被テストコンポーネントのテスト結果データを受信すると、その前の被テストコンポーネントのテスト結果データであると認識してしまうため、後期に各コンポーネントの各テスト結果データを整合する際に、データのズレが生じ、サーバが統計したデータに誤りが生じる。そのため、被テストコンポーネントとテスト結果との一対一の対応を実現し、コンポーネントの全てのテストデータを整合する際にデータのズレを防止するマルチステーション並行テスト方法が必要になる。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
以上の状況を鑑みて、本発明の主たる目的として、被テストコンポーネントのすべてのパラメータを、１つのテストシステムでテストされることを実現するとともに、コンポーネントのすべてのテストデータを整合して、被テストコンポーネントとテスト結果との一対一の対応を実現し、データのズレを防止して、テスト時間およびテストコストを節約し、テスト効率を向上させることができるマルチステーション並行テスト方法を提供することである。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明は、
制御ステーションと、
それぞれ前記制御ステーションと通信可能に接続され、異なるテストステーションが被テストコンポーネントの一部のパラメータをテストし、且つ前記パラメータを前記制御ステーションに提供する複数のテストステーションと、
前記制御ステーションと通信可能に接続され、各被テストコンポーネントを各テストステーションに順次に搬送して着座させるマニピュレータと、を含むマルチステーション並行テスト方法であって、
制御ステーションは、各テストステーションの隣接するテストステーションの前回のテスト結果に基づいて、対応するテストステーションのＳＯＴ信号を送信するようにマニピュレータを制御するステップＡと、
制御ステーションは、受信した各ＳＯＴ信号に基づき、各テストステーションの順番に対応して、ＳＯＴ信号シーケンスを構築するステップＢと、
制御ステーションは、前記ＳＯＴ信号シーケンスを、前回の各テストステーションのテスト結果に基づいて生成されたＳＯＴ信号シーケンス予測値と比較し、マッチした場合、対応するテストステーションが被テストコンポーネントのテストを実行し、そうでない場合、各テストステーションにおける被テストコンポーネントを除去するようにマニピュレータを制御するステップＣと、を含むマルチステーション並行テスト方法を提供する。
【０００９】
このようにして、被テストコンポーネントのパラメータを複数のテストステーションに振り分けてテストさせ、制御ステーションにより、前回の各テストステーションのテスト結果に基づいてＳＯＴ信号シーケンス予測値を生成し、各テストステーションに対応するマニピュレータのＳＯＴ信号の送信を制御して、ＳＯＴ信号シーケンス予測値とＳＯＴ信号とをマッチさせるようにして、被テストコンポーネントが１つのテストステーションでテストを完了した後、テストデータを生成して表示し、且つテスト順序に応じて当該被テストコンポーネントを次のテストステーションに移すように制御し、そのテストデータも次のテストステーションに合併することで、被テストコンポーネントの全てのパラメータを同一のテストシステムでテストされることを実現し、テストコストを節約することもでき、被テストコンポーネントの全てのテストデータを整合し、被テストコンポーネントとテスト結果との１対１の対応を実現し、データの位置ずれ現象を防止することもできる。
【００１０】
前記ステップＡは、
マニピュレータによって、被テストコンポーネントを第１のテストステーションに着座させた場合に、マニピュレータは、対応する当該第１のテストステーションのＳＯＴ信号を送信し、
マニピュレータよって、被テストコンポーネントを第Ｎ＋１（Ｎ≧１）のテストステーションに着座させた場合に、当該被テストコンポーネントの第Ｎのテストステーションにおけるテスト結果が、予期に合致していれば、マニピュレータは、対応する当該第Ｎ＋１のテストステーションのＳＯＴ信号を送信し予期に合致していないまたはテストが行われなかったのであれば、マニピュレータは、対応する第Ｎ＋１のテストステーションのＳＯＴ信号を送信しないことを含むようにしてもよい。
【００１１】
このようにして、ＳＯＴ信号の当該送信規則に従って、最初のテストステーションから最後のテストステーションまで、被テストコンポーネントのテストが完了することを確保できる。さらに、各テストステーションは、その一つ前のテストステーションのテスト結果に基づいてＳＯＴ信号を送信するか否かを判定するようにして、被テストコンポーネントがあるテストステーションでのテストに合格しなかった場合に、規則に従って、当該被テストコンポーネントはマニピュレータに次のテストステーションに搬送されるが、テストを行わないようにすることで、テスト時間を節約するとともに、テストデータのズレを防止することができる。
【００１２】
前記ステップＢは、いずれかのテストステーションのＳＯＴ信号を受信したのであれば、当該テストステーションに対応する当該ＳＯＴ信号シーケンスのビット値を、「１」とし、そうでない場合、「０」とすることを含むようにしてもよい。
ここで、「１」は、高レベルのＳＯＴ信号を表し、「０」は、低レベルでＳＯＴ信号がないことを表し、これによって高低レベルＳＯＴ信号シーケンスが構築される。
【００１３】
ステップＣに記載された、前記ＳＯＴ信号シーケンス予測値は前回の各テストステーションのテスト結果に基づき生成されることには、
第１テストステーションに、新たな被テストコンポーネントが配置されれば、その最上位ビット値を「１」とし、新たな被テストコンポーネントが配置されなければ、その最上位ビット値を「０」とするＳＯＴ信号シーケンス予測値の最上位ビット値の生成ステップと、
その他の各ビット値を各テストステーションにその前の隣接するもののテスト結果に対応させ、前回のテスト結果にてテストに合格されたテストステーションに関して、その次の隣接するもののＳＯＴ信号予測値を「１」とし、合格しなかったテストステーションに関して、その次の隣接するもののＳＯＴ信号予測値を「０」とするＳＯＴ信号シーケンス予測値のその他の各ビット値の生成ステップとを含むようにしてもよい。
【００１４】
このようにして、制御ステーションは、第１のテストステーションにおける被テストコンポーネントの有無及び被テストコンポーネントに対する各テストステーションのテスト結果に基づいて、ＳＯＴ信号シーケンス予測値を生成し、被テストコンポーネントが当該テストステーションにおいてテストに合格した場合、次のテストステーションに進み、マニピュレータはＳＯＴ信号を送信すべきであり、テストに合格しなかった場合、次のテストに進み、マニピュレータはＳＯＴ信号を送信すべきではない。
【００１５】
さらに、ステップＣに記載の対応するテストステーションが被テストコンポーネントのテストを実行した後に、前記制御ステーションは、被テストコンポーネントの異なるテストステーションでのテスト結果を保存し、被テストコンポーネントのテスト済みのテスト結果を当該被テストコンポーネントに対応付けて一括表示するようにしてもよい。
【００１６】
このようにして、テストにあたって、各テストステーションが被テストコンポーネントのテスト値を記録し、且つそれを各被テストコンポーネントとともに次のテストステーションに移動させると、テスト記録はテキスト結合され且つ記憶するように処理され、被テストコンポーネントが現在に位置するテストステーションにて全てのテスト値の表示が行われる。
【００１７】
さらに、ステップＣに記載の、前記の被テストコンポーネントを除去することの後に、ＳＯＴ信号エラーを提示し、エラー情報をエラーメッセージファイルに保存するようにしてもよい。
【００１８】
このようにして、マニピュレータから送信されたＳＯＴ信号と制御ステーションが構築したＳＯＴ信号シーケンスと一致しない場合、システムは、エラーメッセージの提示を行い、ＳＯＴ信号のエラー時間、およびＳＯＴ信号シーケンスとＳＯＴ信号シーケンス予測値との比較エラー情報をエラーメッセージファイルに保存して、操作者がエラーメッセージの情報を調べやすくするようにしてもよい。
【００１９】
さらに、前記マニピュレータは、被テストコンポーネントとの接触端において、マニピュレータ上の被テストコンポーネントの着座状態を検出するためのセンサが取り付けられるようにしてもよい。
【００２０】
このようにして、マニピュレータ上のセンサは、マニピュレータ上の被テストコンポーネントの着座が完了したか否かを検出可能であり、被テストコンポーネントが着座状態にある場合のみ、ＳＯＴ信号を送信し、そうでない場合は送信しない。
【００２１】
本発明は、さらに、
プロセッサーと、
プロセッサーによって実行されるマルチステーション並行テスト用のソフトウェアとを含む制御ステーションであって、
前記マルチステーション並行テスト用のソフトウェアは、
各テストステーションの隣接するテストステーションの前回のテスト結果に基づいて、対応するテストステーションのＳＯＴ信号を送信するようにマニピュレータを制御するステップＡと、
受信した各ＳＯＴ信号に基づき、各テストステーションの順番に対応して、ＳＯＴ信号シーケンスを構築するステップＢと、
前記ＳＯＴ信号シーケンスを、生成されたＳＯＴ信号シーケンス予測値と比較し、マッチした場合、対応するテストステーションが被テストコンポーネントのテストを実行し、そうでない場合、各テストステーションにおける被テストコンポーネントを除去するようにマニピュレータを制御するステップであって、前記ＳＯＴ信号シーケンス予測値は、前回の各テストステーションのテスト結果に基づき生成されたステップＣとを実行するためのものである制御ステーションを提供する。
【００２２】
前記ステップＡは、
マニピュレータによって、被テストコンポーネントを第１のテストステーションに着座させた場合に、マニピュレータは、対応する当該第１のテストステーションのＳＯＴ信号を送信し、
マニピュレータによって、被テストコンポーネントを第Ｎ＋１（Ｎ≧１）のテストステーションに着座させた場合に、当該被テストコンポーネントの第Ｎのテストステーションにおけるテスト結果が、予期に合致していれば、マニピュレータは、対応する当該第Ｎ＋１のテストステーションのＳＯＴ信号を送信し、予期に合致していないまたはテストが行われなかったのであれば、マニピュレータは、対応する第Ｎ＋１のテストステーションのＳＯＴ信号を送信しないことを含むようにしてもよい。
【００２３】
前記ステップＢは、いずれかのテストステーションのＳＯＴ信号を受信したのであれば、当該テストステーションに対応する当該ＳＯＴ信号シーケンスのビット値を、「１」とし、そうでない場合、「０」とすることを含むようにしてもよい。
【００２４】
ステップＣに記載された、前記ＳＯＴ信号シーケンス予測値は前回の各テストステーションのテスト結果に基づき生成されたことには：
第１のテストステーションに、新たな被テストコンポーネントが配置されれば、その最上位ビット値を「１」とし、新たな被テストコンポーネントが配置されなければ、その最上位ビット値を「０」とするＳＯＴ信号シーケンス予測値の最上位ビット値の生成ステップと、
その他の各ビット値を各テストステーションにその前の隣接するもののテスト結果に対応させ、前回のテスト結果にてテストに合格されたテストステーションに関して、その次の隣接するもののＳＯＴ信号予測値を「１」とし、合格しなかったテストステーションに関して、その次の隣接するもののＳＯＴ信号予測値を「０」とするＳＯＴ信号シーケンス予測値のその他の各ビット値の生成ステップとを含むようにしてもよい。
【００２５】
さらに、ステップＣに記載の、対応するテストステーションが被テストコンポーネントのテストを実行した後に、被テストコンポーネントの異なるテストステーションでのテスト結果を保存し、被テストコンポーネントのテスト済みのテスト結果を当該被テストコンポーネントに対応付けて一括表示することを含むようにしてもよい。
【００２６】
さらに、ステップＣに記載の、前記の被テストコンポーネントを除去することの後に、ＳＯＴ信号エラーを提示し、エラー情報をエラーメッセージファイルに保存することを含むようにしてもよい。
【００２７】
本発明は、さらに、上記のいずれかの制御ステーションと、制御ステーションとそれぞれに通信可能に接続され、異なるテストステーションが被テストコンポーネントの一部のパラメータをテストし、前記パラメータを前記制御ステーションに提供する複数のテストステーションと、前記制御ステーションと通信可能に接続され、各被テストコンポーネントを搬送して各テストステーションに順次に着座させるマニピュレータとを含むマルチステーション並行テストシステムを提供する。
【００２８】
さらに、前記マニピュレータは、被テストコンポーネントとの接触端において、マニピュレータ上の被テストコンポーネントの着座状態を検出するためのセンサが取り付けられるようにしてもよい。
【図面の簡単な説明】
【００２９】
【図１】従来のマルチステーション並行テストデバイスの原理模式図である。
【図２】本発明によるマルチステーション並行テストデバイスの原理模式図である。
【図３】本発明によるマルチステーション並行テスト方法のフローチャートである。
【図４Ａ】本発明において、時系列Ａ１における各テストステーションの被テストコンポーネントの位置の模式図である。
【図４Ｂ】本発明において、時系列Ａ１における各テストステーションのテスト結果の模式図である。
【図５Ａ】本発明において、時系列Ａ２における各テストステーションの被テストコンポーネントの位置の模式図である。
【図５Ｂ】本発明において、時系列Ａ２における各テストステーションのテスト結果の模式図である。
【図６Ａ】本発明において、時系列Ａ３における各テストステーションの被テストコンポーネントの位置の模式図である。
【図６Ｂ】本発明において、時系列Ａ３における各テストステーションのテスト結果の模式図である。
【図７Ａ】本発明において、時系列Ａ４における各テストステーションの被テストコンポーネントの位置の模式図である。
【図７Ｂ】本発明において、時系列Ａ４における各テストステーションのテスト結果の模式図である。
【図８】本発明において、ＰＣによって構築された、時系列に対応するＳＯＴ信号シーケンスの模式図である。
【図９】本発明において、ＰＣによってＳＯＴ信号エラーメッセージを提示する模式図である。
【図１０】本発明によるＳＯＴエラーメッセージファイルの模式図である。
【図１１】本発明の第２実施例によるマルチステーション並行テストデバイスの原理模式図である。
【図１２】本発明の第３実施例によるマルチステーション並行テストデバイスの原理模式図である。
【発明を実施するための形態】
【００３０】
本発明の主たる目的は、予め規則を設定して複数のテストステーションで異なるパラメータのテストを行うことで、各テストステーションによる被テストコンポーネントの全てのパラメータの順次テストおよびデータ整合を実現するとともに、複数のテストステーションで、複数の被テストコンポーネントの並行テストを実現し、且つ被テストコンポーネントとテストデータとの１対１の対応を確保し、テスト時間およびテストコストを節約し、テスト効率を向上させることが可能なマルチステーション並行テスト方法を提供することである。
【００３１】
図２に示されるように、本発明は、通信可能に順次に接続された制御ステーション２００とテスト本体１００とを含むマルチステーション並行テストデバイスを提供する。制御ステーション２００には、マルチステーション並行テスト用のソフトウェア２１０がインストールされている。制御ステーション２００として、ＰＣの他に、マルチステーション並行テスト用のソフトウェア２１０をインストール可能なプロセッサを採用することができる。
【００３２】
制御ステーション２００は、テスト本体１００とバスによって通信可能に接続される。テスト本体１００は、少なくとも１つのテスト用ワークスペースと個別に接続され、第１から第４のテストステーションＳｉｔｅ１、Ｓｉｔｅ２、Ｓｉｔｅ３、Ｓｉｔｅ４を構成する複数のハードウェアモジュール１１０、１２０、１３０、１４０を含む。上記の四つのテストステーションは、それぞれに被テストコンポーネントの一部のパラメータをテストすることに用いられ、且つ当該一部のパラメータのテスト結果を、テスト本体１００から制御ステーション２００にアップロードする。
【００３３】
上記のマルチステーション並行テストデバイスは、制御ステーション２００と通信可能に接続され、被テストコンポーネントの出入及び各テストステーションでの切り替えを制御するマニピュレータ３００も含む。当該マニピュレータ３００には、マニピュレータ上の被テストコンポーネントの着座状態を検出できるように、センサが取り付けられている。
【００３４】
制御ステーション２００とマニピュレータ３００との通信方式には、ＧＰＩＢ、ＴＴＬやＲＳ２３２等が採用し得る。
図３に示されるように、本発明は、上記のマルチステーション並行テストデバイスと合わせて、下記のステップＡ〜Ｃが含まれるマルチステーション並行テスト方法をさらに提供する。
【００３５】
ステップＡにおいて、制御ステーションは、各テストステーションの隣接するテストステーションの前回のテスト結果に基づき、対応するテストステーションのＳＯＴ信号を送信するようにマニピュレータを制御する。マニピュレータによって被テストコンポーネントを第１のテストステーションに着座させた場合に、マニピュレータは、対応する当該第１テストステーションのＳＯＴ信号を送信する。マニピュレータよって被テストコンポーネントを第Ｎ＋１（Ｎ≧１）のテストステーションに着座された場合に、第Ｎのテストステーションにおける当該被テストコンポーネントのテスト結果が、予期に合致していれば、マニピュレータは、対応する当該第Ｎ＋１のテストステーションのＳＯＴ信号を送信し、予期に合致していないまたはテストが行われなかったのであれば、マニピュレータは、対応する第Ｎ＋１のテストステーションのＳＯＴ信号を送信しない。
【００３６】
ステップＢにおいて、制御ステーションは、受信した各ＳＯＴ信号に基づき、各テストステーションの順番に応じて、当該テストステーションに対応するビット値が１とし、そうでなければビッド値が０とするようにＳＯＴ信号シーケンスを構築する。
【００３７】
ステップＣにおいて、制御ステーションは、ＳＯＴ信号シーケンスを、制御ステーションが生成したＳＯＴ信号シーケンス予測値と比較し、マッチした場合、該当するテストステーションは、被テストコンポーネントのテストを実行し、上記の制御ステーションは、被テストコンポーネントの異なるテストステーションでのテスト結果を保存し、且つ被テストコンポーネントに対するテスト済みのテスト結果を、当該被テストコンポーネントに対応して一括表示する。ＳＯＴ信号シーケンスと、制御ステーションが生成したＳＯＴ信号シーケンス予測値とマッチしなかった場合、ＳＯＴ信号エラーメッセージを提示し、各テストステーションの被テストコンポーネントを除去（排除）するようにマニピュレータを制御し、各テストステーションの被テストコンポーネントのテスト結果をエラーメッセージファイルに保存する。
【００３８】
ここで、上記のＳＯＴ信号シーケンス予測値は、前回の各テストステーションのテスト結果に基づき生成されるものであり、ＳＯＴ信号シーケンス予測値を生成するステップには、
第１のテストステーションに、新たな被テストコンポーネントが配置されれば、その最上位ビット値を「１」とし、新たな被テストコンポーネントが配置されなければ、その最上位ビット値を、「０」とするＳＯＴ信号シーケンス予測値の最上位ビット値の生成ステップと、
その他の各ビット値を各テストステーションにその前の隣接するもののテスト結果に対応させ、前回のテスト結果にてテストに合格されたテストステーションに関して、その次の隣接するもののＳＯＴ信号予測値を「１」とし、合格しなかった場合、その次の隣接するもののＳＯＴ信号予測値を「０」とするＳＯＴ信号シーケンス予測値のその他の各ビット値の生成ステップとを含み、その中では、「１」が高レベルのＳＯＴ信号を表し、「０」が低レベルのＳＯＴ信号を表す。
【００３９】
本発明をより明確に説明するために、４つのテストステーションを採用する本発明の実施例と合わせて、本発明に係る用語を、以下のように定義する。
【００４０】
ＳＯＴ（Ｓｔａｒ  ｏｆ  Ｔｅｓｔ）信号とは、マニピュレータにより、被テストコンポーネントをテストステーションのテスト用ワークスペースに着座させた後に、ＰＣに送信する信号であって、今回のテストの開始を指示するための信号である。
ＥＯＴ（Ｅｎｄ  ｏｆ  Ｔｅｓｔ）信号とは、ＰＣは、テストステーションの今回のテスト結果を受信した後に、マニピュレータに送信する信号であって、今回のテストの終了を指示するための信号である。
【００４１】
ＢＩＮ信号とは、ＰＣは、ＥＯＴ信号とともに送信する信号であって、テスト合格又はテスト不合格を含むテストされたパラメータのビニングを示す信号である。
ＳＯＴ信号シーケンスとは、マニピュレータは、順番に並べられた４つのテストステーションに対応して、対応するコンポーネントを順次にそれぞれのテストステーションに着座させた後、マニピュレータからＳＯＴ送信規則（後述）に従ってＳＯＴ信号を順次に送信し、ＰＣは、これによって受信したＳＯＴ信号に基づき構築された信号シーケンスである。
【００４２】
ＳＯＴ信号シーケンス予測値とは、ＰＣは、現在受信したＳＯＴからなるＳＯＴ信号シーケンス、およびこの回の各テストステーションのテスト結果から、予め判定した次回受信すべくＳＯＴ信号シーケンスである。
【００４３】
以下、図４Ａ〜図１０を参照して、本発明のテスト方法を詳しく説明する。制御ステーションにＰＣを採用して、マルチステーション並行テスト用のソフトを実行してテストを開始する場合に、以下のステップを含む。
【００４４】
ステップＳ０１において、各テストステーションは、ＳＯＴ送信規則に従って、すなわち、個々の隣接するテストステーションの前回のテスト結果に基づき、当該テスト結果が予期に合致しているか否かを特定し、それに応じて、対応するテストステーションのＳＯＴ信号を送信するようにマニピュレータを制御する。
【００４５】
当該ＳＯＴ送信規則を下記のように具体的に説明する。
被テストコンポーネントがマニピュレータによって第１のテストステーションに着座される際に、マニピュレータは、第１テストステーションに対応するＳＯＴ信号をＰＣに送信する。
【００４６】
被テストコンポーネントがマニピュレータによって第Ｎ＋１（Ｎ≧１）のテストステーションに着座される場合において、もし、当該被テストコンポーネントは、第Ｎのテストステーションでテストされる時、当該第Ｎのテストステーションのテスト結果がテスト本体を介してＰＣに伝送され、ＰＣによってそのテスト値が予期に合致していると判定されれば、ＰＣによってＥＯＴ及びＢＩＮ信号が当該第Ｎのテストステーションのマニピュレータに送信する、すなわち、第ＮのテストステーションのマニピュレータがＥＯＴ及びＢＩＮ信号を受信すれば、それが第Ｎのステーションでのテストの合格を示し、マニピュレータにより被テストコンポーネントを着座させた後、当該第Ｎ＋１のテストステーションのＳＯＴ信号をＰＣに送信する。
【００４７】
被テストコンポーネントがマニピュレータによって第Ｎ＋１（Ｎ≧１）のテストステーションに着座される場合において、もし、当該被テストコンポーネントは、第Ｎのテストステーションでテストされる時、当該第Ｎのテストステーションのテスト結果がテスト本体を介してＰＣに伝送され、ＰＣによってそのテスト値が予期に合致していない（テストに合格していない）と判定されれば、または、第Ｎのテストステーションでテストを行わなかったことで、ＰＣが第Ｎのテストステーションのテスト結果を受信していなければ、ＰＣによってＥＯＴ及びＢＩＮ信号が当該第Ｎのテストステーションのマニピュレータに送信し、すなわち、第ＮのテストステーションのマニピュレータがＥＯＴ及びＢＩＮ信号を受信すれば、それが第Ｎのステーションでのテストの不合格または未テストを示し、マニピュレータは、当該第Ｎ＋１のテストステーションのＳＯＴ信号をＰＣに送信しない。
【００４８】
以下、本実施例における４つのテストステーション、及び４つのテストコンポーネントが順に当該４つのテストステーションに配置されて、それぞれにテストされる場合を例にして、このステップを詳しく説明する。
【００４９】
時系列Ａ１において、図４Ａに示されるように、テストが開始された直後では、第１のテストステーション以外のテストステーションに被テストコンポーネントＤＵＴ１がない場合に、マニピュレータは、第１のテストステーションのＳＯＴ信号をＰＣに送信し、第１のテストステーションのビット値は１となり、他のテストステーションはＳＯＴ信号を送信せず、他のテストステーションのビット値は０となる。
【００５０】
時系列Ａ２において、図５Ａに示されるように、被テストコンポーネントＤＵＴ１は、第１のテストステーションでテストに合格し、マニピュレータによって第２のテストステーションに着座され、且つ被テストコンポーネントＤＵＴ２が第１のテストステーションに着座されると、マニピュレータは、第２および第１のテストステーションのＳＯＴ信号をＰＣに送信し、第２および第１のテストステーションのビット値は、「１」となり、第３及び第４のテストステーションに被テストコンポーネントがなく、ＳＯＴ信号が送信されなく、第３及び第４のテストステーションのビット値は、「０」となる。
【００５１】
時系列Ａ３において、図６Ａに示されるように、被テストコンポーネントＤＵＴ１は、第２のテストステーションでのテストに合格し、マニピュレータによって第３のテストステーションに着座され、且つ、被テストコンポーネントＤＵＴ２は、第１のテストステーションでのテストに合格せずに、マニピュレータによって第２のテストステーションに着座され、且つ、被テストコンポーネントＤＵＴ３は第１のテストステーションに着座されると、マニピュレータは、第３および第１のテストステーションのＳＯＴ信号をＰＣに送信し、第３および第１のテストステーションのビット値が「１」となり、第２のテストステーションのＤＵＴ２は、第１のテストステーションでのテストに合格しなかったため、マニピュレータは第２のテストステーションのＳＯＴ信号を送信しないことによって、テストが行われなく、第２のテストステーションのビット値は「０」となり、第４のテストステーションには、被テストコンポーネントがないため、ＳＯＴ信号を送信しなく、第４のテストステーションのビット値は「０」となる。
【００５２】
時系列Ａ４において、図７Ａに示されるように、被テストコンポーネントＤＵＴ１は、第３のテストステーションでのテストに合格し、マニピュレータによって第４のテストステーションに着座され、且つ被テストコンポーネントＤＵＴ２は、第２のテストステーションで未テストのまま、マニピュレータによって第３のテストステーションに着座され、且つ被テストコンポーネントＤＵＴ３は、第１のテストステーションでテストに合格し、マニピュレータによって第２のテストステーションに着座され、且つ被テストコンポーネントＤＵＴ４は、マニピュレータによって第１のテストステーションに着座されると、マニピュレータは、第４、第２および第１のテストステーションのＳＯＴ信号を送信し、第４、第２および第１のテストステーションのビット値は「１」となり、第３のテストステーションのＤＵＴ２は、第２のテストステーションで未テストであるため、第３のテストステーションのマニピュレータがＳＯＴ信号を送信せず、第３のテストステーションのビット値は「０」となる。
【００５３】
ステップＳ０２において、ＰＣは、各テストステーションに対応するマニピュレータが送信したＳＯＴ信号を順次に受信し、各テストステーションの順番に応じてＳＯＴ信号シーケンスを構築する。
【００５４】
以下、図８に示されるように、ステップＳ０１における本実施例の４個のテストステーションに対応するものを例として説明する。ここで、「１」は、高レベルのＳＯＴ信号であることを表し、「０」は、低レベルで、ＳＯＴ信号がないことを表している。
【００５５】
時系列Ａ１に対応して説明すると、ＰＣは、マニピュレータから送信された第１のテストステーションのＳＯＴ信号を受信し、ＰＣによって構築されたＳＯＴ信号シーケンスは「１０００」となる。
時系列Ａ２に対応して説明すると、ＰＣは、マニピュレータから送信された第２および第１のテストステーションのＳＯＴ信号を受信し、ＰＣによって構築されたＳＯＴ信号シーケンスは、「１１００」となる。
【００５６】
時系列Ａ３に対応して説明すると、ＰＣは、マニピュレータから送信された第３および第１のテストステーションのＳＯＴ信号を受信し、ＰＣによって構築されたＳＯＴ信号シーケンスは、「１０１０」となる。
時系列Ａ４に対応して説明すると、ＰＣは、マニピュレータから送信された第４、第２および第１のテストステーションのＳＯＴ信号を受信し、ＰＣによって構築されたＳＯＴ信号シーケンスは「１１０１」となる。
【００５７】
ステップＳ０３において、ＰＣは、上記のＳＯＴ信号シーケンスを、生成されたＳＯＴ信号シーケンス予測値と比較し、今回のＳＯＴ信号シーケンスが予測値とマッチするか否かを特定し、マッチした場合、ステップＳ０４に移行し、そうでない場合、ステップＳ０５に移行する。
【００５８】
ここで、ＳＯＴ信号シーケンス予測値の生成規則として、各テストステーションのテスト結果に基づいて、現在のテストステーションでのテストに合格して次のステーションに移行する場合に、ＳＯＴ信号予測値を、高レベルのＳＯＴ信号であることを表す「１」とし、現在のテストステーションでテストに合格せず、次のステーションに移行する場合に、ＳＯＴ信号予測値を、低レベルで、ＳＯＴ信号がないことを表す「０」とし、また、第１のテストステーションに新たな被テストコンポーネントが配置された場合に、ＳＯＴ信号予測値を「１」とし、新たな被テストコンポーネントが配置されなかった場合に、ＳＯＴ信号予測値を「０」とする。さらに、以下のように詳しく説明する。
【００５９】
時系列Ａ１におけるＳＯＴ信号シーケンス予測値に関して、図４Ａに示されるように、初回のテスト前、または各テストステーションにおける被テストコンポーネントが除去され、再テストを行う前に、マニピュレータは、被テストコンポーネントＤＵＴ１を第１のテストステーションに配置されるように制御し、その他のテストステーションに被テストコンポーネントが配置されない場合に、ＰＣのＳＯＴ信号シーケンス予測値が「１０００」に設定される。
【００６０】
時系列Ａ２のＳＯＴ信号シーケンス予測値に関して、図５Ａに示されるように、被テストコンポーネントＤＵＴ１は、第１のテストステーションでテストに合格し、マニピュレータは、被テストコンポーネントＤＵＴ１が第２のテストステーションに配置され、被テストコンポーネントＤＵＴ２が第１のテストステーションに配置されるように制御し、その他のテストステーションには、被テストコンポーネントが配置されない場合に、ＰＣのＳＯＴ信号シーケンス予測値が「１１００」に設定される。
【００６１】
時系列Ａ３のＳＯＴ信号シーケンス予測値に関して、図６Ａに示されるように、被テストコンポーネントＤＵＴ１は、第２のテストステーションでのテストに合格し、マニピュレータは、被テストコンポーネントＤＵＴ１が第３のテストステーションに配置されるように制御し、被テストコンポーネントＤＵＴ２は第１のテストステーションでのテストに合格していなく、マニピュレータは、被テストコンポーネントＤＵＴ２が第２のテストステーションに配置され、被テストコンポーネントＤＵＴ３が第１のテストステーションに配置されるように制御し、第４のテストステーションには被テストコンポーネントが配置されない場合に、ＰＣのＳＯＴ信号シーケンス予測値が「１０１０」に設定される。
【００６２】
時系列Ａ４におけるＳＯＴ信号シーケンス予測値に関して、図７Ａに示されるように、被テストコンポーネントＤＵＴ１は、第３のテストステーションでのテストに合格され、マニピュレータは、被テストコンポーネントＤＵＴ１が第４のテストステーションに配置されるように制御し、被テストコンポーネントＤＵＴ２は、第２のテストステーションでテストされず、マニピュレータは、被テストコンポーネントＤＵＴ２が第３のテストステーションに配置され、被テストコンポーネントＤＵＴ３は、第１のテストステーションでのテストに合格され、マニピュレータは、被テストコンポーネントＤＵＴ３が第２のテストステーションに配置されるように制御し、被テストコンポーネントＤＵＴ４が第１のテストステーションに配置されるように制御した場合に、ＰＣのＳＯＴ信号シーケンス予測値が「１１０１」に設定される。
【００６３】
ステップＳ０４において、今回のＳＯＴ信号シーケンスは、ＳＯＴ信号シーケンス予測値とマッチし、マニピュレータから送信されたＳＯＴ信号が予期に合致していることを示していて、ＰＣによって現在に構築されたＳＯＴ信号シーケンスに従って、各テストステーションにおける被テストコンポーネントのテストを実行する。
【００６４】
そして、マニピュレータは、順次に各テストステーションで被テストコンポーネントのテストが完了した後、テストに合格したコンポーネントを、次のステーションに搬送してテーピングまたは梱包し、テストに合格しなかったコンポーネントを、その後の再テストまたは分析処理をしやすくするように、不合格物収容缶に搬送するように制御する。
【００６５】
ステップＳ０５において、今回のＳＯＴ信号シーケンスは、ＳＯＴ信号シーケンス予測値とマッチしていなく、マニピュレータから送信されたＳＯＴ信号は予期に合致していないことを示している場合に、関連情報がログファイルに記録され、マニピュレータは、各テストステーションにおける全ての被テストコンポーネントを回収ステーションに移すように制御され、被テストコンポーネントを除去した後、ステップＳ０１に戻り、被テストコンポーネントの配置から、新たなテストを再度に行うようにする。
【００６６】
回収ステーション内の被テストコンポーネントについて、廃棄率を下げるために、再テストを行うことが可能である。
以下、ステップＳ０１における本実施例の４個のテストステーションに対応するものを例として、ステップＳ０２〜Ｓ０５をさらに説明する。
【００６７】
初回のテストの前、または各テストステーションの被テストコンポーネントが除去された後の再テストの前について、説明の便宜上、それを時系列Ａ０とし、この時に設定されるＰＣのＳＯＴ信号シーケンス予測値を、「１０００」とする。
【００６８】
時系列Ａ１に対応して説明すると、その前回で生成されたＳＯＴ信号シーケンス予測値、すなわち、上記の時系列Ａ０におけるＳＯＴ信号シーケンス予測値が「１０００」であり、ＳＯＴ信号シーケンスは「１０００」であって、予測値とマッチしていると判定され、本時系列Ａ１の完了後、ＰＣは、テスト結果に基づき、次回に使用されるＳＯＴ信号シーケンス予測値として、「１１００」を生成する。
【００６９】
時系列Ａ２に対応して説明すると、ＰＣが構築されたＳＯＴ信号シーケンス「１１００」は、時系列Ａ１で生成されたＳＯＴ信号シーケンス予測値「１１００」とマッチしていると判定され、本時系列Ａ２の完了後、ＰＣは、テスト結果に基づき、次回に使用されるＳＯＴ信号シーケンス予測値として、「１０１０」を生成する。
【００７０】
時系列Ａ３に対応して説明すると、ＰＣが構築されたＳＯＴ信号シーケンス「１０１０」は、時系列Ａ２で生成されたＳＯＴ信号シーケンス予測値「１０１０」とマッチしていると判定され、本時系列Ａ３の完了後、ＰＣは、テスト結果に基づき、次回に使用されるＳＯＴ信号シーケンス予測値として、「１１０１」を生成する。
【００７１】
時系列Ａ４に対応して説明すると、ＰＣが構築されたＳＯＴ信号シーケンス「１１０１」は、時系列Ａ３で生成されたＳＯＴ信号シーケンス予測値「１１０１」とマッチしていると判定され、本時系列Ａ４の完了後、第４のテストステーションでテストが完了した被テストコンポーネントをビニングするようにマニピュレータを制御する。
【００７２】
上記のいずれかの対応する時系列において、ＰＣが構築されたＳＯＴ信号シーケンスは、その一つ前の時系列で生成されたＳＯＴ信号シーケンス予測値とマッチしなかった場合、ＳＯＴ信号エラーメッセージを提示し、各テストステーションにおける全ての被テストコンポーネントを回収ステーションに移すようにマニピュレータを制御し、被テストコンポーネントを除去した後、ステップＳ０１に戻り、被テストコンポーネントの配置から、新たなテストを再度に行うようにする。
マッチしなかった場合として、以下の２つの場合が含まれる。一つとして、被テストコンポーネントは、第Ｎのテストステーションでのテストに合格し、マニピュレータによって第Ｎ＋１のテストステーションに配置される際に、上記マニピュレータは、第Ｎ＋１のテストステーションのＳＯＴ信号をＰＣに送信すべきであり、ＰＣは、マニピュレータから送信されたＳＯＴ信号を受信しなかった場合、ＳＯＴ信号エラーメッセージを提示する。もう一つとして、被テストコンポーネントは、第Ｎのステーションでのテストに合格していない、又はテストが行われず、マニピュレータによって第Ｎ＋１のテストステーションに配置される際に、マニピュレータは、第Ｎ＋１のテストステーションのＳＯＴ信号をＰＣに送信すべきでなく、ＰＣは、マニピュレータから送信されたＳＯＴ信号を受信した場合、ＳＯＴ信号エラーメッセージを提示する。
【００７３】
その後にテストステーションに着座される他の被テストコンポーネントについて、同様であるため、その説明を省略する。
以下、上記の各時系列の観点から、本発明を説明する。
【００７４】
時系列Ａ０は、初回のテストの前、または各テストステーションの被テストコンポーネントが除去された後の再テストの前を示していて、この時に設定されるＰＣのＳＯＴ信号シーケンス予測値は、「１０００」である。この時、各テストステーションには、被テストコンポーネントが存在しない。
【００７５】
時系列Ａ１において、被テストコンポーネントＤＵＴ１は、マニピュレータによって第１のテストステーションに着座され、マニピュレータは、当該第１のテストステーションに対応するＳＯＴ信号をＰＣに送信する。
そして、ＰＣは、マニピュレータから送信された第１テストステーションのＳＯＴ信号を受信し、それに基づきＳＯＴ信号シーケンスとして、「１０００」を構築し、Ａ０時系列で生成されたＳＯＴ信号シーケンス予測値「１０００」とマッチすると判定する。
【００７６】
図４Ｂに示されるように、ＰＣは、テスト本体を介して対応するテストステーションのテスト結果を受信し、第１のテストステーションに対して、テストされたＤＵＴ１のテスト結果を表示する。ここで、第１のテストステーションによってテストされるパラメータは、ＩＣＣ、Ｅｘａｍｐｌｅ、Ｖｓｔである。
【００７７】
ＰＣは、第１のテストステーションのＥＯＴ及びＢＩＮ信号をマニピュレータに送信し、且つ今回のＳＯＴ信号シーケンス「１０００」、第１のテストステーションのテスト結果に基づき、次回（すなわち、時系列Ａ２）に使用されるＳＯＴ信号シーケンス予測値として、「１１００」を生成する。
【００７８】
時系列Ａ２において、マニピュレータは、第１のテストステーションのＥＯＴとＢＩＮ信号を受信し、第１のテストステーションでのテストに合格したことを示し、被テストコンポーネントＤＵＴ１は、マニピュレータによって第２のテストステーションに着座され、被テストコンポーネントＤＵＴ２は、マニピュレータによって第１のテストステーションに着座され、マニピュレータは、第２および第１のテストステーションのＳＯＴ信号をＰＣに送信する。
【００７９】
そして、ＰＣは、マニピュレータから送信された第２および第１のテストステーションのＳＯＴ信号を受信し、これに基づいてＳＯＴ信号シーケンス「１１００」を構築し、Ａ１時系列で生成されたＳＯＴ信号シーケンス予測値「１１００」とマッチしていると判定する。
【００８０】
図５Ｂに示されるように、ＰＣは、対応するテストステーションのテスト結果をテスト本体を介して受信し、そのテスト結果を保存し、第１のテストステーションに対して、テストされたＤＵＴ２のテスト結果を表示させ、第２のテストステーションに対して、テストされたＤＵＴ１のテスト結果を一括表示する（すなわち、時系列Ａ１、Ａ２のテスト結果を含む）。ここで、第２テストステーションによってテストされるパラメータは、Ｖｃｓｐｒｅ、ＰＳＲＲ、Ｔ＿ｄｅｌａｙである。
【００８１】
この時系列において、被テストコンポーネントＤＵＴ１は、第２のテストステーションでのテストに合格し、ＰＣは、第２のテストステーションのＥＯＴ、及びテスト合格を示すＢＩＮ信号をマニピュレータに送信し、被テストコンポーネントＤＵＴ２は、第１のテストステーションでのテストに合格していなく、ＰＣは、第１テストステーションのＥＯＴ、及びテスト不合格を示すＢＩＮ信号をマニピュレータに送信し、且つ今回のＳＯＴ信号シーケンス「１１００」、第１および第２のテストステーションのテスト結果に基づき、次回（すなわち、時系列Ａ３）に使用されるＳＯＴ信号シーケンス予測値として、「１０１０」を生成する。
【００８２】
時系列Ａ３において、マニピュレータは、第２のテストステーションのＥＯＴとＢＩＮ信号を受信し、被テストコンポーネントＤＵＴ１が第２のテストステーションでのテストに合格したことを示し、被テストコンポーネントＤＵＴ１は、マニピュレータによって第３のテストステーションに着座される。被テストコンポーネントＤＵＴ２は、第１のテストステーションでのテストに合格していなく、マニピュレータによって第２のテストステーションに着座され、被テストコンポーネントＤＵＴ３は、第１のテストステーションに着座されると、マニピュレータは、第３および第１のテストステーションのＳＯＴ信号をＰＣに送信し、第２のテストステーションのＤＵＴ２は第１のテストステーションでテストに合格しなかったため、第２のテストステーションのＳＯＴ信号を送信しない。
【００８３】
そして、ＰＣは、マニピュレータから送信された第３および第１のテストステーションのＳＯＴ信号を受信し、これに基づいてＳＯＴ信号シーケンス「１０１０」を生成し、Ａ２時系列で生成されたＳＯＴ信号シーケンス予測値「１０１０」とマッチしていると判定する。
【００８４】
図６Ｂに示されるように、ＰＣは、対応するテストステーションのテスト結果をテスト本体を介して受信し、そのテスト結果を保存し、第１のテストステーションに対して、テストされたＤＵＴ３のテスト結果を表示させ、第２のテストステーションに対して、被テストコンポーネントＤＵＴ２をテストしなかったため、テスト結果を表示することなく、第３のテストステーションに対して、テストされたＤＵＴ１のテスト結果を一括表示する（すなわち、時系列Ａ１、Ａ２およびＡ３のテスト結果を含む）。ここで、第３のテストステーションによってテストされるパラメータは、Ｖｃｓｐｒｅ１、ＰＳＲＲ１である。
【００８５】
この時系列において、被テストコンポーネントＤＵＴ１は、第３のテストステーションでのテストに合格し、ＰＣは、第３のテストステーションのＥＯＴ、及びテスト合格を示すＢＩＮ信号をマニピュレータに送信し、被テストコンポーネントＤＵＴ２は、第２のテストステーションでテストされず、ＰＣは、ＥＯＴ及びＢＩＮ信号を送信せず、被テストコンポーネントＤＵＴ３は、第１のテストステーションでテストに合格し、ＰＣは、第１のテストステーションのＥＯＴ及びテスト合格を示すＢＩＮ信号をマニピュレータに送信し、且つ今回のＳＯＴ信号シーケンス「１０１０」および第１〜第３のテストステーションのテスト結果に基づき、次回（すなわち、時系列Ａ４）に使用されるＳＯＴ信号シーケンス予測値として、「１１０１」を生成する。
【００８６】
時系列Ａ４において、マニピュレータは、第３のテストステーションのＥＯＴとＢＩＮ信号を受信し、被テストコンポーネントＤＵＴ１が第３のテストステーションのテストに合格したことを示し、被テストコンポーネントＤＵＴ１は、マニピュレータによって第４のテストステーションに着座され、被テストコンポーネントＤＵＴ２は、第２のテストステーションにおいてテストされず、マニピュレータによって第３のテストステーションに着座され、マニピュレータは、第１のテストステーションのＥＯＴとＢＩＮ信号を受信し、被テストコンポーネントＤＵＴ３が第１のテストステーションのテストに合格したことを示し、被テストコンポーネントＤＵＴ３は、マニピュレータによって第２のテストステーションに着座され、被テストコンポーネントＤＵＴ４は、マニピュレータによって第１のテストステーションに着座されると、マニピュレータは、第４、第２および第１のテストステーションのＳＯＴ信号をＰＣに送信し、第３のテストステーションにおけるＤＵＴ２は第２のテストステーションでのテストに合格しなかったため、マニピュレータは第３のテストステーションのＳＯＴ信号を送信しない。
【００８７】
そして、ＰＣは、マニピュレータから送信された第４、第２および第１のテストステーションのＳＯＴ信号を受信し、これに基づいてＳＯＴ信号シーケンス「１１０１」を構築し、Ａ３時系列で生成されたＳＯＴ信号シーケンス予測値「１１０１」とマッチしていると判定する。
【００８８】
図７Ｂに示されるように、ＰＣは、対応するテストステーションのテスト結果をテスト本体を介して受信し、そのテスト結果を保存し、第１のテストステーションに対して、テストされたＤＵＴ４のテスト結果を表示させ、第２のテストステーションに対して、テストされたＤＵＴ３のテスト結果を一括表示させ（すなわち、時系列Ａ３およびＡ４のテスト結果を含む）、第３のテストステーションに対して、被テストコンポーネントＤＵＴ２をテストしなかったため、テスト結果を表示することなく、第４のテストステーションに対して、テストされたＤＵＴ１のテスト結果を一括表示する（すなわち、時系列Ａ１、Ａ２、Ａ３およびＡ４のテスト結果を含む）。ここで、第４のテストステーションによってテストされるパラメータは、Ｔ＿ｄｅｌａｙ１である。
【００８９】
この時系列において、被テストコンポーネントＤＵＴ１は、第４のテストステーションでのテストに合格し、ＰＣは、第４のテストステーションのＥＯＴ及びテスト合格を示すＢＩＮ信号をマニピュレータに送信し、被テストコンポーネントＤＵＴ１を次のセッションに移行させ、梱包又は他の処理が行われ、被テストコンポーネントＤＵＴ２は、第３のテストステーションでテストされず、ＰＣはＥＯＴ信号及びＢＩＮ信号を送信しなく、被テストコンポーネントＤＵＴ３は、第２のテストステーションでのテストに合格し、ＰＣは、第２のテストステーションのＥＯＴ及びテスト合格を示すＢＩＮ信号をマニピュレータに送信し、被テストコンポーネントＤＵＴ４は、第１のテストステーションでテストに合格し、ＰＣは、第１のテストステーションのＥＯＴ信号及びテスト合格を示すＢＩＮ信号をマニピュレータに送信する。
【００９０】
その後、上記の時系列Ａ０に対応するものから、再び新たなテストを行う。
図９に示されるように、ＰＣは、マニピュレータから送信された各テストステーションに対応するＳＯＴ信号を順次に受信し、構築されたＳＯＴ信号シーケンス「１１０１」は、ＳＯＴ信号シーケンス予測値「Ｘ１００」とマッチしていなく（ここで、「Ｘ」は、「１」または「０」のいずれであってもよいことを意味する。これは、第１のテストステーションに対するコンポーネントの供給が途切れた状況が表れたからである）、ＰＣのテスト用ソフトウェアインターフェースには、ＳＯＴ信号エラーメッセージ（ＳＯＴ  ｅｒｒｏｒ  ｍｅｓｓａｇｅ）が提示された場合に、ＰＣは、各テストステーションの被テストコンポーネントを回収ステーションに移すようにマニピュレータに指示し、被テストコンポーネントが除去された後、ステップＳ０１に戻り、被テストコンポーネントの配置から新たなテストを行う。
【００９１】
図１０に示されるように、上述のＳＯＴエラーメッセージの情報は、エラーメッセージファイルに記憶され、ＰＣのマルチステーション並行テスト用ソフトウェアのインストール場所における別のフォルダに保存しておく。当該エラーメッセージの情報には、操作者が後で調べやすくなるように、ＳＯＴ信号のエラー時間およびＳＯＴ信号シーケンスとＳＯＴ信号シーケンス予測値との比較エラー情報が含まれている。
【００９２】
以上をまとめると、本発明のテスト方法によれば、各テストステーションは、テストが完了した後、当該ステーションのテストデータを生成し、テスト本体からＰＣに送信し、上記のＰＣは、その前に生成されたＳＯＴ信号予測規則および被テストコンポーネントのテスト順序に応じて、テストデータを整合し、被テストコンポーネントが現在に位置するテストステーションに応じて、当該テストステーションに対応するテストウィンドウにテスト結果及び具体的なパラメータのデータを表示することで、各テストステーションによる被テストコンポーネントの全てのパラメータの順次テスト及びデータ整合を実現し、複数のテストステーションにおける複数の被テストコンポーネントの並行テストをさらに実現することができるとともに、被テストコンポーネントとテストデータとの１対１の対応を確保し、データの位置ズレ及び漏れを防止し、テスト時間及びテストコストを節約し、テスト効率を向上させることができる。
【００９３】
図１１に示されるように、本発明の第二実施例は、通信可能に順次に接続された制御ステーション２００とテスト本体１００とを含むマルチステーション並行テストデバイスを提供する。前記制御ステーション２００には、マルチステーション並行テスト用のソフトウェア２１０がインストールされている。制御ステーション２００として、ＰＣの他に、マルチステーション並行テスト用のソフトウェア２１０をインストール可能なプロセッサを採用することができる。
【００９４】
制御ステーション２００は、テスト本体１００とバスによって通信可能に接続される。テスト本体１００には、複数のハードウェアモジュール１１０、１２０、１３０、１４０が含まれている。複数のハードウェアモジュール１１０、１２０、１３０、１４０のそれぞれは、各ハードウェアモジュールのテスト源を集約し、少なくとも１つのテスト用ワークスペースに接続されるテストボックス（テストセット）４１０、４２０、４３０、４４０と、通信可能に接続され、第１から第４のテストステーションＳｉｔｅ１、Ｓｉｔｅ２、Ｓｉｔｅ３、Ｓｉｔｅ４を構成する。前記四つのテストステーションは、被テストコンポーネントの一部のパラメータをテストし、当該一部のパラメータのテスト結果を、テスト本体１００から制御ステーション２００にアップロードする。
【００９５】
上記のマルチステーション並行テストデバイスは、制御ステーション２００と通信可能に接続され、被テストコンポーネントの出入及び各テストステーションでの切り替えを制御するためのマニピュレータ３００をさらに含む。当該マニピュレータ３００には、マニピュレータ上の被テストコンポーネントの着座状態を検出できるように、センサが取り付けられている。
【００９６】
制御ステーション２００とマニピュレータ３００との通信方式として、ＧＰＩＢ、ＴＴＬやＲＳ２３２等が採用し得る。
本実施例は、被テストコンポーネントがテストボックスの近くにあると要求される場合に適用され、マルチステーション並行テストが行われる際の原理が、上述のマルチステーション並行テスト方法と一致するため、ここではその説明を省略する。
【００９７】
図１２に示されるように、本発明の第三実施例は、マルチステーション並行テスト用のソフトウェア１１０がインストールされている制御ステーションであって、ＰＣの他に、マルチステーション並行テスト用のソフトウェア１１０をインストール可能なプロセッサを採用可能である制御ステーション１００と、
制御ステーション１００とそれぞれに通信可能に接続され、被テストコンポーネントの一部のパラメータをテストし、当該一部のパラメータのテスト結果を制御ステーション１００にアップロードする複数のテストハードウェア（テストステーションとも言う）２１０、２２０、２３０、２４０とを備え、
さらに、制御ステーション１００と通信可能に接続され、被テストコンポーネントの出入及び各テストステーションでの切り替えを制御するためのマニピュレータ３００を含んで、当該マニピュレータ３００には、マニピュレータ上の被テストコンポーネントの着座状態を検出できるように、センサが取り付けられ、
制御ステーション１００とマニピュレータ３００との通信方式として、ＧＰＩＢ、ＴＴＬやＲＳ２３２等が採用し得るマルチステーション並行テストデバイスを提供する。
【００９８】
本実施例によるマルチステーション並行テストデバイスは、マルチステーション並行テストを行う際の原理が、上述のマルチステーション並行テスト方法と一致するため、ここではその説明を省略する。
なお、上記なものは、本発明の好ましい実施例に過ぎず、本発明を限定するものではなく、本発明の精神および原理の範囲内でなされた如何なる修正、同等の置換、改良なども、本発明の保護範囲に含まれるべきである。
【図１】
2021522518.tif 000003
【図２】
2021522518.tif 000004
【図３】
2021522518.tif 000005
【図４Ａ】
2021522518.tif 000006
【図４Ｂ】
2021522518.tif 000007
【図５Ａ】
2021522518.tif 000008
【図５Ｂ】
2021522518.tif 000009
【図６Ａ】
2021522518.tif 000010
【図６Ｂ】
2021522518.tif 000011
【図７Ａ】
2021522518.tif 000012
【図７Ｂ】
2021522518.tif 000013
【図８】
2021522518.tif 000014
【図９】
2021522518.tif 000015
【図１０】
2021522518.tif 000016
【図１１】
2021522518.tif 000017
【図１２】
2021522518.tif 000018
【国際調査報告】
2021522518.tif 000019
2021522518.tif 000020
2021522518.tif 000021
2021522518.tif 000022