(57)【要約】電流積分器における増幅器の負荷電流キャンセル方法は、電流積分用の積分キャパシタ（Ｃｉｎｔ）を備えた演算トランスコンダクタンス増幅器に入力電流（Ｉｉｎ）を印加するステップと、前記演算トランスコンダクタンス増幅器の出力電流（Ｉｏｕｔ）を検出抵抗器（Ｒｓｅｎｓｅ）に導通させることで、前記検出抵抗器上での電圧降下を生成するステップと、前記検出抵抗器上での前記電圧降下に応じてキャンセル電流（Ｉｏｕｔ，ｃａｎｃｅｌ）を生成するステップと、前記出力電流が前記検出抵抗器を通過する前後において前記キャンセル電流を前記出力電流に注入することで、前記出力電流に対する前記入力電流への依存を排除するステップと、を含む。
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【特許請求の範囲】
【請求項１】
電流積分器における増幅器の負荷電流キャンセル方法であって、
電流積分用の積分キャパシタ（Ｃｉｎｔ）を備えた演算トランスコンダクタンス増幅器に入力電流（Ｉｉｎ）を印加するステップと、
前記演算トランスコンダクタンス増幅器の出力電流（Ｉｏｕｔ）を検出抵抗器（Ｒｓｅｎｓｅ）に導通させることで、前記検出抵抗器（Ｒｓｅｎｓｅ）上での電圧降下を生成するステップと、
前記検出抵抗器（Ｒｓｅｎｓｅ）上での前記電圧降下に応じてキャンセル電流（Ｉｏｕｔ，ｃａｎｃｅｌ）を生成するステップと、
前記出力電流（Ｉｏｕｔ）が前記検出抵抗器（Ｒｓｅｎｓｅ）を通過する前後において前記キャンセル電流（Ｉｏｕｔ，ｃａｎｃｅｌ）を前記出力電流（Ｉｏｕｔ）に注入することで、前記入力電流（Ｉｉｎ）に対する前記出力電流（Ｉｏｕｔ）の依存を排除するステップと、
を含む、方法。
【請求項２】
前記検出抵抗器（Ｒｓｅｎｓｅ）上での前記電圧降下を積分し、当該積分された電圧降下を前記キャンセル電流（Ｉｏｕｔ，ｃａｎｃｅｌ）に変換するステップをさらに含む、
請求項１に記載の方法。
【請求項３】
前記出力電流（Ｉｏｕｔ）が前記検出抵抗器（Ｒｓｅｎｓｅ）を通過した後に前記キャンセル電流（Ｉｏｕｔ，ｃａｎｃｅｌ）が前記出力電流（Ｉｏｕｔ）に注入される、請求項２に記載の方法。
【請求項４】
スイッチトキャパシタ積分器を設けるステップと、
前記スイッチトキャパシタ積分器により前記電圧降下を積分するステップと、
をさらに含む、
請求項２又は３に記載の方法。
【請求項５】
前記検出抵抗器（Ｒｓｅｎｓｅ）上での前記電圧降下がキャパシタ上でサンプリングされ、
前記サンプリングされた電圧降下が前記キャンセル電流（Ｉｏｕｔ，ｃａｎｃｅｌ）に変換される、
請求項１に記載の方法。
【請求項６】
前記サンプリングされた電圧降下は、追加の演算トランスコンダクタンス増幅器により前記キャンセル電流（Ｉｏｕｔ，ｃａｎｃｅｌ）に変換される、
請求項５に記載の方法。
【請求項７】
前記出力電流（Ｉｏｕｔ）が前記検出抵抗器（Ｒｓｅｎｓｅ）を通過する前に前記キャンセル電流（Ｉｏｕｔ，ｃａｎｃｅｌ）が前記出力電流（Ｉｏｕｔ）に注入される、
請求項５又は６に記載の方法。
【請求項８】
電流積分用の積分キャパシタ（Ｃｉｎｔ）を備えた演算トランスコンダクタンス増幅器と、
前記演算トランスコンダクタンス増幅器の出力に接続された検出抵抗器（Ｒｓｅｎｓｅ）と、
前記検出抵抗器（Ｒｓｅｎｓｅ）上での電圧降下をキャンセル電流（Ｉｏｕｔ，ｃａｎｃｅｌ）に変換するように構成された変換回路と、
前記変換回路の出力と、前記検出抵抗器（Ｒｓｅｎｓｅ）の直前又は直後に配置されたノードとの接続部と、
を備えた、電流積分器。
【請求項９】
前記変換回路は、前記検出抵抗器（Ｒｓｅｎｓｅ）上での前記電圧降下を積分するように構成された追加の積分器をさらに備えた、
請求項８に記載の電流積分器。
【請求項１０】
前記追加の積分器の出力を前記キャンセル電流（Ｉｏｕｔ，ｃａｎｃｅｌ）に変換するように構成された前記変換回路の追加の演算トランスコンダクタンス増幅器をさらに備えた、
請求項９に記載の電流積分器。
【請求項１１】
前記検出抵抗器（Ｒｓｅｎｓｅ）は、前記演算トランスコンダクタンス増幅器と出力ノードとの間に配置され、
前記追加の演算トランスコンダクタンス増幅器の出力が前記出力ノードに接続されている、
請求項１０に記載の電流積分器。
【請求項１２】
前記追加の積分器は、スイッチトキャパシタ積分器である、
請求項９から１１のうちいずれか一項に記載の電流積分器。
【請求項１３】
前記変換回路は、前記検出抵抗器（Ｒｓｅｎｓｅ）上での前記電圧降下をキャパシタ上でサンプリングするように構成されている、
請求項８に記載の電流積分器。
【請求項１４】
前記サンプリングされた電圧降下を前記キャンセル電流（Ｉｏｕｔ，ｃａｎｃｅｌ）に変換するように構成された前記変換回路の追加の演算トランスコンダクタンス増幅器をさらに備えた、
請求項１３に記載の電流積分器。
【請求項１５】
前記追加の演算コンダクタンス増幅器の出力は、前記演算トランスコンダクタンス増幅器と前記検出抵抗器（Ｒｓｅｎｓｅ）との間のノードに接続されている、
請求項１４に記載の電流積分器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチトキャパシタデジタル−アナログ変換器を備えた電流積分器の分野に関する。
【背景技術】
【０００２】
図６に示されている回路図は、デジタル−アナログ変換器（ＤＡＣ）で用いられる典型的な積分ステージの基本的な回路トポロジーを示す。仮想接地電位ｖｎを入力電流Ｉｉｎに印加することにより電流が積分キャパシタＣｉｎｔ上で積分される。仮想接地電位ｖｎは、出力電流Ｉｏｕｔとトランスコンダクタンスｇｍとの商であり、すなわち、ｖｎ＝Ｉｏｕｔ／ｇｍとなる。
【０００３】
積分キャパシタＣｉｎｔ上で電流が増大すると出力電圧Ｖｏｕｔが増大するため、回路は、ほぼ常にフィードバックで、例えば、デルタ−シグマ変換器で使用される。フィードバックは、電流源により、又は、スイッチトキャパシタデジタル−アナログ変換器（ＳＣ  ＤＡＣ）により生成され得る。スイッチトキャパシタデジタル−アナログ変換器は、電流を仮想接地電位のノードに注入して電荷を積分キャパシタから減算し、これにより、出力電圧Ｖｏｕｔを許容範囲内に維持する。
【０００４】
スイッチトキャパシタデジタル−アナログ変換器において、Ｑ＝Ｃ（ＶＤＡＣ−ｖｎ）のサイズの電荷パッケージが注入される。式中、Ｃは積分キャパシタＣｉｎｔの容量であり、ＶＤＡＣはデジタル−アナログ変換器の供給電圧である。従って、仮想接地電位ｖｎはＤＡＣの電荷に直接的に影響を与える。
【０００５】
負荷キャパシタＣＬの容量を線形とみなし得るため、出力電流Ｉｏｕｔもまた入力電流Ｉｉｎに線形的に関連し、これにより、仮想接地電位ｖｎを入力信号に依存させる。この信号依存性により、高精度アプリケーションにおいては許容不可能な非線形性が発生する。
【０００６】
この問題への対処として、仮想接地電位ｖｎを低減するためにトランスコンダクタンスｇｍを増大できるが、これは電力消費を高くする。或いは、デジタル較正も利用できるが、この方法は、各デバイスのための較正定数の推定を必要とするため、非常に高い線形性要件に準拠するような十分な精度で達成することは困難であろう。
【０００７】
より実際的な解決方法は、演算トランスコンダクタンス増幅器（ＯＴＡ）の出力負荷電流の最小化である。このような技術が、電圧入力デルタ−シグマ変換器のために提示されており、フィードバック中の仮想接地スパイクを、ＤＡＣ信号及び推定された入力信号電荷を出力に注入することにより最小化する。図７に示されている回路のように、実効入力電流が、フィードフォワードトランスコンダクタｇｍｆｆを用いて推定される。しかし、フィードフォワードトランスコンダクタンスｇｍｆｆは、プロセス、温度及び入力信号の変動に関して抵抗器Ｒに正確に適合しないであろう。また、仮想接地電位ｖｎの偏差の排除が、高線形性アプリケーションに関しては十分に正確になされないであろう。
【０００８】
公知の解決方法は、電圧入力積分ステージにおけるＤＡＣパルス開始時の仮想接地電位ｖｎの動的偏差Δｖｎ，ｄｙｎの低減に焦点を当てている（図８）。しかし、高度に線形のＳＣ  ＤＡＣに関して重要なのは、ＤＡＣパルス終了時の仮想接地電位ｖｎの静的偏差Δｖｎ，ｓｔａｔである。なぜなら、これが電荷転送の精度を決定するからである。仮想接地電位ｖｎは、ＤＡＣパルス終了時の接地電位と等しくなければならない。
【０００９】
さらに、公知の解決方法は、演算トランスコンダクタンス増幅器の主要な出力電流が積分キャパシタＣｉｎｔに流入することを想定している。負荷キャパシタＣＬの容量が積分キャパシタＣｉｎｔの容量の倍数である場合、これに従い、演算トランスコンダクタンス増幅器の負荷電流が、より高くなる。特に、様々なタイプの負荷キャパシタＣＬ及び積分キャパシタＣｉｎｔを使用する場合、プロセス誤差及び温度変動により、負荷電流の最小化が非効率的になるであろう。
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明の目的は、プロセス及び温度依存較正を不要にするために電流積分器の非線形性を低減するための実用的な方法を開示することである。
【課題を解決するための手段】
【００１１】
この目的は、請求項１に記載の方法、及び、請求項８に記載の電流積分器を用いて達成される。変型例及び実施形態は従属項から得られる。
【００１２】
上述の定義は、特に明記されていない限り、以下の説明にも適用される。
【００１３】
電流積分器における増幅器の負荷電流キャンセル方法は、電流積分用の積分キャパシタが設けられた演算トランスコンダクタンス増幅器に入力電流を印加するステップと、前記演算トランスコンダクタンス増幅器の出力電流を検出抵抗器に導通させることで、前記検出抵抗器上での電圧降下を生成するステップと、前記検出抵抗器上での前記電圧降下に応じてキャンセル電流を生成するステップと、前記出力電流が前記検出抵抗器を通過する前後に前記キャンセル電流を前記出力電流に注入することで、前記入力電流に対する前記出力電流の依存を排除するステップと、を含む。
【００１４】
前記方法の変型例において、前記検出抵抗器上での前記電圧降下が積分され、当該積分された電圧降下が前記キャンセル電流に変換される。前記電圧降下を積分するためにスイッチトキャパシタ積分器が設けられ得る。具体的には、前記キャンセル電流は、前記出力電流が前記検出抵抗器を通過した後に前記出力電流に注入される。
【００１５】
前記方法のさらなる変型例において、前記検出抵抗器上での前記電圧降下がキャパシタ上でサンプリングされて、当該サンプリングされた電圧降下が前記キャンセル電流に変換される。この変換は、特に、追加の演算トランスコンダクタンス増幅器を用いて行われ得る。具体的には、前記キャンセル電流は、前記出力電流が前記検出抵抗器を通過する前に前記出力電流に注入される。
【００１６】
前記電流積分器は、
電流積分用の積分キャパシタが設けられた演算トランスコンダクタンス増幅器と、
当該演算トランスコンダクタンス増幅器の出力に接続された検出抵抗器と、
当該出抵抗器上での前記電圧降下をキャンセル電流に変換するように構成された変換回路と、
前記変換回路の出力と、前記検出抵抗器の直前又は直後に配置されたノードとの接続部と、
を備えている。
【００１７】
前記電流積分器の一実施形態において、前記変換回路は、前記検出抵抗器上での前記電圧降下を積分するように構成された追加の積分器を含む。当該追加の積分器は、特には、スイッチトキャパシタ積分器であり得る。
【００１８】
前記電流積分器のさらなる実施形態は、前記変換回路の追加の演算トランスコンダクタンス増幅器を含む。当該追加の演算トランスコンダクタンス増幅器は、前記追加の積分器の出力を前記キャンセル電流に変換するように構成されている。
【００１９】
前記電流積分器のさらなる実施形態において、前記検出抵抗器は前記演算トランスコンダクタンス増幅器と出力ノードとの間に配置されており、前記追加の演算トランスコンダクタンス増幅器の出力が前記出力ノードに接続されている。
【００２０】
前記電流積分器のさらなる実施形態において、前記変換回路は、前記検出抵抗器上での前記電圧降下をキャパシタ上でサンプリングするように構成されている。詳細には、さらなる演算コンダクタンス増幅器が、前記サンプリングされた電圧降下を前記キャンセル電流に変換するために使用され得る。前記さらなる演算コンダクタンス増幅器の出力が、特には、前記演算トランスコンダクタンス増幅器と前記検出抵抗器との間のノードに接続され得る。
【００２１】
以下に、前記方法及び前記電流積分器の例を、添付図面を参照しつつ詳細に説明する。
【図面の簡単な説明】
【００２２】
【図１】負荷電流キャンセル方法を示す概略図である。
【図２】さらなる負荷電流キャンセル方法を示す概略図である。
【図３】さらなる負荷電流キャンセル方法を実行するための回路図である。
【図４】負荷電流キャンセル回路を用いた、電流ドメイン増分２ステップアナログ−デジタル変換器の回路図である。
【図５】図４の回路のためのタイミング図である。
【図６】デルタ−シグマ変換器において用いられる基本的な積分ステージの回路図である。
【図７】関連する演算増幅器技術の回路図である。
【図８】供給電圧ＶＤＡＣと、接地電位ｇｎｄからの仮想接地電位ｖｎの偏差とを時間ｔの関数として示した図である。
【発明を実施するための形態】
【００２３】
図１は、負荷電流キャンセル方法を示す概略図である。演算トランスコンダクタンス増幅器（オペレーショナルトランスコンダクタンスアンプ）がトランスコンダクタンスｇｍを有する。積分キャパシタＣｉｎｔが電流積分のために設けられている。検出抵抗器（センシングレジスタ）Ｒｓｅｎｓｅが、出力電流Ｉｏｕｔを検出するために設けられており、これにより、出力電流Ｉｏｕｔの線形推定値が得られる。検出抵抗器Ｒｓｅｎｓｅは、演算トランスコンダクタンス増幅器の性能を低下させないために、演算トランスコンダクタンス増幅器の有用な出力スイングの一部の電圧降下のためのサイズにされている。検出抵抗器Ｒｓｅｎｓｅ上での電圧降下はバッファ及び積分され、これは、具体的には、例えばスイッチトキャパシタ積分器により行われる。
【００２４】
積分器出力は電流に変換されて、トランスコンダクタンスｇｍ２を有する追加の演算トランスコンダクタンス増幅器を介して出力に注入される。そして、演算トランスコンダクタンス増幅器の出力電流は低減し、これが、検出抵抗器Ｒｓｅｎｓｅ上での電圧降下を低減させる。こうしてフィードバックループが形成され、これが、検出抵抗器Ｒｓｅｎｓｅ上での電圧降下（すなわち、演算トランスコンダクタンス増幅器の負荷電流）をゼロにする。このフィードバックループは、演算トランスコンダクタンス増幅器のフィードバックループにネストされており、安定性を保証するために低ループゲインを要求する。
【００２５】
図２は、フィードバックを使用しない、さらなる負荷電流キャンセル方法を示す図を示している。検出抵抗器Ｒｓｅｎｓｅ上での電圧降下が、例えば、具体的にキャパシタ上でバッファ及びサンプリングされる。この目的のために、２つの別々のキャパシタが設けられ得て、これらは、第１クロック信号ｃｌｋ１と第２クロック信号ｃｌｋ２とにより交互に切り替えられる。これらの信号は、図２に示されているように、ＤＡＣクロック信号ｃｌｋＤＡＣに同期されている。サンプリングされた電圧はキャンセル電流Ｉｏｕｔ，ｃａｎｃｅｌに変換され、この電流が負荷電流を、演算トランスコンダクタンス増幅器の出力にてキャンセルする。
【００２６】
図２に示した回路においては、安定性及びセトリング要件を提示するためのフィードバックループが存在しない。なぜなら、演算トランスコンダクタンス増幅器が、常に、その出力電流Ｉｏｕｔを、要求される負荷電流Ｉｌｏａｄにマッチするように、注入されたキャンセル電流Ｉｏｕｔ，ｃａｎｃｅｌと組み合わせて調整するからである。すなわち、
Ｉｏｕｔ＝Ｉｏｕｔ，ｃａｎｃｅｌ＋Ｉｌｏａｄ。
【００２７】
従って、検出抵抗器Ｒｓｅｎｓｅ上での電圧降下は一定であり、キャンセル電流Ｉｏｕｔ，ｃａｎｃｅｌとは無関係である。キャンセル電流Ｉｏｕｔ，ｃａｎｃｅｌは、以前のクロックサイクルから測定された出力電流Ｉｏｕｔに基づいて注入される。従って、このキャンセルスキームは、入力信号の時定数がＤＡＣクロック信号ｃｌｋＤＡＣの周期よりも大きい限りにおいて有効である。これは、典型的には、オーバーサンプリングデルタ−シグマ変換器の場合である。この仮定は、特に低周波線形性が関与している場合に有効である。
【００２８】
さらなる負荷電流キャンセル方法の詳細な回路実装の例が図３に示されている。検出抵抗器Ｒｓｅｎｓｅでの電圧は、系統的な電荷注入エラーを排除するために差動的にサンプリングされ得る。スイッチ遷移中の両方のキャパシタの接続が、非オーバーラップサンプルクロックにより回避され得る。また、第１クロック信号ｃｌｋ１及び第２クロック信号ｃｌｋ２によるスイッチングが、ＤＡＣセトリングが終了した後に行われる。サンプリングされた電圧を検出抵抗器Ｒｓｅｎｓｅにてキャンセル電流Ｉｏｕｔ，ｃａｎｃｅｌ＝Ｉｏｕｔ・ＱＲに変換するために線形トランスコンダクタが使用される。ＱＲは、検出抵抗器Ｒｓｅｎｓｅの電気抵抗と抵抗Ｒの電気抵抗との商である。
【００２９】
達成されたキャンセルは、商ＱＲのみに依存するため、本質的に、プロセス公差及び温度変化に対して鈍感である。また、検出抵抗器Ｒｓｅｎｓｅの電気抵抗と抵抗器Ｒの電気抵抗の正確なマッチングによる正確なキャンセルが比較的容易に得られる。線形トランスコンダクタは、局所フィードバックを使用して線形性を達成し、これにより、主積分器自体と同一のセトリング制約を受ける。
【００３０】
しかし、ローカルフィードバックループに大きい負荷容量が存在しないため、セトリング要件は、主積分器よりもはるかに低い消費電力で達成され得る。さらに、バッファ及びトランスコンダクタからのノイズは積分器の出力に注入されるため、ＯＴＡ開ループゲインにより大幅に抑制される。従って、負荷電流キャンセルスキームの電力及びノイズペナルティは低い。
【００３１】
図４は、電流ドメイン増分２ステップアナログ−デジタル変換器の回路図である。この回路において、第１アナログ−デジタル変換器の残差が第２ステージのアナログ−デジタル変換器により変換される。第１ステージは、電流制御発振器（ＣＣＯ）として実装されている。積分器の出力が基準電圧Ｖｒｅｆと比較され、コンパレータの出力がクロック信号ｃｌｋに同期されている。同期されたコンパレータ出力が、ＤＡＣフィードバックパルスをトリガーする。ＤＡＣフィードバックは、仮想接地ノードに放電されるプリチャージキャパシタ（ＳＣ  ＤＡＣ）により実現される。１つの完全な積分期間Ｔｉｎｔ中のフィードバックパルスの総数ｎｃｏｕｎｔが、コース(course)アナログ−デジタル変換値を提供する。
【００３２】
第１ステージは、独立型として機能し得てもよく、或いは、分解能を高めるために、ＣＣＯの出力残差ｖｒｅｓｉｄｕｅのデジタル化により微細な変換結果と組み合わせてもよい。２ステージの概念は、大きいサンプリングキャパシタ（プロセス、電圧及び温度変動（ＰＶＴ）に関して積分キャパシタＣｉｎｔに相関しない可能性がある）を必要とするため、上述の出力キャンセル技術の適用は、ＰＶＴが本質的にロバストであるため、特に有用である。
【００３３】
図５は、図４の回路のタイミング図である。図５は、ｃｌｋ信号ｃｌｋ、サンプル信号パルス、リセット信号パルス、パルス電圧Ｖｐｕｌｓｅ、及び、積分された出力電圧Ｖｏｕｔ＿ｉｎｔを時間ｔの関数として示している。
【００３４】
バッファ及び線形トランスコンダクタでのオフセットが、ＯＴＡの入力にて増大されたオフセットになる。これは線性には影響を与えないが、一定のＤＡＣオフセットエラーを生じる。これは欠点ではない。なせなら、演算トランスコンダクタンス増幅器自体がオフセットを示すからである。従って、ＤＡＣオフセットはいずれにせよ、高精度要件のアプリケーションにおいては較正されなくてはならない。
【００３５】
上述の方法を用いることで、出力電流が正確に測定され、且つ、正確なキャンセル電流に変換される。こうして、従来の較正支援方法とは対照的に、線形性が保証される。この方法は、ＤＡＣパルスの終わりに仮想接地電位ｖｎの静的偏差Δｖｎ，ｓｔａｔを考慮するという利点を有する。上述の方法は、電圧及び電流の両方のドメイントポロジーに関して静的エラーを正確に排除する。
【符号の説明】
【００３６】
Ｃｉｎｔ  積分キャパシタ
ＣＬ  負荷容量
ｃｌｋ  クロック信号
ＣｌｋＤＡＣ  ＤＡＣクロック信号
Ｃｌｋ１  第１クロック信号
Ｃｌｋ２  第２クロック信号
ｇｍ  トランスコンダクタンス
ｇｍ２  追加のトランスコンダクタンス
ｇｍｆｆ  フィードフォワードトランスコンダクタンス
ｇｎｄ  接地電位
Ｉｉｎ  入力電流
Ｉｌｏａｄ  負荷電流
Ｉｏｕｔ  出力電流
Ｉｏｕｔ，ｃａｎｃｅｌ  キャンセル電流
ｎｃｏｕｎｔ  フィードバックパルスの総数
Ｒ  抵抗器
Ｒｓｅｎｓｅ  検出抵抗器
ＶＤＡＣ  供給電圧
ｖｎ  仮想接地電位
Δｖｎ，ｄｙｎ  仮想接地電位の動的偏差
Δｖｎ，ｓｔａｔ  仮想接地電位の静的偏差
Ｖｏｕｔ＿ｉｎｔ  積分された出力電圧
Ｖｐｕｌｓｅ  パルス電圧
Ｖｒｅｆ  基準電圧
【図１】
2021521666.tif 000003
【図２】
2021521666.tif 000004
【図３】
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【図４】
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【図５】
2021521666.tif 000007
【図６】
2021521666.tif 000008
【図７】
2021521666.tif 000009
【図８】
2021521666.tif 000010
【国際調査報告】
2021521666.tif 000011
2021521666.tif 000012