(57)【要約】  シールド層を有する３次元（３Ｄ）メモリデバイスおよび３Ｄメモリデバイスを形成する方法。３Ｄメモリデバイス（１００）は、基板（１０４）と、基板（１０４）上に配置された周辺デバイス（１０６）と、各々が周辺デバイス（１０６）の上方に垂直に延びる複数のメモリストリング（１１６）と、複数のメモリストリング（１１６）の上方に接触して配置された半導体層（１１８）と、周辺デバイス（１０６）と複数のメモリストリング（１１６）との間に配置されたシールド層（１０２）と、を含む。シールド層（１０２）は、３Ｄメモリデバイス（１００）の動作中に接地電圧（１５４）を受けるように構成された伝導領域（１４８）を含む。
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【特許請求の範囲】
【請求項１】
３次元（３Ｄ）メモリデバイスであって、
基板と、
前記基板上に配置された周辺デバイスと、
各々が前記周辺デバイスの上方に垂直に延びる複数のメモリストリングと、
前記複数のメモリストリングの上方に接触して配置された半導体層と、
前記周辺デバイスと前記複数のメモリストリングとの間に配置されたシールド層であって、前記３Ｄメモリデバイスの動作中に接地電圧を受けるように構成された伝導領域を含む、シールド層と、を備える、３次元（３Ｄ）メモリデバイス。
【請求項２】
前記伝導領域が、約２０℃で少なくとも約１．０×１０４Ｓ／ｍの導電率を有する、請求項１に記載の３Ｄメモリデバイス。
【請求項３】
前記伝導領域が、金属、金属合金、金属ケイ化物、ドープされた半導体、および導電性有機材料のうちの少なくとも１つを含む、請求項１に記載の３Ｄメモリデバイス。
【請求項４】
前記シールド層の厚さが、約１ｎｍから約１μｍの間である、請求項１から３のいずれか一項に記載の３Ｄメモリデバイス。
【請求項５】
前記接地電圧が、約０．１Ｖから約５０Ｖの間である、請求項１から４のいずれか一項に記載の３Ｄメモリデバイス。
【請求項６】
前記周辺デバイスと前記シールド層との間に配置された第１の相互接続層と、前記複数のメモリストリングと前記シールド層との間に配置された第２の相互接続層と、をさらに備える、請求項１から５のいずれか一項に記載の３Ｄメモリデバイス。
【請求項７】
前記シールド層が、前記第１の相互接続層と前記第２の相互接続層との間に配置され、前記３Ｄメモリデバイスの前記動作中に前記第１の相互接続層と前記第２の相互接続層との間のカップリングを低減するように構成される、請求項６に記載の３Ｄメモリデバイス。
【請求項８】
前記シールド層を通って垂直に延び、前記第１の相互接続層および前記第２の相互接続層と接触する第１のコンタクトをさらに備える、請求項６または７に記載の３Ｄメモリデバイス。
【請求項９】
前記シールド層が、前記伝導領域および前記第１のコンタクトを電気的に絶縁する絶縁領域を含む、請求項８に記載の３Ｄメモリデバイス。
【請求項１０】
前記半導体層の下方に配置された交互導体／誘電体スタックであって、前記複数のメモリストリングの各々は、前記交互導体／誘電体スタックを通って垂直に延びる、交互導体／誘電体スタックと、
前記半導体層の上方に配置された第３の相互接続層と、をさらに備える、請求項８または９に記載の３Ｄメモリデバイス。
【請求項１１】
前記第１の相互接続層が前記第３の相互接続層に電気的に接続されるように、前記交互導体／誘電体スタックおよび前記半導体層を通って垂直に延び、前記第２の相互接続層と接触する第２のコンタクトをさらに備える、請求項１０に記載の３Ｄメモリデバイス。
【請求項１２】
前記第１の相互接続層と前記第２の相互接続層との間に結合インタフェースをさらに備える、請求項６から１１のいずれか一項に記載の３Ｄメモリデバイス。
【請求項１３】
前記結合インタフェースが、前記第１の相互接続層と前記シールド層との間にある、請求項１２に記載の３Ｄメモリデバイス。
【請求項１４】
前記結合インタフェースが、前記第２の相互接続層と前記シールド層との間にある、請求項１２に記載の３Ｄメモリデバイス。
【請求項１５】
前記第１および第２の相互接続層の各々が、複数の相互接続構造を備え、前記シールド層の前記伝導領域が、前記第１および第２の相互接続層における前記複数の相互接続構造のエリアを実質的に覆う、請求項６から１４のいずれか一項に記載の３Ｄメモリデバイス。
【請求項１６】
前記第１の相互接続層と前記シールド層との間に誘電体膜をさらに備える、請求項６から１５のいずれか一項に記載の３Ｄメモリデバイス。
【請求項１７】
前記第２の相互接続層と前記シールド層との間に誘電体膜をさらに備える、請求項６から１５のいずれか一項に記載の３Ｄメモリデバイス。
【請求項１８】
前記シールド層の前記伝導領域が、前記基板のエリアを実質的に覆う、請求項１から１７のいずれか一項に記載の３Ｄメモリデバイス。
【請求項１９】
前記半導体層が単結晶シリコンを含む、請求項１から１８のいずれか一項に記載の３Ｄメモリデバイス。
【請求項２０】
前記複数のメモリストリングの各々が、ドレイン選択ゲートと、前記ドレイン選択ゲートの上方のソース選択ゲートとを含む、請求項１から１９のいずれか一項に記載の３Ｄメモリデバイス。
【請求項２１】
３次元（３Ｄ）メモリデバイスであって、
基板と、
各々が前記基板上に垂直に延びる複数のメモリストリングと、
前記複数のメモリストリングの上方に配置された周辺デバイスと、
前記周辺デバイスの上方に接触して配置された半導体層と、
前記複数のメモリストリングと前記周辺デバイスとの間に配置されたシールド層であって、前記３Ｄメモリデバイスの動作中に接地電圧を受けるように構成された伝導領域を含む、シールド層と、を備える、３次元（３Ｄ）メモリデバイス。
【請求項２２】
前記伝導領域が、約２０℃で少なくとも約１．０×１０４Ｓ／ｍの導電率を有する、請求項２１に記載の３Ｄメモリデバイス。
【請求項２３】
前記伝導領域が、金属、金属合金、金属ケイ化物、ドープされた半導体、および導電性有機材料のうちの少なくとも１つを含む、請求項２１に記載の３Ｄメモリデバイス。
【請求項２４】
前記シールド層の厚さが、約１ｎｍから約１μｍの間である、請求項２１から２３のいずれか一項に記載の３Ｄメモリデバイス。
【請求項２５】
前記接地電圧が、約０．１Ｖから約５０Ｖの間である、請求項２１から２４のいずれか一項に記載の３Ｄメモリデバイス。
【請求項２６】
前記複数のメモリストリングと前記シールド層との間に配置された第１の相互接続層と、前記周辺デバイスと前記シールド層との間に配置された第２の相互接続層と、をさらに備える、請求項２１から２５のいずれか一項に記載の３Ｄメモリデバイス。
【請求項２７】
前記シールド層が、前記第１の相互接続層と前記第２の相互接続層との間に配置され、前記３Ｄメモリデバイスの前記動作中に前記第１の相互接続層と前記第２の相互接続層との間のカップリングを低減するように構成される、請求項２６に記載の３Ｄメモリデバイス。
【請求項２８】
前記シールド層を通って垂直に延び、前記第１の相互接続層および前記第２の相互接続層と接触する第１のコンタクトをさらに備える、請求項２６または２７に記載の３Ｄメモリデバイス。
【請求項２９】
前記シールド層が、前記伝導領域および前記第１のコンタクトを電気的に絶縁する絶縁領域を含む、請求項２８に記載の３Ｄメモリデバイス。
【請求項３０】
前記基板上に配置された交互導体／誘電体スタックであって、前記複数のメモリストリングの各々は、前記交互導体／誘電体スタックを通って垂直に延びる、交互導体／誘電体スタックと、
前記半導体層の上方に配置された第３の相互接続層と、をさらに備える、請求項２８または２９に記載の３Ｄメモリデバイス。
【請求項３１】
前記半導体層を通って垂直に延び、前記第３の相互接続層と接触する第２のコンタクトをさらに備える、請求項２８に記載の３Ｄメモリデバイス。
【請求項３２】
前記第１の相互接続層と前記第２の相互接続層との間に結合インタフェースをさらに備える、請求項２６から３１のいずれか一項に記載の３Ｄメモリデバイス。
【請求項３３】
前記結合インタフェースが、前記第１の相互接続層と前記シールド層との間にある、請求項３２に記載の３Ｄメモリデバイス。
【請求項３４】
前記結合インタフェースが、前記第２の相互接続層と前記シールド層との間にある、請求項３２に記載の３Ｄメモリデバイス。
【請求項３５】
前記第１および第２の相互接続層の各々が、複数の相互接続構造を備え、前記シールド層の前記伝導領域が、前記第１および第２の相互接続層における前記複数の相互接続構造のエリアを実質的に覆う、請求項２６から３４のいずれか一項に記載の３Ｄメモリデバイス。
【請求項３６】
前記第１の相互接続層と前記シールド層との間に誘電体層をさらに備える、請求項２６から３５のいずれか一項に記載の３Ｄメモリデバイス。
【請求項３７】
前記第２の相互接続層と前記シールド層との間に誘電体層をさらに備える、請求項２６から３５のいずれか一項に記載の３Ｄメモリデバイス。
【請求項３８】
前記シールド層の前記伝導領域が、前記基板のエリアを実質的に覆う、請求項２６から３７のいずれか一項に記載の３Ｄメモリデバイス。
【請求項３９】
前記半導体層が単結晶シリコンを含む、請求項２６から３８のいずれか一項に記載の３Ｄメモリデバイス。
【請求項４０】
前記複数のメモリストリングの各々が、ドレイン選択ゲートと、前記ドレイン選択ゲートの下方のソース選択ゲートとを含む、請求項２６から３９のいずれか一項に記載の３Ｄメモリデバイス。
【請求項４１】
第１の基板上に周辺デバイスを形成することと、
前記第１の基板上の前記周辺デバイスの上方に第１の複数の相互接続構造を備える第１の相互接続層を形成することと、
前記第１の基板上の前記第１の相互接続層の上方に伝導領域を備えるシールド層を形成することであって、前記シールド層の前記伝導領域は、前記第１の相互接続層内の前記複数の相互接続構造のエリアを実質的に覆う、シールド層を形成することと、
交互導体／誘電体スタックと、各々が第２の基板上の前記交互導体／誘電体スタックを通って垂直に延びる複数のメモリストリングとを形成することと、
前記第２の基板上の前記複数のメモリストリングの上方に複数の相互接続構造を備える第２の相互接続層を前記第２の基板上に形成することと、
前記シールド層が前記第１の相互接続層と前記第２の相互接続層との間にあるように、前記第１の基板と前記第２の基板とを向かい合わせに結合することと、を含む、３次元（３Ｄ）メモリデバイスを形成する方法。
【請求項４２】
前記第１の基板と前記第２の基板とを結合する前に、前記シールド層を通って垂直に延び、前記第１の相互接続層と接触する第１のコンタクトを形成することであって、前記第１のコンタクトが、結合後、前記第２の相互接続層と接触する、第１のコンタクトを形成することをさらに含む、請求項４１に記載の方法。
【請求項４３】
前記シールド層を形成することが、前記伝導領域および前記第１のコンタクトを電気的に絶縁するように、前記シールド層内に絶縁領域を形成することを含む、請求項４２に記載の方法。
【請求項４４】
前記第１の基板と前記第２の基板とを結合した後に、前記第１の基板または前記第２の基板を薄くして、前記薄くされた第１または第２の基板が半導体層として機能するようにすることと、
前記半導体層上に第３の相互接続層を形成することと、をさらに含む、請求項４２または４３に記載の方法。
【請求項４５】
前記第２の基板が、結合後に前記第１の基板の上方にあり、前記方法が、
前記第１の基板と前記第２の基板とを結合する前に、前記交互導体／誘電体スタックを通って垂直に延び、前記第２の相互接続層と接触する第２のコンタクトを形成することと、
前記第３の相互接続層が前記第１の相互接続層に電気的に接続されるように、前記第１の基板と前記第２の基板とを結合した後に、前記半導体層の少なくとも一部を通って垂直に延び、前記第２のコンタクトと接触する第３のコンタクトを形成することと、をさらに含む、請求項４４に記載の方法。
【請求項４６】
前記第１の基板が、結合後に前記第２の基板の上方にあり、前記方法が、前記半導体層を通って垂直に延び、前記第３の相互接続層と接触する第２のコンタクトを形成することをさらに含む、請求項４４に記載の方法。
【請求項４７】
前記シールド層の前記伝導領域が、前記基板のエリアを実質的に覆う、請求項４１から４６のいずれか一項に記載の方法。
【請求項４８】
前記第１の基板と前記第２の基板とを結合する前に、前記シールド層上に誘電体膜を形成することをさらに含む、請求項４１から４７のいずれか一項に記載の方法。
【請求項４９】
交互導体／誘電体スタックと、各々が第１の基板上の前記交互導体／誘電体スタックを通って垂直に延びる複数のメモリストリングとを形成することと、
前記第１の基板上の前記複数のメモリストリングの上方に第１の複数の相互接続構造を備える第１の相互接続層を形成することと、
前記第１の基板上の前記第１の相互接続層の上方に伝導領域を備えるシールド層を形成することであって、前記シールド層の前記伝導領域は、前記第１の相互接続層内の前記第１の複数の相互接続構造のエリアを実質的に覆う、シールド層を形成することと、
第２の基板上に周辺デバイスを形成することと、
前記第２の基板上の前記周辺デバイスの上方に第２の複数の相互接続構造を備える第２の相互接続層を形成することと、
前記シールド層が前記第１の相互接続層と前記第２の相互接続層との間にあるように、前記第１の基板と前記第２の基板とを向かい合わせに結合することと、を含む、３次元（３Ｄ）メモリデバイスを形成する方法。
【請求項５０】
前記第１の基板と前記第２の基板とを結合する前に、前記シールド層を通って垂直に延び、前記第１の相互接続層と接触する第１のコンタクトを形成することであって、前記第１のコンタクトが、結合後、前記第２の相互接続層と接触する、第１のコンタクトを形成することをさらに含む、請求項４９に記載の方法。
【請求項５１】
前記シールド層を形成することが、前記伝導領域および前記第１のコンタクトを電気的に絶縁するように、前記シールド層内に絶縁領域を形成することを含む、請求項５０に記載の方法。
【請求項５２】
前記第１の基板と前記第２の基板とを結合した後に、前記第１の基板または前記第２の基板を薄くして、前記薄くされた第１または第２の基板が半導体層として機能するようにすることと、
前記半導体層上に第３の相互接続層を形成することと、をさらに含む、請求項５０または５１に記載の方法。
【請求項５３】
前記第１の基板が、結合後に前記第２の基板の上方にあり、前記方法が、
前記第１の基板と前記第２の基板とを結合する前に、前記交互導体／誘電体スタックを通って垂直に延び、前記第１の相互接続層と接触する第２のコンタクトを形成することと、
前記第３の相互接続層が前記第２の相互接続層に電気的に接続されるように、前記第１の基板と前記第２の基板とを結合した後に、前記半導体層の少なくとも一部を通って垂直に延び、前記第２のコンタクトと接触する第３のコンタクトを形成することと、をさらに含む、請求項５２に記載の方法。
【請求項５４】
前記第２の基板が、結合後に前記第１の基板の上方にあり、前記方法が、前記半導体層を通って垂直に延び、前記第３の相互接続層と接触する第２のコンタクトを形成することをさらに含む、請求項５２に記載の方法。
【請求項５５】
前記シールド層の前記伝導領域が、前記基板のエリアを実質的に覆う、請求項４９から５４のいずれか一項に記載の方法。
【請求項５６】
前記第１の基板と前記第２の基板とを結合する前に、前記シールド層上に誘電体膜を形成することをさらに含む、請求項４９から５５のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の実施形態は、３次元（３Ｄ）メモリデバイスおよびその製造方法に関する。
【背景技術】
【０００２】
平面メモリセルは、加工技術、回路設計、プログラミングアルゴリズム、および製造プロセスを改善することにより、より小さなサイズに縮小される。ただし、メモリセルのフィーチャサイズが下限に近づくにつれて、平面加工および製造技術は困難でコストがかかるようになる。その結果、平面メモリセルのメモリ密度は上限に近づく。
【０００３】
３Ｄメモリアーキテクチャは、平面メモリセルの密度制限に対処できる。３Ｄメモリアーキテクチャには、メモリアレイと、メモリアレイとの間の信号を制御するための周辺デバイスとが含まれる。
【発明の概要】
【０００４】
本明細書では、シールド層を有する３Ｄメモリデバイスおよびその製造方法の実施形態が開示される。
【０００５】
一例では、３Ｄメモリデバイスは、基板と、基板上に配置された周辺デバイスと、各々が周辺デバイスの上方に垂直に延びる複数のメモリストリングと、複数のメモリストリングの上方に接触して配置された半導体層と、周辺デバイスと複数のメモリストリングとの間に配置されたシールド層と、を含む。シールド層は、３Ｄメモリデバイスの動作中に接地電圧を受けるように構成された伝導領域を含む。
【０００６】
別の例では、３Ｄメモリデバイスは、基板と、各々が基板上に垂直に延びる複数のメモリストリングと、複数のメモリストリングの上方に配置された周辺デバイスと、周辺デバイスの上方に接触して配置された半導体層と、複数のメモリストリングと周辺デバイスとの間に配置されたシールド層と、を含む。シールド層は、３Ｄメモリデバイスの動作中に接地電圧を受けるように構成された伝導領域を含む。
【０００７】
異なる例では、３Ｄメモリデバイスを形成する方法が開示される。周辺デバイスが第１の基板上に形成される。第１の複数の相互接続構造を含む第１の相互接続層が、第１の基板上の周辺デバイスの上方に形成される。伝導領域を含むシールド層が、第１の基板上の第１の相互接続層の上方に形成される。シールド層の伝導領域は、第１の相互接続層内の第１の複数の相互接続構造のエリアを実質的に覆う。交互導体／誘電体スタックと、各々が交互導体／誘電体スタックを通って垂直に延びる複数のメモリストリングとが、第２の基板上に形成される。第２の複数の相互接続構造を含む第２の相互接続層が、第２の基板上の複数のメモリストリングの上方に形成される。第１の基板および第２の基板は、シールド層が第１の相互接続層と第２の相互接続層との間にあるように、向かい合わせに結合される。
【０００８】
別の例では、３Ｄメモリデバイスを形成する方法が開示される。交互導体／誘電体スタックと、各々が交互導体／誘電体スタックを通って垂直に延びる複数のメモリストリングとが、第１の基板上に形成される。第１の複数の相互接続構造を含む第１の相互接続層が、第１の基板上の複数のメモリストリングの上方に形成される。伝導領域を含むシールド層が、第１の基板上の第１の相互接続層の上方に形成される。シールド層の伝導領域は、第１の相互接続層内の第１の複数の相互接続構造のエリアを実質的に覆う。周辺デバイスが第２の基板上に形成される。第２の複数の相互接続構造を含む第２の相互接続層が、第２の基板上の周辺デバイスの上方に形成される。第１の基板および第２の基板は、シールド層が第１の相互接続層と第２の相互接続層との間にあるように、向かい合わせに結合される。
【図面の簡単な説明】
【０００９】
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明とともに、本開示の原理を説明し、当業者が本開示を作成および使用することを可能にするのにさらに役立つ。
【図１Ａ】いくつかの実施形態による、シールド層を有する例示的な３Ｄメモリデバイスの断面図を示す。
【図１Ｂ】いくつかの実施形態による、シールド層を有する別の例示的な３Ｄメモリデバイスの断面図を示す。
【図２】いくつかの実施形態による、例示的なシールド層の平面図を示す。
【図３Ａ】いくつかの実施形態による、シールド層の例示的なレイアウトを示す。
【図３Ｂ】いくつかの実施形態による、シールド層の別の例示的なレイアウトを示す。
【図４Ａ】いくつかの実施形態による、例示的な周辺デバイスチップを形成する製造プロセスを示す。
【図４Ｂ】いくつかの実施形態による、例示的な周辺デバイスチップを形成する製造プロセスを示す。
【図４Ｃ】いくつかの実施形態による、例示的な周辺デバイスチップを形成する製造プロセスを示す。
【図４Ｄ】いくつかの実施形態による、例示的な周辺デバイスチップを形成する製造プロセスを示す。
【図５Ａ】いくつかの実施形態による、例示的なメモリアレイデバイスチップを形成する製造プロセスを示す。
【図５Ｂ】いくつかの実施形態による、例示的なメモリアレイデバイスチップを形成する製造プロセスを示す。
【図５Ｃ】いくつかの実施形態による、例示的なメモリアレイデバイスチップを形成する製造プロセスを示す。
【図５Ｄ】いくつかの実施形態による、例示的なメモリアレイデバイスチップを形成する製造プロセスを示す。
【図５Ｅ】いくつかの実施形態による、例示的なメモリアレイデバイスチップを形成する製造プロセスを示す。
【図６】いくつかの実施形態による、例示的なメモリアレイデバイスチップと、シールド層を有する例示的な周辺デバイスチップとを結合する製造プロセスを示す。
【図７】いくつかの実施形態による、シールド層を有する別の例示的なメモリアレイデバイスチップと、別の例示的な周辺デバイスチップとを結合する製造プロセスを示す。
【図８】いくつかの実施形態による、シールド層を有する例示的な３Ｄメモリデバイスを形成する方法のフローチャートである。
【図９】いくつかの実施形態による、シールド層を有する別の例示的な３Ｄメモリデバイスを形成する方法のフローチャートである。
【００１０】
本開示の実施形態について、添付の図面を参照して説明する。
【発明を実施するための形態】
【００１１】
特定の構成および配列について説明しているが、これは例示の目的でのみ行われていることを理解されたい。当業者は、本開示の精神および範囲から逸脱することなく、他の構成および配列を使用できることを認識するであろう。当業者には、本開示が様々な他の用途にも使用できることが明らかであろう。
【００１２】
本明細書における「一実施形態（ｏｎｅ  ｅｍｂｏｄｉｍｅｎｔ）」、「一実施形態（ａｎ  ｅｍｂｏｄｉｍｅｎｔ）」、「例示的実施形態」、「いくつかの実施形態」などへの言及は、記載された実施形態が特定のフィーチャ、構造、または特性を含み得ることを示すが、すべての実施形態が特定のフィーチャ、構造、または特性を必ずしも含むとは限らないことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指すとは限らない。さらに、特定のフィーチャ、構造、または特性が実施形態に関連して説明されている場合、明示的に説明されているかどうかにかかわらず、他の実施形態に関連してそのようなフィーチャ、構造、または特性に影響を与えることは、当業者の知識の範囲内である。
【００１３】
一般に、学術用語は、少なくとも一部は文脈での使用から理解できる。例えば、本明細書で使用する場合、「１つまたは複数」という用語は、少なくとも一部は文脈に応じて、任意のフィーチャ、構造、または特性を単数の意味で説明するために使用でき、またはフィーチャ、構造、または特性の組み合わせを複数の意味で説明するために使用できる。同様に、「１つの（ａ）」、「１つの（ａｎ）」、または「１つの（ｔｈｅ）」などの用語は、単数の用法を伝える、または少なくとも一部は文脈に応じて複数の用法を伝えると理解することができる。さらに、「に基づく（ｂａｓｅｄ  ｏｎ）」という用語は、排他的な一連の要因を伝えることを必ずしも意図するものではなく、代わりに、少なくとも一部は文脈に応じて、必ずしも明示的に説明されていない追加の要因の存在を可能にするものとして理解することができる。
【００１４】
本開示における「上（ｏｎ）」、「上方（ａｂｏｖｅ）」、および「上（ｏｖｅｒ）」の意味は、「上（ｏｎ）」が何かの「上に直接（ｄｉｒｅｃｔｌｙ  ｏｎ）」を意味するだけでなく、その間に中間フィーチャまたは層を有する何かの「上（ｏｎ）」にあるという意味も含み、かつ「上方（ａｂｏｖｅ）」または「上（ｏｖｅｒ）」が何かの「上方（ａｂｏｖｅ）」または「上（ｏｖｅｒ）」の意味を意味するだけでなく、その間に中間フィーチャまたは層を有さない何かの「上方（ａｂｏｖｅ）」または「上（ｏｖｅｒ）」にあるという意味（すなわち、何かの上に直接）も含み得るように最も広い意味で解釈されるべきであることが容易に理解されるべきである。
【００１５】
さらに、「下（ｂｅｎｅａｔｈ）」、「下方（ｂｅｌｏｗ）」、「下（ｌｏｗｅｒ）」、「上方（ａｂｏｖｅ）」、「上（ｕｐｐｅｒ）」などの空間的に相対的な用語は、図に示されているように、説明を簡単にするために本明細書で使用して、ある要素またはフィーチャと別の１つもしくは複数の要素または１つもしくは複数のフィーチャとの関係を説明することができる。空間的に相対的な用語は、図に示されている向きに加えて、使用中または動作中のデバイスのさまざまな向きを包含することが意図されている。装置は他の方法で向きを変えることができ（９０度または他の向きに回転）、本明細書で使用される空間的に相対的な記述子は同様にそれに応じて解釈することができる。
【００１６】
本明細書で使用する場合、「基板」という用語は、後続の材料層が追加される材料を指す。基板自体をパターニングされ得る。基板の上に追加された材料は、パターニングされ得、パターニングされずに残すこともできる。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの幅広い半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウェーハなどの非導電性材料から作ることができる。
【００１７】
本明細書で使用する場合、「層」という用語は、厚みのある領域を含む材料部分を指す。層は、下にあるもしくは上にある構造の全体に延在するか、または下にあるもしくは上にある構造の範囲よりも小さい範囲を有し得る。さらに、層は、連続構造の厚さよりも薄い厚さを有する均一または不均一な連続構造の領域であり得る。例えば、層は、連続構造の上面と底面との間、または上面および底面にある任意のペアの水平面の間に置くことができる。層は、水平方向、垂直方向、および／またはテーパー面に沿って延在し得る。基材は、層であり得、その中に１つもしくは複数の層を含み得、ならびに／またはその上、その上方、および／もしくはその下方に１つもしくは複数の層を有し得る。層には多数の層を含めることができる。例えば、相互接続層は、（相互接続ライン、および／またはビアコンタクトが形成される）１つまたは複数の導体およびコンタクト層と、１つまたは複数の誘電体層とを含み得る。
【００１８】
本明細書で使用する場合、「公称／名目上（ｎｏｍｉｎａｌ／ｎｏｍｉｎａｌｌｙ）」という用語は、製品またはプロセスの設計フェーズ中に設定される、コンポーネントまたはプロセス動作の特性またはパラメータの望ましい値または目標値を、望ましい値より上および／または下の値の範囲とともに指す。値の範囲は、生産プロセスまたは許容誤差のわずかな変動が原因であり得る。本明細書で使用する場合、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて変化する可能性がある所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、例えば、値の１０〜３０％（例えば、値の±１０％、±２０％、または±３０％）内で変化する所与の量の値を示し得る。
【００１９】
本明細書で使用する場合、「３Ｄメモリデバイス」という用語は、水平向きの基板上にメモリセルトランジスタの垂直向きのストリング（本明細書ではＮＡＮＤメモリストリングなどの「メモリストリング」と呼ばれる）を有する半導体デバイスを指し、メモリストリングは、基板に対して垂直方向に延びる。本明細書で使用される場合、「垂直（ｖｅｒｔｉｃａｌ／ｖｅｒｔｉｃａｌｌｙ）」という用語は、基板の水平表面に名目上垂直であることを意味する。
【００２０】
一部の３Ｄメモリデバイスでは、周辺回路およびメモリアレイをスタックして、ウェーハエリアを節約し、メモリセル密度を向上させる。スタックされたメモリデバイスアーキテクチャでは、メモリアレイ内のアレイコンタクト（ＴＡＣ）を介するなど、追加の金属ルーティングが必要になることが多く、さらなる静電容量および抵抗が発生する場合がある。その後、ノイズ係数が増加すると、信号が歪む場合があるため、送信中にシグナルインテグリティが失われる。さらに、周辺回路とメモリアレイとの間のカップリング効果は、それらの金属相互接続が非スタックアーキテクチャよりもスタックメモリデバイスアーキテクチャで非常に近くなり、メモリ動作中の信号の歪みを悪化させるため、深刻な問題になる。
【００２１】
本開示による様々な実施形態は、スタック周辺回路とメモリアレイとの間に、メモリ動作中に接地電圧が印加されたシールド層を有する３Ｄメモリデバイスを提供する。シールド層内の導電性材料（例えば、金属、金属合金、金属ケイ化物、ドープされた半導体、および／または導電性有機材料）に印加される接地電圧は、金属相互接続または任意の他の回路セグメント間の電気エネルギーの伝達をシールドすることができ、これにより、動作中の３Ｄメモリデバイス内のスタック周辺回路とメモリアレイと間のカップリング効果を低減または回避する。
【００２２】
さらに、周辺回路およびメモリアレイを別々の基板上に形成し、後で直接接合することによって接合することができる。周辺デバイス処理およびメモリアレイ処理のデコンボリューションにより、メモリアレイによるサーマルバジェットの周辺デバイスへの影響を回避し、結果として得られる３Ｄメモリデバイスのパフォーマンスを向上させることができる。したがって、シールド層は、いずれかの基板上に形成することができ、広範囲の導電性材料を含むことができる。
【００２３】
図１Ａは、本開示のいくつかの実施形態による、シールド層１０２を有する例示的な３Ｄメモリデバイス１００の断面図を示す。３Ｄメモリデバイス１００は、非モノリシック３Ｄメモリデバイスの例を表す。「非モノリシック」という用語は、３Ｄメモリデバイス１００のコンポーネント（例えば、周辺デバイスおよびメモリアレイ）を異なる基板上に別々に形成し、次いで、接合して３Ｄメモリデバイスを形成できることを意味する。３Ｄメモリデバイス１００は、基板１０４を含み得、これは、シリコン（例えば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ヒ化ガリウム（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコンオンインシュレータ（ＳＯＩ）、または任意の他の適切な材料を含み得る。
【００２４】
３Ｄメモリデバイス１００は、基板１０４上に周辺デバイスを含み得る。周辺デバイスは、基板１０４「上」に形成され得、周辺デバイスの全体または一部は、基板１０４内（例えば、基板１０４の上面の下）および／または基板１０４上に直接形成される。周辺デバイスは、基板１０４上に形成された複数のトランジスタ１０６を含み得る。絶縁領域１０８（例えば、シャロートレンチアイソレーション（ＳＴＩ））およびドープ領域（例えば、トランジスタ１０６のソース領域およびドレイン領域）も、基板１０４に形成することができる。
【００２５】
いくつかの実施形態では、周辺デバイスは、３Ｄメモリデバイス１００の動作を容易にするために使用される任意の好適なデジタル、アナログ、および／または混合信号周辺回路を含み得る。例えば、周辺デバイスは、ページバッファ、デコーダ（例えば、行デコーダおよび列デコーダ）、センス増幅器、ドライバ、チャージポンプ、電流もしくは電圧基準、または回路の任意のアクティブもしくはパッシブコンポーネント（例えば、トランジスタ、ダイオード、抵抗器、コンデンサなど）のうちの１つまたは複数を含み得る。いくつかの実施形態では、周辺デバイスは、相補型金属酸化物半導体（ＣＭＯＳ）技術（「ＣＭＯＳチップ」としても知られる）を使用して基板１０４上に形成される。
【００２６】
３Ｄメモリデバイス１００は、トランジスタ１０６の上方の相互接続層１１０（本明細書では「周辺相互接続層」と呼ばれる）を含み得、トランジスタ１０６との間で電気信号を伝達する。周辺相互接続層１１０は、横方向相互接続ライン１１２および垂直相互接続アクセス（ビア）コンタクト１１４を含む複数の相互接続（本明細書では「コンタクト」とも呼ばれる）を含み得る。本明細書で使用する場合、「相互接続」という用語は、ミドルエンドオブライン（ＭＥＯＬ）相互接続およびバックエンドオブライン（ＢＥＯＬ）相互接続などの任意の好適なタイプの相互接続を広く含み得る。周辺相互接続層１１０は、相互接続ライン１１２およびビアコンタクト１１４が形成され得る１つまたは複数の層間誘電体（ＩＬＤ）層（「金属間誘電体（ＩＭＤ）層」としても知られる）をさらに含み得る。すなわち、周辺相互接続層１１０は、多数のＩＬＤ層内に相互接続ライン１１２およびビアコンタクト１１４を含み得る。周辺相互接続層１１０内の相互接続ライン１１２およびビアコンタクト１１４は、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含み得る。周辺相互接続層１１０のＩＬＤ層は、酸化シリコン、窒化シリコン、酸窒化シリコン、低誘電率（低ｋ）誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含み得る。
【００２７】
３Ｄメモリデバイス１００は、周辺デバイスの上方にメモリアレイデバイスを含み得る。３Ｄメモリデバイス１００内のコンポーネントの空間関係をさらに示すために、図１Ａではｘ軸およびｙ軸が追加されていることに留意されたい。基板１０４は、ｘ方向（横方向または幅方向）に横方向に延びる２つの横方向表面（例えば、上面および底面）を含む。本明細書で使用する場合、半導体デバイス（例えば、３Ｄメモリデバイス１００）の別のコンポーネント（例えば、層またはデバイス）の「上（ｏｎ）」、「上方（ａｂｏｖｅ）」、または「下方（ｂｅｌｏｗ）」にあるかどうかは、基板が半導体デバイスのｙ方向の最下部の平面に位置する場合、半導体デバイスの基板（例えば、基板１０４）に対してｙ方向（垂直方向または厚さ方向）で決定される。空間関係を説明するための同じ概念が、本開示全体にわたって適用される。
【００２８】
いくつかの実施形態では、３Ｄメモリデバイス１００は、各々が周辺デバイス（例えば、トランジスタ１０６）および基板１０４の上方に垂直に延びるＮＡＮＤメモリストリング１１６のアレイの形態でメモリセルが提供されるＮＡＮＤフラッシュメモリデバイスである。メモリアレイデバイスは、各々が導体層１２０および誘電体層１２２（本明細書では「導体／誘電体層ペア」と呼ばれる）を含む複数のペアを通って垂直に延びるＮＡＮＤメモリストリング１１６を含み得る。スタックされた導体／誘電体層ペアは、本明細書では「交互導体／誘電体スタック」１２４とも呼ばれる。交互導体／誘電体スタック１２４の導体層１２０および誘電体層１２２は、垂直方向に交互になり得る。言い換えると、交互導体／誘電体スタック１２４の上部または底部にあるものを除いて、各導体層１２０は両側の２つの誘電体層１２２に隣接することができ、各誘電体層１２２は両側の２つの導体層１２０に隣接することができる。導体層１２０は、各々が同じ厚さ、または異なる厚さを有することができる。同様に、誘電体層１２２は、各々が同じ厚さ、または異なる厚さを有することができる。導体層１２０は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープされたシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導体材料を含み得る。誘電体層１２２は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含み得る。
【００２９】
図１Ａに示すように、各ＮＡＮＤメモリストリング１１６は、半導体チャネル１２６および誘電体層１２８（「メモリ膜」として知られる）を含み得る。いくつかの実施形態では、半導体チャネル１２６は、アモルファスシリコン、ポリシリコン、または単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、誘電体層１２８は、トンネル層、格納層（「電荷トラップ／格納層」としても知られる）、およびブロッキング層を含む複合層であり得る。各ＮＡＮＤメモリストリング１１６は、円筒形状（例えば、柱形状）を有することができる。いくつかの実施形態によれば、半導体チャネル１２６、トンネル層、格納層、およびブロッキング層は、この順序で、中心から柱の外面に向かう方向に沿って配列される。トンネル層は、酸化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含み得る。格納層は、窒化シリコン、酸窒化シリコン、シリコン、またはそれらの任意の組み合わせを含み得る。ブロッキング層は、酸化シリコン、酸窒化シリコン、高誘電率（高ｋ）誘電体、またはそれらの任意の組み合わせを含み得る。一例では、ブロッキング層は、酸化シリコン／酸窒化シリコン／酸化シリコン（ＯＮＯ）の複合層を含み得る。別の例では、ブロッキング層は、酸化アルミニウム（Ａｌ２Ｏ３）、または酸化ハフニウム（ＨｆＯ２）、または酸化タンタル（Ｔａ２Ｏ５）層などの高ｋ誘電体層を含み得る。
【００３０】
いくつかの実施形態では、ＮＡＮＤメモリストリング１１６は、複数のコントロールゲート（各々がワードラインの一部である）をさらに含む。交互導体／誘電体スタック１２４の各導体層１２０は、ＮＡＮＤメモリストリング１１６の各メモリセルのコントロールゲートとして機能し得る。各ＮＡＮＤメモリストリング１１６は、その上端にソース選択ゲートおよびその下端にドレイン選択ゲートを含み得る。本明細書で使用する場合、コンポーネント（例えば、メモリＮＡＮＤストリング１１６）の「上端」は、ｙ方向において基板１０４から遠く離れた端部であり、コンポーネント（例えば、ＮＡＮＤメモリストリング１１６）の「下端」は、ｙ方向において基板１０４により近い端部である。各ＮＡＮＤメモリストリング１１６について、ソース選択ゲートは、ドレイン選択ゲートの上方に配置することができる。
【００３１】
いくつかの実施形態では、メモリアレイデバイスは、交互導体／誘電体スタック１２４を通って垂直に延びるゲートラインスリット（「ＧＬＳ」）１３０をさらに含む。ＧＬＳ１３０を使用して、ゲート置換プロセスによって、交互導体／誘電体スタック１２４に導体／誘電体層ペアを形成することができる。いくつかの実施形態では、ＧＬＳ１３０は、ＮＡＮＤメモリストリングアレイを異なる領域（例えば、メモリフィンガーおよび／またはメモリブロック）に分離するために、最初に、誘電体材料（例えば、酸化シリコン、窒化シリコン、またはそれらの任意の組み合わせ）で充填される。次いで、ＧＬＳ１３０は、アレイ共通ソース（ＡＣＳ）を電気的に制御するために、導電性および／または半導体材料（例えば、Ｗ、Ｃｏ、ポリシリコン、またはそれらの任意の組み合わせ）で充填される。
【００３２】
いくつかの実施形態では、メモリアレイデバイスは、交互導体／誘電体スタック１２４の階段構造領域内にワードラインビアコンタクト１３２をさらに含む。ワードラインビアコンタクト１３２は、誘電体層内に垂直に延び得る。各ワードラインビアコンタクト１３２は、メモリアレイデバイスの対応するワードラインを個別にアドレス指定するために、交互導体／誘電体スタック１２４の対応する導体層１２０と接触する上端を有することができる。いくつかの実施形態では、コンタクトホールおよび／またはコンタクトトレンチはまた、導体のほかに、バリア層、接着グルー層、および／またはシード層で充填される。
【００３３】
いくつかの実施形態では、メモリアレイデバイスは、例えば、各ＮＡＮＤメモリストリング１１６の上端で、ＮＡＮＤメモリストリング１１６の上方に接触して配置された半導体層１１８をさらに含む。交互導体／誘電体スタック１２４は、半導体層１１８の下方に配置され得る。半導体層１１８は、メモリアレイデバイスがその上に形成される薄くされた基板であり得る。いくつかの実施形態では、半導体層１１８は単結晶シリコンを含み、半導体層１１８は「単結晶シリコン層」と呼ばれる。いくつかの実施形態では、半導体層１１８は、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、または任意の他の好適な材料を含み得る。半導体層１１８は、絶縁領域およびドープ領域（例えば、ＮＡＮＤメモリストリング１１６のアレイ共通ソースとして機能する）も含み得る。絶縁領域（図示せず）は、ドープ領域を電気的に絶縁するために、半導体層１１８の厚さ全体または厚さの一部にわたって延びることができる。
【００３４】
周辺デバイスと同様に、３Ｄメモリデバイス１００のメモリアレイデバイスはまた、ＮＡＮＤメモリストリング１１６との間で電気信号を転送するための相互接続層を含み得る。図１Ａに示すように、３Ｄメモリデバイス１００は、ＮＡＮＤメモリストリング１１６および半導体層１１８の下方に相互接続層１３４（本明細書では「アレイ相互接続層」と呼ばれる）を含み得る。アレイ相互接続層１３４は、１つまたは複数のＩＬＤ層内に相互接続ライン１４０およびビアコンタクト１４２を含む複数の相互接続を含み得る。いくつかの実施形態では、アレイ相互接続層１３４内の相互接続は、各々が対応するＮＡＮＤメモリストリング１１６の下端と接触する上端、および相互接続ライン１４０またはビアコンタクト１４２と接触する下端を有するローカル相互接続１４４（例えば、ビットラインビアコンタクト）を含む。ローカル相互接続１４４は、ファンアウトのために交互導体／誘電体スタック１２４内のコンポーネント（例えば、ＮＡＮＤメモリストリング１１６、ＴＡＣ１４６、およびＧＬＳ１３０）と直接接触することができる。
【００３５】
図１Ａには図示されていないが、別の相互接続層（本明細書では「ＢＥＯＬ相互接続層」と呼ばれる）を半導体層１１８の上方に形成し、１つまたは複数のＩＬＤ層に相互接続（例えば、相互接続ラインおよびビアコンタクト）を含めることができる。ＢＥＯＬ相互接続層およびアレイ相互接続層１３４は、半導体層１１８の反対側に形成することができる。いくつかの実施形態では、ＢＥＯＬ相互接続層内の相互接続は、３Ｄメモリデバイス１００と周辺回路との間で電気信号を転送することができる。
【００３６】
いくつかの実施形態では、メモリアレイデバイスは、交互導体／誘電体スタック１２４を通って垂直に延びる１つまたは複数のＴＡＣ１４６をさらに含む。ＴＡＣ１４６は、交互導体／誘電体スタック１２４の全体（例えば、その中のすべての導体／誘電体層ペア）および半導体層１１８の少なくとも一部を通って延びることができる。ＴＡＣ１４６の上端は、ＢＥＯＬ相互接続層の相互接続に接触することができ、ＴＡＣ１４６の下端は、アレイ相互接続層１３４の別の相互接続１４０または１４２に接触することができる。したがって、ＴＡＣ１４６は、周辺相互接続層１１０とＢＥＯＬ相互接続層との間に電気接続を形成し、電気信号を周辺デバイスから３Ｄメモリデバイス１００のＢＥＯＬ相互接続に運ぶことができる。
【００３７】
３Ｄメモリデバイス１００の動作中（３Ｄメモリデバイス１００が使用されているとき、例えば、セルの読み取り、書き込み／プログラム、消去、設定、ブーストなどを実行する）、周辺相互接続層１１０とアレイ相互接続層１３４との相互接続間のカップリング効果は、信号歪みを引き起こす場合がある。この問題に対処するために、図１Ａに示すように、３Ｄメモリデバイス１００は、トランジスタ１０６とＮＡＮＤメモリストリング１１６との間にシールド層１０２を含む。いくつかの実施形態では、シールド層１０２は、周辺相互接続層１１０とアレイ相互接続層１３４との間に形成されて、３Ｄメモリデバイス１００の動作中に隣接する相互接続層内の相互接続間のカップリング効果を低減する。図１Ａに示すように、周辺相互接続層１１０は、トランジスタ１０６とシールド層１０２との間に配置され、アレイ相互接続層１３４は、ＮＡＮＤメモリストリング１１６とシールド層１０２との間に配置される。
【００３８】
シールド層１０２は、１つまたは複数の伝導領域１４８および１つまたは複数の絶縁領域１５０を含み得る。伝導領域１４８は、非ドープシリコン（例えば、アモルファスシリコン、単結晶シリコン、またはポリシリコン）などの非ドープ半導体材料よりも高い導電率を有する導電性材料を含み得る。いくつかの実施形態では、伝導領域１４８は、約２０℃で少なくとも約１×１０４Ｓ／ｍ、例えば、２０℃で少なくとも１×１０４Ｓ／ｍの導電率を有する。いくつかの実施形態では、伝導領域１４８は、約２０℃で約１×１０４Ｓ／ｍから約１×１０８Ｓ／ｍ、例えば、２０℃で１×１０４Ｓ／ｍから１×１０８Ｓ／ｍの導電率を有する（例えば、２０℃で、１×１０４Ｓ／ｍ、１×１０５Ｓ／ｍ、５×１０５Ｓ／ｍ、１×１０６Ｓ／ｍ、２×１０６Ｓ／ｍ、３×１０６Ｓ／ｍ、４×１０６Ｓ／ｍ、５×１０６Ｓ／ｍ、６×１０６Ｓ／ｍ、７×１０６Ｓ／ｍ、８×１０６Ｓ／ｍ、９×１０６Ｓ／ｍ、１×１０７Ｓ／ｍ、２×１０７Ｓ／ｍ、３×１０７Ｓ／ｍ、４×１０７Ｓ／ｍ、５×１０７Ｓ／ｍ、６×１０７Ｓ／ｍ、７×１０７Ｓ／ｍ、８×１０７Ｓ／ｍ、９×１０７Ｓ／ｍ、１×１０８Ｓ／ｍ、これらの値のいずれかによって下端が境界付けられた任意の範囲、またはこれらの値のいずれか２つによって定義された任意の範囲内）。伝導領域１４８の導電性材料は、金属、金属合金、金属ケイ化物、ドープされた半導体、および導電性有機材料を含み得るが、これらに限定されない。いくつかの実施形態では、伝導領域１４８は、Ｗ、Ｃｕ、Ｃｏ、Ａｌ、ニッケル（Ｎｉ）、およびチタン（Ｔｉ）などの１つまたは複数の金属を含む。伝導領域１４８はまた、銀（Ａｇ）、金（Ａｕ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）などの任意の他の好適な金属を含み得る。いくつかの実施形態では、伝導領域１４８は、１つまたは複数の金属合金を含み、その各々は、Ｃｕ、Ｃｏ、Ｎｉ、Ｔｉ、およびＷのうちの少なくとも２つの合金（例えば、ＴｉＮｉ合金またはＴｉＮｉ合金とＴｉＷ合金との組み合わせ）、または、例えば、Ａｇ、Ａｌ、Ａｕ、Ｐｔ、鉄（Ｆｅ）、クロム（Ｃｒ）などの任意の他の好適な金属合金である。いくつかの実施形態では、伝導領域１４８は、ケイ化銅、ケイ化コバルト、ケイ化ニッケル、ケイ化チタン、およびケイ化タングステンなどの１つまたは複数の金属ケイ化物を含む。伝導領域１４８はまた、ケイ化銀、ケイ化アルミニウム、ケイ化金、ケイ化白金などの任意の他の好適な金属ケイ化物を含み得る。いくつかの実施形態では、伝導領域１４８は、伝導領域１４８の導電率が上記の範囲に増加するような濃度でドーパントでドープされた半導体材料を含む。いくつかの実施形態では、伝導領域１４８は、上記の範囲の導電率を有する導電性ポリマーなどの導電性有機材料を含む。
【００３９】
いくつかの実施形態では、シールド層１０２は、約１ｎｍから約１μｍ、例えば、１ｎｍから１μｍの厚さを有する（例えば、１ｎｍ、２ｎｍ、３ｎｍ、４ｎｍ、５ｎｍ、６ｎｍ、７ｎｍ、８ｎｍ、９ｎｍ、１０ｎｍ、２０ｎｍ、３０ｎｍ、４０ｎｍ、５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍ、１００ｎｍ、１５０ｎｍ、２００ｎｍ、２５０ｎｍ、３００ｎｍ、３５０ｎｍ、４００ｎｍ、４５０ｎｍ、５００ｎｍ、５５０ｎｍ、６００ｎｍ、６５０ｎｍ、７００ｎｍ、７５０ｎｍ、８００ｎｍ、８５０ｎｍ、９００ｎｍ、９５０ｎｍ、１μｍ、これらの値のいずれかによって下端が境界付けられた任意の範囲、またはこれらの値のいずれか２つによって定義された任意の範囲内）。いくつかの実施形態では、シールド層１０２は、約１μｍから約２０μｍ、例えば、１μｍから２０μｍの厚さを有する（例えば、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、６μｍ、７μｍ、８μｍ、９μｍ、１０μｍ、１１μｍ、１２μｍ、１３μｍ、１４μｍ、１５μｍ、１６μｍ、１７μｍ、１８μｍ、１９μｍ、２０μｍ、これらの値のいずれかによって下端が境界付けられた任意の範囲、またはこれらの値のいずれか２つによって定義された任意の範囲内）。いくつかの実施形態では、シールド層１０２は、１つまたは複数の導電性膜および誘電体膜などの複数の膜を有する複合層である。上記の厚さの範囲は、複合シールド層の全体の厚さ、または複合シールド層内の１つもしくは複数の導電性膜の厚さを指す場合がある。
【００４０】
シールド層１０２をパターニングして、異なる配列で異なる数の伝導領域１４８および絶縁領域１５０を有する任意の好適なレイアウトを形成することができる。図１Ａに示すように、３Ｄメモリデバイス１００の異なるプレーン上にスタックメモリアレイデバイス（例えば、ＮＡＮＤメモリストリング１１６）と周辺デバイス（例えば、トランジスタ１０６）とを電気的に接続するために、相互接続が周辺相互接続層１１０とアレイ相互接続層１３４との間に形成される。その結果、３Ｄメモリデバイス１００は、シールド層１０２を通って垂直に延びるビアコンタクト１５２を含み得る。ビアコンタクト１５２は、周辺相互接続層１１０内の相互接続およびアレイ相互接続層１３４内の相互接続と接触することができる。
【００４１】
いくつかの実施形態では、絶縁領域１５０は、シールド層１０２の厚さ全体にわたって延び、伝導領域１４８およびビアコンタクト１５２を電気的に絶縁する。絶縁領域１５０は、酸化シリコン、窒化シリコン、酸窒化シリコン、ドープされた酸化シリコン、任意の他の好適な誘電体材料、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含み得る。パターニングプロセス（例えば、フォトリソグラフィおよびドライ／ウェットエッチング）を使用して、シールド層１０２内の絶縁領域１５０をパターニングすることができる。次いで、絶縁領域１５０は、パターニングされた領域における誘電体材料の熱成長および／または薄膜堆積によって形成することができる。
【００４２】
例えば、図２は、いくつかの実施形態による、例示的なシールド層２０２の平面図を示す。図２に示すように、シールド層２０２は、伝導領域２０４と、シールド層２０２を通って延びるビアコンタクト２０８とを電気的に絶縁するための伝導領域２０４および絶縁領域２０６を含む。伝導領域２０４は、絶縁領域２０６およびビアコンタクト２０８によって占有されるエリアを除いて、基板２００の実質的に全エリアを覆うことができる。
【００４３】
シールド層１０２を通るビアコンタクト１５２を収容することに加えて、シールド層１０２のレイアウトは、それが覆うエリアに対して変化し得る。例えば、図３Ａから図３Ｂは、様々な実施形態による、シールド層３０２および３１０の例示的なレイアウトを示す。図３Ａに示すように、隣接する相互接続層内の相互接続３０６および３０８は、シールド層３０２によって垂直に分離される。シールド層３０２の伝導領域３０４は、相互接続３０６および３０８のレイアウトに関係なく、基板３００の実質的に全エリアを覆うことができる（絶縁領域およびビアコンタクトによって占有されるエリアを除く、図示せず）。図３Ｂに示すように、シールド層３１０の伝導領域３１２は、基板３００の実質的に全エリアを覆わないが、代わりに、シールド層３１０によって分離された隣接する相互接続層内の相互接続３０６および相互接続３０８のエリアを覆う（例えば、図１Ａの周辺相互接続層１１０およびアレイ相互接続層１３４）。シールド層のレイアウトは上記の例に限定されず、その伝導領域が少なくともシールド層によって分離された隣接する相互接続層内の相互接続のエリアを覆う限り、異なる実施形態で変化し得ることが理解される。
【００４４】
いくつかの実施形態では、金属拡散の問題を回避し、かつ／またはそれぞれ周辺デバイスおよびメモリアレイデバイスを有する２つの半導体チップ間のハイブリッド結合の強度を高めるために、伝導領域３０４（金属などの導電性材料を有する）の面積は基板３００の面積の５０％未満である。すなわち、いくつかの実施形態によれば、（酸化シリコンなどの誘電体材料を有する）絶縁領域の面積は、基板３００の面積の５０％を超える。
【００４５】
図１Ａを再び参照すると、シールド層１０２の伝導領域１４８は、３Ｄメモリデバイス１００の動作中に接地電圧を受けるように構成される。伝導領域１４８は、３Ｄメモリデバイス１００の動作中に電圧源１５４（または接地）に電気的に接続され得る。いくつかの実施形態では、接地電圧は、約０．１Ｖから約５０Ｖ、例えば、０．１Ｖから５０Ｖである（例えば、０．１Ｖ、０．２Ｖ、０．３Ｖ、０．４Ｖ、０．５Ｖ、０．６Ｖ、０．７Ｖ、０．８Ｖ、０．９Ｖ、１Ｖ、２Ｖ、３Ｖ、４Ｖ、５Ｖ、６Ｖ、７Ｖ、８Ｖ、９Ｖ、１０Ｖ、１５Ｖ、２０Ｖ、２５Ｖ、３０Ｖ、３５Ｖ、４０Ｖ、４５Ｖ、５０Ｖ、これらの値のいずれかによって下端が境界付けられた任意の範囲、またはこれらの値のいずれか２つによって定義された任意の範囲内）。接地電圧は、厚さおよび導電率などのシールド層１０２の様々な属性に基づいて調整できることが理解される。３Ｄメモリデバイス１００の動作中に、シールド層１０２の伝導領域１４８に印加された接地電圧は、周辺相互接続層１１０とアレイ相互接続層１３４との相互接続間のカップリング効果を低減（または回避）することができる。
【００４６】
結合インタフェースＡまたはＢは、アレイ相互接続層１３４と周辺相互接続層１１０との間に形成することができる。いくつかの実施形態では、結合インタフェースＡは、アレイ相互接続層１３４とシールド層１０２との間に形成される。いくつかの実施形態では、結合インタフェースＢは、周辺相互接続層１１０とシールド層１０２との間に形成される。図１Ａに示すように、周辺デバイス（例えば、トランジスタ１０６）は、結合後、３Ｄメモリデバイス１００内のメモリアレイデバイス（例えば、ＮＡＮＤメモリストリング１１６）の下方に配置され得る。
【００４７】
いくつかの実施形態では、周辺デバイス（例えば、トランジスタ１０６）、周辺相互接続層１１０、およびシールド層１０２を含む周辺デバイスチップは、ＮＡＮＤメモリストリング１１６およびアレイ相互接続層１３４を含むメモリアレイデバイスチップに、結合インタフェースＡで向かい合わせに結合される。いくつかの実施形態では、周辺デバイス（例えば、トランジスタ１０６）および周辺相互接続層１１０を含む周辺デバイスチップは、ＮＡＮＤメモリストリング１１６、アレイ相互接続層１３４、およびシールド層１０２を含むメモリアレイデバイスチップに、結合インタフェースＢで向かい合わせに結合される。すなわち、シールド層１０２は、周辺デバイスチップまたはメモリアレイデバイスチップのいずれかの上部に重ねることができる。周辺デバイスチップおよびメモリアレイデバイスチップは、直接結合技術（例えば、はんだまたは接着剤などの中間層を使用せずに表面間の結合を形成する）であり、金属−金属結合および誘電体−誘電体結合を同時に得ることができるハイブリッド結合（「金属／誘電体ハイブリッド結合」としても知られる）を使用して結合できる。いくつかの実施形態では、ハイブリッド結合の強度を高めるために、結合インタフェースＡまたはＢでシールド層１０２の表面上に誘電体膜（図示せず）が形成される。誘電体膜は、図１Ａにおいて、シールド層１０２と周辺相互接続層１１０との間、またはシールド層１０２とアレイ相互接続層１３４との間に形成することができる。
【００４８】
図１Ｂは、本開示のいくつかの実施形態による、シールド層１０３を有する別の例示的な３Ｄメモリデバイス１０１の断面図を示す。図１Ａで上記に説明した３Ｄメモリデバイス１００と同様に、３Ｄメモリデバイス１０１は、周辺デバイスチップおよびメモリアレイデバイスチップが別々に形成され、結合インタフェースＡまたはＢで向かい合わせに結合される、非モノリシック３Ｄメモリデバイスの例を表す。周辺デバイスがメモリアレイデバイスの下方にある図１Ａで上記に説明した３Ｄメモリデバイス１００とは異なり、図１Ｂの３Ｄメモリデバイス１０１は、メモリアレイデバイスの上方に配置された周辺デバイスを含む。３Ｄメモリデバイス１００および１０１の両方における同様の構造（例えば、材料、製造プロセス、機能など）の詳細は、以下に繰り返されない場合があることが理解される。
【００４９】
３Ｄメモリデバイス１０１は、基板１０５上にメモリアレイデバイスを含み得る。いくつかの実施形態では、ＮＡＮＤメモリストリング１０７のアレイは、各々が基板１０５上の交互導体／誘電体スタック１０９を通って垂直に延びる。交互導体／誘電体スタック１０９は、各々が導体層１１１および誘電体層１１３を含む複数のペアを含み得る。図１Ｂに示すように、各ＮＡＮＤメモリストリング１０７は、半導体チャネル１１５および誘電体層１１７（「メモリ膜」として知られる）を含み得る。
【００５０】
いくつかの実施形態では、メモリアレイデバイスは、交互導体／誘電体スタック１０９を通って垂直に延びるＧＬＳ１１９をさらに含む。ＧＬＳ１１９を使用して、ゲート置換プロセスによって、交互導体／誘電体スタック１０９に導体／誘電体層ペアを形成することができる。いくつかの実施形態では、ＧＬＳ１１９は、ＮＡＮＤメモリストリングアレイを異なる領域（例えば、メモリフィンガーおよび／またはメモリブロック）に分離するために、最初に、誘電体材料（例えば、酸化シリコン、窒化シリコン、またはそれらの任意の組み合わせ）で充填される。いくつかの実施形態では、メモリアレイデバイスは、交互導体／誘電体スタック１０９の階段構造領域内にワードラインビアコンタクト１２１をさらに含む。ワードラインビアコンタクト１２１は、誘電体層内に垂直に延び得る。各ワードラインビアコンタクト１２１は、メモリアレイデバイスの対応するワードラインを個別にアドレス指定するために、交互導体／誘電体スタック１０９の対応する導体層１１１と接触する下端を有することができる。
【００５１】
３Ｄメモリデバイス１０１は、ＮＡＮＤメモリストリング１０７の上方の相互接続層１２３（本明細書では「アレイ相互接続層」と呼ばれる）を含み得、ＮＡＮＤメモリストリング１０７との間で電気信号を伝達する。アレイ相互接続層１２３は、相互接続ライン１２５およびビアコンタクト１２７を含む複数の相互接続を含み得る。いくつかの実施形態では、アレイ相互接続層１２３内の相互接続はまた、対応するＮＡＮＤメモリストリング１０７を個別にアドレス指定するために、各々が対応するＮＡＮＤメモリストリング１０７の上端と接触するローカル相互接続（例えば、ビットラインおよびビットラインコンタクト）を含む。いくつかの実施形態では、アレイ相互接続層１２３内の相互接続はまた、ＮＡＮＤメモリストリング１０７のアレイ共通ソースと接触するソースラインも含む。
【００５２】
３Ｄメモリデバイス１０１は、メモリアレイデバイス（例えば、ＮＡＮＤメモリストリング１０７）の上方に配置された周辺デバイス（例えば、トランジスタ１３１）を含み得る。３Ｄメモリデバイス１０１は、周辺デバイス（例えば、トランジスタ１３１）の上方に接触して配置された半導体層１２９（例えば、薄くされた基板）をさらに含み得る。周辺デバイスの全体または一部は、半導体層１２９内（例えば、半導体層１２９の底面の上方）および／または半導体層１２９の直接下方に形成することができる。周辺デバイスは、複数のトランジスタ１３１を含み得る。半導体層１２９は、周辺デバイス（例えば、トランジスタ１３１）が形成される薄くされた基板であり得る。いくつかの実施形態では、半導体層１２９は単結晶シリコンを含み、半導体層１２９は「単結晶シリコン層」と呼ばれ得る。いくつかの実施形態では、半導体層１２９は、ＳｉＧｅ、ＧａＡｓ、Ｇｅ、または任意の他の好適な材料を含み得る。絶縁領域１３３（例えば、ＳＴＩ）およびドープ領域（例えば、トランジスタ１３１のソース領域またはドレイン領域）も、半導体層１２９内に形成することができる。
【００５３】
メモリアレイデバイスと同様に、３Ｄメモリデバイス１０１の周辺デバイスはまた、トランジスタ１３１との間で電気信号を転送するための相互接続層を含み得る。図１Ｂに示すように、３Ｄメモリデバイス１０１は、トランジスタ１３１および半導体層１２９の下方に相互接続層１３７（本明細書では「周辺相互接続層」と呼ばれる）を含み得、またトランジスタ１３１および半導体層１２９の上方に相互接続層（本明細書では「ＢＥＯＬ相互接続層」と呼ばれる、図示せず）も含み得る。
【００５４】
ＢＥＯＬ相互接続層は、１つまたは複数のＩＬＤ層内の複数の相互接続を含み得る。いくつかの実施形態では、ＢＥＯＬ相互接続層は、３Ｄメモリデバイス１０１と周辺回路との間で電気信号を転送することができる任意の好適なＢＥＯＬ相互接続を含む。周辺相互接続層１３７は、１つまたは複数のＩＬＤ層内に相互接続ライン１３９およびビアコンタクト１４１を含む複数の相互接続を含み得る。いくつかの実施形態では、周辺相互接続層１３７内の相互接続は、半導体層１２９を通って垂直に延びるビアコンタクト１３５（例えば、半導体層１２９が薄くされたシリコン基板である場合、シリコンビア（ＴＳＶ）を通る）も含む。
【００５５】
３Ｄメモリデバイス１０１の動作中（３Ｄメモリデバイス１０１が使用されているとき、例えば、セルの読み取り、書き込み／プログラム、消去、設定、ブーストなどを実行する）、アレイ相互接続層１２３と周辺相互接続層１３７との相互接続間のカップリング効果は、信号歪みを引き起こす場合がある。この問題に対処するために、図１Ｂに示すように、３Ｄメモリデバイス１０１は、ＮＡＮＤメモリストリング１０７と周辺デバイス（例えば、トランジスタ１３１）との間にシールド層１０３を含む。いくつかの実施形態では、シールド層１０３は、アレイ相互接続層１２３と周辺相互接続層１３７との間に形成されて、３Ｄメモリデバイス１０１の動作中に隣接する相互接続層内の相互接続間のカップリング効果を低減する。図１Ｂに示すように、アレイ相互接続層１２３は、ＮＡＮＤメモリストリング１０７とシールド層１０３との間に配置され、周辺相互接続層１３７は、トランジスタ１３１とシールド層１０３との間に配置される。
【００５６】
シールド層１０３は、１つまたは複数の伝導領域１４７および１つまたは複数の絶縁領域１４９を含み得る。シールド層１０３をパターニングして、異なる配列で異なる数の伝導領域１４７および絶縁領域１４９を有する任意の好適なレイアウトを形成することができる。図１Ｂに示すように、３Ｄメモリデバイス１０１の異なるプレーン上にスタックメモリアレイデバイス（例えば、ＮＡＮＤメモリストリング１０７）と周辺デバイス（例えば、トランジスタ１３１）とを電気的に接続するために、相互接続がアレイ相互接続層１２３と周辺相互接続層１３７との間に形成される。その結果、３Ｄメモリデバイス１０１は、シールド層１０３を通って垂直に延びるビアコンタクト１５１を含み得る。ビアコンタクト１５１は、アレイ相互接続層１２３内の相互接続および周辺相互接続層１３７内の相互接続と接触することができる。いくつかの実施形態では、絶縁領域１４９は、シールド層１０３の厚さ全体にわたって延び、伝導領域１４７およびビアコンタクト１５１を電気的に絶縁する。
【００５７】
いくつかの実施形態では、シールド層１０３の伝導領域１４７は、３Ｄメモリデバイス１０１の動作中に接地電圧を受けるように構成される。伝導領域１４７は、３Ｄメモリデバイス１０１の動作中に電圧源１５３（または接地）に電気的に接続され得る。接地電圧は、厚さおよび導電率などのシールド層１０３の様々な属性に基づいて調整できることが理解される。３Ｄメモリデバイス１０１の動作中に、シールド層１０３の伝導領域１４７に印加された接地電圧は、アレイ相互接続層１２３と周辺相互接続層１３７との相互接続間のカップリング効果を低減（または回避）することができる。シールド層１０３（ならびにその伝導領域１４７および絶縁領域１４９）の他の属性は、図１Ａ、図２、および図３Ａから図３Ｂのシールド層１０２に関して上述したものと同様であり得ることが理解される。
【００５８】
結合インタフェースＡまたはＢは、アレイ相互接続層１２３と周辺相互接続層１３７との間に形成することができる。いくつかの実施形態では、結合インタフェースＡは、周辺相互接続層１３７とシールド層１０３との間に形成される。いくつかの実施形態では、結合インタフェースＢは、アレイ相互接続層１２３とシールド層１０３との間に形成される。図１Ｂに示すように（および図１Ａとは異なり）、周辺デバイス（例えば、トランジスタ１３１）は、結合後、３Ｄメモリデバイス１０１内のメモリアレイデバイス（例えば、ＮＡＮＤメモリストリング１０７）の上方に配置され得る。
【００５９】
いくつかの実施形態では、周辺デバイス（例えば、トランジスタ１３１）、周辺相互接続層１３７、およびシールド層１０３を含む周辺デバイスチップは、ＮＡＮＤメモリストリング１０７およびアレイ相互接続層１２３を含むメモリアレイデバイスチップに、結合インタフェースＢで向かい合わせに結合される。いくつかの実施形態では、周辺デバイス（例えば、トランジスタ１３１）および周辺相互接続層１３７を含む周辺デバイスチップは、ＮＡＮＤメモリストリング１０７、アレイ相互接続層１２３、およびシールド層１０３を含むメモリアレイデバイスチップに、結合インタフェースＡで向かい合わせに結合される。すなわち、シールド層１０３は、周辺デバイスチップまたはメモリアレイデバイスチップのいずれかの上部に重ねることができる。周辺デバイスチップおよびメモリアレイデバイスチップは、ハイブリッド結合を使用して結合することができる。いくつかの実施形態では、ハイブリッド結合の強度を高めるために、結合インタフェースＡまたはＢでシールド層１０３の表面上に誘電体層（図示せず）が形成される。誘電体膜は、図１Ｂにおいて、シールド層１０３と周辺相互接続層１３７との間、またはシールド層１０３とアレイ相互接続層１２３との間に形成することができる。
【００６０】
図４Ａから図４Ｄは、本開示のいくつかの実施形態による、例示的な周辺デバイスチップを形成する製造プロセスを示す。図５Ａから図５Ｅは、いくつかの実施形態による、例示的なメモリアレイデバイスチップを形成する製造プロセスを示す。図６は、いくつかの実施形態による、例示的なメモリアレイデバイスチップと、シールド層を有する例示的な周辺デバイスチップとを結合する製造プロセスを示す。図７は、いくつかの実施形態による、シールド層を有する別の例示的なメモリアレイデバイスチップと、別の例示的な周辺デバイスチップとを結合する製造プロセスを示す。図８から図９は、様々な実施形態による、シールド層を有する例示的な３Ｄメモリデバイスを形成する方法のフローチャートである。図４から図９に示される３Ｄメモリデバイスの例には、図１Ａに示される３Ｄメモリデバイス１００および図１Ｂに示される３Ｄメモリデバイス１０１が含まれる。図４から図９を一緒に説明する。方法８００および９００に示す動作は網羅的ではなく、他の動作も、図示された動作のいずれかの前、後、または間に実行できることを理解されたい。さらに、動作のいくつかは、同時に、または図８から図９に示されるのとは異なる順序で実行されてもよい。
【００６１】
図８を参照すると、方法８００は、動作８０２で始まり、周辺デバイスが基板上に形成される。図９を参照すると、方法９００は、動作９０８を含み、周辺デバイスが基板上に形成される。基板はシリコン基板であり得る。図４Ａに示されるように、周辺デバイスは、シリコン基板４０２上に形成される。周辺デバイスは、シリコン基板４０２上に形成された複数のトランジスタ４０４を含み得る。トランジスタ４０４は、フォトリソグラフィ、ドライ／ウェットエッチング、薄膜堆積、熱成長、注入、化学機械研磨（ＣＭＰ）、および任意の他の好適なプロセスを含むがこれらに限定されない複数のプロセスによって形成され得る。いくつかの実施形態では、ドープ領域は、イオン注入および／または熱拡散によってシリコン基板４０２に形成され、これは、例えば、トランジスタ４０４のソース領域および／またはドレイン領域として機能する。いくつかの実施形態では、絶縁領域４０６（例えば、ＳＴＩ）はまた、ウェット／ドライエッチングおよび薄膜堆積によってシリコン基板４０２に形成される。
【００６２】
方法８００は、図８に示されるように、動作８０４に進み、相互接続層（例えば、周辺相互接続層）が周辺デバイスの上方に形成される。図９を参照すると、方法９００は、動作９１０を含み、相互接続層（例えば、周辺相互接続層）が周辺デバイスの上方に形成される。周辺相互接続層は、１つまたは複数のＩＬＤ層内の第１の複数の相互接続を含み得る。図４Ｂに示されるように、周辺相互接続層４０８は、シリコン基板４０２上およびトランジスタ４０４の上方に形成することができる。周辺相互接続層４０８は、相互接続ライン４１０ならびに複数のＩＬＤ層内のＭＥＯＬおよび／またはＢＥＯＬのビアコンタクト４１２を含む、相互接続を含んで、周辺デバイス（例えば、トランジスタ４０４）と電気接続を行うことができる。
【００６３】
いくつかの実施形態では、周辺相互接続層４０８は、多数のプロセスで形成された多数のＩＬＤ層および相互接続をその中に含む。例えば、相互接続ライン４１０およびビアコンタクト４１２は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、または任意のそれらの組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含み得る。相互接続ライン４１０およびビアコンタクト４１２を形成する製造プロセスはまた、フォトリソグラフィ、ＣＭＰ、ウェット／ドライエッチング、または任意の他の好適なプロセスを含み得る。ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、または任意のそれらの組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された誘電体材料を含み得る。図４Ｂに示されるＩＬＤ層および相互接続は、まとめて「相互接続層」（例えば、周辺相互接続層４０８）と呼ぶことができる。
【００６４】
方法８００は、図８に示されるように、動作８０６に進み、シールド層が相互接続層（例えば、周辺相互接続層）の上方に形成される。動作８０６は、周辺相互接続層の上方に伝導領域および絶縁領域を形成することを含み得る。伝導領域は、周辺相互接続層内の相互接続のエリアを覆うことができる。いくつかの実施形態では、シールド層の伝導領域は、基板のエリアを実質的に覆う。方法８００は、シールド層を通って垂直に延び、周辺相互接続層の相互接続と接触するコンタクト（例えば、ビアコンタクト）を形成する追加の１つまたは複数の動作をさらに含み得る。コンタクトは、絶縁領域によってシールド層内の伝導領域から電気的に絶縁することができる。
【００６５】
図４Ｃに示されるように、導電性膜４１４は、周辺相互接続層４０８の上面上に形成することができる。導電性膜４１４の導電性材料は、金属、金属合金、金属ケイ化物、ドープされた半導体、および導電性有機材料を含み得るが、これらに限定されない。いくつかの実施形態では、導電性膜４１４は、Ｃｕ、Ｃｏ、Ｎｉ、Ｔｉ、Ｗ、または任意の他の好適な金属などの１つまたは複数の金属を含む。いくつかの実施形態では、導電性膜４１４は、１つまたは複数の金属合金を含み、その各々は、Ｃｕ、Ｃｏ、Ｎｉ、Ｔｉ、Ｗのうちの少なくとも２つの合金（例えば、ＴｉＮｉ合金またはＴｉＮｉ合金とＴｉＷ合金との組み合わせ）、または任意の他の好適な金属合金である。いくつかの実施形態では、導電性膜４１４は、ケイ化銅、ケイ化コバルト、ケイ化ニッケル、ケイ化チタン、ケイ化タングステン、または任意の他の好適な金属ケイ化物などの１つまたは複数の金属ケイ化物を含む。いくつかの実施形態では、導電性膜４１４は、ドープされたポリシリコン、ドープされたアモルファスシリコン、または任意の他の好適なドープされた半導体などの１つまたは複数のドープされた半導体を含む。いくつかの実施形態では、導電性膜４１４は、導電性ポリマーなどの１つもしくは複数の導電性有機材料、または任意の他の好適な導電性有機材料を含む。
【００６６】
導電性膜４１４は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、または任意のそれらの組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって形成することができる。導電性膜４１４中の導電性材料に応じて、導電性膜４１４の堆積は、多数のプロセスを含み得る。いくつかの実施形態では、金属ケイ化物導電性膜の堆積は、シリコン膜の堆積、金属膜の堆積、ならびに熱処理（例えば、アニーリング、焼結、または任意の他の好適なプロセス）によるシリコンおよび金属膜のけい化を含む。いくつかの実施形態では、ドープされた半導体導電性膜の堆積は、半導体膜の堆積と、イオン注入および／または熱拡散によるドーパントによる半導体膜のドーピングとを含む。いくつかの実施形態では、導電性有機材料膜の堆積は、スピンコーティングおよびスクリーン印刷などの蒸発または溶媒ベースのコーティングを含む。
【００６７】
いくつかの実施形態では、堆積された導電性膜４１４は、約１ｎｍから約１μｍ、例えば、１ｎｍから１μｍの厚さを有する（例えば、１ｎｍ、２ｎｍ、３ｎｍ、４ｎｍ、５ｎｍ、６ｎｍ、７ｎｍ、８ｎｍ、９ｎｍ、１０ｎｍ、２０ｎｍ、３０ｎｍ、４０ｎｍ、５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍ、１００ｎｍ、１５０ｎｍ、２００ｎｍ、２５０ｎｍ、３００ｎｍ、３５０ｎｍ、４００ｎｍ、４５０ｎｍ、５００ｎｍ、５５０ｎｍ、６００ｎｍ、６５０ｎｍ、７００ｎｍ、７５０ｎｍ、８００ｎｍ、８５０ｎｍ、９００ｎｍ、９５０ｎｍ、１μｍ、これらの値のいずれかによって下端が境界付けられた任意の範囲、またはこれらの値のいずれか２つによって定義された任意の範囲内）。いくつかの実施形態では、堆積された導電性膜４１４は、約１μｍから約２０μｍ、例えば、１μｍから約２０μｍの厚さを有する（例えば、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、６μｍ、７μｍ、８μｍ、９μｍ、１０μｍ、１１μｍ、１２μｍ、１３μｍ、１４μｍ、１５μｍ、１６μｍ、１７μｍ、１８μｍ、１９μｍ、２０μｍ、これらの値のいずれかによって下端が境界付けられた任意の範囲、またはこれらの値のいずれか２つによって定義された任意の範囲内）。
【００６８】
図４Ｃに示されるように、誘電体膜４１６は、導電性膜４１４上に形成され得る。誘電体膜４１６は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含み得る。誘電体膜４１６は、ＣＶＤ、ＰＶＤ、ＡＬＤ、または任意のそれらの組み合わせを含むがこれらに限定されない熱成長および／または１つまたは複数の薄膜堆積プロセスによって形成され得る。
【００６９】
図４Ｄに示すように、導電性膜４１４をパターニングして、伝導領域４２０および１つまたは複数の絶縁領域４２２を有するシールド層４１８を形成することができる。いくつかの実施形態では、導電性膜４１４は、絶縁領域４２２を形成するようにパターニングされ、導電性膜４１４内の残りの導電性材料は、伝導領域４２０になる。伝導領域４２０および絶縁領域４２２は、本明細書ではまとめてシールド層４１８と呼ぶことができる。絶縁領域４２２は、酸化シリコン、窒化シリコン、酸窒化シリコン、ドープされた酸化シリコン、任意の他の好適な誘電体材料、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含み得る。パターニングプロセス（例えば、フォトリソグラフィおよびドライ／ウェットエッチング）を使用して、シールド層４１８内の絶縁領域４２２をパターニングすることができる。次いで、絶縁領域４２２は、パターニングされた領域における誘電体材料の熱成長および／または薄膜堆積によって形成することができる。シールド層４１８は、図２および図３Ａから図３Ｂに関して上述したように、異なる配列で任意の好適なレイアウトを形成するようにパターニングすることができる。
【００７０】
図４Ｄに示されるように、１つまたは複数のビアコンタクト４２４は、誘電体膜４１６およびシールド層４１８を通って、周辺相互接続層４０８の相互接続４１０および４１２と接触して形成することができる。ビアコンタクト４２４は、絶縁領域４２２によってシールド層４１８の伝導領域４２０から電気的に絶縁することができる。いくつかの実施形態では、ビアコンタクト４２４は、パターニングプロセス（例えば、誘電体膜４１６内の誘電体材料およびシールド層４１８内の導電性材料のフォトリソグラフィおよびドライ／ウェットエッチング）を使用して、誘電体膜４１６およびシールド層４１８を通してビアホールを最初にパターニングすることによって形成される。ビアホールは導体（例えば、Ｗ）で充填することができる。いくつかの実施形態では、ビアホールを充填することは、導体を堆積する前に、バリア層、接着層、および／またはシード層を堆積することを含む。
【００７１】
方法８００は、図８に示されるように、動作８０８に進み、交互導体／誘電体スタックと、各々が交互導体／誘電体スタックを通って垂直に延びる複数のメモリストリングとが、基板上に形成される。図９を参照すると、方法９００は、動作９０２を含み、交互導体／誘電体スタックと、各々が交互導体／誘電体スタックを通って垂直に延びる複数のメモリストリングとが、基板上に形成される。いくつかの実施形態では、交互導体／誘電体スタックを通って垂直に延びるコンタクト（例えば、ＴＡＣ）も、形成される。
【００７２】
図５Ａに示されるように、第１の誘電体層５０４と第２の誘電体層５０６とのペア（本明細書では「誘電体層ペア」と呼ばれる）がシリコン基板５０２上に形成される。スタックされた誘電体層ペアは、交互誘電体スタック５０８を形成し得る。交互誘電体スタック５０８は、第１の誘電体層５０４と第１の誘電体層５０４とは異なる第２の誘電体層５０６との交互スタックを含み得る。いくつかの実施形態では、各誘電体層ペアは、窒化シリコンの層および酸化シリコンの層を含む。いくつかの実施形態では、第１の誘電体層５０４は、各々が同じ厚さを有するか、または異なる厚さを有することができる。同様に、第２の誘電体層５０６は、各々が同じ厚さを有するか、または異なる厚さを有することができる。交互誘電体スタック５０８は、ＣＶＤ、ＰＶＤ、ＡＬＤ、または任意のそれらの組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって形成され得る。いくつかの実施形態では、交互誘電体スタック５０８は、複数の導体／誘電体層ペア、すなわち、導体層（例えば、ポリシリコン）と誘電体層（例えば、酸化シリコン）との交互スタックで置き換えることができる。
【００７３】
図５Ｂに示されるように、ＮＡＮＤメモリストリング５１０は、シリコン基板５０２上に形成される。交互誘電体スタック５０８の各第１の誘電体層５０４は、導体層５１２によって置き換えることができ、それにより、交互導体／誘電体スタック５１４に複数の導体／誘電体層ペアを形成する。第１の誘電体層５０４を導体層５１２で置き換えることは、第２の誘電体層５０６に対して選択的な第１の誘電体層５０４のウェット／ドライエッチングおよび構造を導体層５１２で充填することによって実行できる。導体層５１２は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープされたシリコン、ポリシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含み得る。導体層５１２は、ＣＶＤ、ＡＬＤ、任意の他の好適なプロセス、またはそれらの任意の組み合わせなどの薄膜堆積プロセスによって充填することができる。ＮＡＮＤメモリストリング５１０は、各々が交互導体／誘電体スタック５１４を通って垂直に延びる。いくつかの実施形態では、交互導体／誘電体スタック５１４内の導体層５１２を使用して、ＮＡＮＤメモリストリング５１０の選択ゲートおよびワードラインを形成する。交互導体／誘電体スタック５１４内の少なくともいくつかの導体層５１２（例えば、上部および底部の導体層５１２を除く）は、各々がＮＡＮＤメモリストリング５１０のワードラインとして使用することができる。
【００７４】
いくつかの実施形態では、ＮＡＮＤメモリストリング５１０を形成する製造プロセスは、交互導体／誘電体スタック５１４を通って垂直に延びる半導体チャネル５１６を形成することをさらに含む。いくつかの実施形態では、ＮＡＮＤメモリストリング５１０を形成する製造プロセスは、交互導体／誘電体スタック５１４内の半導体チャネル５１６と複数の導体／誘電体層ペアとの間に誘電体層５１８（メモリ膜）を形成することをさらに含む。誘電体層５１８は、トンネル層、格納層、およびブロッキング層を含むがこれらに限定されない多数の誘電体層の組み合わせなどの複合誘電体層であり得る。
【００７５】
トンネル層は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含み得る。格納層は、メモリ動作のために電荷を蓄積するための材料を含み得る。格納層材料は、窒化シリコン、酸窒化シリコン、酸化シリコンと窒化シリコンとの組み合わせ、またはそれらの任意の組み合わせを含み得るがこれらに限定されない。ブロッキング層は、酸化シリコン、または酸化シリコン／酸窒化シリコン／酸化シリコン（ＯＮＯ）の組み合わせを含むがこれらに限定されない誘電体材料を含み得る。ブロッキング層は、Ａｌ２Ｏ３層などの高ｋ誘電体層をさらに含み得る。半導体チャネル４４６および誘電体層４４８は、ＡＬＤ、ＣＶＤ、ＰＶＤ、任意の他の好適なプロセス、またはそれらの任意の組み合わせなどのプロセスによって形成することができる。
【００７６】
図５Ｂに示されるように、交互導体／誘電体スタック５１４を通って垂直に延びるＧＬＳ５２０は、シリコン基板５０２の上方に形成することができる。ＧＬＳ５２０は、酸化シリコン、窒化シリコン、酸窒化シリコン、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含み得る。ＧＬＳ５２０は、交互導体／誘電体スタック５１４を通る垂直開口部を形成するためのドライ／ウェットエッチングプロセスによって形成され得、その後、開口部を誘電体材料で充填するための充填プロセスが続く。開口部は、ＣＶＤ、ＰＶＤ、ＡＬＤ、任意の他の好適なプロセス、またはそれらの任意の組み合わせによって充填することができる。
【００７７】
図５Ｂに示されるように、ワードラインビアコンタクト５２２は、シリコン基板５０２の上方に形成される。各ワードラインビアコンタクト５２２は、誘電体層を通って垂直に延び得る。いくつかの実施形態では、ワードラインビアコンタクト５２２の下端は、ＮＡＮＤメモリストリング５１０（例えば、導体層５１２）のワードラインに着地し、これにより、各ワードラインビアコンタクト５２２は、対応する導体層５１２に電気的に接続される。いくつかの実施形態では、ワードラインビアコンタクト５２２を形成する製造プロセスは、ドライ／ウェットエッチングプロセスを使用して垂直開口部を形成することと、続いて、導体材料、および導体の充填、接着、および／またはその他の目的のための他の材料（例えば、バリア層、接着層、および／またはシード層）で開口部を充填することと、を含む。ワードラインビアコンタクト５２２は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープされたシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含み得る。ワードラインビアコンタクト５２２の開口部は、ＡＬＤ、ＣＶＤ、ＰＶＤ、電気めっき、任意の他の好適なプロセス、またはそれらの任意の組み合わせによって、導電性材料および他の材料で充填することができる。
【００７８】
方法８００は、図８に示されるように、動作８１０に進み、相互接続層（例えば、アレイ相互接続層）がメモリストリングの上方に形成される。図９を参照すると、方法９００は、動作９０４を含み、相互接続層（例えば、アレイ相互接続層）がメモリストリングの上方に形成される。アレイ相互接続層は、１つまたは複数のＩＬＤ層内の第２の複数の相互接続を含み得る。図５Ｃに示されるように、アレイ相互接続層５２４は、交互導体／誘電体スタック５１４およびＮＡＮＤメモリストリング５１０の上方に形成することができる。アレイ相互接続層５２４は、ＮＡＮＤメモリストリング５１０との間で電気信号を転送するために、１つまたは複数のＩＬＤ層内に相互接続ライン５２６およびビアコンタクト５２８を含む相互接続を含み得る。
【００７９】
いくつかの実施形態では、アレイ相互接続層５２４は、多数のプロセスで形成された多数のＩＬＤ層および相互接続をその中に含む。例えば、相互接続ライン５２６およびビアコンタクト５２８は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、または任意のそれらの組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含み得る。相互接続ライン５２６およびビアコンタクト５２８を形成する製造プロセスはまた、フォトリソグラフィ、ＣＭＰ、ウェット／ドライエッチング、または任意の他の好適なプロセスを含み得る。ＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、または任意のそれらの組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって堆積された誘電体材料を含み得る。図５Ｃに示されるＩＬＤ層および相互接続は、まとめて「相互接続層」（例えば、アレイ相互接続層５２４）と呼ぶことができる。
【００８０】
方法９００は、図９に示されるように、動作９０６に進み、シールド層が相互接続層（例えば、アレイ相互接続層）の上方に形成される。動作９０６は、アレイ相互接続層の上方に伝導領域および絶縁領域を形成することを含み得る。伝導領域は、アレイ相互接続層内の相互接続のエリアを覆うことができる。いくつかの実施形態では、シールド層の伝導領域は、基板のエリアを実質的に覆う。方法９００は、シールド層を通って垂直に延び、アレイ相互接続層の相互接続と接触するコンタクト（例えば、ビアコンタクト）を形成する追加の１つまたは複数の動作をさらに含み得る。コンタクトは、絶縁領域によってシールド層内の伝導領域から電気的に絶縁することができる。
【００８１】
図５Ｄに示されるように、導電性膜５３０は、アレイ相互接続層５２４の上面上に形成され得る。導電性膜５３０の導電性材料は、金属、金属合金、金属ケイ化物、ドープされた半導体、および導電性有機材料を含み得るが、これらに限定されない。いくつかの実施形態では、導電性膜５３０は、Ｃｕ、Ｃｏ、Ｎｉ、Ｔｉ、Ｗ、または任意の他の好適な金属などの１つまたは複数の金属を含む。いくつかの実施形態では、導電性膜５３０は、１つまたは複数の金属合金を含み、その各々は、Ｃｕ、Ｃｏ、Ｎｉ、Ｔｉ、Ｗのうちの少なくとも２つの合金（例えば、ＴｉＮｉ合金またはＴｉＮｉ合金とＴｉＷ合金との組み合わせ）、または任意の他の好適な金属合金である。いくつかの実施形態では、導電性膜５３０は、ケイ化銅、ケイ化コバルト、ケイ化ニッケル、ケイ化チタン、ケイ化タングステン、または任意の他の好適な金属ケイ化物などの１つまたは複数の金属ケイ化物を含む。いくつかの実施形態では、導電性膜５３０は、ドープされたポリシリコン、ドープされたアモルファスシリコン、または任意の他の好適なドープされた半導体などの１つまたは複数のドープされた半導体を含む。いくつかの実施形態では、導電性膜５３０は、導電性ポリマーなどの１つもしくは複数の導電性有機材料、または任意の他の好適な導電性有機材料を含む。
【００８２】
導電性膜５３０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電気めっき、無電解めっき、または任意のそれらの組み合わせを含むがこれらに限定されない１つまたは複数の薄膜堆積プロセスによって形成することができる。導電性膜５３０中の導電性材料に応じて、導電性膜５３０の堆積は、多数のプロセスを含み得る。いくつかの実施形態では、金属ケイ化物導電性膜の堆積は、シリコン膜の堆積、金属膜の堆積、ならびに熱処理（例えば、アニーリング、焼結、または任意の他の好適なプロセス）によるシリコンおよび金属膜のけい化を含む。いくつかの実施形態では、ドープされた半導体導電性膜の堆積は、半導体膜の堆積と、イオン注入および／または熱拡散によるドーパントによる半導体膜のドーピングとを含む。いくつかの実施形態では、導電性有機材料膜の堆積は、スピンコーティングおよびスクリーン印刷などの蒸発または溶媒ベースのコーティングを含む。
【００８３】
いくつかの実施形態では、堆積された導電性膜５３０は、約１ｎｍから約１μｍ、例えば、１ｎｍから１μｍの厚さを有する（例えば、１ｎｍ、２ｎｍ、３ｎｍ、４ｎｍ、５ｎｍ、６ｎｍ、７ｎｍ、８ｎｍ、９ｎｍ、１０ｎｍ、２０ｎｍ、３０ｎｍ、４０ｎｍ、５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍ、１００ｎｍ、１５０ｎｍ、２００ｎｍ、２５０ｎｍ、３００ｎｍ、３５０ｎｍ、４００ｎｍ、４５０ｎｍ、５００ｎｍ、５５０ｎｍ、６００ｎｍ、６５０ｎｍ、７００ｎｍ、７５０ｎｍ、８００ｎｍ、８５０ｎｍ、９００ｎｍ、９５０ｎｍ、１μｍ、これらの値のいずれかによって下端が境界付けられた任意の範囲、またはこれらの値のいずれか２つによって定義された任意の範囲内）。いくつかの実施形態では、堆積された導電性膜４１４は、約１μｍから約２０μｍ、例えば、１μｍから約２０μｍの厚さを有する（例えば、１μｍ、２μｍ、３μｍ、４μｍ、５μｍ、６μｍ、７μｍ、８μｍ、９μｍ、１０μｍ、１１μｍ、１２μｍ、１３μｍ、１４μｍ、１５μｍ、１６μｍ、１７μｍ、１８μｍ、１９μｍ、２０μｍ、これらの値のいずれかによって下端が境界付けられた任意の範囲、またはこれらの値のいずれか２つによって定義された任意の範囲内）。
【００８４】
図５Ｄに示されるように、誘電体膜５３２は、導電性膜５３０上に形成され得る。誘電体膜５３２は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含み得る。誘電体膜５３２は、ＣＶＤ、ＰＶＤ、ＡＬＤ、または任意のそれらの組み合わせを含むがこれらに限定されない熱成長および／または１つまたは複数の薄膜堆積プロセスによって形成され得る。
【００８５】
図５Ｅに示すように、導電性膜５３０をパターニングして、伝導領域５３６および１つまたは複数の絶縁領域５３８を有するシールド層５３４を形成することができる。いくつかの実施形態では、導電性膜５３０は、絶縁領域５３８を形成するようにパターニングされ、導電性膜５３０内の残りの導電性材料は、伝導領域５３６になる。伝導領域５３６および絶縁領域５３８は、本明細書ではまとめてシールド層５３４と呼ぶことができる。絶縁領域５３８は、酸化シリコン、窒化シリコン、酸窒化シリコン、ドープされた酸化シリコン、任意の他の好適な誘電体材料、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含み得る。パターニングプロセス（例えば、フォトリソグラフィおよびドライ／ウェットエッチング）を使用して、シールド層５３４内の絶縁領域５３８をパターニングすることができる。次いで、絶縁領域５３８は、パターニングされた領域における誘電体材料の熱成長および／または薄膜堆積によって形成することができる。シールド層５３４は、図２および図３Ａから図３Ｂに関して上述したように、異なる配列で任意の好適なレイアウトを形成するようにパターニングすることができる。
【００８６】
図５Ｅに示されるように、１つまたは複数のビアコンタクト５４０は、誘電体膜５３２およびシールド層５３４を通って、アレイ相互接続層５２４の相互接続５２６および５２８と接触して形成することができる。ビアコンタクト５４０は、絶縁領域５３８によってシールド層５３４の伝導領域５３６から電気的に絶縁することができる。いくつかの実施形態では、ビアコンタクト５４０は、パターニングプロセス（例えば、誘電体膜５３２内の誘電体材料およびシールド層５３４内の導電性材料のフォトリソグラフィおよびドライ／ウェットエッチング）を使用して、誘電体膜５３２およびシールド層５３４を通してビアホールを最初にパターニングすることによって形成される。ビアホールは導体（例えば、Ｗ）で充填することができる。いくつかの実施形態では、ビアホールを充填することは、導体を堆積する前に、バリア層、接着層、および／またはシード層を堆積することを含む。
【００８７】
方法８００は、図８に示されるように、動作８１２に進み、周辺デバイスが形成される基板と、メモリストリングが形成される基板とが向かい合わせに結合され、これにより、シールド層が周辺相互接続層とアレイ相互接続層との間にある。結合はハイブリッド結合であり得る。いくつかの実施形態では、周辺デバイスが形成される基板は、メモリストリングが形成される基板の上方に配置され、結合される。いくつかの実施形態では、周辺デバイスが形成される基板は、結合後、メモリストリングが形成される基板の下方に配置される。方法８００では、シールド層は、周辺相互接続層および周辺デバイスの上方に形成され、結合前の周辺デバイスチップの一部である。
【００８８】
図６に示されるように、シリコン基板５０２およびその上に形成されたコンポーネント（例えば、ＮＡＮＤメモリストリング５１０）は、上下逆に反転される。下向きのアレイ相互接続層５２４は、上向きに、すなわち向かい合わせに、シールド層４１８上の誘電体膜４１６と結合され、それにより結合インタフェースを形成する。いくつかの実施形態では、処理プロセス、例えば、プラズマ処理、湿式処理、および／または熱処理は、結合前に結合表面に適用される。図６には示されていないが、シリコン基板４０２およびその上に形成されたコンポーネント（例えば、トランジスタ４０４）は、上下逆に反転され得、下向きのシールド層４１８上の誘電体膜４１６は、上向き、すなわち、向かい合わせにアレイ相互接続層５２４に結合され得ることにより、結合インタフェースを形成する。結合後、誘電体膜４１６およびシールド層４１８を通るビアコンタクト４２４は、アレイ相互接続層５２４内の対応する相互接続５２６または５２８と位置合わせされ、接触するので、アレイ相互接続層５２４内の相互接続は、周辺相互接続層４０８内の相互接続に電気的に接続される。結合されたデバイスでは、ＮＡＮＤメモリストリング５１０は、周辺デバイス（例えば、トランジスタ４０４）の上方または下方のいずれかにあり得る。それにもかかわらず、方法８００および図６では、結合インタフェースは、アレイ相互接続層５２４とシールド層４１８との間にある。
【００８９】
方法９００は、図９に示されるように、動作９１２に進み、周辺デバイスが形成される基板と、メモリストリングが形成される基板とが向かい合わせに結合され、これにより、シールド層が周辺相互接続層とアレイ相互接続層との間にある。結合はハイブリッド結合であり得る。いくつかの実施形態では、周辺デバイスが形成される基板は、結合後、メモリストリングが形成される基板の上方に配置され。いくつかの実施形態では、周辺デバイスが形成される基板は、結合後、メモリストリングが形成される基板の下方に配置される。方法９００では、シールド層は、アレイ相互接続層およびメモリストリングの上方に形成され、結合前のメモリアレイデバイスチップの一部である。
【００９０】
図７に示されるように、シリコン基板５０２およびその上に形成されたコンポーネント（例えば、ＮＡＮＤメモリストリング５１０およびシールド層５３４）は、上下逆に反転される。下向きのシールド層５３４上の誘電体膜５３２は、上向きに、すなわち向かい合わせに、周辺相互接続層４０８と結合され、それにより結合インタフェースを形成する。いくつかの実施形態では、処理プロセス、例えば、プラズマ処理、湿式処理、および／または熱処理は、結合前に結合表面に適用される。図７には示されていないが、シリコン基板４０２およびその上に形成されたコンポーネント（例えば、トランジスタ４０４）は、上下逆に反転され得、下向きの周辺相互接続層４０８は、上向き、すなわち、向かい合わせにシールド層５３４上の誘電体膜５３２に結合され得ることにより、結合インタフェースを形成する。結合後、誘電体膜５３２およびシールド層５３４を通るビアコンタクト５４０は、周辺相互接続層４０８内の対応する相互接続４１０または４１２と位置合わせされ、接触するので、アレイ相互接続層５２４内の相互接続は、周辺相互接続層４０８内の相互接続に電気的に接続される。結合されたデバイスでは、ＮＡＮＤメモリストリング５１０は、周辺デバイス（例えば、トランジスタ４０４）の上方または下方のいずれかにあり得る。それにもかかわらず、方法９００および図７では、結合インタフェースは、周辺相互接続層４０８とシールド層５３４との間にある。
【００９１】
図示されていないが、いくつかの実施形態では、結合された３Ｄメモリデバイス（例えば、シリコン基板５０２または４０２）の上部の基板は薄くされ、その結果、薄くされた上部基板は、半導体層（例えば、図１Ａから図１Ｂにおける半導体層１１８または１２９）、例えば、単結晶シリコン層として機能し得る。薄くされた基板の厚さは、約２００ｎｍから約５μｍの間、例えば２００ｎｍから５μｍの間、または約１５０ｎｍから約５０μｍの間、例えば１５０ｎｍから５０μｍの間であり得る。基板は、ウェーハ研削、ドライエッチング、ウェットエッチング、ＣＭＰ、任意の他の好適なプロセス、またはそれらの任意の組み合わせを含むがこれらに限定されないプロセスによって薄くすることができる。いくつかの実施形態では、ＢＥＯＬ相互接続層は、半導体層（薄くされた上部基板）の上方に形成される。ＢＥＯＬ相互接続層は、１つまたは複数のＩＬＤ層内に形成されたＢＥＯＬ相互接続を含み得る。ＢＥＯＬ相互接続は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープされたシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含み得る。ＩＬＤ層は、酸化シリコン、窒化シリコン、酸窒化シリコン、低ｋ誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含み得る。いくつかの実施形態では、結合および薄層化の後、例えばウェット／ドライエッチングとそれに続く導電性材料の堆積とによって、半導体層（薄くされた上部基板）を通して垂直に延びるビアコンタクト（例えば、ＴＳＶ）が形成される。ビアコンタクトは、ＢＥＯＬ相互接続層内のＢＥＯＬ相互接続と接触することができる。
【００９２】
いくつかの実施形態では、結合前に、交互導体／誘電体スタック５１４を通って垂直に伸び、アレイ相互接続層５２４の相互接続と接触するＴＡＣ（例えば、ＴＡＣ１４６）が形成される。結合後、半導体層（薄くされた上部基板）の少なくとも一部を通って垂直に延び、ＴＡＣと接触するビアコンタクトを形成し得、ＢＥＯＬ相互接続層を周辺（ｐｅｒｉｐｈｅｒｙ）相互接続層４０８に電気的に接続することができる。
【００９３】
特定の実施形態の前述の説明は、本開示の一般的な性質を明らかにするので、他の人は、当業者内の知識を適用することにより、過度の実験なしに、本開示の一般的な概念から逸脱することなく、特定の実施形態のような様々な用途に容易に修正および／または適応することができる。したがって、そのような適合および変更は、本明細書に提示された教示およびガイダンスに基づいて、開示された実施形態の同等物の意味および範囲内であることが意図されている。本明細書の専門用語または学術用語は、本明細書の学術用語または専門用語が教示およびガイダンスに照らして当業者によって解釈されるように、限定ではなく説明を目的とすることを理解されたい。
【００９４】
本開示の実施形態は、指定された機能およびそれらの関係の実装を示す機能的ビルディングブロックを用いて上記で説明されてきた。これらの機能的ビルディングブロックの境界は、説明の便宜上、本明細書では任意に定義されている。指定された機能およびその関係が適切に実行される限り、代替境界を定義できる。
【００９５】
概要および要約のセクションは、発明者によって企図される本開示の例示的な実施形態のすべてではなく、１つまたは複数を述べることがあり、したがって、本開示および添付の特許請求の範囲を決して限定することを意図しない。
【００９６】
本開示の広さおよび範囲は、上記の典型的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびそれらの同等物に従ってのみ定義されるべきである。
【図１Ａ】
2021522696.tif 000003
【図１Ｂ】
2021522696.tif 000004
【図２】
2021522696.tif 000005
【図３Ａ】
2021522696.tif 000006
【図３Ｂ】
2021522696.tif 000007
【図４Ａ】
2021522696.tif 000008
【図４Ｂ】
2021522696.tif 000009
【図４Ｃ】
2021522696.tif 000010
【図４Ｄ】
2021522696.tif 000011
【図５Ａ】
2021522696.tif 000012
【図５Ｂ】
2021522696.tif 000013
【図５Ｃ】
2021522696.tif 000014
【図５Ｄ】
2021522696.tif 000015
【図５Ｅ】
2021522696.tif 000016
【図６】
2021522696.tif 000017
【図７】
2021522696.tif 000018
【図８】
2021522696.tif 000019
【図９】
2021522696.tif 000020
【手続補正書】
【提出日】令和2年12月23日(2020.12.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
３次元（３Ｄ）メモリデバイスであって、
基板と、
前記基板上に配置された周辺デバイスと、
各々が前記周辺デバイスの上方に垂直に延びる複数のメモリストリングと、
前記複数のメモリストリングの上方に接触して配置された半導体層と、
前記周辺デバイスと前記複数のメモリストリングとの間に配置されたシールド層であって、前記３Ｄメモリデバイスの動作中に接地電圧を受けるように構成された伝導領域を含む、シールド層と、
前記周辺デバイスと前記シールド層との間に配置された第１の相互接続層と、
前記複数のメモリストリングと前記シールド層との間に配置された第２の相互接続層と、
前記シールド層を通って垂直に延び、前記第１の相互接続層および前記第２の相互接続層と接触する第１のコンタクトと、を備え、
前記シールド層は、前記伝導領域および前記第１のコンタクトを電気的に絶縁する絶縁領域を含む、３次元（３Ｄ）メモリデバイス。
【請求項２】
前記伝導領域が、約２０℃で少なくとも約１．０×１０４Ｓ／ｍの導電率を有する、請求項１に記載の３Ｄメモリデバイス。
【請求項３】
前記伝導領域が、金属、金属合金、金属ケイ化物、ドープされた半導体、および導電性有機材料のうちの少なくとも１つを含む、請求項１に記載の３Ｄメモリデバイス。
【請求項４】
前記シールド層の厚さが、約１ｎｍから約１μｍの間である、請求項１から３のいずれか一項に記載の３Ｄメモリデバイス。
【請求項５】
前記接地電圧が、約０．１Ｖから約５０Ｖの間である、請求項１から３のいずれか一項に記載の３Ｄメモリデバイス。
【請求項６】
前記シールド層が、前記第１の相互接続層と前記第２の相互接続層との間に配置され、前記３Ｄメモリデバイスの前記動作中に前記第１の相互接続層と前記第２の相互接続層との間のカップリングを低減するように構成される、請求項１に記載の３Ｄメモリデバイス。
【請求項７】
前記半導体層の下方に配置された交互導体／誘電体スタックであって、前記複数のメモリストリングの各々は、前記交互導体／誘電体スタックを通って垂直に延びる、交互導体／誘電体スタックと、
前記半導体層の上方に配置された第３の相互接続層と、をさらに備える、請求項１に記載の３Ｄメモリデバイス。
【請求項８】
前記第１の相互接続層が前記第３の相互接続層に電気的に接続されるように、前記交互導体／誘電体スタックおよび前記半導体層を通って垂直に延び、前記第２の相互接続層と接触する第２のコンタクトをさらに備える、請求項７に記載の３Ｄメモリデバイス。
【請求項９】
前記第１の相互接続層と前記第２の相互接続層との間に結合インタフェースをさらに備える、請求項６から８のいずれか一項に記載の３Ｄメモリデバイス。
【請求項１０】
前記結合インタフェースが、前記第１の相互接続層と前記シールド層との間にある、請求項９に記載の３Ｄメモリデバイス。
【請求項１１】
前記結合インタフェースが、前記第２の相互接続層と前記シールド層との間にある、請求項９に記載の３Ｄメモリデバイス。
【請求項１２】
前記第１および第２の相互接続層の各々が、複数の相互接続構造を備え、
前記シールド層の前記伝導領域が、前記第１および第２の相互接続層における前記複数の相互接続構造のエリアを実質的に覆う、請求項６から８のいずれか一項に記載の３Ｄメモリデバイス。
【請求項１３】
前記第１の相互接続層と前記シールド層との間に誘電体膜をさらに備える、請求項６から８のいずれか一項に記載の３Ｄメモリデバイス。
【請求項１４】
前記第２の相互接続層と前記シールド層との間に誘電体膜をさらに備える、請求項６から８のいずれか一項に記載の３Ｄメモリデバイス。
【請求項１５】
前記シールド層の前記伝導領域が、前記基板のエリアを実質的に覆う、請求項１から３のいずれか一項に記載の３Ｄメモリデバイス。
【請求項１６】
前記半導体層が単結晶シリコンを含む、請求項１から３のいずれか一項に記載の３Ｄメモリデバイス。
【請求項１７】
前記複数のメモリストリングの各々が、ドレイン選択ゲートと、前記ドレイン選択ゲートの上方のソース選択ゲートとを含む、請求項１から３のいずれか一項に記載の３Ｄメモリデバイス。
【請求項１８】
３次元（３Ｄ）メモリデバイスであって、
基板と、
各々が前記基板上に垂直に延びる複数のメモリストリングと、
前記複数のメモリストリングの上方に配置された周辺デバイスと、
前記周辺デバイスの上方に接触して配置された半導体層と、
前記複数のメモリストリングと前記周辺デバイスとの間に配置されたシールド層であって、前記３Ｄメモリデバイスの動作中に接地電圧を受けるように構成された伝導領域を含む、シールド層と、
前記周辺デバイスと前記シールド層との間に配置された第１の相互接続層と、
前記複数のメモリストリングと前記シールド層との間に配置された第２の相互接続層と、
前記シールド層を通って垂直に延び、前記第１の相互接続層および前記第２の相互接続層と接触する第１のコンタクトと、を備え、
前記シールド層は、前記伝導領域および前記第１のコンタクトを電気的に絶縁する絶縁領域を含む、３次元（３Ｄ）メモリデバイス。
【請求項１９】
前記伝導領域が、約２０℃で少なくとも約１．０×１０４Ｓ／ｍの導電率を有する、請求項１８に記載の３Ｄメモリデバイス。
【請求項２０】
前記伝導領域が、金属、金属合金、金属ケイ化物、ドープされた半導体、および導電性有機材料のうちの少なくとも１つを含む、請求項１８に記載の３Ｄメモリデバイス。
【請求項２１】
前記シールド層の厚さが、約１ｎｍから約１μｍの間である、請求項１８から２０のいずれか一項に記載の３Ｄメモリデバイス。
【請求項２２】
前記接地電圧が、約０．１Ｖから約５０Ｖの間である、請求項１８から２０のいずれか一項に記載の３Ｄメモリデバイス。
【請求項２３】
前記シールド層が、前記第１の相互接続層と前記第２の相互接続層との間に配置され、前記３Ｄメモリデバイスの前記動作中に前記第１の相互接続層と前記第２の相互接続層との間のカップリングを低減するように構成される、請求項１８に記載の３Ｄメモリデバイス。
【請求項２４】
前記基板上に配置された交互導体／誘電体スタックであって、前記複数のメモリストリングの各々は、前記交互導体／誘電体スタックを通って垂直に延びる、交互導体／誘電体スタックと、
前記半導体層の上方に配置された第３の相互接続層と、をさらに備える、請求項１８に記載の３Ｄメモリデバイス。
【請求項２５】
前記半導体層を通って垂直に延び、前記第３の相互接続層と接触する第２のコンタクトをさらに備える、請求項２４に記載の３Ｄメモリデバイス。
【請求項２６】
前記第１の相互接続層と前記第２の相互接続層との間に結合インタフェースをさらに備える、請求項２３から２５のいずれか一項に記載の３Ｄメモリデバイス。
【請求項２７】
前記結合インタフェースが、前記第１の相互接続層と前記シールド層との間にある、請求項２６に記載の３Ｄメモリデバイス。
【請求項２８】
前記結合インタフェースが、前記第２の相互接続層と前記シールド層との間にある、請求項２６に記載の３Ｄメモリデバイス。
【請求項２９】
前記第１および第２の相互接続層の各々が、複数の相互接続構造を備え、
前記シールド層の前記伝導領域が、前記第１および第２の相互接続層における前記複数の相互接続構造のエリアを実質的に覆う、請求項２３から２５のいずれか一項に記載の３Ｄメモリデバイス。
【請求項３０】
前記第１の相互接続層と前記シールド層との間に誘電体層をさらに備える、請求項２３から２５のいずれか一項に記載の３Ｄメモリデバイス。
【請求項３１】
前記第２の相互接続層と前記シールド層との間に誘電体層をさらに備える、請求項２３から２５のいずれか一項に記載の３Ｄメモリデバイス。
【請求項３２】
前記シールド層の前記伝導領域が、前記基板のエリアを実質的に覆う、請求項２３から２５のいずれか一項に記載の３Ｄメモリデバイス。
【請求項３３】
前記半導体層が単結晶シリコンを含む、請求項２３から２５のいずれか一項に記載の３Ｄメモリデバイス。
【請求項３４】
前記複数のメモリストリングの各々が、ドレイン選択ゲートと、前記ドレイン選択ゲートの下方のソース選択ゲートとを含む、請求項２３から２５のいずれか一項に記載の３Ｄメモリデバイス。
【請求項３５】
第１の基板上に周辺デバイスを形成することと、
前記第１の基板上の前記周辺デバイスの上方に第１の複数の相互接続構造を備える第１の相互接続層を形成することと、
前記第１の基板上の前記第１の相互接続層の上方に伝導領域を備えるシールド層を形成することであって、前記シールド層の前記伝導領域は、前記第１の相互接続層内の前記複数の相互接続構造のエリアを実質的に覆う、シールド層を形成することと、
交互導体／誘電体スタックと、各々が第２の基板上の前記交互導体／誘電体スタックを通って垂直に延びる複数のメモリストリングとを形成することと、
前記第２の基板上の前記複数のメモリストリングの上方に複数の相互接続構造を備える第２の相互接続層を前記第２の基板上に形成することと、
前記シールド層が前記第１の相互接続層と前記第２の相互接続層との間にあるように、前記第１の基板と前記第２の基板とを向かい合わせに結合することと、
前記第１の基板と前記第２の基板とを結合する前に、前記シールド層を通って垂直に延び、前記第１の相互接続層と接触する第１のコンタクトを形成することであって、前記第１のコンタクトが、結合後、前記第２の相互接続層と接触する、第１のコンタクトを形成することと、を含み、
前記シールド層を形成することは、前記伝導領域および前記第１のコンタクトを電気的に絶縁するように、前記シールド層内に絶縁領域を形成することを含む、３次元（３Ｄ）メモリデバイスを形成する方法。
【請求項３６】
前記第１の基板と前記第２の基板とを結合した後に、前記第１の基板または前記第２の基板を薄くして、前記薄くされた第１または第２の基板が半導体層として機能するようにすることと、
前記半導体層上に第３の相互接続層を形成することと、をさらに含む、請求項３５に記載の方法。
【請求項３７】
前記第２の基板が、結合後に前記第１の基板の上方にあり、
前記方法が、
前記第１の基板と前記第２の基板とを結合する前に、前記交互導体／誘電体スタックを通って垂直に延び、前記第２の相互接続層と接触する第２のコンタクトを形成することと、
前記第３の相互接続層が前記第１の相互接続層に電気的に接続されるように、前記第１の基板と前記第２の基板とを結合した後に、前記半導体層の少なくとも一部を通って垂直に延び、前記第２のコンタクトと接触する第３のコンタクトを形成することと、をさらに含む、請求項３６に記載の方法。
【請求項３８】
前記第１の基板が、結合後に前記第２の基板の上方にあり、
前記方法が、前記半導体層を通って垂直に延び、前記第３の相互接続層と接触する第２のコンタクトを形成することをさらに含む、請求項３６に記載の方法。
【請求項３９】
前記シールド層の前記伝導領域が、前記第１の基板のエリアを実質的に覆う、請求項３５から３８のいずれか一項に記載の方法。
【請求項４０】
前記第１の基板と前記第２の基板とを結合する前に、前記シールド層上に誘電体膜を形成することをさらに含む、請求項３５から３８のいずれか一項に記載の方法。
【請求項４１】
交互導体／誘電体スタックと、各々が第１の基板上の前記交互導体／誘電体スタックを通って垂直に延びる複数のメモリストリングとを形成することと、
前記第１の基板上の前記複数のメモリストリングの上方に第１の複数の相互接続構造を備える第１の相互接続層を形成することと、
前記第１の基板上の前記第１の相互接続層の上方に伝導領域を備えるシールド層を形成することであって、前記シールド層の前記伝導領域は、前記第１の相互接続層内の前記第１の複数の相互接続構造のエリアを実質的に覆う、シールド層を形成することと、
第２の基板上に周辺デバイスを形成することと、
前記第２の基板上の前記周辺デバイスの上方に第２の複数の相互接続構造を備える第２の相互接続層を形成することと、
前記シールド層が前記第１の相互接続層と前記第２の相互接続層との間にあるように、前記第１の基板と前記第２の基板とを向かい合わせに結合することと、
前記第１の基板と前記第２の基板とを結合する前に、前記シールド層を通って垂直に延び、前記第１の相互接続層と接触する第１のコンタクトを形成することであって、前記第１のコンタクトが、結合後、前記第２の相互接続層と接触する、第１のコンタクトを形成することと、を含み、
前記シールド層を形成することは、前記伝導領域および前記第１のコンタクトを電気的に絶縁するように、前記シールド層内に絶縁領域を形成することを含む、３次元（３Ｄ）メモリデバイスを形成する方法。
【請求項４２】
前記第１の基板と前記第２の基板とを結合した後に、前記第１の基板または前記第２の基板を薄くして、前記薄くされた第１または第２の基板が半導体層として機能するようにすることと、
前記半導体層上に第３の相互接続層を形成することと、をさらに含む、請求項４１に記載の方法。
【請求項４３】
前記第１の基板が、結合後に前記第２の基板の上方にあり、
前記方法が、
前記第１の基板と前記第２の基板とを結合する前に、前記交互導体／誘電体スタックを通って垂直に延び、前記第１の相互接続層と接触する第２のコンタクトを形成することと、
前記第３の相互接続層が前記第２の相互接続層に電気的に接続されるように、前記第１の基板と前記第２の基板とを結合した後に、前記半導体層の少なくとも一部を通って垂直に延び、前記第２のコンタクトと接触する第３のコンタクトを形成することと、をさらに含む、請求項４２に記載の方法。
【請求項４４】
前記第２の基板が、結合後に前記第１の基板の上方にあり、
前記方法が、前記半導体層を通って垂直に延び、前記第３の相互接続層と接触する第２のコンタクトを形成することをさらに含む、請求項４２に記載の方法。
【請求項４５】
前記シールド層の前記伝導領域が、前記第１の基板のエリアを実質的に覆う、請求項４１から４４のいずれか一項に記載の方法。
【請求項４６】
前記第１の基板と前記第２の基板とを結合する前に、前記シールド層上に誘電体膜を形成することをさらに含む、請求項４１から４４のいずれか一項に記載の方法。
【国際調査報告】
2021522696.tif 000021
2021522696.tif 000022