(57)【要約】      （修正有）【課題】デジタル方式でモータをより精密に制御するモータ制御装置を提供する。【解決手段】モータ制御装置１００は、モータ１６０から回転速度信号を取得して、回転速度信号をデジタル信号に変換するための信号変換ユニット１１０と、前記デジタル信号に基づいて、周波数逓倍信号を発生するための周波数逓倍処理ユニット１２０と、周波数逓倍信号を周波数分割して、波形信号を取り出すための波形信号発生回路１３０と、少なくとも１つの基準信号を発生し、前記基準信号と波形信号とを比較して、モータ制御信号を出力するための周波数変換処理ユニット１４０と、を備える。【選択図】図１
0003183542.tif 000002
【実用新案登録請求の範囲】
【請求項１】
モータから回転速度信号を取得して、前記回転速度信号をデジタル信号に変換するための信号変換ユニットと、
前記デジタル信号に基づいて、周波数逓倍信号を発生するための周波数逓倍処理ユニットと、
前記周波数逓倍信号を周波数分割して、波形信号を取り出すための波形信号発生回路と、
少なくとも１つの基準信号を発生し、前記基準信号と前記波形信号とを比較して、モータ制御信号を出力するための周波数変換処理ユニットと、
を備えるモータ制御装置。
【請求項２】
前記信号変換ユニットは、前記モータの南北磁極又はコイルにより前記回転速度信号を取得する請求項１に記載のモータ制御装置。
【請求項３】
前記周波数逓倍処理ユニットは、
前記モータの毎分回転数に応じて、前記周波数逓倍信号の周波数を設定し、更に前記周波数逓倍信号を出力するための少なくとも１つの周波数逓倍発生器を含む請求項１に記載のモータ制御装置。
【請求項４】
前記周波数逓倍発生器は、
動作電圧に接続され、入力端及び出力端を有する第１のタイマーと、
一端が前記動作電圧に接続され、他端が前記第１のタイマーの入力端に接続される第１の抵抗器と、
一端が前記デジタル信号を受信することに用いられ、他端が前記第１のタイマーの入力端に接続される第１のコンデンサーと、
一端が前記動作電圧に接続され、他端が前記第１のタイマーの入力端に接続される第２の抵抗器と、
一端が前記第１のタイマーの入力端に接続され、他端が接地される第２のコンデンサーと、
入力端が前記第１のタイマーの出力端に接続される位相反転器と、
一端が前記位相反転器の出力端に接続される第３の抵抗器と、
一端が接地されて、他端が前記第３の抵抗器の他端に接続される第３のコンデンサーと、
前記動作電圧に接続され、前記第３のコンデンサーの前記他端に接続される入力端及び前記周波数逓倍信号を出力するための出力端を有する第２のタイマーと、
を含む請求項３に記載のモータ制御装置。
【請求項５】
前記波形信号は、少なくとも４ビットの正弦デジタル信号又は擬似正弦デジタル信号である請求項１に記載のモータ制御装置。
【請求項６】
前記波形信号発生回路は、
前記周波数逓倍信号を受信するための同期加減算カウンターと、
前記同期加減算カウンターを制御して、第１の出力信号、第２の出力信号、第３の出力信号及び第４の出力信号を出力させるための第１のＤ型トリガーと、
前記第１の、第２の出力信号を受信して、第１の位相反転出力信号及び第２の位相反転出力信号を出力するための第１の位相反転器と、
前記第１の、第２の、第３の、第４の出力信号及び前記第１の、第２の位相反転出力信号に対して第１の論理演算を行い、第５の出力信号を出力するための第１の論理ゲート回路と、
前記第１の、第２の、第３の、第４の出力信号及び前記第１の、第２の位相反転出力信号に対して第２の論理演算を行い、第６の出力信号を出力するための第２の論理ゲート回路と、
を含み、前記第２の、第４の、第５の、第６の出力信号を、前記４ビットの正弦デジタル信号又は擬似正弦デジタル信号とする請求項５に記載のモータ制御装置。
【請求項７】
前記第１の論理ゲート回路は、
前記第１の、第２の、第３の、第４の出力信号及び前記第１の、第２の位相反転出力信号を受信するための第１のＡＮＤゲート回路と、
前記第１のＡＮＤゲート回路に接続され、前記第５の出力信号を出力するための少なくとも１つの第１のＯＲゲート回路と、
を含む請求項６に記載のモータ制御装置。
【請求項８】
前記第２の論理ゲート回路は、
前記第１の、第２の、第３の、第４の出力信号及び前記第１の、第２の位相反転出力信号を受信するための第２のＡＮＤゲート回路と、
前記第２のＡＮＤゲート回路に接続され、前記第６の出力信号を出力するための少なくとも１つの第２のＯＲゲート回路と、
を含む請求項６に記載のモータ制御装置。
【請求項９】
前記周波数変換処理ユニットは、
クロック信号を発生するためのクロック発生器と、
前記クロック信号に基づいて、前記基準信号として４つのカウンター出力信号を発生するための同期カウンターと、
前記カウンター出力信号及び前記第２の、第４の、第５の、第６の出力信号に対して比較演算を行い、余弦パルス幅変調信号を出力するための数値コンパレータと、
前記余弦パルス幅変調信号及び前記クロック信号に応じて、正弦パルス幅変調信号を出力するための第２のＤ型トリガーと、
前記正弦パルス幅変調信号を受信して、位相反転正弦パルス幅変調信号を出力するための第２の位相反転器と、
を含み、前記正弦パルス幅変調信号及び前記位相反転正弦パルス幅変調信号を、前記モータ制御信号とする請求項６に記載のモータ制御装置。
【請求項１０】
前記クロック発生器は、前記クロック信号として発振周波数を発生する位相反転シュミットトリガーである請求項９に記載のモータ制御装置。
【請求項１１】
前記モータ制御信号に応じて、前記モータを駆動するための駆動ユニットを更に備える請求項１〜１０のいずれか１項に記載のモータ制御装置。
【請求項１２】
前記駆動ユニットは、Ｈブリッジ駆動回路である請求項１１に記載のモータ制御装置。
【考案の詳細な説明】
【技術分野】
【０００１】
本考案は、制御装置に関し、特に、モータ制御装置に関する。
【背景技術】
【０００２】
従来のＳＰＷＭモータ駆動信号は、コントローラにより弦波指令電圧を発生して三角波と比較するものであり、その原理は、参照信号と高い周波数を有する搬送波信号とを比較してパルス幅を制御することで、周波数変換器におけるパワー半導体の導通又はカットオフ時間を決めることである。例えば、ＳＰＷＭの変調において、正弦波（Ｖｓ）を参照信号とし、三角波（Ｖｔ）を搬送波として、Ｖｓ＞Ｖｔである場合には、論理レベルの高いパルス幅変調信号が得られ、これに対して、Ｖｓ＜Ｖｔである場合には、論理レベルの低いパルス幅変調信号が得られる。
【０００３】
前記ＳＰＷＭ波の実際の操作方法は簡単であり、アナログ回路で三角波搬送波及び正弦変調波の発生回路を構成して、コンパレータによりこれらの交点を特定して、交点の時点でスイッチデバイスの開閉に対して制御を行われば、ＳＰＷＭ波を生成することができる。しかしながら、このようなアナログ回路は、構成が複雑であり、精確な制御を実現することが困難である。
【考案の概要】
【考案が解決しようとする課題】
【０００４】
上記から分かれるように、前記従来のモータ駆動方式では、不具合と欠点が明らかに存在し、さらなる改善が望まれていた。前記問題を解決するために、関連分野において、何れも労を惜しまずに解決方法を探しているが、長い間に適当な方式がなかなか開発されなかった。そのため、如何にモータをより精確に制御するのは、現在、重要な検討課題の１つとなり、今の関連分野が改善しようとする目標ともなる。
【課題を解決するための手段】
【０００５】
そのため、本考案は、デジタル方式でモータをより精確に制御するモータ制御装置を提供する。
【０００６】
本考案の一実施例によると、モータから回転速度信号を取得して、回転速度信号をデジタル信号に変換するための信号変換ユニットと、前記デジタル信号に基づいて、周波数逓倍信号を発生するための周波数逓倍処理ユニットと、周波数逓倍信号を周波数分割して、波形信号を取り出すための波形信号発生回路と、少なくとも１つの基準信号を発生し、前記基準信号と波形信号とを比較して、モータ制御信号を出力するための周波数変換処理ユニットと、を備えるモータ制御装置を提供する。
【０００７】
前記信号変換ユニットは、モータの南北磁極又はコイルにより回転速度信号を取得する。
【０００８】
前記周波数逓倍処理ユニットは、モータの毎分回転数に応じて、周波数逓倍信号の周波数を設定し、更に周波数逓倍信号を出力するための少なくとも１つの周波数逓倍発生器を含んでよい。
【０００９】
前記周波数逓倍発生器は、動作電圧に接続され、入力端及び出力端を有する第１のタイマーと、一端が動作電圧に接続され、他端が第１のタイマーの入力端に接続される第１の抵抗器と、一端がデジタル信号を受信することに用いられ、他端が第１のタイマーの入力端に接続される第１のコンデンサーと、一端が動作電圧に接続され、他端が第１のタイマーの入力端に接続される第２の抵抗器と、一端が第１のタイマーの入力端に接続され、他端が接地される第２のコンデンサーと、入力端が第１のタイマーの出力端に接続される位相反転器と、一端が位相反転器の出力端に接続される第３の抵抗器と、一端が接地され、他端が第３の抵抗器の他端に接続される第３のコンデンサーと、動作電圧に接続され、第３のコンデンサーの他端に接続される入力端及び周波数逓倍信号を出力するための出力端を有する第２のタイマーと、を含んでよい。
【００１０】
前記波形信号は、少なくとも４ビットの正弦デジタル信号又は擬似正弦デジタル信号である。
【００１１】
前記波形信号発生回路は、周波数逓倍信号を受信するための同期加減算カウンターと、同期加減算カウンターを制御して第１の出力信号、第２の出力信号、第３の出力信号及び第４の出力信号を出力させるための第１のＤ型トリガーと、第１の、第２の出力信号を受信して、第１の位相反転出力信号及び第２の位相反転出力信号を出力するための第１の位相反転器と、第１の、第２の、第３の、第４の出力信号及び第１の、第２の位相反転出力信号に対して第１の論理演算を行い、第５の出力信号を出力するための第１の論理ゲート回路と、第１の、第２の、第３の、第４の出力信号及び第１の、第２の位相反転出力信号に対して第２の論理演算を行い、第６の出力信号を出力するための第２の論理ゲート回路と、を含んでよく、第２の、第４の、第５の、第６の出力信号を、４ビットの正弦デジタル信号又は擬似正弦デジタル信号とする。
【００１２】
前記第１の論理ゲート回路は、第１の、第２の、第３の、第４の出力信号及び第１の、第２の位相反転出力信号を受信するための第１のＡＮＤゲート回路と、第１のＡＮＤゲート回路に接続され、第５の出力信号を出力するための第１のＯＲゲート回路と、を含んでよい。
【００１３】
前記第２の論理ゲート回路は、第１の、第２の、第３の、第４の出力信号及び第１の、第２の位相反転出力信号を受信するための第２のＡＮＤゲート回路と、第２のＡＮＤゲート回路に接続され、第６の出力信号を出力するための第２のＯＲゲート回路と、を含んでよい。
【００１４】
前記周波数変換処理ユニットは、クロック信号を発生するためのクロック発生器と、クロック信号に基づいて、基準信号として４つのカウンター出力信号を発生するための同期カウンターと、これらのカウンター出力信号及び第２の、第４の、第５の、第６の出力信号に対して比較演算を行い、余弦パルス幅変調信号を出力するための数値コンパレータと、余弦パルス幅変調信号及びクロック信号に応じて、正弦パルス幅変調信号を出力するための第２のＤ型トリガーと、正弦パルス幅変調信号を受信して、位相反転正弦パルス幅変調信号を出力するための第２の位相反転器と、を含んでよく、正弦パルス幅変調信号及び位相反転正弦パルス幅変調信号を、モータ制御信号とする。
【００１５】
前記クロック発生器は、クロック信号として発振周波数を発生する位相反転シュミットトリガーであってよい。
【００１６】
前記モータ制御装置は、モータ制御信号に応じて、モータを駆動するための駆動ユニットを備えてもよい。
【００１７】
前記駆動ユニットは、Ｈブリッジ駆動回路であってよい。
【考案の効果】
【００１８】
以上を纏めると、本考案の技術提案は、先行技術に比べ、明らかなメリット及び有益な効果を有する。前記技術提案によって、かなりの技術進歩を達成でき、産業上の広範な利用価値を有する。それは、少なくとも以下のメリットを有する。
１．低コストで製品の低騒音、低振動、高効率の目的を実現すること、
２．従来のＳＰＷＭ方式に比べ、複雑な演算を必要とせず、更に量産を達成すること、及び、
３．専用駆動ＩＣ（Ｄｒｉｖｅｒ  ＩＣ）又はマイクロコントローラ（ＭＣＵ）に製作されることができることである。
【００１９】
以下、実施形態によって前記説明を詳しく述べて、本考案の技術提案に対して更に説明する。
【図面の簡単な説明】
【００２０】
下記の図面の説明は、本考案の前記または他の目的、特徴、メリット及び実施例をよりわかりやすくするためのものである。
【００２１】
【図１】本考案の一実施例によるモータ制御装置のブロック図である。
【図２】本考案の一実施例による周波数逓倍発生器の回路ブロック図である。
【図３】本考案の一実施例による波形信号発生回路の前段部分の回路ブロック図である。
【図４】本考案の一実施例による出力信号の波形図である。
【図５】本考案の一実施例による出力信号の波形図である。
【図６】本考案の一実施例による出力信号の波形図である。
【図７】本考案の一実施例による出力信号の波形図である。
【図８】本考案の一実施例による波形信号発生回路の後段部分の回路ブロック図である。
【図９】本考案の一実施例による周波数変換処理ユニットの回路ブロック図である。
【図１０】本考案の一実施例による駆動ユニットの回路図である。
【図１１】本考案の一実施例による正弦パルス幅変調信号の波形図である。
【図１２】本考案の別の実施例による正弦パルス幅変調信号の波形図である。
【考案を実施するための形態】
【００２２】
本考案の叙述をより詳細で完備させるために、添付の図面及び下記様々な実施例を参照することができる。図面において、同一の番号は、同様又は類似な素子を示す。一方、本考案が必要以上に制限されないように、周知の素子とステップは実施例に記載しない。
【００２３】
考案を実施するための形態及び特許請求の範囲において、「結合（ｃｏｕｐｌｅｄ  ｗｉｔｈ）」に関する説明は、一般的に、素子が他の素子を介して間接に別の素子に接続されること、又は素子が他の素子を介せずに直接に別の素子に接続されることを指す。
【００２４】
考案を実施するための形態及び特許請求の範囲において、文中、冠詞に対して特に限定していない限り、「一」及び「当該」は、一般的に、１つまたは複数のものを指す。
【００２５】
本文で使用される「約」、「ほぼ」又は「大体」は、わずかに変化可能な如何なる数量を修飾するためのものであるが、このようなわずかな変化がその本質を変えることはない。実施形態において、特に説明しない限り、「約」、「ほぼ」又は「大体」の修飾した数値の誤差範囲として、一般的に、２０％以内、好ましくは１０％以内、より好ましくは５％以内が許容される。
【００２６】
本考案の技術態様は、モータ制御装置であり、扇風機のモータ、又は関連技術部分に広く用いることができる。注意すべきなのは、本技術態様のモータ制御装置は、矩形波を基盤として、論理処理が簡単かつ精確である。以下、図１〜図１１を参照して、このモータ制御装置の具体的な実施形態を説明する。
【００２７】
図１は、本考案の一実施例によるモータ制御装置１００のブロック図である。図１に示すように、モータ制御装置１００は、モータ１６０から回転速度信号を取得して、回転速度信号をデジタル信号に変換するための信号変換ユニット１１０と、このデジタル信号に基づいて、周波数逓倍信号を発生し、分解能を高めて後の処理を供給するための周波数逓倍処理ユニット１２０と、周波数逓倍信号を周波数分割して、波形信号を取り出すための波形信号発生回路１３０と、少なくとも１つの基準信号（例えば、高周波基準信号）を発生し、この基準信号と波形信号とを比較して、モータ制御信号を出力するための周波数変換処理ユニット１４０と、モータ制御信号に応じて、モータ１６０を駆動するための駆動ユニット１５０と、を備える。
【００２８】
実際の作業において、信号変換ユニット１１０は、モータ１６０の南北磁極又はコイルにより前記回転速度信号を取得してから、回転速度信号を高/低論理レベルを有するデジタル信号に変換してよい。一実施例において、モータ１６０のコイル１６２は図１０に示すようである。
【００２９】
図２に示すように、周波数逓倍処理ユニット１２０は、周波数逓倍発生器２００を含んでよい。使用する時、周波数逓倍発生器２００は、モータ１６０の毎分回転数（ＲＰＭ）に応じて、周波数逓倍信号の周波数を設定し、更に周波数逓倍信号を出力することに用いられ、ただし、ＲＰＭ＝６０/ＳＴ、Ｔ＝周期、Ｓ＝一回り運転の周期数。実務上、４極４スロット（４  Ｐｏｌｅ  ４  Ｓｌｏｔ）モータが一回り運転すれば、２周期になり、８極８スロット（８  Ｐｏｌｅ  ８  Ｓｌｏｔ）モータが一回り運転すれば、４周期になる。８極８スロットを例として、ＲＰＭ＝６０/４Ｔ＝１５Ｔであるため、出力される周波数逓倍信号の周波数は、入力されるデジタル信号の１５倍である。同様に、４極４スロットを例とすれば、出力される周波数逓倍信号の周波数は、入力されるデジタル信号の３０倍である。
【００３０】
図２において、周波数逓倍発生器２００は、第１のタイマー２１０と、第２のタイマー２２０と、位相反転器２３０と、第１の抵抗器Ｒ１と、第２の抵抗器Ｒ２と、第３の抵抗器Ｒ３と、第４の抵抗器Ｒ４と、第５の抵抗器Ｒ５と、第１のコンデンサーＣ１と、第２のコンデンサーＣ２と、第３のコンデンサーＣ３と、第４のコンデンサーＣ４とを含んでよい。
【００３１】
構成上、第１のタイマー２１０は、動作電圧ＶＣに接続され、入力端及び出力端を有する。第１の抵抗器Ｒ１の一端が動作電圧ＶＣに接続され、他端が第１のタイマー２１０の入力端に接続される。第１のコンデンサーＣ１の一端が前記デジタル信号を受信することに用いられ、他端が第１のタイマー２１０の入力端に接続される。第２の抵抗器Ｒ２の一端が動作電圧ＶＣに接続され、他端が第１のタイマー２１０の入力端に接続される。第２のコンデンサーＣ２の一端が第１のタイマー２１０の入力端に接続され、他端が接地される。位相反転器２３０の入力端が第１のタイマー２１０の出力端に接続される。第３の抵抗器Ｒ３の一端が位相反転器２３０の出力端に接続される。第３のコンデンサーＣ３の一端が接地され、他端が第３の抵抗器Ｒ３の他端に接続される。第２のタイマー２１２は、動作電圧ＶＣに接続され、第３のコンデンサーの他端に接続される入力端及び波形信号発生回路１３０へ周波数逓倍信号を出力するための出力端を有し、第４の抵抗器Ｒ４、第５の抵抗器Ｒ５及び第４のコンデンサーＣ４が直列接続され、そして、何れも第２のタイマー２１２に接続される。
【００３２】
波形信号発生回路１３０は対応する周波数分割を行い、同期の回転速度信号を還元して、波形信号を取り出す。一実施例において、波形信号は、少なくとも４ビットの正弦デジタル信号又は擬似正弦デジタル信号である。実際の作業において、４ビットより少ないと、波形が完備である正弦又は擬似正弦信号の合成が困難であり、そのため、少なくとも４ビット以上こそ、波形が完備である正弦又は擬似正弦信号を合成することができる。
【００３３】
図３は、本考案の一実施例による波形信号発生回路１３０の前段部分の回路ブロック図である。図３に示すように、波形信号発生回路１３０は、同期加減算カウンター３１０と、第１の位相反転器３２０と、第１のＤ型トリガー３３０とを含む。
【００３４】
構成上、第１の位相反転器３２０は、同期加減算カウンター３１０に接続され、同期加減算カウンター３１０は、第１のＤ型トリガー３３０に接続される。使用する時、周波数逓倍処理ユニット１２０が出力する周波数逓倍信号を同期加減算カウンター３１０のカウントクロック入力信号とするため、同期加減算カウンター３１０がこの周波数逓倍信号を受信し、第１のＤ型トリガー３３０で同期加減算カウンター３１０の加減算カウントする方式を制御することによって、同期加減算カウンター３１０が第１の出力信号Ａ、第２の出力信号Ｂ、第３の出力信号Ｃ及び第４の出力信号Ｄを出力するようにする。図４〜図７は、出力信号（Ａ〜Ｄ）の波形図である。第１の位相反転器３２０は、第１の出力信号Ａ及び第２の出力信号Ｂを受信して、第１の位相反転出力信号ＡＸ及び第２の位相反転出力信号ＢＸを出力することに用いられる。
【００３５】
図８は、本考案の一実施例による波形信号発生回路１３０の後段部分の回路ブロック図である。図８に示すように、波形信号発生回路１３０は、第１の論理ゲート回路３４０及び第２の論理ゲート回路３５０を更に含む。使用する時、図３の前段回路が出力する第１の出力信号Ａ、第２の出力信号Ｂ、第３の出力信号Ｃ、第４の出力信号Ｄ、第１の位相反転出力信号ＡＸ及び第２の位相反転出力信号ＢＸを、第１の論理ゲート回路３４０の入力信号とし、第１の論理ゲート回路３４０は、第１の、第２の、第３の、第４の出力信号及び第１の、第２の位相反転出力信号に対して第１の論理演算を行い、第５の出力信号Ｅ０を出力することに用いられる。
【００３６】
同様に、図３の前段回路が出力する第１の出力信号Ａ、第２の出力信号Ｂ、第３の出力信号Ｃ、第４の出力信号Ｄ、第１の位相反転出力信号ＡＸ及び第２の位相反転出力信号ＢＸも第２の論理ゲート回路３５０の入力信号とし、第２の論理ゲート回路３５０は、第１の、第２の、第３の、第４の出力信号及び第１の、第２の位相反転出力信号に対して第２の論理演算を行い、第６の出力信号Ｆ０を出力することに用いられる。
【００３７】
本実施例において、第２の出力信号Ｂ、第４の出力信号Ｄ、第５の出力信号Ｅ０、第６の出力信号Ｆ０を、前記４ビットの正弦デジタル信号又は擬似正弦デジタル信号とする。正弦波を例として、その論理ゲートの組み合わせと配列の原則は、以下表１における変数によってＺで決めることが導き出され、表において、Ｘは欄番号であり、他の波形については、この方法によって導き出されることができる。
【００３８】
【表１】
0003183542.tif 000003
【００３９】
図８において、第１の論理ゲート回路３４０は、第１のＡＮＤゲート回路３４１と、第１のＯＲゲート回路３４２、３４３とを含む。第１のＡＮＤゲート回路３４１は、第１の出力信号Ａ、第２の出力信号Ｂ、第３の出力信号Ｃ、第４の出力信号Ｄ、第１の位相反転出力信号ＡＸ及び第２の位相反転出力信号ＢＸを受信することに用いられ、第１のＯＲゲート回路３４２、３４３は、第１のＡＮＤゲート回路３４０に接続される。回路３４１、３４２、３４３の内部の論理ゲートの組み合わせと配列によって、第１の論理演算を行い、第５の出力信号Ｅ０を出力する。
【００４０】
なお、第２の論理ゲート回路３５０は、第２のＡＮＤゲート回路３５１と、第２のＯＲゲート回路３５２、３５３とを含む。第２のＡＮＤゲート回路３５１は、第１の出力信号Ａ、第２の出力信号Ｂ、第３の出力信号Ｃ、第４の出力信号Ｄ、第１の位相反転出力信号ＡＸ及び第２の位相反転出力信号ＢＸを受信することに用いられ、第２のＯＲゲート回路３５２、３５３は、第２のＡＮＤゲート回路３５１に接続される。回路３５１、３５２、３５３の内部の論理ゲートの組み合わせと配列によって、第２の論理演算を行い、第６の出力信号Ｆ０を出力する。
【００４１】
本実施例において、第１の論理ゲート回路３４０が実行する第１の論理演算は、第２の論理ゲート回路３５０が実行する第２の論理演算と異なることで、第５の出力信号Ｅ０を第６の出力信号Ｆ０と異ならせる。
【００４２】
続いて、４ビットの正弦デジタル信号又は擬似正弦デジタル信号（即ち、第２の出力信号Ｂ、第４の出力信号Ｄ、第５の出力信号Ｅ０、第６の出力信号Ｆ０）を周波数変換処理ユニット１４０に出力する。図９は、本考案の一実施例による周波数変換処理ユニット１４０の回路ブロック図である。図９に示すように、周波数変換処理ユニット１４０は、クロック発生器４１０と、同期カウンター４２０と、数値コンパレータ４３０と、第２のＤ型トリガー４４０と、第２の位相反転器４５０とを含んでよい。使用する時、クロック発生器４１０は、クロック信号ＣＫを発生することに用いられ、同期カウンター４２０は、クロック信号ＣＫに基づいて、基準信号として４つのカウンター出力信号Ｑ０、Ｑ１、Ｑ２、Ｑ３を発生することに用いられる。数値コンパレータは、カウンター出力信号Ｑ０〜Ｑ３及び第２の、第５の、第６の、第４の出力信号Ｂ、Ｅ０、Ｆ０、Ｄに対して比較演算を行い、余弦パルス幅変調信号ＣＰＷＭを出力することに用いられ、第２のＤ型トリガー４４０は余弦パルス幅変調信号ＣＰＷＭ及びクロック信号ＣＫに応じて、正弦パルス幅変調信号ＳＰＷＭを出力することに用いられる。その波形は、例えば図１１〜図１２に示すようである。第２の位相反転器４５０は、正弦パルス幅変調信号ＳＰＷＭを受信して、位相反転正弦パルス幅変調信号ＳＰＷＭＸを出力することに用いられる。
【００４３】
図９において、クロック発生器４１０は、クロック信号ＣＫとして発振周波数を発生する位相反転シュミットトリガーであってよい。
【００４４】
図１０は、正弦パルス幅変調信号ＳＰＷＭ及び位相反転正弦パルス幅変調信号ＳＰＷＭＸをモータ制御信号として、駆動ユニット１５０に応用することを説明する図である。図１０において、駆動ユニット１５０は、Ｈブリッジ駆動回路（Ｈ-Ｂｒｉｄｇｅ  ｄｒｉｖｅｒ  ｃｉｒｃｕｉｔ）である。Ｈブリッジ駆動回路は、位相反転器５１０、５１２、５２０、５２２、トランジスタＱ１１〜Ｑ１６及び抵抗器Ｒ１２〜Ｒ１６を含む。位相反転器５１０、５１２は、位相反転正弦パルス幅変調信号ＳＰＷＭＸをトランジスタＱ１３に推進し、位相反転器５２０、５２２は、正弦パルス幅変調信号ＳＰＷＭＸをトランジスタＱ１６に推進することができる。トランジスタＱ１１、Ｑ１２、Ｑ１５、Ｑ１６の開閉を制御するによって、モータ１６０の運転を制御する。
【００４５】
他の実施例において、駆動ユニット１５０は、他の従来又は研究開発中のモータ駆動回路であってよい。当業者は、実際の要求によって、駆動ユニット１５０の具体的な回路フレームワークを柔軟に選択することができる。
【００４６】
本考案では実施形態を前述の通りに開示したが、これは本考案を限定するものではなく、当業者であれば、本考案の精神と範囲から逸脱しない限り、多様な変更や修正を加えることができる。従って、本考案の保護範囲は、下記特許請求の範囲で指定した内容を基準とする。
【符号の説明】
【００４７】
１００  モータ制御装置
１１０  信号変換ユニット
１２０  周波数逓倍処理ユニット
１３０  波形信号発生回路
１４０  周波数変換処理ユニット
１５０  駆動ユニット
１６０  モータ
１６２  コイル
２００  周波数逓倍発生器
２１０  第１のタイマー
２２０  第２のタイマー
２３０  位相反転器
３１０  同期加減算カウンター
３２０  第１の位相反転器
３３０  第１のＤ型トリガー
３４０  第１の論理ゲート回路
３４１  第１のＡＮＤゲート回路
３４２、３４３  第１のＯＲゲート回路
３５０  第２の論理ゲート回路
３５１  第２のＡＮＤゲート回路
３５２、３５３  第２のＯＲゲート回路
４１０  クロック発生器
４２０  同期カウンター
４３０  数値コンパレータ
４４０  第２のＤ型トリガー
４５０  第２の位相反転器
５１０、５２０  位相反転器
Ａ  第１の出力信号
ＡＸ  第１の位相反転出力信号
Ｂ  第２の出力信号
ＢＸ  第２の位相反転出力信号
Ｃ  第３の出力信号
Ｄ  第４の出力信号
Ｅ０  第５の出力信号
Ｆ０  第６の出力信号
ＣＫ  クロック信号
ＣＰＷＭ  余弦パルス幅変調信号
Ｃ１、Ｃ２、Ｃ３、Ｃ４  コンデンサー
Ｑ０、Ｑ１、Ｑ２、Ｑ３  カウンター出力信号
Ｑ１１、Ｑ１２、Ｑ１３、Ｑ１４、Ｑ１５、Ｑ１６  トランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５、Ｒ６、Ｒ７、Ｒ８、Ｒ９、Ｒ１０、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１４、Ｒ１５、Ｒ１６、  抵抗器
ＳＰＷＭ  正弦パルス幅変調信号
ＳＰＷＭＸ  位相反転正弦パルス幅変調信号
【図１】
0003183542.tif 000004
【図２】
0003183542.tif 000005
【図３】
0003183542.tif 000006
【図４】
0003183542.tif 000007
【図５】
0003183542.tif 000008
【図６】
0003183542.tif 000009
【図７】
0003183542.tif 000010
【図８】
0003183542.tif 000011
【図９】
0003183542.tif 000012
【図１０】
0003183542.tif 000013
【図１１】
0003183542.tif 000014
【図１２】
0003183542.tif 000015