(57)【要約】多接合光電子デバイスおよび製造方法を開示する。一態様では、本方法は、基板上に第１のｐ−ｎ構造を形成し、第１のｐ−ｎ構造は、基板の格子定数に一致する格子定数を有する半導体を含むステップ；第１のｐ−ｎ構造上に１つ以上の追加のｐ−ｎ構造を形成し、１つ以上の追加のｐ−ｎ構造の各々は、基板の格子定数に一致する格子定数を有する半導体を含み、形成する１つ以上の追加のｐ−ｎ構造の最後の半導体は、希薄窒化物を含み、多接合光電子デバイスは、第１のｐ−ｎ構造および１つ以上の追加のｐ−ｎ構造を含むステップ：ならびに多接合光電子デバイスを基板から分離するステップを含む。いくつかの実施態様では、希薄窒化物、続いてＩＶ族ｐ−ｎ構造を有することが可能である。【選択図】なし
2021527940.tif 000002
【特許請求の範囲】
【請求項１】
多接合光電子デバイスを製造するための方法であって、以下のステップ：
基板上に第１のｐ−ｎ構造を形成し、前記第１のｐ−ｎ構造は、基板の格子定数に一致する格子定数を有する半導体を含むステップ；および
前記第１のｐ−ｎ構造上に１つ以上の追加のｐ−ｎ構造を形成し、前記１つ以上の追加のｐ−ｎ構造の各々は、基板の格子定数に一致する格子定数を有する半導体を含み、形成する前記１つ以上の追加のｐ−ｎ構造の最後の半導体は、希薄窒化物を含み、前記多接合光電子デバイスは、前記第１のｐ−ｎ構造および前記１つ以上の追加のｐ−ｎ構造を含むステップ：ならびに
前記多接合光電子デバイスを前記基板から分離するステップ
を含む、前記方法。
【請求項２】
前記１つ以上の追加のｐ−ｎ構造を形成するステップは、前記第１のｐ−ｎ構造の後に第２のｐ−ｎ構造を形成するステップと、最後に第３のｐ−ｎ構造を形成するステップとを含む、請求項１に記載の方法。
【請求項３】
前記１つ以上の追加のｐ−ｎ構造を形成するステップは、前記第１のｐ−ｎ構造の後に第２のｐ−ｎ構造を形成するステップと、前記第２のｐ−ｎ構造の後に第３のｐ−ｎ構造を形成するステップと、最後に第４のｐ−ｎ構造を形成するステップとを含む、請求項１に記載の方法。
【請求項４】
前記１つ以上の追加のｐ−ｎ構造を形成するステップが、４つまたは５つのｐ−ｎ構造を連続的に形成するステップを含む、請求項１に記載の方法。
【請求項５】
前記第１のｐ−ｎ構造のいずれか２つと前記１つ以上の追加のｐ−ｎ構造との間にトンネル接合を形成するステップをさらに含む、請求項１に記載の方法。
【請求項６】
前記基板から前記多接合光電子デバイスを分離するステップは、前記第１のｐ−ｎ構造が、光が入射するべき前記多接合光電子デバイスの表面に最も近い１つのｐ−ｎ構造であり、前記１つ以上の追加のｐ−ｎ構造のうちの最後のものが、前記表面から最も遠くに形成した１つのｐ−ｎ構造であるように、前記多接合光電子デバイスを配向することを含む、請求項１に記載の方法。
【請求項７】
裏面加工の一部として、前記１つ以上の追加のｐ−ｎ構造のうちの最後のものに最も近い前記多接合光電子デバイスの表面上に追加の層を形成するステップをさらに含む、請求項１に記載の方法。
【請求項８】
前記多接合光電子デバイスのために、誘電体層、半導体接触層、保護層、透明な導電性酸化物層、反射防止コーティング、金属コーティング、接着層、エポキシ層、またはプラスチックコーティングのうちの１つ以上を有する支持層を提供して、最後のｐ−ｎ構造に戻る光の反射を増加させるステップをさらに含む、請求項１に記載の方法。
【請求項９】
前記基板が、ＧａＡｓまたはＧｅのうちの１つを含む、請求項１に記載の方法。
【請求項１０】
前記第１のｐ−ｎ構造の半導体が、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓ、ＡｌＩｎＧａＰ、ＡｌＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＡｓＰ、これらの合金、またはこれらの誘導体のうちの１つ以上を含む、請求項１に記載の方法。
【請求項１１】
形成する前記１つ以上の追加のｐ−ｎ構造の最後中の前記希薄窒化物が、ＧａＩｎＮＡｓ、ＧａＩｎＮＡｓＳｂ、それらの合金、またはそれらの誘導体のうちの１つ以上を含む、請求項１に記載の方法。
【請求項１２】
希薄窒化物がＧａ１−ｙＩｎｙＡｓ１−ｘ−ｚＮｘＳｂｚを含み、
Ｉｎの濃度ｙが０〜２０％の範囲であり、
Ｎの濃度ｘが０〜６％の範囲であり、
Ｓｂの濃度ｚが０〜８％の範囲である
請求項１に記載の方法。
【請求項１３】
前記１つ以上の追加のｐ−ｎ構造の最後のものの前記半導体の格子定数が、０．４％未満の不整合または歪みで前記基板の格子定数と整合する、請求項１に記載の方法。
【請求項１４】
前記１つ以上の追加のｐ−ｎ構造の他のものの各々中の半導体が、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓ、ＡｌＩｎＧａＰ、ＡｌＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＡｓＰ、それらの合金、またはそれらの誘導体のうちの１つ以上を含む、請求項１３に記載の方法。
【請求項１５】
前記第１のｐ−ｎ構造の前記半導体のバンドギャップが、形成する前記１つ以上の追加のｐ−ｎ構造の最後のもの中の前記希薄窒化物のバンドギャップよりも大きい、請求項１に記載の方法。
【請求項１６】
各それぞれのｐ−ｎ構造に対する半導体のバンドギャップが、第１のｐ−ｎ構造から１つ以上の追加のｐ−ｎ構造の最後まで減少する、請求項１に記載の方法。
【請求項１７】
前記基板上に前記第１のｐ−ｎ構造を形成するステップは、エピタキシャル成長プロセスを使用して前記第１のｐ−ｎ構造を堆積するステップを含み、
前記１つ以上の追加のｐ−ｎ構造の最後のものを形成するステップは、前記第１のｐ−ｎ構造に使用する同じエピタキシャル成長プロセスを使用して前記１つ以上の追加のｐ−ｎ構造の前記最後のものを配置するステップを含む、
請求項１に記載の方法。
【請求項１８】
前記基板上に前記第１のｐ−ｎ構造を形成するステップは、第１のエピタキシャル成長プロセスを使用して前記第１のｐ−ｎ構造を配置することを含み、
前記１つ以上の追加のｐ−ｎ構造の最後のものを形成するステップは、前記第１のエピタキシャル成長プロセスとは異なる第２のエピタキシャル成長プロセスを使用して前記１つ以上の追加のｐ−ｎ構造の最後のものを配置することを含む、
請求項１に記載の方法。
【請求項１９】
前記第１のエピタキシャル成長プロセスを、第１のチャンバ内で実行し、
前記第２のエピタキシャル成長プロセスを、第１のチャンバに接続されてもされなくてもよい第１のチャンバとは別の第２のチャンバ内で実行する、
請求項１８に記載の方法。
【請求項２０】
前記第１のエピタキシャル成長プロセスが、化学蒸着（ＣＶＤ）プロセスであり、
前記第２のエピタキシャル成長プロセスが、分子線エピタキシー（ＭＢＥ）プロセスである、
請求項１８に記載の方法。
【請求項２１】
前記第１のｐ−ｎ構造および前記１つ以上の追加のｐ−ｎ構造のいずれかを、以下のうちの１つ以上を含むエピタキシャル成長プロセスを使用することによって提供する、請求項１に記載の方法。
有機金属化学蒸着（ＭＯＣＶＤ）プロセス、
水素化物蒸気相エピタキシー（ＨＶＰＥ）プロセス、
分子線エピタキシー（ＭＢＥ）法、
有機金属蒸気相エピタキシー（ＭＯＶＰＥまたはＯＭＶＰＥ）プロセス、
液相エピタキシー（ＬＰＥ）プロセス、
クローズスペース蒸気輸送（ＣＳＶＴ：ｃｌｏｓｅ−ｓｐａｃｅ  ｖａｐｏｒ  ｔｒａｎｓｐｏｒｔ）エピタキシープロセス、
プラズマ化学気相成長（ＰＥＣＶＤ）プロセス、
物理蒸気相堆積（ＰＶＤ）プロセス、
大気圧化学蒸着（ＡＰＣＶＤ）プロセス、
原子層堆積（ＡＬＤ）プロセス、
低圧化学蒸着（ＬＰＣＶＤ）プロセス、
熱線化学蒸着（ＨＷＣＶＤ）プロセス、
誘導結合プラズマ増強化学蒸着（ＩＣＰ−ＣＶＤ）プロセス、
あるいは
他の形態のＣＶＤ。
【請求項２２】
前記基板から前記多接合光電子デバイスを分離するステップは、前記基板から前記多接合光電子デバイスをリフトオフするためのエピタキシャルリフトオフ（ＥＬＯ）プロセスを実行するステップを含む、請求項１に記載の方法。
【請求項２３】
前記基板と前記第１のｐ−ｎ構造との間に剥離層を設けるステップをさらに含み、
前記基板から前記多接合光電子デバイスを分離するステップは、前記剥離層を除去するステップを含む、
請求項１に記載の方法。
【請求項２４】
前記剥離層がＡｌＡｓを含む、請求項２３に記載の方法。
【請求項２５】
前記剥離層は、ＡｌＧａＡｓを含み、濃度はＡｌｘＧａ１−ｘＡｓであり、式中ｘ＝１〜０．３である、請求項２３に記載の方法。
【請求項２６】
前記剥離層は、ＡｌＧａＩｎＰを含み、濃度は（ＡｌｘＧａ１−ｘ）０．５Ｉｎ０．５Ｐであり、式中ｘ＝１〜０である、請求項２３に記載の方法。
【請求項２７】
前記基板は、ＧａＡｓまたはＧｅを含み、
前記第１のｐ−ｎ構造の前記半導体は、約２．０ｅＶ〜２．２ｅＶのバンドギャップを有するＡｌＧａＩｎＰを含み、
前記１つ以上の追加のｐ−ｎ構造は、以下：
前記第１のｐ−ｎ構造の後に形成し、約１．６ｅＶ〜１．９ｅＶのバンドギャップを有するＡｌＧａＩｎＰ、ＧａＩｎＡｓＰ、またはＡｌＧａＡｓを含む半導体を有する第２のｐ−ｎ構造、
前記第２のｐ−ｎ構造の後に形成し、約１．３ｅＶ〜１．５ｅＶのバンドギャップを有するＧａＡｓ、ＡｌＩｎＧａＡｓ、またはＧａＩｎＡｓＰを含む半導体を有する第３のｐ−ｎ構造、および
前記第３のｐ−ｎ構造の後に形成された第４のｐ−ｎ構造を含み、前記第４のｐ−ｎ構造は、前記１つ以上の追加のｐ−ｎ構造の最後であり、約１．１ｅＶ〜１．３ｅＶのバンドギャップを有する希薄窒化物を有する、
請求項１に記載の方法。
【請求項２８】
前記第４のｐ−ｎ構造上に第５のｐ−ｎ構造を形成するステップをさらに含み、前記第５のｐ−ｎ構造は、前記基板の格子定数に一致する格子定数を有する半導体を含み、前記第５のｐ−ｎ構造の前記半導体は、約０．８ｅＶ〜１．１ｅＶのバンドギャップを有する希薄窒化物を含む、請求項２７に記載の方法。
【請求項２９】
前記第５のｐ−ｎ構造上に第６のｐ−ｎ構造を形成するステップをさらに含み、前記第６のｐ−ｎ構造は、前記基板の格子定数に一致する格子定数を有する半導体を含み、前記第５のｐ−ｎ構造の前記半導体は、約０．７ｅＶのバンドギャップを有するＧｅを含む、請求項２８に記載の方法。
【請求項３０】
前記基板は、ＧａＡｓまたはＧｅを含み、
前記第１のｐ−ｎ構造の前記半導体は、約１．７５ｅＶ〜１．９５ｅＶのバンドギャップを有するＡｌＧａＩｎＰを含み、
前記１つ以上の追加のｐ−ｎ構造は、以下：
前記第１のｐ−ｎ構造の後に形成し、約１ｅＶのバンドギャップを有するＧａＡｓを含む半導体を有する第２のｐ−ｎ構造と、
第２のｐ−ｎ構造の後に形成した第３のｐ−ｎ構造とを含み、前記第３のｐ−ｎ構造は、前記１つ以上の追加のｐ−ｎ構造の最後であり、約０．９ｅＶ〜１．１ｅＶのバンドギャップを有する前記希薄窒化物を有する、
請求項１に記載の方法。
【請求項３１】
前記基板は、ＧａＡｓまたはＧｅを含み、
前記第１のｐ−ｎ構造の前記半導体は、約１．７５ｅＶ〜１．９５ｅＶのバンドギャップを有するＡｌＧａＩｎＰを含み、
前記１つ以上の追加のｐ−ｎ構造は、以下：
前記第１のｐ−ｎ構造の後に形成し、約１．３ｅＶ〜１．５ｅＶのバンドギャップを有するＧａＡｓ、ＡｌＩｎＧａＡｓ、またはＧａＩｎＡｓＰを含む半導体を有する第２のｐ−ｎ構造と、
前記第２のｐ−ｎ構造の後に形成した第３のｐ−ｎ構造とを含み、前記第３のｐ−ｎ構造は、前記１つ以上の追加のｐ−ｎ構造の最後であり、約０．９ｅＶ〜１．１ｅＶのバンドギャップを有する前記希薄窒化物を有する、
請求項１に記載の方法。
【請求項３２】
前記ｐ−ｎ構造の各々は、少なくとも１つのｐ−ｎ接合を含み、前記少なくとも１つのｐ−ｎ接合の位置は、前記多接合光電子デバイスの前面の近くにあるか、または光の入射側から離れている、請求項１に記載の方法。
【請求項３３】
前記ｐ−ｎ構造の各々が、ヘテロ接合またはホモ接合であり得る、請求項１に記載の方法。
【請求項３４】
以下のステップ：
前記１つ以上の追加のｐ−ｎ構造の最後の後に次のｐ−ｎ構造を形成するステップをさらに含み、前記次のｐ−ｎ構造は、基板の格子定数に一致する格子定数を有する半導体を含み、前記次のｐ−ｎ構造の前記半導体は、ＩＶ族半導体を含み、前記多接合光電子デバイスは、前記第１のｐ−ｎ構造、前記１つ以上の追加のｐ−ｎ構造、および前記次のｐ−ｎ構造を含み、
基板から多接合光電子デバイスを分離するステップは、前記第１のｐ−ｎ構造、前記１つ以上の追加のｐ−ｎ構造、および前記次のｐ−ｎ構造を前記基板から分離することを含む、
請求項１記載の方法。
【請求項３５】
前記次のｐ−ｎ構造の前記ＩＶ族半導体が、Ｇｅ、Ｓｉ、Ｓｎ、Ｃ、それらの合金、またはそれらの誘導体のうちの１つ以上を含む、請求項３４に記載の方法。
【請求項３６】
多接合光電子デバイスを製造するための方法であって、以下のステップ：
基板上に第１のｐ−ｎ構造を形成し、前記第１のｐ−ｎ構造は、前記基板の格子定数に一致する格子定数を有する半導体を含むステップ；
前記第１のｐ−ｎ構造上に１つ以上の追加のｐ−ｎ構造を形成し、前記１つ以上の追加のｐ−ｎ構造の各々は、前記基板の格子定数に一致する格子定数を有する半導体を含み、形成する前記１つ以上の追加のｐ−ｎ構造のうちの最後のものの次の半導体は、希薄窒化物を含み、形成する前記１つ以上の追加のｐ−ｎ構造のうちの最後の半導体は、ＩＶ族半導体を含み、前記多接合光電子デバイスは、前記第１のｐ−ｎ構造および前記１つ以上の追加のｐ−ｎ構造を含むステップ；ならびに
前記多接合光電子デバイスを前記基板から分離するステップ
を含む、前記方法。
【請求項３７】
形成する前記１つ以上の追加のｐ−ｎ体制の最後の次の前記希薄窒化物が、ＧａＩｎＮＡｓ、ＧａＩｎＮＡｓＳｂ、それらの合金、またはそれらの誘導体のうちの１つ以上を含む、請求項３６に記載の方法。
【請求項３８】
形成する前記１つ以上の追加のｐ−ｎ構造の最後のもののＩＶ族半導体が、Ｇｅ、Ｓｉ、Ｓｎ、Ｃ、それらの合金、またはそれらの誘導体のうちの１つ以上を含む、請求項３６に記載の方法。
【請求項３９】
二接合光電子デバイスを製造する方法であって、以下のステップ：
前記基板上に第１のｐ−ｎ構造を形成し、前記第１のｐ−ｎ構造は、前記基板の格子定数に一致する格子定数を有する半導体を含むステップ；
前記第１のｐ−ｎ構造上に第２のｐ−ｎ構造を形成し、前記第２のｐ−ｎ構造は、前記基板の格子定数に一致する格子定数を有する半導体を含み、前記第２のｐ−ｎ構造の半導体は、希薄窒化物を含み、二接合光電子デバイスは、第１のｐ−ｎ構造および第２のｐ−ｎ構造を含み、前記二接合光電子デバイスは、前記第１のｐ−ｎ構造および前記第２のｐ−ｎ構造を含むステップ；ならびに
前記二接合光電子デバイスを前記基板から分離するステップを含み、前記第２のｐ−ｎ構造または前記底部のｐ−ｎ構造は、前記底部ｐ−ｎ構造における光吸収を高めるために、裏面の反射器または光学的に設計された裏側をさらに含むことができる、
前記方法。
【請求項４０】
前記第１のｐ−ｎ構造の前記半導体が、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓ、ＡｌＩｎＧａＰ、ＡｌＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＡｓＰ、これらの合金、またはこれらの誘導体のうちの１つ以上を含む、請求項３９に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、２０１８年６月１８日に出願された「ＴＨＩＮ−ＦＩＬＭ，ＦＬＥＸＩＢＬＥ  ＯＰＴＯＥＬＥＣＴＲＯＮＩＣ  ＤＥＶＩＣＥＳ  ＩＮＣＯＲＰＯＲＡＴＩＮＧ  Ａ  ＳＩＮＧＬＥ  ＬＡＴＴＩＣＥ−ＭＡＴＣＨＥＤ  ＤＩＬＵＴＥ  ＮＩＴＲＩＤＥ  ＪＵＮＣＴＩＯＮ  ＡＮＤ  ＭＥＴＨＯＤＳ  ＯＦ  ＦＡＢＲＩＣＡＴＩＯＮ」と題する米国特許出願第１６／０１１，５３１号に関連し、その内容全体が参照により本明細書に組み込まれる。本出願は、「ＴＨＩＮ−ＦＩＬＭ，ＦＬＥＸＩＢＬＥ  ＭＵＬＴＩ−ＪＵＮＣＴＩＯＮ  ＯＰＴＯＥＬＥＣＴＲＯＮＩＣ  ＤＥＶＩＣＥＳ  ＩＮＣＯＲＰＯＲＡＴＩＮＧ  ＬＡＴＴＩＣＥ−ＭＡＴＣＨＥＤ  ＤＩＬＵＴＥ  ＮＩＴＲＩＤＥ  ＪＵＮＣＴＩＯＮＳ  ＡＮＤ  ＭＥＴＨＯＤＳ  ＯＦ  ＦＡＢＲＩＣＡＴＩＯＮ」と題され、２０１８年６月１８日に出願された米国特許出願第１６／０１１，５１６号の利益を主張し、その全体が参照により本明細書に明示的に組み込まれる。
【背景技術】
【０００２】
本開示の態様は、一般に、多接合光電子デバイスに関し、より詳細には、格子整合希薄窒化物接合を組み込んだ薄膜フレキシブル多接合光電子デバイス、および多接合光電子デバイスを製造する方法に関する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
従来の光電子デバイスの効率と比較して、改善されたエネルギー捕捉効率を有する光電子デバイス（例えば、光電池）を提供する必要がある。しかしながら、これらの改良されたデバイスは、費用効率的であり、容易に実施され、かつ／または既存の環境に適合可能である必要がある。本開示は、そのようなニーズに対処する技術的解決策の様々な態様を説明する。
【課題を解決するための手段】
【０００４】
以下は、そのような態様の基本的な理解を提供するために、１つ以上の態様の簡略化された概要を提示する。この概要は、すべての企図された態様の広範な概観ではなく、すべての態様の重要なまたは重大な要素を識別することも、任意のまたはすべての態様の範囲を線引きすることも意図しない。その目的は、後に提示するより詳細な説明の前置きとして、１つ以上の態様のいくつかの概念を簡略化された形態で提示することである。
【０００５】
本開示は、格子整合希薄窒化物接合を組み込んだ薄膜フレキシブル多接合光電子デバイス、および多接合光電子デバイスを製造する方法を記載する。例えば、本開示は、４つ以上の接合に拡張可能であり、ＧａＡｓ基板またはＧｅ基板に格子整合させて成長させることができ、エピタキシャルリフトオフ（ＥＬＯ）または同様の基板再使用技術（例えば、剥離（ｓｐａｌｌｉｎｇ）、レーザリフトオフ、剥離（ｅｘｆｏｌｉａｔｉｏｎ）など）に適合する多接合太陽電池設計の様々な態様を説明する。さらに、本明細書に記載する技術は、反転方向における多接合光電子デバイスの成長を可能にする。
【０００６】
一態様では、基板上に第１のｐ−ｎ構造を形成するステップを含み、第１のｐ−ｎ構造は、基板の格子定数に一致する格子定数を有する半導体を含む、多接合光電子デバイスを製造するための方法を記載する。この方法は、第１のｐ−ｎ構造上に１つ以上の追加のｐ−ｎ構造を形成するステップをさらに含み、１つ以上の追加のｐ−ｎ構造の各々は、基板の格子定数に一致する格子定数を有する半導体を含み、形成する１つ以上の追加のｐ−ｎ構造の最後のものの半導体は、希薄窒化物を含み、多接合光電子デバイスは、第１のｐ−ｎ構造および１つ以上の追加のｐ−ｎ構造を含む。さらに、この方法は、多接合光電子デバイスを基板から分離することを含む。
【０００７】
一態様では、基板上に第１のｐ−ｎ構造を形成することを含み、第１のｐ−ｎ構造は、基板の格子定数に一致する格子定数を有する半導体を含む、多接合光電子デバイスを製造するための別の方法を記載する。この方法は、第１のｐ−ｎ構造上に１つ以上の追加のｐ−ｎ構造を形成することをさらに含み、１つ以上の追加のｐ−ｎ構造の各々は、基板の格子定数に一致する格子定数を有する半導体を含み、形成する１つ以上の追加のｐ−ｎ構造の最後のものの次の半導体は、希薄窒化物を含み、形成する１つ以上の追加のｐ−ｎ構造のうちの最後のものの半導体は、ＩＶ族半導体を含み、多接合光電子デバイスは、第１のｐ−ｎ構造および１つ以上の追加のｐ−ｎ構造を含む。さらに、この方法は、多接合光電子デバイスを基板から分離することを含む。
【０００８】
底部接合として希薄窒化物またはＩＶ族で終わる本明細書に記載の多接合光電子デバイスを、多接合光電子デバイスの各種ｐ−ｎ構造またはサブセルと共に成長させ、堆積させ、または形成することができる背面反射体および／または他の光学的に設計した構造または層をまた含むように構成することができる。
【０００９】
格子整合希薄窒化物接合を組み込んだ薄膜フレキシブル多接合光電子デバイス、および多接合光電子デバイスの製造方法に関するさらなる態様も記載する。
【００１０】
添付の図面は、いくつかの実施態様のみを示しており、したがって、範囲を限定するものと考慮するべきではない。
【図面の簡単な説明】
【００１１】
【図１Ａ】図１Ａは、本開示の態様による、底部接合として希薄窒化物を有する３つの接合（３Ｊ）またはｐ−ｎ構造を有する多接合光電子デバイスの例を示す図である。
【図１Ｂ】図１Ｂは、本開示の態様による、底部接合として希薄窒化物を有する３つの接合（３Ｊ）またはｐ−ｎ構造を有する多接合光電子デバイスの例を示す図である。
【図１Ｃ】図１Ｃは、本開示の態様による、底部接合として希薄窒化物を有する２つの接合（２Ｊ）またはｐ−ｎ構造（二接合デバイス）を有する多接合光電子デバイスの例を示す図である。
【図１Ｄ】図１Ｄは、本開示の態様による、底部接合として希薄窒化物を有する２つの接合（２Ｊ）またはｐ−ｎ構造（二接合デバイス）を有する多接合光電子デバイスの例を示す図である。
【図２】図２Ａおよび２Ｂは、本開示の態様による、底部接合として希薄窒化物および／またはＩＶ族半導体材料を有する多接合光電子デバイスの例を示す図である。
【図３】図３Ａおよび３Ｂは、本開示の態様による、底部接合として希薄窒化物を有する４つ以上の接合（４Ｊ＋）またはｐ−ｎ構造を有する多接合光電子デバイスの例を示す図である。
【図４】図４Ａおよび４Ｂは、本開示の態様による、底部接合として希薄窒化物および／またはＩＶ族半導体材料を有する４つ以上の接合（４Ｊ＋）またはｐ−ｎ構造を有する多接合光電子デバイスの例を示す図である。
【図５】図５Ａおよび５Ｂは、本開示の態様による、底部接合として希薄窒化物を有し、基板から分離された３つの接合（３Ｊ）またはｐ−ｎ構造を有する多接合光電子デバイスの特定の構成を示す図である。
【図６Ａ】図６Ａは、本開示の態様による、希薄窒化物および／またはＩＶ族半導体材料を底部接合および基板からの分離として有する多接合光電子デバイスの特定の構成を示す図である。
【図６Ｂ】図６Ｂは、本開示の態様による、希薄窒化物および／またはＩＶ族半導体材料を底部接合および基板からの分離として有する多接合光電子デバイスの特定の構成を示す図である。
【図７】図７は、本開示の態様による、底部接合として希薄窒化物および／またはＩＶ族半導体材料を有する多接合光電子デバイスの例を示す図である。
【図８】図８は、本開示の態様による、底部接合として希薄窒化物および／またはＩＶ族半導体材料を有する多接合光電子デバイスの例を示す図である。
【図９】図９は、本開示の態様による、底部接合として希薄窒化物および／またはＩＶ族半導体材料を有する多接合光電子デバイスの例を示す図である。
【図１０】図１０は、本開示の態様による多接合光電子を製造するための方法の例を示すフローチャートである。
【図１１】図１１は、本開示の態様による多接合光電子を製造するための方法の例を示すフローチャートである。
【図１２】図１２は、本開示の態様による多接合光電子を製造するための方法の例を示すフローチャートである。
【発明を実施するための形態】
【００１２】
添付の図面に関連して以下に述べる詳細な説明を、様々な構成の説明として意図し、本明細書で説明する概念が実施され得る唯一の構成を表すことを意図しない。詳細な説明は、様々な概念の完全な理解を提供する目的で、特定の詳細を含む。しかしながら、これらの概念は、これらの特定の詳細なしに実施され得ることは、当業者には明らかであろう。いくつかの例において、そのような概念を曖昧にすることを避けるために、周知の構成要素をブロック図の形態で示す。
【００１３】
上に記載したように、本開示は、格子整合希薄窒化物接合を組み込んだ多接合光電子デバイス、およびそのような多接合光電子デバイスを形成するための製造方法に関する。したがって、本開示は、本明細書で説明する多接合光電子デバイスとして使用することができる、光起電デバイス、発光ダイオード（ＬＥＤ）、または他の光電子デバイスなどの薄膜デバイスの製造の様々な態様を説明する。
【００１４】
光電池またはＬＥＤなどの光電子デバイスの性能を改善して、例えば、コストに著しい影響を及ぼすことなく、またはデバイスの全体サイズを増大させることなく、その効率を改善することが望ましい。したがって、これらのデバイスは、費用効率的であり、容易に実施され、かつ／または既存の環境に適合可能でなければならない。本開示は、そのようなニーズに対処する技術的解決策の様々な態様を説明する。
【００１５】
一般に、光電池（例えば、太陽電池）またはＬＥＤなどの光電子デバイスの性能は、電池の光吸収／変換効率またはＬＥＤの光発生効率を改善することによって改善される。高効率光起電力セルを、種々のバンドギャップを有する材料を成長させて、最も高いバンドギャップの材料が光に面する側（例えば、前側）にあり、最も低いバンドギャップの材料が反対側（例えば、後側）にあるようにすることによって製造することができる。これは、異なる層による異なるエネルギーを有する光子の吸収をもたらし、この配置が結果として生じるので、光電池の効率を改善する。積み重ねられた太陽電池（例えば、多接合光電子デバイスにおける隣接するｐ−ｎ構造またはサブセル）の系列の組み合わせを有することによって、各々は、同じ電流を有することができ、それらのそれぞれの電圧は、全体的により高い効率、したがって、電力を与えるために線形に加算される。これは、種々のアプローチ（格子整合、変成、結合など）を使用して達成され得るが、各アプローチは、それ自体の利点および欠点を有する。
【００１６】
種々のバンドギャップ材料の複数の層（すなわち、種々のエネルギーギャップを有する材料）を成長させることは、効率を改善するために望ましいが、最適なバンドギャップの組み合わせを達成するために、種々の格子定数の材料を必要とし得る。成長基板と異なる層との間の格子不整合は、結果として得られる光電池の全体的な効率を低下させ得る（発光ダイオードの動作において同様の非効率性が生じる）。別のアプローチは、例えば、底部接合としてＩｎＧａＡｓを使用して、格子定数の差を可能にするために、変成傾斜層を使用して、格子不整合多接合光電子デバイス（例えば、格子不整合多接合太陽電池）を成長させることである。変成アプローチは、多くの無駄な有機金属化学蒸気相成長（ＭＯＣＶＤ）前駆体物質、および低減されたＭＯＣＶＤツールスループット、ならびによりかさばりかつより厚いデバイスをもたらす。
【００１７】
光電池（例えば、太陽電池）およびＬＥＤなどの光電子デバイスの場合、（ＡｌＧａＩｎ）（ＰＡｓＳｂ）などの標準合金を使用するＩＩＩ〜Ｖ族半導体材料に基づく格子整合系は、ＧａＡｓのバンドギャップ（約１．４１ｅＶ）未満で格子整合材料を成長させることができない。上述のように、光電子デバイスの効率を高めるために、種々のバンドギャップを有する多接合を使用して、スペクトルの異なる部分からエネルギーを捕捉または収集することができる。したがって、最新技術の格子整合ＧａＩｎＰ／ＧａＡｓ（３２．８％）の効率を上回るためには、約１．０ｅＶのバンドギャップを有する第３の接合が一般に望ましい。これを、ＧａＡｓからＧａＩｎＡｓへの格子定数をブリッジするために組成傾斜緩衝層を使用して、上記の変成（または格子不整合）ＧａＩｎＡｓ接合（約１ｅＶのバンドギャップを有する）を成長させることによって達成することができる。しかしながら、このアプローチは、高価でかさばる変成緩衝層を必要とする。さらに、理想的な直列接続二接合太陽電池（約１．７ｅＶおよび約１．１ｅＶのバンドギャップを有する）に対してさえ、最適なバンドギャップの組み合わせは、１．４ｅＶ未満のバンドギャップを有する底部セルまたは接合を必要とし、これは、標準のＩＩＩ〜Ｖ族半導体材料（ＡｌＧａＩｎ）（ＰＡｓＳｂ）のパレートでは達成可能でない。
【００１８】
希薄窒化物合金または単に希薄窒化物（例えば、ＧａＩｎＡｓＮ（Ｓｂ）合金）を、１．４ｅＶ未満（例えば、０．８ｅＶ〜１．３ｅＶ）に調整可能なバンドギャップを有するＧａＡｓ基板に格子整合して成長させることができる。したがって、希薄窒化物合金は、４つの（４）接合部またはｐ−ｎ構造を超えても格子整合太陽電池を可能にし、ＡＭ  １．５Ｇ効率は３８〜３９％に近づく。このアプローチは、様々な理由で魅力的である。例えば、既存のエピタキシャルリフトオフ（ＥＬＯ）プロセスを補完するために、光電子デバイス格子整合および逆方向の積み重ね全体または層をエピタキシャルに成長させることが可能である。提案されたアプローチは、厚く高価な変成緩衝層を必要とせずに、軽量でフレキシブルな多接合光電子デバイス（例えば、多接合太陽電池）を可能にすることができる。
【００１９】
したがって、本開示は、逆方向に希薄窒化物接合またはｐ−ｎ構造を有し、リフトオフプロセスを使用する多接合光電子デバイスの製造を提案する。このアプローチは、軽量かつフレキシブルであり、３つ以上の接合を含むことによって高い効率を提供することができる薄膜多接合光電子デバイスの製造を可能にする。例えば、多接合光電子デバイスを、例えば、１ｃｍ〜８５０ｃｍの曲率半径を支持することができるように、フレキシブルにすることができる。さらに、これらの多接合光電子デバイスは、例えば、比出力（またはエネルギー密度）５００Ｗ／ｋｇ〜５０００Ｗ／ｋｇ、領域エネルギー密度２００Ｗ／ｍ２〜５００Ｗ／ｍ２、および領域質量密度（重量／領域）０．０５ｋｇ／ｍ２〜０．５ｋｇ／ｍ２を有することができる点で、軽量であり得る。さらに、これらの多接合光電子デバイスは、ＡＭ０〜ＡＭ１．５のスペクトルを支持する。
【００２０】
本明細書に記載の薄膜デバイス（例えば、多接合光電池またはＬＥＤなどの光電子デバイス）は、一般に、支持基板またはウェーハ上またはその上方に配置された剥離層または犠牲層上に形成したエピタキシャル成長層を含む。このようにして形成した薄膜デバイスは、フレキシブルな単結晶デバイスであり得る。一旦薄膜デバイスがエピタキシープロセスによって形成すると、薄膜デバイスは、その後、例えば、エピタキシャルリフトオフ（ＥＬＯ）プロセス、レーザリフトオフ（ＬＬＯ）プロセス、または剥離プロセスの間に、支持基板またはウェーハから除去または分離される。
【００２１】
本開示で使用するように、層を、１つ以上の他の層の「上に」または「上方に」堆積または成長するものとして説明することができる。この用語は、いくつかの実施形態または履行では、層を他の層（複数可）の上に直接堆積もしくは成長させることができることを示すか、または１つ以上の追加の層を層と他の層（複数可）との間に堆積させることができることを示すことができる。また、他の層（複数可）を、任意の順序で配置することができる。本開示の特徴をより詳細に説明するために、添付の図面と併せて以下の説明を参照する。
【００２２】
図１Ａは、３つの（３）接合またはｐ−ｎ構造（例えば、３Ｊ多接合光電子デバイス）を有する多接合光電子デバイスの一般例を示す図１００ａを示す。この例では、剥離層１１５が配置された基板またはウェーハ１１０がある。基板１１０を、単一層として示しているが、複数の層を含んでもよい。基板１１０は、例えば、ＧａＡｓまたはＧｅ製であり得る。
【００２３】
犠牲層と呼ばれることもある剥離層１１５を、基板１００からの多接合光電子デバイスのリフトオフまたは分離を可能にするために設けることができる。いくつかの履行では、剥離層１１５を、例えば、エピタキシャルリフトオフ（ＥＬＯ）プロセスまたは他の同様のプロセスを使用することによってｐ−ｎ構造のリフトオフまたは分離を可能にするために、ｐ−ｎ構造の堆積前に基板上に配置することができる。剥離層１１５は、ＡｌＡｓ、ＡｌＧａＡｓ、ＡｌＧａＩｎＰ、もしくはＡｌｌｎＰ、またはＡｌ含有量の高い他の層、あるいはそれらの組み合わせを含むことができ、多接合光電子デバイス内に含まれる様々な層のための格子構造を形成するために利用され、次いで、ＥＬＯプロセス中にエッチングされ、除去される。他の履行では、レーザリフトオフ（ＬＬＯ）、イオン注入およびリフトオフ、埋め込んだ酸化物層もしくは埋め込んだ多孔質層のエッチングによるリフトオフ、または剥離などの代替のリフトオフプロセスを、使用することができる。剥離層１１５中のＡｌ含有量を、変化させることができる。例えば、剥離層１１５がＡｌＧａＡｓを含む場合、濃度はＡｌｘＧａ１−ｘＡｓ（式中ｘ＝１〜０．３）であり得る。他の例において、剥離層１１５がＡｌＧａＩｎＰを含む場合、濃度は（ＡｌｘＧａ１−ｘ）０．５Ｉｎ０．５Ｐ（式中ｘ＝１〜０）であり得る。
【００２４】
次に、多接合光電子デバイスは、剥離層１１５の上方に成長されるかまたは堆積される（これらの用語を、互換的に使用することができる）。例えば、この例の多接合光電子デバイスは、上述のような３つの接合またはｐ−ｎ構造を含む。第１のｐ−ｎ構造１２０は、剥離層１１５上にエピタキシャル成長され、第２のｐ−ｎ構造１３０は、第１のｐ−ｎ構造１２０上にエピタキシャル成長され、第３のｐ−ｎ構造、希薄窒化物ｐ−ｎ構造１４０は、第２のｐ−ｎ構造１３０上にエピタキシャル成長される。
【００２５】
ｐ−ｎ構造は、１つ以上の半導体層を有し、１つ以上のｐ−ｎ接合が１つ以上の半導体層と共に形成する構造を指すことができる。したがって、図１００ａの多接合光電子デバイスのｐ−ｎ構造のそれぞれは、１つ以上のｐ−ｎ接合を含むことができる。接合の位置（ｐ−ｎ構造の各々におけるｐ−ｎ接合の位置）は、デバイスの前面の近く（光の内側）に、または光の入射側からさらに離れて形成されてもよい（一般に、後部ヘテロ接合デバイスと呼ばれる）。各々のそれぞれのｐ−ｎ構造は、ホモ接合（すなわち、ｐ−ｎ構造内の接合の両側が同じ材料から構成される）であってもよく、またはヘテロ接合（すなわち、ｐ−ｎ構造内の接合の片側が、厚い吸収体／ベース層よりも大きなバンドギャップの材料から構成されてもよい）であってもよい。
【００２６】
さらに、図１００ａの多接合光電子デバイスのｐ−ｎ構造の各々は、基板１１０に格子整合されている。すなわち、ｐ−ｎ構造が作製される材料の格子定数は、基板が作製される材料の格子定数と同じである。当業者は、このような格子定数の整合はまた、互いにほぼ（実質的に）整合する格子定数を有する材料を含むことを認識することができる。格子定数の一致または実質的な一致は、結晶構造の変化を導入することなく、バンドギャップ変化の領域を２つの異なるおよび隣接する半導体材料に形成させることを指す。一例では、ｐ−ｎ構造の各々の材料または半導体の格子定数は、０．４％未満の不整合または歪みで基板１１０の格子定数と整合する。
【００２７】
この例では、多接合光電子デバイスは、第１のｐ−ｎ構造１２０から希薄窒化物ｐ−ｎ構造１４０へのバンドギャップを減少させながら、日のよく照る側を下にして（例えば、光を受け取る側を最初に成長させて）エピタキシャル成長される。すなわち、第１のｐ−ｎ構造１２０が作製される材料（複数可）は、第２のｐ−ｎ構造１３０が作製される材料（複数可）よりも大きなバンドギャップを有し、これは次に、希薄窒化物ｐ−ｎ構造１４０が作製される希薄窒化物（複数可）よりも大きなバンドギャップを有する。図１Ａにおいて多接合光電子デバイスを製造するために使用される日のよく照る側面下方成長アプローチのために、上部接合または上部ｐ−ｎ構造として成長される希薄窒化物ｐ−ｎ構造１４０は、多接合光電子デバイスの動作中のエネルギーの源に対するその位置のために、底部接合または底部ｐ−ｎ構造と呼ばれる。
【００２８】
いくつかの履行では、第１のｐ−ｎ構造１２０および第２のｐ−ｎ構造１３０を、例えば、ＩｎＧａＰまたはＧａＡｓなどのＩＩＩ〜Ｖ族半導体材料から作製することができる。第３のｐ−ｎ構造、すなわち希薄窒化物ｐ−ｎ構造１４０を、より一般的にＧａＩｎＡｓＮ（Ｓｂ）と呼ばれるＧａＩｎＮＡｓもしくはＧａＩｎＮＡｓＳｂなどの希薄窒化物合金、またはそれらの誘導体から作製することができる。１つの組成的な例では、希薄窒化物ｐ−ｎ構造１２０は、Ｇａ１−ｙＩｎｙＡｓ１−ｘ−ｚＮｘＳｂｚを含み、式中Ｉｎの濃度ｙは０〜２０％の範囲であり、Ｎの濃度ｘは０〜６％の範囲であり、Ｓｂの濃度ｚは０〜８％の範囲である。
【００２９】
第１のｐ−ｎ構造１２０および第２のｐ−ｎ構造１３０を、例えば、有機金属化学蒸着（ＭＯＣＶＤ）、分子線エピタキシー（ＭＢＥ）、有機金属蒸気相エピタキシー（ＭＯＶＰＥまたはＯＭＶＰＥ）、液相エピタキシー（ＬＰＥ）、水素化物蒸気相エピタキシー（ＨＶＰＥ）、近接離間蒸気相輸送（ＣＳＶＴ）エピタキシーなどの様々な技術を用いたエピタキシャル成長によって形成することができる。いくつかの履行では、第１のｐ−ｎ構造１２０および第２のｐ−ｎ構造１３０の各々は、実質的に単結晶である。すなわち、第１のｐ−ｎ構造１２０および第２のｐ−ｎ構造１３０は、各々単結晶半導体材料を含むことができる。
【００３０】
いくつかの履行では、ＩＩＩ〜Ｖ族半導体材料のエピタキシャル成長層を、高成長速度堆積プロセス（例えば、高成長速度蒸着プロセス）を使用して形成することができる。高成長速度堆積プロセスは、成長した材料が、本明細書に記載のタイプの光電子デバイスに使用するのに十分な品質であるようなものである。高成長速度堆積プロセスは、１μｍ／ｈｒを超える、例えば約１０μｍ／ｈｒ以上、または約１００μｍ／ｈｒ以上程度に高い成長速度を可能にする。例えば、成長速度は、約１０μｍ／ｈｒ、約２０μｍ／ｈｒ、約３０μｍ／ｈｒ、約４０μｍ／ｈｒ、約５０μｍ／ｈｒ、約６０μｍ／ｈｒ、約７０μｍ／ｈｒ、約８０μｍ／ｈｒ、約９０μｍ／ｈｒ、もしくは約１００μｍ／ｈｒ、これらの値の任意の２つの間のいくつかの特定の速度（例えば、約２５μｍ／ｈｒ−２０μｍ／ｈｒ〜３０μｍ／ｈｒ）、またはこれらの値の任意の２つの間のいくつかの範囲（例えば、約２０μｍ／ｈｒ〜約３０μｍ／ｈｒの範囲）であり得る。いくつかの履行では、高成長速度堆積プロセスは、約１２０μｍ／ｈｒの成長速度を含む、１００μｍ／ｈｒを超える成長速度を可能にする。本開示で使用する「約」という用語は、例えば、公称値からの１％、２％、３％、４％、５％、または１０％の変化量を示すことができる。高成長速度堆積プロセスは、加工システム内で基板またはウェーハを約５５０℃以上の堆積温度（例えば、堆積温度は７５０℃または８５０℃程度の高さとすることができる）に加熱するステップと、ＩＩＩ族含有前駆体ガスおよびＶ族含有前駆体ガスなどの化学前駆体を含有する堆積ガスにウェーハを曝露するステップと、基板またはウェーハ上にＩＩＩ〜Ｖ族半導体材料を含有する層を堆積するステップとを含む。ＩＩＩ族含有前駆体ガスは、個々のまたは組み合わされた前駆体ガスとして、インジウム、ガリウム、またはアルミニウムなどのＩＩＩ族元素を含有することができる。例えば、ＩＩＩ族含有前駆体ガスは、トリメチルアルミニウム、トリエチルアルミニウム、トリメチルガリウム、トリエチルガリウム、トリメチルインジウム、トリエチルインジウム、トリエチルインジウム、ジイソプロピルメチルインジウム、またはエチルジメチルインジウムのうちの１つであり得る。Ｖ族含有前駆体ガスは、個々のまたは組み合わされた前駆体ガスとして、Ｖ族元素、または窒素、リン、ヒ素、もしくはアンチモンの組み合わせを含有することができる。例えば、Ｖ族含有前駆体ガスは、フェニルヒドラジン、ジメチルヒドラジン、第三ブチルアミン、アンモニア、ホスフィン、第三ブチルホスフィン、ビスホスフィノエタン、アルシン、第三ブチルアルシン、モノエチルアルシン、トリメチルアルシン、トリメチルアンチモン、トリエチルアンチモン、またはトリイソプロピルアンチモン、スチビンのうちの１つであり得る。前駆体のこのリストは、網羅的なリストであることを意味するものではなく、それは、Ａｌ、Ｇａ、Ｉｎ、Ａｓ、Ｐ、Ｎ、Ｓｂを損なう合金を堆積させるために使用することができる任意の前駆体を含むことができる。
【００３１】
一履行では、第１のｐ−ｎ構造１２０および第２のｐ−ｎ構造１３０の各々は、複数のｐ−ｎ接合、例えば、第１のｐ−ｎ接合、第２のｐ−ｎ接合から第Ｎのｐ−ｎ接合までを含むことができる。すなわち、第１のｐ−ｎ構造１２０および／または第２のｐ−ｎ構造１３０は、１つ、２つ、またはそれ以上のｐ−ｎ接合を含むことができる。Ｎ個のｐ−ｎ接合がｐ−ｎ構造に含まれる場合、第１〜第Ｎ−１のｐ−ｎ接合の各々は、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＡｌＩｎＧａＡｓＰ、ＡｌＩｎＰ、ＩｎＧａＰ、ＡｌＩｎＧａＰ、それらの合金、それらの誘導体、またはそれらの組み合わせなどの各種ヒ素化物、リン化物、および窒化物層を含むことができる。例えば、窒化物層およびリン化物層は、ＩｎＧａＰ、ＡｌＩｎＧａＰ、ＧａＮ、ＩｎＧａＮ、ＡｌＧａＮ、ＡｌＩｎＧａＮ、ＧａＰ、これらのいずれかの合金、またはこれらのいずれかの誘導体のうちの１つ以上を含むことができる。第ｎのｐ−ｎ接合は、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＡｌＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＡｓＰ、それらの合金、それらの誘導体、およびそれらの組み合わせなどの各種ヒ素化物、リン化物、および窒化物層を含むことができる。一般に、これらのｐ−ｎ接合の各々は、ＩＩＩ〜Ｖ族半導体材料を含み、ガリウム、アルミニウム、インジウム、リン、窒素、またはヒ素のうちの少なくとも１つを含む。
【００３２】
いくつかの履行について、第１のｐ−ｎ構造１２０および第２のｐ−ｎ構造１３０の各々は、エミッタ層とベース層との間（例えば、ｐ−ｎ接合またはｐ−ｎ構造中のエミッタ層とベース層との間）に形成した界面層または中間層を有することができる。中間層は、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＡｌＩｎＧａＰ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＡｓＰ、ＡｌＩｎＰ、またはそれらの組み合わせなどの任意の適切なＩＩＩ〜Ｖ族半導体材料を含むことができる。中間層は、ｎドープ、ｐドープ、または意図的にドープしないことができる。中間層の厚さは、例えば、約５ｎｍ〜約４００ｎｍの範囲とすることができる。中間層は、ｐドープ層とｎドープ層との間に位置し、ｎドープ層もしくはｐドープ層のいずれかと同じ材料から構成することができ、またはｎドープ層もしくはｐドープ層のいずれかとは異なる材料から構成することができ、かつ／または傾斜した組成の層とすることができる。このように形成された中間層は、対応するｐ−ｎ接合からの１つ以上のヘテロ接合のための位置オフセットを提供することができる。そのようなオフセットは、デバイス内の暗電流の低減を可能にし、その性能を改善することができる。
【００３３】
第１のｐ−ｎ構造１２０および第２のｐ−ｎ構造１３０と同様に、希薄窒化物ｐ−ｎ構造１４０を、上記のものと同じまたは異なる技術を用いたエピタキシャル成長によって形成することができる。いくつかの履行では、希薄窒化物ｐ−ｎ構造１４０は、実質的に単結晶である。さらに、第１のｐ−ｎ構造１２０および第２のｐ−ｎ構造１３０と同様に、希薄窒化物ｐ−ｎ構造１４０は、複数のｐ−ｎ接合、例えば、第１のｐ−ｎ接合、第２のｐ−ｎ接合から第Ｎのｐ−ｎ接合までを含むことができる。すなわち、希薄窒化物ｐ−ｎ構造１４０は、１つ、２つ、またはそれ以上のｐ−ｎ接合を含むことができる。さらに、希薄窒化物ｐ−ｎ構造１４０は、エミッタ層とベース層との間（例えば、ｐ−ｎ接合またはｐ−ｎ構造におけるエミッタ層とベース層との間）に形成した界面層または中間層を有することができる。
【００３４】
第１のｐ−ｎ構造１２０および第２のｐ−ｎ構造１３０のためのＩＩＩ〜Ｖ族半導体材料を堆積または形成するための堆積プロセスを、本明細書で説明するように、様々なタイプの堆積チャンバ内で実施することができる。例えば、１つの連続供給堆積チャンバを、ＩＩＩ〜Ｖ族半導体材料を成長させ、堆積させ、または他の方法で形成するために利用することができる。希薄窒化物ｐ−ｎ構造１４０に使用する希薄窒化物合金のための堆積プロセスを、様々な堆積チャンバ内で実施することができ、いくつかの履行では、ＩＩＩ〜Ｖ族半導体材料を堆積または形成するために使用するチャンバとは別個のおよび／または異なるチャンバ内で実施することができる。
【００３５】
図１Ｂは、ｐ−ｎ構造間に任意のトンネル接合が設けられた、図１Ａの多接合光電子デバイスを示す図１００ｂを示す。例えば、トンネル接合１５０ａを、第１のｐ−ｎ構造１２０と第２のｐ−ｎ構造１３０との間に成長、堆積、または他の方法で配置する。同様に、トンネル接合１５０ｂを、第２のｐ−ｎ構造１３０と希薄窒化物ｐ−ｎ構造１４０との間に成長、堆積、または他の方法で配置する。
【００３６】
第１のｐ−ｎ構造１２０、第２のｐ−ｎ構造１３０、および希薄窒化物ｐ−ｎ構造１４０の各々内のｐ−ｎ接合は、多接合光電子デバイスの電圧生成ｐ−ｎ接合である。トンネル接合１５０ａおよび１５０ｂを、第１のｐ−ｎ構造１２０または第２のｐ−ｎ構造１３０を成長させるために、本明細書に記載したものと同じまたは類似の装置および技術を使用することによって、第ＩＩＩ〜Ｖ族半導体材料（例えば、ＧａＡｓ、ＡｌＧａＡｓ、またはＡｌＧａＩｎＰ）に基づいて成長させることができる。トンネル接合１５０ａおよび１５０ｂを、ｐ−ｎ構造内の複数のｐ−ｎ構造および／または複数のｐ−ｎ接合間の電気的結合を提供するために使用することができる。
【００３７】
図１Ｃは、図１Ａに関連して上に記載した基板１１０、剥離層１１５、第１のｐ−ｎ構造１２０、および希薄窒化物ｐ−ｎ構造１４０を有する二接合光電子デバイスの一般的な例を示す図１００ｃを示す。さらに、図１Ｄは、ｐ−ｎ構造間に任意のトンネル接合（例えば、トンネル接合１５０ａ）が設けられた図１Ｃの二接合光電子デバイスを示す図１００ｄを示す。図１Ｃおよび図１Ｄの二接合光電子デバイスを、他の多接合光電子デバイスについて本明細書で説明したのと同様の材料、プロセス、および技術を使用して、成長させ、構造化し、加工し、最終的にリフトオフすることができる。希薄窒化物を有する二接合の底部接合は、本出願の他の箇所に記載するように、強化された光吸収のために後方反射器および光学的設計を使用することができる。
【００３８】
二接合光電子デバイスの一例では、第１のｐ−ｎ構造１２０を、ＡｌＧａＩｎＰ、ＡｌＧａＡｓ、またはＧａＩｎＡｓＰなどのＩＩＩ〜Ｖ族半導体材料で作製することができ、１．６ｅＶ〜１．８ｅＶの範囲のバンドギャップを有することができ、一方、希薄窒化物ｐ−ｎ構造１４０を、本明細書で説明する希薄窒化物合金のいずれかで作製する作ることができ、０．９ｅＶ〜１．２ｅＶの範囲のバンドギャップを有することができる。
【００３９】
上述のように、図１Ａ、図１Ｂ、図１Ｃ、および図１Ｄに記載した構造の各々を、図７、図８、および図９に関して以下でより詳細に記載するように、背面反射体および／または他の光学的に設計した層などの追加の層を用いて履行することができる。
【００４０】
図２Ａは、希薄窒化物ｐ−ｎ構造およびＩＶ族半導体材料ｐ−ｎ構造を底部接合として有する多接合光電子デバイスの一般的な例を示す図２００ａを示す。この例では、ＩＶ族ｐ−ｎ構造１６０を、希薄窒化物ｐ−ｎ構造１４０上に（点線で示すように）任意に成長または堆積させることができる。このように、希薄窒化物ｐ−ｎ構造１４０が最後のものの次に成長し、ＩＶ族ｐ−ｎ構造１６０が最後に成長し、これらの２つのｐ−ｎ構造を、図２００ａに示す多接合光電子デバイスの底部接合にする。この例では、図１Ａの例のように、多接合光電子デバイスを、第１のｐ−ｎ構造１２０から任意のＩＶ族ｐ−ｎ構造１６０までバンドギャップを減少させながら、日のよく照る側を下にして（例えば、光を受ける側を最初に成長させて）エピタキシャル成長させる。
【００４１】
ＩＶ族ｐ−ｎ構造１６０は、ＩＶ族半導体材料から作製される薄膜としてエピタキシャル成長層を含むことができる。ＩＶ族ｐ−ｎ構造１６０を、第１のｐ−ｎ構造１２０、第２のｐ−ｎ構造１３０、および希薄窒化物ｐ−ｎ構造１４０に使用するものとは異なるものを使用するエピタキシャル成長によって形成することができる。例えば、プラズマ強化化学蒸着（ＰＥＣＶＤ）、物理蒸着（ＰＶＤ）、または大気圧化学蒸着（ＡＰＣＶＤ）を使用して、ＩＶ族ｐ−ｎ構造１６０を形成することができる。ＩＶ族ｐ−ｎ構造１６０を形成するために使用することができる他の技法には、スパッタリング、原子層堆積（ＡＬＤ）、水素化物蒸気相エピタキシー（ＨＶＰＥ）、有機金属蒸気相エピタキシー（ＭＯＶＰＥまたはＯＭＶＰＥ）、有機金属化学蒸着（ＭＯＣＶＤ）、誘導結合プラズマ強化化学蒸着（ＩＣＰ−ＣＶＤ）、ホットワイヤ化学蒸着（ＨＷＣＶＤ）、低圧化学蒸着（ＬＰＣＶＤ）、および他の形態の化学蒸着（ＣＶＤ）が含まれる。いくつかの履行では、ＩＶ族ｐ−ｎ構造１６０は、実質的に単結晶である（例えば、ＩＶ族ｐ−ｎ構造１６０は、単結晶半導体材料を含むことができる）。これを達成するために、他のｐ−ｎ構造を有する成長基板１１０を、ＰＥＣＶＤ、ＰＶＤ、またはＡＰＣＶＤなどの別の成長プロセスを使用して、上にＩＶ族ｐ−ｎ構造１６０を成長させるために、異なる成長チャンバに移してもよい。１μｍ／ｈｒより大きい、例えば、約１０μｍ／ｈｒ以上、または約１００μｍ／ｈｒ以上程度に高い成長速度を可能にするために、高成長速度堆積プロセスをまた、使用してもよい。例えば、成長速度は、約１０μｍ／ｈｒ、約２０μｍ／ｈｒ、約３０μｍ／ｈｒ、約４０μｍ／ｈｒ、約５０μｍ／ｈｒ、約６０μｍ／ｈｒ、約７０μｍ／ｈｒ、約８０μｍ／ｈｒ、約９０μｍ／ｈｒ、または約１００μｍ／ｈｒ、これらの値の任意の２つの間のいくつかの特定の速度（例えば、約２５μｍ／ｈｒ−２０μｍ／ｈｒ〜３０μｍ／ｈｒ）、またはこれらの値の任意の２つの間のいくつかの範囲（例えば、約２０μｍ／ｈｒ〜約３０μｍ／ｈｒの範囲）であり得る。いくつかの履行では、高成長速度堆積プロセスは、約１２０μｍ／ｈｒの成長速度を含む、１００μｍ／ｈｒを超える成長速度を可能にする。
【００４２】
別の態様では、ＩＶ族ｐ−ｎ構造１６０は、図１Ａに関連して上に記載したｐ−ｎ構造と全く同様に、複数のｐ−ｎ接合を含むことができる。各ｐ−ｎ接合は、ＩＶ族半導体材料の様々な層を含むことができ、これらを、イソブチルゲルマン、三塩化アルキルゲルマニウム、三塩化ジメチルアミノゲルマニウム、ゲルマン、シラン、ジシラン、四塩化ケイ素、四臭化炭素、三臭化塩化炭素などを含むがこれらに限定されない種々の源材料を使用して成長させることができる。この前駆体のリストは網羅的なリストであることを意味するものではなく、それは、Ｓｉ、Ｇｅ、Ｓｎ、Ｃを損なう合金を堆積させるために使用できるあらゆる前駆体を含むことができる。一般に、各ｐ−ｎ接合は、ＩＶ族半導体材料を含み、ケイ素、ゲルマニウム、スズ、および炭素、ならびにこれらの材料の２つ以上の混合物のうちの少なくとも１つを含む。
【００４３】
図２Ｂは、ｐ−ｎ構造間に任意のトンネル接合が設けられた図２Ａの多接合光電子デバイスを示す図２００ｂを示す。例えば、図１Ｂに示されるトンネル接合１５０ａおよび１５０ｂに加えて、トンネル接合１５０ｃが、希薄窒化物ｐ−ｎ構造１４０とＩＶ族ｐ−ｎ構造１６０との間に成長され、堆積され、または他の方法で配置される。
【００４４】
トンネル接合１５０ａおよび１５０ｂを、ＩＩＩ〜Ｖ族半導体材料（例えば、ＧａＡｓ、ＡｌＧａＡｓ、またはＡｌＧａＩｎＰ）に基づいて成長させることができる一方、トンネル接合１５０ｃを、ＩＩＩ〜Ｖ族半導体材料および／またはＩＶ族半導体材料に基づいて成長させることができる。
【００４５】
図３Ａは、４つ以上の（４＋）接合またはｐ−ｎ構造を有する多接合光電子デバイス（例えば、４Ｊ＋多接合光電子デバイス）の一般的な例を示す図３００ａを示す。この例では、基板１１０、剥離層１１５、第１のｐ−ｎ構造１２０、第２のｐ−ｎ構造１３０、および希薄窒化物ｐ−ｎ構造１４０に加えて、第２のｐ−ｎ構造１３０と希薄窒化物ｐ−ｎ構造１４０との間に１つ以上の追加のｐ−ｎ構造を成長させることができる。全体として、図３Ａの多接合光電子デバイスは、例えば、４つのｐ−ｎ構造／接合（４Ｊ多接合光電子デバイス）、５つのｐ−ｎ構造／接合（５Ｊ多接合光電子デバイス）、または５つより多いｐ−ｎ構造／接合を有することができる。この例における多接合光電子デバイスをまた、第１のｐ−ｎ構造１２０から希薄窒化物ｐ−ｎ構造１４０までバンドギャップを減少させながら、日のよく照る側を下にして（例えば、光を受ける側を最初に成長させて）エピタキシャル成長させる。すなわち、１つ以上の追加のｐ−ｎ構造は、第２のｐ−ｎ構造１３０が作製される材料（複数可）のバンドギャップよりも小さいバンドギャップを有し、一方希薄窒化物ｐ−ｎ構造が作製される材料（複数可）のバンドギャップよりも大きいバンドギャップを有する格子整合材料から作製される。
【００４６】
１つ以上の追加のｐ−ｎ構造を、第１のｐ−ｎ構造１２０および第２のｐ−ｎ構造１３０に関連して上に記載したものと同じまたは同様の技術を使用して、ＩＩＩ〜Ｖ族半導体材料から作製することができる。さらに、第１のｐ−ｎ構造１２０および第２のｐ−ｎ構造１３０と同様に、１つ以上の追加のｐ−ｎ構造は、内部に１つ以上のｐ−ｎ接合を含むことができる。
【００４７】
図３Ｂは、ｐ−ｎ構造間に任意のトンネル接合が設けられた図３Ａの多接合光電子デバイスを示す図３００ｂを示す。この例では、トンネル接合１５０ａおよび１５０ｂに加えて、第２のｐ−ｎ構造１３０と希薄窒化物ｐ−ｎ構造１４０との間に形成した１つ以上の追加のｐ−ｎ構造のために、他のトンネル接合を設けることができる。
【００４８】
図４Ａおよび４Ｂは、それぞれ、希薄窒化物ｐ−ｎ構造１４０上に成長または堆積した任意のＩＶ族ｐ−ｎ構造１６０を有する図３Ａ（トンネル接合を示さず）および図３Ｂ（トンネル接合を示す）の多接合光電子デバイスを示す図４００ａおよび４００ｂを示す。
【００４９】
図５Ａは、底部接合として希薄窒化物ｐ−ｎ構造／接合を有する、３つのｐ−ｎ構造／接合を有する多接合光電子デバイスの特定の構成を示す図５００ａを示す。
【００５０】
第１の例では、図５Ａの多接合光電子デバイスは、ＧａＡｓまたはＧｅから作製される基板（図５００ａではＧａＡｓまたはＧｅ基板５１０と呼ばれる）と、上記の剥離層１１５と実質的に同様の剥離層５１５と、約１．７５ｅＶ〜１．９５ｅＶのバンドギャップを有するＧａＩｎＰから作製される第１のｐ−ｎ構造（図５００ａではＧａＩｎＰ  ｐ−ｎ構造５２０と呼ばれる）とを含む。多接合光電子デバイスはまた、ＧａＩｎＰ  ｐ−ｎ構造５２０上に成長または堆積した２つの追加のｐ−ｎ構造を含む。追加のｐ−ｎ構造は、ＧａＩｎＰ  ｐ−ｎ構造５２０の後に形成し、約１．４ｅＶのバンドギャップを有するＧａＡｓから作製される第２のｐ−ｎ構造（図５００ａではＧａＡｓ  ｐ−ｎ構造５３０と呼ばれる）と、ＧａＡｓ  ｐ−ｎ構造５３０の後に形成した第３のｐ−ｎ構造とを含み、第３のｐ−ｎ構造は、追加のｐ−ｎ構造の最後であり、約０．９ｅＶ〜１．１ｅＶのバンドギャップを有する希薄窒化物製である（ＧａＩｎＡｓＮ（Ｓｂ）ｐ−ｎ構造５４０と呼ばれる）。
【００５１】
第２の例では、図５Ａの多接合光電子デバイスは、ＧａＡｓまたはＧｅ基板５１０と、剥離層５１５と、ＡｌＧａＩｎＰ製であり、約１．７５ｅＶ〜１．９５ｅＶのバンドギャップを有するＧａＩｎＰ  ｐ−ｎ構造５２０と、ＧａＡｓ、ＡｌＩｎＧａＡｓ、またはＧａＩｎＡｓＰ製であり、約１．３ｅＶ〜１．５ｅＶのバンドギャップを有するＧａＡｓ  ｐ−ｎ構造５３０と、約０．９ｅＶ〜１．１ｅＶのバンドギャップを有する希薄窒化物から作製されるＧａＩｎＡｓＮ（Ｓｂ）ｐ−ｎ構造５４０とを含む。
【００５２】
図５Ｂは、例えば、ＥＬＯプロセスを含む、本明細書に記載する任意の異なるリフトオフ技術を使用する、基板５１０からの図５Ａの多接合光電子デバイスの分離を示す図５００ｂを示す。図５００ｂは、ＧａＩｎＰ  ｐ−ｎ構造５２０（上部接合）からＧａＩｎＡｓＮ（Ｓｂ）ｐ−ｎ構造５４０（底部接合）まで減少するバンドギャップを有する構成を有する、ＧａＡｓまたはＧｅ基板５１０が多接合光電子デバイスから除去または分離されている、図５Ａの日のよく照る側を上にした（例えば、光を受ける側を上部で成長させた）層の積み重ねを示す。
【００５３】
図５Ａおよび図５Ｂに記載した構造の各々を、図７、図８、および図９に関して以下により詳細に記載するように、裏面の反射体および／または他の光学的に設計された層などの追加の層を用いて履行することができる。
【００５４】
図６Ａは、底部接合として希薄窒化物ｐ−ｎ構造／接合を有するか、または任意選択で、底部接合として希薄窒化物ｐ−ｎ構造／接合およびＩＶ族ｐ−ｎ構造／接合を有する、複数のｐ−ｎ構造／接合を有する多接合光電子デバイスの特定の構成を示す図６００ａを示す。
【００５５】
この例では、図６Ａの多接合光電子デバイスは、ＧａＡｓまたはＧｅから作製される基板（図６００ａではＧａＡｓまたはＧｅ基板６１０と呼ばれる）と、上記の剥離層１１５と実質的に同様の剥離層６１５と、約２．０ｅＶ〜２．２ｅＶのバンドギャップを有するＡｌＧａＩｎＰから作製される第１のｐ−ｎ構造（図６００ａではＡｌＧａＩｎＰ  ｐ−ｎ構造６２０と呼ばれる）とを含む。
【００５６】
図６Ａの多接合光電子デバイスはまた、少なくとも３つの追加のｐ−ｎ構造を含む。例えば、多接合光電子デバイスは、ＡｌＧａＩｎＰ  ｐ−ｎ構造６２０の後に形成し、約１．６ｅＶ〜１．９ｅＶのバンドギャップを有するＧａＩｎＰ、ＧａＩｎＡｓＰ、またはＡｌＧａＡｓから作製される第２のｐ−ｎ構造（図６００ａではＧａＩｎＰ、ＧａＩｎＡｓＰ、またはＡｌＧａＡｓ  ｐ−ｎ構造６３０と呼ばれる）を含む。
【００５７】
多接合光電子デバイスはまた、ＧａＩｎＰ、ＧａＩｎＡｓＰ、またはＡｌＧａＡｓ  ｐ−ｎ構造６３０の後に形成し、約１．３ｅＶ〜１．５ｅＶのバンドギャップを有するＧａＡｓ、ＡｌＩｎＧａＡｓ、またはＧａＩｎＡｓＰから作製される第３のｐ−ｎ構造（図６００ａにおいて（ＡｌＩｎ）ＧａＡｓまたはＧａＩｎＡｓＰ  ｐ−ｎ構造６３０と呼ばれる）を含む。
【００５８】
多接合光電子デバイスはまた、（ＡｌＩｎ）ＧａＡｓまたはＧａＩｎＡｓＰ  ｐ−ｎ構造６３０の後に形成し、第４のｐ−ｎ構造は、追加のｐ−ｎ構造の最後であり、約１．１ｅＶ〜１．３ｅＶのバンドギャップを有する希薄窒化物から作製される第４のｐ−ｎ構造（図６００ａにおいてＧａＩｎＡｓＮ（Ｓｂ）ｐ−ｎ構造６５０と呼ばれる）を含む。
【００５９】
ＡｌＧａＩｎＰ  ｐ−ｎ構造６２０、ＧａＩｎＰ、ＧａＩｎＡｓＰ、またはＡｌＧａＡｓ  ｐ−ｎ構造６３０、（ＡｌＩｎ）ＧａＡｓまたはＧａＩｎＡｓＰ  ｐ−ｎ構造６４０、およびＧａＩｎＡｓＮ（Ｓｂ）ｐ−ｎ構造６５０の各々は、ＧａＡｓまたはＧｅ基板６１０に格子整合される。
【００６０】
任意選択的に（点線によって示すように）、多接合光電子デバイスはまた、ＧａＩｎＡｓＮ（Ｓｂ）ｐ−ｎ構造６５０上に第５のｐ−ｎ構造を含むことができ、第５のｐ−ｎ構造は、ＧａＡｓまたはＧｅ基板６１０に格子整合され、約０．８ｅＶ〜１．１ｅＶのバンドギャップを有する希薄窒化物から作製される（図６００ａにおいてＧａＩｎＡｓＮ（Ｓｂ）ｐ−ｎ構造６６０と呼ばれる）。この場合、ＧａＩｎＡｓＮ（Ｓｂ）ｐ−ｎ構造６６０は、追加のｐ−ｎ構造の最後と考えられる。
【００６１】
任意選択的に（点線によって示すように）、多接合光電子デバイスはまた、ＧａＩｎＡｓＮ（Ｓｂ）ｐ−ｎ構造６６０上に第６のｐ−ｎ構造を含むことができ、第６のｐ−ｎ構造は、ＧａＡｓまたはＧｅ基板６１０に格子整合され、約０．７ｅＶのバンドギャップを有するＧｅから作製される（図６００ａではＧｅ  ｐ−ｎ構造６７０と呼ばれる）。
【００６２】
また図６００ａに示すのは、ｐ−ｎ構造間の複数のトンネル接合である。例えば、ＡｌＧａＩｎＰ  ｐ−ｎ構造６２０とＧａＩｎＰ、ＧａＩｎＡｓＰ、またはＡｌＧａＡｓ  ｐ−ｎ構造６３０との間にトンネル接合６５０ａが任意に存在する。ＧａＩｎＰ、ＧａＩｎＡｓＰ、またはＡｌＧａＡｓ  ｐ−ｎ構造６３０と（ＡｌＩｎ）ＧａＡｓまたはＧａＩｎＡｓＰ  ｐ−ｎ構造６４０との間には、また任意選択でトンネル接合６５０ｂが存在する。（ＡｌＩｎ）ＧａＡｓまたはＧａＩｎＡｓＰ  ｐ−ｎ構造６４０とＧａＩｎＡｓＮ（Ｓｂ）ｐ−ｎ構造６５０との間には、また任意選択でトンネル接合６５０ｃが存在する。ＧａＩｎＡｓＮ（Ｓｂ）ｐ−ｎ構造６５０とＧａＩｎＡｓＮ（Ｓｂ）ｐ−ｎ構造６６０との間には、また任意選択でトンネル接合６５０ｄが存在する。さらに、ＧａＩｎＡｓＮ（Ｓｂ）ｐ−ｎ構造６６０とＧｅ  ｐ−ｎ構造６７０との間に、また任意選択でトンネル接合６５０ｅが存在する。トンネル接合６５０ａ〜６５０ｅの各々を、例えば、ＡｌＧａＡｓ、ＧａＡｓ、またはＡｌＧａＩｎＰから作製することができる。
【００６３】
図６Ｂは、例えば、ＥＬＯプロセスを含む、本明細書に記載する任意の異なるリフトオフ技術を使用して、図６Ａの多接合光電子デバイスをＧａＡｓまたはＧｅ基板６１０から分離することを示す図６００ｂを示す。図５００ｂは、ＧａＡｓまたはＧｅ基板５１０を多接合光電子デバイスから除去または分離し、ＡｌＧａＩｎＰ  ｐ−ｎ構造６２０（上部接合）からＧａＩｎＡｓＮ（Ｓｂ）ｐ−ｎ構造６５０（底部接合）に向かって減少するバンドギャップを有する第１の構成（４Ｊ構成）、またはＡｌＧａＩｎＰ  ｐ−ｎ構造６２０（上部接合）からＧａＩｎＡｓＮ  ｐ−ｎ構造６６０（底部接合）に向かって減少するバンドギャップを有する第２の構成（５Ｊ構成）、またはＡｌＧａＩｎＰ  ｐ−ｎ構造６２０（上部接合）からＧａＩｎＡｓＮ（Ｓｂ）ｐ−ｎ構造６５０（底部接合の隣）およびＧｅ  ｐ−ｎ構造６７０（底部接合）に向かって減少するバンドギャップを有する第３の構成（６Ｊ構成）を有する、図５Ａからの日のよく照る側を上にした（例えば、光を受ける側を上部で成長させた）層の積み重ねを示す。
【００６４】
図７は、多接合光電子デバイスの別の一般的な例を示す図７００を示す。この例では、ＧａＡｓからなる場合、基板１１０に対応するＧａＡｓウェーハ７１０がある。ＧａＡｓ緩衝層７２０は、ＧａＡｓウェーハ７１０上に配置され、剥離層１１５は、ＧａＡｓ緩衝層７２０上に配置される。剥離層１１５上には接触層７３０が形成され、接触層７３０上には前方ウインドウ７４０が形成されている。
【００６５】
接触層７３０を、高濃度にｎドープすることができる。いくつかの履行では、ドーピング濃度は、約５×１０１８ｃｍ−３を超える、例えば、約５×１０１８ｃｍ−３より大きい〜約５×１０１９ｃｍ−３の範囲内であり得る。接触層７３０の高いドーピングは、このような抵抗接点を形成するために実行されるいかなるアニーリングステップもなしに、後に堆積される金属層との抵抗接点を形成することを可能にする。
【００６６】
接触層７３０は、シリコン（Ｓｉ）がドープされたＧａＡｓとすることができる。例えば、上記のように、多接合光電子デバイスの層を形成するために高成長速度を使用するいくつかの履行では、ドーピング濃度を５×１０１８ｃｍ−３以上にするために、（ｎドーパントとしての）ケイ素ドーパントを使用することができる。例えば、ケイ素ドーパントを堆積させるために、前駆体ジシランを高速成長速度プロセスで導入することができる。他の履行では、セレン（Ｓｅ）またはテルル（Ｔｅ）を、多接合光電子デバイスの層の少なくともいくつかの形成においてドーパントとして使用することができる。
【００６７】
図７００に示す例では、接触層７３０は、多接合光電子デバイスがＧａＡｓウェーハ７１０およびＧａＡｓ緩衝層７２０から除去または分離される前に明確に形成される。示した構造の残りの部分は、図４Ａおよび４Ｂに関連して上記したものと同じまたは類似の層を含む。例えば、第１のｐ−ｎ構造１２０は、フロントウィンドウ７４０上に形成され、第２のｐ−ｎ構造１３０は、第１のｐ−ｎ構造１２０上に形成され、希薄窒化物ｐ−ｎ構造１４０は、第２のｐ−ｎ構造１３０上に形成され、任意選択で、ＩＶ族ｐ−ｎ構造１６０は、希薄窒化物ｐ−ｎ構造１４０上に形成される。さらに、１つ以上の追加のｐ−ｎ構造を、第２のｐ−ｎ構造１３０と希薄窒化物ｐ−ｎ構造１４０との間に形成することができる。また、任意選択で、トンネル接合１５０ａ、１５０ｂ、および１５０ｃを、それらのそれぞれのｐ−ｎ構造の間に形成して、電気的結合を提供することができる。
【００６８】
反射器７５０（背面反射器とも呼ばれる）および／または他の光学的に設計された層を、例えば、底部希薄窒化物ｐ−ｎ構造１４０またはＩＶ族ｐ−ｎ構造１６０（存在する場合）上に形成することができる。
【００６９】
支持層（図示せず）を、多接合光電子デバイス（例えば、接触層７３０から希薄窒化物ｐ−ｎ構造１４０または任意のＩＶ族ｐ−ｎ構造１６０へ）をＧａＡｓウェーハ７１０から分離する前または後のいずれかに、最後に成長したｐ−ｎ構造上に堆積させることができる。分離前に堆積した際に、多接合光電子デバイスおよび支持層を、ＧａＡｓウェーハ７１０およびＧａＡｓ緩衝層７２０から一緒にリフトオフ（例えば、分離、除去）することができる。
【００７０】
支持層は、誘電体層、半導体接触層（または単に接触層）、保護層、透明な導電性酸化物層、反射防止コーティング、金属コーティング、接着層、エポキシ層、またはプラスチックコーティングのうちの１つ以上を含むことができる。一実施形態または履行において、支持層は、酸、例えば、リフトオフプロセス（例えば、ＥＬＯ）の一部として使用する酸に対する耐化学性を有する１つ以上の材料から構成される。誘電体層が支持層の一部として含まれる当該例において、誘電体層は、有機または無機である誘電体材料を含む。有機誘電体材料は、ポリオレフィン、ポリカーボネート、ポリエステル、エポキシ、フルオロポリマー、それらの誘導体およびそれらの組み合わせのいずれかを含み、無機誘電体材料は、三硫化ヒ素、セレン化ヒ素、αアルミナ（サファイア）、フッ化マグネシウム、それらの誘導体およびそれらの組み合わせのいずれかを含む。接触層（または複数の接触層）が支持層の一部として含まれる当該例において、接触層は、最終的な多接合光電子デバイスの所望の組成に依存して、ＧａＡｓなどのＩＩＩ〜Ｖ族半導体材料を含むことができる。
【００７１】
図８は、ＧａＡｓウェーハ８１０およびＧａＡｓ緩衝層７２０から分離した後の図７の多接合光電子デバイスを示す図８００を示す。図８００では、多接合光電子デバイスを、背面に追加された反射器８１０と、前面に追加された金属８３０および反射防止（ＡＲ）コーティング８２０とを有して日のよく照る面を上にして示す。反射器８１０は、図７に示す反射器７５０に対応することができる。
【００７２】
反射バック接点とも呼ぶことができる反射器８１０は、金属反射器または金属−誘電体反射器である。これらの反射バック接点を、多接合光電子デバイスをリフトオフする前または後のいずれかに堆積させることができ、銀、アルミニウム、金、白金、銅、ニッケル、モリブデン、またはそれらの合金のうちの１つ以上を含むことができる。反射バック接点を有する層を、物理蒸着（ＰＶＤ）、スパッタリング、電子ビーム蒸着（ｅビーム）、ＡＬＤ、ＣＶＤ、ＰＥ−ＡＬＤ、もしくはＰＥ−ＣＶＤなどの蒸着プロセスによって、またはインクジェット印刷、スクリーン印刷、蒸発、電気めっき、無電解めっき（ｅレス）、またはそれらの組合せを含む他の蒸着プロセスによって堆積させることができる。
【００７３】
図９は、背面に追加された反射器８１０と、前面に追加された金属８３０およびＡＲコーティング８２０とを含む、図８の多接合光電子デバイスを示す図９００を示す。さらに、反射器８１０と希薄窒化物ｐ−ｎ構造１４０（または、存在する場合はＩＶ族ｐ−ｎ構造１６０）との間には、テクスチャ層９２０、テクスチャ層９２０に隣接する任意のＡＲコーティング９３０、反射器８１０と接触する１つ以上の金属９１０、および任意で１つ以上の金属９４０の端部での接触層９４０がある。テクスチャ層９２０および／または隣接する任意のＡＲコーティング９３０によって提供されるような表面テクスチャリングは、当該表面における光の散乱を改善し、ならびに金属層および誘電体層の両方への密着性を改善することができる。
【００７４】
多接合光電子デバイスに関連するテクスチャリングは、テクスチャリングされた層９２０および／または任意の隣接するＡＲコーティング９３０に限定される必要はない。表面のテクスチャリングを、ｐ−ｎ構造を含む材料の成長中に達成することができる。これを、ｐ−ｎ構造中の少なくとも２つの材料間の格子不整合を、例えばＳｔｒａｎｓｋｉ−ＫｒａｓｔａｎｏｖプロセスまたはＶｏｌｍｅｒ−Ｗｅｂｅｒプロセスにおいて使用して、材料間の界面にテクスチャリングを生成することによって、少なくとも部分的に達成することができる。別の履行では、ｐ−ｎ構造内またはその上の層は、エッチングマスクとして作用することができ、テクスチャリングを、エッチングプロセスによって提供することができる。さらに別の履行では、テクスチャリングを、サンドペーパーまたはサンドブラスティング、または粒子ブラスティング、または同様のプロセスなどの物理的研磨によって提供することができる。さらに別の履行では、テクスチャリングを、表面上に微視的に不均一な特徴を生成する不均一な湿式または乾式エッチングプロセスによって提供することができる。さらに、テクスチャリングを、例えば、ＫＯＨを使用する例えば「無秩序なピラミッド」または「逆ピラミッド」エッチングを含む、ケイ素テクスチャリングで使用するものと同様の技術を使用して達成することができる。
【００７５】
ｐ−ｎ構造の裏面（この例のように）および／または前面（例えば、光が光電池によって受光されるか、もしくはＬＥＤによって放出される箇所に最も近い側）を、デバイスへのおよび／またはデバイスからの光散乱を改善するためにテクスチャ加工することができる。図９に示す裏面テクスチャリングでは、希薄窒化物材料および／または任意選択のＩＶ族半導体材料を、上述したテクスチャリング技術の１つ以上を用いてテクスチャリングすることができる。
【００７６】
図１０は、本開示の態様による、多接合光電子を製造するための方法１０００を示すフローチャートである。
【００７７】
ブロック１０１０において、方法１０００は、基板（例えば、基板１１０）上に第１のｐ−ｎ構造（例えば、第１のｐ−ｎ構造１２０）を形成する（例えば、エピタキシャル成長させる、堆積させる）ことを含み、第１のｐ−ｎ構造は、基板の格子定数に一致する格子定数を有する半導体を含む。
【００７８】
ブロック１０２０において、方法１０００は、第１のｐ−ｎ構造上に１つ以上の追加のｐ−ｎ構造（例えば、第２のｐ−ｎ構造１２０、．．．、希薄窒化物ｐ−ｎ構造１４０）を形成することを含み、１つ以上の追加のｐ−ｎ構造の各々は、基板の格子定数に一致する格子定数を有する半導体を含み、形成する１つ以上の追加のｐ−ｎ構造の最後のものの半導体は、希薄窒化物を含み、多接合光電子デバイスは、第１のｐ−ｎ構造および１つ以上の追加のｐ−ｎ構造を含む。
【００７９】
ブロック１０３０において、方法１０００は、任意選択で、１つ以上の追加のｐ−ｎ構造の最後の後に次のｐ−ｎ構造を形成することを含み、次のｐ−ｎ構造は、基板の格子定数に一致する格子定数を有する半導体を含み、次のｐ−ｎ構造の半導体は、ＩＶ族半導体（例えば、ＩＶ族ｐ−ｎ構造１６０）を含み、多接合光電子デバイスは、第１のｐ−ｎ構造、１つ以上の追加のｐ−ｎ構造、および次のｐ−ｎ構造を含む。次のｐ−ｎ構造のＩＶ族半導体は、Ｇｅ、Ｓｉ、Ｓｎ、Ｃ、それらの合金、またはそれらの誘導体のうちの１つ以上を含む。
【００８０】
ブロック１０４０において、方法１０００は、基板から多接合光電子デバイスを分離することを含む（例えば、図５Ｂ、図６Ｂ参照）。
【００８１】
方法１０００の一態様では、１つ以上の追加のｐ−ｎ構造を形成するステップは、第１のｐ−ｎ構造の後に第２のｐ−ｎ構造を形成するステップと、最後に第３のｐ−ｎ構造を形成するステップとを含む。
【００８２】
方法１０００の一態様では、１つ以上の追加のｐ−ｎ構造を形成するステップは、第１のｐ−ｎ構造の後に第２のｐ−ｎ構造を形成するステップと、第２のｐ−ｎ構造の後に第３のｐ−ｎ構造を形成するステップと、最後に第４のｐ−ｎ構造を形成するステップとを含む。
【００８３】
方法１０００の一態様では、１つ以上の追加のｐ−ｎ構造を形成するステップは、４つまたは５つのｐ−ｎ構造を（例えば、トンネル接合なしで）連続的に形成することを含む。
【００８４】
方法１０００の一態様では、方法は、第１のｐ−ｎ構造のいずれか２つと１つ以上の追加のｐ−ｎ構造との間にトンネル接合を形成するステップをさらに含む（例えば、図１Ｂ、図２Ｂ、図３Ｂ、図４Ｂ、図６Ａ、図６Ｂを参照）。
【００８５】
方法１０００の一態様では、基板から多接合光電子デバイスを分離することは、第１のｐ−ｎ構造が、光が入射するべき多接合光電子デバイスの表面に最も近い１つのｐ−ｎ構造であり、１つ以上の追加のｐ−ｎ構造のうちの最後のものが、当該表面から最も遠くに形成した１つのｐ−ｎ構造であるように（例えば、日のよく照る側を上にして配向させて）、多接合光電子デバイスを配向することを含む。
【００８６】
方法１０００の一態様では、方法は、裏面加工の一部として、１つ以上の追加のｐ−ｎ構造の最後に最も近い多接合光電子デバイスの表面上に追加の層を形成するステップをさらに含む（例えば、図８および図９を参照）。
【００８７】
方法１０００の一態様では、方法は、多接合光電子デバイスのために、誘電体層、半導体接触層、保護層、透明な導電性酸化物層、反射防止コーティング、金属コーティング、接着層、エポキシ層、またはプラスチックコーティングのうちの１つ以上を有する支持層を提供して、最後のｐ−ｎ構造への光の反射を増大させることをさらに含む。
【００８８】
方法１０００の一態様では、基板は、ＧａＡｓまたはＧｅのうちの１つを含む。
【００８９】
方法１０００の一態様では、第１のｐ−ｎ構造の半導体は、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓ、ＡｌＩｎＧａＰ、ＡｌＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＡｓＰ、それらの合金、またはそれらの誘導体のうちの１つ以上を含む。
【００９０】
方法１０００の一態様では、形成する１つ以上の追加のｐ−ｎ構造の最後中の希薄窒化物は、ＧａＩｎＮＡｓ、ＧａＩｎＮＡｓＳｂ、それらの合金、またはそれらの誘導体のうちの１つ以上を含む。
【００９１】
方法１０００の一態様では、希薄窒化物は、Ｇａ１−ｙＩｎｙＡｓ１−ｘ−ｚＮｘＳｂｚを含み、ここで、Ｉｎの濃度ｙは０〜２０％の範囲であり、Ｎの濃度ｘは０〜６％の範囲であり、Ｓｂの濃度ｚは０〜８％の範囲である。
【００９２】
方法１０００の一態様では、１つ以上の追加のｐ−ｎ構造の最後のものの半導体の格子定数は、０．４％未満の不整合または歪みで基板の格子定数と整合する。
【００９３】
方法１０００の一態様では、１つ以上の追加のｐ−ｎ構造の他方の各々の半導体は、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓ、ＡｌＩｎＧａＰ、ＡｌＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＡｓＰ、それらの合金、またはそれらの誘導体のうちの１つ以上を含む。
【００９４】
方法１０００の一態様では、第１のｐ−ｎ構造の半導体のバンドギャップは、形成する１つ以上の追加のｐ−ｎ構造の最後のものにおける希薄窒化物のバンドギャップよりも大きい。
【００９５】
方法１０００の一態様では、各々のそれぞれのｐ−ｎ構造に対する半導体のバンドギャップは、第１のｐ−ｎ構造から１つ以上の追加のｐ−ｎ構造の最後まで減少する。
【００９６】
方法１０００の一態様では、基板上に第１のｐ−ｎ構造を形成することは、エピタキシャル成長プロセスを使用して第１のｐ−ｎ構造を配置することを含み、１つ以上の追加のｐ−ｎ構造の最後のものを形成することは、第１のｐ−ｎ構造に使用する同じエピタキシャル成長プロセスを使用して１つ以上の追加のｐ−ｎ構造の最後のものを配置することを含む。
【００９７】
方法１０００の一態様では、基板上に第１のｐ−ｎ構造を形成することは、第１のエピタキシャル成長プロセスを使用して第１のｐ−ｎ構造を配置することを含み、１つ以上の追加のｐ−ｎ構造の最後のものを形成することは、第１のエピタキシャル成長プロセスとは異なる第２のエピタキシャル成長プロセスを使用して１つ以上の追加のｐ−ｎ構造の最後のものを配置することを含む。一例では、第１のエピタキシャル成長プロセスを、第１のチャンバ内で実行し、第２のエピタキシャル成長プロセスを、第１のチャンバとは別個の第２のチャンバ内で実行し、それは、第１のチャンバに連結されてもされなくてもよい。別の例では、第１のエピタキシャル成長プロセスは、化学蒸着（ＣＶＤ）プロセスであり、第２のエピタキシャル成長プロセスは、分子線エピタキシー（ＭＢＥ）プロセスである。
【００９８】
方法１０００の一態様では、第１のｐ−ｎ構造および１つ以上の追加のｐ−ｎ構造のいずれかを、有機金属化学蒸着（ＭＯＣＶＤ）プロセス、水素化物蒸気相エピタキシー（ＨＶＰＥ）プロセス、分子線エピタキシー（ＭＢＥ）プロセス、有機金属蒸気相エピタキシー（ＭＯＶＰＥまたはＯＭＶＰＥ）プロセス、液相エピタキシー（ＬＰＥ）プロセス、近接空間蒸気輸送（ＣＳＶＴ）エピタキシープロセス、プラズマ強化化学蒸着（ＰＥＣＶＤ）プロセス、物理蒸着（ＰＶＤ）プロセス、大気圧化学蒸着（ＡＰＣＶＤ）プロセス、原子層堆積（ＡＬＤ）プロセス、低圧化学蒸着（ＬＰＣＶＤ）プロセス、ホットワイヤ化学蒸着（ＨＷＣＶＤ）プロセス、誘導結合プラズマ強化化学蒸着（ＩＣＰ−ＣＶＤ）プロセス、または他の形態のＣＶＤのうちの１つ以上を含むエピタキシャル成長プロセスを使用することによって提供する。
【００９９】
方法１０００の一態様では、多接合光電子デバイスを基板から分離することは、多接合光電子デバイスを基板からリフトオフするためのＥＬＯプロセスを実行することを含む。
【０１００】
方法１０００の一態様では、方法は、基板と第１のｐ−ｎ構造との間に剥離層（例えば、剥離層１１５）を設けるステップをさらに含み、基板から多接合光電子デバイスを分離するステップは、剥離層を除去するステップを含む。一例では、犠牲層はＡｌＡｓを含む。別の例では、剥離層はＡｌＧａＡｓを含み、該濃度はＡｌｘＧａ１−ｘＡｓであり、ここでｘ＝１〜０．３である。尚別の例では、剥離層はＡｌＧａＩｎＰを含み、該濃度は（ＡｌｘＧａ１−ｘ）０．５Ｉｎ０．５Ｐであり、ここでｘ＝１〜０である。
【０１０１】
方法１０００の一態様では、基板は、ＧａＡｓまたはＧｅを含み、第１のｐ−ｎ構造の半導体は、約２．０ｅＶ〜２．２ｅＶのバンドギャップを有するＡｌＧａＩｎＰを含み、１つ以上の追加のｐ−ｎ構造は、以下のものを含む：第１のｐ−ｎ構造の後に形成し、約１．６ｅＶ〜１．９ｅＶのバンドギャップを有するＡｌＧａＩｎＰ、ＧａＩｎＡｓＰ、またはＡｌＧａＡｓを含む半導体を有する第２のｐ−ｎ構造、第２のｐ−ｎ構造の後に形成し、約１．３ｅＶ〜１．５ｅＶのバンドギャップを有するＧａＡｓ、ＡｌＩｎＧａＡｓ、またはＧａＩｎＡｓＰを含む半導体を有する第３のｐ−ｎ構造、第３のｐ−ｎ構造の後に形成する第４のｐ−ｎ構造、第４のｐ−ｎ構造は、１つ以上の追加のｐ−ｎ構造の最後であり、約１．１ｅＶ〜１．３ｅＶのバンドギャップを有する希薄窒化物を有する（例えば、図６Ａ参照）。
【０１０２】
方法１０００の一態様では、方法は、第４のｐ−ｎ構造上に第５のｐ−ｎ構造を形成するステップをさらに含み、第５のｐ−ｎ構造は、基板の格子定数に一致する格子定数を有する半導体を含み、第５のｐ−ｎ構造の半導体は、約０．８ｅＶ〜１．１ｅＶのバンドギャップを有する希薄窒化物を含む（例えば、図６Ａ参照）。
【０１０３】
方法１０００の一態様では、方法は、第５のｐ−ｎ構造上に第６のｐ−ｎ構造を形成するステップをさらに含み、第６のｐ−ｎ構造は、基板の格子定数に一致する格子定数を有する半導体を含み、第５のｐ−ｎ構造の半導体は、約０．７ｅＶのバンドギャップを有するＧｅを含む（例えば、図６Ａ参照）。
【０１０４】
方法１０００の一態様では、基板は、ＧａＡｓまたはＧｅを含み、第１のｐ−ｎ構造の半導体は、約１．７５ｅＶ〜１．９５ｅＶのバンドギャップを有するＡｌＧａＩｎＰを含み、１つ以上の追加のｐ−ｎ構造は、以下のものを含む：第１のｐ−ｎ構造の後に形成し、約１．４ｅＶのバンドギャップを有するＧａＡｓを含む半導体を有する第２のｐ−ｎ構造と、第２のｐ−ｎ構造の後に形成した第３のｐ−ｎ構造、第３のｐ−ｎ構造は、１つ以上の追加のｐ−ｎ構造の最後であり、約０．９ｅＶ〜１．１ｅＶのバンドギャップを有する希薄窒化物を有する（例えば、図５Ａ参照）。
【０１０５】
方法１０００の一態様では、基板は、ＧａＡｓまたはＧｅを含み、第１のｐ−ｎ構造の半導体は、約１．７５ｅＶ〜１．９５ｅＶのバンドギャップを有するＡｌＧａＩｎＰを含み、１つ以上の追加のｐ−ｎ構造は、以下のものを含む：第１のｐ−ｎ構造の後に形成し、約１．３ｅＶ〜１．５ｅＶのバンドギャップを有するＧａＡｓ、ＡｌＩｎＧａＡｓ、またはＧａＩｎＡｓＰを含む半導体を有する第２のｐ−ｎ構造と、第２のｐ−ｎ構造の後に形成した第３のｐ−ｎ構造、第３のｐ−ｎ構造は、１つ以上の追加のｐ−ｎ構造の最後であり、約０．９ｅＶ〜１．１ｅＶのバンドギャップを有する希薄窒化物を有する（例えば、図５Ａ参照）。
【０１０６】
図１１は、本開示の態様による多接合光電子を製造するための方法１１００を示すフローチャートである。
【０１０７】
ブロック１１１０において、方法１１００は、基板（例えば、基板１１０）上に第１のｐ−ｎ構造（例えば、第１のｐ−ｎ構造１２０）を形成するステップを含み、第１のｐ−ｎ構造は、基板の格子定数に一致する格子定数を有する半導体を含む。
【０１０８】
ブロック１１２０では、方法１１００は、第１のｐ−ｎ構造上に１つ以上の追加のｐ−ｎ構造を形成するステップを含み、１つ以上の追加のｐ−ｎ構造の各々は、基板の格子定数に一致する格子定数を有する半導体を含み、形成する１つ以上の追加のｐ−ｎ構造の次から最後までの半導体は、希薄窒化物（例えば、希薄窒化物ｐ−ｎ構造１４０）を含み、形成する１つ以上の追加のｐ−ｎ構造の最後の半導体は、ＩＶ族半導体（例えば、ＩＶ族ｐ−ｎ構造１６０）を含み、多接合光電子デバイスは、第１のｐ−ｎ構造および１つ以上の追加のｐ−ｎ構造を含む。
【０１０９】
ブロック１１３０において、方法１１００は、多接合光電子デバイスを基板から分離することを含む。
【０１１０】
方法１１００の一態様では、形成する１つ以上の追加のｐ−ｎ構造の次から最後への希薄窒化物は、ＧａＩｎＮＡｓ、ＧａＩｎＮＡｓＳｂ、それらの合金、またはそれらの誘導体のうちの１つ以上を含む。
【０１１１】
方法１１００の一態様では、形成する１つ以上の追加のｐ−ｎ構造の最後のＩＶ族半導体は、Ｇｅ、Ｓｉ、Ｓｎ、Ｃ、それらの合金、またはそれらの誘導体のうちの１つ以上を含む。
【０１１２】
図１２は、本開示の態様による、二接合光電子を製造するための方法１２００を示すフローチャートである。
【０１１３】
ブロック１２１０において、方法１２００は、基板上に第１のｐ−ｎ構造を形成するステップを含み、第１のｐ−ｎ構造は、基板の格子定数に一致する格子定数を有する半導体を含む。
【０１１４】
ブロック１２２０において、方法１２００は、第１のｐ−ｎ構造上に第２のｐ−ｎ構造を形成するステップを含み、第２のｐ−ｎ構造は、基板の格子定数に一致する格子定数を有する半導体を含み、第２のｐ−ｎ構造の半導体は、希薄窒化物を含み、二接合光電子デバイスは、第１のｐ−ｎ構造および第２のｐ−ｎ構造を含む（例えば、図１Ｃおよび図１Ｄを参照）。
【０１１５】
ブロック１２３０において、方法１２００は、二接合光電子デバイスを基板から分離するステップを含む。
【０１１６】
方法１２００の別の態様では、第１のｐ−ｎ構造の半導体は、ＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓ、ＡｌＩｎＧａＰ、ＡｌＩｎＧａＡｓ、ＩｎＧａＡｓＰ、ＡｌＩｎＧａＡｓＰ、それらの合金、またはそれらの誘導体のうちの１つ以上を含む。
【０１１７】
本開示を、示した履行に従って提供したが、当業者は、実施形態に変形があり得、それらの変形が本開示の範囲内にあることを容易に認識するであろう。したがって、添付の特許請求の範囲から逸脱することなく、当業者は多くの修正を行うことができる。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図１Ｄ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【国際調査報告】
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