(57)【要約】  上側シリコン層上のピクセルを駆動するための高電圧デバイス、および下側シリコン層上の低電圧回路構成(マトリクスアドレッシング回路構成、データ記憶回路構成および均一性補償回路構成などの)を含む、垂直に積層されたピクセル回路が、提供される。上側および下側シリコン層上の回路構成は、シリコン貫通ビアを介して電気的に接続される。この独特の配置は、ピクセルを駆動するための高電圧デバイスが、全体的なピクセル放出面積の実質的な縮小を達成するために、下側シリコン層内のより多数の低電圧デバイスの上に物理的に位置することを可能にする。垂直に積層されたピクセル回路は、有機発光ダイオードマイクロディスプレイに特に適している。
2021514494.tif 000002
【特許請求の範囲】
【請求項１】
垂直に積層された回路であって、
少なくとも1つの低電圧トランジスタを備える下側部分と、
少なくとも1つの高電圧トランジスタを備え前記下側部分の上方に配置される上側部分と
を備え、
前記上側部分および前記下側部分は、電気的接続部を介して電気的に接続される、垂直に積層された回路。
【請求項２】
前記高電圧トランジスタは、3ボルトよりも高い電圧において動作するように設計されるトランジスタを備える、請求項1に記載の回路。
【請求項３】
前記下側部分および前記上側部分は、それぞれのシリコン層上に形成される、請求項1に記載の回路。
【請求項４】
前記電気的接続部は、シリコン貫通ビアを備える、請求項3に記載の回路。
【請求項５】
前記上側部分はさらに、少なくとも1つの有機発光ダイオード(OLED)を備える、請求項1に記載の回路。
【請求項６】
前記回路の長さおよび幅は、4μm x 4μm未満である、請求項1に記載の回路。
【請求項７】
垂直に積層されたピクセル回路であって、
少なくとも1つの低電圧トランジスタを備える下側部分と、
少なくとも1つの有機発光ダイオード(OLED)および前記少なくとも1つのOLEDを駆動するように構成されるピクセル駆動回路構成を備え前記下側部分の上方に配置される上側部分と
を備え、
前記上側部分および下側部分は、電気的接続部を介して電気的に接続される、垂直に積層されたピクセル回路。
【請求項８】
前記下側部分は、マトリクスアドレッシング回路構成、データ記憶回路構成および均一性補償回路構成を備える、請求項7に記載のピクセル回路。
【請求項９】
前記ピクセル駆動回路構成は、少なくとも1つの高電圧トランジスタを備える、請求項7に記載のピクセル回路。
【請求項１０】
前記マトリクスアドレッシング回路構成は、選択スイッチを備え、前記データ記憶回路構成は、蓄積キャパシタを備える、請求項8に記載のピクセル回路。
【請求項１１】
前記蓄積キャパシタは、トレンチキャパシタを備える、請求項10に記載のピクセル回路。
【請求項１２】
前記下側部分および前記上側部分は、それぞれのシリコン層上に形成される、請求項7に記載のピクセル回路。
【請求項１３】
前記電気的接続部は、シリコン貫通ビアを備える、請求項7に記載のピクセル回路。
【請求項１４】
複数のサブピクセルを備えるマイクロディスプレイであって、各サブピクセルは、請求項7に記載のピクセル駆動回路を備える、マイクロディスプレイ。
【請求項１５】
前記下側部分を含む前記シリコン層および前記上側部分を含む前記シリコン層は、一緒に接着される、請求項12に記載のピクセル回路。
【請求項１６】
前記ピクセル回路の長さおよび幅は、4μm x 4μm未満である、請求項12に記載のピクセル回路。
【請求項１７】
垂直に積層されたピクセル回路を形成する方法であって、
第1のシリコン基板を用意するステップと、
少なくとも低電圧回路構成および少なくとも1つのビアを前記第1のシリコン基板上に形成するステップと、
第2のシリコン基板を用意するステップと、
高電圧回路構成および少なくとも1つのビアを前記第2のシリコン基板上に形成するステップと、
前記第2のシリコン基板を前記第1のシリコン基板の上に付着するステップであって、前記第2のシリコン基板上の前記少なくとも1つのビアは、シリコン貫通ビアを形成するために、前記第1のシリコン基板上の前記少なくとも1つのビアと位置合わせされ、前記低電圧回路構成および前記高電圧回路構成は、前記シリコン貫通ビアを介して電気的に接続される、ステップと、
少なくとも1つの有機発光ダイオードを前記第2のシリコン基板上に製作するステップと
を含む、垂直に積層されたピクセル回路を形成する方法。
【請求項１８】
前記低電圧回路構成は、マトリクスアドレッシング回路構成、データ記憶回路構成および均一性補償回路構成を備える、請求項17に記載の方法。
【請求項１９】
前記マトリクスアドレッシング回路構成は、選択スイッチを備え、前記データ記憶回路構成は、蓄積キャパシタを備える、請求項17に記載の方法。
【請求項２０】
前記蓄積キャパシタは、トレンチキャパシタを備える、請求項19に記載の方法。
【請求項２１】
前記高電圧回路構成は、ピクセル駆動回路構成を備える、請求項17に記載の方法。
【請求項２２】
前記ピクセル駆動回路構成は、少なくとも1つの高電圧トランジスタを備える、請求項21に記載の方法。
【請求項２３】
前記第2のシリコン基板を前記第1のシリコン基板に付着するより前に、前記第2のシリコン基板を薄くするステップをさらに含む、請求項17に記載の方法。
【請求項２４】
前記第2のシリコン基板は、それの厚さが20μm未満であるように薄くされる、請求項23に記載の方法。
【請求項２５】
複数の前記垂直に積層されたピクセル回路を使用してマイクロディスプレイを製作するステップをさらに含む、請求項17に記載の方法。
【請求項２６】
前記ピクセル回路の長さおよび幅は、4μm x 4μm未満である、請求項17に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の記載
この出願は、その開示全体が、参照により本明細書に組み込まれる、2018年2月20日に出願された、米国仮出願第62/632,920号への優先権を主張するものである。
【０００２】
本発明は、一般にディスプレイに関し、より詳細には、超小型ピクセルサイズを有する有機発光ダイオード(OLED)マイクロディスプレイに関する。
【背景技術】
【０００３】
ユーザ体験を改善するために仮想現実(VR)などの応用のための超小型ピクセルサイズを有するディスプレイを構築することへの関心が高まっている。既存のヘッドマウントディスプレイ(HMD)システムに関して共通する問題は、輻輳調節矛盾(VAC)に起因する長期使用後のユーザ不快感である。VACを克服するために提案されている様々な解決策の中で、最も包括的であるのは、ライトフィールドディスプレイであると期待されている。
【０００４】
ライトフィールド手法では、各ピクセルは、多数のサブピクセルを備え、その各々は、指向性の光を放出する。任意の特定の視野角において、サブピクセルの1つだけ(またはごく少数)が、その方向から見られるような画像の知覚される解像度に寄与する。結果として、ライトフィールドディスプレイの必要とされる解像度は、真の奥行き知覚に必要とされる方向の数だけ増加される。
【０００５】
特定のピクセル解像度のための適切な指向性放出を達成するために、十分に多数のサブピクセルが、ピクセル面積に収まらなければならず、非常に小さいサブピクセル面積の必要性につながる。いくつかの応用では、2μm x 2μmと同程度に小さいサブピクセル面積が、必要とされる。
【０００６】
従来のシリコンバックプレーン技術を使用すると、最小のサブピクセル面積は、約4μm x 4μm(16μm2の面積)に制限される。これは主として、OLEDを動作させるために必要とされるピクセル回路における>5Vトランジスタの使用に起因している。加えて、フレームサイクルの持続時間を超えて駆動レベルを蓄積するためのピクセルセルに使用されるキャパシタは、セル面積の最大50%を占めることもある。ピクセルトランジスタおよび蓄積キャパシタの両方は、それらが必要とする最小寸法が、>5V動作をサポートするために必要とされる破壊電界によって固定されるので、スケーリングを通じて縮減することができない。
【０００７】
上で論じられたように、OLEDピクセル回路を縮減する際の制限因子は、従来の平面シリコンチップ上に構築される構成要素に必要とされる面積である。それ故に、一辺が数ミクロンだけのピクセルを有するOLEDベースのマイクロディスプレイは、既存の平面シリコンチップ製作技法を使用して達成することはできない。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、少なくとも上記の問題および/または欠点を解決すること、ならびに少なくとも下記に述べられる利点を提供することである。
【０００９】
マイクロディスプレイのためのピクセルサイズの縮小を制限する因子の1つは、それらの構成要素が、従来の平面シリコンチップ技術を使用して製作されるという事実である。
【課題を解決するための手段】
【００１０】
本発明は、標準的なシリコンウェハ製作に使用される平面加工に使用される二次元よりもむしろ三次元(3D)アセンブリプロセスを使用してピクセル回路を構築することによってこの制限を回避する方法を提供する。本発明の三次元(3D)ピクセル回路は、従来のピクセル回路ほど物理的空間を必要としない。それ故に、本発明は、以前のマイクロディスプレイよりもより高いピクセル密度を有するOLEDベースのマイクロディスプレイの製作を可能にする。
【００１１】
本発明の一実施形態は、少なくとも1つの低電圧トランジスタを備える下側部分と、少なくとも1つの高電圧トランジスタを備え下側部分の上方に配置される上側部分とを備える、垂直に積層された回路であり、上側部分および下側部分は、単一の電気的接続部を介して電気的に接続される。
【００１２】
本発明の別の実施形態は、少なくとも1つの低電圧トランジスタを備える下側部分と、少なくとも1つの有機発光ダイオード(OLED)および少なくとも1つのOLEDを駆動するように構成されるピクセル駆動回路構成を備え下側部分の上方に配置される上側部分とを備える、垂直に積層されたピクセル回路であり、上側部分および下側部分は、単一の電気的接続部を介して電気的に接続される。
【００１３】
本発明の別の実施形態は、第1のシリコン基板を用意するステップと、少なくとも低電圧回路構成および少なくとも1つのビアを第1のシリコン基板上に形成するステップと、第2のシリコン基板を用意するステップと、高電圧回路構成および少なくとも1つのビアを第2のシリコン基板上に形成するステップと、第2のシリコン基板を第1のシリコン基板の上に付着するステップであって、第2のシリコン基板上の少なくとも1つのビアは、シリコン貫通ビアを形成するために、第1のシリコン基板上の少なくとも1つのビアと位置合わせされ、低電圧回路構成および高電圧回路構成は、シリコン貫通ビアを介して電気的に接続される、ステップと、少なくとも1つの有機発光ダイオードを第2のシリコン基板上に製作するステップとを含む、垂直に積層されたピクセル回路を形成する方法である。
【００１４】
本発明は、類似の参照番号が、類似の要素を参照する、以下の図面を参照して詳細に述べられることになる。
【図面の簡単な説明】
【００１５】
【図１】従来のシリコン製作プロセスを使用して形成される異なるサイズのピクセル回路の概略図である。
【図２】本発明の例示的実施形態による、垂直に積層されたピクセル回路の概略図である。
【図３】本発明の例示的実施形態による、図2の垂直に積層されたピクセル回路の回路図である。
【図４】本発明の例示的実施形態による、図2および図3のピクセル回路のための動作信号値を示すグラフである。
【図５】本発明の例示的実施形態による、図2および図3のピクセル回路を利用するOLEDマイクロディスプレイのための製作方法の流れ図である。
【発明を実施するための形態】
【００１６】
本発明のシステムおよび方法の様々な実施形態の以下の詳細な記述では、多数の具体的詳細が、1つまたは複数の実施形態の様々な態様の完全な理解を提供するために説明される。しかしながら、1つまたは複数の実施形態は、これらの具体的詳細のいくつかまたはすべてを除いて実践されてもよい。他の事例では、よく知られた方法、手順、および/または構成要素は、実施形態の態様を不必要に分かりにくくしないように、詳細に述べられていない。
【００１７】
好ましい実施形態が、開示されるが、本発明のシステムおよび方法のさらに他の実施形態は、例示的実施形態を示しかつ記述する、以下の詳細な記述から当業者には明らかになるであろう。理解されるであろうが、以下の開示は、本発明の趣旨および範囲から一切逸脱することなく、様々な明らかな態様において修正が可能である。また、本発明の特定の実施形態への言及または非言及は、本発明の範囲を限定すると解釈されるものでもない。
【００１８】
図1は、従来のシリコン製作プロセスを使用して形成される、異なるサイズのピクセル回路100、102および104の概略図である。各ピクセル回路は、5つのトランジスタおよび1つのキャパシタ106を含む。ピクセル回路100、102および104の物理的寸法は、それぞれ15μm x 5μm、9.6μm x 3.2μmおよび8.1μm x 2.7μmである。
【００１９】
ピクセル回路100、102および104のためのピクセル面積の漸減は、主として蓄積キャパシタ106の面積を縮小することによって達成される。8.1μm x 2.7μmのピクセル回路104では、蓄積キャパシタ106のサイズは、そのサイズのピクセルにとって最小の許容値である。従来の製作技法使用する、さらなるピクセルサイズの縮小は、不可能ではないにしても、困難である。
【００２０】
本発明は、2μm x 2μm(4μm2の面積)と同じ程度またはより小さいサブピクセル面積を含むピクセルを有するOLEDマイクロディスプレイを可能にする。アレイ内の各ピクセルは、ピクセル回路構成およびOLED材料の領域を含み、そこではピクセル回路構成およびOLED材料は、3Dシリコンアセンブリプロセスを介して基板上に統合される。
【００２１】
3Dピクセルは、上側シリコン層上のOLEDを駆動するための単一高電圧デバイスと、下側シリコン層上に位置する低電圧デバイスおよびトレンチキャパシタのグループとの間で分けられるように製作される。この独特の配置は、全体的なピクセル放出面積の実質的な縮小を達成するために、大きな高電圧デバイスが下側シリコン層内のより多数の低電圧デバイスの上に物理的に位置することを可能にする。この回路構成を用いると、下側シリコン層の機能は、DRAM製作プロセスなどの、高度なシリコン技術を使用して実装することができ、それはまた、垂直トレンチキャパシタがデータ記憶のために使用されることを可能にするという恩恵も有し、それによってピクセル面積寸法をさらに縮小する。本明細書で使用される場合、用語「高電圧デバイス」または「高電圧トランジスタ」は、約3ボルトよりも高い電圧において動作するように設計されるデバイスまたはトランジスタを指し、用語「低電圧デバイス」または「低電圧トランジスタ」は、約3ボルト以下の電圧において動作するように設計されるデバイスまたはトランジスタを指す。
【００２２】
図2は、本発明の例示的実施形態による、垂直に積層されたピクセル回路200の概略図であり、図3は、本発明の例示的実施形態による、垂直に積層されたピクセル回路200の回路図である。
【００２３】
ピクセル回路200は、上側シリコン層203上に製作される上側部分202および下側シリコン層205上に製作される下側部分204を含む。上側部分202は、高電圧駆動トランジスタ206、適切には5ボルト駆動トランジスタ、およびOLED208を含む。上側部分202を構成するデバイスは、好ましくは薄層化シリコンウェハ上に製作され、それは、下側部分204の回路構成への電気的接続部を可能にするために各ピクセルにシリコン貫通ビア(TSV)214を含む。
【００２４】
下側部分204は、下側シリコン層205上に製作され、マトリクスアドレッシング回路構成、データ記憶回路構成および均一性補償回路構成を含む、低電圧ピクセル選択サブ回路である。データ記憶回路構成は、好ましくは蓄積キャパシタ210、適切にはトレンチキャパシタを含む。マトリクスアドレッシング回路構成は、好ましくは選択スイッチ212、適切にはスイッチングトランジスタを含む。均一性補償回路構成は、異なるピクセル間の駆動トランジスタ206および/またはOLED208のプロセスまたは経年劣化関連のばらつきにかかわらずピクセル間で同一の明るさ性能を保証するために入力データへの局所補正信号を発生させるために使用される低電圧トランジスタ(図示せず)を含むことが好ましい。下側部分204を構成するデバイスのすべては、上側部分202よりも低い電圧、適切には約1Vにおいて動作し、好ましくは高密度にスケーリングされたシリコンプロセスを使用して製作される。
【００２５】
それ故に、ピクセル回路200は、上側部分202における駆動トランジスタ206(例えば、5ボルトトランジスタ)および下側部分204における低電圧(例えば、1ボルト)デバイスのグループに分けられ、単一の接続点(TSV214)だけが、各ピクセルについて上側部分202および下側部分204を電気的に接続するために必要とされる。下側部分204は、この設計では低電圧において動作しているので、それは、容易にスケーリングすることができ、下側部分204における蓄積キャパシタ210は、DRAMチップに通常使用されるトレンチ構造を使用して非常に小さな面積に構築することができる。ピクセル回路200は、2μm x 2μm(4μm2の面積)と同じ程度またはより小さいサブピクセル面積を含むピクセルを有するOLEDマイクロディスプレイを実装するのに特に適しており、各サブピクセルは、それぞれのピクセル回路200を用いて実装される。
【００２６】
図4は、ピクセル回路200のための動作信号値を示すグラフである。「VAnode」は、OLEDのアノード側における電圧を表し、「VCathode」は、OLEDのカソード側における電圧を表し、「IOLED」は、OLEDを流れる電流を表し、「VOLED」は、OLEDにわたる電圧を表し、「VDrive」は、駆動トランジスタ206のゲートに印加される電圧を表す。
【００２７】
図5は、本発明の例示的実施形態
による、3Dピクセル回路200を利用するOLEDマイクロディスプレイのための製作方法の流れ図である。上側部分204および下側部分202は、シリコン製作プロセスを使用して別々に製作される。
【００２８】
下側部分202に関しては、ステップ300において、シリコンウェハ305が、提供される。ステップ310において、複数の下側部分202のためのCMOSデバイスが、完成した各ピクセル回路200においてTSV214を可能にすることになる開いたトップビアを有して、シリコンウェハ上に製作される。
【００２９】
上側部分204に関しては、ステップ320において、シリコンウェハ325が、提供される。ステップ330において、複数の上側部分204のためのCMOSデバイスが、完成した各ピクセル回路200においてTSV214を可能にすることになる開いたトップビアを有して、シリコンウェハ上に製作される。ステップ340において、シリコンウェハが、TSV214を可能にするために、シリコンウェハの厚さを好ましくは20μm未満まで縮小する(シリコンウェハを薄くする)ように機械的に研磨される。
【００３０】
ステップ350において、下側部分202を含むシリコンウェハおよび上側部分204を含むシリコンウェハが、位置合わせされ、接着される。シリコンウェハは、好ましくはTSV214に使用される超微細ピッチCu/Cu金属を接着するために低温熱圧縮プロセスを使用することによって接着される。3Dウェハ接着のために技術的に知られている特別なインサイチュ位置合わせカメラが、ウェハ位置合わせのために使用されてもよい。ステップ360において、OLEDが、上側部分204上に製作される。OLEDは、OLEDを製作するために技術的に知られている蒸着および堆積技法を使用することによって製作される。次いで、ステップ370において、組み合わされたウェハが、複数のOLEDディスプレイパネルをもたらすためにダイシングされ、それらは次いで、ディスプレイパッケージにアセンブルされる。
【００３１】
前述の実施形態および利点は、単に例示的であり、本発明を限定すると解釈すべきでない。本発明の記述は、説明に役立つことを目的としており、請求項の範囲を限定するものではない。多くの代替案、修正、および変形が、当業者には明らかであることになる。様々な変更が、本発明の趣旨および範囲から逸脱することなくなされてもよい。
【符号の説明】
【００３２】
100  ピクセル回路
102  ピクセル回路
104  ピクセル回路
106  キャパシタ
200  ピクセル回路
202  上側部分、下側部分
203  上側シリコン層
204  下側部分、上側部分
205  下側シリコン層
206  駆動トランジスタ
208  OLED
210  蓄積キャパシタ
212  選択スイッチ
214  接続点、シリコン貫通ビア(TSV)
305  シリコンウェハ
325  シリコンウェハ
【図１】
2021514494.tif 000003
【図２】
2021514494.tif 000004
【図３】
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【図４】
2021514494.tif 000006
【図５】
2021514494.tif 000007
【国際調査報告】
2021514494.tif 000008
2021514494.tif 000009
2021514494.tif 000010