(57)【要約】  フラッシュメモリシステムで使用するための改良された低電力センスアンプが開示される。基準ビット線及び選択されたビット線は、限られた期間の間に限られた電力を消費してプリチャージされる。プリチャージ回路は、プリチャージ動作中の電力消費を更に最適化するために、構成プロセス中にトリミングすることができる。【選択図】図２
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【特許請求の範囲】
【請求項１】
フラッシュメモリシステムであって、該フラッシュメモリシステムは、
選択されたフラッシュメモリセルと、前記選択されたフラッシュメモリセルに結合された第１のビット線と、第１のコンデンサと、第１のスイッチと、を含む読み出し回路であって、センス動作の開始時に、前記第１のスイッチが閉じられ、前記第１のコンデンサが前記第１のビット線を充電し、前記第１のビット線が前記選択されたフラッシュメモリセルを介して放電する、読み出し回路と、
基準フラッシュメモリセルと、前記基準フラッシュメモリセルに結合された第２のビット線と、第２のコンデンサと、第２のスイッチと、を含む基準回路であって、センス動作の開始時に、前記第２のスイッチが閉じられ、前記第２のコンデンサが前記第２のビット線を充電し、前記第２のビット線が前記基準フラッシュメモリセルを介して放電する、基準回路と、
前記第１のビット線の電圧が、読み出し動作中に前記第２のビット線の電圧よりも前に電圧閾値を下回ったときに、第１の値を出力し、前記第２のビット線の電圧が、読み出し動作中に前記第１のビット線の電圧よりも前に前記電圧閾値を下回ったときに、第２の値を出力するためのタイミング比較回路であって、前記第１の値及び第２の値がそれぞれ、前記選択されたフラッシュメモリセルに記憶された値を示す、タイミング比較回路と、を備える、フラッシュメモリシステム。
【請求項２】
前記第１のコンデンサは可変コンデンサであり、前記第２のコンデンサは可変コンデンサである、請求項１に記載のフラッシュメモリシステム。
【請求項３】
前記タイミング比較回路は、フリップフロップを含む、請求項１に記載のフラッシュメモリシステム。
【請求項４】
前記タイミング比較回路は、フリップフロップを含む、請求項２に記載のフラッシュメモリシステム。
【請求項５】
前記タイミング比較回路は、Ｒ−Ｓラッチを含む、請求項１に記載のフラッシュメモリシステム。
【請求項６】
前記タイミング比較回路は、Ｒ−Ｓラッチを含む、請求項２に記載のフラッシュメモリシステム。
【請求項７】
フラッシュメモリシステムであって、該フラッシュメモリシステムは、
選択されたフラッシュメモリセルと、前記選択されたフラッシュメモリセルに結合された第１のビット線と、第１のコンデンサと、第１のスイッチと、を含む読み出し回路であって、センス動作の開始時に、前記第１のスイッチが閉じられ、前記第１のコンデンサが前記第１のビット線を充電し、前記第１のビット線が前記選択されたフラッシュメモリセルを介して放電する、読み出し回路と、
基準フラッシュメモリセルと、前記基準フラッシュメモリセルに結合された第２のビット線と、第２のコンデンサと、第２のスイッチと、を含む基準回路であって、センス動作の開始時に、前記第２のスイッチが閉じられ、前記第２のコンデンサが前記第２のビット線を充電し、前記第２のビット線が前記基準フラッシュメモリセルを介して放電する、基準回路と、
前記第１のビット線の電圧が、読み出し動作中に前記第２のビット線の電圧よりも前に電圧閾値を下回ったときに、第１の値を出力し、前記第２のビット線の電圧が、読み出し動作中に前記第１のビット線の電圧よりも前に前記電圧閾値を下回ったときに、第２の値を出力するためのタイミング比較回路であって、前記第１の値及び第２の値がそれぞれ、前記選択されたフラッシュメモリセルに記憶された値を示す、タイミング比較回路と、
較正プロセス中に、前記第１の可変コンデンサの静電容量及び前記第２の可変コンデンサの静電容量を調整するためのトリムコントローラと、を備える、フラッシュメモリシステム。
【請求項８】
前記トリムコントローラは、前記較正プロセス中に、前記基準回路及び前記読み出し回路の電圧源を調整するように構成されている、請求項７に記載のフラッシュメモリシステム。
【請求項９】
前記タイミング比較回路は、フリップフロップを含む、請求項７に記載のフラッシュメモリシステム。
【請求項１０】
前記タイミング比較回路は、フリップフロップを含む、請求項８に記載のフラッシュメモリシステム。
【請求項１１】
前記タイミング比較回路は、Ｒ−Ｓラッチを含む、請求項７に記載のフラッシュメモリシステム。
【請求項１２】
前記タイミング比較回路は、Ｒ−Ｓラッチを含む、請求項８に記載のフラッシュメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
（優先権の主張）
本出願は、「Ｉｍｐｒｏｖｅｄ  Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ  ｆｏｒ  ａ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｓｙｓｔｅｍ」と題する、２０１８年６月１５日に出願された中国特許出願第２０１８１０６１９２７０．９号及び２０１８年８月３０日に出願された米国特許出願第１６／１１７，９８７号に対する優先権を主張する。
【０００２】
（発明の分野）
フラッシュメモリシステムで使用するための改良された低電力センスアンプが開示される。
【背景技術】
【０００３】
フラッシュメモリシステムは周知である。典型的なフラッシュメモリシステムにおいて、センスアンプは、フラッシュメモリセルからデータを読み出すために使用される。
【０００４】
図１は、従来技術のセンスアンプ１００を示す。センスアンプ１００は、読み出し対象セルである、選択されたフラッシュメモリセル１０２を含む。センスアンプ１００はまた、選択されたフラッシュメモリセル１０２が比較される基準フラッシュメモリセル１２２を含む。ＰＭＯＳトランジスタ１０４、１０６、１２４、及び１２６、並びにＮＭＯＳトランジスタ１０８、１１０、１１２、１２８、及び１３０は、図示のように配置される。ＰＭＯＳトランジスタ１０４は、ＣＡＳＲＥＦ（カラムアドレスセンシング基準）により制御され、ＰＭＯＳ１０６は、ＳＥＮ＿Ｂ（センスアンプイネーブル、アクティブロー）により制御され、ＮＭＯＳトランジスタ１０８、１１２、及び１２８は、ＡＴＤ（受信したアドレスの変更を検出する、アドレス遷移検出）によって制御され、ＮＭＯＳトランジスタ１１０及び１３０は、ＢＬ（ビット線）をアクティブにするＹＭＵＸ（Ｙマルチプレクサ）によって制御される。選択されたフラッシュメモリセル１０２は、ＷＬ（ワード線）及びＳＬ（ソース線）を受信し、基準メモリセル１２２は、ＳＬ（ソース線）を受信する。コンパレータ１３０は、選択されたフラッシュメモリセル１０２及び基準メモリセル１２２によって引き込まれた電流に直接関係する２つの入力を受信し、出力ＳＯＵＴは、選択されたフラッシュメモリセル１０２に記憶されたデータ値を直接示す。
【０００５】
従来技術のセンスアンプ１００の１つの欠点は、メモリセル１０２及びその関連する回路機構によって一定の電流が引き込まれることであり、それによって著しい電力消費が生じる。加えて、基準メモリセル１２２とその関連する回路機構は、典型的には、選択されたメモリセル１０２が位置する読み出しバンクとは別の読み出しバンク内に設けられ、追加のＹ復号のために大きなダイ面積及びより多くの消費電力を必要とする。また、ＣＡＳＲＥＦ信号もノイズに敏感であり、ＣＡＳＲＥＦ回路も著しく待機電流を消費する。
【０００６】
図２、図３Ａ、及び図３Ｂは、出願人によって以前に設計された改良されたセンスアンプ２００を示し、参照により本明細書に組み込まれる、２０１５年１２月３１日に出願された「Ｌｏｗ  Ｐｏｗｅｒ  Ｓｅｎｓｅ  Ａｍｐｌｉｆｉｅｒ  ｆｏｒ  ａ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｓｙｓｔｅｍ」と題する中国特許出願第２０１５１１０３０４５４．４号に記載されている。
【０００７】
図２を参照して、センスアンプ２００は、基準回路２８０及び読み出し回路２９０を含む。
【０００８】
基準回路２８０は、基準メモリセル２０６、ＮＭＯＳトランジスタ２０２、２０４、及び２２０、ＰＭＯＳトランジスタ２１２、基準ビット線２０８、レベルシフタ２１４、インバータ２１８、並びにＮＯＲゲート２１６を含み、すべて図示のように構成される。ＮＭＯＳトランジスタ２０２は、ＡＴＤ（アドレス遷移検出）により制御され、ＮＭＯＳトランジスタ２０４はＹＭＵＸ（Ｙマルチプレクサ）により制御され、ＮＭＯＳトランジスタ２２０はバイアス信号により制御される。ＮＯＲゲート２１６は、その入力のうちの１つとしてＡＴＤを受信する。
【０００９】
読み出し回路２９０は、選択されたメモリセル２３６、ＮＭＯＳトランジスタ２３２、２３４、及び２５０、ＰＭＯＳトランジスタ２４２、ビット線２３８、レベルシフタ２４４、インバータ２４８、並びにＮＯＲゲート２４６を含み、すべて図示のように構成される。ＮＭＯＳトランジスタ２３２は、ＡＴＤ（アドレス遷移検出）により制御され、ＮＭＯＳトランジスタ２３４はＹＭＵＸ（Ｙマルチプレクサ）により制御され、ＮＭＯＳトランジスタ２５０はバイアス信号により制御される。ＮＯＲゲート２４６は、その入力のうちの１つとしてＡＴＤを受信する。このように、基準回路２８０及び読み出し回路２９０は、基準回路２８０が基準メモリセル２０６を含み、読み出し回路２９０が選択されたメモリセル２３６を含む点以外は同一である。
【００１０】
動作時に、センスアンプ２００は以下のように機能する。読み出し動作に先立ち、バイアス信号はハイであり、インバータ２１８及び２４８の出力で電圧をＮＭＯＳトランジスタ２２０及び２５０を介して接地に引き寄せ、それにより、ＲＯＵＴ及びＳＯＵＴがハイになる。読み出し動作の開始時に、ＡＴＤはハイになり、メモリシステムで受信されたアドレスの変更の検出を表すが、これは、読み出し動作の開始と同時に発生する。ＮＭＯＳトランジスタ２０２及び２３２は、ＹＭＵＸによるＮＭＯＳトランジスタ２０４及び２３４と同時にオンになる。これにより、基準セル２０６及び選択されたメモリセル２３６は、電流を引き込むことが可能になる。同時に、基準ビット線２０８及びビット線２３８は、充電を開始する。バイアスはまた、読み出し動作の開始時にローになる。この段階で、ＰＭＯＳトランジスタ２１２及び２４２がオフになり、ゲートの電圧はハイになる。
【００１１】
次いで、ＡＴＤがローになり、ＮＭＯＳトランジスタ２０２及び２３２が遮断される。基準ビット線２０８は、基準セル２０６を介して放電を開始する。そのため、基準ビット線２０８の電圧は低下し、ある時点でＰＭＯＳトランジスタ２１２がオンになる程度の低さ（ＶＲＥＦより下）まで下がる。これにより、ＲＯＵＴがローに下がる。一方、ビット線２３８も、選択されたメモリセル２３６を介して放電される。そのため、ビット線２３８の電圧は低下し、ある時点でＰＭＯＳ２４２トランジスタがオンになる程度の低さ（ＶＲＥＦより下）まで下がる。これにより、ＳＯＵＴがローに下がる。ＲＯＵＴ／ＳＯＵＴがローに下がると、それぞれのセンスアンプは、そのバイアス電流を遮断するためのローカルフィードバック（２１６、２１８、又は２４６、２４８）を有し、それによって消費電力を低減させる。
【００１２】
本質的には、基準回路２８０と読み出し回路２９０との間に競合状態が存在する。選択されたメモリセル２３６が基準セル２０６より多くの電流を引き込む場合（選択されたメモリセル２３６が値「１」を記憶している場合がこれに当てはまる）、ＳＯＵＴは、ＲＯＵＴがローに下がる前にローに下がる。しかし、選択されたメモリセル２３６が基準セル２０６より少ない電流を引き込む場合（選択されたメモリセル２３６が値「０」を記憶している場合がこれに当てはまる）、ＳＯＵＴは、ＲＯＵＴがローに下がった後にローに下がる。このように、ＳＯＵＴ及びＲＯＵＴがローに下がるタイミングは、選択されたメモリセル２３６に記憶されている値を示す。
【００１３】
ＳＯＵＴ及びＲＯＵＴは、タイミング比較回路２６０への入力であり、その出力は、選択されたメモリセル２３６に記憶されている値を示すＤＯＵＴとなる。
【００１４】
図３Ａは、タイミング比較回路２６０の第１の実施形態を示す。ここで、タイミング比較回路２６０は、ＳＯＵＴをＤ入力とし、ＲＯＵＴをアクティブロークロックＣＫとし、ＤＯＵＴを出力とした、フリップフロップ３１０を含む。ＲＯＵＴがＳＯＵＴより前にローになると、ＤＯＵＴは「０」を出力し、選択されたメモリセル２３６は「０」を記憶していることを示す。ＲＯＵＴがＳＯＵＴよりも後にローになると、ＤＯＵＴは「１」を出力し、選択されたメモリセル２３６は「１」を記憶していることを示す。
【００１５】
図３Ｂは、タイミング比較回路２６０の第２の実施形態を示し、タイミング比較回路２６０はＲ−Ｓラッチを含む。タイミング比較回路２６０は、図示のように構成されたインバータ３２０及び３２２並びにＮＡＮＤゲート３２４及び３２６を含み、ＳＯＵＴ及びＲＯＵＴを入力とし、ＤＯＵＴを出力とする。ＲＯＵＴがＳＯＵＴより前にローになると、ＤＯＵＴは「０」を出力し、選択されたメモリセル２３６は「０」を記憶していることを示す。ＲＯＵＴがＳＯＵＴよりも後にローになると、ＤＯＵＴは「１」を出力し、選択されたメモリセル２３６は「１」を記憶していることを示す。
【００１６】
図２、図３Ａ、及び図３Ｂのシステムは、図１の先行技術システムに対する改良であるが、図２、図３Ａ及び図３Ｂのシステムは、基準ビット線２０８及び選択されたビット線２３８のプリチャージプロセス中に、依然として、かなりの量の電力を消費する。
【００１７】
必要とされるのは、基準ビット線及び選択されたビット線のためのプリチャージプロセス中の電力消費を低減することにより、図１、図２、図３Ａ及び図３Ｂのシステムと比較して電力消費を低減する改良されたセンスアンプである。
【発明の概要】
【００１８】
フラッシュメモリシステムで使用するための改良された低電力センスアンプが開示される。基準ビット線及び選択されたビット線は、限られた期間の間に限られた電力を消費してプリチャージされる。プリチャージ回路は、プリチャージ動作中の電力消費を更に最適化するために、構成プロセス中にトリミングすることができる。
【００１９】
【００２０】
【００２１】
【００２２】
【００２３】
【図面の簡単な説明】
【００２４】
【図１】フラッシュメモリシステム内の従来技術のセンスアンプを示す。
【図２】以前に出願人が開示したフラッシュメモリシステム用の低電力センスアンプの一実施形態を示す。
【図３Ａ】センスアンプで使用するためのタイミング回路の一実施形態を示す。
【図３Ｂ】センスアンプで使用するためのタイミング回路の別の実施形態を示す。
【図４】フラッシュメモリシステム用の低電力センスアンプの別の実施形態を示す。
【図５】図４のセンスアンプのトリミング動作を示す。
【発明を実施するための形態】
【００２５】
図４は、センスアンプ４００を示す。センスアンプ４００は、基準回路４１０及び読み出し回路４３０を含む。
【００２６】
基準回路４１０は、基準メモリセル４１１、ＮＭＯＳトランジスタ４１２、４１６、及び４１９を含む。ＰＭＯＳトランジスタ４１８、スイッチ４１４、ノード４１５、基準ビット線４１７、インバータ４２０、及び可変コンデンサ４１３は全て、図示のように構成される。ＮＭＯＳトランジスタ４１２は、ＶＢによって制御され、ＮＭＯＳトランジスタ４１６はＹＭＵＸ（基準メモリセル４１１を含むカラムを選択するためのカラムデコーダの一部）によって制御され、ＮＭＯＳトランジスタ４１９はバイアスによって制御され、スイッチ４１４はＡＴＤ（アドレス遷移検出）によって制御され、ＰＭＯＳトランジスタ４１８はノード４１５によって制御される。
【００２７】
読み出し回路４３０は、選択されたメモリセル４３１、ＮＭＯＳトランジスタ４３２、４３６、及び４３９を含む。ＰＭＯＳトランジスタ４３８、スイッチ４３４、ノード４３５、選択されたビット線４３７、インバータ４４０、及び可変コンデンサ４３３は、すべて図示のように構成される。ＮＭＯＳトランジスタ４３２は、ＶＢによって制御され、ＮＭＯＳトランジスタ４３６はＹＭＵＸ（選択されたメモリセル４３１を含むカラムを選択するためのカラムデコーダの一部）によって制御され、ＮＭＯＳトランジスタ４３９はバイアスによって制御され、スイッチ４３４はＡＴＤ（アドレス遷移検出）によって制御され、ＰＭＯＳトランジスタ４３８はノード４３５によって制御される。
【００２８】
動作時に、センスアンプ４００は以下のように機能する。読み出し動作の前に、バイアス信号はハイであり、ＮＭＯＳトランジスタ４１９及び４３９をオンにし、インバータ４２０及び４４０の入力を接地に引き寄せ、これによってＲＯＵＴ及びＳＯＵＴがハイになる。読み出し動作の開始時に、ＡＴＤはハイになり、メモリシステムで受信されたアドレスの変更の検出を表すが、これは、読み出し動作の開始と同時に発生する。ＡＴＤがハイになると、スイッチ４１４及び４３４が閉じられる。ＮＭＯＳトランジスタ４１６及び４３６は、ＹＭＵＸによってオンになる。これにより、基準セル４１１及び選択されたメモリセル４３１は、電流を引き込むことが可能になる。最初に、可変コンデンサ４１３及び４３３は、スイッチ４１４及び４３４が閉じられる前に電圧ＮＭＯＳトランジスタ４１２及び４３２によって充電プロセス中に生成された電圧を記憶することになる。スイッチ４１４及び４３４が閉じられた後、コンデンサ４１３及び４３３の電荷は、それぞれノード４１５及び４３５に短期間で共有される。一方、基準セル４１１は、可変コンデンサ４１３から電流を引き込み、選択されたセル４３１は、可変コンデンサ４３３から電流を引き込む。
【００２９】
次いで、ＡＴＤがローになり、それによりスイッチ４１４及び４３４が開く。ノード４１５及び基準ビット線４１７は、基準セル４１１を介して放電を継続する。これが発生すると、ノード４１５の電圧が低下し、ある時点で、ＰＭＯＳトランジスタ４１８がオンになるように十分に低く（ＶＤＤＳ−Ｖｔｈｐ（ＶＤＤＳはＰＭＯＳトランジスタ４１８及び４３８に提供される電圧ソース、ＶｔｈｐはＰＭＯＳトランジスタ４１８及び４３８の閾値電圧）未満に）低下する。これにより、ＲＯＵＴがローに下がる。一方、ノード４３５及び選択されたビット線４３７もまた、選択されたメモリセル４３１を介して放電している。これが発生すると、ノード４３５の電圧が低下し、ある時点で、ＰＭＯＳトランジスタ４３８がオンになるように十分に低く（ＶＤＤＳ−Ｖｔｈｐ未満に）低下する。これにより、ＳＯＵＴはローに下がる。
【００３０】
本質的には、基準回路４１０と読み出し回路４３０との間に競合状態が存在する。選択されたメモリセル４３１が基準セル４１１より多くの電流を引き込む場合（選択されたメモリセル４３１が値「１」を記憶している場合がこれに当てはまる）、ＳＯＵＴは、ＲＯＵＴがローに下がる前にローに下がる。しかし、選択されたメモリセル４３１が基準セル４１１より少ない電流を引き込む場合（選択されたメモリセル４３１が値「０」を記憶している場合がこれに当てはまる）、ＳＯＵＴは、ＲＯＵＴがローに下がった後にローに下がる。このように、ＳＯＵＴ及びＲＯＵＴがローに下がる相対的タイミングは、選択されたメモリセル４３１に記憶されている値を示す。
【００３１】
ＳＯＵＴ及びＲＯＵＴは、タイミング比較回路２６０への入力であり、その出力は、選択されたメモリセル２３６に記憶されている値を示すＤＯＵＴとなる。タイミング比較回路２６０は、図３Ａ又は図３Ｂに関して先に説明した構造を含むことができるか、又は別のタイミング回路を含むことができる。
【００３２】
図５は、基準回路４１０及び読み出し回路４３０の構成フェーズを示す。トリムコントローラ５１０は、任意選択的に、既知の技術を使用して電圧ＶＤＤＳを調整することができる。同様に、トリムコントローラ５１０は、ＡＴＤがハイになって、スイッチ４１４及び４３４が閉じられるときにノード４１５及び４３５に最初に提供される電圧を変化させるために、可変コンデンサ４１３及び４３３の静電容量を調整することができる。
【００３３】
本明細書における本発明に対する言及は、いかなる特許請求項又は特許請求項の用語の範囲も限定することを意図するものではなく、代わりに特許請求項の１つ以上によって包含されることがある１つ以上の特徴に言及することを意図するにすぎない。上記で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。本明細書で使用される、用語「の上方に（over）」及び「に（on）」は共に、「に直接」（中間材料、要素、又は間隙がそれらの間に配設されない）及び「の上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設される）を包括的に含むことに留意されるべきである。同様に、用語「隣接する」は、「直接隣接する」（中間の材料、要素、又は間隙が間に配設されない）及び「間接的に隣接する」（中間の材料、要素、又は間隙が間に配設される）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板の上にその要素を形成することも含み得る。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４】
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【図５】
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【国際調査報告】
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