(57)【要約】  本発明は、メモリセルアレイ（２１）、行アドレスデコーダ（２２）、列データマルチプレクサ（２３）、読み出しアンプおよび書き込みドライバを含む読み出し書き込みモジュール（２４）、制御論理部（２５）、データ入口（２６）およびデータ出口（２７）を含む、とりわけ受信センサ用のスタティックランダムアクセスメモリブロック（２０）に関する。このスタティックランダムアクセスメモリブロック（２０）は内部のメモリクロック部を有する。本発明によれば、スタティックランダムアクセスメモリブロック（２０）内には、データ入口（２６）を通って入力された入力データを加算するための少なくとも１つの加算器（２８）が組み込まれており、この少なくとも１つの加算器（２８）は、データ入口（２６）と読み出し書き込みモジュール（２４）との間に配置されている。これにより、読み出し工程および書き込み工程を最適化でき、こうして電流消費を下げることができる。本発明はさらに、特定用途向け集積回路を含む、とりわけレーダシステムまたはライダシステム用の受信センサに関する。この特定用途向け集積回路は、少なくとも１つの本発明によるスタティックランダムアクセスメモリブロック（２０）を含んでいる。
2021522642.tif 000002
【特許請求の範囲】
【請求項１】
とりわけ受信センサ用のスタティックランダムアクセスメモリブロック（２０）であって、
−  メモリセルアレイ（２１）、
−  行アドレスデコーダ（２２）、
−  列データマルチプレクサ（２３）、
−  読み出しアンプおよび書き込みドライバを備えた読み出し書き込みモジュール（２４）、
−  制御論理部（２５）、
−  データ入口（２６）およびデータ出口（２７）を含んでおり、
前記スタティックランダムアクセスメモリブロック（２０）が内部のメモリクロック部を有しているスタティックランダムアクセスメモリブロック（２０）において、
前記スタティックランダムアクセスメモリブロック（２０）内には、前記データ入口（２６）を通って入力された入力データを加算するための少なくとも１つの加算器（２８）が組み込まれており、前記少なくとも１つの加算器（２８）が、前記データ入口（２６）と前記読み出し書き込みモジュール（２４）との間に配置されていることを特徴とするスタティックランダムアクセスメモリブロック（２０）。
【請求項２】
前記スタティックランダムアクセスメモリブロック（２０）が、１つのメモリクロック内で、前記メモリセルアレイ（２１）から元のデータワードを読み出し、前記少なくとも１つの加算器（２８）に前記入力データの加算を実施させ、その後、結果として生じたデータワードを前記メモリセルアレイ（２１）に書き戻すために適応されている、請求項１に記載のスタティックランダムアクセスメモリブロック（２０）。
【請求項３】
前記スタティックランダムアクセスメモリブロック（２０）が、１つのメモリクロック内で、メモリ行の呼び出しと、前記メモリ行を開いて前記元のデータワードを選択するアドレスデコードと、前記メモリ行を閉じることとだけが行われるように適応されている、請求項２に記載のスタティックランダムアクセスメモリブロック（２０）。
【請求項４】
前記スタティックランダムアクセスメモリブロック（２０）が、前記結果として生じたデータワードを書き戻す際に前記メモリ行が既に開いており、かつ前記元のデータワードの規定のレベルを有しており、かつ書き戻す際は前記元のデータワードと前記結果として生じたデータワードとの間で内容が変化したデータビットだけがリロードされるように適応されている、請求項２または３に記載のスタティックランダムアクセスメモリブロック（２０）。
【請求項５】
前記少なくとも１つの加算器が、前記入力データを、ヌルであるデータパケットについてチェックするように適応されており、この場合、その時々のメモリクロック内では、前記メモリセルアレイ（２１）内の前記選択された元のデータワードから、前記入力データのヌルではないデータパケットに対応するデータパケットだけが読み出され、入力データで加算され、かつ書き戻される、請求項１から４のいずれか一項に記載のスタティックランダムアクセスメモリブロック（２０）。
【請求項６】
前記スタティックランダムアクセスメモリブロック（２０）が、前記メモリセルアレイ（２１）と前記データ出口（２７）との間に配置された第２の読み出し書き込みモジュール（２４Ａ）を含んでおり、かつ前記列データマルチプレクサ（２３）が多重係数１を有しており、したがって１つのメモリクロック内で、前記メモリセルアレイ（２１）の１つの行のすべてのセルが読み出され、かつ前記入力データの前記処理後に、前記結果として生じたデータワードが同じ行に書き戻される、請求項１から５のいずれか一項に記載のスタティックランダムアクセスメモリブロック（２０）。
【請求項７】
前記スタティックランダムアクセスメモリブロック（２０）が少なくとも１６個の加算器（２８）を含んでおり、各加算器（２８）が、メモリクロックごとに、前記入力データの６ビットデータを処理し、かつ前記６ビットデータを前記元のデータワードの８ビットデータに加算するために適応されている、請求項１から６のいずれか一項に記載のスタティックランダムアクセスメモリブロック（２０）。
【請求項８】
特定用途向け集積回路含む、とりわけレーダシステムまたはライダシステム用の受信センサであって、前記特定用途向け集積回路が、請求項１から７のいずれか一項に記載の少なくとも１つのスタティックランダムアクセスメモリブロック（２０）を含んでいる受信センサ。
【請求項９】
請求項６に記載の少なくとも２つのスタティックランダムアクセスメモリブロック（２０）を含んでおり、この場合、各メモリクロック内で１つだけのスタティックランダムアクセスメモリブロック（２０）が入力データによって呼びかけられる、請求項８に記載の受信センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルアレイ、行アドレスデコーダ、列データマルチプレクサ、読み出しアンプおよび書き込みドライバを備えた読み出し書き込みモジュール、制御論理部、データ入口およびデータ出口を含む、とりわけ受信センサ用のスタティックランダムアクセスメモリブロックに関し、このスタティックランダムアクセスメモリブロックは内部のメモリクロック部を有する。本発明はさらに、少なくとも１つのこのようなスタティックランダムアクセスメモリブロックを含む受信センサに関する。
【背景技術】
【０００２】
ライダセンサおよびレーダセンサＡＳＩＣ（ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔｓ＝特定用途向け集積回路）内では、受信センサからの非常に多くのデータを非常に高速に処理および保存しなければならない。多くのデータが並列に発生するので、入力データは多くの小さなランダムアクセスメモリブロック内に格納される。このためにＡＳＩＣ上では、例えば、それぞれ１２８ビットのデータワード５００個のサイズのＳＲＡＭ（ｓｔａｔｉｃ  ｒａｎｄｏｍ−ａｃｃｅｓｓ  ｍｅｍｏｒｙ＝スタティックランダムアクセスメモリ）ブロックが最大で２０００個集積される。受信センサからのデータを処理するために、例えば５００ＭＨｚの周波数でＳＲＡＭからデータが読み出され、処理され、および再び書き戻されなければならない。読み出しおよび処理はその都度１つのメモリクロック内で、書き戻しは次のメモリクロック内で行われる。
【０００３】
データ処理は、例えば、入力データからＳＲＡＭブロック内にある８ビット値へ６ビット値を加算することである。結果として生じた８ビット値は、次のクロック内で再びＳＲＡＭブロック内の同じ位置に書き戻される。個々のＳＲＡＭブロックが多くなりすぎないように、入力データは、各ＳＲＡＭブロックに対して例えば１６値ずつ１つの単位にまとめられ、したがって１６×８ビット＝１２８ビットのワード幅が生じる。ライダシステム内ではそれでもまだ、８個のＳＲＡＭブロックに並列に呼びかけなければならないほど多くのデータが並列に発生する。
【０００４】
主要な問題は、これらのＳＲＡＭブロックのＡＳＩＣ上での必要面積が大きいというだけでなく、長時間にわたって、各クロック内で８個すべてのＳＲＡＭブロックが並列に読み出されるかまたは書き込まれるので、電流消費が大きく、したがって排出すべき熱が大きいということである。
【０００５】
ＡＳＩＣ上にＳＲＡＭブロックが取り付けられる場合、ブロックを設計にはめ込めるように、半導体プロセスの開発者が、回路図およびレイアウトならびにさらなるファイルから成るＲＡＭ−ＩＰ（スタティックランダムアクセスメモリブロック）を生成するジェネレータも提供するのが標準的である。この標準的なＳＲＡＭブロックは、メモリセルアレイ、行アドレスデコーダ、列データマルチプレクサ、読み出しアンプおよび書き込みドライバを備えた読み出し書き込みモジュール、制御論理部、データ入口およびデータ出口を含んでいる。
【０００６】
一般的には、メモリセルアレイの１つの行内に複数のデータワードが保存されるので、列データマルチプレクサが必要であり、列データマルチプレクサは、セレクトされたデータワードを選択する。ＳＲＡＭブロックの場合の通常の多重係数は、サイズに応じて４、８、または１６である。面積が最適なＳＲＡＭブロックを得るために、行ごとに複数のデータワードが置かれる。
【０００７】
ＳＲＡＭブロックにアクセスする場合、１つのクロック内で、データが読み出されるかまたは書き込まれる。しかしＳＲＡＭブロック内では複数の状態が進行する。このフローは、メモリクロックの立ち上がりエッジによって開始され、しかし次の状態への移行は、ペイロードに比べて最長の遅延をもつ例えば複製経路の遅延要素を介して行われる。
【発明の概要】
【０００８】
本発明によれば、スタティックランダムアクセスメモリブロック内には、データ入口を通って入力された入力データを加算するための少なくとも１つの加算器が組み込まれており、この少なくとも１つの加算器が、データ入口と読み出し書き込みモジュールとの間に配置されていることを特徴とする冒頭に挙げた種類のスタティックランダムアクセスメモリブロックが提供される。
［本発明の利点］
少なくとも１つの加算器がスタティックランダムアクセスメモリブロック内に組み込まれることにより、入力データをより効率的に処理でき、かつ読み出し工程と書き込み工程をまとめることができる。その結果は、スタティックランダムアクセスメモリブロックの電流消費および熱生成の節減である。
【０００９】
本発明の有利な変形形態は、従属請求項に提示されており、かつ明細書中で説明されている。
一実施形態では、スタティックランダムアクセスメモリブロックは、１つのメモリクロック内で、メモリセルアレイから元のデータワードを読み出し、少なくとも１つの加算器に入力データの加算を実施させ、その後、結果として生じたデータワードをメモリセルアレイに書き戻すために適応されている。つまり、１つのメモリクロック内で、データがメモリセルアレイから読み出され、加算が実施され、かつ再びメモリセルアレイに書き戻される。これを基に以下の利点が生じる。
−  データ処理ステップごとに、メモリセルアレイが２回ではなく１回だけ呼びかけられる。
−  メモリセルアレイおよびＳＲＡＭブロックへのアクセスが全体として半減するので、ＳＲＡＭブロックは半分のメモリクロック（例えば５００ＭＨｚではなく２５０ＭＨｚ）で動作することができる。
−  結果として生じたデータワードを書き戻す際、対応するメモリ行は既に開いており、かつ（元のデータワードの）古いデータの規定のレベルを有している。書き込み工程に関し、内容が変化するビットだけがプログラムし直されることが好ましい。
【００１０】
３つすべての項目が、とりわけ一緒に、消費されるエネルギーを減少させる。なぜなら、とりわけ入力データの処理量が同じ場合の必要なメモリクロックの減少が可能になるからである。
【００１１】
一実施形態では、スタティックランダムアクセスメモリブロックは、１つのメモリクロック内で、メモリ行の呼び出しと、メモリ行を開いて元のデータワードを選択するアドレスデコードと、メモリ行を閉じることとだけが行われるように適応されている。この実施形態は、同量の入力データを処理するためにより少ない呼び出し工程しか必要ないので、消費されるエネルギーをさらに減少させる。つまり、メモリ行を次のメモリクロック内で２回目に開かなければならないのではなく、結果として生じたデータワードをメモリ行に書き戻す際にメモリ行はまだ開いている。
【００１２】
一実施形態では、スタティックランダムアクセスメモリブロックは、結果として生じたデータワードを書き戻す際にメモリ行が既に開いており、かつ元のデータワードの規定のレベルを有しており、かつ書き戻す際は元のデータワードと結果として生じたデータワードとの間で内容が変化したデータビットだけがリロードされるように適応されている。したがって、不要なリロード工程が回避され、エネルギーがさらに節減される。これは、結果として生じたデータワードの書き戻しが、元のメモリワードの読み出しと同じメモリクロック内で行われることによって可能になる。
【００１３】
好ましい一実施形態では、少なくとも１つの加算器が、入力データを、ヌルであるデータパケットについてチェックするように適応されており、この場合、その時々のメモリクロック内では、メモリセルアレイ内の選択された元のデータワードから、入力データのヌルではないデータパケットに対応するデータパケットだけが読み出され、入力データで加算され、かつ書き戻される。つまりこの実施形態では、加算器は、入力データのプリソートを行うように適応されている。入力データ内で、ビットが全部ヌルであるデータパケット（つまり例えばデータパケットの全６ビットが）が見つけられる場合、このデータパケットのためにデータ処理は実行されず、メモリセルアレイの対応するデータパケットは、読み出されることも、加算されることもまた後に書き戻されることもない。これにより、不要な読み出し書き込み工程を回避でき、エネルギー消費をさらに下げることができる。
【００１４】
さらなる一実施形態では、スタティックランダムアクセスメモリブロックは、メモリセルアレイとデータ出口との間に配置された第２の読み出し書き込みモジュールを含み、かつ列データマルチプレクサは多重係数１を有し、したがって１つのメモリクロック内で、メモリセルアレイの１つの行のすべてのセルが読み出され、かつ入力データの処理後に、結果として生じたデータワードが同じ行に書き戻される。この実施形態の利点は、複数のこのようなスタティックランダムアクセスメモリブロックが一緒に、１つの特定用途向け集積回路内で使用される場合に、（例えばセンサデータの）１つのデータパケットが、幾つものスタティックランダムアクセスメモリブロックのために多数の入力データ（パケット）に分割されるのではなく、すべての入力データを１つだけのスタティックランダムアクセスメモリブロックへまたは少なくとも明らかにより少ないスタティックランダムアクセスメモリブロックへ送信し得るということである。この場合、１つのメモリクロック内で、１つまたは複数のアクティブなスタティックランダムアクセスメモリブロックが全体的に読み出されて上書きされ得る。この場合、次のメモリクロック内では、処理すべきデータを、別の１つまたは複数のスタティックランダムアクセスメモリブロックへ送信でき、その前のメモリクロック内でアクティブであった１つまたは複数のスタティックランダムアクセスメモリブロックは使用されない。この手順によっても現況技術に比べてエネルギーが節減され得る。
【００１５】
好ましい一実施形態では、スタティックランダムアクセスメモリブロックが少なくとも１６個の加算器を含み、各加算器は、メモリクロックごとに、入力データの６ビットデータを処理し、かつこの６ビットデータを元のデータワードの８ビットデータに加算するために適応されている。多くの加算器がエネルギー消費の効果的な減少を可能にするので、このようなスタティックランダムアクセスメモリブロックには本発明による解決策が特に適している。
【００１６】
そのうえ本発明によれば、特定用途向け集積回路を含む、とりわけレーダシステムまたはライダシステム用の受信センサが提供され、この特定用途向け集積回路は、上記の実施形態の１つに従う少なくとも１つのスタティックランダムアクセスメモリブロックを含んでいる。本発明によるスタティックランダムアクセスメモリブロックは、特に、しばしばＳＲＡＭブロックを使用するレーダシステムまたはライダシステム内で、エネルギー消費の明らかな減少を達成し得る。
【００１７】
一実施形態では、受信センサが少なくとも２つのスタティックランダムアクセスメモリブロックを含んでおり、この場合、各メモリクロック内で１つだけのスタティックランダムアクセスメモリブロックが入力データによって呼びかけられる。この実施形態の利点は、センサデータが、幾つものスタティックランダムアクセスメモリブロックのために多数の入力データ（パケット）に分割されるのではなく、すべての入力データを１つだけのスタティックランダムアクセスメモリブロックへまたは少なくとも明らかにより少ないスタティックランダムアクセスメモリブロックへ送信し得るということである。この場合、１つのメモリクロック内で、１つまたは複数のアクティブなスタティックランダムアクセスメモリブロックが全体的に読み出されて上書きされ得る。この場合、次のメモリクロック内では、処理すべきセンサデータを、別の１つまたは複数のスタティックランダムアクセスメモリブロックへ送信でき、その前のメモリクロック内でアクティブであった１つまたは複数のスタティックランダムアクセスメモリブロックは使用されない。この手順によっても現況技術に比べてエネルギーが節減され得る。
【００１８】
本発明の例示的実施形態を、図面および以下の説明に基づいてより詳しく解説する。
【図面の簡単な説明】
【００１９】
【図１】現況技術のスタティックランダムアクセスメモリブロックを示す図である。
【図２】本発明によるスタティックランダムアクセスメモリブロックの第１の実施形態を示す図である。
【図３】本発明によるスタティックランダムアクセスメモリブロックの第２の実施形態を示す図である。
【図４】本発明によるスタティックランダムアクセスメモリブロックの第３の実施形態を示す図である。
【発明を実施するための形態】
【００２０】
図１は、現況技術のスタティックランダムアクセスメモリブロック１０を示している。スタティックランダムアクセスメモリブロック（ＳＲＡＭブロック）１０は、メモリセルアレイ１１、行アドレスデコーダ１２、列データマルチプレクサ１３、読み出しアンプおよび書き込みドライバを含む読み出し書き込みモジュール１４、制御論理部１５、データ入口１６およびデータ出口１７を含んでいる。例えばセンサデータの加算のようなデータ処理は、現況技術ではＳＲＡＭブロック１０の外で行われる。このために、１つのメモリクロック内で、元のデータワードが選択され、メモリ行が呼び出されて読み出され、かつデータ出口１７へ送信される。メモリ行は再び閉じられる。この場合、次のメモリクロック内で、処理されたデータがデータ入口１６を介して戻され、その前のメモリ行が改めて呼び出されて開かれ、かつ結果として生じたデータワードがメモリセルアレイ１１に書き戻される。
［本発明の実施形態］
本発明の目標は、ＳＲＡＭブロックの電流消費を下げることである。このために、３つの最適化が追及される。
１．読み出し工程、処理工程、および書き込み工程をまとめる。
２．変化するデータだけがＳＲＡＭブロック内で処理される。
３．メモリセルアレイの１つの完全なメモリ行が処理される。
【００２１】
図２、図３、および図４は、それぞれこれらの最適化の少なくとも１つを使用する本発明の例示的な実施形態を示している。
図２〜図４では、対応する特徴に同じ符号が付いている。
【００２２】
図２では、本発明によるスタティックランダムアクセスメモリブロック２０の第１の実施形態を示している。スタティックランダムアクセスメモリブロック２０は、メモリセルアレイ２１、行アドレスデコーダ２２、列データマルチプレクサ２３、読み出しアンプおよび書き込みドライバを含む読み出し書き込みモジュール２４、制御論理部２５、データ入口２６およびデータ出口２７を含んでいる。このスタティックランダムアクセスメモリブロック２０はこれに加えて、データ入口２６を通って入力された入力データを加算するための少なくとも１つの加算器２８を含んでおり、この少なくとも１つの加算器２８は、データ入口２６と読み出し書き込みモジュール２４との間に配置されている。
【００２３】
図２〜図４の本実施形態では、スタティックランダムアクセスメモリブロック２０がそれぞれ１６個の加算器２８を含んでいる。各加算器２８は、例えば、メモリクロックごとに、入力データの６ビットデータを処理し、かつこの６ビットデータを元のデータワードの８ビットデータへ加算するために適応され得る。ただし、本発明を実行するために別のメモリ構成、（６ビットもしくは８ビットとは）別のデータパケットサイズ、および／または別の数量の加算器２８を使用してもよい。
【００２４】
加算器２８がスタティックランダムアクセスメモリブロック２０内に組み込まれることにより、入力データをより効率的に処理でき、かつ不要な読み出し書き込み工程の数を減らすことができる。これを基に、スタティックランダムアクセスメモリブロック２０のエネルギー消費および熱生成の節減が結果として生じる。
【００２５】
図２の実施形態では、スタティックランダムアクセスメモリブロック２０は、１つのメモリクロック内で、メモリセルアレイから元のデータワードを読み出し、加算器２８に入力データの加算を実施させ、その後、結果として生じたデータワードをメモリセルアレイ２１に書き戻すために適応されている。つまり、１つのメモリクロック内で、データがメモリセルアレイ２１から読み出され、加算が実施され、かつ結果として生じたデータワードが再びメモリセルアレイ２１に書き戻される。これを基に以下の利点が生じる。
−  データ処理ステップごとに、メモリセルアレイ２１が２回ではなく１回だけ呼びかけられる。
−  メモリセルアレイ２１およびＳＲＡＭブロック２０へのアクセスが全体として半減するので、メモリセルアレイ２１は半分のメモリクロック（例えば５００ＭＨｚではなく２５０ＭＨｚ）で動作することができる。
−  結果として生じたデータワードを書き戻す際、（まだ同じメモリクロック内にいるので）メモリセルアレイ２１内の対応するメモリ行は既に開いており、かつ（元のデータワードの）古いデータの規定のレベルを有している。書き込み工程に関し、内容が変化するビットだけが上書きされることが好ましい。
【００２６】
３つすべての項目が、とりわけ一緒に、消費されるエネルギーを減少させる。なぜなら、とりわけ入力データの処理量が同じ場合の必要なメモリクロックの減少が可能になるからである。
【００２７】
図２では、加算器２８が、ＳＲＡＭブロック２０内に直接的に組み込まれていることが認識できる。古いデータの読み出しの後、読み出し書き込みモジュール２４の読み出しアンプがメモリ行から分離され、読み出されたデータ（元のデータワード）に入力データが加算され、かつメモリセルアレイ２１に書き戻される（リードモディファイライトサイクル）。
【００２８】
図３では、本発明によるスタティックランダムアクセスメモリブロック２０の第２の実施形態を示している。ここでも、加算器２８がランダムアクセスメモリブロック２０内に組み込まれている。
【００２９】
図１のＳＲＡＭブロック１０の１つのデータワード内では、例えば、それぞれが８ビットの１６個の累積された値が保存されている。新しい入力データの一部がヌル値を有する確率はシステムに起因して比較的高い。入力日時がヌルである場合、入力日時は変化しないので、保存されている値に加算する必要はない。そうではなく、元の値を最初から読み出さず、加算せず、および書き戻さなくてもよい。しかし現況技術では、１つのＳＲＡＭデータワード内では常に複数（例えば１６個）の値を並列に保存しており、１６個すべての入力データ値がヌルである確率は非常に低いので、それでもやはりデータワード全体を読み出さなければならない。
【００３０】
しかし本発明によれば図３でのように、加算器２８がＳＲＡＭブロック２０内に組み込まれていれば、入力データをチェックでき、かつビットがヌルでない場合にだけ、データワード内の対応するビットを読み出して処理することができる。これは、この実施形態では加算器２８によって実行される。これにより電流消費を、（処理によって変化しなかった）元のデータ値を読み出して書き戻すのに要する分だけ減らすことができる。
【００３１】
つまり加算器２８は、入力データを、ヌルであるビットについてチェックするように適応されており、この場合、その時々のメモリクロック内では、メモリセルアレイ２１内の選択された元のデータワードから、入力データのヌルではないビットに対応するビットだけが読み出され、入力データで加算され、かつ書き戻される。
【００３２】
図４は、本発明によるスタティックランダムアクセスメモリブロック２０の第３の実施形態を示している。ここでも、加算器２８がランダムアクセスメモリブロック２０内に組み込まれている。
【００３３】
スタティックランダムアクセスメモリブロック２０は、ここでは、メモリセルアレイ２１とデータ出口２７との間に配置された第２の読み出し書き込みモジュール２４Ａを含んでいる。列データマルチプレクサ２３は多重係数１を有し、したがって１つのメモリクロック内で、メモリセルアレイ２１の１つの行のすべてのセルが読み出され、かつ入力データの処理後に、結果として生じたデータワードが同じ行に書き戻される。
【００３４】
複数のこのようなスタティックランダムアクセスメモリブロック２０が一緒に、１つの特定用途向け集積回路内で使用される場合に、（例えばセンサデータの）１つのデータパケットが、幾つものスタティックランダムアクセスメモリブロック２０のために多数の入力データ（パケット）に分割されるのではなく、すべての入力データを１つだけのスタティックランダムアクセスメモリブロック２０へまたは少なくとも明らかにより少ないスタティックランダムアクセスメモリブロック２０へ送信することができる。この場合、１つのメモリクロック内で、１つまたは複数のアクティブなスタティックランダムアクセスメモリブロック２０が全体的に読み出されて上書きされ得る。この場合、次のメモリクロック内では、処理すべきデータを、別の１つまたは複数のスタティックランダムアクセスメモリブロック２０へ送信でき、その前のメモリクロック内でアクティブであった１つまたは複数のスタティックランダムアクセスメモリブロック２０は使用されない。この手順によっても現況技術に比べてエネルギーが節減され得る。
【００３５】
スタティックランダムアクセスメモリブロック２０の選択の際、同じメモリサイズでは、より小さな多重係数を選択する場合に、消費される電流が減少することが明らかになっている。これは、メモリ行内のデータワード行がより短く、かつより少ない選択トランジスタを制御すればよいことによって説明できる。
【００３６】
とりわけレーダシステムまたはライダシステム用の本発明による受信センサは、特定用途向け集積回路を含んでいる。この特定用途向け集積回路は、上述の実施形態の１つに従う少なくとも１つの、好ましくは多数のスタティックランダムアクセスメモリブロック２０を含んでいる。
【００３７】
このような受信センサ内では、例えば８個のＳＲＡＭブロック２０が、それぞれ１６個のセンサデータ（入力データ）を並列に処理できる。図４の実施形態により、この８×１６個のセンサデータが１つのＳＲＡＭブロック２０内で処理され得る。このために、ＳＲＡＭブロック２０内には通常のデータ経路だけでなく、メモリセルアレイ２１とデータ出口２７との間に配置されたもう１つの第２の読み出し書き込みモジュール２４Ａが組み込まれている。列データマルチプレクサ２３は多重係数１を有し（つまりここでは列データマルチプレクサ２３をなくしてもよい）、したがって１つのメモリクロック内で、メモリセルアレイ２１の１つの行のすべてのセルが読み出され、かつ入力データの処理後に、結果として生じたデータワードが同じ行に書き戻される。この場合、通常のデータ経路は、処理のために、例えば６４ビットのワード幅へ、および８個ずつ累積された値を読み出すために、最適化され得る。
【００３８】
この場合、メモリクロックごとに、例えば８つのＳＲＡＭブロック２０ではなく１つだけのＳＲＡＭブロック２０が呼びかけられ得る。このＳＲＡＭブロック２０内では、センサデータの処理の際、１つの行のすべてのメモリセルが処理され、つまり、必要ないメモリセルが呼びかけられることはない。この実施形態は、図３の実施形態と組み合わせることができ、これにより、変化しない元の値は、読み出されることも、処理されることも、かつ書き戻されこともない。
【図１】
2021522642.tif 000003
【図２】
2021522642.tif 000004
【図３】
2021522642.tif 000005
【図４】
2021522642.tif 000006
【国際調査報告】
2021522642.tif 000007
2021522642.tif 000008
2021522642.tif 000009
2021522642.tif 000010