【事件の表示】
　特願２００３−　９５８２４「半導体記憶装置」拒絶査定不服審判事件〔平成１６年１０月２８日出願公開、特開２００４−３０３３４７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は平成１５年３月３１日の特許出願であって、平成２０年１月１５日付けの拒絶理由通知に対して同年３月１８日付けで手続補正がなされたが、同年４月２８日付けで拒絶査定がなされた。
　それに対して、平成２０年６月６日に拒絶査定に対する審判が請求されるとともに、同年７月７日付けで手続補正がなされ、その後、平成２２年１月１５日付けで審尋がなされ、同年３月１６日に回答書が提出されたものである。
　
第２．補正の却下の決定
［補正の却下の決定の結論］
　平成２０年７月７日付けの手続補正を却下する。
　
［理由］
１．補正の内容
　平成２０年７月７日付けの手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜１０を、補正後の特許請求の範囲の請求項１〜８と補正するものであり、補正前の請求項１、２、６及び７並びに補正後の請求項１及び５は各々以下のとおりである。
　
（補正前）
　「【請求項１】
　複数のメモリセルから成るメモリセルアレイと、前記メモリセルアレイの不良箇所を特定する不良箇所アドレス情報を記憶する冗長救済判定回路と、前記メモリセルアレイの不良箇所を救済する複数の冗長メモリセルから成る冗長メモリセルアレイと、を含むブロックを複数備えた半導体記憶装置であって、
　前記各ブロックに属する前記各冗長救済判定回路は、
　前記各冗長救済判定回路と同じブロックに属する前記メモリセルアレイに不良箇所が存在する場合にブロック判定信号として第１のレベルを出力するブロック判定部と、
　前記第１のレベルが出力されているとき、外部から与えられたアドレス情報と前記不良箇所アドレス情報を比較し、前記アドレス情報と前記不良箇所アドレス情報が一致したとき、冗長救済判定信号として第２のレベルを出力するアドレス判定部と、
を有し、
　前記不良箇所を有しないメモリセルアレイと同じブロックに属する前記冗長救済判定回路は、前記アドレス判定部による比較処理を行わず、
　前記各ブロックに属する前記各冗長メモリセルアレイは、
　当該冗長メモリセルアレイが属するブロックがアクセス先として選択され、かつ前記冗長メモリセルアレイが属するブロックと同じブロックに属する前記冗長救済判定回路が有する前記アドレス判定部が前記冗長救済判定信号として第２のレベルを出力しているとき、前記冗長メモリセルアレイが属するブロックと同じブロックに属する前記メモリセルアレイの不良箇所を冗長救済することを特徴とする、半導体記憶装置。」
　「【請求項２】
　前記アドレス判定部は、複数のサブアドレス判定部と、論理演算部とを有し、
　前記各サブアドレス判定部は、ヒューズ素子と、排他的論理和回路とを有し、前記排他的論理和回路の第１入力端には、前記ヒューズ素子が切断されている場合に前記第３のレベルが入力され、前記ヒューズ素子が切断されていない場合に前記第４のレベルが入力され、
　前記排他的論理和回路の第２入力端に前記アドレス情報が入力され、前記排他的論理和回路の電源制御端に前記ブロック判定信号が入力されることで、前記排他的論理和回路の出力端からアドレス判定信号が出力され、
　前記論理演算部は、前記各サブアドレス判定部から出力されたアドレス判定信号が全て前記第４のレベルである場合に前記第２のレベルを出力することを特徴とする、請求項１に記載の半導体記憶装置。」
　「【請求項６】
　複数のメモリセルから成るメモリセルアレイと、前記メモリセルアレイの不良箇所を特定する不良箇所アドレス情報を記憶する冗長救済判定回路と、前記メモリセルアレイの不良箇所を救済する複数の冗長メモリセルから成る冗長メモリセルアレイと、を含むブロックを複数備えた半導体記憶装置であって、
　前記各ブロックに属する前記各冗長救済判定回路は、
　当該冗長救済判定回路が属するブロックがアクセス先として選択され、かつ前記冗長救済判定回路と同じブロックに属する前記メモリセルアレイに不良箇所が存在する場合にブロック判定信号として第５のレベルを出力するブロック判定部と、
　前記第５のレベルが出力されているとき、外部から与えられたアドレス情報と前記不良箇所アドレス情報を比較し、前記アドレス情報と前記不良箇所アドレス情報が一致したとき、冗長救済判定信号として第６のレベルを出力するアドレス判定部とを有し、
　前記不良箇所を有しないメモリセルアレイと同じブロックに属する前記冗長救済判定回路は、前記アドレス判定部による比較処理を行わず、
　前記各ブロックに属する前記各冗長メモリセルアレイは、
　前記冗長メモリセルアレイが属するブロックと同じブロックに属する前記冗長救済判定回路が有する前記アドレス判定部が前記冗長救済判定信号として第６のレベルを出力しているとき、前記冗長メモリセルアレイが属するブロックと同じブロックに属する前記メモリセルアレイの不良箇所を冗長救済することを特徴とする、半導体記憶装置。」
　「【請求項７】
　前記アドレス判定部は、複数のサブアドレス判定部と、論理演算部とを有し、
　前記各サブアドレス判定部は、ヒューズ素子と、排他的論理和回路とを有し、前記排他的論理和回路の第１入力端には、前記ヒューズ素子が切断されている場合に前記第７のレベルが入力され、前記ヒューズ素子が切断されていない場合に前記第８のレベルが入力され、
　前記排他的論理和回路の第２入力端に前記アドレス情報が入力され、前記排他的論理和回路の電源制御端に前記ブロック判定信号が入力されることで、前記排他的論理和回路の出力端からアドレス判定信号が出力され、
　前記論理演算部は、前記各サブアドレス判定部から出力されたアドレス判定信号が全て前記第８のレベルである場合に前記第６のレベルを出力することを特徴とする、請求項６に記載の半導体記憶装置。」
　
　（補正後）
　「【請求項１】
　複数のメモリセルから成るメモリセルアレイと、前記メモリセルアレイの不良箇所を特定する不良箇所アドレス情報を記憶する冗長救済判定回路と、前記メモリセルアレイの不良箇所を救済する複数の冗長メモリセルから成る冗長メモリセルアレイと、を含むブロックを複数備えた半導体記憶装置であって、
　前記各ブロックに属する前記各冗長救済判定回路は、
　前記各冗長救済判定回路と同じブロックに属する前記メモリセルアレイに不良箇所が存在する場合にブロック判定信号として第１のレベルを出力するブロック判定部と、
　前記第１のレベルが出力されているとき、外部から与えられたアドレス情報と前記不良箇所アドレス情報を比較し、前記アドレス情報と前記不良箇所アドレス情報が一致したとき、冗長救済判定信号として第２のレベルを出力するアドレス判定部と、
を有し、
　前記アドレス判定部は、複数のサブアドレス判定部と、論理演算部とを有し、
　前記各サブアドレス判定部は、ヒューズ素子と、排他的論理和回路とを有し、
　前記排他的論理和回路の第１入力端には、前記ヒューズ素子が切断されている場合に前記第３のレベルが入力され、前記ヒューズ素子が切断されていない場合に前記第４のレベルが入力され、前記排他的論理和回路の第２入力端に前記アドレス情報が入力され、前記排他的論理和回路の電源制御端に前記ブロック判定信号が入力されることで、前記排他的論理和回路の出力端からアドレス判定信号が出力され、
　前記論理演算部は、前記各サブアドレス判定部から出力されたアドレス判定信号が全て前記第４のレベルである場合に前記第２のレベルを出力し、
　前記不良箇所を有しないメモリセルアレイと同じブロックに属する前記冗長救済判定回路は、前記各サブアドレス判定部内の前記排他的論理和回路の電源制御端を介して前記各排他的論理和回路をディスエーブル状態として前記アドレス判定部による比較処理を行わず、
　前記各ブロックに属する前記各冗長メモリセルアレイは、
　当該冗長メモリセルアレイが属するブロックがアクセス先として選択され、かつ前記冗長メモリセルアレイが属するブロックと同じブロックに属する前記冗長救済判定回路が有する前記アドレス判定部が前記冗長救済判定信号として第２のレベルを出力しているとき、前記冗長メモリセルアレイが属するブロックと同じブロックに属する前記メモリセルアレイの不良箇所を冗長救済することを特徴とする、半導体記憶装置。」
　「【請求項５】
　複数のメモリセルから成るメモリセルアレイと、前記メモリセルアレイの不良箇所を特定する不良箇所アドレス情報を記憶する冗長救済判定回路と、前記メモリセルアレイの不良箇所を救済する複数の冗長メモリセルから成る冗長メモリセルアレイと、を含むブロックを複数備えた半導体記憶装置であって、
　前記各ブロックに属する前記各冗長救済判定回路は、
　当該冗長救済判定回路が属するブロックがアクセス先として選択され、かつ前記冗長救済判定回路と同じブロックに属する前記メモリセルアレイに不良箇所が存在する場合にブロック判定信号として第５のレベルを出力するブロック判定部と、
　前記第５のレベルが出力されているとき、外部から与えられたアドレス情報と前記不良箇所アドレス情報を比較し、前記アドレス情報と前記不良箇所アドレス情報が一致したとき、冗長救済判定信号として第６のレベルを出力するアドレス判定部とを有し、
　前記アドレス判定部は、複数のサブアドレス判定部と、論理演算部とを有し、
　前記各サブアドレス判定部は、ヒューズ素子と、排他的論理和回路とを有し、前記排他的論理和回路の第１入力端には、前記ヒューズ素子が切断されている場合に前記第７のレベルが入力され、前記ヒューズ素子が切断されていない場合に前記第８のレベルが入力され、
　前記排他的論理和回路の第２入力端に前記アドレス情報が入力され、前記排他的論理和回路の電源制御端に前記ブロック判定信号が入力されることで、前記排他的論理和回路の出力端からアドレス判定信号が出力され、
　前記論理演算部は、前記各サブアドレス判定部から出力されたアドレス判定信号が全て前記第８のレベルである場合に前記第６のレベルを出力し、
　前記不良箇所を有しないメモリセルアレイと同じブロックに属する前記冗長救済判定回路は、前記各サブアドレス判定部内の前記排他的論理和回路の電源制御端を介して前記各排他的論理和回路をディスエーブル状態として前記アドレス判定部による比較処理を行わず、
　前記各ブロックに属する前記各冗長メモリセルアレイは、
　前記冗長メモリセルアレイが属するブロックと同じブロックに属する前記冗長救済判定回路が有する前記アドレス判定部が前記冗長救済判定信号として第６のレベルを出力しているとき、前記冗長メモリセルアレイが属するブロックと同じブロックに属する前記メモリセルアレイの不良箇所を冗長救済することを特徴とする、半導体記憶装置。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると、以下のとおりである。
（補正事項１）
　補正前の請求項１及び６を削除すること。
　
（補正事項２）
　補正前の請求項２を独立請求項形式として補正後の請求項１とするとともに、補正前の請求項２が引用する補正前の請求項１の「前記不良箇所を有しないメモリセルアレイと同じブロックに属する前記冗長救済判定回路は、前記アドレス判定部による比較処理を行わず、」を、補正後の請求項１の「前記不良箇所を有しないメモリセルアレイと同じブロックに属する前記冗長救済判定回路は、前記各サブアドレス判定部内の前記排他的論理和回路の電源制御端を介して前記各排他的論理和回路をディスエーブル状態として前記アドレス判定部による比較処理を行わず、」と補正すること。
　
（補正事項３）
　補正前の請求項３〜５を、引用する請求項の番号を修正した上で、補正後の請求項２〜４と補正すること。
　
（補正事項４）
　補正前の請求項７を独立請求項形式として補正後の請求項５とするとともに、補正前の請求項７が引用する補正後の請求項６の「前記不良箇所を有しないメモリセルアレイと同じブロックに属する前記冗長救済判定回路は、前記アドレス判定部による比較処理を行わず、」を、補正後の請求項５の「前記不良箇所を有しないメモリセルアレイと同じブロックに属する前記冗長救済判定回路は、前記各サブアドレス判定部内の前記排他的論理和回路の電源制御端を介して前記各排他的論理和回路をディスエーブル状態として前記アドレス判定部による比較処理を行わず、」と補正すること。
　
（補正事項５）
　補正前の請求項８〜１０を、引用する請求項の番号を修正した上で、補正後の請求項６〜８と補正すること。
　
３．補正の目的の適否、及び新規事項の追加の有無について
（１）補正事項１について
　補正事項１は、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる請求項の削除を目的とするものに該当するとともに、当該補正事項１が特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすことは明らかである。
　
（２）補正事項２について
　補正事項２は、補正前の請求項２に係る発明の発明特定事項である「前記不良箇所を有しないメモリセルアレイと同じブロックに属する前記冗長救済判定回路」に対して、「前記各サブアドレス判定部内の前記排他的論理和回路の電源制御端を介して前記各排他的論理和回路をディスエーブル状態と」するものであるという技術的限定を付加するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、補正により新たに付加された事項は、本願の願書に最初に添付した明細書（以下、本願の願書に最初に添付した明細書を「当初明細書」といい、本願の願書に最初に添付した明細書又は図面をまとめて「当初明細書等」という。）の００９９段落等に記載されているから、補正事項２は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項２は、当初明細書等に記載された範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（３）補正事項３及び５について
　補正事項３及び５は、補正前の請求項１及び６が削除されたことに伴う形式的な補正にすぎないから、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当するとともに、当該補正事項３及び５が特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
（４）補正事項４
　補正事項４は、補正前の請求項７に係る発明の発明特定事項である「前記不良箇所を有しないメモリセルアレイと同じブロックに属する前記冗長救済判定回路」に対して、「前記各サブアドレス判定部内の前記排他的論理和回路の電源制御端を介して前記各排他的論理和回路をディスエーブル状態と」するものであるという技術的限定を付加するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、補正により新たに付加された事項は、本願の当初明細書の００９９段落等に記載されているから、補正事項４は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、補正事項４は、当初明細書等に記載された範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
（５）補正の目的の適否、及び新規事項の追加の有無についてのまとめ
　以上検討したとおりであるから、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。
　
４．独立特許要件について
（１）補正後の発明
　本件補正による補正後の請求項１〜８に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜８に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、以下のとおりのものである。
　「【請求項１】
　複数のメモリセルから成るメモリセルアレイと、前記メモリセルアレイの不良箇所を特定する不良箇所アドレス情報を記憶する冗長救済判定回路と、前記メモリセルアレイの不良箇所を救済する複数の冗長メモリセルから成る冗長メモリセルアレイと、を含むブロックを複数備えた半導体記憶装置であって、
　前記各ブロックに属する前記各冗長救済判定回路は、
　前記各冗長救済判定回路と同じブロックに属する前記メモリセルアレイに不良箇所が存在する場合にブロック判定信号として第１のレベルを出力するブロック判定部と、
　前記第１のレベルが出力されているとき、外部から与えられたアドレス情報と前記不良箇所アドレス情報を比較し、前記アドレス情報と前記不良箇所アドレス情報が一致したとき、冗長救済判定信号として第２のレベルを出力するアドレス判定部と、
を有し、
　前記アドレス判定部は、複数のサブアドレス判定部と、論理演算部とを有し、
　前記各サブアドレス判定部は、ヒューズ素子と、排他的論理和回路とを有し、
　前記排他的論理和回路の第１入力端には、前記ヒューズ素子が切断されている場合に前記第３のレベルが入力され、前記ヒューズ素子が切断されていない場合に前記第４のレベルが入力され、前記排他的論理和回路の第２入力端に前記アドレス情報が入力され、前記排他的論理和回路の電源制御端に前記ブロック判定信号が入力されることで、前記排他的論理和回路の出力端からアドレス判定信号が出力され、
　前記論理演算部は、前記各サブアドレス判定部から出力されたアドレス判定信号が全て前記第４のレベルである場合に前記第２のレベルを出力し、
　前記不良箇所を有しないメモリセルアレイと同じブロックに属する前記冗長救済判定回路は、前記各サブアドレス判定部内の前記排他的論理和回路の電源制御端を介して前記各排他的論理和回路をディスエーブル状態として前記アドレス判定部による比較処理を行わず、
　前記各ブロックに属する前記各冗長メモリセルアレイは、
　当該冗長メモリセルアレイが属するブロックがアクセス先として選択され、かつ前記冗長メモリセルアレイが属するブロックと同じブロックに属する前記冗長救済判定回路が有する前記アドレス判定部が前記冗長救済判定信号として第２のレベルを出力しているとき、前記冗長メモリセルアレイが属するブロックと同じブロックに属する前記メモリセルアレイの不良箇所を冗長救済することを特徴とする、半導体記憶装置。」
　
（２）引用刊行物に記載された発明
（２−１）引用例１：特開平３−２０３８９５号公報
（２−１−１）本願の出願日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平３−２０３８９５号公報（以下「引用例１」という。）には、第１図〜第６図とともに以下の記載がある（なお、下線は当合議体にて付加したものであり、また、信号の反転は「バー」で示す。以下同じ。）。
　
（ａ）「２．特許請求の範囲
（１）少なくとも一つのノーマルブロックと少なくとも一つの冗長ブロックとを持つ半導体メモリ装置であって、
　前記ノーマルブロックを選択するための複数のノーマルブロック選択手段と、
　アドレスバッファから供給されたアドレス信号により冗長モードを感知するための複数の冗長デコード手段と、
　整形された外部アドレス信号を入力して、ブロック選択信号を発生するブロック選択デコード手段と、
　前記ブロック選択デコード手段の出力と前記冗長デコード手段の出力とを入力して、ノーマルブロック選択信号と冗長ブロック選択信号とを発生する冗長組合手段とを具備することを特徴とする冗長構造を持つ半導体メモリ装置。
（２）前記各ノーマルブロック選択手段は、主ワードラインからのアドレス信号と前記冗長組合手段からのノーマルブロック選択信号とにより該当ノーマルブロックを指定することを特徴とする請求項第１項記載の冗長構造を持つ半導体メモリ装置。
（３）前記ノーマルブロック選択手段は複数のＮＯＲゲートを包含し、前記各ＮＯＲゲートの第１入力端子に前記主ワードラインからのアドレス信号を入力し、前記各ＮＯＲゲートの第２入力端子に前記ノーマルブロック選択信号を入力することを特徴とする請求項第２項記載の冗長構造を持つ半導体メモリ装置。
（４）
前記各冗長デコード手段は、
　
欠陥があるノーマルブロックを前記冗長ブロックで代替するためのヒューズプログラミング信号を発生するヒューズプログラミング手段と
　前記ヒューズプログラミング信号と前記アドレスバッファから受信されたプリデコーディングされた冗長信号とにより、論理ＮＡＮＤ演算を遂行する第１論理手段と、
　該第１論理手段で発生された出力を反転して、前記冗長組合手段に供給する第１反転手段とを包含することを特徴とする請求項第１項記載の冗長構造を持つ半導体メモリ装置。」（１ページ左下欄４行〜２ページ左上欄１３行）
　
（ｂ）「［産業上の利用分野］
　本発明は冗長構造を持つ半導体メモリ装置に係るもので、特に分割されたワードライン構造を持つスタティックＲＡＭの冗長構造に係るものである。」（３ページ左上欄２行〜６行）
　
（ｃ）「
第１図は従来の冗長構造を採用したスタティックＲＡＭ（ＳＲＡＭ）のチップ構成図であり、メモリセルアレイ１０にノーマルセルブロック（ＮＢ
１
〜ＮＢ
ｋ
）と冗長ブロック（ＲＢ
１
〜ＲＢ
ｋ
）及びブロックセレクタ（ＢＳ
１
〜ＢＳ
ｋ
）が配列されている。
　
（ｄ）「前記第１図及び第２図の従来の冗長方法によると、前記主ワードライン（ＭＷＬ１〜ＭＷＬｍ）によって制御されるノーマルセル中のある１つに欠陥が発生したときには、前記欠陥のあるセルに該当する行番地に包含されたすべてのノーマルセルな冗長セル（またはスペアセル）と交換する。例えば、ノーマルブロック（ＮＢ２）の第１番目のブロックワードライン（ＢＷＬ２１）に連結されているノーマルセルに欠陥が発生したときは、前記ブロックワードライン（ＢＷＬ２１）の行に該当されるブロックワードライン（ＢＷＬ１１、ＢＷＬ２１…ＢＷＬｋ１）に連結されたノーマルセルが、冗長ブロック（ＲＢ１〜ＲＢｋ）内において１行のワードラインに連結されている
冗長セル（またはスペアセル）
　
（ｅ）「第３図は本発明による冗長構造を採用したＳＲＡＭの構成図である。
　
前記第３図のＳＲＡＭは、ノーマルセルブロック（ＮＢ
１
〜ＮＢ
ｋ
）と、冗長ブロック（ＲＢ
１
〜ＲＢ
ｋ
）と、前記ブロック間のブロックセレクタ（ＢＳ
１
〜ＢＳ
ｋ
）とを制御するために外部アドレスをプリデコーディングして出力するアドレスバッファ２００と、前記アドレスバッファ２００の出力によって主ワードライン（ＭＷＬ
１
〜ＭＷＬ
ｍ
）を選択する行デコーダ３００と、列アドレス信号をデコードする列デコーダ５００と、前記アドレスバッファ２００の出力を受けるブロック選択デコーダ６００と、冗長デコーディング回路４１０、４２０、４３０とから構成されている
　
（ｆ）「
前記冗長デコーディング回路４１０、４２０、４３０は、第５図に図示したようにヒューズＲＦ
１
と抵抗Ｒ
１
とで構成されたヒューズプログラミング回路を使用して、ドレインでヒューズ（Ｆ
１
〜Ｆ
２ｋ
）を通過したヒューズプログラム信号を受け、前記アドレスバッファ２００のプリデコーディングされた出力（ＲＡ
０
／ＲＡ
０
バー…ＲＡ
ｋ−１
／ＲＡ
ｋ−１
バー）をゲートに入力するＮ型ＩＧＦＥＴによるＮＡＮＤ論理化によって、出力端のインバータを通じて冗長出力信号ＲＤ
ｉ
（ｉ＝１〜ｋ）を出力する回路である。
　
（ｇ）「前記ブロック選択デコーダ６００は、第６図に図示したように前記アドレスバッファ２００の出力（Ａｉ、Ａｊ、ＡｋをＮＡＮＤゲート７００に入力して、インバータ８００を通じてブロックセレクティング信号（φＢＳｉ（ｉ＝１〜ｋ））を出力する回路である。」（４ページ右下欄１０行〜１５行）
　
（ｈ）「第４図は本実施例による冗長動作を示した回路図である。
　
図示したように、前記第３図のブロックセレクタ（ＢＳ
１
〜ＢＳ
ｋ
）の内部ゲート回路と、冗長デコーディング回路４１０，４２０，４３０及びブロック選択デコーダ６００と、前記冗長デコーディング回路４１０，４２０，４３０及びブロック選択デコーダ６００の出力信号を組合せて、ノーマルブロックワードライン（ＢＷＬ
１１
〜ＢＷＬ
ｋｍ
）及び冗長ブロックワードライン（ＲＢＷ
Ｌ１
〜ＲＢＷ
Ｌｋ
）を選択する冗長組合手段１００とで構成されている。
　
（ｉ）「前記冗長組合手段１００は、前記冗長デコーディング回路４１０、４２０、４３０の出力信号（ＲＤ１、ＲＤ２…ＲＤｋ）と前記ブロック選択デコーダ６００の出力信号（φＢＳ１、φＢＳ２…φＢＳｋ）とを入力して、ノーマルブロック選択信号（ＢＳＷＬ１、ＢＳＷＬ２、…ＢＳＷＬｋ）を出力するＮＡＮＤゲート３１、３２、３３と、前記出力信号（ＲＤ１、ＲＤ２…ＲＤｋ）とインバータ３７〜３９によって反転された前記出力信号（φＢＳ１、φＢＳ２…φＢＳｋ）を入力して、冗長ブロック選択信号（ＲＢＷＬ１、ＲＢＷＬ２、…ＲＢＷＬｋ）を出力するＮＯＲゲート３４〜３６とから構成されている。」（５ページ左上欄１２行〜右上欄８行）
　
（ｊ）「以下、前記第３図、第５図及び第６図と共に、前記第４図によって本実施例の冗長動作を説明する。
　
先ず、図示したようにアドレスバッファ２００に入力された外部アドレス（ＸＡ
０
…ＸＡ
ｋ−１
）はバッファリング後、各々ノーマル及び冗長プリデコーディングされ、前記ノーマルブリデコーディングされた信号は行デコーダ３００に入力されて、主ワードライン（ＭＷＬ
１
〜ＭＷＬ
ｍ
）中の１つを選択する。そして、前記冗長プリデコーディングされた信号（ＲＡ
０
〜ＲＡ
ｋ−１
）は第５図の冗長デコーディング回路４１０、４２０、４３０のＮ型ＩＧＦＥＴのゲートに入力される。」
　
（ｋ）「
もし、ノーマルセルに欠陥が発生しないで、修理即ち冗長動作を必要としない場合には、前記冗長デコーディング回路４１０、４２０、４３０の出力（ＲＤ
１
）が恒常的に“ｈｉｇｈ”状態を維持するようになって、ブロック選択デコーダ６００の出力により選択されたノーマルブロックのノーマル選択信号（ＢＳＷＬ
ｉ
（ｉ＝１〜ｋ））を“ｌｏｗ”状態にして、主ワードライン（ＭＷＬ
１
〜ＭＷＬ
ｍ
）信号と一緒にＮＯＲゲート（Ｎ
１１
、Ｎ
２１
、Ｎ
ｋｍ
）を通じてノーマルブロックワードライン（ＢＷＬ
１１
〜ＢＷＬ
ｋｍ
）をエネイブルさせる。
　
（ｌ）「そして、ブロック選択デコーダ６００の出力（φＢＳ１〜φＢＳｋ）は反転され、冗長組合手段１００のＮＯＲゲート（３４〜３６）において前記冗長デコーディング回路４１０，４２０、４３０の出力（ＲＤ１〜ＲＤｋ）と共にゲーティングされて、冗長動作でない場合にはディスエーブル状態の冗長選択信号（ＲＢＷＬ１〜ＲＢＷＬｋ）を出力し、冗長動作であるときには前記冗長選択信号をエネイブルさせて欠陥が発生したノーマルブロックを該当される行列にある冗長ブロックに代替されるようにする。」（５ページ右下欄２行〜１２行）
　
（２−１−２）ここにおいて、引用例１の第５図及び第６図の記載から、引用例１に記載されたスタティックＲＡＭにおいては、電源電圧としてＶｃｃ及び接地電圧が用いられているところ、第５図と摘記事項（ｋ）の「もし、ノーマルセルに欠陥が発生しないで、修理即ち冗長動作を必要としない場合には、前記冗長デコーディング回路４１０、４２０、４３０の出力（ＲＤ１）が恒常的に“ｈｉｇｈ”状態を維持するようになって、ブロック選択デコーダ６００の出力により選択されたノーマルブロックのノーマル選択信号（ＢＳＷＬｉ（ｉ＝１〜ｋ））を“ｌｏｗ”状態にして、主ワードライン（ＭＷＬ１〜ＭＷＬｍ）信号と一緒にＮＯＲゲート（Ｎ１１、Ｎ２１、Ｎｋｍ）を通じてノーマルブロックワードライン（ＢＷＬ１１〜ＢＷＬｋｍ）をエネイブルさせる。」という記載に基づいて判断すると、引用例１に記載された装置においては、Ｖｃｃ及び接地電圧が、各々「“ｈｉｇｈ”状態」及び「“ｌｏｗ”状態」に対応していることは明らかであるから、以後の記載において論理回路の入出力等の電圧を論ずる際には、「“ｈｉｇｈ”状態」及び「“ｌｏｗ”状態」に統一して記載することとする。
　
（２−１−３）摘記事項（ｃ）の「第１図は従来の冗長構造を採用したスタティックＲＡＭ（ＳＲＡＭ）のチップ構成図であり、メモリセルアレイ１０にノーマルセルブロック（ＮＢ１〜ＮＢｋ）と冗長ブロック（ＲＢ１〜ＲＢｋ）及びブロックセレクタ（ＢＳ１〜ＢＳｋ）が配列されている。」という記載における「メモリセルアレイ１０」と「ノーマルセルブロック（ＮＢ１〜ＮＢｋ）と冗長ブロック（ＲＢ１〜ＲＢｋ）」との関係は、第３図に記載されている「本発明の冗長セルを持つスタティックＲＡＭ」における「ノーマルセルブロック（ＮＢ１〜ＮＢｋ）と冗長ブロック（ＲＢ１〜ＲＢｋ）」との関係にも当然適用できるものと認められるから、第３図に記載されている「ノーマルセルブロック（ＮＢ１〜ＮＢｋ）と冗長ブロック（ＲＢ１〜ＲＢｋ）」は、当然「メモリセルアレイ１００」内に配置されているものと認める。
　また、摘記事項（ａ）の「（４）前記各冗長デコード手段は、　欠陥があるノーマルブロックを前記冗長ブロックで代替するためのヒューズプログラミング信号を発生するヒューズプログラミング手段と、」という記載と、摘記事項（ｆ）の「前記冗長デコーディング回路４１０、４２０、４３０は、第５図に図示したようにヒューズＲＦ１と抵抗Ｒ１とで構成されたヒューズプログラミング回路を使用して、ドレインでヒューズ（Ｆ１〜Ｆ２ｋ）を通過したヒューズプログラム信号を受け、前記アドレスバッファ２００のプリデコーディングされた出力（ＲＡ０／ＲＡ０バー…ＲＡｋ−１／ＲＡｋ−１バー）をゲートに入力するＮ型ＩＧＦＥＴによるＮＡＮＤ論理化によって、出力端のインバータを通じて冗長出力信号ＲＤｉ（ｉ＝１〜ｋ）を出力する回路である。」という記載に基づいて判断すると、「ヒューズＦＲ１及び抵抗素子Ｒ１とで構成されたヒューズプログラミング回路」は、各「冗長デコーディング回路４１０〜４３０」と同じブロックに属する「ノーマルセルブロックＮＢ１〜ＮＢｋ」に不良箇所が存在する場合に、前記「ヒューズＦＲ１」を切断して、抵抗Ｒ１を介してｐチャネルトランジスタのゲート端子を「“ｌｏｗ”状態」とすることにより、「ヒューズＦ１〜Ｆ２ｋ」に対して「“ｈｉｇｈ”」状態のヒューズプログラミング信号を出力し、不良箇所が存在しない場合には、前記「ヒューズＦＲ１」を切断せず、「ヒューズＦＲ１」を介してｐチャネルトランジスタのゲート端子を「“ｈｉｇｈ”」状態とすることにより、ヒューズ「Ｆ１〜Ｆ２ｋ」に対して「“ｌｏｗ”状態」のヒューズプログラミング信号を出力する構成となっていることが明らかである。
　
（２−１−４）摘記事項（ｆ）の「前記冗長デコーディング回路４１０、４２０、４３０は、第５図に図示したようにヒューズＲＦ１と抵抗Ｒ１とで構成されたヒューズプログラミング回路を使用して、ドレインでヒューズ（Ｆ１〜Ｆ２ｋ）を通過したヒューズプログラム信号を受け、前記アドレスバッファ２００のプリデコーディングされた出力（ＲＡ０／ＲＡ０バー…ＲＡｋ−１／ＲＡｋ−１バー）をゲートに入力するＮ型ＩＧＦＥＴによるＮＡＮＤ論理化によって、出力端のインバータを通じて冗長出力信号ＲＤｉ（ｉ＝１〜ｋ）を出力する回路である。」という記載、及び摘記事項（ｋ）の「もし、ノーマルセルに欠陥が発生しないで、修理即ち冗長動作を必要としない場合には、前記冗長デコーディング回路４１０、４２０、４３０の出力（ＲＤ１）が恒常的に“ｈｉｇｈ”状態を維持するようになって・・・」という記載に基づいて判断すると、第５図に示される「冗長デコーディング回路４１０〜４３０」内の「ヒューズＦ１〜Ｆ２ｋ」は、「ノーマルセルブロックＮＢ１〜ＮＢｋ」内の「ノーマルセル」に欠陥が発生した場合、切断状態とされて、その欠陥が発生した場所を特定する不良個所のアドレス情報を記憶していることは明らかである。
　
（２−１−５）第３図に示される「ノーマルセルブロックＮＢ１」と「冗長ブロックＲＢ１」、…「ノーマルセルブロックＮＢｋ」と「冗長ブロックＲＢｋ」とでそれぞれ各「ブロック」が構成されていることは明らかである。
　また、第４図の記載から「冗長デコーディング回路４１０〜４３０」は、前記各「ブロック」対応して配置されていることは明らかである。
　また、第４図及び第５図に示される各「冗長デコーディング回路４１０〜４３０」は、外部から与えられたアドレス情報であるＲＡ０／ＲＡ０バー…ＲＡｋ−１／ＲＡｋ−１バーと「ヒューズＦ１〜Ｆ２ｋ」の切断状態によって記憶された「不良個所のアドレス情報」とを１ビットごとに比較し、その比較結果が「ＮＡＮＤ論理化」されることにより、前記「アドレス情報」と前記「不良個所のアドレス情報」とが一致したとき、「“ｌｏｗ”状態」の「冗長出力信号ＲＤｉ（ｉ＝１〜ｋ）」を出力端のインバータを通じて出力しているから、前記各「冗長デコーディング回路４１０〜４３０」内には、アドレス判定部が備えられていることが明らかであり、また、このアドレス判定部には、各々「ヒューズＦ１〜Ｆ２ｋ」を備えた複数のサブアドレス判定部、並びに「ＮＡＮＤ論理化」回路、及び「インバータ」が備えられていることが明らかである。
　さらに、このアドレス判定部は、「“ｈｉｇｈ”状態」の「ヒューズプログラミング信号」が出力されている場合にはアドレスの比較が行われるのに対して、「“ｌｏｗ”状態」の「ヒューズプログラミング信号」が出力されている場合には、「ヒューズＦ１〜Ｆ２ｋ」の状態にかかわらず、常に「“ｈｉｇｈ”状態」が出力されることとなり、アドレスの比較が行われないことは明らかである。
　
（２−１−６）摘記事項（ｌ）の「そして、ブロック選択デコーダ６００の出力（φＢＳ１〜φＢＳｋ）は反転され、冗長組合手段１００のＮＯＲゲート（３４〜３６）において前記冗長デコーディング回路４１０，４２０、４３０の出力（ＲＤ１〜ＲＤｋ）と共にゲーティングされて、冗長動作でない場合にはディスエーブル状態の冗長選択信号（ＲＢＷＬ１〜ＲＢＷＬｋ）を出力し、冗長動作であるときには前記冗長選択信号をエネイブルさせて欠陥が発生したノーマルブロックを該当される行列にある冗長ブロックに代替されるようにする。」という記載及び第４図に基づいて判断すると、引用例１に記載されたスタティックＲＡＭにおいては、各ブロックに属する各冗長ブロックＲＢ１〜ＲＢｋは、「ブロック選択デコーダ６００」の「ブロックセレクティング信号（φＢＳｉ（ｉ＝１〜ｋ））」が「“ｈｉｇｈ”状態」となって、当該冗長ブロックＲＢ１〜ＲＢｋが属するブロックがアクセス先として選択され、かつ前記冗長ブロックＲＢ１〜ＲＢｋが属するブロックと同じブロックに属する前記冗長デコーディング回路４１０〜４３０内の前記アドレス判定部が前記冗長出力信号ＲＤｉ（ｉ＝１〜ｋ）として「“ｌｏｗ”状態」を出力しているとき、前記冗長ブロックＲＢ１〜ＲＢｋが属するブロックと同じブロックに属する前記ノーマルセルブロックＮＢ１〜ＮＢｋの不良箇所を冗長救済する構成となっていることが明らかである。
　
（２−１−７）以上を総合すると、引用例１には以下の発明（以下「引用発明」という。）が記載されているものと認められる。 
　「複数のメモリセルからなるノーマルセルブロックＮＢ１〜ＮＢｋと、
　前記ノーマルセルブロックＮＢ１〜ＮＢｋ内のノーマルセルに欠陥が発生した場合、その欠陥が発生した場所を特定する不良個所のアドレス情報をヒューズＦ１〜Ｆ２ｋの切断状態によって記憶する冗長デコーディング回路４１０〜４３０と、
　前記ノーマルセルブロックＮＢ１〜ＮＢｋ内の不良個所を救済する複数の冗長セルからなる冗長ブロックＲＢ１〜ＲＢｋと、
　ブロックセレクティング信号（φＢＳｉ（ｉ＝１〜ｋ））を出力するブロック選択デコーダ６００と、
　ノーマルセルブロックＮＢ１と冗長ブロックＲＢ１、…ノーマルセルブロックＮＢｋと冗長ブロックＲＢｋとからなるブロックを複数備えたスタティックＲＡＭであって、
　ノーマルセルブロックＮＢ１と冗長ブロックＲＢ１、…ノーマルセルブロックＮＢｋと冗長ブロックＲＢｋとからなる各ブロックに属する前記冗長デコーディング回路４１０〜４３０は、
　前記各冗長デコーディング回路４１０〜４３０と同じブロックに属する前記ノーマルセルブロックＮＢ１〜ＮＢｋに不良箇所が存在する場合に、ヒューズＦＲ１を切断して“ｈｉｇｈ”状態のヒューズプログラミング信号を出力し、不良箇所が存在しない場合には、前記ヒューズＦＲ１を切断せず“ｌｏｗ”状態のヒューズプログラミング信号を出力するヒューズプログラミング回路と、
　“ｈｉｇｈ”状態のヒューズプログラミング信号が出力されているとき、外部から与えられたアドレス情報ＲＡ０／ＲＡ０バー…ＲＡｋ−１／ＲＡｋ−１バーと前記ヒューズＦ１〜Ｆ２ｋの切断状態によって記憶された不良個所のアドレス情報とを比較し、前記アドレス情報と前記不良個所のアドレス情報が一致したとき、“ｌｏｗ”状態の冗長出力信号ＲＤｉ（ｉ＝１〜ｋ）を出力するアドレス判定部と、
を有し、
　前記アドレス判定部は、前記ヒューズＦ１〜Ｆ２ｋを有した複数のサブアドレス判定部、並びにＮＡＮＤ論理化回路及びインバータを有し、
　前記不良箇所を有しないノーマルセルブロックＮＢ１〜ＮＢｋと同じブロックに属する前記冗長デコーディング回路４１０〜４３０は、前記アドレス判定部による比較処理を行わず、
　前記各ブロックに属する前記各冗長ブロックＲＢ１〜ＲＢｋは、
　前記ブロック選択デコーダ６００のブロックセレクティング信号（φＢＳｉ（ｉ＝１〜ｋ））が“ｈｉｇｈ”状態となって、当該冗長ブロックＲＢ１〜ＲＢｋが属するブロックがアクセス先として選択され、かつ前記冗長ブロックＲＢ１〜ＲＢｋが属するブロックと同じブロックに属する前記冗長デコーディング回路４１０〜４３０内の前記アドレス判定部が前記冗長出力信号ＲＤｉ（ｉ＝１〜ｋ）として“ｌｏｗ”状態を出力しているとき、前記冗長ブロックＲＢ１〜ＲＢｋが属するブロックと同じブロックに属する前記ノーマルセルブロックＮＢ１〜ＮＢｋの不良箇所を冗長救済することを特徴とする、スタティックＲＡＭ。」
　
（２−２）引用例２：特開平５−２６６６９０号公報
　本願の出願日前に日本国内において頒布された特開平５−２６６６９０号公報（以下「引用例２」という。）には、図１８〜２０とともに以下の記載がある。
　「【０００２】
【従来の技術】
近年、ＤＲＡＭ（ｄｙｎａｍｉｃ　ｒａｎｄｏｍ　ａｃｃｅｓｓ　ｍｅｍｏｒｙ）等、半導体記憶装置は高集積化が進み、チップの大型化が進んでいるが、チップが大型化すると、チップ表面にゴミの付着する確率が増加し、製造歩留まりが低下する
【０００３】そこで、製造歩留まりを向上させるために、冗長用のセルを設け、ゴミの付着等により不良となったセルを冗長用のセルで救済する技術、いわゆる冗長技術が開発されている
【０００４】
その内容は、ヒューズ回路を設け、このヒューズ回路内の必要な部分のヒューズを切断することにより冗長すべきアドレスを記憶させ、以後、外部からアドレスが入力されるたびに、この外部から入力されたアドレスとヒューズ回路が記憶しているアドレスとの比較を行い、一致した場合には、冗長用のセルの選択を行うというものである
【０００５】ここに、
図１８は、このような従来の冗長方法を達成する従来の冗長回路の一例を示す回路図である。図中、１〜４はロウアドレスＡ０〜Ａ３が入力されるロウアドレス入力端子、５は冗長の有無及び冗長アドレスを記憶するヒューズ回路である
【０００６】
また、６は外部から入力されるロウアドレスＡ０〜Ａ３とヒューズ回路５が記憶する冗長アドレスとを比較して、外部から入力されるロウアドレスＡ０〜Ａ３が冗長アドレスか否かを判定する冗長判定回路、７はワード線ＷＬ０、ＷＬ１・・・の選択を行うロウデコーダ、８は冗長ワード線ＲＷＬの選択を行う冗長ロウデコーダである
【０００７】なお、
ヒューズ回路５において、９〜１３は抵抗、１４〜１８はヒューズであり、１９は冗長の有無を記憶させる部分、２０〜２３は冗長アドレスを記憶させる部分である
【０００８】ま
た、冗長判定回路６において、２４〜２７はｐＭＯＳトランジスタ（以下、ｐＭＯＳという）、２８〜３１はＥＯＲ回路（Ｅｘｃｌｕｓｉｖｅ　ＯＲ回路）、３２〜３５はｎＭＯＳトランジスタ（以下、ｎＭＯＳという）、３６、３７はＮＯＲ回路、３８はＮＡＮＤ回路である
【０００９】また、ロウデコーダ７において、３９、４０はＮＡＮＤ回路、４１、４２はインバータであり、冗長ロウデコーダ８において、４３はインバータである。
なお、ロウデコーダ７は、ＮＡＮＤ回路３８の出力（冗長判定信号）＝「Ｈ」の場合に活性化され、ＮＡＮＤ回路３８の出力＝「Ｌ」の場合には非活性とされる
【００１０】
このように構成された冗長回路においては、ロウデコーダ７を介して選択されるセルに不良がない場合、この図１８に示すように、ジャッジ用のヒューズ１４の切断は行われず、ノード４４は「Ｌ」に維持される
【００１１】
この結果、ｎＭＯＳ３２〜３５＝ＯＦＦで、ＥＯＲ回路２８〜３１＝非活性とされる。また、ｐＭＯＳ２４〜３７＝ＯＮとされるので、ＮＯＲ回路３６、３７の出力＝「Ｌ」となり、ＮＡＮＤ回路３８の出力＝「Ｈ」となる
【００１２】
この結果、インバータ４３の出力＝「Ｌ」となり、冗長ワード線ＲＷＬ＝非選択とされると共に、ロウデコーダ７＝活性とされる。したがって、この場合には、入力されるロウアドレスＡ０〜Ａ３に対応したワード線ＷＬ０、ＷＬ１・・・の選択が行われる
【００１３】
これに対して、ロウデコーダ７を介して選択されるセルに不良のセルがある場合には、図１９に示すように、ジャッジ用のヒューズ１４が切断されると共に、ノード４５〜４８のレベルが冗長アドレスに対応するように、必要なヒューズの切断が行われる
【００１４】
例えば、Ａ０＝「Ｈ」、Ａ１＝「Ｌ」、Ａ２＝「Ｌ」、Ａ３＝「Ｌ」で選択されるアドレスを冗長する場合には、Ａ０に対応するヒューズ１５が切断され、Ａ１〜Ａ３に対応するヒューズ１６〜１８は非切断とされる
【００１５】
この結果、ノード４４、４５、４６、４７、４８のレベルは、「Ｈ」、「Ｈ」、「Ｌ」、「Ｌ」、「Ｌ」となり、ｎＭＯＳ３２〜３５＝ＯＮとされ、ＥＯＲ回路２８〜３１＝活性とされると共に、ｐＭＯＳ２４〜２７＝ＯＦＦとされる
【００１６】
ここに、Ａ０＝「Ｈ」、Ａ１＝「Ｌ」、Ａ２＝「Ｌ」、Ａ３＝「Ｌ」なるロウアドレスが入力されると、ＥＯＲ回路２８〜３１の出力＝「Ｌ」となり、ＮＯＲ回路３６、３７の出力＝「Ｈ」、ＮＡＮＤ回路３８の出力＝「Ｌ」となる
【００１７】
したがって、この場合には、インバータ４３の出力＝「Ｈ」で、冗長ワード線ＲＷＬが選択されると共に、ロウデコーダ７＝非活性とされ、ロウデコーダ７によるワード線ＷＬ０、ＷＬ１・・・の選択は行われない
【００１８】
なお、外部からＡ０＝「Ｈ」、Ａ１＝「Ｌ」、Ａ２＝「Ｌ」、Ａ３＝「Ｌ」以外のアドレスが入力されると、ＥＯＲ回路２８〜３１の１つ以上の出力が「Ｈ」となるので、ＮＡＮＤ回路３８の出力＝「Ｈ」となり、冗長ワード線ＲＷＬ＝非選択とされると共に、ロウデコーダ７＝活性とされ、ワード線ＷＬ０、ＷＬ１・・・の選択が行われる
【００１９】ここに、コラム側の冗長回路も図１８に示すと同様にして構成されるが、これら従来の冗長回路を搭載して構成される半導体記憶装置は、例えば、図２０に示すようにレイアウトされる。
【００２０】図中、４９はチップ本体、５０〜５９はパッド、６０〜６７はヒューズ回路及び冗長判定回路が配置されたブロック、６８、６９はアドレス信号路及び冗長判定信号路、７０は周辺回路、７１、７２はＸデコーダ、７３〜７６はＹデコーダ、７７〜８０はセルアレイである。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「冗長デコーディング回路４１０〜４３０」及び「スタティックＲＡＭ」が、各々補正発明の「冗長救済判定回路」及び「半導体記憶装置」に相当することは明らかである。
　また、引用発明の「複数のメモリセルからなるノーマルセルブロックＮＢ１〜ＮＢｋ」と補正発明の「複数のメモリセルから成るメモリセルアレイ」とは、複数のメモリセルから成るメモリ部である点で一致し、引用発明の「複数の冗長セルからなる冗長ブロックＲＢ１〜ＲＢｋ」と補正発明の「複数の冗長メモリセルから成る冗長メモリセルアレイ」とは、複数の冗長メモリセルから成る冗長メモリ部である点で一致する。
　したがって、引用発明の「複数のメモリセルからなるノーマルセルブロックＮＢ１〜ＮＢｋと、　前記ノーマルセルブロックＮＢ１〜ＮＢｋ内のノーマルセルに欠陥が発生した場合、その欠陥が発生した場所を特定する不良個所のアドレス情報をヒューズＦ１〜Ｆ２ｋの切断状態によって記憶する冗長デコーディング回路４１０〜４３０と、　前記ノーマルセルブロックＮＢ１〜ＮＢｋ内の不良個所を救済する複数の冗長セルからなる冗長ブロックＲＢ１〜ＲＢｋと、　ブロックセレクティング信号（φＢＳｉ（ｉ＝１〜ｋ））を出力するブロック選択デコーダ６００と、　ノーマルセルブロックＮＢ１と冗長ブロックＲＢ１、…ノーマルセルブロックＮＢｋと冗長ブロックＲＢｋとからなるブロックを複数備えたスタティックＲＡＭ」は、補正発明の「複数のメモリセルから成るメモリセルアレイと、前記メモリセルアレイの不良箇所を特定する不良箇所アドレス情報を記憶する冗長救済判定回路と、前記メモリセルアレイの不良箇所を救済する複数の冗長メモリセルから成る冗長メモリセルアレイと、を含むブロックを複数備えた半導体記憶装置」に対応しており、両者は「複数のメモリセルから成るメモリ部と、前記メモリ部の不良箇所を特定する不良箇所アドレス情報を記憶する冗長救済判定回路と、前記メモリ部の不良箇所を救済する複数の冗長メモリセルから成る冗長メモリ部と、を含むブロックを複数備えた半導体記憶装置」である点で一致する。
　
（３−２）引用発明の「ノーマルセルブロックＮＢ１と冗長ブロックＲＢ１、…ノーマルセルブロックＮＢｋと冗長ブロックＲＢｋとからなる各ブロックに属する前記冗長デコーディング回路４１０〜４３０」は、補正発明の「前記各ブロックに属する前記各冗長救済判定回路」に相当する。
　
（３−３）引用発明の「ヒューズプログラミング回路」は、「前記各冗長デコーディング回路４１０〜４３０と同じブロックに属する前記ノーマルセルブロックＮＢ１〜ＮＢｋに不良箇所が存在する場合に、」「“ｈｉｇｈ”状態」を出力するものであるから、引用発明の「“ｈｉｇｈ”状態」は、補正発明の「第１のレベル」に相当し、引用発明の「前記各冗長デコーディング回路４１０〜４３０と同じブロックに属する前記ノーマルセルブロックＮＢ１〜ＮＢｋに不良箇所が存在する場合に、ヒューズＦＲ１を切断して“ｈｉｇｈ”状態のヒューズプログラミング信号を出力し、不良箇所が存在しない場合には、前記ヒューズＦＲ１を切断せず“ｌｏｗ”状態のヒューズプログラミング信号を出力するヒューズプログラミング回路」と、補正発明の「前記各冗長救済判定回路と同じブロックに属する前記メモリセルアレイに不良箇所が存在する場合にブロック判定信号として第１のレベルを出力するブロック判定部」とは、「前記各冗長救済判定回路と同じブロックに属する前記メモリ部に不良箇所が存在する場合にブロック判定信号として第１のレベルを出力するブロック判定部」である点で一致する。
　
（３−４）引用発明の「“ｈｉｇｈ”状態のヒューズプログラミング信号が出力されているとき、外部から与えられたアドレス情報ＲＡ０／ＲＡ０バー…ＲＡｋ−１／ＲＡｋ−１バーと前記ヒューズＦ１〜Ｆ２ｋの切断状態によって記憶された不良個所のアドレス情報とを比較し、前記アドレス情報と前記不良個所のアドレス情報が一致したとき、“ｌｏｗ”状態の冗長出力信号ＲＤｉ（ｉ＝１〜ｋ）を出力するアドレス判定部」についてみると、引用発明においては、当該「アドレス判定部」の出力である「冗長出力信号ＲＤｉ（ｉ＝１〜ｋ）」が「“ｌｏｗ”状態」であるときに不良箇所の救済を行う構成となっているから、引用発明の「冗長出力信号ＲＤｉ（ｉ＝１〜ｋ）」は、補正発明の「冗長救済判定信号」に相当し、引用発明の「“ｌｏｗ”状態」は、補正発明の「第２のレベル」に相当する。
　したがって、引用発明の「“ｈｉｇｈ”状態のヒューズプログラミング信号が出力されているとき、外部から与えられたアドレス情報ＲＡ０／ＲＡ０バー…ＲＡｋ−１／ＲＡｋ−１バーと前記ヒューズＦ１〜Ｆ２ｋの切断状態によって記憶された不良個所のアドレス情報とを比較し、前記アドレス情報と前記不良個所のアドレス情報が一致したとき、“ｌｏｗ”状態の冗長出力信号ＲＤｉ（ｉ＝１〜ｋ）を出力するアドレス判定部」は、補正発明の「前記第１のレベルが出力されているとき、外部から与えられたアドレス情報と前記不良箇所アドレス情報を比較し、前記アドレス情報と前記不良箇所アドレス情報が一致したとき、冗長救済判定信号として第２のレベルを出力するアドレス判定部」に相当する。
　
（３−５）引用発明の「ＮＡＮＤ論理化回路及びインバータ」は補正発明の「論理演算部」に相当するから、引用発明の「前記アドレス判定部は、前記ヒューズＦ１〜Ｆ２ｋを有した複数のサブアドレス判定部、並びにＮＡＮＤ論理化回路及びインバータを有し」ている構成は、補正発明の「前記アドレス判定部は、複数のサブアドレス判定部と、論理演算部とを有し、　前記各サブアドレス判定部は、ヒューズ素子と、排他的論理和回路とを有し」ている構成に対応しており、両者は、「前記アドレス判定部は、複数のサブアドレス判定部と、論理演算部とを有し、　前記各サブアドレス判定部は、ヒューズ素子を有し」ている構成である点で一致する。
　
（３−６）補正発明の「論理演算部」に相当する引用発明の「ＮＡＮＤ論理化回路及びインバータ」が、「ヒューズＦ１〜Ｆ２ｋを有した複数のサブアドレス判定部」の出力がすべて「“ｈｉｇｈ”状態」の場合（すなわち、どの「ヒューズＦ１〜Ｆ２ｋを有した複数のサブアドレス判定部」の出力も「“ｌｏｗ”状態」となっていない場合）に、補正発明の「第２のレベル」に相当する「“ｌｏｗ”状態」を出力するものであることは、引用例１の第５図から明らかであるから、引用発明の「“ｈｉｇｈ”状態」は、補正発明の「前記第４のレベル」に相当するとともに、引用発明においても補正発明と同様に、「前記論理演算部は、前記各サブアドレス判定部から出力されたアドレス判定信号が全て前記第４のレベルである場合に前記第２のレベルを出力」する構成となっているものと認められる。
　
（３−７）引用発明の「前記不良箇所を有しないノーマルセルブロックＮＢ１〜ＮＢｋと同じブロックに属する前記冗長デコーディング回路４１０〜４３０は、前記アドレス判定部による比較処理を行わ」ない構成と、補正発明の「前記不良箇所を有しないメモリセルアレイと同じブロックに属する前記冗長救済判定回路は、前記各サブアドレス判定部内の前記排他的論理和回路の電源制御端を介して前記各排他的論理和回路をディスエーブル状態として前記アドレス判定部による比較処理を行わ」ない構成とは、「前記不良箇所を有しないメモリ部と同じブロックに属する前記冗長救済判定回路は、前記アドレス判定部による比較処理を行わ」ない構成である点で一致する。
　
（３−８）引用発明の「前記各ブロックに属する前記各冗長ブロックＲＢ１〜ＲＢｋ」と、補正発明の「前記各ブロックに属する前記各冗長メモリセルアレイ」とは、「前記各ブロックに属する前記各冗長メモリ部」である点で一致する。
　また、引用発明の「前記ブロック選択デコーダ６００のブロックセレクティング信号（φＢＳｉ（ｉ＝１〜ｋ））が“ｈｉｇｈ”状態となって、当該冗長ブロックＲＢ１〜ＲＢｋが属するブロックがアクセス先として選択され」る構成と、補正発明の「当該冗長メモリセルアレイが属するブロックがアクセス先として選択され」る構成とは、「当該冗長メモリ部が属するブロックがアクセス先として選択され」る構成である点で一致する。
　また、引用発明の「前記冗長ブロックＲＢ１〜ＲＢｋが属するブロックと同じブロックに属する前記冗長デコーディング回路４１０〜４３０内の前記アドレス判定部が前記冗長出力信号ＲＤｉ（ｉ＝１〜ｋ）として“ｌｏｗ”状態を出力しているとき」と、補正発明の「前記冗長メモリセルアレイが属するブロックと同じブロックに属する前記冗長救済判定回路が有する前記アドレス判定部が前記冗長救済判定信号として第２のレベルを出力しているとき」とは、「前記冗長メモリ部が属するブロックと同じブロックに属する前記冗長救済判定回路が有する前記アドレス判定部が前記冗長救済判定信号として第２のレベルを出力しているとき」である点で一致する。
　したがって、引用発明の「前記各ブロックに属する前記各冗長ブロックＲＢ１〜ＲＢｋは、　前記ブロック選択デコーダ６００のブロックセレクティング信号（φＢＳｉ（ｉ＝１〜ｋ））が“ｈｉｇｈ”状態となって、当該冗長ブロックＲＢ１〜ＲＢｋが属するブロックがアクセス先として選択され、かつ前記冗長ブロックＲＢ１〜ＲＢｋが属するブロックと同じブロックに属する前記冗長デコーディング回路４１０〜４３０内の前記アドレス判定部が前記冗長出力信号ＲＤｉ（ｉ＝１〜ｋ）として“ｌｏｗ”状態を出力しているとき、前記冗長ブロックＲＢ１〜ＲＢｋが属するブロックと同じブロックに属する前記ノーマルセルブロックＮＢ１〜ＮＢｋの不良箇所を冗長救済する」構成は、補正発明の「前記各ブロックに属する前記各冗長メモリセルアレイは、　当該冗長メモリセルアレイが属するブロックがアクセス先として選択され、かつ前記冗長メモリセルアレイが属するブロックと同じブロックに属する前記冗長救済判定回路が有する前記アドレス判定部が前記冗長救済判定信号として第２のレベルを出力しているとき、前記冗長メモリセルアレイが属するブロックと同じブロックに属する前記メモリセルアレイの不良箇所を冗長救済する」構成に対応しており、両者は、「前記各ブロックに属する前記各冗長メモリ部は、　当該冗長メモリ部が属するブロックがアクセス先として選択され、かつ前記冗長メモリ部が属するブロックと同じブロックに属する前記冗長救済判定回路が有する前記アドレス判定部が前記冗長救済判定信号として第２のレベルを出力しているとき、前記冗長メモリ部が属するブロックと同じブロックに属する前記メモリ部の不良箇所を冗長救済する」構成である点で一致する。
　
（３−９）以上のことを踏まえると、補正発明と引用発明とは、
　「複数のメモリセルから成るメモリ部と、前記メモリ部の不良箇所を特定する不良箇所アドレス情報を記憶する冗長救済判定回路と、前記メモリ部の不良箇所を救済する複数の冗長メモリセルから成る冗長メモリ部と、を含むブロックを複数備えた半導体記憶装置であって、
　前記各ブロックに属する前記各冗長救済判定回路は、
　前記各冗長救済判定回路と同じブロックに属する前記メモリ部に不良箇所が存在する場合にブロック判定信号として第１のレベルを出力するブロック判定部と、
　前記第１のレベルが出力されているとき、外部から与えられたアドレス情報と前記不良箇所アドレス情報を比較し、前記アドレス情報と前記不良箇所アドレス情報が一致したとき、冗長救済判定信号として第２のレベルを出力するアドレス判定部と、
を有し、
　前記アドレス判定部は、複数のサブアドレス判定部と、論理演算部とを有し、
　前記各サブアドレス判定部は、ヒューズ素子を有し、
　前記論理演算部は、前記各サブアドレス判定部から出力されたアドレス判定信号が全て第４のレベルである場合に前記第２のレベルを出力し、
　前記不良箇所を有しないメモリ部と同じブロックに属する前記冗長救済判定回路は、前記アドレス判定部による比較処理を行わず、
　前記各ブロックに属する前記各冗長メモリ部は、
　当該冗長メモリ部が属するブロックがアクセス先として選択され、かつ前記冗長メモリ部が属するブロックと同じブロックに属する前記冗長救済判定回路が有する前記アドレス判定部が前記冗長救済判定信号として第２のレベルを出力しているとき、前記冗長メモリ部が属するブロックと同じブロックに属する前記メモリ部の不良箇所を冗長救済することを特徴とする、半導体記憶装置。」
　
　である点で一致し、以下の点で相違する。
（相違点１）
　「メモリ部」及び「冗長メモリ部」が、補正発明では「メモリセルアレイ」及び「冗長メモリセルアレイ」であるのに対して、引用発明では「ノーマルセルブロック」及び「冗長ブロック」であり、メモリセルアレイで構成されていることが特定されていない点。
　
（相違点２）
　補正発明は、「サブアドレス判定部」が「排他的論理和回路」「を有し、　前記排他的論理和回路の第１入力端には、前記ヒューズ素子が切断されている場合に前記第３のレベルが入力され、前記ヒューズ素子が切断されていない場合に前記第４のレベルが入力され、前記排他的論理和回路の第２入力端に前記アドレス情報が入力され、前記排他的論理和回路の電源制御端に前記ブロック判定信号が入力されることで、前記排他的論理和回路の出力端からアドレス判定信号が出力され」るものであるのに対して、引用発明は、「サブアドレス判定部」が引用例１の第５図に記載されたような構成となっており、補正発明の構成とは異なる点。
　
（相違点３）「前記アドレス判定部による比較処理を行わ」ない機能を実現するに際して、補正発明では、「前記各サブアドレス判定部内の前記排他的論理和回路の電源制御端を介して前記各排他的論理和回路をディスエーブル状態」することにより実現しているのに対して、引用発明では、引用例１の第５図に記載された回路により実現しており、補正発明とは構成が互いに異なる点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
　一般的に、半導体記憶装置の分野において、メモリセルの集合体をメモリセルのアレイで構成することは、従来から当業者が慣用的に用いてきている周知技術であるから、引用発明において、「ノーマルセルブロック」及び「冗長ブロック」をメモリセルのアレイで構成すること、すなわち、「ノーマルセルブロック」及び「冗長ブロック」を、各々補正発明のように「メモリセルアレイ」及び「冗長メモリセルアレイ」とすることは、当業者が容易になし得たことである。
　したがって、相違点１は周知技術を勘案することにより、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
　一般に、冗長セルを使用するか否かの判定を行うために、ヒューズ素子の切断により規定される不良アドレス情報と外部から与えられたアドレス情報とを各ビットごとに比較するに当たり、各ビットごとに排他的論理和回路を設け、当該排他的論理和回路の各入力端子に、各々ヒューズ素子が切断されているか否かに応じて論理レベルが変化する信号、及び外部アドレス信号を入力することにより、比較を実行することにより、判定を行うことは、例えば、引用例２における従来技術の説明に関する記載である図１８及び０００３段落〜０００８段落の「【０００３】そこで、製造歩留まりを向上させるために、冗長用のセルを設け、ゴミの付着等により不良となったセルを冗長用のセルで救済する技術、いわゆる冗長技術が開発されている。【０００４】その内容は、ヒューズ回路を設け、このヒューズ回路内の必要な部分のヒューズを切断することにより冗長すべきアドレスを記憶させ、以後、外部からアドレスが入力されるたびに、この外部から入力されたアドレスとヒューズ回路が記憶しているアドレスとの比較を行い、一致した場合には、冗長用のセルの選択を行うというものである。【０００５】ここに、図１８は、このような従来の冗長方法を達成する従来の冗長回路の一例を示す回路図である。図中、１〜４はロウアドレスＡ０〜Ａ３が入力されるロウアドレス入力端子、５は冗長の有無及び冗長アドレスを記憶するヒューズ回路である。【０００６】また、６は外部から入力されるロウアドレスＡ０〜Ａ３とヒューズ回路５が記憶する冗長アドレスとを比較して、外部から入力されるロウアドレスＡ０〜Ａ３が冗長アドレスか否かを判定する冗長判定回路、７はワード線ＷＬ０、ＷＬ１・・・の選択を行うロウデコーダ、８は冗長ワード線ＲＷＬの選択を行う冗長ロウデコーダである。【０００７】なお、ヒューズ回路５において、９〜１３は抵抗、１４〜１８はヒューズであり、１９は冗長の有無を記憶させる部分、２０〜２３は冗長アドレスを記憶させる部分である。【０００８】また、冗長判定回路６において、２４〜２７はｐＭＯＳトランジスタ（以下、ｐＭＯＳという）、２８〜３１はＥＯＲ回路（Ｅｘｃｌｕｓｉｖｅ　ＯＲ回路）、３２〜３５はｎＭＯＳトランジスタ（以下、ｎＭＯＳという）、３６、３７はＮＯＲ回路、３８はＮＡＮＤ回路である。」という記載からも明らかなように、当業者における周知技術である。
　
　したがって、引用発明において、「サブアドレス判定部」を、第５図に記載されたような構成に換え、各ビットごとに排他的論理和回路を設け、当該排他的論理和回路の各入力端子に、各々ヒューズ素子が切断されているか否かに応じて論理レベルが変化する信号、及び外部アドレス信号を入力することにより、比較を実行する構成とすること、すなわち、補正発明のように、「排他的論理和回路」「を有し、　前記排他的論理和回路の第１入力端には、前記ヒューズ素子が切断されている場合に前記第３のレベルが入力され、前記ヒューズ素子が切断されていない場合に前記第４のレベルが入力され、前記排他的論理和回路の第２入力端に前記アドレス情報が入力され、前記排他的論理和回路の電源制御端に前記ブロック判定信号が入力されることで、前記排他的論理和回路の出力端からアドレス判定信号が出力され」る構成とすることは、当業者が容易になし得たことである。
　したがって、相違点２は周知技術を勘案することにより、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−３）相違点３について
　一般に、論理回路により演算処理を行うに当たり、演算処理を行う必要がないときには、論理回路への電源の供給を停止し、当該論理回路をディスエーブル状態として消費電力を低減することは、当業者における周知技術である。アドレス比較のために用いられる排他的論理和回路についても当然例外ではなく、例えば、引用例２における従来技術の説明に関する記載である図１８及び００１０段落〜００１１段落には「【００１０】このように構成された冗長回路においては、ロウデコーダ７を介して選択されるセルに不良がない場合、この図１８に示すように、ジャッジ用のヒューズ１４の切断は行われず、ノード４４は「Ｌ」に維持される。【００１１】この結果、ｎＭＯＳ３２〜３５＝ＯＦＦで、ＥＯＲ回路２８〜３１＝非活性とされる。また、ｐＭＯＳ２４〜３７＝ＯＮとされるので、ＮＯＲ回路３６、３７の出力＝「Ｌ」となり、ＮＡＮＤ回路３８の出力＝「Ｈ」となる。」と記載されており、同引用例２には、アドレス比較のために用いられる排他的論理和回路である「ＥＯＲ回路２８〜３１」への電源供給を、比較を行わない場合に停止することが記載されているものと認められる。
　したがって、引用発明において、補正発明のように、「排他的論理和回路」「を有し、　前記排他的論理和回路の第１入力端には、前記ヒューズ素子が切断されている場合に前記第３のレベルが入力され、前記ヒューズ素子が切断されていない場合に前記第４のレベルが入力され、前記排他的論理和回路の第２入力端に前記アドレス情報が入力され、前記排他的論理和回路の電源制御端に前記ブロック判定信号が入力されることで、前記排他的論理和回路の出力端からアドレス判定信号が出力され」る構成とするに当たり、「前記アドレス判定部による比較処理を行わ」ない機能を実現するに際して、上記周知技術を適用し、補正発明のように、「前記各サブアドレス判定部内の前記排他的論理和回路の電源制御端を介して前記各排他的論理和回路をディスエーブル状態」とすることは、当業者が容易になし得たことである。
　したがって、相違点３は周知技術を勘案することにより、当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−４）相違点についてのまとめ
　以上検討したとおりであるから、相違点１〜３は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、補正発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定についてのむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２０年７月７日付けの手続補正は上記のとおり却下されたので、本願の請求項１〜１０に係る発明は、平成２０年３月１８日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１０に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される以下のとおりのものである。
　「【請求項１】
　複数のメモリセルから成るメモリセルアレイと、前記メモリセルアレイの不良箇所を特定する不良箇所アドレス情報を記憶する冗長救済判定回路と、前記メモリセルアレイの不良箇所を救済する複数の冗長メモリセルから成る冗長メモリセルアレイと、を含むブロックを複数備えた半導体記憶装置であって、
　前記各ブロックに属する前記各冗長救済判定回路は、
　前記各冗長救済判定回路と同じブロックに属する前記メモリセルアレイに不良箇所が存在する場合にブロック判定信号として第１のレベルを出力するブロック判定部と、
　前記第１のレベルが出力されているとき、外部から与えられたアドレス情報と前記不良箇所アドレス情報を比較し、前記アドレス情報と前記不良箇所アドレス情報が一致したとき、冗長救済判定信号として第２のレベルを出力するアドレス判定部と、
を有し、
　前記不良箇所を有しないメモリセルアレイと同じブロックに属する前記冗長救済判定回路は、前記アドレス判定部による比較処理を行わず、
　前記各ブロックに属する前記各冗長メモリセルアレイは、
　当該冗長メモリセルアレイが属するブロックがアクセス先として選択され、かつ前記冗長メモリセルアレイが属するブロックと同じブロックに属する前記冗長救済判定回路が有する前記アドレス判定部が前記冗長救済判定信号として第２のレベルを出力しているとき、前記冗長メモリセルアレイが属するブロックと同じブロックに属する前記メモリセルアレイの不良箇所を冗長救済することを特徴とする、半導体記憶装置。」
　
第４．引用刊行物に記載された発明
　本願の出願日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平３−２０３８９５号公報（引用例１）には、上記第２．４．（２−１−１）に記載したとおりの事項、及び上記第２．４．（２−１−７）に記載したとおりの以下の発明（引用発明）が記載されているものと認められる。
　「複数のメモリセルからなるノーマルセルブロックＮＢ１〜ＮＢｋと、
　前記ノーマルセルブロックＮＢ１〜ＮＢｋ内のノーマルセルに欠陥が発生した場合、その欠陥が発生した場所を特定する不良個所のアドレス情報をヒューズＦ１〜Ｆ２ｋの切断状態によって記憶する冗長デコーディング回路４１０〜４３０と、
　前記ノーマルセルブロックＮＢ１〜ＮＢｋ内の不良個所を救済する複数の冗長セルからなる冗長ブロックＲＢ１〜ＲＢｋと、
　ブロックセレクティング信号（φＢＳｉ（ｉ＝１〜ｋ））を出力するブロック選択デコーダ６００と、
　ノーマルセルブロックＮＢ１と冗長ブロックＲＢ１、…ノーマルセルブロックＮＢｋと冗長ブロックＲＢｋとからなるブロックを複数備えたスタティックＲＡＭであって、
　ノーマルセルブロックＮＢ１と冗長ブロックＲＢ１、…ノーマルセルブロックＮＢｋと冗長ブロックＲＢｋとからなる各ブロックに属する前記冗長デコーディング回路４１０〜４３０は、
　前記各冗長デコーディング回路４１０〜４３０と同じブロックに属する前記ノーマルセルブロックＮＢ１〜ＮＢｋに不良箇所が存在する場合に、ヒューズＦＲ１を切断して“ｈｉｇｈ”状態のヒューズプログラミング信号を出力し、不良箇所が存在しない場合には、前記ヒューズＦＲ１を切断せず“ｌｏｗ”状態のヒューズプログラミング信号を出力するヒューズプログラミング回路と、
　“ｈｉｇｈ”状態のヒューズプログラミング信号が出力されているとき、外部から与えられたアドレス情報ＲＡ０／ＲＡ０バー…ＲＡｋ−１／ＲＡｋ−１バーと前記ヒューズＦ１〜Ｆ２ｋの切断状態によって記憶された不良個所のアドレス情報とを比較し、前記アドレス情報と前記不良個所のアドレス情報が一致したとき、“ｌｏｗ”状態の冗長出力信号ＲＤｉ（ｉ＝１〜ｋ）を出力するアドレス判定部と、
を有し、
　前記アドレス判定部は、前記ヒューズＦ１〜Ｆ２ｋを有した複数のサブアドレス判定部、並びにＮＡＮＤ論理化回路及びインバータを有し、
　前記不良箇所を有しないノーマルセルブロックＮＢ１〜ＮＢｋと同じブロックに属する前記冗長デコーディング回路４１０〜４３０は、前記アドレス判定部による比較処理を行わず、
　前記各ブロックに属する前記各冗長ブロックＲＢ１〜ＲＢｋは、
　前記ブロック選択デコーダ６００のブロックセレクティング信号（φＢＳｉ（ｉ＝１〜ｋ））が“ｈｉｇｈ”状態となって、当該冗長ブロックＲＢ１〜ＲＢｋが属するブロックがアクセス先として選択され、かつ前記冗長ブロックＲＢ１〜ＲＢｋが属するブロックと同じブロックに属する前記冗長デコーディング回路４１０〜４３０内の前記アドレス判定部が前記冗長出力信号ＲＤｉ（ｉ＝１〜ｋ）として“ｌｏｗ”状態を出力しているとき、前記冗長ブロックＲＢ１〜ＲＢｋが属するブロックと同じブロックに属する前記ノーマルセルブロックＮＢ１〜ＮＢｋの不良箇所を冗長救済することを特徴とする、スタティックＲＡＭ。」
　
第５．本願発明と引用発明との対比
１．引用発明の「冗長デコーディング回路４１０〜４３０」及び「スタティックＲＡＭ」が、各々本願発明の「冗長救済判定回路」及び「半導体記憶装置」に相当することは明らかである。
　また、引用発明の「複数のメモリセルからなるノーマルセルブロックＮＢ１〜ＮＢｋ」と本願発明の「複数のメモリセルから成るメモリセルアレイ」とは、複数のメモリセルから成るメモリ部である点で一致し、引用発明の「複数の冗長セルからなる冗長ブロックＲＢ１〜ＲＢｋ」と本願発明の「複数の冗長メモリセルから成る冗長メモリセルアレイ」とは、複数の冗長メモリセルから成る冗長メモリ部である点で一致する。
　したがって、引用発明の「複数のメモリセルからなるノーマルセルブロックＮＢ１〜ＮＢｋと、　前記ノーマルセルブロックＮＢ１〜ＮＢｋ内のノーマルセルに欠陥が発生した場合、その欠陥が発生した場所を特定する不良個所のアドレス情報をヒューズＦ１〜Ｆ２ｋの切断状態によって記憶する冗長デコーディング回路４１０〜４３０と、　前記ノーマルセルブロックＮＢ１〜ＮＢｋ内の不良個所を救済する複数の冗長セルからなる冗長ブロックＲＢ１〜ＲＢｋと、　ブロックセレクティング信号（φＢＳｉ（ｉ＝１〜ｋ））を出力するブロック選択デコーダ６００と、　ノーマルセルブロックＮＢ１と冗長ブロックＲＢ１、…ノーマルセルブロックＮＢｋと冗長ブロックＲＢｋとからなるブロックを複数備えたスタティックＲＡＭ」は、本願発明の「複数のメモリセルから成るメモリセルアレイと、前記メモリセルアレイの不良箇所を特定する不良箇所アドレス情報を記憶する冗長救済判定回路と、前記メモリセルアレイの不良箇所を救済する複数の冗長メモリセルから成る冗長メモリセルアレイと、を含むブロックを複数備えた半導体記憶装置」に対応しており、両者は「複数のメモリセルから成るメモリ部と、前記メモリ部の不良箇所を特定する不良箇所アドレス情報を記憶する冗長救済判定回路と、前記メモリ部の不良箇所を救済する複数の冗長メモリセルから成る冗長メモリ部と、を含むブロックを複数備えた半導体記憶装置」である点で一致する。
　
２．引用発明の「ノーマルセルブロックＮＢ１と冗長ブロックＲＢ１、…ノーマルセルブロックＮＢｋと冗長ブロックＲＢｋとからなる各ブロックに属する前記冗長デコーディング回路４１０〜４３０」は、本願発明の「前記各ブロックに属する前記各冗長救済判定回路」に相当する。
　
３．引用発明の「ヒューズプログラミング回路」は、「前記各冗長デコーディング回路４１０〜４３０と同じブロックに属する前記ノーマルセルブロックＮＢ１〜ＮＢｋに不良箇所が存在する場合に、」「“ｈｉｇｈ”状態」を出力するものであるから、引用発明の「“ｈｉｇｈ”状態」は、本願発明の「第１のレベル」に相当し、引用発明の「前記各冗長デコーディング回路４１０〜４３０と同じブロックに属する前記ノーマルセルブロックＮＢ１〜ＮＢｋに不良箇所が存在する場合に、ヒューズＦＲ１を切断して“ｈｉｇｈ”状態のヒューズプログラミング信号を出力し、不良箇所が存在しない場合には、前記ヒューズＦＲ１を切断せず“ｌｏｗ”状態のヒューズプログラミング信号を出力するヒューズプログラミング回路」と、本願発明の「前記各冗長救済判定回路と同じブロックに属する前記メモリセルアレイに不良箇所が存在する場合にブロック判定信号として第１のレベルを出力するブロック判定部」とは、「前記各冗長救済判定回路と同じブロックに属する前記メモリ部に不良箇所が存在する場合にブロック判定信号として第１のレベルを出力するブロック判定部」である点で一致する。
　
４．引用発明の「“ｈｉｇｈ”状態のヒューズプログラミング信号が出力されているとき、外部から与えられたアドレス情報ＲＡ０／ＲＡ０バー…ＲＡｋ−１／ＲＡｋ−１バーと前記ヒューズＦ１〜Ｆ２ｋの切断状態によって記憶された不良個所のアドレス情報とを比較し、前記アドレス情報と前記不良個所のアドレス情報が一致したとき、“ｌｏｗ”状態の冗長出力信号ＲＤｉ（ｉ＝１〜ｋ）を出力するアドレス判定部」についてみると、引用発明においては、当該「アドレス判定部」の出力である「冗長出力信号ＲＤｉ（ｉ＝１〜ｋ）」が「“ｌｏｗ”状態」であるときに不良箇所の救済を行う構成となっているから、引用発明の「冗長出力信号ＲＤｉ（ｉ＝１〜ｋ）」は、本願発明の「冗長救済判定信号」に相当し、引用発明の「“ｌｏｗ”状態」は、本願発明の「第２のレベル」に相当する。
　したがって、引用発明の「“ｈｉｇｈ”状態のヒューズプログラミング信号が出力されているとき、外部から与えられたアドレス情報ＲＡ０／ＲＡ０バー…ＲＡｋ−１／ＲＡｋ−１バーと前記ヒューズＦ１〜Ｆ２ｋの切断状態によって記憶された不良個所のアドレス情報とを比較し、前記アドレス情報と前記不良個所のアドレス情報が一致したとき、“ｌｏｗ”状態の冗長出力信号ＲＤｉ（ｉ＝１〜ｋ）を出力するアドレス判定部」は、本願発明の「前記第１のレベルが出力されているとき、外部から与えられたアドレス情報と前記不良箇所アドレス情報を比較し、前記アドレス情報と前記不良箇所アドレス情報が一致したとき、冗長救済判定信号として第２のレベルを出力するアドレス判定部」に相当する。
　
５．引用発明の「前記不良箇所を有しないノーマルセルブロックＮＢ１〜ＮＢｋと同じブロックに属する前記冗長デコーディング回路４１０〜４３０は、前記アドレス判定部による比較処理を行わ」ない構成と、本願発明の「前記不良箇所を有しないメモリセルアレイと同じブロックに属する前記冗長救済判定回路は、前記アドレス判定部による比較処理を行わ」ない構成とは、「前記不良箇所を有しないメモリ部と同じブロックに属する前記冗長救済判定回路は、前記アドレス判定部による比較処理を行わ」ない構成である点で一致する。
　
６．引用発明の「前記各ブロックに属する前記各冗長ブロックＲＢ１〜ＲＢｋ」と、本願発明の「前記各ブロックに属する前記各冗長メモリセルアレイ」とは、「前記各ブロックに属する前記各冗長メモリ部」である点で一致する。
　また、引用発明の「前記ブロック選択デコーダ６００のブロックセレクティング信号（φＢＳｉ（ｉ＝１〜ｋ））が“ｈｉｇｈ”状態となって、当該冗長ブロックＲＢ１〜ＲＢｋが属するブロックがアクセス先として選択され」る構成と、本願発明の「当該冗長メモリセルアレイが属するブロックがアクセス先として選択され」る構成とは、「当該冗長メモリ部が属するブロックがアクセス先として選択され」る構成である点で一致する。
　また、引用発明の「前記冗長ブロックＲＢ１〜ＲＢｋが属するブロックと同じブロックに属する前記冗長デコーディング回路４１０〜４３０内の前記アドレス判定部が前記冗長出力信号ＲＤｉ（ｉ＝１〜ｋ）として“ｌｏｗ”状態を出力しているとき」と、本願発明の「前記冗長メモリセルアレイが属するブロックと同じブロックに属する前記冗長救済判定回路が有する前記アドレス判定部が前記冗長救済判定信号として第２のレベルを出力しているとき」とは、「前記冗長メモリ部が属するブロックと同じブロックに属する前記冗長救済判定回路が有する前記アドレス判定部が前記冗長救済判定信号として第２のレベルを出力しているとき」である点で一致する。
　したがって、引用発明の「前記各ブロックに属する前記各冗長ブロックＲＢ１〜ＲＢｋは、　前記ブロック選択デコーダ６００のブロックセレクティング信号（φＢＳｉ（ｉ＝１〜ｋ））が“ｈｉｇｈ”状態となって、当該冗長ブロックＲＢ１〜ＲＢｋが属するブロックがアクセス先として選択され、かつ前記冗長ブロックＲＢ１〜ＲＢｋが属するブロックと同じブロックに属する前記冗長デコーディング回路４１０〜４３０内の前記アドレス判定部が前記冗長出力信号ＲＤｉ（ｉ＝１〜ｋ）として“ｌｏｗ”状態を出力しているとき、前記冗長ブロックＲＢ１〜ＲＢｋが属するブロックと同じブロックに属する前記ノーマルセルブロックＮＢ１〜ＮＢｋの不良箇所を冗長救済する」構成は、本願発明の「前記各ブロックに属する前記各冗長メモリセルアレイは、　当該冗長メモリセルアレイが属するブロックがアクセス先として選択され、かつ前記冗長メモリセルアレイが属するブロックと同じブロックに属する前記冗長救済判定回路が有する前記アドレス判定部が前記冗長救済判定信号として第２のレベルを出力しているとき、前記冗長メモリセルアレイが属するブロックと同じブロックに属する前記メモリセルアレイの不良箇所を冗長救済する」構成に対応しており、両者は、「前記各ブロックに属する前記各冗長メモリ部は、　当該冗長メモリ部が属するブロックがアクセス先として選択され、かつ前記冗長メモリ部が属するブロックと同じブロックに属する前記冗長救済判定回路が有する前記アドレス判定部が前記冗長救済判定信号として第２のレベルを出力しているとき、前記冗長メモリ部が属するブロックと同じブロックに属する前記メモリ部の不良箇所を冗長救済する」構成である点で一致する。
　
７．以上のことを踏まえると、本願発明と引用発明とは、
　「複数のメモリセルから成るメモリ部と、前記メモリ部の不良箇所を特定する不良箇所アドレス情報を記憶する冗長救済判定回路と、前記メモリ部の不良箇所を救済する複数の冗長メモリセルから成る冗長メモリ部と、を含むブロックを複数備えた半導体記憶装置であって、
　前記各ブロックに属する前記各冗長救済判定回路は、
　前記各冗長救済判定回路と同じブロックに属する前記メモリ部に不良箇所が存在する場合にブロック判定信号として第１のレベルを出力するブロック判定部と、
　前記第１のレベルが出力されているとき、外部から与えられたアドレス情報と前記不良箇所アドレス情報を比較し、前記アドレス情報と前記不良箇所アドレス情報が一致したとき、冗長救済判定信号として第２のレベルを出力するアドレス判定部と、
を有し、
　前記不良箇所を有しないメモリ部と同じブロックに属する前記冗長救済判定回路は、前記アドレス判定部による比較処理を行わず、
　前記各ブロックに属する前記各冗長メモリ部は、
　当該冗長メモリ部が属するブロックがアクセス先として選択され、かつ前記冗長メモリ部が属するブロックと同じブロックに属する前記冗長救済判定回路が有する前記アドレス判定部が前記冗長救済判定信号として第２のレベルを出力しているとき、前記冗長メモリ部が属するブロックと同じブロックに属する前記メモリ部の不良箇所を冗長救済することを特徴とする、半導体記憶装置。」
　
　である点で一致し、以下の点で相違する。
（相違点４）
　「メモリ部」及び「冗長メモリ部」が、本願発明では「メモリセルアレイ」及び「冗長メモリセルアレイ」であるのに対して、引用発明では「ノーマルセルブロック」及び「冗長ブロック」であり、メモリセルアレイで構成されていることが特定されていない点。
　
第６．相違点についての当審の判断
　本願発明と引用発明との相違点である相違点４は、上記第２．４．（３）において検討した、補正発明と引用発明との相違点のうちの相違点１と同じである。
　したがって、相違点４は、相違点１と同様に、周知技術を勘案することにより、当業者が容易になし得た範囲に含まれる程度のものである。
　よって、本願発明は、周知技術を勘案することにより、引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第７．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。