【事件の表示】
　平成　９年特許願第２９４５４６号「プログラマブル論理回路のための組み込み式論理アナライザー」拒絶査定不服審判事件〔平成１０年　９月　２日出願公開、特開平１０−２３２８９０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯 
 　 
　　出願　　　　　　　平成　９年１０月２７日 
 　　　　　　（優先日１９９６年１０月２８日） 
　　翻訳文提出　　　　平成　９年１２月２４日
　　拒絶理由の通知　　平成１９年　８月　２日
　　意見書　　　　　　平成１９年１１月　７日 
　　手続補正書　　　　平成１９年１１月　７日 
　　拒絶査定　　　　　平成１９年１１月３０日 
　　審判請求　　　　　平成２０年　３月１０日 
　　手続補正書　　　　平成２０年　４月　９日 
　　補正却下　　　　　平成２１年　８月３１日　
      （平成２０年４月９日付け手続補正書に対しての却下）
　　拒絶理由の通知　　平成２１年　８月３１日　
    意見書　　　　　　平成２１年１１月２５日 
　　手続補正書　　　　平成２１年１１月２５日  
    拒絶理由の通知　　平成２２年　１月１３日　
    意見書　　　　　　平成２２年　４月１６日 
　　手続補正書　　　　平成２２年　４月１６日   
　
第２　平成２２年４月１６日付けの手続補正についての補正の却下の決定  
　
［補正の却下の決定の結論］
　平成２２年４月１６日付けの補正を却下する。  
　
［理由］
　
１．補正後の本願特許請求の範囲
　
　当該補正は特許請求の範囲の記載を、次のとおりとするものである。
　　
【請求項１】
　論理アナライザー回路を有する電子設計をコンパイルするためにコンピュータ（１８）が読取可能な組込プログラムコードを有するコンピュータ記憶媒体であって、コンパイルされた前記論理アナライザー回路は、プログラマブル論理回路に組込まれることによって組込論理アナライザーとなり、前記組込論理アナライザーは第１トリガ状態を有し、
　前記電子設計と前記論理アナライザー回路を再コンパイルすることなく、前記組込論理アナライザーは第２トリガ状態をダウンロードするステップ（１１４）と、
　前記プログラマブル論理回路のために複数のノードを有する前記電子設計を受取るステップ（２０２）と、
　前記電子設計を修正することによって前記論理アナライザー回路のゲートレベル表現を生成するステップ（２０６）であって、前記論理アナライザー回路は、前記電子設計から選択される前記ノードの１つに接続するための設計入力を含むことと、
　前記電子設計をコンパイルすることによって、選択された前記ノードを前記設計入力に接続し、そして前記プログラマブル論理回路の完成設計を生成する完成設計生成ステップ（２０８、２１０）であって、前記論理アナライザー回路が前記プログラマブル論理回路に組込まれているときに、選択された前記ノードからの信号を格納できるように前記論理アナライザー回路が配置されることと、
　前記コンピュータは、前記完成設計を前記プログラマブル論理回路にプログラムするステップと、
　前記組込論理アナライザーは、前記第２トリガ状態が満たされたときに、選択された前記ノードの監視を開始するステップ（１２４，１２６）と
を備える方法をもたらすコンピュータ読取り可能なプログラムコードを備えるコンピュータ記憶媒体。
【請求項２】
　請求項１に記載のコンピュータ記憶媒体において、前記方法はさらに、
　前記ノードの１つに対応するトリガ信号の名前を受取るステップと、
　前記組込論理アナライザーについてのトリガ状態を受取るステップと
を備え、
　前記完成設計生成ステップはさらに、
　　前記トリガ信号を供給する線を前記論理アナライザー回路のトリガ入力に接続するサブステップと、
　　前記完成設計に前記トリガ状態を含めるサブステップとを含み、
　これにより前記トリガ信号が前記トリガ状態と一致するとき、前記組込論理アナライザーは、前記信号を格納し始める、コンピュータ記憶媒体。
【請求項３】
　請求項１に記載のコンピュータ記憶媒体において、前記組込論理アナライザーは論理アナライザーメモリを有し、前記プログラマブル論理回路は組込ＳＲＡＭメモリを有し、また、前記完成設計生成ステップは、
　前記組込ＳＲＡＭメモリに前記論理アナライザーメモリを実装するサブステップを備え、これにより前記信号は前記組込ＳＲＡＭメモリにバッファされるコンピュータ記憶媒体。
【請求項４】
　請求項１に記載のコンピュータ記憶媒体において、前記完成設計生成ステップは、
　前記論理アナライザー回路のインターフェース信号を供給する線を前記プログラマブル論理回路の専用ピンに接続するサブステップを備え、これにより前記ユーザコンピュータは前記専用ピンに接続されて前記組込論理アナライザーと通信するコンピュータ記憶媒体。
【請求項５】
　請求項１に記載のコンピュータ記憶媒体において、前記方法はさらに、
　前記完成設計を前記プログラマブル論理回路にプログラムするステップ、
　前記プログラマブル論理回路の選択された前記ノードを監視すると共に前記組込論理アナライザーのメモリに前記信号を格納するために、前記組込論理アナライザーに作動準備命令を発行するステップとを備えるコンピュータ記憶媒体。
【請求項６】
　請求項５に記載のコンピュータ記憶媒体において、前記方法はさらに、
　前記組込論理アナライザーに対してデータアンロード命令を発行するステップ、
　格納された前記信号がユーザコンピュータ上で検証可能となるように、前記メモリから前記信号を受信するステップとを備えるコンピュータ記憶媒体。
【請求項７】
　請求項１に記載のコンピュータ記憶媒体において、選択された前記ノードは原ノードを有し、前記方法はさらに、
　前記論理アナライザー回路が前記プログラマブル論理回路に組込まれるように前記完成設計を前記プログラマブル論理回路にプログラムするステップと、
　前記原ノードとは異なる新規ノードの名前を受取るステップと、
　前記新規ノードが前記設計入力に接続されるように前記完成設計を再コンパイルするステップと、
　再コンパイルされた前記完全設計を前記プログラマブル論理回路に再プログラムするステップと
を備え、これにより前記組込論理アナライザーは前記新規ノードを監視するコンピュータ記憶媒体。
【請求項８】
　プログラマブル論理回路に組込まれている論理アナライザー回路である組込論理アナライザーに格納されたデータを引き出すための、コンピュータが読取り可能な組込プログラムコードを有するコンピュータ記憶媒体であって、前記コンピュータが前記論理アナライザー回路を有する電子設計をコンパイルすることによって、前記組込論理アナライザーは前記プログラマブル論理回路にプログラムされ、
　前記組込論理アナライザーは第１トリガ状態を有し、
　前記電子設計を再コンパイルすることなく前記第１トリガ状態を置換えるために、前記組込論理アナライザーは第２トリガ状態をダウンロードするステップ（１１４）と、
　前記電子設計をコンパイルすることによって完成設計を生成する完成設計生成ステップ（１１６）と、
　前記完成設計を前記プログラマブル論理回路にプログラムすることによって、前記組込論理アナライザーを前記プログラマブル論理回路に組込むステップ（１１８）と、
　前記組込論理アナライザーが前記プログラマブル論理回路の内部ノードを監視すると共に前記組込論理アナライザーのメモリ中の前記内部ノードからの内部信号を格納するように、前記組込論理アナライザーを作動準備させるステップ（１２２）と、
　前記組込論理アナライザーに対してデータアンロード命令を発行するステップ（１２４）と、
　ユーザコンピュータに格納された前記内部信号を検証可能であるように、前記メモリから格納された前記内部信号を受信するステップ（１２６）であって、これにより前記組込論理アナライザーは、前記第２トリガ状態の発生に基づき前記内部ノードの監視を開始することと
を備える方法をもたらすコンピュータ読取り可能なプログラムコードを備えるコンピュータ記憶媒体。
【請求項９】
　請求項８に記載のコンピュータ記憶媒体において、前記方法はさらに、
　前記内部信号の１つに対応するトリガ信号の名前を受取るステップと、
　前記組込論理アナライザーについてのトリガ状態を受取るステップと
を備え、
　前記完成設計生成ステップはさらに、
　前記トリガ信号を前記論理アナライザー回路のトリガ入力に接続するサブステップと、
　前記完成設計に前記トリガ状態を含めるサブステップと
を備え、
　これにより前記トリガ信号が前記トリガ状態と一致するとき、前記組込論理アナライザーは、前記内部信号を格納し始めるコンピュータ記憶媒体。
【請求項１０】
　請求項８に記載のコンピュータ記憶媒体において、前記組込論理アナライザーは論理アナライザーメモリを含み、前記プログラマブル論理回路は組込ＳＲＡＭメモリを有し、また、前記完成設計生成ステップは、
　前記組込ＳＲＡＭメモリに前記論理アナライザーメモリを実装するサブステップを備え、これにより前記内部信号は前記組込ＳＲＡＭメモリに格納されるコンピュータ記憶媒体。
【請求項１１】
　請求項８に記載のコンピュータ記憶媒体において、前記完成設計生成ステップは、
　前記論理アナライザー回路のインターフェース信号を供給する線を前記プログラマブル論理回路の専用ピンに接続するサブステップを備え、これにより前記ユーザコンピュータは前記専用ピンに接続されて前記組込論理アナライザーと通信するコンピュータ記憶媒体。
【請求項１２】
　請求項８に記載のコンピュータ記憶媒体において、前記内部ノードは原ノードを有し、前記方法はさらに、
　前記原ノードとは異なる新規ノードの名前を受取るステップと、
　前記組込論理アナライザーが前記新規ノードを監視するために前記完成設計を再コンパイルするステップと、
　再コンパイルされた前記完成設計を前記プログラマブル論理回路に再プログラムするスップと
を備え、これにより前記組込論理アナライザーは前記新規ノードを監視する、コンピュータ記憶媒体。
　　　　　　　　　　　　
２．当該補正前の特許請求の範囲
　
　これに対し、当該補正前の特許請求の範囲の記載は、平成１９年１１月７日付けで補正された特許請求の範囲を、平成２１年１１月２５日付けで補正したものであって、その請求項１から１２は以下のとおりである。
　  （なお、平成２０年４月９日付け手続補正書は却下されている。）
　
「【請求項１】　電子設計と共に論理アナライザー回路をコンパイルするための、コンピュータ（１８）が読取り可能な組込プログラムコードを有するコンピュータ使用可能媒体を含むコンピュータ記憶媒体であって、前記論理アナライザー回路は第１トリガ条件を有し、
　プログラマブル論理回路のための電子設計を受け取るステップであって、前記電子設計は複数のノードを有することと、
　論理アナライザー回路のゲートレベル表現を自動的に生成すべく、前記電子設計を修正するステップであって、前記論理アナライザー回路は、前記電子設計から選択される前記ノードの１つに接続するための設計入力を含むことと、
　前記電子設計を前記論理アナライザー回路と共にコンパイルすることによって、前記電子設計の前記選択されたノードを前記設計入力に接続し、そして前記プログラマブル論理回路の完成設計を生成するステップ（１１６）であって、前記論理アナライザー回路が前記プログラマブル論理回路に組み込まれているときに、前記選択されたノードからの信号を格納できるように、前記論理アナライザー回路が配置されることと、
　前記完成設計を前記プログラマブル論理回路にプログラムするステップ（１１８）、
　前記電子設計および前記論理アナライザー回路を再コンパイルすることなく、前記プログラマブル論理回路に組み込まれた前記論理アナライザー回路に、第２トリガ条件をダウンロードするステップであって、前記論理アナライザー回路は、前記第２トリガ条件が満たされたときに、前記選択されたノードの監視を開始することと
を備える方法をもたらすコンピュータ読取り可能なプログラムコードを備えるコンピュータ記憶媒体。
【請求項２】　請求項１に記載のコンピュータ記憶媒体において、前記方法はさらに、
　前記ノードの１つに対応するトリガ信号の名前を受け取るステップ、
　前記論理アナライザー回路についてのトリガ条件を受け取るステップとを備え、
　前記コンパイルステップはさらに、
　　前記トリガ信号を供給する線を前記論理アナライザー回路のトリガ入力に接続するサブステップ、
　　前記完成設計中に前記トリガ条件を含めるサブステップとを含み、
　これにより前記トリガ信号が前記プログラマブル論理回路中の前記トリガ条件と一致するとき、前記プログラマブル論理回路に組み込まれた前記論理アナライザー回路は、前記信号を格納し始める、コンピュータ記憶媒体。
【請求項３】　請求項１に記載のコンピュータ記憶媒体において、前記論理アナライザー回路は論理アナライザーメモリを有し、前記プログラマブル論理回路は組込ＳＲＡＭメモリを有し、また、前記電子設計をコンパイルする前記ステップは、
　前記組込ＳＲＡＭメモリ中に前記論理アナライザーメモリを実装するサブステップを備え、これにより前記信号は前記プログラマブル論理回路の前記組込ＳＲＡＭメモリ内にバッファされるコンピュータ記憶媒体。
【請求項４】　請求項１に記載のコンピュータ記憶媒体において、前記電子設計をコンパイルする前記ステップは、
　前記論理アナライザー回路のインターフェース信号を供給する線を前記電子設計中の前記プログラマブル論理回路の専用ピンに接続するサブステップを備え、これによりユーザコンピュータは、前記論理アナライザー回路が前記プログラマブル論理回路中に組み込まれるとき、前記論理アナライザー回路と通信するために前記専用ピンに接続されるコンピュータ記憶媒体。
【請求項５】　請求項１に記載のコンピュータ記憶媒体において、前記方法はさらに、
　前記完成設計を用いて前記プログラマブル論理回路をプログラムするステップ、
　前記プログラマブル論理回路の前記選択済ノードを監視すると共に前記論理アナライザー回路のメモリ中に前記信号を格納するために前記論理アナライザー回路が作動準備されるように、前記プログラマブル論理回路中の前記論理アナライザー回路に対して作動準備命令を発行するステップとを備えるコンピュータ記憶媒体。
【請求項６】　請求項５に記載のコンピュータ記憶媒体において、前記方法はさらに、
　前記プログラマブル論理回路中の前記論理アナライザー回路に対してデータアンロード命令を発行するステップ、
　前記格納済信号がユーザコンピュータ上で検証可能となるように、前記論理アナライザー回路の前記メモリから前記格納済信号を受信するステップとを備えるコンピュータ記憶媒体。
【請求項７】　請求項１に記載のコンピュータ記憶媒体において、前記選択済ノードは原ノードを有し、前記方法はさらに、
　前記論理アナライザー回路が前記プログラマブル論理回路中に組み込まれるように前記完成設計を用いて前記プログラマブル論理回路をプログラムするステップ、
　前記原ノードとは異なる新規ノードの名前を受け取るステップ、
　前記新規ノードが前記論理アナライザー回路の前記設計入力に接続されるように前記完成設計を再コンパイルするステップ、
　前記再コンパイルされたコンパイル設計を用いて前記プログラマブル論理回路を再プログラムするステップとを備え、これにより前記組込論理アナライザー回路は前記新規ノードを監視するコンピュータ記憶媒体。
【請求項８】　プログラマブル論理回路中に組み込まれている論理アナライザー回路内に格納されたデータを引き出すための、コンピュータが読取り可能な組込プログラムコードを有するコンピュータ使用可能な媒体を含むコンピュータ記憶媒体であって、前記論理アナライザー回路は第１トリガ条件を有し、
　前記論理アナライザー回路のゲートレベル表現を自動的に生成すべく、電子設計を前記論理アナライザー回路と共にコンパイルすることによって、完成設計ファイルを生成するステップ、
　前記完成設計ファイルを用いて前記プログラマブル論理回路をプログラムし、前記論理アナライザー回路を前記プログラマブル論理回路に組み込むステップ、
　前記論理アナライザー回路が前記プログラマブル論理回路の内部ノードを監視すると共に前記論理アナライザー回路のメモリ中の前記内部ノードからの内部信号を格納するように、前記プログラマブル論理回路中の前記論理アナライザー回路を作動準備させるステップ、
　前記プログラマブル論理回路中の前記論理アナライザー回路に対してデータアンロード命令を発行するステップ、
　ユーザコンピュータ上にて前記格納済内部信号を検証可能であるように、前記論理アナライザー回路の前記メモリからの前記格納済内部信号を受信するステップ、
　前記完成設計を再コンパイルすることなく前記第１トリガ条件を置き換えるために前記プログラマブル論理回路内に組み込まれている前記論理アナライザー回路に、第２トリガ条件をダウンロードするステップであって、前記論理アナライザー回路は、前記第２トリガ条件が満たされたときに、前記選択されたノードの監視を開始すること
を備える方法をもたらすコンピュータ読取り可能なプログラムコードを備えるコンピュータ記憶媒体。
【請求項９】　請求項８に記載のコンピュータ記憶媒体において、前記方法はさらに、
　前記プログラマブル論理回路の前記内部信号の１つに対応するトリガ信号の名前を受け取るステップ、
　前記論理アナライザー回路についてのトリガ条件を受け取るステップを備え、
　前記コンパイルステップはさらに、
　前記トリガ信号を前記論理アナライザー回路のトリガ入力に接続するサブステップ、
　前記完成設計ファイル中に前記トリガ条件を含めるサブステップとを備え、
　これにより前記トリガ信号が前記プログラマブル論理回路中の前記トリガ条件と一致するとき、前記論理アナライザー回路は、前記論理アナライザー回路が前記プログラマブル論理回路に組み込まれているとき、前記内部信号を格納し始めるコンピュータ記憶媒体。
【請求項１０】　請求項８に記載のコンピュータ記憶媒体において、前記論理アナライザー回路は論理アナライザーメモリを含み、前記プログラマブル論理回路は組込ＳＲＡＭメモリを含み、また、前記コンパイルステップは、
　前記組込ＳＲＡＭメモリ中に前記論理アナライザーメモリを実装するサブステップを備え、これにより前記内部信号は前記プログラマブル論理回路の前記組込ＳＲＡＭメモリ内に格納されるコンピュータ記憶媒体。
【請求項１１】　請求項８に記載のコンピュータ記憶媒体において、前記コンパイルステップは、
　前記論理アナライザー回路のインターフェース信号を前記プログラマブル論理回路の専用ピンに接続するサブステップを備え、これにより前記ユーザコンピュータは、前記専用ピンに接続されて前記プログラマブル論理回路中に組み込まれている前記論理アナライザー回路と通信する、コンピュータ記憶媒体。
【請求項１２】　請求項８に記載のコンピュータ記憶媒体において、前記内部ノードは原ノードを有し、前記方法はさらに、
　前記原ノードとは異なる新規ノードの名前を受け取るステップ、
　前記論理アナライザー回路が前記新規ノードを監視するために前記完成設計を再コンパイルするステップ、
　前記再コンパイルされたコンパイル設計を用いて前記プログラマブル論理回路を再プログラムするステップとを備え、これにより前記組込論理アナライザー回路は前記新規ノードを監視する、コンピュータ記憶媒体。」
　　
３．当該補正の適否の判断
　
（１）新規事項についての検討
　
　当該特許請求の範囲についてする補正が特許法第１７条の２第３項の事項に適合するものであるかの検討をする。
　
　補正された請求項１に新たに加わった「前記電子設計を修正することによって前記論理アナライザー回路のゲートレベル表現を生成するステップ（２０６）」なるステップは、補正前の各請求項には存在しない。
　また、平成１９年１２月２４日付け提出の翻訳文（特許法第３６条第４項の規定により、明細書、特許請求の範囲及び図面とみなされた同条第２項に規定する外国語書面の翻訳文）において、段落【００５４】に「ステップ２０６では、論理アナライザー回路のゲートレベル表現が生成される」あるいは「本発明の好適な発明の実施の形態では、ゲートレベル表現が自動的に生成されるようにＥＤＡツール内に論理アナライザー回路が含まれる。」との記載はあるものの、該ステップが「電子設計を修正することによって」為されるものである記載は存在しない。
　
　したがって、当該補正は、願書に最初に添付した明細書、特許請求の範囲又は図面（特許法第３６条の２第２項の外国語書面出願にあっては、同条第４項の規定により、明細書、特許請求の範囲及び図面とみなされた同条第２項に規定する外国語書面の翻訳文）に記載した事項の範囲内のものではないから、特許法第１７条の２第３項の規定に違反するものである。
　
　よって、本件補正は、特許法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。  
　
（２）補正目的要件についての検討
　
　次に、当該特許請求の範囲についてする補正が特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項）の事項に適合するものであるかの検討をする。
（以下、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる特許法を、単に平成１８年改正前特許法と記す。）
　
（ア）第１号：特許法第３６条第５項に規定する請求項の削除であるかの判断
　
　当該補正が、請求項の削除に該当しないことは明らかである。
　よって、当該補正は同法第１７条の２第４項第１号の規定をみたすものでない。
　
（イ）第２号：特許請求の範囲の減縮(第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。)
であるかの判断
　
　「前記電子設計を修正することによって前記論理アナライザー回路のゲートレベル表現を生成するステップ（２０６）」なるステップは、補正前の各請求項には存在しないステップを追加するものであり、新たなステップによって新たな別の課題を解決しようとするものであるから、当該「前記電子設計を修正することによって前記論理アナライザー回路のゲートレベル表現を生成するステップ（２０６）」を追加する補正は、上記（１）で検討したように新規事項であるか否かにかかわらず、これは限定的減縮（発明を特定するために必要な事項の限定）ではない。
　
　よって、当該補正は同法第１７条の２第４項第２号の規定をみたすものでない。
　
（ウ）第３号、第４号であるかの判断
　
　旧請求項の記載について誤記は存在せず、また、記載不備について拒絶理由は通知されていないから、当該補正が、
　第３号：誤記の訂正 
　第４号：明りょうでない記載の釈明(拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る。)
の何れにも相当しないことは明らかである。
　
　審判請求人は、平成２２年４月１６日付け提出の意見書において、
「さらに今回の補正前の請求項１では、コンパイルされる電子ファイルである「論理アナライザー回路」と、プログラマブル論理回路に組込まれた「論理アナライザー回路」とが区別されておらず、発明が不明確でした。したがって、電子ファイルのほうを「論理アナライザー回路」のままとし、プログラマブル論理回路に組込まれるほうを「組込論理アナライザー」と補正しました。」
　と主張しているが、この点について、補正前の発明が不明確であったわけではなく、不明確である旨の拒絶の理由が通知はされていないから、当該補正は同法第１７条の２第４項第４号の規定に適合する適法な補正ではない。
　
　加えて、請求項１については、補正前に「前記論理アナライザー回路は第１トリガ条件を有し、」とあったものが、「前記組込論理アナライザーは第１トリガ状態を有し、」と補正がされている。
　当該箇所は、平成２１年９月１日付け拒絶理由通知における理由１において（１−１）として指摘した記載不備の内容であり、これは、記載が不明りょうなものに戻す補正であるから、その点においても、当該補正は明りょうでない記載の釈明とはならない。
　
　したがって、当該補正は、平成１８年改正前特許法第１７条の２第４項各号の何れの規定をみたすものではない。
　
　よって、同条同項違反の理由によっても、本件補正は、特許法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。  
　
第３　本願発明について
　
１．本願発明の認定
　
　平成２２年４月１６日付けの手続補正は上記のとおり却下されたので、本願の特許請求の範囲の記載は、平成２１年１１月２５日付け手続補正書により補正された特許請求の範囲の請求項１から請求項１２までに記載した事項のものとなる。
　その内、請求項１、８の記載は、下記のとおりである。（再掲）
　
「【請求項１】　電子設計と共に論理アナライザー回路をコンパイルするための、コンピュータ（１８）が読取り可能な組込プログラムコードを有するコンピュータ使用可能媒体を含むコンピュータ記憶媒体であって、前記論理アナライザー回路は第１トリガ条件を有し、
　プログラマブル論理回路のための電子設計を受け取るステップであって、前記電子設計は複数のノードを有することと、
　論理アナライザー回路のゲートレベル表現を自動的に生成すべく、前記電子設計を修正するステップであって、前記論理アナライザー回路は、前記電子設計から選択される前記ノードの１つに接続するための設計入力を含むことと、
　前記電子設計を前記論理アナライザー回路と共にコンパイルすることによって、前記電子設計の前記選択されたノードを前記設計入力に接続し、そして前記プログラマブル論理回路の完成設計を生成するステップ（１１６）であって、前記論理アナライザー回路が前記プログラマブル論理回路に組み込まれているときに、前記選択されたノードからの信号を格納できるように、前記論理アナライザー回路が配置されることと、
　前記完成設計を前記プログラマブル論理回路にプログラムするステップ（１１８）、
　前記電子設計および前記論理アナライザー回路を再コンパイルすることなく、前記プログラマブル論理回路に組み込まれた前記論理アナライザー回路に、第２トリガ条件をダウンロードするステップであって、前記論理アナライザー回路は、前記第２トリガ条件が満たされたときに、前記選択されたノードの監視を開始することと
を備える方法をもたらすコンピュータ読取り可能なプログラムコードを備えるコンピュータ記憶媒体。」
　
「【請求項８】　プログラマブル論理回路中に組み込まれている論理アナライザー回路内に格納されたデータを引き出すための、コンピュータが読取り可能な組込プログラムコードを有するコンピュータ使用可能な媒体を含むコンピュータ記憶媒体であって、前記論理アナライザー回路は第１トリガ条件を有し、
　前記論理アナライザー回路のゲートレベル表現を自動的に生成すべく、電子設計を前記論理アナライザー回路と共にコンパイルすることによって、完成設計ファイルを生成するステップ、
　前記完成設計ファイルを用いて前記プログラマブル論理回路をプログラムし、前記論理アナライザー回路を前記プログラマブル論理回路に組み込むステップ、
　前記論理アナライザー回路が前記プログラマブル論理回路の内部ノードを監視すると共に前記論理アナライザー回路のメモリ中の前記内部ノードからの内部信号を格納するように、前記プログラマブル論理回路中の前記論理アナライザー回路を作動準備させるステップ、
　前記プログラマブル論理回路中の前記論理アナライザー回路に対してデータアンロード命令を発行するステップ、
　ユーザコンピュータ上にて前記格納済内部信号を検証可能であるように、前記論理アナライザー回路の前記メモリからの前記格納済内部信号を受信するステップ、
　前記完成設計を再コンパイルすることなく前記第１トリガ条件を置き換えるために前記プログラマブル論理回路内に組み込まれている前記論理アナライザー回路に、第２トリガ条件をダウンロードするステップであって、前記論理アナライザー回路は、前記第２トリガ条件が満たされたときに、前記選択されたノードの監視を開始すること
を備える方法をもたらすコンピュータ読取り可能なプログラムコードを備えるコンピュータ記憶媒体。」
　　　　　　　　
２．平成２２年１月１３日付け拒絶理由        
　
　審判合議体は、平成２２年１月１３日付けで拒絶理由を通知した。　
　当該拒絶理由通知書に記載された理由は次のとおりである。
　
「　　　　　　　　＜＜＜　　最後理由　　＞＞＞ 
 　 
 　平成２１年１１月２５日付け手続補正書による特許請求の範囲の請求項１および請求項８についての補正は、願書に最初に添付した明細書、特許請求の範囲又は図面(第36条の2第2項の外国語書面出願にあっては、同条第4項の規定により、明細書、特許請求の範囲及び図面とみなされた同条第2項に規定する外国語書面の翻訳文(誤訳訂正書を提出して明細書、特許請求の範囲又は図面について補正をした場合にあっては、翻訳文又は当該補正後の明細書、特許請求の範囲若しくは図面))に記載した事項の範囲内においてしたものではないから、特許法第１７条の２第３項の規定を満たさない。。 
 　したがって、本件出願は特許法第４９条第１号の規定により拒絶すべきものである。 
 　 
 　該補正により、請求項１において、 
 「前記電子設計および前記論理アナライザー回路を再コンパイルすることなく、前記プログラマブル論理回路に組み込まれた前記論理アナライザー回路に、第２トリガ条件をダウンロードするステップであって、前記論理アナライザー回路は、前記第２トリガ条件が満たされたときに、前記選択されたノードの監視を開始すること」、 
 また、請求項８において、 
 「 前記完成設計を再コンパイルすることなく前記第１トリガ条件を置き換えるために前記プログラマブル論理回路内に組み込まれている前記論理アナライザー回路に、第２トリガ条件をダウンロードするステップであって、前記論理アナライザー回路は、前記第２トリガ条件が満たされたときに、前記選択されたノードの監視を開始すること」 
 が発明を特定する構成要件となった。 
 　 
 　 しかしながら、当初明細書には、その段落００４６に、 
 「【００４６】 
 　ステップ１１４では、トリガ状態が特定される。トリガ状態は、監視するための任意の数のトリガ信号、及び論理アナライザーをトリガするためにトリガ信号が有していなければならない論理レベルを含み得る。すなわち、トリガ状態は回路の特定の状態を示す。トリガ状態を定義するために、任意の数のトリガ信号、又はトリガ状態が特定され得る。トリガは、状態を変化させるある信号のように簡単であり得、あるいは、論理アナライザーがトリガされる前に発生しなければならない複雑なパターンの信号又は連続パターンであり得る。また、トリガ状態は、全ての場合において特定される必要がなく、特定されない場合には、論理アナライザーのトリガが直ちに作動準備される。都合の良いことに、トリガ状態は、ＥＤＡツールの使用を通じてユーザにより何時でも変更され得、また、新規トリガ状態は、全ての回路設計ファイルを再コンパイルする必要ことなく回路内の組込論理アナライザーに対してダウンロードされ得る。システム内の回路についてトリガ状態の迅速な変更を許容することにより、デバッギングがより一層有効となる。」 
 と記載され、また、段落００５０に、 
 「【００５０】 
 　ステップ１２２では、ユーザはＥＤＡツールを介して適当な命令を用いて組込論理アナライザーを作動準備させる。作動準備がシステムの作動と同時に生じる必要はないが、この時期は、ユーザがその中で回路が作動するシステムの実行を開始する時であり得る。ユーザは、自身が分析を望む先の不調を複製するために、システムを操作することが好ましい。ステップ１２４では、一旦トリガ状態が満たされると、組込論理アナライザーは特定深さに基づき信号を取得し、取得信号を論理アナライザーのメモリ内に格納する。そして、論理アナライザーは、シリアルケーブルを介してこの格納情報をユーザのコンピュータに対してアップロードすることができる。ステップ１２６では、ユーザは、論理アナライザーからの受信されたこれらの信号を図式的に見ることができる。実施形態の１つでは、信号は、信号名称の注釈と共に波形図で表される。したがって、コンピュータ上でこれら関心ある信号を見ることにより、ユーザは、外部論理アナライザーがこれら信号に接続可能である場合と同様にしてハードウェア回路を有効にデバッグすることができる。」 
 と記載されているものの、段落００４７に記載されているトリガ状態を変更可能な内容はステップ１１４の内容であり、段落００５０に記載されている内容はステップ１２４の内容である。 
 　 
 　図３および図４からも明らかなように、ステップ１１４とステップ１２４は全く異なるステップであって、「第２トリガ条件をダウンロードするステップ」が「前記論理アナライザー回路は、前記第２トリガ条件が満たされたときに、前記選択されたノードの監視を開始する」であることは、願書に最初に添付した明細書、特許請求の範囲又は図面に記載されていない。 
 　 
 　なお、審判請求人は、該手続補正書と同日で提出した意見書において、 
 「・更に「ダウンロード」は、段落００４６の記載「ダウンロード」に基づきます。 
 　よって、新規事項追加補正ではございません（特許法１７条の２第３項）。」 
 と主張をしているが、 「第２トリガ条件をダウンロードするステップ」が「前記論理アナライザー回路は、前記第２トリガ条件が満たされたときに、前記選択されたノードの監視を開始する」ものであるとことの根拠については何ら示していない。 　」
　　                　　
３．当該拒絶理由の判断
　
　審判請求人は、当該拒絶理由に対して、平成２２年４月１６日付けで手続補正書を提出したが、前記したように、当該手続補正書は却下された。
　そして、拒絶理由の対象となった当該補正前の特許請求の範囲の記載（平成２１年１１月２５日付け手続補正書による特許請求の範囲の請求項１および請求項８についての補正）に係る、
　「前記電子設計および前記論理アナライザー回路を再コンパイルすることなく、前記プログラマブル論理回路に組み込まれた前記論理アナライザー回路に、第２トリガ条件をダウンロードするステップであって、前記論理アナライザー回路は、前記第２トリガ条件が満たされたときに、前記選択されたノードの監視を開始すること」、 （請求項１）
及び、
 「 前記完成設計を再コンパイルすることなく前記第１トリガ条件を置き換えるために前記プログラマブル論理回路内に組み込まれている前記論理アナライザー回路に、第２トリガ条件をダウンロードするステップであって、前記論理アナライザー回路は、前記第２トリガ条件が満たされたときに、前記選択されたノードの監視を開始すること」 （請求項８）
なる事項は、願書に最初に添付した明細書又は図面に記載されていない。 
 　
　また、平成２２年４月１６日付け提出の意見書による主張は当該補正書に基づくものであり、拒絶理由の対象となった当該補正前の特許請求の範囲の記載（平成２１年１１月２５日付け手続補正書による特許請求の範囲の請求項１および請求項８についての補正）が新規事項でないとの主張は何らされていない。
　
　すなわち、当該主張は、
「　２．　請求項１の補正について
　第１トリガ状態を第２トリガ状態に変更するステップ１１４を、電子設計を受取るステップ２０２の前に移動しました。つまり、ステップ１１４とステップ１２４を互いに異なるステップとして記載しました。
　ステップ１１４は、段落００４６の記載「都合の良いことに、トリガ状態は、ＥＤＡツールの使用を通じてユーザにより何時でも変更され得、また、新規トリガ状態は、全ての回路設計ファイルを再コンパイルする必要ことなく回路内の組込論理アナライザーに対してダウンロードされ得る。」に基づきます。
　ステップ１２４は、段落００５０の記載「ステップ１２４では、一旦トリガ状態が満たされると、組込論理アナライザーは特定深さに基づき信号を取得し、取得信号を論理アナライザーのメモリ内に格納する。」に基づきます。
　よって、新規事項追加補正ではございませんし（特許法１７条の２第３項）、内容を削除する補正でもございません（特許法１７条の２第４項および第５項）。」
というものであり、拒絶理由で指摘した事項を２つの異なるステップにして新規事項であることを回避したという主張である。
　
　しかしながら、これは平成２２年４月１６日付け手続補正書による補正に基づくものであって、拒絶理由の対象となった当該補正前の特許請求の範囲の記載（平成２１年１１月２５日付け手続補正書による特許請求の範囲の請求項１および請求項８についての補正）に基づく主張ではない。
　
　したがって、審判合議体が平成２２年１月１９日付けで通知した、「第２トリガ条件をダウンロードするステップ」が「前記論理アナライザー回路は、前記第２トリガ条件が満たされたときに、前記選択されたノードの監視を開始する」という記載が、願書に最初に添付した明細書又は図面（以下、「当初明細書等」という。）には何ら記載されておらず、また当初明細書等に記載されていた事項からみて自明な事項であるとは認められない」として、特許法第１７条の２第３項に規定する要件を満たしていないとした拒絶理由は解消していない。
　
４．まとめ
　上記したとおりであるから、平成２１年１１月２５日付け手続補正書により補正された特許請求の範囲の請求項１、８の記載により特定される本願発明は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてしたものではないから、特許法第１７条の２第３項の規定に違反するものである。
　
　よって本件特許出願は特許法第４９条第１項の規定に該当し、拒絶をすべきものである。 
　
第４　むすび
　
　以上のとおりであるから、原査定における拒絶の理由について検討するまでもなく、本件特許出願は拒絶をすべきものである。
 
　したがって、「原査定を取り消す、本願は特許をすべきものであるとの審決を求める。」とした請求の趣旨は認められない。　
　よって、結論のとおり審決する。