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　特願２００３−　３９９２３「樹脂封止型半導体装置」拒絶査定不服審判事件〔平成１６年　９月　９日出願公開、特開２００４−２５３４６５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１５年２月１８日の出願であって、平成１９年８月２３日付けで手続補正がなされ、平成２０年１月３０日付けで拒絶査定がなされ、それに対して、同年３月２１日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明
　本願の請求項１ないし３に係る発明は、平成１９年８月２３日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし３に記載された事項により特定されるとおりのものであって、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その特許請求の範囲の請求項１に記載された事項により特定される以下のとおりのものである。
　
「【請求項１】　バイポーラトランジスタを有するＩＣチップ（Ｊ３）が封止用樹脂（Ｊ８）により封止されてなる樹脂封止型半導体装置において、
　前記バイポーラトランジスタは、半導体層（１）と、前記半導体層（１）の上に形成された第１の絶縁膜（２）と、前記第１の絶縁膜（２）の上に形成されたＮ型導電型層（３）とを有して構成される半導体基板（５）と、
　前記Ｎ型導電型層（３）の上に形成された導電型がＮ型であるエミッタ領域（４）と、前記エミッタ領域（４）の表層内に形成された導電型がＰ型であるベース領域（６）と、
　前記ベース領域（６）の表層内に形成された導電型がＮ型であるコレクタ領域（７）と、
　前記エミッタ領域（４）、前記ベース領域（６）、及び前記コレクタ領域（７）が形成された素子領域を他の領域と電気的に分離するように、前記半導体基板（５）の表面から前記第１の絶縁膜（２）に到達する深さのトレンチ（１０）の内部に形成された第２の絶縁膜（１１）とを有し、
　前記ベース領域（６）と前記エミッタ領域（４）とにより構成されるＰＮ接合面（６ａ、６ｂ、６ｃ）のうち、前記ベース領域（６）の底面における前記ＰＮ接合面（６ａ）にのみベース電流が流れる構造であることを特徴とする樹脂封止型半導体装置。」
　
３．引用刊行物に記載された発明
（３−１）原査定の拒絶の理由に引用された、本願の出願前に日本国内で頒布された特開平６−２６８１６１号公報（以下「引用刊行物」という。）には、第１、４図とともに、以下の事項が記載されている。（下線は、当合議体にて付加したものである。以下同じ。）
　
「（問題を解決するための手段）
第１図に示すように、１０２内に形成する領域１０３をコレクタ領域として使用し、１０２を取り囲む領域１０１のうち１０２の低部に接する場所をエミッタ領域として使用する。
「第４図に示すように、低温エピタキシャル成長とイオン打ち込みを組合わせて所望の集積回路の構造を作る。
（作用）第１図の如く、本発明による構造とすると、以下のようになる。第一に、順バイアスで使用するインピーダンスの低いベース・エミッタ接合のエミッタ領域が基板に接するので、電気的に基板の影響を受け難い。第二に、ベース・コレクタ接合の面積を小さくすることができるので、ベース・コレクタ接合の漏れ電流が小さい。第三に、本発明の構造では、信号の出力端子となるコレクタは完全に基板から分離されているので、逆バイアスしたｐｎ接合を付加して分離をする必要がない。第四に、集積回路では、トランジスタをエミッタ接地で使用することが多く、この場合には基板に接するエミッタ領域は分離しなくてもよい。また、エミッタ領域に逆バイアスしたｐｎ接合を付加して分離する場合においても、該接合はキャリア濃度の高い領域同志の接合となるので、高温時の漏れ電流も少ない。」（第３頁左欄第２０〜３７行）
「また、本発明の構造では、エミッタの注入効率はベース領域のキャリア濃度が高いにも拘らず、ほぼ１に近くできる。しかし、ベース領域の少数キャリアの拡散長はベース領域のキャリア濃度が高いので短く、そのうえ、
ベース領域を含む領域１０２（第１図）とエミッタ領域を含む領域１０１（第１図）で作るｐｎ接合
第１式を満足するようにトランジスタの構造を作れば、このトランジスタのエミッタ接地状態での電流増幅率を１以上にすることが可能である。これは、本発明で取り扱うトランジスタの実用化された構造では、第１図１０１から１０２に注入される少数キャリアは、１０１領域の水平面から上方に垂直に注入され、その量は実効的な少数キャリアの拡散長に反比例するという理論から推定される結果を実験で実証することができたため得られた結論である。
（実施例１）はじめに、特許請求の範囲１項及び５項に関係する本発明の実施例について、第４図に示す断面図を用いて説明する。
まず、基板としてキャリア濃度１×１０
１８
ｃｍ
−３
，厚さ３８０μｍのＮ型シリコン単結晶基板４０１を用い、該表面にヒ素を、ドーズ量が５×１０
１６
ｃｍ
−２
になるようイオン打ち込みし、その後Ｎ
２
雰囲気中にて、１１００℃で１６時間のアニールを行い、Ｎ型埋め込み領域のためのＮ型層４０２を作った。次に、この４０２の上に、厚さ３μｍ，キャリア濃度５×１０
１５
ｃｍ
−３
のリンドープＮ型層４０３をエピタキシャル成長した。該表面に、フォトレジストをマスクとして、Ｎ型層４０４を、リンのドーズ量１×１０
１６
ｃｍ
−２
のイオン打ち込みにより、ベース領域のためのＰ型層４０５を、ホウ素のドーズ量４×１０
１４
ｃｍ
−２
のイオン打ち込みにより作った後、Ｎ
２
雰囲気中において１１００℃で１時間のアニールを行った。再度、Ｎ型エピタキシャル成長とＮ型不純物及びＰ型不純物のイオン打ち込みを、それぞれ４０３，４０４，４０５と同一条件で行い、４０６，４０７を作った。その後、Ｎ
２
雰囲気中において１１００℃で１６時間、Ｏ
２
雰囲気中において１１００℃で２時間のアニールを行った。次に、このアニール時にできた酸化膜をマスクとして、リンの選択２段階熱拡散によってコレクタ領域とエミッタコンタクトのためのＮ型領域４０８を作った。４０８でできた酸化膜に、フォトリソグラフィーによってコンタクトホールを開けた後、真空蒸着装置を用いてアルミニウムを全面に蒸着し、再びフォトリソグラフィーによって不用なアルミニウムを除去した後、Ｎ
２
雰囲気中において５１０℃で３０分間のアニールを行い、エミッタ電極端子４０９，ベース電極端子４１０，コレクタ電極端子４１１を作った。
「第１図，第２図，第３図は、本発明の構造を説明するための模式図である。」（第４頁右欄第４９〜５０行）
「第４図は第１の実施例を説明するための断面図、第５図は第２の実施例を説明するための断面図である。」（第５頁左欄第１６〜１７行）
　
（３−２）引用刊行物の「ベース領域を含む領域１０２（第１図）とエミッタ領域を含む領域１０１（第１図）で作るｐｎ接合」（第３頁右欄第１６〜１８行）及び「１０２内に形成する領域１０３をコレクタ領域として使用し、１０２を取り囲む領域１０１のうち１０２の低部に接する場所をエミッタ領域として使用する。」（第３頁左欄第５〜８行）という記載及び第１図からみて、「領域１０２」は、「ベース領域」であり、第１図に記載されたものは、「バイポーラトランジスタ」であることは明らかである。
　
（３−３）引用刊行物の「基板として・・・Ｎ型シリコン単結晶基板４０１を用い、該表面にヒ素を、イオン打ち込みし、その後・・・アニールを行い、Ｎ型埋め込み領域のためのＮ型層４０２を作った。次に、この４０２の上に、・・・リンドープＮ型層４０３をエピタキシャル成長した。該表面に、・・・Ｎ型層４０４を、リンの・・・イオン打ち込みにより、ベース領域のためのＰ型層４０５を、ホウ素の・・・イオン打ち込みにより作った後、・・・アニールを行った。再度、Ｎ型エピタキシャル成長とＮ型不純物及びＰ型不純物のイオン打ち込みを、それぞれ４０３，４０４，４０５と同一条件で行い、４０６，４０７を作った。その後、・・・アニールを行った。次に、このアニール時にできた酸化膜をマスクとして、・・・コレクタ領域とエミッタコンタクトのためのＮ型領域４０８を作った。」（第３頁右欄第３８行〜第４頁左欄第９行）という記載、及び「本発明の構造を説明するための模式図である」「第１図」と「第１の実施例を説明するための断面図」である「第４図」との対応からみて、第１図の「領域１０１」は、第４図の「リンドープＮ型層４０３」、「Ｎ型層４０４」及び「４０６」に、第１図の「領域１０２」は、第４図の「ベース領域のためのＰ型層４０５」及び「４０７」に、第１図の「領域１０３」は、第４図の「コレクタ領域」「のためのＮ型領域４０８」に、各々対応し、第１図に記載されたものにおいても、シリコン単結晶の基板の上にＮ型埋め込み領域のためのＮ型層が形成され、当該Ｎ型埋め込み領域のためのＮ型層の上に、「領域１０１」が形成されているものと認められる。
　
（３−４）引用刊行物の「ベース領域を含む領域１０２（第１図）とエミッタ領域を含む領域１０１（第１図）で作るｐｎ接合」（第３頁右欄第１６〜１８行）及び「本発明で取り扱うトランジスタの実用化された構造では、第１図１０１から１０２に注入される少数キャリアは、１０１領域の水平面から上方に垂直に注入され、」（第３頁右欄第２５〜２８行）という記載から、第１図に記載されたものにおいて、エミッタ−ベース間を流れる電流は、エミッタ領域である「領域１０１」とベース領域である「領域１０２」により構成されるＰＮ接合面のうち、「領域１０１」の水平面すなわち「領域１０２」の低部にのみ流れていることは明らかである。
　
（３−５）上記記載からみて、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「Ｐ型ベース領域１０２内に形成されたＮ型コレクタ領域１０３と、当該Ｐ型ベース領域１０２を取り囲むＮ型領域１０１のうち当該Ｐ型ベース領域１０２の低部に接する場所をＮ型エミッタ領域として使用し、当該Ｎ型領域１０１は、表面にＮ型埋め込み領域のためのＮ型層が形成されたＮ型シリコン単結晶基板の上に形成され、エミッタ−ベース間を流れる電流は、Ｎ型領域１０１とＰ型ベース領域１０２により構成されるＰＮ接合面のうち、Ｐ型ベース領域１０２の低部におけるＰＮ接合面にのみ流れているバイポーラトランジスタを有する集積回路。」
　
４．対比
（４−１）刊行物発明の「集積回路」がＩＣチップ内に形成されるものであることは、当業者の技術常識であるから、刊行物発明の「集積回路」と本願発明の「バイポーラトランジスタを有するＩＣチップ（Ｊ３）が封止用樹脂（Ｊ８）により封止されてなる樹脂封止型半導体装置」とは、「バイポーラトランジスタを有するＩＣチップ（Ｊ３）」を備えた「半導体装置」である点で一致する。
　
（４−２）刊行物発明の「Ｐ型ベース領域１０２」、「Ｎ型コレクタ領域１０３」、「Ｎ型埋め込み領域のためのＮ型層」、「Ｎ型シリコン単結晶基板」、「低部」、「エミッタ−ベース間を流れる電流」及び「集積回路」は、各々本願発明の「導電型がＰ型であるベース領域（６）」、「導電型がＮ型であるコレクタ領域（７）」、「Ｎ型導電型層（３）」、「半導体基板（５）」、「底面」、「ベース電流」及び「ＩＣチップ（Ｊ３）」に相当する。
　
（４−３）刊行物発明の「Ｎ型領域１０１」と本願発明の「導電型がＮ型であるエミッタ領域（４）」は、「Ｎ型の領域」という点で共通する。
　
（４−４）そうすると、本願発明と刊行物発明とは、
「バイポーラトランジスタを有するＩＣチップ（Ｊ３）を備えた半導体装置において、
　前記バイポーラトランジスタは、
　Ｎ型導電型層（３）の上に形成された導電型がＮ型の領域と、前記Ｎ型の領域の表層内に形成された導電型がＰ型であるベース領域（６）と、
　前記ベース領域（６）の表層内に形成された導電型がＮ型であるコレクタ領域（７）と、
とを有し、
　前記ベース領域（６）と前記Ｎ型の領域とにより構成されるＰＮ接合面（６ａ、６ｂ、６ｃ）のうち、前記ベース領域（６）の底面における前記ＰＮ接合面（６ａ）にのみベース電流が流れる構造であることを特徴とする半導体装置。」
である点で一致し、次の４点で相違する。
　
（相違点１）「バイポーラトランジスタを有するＩＣチップ（Ｊ３）」が、本願発明では、「封止用樹脂（Ｊ８）により封止されてなる」のに対して、刊行物発明では、樹脂封止されていない点。
　
（相違点２）本願発明では、「半導体層（１）と、前記半導体層（１）の上に形成された第１の絶縁膜（２）と、前記第１の絶縁膜（２）の上に形成されたＮ型導電型層（３）とを有して構成される半導体基板（５）」を有しているのに対して、刊行物発明では、「Ｎ型領域１０１は、表面にＮ型埋め込み領域のためのＮ型層が形成されたＮ型シリコン単結晶基板の上に形成され」ている点。
　
（相違点３）本願発明では、「Ｎ型導電型層（３）の上に形成された導電型がＮ型であるエミッタ領域（４）と、前記エミッタ領域（４）の表層内に形成された導電型がＰ型であるベース領域（６）」からなる構成を有するのに対して、刊行物発明では、「当該Ｐ型ベース領域１０２を取り囲むＮ型領域１０１のうち当該Ｐ型ベース領域１０２の低部に接する場所をＮ型エミッタ領域として使用し、当該Ｎ型領域１０１は、表面にＮ型埋め込み領域のためのＮ型層が形成されたＮ型シリコン単結晶基板の上に形成され」ている点。
　
（相違点４）本願発明では、「前記エミッタ領域（４）、前記ベース領域（６）、及び前記コレクタ領域（７）が形成された素子領域を他の領域と電気的に分離するように、前記半導体基板（５）の表面から前記第１の絶縁膜（２）に到達する深さのトレンチ（１０）の内部に形成された第２の絶縁膜（１１）」を有するのに対して、刊行物発明では、「Ｐ型ベース領域１０２」、当該「Ｐ型ベース領域１０２内に形成されたＮ型コレクタ領域１０３」「、当該Ｐ型ベース領域１０２を取り囲むＮ型領域１０１のうち当該Ｐ型ベース領域１０２の低部に接する場所」からなる「Ｎ型エミッタ領域」が形成された素子領域を他の領域と電気的に分離することについて、何ら特定されていない点。
　
５．判断
（５−１）相違点１について
　バイポーラトランジスタを有するチップを封止用樹脂により封止することは、以下の周知例１ないし３に記載されるように従来周知である。
　
（ア）周知例１：特開平１０−１２６５１号公報には、図４及び５とともに、以下の事項が記載されている。
「【０００２】
【従来の技術】一般的にシリコン基板上にトランジスタ素子が形成された半導体装置は、図４に示すような構成が主に用いられる。１はシリコン基板、２はシリコン基板１が実装される放熱板等のアイランド、３はリード端子、及び４は封止用の樹脂モールドである。
【０００３】シリコン基板１１に形成されるトランジスタ素子は、図５に示すように、例えば、Ｎ型シリコン基板１１にコレクタ領域となるＮ型のエピタキシャル層１２にボロン等のＰ型の不純物を拡散してベース領域１３が形成され、そのベース領域１３内にリン等のＮ型の不純物を拡散してエミッタ領域１４が形成される。シリコン基板１１の表面にベース領域１３、エミッタ領域１４の一部を露出させる開口部を有した絶縁膜１５が形成され、その露出されたベース領域１３、エミッタ領域１４上にアルミニウム等の金属が蒸着されベース電極１６、エミッタ電極１７が形成される。このような構成のトランジスタではシリコン基板がコレクタ電極１８となる。」
　
（イ）周知例２：特開２０００−１２４３２３号公報には、図１とともに、以下の事項が記載されている。
「【００２７】
本実施の形態では、共通の半導体基板上に、共通のコレクタ領域を有する２個１対の縦型バイポーラトランジスタと２個１対の抵抗素子を形成した場合について説明する。
【００２８】図１に示されるように、半導体装置は平面上で以下の構造を有している。すなわち、半導体基板３には、分離帯１０によって分離される対領域部に対の縦型半導体素子すなわち２つのＮＰＮバイポーラトランジスタである第１縦型バイポーラトランジスタ１と第２縦型バイポーラトランジスタ２が配置され、２つの抵抗素子として第１抵抗素子１４と第２抵抗素子２４が配置されている。
半導体基板３は、例えば、チップサイズが、０．８５×０．６ｍｍ、厚さが２００μｍである。
「【００４７】次に、本実施の形態に係る半導体装置の製造方法について説明する。
【００４８】まず、Ｎ型不純物（例えばアンチモン）を、高濃度にドープした・・・低抵抗シリコンサブストレートに、リンまたは砒素をドープした・・・エピタキシャル層を形成した・・・円形のシリコン基板３上に、選択的にボロンを同時拡散させることにより、互いに独立した第１ベース領域１２と、第２ベース領域２２とを同時に同等の拡散深さに形成するが、このとき、同時に逆導電型のスクライブライン３３が形成される。
【００４９】なお、共通コレクタ領域７は、リンを添加したＮ型シリコン基板３と同じ不純物濃度を有している。
【００５０】次に、前の工程で形成された第１ベース領域１２と、第２ベース領域２２の一部にリンを導入して、第１エミッタ領域１３と、第２エミッタ領域２３とを形成するが、このとき、同時に分離部１０が形成される。
【００５１】その後、基板３上に絶縁膜１９を堆積させた後、絶縁膜１９上にポリシリコン膜を堆積させ、不純物添加、パターニンングをして第１、第２抵抗素子１４、２４を形成する。
【００５２】次に、・・・第１、第２ベース領域１２、２２にそれぞれコンタクトする第１、第２ベース電極１５、２５と、第１、第２エミッタ領域１３、２３とにそれぞれコンタクトする第１、第２エミッタ電極１６、２６を形成する。
【００５３】そして、円形のシリコン基板３の裏面にクロム、銀などの裏面金属層を形成した後、
２個１対の第１、第２縦型バイポーラトランジスタ１、２と、シリコン基板３の表面を覆う絶縁膜１９上に形成された２個１対の第１、２抵抗素子１４、２４と、各トランジスタ１、２間を電気的に分離する分離帯１０とからなる半導体装置ごとに、適当なチップサイズで切り出す。
【００５４】そして、リードフレーム４にダイボンディングした後、第１、第２ベース電極１５、２５および第１、第２エミッタ電極１６、２６と、リードフレーム３０との間を金等の金属ワイヤ５で、ワイヤーボンディングする。
【００５５】
最後に、樹脂でモールドを行う。そして、樹脂でモールドを行い、破線で示した樹脂封止される範囲に樹脂パッケージ６を形成する。
　
（ウ）周知例３：特開平１０−１６３３３２号公報には、図とともに、以下の事項が記載されている。
「【０００３】上述したポリシリコンエミッタバイポーラトランジスタを構成素子として含むバイポーラ型の半導体装置およびその製造方法の従来例を、図２を参照して説明する。ここで図２は、バイポーラトランジスタ部１とパッド部２とを示す、半導体装置の概略断面図である。まず、図２に示すように、Ｐ型半導体基板１１表面にバイポーラトランジスタ部１のコレクタ埋め込み層１２を選択的に形成し、このＰ型半導体基板１１上にＮ型エピタキシャル層１３を形成する。次に、・・・ＬＯＣＯＳ素子分離領域１５を形成する。その後・・・コレクタ電極引き出し領域１６を形成して、コレクタ埋め込み層１２に接続させる。
【０００４】次に、・・・バイポーラトランジスタ部１のべース部の電極取り出し領域であるグラフトベース層１７を形成する。その後・・・グラフトベース層１７に接続するべース層２０を形成する。
【０００５】次に、・・・べース層２０表面にエミッタ層２１を形成する。更にその後・・・ポリシリコンエミッタ電極２２を形成する。この様にして、バイポーラトランジスタ部１のウォッシュドエミッタが形成される。
【０００６】次に、・・・バイポーラトランジスタ部１のポリシリコンエミッタ電極２２、グラフトベース層１７、コレクタ電極引き出し領域１６等にＡｌ合金膜による電極２５、２６、２７、パッド部２にパッド電極２８等を形成する。・・・上述の様にして、ポリシリコンエミッタバイポーラトランジスタを構成素子として含むバイポーラ型の半導体装置が作製される。
【０００７】上述の様にして作製された半導体装置は、その後半導体ウェハ状態にて、動作テスト等の測定が行われ、更にその後、半導体ウェハより分割された良品の半導体装置、
所謂良品のチップのみをリードフレーム等にダイボンドし、続いてリードフレームのリード部と半導体装置のパッド部２間のワイヤボンデイングが行われ、その後樹脂封止等が行われてパッケージに搭載された半導体装置が出来上がる。
　
　したがって、刊行物発明におけるバイポーラトランジスタを有する集積回路に対して、上記周知の技術を採用することにより、本願発明のように、「バイポーラトランジスタを有するＩＣチップ（Ｊ３）が封止用樹脂（Ｊ８）により封止されてなる」構成とすることは、当業者が容易になし得たものである。
　よって、相違点１は、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（５−２）相違点２及び４について
　半導体集積回路において基板表面に形成された半導体素子間を電気的に分離することは、半導体技術分野において技術常識ともいえることであり、刊行物発明である集積回路においても、Ｎ型シリコン単結晶基板上に形成されたバイポーラトランジスタと他の半導体素子とを電気的に分離することは、当業者が必要に応じて適宜なし得る程度のことである。
　そして、半導体基板表面に形成された半導体素子間を電気的に分離する方法として、ＳＯＩ基板を用い、当該ＳＯＩ基板のＳＯＩ層に形成されたトレンチ溝に絶縁物質を充填することにより、当該ＳＯＩ層に形成された半導体素子間の絶縁分離を行うことは、以下の周知例４ないし７に記載されるように従来周知である。
　なお、半導体基板表面に形成された半導体素子間を電気的に分離する方法としては、ＰＮ接合分離法（拡散分離法）と誘電体分離法があり、ＰＮ接合分離に比べて、誘電体分離法の方が、寄生効果が小さいことも、以下の周知例５及び周知例８に記載されるように従来周知である。
　
（エ）周知例４：特開平７−２５４６０９号公報には、図１及び１６とともに、以下の事項が記載されている。
「【００１８】
【実施例】以下、図面を参照しながら実施例を説明する。図１は、本発明の第１の実施例に係る薄い（ＳＯＩ層の厚さが６μｍ以下）ＳＯＩ基板を用いた電力用半導体装置の要部を示す平面図および断面図である。
【００１９】図中、
１はシリコン基板を示しており、このシリコン基板１上にはシリコン酸化膜２が形成され、これら１，２により絶縁性基板が形成されている。この絶縁性基板上には厚さが６μｍ以下の薄いｎ- 型シリコン層３（ＳＯＩ層）が形成されている。このｎ- 型シリコン層３には半導体素子（図にはｎｐｎトランジスタ、ＩＧＢＴが示されている）が形成されている。
【００２０】図１６は、ｎ型活性層（ＳＯＩ層）の厚さとリーク電流との関係を示す特性図である。この図１６から、素子温度が高いほど、ｎ型拡散層が薄い素子構造がリーク電流が小さく、高温動作に適当であることが分かる。特に、５０℃と常温近傍では６μｍ以下でリーク電流が低減していることが分かる。したがって、本実施例のように、厚さが６μｍ以下のＳＯＩ層を用いれば、特に高温でのリーク電流を小さくできる。
【００２１】
半導体素子間の絶縁分離は、トレンチ分離により行なわれている。すなわち、ｎ- 型シリコン層３にはシリコン酸化膜２に達するトレンチ溝が形成され、このトレンチ溝は絶縁物質８で充填されている。
　
（オ）周知例５：特開平７−１３０７５５号公報には、図１及び２とともに、以下の事項が記載されている。
「【０００１】
【産業上の利用分野】 本発明は、ＳＯＩ、すなわち絶縁物上のシリコン層に形成したバイポーラトランジスタに関する。
【０００２】
【従来の技術】バイポーラトランジスタを集積する場合は、通常横型構造が用いられる。
そのような横型バイポーラトランジスタを他の素子から分離する方法としてＰＮ接合分離と誘電体分離とがある。
【０００３】図２(a) に示すように、コレクタ層５にはコレクタ電極21、エミッタ層７にはエミッタ電極22、ベースコンタクト層８にはベース電極23が接触する。
【０００４】
【発明が解決しようとする課題】上記のような従来の横型ＰＮＰトランジスタには次の問題がある。
(1) 各層が３重にも取り巻いているため面積が大きい。
(2) 
ｐエミッタ層７、ｎベース層６、ｐ分離層33からなる寄生ＰＮＰトランジスタが存在し、エミッタ７からのキャリアがコレクタ５に全部集められずに、分離層33にぬけていく寄生電流βが必ず存在する。
【０００５】このように、従来の横型バイポーラトランジスタは、面積が大きく、集積回路のチップ面積を大きくし、コストを上昇させるので、大電流用として利用しにくい。また、寄生トランジスタがあって分離層への寄生電流が生ずるため、本来のトランジスタの電流増幅率 (ｈFE) が小さく、消費電流も大きいという欠点があった。
【０００６】本発明の目的は、これらの欠点を除き、占有面積が小さく、基板あるいは分離層への寄生電流がなく、ｈFEが高く、しかもコレクタ電流の大きいところまでｈFEが高くて電流容量の大きいバイポーラトランジスタを提供することにある。」
「【０００８】
【作用】
底面および他面が絶縁層に囲まれることによって分離された領域にバイポーラトランジスタを形成することにより、ＰＮ接合分離の場合のようにベース層で底面および側面を囲む必要がなくなり、コレクタ層の外側に絶縁分離層を接触させることができるため、トランジスタの占有面積が減少する。また、エミッタ層を三次元的にベース層を介してコレクタ層に対向させることにより、エミッタから注入されたキャリアが低不純物濃度のベース層を通るだけでほとんどコレクタ層に達し、寄生トランジスタを通じての余分なベース電流が流れないため、ｈ
FE
が非常に高い。
底面および側面を絶縁分離層で囲まれた半導体層は、ＳＯＩ (Silicon on Insulator) およびトレンチ構造により容易に得られる。
【０００９】
【実施例】図１(a) 、(b) は本発明の一実施例のＰＮＰトランジスタを示し、(a) は平面図、(b) は(a) のＡ−Ａ線断面図で図２と共通の部分には同一の符号が付されている。
このトランジスタはＳＯＩを用いたもので、シリコン基板１の上に酸化物２を介して厚さ６μｍ程度のシリコン単結晶層が積層された構造を、酸化膜を表面に形成したSi基板とSi基板を貼り合わせる方法、あるいはSi基板に酸素を注入して酸化膜を中間に生成するＳＩＭＯＸ (Seperated byＩＭ plantedＯＸygen)法により形成したのち、表面から酸化膜２に達するトレンチを掘り、内面に熱酸化膜を介して高抵抗の多結晶シリコンを埋込み、絶縁分離層３を形成することにより、絶縁層２および３によって囲まれた幅十数μｍの領域が得られる。シリコン層の酸化膜２に近接する部分にはＳＯＩ形成前あるいは後にイオン注入などにより不純物が導入されてｐ形の底部コレクタ層４が形成され、側面が分離層３に接する、コレクタ層４より不純物濃度の高いコレクタ層５とつながっている。
　
（カ）周知例６：特開平１１−３５４５３５号公報には、図１７ないし２４とともに、以下の事項が記載されている。
「【０００２】
【従来の技術】近年、オーディオアンプやディスプレイドライバ等に用いるトランジスタの高耐圧化および高集積化が要求されている。
高耐圧集積回路を高集積化および高速化するには、寄生トランジスタの形成や、素子分離形成によるチップサイズの増大を防止するため、誘電体分離技術を採用することが好ましい。酸化膜を用いて各素子間を分離する誘電体分離技術の中では、コストの点から、特に、貼り合わせＳＯＩ（ｓｉｌｉｃｏｎ　ｏｎ　ｉｎｓｕｌａｔｏｒ）基板が注目されている。
【０００３】従来の製造方法により、ＳＯＩ基板上に高耐圧バイポーラトランジスタを形成する場合の製造工程について、図１７〜図２４を参照して以下に説明する。図１７に、高耐圧縦型ＮＰＮトランジスタ形成領域と高耐圧
シリコンからなるｎ型基板３の表面に、例えば熱酸化法により膜厚２μｍ程度の埋め込み酸化膜２を形成する。支持基板１にｎ型基板３を、埋め込み酸化膜２を介して室温で貼り合わせる。ｎ型基板３は続く工程により、活性層であるｎ型埋め込み層４およびｐ型埋め込み層５となる。
【０００４】次に、ｎ型埋め込み層４を形成するため、イオン注入を行う。・・・さらに、ｐ型埋め込み層５を形成するため、イオン注入を行う。・・・
【０００５】続いて、・・・前工程でＮＰＮトランジスタ部分に導入されたヒ素、およびＰＮＰトランジスタ部分に導入されたホウ素をそれぞれ熱拡散させ、ｎ型埋め込み層４およびｐ型埋め込み層５を形成する。・・・これにより、図１７に示すような構造となる。
【０００６】次に、図１８に示すように、活性層であるｎ型埋め込み層４およびｐ型埋め込み層５の上層に、・・・ｎ型エピタキシャル層６を成長させる。ｎ型エピタキシャル層６のＮＰＮトランジスタ部分はｎ型コレクタ領域７となり、ｎ型エピタキシャル層６のＰＮＰトランジスタ部分は続く工程により、ｐ型コレクタ領域８となる。・・・これにより、図１８に示すような構造となる。
【０００７】次に、・・・ＮＰＮトランジスタのｐ型ベース領域１０およびＰＮＰトランジスタのｎ型ベース領域１１がそれぞれ形成される。
【０００８】次に、・・・ＮＰＮトランジスタのｎ型エミッタ領域１２およびｎ型コレクタコンタクト１３、およびＰＮＰトランジスタのｐ型エミッタ領域１４およびｐ型コレクタコンタクト１５がそれぞれ形成される。これにより、図１９に示すような構造となる。
【０００９】その後、
ＮＰＮトランジスタ部分の酸化膜９、ｎ型コレクタ層７およびｎ型埋め込み層４を、埋め込み酸化膜２に達するまでエッチングすることにより、素子分離用のトレンチ１６を形成する。同時に、ＰＮＰトランジスタ部分の酸化膜９、ｐ型コレクタ層８およびｐ型埋め込み層５を、埋め込み酸化膜２に達するまでエッチングすることにより、素子分離用のトレンチ１６を形成する。これにより、図２０に示すような構造となる。次に、例えば熱酸化法によりトレンチ１６の内壁に、膜厚５００ｎｍ程度の酸化膜１７を形成する。これにより、図２１に示すような構造となる。酸化膜１７が形成されたトレンチ１６に、例えばＣＶＤ法により、ポリシリコン１８を埋め込みながら堆積させる。その後、トレンチから表出したポリシリコン１８を、例えばリアクティブイオンエッチング（ＲＩＥ）によりエッチバックして、表面を平坦化する。これにより、図２２に示すような構造となる。
【００１０】次に、・・・電極形成後、フォトレジストを除去することにより、図２４に断面を示すような半導体装置が得られる。
【００１１】
上記の構造の半導体装置においては、誘電体分離技術を用いて、隣接するＮＰＮトランジスタとＰＮＰトランジスタとの間の電気的な絶縁分離を行っている。これにより、集積密度を高くすることができ、また、各トランジスタのｐｎ接合の寄生容量も低減できるため、高速化に有利となる。
　
（キ）周知例７：特開平１１−２４３０９５号公報には、図１、１１及び１２とともに、以下の事項が記載されている。
「【００１９】
（実施例１）
　図１に本発明の第１の実施例の断面図を示す。図１において、101はp型シリコン基板、102は高濃度コレクタ埋込み層、103は低濃度コレクタ層、104、105、106、112、116、119はシリコン酸化膜、107は第１多結晶半導体グラフトベース、108はシリコン窒化膜、111はベース多結晶シリコン電極、113は多結晶半導体グラフトベース、114は単結晶半導体ベース層、115は第２の多結晶半導体グラフトベース、117はエミッタ多結晶シリコン電極、118はエミッタ領域である。・・・」
「【００２１】・・・
（実施例３）図11に本発明の第3の実施例の断面図を示す。本実施例はシリコン基板101上にシリコン酸化膜130、単結晶シリコン層131を有するSOI基板を用いて、第１の実施例と同様な製造方法を使用する。これより、コレクタ／基板容量は第１の実施例に比べて1/2となる。
【００２２】
（実施例４）図12に本発明の第4の実施例の断面図を示す。本実施例はシリコン基板101上にシリコン酸化膜130、単結晶シリコン層131を有するSOI基板を用いて、第２の実施例と同様な製造方法を使用する。これより、コレクタ／基板容量は第２の実施例に比べて1/2となる。」
　
（ク）周知例８：「菅野卓雄、生駒俊明、武石喜幸，岩波講座マイクロエレクトロニクス１，マイクロエレクトロニクス素子Ｉ，１９８５年　７月２５日，pp.238-242」には、図5.1ないし5.9とともに、以下の事項が記載されている。
「　5.1　バイポーラ集積回路の基本構造
 
 図5.1は，もっとも早くから使われている，逆バイアスpn接合分離の標準的な埋込みコレクタ型の構造である。
　図5.4は，p基板に深い溝を掘り，そこにn＋拡散してのち，エピタキシャル成長でn−層によって埋めて，平坦化する埋込みエピタキシャル分離法である。この技術はやさしくないが，とくに高耐圧ICの形成に有効である。
　
以上のような拡散分離は，集積密度が上がりにくく，接合の容量や寄生効果が小さくないので，素子集積密度，動作速度，消費電力の点での改善に限度がある。これを克服するために，絶縁物を分離に用いる，誘電体分離法と総称される技術が開発された。その代表が，図5.5および図5.6に示した選択酸化法である
　アイソプレーナ分離を用いるとｐｎ接合分離に比べて，素子面積は約半分になる。さらに，この構造で，寄生容量を減らすため，図5.7のように，分離膜で，エミッタ領域(a)やベース領域(b)を直接囲む構造が採られる。これをそれぞれ，ウォール・エミッタ(walled emitter)，ウォール・ベース構造(walled base)という。
　
誘電体分離法として，基板に深い溝を掘って，空気で絶縁したり，高抵抗ポリSiで埋めたりする構造がある。図5.8のV字型溝（Vグルーブ）では，シリコンの異方性エッチングを用いるので，面指数，傾斜に制限があるが，集積密度は上がるし，高耐圧になる。最近のRIE技術(前章4.10節参照)を用いれば，U字型もできる。図5.9はその一例で，選択酸化分離に比べ，面積が約７分の１になっている。
　したがって、刊行物発明に対して、上記周知の技術を採用し、本願発明のように、「半導体層（１）と、前記半導体層（１）の上に形成された第１の絶縁膜（２）と、前記第１の絶縁膜（２）の上に形成されたＮ型導電型層（３）とを有して構成される半導体基板（５）と、」「前記エミッタ領域（４）、前記ベース領域（６）、及び前記コレクタ領域（７）が形成された素子領域を他の領域と電気的に分離するように、前記半導体基板（５）の表面から前記第１の絶縁膜（２）に到達する深さのトレンチ（１０）の内部に形成された第２の絶縁膜（１１）とを有」する構成とすることは、当業者が容易になし得たものである。
　よって、相違点２及び４は、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（５−３）相違点３について
　刊行物発明では、「Ｐ型ベース領域１０２を取り囲むＮ型領域１０１のうち当該Ｐ型ベース領域１０２の低部に接する場所をＮ型エミッタ領域として使用し、」「エミッタ−ベース間を流れる電流は、Ｎ型領域１０１とＰ型ベース領域１０２により構成されるＰＮ接合面のうち、Ｐ型ベース領域１０２の底面におけるＰＮ接合面にのみ流れている」と規定している。しかしながら、一般に、バイポーラトランジスタにおいては、コレクタ、ベース及びエミッタの各領域は、各々Ｐ型又はＮ型の不純物領域により構成されることは、当業者の技術常識であるところ、各不純物領域において、電流が流れている部分のみならず、当該不純物領域全体をコレクタ領域、ベース領域及びエミッタ領域と称することも、当業者において普通に行われていることである。実際、本願発明においても、「前記ベース領域（６）と前記エミッタ領域（４）とにより構成されるＰＮ接合面（６ａ、６ｂ、６ｃ）のうち、前記ベース領域（６）の底面における前記ＰＮ接合面（６ａ）にのみベース電流が流れる構造である」にもかかわらず、「ＰＮ接合面（６ａ）」以外の部分も含めて、「エミッタ領域（４）」と称している。
　したがって、相違点３は、どの部分を「エミッタ領域」と称するかという形式的な相違点にすぎず、実質的には、刊行物発明の「ベース領域１０２を取り囲むＮ型領域全体」が本願発明の「エミッタ領域（４）」に相当するものと認められる。
　よって、相違点３は、実質的なものではない。
　
（５−４）まとめ
　以上検討したとおり、本願発明と刊行物発明との相違点は、いずれも実質的なものではないか、又は、当業者が、引用刊行物に記載された発明及び周知技術を勘案することにより容易に想到し得た範囲に含まれる程度のものにすぎず、本願発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。