【手続補正書】
【提出日】平成24年5月23日(2012.5.23)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力信号をデジタル信号に変換し、上記デジタル信号に対応するアナログ信号と上記入力信号との差分を増幅し、当該増幅結果を後段に出力する複数の縦続接続された変換ステージと、
所定の動作モードにおいて上記複数の変換ステージの一部を停止させる第１の停止制御回路と、
上記所定の動作モードにおいて停止状態となる上記変換ステージへの入力信号を、当該停止状態の変換ステージの後段に入力する第１のバイパス回路と、
を含む、アナログ−デジタル変換回路。
【請求項２】
請求項１に記載のアナログ−デジタル変換回路であって、
上記第１の停止制御回路が、停止させるべき上記変換ステージに対する電源の供給又はクロック信号の供給を停止する、アナログ−デジタル変換回路。
【請求項３】
請求項１又は２に記載のアナログ−デジタル変換回路であって、
上記複数の変換ステージから出力される複数の上記デジタル信号を保持する複数のラッチ回路と、
上記所定の動作モードにおいて、上記停止状態の変換ステージより下位の変換ステージにおける入力信号のサンプリングのタイミングとサンプリング結果の保持のタイミングとを反転させるタイミング制御回路と、
を更に含み、
上記複数の変換ステージの奇数段が入力信号をサンプリングするとともに上記デジタル信号を出力するときに上記複数の変換ステージの偶数段がサンプリング結果を保持するとともに当該サンプリング結果に応じた出力信号を生成し、上記複数の変換ステージの奇数段がサンプリング結果を保持するとともに当該サンプリング結果に応じた出力信号を生成するときに上記複数の変換ステージの偶数段が入力信号をサンプリングするとともに上記デジタル信号を出力する、
アナログ−デジタル変換回路。
【請求項４】
請求項３に記載のデジタル−アナログ変換回路であって、
上記タイミング制御回路が、上記所定の動作モードにおいて、上記変換ステージにおける上記タイミングの反転に合わせて、上記停止状態の変換ステージより下位の変換ステージの上記デジタル信号を保持するラッチ回路における当該保持のタイミングを変更する、アナログ−デジタル変換回路。
【請求項５】
請求項１又は２に記載のアナログ−デジタル変換回路であって、
初段の上記変換ステージへの入力信号に基づいて上位の変換ステージから下位の変換ステージに向かって順次に生成される複数の上記デジタル信号が共通のタイミングで出力されるように上記複数のデジタル信号それぞれに異なる遅延を与える複数の遅延回路と、
上記所定の動作モードにおいて、上記停止状態の変換ステージの上記デジタル信号に遅延を与える上記遅延回路への電源の供給又はクロック信号の供給を停止する第２の停止制御回路と、
を更に含む、アナログ−デジタル変換回路。
【請求項６】
請求項１乃至５の何れかに記載のアナログ−デジタル変換回路であって、
初段の上記変換ステージへの入力信号に基づいて上位の変換ステージから下位の変換ステージに向かって順次に生成される複数の上記デジタル信号を補正する複数の補正回路であって、補正対象のデジタル信号の生成元の変換ステージに対して下位の変換ステージで生成されたデジタル信号の補正に伴って生じる桁上がり信号を入力し、当該入力した桁上がり信号に基づいて当該補正対象のデジタル信号を補正し、当該補正の結果に応じて発生した桁上がり信号を上記生成元の変換ステージに対して上位の変換ステージで生成されたデジタル信号の補正用に出力する複数の補正回路と、
上記所定の動作モードにおいて、上記初段若しくは上記初段を含む一連の変換ステージが停止状態となる場合、当該停止状態の変換ステージの上記デジタル信号を補正する上記補正回路に当該デジタル信号の替わりとして各ビットの値がゼロの信号を入力する信号入力回路と、
を更に含む、アナログ−デジタル変換回路。
【請求項７】
請求項１乃至５の何れかに記載のアナログ−デジタル変換回路であって、
上記第１の停止制御回路が、初段若しくは初段を含む一連の変換ステージを上記所定の動作モードにおいて停止させる、アナログ−デジタル変換回路。
【請求項８】
請求項７に記載のアナログ−デジタル変換回路であって、
上記所定の動作モードにおいて上記縦続接続された変換ステージに供給するクロック信号の周波数を低下させるクロック生成回路を更に含む、アナログ−デジタル変換回路。
【請求項９】
請求項１乃至５の何れかに記載のアナログ−デジタル変換回路であって、
初段の上記変換ステージへの入力信号に基づいて上位の変換ステージから下位の変換ステージに向かって順次に生成される複数の上記デジタル信号が共通のタイミングで出力されるように上記複数のデジタル信号それぞれに異なる遅延を与える複数の遅延回路と、
上記所定の動作モードにおいて、上記停止状態の変換ステージより下位の変換ステージの上記デジタル信号が上記遅延回路により遅延されて出力されるタイミングと、上記停止状態の変換ステージより上位の変換ステージの上記デジタル信号が上記遅延回路により遅延されて出力タイミングとが一致するように、当該上位の変換ステージと上記遅延回路との接続を切り替える切り替え回路と、
を更に含む、アナログ−デジタル変換回路。
【請求項１０】
請求項１乃至５の何れかに記載のアナログ−デジタル変換回路であって、
初段の上記変換ステージへの入力信号に基づいて上位の変換ステージから下位の変換ステージに向かって順次に生成される複数の上記デジタル信号を補正する複数の補正回路であって、補正対象のデジタル信号の生成元の変換ステージに対して下位の変換ステージで生成されたデジタル信号の補正に伴って生じる桁上がり信号を入力し、当該入力した桁上がり信号に基づいて当該補正対象のデジタル信号を補正し、当該補正の結果に応じて発生した桁上がり信号を上記生成元の変換ステージに対して上位の変換ステージで生成されたデジタル信号の補正用に出力する複数の補正回路と、
上記所定の動作モードにおいて、停止状態の変換ステージのデジタル信号を補正対象とする第１の上記補正回路へ入力される桁上がり信号を選択し、当該停止状態の変換ステージに対して上位の変換ステージのデジタル信号を補正対象とする第２の上記補正回路へ当該選択した桁上がり信号を入力する第２のバイパス回路と、
を更に含む、アナログ−デジタル変換回路。
【請求項１１】
半周期位相のずれた第１及び第２のクロック信号を供給するクロック信号供給回路と、
上記第１のクロック信号に応答して入力アナログ信号をサンプルホールドして出力するサンプルホールド回路と、
前段から入力するアナログ信号をデジタル変換してデジタル値を出力し、上記アナログ信号と上記デジタル値をアナログ変換したアダログ値との差を増幅して後段に出力する変換ステージが複数個直列接続されており、初段に上記サンプルホールド回路の出力を受け、奇数段の変換ステージが上記第２のクロック信号に応答して動作し、偶数段の変換ステージが上記第１のクロック信号に応答して動作する、変換部と、
上記第１及び第２のクロック信号に応答して上記変換部の各変換ステージから出力される上記デジタル値を入力して各デジタル値に所定の遅延時間をそれぞれ与えて出力する遅延部と、
上記遅延部から同時に出力される上記デジタル値を補正する補正部と、
上記補正部から出力されるビット信号を受けるレジスタ部と、
上記変換部の少なくとも１つの上記変換ステージをバイパスするように、バイパスされる変換ステージの入力端と出力端とを結合するバイパス回路と、
バイパスされる上記変換ステージの個数が奇数であるときに上記第１のクロック信号と第２のクロック信号とを入れ替えてバイパスされた上記変換ステージ以降の変換ステージに供給するクロック切り替え回路と、
を含み、
バイパスされる変換ステージの数に応じて上記レジスタ部から出力されるデジタル信号のビット数が変化する、
アナログ−デジタル変換回路。
【請求項１２】
請求項１１に記載のアナログ−デジタル変換回路であって、
バイパスされる上記変換ステージへの電源電圧の供給が停止される、又はバイパスされる上記変換ステージへのクロック信号の供給が停止される、アナログ−デジタル変換回路。
【請求項１３】
請求項１１又は１２に記載のアナログ−デジタル変換回路であって、
少なくとも１つの上記変換ステージがバイパスされるときに、上記第１及び第２のクロック信号の周波数が低くなる、アナログ−デジタル変換回路。
【請求項１４】
複数のクロック信号を生成するクロック生成器と、
上記クロック生成器に結合され、入力信号を受信するサンプル・ホールド回路と、
一連の互いに直列に結合された複数の変換ステージであって、各変換ステージが上記クロック生成器に結合されている、複数の変換ステージと、
省電力モードにおいて少なくとも１つの上記変換ステージをオフ状態として当該変換ステージをバイパスするように、当該少なくとも１つの上記変換ステージに結合されたスイッチ・ネットワークと、
複数の遅延回路であって、各遅延回路が少なくとも１つの上記変換ステージに結合されており、各遅延回路が上記クロック生成器に結合された少なくとも１つのラッチを含む、複数の遅延回路と、
複数の補正回路であって、各補正回路が少なくとも１つの上記遅延回路に結合されている、複数の遅延回路と、
上記補正回路の各々に結合されているレジスタと、
を含む、装置。
【請求項１５】
請求項１４に記載の装置であって、
上記クロック生成器と上記遅延回路の各々との間に結合されたクロック切替器を更に含む、装置。
【請求項１６】
請求項１５に記載の装置であって、
上記クロック切替器が上記クロック生成器と上記変換ステージの各々との間に結合されている、装置。
【請求項１７】
請求項１６に記載の装置であって、
上記スイッチ・ネットワークが、
上記サンプル・ホールド回路と上記一連の１番目の変換ステージとの間に結合された第１のスイッチであって、通常モードにおいて閉状態となり、上記省電力モードにおいて開状態となる、第１のスイッチと、
上記サンプル・ホールド回路と上記一連の２番目の変換ステージとの間に結合された第２のスイッチであって、上記通常モードにおいて開状態となり、上記省電力モードにおいて閉状態となる、第２のスイッチと、
電源電圧と上記一連の１番目の変換ステージとの間に結合された第３のスイッチであって、上記通常モードにおいて閉状態となり、上記省電力モードで開状態となる、第３のスイッチと、
上記一連の１番目の変換ステージとその遅延回路との間に結合された第４のスイッチであって、上記通常モードにおいて上記一連の１番目の変換ステージをその遅延回路に結合する、第４のスイッチと、
を含む、装置。
【請求項１８】
請求項１４に記載の装置であって、
少なくとも１つの上記変換ステージとその遅延回路との間に結合されたクロスバーを更に含む、装置。
【請求項１９】
請求項１８に記載の装置であって、
上記スイッチ・ネットワークが、
上記一連の最後から３番目の変換ステージと上記一連の最後から２番目の変換ステージとの間に結合された第１のスイッチであって、通常モードにおいて閉状態となり、上記省電力モードにおいて開状態となる、第１のスイッチと、
上記一連の最後から３番目の変換ステージと上記一連の最後の変換ステージとの間に結合された第２のスイッチであって、上記通常モードにおいて開状態となり、上記省電力モードにおいて閉状態となる、第２のスイッチと、
電源電圧と上記一連の最後から２番目の変換ステージとの間に結合された第３のスイッチであって、上記通常モードにおいて閉状態となり、上記省電力モードにおいて開状態となる、第３のスイッチと、
上記一連の最後から２番目の変換ステージと上記クロック生成器との間に結合された第４のスイッチであって、上記通常モードにおいて上記一連の最後から２番目の変換ステージを上記クロック生成器に結合する、第４のスイッチと、
を含む、装置。
【請求項２０】
請求項１９に記載の装置であって、
上記信号切替器と上記一連の１番目の変換ステージの関連する遅延回路との間に結合された第２のスイッチ・ネットワークを更に含む、装置。
【請求項２１】
請求項１４に記載の装置であって、
上記スイッチ・ネットワークが、
上記一連の最後から３番目の変換ステージと上記一連の最後から２番目の変換ステージとの間に結合された第１のスイッチであって、通常モードにおいて閉状態となり、上記省電力モードにおいて開状態となる、第１のスイッチと、
上記一連の最後から３番目の変換ステージと上記一連の最後の変換ステージとの間に結合された第２のスイッチであって、上記通常モードにおいて開状態となり、上記省電力モードにおいて閉状態となる、第２のスイッチと、
電源電圧と上記一連の最後から２番目の変換ステージとの間に結合された第３のスイッチであって、上記通常モードにおいて閉状態となり、上記省電力モードにおいて開状態となる、第３のスイッチと、
上記一連の最後から２番目の変換ステージと上記クロック生成器との間に結合された第４のスイッチであって、上記通常モードにおいて上記一連の最後から２番目の変換ステージを上記クロック生成器に結合する、第４のスイッチと、
を含む、装置。
【請求項２２】
請求項２１に記載の装置であって、
上記クロック生成器と上記一連の最後から２番目の変換ステージの関連する遅延回路との間に結合された第２のスイッチ・ネットワークを更に含む、装置。
【請求項２３】
請求項２２に記載の装置であって、
上記補正回路の各々と上記レジスタとの間に結合されたクロスバを更に含む、装置。
【請求項２４】
複数のクロック信号を生成するクロック生成器と、
上記クロック生成器に結合され、入力信号を受信するサンプル・ホールド回路と、
一連の互いに直列に結合された複数の変換ステージであって、各変換ステージが上記クロック生成器に結合され、各変換ステージが、アナログ・デジタル変換器と、上記アナログ・デジタル変換器に結合されたデジタル・アナログ変換器と、サンプル・ホールド回路と、上記サンプル・ホールド回路の出力と上記デジタル・アナログ変換器の出力との間の差を生成するように上記サンプル・ホールド回路と上記デジタル・アナログ変換器との結合された加算器と、上記加算器に結合された増幅器とを含む、複数の変換ステージと、
省電力モードにおいて少なくとも１つの上記変換ステージをオフ状態として当該変換ステージをバイパスするように、当該少なくとも１つの上記変換ステージに結合されたスイッチ・ネットワークと、
複数の遅延回路であって、各遅延回路が少なくとも１つの上記変換ステージに結合されており、各遅延回路が上記クロック生成器に結合された少なくとも１つのラッチを含む、複数の遅延回路と、
複数の補正回路であって、各補正回路が少なくとも１つの上記遅延回路に結合されている、複数の補正回路と、
上記補正回路の各々に結合されたレジスタと、
を含む、装置。
【請求項２５】
請求項２４に記載の装置であって、
上記クロック生成器と上記遅延回路の各々との間に結合されたクロック切替器を更に含む、装置。
【請求項２６】
請求項２５に記載の装置であって、
上記クロック切替器が上記クロック生成器と上記変換ステージの各々との間に結合されている、装置。
【請求項２７】
請求項２６に記載の装置であって、
上記スイッチ・ネットワークが、
上記サンプル・ホールド回路と上記一連の１番目の変換ステージとの間に結合された第１のスイッチであって、通常モードにおいて閉状態となり、上記省電力モードにおいて開状態となる、第１のスイッチと、
上記サンプル・ホールド回路と上記一連の２番目の変換ステージとの間に結合された第２のスイッチであって、上記通常モードにおいて開状態となり、上記省電力モードにおいて閉状態となる、第２のスイッチと、
電源電圧と上記一連の１番目の変換ステージとの間に結合された第３のスイッチであって、上記通常モードにおいて閉状態となり、上記省電力モードにおいて開状態となる、第３のスイッチと、
上記一連の１番目の変換ステージとその遅延回路との間に結合された第４のスイッチであって、上記通常モードにおいて上記一連の１番目の変換ステージをその遅延回路に結合する、第４のスイッチと、
を含む、装置。
【請求項２８】
請求項２５に記載の装置であって、
少なくとも１つの上記変換ステージとその遅延回路との間に結合されたクロスバーを更に含む、装置。
【請求項２９】
請求項２８に記載の装置であって、
上記スイッチ・ネットワークが、
上記一連の最後から３番目の変換ステージと上記一連の最後から２番目の変換ステージとの間に結合された第１のスイッチであって、通常モードにおいて閉状態となり、上記省電力モードにおいて開状態となる、第１のスイッチと、
上記一連の最後から３番目の変換ステージと上記一連の最後の変換ステージとの間に結合された第２のスイッチであって、上記通常モードにおいて開状態となり、上記省電力モードにおいて閉状態となる、第２のスイッチと、
電源電圧と上記一連の最後から２番目の変換ステージとの間に結合された第３のスイッチであって、上記通常モードにおいて閉状態となり、上記省電力モードにおいて開状態となる、第３のスイッチと、
上記一連の最後から２番目の変換ステージと上記クロック生成器との間に結合され、上記通常モードにおいて上記一連の最後から２番目の変換ステージを上記クロック生成器に結合する、第４のスイッチと、
を含む、装置。
【請求項３０】
請求項２９に記載の装置であって、
上記クロック切替器と上記一連の１番目の変換ステージの関連する上記遅延回路との間に結合された第２のスイッチ・ネットワークを更に含む、装置。
【請求項３１】
請求項２４に記載の装置であって、
上記スイッチ・ネットワークが、
上記一連の最後から３番目の変換ステージと上記一連の最後から２番目の変換ステージとの間に結合された第１のスイッチであって、通常モードにおいて閉状態となり、上記省電力モードにおいて開状態となる、第１のスイッチと、
上記一連の最後から３番目の変換ステージと上記一連の最後の変換ステージとの間に結合された第２のスイッチであって、上記通常モードにおいて開状態となり、上記省電力モードにおいて閉状態となる、第２のスイッチと、
電源電圧と上記一連の最後から２番目の変換ステージとの間に結合された第３のスイッチであって、上記通常モードにおいて閉状態となり、上記省電力モードにおいて開状態となる、第３のスイッチと、
上記一連の最後から２番目の変換ステージと上記クロック生成器との間に結合された第４のスイッチであって、上記通常モードにおいて上記一連の最後から２番目の変換ステージを上記クロック生成器に結合する、第４のスイッチと、
を含む、装置。
【請求項３２】
請求項３１に記載の装置であって、
上記クロック生成器と上記一連の最後から２番目の変換ステージに関連する上記遅延回路との間に結合された第２のスイッチ・ネットワークを更に含む、装置。
【請求項３３】
請求項３２に記載の装置であって、
上記補正回路の各々と上記レジスタとの間に結合されたクロスバーを更に含む、装置。