【事件の表示】
　平成１０年特許願第５０６９９９号「トレンチ底部注入領域を有する高密度トレンチＤＭＯＳトランジスタ」拒絶査定不服審判事件〔平成１０年　１月２９日国際公開、ＷＯ９８／０４００４、平成１２年１１月２１日国内公表、特表２０００−５１５６８４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，１９９７年７月１８日（パリ条約による優先権主張外国庁受理１９９６年７月１９日，米国）を国際出願日とする出願であって，平成１８年２月１３日付けの拒絶理由通知に対して，同年７月６日に手続補正書及び意見書が提出され，同年１０月１９日付けの最後の拒絶理由通知に対して，平成１９年４月２７日に手続補正書及び意見書が提出されたが，同年１０月１９日付けの補正の却下の決定により，同年４月２７日付け手続補正書でした補正は，却下となるとともに，同日付で拒絶査定がされ，これに対し，平成２０年１月２８日に審判請求がされるとともに，同年２月２６日付けで手続補正書が提出されたものである。
　
　
第２　平成２０年２月２６日に提出された手続補正書による補正（以下，「本件補正」という。）についての補正却下の決定
　
［補正却下の決定の結論］
　本件補正を却下する。
　
［理由］
１　本件補正の内容
　本件補正は，特許請求の範囲を補正するものであり，そのうち，請求項１及び７についての補正は，以下のとおりである。
　
〈補正事項ａ〉
　　・補正前の請求項１の「前記ボディ領域が，前記主面付近で前記トレンチの側面と接触するチャネル部分と，前記チャネル部分より高度にドープされ，前記トレンチの側面から離隔され，前記チャネル部分よりも前記トレンチの底部近くにある高度にドープされた深いボディ部分とを有し，」を，補正後の請求項１の「前記ボディ領域が，（ｉ）前記主面付近で前記トレンチの側面と接触し且つ前記導電性ゲート電極の深さよりも浅い深さまで延在するチャネル部分と，（ｉｉ）前記チャネル部分より高度にドープされ，前記導電性ゲート電極の深さよりも深い深さまで前記ドリフト領域内に延在し且つ前記トレンチの側面から離隔された深いボディ部分とを有し，前記チャネル部分は前記導電性ゲート電極と前記深いボディ部分の間に位置付けられ，」と補正し，補正前の請求項１の「前記トレンチ底部領域が，前記深いボディ部分と概ね同程度の深さを有し」を，補正後の請求項１の「前記トレンチ底部領域が，前記深いボディ部分の最も下の部分と同程度の深さを有し」と補正する。
〈補正事項ｂ〉
　　・補正前の請求項７の「前記第１の導電型と反対の第２の導電型からなり，前記ドリフト領域の上側に位置し，かつ前記ドリフト領域の主面から前記ドリフト領域内に向けて延出する，より高度にドーピングされた深いボディ部分を含むボディ領域を形成する過程」を，補正後の請求項７の「前記第１の導電型と反対の第２の導電型からなり，前記ドリフト領域の上側に位置して前記トランジスタ構造体の主面を画定し，かつ（ｉ）チャネル部分と（ｉｉ）該チャネル部分よりも高度にドープされ，ドリフト領域内に延在する深いボディ部分を含むボディ領域を形成する過程」と補正し，補正前の請求項７の「前記ボディ領域のチャネル部分を貫通して，前記深いボディ部分と概ね同程度の深さに至り，かつ前記ボディ領域に対して離隔されるようにトレンチを形成する過程」を，補正後の請求項７の「前記ボディ領域を貫通して前記主面付近で前記ボディ領域内のチャネル部分に接触し，前記チャネル部分の深さよりも深いが前記深いボディ部分の深さよりも浅い深さまで前記ドリフト領域内に延在し，かつ前記ボディ領域に対して離隔されるようにトレンチを形成する過程」と補正する。
　
２　補正目的の適否
（１）補正事項ａについて
　補正事項ａは，補正前の請求項１の「前記ボディ領域が，前記主面付近で前記トレンチの側面と接触するチャネル部分と，前記チャネル部分より高度にドープされ，前記トレンチの側面から離隔され，前記チャネル部分よりも前記トレンチの底部近くにある高度にドープされた深いボディ部分とを有し，」を，補正後の請求項１の「前記ボディ領域が，（ｉ）前記主面付近で前記トレンチの側面と接触し且つ前記導電性ゲート電極の深さよりも浅い深さまで延在するチャネル部分と，（ｉｉ）前記チャネル部分より高度にドープされ，前記導電性ゲート電極の深さよりも深い深さまで前記ドリフト領域内に延在し且つ前記トレンチの側面から離隔された深いボディ部分とを有し，前記チャネル部分は前記導電性ゲート電極と前記深いボディ部分の間に位置付けられ，」に限定的に減縮し，また，補正前の請求項１の「前記トレンチ底部領域が，前記深いボディ部分と概ね同程度の深さを有し」を，補正後の請求項１の「前記トレンチ底部領域が，前記深いボディ部分の最も下の部分と同程度の深さを有し」に限定的に減縮したものであるから，補正事項ａは，特許請求の範囲の減縮を目的とするものである。
（２）補正事項ｂについて
　補正事項ｂは，補正前の請求項７の「前記第１の導電型と反対の第２の導電型からなり，前記ドリフト領域の上側に位置し，かつ前記ドリフト領域の主面から前記ドリフト領域内に向けて延出する，より高度にドーピングされた深いボディ部分を含むボディ領域を形成する過程」を，補正後の請求項７の「前記第１の導電型と反対の第２の導電型からなり，前記ドリフト領域の上側に位置して前記トランジスタ構造体の主面を画定し，かつ（ｉ）チャネル部分と（ｉｉ）該チャネル部分よりも高度にドープされ，ドリフト領域内に延在する深いボディ部分を含むボディ領域を形成する過程」に限定的に減縮し，また，補正前の請求項７の「前記ボディ領域のチャネル部分を貫通して，前記深いボディ部分と概ね同程度の深さに至り，かつ前記ボディ領域に対して離隔されるようにトレンチを形成する過程」を，補正後の請求項７の「前記ボディ領域を貫通して前記主面付近で前記ボディ領域内のチャネル部分に接触し，前記チャネル部分の深さよりも深いが前記深いボディ部分の深さよりも浅い深さまで前記ドリフト領域内に延在し，かつ前記ボディ領域に対して離隔されるようにトレンチを形成する過程」に限定的に減縮したものであるから，補正事項ｂは，特許請求の範囲の減縮を目的とするものである。
　
　したがって，特許請求の範囲についての本件補正は，平成１８年法律第５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第４項２号に規定する要件を満たす。
　
　そこで，以下，本件補正後の特許請求の範囲に記載された発明が，特許出願の際独立して特許を受けることができるものか（平成１８年法律第５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項に規定する独立特許要件を満たすか）どうかを，請求項１に係る発明（以下，「本願補正発明」という。）について検討する。
　
３　独立特許要件を満たすかどうかの検討
（１）本願補正発明
　本件補正後の請求項１に係る発明（本願補正発明）は，次のとおりである。
　
【請求項１】
「トランジスタ構造体であって，
　第１の導電型の基板（５０）と，
　前記基板の上側をなし，前記第１の導電型からなり，前記基板の濃度より低い濃度にドープされるドリフト領域（５４）と，
　前記第１の導電型と反対の第２の導電型からなり，前記ドリフト領域の上側をなし，前記トランジスタ構造体の主面を画定するボディ領域（５６）と，
　前記主面から前記ボディ領域を通り，さらに前記ドリフト領域内に至るトレンチ（６２）内に延在し，前記ボディ領域より浅い深さを有する導電性ゲート電極（６４）と，
　前記第１の導電型からなり，前記主面から前記ボディ領域に延在するソース領域（５８）と，
　前記第１の導電型からなり，前記ドリフト領域より高いドーピング濃度を有し，前記トレンチの底部から前記ドリフト領域内に延在するトレンチ底部領域（７０）とを有し，
　前記ボディ領域が，（ｉ）前記主面付近で前記トレンチの側面と接触し且つ前記導電性ゲート電極の深さよりも浅い深さまで延在するチャネル部分と，（ｉｉ）前記チャネル部分より高度にドープされ，前記導電性ゲート電極の深さよりも深い深さまで前記ドリフト領域内に延在し且つ前記トレンチの側面から離隔された深いボディ部分とを有し，前記チャネル部分は前記導電性ゲート電極と前記深いボディ部分の間に位置付けられ，
　前記トレンチ底部領域が，前記深いボディ部分の最も下の部分と同程度の深さを有し，かつ前記ボディ領域に対して離隔されていることを特徴とするトランジスタ構造体。」
　
（２）引用例の表示
　　引用例１：米国特許第４８９３１６０号明細書
　　引用例２：欧州特許出願公開第０７２０２３５号明細書
　　引用例３：特開平２−１４４９７１号公報
　　引用例４：特開平６−２１４６８号公報
　　引用例５：特開平２−８６１７１号公報
　
（３）引用例１の記載と引用発明，及び引用例２〜引用例５の記載
（３−１）引用例１の記載
　原査定の拒絶の理由に引用された，本願の優先権主張日前に外国において頒布された刊行物である，米国特許第４８９３１６０号明細書（以下「引用例１」という。）には，「トレンチを有するデバイスの性能を向上するための方法及びその構造」（発明の名称）に関して，図１〜図４ｊとともに，次の記載がある。
　
　　ア　発明の背景等
・「発明の背景
　この発明は，半導体デバイス，とりわけ，比較的高いブレイクダウン電圧を持った，トレンチを有する半導体デバイスに関する。」（１欄６〜９行）
・「一例は，図１の断面図に示される低電圧の従来例のトレンチを有するＤＭＯＳトランジスタである。図１に示されるように，トレンチを有するＤＭＯＳトランジスタ１０は，基板１１と，前記基板よりもよりわずかにドープされた，前記基板の上に形成されたエピタキシャル層１２を含む。金属層１３が，基板１１に電気接点１４が形成されることを受け入れるように，基板１１の底部に形成される。周知技術として知られているように，ＤＭＯＳトランジスタは，また，ソース領域１６ａ，１６ｂ，１６ｃ，１６ｄと，ボディ領域１５ａ，１５ｂとを含む。エピタキシャル領域１２は，ドレインとして作用する。図１に示されるような例において，基板１１は，Ｎ型のドーパントで比較的高くドープされ，エピタキシャル層１２は，Ｎ型のドーパントで比較的わずかにドープされ，ソース領域１６ａ，１６ｂ，１６ｃ，１６ｄは，Ｎ型のドーパントで比較的高くドープされ，そして，ボディ領域１５ａ，１５ｂは，Ｐ型のドーパントで比較的高くドープされる。ポリシリコンのゲート電極１８が，トレンチの内部に形成され，他の領域からゲート電極１８を含むトレンチの底部と側部上に形成されたゲート誘電体層１７により電気的に絶縁される。
　図２は，高電圧動作用に設計された，他のトレンチを有するＤＭＯＳトランジスタ２０を示す。ＤＭＯＳトランジスタ２０において，トレンチ１８は，エピタキシャル領域１２の途中までのみに拡がっている。わずかにドープされたエピタキシャル領域１２の途中までのみにトレンチが拡がることにより，高電圧動作が得られる。
　しかし，より高い電圧のデバイスの開発は，問題がないことはない。特に，２つの問題点として，角部での電界の増大のためにトレンチの底部の角部領域により生じたブレイクダウン電圧の減少と，チャネル領域を一度離れたキャリアが拡げられなかったことにより生じた抵抗がある。低電圧デバイス（３０−９０Ｖ）の作成では，図１に示されるように，その底面がエピタキシャル層１２と基板１１の界面の下にあるトレンチ深さを選択することが可能である。基板１１の多量のドーピング濃度は，トレンチの角部において，デバイスのブレイクダウン電圧を増大するキャリア速度を制限する。その上，蓄えられた表面に直接沿う（トレンチの側壁にそって）チャネル２４ａ，２４ｂから，多量にドープされた基板１１のなかへ直接に流れ込むキャリアの流れについて，わずかにドープされたエピタキシャル層１２により加えられた小さな付加抵抗がある。図１のトレンチを有するＤＭＯＳ構造のブレイクダウン電圧は，以下の現象の一つ以上により制限される。
　１．Ｐ＋／Ｎ接合のアバランシェブレイクダウンは，Ｐ＋ボディ領域１５ａ，１５ｂとＮ型エピタキシャル領域１２の間の界面で形成される。
　２．フィールドプレートが，電界により生じたトレンチの側部或いは底部に沿ってブレイクダウンを引き起こす。
　３．リーチスルーブレイクダウンは，Ｐ＋ボディ領域１５ａ，１５ｂとエピタキシャル領域１２からＮ＋基板１１にかけてのエピタキシャル領域１２の間の界面で形成されたＰ＋／Ｎ接合からの空乏層の拡がりにより生じる。」（１欄２８行〜２欄１７行）
・「したがって，トレンチＤＭＯＳデバイスの製造の従来技術は，高いブレイクダウン電圧と単位ユニットごとの低いオン抵抗を持ったトレンチＤＭＯＳデバイスの製造につながらなかった。」（２欄３４〜３７行）
　
　　イ　実施例
・「この発明の教えに従って製造されるトレンチを有するＤＭＯＳデバイスの一実施例は，図３の断面図に示される。図３に示されるように，トレンチを有するＤＭＯＳデバイス３０は，金属基板電極１３，基板１１，エピタキシャル領域１２，ボディ領域１５ａ，１５ｂ，ソース領域１６ａ，１６ｂ，１６ｃ，１６ｄを含む。しかし，この発明の教えに従って，Ｎ＋領域３９が，トレンチ３６の低い部分の側部と底部に沿って，あるいはまた，ちょうどトレンチの底部に沿って付加される。Ｎ＋領域３９は，ブレイクダウン電圧を増大し，その上，この領域においてエピタキシャル層１２の導電率をかなり増大し，それによって，デバイスのオン抵抗を減少するように，トレンチの角部の近くのエピタキシャル層１２のキャリアの移動度を減少させる。」（３欄９〜２３行）
・「図４ａは，製造工程の途中の半導体デバイスの断面図を示す。図４ａに示されるように，デバイス３０は，典型的にはシリコンで構成され，Ｎ型不純物で比較的多量にドープされている基板１１を含む。・・・（中略）・・・基板１１の上に形成されるものは，一実施例としてシリコンで構成され，Ｎ型不純物のよりわずかにドープされている，エピタキシャル層１２である。・・・（中略）・・・Ｐ型領域１５−１，１５−２が形成される。Ｐ型ドーパントは，そのとき，例えば，約２５〜２００Ω／□のシート抵抗で，拡散又はボロンのイオン注入によってエピタキシャル層１２に中へ導入される。もしも必要ならば，領域１５−１と１５−２の上のウエハの表面にシリコン酸化物の小さな部分が形成される間に，ドライブ−イン工程が，Ｐ型ドーパントを再分配するために用いられる。
　図４ｂに示されるように，シリコン酸化物の層が，それから，除去され，Ｐ型ドーパント，例えば，ボロン，の一面を覆う注入が，ボディ領域１５を形成するために行われる。この実施例では，約１００〜１０００Ω／□のシート抵抗のボロンのようなＰ型不純物でドープされる。これらのドーパントは，それから，ウエハの表面にもう一つのシリコン酸化物層が作成される間に，活性化される。」（３欄２４〜５９行）
・「重要なこととして，領域３９を形成するためのドーパントの導入は，エピタキシャル領域１２のシート抵抗よりもより低いシート抵抗を持つことであり，領域３９のドーピングの増大により減少するブレイクダウン電圧と，領域３９のドーピングの増大により減少するデバイスのオン抵抗の間に，トレードオフの関係がある。実際には，領域３９のドーピング濃度は，デバイスのオン抵抗のいくらかの減少を得るために，最低限，エピタキシャル領域１２のドーピング濃度の約２倍に増大されるべきである。領域３９のドーピング濃度を増大するための実際の上限は，シリコン中のドーパントの固体溶解度であり，典型的には，エピタキシャル層１２のドーパント濃度よりも数桁大きい濃度である。」（４欄４２〜５６行）
・「図４ｊに示されるように，例えば，多結晶シリコンのような層４２が，それから，ウエハの最表面に形成され，トレンチを完全に満たす。多結晶シリコン，あるいは，他の適当な材料で形成された層４２は，図４ｊのトレンチを有するＤＭＯＳトランジスタのゲート電極として用いられる。」（５欄１１〜１６行）
　
　　ウ　図面の記載
・図３，図４ｊには，約１００〜１０００Ω／□のシート抵抗のＰ型のボディ領域１５（図４ｂを参照）が，トレンチ３６の側面とゲート誘電体層４０（５欄７行を参照）を介して接触し，チャネルを形成することが，示されている。ここで，図４ｊによれば，前記チャネルは，ゲート電極の深さよりも浅いことが，示されている。そして，図４ｊには，このチャネルは，ゲート電極と約２５〜２００Ω／□のシート抵抗のＰ型領域１５−１，１５−２（図４ａを参照）との間にあることが，示されている。
　また，図３，図４ｊには，約２５〜２００Ω／□のシート抵抗のＰ型領域１５−１，１５−２（図４ａを参照）が，トレンチの側面から離れていることが，示されている。
　また，図３，図４ｊには，Ｎ＋領域３９が，約２５〜２００Ω／□のシート抵抗のＰ型領域１５−１，１５−２（図４ａを参照）と約１００〜１０００Ω／□のシート抵抗のＰ型のボディ領域１５（図４ｂを参照）とのいずれからも，離れていること，Ｎ＋領域３９が，エピタキシャル層１２内に延在していることが，示されている。
　また，図３，図４ｊには，約１００〜１０００Ω／□のシート抵抗のＰ型のボディ領域１５（図４ｂを参照）と約２５〜２００Ω／□のシート抵抗のＰ型領域１５−１，１５−２（図４ａを参照）とが，エピタキシャル層１２の上に設けられていることが，示されている。
　また，図３，図４ｊには，トレンチ３６が，ソース領域１６ｂ，１６ｃ，ボディ領域１５ａ，１５ｂを通り，エピタキシャル層１２内に至ることが，示されている。
　
（３−２）引用発明
　上記ア〜ウによれば，引用例１には，次の発明（以下「引用発明」という。）が記載されている。
　
「ＤＭＯＳデバイスであって，
Ｎ型の基板と，
前記基板の上に形成されたＮ型であり前記基板よりもわずかにドープされたエピタキシャル層と，
前記エピタキシャル層の上に設けられた約２５〜２００Ω／□のシート抵抗のＰ型領域と，
前記エピタキシャル層の上に設けられた約１００〜１０００Ω／□のシート抵抗のＰ型のボディ領域と，
Ｎ型のソース領域と，
前記ソース領域，前記ボディ領域を通り，前記エピタキシャル層内に至るトレンチを完全に満たすゲート電極と，
前記トレンチの低い部分の側部と底部に沿って，あるいはまた，ちょうど前記トレンチの底部に沿って付加され，前記エピタキシャル層内に延在するＮ＋領域と，
前記ボディ領域が，前記トレンチの側面とゲート誘電体層を介して接触して形成され，前記ゲート電極の深さよりも浅いチャネルとを有し，
前記チャネルは，前記ゲート電極と前記Ｐ型領域との間にあり，
前記Ｐ型領域は前記トレンチから離れており，
前記Ｎ＋領域は，前記Ｐ型領域と前記Ｐ型のボディ領域とのいずれからも，離れていることを特徴とするＤＭＯＳデバイス。」
　
（３−３）引用例２の記載
　原査定の拒絶の理由に引用された，本願の優先権主張日前に外国において頒布された刊行物である，欧州特許出願公開第０７２０２３５号明細書（以下「引用例２」という。）には，図２Ａ，図３Ａ〜図３Ｃ，図４，図５，図６Ａ，図６Ｂ，図１２Ａ〜図１２Ｅとともに，次の記載がある。
　
　　ア　発明の背景等
・「本発明は，トレンチの中に形成されたゲートを有する電流スイッチングＭＯＳＦＥＴに関し，特に，ターンオン時の抵抗率が低いトレンチ型ＭＯＳＦＥＴに関する。」（１欄７〜１０行）
・「パワーＭＯＳＦＥＴは自動車の電子技術，ディスクドライブ，及びパワーサプライ等の様々な応用分野において広く使用されている。一般に，これらのデバイスはスイッチとして機能し，電源を負荷に接続するために用いられる。スイッチがオン状態にあるときには，デバイスの抵抗はできる限り低く抑えることが重要である。抵抗が高いと，電力が無駄に消費され，かつ過剰な熱が生成されることになる。」（１欄１１〜１８行）
・「図３Ａ〜図３Ｃに示すような構成においては，ブレイクダウンに関する特性が著しく改善される。このような構成は，Ｂｕｌｕｃｅａ等に付与された米国特許第５，０７２，２６６号明細書に記載されている。ＭＯＳＦＥＴ３００においては，Ｐ＋領域１１４がトレンチの底部より更に低いところまで伸び，セルの中央部に深く，濃いドープをなされたＰ領域を形成する。これによってコーナー部分１２２において追加的なシールドがなされる一方，キャリアの発生は，Ｐ＋領域１１４の下側端部３０２に比較的集中するようになるという利点が生ずる。これは，端部３０２の下側で電界が強められ，これによってゲート酸化層１０６に隣接した場所でなく，前記の場所若しくは接合部の湾曲に沿った部分においてキャリアが発生するためである。ゲート酸化層１０６に掛かる負担が低減し，高電圧下で使用した場合のＭＯＳＦＥＴ３００の信頼性が改善される。これは，たとえデバイスの接合部における実際のブレイクダウン電圧が低減してしまう場合であってもいえることである。
　図３Ｂに示すのは，図３Ａに示すセルの左半分の断面図であって，隣接するセルの一部も示されている。図３Ｃに示すのは同等のＰ−チャネルデバイスである。図３Ｂは，ゲート１０２と１０４との接続をなすためにゲート金属領域１２１がどのように用いられているかを示したものである。
　ＭＯＳＦＥＴ３００における深い中央Ｐ＋領域１１４は，有害な影響を著しく低減させる一方で，好ましくない影響も与える。第１に，セル密度を上げるとＰイオンがチャネル領域に導入されてしまうため，セル密度の上昇に制限がある点である。上記のように，これによってＭＯＳＦＥＴの閾値電圧が高くなる傾向がある。第２に，Ｐ＋領域１１４が存在することによって，電子の流れがチャネルから流れてドリフト領域１１１にはいるときに電子の流れに対するピンチ抵抗が生じる傾向がある点である。（例えば図２Ａに示すような）深いＰ＋中央領域を含まない実施例においては，電流経路はドリフト領域１１１に達したとき拡がる。このように電流が広がって流れることによって，ドリフト領域１１１における単位面積当たりの平均電流が低下し，ＭＯＳＦＥＴのオン抵抗も減ることになる。従って，深い中央Ｐ＋領域が存在すると電流経路の拡がりが制限され，セル密度が高くなると共にオン抵抗が高くなる。
　従って，本発明の目的は，深い中央Ｐ＋領域による改善されたブレイクダウンに関する特性と，低いオン抵抗とを兼ね備えたトレンチ型ＭＯＳＦＥＴを提供することである。」（３欄２０行〜４欄５行）
　
　　イ　実施例
・「本発明に基づくＭＯＳＦＥＴ４００が図４に示されている。ＭＯＳＦＥＴ４００は，一般に図３Ａに示すＭＯＳＦＥＴ３００に相当するものであるが，これに加えてデルタ層４０２がＮ−エピタキシャル層１１０に設けられている。Ｎ＋ソース領域１１２は一般に１×１０14〜７×１０15ｃｍ-2の濃いドープをなされる。Ｐ＋コンタクト領域１１４は１×１０14〜５×１０15ｃｍ-2のドープをなされる。ゲート酸化層の厚みと，Ｐボディ１１６のドーピングとによって閾値電圧が決まる。Ｐボディ１１６は，一般に５×１０12〜５×１０14ｃｍ-2のドープをなされる。ゲート１０２及びゲート酸化層１０６が形成されるトレンチは，図示したように矩形の断面を有するが，必ずしも矩形である必要はない。ゲート酸化層１０６の厚みは，８０Å〜１２００Åの範囲にあるのが一般的である。Ｎデルタ層４０２は，ドリフト領域１１１のそれに隣接する部分のＮ型ドーパント濃度よりも，高い濃度のＮ型ドーパントでドープされる。ドリフト領域１１１のドーパント濃度は５×１０14〜１×１０17ｃｍ-3の範囲にあるのが一般的であり，Ｎ＋基板１２０のドーパント濃度は５×１０17〜１×１０２０ｃｍ-3であるのが一般的である。
　図５に示すのは，ＭＯＳＦＥＴ４００のドーパント濃度の分布を示したグラフである。グラフの横軸はＭＯＳＦＥＴの表面から下方向の距離をμｍ単位で表し，グラフの横軸はイオン数／ｃｍ3単位のドーパント濃度を表している。図に示すように，Ｎデルタ層４０２におけるドーパント濃度は最大約４×１０16ｃｍ-3に達しており，ドリフト領域１１１の隣接する部分のＮ型ドーパント濃度よりも一般に高い数値となっており，ドリフト領域１１１の隣接する部分のＮ型ドーパント濃度は，この例では約４×１０15ｃｍ-3で一定である。
　Ｎデルタ層４０２はドリフト領域１１１よりも一般に低い抵抗率を有し，電流分布を，ＭＯＳＦＥＴのチャネル領域の下側（ドレイン）末端部から離れるにつれて効果的に拡げている。この効果は図６Ａ及び図６Ｂから明らかであるが，これらの図は，２次元デバイスシミュレータＭＥＤＩＣＩを用いたコンピュータシミュレーションの結果を示したものである。どちらのシミュレーションも，ＭＯＳＦＥＴは７μｍのセル幅と約１．５μｍの深さのトレンチを有するデバイスに対するものである。図６Ａに示すデバイスは，図３のＭＯＳＦＥＴ３００と同じ形状のものであり，図６Ｂに示すデバイスは，図４のＭＯＳＦＥＴ４００と同じ形状のものであって，後者はデルタ層を有している。
　図６Ａ及び図６Ｂに示す線のパターンは，電流の分布を表しており，各線の間に全ドレイン電流の５％が分布していることを表している。ＭＯＳＦＥＴ４００における電流分布は，チャネルのドレイン末端から発した後，ＭＯＳＦＥＴ３００における電流分布と較べて非常に大きく扇形に拡がっていることは，図６Ｂから明らかである。例えば，トレンチの右側エッジに沿って見てみると，ＭＯＳＦＥＴ４００においてはトレンチの右側に電流の約３８％が流れる一方，ＭＯＳＦＥＴ３００においては電流の約２３％がトレンチの右側に流れていることが明らかである。このことは，図４に示すＭＯＳＦＥＴ４００のオン抵抗が実質的に改善されていることを示している。ＭＯＳＦＥＴ４００のオン抵抗は，ＭＯＳＦＥＴ３００のオン抵抗よりも概ね２５％低い。」（６欄１８行〜７欄１８行）
・「本発明に基づくＭＯＳＦＥＴの構造には様々な実施態様がある。例えば，デルタ層の下側境界部分が，トレンチの底部より低い位置にあるもの（図１２Ａ及び図１２Ｂ），若しくはトレンチの底部よりも上の位置にあるもの（図１２Ｃ及び図１２Ｄ）などがある。セルの中央部における深い中央拡散領域の最も深い位置が，トレンチの底部よりも下の位置にあるもの（図１２Ａ及び図１２Ｂ），またはトレンチの底部より上の位置で，かつボディ領域の接合部より下の位置にあるもの（図１２Ｃ），または，その最も深い位置がボディ領域の下側接合部より上にある比較的浅いボディコンタクト領域からなるもの（図１２Ｅ）などもあり得る。デルタ領域の上側境界部分がボディ領域の下側接合部と一致しているもの（図１２Ｄ），またはそれがボディ領域の下側接合部よりも下の位置にあるもの（図１２Ａ，図１２Ｂ，及び図１２Ｃ）などもあり得る。」（９欄１８〜３４行）
　
（３−４）引用例３の記載
　原査定の拒絶の理由に引用された，本願の優先権主張日前に日本国内において頒布された刊行物である，特開平２−１４４９７１号公報（以下「引用例３」という。）には，第１図及び第７図とともに，次の記載がある。
　　ア　発明の背景等
・「〔産業上の利用分野〕
　本発明は，半導体装置及びその製造方法に係り，特にいわゆる縦型の絶縁ゲート型（以下ＭＩＳと略す）電界効果トランジスタ（以下ＦＥＴと略す）を有する半導体装置及びその製造方法に関する。」（２頁左上欄１０〜１４行）
・「〔発明が解決しようとする課題〕
　上記従来技術は，素子の信頼性について十分な配慮がされておらず，Ｌ負荷ラッチング耐量がなお不十分であるという問題があった。
　本発明の目的は，Ｌ負荷ラッチング耐量の向上した信頼性に優れた半導体装置及びその製造方法を提供することにある。」（２頁右上欄１７行〜同頁左下欄３行）
　
　　イ　作用
・「〔作用〕
　前記第７図に示した従来の半導体装置では，本発明における前記第３の領域に相当するベース領域３とドレイン領域２とが接する面が，絶縁膜を介してゲート電極と接する所でブレークダウンが生じる。
　それに対して本発明では，前記第３の領域の所望の部分，すなわち，より深い位置にその底部がある部分から下方にブレークダウンが発生する。そのためＬ負荷ラッチング耐量は向上する。」（２頁右下欄１３行〜３頁左上欄２行）
　
　　ウ　実施例
・「〔実施例〕
　以下，本発明の一実施例を第１図により説明する。第１図は縦型パワーＭＯＳＦＥＴの主要セル部の断面構造図である。抵抗率が０．０１Ω・ｃｍのｎ形高濃度半導体基板１の上に抵抗率が０．８Ω・ｃｍ，厚さが１０μｍのｎ形エピタキシャル層からなるドレイン領域２，その上にシート抵抗が５００Ω／□，深さが１．０μｍのｐ形ベース領域３が形成されている。この領域は前記第３の領域に相当するが以下ベース領域という。この領域の一部はｐ形の高濃度ベース領域１３が存在し，その深さは１．５μｍである。表面からドレイン領域２に達する溝中には，厚さ５０ｎｍのゲート酸化膜５が周囲に設けられ，その中に多結晶シリコンのゲート電極６が設けられている。溝の外側上部には，溝に接してシート抵抗が５００Ω／□，深さが０．５μｍのｎ形高濃度ソース領域４が設けられている。７はＡｌのソース電極，８はＴｉ−Ｎｉ−Ａｇのドレイン電極そして９はシリコン酸化膜である。」（３頁左上欄３行〜同頁右上欄１行）
・「本実施例の構造は，ソース領域４がゲート電極６を有するＵ字形溝形成によって自己整合的に小さく形成されていることである。これにより，ソース領域４の断面形状における幅すなわち横方向の長さは，深さすなわち縦方向の長さより短く形成できるので，ソースをエミッタとしベース領域３とドレイン領域２とで構成される寄生バイポーラトランジスタ動作が低く抑えられる。また高濃度ベース領域１３が深部迄導入されているので，ドレイン・ベース間のブレークダウンはこの領域の底部発生する。その結果ドレイン耐圧は６５Ｖに低下したがＬ負荷ラッチングは向上した。」（３頁左下欄１５行〜同頁右下欄６行）
　
（３−５）引用例４の記載
　原査定の拒絶の理由に引用された，本願の優先権主張日前に日本国内において頒布された刊行物である，特開平６−２１４６８号公報（以下「引用例４」という。）には，図１，図５及び図６とともに，次の記載がある。
　
　　ア　発明の背景等
・「【０００１】
【産業上の利用分野】本発明は，縦型ＭＯＳＦＥＴやＩＧＢＴ等の絶縁ゲート型半導体装置に関するもので，特に基板に掘られた溝の側壁に沿った縦方向にチャネルを形成するＭＯＳ構造を有する半導体装置に使用されるものである。」
・「【０００５】そこでチップの厚さ方向にチャネルを形成するようにしたのが図６に示すトレンチ型縦型ＭＯＳＦＥＴである。同図においてシリコン基板１０へ，Ｐベース領域２１およびＮ+ ソース領域２２を拡散形成した後，Ｎ+ ソース領域２２の表面から該領域２２およびＰベース領域２１を貫き，Ｎ- エピタキシャル層１０ｂに達する溝を形成する。溝の内面には，ゲート酸化膜２３が形成され，ポリシリコンゲート電極２４で埋められる。この構造ではチャネル領域２８は，溝の側壁に沿って縦方向に形成される。シリコン基板１０は，このＭＯＳＦＥＴのドレイン領域となる。
【０００６】このような構造ではチャネル領域が縦方向に形成されるため，図５に示す二重拡散型縦型ＭＯＳＦＥＴのＬg に対しチャネル形成に必要なチップの横幅は大幅に縮少することが可能で，チップ表面の単位面積当たりのチャネル幅を増加することができる。
【０００７】このようにトレンチ型縦型ＭＯＳＦＥＴは高集積化が可能な構造であるが，欠点としてドレイン・ソース間の耐圧が，図５に示す二重拡散型縦型ＭＯＳＦＥＴほど得られないという問題が生じた。
【０００８】
【発明が解決しようとする課題】これまで述べたように，図６に示すトレンチ型縦型ＭＯＳＦＥＴは，図５に示す二重拡散型縦型ＭＯＳＦＥＴに比較して，高集積化が可能な構造であるが，ドレイン・ソース間の耐圧がそれほど得られない。なお上記トレンチ型縦型ＭＯＳＦＥＴとほぼ等しいＭＯＳ構造を有するＩＧＢＴ等の半導体装置においても同様の課題がある。
【０００９】本発明の目的は，前記トレンチ型縦型ＭＯＳ構造の半導体装置の高集積性を有するとともに，さらに図５に例示した二重拡散型縦型ＭＯＳＦＥＴとほぼ同程度の高耐圧特性を有する絶縁ゲート型半導体装置を提供することである。」
　
　　イ　実施例
・「【００１３】
【実施例】本発明の絶縁ゲート型半導体装置の実施例として，Ｎチャネルトレンチ型縦型ＭＯＳＦＥＴを取り上げ，図面を参照して以下説明する。
【００１４】図１は，該ＭＯＳＦＥＴの断面図である。シリコン基板３０は，Ｎ+ シリコン基体３０ａと，その上に堆積されたＮ- エピタキシャル層（第１半導体領域）３０ｂとから成る。該ＭＯＳＦＥＴは，（ａ）Ｎ- エピタキシャル層（第１半導体領域）３０ｂと，（ｂ）この実施例の特徴であるが，底部がＮ- エピタキシャル層３０ｂと平坦な接合を形成するとともに頂部が基板３０の主表面に露出するＰベース領域（第２半導体領域）３１と，（ｃ）Ｐベース領域３１の表面層に選択的に形成されるＮ+ ソース領域（第３半導体領域）３２と，（ｄ）Ｎ+ ソース領域３２の表面から基板３０の厚さ方向に向かって掘られ，Ｎ+ ソース領域３２を貫きＰベース領域３１内で止まる溝４０と，（ｅ）ゲート酸化膜３３を介し溝４０の内面に対向して埋め込まれるポリシリコンから成るゲート電極３４と，（ｆ）溝４０の底部から直下のＮ- エピタキシャル層３０ｂにつながるＮドレイン領域（第４半導体領域）３９を具備するこことを特徴としている。上記構成でチヤネル領域３８は溝４０の側壁に沿って基板の厚さ方向に形成され，またＮ- エピタキシャル層３０ｂおよびＮ+ シリコン基体３０ａはＮドレイン領域３９とともに，このＭＯＳＦＥＴのドレイン領域を形成する。なお符号３５は層間絶縁膜，符号３６および３７はそれぞれソース電極膜およびドレイン電極膜である。」
・「【００１８】上記ＭＯＳＦＥＴはトレンチ型のＭＯＳＦＥＴ構造を持っているので，従来の例えば図６に示すトレンチ型縦型ＭＯＳＦＥＴと同様の高集積性を有する。さらに上記ＭＯＳＦＥＴでは，溝が，電位がソース電位に等しいベース領域内に形成されるので，例えば図５に示す一般的な二重拡散型縦型ＭＯＳＦＥＴとほぼ同程度のドレイン・ソース間の耐圧を得ることが可能となる。」
　
　　ウ　発明の効果
・「【００２２】
【発明の効果】これまで述べたように，本発明により，従来のトレンチ型縦型ＭＯＳ構造の半導体装置と同様の高集積性を有するとともに，さらに図５に例示した二重拡散型縦型ＭＯＳＦＥＴとほぼ同程度の高耐圧特性を有する絶縁ゲート型半導体装置を提供することができた。」
　
（３−６）引用例５の記載
　原査定の拒絶の理由に引用された，本願の優先権主張日前に日本国内において頒布された刊行物である，特開平２−８６１７１号公報（以下「引用例５」という。）には，第１図，第６図，第７図，第９図〜第１１図とともに，次の記載がある。
　
　　ア　発明の背景等
・「〔産業上の利用分野〕
　本発明は，半導体素子，特に縦型パワーＭＯＳＦＥＴ（メタル・オキサイド・セミコンダクタ型電界効果トランジスタ）単体または縦型パワーＭＯＳＦＥＴを組み込んだＭＯＳＩＣ等の半導体素子およびその製造方法に関する。」（２頁左上欄１４〜１９行）
・「〔発明が解決しようとする課題〕
　従来の典型的な縦型パワーＭＯＳＦＥＴは，第９図の模式図に示されるような構造となっている。この縦型パワーＭＯＳＦＥＴは，たとえば，ｎ＋形のシリコンからなる半導体基板１の主面に設けられたｎ−形層からなるエピタキシャル層２の表層部に，二重拡散によってｐ形のベース領域３およびこのベース領域３の表層部に設けられるｎ＋形のソース領域４を形成する。この二重拡散の拡散長の差がチャネル５となる。また，前記半導体基板１およびエピタキシャル層２はドレイン領域６となるとともに，前記二重拡散領域は近接して設けられる結果，隣合うベース領域３間に挟まれた領域に二点鎖線で取り囲まれるようなＪＦＥＴ部７が形成される。また，このＪＦＥＴ部７，チャネル５に亘ってゲート酸化膜８が設けられるとともに，このゲート酸化膜８上にはゲート電極９が形成される。電流は，ゲート（Ｇ）に所定の電圧が印加された状態下で下部ドレイン（Ｄ）から上方に向かい，チャネル５を通りソース（Ｓ）に抜ける。
　ところで，パワーＭＯＳＦＥＴの特性を左右するものの一つとしてオン抵抗があり，前記文献にも記載されているように，オン抵抗低減のために各種の構造が開発されている。オン抵抗ＲＯＮは，チャネル部の抵抗ＲＣ，ＪＦＥＴ部の抵抗ＲＪ，エピタキシャル層を含む基板の抵抗ＲＳの和となる。このうち，２５０Ｖ〜５００Ｖ耐圧の素子では，前記抵抗（拡がり抵抗）ＲＪの占める割合が，たとえば，４０％程度と大きいため，ＲＪを低減することがオン抵抗ＲＯＮの低減に繋がる。
　前記一対のベース領域３に挟まれるＪＦＥＴ部７の抵抗成分ＲＪを低減する構造としては，第１０図に示されるように，ベース接合を浅くしてＪＦＥＴ部７の断面積を小さくする構造があるが，この構造は拡散深さが浅いため，ベース領域周縁曲面部分１０の接合の曲率が小さくなり，耐圧が低下してしまう。
　また，前記米国特許第４，３７６，２８６号に記載されているように，ドレイン表面，すなわち，前記ＪＦＥＴ部を高濃度にし，ＪＦＥＴ部の抵抗を小さくしてオン抵抗ＲＯＮを小さくする構造も開発されている。
　また，第１１図に示されるように，前記ＪＦＥＴ部に溝１１を設け，ＪＦＥＴ部７を薄くすることによってＲＪを低減する構造，いわゆるＶ溝ＭＯＳＦＥＴ，Ｕ溝ＭＯＳＦＥＴも開発されている。しかし，この構造では，溝１１の底部のエッジ１２で電界集中を起こし，耐圧（ドレイン耐圧）が損なわれるおそれがある。
　本発明の目的はオン抵抗を小さくできる縦型パワーＭＯＳＦＥＴを提供することにある。
　本発明の他の目的はドレイン耐圧の高い縦型パワーＭＯＳＦＥＴを提供することにある。」（２頁右上欄１８行〜３頁左上欄１１行）
　
　　イ　実施例
・「たとえば，第７図は前記チャネル形成領域１６およびこのチャネル形成領域１６間のＪＦＥＴ部７の不純物濃度を高くした例である。この構造によれば，ＪＦＥＴ部７の表層部を不純物濃度が高い高不純物濃度領域２７としであることから，拡がり抵抗ＲＪがさらに小さくなり，さらにオン抵抗を小さくできる。すなわち，この例では，オン抵抗のさらなる低減とともに，ドレイン耐圧の向上も達成できる。」（６頁右下欄２〜１０行）
　
　　ウ　発明の効果
・「〔発明の効果〕
　本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば，下記のとおりである。
　本発明の縦型パワーＭＯＳＦＥＴは，従来のＵ溝ＭＯＳＦＥＴと略同様な構造となっていて，溝底は平坦な構造となるとともに，この溝の側面にソース領域を露出させ，かつ前記ソース領域とドレイン領域に至るチャネル領域は前記溝側面から溝底の平坦部分にまで達する領域に形成されていることから，一対のチャネル形成領域（ベース領域）間のＪＦＥＴ部の断面積は小さくなり，拡がり抵抗ＲＪが低減され，縦型ＭＯＳＦＥＴのオン抵抗が小さくなる。また，前記ドレイン領域とチャネル形成領域との界面の周縁部分の曲率は溝形成前の拡散で形成される結果，基板主面とチャネル形成領域底との間隔を半径とするような緩やかな曲率となっていることから，ドレイン耐圧も高くできる。したがって，本発明によれば，耐圧が高くかつオン抵抗の小さい縦型パワーＭＯＳＦＥＴを提供することができる。」（７頁左上欄１４行〜同頁右上欄１４行）
　
（４）対比
（４−１）次に，本願補正発明と引用発明とを対比する。
　　ア　引用発明の「Ｎ型の基板」は，本願補正発明の「第１の導電型の基板（５０）」に相当する。
　　イ　引用発明の「前記基板の上に形成されたＮ型であり前記基板よりもわずかにドープされたエピタキシャル層」は，本願補正発明の「前記基板の上側をなし，前記第１の導電型からなり，前記基板の濃度より低い濃度にドープされるドリフト領域（５４）」に相当する。
　　ウ　引用発明の「前記エピタキシャル層の上に設けられた約２５〜２００Ω／□のシート抵抗のＰ型領域」と「前記エピタキシャル層の上に設けられた約１００〜１０００Ω／□のシート抵抗のＰ型のボディ領域」とを併せた構成は，本願補正発明の「前記第１の導電型と反対の第２の導電型からなり，前記ドリフト領域の上側をなし，前記トランジスタ構造体の主面を画定するボディ領域（５６）」に相当する。
　　エ　引用発明の「前記ソース領域，前記ボディ領域を通り，前記エピタキシャ層内に至るトレンチを完全に満たすゲート電極」は，本願補正発明の「前記主面から前記ボディ領域を通り，さらに前記ドリフト領域内に至るトレンチ（６２）内に延在」「する導電性ゲート電極（６４）」に相当する。
　　オ　引用発明の「Ｎ型のソース領域」は，本願補正発明の「前記第１の導電型からなり，前記主面から前記ボディ領域に延在するソース領域（５８）」に相当する。
　　カ　引用発明の「前記トレンチの低い部分の側部と底部に沿って，あるいはまた，ちょうど前記トレンチの底部に沿って設けられ，前記エピタキシャル層内に延在するＮ＋領域」は，本願補正発明の「前記第１の導電型からなり，前記ドリフト領域より高いドーピング濃度を有し，前記トレンチの底部から前記ドリフト領域内に延在するトレンチ底部領域（７０）」に相当する。
　　キ　引用発明の「前記ボディ領域が，前記トレンチの側面とゲート誘電体層を介して接触して形成され，前記ゲート電極の深さよりも浅いチャネル」は，本願補正発明の「前記ボディ領域が，（ｉ）前記主面付近で前記トレンチの側面と接触し且つ前記導電性ゲート電極の深さよりも浅い深さまで延在するチャネル部分」に相当する。
　　ク　引用発明の「約２５〜２００Ω／□のシート抵抗のＰ型領域」は，本願補正発明の「深いボディ部分」に対応するから，引用発明の「前記エピタキシャル層の上に設けられた約２５〜２００Ω／□のシート抵抗のＰ型領域」と「前記Ｐ型領域は前記トレンチから離れて」いることとを併せた構成は，本願補正発明の「前記ボディ領域が，」「（ｉｉ）前記チャネル部分より高度にドープされ，」「前記ドリフト領域内に延在し且つ前記トレンチの側面から離隔された深いボディ部分とを有」することに相当する。
　　ケ　引用発明の「前記チャネルは，前記ゲート電極と前記Ｐ型領域との間にあ」ることは，本願補正発明の「前記チャネル部分は前記導電性ゲート電極と前記深いボディ部分の間に位置付けられ」ていることに相当する。
　　コ　引用発明の「前記Ｎ＋領域は，前記Ｐ型領域と前記Ｐ型のボディ領域とのいずれからも，離れていること」は，本願補正発明の「前記トレンチ底部領域が，前記ボディ領域に対して離隔されていること」に相当する。
　　サ　引用発明の「ＤＭＯＳデバイス」は，本願補正発明の「トランジスタ構造体」に相当する。
　
（４−２）そうすると，本願補正発明と引用発明の一致点と相違点は，次のとおりとなる（括弧内の参照符号は除く）。
　
《一致点》
「トランジスタ構造体であって，
　第１の導電型の基板と，
　前記基板の上側をなし，前記第１の導電型からなり，前記基板の濃度より低い濃度にドープされるドリフト領域と，
　前記第１の導電型と反対の第２の導電型からなり，前記ドリフト領域の上側をなし，前記トランジスタ構造体の主面を画定するボディ領域と，
　前記主面から前記ボディ領域を通り，さらに前記ドリフト領域内に至るトレンチ内に延在する導電性ゲート電極と，
　前記第１の導電型からなり，前記主面から前記ボディ領域に延在するソース領域と，
　前記第１の導電型からなり，前記ドリフト領域より高いドーピング濃度を有し，前記トレンチの底部から前記ドリフト領域内に延在するトレンチ底部領域とを有し，
　前記ボディ領域が，（ｉ）前記主面付近で前記トレンチの側面と接触し且つ前記導電性ゲート電極の深さよりも浅い深さまで延在するチャネル部分と，（ｉｉ）前記チャネル部分より高度にドープされ，前記ドリフト領域内に延在し且つ前記トレンチの側面から離隔された深いボディ部分とを有し，前記チャネル部分は前記導電性ゲート電極と前記深いボディ部分の間に位置付けられ，
　前記トレンチ底部領域が，前記ボディ領域に対して離隔されていることを特徴とするトランジスタ構造体。」
　
《相違点》
《相違点１》
　本願補正発明は，「導電性ゲート電極」が，「前記ボディ領域より浅い深さを有」し，また，本願補正発明は，「前記ボディ領域が，」「前記導電性ゲート電極の深さよりも深い深さまで前記ドリフト領域内に延在」「された深いボディ部分」「を有」するのに対して，引用発明は，本願補正発明の「導電性ゲート電極」に対応する「ゲート電極」と，本願補正発明の「前記ボディ領域」に対応する「前記エピタキシャル層の上に設けられた約２５〜２００Ω／□のシート抵抗のＰ型領域」と「前記エピタキシャル層の上に設けられた約１００〜１０００Ω／□のシート抵抗のＰ型のボディ領域」とを併せた構成と，本願補正発明の「深いボディ部分」に対応する「約２５〜２００Ω／□のシート抵抗のＰ型領域」を有するものの，引用発明は，「導電性ゲート電極」と「前記ボディ領域」との，深さの関係についての規定がなく，また，引用発明の「約２５〜２００Ω／□のシート抵抗のＰ型領域」は，ゲート電極の深さよりも深い深さまでエピタキシャル層（本願補正発明の「ドリフト領域」に対応）内に延在するものではない点。
《相違点２》
　本願補正発明は，「前記トレンチ底部領域が，前記深いボディ部分の最も下の部分と同程度の深さを有」するのに対して，引用発明は，本願補正発明の「トレンチ底部領域」に対応する「前記トレンチの低い部分の側部と底部に沿って，あるいはまた，ちょうど前記トレンチの底部に沿って設けられ，前記エピタキシャル層内に延在するＮ＋領域」と，本願補正発明の「深いボディ部分」に対応する「約２５〜２００Ω／□のシート抵抗のＰ型領域」を有するものの，引用発明は，前記「Ｎ＋領域」と前記「約２５〜２００Ω／□のシート抵抗のＰ型領域」の深さの関係についての規定がない点。
　
（５）相違点についての検討
（５−１）相違点１について
　　ア　引用例２の図３Ａ〜図３Ｃ，図４，図８，図１０，図１１Ｆ，図１２Ａ，図１２Ｂ，図１２Ｄの記載，引用例３の第１図の記載，引用例４の図１の記載，引用例５の第１図，第６図，第７図，第１１図の記載を参照すると，いずれも，本願補正発明と同様，「導電性ゲート電極」が，「前記ボディ領域より浅い深さを有」するものであり，この構成は，普通に知られた技術といえる。
　　イ　また，引用例２の図３Ａ〜図３Ｃ，図４，図８，図１０，図１１Ｆ，図１２Ａ，図１２Ｂ，図１２Ｄに記載の「Ｐ＋コンタクト領域１１４」部分と，引用例３の第１図に記載の「ｐ形の高濃度ベース領域１３」部分を参照すると，いずれも，本願補正発明の「深いボディ部分」に相当するものである。そして，引用例２の「Ｐ＋コンタクト領域１１４」と，引用例３の「ｐ形の高濃度ベース領域１３」の深さは，いずれも，ゲート電極よりも深く，また，本願補正発明の「ドリフト領域」に対応する領域内に延在している。
　　ウ　そして，一般に，ＭＯＳトランジスタの具体的構造を決定するに当たり，ＭＯＳトランジスタについての各種技術を必要に応じて採用することは，普通になされることである。
　　エ　したがって，引用発明の「前記エピタキシャル層の上に設けられた約２５〜２００Ω／□のシート抵抗のＰ型領域」の深さとして，上記アに記載の周知技術及び上記イに記載の技術を適用して，本願補正発明のように，「導電性ゲート電極」が，「前記ボディ領域より浅い深さを有」し，また，「前記ボディ領域が，」「前記導電性ゲート電極の深さよりも深い深さまで前記ドリフト領域内に延在」「された深いボディ部分」「を有」するものとすることは，当業者が容易に想到し得たことである。
　
（５−２）相違点２について
　　ア　引用例５には，「パワーＭＯＳＦＥＴの特性を左右するものの一つとしてオン抵抗があり，前記文献にも記載されているように，オン抵抗低減のために各種の構造が開発されている。オン抵抗ＲＯＮは，チャネル部の抵抗ＲＣ，ＪＦＥＴ部の抵抗ＲＪ，エピタキシャル層を含む基板の抵抗ＲＳの和となる。このうち，２５０Ｖ〜５００Ｖ耐圧の素子では，前記抵抗（拡がり抵抗）ＲＪの占める割合が，たとえば，４０％程度と大きいため，ＲＪを低減することがオン抵抗ＲＯＮの低減に繋がる。」（２頁左下欄１７行〜同頁右下欄８行）こと，「ドレイン表面，すなわち，前記ＪＦＥＴ部を高濃度にし，ＪＦＥＴ部の抵抗を小さくしてオン抵抗ＲＯＮを小さくする構造も開発されている。」（２頁右下欄１７〜２０行）こと，「第１１図に示されるように，前記ＪＦＥＴ部に溝１１を設け，ＪＦＥＴ部７を薄くすることによってＲＪを低減する構造，いわゆるＶ溝ＭＯＳＦＥＴ，Ｕ溝ＭＯＳＦＥＴも開発されている。」（３頁左上欄１〜４行）ことが記載されている。
　　イ　また，引用例５には，「たとえば，第７図は前記チャネル形成領域１６およびこのチャネル形成領域１６間のＪＦＥＴ部７の不純物濃度を高くした例である。この構造によれば，ＪＦＥＴ部７の表層部を不純物濃度が高い高不純物濃度領域２７としであることから，拡がり抵抗ＲＪがさらに小さくなり，さらにオン抵抗を小さくできる。すなわち，この例では，オン抵抗のさらなる低減とともに，ドレイン耐圧の向上も達成できる。」（６頁右下欄２〜１０行）と記載されている。
　　ウ　上記ア，イの記載から，パワーＭＯＳＦＥＴにおいて，ＪＦＥＴ部が形成される場合には，ＪＦＥＴ部の不純物濃度を高くすると，抵抗を小さくできることが理解できる。
　そして，引用例５の第７図には，ＪＦＥＴ部の不純物濃度を高くした部分である高不純物濃度領域２７と，チャネル形成領域１６（本願補正発明の「深いボディ部分」に対応）の深さが，同程度の深さであることが示されている。
　　エ　また，引用例２の図１２Ａ，図１２Ｂには，本願補正発明の「トレンチ底部領域」に対応する「Ｎデルタ層４０２」が，本願補正発明の「深いボディ部分」に対応する「Ｐ＋コンタクト領域１１４」からなる「セルの中央部における深い中央拡散領域の最も深い位置」（９欄２３〜２５行）と，同程度の深さであることが示されている。
　　オ　また，引用例４の図１には，本願補正発明の「トレンチ底部領域」に対応する「Ｎドレイン領域（第４半導体領域）３９」（段落【００１４】）が，本願補正発明の「深いボディ部分」に対応する「ベース領域３１」（段落【００１４】）と，同程度の深さであることが示されている。
　　カ　そうすると，上記「（５−１）相違点１について」で検討したように，『引用発明の「前記エピタキシャル層の上に設けられた約２５〜２００Ω／□のシート抵抗のＰ型領域」の深さとして，上記アに記載の周知技術及び上記イの記載を適用して，本願補正発明のように，「導電性ゲート電極」が，「前記ボディ領域より浅い深さを有」し，また，「前記ボディ領域が，」「前記導電性ゲート電極の深さよりも深い深さまで前記ドリフト領域内に延在」「された深いボディ部分」「を有」するようになすことは，当業者が適宜なし得たことと認められる』から，引用発明の「前記エピタキシャル層の上に設けられた約２５〜２００Ω／□のシート抵抗のＰ型領域」の深さをゲート電極よりも深く設定した際に，本願補正発明の「トレンチ底部領域」に対応する引用発明の「前記トレンチの低い部分の側部と底部に沿って，あるいはまた，ちょうど前記トレンチの底部に沿って設けられ，前記エピタキシャル層内に延在するＮ＋領域」の深さを，上記ウ〜オに記載のように，本願補正発明の「深いボディ部分」に対応する部分と同程度の深さにして，本願補正発明のように，「前記トレンチ底部領域が，前記深いボディ部分の最も下の部分と同程度の深さを有」するものとすることは，当業者が容易に想到し得たことである。
　
（６）以上のとおり，相違点１，２に係る構成は，当業者が容易に想到し得たものである。
　
　したがって，本願補正発明は，引用発明及び引用例２〜引用例５の記載に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により，特許出願の際独立して特許を受けることができないものである。
　
４　以上の次第で，本件補正は，平成１８年法律第５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項の規定に違反するので，同法１５９条１項において読み替えて準用する同法５３条１項の規定により，却下すべきものである。
　
　
第３　本願発明 
１　以上のとおり，本件補正（平成２０年２月２６日に提出された手続補正書による補正）は却下されたので，本願の請求項１に係る発明（以下「本願発明」という。）は，本件補正前の請求項１（平成１８年７月６日に提出された手続補正書により補正された請求項１）に記載された，次のとおりのものである。 
 　 
【請求項１】
「トランジスタ構造体であって，
　第１の導電型の基板（５０）と，
　前記基板の上側をなし，前記第１の導電型からなり，前記基板の濃度より低い濃度にドープされるドリフト領域（５４）と，
　前記第１の導電型と反対の第２の導電型からなり，前記ドリフト領域の上側をなし，前記トランジスタ構造体の主面を画定するボディ領域（５６）と，
　前記主面から前記ボディ領域を通り，さらに前記ドリフト領域内に至るトレンチ（６２）内に延在し，前記ボディ領域より浅い深さを有する導電性ゲート電極（６４）と，
　前記第１の導電型からなり，前記主面から前記ボディ領域内に延在するソース領域（５８）と，
　前記第１の導電型からなり，前記ドリフト領域より高いドーピング濃度を有し，前記トレンチの底部から前記ドリフト領域内に延在するトレンチ底部領域（７０）とを有し，
　前記ボディ領域が，前記主面付近で前記トレンチの側面と接触するチャネル部分と，前記チャネル部分より高度にドープされ，前記トレンチの側面から離隔され，前記チャネル部分よりも前記トレンチの底部近くにある高度にドープされた深いボディ部分とを有し，
　前記トレンチ底部領域が，前記深いボディ部分と概ね同程度の深さを有し，かつ前記ボディ領域に対して離隔されていることを特徴とするトランジスタ構造体。」
 　 
２　引用例１〜５の記載と引用発明については，前記第２，３，（３−１）〜（３−６）において認定したとおりである。
　
３　対比・判断 
 　前記第２，１〈補正事項ａ〉，２，（１）で検討したように，本願補正発明は，本件補正前の発明の「前記ボディ領域が，前記主面付近で前記トレンチの側面と接触するチャネル部分と，前記チャネル部分より高度にドープされ，前記トレンチの側面から離隔され，前記チャネル部分よりも前記トレンチの底部近くにある高度にドープされた深いボディ部分とを有し，」を，「前記ボディ領域が，（ｉ）前記主面付近で前記トレンチの側面と接触し且つ前記導電性ゲート電極の深さよりも浅い深さまで延在するチャネル部分と，（ｉｉ）前記チャネル部分より高度にドープされ，前記導電性ゲート電極の深さよりも深い深さまで前記ドリフト領域内に延在し且つ前記トレンチの側面から離隔された深いボディ部分とを有し，前記チャネル部分は前記導電性ゲート電極と前記深いボディ部分の間に位置付けられ，」と限定し，また，本願補正発明は，本件補正前の発明の「前記トレンチ底部領域が，前記深いボディ部分と概ね同程度の深さを有し」を，「前記トレンチ底部領域が，前記深いボディ部分の最も下の部分と同程度の深さを有し」と限定したものである。逆に言えば，本件補正前の発明（本願発明）は，本願補正発明から，このような限定をなくしたものである。 
 　そうすると，本願発明の構成要件をすべて含み，これをより限定したものである本願補正発明が，前記第２，３において検討したとおり，引用発明及び引用例２〜引用例５の記載に基づいて，当業者が容易に発明をすることができたものであるから，本願発明も，同様の理由により，当業者が容易に発明をすることができたものである。 
　
　
第４　結言 
　以上のとおり，本願発明は，引用発明及び引用例２〜引用例５の記載に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により，特許を受けることができない。 
 　 
 　よって，結論のとおり審決する。