【事件の表示】
　特願２００２−　３７７９６「ナンド型フラッシュメモリ装置のプログラム方法」拒絶査定不服審判事件〔平成１４年　９月２０日出願公開、特開２００２−２６９９８９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１４年２月１５日（パリ条約による優先権主張２００１年２月１６日、大韓民国）の出願であって、平成１９年８月９日付けで手続補正がなされ、同年１０月２日付けで拒絶査定がなされ、これに対し、平成２０年１月７日に拒絶査定に対する審判請求がなされるとともに、同年１月３０日付けで手続補正がなされ、その後当審において、平成２２年１月１５日付けで審尋がなされ、同年４月７日に回答書が提出されたものである。
 　 
 第２　平成２０年１月３０日付けの手続補正について 
　
［補正却下の決定の結論］ 
　平成２０年１月３０日付けの手続補正（以下「本件補正」という。）を却下する。
　
［理由］ 
１　本件補正の内容 
　本件補正は、補正前の特許請求の範囲の請求項１〜１１を補正後の特許請求の範囲の請求項１〜１０と補正するものであって、補正前の特許請求の範囲の請求項１〜１１、及び、補正後の特許請求の範囲の請求項１〜１０は以下のとおりである。
　
（補正前）
　「【請求項１】　多数のビットライン及びワードラインと、前記ビットラインの各々に連結されたストリング選択トランジスタとソースラインに連結された接地選択トランジスタ間で直列連結された多数のメモリセルで構成された多数のメモリセルストリングを有し、前記メモリセルのゲートに前記ワードラインが各々接続されているナンド型フラッシュメモリ装置のプログラム方法において、
　前記ワードラインのうち一つ以上の非選択のワードラインに第１電圧を印加するチャンネル活性区間としての第１過程と、
　この第１過程後、前記ビットラインのうち非選択のビットラインに所定のビットライン電圧を印加するビットライン予備充電区間としての第２過程と、
　この第２過程後、前記非選択のワードラインには第２電圧を印加し、前記ワードラインのうち選択されたワードラインには第３電圧を印加するプログラム区間としての第３過程と
を備えることを特徴とするナンド型フラッシュメモリ装置のプログラム方法。
　　【請求項２】　前記第１電圧は前記ビットライン電圧よりは高く、前記第２電圧よりは低いことを特徴とする請求項１に記載のナンド型フラッシュメモリ装置のプログラム方法。
　　【請求項３】　前記ビットライン電圧は前記ナンド型フラッシュメモリ装置の電源電圧であることを特徴とする請求項２に記載のナンド型フラッシュメモリ装置のプログラム方法。
　　【請求項４】　前記第２過程で前記ストリング選択トランジスタのゲートにも前記ビットライン電圧が同時に印加されることを特徴とする請求項１に記載のナンド型フラッシュメモリ装置のプログラム方法。
　　【請求項５】　前記非選択のビットラインに前記ビットライン電圧が印加される前記第２過程の前の前記第１過程から、前記ストリング選択トランジスタのゲートにも前記ビットライン電圧が印加されることを特徴とする請求項１に記載のナンド型フラッシュメモリ装置のプログラム方法。
　　【請求項６】　前記第１過程で前記第１電圧が前記非選択のワードラインと共に前記選択されたワードラインにも同時に印加されることを特徴とする請求項１に記載のナンド型フラッシュメモリ装置のプログラム方法。
　　【請求項７】　前記接地選択トランジスタのゲートには接地電圧が印加され、前記ソースラインには所定のプラス電圧が印加されることを特徴とする請求項１に記載のナンド型フラッシュメモリ装置のプログラム方法。
　　【請求項８】　前記所定のプラス電圧は電源電圧レベルであることを特徴とする請求項７に記載のナンド型フラッシュメモリ装置のプログラム方法。
　　【請求項９】　前記ワードラインのうち選択されたワードラインの下すなわちソースライン側に位置した非選択のワードラインに接地電圧を印加することを特徴とする請求項１に記載のナンド型フラッシュメモリ装置のプログラム方法。
　　【請求項１０】　前記ワードラインのうち選択されたワードラインの上と下に位置した非選択のワードラインに接地電圧を印加することを特徴とする請求項１に記載のナンド型フラッシュメモリ装置のプログラム方法。
　　【請求項１１】　前記ビットライン電圧は２〜５Ｖ、前記第１電圧は３〜６Ｖ、前記第２電圧は８〜１２Ｖであり、前記第３電圧は１５〜２０Ｖであることを特徴とする請求項１に記載のナンド型フラッシュメモリ装置のプログラム方法。」
　
（補正後）
　「【請求項１】　多数のビットライン及びワードラインと、前記ビットラインの各々に連結されたストリング選択トランジスタとソースラインに連結された接地選択トランジスタ間で直列連結された多数のメモリセルで構成された多数のメモリセルストリングを有し、前記メモリセルのゲートに前記ワードラインが各々接続されているナンド型フラッシュメモリ装置のプログラム方法において、
　前記ビットラインのうち非選択のビットラインに所定のビットライン電圧を印加するビットライン予備充電区間の前に、前記非選択のビットラインに印加される前記ビットライン電圧よりは高く、パス電圧よりは低い第１電圧を前記ワードラインのうち一つ以上の非選択のワードラインに印加して、該非選択のワードラインに接続された非選択のメモリセルのチャンネルを活性状態とするチャンネル活性区間としての第１過程と、
　この第１過程後、前記第１電圧の印加を維持した状態で、前記ビットラインのうち非選択のビットラインに所定のビットライン電圧を印加するビットライン予備充電区間としての第２過程と、
　この第２過程後、前記非選択のワードラインには第２電圧すなわちパス電圧を印加し、前記ワードラインのうち選択されたワードラインには第３電圧すなわちプログラム電圧を印加するプログラム区間としての第３過程と
を備えることを特徴とするナンド型フラッシュメモリ装置のプログラム方法。
　　【請求項２】　前記ビットライン電圧は前記ナンド型フラッシュメモリ装置の電源電圧であることを特徴とする請求項１に記載のナンド型フラッシュメモリ装置のプログラム方法。
　　【請求項３】　前記第２過程で前記ストリング選択トランジスタのゲートにも前記ビットライン電圧が同時に印加されることを特徴とする請求項１に記載のナンド型フラッシュメモリ装置のプログラム方法。
　　【請求項４】　前記非選択のビットラインに前記ビットライン電圧が印加される前記第２過程の前の前記第１過程から、前記ストリング選択トランジスタのゲートにも前記ビットライン電圧が印加されることを特徴とする請求項１に記載のナンド型フラッシュメモリ装置のプログラム方法。
　　【請求項５】　前記第１過程で前記第１電圧が前記非選択のワードラインと共に前記選択されたワードラインにも同時に印加されることを特徴とする請求項１に記載のナンド型フラッシュメモリ装置のプログラム方法。
　　【請求項６】　前記接地選択トランジスタのゲートには接地電圧が印加され、前記ソースラインには所定のプラス電圧が印加されることを特徴とする請求項１に記載のナンド型フラッシュメモリ装置のプログラム方法。
　　【請求項７】　前記所定のプラス電圧は電源電圧レベルであることを特徴とする請求項６に記載のナンド型フラッシュメモリ装置のプログラム方法。
　　【請求項８】　前記ワードラインのうち選択されたワードラインの下すなわちソースライン側に位置した非選択のワードラインに接地電圧を印加することを特徴とする請求項１に記載のナンド型フラッシュメモリ装置のプログラム方法。
　　【請求項９】　前記ワードラインのうち選択されたワードラインの上と下に位置した非選択のワードラインに接地電圧を印加することを特徴とする請求項１に記載のナンド型フラッシュメモリ装置のプログラム方法。
　　【請求項１０】　前記ビットライン電圧は２〜５Ｖ、前記第１電圧は３〜６Ｖ、前記第２電圧は８〜１２Ｖであり、前記第３電圧は１５〜２０Ｖであることを特徴とする請求項１に記載のナンド型フラッシュメモリ装置のプログラム方法。」
　
２　補正事項の整理 
　本件補正を整理すると、以下のとおりである。
　
（１）補正事項１ 
　補正前の請求項１の「前記ワードラインのうち一つ以上の非選択のワードラインに第１電圧を印加するチャンネル活性区間としての第１過程と、」を、補正後の請求項１の「前記ビットラインのうち非選択のビットラインに所定のビットライン電圧を印加するビットライン予備充電区間の前に、前記非選択のビットラインに印加される前記ビットライン電圧よりは高く、パス電圧よりは低い第１電圧を前記ワードラインのうち一つ以上の非選択のワードラインに印加して、該非選択のワードラインに接続された非選択のメモリセルのチャンネルを活性状態とするチャンネル活性区間としての第１過程と、」と補正すること。
　
（２）補正事項２
　補正前の請求項１の「この第１過程後、前記ビットラインのうち非選択のビットラインに所定のビットライン電圧を印加するビットライン予備充電区間としての第２過程と、」を、補正後の請求項１の「この第１過程後、前記第１電圧の印加を維持した状態で、前記ビットラインのうち非選択のビットラインに所定のビットライン電圧を印加するビットライン予備充電区間としての第２過程と、」と補正すること。
　
（３）補正事項３
　補正前の請求項１の「この第２過程後、前記非選択のワードラインには第２電圧を印加し、前記ワードラインのうち選択されたワードラインには第３電圧を印加するプログラム区間としての第３過程」を、補正後の請求項１の「この第２過程後、前記非選択のワードラインには第２電圧すなわちパス電圧を印加し、前記ワードラインのうち選択されたワードラインには第３電圧すなわちプログラム電圧を印加するプログラム区間としての第３過程」と補正すること。
　
（４）補正事項４
　補正前の請求項２を削除し、それに対応して補正前の請求項３〜９を、内容は変更せず、必要に応じて引用請求項を修正して、補正後の請求項２〜８とすること。
　
３　補正の目的の適否及び新規事項の追加の有無についての検討
（１）補正事項１について
（１−１）補正の目的について
　この補正は、「第１の過程」が「前記ビットラインのうち非選択のビットラインに所定のビットライン電圧を印加するビットライン予備充電区間の前」に行われるものであり、「該非選択のワードラインに接続された非選択のメモリセルのチャンネルを活性状態とする」ものであること、そして、第１の過程において用いられる「第１の電圧」が、「前記非選択のビットラインに印加される前記ビットライン電圧よりは高く、パス電圧よりは低い」ものであることとしており、「第１の過程」及び「第１の電圧」についての技術的限定を加えるものであるから、この補正は、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 
　
（１−２）新規事項の追加の有無について
（１−２−１）「前記ビットラインのうち非選択のビットラインに所定のビットライン電圧を印加するビットライン予備充電区間の前に、」について
　本願の願書に最初に添付した明細書又は図面（以下、「当初明細書等」という。）の発明の詳細な説明には、例えば【００２２】段落に、「【００２２】先ず、第１実施形態を示す図６を参照すれば、接地選択ラインＧＳＬにOVを印加し、
全てのワードラインに電源電圧と同じか高く、パス電圧よりは低い電圧Ｖｐａｓｓ１を印加してメモリセルのチャンネルを活性状態に作る（チャンネル活性区間）
その次に、
非選択のビットラインＢＬ２にＶｃｃが印加されれば（ビットライン予備充電区間：“ＢＬ  Ｐｒｅｃｈａｒｇｅ”）、
　したがって、当初明細書等には、まず「チャンネル活性区間」があり、「その次に、」「ビットライン予備充電区間」があると記載されているものと認められるから、「前記ビットラインのうち非選択のビットラインに所定のビットライン電圧を印加するビットライン予備充電区間の前に、」という事項は、当初明細書等に記載されているものと認められる。
　
（１−２−２）「前記非選択のビットラインに印加される前記ビットライン電圧よりは高く、パス電圧よりは低い第１の電圧」について
　当初明細書等の発明の詳細な説明の【００２２】段落には、第１の電圧であるＶｐａｓｓ１は「電源電圧と同じか高く、パス電圧よりは低い電圧」であることが記載されている。そして、【００２２】段落に「非選択のビットラインＢＬ２」には「Ｖｃｃが印加」されることが記載されている。ここで、Ｖｃｃとは電源電圧であることが明らかであるから、「前記非選択のビットラインに印加される前記ビットライン電圧」とは電源電圧である。
　したがって、「前記非選択のビットラインに印加される前記ビットライン電圧よりは高く、パス電圧よりは低い第１の電圧」は、当初明細書等に記載されているものと認められる。
　
（１−２−３）「該非選択のワードラインに接続された非選択のメモリセルのチャンネルを活性状態とするチャンネル活性区間」について
　当初明細書等の発明の詳細な説明の【００２２】段落には、「全てのワードラインに・・・電圧Ｖｐａｓｓ１を印加してメモリセルのチャンネルを活性状態に作る（チャンネル活性区間）」と記載されており、「該非選択のワードラインに接続された非選択のメモリセルのチャンネルを活性状態とするチャンネル活性区間」は、当初明細書等に記載されているものと認められる。
　
　したがって、補正事項１についての補正は、当初明細書に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすものである。
　
（２）補正事項２について
　この補正は「第２の過程」において「前記第１電圧の印加を維持した状態で、」あることの技術的限定を加えるものであるから、この補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　そして、当初明細書の図６を参照すると、「第２の過程」であるビットライン予備充電区間と記載された区間においては、「第１電圧」であるＶｐａｓｓ１が印加された状態が引き続き維持されているから、「前記第１電圧の印加を維持した状態で、」は、当初明細書等に記載されているものと認められるから、補正事項２についての補正は当初明細書等に記載した事項の範囲内においてなされたものである。
　したがって、補正事項２についての補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当し、特許法第１７条の２第３項に規定された要件を満たす。
　
（３）補正事項３について
　この補正は「第３の過程」において用いられる「第２の電圧」について、第２の電圧が「パス電圧」であること、及び、「第３の電圧」について、第３の電圧が「プログラム電圧」であることについての技術的限定を加えるものであるから、この補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　そして、当初明細書等の発明の詳細な説明の【００２２】段落には「その後、選択されたワードラインＷＬ２の電圧をＶｐａｓｓ１から
プログラム電圧Ｖｐｇｍ
Ｖｐａｓｓ
　ここではＶｐａｓｓとはどのような電圧であるか明記されていないが、従来の技術について記載した【０００３】段落に「非選択のワードラインＷＬ１，ＷＬ３〜ＷＬ１６には約１２Ｖの
パス電圧Vpass
　したがって、補正事項３についての補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当し、特許法第１７条の２第３項に規定された要件を満たす。
　
（４）補正事項４について
　補正事項２について検討すると、この補正は、補正前の請求項２を削除するとともに、それに伴う請求項の繰り上げを行うものであるので、特許法第１７条の２第４項第１号に掲げる請求項の削除に該当する。
　
（５）補正の目的及び新規事項の追加の有無についてのまとめ
　したがって、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものであり、かつ、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものである。
　よって、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否かにつき、さらに検討を進める。
　
４　独立特許要件の検討 
（１）補正後の発明 
　補正後の請求項４に係る発明（以下「補正発明」という。）は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項４に記載された事項により特定される以下のとおりのものである。
　
　「【請求項４】　前記非選択のビットラインに前記ビットライン電圧が印加される前記第２過程の前の前記第１過程から、前記ストリング選択トランジスタのゲートにも前記ビットライン電圧が印加されることを特徴とする請求項１に記載のナンド型フラッシュメモリ装置のプログラム方法。」
　
　ここにおいて、請求項４は請求項１を引用しているから、補正発明は以下のとおりのものと認められる。
　
　「【請求項４】　多数のビットライン及びワードラインと、前記ビットラインの各々に連結されたストリング選択トランジスタとソースラインに連結された接地選択トランジスタ間で直列連結された多数のメモリセルで構成された多数のメモリセルストリングを有し、前記メモリセルのゲートに前記ワードラインが各々接続されているナンド型フラッシュメモリ装置のプログラム方法において、
　前記ビットラインのうち非選択のビットラインに所定のビットライン電圧を印加するビットライン予備充電区間の前に、前記非選択のビットラインに印加される前記ビットライン電圧よりは高く、パス電圧よりは低い第１電圧を前記ワードラインのうち一つ以上の非選択のワードラインに印加して、該非選択のワードラインに接続された非選択のメモリセルのチャンネルを活性状態とするチャンネル活性区間としての第１過程と、
　この第１過程後、前記第１電圧の印加を維持した状態で、前記ビットラインのうち非選択のビットラインに所定のビットライン電圧を印加するビットライン予備充電区間としての第２過程と、
　この第２過程後、前記非選択のワードラインには第２電圧すなわちパス電圧を印加し、前記ワードラインのうち選択されたワードラインには第３電圧すなわちプログラム電圧を印加するプログラム区間としての第３過程とを備え、
　前記非選択のビットラインに前記ビットライン電圧が印加される前記第２過程の前の前記第１過程から、前記ストリング選択トランジスタのゲートにも前記ビットライン電圧が印加されることを特徴とするナンド型フラッシュメモリ装置のプログラム方法。」
　
（２）引用例に記載された発明　
（２−１）引用例１：特開２０００−７６８８２号公報
（２−１−１）本願の優先権主張の日前に日本国内において頒布され、原査定の拒絶の理由に引用された特開２０００−７６８８２号公報（平成１２年３月１４日出願公開、以下「引用例１」という。）には、図１〜３，８，２０〜２２と共に、次の記載がある。
　
「【０００３】図２０（ａ），（ｂ）はそれぞれ、従来の
ＮＡＮＤ型ＥＥＰＲＯＭ
８個のメモリセルＭ
1
 〜Ｍ
8
 が直列接続されて１つのＮＡＮＤセルを構成している。
【０００４】上記ＮＡＮＤセルのドレイン側、ソース側には各々、
第１，第２の選択トランジスタＳ
1
 ，Ｓ
2
 
ビット線１８
制御ゲート線ＣＧ
1
 ，ＣＧ
2
 ，…，ＣＧ
8
 
これら制御ゲート線は、ワード線となる。
選択ゲート線ＳＧ
1
 ，ＳＧ
2
 
　
「【００４３】図１は、本発明の実施の形態に係わる半導体記憶装置について説明するためのもので、ＮＡＮＤセル型ＥＥＰＲＯＭの概略構成を示すブロック図である。このＮＡＮＤ型ＥＥＰＲＯＭは、データを記憶するメモリセルアレイ１、データ書き込み、読み出しを行うためのセンスアンプ兼ラッチ回路２、ワード線選択を行うロウデコーダ３、ビット線選択を行うカラムデコーダ４、アドレスバッファ５、Ｉ／Ｏセンスアンプ６、データ出力バッファ７、及び基板電位制御回路８等を含んで構成されている。また、この他、図示していないが読み出し電圧・書き込み電圧・消去電圧を発生する昇圧回路が設けられている。
【００４４】上記メモリセルアレイ１は、図２０（ａ），（ｂ）、図２１（ａ），（ｂ）及び図２２に示した従来の
ＮＡＮＤ型ＥＥＰＲＯＭ
【００４５】センスアンプ兼データラッチ回路２及びロウデコーダ３はそれぞれ図２及び図３に示すように構成されている。すなわち、図２に示すセンスアンプ兼データラッチ回路２は、ビット線間容量結合ノイズを低減するために２本の
ビット線ＢＬ０，ＢＬ１
　
「【００４７】図３に示すロウデコーダ３は、メモリセルのブロック１，２，…毎に設けられたブロックアドレス選択回路２０−１，２０−２，…を備えている。ブロックアドレスは、上記ブロックアドレス選択回路２０−１，２０−２，…に供給され、各ブロックアドレス選択回路２０−１，２０−２，…の出力信号ＲＤＥＣＩ１，ＲＤＥＣＩ２，…が各ブロックに供給されるようになっている。ブロック１に着目すると、ブロックアドレス選択回路２０−１の出力信号ＲＤＥＣＩ１は、ＮＡＮＤゲート２１−１の一方の入力端、トランジスタＴｒ２０の電流通路の一端、及びインバータ２２−１の入力端にそれぞれ供給される。上記ＮＡＮＤゲート２１−１の他方の入力端には信号ＯＳＣＲＤが供給され、その出力端がトランジスタのソース・ドレインが共通接続されて形成されたキャパシタＣ１の一方の電極及びインバータ２３−１の入力端に接続される。上記インバータ２３−１の出力端には、トランジスタのソース・ドレインが共通接続されて形成されたキャパシタＣ２の一方の電極が接続される。上記キャパシタＣ２の他方の電極には、ｎチャネルトランジスタＴｒ２１，Ｔｒ２２の電流通路の一端、及びトランジスタＴｒ２２のゲートが接続される。上記トランジスタＴｒ２１の電流通路の他端には、信号ＶＲＤＥＣが供給され、ゲートはキャパシタＣ１の他方の電極に接続される。また、上記トランジスタＴｒ２２の電流通路の他端は、上記キャパシタＣ１の他方の電極に接続される。ｎチャネルトランジスタＴｒ２３の電流通路の一端には信号ＶＲＤＥＣが供給され、このトランジスタＴｒ２３の電流通路の他端及びゲートは上記キャパシタＣ１の他方の電極に接続される。
【００４８】上記トランジスタＴｒ２０の電流通路の他端にはトランジスタＴｒ２４の電流通路の一端が接続され、ゲートには信号ＢＳＴＯＮが供給される。上記トランジスタＴｒ２４の電流通路の他端には、上記トランジスタＴｒ２３の電流通路の他端、及びｎチャネルトランジスタＴｒＳＧ１，ＴｒＣＧ１〜ＴｒＣＧ１６，ＴｒＳＧ２のゲートが接続される。上記トランジスタＴｒＳＧ１の電流通路の一端には信号ＳＧＤが供給され、電流通路の他端は隣接するブロック２中の
選択ゲート線ＳＧ１
制御ゲート線ＣＧ１〜ＣＧ１６
選択ゲート線ＳＧ２
　
「【００５２】次に、図５（ａ）〜（ｄ）を用いて読み出し動作を概略的に説明する。図５（ａ）〜（ｄ）において、
Ｖｄｄは外部から与えられた電源電圧をチップ内で降圧して生成したチップ内電源電圧（２．５Ｖ）である。
　
「【００５６】次に、本発明のＮＡＮＤ型ＥＥＰＲＯＭの読み出し動作を図６のタイミング図を用いてより詳細に説明する。図中ｇｎｄと記しているのは接地電位である。この図６では、図３に示した回路におけるメモリセルＭＣＥＬＬ１６からデータを読み出す場合のタイミング図である。スタンドバイ状態では信号ＢＬＣＵ０，ＢＬＣＵ１は電源電圧Ｖｄｄであり、ビット線を接地する。時刻ＲＣＬＫ０に読み出し昇圧回路活性化信号ＬＩＭＶＲＤｎが“Ｌ”レベルになり、読み出し昇圧回路が動き出す。ＶＳＧ昇圧回路活性化信号ＬＩＭＶＳＧｎも“Ｌ”レベルになり、ＶＳＧ昇圧回路も動き出す。そして、ＶＳＧ昇圧回路によりＶＳＧＨＨ（７Ｖ程度）が発生する。
【００５７】選択ブロック（例えば図３のブロック１）では、ブロック選択信号ＲＤＥＣＩ１が電源電圧Ｖｄｄになり、ｔｒａｎｓｆｅｒＧ１はＶＲＤＥＣのＶｒｅａｄＨ（Ｖｒｅａｄよりも高い電圧で、６Ｖ程度）から昇圧された電位になる。その結果、制御ゲートＣＧ１，ＣＧ２，…，ＣＧ１６は信号ＣＧＮ１，ＣＧＮ２，…ＣＧＮ１６の電位になる。非選択のブロック２ではブロック選択信号ＲＤＥＣＩ２が接地電圧Ｖｓｓになり、ｔｒａｎｓｆｅｒＧ２は接地電圧Ｖｓｓになる。その結果、ブロック２の制御ゲートはフローティングになる。非選択のブロック２内の選択ゲートＳＧ３は、ＳＧＤＳから接地される。選択されたブロック１とはドレイン側の選択ゲート（図３のＳＧ１）を共有しない他の非選択ブロック（図示せず）では、ブロック内の２つの選択ゲートが共に接地される。
【００５８】時刻ＲＣＬＫ１にＳＧ１，ＣＧ１，ＣＧ２，…，ＣＧ１５はＶｒｅａｄ（３．５Ｖ）になる。選択した制御ゲートＣＧ１６は、０Ｖである。時刻ＲＣＬＫ２に信号ＢＬＣＬＡＭＰがＶｃｌａｍｐ（２Ｖ）になり、選択ビット線ＢＬ０のプリチャージを開始する。選択ビット線ＢＬ０は１Ｖにプリチャージされ、非選択ビット線ＢＬ１はＢＬＣＲＬを介して接地される。このようにビット線プリチャージの間に選択したブロックのメモリセル（例えばＭＣＥＬＬ１，２，３，…，１５，１６）のチャネルあるいはドレインが充電される。従来技術で記したように、この間に選択ブロックの
メモリセル（例えばＭＣＥＬＬ１，ＭＣＥＬＬ２，ＭＣＥＬＬ３，…，ＭＣＥＬＬ１５，ＭＣＥＬＬ１６）
　
「【００６６】図８は
書き込み動作
書き込みデータは、信号ＢＣＬＤをＶｓｇ（４Ｖ）にすることにより選択ビット線ＢＬ０に転送される。
“１”書込の場合には、ビット線は電源電圧Ｖｄｄに設定される。
制御ゲート線をＶｒｅａｄ（４．５Ｖ）にすることにより、
ビット線充電後、時刻ＰＣＬＫ４から選択制御ゲート線ＣＧ１６はＶｐｇｍ（２０Ｖ）、非選択制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ１５をＶｐａｓｓ（１０Ｖ）にする。
【００６７】図８で
非選択ビット線ＢＬ１に接続するメモリセルはビット線ＢＬ１がＢＬＣＲＬから電源電圧Ｖｃｃに設定されることにより、書き込み非選択になる
　
（２−１−２）引用例１の図３では、ゲートに選択ゲート線ＳＧ１が接続されたトランジスタの名称が明記されていないが、【００４４】段落に「上記メモリセルアレイ１は、図２０（ａ），（ｂ）、図２１（ａ），（ｂ）及び図２２に示した従来のＮＡＮＤ型ＥＥＰＲＯＭと同様な構成になっている。」と記載されていることから、【０００４】段落の「上記ＮＡＮＤセルのドレイン側、ソース側には各々、第１，第２の選択トランジスタＳ1 ，Ｓ2 が設けられている。」の記載にしたがって、引用例１の図３における、ゲートに選択ゲート線ＳＧ１が接続されたトランジスタを、以下、「第１の選択トランジスタＳ1」という。
　同様に、図３における、ゲートに選択ゲート線ＳＧ２が接続されソースにソース線ＣＥＬＳＲＣが接続されたトランジスタを、以下、「第２の選択トランジスタＳ2」という。
　
（２−１−３）【００６７】段落に、「図８で非選択ビット線ＢＬ１に接続するメモリセルはビット線ＢＬ１がＢＬＣＲＬから電源電圧
Ｖｃｃ
　
（２−１−４）よって、引用例１には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
 　
 「ビット線ＢＬ０，ＢＬ１と、制御ゲート線ＣＧ１〜ＣＧ１６と、ゲートに選択ゲート線ＳＧ１が接続された第１の選択トランジスタＳ1と、ゲートに選択ゲート線ＳＧ２が接続されソースにソース線ＣＥＬＳＲＣが接続された第２の選択トランジスタＳ2と、メモリセル（ＭＣＥＬＬ１，ＭＣＥＬＬ２，ＭＣＥＬＬ３，…，ＭＣＥＬＬ１５，ＭＣＥＬＬ１６）が直列接続されたＮＡＮＤセルを有するＮＡＮＤ型ＥＥＰＲＯＭの書き込み方法において、
　時刻ＲＣＬＫ１で選択ゲート線ＳＧ１をＶｓｇ（４Ｖ）、制御ゲート線をＶｒｅａｄ（４．５Ｖ）にし、
　時刻ＲＣＬＫ２で非選択ビット線ＢＬ１を電源電圧Ｖｄｄにし、
　ビット線充電後、時刻ＰＣＬＫ４から選択制御ゲート線ＣＧ１６はＶｐｇｍ（２０Ｖ）、非選択制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ１５をＶｐａｓｓ（１０Ｖ）にするＮＡＮＤ型ＥＥＰＲＯＭの書き込み方法。」
　
（２−２）引用例２：特開平１１−２６５５８９号公報
（２−２−１）本願の優先権主張の日前に日本国内において頒布され、原査定の拒絶の理由に引用された特開平１１−２６５５８９号公報（平成１１年９月２８日出願公開、以下「引用例２」という。）には、図２と共に、次の記載がある。
　
「【０００８】続いて、
図２に図示されたようなプログラム又は書き込み動作が行われる。
この動作から、図２に図示されたように、まず、電源電圧Ｖｃｃ及び接地電圧Ｖｓｓがストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬに各々印加される。
ビットラインＢＬ１、ＢＬ２、各々にはプログラムされるデータ状態によって接地電圧Ｖｓｓ（データ０）、又は電源電圧Ｖｃｃ（データ１）が印加される。
　
（３）補正発明と引用発明との対比 
（３−１）引用発明の「ビット線ＢＬ０，ＢＬ１」、「制御ゲート線ＣＧ１〜ＣＧ１６」、「第１の選択トランジスタＳ1」、「ソース線ＣＥＬＳＲＣ」、「第２の選択トランジスタＳ2」、「ＮＡＮＤセル」、「ＮＡＮＤ型ＥＥＰＲＯＭ」、「書き込み方法」は、それぞれ、補正発明の「ビットライン」、「ワードライン」、「ストリング選択トランジスタ」、「ソースライン」、「接地選択トランジスタ」、「メモリセルストリング」、「ナンド型フラッシュメモリ装置」、「プログラム方法」に相当する。
　したがって、引用発明の「ビット線ＢＬ０，ＢＬ１と、制御ゲート線ＣＧ１〜ＣＧ１６と、ゲートに選択ゲート線ＳＧ１が接続された第１の選択トランジスタＳ１と、ゲートに選択ゲート線ＳＧ２が接続されソースにソース線ＣＥＬＳＲＣが接続された第２の選択トランジスタＳ２と、メモリセル（ＭＣＥＬＬ１，ＭＣＥＬＬ２，ＭＣＥＬＬ３，…，ＭＣＥＬＬ１５，ＭＣＥＬＬ１６）が直列接続されたＮＡＮＤセルを有するＮＡＮＤ型ＥＥＰＲＯＭの書き込み方法」は、補正発明の「多数のビットライン及びワードラインと、前記ビットラインの各々に連結されたストリング選択トランジスタとソースラインに連結された接地選択トランジスタ間で直列連結された多数のメモリセルで構成された多数のメモリセルストリングを有し、前記メモリセルのゲートに前記ワードラインが各々接続されているナンド型フラッシュメモリ装置のプログラム方法」に相当する。
　
（３−２）引用発明の「Ｖｒｅａｄ（４．５Ｖ）」、「電源電圧Ｖｄｄ」、「Ｖｐａｓｓ（１０Ｖ）」は、それぞれ補正発明の「第１電圧」、「所定のビットライン電圧」、「パス電圧」に対応する。
　ここで、制御ゲート線をＶｒｅａｄ（４．５Ｖ）にする時刻ＲＣＬＫ１は、非選択ビット線ＢＬ１をＶｄｄにする時刻ＲＣＬＫ２よりも前である。
　そして、引用例１の【００５２】段落に「Ｖｄｄは外部から与えられた電源電圧をチップ内で降圧して生成したチップ内電源電圧（２．５Ｖ）である。」と記載されていることから、引用発明の「電源電圧Ｖｄｄ」は２．５Ｖである。よって、Ｖｒｅａｄ（４．５Ｖ）は、電源電圧Ｖｄｄ（２．５Ｖ）よりは高く、Ｖｐａｓｓ（１０Ｖ）よりは低い電圧である。
　そして、制御ゲート線をＶｒｅａｄ（４．５Ｖ）にすることは、選択制御ゲート線ＣＧ１６と非選択制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ１５を区別することなく行われているから、非選択制御ゲート線にも印加されている。
　また、制御ゲートに４．５Ｖが印加されたトランジスタのチャンネルが活性状態となることは明らかである。
　したがって、引用発明において「時刻ＲＣＬＫ１で」「制御ゲート線をＶｒｅａｄ（４．５Ｖ）にし」ている過程は、補正発明の「前記ビットラインのうち非選択のビットラインに所定のビットライン電圧を印加するビットライン予備充電区間の前に、前記非選択のビットラインに印加される前記ビットライン電圧よりは高く、パス電圧よりは低い第１電圧を前記ワードラインのうち一つ以上の非選択のワードラインに印加して、該非選択のワードラインに接続された非選択のメモリセルのチャンネルを活性状態とするチャンネル活性区間としての第１過程」に相当する。
　
（３−３）引用発明において「時刻ＲＣＬＫ２で非選択ビット線ＢＬ１をＶｄｄにし」ているのは、制御ゲート線をＶｒｅａｄ（４．５Ｖ）にする時刻ＲＣＬＫ１の後であり、制御ゲート線はＶｒｅａｄ（４．５Ｖ）の印加を維持した状態である。
　そして、引用発明の「非選択ビット線ＢＬ１」は、補正発明の「非選択のビットライン」に相当する。
　また、【００６６】段落に、「ビット線充電後、時刻ＰＣＬＫ４から」と記載されていることから、時刻ＰＣＬＫ４以前の区間がビット線の充電の区間であることは明らかである。
　したがって、引用発明において「時刻ＲＣＬＫ２で非選択ビット線ＢＬ１をＶｄｄにし」ている過程は、引用発明の「この第１過程後、前記第１電圧の印加を維持した状態で、前記ビットラインのうち非選択のビットラインに所定のビットライン電圧を印加するビットライン予備充電区間としての第２過程」に相当する。
　
（３−４）引用発明の「Ｖｐａｓｓ（１０Ｖ）」、「Ｖｐｇｍ（２０Ｖ）」は、それぞれ、補正発明の「パス電圧」、「プログラム電圧」に相当する。
　したがって、引用発明の「ビット線充電後、時刻ＰＣＬＫ４から選択制御ゲート線ＣＧ１６はＶｐｇｍ（２０Ｖ）、非選択制御ゲート線ＣＧ１，ＣＧ２，…，ＣＧ１５をＶｐａｓｓ（１０Ｖ）にする」過程は、補正発明の「この第２過程後、前記非選択のワードラインには第２電圧すなわちパス電圧を印加し、前記ワードラインのうち選択されたワードラインには第３電圧すなわちプログラム電圧を印加するプログラム区間としての第３過程」に相当する。
　
（３−５）引用発明の「選択ゲート線ＳＧ１」は、補正発明の「ストリング選択トランジスタのゲート」に相当する。
　そして、引用発明の「時刻ＲＣＬＫ１」は、補正発明の「第１過程」の開始時点に相当するから、引用発明の「時刻ＲＣＬＫ１で選択ゲート線ＳＧ１をＶｓｇ（４Ｖ）」とすることは、補正発明の「前記非選択のビットラインに前記ビットライン電圧が印加される前記第２過程の前の前記第１過程から、前記ストリング選択トランジスタのゲートにも前記ビットライン電圧が印加される」と、「前記非選択のビットラインに前記ビットライン電圧が印加される前記第２過程の前の前記第１過程から、前記ストリング選択トランジスタのゲートにも所定の電圧が印加される」点で共通する。
　
（３−６）以上のことを踏まえると、補正発明と引用発明とは、 
 「多数のビットライン及びワードラインと、前記ビットラインの各々に連結されたストリング選択トランジスタとソースラインに連結された接地選択トランジスタ間で直列連結された多数のメモリセルで構成された多数のメモリセルストリングを有し、前記メモリセルのゲートに前記ワードラインが各々接続されているナンド型フラッシュメモリ装置のプログラム方法において、
　前記ビットラインのうち非選択のビットラインに所定のビットライン電圧を印加するビットライン予備充電区間の前に、前記非選択のビットラインに印加される前記ビットライン電圧よりは高く、パス電圧よりは低い第１電圧を前記ワードラインのうち一つ以上の非選択のワードラインに印加して、該非選択のワードラインに接続された非選択のメモリセルのチャンネルを活性状態とするチャンネル活性区間としての第１過程と、
　この第１過程後、前記第１電圧の印加を維持した状態で、前記ビットラインのうち非選択のビットラインに所定のビットライン電圧を印加するビットライン予備充電区間としての第２過程と、
　この第２過程後、前記非選択のワードラインには第２電圧すなわちパス電圧を印加し、前記ワードラインのうち選択されたワードラインには第３電圧すなわちプログラム電圧を印加するプログラム区間としての第３過程とを備え、
　前記非選択のビットラインに前記ビットライン電圧が印加される前記第２過程の前の前記第１過程から、前記ストリング選択トランジスタのゲートにも所定の電圧が印加されるナンド型フラッシュメモリ装置のプログラム方法。」
　
　である点で一致し、以下の点で相違する。 
 　
　相違点：「所定の電圧」が、補正発明では、「前記ビットライン電圧」であるのに対して、引用発明では、「Ｖｓｇ（４Ｖ）」である点。
　
（４）当審の判断 
　書き込み動作時に、ストリング選択ラインＳＳＬに印加する電圧をビットラインに印加する電圧と同じ電源電圧Ｖｃｃとすることは、引用例２の【０００８】段落及び図２に記載されているように周知の技術であるから、引用発明において、選択ゲート線ＳＧ１に印加する電圧をＶｓｇにかえて、ビット線に印加している電圧と同じ電源電圧Ｖｄｄとすること、すなわち、補正発明の如く、「前記ストリング選択トランジスタのゲートにも前記ビットライン電圧が印加される」ようにすることは、当業者が容易に想到し得る事項である。
　
　以上のとおり、補正発明は、従来周知の技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。 
　
（５）独立特許要件についてのまとめ 
　以上のとおりであるから、本件補正は、本件補正後の特許請求の範囲の請求項４に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであり、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。 
　
５　本件補正についてのむすび 
　以上検討したとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないので、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
第３　本願発明について 
１　本願発明 
　平成２０年１月３０日付けの手続補正は上記のとおり却下されたので、本願の請求項１〜１１に係る発明は、平成１９年８月９日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１１に記載された事項により特定されるとおりのものであり、その内の請求項５に係る発明（以下「本願発明」という。）は、以下のとおりのものである。
　 
　「【請求項５】　前記非選択のビットラインに前記ビットライン電圧が印加される前記第２過程の前の前記第１過程から、前記ストリング選択トランジスタのゲートにも前記ビットライン電圧が印加されることを特徴とする請求項１に記載のナンド型フラッシュメモリ装置のプログラム方法。」
　
　ここにおいて、請求項５は請求項１を引用しているから、本願発明は以下のとおりのものと認められる。
　
　「【請求項５】　多数のビットライン及びワードラインと、前記ビットラインの各々に連結されたストリング選択トランジスタとソースラインに連結された接地選択トランジスタ間で直列連結された多数のメモリセルで構成された多数のメモリセルストリングを有し、前記メモリセルのゲートに前記ワードラインが各々接続されているナンド型フラッシュメモリ装置のプログラム方法において、
　前記ワードラインのうち一つ以上の非選択のワードラインに第１電圧を印加するチャンネル活性区間としての第１過程と、
　この第１過程後、前記ビットラインのうち非選択のビットラインに所定のビットライン電圧を印加するビットライン予備充電区間としての第２過程と、
　この第２過程後、前記非選択のワードラインには第２電圧を印加し、前記ワードラインのうち選択されたワードラインには第３電圧を印加するプログラム区間としての第３過程とを備え、
　前記非選択のビットラインに前記ビットライン電圧が印加される前記第２過程の前の前記第１過程から、前記ストリング選択トランジスタのゲートにも前記ビットライン電圧が印加されることを特徴とするナンド型フラッシュメモリ装置のプログラム方法。」
　
２　引用発明 
　引用発明は、上記第２の４の（２−１−４）で認定したとおりのものである。 
　
３　対比・判断 
　上記第２の３で検討したように、補正発明の引用する請求項１は、本願発明の引用する請求項１に対して技術的な限定を加えたものであるから、補正前の発明（本願発明）は、補正発明から、そのような限定をなくしたものである。
　そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、前記第２の４において検討したとおり、従来周知の技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、当業者が容易に発明をすることができたものということができる。
　
４　まとめ 
　以上検討したとおり、本願発明は、従来周知の技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　
第４　むすび 
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶すべきものである。 
　よって、結論のとおり審決する。