【事件の表示】
　特願２００１−３５３９２０「ゲーテッドクロック回復回路」拒絶査定不服審判事件〔平成１４年　８月　２日出願公開、特開２００２−２１７８８１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１３年１１月２０日（パリ条約による優先権主張２０００年１１月２０日、米国）の出願であって、平成１８年１月２７日付けで拒絶理由が通知され、同年７月３１日付けで手続補正され、平成１９年２月２２日付けで拒絶理由が通知され、同年９月１３日付けで拒絶査定がなされ、これに対し、同年１２月１７日に拒絶査定不服の審判が請求され、平成２０年１月１１日付けで手続補正されたものである。
　
第２　本願発明
　特許請求の範囲の請求項１に係る発明（以下、「本願発明」という。）は、平成２０年１月１１日付けで手続補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された以下のとおりのものと認める。
　
　「クロック回復回路であって、
　送信機クロックと実質的に同一の周波数を持つ発振器信号を生成するための、およびバイアス信号を生成するための第一の位相固定ループ（ＰＬＬ）回路と、
　クロック出力信号を生成するための第二のＰＬＬ回路とを備え、この第二のＰＬＬ回路は第一のモードにおいては前記第一のＰＬＬ回路によって生成される前記バイアス信号によって制御され、前記第二のＰＬＬ回路は、前記第二のＰＬＬ回路が前記バイアス信号によって決定された初期周波数を持つような第二のモードをもち、前記第二のＰＬＬ回路が、前記クロック出力信号を、前記バイアス信号を利用することなく、入力データ流内のデータの位相変化に対して実質的に瞬間的に調節するようになっていること特徴とするクロック回復回路。」
　
第３　引用発明
　原審の拒絶理由に引用された欧州特許出願公開第６５４９０７号明細書（以下、「引用例」という。）には、図面とともに以下の事項が記載されている。
　
　
イ．「The present invention relates to a clock recovery circuit for synchronizing the reception of a serial digital transmission. 」（２頁１欄１〜３行）
　
訳文：「この発明は、直列デジタル伝送の受信を同期するためのクロック回復回路に関係する。」
　
ロ．「The invention is described below in its application to bidirectional serial digital transmission. The invention does not depend on the format of the transmission (FDDI, ATM etc.) or on the mode of propagation of the data signals. It relates to the production of clock signals CLK1, CLK2 at high frequency (fC typically greater than 100 MHz) which clock the sending and receiving of the serial data signals. 
　
　Referring to Figure 1, these clock signals CLK1 and CLK2 are delivered by a first voltage-controlled oscillator 4 and by a second voltage-controlled oscillator 14, respectively. These oscillators 4, 14 are constructed within the same integrated circuit, for example from silicon, as are the other elements of the clock recovery circuit. During manufacture of the integrated circuit, the oscillators 4, 14 are constructed in the course of the same process steps, so that they have electrical characteristics which are as alike as possible. It is appreciated that the matching of the characteristics, which is achieved in this way, may be excellent. 
　
　The first oscillator 4 is incorporated into a frequency synthesis loop 3 which further includes a circuit 5 for dividing by N, a phase and frequency comparator 6 and an integrating filter 7. The circuit 5 receives the output signal from the oscillator 4, and divides its frequency by a number N. The binary output signal SN1 from the circuit 5 is fed to an input of the comparator 6. The other input of the comparator 6 receives a binary reference signal SR provided by a crystal oscillator 10. The signal SR has a well-defined reference frequency fR fixed by the crystal. 
　
　For those quartz which are commonly used, the reference frequency fR is typically of the order of 20 to 30 MHz. The value of the number N is chosen as the ratio fC/fR between the transmission frequency and the reference frequency. 」（３頁３欄３６行〜４欄１４行）
　
訳文：「この発明の両方向直列デジタル伝送に対する応用について以下において説明する。この発明は、伝送のフォーマット(FDDI、ATM等)にもデータ信号の伝播モードにも依存しない。この発明は、高周波(fCは、一般的に100 MHz以上)において直列データ信号の送信および受信をクロックするクロック信号CLK1 、CLK2 の生成に関係する。
　
　図1を参照する。これらのクロック信号CLK1とCLK2 は、それぞれ、第1電圧制御発振器4および第2電圧制御発振器14により供給される。これらの発振器4、14は、クロック回復回路の他の要素と同様に、たとえばシリコンから、同一集積回路内に構築される。集積回路の製造中、発振器4と14は、これらができるだけ類似している電気的特性を持つように、同一製造段階において製造される。この方法により実現される特性の整合が非常に優れたものになることが分かっている。
　
　第1発振器4は、周波数合成ループ3に組み込まれる。周波数合成ループは、さらに、N分割回路5、位相と周波数の比較器6、積分フィルタ7を含んでいる。回路5は、発振器4から出力信号を受信し、その周波数を数Nにより分割する。回路5からの2進出力信号SN1 が比較器6の入力に供給される。比較器6の他の入力は、水晶発振器10により与えられる2進基準信号SRを受信する。信号SRは、水晶により決定される明確な基準周波数fRを持っている。
　
　一般的に使用される水晶の場合、基準周波数fR は、一般的に20〜30 MHzの範囲である。数Nの値は、伝送周波数と基準周波数間の比fC /fRとして選択される。」
　
ハ．「The second oscillator 14 is incorporated into a phase tracking loop 13 which furthermore includes a phase comparator 16, and an integrating filter 17. The comparator 16 has two inputs which respectively receive the binary output signal S2 from the oscillator 14, and a signal SD* obtained by preprocessing the data signal SD received by the circuit. In the example represented, the data signal SD is in the NRZ format, and is preprocessed by means of a differentiator 55 and a rectifier 56, so that the signal SD* fed to the input of the comparator 16 contains a positive voltage pulse with each rising or falling edge of the signal SD. 」（４頁５欄３２〜４３行）
　
訳文：「第2発振器14は、位相トラッキング・ループ13に組み込まれる。このループは、さらに、位相比較器16と積分フィルタ17を含んでいる。比較器16は、それぞれ、発振器14からの2進出力信号S2とこの回路による受信されるデータ信号SDを前処理することにより得られる信号SD*を受信する2つの入力を持っている。提示した例において、データ信号SDはNRZフォーマットであり、それは微分回路55と整流器56により前処理されており、したがって比較器16の入力に供給される信号SD*は、信号SDの各立ち上がりまたは立ち下がりエッジを持つプラス電圧パルスを含んでいる。」
　
ニ．「The switches 21, 22 are controlled by a binary selection signal SP, in such a way as to be closed when SP = 1, and open when SP = 0. The output of the integrating filter 17, which is at a voltage V2, is connected to the control input of the oscillator 14. A switch 23 is also mounted between the respective outputs of the integrating filters 7 and 17. This switch 23 is controlled by the logical complement of the signal SP, provided by an invertor 24. 
　
　Thus, when SP = 1, the phase tracking loop 13 is activated (switches 21 and 22 closed), and the outputs of the two integrating filters 7, 17 are isolated from one another (switch 23 open). Conversely, when SP = 0, the phase tracking loop 13 is deactivated (switches 21 and 22 open), and the control voltage V1 provided by the integrating filter 7 of the frequency synthesis loop is fed to the control input of the oscillator 14 (switch 23 closed). 
　
　The output signal from the second oscillator 14 is also fed to the input of another circuit 15 for dividing by N which has a composition identical to that of the circuit 5. The output signal from the circuit 15 is fed to an input of a frequency comparator 20. The other input of the comparator 20 is connected to the reference oscillator 10 so as to receive the reference signal SR. The comparator 20 determines the frequency discrepancy between the signals received on its two inputs. If this discrepancy, in absolute value, exceeds a predetermined threshold fS, the comparator 20 sets the selection signal SP into the state SP = 0 so that the switch 23 feeds the voltage V1 to the control input of the second oscillator 14.On the other hand, if the discrepancy remains less than the threshold fS, the comparator 20 sets the selection signal SP into the state SP = 1 so as to activate the phase tracking loop 13. 
　
　Thus, when the frequency of the clock signal CLK2 is between N(fR - fS) and N(fR + fS), the phase tracking loop 13 is operational (V2 controls the oscillator 14). And when the frequency of the signal CLK2 deviates by at least NfS from the desired frequency NfR, the control voltage V1 forces the oscillator 14 to return to the desired frequency. The oscillator 14 is thus guaranteed to remain at the proper frequency whilst also minimizing the interactions between the two loops 3, 13. 
　
　The value of the frequency threshold fS is mainly dependent on the dynamic characteristics (pull-in range) of the phase tracking loop 13. The maximum tolerable discrepancy between fR and fS([fR fS] in absolute value) must in all circumstances remain less than or equal to the minimum possible pull-in range of the phase locking 13. This discrepancy can be very small and is typically of the order of a few percent of the reference frequency fR. 
　
　The capacitors of the loop filter 17 play a storage role during transitions of the signal SP from the 0 state to the 1 state. Indeed, when SP = 0, the two integrating filters are polarized identically at their inputs (U1 = D1 = 0 and the switches 21 and 22 are open) and at their outputs (the switch 23 is closed and hence V1 = V2) so as to ensure that the integrator capacitors of the filter 17 charge up to the same value as those of the filter 7. The phase tracking loop 13 is thus correctly set up frequency-wise at the instant of its activation. 」（４頁６欄２１行〜５頁７欄２８行）
　
訳文：「スイッチ21,22は、SP=1である時に閉じられ、SP=0であるときに開くように、2進選択信号SPにより制御される。積分フィルタ17の出力は(それは、電圧V2にある)、発振器14の制御入力に接続されている。スイッチ23も積分フィルタ7と17のそれぞれの出力間に接続される。このスイッチ23は、変換器24により供給される信号SPの論理補信号により制御される。
　
　したがって、SP=1であるとき、位相トラッキング・ループ13は起動され(スイッチ21と22が閉じられている)、2つの積分フィルタ7、17の出力がお互いに分離される(スイッチ23が開かれている)。反対に、SP=0であるとき、位相トラッキング・ループ13は動作停止され(スイッチ21と22が開かれている)、周波数合成ループの積分フィルタ7により供給される制御電圧V1が発振器14の制御入力に与えられる(スイッチ23が閉じられている)。
　
　第2発振器14からの出力信号は、N分割のための別の回路15 (回路5の構成と同じ構成を持っている)の入力にも与えられる。回路15からの出力信号は、周波数比較器20の入力に与えられる。比較器20の他の入力は、基準信号SRを受信するために基準発振器10に接続されている。比較器20は、その2つの入力上に受信した信号間の周波数差を測定する。この差が、絶対値において、あらかじめ定められているしきい値fSを超えた場合、比較器20は選択信号SPをSP=0の状態に設定し、スイッチ23が電圧V1を第2発振器14の制御入力に加えるようにする。他方、差があらかじめ定められているしきい値fS未満のままである場合、比較器20は選択信号SPをSP=1の状態に設定して位相トラッキング・ループ13を起動する。
　
　したがって、クロック信号CLK2の周波数がN(fR - fS)とN(fR + fS)の間にある場合、位相トラッキング・ループ13は動作状態にある(V2が発振器14を制御している)。そして、クロック信号CLK2の周波数が所望周波数NfRから少なくともNfSだけ変移した場合、制御電圧V1が強制的に発振器14を所望周波数に戻す。したがって、発振器14は適正な周波数に留まることを保証されるとともに、2つのループ3、13間の相互動作も最小化する。
　
　周波数しきい値fSの値は、主として位相トラッキング・ループ13の動的特性(引き込み範囲)に依存する。fRとfSの差([fR fS]の絶対値)の最大許容値は、あらゆる状況において、位相ロッキング13の最小可能引き込み範囲以下に留まらなければならない。この差は非常に小さくなることがあり、一般的に基準周波数fRの数パーセントの大きさである。
　
　ループ・フィルタ17のコンデンサは、信号SPの0状態から1状態への遷移中の記憶の役割を果たす。実際、SP=0であるとき、2つの積分フィルタは、それらの入力において(U1 = D1 = 0かつスイッチ21と22が開いている)およびそれらの出力において(スイッチ23が閉じており、したがってV1 = V2)等しく分極化され、フィルタ17の積分コンデンサがフィルタ7のコンデンサと同じ値まで充電されるようにする。したがって位相トラッキング・ループ13は、その起動の瞬間において周波数的に正しく設定される。」
　
　上記引用例の記載及び図面ならびにこの分野における技術常識を考慮すると、上記摘記事項イ．、ロ．、ハ．の記載、及びＦＩＧ．１によれば、クロック回復回路は、クロック信号（ＣＬＫ１）を生成するための、および制御信号（Ｖ１）を生成するための周波数合成ループ（３）と、クロック信号（ＣＬＫ２）を生成するための位相トラッキング・ループ（１３）とを備えている。
　また、上記摘記事項ニ．の記載、及びＦＩＧ．１によれば、前述の位相トラッキング・ループ（１３）は、周波数合成ループ（３）によって生成される制御信号（Ｖ１）によって制御されており、これをモードＡと呼ぶことは任意である。
　また、上記摘記事項ニ．における「ループ・フィルタ17のコンデンサは、信号SPの0状態から1状態への遷移中の記憶の役割を果たす。実際、SP=0であるとき、2つの積分フィルタは、それらの入力において(U1 = D1 = 0かつスイッチ21と22が開いている)およびそれらの出力において(スイッチ23が閉じており、したがってV1 = V2)等しく分極化され、フィルタ17の積分コンデンサがフィルタ7のコンデンサと同じ値まで充電されるようにする。したがって位相トラッキング・ループ13は、その起動の瞬間において周波数的に正しく設定される。」との記載、及びＦＩＧ．１によれば、前述の位相トラッキング・ループ（１３）は、位相トラッキング・ループ（１３）が制御信号（Ｖ１）によって決定された初期周波数を持っており、これをモードＢと呼ぶことは任意である。
　また、前述の位相トラッキング・ループ（１３）は、クロック信号（ＣＬＫ２）を、データ信号（ＳＤ）内のデータの位相変化に対して調節するようになっている。
　
　したがって、引用例には以下の発明（以下、「引用発明」という。）が記載されている。
　
　「クロック回復回路であって、
　クロック信号（ＣＬＫ１）を生成するための、および制御信号（Ｖ１）を生成するための周波数合成ループ（３）と、
　クロック信号（ＣＬＫ２）を生成するための位相トラッキング・ループ（１３）とを備え、この位相トラッキング・ループ（１３）はモードＡにおいては前記周波数合成ループ（３）によって生成される前記制御信号（Ｖ１）によって制御され、前記位相トラッキング・ループ（１３）は、前記位相トラッキング・ループ（１３）が前記制御信号（Ｖ１）によって決定された初期周波数を持つようなモードＢをもち、前記位相トラッキング・ループ（１３）が、前記クロック信号（ＣＬＫ２）を、データ信号（ＳＤ）内のデータの位相変化に対して調節するようになっているクロック回復回路。」
　
第４　対比
　本願発明と引用発明とを対比する。
ａ．引用発明の「クロック信号（ＣＬＫ１）」、「制御信号（Ｖ１）」、「周波数合成ループ（３）」、「クロック信号（ＣＬＫ２）」、「位相トラッキング・ループ（１３）」、「モードＡ」、「モードＢ」、及び「データ信号（ＳＤ）」は、その機能において、本願発明の「発振器信号」、「バイアス信号」、「第一の位相固定ループ（ＰＬＬ）回路」、「クロック出力信号」、「第二のＰＬＬ回路」、「第一のモード」、「第二のモード」、及び「入力データ流」にそれぞれ相当する。
　
　したがって、本願発明と引用発明は、以下の点で一致ないし相違する。
　
＜一致点＞
　
　「クロック回復回路であって、
　発振器信号を生成するための、およびバイアス信号を生成するための第一の位相固定ループ（ＰＬＬ）回路と、
　クロック出力信号を生成するための第二のＰＬＬ回路とを備え、この第二のＰＬＬ回路は第一のモードにおいては前記第一のＰＬＬ回路によって生成される前記バイアス信号によって制御され、前記第二のＰＬＬ回路は、前記第二のＰＬＬ回路が前記バイアス信号によって決定された初期周波数を持つような第二のモードをもち、前記第二のＰＬＬ回路が、前記クロック出力信号を、入力データ流内のデータの位相変化に対して調節するようになっているクロック回復回路。」
　
＜相違点１＞
　
　「発振器信号」に関し、
　本願発明は、「送信機クロックと実質的に同一の周波数を持つ」ものであるのに対し、引用発明は、「送信機クロックと実質的に同一の周波数を持つ」か否か不明である点。
　
＜相違点２＞
　
　「前記第二のＰＬＬ回路が、前記クロック出力信号を、入力データ流内のデータの位相変化に対して調節する」に関し、
　本願発明は、「前記第二のＰＬＬ回路が、前記クロック出力信号を、『前記バイアス信号を利用することなく、』入力データ流内のデータの位相変化に対して『実質的に瞬間的に』調節する」のに対し、引用発明は、「前記位相トラッキング・ループ（３）が、前記クロック信号（ＣＬＫ２）を、データ信号（ＳＤ）内のデータの位相変化に対して調節する」ものの、「前記バイアス信号を利用することなく」及び「実質的に瞬間的に」なっているか否か不明な点。
　
第５　判断
　そこで、まず、上記相違点１について検討する。
　引用例の上記摘記事項イ．にもあるように、デジタル伝送の受信同期のためのクロック回復回路において、送信機クロックと受信機クロックは、理想的には同一（同期）とすることは技術常識であり、引用発明の「クロック信号（ＣＬＫ１）」（発振器信号）を、本願発明のように「送信機クロックと実質的に同一の周波数を持つ」ようにすることは当然のことである。
　
　次に、上記相違点２について検討する。
　引用例の上記摘記事項ニ．における「SP=1であるとき、位相トラッキング・ループ13は起動され(スイッチ21と22が閉じられている)、2つの積分フィルタ7、17の出力がお互いに分離される(スイッチ23が開かれている)。」及び「他方、差があらかじめ定められているしきい値fS未満のままである場合、比較器20は選択信号SPをSP=1の状態に設定して位相トラッキング・ループ13を起動する。」との記載、及びＦＩＧ．１によれば、「モードＢ」（第二のモード）の際、引用発明の「位相トラッキング・ループ（１３）」（第二のＰＬＬ回路）は、「制御電圧（Ｖ１）」（バイアス信号）を利用せずに動作していることが明らかであり、ＰＬＬ回路の特性を考慮して、本願発明のように「前記第二のＰＬＬ回路が、前記クロック出力信号を、『前記バイアス信号を利用することなく、』入力データ流内のデータの位相変化に対して『実質的に瞬間的に』調節する」ことは当業者が容易に成し得ることである。
　
　そして、本願発明の作用効果も、引用発明から当業者が容易に予測できる範囲のものである。
　
第６　むすび
　以上のとおり、本願発明は、引用発明に基いて当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。