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　特願２００４−３８０３１３「半導体素子のゲート形成方法」拒絶査定不服審判事件〔平成１７年　７月２１日出願公開、特開２００５−１９７７２３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
　
第１．手続の経緯
　本願は，平成１６年１２月２８日（パリ条約による優先権主張２００３年１２月３１日，韓国）の出願であって，平成１８年７月２８日付けで拒絶の理由が通知され，同年１１月１日に意見書及び手続補正書が提出され，同年１１月２０日付けで拒絶査定がされ，これに対し，平成１９年２月２６日に拒絶査定に対する審判請求がされるとともに，同日に手続補正書が提出され，その後，平成２１年８月７日付けで審尋がされ，同年１２月１０日に回答書が提出されたものである。
　
　
第２．平成１９年２月２６日に提出された手続補正書による補正（以下「本件補正」という。）について
　本件補正は，請求項１を補正する補正内容を含むものであるところ，請求項１についての補正は，補正前の請求項１に対して「前記第２ゲート電極は，前記第１ゲート電極上に形成され，且つ前記第２ゲート電極は，前記第１ゲート電極と交差していて，」との事項を追加するものであるが，上記追加された事項は，補正前の請求項１に記載された「
前記第１ゲート電極
の上に
第２ポリシリコン膜とを形成する
前記第２ポリシリコンを蝕刻して第２ゲート電極を形成し
前記第１ゲート電極の長軸と前記第２ゲート電極の長軸とを
交差させる
　
　
第３．本願発明の容易想到性について
１．本願発明
　本件補正による補正後の請求項１〜６に係る発明のうち，請求項１に係る発明（以下「本願発明」という。）は，請求項１に記載された事項により特定される以下のとおりのものである。
　
「半導体素子の形成方法において，
　半導体基板の上に熱酸化膜を含む第１絶縁膜及び第１ポリシリコン膜を形成する段階と；
　前記第１絶縁膜及び第１ポリシリコン膜を蝕刻して第１ゲート電極を形成する段階と；
　前記第１ゲート電極及び前記半導体基板の上に，熱酸化膜を含む第２絶縁膜と第２ポリシリコン膜とを形成する段階と；
　前記第２ポリシリコンを蝕刻して第２ゲート電極を形成し，前記第１ゲート電極の長軸と前記第２ゲート電極の長軸とを所定の角度で交差させる段階と；
　前記第１，第２ゲート電極及び前記半導体基板の上に，熱酸化膜を含む第３絶縁膜を形成する段階と；
　前記半導体基板上にイオン注入でソース／ドレーン領域を形成する段階とを含み，
　前記第２ゲート電極は，前記第１ゲート電極上に形成され，且つ前記第２ゲート電極は，前記第１ゲート電極と交差していて，
　前記第１，第２ゲート電極により，６種類のソース・ドレーンの組み合わせを可能にすることを特徴とする半導体素子の形成方法。」
　
２．引用例の記載と引用発明
　
２−１．引用例の記載
（１）引用例１：特開平５−２３５３３９号公報（平成５年９月１０日出願公開）
　原審の拒絶の理由に引用され，本願の優先権主張の日前に日本国内において頒布された特開平５−２３５３３９号公報（以下「引用例１」という。）には，図２〜３とともに，以下の記載がある。
ア．図２を参照して，
「【００１５】次に，
図２の平面図を参照しながら第２の実施例を説明する
互いに絶縁されている２つのゲート電極１０，２０が交差しており，平面的にはこの２つのゲート電極１０，２０によって４つに分割され，そのうち２つがソース領域２，他の２つがドレイン領域３となり交互に配置されている
イ．図２，３を参照して，
「【００１６】
図３は図２に示したトランジスタのＸ−Ｙ位置における断面図である
２つのゲート電極１０，２０はＰＳＧ等による分離層５によって互いに絶縁されている
ゲート電極１０，２０はポリシリコンで形成され，不純物イオンの注入により，電気抵抗が下げられている
Ｐ型のシリコン基板６に燐イオン等のＮ型不純物を注入し，ソース領域２，ドレイン領域３を形成している
ゲート絶縁膜としては約２０nmの厚みのシリコン酸化膜を用いている
ウ．「【００１７】次にこの実施例のトランジスタの動作について説明する。まず，２つのゲート電極のうち，中央（垂直）のゲート電極１０のみにＶｔよりも充分に高い電圧が加えられる場合，
ゲート電極１０を挟んで左右に位置する領域をソース，ドレインとするトランジスタに電流が流れる
エ．「【００１８】次に他方のゲート電極２０のみにＶｔ（しきい値電圧，以下同じ）よりも充分に高い電圧が加えられる場合，
ゲート電極２０を挟んで上下に位置する領域をソース，ドレインとするトランジスタに電流が流れる
オ．「【００１９】つづいて，２つのゲート電極１０，２０ともにＶｔよりも充分に高い電圧が加えられる場合，実質的に第一実施例のトランジスタと同一の動作となり，ゲート長がＷ，ゲート幅が４Ｗのトランジスタとして動作する。
【００２０】このように第２実施例のＭＩＳトランジスタによれば，電圧を加えるゲート電極を選択することによって必要な電流だけを流すことができ，消費電流の低減が実現される。」
　
（２）引用例２：特開平１１−２５１４４４号公報（平成１１年９月１７日出願公開）
　原審の拒絶の理由に引用され，本願の優先権主張の日前に日本国内において頒布された特開平１１−２５１４４４号公報（以下「引用例２」という。）には，図７〜８とともに，以下の記載がある。
ア．図７，８を参照して，
「【００３３】つぎに，図７に，この発明のさらに他の実施形態による半導体素子であるＭＯＳＦＥＴ４２の概念的な平面構成を示す。図７における断面VIIIを図８に示す。
【００３４】図７に示すＭＯＳＦＥＴ４２は，図１に示すＭＯＳＦＥＴ１２と類似の構成である。ただし，
図７に示すように，ＭＯＳＦＥＴ４２においては，アクティブ領域１８を矩形状に形成するとともに，アクティブ領域１８を矩形状に４分割するように，ゲートＧを形成している
ゲートＧは，十字形状なっている
イ．図７を参照して，
「【００３５】
ソースＳとドレインＤ１との間に挟まれた基板１４の表面近傍がチャネル形成領域ＣＨ１を構成している
ソースＳとドレインＤ３との間に挟まれた基板１４の表面近傍がチャネル形成領域ＣＨ３を構成している
ウ．図７を参照して，
「【００３６】また，
ソースＳとドレインＤ２との間に挟まれた基板１４の表面近傍がチャネル形成領域ＣＨ２を構成している
チャネル形成領域ＣＨ２は，ゲートＧの十字の交点近傍の直下部分のみであり
　
２−２．引用発明
（１）上記２−１．（１）のイによれば，「図３は図２に示したトランジスタのＸ−Ｙ位置における断面図」であり，また，上記２−１．（１）のアによれば，引用例１に記載のトランジスタは，「互いに絶縁されている２つのゲート電極１０，２０が交差しており，平面的にはこの２つのゲート電極１０，２０によって４つに分割され，そのうち２つがソース領域２，他の２つがドレイン領域３となり交互に配置されて」おり，さらに，上記２−１．（１）のイによれば，「ゲート電極１０，２０はポリシリコンで形成され」ているから，引用例１には，
互いに絶縁されて交差する２つのポリシリコンで形成されたゲート電極１０，２０と，前記２つのゲート電極１０，２０によって平面的に分割され，ソース領域２またはドレイン領域３となる４つの領域と，からなるトランジスタ
　
（２）上記２−１．（１）のイによれば，「ゲート電極１０，２０はポリシリコンで形成され，不純物イオンの注入により，電気抵抗が下げられて」おり，「Ｐ型のシリコン基板６に燐イオン等のＮ型不純物を注入し，ソース領域２，ドレイン領域３を形成している」から，
上記（１）のトランジスタの形成方法として，ゲート電極１０，２０をポリシリコンで形成する段階と，シリコン基板６にイオンを注入してソース領域２及びドレイン領域３を形成する段階
　
（３）したがって，引用例１には，以下の発明（以下「引用発明」という。）が記載されている。
　
「互いに絶縁されて交差する２つのポリシリコンで形成されたゲート電極１０，２０と，前記２つのゲート電極１０，２０によって平面的に分割され，ソース領域２またはドレイン領域３となる４つの領域と，からなるトランジスタの形成方法において，
　ゲート電極１０，２０をポリシリコンで形成する段階と，
　シリコン基板６にイオンを注入してソース領域２及びドレイン領域３を形成する段階とを含む，
　トランジスタの形成方法。」
　
３．本願発明と引用発明の対比
（１）本願発明の「半導体基板の上に熱酸化膜を含む第１絶縁膜及び第１ポリシリコン膜を形成する段階と；　前記第１絶縁膜及び第１ポリシリコン膜を蝕刻して第１ゲート電極を形成する段階と；　前記第１ゲート電極及び前記半導体基板の上に，熱酸化膜を含む第２絶縁膜と第２ポリシリコン膜とを形成する段階と；　前記第２ポリシリコンを蝕刻して第２ゲート電極を形成し，前記第１ゲート電極の長軸と前記第２ゲート電極の長軸とを所定の角度で交差させる段階」は，これらの各段階によって，「前記第１ゲート電極の長軸と前記第２ゲート電極の長軸とを所定の角度で交差させ」た構造を形成している。
　一方，引用発明の「ゲート電極１０，２０をポリシリコンで形成する段階」は，具体的な製造プロセスの詳細について特定されていないものの，最終的に「互いに絶縁されて交差する２つのポリシリコンで形成されたゲート電極１０，２０」の構造を形成している。また，引用発明の「ゲート電極１０」，「ゲート電極２０」，「互いに絶縁されて交差する２つのポリシリコンで形成されたゲート電極１０，２０」は，それぞれ，本願発明の「第１ゲート電極」，「第２ゲート電極」，「前記第１ゲート電極の長軸と前記第２ゲート電極の長軸とを所定の角度で交差させる」に相当する。
　そうすると，本願発明の「半導体基板の上に熱酸化膜を含む第１絶縁膜及び第１ポリシリコン膜を形成する段階と；　前記第１絶縁膜及び第１ポリシリコン膜を蝕刻して第１ゲート電極を形成する段階と；　前記第１ゲート電極及び前記半導体基板の上に，熱酸化膜を含む第２絶縁膜と第２ポリシリコン膜とを形成する段階と；　前記第２ポリシリコンを蝕刻して第２ゲート電極を形成し，前記第１ゲート電極の長軸と前記第２ゲート電極の長軸とを所定の角度で交差させる段階」と，引用発明の「ゲート電極１０，２０をポリシリコンで形成する段階」及び「互いに絶縁されて交差する２つのポリシリコンで形成されたゲート電極１０，２０」とは，「第１ゲート電極を形成」し，「第２ゲート電極を形成し，前記第１ゲート電極の長軸と前記第２ゲート電極の長軸とを所定の角度で交差させる段階」である点で共通する。
　
（２）引用発明の「シリコン基板６にイオンを注入してソース領域２及びドレイン領域３を形成する段階」は，本願発明の「前記半導体基板上にイオン注入でソース／ドレーン領域を形成する段階」に相当する。
　
（３）引用発明の「２つのポリシリコンで形成されたゲート電極１０，２０」が「互いに絶縁されて交差する」ことは，引用例１の図３より「ゲート電極２０」が「ゲート電極１０」上に形成されている点を勘案すれば，本願発明の「前記第２ゲート電極は，前記第１ゲート電極上に形成され，且つ前記第２ゲート電極は，前記第１ゲート電極と交差してい」ることに相当する。
　
（４）したがって，本願発明と引用発明とは，
　
「半導体素子の形成方法において，
　第１ゲート電極を形成し，第２ゲート電極を形成し，前記第１ゲート電極の長軸と前記第２ゲート電極の長軸とを所定の角度で交差させる段階と；
　前記半導体基板上にイオン注入でソース／ドレーン領域を形成する段階とを含み，
　前記第２ゲート電極は，前記第１ゲート電極上に形成され，且つ前記第２ゲート電極は，前記第１ゲート電極と交差している半導体素子の形成方法。」
　
である点で一致し，以下の相違点１〜３で相違する。
　
（相違点１）
　「第１ゲート電極を形成し，第２ゲート電極を形成し，前記第１ゲート電極の長軸と前記第２ゲート電極の長軸とを所定の角度で交差させる段階」に関して，本願発明は，「半導体基板の上に熱酸化膜を含む第１絶縁膜及び第１ポリシリコン膜を形成する段階と；　前記第１絶縁膜及び第１ポリシリコン膜を蝕刻して第１ゲート電極を形成する段階と；　前記第１ゲート電極及び前記半導体基板の上に，熱酸化膜を含む第２絶縁膜と第２ポリシリコン膜とを形成する段階と；　前記第２ポリシリコンを蝕刻して第２ゲート電極を形成し，前記第１ゲート電極の長軸と前記第２ゲート電極の長軸とを所定の角度で交差させる段階」を有するのに対し，引用発明では，具体的な製造プロセスが明示されていない点。
（相違点２）
　本願発明は，「前記第１，第２ゲート電極及び前記半導体基板の上に，熱酸化膜を含む第３絶縁膜を形成する段階」を有するのに対し，引用発明では，これに対応する段階について明示されていない点。
（相違点３）
　本願発明は，「前記第１，第２ゲート電極により，６種類のソース・ドレーンの組み合わせを可能にする」ものであるのに対し，引用発明では，６種類のソース・ドレーンの組み合わせについて明示されていない点。
　
４．相違点についての検討
４−１．相違点１，２について
　相違点１，２については，まとめて検討する。
（１）上記２−１．（１）のイによれば，「ゲート絶縁膜としては約２０nmの厚みのシリコン酸化膜を用いている」から，引用発明の「トランジスタ」は，ＭＯＳトランジスタである。また，ＭＯＳトランジスタのゲート電極にポリシリコンを用いた場合に，後酸化によりポリシリコンゲート電極の上面及び側面を絶縁膜で覆うことは，以下の周知例１〜５にも記載されているように，本願の優先権主張の日前に周知技術となっていたものであり，ゲート絶縁膜の形成からゲート電極の後酸化までを，シリコン基板の熱酸化によるゲート酸化膜の形成→ポリシリコン膜の堆積→ポリシリコン膜のエッチングによるゲート電極の形成→シリコン基板及びゲート電極の後酸化による絶縁膜の形成という一連の工程によって行うことも，以下の周知例１〜５にも記載されているように，本願の優先権主張の日前に周知技術となっていたものである。
　
ア．周知例１：特開昭５９−１５９５７２号公報（昭和５９年９月１０日出願公開）
　第１図を参照して，
「第１図は従来のＮチャンネルシリコンゲート電界効果トランジスタ・・・の製造方法である。・・・
（ｂ）
ゲート酸化膜３を成長した後ポリシリコン層４を成長する
（ｃ）
ポリシリコン４をエッチングし，ゲート電極５を形成する
（ｄ）
ポリシリコン５を酸化し，ゲートポリシリ全体を酸化膜で覆った
（１頁右下欄１〜１３行）
　
イ．周知例２：特開昭５８−５１５６６号公報（昭和５８年３月２６日出願公開）
　第１〜２図を参照して，
「従来のＮチャンネル型ＭＯＳ型半導体装置の製造方法を第１図より第８図までに示す。
　まず第１図に示すように・・・
　その後該
基板上にゲート酸化膜３を熱酸化法により基板上に形成してから
ポリＳｉ膜を形成してから該ポリＳｉ膜を所定のパターンに写真蝕刻法，プラズマエッチング法等を用いて形成してゲート電極４を形成しその表面を熱酸化する
　その後第２図に示すように該基板上に燐（Ｐ）等の原子を矢印のようにイオン注入して該基板にＮ型のソース領域５，およびドレイン領域６を形成する。」
（１頁右下欄６行〜２頁左上欄１行）
　
ウ．周知例３：特開昭５７−４３４６７号公報（昭和５７年３月１１日出願公開）
　第２〜４図を参照して，
「第２図から第６図までは本発明に係る一実施例を工程順に示す要部断面図である。まず第２図に示すように，・・・
半導体基板上に数１００［Å］程度の厚さのゲート酸化膜２３を熱酸化法により形成し
該ゲート酸化膜２３上に多結晶（ポリ）シリコン等からなるゲート電極２４を化学気相成長（ＣＶＤ）技術及びこれに続くフォトリソグラフィ技術によるパターニングによって形成する
ゲート電極２４をマスクにして素子形成予定領域上に被着せるゲート絶縁膜２３を一旦選択的にエッチング除去する
ゲート電極２４を含む前記除去領域に
不純物制御用酸化膜２５
を例えば熱酸化法等によって形成する
（２頁左上欄１９行〜左下欄４行）
　
エ．周知例４：特開平２−１２９９２７号公報（平成２年５月１８日出願公開）
　第１図を参照して，
「第１図（ａ）〜（ｆ）は，この発明の実施例を説明する為のＰ型ポリシリコンゲート電極形成の工程断面図である。
　先ず，
Ｎ型Ｓｉ基板１上に，ゲート酸化膜２を１５ｎｍ形成する
　
その上にノンドープのポリシリコン層３を形成する
　・・・
　
その後，Ｐ型ポリシリコン層４をパターニングし，Ｐ型ポリシリコンゲート電極５を形成する
　
それから，Ｐ型ポリシリコンゲート電極５とＮ型Ｓｉ基板１に対して，熱酸化温度を８５０℃，熱酸化時間を１４分とした熱酸化処理を行う
これにより，一方のＮ型Ｓｉ基板１表面には約２０nmの酸化膜６が形成し，他方のＰ型ポリシリコンゲート電極５の表面には約５０nmの酸化膜６が形成する
　次に，Ｐ型ポリシリコンゲート電極５とＮ型Ｓｉ基板１に対して，Ｂ＋またはＢＦ２＋等のアクセプタイオンを添加する。・・・（第１図(ｆ)）。」
（２頁右下欄１０行〜３頁右上欄４行）
　
オ．周知例５：特開平３−２４５５６３号公報（平成３年１１月１日出願公開）
　第１図を参照して，
「本発明の第一の実施例にかかる電界効果トランジスタの製造方法を第１図（ａ）〜（ｈ）に沿って説明する。
　先ず，
例えばＮ型の単結晶シリコン基板（１）の表面に
８００℃のドライ酸化によって４０Å厚の薄い熱酸化膜（４
１
）を形成する
ついで全面にＬＰＣＶＤ
法により多結晶シリコン膜（５
１
）を約３５００Å堆積する
　・・・
　その後レジストのマスク（６２）を除去し，除去面上に再び
パターニングを施した電極形成用のマスクを形成し，このマスクの上から例えば異方性エッチングを行って不要の多結晶シリコン膜を除去する事によって
Ｎ
＋
型のゲート電極（５
５
）及びＰ
＋
型のゲート電極（５
４
）を形成する
（４
２
）はそれぞれのゲート電極のゲート酸化膜である
　
次いで，例えば，酸素雰囲気中，８００℃のドライ酸化を行って，それぞれのゲート電極（５
４
）（５
５
）上及び露出した基板（１），Ｐウエル領域（２）表面に８０Å程度の熱酸化膜（４
３
）を形成する
（３頁右上欄１２行〜４頁左上欄３行）
　
（２）引用発明における「ゲート電極１０」及び「ゲート電極２０」も，「ポリシリコンで形成された」ものであるから，「ゲート電極１０」及び「ゲート電極２０」のそれぞれに対して上記周知技術を採用し，ゲート絶縁膜の形成からゲート電極の後酸化までを，シリコン基板の熱酸化によるゲート酸化膜の形成→ポリシリコン膜の堆積→ポリシリコン膜のエッチングによるゲート電極の形成→シリコン基板及びゲート電極の後酸化による絶縁膜の形成という一連の工程によって行うことは，当業者が容易になし得ることである。
　ここで，「ゲート電極１０」と「ゲート電極２０」のそれぞれに対して，上記一連の工程を順に行うと，「ゲート電極１０」の後酸化のために行う熱酸化工程と「ゲート電極２０」のゲート酸化膜の形成のための熱酸化工程とが重複することは明らかであるから，これらの２つの熱酸化工程を兼ねて１回で行うことは，当業者にとって自然なことといえる。
　
（３）また，ポリシリコン膜のエッチングによりゲート電極を形成する際に，当該エッチングにより酸化膜（ゲート酸化膜）が露出するが，この露出した部分の酸化膜をについては，エッチングせずに残存させることも，エッチングして除去することも，いずれも周知技術であって（前者については例えば周知例１，２に，後者については例えば周知例３，４，５に，それぞれ開示されている。），当業者が適宜選択し得る設計事項である。
　
（４）したがって，引用発明において，「第１ゲート電極を形成し，第２ゲート電極を形成し，前記第１ゲート電極の長軸と前記第２ゲート電極の長軸とを所定の角度で交差させる段階」に関する具体的な製造プロセスとして，「ゲート電極１０」及び「ゲート電極２０」のそれぞれに対して上記周知技術を採用することにより，本願発明のように，「半導体基板の上に熱酸化膜を含む第１絶縁膜及び第１ポリシリコン膜を形成する段階と；　前記第１絶縁膜及び第１ポリシリコン膜を蝕刻して第１ゲート電極を形成する段階と；　前記第１ゲート電極及び前記半導体基板の上に，熱酸化膜を含む第２絶縁膜と第２ポリシリコン膜とを形成する段階と；　前記第２ポリシリコンを蝕刻して第２ゲート電極を形成し，前記第１ゲート電極の長軸と前記第２ゲート電極の長軸とを所定の角度で交差させる段階」との構成（相違点１に係る構成），及び，「前記第１，第２ゲート電極及び前記半導体基板の上に，熱酸化膜を含む第３絶縁膜を形成する段階」との構成（相違点２に係る構成）とすることは，当業者が容易に想到することができたものである。
　
４−２．相違点３について
（１）引用発明の「前記２つのゲート電極１０，２０によって平面的に分割され，ソース領域２またはドレイン領域３となる４つの領域」は，引用例１の図２における，右下の「ドレイン領域３」，右上の「ソース領域２」，左下の「ソース領域２」，左上の「ドレイン領域３」を示している。
　ここで，上記２−１．（１）のウによれば，引用例１には，「ゲート電極１０を挟んで左右に位置する領域をソース，ドレインとするトランジスタに電流が流れる」ことが開示されており，図２において，左下の領域及び右下の領域をソース，ドレインとするトランジスタ，並びに，右上の領域及び左上の領域をソース，ドレインとするトランジスタが該当するが，これは，本願の段落【００１８】及び図１０における「Ａ−Ｃ」及び「Ｂ−Ｄ」に対応することになる。
　同様に，上記２−１．（１）のエによれば，引用例１には，「ゲート電極２０を挟んで上下に位置する領域をソース，ドレインとするトランジスタに電流が流れる」ことが開示されており，図２において，左下の領域及び左上の領域をソース，ドレインとするトランジスタ，並びに，右上の領域及び右下の領域をソース，ドレインとするトランジスタが該当するが，これは，本願の段落【００１８】及び図１０における「Ａ−Ｂ」及び「Ｃ−Ｄ」に対応することになる。
　よって，引用例１の記載から，引用発明が，本願の段落【００１８】及び図１０における
「Ａ−Ｃ」，「Ｂ−Ｄ」，「Ａ−Ｂ」，「Ｃ−Ｄ」
　
（２）また，上記２−１．（２）のアによれば，引用例２には，「ＭＯＳＦＥＴ４２においては，アクティブ領域１８を矩形状に形成するとともに，アクティブ領域１８を矩形状に４分割するように，ゲートＧを形成している」こと，及び，「ゲートＧは，十字形状なっている」ことが開示されており，「矩形状に４分割」された「アクティブ領域１８」とは，引用例２の図７における，右下の「ドレインＤ３」，右上の「ドレインＤ２」，左下の「ソースＳ」，左上の「ドレインＤ１」を示している。
　ここで，上記２−１．（２）のウによれば，引用例２には，「ソースＳとドレインＤ２との間に挟まれた基板１４の表面近傍がチャネル形成領域ＣＨ２を構成している」こと，及び，「チャネル形成領域ＣＨ２は，ゲートＧの十字の交点近傍の直下部分のみであ」ることがそれぞれ開示されているが，これは，本願の段落【００１８】及び図１０における「Ｂ−Ｃ」に対応する。
　
（３）そして，引用例２に記載された発明は，「十字形状」の「ゲートＧ」によって四分割された「アクティブ領域１８」をソース・ドレインとして用いており，引用発明も，「互いに絶縁されて交差する」「ゲート電極１０，２０」「によって平面的に分割され」た「４つの領域」をソース・ドレインとして用いているのであるから，引用例２に記載された発明が，「ゲートＧの十字の交点近傍の直下部分」において「ソースＳとドレインＤ２との間に挟まれた基板１４の表面近傍がチャネル形成領域ＣＨ２を構成している」ことからすれば，引用発明も同様に，左下の領域をソースとし，右上の領域をドレインとすることにより，「ゲート電極１０」と「ゲート電極２０」との交差点近傍の直下部分がチャネル領域となることは，当業者が直ちに察知し得ることである。
　換言すれば，引用発明も，本願の段落【００１８】及び図１０における
「Ｂ−Ｃ」
　また，ソースとドレインとの対称性を考慮すれば，引用発明において，左上の領域をソースとし，右下の領域をドレインとすることにより，やはり同様に「ゲート電極１０」と「ゲート電極２０」との交差点近傍の直下部分がチャネル領域となり，本願の段落【００１８】及び図１０における
「Ａ−Ｄ」
　
（４）上記（１）〜（３）で検討したとおり，引用発明は，そのトランジスタの構造上，本願の段落【００１８】及び図１０における
「Ａ−Ｃ」，「Ｂ−Ｄ」，「Ａ−Ｂ」，「Ｃ−Ｄ」
「Ｂ−Ｃ」，「Ａ−Ｄ」
　
（５）ここで，本願発明における「前記第１，第２ゲート電極により，６種類のソース・ドレーンの組み合わせを可能にする」との点について，更に検討する。
　これについて，発明の詳細な説明には，以下の記載のみがある。
　
「【００１８】
　次に，図１０は，図９の平面図である。図に示すように，第１ゲートにチャンネルが形成されてソース−ドレーンがＡ−ＢまたはＣ−Ｄに形成されるとか第２ゲートにチャンネルが形成されてソース−ドレーンがＡ−ＣまたはＢ−Ｄに形成されるとか，第１ゲート及び第２ゲートを適切に制御してソース−ドレーンがＡ−ＤまたはＢ−Ｃで形成することができる。したがって，第１ゲート及び第２ゲートが交差されることで６種のソース−ドレーンが生成される。」
　
　上記記載によれば，「第１ゲートにチャンネルが形成されてソース−ドレーンがＡ−ＢまたはＣ−Ｄに形成される」こと，「第２ゲートにチャンネルが形成されてソース−ドレーンがＡ−ＣまたはＢ−Ｄに形成される」こと，「第１ゲート及び第２ゲートを適切に制御してソース−ドレーンがＡ−ＤまたはＢ−Ｃで形成する」ことが，独立して併記されているだけで，「Ａ−Ｂ」，「Ｃ−Ｄ」，「Ａ−Ｃ」，「Ｂ−Ｄ」，「Ａ−Ｄ」，「Ｂ−Ｃ」の６種類のすべてを同時に「ソース−ドレーン」として動作させることを想定しているわけではない。
　もし仮に，上記６種類のすべてを同時に「ソース−ドレーン」として動作させるのであれば，各領域の役割（「Ａ」の領域を例に取ると，「Ａ−Ｂ」，「Ａ−Ｃ」，「Ａ−Ｄ」のそれぞれにおいて，「ソース」と「ドレーン」のいずれの役割を果たすのか）を明らかにする必要があるが，本願の明細書及び図面には，何も記載されてない。また，上記６種類のすべてを同時に「ソース−ドレーン」として動作させることができるような各領域の役割の組み合わせが存在するのかどうかも不明であり，各領域にどのような電位を与えればそのような組み合わせを実現することができるのかも不明である。
　よって，本願発明における「前記第１，第２ゲート電極により，６種類のソース・ドレーンの組み合わせを可能にする」とは，
６種類のすべてを同時にソース・ドレーンとして動作させる組み合わせを可能にする
（単独であっても）ソース・ドレーンとして動作することが可能な組み合わせが６種類存在する
　
（６）したがって，上記（４）のとおり，引用発明は，そのトランジスタの構造上，
「ゲート電極１０，２０」により
６種類のソース・ドレインの組み合わせを可能
　よって，相違点３は，実質的なものではない。
　
５．小括
　以上検討したとおり，本願発明は，引用例１，２に記載された発明及び周知技術に基づいて，当業者が容易に発明をすることができたものである。
　
　
第４．結言
　以上のとおり，本願発明は，引用例１，２に記載された発明及び周知技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により，特許を受けることができない。したがって，本願は，他の請求項に係る発明について検討するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。