(57)【要約】［課題］妨害波耐性の高い無線通信装置を提供する。［解決手段］無線通信装置は、受信信号の位相に合わせて、電圧制御発振信号の位相を調整するためのアナログ制御信号を生成するアナログ制御ループ部と、基準信号の周波数と所定の周波数設定コード信号とにより定まる周波数を持ち、電圧制御発振信号の位相の揺れを相殺可能で、電圧制御発振信号と逆位相のデジタル制御信号を生成するデジタル制御ループ部と、アナログ制御信号およびデジタル制御信号に基づいて、電圧制御発振信号を生成する電圧制御型発振器と、デジタル制御信号を所定の閾値と比較した結果に基づいて、受信信号をデジタル復調したデジタル信号を生成するデータスライサと、を備える。
2015025965.tif 000002
【特許請求の範囲】
【請求項１】
受信信号の位相に合わせて、電圧制御発振信号の位相を調整するためのアナログ制御信号を生成するアナログ制御ループ部と、
基準信号の周波数と所定の周波数設定コード信号とにより定まる周波数を持ち、前記アナログ制御信号と逆位相のデジタル制御信号を生成するデジタル制御ループ部と、
前記アナログ制御信号および前記デジタル制御信号に基づいて、前記電圧制御発振信号を生成する電圧制御型発振器と、
前記デジタル制御信号を所定の閾値と比較した結果に基づいて、前記受信信号をデジタル復調したデジタル信号を生成するデータスライサと、を備え、
前記デジタル制御ループ部の利得は、前記アナログ制御ループ部の利得よりも高い無線通信装置。
【請求項２】
前記アナログ制御ループ部は、
前記受信信号と前記電圧制御発振信号との位相差信号を生成する周波数変換器と、
前記周波数変換器の出力信号を帯域制限して前記アナログ制御信号を生成する低域通過フィルタと、を有し、
前記デジタル制御ループ部は、
前記基準信号に同期させて、前記電圧制御発振信号の位相を検出する位相−デジタル変換器と、
前記位相−デジタル変換器の出力信号を微分処理して周波数情報に変換するデジタル微分器と、
前記デジタル微分器の出力信号と前記周波数設定コード信号との差分を検出して周波数誤差信号を生成するデジタル減算器と、
前記デジタル減算器の出力信号に基づいて、前記デジタル制御信号を生成するループ利得制御部と、を有する請求項１に記載の無線通信装置。
【請求項３】
前記ループ利得制御部の出力信号を平滑化して前記デジタル制御信号を生成する第１フィルタ部と、
前記第１フィルタ部の出力信号に含まれる妨害波成分を除去した信号を前記データスライサに供給する第２フィルタ部と、を備え、
前記データスライサは、前記第２フィルタ部の出力信号を前記所定の閾値と比較した結果に基づいて前記デジタル信号を生成する請求項２に記載の無線通信装置。
【請求項４】
前記受信信号の周波数と前記電圧制御発振信号の周波数との誤差がなくなるように前記周波数設定コード信号を補正する周波数オフセットキャンセル部を備える請求項２または３に記載の無線通信装置。
【請求項５】
前記受信信号は、変調されていない搬送波信号を含むプリアンブル部と、前記搬送波信号にデータを変調した変調部と、シンボルごとに含んでおり、
前記周波数オフセットキャンセル部は、シンボルごとに、前記受信信号中の前記プリアンブル部に基づいて前記周波数設定コード信号を補正する請求項４に記載の無線通信装置。
【請求項６】
前記周波数オフセットキャンセル部で前記周波数設定コード信号を補正するための補正信号に基づいて、前記ループ利得制御部から出力された前記デジタル制御信号を調整する第１高速セトリング利得制御部を備え、
前記電圧制御型発振器には、前記第１高速セトリング利得制御部で補正後の前記デジタル制御信号が入力される請求項４または５に記載の無線通信装置。
【請求項７】
前記受信信号は、ＦＳＫ（Frequency-Shift Keying）信号であり、
前記デジタル制御信号の位相がシンボルごとに単調増加方向または単調減少方向に変化するように、前記データスライサで生成された前記デジタル信号に基づいて前記デジタル減算器の出力信号の位相を調整する位相シフト部を備える請求項２乃至６のいずれかに記載の無線通信装置。
【請求項８】
前記位相シフト部で前記デジタル減算器の出力信号の位相を調整するための位相調整信号に基づいて、前記ループ利得制御部から出力された前記デジタル制御信号を調整する第２高速セトリング利得制御部を備える請求項７に記載の無線通信装置。
【請求項９】
前記アナログ制御信号の周波数と前記デジタル制御信号の周波数とが一致している状態で、前記アナログ制御信号が最大振幅値と最小振幅値との中間値を取るタイミングに合わせて、前記デジタル制御信号の位相を調整する位相オフセットキャンセル部を備える請求項２乃至７のいずれかに記載の無線通信装置。
【請求項１０】
前記位相オフセットキャンセル部で前記デジタル制御信号の位相を調整するための位相調整信号に基づいて、前記ループ利得制御部から出力された前記デジタル制御信号を調整する第３高速セトリング利得制御部を備える請求項９に記載の無線通信装置。
【請求項１１】
前記受信信号は、変調されていない搬送波信号を含むプリアンブル部と、前記搬送波信号にデータを変調した変調部と、シンボルごとに含むＦＳＫ（Frequency-Shift Keying）信号であり、
前記位相オフセットキャンセル部は、前記プリアンブル部における前記搬送波信号を用いて前記デジタル制御信号の位相を調整する請求項９または１０に記載の無線通信装置。
【請求項１２】
ＲＦ部と、ベースバンド部とを備えた無線通信装置であって、
前記ＲＦ部は、送信回路と、受信回路と、を有し、
前記ベースバンド部は、送信処理回路と、受信処理回路と、を有し、
前記受信回路は、
受信信号の位相に合わせて、電圧制御発振信号の位相を調整するためのアナログ制御信号を生成するアナログ制御ループ部と、
基準信号の周波数と所定の周波数設定コード信号とにより定まる周波数を持ち、前記アナログ制御信号と逆位相のデジタル制御信号を生成するデジタル制御ループ部と、
前記アナログ制御信号および前記デジタル制御信号に基づいて、前記電圧制御発振信号を生成する電圧制御型発振器と、を有し、
前記受信処理回路は、前記デジタル制御信号を所定の閾値と比較した結果に基づいて、前記受信信号をデジタル復調したデジタル信号を生成するデータスライサと、を有し、
前記デジタル制御ループ部の利得は、前記アナログ制御ループ部の利得よりも高い無線通信装置。
【請求項１３】
請求項１乃至１２のいずれかに記載の無線通信装置を含む集積回路。
【請求項１４】
請求項１３に記載の集積回路と、
少なくとも１つのアンテナと、を備える無線通信装置。
【請求項１５】
アナログ制御ループ部を用いて、受信信号の位相に合わせて電圧制御発振信号の位相を調整するためのアナログ制御信号を生成するステップと、
デジタル制御ループ部を用いて、基準信号の周波数と所定の周波数設定コード信号とにより定まる周波数を持ち前記アナログ制御信号と逆位相のデジタル制御信号を生成するステップと、
前記アナログ制御信号および前記デジタル制御信号に基づいて、前記電圧制御発振信号を生成するステップと、
前記デジタル制御信号を所定の閾値と比較した結果に基づいて、前記受信信号をデジタル復調したデジタル信号を生成するステップと、を備え、
前記デジタル制御ループ部の利得は、前記アナログ制御ループ部の利得よりも高い無線通信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、無線通信装置、集積回路および無線通信方法に関する。
【背景技術】
【０００２】
従来のアナログ同期式ＰＳＫ／ＦＳＫ復調器は、アンテナで受信したＲＦ信号を周波数変換するためのミキサと、チャネル選択フィルタと、ミキサに局部発振信号を供給するためのＶＣＯ（Voltage Control Oscillator）とを備えており、電圧制御型発振器（ＶＣＯ：Voltage Control Oscillator）の制御電圧をチャネル選択フィルタの出力から供給し、ＶＣＯ周波数とＲＦ信号周波数とを位相同期させる位相同期ループを採用していた。【０００３】
この種の復調器では、大電力の妨害波が存在した場合、ＶＣＯがＲＦ信号周波数の代わりに妨害波周波数に引き込まれてしまうため、妨害波耐性が十分とは言えなかった。例えば、ミキサの前段のＢＰＦで妨害波を抑制することを考えても、妨害波周波数がＲＦ信号に近接している場合、外付け部品でも実現不可能なほど非常に急峻な遮断特性を要するため、問題の解決とはなっていなかった。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第２５４８３３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明が解決しようとする課題は、妨害波耐性の高い無線通信装置、集積回路および無線通信方法を提供することである。
【課題を解決するための手段】
【０００６】
本実施形態では、受信信号の位相に合わせて、電圧制御発振信号の位相を調整するためのアナログ制御信号を生成するアナログ制御ループ部と、
基準信号の周波数と所定の周波数設定コード信号とにより定まる周波数を持ち、前記アナログ制御信号と逆位相のデジタル制御信号を生成するデジタル制御ループ部と、
前記アナログ制御信号および前記デジタル制御信号に基づいて、前記電圧制御発振信号を生成する電圧制御型発振器と、
前記デジタル制御信号を所定の閾値と比較した結果に基づいて、前記受信信号をデジタル復調したデジタル信号を生成するデータスライサと、を備え、
前記デジタル制御ループ部の利得は、前記アナログ制御ループ部の利得よりも高い無線通信装置が提供される。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態に係る受信機１の概略構成を示すブロック図。
【図２】ＢＰＳＫ信号の復調原理を説明する図。
【図３】データスライサの内部構成の一例を示す図。
【図４】第２の実施形態に係る受信機１の概略構成を示すブロック図。
【図５】（ａ）は受信信号に含まれるデータ、（ｂ）はアナログ制御ループのアナログ制御信号ＶＭＩＸ、（ｃ）はデジタル制御ループのデジタル制御信号Ｄｃｔｌ、（ｄ）はチャネル選択フィルタ３０の出力信号Ｄ'ｃｔｌの波形をそれぞれ示す図。
【図６】ＩＩＲフィルタの一例を示すブロック図。
【図７】ＦＩＲフィルタの一例を示すブロック図。
【図８】第３の実施形態に係る受信機１の概略構成を示すブロック図。
【図９】受信信号とＶＣＯ信号の間に周波数オフセットがある場合のタイミング図。
【図１０】（ａ）は受信信号のプリアンブル部での受信信号のデータ、（ｂ）はプリアンブル部でのアナログ制御信号ＶＭＩＸ、（ｃ）はプリアンブル部でのデジタル制御信号Ｄｃｔｌの波形をそれぞれ示す図。
【図１１】アナログ制御信号ＶＭＩＸの位相−電圧特性を示す図。
【図１２】第４の実施形態に係る受信機１の概略構成を示すブロック図。
【図１３】図１２の伝達特性を示す図。
【図１４】第５の実施形態に係る受信機１の概略構成を示すブロック図。
【図１５】位相シフト部５１の動作原理を説明する波形図。
【図１６】第６の実施形態に係る受信機１の概略構成を示すブロック図。
【図１７】第６の実施形態の動作を説明する信号波形図。
【図１８】第７の実施形態に係る受信機１の概略構成を示すブロック図。
【図１９】第８の実施形態による無線通信装置７１の概略構成を示すブロック図。
【図２０】図１９の一変形例のブロック図。
【図２１】ＰＣとマウスとの無線通信の一例を示す図。
【図２２】ＰＣとウェアラブル端末との無線通信の一例を示す図。
【発明を実施するための形態】
【０００８】
以下、図面を参照しながら、本発明の実施形態について説明する。
【０００９】
（第１の実施形態）
図１は第１の実施形態に係る無線通信装置内の受信機１の概略構成を示すブロック図である。図１の受信機１は、アナログ制御ループ部２と、デジタル制御ループ部３と、電圧制御型発振器４と、データスライサ５とを備えている。図１の受信機１は、例えばＰＳＫ信号を受信する場合に用いられる。以下の実施形態による無線通信装置は、受信機だけを含んでいてもよいし、送信機等の受信機以外の構成を含んでいてもよい。また、無線通信装置は、据置型の通信装置でもよいし、携帯可能な無線端末でもよい。
【００１０】
アナログ制御ループ部２は、アンテナ６で受信された受信信号の位相に合わせて、電圧制御発振信号の位相を調整するためのアナログ制御信号ＶＭＩＸを生成する。
【００１１】
デジタル制御ループ部３は、基準信号の周波数と所定の周波数設定コード信号とにより定まる周波数を持ち、電圧制御発振信号の位相の揺れを相殺可能で、アナログ制御信号ＶＭＩＸと逆位相のデジタル制御信号Ｄｃｔｌを生成する。
【００１２】
アナログ制御ループ部２は、電圧制御発振信号の周波数を受信信号にトラッキングさせる制御を行うのに対して、デジタル制御ループは、その制御を阻止して、電圧制御発振信号の周波数を基準信号と周波数設定コード信号とで定まる設定周波数にトラッキングさせる制御を行う。このような相反する制御を行う結果として、アナログ制御ループ部２で生成されたアナログ制御信号ＶＭＩＸと、デジタル制御ループ部３で生成されたデジタル制御信号Ｄｃｔｌとは、互いに位相が反転する差動信号になる。
【００１３】
電圧制御型発振器４（ＶＣＯ）は、アナログ制御信号ＶＭＩＸおよびデジタル制御信号Ｄｃｔｌに基づいて、電圧制御発振信号（以下、ＶＣＯ信号）を生成する。
【００１４】
データスライサ５は、第１基準信号 源２０からの基準信号ＣＬＫｓｙｍｂｏｌに同期させて、デジタル制御信号Ｄｃｔｌを所定の閾値と比較して、受信信号に応じたデジタル信号を生成する。このデジタル信号は、受信信号をデジタル復調した信号であり、別にデジタル復調器を設ける必要がなくなる。
【００１５】
アナログ制御ループ部２は、低雑音増幅器１１と、周波数変換器１２と、低域通過フィルタ１３とを有する。低雑音増幅器１１は、アンテナ６での受信信号を増幅する。周波数変換器１２は、受信信号とＶＣＯ信号との位相差信号を生成する。低域通過フィルタ１３は、周波数変換器１２の出力信号に含まれる不要な高周波成分を除去して、アナログ制御信号ＶＭＩＸを生成する。
【００１６】
デジタル制御ループは、第１基準信号源２０と、第２基準信号源２１と、位相−デジタル変換器（ＴＤＣ：Time-to-Digital Converter）２２と、バイナリカウンタ２３と、デジタル加算器２４と、デジタル微分器２５と、デジタル減算器２６と、ループ利得制御部２７とを有する。
【００１７】
位相−デジタル変換器２２は、第２基準信号源２１からの基準信号ＦＲＥＦに同期させて、ＶＣＯ信号の位相を検出する。バイナリカウンタ２３は、ＶＣＯ信号の例えば立ち上がりエッジに同期させてカウント動作を行う。
【００１８】
デジタル加算器２４は、位相−デジタル変換器２２の出力信号とバイナリカウンタ２３のカウント信号とを加算して、ＶＣＯ信号の位相を検出する。バイナリカウンタ２３は、ＶＣＯ信号の位相をラフに計測し、位相−デジタル変換器２２は、ＶＣＯ信号の位相を細かく検出するため、両者の出力信号をデジタル加算器２４で加算することで、ＶＣＯ信号の位相を検出可能となる。
【００１９】
デジタル微分器２５は、デジタル加算器２４の出力信号を微分処理して、ＶＣＯ信号の位相を表す信号を周波数信号に変換する。
【００２０】
デジタル減算器２６は、デジタル微分器２５の出力信号と周波数設定コード信号ＦＣＷとの差分を検出して周波数誤差信号を生成する。ループ利得制御部２７は、デジタル減算器２６の出力信号に基づいて、デジタル制御信号Ｄｃｔｌを生成する。
【００２１】
デジタル制御ループ部３は、ＡＤ（All Digital）ＰＬＬで構成されている。ＡＤＰＬＬの動作原理については割愛するが、デジタル制御ループ部３における設定周波数ＦＶＣＯは、基準信号の周波数をＦｒｅｆとすると、以下の（１）式で表される。
【００２２】
ＦＶＣＯ＝ＦＣＷ×Ｆｒｅｆ    …（１）
【００２３】
図１の受信機１では、（１）式で表される設定周波数ＦＶＣＯを受信信号のキャリア周波数に合わせることでチャネル選択を行う。しかしながら、例えば受信信号がＢＰＳＫ変調されている場合、その位相が±π／２でシフトするため、それに追従させようとするアナログ制御ループ部２と、一定の位相に留めようとするデジタル制御ループ部３との制御動作間に矛盾が生じる。そこで、図１の受信機１は、デジタル制御ループ部３のループ利得をアナログ制御ループ部２のループ利得よりも十分高く設定する。これにより、図１の受信機１は、ＰＳＫ変調信号を復調かつデジタル変換するとともに、変調信号に重畳されてくる妨害波に対する耐性を高めることができる。
【００２４】
図２はＢＰＳＫ信号の復調原理を説明する図である。ＢＰＳＫ変調された受信信号（ＢＰＳＫ信号）とＶＣＯ信号とが周波数変換器１２に入力されると、周波数変換器１２の出力信号は、図２（ａ）の丸印で示す２点の位相を行き来することになる。すなわち、図２（ｂ）のタイミング図に示すように、アナログ制御ループ部２は、ＶＣＯ信号の位相が受信信号の位相に比べてπ／２遅れたら、アナログ制御信号ＶＭＩＸをプラス側に駆動し、π／２進んだらマイナス側に駆動し、受信信号Ｄａｔａの位相にトラッキングさせようとする。
【００２５】
一方、デジタル制御ループ部３は、このアナログ制御ループ部２の動作を妨げる動作を行う。しかも、デジタル制御ループ部３の方がアナログ制御ループ部２よりも利得が高いため、デジタル制御信号Ｄｃｔｌは、図２（ｂ）に示すように、アナログ制御信号ＶＭＩＸの位相とは正反対の位相になる。結果的に、アナログ制御信号ＶＭＩＸとデジタル制御信号Ｄｃｔｌは互いに位相が正反対（逆）の差動信号となり、デジタル制御信号Ｄｃｔｌがプラス側に動作したときを１（＋π／２）、マイナス側に動作したときを０（−π／２）と判定すれば、ＢＰＳＫ信号を復調できることになる。
【００２６】
図１のループ利得制御部２７で生成されるデジタル制御信号Ｄｃｔｌは、すでにデジタル変換された値であり、データスライサ５を設ければ、容易に０と１の二値データを生成できる。データスライサ５は、図３に示すように、受信信号のシンボルレートに同期した基準クロックで動作するデジタルコンパレータであり、閾値を適切なレベルに設定することで、１（＋π／２）と０（−π／２）の判定を正しく行うことができる。
【００２７】
このように、図１の受信機１は、デジタル制御ループ部３内の位相−デジタル変換器２２でデジタル変換を行うため、本来は周波数変換器１２の後段側に必要となるＡ／Ｄ変換器が不要となり、内部構成を簡略化できる。
【００２８】
また、図１の受信機１の最大の特徴は、従来のアナログ同期式のＦＳＫ／ＰＳＫ受信機１と比べて、妨害波に対する耐性が格段に高いことである。デジタル制御ループ部３のループ利得をアナログ制御ループ部２のループ利得より高めれば高めるほど、大きな電力の妨害波が存在しても、電圧制御型発振器４が妨害波周波数に引き込まれることを防止できる。
【００２９】
さらに、デジタル制御ループ部３のループ利得は、低周波数（キャリア周波数）側ほど高く、高周波数（妨害波周波数）側の方が低いため、その利得差だけ妨害波による不要成分を抑圧できる。
【００３０】
また、図１の受信機１では、データスライサ５でデジタル復調されたデジタル信号を生成することができ、別個にデジタル復調器が不要となることから、受信機１内部の構成を簡略化できる。
【００３１】
（第２の実施形態）
以下に説明する第２の実施形態は、デジタル制御ループ部３の内部に、妨害波を抑圧するためのフィルタを設けるものである。
【００３２】
図４は第２の実施形態に係る無線通信装置内の受信機１の概略構成を示すブロック図である。図４では、図１と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００３３】
図４の受信機１は、図１と一部異なる構成のデジタル制御ループ部３を備えている。なお、図４のアナログ制御ループ部２の内部構成は、図１のアナログ制御ループ部２と同様である。
【００３４】
図４のデジタル制御ループ部３は、図１のデジタル制御ループ部３の構成に加えて、積分器２８と、ループフィルタ２９と、チャネル選択フィルタ３０とを有する。積分器２８は、デジタル減算器２６で生成した周波数誤差信号を位相誤差信号に変換する。この位相誤差信号がループ利得制御部２７に入力される。
【００３５】
ループ利得制御部２７は、利得αの比例パスと利得ρの積分パスとを並列接続して構成されている。これにより、デジタル制御ループ部３は、全体として、原点極２つ、零点１つのタイプIIのＡＤＰＬＬとして動作する。タイプIIのＡＤＰＬＬのループ利得は、高周波数側に行くほど２次の傾き（４０ｄＢ／ｄｅｃ）で減衰する。
【００３６】
ループフィルタ２９は、受信信号よりも高い周波数成分を除去して平滑化し、デジタル制御信号Ｄｃｔｌを生成する。
【００３７】
チャネル選択フィルタ３０は、ループフィルタ２９の後段に接続されており、デジタル制御信号Ｄｃｔｌに含まれる妨害波成分を抑圧する。抑圧する妨害波成分は、主に、チャネル選択周波数の近傍にある妨害波成分である。
【００３８】
周波数変換器１２の入力端での受信信号、ＶＣＯ信号、妨害波信号の周波数および振幅をそれぞれωＲＦ、ωＶＣＯ、ωＢｌｋ、ＡＲＦ、ＡＶＣＯ、ＡＢｌｋとすると、周波数変換器１２のかけ算処理により、その出力ＶＭＩＸは以下の（２）式で表される。なお、かけ算で発生する２倍波成分はその後のフィルタ処理を考慮して無視する。
【００３９】
ＶＭＩＸ＝｛ＡＲＦｃｏｓ(ωＲＦｔ＋φｍ)＋ＡＢｌｋｃｏｓ(ωＢｌｋｔ)｝
×ＡＶＣＯｃｏｓ(ωＶＣＯｔ)
＝(ＡＲＦＡＶＣＯ／２)ｃｏｓ(ωＲＦｔ−ωＶＣＯｔ＋φｍ)
＋(ＡＢｌｋＡＶＣＯ／２)ｃｏｓ(ωＢｌｋｔ−ωＶＣＯｔ)
＝(ＡＲＦＡＶＣＯ／２)ｃｏｓ(φｍ)
＋(ＡＢｌｋＡＶＣＯ／２)ｃｏｓ{(ωＢｌｋ−ωＶＣＯ)ｔ}    …（２）
【００４０】
よって、ＢＰＳＫ変調の場合、φｍ＝±π／２なので、（２）式の右辺第１項は、±(ＡＲＦＡＶＣＯ／２)の値を取る復調すべき信号成分となり、右辺第２項は妨害波による不要成分となる。この不要成分は、ＶＣＯ信号と妨害波の差周波数に現れる。例えば、ＶＣＯ信号の周波数が２．４ＧＨｚで、妨害波が２．４０３ＧＨｚに存在するときは、（２）式の第２項の不要成分は３ＭＨｚに現れる。
【００４１】
無線通信では、所望の受信信号よりも妨害波の電力の方が大きく、受信信号をそのまま復調すると誤り率が大きく劣化してしまう場合がままある。図５はこの場合の一例を示すタイミング図である。図５（ａ）は受信信号に含まれるデータ、図５（ｂ）はアナログ制御ループのアナログ制御信号ＶＭＩＸ、図５（ｃ）はデジタル制御ループのデジタル制御信号Ｄｃｔｌ、図５（ｄ）はチャネル選択フィルタ３０の出力信号Ｄ'ｃｔｌの波形をそれぞれ示している。
【００４２】
図５（ｂ）のアナログ制御信号ＶＭＩＸと図５（ｃ）のデジタル制御信号Ｄｃｔｌのいずれにも不要成分が重畳されており、デジタル制御信号Ｄｃｔｌをデータスライサ５に入力すると、１と０を正しく判定できなくなる。これに対して、チャネル選択フィルタ３０の出力信号Ｄ'ｃｔｌは、図５（ｄ）に示すように、妨害波が抑圧されており、この出力信号Ｄ'ｃｔｌをデータスライサ５に入力すると、データスライサ５で１と０を正しく判定できる。
【００４３】
本実施形態に係るループフィルタ２９とチャネル選択フィルタ３０は、それぞれの入力信号がデジタル信号であるため、完全なデジタル回路で構成可能である。より具体的には、ループフィルタ２９とチャネル選択フィルタ３０は、ＩＩＲフィルタまたはＦＩＲフィルタで構成可能である。
【００４４】
図６はＩＩＲフィルタの一例を示すブロック図、図７はＦＩＲフィルタの一例を示すブロック図である。これらのブロック図は一例であり、種々の変更が可能である。
【００４５】
チャネル選択フィルタ３０は、求められる群遅延特性の仕様などによってＩＩＲやＦＩＲを適宜組み合わせるのが望ましいが、ループフィルタ２９は、ＡＤＰＬＬからなるデジタル制御ループ内にあるため、ループの安定性を考慮すると、遅延量の少ないＩＩＲフィルタで構成するのが望ましい。
【００４６】
このように、第２の実施形態では、ループ利得制御部２７の後段にループフィルタ２９とチャネル選択フィルタ３０を設けるため、デジタル制御ループ部３で生成されるデジタル制御信号Ｄｃｔｌに重畳される不要成分を除去でき、受信時の誤り率を低減できる。
【００４７】
また、本実施形態では、チャネル選択フィルタ３０をデジタル化するため、アナログのチャネル選択フィルタ３０を設ける場合よりも、受信機１全体の小面積化と低電力化を実現できる。また、ループフィルタ２９とチャネル選択フィルタ３０は、図６や図７に示したＩＩＲフィルタやＦＩＲフィルタで構成できるため、構成を簡略化でき、受信機１の設計が容易になる。
【００４８】
（第３の実施形態）
以下に説明する第３の実施形態は、受信信号とＶＣＯ信号の周波数オフセットをキャンセルする機能を設けたものである。
【００４９】
図８は第３の実施形態に係る無線通信装置内の受信機１の概略構成を示すブロック図である。図８では、図１や図４と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００５０】
図８の受信機１は、図１や図４と一部異なる構成のデジタル制御ループ部３を備えている。図８のアナログ制御ループ部２の内部構成は、図１のアナログ制御ループ部２と同様である。
【００５１】
図８のデジタル制御ループ部３は、図４のデジタル制御ループ部３の構成に加えて、周波数オフセットキャンセル部３１を有する。周波数オフセットキャンセル部３１は、受信信号の周波数とＶＣＯ信号の周波数とのずれ（オフセット）をなくす処理を行う。
【００５２】
周波数オフセットキャンセル部３１は、図８に示すように、チャネル選択フィルタ３０の出力信号を微分処理する微分器３２と、加算器３３と、利得制御部３４と、積分器３５とを有する。
【００５３】
通常の無線通信では、送信機と受信機１の基準信号源がそれぞれ異なるため、各基準信号源の周波数も、数〜数十ｐｐｍという微量ではあるが、ばらついてしまう。受信信号とＶＣＯ信号の間に周波数オフセットがあると、周波数変換器１２の出力信号は、時間に応じて増大する位相誤差を含むことになる。
【００５４】
図９は受信信号とＶＣＯ信号の間に周波数オフセットがある場合のタイミング図であり、図９（ａ）は受信信号に含まれるデータ、図９（ｂ）はアナログ制御信号ＶＭＩＸ、図９（ｃ）はデジタル制御信号Ｄｃｔｌの波形をそれぞれ示している。上述した周波数オフセットがあると、図９（ｂ）に示すように、アナログ制御信号ＶＭＩＸの信号レベルが徐々に大きくなって発散し、差動の関係にあるデジタル制御信号Ｄｃｔｌの信号レベルは徐々に小さくなって発散する。このため、デジタル制御信号Ｄｃｔｌは閾値よりも小さくなってしまい、データスライサ５で０と１を正しく検出できなくなる。
【００５５】
そこで、周波数オフセットキャンセル部３１は、受信信号に含まれる各シンボルごとに、データ部の直前に設けられるプリアンブル部を用いて、周波数設定コード信号ＦＣＷを補正する。プリアンブル部は、変調されていない搬送波信号を含んでおり、データ部は、データが変調された搬送波信号を含んでいる。
【００５６】
例えば、プリアンブル部がＢＰＳＫ変調されていない周波数ωＲＦの単純な正弦波信号の場合、受信信号とＶＣＯ信号の周波数オフセットをωｏｓとすると、基準信号の周期ＴＲＥＦごとに蓄積される位相誤差は、以下の（３）式で表される。
【００５７】
ΔΦ＝ωｏｓ×ＴＲＥＦ    …（３）
【００５８】
図１０（ａ）は受信信号のプリアンブル部での受信信号のデータ、図１０（ｂ）はプリアンブル部でのアナログ制御信号ＶＭＩＸ、図１０（ｃ）はプリアンブル部でのデジタル制御信号Ｄｃｔｌの波形をそれぞれ示している。また、図１１はアナログ制御信号ＶＭＩＸの位相−電圧特性を示す図である。
【００５９】
図１０（ｃ）のように、周波数変換器１２の位相−電圧特性の原点付近の利得をＡとすると、上述した（３）式の位相誤差によるアナログ制御ループの制御電圧の変動分ΔＶＭＩＸは、以下の（４）式で表される。
【００６０】
ΔＶＭＩＸ＝Ａ×ΔΦ＝Ａ×ωＯＳ×ＴＲＥＦ    …（４）
【００６１】
デジタル制御信号Ｄｃｔｌは、（４）式と差動の関係にあるため、周波数オフセットキャンセル回路内の微分器の出力Ｄｏｕｔは、以下の（５）式で表される。
【００６２】
Ｄｏｕｔ＝Ａ×ωｏｓ×ＴＲＥＦ    …（５）
【００６３】
（５）式からわかるように、微分器の出力Ｄｏｕｔは、周波数オフセットに比例した値を検出できる。周波数オフセットキャンセル部３１は、検出された周波数オフセットがゼロになるように、利得制御部とデジタル積分器で構成される負帰還ループは周波数設定コード信号ＦＣＷを調整する。周波数オフセットキャンセル部３１は、全体としては、デジタル積分器による原点極が１つの１次制御系である。
【００６４】
このように、第３の実施形態は、周波数オフセットキャンセル部３１を設けて、受信信号とＶＣＯ信号との周波数オフセットをキャンセルするため、デジタル制御信号Ｄｃｔｌに位相誤差が累積されなくなり、受信復調時の誤り率の増大を抑制できる。
【００６５】
（第４の実施形態）
以下に説明する第４の実施形態は、第３の実施形態における周波数オフセットキャンセルによる処理結果を高速に反映させるものである。
【００６６】
図１２は第４の実施形態に係る無線通信装置内の受信機１の概略構成を示すブロック図である。図１２では、図８と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００６７】
図１２の受信機１は、図８のデジタル制御ループ部３内に、新たに高速セトリング利得制御部（第１高速セトリング利得制御部）４１を追加しており、それ以外は図８の受信機１と同様に構成されている。
【００６８】
高速セトリング利得制御部４１は、周波数オフセットキャンセル部３１の出力信号にγを乗じて利得調整を行う。高速セトリング利得制御部４１の出力信号は、デジタル加算器４２にて、ループフィルタ２９の出力信号と加算されて、最終的なデジタル制御信号Ｄｃｔｌが生成される。
【００６９】
このように、図１２のデジタル制御ループ部３では、周波数オフセットキャンセル部３１の出力信号を、周波数設定コード信号ＦＣＷを補正するために用いるだけでなく、ループフィルタ２９から出力されるデジタル制御信号Ｄｃｔｌを補正するためにも用いている。このようにする理由は、データ制御ループ内の周波数設定コード信号ＦＣＷの入力から電圧制御型発振器４に至る経路上の信号の伝達関数は、図１３の波形ｗ１に示すように、デジタル制御ループ部３のループ帯域で決まるローパスフィルタの特性を有する。このため、周波数オフセットキャンセル部３１が周波数設定コード信号ＦＣＷの値を補正するたびに、この伝達関数で定まる応答時間だけ、周波数オフセットのキャンセルに時間がかかってしまう。すなわち、周波数オフセットキャンセル部３１のループ帯域が制限されてしまう。
【００７０】
これに対して、ループフィルタ２９の出力から電圧制御型発振器４の入力に至る経路上の信号の伝達関数は、図１３の波形ｗ２に示すように、ハイパスフィルタの特性を有する。ハイパスフィルタの特性を有するということは、この経路上に周波数オフセットキャンセル部３１の出力信号を重畳すれば、周波数オフセットの効果を迅速に反映させることができることを意味する。
【００７１】
そこで、本実施形態は、周波数オフセットキャンセル部３１の出力信号を、デジタル乗算器からなる高速セトリング利得制御部４１で利得調整した上で、ループフィルタ２９の出力信号と合成して、周波数オフセットの効果が迅速に現れるようにしている。
【００７２】
このように、第４の実施形態では、周波数オフセットキャンセル部３１の出力信号を、ハイパスフィルタの特性を有するループフィルタ２９の出力信号と合成するため、極めて迅速に周波数オフセット調整をすることができる。
【００７３】
（第５の実施形態）
以下に説明する第５の実施形態は、ＦＳＫ変調された信号を受信する際に利用可能なものである。
【００７４】
図１４は第５の実施形態に係る無線通信装置内の受信機１の概略構成を示すブロック図である。図１４では、図４と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００７５】
図１４の受信機１は、図４の構成に加えて、デジタル制御ループ部３内に位相シフト部５１と、加算器５２とを設けている。この位相シフト部５１は、位相誤差の蓄積を防止するためのものである。位相シフト部５１の出力信号は、積分器２８の出力信号とともに加算器５２で加算されて、ループ利得制御部２７に入力される。
【００７６】
ＰＳＫ変調された信号を受信する場合、受信信号とＶＣＯ信号の周波数オフセットを補正すれば、位相誤差が蓄積されることはなく、アナログ制御信号ＶＭＩＸとデジタル制御信号Ｄｃｔｌが発散することはない。ところが、ＦＳＫ変調の場合、例えばデータとして１（受信信号周波数がωＲＦ＋Δωｍ）が連続して続いたり、逆に０（受信信号周波数がωＲＦ−Δωｍ）が連続して続くと、位相誤差が蓄積されて、アナログ制御信号ＶＭＩＸとデジタル制御信号Ｄｃｔｌが発散してしまう。これを防止するのが位相シフト部５１である。
【００７７】
図１５は位相シフト部５１の動作原理を説明する波形図である。図１５（ａ）は位相シフト部５１を設けない場合、図１５（ｂ）は位相シフト部５１を設ける場合を示している。例えば、受信信号に含まれるデータが１１１の場合、デジタル制御信号Ｄｃｔｌの波形ｗ２は、アナログ制御信号ＶＭＩＸの波形ｗ１とは位相が逆になるため、デジタル制御信号Ｄｃｔｌは、１００となり、２シンボル目から、受信信号のデータの値と異なってしまう。
【００７８】
そこで、位相シフト部５１は、各シンボルごとに、データスライサ５の出力データに応じて、デジタル制御信号Ｄｃｔｌの位相をシフトさせる。例えば、データスライサ５の出力データが１であれば、デジタル制御信号Ｄｃｔｌの位相を＋π／２シフトさせ、データスライサ５の出力データが０であれば、デジタル制御信号Ｄｃｔｌの位相を−π／２シフトさせる。これにより、受信信号中にデータ１１１が含まれる場合は、図１５（ｂ）に示すように、位相シフト部５１は、各シンボルごとに、デジタル制御信号Ｄｃｔｌの位相を＋π／２シフトさせ、結果として、データ１１１がデータスライサ５から出力される。
【００７９】
このように、第５の実施形態では、ＦＳＫ変調された信号を受信する際に、データスライサ５の出力データに応じて、位相シフト部５１でデジタル制御信号Ｄｃｔｌの位相をシフトさせるため、受信信号中に同じ値のデータが連続して現れても、位相誤差が蓄積されることがなく、正しく復調できる。
【００８０】
なお、図１４のデジタル制御ループ部３は、ループフィルタ２９とチャネル選択フィルタ３０を有するが、ループフィルタ２９とチャネル選択フィルタ３０の少なくとも一方は省略してもよい。
【００８１】
（第６の実施形態）
以下に説明する第６の実施形態は、位相オフセットキャンセルを行う機能を設けたものである。
【００８２】
図１６は第６の実施形態に係る無線通信装置内の受信機１の概略構成を示すブロック図である。図１６では、図１４と共通する構成部分には同一符号を付しており、以下では相違点を中心に説明する。
【００８３】
図１６の受信機１は、図１４の構成に加えて、デジタル制御ループ部３内に位相オフセットキャンセル部５３と、加算器５４とを設けている。この位相オフセットキャンセル部５３は、周波数変換器１２で位相差を検出する際に、線形性のよい位相で位相差を検出するようにする。位相オフセットキャンセル部５３の出力信号は、加算器５４にて、積分器２８の出力信号と加算されて、加算器５２に入力される。
【００８４】
すなわち、上述した第１〜第５の実施形態では、受信信号とＶＣＯ信号の位相差がゼロであり、周波数変換器１２の位相−電圧特性の最も線形性のよい点でデータを復調できていたが、図１７に示すように、線形性の悪い位相差を初期値として復調を開始しなければならない場合もあり得る。そこで、位相オフセットキャンセル部５３は、初期値を最適値に戻す処理を行う。
【００８５】
位相オフセットキャンセル部５３は、受信信号の各シンボルごとに設けられるプリアンブル部を用いて位相オフセットキャンセル処理を行う。受信信号のωＲＦとＶＣＯ信号のωＶＣＯはほぼ一致しているものとする。この状態で、位相オフセットキャンセル部５３は、ＶＣＯ信号の位相を０から２πまで、例えばπ／８程度の分解能でスイープさせつつ、そのときのデジタル制御信号Ｄｃｔｌと傾きを記憶する。これにより、デジタル制御信号Ｄｃｔｌは、図１７に示すように、最大値と最小値を交互に取りながら変化し、最大値と最小値の中間で、かつ傾きがマイナスになったときが最適な位相状態である。
【００８６】
このように、第６の実施形態では、デジタル制御ループ部３内に位相オフセットキャンセル部５３を設けるため、デジタル制御信号Ｄｃｔｌ中の線形性の高い位相状態でデータ復調を行うことができ、受信信号とＶＣＯ信号の位相オフセットによる影響を受けずに復調処理を行える。
【００８７】
図１６のデジタル制御ループ部３は、位相シフト部５１と位相オフセットキャンセル部５３とを有するが、位相シフト部５１を省略してもよい。また、ループフィルタ２９とチャネル選択フィルタ３０の少なくとも一方を省略してもよい。
【００８８】
（第７の実施形態）
以下に説明する第７の実施形態は、上述した第１〜第６の実施形態の特徴的な構成をすべて包含するものである。
【００８９】
図１８は第７の実施形態に係る無線通信装置内の受信機１の概略構成を示すブロック図である。図１８の受信機１は、図１２と同様に周波数オフセットキャンセル部３１用の高速セトリング利得制御部（第１の高速セトリング利得制御部）４１を有する他に、位相シフト部５１用の高速セトリング利得制御部（第２の高速セトリング利得制御部）５６と、位相オフセットキャンセル部５３用の高速セトリング利得制御部（第３の高速セトリング利得制御部）５９とを有する。
【００９０】
位相シフト部５１用の高速セトリング利得制御部５６の後段にはデジタル微分器５７が設けられ、同様に、位相オフセットキャンセル部５３用の高速セトリング利得制御部５９の後段にはデジタル微分器６０が設けられている。
【００９１】
周波数オフセットキャンセル部３１用の高速セトリング利得制御部４１の出力信号とデジタル微分器５７の出力信号とはデジタル加算器５８にて合成される。デジタル加算器５８の出力信号とデジタル微分器６０の出力信号とはデジタル加算器６１にて合成される。デジタル加算器６１の出力信号とループフィルタ２９の出力信号とはデジタル加算器６２にて合成されて、最終的なデジタル制御信号Ｄｃｔｌが生成される。デジタル制御信号Ｄｃｔｌは、周波数オフセットのキャンセルと、位相誤差の蓄積防止と、位相オフセットのキャンセルとを考慮に入れた信号であり、この信号はハイパスフィルタの特性を持つ経路上のデジタル加算器２４にて合成されることから、極めて高速に周波数オフセットのキャンセルと、位相誤差の蓄積防止と、位相オフセットのキャンセルとを行うことができる。
【００９２】
（第８の実施形態）
上述した第１〜第７の実施形態では、受信機１の構成および動作を説明したが、以下に説明する第８の実施形態では、第１〜第７の実施形態のいずれかの受信機１の構成に加えて、送信機も備えた無線通信装置のハードウェア構成例について説明する。第８の実施形態による無線通信装置内の受信機１は、上述した第１〜第７の実施形態のいずれかで構成されるため、その詳細な説明は省略する。
【００９３】
図１９は第８の実施形態による無線通信装置７１の概略構成を示すブロック図である。図１９の無線通信装置７１は、ベースバンド部７２と、ＲＦ部７３と、アンテナ部７４とを備えている。
【００９４】
ベースバンド部７２は、制御回路７５と、送信処理回路７６と、受信処理回路７７とを有する。ベースバンド部７２内の各回路は、デジタル信号処理を行う。
【００９５】
制御回路７５は、例えば、ＭＡＣ（Media Access Control）層の処理を行う。制御回路７５は、ＭＡＣ層よりも上位のネットワーク階層の処理を行ってもよい。また、制御回路７５は、ＭＩＭＯ(Multi-Input Multi-Output)に関する処理を行ってもよい。例えば、制御回路７５は、伝搬路推定処理、送信ウェイト計算処理、およびストリームの分離処理などを行ってもよい。
【００９６】
送信処理回路７６は、デジタル送信信号を生成する。受信処理回路７７は、デジタル復調や復号を行った後に、プリアンブルおよび物理ヘッダの解析などの処理を行う。
ＲＦ部７３は、送信回路７８と、受信回路７９とを有する。送信回路７８は、送信帯域の信号を抽出する不図示の送信フィルタと、ＶＣＯ４の発振信号を利用して送信フィルタを通過後の信号を無線周波数にアップコンバートする不図示のミキサと、アップコンバート後の信号を増幅する不図示のプリアンプとを含んでいる。受信回路７９は、上述した第１〜第７の実施形態のいずれかによる受信機１と同様の構成である。すなわち、受信回路７９は、ＴＤＣ２２と、ＡＤＰＬＬ部８０と、受信ＲＦ部８１と、ＶＣＯ４とを有する。ＡＤＰＬＬ部８０は、例えば図１のバイナリカウンタ２３と、デジタル加算器２４と、デジタル微分器２５と、デジタル減算器２６と、ループ利得制御部２７とを有する。受信ＲＦ部８１は、例えば図１の低雑音増幅器１１と、周波数変換器１２と、低域通過フィルタ１３とを有する。図１９のＲＦ部７３は、送信回路７８と受信回路７９では、ＶＣＯ４を共用しているが、それぞれ別個のＶＣＯを設けてもよい。
【００９７】
アンテナ部７４で無線信号の送受信を行う場合には、送信回路７８および受信回路７９のいずれか一方をアンテナ部７４に接続するためのスイッチがＲＦ部７３に設けられていてもよい。このようなスイッチがあれば、送信時にはアンテナ部７４を送信回路７８に接続し、受信時にはアンテナ部７４を受信回路７９に接続することができる。
【００９８】
図１９の送信処理回路７６は、一系統の送信信号のみを出力しているが、無線方式によっては、Ｉ信号とＱ信号に分けて出力する場合もある。この場合の無線通信装置７１のブロック構成は例えば図２０のようになる。図２０の無線通信装置７１は、送信処理回路７６から送信回路７８までの構成が図１９とは異なっている。
【００９９】
送信処理回路７６は、２系統のデジタルベースバンド信号（以下、デジタルＩ信号とデジタルＱ信号）を生成する。
【０１００】
送信処理回路７６と送信回路７８の間には、デジタルＩ信号をアナログＩ信号に変換するＤＡ変換回路８２と、デジタルＱ信号をアナログＱ信号に変換するＤＡ変換回路８３とが設けられている。送信回路７８は、不図示のミキサにて、アナログＩ信号とアナログＱ信号をアップコンバートする。
【０１０１】
図１９および図２０に示したＲＦ部７３とベースバンド部７２はワンチップ化してもよいし、ＲＦ部７３とベースバンド部７２とで別個のチップにしてもよい。また、ＲＦ部７３とベースバンド部７２の一部はディスクリート部品で構成し、残りを１つまたは複数のチップで構成してもよい。
【０１０２】
さらに、ＲＦ部７３とベースバンド部７２は、ソフトウェア的に再構成可能なソフトウェア無線機で構成してもよい。この場合、デジタル信号処理プロセッサを用いて、ソフトウェアにてＲＦ部７３とベースバンド部７２の機能を実現すればよい。この場合、図１９および図２０に示した無線通信装置７１の内部に、バス、プロセッサ部および外部インタフェース部が設けられる。プロセッサ部と外部インタフェース部はバスを介して接続され、プロセッサ部ではファームウェアが動作する。ファームウェアは、コンピュータプログラムにより更新が可能である。プロセッサ部がファームウェアを動作させることで、プロセッサ部にて図１９および図２０に示したＲＦ部７３とベースバンド部７２の処理動作を行うことができる。
【０１０３】
図１９および図２０に示した無線通信装置７１は、一つのアンテナ部７４しか備えていないが、アンテナの数には特に制限はない。送信用のアンテナ部７４と受信用のアンテナ部７４を別個に設けてもよいし、Ｉ信号用のアンテナ部７４とＱ信号用のアンテナ部７４を別個に設けてもよい。アンテナ部７４が一つだけのときは、送受切替スイッチで、送信と受信を切り替えればよい。
【０１０４】
図１９および図２０に示した無線通信装置７１は、アクセスポイントや無線ルータ、コンピュータなどの据置型の無線通信装置７１にも適用できるし、スマートフォンや携帯電話等の携帯可能な無線端末にも適用できるし、マウスやキーボードなどのホスト装置と無線通信を行う周辺機器にも適用できるし、無線機能を内蔵したカード状部材にも適用できるし、生体情報を無線通信するウェアラブル端末にも適用できる。図１９または図２０に示した無線通信装置７１同士での無線通信の無線方式は、特に限定されるものではなく、第３世代以降のセルラー通信、無線ＬＡＮ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、近接無線通信など、種々のものが適用可能である。
【０１０５】
図２１はホスト装置であるＰＣ８４と周辺機器であるマウス８５との間で無線通信を行う例を示しており、ＰＣ８４とマウス８５の双方に、図１９または図２０に示した無線通信装置７１が内蔵されている。マウス８５は、内蔵バッテリの電力を利用して無線通信を行うが、バッテリを内蔵するスペースは限られているため、できるだけ低消費電力で無線通信を行う必要がある。このため、Bluetooth（登録商標）４．０の規格の中で策定されたBluetooth Low Energyなどの低消費無線通信が可能な無線方式を用いて無線通信を行うのが望ましい。
【０１０６】
図２２はウェアラブル端末８６とホスト装置（例えばＰＣ８４）との間で無線通信を行う例を示している。ウェアラブル端末８６は、人間の身体に装着されるものであり、図２２のように腕に装着するタイプだけでなく、シールタイプなどの身体に貼り付けるものや、眼鏡タイプおよびイヤホンタイプなどの腕以外の身体に装着するものや、ペースメーカなどの身体の内部に入れるものなど、種々のものが考えられる。図２２の場合も、ウェアラブル端末８６とＰＣ８４の両方に、図１９または図２０に示した無線通信装置７１が内蔵されている。なお、ＰＣ８４とは、コンピュータやサーバなどである。ウェアラブル端末８６は、人間の身体に取り付けられるため、内蔵バッテリのためのスペースが限られている。よって、上述したBluetooth Low Energy等の低消費電力での無線通信が可能な無線方式を採用するのが望ましい。
【０１０７】
また、図１９または図２０に示した無線通信装置７１同士で無線通信を行う場合、無線通信によって送受される情報の種類は特に限定されない。ただし、動画像データのようなデータ量の多い情報を送受する場合と、マウス８５の操作情報のようにデータ量の少ない情報を送受する場合とでは、無線方式を変えるのが望ましく、送受される情報量に応じて最適な無線方式で無線通信を行う必要がある。
【０１０８】
さらに、図１９または図２０に示した無線通信装置７１同士で無線通信を行う場合、無線通信の動作状態をユーザに報知する報知部を設けてもよい。報知部の具体例としては、例えば、ＬＥＤ等の表示装置に動作状態を表示してもよいし、バイブレータの振動により動作状態を報知してもよいし、スピーカやブザー等による音声情報より動作状態を報知してもよい。
【０１０９】
上述した実施形態で説明した受信機１の少なくとも一部は、ハードウェアで構成してもよいし、ソフトウェアで構成してもよい。ソフトウェアで構成する場合には、受信機１の少なくとも一部の機能を実現するプログラムをフレキシブルディスクやＣＤ−ＲＯＭ等の記録媒体に収納し、コンピュータに読み込ませて実行させてもよい。記録媒体は、磁気ディスクや光ディスク等の着脱可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記録媒体でもよい。
【０１１０】
また、受信機１の少なくとも一部の機能を実現するプログラムを、インターネット等の通信回線（無線通信も含む）を介して頒布してもよい。さらに、同プログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記録媒体に収納して頒布してもよい。
【０１１１】
本発明の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本発明の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本発明の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
【符号の説明】
【０１１２】
１  受信機、２  アナログ制御ループ部、３  デジタル制御ループ部、４  電圧制御型発振器、５  データスライサ、６  アンテナ、１１  低雑音増幅器、１２  周波数変換器、１３  低域通過フィルタ、２０  第１基準信号源、２１  第２基準信号源、２２  位相−デジタル変換器、２３  バイナリカウンタ、２４  デジタル加算器、２５  デジタル微分器、２６  デジタル減算器、２７  ループ利得制御部、２８  積分器、２９  ループフィルタ、３０  チャネル選択フィルタ、３１  周波数オフセットキャンセル部、３２  微分器、３３  加算器、３４  利得制御部、３５  積分器、４１  高速セトリング利得制御部、４２  デジタル加算器、５１  位相シフト部、５２  加算器、５３  位相オフセットキャンセル部、５４  加算器、５６，５９  高速セトリング利得制御部、５７  デジタル微分器、５８  デジタル加算器、６０  デジタル微分器、６１，６２  デジタル加算器、７１  無線通信装置、７２  ベースバンド部、７３  ＲＦ部、７４  アンテナ部、７５  制御回路、７６  送信処理回路、７７  受信処理回路、７８，７９  ＤＡ変換器、８０，８１  ＡＤ変換器、８２  送信回路、８３  受信回路
【図１】
2015025965.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２２】
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【図２１】
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【国際調査報告】
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2015025965.tif 000026
2015025965.tif 000027
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