【事件の表示】
　平成１１年特許願第２５５７５０号「不揮発性記憶装置の書き換え回路」拒絶査定不服審判事件〔平成１３年　３月３０日出願公開、特開２００１−　８４７８７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
 第１．手続の経緯
　本願は、平成１１年９月９日の出願であって、平成１５年６月１８日付けの拒絶の理由の通知に対して、その指定された期間内である、平成１５年８月２１日付けで意見書及び手続補正書を提出したが、平成１６年２月１２日付けで拒絶の査定を受けたものであり、この査定を不服として、平成１６年３月９日付けで審判を請求し、同日付けで手続補正がなされたものである。
　
第２．手続補正について
　平成１６年３月９日付けの手続補正について、以下のとおり決定する。
　
［補正却下の決定の結論］
　平成１６年３月９日付けの手続補正を却下する。
　
［理由］
１．本件補正の内容
　平成１６年３月９日付けの手続補正（以下、「本件補正」という。）は、特許請求の範囲の請求項１及び請求項６について、以下のとおり補正するものである。
　
【請求項１】　不揮発性記憶装置の書き換え回路であって、
　外部装置
からの
　前記データ入力端子に入力された前記コードデータに応じて前記不揮発性記憶装置のデータの書き換えを制御する第１の回路と、
　前記外部装置が接続されるデータ出力端子と、
　
前記データ入力端子に接続されたレジスタブロックとを有し、
　
前記レジスタブロックは、
　前記第１の回路の制御により前記データ出力端子に出力される前記不揮発性記憶装置に関するパラメータコードが格納される第１のレジスタと、
　前記第１の回路の制御により前記不揮発性記憶装置に送信される前記不揮発性記憶装置のアドレスを示すアドレスコードが格納される第２のレジスタと、
　前記第１の回路の制御により前記不揮発性記憶装置に書き込まれるデータが格納される第３のレジスタと、
　前記第１の回路の制御により前記不揮発性記憶装置に送信される前記不揮発性記憶装置に対する命令コードが格納される第４のレジスタと、を有し、
　
前記第１の回路は、スキャン入力信号に応じてテスト用のデータを生成する少なくとも１つのスキャンレジスタを有し、
　前記第
１〜
、前記第１〜第４のレジスタの出力を含む前記レジスタブロックから選択的に出力される信号と前記スキャンレジスタに格納されたデータのうちの選択された１つに基づく出力信号を前記データ出力端子へ出力することを
　
【
請求項６
前記第３レジスタは、不揮発性記憶装置からの読み出しデータ信号を検知する機能を有することを特徴とする請求項１〜５のいずれかに記載の不揮発性記憶装置の書き換え回路。
　
　（なお、補正箇所を示すためにアンダーラインを付した。）
　
２．本件補正の適否の検討
　請求項６の補正は、補正前の特許請求の範囲（請求項１〜５）には無かった請求項を追加し請求項数を増加する補正であるから、特許請求の範囲の減縮に該当しない。
　また、このような請求項数を増加する補正が、請求項の削除、誤記の訂正、明りょうでない記載の釈明のいずれにも該当しないことは明らかである。
　したがって、本件補正は、特許法第１７条の２第４項の各号に掲げるいずれの事項を目的とするものにも該当せず、同法第１７条の２第４項の規定に違反するものであるから、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．本願発明
　平成１６年３月９日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１５年８月２１日付け手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
　
【請求項１】　不揮発性記憶装置の書き換え回路であって，
　外部装置が接続され，コードデータが入力されるデータ入力端子と，
　前記データ入力端子に入力された前記コードデータに応じて前記不揮発性記憶装置のデータの書き換えを制御する第１の回路と，
　前記外部装置が接続されるデータ出力端子と，
　前記第１の回路の制御により前記データ出力端子に出力される前記不揮発性記憶装置に関するパラメータコードが格納される第１のレジスタと，
　前記第１の回路の制御により前記不揮発性記憶装置に送信される前記不揮発性記憶装置のアドレスを示すアドレスコードが格納される第２のレジスタと，
　前記第１の回路の制御により前記不揮発性記憶装置に書き込まれるデータが格納される第３のレジスタと，
　前記第１の回路の制御により前記不揮発性記憶装置に送信される前記不揮発性記憶装置に対する命令コードが格納される第４のレジスタと，を有し，
　前記第２のレジスタと前記第３のレジスタと前記第４のレジスタは，前記データ入力端子に共通接続されていることを特徴とする，不揮発性記憶装置の書き換え回路。
　
２．刊行物に記載された発明
　原査定の拒絶の理由に引用された国際公開第９９／３０３２４号パンフレット（以下、「刊行物」という。）（特表２００１−５２６４４３号公報参照）には、バルク動作能力を有する不揮発性セルを伴う集積回路に関して、図面と共に以下のような記載がなされている。
　
ａ．パンフレットの第３頁第３６行〜第５頁第２１行（公報の段落【０００６】〜【０００７】参照）
　第４の選択技術は、直列にストリーム化されたデータ、アドレスおよび命令コードを用いる。この方法は、Turnerらへの米国特許第４，８５５，９５４号、Josephsonらへの第５，２３７，２１８号、およびTsuiらへの第５，４１２，２６０号、ならびにIEEE Spec. 1149.1（一般にJoint Test Action Group［JTAG］spec.と称される）に教示されている。この標準化された方法は、内部状態機械、１組のシフトレジスタ、およびわずか４本のデバイスピンを用いて、さまざまな動作を実現する。状態機械は、通常ユーザ状態、コマンドロード状態およびプログラム実行状態を含み、それらは、モードピン、クロックピンおよび直列データ入力（ＳＤＩ）ピンを適切な態様にて駆動することにより変更され得る。さらに、直列データ出力（ＳＤＯ）ピンによって、複数のデバイスをバルクプログラム動作およびテスト動作のためにデイジー鎖態様にて相互に直列接続またはカスケードする。これら制御ピンは、状態機械がその通常ユーザモードにあるときに機能ピンとして用いられるピンを多重化することによって利用可能とされ得る。システム内プログラム（ＩＳＰ）動作におけるそれらの使用に加えて、さらに、それら制御ピンは、境界走査動作（別個の状態機械を用いてもよい）によって共有され得る。シフトレジスタは、命令レジスタと、アドレスレジスタと、１つ以上のデータレジスタとを含む。状態機械がそのコマンドロード状態にある場合、コマンドまたは命令が直列にＳＤＩピンを介して命令レジスタにシフトされ次いでデコードされる。プログラム実行状態では、デコードされた命令が実行される。命令は、アドレスのアドレスレジスタへの直列シフト、データのデータレジスタの１つへの直列シフト、およびアドレスレジスタにより示されるアドレスでの不揮発性セルの群のプログラミング、消去または検証を、必要な場合には特定のデータレジスタ内のデータを用いて行なうコマンドを含み得る。（消去動作はデータレジスタからのいかなるデータも必要としない。）さまざまな命令は、実行されるべきさまざまなタイプの動作を選択するのみならず、動作されるべきさまざまなセル群またはセルブロックを特定してもよい。たとえば、Tsuiらの特許には、アーキテクチャブロック消去（ＡＲＣＨＢＥ）、論理アレイブロック消去（ＡＲＲＢＥ）、プログラマブル相互接続アレイブロック消去（ＰＩＡＢＥ）およびグローバルブロック消去（ＧＢＥ）を含む、セル消去のためのいくつかのさまざまな命令が列挙されている。
　ＪＴＡＧ法の利点は、それが実施にあたりわずか４本のピンしか必要としないという点である。この方法は標準化されているため、プログラミングおよびテストハードウェアの開発、ならびにそれをサポートするソフトウェアは、デバイス製造業者およびユーザの両方にとって比較的単純である。さまざまなセルブロックに対してさまざまな命令を加えることによって、同じ基本タイプの動作がさまざまな（おそらくは重複する）セルブロックに対して実行され得、デバイス検証および特徴化に対するかなりの柔軟性が加えられる。重複するセル群を用いることは、どのようなデバイス機能欠陥をもより速やかに分離すること、さまざまなセル群の動作上の範囲限界をより容易に特徴付けること、およびより高速な製造デバイステストを可能にすることに対する一助となり得る。しかしながら、この方策の不利な点は、より多くの命令が加えられるにつれ、命令デコーダがより複雑になるという点である。Ｎ個のさまざまなタイプの動作の各々に対してＮ個のさまざまなセル群の選択を与えるためには、Ｎ×Ｍの命令が必要である。
　
ｂ．パンフレットの第８頁第１４行〜第９頁第３４行（公報の段落【００１２】〜【００１３】）
【発明の開示】
　上記の目的は、フラグレジスタを組込む集積回路内のバルク動作論理回路系によって満足される。このフラグレジスタは、そのフラグレジスタ内のビットが集積回路の不揮発性メモリセル別のブロックを指定するよう変更されるまで、バルク動作がそれに対して限定される選択されたブロックを指定する。このバルク動作論理回路は、上述の先行のＪＴＡＧ法の上に発展し改良されて、命令セットを単純化し、その一方で、バルク動作において動作され得る異なるセル群またはセルブロックの数においてより大きな柔軟性を与える。（バルク動作とは、同時またはシーケンスでのいずれにかかわらず、デバイス内のメモリセルのあるブロック全体にて実行される動作、たとえば、ＦＰＧＡデバイスにおいて相互接続アレイをプログラムするすべてのセルの消去などである。一般的なバルク動作には、プログラミング、消去、検証、およびマージン化が含まれる。）
　フラグレジスタに加えて、バルク動作論理回路系は、アドレスレジスタと、１つ以上のデータレジスタと、対応の命令デコード手段を伴う命令レジスタと、状態機械および対応の制御回路系からなってもよいバルク動作コントローラとを含む。先行のＪＴＡＧ回路にあるように、論理は、モード信号と、システムクロックと、直列入力と、直列出力とに対するわずか４本の外部ピンしか必要といない。さまざまなレジスタは、エンコードされた命令と、フラグビットと、アドレスビットと、データとを、直列に、直列入力端子を介して受取る。直列出力によって、複数のデバイスが互いにデイジー連鎖され、直列入力ビットはそれらの対応のレジスタを介して直列出力端子およびその連鎖内の次のデバイスへ流れる。コントローラ、および特にその状態機械は、モード信号およびシステムクロック信号に応答して、通常ユーザ状態とバルク動作状態との間を遷移する。コントローラは、クロック信号をシステムクロック入力からさまざまなレジスタへ分配し、制御信号を与えることによって、命令の命令レジスタへのロードおよびデコードされた命令の実行（他のレジスタのロードを含む）をその状態機械のバルク動作状態中に実行する。フラグレジスタが集積回路のアドレスデコーダと相互作用することにより、そのレジスタに記憶されるフラグビットによって指定される選択されたセルブロックのみがバルク動作に対して可能化される。
　集積回路においてバルク動作を実行するための方法は、コントローラの状態をモード信号によって通常ユーザ状態からバルク動作状態へ切換えるステップと、交互にレジスタロード命令を命令レジスタにロードし１つ以上のフラグビット、アドレスビットまたはデータビットを対応のフラグレジスタ、アドレスレジスタまたはデータレジスタにロードするステップと、バルク動作命令を命令レジスタにロードするステップと、１つ以上のフラグレジスタ、アドレスレジスタおよびデータレジスタを用いてその命令により指定されるバルク動作を実行するステップとを含む。実行されるバルク動作は、フラグレジスタによって選択されるセルのブロックにのみ限定される。
　
ｃ．パンフレットの第１０頁第１３行〜第１２頁第２７行（公報の段落【００１４】〜【００１８】参照）
【この発明を実施するベストモード】
　図１および２を参照して、バルク動作能力を有する不揮発性セルを伴う集積回路は、その能力を与えるよう示される論理を有する。ハードウェアの大部分は、基本的には、ＪＴＡＧ規格（ＩＥＥＥ　１１４９．１−１９９０）に従う境界走査およびシステム内プログラミングを実施するのに用いられるものと同様であるが、ただし、この発明のブロック選択を可能にするさらなる改良点を伴うものである。このバルク動作能力を有する集積回路は、プログラマブル論理デバイス（ＰＬＤ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、フラッシュベースのマイクロコントローラ、およびＥＥＰＲＯＭまたはフラッシュメモリセルを含む他の再構成可能論理、ならびに不揮発性メモリチップ、たとえば個々に選択可能なブロックに区分け可能なＥＥＰＲＯＭおよびフラッシュメモリ装置などを含む。バルク動作には、プログラミング、検証、マージン化、および消去が含まれ、不揮発性セルの全ブロックがその特定の動作に対して選択される。指定されたセルブロックまたはセル群は他の指定されたブロックと重複してもよく、さまざまな動作が区別されるブロックの組において実行されるかもしれない。
　バルク動作論理回路系は、端子ＭＯＤＥ、ＴＣＬＫおよびＲＳＴ上にそれぞれ与えられるモード信号、クロック信号およびリセット信号に応答してクロック信号および制御信号をその論理回路系の他の部分（レジスタを含む）に与えるコントローラ１１を含む。このコントローラ１１は、状態機械１３と、デコード論理１５と、制御論理１７と、クロック論理１９とを含み得、それらはすべて制御線１４、１６および１８を介して接続され得る。状態機械１３は、ＩＥＥＥ規格１１４９．１−１９９０に従って、そのときの機械状態ならびにＭＯＤＥ端子、ＴＣＬＫ端子およびＲＳＴ端子からの信号レベルに基づく状態等式の組を処理するためのＰＬＡ型回路として実施され得る。代表的な状態図が図５に示され、以下で論じられる。状態機械１３の状態はデコード論理ブロック１５によってデコードされ、そのデコードされた状態を用いて制御論理ブロック１７およびクロック論理１９を制御する。制御論理１７は、以下にさらに記載されるように、さまざまなレジスタを制御する。クロック論理１９は、ＴＣＬＫ端子からクロック信号を受取り、入力されるクロック信号をレジスタに与える。
　バルク動作論理回路系は、対応の命令デコード回路２３を伴う命令レジスタ２１をさらに含む。命令は、直列データ入力（ＳＤＩ）端子から信号線２０を介して受取られ、状態機械１３のデコードされた状態に従って命令レジスタ２１にシフトされる。デコードされた命令は制御論理ブロック１７に与えられ、それは、次いで、ＳＤＩ端子にて受取られたデータを、デコードされた命令に従って、レジスタ３１、３３、３５（３６〜３８）のうち選択された１つに向ける。
　この発明の論理回路系の独自の特徴は、バルク動作中に動作されるべき不揮発性セルのブロックを指定するためのフラグレジスタ３１を設けることである。これについては後でより詳細に論ずる。他のレジスタとしては、アドレスレジスタ３３および１つ以上のデータレジスタ３５が含まれる。１つのデータレジスタのみが絶対的に必要不可欠である。複数のデータレジスタを用いることによって、これらのレジスタからプログラムされるべき不揮発性セルの群へ至るプログラム線のレイアウトを単純化してもよい。したがって、１つのデータレジスタ３８をデバイスの入力／出力マクロセルを構成することに供し、別のデータレジスタ３７を各汎化論理ブロックにおいて（たとえばＦＰＧＡにおいて）不揮発性セルを構成およびプログラムすることに供してもよく、さらに別のデータレジスタ３６をたとえばプログラマブル相互接続アレイ（ＰＩＡ）に対するようにデバイスの他の不揮発性セルをプログラムすることに供してもよい。異なるタイプのデバイスは異なる数のデータレジスタを有してもよい。
　図１および図２の回路系はマルチプレクサ４１をさらに含み、その出力４２は出力バッファ４３を介して直列データ出力（ＳＤＯ）端子に接続されている。このＳＤＯ端子によって、複数のデバイスのすべてのシステム内プログラミングのためにそれらデバイスが互いに直列に連鎖される。ＳＤＯマルチプレクサ４１は、命令レジスタ２１の出力から入力４０ａを受取り、さまざまな他のレジスタ３１、３３、３５、（３６〜３８）の出力から他の入力４０ｂを受取る。制御論理ブロック１７によって制御信号が線４４にて与えられることにより、出力バッファ４３が可能化（または不能化）され、マルチプレクサ４１への入力のうちのどれがバッファ４３を介してＳＤＯ端子に与えられるかが選択される。したがって、出力バッファ４３が可能化されると、ＳＤＩ端子からシフトインされたデータがその選択されたレジスタおよびマルチプレクサ４１を介してＳＤＯ端子に転送され、したがって、その連鎖における次のデバイスに渡される。この可能化はＦＬＯＷＴＨＲＵ命令（たとえば命令レジスタ（ＩＲ）コード１１１）に応答して生ずる。
　
ｄ．図１には、命令レジスタ２１、フラグレジスタ３１、アドレスレジスタ３３及びデータレジスタ３５は、直列データ入力（ＳＤＩ）に共通接続されていることが示されている。　
　
　以上の記載から、刊行物には、以下の発明（以下、「刊行物記載発明」という。）が記載されていると認められる。
　
　１組のシフトレジスタ、およびモード信号と、システムクロックと、直列入力と、直列出力とに対するわずか４本の外部ピンを用いて、通常ユーザ状態、コマンドロード状態およびプログラム実行状態を、モードピン、クロックピンおよび直列データ入力（ＳＤＩ）ピンを適切な態様にて駆動することにより変更して、さまざまな動作を実現し、直列データ出力（ＳＤＯ）ピンによって、複数のデバイスをバルクプログラム動作およびテスト動作のためにデイジー鎖態様にて相互に直列接続またはカスケードし、命令は、アドレスのアドレスレジスタへの直列シフト、データのデータレジスタの１つへの直列シフト、およびアドレスレジスタにより示されるアドレスでの不揮発性セルの群のプログラミング、消去または検証を、必要な場合には特定のデータレジスタ内のデータを用いて行なうコマンドを含み、プログラミング、検証、マージン化、および消去を含むバルク動作能力を与えるよう示される論理を有し、ハードウェアの大部分は、基本的には、ＪＴＡＧ規格（ＩＥＥＥ　１１４９．１−１９９０）に用いられるものと同様であり、命令セットを単純化し、その一方で、バルク動作において動作され得る異なるセル群またはセルブロックの数においてより大きな柔軟性を与える、不揮発性セルを伴う集積回路において、
　バルク動作論理回路系は、端子ＭＯＤＥ、ＴＣＬＫおよびＲＳＴ上にそれぞれ与えられるモード信号、クロック信号およびリセット信号に応答してクロック信号および制御信号をその論理回路系の他の部分（レジスタを含む）に与えるコントローラ１１、対応の命令デコード回路２３を伴う命令レジスタ２１、マルチプレクサ４１を含み、
　コントローラ１１は、状態機械１３と、デコード論理１５と、制御論理１７と、クロック論理１９とを含み、それらはすべて制御線１４、１６および１８を介して接続され、
　命令レジスタ２１、フラグレジスタ３１、アドレスレジスタ３３及びデータレジスタ３５は、直列データ入力（ＳＤＩ）に共通接続され、命令は、ＳＤＩ端子から信号線２０を介して受取られ、状態機械１３のデコードされた状態に従って命令レジスタ２１にシフトされ、デコードされた命令は制御論理ブロック１７に与えられ、次いで、ＳＤＩ端子にて受取られたデータを、デコードされた命令に従って、命令レジスタ２１、フラグレジスタ３１、アドレスレジスタ３３及びデータレジスタ３５のうち選択された１つに向け、
　マルチプレクサ４１の出力４２は出力バッファ４３を介して直列データ出力（ＳＤＯ）端子に接続され、ＳＤＯ端子によって、複数のデバイスのすべてのシステム内プログラミングのためにそれらデバイスが互いに直列に連鎖され、ＳＤＯマルチプレクサ４１は、命令レジスタ２１の出力から入力４０ａを受取り、さまざまな他のフラグレジスタ３１、アドレスレジスタ３３及びデータレジスタ３５の出力から他の入力４０ｂを受取り、制御論理ブロック１７によって制御信号が線４４にて与えられることにより、出力バッファ４３が可能化（または不能化）されると、ＳＤＩ端子からシフトインされたデータがその選択されたレジスタおよびマルチプレクサ４１を介してＳＤＯ端子に転送され、その連鎖における次のデバイスに渡される、不揮発性セルを伴う集積回路。
　
３．対比
　本願発明と刊行物記載発明を対比すると、刊行物記載発明の「不揮発性セルを伴う集積回路」、「プログラミング」、「命令」は、それぞれ、本願発明の「不揮発性記憶装置」、「データの書き換え」、「命令コード」に相当する。
　また、本願明細書の段落【０００６】にも「プリント基板上に様々なＬＳＩを搭載した状態の製品，即ちオンボード状態での製品の基板検査試験には，従来ＪＴＡＧ技術が用いられている。」と説明されているように、刊行物記載発明の「ＪＴＡＧ規格（ＩＥＥＥ　１１４９．１−１９９０）」においては、ＬＳＩの４本の外部ピンは、オンボード状態で、ＬＳＩに外部装置を接続するためのものであることは技術常識であるから、刊行物記載発明の「直列データ入力（ＳＤＩ）ピンや直列データ出力（ＳＤＯ）ピン」には、「外部装置」が接続されることは明らかである。
　また、刊行物記載発明において、命令は、直列データ入力（ＳＤＩ）端子から受取られ、次いで、データがＳＤＩ端子にて受取られるから、刊行物記載発明の「直列入力（ＳＤＩ）」端子は、本願発明の「外部装置が接続され，コードデータが入力されるデータ入力端子」に相当する。
　また、刊行物記載発明において、ＳＤＩ端子からシフトインされたデータがその選択されたレジスタおよびマルチプレクサ４１を介してＳＤＯ端子に転送され、その連鎖における次のデバイスに渡されるから、刊行物記載発明の「直列データ出力（ＳＤＯ）」端子は、本願発明の「外部装置が接続されるデータ出力端子」に相当する。
　また、刊行物記載発明の「バルク動作論理回路系」は、不揮発性セルの群のプログラミングをさせるから、不揮発性メモリセルの書き換えを行っていることは明らかであり、本願発明の「不揮発性記憶装置の書き換え回路」に相当する。
　また、刊行物記載発明の「コントローラ１１」は、ＳＤＩ端子にて受取られた、不揮発性セルの群のプログラミングを含む命令に従ってプログラミングを制御するから、不揮発性メモリセルの書き換えを制御していることは明らかであり、本願発明の「前記データ入力端子に入力された前記コードデータに応じて前記不揮発性記憶装置のデータの書き換えを制御する第１の回路」に相当する。
　また、刊行物記載発明において、アドレスレジスタにより示されるアドレスでの不揮発性セルの群のプログラミングが行われ、コントローラ１１が含む制御論理ブロック１７に与えられたデコードされた命令に従って、ＳＤＩ端子にて受取られたデータを、アドレスレジスタ３３に向けるから、刊行物記載発明の「アドレスレジスタ３３」は、本願発明の「前記第１の回路の制御により前記不揮発性記憶装置に送信される前記不揮発性記憶装置のアドレスを示すアドレスコードが格納される第２のレジスタ」に相当する。
　また、刊行物記載発明のアドレスレジスタにより示されるアドレスでの不揮発性セルの群のプログラミングにおいて、データレジスタのデータが不揮発性メモリセルの群にプログラミングされることは明らかであり、コントローラ１１が含む制御論理ブロック１７に与えられたデコードされた命令に従って、ＳＤＩ端子にて受取られたデータを、データレジスタ３５に向けるから、刊行物記載発明の「データレジスタ３５」は、本願発明の「前記第１の回路の制御により前記不揮発性記憶装置に書き込まれるデータが格納される第３のレジスタ」に相当する。
　また、刊行物記載発明において、コントローラ１１が含む制御論理ブロック１７に与えられたデコードされた命令に従って、ＳＤＩ端子にて受取られたデータを、命令レジスタ２１に向けるから、刊行物記載発明の「命令レジスタ２１」は、本願発明の「前記第１の回路の制御により前記不揮発性記憶装置に送信される前記不揮発性記憶装置に対する命令コードが格納される第４のレジスタ」に相当する。
　
　したがって、両者の一致点、相違点は、以下のとおりである。
　
［一致点］
　「不揮発性記憶装置の書き換え回路であって，
　外部装置が接続され，コードデータが入力されるデータ入力端子と，
　前記データ入力端子に入力された前記コードデータに応じて前記不揮発性記憶装置のデータの書き換えを制御する第１の回路と，
　前記外部装置が接続されるデータ出力端子と，
　前記第１の回路の制御により前記不揮発性記憶装置に送信される前記不揮発性記憶装置のアドレスを示すアドレスコードが格納される第２のレジスタと，
　前記第１の回路の制御により前記不揮発性記憶装置に書き込まれるデータが格納される第３のレジスタと，
　前記第１の回路の制御により前記不揮発性記憶装置に送信される前記不揮発性記憶装置に対する命令コードが格納される第４のレジスタと，を有し，
　前記第２のレジスタと前記第３のレジスタと前記第４のレジスタは，前記データ入力端子に共通接続されている不揮発性記憶装置の書き換え回路」である点。
　
［相違点］
　本願発明では、第１の回路の制御によりデータ出力端子に出力される不揮発性記憶装置に関するパラメータコードが格納される第１のレジスタを備えているのに対して、刊行物記載発明では、そのようなレジスタを備えていない点。
　
４．判断
　次に、上記相違点について検討する。
　本願明細書の段落【００３９】の「フラッシュライタなどの外部装置」という記載によると、本願発明の「外部装置」が「フラッシュライタなど」であることは明らかであり、段落【００６３】の「フラッシュメモリ１５０の記憶容量やセクタサイズ等のフラッシュメモリ１５０に関するパラメータ」という記載によると、本願発明の「パラメータコード」が「記憶容量」等であることは明らかである。
　そして、特開平１−２７６４９０号公報（第３図、第４図、第１頁右下欄第６行〜同欄第１４行の「一般のＰＲＯＭデバイスの簡単な構成とその動作について、第３図のブロック図を用いて説明する。このＰＲＯＭデバイス１７は、ＰＲＯＭセル２３と、シリコンシグネチャセル（以下ＳＳセルという）２２を含み、ＳＳセル２２は書込み不可能なＲＯＭで構成され、ここへＰＲＯＭセル２３のデータ書込み手順情報が書込まれており、ＰＲＯＭセル２３はユーザがデータを書込む部分である。」、第２頁左下欄第１行〜同頁右下欄第１０行の「ＰＲＯＭプログラマ１１の動作が、ステップ５１でタイミングｔ１から書込み開始され…（中略）…ＰＲＯＭ書込み手順データをＳＳデータメモリ２２から索引して設定し、ステップ５６でその設定手順にしたがった書込みを行ない、ステップ５７で書込みが終了する。書込み情報としては、例えばＶｐｐ電源電圧やＰＲＯＭセルのアドレスサイズ等がある。」参照）、特開平４−９２２９５号公報（第１図、第２図、第３頁右下欄第６行〜第４頁左上欄第８行の「ＥＰＲＯＭ（１）の通常の記憶領域以外の書き込み方式指定用の記憶領域に、例えば第２図に示すように、アドレスの０番地にはデバイスメーカコード、１番地には記憶容量コード、２番地には書き込みアルゴリズムコード、３番地には書き込み時電源電圧（ＶＣＣおよびＶＰＰ）コード、４番地には書き込みパルス幅コード、５番地には書き込みループ回数コード、６番地には書き込み時追加パルス設定コード、７番地には読み出し時の電源電圧（ＶＣＣおよびＶＰＰ）コード、８番地にはプリチェック条件コード、９番地にはＶＣＣ・ＶＰＰ・入力信号入力条件コードを、デバイス情報としてあらかじめ記憶させておく。…（中略）…書き込み装置（２）は、これらのデバイス情報に基づきプリチェックを行ってそのＥＰＲＯＭ（１）専用の書き込み方式を自動設定する。」参照）等により、フラッシュライタなどの外部装置の必要とする不揮発性記憶装置のパラメータコードを、不揮発性記憶装置の通常の記憶領域以外に格納することは、周知であるから、刊行物記載発明の「不揮発性セルを伴う集積回路」（本願発明の「不揮発性記憶装置」に相当）に、ＲＯＭライタなどの外部装置が必要とする不揮発性記憶装置に関するパラメータコードを、不揮発性記憶装置の通常の記憶領域以外に格納することは、当業者が容易になし得る程度のことである。
　そして、コードを格納するためにレジスタを用いることが技術常識であるから、不揮発性記憶装置に関するパラメータコードを格納するために専用のレジスタを設けることは、当業者が適宜なし得る設計事項にすぎず、さらに、ＪＴＡＧ規格が外部装置との接続にわずか４本の外部ピンを用いていることを特徴としているから、ＪＴＡＧ規格を採用した刊行物記載発明において、パラメータコードもバルク動作論理回路系の直列データ出力（ＳＤＯ）（本願発明の「データ出力端子」に相当）に出力されるようにすることは、当業者が適宜なし得る設計事項にすぎない。
　
第４．むすび
　以上のとおり、本願発明は、刊行物記載発明、及び上記周知技術や技術常識に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。