【事件の表示】
　平成１０年特許願第１０８５８６号「半導体装置及びその製造方法」拒絶査定不服審判事件〔平成１１年１０月１９日出願公開，特開平１１−２８９０９４〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１．手続の経緯
　本願は，平成１０年４月４日の出願であって，平成１９年３月５日付けで拒絶査定がされ，これに対し，同年４月７日に審判請求がされるとともに，同年５月１日に手続補正書が提出され，その後当審において，平成２２年４月１２日付けで拒絶理由が通知され，同年６月２１日に手続補正書及び意見書が提出されたものである。
　なお，当審の拒絶理由のうち，理由１の要旨は，本願の特許請求の範囲の請求項１に係る発明は，引用例１〜５に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない，というものである。
　
　
２．本願発明
　本願の請求項１（以下「本願発明」という。）に係る発明は，平成２２年６月２１日付けの手続補正により補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１に記載されている事項により特定される以下のとおりのものである。
　
「半導体基板に素子分離領域に囲まれた素子領域を形成し，且つ，前記素子領域に近接したダミーの素子領域を少なくとも１つ形成する工程と，前記素子領域にゲート電極を形成する工程と，前記素子領域を露出し，且つ前記ダミーの素子領域上の一部を被覆するように所定パターンのマスクを形成する工程と，前記マスクを用いて前記半導体基板に不純物をイオン注入し，前記素子領域にトランジスタのソース／ドレイン領域を形成するとともに，前記ダミーの素子領域の一部に選択的に不純物拡散領域を形成する工程とを備え，前記半導体基板に素子分離領域に囲まれた素子領域を形成し且つダミーの素子領域を少なくとも１つ形成する工程は，前記半導体基板にトレンチを形成する工程と，前記半導体基板全面にシリコン酸化膜を堆積させる工程と，前記シリコン酸化膜表面を化学的機械的研磨法によりポリッシングして前記半導体基板表面の前記トレンチに埋め込まれた以外の前記シリコン酸化膜を除去して前記素子分離領域を形成する工程を備え，前記イオン注入時に前記マスク上に発生する電荷の少なくとも一部は，前記マスク表面と接する不純物拡散領域を介して前記半導体基板へ流れるようにすることを特徴とする半導体装置の製造方法。」
　
　
３．引用例の記載内容と引用発明
　
（１）引用例１（特開平３−６４９１３号公報）の記載
　平成２２年４月１２日付けで通知した当審拒絶理由（以下，単に「当審拒絶理由」という。）で引用した，本願の出願前である平成３年３月２０日に日本国内において頒布された刊行物である，特開平３−６４９１３号公報（以下「引用例１」という。）には，第１〜４図とともに，次の記載がある。（下線は当審で付加したしたもの，以下同じ。）
　
ア．「〔産業上の利用分野〕
　
本発明は半導体装置の製造方法，特にレジストをマスクにして不純物のイオン注入を行う方法の改良に関する
イ．第１〜４図を参照して，
「〔実施例〕
　以下本発明を，図示実施例により具体的に説明する。
　第１図は本発明の方法の第１の実施例の模式図で，（ａ）は平面図，（ｂ）はＡ−Ａ矢視断面図，（ｃ）はＢ−Ｂ矢視断面図，（ｄ）はＣ−Ｃ矢視断面図，第２図は第１の実施例に係る半導体装置の模式側断面図，第３図は第２の実施例の模式図で，（ａ）は平面図，（ｂ）はＡ−Ａ矢視断面図，第４図は第３の実施例の模式図で，（ａ）は平面図，（ｂ）はＡ−Ａ矢視断面図，（ｃ）はＢ−Ｂ矢視断面図，（ｄ）はＣ−Ｃ矢視断面図である。全図を通じ同一対象物は同一符合で示す。」（第４頁左上欄１７行〜右上欄８行）
ウ．第１図を参照して，
「
本発明の方法により例えばｎチャネルＭＯＳＦＥＴを形成するに際しては，ｐ型Ｓｉ基板１上に例えば通常の選択酸化手段により，素子形成領域３及びそれをゲート電極５が配設される領域を残して取り囲むダミー領域（ダミーフィールド）９を画定表出するフィールド酸化膜２を形成し，素子形成領域３上においてゲート酸化膜４を下部に有し素子形成領域３上からフィールド酸化膜２上に延在するゲート電極（ポリＳｉ等からなる）５を形成し，素子形成領域３及びダミー領域９のＳｉ表出面と，ゲート電極５の表面にイオン注入不純物を透過するスルー酸化膜１０を形成した後，この基板１上に前記素子形成領域３とダミー領域９を一緒に表出するイオン注入用開孔７を有するレジスト膜６を形成して，このレジスト膜６をマスクにしてＡｓ
＋
イオンを全面に照射し，ゲート電極５に覆われない素子形成領域３内に選択的に，ソース／ドレイン（Ｓ／Ｄ）領域を形成するＡｓ
＋
を例えば１０
１６
〜１０
１７
程度の高ドーズ量でイオン注入する
なおこの際，ダミー領域９にも同様にＡｓ
＋
が注入される
エ．第１図を参照して，
「
イオン注入が行われている時点では絶縁膜即ちフィールド酸化膜２のイオンが注入される表層部は，正，負電荷のペアーの発生により導電状態になっており，且つイオンが透過する薄い絶縁膜即ちスルー酸化膜１０は底面までが完全に導体化される
　また
イオン注入中にイオンに照射されるレジスト膜６の表面に発生した多量の正電荷（＋）は，図示のように，その殆どが前記のように導体化されているフィールド酸化膜２の表面及びスルー酸化膜１０を介してゲート部を囲んでいるダミー領域９から基板１内に放電される
オ．第２図を参照して，
「第２図は上記イオン注入の後，通常の方法に従って形成された半導体装置の側断面図を模式的に示したもので，図中，８Ａはｎ＋型ソース領域，８Ｂはｎ＋型ドレイン領域，１１は不純物ブロック用酸化膜，１２は層間絶縁膜，１３はコンタクト窓，１４はソース配線，１５はドレイン配線，その他の符号は第１図と同一対象物を示す。」（第４頁右下欄１２〜１８行）
　
（２）引用発明
ア．上記（１）アによれば，「本発明は
半導体装置の製造方法
イ．上記（１）ウによれば，「ｐ型
Ｓｉ基板１上に
通常の選択酸化手段により
素子形成領域３及びそれをゲート電極５が配設される領域を残して取り囲むダミー領域（ダミーフィールド）９を画定表出するフィールド酸化膜２を形成
ウ．上記（１）ウによれば，「素子形成領域３上においてゲート酸化膜４を下部に有し
素子形成領域３上から
延在するゲート電極
５を形成
エ．上記（１）ウによれば，「素子形成領域３及びダミー領域９のＳｉ表出面と，ゲート電極５の表面にイオン注入不純物を透過する
スルー酸化膜１０を形成
オ．上記（１）ウによれば，「この
基板１上に前記素子形成領域３とダミー領域９を一緒に表出するイオン注入用開孔７を有するレジスト膜６を形成
カ．上記（１）ウによれば，「ｎチャネル
ＭＯＳＦＥＴ
レジスト膜６をマスクにしてＡｓ
＋
イオンを
照射し
素子形成領域３内に
ソース／ドレイン（Ｓ／Ｄ）領域を形成
ダミー領域９にも同様にＡｓ
＋
が注入される
キ．上記（１）エによれば，「
イオン注入中にイオンに照射されるレジスト膜６の表面に発生した多量の正電荷（＋）は
その殆どが
導体化されているフィールド酸化膜２の表面及びスルー酸化膜１０を介して
ダミー領域９から基板１内に放電される
ク．したがって，引用例１には，次の発明（以下「引用発明」という。）が記載されている。
　
「Ｓｉ基板１上に，素子形成領域３及びそれをゲート電極５が配設される領域を残して取り囲むダミー領域９を画定表出するフィールド酸化膜２を形成する工程と，
　素子形成領域３上にゲート電極５を形成する工程と，
　スルー酸化膜１０を形成する工程と，
　Ｓｉ基板１上に素子形成領域３とダミー領域９を一緒に表出するイオン注入用開孔７を有するレジスト膜６を形成する工程と，
　レジスト膜６をマスクにしてＡｓ＋イオンを照射し，素子形成領域３内にＭＯＳＦＥＴのソース／ドレイン領域を形成するとともに，ダミー領域９にも同様にＡｓ＋拡散領域を形成する工程とを備え，
　前記フィールド酸化膜２を形成する工程は，通常の選択酸化手段により行い，
　イオン注入中にイオンに照射されるレジスト膜６の表面に発生した多量の正電荷は，その殆どが導体化されているフィールド酸化膜２の表面及びスルー酸化膜１０を介してダミー領域９からＳｉ基板１内に放電されること
　を特徴とする半導体装置の製造方法。」
　
（３）引用例２（特開平４−２３７１１９号公報）の記載
　当審拒絶理由で引用した，本願の出願前である平成４年８月２５日に日本国内において頒布された刊行物である，特開平４−２３７１１９号公報（以下「引用例２」という。）には，図１〜４とともに，次の記載がある。
　
ア．図４を参照して，
「【０００４】
図４はレジストをマスクとして用いた場合の従来技術による素子１単位の断面を示す
図４に示してあるように，イオン注入工程における従来の素子断面では，レジストマスク１のスクライブライン２との間にフィールド酸化膜３の表面領域が存在する
【０００５】
次にイオン注入によって，レジストマスク１の表面に蓄積した正電荷７の放電経路について説明する
レジストマスク１の表面に蓄積した正電荷７は，ゲート電極５を通ってゲート酸化膜４を通過しＳｉ基板８に逃げ去る
レジストマスク１とスクライブライン２との間にあるフィールド酸化膜３の表面領域を通過してレジストマスク１上の正電荷７がスクライブライン２に流れ込むことも考えられるが，後述するようにフィールド酸化膜３表面の抵抗が高いことを考えると，この経路を通過する電流もわずかと考えられる
従って，図４に示したレジストマスク１の被覆状態では，レジストマスク１表面に蓄積した正電荷７の大部分はゲート酸化膜４を通過する
イ．図１，２を参照して，
「【００１０】
【実施例】以下，この発明の一実施例を図について説明する。図１においては，図４と対応する部分には同一符号を付して説明を省略する。
【００１１】
本実施例では，レジストマスク１がフィールド酸化膜３を覆い，かつスクライブライン２上のＳｉ露出面にレジストマスク１の一部１ａが接触するように塗布されている
【００１２】図２は本実施例のレジストマスク１を形成するための工程を，ポジ型レジストを使用した場合について示したものである。
【００１３】先ず，図２（ａ）のように，Ｓｉ基板８上にスクライブライン２，フィールド酸化膜３，ゲート酸化膜４及びゲート電極５が設けられた素子を用意する。
次に，同図（ｂ）のように，全面が覆われるようにレジスト塗布を行ってレジストマスク１を形成する。次に，同図（ｃ）のように，フォトマスク９を用いて紫外光１０に露光を行う。このとき用いられるフォトマスク９のマスク部９ａは，トランジスタＱ１　部分をマスクすると共にスクライブライン２上の一部をマスクするように設けられている。次に，現像を行うと，
同図（ｄ）のように露光された部分のレジストマスク１は除去され，トランジスタＱ
１　
部分を被覆すると共に，スクライブライン２上の一部を被覆する一部１ａを有するレジストマスク１が残留する
【００１４】
この図２（ｄ）の状態の素子に対して図１のようにしてイオン６の注入が行われる
ウ．図３を参照して，
「【００１５】
図３はこの発明の作用を具体的に示すためにレジストマスク１及びフィールド酸化膜３の表面での電流の流れやすさを比較した特性図である
同図に示されているように，レジストマスク１表面の方が一桁以上も電流が流れやすい
エ．図１，２を参照して，
「【００１６】さて
本実施例では，図１，図２（ｄ）のように，レジストマスク１がフィールド酸化膜３表面を覆いスクライブライン２に接続されている
このように表面抵抗の高いフィールド酸化膜３表面部分を，抵抗の低いレジストマスク１で覆ったことによって，正電荷７はゲート酸化膜４を通過せずに，レジストマスク１表面からその一部１ａを通って矢印で示すようにスクライブライン２上のＳｉ露出面に流れ込む。従って，ゲート酸化膜４を通過する電荷が少くなる
【００１７】なお，
上記実施例ではスクライブライン２上のＳｉ表面にレジストマスク１が接触するような構造を一例として述べたが，ソースやドレインなどの半導体が露出した面にレジストマスク１を接触させることによっても同様の効果が得られる
　
（４）引用例３（特開平２−１６４０６１号公報）の記載
　当審拒絶理由で引用した，本願の出願前である平成２年６月２５日に日本国内において頒布された刊行物である，特開平２−１６４０６１号公報（以下「引用例３」という。）には，第１〜５図とともに，次の記載がある。
　
ア．第４，５図を参照して，
「〔従来の技術〕
　
第４図は従来のイオン注入時における半導体装置製造過程の説明図で，図において，（２）は不逆物の活性領域，（３）はＭＯＳトランジスタのゲート，（４）は第２層ポリシリコンによる配線である
　第５図は第４図のＶ−Ｖ線における断面図で，図において，（８）はフイールド酸化膜，（９）は半導体基板，（１０）はトランジスタのゲート酸化膜である。」（第１頁左下欄１８行〜右下欄５行）
イ．「〔課題を解決するための手段〕
　
半導体装置内に，チヤージを逃がすためにのみ使用する活性領域を設け，イオン注入時に，レジストを，この活性領域に接着させるパターンを形成しておく
　
イオン注入が進行するにつけ，レジストは炭化されていき導電性を帯びるようになる
この時，今までレジスト上に帯電していた電荷は，この活性領域に導かれて逃げていくため，従来のように，トランジスタのゲート酸化膜破壊，又はキヤパシタの絶縁膜破壊が起こるのを防止する
ウ．第１〜３図を参照して，
「〔実施例〕
　以下，この発明の一実施例を図について説明する。
第１図において，（１）は活性領域であり，半導体装置が製品となつた時アルミ配線等とのコンタクトやＭＯＳトランジスタのゲートを持たない活性領域となつている
（２），（３），および（４）は前記従来のものと同一である
（５）はレジストで，活性領域（１）の中に，その一部が接触するようパターンニングされている
　又，
第２図は第１図のII−II線における断面図である
図において，（６）はレジスト（５）の一部が活性領域の中にある状態を示しており，（７）は自然酸化膜で，厚さは非常に薄いか又は全くない
　第３図はイオン注入が進んだ時の第１図を電気回路で置き変えた場合の回路図である。
　第３図において，Ｃ１はイオン注入が進み抵抗値が下がつたレジスト（５）及び半導体基板（９）を電極とし，フイールド酸化膜（８）及び第２層ポリシリコン配線（４）を電極間に有するキヤパシタである。
　Ｃ２は前記従来のものと同様に，トランジスタゲート（３）及び半導体基板（９）を電極とし，ゲート酸化膜とするキヤパシタである。
Ｃ
３
は自然酸化膜（〜２０Å程度）（７）を絶縁膜とし，低抵抗になつたレジストの一部（６）及び半導体基板（９）を電極とするキヤパシタである
　
なお，キヤパシタＣ
３
は自然酸化膜（７）がない場合は単に抵抗となる
　
又，自然酸化膜（７）の他に，酸化膜のエツチング残等により酸化膜が残り膜厚が少々厚くなつていても，ゲート酸化膜（１０）よりも薄ければよい
エ．第１〜３図を参照して，
「次に動作について説明する。
　
第１図においてイオン注入時に，レジスト（５），トランジスタのゲート（３）および，活性領域（１）中のレジストの一部（６）は，チヤージアツプして正の電位を帯びるようになる
　
イオン注入が進行するにつれレジストは導電性をもつようになり，レジスト（５），トランジスタのゲート（３）及び，活性領域（１）中のレジストの一部（６）は電気的に接続され，第３図に示すような電気回路に示す事ができるようになる
　ここで，レジストの表面が正電位Ｖに帯電しているとキヤパシタＣ１，Ｃ２，及びＣ３の絶縁膜に加わる電界は，それぞれ，
　　Ｅ１＝Ｖ／ｄ１，Ｅ２＝Ｖ／ｄ２，Ｅ３＝Ｖ／ｄ３　……（１）
で示される。ただし，ｄ１，ｄ２，ｄ３は，キヤパシタＣ１，Ｃ２，Ｃ３それぞれの絶縁膜の厚さとする。
　ここで，ｄ１はフイールド酸化膜厚と考えてよく，ｄ２はゲート酸化膜厚，ｄ３は自然酸化膜添である。
　従つて，通常，ｄ１≫ｄ２≫ｄ３であるから，
　電界は，Ｅ１≪Ｅ２≪Ｅ３となる。
　
従つて，イオン注入により，チヤージアツプが進行して電位Ｖのレベルが上がつていつた時に，最初に酸化膜の絶縁破壊耐圧（１０ＭｅＶ／ｃｍ）を超えるのは，Ｅ
３
の電界のかかるキヤパシタＣ
３
である
一度このキヤパシタＣ
３
の酸化膜が破壊された場合には，レジスト表面上の電荷は，キヤパシタＣ
３
を伝わり，半導体基板（９）に流れるため，電位Ｖは下がる
　
従つて，キヤパシタＣ
２
の絶縁膜，すなわち，ゲート酸化膜（１０）が破壊される事はない
　
さらに，自然酸化膜（７）が全くない場合はキヤパシタＣ
２
（審決注：「キヤパシタＣ
２
」は「キヤパシタＣ
３
」の誤記である。）は抵抗に変わり，レジスト上の電荷はこの抵抗を通つて半導体基板（９）へ逃げ，同様にしてチヤージアツプによるゲート酸化膜（１０）の破壊は起こらない
　
また，キヤパシタＣ
３
の絶縁膜厚はゲート酸化膜（１０）の膜厚よりも薄ければ，最初にキヤパシタＣ
３
が破壊されるので，自然酸化膜（７）の他に薄い酸化膜が残つていてもこの防止方法は成立する
　
（５）引用例４（特開平９−２３２４１７号公報）の記載
　当審拒絶理由で引用した，本願の出願前である平成９年９月５日に日本国内において頒布された刊行物である，特開平９−２３２４１７号公報（以下「引用例４」という。）には，図４，８，９とともに，次の記載がある。
　
ア．図４（Ａ）を参照して，
「【００１５】
【発明の実施の形態】図４（Ａ）〜図４（Ｄ）は，本発明を実施するのに必要な処理工程段階を示した図である。この工程は図４（Ａ）の工程段階で開始する。製造されるデバイス２００は，シリコン基板２０２を有する。シリコン基板２０２は，分離層２０４で被覆される。分離層２０４は，厚さが例えば１００〜３００オングストロームの熱的パッド酸化物またはバッファ酸化物である。パッド酸化物の上に，厚さが例えば１，０００〜２，０００オングストロームの窒化シリコン層２０６が，化学蒸気沈着（Ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ，ＣＶＤ）法または他の適切な方法により作成される。このパッド酸化物は，シリコン基板と窒化シリコンとの間のバッファとしての役割を果たす。それは，当業者には周知のように，シリコン基板と窒化シリコンとの間には強い応力が働き，そのためにシリコンの中に転位が発生することがあるからである。もし窒化シリコン以外の部材が分離層２０６として用いられるならば，パッド酸化物２０４は必要ないであろう。」
イ．図４（Ｂ）を参照して，
「【００１６】図４（Ｂ）は，図４（Ａ）に示された構造体がパターンに作成されて，３個の領域２０８，２１０，２１２を有するように作成された段階の図である。これらの領域の間に存在する窒化シリコン層２０６と二酸化シリコン層２０４がエッチングにより除去され，そしてそれにより下にある基板２０２が露出される。その後，
領域２０８と図の左側にある回路（図示されていない）との間の基板および領域２１２と図の右側にある回路（図示されていない）との間の基板に対して，および領域２０８と領域２１０との間の基板および領域２１０と領域２１２との間の基板に対して，周知の処理工程を用いてエッチングが行われ，それにより基板の中にまで達するトレンチが作成される
ウ．図４（Ｂ）を参照して，
「【００１７】
図４（Ｂ）において，領域２１０は活性領域になり，一方領域２０８，２１２は「見かけの」活性領域になるであろう
ここで用いられた「見かけの活性領域」という用語は，活性領域と同じように作成されるが，しかし後で能動デバイスまたは受動デバイスには発展しない基板内の領域である
すぐに分かるように，見かけの活性領域２０８および２１２は，ＣＭＰを用いてさらに後で行われる処理工程の期間中，活性領域２１０を保護する役割を果たすであろう
エ．図４（Ｃ）を参照して，
「【００１８】図４Ｃに示されているように，
トレンチ２１４を充填するために，基板の上に対し再充填層２１６の沈着が行われる
当業者にはよく知られているように，活性領域の上および見かけの活性領域の上にも沈着が行われるであろう
当業者にはよく知られているように，再充填層２１６は二酸化シリコンであることができる
オ．図４（Ｄ）を参照して，
「【００１９】次に，
活性領域２１０および見かけの活性領域２０８，２１２の上の再充填層を除去するために，再充填層２１６の表面がＣＭＰを用いて平坦化される
カ．図８，９を参照して，
「【００２３】この目標を達成し，そして金属と基板との間の寄生静電容量の不必要な増大を避けるための１つの方法は，１個の大きなブロックの代わりに，「柱状体」の形状の見かけの活性領域を用いることである。
図８は，活性領域５０２と多結晶シリコン領域５０４とのまわりに，見かけの活性領域５０６が柱状体の形状に配置されている１つの実施例の図である
それぞれの柱状体は，幅が様々であるトレンチ５０８により，多結晶シリコン領域の活性領域から分離されている
図８に示されている柱状体の寸法と形状は一様である
けれどもまた，種々の寸法および種々の形状の柱状体を用いることができる
これらの柱状体は一列に配置することが可能である，またはフィールド領域の中に分散して配置することも可能である
このことにより，デバイス全体に対し均一な研磨速度が得られるであろう
【００２４】
図９は，保護されるべき領域が図９の６００で示されたリングにより取り囲まれた，また別の実施例の図である
図９において，活性領域６０２は多結晶シリコン・ゲート・パッド６０４を有する
リングを構成する部分６０８，６１０，６１２，６１４，および６１６は，ＣＭＰ処理工程の期間中，この領域が過剰研磨されないように保護を行うために，多結晶シリコン・ゲート・ラインおよびパッドの中の活性領域をほぼ完全に取り囲む
部分６０８，６１０，６１２，６１４，および６１６は，もし必要ならば，連結されてリングを形成することができ
【００２５】当業者には周知であるように，ＣＭＰ処理工程が完了した後，窒化シリコン分離層が例えば高温リン酸エッチングで除去され，そして二酸化シリコン・パッド層が例えばＨＦエッチングにより除去される。その後，活性領域が露出され，そしてその中に作成される部品に対する処理工程が行われる。
見かけの活性領域は，その中に作成される部品を有しない
けれども，種々のパターンを用いることにより，ウエル注入剤，チャンネル注入剤などを含有させるまたは排除するような，見かけの活性領域の中への注入を行うことができる
　
（６）引用例５（特開平９−３０６９８５号公報）の記載
　当審拒絶理由で引用した，本願の出願前である平成９年１１月２８日に日本国内において頒布された刊行物である，特開平９−３０６９８５号公報（以下「引用例５」という。）には，図１〜９とともに，次の記載がある。
　
ア．図１，２を参照して，
「【００１５】
【発明の実施の形態】以下，添付図面を参照しながら，本発明の実施の形態を説明する。図１乃至図９は，それぞれ本発明の一の実施の形態に係るトレンチ絶縁分離型の半導体装置の製造方法を説明するための工程断面図である。先ず，図１に示すように，例えば半導体基板としての単結晶シリコン基板１０表面を熱酸化して，単結晶シリコン基板１０上に，例えば厚さ１０ｎｍ程度の，いわゆるパッド酸化膜１２を形成する。続いて，このパッド酸化膜１２上に，例えばＣＶＤ（Chemical Vapor Deposition ）法を用いて，厚さ１００ｎｍ程度のＳｉ3 Ｎ4 膜１４を被着形成する。更に，このＳｉ3 Ｎ4 膜１４上に，厚さ２５０ｎｍ程度の多結晶シリコン膜１６を形成する。
【００１６】次いで，
図２に示すように，多結晶シリコン膜１６上に，フォトレジスト膜１８を塗布した後，リソグラフィ技術を用いて，素子分離領域の形状にパターニングし，トレンチ形成部２０を開口する
イ．図３，４を参照して，
【００１７】次いで，図３に示すように，フォトレジスト膜１８を除去する。次いで，
図４に示すように
露出している単結晶シリコン基板１０及び多結晶シリコン膜１６を同時にエッチングし，単結晶シリコン基板１０に例えば深さ２００ｎｍのトレンチ２２を形成する
【００１８】また，単結晶シリコン基板１０に深さ２００ｎｍのトレンチ２２が形成された段階で，Ｓｉ3 Ｎ4 膜１４上には多結晶シリコン膜１６が５０ｎｍ程度の厚さに残存している。なお，多結晶シリコンのエッチング速度が単結晶シリコンのエッチング速度より速い条件において単結晶シリコン基板１０及び多結晶シリコン膜１６を同時にエッチングする場合には，その分だけＳｉ3 Ｎ4 膜１４上に形成する多結晶シリコン膜１６の厚さを厚くすれば多結晶シリコン膜１６を残存させることができる。」
ウ．図５，６を参照して，
「【００１９】次いで，図５に示すように，熱酸化処理を行い，外部に露出した単結晶シリコン基板１０表面，即ちトレンチ２２内の側面及び底面に，厚さ２０ｎｍ程度のシリコン酸化膜２４を形成する。同時に，多結晶シリコン膜１６表面に，シリコン酸化膜２６を形成する。なお，この熱酸化は，例えば塩酸を１％含むドライ酸化雰囲気中において温度１０００℃の条件で行う。次に，
図６に示すように
バイアスＥＣＲ（Electron Cyclotron Resonance；電子サイクロトロン共鳴）を用いたＣＶＤ法により，全面に，厚さ５００ｎｍ程度のＳｉＯ
2 
絶縁膜２８を堆積し，このＳｉＯ
2 
絶縁膜２８によってトレンチ２２内を埋め込む
エ．図７を参照して，
「【００２０】次いで，
図７に示すように
ＣＭＰによりＳｉＯ
2 
絶縁膜２８をその表面から平坦に研磨していき，多結晶シリコン膜１６を露出させる
オ．図８，９を参照して，
「【００２１】次に，図８に示すように，多結晶シリコン膜１６をＫＯＨのエッチング液を用いてエッチング除去した後，Ｓｉ3 Ｎ4 膜１４をＨ3 ＰＯ4 のエッチング液を用いてエッチング除去する。このとき，多結晶シリコン膜１６側面のシリコン酸化膜２６も除去される。こうしてシリコン酸化膜２４を介してＳｉＯ2 絶縁膜２８が充填されたトレンチ２２により電気的に分離された素子形成領域３０を形成する。
【００２２】次いで，図示はしないが，ＣＶＤ法等を用いて，全面に多結晶シリコン膜を形成したのち，フォトリソグラフィ技術を用いて所定の形状にパターニングして，素子形成領域３０のパッド酸化膜１２上にゲート電極を形成する。即ち，パッド酸化膜１２をゲート酸化膜として使用する。続いて，このゲート電極をマスクとして素子形成領域３０表面に不純物を選択的に導入して，ソース領域及びドレイン領域を相対して形成する。こうして，ＳｉＯ2 絶縁膜２８が充填されたトレンチ２２により電気的に分離された素子形成領域３０に，ソース領域とドレイン領域とに挟まれたチャネル領域上にゲート酸化膜としてのパッド酸化膜１２を介してゲート電極が形成されたＭＯＳＦＥＴを形成する。」
　
　
４．本願発明と引用発明の一致点及び相違点
　
（１）対比
ア．引用発明の「Ｓｉ基板１」，「素子形成領域３」，「ダミー領域９」は，それぞれ，本願発明の「半導体基板」，「素子領域」，「ダミーの素子領域」に相当し，引用発明の「フィールド酸化膜２」が形成される領域は，本願発明の「素子分離領域」に相当する。また，引用発明の「素子形成領域３」「を画定表出するフィールド酸化膜２」が，「素子形成領域３」を囲むものであることは，引用例１の第１図（ａ）からも明らかであり，引用発明の「それをゲート電極５が配設される領域を残して取り囲むダミー領域９」がそれ（「素子形成領域３」）に近接していることは，引用例１の第１図（ａ）からも明らかである。
　よって，引用発明の「Ｓｉ基板１上に，素子形成領域３及びそれをゲート電極５が配設される領域を残して取り囲むダミー領域９を画定表出するフィールド酸化膜２を形成する工程」は，本願発明の「半導体基板に素子分離領域に囲まれた素子領域を形成し，且つ，前記素子領域に近接したダミーの素子領域を少なくとも１つ形成する工程」に相当する。
　
イ．引用発明の「素子形成領域３上にゲート電極５を形成する工程」は，本願発明の「前記素子領域にゲート電極を形成する工程」に相当する。
　
ウ．引用発明の「イオン注入用開孔７」，「レジスト膜６」は，それぞれ，本願発明の「所定パターン」，「マスク」に相当する。
　また，引用発明の「素子形成領域３とダミー領域９を一緒に表出するイオン注入用開孔７」において，「ダミー領域９」の全部が表出していることは，引用例１の第１図（ａ）からも明らかである。これに対し，本願発明の「前記ダミーの素子領域上の一部を被覆する」は，明らかに，「前記ダミーの素子領域上の一部を被覆」するとともに，被覆されていない部分を露出することを意味するものである。
　よって，本願発明の「前記素子領域を露出し，且つ前記ダミーの素子領域上の一部を被覆するように所定パターンのマスクを形成する工程」と，引用発明の「Ｓｉ基板１上に素子形成領域３とダミー領域９を一緒に表出するイオン注入用開孔７を有するレジスト膜６を形成する工程」とは，「前記素子領域を露出し，且つ前記ダミーの素子領域上の」少なくとも一部を露出「するように所定パターンのマスクを形成する工程」である点で共通する。
　
エ．引用発明の「Ａｓ＋」，「ＭＯＳＦＥＴ」，「Ａｓ＋拡散領域」は，それぞれ，本願発明の「不純物」，「トランジスタ」，「不純物拡散領域」に相当する。また，引用発明の「ダミー領域９にも同様にＡｓ＋拡散領域を形成する」において，上記ウのとおり「ダミー領域９」の全部が表出した状態で「Ａｓ＋イオンを照射」することを勘案すれば，「ダミー領域９」の全部に「Ａｓ＋拡散領域」が形成されることは，明らかである。
　よって，本願発明の「前記マスクを用いて前記半導体基板に不純物をイオン注入し，前記素子領域にトランジスタのソース／ドレイン領域を形成するとともに，前記ダミーの素子領域の一部に選択的に不純物拡散領域を形成する工程」と，引用発明の「レジスト膜６をマスクにしてＡｓ＋イオンを照射し，素子形成領域３内にＭＯＳＦＥＴのソース／ドレイン領域を形成するとともに，ダミー領域９にも同様にＡｓ＋拡散領域を形成する工程」とは，「前記マスクを用いて前記半導体基板に不純物をイオン注入し，前記素子領域にトランジスタのソース／ドレイン領域を形成するとともに，前記ダミーの素子領域の」少なくとも一部に「不純物拡散領域を形成する工程」である点で一致する。
　
オ．引用発明の「イオン注入中にイオンに照射されるレジスト膜６の表面に発生した多量の正電荷」「の殆ど」は，本願発明の「前記イオン注入時に前記マスク上に発生する電荷の少なくとも一部」に相当する。また，引用発明の「イオン注入中にイオンに照射されるレジスト膜６の表面に発生した多量の正電荷は，その殆どが導体化されているフィールド酸化膜２の表面及びスルー酸化膜１０を介してダミー領域９からＳｉ基板１内に放電されること」において，「ダミー領域９」の「Ｓｉ基板１」表面は上記エのとおり「Ａｓ＋イオンを照射」されて「Ａｓ＋拡散領域」となっていることを勘案すれば，「イオン注入中にイオンに照射されるレジスト膜６の表面に発生した多量の正電荷」「の殆ど」が「ダミー領域９」の「Ａｓ＋拡散領域」から「Ｓｉ基板１内に放電される」ことは明らかである。
　よって，本願発明の「前記イオン注入時に前記マスク上に発生する電荷の少なくとも一部は，前記マスク表面と接する不純物拡散領域を介して前記半導体基板へ流れるようにすること」と，引用発明の「イオン注入中にイオンに照射されるレジスト膜６の表面に発生した多量の正電荷は，その殆どが導体化されているフィールド酸化膜２の表面及びスルー酸化膜１０を介してダミー領域９からＳｉ基板１内に放電されること」とは，「前記イオン注入時に前記マスク上に発生する電荷の少なくとも一部は，」「不純物拡散領域を介して前記半導体基板へ流れるようにすること」である点で共通する。
　
（２）そうすると，本願発明と引用発明の一致点及び相違点は，次のとおりとなる。
　
《一致点》
「半導体基板に素子分離領域に囲まれた素子領域を形成し，且つ，前記素子領域に近接したダミーの素子領域を少なくとも１つ形成する工程と，
　前記素子領域にゲート電極を形成する工程と，
　前記素子領域を露出し，且つ前記ダミーの素子領域上の少なくとも一部を露出するように所定パターンのマスクを形成する工程と，
　前記マスクを用いて前記半導体基板に不純物をイオン注入し，前記素子領域にトランジスタのソース／ドレイン領域を形成するとともに，前記ダミーの素子領域の少なくとも一部に不純物拡散領域を形成する工程とを備え，
　前記イオン注入時に前記マスク上に発生する電荷の少なくとも一部は，不純物拡散領域を介して前記半導体基板へ流れるようにすること
　を特徴とする半導体装置の製造方法。」
　
《相違点》
《相違点１》
　本願発明は，「前記素子領域を露出し，且つ前記ダミーの素子領域上の一部を被覆するように所定パターンのマスクを形成する工程と，前記マスクを用いて前記半導体基板に不純物をイオン注入し，前記素子領域にトランジスタのソース／ドレイン領域を形成するとともに，前記ダミーの素子領域の一部に選択的に不純物拡散領域を形成する工程」であって，「マスク」のパターンが「ダミーの素子領域上の一部を被覆する」ものであるために，「不純物拡散領域」が「ダミーの素子領域の一部に選択的に」形成されるのに対し，引用発明は，上記（１）ウのとおり，「素子形成領域３とダミー領域９を一緒に表出するイオン注入用開孔７」が「ダミー領域９」の全部を表出するものであるために，上記（１）エのとおり，「ダミー領域９にも同様にＡｓ＋拡散領域を形成する」際の「Ａｓ＋拡散領域」が「ダミー領域９」の全部に形成される点。
《相違点２》
　「前記半導体基板に素子分離領域に囲まれた素子領域を形成し且つダミーの素子領域を少なくとも１つ形成する工程」に関し，本願発明は「前記半導体基板にトレンチを形成する工程と，前記半導体基板全面にシリコン酸化膜を堆積させる工程と，前記シリコン酸化膜表面を化学的機械的研磨法によりポリッシングして前記半導体基板表面の前記トレンチに埋め込まれた以外の前記シリコン酸化膜を除去して前記素子分離領域を形成する工程を備え」ているのに対し，引用発明は「通常の選択酸化手段により行」う工程である点。
《相違点３》
　「前記イオン注入時に前記マスク上に発生する電荷の少なくとも一部」が「前記半導体基板へ流れる」経路に関し，本願発明は，「前記マスク表面と接する不純物拡散領域」であるために，「前記マスク表面と接する不純物拡散領域を介して前記半導体基板へ流れるようにする」のに対し，引用発明は，「Ａｓ＋拡散領域」が「レジスト膜６の表面」と接したものでないために，「導体化されているフィールド酸化膜２の表面及びスルー酸化膜１０を介してダミー領域９からＳｉ基板１内に放電される」点。
　
５．相違点についての検討
　上記各相違点について，それぞれ検討する。
　
（１）相違点１について
ア．上記３．（３）イ，エによれば，引用例２には，「本実施例では，レジストマスク１がフィールド酸化膜３を覆い，かつ
スクライブライン２上のＳｉ露出面にレジストマスク１の一部１ａが接触する
スクライブライン２上の一部を被覆する一部１ａを有するレジストマスク１が残留する
この図２（ｄ）の状態の素子に対して
イオン６の注入が行われる
レジストマスク１が
スクライブライン２に接続されている
正電荷７はゲート酸化膜４を通過せずに，レジストマスク１表面からその一部１ａを通って
Ｓｉ露出面に流れ込む
スクライブライン２
を一例として述べたが
半導体が露出した面にレジストマスク１を接触させることによっても同様の効果が得られる
　
イ．上記３．（４）イ，ウによれば，引用例３には，「
半導体装置内に，チヤージを逃がすためにのみ使用する活性領域を設け，イオン注入時に，レジストを，この活性領域に接着させるパターンを形成しておく
イオン注入
レジスト上に帯電していた電荷は，この活性領域に導かれて逃げていく
トランジスタのゲート酸化膜破壊
を防止する
（５）はレジストで，活性領域（１）の中に，その一部が接触するようパターンニング
　
ウ．上記ア，イより，半導体の露出面（活性領域）の一部をレジストが接触するように被覆させた状態でイオン注入することにより，レジスト上に帯電する電荷を，半導体の露出面（活性領域）から流れるようにし，トランジスタのゲート酸化膜破壊を防止することは，引用例２，３にも記載されているように当業者における周知技術である。
　
エ．また，上記３．（３）アによれば，引用例２には，「図４に示してあるように，イオン注入工程における従来の素子断面では，
レジストマスク１のスクライブライン２との間にフィールド酸化膜３の表面領域が存在する
レジストマスク１とスクライブライン２との間にあるフィールド酸化膜３の表面領域を通過してレジストマスク１上の正電荷７がスクライブライン２に流れ込むことも考えられるが
フィールド酸化膜３表面の抵抗が高い
この経路を通過する電流もわずかと考えられる
レジストマスク１表面に蓄積した正電荷７の大部分はゲート酸化膜４を通過する
　そして，上記３．（３）ウ，エによれば，引用例２には，「図３はこの発明の作用を具体的に示すために
レジストマスク１及びフィールド酸化膜３の表面での電流の流れやすさ
レジストマスク１表面の方が一桁以上も電流が流れやすい
表面抵抗の高いフィールド酸化膜３表面部分を，抵抗の低いレジストマスク１で覆ったことによって
正電荷７は
レジストマスク１表面からその一部１ａを通って矢印で示すようにスクライブライン２上のＳｉ露出面に流れ込む
　
オ．これに対し，引用発明も，「イオン注入中にイオンに照射されるレジスト膜６の表面に発生した多量の
正電荷は
フィールド酸化膜２の表面
を介して
Ｓｉ基板１内に放電される
　
カ．よって，引用発明において，正電荷を放電する効果をさらに向上させるために，引用例２，３に記載された上記ウの周知技術を採用し，「イオン注入用開孔７を有するレジスト膜６」を，「ダミー領域９」の一部と接触するように該「ダミー領域９」の一部を被覆したものとすることは，当業者が容易になし得たことである。
　そうすると，引用発明の「レジスト膜６をマスクにしてＡｓ＋イオンを照射し，」「ダミー領域９にも同様にＡｓ＋拡散領域を形成する工程」においても，「ダミー領域９」の一部が被覆されているために，「Ａｓ＋拡散領域」が「ダミー領域９」の一部に選択的に形成されることは明らかである。
　
キ．したがって，引用発明において，引用例２，３に記載された周知技術を採用することにより，相違点１に係る構成とすることは，当業者が容易になし得たことである。
　
（２）相違点２について
ア．上記３．（５）イ，エ，オによれば，引用例４には，「領域２０８と図の左側にある回路（図示されていない）との間の
基板および
基板に対して，および
基板および
基板に対して
基板の中にまで達するトレンチが作成される
トレンチ２１４を充填するために
基板の上に対し再充填層２１６の沈着が行われる
活性領域の上および見かけの活性領域の上にも沈着が行われる
再充填層２１６は二酸化シリコン
活性領域２１０および見かけの活性領域２０８，２１２の上の再充填層を除去するために，再充填層２１６の表面がＣＭＰを用いて平坦化される
　ここで，「再充填層２１６」が充填された「トレンチ２１４」が活性領域および見かけの活性領域を分離する素子分離領域となることは，明らかである。
　
イ．上記３．（６）ア〜エによれば，引用例５には，「図２に示すように，多結晶シリコン膜１６上に，フォトレジスト膜１８を塗布した後，リソグラフィ技術を用いて，
素子分離領域の形状に
トレンチ形成部２０を開口する
単結晶シリコン基板１０に
トレンチ２２を形成する
全面に
ＳｉＯ
2 
絶縁膜２８を堆積し，このＳｉＯ
2 
絶縁膜２８によってトレンチ２２内を埋め込む
ＣＭＰによりＳｉＯ
2 
絶縁膜２８をその表面から平坦に研磨していき，多結晶シリコン膜１６を露出させる
　
ウ．上記ア，イより，基板にトレンチを形成する工程と，基板全面にシリコン酸化膜を形成する工程と，シリコン酸化膜表面をＣＭＰにより平坦化してトレンチに埋め込まれた以外のシリコン酸化膜を除去する工程により，素子分離領域を形成することは，引用例４，５にも記載されているように当業者における周知技術である。
　
エ．よって，引用発明の「通常の選択酸化手段により」「Ｓｉ基板１上に，素子形成領域３及びそれをゲート電極５が配設される領域を残して取り囲むダミー領域９を画定表出するフィールド酸化膜２を形成する工程」において，「通常の選択酸化手段により」「フィールド酸化膜２を形成する工程」に代えて，同じく素子分離領域の形成技術として周知である，引用例４，５に記載された上記ウの周知技術を採用し，Ｓｉ基板１にトレンチを形成する工程と，Ｓｉ基板１全面にシリコン酸化膜を形成する工程と，シリコン酸化膜表面をＣＭＰにより平坦化してトレンチに埋め込まれた以外のシリコン酸化膜を除去する工程により，「フィールド酸化膜２」に代わる素子分離領域を形成することは，当業者が必要に応じて適宜なし得た技術的な設計事項である。
　
オ．また，上記３．（５）ウによれば，引用例４には，「図４（Ｂ）において，
領域２１０は活性領域になり，一方領域２０８，２１２は「見かけの」活性領域になる
「見かけの活性領域」という用語は，活性領域と同じように作成されるが，しかし後で能動デバイスまたは受動デバイスには発展しない基板内の領域
　
カ．したがって，引用発明において，引用例４，５に記載された周知技術を採用することにより，相違点２に係る構成とすることは，当業者が適宜なし得たことである。
　
（３）相違点３について
ア．引用発明は，「イオン注入中にイオンに照射されるレジスト膜６の表面に発生した多量の正電荷は，その殆どが
導体化されているフィールド酸化膜２の表面及びスルー酸化膜１０を介して
導体化されている
及びスルー酸化膜１０を介して
前記マスク表面と接する不純物拡散領域を介して
　
イ．そこで，本願の明細書又は図面の記載を検討すると，「ダミーの素子領域」における「マスク表面」と「不純物拡散領域」（「半導体基板」）との関係に関して，次の記載がある。
（ア）図１〜１０を参照して，
「【０００９】
【発明の実施の形態】以下，図面を参照して発明の実施の形態を説明する。まず，図１乃至図１０を参照して
第１の実施例
半導体基板表面１は，９５０℃の水素燃焼酸化法により厚さ５０ｎｍのシリコン酸化膜（ＳｉＯ
2 
）２を形成する
・・・
【００１１】次に，リソグラフィ技術により不必要な部分をフォトレジスト２３により被覆し，リン（Ｐ）を４００ｋｅＶ，ドーズ量１×１０13ｃｍ-2の条件で半導体基板１にイオン注入してＮ型ウエル７を形成する。このとき図示はしないがＭＩＳトランジスタのしきい値電圧を調整するイオン注入を同様の方法で行う（図４（ａ））。次に，
素子領域２０上及びダミーの素子領域２１上に形成されているシリコン酸化膜２をＮＨ
4 
Ｆ溶液によりエッチング除去する（図４（ｂ））
半導体基板１を乾燥酸素酸化法により熱処理を行って素子領域２０及びダミーの素子領域２１表面に厚さ８ｎｍのシリコン酸化膜（ＳｉＯ
2 
）８を形成する
ゲート電極に用いる厚さ２００ｎｍ程度のポリシリコン膜９をＣＶＤ法により堆積させる（図５（ａ））
【００１２】次に，半導体基板１上にゲート電極１０を被覆するようにシリコン窒化膜（ＳｉＮ）を１００ｎｍ程度堆積させる。このシリコン窒化膜をＲＩＥ技術により異方性エッチングを行ってゲート電極１０の両側にサイドウォール１３を形成する。シリコン窒化膜をエッチングする際にはシリコン酸化膜やポリシリコン膜との選択比が十分得られるような条件で行う（図６（ａ））。次に，
半導体基板１をＮ型不純物のイオン注入時のマスク用のフォトレジスト２４で被覆する
フォトレジスト２４は，Ｎ型ウエル７が形成された素子領域２０を完全に被覆し，且つ一部のダミーの素子領域２１には開口部２５を部分的に形成しておく（図８（ａ））
この状態で半導体基板１にＡｓを６０ｋｅＶ，ドーズ量４×１０
15
ｃｍ
-2
の条件でイオン注入して，Ｎ型ＭＯＳトランジスタ側の素子領域２０ｎのゲート電極１０の両側及び開口部２５内のダミーの素子領域２１にＮ型不純物拡散領域１４を形成する（図６（ｂ））
【００１３】次に，
半導体基板１に形成されたフォトレジスト２４を除去してから半導体基板１をＰ型不純物のイオン注入時のマスク用のフォトレジスト２６で被覆する
フォトレジスト２６は，Ｎ型ＭＯＳトランジスタ側の素子領域２０を完全に被覆し，且つ一部のダミーの素子領域２１には，フォトレジスト２４の場合と相補的な開口部２７を形成しておく（図８（ｂ））
この状態で半導体基板１にＢＦ
2
を３５ｋｅＶ，ドーズ量３×１０
15
ｃｍ
-2
の条件でイオン注入して，Ｎ型ウエル７内の素子領域２０ｐのゲート電極１０の両側及び開口部２７内のダミーの素子領域２１にＰ型不純物拡散領域１５を形成する（図７（ａ），図１０）
フォトレジスト２６を除去してからシリコン酸化膜２（審決注：この「シリコン酸化膜２」は，段落【００１１】及び図４（ｂ）に記載されたとおり，この段階では除去されているから，「シリコン酸化膜８」の誤記である。他の箇所にも「８」を「２」と記載したものがあるが，同様に誤記である。）の不純物拡散領域上に形成されて露出している部分をＮＨ
4 
Ｆ溶液によりエッチング除去する（図７（ｂ））
【００１４】次に，従来の方法で，半導体基板１の上に層間絶縁膜を形成し，この層間絶縁膜の平坦化処理をＣＭＰなどにより行う。さらに，この層間絶縁膜にコンタクト孔を形成してＡｌ−Ｓｉ−Ｃｕなどのアルミニウム合金を用いて金属配線膜をスパッタリングにより形成し，これをパターニングして，このコンタクトホールを介してソース／ドレイン領域１４又は１５とゲート電極１０間とを電気的に接続する。このようにして半導体基板１上にＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタが形成される。
この実施例のＭＩＳトランジスタでは，イオン注入時にフォトレジスト表面に発生する電荷がフォトレジストの表面に沿ってダミーの素子領域に流れる
（イ）図１６，１７を参照して，
「【００２２】次に，
図１６及び図１７を参照して本発明の作用効果を説明する
ＭＩＳトランジスタのソース／ドレイン領域がイオン注入法により形成される場合において，ゲート絶縁膜がチャージングダメージを受けることの少ない本発明による方法のメカニズムを説明する
【００２３】すなわち
図１６に示すように
半導体基板１は
素子領域２０及びダミーの素子領域２１の表面にゲート絶縁膜として利用されるシリコン酸化膜２（審決注：「シリコン酸化膜２」は「シリコン酸化膜８」の誤記である。）が形成されている
この素子領域２０にＰ型不純物をイオン注入するためにマスク用のフォトレジスト３２が半導体基板１上に形成される
このフォトレジスト３２を介してＰ型不純物２２がイオン注入されて素子領域２０にソース／ドレイン領域（図示せず）が形成される
【００２４】
このときフォトレジスト３２は，図１７に示すように，素子領域２０に近接している任意のダミーの素子領域２１上にその端部が位置するようなパターンで形成されている
すなわち，こうしてイオン注入時のマスクパターンの端部をダミーの素子領域上に設定することで，イオン注入により生じた電荷は，ゲート絶縁膜にダメージを与えずにこの端部からシリコン基板へ流れる
　
ウ．上記イ（ア）によれば，第１の実施例として，「半導体基板表面１」に「シリコン酸化膜（ＳｉＯ2 ）２を形成」し，「素子領域２０上及びダミーの素子領域２１上に形成されているシリコン酸化膜２」を「エッチング除去」し（図４（ｂ）），「半導体基板１」の「素子領域２０及びダミーの素子領域２１表面」に再度「厚さ８ｎｍのシリコン酸化膜（ＳｉＯ2 ）８を形成」しており，その後「ゲート電極に用いる」「ポリシリコン膜９」を堆積させる（図５（ａ））から，「シリコン酸化膜８」はゲート絶縁膜として利用されるものである。そして，「フォトレジスト２４」で被覆して行った「イオン注入」（図６（ｂ））及び「フォトレジスト２６」で被覆して行った「イオン注入」（図７（ａ））の後，「フォトレジスト２６」を除去してから，「シリコン酸化膜８」の不純物拡散領域上に形成されて露出している部分を「エッチング除去」している（図７（ｂ））。よって，イオン注入が行われている段階では，「素子領域２０」のゲート絶縁膜（「シリコン酸化膜８」）と同時に形成された「ダミーの素子領域２１」の「シリコン酸化膜８」が，「フォトレジスト２４」又は「フォトレジスト２６」と「半導体基板表面１」との間に残存しているといえる。
　また，上記イ（イ）によれば，本発明の作用効果を説明する図１６においても，「素子領域２０及びダミーの素子領域２１の表面にゲート絶縁膜として利用されるシリコン酸化膜８が形成されている」状態で「イオン注入」が行われ，これによって「こうしてイオン注入時の
マスクパターンの端部をダミーの素子領域上に設定する
イオン注入により生じた電荷は
この端部からシリコン基板へ流れる
　したがって，本願発明は，「フォトレジスト２４，２６」と「半導体基板表面１」との間に「シリコン酸化膜８」（すなわちゲート絶縁膜）程度の介在物があり，実質的な電荷の経路が，
マスク表面，シリコン酸化膜８及び不純物拡散領域を介して
前記マスク表面と接する不純物拡散領域を介して
　
エ．一方，上記３．（１）エによれば，引用例１には，「
イオン注入が行われている時点では
イオンが透過する薄い絶縁膜即ちスルー酸化膜１０は底面までが完全に導体化される
　
オ．そうすると，上記ウのとおり，本願発明の「
前記マスク表面と接する不純物拡散領域を介して
薄い
　
カ．よって，相違点３に係る構成は，上記（１）で検討したように，引用発明において引用例２，３に記載された周知技術を採用し，相違点１に係る構成とすることにより，自然と満たされるものである。
　
キ．なお，仮に，引用発明における「イオン注入中にイオンに照射されるレジスト膜６の表面に発生した多量の正電荷」の経路として，「導体化されている」「スルー酸化膜１０を介して」いることが，本願発明との実質的な相違点であるとした場合について，一応検討する。
（ア）上記３．（４）ウ，エによれば，引用例３には，「
Ｃ
３
は自然酸化膜（〜２０Å程度）（７）を絶縁膜とし
キヤパシタＣ
３
は自然酸化膜（７）がない場合は単に抵抗となる
自然酸化膜（７）の他に
酸化膜が残り膜厚が少々厚くなつていても，ゲート酸化膜（１０）よりも薄ければよい
最初に酸化膜の絶縁破壊耐圧
を超えるのは
キヤパシタＣ
３
である
一度このキヤパシタＣ
３
の酸化膜が破壊された場合には，レジスト表面上の電荷は，キヤパシタＣ
３
を伝わり，半導体基板（９）に流れるため，電位Ｖは下がる
キヤパシタＣ
２
の絶縁膜，すなわち，ゲート酸化膜（１０）が破壊される事はない
自然酸化膜（７）が全くない場合はキヤパシタＣ
３
は抵抗に変わり，レジスト上の電荷はこの抵抗を通つて半導体基板（９）へ逃げ，同様にしてチヤージアツプによるゲート酸化膜（１０）の破壊は起こらない
キヤパシタＣ
３
の絶縁膜厚はゲート酸化膜（１０）の膜厚よりも薄ければ
自然酸化膜（７）の他に薄い酸化膜が残つていてもこの防止方法は成立する
（イ）よって，引用発明において，引用例２，３に記載された周知技術を適用する際に，上記引用例３の「酸化膜が全くない場合」を採用して，「ダミー領域９」にはスルー酸化膜等の酸化膜を設けずに，「Ｓｉ基板１」上に直接接触するように「レジスト６」を形成することにより，本願発明のように，「前記イオン注入時に前記マスク上に発生する電荷の少なくとも一部は，
前記マスク表面と接する不純物拡散領域を介して
　
ク．以上のとおり，いずれにしても，引用発明において，引用例３の記載を勘案しつつ，引用例２，３に記載された周知技術を適用することにより，相違点３に係る構成とすることは，当業者が容易になし得たことである。
　
（４）したがって，本願発明は，引用発明に，引用例２，３に記載された発明及び引用例４，５に記載された発明を，それぞれ適用することにより，当業者が容易に発明をすることができたものである。
　
　
第４．結言
　以上のとおり，本願発明は，引用例１〜５に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
　よって，結論のとおり審決する。