【事件の表示】
　特願２００３−１４７９１２「ＣＭＯＳ光センサとその動作方法」拒絶査定不服審判事件〔平成１６年２月２６日出願公開、特開２００４−６４０５４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１５年５月２６日の出願（優先権主張２００２年７月３０日　台湾）であって、平成１８年１月１３日付けで手続補正がなされ、平成１９年３月３０日付けで拒絶査定がなされ、それに対して、同年７月２日に拒絶査定に対する審判請求がなされるとともに、同年８月１日付けで手続補正がなされ、その後、平成２１年１２月２１日付けで審尋がなされ、それに対する回答はなかったものである。
　
２．平成１９年８月１日付けの手続補正について
（１）補正の内容
　平成１９年８月１日付けの手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜１４を、補正後の特許請求の範囲の請求項１〜１４と補正するものであり、補正前後の請求項１は以下のとおりである。
（補正前）
　「【請求項１】　第１数量の光感応セルを有する第１光感応線と、
　前記第１数量の光感応セルより少ない第１数量のキャパシタを有し、前記第１光感応線の光感応セルが光線に感応して生成した電位を保存する、第１キャパシタアレイと、を具えることを特徴とするＣＭＯＳ光センサ。」
　
（補正後）
　「【請求項１】　第１数量の光感応セルを有する第１光感応線と、
　前記光感応セルの第１数量より少ない数量のキャパシタを有し、前記第１光感応線の光感応セルが光線に感応して生成した電位を保存する、第１キャパシタアレイと、を具えることを特徴とするＣＭＯＳ光センサ。」
　
（２）補正事項の整理
　本件補正における補正事項を整理すると、以下のとおりである。
（２−１）補正事項１
　補正前の請求項１の「前記第１数量の光感応セルより少ない第１数量のキャパシタを有し、」を、補正後の請求項１の「前記光感応セルの第１数量より少ない数量のキャパシタを有し、」と補正すること。
　
（２−２）補正事項２
　補正前の請求項２の「前記第１数量のキャパシタより少ない第２数量のキャパシタを有する第２キャパシタアレイをさらに具え、」を、補正後の請求項２の「前記第１数量より少ない第２数量のキャパシタを有する第２キャパシタアレイをさらに具え、」と補正すること。
　
（２−３）補正事項３
　補正前の請求項３の「前記第２光感応線の光感応セルが光線に感応して生成する電位と、前記第１光感応線の光感応セルが光線に感応して生成する電位とを、予め決定された順序で前記第１キャパシタアレイに順次保存すること」を、補正後の請求項３の「前記第２光感応線の光感応セルが光線に感応して生成する電位と、前記第１光感応線の光感応セルが光線に感応して生成する電位とを、前記第１キャパシタアレイに順次保存すること」と補正すること。
　
（２−４）補正事項４
　補正前の請求項４の「前記第２数量の光感応セルより少ない第２数量のキャパシタを有する第２キャパシタアレイをさらに具え、」を、補正後の請求項４の「前記光感応セルの第２数量より少ない数量のキャパシタを有する第２キャパシタアレイをさらに具え、」と補正すること。
　
（２−５）補正事項５
　補正前の請求項５の「前記複数個の光感応線の各々の前記複数個の光感応セルが光線に感応して生成する電位を前記キャパシタアレイの一部に予め決定された順序で順次保存するキャパシタアレイ群とを具える」を、補正後の請求項５の「前記複数個の光感応線の各々の前記複数個の光感応セルが光線に感応して生成する電位を前記キャパシタアレイの一部に順次保存するキャパシタアレイ群とを具える」と補正すること。
　
（２−６）補正事項６
　補正前の請求項１１の「ＣＭＯＳ光センサの光感応線内の光感応セルの第２の部分を露光し、対応する電荷を変換して対応した電位を得るステップと、前記電位を第１キャパシタアレイに保存するステップと、前記第１キャパシタアレイに保存した電位を読み出すステップとを繰り返して、前記光感応線内の光感応セルをすべて処理するステップとを含む」を、補正後の請求項１１の「ＣＭＯＳ光センサの光感応線内の光感応セルの第２の部分を露光し、かつ前記光感応線内のすべての光感応セルが処理されるまで、対応する電荷を変換して対応した電位を得るステップと、前記電位を第１キャパシタアレイに保存するステップと、前記第１キャパシタアレイに保存した電位を読み出すステップとを繰り返すステップとを含む」と補正すること。
　
（２−７）補正事項７
　補正前の請求項１２の「複数個のキャパシタアレイの１つに保存した電位がまだ読み出しを完了しない場合、前記対応する電荷を変換して対応した電位を得ると共に、前記電位をまだ読み出しを完了していない前記キャパシタアレイの残りの前記複数個のキャパシタアレイのいずれかへ保存するステップと、　それぞれの前記複数個のキャパシタアレイに保存した電位を所定の順序で読み出すステップと、　ＣＭＯＳ光センサの光感応線内の光感応セルの第２の部分を露光し、対応する電荷を変換して対応した電位を得るステップと、前記電位を第１キャパシタアレイに保存するステップと、前記第１キャパシタアレイに保存した電位を読み出すステップとを繰り返して、前記光感応線内の光感応セルをすべて処理するステップとを含む」を、補正後の請求項１２の「前記対応する電荷を変換して対応した電位を得ると共に、前記電位をまだ読み出しを完了していない前記キャパシタアレイの残りの前記複数個のキャパシタアレイのいずれかへ保存するステップと、　それぞれの前記複数個のキャパシタアレイに保存した電位を所定の順序で読み出すステップと、　ＣＭＯＳ光センサの光感応線内の光感応セルの第２の部分を露光し、かつ前記光感応線内のすべての光感応セルが処理されるまで、対応する電荷を変換して対応した電位を得るステップと、前記電位を第１キャパシタアレイに保存するステップと、前記第１キャパシタアレイに保存した電位を読み出すステップとを繰り返すステップとを含む」と補正すること。
　
（２−８）補正事項８
　補正前の請求項１３の「ＣＭＯＳ光センサの光感応線内の光感応セルの第２の部分を露光し、対応する電荷を変換して対応した電位を得るステップと、前記電位を第１キャパシタアレイに保存するステップと、前記第１キャパシタアレイに保存した電位を読み出すステップとを繰り返して、前記光感応線内の光感応セルをすべて処理するステップとを含む」を、補正後の請求項１３の「ＣＭＯＳ光センサの光感応線内の光感応セルの第２の部分を露光し、かつ前記光感応線内のすべての光感応セルが処理されるまで、対応する電荷を変換して対応した電位を得るステップと、前記電位を第１キャパシタアレイに保存するステップと、前記第１キャパシタアレイに保存した電位を読み出すステップとを繰り返すステップとを含む」と補正すること。
　
（３）補正の目的及び新規事項追加の有無について
　補正事項１〜８は、いずれも補正前の各請求項の記載を、より分かりやすくしたものと認められるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　また、補正事項１〜８は、いずれも補正前の請求項の記載内容を実質的に変更するものではなく、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであることは明らかであるから、当初明細書等の範囲内においてなされたものである。
　したがって、補正事項１〜８は、いずれも特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすものである。
　
（４）本件補正についてのまとめ
　以上検討したとおり、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものであるから、適法になされたものである。
　
３．本願発明
　上記２．において検討したとおり、本件補正は適法になされたものであるから、本願の請求項１〜１４に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１４に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載された事項により特定される、上記２．（１）の「補正後」の箇所に記載したとおりのものである。
　
４．引用刊行物に記載された発明
（１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開昭５８−１９５３７３号公報（以下「引用例」という。）には、第１図、第２図、第４図及び第５図とともに以下の記載がある。
（１−１）「
本発明は固体光電変換装置に関し，特にファクシミリ等の原稿読取装置の小型化，低価格化のために，そのセンサ部に使用される密着型イメージセンサに関する。
　
（１−２）「第１図は本発明の固体光電変換装置の基本構成を示している。
第１図（ａ）において１は（１）〜（ｎ）までの各ブロックを順次スイッチングするブロック駆動回路，２は蓄積型イメージセンサアレイと薄膜トランジスタアレイの１つのブロックを示しており，その具体的な構成は第１図（ｂ）に示す通りである。１ブロックは図に示すようにｍ個のセンサ素子と薄膜トランジスタ素子の対からなり，ブロックはｎ個あるため全体のビット数はｎ×ｍ個である。３，４はそれぞれｍ個の検出回路とこれを走査する走査回路等からなる読取装置で，３は奇数ブロック用，４は偶数ブロック用である。
６，７は各ブロックのそれぞれ対応するビットつまり各ブロックのそれぞれｊ番目のビットから出る信号線を共通に結びこれを読取回路に接続する共通配線群で，６は奇数ブロック用，７は偶数ブロック用である。また８は各ブロックの薄膜トランジスタの共通ゲートからブロック駆動回路１に至る配線群である。第１図（ｂ）において９は蓄積型イメージセンサの共通電極，１０は蓄積型イメージセンサの１ビットの等価回路を示しており，図に示すように１ブロック中にｍ個のセンサ素子がアレイになっており　Ｓ（ｉ，ｊ）はｉブロックのｊ番目のセンサ素子を示している。１１は薄膜トランジスタであり，図に示すようにセンサ１ビットに対し１個ずつ直列に接続されており，ゲートは共通にして配線１２によってブロック駆動回路１に接続されている。この配線１２がｎ本まとまったものが配線群８である。また１３は読取回路３または４に至る配線群であり，それぞれＳ（１，ｊ），Ｓ（３，ｊ），Ｓ（５，ｊ）…あるいはＳ（２，ｊ），Ｓ（４，ｊ），Ｓ（６，ｊ）…のビットから出ている配線を共通にした配線群が６，７である
　
動作の概略を第２図を用いて説明する。第２図は１〜４ブロックまでのブロック駆動回路によるスイッチングと読取回路の検出と走査のタイミングの一例を示したものである。まずブロック駆動回路１によってブロック１の薄膜トランジスタアレイがＯＮ状態となり，１ビット目からｍビット目までのセンサ素子に蓄積された信号電荷の検出が，読取回路３のｍ個の検出回路で始まる。
　
このように１ブロック中の薄膜トランジスタのスイッチングを同時に行い信号電荷を一旦移動させるという操作を行うことによって応答速度の遅い薄膜トランジスタを使用しても実効的に走査速度を上げることができる。
　
（１−３）「次に読取回路の検出回路と走査回路について３つの実施例とスイッチングのタイミングチャートを図示しながら動作を説明する。
第４図は読取回路の３つの実施例を示している。第４図（ａ）において１４はリセット可能な積分器，１５はスイッチング用ＦＥＴを示している。また（１），（２），…（ｍ）はそれぞれのブロックの１番目からｍ番目の信号線に対応している。
第４図（ｂ）において１６は信号電荷蓄積用コンデンサ，１７はリセット用ＦＥＴ，１８はスイッチング用ＦＥＴ，１９は積分器もしくはバッファアンプであり，１９が積分器の場合，信号電荷蓄積用コンデンサに蓄積された電荷はすべて積分器に流れ込むため１７のリセット用ＦＥＴは必要ない。
　
（２）ここにおいて、第４図（ｂ）に記載された「読取回路」についてみると、当該「読取回路」は、第１図（ａ）において「３」及び「４」という番号が付された回路に対応するものであるから２個存在しており、各「読取回路」は、第４図（ｂ）において「１６」という番号が付された「信号電荷蓄積用コンデンサ」を、「センサ素子及び薄膜トランジスタ素子の対」と同様にｍ個備えていることが明らかである。
　そして、「まずブロック駆動回路１によってブロック１の薄膜トランジスタアレイがＯＮ状態となり，１ビット目からｍビット目までのセンサ素子に蓄積された信号電荷の検出が，読取回路３のｍ個の検出回路で始まる。」（３ページ左上欄２０行〜右上欄４行）、及び「このように１ブロック中の薄膜トランジスタのスイッチングを同時に行い信号電荷を一旦移動させるという操作を行うことによって応答速度の遅い薄膜トランジスタを使用しても実効的に走査速度を上げることができる。」（３ページ右上欄１７行〜左下欄１行）という記載から、「読取回路」は、「センサ素子」に蓄積された信号電荷を「信号電荷蓄積用コンデンサ」に一旦移動させることにより、「センサ素子」に蓄積された信号電荷の検出を行っていることが明らかである。
　
（３）したがって、引用例には以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　「１ブロックがｍ個のセンサ素子及び薄膜トランジスタ素子の対からなり、ブロックがｎ個あるため全体のビット数がｎ×ｍ個である蓄積型イメージセンサアレイ及び薄膜トランジスタアレイと、
　各々ｍ個の信号電荷蓄積用コンデンサを備えた２個の読取回路を備え、前記読取回路は、前記センサ素子に蓄積された信号電荷を前記信号電荷蓄積用コンデンサに一旦移動させることにより、前記センサ素子に蓄積された前記信号電荷の検出を行うことを特徴とする固体光電変換装置。」
　
５．本願発明と引用発明との対比
（１）引用発明の「センサ素子」が光に反応するものであることは自明であるから、引用発明の「センサ素子」は、本願発明の「光感応セル」に相当する。
　また、引用発明の「蓄積型イメージセンサアレイ」は、本願発明の「光感応セル」に相当する「センサ素子」をｎ×ｍ個有していることが明らかであるが、引用発明は「ファクシミリ等の原稿読取装置」に用いられることを前提とするものであるから、ｎ×ｍ個の「センサ素子」が線状に並んで設けられていることは当業者にとって明らかである。
　したがって、引用発明の「ｎ×ｍ個」、「蓄積型イメージセンサアレイ」は、各々本願発明の「第１数量」、「第１光感応線」に相当し、引用発明の「１ブロックがｍ個のセンサ素子及び薄膜トランジスタ素子の対からなり、ブロックがｎ個あるため全体のビット数がｎ×ｍ個である蓄積型イメージセンサアレイ及び薄膜トランジスタアレイ」は、本願発明の「第１数量の光感応セルを有する第１光感応線」に相当する。
　
（２）引用発明における各「読取回路」内のｍ個の「信号電荷蓄積用コンデンサ」についてみると、当該「信号電荷蓄積用コンデンサ」は、本願発明の「光感応セル」に相当する「センサ素子」に蓄積された「信号電荷」を「一旦移動させることにより、前記センサ素子に蓄積された前記信号電荷の検出を行う」ためのものであるが、「センサ素子」における「信号電荷」が、当該「センサ素子」が光線に感応して生成した電位に応じて蓄積されるものであることは当業者にとって明らかであるから、引用発明において、「センサ素子」に蓄積された「信号電荷」を「信号電荷蓄積用コンデンサ」に「一旦移動」することは、「センサ素子」が光線に感応して生成した電位を「信号電荷蓄積用コンデンサ」に保存することにほかならない。
　したがって、引用発明におけるｍ個の「信号電荷蓄積用コンデンサ」は、本願発明の「第１キャパシタアレイ」と同様に、「前記第１光感応線の光感応セルが光線に感応して生成した電位を保存する」機能を有するものであると認められる。
　また、引用発明において、「信号電荷蓄積用コンデンサ」の個数であるｍが、「センサ素子」の個数であるｎ×ｍよりも少ないことは自明である。
　以上を総合すると、引用発明の「各々ｍ個の信号電荷蓄積用コンデンサを備えた２個の読取回路を備え、前記読取回路は、前記センサ素子に蓄積された信号電荷を前記信号電荷蓄積用コンデンサに一旦移動させることにより、前記センサ素子に蓄積された前記信号電荷の検出を行う」という構成は、本願発明の「前記光感応セルの第１数量より少ない数量のキャパシタを有し、前記第１光感応線の光感応セルが光線に感応して生成した電位を保存する、第１キャパシタアレイと、を具える」構成に対応しており、両者は、「前記光感応セルの第１数量より少ない数量のキャパシタを有し、前記第１光感応線の光感応セルが光線に感応して生成した電位を保存する、複数のキャパシタと、を具える」構成である点で一致する。
　
（３）引用発明の「固体光電変換装置」は本願発明の「ＣＭＯＳ光センサ」に対応しており、両者は「光センサ」である点で一致する。
　
（４）したがって、本願発明と引用発明とは、
　「第１数量の光感応セルを有する第１光感応線と、
　前記光感応セルの第１数量より少ない数量のキャパシタを有し、前記第１光感応線の光感応セルが光線に感応して生成した電位を保存する、複数のキャパシタと、を具えることを特徴とする光センサ。」
　
　である点で一致し、以下の点で相違する。
　
（相違点１）
　「複数のキャパシタ」が、本願発明では「キャパシタアレイ」であるのに対し、引用発明では「キャパシタアレイ」であることが特定されていない点。
　
（相違点２）
　「光センサ」が、本願発明では「ＣＭＯＳ光センサ」であるのに対して、引用発明では「ＣＭＯＳ光センサ」ではない点。
　
６．相違点についての当審の判断
（１）相違点１について
　引用発明においては、「読取回路」内にｍ個の「信号電荷蓄積用コンデンサ」が設けられているが、一般に、同一の素子を多数設けるに際して、各素子を無秩序に形成するよりも並べて形成する方が、設計、製造、診断等の面ではるかに効率的であることは当業者における技術常識であると認められるから、引用発明において、「読取回路」内にｍ個の「信号電荷蓄積用コンデンサ」を設けるに際して、当該「信号電荷蓄積用コンデンサ」を並べて形成すること、すなわち、「信号電荷蓄積用コンデンサ」のアレイを形成することは、当業者が容易になし得たことである。
　したがって、相違点１は当業者が容易になし得た範囲に含まれる程度のものである。
　
（２）相違点２について
（２−１）一般に、ファクシミリの密着型イメージセンサ等に用いられる光センサをＣＭＯＳデバイスを用いて実現することは、例えば、本願の優先権主張の日前に日本国内において頒布された以下の周知例１〜３に記載されているように、当業者における周知技術である。
（２−１−１）周知例１：特開２０００−３１１９９６号公報
　「【０００１】
【発明の属する技術分野】本発明は半導体装置及びその製造方法並びにそれを用いたイメージセンサ装置に関し、特に絶縁基板上に半導体素子が形成された半導体装置及びその製造方法並びにそれを用いたイメージセンサ装置に関する。」
　「【００４７】次に、本イメージセンサの回路構成について図５を参照して説明する。図５（Ａ）は本イメージセンサの回路図である。
同図において、本イメージセンサは、シフトレジスタ及びバッファからなるＣＭＯＳ構成の走査回路１０１と、走査回路１０１の各段の出力に接続されたｐ型トランジスタによるスイッチ１０５と、このスイッチ１０５に接続されたフォトダイオード１１３と、スイッチに接続され電荷を蓄積する蓄積容量１８３とを含んで構成されている。
　
（２−１−２）周知例２：特開平８−６４７９５号公報
　「【０００１】
【産業上の利用分野】本発明は、ファクシミリ，イメージスキャナー，光学式文字読取装置等の画像入力装置の駆動回路にスイッチング素子として用いられる薄膜トランジスタに係り、特に、一定方向に電流が流れる薄膜トランジスタにおいて、オフ電流を十分低くするとともに特性の均一化を図ることができる構造及びこの薄膜トランジスタを用いたイメージセンサに関する。」
　「【００２２】
また、ゲート電極５に接続される駆動回路部についても前記光電変換素子ＰＤ及び薄膜トランジスタＴと同一のガラス基板上に形成することができる。駆動回路部においては消費電力が小さいＣＭＯＳ回路が使用されるが、この回路はｎチャネルとＰチャネルの両方の薄膜トランジスタを組み合わせて構成されている。
　
（２−１−３）周知例３：特開平５−１４５０５３号公報
　「【０００１】
【産業上の利用分野】本発明は固体イメージセンサに関するものである。」
　「【０００４】従って本発明の目的は、高性能かつ十分に信頼性があり、更には低コスト化を可能にする密着型のラインセンサを提供することにある。
【０００５】
【課題を解決するための手段】本発明の固体イメージセンサは、多結晶シリコン薄膜からなる薄膜トランジスタ（ＴＦＴ）より構成されるスキャン回路、前記スキャン回路の出力により制御される前記ＴＦＴよりなるスイッチング回路、前記スイッチング回路に接続される蓄積用キャパシタ又はそれと等価な回路と薄膜感光体層を１エレメントとし、前記エレメントを複数個ライン状に配列し、前記複数個のエレメントから各々のスイッチング回路を介して共通の出力ラインに各エレメントに照射される光量に対応した電気信号を出力することを特徴とする。」
　「【００１５】本発明に用いるスキャン回路はある程度の速いスピードが要求される。例えばエレメント数が１０００で、読み出しサイクルが１ｍｓｅｃとすると、スキャン・スピードは１ＭＨＺである。このためスキャン回路は高速で動作可能のシフトレジスタと、それを構成するトランジスタが要求される。
【００１６】
図８はＣ−ＭＯＳ構成のスキャン回路の１例であり、１エレメント分を示している。Ｐチャネル薄膜トランジスタ（Ｐ−ＴＦＴ）９０〜９３とＮチャネル薄膜トランジスタ（Ｎ−ＴＦＴ）９４〜９７により形成される
　
（２−２）また、ＣＭＯＳデバイスを用いて回路を設計すれば、電力量の低減が期待できることは当業者における技術常識である。
　そして、当業者にとって、電力の低減は、電気・電子機器全般における普遍的ともいえる技術課題であるから、引用発明において、電力を低減するために、上記周知技術を適用し、「固体光電変換装置」をＣＭＯＳデバイスを用いて実現すること、すなわち、本願発明のように「固体光電変換装置」を「ＣＭＯＳ光センサ」とすることは、当業者が容易に想到し得たことである。
　したがって、相違点２も当業者が容易になし得た範囲に含まれる程度のものである。
　
（３）判断についてのまとめ
　以上検討したとおりであるから、本願発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
７．むすび
　以上のとおり、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。