【手続補正書】
【提出日】平成24年7月16日(2012.7.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のメモリセルと、
第２のメモリセルと、を有し、
前記第１のメモリセルは第１のトランジスタ及び第１のメモリ素子を有し、
前記第１のトランジスタは、第１のチャネル、第１のゲート電極、第１のソース電極及び第１のドレイン電極を有し、
前記第１のゲート電極は第１のワード線の一部である、又は前記第１のワード線に電気的に接続され、
前記第１のソース電極及び前記第１のドレイン電極の一方は第１のビット線の一部である、又は前記第１のビット線に電気的に接続され、他方は前記第１のメモリ素子に電気的に接続され、
前記第２のメモリセルは第２のトランジスタ及び第２のメモリ素子を有し、
前記第２のトランジスタは、第２のチャネル、第２のゲート電極、第２のソース電極及び第２のドレイン電極を有し、
前記第２のゲート電極は第２のワード線の一部である、又は前記第２のワード線に電気的に接続され、
前記第２のチャネルは酸化物半導体膜を有し、
前記第２のソース電極及び前記第２のドレイン電極の一方は第２のビット線の一部である、又は前記第２のビット線に電気的に接続され、他方は前記第２のメモリ素子に電気的に接続され、
紫外線照射前における前記第２のトランジスタのしきい値電圧（Ｖ２１）は、前記第１のトランジスタのしきい値電圧（Ｖ１）よりも高く、
紫外線照射時における前記第２のトランジスタのしきい値電圧（Ｖ２２）は、前記電圧Ｖ２１よりも低く、
紫外線照射後における前記第２のトランジスタのしきい値電圧（Ｖ２３）は、前記電圧Ｖ２１よりも低く、かつ前記電圧Ｖ２２及び前記電圧Ｖ１よりも高く、
前記第２のメモリ素子に記憶されたデータの読み出しは、紫外線を照射しながら前記第２のトランジスタの前記第２のゲート電極に電圧（ＶＧ）を印加して前記第２のトランジスタをオンにすることによって行うことを特徴とする記憶装置。ただしＶ１≦ＶＧ（電圧ＶＧは電圧Ｖ１以上）、Ｖ２２≦ＶＧ＜Ｖ２３＜Ｖ２１（電圧ＶＧは電圧Ｖ２２以上）である。
【請求項２】
請求項１において、
前記第１のメモリ素子に記憶されたデータの読み出しは、前記第１のゲート電極に前記電圧ＶＧを印加して前記第１のトランジスタをオンにすることによって行うことを特徴とする記憶装置。
【請求項３】
請求項１又は２において、前記第１のチャネルはシリコンを有することを特徴とする記憶装置。
【請求項４】
請求項１乃至３のいずれか一において、書き込み回路、アナログスイッチ及び第３のトランジスタを有し、
前記第３のトランジスタは、第３のチャネル、第３のゲート電極、第３のソース電極及び第３のドレイン電極を有し、
前記第３のチャネルは酸化物半導体膜を有し、
前記書き込み回路の出力は前記アナログスイッチに入力され、
前記アナログスイッチの出力は前記第２のトランジスタの前記第２のソース電極及び前記第２のドレイン電極の一方に入力され、
前記第３のソース電極及び前記第３のドレイン電極の一方には書き込みイネーブル信号が入力され、他方は前記アナログスイッチの第１の制御端子に接続され、
前記書き込みイネーブル信号の反転信号が前記アナログスイッチの第２の制御端子に入力され、
紫外線照射前における前記第３のトランジスタのしきい値電圧はＶ３１であり、
紫外線照射時における前記第３のトランジスタのしきい値電圧はＶ３２であり、
紫外線照射後における前記第３のトランジスタのしきい値電圧はＶ３３であり、
前記第２のメモリ素子へのデータの書き込みは、
紫外線を照射しながら前記第３のゲート電極に電圧（ＶＡ）を印加して前記第３のトランジスタをオンにし、
前記書き込みイネーブル信号が前記第１の制御端子に入力されて、前記書き込み回路からの出力が前記第２のソース電極及び前記第２のドレイン電極の一方に入力されるとともに、前記第２のゲート電極に電圧（ＶＷ）が印加されて前記第２のトランジスタがオンすることにより行われることを特徴とする記憶装置。ただしＶ３２≦ＶＡ＜Ｖ３３＜Ｖ３１（電圧ＶＡは電圧Ｖ３２以上）であり、Ｖ２３＜Ｖ２１＜ＶＷである。
【請求項５】
第１のトランジスタ及び第１のメモリ素子を有する第１のメモリセルと、
第２のトランジスタ及び第２のメモリ素子を有する第２のメモリセルと、
第３のトランジスタと、を有し、
前記第１のトランジスタは、第１のチャネル、第１のゲート電極、第１のソース電極及び第１のドレイン電極を有し、
前記第１のゲート電極は第１のワード線の一部である、又は前記第１のワード線に電気的に接続され、
前記第１のソース電極及び前記第１のドレイン電極の一方は第１のビット線の一部である、又は前記第１のビット線に電気的に接続され、他方は前記第１のメモリ素子に電気的に接続され、
前記第２のトランジスタは、第２のチャネル、第２のゲート電極、第２のソース電極及び第２のドレイン電極を有し、
前記第２のゲート電極は第２のワード線の一部である、又は前記第２のワード線に電気的に接続され、
前記第２のソース電極及び前記第２のドレイン電極の一方は第２のビット線の一部である、又は前記第２のビット線に電気的に接続され、他方は前記第２のメモリ素子に電気的に接続され、
前記第３のトランジスタは、第３のチャネル、第３のゲート電極、第３のソース電極及び第３のドレイン電極を有し、
前記第３のチャネルは酸化物半導体膜を有し、
前記第３のソース電極及び前記第３のドレイン電極の一方は前記第２のワード線に電気的に接続され、他方には前記第２のトランジスタをオンする選択信号が入力され、
紫外線照射前における前記第３のトランジスタのしきい値電圧はＶ３１であり、
紫外線照射時における前記第３のトランジスタのしきい値電圧はＶ３２であり、
紫外線照射後における前記第３のトランジスタのしきい値電圧はＶ３３であり、
前記第２のメモリ素子へのデータの書き込み及び読み出しは、紫外線を照射しながら前記第３のゲート電極に電圧（ＶＧ）を印加して前記第３のトランジスタをオンにし、前記選択信号を前記第２のゲート電極に印加して前記第２のトランジスタをオンすることによって行うことを特徴とする記憶装置。ただしＶ３２≦ＶＧ＜Ｖ３３＜Ｖ３１（電圧ＶＧは電圧Ｖ３２以上）である。
【請求項６】
第１のトランジスタ及び第１のメモリ素子を有する第１のメモリセルと、
第２のトランジスタ及び第２のメモリ素子を有する第２のメモリセルと、
第３のトランジスタと、
第４のトランジスタと、を有し、
前記第１のトランジスタは、第１のチャネル、第１のゲート電極、第１のソース電極及び第１のドレイン電極を有し、
前記第１のゲート電極は第１のワード線の一部である、又は前記第１のワード線に電気的に接続され、
前記第１のソース電極及び前記第１のドレイン電極の一方は第１のビット線の一部である、又は前記第１のビット線に電気的に接続され、他方は前記第１のメモリ素子に電気的に接続され、
前記第２のトランジスタは、第２のチャネル、第２のゲート電極、第２のソース電極及び第２のドレイン電極を有し、
前記第２のゲート電極は第２のワード線の一部である、又は前記第２のワード線に電気的に接続され、
前記第２のソース電極及び前記第２のドレイン電極の一方は第２のビット線の一部である、又は前記第２のビット線に電気的に接続され、他方は前記第２のメモリ素子に電気的に接続され、
前記第３のトランジスタは、第３のチャネル、第３のゲート電極、第３のソース電極及び第３のドレイン電極を有し、
前記第３のソース電極及び前記第３のドレイン電極の一方は前記第２のワード線に電気的に接続され、他方には前記第２のトランジスタをオンする選択信号が入力され、
前記第４のトランジスタは、第４のチャネル、第４のゲート電極、第４のソース電極及び第４のドレイン電極を有し、
前記第４のチャネルは酸化物半導体膜を有し、
前記第４のソース電極及び前記第４のドレイン電極の一方は前記第３のゲート電極に電気的に接続され、他方には前記第３のトランジスタをオンする選択信号が入力され、
紫外線照射前における前記第４のトランジスタのしきい値電圧はＶ３１であり、
紫外線照射時における前記第４のトランジスタのしきい値電圧はＶ３２であり、
紫外線照射後における前記第４のトランジスタのしきい値電圧はＶ３３であり、
前記第２のメモリ素子へのデータの書き込み及び読み出しは、紫外線を照射しながら前記第４のゲート電極に電圧（ＶＧ）を印加して前記第４のトランジスタをオンすることで第３のトランジスタをオンにし、前記第２のトランジスタをオンする選択信号を前記第２のゲート電極に印加して前記第２のトランジスタをオンすることによって行うことを特徴とする記憶装置。ただしＶ３２≦ＶＧ＜Ｖ３３＜Ｖ３１（電圧ＶＧは電圧Ｖ３２以上）である。
【請求項７】
請求項５又は６において、デコーダ、レベルシフタ及びバッファを有し、
前記第３のソース電極及び前記第３のドレイン電極の一方は前記レベルシフタ及び前記バッファを介して前記第２のワード線に電気的に接続され、
前記選択信号は前記デコーダから前記第３のソース電極及び前記第３のドレイン電極の他方に入力されることを特徴とする記憶装置。
【請求項８】
請求項５又は６において、デコーダ、レベルシフタ、バッファ及びアドレス線を有し、
前記第３のソース電極及び前記第３のドレイン電極の一方は前記デコーダ、前記レベルシフタ及び前記バッファを介して前記第２のワード線に電気的に接続され、
前記選択信号は前記アドレス線から前記第３のソース電極及び前記第３のドレイン電極の他方に入力されることを特徴とする記憶装置。
【請求項９】
第１のメモリセルと、
第２のメモリセルと、を有し、
前記第１のメモリセルは第１のトランジスタ及び第１のメモリ素子を有し、
前記第１のトランジスタは、第１のチャネル、第１のゲート電極、第１のソース電極及び第１のドレイン電極を有し、
前記第１のチャネルはシリコンを有し、
前記第１のソース電極及び前記第１のドレイン電極の一方は前記第１のメモリ素子に電気的に接続され、
前記第２のメモリセルは第２のトランジスタ及び第２のメモリ素子を有し、
前記第２のトランジスタは、第２のチャネル、第２のゲート電極、第２のソース電極及び第２のドレイン電極を有し、
前記第２のチャネルは酸化物半導体膜を有し、
前記第２のソース電極及び前記第２のドレイン電極の一方は前記第２のメモリ素子に電気的に接続され、
前記第１のメモリセル及び前記第２のメモリセルは同じ基板上に設けられていることを特徴とする記憶装置。ただし前記第２のトランジスタのゲート絶縁膜が強誘電体膜を有するものを除く。