【事件の表示】
　平成１０年特許願第１０５０１０号「ＭＯＳトランジスタ及びその製造方法」拒絶査定不服審判事件〔平成１１年　７月　２日出願公開、特開平１１−１７７０８３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１０年４月１５日（パリ条約による優先権主張１９９７年１１月２５日、大韓民国）の出願であって、平成１８年８月２９日付けで拒絶査定がなされ、それに対して、同年１２月４日に拒絶査定に対する審判請求がなされるとともに、同年１２月１４日付けで手続補正がなされ、その後当審において平成２１年３月３日付けで審尋がなされ、同年６月１０日付けで回答書が提出されたものである。
　
２．平成１８年１２月１４日付けの手続補正について
【補正の却下の決定の結論】
　平成１８年１２月１４日付けの手続補正を却下する。
　
【理由】
（１）補正の内容
　平成１８年１２月１４日付け手続補正（以下、「本件補正」という。）は、特許請求の範囲および発明の詳細な説明を補正するものであり、特許請求の範囲についての補正は、以下のとおりである。
　
（補正事項ａ）補正前の請求項１を、補正後の請求項１の
「【請求項１】　第１導電型不純物を含む半導体基板と、
　該半導体基板上に形成されたゲート絶縁膜と、
　該ゲート絶縁膜上に形成されたゲート電極と、
　該ゲート電極の表面に形成された表面酸化膜と、
　前記ゲート電極の側壁に形成された第１スペーサと、
　該第１スペーサの側壁に形成された第２スペーサと、
　前記ゲート電極両側の前記半導体基板表面部に形成され、前記ゲート電極側から低濃度の第１不純物層、中間濃度の第２不純物層、高濃度の第４不純物層を順に有し、前記低濃度の第１不純物層は第１深さに、前記中間濃度の第２不純物層は、前記第１深さよりも深い第２深さに、前記高濃度の第４不純物層は、前記第２深さより深い第３深さよりも更に深い第４深さに形成される第２導電型不純物層と、
　前記第１不純物層と前記第２不純物層のうち中間濃度の前記第２不純物層のみを囲んで第３深さで前記半導体基板内に形成され前記半導体基板の不純物濃度よりも更に高い不純物濃度を有する第１導電型の第３不純物層とを具備し、
　前記第１不純物層は、前記ゲート電極のエッジからゲート電極の内側方向に入る幅が７０ｎｍを超えない状態で前記ゲート電極とオーバーラップするように形成され、
　前記第２不純物層は、ゲート電極側の端部がゲート電極のエッジ部分に位置するように形成され、
　前記第４不純物層は、ゲート電極側の端部が前記スペーサの幅内に位置するように形成され、
　前記第３不純物層は、前記第１不純物層より深い部分の前記第２不純物層のみを囲むように形成されたことを特徴とするＭＯＳトランジスタ。」
と補正したこと。
　
（補正事項ｂ）補正前の請求項１７ないし１９を削除したこと。
　
（補正事項ｃ）補正前の請求項２０を、補正後の請求項１７の
「【請求項１７】　請求項１に記載されたＭＯＳトランジスタを製造する方法であって、
　第１導電型不純物を含む半導体基板上にゲート絶縁膜を形成する段階と、
　前記ゲート絶縁膜上にゲート電極を形成する段階と、
　前記ゲート電極の表面を酸化させて表面酸化膜を形成する段階と、
　前記表面酸化されたゲート電極のエッジに自己整合されるように第２導電型の不純物を前記半導体基板の表面部に傾斜注入して第１深さを有する低濃度の第１不純物層を形成する段階と、
　前記表面酸化されたゲート電極の側壁に第１スペーサを形成する段階と、
　前記第１スペーサのエッジに自己整合されるように第２導電型不純物を前記半導体基板の表面部に傾斜注入して前記第１深さよりも更に深い第２深さを有する中間濃度の第２不純物層を形成する段階と、
　前記第１スペーサのエッジに自己整合されるように第１導電型の不純物を前記半導体基板の表面部に傾斜注入して、前記第１不純物層と前記第２不純物層のうち前記中間濃度の第２不純物層のみを囲むように第３深さに、前記半導体基板の不純物濃度よりも更に高い不純物濃度を有する第３不純物層を形成する段階と、
　前記第１スペーサの側壁に第２スペーサを形成する段階と、
　前記第２スペーサのエッジに自己整合されるように第２導電型の不純物を前記半導体基板の表面部に注入して前記第３深さよりも更に深い第４深さを有する高濃度の第４不純物層を形成する段階と、
を具備することを特徴とするＭＯＳトランジスタの製造方法。」
と補正したこと。
　
（２）補正事項の整理
　本件補正における補正事項を整理すると、以下のとおりである。
　
（補正事項ａ）
（補正事項ａ−１）
　補正前の請求項１に対して、「前記第１不純物層は、前記ゲート電極のエッジからゲート電極の内側方向に入る幅が７０ｎｍを超えない状態で前記ゲート電極とオーバーラップするように形成され、」という事項を付加すること。
　
（補正事項ａ−２）
　補正前の請求項１に対して、「前記第２不純物層は、ゲート電極側の端部がゲート電極のエッジ部分に位置するように形成され、」という事項を付加すること。
　
（補正事項ａ−３）
　補正前の請求項１に対して、「前記第４不純物層は、ゲート電極側の端部が前記スペーサの幅内に位置するように形成され、」という事項を付加すること。
　
（補正事項ａ−４）
　補正前の請求項１に対して、「前記第３不純物層は、前記第１不純物層より深い部分の前記第２不純物層のみを囲むように形成された」という事項を付加すること。
　
（補正事項ｃ）
（補正事項ｃ−１）
　補正前の請求項２０に対して、「請求項１に記載されたＭＯＳトランジスタを製造する方法であって、」という事項を付加すること。
　
（３）補正の目的の適否および新規事項の追加の有無についての検討
（３−１）補正事項ａについて
（３−１−１）補正事項ａ−１について
　補正事項ａ−１についての補正は、補正前の請求項１に係る発明の発明特定事項である「第１不純物層」について、「前記第１不純物層は、前記ゲート電極のエッジからゲート電極の内側方向に入る幅が７０ｎｍを超えない状態で前記ゲート電極とオーバーラップするように形成され、」と限定的に減縮する事項を付加する補正である。
　そして、「前記第１不純物層は、前記ゲート電極のエッジからゲート電極の内側方向に入る幅が７０ｎｍを超えない状態で前記ゲート電極とオーバーラップするように形成され、」は、本願の願書に最初に添付した明細書の【発明の詳細な説明】の【００１１】段落の「また、ＬＤＤ領域２２は、ゲート電極１４のエッジからの側方拡散の幅が７０ｎｍを越えない状態でゲート電極１４とオーバーラップする。」という記載に基づく補正である。
　したがって、補正事項ａ−１についての補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下、「特許法第１７条の２第３項」という。）に規定された新規事項の追加禁止の要件を満たしており、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下、「特許法第１７条の２第４項」という。）第２号に掲げられた特許請求の範囲の減縮を目的とするものである。
　
（３−１−２）補正事項ａ−２について
　補正事項ａ−２についての補正は、補正前の請求項１に係る発明の発明特定事項である「第２不純物層」について、「前記第２不純物層は、ゲート電極側の端部がゲート電極のエッジ部分に位置するように形成され、」と限定的に減縮する事項を付加する補正である。
　そして、「前記第２不純物層は、ゲート電極側の端部がゲート電極のエッジ部分に位置するように形成され、」は、本願の願書に最初に添付した明細書の【発明の詳細な説明】の【００１１】段落の「更に、ＭＤＤ領域２４は、側方拡散の幅がゲート電極１４のエッジの辺りで止まる。」という記載に基づく補正である。
　したがって、補正事項ａ−２についての補正は、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしており、特許法第１７条の２第４項第２号に掲げられた特許請求の範囲の減縮を目的とするものである。
　
（３−１−３）補正事項ａ−３について
　補正事項ａ−３についての補正は、補正前の請求項１に係る発明の発明特定事項である「第４不純物層」について、「前記第４不純物層は、ゲート電極側の端部が前記スペーサの幅内に位置するように形成され、」と限定的に減縮する事項を付加する補正である。
　そして、「前記第４不純物層は、ゲート電極側の端部が前記スペーサの幅内に位置するように形成され、」は、本願の願書に最初に添付した明細書の【発明の詳細な説明】の【００１１】段落の「ソース／ドレイン領域２８は側方拡散の幅がスペーサ１８、２０の幅内に止まる。」という記載に基づく補正である。
　したがって、補正事項ａ−３についての補正は、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしており、特許法第１７条の２第４項第２号に掲げられた特許請求の範囲の減縮を目的とするものである。
　
（３−１−４）補正事項ａ−４について
　補正事項ａ−４についての補正は、補正前の請求項１に係る発明の発明特定事項である「第３不純物層」について、「前記第３不純物層は、前記第１不純物層より深い部分の前記第２不純物層のみを囲むように形成された」と限定的に減縮する事項を付加する補正である。
　そして、「前記第３不純物層は、前記第１不純物層より深い部分の前記第２不純物層のみを囲むように形成された」は、本願の願書に最初に添付した明細書の【発明の詳細な説明】の【００１１】段落の「更に、Ｐ型ポケット２６は、側方拡散の幅がＬＤＤ領域２２を越えない状態でＭＤＤ領域２４を囲み、」という記載に基づく補正である。
　したがって、補正事項ａ−４についての補正は、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしており、特許法第１７条の２第４項第２号に掲げられた特許請求の範囲の減縮を目的とするものである。
　
（３−２）補正事項ｃについて
（３−２−１）補正事項ｃ−１について
　補正前の請求項２０に対して、「請求項１に記載されたＭＯＳトランジスタを製造する方法であって、」と、製造方法の対象となるＭＯＳトランジスタの構成を限定的に減縮する事項を付加する補正である。
　したがって、補正事項ｃ−１についての補正は、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしており、特許法第１７条の２第４項第２号に掲げられた特許請求の範囲の減縮を目的とするものである。
　
（４）独立特許要件について
（４−１）検討の前提
　上記（３）において検討したとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものを含むものであるから、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項（以下、「特許法第１７条の２第５項」という。）において準用する同法第１２６条第５項の規定に適合するか否かについて検討する。
　
（４−２）補正後の請求項１に係る発明
　本件補正による補正後の請求項１に係る発明（以下、「補正後の発明」という。）は、平成１８年１２月１４日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された事項により特定される上記２．（１）（補正事項ａ）の補正後の請求項１として記載したとおりのものである。
　
（４−３）引用刊行物に記載された発明
（４−３−１）刊行物１：特開平５−１０２１８５号公報
（４−３−１−１）原査定の拒絶の理由に引用された、本願の優先日前である平成５年４月２３日に頒布された刊行物である特開平５−１０２１８５号公報（以下「引用刊行物１」という。）には、図１ないし図４とともに、以下の事項が記載されている。
　
「【００１１】図１を参照すると、半導体基板１０内に電界効果トランジスタを形成する。
Ｎチャンネルトランジスタを形成するものと仮定すると、基板１０はＰ型にドープされる。
基板１０の表面上に薄いゲート酸化物１２を成長させる。
ゲート電極を画定する。
【００１２】ゲート電極１４をパターン形成した後に、
軽度の（Ｎ
--
）注入を行なって第一の軽度にドープしたドレイン領域１６を画定する。これに続いてＰ型ハロー領域１８を形成し、該領域をＮ
--
の軽度にドープしたドレイン領域１６よりも更に深くイオン注入する。
【００１３】ハロー領域１８は、第一の軽度にドープしたドレイン領域１６を形成する場合に使用されるものよりも多少高いドーズで（Ｐ- ）でＰ型不純物（Ｎチャンネルトランジスタの場合）を注入することにより形成する。ハロー領域１８を形成することにより、装置のパンチスルー及びＶT ロールオフ特性を改善することに貢献する。所望により、Ｎ--の軽度にドープしたドレイン領域１６を形成する前にハロー領域１８の注入を行なうことが可能である。
【００１４】図２を参照すると、本装置上に
酸化物層２０を形成する。
第二の（Ｎ
- 
）軽度にドープしたドレイン領域２２を形成する。この注入は、第一の軽度にドープしたドレイン領域１１を形成するために使用されるものよりも一層高い不純物レベルにおいて行なわれる。
【００１５】所望により、本プロセスのこの時点において付加的なＰ- ハロー注入を行なうことが可能である。この様なハロー注入は、第二の（Ｎ- ）軽度にドープしたドレイン領域２２を形成する前か又はその後の何れかにおいて行なうことが可能である。この第二のハロー注入の効果は、ステップが徐々に変化する軽度にドープしたドレイン領域が領域１６及び２２により形成されたのと同一の態様で、ステップが徐々に変化するハローを与えることである。
【００１６】図３を参照すると、
装置上に第二酸化物層２４が形成されており、
【００１７】次に、図４を参照すると、
非等方性エッチングを使用して酸化物層１２，２０，２４の一部を除去する。その結果、側壁酸化物スペーサ２６が形成され、スペーサ２６の各々は酸化物層１２，２０，２４の一部から形成される。この酸化物スペーサ２６を形成した後に、高度のＮ型注入を本装置において行なってソース／ドレイン領域２８を形成する。
【００１８】当業者にとって明らかな如く、注入領域１６，１８，２２，２８のエッジ即ち端部における接合は後の熱サイクル期間中に、図４に示した位置から移動する。しかしながら、それらは、図４に示した相対的な位置関係とほぼ同一の状態を維持する傾向となる。
【００１９】上述した種々の領域に対して使用したドーピング濃度は、ユーザの処理の流れと適合性を有するように選択することが可能である。その一例として、好適な濃度は、Ｎ--領域に対して約５−７×１０12原子数／ｃｍ3 とすることが可能であり、Ｎ- 領域に対しては３×１０13原子数／ｃｍ3 とすることが可能であり、且つハロー領域に対しては１×１０13原子数／ｃｍ3 とすることが可能である。これらの濃度は、使用されるプロセス及び製造される装置の条件に適合すべく変化させることが可能である。
【００２０】上述した方法は
装置のチャンネルに隣接した非常に軽度にドープした部分を具備する軽度にドープしたドレイン領域を形成し、非常に軽度にドープした領域とソース／ドレイン領域との間に中程度にドープした領域が設けられる。
　
（４−３−１−２）上記記載からみて、引用刊行物１には、以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
「Ｐ型半導体基板１０と、
Ｐ形半導体基板上に形成されたゲート酸化物１２と、
該ゲート酸化物上に形成されたゲート電極１４と、
ゲート酸化物１２，酸化物層２０，第二酸化物層２４の一部から形成される側壁酸化物スペーサ２６と、
チャンネルに隣接した第一（Ｎ−−）の軽度にドープしたドレイン領域１６と、高度（Ｎ）にドープされたソース／ドレイン領域２８と、当該第一（Ｎ−−）の軽度にドープした領域１６と高度（Ｎ）にドープされたソース／ドレイン領域２８との間に形成された第二（Ｎ−）の軽度にドープしたドレイン領域２２と、
  当該第一（Ｎ--）の軽度にドープしたドレイン領域１６よりも深くイオン注入された  Ｐ型ハロー領域１８とからなるＮチャネル電界効果トランジスタ。」
  
（４−３−２）刊行物２：特開昭６３−２９３９７９号公報
（４−３−２−１）原査定の拒絶の理由に引用された、本願の優先日前である昭和６３年１１月３０日に頒布された刊行物である特開昭６３−２９３９７９号公報（以下「引用刊行物２」という。）には、図１及び２とともに、以下の事項が記載されている。
　
「［従来の技術］
　従来のＭＩＳ型電界効果トランジスタは、ゲート長が短かくなるにつれ、動作時のドレイン近傍の電界が非常に大きくなりホットキャリアの注入によるデバイス特性劣化が大きな問題となっている。
　これを防ぎ、短チャネルでも耐圧を向上させる構造としては種々のものが考えられているが、チャネル長１μｍレベルで有力なものに特開昭60−121771号に記載のような、高濃度拡散層をゲートより自己整合的にオフセットさせ、その間に低濃度領域を設けた低濃度ドレイン（ＬＤＤ，Lightly Doped Drain）構造があげられる。また、このLDD構造も、さらにゲート長が短くなるとソース，ドレイン間のパンチスルー等短チャネル効果が顕著となる。これを防ぐ方法としては、アイー・イー・ディー・エム、テクニカル　ダイジェスト、（１９８５年）第２３０頁から第２３３頁（IEDM,Technical Digest ＰＰ２３０〜２３３（１９８５）において論じられているように低濃度拡散層の周囲に基板より高濃度の基板と同一導電型拡散層領域を形成したものがある。これを第２図に示す。ここで低濃度拡散層７の周囲のパンチスルーストッパ層８を基板がＰ型の場合には以後Ｐ−ポケット層と記す。
［発明が解決しようとする問題点］
　上記従来技術は、ＬＤＤ構造においてはパンチスルーが生じやすいという問題があり、また、Ｐ−ポケット層付ＬＤＤでは確かにパンチスルーは抑制されるが、従来ＬＤＤ構造よりホットキャリア等の耐圧が低下してしまう問題があった。
　本発明の目的は、ホットキャリア等による耐圧を向上させ、かつ、パンチスルー等の短チャネル効果を抑制したデバイス構造を提供することにある。
　また、上記従来技術は、第２図のようなパンチスルーストッパ層付ＬＤＤでは確かにパンチスルーは抑えられるが、従来ＬＤＤ構造よりホットキャリア等の耐圧が低下してしまうという問題があり、また、自己整合的に形成するため、パンチスルーストッパ層がソース，ドレインの両方に形成され、サブスレッショールド特性改善を抑制するという問題があった。
　本発明の目的は、ホットキャリア等による耐圧を向上し、かつ、パンチスルー等の短チャネル効果を抑制し、さらに、サブスレッショールド特性の改善効果の大きいデバイス構造を提供することにある。」（第２頁右上欄第４行〜同頁右下欄第１１行）、
「第２図に示した従来のＰ−ポケット付ＬＤＤ構造ではＰポケット層８を形成するのに、ｎ型低濃度拡散層７と同様にゲート電極３をマスクとして用いる為、Ｐポケット層８と低濃度拡散層７は上記ゲート電極３端より拡散形成される。ここで、Ｐ−ポケット層は、低濃度拡散層７の下部に達する必要があるため必然的に拡散層深さは、Ｐ−ポケット層の方が大きくなる。この為、第２図に示す様に、チャネルとなる基板表面付近をみるとＰポケット層の存在により表面濃度が大きくなっている。これは、ＭＯＳトランジスタのしきい値電圧を変化させたり、ホットキャリア等に対する耐圧を低下させてしまうことになる。
　そこで、第１図に示す如く、Ｐ−ポケット層を形成する時の拡散端をゲート電極端から離せば、Ｐ−ポケット層の拡散深さが大きくても、ゲート直下のチャネルとなる基板表面部分の濃度が大きくなることはない。」（第３頁左上欄第２０行〜同頁左上欄第１７行）
　
（４−４）対比
（４−４−１）刊行物発明における「Ｐ型半導体基板１０」、「ゲート酸化物１２」、「ゲート電極１４」、「Ｎチャネル電界効果トランジスタ」は、各々補正後の発明における「第１導電型不純物を含む半導体基板」、「ゲート絶縁膜」、「ゲート電極」、「ＭＯＳトランジスタ」に相当する。
　
（４−４−２）引用刊行物１の「【００１４】図２を参照すると、本装置上に酸化物層２０を形成する。この酸化物層２０は、好適には、ドープしていないＣＶＤ酸化物であり、それは約５００乃至１２００Åの間の厚さに付着形成される。・・・【００１６】図３を参照すると、装置上に第二酸化物層２４が形成されており、これは好適にはＣＶＤ酸化物を使用して形成する。酸化物層２４は、好適には、約２５００乃至３５００Åの間の厚さに形成される。【００１７】次に、図４を参照すると、非等方性エッチングを使用して酸化物層１２，２０，２４の一部を除去する。その結果、側壁酸化物スペーサ２６が形成され、スペーサ２６の各々は酸化物層１２，２０，２４の一部から形成される。・・・」という記載及び図２、３からみて、「一部を除去」された「酸化物層２０」は、「ゲート電極１４」の側壁に形成されていることは明らかであり、また、「一部を除去」された「第二の酸化物層２４」は、当該「一部を除去された酸化物層２０」の側壁に形成されていることも明らかであるから、刊行物発明の「一部を除去」された「酸化物層２０」及び「一部を除去」された「第二の酸化物層２４」は、各々補正後の発明の「第１スペーサ」及び「第２スペーサ」に相当する。
　
（４−４−３）刊行物発明において、「第一（Ｎ−−）の軽度にドープしたドレイン領域１６」、「第二（Ｎ−）の軽度にドープしたドレイン領域２２」、「高度（Ｎ）にドープされたソース／ドレイン領域２８」は、「ゲート電極１４」両側の「Ｐ型半導体基板１０」の表面上に、「ゲート電極１４」側から順に形成されていることは明らかであるから、刊行物発明における「第一（Ｎ−−）の軽度にドープしたドレイン領域１６」、「第二（Ｎ−）の軽度にドープしたドレイン領域２２」及び「高度（Ｎ）にドープされたソース／ドレイン領域２８」は、補正後の発明における「前記ゲート電極側から低濃度の第１不純物層、中間濃度の第２不純物層、高濃度の第４不純物層を順に有」する「第２導電型不純物層」に相当する。
　
（４−４−４）刊行物発明における「ハロー領域１８」は、補正後の発明における「第１導電型の第３不純物層」に相当する。そして、引用刊行物１の「【００１３】ハロー領域１８は、第一の軽度にドープしたドレイン領域１６を形成する場合に使用されるものよりも多少高いドーズで（Ｐ- ）でＰ型不純物（Ｎチャンネルトランジスタの場合）を注入することにより形成する。・・・」という記載からみて、「ハロー領域１８」は、「Ｐ型半導体基板１０」の不純物濃度よりも高いことは明らかである。
　
（４−４−５）以上を勘案すると、補正後の発明と刊行物発明とは、
「第１導電型不純物を含む半導体基板と、
　該半導体基板上に形成されたゲート絶縁膜と、
　該ゲート絶縁膜上に形成されたゲート電極と、
　前記ゲート電極の側壁に形成された第１スペーサと、
　該第１スペーサの側壁に形成された第２スペーサと、
　前記ゲート電極両側の前記半導体基板表面部に形成され、前記ゲート電極側から低濃度の第１不純物層、中間濃度の第２不純物層、高濃度の第４不純物層を順に有する第２導電型不純物層と、
　前記半導体基板内に形成され前記半導体基板の不純物濃度よりも更に高い不純物濃度を有する第１導電型の第３不純物層とを具備するＭＯＳトランジスタ。」である点で一致し、以下の７点で相違する。
　
（相違点１）
　補正後の発明では、「該ゲート電極の表面に形成された表面酸化膜」を有しているのに対して、刊行物発明では、「ゲート電極１４」の表面に表面酸化膜を有していない点。
　
（相違点２）
　補正後の発明では、「前記低濃度の第１不純物層は第１深さに、前記中間濃度の第２不純物層は、前記第１深さよりも深い第２深さに、前記高濃度の第４不純物層は、前記第２深さより深い第３深さよりも更に深い第４深さに形成される」のに対して、刊行物発明では、「第一（Ｎ−−）の軽度にドープしたドレイン領域１６」、「第二（Ｎ−）の軽度にドープしたドレイン領域２２」、「高度（Ｎ）にドープされたソース／ドレイン領域２８」の深さの関係については、何ら特定されていない点。
　
（相違点３）
　補正後の発明では、「第１導電型の第３不純物層」が「前記第１不純物層と前記第２不純物層のうち中間濃度の前記第２不純物層のみを囲んで第３深さ」で形成されているのに対して、刊行物発明では、「ハロー領域１８」が、「第二（Ｎ−）の軽度にドープしたドレイン領域２２」のみを囲んでいるのどうかが明らかでない点。
　
（相違点４）
　補正後の発明では、「前記第１不純物層は、前記ゲート電極のエッジからゲート電極の内側方向に入る幅が７０ｎｍを超えない状態で前記ゲート電極とオーバーラップするように形成され」ているのに対して、刊行物発明では、「第一（Ｎ−−）の軽度にドープしたドレイン領域１６」が「ゲート電極１４」とオーバーラップしているのかどうかが明らかでない点。
　
（相違点５）
　補正後の発明では、「前記第２不純物層は、ゲート電極側の端部がゲート電極のエッジ部分に位置するように形成され」ているのに対して、刊行物発明では、「第二（Ｎ−）の軽度にドープしたドレイン領域２２」の「ゲート電極１４」側の端部が、当該「ゲート電極１４」のエッジ部分に位置しているのかどうかが明らかでない点。
　
（相違点６）
　補正後の発明では、「前記第４不純物層は、ゲート電極側の端部が前記スペーサの幅内に位置するように形成され」ているのに対して、刊行物発明では、「高度（Ｎ）にドープされたソース／ドレイン領域２８」の「ゲート電極１４」側の端部が、「側壁酸化物スペーサ２６」の幅内に位置するように形成されているのかどうかが明らかでない点。
　
（相違点７）
　補正後の発明では、「前記第３不純物層は、前記第１不純物層より深い部分の前記第２不純物層のみを囲むように形成され」ているのに対して、刊行物発明では、「ハロー領域１８」が、「第一（Ｎ−−）の軽度にドープしたドレイン領域１６」より深い部分の「第二（Ｎ−）の軽度にドープしたドレイン領域２２」のみを囲んでいるのどうかが明らかでない点。
　
（４−５）判断
（４−５−１）相違点１について
　ゲート電極の表面に表面酸化膜を形成することは、以下の周知文献１、２に記載されるように従来周知である。
　
ア．周知文献１：特開昭６１−１１２３７９号公報には、第６図とともに、「次に８００〜９００℃程度の比較的低温のウエット雰囲気中で酸化を行ない、２００〜７００Å程度の酸化膜１１をゲート電極３Ｂの側面および上面ならびにシリコン基板１の表面に成長させ、プラズマエッチングにより損傷したゲート絶縁膜２を回復させる。」（第４頁右上欄第７〜１２行）
　
イ．周知文献２：特開平２−２５０３３１号公報には、第１図ないし第３図とともに、「第１図において、Ｐ型半導体基板１に１２ｎｍのゲート絶縁膜２が形成され、ゲート絶縁膜２上には、Ｎ型不純物、たとえばリンがドープされた多結晶シリコン膜と金属シリサイドたとえばＷＳｉ２からなるゲート電極３が形成されている。ゲート電極３の表面には酸化シリコン膜４が形成されている。（第２頁右下欄１５行〜第３頁左上欄第１行）
　
　したがって、刊行物発明において、本願発明のように、「ゲート電極１４」の表面に表面酸化膜を形成することは、周知技術に基づいて、当業者が容易になし得たものである
　よって、相違点１は、当業者が容易に想到し得る範囲に含まれる程度のものである。
　
（４−５−２）相違点２について
　ゲート電極側から順に形成された低濃度不純物層（ＬＤＤ）、中間濃度不純物層（ＭＤＤ）、高濃度不純物層（ソース／ドレイン領域）の深さを、この順に深く形成することは、以下の周知文献１、２に記載されるように従来周知である。
　
ア．周知文献１：特開昭６１−１１２３７９号公報には、第１図ないし第３図とともに、「第２図は本発明の一実施例を示す要部断面図である。同図を第１図と対照すると明らかなように、従来Ｎ−領域４ＡおよびＮ＋領域４Ｂで構成していたソース，ドレイン領域４を、本実施例ではＮ−領域４Ｃ、Ｎ＋領域４ＤおよびＮ＋＋領域４Ｅの３重構造としている。ここで、Ｎ−，Ｎ＋およびＮ＋＋領域は、それぞれ〜１０１２，〜１０１３および〜１０１４個／cm3のオーダの不純物濃度をもつものとし、Ｎ−領域４Ｃはゲート電極３下に埋められているが、Ｎ＋領域４ＤおよびＮ＋＋領域４ＥはサイドウオールＳｉＯ２膜５下にあるように構成する。
　上記構成によれば、Ｎ−領域４Ｃの存在によってＬＤＤ構造のもつメリットを保持しながら、他方、Ｎ＋領域４Ｄの存在によってＬＤＤ構造のデメリットを軽減することができる。なお、この場合Ｎ−領域４Ｃのゲート電極３直下への入り込みは、ゲート長の減少を避けるためにできるだけ少なくするように構成する必要がある。
　第３図は、本発明の他の実施例を示す要部断面図である。第２図の例がＮ−領域４Ｃ、Ｎ＋領域４ＤおよびＮ＋＋領域４Ｅをこの順に深く形成しているのに対し、本実施例ではＮ−領域４ＣのサイドウオールＳｉＯ２膜５に接する部分のみをＮ＋領域４Ｄとしており、第２図の構造と比べて電界強度をさらに低くできる利点がある。」（第３頁左上欄第１２行〜同頁右上欄第１６行）
　
イ．周知文献２：特開平２−２５０３３１号公報には、第１図ないし第３図とともに、「第１図において、Ｐ型半導体基板１に１２ｎｍのゲート絶縁膜２が形成され、ゲート絶縁膜２上には、Ｎ型不純物、たとえばリンがドープされた多結晶シリコン膜と金属シリサイドたとえばＷＳｉ２からなるゲート電極３が形成されている。ゲート電極３の表面には酸化シリコン膜４が形成されている。
　また、半導体基板１の表面には、１０１２〜１０１３／cm3のリンがドープされ深さ0.1μｍ程度の低濃度のＮ−型半導体領域５と、５×１０１５／cm3のヒ素がドープされ深さ０．２μｍ程度の高濃度のＮ＋型半導体領域６が形成されており、Ｎ−型半導体領域５とＮ＋型半導体領域６とによりＬＤＤ構造を構成している。Ｎ−型半導体領域５は、ゲート電極３と０．１〜０．２μｍ程度の安定な重なりをもって形成されている。」（第２頁右下欄１５行〜第３頁左上欄第１０行）、
「第３図の実施例３においては、Ｎ−型半導体領域５とＮ＋型半導体領域６との間に中間濃度のＮ型半導体領域８が形成されている。Ｎ型半導体領域８は１０１３〜１０１４／cm3のヒ素がドープされ深さ、０．１５μｍ程度に形成されている。」（第３頁左上欄第１５〜１９行）
　
　したがって、刊行物発明において、本願発明のように、「第一（Ｎ−−）の軽度にドープしたドレイン領域１６」は第１深さに、「第二（Ｎ−）の軽度にドープしたドレイン領域２２」は、前記第１深さよりも深い第２深さに、「高度（Ｎ）にドープされたソース／ドレイン領域２８」は、前記第２深さより深い第３深さよりも更に深い第４深さに形成することは、周知技術に基づいて、当業者が容易になし得たものである
　よって、相違点２は、当業者が容易に想到し得る範囲に含まれる程度のものである。
　
（４−５−３）相違点３及び相違点７について
　引用刊行物２には、「第２図に示した従来のＰ−ポケット付ＬＤＤ構造ではＰポケット層８を形成するのに、ｎ型低濃度拡散層７と同様にゲート電極３をマスクとして用いる為、Ｐポケット層８と低濃度拡散層７は上記ゲート電極３端より拡散形成される。ここで、Ｐ−ポケット層は、低濃度拡散層７の下部に達する必要があるため必然的に拡散層深さは、Ｐ−ポケット層の方が大きくなる。この為、第２図に示す様に、チャネルとなる基板表面付近をみるとＰポケット層の存在により表面濃度が大きくなっている。これは、ＭＯＳトランジスタのしきい値電圧を変化させたり、ホットキャリア等に対する耐圧を低下させてしまうことになる。そこで、第１図に示す如く、Ｐ−ポケット層を形成する時の拡散端をゲート電極端から離せば、Ｐ−ポケット層の拡散深さが大きくても、ゲート直下のチャネルとなる基板表面部分の濃度が大きくなることはない。」（第３頁左上欄第２０行〜同頁右上欄第１７行）と記載されているように、低濃度拡散層７の下部に形成されたＰ−ポケット層８がチャネルとなる基板表面付近にまで延在しないように、すなわち、Ｐ−ポケット層が低濃度拡散層７を囲まないように形成することにより、ＭＯＳトランジスタのしきい値電圧を変化することを防止する技術が記載されているものと認められる。
　したがって、刊行物発明に対して、引用刊行物２に記載された技術を適用して、本願発明のように、「ハロー領域１８」が、「第一（Ｎ−−）の軽度にドープしたドレイン領域１６」を囲まないように、すなわち、「第一（Ｎ−−）の軽度にドープしたドレイン領域１６」より深い部分の「第二（Ｎ−）の軽度にドープしたドレイン領域２２」のみを囲むようにすることは、周知技術に基づいて、当業者が容易になし得たものである。
　よって、相違点３及び相違点７は、当業者が容易に想到し得る範囲に含まれる程度のものである。
　
（４−５−４）相違点４について
   ＬＤＤをゲート電極とオーバーラップさせることは、以下の周知文献１、３に記載されるように従来周知である。
　
ア．周知文献１：特開昭６１−１１２３７９号公報には、第１図、第２図とともに、「第２図は本発明の一実施例を示す要部断面図である。同図を第１図と対照すると明らかなように、従来Ｎ−領域４ＡおよびＮ＋領域４Ｂで構成していたソース，ドレイン領域４を、本実施例ではＮ−領域４C、Ｎ＋領域４ＤおよびＮ＋＋領域４Ｅの３重構造としている。ここで、Ｎ−，Ｎ＋およびＮ＋＋領域は、それぞれ〜１０１２，〜１０１３および〜１０１４個／cm3のオーダの不純物濃度をもつものとし、Ｎ−領域４Ｃはゲート電極３下に埋められているが、Ｎ＋領域４ＤおよびＮ＋＋領域４ＥはサイドウオールＳｉＯ２膜５下にあるように構成する。
　上記構成によれば、Ｎ−領域４Ｃの存在によってＬＤＤ構造のもつメリットを保持しながら、他方、Ｎ＋領域４Ｄの存在によってＬＤＤ構造のデメリットを軽減することができる。なお、この場合Ｎ−領域４Ｃのゲート電極３直下への入り込みは、ゲート長の減少を避けるためにできるだけ少なくするように構成する必要がある。」（第３頁左上欄第１２行〜同頁右上欄第９行）
　
イ．周知文献３：特開平３−９９４４１号公報には、第１図とともに、「このような上記実施例においては、第１図に示すように、Ｎ型中濃度領域６とＮ型低濃度領域７との境界がゲート電極５の下部にではなく、ゲート電極５の端にあるため、サイドウオール下の寄生抵抗を低減できるともに、ドレイン（ソース）に正の電圧、ゲートに負の電圧を与えた場合でも価電子帯から伝導体へのキャリアのトンネリングを抑制でき、絶縁膜と半導体界面近傍でのトンネル性リーク電流の発生を低減することができる。
　なお、上記実施例では特に強調しなかったが、Ｎ型低濃度領域７がゲート電極５の下部に形成されるため、このＭＩＳ型トランジスタはゲートとＮ型低濃度領域がオーバーラップした構造となり、高い電流駆動能力と高いホットキャリア信頼性とを同時に有するトランジスタ構造が得られる。」（第４頁左上欄第１０行〜同頁右上欄第４行）
　
　ここで、補正後の発明において、「前記第１不純物層」を、「前記ゲート電極のエッジからゲート電極の内側方向に入る幅が７０ｎｍを超えない状態で前記ゲート電極とオーバーラップするように形成」することについて、「７０ｎｍを越えない」ことの臨界的意義が明らかでなく、そうだとすれば、刊行物発明において、「第一（Ｎ−−）の軽度にドープしたドレイン領域１６」を「ゲート電極１４」とオーバーラップするように形成することは、周知技術に基づいて、当業者が容易になし得たことであり、その際、「ゲート電極１４」のエッジから「ゲート電極１４」の内側方向に入る幅を「７０ｎｍを越えない状態」で「ゲート電極１４」とオーバーラップさせることは、当業者が必要に応じて適宜設定し得る、単なる設計的事項である。
　よって、相違点４は、当業者が容易に想到し得る範囲に含まれる程度のものである。
　
（４−５−５）相違点５について
  ＭＤＤのゲート電極側の端部を、ゲート電極のエッジ部分に位置するように形成することは、以下の周知文献１、３に記載されるように従来周知である。
　
ア．周知文献１：特開昭６１−１１２３７９号公報には、第１図、第２図とともに、「第２図は本発明の一実施例を示す要部断面図である。同図を第１図と対照すると明らかなように、従来Ｎ−領域４ＡおよびＮ＋領域４Ｂで構成していたソース，ドレイン領域４を、本実施例ではＮ−領域４C、Ｎ＋領域４ＤおよびＮ＋＋領域４Ｅの３重構造としている。ここで、Ｎ−，Ｎ＋およびＮ＋＋領域は、それぞれ〜１０１２，〜１０１３および〜１０１４個／cm3のオーダの不純物濃度をもつものとし、Ｎ−領域４Ｃはゲート電極３下に埋められているが、Ｎ＋領域４ＤおよびＮ＋＋領域４ＥはサイドウオールＳｉＯ２膜５下にあるように構成する。
　上記構成によれば、Ｎ−領域４Ｃの存在によってＬＤＤ構造のもつメリットを保持しながら、他方、Ｎ＋領域４Ｄの存在によってＬＤＤ構造のデメリットを軽減することができる。なお、この場合Ｎ−領域４Ｃのゲート電極３直下への入り込みは、ゲート長の減少を避けるためにできるだけ少なくするように構成する必要がある。」（第３頁左上欄第１２行〜同頁右上欄第９行）
　
イ．周知文献３：特開平３−９９４４１号公報には、第１図とともに、「このような上記実施例においては、第１図に示すように、Ｎ型中濃度領域６とＮ型低濃度領域７との境界がゲート電極５の下部にではなく、ゲート電極５の端にあるため、サイドウオール下の寄生抵抗を低減できるともに、ドレイン（ソース）に正の電圧、ゲートに負の電圧を与えた場合でも価電子帯から伝導体へのキャリアのトンネリングを抑制でき、絶縁膜と半導体界面近傍でのトンネル性リーク電流の発生を低減することができる。
　なお、上記実施例では特に強調しなかったが、Ｎ型低濃度領域７がゲート電極５の下部に形成されるため、このＭＩＳ型トランジスタはゲートとＮ型低濃度領域がオーバーラップした構造となり、高い電流駆動能力と高いホットキャリア信頼性とを同時に有するトランジスタ構造が得られる。」（第４頁左上欄第１０行〜同頁右上欄第４行）
　
　したがって、刊行物発明において、本願発明のように、「第二（Ｎ−）の軽度にドープしたドレイン領域２２」の「ゲート電極１４」側の端部が、「ゲート電極１４」のエッジ部分に位置するように形成することは、周知技術に基づいて、当業者が容易になし得たものである。
　よって、相違点５は、当業者が容易に想到し得る範囲に含まれる程度のものである。
　
（４−５−６）相違点６について
　 高度にドープされたソース／ドレイン領域のゲート電極側の端部をゲート電極側壁に形成されたスペーサの幅内に位置するように形成することは、以下の周知文献１に記載されるように従来周知である。
　
ア．周知文献１：特開昭６１−１１２３７９号公報には、第１図、第２図、第６図とともに、「第２図は本発明の一実施例を示す要部断面図である。同図を第１図と対照すると明らかなように、従来Ｎ−領域４ＡおよびＮ＋領域４Ｂで構成していたソース，ドレイン領域４を、本実施例ではＮ−領域４C、Ｎ＋領域４ＤおよびＮ＋＋領域４Ｅの３重構造としている。ここで、Ｎ−，Ｎ＋およびＮ＋＋領域は、それぞれ〜１０１２，〜１０１３および〜１０１４個／cm3のオーダの不純物濃度をもつものとし、Ｎ−領域４Ｃはゲート電極３下に埋められているが、Ｎ＋領域４ＤおよびＮ＋＋領域４ＥはサイドウオールＳｉＯ２膜５下にあるように構成する。
　上記構成によれば、Ｎ−領域４Ｃの存在によってＬＤＤ構造のもつメリットを保持しながら、他方、Ｎ＋領域４Ｄの存在によってＬＤＤ構造のデメリットを軽減することができる。なお、この場合Ｎ−領域４Ｃのゲート電極３直下への入り込みは、ゲート長の減少を避けるためにできるだけ少なくするように構成する必要がある。」（第３頁左上欄第１２行〜同頁右上欄第９行）、
「またＮ＋＋層４Ｅ´の側面はサイドウオールＳｉＯ２膜５のやや内側に入り込んだ位置まで拡散させる。（第６図(d)）」（第４頁左下欄第１２〜１４行）
　
　したがって、刊行物発明において、本願発明のように、「高度（Ｎ）にドープされたソース／ドレイン領域２８」の「ゲート電極１４」側の端部を、「側壁酸化物スペーサ２６」の幅内に位置するように形成することは、周知技術に基づいて、当業者が容易になし得たものである。
　よって、相違点６は、当業者が容易に想到し得る範囲に含まれる程度のものである。
　
（４−６）独立特許要件についてのまとめ
　以上、検討したとおり、補正後の発明と刊行物発明との相違点は、いずれも、当業者が、刊行物２に記載された公知技術及び周知技術を勘案することにより容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　したがって、本件補正は、補正後の発明が、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　
（５）補正の却下についてのむすび
　本件補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するが、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
３．本願発明
　平成１８年１２月１４日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし２４に係る発明は、平成１８年８月１１日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし２４に記載された事項により特定されるとおりのものであって、そのうちの、請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載された事項により特定される以下のとおりのものである。
　
「【請求項１】　第１導電型不純物を含む半導体基板と、
　該半導体基板上に形成されたゲート絶縁膜と、
　該ゲート絶縁膜上に形成されたゲート電極と、
　該ゲート電極の表面に形成された表面酸化膜と、
　前記ゲート電極の側壁に形成された第１スペーサと、
　該第１スペーサの側壁に形成された第２スペーサと、
　前記ゲート電極両側の前記半導体基板表面部に形成され、前記ゲート電極側から低濃度の第１不純物層、中間濃度の第２不純物層、高濃度の第４不純物層を順に有し、前記低濃度の第１不純物層は第１深さに、前記中間濃度の第２不純物層は、前記第１深さよりも深い第２深さに、前記高濃度の第４不純物層は、前記第２深さより深い第３深さよりも更に深い第４深さに形成される第２導電型不純物層と、
　前記第１不純物層と前記第２不純物層のうち中間濃度の前記第２不純物層のみを囲んで第３深さで前記半導体基板内に形成され前記半導体基板の不純物濃度よりも更に高い不純物濃度を有する第１導電型の第３不純物層と、
を具備することを特徴とするＭＯＳトランジスタ。」
　
４．引用刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された引用刊行物には、上において検討したとおり、上記２．（４−３−１−１）及び（４−３−２−１）に記載したとおりの事項、及び上記２．（４−３−１−２）に記載したとおりの発明が記載されているものと認められる。
　
５．判断
　上記２．（３）において検討したとおり、補正後の発明は、本願発明を限定的に減縮したものであるところ、上記２．（４）において検討したように、補正後の発明が、刊行物１及び２に記載された発明に基づいて、当業者が容易に発明することができたものである以上、本願発明も、当然に刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるものと認められ、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。