【事件の表示】
　特願２００２−１９０８１７「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成１６年　２月　５日出願公開，特開２００４−　３９６８１〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１４年６月２８日の出願であって，平成１９年１月３１日付けの拒絶理由通知に対して，同年４月９日に手続補正書及び意見書が提出されたが，同年５月１日に拒絶査定がされ，これに対して，同年６月８日に審判請求がされるとともに手続補正書が提出され，その後，当審において平成２１年１２月２１日付けで審尋がなされ，平成２２年２月１９日に回答書が提出されたものである。
　
第２　平成１９年６月８日付けの手続補正（以下「本件補正」という。）の却下について
　
　[補正の却下の決定の結論]
　平成１９年６月８日付けの手続補正を却下する。
　
　[理由]
１．本件補正の内容
　本件補正は，明細書を補正するものであり，そのうち特許請求の範囲については，補正前の特許請求の範囲の請求項１〜６を補正後の請求項１〜５と補正するものであって，補正後の特許請求の範囲の請求項１〜５は，以下のとおりである。
「　　【請求項１】半導体基板内に形成された低濃度不純物領域と，前記低濃度領域内に形成された高濃度不純物領域とからなるソース・ドレイン領域と，前記ソース・ドレイン領域に挟まれたチャネル領域上方の前記半導体基板表面にゲート酸化膜を介して形成されたゲート電極と，前記ゲート電極の両端部に形成された側壁絶縁膜とを有するＬＤＤ構造のＭＯＳトランジスタを含む半導体装置において，前記ゲート酸化膜は，前記ゲート電極の端縁から，前記低濃度不純物領域表面を覆い，その端縁が前記高濃度不純物領域との境界となるように，前記基板表面上に突出しており，前記側壁絶縁膜は，前記ゲート酸化膜の端縁より内側に形成されており，前記ソース・ドレイン領域にコンタクトするソース・ドレインコンタクトのまわりは，ＣＶＤ酸化膜で被覆されたことを特徴とする半導体装置。
　　【請求項２】前記ＭＯＳトランジスタは，前記ゲート酸化膜の膜厚が，３０ｎｍ以上であることを特徴とする請求項１に記載の半導体装置。
　　【請求項３】半導体基板表面の少なくともＭＯＳトランジスタ形成領域全体にゲート酸化膜を形成する工程と，前記ゲート酸化膜上にゲート電極を形成する工程と，前記ゲート電極をマスクとして，低濃度不純物を注入し，低濃度不純物領域を形成する工程と，前記ゲート電極の側壁に異方性エッチングを用いて酸化膜を形成する工程と，マスクパターンを形成し，このマスクパターンを用いてゲート電極の端縁から露呈する前記ゲート酸化膜の一部を除去するゲート酸化膜除去工程と，前記ゲート酸化膜の除去された領域に高濃度不純物を注入し，高濃度不純物領域を形成する工程とさらにＣＶＤ酸化膜を形成し，このＣＶＤ酸化膜に前記ソース・ドレイン領域にコンタクトするソース・ドレインコンタクトを形成する工程とを含むことを特徴とする半導体装置の製造方法。
　　【請求項４】前記高濃度不純物領域を形成する工程は，前記ゲート酸化膜除去工程で用いたマスクパターンを残したまま，このマスクパターンをマスクとして，前記低濃度不純物領域表面にイオン注入を行う工程を含むことを特徴とする請求項３に記載の半導体装置の製造方法。
　　【請求項５】前記ＭＯＳトランジスタは，前記ゲート酸化膜の膜厚が，３０ｎｍ以上である高耐圧トランジスタであることを特徴とする請求項３または４に記載の半導体装置の製造方法。」
　
２．補正事項の整理
（１）補正前の請求項１を削除すること。
（２）補正前の請求項２を独立請求項の形式とするとともに，以下の[補正事項１]及び[補正事項２]を行い，補正後の請求項１とすること。
　[補正事項１]
　補正前の「前記ソース・ドレイン領域に挟まれたチャネル領域上方の前記半導体基板表面にゲート酸化膜を介して形成されたゲート電極とを有するＬＤＤ構造のＭＯＳトランジスタを含む半導体装置において，」を，補正後の「前記ソース・ドレイン領域に挟まれたチャネル領域上方の前記半導体基板表面にゲート酸化膜を介して形成されたゲート電極と，前記ゲート電極の両端部に形成された側壁絶縁膜とを有するＬＤＤ構造のＭＯＳトランジスタを含む半導体装置において，」とする。
　[補正事項２]
　補正後の「前記側壁絶縁膜は，前記ゲート酸化膜の端縁より内側に形成されており，」との文言を付加する。
（３）補正前の請求項３において，引用する請求項について，補正前の「請求項１または２」を補正後の「請求項１」として，補正後の請求項２とすること。
（４）補正前の請求項４に，以下の[補正事項３]及び[補正事項４]を行い，補正後の請求項３とすること。
　[補正事項３]
　補正後の「前記ゲート電極の側壁に異方性エッチングを用いて酸化膜を形成する工程と，」との文言を付加する。
　[補正事項４]
　補正前の「前記ゲート電極の端縁から露呈する前記ゲート酸化膜の一部を除去するゲート酸化膜除去工程と，」を，補正後の「マスクパターンを形成し，このマスクパターンを用いてゲート電極の端縁から露呈する前記ゲート酸化膜の一部を除去するゲート酸化膜除去工程と，」とする。
（５）補正前の請求項５において，引用する請求項について，補正前の「請求項４」を補正後の「請求項３」として，補正後の請求項４とすること。
（６）補正前の請求項６において，引用する請求項について，補正前の「請求項４または５」を補正後の「請求項３または４」として，補正後の請求項５とすること。
　
３．補正内容についての検討
・上記「２．　補正事項の整理」の（１）に記載した補正事項，並びに，同（２）〜（６）に記載した補正事項のうち，補正後に独立請求項の形式に改めるとともに請求項の番号を付けかえることは平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下単に「特許法第１７条の２第４項」という。）第１号に掲げる請求項の削除に該当する。
・上記「２．　補正事項の整理」の（３），（５）及び（６）に記載した補正事項のうち，引用する請求項を変更することは，特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明に該当する。
・上記「２．　補正事項の整理」の（４）に記載した補正事項のうち，補正前の請求項４に係る[補正事項４]は，補正前の請求項４を引用する補正前の請求項５に記載された，「前記ゲート酸化膜除去工程で用いたマスクパターンを残したまま」という記載との整合をとるためになされたものであり，特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明に該当する。
・上記「２．　補正事項の整理」の（２）に記載した補正事項のうち，[補正事項１]及び[補正事項２]は，補正前の請求項１に記載された発明を特定する事項に，「前記ゲート電極の両端部に形成された側壁絶縁膜」であって，「前記側壁絶縁膜は，前記ゲート酸化膜の端縁より内側に形成されて」いるものを追加するものであり，特許法第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定する補正ではない。よって，補正前の請求項２についてなされた補正は，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。また，上記の追加をする補正を含む，補正後の請求項１についてなされた補正が，同法第１７条の２第４項第１号，第３号及び第４号に掲げる請求項の削除，誤記の訂正及び明りょうでない記載の釈明のいずれの事項を目的とするものにも該当しないことは明らかである。
・上記「２．　補正事項の整理」の（４）に記載した補正事項のうち，[補正事項３]は，補正前の請求項４に記載された発明を特定する事項に，「前記ゲート電極の側壁に異方性エッチングを用いて酸化膜を形成する工程」を追加するものであり，特許法第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定する補正ではない。よって，補正前の請求項４についてなされた補正は，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。また，上記の追加をする補正を含む，補正後の請求項１についてなされた補正が，同法第１７条の２第４項第１号，第３号及び第４号に掲げる請求項の削除，誤記の訂正及び明りょうでない記載の釈明のいずれの事項を目的とするものにも該当しないことは明らかである。
　したがって，上記「２．　補正事項の整理」の（２）及び（４）に記載した補正事項は，特許法第１７条の２第４項に規定する要件を満たさない。
　
４．補正の目的の適否についてのまとめ
　以上のとおりであるから，上記「２．　補正事項の整理」の（２）及び（４）に記載した補正事項を含む本件補正は，特許法第１７条の２第４項各号に掲げる，請求項の削除，特許請求の範囲の減縮，誤記の訂正又は明りょうでない記載の釈明のいずれを目的とするものにも該当せず，特許法第１７条の２第４項の規定を満たしていない。
　
５．独立特許要件の有無の検討
　上記のとおり，本件補正は，特許法第１７条の２第４項の規定を満たしていないが，仮に，上記「２．　補正事項の整理」の（２）及び（４）に記載した補正事項が，同法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正であるとして，以下において，本件補正が，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか否かについて更に検討する。
　
５−１．　本件補正後の発明について
　本件補正後の特許請求の範囲の請求項１〜５に係る発明のうち，請求項１に係る発明は，その請求項１に記載されている事項により特定される以下のとおりのもの（以下「補正発明」という。）である。
「　　【請求項１】半導体基板内に形成された低濃度不純物領域と，前記低濃度領域内に形成された高濃度不純物領域とからなるソース・ドレイン領域と，前記ソース・ドレイン領域に挟まれたチャネル領域上方の前記半導体基板表面にゲート酸化膜を介して形成されたゲート電極と，前記ゲート電極の両端部に形成された側壁絶縁膜とを有するＬＤＤ構造のＭＯＳトランジスタを含む半導体装置において，前記ゲート酸化膜は，前記ゲート電極の端縁から，前記低濃度不純物領域表面を覆い，その端縁が前記高濃度不純物領域との境界となるように，前記基板表面上に突出しており，前記側壁絶縁膜は，前記ゲート酸化膜の端縁より内側に形成されており，前記ソース・ドレイン領域にコンタクトするソース・ドレインコンタクトのまわりは，ＣＶＤ酸化膜で被覆されたことを特徴とする半導体装置。」
　
５−２．　刊行物に記載された発明
（１）特開平５−１９０８４５号公報
　原査定の拒絶の理由に引用され，本願の出願前に日本国内において頒布された刊行物である特開平５−１９０８４５号公報（以下「引用例」という。）には，図１，３〜８，１０及び１１とともに，以下の記載がある。
ア　段落【０００１】
「【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はＭＩＳ電界効果トランジスタに係り，特に超微細ＭＩＳ電界効果トランジスタの高耐圧化に好適で，耐ホットキャリア効果のすぐれたＭＩＳ型電界効果トランジスタに関する。
イ　段落【０００６】〜【０００７】
「【０００６】本発明の目的はソース・ドレイン間耐圧が通常の電源電圧にくらべ十分に高く，ホットキャリア注入に基づく特性劣化が生じない超微細トランジスタを提供することにある。
【０００７】
【課題を解決するための手段】本発明は従来の二重ドレイン構造の最適条件の検討において，特に浅い接合深さを有する高濃度不純物分布領域のはたす役割に着目し解析した結果に基づく。図１は従来の二重ドレイン構造を有するトランジスタの断面図である。図１に於いて，１はｐ型半導体基板，２はフィルド酸化膜，３はゲート酸化膜，５乃至８はゲート電極４を拡散マスクとして形成されたｎ型不純物領域で５及び７がドレイン拡散層，６及び８がソース拡散層である。ここで５及び６は低不純物濃度拡散層であり，表面不純物濃度をＣｓ2，接合深さをＸｊ2で定義する。７及び８は高不純物濃度拡散層であり，表面不純物濃度をＣｓ1，接合深さをＸｊ1で定義する。（・・・後略・・・）」
ウ　段落【００１３】〜【００１８】
「【００１３】
【実施例】〈実施例１〉図３乃至図６は本発明によるＭＩＳ型電界効果トランジスタの一実施例を示した図で１はｐ導電型比抵抗１Ω・ｃｍのシリコン基板である。半導体基板１表面に従来の素子分離技術を利用して０．８μｍの厚いフィルド酸化膜２を選択的に形成した後，活性領域の半導体表面を露出し，２０ｎｍの清浄なゲート酸化膜３を形成する。
【００１４】しかる後，約０．３μｍのシリコン薄膜をゲート酸化膜３上に形成し，ｐｏｃｌ3をソースとする熱拡散によりシリコン薄膜にリンの高濃度拡散をおこなう。しかる後写真食刻法によりゲート電極４を形成する。食刻後のチャネル長は１μｍである。次にテトラエトキシシラン（Ｓｉ（ＯＣ2Ｈ5）4）を用いた化学気相反応により０．５μｍなる膜厚を有するシリコン酸化膜１１を全面に堆積させる。上記の堆積膜１１を反応性スパッタエッチングにより半導体基板表面と垂直方向にエッチングをおこない平坦部に堆積されたシリコン酸化膜を除去すると図４に示すごとくゲート電極４の側壁にのみシリコン酸化膜１１が残置される。
【００１５】この状態で酸化膜５を介して砒素を加速エネルギ７０ｋｅＶの条件でイオン打込みにより半導体基板１表面に注入する。上記の条件は半導体基板表面で最大不純物濃度となる条件である。本実施例に於いては注入量を変数とし表面不純物濃度が１×１０17乃至１０20ｃｍ~3の範囲で種々の値を取る様多数個のトランジスタを作成した。
【００１６】上記のイオン打込み工程の後注入イオンの活性化の熱処理を行った。上記の熱処理は１０００℃で行ったが種々の注入量を有する各々のトランジスタに対し接合深さＸｊが０．２５μｍとなる様に各々熱処理時間を設定した。
しかる後，ドレイン拡散層５，及びソース拡散層６上のゲート酸化膜３を除去し，５０ｎｍの膜厚の白金（Ｐｔ）を全面にスパッタ法により蒸着する
【００１７】次に４５０℃の熱処理を施し，ドレイン５，ソース拡散層６表面，及びゲート電極４表面に白金シリサイド（ＰｔＳｉ）を形成する。上記の熱処理に於いて酸化膜１１，及び２上に於いてはシリコンとの反応は生ぜずシリサイドは形成されない。したがって，上記熱処理工程の後，王水でエッチングするとＰｔＳｉは王水でエッチングされない為，酸化膜，及び未反応のＰｔだけが除去されゲート電極４，ドレイン拡散層５，及びソース拡散層６の各表面上にのみＰｔＳｉが自己整合的に残置される。
【００１８】ここに於いて，ＰｔＳｉ層１２直下にはＰｔＳｉ層形成前の表面不純物濃度よりも１桁高い不純物濃度を有する約１０ｎｍ厚の析出層１３がＰｔＳｉ層１２と自己整合的に形成された。上記析出層１３内における深さ方向の不純物分布は深さに対し下に凸の形状を有する。ＰｔＳｉ層１２の形成の後，公知の技術を用いて，保護絶縁膜１５，さらにはドレイン電極９，及びソース電極１０を含む配線用電極を所望の回路方式にしたがって形成する。上記の電極９，１０にはアルミニウム（Ａｌ）の蒸着膜を用いるがＡｌがＰｔｓｉ層１２と反応するのを防止するためＡｌ配線工程の前にＴｉとＴａの同時スパッタによりＴｉＴａ膜１４をＰｔＳｉ膜１２上のコンタクト孔部分にあらかじめ形成する。」
エ　段落【００３２】〜【００３６】
「【００３２】
（・・・前略・・・）
〈実施例５〉以上の各実施例では，いずれもソース，ドレイン領域となる拡散層は低不純物濃度の薄い拡散層であり，拡散層抵抗を低減するシリサイド層は，ゲート電極から離れて（オフセットされて）形成されている。したがってこのようなオフセット構造のトランジスタでは，ソース，ドレインを高濃度拡散層で形成したものよりも実効チャネルコンダクタンスが低下する。そこで，ゲート側壁酸化膜（図６，図７，図８，図１０の符号１１）をシリコン酸化膜でなく，比誘電率のより高い材料で形成すれば，ゲートからのフリンジ容量によりソース，及びドレイン低不純物濃度拡散層の表面へのゲート電圧の影響を高めることができ実効伝達コンダクタンスの高いデバイスを得ることができる。このことは，図１に示したような２重拡散構造のソース，ドレインを有するトランジスタについてもあてはまる。
【００３３】
図１１は本発明による半導体装置の一実施例を示した図で１はｐ導電型比抵抗１Ω・ｃｍのシリコン基板で
３は厚さ２０ｎｍのシリコン熱酸化膜，４はリンを添加されて低抵抗化されたシリコン薄膜で構成されたゲート電極である。公知のシリコンゲート技術によりゲート電極４を形成した後，シリコン熱酸化膜３を介し，ゲート電極４をマスクとして砒素（Ａｓ）イオンをイオン注入法によりシリコン基板１の表面に打込み，続いて注入イオンの活性化の為の熱処理を行ってドレイン拡散層５，及びソース拡散層６を形成した。上記のイオン打込みに於いては半導体表面で不純物濃度が最大になり，その最大値が５×１０
18
ｃｍ~
3
となる条件で行った
【００３４】しかる後，アンモニア（ＮＨ3）とモノシラン（ＳｉＨ4）の化学気相反応により主表面全面に比誘電率６．０なるシリコン窒化（Ｓｉ3Ｎ4）膜を膜厚０．２５μｍの条件で堆積した。その後平行平板型反応性スパッタエッチング装置により上記のＳｉ3Ｎ4膜を０．２５μｍ厚だけエッチングした。
上記のエッチングはいわゆる異方性エッチングと称されるものであり半導体基板表面と垂直方向にのみエッチングを進行させることができる。したがって上記のエッチングの後にはゲート電極４の側壁部にのみＳｉ
3
Ｎ
4
膜１９が残置される。Ｓｉ
3
Ｎ
4
膜で構成される側壁絶縁膜１９の形成の後，ゲート電極４と側壁絶縁膜１９をマスクとしソース及びドレイン拡散層表面で最大不純物濃度となる条件で再びＡｓイオン打込みを行った後，その活性化の為の熱処理を施した
【００３５】
上記第２のイオン打込みによってソース及びドレイン拡散層の最大不純物濃度は１×１０
20
ｃｍ~
3
以上の高不純物濃度となった。しかる後，通常の半導体製造工程手順によりゲート保護酸化膜２０，及びドレイン電極２１とソース電極２２を形成しＭＯＳ型電界効果トランジスタよりなる半導体装置を製造した。本実施例に従って製造したトランジスタは実効チャネル長が０．９μｍ，ドレイン拡散層における低不純物濃度領域５の接合深さが０．３５μｍ，高不純物濃度領域７の接合深さが０．１５μｍであった。上記トランジスタに於いて側壁絶縁膜９はソース，及びドレイン拡散層上で１０
20
ｃｍ~
3
以下の不純物濃度領域表面を覆っている構成となっている
【００３６】本実施例に基づく上記トランジスタの伝達コンダクタンスは側壁絶縁膜が従来のシリコン酸化膜で構成される同寸法のトランジスタに於ける伝達コンダクタンスの約１．１倍大きいことがわかった。上記の伝達コンダクタンスの違いはゲート電極４側壁における絶縁膜１９の比誘電率の違いに基づく電束密度の差異によるものと思われる。すなわち本実施例のごとく側壁絶縁膜１９の比誘電率がゲート酸化膜の比誘電率より１．６倍も大きい場合には側壁絶縁膜の比誘電率がゲート酸化膜の比誘電率と同等である従来構成のトランジスタの場合よりゲート電界がソース及びドレイン拡散層の低不純物濃度領域表面へまわりこむ電束密度が大きく，低不純物濃度領域表面をよりｎ型化し伝導度を高めるためと考えられる。」
　
・上記エによれば，図１１とともに示された〈実施例５〉についてみると，「低不純物濃度領域５」及び「低不純物濃度領域６」がゲート電極４をマスクとしたイオン注入により形成されているから，ドレイン拡散層及びソース拡散層の間の，ゲート電極４の下の半導体部分においてチャネル領域が形成されることは明らかである。
・上記エによれば，図１１とともに示された〈実施例５〉についてみると，ドレイン拡散層５，及びソース拡散層６は同時に形成されているから，これらはともに「低不純物濃度領域」（段落【００３５】）ということができ，さらに「低不純物濃度領域５」の内部に形成された「高不純物濃度領域７」（図１１では指示番号「４」で表されているが，これは「７」の誤記であることは明らかである。）と，ソース拡散層６の内部に形成された領域（図１１中での指示番号８）とは，同時に形成されているから，これらがともに「高不純物濃度領域」であることは明らかである。
・また，「ドレイン拡散層における低不純物濃度領域５の接合深さが０．３５μｍ，高不純物濃度領域７の接合深さが０．１５μｍ」（段落【００３５】）との記載から，「低濃度不純物領域」及び「高濃度不純物領域」を併せてドレイン拡散層あるいはソース拡散層ととらえうることは明らかである。
・さらに，〈実施例５〉については，高不純物濃度領域は，ゲート電極４と側壁絶縁膜１９をマスクとして形成されていることと併せ，図１１から見ても，側壁絶縁膜１９のゲート電極４とは反対側の端縁と，高濃度不純物領域７及び８（前記のとおり，図１１中の高濃度不純物領域「４」は「７」の誤記。）のゲート電極４側の端縁とが一致していることが見て取れる。また，図１１から，側壁絶縁膜１９が，その下のシリコン熱酸化膜３とともに「低不純物濃度領域」の表面を覆っていることも見て取れる。
・また，上記ウによれば，図３〜６とともに示された〈実施例１〉によれば，「しかる後，ドレイン拡散層５，及びソース拡散層６上のゲート酸化膜３を除去し，５０ｎｍの膜厚の白金（Ｐｔ）を全面にスパッタ法により蒸着する。」（段落【００１６】）との記載から，ＭＩＳ型電界効果トランジスタの完成時における，高不純物濃度析出層１３上にはゲート酸化膜は存在しないことは明らかである。
・しかしながら，図１１とともに示された〈実施例５〉について，図１１を見る限り，高不純物濃度領域上にはゲート絶縁膜３は存在しないように見受けられるが，明細書の記載からは，高不純物濃度領域上にゲート絶縁膜３が存在するか否かは明らかではない。
・上記エ及び図１１から，ゲート保護酸化膜２０を貫通して形成されたドレイン電極２１及びソース電極２２が，それぞれドレイン拡散層及びソース拡散層に接触していることは明らかである。
　
　以上によれば，引用例には次の発明（以下「引用発明」という。）が記載されている。
「シリコン基板１内に形成され，低濃度不純物領域５，６と該低濃度不純物領域内５，６にそれぞれ形成された高濃度不純物領域７，８とからなる，ドレイン拡散層及びソース拡散層と，ドレイン拡散層及びソース拡散層の間に設けられたチャネル領域と，該チャネル領域上に設けられた，シリコン熱酸化膜３及びシリコン熱酸化膜３上に形成されたゲート電極４と，ゲート電極４の側壁部に形成された側壁絶縁膜１９とを有するＭＩＳ型電界効果トランジスタであって，
　前記側壁絶縁膜１９のゲート電極４とは反対側の端縁と，高濃度不純物領域７及び８のゲート電極４側の端縁とが一致しているとともに，側壁絶縁膜１９が，その下のシリコン熱酸化膜３とともに低不純物濃度領域５，６の表面を覆っており，
　さらに，通常の半導体製造工程手順により形成されたゲート保護酸化膜２０と，該ゲート保護酸化膜２０を貫通して設けられ，ドレイン拡散層及びソース拡散層にそれぞれ接触するドレイン電極２１及びソース電極２２とを有することを特徴とするＭＩＳ型電界効果トランジスタ。」
　
５−３．　対比
　引用発明と補正発明を比較する。
・引用発明の「シリコン基板１」は，補正発明の「半導体基板」に相当する。
・引用発明の「低濃度不純物領域５，６と該低濃度不純物領域内５，６にそれぞれ形成された高濃度不純物領域７，８とからなる，ドレイン拡散層及びソース拡散層」は，補正発明の「低濃度不純物領域と，前記低濃度領域内に形成された高濃度不純物領域とからなるソース・ドレイン領域」に相当する。
・引用発明の「ドレイン拡散層及びソース拡散層の間に設けられたチャネル領域」及び「該チャネル領域上に設けられたシリコン熱酸化膜３及びシリコン熱酸化膜３上に形成されたゲート電極４」は，それぞれ，補正発明の「前記ソース・ドレイン領域に挟まれたチャネル領域」，及び「チャネル領域上方の前記半導体基板表面にゲート酸化膜を介して形成されたゲート電極」に相当する。
・引用発明の「ゲート電極４の側壁部に形成された側壁絶縁膜１９」は，補正発明の「前記ゲート電極の両端部に形成された側壁絶縁膜」に相当する。
・引用発明の「ＭＩＳ型電界効果トランジスタ」は，「シリコン熱酸化膜３上に形成されたゲート電極４」を有するから，ＭＯＳトランジスタであるとともに，半導体装置を構成することは明らかであるから，補正発明の「ＬＤＤ構造のＭＯＳトランジスタを含む半導体装置」とは，「ＭＯＳトランジスタを含む半導体装置」である点で共通する。
・引用発明の「側壁絶縁膜１９が，その下のシリコン熱酸化膜３とともに低不純物濃度領域５，６の表面を覆って」いることから「シリコン熱酸化膜３」が「低不純物濃度領域５，６の表面を覆って」いることが明らかであり，また，ゲート電極４は「ドレイン拡散層及びソース拡散層の間に設けられたチャネル領域」上に設けられることから，補正発明の「前記ゲート酸化膜は，前記ゲート電極の端縁から，前記低濃度不純物領域表面を覆い，その端縁が前記高濃度不純物領域との境界となるように，前記基板表面上に突出して」いることとは，「前記ゲート酸化膜は，前記ゲート電極の端縁から，前記低濃度不純物領域表面を覆」う点で共通する。
・引用発明の「通常の半導体製造工程手順により形成されたゲート保護酸化膜２０と，該ゲート保護酸化膜２０を貫通して設けられ，ドレイン拡散層及びソース拡散層にそれぞれ接触するドレイン電極２１及びソース電極２２」と，補正発明の「前記ソース・ドレイン領域にコンタクトするソース・ドレインコンタクトのまわりは，ＣＶＤ酸化膜で被覆され」ることとは，「前記ソース・ドレイン領域にコンタクトするソース・ドレインコンタクトのまわりは，酸化膜で被覆され」る点で共通する。
　
　したがって，補正発明と引用発明とは，
「半導体基板内に形成された低濃度不純物領域と，前記低濃度領域内に形成された高濃度不純物領域とからなるソース・ドレイン領域と，前記ソース・ドレイン領域に挟まれたチャネル領域上方の前記半導体基板表面にゲート酸化膜を介して形成されたゲート電極と，前記ゲート電極の両端部に形成された側壁絶縁膜とを有するＭＯＳトランジスタを含む半導体装置において，
　前記ゲート酸化膜は，前記ゲート電極の端縁から，前記低濃度不純物領域表面を覆っており，前記ソース・ドレイン領域にコンタクトするソース・ドレインコンタクトのまわりは，酸化膜で被覆されたことを特徴とする半導体装置。」
である点で一致する。
　
　一方，両者は，以下の各点で相違する。
・相違点１
　補正発明は，「ＬＤＤ構造のＭＯＳトランジスタを含む半導体装置」であるのに対して，引用発明は「ＭＯＳトランジスタを含む半導体装置」である点。
・相違点２
　補正発明においては，「前記ゲート酸化膜」は，「その端縁が前記高濃度不純物領域との境界となるように，前記基板表面上に突出しており」，「前記側壁絶縁膜は，前記ゲート酸化膜の端縁より内側に形成されて」いるのに対して，引用発明においては，「前記ゲート酸化膜は，前記ゲート電極の端縁から，前記低濃度不純物領域表面を覆って」はいるものの，「前記ゲート酸化膜」の「端縁」の存在が明らかでなく，また，「前記側壁絶縁膜１９のゲート電極４とは反対側の端縁と，高濃度不純物領域７及び８のゲート電極４側の端縁とが一致して」はいるものの，「前記側壁絶縁膜」が「前記ゲート酸化膜の端縁より内側に形成されて」いるか否かは明らかでない点。
・相違点３
　補正発明においては，「前記ソース・ドレイン領域にコンタクトするソース・ドレインコンタクトのまわり」を「ＣＶＤ酸化膜で被覆」しているのに対して，引用発明においては，「通常の半導体製造工程手順により形成されたゲート保護酸化膜２０」により「被覆」はしているものの，「ＣＶＤ酸化膜で被覆」しているか否かは明らかでない点。
　
５−４．当審の判断
　以下，上記各相違点について検討する。
　
・相違点１について
　ＭＯＳトランジスタにおいて，ソース・ドレイン領域のゲート電極端側が相対的に低い不純物濃度領域により構成されたものは，一般にＬＤＤ構造のＭＯＳトランジスタと称されており，引用発明に係るＭＯＳトランジスタについても，ソース・ドレイン領域のゲート電極端側が相対的に低い不純物濃度領域により構成されているから，ＬＤＤ構造のＭＯＳトランジスタであると言うことができる。
　したがって，相違点１は実質的な相違点ではない。仮にそうでないとしても，ＬＤＤ構造のＭＯＳトランジスタ自体は周知であるから，当業者が適宜になし得たことである。
　
・相違点２について
　引用例における，図１１とともに示された〈実施例５〉についての明細書の記載からは，高不純物濃度領域上にゲート絶縁膜３が存在するか否かは明らかではない。しかしながら，引用例において前記〈実施例５〉とともに示され，同様に側壁絶縁膜を用いるものであって，該側壁絶縁膜により覆われていないソース拡散層・ドレイン拡散層上に高不純物濃度析出層を形成する〈実施例１〉においては，「ドレイン拡散層５，及びソース拡散層６上のゲート酸化膜３を除去」するものであり，また，前記〈実施例５〉においても図１１に示されたとおり，高不純物濃度領域上のゲート絶縁膜３を除去したものとすることに何の阻害要因も見いだせないから，〈実施例５〉においても，高不純物濃度領域上のゲート絶縁膜３を除去したものとすることは自然かつ合理的な選択と言うことができる。
　さらに，ソース・ドレイン領域を形成する部分上のゲート絶縁膜を除去することは，次の周知例１及び２にも示されているように，従来周知の技術である。
　周知例１:特開平９−１６２４０２号公報
　本願の出願前に頒布された刊行物である，特開平９−１６２４０２号公報には，図３とともに以下の記載がある。
「【００１９】
【実施例】
【実施例１】図３により本発明をＮチャネルＭＯＳＦＥＴに適用した実施例を製造方法とともに示す。
（Ａ）（・・・略・・・）
【００２０】（Ｂ）次に，多結晶シリコン膜３０５とゲート酸化膜３０４を写真蝕刻法を用いてパターン化し，ゲート電極３０７を形成する。ゲート電極３０７及びフィールド酸化膜３０３をマスクとしてＮ型不純物イオンである砒素を３０ＫｅＶ，１×１０13／ｃｍ2の条件で注入し，Ｎ-領域３０９を形成する。（・・・略・・・）」
　ここで，「多結晶シリコン膜３０５とゲート酸化膜３０４を写真蝕刻法を用いてパターン化」との記載と図３(Ｂ)を照らし合わせれば，ソース・ドレイン領域を形成する部分上のゲート絶縁膜が除去されていることは明らかである。
　周知例２:特開平１０−２８４７２３号公報
　本願の出願前に頒布された刊行物である，特開平１０−２８４７２３号公報には，図１〜８とともに以下の記載がある。
「【００２５】実施の形態１．まず，図１から図８を用いて，この発明の実施の形態１について説明する。
（・・・略・・・）
【００２８】図２を参照して，半導体基板であるシリコン基板１の表面部分に，ＬＯＣＯＳ（Local Oxidation of Silicon)法で分離酸化膜２を形成してから，ｐ型のウエル（図示せず）を形成する。次に図３に示すように，熱酸化法で約１００Åの厚さのゲート酸化膜３を形成してから，その上部にＣＶＤ（Chemical Vapor Deposition)法で，約１０００Åの厚さのポリシリコン膜４を形成する。そして，図４を参照して，このポリシリコン膜４上にレジストを塗布し，写真製版工程を経てレジストパターン５ｙを形成してから，このレジストパターン５ｙをマスクとして，異方性エッチングにより前記ポリシリコン膜４をパターニングして，前記ゲート酸化膜３上にゲート電極４ｙを形成する。
【００２９】次に，前記レジストパターン５ｙを除去した後，図５に示すように前記ゲート電極をマスクとして，シリコン基板１の表面部分に砒素（Ａｓ）を５０ＫｅＶの注入エネルギと５×１０13／ｃｍ2の注入量でイオン注入して，濃度が５×１０16／ｃｍ3以上かつ５×１０18／ｃｍ3以下の，ｎ型の第１の低濃度不純物領域５を形成する。そして図６を参照して，ＣＶＤ法でシリコン基板１の全面に第２の絶縁層である，約１０００Åの厚さのシリコン酸化膜６を形成した後，図７に示すようにこのシリコン酸化膜６をＲＩＥ法で全面にエッチバックして，ゲート電極４ｙの両側面にサイドウォール絶縁体６ｙを形成する。このサイドウォール絶縁体６ｙの形成時に，シリコン基板１の表面がエッチングガスに曝されることにより，第１の低濃度不純物領域５の，サイドウォール絶縁体６ｙ直下の部分以外の部分に，ダメージ層７が形成される。
【００３０】次に図８に示すように，ＣＤＥ（Chemical Dry Etching)法でこのダメージ層７を除去して，第１の低濃度不純物領域５の，サイドウォール絶縁体６ｙ直下の部分以外の部分に約５００Åの深さの溝部８を形成してから，前記ゲート電極４ｙと前記サイドウォール絶縁体６ｙをマスクとして，前記溝部８に砒素（Ａｓ）を５０ＫｅＶの注入エネルギと５×１０13／ｃｍ2の注入量でイオン注入して，前記溝部の下部に，濃度が５×１０16／ｃｍ3以上かつ５×１０18／ｃｍ3以下の，ｎ型の第２の低濃度不純物領域１０を形成することにより，図１に示す半導体装置が形成されるが，ＬＳＩ（Large Scale Integration)素子とするためには，さらに層間絶縁膜，コンタクトホールおよび配線層の形成工程が必要なことは言うまでもない。（・・・略・・・）」
　ここで，ダメージ層７を除去するにあたり，その上に形成されていたゲート酸化膜３が除去されることは明らかである。
　
　それゆえ，引用発明において，引用例の図１１に示されているとおりに，側壁絶縁膜により覆われていない部分のシリコン熱酸化膜３（ゲート酸化膜）を除去することは当業者が適宜になし得たことであり，それに伴い，自然に「前記ゲート酸化膜」が，「端縁」を有し，「その端縁が前記高濃度不純物領域との境界となるように，前記基板表面上に突出し」たものとなり，また，「前記側壁絶縁膜は，前記ゲート酸化膜の端縁より内側に形成され」たものとなる。
　したがって，相違点２に係る発明は当業者が容易になし得たことである。
　
・相違点３について
　引用発明においては，「前記ソース・ドレイン領域にコンタクトするソース・ドレインコンタクトのまわり」を「通常の半導体製造工程手順により形成されたゲート保護酸化膜２０」により「被覆」しているところ，引用発明の「ゲート保護酸化膜２０」に相当する酸化膜をＣＶＤ法によって形成することは，例えば次の周知例３及び４にも示されているように，従来周知の技術である。
　周知例３：特開平６−３７０８７号公報
　本願の出願前に頒布された刊行物である，特開平６−３７０８７号公報には，図１，２とともに以下の記載がある。
「【００２２】図１，図２を参照して本発明の実施例による半導体装置の製造方法を説明する。図１（Ａ）に示すように，ｐ型Ｓｉ基板１の表面に，選択的にＬＯＣＯＳ領域１１を形成し，活性領域を画定する。活性領域のＳｉ基板１表面上に，薄いＳｉＯ2 層のゲート酸化膜２，導電性を付与した多結晶シリコン層３を形成し，パターニングすることによってゲート酸化膜２，ゲート電極３を形成する。
【００２３】なお，パターニングは通常のホトリソグラフィを用い，ドライエッチング等によって行なうことができる。続いて，ゲート電極３をマスクとし，ｎ型不純物をイオン注入することにより，ｎ+ 型のソース領域４，ドレイン領域５を形成する。
【００２４】図１（Ｂ）に示すように，Ｓｉ基板１表面上に比較的厚いＢＰＳＧ層６をＣＶＤ（化学気相堆積）等によって形成し，９００〜９５０℃程度の高温に加熱してＢＰＳＧ層６をリフローする。このリフロー工程によって，ＢＰＳＧ層６の表面は平坦化される。
【００２５】図１（Ｃ）に示すように，ＢＰＳＧ層６の表面に，薄いＳｉＯ2 層１０を形成する。このＳｉＯ2 層の形成は，たとえばテトラエトキシオルソシラン（ＴＥＯＳ）のＣＶＤにより，４００℃程度の温度で行なう。ＳｉＯ2 層１０の厚さは，たとえば５ｎｍ程度である。この厚さは臨界的なものではなく，膜厚の制御性を考慮してこの程度の値としてある。この程度の膜厚があれば，容易にピンホールの少ない均質な膜を成長でき，また成長時間も短くて済む。ただし，膜厚を増加させても構わない。
（・・・中略・・・）
【００３１】図２（Ｃ）に示すように，Ａｌ：Ｓｉ層１２上にレジスト層のパターンを形成し，Ａｌ：Ｓｉ層１２を選択的にエッチングすることにより，ソース電極８，ドレイン電極９を得る。このようにして，ＭＯＳトランジスタ構造が形成される。ＳｉＯ2 層１０上には，Ｓｉ残渣は生じないため，特にＳｉ除去の工程をとる必要はない。」
　なお，ここで，「活性領域のＳｉ基板１表面上に，薄いＳｉＯ2 層のゲート酸化膜２，導電性を付与した多結晶シリコン層３を形成し，パターニングすることによってゲート酸化膜２，ゲート電極３を形成する。」との記載と図１(Ａ)の記載を併せ見れば，ゲート電極３下以外のゲート酸化膜２が除去されたことは明らかである。
　周知例４：特開平１０−２８４７２３号公報（周知例２と同じ）
　本願の出願前に頒布された刊行物である，特開平１０−２８４７２３号公報には，図１１〜１８とともに以下の記載がある。
「【００４５】実施の形態３．次に，図１１から図１８を用いて，この発明の実施の形態３について説明する。
【００４６】図１１は，この発明の実施の形態３における半導体装置を示す断面図である。図１１を参照して，２０はシリコン基板１上に形成された第３の絶縁層である二酸化シリコン膜，２１はこの二酸化シリコン膜に形成された，第２の低濃度不純物領域１０に達する孔であるコンタクトホールであって，このコンタクトホール２１の内部に，二層の導電層２２と２３からなる，配線であるビット線９０が形成されている。さらに，２４は前記第３の絶縁層２０上に形成された絶縁層である二酸化シリコン膜，２５はこの絶縁層２４と前記第３の絶縁層２０に形成された，第２の低濃度不純物領域１０に達する孔であるコンタクトホールであって，このコンタクトホール２５の内部に，コンデンサの下部電極であるストレージノード２６が形成されている。そして，このストレージノード２６上にはコンデンサの誘電膜２７が，さらにその上部にはコンデンサの上部電極であるセルプレート２８が形成されており，前記下部電極２６と前記誘電膜２７と前記上部電極２８とでコンデンサ９２を構成している。これら以外の構造に関しては，図１に示す実施の形態１と同様である。
【００４７】次に図１２から図１８を用いて，上記の半導体装置の製造方法について説明する。図１２から図１８は，図１１に示す半導体装置の製造工程の，第１工程から第７工程を示す断面図である。
【００４８】まず図１２を参照して，前記実施の形態１の場合と同様の工程を経て，半導体基板であるシリコン基板１の表面部分に，分離酸化膜２，第１導電型であるｐ型のウエル（図示せず），第１の絶縁層であるゲート酸化膜３，ゲート電極４ｙ，第２導電型であるｎ型の第１の低濃度不純物領域５およびサイドウォール絶縁体６ｙを形成するとともに，前記第１の低濃度不純物領域５の前記サイドウォール絶縁体６ｙ直下の部分以外の部分に溝部８を形成してから，この溝部８の下部にｎ型の第２の低濃度不純物領域１０を形成するが，前記第１の低濃度不純物領域５とこの第２の低濃度不純物領域１０とで，ソース／ドレイン領域が構成される。
【００４９】次に図１３に示すように，前記シリコン基板１上の全面に，約７０００Åの厚さの二酸化シリコン膜２０をＣＶＤ法で形成してから，図１４に示すように，この二酸化シリコン膜２０に，第２の低濃度不純物領域１０に達するコンタクトホール２１を形成する。次に前記二酸化シリコン膜２０上に，ＣＶＤ法で，不純物を含有したポリシリコンを約８００Å，さらにその上にタングステンシリサイド（ＷＳｉ）を約７００Å堆積してから，レジストを用いた写真製版工程とエッチング工程を経ることにより，図１５に示すように，不純物を含有したポリシリコン層パターン２２とタングステンシリサイド層パターン２３からなるビット線９０を，前記第２の低濃度不純物領域１０と電気的に接続するように，前記コンタクトホール２１の内部に形成する。」
　
　したがって，引用発明において，「通常の半導体製造工程手順により形成されたゲート保護酸化膜２０」をＣＶＤにより形成することにより，「ＣＶＤ酸化膜」とすることは，当業者が適宜になし得たことである。
　なお，本願明細書の記載を見る限り，低濃度不純物領域表面がゲート酸化膜によって覆われさえすれば，ホットキャリアがトラップされることによるトランジスタの特性変動はなくなるものと認められるところ，補正発明に係る「ソース・ドレイン領域にコンタクトするソース・ドレインコンタクトのまわり」が「ＣＶＤ酸化膜で被覆されたこと」との構成によって，それ以上の格別な効果が奏されるとは認められない。
　
　以上のとおり，補正発明は引用発明及び従来周知の技術に基づいて，当業者が容易に発明をすることができたものである。
　
　したがって，補正発明は，特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものであるので，本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する特許法第１２６条第５項の規定に違反する。
　
６．まとめ
　以上のとおり，本件補正は，上記「２．　補正事項の整理」の（２）及び（４）に記載した補正事項が特許法第１７条の２第４項の規定を満たしていないので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　また，仮に，上記「２．　補正事項の整理」の（２）及び（４）に記載した補正事項が同法第１７条の２第４項の規定を満たすものであるとしても，補正発明が，特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものであるから，本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する特許法第１２６条第５項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明について
１．本願発明
　平成１９年６月８日付けの手続補正は，上記のとおり却下されたので，本願の請求項１〜６に係る発明は，平成１９年４月９日付けの手続補正により補正された明細書及び図面の記載から見て，その特許請求の範囲の請求項１〜６に記載された事項により特定されるものであり，そのうち請求項１に係る発明は，その請求項１に記載された事項により特定される以下のとおりのもの（以下「本願発明」という。）である。
「【請求項１】　半導体基板内に形成された低濃度不純物領域と，前記低濃度領域内に形成された高濃度不純物領域とからなるソース・ドレイン領域と，前記ソース・ドレイン領域に挟まれたチャネル領域上方の前記半導体基板表面にゲート酸化膜を介して形成されたゲート電極とを有するＬＤＤ構造のＭＯＳトランジスタを含む半導体装置において，前記ゲート酸化膜は，前記ゲート電極の端縁から，前記低濃度不純物領域表面を覆うように，突出しており，
　前記ソース・ドレイン領域にコンタクトするソース・ドレインコンタクトのまわりは，ＣＶＤ酸化膜で被覆されたことを特徴とする半導体装置。」
　
２．　引用発明
　引用例の記載と引用発明については，前記第２，５−２．において認定したとおりである。
　
３．　対比・判断
　　上記第２，２．「補正事項の整理」〜第２，４．「補正の目的の適否についてのまとめ」において記したように，補正発明は，補正前の請求項１を引用する請求項２について，前記［補正事項１］及び［補正事項２］に係る限定を付したものである。言い換えると，本願発明は，補正発明から補正前の請求項２に記載された事項，及び，前記［補正事項１］及び［補正事項２］に係る限定をいずれも除いたものである。
　そうすると，本願発明の構成要件をすべて含み，これをより限定したものである補正発明が，上記第２，５．「独立特許要件の有無の検討」において検討したとおり，引用発明及び従来周知の技術に基づいて，当業者が容易に発明をすることができたものであるから，本願発明も同様の理由により，当業者が容易に発明をすることができたものである。
　
４．まとめ
　以上検討したとおり，本願発明は，引用発明及び従来周知の技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
第４　むすび
　以上のとおりであるから，本願は，他の請求項について検討するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。