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　特願２００４−２６５１４４「メモリ排他制御方法」拒絶査定不服審判事件〔平成１７年　２月１０日出願公開、特開２００５−　３８４４４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成９年４月２日に出願した特願平９−８３６３６号の一部を平成１６年９月１３日に新たな出願としたものであって、平成１８年１月４日付けで拒絶の理由が通知され、同年３月１０日付けで手続補正がなされたものの、同年７月２７日付けで拒絶の査定がなされた。その後、同年８月３１日に拒絶査定不服審判請求がなされたものである。
   
２．本願発明
　本願の請求項１に係る発明は、平成１８年３月１０日付け手続補正書によって補正された明細書又は図面の記載からみて、特許請求の範囲の請求項１に記載された次のとおりのものである。
　
「第１のプロセッサと、前記第１のプロセッサからアクセス可能な第１の記憶装置と、第２のプロセッサから前記第１のプロセッサを介してアクセス可能な共有記憶装置とを備えた情報処理装置のメモリ排他制御方法であって、
前記第１のプロセッサがリセットされる第１のステップと、
前記第２のプロセッサが前記共有記憶装置にアクセスしている間は、前記第１のプロセッサが前記共有記憶装置にアクセスすることを禁止される第２のステップと、
前記第２のプロセッサが前記共有記憶装置にアクセスするのを終了した後に、前記第１のプロセッサは前記共有記憶装置にアクセスし、前記共有記憶装置に格納された手段が前記第１の記憶装置に転送される第３のステップを備えることを特徴とする
メモリ排他制御方法。」
　
３．引用文献
　原査定の拒絶の理由に引用された特開平３−１１１９６１号公報（以下、「引用文献１」という。）には、図面と共に以下の事項が記載されている。
　
Ａ．「〔産業上の利用分野〕
　本発明は、複数のＣＰＵからなるマルチＣＰＵシステムに係り、さらに詳しくは、メインＣＰＵとサブＣＰＵとよりなるマルチＣＰＵのプログラムロード方式に関する。」（公報２頁左上欄４行〜８行）
　
Ｂ． 「 〔実　　施　　例〕
　以下図面を用いて本発明の詳細な説明する。
　第２図は本発明の実施例のシステム構成図、第３図は本発明の実施例の各ＣＰＵの実行処理の説明図である。
　メイン（ＭＡＩＮ）ＣＰＵＩＯのバス１１にはＲＯＭ１２、ＲＡＭ１３、共通ＲＡＭ１６と、インタフェース１４を介しメモリカード１５が接続している。また、サブＣＰＵ１Ｂのバス１７にはＲＡＭ１９と共通ＲＡＭ１６が接続している。ＲＯＭ１２には、丸イ（丸囲い文字をこのように表記し、以下、同様に表記する。）図示しない制御装置を制御するメインＣＰＵ１０のプログラム、丸ロ　サブＣＰＵｌ８がメインＣＰＵｌ０からのプログラムをＲＡＭ１９にロードするためのブートプログラム、丸ハ　メインＣＰＵがサブＣＰＵにロードすべきメインＣＰＵのブートプログラムを記憶している。
　メインＣＰＵｌ０が電源投入時に実行開始すると、まずＲＯＭ１２内のサブＣＰＵのブートプログラムを共通ＲＡＭ１６に格納する処理を実行する（丸１）。この処理によって共通ＲＡＭ１６にはサブＣＰ０１８が実行すべきブートプログラムが格納される。共通ＲＡＭ１６はメインＣＰＵｌ０内のメモリ空間上、さらにはサブＣＰＵ１Ｂのメモリ空間上にそれぞれ共通に存在するメモリであり、サブＣＰＵ１８がリセット後実行すべきアドレス上に前述のブートプログラムが格納される。
　このブートプログラムの共通ＲＡＭ１６への格納時には、メインＣＰＵｌ０からサブＣＰＵ１８へはリセット信号が加わっており、サブＣＰＵは１８リセツト状態となっている（丸２）。そしてブートプログラムが共通ＲＡＭ１６内にロード終了した時点で、サブＣＰＵ１８のリセットを解除する。
　共通ＲＡＭ１６には前述したように、サブＣＰＵ１８がリセット解除後実行すべきアドレスに（共通ＲＡＭ内のロードしたアドレス）にブートプログラムはロードされているので、サブＣＰＵ１８はこのロードプログラムを実行する。
　このブートプログラム実行において、ブートすべきプログラムをサブＣＰＵ１Ｂは共通ＲＡＭＩＧ内のブートプログラム以外の領域を用いて行う。
共通ＲＡＭ１６の一部に前述したブートプログラムが格納されている。すなわち、まずメインＣＰＵｌ０からメモリカード１５内に格納されているサブＣＰＵＩ　８が実行すべきプログラムをインタフェース１４を介して読み出し（丸３）、共通ＲＡＭ１６に格納する。共通ＲＡＭ１６に格納されたサブＣＰＵ１８が実行すべきプログラムをサブＣＰＵ１８（ブートプログラム実行によって）は読み出し、サブＣＰＵＩ　８が有するＲＡＭ１９にロードする（丸４）。この共通ＲＡＭ１６はサブＣＰＵ１８が専有しているＲＡＭ１９の容量より小さくてもよく、例えばサブＣＰＵ１８が実行すべきプログラムの容量が共通ＲＡＭ１６より大きい場合には、メインＣＰＵｌ０がメモリカードからインタフェース１４を介してプログラムの一部を読み出して共通ＲＡＭに格納し、その格納したプログラムをサブＣＰＵ１８がＲＡＭ１９に格納する手順を複数行い、目的のプログラムをＲＡＭ１９にロードする。」（公報３頁右上欄１６行〜４頁左上欄１６行）
　
　上記Ｂの記載より、ブートプログラムを共通ＲＡＭに格納するときには、メインＣＰＵからサブＣＰＵにリセット信号が加わっている。リセット信号解除後に、サブＣＰＵはブロープログラムを実行し、メモリカードからサブＣＰＵが実行すべきプログラムを読み出し、共通ＲＡＭに格納している。そして、共通ＲＡＭに格納されたサブＣＰＵが実行すべきプログラムをサブＣＰＵが前記ＲＡＭ１９にロードしている。
　
　以上の記載から、引用文献１には次の発明（以下、「引用発明」という。）が記載されている。
　
  サブＣＰＵと、前記サブＣＰＵからアクセス可能なＲＡＭ１９と、メインＣＰＵからアクセス可能な共通ＲＡＭとを備えたマルチＣＰＵのメモリ制御方法であって、
前記サブＣＰＵがリセットされる第１のステップと、
前記メインＣＰＵが前記共通ＲＡＭにブートプログラムを格納している間は、前記サブＣＰＵはリセットされている第２のステップと、
前記メインＣＰＵが前記共通ＲＡＭにブートプログラムをロード終了した後に、前記サブＣＰＵは前記共通ＲＡＭにアクセスし、前記共通ＲＡＭに格納されたサブＣＰＵが実行すべきプログラムが前記ＲＡＭ１９に転送される第３のステップを備えることを特徴とする
メモリ制御方法
　
　また、原査定の拒絶の理由に引用された特公平２−４９３６号公報（以下、「引用文献２」という。）には、以下の事項が図面と共に記載されている。
　
Ｃ．「 第２図は、本発明の１実施例のデータ処理装置のブロツク図であり、図中、１０はマイクロプロセツサからなるメインプロセツサ、１１は同じくマイクロプロセツサからなるサブプロセツサ、１２は共通メモリ、１３はローカルメモリ、１４はアドレス変換回路、１５は選択回路、１６は１ビツトのレジスタ、１７，１８はアンド回路、１９，２０はトライステート回路、２１はメインプロセツサ側のアドレスバス、２２はメインプロセツサ側のデータバス、２３はサブプロセツサ側のアドレスバス、２４はサブプロセツサ側のデータバス、２５はサブプロセツサ１１からのリード制御線、２６はサブプロセツサ１１からのライト制御線、２７は起動信号線、２８はローカルメモリ１３への選択信号線、２９は共通メモリ１２への選択信号線である。
  図中、アドレス変換回路１４は、アドレスバス２３上のアドレスを、内部に設定されているアドレス変換制御情報にもとづいてアドレス変換し、アドレスバス２１上に送出する回路である。また選択変換１５は、内部に設定されているアクセスモード指示フラグ情報および入力されてくるアドレス情報の値にもとづいて、サブプロセツサ１１からメモリアクセスがあつた場合選択信号線２８または２９のいずれかをオンとし、ローカルメモリ１３または共通メモリ１２のいずれかを選択する回路である。
  さらに選択信号線２９はアンド回路１７，１８を制御し、サブプロセツサ１１から共通メモリ１２を読出すときはトライステート回路１９をオンとし、サブプロセツサ１１から共通メモリ１２に書込みを行なうときはトライステート回路２０をオンとする。」（公報２頁４欄２５行〜３頁５欄１３行）
　
　また、原査定の備考欄で引用された実願平０１−０４９８０９号公報（実開平０２−１４３６０３号公報）のマイクロフィルム（以下、「周知文献」という。）に示されるように、以下の事項が図面と共に記載されている。
　
Ｄ．「［考案の実施例］
　以下、この考案の一実施例を図面について説明する。
　第１図において、（１）は主ＣＰＵカード、（２）は主メモリカード、（３９はシリアルＩ／Ｏカード、（４）はデュアルポートＲＡＭ、（６）はＲＡＭ、（７）はシリアル変換器、（９）はフリップフロップ、（１０）はアドレスデコーダ、（１１）は主ＣＰＵ、（１２）はリセット信号生成回路である。
　次に動作について説明する。
　電源ＯＮ時、一定期間、リセット信号生成回路（１２）によりリセット信号が出力され、主ＣＰＵ（１１）とシリアルＩ／Ｏカード（３）のフリップフロップ（９）がリセットされる。リセット信号が解除されると主ＣＰＵ（１１）は動き出すがシリアルＩ／Ｏ用補助ＣＰＵ（７）はリセット状態のままである。
　このとき、主ＣＰＵ（１１）はブートプログラムを主メモリカード（２）より取り出し、シリアルＩ／Ｏカード（３）のデュアルポートＲＡＭ（４）に転送する。
（中略）
補助ＣＰＵのリセットは解除され、デュアルポートＲＡＭ（４）上のブートプログラムが実行される。これにより、主メモリカード（２）から取り出されたシリアルＩ／Ｏ制御プログラムは、デュアルポートＲＡＭ（４）を経由してＲＡＭ（６）に格納され、このＲＡＭ（６）上で実行される。」（明細書４頁６行〜５頁１９行）
　
４．対比
　本願発明と引用発明とを対比すると、
　引用発明における「サブＣＰＵ」「ＲＡＭ１９」「メインＣＰＵ」「共通ＲＡＭ」「サブＣＰＵが実行すべきプログラム」は、それぞれ、本願発明における「第１のプロセッサ」「第１の記憶装置」「第２のプロセッサ」「共有記憶装置」「格納された手段」に相当する。
　引用発明の「メインＣＰＵが前記共通ＲＡＭにブートプログラムを格納している」から、メインＣＰＵは共通ＲＡＭにアクセスしていることとになり、また、引用発明のサブＣＰＵはリセットされているから、共通ＲＡＭへのアクセスは禁止されていることになる。従って、引用発明の「第２のステップ」と本願発明の「第２のステップ」は同等のものである。
　引用発明の「メインＣＰＵが前記共通ＲＡＭにブートプログラムをロード終了」は、本願発明の「第２のプロセッサが前記共有記憶装置にアクセスするのを終了」に相当するものである。
　また、本願発明の「情報処理装置」は、引用発明の「マルチＣＰＵ」を含む概念のものであり、引用発明の「メモリ制御方法」も実質的には「メモリ排他制御方法」と言える。
　
  よって、本願発明と引用発明とは、
　
　第１のプロセッサと、前記第１のプロセッサからアクセス可能な第１の記憶装置と、第２のプロセッサからアクセス可能な共有記憶装置とを備えた情報処理装置のメモリ排他制御方法であって、
前記第１のプロセッサがリセットされる第１のステップと、
前記第２のプロセッサが前記共有記憶装置にアクセスしている間は、前記第１のプロセッサが前記共有記憶装置にアクセスすることを禁止される第２のステップと、
前記第２のプロセッサが前記共有記憶装置にアクセスするのを終了した後に、前記第１のプロセッサは前記共有記憶装置にアクセスし、前記共有記憶装置に格納された手段が前記第１の記憶装置に転送される第３のステップを備えることを特徴とする
メモリ排他制御方法
　
である点で一致し、次の点で相違する。
　
相違点１
　第２のプロセッサから共有記憶装置へのアクセスが、本願発明では第１のプロセッサを介して行われるものであるのに対し、引用発明ではどのように行われるのか明記されていない点
　
５．検討
相違点１について
　引用文献２においては、共通メモリはメインプロセッサ側のバスに接続されており、サブプロセッサから共通メモリをアクセスするときには、メインプロセッサ側のバスを介してアクセスされる。また、周知文献に示されるように、シリアルＩ／Ｏカード内のデュアルポートＲＡＭは主ＣＰＵカードから前記シリアルＩ／Ｏカードを介してアクセスされている。従って、一方のプロセッサからの共通メモリへのアクセスが他方のプロセッサを介して行われることは、共通メモリ構成のシステムにおいて普通に見られることである。従って、この相違点を格別のものと言うことはできない。
　
　なお、請求人は、平成１８年３月１０日付け意見書において、
  「引用文献１〜１０について、審査官殿ご認定の通り、例えば引用文献３，８〜１０には、「スレーブプロセッサのＲＡＭへのプログラム転送を許可したか否かを示す信号を基に、スレーブプロセッサにＲＡＭへのアクセスをリセット信号により許可する発明（但し下線部は出願人追記）が記載されています。」
「引用文献３，８〜１０記載の発明は、まず（Ｂ）「第２のプロセッサから共有記憶装置へのアクセス」が終了し、その後（Ａ）「第１のプロセッサのリセット」が終了することを特徴とするものです。」
と主張し、更に、平成１８年９月２８日付け審判請求理由補充書において、
「引用文献１〜１０には、本願発明の特徴である、「第１のプロセッサがリセットされて（起動された）後に、第２のプロセッサが前記第１のプロセッサを介して共有記憶装置にアクセスしている間、（前記第２のプロセッサによって）前記第１のプロセッサが前記共有記憶装置にアクセスすることを禁止される」（カッコ内の記載は出願人補足）、ことは何ら開示も示唆もされておらず、また周知技術でもないものと思料致します。」
と述べている。
　しかしながら、請求項１の記載は、第１のステップでは第１のプロセッサがリセットされるとしているのみであり、第２のステップの期間に起動されていることを要件としていないから、上記意見書及び審判請求理由補充書の主張を採用することはできない。
　
６．むすび
　したがって、本願発明は、引用文献１、２に記載された発明および当該分野の周知事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。