【事件の表示】
　特願２００２−１７９７５１「不揮発性半導体記憶装置」拒絶査定不服審判事件〔平成１６年　１月２２日出願公開、特開２００４−　２３０４４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１４年６月２０日の出願であって、平成１７年４月１１日付けで手続補正がなされ、平成１８年９月２６日付けで拒絶査定がなされ、これに対し、同年１１月２日に拒絶査定に対する審判請求がされたものである。
　
２．本願発明 
　本願の請求項１〜４に係る発明は、平成１７年４月１１日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される以下のとおりのものである。 
　
「【請求項１】
　半導体基板と、
　前記半導体基板にトンネル絶縁膜と電荷蓄積絶縁膜の積層構造を含むゲート絶縁膜を介してゲート電極が形成された、電気的書き込み及び消去が可能な不揮発性メモリセルを配列して構成されるセルアレイと、
　前記セルアレイの選択されたメモリセルのデータ書き込みのシーケンス制御を行う制御回路とを備え、
　前記メモリセルのデータ書き込みについて、前記ゲート電極と半導体基板の間に、順次ステップアップするパルス電圧を複数回印加する動作モードを有する
ことを特徴とする不揮発性半導体記憶装置。」
　
３．引用例に記載された発明
（１）引用例１：特開２００１−８４７８８号公報
（１−１）本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開２００１−８４７８８号公報（以下「引用例１」という。）には、図１〜５、８及び９とともに、次の記載がある（なお、ここにおいて下線は当合議体にて付加したものである。以下同じ。）。
　
　ア　発明の背景等について
　「【０００１】
【発明の属する技術分野】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する
【０００２】
【従来の技術】ＥＥＰＲＯＭは通常、浮遊ゲートと制御ゲートが積層されたＭＯＳトランジスタ構造のメモリセルを用いて構成される。ＥＥＰＲＯＭの中で特に高集積化に適したものとして、複数のメモリセルを直列接続してＮＡＮＤユニットを構成してなるＮＡＮＤ型ＥＥＰＲＯＭが知られている。ＥＥＰＲＯＭでのデータの書き込み、消去は、トンネル絶縁膜を介してチャネルから浮遊ゲートに電子を注入し、或いは浮遊ゲートの電子をチャネル側に放出することにより行われる。浮遊ゲートへの電子注入によりしきい値電圧が高くなった状態が書き込み状態（例えば、“０”状態）であり、電子放出によりしきい値電圧が低くなった状態が消去状態（例えば、“１”状態）である。
【０００３】
ＮＡＮＤ型ＥＥＰＲＯＭの書き込み方式の一つとして、ベリファイ書き込み方式とステップアップ電圧方式とがある。
ステップアップ電圧方式とは、ベリファイ書き込みを行う際のパルス電圧を、スタート電圧は低く設定して順次ステップアップする方式である
【０００４】図８（ａ）（ｂ）はそれぞれ、一定電圧値の書き込みパルスの例と、ステップアップ方式の書き込みパルスの例を示している。メモリセルアレイ中には、書き込み易いメモリセルと書き込みにくいメモリセルがあり、図８（ａ）のような固定電圧値の書き込みパルスを用いると、スタートパルスで過書き込みとなるメモリセルも生じる。このため、書き込みベリファイを行ったとしても、図９（ａ）に示すように、書き込み後のメモリセルのしきい値分布が大きいものとなる。これに対してステップアップ電圧方式を用いると、過書き込みが生じにくいため、図９（ｂ）に示すように、しきい値分布は小さいものとなる。
【０００５】
【発明が解決しようとする課題】しかし、ステップアップ方式のベリファイ書き込みを行った場合にもまだ問題が残る。ステップアップ方式でのスタート電圧は、メモリセルアレイの中の書き込みにくいメモリセルが所望の時間内の書き込まれるように設定される。そうすると、同時に書き込まれるブロック内の書き込みやすいメモリセルでは、スタート電圧が高すぎるため、低い電圧から書き込みを行うというステップアップ方式の効果が期待できず、スタート電圧で過書き込みが生じる。このため、図９（ｂ）に示したように、過書き込みのメモリセルが発生する。この場合、しきい値分布の拡がりは、固定電圧方式に比べると小さい。従って、２値記憶を行う場合には問題にならない可能性はある。しかし例えば、図１０に示すように、狭いしきい値分布で多値記憶を行う場合には、僅かなしきい値分布の拡がりが誤書き込みとなり、問題になる。
【０００６】この発明は、上記事情を考慮してなされたもので、しきい値分布の狭い書き込み状態を得ることを可能とした不揮発性半導体記憶装置を提供することを目的としている。」
　
　イ　課題を解決するための手段について
　「【０００７】
【課題を解決するための手段】
この発明に係る不揮発性半導体記憶装置は、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、アドレスにより前記メモリセルアレイのメモリセルを選択するデコード回路と、前記メモリセルアレイの読み出しデータをセンスし、書き込みデータをラッチするセンスアンプ／ラッチ回路と、前記メモリセルアレイの選択されたメモリセルの書き込み及び消去の制御を行う制御回路と、この制御回路により制御されて、書き込み時に前記メモリセルアレイのブロック毎の書き込み易さに応じて最適設定された書き込み用電圧を発生する駆動電源回路と、を有することを特徴とする
　
　ウ　実施例について
　「【００１１】
【発明の実施の形態】以下、図面を参照して、この発明の実施の形態を説明する。図１はこの発明の実施の形態１によるＥＥＰＲＯＭの回路構成を示す。メモリセルアレイ１は、図２に示すように、複数のメモリセルＭＣが直列接続されてＮＡＮＤセルユニットを構成している。ＮＡＮＤセルユニットの一端は選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続され、他端はやはり選択ゲートトランジスタＳＧ２を介して共通ソース線ＳＳに接続されている。行方向に並ぶメモリセルＭＣの制御ゲートは共通にワード線ＷＬに接続され、選択ゲートトランジスタＳＧ１、ＳＧ２のゲートも共通に制御ゲート線ＳＧＤ、ＳＧＳに接続されている。
【００１２】
メモリセルアレイ１のビット線ＢＬはカラムデコーダ８により選択駆動されるカラムゲート２を介してセンスアンプ／ラッチ回路３に接続されている。センスアンプ／ラッチ回路３は読み出しデータのセンスと書き込みデータのラッチを行う。センスアンプ／ラッチ回路３は入出力バッファ４を介して入出力端子と接続される。メモリセルアレイ１のワード線ＷＬは、ロウデコーダ６により選択駆動される。ロウアドレス、カラムアドレスはそれぞれロウアドレスバッファ５、カラムアドレスバッファ７に取り込まれて、ロウデコーダ６、カラムデコーダ８に供給される。ロウデコーダ６により選択されるワード線に書き込み、消去、読み出し等に応じて必要な電圧を供給するために、昇圧回路を内蔵した駆動電源回路１０が設けられている。制御回路９は、制御信号に基づいて駆動電源回路１０を制御して書き込み、消去のシーケンス制御を行う
【００１３】図３は、メモリセルアレイ１のレイアウトを示し、図４及び図５はそれぞれ図３のＡ−Ａ’、Ｂ−Ｂ’断面図を示している。
メモリセルアレイ１は、ｐ型シリコン基板２０のｎ型ウェル２１に形成されたｐ型ウェル２２内に形成されている。基板には、ＳＴＩ技術等により素子分離絶縁膜２３が形成されて素子形成領域が区画されている。この様な基板に、トンネル絶縁膜２４を介して浮遊ゲート２５が形成され、浮遊ゲート２５上に絶縁膜２６を介して制御ゲート２７が形成され、更にソース、ドレイン拡散層２８が形成されて、メモリセルが構成されている
【００１４】浮遊ゲート２５は素子分離絶縁膜２３上でのスリット加工により行方向の分離がなされ、列方向には制御ゲート２７と同時にパターン加工されている。制御ゲート２７は行方向に連続的にパターン形成され、これがワード線ＷＬとなる。選択ゲートトランジスタでは、メモリセルより厚いゲート絶縁膜２４ａが形成される。そして、浮遊ゲート２５、制御ゲート２７と同時に形成される二層のゲート２５ａ、２７ａが、適当な位置で短絡させて行方向に連続的に配設されて、選択ゲート線ＳＧＤ、ＳＧＳとなる。メモリセルアレイ１が形成された基板は層間絶縁膜２９で覆われ、この上にビット線３０が配設される。
【００１５】この実施の形態において、データ書き込みは、電源回路１０から選択ワード線に昇圧された書き込み電圧Ｖｐｇｍを印加し、選択されたメモリセルでチャネル領域から浮遊ゲートに電子を注入させることにより行われる。そしてこの実施の形態の場合、書き込み電圧Ｖｐｇｍが、メモリセルアレイの適当なブロック毎に、その中のメモリセルの書き込み易さに応じて異なる値が用いられるようにしている。
【００１６】具体的にこの実施の形態では、メモリセルアレイ１の１ワード線の範囲を１ブロックとして、ワード線毎に最適の書き込み電圧Ｖｐｇｍを用いる。ここで最適の書き込み電圧Ｖｐｇｍは、１本のワード線で同時に選択されるメモリセルの中で書き込みが最も遅いセルが所望の時間内に書き込みが終了するように設定される。ワード線毎に最適の書き込み電圧Ｖｐｇｍを用いるために、この実施の形態では、図１及び図２に示すように、メモリセルアレイ１の一部が書き込み電圧記憶領域１ａとして設定されている。図２の例では、各ワード線ＷＬに沿ったメモリセルのうち、２個のメモリセルの範囲が書き込み電圧記憶領域１ａとして設定されている。従って、各ワード線毎に、２ビットのデータで表される４つの書き込み電圧Ｖｐｇｍが記憶できるようになっている。
【００１７】書き込み電圧記憶領域１ａには、ウェハ段階でのダイソートテストの結果に基づいて、最適の書き込み電圧データが書き込まれる。そして完成されたＥＥＰＲＯＭでのデータ書き込みにおいては、まず書き込み電圧記憶領域１ａの書き込み電圧データを通常の読み出し動作と同様に読み出す。そして、その読み出しデータを例えば制御回路９において判定して、この判定結果に基づいて駆動電源回路１０は、ワード線毎に必要な書き込み電圧Ｖｐｇｍを発生させる。
ステップアップ電圧方式のベリファイ書き込みの場合には、書き込み電圧記憶領域１ａに記憶するのは、スタート電圧とする。
【００１８】この実施の形態によると、ワード線毎に最適な書き込みスタート電圧が用いられるから、過書き込みのメモリセル数は少なくなり、書き込みメモリセルのしきい値分布は狭いものとなる。特にしきい値電圧により多値記憶を行う場合に有効である。」
　
　エ　発明の効果について
　「【００２７】
【発明の効果】以上述べたようにこの発明によれば、ＥＥＰＲＯＭの書き込み時に、メモリセルの書き込み特性に応じてブロック毎に最適な書き込み電圧を用いることにより、書き込み後のメモリセルのしきい値電圧のばらつきが効果的に抑えられ、誤書き込みを防止することが可能になる。」
　
（１−２）上記（１−１）ア〜エによれば、引用例１には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「ｐ型シリコン基板２０と、
　前記ｐ型シリコン基板２０にトンネル絶縁膜２４を介して浮遊ゲート２５が形成され、前記浮遊ゲート２５上に絶縁膜２６を介して制御ゲート２７が形成された、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、
　前記メモリセルアレイの選択された前記不揮発性メモリセルの書き込み及び消去のシーケンス制御を行う制御回路９とを備え、
　前記書き込みが、パルス電圧をスタート電圧は低く設定して順次ステップアップするステップアップ電圧方式であることを特徴とする不揮発性半導体記憶装置。」
　
（２）引用例２：特開平５−３４３６９５号公報
　本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平５−３４３６９５号公報（以下「引用例２」という。）には、図１及び６とともに、次の記載がある。
　
　ア　発明の背景等について
　「【０００１】
【産業上の利用分野】本発明は、半導体不揮発性記憶素子とその製造方法に関し、とくにバーズビーク領域に形成される寄生テーパーゲートトランジスタに起因するリーク電流の低減、メモリ特性の安定化、高信頼性に関するものである
【０００２】
【従来の技術】従来例における不揮発性記憶素子の構造を、図６の断面図を用いて説明する。図６は、メモリトランジスタのチャネル幅方向の断面図を示したものである。不揮発性記憶素子の製造工程において、メモリ素子領域形成のために次に記す素子分離工程を行う。
【０００３】第１の導電型を有する半導体基板７に選択酸化法を用いてメモリ素子領域１０と、このメモリ素子領域１０の周囲のフィールド領域に厚いフィールド酸化膜６とを形成する。このメモリ素子領域１０形成時に、フィールド領域の厚いフィールド酸化膜６とメモリ素子領域１０との間に、バーズビーク１５と呼ばれる傾斜した形状をもった二酸化シリコン膜が形成される。
【０００４】その後、メモリ素子領域１０表面にメモリ酸化膜２となる二酸化シリコン膜を形成し、このメモリ酸化膜２上に、ナイトライド膜３とトップ酸化膜４とを形成し、さらにメモリゲート電極５となる多結晶シリコン膜を形成する。この多結晶シリコン膜を、ホトエッチング技術を用いエッチングしメモリゲート電極５を形成する
【０００５】その後、図６には図示しないが、メモリゲート電極をマスクとして第２の導電型のソース領域およびドレイン領域を形成し、不揮発性記憶素子を形成する。
【０００６】この図６を用いて説明した従来の製造方法により得られる不揮発性記憶素子構造においては、メモリゲート電極に充分高い正電圧を印加すると、シリコン結晶の伝導帯の電子がトンネル現象によって、メモリ酸化膜の薄い二酸化シリコン膜中を通って、メモリ酸化膜とナイトライド膜界面、ナイトライド膜中、ナイトライド膜とトップ酸化膜界面の準位に捕獲される。その結果、ナイトライド膜中には、負の電荷が蓄積され、しきい値電圧が変化する。このメモリトランジスタのしきい値電圧変化によりメモリ特性を得ている
【０００７】
【発明が解決しようとする課題】前述した従来方法により製造した不揮発性記憶素子のメモリトランジスタにおいては、次に記す問題点を持っている。選択酸化時に生ずるバーズビーク部に寄生テーパーゲートトランジスタが形成される。
【０００８】前記したように、従来方法により製造したメモリトランジスタのメモリゲート電極に充分高い正電圧を印加して、ナイトライド膜中に負の電荷を蓄積させる。この場合、メモリトランジスタのしきい値は高くなり、エンハンス動作となる。
【０００９】この状態で、メモリゲート電極に電圧を徐々に印加すると、メモリトランジスタの素子領域では、しきい値電圧が高くなっているので電流は流れない。しかしながら、バーズビークに形成される寄生テーパーゲートトランジスタは、低いゲート印加電圧で電流が流れリーク電流となる。
【００１０】図５はその一例を示すグラフである。図５のグラフは、横軸はゲート電圧を示し、縦軸はドレイン電流を対数で示す。
【００１１】図５に示すように、メモリトランジスタのゲート電圧（Ｖｇ）とドレイン電流（Ｉｄ）の関係において、低いゲート電圧でドレイン電流が流れている。このため、メモリ特性において、書き込み消去幅が狭くなる問題点が発生する。
【００１２】本発明の目的は、上記課題を解決するために、寄生テーパーゲートトランジスタによる、リーク電流を減少させて、メモリ特性における書き込み消去幅が狭くなることを防ぐことができる不揮発性記憶素子と、その製造方法を提供することである。」
　
　イ　実施例について
　「【００１７】
【実施例】以下図面を用いて本発明の実施例を説明する。まず、図１の断面図を用いて本発明における半導体不揮発性記憶素子の構造を説明する  図１は、メモリトランジスタのチャネル幅方向の断面図を示したものである。
【００１８】図１に示すように、メモリトランジスタのメモリ電極５下に設けるメモリ絶縁膜は、メモリ酸化膜２とナイトライド膜３とトップ酸化膜４とで構成するメモリ素子領域１０と、メモリ酸化膜２より膜厚が厚い酸化膜である犠牲酸化膜１とナイトライド膜３とトップ酸化膜４とで構成する高しきい値領域１１とからなる構造とする。」
　
　ウ　発明の効果について
　「【００３５】
【発明の効果】以上の説明で明かなように、本発明の半導体不揮発性記憶素子では、寄生テーパーゲートトランジスタが形成されるバーズビーク領域は、犠牲酸化膜とナイトライド膜とトップ酸化膜とからなる高しきい値領域となっており、メモリ素子領域のしきい値電圧より充分高くなっている。
【００３６】このためメモリゲート電極に高電圧を印加し、メモリトランジスタの書き込み消去を行っても、メモリトランジスタのしきい値電圧は、メモリ素子領域によって決まり、寄生テーパーゲートトランジスタによる従来のリーク電流は抑えることができる。」
　
４．本願発明と引用発明との対比
（１）本願発明と引用発明とを対比する。
　引用発明の「ｐ型シリコン基板２０」は、本願発明の「半導体基板」に相当する。
　また、引用発明の「トンネル絶縁膜２４」、「絶縁膜２６」、「制御ゲート２７」、「電気的書き換え可能な不揮発性メモリセル」、「メモリセルアレイ」は、それぞれ、本願発明の「トンネル絶縁膜」、「ゲート絶縁膜」、「ゲート電極」、「電気的書き込み及び消去が可能な不揮発性メモリセル」、「セルアレイ」に対応するから、引用発明の「前記ｐ型シリコン基板２０にトンネル絶縁膜２４を介して浮遊ゲート２５が形成され、前記浮遊ゲート２５上に絶縁膜２６を介して制御ゲート２７が形成された、電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイ」は、本願発明の「前記半導体基板にトンネル絶縁膜」「を含むゲート絶縁膜を介してゲート電極が形成された、電気的書き込み及び消去が可能な不揮発性メモリセルを配列して構成されるセルアレイ」に相当する。
　
（２）引用発明の「前記メモリセルアレイの選択された前記不揮発性メモリセルの書き込み」「のシーケンス制御」、「制御回路９」は、それぞれ、本願発明の「前記セルアレイの選択されたメモリセルのデータ書き込みのシーケンス制御」、「制御回路」に対応するから、引用発明の「前記メモリセルアレイの選択された前記不揮発性メモリセルの書き込み及び消去のシーケンス制御を行う制御回路９」は、本願発明の「前記セルアレイの選択されたメモリセルのデータ書き込みのシーケンス制御を行う制御回路」に相当する。
　また、引用発明の「前記書き込み」、「パルス電圧をスタート電圧は低く設定して順次ステップアップするステップアップ電圧方式」は、それぞれ、本願発明の「前記メモリセルのデータ書き込み」、「順次ステップアップするパルス電圧を複数回印加する動作モード」に対応し、また、書き込みのためのパルス電圧が、ゲート電極と半導体基板の間に印加されるものであることは当業者における技術常識であるから、引用発明の「前記書き込みが、パルス電圧をスタート電圧は低く設定して順次ステップアップするステップアップ電圧方式であること」は、本願発明の「前記メモリセルのデータ書き込みについて、前記ゲート電極と半導体基板の間に、順次ステップアップするパルス電圧を複数回印加する動作モードを有する」ことに相当する。
　
（３）したがって、本願発明と引用発明とは、
　「半導体基板と、
　前記半導体基板にトンネル絶縁膜を含むゲート絶縁膜を介してゲート電極が形成された、電気的書き込み及び消去が可能な不揮発性メモリセルを配列して構成されるセルアレイと、
　前記セルアレイの選択されたメモリセルのデータ書き込みのシーケンス制御を行う制御回路とを備え、
　前記メモリセルのデータ書き込みについて、前記ゲート電極と半導体基板の間に、順次ステップアップするパルス電圧を複数回印加する動作モードを有することを特徴とする不揮発性半導体記憶装置。」
　
　である点で一致し、以下の点で相違する。
（相違点）
　本願発明は、「電気的書き込み及び消去が可能な不揮発性メモリセル」が、「前記半導体基板にトンネル絶縁膜と電荷蓄積絶縁膜の積層構造を含むゲート絶縁膜を介してゲート電極が形成された」「不揮発性メモリセル」であるのに対して、引用発明は、本願発明の「電気的書き込み及び消去が可能な不揮発性メモリセル」に相当する「電気的書き換え可能な不揮発性メモリセル」が、「前記ｐ型シリコン基板２０にトンネル絶縁膜２４を介して浮遊ゲート２５が形成され、前記浮遊ゲート２５上に絶縁膜２６を介して制御ゲート２７が形成された」「不揮発性メモリセル」である点。
　
５．相違点についての当審の判断
（１）引用例２には、従来の技術として、「メモリ素子領域１０表面にメモリ酸化膜２となる二酸化シリコン膜を形成し、このメモリ酸化膜２上に、ナイトライド膜３とトップ酸化膜４とを形成し、さらにメモリゲート電極５となる多結晶シリコン膜を形成する。この多結晶シリコン膜を、ホトエッチング技術を用いエッチングしメモリゲート電極５を形成する」（０００４段落）こと、及び「この図６を用いて説明した従来の製造方法により得られる不揮発性記憶素子構造においては、メモリゲート電極に充分高い正電圧を印加すると、シリコン結晶の伝導帯の電子がトンネル現象によって、メモリ酸化膜の薄い二酸化シリコン膜中を通って、メモリ酸化膜とナイトライド膜界面、ナイトライド膜中、ナイトライド膜とトップ酸化膜界面の準位に捕獲される。その結果、ナイトライド膜中には、負の電荷が蓄積され、しきい値電圧が変化する。このメモリトランジスタのしきい値電圧変化によりメモリ特性を得ている」（０００６段落）ことが記載されている。
　
（２）そして、引用例２に記載の「メモリ酸化膜２」、「ナイトライド膜３」、「不揮発性記憶素子構造」は、本願発明の「トンネル絶縁膜」、「電荷蓄積絶縁膜」、「不揮発性メモリセル」に対応し、また、引用例２の「メモリ酸化膜２となる二酸化シリコン膜を形成し、このメモリ酸化膜２上に、ナイトライド膜３とトップ酸化膜４とを形成」（０００４段落）するという記載によると、「メモリ酸化膜２」と「ナイトライド膜３」とが積層構造であることは、明らかであるから、引用例２に記載の「メモリ素子領域１０表面にメモリ酸化膜２となる二酸化シリコン膜を形成し、このメモリ酸化膜２上に、ナイトライド膜３とトップ酸化膜４とを形成し、さらにメモリゲート電極５を形成」した「不揮発性記憶素子構造」は、本願発明の「前記半導体基板にトンネル絶縁膜と電荷蓄積絶縁膜の積層構造を含むゲート絶縁膜を介してゲート電極が形成された、電気的書き込み及び消去が可能な不揮発性メモリセル」に相当するものと認められる。
　また、引用例２に記載されたようなナイトライド膜を用いて電荷を蓄積する不揮発性メモリセルは、当業者において周知のものでもある。
　
（３）ところで、引用例１に「ステップアップ電圧方式を用いると、過書き込みが生じにくいため、図９（ｂ）に示すように、しきい値分布は小さいものとなる」（０００４段落）と記載されているように、引用発明の「浮遊ゲート２５」を有する「不揮発性メモリセル」は、しきい値分布、すなわちしきい値のばらつきを小さいものとすることを課題としていることが明らかであるが、一般に、ナイトライド膜を用いて電荷を蓄積する不揮発性メモリセルについても、引用発明のようなフローティングゲートに電荷が蓄積される不揮発性メモリセルと同様に、しきい値のばらつきを小さくするという課題が存在していることは、例えば、以下の周知文献１及び２に記載されているように、当業者において周知である。
　
　ア　周知文献１：特開平２−３０７２７７号公報
　「産業上の利用分野
　本発明は書き込みも消去も電気的に行える電気的書き換え可能な不揮発性半導体装置、
特にＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の構造を有する不揮発性半導体装置
　「このように上記従来例では自然酸化膜の均一性の悪さがそのまま薄い酸化膜６に転写され、同じく均一性が悪くなり、
ＥＡＲＯＭのＭＮＯＳトランジスタの電気特性である消去側初期しきい値電圧のばらつきが生じるという課題があった
　本発明はこのような課題を解決するもので、自然酸化膜の均一性を良くし、薄い酸化膜の均一性を向上させ、
ＥＡＲＯＭのＭＮＯＳトランジスタの電気特性である消去側初期しきい値電圧のばらつきを防ぐことができる不揮発性半導体装置の製造方法を提供することを目的とするものである
　
　イ　周知文献２：特開平８−３０６８０８号公報
　「【０００１】
【産業上の利用分野】この発明は、不揮発性半導体記憶装置に関し、特に、フローティングゲート型の不揮発性半導体記憶装置や
ＭＯＮＯＳ型またはＭＮＯＳ型の不揮発性半導体記憶装置に適用して好適なものである
　「【０００４】
【発明が解決しようとする課題】しかしながら、上述のように電子の注入時間または引き抜き時間を変えることによりメモリセルを多しきい値電圧化する従来の方法は、
メモリセル間のしきい値電圧のばらつきを抑えるのが難しく、
【０００５】したがって、この発明の目的は、メモリセルのしきい値電圧を三段階に設定することができ、
しかもメモリセル間のしきい値電圧のばらつきを抑えることができ、読み出し時に基準として用いるメモリセルの作製も容易な不揮発性半導体記憶装置を提供することにある
　
　したがって、引用例２に記載されたナイトライド膜を用いて電荷を蓄積する「不揮発性メモリセル」においても、しきい値のばらつきを小さくするという課題が存在することは、当業者であれば当然に察知し得たことである。
　
（４）そうすると、引用発明において、「浮遊ゲート２５」を有する「不揮発性メモリセル」に替えて、引用例２に記載されており、また、周知でもある、ナイトライド膜を用いて電荷を蓄積する「不揮発性メモリセル」を用いること、すなわち、本願発明のように、「前記半導体基板にトンネル絶縁膜と電荷蓄積絶縁膜の積層構造を含むゲート絶縁膜を介してゲート電極が形成された、電気的書き込み及び消去が可能な不揮発性メモリセル」を用いることは、当業者が適宜なし得たことである。
　
（５）なお、審判請求人は、平成１８年１２月５日に提出した審判請求書の請求の理由についての手続補正書の「（３）引用文献と本願発明との対比　（ａ）請求項１について」において、「これら引用文献１〜７を組み合わせても、前述した本願発明の有利な効果、すなわち「書き込み開始電圧を低くすることができ、トンネル酸化膜に印加される電界が低くなるために、データ化けに対するしきい値マージンを損なうことなく、書き換え可能回数を多くすることができ」、更に「界面準位発生量を従来例よりも低減できるので、界面順位を介してシリコン窒化膜から流れる電流も減少させることができ、ＭＯＮＯＳ素子の保持特性も向上させることができる」という効果を奏することはできません。」と主張している。
　
　そこで、これについて検討すると、本願明細書には、例えば以下の記載がある。
　「【００４３】
この実施の形態に特徴的なことはデータの書き込み動作時に、まず弱い書き込み電界でデータを書き込み終了判定電圧（ベリファイ電圧）Ｖｖｅｒｉｆｙ以下に書き込む第１の書き込み動作の後、第２の書き込み動作で、データをＶｖｅｒｉｆｙ以上に書き込むことにある。このような実施形態を用いることで、ＭＯＮＯＳ型メモリセルの書き込み動作において、データ化けに対するしきい値マージンを損なうことなく、書き換え可能回数を多くすることが可能で、かつ書き込みを高速に行うことができる。
【００４４】
またこの実施の形態では、好ましくは、第１の書き込み動作と第２の書き込み動作の間で相対的に、第１の書き込み動作の方がステップアップ電圧を大きくするか或いは書き込みパルス幅を長くする。つまり、従来例と比較して、１つのメモリセルの書き込みに２段階のステップアップ電圧を用いていること、およびその範囲と効果を明確に示したところに本発明の特徴がある。
【００４５】
このような実施の形態を用いることで、絶縁膜を電荷蓄積層として用いるメモリセルの書き込み動作において、書き込み及び消去を繰り返した後でもしきい値マージンを損なうことなく、書き換え可能回数を多くすることが可能で、かつ書き込みを高速に行うことができる。またこの様な２種類のステップアップ電圧を用いる書き込み方式は、浮遊ゲート型メモリセルに適用した場合にも、ゲート間絶縁膜にかかる電界を小さくすることが可能となり、メモリセルの高信頼性を実現することができる。さらに、書き込みパルス印加回数に対するしきい値電圧変化量を書き込みの初期には大きく、書き込みの終わりには小さくすることが可能となり、高速な書き込みと、狭いしきい値分布つまり高信頼性とを両立することができる。」
　「【００８９】
以上詳細に説明したように、この実施の形態の書き込みパルス印加方法を用いることにより、界面準位発生量を従来例よりも低減できる。また、これにより、界面準位を介してシリコン窒化膜から流れる電流も減少させることができ、ＭＯＮＯＳ素子の保持特性も向上することができる。また、今回は界面準位を信頼性の定量パラメータとして示したが、その起源として界面でのダングリングボンド（ｄａｎｇｌｉｎｇ　ｂｏｎｄ）の形成や結合角の変化が物理的によく知られており、同様な起源で形成される荷電捕獲中心についても発生を抑えて信頼性を向上できる。」
　
　したがって、審判請求人が主張するような効果は、例えば、本願明細書の００４３段落又は００４４段落に記載されているような構成を採用することによって生ずるものであり、本願発明は、審判請求人が本願発明の有利な効果と主張する、「書き込み開始電圧を低くすることができ、トンネル酸化膜に印加される電界が低くなるために、データ化けに対するしきい値マージンを損なうことなく、書き換え可能回数を多くすることができ」、更に「界面準位発生量を従来例よりも低減できるので、界面順位を介してシリコン窒化膜から流れる電流も減少させることができ、ＭＯＮＯＳ素子の保持特性も向上させることができる」という効果を生じさせるために必要な構成を十分に備えていないものと認められるから、審判請求人の主張は採用することができない。
　
（６）以上検討したとおり、本願発明は、引用例１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、上記結論のとおり審決する。