【事件の表示】
　特願２００４−１４７０５３「積和演算器」拒絶査定不服審判事件〔平成１６年１０月　７日出願公開、特開２００４−２８０８５４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　
　本願は、平成６年３月１６日に出願した特願平６−４４５５２号の一部を平成１６年５月１７日に新たな特許出願としたものであって、同年９月２７日付けで拒絶の理由が通知され、同年１２月６日付けで手続補正がなされたが、平成１７年５月１８日付けで拒絶査定がなされた。これに対し、同年６月２３日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明
　
　本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１６年１２月６日付けの手続補正書によって補正された明細書及び図面の記載からみて、本願の特許請求の範囲の請求項１に記載された次のとおりのものである。
　
「２つ以上のデータを格納可能な積和演算用のレジスタを有し、前記レジスタの各々に予め積和演算用データを転送したのち、前記レジスタの各データを順次使用して積和演算を行なう積和演算器において、
　前記積和演算用データの転送時に、積和演算器以外のユニットから一つのアドレスを指定し、該アドレスが前記レジスタのアドレスと一致すれば、前記レジスタの格納位置を自動的に指定し、前記レジスタへの演算データの書き込みを行なうアドレス自動設定手段を有し、
　前記アドレス自動設定手段は、ＣＰＵ等の積和演算器以外のユニットが指定するアドレスをデコードするデコーダと、前記デコーダによって該アドレスが前記レジスタのアドレスと一致する場合に演算データ項数をカウントするカウンタと、演算データ項数を選択信号として前記レジスタの格納位置を選択し演算データを前記レジスタに格納するセレクタで構成する
　ことを特徴とする積和演算器。」
　
（２）引用発明
［引用発明１］
　原査定の拒絶の理由に引用された特開昭６２−１８７９７０号公報（以下、「引用文献１」という。）には、図面とともに以下の事項が記載されている。
　
Ａ．「〔産業上の利用分野〕
　本発明は、演算回路に関し、特に積和演算処理の命令語数を減らすことが可能な演算回路に関する。」（２頁左上欄１行〜４行）
　
Ｂ．「〔発明が解決しようとする問題点〕
　上述した従来の演算回路は、データＲＡＭに対するアドレス生成回路を１組しか有しておらず、かつそのアドレス・データ設定は命令語のみにより成されるものであった。
・・・（中略）・・・
　すなわち、従来の演算回路ではｋ個の積和演算を処理するためには、ＲＡＭアドレス生成回路７を（３ｋ−１）回操作、設定し直す必要があり、総命令語数は極めて大きくなり、高速な演算処理ができないという問題がある。」（２頁左下欄７行〜３頁右上欄７行）
　
Ｃ．「〔実施例〕
　次に、本発明の実施例について図面を参照して説明する。
　第１図は本発明の一実施例を示すブロック図である。
　この実施例は、演算動作を行なわせるためのクロック信号を発生するクロック信号発生回路２１と、命令語を格納するメモリを備えそのメモリに格納されている命令語をクロック信号に同期して読出し解読する命令格納メモリ・解読回路１８と、固定データを格納するデータＲＯＭ１５と、データＲＯＭ１５のアドレスを命令語によって設定でき、その値は任意の値あるいは予め格納されているデータに対して１の加算もしくは減算が可能なデータＲＯＭアドレス生成回路１７と、外部より入力されるデータＤｉをクロック信号でラッチをとるデータ入力回路３と、データ入力回路３の出力を入力格納するデータＲＡＭ５と、データＲＡＭ５のアドレスを命令語によって設定でき、その値は任意の値あるいは予め格納されているデータに対しての１の加算もしくは減算が可能な第１のＲＡＭアドレス生成回路７と、ＲＡＭアドレス生成回路７と同じ構成でバイナリ・アップ・カウンタを構成し、データ入力回路３のデータ入力毎にクロック信号でカウント・アップが行なわれ又、アドレス・データを命令語によって読出し、ＲＡＭアドレス生成回路７に転送することが可能な第２のＲＡＭアドレス生成回路２３と、ＲＡＭアドレス生成回路７又はＲＡＭアドレス生成回路２３の出力のいずれか一方を命令語によって切換選択する切換回路と、データＲＯＭ１５及びデータＲＡＭ５に格納されているデータを、それぞれ乗数及び被乗数として乗算を行なう乗算回路１０と、該乗算回路１０の乗算結果を指定回数に渡って累積加算し、その結果を外部へ出力する累積加算回路１２からなっている。」（３頁右下欄５行〜４頁左上欄２０行）
　
Ｄ．「データＲＡＭ５へのデータの入力を開始する前にＲＡＭアドレス生成回路２３に対して、初期値、最大計数値を設定した後、ＲＡＭアドレス生成回路２３とＲＡＭアドレス生成回路７のうちＲＡＭアドレス生成回路２３を選択すべく切換回路２６を設定し、データＲＡＭ５にアドレスデータを与える。
　データ入力回路３にラッチされ入力されたデータＤｉは、ＲＡＭアドレス生成回路２３で指定されるデータＲＡＭ５のアドレスに入力される。」（４頁右上欄６行〜１５行）
　
Ｅ．「次に、積和演算動作について説明する。
　まず、ＲＡＭアドレス生成回路２３のデータを、ＲＡＭアドレス生成回路７に入カする。その後、データＲＡＭに対するアドレスデータとして、ＲＡＭアドレス生成回路７の出力を選択すべく切換回路２６を設定する。
　更に、乗数としてデータＲＯＭ１５に格納されているデータを選択するため、データＲＯＭアドレス生成回路１７は、命令語格納メモリ・解読回路１８によりアドレス設定がなされ、そのアドレスデータがデータＲＯＭ１５に与えられる。
　次に、乗算回路１０において乗算を行うため、乗数はデータＲＯＭ１５より、被乗数はデータＲＡＭ５より乗算回路１０に入力される。
　乗算回路１０によって得られた乗算結果は累積加算回路１２に入力され、予め設定されている累積加算を行った後外部に出力される。」（４頁右上欄１６行〜同頁左下欄１２行）
　
Ｆ．「一方、ＲＡＭアドレス生成回路２３は、初期値０及び最大係数値ｋ＝３が設定保持される。クロック信号φに同期してデータ入力回路３にデータが入力される毎に、０→１→２→３→０→１→・・・と、バイナリ・アップカウンタとしてアドレスを発生する。このとき、切換回路２６は、このＲＡＭアドレス生成回路２３を選択するように設定されており、データＲＡＭ５のアドレスの０番地から３番地に第３図に示すように格納される。」（４頁右下欄１９行〜５頁左上欄７行）
　
　上記Ａの記載からして、引用文献１には、積和演算を行う演算回路が記載されている。
　
　上記Ｄ、Ｆには、データＲＡＭ５の各アドレスへのデータの入力について記載されており、上記Ｅには、データＲＡＭ５に格納されたデータ（被乗数）を用いた積和演算について記載されており、これらＤ、Ｆ及びＥの記載からして、データＲＡＭ５は、積和演算用のデータを２つ以上格納可能であり、引用文献１に記載の演算回路における積和演算は、データＲＡＭ５の各アドレスに予め積和演算用データを転送したのち、データＲＡＭ５の各データを順次使用して行われるものと認める。
　
　上記Ｃ、Ｄ、Ｆの記載からして、ＲＡＭアドレス生成回路２３は、クロック信号に同期してデータが入力される毎にカウントアップされるバイナリ・アップカウンタとして構成されるものであって、ＲＡＭアドレス生成回路２３、データ入力回路３、切換回路２６からなる回路部分は、データＲＡＭ５への積和演算用データの転送時に、クロック信号に同期してデータが入力される毎に、データＲＡＭ５の格納位置を自動的に指定し、データＲＡＭ５への積和演算用データの書き込みを行う動作を行うものである。
　
　よって、上記Ａ〜Ｆの記載事項及び関連する図面を参照すると、引用文献１には、次の発明（以下、「引用発明１」という。）が記載されていると認められる。
　
「２つ以上の積和演算用のデータを格納可能なデータＲＡＭを有し、前記データＲＡＭの各アドレスに予め積和演算用データを転送したのち、前記データＲＡＭの各データを順次使用して積和演算を行う演算回路において、
　前記積和演算用データの転送時に、クロック信号に同期してデータが入力される毎に、前記データＲＡＭの格納位置を自動的に指定し、前記データＲＡＭへの積和演算用データの書き込みを行う、ＲＡＭアドレス生成回路、データ入力回路、切換回路からなる回路部分を有し、
　前記回路部分は、クロック信号に同期してデータが入力される毎にカウントアップされるバイナリ・アップカウンタとして構成されるＲＡＭアドレス生成回路を含んで構成される
　ことを特徴とする演算回路」
　
［引用発明２］
　原査定において周知例として引用された特開昭５９−１９７９４６号公報（以下、「引用文献２」という。）には、図面とともに以下の事項が記載されている。
　
Ｇ．「本発明は、メモリの拡張に関し、特に内部メモリに対するメモリアクセスのタイミングを以つて外部メモリに対するリード／ライト動作を行なうメモリ装置に係る。」（１頁左下欄１５行〜１８行）
　
Ｈ．「本発明に係るメモリ装置は、プロセッサがその内部メモリに属する特定アドレスをアクセスする毎に、上記プロセッサのＩ／Ｏ命令によりセットしたアドレスに一定値を加算するアドレスカウンタと、このアドレスカウンタの値に対応するアドレスを有する外部メモリとよりなり、上記プロセッサの上記内部メモリに対するメモリアクセスのタイミングを以つて上記外部メモリに対するリード／ライト動作を行なうものである。」（２頁左上欄９行〜１７行）
　
Ｉ．「第１図は本発明の一実施例を示すブロック構成図である。図において、１０はメモリであり、計算機（プロセッサ）からは外部メモリとして位置付けられる。４０はメモリアドレスデータである。これは、計算機からメモリ１０に対してアクセスのあつたことを検出するものであり、更に詳しくは、計算機からの特定のアドレスを検出するものである。３０はアドレスカウンタである。メモリアドレスデータ４０の信号の立上がりによりメモリ１０に対しメモリアドレスを供給し、かつ、メモリアドレスデコーダ４０の立下がりでアドレスカウンタ３０の値は＋１加算される。・・・（中略）・・・メモリアドレスライン５３は、計算機からメモリ１０に対する識別アドレスラインである。メモリデータライン５４は、メモリ１０からの入出力データのラインであり、メモリアウトライン５５及びメモリインライン５６は、各々メモリ１０に対する計算機側からの出力信号、入力信号である。」（２頁右上欄２行〜同頁左下欄１１行）
　
Ｊ．「次に計算機は計算機のアキュムレータに（Ａ５Ａ５）１６を用意し、アドレス（ＦＦＦＦ）１６に対し出力命令を実行する。計算機から出力されたアドレス（ＦＦＦＦ）１６は、メモリアドレスレコーダ４０によつてメモリ１０に対するアクセスであることを識別され、メモリ１０にアドレスデコーダ３０の値すなわち（０００１）１６を供給すると同時に、ライトデータ（Ａ５Ａ５）１６を供給する。また外部メモリに対するライト指示は、メモリアウトライン５５の信号によつてメモリ１０に供給される。このようにしてメモリ１０にアドレスカウンタ３０から供給されるアドレス（０００１）１６についてデータ（Ａ５Ａ５）１６が書き込まれ、アドレスカウンタ３０の値は＋１だけ加算され、すなわち（０００２）１６を示す。つづいて計算機はアキュムレータにデータ（Ａ５Ａ５）１６を用意して、アドレス（ＦＦＦＦ）１６に対しライト動作を行なう。このように順次計算機はアキュムレータに（Ａ５Ａ５）１６をセットし、（０１００）１６回アドレス（ＦＦＦＦ）１６にライト動作をくり返し、メモリ１０の（０００１）１６から（０１００）１６までのアドレスにすべて（Ａ５Ａ５）１６のデータを書き込む。」（２頁右下欄６行〜３頁左上欄１０行）
　
　上記Ｇ〜Ｊの記載事項及び関連する図面を参照すると、引用文献２には、次の発明（以下、「引用発明２」という。）が記載されていると認められる。
　
「プロセッサが指定したアドレスをデコードするメモリアドレスデコーダと、前記メモリアドレスデコーダによって、前記プロセッサが指定したアドレスが外部メモリへのアクセスを示す特定のアドレスと一致すると検出された場合にカウントアップするアドレスカウンタを備え、前記アドレスカウンタの値に対応するアドレスにデータを格納する外部メモリ装置。」
　
（３）対比
　本願発明と引用発明１とを対比すると、引用発明１の「演算回路」は積和演算を行うものであり、本願発明の「積和演算器」に相当する。
　
　引用発明１の「データＲＡＭ」は、２つ以上の積和演算用のデータを格納可能なものであるから、引用発明１の「データＲＡＭ」と本願発明の「レジスタ」は、２つ以上のデータを格納可能な積和演算用の記憶装置である点で、上位概念で一致する。
　
　引用発明１における「ＲＡＭアドレス生成回路、データ入力回路、切換回路からなる回路部分」は、記憶装置の格納位置を自動的に指定して、記憶装置への積和演算用データの書き込みを行うものであり、本願発明の「アドレス自動設定手段」に対応する。
　
　引用発明１において、バイナリ・アップカウンタとして構成されるＲＡＭアドレス生成回路は、クロック信号に同期してデータが入力される毎にカウントアップされるものであり、上記Ｆに記載されているように、初期値を０として、１ずつカウントアップされ、入力されたデータの個数に等しい値をとるものであるから、本願発明の「演算データ項数をカウントするカウンタ」に相当する。
　
　なお、本願発明においては、「積和演算用データ」と「演算データ」は、同一の対象を表す語として用いられているものと認める。
　
　したがって、両者は、
「２つ以上のデータを格納可能な積和演算用の記憶装置を有し、前記記憶装置の各記憶位置に予め積和演算用データを転送したのち、前記記憶装置の各データを順次使用して積和演算を行う積和演算器において、
　前記積和演算用データの転送時に、前記記憶装置の格納位置を自動的に指定し、前記記憶装置への演算データの書き込みを行うアドレス自動設定手段を有し、
　前記アドレス自動設定手段は、演算データ項数をカウントするカウンタを含んで構成される
　ことを特徴とする積和演算器」
である点で一致し、以下の点で相違している。
　
［相違点１］
　積和演算用データを格納する記憶装置が、本願発明においては、レジスタとして構成されているのに対し、引用発明１においてはＲＡＭとして構成されている点。
　
［相違点２］
　本願発明においては、カウンタによる演算データ項数のカウントが、ＣＰＵ等の積和演算器以外のユニットが指定するアドレスをデコードするデコーダによって、指定されたアドレスがレジスタのアドレスと一致すると検出された場合に行われており、積和演算用データの転送時におけるレジスタの格納位置の自動的な指定と演算データの書き込みが、アドレスの一致を検出して行われるのに対し、引用発明１においては、バイナリ・アップカウンタとして構成されるＲＡＭアドレス生成回路のカウントが、クロック信号に同期して行われ、積和演算用データの転送時におけるデータＲＡＭの格納位置の自動的な指定と演算データの書き込みが、クロック信号に同期して行われている点。
　
［相違点３］
　本願発明のアドレス自動設定手段が、演算データ項数を選択信号としてレジスタの格納位置を選択するセレクタにより、演算データをレジスタに格納するのに対し、引用発明１においては、ＲＡＭアドレス生成回路の出力を用いてデータＲＡＭの格納位置を選択するための具体的な構成が特定されていない点。
　
（４）当審の判断
　以下、上記各相違点について検討する。
　
［相違点１について］
　小容量の専用記憶装置をレジスタを用いて構成することは、当業者における慣用技術であり、引用発明１において、積和演算用データを格納する記憶装置であるデータＲＡＭをレジスタとして構成することに、格別の困難性はない。
　
［相違点２について］
　記憶装置への外部からのデータ転送において、外部のＣＰＵ等から指定されたアドレスをデコードするデコーダを設け、当該デコーダによって、指定されたアドレスが記憶装置のアドレスと一致することが検出された場合に、カウンタをカウントアップして記憶装置の格納位置を自動的に指定し、記憶装置へのデータの書き込みを行うことは、引用発明２に見られるように、当業者における周知技術であるから、同じく、記憶装置への外部からのデータ転送を行う、引用発明１におけるデータＲＡＭへの積和演算用データの転送に上記周知技術を適用し、外部のＣＰＵ等が指定するアドレスをデコードするデコーダを設け、当該デコーダによって、指定されたアドレスがデータＲＡＭのアドレスと一致すると検出された場合に、バイナリ・アップカウンタとして構成されるＲＡＭアドレス生成回路のカウントを行い、積和演算用データの転送時におけるデータＲＡＭの格納位置の自動的な指定と演算データの書き込みが、上記アドレスの一致を検出して行われるようにすることは、当業者が容易になし得ることである。
　
［相違点３について］
　記憶装置の特定の記憶位置からのデータ入出力を行うために、アドレスデコーダ等の選択回路（セレクタ）を備える構成は、例えば特開昭６３−２６６５７６号公報に「メモリアレイＭ−ＡＲＹを構成するワード線はアドレスデコーダＤＣＲに結合され、そのうちの１本が択一的に選択状態とされる。・・・（中略）・・・アドレスデコーダＤＣＲは、アドレス選択回路ＡＳＬから供給される相補内部アドレス信号
ａ
ａ
　
　そして、本願発明の作用効果も、引用発明１並びに周知技術及び慣用技術から当業者が容易に予測できる範囲のものである。
　
（５）むすび
　以上のとおり、本願発明は、引用発明１並びに周知技術及び慣用技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　
　よって、結論のとおり審決する。