【事件の表示】
　特願２００３−１９８１２７「電子回路、電気光学装置及び電子機器」拒絶査定不服審判事件〔平成１６年　４月２２日出願公開、特開２００４−１２６５２３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯  
　
　平成１５年　７月１６日　特許出願（特許法第４１条に基づく優先権主張。優先日：平成１４年７月３１日、出願番号：特願２００２−２２３１５７号）
　平成１８年　４月　４日　拒絶理由通知（同年４月１１日発送）
　平成１８年　６月　９日　意見書・手続補正書
　平成２０年　１月１１日　最後の拒絶理由通知（同年１月２２日発送）
　平成２０年　３月１９日　意見書・手続補正書
　平成２０年　６月２６日　平成２０年３月１９日付け手続補正の却下の決定・拒絶査定（同年７月８日発送）
　平成２０年　８月　６日　本件審判請求
　平成２０年　９月　４日　手続補正書
　平成２２年　２月１９日　審尋（同年２月２３日発送）
　平成２２年　４月２２日　回答書
 　 
２　平成２０年９月４日付け手続補正についての補正却下の決定 
　
[補正却下の決定の結論] 
　
　平成２０年９月４日付け手続補正を却下する。 
　
[理由］独立特許要件違反 
　
 　平成２０年９月４日付け手続補正（以下「本件補正」という。）により、本件補正前の請求項１は、 
「【請求項１】 
　ｊビット（ｊは自然数）のデジタルデータをビットシフトし、所定の演算処理を施すことでｋビット（ｋは自然数）のデジタルデータに変換するビット拡張回路を備え、
　前記ｋビットのデジタルデータは、前記ｊビットのデジタルデータより大きい拡張デジタルデータであり、
　前記ビット拡張回路は、前記ｊビットのデジタルデータのうちの一部分のビットのみを抽出し、抽出した当該一部分のビットをビットシフトさせることを特徴とする電子回路。」から、
「【請求項１】
　ｊビット（ｊは自然数）のデジタルデータに所定の演算処理を施すことでｋビット（ｋは自然数）のデジタルデータに変換するビット拡張回路を備え、
　前記ｋビットのデジタルデータは、前記ｊビットのデジタルデータより大きい拡張デジタルデータであり、
　前記ビット拡張回路
における前記所定の演算処理は、
に所定のビットを加算し、当該加算の結果得られたデータの一部分のビットを予め定められたビット数だけ上位ビット側にビットシフトし、当該ビットシフトの結果得られたデータに予め記憶されたオフセットデータを加算すること
　
　ここで、「抽出した当該一部分のビットに所定のビットを加算し」なる記載について検討する。該記載は、発明の詳細な説明の段落【００４５】、【００４７】、【００４９】、【００５１】の記載に基づいたものと認められる。
　しかしながら、【００４５】、【００４７】、【００４９】、【００５１】には「・・・その４ビットの上位側にさらに４ビット（０，０，０，０）を付け加え」と記載されている。そして、通常、「所定のビットを加算する」なる記載は、同請求項１における他の箇所である「オフセットデータを加算する」の記載のように、ビット列に対する他のビット列を算術的に加算する処理を意味するものであって、発明の詳細な説明の段落【００４５】、【００４７】、【００４９】、【００５１】に記載されたような、ビット列の上位側、下位側などに他のビット列を付加する処理を意味するものではない。すなわち、発明の詳細な説明には、ｊビットのデジタルデータから一部分のビットのみを抽出する処理の後の処理として、「抽出した当該一部分のビットに所定のビットを付加する」処理は記載されているものの、「抽出した当該一部分のビットに所定のビットを加算する」処理は記載されていない。
　そして、「ビット列の上位側、下位側などに他のビット列を付加する処理」を意味する用語としては、「加算する」なる用語よりも「付加する」なる用語が適当であることは明らかである。
　よって、「抽出した当該一部分のビットに所定のビットを加算し」なる記載は、「抽出した当該一部分のビットに所定のビットを付加し」の誤記と認められる。同様に、「当該加算の結果」は、「当該付加の結果」の誤記と認められる。
　
　したがって、この補正は、「デジタルデータをビットシフトし、所定の演算処理を施す」なる記載を「デジタルデータに所定の演算処理を施す」と補正し、「前記ビット拡張回路」なる記載を「前記ビット拡張回路における前記所定の演算処理」と補正すると共に、「抽出した当該一部分のビットをビットシフトさせる」なる記載を、「抽出した当該一部分のビットに所定のビットを付加し、当該付加の結果得られたデータの一部分のビットを予め定められたビット数だけ上位ビット側にビットシフトし、当該ビットシフトの結果得られたデータに予め記憶されたオフセットデータを加算する」と補正することにより、「前記ビット拡張回路における前記所定の演算処理」として、「抽出した当該一部分のビットをビットシフトさせる」処理（以下、「ビットシフト処理」という。）の前に、「抽出した当該一部分のビットに所定のビットを付加」する処理を付加し、ビットシフト処理が「予め定められたビット数だけ上位ビット側にビットシフトさせる」処理であることを限定し、ビットシフト処理の後に、「当該ビットシフトの結果得られたデータに予め記憶されたオフセットデータを加算する」処理を付加するものである。
　
　以上のことから、この補正は、特許請求の範囲の減縮を目的とするものに該当する。 
　そこで、本件補正後の請求項１に係る発明が特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する特許法第１２６条第５項の規定に適合するか）について検討する。 
　
（１）本件補正後の本願発明 
　
　上記したように、特許請求の範囲の請求項１における「抽出した当該一部分のビットに所定のビットを加算し」なる記載は、「抽出した当該一部分のビットに所定のビットを付加し」の誤記と認められる。同様に、「当該加算の結果」は、「当該付加の結果」の誤記と認められる。
　
　よって、本件補正後の明細書、及び図面の記載からみて、その請求項１に係る発明（以下、「本願補正発明」という。）は、次のとおりのものと認める。
「ｊビット（ｊは自然数）のデジタルデータに所定の演算処理を施すことでｋビット（ｋは自然数）のデジタルデータに変換するビット拡張回路を備え、
　前記ｋビットのデジタルデータは、前記ｊビットのデジタルデータより大きい拡張デジタルデータであり、
　前記ビット拡張回路における前記所定の演算処理は、前記ｊビットのデジタルデータのうちの一部分のビットのみを抽出し、抽出した当該一部分のビットに所定のビットを付加し、当該付加の結果得られたデータの一部分のビットを予め定められたビット数だけ上位ビット側にビットシフトし、当該ビットシフトの結果得られたデータに予め記憶されたオフセットデータを加算することを特徴とする電子回路。」
　
（２）引用発明 
（２−１）引用刊行物１の記載事項
　本願の優先日前に頒布された刊行物である特開平０３−２２８４３４号公報（以下「引用刊行物１」という。）には、「符号変換回路」の発明に関して、以下の事項が記載されている。 
　
＜記載事項１＞
「本発明は符号変換回路に関し、特に８ビットのμＬａｗＰＣＭ符号を１４ビットの線形符号に変換するための符号変換回路に関する。」（第２頁左上欄第２０行〜右上欄第２行）
　
＜記載事項２＞
「本発明の符号変換回路は、８ビットの反転回路と、前記反転回路の下位４ビットを入力し且つ上位４ビットのうち３ビットで形成した３つの制御信号によって０ビットから７ビットまでの上位桁方向のビットシフト演算を行うビットシフト回路と、前記ビットシフト回路の出力に既定の定数の加算を行う定数加算回路とを含んで構成される。」（第２頁右下欄第１２行〜第１８行）
　
＜記載事項３＞
「第１図に示すように、本実施例はμＬａｗＰＣＭ符号で構成された８ビットの入力信号（ｘ１〜ｘ８）を反転する反転回路２と、この反転回路１の出力信号（￣ｘ１（当審注：信号ｘの反転信号を「￣ｘ」と記載する。以下、同様である。）〜￣ｘ８）３の下位４ビット￣ｘ５〜￣ｘ８に論理「１」レベルの信号を上下１ビットづつ付加して生成した６ビットの信号５を入力し且つこの反転回路２の出力信号のうち上位から２乃至４ビット￣ｘ２〜￣ｘ４目の値に応じて上位桁方向に０ビットから７ビットまでのビットシフトを行った結果１３ビットの信号７として出力するビットシフト回路６と、このビットシフト回路６の１３ビットの出力信号７に既定の定数値（ここでは、−３３）を加算する定数加算器８とを有し、定数加算器８の１３ビットの出力信号９の上位桁にさらに反転回路２の出力信号の最上位ビット￣ｘ１をサインビットとして付加することにより合わせて１４ビットの線形符号、すなわちサイン＋絶対値表示出力（ｙ１−ｙ１４）１０を出力するものである。
　かかる符号変換回路において、まず入力されたμＬａｗ符号１は、反転回路２で反転され、その反転結果の内、上位１ビットはそのまま線形符号の最上位ビットとして出力される。また、ビットシフト回路６には、下位４ビットを１ビット上位桁方向にシフトし、「−３３」（当審注：この記載は、下位４ビットｘ５〜ｘ８に論理「ｌ」レベルの信号を上下１ビットづつ付加する処理に該当する箇所である。すなわち、（０，￣ｘ５，￣ｘ６，￣ｘ７，￣ｘ８，０）に（１，０，０，０，０，１）を加算することにより、（１，￣ｘ５，￣ｘ６，￣ｘ７，￣ｘ８，１）を生成する処理であるから、（１，０，０，０，０，１）を表す「３３」の誤記と認められる。）を加えた合計６ビットの信号５を入力する。このビットシフト回路６は、￣ｘ２、￣ｘ３、￣ｘ４の３本の制御信号４の値に応じて、入力信号５を第１表（ビットシフト回路６のシフト量）に示すビット数だけ、上位桁方向にシフトし、１３ビットの信号として出力する。更に、定数加算回路８は、ビットシフト回路６の出力信号７に「−３３」を加え、その出力１３ビットを線形符号１０の下位１３ビットとして出力する。以上の例は、線形符号がサインビット＋絶対値表示方式の場合である。」（第３頁左下欄第１行第１４行〜右下欄最終行）
　
＜記載事項４＞
「以上説明したように、本発明の符号変換回路は、反転回路とビットシフト回路および加算器を用いることにより、従来のようにＲＯＭを使用することなく、純粋な組合せ論理回路のみでμＬａｗ符号から線形符号への符号変換が可能であるので、１チップＬＳＩ内に組み込む際にも回路規模を大幅に圧縮し、チップサイズの小型化を実現できるとともにチップ価格を低減できるという効果がある。」（第４頁右下欄第５行〜第１３行）
　
（２−２）引用刊行物１に記載された発明
（２−２−１）
　上記記載事項１には、「本発明は符号変換回路に関し、特に・・・符号変換回路に関する。」と記載されている。
　この記載によれば、引用刊行物１には、「符号変換回路」の発明が記載されている。
　
（２−２−２）
　上記記載事項１には「・・・特に８ビットのμＬａｗＰＣＭ符号を１４ビットの線形符号に変換するための符号変換回路に関する。」と、上記記載事項３には「・・・μＬａｗＰＣＭ符号で構成された８ビットの入力信号（ｘｌ−ｘ８）・・・」、及び、「・・・１４ビットの線形符号、すなわちサイン＋絶対値表示出力（ｙ１−ｙ１４）１０を出力・・・」と記載されている。
　これらの記載によれば、引用刊行物１に記載された「符号変換回路」は、「８ビットの入力信号を１４ビットの線形符号へ符号変換する」ものである。
　
（２−２−３）
　上記記載事項３には、「・・・８ビットの入力信号（ｘｌ−ｘ８）を反転する反転回路２・・・」と記載されている。
　この記載によれば、引用刊行物１に記載された「符号変換回路」は、「８ビットの入力信号を反転する反転回路２」を有している。
　
（２−２−４）
　上記記載事項３には、「・・・この反転回路１の出力信号（￣ｘ１〜￣ｘ８）３の下位４ビット￣ｘ５〜￣ｘ８に論理「１」レベルの信号を上下１ビットづつ付加して生成した６ビットの信号５・・・」と記載されている。
　この記載によれば、引用刊行物１に記載された「符号変換回路」は、「反転回路２から入力される８ビットの信号のうち下位４ビットの信号のみを抽出する処理と抽出した下位４ビットの信号の上下に１ビットづつ付加する処理を行う」回路を有している。
　
（２−２−５）
　上記記載事項３には、「・・・この反転回路１の出力信号（￣ｘ１〜￣ｘ８）３の下位４ビット￣ｘ５〜￣ｘ８に論理「１」レベルの信号を上下１ビットづつ付加して生成した６ビットの信号５を入力し且つこの反転回路２の出力信号のうち上位から２乃至４ビット￣ｘ２〜￣ｘ４目の値に応じて上位桁方向に０ビットから７ビットまでのビットシフトを行った結果１３ビットの信号７として出力するビットシフト回路６・・・」と記載されている。
　この記載によれば、引用刊行物１に記載された「符号変換回路」は、「処理を行う回路で付加処理された信号を入力される信号の上位から２乃至４ビットの値に応じて上位桁方向に０ビットから７ビットまでのビットシフトを行った結果１３ビットの信号として出力する処理を行うビットシフト回路６」を有している。
　
（２−２−６）
　上記記載事項３には、「・・・このビットシフト回路６の１３ビットの出力信号７に既定の定数値（ここでは、−３３）を加算する定数加算器８とを有し、定数加算器８の１３ビットの出力信号９・・・」と記載されている。
　この記載によれば、引用刊行物１に記載された「符号変換回路」は、「ビットシフト回路６でビットシフトされた信号７に既定の定数値を加算して１３ビットの出力信号９を生成する定数加算器８」を有している。
　
（２−２−７）
　上記記載事項３には、「・・・定数加算器８の１３ビットの出力信号９の上位桁にさらに反転回路２の出力信号の最上位ピット￣ｘ１をサインビットとして付加することにより合わせて１４ビットの線形符号、すなわちサイン＋絶対値表示出力（ｙ１−ｙ１４）１０を出力する・・・」と記載されている。
　この記載によれば、引用刊行物１に記載された「符号変換回路」は、「定数加算器８の１３ビットの出力信号９の上位桁にさらに反転回路２の出力信号の最上位ピットをサインビットとして付加することにより合わせて１４ビットの線形符号１０を出力する」ものである。
　
（２−２−８）
　（２−２−１）〜（２−２−７）によれば、引用刊行物１には、以下の引用発明１が記載されている。
「８ビットの入力信号を１４ビットの線形符号へ符号変換する符号変換回路であって、
　前記符号変換回路は、８ビットの入力信号を反転する反転回路２と、前記反転回路２から入力される８ビットの信号のうち下位４ビットの信号のみを抽出する処理と抽出した下位４ビットの信号の上下に１ビットづつ付加して６ビットの信号５を生成する処理を行う回路と、前記処理を行う回路で付加処理された信号を入力される信号の上位から２乃至４ビットの値に応じて上位桁方向に０ビットから７ビットまでのビットシフトを行った結果を１３ビットの信号７として出力する処理を行うビットシフト回路６と、前記ビットシフト回路６でビットシフトされた信号７に既定の定数値を加算して１３ビットの出力信号９を生成する定数加算器８とを含み、
　前記定数加算器８の１３ビットの出力信号９の上位桁にさらに反転回路２の出力信号の最上位ビットをサインビットとして付加することにより合わせて１４ビットの線形符号１０を出力する
符号変換回路。」
　
（３）対比・判断 
　本願補正発明と引用発明１とを比較する。 
　
（３−１）引用発明１の「符号変換回路」は、本願補正発明の「電子回路」に相当する。
　
（３−２）引用発明１の「符号変換回路」において、処理を行う回路に入力される８ビットの信号のうち下位４ビットの信号のみが抽出され、ビットシフト回路６においては入力される８ビットのうち上位から２乃至４ビットの値が、ビットシフトのビット数の決定に使用されている。一方、上記記載事項３に、「・・・まず入力されたμＬａｗ符号１は、反転回路２で反転され、その反転結果の内、上位１ビットはそのまま線形符号の最上位ビットとして出力される。・・・」と記載されているように、処理を行う回路に入力される８ビットの信号のうち最上位ビットは、（処理を行う回路）→（ビットシフト回路６）→（定数加算器８）という回路部分においては、バイパスされて、その出力部において、入力される８ビットのうち下位の７ビットの信号が、１３ビットの信号に変換された信号に対して、その上位に単にサインビットとして付加されるものである。よって、引用発明１の「符号変換回路」において、（処理を行う回路）→（ビットシフト回路６）→（定数加算器８）という回路部分を考えた場合、入力される８ビットのうち下位の７ビットの信号が上記回路部分に入力され、１３ビットの信号にビット拡張されて上記回路部分から出力されるものといえる。すなわち、引用発明１の「符号変換回路」において、ビット拡張を行う回路部分は「処理を行う回路、ビットシフト回路６、定数加算器８からなる回路部分」であり、この回路部分におけるビット拡張処理は、入力される７ビットの信号を１３ビットの信号にして出力するものである。
　したがって、引用発明１の「処理を行う回路、ビットシフト回路６、定数加算器８」からなる回路部分が、本願補正発明の「ビット拡張回路」に相当し、引用発明１の「処理を行う回路に入力される８ビットのうちの下位７ビットの信号」が、本願補正発明の「ｊビットのデジタルデータ」のｊ＝７の場合に相当し、引用発明１の「定数加算器８から出力される１３ビットの出力信号９」が、本願補正発明の「ｋビットのデジタルデータ」のｋ＝１３の場合に相当し、引用発明１の「処理を行う回路、ビットシフト回路６、定数加算器８」で行われる演算処理が、本願補正発明の「所定の演算処理」に相当する。そして、１３＞７であり、引用発明１の「１３ビットの出力信号９」と「処理を行う回路に入力される８ビットのうちの下位７ビットの信号」との関係が、本願補正発明の「前記ｋビットのデジタルデータは、前記ｊビットのデジタルデータより大きい拡張デジタルデータ」である関係のｊ＝７、ｋ＝１３の場合に相当することは明らかである。
　
（３−３）引用発明１の「処理を行う回路」は「入力される８ビットの信号のうち下位４ビットの信号のみを抽出する処理」を行うものである。そして、（３−２）で述べたように、引用発明１の「処理を行う回路、ビットシフト回路６、定数加算器８」からなる回路部分においては、「処理を行う回路に入力される８ビットのうちの下位７ビットの信号」が、ビット拡張処理される信号であるから、引用発明１の「処理を行う回路」における上記抽出処理は、実質的に、「処理を行う回路に入力される８ビットのうちの下位７ビットの信号から、そのうち下位４ビットの信号のみを抽出する処理」である。
　したがって、引用発明１の「処理を行う回路」における「処理を行う回路に入力される８ビットのうちの下位７ビットの信号から、そのうち下位４ビットの信号のみを抽出する処理」は、本願補正発明における「前記ｊビットのデジタルデータのうちの一部分のビットのみを抽出」する処理のｊ＝７の場合に相当する。
　
（３−４）引用発明１の「処理を行う回路」は「抽出した下位４ビットの信号の上下に１ビットづつ付加して６ビットの信号５を生成する処理」を行うものであり、引用発明１の「ビットシフト回路６」は「前記処理を行う回路で付加処理された信号を入力される信号の上位から２乃至４ビットの値に応じて上位桁方向に０ビットから７ビットまでのビットシフトを行った結果を１３ビットの信号７として出力する処理」を行うものである。
　ここで、引用発明１の「ビットシフト回路６」に入力される６ビットの信号５は、「ビットシフト回路６」において、１３ビットの信号７として出力されるものであるから、「ビットシフト回路６」における内部処理としては、その入力段において、６ビットの信号５の上位桁に７つの０ビットを付加し、その結果得られた１３ビットの信号に対して、入力される信号の上位から２乃至４ビットの値に応じて上位桁方向に０ビットから７ビットまでのビットシフトを行うものである。
　よって、引用発明１の「処理を行う回路」における「抽出した下位４ビットの信号の上下に１ビットづつ付加して６ビットの信号５を生成する処理」及び「ビットシフト回路６」の入力段における「６ビットの信号５の上位桁に７つの０ビットを付加」する処理が、一体として、本願補正発明における「抽出した当該一部分のビットに所定のビットを付加」する処理に相当する。
　
（３−５）引用発明１の「ビットシフト回路６」は「前記処理を行う回路で付加処理された信号を入力される信号の上位から２乃至４ビットの値に応じて上位桁方向に０ビットから７ビットまでのビットシフトを行った結果を１３ビットの信号７として出力する処理」を行うものである。そして、上記記載事項３には、「このビットシフト回路６は、￣ｘ２、￣ｘ３、￣ｘ４の３本の制御信号４の値に応じて、入力信号５を第１表（ビットシフト回路６のシフト量）に示すビット数だけ、上位桁方向にシフトし」と記載されており、第１表は、上位から２乃至４ビットの値に応じてシフト量（上位桁方向にビットシフトするビット数）を予め定められた数値に参照させるテーブルとして機能している。したがって、引用発明１の「ビットシフト回路６」の「入力される信号の上位から２乃至４ビットの値に応じて上位桁方向にビットシフトするビット数」は、予め定められたビット数である。
　よって、引用発明１の「ビットシフト回路６」における「前記処理を行う回路で付加処理された信号を入力される信号の上位から２乃至４ビットの値に応じて上位桁方向に０ビットから７ビットまでのビットシフトを行った結果を１３ビットの信号として出力する処理」は、本願補正発明における「当該付加の結果得られたデータの一部分のビットを予め定められたビット数だけ上位ビット側にビットシフト」する処理に相当する。
　
（３−６）引用発明１の「定数加算器８」は「前記ビットシフト回路６でビットシフトされた信号７に既定の定数値を加算して１３ビットの出力信号９を生成する」ものである。そして、引用発明１の「既定の定数値」は、本願補正発明の「予め記憶されたオフセットデータ」に相当するから、引用発明１の「定数加算器８」における「前記ビットシフト回路６でビットシフトされた信号７に既定の定数値を加算して１３ビットの出力信号９を生成する」処理は、本願補正発明の「当該ビットシフトの結果得られたデータに予め記憶されたオフセットデータを加算する」処理に相当する。
　
（３−７）したがって、本願補正発明と引用発明１の両者は、
「７ビットのデジタルデータに所定の演算処理を施すことで１３ビットのデジタルデータに変換するビット拡張回路を備え、
　前記１３ビットのデジタルデータは、前記７ビットのデジタルデータより大きい拡張デジタルデータであり、
　前記ビット拡張回路における前記所定の演算処理は、前記７ビットのデジタルデータのうちの一部分のビットのみを抽出し、抽出した当該一部分のビットに所定のビットを付加し、当該付加の結果得られたデータの一部分のビットを予め定められたビット数だけ上位ビット側にビットシフトし、当該ビットシフトの結果得られたデータに予め記憶されたオフセットデータを加算する電子回路。」の点で一致する。
　
　よって、本願補正発明と引用発明１とは、両者間に相違点がなく、両者は同一である。
　
　ここで、本願補正発明と引用発明１におけるビット付加処理、ビットシフト処理、オフセット処理の具体的処理内容について検討する。
　本願補正発明のビット付加処理、ビットシフト処理、オフセット処理の処理内容を請求項の記載の文言通りに解釈した場合、（３−４）〜（３−６）で述べたように、本願補正発明と引用発明１のビット付加処理、ビットシフト処理、オフセット処理の処理内容は、相違するものではない。
　仮に、それぞれのビット付加処理、ビットシフト処理、オフセット処理の処理内容を実施例に即して比較検討すると以下の通りである。
　すなわち、本願補正発明においては、ビット付加処理は、データ値を変えることなく、データの桁数を増やすことを意味し、オフセット処理は、ビットシフト処理後に、ビットシフトのビット数が０の場合（００００００００）の加算処理、ビットシフトのビット数が１の場合（０００１０００１）の加算処理、ビットシフトのビット数が２の場合（００１１００１１）の加算処理、ビットシフトのビット数が３の場合（０１１１０１１１）の加算処理をするというように、ビットシフト後に、ビットシフトのビット数に応じて異なるオフセットデータを加算することを意味している。そして、かかるオフセット処理を行うことにより、ビットシフト後の各グループの連続性を担保している。
　一方、引用発明１においては、ビットシフト処理前に下位４ビットの信号の上下に１ビットづつ付加する処理と、６ビットの信号５の上位桁に７つの０ビットを付加する処理と、ビットシフト処理と、ビットシフト処理後に既定の定数値（−３３）を加算する処理とを行っている。
　したがって、ビット付加処理に関し、本願補正発明の「データ値を変えることなく、データの桁数を増やす処理」と、引用発明１の「６ビットの信号５の上位桁に７つの０ビットを付加する処理」とは、その処理内容に相違はない。ビットシフト処理についても、同様に、本願補正発明と引用発明１とは、その処理内容に相違はない。
　次に、オフセット処理について検討する。引用発明１の処理において、ビットシフト処理前に下位４ビットの信号の上下に１ビットづつ付加する処理は、下位４ビットの信号にオフセットデータ分（０００００００１００００１）を加算する処理である。したがって、ビット数０だけビットシフトされた場合、オフセットデータ分も（０００００００１００００１）となり、ビットシフト後に（０００００００１００００１）が減算（−３３の加算）されるのであるから、かかる処理の前後において最終的に加算されるオフセットデータ分は（０００００００００００００）となる。同様に、ビット数１だけビットシフトされた場合のオフセットデータ分は（００００００１００００１０）、最終的に加算されるオフセットデータ分は（０００００００１００００１）となり、ビット数２だけビットシフトされた場合のオフセットデータ分は（０００００１００００１００）、最終的に加算されるオフセットデータ分は（００００００１１０００１１）となり、ビット数３だけビットシフトされた場合のオフセットデータ分は（００００１００００１００）、最終的に加算されるオフセットデータ分は（０００００１１１００１１１）となっている。要するに、引用発明１において、ビットシフト処理前に下位４ビットの信号の上下に１ビットづつ付加する処理と、ビットシフト処理後に既定の定数値（−３３）を加算する処理を行うことは、ビットシフトのビット数がｉの場合、ビットシフト処理されたデータに、最終的なオフセットデータ分として（１００００１）×（２ｉ−１）を加算する処理を行うことと、等価である。そして、引用発明１のかかるオフセットデータ加算処理も、ビットシフト後の各グループの連続性を担保するために行われていることは明らかである。
　よって、本願補正発明と引用発明１のオフセット処理とは、全体としてみると、オフセット加算される具体的数値は異なるものの、共に、ビットシフト数が異なるグループ間で、各グループの連続性を担保するための処理である点で、相違はなく、その技術的意義は同一である。
　そして、かかる等価な処理を行うオフセット処理のための具体的構成として、引用発明１のように、オフセット処理をビットシフト処理の前後に分けて行う構成に代えて、本願補正発明のように、ビットシフト処理後に一括してオフセット処理を行う構成を採用することは、当業者が適宜なし得る設計変更に過ぎない。
　したがって、本願補正発明のビット付加処理、ビットシフト処理、オフセット処理の処理内容を実施例に即して比較検討した場合においても、本願補正発明は、引用発明１に基いて当業者が容易に発明をすることができるものといえる。
　
　なお、請求人は、平成２２年４月２２日付の回答書において、引用刊行物１（引用文献８（特開平０３−２２８４３４号公報））には、「ｊビットのデジタルデータの範囲が複数のグループに区分されており、各グループ毎にビットシフトするビット数が異なり、しかも、属するｊビットのデジタルデータの値が大きいグループほどビットシフトするビット数を大きくする点」との特徴点３について、記載や示唆もない旨主張している。しかしながら、かかる主張は、本願において、その請求する範囲が最も広い特許請求の範囲である、請求項１の記載に基づいた主張ではなく、特許請求の範囲の請求項４または８の記載に基づいた主張である。そして、特許請求の範囲の請求項１に記載された発明である本願補正発明について、これまで検討してきたように、本願補正発明と引用発明１とは、両者間に相違点がなく、両者は同一であり、請求人の上記主張は採用することができない。
　上記したように、請求人の主張する特徴点３は、請求項４または８の記載に基づくものである。しかし、引用発明１においても、（３−２）で述べたように、７ビットの信号のうち、上位３ビットごとにビットシフトするビット数を異ならせており、上位３ビットが異なる７ビットの信号は、異なるグループにグループ分けされていると言える。そして、第１表に記載されているように、上位３ビットが（０，０，０）はシフト量が０、上位３ビットが（０，０，１）はシフト量が１、・・・上位３ビットが（１，１，１）はシフト量が７と、各グループ毎にビットシフトするビット数が異なり、しかも、属する７ビットのデジタルデータの値が大きいグループほど（上位３ビットの値が大きいグループほど）ビットシフトするビット数が大きくなっており、請求項４または８に係る発明についても、その主張は採用することができない。
　
　よって、本願補正発明は、特許法第２９条第１項第３号及び第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。 
　
（５）まとめ 
　以上のとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する特許法第１２６条第５項の規定に違反するから、特許法第１５９条第１項で読み替えて準用する特許法第５３条第１項の規定により却下されるべきものである。 
　
３　本願発明について 
　
 　平成２０年９月４日付け手続補正は上記のとおり却下された。そして、「１　手続の経緯」で示したように、平成２０年３月１９日付手続補正も却下されているので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１８年６月９日付けの手続補正により補正された明細書及び図面の記載からみて、以下のものと認める。（以下「本願発明」という。） 
 「ｊビット（ｊは自然数）のデジタルデータをビットシフトし、所定の演算処理を施すことでｋビット（ｋは自然数）のデジタルデータに変換するビット拡張回路を備え、
　前記ｋビットのデジタルデータは、前記ｊビットのデジタルデータより大きい拡張デジタルデータであり、
　前記ビット拡張回路は、前記ｊビットのデジタルデータのうちの一部分のビットのみを抽出し、抽出した当該一部分のビットをビットシフトさせることを特徴とする電子回路。」 
　
４　引用発明
（１）引用刊行物の記載事項
　原査定の拒絶の理由に引用され、本願の優先日前に頒布された刊行物である特開平０５−０２８６４７号公報（以下「引用刊行物２」という。）には、「記録再生装置」の発明に関して、以下の事項が記載されている。 
　
＜記載事項５＞
「【０００９】また、再生時においては、記録時に所定のフォ−マットに組み合わせられた圧縮されたデ−タ６は、圧縮方法に対応したコ−ドと所定のビット数に圧縮されたデ−タとに分離するため、デ−タ分離回路７に入力される。デ−タ分離回路７により分離された圧縮方法に対応したコ−ドは、解読器８に入力される。一方、所定のビット数に圧縮されたデ−タはデ−タ伸長回路９に入力され、解読器８からの制御信号により、デ−タ伸長回路９において所定の伸長方法により伸長され出力デ−タ１０に変換される。上記処理が、圧縮されたデ−タの１サンプルについての処理であり、時系列的に入力される全てのデ−タに上記処理を施す。」
　
＜記載事項６＞
「【００１０】以下、具体的な例を図表を用いて説明する。まず、記録時において、ディジタル音声信号１は、２の補数表示による１６ビットＰＣＭデ−タである。レベル判定回路２には、ディジタル音声信号１の上位７ビットが入力される。レベル判定回路２のレベル判定条件を表１に示す。デ−タ圧縮回路３におけるデ−タ圧縮の状態を図２に示す。図２の（１）（２）（３）（４）はディジタル音声信号１の状態を示し、図４の判定条件によりデ−タ圧縮回路３により、図２の（５）のフォ−マットに圧縮される。すなわち、図４において
ａ＝０，ｂ＝０時は、上位６ビットに丸めて下位を切捨て、
ａ＝０，ｂ＝１時は、上位ビット方向に２ビットシフト後上位６ビットに丸めて下位を切捨て、
ａ＝１，ｂ＝０時は、上位ビット方向に４ビットシフト後上位６ビットに丸めて下位を切捨て、
ａ＝１，ｂ＝１時は、上位ビット方向に６ビットシフト後上位６ビットに丸めて下位を切捨て
という圧縮をおこなう。組合せ回路４においては、レベル判定回路２の出力２ビットａ，ｂと、デ−タ圧縮回路３の出力６ビットを図２の（６）のフォ−マットに組み合わせる。
【００１１】次に、再生時には、記録時に圧縮されたデ−タ６にたいして、図３に示すデ−タ伸長をおこなう。図３の（１）は、圧縮されたデ−タ６を示し、（Ａ）で示した２ビットが圧縮方法を識別するコ−ド、（Ｂ）で示した６ビットが圧縮されたデ−タである。デ−タ分離回路７では、（Ａ）部、（Ｂ）部を分離する。解読器８は（Ａ）部のコ−ドをデコ−ドし、デ−タ伸長回路９の伸長方法を制御する。図３の（２）（３）（４）（５）は、デ−タ伸長回路９におけるデ−タ伸長の状態を示す。すなわち、圧縮方法を識別するコ−ドにより、
ａ＝０，ｂ＝０時、圧縮されたデ−タを上位６ビットに挿入し、下位部分（Ｃ）に、サインビットを挿入する。
【００１２】ａ＝０，ｂ＝１時、圧縮されたデ−タを２ビット下位方向にシフト後、（Ｃ）にサインビットを挿入する。
【００１３】ａ＝１，ｂ＝０時、圧縮されたデ−タを４ビット下位方向にシフト後、（Ｃ）にサインビットを挿入する。
【００１４】ａ＝１，ｂ＝１時、圧縮されたデ−タを６ビット下位方向にシフト後、（Ｃ）にサインビットを挿入する。
【００１５】図３の（２）（３）（４）（５）のデ−タが伸長された１６ビットのＰＣＭデ−タ１０として出力される。」
　
＜記載事項７＞
「【００１９】
【発明の効果】以上詳述したように、本発明によれば、ディジタル化された信号の１サンプルごとに、任意の圧縮伸長方法によりデ−タを圧縮できるため、システムに応じた最適な圧縮方法によりデ−タを処理することができる。また、１サンプルごとに圧縮伸長をおこなうため、リアルタイム処理に最適な記録再生装置を提供できる。また、入力される信号のレベルに応じて圧縮方法を独自に定義できるため、各々の信号レベルに応じた最適な圧縮方法によりデ−タを圧縮することができる。」
　
（２）引用刊行物２に記載された発明
（２−１）
　上記記載事項７には、「【００１９】・・・本発明によれば、・・・リアルタイム処理に最適な記録再生装置を提供できる。・・・」と記載されている。
　この記載によれば、引用刊行物２には、「記録再生装置」の発明が記載されている。
　
（２−２）
　上記記載事項６には、「【００１１】次に、再生時には、記録時に圧縮されたデ−タ６にたいして、図３に示すデ−タ伸長をおこなう。図３の（１）は、圧縮されたデ−タ６を示し、（Ａ）で示した２ビットが圧縮方法を識別するコ−ド、（Ｂ）で示した６ビットが圧縮されたデ−タである。デ−タ分離回路７では、（Ａ）部、（Ｂ）部を分離する。解読器８は（Ａ）部のコ−ドをデコ−ドし、デ−タ伸長回路９の伸長方法を制御する。図３の（２）（３）（４）（５）は、デ−タ伸長回路９におけるデ−タ伸長の状態を示す。・・・」、及び、「【００１５】図３の（２）（３）（４）（５）のデ−タが伸長された１６ビットのＰＣＭデ−タ１０として出力される。」と記載されている。
　これらの記載によれば、引用刊行物２に記載された「記録再生装置」に、再生時に、入力される圧縮データは２ビットの（Ａ）部と６ビットの（Ｂ）部とからなり、２＋６＝８で８ビットの圧縮データである。また、引用刊行物２に記載された「記録再生装置」から出力されるデータは１６ビットのＰＣＭデータ１０である。よって、引用刊行物２に記載された「記録再生装置」は、「８ビットの圧縮データを１６ビットのＰＣＭデータにデータ伸張する」ものである。
　
（２−３）
　上記記載事項６には、「【００１１】・・・デ−タ分離回路７では、（Ａ）部、（Ｂ）部を分離する。・・・」と記載されている。
　この記載、及び（２−２）より（Ａ）部は２ビットのデータ、（Ｂ）部は６ビットのデータであるから、引用刊行物２に記載された「記録再生装置」は、「８ビットの圧縮データから、２ビットの（Ａ）部、６ビットの（Ｂ）部を分離するデータ分離回路７」を備えている。
　
（２−４）
　上記記載事項６には、「【００１１】・・・（Ｂ）で示した６ビットが圧縮されたデ−タである。・・・すなわち、圧縮方法を識別するコ−ドにより、
ａ＝０，ｂ＝０時、圧縮されたデ−タを上位６ビットに挿入し、下位部分（Ｃ）に、サインビットを挿入する。
【００１２】ａ＝０，ｂ＝１時、圧縮されたデ−タを２ビット下位方向にシフト後、（Ｃ）にサインビットを挿入する。
【００１３】ａ＝１，ｂ＝０時、圧縮されたデ−タを４ビット下位方向にシフト後、（Ｃ）にサインビットを挿入する。
【００１４】ａ＝１，ｂ＝１時、圧縮されたデ−タを６ビット下位方向にシフト後、（Ｃ）にサインビットを挿入する。
【００１５】図３の（２）（３）（４）（５）のデ−タが伸長された１６ビットのＰＣＭデ−タ１０として出力される。」と記載されている。
　これらの記載によれば、引用刊行物２に記載された「記録再生装置」は、「６ビットの（Ｂ）部を（Ａ）部に応じてシフトし、１６ビットのＰＣＭデータ１０を出力するデータ伸張回路９」を備えている。
　
（２−５）
　（２−１）〜（２−４）によれば、引用刊行物２には以下の引用発明２が記載されている。
「８ビットの圧縮データを１６ビットのＰＣＭデータにデータ伸張する記録再生装置であって、
８ビットの圧縮データから、２ビットの（Ａ）部、６ビットの（Ｂ）部を分離するデータ分離回路７と、６ビットの（Ｂ）部を（Ａ）部に応じてシフトし、１６ビットのＰＣＭデータ１０を出力するデータ伸張回路９を備えた記録再生装置。」
　
５　対比・判断
（１）引用発明２の「記録再生装置」は、本願発明の「電子回路」に相当し、以下同様に、「シフト」は「ビットシフト」に相当する。
　
（２）引用発明２の「記録再生装置」において、「データ分離回路７」には８ビットの圧縮データが入力され、「データ伸張回路９」は８ビットの圧縮データの一部である（Ｂ）部にシフト処理を行い、１６ビットのＰＣＭデータ１０を出力するものであるから、引用発明２の「記録再生装置」における「データ分離回路７とデータ伸張回路９」は、８ビットの圧縮データの一部である（Ｂ）部をシフトし、１６ビットのＰＣＭデータ１０にデータを拡張するものといえる。
　したがって、引用発明２の「データ分離回路７とデータ伸張回路９」は、本願発明の「ビット拡張回路」に相当し、引用発明２の「８ビットの圧縮データ」は、本願発明の「ｊビットのデジタルデータ」のｊ＝８の場合に相当し、引用発明２の「１６ビットのＰＣＭデータ１０」は、本願発明の「ｋビットのデジタルデータ」のｋ＝１６の場合に相当する。そして、１６＞８であり、引用発明２の「１６ビットのＰＣＭデータ１０」と「８ビットの圧縮データ」との関係は、本願発明の「前記ｋビットのデジタルデータは、前記ｊビットのデジタルデータより大きい拡張デジタルデータ」である関係のｊ＝８、ｋ＝１６の場合に相当することは明らかである。
　
（３）引用発明２の「データ分離回路７とデータ伸張回路９」は、８ビットの圧縮データから、２ビットの（Ａ）部、６ビットの（Ｂ）部に分離し、６ビットの（Ｂ）部のみをシフトするものである。よって、引用発明２の「６ビットの（Ｂ）部」は、本願発明の「一部分のビット」に相当する。また、（２）の相当関係によれば、引用発明２の「８ビットの圧縮データ」は、本願発明の「ｊビットのデジタルデータ」のｊ＝８の場合に相当するから、引用発明２の「８ビットの圧縮データから、２ビットの（Ａ）部、６ビットの（Ｂ）部に分離し、６ビットの（Ｂ）部のみをシフトさせる」ことは、本願発明の「８ビットのデジタルデータのうちの一部分のビットのみを抽出し、抽出した当該一部分のビットをビットシフトさせる」ことに相当する。
　
（４）したがって、本願発明と引用発明２の両者は、
「８ビットのデジタルデータをビットシフトし、所定の演算処理を施すことで１６ビットのデジタルデータに変換するビット拡張回路を備え、
　前記１６ビットのデジタルデータは、前記８ビットのデジタルデータより大きい拡張デジタルデータであり、
　前記ビット拡張回路は、前記８ビットのデジタルデータのうちの一部分のビットのみを抽出し、抽出した当該一部分のビットをビットシフトさせる電子回路。」である点で一致する。
　
　よって、本願発明と引用発明２とは、両者間に相違点がなく、両者は同一である。
　
　また、本願発明は、引用発明２に基いて当業者が容易に発明をすることができるものともいえる。
　
６．むすび
　したがって、本願発明は、引用刊行物２に記載された発明であるから、特許法第２９条第１項第３号の規定により特許を受けることができない。
　また、本願発明は、引用発明２に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　以上のとおりであるから、他の請求項に係る発明について審理するまでもなく、本願は拒絶すべきものである。
　
　よって、結論のとおり審決する。