【事件の表示】
　平成１１年特許願第２４２９６６号「センスアンプ」拒絶査定不服審判事件〔平成１３年　３月３０日出願公開、特開２００１−　８４７６７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１１年８月３０日の出願であって、平成１４年９月３日付けの拒絶の理由の通知に対して、その指定された期間内である、平成１５年３月６日付けで意見書を提出したが、平成１６年２月２０日付けで拒絶の査定を受けたものであり、この査定を不服として、平成１６年５月１７日付けで審判請求がなされたものである。
　
第２．本願発明について
１．本願発明
　本願の請求項１に係る発明（以下、同項記載の発明を「本願発明」という。）は、特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
　
【請求項１】一対の信号線間の電位差を検出し増幅するためのセンスアンプであって、
　前記一対の信号線間に、第１のプルダウン回路とプルアップ回路と第２のプルダウン回路とが順に配置された構成を有し、
　前記プルアップ回路は、フリップフロップを構成する一対のＰ型ＦＥＴを含み、該一対のＰ型ＦＥＴのソースがともに第１の定電圧源に直接接続されている、センスアンプ。
　
２．刊行物の記載
（１）刊行物１記載発明
　原査定の拒絶の理由に引用された特開昭６３−３７８９０号公報（以下、「刊行物１」という。）には、ＭＯＳメモリ装置に関して、図面と共に以下の記載がある。
　
（ａ）公報第２頁右上欄第１３行〜同欄第１６行
　この時プリチャージ信号φｐｃによりトランジスタＱ９、Ｑ１０、Ｑ１１がオンされ、ビット線対１、１’、７、７’の電位は定電圧Ｖｍｔ（通常は（ｌ／　２）Ｖｃｃ）にプリチャージされている。
　
（ｂ）公報第３頁左上欄第１７行〜第３頁左下欄第２行
〔実施例〕
　以下、この発明の一実施例を図について説明する。第１図は本発明の一実施例によるＭＯＳメモリ装置を示し、図において、８、８’、１０、１０’はビット線、／ビット線（第１、第２の分割ビット線対）、１５、１５’は第３、第４のワード線、１４はコラムデコーダ、９、９’はＩ／Ｏ線、／Ｉ／Ｏ線である。
　第２図は、第１図のセンスアンプを構成した場合のＭＯＳダイナミックＲＡＭのブロック図を示したものである。シエアドセンスアンプの構成は、ビット線、／ビット線がそれぞれ８、８’と１０と１０’に分割されている。またそれぞれのビット線はトランジスタＱ３３、Ｑ３４、Ｑ２３、Ｑ２４により構成されるｎ−ｃｈセンスアンプ１１及び１３（第１及び第２のフリップフロップ）に直接接続されている。またビット線、／ビット線を分割するのはトランジスタＱ２６、Ｑ２７、Ｑ３１、Ｑ３２により構成される転送ゲート２０ａ、２０ｂである。
　各々のビット線、／ビット線を分割している転送ゲート２０ａ、２０ｂの間（１２に相当）には、トランジスタＱ２９、Ｑ３０により構成されるｐ−ｃｈセンスアンプ（第３のフリップフロップ）１２ａが１個あり、かつトランジスタＱ９、Ｑ１０、Ｑ１１により構成された、ビット線、／ビット線をプリチャージするプリチャージ回路１２ｂが存在する。
　
（ｃ）公報第３頁右下欄第１０行〜第４頁左上欄第３行
　ｔ＝ｔ４でφＳＡＮＥが高レベルになりｎ−ｃｈセンスアンプ１１が活性化し、またほぼ同時に／φＳＡＰが低レベルになりｐ−ｃｈセンスアンプ１２ａも活性化し、ビット線、／ビット線８、８’上にメモリセルのデータが０Ｖ及び（Ｖｃｃ−Ｖｔｈ）Ｖに増巾される。次いでｔ＝ｔ５でφＧＩが高レベルになり増巾されデータがトランジスタＱ２６、Ｑ２７を介してビット線、／ビット線１０、１０’上に転送される。ｔ＝ｔ６においてＮ−ｃｈセンスアンプ１３がφＳＡＮＩにより活性化され、ビット線、／ビット線１０、１０’上にも０Ｖ（Ｖｃｃ−Ｖｔｈ）Ｖに、データが増巾される。次いでｔ＝ｔ７でΦＹが高レベルになりＩ／Ｏ、／Ｉ／Ｏ線９、９’にデータが転送される。
　
（ｄ）第１図には、
　ｎ−ｃｈセンスアンプ１１を構成しているトランジスタＱ３３、Ｑ３４のそれぞれ一方の電極は共通に接続され、その接続点は、ＶｓｓにトランジスタＱ３５を介して接続され、ｎ−ｃｈセンスアンプ１３を構成しているトランジスタＱ２３、Ｑ２４のそれぞれ一方の電極は共通に接続され、その接続点は、ＶｓｓにトランジスタＱ２５を介して接続され、ｐ−ｃｈセンスアンプ１２ａを構成しているトランジスタＱ２９、Ｑ３０のそれぞれ一方の電極は共通に接続され、その接続点は、ＶｃｃにトランジスタＱ２８を介して接続され、
　ｎ−ｃｈセンスアンプ１１とｐ−ｃｈセンスアンプ１２ａとｎ−ｃｈセンスアンプ１３とが順に配置されることが示されている。
　
　以上の記載から、刊行物１には、次の発明（以下、「刊行物１記載発明」という。）が記載されている。
　
　ビット線、／ビット線の電位は定電圧Ｖｍｔ（通常は（ｌ／　２）Ｖｃｃ）にプリチャージされ、ビット線、／ビット線が、それぞれ第１、第２の分割ビット線対８、８’と１０、１０’に分割されており、またそれぞれのビット線、／ビット線はトランジスタＱ３３、Ｑ３４、Ｑ２３、Ｑ２４により構成されるｎ−ｃｈセンスアンプ１１及び１３（第１及び第２のフリップフロップ）に直接接続され、ビット線、／ビット線を分割するのはトランジスタＱ２６、Ｑ２７、Ｑ３１、Ｑ３２により構成される転送ゲート２０ａ、２０ｂであり、
　ｎ−ｃｈセンスアンプ１１を構成するトランジスタＱ３３、Ｑ３４のそれぞれ一方の電極は共通に接続され、その接続点は、ＶｓｓにトランジスタＱ３５を介して接続され、ｎ−ｃｈセンスアンプ１３を構成するトランジスタＱ２３、Ｑ２４のそれぞれ一方の電極は共通に接続され、その接続点は、ＶｓｓにトランジスタＱ２５を介して接続され、
　各々のビット線、／ビット線を分割している転送ゲート２０ａ、２０ｂの間には、トランジスタＱ２９、Ｑ３０により構成されるｐ−ｃｈセンスアンプ（第３のフリップフロップ）１２ａが１個あり、該トランジスタＱ２９、Ｑ３０のそれぞれ一方の電極は共通に接続され、その接続点は、ＶｃｃにトランジスタＱ２８を介して接続され、
　ｎ−ｃｈセンスアンプ１１とｐ−ｃｈセンスアンプ１２ａとｎ−ｃｈセンスアンプ１３とが順に配置されるシエアドセンスアンプにおいて、
　ほぼ同時にｎ−ｃｈセンスアンプ１１とｐ−ｃｈセンスアンプ１２ａが活性化し、ビット線８、／ビット線８’上にメモリセルのデータが０Ｖ及び（Ｖｃｃ−Ｖｔｈ）Ｖに増巾され、次いでＮ−ｃｈセンスアンプ１３が活性化され、ビット線、／ビット線１０、１０’上にも０Ｖ（Ｖｃｃ−Ｖｔｈ）Ｖにデータが増巾されるシエアドセンスアンプ。
　
（２）刊行物２の記載
　原査定の拒絶の理由に引用された特開平８−２４９８８５号公報には、ダイナミック型半導体記憶装置に関して、図６と共に以下の記載がある。
　
【００４６】第１のセンスアンプ駆動線／ＳＡＮは、第１のスイッチ素子（ＳＥＮ１０，…，ＳＥＮ１（ｋ−１））を介してＶｓｓと接続され、イコライズのためのスイッチ素子（ＥＱＬ０　，…，ＥＱＬｋ−１）を介してＶｃｃと接続され、さらに第２のスイッチ素子（ＳＥＮ００，…，ＳＥＮ０（ｋ−１））を介してＶｓｓとＶｃｃプリチャージの間の電位Ｖｍ２の大きな容量Ｃ２を持つ電源に接続されている。第２のセンスアンプ駆動線ＳＡＰは直接Ｖｃｃに接続されているが、スイッチ素子を介してＶｃｃに接続してもよい。
【００４７】本実施例は、Ｖｃｃプリチャージ方式であり、その中間電源Ｖｍは（１／２）Ｖｃｃが望ましい。Ｖｃｃプリチャージ後ワード線を選択してセンスする時、／ＳＡＮとＶｍをショートし、（１／２）Ｖｃｃ近くまで下げ、次にＶｓｓと／ＳＡＮをショートし、Ｖｓｓにする。イコライズ時は／ＳＡＮとＶｍをショートし、（１／２）Ｖｃｃまで上げ／ＳＡＮとＶｃｃをショートして、Ｖｃｃまで上げる。
　
３．対比
　本願発明と刊行物１記載発明とを対比すると、刊行物１記載発明の「ビット線、／ビット線」は、本願発明の「一対の信号線」に相当する。
　また、刊行物１記載発明の「シエアドセンスアンプ」において、ビット線８、／ビット線８’上にメモリセルのデータが０Ｖ及び（Ｖｃｃ−Ｖｔｈ）Ｖに増巾され、次いでＮ−ｃｈセンスアンプ１３が活性化され、ビット線、／ビット線１０、１０’上にも０Ｖ（Ｖｃｃ−Ｖｔｈ）Ｖにデータが増巾されるから、刊行物１記載発明の「シエアドセンスアンプ」は、本願発明の「一対の信号線間の電位差を検出し増幅するためのセンスアンプ」に相当する。
　また、刊行物１記載発明において、ｎ−ｃｈセンスアンプ１１を構成するトランジスタＱ３３、Ｑ３４のそれぞれ一方の電極は共通に接続され、その接続点は、ＶｓｓにトランジスタＱ３５を介して接続され、ｎ−ｃｈセンスアンプ１３を構成するトランジスタＱ２３、Ｑ２４のそれぞれ一方の電極は共通に接続され、その接続点は、ＶｓｓにトランジスタＱ２５を介して接続されことによって、刊行物１記載発明の「ｎ−ｃｈセンスアンプ１１及び１３」は、ビット線の電位をＶｓｓに低下させるプルダウン回路として機能していることは明らかであるので、本願発明の「第１のプルダウン回路」及び「第２のプルダウン回路」に相当する。
　また、刊行物１記載発明において、トランジスタＱ２９、Ｑ３０により構成されるｐ−ｃｈセンスアンプ（第３のフリップフロップ）１２ａが１個あり、該トランジスタＱ２９、Ｑ３０のそれぞれ一方の電極は共通に接続され、その接続点は、ＶｃｃにトランジスタＱ２８を介して接続されることによって、刊行物１記載発明の「ｐ−ｃｈセンスアンプ（第３のフリップフロップ）１２ａ」は、ビット線の電位をＶｃｃに上昇させるプルアップ回路として機能していることは明らかであるので、本願発明の「プルアップ回路」に相当する。
　また、刊行物１記載発明の「ｐ−ｃｈセンスアンプ１２ａ」を構成する「トランジスタＱ２９、Ｑ３０」が「Ｐ型ＦＥＴ」であることは当然である。
　また、刊行物１の摘記事項（ａ）に「定電圧Ｖｍｔ（通常は（ｌ／　２）Ｖｃｃ）」と記載されているように、通常「Ｖｃｃ」が「定電圧源」を意味することは技術常識である。
　したがって、両者の一致点、相違点は、以下のとおりである。
　
［一致点］
　「一対の信号線間の電位差を検出し増幅するためのセンスアンプであって、
　前記一対の信号線間に、第１のプルダウン回路とプルアップ回路と第２のプルダウン回路とが順に配置された構成を有し、
　前記プルアップ回路は、フリップフロップを構成する一対のＰ型ＦＥＴを含み、該一対のＰ型ＦＥＴの一方の電極がともに第１の定電圧源に接続されている、センスアンプ。」である点。
　
［相違点］　
　本願発明では、一対のＰ型ＦＥＴのソースがともに第１の定電圧源に直接接続されているのに対して、刊行物１記載発明では、一対のＰ型ＦＥＴの一方の電極がともに定電圧源にトランジスタＱ２８を介して接続されており、定電圧源に接続される一方の電極がソースであることが明らかでなく、その接続が直接接続でない点。
　
４．判断
　刊行物２や特開平９−１９１０８６号公報（図１、図３（Ａ）、（Ｂ）、段落【００２７】の「図３は、図１のセンスアンプＳＡ２として用いることができる、他の構成例を示したものである。図３（Ａ）に示すように、センスアンプＳＡ２を、１対のＰチャンネルＭＯＳトランジスタ３１、３２で構成し、そのゲート・ドレイン間を互いに交差接続した構成とすることによって、高速動作を行わせることができる。」、段落【００２８】の「図３（Ｂ）に示すように、センスアンプＳＡ２を、トランジスタ３１、３２のソース側にラッチトランジスタ３４を設けた構成とし…（中略）…消費電流を押さえながら、カラム線以降データ線の動作を高速に実現できる。」参照）等により、フリップフロップを構成する一対のＰ型ＦＥＴを含むセンスアンプにおいて、一対のＰ型ＦＥＴの一方の電極がともに電圧源にトランジスタを介して接続されるようにして消費電流を押さえる代わりに、トランジスタを介さずに直接接続されるようにして高速動作を行わせることは周知である。
　したがって、刊行物１記載発明において、一対のＰ型ＦＥＴの一方の電極がともに第１の定電圧源にトランジスタＱ２８を介して接続される代わりに、上記周知技術の直接接続を用いて高速動作を行わせることは、当業者が適宜なし得る設計事項にすぎない。
　また、特開平５−１２８８５９号公報（図７、段落【０００７】の「Ｐ型センスアンプ３は交差結合されたｐチャネルＭＯＳトランジスタＱ３およびＱ４を含む。トランジスタＱ３はそのソースが信号線５１に接続され、そのゲートがビット線ＢＬに接続され、そのドレインがビット線／ＢＬに接続される。トランジスタＱ４はそのソースが信号線５１に接続され、そのゲートがビット線／ＢＬに接続され、そのドレインがビット線ＢＬに接続される。」、段落【０００９】の「Ｐ型センスアンプ３を駆動するためのセンスアンプ駆動信号は、相補センスアンプ活性化信号／Ｓ０に応答して信号線５１を電源電位Ｖｃｃへ接続するｐチャネルＭＯＳトランジスタＱ６からなるＰ型センスアンプ活性化回路５により発生される。」参照）、特開平９−６９３００号公報（図１１、段落【０１３０】の「センスアンプ４００は、ＮチャネルＭＯＳトランジスタＮｉ１、Ｎｉ２およびＰチャネルＭＯＳトランジスタＰｉ１、Ｐｉ２を含む。ＮチャネルＭＯＳトランジスタＮｉ１およびＮｉ２のソースは、Ｎ型センスアンプ活性化信号φＮによって導通状態とされるＮ型センスアンプ駆動トランジスタ４０２および４１４を介して接地配線ＧＮＤと接続している。ＰチャネルＭＯＳトランジスタＰ１１およびＰ１２のソースは、Ｐ型センスアンプ活性化信号φＰによって導通状態とされるＰ型センスアンプ駆動トランジスタ４０６および４１０を介して電源電位Ｖｃｃを供給する電源配線ＰＶ０と接続している。」参照）等にも示されているように、通常、フリップフロップを構成する一対のＰ型ＦＥＴを含むセンスアンプにおいて、一対のＰ型ＦＥＴのソースがともに電圧源に接続されていることは技術常識であるから、刊行物１記載発明の「一対のＰ型ＦＥＴの一方の電極」を「ソース」とすることにも進歩性は認められない。
　なお、請求人は、審判請求書において、「「Ｖｄ／２」プリチャージ方式の利点を損なうことなく、高速増幅と高速再書き込みを可能にし、ＤＲＡＭのサイクルタイムの高速化を図ることができる」という本願発明の効果を主張している。
　しかし、本願明細書の段落【０００２】に「従来のＤＲＡＭのセンスアンプは、高密度化、雑音耐性、低電力特性から、共有ＣＭＯＳセンスアンプによる折り返しビットラインからなる、いわゆる”Ｖｄ／２”（Ｖｄは電源電圧）プリチャージ方式が主流である。」と記載されているように、「Ｖｄ／２」プリチャージ方式とは、共有ＣＭＯＳセンスアンプによる折り返しビットラインからなるものであるが、刊行物１記載発明も、ビット線、／ビット線の電位は定電圧Ｖｍｔ（通常は（ｌ／　２）Ｖｃｃ）にプリチャージされるシエアドセンスアンプであり、本願発明も刊行物１記載発明も、「Ｖｄ／２」プリチャージ方式に関するものであることは明らかである。
　また、すでに述べたように、トランジスタを介して電圧源に接続されるようにして消費電流を押さえる代わりに、トランジスタを介さずに直接接続されるようにして高速動作を行わせることは周知であるから、請求人が主張する高速化の効果も、上記周知技術から当業者が予測できる程度のものにすぎない。　
　
第３．むすび
　以上のとおり、本願発明は、刊行物１記載発明並びに上記各周知技術及び技術常識に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。