【事件の表示】
　特願２００２−３３５６６５「乗算剰余演算方法および乗算剰余演算装置」拒絶査定不服審判事件〔平成１６年　６月１７日出願公開、特開２００４−１７０６４２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１４年１１月１９日の出願であって、平成１９年３月１９日付けで拒絶理由が通知され、同年５月２２日付けで意見書が提出されると共に手続補正がなされたが、同年６月１２日付けで拒絶査定された。これに対し、同年７月１３日に審判請求がなされると共に同日付けで手続補正がなされ、平成２０年３月１８日に審査官より前置報告がなされ、平成２１年５月１９日付けで当審より審尋がなされ、同年７月２３日付けで回答書が提出されたものである。
　
第２．平成１９年７月１３日付けの手続補正の補正却下の決定
［結論］
　平成１９年７月１３日付けの手続補正を却下する。
　
［理由］
１．本件補正
　平成１９年７月１３日付けの手続補正（以下、「本件補正」という。）は、請求項１に係る発明を
「奇数の法Ｎ，入力値Ａ，入力値Ｂ，および，前記法Ｎと互いに素な基数Ｒ（但し，Ｒ＝２ｎ，ｎは整数）に対して乗算剰余；
　Ａ×Ｂ×Ｒ−１　ｍｏｄ　Ｎ
を求める演算方法であって，
　入力部により、Ｎ，Ａ，Ｂ，および，ＡとＮとの加算値ＡＮ＝Ａ＋Ｎを入力する段階と，
　記憶部により、演算の中間結果Ｔを記憶する段階と，
　選択部により、前記入力値Ａの最下位ビットａ０、前記入力値Ｂのビットｂ、及び前記中間結果Ｔの最下位ビットｔ０の所定の組合せに応じて、０，Ａ，Ｎ，ＡＮのうちのいずれかを選択する段階と，
　演算部により、前記中間結果Ｔと前記選択結果Ｘとを加算シフトした値（Ｔ＋Ｘ）／２を演算する段階と，
　制御部により、前記演算を繰り返し制御する段階と，
を含み、
　前記選択する段階では、前記選択部により下表が参照され、
　
　前記入力値Ａの最下位ビットａ０、前記入力値Ｂのビットｂ、及び前記中間結果Ｔの最下位ビットｔ０の組合せに応じて、次のように、前記選択結果Ｘが
（ａ０，ｂ，ｔ０）＝（０，０，０）の場合、前記選択結果Ｘ＝０；
（ａ０，ｂ，ｔ０）＝（０，０，１）の場合、前記選択結果Ｘ＝０；
（ａ０，ｂ，ｔ０）＝（０，１，０）の場合、前記選択結果Ｘ＝Ｎ；
（ａ０，ｂ，ｔ０）＝（０，１，１）の場合、前記選択結果Ｘ＝Ｎ；
（ａ０，ｂ，ｔ０）＝（１，０，０）の場合、前記選択結果Ｘ＝Ａ；
（ａ０，ｂ，ｔ０）＝（１，０，１）の場合、前記選択結果Ｘ＝ＡＮ；
（ａ０，ｂ，ｔ０）＝（１，１，０）の場合、前記選択結果Ｘ＝ＡＮ；
（ａ０，ｂ，ｔ０）＝（１，１，１）の場合、前記選択結果Ｘ＝Ａ；
と選択されることを特徴とする、乗算剰余演算方法。」
とすることを含むものと認められる。
　
２．補正の内容及び補正の適否
（１）補正の内容及び目的について
　本件補正後の請求項１は、本件補正前の請求項１に、請求項３に記載された事項を付け加えた上で、さらに
「選択部により下表が参照され
」
という事項を追加したものと認められる。
　当該「選択部により下表が参照され」という事項は、本願の明細書又は図面における「表」に関する記載である、本願の明細書の【００１８】段落の「ここで，選択部１０２の処理selectは，ｂｉ，ｔ０，ａ０の状態に応じて，表１のように０，Ａ，Ｎ，ＡＮのいずれかを選択する。」、同【００３３】段落の「表２に示すような選択を行う。」、及び、同【００５７】段落の「このとき，拡張選択部６０２は，通常の表１もしくは表２に従った選択ではなく，表３に従った選択を行う。」という記載を参酌して用語の意義を検討すると、”選択部が下表のように選択する”こと、あるいは”選択部が表に従った選択をする”ことを意味するものと解され、当該事項は、選択部における選択を概念的により下位のものにするものといえるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に規定される特許請求の範囲の減縮を目的とするものと認められる。
　
（２）独立特許要件について
　そこで、本件補正後の請求項１に係る発明が、同法第１７条の２第５項において準用する同法第１２６条第５項に規定される要件である、特許出願の際に独立して特許を受けることができるものであることを満たすものであるかを次に検討する。
　
(ｉ）本件補正後発明について
　本件補正後の請求項１の記載は、「第２．平成１９年７月１３日付けの手続補正の補正却下の決定」の項中の「１．本件補正」の項中に記載した通りであるが、当該請求項１の記載には、「（ｂ，ｔ０，ａ０）」と記載すべきところを「（ａ０，ｂ，ｔ０）」と記載した明らかな誤記があるから、本件補正後の請求項１に係る発明（以下、「補正後発明」という。）を、当該誤記を訂正した次のとおりのものと認める。
　
　奇数の法Ｎ，入力値Ａ，入力値Ｂ，および，前記法Ｎと互いに素な基数Ｒ（但し，Ｒ＝２ｎ，ｎは整数）に対して乗算剰余；
　Ａ×Ｂ×Ｒ−１　ｍｏｄ　Ｎ
を求める演算方法であって，
　入力部により、Ｎ，Ａ，Ｂ，および，ＡとＮとの加算値ＡＮ＝Ａ＋Ｎを入力する段階と，
　記憶部により、演算の中間結果Ｔを記憶する段階と，
　選択部により、前記入力値Ａの最下位ビットａ０、前記入力値Ｂのビットｂ、及び前記中間結果Ｔの最下位ビットｔ０の所定の組合せに応じて、０，Ａ，Ｎ，ＡＮのうちのいずれかを選択する段階と，
　演算部により、前記中間結果Ｔと前記選択結果Ｘとを加算シフトした値（Ｔ＋Ｘ）／２を演算する段階と，
　制御部により、前記演算を繰り返し制御する段階と，
を含み、
　前記選択する段階では、前記選択部により下表が参照され、
　
　前記入力値Ａの最下位ビットａ０、前記入力値Ｂのビットｂ、及び前記中間結果Ｔの最下位ビットｔ０の組合せに応じて、次のように、前記選択結果Ｘが
（ｂ，ｔ０，ａ０）＝（０，０，０）の場合、前記選択結果Ｘ＝０；
（ｂ，ｔ０，ａ０）＝（０，０，１）の場合、前記選択結果Ｘ＝０；
（ｂ，ｔ０，ａ０）＝（０，１，０）の場合、前記選択結果Ｘ＝Ｎ；
（ｂ，ｔ０，ａ０）＝（０，１，１）の場合、前記選択結果Ｘ＝Ｎ；
（ｂ，ｔ０，ａ０）＝（１，０，０）の場合、前記選択結果Ｘ＝Ａ；
（ｂ，ｔ０，ａ０）＝（１，０，１）の場合、前記選択結果Ｘ＝ＡＮ；
（ｂ，ｔ０，ａ０）＝（１，１，０）の場合、前記選択結果Ｘ＝ＡＮ；
（ｂ，ｔ０，ａ０）＝（１，１，１）の場合、前記選択結果Ｘ＝Ａ；
と選択されることを特徴とする、乗算剰余演算方法。
　
（ｉｉ）引用先願発明
　原査定の拒絶の理由に引用された、本願の出願日前の他の国際特許出願であって、本願の出願後に１９７０年６月１９日にワシントンで作成された特許協力条約第２１条に規定する国際公開がされた出願である、特願２００３−５０７６８８号（国際出願日、２００２年４月２２日、国際公開日、２００３年１月３日、国際公開番号、ＷＯ２００３／００１３６２、特表２００４−５３４２６６号公報、以下、「先願」という。）の、特許法第１８４条の４第１項の国際出願日における国際出願の明細書又は図面（以下、「先願明細書等」という。）には、以下の事項が記載されている。
（当審注：先願明細書等の記載箇所は国際公開、ＷＯ２００３／００１３６２に従い、日本語訳は特表２００４−５３４２６６号公報の記載を参酌して当審で訳出した。）
　
（ア）「
CLAIMS
1.A method for carrying out modular arithmetic computations involving multiplication operations by utilizing a non-reduced and extended Montgomery multiplication between a first A and a second B integer values, in which the number of iterations required is greater than the number of bits n of an odd modulo value N, comprising: 
 a) providing an accumulating device (S) capable of storing n+2 bit values, of adding n+2-bit values (X) to it content (S+X→S), and of dividing its content by 2 (S/2→S);
 b) whenever desired, setting the content of said device to a zero value (0→S) and performing in said device at least s(n+1) iterations, while in each iteration choosing one bit, in sequence, from the value of said first integer value A (AI; 0=I=s-1), starting from its least significant bit (A0):
  b.1) adding to the content of said device S the product of the selected bit AI and said second integer value B (S+AI*B→S);
  b.2) adding to the resulting content of said device the product of its current least significant bit S0 and N(S+S0*N→S);
  b.3) dividing the resulting content of said device by 2 (S/2→S);and 
  b.4) obtaining a non-reduced and extended Montgomery multiplication: result by repeating steps b.1) to b.3) s-1 additional times while in each time using the previous result (S). 
2. a method according to claim 1, wherein the Montgomery multiplication result is obtained by unifying steps b.1) to b.3) into a single step, by: 
 a) providing a first storing device (R2) for storing the modulo value N; 
 b) providing a second storing device (R0) for storing the value of the second integer B; 
 c) providing a third storing device (R1) for storing the sum of the modulo N and said second integer value B;
 d) providing an arbitration circuitry having a first (In1), second (In2) and third (In3), inputs from said first (R2), second (R0) and third (R1), storage devices respectively, and having an additional zero input (In0), said arbitration device receives a first (C1) and a second (C0) control inputs, and is capable of selecting one of its other inputs as it output, according to the following steps: 
  d.1) whenever its first (C1) and second (C0) control inputs are zero, selecting said additional zero input (In0); 
  d.2) whenever its first control input (C1) is one and its second control input (C0) is zero, selecting its second input (In2);
  d.3) whenever its first control input (C1) is zero and its second control input (C0) is one, selecting its first input (In1); 
  d.4) whenever its first (C1) and second (C0) control inputs are one, selecting said third input (In3); 
wherein the selected input is provided as the output of said arbitration circuitry which is attached to the input of the accumulating device. 
 e) applying the bits of the first integer value A (AI; 0=I=s), one by one, in sequence, starting from its least significant bit (A0), to said first control input (C1); and 
 f) providing circuitry for producing the state (K1) of said second control input (C0) according to the state of the selected bit of said first integr value (AI), the state of the least significant bit of said second integer value (B0)) and according to the state of the least significant bit of said accumulating device (S0). 
3. A method according to claims 2, wherein the state (KI) of the second control input (C0) is produced by performing the following steps: 
a) producing a value of one (KI=1) whenever: 
  a.1) the state of the first control input (C1) and the state of the least significant bit of the second integer value (B0) are one, and the state of the least significant bit of the accumulating device (S0) is zero; or 
  a.2) the state of said first control input (C1) and the state of the least significant bit (B0) of said second integer value B are in different state, and the state of the least significant bit (S0) of said accumulating device is one; and 
b) otherwise, producing a zero value (KI=0). 」
（当審注：=及び=は、原文中ではそれぞれ一文字の記号。以下同じ。）
（先願明細書の第５２頁第１行乃至同第５４頁第８行）
　
（日本語訳）
　
特許請求の範囲
１．必要な反復回数が奇数の法値Nのビット数ｎよりも多い、第１の整数値Ａと第２の整数値Ｂとの非縮減および拡張モンゴメリ乗算を使用して乗算演算を含む剰余算術計算を実行する方法であって、
ａ）ｎ＋２ビットの値の格納、ｎ＋２ビットの値Ｘの内容への加算（Ｓ＋Ｘ→Ｓ）、及び内容を２で割ること（Ｓ／２→Ｓ）が可能な累算装置（Ｓ）を設けるステップと、
ｂ）所望の場合には、前記装置の内容を０値に設定（”０”→Ｓ）し、前記装置において少なくともｓ（＞ｎ＋１）回の反復を行い、その最下位ビット（Ａ０）から開始して各反復において前記第１の整数値Ａ（ＡＩ；０＝＜Ｉ＝＜ｓ−１）から順次１ビットを選択するステップを含み、
ステップｂ）が
　ｂ．１）前記装置Ｓの内容に選択された前記ビットＡＩと前記第２の整数値Ｂとの積を加算する（Ｓ＋ＡＩ＊Ｂ→Ｓ）ステップと、
　ｂ．２）前記装置の前記結果の内容に、その時点での最下位ビットＳ０とＮとの積を
加算する（Ｓ＋Ｓ０＊Ｎ→Ｓ）ステップと、
　ｂ．３）前記装置の前記結果の内容を２で割る（Ｓ／２→Ｓ）ステップと、
　ｂ．４）反復のたびにその前の結果（Ｓ）を使用してステップｂ．１）乃至ステップｂ．３）をさらにｓ−１回反復することによって非縮減および拡張モンゴメリ乗算の結果を得るステップ
とを含む方法。
　
２．請求項１の方法において、ステップｂ．１）乃至ｂ．３）を単一のステップに統合することによりモンゴメリ乗算の結果を得る方法であって、
ａ）法Ｎを格納する第１の記憶装置（Ｒ２）を設け、
ｂ）第２の整数値Ｂを格納する第２の記憶装置（Ｒ０）を設け、
ｃ）法Ｎと前記第２の整数値Ｂとの和を格納する第３の記憶装置（Ｒ１）を設け、
ｄ）前記第１（Ｒ２）、第２（Ｒ０）、及び第３（Ｒ１）の記憶装置からそれぞれ入力される第１（Ｉｎ１）、第２（Ｉｎ２）及び第３（Ｉｎ３）と、追加の０入力（Ｉｎ０）とを有し、第１（Ｃ１）及び第２（Ｃ０）の制御入力を受け取る選択装置であって、
　ｄ．１）その第１（Ｃ１）および第２（Ｃ０）の制御入力が０の場合に、前記追加の０入力（Ｉｎ０）を選択するステップと、
　ｄ．２）その第１の制御入力（Ｃ１）が１で、その第２の制御入力（Ｃ０）が０の場合に、その第２の入力（Ｉｎ２）を選択するステップと、
　ｄ．３）その第１の制御入力（Ｃ１）が０で、その第２の制御入力（Ｃ０）が１の場合に、その第１の入力（Ｉｎ１）を選択するステップと、
　ｄ．４）その第１の制御入力（Ｃ１）と第２の制御入力（Ｃ０）とが１の場合に、前記第３の入力（Ｉｎ３）を選択するステップとに従って、他の入力の１つをその出力として選択することができ、
選択された前記入力が、前記累算装置の入力に接続された選択装置の選択回路出力として供給される選択回路を設け、
ｅ）前記第１の整数値Ａ（ＡＩ；０＝＜Ｉ＝＜ｓ）を、その最下位ビット（Ａ０）から開始して順次に１ビットずつ、前記第１の制御入力（Ｃ１）に適用し、
ｆ）前記第１の整数値Ａの選択されたビット（ＡＩ）の状態と、前記第２の整数値の最下位ビット（Ｂ０）の状態と、前記累算装置の最下位ビット（Ｓ０）の状態とに応じて前記第２の制御入力（Ｃ０）の状態（ＫＩ）を生成する回路を設けることによって、ステップｂ．１）乃至ステップｂ．３）を単一のステップに統合することにより前記モンゴメリ乗算の結果が得られる、請求項１に記載の方法。
３．前記第２の制御入力（Ｃ０）の状態（ＫＩ）が、
ａ）
　ａ．１）前記第１の制御入力（Ｃ１）の状態と前記第２の整数値の最下位ビット（Ｂ０）の状態が１であって前記累算装置の最下位ビット（Ｓ０）の状態がゼロである場合か、
　ａ．２）前記第１の制御入力（Ｃ１）の状態と前記第２の整数値の最下位ビット（Ｂ０）の状態とが異なる状態であり、前記累算装置の最下位ビット（Ｓ０）の状態が１である場合に、値１（ＫＩ＝「１」）を生成するステップと、
ｂ）それ以外の場合にゼロ値（ＫＩ＝「０」）を生成するステップとを行うことによって、前記第２の制御入力（Ｃ０）の状態（ＫＩ）が生成される、請求項２に記載の方法。
　
（イ）「For example,・・・（中略）・・・The case m=1 is illustrated in FIG. 1 for carrying out multiplication and summation operations of four integers, A, B, C, and D. The apparatus depicted in FIG. 1 utilizes three registers R0, R1, and R2, a 1:4 multiplexer (MUX), and a Carry Save Adder (CSA), to carry out the calculation of A*B+C*D+G The registers R0 and R2, are n-bits each, while register R1 is of n+1 bits. Each of the registers, R0, R1, and R2, is connected to one of the MUX's inputs, In2, In3, and In1, respectively, while the MUX's input In0 is constantly fed by a 0 value (an n-bit value). 
　
The multiplexer MUX has two control inputs, C0 and C1, such that for each state of the control inputs, C0 and C1, a corresponding input is selected, and output on the MUX's output (out). The calculation of A*B+C*D+G is carried out by loading registers R0, R1, R2, and the CSA with the values of D, B+D, B, and G, respectively, and serially feeding the data bits of A and C (AI and CI (I=0,1,2, . . . ,n-1)), through the MUX's control inputs, C0 and C1 respectively. 」
（先願明細書の第９頁下から１０行乃至同第１０頁第１０行）
　
（日本語訳）
　たとえば、・・・（中略）・・・ｍ＝１で、４個の整数Ａ、Ｂ、Ｃ、及びＤの乗算並びに合計演算を行う場合を図１に示す。図１に示す装置は、３個のレジスタＲ０、Ｒ１、及びＲ２と、１：４マルチプレクサ（ＭＵＸ）と、桁上げ保存加算器（ＣＳＡ）とを使用して、Ａ＊Ｂ＋Ｃ＊Ｄ＋Ｇの計算を行う。レジスタＲ０及びＲ２はそれぞれｎビットで、レジスタＲ１はｎ＋１ビットである。各レジスタＲ０、Ｒ１、及びＲ２は、ＭＵＸの入力Ｉｎ２、Ｉん３、及びＩｎ１のうちの１つにそれぞれ接続され、ＭＵＸの入力Ｉｎ０には常に「０」値（ｎビット値）が供給される。
　
マルチプレクサＭＵＸは２つの制御入力Ｃ０及びＣ１を有し、制御入力の各状態について対応する入力が選択され、ＭＵＸの出力（ｏｕｔ）で出力される。Ａ＊Ｂ＋Ｃ＊Ｄ＋Ｇの計算は、レジスタＲ０、Ｒ１、Ｒ２及びＣＳＡに値Ｄ、Ｂ＋Ｄ、Ｂ、及びＧをそれぞれロードし、ＭＵＸの制御入力Ｃ０及びＣ１を介してそれぞれＡ及びＣのデータ・ビット（ＡＩ及びＣＩ（Ｉ＝０，１，２，．．．，ｎ−１））を順次供給することによって行われる。
　
（ウ）「
Detailed Discription of Preferred Embodiments
The present invention refers to a method and apparatus for carrying out modular arithmetic operations, which is fast and efficient in terms of hardware means. At the core of the preferred embodiment of the invention is the computation of the modular multiplication of two integers A and B modulo N (hereinafter A・.B mod N), based on a modified (extended) Montgomery method. 
　
A modified (extended) Montgomery multiplication--definition:
（先願明細書の第３０頁第５行乃至同第２２行）
　
（日本語訳）
発明を実施するための最良の形態
本発明は、ハードウェア手段によって高速かつ効率的な剰余演算を行う方法及び装置に関する。本発明の好ましい実施形態の核心は、修正（拡張）されたモンゴメリ法に基づく、２つの整数ＡとＢの法Ｎ（以下、A・.B mod N）の乗算剰余の計算である。
　
修正（拡張）モンゴメリ乗算の定義
　
（エ）「The special case where A, BN and s=n is the classical Montgomery multiplication which is used in most applications where the final reduction step is ignored. According to the method of the invention this process is performed without performing reduction (step 1.4), and in a preferred embodiment of the invention, s=n+2 is utilized, wherein for inputs bounded by 2*N, the result obtained is also bounded by 2N, although it is sufficient to require that B2*N and that A is not of more that n+1 bits. 」
（先願明細書の第３１頁第１２行乃至同第１８行）
　
（日本語訳）
Ａ，Ｂ＜Ｎでかつｓ＝ｎの特別の場合は、最後の縮減ステップが無視された、多くの用途で使用されている典型的なモンゴメリ乗算である。本発明の方法によると、このプロセスは縮減（ステップ　１．４）を行わずに行い、本発明の好ましい実施の形態では、ｓ＝ｎ＋２を使用し、入力は２＊Ｎによって制限され、得られる結果も２Ｎによって制限されるが、Ｂ＜２＊ＮかつＡがｎ＋１ビットを超えないことを条件とすれば十分である。
　
（オ）「The NRMM(s) performed according to the method of the invention consists of s=n+2 iterations, in which a value is added to an accumulated result. The value that is added to the accumulated result, in each iteration, is chosen such that the temporary cumulative addition result of step 3.2 is an even number. Therefore, the LSB bit of the temporary value of the cumulative result is always zero, and it can be divided by 2 (step 3.3) by means of one right shift. 」
（先願明細書の第３２頁下から６行乃至同下から１行）
　
（日本語訳）
本発明の方法により行われるＮＲＭＭ（ｓ）は、累積結果に値が加算されるｓ＝ｎ＋２回の反復から成る。各反復で累積結果に加算される値は、ステップ３．２の暫定累積加算結果が偶数になるように選定する。したがって、累積結果の暫定値のＬＳＢビットは常にゼロであり、１回の右シフトによって２で割り切ることができる。
　
（カ）「FIG. 4 depicts an apparatus, according to a preferred embodiment of the invention, for carrying out arithmetic operations based on the extended non-reduced Montgomery modular multiplication. The apparatus, also termed Public Key Interface (PKI) herein, is based on 6 registers (each of n+2 bits), R0, R1, R2, R3, R4, R5 and a Carry Save Adder (of n+2 bits), CSA, with some control (not shown). The PKI apparatus is capable of performing various arithmetic and modular arithmetic operations, as will explained hereinbelow. 」
（先願明細書の第３８頁第１３行乃至同第１９行）
　
（日本語訳）
図４に、拡張非縮減モンゴメリ剰余乗算に基づく算術演算を実行するための本発明の好ましい実施形態に基づく装置を示す。この装置は、以降ではＰＫＩとも呼ばれるが、（それぞれがｎ＋２ビットの）６個のレジスタＲ０、Ｒ１、Ｒ２、Ｒ３、Ｒ４、Ｒ５と、（ｎ＋２ビットの）桁上げ保存加算器ＣＳＡとに基づき、何らかの制御（図示されない）を備える。このＰＫＩ装置は、以下で述べるように様々な算術演算と剰余算術演算を行うことができる。
　
（キ）「
Non-Reduced and Extended Montgomery Multiplication (NRMM
(s)
)
The non-reduced Montgomery multiplication implemented by the PKI apparatus, is described according to the method of the invention. The following process calculates the non-reduced result CSA=(A*B+K*N+CSA)/2s. 
　
Input: A, B, N, s (A→R3, B→R0, B + N→R1, N →R2) 
Output: NRMM.(s) (A,B) 
　
For I from 0 to s-1 do 
　　K Ｉ = LSB (CSA + R3 Ｉ* R0 0 ) 
　　CSA = ( CSA + {  0 if R3 Ｉ= 0 K Ｉ = 0
                    R0 if R3 Ｉ= 1 K Ｉ = 0
                    R2 if R3 Ｉ= 0 K Ｉ = 1
                    R1 if R3 Ｉ= 1 K Ｉ = 1) / 2 
End for 
Return CSA 」
　
（日本語訳）
非縮減および拡張モンゴメリ乗算（ＮＲＭＭ
（ｓ）
）
本発明の方法により、ＰＫＩ装置によって実施される非縮減モンゴメリ乗算について説明する。以下のプロセスでは、縮減されていない結果ＣＳＡ＝（Ａ＊Ｂ＋Ｋ＊Ｎ＋ＣＳＡ）／２ｓを計算する。（後略）
　
（ク）「A sequence of Montgomery squaring and multiplication are performed in the loop, in the above process. The operation of the PKI apparatus utilizing process 2 is further illustrated in FIG. 7A, in a form of a flowchart. 
（中略）
It should be understood that the process illustrated in FIG. 7A is carried out utilizing an external control (not shown). This control may be performed by software utilizing a processor/controller, or by the addition of dedicated hardware. 」
（先願明細書の第４５頁下から６行乃至同第４６頁第１９行）
　
（日本語訳）
上記のプロセスでは、モンゴメリ自乗と乗算のシーケンスはループによって実行される。プロセス２を使用したＰＫＩ装置の動作の詳細をフローチャートの形で図７Ａに示す。
（中略）
図７Ａに示すプロセスは、外部制御（図示せず）を使用して行われることを理解されたい。この制御は、プロセッサ／コントローラを使用してソフトウェアによって、または専用ハードウェアを付加することによって行うことができる。
　
（ケ）Ｆｉｇ．１
　Ｃ０、Ｃ１、Ｉｎ３、Ｉｎ２、Ｉｎ１、Ｉｎ１にそれぞれ値が入力され、ＣＳＡに対して出力を行うＭＵＸが図示されている。
　
（コ）Ｆｉｇ．４
　Ｃ０、Ｃ１、Ｉｎ３、Ｉｎ２、Ｉｎ１、Ｉｎ１にそれぞれ値が入力され、ＣＳＡに対して出力を行うＭＵＸが図示されている。
　
（ａ）上記（ア）の「A method for carrying out modular arithmetic computations involving multiplication operations by utilizing a non-reduced and extended Montgomery multiplication between a first A and a second B integer values, in which the number of iterations required is greater than the number of bits n of an odd modulo value N」との記載、並びに、上記（ウ）の非縮減および拡張モンゴメリ乗算の式、及び、上記（エ）の記載を併せると、先願明細書等には、
　モンゴメリ乗算として知られる、奇数の法Ｎ、第１の整数Ａ、第２の整数Ｂ、整数ｓに対して
　Ａ＊Ｂ＊２−ｓｍｏｄＮ
を求める演算方法
が記載されたものと認められる。
　
（ｂ）上記（ア）の「a) providing an accumulating device (S) capable of storing n+2 bit values, of adding n+2-bit values (X) to it content (S+X→S), and of dividing its content by 2 (S/2→S)」との記載から、累算装置（accumulating device）は、ｎ＋２ビットの値を内容(content)Ｓとして記憶するものであることが読み取れると共に、上記（ア）の「ｂ．１）」乃至「ｂ．３）」の記載、及び、「ｂ．４）」の「the previous result (S)」との記載からみて、内容Ｓとは演算の中間結果であることも読み取れるから、先願明細書等に記載された演算方法は
　累算装置により、演算の中間結果である内容Ｓを記憶する段階
を有するものであると認められる。
　
（ｃ）上記（ア）の「ｄ）」、「ｄ．１）」、「ｄ．２）」、「ｄ．３）」及び「ｄ．４）」の記載を併せると、先願明細書等には、選択装置（arbitration device）によって、制御入力Ｃ１及びＣ０の値に応じて、０、Ｂ、Ｎ、Ｂ＋Ｎのいずれかを選択する段階を有することが読み取れると共に、上記（ア）の「ｅ）」の記載から、制御入力Ｃ１は第１の整数Ａの選択されたビットＡＩであり、また、上記（ア）の「ｆ）」の記載から、制御入力Ｃ０は当該ＡＩと、第２の整数Ｂの最下位ビットＢ０と、累算装置の最下位ビットＳ０に応じて値が決まることが読み取れ、累算装置の最下位ビットとは、内容Ｓの最下位ビットを意味することは明らかであるから、先願明細書等に記載された演算方法は、
　選択装置により、第２の整数Ｂの最下位ビットＢ０、第１の整数Ａの選択されたビットＡＩ、及び演算の中間結果である内容Ｓの最下位ビットＳ０の値に応じて、０、Ｂ、Ｎ、Ｂ＋Ｎのうちのいずれかを選択する段階
を有するものであると認められる。
　
（ｄ）上記（ア）の「2. a method according to claim 1, wherein the Montgomery multiplication result is obtained by unifying steps b.1) to b.3) into a single step, by・・・（中略）・・・wherein the selected input is provided as the output of said arbitration circuitry which is attached to the input of the accumulating device」との記載、及び上記（ア）の「ａ）」の記載並びに上記（キ）に記載されたＦｏｒ以降の処理を併せると、先願明細書等に記載された演算方法は、
累算装置により、演算の中間結果である内容Ｓと選択装置によって選択された出力とを加算し、その上で２で割る演算を行う段階を含むと解され、また、上記（オ）の記載から、２で割る演算は１回の右シフトで実行されることも読み取れるから、先願明細書等に記載された演算方法は、
　累算装置により、演算の中間結果である内容Ｓと選択装置によって選択された出力とを加算し、１回の右シフトを行うことにより２で割る演算を行う段階
を有するものであると認められる。
　
（ｅ）上記（ア）の「ｂ．４）」の反復に関する記載、及び上記（キ）の記載からみて、先願明細書等に記載の演算方法は、演算を繰り返し行うものであると解されると共に、上記（カ）に、装置が何らかの制御(control)を備えることが記載され、上記（ク）に、演算の繰り返しを意味する”ループ”を有する処理の制御がコントローラ等で行われることが記載されているように、演算の繰り返しはコントローラ等の制御器により制御されるものであることは自明であるから、先願明細書等に記載された演算方法は、
　制御器により、演算を繰り返し制御する段階
を有するものであると認められる。
　
（ｆ）上記（イ）の記載及び上記（ケ）の記載を併せると、先願には、制御入力Ｃ０及び制御入力Ｃ１に応じて、入力Ｉｎ３、Ｉｎ２，Ｉｎ１及びＩｎ０の選択を行うマルチプレクサＭＵＸが読み取れ、上記（カ）及び上記（コ）の記載から、先願発明の選択装置も、当該マルチプレクサＭＵＸによって実現されていることが読み取れる。
　そして、上記（ア）の「ａ．１）」、「ａ．２）」の記載と、上記（ア）の「ｄ）」、「ｄ．１）」、「ｄ．２）」、「ｄ．３）」、「ｄ．４）」、「ｅ）」及び「ｆ）」の記載とを併せると、先願発明の、選択装置により、第２の整数Ｂの最下位ビットＢ０、第１の整数Ａの選択されたビットＡＩ、及び演算の中間結果である内容Ｓの最下位ビットＳ０の値に応じて、０、Ｂ、Ｎ、Ｂ＋Ｎのうちのいずれかを選択する段階とは、選択装置によって、第２の整数Ｂの最下位ビットＢ０、第１の整数Ａの選択されたビットＡＩ、及び演算の中間結果である内容Ｓの最下位ビットＳ０の値に応じて次のように選択されるものであると解される。
（ＡＩ，Ｓ０，Ｂ０）＝（０，０，０）の場合、０
（ＡＩ，Ｓ０，Ｂ０）＝（０，０，１）の場合、０
（ＡＩ，Ｓ０，Ｂ０）＝（０，１，０）の場合、Ｎ
（ＡＩ，Ｓ０，Ｂ０）＝（０，１，１）の場合、Ｎ
（ＡＩ，Ｓ０，Ｂ０）＝（１，０，０）の場合、Ｂ
（ＡＩ，Ｓ０，Ｂ０）＝（１，０，１）の場合、Ｂ＋Ｎ
（ＡＩ，Ｓ０，Ｂ０）＝（１，１，０）の場合、Ｂ＋Ｎ
（ＡＩ，Ｓ０，Ｂ０）＝（１，１，１）の場合、Ｂ
　
　以上のことから、先願明細書等には、以下の発明（以下、「先願発明」という。）が記載されている。
　モンゴメリ乗算として知られる、奇数の法Ｎ、第１の整数Ａ、第２の整数Ｂ、整数ｓに対して
　Ａ＊Ｂ＊２−ｓｍｏｄＮ
を求める演算方法であって、
　累算装置により、演算の中間結果である内容Ｓを記憶する段階と、
　選択装置により、前記第２の整数Ｂの最下位ビットＢ０、前記第１の整数Ａの選択されたビットＡＩ、及び演算の中間結果である内容Ｓの最下位ビットＳ０の値に応じて、０、Ｂ、Ｎ、Ｂ＋Ｎのうちのいずれかを選択する段階と、
　累算装置により、演算の中間結果である内容Ｓと選択装置によって選択された出力とを加算し、１回の右シフトを行うことにより２で割る演算を行う段階と、
　制御器により、演算を繰り返し制御する段階と
を含み、
　前記選択する段階は、マルチプレクサＭＵＸによって実現される選択装置により、第２の整数Ｂの最下位ビットＢ０、第１の整数Ａの選択されたビットＡＩ、及び演算の中間結果である内容Ｓの最下位ビットＳ０の値に応じて、次のように選択するものである
（ＡＩ，Ｓ０，Ｂ０）＝（０，０，０）の場合、０
（ＡＩ，Ｓ０，Ｂ０）＝（０，０，１）の場合、０
（ＡＩ，Ｓ０，Ｂ０）＝（０，１，０）の場合、Ｎ
（ＡＩ，Ｓ０，Ｂ０）＝（０，１，１）の場合、Ｎ
（ＡＩ，Ｓ０，Ｂ０）＝（１，０，０）の場合、Ｂ
（ＡＩ，Ｓ０，Ｂ０）＝（１，０，１）の場合、Ｂ＋Ｎ
（ＡＩ，Ｓ０，Ｂ０）＝（１，１，０）の場合、Ｂ＋Ｎ
（ＡＩ，Ｓ０，Ｂ０）＝（１，１，１）の場合、Ｂ
、演算方法。
　
（ｉｉｉ）対比及び判断
　本願補正後発明と、先願発明とを対比する。
　先願発明の「モンゴメリ演算」、「奇数の法Ｎ」、「第１の整数Ａ」、「第２の整数Ｂ」、記号「＊」、「演算の中間結果である内容Ｓ」、「選択装置」、「第２の整数Ｂの最下位ビットＢ０」、「第１の整数Ａの選択されたビットＡＩ」、「演算の中間結果である内容Ｓの最下位ビットＳ０」、「Ｂ＋Ｎ」、「選択装置によって選択された出力」、「累算装置」、「制御器」は、各々本願補正後発明の「乗算剰余」、「奇数の法Ｎ」、「入力値Ｂ」、「入力値Ａ」、記号「×」、「演算の中間結果Ｔ」、「選択部」、「入力値Ａの最下位ビットａ０」、「入力値Ｂのビットｂ」、「中間結果Ｔの最下位ビットｔ０」、「ＡＮ」、「選択結果Ｘ」、「演算部」、「制御部」に相当する。
　先願発明における「２−Ｓ」は、（２Ｓ）-1と数学的に等しいこと、及び、約数として２の累乗しか持たない２ｓと、２を約数に持たない奇数の法Ｎとの最大公約数は１であるために”互いに素”であることから、先願発明における「２−Ｓ」は、法Ｎと互いに素な基数Ｒ（ただし、Ｒ＝２ｓ、ｓは整数）を（−１）乗したもの、と表現することができるものであり、先願発明の「ｓ」は、本願補正後発明の「ｎ」に相当するものである。
　以上のことから、
　先願発明の
「モンゴメリ乗算として知られる、奇数の法Ｎ、第１の整数Ａ、第２の整数Ｂ、整数ｓに対して
　Ａ＊Ｂ＊２−ｓｍｏｄＮ
を求める演算方法」と、本願補正後発明における
「奇数の法Ｎ，入力値Ａ，入力値Ｂ，および，前記法Ｎと互いに素な基数Ｒ（但し，Ｒ＝２ｎ，ｎは整数）に対して乗算剰余；
　Ａ×Ｂ×Ｒ−１　ｍｏｄ　Ｎ
を求める演算方法」
とは同じものである。
　
　先願発明には、本願補正後発明の「入力部により、Ｎ，Ａ，Ｂ，および，ＡとＮとの加算値ＡＮ＝Ａ＋Ｎを入力する段階」に相当する段階の明示はないものの、演算を実行する装置に対して、演算に用いる数値を入力部により入力する段階を演算方法の最初に設けることは当然に行われる事項であるから、先願発明においても、演算に用いる数値であるＮ，Ｂ，Ａ，および，ＢとＮとの加算値Ｂ＋Ｎを入力部により入力する段階が最初に設けられていることは自明である。
　
　先願発明の「累算装置により、演算の中間結果である内容Ｓを記憶する」とは、累算装置が、演算の中間結果である内容Ｓを記憶する記憶部としても機能することを意味するものであることから、先願発明の「累算装置により、演算の中間結果である内容Ｓを記憶する段階」は、本願補正後発明における「記憶部により、演算の中間結果Ｔを記憶する段階」と実質的に同じものといえる。
　
　先願発明の「選択装置により、前記第２の整数Ｂの最下位ビットＢ０、前記第１の整数Ａの選択されたビットＡＩ、及び演算の中間結果である内容Ｓの最下位ビットＳ０の値に応じて、０、Ｂ、Ｎ、Ｂ＋Ｎのうちのいずれかを選択する段階」において、「前記第２の整数Ｂの最下位ビットＢ０、前記第１の整数Ａの選択されたビットＡＩ、及び演算の中間結果である内容Ｓの最下位ビットＳ０の値に応じて・・選択する」とは、第２の整数Ｂの最下位ビットＢ０、第１の整数Ａの選択されたビットＡＩ、及び演算の中間結果である内容Ｓの最下位ビットＳ０の組合せに応じて選択することを意味するから、当該段階と本願補正後発明の「選択部により、前記入力値Ａの最下位ビットａ０、前記入力値Ｂのビットｂ、及び前記中間結果Ｔの最下位ビットｔ０の所定の組合せに応じて、０，Ａ，Ｎ，ＡＮのうちのいずれかを選択する段階」とは、同じものといえる。
　
　先願発明の「演算の中間結果である内容Ｓと選択装置によって選択された出力とを加算し、１回の右シフトを行うことにより２で割る演算を行う」とは、内容Ｓと選択された出力（Ｘ）とを加算シフトした値（Ｓ＋Ｘ）／２を演算することに他ならないから、先願発明の「累算装置により、演算の中間結果である内容Ｓと選択装置によって選択された出力とを加算し、１回の右シフトを行うことにより２で割る演算を行う段階」と、本願補正後発明の「演算部により、前記中間結果Ｔと前記選択結果Ｘとを加算シフトした値（Ｔ＋Ｘ）／２を演算する段階」とは、同じものである。
　
　先願発明の「制御器により、演算を繰り返し制御する段階」と、本願補正後発明の「制御部により、前記演算を繰り返し制御する段階」とは、同じものである。
　
　本願補正後発明の「選択部により下表が参照されて・・・と選択される」との記載は、上記「（１）補正の内容及び目的について」の項中で検討した通り、本願の明細書及び図面の記載からみて、”選択部が表のように選択する”こと、あるいは”選択部が表に従って選択する”ことを意味すると解される。
　そして、先願発明に記載された「選択装置」は、「マルチプレクサ」によって実現されるものであるところ、「マルチプレクサ」の例として、本願の出願前に頒布された刊行物である実願昭５８−１３１９０９号（実開昭６０−３８８１４号）の願書に最初に添付された明細書及び図面を撮影したマイクロフィルムにおける明細書第８頁の第９行乃至同第１２行には「該マックススイッチ１３ａとエコノミースイッチ１３ｂとの開閉に応じて下表のように動作するマルチプレクサ２３が切換回路１６に設けられており」と記載され、また、本願の出願前に頒布された刊行物である特開平１１−１０３５８６号公報の【００２８】段落及び【００２９】段落に、選択するためのマルチプレクサー部の選択処理が「下表に従って」行われることが記載されているとおり、「マルチプレクサ」において「表のように」あるいは「表に従って」選択動作が行われることは周知のことであるから、先願発明の「選択装置」も、下表を参照して選択を行うものといえ、当該下表の内容は、選択部に対する入力である、第２の整数Ｂの最下位ビットＢ０、第１の整数Ａの選択されたビットＡＩ、及び演算の中間結果である内容Ｓの最下位ビットＳ０の値と、選択される出力とが対応したものとなることは当然である。
　
　よって、先願発明の「前記選択する段階は、マルチプレクサＭＵＸによって実現される選択装置により、第２の整数Ｂの最下位ビットＢ０、第１の整数Ａの選択されたビットＡＩ、及び演算の中間結果である内容Ｓの最下位ビットＳ０の値に応じて、次のように選択するものである
（ＡＩ，Ｓ０，Ｂ０）＝（０，０，０）の場合、０
（ＡＩ，Ｓ０，Ｂ０）＝（０，０，１）の場合、０
（ＡＩ，Ｓ０，Ｂ０）＝（０，１，０）の場合、Ｎ
（ＡＩ，Ｓ０，Ｂ０）＝（０，１，１）の場合、Ｎ
（ＡＩ，Ｓ０，Ｂ０）＝（１，０，０）の場合、Ｂ
（ＡＩ，Ｓ０，Ｂ０）＝（１，０，１）の場合、Ｂ＋Ｎ
（ＡＩ，Ｓ０，Ｂ０）＝（１，１，０）の場合、Ｂ＋Ｎ
（ＡＩ，Ｓ０，Ｂ０）＝（１，１，１）の場合、Ｂ
」と、本願補正後発明の
「前記選択する段階では、前記選択部により下表が参照され、
　前記入力値Ａの最下位ビットａ０、前記入力値Ｂのビットｂ、及び前記中間結果Ｔの最下位ビットｔ０の組合せに応じて、次のように、前記選択結果Ｘが
（ｂ，ｔ０，ａ０）＝（０，０，０）の場合、前記選択結果Ｘ＝０；
（ｂ，ｔ０，ａ０）＝（０，０，１）の場合、前記選択結果Ｘ＝０；
（ｂ，ｔ０，ａ０）＝（０，１，０）の場合、前記選択結果Ｘ＝Ｎ；
（ｂ，ｔ０，ａ０）＝（０，１，１）の場合、前記選択結果Ｘ＝Ｎ；
（ｂ，ｔ０，ａ０）＝（１，０，０）の場合、前記選択結果Ｘ＝Ａ；
（ｂ，ｔ０，ａ０）＝（１，０，１）の場合、前記選択結果Ｘ＝ＡＮ；
（ｂ，ｔ０，ａ０）＝（１，１，０）の場合、前記選択結果Ｘ＝ＡＮ；
（ｂ，ｔ０，ａ０）＝（１，１，１）の場合、前記選択結果Ｘ＝Ａ；
と選択される」とは、同じものといえる。
　
　そして、先願発明の「演算方法」は、乗算剰余の演算に係る方法であるから、本願補正後発明の「乗算剰余演算方法」に相当する。
　
　以上のことから、本願補正後発明と先願発明とは、
　奇数の法Ｎ，入力値Ａ，入力値Ｂ，および，前記法Ｎと互いに素な基数Ｒ（但し，Ｒ＝２ｎ，ｎは整数）に対して乗算剰余；
　Ａ×Ｂ×Ｒ−１　ｍｏｄ　Ｎ
を求める演算方法であって，
　入力部により、Ｎ，Ａ，Ｂ，および，ＡとＮとの加算値ＡＮ＝Ａ＋Ｎを入力する段階と，
　記憶部により、演算の中間結果Ｔを記憶する段階と，
　選択部により、前記入力値Ａの最下位ビットａ０、前記入力値Ｂのビットｂ、及び前記中間結果Ｔの最下位ビットｔ０の所定の組合せに応じて、０，Ａ，Ｎ，ＡＮのうちのいずれかを選択する段階と，
　演算部により、前記中間結果Ｔと前記選択結果Ｘとを加算シフトした値（Ｔ＋Ｘ）／２を演算する段階と，
　制御部により、前記演算を繰り返し制御する段階と，
を含み、
　前記選択する段階では、前記選択部により下表が参照され、
　
　前記入力値Ａの最下位ビットａ０、前記入力値Ｂのビットｂ、及び前記中間結果Ｔの最下位ビットｔ０の組合せに応じて、次のように、前記選択結果Ｘが
（ｂ，ｔ０，ａ０）＝（０，０，０）の場合、前記選択結果Ｘ＝０；
（ｂ，ｔ０，ａ０）＝（０，０，１）の場合、前記選択結果Ｘ＝０；
（ｂ，ｔ０，ａ０）＝（０，１，０）の場合、前記選択結果Ｘ＝Ｎ；
（ｂ，ｔ０，ａ０）＝（０，１，１）の場合、前記選択結果Ｘ＝Ｎ；
（ｂ，ｔ０，ａ０）＝（１，０，０）の場合、前記選択結果Ｘ＝Ａ；
（ｂ，ｔ０，ａ０）＝（１，０，１）の場合、前記選択結果Ｘ＝ＡＮ；
（ｂ，ｔ０，ａ０）＝（１，１，０）の場合、前記選択結果Ｘ＝ＡＮ；
（ｂ，ｔ０，ａ０）＝（１，１，１）の場合、前記選択結果Ｘ＝Ａ；
と選択されることを特徴とする、乗算剰余演算方法。
である点で一致し、格別の相違点はない。
　
　よって、本願補正後発明は、先願発明と実質的に同一のものである。
　
　そして、本願補正後発明の発明者と先願発明の発明者とは同一ではなく、本願の特許出願の時に本願の出願人と先願の出願人とは同一ではない。
　
(ｉｖ）独立特許要件についてのむすび
　よって、本願補正後発明は、本願の出願の日前の他の国際特許出願であって、本願の出願後に１９７０年６月１９日にワシントンで作成された特許協力条約第２１条に規定する国際公開がされた出願である、特願２００３−５０７６８８号の特許法第１８４条の４第１項の国際出願日における国際出願の明細書又は図面に記載された発明と同一であり、しかも、本願補正後発明の発明者と前記国際出願の明細書又は図面に記載された発明の発明者とは同一でなく、また、本願の特許出願の時に、本願の出願人と前記他の国際特許出願の出願人とは同一でないから、特許法第２９条の２の規定により特許出願の際独立して特許を受けることができないものである。
　
３．補正却下のむすび
　以上のとおりであるから、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
第３．本願発明
　平成１９年７月１３日付け手続補正は上記のとおり補正却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１９年５月２２日付け手続補正により補正された特許請求の範囲の請求項１に記載されたとおりの次のものと認める。
　
「奇数の法Ｎ，入力値Ａ，入力値Ｂ，および，前記法Ｎと互いに素な基数Ｒ（但し，Ｒ＝２ｎ，ｎは整数）に対して乗算剰余；
　Ａ×Ｂ×Ｒ−１　ｍｏｄ　Ｎ
を求める演算方法であって，
　入力部により、Ｎ，Ａ，Ｂ，および，ＡとＮとの加算値ＡＮ＝Ａ＋Ｎを入力する段階と，
　記憶部により、演算の中間結果Ｔを記憶する段階と，
　選択部により、前記入力値Ａの最下位ビットａ０、前記入力値Ｂのビットｂ、及び前記中間結果Ｔの最下位ビットｔ０の所定の組合せに応じて、０，Ａ，Ｎ，ＡＮのうちのいずれかを選択する段階と，
　演算部により、前記中間結果Ｔと前記選択結果Ｘとを加算シフトした値（Ｔ＋Ｘ）／２を演算する段階と，
　制御部により、前記演算を繰り返し制御する段階と，
を含むことを特徴とする，乗算剰余演算方法。」
　
第４．引用先願発明
　先願発明については、「第２．平成１９年７月１３日付けの手続補正の補正却下の決定」の項中の「２．補正の適否」の項中の「（２）独立特許要件について」の項中の「（ｉｉ）引用先願発明」の項中で認定した通りである。
　
第５．対比及び判断
　本願発明は、本願補正後発明から、
「前記選択する段階では、前記選択部により下表が参照され、
　
　前記入力値Ａの最下位ビットａ０、前記入力値Ｂのビットｂ、及び前記中間結果Ｔの最下位ビットｔ０の組合せに応じて、次のように、前記選択結果Ｘが
（ｂ，ｔ０，ａ０）＝（０，０，０）の場合、前記選択結果Ｘ＝０；
（ｂ，ｔ０，ａ０）＝（０，０，１）の場合、前記選択結果Ｘ＝０；
（ｂ，ｔ０，ａ０）＝（０，１，０）の場合、前記選択結果Ｘ＝Ｎ；
（ｂ，ｔ０，ａ０）＝（０，１，１）の場合、前記選択結果Ｘ＝Ｎ；
（ｂ，ｔ０，ａ０）＝（１，０，０）の場合、前記選択結果Ｘ＝Ａ；
（ｂ，ｔ０，ａ０）＝（１，０，１）の場合、前記選択結果Ｘ＝ＡＮ；
（ｂ，ｔ０，ａ０）＝（１，１，０）の場合、前記選択結果Ｘ＝ＡＮ；
（ｂ，ｔ０，ａ０）＝（１，１，１）の場合、前記選択結果Ｘ＝Ａ；
と選択される」
という構成を省いたものであり、本願補正後発明の上位概念に当たる発明である。
　そして、「第２．平成１９年７月１３日付けの手続補正の補正却下の決定」の項中の「２．補正の適否」の項中の「（２）独立特許要件について」の項中の「（ｉｉｉ）対比及び判断」の通り、本願補正後発明は先願発明と同一であるから、本願補正後発明の上位概念に当たる本願発明も、先願発明と同一といえる。
　さらに、本願発明の発明者と先願発明の発明者とは同一ではなく、本願の特許出願の時に本願の出願人と先願の出願人とは同一ではない。
　
第６．むすび
　以上の通りであるから、本願の請求項１に係る発明は、本願の出願の日前の他の国際特許出願であって、本願の出願後に１９７０年６月１９日にワシントンで作成された特許協力条約第２１条に規定する国際公開がされた出願である、特願２００３−５０７６８８号の特許法第１８４条の４第１項の国際出願日における国際出願の明細書又は図面に記載された発明と同一であり、しかも、本願の請求項１に係る発明の発明者と前記国際出願の明細書又は図面に記載された発明の発明者とは同一でなく、また、本願の特許出願の時に、本願の出願人と前記他の国際特許出願の出願人とは同一でないから、特許法第２９条の２の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。