【事件の表示】
　平成１０年特許願第１９８５９０号「メモリデバイス」拒絶査定不服審判事件〔平成１２年　１月２８日出願公開、特開２０００−　３０４５６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は，平成１０年７月１４日の出願であって，平成１８年７月３日付けで手続補正がなされ，平成１９年１月５日付けで拒絶査定がなされ，これに対して同年２月１５日に拒絶査定に対する審判請求がなされるとともに，同年３月１９日付けで手続補正がなされ，その後当審によって，平成２１年１月１４日付けで審尋がなされ，同年３月１９日に回答書が提出されたものである。
　
第２．平成１９年３月１９日付けの手続補正についての却下の決定
　［結論］
　平成１９年３月１９日付けの手続補正を却下する。
　
　［理由］
１．補正の内容
　平成１９年３月１９日付けの手続補正（以下，「本件補正」という。）は，補正前の特許請求の範囲の請求項１〜７を，補正後の特許請求の範囲の請求項１〜７とするものであって，補正前後の請求項１〜７は以下のとおりである。
　（補正前）
　「【請求項１】
　供給されるクロックに同期して内部の回路が動作するメモリデバイスにおいて，
　データを記憶するメモリセル領域と，
　前記クロックに同期して供給される信号を入力する入力バッファと，
　リード状態において，リードコマンドによりアドレスが取り込まれたあとキャスレイテンシに対応する遅延時間後から，前記クロックに同期して前記メモリ領域からの読み出しデータを連続して出力するデータ出力回路と，
　前記リード状態にかかわらず前記クロックを前記入力バッファに供給し，前記リード状態において，前記キャスレイテンシに対応する遅延時間後から，前記クロックを前記データ出力回路に供給するクロック供給回路とを有することを特徴とするメモリデバイス。
　【請求項２】
　請求項１において，
　前記クロック供給回路は，前記リード状態にかかわらず，前記クロックを読み出し内部回路に供給し，当該読み出し内部回路は，前記クロックに同期して前記メモリセル領域内のデータを読み出すことを特徴とするメモリデバイス。
　【請求項３】
　請求項１において，
　前記クロック供給回路は，前記設定されたキャスレイテンシに対応する遅延時間よりも前の所定期間においても，前記データ出力回路へ前記クロックを供給することを特徴とするメモリデバイス。
　【請求項４】
　供給されるクロックに同期して内部の回路が動作するメモリデバイスにおいて，
　データを記憶するメモリセル領域と，
　リード状態において，リードコマンドによりアドレスが取り込まれたあとキャスレイテンシに対応する時間後からバーストレングスに対応する時間までの期間に前記クロックに同期して前記メモリ領域からの読み出しデータを連続して出力するデータ出力回路と，
　前記リード状態において，前記キャスレイテンシに対応する時間後からバーストレングスに対応する時間までの期間に前記クロックを前記データ出力回路に供給し，当該期間以外では前記クロックの前記データ出力回路への供給を停止するクロック供給回路とを有することを特徴とするメモリデバイス。
　【請求項５】
　供給されるクロックに同期して内部の回路が動作するメモリデバイスにおいて，
　データを記憶するメモリセル領域と，
　前記クロックに同期して供給される信号を入力する入力バッファと，
　リード状態において，リードコマンドによりアドレスが取り込まれたあとキャスレイテンシに対応する時間後からバーストレングスに対応する時間までの期間に前記クロックに同期して前記メモリ領域からの読み出しデータを連続して出力するデータ出力回路と，
　前記リード状態にかかわらず前記クロックを前記入力バッファに供給し，前記リード状態において，前記キャスレイテンシに対応する時間後からバーストレングスに対応する時間までの期間に前記クロックを前記データ出力回路に供給するクロック供給回路とを有することを特徴とするメモリデバイス。
　【請求項６】
　請求項５において，
　前記クロック供給回路は，前記リード状態にかかわらず，前記クロックを読み出し内部回路に供給し，当該読み出し内部回路は，前記クロックに同期して前記メモリセル領域内のデータを読み出すことを特徴とするメモリデバイス。
　【請求項７】
　請求項５において，
　前記クロック供給回路は，前記設定されたキャスレイテンシに対応する遅延時間よりも前の所定期間においても，前記データ出力回路へ前記クロックを供給することを特徴とするメモリデバイス。」
　
　（補正後）
　「【請求項１】
　供給されるクロックに同期して内部の回路が動作するメモリデバイスにおいて，
　データを記憶するメモリセル領域と，
　前記クロックに同期して供給される信号を入力する入力バッファと，
　リード状態において，リードコマンドによりアドレスが取り込まれたあとキャスレイテンシに対応する遅延時間後から，前記クロックに同期して前記メモリ領域からの読み出しデータを連続して出力するデータ出力回路と，
　前記メモリセル領域とデータ出力回路との間に設けられ，前記メモリセル領域からの読み出しデータを前記クロックに同期して転送するパイプラインゲートを備え，前記クロックに同期して前記メモリセル領域のデータを読み出す読み出し内部回路とを有し，
　前記データ出力回路は，前記読み出し内部回路との間に，前記読み出し内部回路が読み出したデータを前記クロックに同期して転送する出力ゲートを有し，
　更に，前記リード状態にかかわらず前記クロックを前記入力バッファに供給し，前記リード状態において，前記クロックを前記パイプラインゲートに供給し，前記キャスレイテンシに対応する遅延時間後から前記クロックを前記データ出力回路の出力ゲートに供給するクロック供給回路とを有することを特徴とするメモリデバイス。
　【請求項２】
　請求項１において，
　前記クロック供給回路は，前記リード状態にかかわらず，前記クロックを前記読み出し内部回路のパイプラインゲートに供給することを特徴とするメモリデバイス。
　【請求項３】
　請求項１において，
　前記クロック供給回路は，前記設定されたキャスレイテンシに対応する遅延時間よりも前の所定期間においても，前記データ出力回路の出力ゲートへ前記クロックを供給することを特徴とするメモリデバイス。
　【請求項４】
　供給されるクロックに同期して内部の回路が動作するメモリデバイスにおいて，
　データを記憶するメモリセル領域と，
　リード状態において，リードコマンドによりアドレスが取り込まれたあとキャスレイテンシに対応する時間後からバーストレングスに対応する時間までの期間に前記クロックに同期して前記メモリ領域からの読み出しデータを連続して出力するデータ出力回路と，
　前記メモリセル領域とデータ出力回路との間に設けられ，前記メモリセル領域からの読み出しデータを前記クロックに同期して転送するパイプラインゲートを備え，前記クロックに同期して前記メモリセル領域のデータを読み出す読み出し内部回路とを有し，
　前記データ出力回路は，前記読み出し内部回路との間に，前記読み出し内部回路が読み出したデータを前記クロックに同期して転送する出力ゲートを有し，
　更に，前記リード状態において，前記クロックを前記パイプラインゲートに供給し，前記キャスレイテンシに対応する時間後からバーストレングスに対応する時間までの期間に前記クロックを前記データ出力回路の出力ゲートに供給し，当該期間以外では前記クロックの前記データ出力回路の出力ゲートへの供給を停止するクロック供給回路とを有することを特徴とするメモリデバイス。
　【請求項５】
　供給されるクロックに同期して内部の回路が動作するメモリデバイスにおいて，
　データを記憶するメモリセル領域と，
　前記クロックに同期して供給される信号を入力する入力バッファと，
　リード状態において，リードコマンドによりアドレスが取り込まれたあとキャスレイテンシに対応する時間後からバーストレングスに対応する時間までの期間に前記クロックに同期して前記メモリ領域からの読み出しデータを連続して出力するデータ出力回路と，
　前記メモリセル領域とデータ出力回路との間に設けられ，前記メモリセル領域からの読み出しデータを前記クロックに同期して転送するパイプラインゲートを備え，前記クロックに同期して前記メモリセル領域のデータを読み出す読み出し内部回路とを有し，
　前記データ出力回路は，前記読み出し内部回路との間に，前記読み出し内部回路が読み出したデータを前記クロックに同期して転送する出力ゲートを有し，
　更に，前記リード状態にかかわらず前記クロックを前記入力バッファに供給し，前記リード状態において，前記クロックを前記パイプラインゲートに供給し，前記キャスレイテンシに対応する時間後からバーストレングスに対応する時間までの期間に前記クロックを前記データ出力回路の出力ゲートに供給するクロック供給回路とを有することを特徴とするメモリデバイス。
　【請求項６】
　請求項５において，
　前記クロック供給回路は，前記リード状態にかかわらず，前記クロックを前記読み出し内部回路のパイプラインゲートに供給することを特徴とするメモリデバイス。
　【請求項７】
　請求項５において，
　前記クロック供給回路は，前記設定されたキャスレイテンシに対応する遅延時間よりも前の所定期間においても，前記データ出力回路へ前記クロックを供給することを特徴とするメモリデバイス。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると以下のとおりである。
（１）補正事項ａ
　補正前の請求項１に「前記メモリセル領域とデータ出力回路との間に設けられ，前記メモリセル領域からの読み出しデータを前記クロックに同期して転送するパイプラインゲートを備え，前記クロックに同期して前記メモリセル領域のデータを読み出す読み出し内部回路とを有し」という構成を付加して，補正後の請求項１とすること。
　
（２）補正事項ｂ
　補正前の請求項１の「前記リード状態にかかわらず前記クロックを前記入力バッファに供給し，前記リード状態において，前記キャスレイテンシに対応する遅延時間後から，前記クロックを前記データ出力回路に供給するクロック供給回路とを有すること」を，
　補正後の請求項１の「更に，前記リード状態にかかわらず前記クロックを前記入力バッファに供給し，前記リード状態において，前記クロックを前記パイプラインゲートに供給し，前記キャスレイテンシに対応する遅延時間後から前記クロックを前記データ出力回路の出力ゲートに供給するクロック供給回路とを有すること」と補正すること。
　
（３）補正事項ｃ
　補正前の請求項２の「請求項１において，
　前記クロック供給回路は，前記リード状態にかかわらず，前記クロックを読み出し内部回路に供給し，当該読み出し内部回路は，前記クロックに同期して前記メモリセル領域内のデータを読み出すこと」を，
　補正後の請求項２の「請求項１において，
　前記クロック供給回路は，前記リード状態にかかわらず，前記クロックを前記読み出し内部回路のパイプラインゲートに供給すること」と補正すること。
　
（４）補正事項ｄ
　補正前の請求項３の「請求項１において，
　前記クロック供給回路は，前記設定されたキャスレイテンシに対応する遅延時間よりも前の所定期間においても，前記データ出力回路へ前記クロックを供給すること」を，
　補正後の請求項３の「請求項１において，
　前記クロック供給回路は，前記設定されたキャスレイテンシに対応する遅延時間よりも前の所定期間においても，前記データ出力回路の出力ゲートへ前記クロックを供給すること」と補正すること。　
　
（５）補正事項ｅ
　補正前の請求項４に「前記メモリセル領域とデータ出力回路との間に設けられ，前記メモリセル領域からの読み出しデータを前記クロックに同期して転送するパイプラインゲートを備え，前記クロックに同期して前記メモリセル領域のデータを読み出す読み出し内部回路とを有し」という構成を付加して，補正後の請求項４とすること。
　
（６）補正事項ｆ
　補正前の請求項４の「前記リード状態において，前記キャスレイテンシに対応する時間後からバーストレングスに対応する時間までの期間に前記クロックを前記データ出力回路に供給し，当該期間以外では前記クロックの前記データ出力回路への供給を停止するクロック供給回路とを有すること」を，
　補正後の請求項４の「更に，前記リード状態において，前記クロックを前記パイプラインゲートに供給し，前記キャスレイテンシに対応する時間後からバーストレングスに対応する時間までの期間に前記クロックを前記データ出力回路の出力ゲートに供給し，当該期間以外では前記クロックの前記データ出力回路の出力ゲートへの供給を停止するクロック供給回路とを有すること」と補正すること。
　
（７）補正事項ｇ
　補正前の請求項５に「前記メモリセル領域とデータ出力回路との間に設けられ，前記メモリセル領域からの読み出しデータを前記クロックに同期して転送するパイプラインゲートを備え，前記クロックに同期して前記メモリセル領域のデータを読み出す読み出し内部回路とを有し」という構成を付加して，補正後の請求項５とすること。
　
（８）補正事項ｈ
　補正前の請求項６の「請求項５において，
　前記クロック供給回路は，前記リード状態にかかわらず，前記クロックを前記読み出し内部回路のパイプラインゲートに供給すること」を，
　補正後の請求項６の「請求項５において，
　前記クロック供給回路は，前記リード状態にかかわらず，前記クロックを前記読み出し内部回路のパイプラインゲートに供給すること」と補正すること。
　
３．補正の目的の適否及び新規事項の追加の有無についての検討
（１）補正事項ａについて
　補正事項ａについての補正は，補正前の請求項１に係る発明に対して，「前記クロックに同期して前記メモリセル領域のデータを読み出す読み出し内部回路」という発明特定事項を新たに加えるものであり，補正前の請求項１に係る発明の発明特定事項について技術的な限定を付すものではないから，当該補正は，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下，単に「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。また，当該補正が特許法第１７条の２第４項のその余のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。　
　なお，当該補正が，平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下，単に「特許法第１７条の２第３項」という。）に規定する要件を満たすものであることは明らかである。
　
（２）補正事項ｂについて
　補正事項ｂについての補正は，補正前の請求項１に係る発明の発明特定事項である「クロック供給回路」について，技術的な限定を付すものであるから，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また，当該補正が，特許法第１７条の２第３項に規定する要件を満たすものであることは明らかである。
　
（３）補正事項ｃについて
　補正事項ｃについての補正は，補正前の請求項２の発明特定事項である「前記クロックを読み出し内部回路に供給し，当該読み出し内部回路」を補正後の請求項１の発明特定事項としたために，これと整合させるための補正であるから，この補正は，特許法第１７条の２第４項第３号に掲げる特許請求の範囲の誤記の訂正を目的とするものに該当する
　また，当該補正が，特許法第１７条の２第３項に規定する要件を満たすものであることは明らかである。
　
（４）補正事項ｄについて
　補正事項ｄについての補正は，補正前の請求項３に係る発明の発明特定事項である「データ出力回路」について，技術的な限定を付すものであるから，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。　
　また，当該補正が，特許法第１７条の２第３項に規定する要件を満たすものであることは明らかである。
　
（５）補正事項ｅについて
　補正事項ｅについての補正は，補正前の請求項４に係る発明に対して，「前記メモリセル領域とデータ出力回路との間に設けられ，前記メモリセル領域からの読み出しデータを前記クロックに同期して転送するパイプラインゲートを備え，前記クロックに同期して前記メモリセル領域のデータを読み出す読み出し内部回路」という発明特定事項を新たに加えるものであり，補正前の請求項４に係る発明の発明特定事項について技術的な限定を付すものではないから，当該補正は，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。また，当該補正が特許法第１７条の２第４項のその余のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。　
　なお，当該補正が，特許法第１７条の２第３項に規定する要件を満たすものであることは明らかである。
　
（６）補正事項ｆについて
　補正事項ｅについての補正は，補正前の請求項４に係る発明に対して，「パイプラインゲート」という発明特定事項を新たに加えるものであり，補正前の請求項４に係る発明の発明特定事項について技術的な限定を付すものではないから，当該補正は，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。また，当該補正が特許法第１７条の２第４項のその余のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。
　なお，当該補正が，特許法第１７条の２第３項に規定する要件を満たすものであることは明らかである。
　
（７）補正事項ｇについて
　補正事項ｇについての補正は，補正前の請求項５に係る発明に対して，「前記メモリセル領域とデータ出力回路との間に設けられ，前記メモリセル領域からの読み出しデータを前記クロックに同期して転送するパイプラインゲートを備え，前記クロックに同期して前記メモリセル領域のデータを読み出す読み出し内部回路」という発明特定事項を新たに加えるものであり，補正前の請求項５に係る発明の発明特定事項について技術的な限定を付すものではないから，当該補正は，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。また，当該補正が特許法第１７条の２第４項のその余のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。　
　なお，当該補正が，特許法第１７条の２第３項に規定する要件を満たすものであることは明らかである。
　
（８）補正の目的の適否，及び新規事項の追加の有無についてまとめ　
　以上検討したとおり，補正事項ａ，ｅ，ｆ及びｇについての補正は特許法第１７条の２第４項に規定する要件を満たしていないから，これらの補正事項ａ，ｅ，ｆ及びｇについての補正を含む本件補正は，特許法第１７条の２第４項に規定する要件を満たしていない。
　なお，本件補正は，特許法第１７条の２第３項に規定する要件を満たすものである。
　
４．独立特許要件の検討
（１）検討の前提
　以上で検討したとおり，本件補正は，特許法第１７条の２第４項の規定する要件を満たしていないが，仮に，本件補正が当該要件を満たすものとみなした場合において，本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が，特許出願の際独立して特許を受けることができるものであるか否か，すなわち，本件補正が，いわゆる独立特許要件を満たすものであるか否かにつき一応検討を進める。
　
（２）本件補正による補正後の発明　
　本願の本件補正による補正後の請求項１ないし７に係る発明は，本件補正により補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１ないし７に記載されている事項により特定されるとおりのものであり，そのうちの請求項１に係る発明（以下，「補正発明」という。）は，請求項１に記載された事項により特定される以下のとおりのものである。　
　「【請求項１】
　供給されるクロックに同期して内部の回路が動作するメモリデバイスにおいて，
　データを記憶するメモリセル領域と，
　前記クロックに同期して供給される信号を入力する入力バッファと，
　リード状態において，リードコマンドによりアドレスが取り込まれたあとキャスレイテンシに対応する遅延時間後から，前記クロックに同期して前記メモリ領域からの読み出しデータを連続して出力するデータ出力回路と，
　前記メモリセル領域とデータ出力回路との間に設けられ，前記メモリセル領域からの読み出しデータを前記クロックに同期して転送するパイプラインゲートを備え，前記クロックに同期して前記メモリセル領域のデータを読み出す読み出し内部回路とを有し，
　前記データ出力回路は，前記読み出し内部回路との間に，前記読み出し内部回路が読み出したデータを前記クロックに同期して転送する出力ゲートを有し，
　更に，前記リード状態にかかわらず前記クロックを前記入力バッファに供給し，前記リード状態において，前記クロックを前記パイプラインゲートに供給し，前記キャスレイテンシに対応する遅延時間後から前記クロックを前記データ出力回路の出力ゲートに供給するクロック供給回路とを有することを特徴とするメモリデバイス。」
　
（３）引用例に記載された発明
（３−１）引用例１．特開平８−１０２１８９号公報
（３−１−１）これに対して，本願の出願前に日本国内において頒布され，原査定の拒絶理由に引用された特開平８−１０２１８９号公報（以下，「引用例１」という。）には，図４〜６ともに，以下の事項が記載されている（なお，下線は当合議体において付加したものである。他の文献についても同様。）。
　
　「【０００３】
図４は従来の同期型半導体記憶装置の構成を示すブロック図，図５および図６は，それぞれ当該同期型半導体記憶装置のＡＣＴＩＶＥコマンド入力時およびＲＥＡＤ／ＷＲＩＴＥコマンド入力時における信号波形図である。
【０００４】図４，および図５（ａ），（ｂ），（ｃ），（ｄ），（ｅ），（ｆ），（ｇ），（ｈ）および（ｉ）において，時刻ｔ０において，端子５２にＡＣＴＩＶＥコマンド（行アドレス系動作コマンド，ＣＳバーとＲＡＳバーがＬＯＷレベル，ＣＡＳバーとＷＥバーがＨＩＧＨレベル：以下，ＣＳバー，ＲＡＳバー，ＣＡＳバーおよびＷＥバーを，それぞれＣＳＢ，ＲＡＳＢ，ＣＡＳＢおよびＷＥＢと呼ぶ）が入力されると，当該ＡＣＴＩＶＥコマンドは入力回路２１を通してデコードされ，ラッチ回路２２（Ｄ型フリップフロップ回路）に入力される。
また，時刻ｔ
０
における端子５３に対するクロック入力は，入力回路３４を通して内部クロック信号発生回路３５に入力されて，内部クロック信号発生回路３５において内部クロック信号（１）３６が生成されて出力され，ラッチ回路２，２２および３１，論理回路３７および４３，書き込み制御回路２６，読み出し制御回路２７，遅延回路３９等に送られる。
　「【０００６】
次に，データ読み出し時の動作について説明する。図４および図６（ａ），（ｂ），（ｃ），（ｄ），（ｅ），（ｆ），（ｇ），（ｈ），（ｉ）および（ｊ）において，時刻ｔ
０
において，端子５２にＲＥＡＤコマンド（読み出し動作コマンド：ＣＳＢとＣＡＳＢがＬＯＷレベル，ＲＡＳＢとＷＥＢがＨＩＧＨレベル）が入力され，端子５０にアドレスＡＤＤ（Ａ１）が入力されると，ＲＥＡＤコマンドは，入力回路２１を通してデコードされラッチ回路２２に入力される。前記ＲＥＡＤコマンドは，ラッチ回路２２において内部クロック信号（１）３６によりラッチされ，ラッチされたＲＥＡＤコマンド信号２５は，列アドレス制御回路１１に入力されるとともに，読み出し制御回路２７に送られる。
また前記アドレスＡＤＤ（Ａ１）は，入力回路１を通してラッチ回路２に入力されて，内部クロック信号（１）３６によりラッチされ，ラッチされたアドレスＡＤＤ（Ａ１）は，列アドレスバッファ３を通して列デコーダ４に入力される。この列デコーダ４より出力されるアドレスＡＤＤ（Ａ１）は，ラッチ回路５（Ｄ型ラッチ回路）において，論理回路３７より出力される内部クロック信号（２）３８によりラッチされ，当該アドレスに対応する列選択線６が選択される。これにより，読み出すべきメモリセルが選択されることになる。次に，メモリセルアレイ１０から，センスアンプ１６を経由して読み出されるデータ出力は，Ｒ／Ｗ（ＲＥＡＤ／ＷＲＩＴＥ）バス１７を経由してデータアンプ１８において増幅され，時刻ｔ
２
のクロック入力に対応する内部クロック信号（３）４４により，ラッチ回路（Ｄ型フリップフロップ回路）１９においてラッチされて，出力回路２０を介して端子５１に出力される
【０００７】次に，
データ書き込み時の動作について説明する。
また，一方，アドレスＡＤＤ（Ｂ１）は，入力回路１を通してラッチ回路２に入力され，時刻ｔ
８
のクロック入力に対応して内部クロック信号発生回路３５より出力される内部クロック信号（１）３６によりラッチされ，ラッチされたアドレスＡＤＤ（Ｂ１）は，列アドレスバッファ３を通して列デコーダ４に入力される。
　【０００８】
上述した動作モードは，読み出し動作時において，ＲＥＡＤコマンドが入力されてから３クロック目にデータが出力されるために，“ＣＡＳＬＡＴＥＮＣＹ３”と呼ばれており
　「【００２０】まず，従来例の場合と同様に，或る行選択線が選択されている状態にあるものとする。時刻ｔ０においてＲＥＡＤコマンド（読み出しコマンド：ＣＳＢおよびＣＡＳＢがＬＯＷレベル，ＲＡＳＢおよびＷＥＢがＨＩＧＨレベル）と，アドレスＡＤＤ（Ａ１）が入力される。ＲＥＡＤコマンドは，入力回路２１を通してデコードされ，ラッチ回路２２（Ｄ型フリップフロップ回路）に入力される。また時刻ｔ０における外部クロック入力は，入力回路３４を通して内部クロック信号発生回路３５に入力され，内部クロック信号発生回路３５において内部クロック信号（１）３６が生成される。ラッチ回路２２に入力されたＲＥＡＤコマンドは，この内部クロック信号（１）３６によりラッチされ，ＲＥＡＤ信号（ＲＥＡＤ）２５として出力されて読み出し制御回路２６に送られる。
読み出し制御回路２６においては，ＲＥＡＤ信号（ＲＥＡＤ）２５の入力を受けて，データアンプ制御信号２８，出力許可信号２９および内部クロック（３）許可信号（ＲＥＡＤＥＮ）３０等が，それぞれ所要のタイミングにおいて出力される。
　
（３−１−２）ここにおいて，図４に示される同期型半導体記憶装置には，内部回路が備えられており，該内部回路は，クロックに同期して動作することは明らかであり，また，データを記憶するメモリセル領域が集合してメモリセルアレイ１０が構成されていることは明らかである。
　
（３−１−３）摘記事項【０００７】の「次に，データ書き込み時の動作について説明する。…（略）…また，一方，アドレスＡＤＤ（Ｂ１）は，入力回路１を通してラッチ回路２に入力され，時刻ｔ８のクロック入力に対応して内部クロック信号発生回路３５より出力される内部クロック信号（１）３６によりラッチされ，ラッチされたアドレスＡＤＤ（Ｂ１）は，列アドレスバッファ３を通して列デコーダ４に入力される。」の記載から，データの読み出し動作時だけでなく，データの書き込み時にも「ラッチ回路２」は，「入力回路１を通して供給されるアドレスＡＤＤ（Ａ１）を内部クロック信号（１）３６によりラッチして後段の列アドレスバッファ３に出力」していることは明らかである。
　
（３−１−４）摘記事項【００２０】の「まず，従来例の場合と同様に，或る行選択線が選択されている状態にあるものとする。…（略）…読み出し制御回路２６においては，ＲＥＡＤ信号（ＲＥＡＤ）２５の入力を受けて，データアンプ制御信号２８，出力許可信号２９および内部クロック（３）許可信号（ＲＥＡＤＥＮ）３０等が，それぞれ所要のタイミングにおいて出力される。」における「データアンプ制御信号２８」は，図４に示されるライン２８の信号にも適用できるものと認める。
　
（３−１−５）よって，引用例１には以下の発明（以下，「引用発明」という。）が記載されているものと認められる。
　「端子５３から供給されるクロック入力に同期して内部の回路が動作する同期型半導体記憶装置（図４全体）であって，
　データを記憶するメモリセル領域が集合したメモリセルアレイ１０と，
　データの読み出し動作時及びデータの書き込み時に，入力回路１を通して供給されるアドレスＡＤＤ（Ａ１）を内部クロック信号（１）３６によりラッチして後段の列アドレスバッファ３に出力するラッチ回路２と，
　前記ラッチ回路２と列デコーダ４との間に設けられていて，列アドレス制御回路１１からの列アドレス許可信号１２を受けて動作する列アドレスバッファ３と，　データの読み出し動作時に，前記メモリセルアレイ１０のメモリセル領域から読み出されたデータを増幅するセンスアンプ１６と，
　前記センスアンプ１６と出力端子５１との間に配置されていて，データの読み出し動作時に，前記センスアンプ１６から出力された前記データを出力端子５１へバースト長に応じて連続的に出力するためデータアンプ制御信号２８を受けて動作するデータアンプ１８，論理回路４３から出力される内部クロック信号（３）４４を受けて動作するデータラッチ１９及び出力許可信号２９を受けて動作する出力回路２０とからなり，　
　端子５２にＲＥＡＤコマンド信号２５が入力されるデータの読み出し動作状態において，該ＲＥＡＤコマンド信号２５は，前記列アドレス制御回路１１に入力され，これによって列アドレス許可信号１２が列アドレスバッファ３に入力されて，前記メモリセルアレイ１０のメモリセル領域から，前記センスアンプ１６を経由してデータが読み出され，この読み出されたデータが，前記データアンプ１８，前記ラッチ回路１９及び前記出力回路２０を介してキャスレイテンシーに応じたクロックサイクル後に前記出力端子５１へバースト長に応じて連続的に出力される，同期型半導体記憶装置。」
　
（３−２）引用例２．特開平７−２７２４７９号公報
（３−２−１）また，本願の出願前に日本国内において頒布された特開平７−２７２４７９号公報（以下，「引用例２」という。）には，図３〜４とともに，以下の事項が記載されている。
　
　「【０００５】図３に，一般的なビデオＲＡＭにおけるシリアルデータ入出力線関連部分（即ちシリアルポート）を簡単に示し，そして図４に，その動作タイミングを信号波形図で示す。
【０００６】データレジスタ２は転送ゲートを介してメモリセルアレイに接続されている（図示略）。データレジスタ２とシリアルデータ入出力線ＳＩＯとの間には，データ伝送制御を担当するシリアル列ゲート４が備えられている。例えばこのシリアル列ゲート４は，シリアル列選択信号ＳＣＳＬｉの共通制御を受ける４個のシリアル列ゲートと，シリアル列選択信号ＳＣＳＬｊの共通制御を受ける４個のシリアル列ゲートと，から構成される。そしてシリアルデータ入出力線ＳＩＯは，一度のシリアル列選択信号ＳＣＳＬのエネーブルで４個のシリアル列ゲート４を介して伝送されるデータを受けられるように４本１組設けられている。１組のシリアルデータ入出力線ＳＩＯに送られたデータはマルチプレクサ６でマルチプレキシングされ，入出力線センスアンプ８に入力されて電圧増幅される。
この入出力線センスアンプ８から出力されるデータは信号φＰＳＯＴの制御を受けるラッチ部１０に入力された後，信号φＳＯＴの制御を受けるラッチ出力部１２を経て外部へ出力される。
【０００７】図４に示すタイミング図を参照して，このビデオＲＡＭの動作について説明する。システムから供給されるシステムクロックであるシリアルクロックＳＣの立下りエッジ（ｆａｌｌｉｎｇ　ｅｄｇｅ）でデコーダ（図示略）によるシリアルアドレスＳＳｉが増加し，このシリアルアドレスＳＳｉを基準として対応するシリアル列選択信号ＳＣＳＬが活性化する。選択対象のシリアル列選択信号ＳＣＳＬが活性化すると，データレジスタ２に貯蔵されている対応データがシリアル列ゲート４を介してシリアルデータ入出力線ＳＩＯへ伝送され，そして入出力線センスアンプ８を通じて増幅されデータＳＤＯが出力される。
このとき，ｎ番目のシリアルクロックＳＣの立下りエッジで発生するデータＳＤＯは，ｎ＋１番目のシリアルクロックＳＣの立下りエッジで発生される信号φＰＳＯＴによってラッチ部１０にラッチされ（データＰＳＤＱ），そして，ｎ＋２番目のシリアルクロックＳＣの立上りエッジ（ｒｉｓｉｎｇ　ｅｄｇｅ）で発生される信号φＳＯＴによりラッチ出力部１２から有効なデータＳＤＱとして外部へ出力される。
　
（３−２−２）ここにおいて，図４に記載されている「信号φＰＳＯＴ」，「データＰＳＤＱ」，「φＳＯＴ」及び「データＳＤＱ」のタイミング関係から，「ラッチ部１０」は，「入出力線センスアンプ８」と「ラッチ出力部１２」との間に配置された「パイプラインラッチ」として機能していることは明らかである。
　
（３−２−３）よって，引用例２には，入出力線センスアンプ８とラッチ出力部１２との間にパイプラインラッチとして機能しているラッチ部１０を設けること，が記載されている。
　
（４）補正発明と引用発明との対比
（４−１）引用発明の「端子５３から供給されるクロック入力に同期して内部の回路が動作する同期型半導体記憶装置（図４全体）」は，補正発明の「供給されるクロックに同期して内部の回路が動作するメモリデバイス」に相当する。
　
（４−２）引用発明の「データを記憶するメモリセルアレイ１０」は，補正発明の「データを記憶するメモリセル領域」に相当する。
　
（４−３）引用発明の「データの読み出し動作時及びデータの書き込み時に，入力回路１を通して供給されるアドレスＡＤＤ（Ａ１）を内部クロック信号（１）３６によりラッチして後段の列アドレスバッファ３に出力するラッチ回路２」における「列アドレスバッファ３」は，補正発明の「前記クロックに同期して供給される信号を入力する入力バッファ」に対応しており，両者は，「供給される信号を入力する入力バッファ」である点で共通する。
　
（４−４）引用発明の「前記センスアンプ１６と出力端子５１との間に配置されていて，データの読み出し動作時に，前記センスアンプ１６から出力された前記データを出力端子５１へバースト長に応じて連続的に出力するためデータアンプ制御信号２８を受けて動作するデータアンプ１８，内部クロック信号（３）４４を受けて動作するデータラッチ１９及び出力許可信号２９を受けて動作する出力回路２０」は，「センスアンプ１６と出力端子５１との間に配置されてい」て，制御信号を受けて「前記センスアンプ１６から出力された前記データを出力端子５１へバースト長に応じて連続的に出力」しているので，全体として補正発明の「データ出力回路」に相当しているものと認めるから，引用発明の「端子５２にＲＥＡＤコマンド信号２５が入力されるデータの読み出し動作状態において，該ＲＥＡＤコマンド信号２５は，前記列アドレス制御回路１１に入力され，これによって列アドレス許可信号１２が列アドレスバッファ３に入力されて，前記メモリセルアレイ１０から，前記センスアンプ１６を経由してデータが読み出され，この読み出されたデータが，前記データアンプ１８，前記ラッチ回路１９及び前記出力回路２０を介してキャスレイテンシーに応じたクロックサイクル後に前記出力端子５１へバースト長に応じて連続的に出力される」ことは，補正発明の「リード状態において，リードコマンドによりアドレスが取り込まれたあとキャスレイテンシに対応する遅延時間後から，前記クロックに同期して前記メモリ領域からの読み出しデータを連続して出力するデータ出力回路」に相当する。
　
（４−５）引用発明の「データの読み出し動作時に，メモリセルアレイ１０から読み出されたデータを増幅するセンスアンプ１６」は，「メモリセルアレイ１０のメモリセル領域から」「データ」を読み出している内部回路であるから，補正発明の「前記メモリセル領域のデータを読み出す読み出し内部回路」に相当しているので，引用発明の「データの読み出し動作時に，メモリセルアレイ１０から読み出されたデータを増幅するセンスアンプ１６」は，補正発明の「前記メモリセル領域とデータ出力回路との間に設けられ，前記メモリセル領域からの読み出しデータを前記クロックに同期して転送するパイプラインゲートを備え，前記クロックに同期して前記メモリセル領域のデータを読み出す読み出し内部回路」に対応しており，両者は，「前記メモリセル領域とデータ出力回路との間に設けられ，前記メモリセル領域のデータを読み出す読み出し内部回路」である点で共通する。
　
（４−６）引用発明の「前記センスアンプ１６と出力端子５１との間に配置されていて，データの読み出し動作時に，前記センスアンプ１６から出力された前記データを出力端子５１へバースト長に応じて連続的に出力するためデータアンプ制御信号２８を受けて動作するデータアンプ１８，内部クロック信号（３）４４を受けて動作するデータラッチ１９及び出力許可信号２９を受けて動作する出力回路２０」における「内部クロック信号（３）４４を受けて動作するデータラッチ１９」は，「出力ゲート」といえるから，引用発明の「内部クロック信号（３）４４を受けて動作するデータラッチ１９」は，補正発明の「前記データ出力回路は，前記読み出し内部回路との間に，前記読み出し内部回路が読み出したデータを前記クロックに同期して転送する出力ゲートを有し」に相当する。
　
（４−７）引用発明の「データの読み出し動作時及びデータの書き込み時に，入力回路１を通して供給されるアドレスＡＤＤ（Ａ１）を内部クロック信号（１）３６によりラッチして後段の列アドレスバッファ３に出力するラッチ回路２」における「データの書き込み時に，入力回路１を通して供給されるアドレスＡＤＤ（Ａ１）を内部クロック信号（１）３６によりラッチして後段の列アドレスバッファ３に出力する」ことは，補正発明の「更に，前記リード状態にかかわらず前記クロックを前記入力バッファに供給し」に相当する。
　
（４−８）引用発明の「論理回路４３」は，「データラッチ１９」に対して，「内部クロック信号（３）４４」を生成して供給しているので，補正発明の「前記キャスレイテンシに対応する遅延時間後から前記クロックを前記データ出力回路の出力ゲートに供給するクロック供給回路」に対応しており，両者は，「リード状態において，前記クロックを前記データ出力回路の出力ゲートに供給するクロック供給回路」である点で共通する。
　
（４−９）以上を総合すると，引用発明と補正発明とは，
　「供給されるクロックに同期して内部の回路が動作するメモリデバイスにおいて，　
　データを記憶するメモリセル領域と，
　信号を入力する入力バッファと，
　リード状態において，リードコマンドによりアドレスが取り込まれたあとキャスレイテンシに対応する遅延時間後から，前記クロックに同期して前記メモリ領域からの読み出しデータを連続して出力するデータ出力回路と，
　前記クロックに同期して前記メモリセル領域のデータを読み出す読み出し内部回路とを有し，
　前記データ出力回路は，前記読み出し内部回路との間に，前記読み出し内部回路が読み出したデータを前記クロックに同期して転送する出力ゲートを有し，
　更に，前記リード状態にかかわらず前記クロックを前記入力バッファに供給し，前記リード状態において，前記クロックを前記データ出力回路の出力ゲートに供給するクロック供給回路とを有することを特徴とするメモリデバイス。」
　
　である点で一致し，以下の点で相違する。
　
（相違点１）
　「信号を入力する入力バッファ」が、補正発明では，「前記クロックに同期して供給される信号を入力する入力バッファ」であるのに対して，引用発明は，「アドレスＡＤＤ（Ａ１）」を入力する「列アドレスバッファ３」である点。
　
（相違点２）
　補正発明は，「前記メモリセル領域とデータ出力回路との間に設けられ，前記メモリセル領域からの読み出しデータを前記クロックに同期して転送するパイプラインゲートを備え」ているのに対して，引用発明は，このように構成されていない点。
　
（相違点３）
　「クロック供給回路」が，補正発明では，「前記リード状態において，前記クロックを前記パイプラインゲートに供給し，前記キャスレイテンシに対応する遅延時間後から前記クロックを前記データ出力回路の出力ゲートに供給する」ように構成されているのに対して，引用発明は，「データの読み出し動作時に」「内部クロック信号（３）４４」をデータ出力回路の「データラッチ１９」に供給している点。
　
（５）相違点に関する当審の判断
（５−１）相違点１について
　半導体記憶装置において，入力バッファやアドレスバッファをクロックに同期して動作させることは，例えば，下記の周知文献１及び２に記載されているように当業者における従来周知の技術である。
　
　周知文献１：特開平６−２６７２７９号公報
　「【００１６】
アドレスレジスタ１０，１２はそれぞれアドレス信号を受け、クロック信号の立ち上がりに応答してアドレス信号を一定時間保持し、保持した信号をデコーダ１４，１６へ出力するアドレス入力バッファとして構成されている。
　
　周知文献２：国際公開第９８／１３８２８号パンフレット
　「第１図を参照すると,本発明に係る同期型半導体記憶装置は,データ入出力端子２０と,データ入出力端子２０に入力された外部データを記憶するメモリセルアレイ３５と,メモリセルアレイ３５中においてデータの読出または書込の対象となる行を選択する行選択回路３３と,同じくデータの読出または書込の対象となる列を選択する列選択回路２９と,外部クロック信号Ｅｘｔ．ｃｌｋ．をバッファリングする入力バッファ３と,入力バッファ３から出力された信号をバッファリングして内部クロック信号Ｉｎｔ．ｃｌｋ．を生成するクロックバッファ５と,
クロックバッファ５で生成された内部クロック信号Ｉｎｔ．ｃｌｋ．に同期してロウアドレスストローブ信号／ＲＡＳ，コラムアドレスストローブ信号／ＣＡＳ，ライトイネーブル信号／ＷＥ，チップセレクト信号／ＣＳなどの外部制御信号を入力しバッファリングして,内部制御信号を生成する入力バッファ１と,上記内部クロック信号Ｉｎｔ．ｃｌｋ．に同期して外部アドレス信号Ａ０〜Ａ１１を入力しバッファリングして,内部アドレス信号を生成するアドレスバッファ７と,
　
　したがって，引用発明の「列アドレスバッファ３」をクロックに同期して動作させ，補正発明のように構成することは，当業者が容易になし得た程度のことである。
　
（５−２）相違点２について
　入出力線センスアンプ８とラッチ出力部１２との間にパイプラインラッチとして機能しているラッチ部１０を設けることは，引用例２に記載されているように従来良く行われている技術事項であるから，引用発明の「センスアンプ１６」と，「データ出力回路」を構成している「データアンプ１８」との間にパイプラインラッチを設けて補正発明のように構成することは，当業者が容易になし得た程度のことである。
　
（５−３）相違点３について
　半導体記憶装置における，リード状態において，クロックをパイプラインゲートに供給することは当然の技術事項であり，また，補正発明において，「前記キャスレイテンシに対応する遅延時間後から前記クロックを前記データ出力回路の出力ゲートに供給する」のは，動作させる必要のない期間に「クロック」の供給を停止させて「データ出力回路」の消費電流の低減を図るためであるが，半導体記憶装置において，動作させる必要のないタイミングでは，クロック供給を停止させて，消費電流の低減を図ることは，例えば，下記の周知文献３ないし５に記載されているように，当業者における従来周知の技術である。
　
　周知文献３：特開平５−１０８１９４号公報
　「【０００４
】一方，ＣＭＯＳ型回路を用いたプロセッサの低消費電力化について対策した例として，特開昭５６−４２８２７　号公報に述べられているように，プログラム命令によりＣＰＵ部分および動作しない回路へのクロック供給を停止して待機モードに入り，消費電力を抑えようとするものがある。
　
　周知文献４：特開平５−１１０３９２号公報
　「【００２６】上記文献にて示される動作クロック周波数と消費電流の間の関係のグラフは連続関数となっているため，グラフから読み取れる範囲の非常に低いクロック周波数で該１６ビットＭＰＵが動作すること，またクロック周波数低減を極限までおしすすめた状態がクロック停止であると推測できる。その場合，該１６ビットＭＰＵは，そのクロックを停止した場合にも制御に必要な内部状態を保持しつづけていると考えられる。
またクロック停止時に消費電力が少ないのは，図３の説明で記したようにクロック停止時には内部信号値の遷移がまったく起こらないので，ＣＭＯＳ回路の消費電流が少ないことが最大の理由であると考えられる
　
　周知文献５：特開平９−２０００２５号公報
　「【０００２】
　【従来の技術】マイクロプロセッサ及びＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）等，クロック入力に基づいて作動するＬＳＩ（大規模集積回路）の消費電力Ｐは，次式により表される。
Ｐ＝ｆ・Ｃ・Ｖ２
（ｆ＝内部クロックの周波数，Ｃ＝ＬＳＩの実効的な容量，Ｖ＝電源電圧）
消費電力はクロック周波数に比例するため，従来，内部クロックを停止するモードを備え，作動する必要がないときには，内部クロックを停止して，低消費電力化を図っているＬＳＩがある。
　
　そして，そのような消費電力の低減に対する配慮は，メモリデバイスにおいても当然なされてきており，メモリデバイスにおいて，データ出力回路の出力ゲートへのクロック信号を，当該出力ゲートの動作が必要とされるタイミングであるキャスレイテンシに対応する遅延時間後から供給することは，引用例１の図６に記載されている「内部クロック信号（３）」の記載，又は，下記の周知文献６に記載されているように，当業者における従来周知の技術である。
　
　周知文献６：特開平９−２４５４７６号公報
　「【００７２】
出力バッファ回路１２８は，データ出力ラッチ信号ＤＯＴに従ってセレクタＳＥＬにより選択されたデータをラッチするラッチ回路１２８ａと，出力許可信号ＯＥＭに応答してイネーブルされ，このデータラッチ回路１２８ａのラッチデータをデータ入出力端子１２１へ出力する出力回路１２８ｂを含む。
　【００７３】リードコマンドが与えられると読出動作活性化信号ＲＥＡＤが所定期間（バースト長に相当するクロックサイクル期間）活性状態とされる。これにより，メモリセルアレイにおいてメモリセルが選択され，この選択されたメモリセルデータが増幅されて読出回路１２６に含まれるリードレジスタＲＲ０〜ＲＲｎへ格納される。次いでセレクタＳＥＬがそのリードレジスタＲＲ０〜ＲＲｎの格納データを順次選択する。データ出力ラッチ信号ＤＯＴは，その発生の構成は後に説明するが，出力許可信号ＯＥＭの活性状態のときに，クロック信号ＣＬＫに同期して発生される。このセレクタＳＥＬから読出されたデータＲＤａは，１ロックサイクル遅れてデータ入出力端子１２１へ伝達される。次にこの図７に示すデータ読出部の動作を図８に示すタイミングチャート図を参照して説明する。
　【００７４】クロックサイクル０において，リードコマンドが与えられ，読出動作活性化信号ＲＥＡＤが活性状態のＨレベルとされる。メモリセルアレイにおいてメモリセルが選択され，これの選択されたメモリセルのデータが読出されてリードレジスタＲＲ０〜ＲＲｎに格納される。次いでセレクタＳＥＬがラップアドレス信号ＲＹに従ってリードレジスタＲＲ０〜ＲＲｎを所定の順序で順次選択する。クロックサイクル１において，セレクタＳＥＬから最初のデータが出力される。このラップアドレス信号ＲＹは，クロック信号ＣＬＫに同期して変化するため，クロックサイクル１からクロックサイクル４において順次セレクタＳＥＬから異なるデータ０−３が読出される。
　【００７５】クロックサイクル２において出力許可信号ＯＥＭがＨレベルの活性状態とされる。
ＣＡＳレイテンシーが３に設定されており，この出力許可信号ＯＥＭは，この読出動作活性化信号ＲＥＡＤよりも（レイテンシー−１）サイクル遅れて活性状態とされる。データ出力ラッチ信号ＤＯＴがこの出力許可信号ＯＥＭの活性化に従って活性状態とされる
　
　したがって，引用発明の「内部クロック信号（３）４４」を，消費電流の低減を図る目的で，キャスレイテンシに対応する遅延時間後に「データラッチ１９」に供給するようにして，補正発明のように構成することは，当業者が容易になし得た程度のことである。
　
（５−４）判断についてのまとめ
　以上，検討したとおり，補正発明は，当業者において常套的に用いられている事項，及び従来周知の技術事項を勘案することにより，引用発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができない。
　
（６）独立特許要件についてのまとめ
　本件補正は，本件補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　
５．補正の却下の決定のむすび
　以上，検討したとおり，本件補正は，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に規定する要件を満たしておらず，また，仮に，当該要件を満たすものとみなした場合であっても，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので，本件補正は，特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成１９年３月１９日付けの手続補正は，上記のとおり却下されたので，本願の請求項１ないし７に係る発明は，平成１８年７月３日付けの手続補正により補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１ないし７に記載された事項により特定されるとおりのものであり，その内の請求項１に係る発明（以下，「本願発明」という。）は，次のとおりのものである。
　「【請求項１】
　供給されるクロックに同期して内部の回路が動作するメモリデバイスにおいて，
　データを記憶するメモリセル領域と，
　前記クロックに同期して供給される信号を入力する入力バッファと，
　リード状態において，リードコマンドによりアドレスが取り込まれたあとキャスレイテンシに対応する遅延時間後から，前記クロックに同期して前記メモリ領域からの読み出しデータを連続して出力するデータ出力回路と，
　前記リード状態にかかわらず前記クロックを前記入力バッファに供給し，前記リード状態において，前記キャスレイテンシに対応する遅延時間後から，前記クロックを前記データ出力回路に供給するクロック供給回路とを有することを特徴とするメモリデバイス。」
　
第４．引用例に記載された発明
　本願の出願日前に日本国内において頒布され，原査定の拒絶理由に引用された引用例１には，上記第２．４．（３−１）に記載したとおりの事項及び発明（引用発明）が記載されていると認められる。
　
第５．本願発明と引用発明との対比
１．引用発明の「端子５３から供給されるクロック入力に同期して内部の回路が動作する同期型半導体記憶装置（図４全体）」は，本願発明の「供給されるクロックに同期して内部の回路が動作するメモリデバイス」に相当する。
　
２．引用発明の「データを記憶するメモリセルアレイ１０」は，本願発明の「データを記憶するメモリセル領域」に相当する。
　
３．引用発明の「データの読み出し動作時及びデータの書き込み時に，入力回路１を通して供給されるアドレスＡＤＤ（Ａ１）を内部クロック信号（１）３６によりラッチして後段の列アドレスバッファ３に出力するラッチ回路２」における「列アドレスバッファ３」は，本願発明の「前記クロックに同期して供給される信号を入力する入力バッファ」に対応しており，両者は，「供給される信号を入力する入力バッファ」である点で共通する。
　
４．引用発明の「前記センスアンプ１６と出力端子５１との間に配置されていて，データの読み出し動作時に，前記センスアンプ１６から出力された前記データを出力端子５１へバースト長に応じて連続的に出力するためデータアンプ制御信号２８を受けて動作するデータアンプ１８，内部クロック信号（３）４４を受けて動作するデータラッチ１９及び出力許可信号２９を受けて動作する出力回路２０」は，「センスアンプ１６と出力端子５１との間に配置されてい」て，制御信号を受けて「前記センスアンプ１６から出力された前記データを出力端子５１へバースト長に応じて連続的に出力」しているので，全体として補正発明の「データ出力回路」に相当しているものと認めるから，引用発明の「端子５２にＲＥＡＤコマンド信号２５が入力されるデータの読み出し動作状態において，該ＲＥＡＤコマンド信号２５は，前記列アドレス制御回路１１に入力され，これによって列アドレス許可信号１２が列アドレスバッファ３に入力されて，前記メモリセルアレイ１０から，前記センスアンプ１６を経由してデータが読み出され，この読み出されたデータが，前記データアンプ１８，前記ラッチ回路１９及び前記出力回路２０を介してキャスレイテンシーに応じたクロックサイクル後に前記出力端子５１へバースト長に応じて連続的に出力される」ことは，本願発明の「リード状態において，リードコマンドによりアドレスが取り込まれたあとキャスレイテンシに対応する遅延時間後から，前記クロックに同期して前記メモリ領域からの読み出しデータを連続して出力するデータ出力回路」に相当する。
　
５．引用発明の「データの読み出し動作時及びデータの書き込み時に，入力回路１を通して供給されるアドレスＡＤＤ（Ａ１）を内部クロック信号（１）３６によりラッチして後段の列アドレスバッファ３に出力するラッチ回路２」における「データの書き込み時に，入力回路１を通して供給されるアドレスＡＤＤ（Ａ１）を内部クロック信号（１）３６によりラッチして後段の列アドレスバッファ３に出力する」ことは，本願発明の「前記リード状態にかかわらず前記クロックを前記入力バッファに供給し」に相当する。
　
６．引用発明の「論理回路４３」は，「データラッチ１９」に対して，「内部クロック信号（３）４４」を生成して供給しているので，本願発明の「前記キャスレイテンシに対応する遅延時間後から，前記クロックを前記データ出力回路の出力ゲートに供給するクロック供給回路」に対応しており，両者は，「リード状態において，前記クロックを前記データ出力回路に供給するクロック供給回路」である点で共通する。
　
７．以上を総合すると，引用発明と本願発明とは，
　「供給されるクロックに同期して内部の回路が動作するメモリデバイスにおいて，
　データを記憶するメモリセル領域と，
　前記クロックに同期して供給される信号を入力する入力バッファと，
　リード状態において，リードコマンドによりアドレスが取り込まれたあとキャスレイテンシに対応する遅延時間後から，前記クロックに同期して前記メモリ領域からの読み出しデータを連続して出力するデータ出力回路と，
　前記リード状態にかかわらず前記クロックを前記入力バッファに供給し，前記リード状態において，前記キャスレイテンシに対応する遅延時間後から，前記クロックを前記データ出力回路に供給するクロック供給回路とを有することを特徴とするメモリデバイス。」
　
　である点で一致し，以下の点で相違する。
　
（相違点１）
　「信号を入力する入力バッファ」が，本願発明では，「前記クロックに同期して供給される信号を入力する入力バッファ」であるのに対して，引用発明は，「アドレスＡＤＤ（Ａ１）」を入力する「列アドレスバッファ３」である点。
　
（相違点２）
　「クロック供給回路」が，本願発明では，「前記リード状態において，前記キャスレイテンシに対応する遅延時間後から前記クロックを前記データ出力回路に供給する」ように構成しているのに対して，引用発明は，「データの読み出し動作時に」「内部クロック信号（３）４４」をデータ出力回路の「データラッチ１９」に供給している点。
　
第６．相違点に関する当審の判断
１．相違点１について
　半導体記憶装置において，入力バッファやアドレスバッファをクロックに同期して動作させることは，例えば，前示の周知文献１及び２に記載されているように当業者における従来周知の技術である。
　したがって，引用発明の「列アドレスバッファ３」をクロックに同期して動作させ，補正発明のように構成することは，当業者が容易になし得た程度のことである。
　
２．相違点２について
　本願発明において，「前記キャスレイテンシに対応する遅延時間後から前記クロックを前記データ出力回路に供給する」のは，動作させる必要のない期間は，「クロック」の供給を停止させて「データ出力回路」の消費電流の低減を図るためであるが，半導体記憶装置において，動作させる必要のないタイミングでは，クロック供給を停止させて，消費電流の低減を図ることは，例えば，前示の周知文献３ないし５に記載されているように，当業者における従来周知の技術である。
　そして，そのような消費電力の低減に対する配慮は，メモリデバイスにおいても当然なされてきており，メモリデバイスにおいて，データ出力回路の出力ゲートへのクロック信号を，当該出力ゲートの動作が必要とされるタイミングであるキャスレイテンシに対応する遅延時間後から供給することは，引用例１の図６に記載されている「内部クロック信号（３）」の記載，又は，前示の周知文献６に記載されているように，当業者における従来周知の技術である。
　したがって，引用発明の「内部クロック信号（３）４４」を，消費電流の低減を図る目的で，キャスレイテンシに対応する遅延時間後に「データラッチ１９」に供給するようにして，本願発明のように構成することは，当業者が容易になし得た程度のことである。
　
　よって，本願発明は，当業者において常套的に用いられている事項，及び従来周知の技術事項を勘案することにより，引用発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
　
第７．むすび
　以上検討したとおり，本願の請求項１に係る発明は，特許法第２９条第２項の規定により特許を受けることができないものであるから，他の請求項について検討するまでもなく，本願は拒絶されるべきものである。
　よって，上記結論の通り審決する。