(57)【要約】  遅延回路（１０）は、プルアップ回路（２）とプルダウン回路（３）を含む第１の反転回路と、プルアップ回路（４）とプルダウン回路（５）を含む第２の反転回路とを含む。遅延回路はさらに電源電位と出力ノードの間において、第１の反転回路のプルアップ回路と直列に接続された第１のパストランジスタ（６）と、グランド電位と出力ノード（Out）の間において、第１の反転回路のプルダウン回路（２）と直列に接続された第２のパストランジスタ（７）と、入力ノード（In）と第２の反転回路のプルアップ回路との間に直列に挿入された第３のパストランジスタ（８）と、入力ノードと第２の反転回路のプルダウン回路との間に直列に挿入された第４のパストランジスタ（９）とを含む。遅延回路の遅延特性は第１〜第４のパストランジスタのゲートに印加する制御信号（C1〜C4）の組み合わせにより変更される。
2015025682.tif 000002
【特許請求の範囲】
【請求項１】
集積回路内の信号伝搬時間の遅延を測定する遅延モニタ回路に含まれる再構成可能な遅延回路であって、
入力信号を入力する入力ノードと、
出力信号を出力する出力ノードと、
前記入力信号に基づきオンしたときに電源電位を出力ノードに接続するプルアップ回路と、前記入力信号に基づきオンしたときにグランド電位を前記出力ノードに接続するプルダウン回路との直列回路を含む第１の反転回路と、
前記入力信号に基づきオンしたときに電源電位を出力ノードに接続するプルアップ回路と、前記入力信号に基づきオンしたときにグランド電位を前記出力ノードに接続するプルダウン回路との直列回路を含む第２の反転回路と、
前記電源電位と前記出力ノードの間において、前記第１の反転回路のプルアップ回路と直列に接続された第１のパストランジスタと、
前記グランド電位と前記出力ノードの間において、前記第１の反転回路のプルダウン回路とに直列に接続された第２のパストランジスタと、
前記入力ノードと前記第２の反転回路のプルアップ回路の入力との間に直列に接続された第３のパストランジスタと、
前記入力ノードと前記第２の反転回路のプルダウン回路の入力との間に直列に接続された第４のパストランジスタと、を備え、
前記第１ないし第４のパストランジスタのゲートに印加する制御信号の組み合わせにより遅延特性が変更される、
ことを特徴とする遅延回路。
【請求項２】
前記第３のパストランジスタに並列に少なくとも第５のパストランジスタがさらに接続され、前記第４のパストランジスタに並列に少なくとも第６のパストランジスタがさらに接続された、ことを特徴とする請求項１記載の遅延回路。
【請求項３】
前記第２の反転回路のプルアップ回路と前記電源電位との間に接続された第７のパストランジスタと、
前記第２の反転回路のプルダウン回路と前記グランド電位との間に接続された第８のパストランジスタと、
をさらに備えたことを特徴とする請求項１または２記載の遅延回路。
【請求項４】
前記第２の反転回路のプルアップ回路の制御入力と前記電源電位との間に接続された第７のパストランジスタと、
前記第２の反転回路のプルダウン回路の制御入力と前記グランド電位との間に接続された第８のパストランジスタと、
をさらに備えたことを特徴とする請求項１または２記載の遅延回路。
【請求項５】
前記制御信号の組み合わせは、
前記第１及び第２のパストランジスタをオンにし、前記第３及び第４のパストランジスタをオフにするための制御信号の組み合わせと、
前記第１及び第４のパストランジスタをオンにし、前記第２及び第３のパストランジスタをオフにするための制御信号の組み合わせと、
前記第２及び第３のパストランジスタをオンにし、前記第１及び第４のパストランジスタをオフにするための制御信号の組み合わせと、を含む
ことを特徴とする請求項１ないし４のいずれかに記載の遅延回路。
【請求項６】
前記第１のパストランジスタは、前記電源電位と前記第１の反転回路のプルアップ回路との間に直列に接続され、前記第２のパストランジスタは、前記グランド電位と前記第１の反転回路のプルダウン回路との間に直列に接続されている、ことを特徴とする請求項１ないし５のいずれかに記載の遅延回路。
【請求項７】
前記第１のパストランジスタは、前記第１の反転回路のプルアップ回路と前記出力ノードとの間に直列に接続され、前記第２のパストランジスタは、前記出力ノードと前記第１の反転回路のプルダウン回路との間に直列に接続されている、ことを特徴とする請求項１ないし５のいずれかに記載の遅延回路。
【請求項８】
前記プルアップ回路及び前記第３のパストランジスタはpMOSトランジスタで構成され、前記プルダウン回路及び前記第４のパストランジスタはnMOSトランジスタで構成されたことを特徴とする請求項１ないし７のいずれかに記載の遅延回路。
【請求項９】
集積回路内の信号伝搬時間の遅延を測定する回路であって、
請求項１ないし８のいずれかに記載の遅延回路を複数段直列に接続した回路を含む、ことを特徴とする遅延モニタ回路。
【請求項１０】
最終段の遅延回路の出力が第１段目の遅延回路の入力に帰還される、ことを特徴とする請求項９記載の遅延モニタ回路。
【請求項１１】
集積回路における回路素子の特性のばらつきを補正するばらつき補正回路であって、
請求項９または１０に記載の遅延モニタ回路と、
前記遅延モニタ回路で測定された信号伝搬遅延に基づき前記回路素子の特性のばらつきを補正する補正回路と
を備えた、ばらつき補正回路。
【請求項１２】
前記回路素子はトランジスタであって、前記補正回路は、前記測定された信号伝搬遅延に基づき前記トランジスタの基板電圧を変化させることにより、前記トランジスタの特性を補正する、請求項１１記載のばらつき補正回路。
【請求項１３】
遅延モニタ回路を用いた、集積回路内の回路素子の特性のばらつき測定方法であって、
前記遅延モニタ回路は請求項１ないし８のいずれかに記載の遅延回路を複数段直列に接続した回路を含み、
前記測定方法は、
特定の段の遅延回路の構成と、その特定の段以外の段の遅延回路の構成とが異なるように各段において制御信号を設定し、前記パストランジスタに印加する第１のステップと、
前記制御信号を印加した状態で、前記遅延モニタ回路の出力を測定する第２のステップと、
前記特定の段を順次変更しながら前記第１のステップと第２のステップとを繰り返す第３のステップと、
前記第３のステップにより得られた測定結果に基づき、前記集積回路が形成されるチップ内の回路素子の特性のばらつきを測定する第４のステップと、を含む、
測定方法。
【請求項１４】
遅延モニタ回路を用いた、集積回路が形成される半導体チップ間の回路素子の特性のばらつき測定方法であって、
前記遅延モニタ回路は請求項１ないし８のいずれかに記載の遅延回路を複数段直列に接続した回路を含み、
前記測定方法は、
全ての段の遅延回路の構成が同じになるように各段において制御信号を設定し、前記パストランジスタに印加する第１のステップと、
前記制御信号を印加した状態で、前記遅延モニタ回路の出力を測定する第２のステップと、
前記第２のステップにより得られた測定結果に基づき、前記集積回路が形成されるチップ間の回路素子の特性のばらつきを測定する第３のステップと、を含む、
測定方法。
【請求項１５】
遅延モニタ回路を用いた、集積回路内の回路素子の特性のばらつき測定方法であって、
前記遅延モニタ回路は請求項２に記載の遅延回路を複数段直列に接続した回路を含み、
前記測定方法は、
特定の段の遅延回路の構成と、その特定の段以外の段の遅延回路の構成とが異なるように各段において制御信号を設定し、前記パストランジスタに印加する第１のステップと、
前記制御信号を印加した状態で、前記遅延モニタ回路の出力を測定する第２のステップと、
前記特定の段を順次変更しながら前記第１のステップと第２のステップとを繰り返す第３のステップと、
前記第３のステップにより得られた測定結果に基づき、前記集積回路が形成されるチップ内の回路素子の特性のばらつきを測定する第４のステップと、を含み、
前記第２のステップは、
前記特定の段について、前記第３のパストランジスタをオンし、前記第５のパストランジスタをオフして前記遅延モニタ回路の出力を測定する第５のステップと、
前記特定の段において、前記第３のパストランジスタをオフし、前記第５のパストランジスタをオンして前記遅延モニタ回路の出力を測定する第６のステップと、
前記第５のステップの測定結果と前記第６のステップの測定結果の差分を計算する第７のステップと、を含む、
測定方法。
【請求項１６】
遅延モニタ回路を用いた、集積回路内の回路素子の特性のばらつき測定方法であって、
前記遅延モニタ回路は請求項２に記載の遅延回路を複数段直列に接続した回路を含み、
前記測定方法は、
特定の段の遅延回路の構成と、その特定の段以外の段の遅延回路の構成とが異なるように各段において制御信号を設定し、前記パストランジスタに印加する第１のステップと、
前記制御信号を印加した状態で、前記遅延モニタ回路の出力を測定する第２のステップと、
前記特定の段を順次変更しながら前記第１のステップと第２のステップとを繰り返す第３のステップと、
前記第３のステップにより得られた測定結果に基づき、前記集積回路が形成されるチップ内の回路素子の特性のばらつきを測定する第４のステップと、を含み、
前記第２のステップは、
前記特定の段について、前記第４のパストランジスタをオンし、前記第６のパストランジスタをオフして前記遅延モニタ回路の出力を測定する第５のステップと、
前記特定の段において、前記第４のパストランジスタをオフし、前記第６のパストランジスタをオンして前記遅延モニタ回路の出力を測定する第６のステップと、
前記第５のステップの測定結果と前記第６のステップの測定結果の差分を計算するステップと、を含む、
測定方法。
【請求項１７】
請求項１３ないし１６のいずれかに記載の測定方法を用いて集積回路内の回路素子の特性のばらつきを測定するステップと、
前記測定したばらつきに基づき前記回路素子の特性を補正するステップとを備えた
ばらつき補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路が動作する際の信号伝搬時間をチップ上で測定する遅延モニタ回路及びそれに用いることができる再構成可能な遅延回路に関する。また、本発明は、集積回路におけるトランジスタのばらつきを測定、補正する回路及び方法に関する。
【背景技術】
【０００２】
集積回路の微細化に伴い、トランジスタの特性ばらつきが拡大している。特性ばらつきは、チップ内のトランジスタ特性が一様に変動するチップ間ばらつき成分と、各トランジスタの特性が独立に変動するチップ内ばらつき成分に大別される。トランジスタ特性のばらつきにより、集積回路内の信号伝搬時間がばらつく。なるべく少ない消費エネルギーで集積回路を動作させるために、トランジスタの特性ばらつきに応じてクロック周波数や電源電圧を適切な値に調節したり、トランジスタの基板に加える電圧を調節したりして、特性ばらつき量を補正する方法が用いられる。これらの調節を行うためには、nMOSトランジスタ特性とpMOSトランジスタ特性のばらつき量を評価することが必要であり、そのために遅延回路を多段に接続した遅延モニタ回路が用いられる（特許文献１等、非特許文献１等参照）。【０００３】
図１８に、非特許文献１に開示された、遅延モニタ回路に用いられる従来の遅延回路の例を示す。図１８（ａ）に示す遅延回路は、通常の反転論理ゲート（インバータ）であり、その遅延特性はnMOSトランジスタとpMOSトランジスタの双方の特性で決まる。図１８（ｂ）に示す遅延回路は、nMOSトランジスタのゲートにnMOSパストランジスタを挿入した構造で、その遅延特性はnMOSトランジスタの特性が強く影響する。図１８（ｃ）に示す遅延回路は、pMOSトランジスタのゲートにpMOSパストランジスタを挿入した構造で、その遅延特性はpMOSトランジスタの特性が強く影響する。【０００４】
トランジスタの特性のばらつきの要因として、閾値電圧とチャネル長がある。ここで、図１８（ａ）〜（ｃ）に示す遅延回路について、チャネル長変動量ΔLを0とした場合の、nMOSトランジスタの閾値電圧の変動量ΔVthnと、pMOSトランジスタの閾値電圧の変動量ΔVthpに対する遅延時間の変動量を求めると、図１９に示すような特性となる。図１９において、実線Ａ、Ｂ、Ｃは、図１８（ａ）、（ｂ）、（ｃ）に示す遅延回路それぞれに対する特性を示している。図１８（ａ）の遅延回路については、ΔVthnとΔVthpが同程度に遅延時間に影響している。図１８（ｂ）の遅延回路については、主にΔVthnが遅延時間に影響している。図１８（ｃ）の遅延回路については主にΔVthpが遅延時間に影響している。【０００５】
遅延モニタ回路は、これらの遅延回路を、論理が反転しない段数だけ直列に接続して構成されるリング発振回路で構成される。この回路の発振周波数は、各遅延回路の遅延時間により定まる。【０００６】
全ての遅延回路を図１８（ａ）〜（ｃ）に示す回路のいずれかのみで構成した遅延モニタ回路の発振周波数を決める要因は、それぞれ、ΔLとΔVthnとΔVthp、ΔLとΔVthn、ΔLとΔVthp と近似できる。ΔL、ΔVthn、ΔVthpのチップ内ばらつき成分はランダムに発生する。そのため、多数段の同一種類の遅延回路を通過することによる信号伝搬遅延時間には、チップ内ばらつきの影響は相殺されて表れず、すべての遅延回路に共通に発生するチップ間ばらつきの影響が表れる。従って、全ての遅延回路を図１８（ａ）〜（ｃ）に示す回路のいずれかのみで構成した３種類の遅延モニタ回路の発振周波数より、nMOSトランジスタの閾値電圧変動量、pMOSトランジスタの閾値電圧変動量両トランジスタのチャネル長変動量のチップ間ばらつき量を逆算することができる。【０００７】
チップ内ばらつきは、ランダムに発生する現象であるから、統計的に有意となる数の遅延モニタ回路を用意し、それらの発振周波数のばらつき量より、チップ内ばらつき量を逆算することができる。推定するばらつき量の精度をあげるためには、多数の遅延モニタ回路を用意することが必要となり、遅延モニタ回路に割り当てるチップ面積が増加する。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−４４３６９号公報
【特許文献２】国際公開ＷＯ９９／１２２６３
【非特許文献】
【０００９】
【非特許文献１】Islam A.K.M. Mahfuzul, Akira Tsuchiya, Kazutoshi Kobayashi, Hidetoshi Onodera,“Variation-sensitive Monitor Circuits for Estimation of Global Process Parameter Variation,” IEEE Trans. Semiconductor Manufacturing, vol 25, no 4, pp. 571-580, 2012/12.
【非特許文献２】Shuichi Fujimoto, Takashi Matsumoto and Hidetoshi Onodera, ”Inhomogeneous Ring Oscillator for WID Variability and RTN Characterization,” Proc. 25th IEEE International Conference on Microelectronic Test Structures, pp. 25-30, 2012/03.
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記のように、従来の遅延回路を用いて遅延モニタを構成した場合、トラジスタ特性にばらつきを与える要因のチップ間ばらつき量を推定するためには、少なくとも要因の数以上の異なった遅延特性を持つ遅延モニタ回路が必要であった。更に、チップ内ばらつき量の統計量を推定するためには、多数の遅延モニタ回路が必要となった。【００１１】
すなわち、従来の遅延回路を用いた遅延モニタ回路によりトランジスタのチップ間ばらつきやチップ内ばらつきを評価するためには、多数個の遅延モニタ回路が必要となる。必要とされる遅延モニタ回路の数に応じてチップ面積は増大するため、チップの製造コストが増加するという問題があった。【００１２】
本発明は、上記の課題を解決するためになされたものであり、その目的とするところは、集積回路が動作する際の信号伝搬時間をチップ上で測定する遅延モニタ回路に用いられる遅延回路であって、遅延モニタ回路に関するチップ面積の増大を抑制し、製造コストの低減を実現可能な遅延回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の第１の態様において、集積回路内の信号伝搬時間の遅延を測定する遅延モニタ回路に含まれる再構成可能な遅延回路が提供される。遅延回路は、入力信号を入力する入力ノードと、出力信号を出力する出力ノードと、第１の反転回路と、第２の反転回路とを含む。第１の反転回路は、入力信号に基づきオンしたときに電源電位を出力ノードに接続するプルアップ回路と、入力信号に基づきオンしたときにグランド電位を出力ノードに接続するプルダウン回路との直列回路を含む。第２の反転回路は、入力信号に基づきオンしたときに電源電位を出力ノードに接続するプルアップ回路と、入力信号に基づきオンしたときにグランド電位を出力ノードに接続するプルダウン回路との直列回路を含む。遅延回路は、さらに、電源電位と出力ノードの間において、第１の反転回路のプルアップ回路と直列に接続された第１のパストランジスタと、グランド電位と出力ノードの間において、第１の反転回路のプルダウン回路と直列に接続された第２のパストランジスタと、入力ノードと第２の反転回路のプルアップ回路の入力との間に直列に接続された第３のパストランジスタと、入力ノードと第２の反転回路のプルダウン回路の入力との間に直列に接続された第４のパストランジスタとを備える。遅延回路の遅延特性は、第１ないし第４のパストランジスタのゲートに印加する制御信号の組み合わせにより変更される。【００１４】
上記の構成により、１つの遅延回路により、種々の遅延特性を有する回路構成を実現できる。例えば、プルアップ回路及び第３のパストランジスタをpMOSトランジスタで構成し、プルダウン回路及び第４のパストランジスタをnMOSトランジスタで構成することで、１）通常の反転論理ゲート（インバータ）の遅延特性を持つ回路、２）nMOSトランジスタの特性が強く影響される遅延特性を持つ回路、３）pMOSトランジスタの特性が強く影響される遅延特性を持つ回路を１つの遅延回路により実現できる。【００１５】
本発明の第２の態様において、集積回路内の信号伝搬時間の遅延を測定する遅延モニタ回路が提供される。遅延モニタ回路は上記の遅延回路を複数段直列に接続した回路を含む。このような遅延モニタ回路によれば、１つの遅延モニタ回路で種々の遅延特性の測定が可能となるため、遅延モニタ回路を多数設ける必要がなくなる。このため、チップ面積の増大を抑制でき、製造コストを低減できる。【００１６】
本発明の第３の態様において、上記の遅延モニタ回路を用いた、集積回路内（半導体チップ内）の回路素子の特性のばらつき測定方法が提供される。ばらつき測定方法は、特定の段の遅延回路の構成と、その特定の段以外の段の遅延回路の構成とが異なるように各段において制御信号を設定し、パストランジスタに印加する第１のステップと、制御信号を印加した状態で、遅延モニタ回路の出力を測定する第２のステップと、特定の段を順次変更しながら第１のステップと第２のステップとを繰り返す第３のステップと、第３のステップにより得られた測定結果に基づき、集積回路が形成されるチップ内の回路素子の特性のばらつきを測定する第４のステップと、を含む。上記のばらつき測定方法により、半導体チップ内でのトランジスタのばらつきを評価することが可能となる。【００１７】
本発明の第４の態様において、遅延モニタ回路を用いた、集積回路が形成される半導体チップ間の回路素子の特性のばらつき測定方法が提供される。ばらつき測定方法は、全ての段の遅延回路の構成が同じになるように各段において制御信号を設定し、パストランジスタに印加する第１のステップと、それらの制御信号を印加した状態で、遅延モニタ回路の出力を測定する第２のステップと、第２のステップにより得られた測定結果に基づき、集積回路が形成されるチップ間の回路素子の特性のばらつきを測定する第３のステップと、を含む。上記のばらつき測定方法により、半導体チップ間でのトランジスタのばらつきを評価することが可能となる。【００１８】
また、遅延モニタ回路は、第３のパストランジスタに並列に少なくとも第５のパストランジスタがさらに接続され、第４のパストランジスタに並列に少なくとも第６のパストランジスタがさらに接続されてもよい。この構成により、第３ないし第４のパストランジスタに対して、トランジスタ単位でばらつきの評価が可能となる。このような遅延モニタ回路に対しては、本発明の第５、第６の態様のばらつき測定方法が提供される。【００１９】
第５の態様のばらつき測定方法は、特定の段の遅延回路の構成と、その特定の段以外の段の遅延回路の構成とが異なるように各段において制御信号を設定し、パストランジスタに印加する第１のステップと、それらの制御信号を印加した状態で、遅延モニタ回路の出力を測定する第２のステップと、特定の段を順次変更しながら第１のステップと第２のステップとを繰り返す第３のステップと、第３のステップにより得られた測定結果に基づき、集積回路が形成されるチップ内の回路素子の特性のばらつきを測定する第４のステップと、を含む。第２のステップは、特定の段について、第３のパストランジスタをオンし、第５のパストランジスタをオフして遅延モニタ回路の出力を測定する第５のステップと、特定の段において、第３のパストランジスタをオフし、第５のパストランジスタをオンして遅延モニタ回路の出力を測定する第６のステップと、第５のステップの測定結果と第６のステップの測定結果の差分を計算するステップと、を含む。上記のばらつき測定方法により、半導体チップ内でのトランジスタのばらつきを、トランジスタ単位で評価することが可能となる。【００２０】
第６の態様のばらつき測定方法は、特定の段の遅延回路の構成と、その特定の段以外の段の遅延回路の構成とが異なるように各段において制御信号を設定し、各パストランジスタに印加する第１のステップと、それらの制御信号を印加した状態で、遅延モニタ回路の出力を測定する第２のステップと、特定の段を順次変更しながら第１のステップと第２のステップとを繰り返す第３のステップと、第３のステップにより得られた測定結果に基づき、集積回路が形成されるチップ内の回路素子の特性のばらつきを測定する第４のステップと、を含む。第２のステップは、特定の段について、第４のパストランジスタをオンし、第６のパストランジスタをオフして遅延モニタ回路の出力を測定する第５のステップと、特定の段において、第４のパストランジスタをオフし、第６のパストランジスタをオンして遅延モニタ回路の出力を測定する第６のステップと、第５のステップの測定結果と第６のステップの測定結果の差分を計算するステップと、を含む。上記のばらつき測定方法により、半導体チップ内でのトランジスタのばらつきを、トランジスタ単位で評価することが可能となる。【００２１】
本発明の第７の態様において、集積回路における回路素子の特性のばらつきを補正するばらつき補正回路が提供される。ばらつき補正回路は、第２の態様の遅延モニタ回路と、遅延モニタ回路で測定された信号伝搬遅延に基づき回路素子の特性のばらつきを補正する補正回路とを備える。【００２２】
本発明の第８の態様において、第４〜第６のばらつき測定方法を用いて集積回路内の回路素子の特性のばらつきを測定するステップと、測定したばらつきに基づき回路素子の特性を補正するステップと、を備えたばらつき補正方法が提供される。
【発明の効果】
【００２３】
本発明の遅延回路はその遅延特性を様々に変化させることができる。このため、測定したい遅延特性に応じて複数の遅延モニタ回路を用意する必要がなく、単一の遅延モニタ回路を用いてトランジスタばらつきの評価を行うことができる。その結果、チップ面積の増大を抑制し、製造コストの低減を実現できる。
【図面の簡単な説明】
【００２４】
【図１】本発明に係る遅延モニタ回路の一実施例の構成を示す図
【図２】本発明の実施の形態１における、遅延モニタ回路を構成する遅延回路の構成を示す図
【図３】実施の形態１の遅延回路のより具体的な構成を示す図
【図４】実施の形態１の遅延回路において、（ａ）信号C1, C2, C3, C4の論理値が(0, 1, 1, 0)である場合の等価回路を示す図、（ｂ）信号C1, C2, C3, C4の論理値が(0, 0, 1, 1)である場合の等価回路を示す図、（ｃ）信号C1, C2, C3, C4の論理値が(1, 1, 0, 0) である場合の等価回路を示す図
【図５】本発明の実施の形態２の遅延回路の構成を示す図
【図６】実施の形態２の遅延回路のレイアウト図
【図７】本発明の実施の形態３の遅延回路の構成を示す図
【図８】本発明の各実施形態の遅延モニタ回路に対してばらつきを測定する装置を説明した図
【図９】チップ内のトランジスタ特性のばらつき測定結果を用いてばらつきを自動補正するための回路構成を示す図（実施形態５）
【図１０】比較回路の動作を説明した図
【図１１】比較回路の回路構成の一例を説明した図
【図１２】パルス発生器から出力されるパルス信号を説明した図
【図１３】本発明の実施の形態６における遅延回路の構成を示す図
【図１４】実施の形態６の遅延回路において、（ａ）標準的なインバータに再構成された場合の等価回路を示す図、（ｂ）nMOSトランジスタに敏感な構成に再構成された場合の等価回路を示す図、（ｃ）pMOSトランジスタに敏感な構成に再構成された場合の等価回路を示す図
【図１５】実施の形態６の遅延回路の変形例の構成を示す図
【図１６】実施の形態６の遅延回路の別の変形例の構成を示す図
【図１７】実施の形態６の遅延回路のさらに別の変形例の構成を示す図
【図１８】nMOSトランジスタとpMOSトランジスタが遅延特性に影響する従来の遅延回路の例を示す図
【図１９】図１８に示す遅延回路においてnMOSトランジスタ閾値電圧変動量ΔVthnとpMOSトランジスタ閾値変動量ΔVthpが遅延時間に及ぼす影響を説明するための図
【発明を実施するための形態】
【００２５】
以下、添付の図面を参照して、本発明に係る遅延モニタ回路及びそれに用いる遅延回路の実施の形態を説明する。
【００２６】
（実施の形態１）
１．構成
１．１  遅延モニタ回路
以下に説明する遅延モニタ回路は、チップ間またはチップ内のトランジスタの特性（閾値電圧等）のばらつきを検出するため、チップ上の信号伝搬の遅延時間を測定する回路である。
【００２７】
図１（ａ）に、遅延モニタ回路の構成を示す。同図に示すように、遅延モニタ回路１００は遅延回路１０を複数段直列に接続して構成されるリング発振回路である。ここで、遅延回路１０は、入力信号を反転させて出力するインバータ回路である。特に、本実施形態の遅延回路１０は、その構成が変更できる再構成可能に構成されている。再構成可能な遅延回路１０の詳細については後述する。遅延モニタ回路１００は、初段にNANDゲート５０を有し、Enable信号により発振をオン・オフできるようになっている。遅延モニタ回路１００の各遅延回路１０の構成は、シフトレジスタ５３からの制御信号により変更される。シフトレジスタ５３からの制御信号はデコーダ５５によりデコードされて各段の遅延回路１０に与えられる。これにより、各段の遅延回路１０の構成が設定される。シフタレジスタ５３の値は、シリアルデータとクロック信号で設定される。このようなシリアルインタフェースを持つことにより、テスト用のスキャンインタフェースと統合できる。遅延モニタ回路１００の出力の周波数（発振周波数）は、チップ上又はチップ外に設けられたカウンタ５７で測定される。
【００２８】
なお、本実施形態では、遅延モニタ回路をリング発振回路で構成し、チップ上の信号伝搬の遅延時間を周波数として測定した。しかしながら、遅延モニタ回路の構成は、これに限られず、図１（ｂ）に示すような、単に遅延回路を直列に複数段接続した遅延信号を生成する回路であってもよい。この場合、遅延モニタ回路の出力から直接遅延時間を測定することができる。
【００２９】
１．２  遅延回路
図２に、再構成可能な遅延回路１０の構成を示す。遅延回路１０は、プルアップ回路２とプルダウン回路３の直列回路を含む第１の反転論理ゲートと、プルアップ回路４とプルダウン回路５の直列回路を含む第２の反転論理ゲートとを含む。第１の反転論理ゲートのプルアップ回路２に対しては、電源電位との間にpMOSパストランジスタ６が直列に接続される。第１の反転論理ゲートのプルダウン回路３に対しては、グランドとの間にnMOSパストランジスタ７が直列に接続される。第２の反転論理ゲートのプルアップ回路４とプルダウン回路５それぞれの信号入力経路において、pMOSパストランジスタ８とnMOSパストランジスタ９とが直列に挿入されている。すなわち、遅延回路１０の入力ノードと、第２の反転論理ゲートのプルアップ回路４とプルダウン回路５それぞれの制御入力との間に、pMOSパストランジスタ８とnMOSパストランジスタ９とが直列に挿入されている。各パストランジスタ（パスゲート）６〜９のゲートに印加する制御信号（Ｃ１〜Ｃ４）の論理値を変更することにより、遅延回路１０の異なった遅延特性が実現できる。
【００３０】
このように、本実施形態の遅延回路１０は、プルアップ回路を２種類とプルダウン回路を２種類備えており、パストランジスタ６〜９によりそれらの動作を制御することができる。第１の反転論理ゲートに直列に挿入したパストランジスタ６、７により、第１の反転論理ゲートのプルアップ回路２とプルダウン回路３の動作の有無を独立に制御可能である。また、第２の反転論理ゲートの各入力に直列に挿入されたパストランジスタ８、９により、第２の反転論理ゲートへの信号伝達の有無を制御することができる。なお、信号伝達はパストランジスタ８、９を経て行われるため、伝達される信号の強度は閾値電圧分だけ減少する。
【００３１】
このような回路構成においては、プルアップ回路として、第１の反転論理ゲートのプルアップ回路２と、pMOSパストランジスタ８を経由して入力信号が与えられる第２の反転論理ゲートのプルアップ回路４のいずれかを用いることができる。また、プルダウン回路として、第１の反転論理ゲートのプルダウン回路３と、nMOSパストランジスタ９を経由して入力信号が与えられる第２の反転論理ゲートのプルダウン回路５のいずれかを用いることができる。
【００３２】
上記回路によれば、パストランジスタ６〜９への制御信号C1〜C4の論理値を変更することにより、合計４通りの異なった遅延特性を実現することができる。この遅延回路をＭ段直列に接続して遅延モニタ回路を構成すると、４M通りの異なった遅延経路の伝搬遅延時間を測定することが可能になる。
【００３３】
図３は、図２に示す遅延回路のより具体的な構成の例を示した図である。図３は、プルアップ回路およびプルダウン回路の最も簡単な構成を示しており、プルアップ回路２、４およびプルダウン回路３、５をそれぞれ１つのpMOSトランジスタおよび１つのnMOSトランジスタで構成している。各パストランジスタ６〜９のゲート電位C1, C2,C3, C4をそれぞれ、電源電位(論理値「１」に対応)もしくはグランド電位(論理値「０」に対応)させることにより、各パストランジスタ６〜９の導通／非導通を制御することができる。
【００３４】
下記表１に、パストランジスタ６〜９のゲートに印加する制御信号C1, C2, C3, C4の組み合わせと、その組み合わせにより構成される遅延回路１０の特性を示す。
【表１】
2015025682.tif 000003
【００３５】
図４に、各パストランジスタ６〜９のゲートに印加する信号値C1, C2, C3, C4の組み合わせにより構成が変化する、図３に示す遅延回路１０ａの等価回路を示す。
【００３６】
図４（ａ）は、制御信号C1, C2, C3, C4の論理値の組み合わせが、(0, 1, 1, 0)である場合の遅延回路１０ａの等価的な回路を示す。第２の反転論理ゲートには入力が加わらず、第１の反転論理ゲートのトランジスタ２ａ（プルアップ回路）及びトランジスタ３ａ（プルダウン回路）が動作する。この回路構成は、図１８（ａ）に示す回路と類似の遅延特性を示し、標準的なインバータ回路の構成となる。
【００３７】
図４（ｂ）は、制御信号C1,C2, C3, C4の論理値の組み合わせが(0, 0, 1, 1)である場合の遅延回路１０ａの等価回路を示す。第１の反転論理ゲートのトランジスタ２ａ（プルアップ回路）と、nMOSパストランジスタ９を経由した第２の反転論理ゲートのトランジスタ５ａ（プルダウン回路）が動作する。この回路構成は、図１８（ｂ）に示す回路と類似の遅延特性を示し、nMOSトランジスタの閾値変動に敏感（以下単に「nMOSトランジスタに敏感」ともいう）な回路構成となる。
【００３８】
図４（ｃ）は、制御信号C1, C2, C3, C4の論理値の組み合わせが(1, 1, 0, 0)である場合の遅延回路１０ａの等価回路を示す。第１の反転論理ゲートのトランジスタ３ａ（プルダウン回路）と、pMOSパストランジスタ８を経由した第２の反転論理ゲートのトランジスタ４ａ（プルアップ回路）が動作する。この回路構成は、図１８（ｃ）に示す回路と類似の遅延特性を示し、pMOSトランジスタの閾値変動に敏感（以下単に「pMOSトランジスタに敏感」ともいう）な回路構成となる。
【００３９】
以上の通り、遅延回路１０によれば、パストランジスタ６〜９に与える制御信号の論理値の組み合わせを変更することにより、複数の遅延特性を実現することができる。
【００４０】
２．ばらつきの評価
上記の構成を有する遅延モニタ回路１００を用いたばらつきの評価について以下に説明する。
【００４１】
２．１  チップ間ばらつき
チップ間ばらつきの評価においては、遅延モニタ回路１００において、全ての段の遅延回路１０を同じ構成に制御する。ここで、チップ内ばらつき量を考慮して遅延モニタ回路１００の段数を決定する必要がある。
【００４２】
nMOSトランジスタのばらつきを評価する際、全ての段の遅延回路１０を、図４（ｂ）に示すようなnMOSトランジスタに敏感な構成に設定し、遅延モニタ回路１００の発振周波数を測定する。すなわち、パストランジスタ８がオフされ、パストランジスタ９がオンに制御されて、すべての段の遅延回路１０が同じ構成となっている。
【００４３】
同様に、pMOSトランジスタのばらつき評価する際は、すべての段の遅延回路１０を、図４（ｃ）に示すようなpMOSトランジスタに敏感な構成に設定する。
【００４４】
また、標準インバータからなる回路の特性を評価する際は、すべての段の遅延回路１０を、図４（ａ）に示すような標準インバータとなるように構成する。
【００４５】
このように、３種類の異なった遅延特性を評価でき、非特許文献１の方法を用いて、測定値から、プロセスパラメータの変動量に推定できる。例えば，ばらつき要因としてnMOSトランジスタとpMOSトランジスタの閾値電圧だけを仮定した場合，式(1)と式(2)の１次近似が成り立つ。
Δｆn＝ｋn,nΔＶthn＋ｋn,pΔＶthp          （１）
Δｆp＝ｋp,nΔＶthn＋ｋp,pΔＶthp          （２）
【００４６】
ここで，ΔｆnとΔｆpは、nMOSトランジスタに敏感な構成とpMOSトランジスタに敏感な構成における周波数の測定値と予測値の差である。kn,nとkn,pは，nMOSトランジスタとpMOSトランジスタに対する、nMOSトランジスタに敏感な構成における周波数の感度である．kp,nとkp,pはpMOSトランジスタに敏感な構成における周波数の感度である。ΔＶthnとΔＶthpはそれぞれnMOSトランジスタとpMOSトランジスタの閾値電圧の変動量である。感度はシミュレーションにより求めることができ、閾値電圧の変動量ΔＶthn、ΔＶthpは、測定した周波数の変動量より推定できる。
【００４７】
２．２  チップ内ばらつき
チップ内ばらつきを評価するために，従来は同じ回路種類をチップ上に多数搭載し，各インスタンスの特性から統計的にばらつきを評価していた。本実施形態の遅延モニタ回路１００によれば、ある段の遅延回路の遅延特性を、他の段と異ならせることにより、その段の遅延を測定可能にする。このように、ある特定の段を、他の回路と異なった構成にすることによりチップ内ばらつきを１つの回路で評価できる。
【００４８】
まず，ある特定の段（対象段）以外のすべての段の遅延を標準インバータ（図４（ａ）に示す構成）と同じに設定し、特定の段の遅延をより大きな値に設定する。このため、特定の段（対象段）以外のすべての段の構成を標準インバータ（図４（ａ））の構成に設定し、特定の段の構成を、図４（ｂ）または図４（ｃ）に示す構成に設定する。そして、特定の段を順次変更（走査）しながら，遅延モニタ回路１００の出力信号の発振周波数を測定することで、nMOSトランジスタまたはpMOSトランジスタのばらつきを評価することができる。対象段の遅延回路１０をnMOSトランジスタに敏感またはpMOSトランジスタに敏感となるように設定することにより、nMOSトランジスタとpMOFETのばらつきをそれぞれ独立に評価する。
【００４９】
次に、一例として、nMOSトランジスタのばらつきの推定に関して説明する．この場合、ある特定の段のインバータは、図４（ｂ）に示すような回路構成に構成し、それ以外の段のインバータは図４（ａ）に示すような標準インバータの回路構成に構成する。このとき、測定される周波数fn,1は、パストランジスタ９とそれにゲートが接続されるnMOSトランジスタ５ａそれぞれの閾値電圧の感度係数等を用いて次式で表すことができる。
ｆn, 1＝ｆn, 10＋ｋn,1ΔＶthn,1＋ｋn,2ΔＶthn,2＋α          （３）
【００５０】
ここで，fn,10はばらつきがないときのシミュレーションにおける予測値であり、αは特定の段以外のすべての段における変動量の総和である。
段数が充分多い場合，各段のランダムばらつきは平均化され，αを一定だと仮定することができる。kn,1とkn,2は各nMOSトランジスタ９、５ａの閾値電圧の変動に対する周波数の感度である。ΔVthn,1とΔVthn,2はnMOSトランジスタ９、５ａの閾値電圧のばらつき量を表す。
【００５１】
各インバータ段に対して式(３)が得られ，よって、Ｎ段数分の測定値が得られる。従って，kn,1＝kn,2と、また、ΔVthn,1とΔVthn,2の分散が等しいと仮定して統計的に処理することで、nMOSトランジスタの閾値Ｖthnのばつきσを取得できる。
σΔｆn＝ｋnσVthn              （４）
【００５２】
pMOSトランジスタの閾値電圧のばらつきも同様に推定する。
【００５３】
３．まとめ
以上のように、本実施形態の遅延回路１０は再構成可能な遅延回路であって、入力信号を入力する入力ノードと、出力信号を出力する出力ノードと、第１の反転回路と、第２の反転回路とを備える。第１の反転回路は、入力信号に基づきオンしたときに電源電位を出力ノードに接続するプルアップ回路２と、入力信号に基づきオンしたときにグランド電位を出力ノードに接続するプルダウン回路３との直列回路を含む。第２の反転回路は、入力信号に基づきオンしたときに電源電位を出力ノードに接続するプルアップ回路４と、入力信号に基づきオンしたときにグランド電位を出力ノードに接続するプルダウン回路５との直列回路を含む。さらに、遅延回路１０は、第１の反転回路のプルアップ回路２と電源電位との間に直列に接続されたパストランジスタ６と、第１の反転回路のプルダウン回路３とグランド電位との間に直列に接続されたパストランジスタ７を備える。さらに、遅延回路１０は、入力ノードと第２の反転回路のプルアップ回路４の入力との間に直列に接続されたパストランジスタ８と、入力ノードと第２の反転回路のプルダウン回路５の入力との間に直列に接続されたパストランジスタ９と、を備える。パストランジスタ６〜９のゲートに印加する制御信号Ｃ１〜Ｃ４の組み合わせにより、遅延回路１０の遅延特性が変更される。
【００５４】
また、本実施形態の遅延モニタ回路１００は、集積回路内の信号伝搬時間の遅延を測定する回路であって、上記の構成を有する再構成可能な遅延回路１０を複数段直列に接続した回路を含む。
【００５５】
遅延回路１０が上記の構成を有することで、遅延回路１０を、pMOSトランジスタに敏感な構成やnMOSトランジスタに敏感な構成等、種々の構成に設定することができる。このため、遅延回路１０を測定目的に応じて適宜構成することで、１つの遅延モニタ回路により、複数種類の測定が実施可能となる。これにより、測定種類毎に遅延モニタ回路を配置する必要がなくなり、結果としてチップ面積の増大を抑制できる。
【００５６】
（実施の形態２）
本実施形態では、遅延回路１０の別の構成を示す。
【００５７】
図５に本実施形態における遅延回路の構成を示す。本実施形態の遅延回路１０ｂでは、図２または図３に示す実施の形態１の遅延回路１０ａの構成において、さらに、pMOSパストランジスタ８およびnMOSパストランジスタ９それぞれに対して、pMOSパストランジスタ２１およびnMOSパストランジスタ２３が並列に接続されている。すなわち、第２の反転論理ゲートの入力に直列に接続するパストランジスタとして、２個のパストランジスタが並列に接続されている。なお、ここでは、２個のパストランジスタを並列に接続した例を説明するが、３個以上のパストランジスタを並列に接続してもよい。
【００５８】
図６に、本実施形態の遅延回路１０ｂのレイアウト例を示す。レイアウトに依存する特性ばらつきを小さくするために、nMOSパストランジスタ９、２３(pMOSパストランジスタ８、２１)対の２つのゲートは同じソース拡散領域を共有させている。
【００５９】
下記の表２に、パストランジスタ６〜９、２１、２３のゲートに印加する制御信号C1, C2, C3, C4, C5, C6の組み合わせと、その組み合わせにより構成される遅延回路１０ｂの特性を示す。
【表２】
2015025682.tif 000004
【００６０】
このような遅延回路１０ｂの構成により、パストランジスタ単位でチップ内ばらつきを評価することが可能となる。
【００６１】
例えば、制御信号C1, C2, C3, C4, C5, C6 の論理値の組み合わせが(0,0,1,1,1,0) と(0,0,1,0,1,1)の場合に、図４（ｂ）と同様の遅延特性が得られる。この両者の組み合わせにおいて異なる点は、第２の反転論理ゲートのプルダウンnMOSトランジスタ５ａのゲートに信号を印加するnMOSパストランジスタである。そのため、両者の遅延時間の差をとることにより、該当する二個のnMOSトランジスタ９、２３のチップ内ばらつきを評価することができる。同様に、信号C1, C2, C3, C4, C5, C6 の論理値の組み合わせが(1,1,0,0,1,0) と(1,1,1,0,0,0) の場合の遅延時間の差をとることにより、pMOSトランジスタ８、２１のチップ内ばらつきを評価することができる。
【００６２】
本実施形態の遅延回路１０ｂを各段に有する遅延モニタ回路１００を用いた、チップ内ばらつきの評価について説明する。
【００６３】
まず，ある特定の段（対象段）以外のすべての段の遅延を標準インバータと同じに設定し、特定の段の遅延を大きく設定する。以下、一例として、nMOSトランジスタのチップ内ばらつきを評価する際の構成を説明する。
【００６４】
対象段について、１回目の測定において、nMOSパストランジスタ９をオンにし（nMOSパストランジスタ２３はオフ）、２回目の測定において、nMOSパストランジスタ２３をオンにする（nMOSパストランジスタ９はオフ）。そして、これらの２つの測定値の差より、パストランジスタ９とパストランジスタ２３の特性差を評価する。そして、対象段を走査しながら、発振周波数を測定することでnMOSトランジスタのばらつきを評価する。対象段をnMOSトランジスタに敏感あるいはpMOSトランジスタに敏感となるように設定することにより、nMOSトランジスタとpMOFETのばらつきを独立に評価する。
【００６５】
次に、nMOSトランジスタのばらつきの推定に関して詳しく説明する。図５において、nMOSパストランジスタ９のみをオンにした時の周波数，fn,1と、nMOSパストランジスタ２３のみをオンにした時の周波数，fn,2はそれぞれのパストランジスタの感度係数を用いて次の一次近似式で表すことができる．
【００６６】
ｆn, 1＝ｆn, 10＋ｋn,1ΔＶthn,1＋α          （５）
ｆn, 2＝ｆn, 20＋ｋn,2ΔＶthn,2＋α          （６）
ここで，fn,10 とfn,20 はばらつきがないときのシミュレーションにおける予測値であり、αは非均質なインバータ段以外のすべてのインバータ段の変動量の総和である。段数が充分長い場合、各段のランダムばらつきは平均化され、αを一定と仮定することができる。係数kn,1とkn,2は各パストランジスタの閾値電圧の変動に対する周波数の感度である。ΔVthn,1 とΔVthn,2 は各パスゲートの閾値電圧のばらつき量を表す。kn,1 = kn,2 = kn を考慮すると，式(5)と(6)の差より，周波数の差とパストランジスタ同士の閾値電圧差の間に次の関係が得られる。
Δｆn＝ｋnΔVthn              （７）
【００６７】
各段に対して式(7)が得られ，段数Ｎ個の測定値が得られる．従って，Δfnのばらつきσを取得でき，そのばらつきを用いて閾値電圧のばらつきσΔVthnを次のように推定する。
σΔｆn＝ｋnσΔVthn              （８）
σΔＶthn＝σΔVthn／（√２）     （９）
【００６８】
pMOSトランジスタの閾値電圧ばらつきも、nMOSトランジスタの場合と同様に推定できる。
【００６９】
本実施形態の遅延回路１０ｂの構成によれば、チップ内のトランジスタ毎のばらつきを精度よく測定することができる。
【００７０】
（実施の形態３）
本実施形態では、遅延回路のさらに別の構成を示す。
【００７１】
実施の形態１において、信号C1, C2, C3, C4が印加された場合に、第２の反転論理ゲートにおいて、pMOSトランジスタ４ａ及びnMOSトランジスタ５ａのゲートに接続するパストランジスタ８、９のいずれか一方はオフに制御される。このため、そのオフに制御されたパストランジスタ８、９に接続される方のトランジスタ４ａまたは５ａのゲート電位はフローティング電位となる。ゲートがフローティング電位となるトランジスタ４ａまたは５ａは、遅延回路１０ａのインバータ機能には寄与せず、理想的には非導通状態となっているはずである。しかし、実際には、ゲートがフローティング電位となっていることから、トランジスタ４ａまたは５ａにおいてはリーク電流が流れるおそれがある。このリーク電流は遅延回路１０aの遅延特性に影響を及ぼすため、測定精度の低下を招くおそれがある。そこで、本実施形態では、このリーク電流の問題を解決するための遅延回路の構成を説明する。図７に本実施形態の遅延回路の構成例を示す。
【００７２】
図７（ａ）に示す遅延回路１０ｃでは、図３に示す遅延回路の第２の反転論理ゲートにおけるpMOSトランジスタ４ａと電源との間にpMOSパストランジスタ３１が挿入されている。さらに、第２の反転論理ゲートにおけるnMOSトランジスタ５ａとグランド（グランド電位）との間にnMOSパストランジスタ３２が挿入されている。
【００７３】
この構成において、第２の反転論理ゲートにおけるゲート電位がフローティング電位となるトランジスタ４ａまたは５ａに接続する方のパストランジスタ３１または３２を、オフさせる。これにより、電源とpMOSトランジスタ４ａ間の経路またはnMOSトランジスタ５ａとグランド間の経路が遮断されるため、pMOSトランジスタ４ａまたはnMOSトランジスタ５ａでのリーク電流を防止できる。例えば、nMOSトランジスタ５ａのゲート電位がフローティング電位となる場合（図４（ａ）、（ｃ）の場合）、nMOSパストランジスタ３２をオフさせる。これにより、nMOSトランジスタ５ａとグランド間の経路が遮断されるため、nMOSトランジスタ５ａからグランドへ流れるリーク電流を防止できる。また、pMOSトランジスタ４ａのゲート電位がフローティング電位となる場合（図４(a)、（ｂ）の場合）、pMOSパストランジスタ３１をオフさせる。これにより、pMOSトランジスタ４ａと電源間の経路が遮断されるため、電源からpMOSトランジスタ４ａへ流れるリーク電流を防止できる。なお、第２の反転論理ゲートにおけるpMOSトランジスタ４ａとpMOSパストランジスタ３１の位置を入れ替えてもよい。また、nMOSトランジスタ５ａとnMOSパストランジスタ３２の位置を入れ替えてもよい。
【００７４】
図７（ｂ）は、本実施形態の遅延回路の別の構成例を示した図である。図７（ｂ）に示す遅延回路１０ｄでは、図３に示す遅延回路の第２の反転論理ゲートにおけるpMOSトランジスタ４ａのゲートと電源との間にpMOSプルアップトランジスタ３３が挿入されている。さらに、第２の反転論理ゲートにおけるnMOSトランジスタ５ａのゲートとグランドとの間にnMOSプルダウントランジスタ３４が挿入されている。
【００７５】
この構成において、第２の反転論理ゲートにおけるゲート電位がフローティング電位となるおそれがあるトランジスタ４ａまたは５ａのゲートに接続する方のトランジスタ３３または３４をオンさせる。これにより、トランジスタ４ａまたは５ａのゲート電位を電源電位またはグランド電位に制御できるため、トランジスタ４ａまたは５ａを完全にオフすることが可能となり、リーク電流を防止できる。
【００７６】
例えば、nMOSトランジスタ５ａのゲート電位がフローティング電位になるおそれがある場合（図４（ａ）、（ｃ）の場合）、nMOSトランジスタ３４をオンさせる。これにより、nMOSトランジスタ５ａが完全にオフするため、nMOSトランジスタ５ａでのリーク電流を防止できる。また、pMOSトランジスタ４ａのゲート電位がフローティング電位となるおそれがある場合（図４（a）、（ｂ）の場合）、pMOSトランジスタ３３をオンさせる。これにより、pMOSトランジスタ４ａが完全にオフするため、pMOSトランジスタ４ａでのリーク電流を防止できる。
【００７７】
なお、図７に示したリーク電流を防止するための構成は、実施の形態２の遅延回路の構成に対しても適用できる。
【００７８】
（実施の形態４）
上記各実施形態における遅延回路で構成された遅延モニタ回路を用いて集積回路（半導体チップ）内の回路素子の特性のばらつきを測定する装置について説明する。
【００７９】
図８は、集積回路の回路素子の特性のばらつきを測定するための装置構成を示す。ばらつき測定装置５００は集積回路２００に含まれる回路素子（トランジスタ）の特性のばらつきを測定する装置である。集積回路２００は上記のいずれかの実施形態で示した再構成可能な遅延回路を含む遅延モニタ回路１００を備えている。
【００８０】
ばらつき測定装置５００は、集積回路２００の信号端子を介して、遅延モニタ回路１００内の各遅延回路の構成（すなわち、遅延特性）を設定するための設定信号を集積回路２００に送信する。この設定信号は、遅延モニタ回路１００において、遅延回路毎に回路構成を例えば図４に示す構成のいずれかに設定するための信号であり、すなわち、各段における制御信号C1, C2, C3, ...の論理値を設定する信号である。設定信号は、図１に示すシフトレジスタ５３の入力である。その後、ばらつき測定装置５００は、カウンタ５７により遅延モニタ１００の発振周波数を測定し、測定結果に基づきトランジスタのばらつきを測定する。ばらつき測定装置５００は、以下の動作を実行する制御装置（例えばＣＰＵ）を内部に備えている。制御装置は、上記の実施形態で説明した手順にしたがい発振周波数の測定結果を統計的に処理することで、pMOSトランジスタ及びnMOSトランジスタの閾値のばらつきを求めることができる。
【００８１】
例えば、半導体チップ内のトランジスタのばらつきを評価する場合、ばらつき測定装置５００は次の手順で動作する。
【００８２】
（第１のステップ）ばらつき測定装置５００は、遅延モニタ回路１００において、特定の段の遅延回路の構成と、その特定の段以外の段の遅延回路の構成とが異なるように各段における制御信号Ｃ１〜Ｃ４を設定して、各パストランジスタ６、７，・・・に印加する。
（第２のステップ）ばらつき判定装置５００は、遅延モニタ回路１００の発振周波数を測定する。
（第３のステップ）第１のステップと第２のステップとを、特定の段を順次変更（走査）しながら繰り返す。
（第４のステップ）第３のステップにより得られた測定結果に基づき、集積回路２００が形成されるチップ内の回路素子の特性のばらつきを測定する。
【００８３】
以上の処理により、チップ内のトランジスタのばらつきを評価することが可能となる。
【００８４】
また、チップ間のトランジスタのばらつきを評価する場合、ばらつき測定装置５００は次の手順で動作する。
【００８５】
（第１のステップ）ばらつき測定装置５００は、全ての段の遅延回路の構成が同じになるように各段において制御信号を設定し、各パストランジスタ６、７，・・・に印加する。
（第２のステップ）それらの制御信号を印加した状態で、遅延モニタ回路１００の発振周波数を測定する。
（第３のステップ）第２のステップにより得られた測定結果に基づき、集積回路２００が形成されるチップ間の回路素子の特性のばらつきを測定する。
【００８６】
以上の処理により、チップ間のトランジスタのばらつきを評価することが可能となる。
【００８７】
また、集積回路２００が実施の形態２（図５）で示したような第２の反転ゲートの各入力にパストランジスタ８と２１、９と２３が並列に接続されている遅延モニタ回路１０ｂを含む場合、ばらつき測定装置５００は以下の手順で動作してもよい。
【００８８】
ａ）pMOSトランジスタのばらつきを測定する場合
（第１のステップ）ばらつき測定装置５００は、特定の段の遅延回路の構成と、その特定の段以外の段の遅延回路の構成とが異なるように各段において制御信号を設定し、各パストランジスタ６〜９、２１、２３に印加する。
（第２のステップ）それらの制御信号を印加した状態で、遅延モニタ回路１００の発振周波数を測定する。
（第３のステップ）第１のステップと第２のステップとを、特定の段を順次変更しながら繰り返す。
（第４のステップ）第３のステップにより得られた測定結果に基づき、集積回路が形成されるチップ内の回路素子の特性のばらつきを測定する。
【００８９】
ここで、第２のステップは以下のステップを含む。
（第５のステップ）特定の段について、pMOSパストランジスタ８をオンし、pMOSパストランジスタ２１をオフして遅延モニタ回路１００の発振周波数を測定する。
（第６のステップ）特定の段において、pMOSパストランジスタ８をオフし、pMOSパストランジスタ２１をオンして遅延モニタ回路１００の発振周波数を測定する。
（第７のステップ）第５のステップの測定結果と第６のステップの測定結果の差分を計算する。
【００９０】
上記の処理により、チップ内のトランジスタのばらつきをトランジスタ単位で評価することが可能となる。
【００９１】
ｂ）nMOSトランジスタのばらつきを測定する場合
（第１のステップ）ばらつき測定装置５００は、特定の段の遅延回路の構成と、その特定の段以外の段の遅延回路の構成とが異なるように各段において制御信号を設定し、各パストランジスタ６〜９、２１、２３に印加する。
（第２のステップ）それらの制御信号を印加した状態で、遅延モニタ回路の出力を測定する。
（第３のステップ）特定の段を順次変更しながら第１のステップと第２のステップとを繰り返す。
（第４のステップ）第３のステップにより得られた測定結果に基づき、集積回路が形成されるチップ内の回路素子の特性のばらつきを測定する。
【００９２】
ここで、第２のステップは以下のステップを含む。
（第５のステップ）特定の段について、nMOSパストランジスタ９をオンし、nMOSパストランジスタ２３をオフして遅延モニタ回路１００の発振周波数を測定する。
（第６のステップ）特定の段において、nMOSパストランジスタ９をオフし、nMOSパストランジスタ２３をオンして遅延モニタ回路１００の発振周波数を測定する。
（第７のステップ）第５のステップの測定結果と第６のステップの測定結果の差分を計算する。
【００９３】
上記のばらつき測定方法により、チップ内のトランジスタのばらつきをトランジスタ単位で評価することが可能となる。
【００９４】
（実施の形態５）
本実施形態では、半導体チップ（集積回路）においてトランジスタ特性のばらつきの測定結果を用いてばらつきを自動補正する回路を説明する。図９に、トランジスタ特性のばらつきを自動補正する、ばらつき補正回路の構成を示す。
【００９５】
１．ばらつき補正回路の構成
図９に示すばらつき補正回路１５０は、パルス発生器６１と、遅延モニタ回路１００と、比較回路６３と、制御回路６５と、レジスタ６７ａ、６７ｂと、ＤＡコンバータ６９ａ、６９ｂとを含む。ばらつき補正回路１５０は、集積回路内に形成され、集積回路を構成するpMOSトランジスタ７１及びnMOSトランジスタ７２の特性のばらつきを補正する。
【００９６】
パルス発生器６１は遅延モニタ回路１００に印加するパルスを発生する。遅延モニタ回路１００及び遅延回路１０は実施の形態１で説明したものと同様の構成、機能を有する。パルス発生器６１から出力されるパルス信号のパルス幅は、遅延モニタ回路１００の遅延時間の基準値に対応する幅に設定される。遅延モニタ回路１００の遅延時間は、遅延回路１００を構成する遅延回路１０の構成（種類）に応じて変化する。
【００９７】
比較回路６３は、パルス発生器６１の出力と、遅延モニタ回路１００の出力とを比較し、比較結果を示す信号を出力する。具体的には、比較回路６３は、図１０に示すように、パルス発生器６１からの出力信号（パルス信号）の立ち下がりタイミング（遅延の基準値を与えるタイミング）と、遅延モニタ回路１００の出力信号の立ち上がりタイミングとを比較し、比較結果を示す信号を出力する。比較回路６３は例えば図１１に示すような位相周波数検出回路(phase frequency detector)を用いて構成できる。図１１に示す回路は、パルス発生器６１の出力信号の立ち下がりが遅延モニタ回路１００の出力信号の立ち上がりよりも早いときは、(UP,DOWN)=(H,L)となる出力信号を出力する。パルス発生器６１の出力信号の立ち下がりが遅延モニタ回路１００の出力信号の立ち上がりよりも遅いときは、(UP,DOWN)=(L,H)となる出力信号を出力する。パルス発生器６１の出力信号の立ち下がりと、遅延モニタ回路１００の出力信号の立ち上がりがともに発生すると、リセットパルスがフリップフロップに入力され、フリップフロップがリセットされる。
【００９８】
制御回路６５はパルス発生器６１および遅延モニタ回路１００を制御する。具体的には、制御回路６５は、遅延モニタ回路１００内の各遅延回路１０の構成を図４（ａ）〜（ｃ）のいずれかに示す構成に変更するための制御信号を遅延モニタ回路１００に供給する。同時に、制御回路６５は、パルス発生器６１から出力されるパルスのパルス幅を、遅延モニタ回路１００の構成に応じた幅（遅延時間の基準値）に制御するための制御信号をパルス発生器６１に出力する。また、制御回路６５は、集積回路を構成するトランジスタ基板電圧を制御するための制御信号を出力する。
【００９９】
レジスタ６７ａ、６７ｂは、制御回路６５から出力されたトランジスタの基板電圧を制御するための制御信号の値（デジタル値）を保持する。具体的には、レジスタ６７ａは、pMOSトランジスタの基板電圧(nウエル電圧)VNWを制御するための制御信号の値（デジタル値）を保持する。レジスタ６７ｂは、nMOSトランジスタの基板電圧（pウエル電圧）VPWを制御するための制御信号の値（デジタル値）を保持する。
【０１００】
ＤＡ(Digital to Analog)コンバータ６９ａ、６９ｂはレジスタ６７ａ、６７ｂに保持された値に基づき、pMOSトランジスタ７１及びnMOSトランジスタ７２の基板電圧（ＶＮＷ、ＶＰＷ）をそれぞれ制御するための制御信号（アナログ信号）を出力する。基板電圧の制御により、pMOSトランジスタ７１及びnMOSトランジスタ７２のばらつきが補正される。
【０１０１】
２．ばらつき補正動作
以下、ばらつき補正回路１５０によるばらつき補正動作について説明する。なお、以下では、一例として、集積回路の動作中、常時、チップ間ばらつきの自動補正を行う場合の動作を説明する。
【０１０２】
制御回路６５は、遅延モニタ回路１００の全段の遅延回路１０の構成を、図４（ｂ）に示す構成（nMOSトランジスタに敏感な構成）または図４（ｃ）に示す構成（pMOSトランジスタに敏感な構成）に切り替える。その際、制御回路６５は、パルス発生器６１から出力されるパルスのパルス幅を、遅延回路１０の構成に応じたパルス幅に制御する。
【０１０３】
図１２は、遅延回路１０の構成を図４（ｂ）または図４（ｃ）に示す構成に切り替えながらばらつきを自動補正する場合に、パルス発生器６１から出力されるパルス信号を説明した図である。同図に示すように、制御回路６５は、遅延回路１０の構成を図４（ｂ）または図４（ｃ）に示す構成に設定する。同時に、制御回路６５は、パルス発生器６１から出力されるパルス信号のパルス幅を設定した遅延回路１０の構成に応じたパルス幅に制御する。なお、制御回路６５は、遅延回路１０の構成を図４（ｂ）（または図４（ｃ））に示す構成に設定した後、次に図４（ｂ）（または図４（ｃ））に示す構成に設定するまでの間、所定のインターバル（例えば１０００クロック分の期間）を設けている。このようにインターバルを設けるのは、トランジスタの基板電圧の応答時間がかかることによる。すなわち、後述するように、遅延回路を図４（ｂ）または図４（ｃ）に示す構成に設定した際のトランジスタ特性の測定結果を用いて、トランジスタの基板電圧を制御する。その際、基板電圧が安定するまでに時間がかかるため、基板電圧の変化が安定した後に次の測定サイクルに入る必要があるからである。
【０１０４】
パルス発生器６１は、制御回路６５の制御に基づきクロック信号からパルス信号を生成し、出力する。遅延モニタ回路１００は、パルス発生器６１からのパルス信号を入力し、遅延回路１０の構成に応じた遅延時間を有する出力信号を出力する。例えば、制御回路６５によって各遅延回路１０が図４（ｂ）に示す構成（nMOSトランジスタに敏感な構成）に再構成されている場合、遅延モニタ回路１００から出力される出力信号は、nMOSトランジスタの特性ばらつきを反映した遅延時間を有する。よって、遅延モニタ回路１００から出力される出力信号の遅延時間を判断することにより、nMOSトランジスタの特性を判断することができる。
【０１０５】
比較回路６３は、パルス発生器６１からの出力信号（パルス信号）と、遅延モニタ回路１００からの出力信号とを入力し、遅延モニタ回路１００の遅延時間と、遅延時間の基準値（パルス発生器６１の出力信号のパルス幅）とを比較する。具体的には、比較回路６３は、図１０に示すように、遅延モニタ回路１００の出力信号の立ち上がりタイミング（遅延時間）と、パルス発生器６１からの出力信号（パルス信号）の立ち下がりタイミング（遅延時間の基準値）とを比較する。そして、比較回路６３は、遅延モニタ回路１００の出力信号の立ち上がりタイミングが、パルス発生器６１からの出力信号の立ち下がりタイミングよりも遅い場合、遅延モニタ回路１００の遅延時間が基準値よりも大きいと判定する。一方、遅延モニタ回路１００の出力信号の立ち上がりタイミングが、パルス発生器６１からの出力信号の立ち下がりタイミングよりも早い場合、遅延モニタ回路１００の遅延時間が基準値よりも小さいと判定する。
【０１０６】
遅延モニタ回路１００の遅延時間が、基準値（パルス発生器６１の出力信号のパルス幅）よりも大きい場合、トランジスタの遅延が大きいと考えられる。一方、遅延モニタ回路１００の遅延時間が基準値よりも小さい場合、トランジスタの遅延が小さくなっていると考えられる。トランジスタの遅延が大きい場合、遅延時間が基準値となるようにトランジスタの基板電圧を順方向バイアス方向に変化させることで、トランジスタの特性を補正する。一方、トランジスタの遅延が小さい場合、遅延時間が基準値となるようにトランジスタの基板電圧を逆方向バイアス方向に変化させることで、トランジスタ特性を補正する。
【０１０７】
制御回路６５は、比較回路６３の出力に基づいて基板に与える電圧を制御するための制御信号を出力する。制御回路６５から出力された制御信号の値はレジスタ６７ａ、６７ｂに保持される。
【０１０８】
例えば、各遅延回路１０が図４（ｂ）に示す構成（nMOSトランジスタに敏感な構成）に再構成されている場合に、比較回路６３の出力に基づき遅延モニタ回路１００の遅延時間が基準値よりも大きいと判断される場合、制御回路６５は、nMOSトランジスタ７２の特性に起因する遅延を小さくするようにnMOSトランジスタ７２の基板電圧ＶＰＷを制御する。この場合、制御回路６５は、nMOSトランジスタ７２の基板電圧ＶＰＷを順方向バイアス方向に変化させるための制御信号を出力する。一方、遅延モニタ回路１００の遅延時間が基準値よりも小さいと判断される場合、制御回路６５は、nMOSトランジスタ７２の特性に起因する遅延を大きくするようにnMOSトランジスタ７２の基板電圧ＶＰＷを制御する。この場合、制御回路６５は、nMOSトランジスタ７２の基板電圧ＶＰＷを逆方向バイアス方向に変化させるための制御信号を出力する。
【０１０９】
同様に、各遅延回路１０が図４（ｃ）に示す構成（pMOSトランジスタに敏感な構成）に再構成されている場合に、比較回路６３の出力に基づき遅延モニタ回路１００の遅延時間が基準値よりも大きいと判断される場合、制御回路６５は、pMOSトランジスタ７１に起因する遅延を小さくするようにpMOSトランジスタ７１の基板電圧ＶＮＷを制御するための制御信号を出力する。一方、遅延モニタ回路１００の遅延時間が基準値よりも小さいと判断される場合、制御回路６５は、pMOSトランジスタ７１に起因する遅延を大きくするようにpMOSトランジスタ７１の基板電圧ＶＮＷを制御するための制御信号を出力する。
【０１１０】
以上のように、制御回路６５は、各遅延回路１０の構成を切替えながらpMOSトランジスタ７１およびnMOSトランジスタ７２の特性を測定し、その測定結果に応じてpMOSトランジスタ７１およびnMOSトランジスタ７２の基板電圧ＶＮＷ、ＶＰＷを制御するための制御信号を出力する。制御回路６５から出力された、pMOSトランジスタ７１の基板電圧VNWを制御するための制御信号の値は、pMOSトランジスタ制御用のレジスタ６７ａに保持される。また、nMOSトランジスタ７２の基板電圧VPWを制御するための制御信号の値は、nMOSトランジスタ制御用のレジスタ６７ｂに保持される。
【０１１１】
ＤＡコンバータ６９ａ、６９ｂは、レジスタ６７ａ、６７ｂに保持された制御信号の値に基づき、pMOSトランジスタ７１及びnMOSトランジスタ７２の基板電圧をそれぞれ発生する。これにより、集積回路を構成するpMOSトランジスタ７１及びnMOSトランジスタ７２の特性が標準的な特性に補正される。
【０１１２】
このように、集積回路の動作中、常時トランジスタ特性の補正に必要な基板電圧を求め、その値をレジスタ６７ａ、６７ｂに保持し、それに基づきばらつきを自動補正した。この場合、レジスタ６７ａ、６７ｂの値が常時更新されるため、動作温度や供給電圧が変動した場合や、経年劣化でトランジスタ特性が変動した場合でも、回路の動作速度を一定に保つことができる。
【０１１３】
なお、以上の説明では、遅延回路１０の構成を、図４（ｂ）または（ｃ）に示す構成に再構成しながら補正動作を行う例を説明したが、遅延回路１０の構成を図４（ａ）、（ｂ）、（ｃ）に示す構成に再構成し、各構成でトランジスタ特性を測定してもよい。この場合は、遅延モニタ回路１００の異なる構成のそれぞれについて特性を測定し、トランジスタの基板電圧を例えば下記の表３に示すロジックにしたがい制御すればよい。表３では、遅延回路１０を各構成に再構成して測定したときの遅延モニタ回路１００の遅延時間が基準値以上の場合を「１」、基準値未満の場合を「０」としている。また、基板電圧を増加させる場合を「＋１」、基板電圧を低下させる場合を「−１」、何も変化させない場合を「０」としている。なお、表３において、回路が正常動作している場合に発生し得ない組み合わせについては排除してある。
【表３】
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【０１１４】
前述のように、本実施形態では、ばらつき補正のための情報がレジスタ６７ａ、６７ｂに保持される。このため、レジスタ６７a、６７ｂを所望のタイミングで更新することで、所望のタイミングでの半導体チップの状態（動作環境、経年劣化等）を反映したばらつき補正が可能となる。トランジスタ特性のばらつきを自動補正するタイミングついては、上記以外に例えば以下の例が考えられる。
（１）所定期間毎
所定期間毎に必要な基板電圧を求め、その値をレジスタ６７ａ、６７ｂに保持する。所定の間隔としては、１月、１年等任意の時間間隔を設定できる。
（２）動作環境の変動が予測された時
集積回路の動作中において動作環境(温度、電圧等)の変動を予測し、変動する可能性のある場合に、トランジスタ特性の補正に必要な基板電圧を求め、その値をレジスタ６７ａ、６７ｂに保持する。そして、ＤＡコンバータ６９ａ、６９ｂは、レジスタ６７ａ、６７ｂの値に基づき動作させる。
（３）電源投入時
集積回路の電源投入時に、トランジスタ特性の補正に必要な基板電圧を求め、その値をレジスタ６７ａ、６７ｂに保持する。それ以降は、電源投入時に更新されたレジスタ６７ａ、６７ｂの値に基づきＤＡコンバータ６９ａ、６９ｂを動作させる。
（４）製品テスト時
集積回路の製造後のテスト時に、トランジスタ特性の補正に必要な基板電圧を求め、その値をレジスタ６７ａ、６７ｂに保持しておく。それ以降は、レジスタ６７ａ、６７ｂの値に基づきＤＡコンバータ６９ａ、６９ｂを動作させる。
【０１１５】
なお、上記の例では、トランジスタの基板電圧を変更することでトランジスタ特性のばらつきを補正したが、ばらつきの補正方法はこれに限定されない。例えば、トランジスタ特性の測定結果に基づきクロック周波数や電源電圧を調節してもよい。
【０１１６】
また、上記の例では、遅延モニタ回路１００を実施の形態１で示した遅延回路１０で構成したが、遅延モニタ回路を、実施の形態２〜４または後述する実施の形態６で示す遅延回路で構成してもよい。
【０１１７】
また、上記の例では、チップ間ばらつきを自動補正する例を説明したが、チップ内ばらつきを自動補正することもできる。その場合、制御回路６５は、実施の形態１等で説明したように、対象段とそれ以外の段の構成とを異ならせるよう各段の遅延回路の構成を制御する。そして、制御回路６５は、対象段を切り替えながら対象段のトランジスタの特性を測定し、測定結果にもとづきトランジスタのばらつきを補正する。
【０１１８】
３．まとめ
以上のように本実施形態のばらつき補正回路１５０は、集積回路におけるトランジスタ（回路素子）の特性のばらつきを補正するばらつき補正回路であって、遅延モニタ回路（１００）と、遅延モニタ回路で測定された信号伝搬遅延に基づきトランジスタの特性のばらつきを補正する補正回路（６３、６５、６７ａ−６７ｂ、６９ａ−６９ｂ）とを備える。このばらつき補正回路によれば、集積回路を構成するトランジスタの特性ばらつきを自動で補正することができる。
【０１１９】
（実施の形態６）
実施の形態１〜４で示した遅延回路では、第１の反転論理ゲートにおいて、プルアップ回路２をpMOSパストランジスタ６の低圧側に配置し、プルダウン回路３をnMOSパストランジスタ７の高圧側に配置していた。これに対して、本実施形態の遅延回路では、図１３に示すように、第１の反転論理ゲートにおいて、プルアップ回路２をpMOSパストランジスタ６の高圧側に配置し、プルダウン回路３をnMOSパストランジスタ７の低圧側に配置している。
【０１２０】
すなわち、図１３（ａ）に示すように、プルアップ回路２と第１の反転論理ゲートの出力端（Out）の間に、pMOSパストランジスタ６を直列に接続する。また、出力端（Out）とプルダウン回路３の間にnMOSパストランジスタ７を直列に接続する。図１３（ａ）に示す回路構成によれば、プルアップ回路２およびプルダウン回路３は、トランジスタの基板電圧の影響をより受けにくくなるため、論理反転信号をより精度よく生成することが可能となる。
【０１２１】
図１３（ｂ）は、図１３（ａ）に示す構成において、プルアップ回路およびプルダウン回路の最も簡単な構成例を示している。図１３（ｂ）では、プルアップ回路２、４およびプルダウン回路３、５をそれぞれ１つのpMOSトランジスタおよび１つのnMOSトランジスタで構成している。
【０１２２】
図１３に示す遅延回路１０’、１０’aにおけるパストランジスタ６〜９のゲートに印加する制御信号C1, C2, C3, C4の組み合わせと、その組み合わせにより構成される遅延回路１０の特性との関係は表１に示したものと同様である。
【０１２３】
図１４は、図１３（ｂ）に示す遅延回路１０’aから得られる再構成された遅延回路の等価回路を示した図である。図１４（ａ）は、標準的なインバータに再構成された遅延回路の構成を示す。図１４（ｂ）は、nMOSトランジスタに敏感な構成に再構成されたときの構成を示す。図１４（ｃ）は、pMOSトランジスタに敏感な構成に再構成されたときの構成を示す。
【０１２４】
図１５〜図１７は、図１３（ｂ）に示す遅延回路１０’ａの変形例を示す。図１５は、図１３（ｂ）に示す遅延回路１０’ａの構成において、pMOSパストランジスタ８およびnMOSパストランジスタ９それぞれに対して、さらに、pMOSパストランジスタ２１およびnMOSパストランジスタ２３が並列に接続された構成を示す。この遅延回路１０’ｂにおけるパストランジスタ６〜９、２１、２３のゲートに印加する制御信号C1, C2, C3, C4, C5, C6の組み合わせと、その組み合わせにより構成される遅延回路１０の特性との関係は表２に示したものと同様である。この構成によれば、実施の形態２における図５に示す回路と同様に、パストランジスタ単位でチップ内ばらつきの評価が可能となる。
【０１２５】
図１６に示す回路では、図１３（ｂ）に示す遅延回路１０’ａの第２の反転論理ゲートにおけるpMOSトランジスタ４ａと電源との間にpMOSパストランジスタ３１が挿入されている。さらに、第２の反転論理ゲートにおけるnMOSトランジスタ５ａのグランドとの間にnMOSパストランジスタ３２が挿入されている。この回路構成により、実施の形態３における図７（ａ）に示す回路と同様に、ｐMOSトランジスタ４ａまたはnMOSトランジスタ５ａにおけるリーク電流を防止することができる。
【０１２６】
図１７に示す回路では、図１３（ｂ）に示す遅延回路１０’ａの第２の反転論理ゲートにおけるpMOSトランジスタ４ａのゲートと電源との間にpMOSプルアップトランジスタ３３が挿入されている。さらに、第２の反転論理ゲートにおけるnMOSトランジスタ５ａのゲートとグランドとの間にnMOSプルダウントランジスタ３４が挿入されている。この回路構成により、実施の形態３における図７（ｂ）に示す回路と同様に、ｐMOSトランジスタ４ａまたはnMOSトランジスタ５ａにおけるリーク電流を防止することができる。
【産業上の利用可能性】
【０１２７】
本発明は、ASIC, CPU, メモリーなど、CMOS技術で製造される全ての集積回路の製造、開発における、ばらつき特性の評価およびその評価結果を考慮する種々の応用技術に対して有用である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【国際調査報告】
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