【事件の表示】
　特願２０００−２７７８２２「半導体記憶装置」拒絶査定不服審判事件〔平成１４年　３月２９日出願公開、特開２００２−　９４０１７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯 
　本願は、平成１２年９月１３日の出願であって、平成１９年８月２９日付けで手続補正がなされ、同年９月２８日付けで拒絶査定がなされ、それに対して、同年１０月３１日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後、平成２２年３月１０日付けで審尋がなされ、同年５月１０日に回答書が提出されたものである。 
 　 
２．平成１９年１０月３１日付けの手続補正についての却下の決定 
【補正の却下の決定の結論】 
　平成１９年１０月３１日付けの手続補正を却下する。 
 　 
【理由】 
（１）補正の内容 
　平成１９年１０月３１日付けの手続補正（以下「本件補正」という。）は、補正前の明細書（平成１９年８月２９日付けの手続補正により補正された明細書をいう。）の請求項１、２，４，５，６を、本件補正後の請求項１，２，４，５，６と補正するとともに、本件補正前の明細書の００２８段落ないし００３２段落を、本件補正後の明細書の００２８段落ないし００３２段落と補正するものであり、本件補正前後の請求項１，２，４，５，６は以下のとおりである。 
 　 
（本件補正前） 
　「【請求項１】
　セルトランジスタと、このセルトランジスタのソース、ドレイン端子間に並列接続され、下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタとを備えるメモリセルと、
　前記メモリセルが複数個直列接続されたメモリセルブロックと、
　前記メモリセルブロックが複数個配設されたメモリセルアレイと、
　前記下部電極の領域内に配置され、一端が前記下部電極に接続され、他端が前記セルトランジスタのソース端子に接続される第１のコンタクトと、
　前記強誘電体キャパシタの上部電極と前記セルトランジスタのドレイン端子とを直接或いは金属配線を介して接続する第２のコンタクトと、
を具備し、隣接した４個の前記上部電極から等距離である点が前記第２のコンタクトの領域内に含まれることを特徴とする半導体記憶装置。
　【請求項２】
　セルトランジスタと、このセルトランジスタのソース、ドレイン端子間に並列接続され、下部電極、強誘電体膜及び上部電極を有し、隣接した２個の前記下部電極同士が接続される強誘電体キャパシタとを備えるメモリセルと、
　前記メモリセルが複数個直列接続されたメモリセルブロックと、
　前記メモリセルブロックが複数個配設されたメモリセルアレイと、
　隣接し接続された２個の前記下部電極の領域内に配置され、一端が前記下部電極に接続され、他端が前記セルトランジスタのソース端子に接続される第１のコンタクトと、
　前記強誘電体キャパシタの上部電極と前記セルトランジスタのドレイン端子とを直接或いは金属配線を介して接続する第２のコンタクトと、
を具備し、隣接した４個の前記上部電極から等距離である点が前記第２のコンタクトの領域内に含まれることを特徴とする半導体記憶装置。」
「【請求項４】
　セルトランジスタと、このセルトランジスタのソース、ドレイン端子間に並列接続され、下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタとを備えるメモリセルと、
　前記メモリセルが複数個直列接続されたメモリセルブロックと、
　前記メモリセルブロックが複数個配設されたメモリセルアレイと、
　前記下部電極の領域内に配置され、一端が前記下部電極に接続され、他端が前記セルトランジスタのソース端子に接続される第１のコンタクトと、
　前記強誘電体キャパシタの上部電極と前記セルトランジスタのドレイン端子とを直接或いは金属配線を介して接続する第２のコンタクトと、
を具備し、隣接した４個の前記下部電極から等距離である点が前記第２のコンタクトの領域内に含まれることを特徴とする半導体記憶装置。
　【請求項５】
　セルトランジスタと、このセルトランジスタのソース、ドレイン端子間に並列接続され、下部電極、強誘電体膜及び上部電極を有し、隣接した２個の前記下部電極同士が接続される強誘電体キャパシタとを備えるメモリセルと、
　前記メモリセルが複数個直列接続されたメモリセルブロックと、
　前記メモリセルブロックが複数個配設されたメモリセルアレイと、
　隣接し接続された２個の前記下部電極の領域内に配置され、一端が前記下部電極に接続され、他端が前記セルトランジスタのソース端子に接続される第１のコンタクトと、
　前記強誘電体キャパシタの上部電極と前記セルトランジスタのドレイン端子とを直接或いは金属配線を介して接続する第２のコンタクトと、
を具備し、隣接した４個の内隣接し接続された２個の前記下部電極から等距離である点が前記第２のコンタクトの領域内に含まれることを特徴とする半導体記憶装置。
　【請求項６】
　セルトランジスタと、このセルトランジスタのソース、ドレイン端子間に並列接続され、下部電極、強誘電体膜及び上部電極を有し、隣接した２個の前記下部電極同士が接続される強誘電体キャパシタとを備えるメモリセルと、
　前記メモリセルが複数個直列接続されたメモリセルブロックと、
　前記メモリセルブロックが複数個配設されたメモリセルアレイと、
　隣接し接続された２個の前記下部電極の領域内に配置され、一端が前記下部電極に接続され、他端が前記セルトランジスタのソース端子に接続される第１のコンタクトと、
　前記強誘電体キャパシタの上部電極と前記セルトランジスタのドレイン端子とを直接或いは金属配線を介して接続する第２のコンタクトと、
を具備し、隣接した４個の前記第１のコンタクトから等距離である点が前記第２のコンタクトの領域内に含まれることを特徴とする半導体記憶装置。」 
 　 
（本件補正後） 
　「【請求項１】
　セルトランジスタと、このセルトランジスタのソース、ドレイン端子間に並列接続され、下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタとを備えるメモリセルと、
　前記メモリセルが複数個直列接続されたメモリセルブロックと、
　前記メモリセルブロックが複数個配設されたメモリセルアレイと、
　前記下部電極の領域内に配置され、一端が前記下部電極に接続され、他端が前記セルトランジスタのソース端子に接続される第１のコンタクトと、
　前記強誘電体キャパシタの上部電極と前記セルトランジスタのドレイン端子とを直接或いは金属配線を介して接続する第２のコンタクトと、
を具備し、隣接した４個の前記上部電極から等距離である点が前記第２のコンタクトの領域内に含まれ、前記メモリセルが複数個直列接続される方向を第１の方向とし、前記第１の方向と垂直な方向を第２の方向とし、前記隣接した４個の前記下部電極の内、前記第１の方向に隣接した２つの前記下部電極の前記第１の方向での最短距離を第１の距離とし、前記第２の方向に隣接した２つの前記下部電極の前記第２の方向での最短距離を第２の距離としたとき、前記第２のコンタクトの前記第１の方向での最長寸法が前記第１の距離よりも大きく、前記第２のコンタクトの前記第２の方向での最長寸法が前記第２の距離よりも大きいことを特徴とする半導体記憶装置。
【請求項２】
　セルトランジスタと、このセルトランジスタのソース、ドレイン端子間に並列接続され、下部電極、強誘電体膜及び上部電極を有し、隣接した２個の前記下部電極同士が接続される強誘電体キャパシタとを備えるメモリセルと、
　前記メモリセルが複数個直列接続されたメモリセルブロックと、
　前記メモリセルブロックが複数個配設されたメモリセルアレイと、
　隣接し接続された２個の前記下部電極の領域内に配置され、一端が前記下部電極に接続され、他端が前記セルトランジスタのソース端子に接続される第１のコンタクトと、
　前記強誘電体キャパシタの上部電極と前記セルトランジスタのドレイン端子とを直接或いは金属配線を介して接続する第２のコンタクトと、
を具備し、隣接した４個の前記上部電極から等距離である点が前記第２のコンタクトの領域内に含まれ、前記メモリセルが複数個直列接続される方向を第１の方向とし、前記第１の方向と垂直な方向を第２の方向とし、前記隣接した４個の前記下部電極の内、前記第１の方向に隣接した２つの前記下部電極の前記第１の方向での最短距離を第１の距離とし、前記第２の方向に隣接した２つの前記下部電極の前記第２の方向での最短距離を第２の距離としたとき、前記第２のコンタクトの前記第１の方向での最長寸法が前記第１の距離よりも大きく、前記第２のコンタクトの前記第２の方向での最長寸法が前記第２の距離よりも大きいことを特徴とする半導体記憶装置。」
「【請求項４】
　セルトランジスタと、このセルトランジスタのソース、ドレイン端子間に並列接続され、下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタとを備えるメモリセルと、
　前記メモリセルが複数個直列接続されたメモリセルブロックと、
　前記メモリセルブロックが複数個配設されたメモリセルアレイと、
　前記下部電極の領域内に配置され、一端が前記下部電極に接続され、他端が前記セルトランジスタのソース端子に接続される第１のコンタクトと、
　前記強誘電体キャパシタの上部電極と前記セルトランジスタのドレイン端子とを直接或いは金属配線を介して接続する第２のコンタクトと、
を具備し、隣接した４個の前記下部電極から等距離である点が前記第２のコンタクトの領域内に含まれ、前記メモリセルが複数個直列接続される方向を第１の方向とし、前記第１の方向と垂直な方向を第２の方向とし、前記隣接した４個の前記下部電極の内、前記第１の方向に隣接した２つの前記下部電極の前記第１の方向での最短距離を第１の距離とし、前記第２の方向に隣接した２つの前記下部電極の前記第２の方向での最短距離を第２の距離としたとき、前記第２のコンタクトの前記第１の方向での最長寸法が前記第１の距離よりも大きく、前記第２のコンタクトの前記第２の方向での最長寸法が前記第２の距離よりも大きいことを特徴とする半導体記憶装置。
【請求項５】
　セルトランジスタと、このセルトランジスタのソース、ドレイン端子間に並列接続され、下部電極、強誘電体膜及び上部電極を有し、隣接した２個の前記下部電極同士が接続される強誘電体キャパシタとを備えるメモリセルと、
　前記メモリセルが複数個直列接続されたメモリセルブロックと、
　前記メモリセルブロックが複数個配設されたメモリセルアレイと、
　隣接し接続された２個の前記下部電極の領域内に配置され、一端が前記下部電極に接続され、他端が前記セルトランジスタのソース端子に接続される第１のコンタクトと、
　前記強誘電体キャパシタの上部電極と前記セルトランジスタのドレイン端子とを直接或いは金属配線を介して接続する第２のコンタクトと、
を具備し、隣接した４個の内前記メモリセルブロックが複数個配設された方向で隣接し接続された２個の前記下部電極から等距離である点が前記第２のコンタクトの領域内に含まれ、前記メモリセルが複数個直列接続される方向を第１の方向とし、前記第１の方向と垂直な方向を第２の方向とし、前記隣接した４個の前記下部電極の内、前記第１の方向に隣接した２つの前記下部電極の前記第１の方向での最短距離を第１の距離とし、前記第２の方向に隣接した２つの前記下部電極の前記第２の方向での最短距離を第２の距離としたとき、前記第２のコンタクトの前記第１の方向での最長寸法が前記第１の距離よりも大きく、前記第２のコンタクトの前記第２の方向での最長寸法が前記第２の距離よりも大きいことを特徴とする半導体記憶装置。
【請求項６】
　セルトランジスタと、このセルトランジスタのソース、ドレイン端子間に並列接続され、下部電極、強誘電体膜及び上部電極を有し、隣接した２個の前記下部電極同士が接続される強誘電体キャパシタとを備えるメモリセルと、
　前記メモリセルが複数個直列接続されたメモリセルブロックと、
　前記メモリセルブロックが複数個配設されたメモリセルアレイと、
　隣接し接続された２個の前記下部電極の領域内に配置され、一端が前記下部電極に接続され、他端が前記セルトランジスタのソース端子に接続される第１のコンタクトと、
　前記強誘電体キャパシタの上部電極と前記セルトランジスタのドレイン端子とを直接或いは金属配線を介して接続する第２のコンタクトと、
を具備し、隣接した４個の前記第１のコンタクトから等距離である点が前記第２のコンタクトの領域内に含まれ、前記メモリセルが複数個直列接続される方向を第１の方向とし、前記第１の方向と垂直な方向を第２の方向とし、前記隣接した４個の前記下部電極の内、前記第１の方向に隣接した２つの前記下部電極の前記第１の方向での最短距離を第１の距離とし、前記第２の方向に隣接した２つの前記下部電極の前記第２の方向での最短距離を第２の距離としたとき、前記第２のコンタクトの前記第１の方向での最長寸法が前記第１の距離よりも大きく、前記第２のコンタクトの前記第２の方向での最長寸法が前記第２の距離よりも大きいことを特徴とする半導体記憶装置。」
　
（２）補正事項の整理 
 　本件補正の補正事項を整理すると以下のとおりである。 
（補正事項１） 
　本件補正前の請求項１の「隣接した４個の前記上部電極から等距離である点が前記第２のコンタクトの領域内に含まれること」を、本件補正後の請求項１の「隣接した４個の前記上部電極から等距離である点が前記第２のコンタクトの領域内に含まれ、前記メモリセルが複数個直列接続される方向を第１の方向とし、前記第１の方向と垂直な方向を第２の方向とし、前記隣接した４個の前記下部電極の内、前記第１の方向に隣接した２つの前記下部電極の前記第１の方向での最短距離を第１の距離とし、前記第２の方向に隣接した２つの前記下部電極の前記第２の方向での最短距離を第２の距離としたとき、前記第２のコンタクトの前記第１の方向での最長寸法が前記第１の距離よりも大きく、前記第２のコンタクトの前記第２の方向での最長寸法が前記第２の距離よりも大きいこと」と補正すること。 
 　 
（補正事項２） 
　本件補正前の請求項２の「隣接した４個の前記上部電極から等距離である点が前記第２のコンタクトの領域内に含まれること」を、本件補正後の請求項２の「隣接した４個の前記上部電極から等距離である点が前記第２のコンタクトの領域内に含まれ、前記メモリセルが複数個直列接続される方向を第１の方向とし、前記第１の方向と垂直な方向を第２の方向とし、前記隣接した４個の前記下部電極の内、前記第１の方向に隣接した２つの前記下部電極の前記第１の方向での最短距離を第１の距離とし、前記第２の方向に隣接した２つの前記下部電極の前記第２の方向での最短距離を第２の距離としたとき、前記第２のコンタクトの前記第１の方向での最長寸法が前記第１の距離よりも大きく、前記第２のコンタクトの前記第２の方向での最長寸法が前記第２の距離よりも大きいこと」と補正すること。 
 　 
（補正事項３） 
　本件補正前の請求項４の「隣接した４個の前記下部電極から等距離である点が前記第２のコンタクトの領域内に含まれること」を、本件補正後の請求項４の「隣接した４個の前記下部電極から等距離である点が前記第２のコンタクトの領域内に含まれ、前記メモリセルが複数個直列接続される方向を第１の方向とし、前記第１の方向と垂直な方向を第２の方向とし、前記隣接した４個の前記下部電極の内、前記第１の方向に隣接した２つの前記下部電極の前記第１の方向での最短距離を第１の距離とし、前記第２の方向に隣接した２つの前記下部電極の前記第２の方向での最短距離を第２の距離としたとき、前記第２のコンタクトの前記第１の方向での最長寸法が前記第１の距離よりも大きく、前記第２のコンタクトの前記第２の方向での最長寸法が前記第２の距離よりも大きいこと」と補正すること。 
　
（補正事項４） 
　本件補正前の請求項５の「隣接した４個の内隣接し接続された２個の前記下部電極から等距離である点が前記第２のコンタクトの領域内に含まれること」を、本件補正後の請求項５の「隣接した４個の内前記メモリセルブロックが複数個配設された方向で隣接し接続された２個の前記下部電極から等距離である点が前記第２のコンタクトの領域内に含まれ、前記メモリセルが複数個直列接続される方向を第１の方向とし、前記第１の方向と垂直な方向を第２の方向とし、前記隣接した４個の前記下部電極の内、前記第１の方向に隣接した２つの前記下部電極の前記第１の方向での最短距離を第１の距離とし、前記第２の方向に隣接した２つの前記下部電極の前記第２の方向での最短距離を第２の距離としたとき、前記第２のコンタクトの前記第１の方向での最長寸法が前記第１の距離よりも大きく、前記第２のコンタクトの前記第２の方向での最長寸法が前記第２の距離よりも大きいこと」と補正すること。 
　
（補正事項５） 
　本件補正前の請求項６の「隣接した４個の前記第１のコンタクトから等距離である点が前記第２のコンタクトの領域内に含まれること」を、本件補正後の請求項６の「隣接した４個の前記第１のコンタクトから等距離である点が前記第２のコンタクトの領域内に含まれ、前記メモリセルが複数個直列接続される方向を第１の方向とし、前記第１の方向と垂直な方向を第２の方向とし、前記隣接した４個の前記下部電極の内、前記第１の方向に隣接した２つの前記下部電極の前記第１の方向での最短距離を第１の距離とし、前記第２の方向に隣接した２つの前記下部電極の前記第２の方向での最短距離を第２の距離としたとき、前記第２のコンタクトの前記第１の方向での最長寸法が前記第１の距離よりも大きく、前記第２のコンタクトの前記第２の方向での最長寸法が前記第２の距離よりも大きいこと」と補正すること。 
　
（補正事項６） 
　本件補正前の００２８段落の「隣接した４個の前記上部電極から等距離である点が前記第２のコンタクトの領域内に含まれること」を、本件補正後の００２８段落の「隣接した４個の前記上部電極から等距離である点が前記第２のコンタクトの領域内に含まれ、前記メモリセルが複数個直列接続される方向を第１の方向とし、前記第１の方向と垂直な方向を第２の方向とし、前記隣接した４個の前記下部電極の内、前記第１の方向に隣接した２つの前記下部電極の前記第１の方向での最短距離を第１の距離とし、前記第２の方向に隣接した２つの前記下部電極の前記第２の方向での最短距離を第２の距離としたとき、前記第２のコンタクトの前記第１の方向での最長寸法が前記第１の距離よりも大きく、前記第２のコンタクトの前記第２の方向での最長寸法が前記第２の距離よりも大きいこと」と補正すること。 
 　 
（補正事項７） 
　本件補正前の００２９段落の「隣接した４個の前記上部電極から等距離である点が前記第２のコンタクトの領域内に含まれること」を、本件補正後の００２９段落の「隣接した４個の前記上部電極から等距離である点が前記第２のコンタクトの領域内に含まれ、前記メモリセルが複数個直列接続される方向を第１の方向とし、前記第１の方向と垂直な方向を第２の方向とし、前記隣接した４個の前記下部電極の内、前記第１の方向に隣接した２つの前記下部電極の前記第１の方向での最短距離を第１の距離とし、前記第２の方向に隣接した２つの前記下部電極の前記第２の方向での最短距離を第２の距離としたとき、前記第２のコンタクトの前記第１の方向での最長寸法が前記第１の距離よりも大きく、前記第２のコンタクトの前記第２の方向での最長寸法が前記第２の距離よりも大きいこと」と補正すること。 
 　 
（補正事項８） 
　本件補正前の００３０段落の「隣接した４個の前記下部電極から等距離である点が前記第２のコンタクトの領域内に含まれること」を、本件補正後の００３０段落の「隣接した４個の前記下部電極から等距離である点が前記第２のコンタクトの領域内に含まれ、前記メモリセルが複数個直列接続される方向を第１の方向とし、前記第１の方向と垂直な方向を第２の方向とし、前記隣接した４個の前記下部電極の内、前記第１の方向に隣接した２つの前記下部電極の前記第１の方向での最短距離を第１の距離とし、前記第２の方向に隣接した２つの前記下部電極の前記第２の方向での最短距離を第２の距離としたとき、前記第２のコンタクトの前記第１の方向での最長寸法が前記第１の距離よりも大きく、前記第２のコンタクトの前記第２の方向での最長寸法が前記第２の距離よりも大きいこと」と補正すること。 
　
（補正事項９） 
　本件補正前の００３１段落の「隣接した４個の内隣接し接続された２個の前記下部電極から等距離である点が前記第２のコンタクトの領域内に含まれること」を、本件補正後の００３１段落の「隣接した４個の内前記メモリセルブロックが複数個配設された方向で隣接し接続された２個の前記下部電極から等距離である点が前記第２のコンタクトの領域内に含まれ、前記メモリセルが複数個直列接続される方向を第１の方向とし、前記第１の方向と垂直な方向を第２の方向とし、前記隣接した４個の前記下部電極の内、前記第１の方向に隣接した２つの前記下部電極の前記第１の方向での最短距離を第１の距離とし、前記第２の方向に隣接した２つの前記下部電極の前記第２の方向での最短距離を第２の距離としたとき、前記第２のコンタクトの前記第１の方向での最長寸法が前記第１の距離よりも大きく、前記第２のコンタクトの前記第２の方向での最長寸法が前記第２の距離よりも大きいこと」と補正すること。 
　
（補正事項１０） 
　本件補正前の００３２段落の「隣接した４個の前記第１のコンタクトから等距離である点が前記第２のコンタクトの領域内に含まれること」を、本件補正後の００３２段落の「隣接した４個の前記第１のコンタクトから等距離である点が前記第２のコンタクトの領域内に含まれ、前記メモリセルが複数個直列接続される方向を第１の方向とし、前記第１の方向と垂直な方向を第２の方向とし、前記隣接した４個の前記下部電極の内、前記第１の方向に隣接した２つの前記下部電極の前記第１の方向での最短距離を第１の距離とし、前記第２の方向に隣接した２つの前記下部電極の前記第２の方向での最短距離を第２の距離としたとき、前記第２のコンタクトの前記第１の方向での最長寸法が前記第１の距離よりも大きく、前記第２のコンタクトの前記第２の方向での最長寸法が前記第２の距離よりも大きいこと」と補正すること。 
　
（３）補正の目的及び新規事項の追加の有無についての検討 
（３−１）補正事項１ 
（３−１−１）補正の目的についての検討
　特許法１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）の規定によれば、審判の請求に伴ってする補正は、同条項第１号（特許請求の範囲の削除），第２号（特許請求の範囲の限定的減縮），第３号（誤記の訂正），第４号（明りょうでない記載の釈明）を目的とするものに限られるところ、補正事項１が、請求の範囲の削除，誤記の訂正，明りょうでない記載の釈明のいずれにも該当しないことは、明らかである。
　また、特許法第１７条の２第４項第２号に規定する上記特許請求の範囲の限定的減縮に適合するためには、
（１）特許請求の範囲の減縮であること。
（２）補正前の請求項に記載された発明（以下「補正前発明」という）の発明特定事項の限定であること。
（３）補正前と補正後の発明の産業上の利用分野及び解決しようとする課題が同一であること。
という要件を満たすことが必要と認められる。そして、補正事項１は、本件補正前の請求項１に記載された「第２のコンタクト」に関し、「前記メモリセルが複数個直列接続される方向を第１の方向とし、前記第１の方向と垂直な方向を第２の方向とし、前記隣接した４個の前記下部電極の内、前記第１の方向に隣接した２つの前記下部電極の前記第１の方向での最短距離を第１の距離とし、前記第２の方向に隣接した２つの前記下部電極の前記第２の方向での最短距離を第２の距離としたとき、前記第２のコンタクトの前記第１の方向での最長寸法が前記第１の距離よりも大きく、前記第２のコンタクトの前記第２の方向での最長寸法が前記第２の距離よりも大きいこと」とのサイズに関する特徴点を、新たに構成として付加するものであるところ、このような補正事項は、「第２のコンタクト」のサイズに関する特徴点について何ら言及のなかった本件補正前の請求項１に記載された発明の発明特定事項、すなわち、課題解決手段のいずれの事項の限定でもなく、上記（２）の要件を満たすものでないことは明らかである。そうすると、補正事項１は、特許請求の範囲の限定的減縮にもあたらない。
　したがって、補正事項１は、特許法第１７条の２第４項に規定するいずれの事項を目的としたものにも該当しない。
　
（３−１−２）新規事項の追加の有無についての検討
　補正事項１が、本願の願書に最初に添付された明細書又は図面（以下、本願の願書に最初に添付された明細書及び図面をまとめて「当初明細書等」という。）に記載された事項の範囲内においてなされたものであるか否かについて検討する。
　補正事項１は、本件補正前の請求項１に記載された「第２のコンタクト」に関し、「前記メモリセルが複数個直列接続される方向を第１の方向とし、前記第１の方向と垂直な方向を第２の方向とし、前記隣接した４個の前記下部電極の内、前記第１の方向に隣接した２つの前記下部電極の前記第１の方向での最短距離を第１の距離とし、前記第２の方向に隣接した２つの前記下部電極の前記第２の方向での最短距離を第２の距離としたとき、前記第２のコンタクトの前記第１の方向での最長寸法が前記第１の距離よりも大きく、前記第２のコンタクトの前記第２の方向での最長寸法が前記第２の距離よりも大きいこと」とのサイズに関する特徴点を、新たに構成として付加するものである。
　そこで、当初明細書等の記載内容について確認すると、当初明細書等の記載のうち、「第２のコンタクト」のサイズに多少なりとも関連するものとして、以下の記載がある。
　
「【００３６】図１は本発明の第１の実施の形態を示す。先願の発明に適用できつつ、先願に比べてメモリセルサイズを縮小できるメモリセル構成を示す。先願の一例は図１５（ａ）に示した通りであり、１個のメモリセルは、セルトランジスタと強誘電体キャパシタの並列接続で構成される。１つのメモリセルブロックは、この並列接続のメモリセルを複数直列接続して、一端は、ブロック選択トランジスタを介してビット線（図示せず）に接続され、他端はプレート線（図示せず）に接続される。図１（ａ）はこの構成の等価回路を実現しつつ、セルサイズを縮小できるメモリセルの平面図を示しており、図１（ｂ）は図１（ａ）のＡ−Ａ` に沿って見た断面例を示している。
【００３７】図１以下、各図において強誘電体膜がＦＥで示され、強誘電体キャパシタの上部電極がＴＥで示され、強誘電体キャパシタの下部電極がＢＥで示され、アルミニウム又は銅などからなる金属配線がＭ１で示され、上部電極とＭ１配線を接続するコンタクトが（ｃＴＥ−Ｍ１）で示される。
【００３８】又、配線Ｍ１とメモリセルトランジスタのソース電極或いはドレイン電極間を接続するコンタクトがコンタクト（ｃＡＡ−Ｍ１）で示され、下部電極とメモリセルトランジスタのソース電極或いはドレイン電極間を接続するコンタクトがコンタクト（ｃＡＡ−ＢＥ）で示される。
【００３９】即ち強誘電体キャパシタの一端である下部電極ＢＥはコンタクト（ｃＡＡ−ＢＥ）を介して、セルトランジスタのソース電極に接続され、強誘電体キャパシタの他端である上部電極ＴＥはコンタクト（ｃＴＥ−Ｍ１）を介して配線Ｍ１に接続され、配線Ｍ１はコンタクト（ｃＡＡ−Ｍ１）を介して、セルトランジスタのドレイン電極に接続され、結果として、セルトランジスタと強誘電体キャパシタの並列接続が実現でき、１個のメモリセルが構成できる。
【００４０】上部電極ＴＥと下部電極ＢＥが重なり合うところに強誘電体キャパシタＦＥがはさまれている。図１（ａ）においては、計８個の強誘電体キャパシタの例が示されている。ここでは、図中で左右方向に隣接する２つの強誘電体キャパシタの下部電極が共有化されおり、下部電極は４個配置された図である。図中、上側２つの下部電極は、共通のセルブロックに属し、下側２つの下部電極は、隣接したビット線に接続される、セルブロックに属している。
【００４１】上下各々の真中の２つの強誘電体キャパシタの上部電極は、コンタクト（ｃＴＥ−Ｍ１）を介して配線Ｍ１に接続され、配線Ｍ１は、上下各々の真中の２つの強誘電体キャパシタで共有化され、同様に、コンタクト（ｃＡＡ−Ｍ１）も上下各々の真中の２つの強誘電体キャパシタで共有化されている。
【００４２】ここで、先願の発明では、図１１（ｄ）に示すように、コンタクト（ｃＡＡ−Ｍ１）は、上下各々の真中の２つの強誘電体キャパシタのちょうど真中に配置されており、無駄なデッドスペースを生じていた。しかし、本実施の形態においては、このコンタクト（ｃＡＡ−Ｍ１）は、上下各々の真中の２つの強誘電体キャパシタ、計４個の強誘電体キャパシタから同じ距離、即ち、４個の強誘電体キャパシタの真中、即ち、上の真中の２つの強誘電体キャパシタの真中から、セルピッチの半分だけ、下側に配置されている。こうして、コンタクト（ｃＡＡ−Ｍ１）はその周囲の上部電極から等距離の点を有することになる。
【００４３】ここで、４個の強誘電体キャパシタの上部電極ＴＥ、強誘電体膜ＦＥ及び下部電極ＢＥはそれぞれの一部分で角が切り落とされており、こうすることにより、４個の強誘電体キャパシタ間にはスペースが生じ、ここに、十分なコンタクト（ｃＡＡ−Ｍ１）−下部電極ＢＥ（又は上部電極ＴＥ）間距離を保ちつつ、セルサイズをそれほど大きくすること無く、コンタクト（ｃＡＡ−Ｍ１）が配置できる。
【００４４】リソグラフィや、加工精度により、自然にこの４個の強誘電体キャパシタで囲まれる十字路の領域は、広がり、コンタクト（ｃＡＡ−Ｍ１）−下部電極ＢＥ余裕が生じる。
【００４５】図１（ａ）ではさらに、コンタクト（ｃＡＡ−Ｍ１）を４５度回転することにより、コンタクト（ｃＡＡ−Ｍ１）と下部電極ＢＥ間距離を最大限広げている。下部電極ＢＥの角の切り落とし量は、コンタクト（ｃＡＡ−Ｍ１）と下部電極ＢＥ間距離に依存していて、距離を長くするには切り落とし量を増やせばよい。
【００４６】下部電極ＢＥの角の切り落としは、マスクを用いてエッチング形成する際に、使用するマスクの形状を所望の下部電極形状として角を切り落とした形状とすることで、形成できる。
【００４７】また、上部電極ＴＥの角の切り落としは、マスクを用いてエッチング形成する際に、使用するマスクの形状を所望の上部電極形状として角を切り落とした形状とすることで、形成できる。
【００４８】また、強誘電体膜ＦＥの角の切り落としは、マスクを用いてエッチング形成する際に、使用するマスクの形状を所望の強誘電体膜形状として角を切り落とした形状とすることで、形成できる。
【００４９】また、コンタクト（ｃＡＡ−Ｍ１）はメモリセルを複数個直列に接続する方向に対して、４５度傾いた方向に形成するには、コンタクト（ｃＡＡ−Ｍ１）を形成するためのマスクをメモリセルが複数個直列に接続される方向に対して、４５度傾いた方向に形成する。このマスクを用いてエッチングすることで、所望形状のコンタクト（ｃＡＡ−Ｍ１）が形成できる。
【００５０】このセルレイアウトにより、上下各々の真中の２つの強誘電体キャパシタ間距離は、設計ルールの最小まで縮小でき、セルサイズが縮小できる。また角を切り落とすことにより、コンタクト（ｃＡＡ−Ｍ１）が無く、下部電極ＢＥ間距離で決まる所、即ち上下各々の２つ下部電極間のスペースや、左右各々の下部電極間のスペースの長さは、先願よりも減り、この長さの部分を、コンタクト（ｃＡＡ−Ｍ１）と、コンタクト（ｃＡＡ−Ｍ１）−下部電極ＢＥ間のスペース部分に振り分けることにより、より無駄を排し、セルサイズを縮小できる。
【００５１】本実施の形態によれば、製造の容易化、高速ランダムアクセス機能を保ちつつ、高集積化を実現しつつ、さらに、設計ルールを縮小すること無く、メモリセルサイズの縮小を図り、チップ面積縮小を可能にすることができる。また、強誘電体キャパシタとコンタクト（ｃＡＡ−Ｍ１）間をセルフアライン技術を用いることなく、微細に形成することができ、高集積化された半導体記憶装置を提供できる。
【００５２】このように、先願の強誘電体メモリの等価回路を実現するメモリセル構造において、２個のセルで共有化された、強誘電体キャパシタの下部電極ＢＥ４個で囲まれる十字路部分の中央に、上部電極からメモリセルトランジスタのソース或いはドレイン電極へのコンタクト（ｃＡＡ−ＴＥ）が配置されることになる。
【００５３】即ち、これは例えば、４個の下部電極ＢＥで囲まれる十字路部分の中央に、コンタクト（ｃＡＡ−Ｍ１）が配置されることになり、４個の上部電極ＴＥの角を少し丸めれば、或いはリソグラフィや加工工程で自動的に丸まれば、そこの部分にスペースが生まれ、コンタクト（ｃＡＡ−ＴＥ）と上部電極ＴＥ間の距離を保ちつつ、セルサイズをあまり増加させること無く、メモリセルを実現できる。
【００５４】この時、コンタクト（ｃＡＡ−ＴＥ）を４５度回転した四角形を用いれば、コンタクト（ｃＡＡ−ＴＥ）と上部電極ＴＥ間の距離を最小にできる。
【００５５】さらに先願の強誘電体メモリの等価回路を実現するメモリセル構造において、強誘電体キャパシタの上部電極４個で囲まれる十字路部分の中央に、上部電極からメモリセルトランジスタのソース或いはドレイン電極へのコンタクト（ｃＡＡ−ＴＥ）を設けている。
【００５６】即ち、これは例えば、４個の上部電極ＴＥで囲まれる十字路部分の中央に、コンタクト（ｃＡＡ−Ｍ１）が配置されることになる。４個の上部電極ＴＥを五角形以上の多角形にして少し丸めれば、そこの部分にスペースが生まれ、コンタクト（ｃＡＡ−ＴＥ）と上部電極ＴＥ間の距離を保ちつつ、セルサイズをあまり増加させること無く、メモリセルを実現できる。
【００５７】この時、コンタクト（ｃＡＡ−ＴＥ）を４５度回転した四角形形状とすれば、コンタクト（ｃＡＡ−ＴＥ）と上部電極ＴＥ間の距離を最小にできる。」
　
　しかしながら、これら当初明細書等の００３６段落ないし００５７段落、及び図１（ｂ）には、本件補正後の請求項１に記載された補正事項１に係る「前記メモリセルが複数個直列接続される方向を第１の方向とし、前記第１の方向と垂直な方向を第２の方向とし、前記隣接した４個の前記下部電極の内、前記第１の方向に隣接した２つの前記下部電極の前記第１の方向での最短距離を第１の距離とし、前記第２の方向に隣接した２つの前記下部電極の前記第２の方向での最短距離を第２の距離としたとき、前記第２のコンタクトの前記第１の方向での最長寸法が前記第１の距離よりも大きく、前記第２のコンタクトの前記第２の方向での最長寸法が前記第２の距離よりも大きいこと」との「第２のコンタクト」のサイズに関する構成は記載されていない。
　一方、当初明細書等の図１（ａ）には、「４個の強誘電体キャパシタの上部電極ＴＥ、強誘電体膜ＦＥ及び下部電極ＢＥはそれぞれの一部分で角が切り落とされており」（００４３段落）、かつ、「コンタクト（ｃＡＡ−ＴＥ）を４５度回転した四角形形状」（００５７段落）とした特定の場合について、その図面上の寸法からして、「第２のコンタクト」のサイズに関する上記構成を満たすかのようにも見える強誘電体メモリのメモリセルの平面構成図が一応記載はされているが、本件補正後の請求項１に係る発明は、「４個の強誘電体キャパシタの上部電極ＴＥ、強誘電体膜ＦＥ及び下部電極ＢＥはそれぞれの一部分で角が切り落とされて」いない場合や、「第２のコンタクト」が図１（ａ）に記載される４５度回転した四角形以外の形状である場合を含んでおり、かかる図１（ａ）に記載された平面構成図は、かかる特定の場合以外の本件補正後の請求項１に係る発明についてまで、「第２のコンタクト」のサイズに関する上記構成が満たされることを示唆しない。
　また、図１（ａ）の記載自体についても、一般に、半導体分野において用いられる図面は、機械分野の設計図面等のような正確性を有していないのが普通であるから、当該図面が設計図面に要求される程度の正確性をもって実際の寸法を反映するように記載されたものであることが明細書中に明記されている場合や、そのような明記はないものの、当該図面の性質上、設計図面に要求される程度の正確性をもって記載されたものであることが明らかである場合等、特段の事情がない限り、願書に添付される図面は、設計図面に要求されるような正確性をもって図示されていないと解するのが相当であるところ、本願出願時の技術常識にも照らし、当初明細書等の記載全般を検討しても、図１（ａ）について、上記したような特段の事情があるものとは認められないから、図１（ａ）に、本件補正後の請求項１に係る発明のような、「第２のコンタクト」のサイズに関する上記構成が記載されているとは認められない。
　さらに、当初明細書等の他の記載を検討しても、「第２のコンタクト」のサイズに関する上記構成を自明に示唆する記載は見当たらないから、補正事項１は、当初明細書等のすべての記載を総合することにより導かれるものとの関係において、新たな技術的事項を導入したものといわざるを得ない。 
　
　以上のとおりであるから、補正事項１は、当初明細書等に記載された事項の範囲内においてなされたものではなく、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすものではない。 
　
（３−２）補正事項２ないし５ 
　補正事項２ないし５は、少なくともそれぞれ本件補正前の請求項２，４，５及び６に記載された「第２のコンタクト」に関し、上記（３−１）で検討した補正事項１と同様、「前記メモリセルが複数個直列接続される方向を第１の方向とし、前記第１の方向と垂直な方向を第２の方向とし、前記隣接した４個の前記下部電極の内、前記第１の方向に隣接した２つの前記下部電極の前記第１の方向での最短距離を第１の距離とし、前記第２の方向に隣接した２つの前記下部電極の前記第２の方向での最短距離を第２の距離としたとき、前記第２のコンタクトの前記第１の方向での最長寸法が前記第１の距離よりも大きく、前記第２のコンタクトの前記第２の方向での最長寸法が前記第２の距離よりも大きいこと」とのサイズに関する特徴点を、新たに構成として付加するものであるところ、これら補正事項２ないし５も、補正事項１と同様、特許法第１７条の２第４項に規定するいずれの事項を目的としたものにも該当せず、また、当初明細書等に記載された事項の範囲内においてなされたものではなく、特許法第１７条の２第３項に規定する要件を満たすものでもない。 
　
（３−３）補正事項６ないし１０ 　 　
　補正事項６ないし１０は、発明の詳細な説明の記載を、それぞれ請求項に関する補正事項１ないし５と同様に補正したものである。そして、すでに（３−１）及び（３−２）においてそれぞれ検討した補正事項１ないし５と同様、これら補正事項６ないし１０も、当初明細書等に記載された事項の範囲内においてなされたものではなく、特許法第１７条の２第３項に規定する要件を満たすものではない。 
　
（４）小括
　以上のとおり、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たしていないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について
（１）本願発明
  平成１９年１０月３１日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし７に係る発明は、同年８月２９日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし７に記載されている事項により特定されるとおりのものである。 
　そして、そのうちの請求項１に係る発明（以下「本願発明」という。）は、上記２．（１）において本件補正前の請求項１として記載したとおりのものである。　 
　
（２）引用例に記載された発明
（２−１）本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由に引用された特開平１１−１７７０３６号公報（以下「引用例」という。）には、図１，図３，図３８ないし図４１とともに、次の記載がある。（下線は当審で付加したもの。以下同じ。）
　
「【００５８】（第１の実施形態）
図１は本発明の第１の実施形態に係わるＦＲＡＭを示す回路構成図
本実施形態は、先願と同様に、１個のメモリセルは、セルトランジスタと強誘電体キャパシタの並列接続で構成され、１つのメモリセルブロックは、この並列接続のメモリセルを複数直列接続して構成
【００５９】図１に示すように、ブロック選択トランジスタを２個直列接続して、一方をＤタイプのトランジスタにし、ブロック選択トランジスタ（ＢＳ０，ＢＳ１）のどちらか一方をＨｉｇｈにすると、２つのセルブロックの一方のデータしか、ビット線に読み出されず、ビット線対の他方を参照ビット線とするフォールデッドＢＬ方式が実現でき、１個のセルトランジスタと１個の強誘電体キャパシタで１ビットのデータを記憶する１Ｔ／１Ｃセルが構成できる。
【００６０】本実施形態が先願と異なる点は、従来１種類であったプレート線が、本実施形態においては、２種類のプレート線（ＰＬＢＢＬ、ＰＬＢＬ）に分離されている点である。ビット線対のＢＢＬｉ（ＢＢＬ０、ＢＢＬ１）側に接続されるセルブロックには、プレート線ＰＬＢＢＬが接続され、ビット線対のＢＬｉ（ＢＬ０，ＢＬ１）側に接続されるセルブロックには、プレート線ＰＬＢＬが接続される構成となる。
【００６１】このようにプレート線を分離することにより、図２（ｂ）に示すように、動作時、ＢＢＬｉ側のセルブロック内のセルを選択する場合、ＰＬＢＢＬのみ０Ｖ→Ｖｄｄ→０Ｖと駆動してセルデータを読み書きし、参照ビット線となるＢＬｉ側に接続されるセルブロックに接続されるプレート線ＰＬＢＬは０Ｖのままであるため、フローティングになるセルノードは、０Ｖのままで、従来分極データが一部破壊される問題を、本実施形態では回避できる。
【００６２】セルノードがフローティングであっても、プレート線が０Ｖであれば、セルノードは、セルノードと０Ｖにバイアスされた基板（又はウエル）とのｐｎ接合のリークにより常に０Ｖになるため、強誘電体キャパシタ両端の電位差は０Ｖのままで、分極データは保存される。本実施形態により、高密度の１Ｔ／１Ｃ構成で、低電圧動作が可能となるＰＬ駆動方式で、しかもフローティングによる分極データ破壊の問題を回避しつつ実現可能となる。
【００６３】本発明の構成においても、１Ｔ／１Ｃ構成ばかりでなく、２Ｔ／２Ｃ構成が実現できる。この場合、図２（ａ）に示すように、ブロック選択信号ＢＳ０とＢＳ１を動作時両方Ｈｉｇｈレベルにし、ビット線対ＢＢＬｉ，ＢＬｉにつながるセルブロック両方とも選択して、プレート線もＰＬＢＢＬ，ＰＬＢＬ両方動作させれば実現できる。
【００６４】また、図２（ａ）（ｂ）の方式を同じチップ内で実現するようにしておくこともできる。こうすることにより、例えば２Ｔ／２Ｃ構成の製品を販売する場合でも、試験では１Ｔ／１Ｃ構成で動作させ、強誘電体キャパシタ１個毎に評価試験ができるメリットがある。１個のセルブロック毎に、２つのプレート線を接続するとその分だけチップ面積が増加するが、図に示すように、ビット線方向に隣接した２個のセルブロックでプレート線を共有すれば、実質的に１個のセルブロック毎に１本のプレート線接続となり、面積増を抑えられる。
【００６５】（第２の実施形態）
図３は、本発明の第２の実施形態に係わるＦＲＡＭを示す回路構成図である。図１に示した第１の実施形態と異なる点は、セルブロックにつながるセル数を４個から８個に増やしたことにある。
「【０１４７】（第２２の実施形態）
図３８は、本発明の第２２の実施形態に係わるＦＲＡＭを説明するためのもので、図３の実施形態の等価回路を実現するメモリセルブロックの具体的なレイアウト図を示す。図３８では、ビット線（Ｍ２層）、ワード線（ＧＣ層）、拡散層（ＡＡ層）、セル配線層（ＭＩ層）、強誘電体キャパシタの下部電極（ＢＥ層）、上部電極（ＴＥ層）、Ｄタイプトランジスタ用イオン注入用レイヤー層（Ｄｉｍｐ層）、Ｍ１−Ｍ２間コンタクト、ＴＥ−Ｍ１間コンタクト、ＢＥ−Ｍ１間コンタクトを示している。
【０１４８】
図３９、図４０は、図３８におけるレイアウトを分りやすいように分けて表示してある。図４１は、図３８のレイアウトのＡ−Ａ′間、Ｂ−Ｂ′間、Ｃ−Ｃ′間、Ｄ−Ｄ′間の断面例を示す。ＴＥ，ＢＥは、その上に形成したＭ１層からＴＥ−Ｍ１間コンタクト、ＢＥ−Ｍ１間コンタクトを介して接続されている。Ｍ１層はＡＡ−Ｍ１間コンタクトを介してＡＡ層と接続される。
【０１４９】図３８に示すように、Ｍ２−Ｍ１間は、ＡＡ−Ｍ１間コンタクト、Ｍ１−Ｍ２間コンタクトとＭ１層を介して接続されている。図３８〜図４１において、セル内部ノード接続用配線Ｍ１は、強誘電体キャパシタ形成工程後に形成しているため、抵低抗の金属配線が適用でき、このＭ１配線はプレート配線にも適用できている。プレート駆動方式においては、負荷容量の大きいプレート線を駆動するため、プレート配線の金属化が必須であるが、このセル構造では、容易にプレート配線の低低抗化が可能でプレート駆動時間の短縮が図れる。
【０１５０】特に、図３８〜図４１の構成では、Ｍ１のＡｌ配線或いはＣｕ配線が可能で、大幅なアクセスタイム，サイクルタイムの短縮がはかれる。その大きな理由は、従来のセルトランジスタと強誘電体キャパシタを直列接続するメモリセルにおいては、セル毎にプレート配線が必要で、セル内で、セル内部ノード接続用の配線層とプレート配線層を共有することは面積的に損であったし、共有せずにＢＥ層などでプレート線を構成すると抵抗が高いためにプレート駆動時間が非常に長くなっていた。プレート専用の金属配線を設けると、プロセスコストが増加する問題点があった。
【０１５１】先願のメモリセルでは、プレート配線はセルブロック毎に０．５本（隣と共有）、１本或いは２本で済む。図３８〜図４１のプレート配線部のように、２本のプレート線ＰＬＢＢＬ，ＰＬＢＬのＭ１層は１ビット線毎に、下部電極（ＢＥ）とＢＥ−Ｍ１コンタクトを取れば、容易に図３の等価回路が実現できる。図４１の断面図に示すように、ＢＥ層をビット線方向に隣接したセルブロックと接続してやれば、プレート線の隣接セルブロック間での共有が容易に実現できる。」
　
（２−２）そして、引用例の図３に示される回路構成図からは、１個の「メモリセル」は「セルトランジスタ」と「強誘電体キャパシタ」の並列接続で構成され、１つの「メモリセルブロック」は、この並列接続の「メモリセル」を複数直列接続して構成されたものとなっている、「メモリセルブロック」が複数個配設された回路構成が見てとれる。
　また、引用例の図３８ないし図４１の構成からは、「強誘電体キャパシタ」の「下部電極（ＢＥ層）」内に配置され、一端が「下部電極（ＢＥ）」に接続された「ＢＥ−Ｍ１間コンタクト」と、「強誘電体キャパシタ」の「上部電極（ＴＥ層）」と「セルトランジスタの拡散層（ＡＡ層）」とを「セル配線層（Ｍ１層）」を介して接続する「ＡＡ−Ｍ１間コンタクト」と、隣接した４個の「上部電極（ＴＥ層）」により囲まれる位置に「ＡＡ−Ｍ１間コンタクト」が配置されることとが、それぞれ見てとれる。（審決注：引用例の０１４７段落に記載された「セル配線層（ＭＩ層）」は、「セル配線層（Ｍ１層）」の誤記と認め、読み替えを行った。）
　さらに、引用例の図４１には、「ＴＥ」（「上部電極（ＴＥ層）」に相当）と「ＢＥ」（「下部電極（ＢＥ層）」に相当）との間に「強誘電体膜」が介在された 「強誘電体キャパシタ」の構造が記載されている。
　
（２−３）そうすると、引用例には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。 
　 
「セルトランジスタと、このセルトランジスタのソース、ドレイン端子間に並列接続され、下部電極（ＢＥ層）、強誘電体膜及び上部電極（ＴＥ層）を有する強誘電体キャパシタとを備えるメモリセルと、
　前記メモリセルが複数個直列接続されたメモリセルブロックと、
　前記メモリセルブロックが複数個配設された回路構成と、
　前記下部電極（ＢＥ層）の領域内に配置され、一端が前記下部電極に接続されるＢＥ−Ｍ１間コンタクトと、
　前記強誘電体キャパシタの上部電極（ＴＥ層）と前記セルトランジスタの拡散層（ＡＡ）とをセル配線層（Ｍ１層）を介して接続するＡＡ−Ｍ１間コンタクトと、
を具備し、隣接した４個の前記上部電極（ＴＥ層）により囲まれる位置にＡＡ−Ｍ１間コンタクトが配置されることを特徴とするＦＲＡＭ。」
　
（３）本願発明と引用発明との対比 
（３−１）両者を対比すると、 引用発明の「下部電極（ＢＥ層）」，「上部電極（ＴＥ層）」，メモリセルブロックが複数個配設された「回路構成」，「ＢＥ−Ｍ１間コンタクト」，セルトランジスタの「拡散層（ＡＡ）」，「ＡＡ−Ｍ１間コンタクト」及び「ＦＲＡＭ」は、それぞれ、本願発明の「下部電極」，「上部電極」，「メモリセルアレイ」，「第１のコンタクト」，セルトランジスタの「ソース」または「ドレイン」「端子」，「第２のコンタクト」及び「半導体記憶装置」に相当する。
　
（３−２）以上によれば、本願発明と引用発明とは、 
「セルトランジスタと、このセルトランジスタのソース、ドレイン端子間に並列接続され、下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタとを備えるメモリセルと、
　前記メモリセルが複数個直列接続されたメモリセルブロックと、
　前記メモリセルブロックが複数個配設されたメモリセルアレイと、
　前記下部電極の領域内に配置され、一端が前記下部電極に接続される第１のコンタクトと、
　前記強誘電体キャパシタの上部電極と前記セルトランジスタのソースまたはドレイン端子とを金属配線を介して接続する第２のコンタクトと、
を具備し、隣接した４個の前記上部電極により囲まれる位置に第２のコンタクトが配置されることを特徴とする半導体記憶装置。」である点で一致し、以下の点で相違する。 
　 
（相違点１） 
　本願発明では、「強誘電体キャパシタの上部電極」が「金属配線を介して」「第２のコンタクト」により「セルトランジスタ」の「ドレイン端子」に接続されるのに対し、引用発明では、「強誘電体キャパシタの上部電極」が「金属配線を介して」「第２のコンタクト」により「セルトランジスタ」の「ソース端子」か「ドレイン端子」のどちらの端子に接続されるものかが明確に示されてはいない点。
  　
（相違点２）
　本願発明では、「第１のコンタクト」の「他端」が、「セルトランジスタのソース端子に接続される」ものであるのに対し、引用発明は、そのような構成を有していない点。
　
（相違点３）
　本願発明では「隣接した４個の前記上部電極から等距離である点が前記第２のコンタクトの領域内に含まれる」ものであるのに対し、引用発明は、「隣接した４個の前記上部電極により囲まれる位置に第２のコンタクトが配置される」といえるにとどまる点。
　 
（４）相違点についての検討 
（４−１）相違点１について 
　上記相違点１について検討すると、一般に、引用発明における「セルトランジスタ」のようなＭＯＳトランジスタに存在する２つの不純物領域は構造的に同一のものであり、そのうちのどちらを「ソース」と呼び、どちらを「ドレイン」と呼ぶかは設計者が適宜決定可能なものであるから、相違点１は単なる称呼上のものであって実質的なものではない。
　また、仮に相違点１が実質的なものであったとしても、引用発明においては、セルトランジスタのソース、ドレイン端子間に下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタが並列接続される際、強誘電体キャパシタの上部電極に対して、セルトランジスタのソース端子またはドレイン端子のどちらが電気的に接続されようとも、動作上ではどちらが格別有利であるとも考えられず、引用発明において、「強誘電体キャパシタの上部電極」が「金属配線を介して」「第２のコンタクト」により「セルトランジスタ」の「ドレイン端子」に接続される本願発明の上記相違点１に係る構成を採用することは、当業者が容易になしえた設計事項の範囲である。
　
（４−２）相違点２について
　上記相違点２について検討すると、上記（４−１）で検討したように、引用発明において、本願発明の上記相違点１に係る構成が実現された場合、セルトランジスタのソース、ドレイン端子間に下部電極、強誘電体膜及び上部電極を有する強誘電体キャパシタが並列接続される引用発明では、それと同時に「強誘電体キャパシタの下部電極」と「セルトランジスタのソース端子」とが電気的に接続されることになるのは、自明である。
　また、ＦＲＡＭのメモリセルブロックにおいて、強誘電体キャパシタの下部電極と、セルトランジスタのソースまたはドレインを構成する拡散層とを、直接コンタクトで接続することは、例えば引用例の図５６ないし図６４にも示されているように、本願出願時には一般に知られており、かつ、設計上必要に応じて採用されていた周知技術である。
　したがって、引用発明において、本願発明の上記相違点２に係る構成を採用することは、当業者が容易になしえた設計事項の範囲である。
　
 （４−３）相違点３について
　上記相違点３について検討すると、引用発明のごとく「隣接した４個の前記上部電極により囲まれる位置に第２のコンタクトが配置される」にあたっては、上記４個の「上部電極」それぞれからなるべく「第２のコンタクト」を離して配置をしたほうが、許容される「第２のコンタクト」の位置ずれ誤差など大きくとれて有利であることは、半導体装置の設計をする当業者にとっては明らかなことであるところ、囲まれている上記４個の「上部電極」の真ん中に「第２のコンタクト」を置けば、各「上部電極」との間の距離を偏りなくかせげることは、当業者であれば直ちに察知し得たことであるから、引用発明において「隣接した４個の前記上部電極から等距離である点が前記第２のコンタクトの領域内に含まれる」との、本願発明の上記相違点３に係る構成を採用することは、当業者が容易になしえた設計事項の範囲である。
　
（５）そうすると、上記相違点１ないし３は、実質的なものではないか、周知技術を勘案することにより、引用発明に基づいて当業者が容易に想到し得たものである。
　したがって、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
４．結言
　以上のとおり、本願発明は、特許法第２９条第２項の規定により特許を受けることができないものであるから、その余の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。