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【手続補正書】
【提出日】平成24年3月28日(2012.3.28)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】光電変換装置モジュールの作製方法
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の電極を間に介して一表面上に絶縁層が形成され、且つ、内部に脆化層が形成された第１導電型の単結晶半導体基板を、複数準備する工程と、
前記複数の単結晶半導体基板を前記ベース基板上に間隔を隔てて配置し、前記絶縁層と前記ベース基板とを接合させることにより、前記ベース基板上に前記複数の単結晶半導体基板を貼り合わせる工程と、
前記脆化層を境として、前記複数の単結晶半導体基板をそれぞれ分割することにより、前記ベース基板上に、前記絶縁層、前記第１の電極、及び前記第１導電型の第１の単結晶半導体層が順に積層された積層体を、複数形成する工程と、
前記複数の積層体、及び隣接する前記積層体同士の隙間を覆うように第２の単結晶半導体層を形成する工程と、
前記第２の単結晶半導体層上に、前記第１導電型と逆の導電型である第２導電型の第１の半導体層を形成することにより、前記第１の単結晶半導体層、前記第２の単結晶半導体層及び前記第１の半導体層が積層された第１の光電変換層を形成する工程と、
前記第１の半導体層上に、前記第１導電型の第２の半導体層、非単結晶半導体層、及び前記第２導電型の第３の半導体層を順に積層することにより、第２の光電変換層を形成する工程と、
前記第３の半導体層上に第２の電極を形成する工程と、
前記複数の積層体同士の間で分断され、且つ、前記複数の積層体それぞれが有する前記第１の電極が部分的に露出するように、前記第２の電極、前記第２の光電変換層、及び前記第１の光電変換層を選択的にエッチングすることにより、前記ベース基板上に間隔を隔てて配置された複数の光電変換セルを形成する工程と、
隣接する前記光電変換セル同士の間に、一方の光電変換セルが有する第１の電極と、他方の光電変換セルが有する第２の電極とを電気的に接続する接続電極を形成する工程と、を有することを特徴とする光電変換装置モジュールの作製方法。
【請求項２】
請求項１において、
前記複数の積層体、及び隣接する前記積層体同士の隙間を覆うように非単結晶半導体層を形成した後、熱処理を行うことにより、前記第２の単結晶半導体層を形成することを特徴とする光電変換装置モジュールの作製方法。
【請求項３】
請求項１または請求項２において、
水素、ヘリウム、またはハロゲンを前記単結晶半導体基板の内部に導入することにより、前記脆化層を形成することを特徴とする光電変換装置モジュールの作製方法。
【請求項４】
請求項１または請求項２において、
多光子吸収を生じさせるレーザビームを用い、前記レーザビームの焦点を前記単結晶半導体基板の内部に合わせて前記レーザビームを走査することにより、前記脆化層を形成することを特徴とする光電変換装置モジュールの作製方法。
【請求項５】
請求項１乃至４のいずれか一において、
前記ベース基板として、ガラス基板を用いることを特徴とする光電変換装置モジュールの作製方法。
【請求項６】
請求項１乃至５のいずれか一において、
前記第１導電型はｎ型とし、
前記第２導電型はｐ型とすることを特徴とする光電変換装置モジュールの作製方法。
【手続補正書】
【提出日】平成24年6月13日(2012.6.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
単結晶半導体基板の表面に絶縁膜を形成し、
前記絶縁膜を介して前記単結晶半導体基板にイオンビームを照射することにより、前記単結晶半導体基板中に脆化領域を形成し、
前記単結晶半導体基板の前記脆化領域が形成された側の前記絶縁膜と支持基板の一方の面とを貼り合わせ、
熱処理を行うことにより、前記脆化領域において前記単結晶半導体基板を分離して、単結晶半導体層が貼り合わされた前記支持基板と前記単結晶半導体基板の一部とに分離し、
前記単結晶半導体層に対してレーザ光を照射し、
前記単結晶半導体層の表面をエッチングし、
前記単結晶半導体層の表面に対してプラズマ処理を行うことを特徴とするＳＯＩ基板の作製方法。
【請求項２】
単結晶半導体基板の表面に絶縁膜を形成し、
前記絶縁膜を介して前記単結晶半導体基板にイオンビームを照射することにより、前記単結晶半導体基板中に脆化領域を形成し、
前記単結晶半導体基板の前記脆化領域が形成された側の前記絶縁膜と支持基板の一方の面とを貼り合わせ、
熱処理を行うことにより、前記脆化領域において前記単結晶半導体基板を分離して、単結晶半導体層が貼り合わされた前記支持基板と前記単結晶半導体基板の一部とに分離し、
前記単結晶半導体層に対してレーザ光を照射し、
前記単結晶半導体層の表面をエッチングし、
前記単結晶半導体層の表面に対してプラズマ処理を行い、
前記単結晶半導体層に熱処理を行うことを特徴とするＳＯＩ基板の作製方法。
【請求項３】
単結晶半導体基板の表面に絶縁膜を形成し、
前記絶縁膜を介して前記単結晶半導体基板にイオンビームを照射することにより、前記単結晶半導体基板中に脆化領域を形成し、
前記単結晶半導体基板の前記脆化領域が形成された側の前記絶縁膜と支持基板の一方の面とを貼り合わせ、
熱処理を行うことにより、前記脆化領域において前記単結晶半導体基板を分離して、単結晶半導体層が貼り合わされた前記支持基板と前記単結晶半導体基板の一部とに分離し、
前記単結晶半導体層に対してレーザ光を照射し、
前記単結晶半導体層の表面をエッチングし、
前記単結晶半導体層に熱処理を行い、
前記単結晶半導体層の表面に対してプラズマ処理を行うことを特徴とするＳＯＩ基板の作製方法。
【請求項４】
単結晶半導体基板の表面に第１の絶縁膜を形成し、
前記第１の絶縁膜を介して前記単結晶半導体基板にイオンビームを照射することにより、前記単結晶半導体基板中に脆化領域を形成し、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第１の絶縁膜及び前記第２の絶縁膜を間に挟んで、前記単結晶半導体基板と向かい合うように、支持基板の一方の面と貼り合わせ、
熱処理を行うことにより、前記脆化領域において前記単結晶半導体基板を分離して、単結晶半導体層が貼り合わされた前記支持基板と前記単結晶半導体基板の一部とに分離し、
前記単結晶半導体層に対してレーザ光を照射し、
前記単結晶半導体層の表面をエッチングし、
前記単結晶半導体層の表面に対してプラズマ処理を行うことを特徴とするＳＯＩ基板の作製方法。
【請求項５】
単結晶半導体基板表面に第１の絶縁膜を形成し、
前記第１の絶縁膜を介して前記単結晶半導体基板にイオンビームを照射することにより、前記単結晶半導体基板中に脆化領域を形成し、
支持基板に対してバイアス電圧を印加して第１のプラズマ処理を行うことにより、前記支持基板を平坦化し、
平坦化された前記支持基板上にスパッタリング法を用いてアルミニウムを含む第２の絶縁膜を形成し、
前記第１の絶縁膜及び前記第２の絶縁膜を間に挟んで、前記単結晶半導体基板と向かい合うように前記支持基板の一方の面と貼り合わせ、
熱処理を行うことにより、前記脆化領域において前記単結晶半導体基板を分離して、単結晶半導体層が貼り合わされた前記支持基板と前記単結晶半導体基板の一部とに分離し、
前記単結晶半導体層に対してレーザ光を照射し、
前記単結晶半導体層の表面をエッチングし、
前記単結晶半導体層の表面に対してプラズマ処理を行うことを特徴とするＳＯＩ基板の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記プラズマ処理は、前記単結晶半導体層の表面にＯＨ遊離基を含むプラズマに曝すことを特徴とするＳＯＩ基板の作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一において、
前記プラズマ処理は、前記単結晶半導体層が貼り合わされた前記支持基板を加熱しながら行うことを特徴とするＳＯＩ基板の作製方法。
【請求項８】
請求項７において、
前記加熱された前記支持基板の温度は、１００℃以上２８０℃以下であることを特徴とするＳＯＩ基板の作製方法。
【請求項９】
請求項７において、
前記加熱された前記支持基板の温度は、２２０℃以上２８０℃以下であることを特徴とするＳＯＩ基板の作製方法。
【請求項１０】
請求項１乃至請求項９のいずれか一において、
前記プラズマ処理は、プラズマ発生室と反応室が分離したプラズマ処理装置で行うことを特徴とするＳＯＩ基板の作製方法。
【手続補正書】
【提出日】平成24年4月27日(2012.4.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に酸化膜を形成し、前記酸化膜を介して前記半導体基板に加速されたイオンを照射することにより、前記半導体基板の表面から離れた領域に脆化領域を形成する工程と、
ベース基板上に、表面の平均粗さが０．５ｎｍ以下である窒素含有層を形成する工程と、
前記酸化膜の表面と前記窒素含有層の表面とを接合させる工程と、
熱処理を行い、前記脆化領域において、前記半導体基板を分離することにより、前記ベース基板上に前記酸化膜及び前記窒素含有層を介して半導体層を形成する工程と、
を有するＳＯＩ基板の作製方法。
【請求項２】
半導体基板上に酸化膜を形成し、前記酸化膜を介して前記半導体基板に加速されたイオンを照射することにより、前記半導体基板の表面から離れた領域に脆化領域を形成する工程と、
プラズマＣＶＤ法を用いて、基板温度を室温以上３５０℃以下として、ベース基板上に窒素含有層を形成する工程と、
前記酸化膜の表面と前記窒素含有層の表面とを接合させる工程と、
熱処理を行い、前記脆化領域において、前記半導体基板を分離することにより、前記ベース基板上に前記酸化膜及び前記窒素含有層を介して半導体層を形成する工程と、
を有するＳＯＩ基板の作製方法。
【請求項３】
請求項１または請求項２において、
前記酸化膜は、１×１０17ａｔｏｍｓ／ｃｍ3 以上１×１０21ａｔｏｍｓ／ｃｍ3 以下の濃度で塩素原子を含むことを特徴とするＳＯＩ基板の作製方法。
【請求項４】
請求項１乃至請求項３のいずれか一において、
前記酸化膜は、１×１０18ａｔｏｍｓ／ｃｍ3 以上の濃度で水素原子を含むことを特徴とするＳＯＩ基板の作製方法。
【請求項５】
請求項１乃至請求項４のいずれか一において、
前記ベース基板として、ガラス基板を用いることを特徴とするＳＯＩ基板の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記酸化膜の表面と前記窒素含有層の表面とを接合させる前に、前記酸化膜及び前記窒素含有層の少なくとも一方に対してプラズマ処理を行うことを特徴とするＳＯＩ基板の作製方法。
【手続補正書】
【提出日】平成24年3月12日(2012.3.12)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００７７
【補正方法】変更
【補正の内容】
【００７７】
ステップＳ４において、ブロック境界情報検出部１１は、入力画像よりブロックサイズ、およびブロック境界位置の情報を検出し、検出結果であるブロックサイズおよびブロック境界位置の情報をブロックノイズ強度計測部１２、およびブロックノイズ低減処理部１３に供給する。尚、このブロックサイズおよびブロック境界位置の情報については、入力画像データと共に、予め供給される情報であってもよい。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７８
【補正方法】変更
【補正の内容】
【００７８】
ステップＳ５において、ブロックノイズ強度計測部１２は、ブロックノイズ強度計測処理を実行し、フレーム単位でブロックノイズ強度を計測し、計測結果であるフレーム単位のブロックノイズ強度の情報をブロックノイズ低減処理部１３に供給する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１１４
【補正方法】変更
【補正の内容】
【０１１４】
ステップＳ６６において、全てのノイズ強度を示す強度クラスidについて、処理がなされたか否かが判定され、全ての強度クラスidについて処理がなされていないと判定された場合、ステップＳ６７において、ブロックノイズ強度更新部１０５は、強度クラスidを１インクリメントして、処理は、ステップＳ６２に戻る。すなわち、全ての強度クラスidについて、処理がなされたと判定されるまで、ステップＳ６２乃至Ｓ６７の処理が繰り返される。そして、ステップＳ６６において、全ての強度クラスidについて処理がなされたと判定された場合、統計処理は終了する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１１６
【補正方法】変更
【補正の内容】
【０１１６】
さらに、ステップＳ６３において、境界割合が20％以上ではない場合、総割合計算部１０１は、段差情報バッファ３２にアクセスし、カウンタtotal８１およびカウンタt_hist[id]８２を読み出し、総割合（＝t_hist[id]/total）について計算し、総割合判定部１０２に供給する。総割合判定部１０２は、総割合が１０％以上であるか否かを判定する。そして、ステップＳ６５において、総割合（＝t_hist[id]/total）が１０％以上である場合、処理は、ステップＳ６６に進み、それ以降の処理が繰り返される。また、ステップＳ６５において、総割合（＝t_hist[id]/total）が１０％以上ではない場合、統計処理は終了する。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１１８
【補正方法】変更
【補正の内容】
【０１１８】
したがって、図１８の場合、強度クラスid＝0乃至3は、総割合（＝t_hist[id]/total）が、いずれも5%以上であるので、ノイズ強度を示す強度クラスidの全体でのノイズの存在確率が無視できないレベルであるものとみなし、処理がなされる。尚、ここでは、ブロックサイズは基本的に、8画素×8画素である場合を例としているので、歪みがない状態では、1/8=12.5%程度の比率であるものとして、ここでは、12.5%より小さな値として閾値を5%に設定しているが、必ずしも5%とする必要は無く、たとえば、ブロックサイズを8画素×8画素とするようなときには、12.5%よりも小さな値として設定すればよいものである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１１９
【補正方法】変更
【補正の内容】
【０１１９】
さらに、強度クラスid＝0乃至2は、いずれも境界割合（＝b_hist[id]/t_hist[id]）が、20％以上であるので、フレームのブロックノイズ強度bnstr_curが、順次更新される。したがって、図１８の場合、強度クラスid＝0のとき、ノイズ強度値bnstr_curは、0に、次のループで、強度クラスid＝1のとき、ノイズ強度値bnstr_curは、4に、強度クラスid＝2のとき、ノイズ強度値bnstr_curは、8に、順次更新される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１２０
【補正方法】変更
【補正の内容】
【０１２０】
次に、強度クラスid＝3は、境界割合（＝b_hist[id]/t_hist[id]）が、20％以上ではないので、ノイズ強度値bnstr_curは、更新されないが、総割合が10％以上であるので、強度クラスid＝3において処理は打ち切られず、強度クラスid＝4の処理に進む。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１２１
【補正方法】変更
【補正の内容】
【０１２１】
さらに、これに対して、強度クラスid＝4の総割合（＝t_hist[id]/total）は、5%以上ではなく、ノイズ強度を示す強度クラスidの全体でのノイズの存在確率が無視できるレベルであるものとみなし、処理が打ち切られる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】０１２３
【補正方法】変更
【補正の内容】
【０１２３】
尚、総割合（＝t_hist[id]/total）は、図１８でも示されているように、強度クラスidに対して一般に単調減少することになる。そこで、図１６のフローチャートにおいては、強度クラスidを昇べきの順に処理しているので、総割合が5%以上ではなくなった時点で、すなわち、図１８においては、強度クラスid＝4の時点で、処理が打ち切られことになる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】０１６０
【補正方法】変更
【補正の内容】
【０１６０】
ステップＳ９３において、安定化処理終了すると、ブロックノイズ強度計測処理が終了する。
【手続補正書】
【提出日】平成24年2月20日(2012.2.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１クラッド層と第２クラッド層とに挟まれる活性層に電流を通すことで発光する発光素子と、
前記発光素子を支持し、かつ前記発光素子から出射される光を反射させる第１反射面と第２反射面とが形成された支持部材と、
を含み、
前記発光素子は、第１の端面と第２の端面との２箇所から光が出射される構成をなし、
前記発光素子の第１の端面から出射された第１出射光の進行方向と、前記発光素子の第２の端面から出射された第２出射光の進行方向とは、互いに逆方向をなし、
前記第１反射面は、前記第１出射光を反射させ、
前記第２反射面は、前記第２出射光を反射させ、
前記第１反射面によって反射された第１反射光の進行方向と、前記第２反射面によって反射された第２反射光の進行方向とは、同じ方向であることを特徴とする発光装置。
【請求項２】
前記支持部材は、板状の部材に凹部を設けた構造をしており、前記凹部は前記板状の部材の水平方向に対して４５度傾斜した２つの傾斜面を含み、
前記発光素子は、前記板状の部材の水平方向に対して平行に光が出射されるように配置され、
前記傾斜面の一方の傾斜面には、前記第１反射面が形成され、前記傾斜面の他方の傾斜面には、前記第２反射面が形成されていることを特徴とする請求項１に記載の発光装置。
【請求項３】
前記第１反射光と前記第２反射光に対して透過性のある材質の封止部材をさらに含み、
前記発光素子は前記封止部材によって封止されていることを特徴とする請求項１または２に記載の発光装置。
【請求項４】
前記支持部材の熱伝導率は前記発光素子の熱伝導率よりも高いことを特徴とする請求項１乃至３のいずれか１項に記載の発光装置。
【手続補正書】
【提出日】平成24年3月1日(2012.3.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ベース基板上に半導体層を形成して化学機械研磨処理を行うＳＯＩ基板の作製方法であって、
複数の半導体基板のそれぞれにおいて、前記ベース基板と接合する表面からの深さが異なる位置に脆化層を形成し、
前記ベース基板面内の前記化学機械研磨処理における研磨量が大きい領域に、前記表面から深い位置に前記脆化層が設けられた前記複数の半導体基板を配置し、
前記ベース基板面内の前記化学機械研磨処理における研磨量が小さい領域に、前記表面から浅い位置に前記脆化層が設けられた前記複数の半導体基板を配置し、
前記ベース基板と、前記ベース基板上に配置されている前記複数の半導体基板とを接合させ、
前記脆化層を起点として、前記ベース基板と接合された前記複数の半導体基板を分離することで複数の第１の半導体層を形成し、
前記複数の第１の半導体層を化学機械研磨処理により研磨して第２の半導体層を形成することを特徴とするＳＯＩ基板の作製方法。
【請求項２】
ベース基板上に半導体層を形成してエッチング処理を行うＳＯＩ基板の作製方法であって、
複数の半導体基板のそれぞれにおいて、前記ベース基板と接合する表面からの深さが異なる位置に脆化層を形成し、
前記ベース基板面内の前記エッチング処理のエッチングレートが大きい領域に、前記表面から深い位置に前記脆化層が設けられた前記複数の半導体基板を配置し、
前記ベース基板面内の前記エッチング処理のエッチングレートが小さい領域に、前記表面から浅い位置に前記脆化層が設けられた前記複数の半導体基板を配置し、
前記ベース基板と、前記ベース基板上に配置されている前記複数の半導体基板とを接合させ、
前記脆化層を起点として、前記ベース基板と接合された前記複数の半導体基板を分離することで複数の第１の半導体層を形成し、
前記複数の第１の半導体層をエッチングして第２の半導体層を形成することを特徴とするＳＯＩ基板の作製方法。
【請求項３】
ベース基板上に半導体層を形成して化学機械研磨処理を行うＳＯＩ基板の作製方法であって、
複数の半導体基板のそれぞれにおいて、前記ベース基板と接合する表面からの深さが異なる位置に脆化層を形成し、
前記ベース基板の中央部に、前記表面から浅い位置に前記脆化層が設けられた前記複数の半導体基板を配置し、
前記ベース基板の周縁部に、前記表面から深い位置に前記脆化層が設けられた前記複数の半導体基板を配置し、
前記ベース基板と、前記ベース基板上に配置されている前記複数の半導体基板とを接合させ、
前記脆化層を起点として、前記ベース基板と接合された前記複数の半導体基板を分離することで複数の第１の半導体層を形成し、
前記複数の第１の半導体層を化学機械研磨処理により研磨して第２の半導体層を形成することを特徴とするＳＯＩ基板の作製方法。
【請求項４】
ベース基板上に半導体層を形成してエッチング処理を行うＳＯＩ基板の作製方法であって、
複数の半導体基板のそれぞれにおいて、前記ベース基板と接合する表面からの深さが異なる位置に脆化層を形成し、
前記ベース基板の中央部に、前記表面から深い位置に前記脆化層が設けられた前記複数の半導体基板を配置し、
前記ベース基板の周縁部に、前記表面から浅い位置に前記脆化層が設けられた前記複数の半導体基板を配置し、
前記ベース基板と、前記ベース基板上に配置されている前記複数の半導体基板とを接合させ、
前記脆化層を起点として、前記ベース基板と接合された前記複数の半導体基板を分離することで複数の第１の半導体層を形成し、
前記複数の第１の半導体層をエッチングして第２の半導体層を形成することを特徴とするＳＯＩ基板の作製方法。
【請求項５】
ベース基板上に半導体層を形成して化学機械研磨処理を行うＳＯＩ基板の作製方法であって、
第１の半導体基板及び第２の半導体基板において、前記ベース基板と接合する表面からの深さが異なる位置に脆化層を形成し、
前記ベース基板面内の前記化学機械研磨処理における研磨量が大きい領域に、前記第１の半導体基板を配置し、
前記ベース基板面内の前記化学機械研磨処理における研磨量が小さい領域に、前記第２の半導体基板を配置し、
前記ベース基板と、前記ベース基板上に配置されている前記第１の半導体基板及び前記第２の半導体基板とを接合させ、
前記脆化層を起点として、前記ベース基板と接合された前記第１の半導体基板及び前記第２の半導体基板を分離することで第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層を化学機械研磨処理により研磨して第３の半導体層を形成し、
前記第１の半導体基板に形成された脆化層の前記ベース基板と接合する表面からの深さは、前記第２の半導体基板に形成された脆化層の前記ベース基板と接合する表面からの深さよりも深いことを特徴とするＳＯＩ基板の作製方法。
【請求項６】
ベース基板上に半導体層を形成してエッチング処理を行うＳＯＩ基板の作製方法であって、
第１の半導体基板及び第２の半導体基板において、前記ベース基板と接合する表面からの深さが異なる位置に脆化層を形成し、
前記ベース基板面内の前記エッチング処理のエッチングレートが大きい領域に、前記第１の半導体基板を配置し、
前記ベース基板面内の前記エッチング処理のエッチングレートが小さい領域に、前記第２の半導体基板を配置し、
前記ベース基板と、前記ベース基板上に配置されている前記第１の半導体基板及び前記第２の半導体基板とを接合させ、
前記脆化層を起点として、前記ベース基板と接合された前記第１の半導体基板及び前記第２の半導体基板を分離することで第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層をエッチングして第３の半導体層を形成し、
前記第１の半導体基板に形成された脆化層の前記ベース基板と接合する表面からの深さは、前記第２の半導体基板に形成された脆化層の前記ベース基板と接合する表面からの深さよりも深いことを特徴とするＳＯＩ基板の作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一において、
前記脆化層の形成は、イオンドーピング法により行うことを特徴とするＳＯＩ基板の作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一において、
前記ベース基板は透光性基板であることを特徴とするＳＯＩ基板の作製方法。
【手続補正書】
【提出日】平成24年1月16日(2012.1.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
遮光膜と、該遮光膜上に第１のレジストマスクと、を形成し、
前記遮光膜の一部をエッチングすることでパターンを有する遮光層を形成し、
前記遮光層上に下地膜を形成し、
前記下地膜上に第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜、前記第１の絶縁膜に第１のエッチングを行うことで、少なくとも前記第１の導電膜を露出させ、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２の導電膜上に第３のレジストマスクを形成し、
前記第３のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極、ソース領域及びドレイン領域並びにチャネル形成領域を形成し、
前記第１のレジストマスクと前記第２のレジストマスクは同一のフォトマスクにより形成されることを特徴とする薄膜トランジスタの作製方法。
【請求項２】
遮光膜と、該遮光膜上に第１のレジストマスクと、を形成し、
前記遮光膜の一部をエッチングすることでパターンを有する遮光層を形成し、
前記遮光層上に下地膜を形成し、
前記下地膜上に第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜、前記第１の絶縁膜に第１のエッチングを行うことで、少なくとも前記第１の導電膜を露出させ、
前記第２の導電膜上に第３のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第３のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極、ソース領域及びドレイン領域並びにチャネル形成領域を形成し、
前記第１のレジストマスクと前記第２のレジストマスクは同一のフォトマスクにより形成されることを特徴とする薄膜トランジスタの作製方法。
【請求項３】
遮光膜と、該遮光膜上に第１のレジストマスクと、を形成し、
前記遮光膜の一部をエッチングすることでパターンを有する遮光層を形成し、
前記遮光層上に下地膜を形成し、
前記下地膜上に第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜、前記第１の絶縁膜に第１のエッチングを行うことで、少なくとも前記第１の導電膜を露出させ、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを後退させることで前記第２のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第３のレジストマスクを形成し、
前記第３のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極、ソース領域及びドレイン領域並びにチャネル形成領域を形成し、
前記第１のレジストマスクと前記第２のレジストマスクは同一のフォトマスクにより形成されることを特徴とする薄膜トランジスタの作製方法。
【請求項４】
遮光膜と、該遮光膜上に第１のレジストマスクと、を形成し、
前記遮光膜の一部をエッチングすることでパターンを有する遮光層を形成し、
前記遮光層上に下地膜を形成し、
前記下地膜上に第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜、前記第１の絶縁膜に第１のエッチングを行うことで、少なくとも前記第１の導電膜を露出させ、
前記第２のレジストマスクを後退させることで前記第２のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第３のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第３のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極、ソース領域及びドレイン領域並びにチャネル形成領域を形成し、
前記第１のレジストマスクと前記第２のレジストマスクは同一のフォトマスクにより形成されることを特徴とする薄膜トランジスタの作製方法。
【請求項５】
請求項３又は請求項４において、
前記第２のレジストマスクは多階調マスクを用いて形成することを特徴とする薄膜トランジスタの作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記第１のエッチングによって素子領域を形成し、
前記第２のエッチングによって前記素子領域の側面から概ね等しい距離だけ内側にゲート電極層の側面を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一において、
前記第２のレジストマスクの面積は、酸素プラズマによりアッシングして前記第１のレジストマスクの面積よりも小さく形成することを特徴とする薄膜トランジスタの作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一において、
前記第１のエッチングはドライエッチングであり、前記第２のエッチングはウエットエッチングであることを特徴とする薄膜トランジスタの作製方法。
【手続補正書】
【提出日】平成24年3月16日(2012.3.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
膜のその場ハイブリッド堆積方法であって：
バッチ処理システムの処理チャンバに複数の基板を搬入する手順；
原子層堆積(ALD)法によって前記複数の基板上にhigh-k誘電膜の第1部分を堆積する手順；
該第1部分の堆積後に前記複数の基板を前記処理チャンバから取り出すことなく、化学気相成長(CVD)法によって前記第1部分上に前記high-k誘電膜の第2部分を堆積する手順；
前記複数の基板を前記処理チャンバから取り出す前に前記high-k誘電膜の第1部分と第2部分の後処理を行う手順を有する方法であって、前記後処理は：
(a)ガスが存在しない雰囲気で基板温度を500℃から1000℃にして行う高温アニーリング；
(b)酸素含有ガス又は酸素と窒素を含有するガスから選ばれる第4酸化剤の存在下で基板温度を500℃から1000℃にして行う高温酸化；又は
(c)非酸化剤ガスの存在下で基板温度を500℃から1000℃にして行う高温アニーリング；
のうちの一又は任意の順次実行される組合せから選ばれる、手順；及び、
前記複数の基板を前記処理チャンバから取り出す手順；
を有する方法。
【請求項２】
前記第1部分を堆積する前に、100℃から1000℃の基板温度で、酸素含有ガス又は酸素と窒素を含有するガスから選ばれる第1酸化剤によって前記複数の基板を前処理する手順をさらに有する、請求項1に記載の方法。
【請求項３】
前記前処理が、前記第1及び第2部分を堆積するときよりも高い基板温度で実行される、請求項2に記載の方法。
【請求項４】
前記第1酸化剤が、O2、O3、N2O、NO、若しくはH2O蒸気、又は上記の混合物から選ばれる、請求項2に記載の方法。
【請求項５】
前記第1部分を堆積する手順が複数回の堆積サイクルを実行する手順を有し、
各サイクルは前記の処理チャンバ内の複数の基板を第2酸化剤と金属先駆体に曝露し、
前記第2酸化剤の曝露と前記金属先駆体の曝露との間には任意のパージ手順が存在し、
前記第2酸化剤は酸素含有ガス又は酸素と窒素を含有するガスから選ばれる、
請求項1に記載の方法。
【請求項６】
前記第2酸化剤が、O2、O3、N2O、NO、若しくはH2O蒸気、又は上記の混合物から選ばれる、請求項5に記載の方法。
【請求項７】
前記第2部分を堆積する手順が、前記の処理チャンバ内の複数の基板を第3酸化剤と金属先駆体に同時に曝露する手順を有し、
前記第3酸化剤は酸素含有ガス又は酸素と窒素を含有するガスから選ばれる、
請求項1に記載の方法。
【請求項８】
前記第3酸化剤が、O2、O3、N2O、NO、若しくはH2O蒸気、又は上記の混合物から選ばれる、請求項7に記載の方法。
【請求項９】
前記後処理が、前記第1及び第2部分を堆積するときよりも高い基板温度で実行される、請求項1に記載の方法。
【請求項１０】
前記第4酸化剤が、O2、O3、N2O、NO、若しくはH2O蒸気、又は上記の混合物から選ばれる、請求項1に記載の方法。
【請求項１１】
前記第1及び第2部分の堆積を交互に繰り返し行う手順をさらに有する方法であって、
前記第1部分の各々は第1厚さを有し、
前記第2部分の各々は第2厚さを有する、
請求項1に記載の方法。
【請求項１２】
前記第1部分の各々、前記第2部分の各々、又は前記第1及び第2部分の各々は、実質的に同一の厚さを有する、請求項11に記載の方法。
【請求項１３】
前記第2部分のうちの少なくとも1つは、前記第2部分のうちの他とは異なる第1厚さを有する、請求項11に記載の方法。
【請求項１４】
前記第1及び第2部分の堆積は、実質的に同一の基板温度で実行される、請求項1に記載の方法。
【請求項１５】
前記第1及び第2部分の堆積は、それぞれ異なる基板温度で実行される、請求項1に記載の方法。
【請求項１６】
膜のその場ハイブリッド堆積方法であって、
当該方法は：
バッチ処理システムの処理チャンバに複数の基板を搬入する手順；
原子層堆積(ALD)法によって前記複数の基板上にhigh-k誘電膜の第1部分を堆積する手順；
該第1部分の堆積後に前記複数の基板を前記処理チャンバから取り出すことなく、化学気相成長(CVD)法によって前記第1部分上に前記high-k誘電膜の第2部分を堆積する手順；
前記複数の基板を前記処理チャンバから取り出す手順；
を有し、
前記第1部分を堆積する手順は第2酸化剤を利用し、
前記第2部分を堆積する手順は前記第2酸化剤とは異なる第3酸化剤を利用し、かつ
前記第2酸化剤と第3酸化剤の各々は、O2、O3、N2O、NO、若しくはH2O蒸気、又は上記の混合物から選ばれる、
方法。
【請求項１７】
膜のその場ハイブリッド堆積方法であって、
当該方法は：
複数の基板をバッチ処理システムの処理チャンバへ搬入する手順；
500℃から1000℃の基板温度で、第1酸化剤によって前記の処理チャンバ内の複数の基板を前処理する手順；
該前処理手順後、原子層堆積(ALD)法によって前記複数の基板上にHfO2膜の第1部分を堆積する手順であって、前記第1部分を堆積する手順が複数回の堆積サイクルを実行する手順を有し、各サイクルは前記の処理チャンバ内の複数の基板を第2酸化剤と金属先駆体に曝露し、前記第2酸化剤の曝露と前記金属先駆体の曝露との間には任意のパージ手順が存在する、手順；
化学気相成長(CVD)法によって前記第1部分上に前記HfO2膜の第2部分を堆積する手順であって、前記の処理チャンバ内の複数の基板が第3酸化剤と金属先駆体に同時に曝露される、手順；
前記のHfO2膜を有する複数の基板を、酸素含有ガス又は酸素と窒素を含有するガスから選ばれる第4酸化剤の存在下で基板温度を500℃から1000℃にして行う高温酸化によって後処理する手順であって、前記第4酸化剤が、O2、O3、N2O、NO、若しくはH2O蒸気、又は上記の混合物から選ばれる、手順；並びに
前記複数の基板を前記処理チャンバから取り出す手順；
を有し、
前記前処理手順、前記第1部分を堆積する手順、前記第2部分を堆積する手順、及び後処理手順は、前記複数の基板を前記処理チャンバから取り出すことなく行われる、
方法。
【請求項１８】
前記前処理手順及び前記後処理手順が、前記第1部分を堆積する手順及び前記第2部分を堆積する手順を行うときよりも、高い基板温度で実行される、請求項17に記載の方法。
【請求項１９】
前記第1部分を堆積する手順及び前記第2部分を堆積する手順が、それぞれ異なる基板温度で実行される、請求項17に記載の方法。
【手続補正書】
【提出日】平成24年3月21日(2012.3.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
上面に形成された複数のダイ・パッド（２２）を有する集積回路（ＩＣ）基材（１０）と、
該ＩＣ基材（１０）の上に配置された複数のポリマー・ラミネート（１６）であって、当該複数のポリマー・ラミネート（１６）の各々が、内部に形成された複数のバイア（２０）を有し、該複数のバイア（２０）の各々がそれぞれのダイ・パッド（２２）に対応している、複数のポリマー・ラミネート（１６）と、
該複数のポリマー・ラミネート（１６）の各々に形成された複数のインタコネクト（２６）であって、当該複数のインタコネクト（２６）の各々がそれぞれのポリマー・ラミネート（１６）の上面の一部を被覆して前記バイア（２０）を通って下降して延在し、下方に配置された隣接したポリマー・ラミネート（１６）のインタコネクト（２６）と接触している、複数のインタコネクト（２６）と、
当該ウェーハ・レベル・パッケージ（１２）の上面に配置されて前記複数の金属インタコネクト（２６）に取り付けられた入出力（Ｉ／Ｏ）システム・インタコネクト（３４）と、
を備えたウェーハ・レベル・パッケージ（１２）であって、
前記複数のポリマー・ラミネート（１６）の各々が、別個の予備形成されたラミネート・シートを含んでおり、
前記複数のポリマー・ラミネート（１６）のそれぞれは、前記ＩＣ基材の残留応力を低減する溝を形成するために、ポリマー材料の少なくとも一部が除去されたダイス域を含む、
ウェーハ・レベル・パッケージ（１２）。
【請求項２】
前記Ｉ／Ｏシステム・インタコネクト（３４）は、複数の半田ボール、複数のめっきバンプ、複数の柱状バンプ、複数の金スタッド・バンプ、複数の金属充填ポリマー・バンプ、複数の結線接続、及び複数の結線接続パッドの一つを含んでいる、請求項１に記載のウェーハ・レベル・パッケージ（１２）。
【請求項３】
ポリマー・ラミネート（１６、３２）の間に形成された前記空洞（３８）に配置されている微小電気機械システム（ＭＥＭＳ）（４０）をさらに含んでいる請求項１に記載のウェーハ・レベル・パッケージ（１２）。
【請求項４】
一対の隣り合ったポリマー・ラミネート（１６、３２）の間に配置された埋め込み型抵抗器（４２）及び埋め込み型キャパシタ（４２）の一方をさらに含んでいる請求項１に記載のウェーハ・レベル・パッケージ（１２）。
【請求項５】
一対の隣り合ったポリマー・ラミネート（１６、３２）の間に配置された金属遮蔽（４４）をさらに含んでいる請求項１に記載のウェーハ・レベル・パッケージ（１２）。
【手続補正書】
【提出日】平成24年2月14日(2012.2.14)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】静電保護回路、半導体装置、及び半導体装置を具備する電子機器
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
高電源電位が入力される第１の配線と、
低電源電位が入力される第２の配線と、
前記第１の配線の電位及び前記第２の配線の電位に応じた信号を出力する比較回路と、
第１端子が前記第１の配線に電気的に接続され、前記信号でオンまたはオフが制御される第１のスイッチと、
第１端子が前記第２の配線に電気的に接続され、前記信号でオンまたはオフが制御される第２のスイッチと、
一方の電極が前記第１のスイッチの第２端子、他方の電極が前記第２のスイッチの第２端子に電気的に接続された容量素子と、を有することを特徴とする静電保護回路。
【請求項２】
高電源電位が入力される第１の配線と、
低電源電位が入力される第２の配線と、
前記第１の配線の電位及び前記第２の配線の電位に応じた信号を出力する比較回路と、
第１端子が前記第１の配線に電気的に接続され、前記信号でオンまたはオフが制御される第１のスイッチと、
第１端子が前記第２の配線に電気的に接続され、前記信号でオンまたはオフが制御される第２のスイッチと、
一方の電極が前記第１のスイッチの第２端子、他方の電極が前記第２のスイッチの第２端子に電気的に接続された容量素子と、を有し、
前記比較回路は、前記高電源電位より高い電位が前記第１の配線に入力された際に、前記第１のスイッチ及び前記第２のスイッチをオンにし、前記高電源電位が前記第１の配線に入力された際に、前記第１のスイッチ及び前記第２のスイッチをオフにすることを特徴とする静電保護回路。
【請求項３】
請求項１または２において、前記第１のスイッチはｐチャネル型トランジスタであり、前記第２のスイッチはｎチャネル型トランジスタであることを特徴とする静電保護回路。
【請求項４】
請求項１乃至３のいずれか一において、
前記第１のスイッチ、前記第２のスイッチ、及び前記比較回路を構成するトランジスタは、薄膜トランジスタであることを特徴とする静電保護回路。
【請求項５】
高電源電位が入力される第１の配線と、
低電源電位が入力される第２の配線と、
前記第１の配線及び前記第２の配線に電気的に接続された負荷と、
前記第１の配線の電位及び前記第２の配線の電位に応じた信号を出力する比較回路と、
第１端子が前記第１の配線に電気的に接続され、前記信号でオンまたはオフが制御される第１のスイッチと、
第１端子が前記第２の配線に電気的に接続され、前記信号でオンまたはオフが制御される第２のスイッチと、
一方の電極が前記第１のスイッチの第２端子、他方の電極が前記第２のスイッチの第２端子に電気的に接続された容量素子と、を有し、
前記比較回路、前記第１のスイッチ、前記第２のスイッチ及び前記容量素子は、前記負荷に前記高電源電位が入力される前記第１の配線及び前記低電源電位が入力される前記第２の配線の経路に設けられることを特徴とする半導体装置。
【請求項６】
高電源電位が入力される第１の配線と、
低電源電位が入力される第２の配線と、
光電変換素子及び増幅回路を有し、前記第１の配線及び前記第２の配線に電気的に接続された光電変換回路と、
前記第１の配線の電位及び前記第２の配線の電位に応じた信号を出力する比較回路と、
第１端子が前記第１の配線に電気的に接続され、前記信号でオンまたはオフが制御される第１のスイッチと、
第１端子が前記第２の配線に電気的に接続され、前記信号でオンまたはオフが制御される第２のスイッチと、
一方の電極が前記第１のスイッチの第２端子、他方の電極が前記第２のスイッチの第２端子に電気的に接続された容量素子と、を有し、
前記比較回路、前記第１のスイッチ、前記第２のスイッチ及び前記容量素子は、前記光電変換回路に前記高電源電位が入力される前記第１の配線及び前記低電源電位が入力される前記第２の配線の経路に設けられることを特徴とする半導体装置。
【請求項７】
請求項５または６において、
前記比較回路は、前記高電源電位より高い電位が前記第１の配線に入力された際に、前記第１のスイッチ及び前記第２のスイッチをオンにし、前記高電源電位が前記第１の配線に入力された際に、前記第１のスイッチ及び前記第２のスイッチをオフにすることを特徴とする半導体装置。
【請求項８】
請求項５乃至７のいずれか一において、前記第１のスイッチはｐチャネル型トランジスタであり、前記第２のスイッチはｎチャネル型トランジスタであることを特徴とする半導体装置。
【請求項９】
請求項５乃至８のいずれか一において、前記光電変換素子は、ｐ型半導体層、ｉ型半導体層及びｎ型半導体層が積層して形成されていることを特徴とする半導体装置。
【請求項１０】
請求項５乃至９のいずれか一において、前記増幅回路部を構成するトランジスタは、薄膜トランジスタであることを特徴とする半導体装置。
【請求項１１】
請求項５乃至１０のいずれか一において、前記光電変換回路の入力端子は、第１の抵抗素子を介して前記第１の配線と電気的に接続されており、前記光電変換回路の出力端子は、第２の抵抗素子を介して前記第２の配線と電気的に接続されていることを特徴とする半導体装置。
【請求項１２】
請求項５乃至１１のいずれか一において、
前記光電変換装置は、透光性基板上に設けられていることを特徴とする半導体装置。
【請求項１３】
請求項５乃至１２のいずれか一に記載の半導体装置を具備することを特徴とする電子機器。
【手続補正書】
【提出日】平成24年3月7日(2012.3.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】薄膜トランジスタの作製方法
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の導電膜、絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有し、且つ前記第２の導電膜を加工して形成される配線の領域において前記第１の導電膜を加工して形成される隣り合う配線間に少なくとも一の開口部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項２】
第１の導電膜、絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有し、且つ前記第２の導電膜を加工して形成される配線の領域において前記第１の導電膜を加工して形成される隣り合う配線間に少なくとも一の開口部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、
前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項３】
第１の導電膜、絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有し、且つ前記第２の導電膜を加工して形成される配線の領域において前記第１の導電膜を加工して形成される隣り合う配線間に少なくとも一の開口部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第１の導電膜、前記絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行い、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項４】
第１の導電膜、絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有し、且つ前記第２の導電膜を加工して形成される配線の領域において前記第１の導電膜を加工して形成される隣り合う配線間に少なくとも一の開口部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第１の導電膜、前記絶縁膜、前記半導体膜、前記不純物半導体膜及び前記第２の導電膜に第１のエッチングを行い、
前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極及びドレイン電極層、ソース領域及びドレイン領域層並びに半導体層を形成することを特徴とする薄膜トランジスタの作製方法。
【請求項５】
請求項１乃至請求項７のいずれか一において、
前記開口部は、前記第２の導電膜を加工して形成される配線の領域上であって、前記第１の導電膜を加工して形成される前記配線と前記第２の導電膜を加工して形成される前記配線の交差部で前記第１の導電膜を加工して形成される前記配線を挟んで設けられていることを特徴とする薄膜トランジスタの作製方法。