【事件の表示】
　特願２０００−２４４５２４「マルチポートキャッシュメモリ」拒絶査定不服審判事件〔平成１４年　２月２０日出願公開、特開２００２−　５５８７９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
　
１．手続の経緯
　本願は平成１２年８月１１日の出願であって、原審において平成１６年３月１９日付けで拒絶理由が通知され、同年５月２０日付けで意見書が提出されるとともに手続補正がなされ、同年８月２７日付けで拒絶査定がなされた。
　これに対して、同年１０月７日付け拒絶査定不服の審判請求がなされるとともに、同年１１月５日付けで手続補正がなされたものである。
　
２．平成１６年１１月５日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１６年１１月５日付けの手続補正を却下する。
　
［理由］
（１）補正後の本願発明
　本件手続補正により、特許請求の範囲の請求項１は、
　
「【請求項１】　Ｍ個の１ポートセルブロックからなる第１乃至第ＫのＮポートタグメモリと（Ｋ及びＭは１以上の整数、Ｎは１より大なる整数）、
　前記第１乃至第ＫのＮポートタグメモリに入力するキャッシュラインインデックスをそれぞれデコードし前記タグメモリ内のＭ個の１ポートセルブロックをＮポートに構成してデコードする第１乃至第Ｋのタグ側Ｎポートデコーダと、
　Ｍ個の１ポートセルブロックからなる第１乃至第ＫのＮポートデータメモリと、
　前記第１乃至第ＫのＮポートデータメモリに入力するキャッシュラインインデックス及びキャッシュラインオフセットビットをそれぞれデコードし前記データメモリ内のＭ個の１ポートセルブロックをＮポートに構成してデコードする第１乃至第Ｋのデータ側Ｎポートデコーダと、
　前記第１乃至第ＫのＮポートタグメモリと前記第１乃至第ＫのＮポートデータメモリとの間に設けられ、前記第１乃至第ＫのＮポートタグメモリ及び前記第１乃至第ＫのＮポートデータメモリおける書き込み及び読み出し衝突を処理する衝突処理回路とを具備し、
　前記キャッシュラインインデックスは、前記Ｍ個の１ポートセルブロックのいずれか１つの内部を参照する第１のキャッシュラインインデックスと、前記Ｍ個の１ポートセルブロックのいずれか１つを選択し且つ前記衝突処理に使用される第２のキャッシュラインインデックスからなることを特徴とするマルチポートキャッシュメモリ。」
　
と補正された。
　
　上記補正において、「前記第１乃至第ＫのＮポートタグメモリに入力するキャッシュラインインデックスをそれぞれデコードし前記タグメモリ内のＭ個の１ポートセルブロックをＮポートに構成してデコードする第１乃至第Ｋのタグ側Ｎポートデコーダ」という補正は、請求項１に記載した発明を特定するために必要な事項である「第１乃至第Ｋのタグ側Ｎポートデコーダ」について「前記タグメモリ内のＭ個の１ポートセルブロックをＮポートに構成してデコードする」との限定を付加したものであって、また、「前記第１乃至第ＫのＮポートデータメモリに入力するキャッシュラインインデックス及びキャッシュラインオフセットビットをそれぞれデコードし前記データメモリ内のＭ個の１ポートセルブロックをＮポートに構成してデコードする第１乃至第Ｋのデータ側Ｎポートデコーダ」という補正は、請求項１に記載した発明を特定するために必要な事項である「第１乃至第Ｋのデータ側Ｎポートデコーダ」について「前記データメモリ内のＭ個の１ポートセルブロックをＮポートに構成してデコードする」との限定を付加したものであって、且つ、「前記キャッシュラインインデックスは、前記Ｍ個の１ポートセルブロックのいずれか１つの内部を参照する第１のキャッシュラインインデックスと、前記Ｍ個の１ポートセルブロックのいずれか１つを選択し且つ前記衝突処理に使用される第２のキャッシュラインインデックスからなること」という補正は、請求項１に記載した発明を特定するために必要な事項である「キャッシュラインインデックス」について「前記Ｍ個の１ポートセルブロックのいずれか１つの内部を参照する第１のキャッシュラインインデックスと、前記Ｍ個の１ポートセルブロックのいずれか１つを選択し且つ前記衝突処理に使用される第２のキャッシュラインインデックスからなること」との限定を付加したものであって、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものである。
　
　そこで、本件手続補正後の特許請求の範囲第１項に記載されている事項により特定される発明（以下、「本願補正発明」という。）が、特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下に検討する。
　
（２）引用例
（ａ）原審の平成１６年３月１９日付けの拒絶理由に引用された、本件出願前に頒布された刊行物である　佐々木敬泰、土江竜雄、弘中哲夫、児島彰，”スーパスカラ・プロセッサ用データ・キャッシュの実現方式の検討”，情報処理学会研究報告，日本，社団法人情報処理学会，１９９６年８月２９日，第９６巻，第８０号，（９６−ＡＲＣ−１１９），ｐ．２１５−２２０　（以下、「引用例」という。）には次の事項が記載されている。
　
（あ）「本研究では，多重化した実行ユニットに見合うだけのデータ供給のできるマルチポート・データキャッシュの実現方法として，シングルポート・メモリを用いたマルチポート化について検討する．
２．シングルポート・メモリを用いたマルチポート化
　シングルポートメモリを用いてマルチポート・キャッシュを実現する方法として以下の４通りの方法（Ｄ，ＩＳ，ＩＤ／Ｄ，ＩＤ／Ｉ）が提案されている［Ｎｏｕｄｏｍｉ９３］．」（第２１５頁左欄１８行〜右欄５行）
　
（い）「図中のＮＥＴ１は，ロード／ストア命令のポート分別のためのビットフィールドを各ロード／ストア・ユニットに入力するためのものであり，ＬＳＵ（ｎ）はｎ番目のロード／ストア・ユニットを，Ｐ（ｎ）はｎ番目のポートを，Ｔはタグアレイのハードウェア量を，Ｄはデータアレイのハードウェア量を表す．以下，特に断らない限りこの記号を用いる．」（第２１５頁右欄１２行〜１８行）
　
（う）「ＩＤ／Ｉ（ＩＤ／Ｉｎｔｅｒｌｅａｖｅｄ）型（図５）
　タグアレイをデータアレイを同じ幅でインターリーブする．インターリーブされたタグアレイの各バンクは，対応するデータアレイ・バンクを占有しているポートに占有される．よって，インターリーブ幅はラインサイズに等しくなるので，連続したアドレスのデータに対して同時にアクセスすることはできない．」（第２１７頁左欄１行〜７行）
　
（え）「３．３　ＩＤ／Ｄ，ＩＤ／Ｉ型のバンクコンフリクト調停
　バンクコンフリクトの調停は，図９の様なユニットで行う．ＩＤ／Ｄ，ＩＤ／Ｉ型では，あるアドレスの内容をもつ可能性のあるデータアレイは高々１つである．よって複数のロード／ストア・ユニットから同時にアクセス要求が来た場合は命令の発行順序に従い，ポートの割当を行う必要がある．図中のＸｎにはロード／ストア・ユニットからアクセス要求のあったデータのメモリアドレスの一部を入れる．ここでＸｎに渡すデータは，図１０のＣａｃｈｅ　Ｂａｎｋフィールドで，ＩＤ／Ｄ，ＩＤ／Ｉによってビット位置は異なる．Ｐｎはｎ番目のポートが保持するメモリアドレスの一部で，ビット位置は図１０のＣａｃｈｅ　Ｂａｎｋフィールドの位置と同じである．もし，ｎ番目のポートへのアクセス要求を出しているロード／ストア・ユニットが１つであれば，そのロード／ストア・ユニットがポートへのアクセス権を得るが，２つ以上のロード／ストア・ユニットから要求があった場合はＰｒｉｏｒｉｔｙ　Ｓｅｌｅｃｔｏｒにより，最も先行する命令がアクセス権を得る．この時ポートへのアクセス権を得た命令は実行され，キューから消去されるが，アクセス権を得ることができなかった命令は次クロックで再び調停を行う．このような仕組みを用いることでロ−ド／ストア命令の実行順序の保証を行うことができる．」（第２１８頁右欄１９行〜第２１９頁左欄６行）
　
（お）第２２０頁の「表３　マルチポートキャッシュの構成方式の比較３」の記載によるとＩＤ／Ｉ型において、タグアレイのサイズおよびデータアレイのサイズは、それぞれＴＮ×ＳＮ×ＷＮおよびＬＮ×ＳＮ×ＷＮであることがわかる。なお、ＷＮ：ウェイ数、ＳＮ：セット数、ＴＮ：１ライン分のタグサイズ、ＬＮ：ライン長である。
　
　上記（あ）の記載から、引用例に記載されたものは、シングルポート・メモリを用いたマルチポート・データキャッシュに関するものであり、このことから、引用例に記載されたものの、タグアレイおよびデータアレイを構成するメモリはシングル・ポートメモリであることがわかる。
　
　また、上記（お）から、タグアレイおよびデータアレイのサイズは、それぞれＴＮ×ＳＮ×ＷＮおよびＬＮ×ＳＮ×ＷＮであることがわかる。
　
　さらに、上記（い）の記載及び「図５　ＩＤ／Ｄ型」から、ＩＤ／Ｉ型のマルチポート・データキャッシュのタグアレイおよびデータアレイのポート数はＰＮであることがわかる。
　
　そして、上記（え）における「バンクコンフリクトの調停は，図９の様なユニットで行う．ＩＤ／Ｄ，ＩＤ／Ｉ型では，あるアドレスの内容をもつ可能性のあるデータアレイは高々１つである．よって複数のロード／ストア・ユニットから同時にアクセス要求が来た場合は命令の発行順序に従い，ポートの割当を行う必要がある．（・・・　中　略　・・・）もし，ｎ番目のポートへのアクセス要求を出しているロード／ストア・ユニットが１つであれば，そのロード／ストア・ユニットがポートへのアクセス権を得るが，２つ以上のロード／ストア・ユニットから要求があった場合はＰｒｉｏｒｉｔｙ　Ｓｅｌｅｃｔｏｒにより，最も先行する命令がアクセス権を得る．この時ポートへのアクセス権を得た命令は実行され，キューから消去されるが，アクセス権を得ることができなかった命令は次クロックで再び調停を行う．このような仕組みを用いることでロ−ド／ストア命令の実行順序の保証を行うことができる．」の記載および「図９　バンクコンフリクトの調停とキュー」から、Ｂａｎｋ／Ｐｏｒｔ　Ｃｏｎｆｌｉｃｔ　Ｃｈｅｃｋｅｒがロード／ストア時のバンクコンフリクトの調停を行っていることがわかる。
　
　また、上記（え）における「バンクコンフリクトの調停は，図９の様なユニットで行う．（・・・　中　略　・・・）図中のＸｎにはロード／ストア・ユニットからアクセス要求のあったデータのメモリアドレスの一部を入れる．ここでＸｎに渡すデータは，図１０のＣａｃｈｅ　Ｂａｎｋフィールドで，ＩＤ／Ｄ，ＩＤ／Ｉによってビット位置は異なる．」の記載および「図９　バンクコンフリクトの調停とキュー」、「図１０　フィールド構成」から、メモリアドレスの一部であるＣａｃｈｅ　Ｂａｎｋフィールドを用いてバンクコンフリクトの調停を行っていることがわかる。
　
　さらに、上記（え）における「Ｐｎはｎ番目のポートが保持するメモリアドレスの一部で，ビット位置は図１０のＣａｃｈｅ　Ｂａｎｋフィールドの位置と同じである．もし，ｎ番目のポートへのアクセス要求を出しているロード／ストア・ユニットが１つであれば，そのロード／ストア・ユニットがポートへのアクセス権を得るが，２つ以上のロード／ストア・ユニットから要求があった場合はＰｒｉｏｒｉｔｙ　Ｓｅｌｅｃｔｏｒにより，最も先行する命令がアクセス権を得る．」の記載および「図９　バンクコンフリクトの調停とキュー」から、図９に示された比較器（Ｃｏｍｐａｒａｔｏｒ）は、アクセス要求のあったデータのメモリアドレスの一部であるＣａｃｈｅ　Ｂａｎｋフィールド（Ｘｎ）とＰＮ個のポートのうちのｎ番目のポートが保持するメモリアドレスの、ビット位置がＣａｃｈｅ　Ｂａｎｋフィールドと同じ部分（Ｐｎ）とをそれぞれ入力とする比較を行い、さらに、比較器（Ｃｏｍｐａｒａｔｏｒ）の比較結果をＰｒｉｏｒｉｔｙ　Ｓｅｌｅｃｔｏｒに入力し、Ｐｒｉｏｒｉｔｙ　Ｓｅｌｅｃｔｏｒが最も先行する命令、即ち、最も先行するアクセス要求のあったデータのメモリアドレスにＰＮ個のポートのうちのｎ番目のポートへのアクセス権を与えることがわかる。言い換えれば、アクセス要求のあったデータのメモリアドレスの一部であるＣａｃｈｅ　Ｂａｎｋフィールドを用いたバンクコンフリクトの調停は、このフィールドを用いたポートの選択によりなされているということができる。
　
　そして、「図１０　フィールド構成」によるとメモリアドレスの一部である「Ｓｅｔ　Ｗｉｔｈｉｎ　ａ　Ｃａｃｈｅ　Ｂａｎｋフィールド」はキャッシュを参照するために用いられていることがわかる。
　
　以上の記載から、引用例には以下の発明（以下、「引用発明」という。）が記載されている。
　
　ＴＮ×ＳＮ×ＷＮのシングル・ポートメモリからなるＰＮポートタグアレイと（ＷＮ：ウェイ数、ＳＮ：セット数、ＴＮ：１ライン分のタグサイズ、ＰＮ：ポート数）、
　ＬＮ×ＳＮ×ＷＮのシングル・ポートメモリからなるＰＮポートデータアレイと（ＬＮ：ライン長）、
　ロード／ストア時のバンクコンフリクトの調停を行うＢａｎｋ／Ｐｏｒｔ　Ｃｏｎｆｌｉｃｔ　Ｃｈｅｃｋｅｒとを具備し、
　メモリアドレスの一部である、Ｓｅｔ　Ｗｉｔｈｉｎ　ａ　Ｃａｃｈｅ　Ｂａｎｋフィールドはキャッシュを参照するために用いられ、同じくメモリアドレスの一部である、Ｃａｃｈｅ　Ｂａｎｋフィールドはポートの選択、及び、バンクコンフリクトの調停に用いられることを特徴とするマルチポート・キャッシュ。
　
（３）本件出願時における周知技術
（ｂ）本件出願前に頒布された刊行物である特開昭６４−９５４８号公報（以下、「刊行物１」という。）には次の事項が記載されている。
　
（か）「第１図は本発明のキャッシュ・メモリ装置の一実施例のブロック図、第２図はホストＣＰＵ１０１から出力されるアドレス信号の構成図である。
（・・・　中　略　・・・）
ホストＣＰＵ１０１から出力されるアドレス信号は、第２図に示すように、タグフィールドＴＧ［３１−１５］、インデクスフイールドＩＤ［１４−６］、バンクセレクトフィールドＢＳ［５−４］、ブロック内アドレスフィールドＢＡ［３−０］の４つのフィールドからなっている。」（第３頁右上欄４行〜左下欄１行）
　
（き）「アドレスディレクトリメモリ１３４は本実施例では５１２ワード×１７ビツトのメモリであり、５１２ワード＝２９ワードの指定にはインデクスフイールド１０の９ビツトが用いられる。」（第４頁左上欄１０行〜１３行）
　
（く）上記（か）の記載事項をふまえて第３図をみると、キャッシュデータメモリ１２１の指定には、インデクスフイールドＩＤ［１４−６］、バンクセレクトフィールドＢＳ［５−４］、ブロック内アドレスフィールドＢＡ［３−０］が用いられていることがわかる。
　
　以上の記載から見て、キャッシュ・メモリ装置において、
　
　アドレスディレクトリメモリの指定に、ＣＰＵから出力されるアドレス信号の一部である、インデクスフイールドを用いること、
　キャッシュデータメモリの指定に、ＣＰＵから出力されるアドレス信号の一部である、インデクスフイールド、バンクセレクトフィールド、及び、ブロック内アドレスフィールドを用いること、
　
は、いずれも本件出願時における周知技術である。
　
（ｃ）本件出願前に頒布された刊行物である特開平２−１０８１３９号公報（以下、「刊行物２」という。）には次の事項が記載されている。
　
（け）「本発明は、複数のバスマスタが同時に動作する計算機システム等のキャッシュメモリ装置に関し、特にプロセッサバスとシステムバスから非同期にアクセスされるキャッシュメモリにおいてアクセスの衝突を回避するためのアクセスアビトレーションに関するものである。」（第１頁右下欄１３行〜１８行）
　
（こ）「最初に、プロセッサアドレスバス１のアドレスとシステムアドレスバス４のアドレスとが異なっており、ブロックアドレス一致信号２１がインアクティブとなり、プロセッサ２６とシステムバス３０上にあるデータ処理装置２９とで同時にはキャッシュメモリ２７の同じデータブロックをアクセスしていないことを検出したときを考える。
　このとき、プロセッサ２６またはデータ処理装置２９のどちらかがアクセス中のデータに対し、他から読み書きすることはないので、プロセッサ２６側とシステムバス３０側は、非同期にそして同時にデュアルポートディレクトリメモリ８、デュアルポート有効フラグメモリ９及びデュアルポートデータメモリ１６をアクセスすることができる。
　プロセッサ２６は、キャッシュメモリ２７をアクセスし、Ｍｌのコンパレータ１０により一致が検出されれば、シーケンサ１４から出力されるキャッシュデータ制御信号２３及び有効フラグ変更信号２５により、デュアルポートデータメモリ１６及びデュアルポート有効フラグメモリ９を書き換える。」（第４頁右上欄５行〜左下欄７行）
　
（さ）「次に、プロセッサ２６とシステムバス３０上にあるデータ処理装置２９とにより、同時にキャッシュメモリ２７の同じデータブロックに書き込んでいるときを考える。本実施例においては、データメモリ１６がデュアルポートであるため両方からアクセスすることは可能であるが、無秩序にアクセスするとデータの一貫性が保てなくなる。
　例えば、いまプロセッサ２６が、デュアルポートデータメモリ１６に或るデータ「ａ」を書き込んだとする。このとき、システムバス３０側も動作中であるため、シーケンサ１４はその動作が終了するまでライト（ｗｒｉｔｅ）「ａ」の出力（データメモリ１６にデータ「ａ」を書き込んだという情報をシステムバス３０側に出力すること）は待たされる。このときシステム側のブロックでの転送により、プロセッサ２６が書き込んだ「ａ」を別のデータ「ｂ」に書き換えてしまうかもしれない。この場合、ブロック転送終了後、「ａ」を出力してもそのデータはすでにないのでデータの一貫性が保てなくなる。
　そこで、本実施例においては、第３のコンパレータ１２により、同じメモリブロックへのアクセスを検出し、ブロックアドレス一致信号２１がアクティブとなった場合、シーケンサ１４は、プロセッサ２６またはシステム側のデータ処理装置２９のどちらかに、デュアルポートデータメモリ１６とデュアルポート有効フラグメモリ９への優先権を与え、一方の動作が終了した後に他方の処理を行う。これによりデータの一貫性が保てる。なお、少なくても一方が読み出しをしている場合、一貫性は保たれているので同時に動作しても構わない。但し、実際にはデュアルポートメモリ内で優先権が決められ、順番にアクセスされている。」（第４頁左下欄７行〜第５頁右上欄２行）
　
（し）「なお、第１図に示す実施例のデュアルポートディレクトリメモリ８，デュアルポート有効フラグメモリ９及びデュアルポートデータメモリ１６の各デュアルポートメモリは、コントローラと通常のメモリとを組み合せて、デュアルポートメモリと同等の動作をするデュアルポート機能を持たせることにより実現することもできる。」（第５頁右上欄３行〜９行）
　
  上記（け）、（こ）および（さ）の記載から、刊行物２に記載されたものは、「第３のコンパレータ１２」および「シーケンサ１４」を用いて、プロセッサバスとシステムバスから非同期にアクセスされデュアルポートキャッシュメモリにおいてアクセスの衝突を回避するためのアクセスアビトレーションを行っていることがわかり、このことから、「第３のコンパレータ１２」および「シーケンサ１４」は、アクセスの衝突を処理する回路と言うことができる。
　
　また、第１図によると、刊行物２に記載されたものの、アクセスの衝突を処理する回路、即ち、「第３のコンパレータ１２」および「シーケンサ１４」は、「デュアルポートディレクトリメモリ８」および「デュアルポート有効フラグメモリ９」と「デュアルポートデータメモリ１６」の間に設けられていることがわかる。
　
　そして、「デュアルポートディレクトリメモリ８」および「デュアルポート有効フラグメモリ９」は、キャッシュメモリのタグメモリに相当する構成であり、「デュアルポートデータメモリ１６」は、キャッシュメモリのデータメモリに相当する構成であることは、当業者にとって自明である。
　
　さらに、上記（し）の記載から、刊行物２のデュアルポートメモリは、通常のメモリにて構成可能であることがわかる。
　
　以上の記載から見て、通常のメモリにて構成されたデュアルポートキャッシュメモリにおいて、
　
　タグメモリとデータメモリの間に、アクセスの衝突を処理する回路を設けること、
　
は、本件出願時における周知技術である。
　
（４）対比
　本願補正発明と引用発明とを対比すると、
　
　両者はマルチポートキャッシュメモリという点で共通しており、引用発明の「ＰＮポート」のＰＮはポートの数を示し、本願補正発明のポートの数を示す「Ｎ」に相当することから、引用発明の「ＰＮポート」は、本願補正発明の「Ｎポート」に相当する。
　
　また、引用発明の「タグアレイ」は、ＴＮ×ＳＮ×ＷＮのシングル・ポートメモリからなるが、ＴＮはキャッシュの１ライン分のタグサイズであり、この１ライン分のタグサイズのシングル・ポートメモリが、本願補正発明の「Ｎポートタグメモリ」の「１ポートセルブロック」に相当することは明らかであるから、引用発明の「タグアレイ」はＳＮ×ＷＮ個の「１ポートセルブロック」からなるＮポートタグメモリと言うことができ、更に、引用発明の「ＳＮ×ＷＮ」は、本願補正発明の「Ｍ」に相当する。
　
　そして、引用発明の「データアレイ」は、ＬＮ×ＳＮ×ＷＮのシングル・ポートメモリからなるが、ＬＮはキャッシュのライン長であり、このライン長のシングルポートメモリが、本願補正発明の「Ｎポートデータメモリ」の「１ポートセルブロック」に相当することは明らかであるから、引用発明の「データアレイ」はＭ個の「１ポートセルブロック」からなるＮポートデータメモリと言うことができる。
　
　加えて、引用発明の「ロード／ストア時のバンクコンフリクトの調停」とは、同じバンクに対する読み／書きの競合が発生した場合に調停を行うことであるから、本願補正発明の「書き込み及び読み出し衝突を処理」に対応し、引用発明の「Ｂａｎｋ／Ｐｏｒｔ　Ｃｏｎｆｌｉｃｔ　Ｃｈｅｃｋｅｒ」は、本願補正発明の「衝突処理回路」に相当する。
　
　また、引用発明の「Ｓｅｔ　Ｗｉｔｈｉｎ　ａ　Ｃａｃｈｅ　Ｂａｎｋフィールド」は、キャッシュを参照するために用いられているが、このことは、本願補正発明の「前記Ｍ個の１ポートセルブロックのいずれか１つの内部を参照する」ことに対応するから、引用発明の「Ｓｅｔ　Ｗｉｔｈｉｎ　ａ　Ｃａｃｈｅ　Ｂａｎｋフィールド」は、本願補正発明の「第１のキャッシュラインインデックス」に相当する。
　
　加えて、引用発明の「Ｃａｃｈｅ　Ｂａｎｋフィールド」は、「ポートの選択、及び、バンクコンフリクトの調停に用いられ」ているが、このことは、本願補正発明における、「第２のキャッシュラインインデックス」を「前記Ｍ個の１ポートセルブロックのいずれか１つを選択し且つ前記衝突処理に使用」することに対応するから、引用発明の「Ｃａｃｈｅ　Ｂａｎｋフィールド」は、本願補正発明の「第２のキャッシュラインインデックス」に相当する。
　
　そして、引用発明の「第１のキャッシュラインインデックス」および「第２のキャッシュラインインデックス」に相当する構成、即ち、「Ｓｅｔ　Ｗｉｔｈｉｎ　ａ　Ｃａｃｈｅ　Ｂａｎｋフィールド」および「Ｃａｃｈｅ　Ｂａｎｋフィールド」は、引用例の「図１０　フィールド構成」を参照すると連続しているから、この連続した部分は、本願補正発明の「キャッシュラインインデックス」に相当する。
　
　なお、本願補正発明の「第１乃至第Ｋ」に関しては、本願補正発明に「（Ｋ及びＭは１以上の整数、Ｎは１より大なる整数）」と記載されているように、Ｋは１であるものも含んでおり、Ｋが１である場合、引用発明に記載されているものとの差異はない。
　
　してみると、本願補正発明と引用発明は次の点で一致する。
　
（一致点）
　Ｍ個の１ポートセルブロックからなる第１乃至第ＫのＮポートタグメモリと（Ｋ及びＭは１以上の整数、Ｎは１より大なる整数）、
　Ｍ個の１ポートセルブロックからなる第１乃至第ＫのＮポートデータメモリと、
　前記第１乃至第ＫのＮポートタグメモリ及び前記第１乃至第ＫのＮポートデータメモリおける書き込み及び読み出し衝突を処理する衝突処理回路とを具備し、
　キャッシュラインインデックスは、前記Ｍ個の１ポートセルブロックのいずれか１つの内部を参照する第１のキャッシュラインインデックスと、前記Ｍ個の１ポートセルブロックのいずれか１つを選択し且つ前記衝突処理に使用される第２のキャッシュラインインデックスからなることを特徴とするマルチポートキャッシュメモリ。
　
　一方、以下の点で相違している。
　
（相違点１）
　本願補正発明は、「前記第１乃至第ＫのＮポートタグメモリに入力するキャッシュラインインデックスをそれぞれデコードし前記タグメモリ内のＭ個の１ポートセルブロックをＮポートに構成してデコードする第１乃至第Ｋのタグ側Ｎポートデコーダ」を備えているのに対して、引用発明には対応する「タグ側Ｎポートデコーダ」の構成が明示されていない点。
　
（相違点２）
　本願補正発明は、「前記第１乃至第ＫのＮポートデータメモリに入力するキャッシュラインインデックス及びキャッシュラインオフセットビットをそれぞれデコードし前記データメモリ内のＭ個の１ポートセルブロックをＮポートに構成してデコードする第１乃至第Ｋのデータ側Ｎポートデコーダ」を備えているのに対して、引用発明には対応する「データ側Ｎポートデコーダ」の構成が明示されていない点。
　
（相違点３）
　本願補正発明では、「衝突処理回路」が前記第１乃至第ＫのＮポートタグメモリと前記第１乃至第ＫのＮポートデータメモリとの間に設けられているが、引用発明では、「衝突処理回路」がどこに設けられているのかの明示がない点。
　
（５）相違点についての当審判断
　
（相違点１）について
　引用発明の「第１乃至第ＫのＮポートタグメモリ」は、入力されたアドレスに対応するタグメモリ中のセルブロックの内容を読み出して、メモリアドレスの一部であるＣａｃｈｅ　Ｔａｇフィールドの内容と比較し、データメモリ中にメモリアドレスに対応する内容があるかどうかを判定するためのものであるから、入力されたアドレスに対応するタグメモリ中のセルブロックの内容を読み出すために入力されたアドレスをデコードするためのデコーダを備えており、また、「Ｎポートタグメモリ」であることから、そのデコーダをポート数Ｎに対応する構成としていると認められる。
　さらに、キャッシュメモリにおいて、「アドレスディレクトリメモリ」（本願補正発明の「第１乃至第ＫのＮポートタグメモリ」に相当する。）の指定にＣＰＵから出力されるアドレス信号の一部である「インデックスフィールド」（本願補正発明の「キャッシュラインインデックス」に相当する。）を用いることは上記刊行物１に示されているように周知技術であるから、引用発明の「第１乃至第ＫのＮポートタグメモリ」に「第１乃至第ＫのＮポートタグメモリに入力するキャッシュラインインデックスをそれぞれデコードし前記タグメモリ内のＭ個の１ポートセルブロックをＮポートに構成してデコードする第１乃至第Ｋのタグ側Ｎポートデコーダ」を備えるようにすることは、当業者にとって自明である。
　
（相違点２）について
　引用発明の「前記第１乃至第ＫのＮポートデータメモリ」は、入力されたアドレスに対応するデータメモリ中のセルブロックの内容を読み出すものであるから、入力されたアドレスに対応するデータメモリ中のセルブロックの内容を読み出すために入力されたアドレスをデコードするためのデコーダを備えており、また、「Ｎポートデータメモリ」であることから、そのデコーダをポート数Ｎに対応する構成としていると認められる。
　さらに、キャッシュメモリにおいて、「キャッシュデータメモリ」（本願補正発明の「第１乃至第ＫのＮポートデータメモリ」に相当する。）の指定にＣＰＵから出力されるアドレスの信号の一部である「インデックスフィールド」（本願補正発明の「キャッシュラインインデックス」に相当する。）及び「バンクセレクトフィールド」（本願補正発明の「キャッシュラインオフセットビット」に相当する。）を用いることは上記刊行物１に示されているように周知技術であるから、引用発明の「第１乃至第ＫのＮポートデータメモリ」に「前記第１乃至第ＫのＮポートデータメモリに入力するキャッシュラインインデックス及びキャッシュラインオフセットビットをそれぞれデコードし前記データメモリ内のＭ個の１ポートセルブロックをＮポートに構成してデコードする第１乃至第Ｋのデータ側Ｎポートデコーダ」を備えるようにすることは、当業者にとって自明である。
　
（相違点３）について
　通常のメモリにて構成されたデュアルポートキャッシュメモリ（本願補正発明の「マルチポートキャッシュメモリ」に相当する。）において、タグメモリとデータメモリの間にアクセスの衝突を処理する回路を設けることは、刊行物２に示されているごとく周知技術であり、引用発明の「衝突処理回路」を前記第１乃至第ＫのＮポートタグメモリと前記第１乃至第ＫのＮポートデータメモリとの間に設けるようにすることは、当業者が容易に為し得たことである。
　
　そして、本願補正発明の作用効果も、引用発明および周知技術から当業者が予測できる範囲のものである。
　
　したがって、本願補正発明は、引用発明および周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
（６）むすび
　以上のとおり、本件手続補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するものであるから、特許法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について
　平成１６年１１月５日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、同項記載の発明を「本願発明」という。）は、平成１６年５月２０日付け手続補正の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
　
「Ｍ個の１ポートセルブロックからなる第１乃至第ＫのＮポートタグメ
モリと（Ｋ及びＭは１以上の整数、Ｎは１より大なる整数）、
　前記第１乃至第ＫのＮポートタグメモリに入力するキャッシュラインインデックスをそれぞれデコードする第１乃至第Ｋのタグ側Ｎポートデコーダと、
　Ｍ個の１ポートセルブロックからなる第１乃至第ＫのＮポートデータメモリと、
　前記第１乃至第ＫのＮポートデータメモリに入力するキャッシュラインインデックス及びキャッシュラインオフセットビットをそれぞれデコードする第１乃至第Ｋのデータ側Ｎポートデコーダと、
　前記第１乃至第ＫのＮポートタグメモリと前記第１乃至第ＫのＮポートデータメモリとの間に設けられ、前記第１乃至第ＫのＮポートタグメモリ及び前記第１乃至第ＫのＮポートデータメモリおける書き込み及び読み出し衝突を処理する衝突処理回路と、
を具備することを特徴とするマルチポートキャッシュメモリ。」
　
（１）引用例
　引用例とその記載事項は、前記「２．（２）引用例」に記載したとおりである。
　
（２）対比・判断
　本願発明は「２．（４）対比」および「２．（５）相違点についての当審判断」で検討した本願補正発明から「第１乃至第Ｋのタグ側Ｎポートデコーダ」の限定事項である「前記タグメモリ内のＭ個の１ポートセルブロックをＮポートに構成してデコードする」と、「第１乃至第Ｋのデータ側Ｎポートデコーダ」の限定事項である「前記データメモリ内のＭ個の１ポートセルブロックをＮポートに構成してデコードする」、および、「キャッシュラインインデックス」の限定事項である「前記キャッシュラインインデックスは、前記Ｍ個の１ポートセルブロックのいずれか１つの内部を参照する第１のキャッシュラインインデックスと、前記Ｍ個の１ポートセルブロックのいずれか１つを選択し且つ前記衝突処理に使用される第２のキャッシュラインインデックスからなること」を省いたものである。
　
　そうすると、本願発明の構成要件を全て含み、さらに特定の限定を施したものに相当する本願補正発明が、「２．（４）対比」および「２．（５）相違点についての当審判断」に記載したとおり、引用発明および周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明および周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
（４）むすび
　以上の通り、本願発明は、引用発明および周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論の通り審決する。