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　平成　７年特許願第１９０８３２号「表面チャネルＰＭＯＳトランジスタを有するＢｉＣＭＯＳ処理工程」拒絶査定不服審判事件〔平成　８年　２月２７日出願公開、特開平　８−　５５９２４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯 
　本願は、平成７年７月２６日の出願（パリ条約による優先権主張、１９９４年７月２７日、米国）であって、平成１７年３月８日付けで拒絶査定がなされ、これに対して同年６月９日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後当審において、平成１８年８月１日付けで審尋がなされ、これに対して請求人から回答書が提出されなかったものである。 
　 
第２．平成１７年６月９日付けの手続補正（以下、「本件補正」という。）について 
　［補正却下の決定の結論］ 
　平成１７年６月９日付けの手続補正を却下する。 
　 
［理由］ 
１．本件補正の内容 
　本件補正は、特許請求の範囲を補正するものであって、補正前の特許請求の範囲の請求項１および請求項２（以下、それぞれ「補正前請求項１」、「補正前請求項２」という。）の内、補正前請求項２を削除し、補正前請求項１を、本件補正による補正後の特許請求の範囲の請求項１（以下、「補正後請求項１」という。）に補正するものである。 
　そして、補正後請求項１に係る発明は、以下のとおりである。 
　 
「【請求項１】　半導体装置形成方法であって、 
　半導体基板の表面上に導電層を形成し、 
　導電層の第１の領域と第２の領域をＰ形不純物で同時にインプラントし、前記第１の領域は複数のＰＭＯＳトランジスタが形成される部分に対応し、前記第２の領域は抵抗が形成される部分に対応し、 
　前記導電層をエッチングし、前記複数の各ＰＭＯＳトランジスタにＰＭＯＳゲートを形成し、 
　前記半導体基板にＰＭＯＳソース／ドレイン領域を形成する工程を含む方法。」 
　 
２．本件補正についての検討 
（２−１）補正事項の整理 
［補正事項１］ 
　補正前の請求項１の「導電層の第１の領域をＰ形不純物でインプラントし、前記第１の領域は複数のＰＭＯＳトランジスタが形成される部分に対応し」を 
　補正後請求項１の 
「導電層の第１の領域と第２の領域をＰ形不純物で同時にインプラントし、前記第１の領域は複数のＰＭＯＳトランジスタが形成される部分に対応し、前記第２の領域は抵抗が形成される部分に対応し」と補正する。 
　 
［補正事項２］ 
　補正前の請求項２を削除する。 
　 
（２−２）補正の適否についての検討 
（ａ）補正事項１について 
　補正事項１は、補正前の請求項１に新たな構成である「第２の領域」を付加するとともに、「前記第２の領域」に「抵抗が形成される」こと、さらに、「導電層の第１の領域と第２の領域をＰ形不純物で同時にインプラント」する構成（工程）を付加する補正である。 
　ここで、請求項に新たな構成を付加する補正は、特許法第１７条の２第４項に規定される、請求項の削除、特許請求の範囲の減縮、誤記の訂正、明りょうでない記載の釈明、のいずれをも目的とするものではない。 
　 
（ｂ）補正事項２について 
　請求項の削除を目的とするものであって、特許法第１７条の２第４項第一号に規定する請求項の削除を目的とするものに該当する。 
　 
　ここで、仮に、補正事項１が、請求項の限定的減縮を目的とするものとして、独立特許要件について検討する。 
　 
３．独立特許要件について 
（３−１）補正後発明について 
　本件補正後の請求項１に係る発明は、本件補正後の特許請求の範囲に記載された事項により特定されるものであって、その補正後請求項１に係る発明は、以下のとおりのものである。 
「【請求項１】半導体装置形成方法であって、 
　半導体基板の表面上に導電層を形成し、 
　導電層の第１の領域と第２の領域をＰ形不純物で同時にインプラントし、前記第１の領域は複数のＰＭＯＳトランジスタが形成される部分に対応し、前記第２の領域は抵抗が形成される部分に対応し、 
　前記導電層をエッチングし、前記複数の各ＰＭＯＳトランジスタにＰＭＯＳゲートを形成し、 
　前記半導体基板にＰＭＯＳソース／ドレイン領域を形成する工程を含む方法。」（以下、「補正後発明」という。） 
　 
（３−２）刊行物に記載された発明 
　刊行物１．特開昭５４−１１６８７号公報 
　本願の優先権主張日前に日本国内において頒布された特開昭５４−１１６８７号公報には、第３図（ａ）〜（ｇ）とともに以下の事項が記載されている。 
「この発明は、・・・高密度化する半導体集積回路の製造方法に関するものである。」（第１頁右下欄第８〜１４行） 
「以下この発明の一実施例をメモリ回路を例にとり第３図を参照して説明する。なお、第３図ではＡにセル部、Ｂに周辺回路部を示しており、しかもａないしｇにセル部Ａ、周辺回路部Ｂ同一工程での状態を示している。 
　まず、従来方法たとえば選択酸化法により、基板１１上の非能動領域に、基板１１と同一導電型で基板１１より高い所定濃度の不純物拡散１２を行うとともに、その上部に厚い酸化膜１３を選択的に形成し、その後能動領域（活性領域）上にＭＯＳ型トランジスタのゲート絶縁膜となるべき薄い酸化膜１４を形成する（第３図(a)参照）。しかる後、Ｅ型ＭＯＳとすべきゲート領域下１５に基板１１と同一導電型の不純物を、またＤ型ＭＯＳとすべきゲート領域下１５’に基板１１と反対導電型の不純物をイオン打込みにより最終的に各々エンハンスメント型およびデイプレツシヨン型の所定のしきい値電圧となるべく制御しドーピングする・・・（第３図(b)参照）。次に、全面に・・・多結晶シリコン１７を・・・被着し、さらにその全面に所定の高抵抗体を形成すべきシート抵抗となるべき基板１１と反対導電型の不純物をイオン打込み法により制御しドーピングする（第３図(c)参照）。しかる後、多結晶シリコン１７をゲート１８，１８’、抵抗体１９・・・となるべき領域を残して選択除去し、さらにゲート１８，１８’、抵抗体１９、・・・などの多結晶シリコン１７表面に後述する比較的高濃度の基板１１と反対導電型のソース，ドレイン，ゲート上不純物拡散に対するマスク作用を有するに必要な膜厚の絶縁膜２０を・・・形成する（第３図(d)参照）。その後、ソース，ドレインとなるべき領域２１，２１’，２２およびＥＭＯＳゲート１８、ＤＭＯＳゲート１８’さらには抵抗体１９の後述するメタル配線との接触孔となるべき領域２３・・・上の絶縁膜２０、ならびにソース，ドレインとなるべき領域２１，２１’，２２上の酸化膜１４を・・・選択除去し、基板１１および多結晶シリコン１７表面を露出せしめる（第３図(e)参照）。次に、・・・基板１１内およびゲート１８，１８’の多結晶シリコン１７部に基板１１と反対導電型の比較的高濃度の不純物拡散を行い、ソース，ドレイン２５，２５’，２６を形成する（第３図(f)参照）。以上の後は、通常の工程によりメタル配線２７、パッシベーション絶縁膜２８を形成し、最終構造を得る（第３図(g)参照）。」（第２頁右上欄第１行〜同右下欄第１１行） 
「・・・このような製造方法によれば、多結晶シリコンゲート・・・ＭＯＳプロセスでの同一多結晶シリコン１７で高抵抗体１９を形成するようにしたので、多結晶シリコンゲートＭＯＳ構造と高抵抗負荷との両方の利点を・・・得ることができる。」（第２頁右下欄第１２〜２０行） 
　 
　以上の記載から、刊行物１には、以下の発明が記載されている。 
「半導体集積回路の製造方法であって、基板１１上に多結晶シリコン１７を形成し、多結晶シリコン１７の全面に不純物をイオン打込み法によりドーピングし、しかる後、多結晶シリコン１７のゲート１８，１８’、抵抗体１９となるべき領域を残して選択除去し、基板１１内にＭＯＳのソース，ドレイン２５，２５’，２６を形成する工程を含む方法。」（以下、「刊行物１発明」という。） 
　 
（３−３）対比・判断 
（ａ）刊行物１発明の「半導体集積回路の製造方法」、「基板１１」、「多結晶シリコン１７」、「抵抗体１９」は、それぞれ、補正後発明の「半導体装置形成方法」、「半導体基板」、「導電層」、「抵抗」に相当する。 
（ｂ）刊行物１発明の「多結晶シリコン１７のゲート１８，１８’」「となるべき領域」は、複数のＭＯＳトランジスタのゲートが形成される領域であって、補正後発明の「導電層の」「第１の領域は複数のＭＯＳトランジスタが形成される部分」に相当する。 
（ｃ）刊行物１発明の「抵抗体１９となるべき領域」は、抵抗体が形成される領域であって、補正後発明の「第２の領域は抵抗が形成される部分」に相当する。 
（ｄ）刊行物１発明の「多結晶シリコン１７の全面に不純物をイオン打込み法によりドーピング」することは、「多結晶シリコン１７のゲート１８，１８’」「となるべき領域」に不純物をイオン打込み法によりドーピングすると共に、「多結晶シリコン１７の」「抵抗体１９となるべき領域」にも不純物をイオン打込み法によってドーピングすることであるから、補正後発明の「導電層の第１の領域と第２の領域を」「不純物で同時にインプラント」することに相当する。 
（ｅ）刊行物１発明の「多結晶シリコン１７をゲート１８，１８’」「となるべき領域を残して選択除去」することは、ＭＯＳトランジスタのゲートを形成することであるから、補正後発明の「前記導電層をエッチングし、前記複数の各」「ＭＯＳトランジスタに」「ＭＯＳゲートを形成」することに相当する。 
　 
　よって、補正後発明と刊行物１発明は、 
「半導体装置形成方法であって、半導体基板の表面上に導電層を形成し、導電層の第１の領域と第２の領域を不純物で同時にインプラントし、前記第１の領域は複数のＭＯＳトランジスタが形成される部分に対応し、前記第２の領域は抵抗が形成される部分に対応し、前記導電層をエッチングし、前記複数の各ＭＯＳトランジスタにＭＯＳゲートを形成し、前記半導体基板にＭＯＳソース／ドレイン領域を形成する工程を含む方法。」 
である点で一致し、以下の点で相違する。 
　 
　相違点 
　補正後発明が、「導電層」「をＰ形不純物でインプラントし」「ＰＭＯＳゲートを形成」しているのに対して、刊行物１発明では「多結晶シリコン１７」「に不純物をイオン打込み法によりドーピングし」ＭＯＳの「ゲート」を形成している点。 
　 
　上記相違点について検討する。 
　刊行物１発明は、「ゲート」に「不純物をイオン打込み法によりドーピング」することでＭＯＳを形成しているが、補正後発明は、「ゲート」に「Ｐ型不純物」を「インプラントし」て「ＰＭＯＳ」を形成している。 
　半導体装置の製造方法において、「Ｐ型不純物」を「ゲート」に「ドーピング」すること、さらに「Ｐ型不純物」を「ゲート」に「ドーピング」したＭＯＳを「ＰＭＯＳ」とすることは周知の技術的事項であるから、刊行物１発明の「不純物」を「Ｐ型不純物」とし、「ＭＯＳ」を「ＰＭＯＳ」することは当業者が何ら困難性なくなし得る事項である。 
　 
　よって、補正後請求項１に係る発明は、刊行物１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができず、本願は、特許出願の際独立して特許を受けることができない。 
　 
（３−４）むすび 
　したがって、補正事項１についての補正は、特許法第１７条の２第４項に規定される特許請求の範囲の減縮、誤記の訂正又は明りょうでない記載の釈明のいずれをも目的とするものではないから、適法でない補正を含む本件補正は、特許法第１５９条第１項で読み替えて準用する同法５３条第１項の規定により却下されるべきものである。 
　 
　仮に、補正事項１についての補正が、特許法第１７条の２第４項に規定される特許請求の範囲の減縮を目的とするものであるとしても、補正後請求項１に係る発明は、刊行物１に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができず、その特許出願の際独立して特許を受けることができるものではない。 
　したがって、補正発明１を含む本件補正は、特許法第１７条の２第５項で準用する同法１２６条第５項の規定に適合しないものであり、適法でない補正を含む本件補正は、特許法第１５９条第１項で読み替えて準用する同法５３条第１項の規定により却下されるべきものである。 
　 
第３．本願発明 
　平成１７年６月９日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし２に係る発明は、出願当初明細書の記載からみて、その特許請求の範囲の請求項１ないし２に記載された事項により特定されるものであって、その請求項１ないし２に係る発明は、その請求項１ないし２に記載されている事項により特定される以下のとおりのものである。 
　 
「【請求項１】 半導体装置形成方法であって、 
半導体基板の表面上に導電層を形成し、 
導電層の第１の領域をＰ形不純物でインプラントし、前記第１の領域は複数のＰＭＯＳトランジスタが形成される部分に対応し、 
前記導電層をエッチングし、前記複数の各ＰＭＯＳトランジスタにＰＭＯＳゲートを形成し、 
前記半導体基板にＰＭＯＳソース／ドレイン領域を形成する工程を含む方法。」（以下、「本願第１発明」という。） 
「【請求項２】 ＢｉＣＭＯＳ装置であって、 
半導体基板上に形成されたＰ形ドープされたポリシリコン・レジスタと、 
前記半導体基板に形成された複数の表面チャネルＰＭＯＳトランジスタであって、前記表面チャネルＰＭＯＳトランジスタは各々が第１の不純物濃度のポリシリコン・ゲートと、第２の不純物濃度のソース／ドレイン領域をもち、前記第１の不純物濃度が前記第２の不純物濃度より大きい複数の表面チャネルＰＭＯＳトランジスタとを有するＢｉＣＭＯＳ装置。」 
　 
第４．特許法第２９条第２項について 
（４−１）刊行物２に記載された技術的事項 
　刊行物２．特開昭６２−２８１４６２号公報 
　本願の優先権主張日前に日本国内において頒布された特開昭６２−２８１４６２号公報には、第１図（ａ）〜（ｉ）とともに以下の事項が記載されている。 
　 
「本発明は半導体装置及びその製造方法に関するものであり、更に詳しく言えばＣＭＩＳＦＥＴの電極構造およびその製造方法に関するものである。」（第３頁左上欄第２〜５行） 
「第１図は第１の発明の半導体装置の製造方法を説明する図である。・・・ 
（１）同図（ａ）は周知のプロセスで形成された半導体装置の断面図であり、１はＮ型Ｓｉ基板、２はフィールドＳｉＯ２膜、５は薄いゲートＳｉＯ２膜、１０はその上に形成される多結晶Ｓｉ膜である。・・・ 
（２）次にレジスト膜１１を全面に被着した後に、該レジスト膜のパターニングを行う・・・。 
　次いでリンイオン・・・を注入する。これにより多結晶Ｓｉ膜１１にＮ型領域１２が形成される（同図（ｂ））。 
（３）次にレジスト膜１１を全面除去した後に別のレジスト膜１３を全面に被着し、パターニングを行う。・・・ 
　次いでボロンイオン・・・を注入する。これにより多結晶Ｓｉ膜１０にＰ型領域が形成される（同図（ｃ））。 
・・・ 
（４）次にレジスト膜１３を全面除去した後に、・・・Ｔｉ膜１５を被着する（同図（ｄ））。 
（５）次にレジスト膜１６を被着した後に該レジスト膜のパターニングを行う（同図（ｅ））。 
（６）次に該レジスト膜１６をマスクとしてＴｉ膜１５および多結晶Ｓｉ膜１０をエッチングする（同図（ｆ））。 
（７）次にレジスト膜１６を全面除去した後に別のレジスト膜１７を被着し、該レジスト膜１７のパターニングを行う。さらにレジスト膜１７をマスクとしてヒ素イオンを打ち込む（同図（ｇ））。 
（８）次にレジスト膜１７を全面除去した後に別のレジスト膜１８を被着し、該レジスト膜のパターニングを行う。さらにレジスト膜１８をマスクとしてボロンイオン・・・を打ち込む（同図（ｈ））。 
（９）次にレジスト膜１８を全面除去した後に熱処理を施すことにより、打ち込んだイオン・・・を活性化してｎチャネルＦＥＴのソース・ドレイン２５とｐチャネルＦＥＴのソース・ドレイン２６を形成する（同図（ｉ））。」（第４頁左下欄第１３行〜第５頁右上欄第１行） 
「・・・ゲート電極がＰ型領域の多結晶Ｓｉ膜１４とＴｉ膜１５からなるＰチャネルＦＥＴを形成することができる。」（第５頁右上欄第７〜９行） 
　 
　以上の記載から刊行物２には、以下の発明が記載されている。 
「半導体装置の製造方法であって、Ｎ型Ｓｉ基板１の表面上に多結晶Ｓｉ膜１０を形成し、多結晶Ｓｉ膜１０のＰ型領域１４にボロンイオンを注入し、前記Ｐ型領域１４はＰＭＯＳトランジスタが形成される部分に対応し、前記多結晶Ｓｉ膜１０をエッチングし、前記ＰＭＯＳトランジスタにＰＭＯＳゲートを形成し、前記Ｎ型Ｓｉ基板１にＰＭＯＳソース／ドレイン２６を形成する工程を含む方法。」（以下、「刊行物２発明」という。） 
　 
（４−２）対比・判断 
　本願第１発明と刊行物２発明とを対比・判断する。 
　刊行物２発明の「半導体装置の製造方法」、「Ｎ型Ｓｉ基板１」、「多結晶Ｓｉ膜１０」、「Ｐ型領域１４」、「ボロンイオンを注入」することは、それぞれ、本願第１発明の「半導体装置形成方法」、「半導体基板」、「導電層」、「第１の領域」、「Ｐ形不純物でインプラント」することに相当する。 
　 
　したがって、本願第１発明と刊行物２発明とは、 
「半導体装置形成方法であって、半導体基板の表面上に導電層を形成し、導電層の第１の領域をＰ形不純物でインプラントし、前記第１の領域はＰＭＯＳトランジスタが形成される部分に対応し、前記導電層をエッチングし、前記ＰＭＯＳトランジスタにＰＭＯＳゲートを形成し、前記半導体基板にＰＭＯＳソース／ドレイン領域を形成する工程を含む方法。」 
である点で一致し、以下の点で相違する。 
　 
　相違点 
　本願第１発明が「複数のＰＭＯＳトランジスタが形成される」のに対して、刊行物２発明では「ＰＭＯＳトランジスタが形成される」点。 
　 
　上記相違点について検討する。 
　半導体装置形成方法において、複数のＰＭＯＳトランジスタを形成することは周知の技術的事項であり、また、刊行物２には複数のＰＭＯＳトランジスタに適用することを阻害する記載もないから、刊行物２発明の「ＰＭＯＳトランジスタ」を、「複数のＰＭＯＳトランジスタ」とすることは、当業者が何ら困難性なくなし得ることである。 
　 
　よって、本願第１発明は、刊行物２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　 
第５．特許法第３７条について 
　請求項１に係る発明は「ＰＭＯＳトランジスタ」の製造方法に関する発明、請求項２に記載された発明は「ポリシリコン・レジスタ」を有した「ＢｉＣＭＯＳ装置」に係る発明であるから、請求項１に記載された発明は請求項２に記載された装置の製造方法とは認められない。 
　したがって、請求項１に記載された発明は、物の発明である請求項２に記載された発明に対し、特許法第３７条第３号に規定される関係を満たさない。さらに、特許法第３７条のその他の各号に規定される関係を有するものでもない。 
　上記の通りであるから、本出願は特許法第３７条に規定する要件を満たしていない。 
　 
第６．むすび 
　以上のとおりであるから、本願は、請求項２に係る発明について検討するまでもなく、本願第１発明は、刊行物２に記載された発明に基づいて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができないものであり、更に、本願は、特許法第３７条に規定される関係を満たさないから、特許法第３７条の規定により特許を受けることができない。 
　 
　よって、結論のとおり審決する。