(57)【要約】半導体集積回路（１００）は、自身の処理状態に応じて通知信号を出力する通知部を含む複数の処理回路（１１，１２，１３）と、各処理回路と電源との接続状態を切り替える複数の電源スイッチ部（ＳＷ１、ＳＷ２、ＳＷ３）と、各通知部（１１１，１２１，１３１）と接続し、複数の接続状態を含む電源制御情報（１０１）を記憶し、通知信号及び電源制御情報に基づいて接続状態を制御する電源スイッチ制御回路（１０）と、各処理回路と電源スイッチ制御回路とを接続するデータバス（ＢＳ）等と、を備え、複数の処理回路のうち少なくとも２以上の処理回路は、通知信号の出力前に、データバス等を介して電源制御情報を更新し、電源スイッチ制御回路は、更新後に複数の処理回路のいずれかから出力された通知信号を受け付け、更新後の電源制御情報に基づいて複数の電源スイッチ部のそれぞれの接続状態を制御する。
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【特許請求の範囲】
【請求項１】
自身の処理状態に応じて通知信号を出力する通知手段を含む複数の処理回路と、
前記複数の処理回路のそれぞれと電源との接続又は非接続のいずれかである接続状態を切り替える複数の電源スイッチ手段と、
前記複数の処理回路のそれぞれに含まれる前記通知手段と接続し、前記複数の電源スイッチ手段のそれぞれの前記接続状態を含む電源制御情報を記憶し、前記通知信号及び前記電源制御情報に基づいて前記接続状態を制御する電源スイッチ制御回路と、
前記複数の処理回路のそれぞれと前記電源スイッチ制御回路とを接続するデータバス及びアドレスバスと、を備え、
前記複数の処理回路のうち少なくとも２以上の処理回路は、
前記通知信号の出力前に、前記データバス及び前記アドレスバスを介して前記電源制御情報を更新し、
前記電源スイッチ制御回路は、
前記更新後に前記複数の処理回路のいずれかから出力された通知信号を受け付け、前記更新後の電源制御情報に基づいて前記複数の電源スイッチ手段のそれぞれの前記接続状態を制御する
ことを特徴とする半導体集積回路。
【請求項２】
前記複数の処理回路は、命令コード及びデータを記憶した記憶回路と、当該記憶回路に記憶された前記命令コード及び前記データに基づいて処理を実行する処理実行回路とを少なくとも含み、
前記少なくとも２以上の処理回路には、前記処理実行回路以外の処理回路が含まれる
ことを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記電源スイッチ制御回路は、
前記通知信号を受け付ける度に、前記複数の電源スイッチ手段における現在の接続状態に応じて遷移先の接続状態を決定し、当該決定した接続状態に遷移させるように前記複数の電源スイッチ手段のそれぞれを制御する
ことを特徴とする請求項１又は２に記載の半導体集積回路。
【請求項４】
前記電源制御情報は、
前記複数のスイッチ手段における遷移前の接続状態ごとに複数の遷移先となり得る接続状態が予め対応付けされており、
前記電源スイッチ制御回路は、
前記通知信号を受け付ける度に、前記現在の接続状態を前記遷移前の接続状態として、前記電源制御情報から前記複数の遷移先となり得る接続状態のいずれかを前記遷移先の接続状態として決定し、当該決定した接続状態に遷移させるように前記複数の電源スイッチ手段のそれぞれを制御する
ことを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記電源制御情報は、
前記複数の遷移先となり得る接続状態のそれぞれと、各接続状態が含まれる一群の接続状態の集合を特定する複数のパターン情報と対応付けられており、
前記電源スイッチ制御回路は、
予め指定された前記パターン情報と前記現在の接続状態に基づいて、前記電源制御情報から前記遷移先の接続状態を決定する
ことを特徴とする請求項４に記載の半導体集積回路。
【請求項６】
前記複数の処理回路のそれぞれは、
前記データバス及び前記アドレスバスを介して前記パターン情報の指定を更新する
ことを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
前記電源スイッチ制御回路は、
前記複数の処理回路のうち前記通知信号を無効にする処理回路を定義したマスクビットをさらに記憶し、
前記マスクビットにより無効とされる処理回路からの前記通知信号を受け付けたとしても前記複数の電源スイッチ手段の制御を変更しない
ことを特徴とする請求項１乃至６のいずれか１項に記載の半導体集積回路。
【請求項８】
前記電源スイッチ制御回路は、
外部からの第１の制御信号の接続手段を有し、
前記第１の制御信号がアクティブ状態である場合に前記複数の処理回路のいずれからの前記通知信号を受け付けたとしても、前記複数の電源スイッチ手段のそれぞれの前記接続状態を遷移させない
ことを特徴とする請求項１乃至７のいずれか１項に記載の半導体集積回路。
【請求項９】
前記電源スイッチ制御回路は、
外部からの第２の制御信号の接続手段を有し、
前記第２の制御信号がアクティブ状態である場合に前記複数の電源スイッチ手段の全てを前記電源に接続するように制御する
ことを特徴とする請求項１乃至８のいずれか１項に記載の半導体集積回路。
【請求項１０】
自身の処理状態に応じて通知信号を出力する通知手段を含む複数の処理回路と、
前記複数の処理回路のそれぞれと電源との接続又は非接続のいずれかである接続状態を切り替える複数の電源スイッチ手段と、
前記複数の処理回路のそれぞれに含まれる前記通知手段と接続し、前記複数の電源スイッチ手段のそれぞれの前記接続状態を含む電源制御情報を記憶し、前記通知信号及び前記電源制御情報に基づいて前記接続状態を制御する電源スイッチ制御回路と、
前記複数の処理回路のそれぞれと前記電源スイッチ制御回路とを接続するデータバス及びアドレスバスと、を備える半導体集積回路の電源制御方法であって、
前記複数の処理回路は、命令コード及びデータを記憶した記憶回路と、当該記憶回路に記憶された前記命令コード及び前記データに基づいて処理を実行する処理実行回路とを少なくとも含み、
前記複数の処理回路のうち少なくとも２以上の処理回路が、
当該処理回路と前記電源とを接続した前記電源スイッチ手段をオフする前に、前記データバス及び前記アドレスバスを介して前記電源制御情報を更新し、
前記電源スイッチ制御回路が、
前記更新後に前記複数の処理回路のいずれかから出力された通知信号を受け付け、前記更新後の電源制御情報に基づいて前記複数の電源スイッチ手段のそれぞれの前記接続状態を制御する
ことを特徴とする半導体集積回路の電源制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路及びその電源制御方法に関し、特に、各回路に電源の供給を制御する電源スイッチを備えた半導体集積回路及びその電源制御方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路においては、スケーリングが進むことでトランジスタのリーク電流が増大し、待機電力が増加してきている。このため、例えば、図１４に示すように、各回路ブロックＣＢに電源スイッチＳＷを取り付けて、非動作状態の回路ブロックへの電源供給を一時的に停止させて、待機電力を低減させる取り組みがなされている。【０００３】
例えば、特許文献１には、電源制御用テーブルの自動生成方式に関する技術が開示されている。また、特許文献２には、機能ブロックごとにアクセスがない期間を精度よく予測し、アクセスがない期間にその機能ブロックの電源を制御する半導体装置等に関する技術が開示されている。さらに、特許文献３には、動作モード時のＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）ドメインの消費電力を削減可能とする半導体集積回路等に関する技術が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開昭６１−２８５５２２号公報
【特許文献２】特開２０１０−２６２３６２号公報
【特許文献３】特開２００８−１８１３２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ここで、特許文献１〜３は電源スイッチの制御方法と捉えることができる。図１５は、特許文献１にかかる半導体集積回路９０１の構成を模式的に示すブロック図である。半導体集積回路９０１は、回路Ｃ９１〜Ｃ９３と、電源管理ユニット（ＰＭＵ）９０とを備える。ＰＭＵ９０は、内部に電源制御テーブル（不図示）を備える。そして、特許文献１にかかる電源スイッチの制御方法は、ＰＭＵ９０の外部の回路Ｃ３によって書き換えられた電源制御テーブルに従って、回路Ｃ１及び回路Ｃ２の電源スイッチＳＷ１及びＳＷ２を制御する。【０００６】
また、図１６は、特許文献２にかかる半導体集積回路９０２の構成を模式的に示すブロック図である。半導体集積回路９０２は、各回路Ｃ１〜Ｃ３と電源管理ユニット（ＰＭＵ）９１がアドレスバスやデータバス（ＢＳ）を介して相互に接続されたシステムである。ＰＭＵ９１は、アドレスバス及びデータバスＢＳの情報を随時モニターするバスモニターを含む。バスモニターは、各回路Ｃ１〜Ｃ３の動作状態を推測し、電源スイッチＳＷ１及びＳＷ２をオン、オフする。特許文献２は特に、処理動作にあわせて回路ブロック（回路Ｃ１〜Ｃ３）をオフする柔軟性がある点で優れている。【０００７】
しかしながら、特許文献１及び２では、ＰＭＵを制御する外部の回路Ｃ３（例えば、ＣＰＵなどの中央制御回路）には、電源スイッチが取り付けられていない。そのため、例えば、図１７に示すように、動作順序が回路Ｃ３、回路Ｃ２、回路Ｃ１の後に再度、回路Ｃ３である処理において、回路Ｃ３は常に電源が入った状態であった。仮に、回路Ｃ３に電源スイッチが取り付けられていたとしても、回路Ｃ３がＯＦＦ状態の時には、電源制御テーブルが更新できない。そのため、この場合には電源スイッチが制御できない。同じように、アドレスバス及びデータバスを操作できる回路が全てＯＦＦ状態になってしまっても、電源スイッチを制御できない。【０００８】
また、特許文献３には、各機能ブロックからの割込み命令、又はＣＰＵからの電源制御命令に応じて、割込み電源制御テーブルの内容に基づいて、各電源スイッチのＯＮ／ＯＦＦ制御信号を出力する点が開示されている。ここで、特許文献３では、割込み電源制御テーブルの内容を書き換えるのは、ＣＰＵを介してでなければならない。そのため、特許文献３では、電源制御の柔軟性が低く、待機電力をロスし得るという問題点がある。尚、特許文献１及び２でもこの問題点を解決することができない。【０００９】
本発明は、このような問題点を解決するためになされたものであり、電源制御の柔軟性をより高めるための半導体集積回路及びその電源制御方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の態様にかかる半導体集積回路は、
自身の処理状態に応じて通知信号を出力する通知部を含む複数の処理回路と、
前記複数の処理回路のそれぞれと電源との接続又は非接続のいずれかである接続状態を切り替える複数の電源スイッチ部と、
前記複数の処理回路のそれぞれに含まれる前記通知部と接続し、前記複数の電源スイッチ部のそれぞれの前記接続状態を含む電源制御情報を記憶し、前記通知信号及び前記電源制御情報に基づいて前記接続状態を制御する電源スイッチ制御回路と、
前記複数の処理回路のそれぞれと前記電源スイッチ制御回路とを接続するデータバス及びアドレスバスと、を備え、
前記複数の処理回路のうち少なくとも２以上の処理回路は、
前記通知信号の出力前に、前記データバス及び前記アドレスバスを介して前記電源制御情報を更新し、
前記電源スイッチ制御回路は、
前記更新後に前記複数の処理回路のいずれかから出力された通知信号を受け付け、前記更新後の電源制御情報に基づいて前記複数の電源スイッチ部のそれぞれの前記接続状態を制御する
ことを特徴とする。【００１１】
本発明の第２の態様にかかる半導体集積回路の電源制御方法は、
自身の処理状態に応じて通知信号を出力する通知部を含む複数の処理回路と、
前記複数の処理回路のそれぞれと電源との接続又は非接続のいずれかである接続状態を切り替える複数の電源スイッチ部と、
前記複数の処理回路のそれぞれに含まれる前記通知部と接続し、前記複数の電源スイッチ部のそれぞれの前記接続状態を含む電源制御情報を記憶し、前記通知信号及び前記電源制御情報に基づいて前記接続状態を制御する電源スイッチ制御回路と、
前記複数の処理回路のそれぞれと前記電源スイッチ制御回路とを接続するデータバス及びアドレスバスと、を備える半導体集積回路の電源制御方法であって、
前記複数の処理回路のうち少なくとも２以上の処理回路が、
当該処理回路と前記電源とを接続した前記電源スイッチ部をオフする前に、前記データバス及び前記アドレスバスを介して前記電源制御情報を更新し、
前記電源スイッチ制御回路が、
前記更新後に前記複数の処理回路のいずれかから出力された通知信号を受け付け、前記更新後の電源制御情報に基づいて前記複数の電源スイッチ部のそれぞれの前記接続状態を制御する
ことを特徴とする。
【発明の効果】
【００１２】
本発明により、電源制御の柔軟性をより高めるための半導体集積回路及びその電源制御方法を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態１にかかる半導体集積回路の構成を示すブロック図である。
【図２】本発明の実施の形態１にかかる電源制御方法の流れを示すフローチャートである。
【図３】本発明の実施の形態２にかかる半導体集積回路の構成を示すブロック図である。
【図４】本発明の実施の形態２にかかる電源制御テーブルの定義を示す図である。
【図５】本発明の実施の形態２にかかる電源制御テーブルの例を示す図である。
【図６】本発明の実施の形態２にかかる回路ブロックの動作状態と電源スイッチの状態の例を示す図である。
【図７】本発明の実施の形態２にかかる動作状態になる回路ブロックの順番が異なる処理の例を示す図である。
【図８】本発明の実施の形態２にかかるデータバス及びアドレスバスを介した回路による電源制御テーブルの更新の概念を示す図である。
【図９】本発明の実施の形態２にかかる電源制御テーブルの更新前後の電源状態の概念を示す図である。
【図１０】本発明の実施の形態４にかかる電源ステータスの例を示す図である。
【図１１】本発明の実施の形態４にかかる遷移前後の電源ステータスの対応付けの例を示す図である。
【図１２】本発明の実施の形態４にかかる電源ステータスの状態遷移図の例を示す図である。
【図１３】本発明の実施の形態５にかかる外部入力を含めた電源ステータスの状態遷移図の例を示す図である。
【図１４】関連技術にかかる回路ブロックに取り付けられた電源スイッチの例を示す図である。
【図１５】関連技術にかかる半導体集積回路の構成を模式的に示すブロック図である。
【図１６】関連技術にかかる半導体集積回路の構成を模式的に示すブロック図である。
【図１７】関連技術にかかる回路ブロックの動作状態と電源スイッチの状態の例を示す図である。
【発明を実施するための形態】
【００１４】
以下では、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略する。
【００１５】
＜発明の実施の形態１＞
図１は、本発明の実施の形態１にかかる半導体集積回路１００の構成を示すブロック図である。半導体集積回路１００は、電源Ｖｄｄと、処理回路１１〜１３と、電源スイッチＳＷ１〜ＳＷ３と、電源スイッチ制御回路１０と、アドレスバス及びデータバスＢＳとを備える。尚、処理回路の数はこれに限定されず、少なくとも２以上であればよい。
【００１６】
処理回路１１は、自身の処理状態に応じて通知信号Ｐｓ１を出力する通知部１１１を含む回路ブロックである。また、処理回路１２は、自身の処理状態に応じて通知信号Ｐｓ２を出力する通知部１２１を含む回路ブロックである。処理回路１３は、自身の処理状態に応じて通知信号Ｐｓ３を出力する通知部１３１を含む回路ブロックである。
【００１７】
電源スイッチＳＷ１は、電源Ｖｄｄと処理回路１１との接続又は非接続のいずれかである接続状態を切り替える電源スイッチ部である。また、電源スイッチＳＷ２は、電源Ｖｄｄと処理回路１２との接続状態を切り替える電源スイッチ部である。また、電源スイッチＳＷ３は、電源Ｖｄｄと処理回路１３との接続状態を切り替える電源スイッチ部である。
【００１８】
電源スイッチ制御回路１０は、通知部１１１、１２１及び１３１のそれぞれと接続し、電源制御情報１０１を記憶する。電源制御情報１０１は、複数の電源スイッチ部ＳＷ１〜ＳＷ３のそれぞれの接続状態を含む。そして、電源スイッチ制御回路１０は、通知信号Ｐｓ１〜Ｐｓ３のいずれかと電源制御情報１０１に基づいて接続状態を制御する。アドレスバス及びデータバスＢＳは、処理回路１１〜１３のそれぞれと電源スイッチ制御回路１０とを接続する。尚、アドレスバス及びデータバスＢＳは、処理回路１１〜１３の間で共通の信号線を用いても構わない。
【００１９】
ここで、処理回路１１〜１３のうち少なくとも２以上の処理回路は、通知信号の出力前に、アドレスバス及びデータバスＢＳを介して電源制御情報１０１を更新する機能を有するものとする。そして、電源スイッチ制御回路１０は、更新後に処理回路１１〜１３のいずれかから出力された通知信号を受け付け、更新後の電源制御情報１０１に基づいて電源スイッチ部ＳＷ１〜ＳＷ３のそれぞれの接続状態を制御する。
【００２０】
図２は、本発明の実施の形態１にかかる電源制御方法の流れを示すフローチャートである。まず、上記更新が可能な２以上の処理回路のいずれかは、自身の通知信号の出力前に、アドレスバス及びデータバスＢＳを介して電源制御情報１０１を更新する（Ｓ１１）。すなわち、上記更新が可能な２以上の処理回路のいずれかは、当該処理回路と電源Ｖｄｄとを接続した電源スイッチ部ＳＷ２又はＳＷ３をオフする前に、アドレスバス及びデータバスＢＳを介して電源制御情報１０１を更新する。
【００２１】
次に、電源スイッチ制御回路１０は、ステップＳ１１の後に処理回路１１〜１３のいずれかから出力される通知信号を受け付ける（Ｓ１２）。そして、電源スイッチ制御回路１０は、更新後の電源制御情報１０１に基づいて電源スイッチ部ＳＷ１〜ＳＷ３のそれぞれの接続状態を制御する（Ｓ１３）。すなわち、電源スイッチ制御回路１０は、電源スイッチ部ＳＷ１〜ＳＷ３のそれぞれの開閉を制御する。
【００２２】
このように、本発明の実施の形態１では、処理回路が例えＣＰＵ等の処理実行回路以外の処理回路であっても、アドレスバス及びデータバスＢＳを介することで処理実行回路と同等に電源制御情報１０１を更新することができるものである。そのため、処理実行回路に相当する処理回路の電源がＯＦＦされている間であっても、適宜、電源制御情報１０１を更新して、所望の接続状態の変更を実現することができる。特に、各処理回路の処理状態に応じて複数の接続状態へ所定の順序で遷移する場合に、接続状態の遷移の順序を変更する場合にも適用できる。そのため、電源制御の柔軟性をより高めることができる。
【００２３】
尚、上述した処理回路１１〜１３には、少なくとも記憶回路及び処理実行回路が含まれてもよい。記憶回路とは、命令コード及びデータを記憶した回路ブロックである。また、処理実行回路とは、記憶回路に記憶された命令コード及びデータに基づいて処理を実行する回路ブロックである。例えば、処理実行回路は、中央演算処理回路であってもよい。
そして、上述した電源制御情報をアドレスバス及びデータバスＢＳを介して更新可能な処理回路には、上記処理実行回路以外の処理回路が含まれる。例えば、処理回路１１を処理実行回路とした場合、少なくとも処理回路１２又は１３のいずれかは、電源制御情報をアドレスバス及びデータバスＢＳを介して更新可能であるものとする。
【００２４】
＜発明の実施の形態２＞
本発明の実施の形態２は、上述した実施の形態１の変形例である。図３は、本発明の実施の形態２にかかる半導体集積回路２００の構成を示すブロック図である。ここで、回路Ｃ１〜Ｃ３は、上記処理回路１１〜１３の一例であり、通知部１１１、１２１及び１３１を含むものであるが、図示を省略している。
【００２５】
図３に示すように、各回路Ｃ１〜Ｃ３からはその内部の処理状態を通知する信号線が出ており、その信号線はＰＭＵ２０に接続されている。また、ＰＭＵ２０は、上記電源スイッチ制御回路１０の一例であり、電源制御テーブル２２を記憶するメモリ２１を備えるものである。電源制御テーブル２２は、上記電源制御情報１０１の一例であり、各回路Ｃ１〜Ｃ３のそれぞれの電源スイッチＳＷ１〜ＳＷ３を制御する情報である。
【００２６】
図４は、本発明の実施の形態２にかかる電源制御テーブル２２の定義を示す図である。電源制御テーブル２２は、通知信号の出力元の処理回路ごとに、複数の電源スイッチ部の個別の遷移先の接続状態が対応付けられているものである。ここで、図４では、通知信号Ｐｓ１〜Ｐｓｘのそれぞれについて、電源スイッチＳＷ１〜ＳＷｘにおける接続状態を対応付けた場合を示す。Ｓ（ｉ、ｊ）は、ＰＭＵ２０がアクティブ状態の通知信号Ｐｓｉを受け付けた場合に、電源スイッチＳＷｊを”ＯＮ”又は”ＯＦＦ”に制御することを示す。例えば、ＰＭＵ２０が通知信号Ｐｓ１を受信した場合、各電源スイッチの接続状態は、以下の式（１）のようになる。
【数１】
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【００２７】
図３に戻り説明を続ける。ＰＭＵ２０は、回路Ｃ１〜Ｃ３のいずれかからアドレスバス及びデータバスＢＳを介してメモリ２１に保持されている電源制御テーブル２２を書き換える、つまり更新することができる。また、ＰＭＵ２０は、回路Ｃ１〜Ｃ３のいずれかから受け取った通知信号Ｐｓ１〜Ｐｓ３に応じて、メモリ２１内の電源制御テーブル２２を参照し、回路Ｃ１〜Ｃ３へ供給される電源の電源スイッチのオン又はオフを行う。
【００２８】
回路Ｃ１〜Ｃ３は、ＣＰＵ、メモリ、演算器、有線／無線通信モジュール、タイマーモジュール、アナログ／デジタル変換器、ダイレクトメモリアクセスモジュール（ＤＭＡ）など、機能単位で（機能ブロック）で区切られた回路の集合体（回路ブロック）である。以下では、回路Ｃ１〜Ｃ３を総称して回路ブロックと呼ぶ場合がある。また、各回路ブロックは、回路ブロック内で所定の処理が終了したことを知らせるフラッグ（Ｐｓ信号）を発生するようになっている。ここで、Ｐｓ信号の具体例を挙げる。まず、当該回路ブロックがＣＰＵやメモリであれば、ＣＰＵのプログラムカウンターが処理プログラムの最後に実行するコードが格納されたアドレス（エンドコードアドレス）に到達した時に出す信号であるとよい。上記エンドコードアドレスは、プログラムコードをコンパイルする際にプログラムコードの内容を見て、手動又はコンパイラーなどによって自動的に設定することができる。または、スリープやホールト（ｈａｌｔ）などの待機用の特殊命令が発動した時に出す信号であっても良い。また、当該回路ブロックが演算器であれば、オペランドにデータを入力後、演算結果をレジスタに書き戻す際に出す信号であるとよい。また、当該回路ブロックが通信モジュールであれば、送信及び受信が完了した際に出す信号であるとよい。また、当該回路ブロックがタイマーモジュールであれば、設定時間でのアラーム信号であるとよい。また、当該回路ブロックがアナログ／デジタル変換器であれば、変換処理が終了した時点、又は、変換バッファが飽和した時点で出力される信号であるとよい。また、当該回路ブロックがＤＭＡであれば、データ転送処理が終了した時点で出力される信号であるとよい。尚、Ｐｓ信号の例はこれらに限定されない。Ｐｓ信号は、少なくとも各回路ブロックに内蔵される通知部（不図示）により自身の処理状態を監視し、当該監視の結果として任意に出力される通知信号であればよい。
【００２９】
また、各回路ブロック内の記憶素子は、ＭＲＡＭ（磁気抵抗メモリ）を用いた不揮発性記憶素子である。そのため、電源スイッチのオフ動作によって内部のデータが喪失しない。従って、オフ動作の前に回路ブロックの外部にデータを退避させる必要がない。また、各回路ブロック内で処理されたデータを処理後にすぐ取り出す必要がない場合は、一度オフ状態にして待機電力を抑え、処理データが必要になったときだけ別途電源スイッチをオンにして取り出すことも出来る。
【００３０】
ここで、本実施の形態２にかかる半導体集積回路２００の動作例を説明する。まず、前提として電源制御テーブル２２は図５で示す値が設定されているものとする。また、図６は、本発明の実施の形態２にかかる回路ブロックの動作状態と電源スイッチの状態の例を示す図である。まず、ある処理Ａとして、回路Ｃ３により処理Ａ１、回路Ｃ２により処理Ａ２、回路Ｃ１により処理Ａ３、その後再度、回路Ｃ３により処理Ａ４の順序で処理が行われるものとする（図６の動作状態）。
【００３１】
この場合、回路Ｃ３は処理Ａ１の終わりに通知信号Ｐｓ３を出力する。これに伴い、ＰＭＵ２０は、通知信号Ｐｓ３を受け付け、電源制御テーブル２２を参照し、電源スイッチＳＷ１を”ＯＦＦ”、電源スイッチＳＷ２を”ＯＮ”、電源スイッチＳＷ３を”ＯＦＦ”に切り替えるように制御する。これにより、回路Ｃ３は電源が供給されなくなり、省電力化を図れる。
【００３２】
次に、電源が供給される回路Ｃ２は、処理Ａ２を実行し、処理Ａ２の終わりに通知信号Ｐｓ２を出力する。これに伴い、ＰＭＵ２０は、通知信号Ｐｓ２を受け付け、電源制御テーブル２２を参照し、電源スイッチＳＷ１を”ＯＮ”、電源スイッチＳＷ２を”ＯＦＦ”、電源スイッチＳＷ３を”ＯＦＦ”に切り替えるように制御する。
【００３３】
続いて、電源が供給される回路Ｃ１は、処理Ａ３を実行し、処理Ａ３の終わりに通知信号Ｐｓ１を出力する。これに伴い、ＰＭＵ２０は、通知信号Ｐｓ１を受け付け、電源制御テーブル２２を参照し、電源スイッチＳＷ１を”ＯＦＦ”、電源スイッチＳＷ２を”ＯＦＦ”、電源スイッチＳＷ３を”ＯＮ”に切り替えるように制御する。これにより、回路Ｃ３は、再度電源が供給され、処理Ａ４を実行することができる。
【００３４】
つまり、ＰＭＵ２０は、電源制御テーブル２２に従って、回路ブロック（Ｃ１，Ｃ２，Ｃ３）の電源状態（接続状態）を、各回路ブロックの動作状態にあわせて（ＯＮ、オフ、オフ）、（オフ、ＯＮ、オフ）、（オフ、オフ、ＯＮ）、（ＯＮ、オフ、オフ）の順に遷移させる。
【００３５】
次に、動作状態になる回路ブロックの順番を変更する場合について説明する。図７は、本発明の実施の形態２にかかる動作状態になる回路ブロックの順番が異なる処理の例を示す図である。ここでは、一連の処理Ａの後に処理Ｂとして、回路Ｃ３により処理Ｂ１、回路Ｃ１により処理Ｂ２、回路Ｃ２により処理Ｂ３、その後再度、回路Ｃ３により処理Ｂ４の順序で処理が行われるものとする。処理Ｂの場合、回路ブロック（Ｃ３，Ｃ２，Ｃ１）の理想的な電源状態は（ＯＮ、オフ、オフ）、（オフ、オフ、ＯＮ）、（オフ、ＯＮ、オフ）、（ＯＮ、オフ、オフ）の順となる。よって、例えば、処理Ａ４と処理Ｂ１が同じ又は連続して実行されるものである場合、回路Ｃ３は処理Ａ４及び処理Ｂ１の実行中に、アドレスバス及びデータバスＢＳを介して電源制御テーブル２２を更新する。すなわち、回路Ｃ３は、処理Ｂを実現するように、電源スイッチＳＷ１〜ＳＷ３の接続状態を遷移させるための更新を行う。ここで、図８は、本発明の実施の形態２にかかるデータバス及びアドレスバスを介した回路Ｃ３による電源制御テーブル２２の更新の概念を示す図である。また、図９は、本発明の実施の形態２にかかる電源制御テーブル２２の更新前後の電源状態の概念を示す図である。つまり、電源制御テーブル２２を回路Ｃ３の動作中に予め書き換えておくことで、処理Ａと処理Ｂで回路ブロック（Ｃ１，Ｃ２，Ｃ３）からの出力信号（Ｐｓ１，Ｐｓ２，Ｐｓ３）のタイミングだけでなく、電源切り替え対象の回路ブロック又はその順序が変る場合にも柔軟に対応することが出来る。
【００３６】
このように、異なる処理の集合の間で、接続状態の遷移の順序が異なる場合であっても、任意の回路ブロックからアドレスバス及びデータバスＢＳを介してＰＭＵ２０内の電源制御テーブル２２を書き換えることで、自身又は他の回路ブロックからの処理動作を検知する信号を元に電源をオフ又はオフさせることが可能である。また、ＣＰＵ又はＣＰＵ以外の各回路ブロックの動作中に予め電源制御テーブル２２を変更しておくことで、その後に書き換え元の回路ブロックがオフ状態になっていた場合でも、省電力化に適した電源スイッチ状態（接続状態）を維持できる。
【００３７】
＜発明の実施の形態３＞
本発明の実施の形態３は、上述した実施の形態１又は２の変形例である。本発明の実施の形態３にかかる電源スイッチ制御回路は、複数の処理回路のうち通知信号を無効にする処理回路を定義したマスクビットをさらに記憶する。そして、電源スイッチ制御回路は、マスクビットにより無効とされる処理回路からの通知信号を受け付けたとしても複数の電源スイッチ部の制御を変更しないものである。このように、マスクビットの設定値を適宜変更することで、複数の処理回路のうち一部の処理回路からの通知信号を無効にし、柔軟に電源の制御を行うことができる。例えば、外部から電源スイッチ制御回路に対してマスクビットの更新を行ってもよい。または、各処理回路がアドレスバス及びデータバスＢＳを介してマスクビットを更新してもよい。尚、本発明の実施の形態３にかかる半導体集積回路の構成は、上記と同等であるため、図示及び詳細な説明を省略する。
【００３８】
＜発明の実施の形態４＞
本発明の実施の形態４は、上述した実施の形態１の変形例である。本発明の実施の形態４にかかる電源スイッチ制御回路は、通知信号を受け付ける度に、複数の電源スイッチ部における現在の接続状態に応じて遷移先の接続状態を決定し、当該決定した接続状態に遷移させるように複数の電源スイッチ部のそれぞれを制御する。そのため、通知信号の受信を契機として予め定められた順序で接続状態を遷移させることができる。そして、上述したように電源制御情報を適宜更新することで、さらに柔軟な電源制御を実現できる。尚、本発明の実施の形態４にかかる半導体集積回路の構成は、上記と同等であるため、図示及び詳細な説明を省略する。
【００３９】
また、電源制御情報は、複数のスイッチ部における遷移前の接続状態ごとに複数の遷移先となり得る接続状態が予め対応付けされていることが望ましい。そして、電源スイッチ制御回路は、通知信号を受け付ける度に、現在の接続状態を遷移前の接続状態として、電源制御情報から複数の遷移先となり得る接続状態のいずれかを遷移先の接続状態として決定し、当該決定した接続状態に遷移させるように複数の電源スイッチ部のそれぞれを制御することが望ましい。
【００４０】
さらに、電源制御情報は、複数の遷移先となり得る接続状態のそれぞれと、各接続状態が含まれる一群の接続状態の集合を特定する複数のパターン情報と対応付けられていることが望ましい。ここで、本発明の実施の形態４では、上記パターン情報として、電源スイッチの接続状態を遷移させる場合の一群の遷移先の集合を示す遷移先のパターンｔを用いるものとする。そして、電源スイッチ制御回路は、予め指定されたパターン情報と現在の接続状態に基づいて、電源制御情報から遷移先の接続状態を決定することが望ましい。つまり、パターン情報は、半導体集積回路２００の外部又は各処理回路から予め指定されているものとする。また、複数の処理回路のそれぞれは、データバス及びアドレスバスを介してパターン情報の指定を更新するとよい。これにより、各処理回路から任意のタイミングで接続状態の遷移の順序を変更することができ、より柔軟な電源制御ができる。
【００４１】
また、本発明の実施の形態４にかかる電源スイッチ制御回路は、マスクビットＭｂ（ｉ、ｔ）を予め保持するものとする。ここで、Ｍｂ（ｉ、ｔ）は、遷移先のパターンｔにおいて、通知信号Ｐｓｉを有効（”１”）又は無効（”０”）にするかを示す値とする。この場合、電源スイッチ制御回路は、複数の通知信号を以下の式（２）により一つの通知信号Ｐｓ［ｔ］で表すことができる。これは、通知信号Ｐｓに論理を持たせるということでもある。そして、電源スイッチ制御回路は、通知信号Ｐｓ［ｔ］に応じて、遷移先の接続状態を決定するようにしてもよい。
【数２】
2014184985.tif 000004
ここで、ｔ＝１，２、・・・ｔ＿ｍａｘ、ｘは通知信号の種類（処理回路の数）とする。
【００４２】
このことは、次のように表現することもできる。すなわち、電源スイッチ制御回路は、通知信号を出力した処理回路と、指定されたパターン情報とに基づいて、各処理回路から出力される通知信号を所定の通知信号へ変換し、変換後の通知信号及び電源制御情報に基づいて接続状態を制御するものである。
【００４３】
また、各電源スイッチの接続状態の１つの組み合わせを１つの電源ステータスｙ（＝１〜ｚ）として定義する。図１０は、本発明の実施の形態４にかかる電源ステータスの例を示す図である。そして、現在の電源ステータス（遷移前の接続状態）ｙ＝ｃと、次の電源ステータス（遷移先となり得る接続状態）ｙ＿ｎｅｘｔ（ｃ，ｔ）とを対応付ける。図１１は、本発明の実施の形態４にかかる遷移前後の電源ステータスの対応付けの例を示す図である。ここで、ｙ＿ｎｅｘｔ（ｃ，ｔ）は、遷移前の接続状態ｃ及び指定された遷移先のパターンｔにより特定される一つの遷移先の接続状態を示す。これにより、電源スイッチ制御回路は、各電源スイッチの現在の接続状態と通知信号Ｐｓ［ｔ］とから遷移先の接続状態を決定できる。
【００４４】
このため、電源スイッチ制御回路は、いずれかの処理回路から通知信号Ｐｓｘを受け付け、Ｐｓ［ｔ］に変換されると、各電源スイッチの接続状態を現在の電源ステータスｃから次の電源ステータスｙ＿ｎｅｘｔ（ｃ，ｔ）に遷移させる。すなわち、決定される遷移先の接続状態は以下の式（３）で表すことができる。
【数３】
2014184985.tif 000005
【００４５】
以上のことから、本発明の実施の形態４にかかる電源ステータスの状態遷移図の例を図１２に示す。
【００４６】
また、現在の電源ステータスＳｔａｔｕｓ（ｃ）は、外部入力、もしくは、データバス及びアドレスバス経由で、ＣＰＵなどの回路ブロックが動作している間も制御出来るようにする。このためＣＰＵがプログラムを実行していく中で、必要に応じて特定の回路ブロックをオン状態にし、処理データの読み出しや処理させたいデータの書き込みが出来る。または、ＣＰＵ以外の処理回路であってもデータバス及びアドレスバスを経由することで同様に実現可能である。
【００４７】
尚、マスクビットＭｂによってＰｓ［ｔ］はプログラム可能であり、かつ、次の電源ステータスを複数指定出来るため、電源ステータスをある周期で反復させたり、反復途中で異なる電源ステータスに切り替えたりすることが出来る。このためループ処理や条件分岐がある複雑な処理であって、動作する回路ブロックが複雑な移り変わる場合でも、最適な電源スイッチ制御シーケンスを組むことが出来る。
【００４８】
＜発明の実施の形態５＞
本発明の実施の形態５は、上記実施の形態４の変形例である。図１３は、本発明の実施の形態５にかかる外部入力を含めた電源ステータスの状態遷移図の例を示す図である。
【００４９】
本発明の実施の形態５では、半導体集積回路の電源制御のエラー対策として、通知信号以外に別途、外部入力による制御信号Ａ及びＢを用いる。ここで、制御信号Ａがアクティブ状態である場合にはいかなる処理回路内部の監視信号ｉが発生しても、現状の電源スイッチ状態を維持させる。すなわち、電源スイッチ制御回路は、外部からの第１の制御信号（制御信号Ａ）の接続部を有し、第１の制御信号がアクティブ状態である場合に複数の処理回路のいずれからの通知信号を受け付けたとしても、複数の電源スイッチ部のそれぞれの接続状態を遷移させない。例えば、エラーにより接続状態の遷移の特定が困難な場合などには、半導体集積回路の外部から制御信号Ａをアクティブ状態にすることで、電源スイッチの接続状態を固定させる。これにより、エラーの解析等を効率的に行うことができる。
【００５０】
一方、制御信号Ｂがアクティブ状態になった時には、すべての供給電源スイッチをオンにさせる。すなわち、電源スイッチ制御回路は、外部からの第２の制御信号（制御信号Ｂ）の接続部を有し、第２の制御信号がアクティブ状態である場合に複数の電源スイッチ部の全てを電源に接続するように制御する。このように、強制的に電源スイッチ状態Ｓｔａｔｕｓ（ｃ）を指定出来るようにすることで、処理中に予期せぬエラーが発生し、電源スイッチ状態Ｓｔａｔｕｓ（ｃ）の不定化やそれに伴う無限の処理ループ状態に陥った場合でも容易に抜け出すこと（復帰）が可能となる。
【００５１】
＜その他の発明の実施の形態＞
尚、本発明は、電源スイッチとその制御回路を含む半導体集積回路とその動作方法と表現することもできる。そして、本発明は、各機能ブロックに備え付けられた供給電源制御用の電源スイッチと、その電源スイッチを制御する制御回路を含む半導体集積回路と、その動作方法に関するものを含めて構わない。
【００５２】
ここで、複数の電源スイッチを有する回路ブロックからなるシステムの動作では、システムの処理内容によっては処理作業がない回路ブロックの電源スイッチをオフに出来ずにオン状態で放置するしかなく、待機電力をロスしていた。従って、電源スイッチの制御性をより向上させる必要があった。
【００５３】
そこで、その他の発明の実施の形態としては、少なくとも次のものが挙げられる。まず、各回路ブロックの処理動作状態をモニターする信号を、電源スイッチを制御するための回路（ＰＭＵ）に接続する。ＰＭＵは、各回路ブロックの電源スイッチを制御する情報（スイッチ制御テーブル）を保持するメモリを有し、スイッチ制御テーブルは、データとアドレスバス経由で他の回路ブロックから任意に書き換えることが出来るようになっている。各回路ブロックからのモニター信号をトリガーとしてメモリ上のスイッチ制御テーブルを参照し、電源スイッチを切り替える。
【００５４】
これにより、次のような効果も奏する。すなわち、ＰＭＵ内のスイッチ制御テーブルを書き換えることが可能な回路ブロックであっても、自身、もしくは、他の回路ブロックからのモニター信号を元に、未使用時は電源をオフ、オフさせることが可能である。また、電源スイッチを切り替える順番が違う処理を実施する前に、動作中の回路ブロックからデータとアドレスバス経由でスイッチ制御テーブルを変更しておくことで、その回路ブロックがオフ状態になった後の処理動作においても省電力に適した電源スイッチ状態を維持できる。
【００５５】
そして、その他の発明の実施の形態として、より具体的には以下のものが挙げられる。すなわち、自身の処理動作状態を監視する監視部を含む処理回路と、前記処理回路への供給電源スイッチと、前記監視部との接続部と各処理回路の供給電源スイッチ制御情報を保持する記憶部を含む電源スイッチ制御回路（ＰＭＵ）と、各回路に共通のデータバスとアドレスバスを少なくとも含む半導体集積回路であって、前記電源スイッチ制御回路が各処理回路の監視部からのモニター信号と予め前記データと前記アドレスバス経由で書き換えた前記記憶部の情報に従って各処理回路に接続された前記供給電源スイッチを切り替えることを特徴とする。
【００５６】
なお、自身の処理動作状態を監視する監視部を含む処理回路は複数あってもよい。複数ある処理回路の１つが不揮発性記憶回路であり、さらにもう１つの処理回路が前記不揮発性記憶回路に記憶した命令コードとデータに従って処理を実行する中央演算処理回路であっても良い。この場合、前記中央演算処理回路に接続された供給電源制御スイッチをオフにする前に、不揮発性記憶回路に保存された命令コードとデータに従って前記中央演算処理回路が供給電源制御情報を書き換える。供給電源制御情報を書き換えることが可能な中央演算処理装置を含む処理回路がオフ状態になった後でも、最適な電源スイッチ状態を維持できる。
【００５７】
供給電源スイッチ制御情報として、複数（ｙ＝１，２，，，ｙ＿ｍａｘ）のスイッチ状態Ｓｔａｔｕｓ（ｙ）の他に、現在のスイッチ状態Ｓｔａｔｕｓ（ｃ）と処理回路からのモニター信号ｉに依存する次のスイッチ状態の情報ｙ＿ｎｅｘｔ（ｃ，ｉ）が前記記憶部に保存する。各処理回路からモニター信号ｉの変化をトリガーとして次の電源スイッチ状態Ｓｔａｔｕｓ（ｙ＿ｎｅｘｔ（ｃ，ｉ））に遷移させる。前記記憶部はメモリマップ上のアドレスを持っているため、アドレスおよびデータバス経由で任意にアクセスして、読み出したり、書き出したりすることが出来る。なお、現在の電源スイッチ状態Ｓｔａｔｕｓ（ｃ）は、外部入力、もしくは、データとアドレスバス経由で、前記中央演算処理装置などの回路ブロックが動作している間も制御出来るようになっていることがより望ましい。
【００５８】
電源スイッチ状態を変化させるトリガーとなるモニター信号ｉに対して選択性を持たせるために、処理回路内部のモニター信号ｉを不活性にするマスクビットＭｂ（ｉ）を付加しても良い。マスビットＭｂ（ｉ）をアクティブ状態にすることで処理回路内部のモニター信号ｉが発生しても、次の電源スイッチ状態に移行させないなどの自由度を持たせることが出来る。
【００５９】
なお、実装面積などに制約があり、回路としての単純さが優先事項である場合は、供給電源スイッチ制御情報Ｄｓ（ｉ，ｊ）を、各処理回路内部からのモニター信号ｉと各供給電源スイッチｊのみラベリングして前記記憶部に保存する。処理回路内部のモニター信号ｋから信号を受け取ると電源情報Ｄｓ（ｋ，ｊ）を元に電源スイッチを切り替える。モニター信号を受け取る時の電源スイッチの状態を考慮しなくて良い分、回路をシンプルにすることが出来る。
【００６０】
なお、前記電源スイッチ制御回路に、処理回路からのモニター信号とは別の制御信号Ａを接続し、制御信号Ａがアクティブ状態である場合にいかなるモニター信号ｉが発生しても、次の電源スイッチ状態に移行しないようにしても良い。制御信号Ｂをさらに接続し、制御信号Ｂがアクティブ状態になった時にすべての供給電源スイッチを無条件でオンにするになっていても良い。強制的に電源スイッチ状態Ｓｔａｔｕｓ（ｃ）を所定の状態に出来るようにすることで、処理中に予期せぬエラーが発生し、電源スイッチ状態Ｓｔａｔｕｓ（ｃ）の不定化やそれに伴う無限の処理ループ状態に陥った場合の復帰を容易化する。
【００６１】
なお、供給電源スイッチが接続された処理回路が記憶素子を有する場合、記憶素子はオフ動作前に外部にデータを退避させる必要のあるＳＲＡＭやＤＲＡＭなどの揮発性記憶素子ではなく、Ｆｌａｓｈ、ＲｅＲＡＭ（抵抗変化型メモリ），ＦｅＲＡＭ（強誘電体メモリ），ＭＲＡＭ（磁気抵抗メモリ）などの不揮発性記憶素子であって、電源スイッチのオフ動作によって処理回路内部のデータが喪失しないことがより望ましい。
【００６２】
本実施の形態により、ＰＭＵ内の供給電源スイッチ制御情報を書き換えることが可能な処理回路ブロックであっても、自身、もしくは、他の処理回路ブロックからの処理動作のモニター信号を元に、未使用時は電源をオフ、オフさせることが可能である。また、電源スイッチを切り替える順番が違う処理を実施する前に、動作中の処理回路ブロックからデータとアドレスバス経由で供給電源スイッチ制御情報を変更することで、その処理回路ブロックがオフ状態になった後の処理動作であっても省電力に適した電源スイッチ状態を維持できる。
【００６３】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。さらに、上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
【００６４】
（付記Ａ１）
自身の処理動作状態を監視する監視部を含む処理回路と、前記処理回路への供給電源スイッチと、前記監視部との接続部と各処理回路の供給電源スイッチ制御情報を保持する記憶部を含む電源スイッチ制御回路と、各回路に共通のデータバスとアドレスバスを少なくとも含む半導体集積回路であって、前記電源スイッチ制御回路が各処理回路の監視部からの信号と予め前記データと前記アドレスバス経由で書き換えた前記記憶部の情報に従って各処理回路に接続された前記供給電源スイッチを切り替えることを特徴とする半導体集積回路。
（付記Ａ２）
自身の処理動作状態を特定する監視部を含む処理回路が複数あることを特徴とする付記Ａ１に記載の半導体集積回路。
（付記Ａ３）
複数ある処理回路の１つが不揮発性記憶回路であり、さらにもう１つの処理回路が前記不揮発性記憶回路に記憶した命令コードとデータに従って処理を実行する中央演算処理回路であることを特徴とする付記Ａ２に記載の半導体集積回路。
（付記Ａ４）
複数の供給電源スイッチ状態の情報と、現在の供給電源スイッチ状態と処理回路内部の監視部からの信号に依存する次の供給電源スイッチ状態の情報が前記記憶部に保存され、各処理回路の監視部からの信号によって次の供給電源スイッチ状態に遷移することを特徴とする付記Ａ１から付記Ａ３に記載の半導体集積回路。
（付記Ａ５）
現在の供給電源スイッチ状態を外部入力、もしくは、データとアドレスバス経由で変更出来る付記Ａ１から付記Ａ４に記載の半導体集積回路。
（付記Ａ６）
供給電源スイッチ制御情報は、各処理回路内部の監視部からの信号と供給電源スイッチによってそれぞれ標識化されて前記記憶部に保存され、処理回路内部の監視信号がアクティブ状態になった時に標識に基づいて供給電源スイッチ制御情報を読み出して電源スイッチを切り替えることを特徴とする付記Ａ１から付記Ａ５に記載の半導体集積回路。
（付記Ａ７）
処理回路の監視部からの信号を不活性にするマスクビットを有し、前記マスクビットをアクティブ状態にすることで監視部からの信号が変化しても次の電源スイッチ状態に移行しないことを特徴とする付記Ａ１から付記Ａ６に記載の半導体集積回路。
（付記Ａ８）
前記電源スイッチ制御回路は監視部からの信号とは別に制御信号Ａとの接続部を有し、制御信号Ａがアクティブ状態である場合にいかなる監視部からの信号が発生しても、次の電源スイッチ状態に移行しないことを特徴とする付記Ａ１から付記Ａ７に記載の半導体集積回路。
（付記Ａ９）
前記電源スイッチ制御回路は監視部からの信号とは別に制御信号Ｂとの接続部を有し、制御信号Ｂがアクティブ状態になった時にすべての供給電源スイッチをオンにすることを特徴とする付記Ａ１から付記Ａ８に記載の半導体集積回路。
（付記Ａ１０）
前記中央演算処理装置に接続された供給電源制御スイッチをオフにする前に、前記中央演算処理装置が不揮発性記憶回路に保存された命令コードとデータに従って、前記電源スイッチ制御回路の供給電源スイッチ制御情報を書き換えることを特徴とする付記Ａ３から付記Ａ９に記載の半導体集積回路の制御方法。
または、上記の実施形態の一部又は全部は、以下の付記のようにも記載され得るが、以下には限られない。
（付記１）
自身の処理状態に応じて通知信号を出力する通知部を含む複数の処理回路と、
前記複数の処理回路のそれぞれと電源との接続又は非接続のいずれかである接続状態を切り替える複数の電源スイッチ部と、
前記複数の処理回路のそれぞれに含まれる前記通知部と接続し、前記複数の電源スイッチ部のそれぞれの前記接続状態を含む電源制御情報を記憶し、前記通知信号及び前記電源制御情報に基づいて前記接続状態を制御する電源スイッチ制御回路と、
前記複数の処理回路のそれぞれと前記電源スイッチ制御回路とを接続するデータバス及びアドレスバスと、を備え、
前記複数の処理回路のうち少なくとも２以上の処理回路は、
前記通知信号の出力前に、前記データバス及び前記アドレスバスを介して前記電源制御情報を更新し、
前記電源スイッチ制御回路は、
前記更新後に前記複数の処理回路のいずれかから出力された通知信号を受け付け、前記更新後の電源制御情報に基づいて前記複数の電源スイッチ部のそれぞれの前記接続状態を制御する
ことを特徴とする半導体集積回路。
（付記２）
前記複数の処理回路は、命令コード及びデータを記憶した記憶回路と、当該記憶回路に記憶された前記命令コード及び前記データに基づいて処理を実行する処理実行回路とを少なくとも含み、
前記少なくとも２以上の処理回路には、前記処理実行回路以外の処理回路が含まれる
ことを特徴とする付記１に記載の半導体集積回路。
（付記３）
前記電源スイッチ制御回路は、
前記通知信号を受け付ける度に、前記複数の電源スイッチ部における現在の接続状態に応じて遷移先の接続状態を決定し、当該決定した接続状態に遷移させるように前記複数の電源スイッチ部のそれぞれを制御する
ことを特徴とする付記１又は２に記載の半導体集積回路。
（付記４）
前記電源制御情報は、
前記複数のスイッチ部における遷移前の接続状態ごとに複数の遷移先となり得る接続状態が予め対応付けされており、
前記電源スイッチ制御回路は、
前記通知信号を受け付ける度に、前記現在の接続状態を前記遷移前の接続状態として、前記電源制御情報から前記複数の遷移先となり得る接続状態のいずれかを前記遷移先の接続状態として決定し、当該決定した接続状態に遷移させるように前記複数の電源スイッチ部のそれぞれを制御する
ことを特徴とする付記３に記載の半導体集積回路。
（付記５）
前記電源制御情報は、
前記複数の遷移先となり得る接続状態のそれぞれと、各接続状態が含まれる一群の接続状態の集合を特定する複数のパターン情報と対応付けられており、
前記電源スイッチ制御回路は、
予め指定された前記パターン情報と前記現在の接続状態に基づいて、前記電源制御情報から前記遷移先の接続状態を決定する
ことを特徴とする付記４に記載の半導体集積回路。
（付記６）
前記複数の処理回路のそれぞれは、
前記データバス及び前記アドレスバスを介して前記パターン情報の指定を更新する
ことを特徴とする付記５に記載の半導体集積回路。
（付記７）
前記電源スイッチ制御回路は、
前記複数の処理回路のうち前記通知信号を無効にする処理回路を定義したマスクビットをさらに記憶し、
前記マスクビットにより無効とされる処理回路からの前記通知信号を受け付けたとしても前記複数の電源スイッチ部の制御を変更しない
ことを特徴とする付記１乃至６のいずれか１項に記載の半導体集積回路。
（付記８）
前記電源スイッチ制御回路は、
外部からの第１の制御信号の接続部を有し、
前記第１の制御信号がアクティブ状態である場合に前記複数の処理回路のいずれからの前記通知信号を受け付けたとしても、前記複数の電源スイッチ部のそれぞれの前記接続状態を遷移させない
ことを特徴とする付記１乃至７のいずれか１項に記載の半導体集積回路。
（付記９）
前記電源スイッチ制御回路は、
外部からの第２の制御信号の接続部を有し、
前記第２の制御信号がアクティブ状態である場合に前記複数の電源スイッチ部の全てを前記電源に接続するように制御する
ことを特徴とする付記１乃至８のいずれか１項に記載の半導体集積回路。
（付記１０）
自身の処理状態に応じて通知信号を出力する通知部を含む複数の処理回路と、
前記複数の処理回路のそれぞれと電源との接続又は非接続のいずれかである接続状態を切り替える複数の電源スイッチ部と、
前記複数の処理回路のそれぞれに含まれる前記通知部と接続し、前記複数の電源スイッチ部のそれぞれの前記接続状態を含む電源制御情報を記憶し、前記通知信号及び前記電源制御情報に基づいて前記接続状態を制御する電源スイッチ制御回路と、
前記複数の処理回路のそれぞれと前記電源スイッチ制御回路とを接続するデータバス及びアドレスバスと、を備える半導体集積回路の電源制御方法であって、
前記複数の処理回路のうち少なくとも２以上の処理回路が、
当該処理回路と前記電源とを接続した前記電源スイッチ部をオフする前に、前記データバス及び前記アドレスバスを介して前記電源制御情報を更新し、
前記電源スイッチ制御回路が、
前記更新後に前記複数の処理回路のいずれかから出力された通知信号を受け付け、前記更新後の電源制御情報に基づいて前記複数の電源スイッチ部のそれぞれの前記接続状態を制御する
ことを特徴とする半導体集積回路の電源制御方法。
（付記１１）
前記電源制御情報は、
前記通知信号の出力元の処理回路ごとに、前記複数の電源スイッチ部の個別の前記遷移先の接続状態が対応付けられている
ことを特徴とする付記３に記載の半導体集積回路。
【００６５】
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【００６６】
この出願は、２０１３年５月１４日に出願された日本出願特願２０１３−１０２５０２を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【００６７】
１００  半導体集積回路
１０  電源スイッチ制御回路
１０１  電源制御情報
１１  処理回路
１１１  通知部
１２  処理回路
１２１  通知部
１３  処理回路
１３１  通知部
ＳＷ１  電源スイッチ
ＳＷ２  電源スイッチ
ＳＷ３  電源スイッチ
Ｐｓ１  通知信号
Ｐｓ２  通知信号
Ｐｓ３  通知信号
２００  半導体集積回路
２０  ＰＭＵ
２１  メモリ
２２  電源制御テーブル
Ｃ１  回路
Ｃ２  回路
Ｃ３  回路
Ａ１  処理
Ａ２  処理
Ａ３  処理
Ａ４  処理
Ｂ１  処理
Ｂ２  処理
Ｂ３  処理
Ｂ４  処理
９００  半導体集積回路
９０１  半導体集積回路
９０２  半導体集積回路
９０  電源管理ユニット（ＰＭＵ）
９１  電源管理ユニット（ＰＭＵ）
ＳＷ  電源スイッチ
ＣＢ  回路ブロック
Ｃ９１  回路
Ｃ９２  回路
Ｃ９３  回路
Ｖｄｄ  電源
ＢＳ  アドレスバス及びデータバス
【図１】
2014184985.tif 000006
【図２】
2014184985.tif 000007
【図３】
2014184985.tif 000008
【図４】
2014184985.tif 000009
【図５】
2014184985.tif 000010
【図６】
2014184985.tif 000011
【図７】
2014184985.tif 000012
【図８】
2014184985.tif 000013
【図９】
2014184985.tif 000014
【図１０】
2014184985.tif 000015
【図１１】
2014184985.tif 000016
【図１２】
2014184985.tif 000017
【図１３】
2014184985.tif 000018
【図１４】
2014184985.tif 000019
【図１５】
2014184985.tif 000020
【図１６】
2014184985.tif 000021
【図１７】
2014184985.tif 000022
【国際調査報告】
2014184985.tif 000023
2014184985.tif 000024