【事件の表示】
　平成１０年特許願第２２０９２０号「同期型バースト半導体メモリ装置」拒絶査定不服審判事件〔平成１２年　２月２５日出願公開、特開２０００−　５７７７７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１０年８月４日の特許出願であって、平成１８年１２月２５日付けで手続補正がなされ、平成１９年４月２６日付けで拒絶査定がなされ、これに対して、同年７月３０日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後平成２１年１１月５日付けで審尋がなされ、平成２２年２月２日に回答書が提出されたものである。
　
第２．平成１９年７月３０日付けの手続補正についての却下の決定
［結論］
　平成１９年７月３０日付けの手続補正を却下する。
　
［理由］
１．補正の内容
　平成１９年７月３０日付けの手続補正（以下「本件補正」という。）は、補正前の特許請求項の範囲の請求項１〜１７を、補正後の特許請求の範囲の請求項１〜１７と補正するものであり、補正前後の請求項１及び５は以下のとおりである。
（補正前）
　「【請求項１】　外部クロック信号に同期され、動作する半導体メモリ装置において、
　データビットを貯蔵する複数のメモリセルを持つメモリセルアレイと、
　外部アドレスに応じてのバースト読出動作の間に、メモリセルの一連のバースト読出アドレスを生成するバースト読み出し専用アドレス生成器である第１内部アドレス発生器と、
　前記外部アドレスに応じてのバースト書込動作の間に、メモリセルの一連のバースト書込アドレスを生成するバースト書込専用アドレス生成器である第２内部アドレス発生器と、
　前記第１及び第２内部アドレス発生器のうちの一つの出力を選択するアドレス選択器と、
　外部から印加される読出及び書込命令情報に応じて前記第１及び第２内部アドレス発生器と前記アドレス選択器の動作を制御する制御器及び、
　アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダーを含むことを特徴とする半導体メモリ装置。」
　
　「【請求項５】　外部クロック信号の上昇及び下降エッジに応じてアクセスができるし、バースト読出及び書込モードで動作可能な同期型半導体メモリ装置において、
　データビットを貯蔵する複数のメモリセルを持つメモりセルアレイと、
　外部アドレスを一時的に維持する第１アドレスレジスターと、
　前記第１アドレスレジスターの出力を受け入れ、バースト読出動作のための一連の第１内部アドレスを発生する第１内部アドレス発生器と、
　前記外部アドレスを一時的に維持する第２アドレスレジスターと、
　前記第２アドレスレジスターの出力を受け入れ、バースト書込動作のための一連の第２内部アドレスを発生する第２内部アドレス発生器と、
　前記第１及び第２内部アドレス発生器のうちの一つの出力を選択するアドレス選択器と、
　少なくとも外部書込インエーブル信号に応答して前記第１及び第２アドレスレジスター、前記第１及び第２内部アドレス発生器、そして、前記アドレス選択器の一つの動作を制御する制御器及び、
　前記アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダー含むことを特徴とする同期型半導体メモリ装置。」
　
（補正後）
　「【請求項１】　外部クロック信号に同期され、バースト読出及び書込モードで動作可能な動作する半導体メモリ装置において、
　データビットを貯蔵する複数のメモリセルを持つメモリセルアレイと、
　外部アドレスに応じてのバースト読出動作の間に、メモリセルの一連のバースト読出アドレスを生成するバースト読み出し専用アドレス生成器である第１内部アドレス発生器と、
　前記外部アドレスに応じてのバースト書込動作の間に、メモリセルの一連のバースト書込アドレスを生成するバースト書込専用アドレス生成器である第２内部アドレス発生器と、
　前記第１及び第２内部アドレス発生器のうちの一つの出力を選択するアドレス選択器と、
　外部から印加される読出及び書込命令情報に応じて前記第１及び第２内部アドレス発生器と前記アドレス選択器の動作を制御する制御器及び、
　アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダーを含むとともに、
　書込データを一時的に維持するデータインレジスターをさらに含み、
　前記制御器は、
　書込動作が終結されない間に読出動作が要求されたと判断したとき、前記データインレジスターに維持されている書込データを読出データとして出力させる制御をもすることを特徴とする半導体メモリ装置。」
　
　「【請求項５】　外部クロック信号の上昇及び下降エッジに応じてアクセスができるし、バースト読出及び書込モードで動作可能な同期型半導体メモリ装置において、
　データビットを貯蔵する複数のメモリセルを持つメモりセルアレイと、
　外部アドレスを一時的に維持する第１アドレスレジスターと、
　前記第１アドレスレジスターの出力を受け入れ、バースト読出動作のための一連の第１内部アドレスを発生する第１内部アドレス発生器と、
　前記外部アドレスを一時的に維持する第２アドレスレジスターと、
　前記第２アドレスレジスターの出力を受け入れ、バースト書込動作のための一連の第２内部アドレスを発生する第２内部アドレス発生器と、
　前記第１及び第２内部アドレス発生器のうちの一つの出力を選択するアドレス選択器と、
　少なくとも外部書込インエーブル信号に応答して前記第１及び第２アドレスレジスター、前記第１及び第２内部アドレス発生器、そして、前記アドレス選択器の一つの動作を制御する制御器及び、
　前記アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダー含むとともに、
　前記第１アドレスレジスターの出力と前記第２アドレスレジスターの出力とを比較するとともに、該比較結果に基づき、書込動作が終結されない間に読出動作が要求されたか否か判断する比較器と、
　書込データを一時的に維持するデータインレジスターと、をさらに含み、
　前記制御器は、
　書込動作が終結されない間に読出動作が要求されたと、前記比較器が判断したとき、前記データインレジスターに維持されている書込データを読出データとして出力させる制御をもすることを特徴とする同期型半導体メモリ装置。」
　
２．補正事項の整理  
　本件補正における補正事項を整理すると、以下のとおりである。  
（１）補正事項１
　補正前の請求項１の「外部クロック信号に同期され、動作する半導体メモリ装置において」を、補正後の請求項１の「外部クロック信号に同期され、バースト読出及び書込モードで動作可能な動作する半導体メモリ装置において」と補正すること。 
　
（２）補正事項２
　補正前の請求項１の「アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダーを含むことを特徴とする半導体メモリ装置」を、補正後の請求項１の「アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダーを含むとともに、　書込データを一時的に維持するデータインレジスターをさらに含み、　前記制御器は、　書込動作が終結されない間に読出動作が要求されたと判断したとき、前記データインレジスターに維持されている書込データを読出データとして出力させる制御をもすることを特徴とする半導体メモリ装置」と補正すること。 
　
（３）補正事項３
　補正前の請求項５の「前記アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダー含むことを特徴とする同期型半導体メモリ装置」を、補正後の請求項５の「前記メモリセルを選択するアドレスデコーダー含むとともに、　前記第１アドレスレジスターの出力と前記第２アドレスレジスターの出力とを比較するとともに、該比較結果に基づき、書込動作が終結されない間に読出動作が要求されたか否か判断する比較器と、　書込データを一時的に維持するデータインレジスターと、をさらに含み、　前記制御器は、　書込動作が終結されない間に読出動作が要求されたと、前記比較器が判断したとき、前記データインレジスターに維持されている書込データを読出データとして出力させる制御をもすることを特徴とする同期型半導体メモリ装置」と補正すること。
　
（４）補正前の請求項１７の「データビットを貯蔵する複数のメモリセルを持つメモ
り
リ
　
３．補正の目的の適否、及び新規事項の追加の有無について  
（１）補正事項１について
　補正事項１は、「半導体メモリ装置」が「外部クロック信号に同期され」て動作するものであるという補正前の請求項１に係る発明の発明特定事項に対して、「バースト読出及び書込モードで動作可能な」ものであるという技術的限定を加えるものであるから、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、「半導体メモリ装置」が「バースト読出及び書込モードで動作可能な」ものであることは、本願の願書に最初に添付した明細書（以下、本願の願書に最初に添付した明細書を「当初明細書」といい、本願の願書に最初に添付した明細書又は図面をまとめて「当初明細書等」という。）の００１６段落等に記載されおり、補正事項１が当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであることは明らかであるから、補正事項１は当初明細書等に記載された事項の範囲内においてなされたものである。
　したがって、補正事項１は、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすものである。
　
（２）補正事項２について
　補正事項２は、補正前の請求項１に係る発明の発明特定事項である「制御器」に対して、「書込動作が終結されない間に読出動作が要求されたと判断したとき、」「書込データを一時的に維持する」「データインレジスターに維持されている書込データを読出データとして出力させる制御をもする」ものであるという技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、「制御器」が、「書込動作が終結されない間に読出動作が要求されたと判断したとき、」「書込データを一時的に維持する」「データインレジスターに維持されている書込データを読出データとして出力させる制御をもする」ものであることは、当初明細書の００４４段落等に記載されており、補正事項２が当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであることは明らかであるから、補正事項２は当初明細書等に記載された事項の範囲内においてなされたものである。
　したがって、補正事項２は、特許法第１７条の２第３項に規定する要件を満たすものである。
　
（３）補正事項３について
　補正事項３は、補正前の請求項５に係る発明の発明特定事項である「制御器」に対して、「書込動作が終結されない間に読出動作が要求されたと、」「前記第１アドレスレジスターの出力と前記第２アドレスレジスターの出力とを比較するとともに、該比較結果に基づき、書込動作が終結されない間に読出動作が要求されたか否か判断する」「比較器が判断したとき、」「書込データを一時的に維持する」「データインレジスターに維持されている書込データを読出データとして出力させる制御をもする」ものであるという技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、「制御器」が、「書込動作が終結されない間に読出動作が要求されたと、」「前記第１アドレスレジスターの出力と前記第２アドレスレジスターの出力とを比較するとともに、該比較結果に基づき、書込動作が終結されない間に読出動作が要求されたか否か判断する」「比較器が判断したとき、」「書込データを一時的に維持する」「データインレジスターに維持されている書込データを読出データとして出力させる制御をもする」ものであることは、当初明細書の００４４段落等に記載されており、補正事項３が当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであることは明らかであるから、補正事項３は当初明細書等に記載された事項の範囲内においてなされたものである。
　したがって、補正事項３は、特許法第１７条の２第３項に規定する要件を満たすものである。
　
（４）補正事項４について
　補正事項４が、特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当し、特許法第１７条の２第３項に規定する要件を満たすものであることは明らかである。
　
（５）補正の目的の適否、及び新規事項の追加の有無についてのまとめ
　以上検討したとおりであるから、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。 
　そして、本件補正は、特許法第１７条の２第４項第２号に掲げる事項を目的とする補正を含むものであるから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。 
　
４．独立特許要件について 
（１）補正後の発明
　本件補正による補正後の請求項１〜１７に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１７に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、以下のとおりのものである。
　
　「【請求項１】　外部クロック信号に同期され、バースト読出及び書込モードで動作可能な動作する半導体メモリ装置において、
　データビットを貯蔵する複数のメモリセルを持つメモリセルアレイと、
　外部アドレスに応じてのバースト読出動作の間に、メモリセルの一連のバースト読出アドレスを生成するバースト読み出し専用アドレス生成器である第１内部アドレス発生器と、
　前記外部アドレスに応じてのバースト書込動作の間に、メモリセルの一連のバースト書込アドレスを生成するバースト書込専用アドレス生成器である第２内部アドレス発生器と、
　前記第１及び第２内部アドレス発生器のうちの一つの出力を選択するアドレス選択器と、
　外部から印加される読出及び書込命令情報に応じて前記第１及び第２内部アドレス発生器と前記アドレス選択器の動作を制御する制御器及び、
　アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダーを含むとともに、
　書込データを一時的に維持するデータインレジスターをさらに含み、
　前記制御器は、
　書込動作が終結されない間に読出動作が要求されたと判断したとき、前記データインレジスターに維持されている書込データを読出データとして出力させる制御をもすることを特徴とする半導体メモリ装置。」
　
（２）引用刊行物に記載された発明 
（２−１）引用例１：特開平９−１７１６８１号公報
（２−１−１）本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平９−１７１６８１号公報（以下「引用例１」という。）には、図１〜７とともに以下の記載がある。
　「【０００１】
【発明の属する技術分野】本発明は半導体記憶装置（メモリ）のアドレスを制御するメモリアドレス制御装置に関し、特にロウアドレスやカラムアドレスを制御するメモリのアドレス制御装置に関する。
【０００２】
【従来の技術】従来、かかるメモリアドレス制御装置は、メモリに対するアドレスを指定するためのロウアドレスカウンタやカラムアドレスカウンタを用い、アドレス制御信号で切換えることにより、メモリへのアクセスを行っている。
【０００３】
図６は従来の一例を説明するためのメモリアドレス制御装置のブロック図である。図６に示すように、このメモリアドレス制御装置は、第１のクロックをカウントしてロウアドレスを作成するロウアドレスカウンタ１と、第２のクロックをカウントしてカラムアドレスを作成するカラムアドレスカウンタ２ａと、これらのカウンタ１，２ａの出力をロウ／カラム切換信号により切換える切換回路５ａと、ロウ・アドレス・ストローブ（ＲＡＳ反転）信号，カラム・アドレス・ストローブ（ＣＡＳ反転）信号やライト・イネーブル（ＷＥ反転）信号および切換回路５の出力によりアクセスされるメモリ３とを有している。なお、これらロウ／カラム切換信号あるいはＲＡＳ反転信号，ＣＡＳ反転信号やＷＥ反転信号は、異なったタイミングでＣＰＵ（図示省略）などから送出されてくる。
【０００４】このアドレス制御装置の動作において、メモリ３の読み出し／書き込みの制御は、ＷＥ反転信号により行われる。つまり、ＷＥ反転信号が「ロウ（Ｌ）」で書き込み動作となり、「ハイ（Ｈ）」で読み出し動作となる。なお、これら読み出し／書き込み動作において、アドレス制御に関する動作は同じであるため、以下では、読み出し／書き込みを区別せずに説明する。
【０００５】
まず、メモリ３との間でのデータの読み出し／書き込み時のアドレス設定方法は、切換回路５ａによりロウアドレスカウンタ１の信号をメモリ３に出力し、つぎに切換回路５ａを切換えてカラムアドレスカウンタ２ａの信号をメモリ３へ出力している。
【０００６】このようにして、或るアドレスが選択され、データの読み出し／書き込みが可能になるが、さらに引き続くアクセスが同じロウアドレスであれば、ロウアドレスの設定を行わず、カラムアドレスの設定のみにより、読み／書きが続いて行えるようになっている。この動作は、ページモードと呼ばれる動作モードであり、再度ロウアドレスを設定する必要がないため、短時間でいくつものアドレスに読み／書きができる利点がある。特に、ディジタル信号処理などの高速動作を要求されるシステムにとっては、必須の動作モードである。
　「【００１３】
【発明が解決しようとする課題】
上述した従来のメモリアドレス制御装置は、ページモードを使用することにより、ディジタル信号処理のような高速システムに対応している。
　「【００２２】
【発明の実施の形態】次に、本発明の実施の形態について図面を参照して説明する。図１は本発明の一実施の形態を説明するためのメモリアドレス制御装置のブロック図である。図１に示すように、本実施の形態は、メモリを備えたシステムにおいて、アドレス切り換え時に発生するノイズを低減するため、ロウアドレスカウンタ１とカラムアドレスカウンタ２の初期値を同一に設定してロウ／カラムの切換えを無くすことにより、ノイズの発生を無くすものである。その装置構成は、第１のクロックをカウントしてロウアドレスを作成するロウアドレスカウンタ１と、このロウアドレスカウンタ１からのロウアドレスをロードするとともに、初期値設定信号ＬＯＡＤを入力し、ロウアドレスと同じカウンタ値から第２のクロックをカウントしてカラムアドレスを作成するカラムアドレスカウンタ２と、ＲＡＳ反転信号，ＣＡＳ反転信号やＷＥ反転信号およびこのカラムアドレスカウンタ２の出力をアドレス入力としてアクセスされるメモリ３とを有している。また、これらＲＡＳ反転信号，ＣＡＳ反転信号やＷＥ反転信号は、前述した従来例と同様、異なったタイミングでＣＰＵ（図示省略）などから送出されてくる。
【００２３】
図２は図１におけるカラムアドレスカウンタの回路構成図である。図２に示すように、このカラムアドレスカウンタも、一例として、４ビット構成の１６進カウンタを例にとっている。その回路構成は、初期値設定信号ＬＯＡＤの反転信号をつくるインバータＩＮＶ１と、この初期値設定信号ＬＯＡＤ，データ入力としてのロウアドレスなどを入力してカラムアドレスとしての初期値を設定する初期値設定部４と、この初期値設定部４の出力をデータ端子Ｄに、第２のクロックをクロック端子ＣＫに、リセット信号ＲＮをリセット端子ＲＮに入力し、正相出力をＱ端子に、逆相出力をＱＢ端子にデータ出力（Ｑ０〜Ｑ３）として出力するフリップフロップＦ１〜Ｆ４と、これらフリップフロップＦ１〜Ｆ３の出力を組合わせるためのインバータＩ１，ナンドゲートＮＡ１，ＮＡ２と、これらの出力を反転するインバータＩ２〜Ｉ４と、これらのインバータ出力やインバータＩ１，ナンドゲートＮＡ１，ＮＡ２の出力およびフリップフロップＦ２〜Ｆ４の出力などの組合わせ論理をとるアンドゲートＡ１〜Ａ６およびノアゲートＮＲ１〜ＮＲ３とを備えている。
【００２４】本実施の形態における初期値設定部４は、インバータＩＮＶ１による初期値設定信号ＬＯＡＤの正相，逆相出力とロウアドレスカウンタ１からのロウアドレスデータＤ０およびフリップフロップＦ１のＱＢ出力の論理をとるアンドゲートＡ７，Ａ８と、インバータＩＮＶ１による初期値設定信号ＬＯＡＤの正相，逆相出力とロウアドレスカウンタ１からのロウアドレスデータＤ１およびノアゲートＮＲ１の出力の論理をとるアンドゲートＡ９，Ａ１０と、同様のアンドゲートＡ１１〜Ａ１４と、これらアンドゲートＡ７，Ａ８；Ａ９，Ａ１０；Ａ１１，Ａ１２；Ａ１３，Ａ１４の各出力を入力とするオアゲート０Ｒ１〜ＯＲ４とで形成され、フリップフロップＦ１〜Ｆ４より４ビットのカラムアドレスとしてのデータＱ０〜Ｑ３を出力するものである。なお、リセット信号ＲＮはフリップフロップＦ１〜Ｆ４に対し、「ロウ（Ｌ）」入力でＦ１〜Ｆ４のＱ出力がすべて（Ｌ）になる。
【００２５】この初期値設定信号ＬＯＡＤの「ロウ（Ｌ）」入力で、カラムアドレスカウンタ２は通常のカウント動作をする。つまり、前述した図７の従来例のカウンタと同様の動作をする。このときのデータ入力Ｄ０〜Ｄ３は、一切カウントに影響しない。
【００２６】そして、かかるＬＯＡＤ信号を「ハイ（Ｈ）」入力にすると、データ入力Ｄ０〜Ｄ３信号がクロックに同期してフリップフロップＦ１〜Ｆ４にロードされ、Ｄ０〜Ｄ３の値に初期設定される。
【００２７】その後、ＬＯＡＤ信号を「ロウ（Ｌ）」に戻し、従来のようにクロックを入力していくと、初期値のカウンタ値からカウントを開始していく。
【００２８】要するに、アンドゲートＡ７〜Ａ１４とオアゲートＯＲ１〜ＯＲ４およびインバータＩＮＶ１とからなる初期値設定部４は、ロウアドレスとしてのデータＤ０〜Ｄ３をカラムアドレスカウンタ２の初期値として設定するための初期値設定ゲートを構成している。
【００２９】
図３は図１における各種信号のタイミング図である。図３に示すように、これは、上述したＬＯＡＤ信号としてＲＡＳ反転信号を用い、カラムアドレスカウンタ２の第２のクロックとしてＣＡＳ反転信号を用いた例である。すなわち、ＲＡＳ反転信号をＬＯＡＤ信号として入力し、そのＲＡＳ反転信号が「ハイ（Ｈ）」のとき、カラムアドレスカウンタ２のデータ入力はロウアドレスカウンタ１のロウアドレスを入力しており、第２のクロックであるＣＡＳ反転信号の立ち上がりと共にそのロウアドレスと同じカウンタ値がカラムアドレスカウンタ２に初期設定される。
【００３０】つぎに、ＲＡＳ反転信号の立ち下がりでメモリ３に初期設定されたロウアドレスが設定される。このとき、ＲＡＳ反転信号と同じであるＬＯＡＤ信号も「ロウ（Ｌ）」に戻り、カラムアドレスカウンタ２は従来例と同じ動作でカラムアドレスを生成していく。要するに、カラムアドレスカウンタ２のＬＯＡＤ信号が「ロウ（Ｌ）」のときは、前述した図２の初期設定部がない図７と同等の回路になり、第２のクロックであるＣＡＳ反転信号によりカウントされ、カラムアドレスを順次メモリ３に設定していく。
【００３１】１つのロウアドレスの設定が終ると、ＲＡＳ反転信号を立ち上げてロウアドレスカウンタ１のカウンタ値を進め、カラムアドレスカウンタ２に次のロウアドレスのＬＯＡＤの準備にかかる。以後は、上述した動作の繰り返しになる。
【００３２】
図４は図１におけるメモリのマップ図である。図４に示すように、メモリ制御モードは、前述した図７の動作と同じページモードを用いるが、アドレス信号のロウアドレスと第１番目のカラムアドレスとが同じ値ｎからスタートする。
【００３３】つぎの動作は、従来例と同様に、次のＣＡＳ反転信号の立ち下がりにおいて、カラムアドレスｎ＋１が選択される。かかる動作と同様の動作を順次繰り返し、メモリマップの最終アドレスまでアクセスすると、０アドレスに戻り、カラムアドレスｎ−１までアクセスする。
【００３４】
図５は図１に示す装置の変形例を説明するためのメモリアドレス制御装置のブロック図である。図５に示すように、この装置は、図１に示すメモリアドレス制御装置の構成を書き込み側と読み出し側とに分けたものであり、それぞれロウアドレスカウンタ１，カラムアドレスカウンタ２を備えた書き込みアドレス制御部６および読み出しアドレス制御部７と、これら制御部６，７の出力を切り換える切換回路５と、メモリ３とを備えている。ロウアドレスカウンタ１は第１のライトクロックあるいは第１のリードクロックをカウントしてロウアドレスを作成し、またカラムアドレスカウンタ２は第２のライトクロックあるいは第２のリードクロックをカウントしてカラムアドレスを作成する。それぞれのカラムアドレスカウンタ２の出力は、ライト／リード切換信号によって制御される切換回路５に入力され、その切り換えられた信号がメモリ３のアドレス入力に供給される。
【００３５】かかるメモリアドレス制御装置において、書き込みアドレス制御部６のロウアドレスカウンタ１は、初期値（通常は０）から第１のライトクロックをカウントし、最終アドレスか又は或る設定したアドレスまでカウントすると初期値に戻るようになっている。また、このクロックをカウントしたロウアドレスカウンタ１の出力は、カラムアドレスカウンタ２へ入力されるので、カラムアドレスカウンタ２は、同じカウンタ値に設定される。このカラムアドレスカウンタ２はそのカウンタ値から第２のライトクロックをカウントし、最終アドレスか又は或る設定したアドレスまでカウントすると、０アドレスに戻って再びカウントを開始する。
【００３６】一方、読み出しアドレス制御部７におけるロウアドレスカウンタ１およびカラムアドレスカウンタ２は、それぞれ第１のリードクロックおよび第２のリードクロックをカウントするが、その動作は書き込みアドレス制御部６のロウアドレスカウンタ１，カラムアドレスカウンタ２と同じである。
【００３７】さらに、書き込みアドレス制御部６および読み出しアドレス制御部７のカラムアドレスカウンタ２の両出力は共に切換回路５に供給され、ライト／リード切換信号で切り換えられた後、メモリ３へ出力される。要するに、この切換回路５は、メモリ３へ書込動作を行うとき、書き込みアドレス制御部６のカラムアドレスカウンタ２からの信号をメモリ３へ出力し、逆に読出動作を行うときは、読み出しアドレス制御部７のカラムアドレスカウンタ２からの信号をメモリ３へ出力する。
【００３８】このように、本実施の形態は、メモリを備えたシステムにおいて、アドレス切換時に発生するノイズを低減するにあたり、メモリアクセスするためのアドレス信号のうち、第１のクロックを計数してロウアドレスを出力するロウアドレスカウンタと、前記ロウアドレスカウンタのカウンタ値をロードし、第２のクロックを計数するときに同じカウンタ値からカウントを開始するカラムアドレスカウンタと、このカラムアドレスカウンタのカウンタ値でアクセスされるメモリとを有することにより、前記メモリにおけるカラムアドレスとロウアドレスとの切換わりを無くすことができるので、切換わり時に発生するノイズを抑制することができ、アナログ処理系への影響を無くすことができる。
【００３９】また、本実施の形態によれば、上述したように、ロウアドレスのホールド時間やカラムアドレスのセットアップ時間を大きくとることができるので、設計が容易になるとともに、高速動作をさせることができる。
【００４０】
【発明の効果】以上説明したように、本発明のメモリアドレス制御装置は、第１のクロックを計数してロウアドレスを出力するロウアドレスカウンタと、前記ロウアドレスカウンタのカウンタ値をロードし、第２のクロックを計数するときに同じカウンタ値からカウントを開始するカラムアドレスカウンタと、このカラムアドレスカウンタのカウンタ値でアクセスされるメモリとを有することにより、ロウアドレス信号と第１番目のカラムアドレス信号を同じ値からスタートさせ、メモリにおけるロウ／カラムアドレスの切り換わりを無くすことができるので、従来切り換わり時に発生していたノイズを零に抑えることができ、ノイズの影響を受け易いアナログ信号処理系の誤動作を防止することができるという効果がある。」
　
（２−１−２）ここにおいて、図２は、図１に記載されたメモリアドレス制御装置おけるカラムアドレスカウンタについての回路構成図であるが、図１に記載された装置の「変形例」である図５に記載されたメモリアドレス制御装置においても、図２に記載されたカラムアドレスカウンタを用いていることは明らかであるから、図５に示されているメモリアドレス制御装置も、外部から供給されるＲＡＳ反転信号及びＣＡＳ反転信号に同期してページモードでデータの読み出し及び書き込みを行っているものと認められる。
　また、図５に記載されている「メモリ３」が、データビットを貯蔵する複数のメモリセルを持つメモリセルアレイにて構成されていることは、当業者にとって自明である。
　
　また、０００５段落〜０００６段落の「まず、メモリ３との間でのデータの読み出し／書き込み時のアドレス設定方法は、切換回路５ａによりロウアドレスカウンタ１の信号をメモリ３に出力し、つぎに切換回路５ａを切換えてカラムアドレスカウンタ２ａの信号をメモリ３へ出力している。
このようにして、或るアドレスが選択され、データの読み出し／書き込みが可能になるが、さらに引き続くアクセスが同じロウアドレスであれば、ロウアドレスの設定を行わず、カラムアドレスの設定のみにより、読み／書きが続いて行えるようになっている。この動作は、ページモードと呼ばれる動作モードであり、再度ロウアドレスを設定する必要がないため、短時間でいくつものアドレスに読み／書きができる利点がある。
この初期値設定信号ＬＯＡＤ，データ入力としてのロウアドレスなどを入力してカラムアドレスとしての初期値を設定する初期値設定部４
　同様にして、図５に記載されている「書き込みアドレス制御部６」は、データ入力としてのロウアドレスなどを入力し、第１及び第２のライトクロックをカウントすることにより、ロウアドレス及びカラムアドレスを設定するものであって、引き続くアクセスが同じロウアドレスであれば、ページモードでの書き込みを行うために、ロウアドレスの設定を行わず、カラムアドレスの設定のみを行う構成になっているものと認められる。
　
　また、引用例１には、第１及び第２のリードクロック及び第１及び第２のリードクロック、並びにライト／リード書き換え信号がどのようにして発生されているかについて明記されていないが、外部から印加される読み出し及び書き込み信号に応じてこれらのクロック及び信号を発生させる制御手段がメモリの中に存在していることは自明である。
　また、図５の「切換回路５」の出力が、アドレスデコーダーによってデコードされて、メモリセルの選択信号となることは明らかである。
　
（２−１−３）以上を総合すると、引用例１には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。　
　「外部から供給されるＲＡＳ反転信号及びＣＡＳ反転信号に同期してページモードでデータの読み出し及び書き込みの動作が可能な半導体メモリ装置において、
　データビットを貯蔵する複数のメモリセルを持つメモリセルアレイと、
　データ入力としてのロウアドレスなどを入力し、第１及び第２のリードクロックをカウントすることにより、ロウアドレス及びカラムアドレスを設定するものであって、引き続くアクセスが同じロウアドレスであれば、前記ページモードでの読み込みを行うために、ロウアドレスの設定を行わず、カラムアドレスの設定のみを行う読み出しアドレス制御部７と、
　データ入力としてのロウアドレスなどを入力し、第１及び第２のライトクロックをカウントすることにより、ロウアドレス及びカラムアドレスを設定するものであって、引き続くアクセスが同じロウアドレスであれば、前記ページモードでの書き込みを行うために、ロウアドレスの設定を行わず、カラムアドレスの設定のみを行う書き込みアドレス制御部６と、
　前記読み出しアドレス制御部７及び前記書き込みアドレス制御部６のうちの一つの出力を選択する切換回路５と、
　外部から印加される読み出し及び書き込み信号に応じて、前記第１及び第２のリードクロック及び前記第１及び第２のリードクロック、並びに前記ライト／リード書き換え信号を発生する制御手段及び
　前記切換回路５の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダーを含むことを特徴とする半導体メモリ装置。」　
　
（２−２）引用例２：特開平７−１８２８７０号公報
（２−２−１）本願の出願前に日本国内において頒布された特開平７−１８２８７０号公報（以下「引用例２」という。）には、図１〜６、１０、１２及び１３とともに以下の記載がある。
　「【０００１】
【産業上の利用分野】この発明は、シンクロナスランダムアクセスメモリ（以下シンクロナスＲＡＭという）に関し、特に、コンピュータの速度性能の向上のために用いられる高速のシンクロナスＲＡＭに関するものである。」
　「【００７４】
【実施例】次に、この発明の実施例を図面に基づいて詳細に説明する。
第１実施例
まず、第１実施例によるシンクロナスＳＲＡＭの動作の概念について説明する。
【００７５】図１は、第１実施例によるシンクロナスＳＲＡＭのリソースの基本的な使用タイミングを示す模式図である。この図１は、図１２に対応するものである。図１に示されるリソースの基本的な使用タイミングが図１２に示されるものと異なるのは、書込動作におけるリソースの使用タイミングである。
【００７６】具体的には、書込動作の実行が、基本的に３つの使用サイクル＃１〜＃３で行なわれる。すなわち、第１の使用サイクルでアドレス信号の入力によってリソースＡＤが使用され、第２の使用サイクルにおいてはリソースが使用されず、第３の使用サイクルでデータの入力およびデータの書込によってリソースＲＡＭおよびリソースＤＩＮが使用される。
【００７７】すなわち、第２の使用サイクルは、リソースＲＡＭおよびリソースＤＩＮを遅延（図中ＳＴＬ）させるサイクルである。ただし、図１に示された書込動作は、基本的な動作であり、実際の動作においては、リソースＲＡＭが、第３の使用サイクル以降に遅延される場合がある。
【００７８】次に、図１に示されるリソースの基本的使用タイミングによりシンクロナスＳＲＡＭが動作する場合について説明する。図２は、第１実施例によるシンクロナスＳＲＡＭの動作時におけるリソースの使用タイミングを示す模式図である。この図２は、図１３に対応するものである。
【００７９】図２のリソースの使用タイミングが図１３のものと異なるのは、次の点である。読出動作直後の書込動作におけるリソースＡＤの使用タイミングが異なる。また、基本的動作タイミングに基づく書込動作のリソースＤＩＮの使用タイミングが異なる。さらに、基本的動作タイミングおよびそのタイミングからさらに遅延されるタイミングに基づくリソースＲＡＭの使用タイミングである。
【００８０】図１に示されるようにリソースＤＯＵＴおよびＤＩＮの使用タイミングは、同じ第３サイクルである。このため、図２に示されるように、各サイクルで読出動作または書込動作を開始しても、リソースＤＯＵＴとリソースＤＩＮとのリソースコンフリクトが発生しない。ただし、図１に示されるような基本的な使用タイミングを実行するだけでは、書込動作の直後に読出動作を行なう場合において、リソースＲＡＭについてリソースコンフリクトが発生する。
【００８１】それを解決するために、この図２のリソースの使用タイミングにおいては、書込動作のリソースＲＡＭの使用タイミングを、その次に実行される書込動作における２つ目の使用サイクルで使用する。それは、書込動作の２つ目の使用サイクルは、リソースを使用していないからである。
【００８２】
したがって、ある書込動作において入力されたデータは、次の書込動作において書込まれることになる。このため、たとえ、書込動作が連続して多数発生しても、ある任意の期間において、書込を待たされているデータの数は、最大１つとなる。このようなデータの保持に関する動作は、書込データを保持するデータ保持回路と、その保持されるデータに対応するアドレス信号を保持するアドレス信号保持回路とを設けることによって実現可能である。
【００８３】
ところが、ここで問題となるのは、保持されているデータ、すなわちまだ書込まれていないデータに対して読出が要求された場合である。この場合においては、データがまだ書込まれていないため、保持されているデータを読出データとして外部へ出力する必要がある。したがって、図２に示されるように、書込動作の直後にその書込動作において保持された書込データに対して読出動作が要求された場合に、図中の矢印で示されるような経路で保持されたデータをメモリセルアレイ５１をバイパスして読出す必要がある。
【００８４】次に、図２に示されるようなリソースの使用タイミングを実現するシンクロナスＳＲＡＭの具体例について説明する。図３は、第１実施例によるシンクロナスＳＲＡＭの構成を示すブロック図である。
【００８５】図３のシンクロナスＳＲＡＭが図１０のものと異なるのは、図２のラッチ回路２５が取り除かれ、ラッチ回路１３，１４，１５，２０，２１，２２、マルチプレクサ３１、３２、コンパレータ４１および論理ゲート６５，６６，７０が追加されて設けられたことである。ここで、ラッチ回路１３，１４は、レジスタを構成する。
【００８６】外部アドレス信号ＡＤＤは、アドレス入力ピン１から入力され、バッファ回路６１を介してラッチ回路１１に与えられる。ラッチ回路１１の出力信号は、ラッチ回路１３，１４，１５を介し、内部アドレス信号ＷＡＤＤとしてマルチプレクサ３１に与えられるとともに、ラッチ回路１６を介し、内部アドレス信号ＲＡＤＤとしてラッチ回路３１に与えられる。
【００８７】外部ライトイネーブル信号ＮＷＥは、コントロール入力ピン２から入力され、バッファ回路６２およびラッチ回路１２を介してラッチ回路１７に与えられる。
【００８８】ラッチ回路１７の出力信号である内部ライトイネーブル信号ＮＷＥｉｎは、マルチプレクサ３１、読出回路５３、書込回路５４および論理ゲート６５に与えられるとともに、ラッチ回路２０および２１を介して論理ゲート７０に与えられる。ただし、論理ゲート６５，６７のそれぞれには、内部ライトイネーブル信号ＮＷＥｉｎが反転されて与えられる。
【００８９】論理ゲート６５および６７のそれぞれは、内部ライトイネーブル信号ＮＷＥｉｎの他に内部クロック信号ＰＨ１を受ける。論理ゲート６５は、その出力信号ＰＨ１・ＷＥを、ラッチ回路１３に制御信号として与える。論理ゲート７０は、その出力信号ＰＨ１・ＷＥをラッチ回路２２に制御信号として与える。
【００９０】これらの論理ゲート６５および７０のそれぞれは、内部ライトイネーブル信号ＮＷＥｉｎがＨレベルであり、かつ内部クロック信号ＰＨ１がＨレベルである場合にその出力信号がＨレベルになる。
【００９１】外部からの書込データは、データ入出力ピン４から入力され、バッファ回路６７を介してラッチ回路２２に与えられる。ラッチ回路２２の出力信号である書込データＷＤは、書込回路５４およびマルチプレクサ３２のそれぞれに与えられる。マルチプレクサ３２は、その他のデータとして、読出回路５３から出力される読出データＲＤも受ける。
【００９２】
コンパレータ４１は、内部アドレス信号ＷＡＤＤおよびＲＡＤＤを受ける。コンパレータ４１の出力信号ＨＩＴは、論理ゲート６６に与えられる。この出力信号ＨＩＴは、内部アドレス信号ＷＡＤＤおよびＲＡＤＤが一致した場合にＨレベルとなる。
【００９３】
論理ゲート６６は、その他に、内部ライトイネーブル信号ＮＷＥｉｎを受ける。論理ゲート６６の出力信号はマルチプレクサ３２に制御信号として与えられる。論理ゲート６６の出力信号は、与えられる出力信号ＨＩＴおよび内部ライトイネーブル信号ＮＷＥｉｎがともにＨレベルになった場合にＨレベルになる。
【００９４】
マルチプレクサ３２は、論理ゲート６６から与えられる制御信号がＨレベルである場合に書込データＷＤを出力し、一方、その制御信号がＬレベルである場合に読出データＲＤを出力する。マルチプレクサ３２の出力信号は、ラッチ回路１８，１９およびトライステートバッファ回路６８を介してデータ入出力ピン４に与えられ、外部に出力される。
【００９５】次に、図３に示されるシンクロナスＳＲＡＭに用いられるラッチ回路１１，１２，…について詳細に説明する。図４は、ラッチ回路の構成を示す回路図である。
【００９６】図４を参照して、このラッチ回路は、入力端子９１と出力端子９２との間にＭＯＳトランジスタ８１、入力端子と出力端子とが相互に接続されたインバータ８２，８３およびインバータ８４が接続される。
【００９７】インバータ８２および８３は、前述のように接続されるため、２つの安定状態を有し、１ビットの情報を保持することが可能となっている。また、ＭＯＳトランジスタ８１は、そのゲートに制御信号として、たとえば、内部クロック信号ＰＨ１、ＰＨ２、制御信号ＰＨ１・ＷＥまたは制御信号ＰＨ１・ＷＥＤを受ける。
【００９８】次に動作について説明する。ＭＯＳトランジスタ８１が、そのゲートに受ける信号に応答して導通状態になると、入力端子９１から入力されたデータがこのラッチ回路の内部に転送され、そして、出力端子９２から出力される。一方、ＭＯＳトランジスタ８１が、そのゲートに与えられる信号に応答して非導通状態になると、その非導通状態になる直前の出力信号が保持され、その保持された出力信号が、出力端子９２から出力され続ける。
【００９９】次に、図３に示されるシンクロナスＳＲＡＭの動作について説明する。図５は、図３のシンクロナスＳＲＡＭにおける内部アドレス信号の生成に関する動作を示すタイミングチャートである。また、図６は、図３のシンクロナスＳＲＡＭにおけるデータの書込および読出に関する動作を示すタイミングチャートである。
【０１００】図５および図６においては、書込動作、読出動作、書込動作、読出動作および読出動作が順に実行される場合の動作を示しており、第１サイクルＣＹ１〜第５ＣＹ５のそれぞれに対応して示される“ＷＲＩＴＥ”および“ＲＥＡＤ”のそれぞれは、図１に示される書込動作および読出動作のそれぞれの第２の使用サイクルに対応する。
【０１０１】
図５および図６の一連の動作においては、第３サイクルＣＹ３において実行される書込動作で、データの書込のためのアドレスとして指定されたアドレスＡ２と同じアドレスＡ３のデータが、第４サイクルＣＹ４の読出動作でデータ読出のためのアドレスとして指定される場合が示される。すなわち、アドレスＡ２とアドレスＡ３とが一致すると仮定する。
【０１０２】まず、図５を用いて、内部アドレス信号の生成に関する動作について説明する。第１サイクルＣＹ１の期間の最初における外部クロック信号Ｋの立上がりエッジで、外部ライトイネーブル信号ＮＷＥおよび外部アドレス信号ＡＤＤがサンプリングされる。これにより、内部ライトイネーブル信号ＮＷＥｉｎがＬレベルに立下がるとともに、内部アドレス信号ＲＡＤＤがアドレスＡ０になる。さらに、内部ライトイネーブル信号ＮＷＥｉｎがＬレベルになり、かつ内部クロック信号ＰＨ１がＨレベルになるため、外部アドレス信号ＡＤＤに対応するラッチ回路１１の出力信号が、ラッチ回路１３および１４が構成するレジスタに取込まれ、保持される。
【０１０３】このように保持されたアドレス信号は、第１サイクルの第２フェイズでラッチ回路１４を通過し、第２サイクルの第１フェイズＰｈ１でラッチ回路１５を通過することにより、内部アドレス信号ＷＡＤＤとしてマルチプレクサ３１に与えられる。
【０１０４】このように、書込動作の第１フェイズＰｈ１の期間においてのみアドレス信号がラッチ回路１３に取込まれるため、書込動作についてのアドレスＡ（−１），Ａ０，Ａ２のみが内部アドレス信号ＷＡＤＤとなる。
【０１０５】マルチプレクサ３１は、内部ライトイネーブル信号ＮＷＥｉｎがＬレベルである場合に、内部アドレス信号ＷＡＤＤを選択し、それを内部アドレス信号ＡＡＤＤとしてデコーダ５２に与える。一方、内部ライトイネーブル信号ＮＷＥｉｎがＨレベルである場合に、マルチプレクサ３１は、内部アドレス信号ＲＡＤＤを選択し、それを内部アドレス信号ＡＡＤＤとしてデコーダ５２に与える。
【０１０６】したがって、読出動作時においては、読出のための内部アドレス信号ＲＡＤＤがその読出動作の期間にデコーダ５２に与えられる。一方、書込動作時においては、その書込動作の１回前の書込動作に対応する内部アドレス信号ＷＡＤＤがデコーダ５２に与えられる。
【０１０７】次に、図６を参照して、データの書込および読出に関する動作について説明する。
【０１０８】第１サイクルＣＹ１において実行される書込動作では、データの書込に関する内部アドレス信号ＲＡＤＤにより指定されるアドレスＡ０に、データＤＤＩＮに示されるデータＤＩＮ０が対応する。
【０１０９】データＤＩＮ０は、第２サイクルの第１フェイズＰｈ１においてＨレベルになる論理ゲート７０の出力信号ＰＨ１・ＷＥＤに応答してラッチ回路２２に取込まれ、書込データＷＤ０としてそのラッチ回路２２から出力される。この書込データＷＤ０は、第４サイクルＣＹ４の最初まで保持される。
【０１１０】そして、第２サイクルＣＹ２において実行される読出動作では、データの読出のために内部アドレス信号ＲＡＤＤで指定されるアドレスＡ１に対応するデータＲＤ１が、メモリセルアレイ５１から読出され、それが読出回路５３から出力される読出データＲＤに現れる。
【０１１１】
この第２サイクルＣＹ２においては、内部アドレス信号ＲＡＤＤおよびＷＡＤＤが一致しないため、コンパレータ４１の出力信号ＨＩＴがＬレベルである。そのため、データＲＤ１は、第３サイクルＣＹ３において、マルチプレクサ３２からラッチ回路２０，２１およびトライステートバッファ回路６８を介してデータ入出力ピン４に与えられる。
【０１１２】そして、第３サイクルＣＹ３において実行される書込動作は、第１サイクルＣＹ１で開始される書込動作と同様に実行される。その場合、デコーダ５２に与えられる内部アドレス信号ＡＡＤＤのアドレスは、内部アドレス信号ＷＡＤＤに示されるアドレスＡ０である。
【０１１３】
このため、第３サイクルＣＹ３では、メモリセルアレイ５１において、アドレスＡ０に対応するメモリセルに、データＷＤ０が書込まれる。すなわち、この書込動作では、前回の書込動作において保持されたアドレスＡ０およびデータＷＤ０に基づく書込が行なわれる。そして、第４サイクルＣＹ４において実行される読出動作では、直前の書込動作で指定されたアドレスＡ２と一致するアドレスＡ３が読出のためのアドレスとして指定される。
【０１１４】
第４サイクルＣＹ４の第１フェイズＰｈ１においては、論理ゲート７０の出力信号ＰＨ１・ＷＥＤがＨレベルになることにより、第３サイクルＣＹ３における書込動作に関する書込のためのデータＤＩＮ２が、ラッチ回路２２に取込まれ、データＷＤ２としてラッチ回路２２から出力される。したがって、この場合の書込データＷＤは、データＷＤ２となる。
【０１１５】
一方、コンパレータ４１においては、内部アドレス信号ＷＡＤＤおよびＲＡＤＤが一致し、出力信号ＨＩＴがＨレベルになる。その結果、書込データＷＤ（ＷＤ２）が、マルチプレクサ３２から出力されることになる。
【０１１６】これにより、次の第５サイクルＣＹ５において、データＷＤ２がデータ入出力ピン４に与えられる。すなわち、データＷＤ２が出力データＤＯＵＴになる。
【０１１７】このように、図３のシンクロナスＳＲＡＭにおいては、図１および図２に示される動作が実現できる。したがって、データ入出力ピン４におけるリソースコンフリクトが発生せず、メモリコア５０におけるリソースコンフリクトも発生しない。
【０１１８】
さらに、先の書込動作において指定され、まだ書込が終了していないデータに対して読出動作が要求された場合でも、前述のように、データの読出を円滑に行なうことができる。
　
（２−２−２）以上を総合すると、上記引用例２には、以下の発明が記載されているものと認められる。
　「シンクロナスランダムアクセスメモリにおいて、書き込みデータを保持するデータ保持回路を設け、データ書き込みのためのアドレスとデータ読み出しのためのアドレスとが一致した場合、前記データ保持回路に保持されている書き込みデータを読み出しデータとして出力することにより、先の書き込み動作において指定され、まだ書き込みが終了していないデータに対して読み出し動作が要求された場合でも、データの読み出しを円滑に行なうことができるシンクロナスランダムアクセスメモリ。」
　
（３）補正発明と引用発明との対比 
（３−１）引用発明の「ページモードでデータの読み出し／書き込みの動作が可能」という事項は、補正発明の「バースト読出及び書込モードで動作可能」という事項に相当しているから、引用発明の「外部から供給されるＲＡＳ反転信号及びＣＡＳ反転信号に同期してページモードでデータの読み出し及び書き込みの動作が可能な半導体メモリ装置」と、補正発明の「外部クロック信号に同期され、バースト読出及び書込モードで動作可能な動作する半導体メモリ装置」とは、外部から供給される「信号に同期され、バースト読出及び書込モードで動作可能な動作する半導体メモリ装置」である点で一致する。
　
（３−２）引用発明の「データ入力としてのロウアドレスなどを入力し、第１及び第２のリードクロックをカウントすることにより、ロウアドレス及びカラムアドレスを設定するものであって、引き続くアクセスが同じロウアドレスであれば、前記ページモードでの読み込みを行うために、ロウアドレスの設定を行わず、カラムアドレスの設定のみを行う読み出しアドレス制御部７」は、補正発明の「外部アドレスに応じてのバースト読出動作の間に、メモリセルの一連のバースト読出アドレスを生成するバースト読み出し専用アドレス生成器である第１内部アドレス発生器」に相当し、引用発明の「データ入力としてのロウアドレスなどを入力し、第１及び第２のライトクロックをカウントすることにより、ロウアドレス及びカラムアドレスを設定するものであって、引き続くアクセスが同じロウアドレスであれば、前記ページモードでの書き込みを行うために、ロウアドレスの設定を行わず、カラムアドレスの設定のみを行う書き込みアドレス制御部６」は、補正発明の「前記外部アドレスに応じてのバースト書込動作の間に、メモリセルの一連のバースト書込アドレスを生成するバースト書込専用アドレス生成器である第２内部アドレス発生器」に相当する。
　
（３−３）引用発明の「前記読み出しアドレス制御部７及び前記書き込みアドレス制御部６のうちの一つの出力を選択する切換回路５」は、補正発明の「前記第１及び第２内部アドレス発生器のうちの一つの出力を選択するアドレス選択器」に相当する。
　
（３−４）引用発明の「外部から印加される読み出し及び書き込み信号に応じて、前記第１及び第２のリードクロック及び前記第１及び第２のリードクロック、並びに前記ライト／リード書き換え信号を発生する制御手段」は、補正発明の「外部から印加される読出及び書込命令情報に応じて前記第１及び第２内部アドレス発生器と前記アドレス選択器の動作を制御する制御器」に相当する。
　
（３−５）引用発明の「前記切換回路５の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダー」は、補正発明の「アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダー」に相当する。
　
（３−６）以上のことを踏まえると、補正発明と引用発明とは、  
　「外部から供給される信号に同期され、バースト読出及び書込モードで動作可能な動作する半導体メモリ装置において、
　データビットを貯蔵する複数のメモリセルを持つメモリセルアレイと、
　外部アドレスに応じてのバースト読出動作の間に、メモリセルの一連のバースト読出アドレスを生成するバースト読み出し専用アドレス生成器である第１内部アドレス発生器と、
　前記外部アドレスに応じてのバースト書込動作の間に、メモリセルの一連のバースト書込アドレスを生成するバースト書込専用アドレス生成器である第２内部アドレス発生器と、
　前記第１及び第２内部アドレス発生器のうちの一つの出力を選択するアドレス選択器と、
　外部から印加される読出及び書込命令情報に応じて前記第１及び第２内部アドレス発生器と前記アドレス選択器の動作を制御する制御器及び、
　アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダーを含むことを特徴とする半導体メモリ装置。」
　
　である点で一致し、以下の点で相違する。  
（相違点１） 
　同期するための信号として用いられる「外部から供給される信号」が、補正発明では「外部クロック信号」であるのに対して、引用発明では「外部から供給されるＲＡＳ反転信号及びＣＡＳ反転信号」である点。
　
（相違点２） 
　補正発明は、「書込データを一時的に維持するデータインレジスターをさらに含み、　前記制御器は、　書込動作が終結されない間に読出動作が要求されたと判断したとき、前記データインレジスターに維持されている書込データを読出データとして出力させる制御をもする」という構成を備えているのに対して、引用発明は、そのような構成を備えていない点。
　
（４）相違点についての当審の判断  
（４−１）相違点１について
（４−１−１）一般に、半導体メモリ装置において、「ＲＡＳ信号」及び「ＣＡＳ信号」（又は「ＲＡＳバー信号」及び「ＣＡＳバー信号」）は、当該半導体メモリ装置の外部において、クロック信号に同期して生成されるものであることから、例えば、本願の出願前に日本国内において頒布された下記の周知例１〜３に記載されているように、「ＲＡＳ信号」及び「ＣＡＳ信号」（又は「ＲＡＳバー信号」及び「ＣＡＳバー信号」）のことを「クロック信号」と称することが、当業者において普通に行われてきている。
　
ａ．周知例１：特開平６−２４３６８２号公報　
　「【００１７】図１４に本発明の差動アンプを適用したＤＲＡＭの機能ブロック図を示す。まず、このＤＲＡＭのデータ書き込み・読み出し動作について説明する。まず、メモリセルへのデータ書き込み動作は入出力回路Ｉ／Ｏに外部からデータが入力され、その後ライト・イネーブル信号ＷＥＢがＬｏｗになることによってスイッチＳＷＴがＯＦＦし、メインアンプＭＡとの接続が遮断される
。一方、中央処理装置ＣＰＵから発生されたクロック信号としてのロウ・アドレス・ストローブ信号ＲＡＳＢ，カラム・アドレス・ストローブ信号ＣＡＳＢおよび外部より指定されたアドレス信号がアドレスバッファＡＤＢに入力される。
　
ｂ．周知例２：特開平７−３７３７９号公報
　「【０００５】
１０はクロック信号バーＲＡＳ、バーＣＡＳ、バーＤＴ／バーＯＥ及びバーＷＢ／バーＷＥが入力されるためのクロック端子、１１はクロック端子１０からの各種クロック信号を内部信号に変換するクロックジェネレータである。
　
ｃ．周知例３：特開平７−１４１８６２号公報
　「【００３６】さらに、本実施例では、リフレッシュの具体的方法については記載していないが、いかなるリフレッシュ方法、例えば、
二種の外部クロック信号（ＣＡＳ，ＲＡＳ）
　
　そして、「ＲＡＳ信号」及び「ＣＡＳ信号」（又は「ＲＡＳバー信号」及び「ＣＡＳバー信号」）が、半導体メモリ装置の外部において発生された信号であることは明らかであるから、実質的にみて、補正発明の「外部から供給されるＲＡＳ反転信号及びＣＡＳ反転信号」と補正発明の「外部クロック信号」とは同じものであると認められる。
　したがって、相違点１は実質的な相違点ではない。
　
（４−１−２）また、仮に、「外部から供給されるＲＡＳ反転信号及びＣＡＳ反転信号」と補正発明の「外部クロック信号」とが実質的に同じものであるとまではいえず、相違点１が実質的なものであったとしても、一般に、バースト読み出し及び書き込みモードで動作するシンクロナス型の半導体メモリ装置において、当該メモリ装置をシステムクロック等の外部クロック信号に同期して動作させることは、例えば、本願の出願前に日本国内において頒布された下記の周知例４及び５に記載されているように、当業者における周知技術であるから、当該周知技術を勘案すれば、引用発明において、「外部から供給されるＲＡＳ反転信号及びＣＡＳ反転信号」に換えて補正発明のように「外部クロック信号」に同期して動作する構成とすることは、当業者が容易になし得たことである。
　
ａ．周知例４：特開平６−３３３３８３号公報
　「【０００２】
【従来の技術】近年、ＤＲＡＭなどの半導体記憶装置は大容量化はなされてきたが、データ転送レートの高速化はあまり行なわれてなかった。そのため、ＭＰＵとの動作速度の差が大きくなり、システム設計者にとっては使いにくいものとなってきている。  
最近、これを解決するためシステムクロックに同期してバーストデータを高速でシリアル転送する同期型メモリが提案されている。
シンクロナスＤＲＡＭ
シンクロナスＳＲＡＭ
　
ｂ．周知例５：特開平１０−５５６７０号公報
　「【特許請求の範囲】
【請求項１】　
システムクロックに同期し、バースト動作を行うことができるシンクロノスメモリの内部パルス信号発生方法において
バースト命令の入力時、外部から入力されたカラムアドレスが内部カラムアドレス端に載置されるよう命令する第１パルス信号を発生させる第１過程と、
前記第１過程以後に指定されたバースト長さに至るまで、毎クロックサイクルごとに内部カウンターから発生する内部アドレスを、前記内部カラムアドレス端に載置されるよう命令する第２パルス信号を発生させる第２過程と、
前記第２過程中、外部から他のカラムアドレスが入力されると新しいバースト命令によりバーストインタラプトを要求させ前記第１パルス信号を発生させるとともに、前記第２パルス信号の発生を抑制させる第３過程を備えることを特徴とするシンクロノスメモリの内部パルス信号発生方法。」
　
　したがって、仮に、相違点１が実質的なものであったとしても、当該相違点１は当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−２）相違点２について
（４−２−１）上記（２）（２−２）において検討したとおり、引用例２には、以下の発明が記載されているものと認められる。
　「シンクロナスランダムアクセスメモリにおいて、書き込みデータを保持するデータ保持回路を設け、データ書き込みのためのアドレスとデータ読み出しのためのアドレスとが一致した場合、前記データ保持回路に保持されている書き込みデータを読み出しデータとして出力することにより、先の書き込み動作において指定され、まだ書き込みが終了していないデータに対して読み出し動作が要求された場合でも、データの読み出しを円滑に行なうことができるシンクロナスランダムアクセスメモリ。」
　
　そして、「先の書き込み動作において指定され、まだ書き込みが終了していないデータに対して読み出し動作が要求された場合でも、データの読み出しを円滑に行なうことができる」という技術課題は、引用発明のように高速な書き込み／読み出しを行うメモリにとって一般的な課題であると認められるから、引用発明に対して、「先の書き込み動作において指定され、まだ書き込みが終了していないデータに対して読み出し動作が要求された場合でも、データの読み出しを円滑に行なうことができる」という技術課題を解決するために、引用例２に記載された発明を組み合わせることは、当業者であれば容易になし得たことである。
　
（４−２−２）ここにおいて、引用例２に記載された発明における「データ保持回路」が補正発明の「書込データを一時的に維持するデータインレジスター」に相当することは明らかであり、また、「データ書き込みのためのアドレスとデータ読み出しのためのアドレスとが一致した場合」とは、「先の書き込み動作において指定され、まだ書き込みが終了していないデータに対して読み出し動作が要求された場合」にほかならないから、引用例２に記載された発明は、補正発明と同様に「書込動作が終結されない間に読出動作が要求されたと判断したとき、前記データインレジスターに維持されている書込データを読出データとして出力させる制御」を行うものであると認められる。
　
　したがって、補正発明の言葉を使って表現すれば、引用発明に対して「書込データを一時的に維持するデータインレジスターをさらに含み、」「書込動作が終結されない間に読出動作が要求されたと判断したとき、前記データインレジスターに維持されている書込データを読出データとして出力させる制御」を行う構成を付加することは当業者が容易になし得たことである。
　
　そして、「書込動作が終結されない間に読出動作が要求されたと判断したとき、前記データインレジスターに維持されている書込データを読出データとして出力させる制御」を行うためには、何らかの手段により当該制御を実現する必要があることは自明であるところ、当該制御を実現する手段を別途新たに設けるのではなく、当該制御を、既に備えられている「外部から印加される読み出し及び書き込み信号に応じて、前記第１及び第２のリードクロック及び前記第１及び第２のリードクロック、並びに前記ライト／リード書き換え信号を発生する制御手段」（補正発明の「外部から印加される読出及び書込命令情報に応じて前記第１及び第２内部アドレス発生器と前記アドレス選択器の動作を制御する制御器」に相当）に担わせることは、当業者であれば当然に想到し得たことである。
　
（４−２−３）したがって、引用発明において、補正発明のように、「書込データを一時的に維持するデータインレジスターをさらに含み、前記制御器は、書込動作が終結されない間に読出動作が要求されたと判断したとき、前記データインレジスターに維持されている書込データを読出データとして出力させる制御をもする」構成を付加することは、当業者が容易になし得たことであるから、相違点２は当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−３）判断についてのまとめ
　以上のとおりであるから、補正発明は、周知技術を勘案することにより、引用発明及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　本件補正は、補正後の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しない。
　
５．補正の却下の決定についてのむすび  
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。  
　
第３．本願発明 
　平成１９年７月３０日付けの手続補正は上記のとおり却下されたので、本願の請求項１〜１７に係る発明は、平成１８年１２月２５日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１７に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．における「（補正前）」の箇所に記載した以下のとおりのものである。
　
　「【請求項１】　外部クロック信号に同期され、動作する半導体メモリ装置において、
　データビットを貯蔵する複数のメモリセルを持つメモリセルアレイと、
　外部アドレスに応じてのバースト読出動作の間に、メモリセルの一連のバースト読出アドレスを生成するバースト読み出し専用アドレス生成器である第１内部アドレス発生器と、
　前記外部アドレスに応じてのバースト書込動作の間に、メモリセルの一連のバースト書込アドレスを生成するバースト書込専用アドレス生成器である第２内部アドレス発生器と、
　前記第１及び第２内部アドレス発生器のうちの一つの出力を選択するアドレス選択器と、
　外部から印加される読出及び書込命令情報に応じて前記第１及び第２内部アドレス発生器と前記アドレス選択器の動作を制御する制御器及び、
　アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダーを含むことを特徴とする半導体メモリ装置。」
　
第４．引用刊行物に記載された発明 
　本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平９−１７１６８１号公報（引用例１）には、上記第２．４．（２）（２−１）において認定したとおりの事項、及び以下の発明（引用発明）が記載されているものと認められる。
　「外部から供給されるＲＡＳ反転信号及びＣＡＳ反転信号に同期してページモードでデータの読み出し及び書き込みの動作が可能な半導体メモリ装置において、
　データビットを貯蔵する複数のメモリセルを持つメモリセルアレイと、
　データ入力としてのロウアドレスなどを入力し、第１及び第２のリードクロックをカウントすることにより、ロウアドレス及びカラムアドレスを設定するものであって、引き続くアクセスが同じロウアドレスであれば、前記ページモードでの読み込みを行うために、ロウアドレスの設定を行わず、カラムアドレスの設定のみを行う読み出しアドレス制御部７と、
　データ入力としてのロウアドレスなどを入力し、第１及び第２のライトクロックをカウントすることにより、ロウアドレス及びカラムアドレスを設定するものであって、引き続くアクセスが同じロウアドレスであれば、前記ページモードでの書き込みを行うために、ロウアドレスの設定を行わず、カラムアドレスの設定のみを行う書き込みアドレス制御部６と、
　前記読み出しアドレス制御部７及び前記書き込みアドレス制御部６のうちの一つの出力を選択する切換回路５と、
　外部から印加される読み出し及び書き込み信号に応じて、前記第１及び第２のリードクロック及び前記第１及び第２のリードクロック、並びに前記ライト／リード書き換え信号を発生する制御手段及び
　前記切換回路５の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダーを含むことを特徴とする半導体メモリ装置。」　
　
第５．本願発明と引用発明との対比
１．引用発明の「外部から供給されるＲＡＳ反転信号及びＣＡＳ反転信号に同期してページモードでデータの読み出し及び書き込みの動作が可能な半導体メモリ装置」と本願発明の「外部クロック信号に同期され、動作する半導体メモリ装置」とは、外部から供給される「信号に同期され、動作する半導体メモリ装置」である点で一致する。
　
２．引用発明の「データ入力としてのロウアドレスなどを入力し、第１及び第２のリードクロックをカウントすることにより、ロウアドレス及びカラムアドレスを設定するものであって、引き続くアクセスが同じロウアドレスであれば、前記ページモードでの読み込みを行うために、ロウアドレスの設定を行わず、カラムアドレスの設定のみを行う読み出しアドレス制御部７」は、本願発明の「外部アドレスに応じてのバースト読出動作の間に、メモリセルの一連のバースト読出アドレスを生成するバースト読み出し専用アドレス生成器である第１内部アドレス発生器」に相当し、引用発明の「データ入力としてのロウアドレスなどを入力し、第１及び第２のライトクロックをカウントすることにより、ロウアドレス及びカラムアドレスを設定するものであって、引き続くアクセスが同じロウアドレスであれば、前記ページモードでの書き込みを行うために、ロウアドレスの設定を行わず、カラムアドレスの設定のみを行う書き込みアドレス制御部６」は、本願発明の「前記外部アドレスに応じてのバースト書込動作の間に、メモリセルの一連のバースト書込アドレスを生成するバースト書込専用アドレス生成器である第２内部アドレス発生器」に相当する。
　
３．引用発明の「前記読み出しアドレス制御部７及び前記書き込みアドレス制御部６のうちの一つの出力を選択する切換回路５」は、本願発明の「前記第１及び第２内部アドレス発生器のうちの一つの出力を選択するアドレス選択器」に相当する。
　
４．引用発明の「外部から印加される読み出し及び書き込み信号に応じて、前記第１及び第２のリードクロック及び前記第１及び第２のリードクロック、並びに前記ライト／リード書き換え信号を発生する制御手段」は、本願発明の「外部から印加される読出及び書込命令情報に応じて前記第１及び第２内部アドレス発生器と前記アドレス選択器の動作を制御する制御器」に相当する。
　
５．引用発明の「前記切換回路５の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダー」は、本願発明の「アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダー」に相当する。
　
６．以上のことを踏まえると、本願発明と引用発明とは、  
　「外部から供給される信号に同期され、動作する半導体メモリ装置において、
　データビットを貯蔵する複数のメモリセルを持つメモリセルアレイと、
　外部アドレスに応じてのバースト読出動作の間に、メモリセルの一連のバースト読出アドレスを生成するバースト読み出し専用アドレス生成器である第１内部アドレス発生器と、
　前記外部アドレスに応じてのバースト書込動作の間に、メモリセルの一連のバースト書込アドレスを生成するバースト書込専用アドレス生成器である第２内部アドレス発生器と、
　前記第１及び第２内部アドレス発生器のうちの一つの出力を選択するアドレス選択器と、
　外部から印加される読出及び書込命令情報に応じて前記第１及び第２内部アドレス発生器と前記アドレス選択器の動作を制御する制御器及び、
　アドレス選択器の出力をデコーディングし、前記メモリセルを選択するアドレスデコーダーを含むことを特徴とする半導体メモリ装置。」
　
　である点で一致し、以下の点で相違する。  
（相違点） 
　同期するための信号として用いられる「外部から供給される信号」が、補正発明では「外部クロック信号」であるのに対して、引用発明では「外部から供給されるＲＡＳ反転信号及びＣＡＳ反転信号」である点。
　
第６．相違点についての当審の判断  
　本願発明と引用発明との相違点は、上記第２．４．（３）（３−６）から明らかなように、補正発明と引用発明との相違点のうちの「相違点１」と同一であるから、当該相違点は、上記２．４．（４）（４−１）において検討したとおり、実質的なものではないか、仮に実質的なものであったとしても、周知技術を勘案することにより、当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、本願発明は、周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第７．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。 
　よって、上記結論のとおり審決する。