【事件の表示】
　特願２００６−　７１８２８「デュアルスレッドプロセッサ」拒絶査定不服審判事件〔平成１８年　９月２８日出願公開、特開２００６−２６０５７１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１８年３月１５日（パリ条約による優先権主張２００５年３月１８日、アメリカ合衆国）の出願であって、出願と同時に審査請求がなされ、同年９月１３日付けで拒絶理由が通知され、それに対して平成１９年３月１９日付けで意見書が提出されるとともに手続補正がなされたが、同年５月２３日付けで拒絶査定がなされ、それに対して同年８月２３日に審判請求がなされるとともに、同年９月１９日付けで手続補正がなされ、平成２０年１月１１日付けで審査官による前置報告がなされ、平成２１年８月４日付けで当審により審尋がなされたのに対して、同年１１月６日付けで回答書が提出されたものである。
　
第２．平成１９年９月１９日付けの手続補正に対する補正却下の決定
［補正却下の決定の結論］
　平成１９年９月１９日付け手続補正を却下する。
　
［理由］
その１．補正の内容
　平成１９年９月１９日付けの手続補正（以下、「本件手続補正」という）により、特許請求の範囲の請求項１は、
　補正前の特許請求の範囲の請求項１
「第１のプロセッサスレッドおよび第２のプロセッサスレッドを含む複数のプロセッサスレッドに対応付けられた命令をフェッチする命令フェッチユニット、命令フェッチユニットに応答するデコーダ、デコーダに応答する発行ロジック、および発行ロジックに応答する実行ユニットを含む複数のパイプラインステージを有するパイプラインと、
　前記第１のプロセッサスレッドおよび前記第２のプロセッサスレッドを含む前記複数のプロセッサスレッドのそれぞれに対応するレジスタの組であって、前記レジスタが、前記プロセッサの前記パイプラインにおける前記複数のパイプラインステージ中の各パイプラインステージの前後に設けられたレジスタの組と、
　を備え、
　それぞれのパイプラインステージは、当該パイプラインステージの入力レジスタと通信する第１のセレクタと、当該パイプラインステージの出力レジスタと通信する第２のセレクタとを含み、前記入力レジスタおよび前記出力レジスタは前記レジスタの組に含まれるものであり、
　更に、前記複数のプロセッサスレッドのそれぞれに割り当てるプロセッサ時間の設定を受けて、前記第１のプロセッサスレッドが処理されている間、前記第１のプロセッサスレッドに関連したデータを、対応する第１の前記レジスタの組および前記複数のパイプラインステージを通過させ、前記第２のプロセッサスレッドが処理されている間、前記第２のプロセッサスレッドに関連したデータを、対応する第２の前記レジスタの組および前記複数のパイプラインステージを通過させるように前記第１のセレクタ及び前記第２のセレクタの切り換えを制御することにより、現在実行中のプロセッサスレッドの状態を対応する前記レジスタの組に格納し、他のプロセッサスレッドの状態を対応する前記レジスタの組から読み出して前記他のプロセッサスレッドの処理を可能とすることを含むコンテキストスイッチを、前記複数のプロセッサスレッドの間で行うコントローラ
　を備えるプロセッサ。」（以下、「補正前請求項１」という）から、
　
　補正後の特許請求の範囲の請求項１
「第１のプロセッサスレッドおよび第２のプロセッサスレッドを含む複数のプロセッサスレッドに対応付けられた命令をフェッチする命令フェッチユニット、命令フェッチユニットに応答するデコーダ、デコーダに応答する発行ロジック、および発行ロジックに応答する実行ユニットを含む複数のパイプラインステージを有するパイプラインと、
　前記第１のプロセッサスレッドおよび前記第２のプロセッサスレッドを含む前記複数のプロセッサスレッドのそれぞれに対応するレジスタの組であって、前記レジスタが、前記プロセッサの前記パイプラインにおける前記複数のパイプラインステージ中の各パイプラインステージの前後に設けられたレジスタの組と、
　を備え、
　それぞれのパイプラインステージは、当該パイプラインステージの入力レジスタと通信する第１のセレクタと、当該パイプラインステージの出力レジスタと通信する第２のセレクタとを含み、前記入力レジスタおよび前記出力レジスタは前記レジスタの組に含まれるものであり、
　更に、前記複数のプロセッサスレッドのそれぞれに割り当てるプロセッサ時間の設定を受けて、前記第１のプロセッサスレッドが処理されている間、前記第１のプロセッサスレッドに関連したデータを、対応する第１の前記レジスタの組および前記複数のパイプラインステージを通過させ、前記第２のプロセッサスレッドが処理されている間、前記第２のプロセッサスレッドに関連したデータを、対応する第２の前記レジスタの組および前記複数のパイプラインステージを通過させるように前記第１のセレクタ及び前記第２のセレクタの切り換えを制御することにより、現在実行中のプロセッサスレッドの状態を対応する前記レジスタの組に格納し、他のプロセッサスレッドの状態を対応する前記レジスタの組から読み出して前記他のプロセッサスレッドの処理を可能とすることを含むコンテキストスイッチを、前記複数のプロセッサスレッドの間で行うコントローラ
　を備え、
　前記コントローラは、プログラマブルコントローラを有し、
　前記複数のプロセッサスレッドのそれぞれに対応する複数のバンクを含むレジスタファイルをさらに備え、該各バンクは、対応するプロセッサスレッドに関連したデータを記憶するように動作でき、
　前記レジスタファイルは、プロセッサスレッドのスレッドインデックスを含むアドレスを入力し、前記スレッドインデックスにより指定されるバンクから、現在実行中のプロセッサスレッドに関連したデータを読み出す、プロセッサ。」（以下、「補正後請求項１」という）に補正された。
　
その２．補正の適否
　本件手続補正は、補正前請求項１に記載の発明特定事項である「コントローラ」という構成に、「プログラマブルコントローラを有し、前記複数のプロセッサスレッドのそれぞれに対応する複数のバンクを含むレジスタファイルをさらに備え、該各バンクは、対応するプロセッサスレッドに関連したデータを記憶するように動作でき、前記レジスタファイルは、プロセッサスレッドのスレッドインデックスを含むアドレスを入力し、前記スレッドインデックスにより指定されるバンクから、現在実行中のプロセッサスレッドに関連したデータを読み出す」という限定を附加することにより、特許請求の範囲の減縮を目的とするものであるから、以下、上記補正後請求項１に記載の発明が、特許出願の際独立して特許を受けることができるものであるのかどうかについて検討する。
　
１．補正後請求項１に記載の発明
　　上記その１．において、「補正後請求項１」として引用した記載のとおりのものである（以下、「補正後発明」という）。
　
２．引用刊行物に記載の発明
　原審が拒絶理由において引用した特開平０９−１７１４６２号公報（以下、「引用刊行物１」という）には、次の事項が記載されている。
　
Ａ．「【請求項７】プロセッサの状態を保持する手段をｎ組備え、演算手段を一組備え、ｎ組の命令列を交互に実行するパイプライン構成を備えた演算装置。」
　
Ｂ．「【００１６】本発明は、上記のような従来の問題を解決するものであり、
パイプラインを有効に活用すること
　
【００１７】
【課題を解決するための手段】本発明は、上記課題を解決するために、
記憶手段を複数組備え、変調処理・復調処理・同期処理・音声符号化処理・音声復号化処理を分割し、演算部で交互に演算する際、それぞれに上記記憶手段を割り当てるように構成したもの
　
【００１８】これにより、それぞれの途中の演算では依存関係が少ないため、それぞれを交互に実行することができ、
分岐命令実行時のストールサイクル中に異なる命令列を実行することでパイプラインを有効に活用することができ、前の演算結果を使う命令が連続して入力してもパイプラインを有効に活用することができ
　
Ｃ．「【００３７】以下では、
音声符号化復号化命令と変調復調同期命令の２つの命令列のパイプラインを流す演算装置の実施の形態を示す
　
【００３８】図１（原文のまま表記、引用刊行物１の【図面の簡単な説明】の欄、および、【図１】に従えば、「図１」は＜移動通信機器を示すブロック図＞であるので、正しくは、「図２」である）は本発明の一実施の形態によるパイプラインステージが８段の演算装置を示す概略ブロック図である。
　
【００３９】図１（原文のまま表記、正しくは、「図２」）において、１は命令メモリ２のアクセスアドレスを示すプログラムカウンタである。１ａもまた、命令メモリ２のアクセスアドレスを示すプログラムカウンタである。１命令ごとに利用するプログラムカウンタが１または１ａというように変化する。音声符号化復号化命令を実行する場合にはプログラムカウンタ１を利用し、変調復調同期命令を実行する場合にはプログラムカウンタ１ａを利用する。
　
【００４０】２は命令データが格納されている命令メモリである。３は命令メモリ２から出力するデータを記憶する命令メモリデータ記憶手段である。３ａもまた、命令メモリ２から出力するデータを記憶するメモリデータ記憶手段である。１命令ごとに利用する命令メモリデータ記憶手段が３または３ａというように変化する。
音声符号化復号化命令を実行する場合には命令メモリデータ記憶手段３を利用し、変調復調同期命令を実行する場合には命令メモリデータ記憶手段３ａを利用する。
【００４１】４は命令メモリデータ記憶手段３または３ａのデータをデコードし、データメモリアドレスおよび命令一時デコード結果を出力する第１の命令デコーダである。５は第１の命令デコーダ４から出力されるデータメモリアドレスを保持するデータメモリアドレス記憶手段である。５ａもまた、第１の命令デコーダ４から７から出力されるデータメモリアドレスを保持するデータメモリアドレス記憶手段である。１命令ごとに利用するデータアドレス記憶手段が５または５ａというように変化する。
音声符号化復号化命令を実行する場合にはデータアドレス記憶手段５を利用し、変調復調同期命令を実行する場合にはデータアドレス記憶手段５ａを利用する。
【００４２】６はデータメモリアドレス記憶手段５または５ａの出力をアドレスとしてアクセスするデータメモリである。７はデータメモリ６の出力を保持するデータメモリデータ記憶手段である。７ａもまた、データメモリ６の出力を保持するデータメモリデータ記憶手段である。１命令ごとに利用するデータメモリデータ記憶手段が７または７ａというように変化する。
音声符号化復号化命令を実行する場合にはデータメモリデータ記憶手段７を利用し、変調復調同期命令を実行する場合にはデータメモリデータ記憶手段７ａを利用する。
【００４３】８は第１の命令デコーダ４から出力される命令一時デコード結果を保持する記憶手段である。８ａもまた、第１の命令デコーダ４から出力される命令一時デコード結果を保持する記憶手段である。１命令ごとに利用する記憶手段が８または８ａというように変化する。
音声符号化復号化命令を実行する場合には記憶手段８を利用し、変調復調同期命令を実行する場合には記憶手段８ａを利用する
　
【００４４】９は記憶手段８または８ａからのデータをデコードする第２の命令デコーダである。１０は第２の命令デコーダ９のデコード結果を保持する記憶手段である。１０ａもまた、第２の命令デコーダ９のデコード結果を保持する記憶手段である。１命令ごとに利用する記憶手段が１０または１０ａというように変化する。音声符号化復号化命令を実行する場合には記憶手段１０を利用し、変調復調同期命令を実行する場合には記憶手段１０ａを利用する。１１はデータメモリデータ記憶手段７または７ａのデータに対し、記憶手段１０または１０ａの指示する内容に従って動作する演算部である。１２は演算部１１の結果を保持する記憶手段である。１２ａもまた、演算部１１の結果を保持する記憶手段である。１命令ごとに利用する記憶手段が１２または１２ａというように変化する。
音声符号化復号化命令を実行する場合には記憶手段１２を利用し、変調復調同期命令を実行する場合には記憶手段１２ａを利用する
　
Ｄ．「【００４５】以上の構成において、以下、図３に示すパイプラインの動作タイミング説明図を参照しながらそれぞれのステージでの動作について説明する。
　
【００４６】（ＩＦ前ステージ／ＩＦ後ステージ）プログラムカウンタ１または１ａが示すアドレスを命令メモリ２に対して出力する。命令メモリ２はデータを出力し、命令メモリデータ記憶手段３または３ａはそのデータを保存する。また、命令メモリ２アクセスアドレス発生後、プログラムカウンタ１または１ａは、＋１インクリメントした値に変化する。ＩＦ前ステージ／ＩＦ後ステージに分割するため、
命令メモリ２内部は、パイプラインラッチを設けたり、ウイェーブパイプライン構成を用いる
　
【００４７】（ＤＥＣ１前ステージ／ＤＥＣ１後ステージ）命令メモリデータ記憶手段３または３ａの保持するデータを第１の命令デコーダ４でデコードし、次のＤＥＣ２ステージで利用するデータメモリアドレスを発生させる。発生させたデータメモリアドレスはデータメモリアドレス記憶手段５または５ａに保存される。また、第１の命令デコーダ４で一部デコードしたデータを記憶手段８または８ａに保存する。ＤＥＣ１前ステージ／ＤＥＣ１後ステージに分割するため、
第１の命令デコーダ４は、内部にパイプラインラッチを設けたり、ウェーブパイプライン構成を用いる
　
【００４８】（ＤＥＣ２前ステージ／ＤＥＣ２後ステージ）データメモリアドレス記憶手段５または５ａの示すアドレスに従ってデータメモリ６にアクセスを行い、出力データをデータメモリデータ記憶手段７または７ａに保存する。また、記憶手段８または８ａに保存されていた一部デコードされたデータを第２の命令デコーダ９により次のＥＸステージで必要な信号の形式にデコードを行う。デコードされたデータは記憶手段１０または１０ａに保存する。ＤＥＣ２前ステージ／ＤＥＣ２後ステージに分割するため、
データメモリ６および第２の命令デコーダ９は内部にパイプラインラッチを設けたり、ウェーブパイプライン構成を用いる
　
【００４９】（ＥＸ前ステージ／ＥＸ後ステージ）データメモリデータ記憶手段７または７ａのデータを用いて、記憶手段１０または１０ａの示す内容に従って演算部１１は演算の実行を行う。その演算結果は記憶手段１２または１２ａに保存する。ＥＸ前ステージ／ＥＸ後ステージに分割するため、
演算部１１は内部にパイプラインラッチを設けたり、ウェーブパイプライン構成を用いる
　
　同じく原審が拒絶理由において引用した特開昭６３−０１４２４３号公報（以下、「引用刊行物２」という）には、次の事項が記載されている。
　
Ｅ．「本発明の場合、複数のプログラムを同時に走行させるため、複数の命令アドレスレジスタ１１−１等により、各プログラムの命令実行アドレスが管理され、プログラム切替え部１２によって、その１つが選択されて、その選択されたアドレスから命令がフェッチされるようになっている。切替え制御部１９は、
複数のプログラムを
時間交替で切り替える
プログラム切替え部１２
　演算処理部１４において、演算回路１５は２例えば命令のオペランドで指定された演算レジスタ１６−１等のデータを読み出し、加算その他の演算を実行する。演算結果のデータは、演算レジスタ１６−１等やメモリに出力される。
　演算回路１５による演算結果の状態情報として，例えば桁上がり、結果＝０、結果の正／負などの情報があり、これらは、
結果状態出力分配部１７
その命令が属するプログラムに対応する結果状態保持回路１８−１，１８−２，・・・に出力される
　
ア．上記Ａで引用した内容から、引用刊行物１に記載の「演算装置」は、「パイプライン構成を備えた」「プロセッサ」であり、また、上記Ｂで引用した内容から、「変調処理」、「復調処理」、「同期処理」、「音声符号化処理」、「音声復号化処理」についての「命令列」を交互に実行することで「パイプライン」を有効に活用するものである点が読み取れる。
　
イ．上記Ｃで引用した、Ｃにおいて特に下線を附した内容から、引用刊行物１に記載の「演算装置」においては、「音声符号化復号化命令」を「パイプライン」に流す場合には、「プログラムカウンタ１」、「命令メモリ２」、「命令メモリデータ記憶手段３」、「第１の命令デコーダ４」、「データメモリアドレス記憶手段５」、「データメモリ６」、「データメモリデータ記憶手段７」、「記憶手段８」、「第２の命令デコーダ９」、「記憶手段１０」、「演算部１１」、「記憶手段１２」を利用する点が読み取れ、また、同様に、「変調復調同期命令」を流す場合には、「プログラムカウンタ１ａ」、「命令メモリ２」、「命令メモリデータ記憶手段３ａ」、「第１の命令デコーダ４」、「データメモリアドレス記憶手段５ａ」、「データメモリ６」、「データメモリデータ記憶手段７ａ」、「記憶手段８ａ」、「第２の命令デコーダ９」、「記憶手段１０ａ」、「演算部１１」、「記憶手段１２ａ」を利用する点が読み取れ、さらに、「命令」毎に各「記憶手段」が選択されている点、および、該各「命令」に対して選択された「記憶手段」には、該各「命令」が使用する「データ」が記憶される点が読み取れる。
　
ウ．上記Ｄで引用した、Ｄにおいて特に下線を附した内容から、 「命令メモリ２」、「第１の命令デコーダ４」、「データメモリ６」、「第２の命令デコーダ９」、「演算部１１」が、それぞれ、「パイプライン」の各“ステージ”を構成している点が読み取れる。
　
エ．上記Ｃ、および、Ｄで引用した内容から、引用刊行物１には、「パイプライン」の各“ステージ”の前後には、前記「音声符号化復号化命令」、および、「変調復調同期命令」の、それぞれに対して利用される複数の記憶手段を有する点が読み取れ、以上検討したことから、前記「音声符号化復号化命令」、および、「変調復調同期命令」を「パイプライン」に流すときに、前記各“パイプラインステージ”と、該“パイプラインステージ”の前後に存在し、前記「音声符号化復号化命令」、および、「変調復調同期命令」の、それぞれに対して利用される複数の記憶手段を利用する点が読み取れる。
　
　以上指摘のア〜エから、引用刊行物１には、次の発明（以下、「引用発明」という）が記載されているものと認める。
　
　音声符号化復号化命令および変調復調同期命令を含む、命令が読み出される命令メモリと、前記命令をデコードする第１のデコード手段と、前記第１のデコード手段によってデコードされた命令を、更にデコードするための第２のデコード手段、前記第２のデコード手段でデコードされた命令を実行する演算部を含む複数のパイプラインステージを有するパイプラインと、前記音声符号復号命令および変調復調同期命令のぞれぞれに対して、前記パイプラインにおける前記複数のパイプラインステージの前後に記憶手段を有し、
　前記音声符号化復号化命令が処理されている間、前記音声符号化復号化命令に使用されるデータを、前記音声符号化復号化命令に対して利用される記憶手段および前記複数のパイプラインステージを利用して流し、前記変調復調同期命令が処理されている間、前記変調復調同期命令に使用されるデータを、前記変調復調同期命令に対して利用される記憶手段および前記複数のパイプラインステージを利用して流すプロセッサ
　
３．補正後発明と引用発明との対比
　引用発明における、「音声符号化復号化命令および変調復調同期命令を含む複数の命令」が、
　補正後発明における、「第１のプロセッサスレッドおよび第２のプロセッサスレッドを含む複数のプロセッサスレッドに対応付けられた命令」に相当し、
　引用発明における、「第１の命令デコーダ」、「演算部」がそれぞれ、
　補正後発明における、「デコーダ」、「実行ユニット」に相当し、
　引用発明における、「命令メモリ」は、命令が読み出される「パイプライン」の１ステージあり、読み取られた命令が、次段の「第１の命令デコーダ」に入力され、このことは即ちフェッチ処理そのものであるから、該「命令メモリ」が、
　補正後発明における、「命令フェッチユニット」に相当し、
　引用発明における、「データメモリ」と「第２の命令デコーダ」は、ここを通過し、デコードされたデータが、次段の「演算部」に入力されているのであるから、
　補正後発明における、「発行ロジック」と、実際に命令の処理を行う手段に、“処理対象の命令”を“発行”する“命令発行手段”である点で共通し、
　引用発明における複数の「記憶手段」は、「パイプライン」の各“ステージ”の前後に設けられ、該「パイプライン」を通過する“データ”を保持する「複数のデータ保持手段」であるという点で、
　補正後発明における、「レジスタの組」と共通し、
　引用発明において、「前記音声符号化復号化命令が処理されている間、前記音声符号化復号化命令に使用されるデータを、前記音声符号化復号化命令に対して利用される記憶手段および前記複数のパイプラインステージを利用して流し、前記変調復調同期命令が処理されている間、前記変調復調同期命令に使用されるデータを、前記変調復調同期命令に対して利用される記憶手段および前記複数のパイプラインステージを利用して流す」ことも、
　補正後発明において、「前記第１のプロセッサスレッドが処理されている間、前記第１のプロセッサスレッドに関連したデータを、対応する第１の前記レジスタの組および前記複数のパイプラインステージを通過させ、前記第２のプロセッサスレッドが処理されている間、前記第２のプロセッサスレッドに関連したデータを、対応する第２の前記レジスタの組および前記複数のパイプラインステージを通過させるように前記第１のセレクタ及び前記第２のセレクタの切り換えを制御する」ことも、共に、
“異なる命令毎に、処理対象となるデータをパイプラインを通過させるようにする”点で共通することから、
　
補正後発明と、引用発明との一致点、および、相違点は以下のとおりである。
　
・一致点
　第１のプロセッサスレッドおよび第２のプロセッサスレッドを含む複数のプロセッサスレッドに対応付けられた命令をフェッチする命令フェッチユニット、命令フェッチユニットに応答するデコーダ、デコーダに応答する命令発行手段、および命令発行手段に応答する実行ユニットを含む複数のパイプラインステージを有するパイプラインと、データ保持手段が、前記パイプラインにおける前記複数のパイプラインステージ中の各パイプラインの前後に設けられた複数のデータ保持手段と、を備え、
　異なる命令毎に、処理対象となるデータをパイプラインを通過させるようにした、プロセッサ
　
・相違点１
　補正後発明が、「入力レジスタ」、「出力レジスタ」、「入力レジスタと通信する第１のセレクタ」、「出力レジスタと通信する第２のセレクタ」を有するのに対して、
　引用発明においては、「入力レジスタ」、「出力レジスタ」、「第１のセレクタ」、「第２のセレクタ」に対応する構成についての言及がない点、
　
・相違点２
“異なる命令毎に、処理対象となるデータをパイプラインを通過させるようにする”ことにおいて、
　補正後発明においては、“各プロセッサスレッドに対しプロセッサ時間の割り当てが設定され、該設定に基づいて、処理対象となるデータがパイプラインを通過させるよう、第１のセレクタおよび第２のセレクタ制御し、複数のプロセッサスレッド間でコンテキストスイッチを行う”「プログラマブルな」「コントローラ」を有するのに対して、
　引用発明においては、「プロセッサ時間」に割り当てではなく、“交互にパイプラインをデータが通過する”ものであり、「コンテキストスイッチ」を行っているかについての言及はなく、また、「セレクタ」の制御、および、「コンテキストスイッチ」を行う該「コントローラ」についての言及もない点、
　
・相違点３
　補正後発明は、更に、「複数のプロセッサスレッドにそれぞれ対応する複数のバンクを含むレジスタファイルを更に備え」ており、
　該「レジスタファイル」は「プロセッサスレッドのスレッドインデックス」を用いて、該「バンク」からデータを読み出す構成を有するのに対して、
　引用発明においては、「複数のバンクを含むレジスタファイルを更に備え」る構成を有していない点、
　
４．当審の判断
　相違点１について
　上記Ｅに引用した、引用刊行物２に記載された「結果状態保持回路」は、一種の「記憶手段」であることは明らかであるから、「プログラム切替部１２」、「結果状態出力分配部１７」、および、該「結果状態保持回路」が、ぞれぞれ、補正後発明における「第１のセレクタ」、「第２のセレクタ」、および、「出力レジスタ」に対応し、該引用刊行物２も記載されているように、複数のプログラムを１つの演算装置おいて、切り替えて処理する場合に、“切替部”、即ち、「セレクタ」を入力側、、および、出力側に設ける点、および、該「セレクタ」に対応して「記憶手段」を設けることは、本願出願時点で、当業者に周知の技術事項である。
　したがって、引用発明において、入力側、および、出力側に、「セレクタ」、および、該各「セレクタ」に対応して、「レジスタ」を設けることは、当業者が適宜なし得る事項である。
　よって、相違点１は格別のものでない。
　
　相違点２について
　上記Ｅに引用した、引用刊行物２にも記載されているように、複数のプログラムを切替を、交互、或いは、時間交替で行うこと、そして、切替を行うための「切替え制御部」を設けることは、本願出願時点で当業者に周知の技術事項である。
　ここで、引用刊行物２における“プログラムの切替”が所謂、「コンテキストスイッチ」であって、該「コンテキストスイッチ」という用語は、
　例えば、本願出願時点で公知の文献である「特開２００２−０８２８１５号公報」（以下、「周知文献１」という）に、
　
Ｆ．「【０００２】
【従来の技術】従来、ハードウェアで行われていたネットワーク制御の処理をソフトウェアで行うネットワークプロセッサには、例えば、Lebel One(TM) IXP1200 Network Processor DataSheetに示されている技術があった。このネットワークを処理するプロセッサでは、
四つのスレッド毎にレジスタバンクを持っているので、コンテキストの切替えはレジスタバンクの切替えで可能となる。
　
【０００３】また、
コンテキストスイッチ
　
　と記載されているように、当業者にとって周知の事項であり、引用刊行物２に記載の周知技術（以下、「周知技術１」という）において、「切替え制御部」が、“プログラムの切替”を行っているということは、正しく、「コンテキストスイッチ」を行っていることであり、該「切替え制御部」が「プログラマブル」であるかについては、引用刊行物２に言及がないものの、「制御部」に“複数の機能を待たせる”ために、「プログラマブル」な構成とすることは、当業者にとっての常套手段であるから、周知技術１における「切替え制御部」が、補正後発明における「コントローラ」に相当することは明らかである。
　したがって、引用発明において、「命令」を交互に実行することに替えて、時間交替で行うようにすることは、および、そのための「コントローラ」を設けることは、当業者が適宜なし得る事項である。
　よって、相違点２は格別のものでない。
　
　相違点３について
　複数の「スレッド」を切り替える「コンテキストスイッチ」において、「レジスタバンク」を用いることは、上記Ｆで引用した、周知文献１に記載されているように、当業者にとって周知の技術事項（以下、「周知技術２」という）であり、この「レジスタバンク」が、補正後発明における「複数のバンクを含むレジスタファイル」に相当することは明らかである。
　また、該「スレッド」と該「レジスタバンク」との対応付けにおいて、「スレッドインデックス」を用いる点についても、
　本願出願時点で公知の文献である「特開平１０−０６３５６８号公報」（以下、「周知文献２」という）に、
　
Ｇ．「【請求項１】各々システム・メモリへのアクセスを有する複数のスレッドがプロセス内で並列に走る、マルチスレッド・コンピュータ環境において、メモリを割り当てる方法であって、
前記システム・メモリにおいて複数のメモリ・プールを確立するステップと、各スレッドを、前記複数のメモリ・プールの１つにマップするステップと、
各スレッドについて、対応するメモリ・プールからのユーザ・メモリ・ブロックを動的に割り当てる
　
Ｈ．「【請求項８】請求項１記載の方法において、前記各メモリ・プールは、
メモリ・プールに対応付けられたスレッド・インデックス
　
　と記載されているように、当業者にとっては、周知の技術事項であるから、
　引用発明において、更に「複数のバンクを含むレジスタファイル」を設け、該「レジスタファイル」の「バンク」と「スレッド」との対応付けを「スレッド・インデックス」を用いて行うことは、当業者が適宜なし得る事項である。
　よって、相違点３は格別のものでない。
　
　
　上記で検討したごとく、相違点１〜３はいずれも格別のものではなく、そして、補正後発明の構成によってもたらされる効果も、当業者であれば容易に予測できる程度のものであって、格別なものとは認められない。
　
　なお、補正後発明については、上記引用発明、周知技術１および２、並びに、周知文献２に記載の周知技術のほか、
　本願の出願時点で公知の文献である、
「John W. Haskins, Jr.,  Kevin R. Hirst,  Kevin Skadron
「Inexpensive Throughput Enhancement in Small-Scale Embedded Microprocessors 
 with Block Multithreading: Extensions,Characterization, and Tradeoffs」
 20th IEEE INTERNATIONAL PERFORMANCE, COMPUTING,AND COMMUNICATIONS CONFERENCE (IPCCC 2001) April 4-6, 2001  vol.CONF.20, 4 April 2001 p319-328」（以下、「周知文献３」という）の「3.1 Pipeline Organization」、「3.2 Sources and Treatment of Stalls」、「3.3 Implementation Issues」、および、これの項目に関連する図である「Figure1: The dMT pipeline.」に、
　“２つのスレッドをパイプラインで処理する構成において、各パイプラインステージの前後にレジスタを設けた構成を用いて、コンテキストスイッチを行う”点が記載され、
　また、同じく本願の出願時点で公知の文献である、「国際公開第０３／０８８０３６号」（以下、「周知文献４」という）の第４頁第５行〜第６頁第１１行、および、関連する図面であるＦＩＧ１、２Ａ、２Ｂに、
“マルチスレッドの処理をパイプラインで行う構成において、複数のスレッドのそれぞれに対応する、状態保持エレメントとを有し、バンクの切替信号によって、状態保持エレメントの組の１つにおける状態情報を切り替える”点が記載されていて、
　これら周知文献は、何れも、複数のスレッドをパイプライン処理する構成において、コンテキストスイッチを行う技術に関するものであるから、
　周知文献３に記載の周知技術において、レジスタに替えて、或いは、更に附加して、バンクを有するエレメントを導入し、コンテキストスイッチを行うよう構成することは、当業者が適宜なし得る事項であるから、
　補正後発明は、これら、周知文献３、周知文献４に記載の周知技術から、当業者が容易になし得るものである。
　
　以上のとおりであるから、補正後発明は、引用発明、および、当該技術分野における周知の技術事項から、当業者が容易になし得たものであるから、補正後発明は、特許出願の際独立して特許を受けることができない。
　
その３．補正却下むすび
　したがって、本件手続補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
第３．本願発明について
その１．本願発明
　平成１９年９月１９日付け手続補正は上記のとおり却下されたので、本願の請求項１に係る発明は、平成１９年３月１９日付け手続補正により補正された明細書及び図面の記載からみて、上記第２．のその１．において引用した、「補正前請求項１」に記載されたとおりのもの（以下、これを「本願発明」という）であると認める。
　ここで、本願発明は、上記第２．のその２．で指摘したように、補正後発明の「コントローラ」から、「プログラマブルコントローラを有し、前記複数のプロセッサスレッドのそれぞれに対応する複数のバンクを含むレジスタファイルをさらに備え、該各バンクは、対応するプロセッサスレッドに関連したデータを記憶するように動作でき、前記レジスタファイルは、プロセッサスレッドのスレッドインデックスを含むアドレスを入力し、前記スレッドインデックスにより指定されるバンクから、現在実行中のプロセッサスレッドに関連したデータを読み出す」という限定を取り除いたものである。
　
その２．引用刊行物に記載の発明
　引用刊行物に記載の発明（以下、「引用発明」という）は、上記第２．のその２．の２．に記載のとおりのものである。
　
その３．対比、および、判断
　本願発明は、上記その１で指摘のとおりもの、引用発明は、上記その２で指摘のとおりのものであるから、
　上記第２．のその２．の３．で指摘の一致点で一致し、
　上記第２．のその２．の３．で指摘の相違点のうち、相違点１、および、相違点２として指摘した点において相違する。
　そして、これら各相違点については、上記第２．のその２．の４．で指摘したとおりであるから、
　該相違点は格別のものではなく、そして、本願発明の構成によってもたらされる効果も、当業者であれば当然に予測可能なものに過ぎず格別なものとは認められない。
　
その４．むすび
　したがって、本願発明は、引用発明及び周知技術に基づいて容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができない 。
　
　よって、結論のとおり審決する。