【事件の表示】
　特願２０００−　８７７７０「アクティブマトリクス型液晶表示装置」拒絶査定不服審判事件〔平成１３年１０月　５日出願公開、特開２００１−２７２６５４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯  
　本願は、平成１２年３月２８日の出願であって、平成１５年１１月２０日付で拒絶理由が通知され、これに対し平成１６年１月２２日付で手続補正がなされ、次いで同年３月１９日付で拒絶査定がなされ、これに対し同年４月２２日付で拒絶査定に対する審判請求がなされたものである。　 
　  
２．本願発明　 
　本願の請求項に係る発明は、平成１６年１月２２日付手続補正によって補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜６に記載された事項によって特定されるものと認められるところ、請求項１に係る発明は次のものである。　  
「【請求項１】　複数のゲート線と、前記複数のゲート線に交差する複数のデータ線と、前記複数のゲート線と前記複数のデータ線の各交点に対応して配置され、ゲート電極及びソース領域及びドレイン領域を備え、前記ゲート線の一本に前記ゲート電極が接続され、前記データ線の一本に前記ドレイン領域が接続された複数の薄膜トランジスタと、前記薄膜トランジスタのソース領域にそれぞれ接続された複数の画素電極と、前記複数のゲート電極の少なくとも一端に接続され、前記ゲート線のうちの一本を順次選択し、該選択したゲート線にパルス状のゲート電圧を順次印加するゲート線ドライバと、前記複数の画素電極に、液晶層を挟んで対向する対向電極と、を有するアクティブマトリクス型液晶表示装置において、前記ゲート線ドライバは、前記ゲート電圧は立ち上がりに比較してたち下がりがなまらせて印加し、画素電極への電圧印加が終了してから、次の行の画素電極への電圧印加が開始されるまでの時間ｔの、少なくとも半分の時間ｔ／２をかけてたち下がることを特徴とするアクティブマトリクス型液晶表示装置。」（以下、「本願発明」という。） 　  
  　
３．引用刊行物記載の発明　  
　原審において引用された刊行物である特開平６−３６４７号公報（以下、「引用刊行物」という。）には、図面とともに下記の事項が記載されている。　
　  
（ア）「【請求項１】  マトリクス状に配列された液晶画素と個々の液晶画素を駆動する為の画素トランジスタとからなるアクティブマトリクス型液晶表示装置に対して選択期間中ゲートパルスを画素トランジスタのゲート電極に印加し画像信号を各液晶画素に書き込むとともに非選択期間中ゲートパルスの印加を停止して書き込まれた画像信号を保持する事により画像表示を行なう駆動方法において、選択期間から非選択期間に移行する際ゲートパルスを滑らかに立ち下げる事により書き込まれた画像信号の電圧シフトを抑制する事を特徴とするアクティブマトリクス型液晶表示装置の駆動方法。」　  
　  
（イ）「【０００１】　
【産業上の利用分野】本発明はアクティブマトリクス型液晶表示装置の駆動方法に関する。より詳しくは、個々の液晶画素に接続された画素トランジスタのゲートパルス印加方法に関する。」　 
　  
（ウ）「【０００２】
【従来の技術】図５を参照して従来のアクティブマトリクス型液晶表示装置の一般的な構成を簡潔に説明する。図５は一画素部分の模式的な等価回路図である。個々の画素はゲートラインＸと信号ラインＹの交点に設けられている。液晶画素は等価的に液晶容量ＣLCで表わされている。通常液晶容量ＣLCには補助容量ＣS が並列に接続されている。液晶容量ＣLCの一端は駆動トランジスタＴｒに接続されているとともに、他端は対向電極に接続されており所定の基準電圧Ｖｃｏｍが印加されている。画素トランジスタＴｒは絶縁ゲート電界効果型の薄膜トランジスタからなる。画素トランジスタＴｒのドレイン電極Ｄは信号ラインＹに接続されており画像信号Ｖｓｉｇの供給を受ける。又、ソース電極Ｓは液晶容量ＣLCの一端即ち画素電極に接続されている。さらに、ゲート電極ＧはゲートラインＸに接続されており所定のゲート電圧Ｖｇａｔｅを有するゲートパルスが印加される。液晶容量ＣLCとゲート電極Ｇとの間には結合容量ＣGSが形成される。この結合容量ＣGSは画素電極とゲートラインＸとの間の浮遊容量成分及び画素トランジスタＴｒ内部のソース領域とゲート領域との間の寄生容量成分が合わさったものである。後者の寄生容量成分が支配的であるとともにその値は個々の画素トランジスタＴｒによってばらつきが認められる。
【０００３】
【発明が解決しようとする課題】次に図６を参照して本発明が解決しようとする課題を簡潔に説明する。選択期間中電圧Ｖｇａｔｅのゲートパルスがゲート電極Ｇに印加されると、画素トランジスタＴｒはオン状態になる。この時、信号ラインＹから供給された画像信号ＶｓｉｇがトランジスタＴｒを介して液晶画素に書き込まれ所謂サンプリングが行なわれる。次に非選択期間になるとゲートパルスの印加が停止され、書き込まれた画像信号は液晶容量ＣLCに保持される。選択期間から非選択期間に移行する時矩形波ゲートパルスはハイレベルからローレベルに急激に立ち下がる。この際、前述した結合容量ＣGSを介してカップリングにより液晶容量ＣLCに蓄えられた電荷が瞬間的に放電する。この為、液晶画素に書き込まれた画像信号Ｖｓｉｇに電圧シフトΔＶが生じる。個々の画素によって結合容量ＣGSの値にばらつきがある為電圧シフトΔＶにもばらつきが生じ表示画面上に所謂ざらつきが現われ表示品位が著しく劣化するという課題あるいは問題点がある。
【０００４】液晶画素には選択期間中に画像信号を書き込み、続く非選択期間中書き込まれた画像信号を保持して一フィールドが構成される。一フィールドにおける液晶画素の透過率はその間に液晶に印加される実効電圧によって決定される。画素トランジスタＴｒの特性としては、選択期間内に書き込みを完了する為に必要なオン電流が確保できるものでなければならない。又、一フィールド期間中液晶画素を点灯する為に十分な実効電圧が得られる様にする為、非選択期間中あるいは保持期間中のリーク電流はできるだけ小さくする。実効電圧としては選択期間より遥かに長い非選択期間時の影響が大きい。この為、画素容量ＣLCを充電した後オフする時生じる前述した電圧シフトΔＶは液晶に印加される実効電圧に大きく効いてくる為、表示品位が損なわれる。
【０００５】従来、電圧シフトΔＶの絶対量及びばらつきを抑制する為、液晶容量ＣLCに並列接続されている補助容量ＣS を大きめに形成するという対策が講じられていた。即ち結合容量ＣGSを介して放電される電荷量を補うに足る電荷を予め補助容量ＣS に蓄えるものである。しかしながら、補助容量ＣS は液晶画素領域に形成されており、この寸法を大きく設定すると画素開口率が犠牲になり十分な表示コントラストを得る事ができないという課題あるいは問題点がある。」　  
　  
（エ）「【０００６】
【課題を解決するための手段】上述した従来の技術の課題に鑑み、本発明は画素開口率を犠牲にする事なくゲート／ソース間の結合容量に起因する画像信号の電圧シフトを抑制する事を目的とする。かかる目的を達成する為にゲートパルスの印加方法を改善するという手段を講じた。以下、図１を参照して当該手段を説明する。同一の目的を達成する為に二通りの手段を講じた。図１の（Ａ）に示す第一の手段では、マトリクス状に配列された液晶画素と個々の液晶画素を駆動する為の画素トランジスタとからなるアクティブマトリクス型液晶表示装置に対して選択期間中ゲートパルスＧＰを画素トランジスタのゲート電極に印加し画像信号Ｖｓｉｇを各液晶画素に書き込むとともに非選択期間中ゲートパルスＧＰの印加を停止して書き込まれた画像信号Ｖｓｉｇを保持する事により画像表示を行なう駆動方法において、選択期間から非選択期間に移行する際ゲートパルスＧＰを滑らかに立ち下げる事により書き込まれた画像信号Ｖｓｉｇの電圧シフトΔＶを抑制する様にした。
【０００７】アクティブマトリクス型液晶表示装置においては液晶の長寿命化を図る為フィールド毎に画像信号Ｖｓｉｇの極性を反転する交流駆動が行なわれる。図示では第一フィールドにおいて対向電極に印加される所定の基準電圧Ｖｃｏｍに対して正極性の画像信号Ｖｓｉｇが画素に書き込まれ、第二フィールドでは負極性の画像信号Ｖｓｉｇが書き込まれる。あるゲートラインに着目すると、第一フィールドにおいて選択期間中所定のゲート電圧ＶｇａｔｅのゲートパルスＧＰが画素トランジスタのゲート電極に印加される。このゲートパルスＧＰの立ち下がりは滑らかになっている。この為、従来の様に急峻に立ち下げる場合と比べると電圧シフトΔＶが小さくなっており、非選択期間中所定のレベルを維持する事が可能になる。第二フィールドにおいても同様にゲートパルスＧＰの立ち下がりが滑らかになっており電圧シフトΔＶが抑制される。なお、立ち下がりと異なりゲートパルスＧＰの立ち上がりが急峻であっても画像品位に影響を与える事はない。」　  
　  
（オ）「【０００９】
【作用】図５を参照して説明した様に、画像信号の電圧シフトΔＶはゲートとソース間の結合容量ＣGSに比例して大きくなる。逆に、液晶容量ＣLC及び補助容量ＣS が大きい程小さくなる。さらに、ゲートとソース間の電位差ＶGSに比例して大きくなる。なお、このＶGSは選択期間から非選択期間への移行時点におけるゲート電圧Ｖｇａｔｅと書き込まれた画像信号Ｖｓｉｇとの電位差に対応している。以上に述べた関係を数式で表わすと、ΔＶ＝ＣGS／（ＣLC＋ＣGS＋ＣS ）×ＶGSの様になる。ところで、結合容量ＣGSのインピーダンスには周波数依存性があり高周波成分程通し易い。そこで、図１の（Ａ）に示す第一手段では、ゲートパルスの立ち下がりを滑らかにする事により高周波成分を除去し、結合容量を介したカップリングによる電圧シフトを抑制する様にしている。」　
　
（カ）「【００１１】
【実施例】以下図面を参照して本発明の好適な実施例を詳細に説明する。図２は本発明にかかる第一の駆動方法を実施する為の回路構成例を示す。アクティブマトリクス型液晶表示装置は、マトリクス状に配列された液晶画素ＬＰと、個々の液晶画素ＬＰを駆動する画素トランジスタＴｒとからなる表示部を有している。なお、図示では一列分の液晶画素のみを表わしている。各画素トランジスタＴｒのゲート電極ＧにはゲートラインＸ１，Ｘ２，Ｘ３，Ｘ４，…を介して垂直走査回路１が接続されており、線順次でゲートパルスＧＰを印加し画素トランジスタＴｒの選択動作を行なう。又、各画素トランジスタＴｒのドレイン電極には信号ラインＹｍを介して水平駆動回路２が接続されており、選択された画素トランジスタＴｒを介して画像信号Ｖｓｉｇを各液晶画素ＬＰに書き込む。
【００１２】垂直走査回路１はシフトレジスタ３から構成されている。このシフトレジスタ３はＤ型フリップフロップ４を多段接続した構造を有する。各Ｄ型フリップフロップ４は出力端子が共通結線された一対のインバータ５，６から構成されている。各インバータはＰチャネル型の駆動トランジスタ７を介して電源ＶＶＤＤ側に接続されているとともに、Ｎチャネル型の駆動トランジスタ８を介してグランド側に接続されている。これら一対の駆動トランジスタ７，８はシフトクロックパルスＶＣＫ１，ＶＣＫ２及びこれらの反転パルスに応答して導通しインバータを駆動する。この様に駆動されるインバータ５，６は所謂クロックトインバータと呼ばれている。一対のインバータ５，６の共通結線された出力端子には第三のインバータ９の入力端子が接続されている。第三のインバータ９の出力端子には各段のＤ型フリップフロップの出力パルスが現われる。この出力パルスは次段のＤ型フリップフロップの入力としても用いられる。第一段目のＤ型フリップフロップに対してスタート信号ＶＳＴを入力する事により、シフトレジスタ３は各段毎に順次半周期ずつ位相のずれた出力パルスを出力する。当該段の出力パルスと前段の出力パルスをナンドゲート素子１０で論理処理した後インバータ１１で反転する事によりゲートパルスＧＰが得られる。
【００１３】本実施例では出力インバータ１１は非対称構造を有している。即ち、Ｎチャネル型トランジスタ１２のチャネル幅Ｗとチャネル長Ｌの比Ｗ／ＬはＰチャネル型トランジスタ１３に比べて小さく設定されている。換言すると、Ｎチャネル型トランジスタ１２の電流容量はＰチャネル型トランジスタ１３の電流容量に比べて小さい。ゲートパルスＧＰがローレベルからハイレベルに立ち上がる場合にはＰチャネル型トランジスタ１３が導通するので急峻な立ち上がりとなる。一方、ゲートパルスＧＰが立ち下がる場合にはＮチャネル型トランジスタ１２が導通するが、その電流容量が小さい為滑らかな立ち下がりとなる。従って、垂直走査回路１はゲートパルスＧＰを滑らかに立ち下げる事により画素ＬＰに書き込まれた画像信号Ｖｓｉｇの電圧シフトを抑制する手段を備えている。
【００１４】図３は本発明にかかる第二の駆動方法を実施する為の回路構成を示す。基本的には前述した図２に示す回路構成と類似しており、対応する部分には同一の参照番号及び参照符号を付して理解を容易にしている。異なる点は、各Ｄ型フリップフロップ４のＰチャネル型駆動トランジスタ７が直接電源ラインＶＶＤＤに接続されておらず、直列接続された一対の分圧抵抗Ｒ１，Ｒ２の中点に接続されている事である。直列接続された分圧抵抗Ｒ１，Ｒ２の一端は電源ラインＶＶＤＤに接続されており、他端はスイッチングトランジスタ１４を介してグランド側に接続されている。スイッチングトランジスタ１４のゲート電極には制御電圧ＶＣＫＸが周期的に印加される。スイッチングトランジスタ１４がオフ状態にある時には電源電圧がそのままシフトレジスタ３に供給され、各ゲートパルスＧＰの電圧レベルは電源電圧と等しくなる。一方、スイッチングトランジスタ１４がオン状態になると、Ｒ１とＲ２の比によって抵抗分割された電圧がシフトレジスタ３に供給され、ゲートパルスＧＰの電圧レベルもそれに従って低下する。
【００１５】本実施例では垂直走査回路１の全体構成の内、シフトレジスタ３及びナンドゲート回路１０やインバータ１１からなるゲートドライバの部分は、アクティブマトリクス型液晶表示装置の基板内に形成されている。一方、シフトレジスタ３に電源電圧を供給する電源回路やクロックパルスＶＣＫ１，ＶＣＫ２等を供給するクロックドライバはアクティブマトリクス型液晶表示装置の基板外に設けられている。加えて本実施例では電源電圧を切り換える為のスイッチングトランジスタ１４や分圧抵抗Ｒ１，Ｒ２は基板内に形成されている。しかしながら本発明はかかる構造に限られるものではない。場合によっては、外部接続される電源回路の電源電圧を周期的に切り換える様にしても良い。
【００１６】最後に図４を参照して図３に示す回路の動作を詳細に説明する。スイッチングトランジスタ１４のゲート電極に印加される制御電圧ＶＣＫＸは水平同期信号に応じてパルス状にレベル変化する。本例では水平周期は６３．５μｓに設定されておりゲートライン１本当たりの選択期間に相当する。制御電圧ＶＣＫＸは各水平周期の最終部分で６〜８μｓの間ハイレベルに変化する。この時間は選択期間内における画像信号の書き込み動作に影響を与えない様に設定されている。即ち選択されたゲートライン上の画素に対して点順次で画像信号を書き込み終わった段階で制御電圧ＶＣＫＸがハイレベルに切り換わる。制御電圧ＶＣＫＸがハイレベルになるとスイッチングトランジスタ１４がオン状態になるので、シフトレジスタ３に供給される電源電圧のレベルは、例えば１３．５Ｖに設定されたＶＶＤＤから８．５Ｖ程度に低下する。この低下量は一対の分圧抵抗Ｒ１，Ｒ２の比を適宜決める事により設定される。
【００１７】この電源電圧の変動に応じて、例えばｎ番目のゲートパルスＧＰ（ｎ）は一水平周期内においてそのレベルが１３．５Ｖから８．５Ｖに階段状に変化する。次の水平周期ではｎ＋１番目のゲートラインに対応するゲートパルスＧＰ（ｎ＋１）が発生し同じく階段状にそのレベルが変化する。この間、画像信号Ｖｓｉｇは水平周期毎に対向電極の電位Ｖｃｏｍに対して極性が交互に反転する。所謂１Ｈ反転駆動が行なわれる。この様な動作によれば、垂直走査回路は個々のゲートパルスＧＰの印加を停止する直前一旦ゲートパルスの電圧レベルを下げた後立ち下げる事により画素に書き込まれた画像信号Ｖｓｉｇの電圧シフトを抑制する事ができる。
【００１８】以上説明した様にゲートパルスの立ち下がりを滑らかにしたり階段状とする事により画像信号の電圧シフトを抑制できる。かかるゲートパルスの波形整形は垂直走査回路の構成を工夫する事により達成できる。この場合、アクティブマトリクス型液晶表示装置の基板内に形成される回路部分に変形を加えても良いし、外部回路の部分を調整しても良い。但し外部回路部分でゲートパルスの波形整形を行なう場合には立ち下がりを鈍らす方法よりも階段状に変化させる方法の方が回路的に簡便であり且つ制御性が良い。」
　
　図１、図２から、それぞれ以下の事項が見て取れる。　 
（キ）図１（Ａ）より、ゲート電圧Ｖｇａｔｅは立ち上がりよりも立ち下がりが緩やかに下がっていること。
（ク）図２より、液晶画素ＬＰは、画素トランジスタＴｒを介して信号ラインに接続されていること。
　
（ケ）上記（カ）の「【００１１】【実施例】　・・・　各画素トランジスタＴｒのドレイン電極には信号ラインＹｍを介して水平駆動回路２が接続されており、選択された画素トランジスタＴｒを介して画像信号Ｖｓｉｇを各液晶画素ＬＰに書き込む。」の記載、及び上記（ク）の「液晶画素ＬＰは、画素トランジスタＴｒを介して信号ラインに接続されていること」、並びにアクティブマトリクス型液晶表示装置の技術常識からみて、液晶画素はソース電極を介して画素トランジスタと接続されていることは明らかである。
　
（コ）上記（カ）の「【００１１】【実施例】　・・・　アクティブマトリクス型液晶表示装置は、マトリクス状に配列された液晶画素ＬＰと、　・・・　なお、図示では一列分の液晶画素のみを表わしている。・・・又、各画素トランジスタＴｒのドレイン電極には信号ラインＹｍを介して水平駆動回路２が接続されており、選択された画素トランジスタＴｒを介して画像信号Ｖｓｉｇを各液晶画素ＬＰに書き込む。」の記載からみて、信号ラインは複数設けられていることは明らかである。　
　 
　これらの記載並びに図面に示された内容を総合すると、引用刊行物には、次の発明（以下、「引用発明」という。）が記載されていると認められる。　
　 
「複数のゲートラインと、前記複数のゲートラインに交差する複数の信号ラインと、前記複数のゲートラインと前記複数の信号ラインの各交点に対応して配置され、ゲート電極及びソース電極及びドレイン電極を備え、前記ゲートラインの一本に前記ゲート電極が接続され、前記信号ラインの一本に前記ドレイン電極が接続された複数の画素トランジスタと、前記画素トランジスタのソース電極にそれぞれ接続された複数の液晶画素と、前記複数のゲート電極の少なくとも一端に接続され、前記ゲートラインのうちの一本を順次選択し、該選択したゲートラインにゲートパルスを順次印加する垂直走査回路と、前記複数の液晶画素に、液晶層を挟んで対向する対向電極と、を有するアクティブマトリクス型液晶表示装置において、前記垂直走査回路は、前記ゲートパルスは立ち上がりに比較してたち下がりがなまらせて印加するアクティブマトリクス型液晶表示装置。」　 
　　 
４．対比　 
　本願発明と引用発明を対比する。　  
　  
　引用発明の「ゲートライン」、「信号ライン」、「ゲート電極」、「ソース電極」、「ドレイン電極」、「画素トランジスタ」、「液晶画素」、「ゲートパルス」、「垂直走査回路」が、それぞれ本願発明の「ゲート線」、「データ線」、「ゲート電極」、「ソース領域」、「ドレイン領域」、「薄膜トランジスタ」、「画素電極」、「パルス状のゲート電圧」、「ゲート線ドライバ」に相当する。　  
　  
　したがって、両者は、　  
「複数のゲート線と、前記複数のゲート線に交差する複数のデータ線と、前記複数のゲート線と前記複数のデータ線の各交点に対応して配置され、ゲート電極及びソース領域及びドレイン領域を備え、前記ゲート線の一本に前記ゲート電極が接続され、前記データ線の一本に前記ドレイン領域が接続された複数の薄膜トランジスタと、前記薄膜トランジスタのソース領域にそれぞれ接続された複数の画素電極と、前記複数のゲート電極の少なくとも一端に接続され、前記ゲート線のうちの一本を順次選択し、該選択したゲート線にパルス状のゲート電圧を順次印加するゲート線ドライバと、前記複数の画素電極に、液晶層を挟んで対向する対向電極と、を有するアクティブマトリクス型液晶表示装置において、前記ゲート線ドライバは、前記ゲート電圧は立ち上がりに比較してたち下がりがなまらせて印加するアクティブマトリクス型液晶表示装置。」　  
である点で一致し、次の点で相違する。　  
　  
相違点：　  
　本願発明が、「画素電極への電圧印加が終了してから、次の行の画素電極への電圧印加が開始されるまでの時間ｔの、少なくとも半分の時間ｔ／２をかけてたち下がる」のに対し、引用発明ではゲート電圧の立ち下がりと上記時間ｔとの関係が規定されていない点。  
　
５．判断　　 
　上記相違点につき検討すると、引用発明においても、本願発明と同様、ゲート電圧の立ち下がりをなまらせることにより、ドロップ電圧ΔＶを小さくさせることを目的としており、立ち下がりをなまらせるという技術手段を用いる際に、ある程度の立ち下がり時間を担保することは当然であって、その値をどの程度に設定するかは、当業者が適宜選択しうる設計事項にすぎない。　
　なお、本願発明において、「少なくとも半分の時間ｔ／２をかけてたち下がる」ようにしたことによる臨界的意義、又は格別の効果は特に示されておらず、その点からも、上記構成のようにすることは設計事項といわざるをえない。　
　
　また、本願発明によってもたらされる効果は、引用発明が奏するものであり、格別のものとはいえない。　  
　
６．むすび 　  
　以上のとおり、本願発明は、引用刊行物記載の発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。  
　  
　よって、結論のとおり審決する。