【事件の表示】
　平成　８年特許願第３１５８９４号「コンピュータキャッシュシステム」拒絶査定不服審判事件〔平成　９年　６月２４日出願公開、特開平　９−１６７１１６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯
　本願は、
平成８年１１月２７日付けの出願（優先日：１９９５年１２月１日，仏国）であって、
平成１５年７月２３日付けで審査請求がなされるとともに、同日付けで手続補正書が提出され、
平成１９年１月４日付けで拒絶理由通知（発送日：平成１９年１月９日）がなされ、
平成１９年４月４日付けで意見書が提出されるとともに、同日付けで手続補正書が提出され、
平成１９年７月１０日付けで拒絶査定（発送日：平成１９年７月１３日）がなされ、
これに対し、
平成１９年１０月１１日付けで拒絶査定不服審判請求がされるとともに、
平成１９年１１月９日付けで手続補正書が提出されたものである。
　なお、平成２１年１月１９日付けで審尋（発送日：平成２１年１月２０日）がなされ、これに対して、平成２１年４月１７日付けで回答書が提出されている。
　
２．本願発明
　本願の請求項１に係る発明（以下「本願発明」と記す。）は、上記平成１９年１１月９日付けの手続補正書により補正された特許請求の範囲の記載からみて、以下のとおりのものであると認める。
「プロセッサと、
　データブロックを記憶するための大量記憶サブシステムと、
　一部が、前記データブロックのうちの選択されたいずれかを一時記憶するためのアドレス指定可能な位置を備えるキャッシュメモリとして構成されるシステムメモリと、
　ハードウェア的に構成されたキャッシュマネージャと、
　前記プロセッサが接続されるローカルバス、
　前記システムメモリが接続されるメモリバス、
　前記キャッシュマネージャと大量記憶サブシステムが接続される周辺装置バス、および、
　前記ローカルバス、メモリバスおよび周辺装置バスを相互接続するバス間インターフェースを備えるバスシステムと
　を有するコンピュータであって、
　前記プロセッサは、前記バスシステム上に送出される要求によって前記キャッシュマネージャに特定のデータブロックが現在前記キャッシュメモリにあるかどうかを質問するプログラムを実行する動作をし、
　前記キャッシュマネージャは、
　−識別子によってそれぞれ同定される前記キャッシュメモリのアドレス指定可能な位置を現在そこに記憶されている任意の前記データブロックを識別する識別子および前記データブロックの状態フラグに対応付ける対応付け手段と、
　−前記対応付け手段に対するチェック要求に応じて前記特定のデータブロックが現在前記キャッシュメモリに存在するかどうかを調べるチェック手段と、
　−前記チェック手段が前記特定のデータブロックがキャッシュメモリに存在することを発見したとき、前記バスシステムを介して前記プログラムに“キャッシュ内にあり”標識を返す動作をする報告手段と
　を有し、
　前記プロセッサが前記プログラムを実行することによって、前記”キャッシュ内にあり”標識が応答され、前記プロセッサが、前記ローカルバス、前記バス間インターフェースおよび前記メモリバスからなる経路を介して、前記特定のデータブロックにアクセスするように制御される
　コンピュータ。」
　
　なお、上記平成１９年１１月９日付け手続補正書には「一次記憶する」とあるが、これは「一時記憶する」の誤記と認められるので上記のとおり認定した。
　
　
３．引用文献
　原審の拒絶査定の理由となった、上記平成１９年１月４日付けの拒絶理由通知で引用された特開平１−２８１５４５号公報（平成１年１１月１３日出願公開。以下「引用文献」と記す。）には、以下の事項が記載されている。
　
＜引用文献記載事項１＞
「メインメモリ（２５）と、キャッシュメモリ（２６）と、これらのメモリ間のデータの転送を制御するアダプタ制御部（２４）と、を有する本体システム（１３）と、データを格納する入出力装置（１７）が接続され、管理テーブル（１８Ｂ）と該管理テーブル（１８Ｂ）を制御するキャッシュ制御部（１９）とを有するコントローラ（１１）と、を備え、前記本体システム（１３）からのアクセスアドレス情報により前記管理テーブル（１８Ｂ）を探索し、要求データが前記キャッシュメモリ（２６）にあるキャッシュヒット時にはデータの転送を前記メインメモリ（２５）と前記キャッシュメモリ（２６）との間で行なうようにしたことを特徴とするキャッシュメモリ制御方式。」（特許請求の範囲）
　
＜引用文献記載事項２＞
「本発明は、ディスク装置などの入出力装置中のデータの内、参照頻度の高いデータをキャッシュメモリに複写しておき、キャッシュメモリからの直接転送により高速アクセスを実現するキャッシュメモリ制御方式に関する。
　近年のプロセッサ（ＣＰＵ）の性能向上に伴い、ギガバイト以上の大容量の記憶装置をサポートするシステムが開発されており、アクセスの集中によるレスポンス時間の状態がシステム性能上ネックとなっている。
　この対策として、キャッシュメモリを付加したキャッシュ制御を採用することが一般的である。」（第２頁上左欄第６行〜同頁同欄第１７行）
　
＜引用文献記載事項３＞
「第２図は本発明を実施するためのブロック図である。
第２図において、１１はコントローラであるディスク制御アダプタであり、マイクロプロセッサ（ＭＰＵ）１２などで構成され、本体システム１３からのコマンド解析処理、コマンド実行処理、データ処理などをプログラムの実行によって行なう。」（第３頁上右欄第１６行〜同頁下左欄第４行）
　
＜引用文献記載事項４＞
「１４はシステムバスコントローラであり、Ｉ／Ｏバス１５に接続され、本体システム１３とコマンド、データのやりとりを行なう。１６は入出力コントローラであり、ディスク装置１７に接続され、ディスク装置１７との入出力制御を行なう。１８ＡはＲＡＭであり、ＲＡＭ１８Ａ内には管理テーブル１８Ｂが設けられ、この管理テーブル１８Ｂはキャッシュ制御部９により探索処理、ＬＲＵ処理などが行なわれる。２０はＲＯＭであり、ＭＰＵ１２が実行するプログラムを格納する。」（第３頁下左欄第５行〜同頁下左欄第１４行）
　
＜引用文献記載事項５＞
「一方、本体システム１３は、ＣＰＵ２１、ＲＯＭ２２、システムバスコントローラ２３、アダプタ制御部２４、メインメモリ２５およびキャッシュメモリ２６を有している。」（第３頁下左欄第１５行〜同頁同欄第１８行）
　
＜引用文献記載事項６＞
「システムバスコントローラ２３はＩ／Ｏバス１５に接続され、アダプタ１１とのコマンド、データのやりとりを行なう。ＲＯＭ２２にはＣＰＵ２１が実行するプログラムが格納されている。」（第３頁下左欄第１９行〜同頁下右欄第２行）
　
＜引用文献記載事項７＞
「キャッシュメモリ２６はメインメモリ２５の一部として構成され、例えば４メガバイト程度の容量を有している。キャッシュメモリ２６とメインメモリ２５とはＩ／Ｏバス１５より高速なメモリバス２７を介して接続されている。」（第３頁下右欄第３行〜同頁同欄第７行）
　
＜引用文献記載事項８＞
「次に、第４図に基づいてリード時およびライト時の処理を説明する。
　ＣＰＵ２１よりのリ一ド／ライトコマンドによりアダプタ制御部２４でアダプタコマンドの起動処理がステップＳ１１で行なわれると、コマンドはシステムバスコントローラ２３，１４を介してＭＰＵ１２に与えられ、ＭＰＵ１２は与えられたコマンドを解析し、リードまたはライトコマンド受信を判定すると、キャッシュ制御部１９にキャッシュ制御を命じる。」（第４頁上左欄第９行〜同頁同欄第１８行）
　
＜引用文献記載事項９＞
「キャッシュ制御部１９は、ステップＳ１２で要求アドレス情報をもとにキャッシュ制御のためのパラメータを作成し、ステップＳ１３でパラメータをもとに管理テーブル１８Ｂを探索する。
　次に、キャッシュ制御部１９はステップＳ１４へ進み、ヒット、ミスヒットの判定を行ない、ヒット時にはステップＳ１５でコマンドがライトかリードかを判定する。ライト時にはステップＳ１６でメインメモリ２５の指定領域からディスク装置１７ヘライトの処理を行なうとともに、ステップＳ１７で指定領域からキャッシュメモリ２６への転送を本体システム１３に依頼する。」（第４頁上左欄第１９行〜同頁上右欄第１０行）
　
＜引用文献記載事項１０＞
「アダプタ制御部２４では、ステップＳ１８で依頼処理を判別し、ステップＳ１９でメインメモリ２５の指定領域からキャッシュメモリ２６への転送処理を行ない、転送処理が終了したら、ＣＰＵ２１に終了通知を出す。」（第４頁上右欄第１１行〜同頁同欄第１５行）
　
＜引用文献記載事項１１＞
「一方、ステップＳ１５でコマンドがリードであるときは、ステップＳ２０へ進み、要求データを格納してある領域のアドレスを本体システム１３に通知する。」（第４頁上右欄第１６行〜同頁同欄第１９行）
　
＜引用文献記載事項１２＞
「本体システム１３のアダプタ制御部２４では依頼処理を判定し、ステップＳ２１でキャッシュメモリ２６からメインメモリ２５の指定領域へデータ転送処理し、処理が終了したら、ＣＰＵ２１に終了通知を出す。」（第４頁上右欄第２０行〜同頁下左欄第４行）
　
＜引用文献記載事項１３＞
「また、ステップＳ１４で判定がミスヒットのときは、ステップＳ２２でコマンドがリードかライトかを判定し、リードのときは、ステップＳ２３でディスク装置１７からキャッシュメモリ２６にデータのリード処理を行ない、その後はステップＳ２０，Ｓ１８，Ｓ２１の処理を行なう。」（第４頁下左欄第５行〜同頁同欄第１０行）
　
＜引用文献記載事項１４＞
「一方、ステップＳ２２でコマンドがライトのときは、ステップＳ２４でメインメモリ２５の指定領域からディスク装置１７ヘデータのライト処理を行ない、ステップＳ２５では依頼処理を行なわない。」（第４頁下左欄第１１行〜同頁同欄第１５行）
　
＜引用文献記載事項１５＞
「この場合には、アダプタ制御部２４はステップＳ１８で依頼処理がないことを判定し、ＣＰＵ２１に終了通知を出す。」（第４頁下左欄第１６行〜同頁同欄第１８行）
　
＜引用文献記載事項１６＞
　本体システム（１３）内において、ＣＰＵ（２１）とシステムバスコントローラ（２３）がメモリバス（２７）によって接続されていることが示されているブロック図（第２図）
　
　
４．引用発明の認定
　
（１）引用文献記載の「キャッシュメモリ制御方式」は、上記引用文献記載事項１のとおり「メインメモリ（２５）と、キャッシュメモリ（２６）と、これらのメモリ間のデータの転送を制御するアダプタ制御部（２４）と、を有する本体システム（１３）」を備えるものである。
　さらに上記引用文献記載事項５のとおり、該「本体システム（１３）は、「ＣＰＵ２１」「システムバスコントローラ２３」も有している。
　また、上記引用文献記載事項７のとおり、前記「キャッシュメモリ２６はメインメモリ２５の一部として構成され」ている。
　従って、引用文献記載の「キャッシュメモリ制御方式」は「ＣＰＵ（２１）と、メインメモリ（２５）と、該メインメモリ（２５）の一部として構成されるキャッシュメモリ（２６）と、これらのメモリ間のデータの転送を制御するアダプタ制御部（２４）と、システムバスコントローラ（２３）を有する本体システム（１３）」を備えていると言える。
　
（２）また、引用文献記載の「キャッシュメモリ制御方式」は、上記引用文献記載事項１のとおり、「データを格納する入出力装置（１７）、が接続され、管理テーブル（１８Ｂ）と該管理テーブル（１８Ｂ）を制御するキャッシュ制御部（１９）とを有するコントローラ（１１）」も備えている。
　さらに、上記引用文献記載事項３、４等から明らかなように、該「コントローラ（１１）」は、「マイクロプロセッサ（ＭＰＵ）１２」と、「システムバスコントローラ」（１４）も有している。
　そして、前記「データを格納する入出力装置」としては、上記引用文献記載事項２、４等記載のように、ギガバイト以上の「大容量」の「ディスク装置」が挙げられている。
　従って、引用文献記載の「キャッシュメモリ制御方式」は
「大容量のディスク装置（１７）が接続され、ＭＰＵ（１２）と、管理テーブル（１８Ｂ）と該管理テーブル（１８Ｂ）を制御するキャッシュ制御部（１９）とシステムバスコントローラ（１４）を有するコントローラ（１１）」も備えていると言える。
　
（３）そして、上記引用文献記載事項７の如く、この「キャッシュメモリ２６とメインメモリ２５とは」「メモリバス２７を介して接続されている」ものであり、また上記引用文献記載事項１６から明らかなように、前記「ＣＰＵ（２１）」と前記「システムバスコントローラ（２３）」も前記「メモリバス（２７）」によって接続されている。
　また、上記引用文献記載事項４、６等から明らかなように、「前記システムバスコントローラ（２３）と前記システムバスコントローラ（１４）とは、Ｉ／Ｏバス（１５）に接続されている」と言える。
　従って、引用文献記載の「キャッシュメモリ制御方式」は、
「前記ＣＰＵ（２１）と前記メインメモリ（２５）と前記キャッシュメモリ（２６）と前記システムバスコントローラ（２３）はメモリバス（２７）によって接続され、前記システムバスコントローラ（２３）と前記システムバスコントローラ（１４）とは、Ｉ／Ｏバス（１５）に接続された」ものであると言える。
　
（４）引用文献記載の「キャッシュメモリ制御方式」が行うキャッシュ処理は、まず、上記引用文献記載事項８のとおり「ＣＰＵ２１よりのリ一ド／ライトコマンドによりアダプタ制御部２４でアダプタコマンドの起動処理が行なわれ」、「コマンドはシステムバスコントローラ２３、１４を介してＭＰＵ１２に与えられ」、「ＭＰＵ１２は与えられたコマンドを解析し、リードまたはライトコマンド受信を判定すると、キャッシュ制御部１９にキャッシュ制御を命じる」ことで行われる処理である、
　すなわち、引用文献記載の「キャッシュメモリ制御方式」は
　「前記ＣＰＵ（２１）よりのリ一ド／ライトコマンドをによりアダプタ制御部（２４）でアダプタコマンドの起動処理が行なわれ、
　該コマンドは前記システムバスコントローラ（２３）、（１４）を介して前記ＭＰＵ（１２）に与えられ、
　前記ＭＰＵ（１２）は与えられたコマンドを解析し、リードまたはライトコマンド受信を判定すると、前記キャッシュ制御部（１９）にキャッシュ制御を命じる」ものである。
　
（５）また、前記「キャッシュ制御部（１９）」は上記引用文献記載事項９のとおり、「要求アドレス情報をもとにキャッシュ制御のためのパラメータを作成し」、該「パラメータをもとに管理テーブル１８Ｂを探索」し「ヒット、ミスヒットの判定」と「コマンドがライトかリードか」の判定を行ない、　「ヒット」で「ライト」の時には、「メインメモリ２５の指定領域からディスク装置１７ヘライトの処理を行なうとともに」、「指定領域からキャッシュメモリ２６への転送を本体システム１３に依頼する」ものである。
　また、前記「判定」が「ヒット」で「リード」の時には、「キャッシュ制御部（１９）」は上記引用文献記載事項１１記載のとおり、「要求データを格納してある領域のアドレスを本体システム１３に通知する」。
　また、前記「判定」が「ミスヒット」で「リード」の時には、上記引用文献記載事項１３のとおり、「ディスク装置１７からキャッシュメモリ２６．にデータのリード処理を行ない、」その後は「ステップＳ２０」の処理、すなわち「要求データを格納してある領域のアドレスを本体システム１３に通知する」処理を行なう。
　さらに、前記「判定」が「ミスヒット」で「ライト」の時には、上記引用文献記載事項１４のとおり、「依頼処理を行なわない」で、「メインメモリ２５の指定領域からディスク装置１７ヘデータのライト処理」のみを行なう。
　そして、上記引用文献記載事項１２の「本体システム１３のアダプタ制御部２４では依頼処理を判定し、ステップＳ２１でキャッシュメモリ２６からメインメモリ２５の指定領域へデータ転送処理し」との記載から見て、上記「要求データを格納してある領域のアドレスを本体システム１３に通知する」ことが本体システム（１３）への「キャッシュメモリ２６からメインメモリ２５の指定領域へデータ転送処理」の「依頼」を伴うものであることは明らかである。
　従って、「前記キャッシュ制御部（１９）」は、
「要求アドレス情報をもとにキャッシュ制御のためのパラメータを作成し、該パラメータをもとに前記管理テーブル（１８Ｂ）を探索しヒット、ミスヒットの判定とコマンドがライトかリードかの判定を行ない、
　該判定がヒットでライトの時には、前記メインメモリ（２５）の指定領域から前記ディスク装置（１７）ヘライトの処理を行なうとともに、該指定領域から前記キャッシュメモリ（２６）への転送を前記本体システム（１３）に依頼し、
　前記判定がヒットでリードの時には、要求データを格納してある領域のアドレスを前記本体システム（１３）に通知するとともに、前記キャッシュメモリ（２６）から前記メインメモリ（２５）の指定領域へデータ転送処理を前記本体システム（１３）に依頼し
　前記判定がミスヒットでリードの時には、前記ディスク装置（１７）から前記キャッシュメモリ（２６）にデータのリード処理を行ない、要求データを格納してある領域のアドレスを本体システム１３に通知するとともに、前記キャッシュメモリ（２６）から前記メインメモリ（２５）の指定領域へデータ転送処理を前記本体システム（１３）に依頼し
　前記判定がミスヒットでライトの時には、依頼処理を行なわないで、前記メインメモリ（２５）の指定領域から前記ディスク装置（１７）ヘデータのライト処理を行なうものである」と言える。
　
（６）そして、前記「アダプタ制御部２４」は上記引用文献記載事項１０、１２、１５記載のように、「依頼処理を判定」する。
　該依頼が前記メインメモリ（２５）の指定領域から前記キャッシュメモリ（２６）への転送である場合には、上記引用文献記載事項１０のとおり、「メインメモリ２５の指定領域からキャッシュメモリ２６への転送処理を行ない、転送処理が終了したら、ＣＰＵ２１に終了通知を出す。」
　また、該依頼が前記キャッシュメモリ（２６）から前記メインメモリ（２５）の指定領域へのデータ転送処理である場合には、上記引用文献記載事項１２のとおり「キャッシュメモリ２６からメインメモリ２５の指定領域へデータ転送処理し、処理が終了したら、ＣＰＵ２１に終了通知を出す。」
　「依頼処理がない」場合には上記引用文献記載事項１５のとおり「ＣＰＵ２１に終了通知を出す。」
　従って、「前記アダプタ制御部（２４）」は、
「前記キャッシュ制御部（１９）からの依頼を判定し、
　　該依頼が前記メインメモリ（２５）の指定領域から前記キャッシュメモリ（２６）への転送である場合には、前記メインメモリ（２５）の指定領域から前記キャッシュメモリ（２６）への転送処理を行ない、転送処理が終了したら、前記ＣＰＵ（２１）に終了通知を出し、
　前記依頼が前記キャッシュメモリ（２６）から前記メインメモリ（２５）の指定領域へのデータ転送処理である場合には、前記キャッシュメモリ（２６）から前記メインメモリ（２５）の指定領域へデータ転送処理し、処理が終了したら、前記ＣＰＵ（２１）に終了通知を出し
　依頼がない場合には前記ＣＰＵ（２１）に終了通知を出すものである。」と言える。
　
　
　以上（１）〜（６）をまとめると、引用文献には下記の引用発明が記載されていると認められる。
　
＜引用発明＞
「ＣＰＵ（２１）と、メインメモリ（２５）と、該メインメモリ（２５）の一部として構成されるキャッシュメモリ（２６）と、これらのメモリ間のデータの転送を制御するアダプタ制御部（２４）と、システムバスコントローラ（２３）を有する本体システム（１３）と、
　大容量のディスク装置（１７）が接続され、ＭＰＵ（１２）と、管理テーブル（１８Ｂ）と該管理テーブル（１８Ｂ）を制御するキャッシュ制御部（１９）とシステムバスコントローラ（１４）を有するコントローラ（１１）とを備え
　前記ＣＰＵ（２１）と前記メインメモリ（２５）と前記キャッシュメモリ（２６）と前記システムバスコントローラ（２３）はメモリバス（２７）によって接続され、前記システムバスコントローラ（２３）と前記システムバスコントローラ（１４）とは、Ｉ／Ｏバス（１５）に接続された
　キャッシュメモリ制御方式であって、
　前記ＣＰＵ（２１）よりのリ一ド／ライトコマンドによりアダプタ制御部（２４）でアダプタコマンドの起動処理が行なわれ、
　該コマンドは前記システムバスコントローラ（２３）、（１４）を介して前記ＭＰＵ（１２）に与えられ、
　前記ＭＰＵ（１２）は与えられたコマンドを解析し、リードまたはライトコマンド受信を判定すると、前記キャッシュ制御部（１９）にキャッシュ制御を命じ、
　前記キャッシュ制御部（１９）は、
　要求アドレス情報をもとにキャッシュ制御のためのパラメータを作成し、該パラメータをもとに前記管理テーブル（１８Ｂ）を探索し、ヒット、ミスヒットの判定とコマンドがライトかリードかの判定を行ない、
　該判定がヒットでライトの時には、前記メインメモリ（２５）の指定領域から前記ディスク装置（１７）ヘライトの処理を行なうとともに、該指定領域から前記キャッシュメモリ（２６）への転送を前記本体システム（１３）に依頼し、
　前記判定がヒットでリードの時には、要求データを格納してある領域のアドレスを前記本体システム（１３）に通知するとともに、前記キャッシュメモリ（２６）から前記メインメモリ（２５）の指定領域へデータ転送処理を前記本体システム（１３）に依頼し
　前記判定がミスヒットでリードの時には、前記ディスク装置（１７）から前記キャッシュメモリ（２６）にデータのリード処理を行ない、要求データを格納してある領域のアドレスを本体システム１３に通知するとともに、前記キャッシュメモリ（２６）から前記メインメモリ（２５）の指定領域へデータ転送処理を前記本体システム（１３）に依頼し
　前記判定がミスヒットでライトの時には、依頼処理を行なわないで、前記メインメモリ（２５）の指定領域から前記ディスク装置（１７）ヘデータのライト処理を行なうものであり、
　前記アダプタ制御部（２４）は
　前記キャッシュ制御部（１９）からの依頼を判定し、
　　該依頼が前記メインメモリ（２５）の指定領域から前記キャッシュメモリ（２６）への転送である場合には、前記メインメモリ（２５）の指定領域から前記キャッシュメモリ（２６）への転送処理を行ない、転送処理が終了したら、前記ＣＰＵ（２１）に終了通知を出し、
　前記依頼が前記キャッシュメモリ（２６）から前記メインメモリ（２５）の指定領域へのデータ転送処理である場合には、前記キャッシュメモリ（２６）から前記メインメモリ（２５）の指定領域へデータ転送処理し、処理が終了したら、前記ＣＰＵ（２１）に終了通知を出し
　依頼がない場合には前記ＣＰＵ（２１）に終了通知を出すものである
　キャッシュメモリ制御方式」
　
　
５．対比
　以下に、本願発明と引用発明とを比較する。
（１）引用発明の「キャッシュメモリ制御方式」が「コンピュータ」であることは明らかであり、引用発明と本願発明とはともに「コンピュータ」で有る点で共通する。
　
（２）そして、引用発明における「ＣＰＵ（２１）」は、「プロセッサ」に他ならないものであるから、本願発明における「プロセッサ」に相当するものである。
　
（３）引用発明における「ディスク装置（１７）」および「コントローラ（１１）」は、本願発明における「大量記憶サブシステム」に対応付けられるものであるところ、該「ディスク装置（１７）」と「コントローラ（１１）」は「本体システム（１３）」と共に「キャッシュメモリ制御方式」を構成しているのであるから「サブシステム」とも言えるものであり、さらに、引用発明における「ディスク装置（１７）」は「大容量の」ものであるから、該「サブシステム」は「大量記憶」をするものである。
　従って、引用発明における「ディスク装置（１７）」および「コントローラ（１１）」と、本願発明における「大量記憶サブシステム」とは、「データ」「を記憶するための大量記憶サブシステム」と言える点で共通する。
　
（４）引用発明における「メインメモリ（２５）」は、本願発明における「システムメモリ」に対応付けられるものであるところ、引用発明においては「キャッシュメモリ（２６）」が「前記メインメモリ（２５）の一部として構成され」ているのであるから、引用発明における「メインメモリ（２５）」と、本願発明における「システムメモリ」とは、「一部が、前記データ」「のうちの選択されたいずれかを一時記憶するためのアドレス指定可能な位置を備えるキャッシュメモリとして構成されるシステムメモリ」と言える点で共通する。
　なお、「キャッシュメモリ制御方式」とは、「ディスク装置などの入出力装置中のデータの内、参照頻度の高いデータをキャッシュメモリに複写しておき、キャッシュメモリからの直接転送により高速アクセスを実現する」（上記引用文献記載事項１参照）ものを言い、「メモリ」は通常「アドレス指定可能な位置を備える」ので、引用発明における「キャッシュメモリ（２６）」が「ディスク装置（１７）」内のデータの選択された一部を一時記憶するものであり、アドレス指定可能な位置を備えるものであることは明らかである。
　
（５）引用発明における「コントローラ（１１）」は、「管理テーブル（１８Ｂ）と該管理テーブル（１８Ｂ）を制御するキャッシュ制御部（１９）」を有するものであるから「キャッシュマネージャ」としての機能をも兼ね備えるものであり、しかも、該「コントローラ（１１）」は「ＭＰＵ（１２）」などのハードウェアで構成されているのであるから「ハードウェア的に構成され」ていることは明らかである。
　従って、引用発明と本願発明とは、「ハードウェア的に構成されたキャッシュマネージャ」を有している点で共通する。
　なお、本願発明における「ハードウェア的に構成された」なる記載は、必ずしもその技術的意味が明確なものではないが、本願明細書の段落【００５２】の「キャッシュマネージャ３０の詳細な実施態様については、当業者には完全に専用とされるハードウエアを用いる方法あるいはＡＳＩＣ設計等の多数の方法でこれを実施することが可能であることは明らかであろう。また、マイクロコントローラによる方法を用いることもできる。」との記載を参酌すれば、引用文献のコントローラ（１１）の如き「ＭＰＵ」などで構成されるものも、「ハードウェア的に構成された」ものと解される。
　また、本願特許請求の範囲の【請求項２】の「前記キャッシュマネージャおよび大量記憶サブシステムは前記周辺装置バスへの同じインターフェースを共用する」なる記載や、本願発明の詳細な説明の段落【００２７】の「キャッシュマネージャ３０は好適には（図３に示すような）自己のインターフェースを介して周辺装置バスに接続されるか、あるいは周辺装置コントローラ１７に一体化されてコントローラ１７と同じインターフェースを介して周辺装置バスにインターフェースする。」、段落【００４９】の「前述したように、キャッシュマネージャ３０を周辺装置コントローラ１７の一部として、周辺装置コントローラ１７と同じインターフェースを介してバス１５とインターフェースするようにすることができる。この場合、コントローラ１７がＤＭＡ（ＭＡＳＴＥＲ）機能を有する場合、キャッシュマネージャはキャッシュメモリとの間のブロック転送が必要である場合にその実行をコントローラ１７に直接命令することができる。」等の記載から見て、「キャッシュマネージャ」と「大量記憶サブシステム」内の「周辺装置コントローラ」が一体化されている構成が、本願発明に含まれることは明らかである。
　
（６）引用発明における「Ｉ／Ｏバス（１５）」は本願発明における「周辺装置バス」に対応付けられるものであるところ、「システムバスコントローラ（１４）」が「Ｉ／Ｏバス（１５）に接続され」ているのであるから、引用発明も「前記キャッシュマネージャと大量記憶サブシステムが接続される周辺装置バス」を有している。
　そして、「前記ＣＰＵ（２１）と前記メインメモリ（２５）と前記キャッシュメモリ（２６）と前記システムバスコントローラ（２３）はメモリバス（２７）によって接続され、前記システムバスコントローラ（２３）と前記システムバスコントローラ（１４）とは、Ｉ／Ｏバス（１５）に接続され」ている。すなわち、引用発明においては「前記プロセッサと前記システムメモリと前記周辺装置バスを相互接続するバス間インターフェースを備えるバスシステム」が採用されているといえる。
　一方、本願発明における「バスシステム」も「前記プロセッサと前記システムメモリと前記周辺装置バスを相互接続するバス間インターフェースを備えるバスシステム」とも言えるものである。
　してみると、引用発明も本願発明も
「前記キャッシュマネージャと大量記憶サブシステムが接続される周辺装置バス、および、」
　前記プロセッサと前記システムメモリと前記「周辺装置バスを相互接続するバス間インターフェースを備えるバスシステム」を備える点で共通する。
　
（７）引用発明においては「前記ＣＰＵ（２１）よりのリ一ド／ライトコマンド」が「前記キャッシュ制御部（１９）」による「管理テーブル（１８Ｂ）を探索」する処理につながるのであるから、引用発明の「ＣＰＵ（２１）」と、本願発明の「プロセッサ」とは、「前記バスシステム上に送出される要求によって前記キャッシュマネージャに特定のデータ」「が現在前記キャッシュメモリにあるかどうかを質問するプログラムを実行する動作をし」ている点で共通する。
　
（８）引用発明における「コントローラ（１１）」は「管理テーブル（１８Ｂ）を制御するキャッシュ制御部（１９）」を有し、該「キャッシュ制御部（１９）」は「要求アドレス情報をもとにキャッシュ制御のためのパラメータを作成し、該パラメータをもとに前記管理テーブル（１８Ｂ）を探索し」、
「要求データを格納してある領域のアドレスを前記本体システム（１３）に通知する」のであるから、引用発明の「コントローラ（１１）」が「要求データを格納してある領域のアドレス」と「要求アドレス情報」とを対応付ける手段を有していることは明らかである。
　そして、引用発明における「要求データを格納してある領域のアドレス」は、「前記キャッシュメモリのアドレス指定可能な位置」を「同定」する「識別子」に他ならないものである。
　また、引用発明における「要求アドレス情報」は本願発明における「現在そこに記憶されている任意の前記データブロックを識別する識別子」に対応付けられられるものであるところ、両者は「現在そこに記憶されている任意の前記データ」「を識別する識別子」と言える点で共通する。
　してみると、引用発明における「コントローラ（１１）」と本願発明における「キャッシュマネージャ」とは、「識別子によってそれぞれ同定される前記キャッシュメモリのアドレス指定可能な位置を現在そこに記憶されている任意の前記データ」「を識別する識別子」「に対応付ける対応付け手段」を有している点で共通する。
　
（９）引用発明における「コントローラ（１１）」内の「キャッシュ制御部（１９）」は「要求アドレス情報をもとにキャッシュ制御のためのパラメータを作成し、該パラメータをもとに前記管理テーブル（１８Ｂ）を探索しヒット、ミスヒットの判定とコマンドがライトかリードかの判定を行な」うのであるから、引用発明における「コントローラ（１１）」と本願発明における「キャッシュマネージャ」とは、「前記対応付け手段に対するチェック要求に応じて前記特定のデータ」「が現在前記キャッシュメモリに存在するかどうかを調べるチェック手段」を備える点でも共通する。
　
（１０）引用発明における「コントローラ（１１）」内の「キャッシュ制御部（１９）」は、
「要求アドレス情報をもとにキャッシュ制御のためのパラメータを作成し、該パラメータをもとに前記管理テーブル（１８Ｂ）を探索し、ヒット、ミスヒットの判定とコマンドがライトかリードかの判定を行ない、
　該判定がヒットでライトの時には、前記メインメモリ（２５）の指定領域から前記ディスク装置（１７）ヘライトの処理を行なうとともに、該指定領域から前記キャッシュメモリ（２６）への転送を前記本体システム（１３）に依頼し、
　前記判定がヒットでリードの時には、要求データを格納してある領域のアドレスを前記本体システム（１３）に通知するとともに、前記キャッシュメモリ（２６）から前記メインメモリ（２５）の指定領域へデータ転送処理を前記本体システム（１３）に依頼し
　前記判定がミスヒットでリードの時には、前記ディスク装置（１７）から前記キャッシュメモリ（２６）にデータのリード処理を行ない、要求データを格納してある領域のアドレスを本体システム１３に通知するとともに、前記キャッシュメモリ（２６）から前記メインメモリ（２５）の指定領域へデータ転送処理を前記本体システム（１３）に依頼し
　前記判定がミスヒットでライトの時には、依頼処理を行なわないで、前記メインメモリ（２５）の指定領域から前記ディスク装置（１７）ヘデータのライト処理を行なうもの」である。
　すなわち、「依頼」は、「ヒット」したときと、「ミスヒット」で「前記ディスク装置（１７）から前記キャッシュメモリ（２６）にデータのリード処理を行な」ったときになされ、これ以外のときには「依頼」はなされないのであるから、当該「依頼」は「キャッシュ内にあり」を意味するものに他ならない。
　してみると、引用発明における「コントローラ（１１）」と本願発明における「キャッシュマネージャ」とは、「前記チェック手段が前記特定のデータ」「がキャッシュメモリに存在することを発見したとき、前記バスシステムを介して」「“キャッシュ内にあり”」である旨「を返す動作をする報告手段」を備える点でも共通する。
　
（１１）引用発明における「アダプタ制御部（２４）」が行う「データ転送処理」は、本願発明における「プロセッサ」が「前記特定のデータブロックにアクセスする」ことに対応付けられるものである。
　本願発明の詳細な説明の段落【００２９】には「キャッシュマネージャはキャッシュメモリ内のこのデータブロックが記憶された位置を報告し、オペレーティングシステムはそれを必要な位置にコピーする。」とあり、本願における「前記特定のデータブロックにアクセスする」ことが「データ転送処理」を排除するものではないことは明らかである。
　そして、引用発明における「アダプタ制御部（２４）」は
「前記キャッシュ制御部（１９）からの依頼を判定し、
　　該依頼が前記メインメモリ（２５）の指定領域から前記キャッシュメモリ（２６）への転送である場合には、前記メインメモリ（２５）の指定領域から前記キャッシュメモリ（２６）への転送処理を行ない、転送処理が終了したら、前記ＣＰＵ（２１）に終了通知を出し、
　前記依頼が前記キャッシュメモリ（２６）から前記メインメモリ（２５）の指定領域へのデータ転送処理である場合には、前記キャッシュメモリ（２６）から前記メインメモリ（２５）の指定領域へデータ転送処理し、処理が終了したら、前記ＣＰＵ（２１）に終了通知を出し、
　依頼がない場合には前記ＣＰＵ（２１）に終了通知を出すもの」
であるから、引用発明と本願発明とは
「「前記”キャッシュ内にあり”」である旨「が応答され、」前記周辺装置バスを介さずに、「前記特定のデータ」「にアクセスするように制御される」点で共通する。
　
　よって、本願発明と引用発明とは以下の点で一致する。
　
＜一致点＞
「プロセッサと、
　データ」「を記憶するための大量記憶サブシステムと、
　一部が、前記データ」「のうちの選択されたいずれかを一時記憶するためのアドレス指定可能な位置を備えるキャッシュメモリとして構成されるシステムメモリと、
　ハードウェア的に構成されたキャッシュマネージャと、」
「前記キャッシュマネージャと大量記憶サブシステムが接続される周辺装置バス、および、」
　前記プロセッサと前記システムメモリと前記「周辺装置バスを相互接続するバス間インターフェースを備えるバスシステムと
　を有するコンピュータであって、
　前記プロセッサは、前記バスシステム上に送出される要求によって前記キャッシュマネージャに特定のデータ」「が現在前記キャッシュメモリにあるかどうかを質問するプログラムを実行する動作をし、
　前記キャッシュマネージャは、
　−識別子によってそれぞれ同定される前記キャッシュメモリのアドレス指定可能な位置を現在そこに記憶されている任意の前記データ」「を識別する識別子」「に対応付ける対応付け手段と、
　−前記対応付け手段に対するチェック要求に応じて前記特定のデータ」「が現在前記キャッシュメモリに存在するかどうかを調べるチェック手段と、
　−前記チェック手段が前記特定のデータ」「がキャッシュメモリに存在することを発見したとき、前記バスシステムを介して」「“キャッシュ内にあり”」である旨「を返す動作をする報告手段と
　を有し、」
　「前記”キャッシュ内にあり”」である旨「が応答され、」前記周辺装置バスを介さずに、「前記特定のデータ」「にアクセスするように制御される
　コンピュータ。」
　
　
　しかして、本願発明と引用発明との間には、以下の点に相違が認められる。
　
＜相違点１＞
　本願発明においては、「大量記憶サブシステム」、「キャッシュメモリ」、「対応付け手段」、「チェック手段」、「報告手段」等の各手段が扱うデータがデータ「ブロック」である、換言すれば、「ブロック」単位でキャッシュ管理を行うのに対し、引用文献には如何なる単位でキャッシュ管理がなされるのかが明示されていない点。
　
＜相違点２＞
　本願発明における対応付け手段は、キャッシュメモリのアドレス指定可能な位置を「前記データブロックの状態フラグ」にも対応付けているのに対し、引用文献には管理テーブル（１８Ｂ）が前記データブロックの状態フラグをも対応付けている旨の明示は無い点。
　
＜相違点３＞
　本願発明における報告手段が返す情報が、“キャッシュ内にあり”「標識」であるのに対し、引用発明における「依頼」が”キャッシュ内にあり”を意味することは明らかではあるものの、当該「依頼」が如何なる形式のデータでなされるのかに付いての明示は、引用文献には無い点。
　
＜相違点４＞
　本願発明においては、「応答」が「前記プロセッサが前記プログラムを実行することによって」なされ、「前記プロセッサ」が前記特定のデータブロックにアクセスするものであるのに対し、引用発明においては「前記アダプタ制御部（２４）」が依頼処理を判定しメインメモリ（２５）の指定領域とキャッシュメモリ（２６）間の転送処理を行なっている点。
　
＜相違点５＞
　本願発明におけるバスシステムは「前記プロセッサが接続されるローカルバス、　前記システムメモリが接続されるメモリバス、　前記キャッシュマネージャと大量記憶サブシステムが接続される周辺装置バス、および、　前記ローカルバス、メモリバスおよび周辺装置バスを相互接続するバス間インターフェースを備える」ものであり、プロセッサが前記特定のデータブロックにアクセスする際に、「前記ローカルバス、前記バス間インターフェースおよび前記メモリバスからなる経路を介して」アクセスするものであるのに対し、引用発明においては「ＣＰＵ（２１）」と「メインメモリ（２５）」とが「メモリバス（２７）」によって接続され、「システムバスコントローラ（２３）」が「Ｉ／Ｏバス（１５）」と「メモリバス（２７）」とを接続する構成を採用しているため、「ＣＰＵ（２１）」と「メインメモリ（２５）」間に「バス間インターフェース」は存在しない点。
　
　
６．判断
　以下に、上記相違点について検討する。
　
＜相違点１について＞
　ブロック単位でキャッシュを行うことは、証拠をあげるまでもない技術常識的な周知慣用技術に他ならないものであり（必要があれば特開平０７−２５３９３５号公報（平成７年１０月３日出願公開。「ブロック番号」を用いた管理をしている点。）、特開平０６−２４３１０８号公報（平成６年９月２日出願公開。特に段落【０００８】【００２６】【００２７】等の「データ・ブロック」に関する記載。）、特開平０３−０６３７４１号公報（平成３年３月１９日出願公開。第４頁上右欄第５行〜第１７行の「ディスク装置４０００の最小の記憶単位をセクタとし、その複数倍の大きさのまとまりをブロックとすると、キャッシュ・メモリ３０２０はセクタ単位でアドレスできるメモリで、全体が複数のブロックに分解されていて、ブロック単位でディスク・データを格納し、セクタ単位でのアクセスが行われる。
　ディレクトリ３０１０は、キャッシュ・メモリ３０２０内のブロックに対応したエントリを持つメモリで、第４図に示すように、各エントリにはキャッシュ・メモリ３０２０の対応するブロックに格納されているディスク装置４０００のデータブロックのアドレスが記憶されている。」等の記載。）等参照。）、引用発明におけるキャッシュの単位を「ブロック」とすることは、当業者であれば当然の如く採用する事項にすぎない。
　
＜相違点２について＞
　データブロックの状態が分からなくては正常なキャッシュができないことは明らかであり、個々のデータブロックの状態フラグを記憶することも証拠を挙げるまでもない技術常識的な周知慣用技術に他ならない（必要があれば上記特開平０７−２５３９３５号公報（特に【図２】【図５】等における「キャッシュ管理テーブル１０」内に「ダーティービット」を有する点。）、上記特開平０６−２４３１０８号公報（特に段落【００１８】及び【図２】等における「キャッシュ状態セクション５４」を有する点。）、上記特開平０３−０６３７４１号公報（特に第４図等における「ディレクトリ３０１０」内に「キャッシュ有効フラグ」を有する点。）等参照。）。従って、引用発明においても、キャッシュメモリのアドレス指定可能な位置を「前記データブロックの状態フラグ」にも対応付けることも、当業者であれば当然に採用する事項に過ぎない。
　
＜相違点３について＞
　情報を「標識」によって表すことは、電子的に情報処理を行う際に周知慣用の常套手段に他ならず（必要があれば、上記特開平０７−２５３９３５号公報（「ダーティービット」も「標識」の一種であると認められる。）、上記特開平０３−０６３７４１号公報（「キャッシュ有効フラグ」等も「標識」の一種であると認められる。）、特開平０３−０４１４９５号公報（平成３年２月２１日出願公開。特に第３頁下右欄第２０行〜第４頁上左欄第５行の「そして、次の（文字「ア」）の文字コードをＭＰＵ６が受け取りフォントテーブル１０をリードすると、キャッシュフラグ「１」が返ってくるので、そのキャッシュ番号である「３」をリードし、システムメモリ７上に設けられたキャッシュテーブルの３番目をリードする。」なる記載。）等参照。）、引用発明における「依頼」を何らかの「標識」によって行うことも、当業者であれば当然の如く採用する事項に過ぎない。
　
＜相違点４について＞
　プロセッサがプログラムを実行することによって所望の機能を実現する構成も、機能実現の手法の1つとして、従来から当業者が適宜採用していた周知慣用の常套の手法に他ならず（必要があれば上記特開平０７−２５３９３５号公報（特に「ＲＯＭ４」に【図３】【図４】【図７】〜【図１１】のフローチャートに示す手順を定義した制御プログラムが記憶されている点。）、上記特開平０３−０６３７４１号公報（特に第５頁下左欄第１５行〜第１６行の「以上の操作はＯＳ２０１０の中のプログラムドライバ２０１１によって行われる。」なる記載。）等参照。）、引用発明における「アダプタ制御部（２４）」の機能を「ＣＰＵ（２１）」がプログラムを実行することによって実現することも、当業者であれば適宜なし得る設計変更に過ぎない。
　
＜相違点５について＞
　ＣＰＵが接続されるバスと、メモリが接続されるバスと、周辺装置が接続されるバスを１つのインタフェース手段で接続するバス構成も、当業者にとっては古くから知られていた周知慣用技術に過ぎないものであり（必要があれば、特開昭６２−１４３１４９号公報（昭和６２年６月２６日出願公開。特に第４頁上右欄第１６行〜同頁下右欄第１４行、及び、第２図）、特開昭５４−０２７７３９号公報（昭和５４年３月２日出願公開。特に第２頁下左欄第１７行〜第３頁上左欄第３行）、”ＤＸ４×Ｐ５×ＰｏｗｅｒＰＣ　新しい石のこと全部教えます　マシンの中を見る！　Ｐｅｎｔｉｕｍ”，ＡＳＣＩＩ，株式会社アスキー，１９９４年６月１日，第１８巻，第６号，ｐ．２４６−２４７（特に図１）等参照。）、係る周知慣用のバス構成を採用することも当業者であれば適宜になし得る設計変更に過ぎないものである。
　そして、係るバス構成を採用した場合には、ＣＰＵがメインメモリにアクセスする際には、ＣＰＵが接続されるバス、インタフェース手段、メモリが接続されるバスの経路でアクセスすることになるのは、当然の結果に他ならない。
　従って、引用発明において
「前記プロセッサが接続されるローカルバス、　前記システムメモリが接続されるメモリバス、　前記キャッシュマネージャと大量記憶サブシステムが接続される周辺装置バス、および、　前記ローカルバス、メモリバスおよび周辺装置バスを相互接続するバス間インターフェースを備える」バスシステムを採用し、プロセッサが前記特定のデータブロックにアクセスする際に、「前記ローカルバス、前記バス間インターフェースおよび前記メモリバスからなる経路を介して」アクセスするものとすることも、当業者が適宜になし得た設計変更に過ぎないものである。
　
　してみると、本願発明の構成は、引用文献に記載された発明に、周知又は慣用の技術の付加又は転換をしたものに過ぎず、引用文献記載の発明に基づいて、当業者が容易に想到し得たものである。
　また、本願発明の効果は、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
　よって、本願発明は、引用文献に記載された発明に基づいて、当業者が容易に発明をすることができたものである。
　
　
７．むすび
　以上のとおり、本願請求項１に係る発明は、その出願前に日本国内において頒布された刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、他の請求項についての検討をするまでもなく、本願は、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、上記結論のとおり審決する。