【事件の表示】
　平成１０年特許願第１３５４８１号「微細電子装置の製造時に用いる写真工程における露光方法およびこれを用いた液晶表示装置の製造方法」拒絶査定不服審判事件〔平成１１年　７月　２日出願公開、特開平１１−１７４４０２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
Ｉ．手続の経緯
　本願手続の概要は、次のとおりである。
　特許出願　　　　　　　　　　平成１０年　５月１８日
（パリ条約による優先権主張　　１９９７年１２月　６日　大韓民国）
　手続補正　　　　　　　　　　平成１７年　５月１８日
　拒絶理由通知発送　　　　　　平成１９年　８月１４日
　手続補正　　　　　　　　　　平成１９年１１月１４日
　拒絶理由通知発送　　　　　　平成１９年１２月１１日
　手続補正　　　　　　　　　　平成２０年　３月１１日
　当該手続補正の却下の決定　　平成２０年　４月１１日
　拒絶査定謄本送達　　　　　　平成２０年　４月１５日
　審判請求　　　　　　　　　　平成２０年　７月１４日
　手続補正　　　　　　　　　　平成２０年　７月３１日
　
II．平成２０年７月３１日付け手続補正についての補正却下の決定
［Ｉ］補正却下の決定の結論
　平成２０年７月３１日付け手続補正を却下する。
　
［II］理由
１．本件補正の内容
　平成２０年７月３１日付け手続補正（以下「本件補正」という。）は、本願明細書の特許請求の範囲の請求項３を
「【請求項３】
　基板上に互いに間隔をもっている多数のゲート線と前記ゲート線に電気的に連結されているゲート電極アレイを含むゲートパターンを形成する段階と、
　前記ゲート電極と絶縁しているチャンネル層アレイを形成する段階と、
　前記チャンネル層上に互いに間隔をもっているソースおよびドレイン電極アレイを形成する段階と、
　前記ドレイン電極にそれぞれ連結されている画素電極を形成する段階とを含み、
　前記段階のうち、少なくとも一つは、
　感光膜を塗布する段階と、
　前記感光膜を第１および第２領域と前記第１および第２領域との間に位置し第１および第２部分からなる境界領域に区分する段階と、
　前記第１領域と前記第１部分とをマスクを通じて露光する段階と、
　前記第２領域と前記第２部分とを前記マスクを通じて露光する段階とを含み、
　前記第１領域、境界領域および第２領域はそれぞれ第１の方向に配列され、前記境界領域は、前記第１の方向に延長された複数の行と、前記第１の方向に対して直交する第２の方向に延長された複数の列を有する行列形状に配列された同一の面積を有する多数のサブ領域で構成され、
　前記第１サブ領域と前記第２サブ領域の配列は前記第１の方向に不規則であり、
　各列に含まれる前記第１サブ領域の数および前記第２サブ領域の数は前記第１の方向に沿ってそれぞれ一定に増加または減少することを特徴とする液晶表示装置の製造方法。」と補正することを含むものであって、平成１４年法律第２４号による改正前の特許法（以下「平成１４年改正前特許法」という。）第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的とするものであると認められるので、以下に、本件補正後の請求項３に係る発明（以下「本願補正発明」という。）について独立特許要件の検討を行う。。
　
２．引用例
（１）引用例１
　原査定の拒絶の理由に引用された国際公開第９５／０１６２７６号（以下「引用例１」という。）には、図とともに次の記載がある。
　
Ａ　「本発明は液晶表示素子及びその製造方法に係り、特に線状の輝度欠陥を解消して均一な表示画面を備えた液晶表示素子及びその製造方法に関する。」（明細書第１頁第６〜７行）
　
Ｂ　「以下、本発明の実施例を図面に基づいて詳細に説明する。本実施例においては、本発明をアクティブマトリクス型液晶表示装置に適用した場合の一例についてを示す。図１は本発明に係る製造方法によって作製されたアレイ基板の一画素の概略平面図を示す図、図２は図１におけるＡ−Ａ′断面を示す図である。
　アレイ基板上には、ＴＦＴ５２及びこれに接続される表示画素電極９が複数個マトリクス状に配列され、ＴＦＴ５２はアレイ基板の行方向にわたって走査線５０で連結されており、一方、列方向にわたって信号線５１で連結されている。
　各ＴＦＴ５２は、走査線５０と一体のゲート電極２、及びその上にゲート絶縁膜４、半導体層５を介して対向配置されたソース電極７、及びドレイン電極８によってその主要部が構成されている。
　ソース電極７は表示画素電極９に接続されている。一方、ドレイン電極８は信号線５１と一体的に形成されている。そしてソース電極７及びドレイン電極８と半導体層５との層間には、オーミックコンタクト層６が介挿されている。
　また、表示画素電極９の下には、必要に応じてゲート絶縁膜４を介して表示画素電極９と対向するように蓄積容量電極３が形成されており、この蓄積容量電極３とこれに対向する部分の表示画素電極９とこれら両者に挟まれた部分のゲート絶縁膜４とによって蓄積容量が形成される。」（同第５頁第２１行〜第６頁第８行）
　
Ｃ　「次に、上記ような構造の本発明に係るアレイ基板の製造製工程を説明する。
　ガラスなどの光透過性の電気絶縁性基板１の上にＴａ膜をスパッタリング法を用いて堆積し、次いでこれをＰＥＰ法を用いて所望の形状にパターニングし、行方向に連続する走査線５０及び外部回路との接続のための接続端子（図示省略）を形成する。
　次いで、ＳｉＯｘ膜、ａ−Ｓｉ膜、ｎ＋ａ−Ｓｉ膜を順次ＣＶＤ法により堆積し、ａ−Ｓｉ膜、ｎ＋ａ−Ｓｉ膜をＰＥＰ法を用いて所望の形状にパターニングし、半導体層５、オーミックコンタクト層６を形成する。
　さらに、ＩＴＯ（IndiumTinOxide）膜をスパッタリング法を用いて堆積し、ＰＥＰ法を用いて表示画素電極９の形状にパターニングする。
　この後、Ａｌ膜をスパッタリング法により堆積し、ＰＥＰ法によりソース電極７、ドレイン電極８及びこれと一体の信号線５１を形成する。」（同第６頁第９〜２０行）
　
Ｄ　「なお、上記の各電極層及び半導体層のＰＥＰ工程は基本的に、パターニングされる材料を薄膜形成する工程、その上の全面にフォトレジストを塗布形成する工程、そのフォトレジストを所定のパターンが描画されたフォトマスクを用いて露光する工程、その露光後のフォトレジストを現像処理して所定パターン（レジスト像）を得る工程、このフォトレジストをマスクとして薄膜の不要部分をウェットエッチングまたはケミカルドライエッチングなどのフォトエッチングによるパターニング技術を用いて除去して、所望の形状にパターニングする工程から、そのプロセスの主要部が構成されている。」（同第６頁２１〜２８行）
　
Ｅ　「上記の露光工程において、アレイ基板上の薄膜形成領域を複数のショット領域に分割し、各領域ごとに露光処理を行なう。図３はその概念図である。同図に示すように、本実施例においては基板上の領域を４つのショット領域ａ、ｂ、ｃ、ｄに分割し、そのそれぞれの領域で露光処理を行なう分割露光方式を用いた。
　図４は、これをさらに詳細に説明する模式図であり、図３に一点鎖線で示した隣接ショット領域どうしの境界線３０１の近傍を拡大して示す図である。図４において１ドットは１単位画素の形成領域を示しており、その黒ドット４０１で示した単位画素と白ドット４０２で示した単位画素とは、互いに別のショット領域に属する単位画素であることを示す。つまり黒ドット４０１で示した各単位画素は図４中の右側の小領域に属しており、白ドット４０２で示した各単位画素は左側の小領域に属している。
　図４に示すように、画素の縦方向の配列方向を基準として、異なるショット領域に属する単位画素が行方向に３画素、列方向に６画素のピッチで規則的に混在するように、両領域の境界線３０１を取ってある。つまりそのような非直線状となるように各小領域の外郭線である境界線３０１を設定している。」（同第６頁第２９行〜第７頁第１４行）
　
Ｆ　「図５は、上記の小領域の分割を実際の画素パターンに適用して作製された液晶表示素子の、各画素アレイを部分的に拡大して示す図である。図中、鎖線５０１は隣接するショット領域どうしの境界線つまり前記の図３における境界線３０１を示しており、この鎖線で示したパターンに従って実際の露光処理を行なうためのフォトマスクパターンの外郭線がパターン設計される。」（同第７頁第１５〜１９行）
　
Ｇ　「また、上記の各電極層、誘電体層の形成工程順は、上記実施例のみには限定されるものではなく、必要に応じて積層順を組み替える、あるいは任意の複数層を一度の露光処理に続いて一括してエッチングしてパターニング処理を施すこと等も可能であることは言うまでもない。」（同第１０頁第２４〜２７行）
　
Ｈ　「また上記実施例においては、ショット領域の境界で一方の領域に属する画素と他方の領域に属する画素が規則的に入り組むようなショット領域の分割方法を用いたが、分割方法はこれのみには限定されないことは言うまでもなく、種々の変形が可能である。
　例えば、双方のショット領域の画素どうしが互いに入り組む奥行き、即ち行方向のピッチを、0.5ｃｍ以上、特に好ましくは１ｃｍ以上にすると、輝度の変化率が大幅に緩和され、隣接ショット領域間の輝度差が１％以上と大きい場合でも、確実に境界線を視認上目立たなくすることができた。
　また、上記行方向のピッチは必ずしも規則的なピッチに設定することのみには限定されない。例えば図９にその概念図を示すように、境界線を構成する画素の配列をランダムなピッチとなるようにしても良い。具体的には、単位画素の幅すなわち単位画素の行方向のピッチを基準として、互いの領域の画素どうしの入り組むピッチが乱数的に変化するように、そのピッチを乱数に基づいて単位画素の行方向のピッチの乱数倍となるように設定する。この場合の実施例として、単位画素の幅を100μｍとし、乱数を0〜90の間の値をとるように設定した。従って、最大のピッチは0.9ｃｍとなり、各行のピッチの値はこれ以下の値で乱数的に振動しているように設定されている。」（同第１１頁第２〜１８行）
　
　上記記載のＡ〜Ｅ、特にＣ〜Ｅの記載によれば、引用例１には
「液晶表示素子のアレイ基板となるガラスなどの光透過性の電気絶縁性基板１の上にＴａ膜をスパッタリング法を用いて堆積し、次いでこれをＰＥＰ法を用いて所望の形状にパターニングし、行方向に連続する走査線５０及びゲート電極２を一体に形成し、
　次いで、ＳｉＯｘ膜、ａ−Ｓｉ膜、ｎ＋ａ−Ｓｉ膜を順次ＣＶＤ法により堆積し、ａ−Ｓｉ膜、ｎ＋ａ−Ｓｉ膜をＰＥＰ法を用いて所望の形状にパターニングし、半導体層５、オーミックコンタクト層６を形成し、
　さらに、ＩＴＯ（IndiumTinOxide）膜をスパッタリング法を用いて堆積し、ＰＥＰ法を用いて表示画素電極９の形状にパターニングし、
　この後、Ａｌ膜をスパッタリング法により堆積し、ＰＥＰ法により表示画素電極９に接続されるソース電極７、ドレイン電極８及びこれと一体の信号線５１を形成する工程を有する液晶表示素子の製造方法であって、
　上記の各電極層及び半導体層のＰＥＰ工程は基本的に、パターニングされる材料を薄膜形成する工程、その上の全面にフォトレジストを塗布形成する工程、そのフォトレジストを所定のパターンが描画されたフォトマスクを用いて露光する工程、その露光後のフォトレジストを現像処理して所定パターン（レジスト像）を得る工程、このフォトレジストをマスクとして薄膜の不要部分をウェットエッチングまたはケミカルドライエッチングなどのフォトエッチングによるパターニング技術を用いて除去して、所望の形状にパターニングする工程から、そのプロセスの主要部が構成されているものであり、
　上記の露光工程において、アレイ基板上の薄膜形成領域を複数のショット領域に分割し、各領域ごとに露光処理を行なう分割露光方式を用い、
　隣接ショット領域どうしの境界線３０１は、図４に示されるように、それぞれ黒ドット４０１及び白ドット４０２で示された互いに別のショット領域である右側の小領域と左側の小領域に属する単位画素が、画素の縦方向の配列方向を基準として、行方向に３画素、列方向に６画素のピッチで規則的に混在するようにされている液晶表示素子の製造方法。」の発明（以下「引用発明」という。）が記載されているものと認められる。
　
（２）引用例２
　同じく原査定の拒絶の理由に引用された特開平２−１４３５１４号公報（以下「引用例２」という。）には、図とともに次の記載がある。
「また、本発明のマスクパターンの作製方法においては、所望の大面積マスクパターンを複数の小区画に分割するに際し、境界線で分割する替わりに、第５図−１に模式的に示すように隣接する小区画の境界に境界共有領域ｅを設け、境界共有領域ｅの内の個々の微細パターンを隣接小区画Ｔ、Ｕのいずれかの一つのより近い方の小区画に、より大きい確率で配属し、かつ乱数配列的に配置し、第５図−２に模式的に示されるような分割された小区画に対応する小面積マスクパターンｔ、ｕを作製する。このような小面積マスクパターンｔ、ｕが大面積基板上で合成されるとき、境界線がなく、小面積マスクパターンｔ、ｕいずれかに属する個々の微細パターンｍは境界共有領域ｅ内でより近い方の小区画に、より大きい確率で属し、かつ乱数配列的にランダムに配置されるので、従来の方法におけるような境界線に沿った規則的、連続的なズレを生じず、人の目にムラとして認識されることがない。」（第３頁左下欄第１〜１９行）　
　そして、第５図−２には、小面積マスクパターンｕの境界共有領域ｅにおいて微細パターンの数が、隣接小区画Ｔに向かう方向に９、８、５、３、１と減少する一方、小面積マスクパターンｔの境界共有領域ｅにおいて微細パターンの数が、隣接小区画Ｔに向かう方向に１、２、５、７、９と増加することが示され、また、その微細パターンは、隣接小区画Ｔに向かう方向において、同一の小面積マスクパターンに属する微細パターンが互いに離れており、異なる小面積マスクパターンに属する微細パターンが隣り合って混在するように配列されていることが認められる。
　
３．対比
　本願補正発明と引用発明を対比する。
　引用発明の「電気絶縁性基板１」、「走査線５０」、「ゲート電極２」、「半導体層５」、「ソース電極７」、「ドレイン電極８」、「表示画素電極９」及び「液晶表示素子」がそれぞれ、本願補正発明の「基板」、「ゲート線」、「ゲート電極」、「チャンネル層」、「ドレイン電極」、「ソース電極」、「画素電極」及び「液晶表示装置」に相当するところであり、引用発明の「電気絶縁性基板１の上にＴａ膜をスパッタリング法を用いて堆積し、次いでこれをＰＥＰ法を用いて所望の形状にパターニングし、行方向に連続する走査線５０及びゲート電極２を一体に形成」する工程は、本願補正発明の「基板上に互いに間隔をもっている多数のゲート線と前記ゲート線に電気的に連結されているゲート電極アレイを含むゲートパターンを形成する段階」に相当するものといえる。
　また、引用発明の「ＳｉＯｘ膜、ａ−Ｓｉ膜、ｎ＋ａ−Ｓｉ膜を順次ＣＶＤ法により堆積し、ａ−Ｓｉ膜、ｎ＋ａ−Ｓｉ膜をＰＥＰ法を用いて所望の形状にパターニングし、半導体層５、オーミックコンタクト層６を形成」する工程は、本願補正発明の「前記ゲート電極と絶縁しているチャンネル層アレイを形成する段階」に相当する。
　また、引用発明の「ＩＴＯ（IndiumTinOxide）膜をスパッタリング法を用いて堆積し、ＰＥＰ法を用いて表示画素電極９の形状にパターニング」する工程は、「画素電極を形成する」点で本願補正発明の「画素電極を形成する段階」と一致する。
　また、引用発明の「Ａｌ膜をスパッタリング法により堆積し、ＰＥＰ法により表示画素電極９に接続されるソース電極７、ドレイン電極８及びこれと一体の信号線５１を形成する工程」は、「チャンネル層上に互いに間隔をもっているソースおよびドレイン電極アレイを形成する」点で本願補正発明の「ソースおよびドレイン電極アレイを形成する段階」と一致する。
　引用発明の上記各工程は、ＰＥＰ法を用いて所望の形状にパターニングするものであり、ここで、ＰＥＰ法は、「パターニングされる材料を薄膜形成する工程、その上の全面にフォトレジストを塗布形成する工程、そのフォトレジストを所定のパターンが描画されたフォトマスクを用いて露光する工程」を含むものであり、この「フォトレジスト」及び「フォトマスク」が本願補正発明の「感光膜」及び「マスク」に相当するから、引用発明は、本願補正発明の「感光膜を塗布する段階」及び「マスクを通じて露光する段階」を備えているものと認められる。
　また、引用発明において、「ショット領域である右側の小領域と左側の小領域」のうち、黒ドット４０１及び白ドット４０２で示された互いに別のショット領域に属する単位画素が混在していない領域がそれぞれ本願補正発明の「第１および第２領域」に相当し、また、黒ドット４０１及び白ドット４０２で示された互いに別のショット領域に属する単位画素が混在している行方向に３画素分の領域が本願補正発明の「境界領域」に相当し、この黒ドット４０１及び白ドット４０２で示された互いに別のショット領域に属する単位画素が混在している行方向に３画素分の領域内で黒ドット４０１となっている部分および白ドット４０２となっている部分がそれぞれ本願補正発明の「第１および第２部分」に相当するところである。
　したがって、引用発明の「ショット領域である右側の小領域」が本願補正発明の「前記第１領域と前記第１部分」に相当し、また、引用発明の「（ショット領域である）左側の小領域」が本願補正発明の「前記第２領域と前記第２部分」に相当するところであり、引用発明は、右側の小領域と左側の小領域で分割露光を行うものであるから、本願補正発明と同様に「前記第１領域と前記第１部分とをマスクを通じて露光する段階と、前記第２領域と前記第２部分とを前記マスクを通じて露光する段階とを含」むものであるといえる。
　また、引用発明において、黒ドット４０１及び白ドット４０２で示された互いに別のショット領域に属する単位画素が混在している行方向に３画素分の領域中の「単位画素」が本願補正発明の「サブ領域」に相当するところであり、引用発明は、本願補正発明の「前記第１領域、境界領域および第２領域はそれぞれ第１の方向に配列され、前記境界領域は、前記第１の方向に延長された複数の行と、前記第１の方向に対して直交する第２の方向に延長された複数の列を有する行列形状に配列された同一の面積を有する多数のサブ領域で構成され」との事項を備えている。
　本件補正後の請求項３には「前記第１のサブ領域」及び「前記第２のサブ領域」との記載の前に「第１のサブ領域」及び「第２のサブ領域」についての記載がないことから、本願補正発明における「前記第１のサブ領域」及び「前記第２のサブ領域」の意味するところが必ずしも明瞭でないが、本願明細書の記載からみて、「第１のサブ領域」と「第２のサブ領域」は、それぞれ、「前記第１部分に位置するサブ領域」と「前記第２部分に位置するサブ領域」のことであると認められるところであり、引用発明の黒ドット４０１及び白ドット４０２で示された互いに別のショット領域に属する単位画素が混在する行方向に３画素分の領域内の黒ドット４０１及び白ドット４０２で示される単位画素がそれぞれ本願補正発明の「第１のサブ領域」及び「第２のサブ領域」に相当するものと認められるところ、引用発明の単位画素は、「画素の縦方向の配列方向を基準として、行方向に３画素、列方向に６画素のピッチで規則的に混在するようにされている」ものであり、図４に示されるように、列方向の６画素に含まれる黒ドット４０１の数が行方向に１、３、５と増加する一方、白ドットの４０２の数が５、３、１と減少するように配列されているものであるから、本願補正発明の「各列に含まれる前記第１サブ領域の数および前記第２サブ領域の数は前記第１の方向に沿ってそれぞれ一定に増加または減少する」との事項を備えているものと認められる。
　
　以上のことから、本願補正発明と引用発明は、ともに
「基板上に互いに間隔をもっている多数のゲート線と前記ゲート線に電気的に連結されているゲート電極アレイを含むゲートパターンを形成する段階と、
　前記ゲート電極と絶縁しているチャンネル層アレイを形成する段階と、
　前記チャンネル層上に互いに間隔をもっているソースおよびドレイン電極アレイを形成する段階と、
　画素電極を形成する段階とを含み、
　前記段階のうち、少なくとも一つは、
　感光膜を塗布する段階と、
　前記感光膜を第１および第２領域と前記第１および第２領域との間に位置し第１および第２部分からなる境界領域に区分する段階と、
　前記第１領域と前記第１部分とをマスクを通じて露光する段階と、
　前記第２領域と前記第２部分とを前記マスクを通じて露光する段階とを含み、
　前記第１領域、境界領域および第２領域はそれぞれ第１の方向に配列され、前記境界領域は、前記第１の方向に延長された複数の行と、前記第１の方向に対して直交する第２の方向に延長された複数の列を有する行列形状に配列された同一の面積を有する多数のサブ領域で構成され、
　各列に含まれる第１サブ領域の数および第２サブ領域の数は前記第１の方向に沿ってそれぞれ一定に増加または減少する液晶表示装置の製造方法。」の発明である点で一致する。
　
　一方、両者は、次の点で相違する。
ａ．本願補正発明は、画素電極を形成する段階について、「前記ドレイン電極にそれぞれ連結されている画素電極を形成する段階」であるとされているのに対し、引用発明は、表示画素電極９が先に形成され、その後、表示電極９に連結されるソース電極７（本願補正発明でいう「ドレイン電極」）が形成されることから、画素電極を形成する段階において、ドレイン電極に連結されている画素電極を形成することにはならない点。
　
ｂ．本願補正発明は、「前記第１サブ領域と前記第２サブ領域の配列は前記第１の方向に不規則であり」とされているのに対し、引用発明の配列は、このようになっていない点。
　
４．相違点についての検討
　相違点ａについて検討する。
　引用例１には、上記Ｇとして摘記したように「上記の各電極層、誘電体層の形成工程順は、上記実施例のみには限定されるものではなく、必要に応じて積層順を組み替える、あるいは任意の複数層を一度の露光処理に続いて一括してエッチングしてパターニング処理を施すこと等も可能であることは言うまでもない。」と記載されており、各電極層、誘電体層の形成工程順は適宜変更され得るものであるから、引用発明において、ソース電極７及びドレイン電極８を形成した後に表示画素電極９を形成するようにして、ソース電極７（本願補正発明でいう「ドレイン電極」）に接続されている画素電極を形成するようにすることは、当業者が容易に成し得たものと認められる。
　
　相違点ｂについて検討する。
　本願明細書には「不規則」との記載がなく、本願補正発明における「第１の方向に不規則」が意味するところは必ずしも明確ではないが、本願明細書の段落【００１６】には、「図５からみると、境界領域１３０において第１部分は白色長方形の集合であり、第２部分は灰色長方形の集合である。第１領域１１のメイン露光領域１１０に隣接する境界領域１３０の第１列１は九つの白色長方形と一つの灰色長方形とからなる。逆に、第２領域１２のメイン露光領域１２０に隣接する境界領域１２０の第９列９は一つの白色長方形と九つの灰色長方形とからなる。第２領域１２のメイン露光領域１２０にいくほど白色長方形の数は小さくなり灰色長方形の数は多くなる。ここで、同色の長方形は互いに離れており、異色の長方形どうし隣り合って混在していることが好ましい。」と記載されていることから、本願補正発明における「第１の方向に不規則」な「前記第１サブ領域と前記第２サブ領域の配列」とは、第１の方向においても「同色の長方形は互いに離れており、異色の長方形どうし隣り合って混在している」ような配列を意味しているものと考えられるところ、このような配列は、引用例２の第５図に示されているところである。
　なお、引用例２には、その第４図−１及び第４図−２に、引用例１の図９に画素配列の変形例として示されている配列も示されている。
　そして、引用例２に示される配列は、大面積マスクパターンを小面積マスクパターンを用いて合成するに際し、小面積マスクパターンの境界領域が人の目にムラとして認識されることがないようにすることを目的とするものであり、また、引用例１には、上記Ｇとして摘記したように「上記実施例においては、ショット領域の境界で一方の領域に属する画素と他方の領域に属する画素が規則的に入り組むようなショット領域の分割方法を用いたが、分割方法はこれのみには限定されないことは言うまでもなく、種々の変形が可能である。」と記載されていることを考えれば、引用発明における境界領域の黒ドット４０１及び白ドット４０２の配列について、引用例２の第５図に示されるように隣接するショット領域の方向に不規則、すなわち、本願補正発明でいう第１の方向に不規則とすることは、当業者が容易に想到し得たものと認められる。
　なお、引用発明においてこのような配列を実現する具体的な手法としては、引用発明の黒ドットと白ドットの混在領域である３列分について、各列における黒ドットと白ドットの数は変えずに、列方向の黒ドットと白ドットの配置をランダムなものとすればよいことが当業者に明らかである。
　
　また、本願補正発明が奏する効果についても、引用例１及び引用例２に記載された事項に基づいて当業者が予測可能なものであって、格別のものとはいえない。
　
５．むすび
　以上のとおりであるから、本願補正発明は、引用例１及び２に記載された発明に基づいて当業者が容易に発明できたものであり、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　よって、本件補正は、平成１４年改正前特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
III．本願発明について
１．本願発明
　平成２０年７月３１日付けの手続補正は上記のとおり却下され、また、平成２０年３月１１日付けの手続き補正も却下されているので、本願の請求項に係る発明は、平成１９年１１月１４日付けで補正された本願明細書の特許請求の範囲の請求項１ないし６に記載された事項によって特定されるものであるところ、その請求項３に係る発明（以下「本願発明」という。）は、次のとおりである。
「【請求項３】
　基板上に互いに間隔をもっている多数のゲート線と前記ゲート線に電気的に連結されているゲート電極アレイを含むゲートパターンを形成する段階と、
　前記ゲート電極と絶縁しているチャンネル層アレイを形成する段階と、
　前記チャンネル層上に互いに間隔をもっているソースおよびドレイン電極アレイを形成する段階と、
　前記ドレイン電極にそれぞれ連結されている画素電極を形成する段階とを含み、
　前記段階のうち、少なくとも一つは、
　感光膜を塗布する段階と、
　前記感光膜を第１および第２領域と前記第１および第２領域との間に位置し第１および第２部分からなる境界領域に区分する段階と、
　前記第１領域と前記第１部分とをマスクを通じて露光する段階と、
　前記第２領域と前記第２部分とを前記マスクを通じて露光する段階とを含み、
　前記第１領域、境界領域および第２領域はそれぞれ第１の方向に配列され、前記境界領域は、前記第１の方向に延長された複数の行と、前記第１の方向に対して直交する第２の方向に延長された複数の列を有する行列形状に配列された同一の面積を有する多数のサブ領域で構成され、前記第１境界部分に位置するサブ領域と前記第２境界部分に位置するサブ領域の配列が前記第１の方向に不規則であることを特徴とする液晶表示装置の製造方法。」
　
２．判断　
　本願発明は、実質的に本願補正発明から「各列に含まれる前記第１サブ領域の数および前記第２サブ領域の数は前記第１の方向に沿ってそれぞれ一定に増加または減少する」との事項を欠くものであり、本願発明において上記事項を限定したものに相当する本願補正発明が上記II．［II］２．〜４．において検討したとおり、上記引用例１及び２に記載された発明に基づいて当業者が容易に発明できたものであるから、本願発明が同様の理由により、上記引用例１及び２に記載された発明に基づいて当業者が容易に発明できたものであることは明らかである。
　
３．むすび
　したがって、本願発明は、上記引用例１及び２に記載された発明に基づいて当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。