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　特願２００２−１５６５９５「非相補入力構造を有する比較回路」拒絶査定不服審判事件〔平成１５年　３月　７日出願公開、特開２００３−　６９３９４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１４年５月３０日（パリ条約による優先権主張２００１年５月３０日、米国）の出願であって、平成１９年１月１２日付で手続補正がなされたが、同年４月３日付で拒絶査定され、同年７月９日に拒絶査定不服審判が請求されるとともに、同年８月８日付で手続補正がなされたものである。
　
第２．平成１９年８月８日付の手続補正についての補正却下の決定
　
［補正却下の決定の結論］
　　平成１９年８月８日付の手続補正を却下する。
　
［理由］
１．補正後の本願発明
　上記手続補正（以下、「本件補正」という。）では、補正前の特許請求の範囲の請求項１に記載された発明を、
　
「評価エレメントと、
　該評価エレメントの第１および第２のノードのうちの対応する１つに各々接続された少なくとも第１および第２の入力枝とを含み、
　第１および第２の入力枝は、お互いに対して非相補構造を有すると共に、それぞれ第１および第２の入力信号を受け取り、
トランジスタの重み付けされたアレイを含み、第１および第２の入力は各々、複数のビットを有するデジタルワードを含み、トランジスタの重み付けされたアレイの各トランジスタは、デジタルワードのうちの所定のデジタルワードの対応するビットを入力として受け取り
　非相補構造は各々、それと関連して、入力信号のうちの対応する１つの入力信号の関数である値を有する可変パラメータを有し、評価エレメントは、第１および第２の入力信号の比較を行なう比較回路。」
　
　という発明（下線部は補正箇所を示す。以下、「補正後の発明」という。）に変更することを含むものである。
　
２．新規事項の有無、補正の目的要件について
　本件補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内において、補正前の特許請求の範囲の請求項１に記載された「第１および第２の入力枝」の構成に関して、「トランジスタの重み付けされたアレイを含み、第１および第２の入力は各々、複数のビットを有するデジタルワードを含み、トランジスタの重み付けされたアレイの各トランジスタは、デジタルワードのうちの所定のデジタルワードの対応するビットを入力として受け取り」と限定し、特許請求の範囲を減縮するものであるから、特許法第１７条の２第３項（新規事項）及び平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号（補正の目的）の規定に適合している。
　
３．独立特許要件について
　本件補正は特許請求の範囲の減縮を目的とするものであるから、上記補正後の発明が特許出願の際独立して特許を受けることができるものであるのかどうかについて以下に検討する。
　
（１）補正後の発明
　上記「１．補正後の本願発明」の項で認定したとおりである。
　
（２）引用発明
　原査定の拒絶の理由に引用された、J.A.Hidalgo-Lopez （他３名），“NEW TYPES OF DIGITAL COMPARATORS”，1995 IEEE International Symposium on Circuits and Systems (ISCAS)，1995年4月，Vol.1，pp29-32（以下、「引用例」という。）には、次のア．に示す図面とともに、イ．〜エ．の事項が記載されている。
　
ア．
イ．「DATA BUS COMPARATORS WITH EQUAL WEIGHT IN THEIR BITS」
（第３１頁左欄第２１，２２行）
（仮訳：ビットが等しい重み付けを有するデータバスコンパレータ）
　
ウ．「Considering the previous idea, the most immediate application of these circuits with cross coupled inverters with asimmetrical loads, (CIAL), is to use them as digital comparators. The figure 2 shows the structure of this type of comparator in that which all the inputs have equal weight. This circuit compares 2 groups of binary bits and it analyzes which of them has greater number of 1's or 0's, so it rises the output OUTBUF to VDD if the input buffer yO:N has a greater quantity of 0's.」 
（第３１頁左欄第２３−３２行）
（仮訳：前のアイデアを考慮すると、非対称負荷を持つ交差結合インバータを含むこれら回路の最も近い応用は、デジタルコンパレータとしてこれら回路を利用することである。第２図は、全ての入力が等しい重み付けであるこのタイプのコンパレータの構造を示す。この回路は、２つのバイナリビットグループを比較し、どちらのグループが１の数が多いか、または、０の数が多いかを解析する。それ故、もし、入力バッファy0:Nの０の数が多ければ、出力OUTBUFをVDDに上昇させる。）
　
エ．「Next we analyze their operation.
 During the precharge phase (CLK= 0 V.), the nodes int and int' will rise rapidly due to the transistors MF and MG and thereby, the voltages in the nodes out and out' will be equaled due to the transistor M6 and to the transistors whose input, xO:N and yO:N, are 1(henceforth they will be the input transistors xO:N and y0:N). We suppose without loss of generality that the input data bus yO:N contains more inputs to 0 V. than the bus xO:N so that the number of transistors driving is higher in the subcircuit F that in the subcircuit G, thereby the conductance among the node int and out is higher that the conductance existent among the nodes int' and out' (if we have designed the circuit with the same relationships W/L in all the input transistors). Next when M1 is driving in the evaluation phase, current flows through the transistors M2 and M3, so that the voltages in the nodes out and out' begin to fall, however, this fall will be minor at the node out since at this node arrives a charge from the node int that will be higher than which arrives to the node out' from int' due to each one.」
（第３１頁左欄第３８行−第３２頁右欄第１行）
（仮訳：次に、作用を解析する。
　プリチャージフェーズ（CLK= 0 V.)の間、ノードint及びint'の電圧は、トランジスタMF及びMGにより急速に上昇する。それに関し、ノードout及びout'の電圧は、トランジスタM6により、また、入力x0:N及びy0:Nが１のトランジスタ（それらは、これより先、入力トランジスタx0:N及びy0:Nになる。）により、等しくなる。サブ回路Ｆにおいて駆動中のトランジスタの数が、サブ回路Ｇのそれよりも多いように、一般性を失うことなく、入力データバスy0:Nには、バスx0:Nより、より多くの数の0v.が入っていると仮定する。それによって、ノードint及びout間のコンダクタンスは、ノードint'及びout'に存在するコンダクタンスより高い（全ての入力トランジスタにおいて同じW/L関係を持つ回路をデザインしていれば）。次に、評価フェーズにおいてM1が駆動中のときに、電流がトランジスタM2及びM3を流れ、それ故、ノードout及びout'の電圧が下降しはじめる。しかしながら、ノードoutの下降は少ない。これは、ノードintからノードoutへ到達するチャージは、ノードint'からノードout'へ到達するそれよりも高いことによる。）
　
（ａ）上記ア．のコンパレータは、２つのバイナリビットグループを比較し、どちらのグループが１の数が多いかを比較するものであり（上記ウ．）、一方のグループ(y0〜yn)を“第１の入力信号”、他方のグループ(x0〜xn)を“第２の入力信号”としたとき、“第１の入力信号”は、等しく重み付けされた複数のトランジスタを並列接続してなるアレイ状の“第１の入力手段”（y0を入力するトランジスタ〜ynを入力するトランジスタの並列接続）に入力され、“第２の入力信号”は、同様の“第２の入力手段”（x0を入力するトランジスタ〜xnを入力するトランジスタの並列接続）に入力されるものということができる（上記ア．イ．及びウ．）。
（ｂ）上記（ａ）のバイナリビットグループ(例：y0〜yn)は、複数のビットを有しており、ビット全体を単位として“デジタルワード”と称し得ることは、明らかなことである。
（ｃ）上記（ａ）の如き入力形態を有した“第１の入力手段”及び“第２の入力手段”は、それぞれ、交差結合インバータ(M2〜M4)のノードOUT及びOUT'に接続されている（上記ア．）が、このノードOUT及びOUT'を、それぞれ、“第１のノード”及び“第２のノード”と称するのことは適宜のことである。
（ｄ）上記エ．の「サブ回路Ｆにおいて駆動中のトランジスタの数が、サブ回路Ｇのそれよりも多いように、一般性を失うことなく、入力データバスy0:Nには、バスx0:Nより、より多くの数の0v.が入っていると仮定する。それによって、ノードint及びout間のコンダクタンスは、ノードint'及びout'に存在するコンダクタンスより高い」旨の記載から、“第１および第２の入力手段”のコンダクタンス値は、対応する“入力信号”(y0〜ynおよびx0〜xn)の状態に応じて定まるものであって、入力信号の関数として可変の値を有するものであるということができる。
（ｅ）上記ア．の回路トポロジー、及び、上記エ．の「次に、評価フェーズにおいてM1が駆動中のときに、電流がトランジスタM2及びM3を流れ、それ故、ノードout及びout'の電圧が下降しはじめる。しかしながら、ノードoutの下降は少ない。これは、ノードintからノードoutへ到達するチャージは、ノードint'からノードout'へ到達するそれよりも高いことによる」旨の記載を考慮すると、上記ア．に記載されたコンパレータは、第１および第２の入力信号(y0〜yn,x0〜xn)が有する１の数に依存した、“第１の入力手段”及び“第２の入力手段”のコンダクタンス値について、その大小関係を、交差結合インバータ(M2〜M4)で評価することにより、第１および第２の入力信号(y0〜yn,x0〜xn)のどちらが１の数が多いかを比較するものであるといえる。
　
　したがって、上記ア．〜エ．及び（ａ）〜（ｅ）からして、引用例には以下の発明（以下、「引用発明」という。）が開示されていると認められる。
　
「交差結合インバータ(M2〜M4)と、
　該交差結合インバータ(M2〜M4)の第１および第２のノード(OUT,OUT')のうちの対応する１つに各々接続された第１および第２の入力手段とを含み、
　第１および第２の入力手段は、ともに、複数の入力トランジスタが並列接続された構造を有すると共に、それぞれ第１および第２の入力信号(y0〜yn,x0〜xn)を受け取り、トランジスタの等しく重み付けされたアレイを含み、第１および第２の入力(y0〜yn,x0〜xn)は各々、複数のビットを有するデジタルワードを含み、トランジスタの等しく重み付けされたアレイの各トランジスタは、デジタルワードのうちの所定のデジタルワードの対応するビットを入力として受け取り、
　当該構造は各々、それと関連して、入力信号のうちの対応する１つの入力信号の関数である値を有する可変コンダクタンスを有し、交差結合インバータ(M2〜M4)は、第１および第２の入力信号(y0〜yn,x0〜xn)のどちらが１の数が多いかを比較するコンパレータ。」
　
（３）対比
　補正後の発明と引用発明とを対比する。
・引用発明の「交差結合インバータ(M2〜M4)」は、評価フェーズで比較結果を表す（上記（ｅ））回路要素（エレメント）といえるから、評価エレメントである。
　
・補正後の発明の「入力枝」は、入力手段である。
　
・引用発明の「第１および第２の入力手段」は、入力信号としては任意の、すなわち、相補性を問わないデジタルワードが想定されており、また、トポロジー的にも「ともに、複数の入力トランジスタが並列接続された構造を有する」ことから、お互いに対して非相補の関係にある。このような引用発明の「第１および第２の入力手段」は、構造として、本願明細書段落３０、４８、５０に記載される「非相補入力構造」に該当する構造を有するものであり、すなわち、「お互いに対して非相補構造を有する」ものである。よって、引用発明の「入力手段」と、補正後の発明の「入力枝」（入力手段）とは、「お互いに対して非相補構造を有する」点で一致する。
　
・引用発明の「等しく重み付け」は、重み付けの態様として等しくしたものであって、補正後の発明の「重み付け」に含まれる。
　
・引用発明の「コンダクタンス」は、パラメータの一種であって、補正後の発明の「パラメータ」に相当する。
　
・引用発明の「第１および第２の入力信号(y0〜yn,x0〜xn)のどちらが１の数が多いかを比較する」は、第１および第２の入力信号の比較処理の一態様であって、補正後の発明の「第１および第２の入力信号の比較を行なう」に相当する。
　
・引用発明の「コンパレータ」は、回路としては比較回路であって、補正後の発明の「比較回路」と実質的に同じものである。
　
　したがって、補正後の発明と引用発明とは、以下の点で一致ないし相違している。
　
（一致点）
「評価エレメントと、
　該評価エレメントの第１および第２のノードのうちの対応する１つに各々接続された少なくとも第１および第２の入力手段とを含み、
　第１および第２の入力手段は、お互いに対して非相補構造を有すると共に、それぞれ第１および第２の入力信号を受け取り、トランジスタの重み付けされたアレイを含み、第１および第２の入力は各々、複数のビットを有するデジタルワードを含み、トランジスタの重み付けされたアレイの各トランジスタは、デジタルワードのうちの所定のデジタルワードの対応するビットを入力として受け取り
　非相補構造は各々、それと関連して、入力信号のうちの対応する１つの入力信号の関数である値を有する可変パラメータを有し、評価エレメントは、第１および第２の入力信号の比較を行なう比較回路。」
　
（相違点）
　入力手段に関し、補正後の発明は「入力枝」であるのに対し、引用発明では不明な点。
　
（４）当審の判断
　引用発明における「入力手段」は、観念上、「第１および第２のノード」（out及びout'）で、「評価エレメント」（交差結合インバータ(M2〜M4)）から分れ出た「枝」（branch）とみることもできるから、引用発明の「入力手段」を「入力枝」とし、上記相違点のごとく構成することも適宜になし得ることに過ぎない。
　また、上記相違点に係る「入力枝」を、「評価エレメント」からVssやGNDなどの基準電位へ向けて伸びる、いわゆる入力レッグ(leg、脚)であると解釈しても、引用発明においてそのように解釈された「入力枝」（入力レッグ）を備え、相違点のごとく構成することに格別の困難性は認められない。
　すなわち、評価エレメントを用いた比較回路における信号の入力手段を、評価エレメントから基準電位へ向けて伸びる入力レッグとすることは、例えば、原査定の拒絶の理由で引用された特表平１１−５０７４５８号公報（第２，３図）のほか、特開平１０−１４５２２４号公報（第１図）にも示されるように周知技術であって、引用発明における「入力手段」に関して当該周知技術を適用して、上記の解釈の意味での「入力枝」（入力レッグ）とすることに、格別の困難性は認められない。
　
　以上のとおりであるから、補正後の発明は引用発明に基づいて当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
４．結語
　以上のとおり、本件補正は、補正後の発明が特許出願の際独立して特許を受けることができないものであるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する特許法第１２６条第５項の規定に適合していない。
　したがって、本件補正は、特許法第１５９条第１項において準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．本願発明
　平成１９年８月８日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１９年１月１２日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された以下のとおりのものと認める。
　
「評価エレメントと、
　該評価エレメントの第１および第２のノードのうちの対応する１つに各々接続された少なくとも第１および第２の入力枝とを含み、
　第１および第２の入力枝は、お互いに対して非相補構造を有すると共に、それぞれ第１および第２の入力信号を受け取り、非相補構造は各々、それと関連して、入力信号のうちの対応する１つの入力信号の関数である値を有する可変パラメータを有し、評価エレメントは、第１および第２の入力信号の比較を行なう比較回路。」
　
２．引用発明
　引用発明は、上記「第２．平成１９年８月８日付の手続補正についての補正却下の決定」の項中の「３．独立特許要件について」の項中の「（２）引用発明」の項で認定したとおりである。
　
３．対比・判断
　そこで、本願発明と引用発明とを対比するに、本願発明は上記補正後の発明から当該補正に係る限定を省いたものである。
　そうすると、本願発明の構成に当該補正に係る限定を付加した補正後の発明が、上記「第２．平成１９年８月８日付の手続補正についての補正却下の決定」の項中の「３．独立特許要件について」の項で検討したとおり、引用発明に基づいて容易に発明できたものであるから、本願発明も同様の理由により、容易に発明できたものである。
　
４．むすび
　以上のとおり、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。