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　特願２００６−１４６０８６「記憶制御装置」拒絶査定不服審判事件〔平成１８年　９月　７日出願公開、特開２００６−２３６３８７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は，平成９年９月１２日に出願した特願平９−２４８１７７号の一部を平成１５年１月１５日に新たな特許出願とした特願２００３−６５０８号の一部を平成１６年１月１３日に新たな特許出願とした特願２００４−４９２３号の一部を平成１７年８月１０日に新たな特許出願とした特願２００５−２３１４８７号の一部を平成１８年２月２０日に新たな特許出願とした特願２００６−４１８０８号の一部を平成１８年５月２６日に新たな特許出願としたものであって，平成１８年１１月２０日付けの拒絶の理由の通知に対して，平成１９年１月２４日付けで意見書が提出されるとともに，同日付けで手続補正がなされたが，同年３月２０日付けで拒絶の査定を受けたものであり，この査定を不服として同年４月２６日に拒絶査定不服審判の請求がなされ，その後，当審において，平成２１年１１月１３日付けの拒絶の理由の通知に対して，平成２２年１月１２日付けで意見書が提出されたものである。
　
２．本願発明
　本願の請求項１に係る発明（以下「本願発明」という。）は，平成１９年１月２４日付け手続補正書の特許請求の範囲の請求項１に記載された事項により特定される，以下のとおりのものである。
　
「第一の処理装置が処理する第一のデータを格納する第一の記憶装置と前記第一の記憶装置を制御する第一の記憶制御部を有する第一の記憶システムと、
　第二の処理装置が処理する第二のデータを格納する第二の記憶装置と前記第二の記憶装置を制御する第二の記憶制御部を有する第二の記憶システムと、及び、
　前記第一の記憶制御部に接続され、前記第一の記憶制御部が送信する第一のデータを受信し、かつ、前記第二の記憶制御部に接続され、前記第二の記憶制御部が送信する第二のデータを受信する第三の記憶制御部と、前記第三の記憶制御部が受信した前記第一のデータおよび前記第二のデータを格納する第三の記憶装置とを有する第三の記憶システムとを有し、
　ここで、
　前記第一の記憶制御部は、前記第一の処理装置から受信した前記第一のデータを前記第三の記憶制御部へ送信する前に、前記第一の処理装置から受信した前記第一のデータを前記第一の記憶制御部が有するキャッシュメモリに格納すると共に前記第一のデータをキャッシュメモリに格納したことを示す第一の完了報告を前記第一の処理装置に返信し、
　また、前記第一の記憶制御部は、前記第一のデータを前記第一の記憶装置に格納する際は、前記第一の記憶装置上に設けられた第一の論理記憶装置に前記第一のデータを格納し、
　前記第二の記憶制御部は、前記第二の処理装置から受信した前記第二のデータを前記第三の記憶制御部へ送信する前に、前記第二の処理装置から受信した前記第二のデータを前記第二の記憶制御部が有するキャッシュメモリに格納すると共に前記第二のデータをキャッシュメモリに格納したことを示す第二の完了報告を、前記第二の処理装置に返信し、
　また、前記第二の記憶制御部は、前記第二のデータを前記第二の記憶装置に格納する際は、前記第二の記憶装置上に設けられた第二の論理記憶装置に格納し、
　前記第三の記憶制御部は、前記第一のデータを前記第三の記憶装置に格納する際は、前記第三の記憶装置上に設けられた、前記第一の論理記憶装置とペアを成す第三の論理記憶装置に前記第一のデータを格納し、また、前記第二のデータを前記第三の記憶装置に格納する際は、前記第三の記憶装置上に設けられた、前記第二の論理記憶装置とペアを成す第四の論理記憶装置に前記第二のデータを格納することを特徴とする記憶システム。」
　
３．当審の拒絶理由
　当審において平成２１年１１月１３日付けで通知した拒絶の理由の概要は，本願発明は，特開平８−３０５５００号公報（平成８年１１月２２日出願公開。以下「引用例」という。）に記載された発明，周知技術及び技術常識に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない，というものである。
　
４．引用例の記載
　引用例には，図面とともに次の事項が記載されている。
　
Ａ．「【００１８】
【発明の実施の形態】代表的なデータ処理システムは、データを計算及び操作するための、例えば、少なくとも１つのＩＢＭ３９９０記憶制御機構を接続されたデータ機能記憶管理サブシステム／多重仮想システム（ＤＦＳＭＳ／ＭＶＳ）ソフトウエアを実行するためのＩＢＭシステム／３７０或いはＩＢＭシステム／３９０のようなホスト・プロセッサの形式を取るものでよい。一般に、記憶制御装置はメモリ・コントローラ及びそれに組み込まれた１つ又は複数個のキャッシュ・メモリ・タイプを含む。記憶制御装置は、更に、ＩＢＭ３３８０又は３３９０のような直接アクセス記憶装置（ＤＡＳＤ）のグループに接続される。ホスト・プロセッサは大きな計算力を与えるけれども、記憶制御装置は効率的に転送するために、ステージ／デステージするために、変換するために、及び一般に大きなデータ・ベースをアクセスするために必要な機能を与える。
【００１９】データ記憶システムにおいてデータを保護する１つの形式は１つのＤＡＳＤのデータを他のＤＡＳＤ上にバックアップすることである。データ・バックアップを行うためのこの手順は、一般に、二重複写と呼ばれる。データは一次ＤＡＳＤに記憶され、二次ＤＡＳＤに複写される。それらの一次及び二次ＤＡＳＤは二重ペアを形成する。二重複写二重ペアの一次及び二次装置は別個の装置ストリングにグループ分け可能であるが、それらは同じ記憶制御装置に接続されなければならない。その同じ記憶制御装置に接続される要件のために、二重複写は、データ・バックアップのための受け入れ可能な方法であるが、それは災害回復システムにとって実施可能ではない。
【００２０】一般的なデータ処理システムに対する災害回復保護は、一次ＤＡＳＤに記憶された一次データが二次又は遠隔ロケーションにバックアップされることを必要とする。一次及び二次ロケーションを分ける距離はユーザにとって受け入れ可能なリスクのレベルに依存し、数キロメートルから数千キロメートルまで変わり得るものである。二次又は遠隔ロケーションは、バックアップ・データの複写を行うことに加えて、一次システムがディスエーブルされた場合に一次システムに対する処理を引き継ぐのに十分なシステム情報も持たなければならない。これは、単一の記憶制御装置が一次及び二次サイトにおいて一次及び二次ＤＡＳＤストリングの両方にはデータを書き込まないために、部分的には当然である。代わりに、一次データが一次記憶制御装置に接続された一次ＤＡＳＤストリング上に記憶され、一方、二次データが二次記憶制御装置に接続された二次ＤＡＳＤストリング上に記憶される。
【００２１】二次サイトは一次サイトから十分に離れていなければならないのみならず、一次データを実時間でバックアップできなければならない。一次データが或最小の遅延で更新される時、二次サイトは一次データをバックアップする必要がある。更に、二次サイトは、一次サイトで走っていてデータ又は更新を発生するアプリケーション・プログラム（例えば、ＩＭＳ、ＤＢ２）に関係なく、一次データをバックアップしなければならない。二次サイトで必要とされる困難なタスクは、二次データが順序整合していなければならないことである。即ち、二次データは一次データと同じ順次順序（順次整合）で複写される。それはかなりのシステム考察を必要とする。順次整合性は、多数の記憶制御装置（その各々がデータ処理システムにおける多数のＤＡＳＤを制御する）の存在によって複雑にされる。順次整合がない場合、一次データと整合しない二次データがその結果として生じ、従って災害回復を不良化するであろう。
【００２２】遠隔のデータ二重化は２つの一般的なカテゴリ、即ち、同期的なもの及び非同期的なものに分けられる。同期的遠隔複写は、一次データを二次ロケーションに送ること、及び一次ＤＡＳＤ入出力（Ｉ／Ｏ）オペレーションを終了する（一次ホストにチャネル終了（ＣＥ）及び装置終了（ＤＥ）を与える）前にそのようなデータの受信を確認することを含む。従って、二次的確認を待っている間、同期的複写は一次ＤＡＳＤのＩ／Ｏ応答時間を遅らせる。一次Ｉ／Ｏ応答遅延は一次システムと二次システムとの間の距離に比例して増加する（遠隔距離を数十キロメートルに制限する要因）。しかし、同期的複写は、比較的わずかなシステム・オーバヘッドでもって二次サイトにおいて整合したデータを順次に与える。
【００２３】非同期的遠隔複写は、データが二次サイトにおいて確認される前に一次ＤＡＳＤのＩ／Ｏオペレーションが完了する（一次ホストにチャネル終了（ＣＥ）及び装置終了（ＤＥ）を与える）ので、一次アプリケーション・システムのより良いパフォーマンスを与える。従って、一次ＤＡＳＤのＩ／Ｏ応答時間は二次サイトまでの距離に依存せず、二次サイトは一次サイトから数千キロメートルも離れていてもよい。しかし、二次サイトで受信されるデータは一次更新の順序ではないことがよくあるので、データ・シーケンスの整合性を確実にするためには大量のシステム・オーバヘッドが必要である。一次サイトにおける障害は、一次ロケーションと二次ロケーションとの間で伝送中であったデータが失われるという結果を生じることがある。」（第６頁左欄第１０行目〜第７頁左欄第１行目）
　
Ｂ．「【００２９】図１を参照すると、一次サイト１４及び二次サイト１５を有する災害回復システム１０が示される。この場合、二次サイト１５は、例えば、一次サイト１４から２０キロメートル離れて位置している。一次サイト１４は一次ホスト・プロセッサ１を含み、それはそこで走るアプリケーション及びシステムＩ／Ｏ及びエラー回復プログラム２（以後、Ｉ／Ｏ＆ＥＲＰ２と呼ぶ）を有する。一次プロセッサ１は、例えば、ＤＦＳＭＳ／ＭＶＳオペレーティング・ソフトウエアで走るＩＢＭエンタープライズ・システム／９０００（ＥＳ／９０００）プロセッサでよく、そこで走る幾つかのアプリケーション・プログラムを持つものでよい。一次記憶制御装置３、例えば、ＩＢＭ３９９０モデル６記憶制御機構は、チャネル１２を介して一次プロセッサ１２に接続される。その分野では知られているように、幾つかのそのような記憶制御装置３が一次プロセッサ１に接続可能であり、或いは、幾つかの一次プロセッサ１が一次記憶制御装置３に接続可能である。一次ＤＡＳＤ４、例えば、ＩＢＭ３３９０ＤＡＳＤは一次記憶制御装置３に接続される。幾つかの一次ＤＡＳＤ４が一次記憶制御装置３に接続可能である。一次記憶制御装置３及びそれに接続された一次ＤＡＳＤ４は一次記憶サブシステムを形成する。更に、一次記憶制御装置３及び一次ＤＡＳＤ４は単一の統合ユニットであってもよい。
【００３０】二次サイト１５は二次ホスト・プロセッサ５、例えば、ＩＢＭ  ＥＳ／９０００を含み、それはチャネル１３を介して二次記憶制御装置６、例えば、ＩＢＭ３９９０モデル６に接続される。更に、ＤＡＳＤ７がその記憶制御装置６に接続される。一次プロセッサ１は少なくとも１つのホスト間コミュニケーション・リンク１１、例えば、チャネル・リンク又は電話Ｔ１／Ｔ３ライン・リンク等によって二次プロセッサ５に接続される。一次プロセッサ１は、例えば、多数のエンタープライズ・システム接続（ＥＳＣＯＭ）リンク９による二次記憶制御装置６との直接接続を持つようにしてもよい。その結果、Ｉ／Ｏ＆ＥＲＰ２は、必要に応じて二次記憶制御装置６とコミュニケートすることができる。一次記憶制御装置３は多数の同格通信リンク８、例えば、多数のＥＳＣＯＭリンクを介して二次記憶制御装置６とコミュニケートする。」（第８頁左欄第８行目〜同頁同欄第４７行目）
　
Ｃ．「【００３３】二重ペアが「障害」状態にある場合、ステップ２０９において、一次記憶制御装置３は、その二重ペアが抑止したこと或いは障害を生じたことを一次プロセッサ１に知らせる。その二重ペアは、コミュニケーション・リンク８を介した一次記憶制御装置３及び二次記憶制御装置６の間のコミュニケーション障害のために「障害」となることがある。それとは別に、二重ペアは一次サブシステム或いは二次サブシステムにおけるエラーのために「障害」となることがある。その障害がコミュニケーション・リンク８にある場合、一次記憶制御装置３は、二次記憶制御装置６に直接にその障害をコミュニケートすることができない。ステップ２１１において、一次記憶制御装置３はＩ／ＯステータスＣＥ／ＤＥ／ＵＣを一次プロセッサ１に戻す。Ｉ／Ｏ＆ＥＲＰ２はアプリケーション・プログラムを静止させ、従って、書込みＩ／Ｏオペレーションをリクエストするアプリケーションに制御を戻す前に、エラー回復及びデータ整合性のために、ステップ２１３において、一次プロセッサ１の制御を行う。」（第８頁右欄第２４行目〜同頁同欄第３６行目）
　
Ｄ．「【００４５】ホスト・プロセッサ５０１は、記憶制御装置５３０、例えば、ＩＢＭ３９９０モデル６、及び幾つかのＤＡＳＤ５３２、５３４、５３６、例えば、ＩＢＭ３３９０或いはＩＢＭ  ＲＡＭＡＣより成る他の記憶サブシステム５０３に接続される。この記憶サブシステム５０３は災害回復システムのための一次サイトを与える。ＤＡＳＤ５３２、５３４、５３６は二重ペアの一次ＤＡＳＤとして働く。一次記憶サブシステム５０３は、災害回復システムを完成するための第２の遠隔サイトにおける二次記憶サブシステム５０４に接続される。一次記憶サブシステム５０３及び二次記憶サブシステム５０４の間の接続５５０は直接コミュニケーション・リンク、例えば、エンタープライズ・システム接続（ＥＳＣＯＭ）リンクを通して行われる。二次記憶サブシステム５０４は、ＩＢＭ３３９０或いはＩＢＭ  ＲＡＭＡＣのような幾つかのＤＡＳＤ５４２、５４４、５４６に接続された記憶制御装置５４０、例えば、ＩＢＭ３９９０モデル６より成る。二次記憶サブシステム５０４におけるＤＡＳＤ５４２、５４４、５４６は遠隔二重複写オペレーションに対する二次ＤＡＳＤとして働く。図５における災害回復システムには、３つの二重ペアが示される。ＤＡＳＤ５３２、５４２は第１二重ペアを形成し、ＤＡＳＤ５３４、５４４は第２二重ペアを形成し、ＤＡＳＤ５３６、５４６は第３二重ペアを形成する。従って、例えば、ホスト・プロセッサ５０１は一次記憶サブシステム５０３の記憶制御装置５３０を通して一次ＤＡＳＤ５３２にレコードを書き込む。このレコードの複写は、その後、一次記憶制御装置５３０によって二次記憶制御装置５４０に転送され、その二重ペアの二次ＤＡＳＤ５４２に記憶される。」（第１０頁右欄第１７行目〜同頁同欄第４６行目）
　
　以上の記載によれば，引用例には，次の発明（以下「引用発明」という。）が記載されている。
　
「一次ホスト・プロセッサ１と，
　一次ホスト・プロセッサ１に接続された一次記憶制御装置３と，
　一次記憶制御装置３に接続された一次ＤＡＳＤ４と，
を有する一次サイト１４と，
　二次ホスト・プロセッサ５と，
　二次ホスト・プロセッサ５に接続された二次記憶制御装置６と，
　二次記憶制御装置６に接続された二次ＤＡＳＤ７と，
を有する二次サイト１５と，
を備えたデータ記憶システムであって，
　一次記憶制御装置３は，メモリ・コントローラ及びそれに組み込まれた１つ又は複数個のキャッシュ・メモリ・タイプを含み，
　一次記憶制御装置３と一次ＤＡＳＤ４によって一次記憶サブシステムが形成され，
　二次記憶制御装置６と二次ＤＡＳＤ７によって二次記憶サブシステムが形成され，
　一次記憶制御装置３は，多数の同格通信リンク８を介して二次記憶制御装置６とコミュニケートし，
　一次ホスト・プロセッサ１において走るアプリケーション・プログラムがデータ更新を一次記憶制御装置３に送り，そのデータ更新が一次ＤＡＳＤ４に書き込まれ，そのデータ更新が二次記憶制御装置６にシャドーイングされ，二重ペア・ステータスがチェックされ，二重ペア・ステータスが同期状態にある場合，データ更新が二次ＤＡＳＤ７に書き込まれ，
　一次記憶制御装置３は，一次データを二次ロケーションに送り，データの受信を確認した後に一次ホストにチャネル終了（ＣＥ）と装置終了（ＤＥ）を出力し，
　幾つかの一次ホスト・プロセッサ１を幾つかの一次記憶制御装置３に接続することができ，幾つかの一次ＤＡＳＤ４を一次記憶制御装置３に接続することができ，
　ホスト・プロセッサ５０１は，一次サイトである記憶サブシステム５０３に接続され，
　ＤＡＳＤ５３２，５３４，５３６は二重ペアの一次ＤＡＳＤとして働き，
　一次記憶サブシステム５０３は，第２の遠隔サイトにおける二次記憶サブシステム５０４に接続され，
　二次記憶サブシステム５０４は，ＤＡＳＤ５４２，５４４，５４６に接続された記憶制御装置５４０より成り，
　二次記憶サブシステム５０４におけるＤＡＳＤ５４２，５４４，５４６は遠隔二重複写オペレーションに対する二次ＤＡＳＤとして働き，
　ＤＡＳＤ５３２，５４２は第１二重ペアを形成し，ＤＡＳＤ５３４，５４４は第２二重ペアを形成し，ＤＡＳＤ５３６，５４６は第３二重ペアを形成し，
　ホスト・プロセッサ５０１は一次記憶サブシステム５０３の記憶制御装置５３０を通して一次ＤＡＳＤ５３２にレコードを書き込み，
　レコードの複写は，その後，一次記憶制御装置５３０によって二次記憶制御装置５４０に転送され，その二重ペアの二次ＤＡＳＤ５４２に記憶される，
データ記憶システム。」
　
５．対比
　本願発明と引用発明を対比する。
　引用発明の「一次ホスト・プロセッサ１」，「一次記憶制御装置３」，「一次ＤＡＳＤ４」及び「一次記憶サブシステム」は，それぞれ本願発明の「第一の処理装置」，「前記第一の記憶装置を制御する第一の記憶制御部」，「第一の記憶装置」及び「第一の記憶システム」に相当する。引用発明の「一次データ」は，本願発明の「第一のデータ」に相当し，引用発明の「データ更新」は，一次ＤＡＳＤ４に書き込まれる「一次データ」を含んでいることは明らかであるから，本願発明の「第一のデータ」に相当する。また，「一次データ」及び「データ更新」は，一次ホスト・プロセッサ１において走るアプリケーション・プログラムによって処理されているのは明らかである。そうすると，引用発明において一次ホスト・プロセッサ１において走るアプリケーション・プログラムが送信するデータ更新が書き込まれる一次ＤＡＳＤ４は，本願発明の「第一の処理装置が処理する第一のデータを格納する第一の記憶装置」に相当する。
　引用発明における一次記憶制御装置３から多数の同格通信リンク８を介してデータ更新がシャドーイングされる二次記憶制御装置６は，本願発明の「前記第一の記憶制御部に接続され，前記第一の記憶制御部が送信する第一のデータを受信する第三の記憶制御部」に相当する。引用発明において二次記憶制御装置６にシャドーイングされたデータ更新が書き込まれる二次ＤＡＳＤ７は，本願発明の「前記第三の記憶制御部が受信した前記第一のデータを格納する第三の記憶装置」に相当し，引用発明の「二次記憶サブシステム」は，本願発明の「第三の記憶システム」に相当する。
　引用発明の「一次ホスト」は，引用発明において「一次ホスト・プロセッサ１」と同義であるから，本願発明の「第一の処理装置」に相当する。
　引用発明の「ホスト・プロセッサ５０１」，「一次記憶サブシステム５０３の記憶制御装置５３０」，「一次ＤＡＳＤ５３２」及び「一次サイトである記憶サブシステム５０３」並びに「二次記憶制御装置５４０」，「二次ＤＡＳＤ５４２」及び「二次記憶サブシステム５０４」は，それぞれ本願発明の「第一の処理装置」，「第一の記憶制御部」，「第一の記憶装置」及び「第一の記憶システム」並びに「第二の記憶制御部」，「第二の記憶装置」及び「第二の記憶システム」に相当する。引用発明の「レコード」は，本願発明の「第一のデータ」に相当する。
　引用発明は，「データ記憶システム」の発明であるから，本願発明の「記憶システム」に相当するものである。
　
　すると，本願発明と引用発明とは，次の点で一致する。
＜一致点＞
「第一の処理装置が処理する第一のデータを格納する第一の記憶装置と前記第一の記憶装置を制御する第一の記憶制御部を有する第一の記憶システムと， 
　前記第一の記憶制御部に接続され，前記第一の記憶制御部が送信する第一のデータを受信する第三の記憶制御部と，前記第三の記憶制御部が受信した前記第一のデータを格納する第三の記憶装置とを有する第三の記憶システム，
を有する記憶システム。」
　
　一方，両者は次の点で相違する。
＜相違点１＞
　本願発明では，第一の処理装置が処理する第一のデータを格納する第一の記憶装置と第一の記憶装置を制御する第一の記憶制御部を有する第一の記憶システムだけでなく，第二の処理装置が処理する第二のデータを格納する第二の記憶装置と第二の記憶装置を制御する第二の記憶制御部を有する第二の記憶システムをも備え，第三の記憶制御部は，第一の記憶制御部だけでなく，第二の記憶制御部とも接続され，かつ，第一の記憶制御部が送信する第一のデータだけでなく，第二の記憶制御部が送信する第二のデータをも受信し，また，第三の記憶装置は，第三の記憶制御部が受信した第一のデータだけでなく，第三の記憶制御部が受信した第二のデータをも格納しているのに対し，引用発明では，このような構成が明確に記載されていない点。
＜相違点２＞
　本願発明では，第一（第二）の記憶制御部は，第一（第二）の処理装置から受信した第一（第二）のデータを第三の記憶制御部へ送信する前に，第一（第二）の処理装置から受信した第一（第二）のデータを第一（第二）の記憶制御部が有するキャッシュメモリに格納すると共に第一（第二）のデータをキャッシュメモリに格納したことを示す第一（第二）の完了報告を第一（第二）の処理装置に返信するのに対し，引用発明では，第一（第二）の記憶制御部は，第一（第二）の処理装置から受信した第一（第二）のデータを第三の記憶制御部へ送信し，第三の記憶制御部が受信できたことを確認した後に第一（第二）のチャネル終了（ＣＥ）と装置終了（ＤＥ）を第一（第二）の処理装置に返信している点。
＜相違点３＞
　本願発明では，第一（第二）の記憶制御部は，第一（第二）のデータを第一（第二）の記憶装置に格納する際は，第一（第二）の記憶装置上に設けられた第一（第二）の論理記憶装置に第一（第二）のデータを格納し，第三の記憶制御部は，第一（第二）のデータを第三の記憶装置に格納する際は，第三の記憶装置上に設けられた，第一（第二）の論理記憶装置とペアを成す第三（第四）の論理記憶装置に第一（第二）のデータを格納するのに対し，引用発明では，第一（第二）の記憶制御部は，第一（第二）のデータを第一（第二）の記憶装置に格納する際は，第一（第二）の物理的な記憶装置に第一（第二）のデータを格納し，第三の記憶制御部は，第一（第二）のデータを第三の記憶装置に格納する際は，第一（第二）の物理的な記憶装置とペアを成す第三（第四）の物理的な記憶装置に第一（第二）のデータを格納する点。
　
６．当審の判断
　上記相違点について検討する。
＜相違点１についての検討＞
　引用発明には，「幾つかの一次ホスト・プロセッサを幾つかの一次記憶制御装置に接続することができ，幾つかの一次ＤＡＳＤ４を一次記憶制御装置３に接続することができ」ると記載されているから，引用発明には，複数の一次ホスト・プロセッサ１，複数の一次ホスト・プロセッサ１に接続された複数の一次記憶制御装置３及び複数の一次記憶制御装置３に接続された複数の一次ＤＡＳＤ４を有するシステムが示唆されている。また，複数の一次ＤＡＳＤ４があれば，それらの一に格納されたデータのみを二次ＤＡＳＤ７に格納するように構成するよりは，複数の一次ＤＡＳＤ４のデータを格納するよう構成するのが自然である。よって，引用発明において，一次ホスト・プロセッサ１，一次記憶制御装置３及び一次ＤＡＳＤ４のそれぞれ１つずつが接続された構成を２組とし，それらのうちの一の構成を第一の構成とし，もう一つの構成を第二の構成として，第一の処理装置が処理する第一のデータを格納する第一の記憶装置と第一の記憶装置を制御する第一の記憶制御部を有する第一の記憶システムだけでなく，第二の処理装置が処理する第二のデータを格納する第二の記憶装置と第二の記憶装置を制御する第二の記憶制御部を有する第二の記憶システムをも備え，第三の記憶制御部は，第一の記憶制御部だけでなく，第二の記憶制御部とも接続され，かつ，第一の記憶制御部が送信する第一のデータだけでなく，第二の記憶制御部が送信する第二のデータをも受信し，また，第三の記憶装置は，第三の記憶制御部が受信した第一のデータだけでなく，第三の記憶制御部が受信した第二のデータをも格納するように構成することは，当業者が容易に想到し得ることである。
　
＜相違点２についての検討＞
　上位装置である処理装置からのデータを記憶制御部を介して記憶装置に格納する場合において，処理装置の高速化を目的として，記憶制御部のキャッシュメモリにそのデータを格納した段階で，キャッシュメモリに格納したことを示す完了報告を処理装置へ返信することは，特開平９−２１２４２５号公報（第２頁【０００３】参照。）及び特開平５−２１６７７５号公報（第４頁【００１８】参照。）に記載されているように，出願前周知である。また，引用発明の第一（第二）の記憶制御部はキャッシュメモリを有している。したがって，引用発明において，上記周知技術を適用し，第一（第二）の記憶制御部は，第一（第二）の処理装置から受信した第一（第二）のデータを第三の記憶制御部へ送信する前に，第一（第二）の処理装置から受信した第一（第二）のデータを第一（第二）の記憶制御部が有するキャッシュメモリに格納すると共に第一（第二）のデータをキャッシュメモリに格納したことを示す第一（第二）の完了報告を第一（第二）の処理装置に返信するように構成することは，当業者が容易に想到し得ることである。
　
＜相違点３についての検討＞
　記憶装置を特定する際に，物理的に特定することと論理的に特定することの両者があることは技術常識であるから，記憶装置として物理的に特定する物理的な記憶装置又は論理的に特定する論理記憶装置のどちらを選択するかは当業者が適宜なし得ることである。したがって，引用発明において，物理的な記憶装置に代えて論理記憶装置を用いることにより，第一（第二）の記憶制御部は，第一（第二）のデータを第一（第二）の記憶装置に格納する際は，第一（第二）の記憶装置上に設けられた第一（第二）の論理記憶装置に第一（第二）のデータを格納し，第三の記憶制御部は，第一（第二）のデータを第三の記憶装置に格納する際は，第三の記憶装置上に設けられた，第一（第二）の論理記憶装置とペアを成す第三（第四）の論理記憶装置に第一（第二）のデータを格納するように構成することは，当業者が適宜なし得ることである。
　
　また，本願発明の構成によって生じる効果も，当業者が予測できるものである。
　したがって，本願発明は，引用発明，周知技術及び技術常識に基づいて当業者が容易に発明をすることができたものである。
　
　なお，請求人は，平成２２年１月１２日付け意見書において，上記＜相違点１の検討＞について異論がある旨主張しているが，次の理由からもその主張は採用できない。
　引用例において，一次サイトについては，複数の一次ホスト・プロセッサ１，複数の一次ホスト・プロセッサ１に接続された複数の一次記憶制御装置３及び複数の一次記憶制御装置３に接続された複数の一次ＤＡＳＤ４を有することが可能である点が記載されているのに対し，二次サイトについては，二次ホスト・プロセッサ５，二次記憶制御装置６及び二次ＤＡＳＤ７をそれぞれ複数設けることについて記載されていない。したがって，引用例において，複数の一次ホスト・プロセッサ１，複数の一次ホスト・プロセッサ１に接続された複数の一次記憶制御装置３及び複数の一次記憶制御装置３に接続された複数の一次ＤＡＳＤ４を有する一次サイトが構成された場合であっても，二次サイトは二次ホスト・プロセッサ５，二次記憶制御装置６及び二次ＤＡＳＤ７の構成のままで，一次サイトのデータ更新を二次サイトでバックアップするものと考えられるから，複数の一次記憶制御装置３それぞれが二次記憶制御装置６に接続され，二次記憶制御装置６が受信するそれぞれのデータ更新を二次ＤＡＳＤ７に格納する構成とすることは，当業者が容易に想到し得ることである。
　
７．むすび
　以上のとおり，本願発明は，特許法２９条２項の規定により特許を受けることができないものである。
　よって，結論のとおり審決する。