【事件の表示】
　平成１０年特許願第　３１７１５号「強誘電体メモリセル及び該セルを含む強誘電体メモリ装置」拒絶査定不服審判事件〔平成１１年　１月２２日出願公開、特開平１１−　１７１２７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯  
　本願は、平成１０年２月１３日の出願（パリ条約による優先権主張１９９７年６月９日、大韓民国）であって、平成１８年８月１０日付けで拒絶査定がなされ、これに対して同年１０月３１日に拒絶査定に対する審判請求がなされたものである。
　
第２　本願発明
　本願の請求項１乃至１５に係る発明は、平成１８年７月２５日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１乃至１５に記載された事項により特定されるとおりのものであり、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載された事項により特定される以下のとおりのものである。
「【請求項１】　第１導電型の半導体基板と、
　前記半導体基板に形成された第２導電型のウェルと、
　前記ウェル内に相互離隔されるように形成された一対の第１導電型領域と、
　前記一対の第１導電型領域の間の半導体基板上に形成された強誘電体キャパシタと、
　前記強誘電体キャパシタに連結され強誘電体キャパシタへ電圧を印加するプレートラインと、
　前記一対の第１導電型領域の中一つの第１導電型領域に連結されデータを伝送するビットラインと、
　前記一対の第１導電型領域の中の残り一つの第１導電型領域に連結されアドレスを選択する選択ラインとを含み、
　隣接する２個のメモリセルがフィールド酸化膜によって相互分離されつつ、前記選択ラインが当該２個のメモリセルに共通に連結されていることを特徴とする強誘電体メモリセル。」
　
第３　刊行物発明
　１．特開平９−８２９０５号公報　
　原査定の拒絶の理由に引用され、本願の優先権主張日の前に日本国内で頒布された特開平９−８２９０５号公報（以下、「刊行物１」という。）には、図１及び図２とともに以下の事項が記載されている。
　
（ａ）「【００１８】
【課題を解決するための手段】図１は本発明の原理的構成の説明図であり、図１を参照して本発明における課題を解決するための手段を説明する。
図１参照
（１）本発明は、ゲート絶縁膜５〜７の一部に強誘電体膜７を有する１個の電界効果トランジスタ型の強誘電体メモリセルをマトリクス状に配列した強誘電体メモリ装置において、ソース・ドレイン領域３，４をビット線１０方向に伸びる共通のウエル領域２に設けると共に、このウエル領域２を書込用信号線９とすることによってビット線１０と同様に列選択手段を設け、また、ゲート電極８をワード線１１として行選択手段を設け、また、ソース・ドレイン領域の一方３をビット線１０に共通接続すると共に、ソース・ドレイン領域の他方４をワード線１１方向のドライブ線１２に共通接続することを特徴とする。」、
（ｂ）「【００７７】図２（ａ）参照
まず、ｎ型シリコン基板２１にビット線（ＢＬ）３０と同様に列選択線方向に延在する共通のｐ型ウエル領域２２を形成し、次いで、厚さ１００Å〜３００Å、好適には２５０ÅのＳｉＯ2 膜、浮遊ゲートとなる厚さ１５００Å〜３０００Å、好適には２０００ÅのＰｔ膜、強誘電体膜としての厚さ１０００Å〜７０００Å、好適には４０００ÅのＰＺＴ薄膜、及び、Ｐｔ等の導電膜を順次堆積させてのちパターニングすることによって、ＳｉＯ2 膜２５、Ｐｔ膜２６、及び、ＰＺＴ薄膜２７からなるゲート絶縁膜とゲート電極２８を列選択線方向に複数個配列するように形成する。なお、図においては１個しか示していない。
【００７８】次いで、ゲート電極２８をマスクとしてＡｓ等のｎ型不純物を選択的に導入してｎ型ドレイン領域２３及びｎ型ソース領域２４を形成し、ｐ型ウエル領域２２に書込用信号線（Ｔ）２９を、ｎ型ドレイン領域２３にビット線（ＢＬ）３０を、ゲート電極２８にワード線（ＷＬ）３１を、ｎ型ソース領域２４にドライブ線（Ｄ）３２を夫々接続して、強誘電体メモリセルが完成する。」、
（ｃ）「【００８０】また、図示していないものの各書込用信号線（Ｔ0 ，Ｔ1 ・・）２９には、ビット線（ＢＬ0 ，ＢＬ1 ・・）３０と同様に列選択手段が接続されており、さらに、各ワード線（ＷＬ0 ，ＷＬ1 ・・）３１及び各ドライブ線（Ｄ0 ，Ｄ1 ・・）３２には、夫々接地電位或いは１．６５Ｖ（ＶCC／２）の第１電位を印加する行選択手段が接続されている。」、
（ｄ）「【００８８】この場合、メモリセルに“１”が書き込まれている場合には、読み出し電圧（１．６５Ｖ）の印加によりメモリセルは導通状態になり、ビット線（ＢＬ）の電位変動によってセンス・アンプを介して情報が検出される。なお、メモリセルに“１”が書き込まれていない場合には、即ち、メモリセルのデータが“０”の場合には、メモリセルが導通しないので、電位変動は生じない。」
　
（ア）上記１（ａ）の「・・・ソース・ドレイン領域３，４をビット線１０方向に伸びる共通のウエル領域２に設ける・・・」（【００１８】）という記載、及び上記１（ｂ）の「次いで、ゲート電極２８をマスクとしてＡｓ等のｎ型不純物を選択的に導入してｎ型ドレイン領域２３及びｎ型ソース領域２４を形成し・・・」（【００７８】）という記載によれば、ｎ型ドレイン領域２３とｎ型ソース領域２４は、ｐ型ウエル領域２２内で相互に離隔されていることは明らかである。
（イ）上記１（ｂ）の「・・・ ゲート電極２８にワード線（ＷＬ）３１を、・・・接続して、・・・」（【００７８】）という記載によれば、ワード線３１が、ゲート電極２８に電圧を印加するものであることは明らかである。
（ウ）上記１（ｄ）の「この場合、メモリセルに“１”が書き込まれている場合には、読み出し電圧（１．６５Ｖ）の印加によりメモリセルは導通状態になり、ビット線（ＢＬ）の電位変動によってセンス・アンプを介して情報が検出される。・・・」（【００８８】）という記載によれば、ビット線３０が、データを伝送することは明らかである。
（エ）上記１（ｃ）の「また、図示していないものの・・・各ドライブ線（Ｄ0 ，Ｄ1 ・・）３２には、夫々接地電位或いは１．６５Ｖ（ＶCC／２）の第１電位を印加する行選択手段が接続されている。」（【００８０】）という記載によれば、ドライブ線３２が、アドレスを選択するためのものであることは明らかである。
（オ）上記１（ａ）の「本発明は、ゲート絶縁膜５〜７の一部に強誘電体膜７を有する
１個の電界効果トランジスタ型の強誘電体メモリセルをマトリクス状に配列した強誘電体メモリ装置
ソース・ドレイン領域３，４をビット線１０方向に伸びる共通のウエル領域２に設ける
ゲート電極８をワード線１１として
ソース・ドレイン領域の他方４をワード線１１方向のドライブ線１２に共通接続する
　ここで、前記２個のｐ型ウエル領域２２のそれぞれにおいて、ワード線３１（ＷＬ０）（ゲート電極２８）を挟んで形成される２個の電界効果トランジスタ（メモリセル）に着目すると、両者は隣接しており、前記２個のｐ型ウエル領域２２によって挟まれた領域によって相互に分離されており、ドライブ線３２が、当該２個のメモリセルに共通に連結されているものと認められる。
　
　したがって、刊行物１には、以下の発明（以下、「刊行物発明」という。）が記載されている。
　「ｎ型シリコン基板２１と、
　前記ｎ型シリコン基板２１に形成されたｐ型ウエル領域２２と、
　前記ｐ型ウエル領域２２内に形成されたｎ型ドレイン領域２３及びｎ型ソース領域２４と、
　前記ｎ型ドレイン領域２３及びｎ型ソース領域２４の間のｎ型シリコン基板２１上に形成され、ＳｉＯ2 膜２５、Ｐｔ膜２６、及び、ＰＺＴ薄膜２７からなるゲート絶縁膜とゲート電極２８と、
　前記ゲート電極２８に連結されたワード線３１と、
　前記ｎ型ドレイン領域２３に連結されデータを伝送するビット線３０と、
　前記ｎ型ソース領域２４に連結されアドレスを選択するドライブ線３２とを含み、
　隣接する２個のメモリセルが相互に分離され、前記ドライブ線３２が隣接する当該２個のメモリセルに共通に連結されていることを特徴とする強誘電体メモリセル。」
　
第４　当審の判断
　１．対比
　本願発明と刊行物発明とを対比する。
（ａ）刊行物発明の「ｎ型シリコン基板２１」は、本願発明の「第１導電型の半導体基板」に相当する。
（ｂ）刊行物発明の「ｐ型ウエル領域２２」は、本願発明の「第２導電型のウェル」に相当する。
（ｃ）刊行物発明の「前記ｐ型ウエル領域２２内に形成されたｎ型ドレイン領域２３及びｎ型ソース領域２４」は、本願発明の「前記ウェル内に相互離隔されるように形成された一対の第１導電型領域」に相当する。
（ｄ）刊行物発明の「前記ｎ型ドレイン領域２３に連結されデータを伝送するビット線３０」は、本願発明の「前記一対の第１導電型領域の中一つの第１導電型領域に連結されデータを伝送するビットライン」に相当する。
（ｅ）刊行物発明の「前記ｎ型ソース領域２４に連結されアドレスを選択するドライブ線３２」は、本願発明の「 前記一対の第１導電型領域の中の残り一つの第１導電型領域に連結されアドレスを選択する選択ライン」に相当する。
　
　よって、本願発明と刊行物発明は、
「第１導電型の半導体基板と、
　前記半導体基板に形成された第２導電型のウェルと、
　前記ウェル内に相互離隔されるように形成された一対の第１導電型領域と、
　前記一対の第１導電型領域の中一つの第１導電型領域に連結されデータを伝送するビットラインと、
　前記一対の第１導電型領域の中の残り一つの第１導電型領域に連結されアドレスを選択する選択ラインとを含み、
　隣接する２個のメモリセルが相互分離されつつ、前記選択ラインが当該２個のメモリセルに共通に連結されていることを特徴とする強誘電体メモリセル。」である点で一致し、以下の点で相違する。
　
　相違点１
　本願発明は、「前記一対の第１導電型領域の間の半導体基板上に形成された強誘電体キャパシタ」を含むものであるのに対して、刊行物発明は、「前記ｎ型ドレイン領域２３及びｎ型ソース領域２４の間のｎ型シリコン基板２１上に形成され、ＳｉＯ２膜２５、Ｐｔ膜２６、及びＰＺＴ薄膜２７からなるゲート絶縁膜とゲート電極２８」を含むものである点。
　相違点２
　本願発明は、「前記強誘電体キャパシタに連結され強誘電体キャパシタへ電圧を印加するプレートライン」を含むものであるのに対して、刊行物発明は、「前記ゲート電極２８に連結されたワード線３１」を含むものである点。
　相違点３
　本願発明は、「隣接する２個のメモリセルがフィールド酸化膜によって相互分離され」ているのに対して、刊行物発明は、「隣接する２個のメモリセルが相互に分離され」てはいるものの、それらが「フィールド酸化膜によって相互分離され」ているかどうか明らかでない点。
　
　２．相違点の検討      　
　以下において、各相違点について検討する。
　
　相違点１について
　刊行物発明の「前記ｎ型ドレイン領域２３及びｎ型ソース領域２４の間のｎ型シリコン基板２１上」が本願発明の「前記一対の第１導電型領域の間の半導体基板上」に相当することは明らかである。
　そして、「ＰＺＴ」が強誘電体であることは当業者における技術常識であり、かつ、刊行物発明の「Ｐｔ膜２６、及びＰＺＴ薄膜２７からなるゲート絶縁膜とゲート電極２８」がキャパシタを構成していることは当業者にとって明らかであるから、刊行物発明の「前記ｎ型ドレイン領域２３及びｎ型ソース領域２４の間のｎ型シリコン基板２１上に形成され、ＳｉＯ２膜２５、Ｐｔ膜２６、及びＰＺＴ薄膜２７からなるゲート絶縁膜とゲート電極２８」を含む構成は、本願発明の「前記一対の第１導電型領域の間の半導体基板上に形成された強誘電体キャパシタ」を含む構成に相当するものである。
　したがって、相違点１は実質的なものではない。
　
　相違点２について
　刊行物発明の「ワード線３１」は「ゲート電極２８」に電圧を印加するものであることが明らかであり、当該「ゲート電極２８」は本願発明の「強誘電体キャパシタ」に相当する「Ｐｔ膜２６、及びＰＺＴ薄膜２７からなるゲート絶縁膜とゲート電極２８」の上部電極をなすものであるから、刊行物発明の「前記ゲート電極２８に連結されたワード線３１」は、本願発明の「前記強誘電体キャパシタに連結され強誘電体キャパシタへ電圧を印加する」「ライン」に相当するものである。
　そして、強誘電体キャパシタを用いたメモリにおいて、当該強誘電体キャパシタに連結され、当該強誘電体に電圧を印加するラインをワード線とするかプレートラインとするかは当業者が適宜選択し得る設計的事項にすぎないものであるから、刊行物発明の「ワード線３１」に換えて「プレート線」とし、本願発明のように「前記強誘電体キャパシタに連結され強誘電体キャパシタへ電圧を印加するプレートライン」を含む構成とすることは、当業者が容易になし得た事項である。
　
　相違点３について
　シリコン基板上に形成された隣接するウエル領域内に形成されたソース領域あるいはドレイン領域を電気的に接続する場合に、隣接するウエル領域間をフィールド酸化膜によって絶縁分離することは、以下の周知文献１乃至３に記載されるように従来周知である。
（１）周知文献１：特開平２−１１６２号公報には、第２０図及び第２３図とともに、「・・・そして表面にはフィールド酸化膜45が形成されている。・・・」（第７頁右上欄第６乃至７行）、「・・・第23図の断面図に示されるエミッタ電極断面を持つエミッタ電極53をワード線方向にストライプ状に配設する。即ち、フィールドをはさむエミッタ電極同志を共通にしながらワード線方向に配設するようにしてもよい。」（第８頁右上欄第２０号乃至同頁左下欄第５行）と記載されている。
（２）周知文献２：特開平２−１７４１５７号公報には、第２図乃至第４図とともに、「・・・続いて、第２図(B)に示すように、素子分離領域、・・・MOSFET形成用のｐウェルの周囲の領域には、SiO2によるフィールド酸化膜(FOX)によるフィールド絶縁膜６を形成する。・・・」（第６頁右上欄第１７行乃至同頁左下欄第２行）、「最後に、第３図(F)に示すように第４図(A)に示すスイッチトキャパシタフィルタ用回路において各素子間の電気的接続を行うためのアルミニウム配線層を形成する。・・・ここで、コンタクトホール・・・23は、第４図（Ａ）に示す演算増幅器構成用ｎ形MOSFET101のソース、ゲートおよびドレイン端子形成用であって、それぞれを介して、第４図(A)に示すVSS供給用配線層43、バイアス供給用配線層44およびｎ形MOSFET102のソースに接続される配線層45を、それぞれ、n+ソース領域９、ゲート電極8-1およびn+ドレイン領域10に接続する。　同様に、第４図(A)に示すｎ形MOSFET102のソース、ゲートおよびドレイン端子形成用コンタクトホール24・・・を介して、それぞれ、配線層45、負入力用配線層46およびｐ形MOSFET103のドレインに接続される配線層47をn+ソース領域11、ゲート電極8-2およびn+ドレイン領域12に接続する。」（第７頁左下欄第５行乃至同頁右下欄第９行）
（３）周知文献３：特開平４−２０９５６９号公報には、図１乃至図３とともに、
「【００２１】図１ないし図３を参照して、メモリセルアレイには、相互に平行に延びる複数のビット線１４ａ、１４ｂ、１４ｃと、これに直交する方向に互いに平行に延びるワード線１７ａ、１７ｂが形成されている。
ビット線
１４ｂ
はフィールド酸化膜３の表面に接して所定の方向に延びた多結晶シリコン層１８と、多結晶シリコン層の表面上に形成されたチタンシリサイド層６との２層構造を有している。
【００２２】平面的に見て、ワード線１７ａ、１７ｂとビット線１４ａ、１４ｂ、１４ｃとによって囲まれる領域に
メモリセル
１ｃ、１ｄ
【００２３】・・・このフィールド酸化膜３に囲まれたシリコン基板２の表面上には固相エピタキシャル成長法により形成された単結晶シリコン層２１が形成されている。単結晶シリコン層２１は隣接するフィールド酸化膜３の上部に延在する多結晶シリコン層１８と連続して同一層をなしている。
【００２４】
メモリセル１ａ〜１ｆの各々は１つのアクセストランジスタ１５と１つのキャパシタ１６とから構成される。アクセストランジスタ１５は
ソース／ドレインとなる１対のｎ型不純物領域７ａ、７ｂ
　したがって、刊行物発明において、本願発明のように、隣接する２個のメモリセルが、「フィールド絶縁膜によって相互に分離」されるように構成することは、周知技術に基づいて、当業者が容易になし得たものである。
　
　よって、本願発明は、刊行物１に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第５　むすび
　以上のとおりであるから、本願は、請求項２乃至１５に係る発明について検討するまでもなく、拒絶されるべきものである。　
　よって、結論のとおり審決する。