【事件の表示】
　特願２０００−６８４８４号「回路モジュール」拒絶査定不服審判事件〔平成１３年９月２１日出願公開、特開２００１−２５７０１８号〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成１２年３月１３日の出願であって、本願の請求項１ないし８に係る発明は、明細書の特許請求の範囲の請求項１ないし８に記載された事項によって特定されるとおりのものと認められるところ、そのうちの請求項１に係る発明は、次のとおりのものである。
　「【請求項１】　少なくとも１つのＩＣを一方の面側に支持する配線基板と、該配線基板の双方の面に配置されたコンタクト端子とを有する回路モジュールにおいて、
　前記一方の面側に形成され、該一方の面側のコンタクト端子とＩＣのピンとを接続する第１の信号配線と、該第１の信号配線に一端が接続され、前記ＩＣの接続されたピンに隣接して前記配線基板を貫通する貫通配線と、前記配線基板の他方の面側に形成され、前記貫通配線の他端と他方の面側のコンタクト端子とを接続する第２の信号配線とを備えることを特徴とする回路モジュール。」（以下、「本願発明」という。）
　
２．引用刊行物とその記載事項
　これに対して、原査定の拒絶の理由に引用された、本願の出願前に日本国内において頒布された特開平１１−２５１５３９号公報（以下、「引用例」という。）には、「回路モジュール」に関して、図面とともに次の事項が記載されている。（但し、【数１】〜【数３】については、表記を変更している。）
　ア　「【０００１】
【発明の属する技術分野】この発明は、プリント配線板上に半導体ＩＣが実装された回路モジュール、特に信号転送速度の高速化を実現し得るメモリモジュールに関するものである。」
　イ　「【０００６】図１８は、複数のメモリモジュール１０１によって構成されるシステムの全体構成を示す側面図である。マザーボード１０９上に信号線１１１が設けられており、信号線１１１の一端はマザーボード１０９上に配置されたコントローラ１１０に接続されている。また、信号線１１１の他端はマザーボード１０９上に設けられた終端抵抗１１２に接続されている。そして、終端抵抗１１２は終端電位を与える電源１１３に接続されている。さらに、マザーボード１０９上には、信号線１１１の延在する方向に一定間隔で並ぶ複数のコネクタ１１４が設けられている。コネクタ１１４は、コネクタ内に差し込まれたメモリモジュール１０１を物理的に支持する機能を有する。複数のメモリモジュール１０１のそれぞれが各コネクタ１１４内に差し込まれることにより、信号線１１１の延在する方向に対して垂直な方向に複数のメモリモジュール１０１が配置される格好となる。但し、図１８に示すようにメモリモジュール１０１が差し込まれないコネクタ１１４が存在する場合もある。また、コネクタ１１４は、メモリモジュール１０１の備えるコネクタ端子１０４（図１８には表れていない）と信号線１１１とを電気的に接続する機能をも有する。従って、コントローラ１１０から出力されるデータ信号及びアドレス／コマンド信号は、信号線１１１及びコネクタ１１４を介して各メモリモジュール１０１に伝達されることとなる。なお、図１８に示した記号ｄは、隣り合うメモリモジュール１０１同士の間隔（ピッチ）を表す。
【０００７】図１９は、メモリモジュール１０１が差し込まれた状態のコネクタ１１４を示す断面図である。特に、図１６に示した矢印方向Ｙ2からメモリモジュール１０１を眺めたものに相当するものであり、図１９には配線１０５ａ及びデータピンＤＱtが表れている。メモリモジュール１０１は、コネクタピン１１５ｂと導電性のコネクタピン１１５ａとによって両側から挟まれることにより、コネクタ１１４内に支持される。また、信号線１１１とコネクタ端子１０４ａとは、コネクタピン１１５ａを介して互いに電気的に接続される。」
　ウ　「【００１０】次に、第２の問題点を述べる。コネクタ１１４やメモリモジュール１０１を無視して単独の信号線１１１を考えた場合、信号線１１１の単位長さ当たりの容量をＣ、インダクタンスをＬとすると、信号線１１１の特性インピーダンスＺ0は以下の式１で与えられる。
【００１１】
【数１】　Ｚ０＝√Ｌ・ｄ／Ｃ・ｄ　……（１）
【００１２】一方、コネクタ１１４及びモジュール１０１を考慮した場合は、コネクタピン１１５ａや配線１０５ａは信号線１１１から分岐するスタブ配線になる。図２０は、この場合の等価回路を示す回路図である。スタブ配線の配線容量やメモリＩＣ１０３の入力容量（以下まとめて「スタブ容量」と記述する場合もある）は、信号線１１１に対しては容量性負荷として機能するので、この場合信号線１１１は以下の式２で与えられるような特性インピーダンスＺ1を有することとなる。
【００１３】
【数２】　Ｚ１＝√Ｌ・ｄ／（Ｃ・ｄ＋ＣＣ＋ＣＬＦ＋ＣＩＮ）　……（２）
【００１４】式２において、ＣＣはコネクタピン１１５ａの配線容量、ＣＬＦはコネクタ端子１０４ａ及び配線１０５ａの配線容量、ＣＩＮはメモリＩＣ１０３の入力容量である。図１８に示した終端抵抗１１２の抵抗値は、インピーダンスを整合して信号の反射を防止するために、信号線１１１の特性インピーダンスＺ1と同じ値に設定しなければならない。ここで、メモリモジュールの実装においては特に配線容量ＣＣが大きいため、式２より信号線１１１の特性インピーダンスＺ1は小さくなる。従って、インピーダンスの整合をとるためには終端抵抗１１２の抵抗値も小さく設定する必要があるため、消費電力は大きくなる。……ここで、理論的には、メモリモジュール１０１のピッチｄを大きくすることによって特性インピーダンスＺ1を大きくすることも可能であるが、その一方で実装密度は低下する。コンピュータにおいては限られたスペースに一定量のメモリを実装しなければならないことに鑑みると、これでは対策にはならない。
【００１５】この発明は以上のような問題点を解決するために成されたものであり、……スタブ容量を小さくして低消費電力化を図ることができる回路モジュールを得ることを目的とするものである。」
　エ　「【００２８】
【発明の実施の形態】実施の形態１．図１は、本発明の実施の形態１に係るメモリモジュール１ａの構成を示す正面図である。プリント配線板２上に複数（この例では４個）のメモリＩＣ３が実装されている。プリント配線板２の表面上に実装されたメモリＩＣ３の有するピンＤＱ0〜ＤＱnは、データ信号の入出力を行うためのデータピンである。本実施の形態１に係るメモリモジュール１ａにおいては、従来のメモリモジュール１０１とは異なり、データピンＤＱ0〜ＤＱnの並ぶ方向がコネクタ端子４の並ぶ方向と平行している。データ信号は各メモリＩＣ３の有するデータピンＤＱtごとに個別に入出力される。従って、図１に示すようにプリント配線板２上に４個のメモリＩＣ３が実装され、各メモリＩＣ３がそれぞれ８本のデータピンを備える場合は、メモリモジュール１ａの備える複数のコネクタ端子４のうち３２個（４個×８本）のコネクタ端子は、データ信号用のコネクタ端子４ａとして機能することとなる。そして、コネクタ端子４ａとデータピンＤＱ0〜ＤＱnとは、プリント配線板２上に設けられた配線５ａによってそれぞれ互いに接続される。なお、図１においては簡略化のため、紙面上端にあるメモリＩＣ３の備えるデータピンＤＱ0〜ＤＱnとコネクタ端子４ａとの接続のみを代表的に示した。
……
【００３１】図２は、複数のメモリモジュール１ａによって構成されるシステムの全体構成を概略的に示す側面図である。マザーボード９の主面上に信号線１１が設けられており、信号線１１の一端は同じくマザーボード９の主面上に配置されたコントローラ１０に接続されている。また、信号線１１の他端はマザーボード９の主面上に設けられた終端抵抗１２に接続されている。そして、終端抵抗１２は終端電位を与える電源１３に接続されている。さらに、マザーボード９の主面上には、信号線１１の延在する方向に一定間隔で並ぶ複数のコネクタ１４が設けられている。
【００３２】コネクタ１４は、コネクタ内に差し込まれたメモリモジュール１ａを物理的に支持する機能を有する。各コネクタ１４内にメモリモジュール１ａが差し込まれることにより、複数のメモリモジュール１ａが信号線１１の延在する方向に一定間隔ｄで配置される格好となる。このとき、信号線１１はマザーボード９の主面の全面に渡り延在しているため、図２に示すようにメモリモジュール１ａが差し込まれないコネクタ１４が存在していてもよい。
【００３３】また、コネクタ１４は、メモリモジュール１ａの備えるコネクタ端子４（図２には表れていない）と信号線１１とを電気的に接続する機能をも有する。従って、コントローラ１０から出力されるデータ信号及びアドレス／コマンド信号は、信号線１１及びコネクタ１４を介して各メモリモジュール１ａに伝達されることとなる。
【００３４】図３は、メモリモジュール１ａの断面構造を、コネクタ１４に差し込まれた状態で示す断面図である。特に、図１に示した矢印方向Ｙ3からメモリモジュール１ａを眺めたものに相当する。コネクタ１４はコネクタピン１５ｂと導電性のコネクタピン１５ａとを有し、メモリモジュール１ａはコネクタピン１５ａ，１５ｂに両側から挟まれることによってコネクタ１４内に支持される。また、信号線１１とコネクタ端子４ａとは、コネクタピン１５ａによって互いに電気的に接続される。
【００３５】このように本実施の形態１に係るメモリモジュール１ａによれば、データ信号及びアドレス／コマンド信号のそれぞれに関して以下の効果が得られる。……
【００３６】また、従来のメモリモジュール１０１と比較すると配線５ａの配線長自体も大幅に短縮できるので、従来技術の問題点における第２の問題点のうち、コネクタ端子４ａ及び配線５ａの配線容量ＣＬＦが低減される。従って、上記式２で与えられる信号線１１の特性インピーダンスＺ１が大きくなるため、終端抵抗１２の抵抗値も大きく設定することができ、低消費電力化を図ることができる。」
　オ　「【００３９】実施の形態２．図４は、本発明の実施の形態２に係るメモリモジュール１ｂの断面構造を、コネクタ１４に差し込まれた状態で示す断面図である。プリント配線板２の表面に設けられたコネクタ端子４ａに対応する導電性のコネクタ端子４ｃを、プリント配線板２の裏面に設ける。また、プリント配線板２の表面のうちコネクタ端子４ａが形成されている箇所と、プリント配線板２の裏面のうちコネクタ端子４ｃが形成されている箇所とを選択的に貫通するスルーホール１６を形成し、その内部を導体によって充填する。これにより、コネクタ端子４ａとコネクタ端子４ｃとは、スルーホール１６の内部に充填された導体によって互いに電気的に接続されることとなる。
【００４０】マザーボード９の主面上には、コネクタ１４部分において分離された信号線１１ａ，１１ｂが設けられている。コネクタ端子４ａと信号線１１ａとは導電性のコネクタピン１５ａによって電気的に接続され、コネクタ端子４ｃと信号線１１ｂとは導電性のコネクタピン１５ｃによって電気的に接続される。
【００４１】なお、以上の説明ではメモリＩＣ３がプリント配線板２の表面のみに実装される場合について述べたが、表面とともに裏面にメモリＩＣ３が実装される場合であっても本実施の形態２に係る発明を同様に適用することができる。図５は、プリント配線板２の表面及び裏面にメモリＩＣ３が実装されたメモリモジュール１ｃの断面構造を、コネクタ１４に差し込まれた状態で示す断面図である。プリント配線板２の裏面上に実装されたメモリＩＣ３の有するデータピンＤＱｔは、配線５ａを介してコネクタ端子４ｃに接続される。
【００４２】このように本実施の形態２に係るメモリモジュール１ｂ，１ｃによれば、プリント配線板２の表面と裏面とを選択的に貫通するスルーホール１６の内部に充填された導体によってコネクタ端子４ａ，４ｃを互いに電気的に接続する。そして、当該スルーホール１６を有するメモリモジュール１ｂ，１ｃをコネクタ１４内に差し込むことによって、コネクタ１４部分において分離されている信号線１１ａ，１１ｂを互いに電気的に接続する。このような構成とすることにより、コネクタピン１５ａ，１５ｃ、コネクタ端子４ａ，４ｃ、及びスルーホール１６内に充填された導体は、上記実施の形態１における信号線１１の一部とみなすことができる。従って、この場合に信号線１１ａ，１１ｂに対するスタブ配線となるのは、プリント配線板２上に設けられた配線５ａのみとなる。
【００４３】従来のメモリモジュール１０１におけるスタブ容量ＣＳ０は、ＣＳ０＝ＣＣ＋ＣＬＦ＋ＣＩＮであったのに対し、本実施の形態２に係るメモリモジュール１ｂにおけるスタブ容量ＣＳ１は、ＣＳ１＝ＣＴＨ＋ＣＬＦ＋ＣＩＮとなる。ここで、ＣＴＨはスルーホール１６の容量である。従って、この場合の信号線１１ａ，１１ｂの特性インピーダンスＺ２は、以下の式３で表される。
【００４４】
【数３】　Ｚ２＝√Ｌ・ｄ／（Ｃ・ｄ＋ＣＴＨ＋ＣＬＦ＋ＣＩＮ）　……（３）
【００４５】式３と式２とを比較した場合、一般にＣＣ≫ＣＴＨであるため、Ｚ２≫Ｚ１の関係が成り立つ。即ち、本実施の形態２に係るメモリモジュール１ｂによれば、従来のメモリモジュール１０１と比較してスタブ容量を大幅に低減することができ、信号線１１ａ，１１ｂの特性インピーダンスを大きくすることができる。従って、マザーボード９の主面上に設けられる終端抵抗１２の抵抗値も大きく設定することができ、上記実施の形態１に係るメモリモジュール１ａを使用する場合と比較しても、さらなる低消費電力化を図ることができる。」
　
　引用例の図５には、プリント配線板２の表面及び裏面にメモリＩＣ３が実装されたメモリモジュール１ｃの断面構造を、コネクタ１４に差し込まれた状態で示す断面図が記載されており、当該図５の記載及び前記記載事項オを総合すると、引用例には、
　「少なくとも１つのメモリＩＣ３を表面側及び裏面側にそれぞれ実装するプリント配線板２と、該プリント配線板２の双方の面に設けられたコネクタ端子４ａ，４ｃとを有するメモリモジュール１ｃにおいて、
　前記表面側に設けられ、該表面側のコネクタ端子４ａとメモリＩＣ３のデータピンＤＱｔとを接続する配線５ａと、前記プリント配線板２を貫通するスルーホール１６と、前記プリント配線板２の裏面側に設けられ、裏面側のコネクタ端子４ｃに接続される配線５ａとを備え、前記コネクタ端子４ａとコネクタ端子４ｃとは、前記スルーホール１６の内部に充填された導体によって互いに電気的に接続される、メモリモジュール１ｃ」
の発明（以下、「引用発明」という。）が記載されているものと認められる。
　
３．発明の対比
　本願発明と引用発明とを対比すると、引用発明の「メモリＩＣ３」は本願発明の「ＩＣ」に相当し、以下同様に、「表面」は「一方の面」に、「裏面」は「他方の面」に、「実装する」は「支持する」に、「プリント配線板２」は「配線基板」に、「設けられた」は「配置された」に、「コネクタ端子４ａ，４ｃ」は「コンタクト端子」に、「メモリモジュール１ｃ」は「回路モジュール」に、「設けられ」は「形成され」に、「メモリＩＣ３のデータピンＤＱｔ」は「ＩＣのピン」に、「配線５ａ」は「第１の信号配線」及び「第２の信号配線」に、それぞれ相当する。また、引用発明の「スルーホール１６」は、プリント配線板２を貫通するものであって、その内部に充填された導体によって両面を互いに電気的に接続するものである点で、本願発明の「貫通配線」に相当する。更に、引用発明の「プリント配線板２」は、「少なくとも１つのメモリＩＣ３を表面側及び裏面側にそれぞれ実装する」ものであるから、本願発明の「配線基板」の「少なくとも１つのＩＣを一方の面側に支持する」との構成と差異がないといえる。
　よって、本願発明と引用発明とは、
＜一致点＞
　「少なくとも１つのＩＣを一方の面側に支持する配線基板と、該配線基板の双方の面に配置されたコンタクト端子とを有する回路モジュールにおいて、
　前記一方の面側に形成され、該一方の面側のコンタクト端子とＩＣのピンとを接続する第１の信号配線と、前記配線基板を貫通する貫通配線と、前記配線基板の他方の面側に形成された第２の信号配線とを備える回路モジュール。」
である点で一致し、次の相違点で相違している。
＜相違点＞
　本願発明では、貫通配線に関し、「該第１の信号配線に一端が接続され、前記ＩＣの接続されたピンに隣接して」前記配線基板を貫通する貫通配線と限定されるとともに、第２の信号配線に関し、「前記貫通配線の他端と他方の面側のコンタクト端子とを接続する」第２の信号配線と限定されているのに対して、引用発明では、そのような限定がなく、裏面側に設けられた配線５ａは「裏面側のコネクタ端子４ｃに接続され」、また、「前記コネクタ端子４ａとコネクタ端子４ｃとは、前記スルーホール１６の内部に充填された導体によって互いに電気的に接続される」ものである点。
　
４．当審の判断
　そこで、前記相違点について以下で検討する。
　引用例の前記記載事項エ及び図１〜３には、実施の形態１に関して記載されており、当該記載事項エの段落【００３６】には、「また、従来のメモリモジュール１０１と比較すると配線５ａの配線長自体も大幅に短縮できるので、従来技術の問題点における第２の問題点のうち、コネクタ端子４ａ及び配線５ａの配線容量ＣＬＦが低減される。従って、上記式２で与えられる信号線１１の特性インピーダンスＺ１が大きくなるため、終端抵抗１２の抵抗値も大きく設定することができ、低消費電力化を図ることができる。」と記載されている。当該段落【００３６】の記載によれば、プリント配線板２に設けられる配線５ａの配線長を短くすると、配線５ａの配線容量ＣＬＦが低減されて、式２で与えられる信号線１１の特性インピーダンスＺ１を大きくすることができることが述べられていると認められる。
　また、引用例の前記記載事項オ及び図４，５には、引用発明を包含する実施の形態２に関して記載されており、当該記載事項オの段落【００４２】に「このような構成とすることにより、コネクタピン１５ａ，１５ｃ、コネクタ端子４ａ，４ｃ、及びスルーホール１６内に充填された導体は、上記実施の形態１における信号線１１の一部とみなすことができる。従って、この場合に信号線１１ａ，１１ｂに対するスタブ配線となるのは、プリント配線板２上に設けられた配線５ａのみとなる。」と記載され、また、段落【００４３】に「従来のメモリモジュール１０１と比較してスタブ容量を大幅に低減することができ、信号線１１ａ，１１ｂの特性インピーダンスを大きくすることができる。」と記載されている。前記各記載によれば、信号線１１を信号線１１ａ，１１ｂに分け、コネクタピン１５ａ，１５ｃ、コネクタ端子４ａ，４ｃをスルーホール１６を介して接続することにより、これらも信号線とみなせるようにし、信号線に接続されるメモリＩＣ３までの配線によるスタブ容量を低減している旨を述べているといえる。
　そうすると、引用発明は、プリント配線板２のコネクタ端子４ａ，４ｃ間に設けたスルーホール１６により、コネクタ端子４ａ，４ｃまで信号線とみなせる部分として、スタブ容量を減少するものであって、当該引用発明のスタブ容量を更に減少しようとして、配線５ａをも信号線とみなせる部分とすることは、配線５ａがコネクタ端子４ａ，４ｃに続いて接続されるものであり、かつ、配線５ａは両面に設けられるものであることから、当業者が容易に想到できる事項といえ、その際、配線５ａによるスタブ容量がより小さくなるように、スルーホール１６をメモリＩＣ３のデータピンＤＱｔに隣接して設けることは、当業者であれば適宜なし得る設計事項であるし、また、その場合に、スルーホール１６の一端は表面側の配線５ａに接続され、又、スルーホール１６の他端は裏面側の配線５ａに接続されて、当該裏面側の配線５ａはスルーホール１６の他端と裏面側のコネクタ端子４ｃとを接続するものとすることも、当業者であれば適宜なし得る設計事項といる。
　よって、前記相違点に係る本願発明の限定事項は、引用例の前記各記載事項に基いて、当業者であれば容易に想到することができた事項である。
　
　そして、本願発明が奏する作用効果も、引用発明及び引用例の前記各記載事項から、当業者であれば容易に予測できる程度のものであって、格別なものとはいえない
　
５．むすび
　したがって、本願発明は、引用発明及び引用例の前記各記載事項に基いて、当業者が容易に発明をすることができたものであって、特許法第２９条第２項の規定により特許を受けることができないから、他の請求項に係る発明について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。