【手続補正書】
【提出日】平成24年9月20日(2012.9.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
入力された信号を、第１の周期で、かつ、互いに異なった第１および第２のタイミングでデジタル信号に変換し、第１および第２のデジタル信号列を生成する第１および第２のＡＤコンバータと、前記第２のタイミングの基準値からの誤差を補正する補正フィルタとを備えたインターリーブ型のＡＤ変換回路であって、
前記第１および第２のデジタル信号列を受け取り、同一のタイミングで、第１および第２の同位相化デジタル信号列として出力するＦＩＦＯをさらに備え、
前記補正フィルタは、前記第１の周期を有する同相のクロック信号が供給されて動作する第１および第２の分解化補正フィルタを含み、前記第１の同位相化デジタル信号列と、前記第２の同位相化デジタル信号列が第１の分解化補正フィルタを通過した信号列とを加算した、第１の補正済みデジタル信号列を生成するとともに、前記第２の同位相化デジタル信号列が第２の分解化補正フィルタを通過した第２の補正済みデジタル信号列を生成するものであり、
前記第１および第２の分解化補正フィルタは、それぞれが、前記クロック信号の１周期分だけ信号を遅延させる遅延素子を内部に含むことを特徴とするＡＤ変換回路。
【請求項２】
前記同相のクロック信号が供給されて動作する第１および第２の分解化デシメーションフィルタを含み、前記第１の補正済みデジタル信号列が第１の分解化デシメーションフィルタを通過したデジタル信号列と、前記第２の補正済みデジタル信号列が第２の分解化デシメーションフィルタを通過したデジタル信号列とを加算して、出力デジタル信号列を生成するデシメーションフィルタをさらに備え、
前記第１および第２の分解化デシメーションフィルタが、それぞれ、前記クロック信号の１周期分だけ信号を遅延させる遅延素子を内部に含むことを特徴とする請求項１記載のＡＤ変換回路。
【請求項３】
前記補正フィルタは、
前記第１の同位相化デジタル信号列を遅延させる遅延素子と、
前記第２の同位相化デジタル信号列が入力する前記第１の分解化補正フィルタと、
前記遅延素子から出力するデジタル信号列と前記第１の分解化補正フィルタから出力するデジタル信号列を加算して前記第１の補正済みデジタル信号列を出力する加算器と、
前記第２の同位相化デジタル信号列を入力して前記第２の補正済みデジタル信号列を出力する前記第２の分解化補正フィルタとからなり、
前記ＦＩＦＯから出力する前記第２の同位相化デジタル信号列の誤差を補正することを特徴とする請求項１または２記載のＡＤ変換回路。
【請求項４】
前記デシメーションフィルタは、第１のデシメーショフィルタと、第２のデシメーションフィルタと、前記第１のデシメーションフィルタと前記第２のデシメーションフィルタの出力を加算する第２の加算器とからなり、
前記第１のデシメーションフィルタには、前記補正フィルタの前記加算器の出力および第２の分解化補正フィルタの出力の一方が入力され、
前記第２のデシメーションフィルタには、前記補正フィルタの前記加算器の出力および第２の分解化補正フィルタの出力の他方が入力される、
ことを特徴とする請求項３記載のＡＤ変換回路。
【請求項５】
前記第１および第２の分解化補正フィルタそれぞれは、それぞれが前記遅延素子を複数含む固定係数のＦＩＲ型サブフィルタをＮSUB個（ＮSUB≧２）備え、順番に、前段のサブフィルタの出力に前記誤差の値を正規化した正規化誤差値を乗算して次段のサブフィルタの出力と加算するFarrow型フィルタであることを特徴とする請求項１、２、３または４記載のＡＤ変換回路。
【請求項６】
前記誤差の値を測定して前記正規化誤差値を生成する誤差測定回路をさらに備えることを特徴とする請求項５記載のＡＤ変換回路。
【請求項７】
前記第１および第２の分解化補正フィルタが備えるＦＩＲ型サブフィルタの固定係数を、
前記誤差がＮer種の前記正規化誤差値のそれぞれである場合の補正に適するタップ数ＮＴのＮer個のＦＩＲ型仮想フィルタのインパルス応答が、タップ数ＮＴのＮSUB個のＦＩＲ型仮想サブフィルタを備え、順番に、前段の仮想サブフィルタの出力に前記正規化誤差値を乗算して次段のサブフィルタの出力と加算するFarrow型仮想フィルタのインパルス応答に等しいと仮定して、前記ＮSUB個のＦＩＲ型仮想サブフィルタのそれぞれ係数を算出し、
該それぞれの係数を偶数次と奇数次とに分解することによって定めたことを特徴とする請求項５または６記載のＡＤ変換回路。
【請求項８】
前記補正フィルタは次の式で決まるインパルス応答を有することを特徴とする請求項１記載のＡＤ変換回路。
2011223570.tif 000001
ただし、Ｔｓ’は第１および第２のＡＤコンバータのサンプリング周期Ｔｓの１／２、ＮＴは補正フィルタのフィルタタップ数、ｎはインパルスのインデックスである。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
上記目的を達成するために、請求項１にかかる発明のＡＤ変換回路は、入力された信号を、第１の周期で、かつ、互いに異なった第１および第２のタイミングでデジタル信号に変換し、第１および第２のデジタル信号列を生成する第１および第２のＡＤコンバータと、前記第２のタイミングの基準値からの誤差を補正する補正フィルタとを備えたインターリーブ型のＡＤ変換回路であって、前記第１および第２のデジタル信号列を受け取り、同一のタイミングで、第１および第２の同位相化デジタル信号列として出力するＦＩＦＯをさらに備え、前記補正フィルタは、前記第１の周期を有する同相のクロック信号が供給されて動作する第１および第２の分解化補正フィルタを含み、前記第１の同位相化デジタル信号列と、前記第２の同位相化デジタル信号列が第１の分解化補正フィルタを通過した信号列とを加算した、第１の補正済みデジタル信号列を生成するとともに、前記第２の同位相化デジタル信号列が第２の分解化補正フィルタを通過した第２の補正済みデジタル信号列を生成するものであり、前記第１および第２の分解化補正フィルタは、それぞれが、前記クロック信号の１周期分だけ信号を遅延させる遅延素子を内部に含むことを特徴とする。
請求項２にかかる発明は、請求項１記載のＡＤ変換回路において、前記同相のクロック信号が供給されて動作する第１および第２の分解化デシメーションフィルタを含み、前記第１の補正済みデジタル信号列が第１の分解化デシメーションフィルタを通過したデジタル信号列と、前記第２の補正済みデジタル信号列が第２の分解化デシメーションフィルタを通過したデジタル信号列とを加算して、出力デジタル信号列を生成するデシメーションフィルタをさらに備え、前記第１および第２の分解化デシメーションフィルタが、それぞれ、前記クロック信号の１周期分だけ信号を遅延させる遅延素子を内部に、含むことを特徴とする。
請求項３にかかる発明は、請求項１または２記載のＡＤ変換回路において、前記補正フィルタは、前記第１の同位相化デジタル信号列を遅延させる遅延素子と、前記第２の同位相化デジタル信号列が入力する前記第１の分解化補正フィルタと、前記遅延素子から出力するデジタル信号列と前記第１の分解化補正フィルタから出力するデジタル信号列を加算して前記第１の補正済みデジタル信号列を出力する加算器と、前記第２の同位相化デジタル信号列を入力して前記第２の補正済みデジタル信号列を出力する前記第２の分解化補正フィルタとからなり、前記ＦＩＦＯから出力する前記第２の同位相化デジタル信号列の誤差を補正することを特徴とする。
請求項４にかかる発明は、請求項３記載のＡＤ変換回路において、前記デシメーションフィルタは、第１のデシメーショフィルタと、第２のデシメーションフィルタと、前記第１のデシメーションフィルタと前記第２のデシメーションフィルタの出力を加算する第２の加算器とからなり、前記第１のデシメーションフィルタには、前記補正フィルタの前記加算器の出力および第２の分解化補正フィルタの出力の一方が入力され、前記第２のデシメーションフィルタには、前記補正フィルタの前記加算器の出力および第２の分解化補正フィルタの出力の他方が入力される、ことを特徴とする。
請求項５にかかる発明は、請求項１、２、３または４記載のＡＤ変換回路において、前記第１および第２の分解化補正フィルタそれぞれは、それぞれが前記遅延素子を複数含む固定係数のＦＩＲ型サブフィルタをＮSUB個（ＮSUB≧２）備え、順番に、前段のサブフィルタの出力に前記誤差の値を正規化した正規化誤差値を乗算して次段のサブフィルタの出力と加算するFarrow型フィルタであることを特徴とする。
請求項６にかかる発明は、請求項５記載のＡＤ変換回路において、前記誤差の値を測定して前記正規化誤差値を生成する誤差測定回路をさらに備えることを特徴とする。
請求項７にかかる発明は、請求項５または６記載のＡＤ変換回路において、前記第１および第２の分解化補正フィルタが備えるＦＩＲ型サブフィルタの固定係数を、前記誤差がＮer種の前記正規化誤差値のそれぞれである場合の補正に適するタップ数ＮＴのＮer個のＦＩＲ型仮想フィルタのインパルス応答が、タップ数ＮＴのＮSUB個のＦＩＲ型仮想サブフィルタを備え、順番に、前段の仮想サブフィルタの出力に前記正規化誤差値を乗算して次段のサブフィルタの出力と加算するFarrow型仮想フィルタのインパルス応答に等しいと仮定して、前記ＮSUB個のＦＩＲ型仮想サブフィルタのそれぞれ係数を算出し、該それぞれの係数を偶数次と奇数次とに分解することによって定めたことを特徴とする。
請求項８にかかる発明は、請求項１記載のＡＤ変換回路において、前記補正フィルタは次の式で決まるインパルス応答を有することを特徴とする。
2011223570.tif 000002
ただし、Ｔｓ’は第１および第２のＡＤコンバータのサンプリング周期Ｔｓの１／２、ＮＴは補正フィルタのフィルタタップ数、ｎはインパルスのインデックスである。