【事件の表示】
　特願２００２−　　６４２４「半導体集積回路」拒絶査定不服審判事件〔平成１５年　７月２５日出願公開、特開２００３−２０８７９６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１４年１月１５日に出願した特願２００２−６４２４号であって、平成１９年７月６日付けで手続補正がなされ、同年１０月２４日付けで拒絶査定がなされ、これに対して同年１１月２８日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明
　本願の請求項１〜６に係る発明は、平成１９年７月６日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲１〜６に記載されている事項により特定されるとおりのものであり、そのうちの請求項４に係る発明（以下「本願発明」という。）は、請求項４に記載されている事項により特定される以下のとおりのものである。
　
　「【請求項４】　半導体集積回路であって、
　複数の正規メモリセルと、前記複数の正規メモリセル中の欠陥メモリセルを置換救済するための複数のスペアメモリセルと、前記置換救済に用いる冗長情報を記憶するための複数のプログラムセルとが行列状に配置されたメモリアレイを備え、
　各前記正規メモリセル、各前記スペアメモリセルおよび、各前記プログラムセルは、前記半導体集積回路に形成された薄膜磁性体により構成された、磁気的に書込まれた記憶データのレベルに応じて電気抵抗が変化する磁気抵抗素子を有し、
　前記半導体集積回路は、
　前記複数の正規メモリセル、前記複数のスペアメモリセルおよび、前記複数のプログラムセルによって共有されるデータ線と、
　前記データ線を介して、前記複数の正規メモリセル、前記複数のスペアメモリセルおよび、前記複数のプログラムセルからデータを読出すためのデータ読出回路と、
　電源投入を検知するための電源投入検知回路とを備え、
　前記データ読出回路は、前記電源投入に応答して、前記複数のプログラムセルから前記冗長情報を読出し、
　前記半導体集積回路は、
　前記電源投入時に前記データ読出回路によって前記複数のプログラムセルから読出された前記冗長情報を保持するラッチ回路を含む選択回路をさらに備え、
　前記選択回路は、アドレス信号および前記ラッチ回路に保持した前記冗長情報に応じて、前記複数の正規メモリセルおよび前記複数のスペアメモリセルへのアクセスを制御する、半導体集積回路。」
　
３．引用刊行物に記載された発明
（１）引用刊行物１
　本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平７−２９６５９５号公報（以下「引用例１」という。）には、図２及び図７とともに、以下の事項が記載されている。
　
「【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置およびその駆動方法に関する。」
「【０００６】
【発明が解決しようとする課題】しかしながら上記の従来の構成では、本体メモリセル部の不良メモリセルのアドレスデータを記憶するために溶断ヒューズまたはＥＰＲＯＭやＥＥＰＲＯＭなどの電気書き込み可能な読み出し専用メモリを用いており、以下に示す課題を有していた。
【０００７】溶断ヒューズでは、一般にレーザ光による切断方法が用いられており、この場合にはレーザ光発生装置を必要とする上、テスターを用いて不良メモリセルのアドレスデータを確認し、そのデータによってレーザ光の照射位置を制御し、レーザ光のエネルギーを調整して照射するという複雑な工程を必要とする。またこのような半導体メモリ装置では、溶断ヒューズを切断するための装置および工程が複雑であるため、出荷検査時に発見した不良メモリセルのアドレスデータを記憶させておくことはできるが、ユーザーが使用時に新たに発生した不良メモリセルのアドレスデータを書き込むことは実際上不可能である。」
「【０００９】本発明は上記の従来の課題を解決するもので、本体メモリセル部の不良メモリセルを冗長メモリセル部のメモリセルで置き換え、そのアドレスデータを記憶させる操作を、特別の装置を使用することなくまた必要なときに実行でき、かつ冗長メモリセル選択回路を高速動作させることのできる半導体メモリ装置およびその駆動方法を提供することを目的とする。」
「【００１３】
【作用】この構成によって、電源投入時に冗長アドレスデータセル部から第１のアドレスデータを読み出し、冗長アドレス選択回路部に記憶させておくことができ、冗長アドレス選択時の高速動作が可能となる。また、冗長アドレスデータセル部を本体メモリセル部と同じ構成の半導体メモリで構成することができるため、高密度化が可能となる。」
「【００１６】〔実施例１〕図１は本発明の第１の実施例における半導体メモリ装置の回路ブロック図である。図１において、１１は情報を記憶する本体メモリセル部、１２は本体メモリセル部１１に不良メモリセルが発生した場合にその不良メモリセルを置き換えるための冗長メモリセル部、１３は本体メモリセル部を駆動する本体デコーダ、１４は冗長メモリセル部を駆動する冗長デコーダ、１５は半導体メモリ装置を制御する制御回路部、１６は本体メモリセル部および冗長メモリセル部を選択する冗長メモリセル選択回路部、１７は本体メモリセル部に不良メモリセルがある場合にそのアドレスデータを記憶しておく不揮発性半導体メモリからなる冗長アドレスデータセル部、１８は半導体メモリ装置を制御する制御信号、アドレス信号などを入力する制御信号入力端子である。なお、本実施例における半導体メモリ装置の冗長メモリセル選択回路部１６は、電源を投入したときに本体メモリセル部１１の不良メモリセルを冗長メモリセル部１２に置き換えるためのアドレスデータ（以下第１のアドレスデータという）が書き込まれた冗長アドレスデータセル部１７から第１のアドレスデータを読み出し、電源が印加されている間は第１のアドレスデータを保持するものである。
【００１７】以上のように構成された半導体メモリ装置について、以下にその動作について説明する。情報データの読み出し動作を行う場合、まず制御信号入力端子１８から制御信号を入力して読み出し状態にする。次に制御信号入力端子１８から読み出し第２のアドレスデータが制御回路部１５を通して冗長メモリセル選択回路部１６へ送られる。冗長メモリセル選択回路部１６では、冗長アドレスデータセル部１７から読み込み、保持している第１のアドレスデータと制御回路部１５を通して入力された第２のアドレスデータとを比較し、一致しない場合には、冗長メモリセル部１２が選択されず、本体デコーダ１３で本体メモリセル部１１からメモリセルが選択されて情報データが読み出される。一方、第１のアドレスデータと第２のアドレスデータとが一致した場合には、本体デコーダ１３は非選択、冗長デコーダは選択状態となり、冗長メモリセル部１２の所定のメモリセルから情報データが読み出される。」
「【００２３】図２は本実施例における冗長メモリセル選択回路部を構成する第１のラッチ回路の構成を示す図である。図２において、Ｑpで始まる符号はＰチャネル型ＭＯＳトランジスタを、Ｑnで始まる符号はＮチャネル型ＭＯＳトランジスタを、LATCH10、LATCH11、LATCH12はそれぞれ第１のラッチ回路を、Ａ0、／Ａ0、Ａ1、／Ａ1それぞれは入力端子１８から入力されたアドレスデータ、DRS、DRA0、DRA1はそれぞれ冗長アドレスデータセル部１７からの信号、RSは冗長メモリセル部１２を選択する選択信号、ＶDDは電源電圧、ＶSSは接地電位、Ｉは制御信号である。なおアドレスデータの前に付した斜線は逆の論理電圧となるアドレスデータを表すものとした。」
「【００２８】以上のように本実施例では、図１に示す冗長メモリセル選択回路部１６が図２に示す第１のラッチ回路を有しており、かつ冗長アドレスデータセル部１７が図３に示す強誘電体キャパシタとＭＯＳトランジスタで構成されるメモリセルを有しており、電源を投入した時点で、冗長アドレスデータセル部１７から読み出した第１のデータを図２に示す第１のラッチ回路で保持するようにしており、本体メモリセル部１１と冗長メモリセル部１２の選択を高速で行えるようにしている。」
「【００３６】以上のように構成された本実施例の半導体メモリ装置の動作について、図８および図３を参照しながら説明する。図８において矢印は動作の順を示すものである。初期状態ではプリチャージ信号ＢＰが“Ｈ”であり、全てのビット線が接地電位に固定されている。次に電源が投入（ＶDD＝“Ｈ”）されると、電源投入検知回路２０が制御信号ＶDDDT1に“Ｈ”を出力した後、プリチャージ信号ＢＰが“Ｌ”にされる。次にワード線ＷＬおよびセルプレート電極ＣＰを“Ｈ”にして、強誘電体キャパシタＣ201〜Ｃ222からビット線に電荷を読み出す。次に制御信号ＳＡＥを“Ｈ”にしてセンスアンプＳＡR、ＳＡ0〜ＳＡ1を動作させて、ビット線間の電位差を増幅する。次にセルプレート電極ＣＰを“Ｌ”にした後、ワード線ＷＬを“Ｌ”にし、さらに制御信号ＳＡＥを“Ｌ”にする。次にプリチャージ信号ＢＰを“Ｈ”にしてビット線を接地電位に固定した後、制御信号ＶDDDT1を“Ｌ”にする。次に、第１のラッチ回路LATCH11〜LATCH12へ冗長メモリセル部１２を選択または非選択にするデータを記憶するのであるが、このステップに関しては、第２の実施例と同様であり、省略する。」
「【００５８】図１９の本体メモリセル部または冗長メモリセル部の回路構成において、ＢＬ0、／ＢＬ0、ＢＬ1、／ＢＬ1はそれぞれビット線、ＳＡ0、ＳＡ1はビット線間の電位差を増幅するセンスアンプ、ＳＡＥ0、ＳＡＥ1はそれぞれセンスアンプＳＡ0、ＳＡ1を制御する制御信号、ＣＰ0、ＣＰ1はメモリセルのセルプレート電極、ＤＣＰ0はダミーセルのセルプレート電極、ＷＬ0〜ＷＬ3はワード線、ＤＷＬ0、ＤＷＬ1は基準電位を発生させるためのダミーセルのワード線、DCRSTはダミーセルのリセット信号、ＢＰＭはビット線をプリチャージするプリチャージ信号、ＶSSは接地電位、Ｑnで始まる符号はＮチャネル型ＭＯＳトランジスタ、Ｃで始まる符号は強誘電体キャパシタ、ＤＣで始まる符号はダミーセルの強誘電体キャパシタである。また図１９の回路構成では、たとえばＭＯＳトランジスタＱn701と強誘電体キャパシタＣ701でメモリセルが構成され、それに対応してＭＯＳトランジスタＱn732と強誘電体キャパシタＤＣ702でダミーセルが構成されており、その他のメモリセル、ダミーセルに関しても同様である。」
　
　ここで、「冗長アドレスデータセル部１７が図３に示す強誘電体キャパシタとＭＯＳトランジスタで構成されるメモリセルを有し」（００２８段落）ており、「図１９の本体メモリセル部または冗長メモリセル部の回路構成において、」「図１９の回路構成では、たとえばＭＯＳトランジスタＱn701と強誘電体キャパシタＣ701でメモリセルが構成」（００５８段落）されているのであるから、本体メモリセル部、冗長メモリセル部および、冗長アドレスデータセル部のメモリセルは、ＭＯＳトランジスタと強誘電体キャパシタを有している。
　
　以上を総合すると、引用例１には、以下の発明（以下「引用例１発明」という。）が記載されているものと認められる。
　「半導体メモリ装置であって、
　情報を記憶する本体メモリセル部１１、前記本体メモリセル部に不良メモリセルが発生した場合にその不良メモリセルを置き換えるための冗長メモリセル部１２，前記本体メモリセル部に不良メモリセルがある場合に第１のアドレスデータを記憶しておく不揮発性半導体メモリからなる冗長アドレスデータセル部１７を備え、
　前記本体メモリセル部、前記冗長メモリセル部および、前記冗長アドレスデータセル部のメモリセルは、ＭＯＳトランジスタと強誘電体キャパシタを有し、
　前記本体メモリセル部および前記冗長メモリセル部がビット線とセンスアンプを有し、前記冗長アドレスデータセル部がビット線とセンスアンプを有し、
　電源投入を検知するための電源投入検知回路を備え、
　電源投入されると、強誘電体キャパシタＣ201〜Ｃ222からビット線に電荷を読み出し、センスアンプを動作させて前記冗長アドレスデータセル部から前記第１のアドレスデータを読み出し、
　読み出した前記第１のアドレスデータを保持する第１のラッチ回路を含む冗長メモリセル選択回路部１６をさらに備え、
　前記冗長メモリセル選択回路部は、制御回路部を通して入力された第２のアドレスデータと第１のラッチ回路に保持した前記第１のアドレスデータとを比較し、前記本体メモリセル部又は前記冗長メモリセル部から情報データが読み出される、半導体メモリ装置。」
　
（２）引用刊行物２
　本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００１−２９１３９４号公報（以下「引用例２」という。）には、以下の事項が記載されている。
　
「【０００１】
【発明の属する技術分野】本発明は、フラッシュメモリー、ＦＲＡＭ（強誘電体メモリー）およびＭＲＡＭ（磁気メモリー）等の不揮発性半導体記憶装置、および一部に不揮発性記憶領域を有する揮発性半導体記憶装置等の半導体記憶装置およびその救済方法に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置（不揮発性メモリー）は、ＤＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）やＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）のように電源を切ると記憶されているデータがリセットされる揮発性メモリーと異なり、電源を切ってもメモリーセルに記憶されているデータが消えないという特徴を有する。この不揮発性メモリーとしては、現在、携帯電話等で多く使用されているフラッシュメモリー、ＩＣカード等で使用されているＦＲＡＭ、開発が活発化してきているＭＲＡＭ等が挙げられる。本願明細書では、フラッシュメモリーを例に挙げて説明を行うこととする。」
　
４．対比
（１）以下に本願発明と引用例１発明とを対比する。
　引用例１発明の「半導体メモリ装置」、「第１のアドレスデータ」、「強誘電体キャパシタＣ201〜Ｃ222」、「ビット線」、「センスアンプ」、「第１のラッチ回路」、「冗長メモリセル選択回路部１６」、「第２のアドレスデータ」は、各々本願発明の「半導体集積回路」、「冗長情報」、「複数のプログラムセル」、「データ線」、「データ読出回路」、「ラッチ回路」、「選択回路」、「アドレス信号」に相当する。
　また、引用例１発明の「情報を記憶する本体メモリセル部１１」、「前記本体メモリセル部に不良メモリセルが発生した場合にその不良メモリセルを置き換えるための冗長メモリセル部１２」、「前記本体メモリセル部に不良メモリセルがある場合に第１のアドレスデータを記憶しておく不揮発性半導体メモリからなる冗長アドレスデータセル部１７」は、各々本願発明のように、「複数の正規メモリセル」、「複数の正規メモリセル中の欠陥メモリセルを置換救済するための複数のスペアメモリセル」、「置換救済に用いる冗長情報を記憶するための複数のプログラムセル」を有するものと認められる。
　さらに、引用例１発明の「電源投入されると、強誘電体キャパシタＣ201〜Ｃ222からビット線に電荷を読み出し、センスアンプを動作させて前記冗長アドレスデータセル部から前記第１のアドレスデータを読み出」す構成は、本願発明の「前記データ読出回路は、前記電源投入に応答して、前記複数のプログラムセルから前記冗長情報を読出」す構成に相当する。
　また、引用例１発明の「前記冗長メモリセル選択回路部は、制御回路部を通して入力された第２のアドレスデータと第１のラッチ回路に保持した前記第１のアドレスデータとを比較し、前記本体メモリセル部又は前記冗長メモリセル部から情報データが読み出される」構成は、本願発明の「前記選択回路は、アドレス信号および前記ラッチ回路に保持した前記冗長情報に応じて、前記複数の正規メモリセルおよび前記複数のスペアメモリセルへのアクセスを制御」する構成に相当する。
　さらに、引用例１発明の「ＭＯＳトランジスタと強誘電体キャパシタ」と本願発明の「前記半導体集積回路に形成された薄膜磁性体により構成された、磁気的に書込まれた記憶データのレベルに応じて電気抵抗が変化する磁気抵抗素子」とは、不揮発性記憶素子である点で共通している。
　
（２）したがって、本願発明と引用例１発明とは、
　「半導体集積回路であって、
　複数の正規メモリセルと、前記複数の正規メモリセル中の欠陥メモリセルを置換救済するための複数のスペアメモリセルと、前記置換救済に用いる冗長情報を記憶するための複数のプログラムセルを備え、
　各前記正規メモリセル、各前記スペアメモリセルおよび、各前記プログラムセルは、不揮発性記憶素子から構成され、
　前記半導体集積回路は、
　電源投入を検知するための電源投入検知回路とを備え、
　前記データ読出回路は、前記電源投入に応答して、前記複数のプログラムセルから前記冗長情報を読出し、
　前記半導体集積回路は、
　前記電源投入時にデータ読出回路によって前記複数のプログラムセルから読出された前記冗長情報を保持するラッチ回路を含む選択回路をさらに備え、
　前記選択回路は、アドレス信号および前記ラッチ回路に保持した前記冗長情報に応じて、前記複数の正規メモリセルおよび前記複数のスペアメモリセルへのアクセスを制御する、半導体集積回路。」
　である点で一致し、以下の点で相違する。
　
（相違点１）
　本願発明は、「複数の正規メモリセルと、前記複数の正規メモリセル中の欠陥メモリセルを置換救済するための複数のスペアメモリセルと、前記置換救済に用いる冗長情報を記憶するための複数のプログラムセルとが行列状に配置されたメモリアレイ」となっているのに対して、引用例１発明は、「情報を記憶する本体メモリセル部１１、前記本体メモリセル部に不良メモリセルが発生した場合にその不良メモリセルを置き換えるための冗長メモリセル部１２，前記本体メモリセル部に不良メモリセルがある場合に第１のアドレスデータを記憶しておく不揮発性半導体メモリからなる冗長アドレスデータセル部１７」が別々のメモリアレイとして構成されている点。
　
（相違点２）
　本願発明は、「各前記正規メモリセル、各前記スペアメモリセルおよび、各前記プログラムセル」を構成する「不揮発性記憶素子」を、「前記半導体集積回路に形成された薄膜磁性体により構成された、磁気的に書込まれた記憶データのレベルに応じて電気抵抗が変化する磁気抵抗素子」で構成しているのに対して、引用例１発明は、「ＭＯＳトランジスタと強誘電体キャパシタ」で構成している点。
　
（相違点３）
　本願発明は、「前記複数の正規メモリセル、前記複数のスペアメモリセルおよび、前記複数のプログラムセルによって共有されるデータ線と、
　前記データ線を介して、前記複数の正規メモリセル、前記複数のスペアメモリセルおよび、前記複数のプログラムセルからデータを読出すためのデータ読出回路」を有しているのに対して、引用例１発明は、「情報を記憶する本体メモリセル部１１、前記本体メモリセル部に不良メモリセルが発生した場合にその不良メモリセルを置き換えるための冗長メモリセル部１２，前記本体メモリセル部に不良メモリセルがある場合に第１のアドレスデータを記憶しておく不揮発性半導体メモリからなる冗長アドレスデータセル部１７」が別々に「ビット線」及び「センスアンプ」を有している点。
　
５．判断
（１）相違点１及び３について
　一般に、冗長メモリ（スペアメモリ）を備えた半導体メモリ装置において、正規メモリセルとスペアメモリとでデータ線（ビット線）及びデータ読出回路を共通化することは、例えば、本願の出願前に日本国内において頒布された刊行物である特開平１−２２９４９８号公報の「各ワード線ＷＬとビット線ＢＬまたはＢＬとの交点にはメモリセルＭＣが設けられ、各スペアワード線ＳＷＬとビット線ＢＬまたはＢＬとの交点にはスペアメモリセルＳＭＣが設けられている。」（第３ページ左下欄第１３行〜第１７行）、「一方、複数のビット線対ＢＬ，ＢＬに対応して複数のセンスアンプ１４ａおよび複数の列デコーダ１９ａが設けられている。」（第３ページ右下欄第１３行〜第１５行）、及び第１２図の記載や、本願の出願前に日本国内において頒布された刊行物である特開平１−２４５４９８号公報の「またワード線Ｗ０，Ｗ１，・・・Ｗ１２７は１２８本あり、冗長ワード線ＷＲは１本ある。セルＳ，Ｓ１，・・・は１２９×５１３＝６６１７７あり、」「セルはそれぞれデジット線とつながっており、デジット線はＩ／Ｏ線ＩＯ，ＩＯ（オーバーバー）とつながっている。」（第２ページ左上欄第２行〜第４行、第８行〜第１０行）及び図３の記載から明らかなように、当業者における周知技術である。
　
　さらに、冗長アドレスデータセル（プログラムセル）について、データ線及びデータ読み出し回路を共通化することも、例えば、本願の出願前に日本国内において頒布された刊行物である特開平７−３３４９９９号公報の「メモリセルＭＣは欠陥がある場合に救済可能にされる被救済用のメモリセルであり、メモリセルＭＣ−Ｒは救済されるべきメモリセルＭＣを代替するための冗長用のメモリセルであり、ＭＣ−ＣはメモリセルＭＣ−Ｒによって代替すべきメモリセルＭＣを指定するための救済情報を格納する救済情報格納用のメモリセルである。」（００３２段落）、及び図５の記載や、
　本願の出願前に日本国内において頒布された刊行物である特開２００１−１７６２９０号公報の「複数のセルブロックＢ０，Ｂ１，〜，Ｂｎがビット線ＢＬを共通にして配置される。この様なメモリセルアレイ１のうち、例えば図に破線で示したセルブロックＢｎが、初期設定データを記憶するための初期設定データ領域３として定められる。」（００１１段落）、「【００１４】メモリセルアレイ１のビット線ＢＬは、センスアンプ回路５を介してデータレジスタ６に接続される。」、「【００１７】メモリセルアレイ１の初期設定データ領域３に書き込まれる初期設定データは、具体的には、ウェハテストの結果明らかになった、１ 不良アドレスデータ」、及び図１、図２の記載から明らかなように、当業者における周知技術である。
　
　したがって、引用例１発明の、「情報を記憶する本体メモリセル部１１、前記本体メモリセル部に不良メモリセルが発生した場合にその不良メモリセルを置き換えるための冗長メモリセル部１２，前記本体メモリセル部に不良メモリセルがある場合に第１のアドレスデータを記憶しておく不揮発性半導体メモリからなる冗長アドレスデータセル部１７」が別々にデータ線及びデータ読出回路を有している構成に対して、上記周知技術を適用して、本願発明のように、
「前記複数の正規メモリセル、前記複数のスペアメモリセルおよび、前記複数のプログラムセルによって共有されるデータ線と、
　前記データ線を介して、前記複数の正規メモリセル、前記複数のスペアメモリセルおよび、前記複数のプログラムセルからデータを読出すためのデータ読出回路」を備える構成とすることは当業者が容易に想到し得た事項である。
　よって、相違点３は当業者が容易になし得た範囲に含まれる程度のものである。
　
　さらに、引用例１発明の「情報を記憶する本体メモリセル部１１、前記本体メモリセル部に不良メモリセルが発生した場合にその不良メモリセルを置き換えるための冗長メモリセル部１２，前記本体メモリセル部に不良メモリセルがある場合に第１のアドレスデータを記憶しておく不揮発性半導体メモリからなる冗長アドレスデータセル部１７」がデータ線を共有すると、それら各「セル部」が全体として行列状に配置されたメモリアレイを構成するものとなることは明らかであるから、相違点１も当業者が容易になし得た範囲に含まれる程度のものである。
　
（２）相違点２について
　「各前記正規メモリセル、各前記スペアメモリセルおよび、各前記プログラムセル」を構成する「不揮発性記憶素子」として、引用例１発明の「ＭＯＳトランジスタと強誘電体キャパシタ」に代えて、引用例２発明の「ＭＲＡＭ」を採用して、ＭＲＡＭの構成である「半導体集積回路に形成された薄膜磁性体により構成された、磁気的に書込まれた記憶データのレベルに応じて電気抵抗が変化する磁気抵抗素子」からなるメモリとすることは当業者が容易になし得た事項である。
　
　以上検討したとおり、本願発明は、当業者における周知技術を勘案することにより、引用例１及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
５．むすび
　以上のとおり、本願の請求項４に係る発明（本願発明）は特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。