【事件の表示】
　特願２００２−１０６３２０「ＭＯＳ半導体装置」拒絶査定不服審判事件〔平成１５年１０月２４日出願公開，特開２００３−３０３９６１〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　
　本願は，平成１４年４月９日の出願であって，平成１９年４月２０日付けで拒絶理由通知がされ，同年８月２２日に拒絶査定がされ，これに対し，同年９月２７日に拒絶査定不服審判が請求されるとともに，同年１０月２６日付けで手続補正がされたものである。
　
第２　平成１９年１０月２６日付けの手続補正について
　
［補正却下の決定の結論］
　平成１９年１０月２６日付けの手続補正を却下する。
　
［理由］
１　本件補正の内容
（１）平成１９年１０月２６日付けの手続補正（以下「本件補正」という）は，補正前の特許請求の範囲の請求項１を，補正後の特許請求の範囲の請求項１とするものであり，本件補正前後の請求項１の記載は，次のとおりである。
　
ア　補正前の請求項１
「【請求項１】　一導電型の半導体基板と，
　少なくとも前記基板表面に積層された逆導電型のエピタキシャル層と，
　前記基板と前記エピタキシャル層との間に形成される逆導電型の埋め込み層と，
　前記エピタキシャル層にチャネル形成領域となる一導電型の拡散領域と，
　前記エピタキシャル層にそれぞれソース領域またはドレイン取り出し領域となる第１の逆導電型の拡散領域と，
　前記エピタキシャル層表面に多結晶シリコンからなるゲート電極とを具備し，
　前記一導電型の拡散領域はソース領域となる前記第１の逆導電型の拡散領域側のみを囲むように形成されており，かつ，前記一導電型の拡散領域は少なくとも前記ゲート電極下部領域の一部を含むように形成されていることを特徴とするＭＯＳ半導体装置。」
　
イ　補正後の請求項１
「【請求項１】　一導電型の半導体基板と，
　少なくとも前記基板表面に積層された逆導電型のエピタキシャル層と，
　前記基板と前記エピタキシャル層との間に形成される逆導電型の埋め込み層と，
　前記エピタキシャル層にチャネル形成領域となる一導電型の拡散領域と，
　前記エピタキシャル層にそれぞれソース領域またはドレイン取り出し領域となる第１の逆導電型の拡散領域と，
　前記エピタキシャル層表面に多結晶シリコンからなる中央とその周辺にリング状に形成されているゲート電極とを具備し，
　前記一導電型の拡散領域はソース領域となる前記第１の逆導電型の拡散領域側のみを囲むように形成されており，かつ，前記一導電型の拡散領域は少なくとも前記ゲート電極下部領域の一部を含むように形成されていることを特徴とするＭＯＳ半導体装置。」
　
（２）よって，本件補正の内容は以下のとおりである。
・本件補正前の請求項１における「ゲート電極」を，「中央とその周辺にリング状に形成されているゲート電極」と補正する。
　
２　新規事項の追加の有無についての検討
　本件補正が，平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）に規定する要件を充足するか否かについて，以下で検討する。
２−１　当初明細書等の記載
　本願の願書に最初に添付した明細書又は図面（以下「当初明細書等」という。）には，本願の「ゲート電極」について，次の記載がある（下線は当審で付加。以下同じ。）。
ア「　【０００３】
　図１０は，従来におけるＮチャネル型ＭＯＳトランジスタ１の断面図を示したものである。
　　　【０００４】
　図示の如く，Ｐ−型の単結晶シリコン基板２上には，例えば，比抵抗０．１〜３．５Ω・ｃｍ，厚さ１．０〜６．０μｍのＮ−型のエピタキシャル層３が形成されている。そして，基板２およびエピタキシャル層３には，両者を貫通するＰ＋型分離領域４によってＮチャネル型ＭＯＳトランジスタ１を形成する島領域５が形成されている。そして，基板２とエピタキシャル層３との間にはＰ＋型の埋め込み層６が形成されている。
　　　【０００５】
　そして，島領域５のエピタキシャル層３には，Ｐ−型の拡散領域７がＰ＋型の埋め込み層６と端部で重畳するように形成されている。このＰ−型の拡散領域７には，ソース領域およびドレイン領域となるＮ−型の拡散領域８，９およびＰ＋＋型の拡散領域１０が形成されている。そして，Ｎ−型の拡散領域８，９には，それぞれソース領域およびドレイン領域の取り出し領域となるＮ＋＋型の拡散領域１１，１２が形成されている。
　　　【０００６】
　そして，エ
ピタキシャル層３表面にはゲート電極１３，絶縁層１４等が形成される
イ「　【０００７】
　　【発明が解決しようとする課題】
　上述したように，従来でのＭＯＳトランジスタ１では，ドレイン電極１６にソース電極１５よりも高い電圧を印加した状態で，
ゲート電極１３にある一定の電圧を印加する。そして，ゲート電極１３下部に位置するＰ
−
型の拡散領域７の表面層にＮ型のチャネル領域を形成し駆動させる
ウ「 【００１０】
　　【課題を解決するための手段】
　本発明は，上記した従来の課題に鑑みてなされたもので，本発明であるＭＯＳ半導体装置では，一導電型の半導体基板と，少なくとも前記基板表面に積層された逆導電型のエピタキシャル層と，前記基板と前記エピタキシャル層との間に形成される逆導電型の埋め込み層と，前記エピタキシャル層にチャネル形成領域となる一導電型の拡散領域と，前記エピタキシャル層にそれぞれソース領域またはドレイン取り出し領域となる第１の逆導電型の拡散領域と，前記エピタキシャル層表面に
多結晶シリコンからなるゲート電極
一導電型の拡散領域は少なくとも前記ゲート電極下部領域の一部を含む
エ「  【００１５】
　先ず，図１に示した第１の実施例を説明する。
　　　【００１６】
　図示の如く，Ｐ−型の単結晶シリコン基板２２上には，例えば，比抵抗０．１〜３．５Ω・ｃｍ，厚さ１．０〜６．０μｍのＮ−−型のエピタキシャル層２３が形成されている。そして，基板２２およびエピタキシャル層２３には，両者を貫通するＰ＋型の分離領域２４によって島領域２５が形成されている。本実施の形態では，島領域２５のみを図示しているが，その他複数の島領域が形成され，例えば，同様にＮチャネル型のＭＯＳトランジスタ，Ｐチャネル型のＭＯＳトランジスタ，ＮＰＮ型のトランジスタ等が形成されている。
　　　【００１７】
　この分離領域２４は，基板２２表面から上下方向に拡散した第１の分離領域２６およびエピタキシャル層２３の表面から拡散した第２の分離領域２７から成る。そして，両者が連結することでエピタキシャル層２３を島状に分離する。また，Ｐ＋型分離領域２４上には，ＬＯＣＯＳ酸化膜２８が形成されていることで，より素子間分離が成される。以下，本発明であるＮチャネル型ＭＯＳトランジスタ２１の構造について説明する。
　　　【００１８】
　図示の如く，基板２２上にはＮ−−型のエピタキシャル層２３が形成されている。基板２２とエピタキシャル層２３との間にはＮ＋型の埋め込み層２９が形成されている。エピタキシャル層２３には，チャネル形成領域となるＰ−型の拡散領域３０が形成されている。そして，Ｐ−型の拡散領域３０には，Ｐ＋＋型の拡散領域３３およびソース領域となるＮ＋＋型の拡散領域３１が形成されている。一方，Ｐ−型の拡散領域３０が形成されていないエピタキシャル層２３には，ドレイン取り出し領域となるＮ＋＋型の拡散領域３２が形成されている。そして，
エピタキシャル層２３上にはゲート酸化膜３４が形成されており，このゲート酸化膜３４上には，例えば，多結晶シリコン（ポリシリコン）より成るゲート電極３５が形成されている
オ「　【００１９】
　そして，
ゲート電極３５を含めてエピタキシャル層２３表面には絶縁層３６が形成されている
カ「　【００２０】
　そして，本発明のＭＯＳトランジスタ２１における第１の特徴としては，
Ｐ
−
型の拡散領域３０が，少なくともゲート電極３５下部領域の一部に位置する
　　　【００２１】
　つまり，従来におけるＭＯＳトランジスタ１（図１０参照）の問題点として説明したように，Ｐ−型の拡散領域７（図１０参照）内にＮ−型の拡散領域８，９を形成することは不純物濃度の点で困難であった。また，特に，Ｎ−型の拡散領域８，９の濃度をＰ−型の拡散領域７の不純物濃度より高くすることで，所望の耐圧性が得られにくいという問題があった。そこで，本発明のＭＯＳトランジスタ２１では，特に，高電圧が印加されるドレイン電極３８側では，Ｎ−−型のエピタキシャル層２３をドレイン領域として用いている。
　　　【００２２】
　具体的には，図示の如く，
Ｐ
−
型の拡散領域３０はチャネル形成領域として用いられるため，少なくともゲート電極３５の下部領域に位置するように形成されている
キ「　【００２７】
　上述したように，本発明のＭＯＳトランジスタ２１では，耐圧性を必要とする場合は図１に示す如く構造とすることができる。一方，ＭＯＳトランジスタ２１の耐圧性とスイッチング時におけるＯＮ抵抗とのバランスを目的とする場合は図２に示す如く構造とすることができる。更に，図１および図２の構造において，
Ｐ
−
型の拡散領域３０の端部をゲート電極３５の下部領域のどの位置まで形成するかにより，空乏層形成領域が異なる
ク「　【００２８】
　ここで，第１の実施の形態では，
ドレイン取り出し領域となるＮ
＋＋
型の拡散領域３２はゲート電極３５の下部領域に位置しないように形成している
ゲート電極３５がグランド電圧，ドレイン電極が高電圧の状態では，ゲート電極３５下部領域のエピタキシャル層２３表面がＰ型反転する。そして，このＰ型反転領域とＮ
＋＋
型の拡散領域３２とが接触することで，耐圧特性が得られないからである
ケ「　【００３６】
　次に，図６に示す如く，先ず，エピタキシャル層２３の所望の領域にＬＯＣＯＳ酸化膜２８を形成する。図示はしていないが，エピタキシャル層２３の表面を熱酸化して全面にシリコン酸化膜を，例えば，０．０３〜０．０５μｍ程度形成する。そして，この酸化膜上にシリコン窒化膜を，例えば，０．０５〜０．２μｍ程度形成した後，ＬＯＣＯＳ酸化膜２８を形成する部分に開口部が設けられるようにシリコン窒化膜を選択的に除去する。その後，このシリコン窒化膜をマスクとして用い，シリコン酸化膜上から，例えば，８００〜１２００℃程度でスチーム酸化で酸化膜付けを行う。そして，同時に，基板２２全体に熱処理を与えＬＯＣＯＳ酸化膜２８を形成する。特に，Ｐ＋型分離領域２４上にはＬＯＣＯＳ酸化膜２８を形成することで，より素子間分離が成される。ここで，ＬＯＣＯＳ酸化膜２８は，例えば，厚さ０．５〜１．０μｍ程度に形成される。
　　【００３７】
　次に，エピタキシャル層２３表面にシリコン酸化膜を，例えば，０．０１〜０．２０μｍ程度形成する。そして，このシリコン酸化膜をゲート電極３５下部ではゲート酸化膜３４として用いる
。次に，図示はしていないが，このシリコン酸化膜上にポリシリコン膜を，例えば，０．２〜０．３μｍ程度堆積させる。その後，このポリシリコン膜に，Ｎ型不純物，例えば，リン（Ｐ）を加速電圧２０〜６５ｋｅＶ，導入量１．０×１０
13
〜１．０×１０
15
／ｃｍ
2
でイオン注入する。そして，ゲート電極３５形成領域以外のポリシリコン膜を公知のフォトリソグラフィ技術により除去する
コ「　【００４３】
　　【発明の効果】
　本発明によれば，第１に，ＭＯＳ半導体装置では，ソース領域を囲むようにチャネル形成領域となる
Ｐ
−
型の拡散領域の端部を少なくともゲート電極下部領域の一部に位置するように形成している
　
２−２　検討
（１）上記によれば，当初明細書等には，本願の「ゲート電極」について，
・エピタキシャル層上に形成されていること（上記ア，エ）。
・多結晶シリコン（ポリシリコン）からなること（上記ウ）。
・ゲート電極下部領域の一部に拡散領域が形成されていること（上記ウ，カ，キ，コ）。
・ゲート電極下部領域にドレイン取り出し領域が形成されていないこと（上記ク）。
・ゲート電極の上に絶縁層が形成されていること。（上記オ）
が記載されているといえる。しかしながら，上記ア，ウ〜ク，コは，本願の「ゲート電極」が「中央とその周辺にリング状に形成されている」ことを記載したものではない。
　
（２）更に検討すると，当初明細書等の図１，６には，エピタキシャル層上に形成された３つのポリシリコン膜が示されており，上記ケの「ゲート電極３５形成領域以外のポリシリコン膜を公知のフォトリソグラフィ技術により除去する。」との記載と併せて見ると，当初明細書の図１，６に示された３つのポリシリコン膜は，「ゲート電極３５形成領域」に形成されたポリシリコン膜であると理解できる。ここで，本願における「ゲート電極」の機能については，上記イに「ゲート電極１３にある一定の電圧を印加する。そして，ゲート電極１３下部に位置するＰ−型の拡散領域７の表面層にＮ型のチャネル領域を形成し駆動させる。」との記載がある。
　当該記載は，ソース・ドレイン領域間に位置するゲート電極の周知の動作を説明するものであるから，上記３つのポリシリコン膜のうち，中央のポリシリコン膜の機能の説明したものと理解でき，上記３つのポリシリコン膜のうち周辺のポリシリコン膜，すなわち，図１においてＬＯＣＯＳとソース領域の間及びドレイン取り出し領域とＬＯＣＯＳとの間にあるポリシリコン膜が，それぞれどのような機能を果たすのかを説明したものではないことが明らかである。他に，当初明細書等において，上記周辺のポリシリコン膜の機能について説明した箇所は見当らない。
　したがって，上記周辺部のポリシリコン膜は，当初明細書等においてその技術的意義が何ら説明されていない膜であり，当初明細書等の記載から，ゲート電極として認識することも，リング状であることの技術的必然性を有すると理解することもできないものといわざるを得ない。
　
（３）審判請求人は，請求の理由において，ゲート電極が「中央とその周辺にリング状に形成されている」点を，本願発明と引用文献に記載された技術との相違点として強調している。
　
（４）そうすると，本件補正の内容は，当業者によって当初明細書等の記載を総合することによって導かれる技術的事項との関係において，新たな技術的事項を導入しないものということはできない。
　
２−３　新規事項追加についてのまとめ
　以上のとおり，本件補正は，当初明細書等に記載した事項の範囲内においてするものではないから，特許法第１７条の２第３項の規定に違反するものである。
　
３　独立特許要件についての検討
　以上で検討したとおり，本件補正は，特許法第１７条の２第３項に規定に違反するものであるが，仮にそうでないとして，本件補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が，特許出願の際独立して特許を受けることができるものであるか否かについて，以下で更に検討する。
　
３−１　本件補正後の請求項１に係る発明
　本件補正後の請求項１に係る発明（以下「補正発明」という。）は，本件補正により補正された特許請求の範囲の請求項１に記載されたとおりのものである（上記１（１）イ）。
　
３−２　引用例に記載された事項と引用発明
（１）原査定の拒絶の理由に引用された，本願の出願日前に日本国内において頒布された刊行物である，特表平１０−５０６７５５号公報（以下「引用例」という。）には，図２，６，７とともに，次の記載がある。
　
ア「
図２はこの発明の一つの実施例によるエンハンストドリフト領域を含むＬＤＭＯＳトランジスタの断面図である
（中略）
  図６はこの発明の一つの実施例による網状のゲートおよび菱形のソースおよびドレーン領域を有するセル状トランジスタの上面図である。
  図７は図６の線７−７でみたトランジスタ構造の一部の断面図を含む斜視図であってエンハンストドリフト領域を示す図である。」（第８頁第２９行〜第９頁第１１行）
　
イ「好適な実施例の詳細な説明
  図２はこの発明によるトランジスタの一実施例の種々の領域および層を図解している。一つの実施例における
出発基板は抵抗率およそ６オームセンチメートルのＰ型シリコン基板２０である。その基板２０の表面に慣用の技術を用いて厚さ約１０ミクロンのＮ
-
エピタキシアル層２２を成長させる
  代替的な実施例では，基板２０はＮ型シリコン基板にする。その代替的実施例では，エピタキシアル層なしにトランジスタを基板内に直接に形成する。ここに記載する実施例すべてにおいて，導電型は逆にできる。
  必要があれば，
Ｎ
+
埋込み層２３をＮ
-
エピタキシアル層２２と基板２０との間の境界面に周知の技術により形成
  次に
Ｎ
-
エピタキシアル層２２の表面上にゲート酸化物の薄い（例えば５００オングストローム）層２４を成長させる。  ゲート酸化物２４の表面にはポリシリコン層を厚さ約５，０００オングストロームに堆積させ，慣用のフォトリソグラフィ技術およびエッチング技術により区画付与してポリシリコンゲート２６を形成する
  次に
ホウ素をイオン打込みしてＰ
-
型本体２９を形成する
  Ｎエンハンストドリフト領域３１を次に形成する。このＮエンハンストドリフト領域３１はオン抵抗を実質的に減少させるが，驚くべきことに降伏電圧には目立った低下を生じさせない。領域３１の形成の一つの実施例ではゲート２６とセルフアラインしてリンイオンをエネルギー８０ＫｅＶ，線量４−８Ｅ１３／cm2でイオン打込みする。比較的低い線量であるので，ある実施例ではリンイオン打込みを全面打込みすることもできる。線量を５Ｅ１１程度まで下げても有利な結果が生ずる。次に，窒素雰囲気中で６０分にわたり１１００℃に保ってリンイオンを押し込む。その結果，領域３１の深さは約１．７ミクロンになり，表面の濃度は約８Ｅ１７イオン／cm3になる。この工程を経て得られた領域３１の面積抵抗は約２００オーム／スクェアである。リン濃度を大きくするとオン抵抗は低下する。
  次に，
Ｎ
+
ソース領域３２およびＮ
+
ドレーン領域３４の形成に第２のリンイオン打込みプロセスを用いる
  さらに，慣用の技術により金属ソースコンタクト３７およびドレーンコンタクト３８を形成する。」（第９頁第１７行〜第１０頁第２９行）
　
ウ「図６の線７−７で見た部分断面図である図７に関連づけて図６のトランジスタを説明する。図６，図７および図２において同じ参照数字で示した構成素子は実質的に互いに同一であり，改めて詳述はしない。
  一つの実施例における出発基板はＰ型シリコン基板２０である。この基板２０の表面に慣用技術によりＮ-エピタキシアル層２２を成長させる。
  次に，Ｎ-エピタキシアル層２２の表面に薄いゲート酸化物層２４を成長させる。さらに，ゲート酸化物層２４の表面にポリシリコン層を堆積させ，ポリシリコンゲート２６を形成するよう区画する。
  図６に示すとおり，
ゲート２６は菱形開口を有する網目模様に形成する。しかし，これ以外の形状，すなわち八角形，円形，三角形，正方形などの形状の開口を伴うトランジスタを形成することもできる
　
（２）以上を整理すると，引用例には次の事項が記載されている。
・上記アに摘記した「図２はこの発明の一つの実施例によるエンハンストドリフト領域を含むＬＤＭＯＳトランジスタの断面図である。」との記載から，引用例には「ＬＤＭＯＳトランジスタ」が記載されている。
・上記イに摘記した「出発基板は抵抗率およそ６オームセンチメートルのＰ型シリコン基板２０である。その基板２０の表面に慣用の技術を用いて厚さ約１０ミクロンのＮ-エピタキシアル層２２を成長させる。」との記載から，引用例には「Ｐ型シリコン基板２０と，少なくとも前記基板表面に積層されたＮ-エピタキシャル層２２」が記載されている。
・上記イに摘記した「Ｎ+埋込み層２３をＮ-エピタキシアル層２２と基板２０との間の境界面に周知の技術により形成して」との記載から，引用例には「前記基板と前記エピタキシャル層との間に形成されるＮ+埋込み層２３」が記載されている。
・ 上記イによれば，引用例には「Ｎ+ソース領域３２およびＮ+ドレーン領域３４の形成に第２のリンイオン打込みプロセスを用いる」と記載され，また，図２にはＮ+ソース領域３２およびＮ+ドレーン領域３４がＮ-エピタキシャル層２２に形成されていることが示されているから，引用例には「前記エピタキシャル層に形成されたＮ+ソース領域３２及びＮ+ドレーン領域３４」が記載されている。
・上記イに摘記した「次にＮ-エピタキシアル層２２の表面上にゲート酸化物の薄い（例えば５００オングストローム）層２４を成長させる。」，「ゲート酸化物２４の表面にはポリシリコン層を厚さ約５，０００オングストロームに堆積させ，慣用のフォトリソグラフィ技術およびエッチング技術により区画付与してポリシリコンゲート２６を形成する。」との記載，上記ウに摘記した「ゲート２６は菱形開口を有する網目模様に形成する」との記載から，引用例には「前記エピタキシャル層表面に菱形開口を有する網目模様に形成されているポリシリコンゲート２６」を具備することが記載されている。
・図２には，「Ｐ-型本体２９」が，「Ｎ+ソース領域３２およびＮ+ドレーン領域３４」を具備するＬＤＭＯＳトランジスタにおいて，ポリシリコンゲート２６下部領域の一部を含むように形成されていることが示されているから，「Ｐ-型本体２９」は「チャネル形成領域となる」ものといえる。また，図２から，「Ｐ-型本体２９」は，Ｎ+ソース領域側のみを囲むように形成されていると理解できる。
　
（３）上記（２）によれば，引用例には次の発明（以下「引用発明」という。）が記載されているものと認められる。
「Ｐ型シリコン基板２０と，
　少なくとも前記基板表面に積層されたＮ-エピタキシャル層２２と，
　前記基板と前記エピタキシャル層との間に形成されるＮ+埋込み層２３と，
　前記エピタキシャル層にチャネル形成領域となるＰ-型本体２９と，
　前記エピタキシャル層に形成されたＮ+ソース領域３２及びＮ+ドレーン領域３４と，
　前記エピタキシャル層表面に菱形開口を有する網目模様に形成されているポリシリコンゲート２６とを具備し，
　前記Ｐ-型本体２９はＮ+ソース領域側のみを囲むように形成されており，かつ，前記Ｐ-型本体は少なくとも前記ゲート電極下部領域の一部を含むように形成されていることを特徴とするＬＤＭＯＳトランジスタ。」
　
３−３　検討
（１）補正発明と，引用発明とを対比する。
ア　引用発明における「ＬＤＭＯＳトランジスタ」は，補正発明における「ＭＯＳ半導体装置」に相当し，以下同様に，「Ｐ型シリコン基板２０」は「一導電型の半導体基板」に，「Ｎ-エピタキシャル層２２」は「逆導電型のエピタキシャル層」に，「Ｎ+埋込み層２３」は「逆導電型の埋め込み層」に，「Ｐ-型本体２９」は「一導電型の拡散領域」に，それぞれ相当する。また，引用発明における「前記エピタキシャル層に形成されたＮ+ソース領域３２及びＮ+ドレーン領域３４」は，補正発明における「前記エピタキシャル層にそれぞれソース領域またはドレイン取り出し領域となる第１の逆導電型の拡散領域」に相当する。
イ　引用発明における「前記Ｐ-型本体２９はＮ+ソース領域側のみを囲むように形成されており，かつ，前記Ｐ-型本体は少なくとも前記ゲート電極下部領域の一部を含むように形成されている」との事項は，補正発明における「 前記一導電型の拡散領域はソース領域となる前記第１の逆導電型の拡散領域側のみを囲むように形成されており，かつ，前記一導電型の拡散領域は少なくとも前記ゲート電極下部領域の一部を含むように形成されている」との事項に相当する。
ウ　引用例の図６には，単位ＬＤＭＯＳトランジスタセルを複数個接続したものが示されているところ，一対のソース・ドレインを具備する単位トランジスタセルについてみると，引用発明の「菱形開口を有する網目模様に形成されているポリシリコンゲート２６」は，図６における線７−７とその中点近傍で略垂直に交差するポリシリコンと，線７−７を囲む長方形のポリシリコンからなるものと理解できる。そして，上記「線７−７とその中点近傍で略垂直に交差するポリシリコン」が，補正発明における「中央」の「ゲート電極」に，上記「線７−７を囲む長方形のポリシリコン」が，補正発明における「周辺にリング状に形成されているゲート電極」に，それぞれ相当する。すなわち，引用発明における「菱形開口を有する網目模様に形成されているポリシリコンゲート２６」は，補正発明における「多結晶シリコンからなる中央とその周辺にリング状に形成されているゲート電極」に相当するものである。
　
（２）以上のとおり，引用発明は補正発明の相当する構成をすべて備えているから，補正発明は，引用発明と同一である。
　よって，補正発明は，引用例に記載された発明であるから，特許法第２９条第１項第３号に掲げる発明に該当し，特許法第２９条第１項柱書きの規定により特許を受けることができない。
　
３−４　独立特許要件についてのまとめ
　以上のとおり，本件補正は，本件補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項（以下「特許法第１７条の２第５項という。）において準用する同法第１２６条第５項の規定に適合しない。
　
４　補正却下の決定についてのまとめ
　上記２，３で検討したとおり，本件補正は，特許法第１７条の２第３項の規定に違反するものであり，仮にそうでないとしても，特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明
　平成１９年１０月２６日付けの手続補正は上記のとおり却下されたので，本願の請求項１〜３に係る発明は，願書に最初に添付した明細書及び図面の記載からみて，その特許請求の範囲の請求項１〜３に記載された事項により特定されるものであり，そのうちの請求項１に係る発明（以下「本願発明」という。）は，上記第２，１（１）アに摘記したとおりのものである。
　
２　引用発明
　引用発明は，上記第２，３−２（３）で認定したとおりのものである。
　
３　対比・判断
　上記第２，１（２）で検討したように，補正発明は，本件補正前の請求項１の「ゲート電極」について，「中央とその周辺にリング状に形成されている」点を限定したものである。
　そうすると，本願発明の構成要件をすべて含み，これをより限定したものである補正発明が，上記第２，３において検討したとおり，引用発明と同一であるから，本願発明も，同様の理由により，引用発明と同一であるということができる。
　
４　本願発明についてのまとめ
　以上検討したとおり，本願発明は，特許出願前に日本国内において頒布された刊行物である引用例に記載された発明であるから，特許法第２９条第１項第３号に掲げる発明に該当し，特許法第２９条第１項柱書きの規定により特許を受けることができない。
　
第４　結言
　以上のとおりであるから，本願は，他の請求項に係る発明について検討するまでもなく，拒絶をすべきものである。
　よって，結論のとおり審決する。