【手続補正書】
【提出日】平成24年3月1日(2012.3.1)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＮＭＯＳ／ＰＭＯＳの差動回路を有し、それぞれの差動回路により、レールツーレールの小振幅差動入力信号を受け取ってＩＯ系電源のレールツーレールの差動出力信号を生成する差動増幅回路と、
前記ＮＭＯＳの差動回路が動作状態の場合に流すテールカレントを生成する第１の定電流源と、前記ＰＭＯＳの差動回路が動作状態の場合に流すテールカレントを生成する第２の定電流源と、
前記差動回路の一方が停止状態の場合に、該停止状態の差動回路が動作状態の場合に流すテールカレントをミラーして前記ＮＭＯＳ／ＰＭＯＳの差動回路の他方に流す電流補償ミラー回路と、
を備えていることを特徴とするレシーバ回路。
【請求項２】
前記小振幅差動入力信号のレベルが中間電位の時に、前記ＮＭＯＳ／ＰＭＯＳの差動回路の両方が動作状態になることを特徴とする請求項１に記載のレシーバ回路。
【請求項３】
前記電流補償ミラー回路は、バイアス電圧の発生回路と、前記小振幅差動入力信号のレベルおよび前記発生回路により発生されたバイアス電圧に応じて、それぞれ、前記ＮＭＯＳ／ＰＭＯＳの差動回路の一方が停止状態の場合、該停止状態のＮＭＯＳ／ＰＭＯＳの差動回路が動作状態の場合に流すテールカレントをミラーして前記ＮＭＯＳ／ＰＭＯＳの差動回路の他方に流すＮＭＯＳ／ＰＭＯＳの差動回路の電流補償回路を有することを特徴とする請求項１又は２に記載のレシーバ回路。
【請求項４】
前記ＮＭＯＳの差動回路の電流補償回路は、ＩＯ系電源の高電位電圧側の第１の電流源と、ＩＯ系電源の低電位電圧側の第２の電流源と、前記第１および第２の電流源の間に接続されたスイッチング素子のＮＭＯＳとを有し、
前記ＰＭＯＳの差動回路の電流補償回路は、ＩＯ系電源の高電位電圧側の第３の電流源と、ＩＯ系電源の低電位電圧側の第４の電流源と、前記第３および第４の電流源の間に接続されたスイッチング素子のＰＭＯＳとを有し、
前記第１および第３の電流源はカレントミラー回路を構成し、
前記第２および第４の電流源はカレントミラー回路を構成し、
前記ＮＭＯＳおよび前記ＰＭＯＳのゲートには前記バイアス電圧が接続され、
前記ＮＭＯＳのソースは、前記ＮＭＯＳの差動回路の、前記小振幅差動入力信号のレベルに応じてオン／オフするスイッチング素子とＩＯ系電源の低電位電圧側の定電流源との間に接続され、
前記ＰＭＯＳのソースは、前記ＰＭＯＳの差動回路の、前記小振幅差動入力信号のレベルに応じてオン／オフするスイッチング素子とＩＯ系電源の高電位電圧側の定電流源との間に接続されていることを特徴とする請求項３に記載のレシーバ回路。
【請求項５】
前記差動増幅回路によって生成されたＩＯ系電源のレールツーレールの差動出力信号を、コア系電源のレールツーレールの差動信号にレベルシフトして出力するレベルシフタをさらに備え、
前記ＮＭＯＳの差動回路は、ＩＯ系電源の高電位電圧側の第１および第２の電流源と、前記小振幅差動入力信号のレベルに応じてオン状態が切り替わるスイッチング素子である第１および第２のＮＭＯＳと、ＩＯ系電源の低電位電圧側の第１の定電流源とを有し、
前記第１のＮＭＯＳは、前記第１の電流源と前記第１の定電流源との間に接続され、前記第２のＮＭＯＳは、前記第２の電流源と前記第１の定電流源との間に接続され、前記第１および第２のＮＭＯＳのゲートには、それぞれ、前記小振幅差動入力信号が接続され、
前記ＰＭＯＳの差動回路は、ＩＯ系電源の高電位電圧側の第２の定電流源と、前記小振幅差動入力信号のレベルに応じてオン状態が切り替わるスイッチング素子である第１および第２のＰＭＯＳとを有し、
前記第１および第２のＰＭＯＳの一方の端子は前記第２の定電流源に接続され、
前記レベルシフタは、第５および第６の電流源と、第７および第８の電流源と、第３および第４のＮＭＯＳとを有し、
前記第５および第７の電流源ならびに前記第３のＮＭＯＳは、この順序でＩＯ系電源の高電位電圧と低電位電圧との間に直列に接続され、前記第３のＮＭＯＳのゲートとドレインが接続され、
前記第６および第８の電流源ならびに前記第４のＮＭＯＳは、この順序でＩＯ系電源の高電位電圧と低電位電圧との間に直列に接続され、前記第４のＮＭＯＳのゲートとドレインが接続され、
前記第１および第６の電流源はカレントミラー回路を構成し、
前記第２および第５の電流源はカレントミラー回路を構成し、
前記第７の電流源と前記第３のＮＭＯＳとの間の第１のノードに前記ＰＭＯＳの差動回路の第２のＰＭＯＳの他方の端子が接続され、
前記第８の電流源と前記第４のＮＭＯＳとの間の第２のノードに前記ＰＭＯＳの差動回路の第１のＰＭＯＳの他方の端子が接続され、
前記第１および第２のノードから、それぞれ、前記レベルシフタによりレベルシフトされた差動出力信号が出力されることを特徴とする請求項１又は２に記載のレシーバ回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
上記目的を達成するために、本発明は、ＮＭＯＳ／ＰＭＯＳの差動回路を有し、それぞれの差動回路により、レールツーレールの小振幅差動入力信号を受け取ってＩＯ系電源のレールツーレールの差動出力信号を生成する差動増幅回路と、
前記ＮＭＯＳの差動回路が動作状態の場合に流すテールカレントを生成する第１の定電流源と、前記ＰＭＯＳの差動回路が動作状態の場合に流すテールカレントを生成する第２の定電流源と、
前記差動回路の一方が停止状態の場合に、該停止状態の差動回路が動作状態の場合に流すテールカレントをミラーして前記ＮＭＯＳ／ＰＭＯＳの差動回路の他方に流す電流補償ミラー回路と、
を備えていることを特徴とするレシーバ回路を提供するものである。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
ここで、前記小振幅差動入力信号のレベルが中間電位の時に、前記ＮＭＯＳ／ＰＭＯＳの差動回路の両方が動作状態になることが好ましい。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１５
【補正方法】変更
【補正の内容】
【００１５】
また、前記電流補償ミラー回路は、バイアス電圧の発生回路と、前記小振幅差動入力信号のレベルおよび前記発生回路により発生されたバイアス電圧に応じて、それぞれ、前記ＮＭＯＳ／ＰＭＯＳの差動回路の一方が停止状態の場合、該停止状態のＮＭＯＳ／ＰＭＯＳの差動回路が動作状態の場合に流すテールカレントをミラーして前記ＮＭＯＳ／ＰＭＯＳの差動回路の他方に流すＮＭＯＳ／ＰＭＯＳの差動回路の電流補償回路を有することが好ましい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
また、前記差動増幅回路によって生成されたＩＯ系電源のレールツーレールの差動出力信号を、コア系電源のレールツーレールの差動信号にレベルシフトして出力するレベルシフタをさらに備え、
前記ＮＭＯＳの差動回路は、ＩＯ系電源の高電位電圧側の第１および第２の電流源と、前記小振幅差動入力信号のレベルに応じてオン状態が切り替わるスイッチング素子である第１および第２のＮＭＯＳと、ＩＯ系電源の低電位電圧側の第１の定電流源とを有し、
前記第１のＮＭＯＳは、前記第１の電流源と前記第１の定電流源との間に接続され、前記第２のＮＭＯＳは、前記第２の電流源と前記第１の定電流源との間に接続され、前記第１および第２のＮＭＯＳのゲートには、それぞれ、前記小振幅差動入力信号が接続され、
前記ＰＭＯＳの差動回路は、ＩＯ系電源の高電位電圧側の第２の定電流源と、前記小振幅差動入力信号のレベルに応じてオン状態が切り替わるスイッチング素子である第１および第２のＰＭＯＳとを有し、
前記第１および第２のＰＭＯＳの一方の端子は前記第２の定電流源に接続され、
前記レベルシフタは、第５および第６の電流源と、第７および第８の電流源と、第３および第４のＮＭＯＳとを有し、
前記第５および第７の電流源ならびに前記第３のＮＭＯＳは、この順序でＩＯ系電源の高電位電圧と低電位電圧との間に直列に接続され、前記第３のＮＭＯＳのゲートとドレインが接続され、
前記第６および第８の電流源ならびに前記第４のＮＭＯＳは、この順序でＩＯ系電源の高電位電圧と低電位電圧との間に直列に接続され、前記第４のＮＭＯＳのゲートとドレインが接続され、
前記第１および第６の電流源はカレントミラー回路を構成し、
前記第２および第５の電流源はカレントミラー回路を構成し、
前記第７の電流源と前記第３のＮＭＯＳとの間の第１のノードに前記ＰＭＯＳの差動回路の第２のＰＭＯＳの他方の端子が接続され、
前記第８の電流源と前記第４のＮＭＯＳとの間の第２のノードに前記ＰＭＯＳの差動回路の第１のＰＭＯＳの他方の端子が接続され、
前記第１および第２のノードから、それぞれ、前記レベルシフタによりレベルシフトされた差動出力信号が出力されることが好ましい。