【事件の表示】
　特願２００２−　８４２６４「グレイコード・カウンタ」拒絶査定不服審判事件〔平成１５年１０月　３日出願公開、特開２００３−２８３３３１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯と本願発明
　本願は、平成１４年３月２５日の出願であって、特許請求の範囲の請求項１に係る発明（以下、「本願発明」という。）は、平成１６年１２月２１日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された以下のとおりのものと認める。
　
　「入力側に与えられたグレイコード信号をクロック信号に基づいて保持して出力する保持手段と、
　前記保持手段から出力されたグレイコード信号を第１の２進コード信号に変換する第１の変換手段と、
　前記第１の２進コード信号に所定の演算を施して第２の２進コード信号を生成する演算手段と、
　前記第２の２進コード信号をグレイコード信号に変換して前記保持手段の入力側に与える第２の変換手段とを備え、
　前記保持手段、前記第１及び第２の変換手段、及び前記演算手段は、前記グレイコードのビットごとにブロックで構成され、かつ、該グレイコードの最上位及び最下位のビットを除く中間ビットに対応するブロックは、同一の回路で構成されたことを特徴とするグレイコード・カウンタ。」
　
２．引用発明及び周知技術
Ａ．これに対して、原審の拒絶理由に引用された米国特許第５７５４６１４号明細書（以下、「引用例１」という。）には図面とともに以下の事項が記載されている。
　
　Ａ−１．
「SUMMARY OF THE INVENTION
　
 In accordance with the preferred embodiment of the present invention, a Gray Code counter is set out. The Gray Code counter includes first translator logic, binary incrementing/decrementing logic, second translator logic, and a clocked storage device. The first translator logic receives at an input a Gray Code number, Igray [n:0] which the first translator translates into a binary number, Ibin [n:0]. The binary incrementing/decrementing logic either increments or decrements the binary number Ibin [n:0] to produce an incremented/decremented binary number, Zbin [n:0]. The second translator logic translates the incremented/decremented binary number Zbin [n:0] into an incremented/decremented Gray Code number, Zgray [n:0]. The clocked storage device stores the incremented/decremented Gray Code number, Zgray [n:0]. The clocked storage device also feeds the incremented/decremented Gray Code number, Zgray [n:0], to the input of the first translator logic.
 For example, in the preferred embodiment of the present invention, the first translator logic translates the Gray Code number Igray [n:0] into the binary number Ibin [n:0] according to the following logic algorithm:
 
Ibin [n:0]=Igray [n:0] XOR {0,Ibin [n:1]}.
 
 Similarly, in the preferred embodiment of the present invention, the second translator logic translates the incremented/decremented binary number Zbin [n:0] into the incremented/decremented Gray Code number Zgray [n:0] according to the following logic algorithm:
　
Zgray [n:0]=Zbin [n:0] XOR {0,Zbin [n:1].
　
 The present invention provides for a Gray Code counter which is easy to describe in a hardware design language. An algorithm for implementation of a Gray Code counter in accordance with the preferred embodiment of the present invention is significantly shorter than algorithms used to implement Gray Code counters in accordance with the prior art.」（第１欄第３８行〜第２欄第１１行）、
　
　Ａ−２．
「FIG. 3 shows an incrementer for a Gray Code sequence in accordance with a preferred embodiment of the present invention. A binary incrementer/decrementer 39 performs an increment or a decrement on a binary number. When incrementer/decrementer 39 functions as an incrementer, a binary number, Ibin [n:0], is incremented to produce a binary number, Zbin [n:0], as set out below:
　
Zbin [n:0]=Ibin [n:0]+1.
　
 In this case, the Gray Code incrementer/decrementer shown in FIG. 3 functions as an incrementer to increment the Gray Code number Igray [n:0] to produce the incremented Gray Code number Zgray [n:0] in accordance with the logic algorithm set out below:
　
Zgray [n:0]=Igray [n:0]+1.
　
 When incrementer/decrementer 39 functions as a decrementer, a binary number, Ibin [n:0], is decremented to produce a binary number, Zbin [n:0], as set out below:
　
Zbin [n:0]=Ibin [n:0]-1.
　
 In this case, the Gray Code incrementer/decrementer shown in FIG. 3 functions as a decrementer to decrement the Gray Code number Igray [n:0] to produce the decremented Gray Code number Zgray [n:0] in accordance with the logic algorithm set out below:
　
Zgray [n:0]=Igray [n:0]-1.
　
 At the input of binary incrementer/decrementer 39, logic transforms a Gray Code number, Igray [n:0], to binary number, Ibin [n:0]. The highest order bit of the Gray Code number, Igray [n], is used to produce the highest order bit of the binary number, Ibin [n]. The logical algorithm used is as follows:
Ibin [n]=Igray [n].
　
 A logic XOR gate 34 combines the highest order bit of the binary number, Ibin [n] and the second highest order bit of the Gray Code number, Igray [n-1], to produce the second highest order bit of the binary number, Ibin [n-1]. The logical algorithm implemented by XOR gate 34 is as follows:
　
Ibin [n-1]=Igray [n-1] XOR Ibin [n].
　
 A logic XOR gate 33 combines the second highest order bit of the binary number, Ibin [n-1] and the third highest order bit of the Gray Code number, Igray [n-2], to produce the third highest order bit of the binary number, Ibin [n-2]. The logical algorithm implemented by XOR gate 33 is as follows:
　
Ibin [n-2]=Igray [n-2] XOR Ibin [n-1].
　
 This pattern proceeds until the lowest order bit. For example, a logic XOR gate 31 combines the third lowest order bit of the binary number, Ibin [2] and the second lowest order bit of the Gray Code number, Igray [1], to produce the second lowest order bit of the binary number, Ibin [1]. The logical algorithm implemented by XOR gate 31 is as follows:
　
Ibin [1]=Igray [2] XOR Ibin [2].
　
 A logic XOR gate 30 combines the second lowest order bit of the binary number, Ibin [1] and the lowest order bit of the Gray Code number, Igray [0], to produce the second lowest order bit of the binary number, Ibin [0]. The logical algorithm implemented by XOR gate 30 is as follows:
　
Ibin [0]=Igray [0] XOR Ibin [1].
　
 At the output of binary incrementer/decrementer 39, logic transforms logic transforms the binary number Ibin [n:0] to a Gray Code number, Zgray [n:0]. The highest order bit of the binary number, Zbin [n], is used to produce the highest order bit of the Gray Code number, Zgray [n]. The logical algorithm used is as follows:
　
Zgray [n]=Zbin [n].
　
 A logic XOR gate 44 combines the highest order bit of the binary number, Zbin [n] and the second highest order bit of the binary number, Zbin [n-1], to produce the second highest order bit of the Gray Code number, Zgray [n-1]. The logical algorithm implemented by XOR gate 44 is as follows:
　
Zgray [n-1]=Zbin [n-1] XOR Zbin [n].
　
 A logic XOR gate 43 combines the second highest order bit of the binary number, Zbin [n-1] and the third highest order bit of the binary number, Zbin [n-2], to produce the third highest order bit of the Gray Code number, Zgray [n-2]. The logical algorithm implemented by XOR gate 43 is as follows:
　
Zgray [n-2]=Zbin [n-2] XOR Zbin [n-1].
　
 This pattern proceeds until the lowest order bit. For example, a logic XOR gate 41 combines the third lowest order bit of the binary number, Zbin [2] and the second lowest order bit of the binary number, Zbin [1], to produce the second lowest order bit of the Gray Code number, Zgray [1]. The logical algorithm implemented by XOR gate 41 is as follows:
　
Zgray [1]=Zbin [1] XOR Zbin [2].
　
 A logic XOR gate 40 combines the second lowest order bit of the binary number, Zbin [1] and the lowest order bit of the binary number, Zbin [0], to produce the second lowest order bit of the Gray Code number, Zgray [0]. The logical algorithm implemented by XOR gate 40 is as follows:
　
Zgray [0]=Zbin [0] XOR Zbin [1].
　
 FIG. 4 shows logic which implements a Gray Code counter in accordance with a preferred embodiment of the present invention. A Gray Code incrementer/decrementer 59 is for example, the Gray Code incrementer/decrementer shown in FIG. 3. When Gray Code incrementer/decrementer 59 functions as an incrementer, the Gray Code number Igray [n:0] is incremented to produce the incremented Gray Code number Zgray [n:0] in accordance with the logic algorithm set out below:
　
Zgray [n:0]=Igray [n:0]+1.
　
 When Gray Code incrementer/decrementer 59 functions as a decrementer, the Gray Code number Igray [n:0] is decremented to produce the decremented Gray Code number Zgray [n:0] in accordance with the logic algorithm set out below:
　
Zgray [n:0]=Igray [n:0]-1.
　
 The output of Gray Code incrementer/decrementer 59 is stored in a register, implemented, for example, by a series of D flip-flops. A D flip-flop 55 stores bit Zgray [n] of the incremented Gray Code number Zgray [n:0]. A D flip-flop 54 stores bit Zgray [n-1] of the incremented Gray Code number Zgray [n:0]. A D flip-flop 53 stores Zgray [n-2] of the incremented Gray Code number Zgray [n:0]. A D flip-flop 51 stores bit Zgray [1] of the incremented Gray Code number Zgray [n:0]. A D flip-flop 50 stores bit Zgray [0] of the incremented Gray Code number Zgray [n:0]. Each of the D flip-flops 50, 51, 53, 54 and 55 is clocked by a clock signal CK.
 The output of D flip-flop 55 is bit Qgray [n] of the Gray Code counter output count Qgray [n:0]. Bit Qgray [n] is fed back to the input of Gray Code incrementer/decrementer 59 and serves as bit Igray [n] for the next clock cycle.
 The output of D flip-flop 54 is bit Qgray [n-1] of the Gray Code counter output count Qgray [n:0]. Bit Qgray [n-1] is fed back to the input of Gray Code incrementer/decrementer 59 and serves as bit Igray [n-1] for the next clock cycle.
 The output of D flip-flop 53 is bit Qgray [n-2] of the Gray Code counter output count Qgray [n:0]. Bit Qgray [n-2] is fed back to the input of Gray Code incrementer/decrementer 59 and serves as bit Igray [n-2] for the next clock cycle.
 The output of D flip-flop 51 is bit Qgray [2] of the Gray Code counter output count Qgray [n:0]. Bit Qgray [1] is fed back to the input of Gray Code incrementer/decrementer 59 and serves as bit Igray [1] for the next clock cycle.
 The output of D flip-flop 50 is bit Qgray [0] of the Gray Code counter output count Qgray [n:0]. Bit Qgray [0] is fed back to the input of Gray Code incrementer/decrementer 59 and serves as bit Igray [0] for the next clock cycle.」（第４欄下から２７行〜第６欄第５７行）。
　
　そして、審判請求人が、平成１６年１２月２１日付け意見書において、
「（３）　引用文献の説明
　引用文献１には、図３とその説明文において、排他的論理和ゲートを並列に配置したグレイ・２進変換器、このグレイ・２進変換器から出力される２進数を増減する２進加減演算器、及びこの２進加減演算器から出力された２進数をグレイコードに変換して出力する排他的論理和ゲートで構成された２進・グレイ変換器によるグレイコード加減演算器が記載されています。更に、図４とその説明文において、図３のグレイコード加減演算器の出力側にＤフリップフロップを設け、このＤフリップフロップでグレイコードを保持して出力すると共に、グレイコード加減演算器の入力側にフィードバックさせるように構成したグレイコード・カウンタが記載されています。」と認め、
また、平成１７年２月２１日付け審判請求書において、
「（ｂ）引用発明の説明 
 （ｂ-１）引用文献１（米国特許第５７５４６１４号公報） 
 　引用文献１には審査官が認定するように、保持手段（D型フリップフロップ５０〜５５）、第１の変換手段（XORゲート３０〜３４）、第２の変換手段（XORゲート４０〜４４）、演算手段（バイナリーインクリメンタ/デクリメンタ３９）が開示されています。 」と認めているように、上記引用例１の記載及び図面ならびにこの分野における技術常識を考慮すると、上記引用例１には以下の発明（以下、「引用発明」という。）が記載されている。
　
　「入力側に与えられたグレイコード信号Zgray [n:0]をクロック信号ＣＫに基づいて保持して出力する保持手段（D型フリップフロップ５０〜５５）と、
　前記保持手段（D型フリップフロップ５０〜５５）から出力されたグレイコード信号Igray [n:0]を２進コード信号Ibin [n:0]に変換する第１の変換手段（XORゲート３０〜３４）と、
　前記２進コード信号Ibin [n:0]に所定の演算を施して２進コード信号Zbin [n:0]を生成する演算手段（バイナリーインクリメンタ/デクリメンタ３９）と、
　前記２進コード信号Zbin [n:0]をグレイコード信号Zgray [n:0]に変換して前記保持手段（D型フリップフロップ５０〜５５）の入力側に与える第２の変換手段（XORゲート４０〜４４）と
を備えたグレイコード・カウンタ。」
　
Ｂ．また、周知例として例示するが、本願の出願の日のおよそ１０年前である平成４年９月８日に頒布された特開平４−２５２６１５号公報（以下、「周知例１」という。）には図面とともに以下の事項Ｂ−１〜Ｂ−３が記載されている。
　
　Ｂ−１．
「【目的】完全に同期型のモジュール型グレイコードカウンタを提供する。
【構成】３つのタイプのビット位置、即ち最小桁ビット（ＬＳＢ）、最大桁ビット（ＭＳＢ）及び中間ビット（ＭＢ）の各々に対し同期型モジュール型回路１２，１４，１６を有するグレイコードカウンタ１０が提供される。１つのＬＳＢ回路１２及び１つのＭＳＢ回路１４が、所望の数のビットを有するカウンタを与えるのに必要なだけの数のＭＢ回路１６をそれらの間に使用されている。ＬＳＢ、ＭＳＢ、ＭＢ回路の構成は真にモジュール型であり、回路間の入力又は出力インターフェースを何等修正することなしに、所望の数のカウンタビットを与えるために、ＬＳＢ回路とＭＳＢ回路との間に自由に別のＭＢ回路を結合させることが可能である。本カウンタは、通常のグレイコードシーケンスに従ってカウントアップ又はカウントダウンの何れかで動作することが可能である。」（第１頁下欄、【要約】）、
　
　Ｂ−２．
「【０００９】
【発明が解決しようとする課題】従って、残りのカウンタ段の間における夫々のインターフェースに影響を与えることなしに、単にカウンタ段モジュールを加えるか又は取除くことによって、ビットを簡単にカウントシーケンスに付加するか又は取除くことが可能であるようにモジュール型のグレイコードカウンタ構成を有することが望ましい。更に、完全に同期型であるこのようなグレイコードカウンタ構成を有することが望ましい。更に、選択的にカウントアップ又はカウントダウン、即ちそのカウントシーケンス期間中においてインクリメント又はデクリメントするようにプログラムすることが可能であるこのような同期型でモジュール型のグレイコードカウンタ構成を有することが望ましい。
【００１０】
【課題を解決するための手段】本発明は、３つのタイプのカウンタ段、即ち最大桁ビットと、最小桁ビットと、中間ビットの各々に対して完全にモジュール型の回路構成を提供している。中間ビットカウンタ段に対応するカウンタ段を単に付加することによりグレイコードカウンタのシーケンスへ付加的なビットを付加することが可能である。同様にカウントシーケンスは、単に中間ビットカウンタ段を削除することにより短縮させることが可能である。このような中間ビットカウンタ段の付加又は削除は、個々のカウンタ段の何れかの夫々のインターフェースに何等影響を与えることはない。
【００１１】本発明は、更に、完全に同期型のモジュール型グレイコードカウンタを提供している。何等条件やゲート動作を伴なうことなく、カウンタの全ての段を直接的にクロック動作させるために単一のクロック信号が使用される。」（第６頁第１０欄）、
　
　Ｂ−３．
「【００１４】
【実施例】図１を参照すると、本発明に基づくグレイコードカウンタ１０は、３つのタイプのカウンタ段（ステージ）を有している。第一カウンタ段１２は、グレイコードカウントシーケンスの最小桁ビットＱ１を発生するための論理を有している。最後の段１４は、グレイコードカウントシーケンスの最大桁ビットＱＮを発生するための論理を有している。（尚、Ｎはグレイコードカウンタシーケンスにおけるビット数である）。第三のタイプのカウンタ段１６は、グレイコードカウントシーケンスの中間ビットＱＭを発生する。この中間段１６は、所望の数Ｎ個のビットを発生するのに必要な数Ｎ−２だけ繰返し設けられている。
・・・・（中略）・・・・
より詳細に説明すると、最小桁ビット（ＬＳＢ）段１２は、それ自身及び全てのより桁上のビットに対しパリティを奇数とさせるビットを出力する。従来公知の如く、「パリティ」はエラー検知コードの一般的な形態である。パリティビットは、典型的には、２進メッセージ内の論理１の総数を偶数（ゼロ、即ち無を包含する）又は奇数とさせるためにその２進メッセージ内に包含されるエキストラな２進ビットである。
【００１７】最大桁ビット（ＭＳＢ）段１４は、全てのより桁下のビットが全て論理０である場合に論理０を出力し、且つ直桁下のビットが論理１であり且つ全てのその他のより桁下のビットが全て論理０である場合に論理１を出力する。より桁下のビットの全てのその他の論理状態に対して、ＭＳＢ段１４の出力は不変のままである。
【００１８】中間ビット（ＭＢ）段１６の出力は、直桁下のビットが論理１であり且つ全てのその他のより桁下のビットが全て論理０である場合に、その論理状態を変化させて、それ自身及び全てのより桁上のビットに対しパリティを奇数とさせる。より桁下のビットの全てのその他の論理状態に対し、ＭＢ段１６出力は不変のままである。」（第７頁第１１〜１２欄）。
　
　周知例１に関する記載の内、「３つのタイプのカウンタ段」、すなわち最大桁ビットと、最小桁ビットと、中間ビットの各々に対応するカウンタ段は、モジュール型の回路構成を有するものであるから、各カウンタ段は「ブロック」を構成しているということができる。　また、上記事項「Ｂ−２」において、「中間ビットカウンタ段に対応するカウンタ段を単に付加することによりグレイコードカウンタのシーケンスへ付加的なビットを付加することが可能である。同様にカウントシーケンスは、単に中間ビットカウンタ段を削除することにより短縮させることが可能である。このような中間ビットカウンタ段の付加又は削除は、個々のカウンタ段の何れかの夫々のインターフェースに何等影響を与えることはない。」という記載があるように、「中間ビットカウンタ段」は同一の回路で構成されるものである。
　
　したがって、上記周知例１の記載、及び添付図面、ならびにこの分野における技術常識を考慮すると、カウンタにおいて、「回路を構成する各手段を出力コードのビットごとのブロックで構成し、かつ、該出力コードの最上位及び最下位のビットを除く中間ビットに対応するブロックを、同一の回路で構成する」ことは周知である（以下、「周知技術」という。）。
　
３．対比
　本願発明と引用発明とを対比する。
　ａ．引用発明の「入力側に与えられたグレイコード信号Zgray [n:0]」、「クロック信号ＣＫ」、「保持手段（D型フリップフロップ５０〜５５）」、「保持手段（D型フリップフロップ５０〜５５）から出力されたグレイコード信号Igray [n:0]」、「２進コード信号Ibin [n:0]」、「第１の変換手段（XORゲート３０〜３４）」、「２進コード信号Zbin [n:0]」、「演算手段（バイナリーインクリメンタ/デクリメンタ３９）」及び「第２の変換手段（XORゲート４０〜４４）」は、本願発明の「入力側に与えられたグレイコード信号」、「クロック信号」、「保持手段」、「保持手段から出力されたグレイコード信号」、「第１の２進コード信号」、「第１の変換手段」、「第２の２進コード信号」、「演算手段」及び「第２の変換手段」にそれぞれ相当する。
　ｂ．ＦＩＧＵＲＥ３等から明らかな様に、引用発明の「第１の変換手段」及び「第２の変換手段」において、グレイコードの最上位及び最下位のビットを除く中間ビットに対応する部分が同一の回路で構成され、ＦＩＧＵＲＥ４等から明らかな様に、引用発明の「保持手段」も、グレイコードの最上位及び最下位のビットを除く中間ビットに対応する部分が同一の回路で構成されていることは明らかである。
　
　したがって、本願発明と引用発明とは、以下の点で一致し、相違する。
　
（一致点）
「入力側に与えられたグレイコード信号をクロック信号に基づいて保持して出力する保持手段と、
　前記保持手段から出力されたグレイコード信号を第１の２進コード信号に変換する第１の変換手段と、
　前記第１の２進コード信号に所定の演算を施して第２の２進コード信号を生成する演算手段と、
　前記第２の２進コード信号をグレイコード信号に変換して前記保持手段の入力側に与える第２の変換手段とを備え、
　前記保持手段、前記第１及び第２の変換手段は、該グレイコードの最上位及び最下位のビットを除く中間ビットに対応する部分が同一の回路で構成されたグレイコード・カウンタ」
　
（相違点）
　本願発明では、演算手段のグレイコードの最上位及び最下位のビットを除く中間ビットに対応する部分が、同一の回路で構成されており、保持手段、第１及び第２の変換手段、及び演算手段が、グレイコードのビットごとにブロックで構成されているのに対し、引用発明では、演算手段の構成が不明であって、保持手段、第１及び第２の変換手段、及び前記演算手段が、グレイコードのビットごとにブロックで構成されているかどうか不明な点。
　
４．判断
　上記相違点について検討する。
　
　上記「２．引用発明及び周知技術」の「Ｂ．」の項に記載したように、カウンタにおいて、「回路を構成する各手段を出力コードのビットごとのブロックで構成し、かつ、該出力コードの最上位及び最下位のビットを除く中間ビットに対応するブロックを、同一の回路で構成する」ことは周知技術である。
　そして、引用発明と当該周知技術とは、カウンタという共通の技術分野に属するとともに、当該周知技術を引用発明に適用することに特段の阻害要因も見あたらないから、引用発明に当該周知技術を適用し、出力コードのビットごとのブロックで回路構成し、かつ、該出力コードの最上位及び最下位のビットを除く中間ビットに対応するブロックを、同一の回路で構成することは当業者が容易に想到し得ることである。
　その際、出力コードの最上位及び最下位のビットを除く中間ビットに対応する部分を同一の回路で構成したバイナリーインクリメンタ/デクリメンタが周知の構成である［特開昭６３−２０４３２３号公報（第２頁右上欄第６行〜左下欄第２行、第５図等。）、特開平６−５１９５４号公報（段落番号【０００１】〜【００２０】、図３等。）等参照］ことから、演算手段（バイナリーインクメンタ／デクリメンタ）についても、グレイコードの最上位及び最下位のビットを除く中間ビットに対応する部分が同一の回路で構成するものとすることは、自然な事と認められる。
　
　そして、上記相違点の判断に加え、本願発明が奏する効果も、引用発明及び上記周知技術の各々が有する効果の総和にすぎないものである。
　
５．むすび
　以上のとおり、本願発明は、上記引用例１に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。