【手続補正書】
【提出日】平成24年2月15日(2012.2.15)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された素子と、
前記半導体基板を貫通して形成されたスルーホールと、
前記半導体基板の両面側及び前記スルーホールの内面に形成された絶縁層と、
前記スルーホール内に形成された貫通電極と、
前記絶縁層に形成され、前記素子の接続部に到達するコンタクトホールと、
前記貫通電極に接続された第１バリア金属パターン層を含む第１配線層と、
前記第１配線層と同一層から形成され、前記コンタクトホールを除く部分に配置された前記第１バリア金属パターン層を含み、前記コンタクトホールを通して前記素子の接続部に接続された第２配線層とを有することを特徴とする半導体装置。
【請求項２】
前記第１配線層は、下から順に、前記第１バリア金属パターン層、第２バリア金属パターン層、及び導電パターン層から形成され、
前記第２配線層は、前記コンタクトホールを除く部分に配置された前記第１バリア金属パターン層と、前記素子の接続部に接続された前記第２バリア金属パターン層と、その上に形成された前記導電パターン層とから形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記素子は、ツェナーダイオード、トランジスタ又はキャパシタであることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記素子は、前記半導体基板の表層部に前記半導体基板と反対導電型の不純物拡散領域が形成されて構成されるツェナーダイオードであり、前記不純物拡散領域及び前記半導体基板の下面が前記接続部となっており、
前記コンタクトホールは前記半導体基板の両面側の前記絶縁層に形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記貫通電極は銅から形成され、
前記第１バリア金属パターン層は、チタン層、下から順にチタン層／窒化チタン層、アルミニウム層、及びアルミニウム合金層のいずれかよりなることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
半導体基板と、前記半導体基板に形成された素子と、前記半導体基板を貫通するスルーホールと、前記半導体基板の両面側及び前記スルーホールの内面に形成されて、前記素子を被覆する絶縁層とを備えた構造体を用意する工程と、
前記スルーホール内に貫通電極を形成する工程と、
前記半導体基板の両面側に、前記絶縁層及び前記貫通電極を被覆する第１バリア金属層をそれぞれ形成する工程と、
第１バリア金属層及び前記絶縁層を加工することにより、前記素子の接続部に到達するコンタクトホールを形成する工程と、
前記コンタクトホール内の前記素子の接続部の自然酸化膜を除去する工程と、
前記第１バリア金属層を利用して、前記貫通電極に接続される第１配線層と、前記コンタクトホールを通して前記素子の接続部に接続される第２配線層とを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
前記第１配線層及び前記第２配線層を形成する工程は、
前記第１バリア金属層上及び前記コンタクトホール内に第２バリア金属層を形成する工程と、
前記第２バリア金属層の上に、前記第１、第２配線層が配置される部分に開口部が設けられためっきレジストを形成する工程と、
前記第２バリア金属層をめっき給電経路に利用する電解めっきにより、前記めっきレジストの開口部に導電パターン層を形成する工程と、
前記めっきレジストを除去する工程と、
前記導電パターン層をマスクにして前記第２バリア金属層及び前記第１バリア金属層をエッチングする工程とを含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記素子は、ツェナーダイオード、トランジスタ又はキャパシタであることを特徴とする請求項６又は７に記載の半導体装置の製造方法。
【請求項９】
前記素子は、前記半導体基板の表層部に前記半導体基板と反対導電型の不純物拡散領域が形成されて構成されるツェナーダイオードであって、前記不純物拡散領域及び前記半導体基板の下面が前記接続部となっており、
前記コンタクトホールを形成する工程において、
前記コンタクトホールは前記半導体基板の両面側の前記絶縁層に形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記貫通電極は銅から形成され、
前記第１バリア金属パターン層は、チタン層、下から順にチタン層／窒化チタン層、アルミニウム層、及びアルミニウム合金層のいずれかよりなることを特徴とする請求項６乃至９のいずれか一項に記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
また、シリコン基板１００の下面側の絶縁層１２０の上に、貫通電極２００に接続されると共に、コンタクトホールＣＨ２を通してツェナーダイオードＺＤのｐ型シリコン部１００ａの下面に接続される配線層３２０を形成する。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正の内容】
【００５６】
次いで、図５（ａ）に示すように、シリコン基板１０の両面側において、第１バリア金属層３０ａ上及びコンタクトホールＣＨ１，ＣＨ２内にスパッタ法によって第２バリア金属層４２ａをそれぞれ形成する。第２バリア金属層４２ａは、バリア層として機能すると共に、電解めっきのめっき給電経路となるシード層として機能する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００５７
【補正方法】変更
【補正の内容】
【００５７】
例えば、第２バリア金属層４２ａは、下から順に、Ｔｉ層（膜厚：５０ｎｍ）／Ｃｕ層（膜厚：３００ｎｍ）から形成される。あるいは、第２バリア金属層４２ａは、下から順に、Ｔｉ層／ＴｉＮ層、又はＴｉ層／ＴｉＮ層／Ｃｕ層から形成されてもよい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００６８
【補正方法】変更
【補正の内容】
【００６８】
さらに、シリコン基板１０の両面側には、貫通電極２０の上下面に電気接続される第１配線層４０がそれぞれ形成されている。第１配線層４０は、下から順に、貫通電極２０に接触して接続される第１バリア金属パターン層３０、第２バリア金属パターン層４２及び導電パターン層４４によって構成される。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正の内容】
【００７６】
このとき、貫通電極２０は第１バリア金属層３０ａで保護されていることから、ウェット処理時に貫通電極２０の銅がエッチング液に拡散しないので、ツェナーダイオードＺＤが銅で汚染されるおそれがない。その後に、第１バリア金属層３０ａを利用して、貫通電極２０及びツェナーダイオードＺＤに接続される第１、第２配線層４０，４０ａが同時に形成される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
そして、シリコン基板１０の上面側にＬＥＤなどの発光素子（不図示）が第１、第２配線層４０，４０ａに接続されて実装され、ツェナーダイオードＺＤは、電源ラインにおいて発光素子と電気的に並列になるように接続されて電源レギュレータとして機能する。そして、シリコン基板１０の下面側の第１、第２配線層４０，４０ａが配線基板（マザーボード）に接続される。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】０１３２
【補正方法】変更
【補正の内容】
【０１３２】
なお、シリコン基板１０の下面側では、貫通電極２０の下面を被覆する第１バリア金属パターン層３０が少なくとも形成されていればよく、必ずしも第２バリア金属パターン層４２及び導電パターン層４４を形成する必要はない。この場合、第１バリア金属パターン層３０は第１バリア金属層３０ａ（図９（ｂ））が直接パターン化されて形成され、第１バリア金属パターン層３０に接続電極を設けてもよい。