【事件の表示】
　平成５年特許願第１８４５８５号「半導体メモリ装置のバーンインテスト方法及びそのための回路」拒絶査定不服審判事件〔平成６年７月１５日出願公開、特開平６−１９５９９９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯・本願発明
　本願は、平成５年７月２７日（パリ条約による優先権主張１９９２年７月３１日、韓国）の出願であって、平成１５年１０月２０日付けで拒絶理由が通知され、これに対し、平成１６年４月２８日付けで手続補正がなさたものであって、平成１７年２月２２日付けで拒絶査定がなされ、これに対し、同年５月３０日に審判請求がなされたものである。当該手続補正書によれば、その特許請求の範囲の請求項１ないし６に係る各発明は、それぞれ上記各請求項に記載されたものと認められるところ、これら発明のうち、請求項１に係る発明（以下、「本願発明」という。）は次のとおりのものである。
「【請求項１】半導体メモリ装置のバーンインテスト方法において、
　チップに接続されている多数のピンの中の特定ピンに外部電源電圧以上の高電圧が印加されている間バーンインエネーブル信号を出力する第１ステップと、
　ローアドレスストローブ信号の第１の入力に同期して入力されるローアドレスにより第１のワード線をエネーブルさせる第２ステップと、
　ローアドレスストローブ信号を基に発生されるローアドレスマスタクロック信号に従うワード線駆動器のリセットをバーンインエネーブル信号により抑止し、第１のワード線のエネーブル動作を継続して維持する第３ステップと、
　その第１のワード線のエネーブル動作を継続したまま、ローアドレスストローブ信号の第２の入力に同期して入力されるローアドレスにより第２のワード線をエネーブルさせる第４ステップと、
　前記特定ピンへの高電圧の印加がなくなった時に、論理的に反転状態とされるバーンインエネーブル信号により第１及び第２のワード線をディスエーブルさせる第５ステップとを含んでなることを特徴とする半導体メモリ装置のバーンインテスト方法。」
　
２　引用刊行物記載の発明
　これに対して、原査定の拒絶の理由に引用された、本願の優先権主張の日前である平成２年９月２５日に頒布された「特開平２−２４０８９７号公報」（以下、「引用例」という。）には、図面とともに、次の事項が記載されている。
　(1)「本発明は、半導体記憶装置特に、スクリーニング試験時間を短縮するための、ブーストワード線の多重選択装置に関する。
　メモリチップは製作後、全ビットがリード／ライト可能か否かの試験（スクリーニング）を行ない、この結果良品と判定されたものをパッケージに組み込み、それをバーンイン試験し（数十〜数百時間にも及ぶ長時間、高温状態で動作させ）、再びスクリーニングし、信頼性の保証をする。ワード線に長時間電圧を加えて、該ワード線とそれに接続するゲート電極などの周囲の絶縁層の耐圧を試験することも重要である。
　近年、半導体記憶装置は益々大容量化し、これに伴ないスクリーニング時間が著しく増大している。例えば上記耐圧試験では、ワード線は１本、２本、４本などの小数本同時選択であるから、これで各ワード線に長時間電圧を加える耐圧試験を行なったのでは、大容量メモリでは試験所要時間が膨大なものになってしまう。そこで試験所要時間の短縮が望まれている。
　試験所要時間の圧縮には、テストモード時に入、出力データのビット圧縮を行なう方法がある。この方法では複数ビット例えば８ビットずつ同じデータを同時にライトし、リード時には８ビットの排他オアをとってその結果を出力する。出力は１ビットとすると、８ビットの出力には８サイクルを要するが、この方法なら１サイクルでよく、試験所要時間を１／８にすることができる。この方法は、半導体メモリの全ビットのリード／ライト試験時間の短縮には効果的であるが、ワード線を選択しての層間ストレス印加に関しては無効果であり、これにはワード線多重選択が必要になる。」（第１頁右下欄第１８行〜第２頁右上欄第１０行）
　(2)「〔発明が解決しようとする課題〕
　このように従来回路では、全ワード線同時選択では電源に与える影響が大きくまた選択ワード線レベルのブーストに対処しておらず、複数ワード線の逐次選択では試験所要時間をそれ程短縮できず、ブースト回路にかなりの影響を与えるなどの問題がある。
　本発明はかかる点を改善し、電源やブースト回路に大きな影響を与えずにブーストワード線の全選択が可能で、スクリーニング時間を短縮できるようにすることを目的とするものである。
　
〔課題を解決するための手段〕
　第１図に示すように本発明では多数のワード線ＷＬ０，ＷＬ１，・・・・・・とビット線ＢＬ０，ＢＬ１，・・・・・・を有し、ワード線選択時には選択ワード線を電源電圧より高いレベルにブーストする半導体記憶装置に、ワード多重選択制御回路２１、逆流防止回路２３、ブーストレベル補償回路２２、及びセンスアンプノンリセット回路２４を設ける。
　ワード多重選択制御回路２１はワードデコーダのリセットを禁止し、ワードデコーダのアドレッシングによりワードデコーダ１０，１１，・・・・・・に順次ワード線ＷＬ０，ＷＬ１，・・・・・・を選択させ、そしてワード線を選択するとその次以降のワード線が選択されても非選択に戻ることなく選択状態を維持させる。これにより選択ワード線の数が次第に増大し、やがて全選択の状態になる。
　逆流防止回路２３は、選択されてブーストレベルになったワード線から電流がワードドライバ２０へ逆流するのを阻止する。
　ブーストレベル補償回路２０は選択ワード線がブーストレベルから低下するのを防止する。
　センスアンプＳＡ０，ＳＡ１，・・・・・・は、ワード線ＷＬ（添字０，１，・・・・・・は適宜省略する。他も同様）が選択され、当該ビット線ＢＬ、／ＢＬにメモリセルＭＣの記憶データが現われた時点でアクティブになってビット線ＢＬ、／ＢＬ電位の拡大を行ない、該ビット線が選択されるとき該ビット線電位をデータバスＤＢ、／ＤＢへ伝え、その後はリセットされるのがノーマルモードであるが、多重選択モードでは該リセットを行なわないようする。センスアンプノンリセット回路２４はこれを行なう。
　なお第１図のＧ００とＧ０１，Ｇ１０とＧ１１はコラムゲート、２５はコラムデコーダである。
　
〔作　用〕
　第１図の回路の動作を第２図のタイムチャートを参照しながら説明すると、電源投入で電源電圧Ｖｃｃが立上り、ローアドレスストローブバー／ＲＡＳが立下ってアドレス本例ではＡ０が取込まれると、ワードデコーダ１０がＨレベル出力を生じて、ワードドライバ２０、逆流防止回路２３、ワードデコーダ１０の経路でワード線ＷＬ０を、電源Ｖｃｃより高いブーストレベルにする。なお今はノーマルモードとし、従ってワード多重選択制御回路２１が出力するモード信号（テストイネーブル）ＴＥはＬとする。ワード線ＷＬ０が選択されると、当該ワード線のメモリセルＭＣの記憶データがビット線ＢＬに読出される。信号ＡがＬに立下るとノンリセット回路２４では出力ＢはＨ、出力ＣはＬになり、センスアンプＳＡ０、ＳＡ１．・・・・・・はアクティブになってビット線電位を増幅する。これらのセンスアンプの出力は、コラムアドレスで選択されたものが、データバスへ取出され、続出しデータになる。以上は通常の半導体メモリと同じである。
　多重選択モードではモード信号ＴＥがＨになる。／ＲＡＳで取込んだアドレスはやはりＡ０とすると、ワード線ＷＬ０が選択され、信号ＡがＬに立下って、ＢがＨに、ＣがＬになるとセンスアンプがアクティブになり、ビット線電位を増幅する。多重選択モードではこの状態で次のアドレス本例ではＡ１が取込まれ、ワード線ＷＬ１が選択され、以下同様にＷＬ２，ＷＬ３，・・・・・・と選択されて行く。次のワード線が選択されても、今回選択ワード線が非選択に戻されることはない。こうして最後のワード線が選択されるときワード線は全選択になり、この状態で耐圧試験が行なわれる。」（第３頁右上欄第５行〜第４頁右上欄第５行）
　(3)「ワードデコーダ１０の回路例を第３図に示す。この回路は他のワードデコーダ１１，・・・・・・についても同様である。従来回路とは、ラッチＬ１を挿入し、またモード信号ＴＥを導入している点が異なる。
　ノーマルモードではモード信号ＴＥはＬレベル、従ってインバータＩ１の出力はＨで、ナンドゲートＮ１の出力は信号ＮＳにより定まる。第８図に示すように、信号ＮＳは信号／ＲＡＳと同種のものであり、ＮＳ＝ＨでナンドゲートＮ１の出力はＬ、トランジスタＱ０はオンとなってワードデコーダをプリチャージする。ラッチＬ１の出力はこのときＬ、ワード線ＷＬ０は非選択である。信号ＮＳがＬになるとＮ１の出力はＨ、Ｑ０はオフとなり、このときアドレスＡ０、Ａ１、Ａ２がＨでＱ１，Ｑ２，Ｑ３がオンであるとワードデコーダの出力はＬ、ラッチＬ１の出力はＨ、ワード線ＷＬ０はＨとなる。これが選択状態である。非選択時はアドレスＡ０，Ａ１，Ａ２のいずれかがＬ、Ｑ１〜Ｑ３のいずれかがオフとなり、ラッチＬ１の出力はＬとなる。これはメモリの通常動作と同じである。
　多重選択モードではモード信号ＴＥはＬからＨになる。ＴＥ＝Ｌ、ＮＳ＝Ｈのときワードデコーダはプリチャージされ、そしてラッチＬ１は最初はリセットされて出力はＬである。次いでＴＥ＝ＨになるとＮ１の出力はＨ、Ｑ０はオフになり、そしてＡ０＝Ａ１＝Ａ２＝ＨならＬ１の出力はＨで、ＷＬ０は選択される。−旦こうなると、ＴＥは常にＨであるからＱ０はオフであり、ラッチＬはリセットされなくてＨ出力状態を続ける。ラッチＬ１がリセットされるのは多重選択モードが終了してモード信号ＴＥがＬレベルに戻ったときである。」（第４頁右下欄第９行〜第５頁右上欄第３行）
　
　この記載事項によると、引用例には、「半導体記憶装置のブーストワード線の多重選択の方法において、
　ワード線選択時には選択ワード線を電源電圧より高いレベルにブーストする半導体記憶装置に、ワード多重選択制御回路２１、逆流防止回路２３を設け、
　ワード多重選択制御回路２１はワードデコーダのリセットを禁止し、ワードデコーダのアドレッシングによりワードデコーダ１０，１１，・・・・・・に順次ワード線ＷＬ０，ＷＬ１，・・・・・・を選択させ、そして、ワード線を選択するとその次以降のワード線が選択されても非選択に戻ることなく選択状態を維持させ、これにより、選択ワード線の数が次第に増大し、やがて全選択の状態になり、
　逆流防止回路２３は、選択されてブーストレベルになったワード線から電流がワードドライバ２０へ逆流するのを阻止し、
　電源投入で電源電圧Ｖｃｃが立上り、ローアドレスストローブバー／ＲＡＳが立下ってアドレス本例ではＡ０が取込まれると、ワードデコーダ１０がＨレベル出力を生じて、ワードドライバ２０、逆流防止回路２３、ワードデコーダ１０の経路でワード線ＷＬ０を、電源Ｖｃｃより高いブーストレベルにし、従って、ワード多重選択制御回路２１が出力するモード信号（テストイネーブル）ＴＥはＬとし、
　ワード線ＷＬ０が選択されると、当該ワード線のメモリセルＭＣの記憶データがビット線ＢＬに読出され、信号ＡがＬに立下るとノンリセット回路２４では出力ＢはＨ、出力ＣはＬになり、
　多重選択モードではモード信号ＴＥがＨになり、ＲＡＳで取込んだアドレスはやはりＡ０とすると、ワード線ＷＬ０が選択され、信号ＡがＬに立下って、ＢがＨに、ＣがＬになり、
　多重選択モードではこの状態で次のアドレス本例ではＡ１が取込まれ、ワード線ＷＬ１が選択され、以下同様にＷＬ２，ＷＬ３，・・・・・・と選択されて行き、次のワード線が選択されても、今回選択ワード線が非選択に戻されることはなく、こうして、最後のワード線が選択されるときワード線は全選択になり、この状態で耐圧試験が行なわれ、
　多重選択モードではモード信号ＴＥはＬからＨになり、モード信号ＴＥ＝Ｌ、信号ＲＡＳと同種の信号ＮＳ＝Ｈのときワードデコーダ１０はプリチャージされ、そして、ラッチＬ１は最初はリセットされて出力はＬであり、次いで、ＴＥ＝ＨになるとＮ１の出力はＨ、Ｑ０はオフになり、そして、Ａ０＝Ａ１＝Ａ２＝ＨならＬ１の出力はＨで、ＷＬ０は選択され、一旦こうなると、ＴＥは常にＨであるからＱ０はオフであり、ラッチＬはリセットされなくてＨ出力状態を続け、
　ラッチＬ１がリセットされるのは多重選択モードが終了してモード信号ＴＥがＬレベルに戻ったときである半導体記憶装置のブーストワード線の多重選択の方法。」の発明（以下、「引用発明」という。）が記載されている。
　
３　対比
　本願発明と引用発明を対比すると、引用発明における「半導体記憶装置」「ブーストワード線の多重選択の方法」「モード信号（テストイネーブル）ＴＥ」「ローアドレスストローブバーＲＡＳ」「アドレスＡ０，Ａ１」「選択」「信号ＮＳ」「ワードデコーダ１０」「非選択に戻る」「選択状態を維持」「非選択」は、それぞれ本願発明における「半導体メモリ装置」「バーンインテスト方法」「バーンインエネーブル信号」「ローアドレスストローブ信号」「ローアドレス」「エネーブル」「ローアドレスマスタクロック信号」「ワード線駆動器」「リセット」「エネーブル動作を継続して維持」「ディスエーブル」に相当する。
　また、引用発明の「ラッチＬ１がリセットされるのは多重選択モードが終了してモード信号ＴＥがＬレベルに戻ったときである」は、本願発明の「高電圧の印加がなくなった時に、論理的に反転状態とされるバーンインエネーブル信号により第１及び第２のワード線をディスエーブルさせる」に対応していることは当業者において明らかである。
　
　したがって、両者は、以下のとおりの一致点及び相違点を有する。 
（一致点）
「半導体メモリ装置のバーンインテスト方法において、
　外部電源電圧以上の高電圧が印加されている間バーンインエネーブル信号を出力する第１ステップと、
　ローアドレスストローブ信号の第１の入力に同期して入力されるローアドレスにより第１のワード線をエネーブルさせる第２ステップと、
　ローアドレスストローブ信号を基に発生されるローアドレスマスタクロック信号に従うワード線駆動器のリセットをバーンインエネーブル信号により抑止し、第１のワード線のエネーブル動作を継続して維持する第３ステップと、
　その第１のワード線のエネーブル動作を継続したまま、ローアドレスストローブ信号の第２の入力に同期して入力されるローアドレスにより第２のワード線をエネーブルさせる第４ステップと、
　高電圧の印加がなくなった時に、論理的に反転状態とされるバーンインエネーブル信号により第１及び第２のワード線をディスエーブルさせる第５ステップとを含んでなることを特徴とする半導体メモリ装置のバーンインテスト方法。」である点。
（相違点）
　(1)　本願発明では、チップに接続されている多数のピンの中の特定ピンに外部電源電圧以上の高電圧が印加されている間バーンインエネーブル信号を出力し、前記特定ピンへの高電圧の印加がなくなった時に、前記バーンインエネーブル信号が論理的に反転状態とされるのに対して、引用発明では、そのような点については明示がない点。
　
４　判断
　上記相違点について検討する。
　相違点(1)
　半導体メモリ装置のバーンインテストにおいて、チップに接続されている多数のピンの中の特定ピンに外部電源電圧以上の高電圧が印加されている間、バーンインエネーブル信号を出力させることは周知であり（この点、特開平４−５１５３７号公報の第１、２図の「直流電圧印加端子７」、特開平４−１６３７８５号公報の第１図の「アドレス端子Ａ０」等を参照）、また、
　半導体メモリ装置のテストにおいて、外部電源電圧以上の高電圧が印加されている間に出力するテスト用信号を、前記外部電源電圧以上の高電圧の印加がなくなったときに、論理的に反転状態（停止状態）とすることも周知であるから（この点、特開昭６１−２８７３１５号公報の第２図、特開平４−５１５３７号公報の［実施例］、［発明の効果］の項の記載（第３頁左上欄第１８行〜同頁左下欄第８行）等を参照）、
　引用発明において、チップに接続されている多数のピンの中の特定ピンに外部電源電圧以上の高電圧が印加されている間にバーンインエネーブル信号を出力すること、及び、前記特定ピンへの高電圧の印加がなくなったときに、前記バーンインエネーブル信号を論理的に反転状態とすることは当業者が適宜なし得ることである。
　また、本願発明の構成による作用効果も引用発明及び周知技術からみて格別のものでもない。
　
５　むすび
　以上のとおり、本願発明は、引用発明、及び、周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。