【事件の表示】
　平成１０年特許願第１６１０５８号「データ処理システムにおける入力及び出力ブリッジ」拒絶査定不服審判事件〔平成１１年　５月１１日出願公開、特開平１１−１２６１８３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、１９９４年４月２８日（パリ条約による優先権主張１９９３年４月３０日、米国）を国際出願日とする出願である特願平６−５２４６１７号の一部を平成１０年６月９日に新たな特許出願としたものであって、その請求項１に係る発明は、平成１５年３月３１日付け手続補正によって補正された明細書の特許請求の範囲の請求項１に記載された次のとおりのものと認める。（以下「本願発明」という。）
　
「【請求項１】　１以上のプロセッサと、１以上の直接メモリ・アクセス・デバイスへ接続されたオルタネート・バスおよびシステム・バスへ接続された共用のメモリとを含むシステムにおけるブリッジ・インターフェース・コントローラであって、
　前記直接メモリ・アクセス（ＤＭＡ）・デバイスによる前記システム・バスへのアクセスを制御するシステム・バス・ウインドウと、
　前記システム・バスへ接続された前記共用のメモリへアクセスするための、前記オルタネート・バスへ接続された前記直接メモリ・アクセス・デバイスからの直接メモリ・アクセス要求を制御する制御システムであって、前記直接メモリ・アクセス要求に応答して前記システム・バス・ウインドウを制御する、制御システムと、
　を備えるブリッジ・インターフェース・コントローラ。」
　
２．引用例
　これに対して、原査定の拒絶の理由で引用された特開昭６４−３２３６６号公報（以下、「引用例」という。）には、図面と共に次の事項が記載されている。
　
（１）「第２図は、本発明の一実施例のバッファ制御装置１００の計算機システムでの位置付けを示すブロック図である。本実施例のバッファ制御装置１００は、主記憶装置２００にメモリバス１０００を介して接続され、複数の入出力制御装置３００，４００，５００，…に共通バス２０００を介して接続されている。このため、入出力制御装置３００，４００，５００，…は、バッファ制御装置１００を介して主記憶装置２００のＤＭＡリード転送を行うことができるようになっている。なお、中央処理装置およびその他の処理装置の接続については図示が省略されている。
　本実施例のバッファ制御装置１００は、共通バス２０００に接続されている複数の入出力制御装置３００，４００，５００，…のＤＭＡリード要求に対して複数のバッファメモリ回路８１〜８８（第１図参照）をダイナミックに指定して高速にＤＭＡリード転送が可能となるようにしたものである。なお、入出力制御装置の１つからＤＭＡリード要求があった場合にはインタロックサイクルとなり、同一のバスサイクルでは他の入出力制御装置からのＤＭＡリード要求は受け付けられないようになっている。
　入出力制御装置３００，４００，５００，…は、磁気ディスク制御装置，磁気テープ制御装置またはその他の制御装置である。
　第１図は、本実施例のバッファ制御装置１００の構成を示すブロック図である。本実施例のバッファ制御装置１００は、共通バスインタフェース１０と、装置番号レジスタ２０と、連想記憶回路３０と、比較回路４０と、連想記憶制御回路５０と、メモリリード制御回路６０と、バッファメモリ制御回路７０と、複数のバッファメモリ回路８１〜８８と、メモリバスインタフェース９０とを含んで構成されている。」（４ページ左上欄３行〜右上欄１４行）
　
（２）「次に、このように構成された本実施例のバッファ制御装置の動作について説明する。
　複数の入出力制御装置３００，４００，５００，…のうちの１つの入出力制御装置（以下、ＤＭＡリード要求装置と称する）から、バスサイクルにおいて（ステップ１０１がイエス）、ＤＭＡリード開始信号を伴うＤＭＡリード要求があると（ステップ１０２およびステップ１０４がイエス）、バッファ制御装置１００は共通バス２０００を介してＤＭＡリード要求を受け付け、共通バスインタフェース１０を介して、装置番号（信号線ｄ上）が装置番号レジスタ２０に第１の部分と第２の部分とに区別されて格納され、メモリリードアドレス（信号線ｔ上）がメモリリード制御回路６０に供給され、ＤＭＡリード開始信号（信号線ｓ上）が連想記憶制御回路５０およびメモリリード制御回路６０に供給される。」（６ページ左上欄９行〜右上欄４行）
　
（３）「ポート番号で指定されるバッファメモリ回路にデータがロードされてバッファメモリ回路が出力レディ状態になると、バッファメモリ制御回路７０はバッファメモリ回路からデータをアンロードさせ、データに付加された切換えフラグ（信号線ａ上）が連想記憶回路３０からの切換えフラグ（信号線ｇ上）と一致するか否かを判断する。…中略…切換えフラグが一致すると、バッファメモリ回路からアンロードされたデータは今回の連続するアドレスに対する一連のＤＭＡリード要求に基づいて主記憶装置２００から読み出されたデータであるので、バッファメモリ制御回路７０は、データを共通バスインタフェース１０を介して共通バス２０００に送出してＤＭＡリード要求装置に転送する（ステップ１０９）。
　バッファメモリ回路からデータをアンロードした結果、バッファメモリ回路の空エリアが一定量（バッファメモリ回路の総ワード数−８ワード）以上になると（ステップ１１０がイエス）、比較回路４０から一致結果（信号線ｊ上）が出力されていることを条件として、バッファメモリ制御回路７０は連想記憶回路３０からのポート番号および切換えフラグ（信号線ｇ上）を使用して（信号線ｎ上に出力して）、連続するアドレスに対する先行メモリリード要求（信号線ｏ上）をメモリバスインタフェース９０を介してメモリバス１０００に送出する。
　主記憶装置２００は、メモリバス１０００を介してバッファメモリ制御回路７０からの先行メモリリード要求を受け取ると、メモリリードアドレスからのデータと先行メモリリード要求に伴うポート番号および切換えフラグとをメモリバス１０００を介して返送する。
　バッファメモリ制御回路７０は、主記憶装置２００から返送されてくるデータ（信号線ｂ上）を、初期メモリリード要求時の場合と同様に、主記憶装置２００から返送されたポート番号（信号線ｍ上）で指定されるバッファメモリ回路に主記憶装置２００から返送された切換えフラグを付加してロードする（ステップ１１１）。」（７ページ左上欄１７行〜左下欄８行）
　
（４）「以上のように、本実施例のバッファ制御装置は、装置番号の第１の部分で連想記憶回路３０をアクセスし連想記憶回路３０から出力されたポート番号で複数のバッファメモリ回路８１〜８８の１つをダイナミックに指定するとともに、バッファメモリ回路８１〜８８を先行メモリリード制御することにより、連続するアドレスに対する一連のＤＭＡリード転送を高速にサービスすることができる。」（８ページ右上欄１２行〜１９行）
　
　以上の記載から、引用例には、次の発明（以下「引用例発明」という。）が記載されているものと認める。
　
「バッファ制御装置１００は、主記憶装置２００にメモリバス１０００を介して接続され、複数の入出力制御装置３００，４００，５００，…に共通バス２０００を介して接続され、入出力制御装置３００，４００，５００，…は、バッファ制御装置１００を介して主記憶装置２００のＤＭＡリード転送を行うことができるようになっているバッファ制御装置１００であって、
　共通バスインタフェース１０と、装置番号レジスタ２０と、連想記憶回路３０と、比較回路４０と、連想記憶制御回路５０と、メモリリード制御回路６０と、バッファメモリ制御回路７０と、複数のバッファメモリ回路８１〜８８と、メモリバスインタフェース９０とを含み、
　複数の入出力制御装置３００，４００，５００，…のうちの１つの入出力制御装置（以下、ＤＭＡリード要求装置と称する）から、ＤＭＡリード開始信号を伴うＤＭＡリード要求があると、バッファ制御装置１００は共通バス２０００を介してＤＭＡリード要求を受け付け、
　バッファメモリ回路にデータがロードされてバッファメモリ回路が出力レディ状態になると、バッファメモリ制御回路７０はバッファメモリ回路からデータをアンロードさせ、データを共通バスインタフェース１０を介して共通バス２０００に送出してＤＭＡリード要求装置に転送し、
　バッファメモリ制御回路７０は連続するアドレスに対する先行メモリリード要求（信号線ｏ上）をメモリバスインタフェース９０を介してメモリバス１０００に送出し、
　主記憶装置２００は、メモリバス１０００を介してバッファメモリ制御回路７０からの先行メモリリード要求を受け取ると、メモリリードアドレスからのデータと先行メモリリード要求に伴うポート番号および切換えフラグとをメモリバス１０００を介して返送し、
　バッファメモリ制御回路７０は、主記憶装置２００から返送されてくるデータ（信号線ｂ上）を、初期メモリリード要求時の場合と同様に、主記憶装置２００から返送されたポート番号（信号線ｍ上）で指定されるバッファメモリ回路に主記憶装置２００から返送された切換えフラグを付加してロードして、
　連続するアドレスに対する一連のＤＭＡリード転送を高速にサービスすることができるバッファ制御装置。」
　
３．対比
　本願発明と引用例発明とを対比すると、「共通バス２０００」は「オルタネート・バス」に相当し、以下同様に、「主記憶装置２００」は「共用のメモリ」に「バッファ制御装置１００」は「ブリッジ・インターフェース・コントローラ」に、それぞれ相当する。
　引用例発明の「入出力制御装置３００，４００，５００，…（ＤＭＡリード要求装置）」は、本願発明の「直接メモリ・アクセス・デバイス」と、「デバイス」という上位概念で一致するものである。
　引用例発明の「メモリバス１０００」は、主記憶装置２００が接続されるものであり、本願発明の「システム・バス」とは、互いに記憶装置が接続される「バス」である点で一致する。
　
　したがって、両者は、
　
「１以上のデバイスへ接続されたオルタネート・バスおよびバスへ接続された共用のメモリとを含むシステムにおけるブリッジ・インターフェース・コントローラ。」の点で一致し、以下の点で相違している。
　
［相違点１］本願発明は「１つ以上のプロセッサ」を備えているのに対し、引用例発明はその点が記載されていない点。
　
［相違点２］本願発明のデバイスは「直接メモリ・アクセス・デバイス」であるのに対し、引用例発明のデバイスは「入出力制御装置３００，４００，５００，…（ＤＭＡリード要求装置）」である点。
　
［相違点３］本願発明のバスは、システム・バスであるのに対し、引用例発明のバスはメモリバスである点。
　
［相違点４］本願発明は、「直接メモリ・アクセス（ＤＭＡ）・デバイスによる前記システム・バスへのアクセスを制御するシステム・バス・ウインドウと、
　前記システム・バスへ接続された前記共用のメモリへアクセスするための、前記オルタネート・バスへ接続された前記直接メモリ・アクセス・デバイスからの直接メモリ・アクセス要求を制御する制御システムであって、前記直接メモリ・アクセス要求に応答して前記システム・バス・ウインドウを制御する、制御システム」を備えているのに対し、引用例発明はシステム・バス・ウィンドウや制御システムを備えているのか不明な点。
　
４．判断
［相違点１］
　引用例の摘記事項（１）に、「なお、中央処理装置およびその他の処理装置の接続については図示が省略されている。」と記載されていることからも明らかなように、引用例発明も中央処理装置、すなわちプロセッサを備えていることは技術常識であり、１つ以上のプロセッサを有するよう構成することは当業者が適宜になし得る程度のことに過ぎない。
　
［相違点２］
　引用例発明のデバイスは、ＤＭＡリード要求装置であるが、共用のメモリに対して読み出し（リード）だけではなく書き込み（ＤＭＡライト要求）も行うものであることは当業者に自明であり、引用例には、単にその動作の記載が省略されているだけであると認められる。したがって、引用例発明の「入出力制御装置３００，４００，５００，…（ＤＭＡリード要求装置）」は、本願発明の「直接メモリ・アクセス・デバイス」に相当するものといえるから、本相違は実質的なものではない。
　
［相違点３］
　本願発明の「システム・バス」は、特許請求の範囲中では単に「システム・バスへ接続された共用のメモリ」とのみ規定され、単に共用のメモリが接続されているバス以上の特段の限定もないことから、引用例発明の「メモリバス」とは、文言上一応相違はするものの、本相違は実質的なものではない。
　
［相違点４］
　本願発明の「システム・バス・ウインドウ」は、特許請求の範囲の記載によれば、「前記直接メモリ・アクセス（ＤＭＡ）・デバイスによる前記システム・バスへのアクセスを制御する」ものであることが明らかである。すると、「システム・バス・ウィンドウ」なるものは、直接メモリ・アクセス・デバイスがシステム・バスへアクセスする際に、制御を行うものであるものと解釈される。
　また本願発明の「制御システム」について、本願明細書でこれを説明している段落【０１３７】〜段落【０１５０】の記載を参酌しても、実施例におけるどの構成が制御システムに含まれるのか、具体的にどのようなハードウェアによって実現されるものかが判然としないが、特許請求の範囲の記載によれば、「前記システム・バスへ接続された前記共用のメモリへアクセスするための、前記オルタネート・バスへ接続された前記直接メモリ・アクセス・デバイスからの直接メモリ・アクセス要求を制御する制御システムであって、前記直接メモリ・アクセス要求に応答して前記システム・バス・ウインドウを制御する」ものであることが明らかである。すると、「制御システム」なるものは、同じく直接メモリ・アクセス・デバイスからの直接メモリ・アクセス要求に応答して上記システム・バス・ウィンドウを制御する仕組みを指すものと解釈される。
　一方、引用例発明は、「複数の入出力制御装置３００，４００，５００，…のうちの１つの入出力制御装置（以下、ＤＭＡリード要求装置と称する）から、ＤＭＡリード開始信号を伴うＤＭＡリード要求があると、バッファ制御装置１００は共通バス２０００を介してＤＭＡリード要求を受け付け、
　バッファメモリ回路にデータがロードされてバッファメモリ回路が出力レディ状態になると、バッファメモリ制御回路７０はバッファメモリ回路からデータをアンロードさせ、データを共通バスインタフェース１０を介して共通バス２０００に送出してＤＭＡリード要求装置に転送し、
　バッファメモリ制御回路７０は連続するアドレスに対する先行メモリリード要求（信号線ｏ上）をメモリバスインタフェース９０を介してメモリバス１０００に送出」するものであるから、結局、引用例発明も、本願発明同様、直接メモリ・アクセス・デバイスによるシステム・バスへのアクセスを制御する手段、すなわち、「システム・バス・ウインドウ」に相当する手段、及び、直接メモリ・アクセス・デバイスからの直接メモリ・アクセス要求に応答して上記手段を制御する仕組み、すなわち、システム・バスへ接続された共用のメモリへアクセスするための、オルタネート・バスへ接続された直接メモリ・アクセス・デバイスからの直接メモリ・アクセス要求を制御する制御システムであって、前記直接メモリ・アクセス要求に応答してシステム・バス・ウインドウを制御する、制御システムに相当する仕組みをも有するものであるということができるから、引用例発明に基づいて、本願発明を想到することは当業者にとって容易である。
　
　また、本願発明の効果も、引用例の記載に基づけば、当業者が普通に想起する範囲内のものである。
　
５．むすび
　したがって、本願発明は、引用例発明に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。