【事件の表示】
　特願２００３−５１９９４４「改善された読み出しデバイスを有する半導体メモリおよびこれと関連する動作モード」拒絶査定不服審判事件〔平成１５年２月２０日国際公開、ＷＯ０３／１５１０３，平成１６年１２月２４日国内公表，特表２００４−５３８５９７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１．手続の経緯
　本願は，平成１４年７月２４日（パリ条約による優先権主張外国庁受理２００１年７月３０日，独国）を国際出願日とする出願であって，平成１８年３月２０日付けで手続補正がなされ，同年６月１日付けで拒絶査定がなされ，これに対して同年９月１日に拒絶査定不服審判が請求されるとともに，同年１０月２日付けで手続補正がなされ，その後当審において，平成２０年１０月１５日付けで審尋がなされたものである。
　
第２．平成１８年１０月２日付けの手続補正について
［補正却下の決定の結論］
　平成１８年１０月２日付けの手続補正を却下する。
　
［理由］
１．補正の内容
　平成１８年１０月２日付けの手続補正（以下，「本件補正」という。）は，本件補正前の特許請求の範囲の請求項１〜３を，本件補正後の特許請求の範囲の請求項１〜３とするものであって，本件補正前後の請求項１〜３は以下のとおりである。
（１）本件補正前の請求項
「【請求項１】
　メモリを動作させる方法であって，
　行および列のうちの少なくとも１つのグループで配置された複数のメモリトランジスタを提供するステップと，
　メモリトランジスタに情報を書き込むことができ，かつ，該メモリトランジスタから情報を読み出すことができるように，該グループの１つのメモリトランジスタに結合された駆動回路を提供するステップと，
　該複数のメモリトランジスタのグループを同時に選択することができるように，該複数のメモリトランジスタのグループに結合された選択トランジスタを提供するステップと，
　該複数のメモリトランジスタのグループの該複数のメモリトランジスタのゲート端子が低電位である間，該選択トランジスタのゲート端子に高電位を印加するステップと，
　読み出されるべき各行または各列を通って流れる第１の電流を測定するステップと，
　該測定された第１の電流を格納するステップと，
　該読み出されるべき行または列のゲート端子に読み出し電位を供給するステップと，
　該読み出されるべき行または列を通って流れる第２の電流を測定するステップと，
　該第２の電流と該格納されている第１の電流とを比較するステップと
　を包含する，方法。
　【請求項２】
　行および列のうちの少なくとも１つのグループで配置された複数のメモリトランジスタを提供する手段と，
　メモリトランジスタに情報を書き込むことができ，かつ，該メモリトランジスタから情報を読み出すことができるように，該グループの１つのメモリトランジスタに結合された駆動回路を提供する手段と，
　該複数のメモリトランジスタのグループを同時に選択することができるように，該複数のメモリトランジスタのグループに結合された選択トランジスタを提供する手段と，
　該複数のメモリトランジスタのグループの該複数のメモリトランジスタのゲート端子が低電位である間，該選択トランジスタのゲート端子に高電位を印加する手段と，
　読み出されるべき各行または各列を通って流れる第１の電流を測定する手段と，
　該測定された第１の電流を格納する手段と，
　該読み出されるべき行または列のゲート端子に読み出し電位を供給する手段と，
　該読み出されるべき行または列を通って流れる第２の電流を測定する手段と，
　該第２の電流と該格納されている第１の電流とを比較する手段と
　を備えた，メモリ。
　【請求項３】
　メモリを動作させる方法であって，
　該メモリは，
　グループで配置された複数のメモリトランジスタと，
　メモリトランジスタに情報を書き込むことができ，かつ，該メモリトランジスタから情報を読み出すことができるように，該グループの１つのメモリトランジスタに結合された駆動回路と，
　該複数のメモリトランジスタのグループを同時に選択することができるように，該複数のメモリトランジスタのグループに結合された選択トランジスタと
　を有し，
　該方法は，
　該複数のメモリトランジスタのグループの該複数のメモリトランジスタのゲート端子が低電位である間，該選択トランジスタのゲート端子に高電位を印加するステップと，
　読み出されるべき各行または各列を通って流れる第１の電流を測定するステップと，
　該測定された第１の電流を格納するステップと，
　該読み出されるべき行または列のゲート端子に読み出し電位を供給するステップと，
　該読み出されるべき行または列を通って流れる第２の電流を測定するステップと，
　該第２の電流と該格納されている第１の電流とを比較するステップと
　を包含する，方法。」
（２）本件補正後の請求項
「【請求項１】
　メモリを動作させる方法であって，
　複数のグループに配置された複数のメモリトランジスタを提供するステップであって，
各グループは，行および列のうちの少なくとも１つを有する，ステップと，
　該複数のメモリトランジスタのそれぞれに情報を書き込むことができ，かつ，該複数のメモリトランジスタのそれぞれから情報を読み出すことができるように，該複数のグループのそれぞれのメモリトランジスタに結合された駆動回路を提供するステップと，
　該複数のグループのそれぞれに対して，選択トランジスタを提供するステップであって，各選択トランジスタは，該複数のメモリトランジスタの該複数のグループのそれぞれを同時に選択することができるように，該複数のメモリトランジスタの該複数のグループのうちの１つに結合されている，ステップと，
　（ｉ）該選択トランジスタが結合されている該複数のメモリトランジスタのグループの該複数のメモリトランジスタのゲート端子が低電位であり，かつ，（ｉｉ）複数の選択トランジスタのうちの１つ以外の複数の選択トランジスタのゲート端子が低電位である間，該複数の選択トランジスタのうちの該１つのゲート端子に高電位を印加するステップと，
　読み出されるべき各行または各列を通って流れる第１の電流を測定するステップと，
　該測定された第１の電流を格納するステップと，
　該読み出されるべき行または列のゲート端子に読み出し電位を供給するステップと，
　該読み出されるべき行または列を通って流れる第２の電流を測定するステップと，
　該第２の電流と該格納されている第１の電流とを比較するステップと
　を包含する，方法。
　【請求項２】
　複数のグループに配置された複数のメモリトランジスタを提供する手段であって，各グループは，行および列のうちの少なくとも１つを有する，手段と，
　該複数のメモリトランジスタのそれぞれに情報を書き込むことができ，かつ，該複数のメモリトランジスタのそれぞれから情報を読み出すことができるように，該複数のグループのそれぞれのメモリトランジスタに結合された駆動回路を提供する手段と，
　該複数のグループのそれぞれに対して，選択トランジスタを提供する手段であって，各トランジスタは，該複数のメモリトランジスタの該複数のグループのそれぞれを同時に選択することができるように，該複数のメモリトランジスタの該複数のグループのうちの１つに結合されている，手段と，
　（ｉ）該選択トランジスタが結合されている該複数のメモリトランジスタのグループの該複数のメモリトランジスタのゲート端子が低電位であり，かつ，（ｉｉ）（ｉ）における該選択トランジスタ以外の複数の選択トランジスタのゲート端子が低電位である間，複数の選択トランジスタのうちの１つのゲート端子に高電位を印加する手段と，
　読み出されるべき各行または各列を通って流れる第１の電流を測定する手段と，
　該測定された第１の電流を格納する手段と，
　該読み出されるべき行または列のゲート端子に読み出し電位を供給する手段と，
　該読み出されるべき行または列を通って流れる第２の電流を測定する手段と，
　該第２の電流と該格納されている第１の電流とを比較する手段と
　を備えた，メモリ。
　【請求項３】
　メモリを動作させる方法であって，
　該メモリは，
　複数のグループに配置された複数のメモリトランジスタと，
　該複数のメモリトランジスタのそれぞれに情報を書き込むことができ，かつ，該複数のメモリトランジスタのそれぞれから情報を読み出すことができるように，該複数のグループのそれぞれのメモリトランジスタに結合された駆動回路と，
　該複数のグループのそれぞれに対する選択トランジスタであって，各トランジスタは，該複数のメモリトランジスタの該複数のグループのそれぞれを同時に選択することができるように，該複数のメモリトランジスタの該複数のグループのうちの１つに結合されている，選択トランジスタと
　を有し，
　該方法は，
　（ｉ）該選択トランジスタが結合されている該複数のメモリトランジスタのグループの該複数のメモリトランジスタのゲート端子が低電位であり，かつ，（ｉｉ）（ｉ）における該選択トランジスタ以外の複数の選択トランジスタのゲート端子が低電位である間，該複数の選択トランジスタのうちの１つのゲート端子に高電位を印加するステップと，
　読み出されるべき各行または各列を通って流れる第１の電流を測定するステップと，
　該測定された第１の電流を格納するステップと，
　該読み出されるべき行または列のゲート端子に読み出し電位を供給するステップと，
　該読み出されるべき行または列を通って流れる第２の電流を測定するステップと，
　該第２の電流と該格納されている第１の電流とを比較するステップと
　を包含する，方法。」
　
２．請求項２についての本件補正
（１）補正事項の整理
　本件補正の内，本件補正前の請求項２についての補正事項を整理すると，以下のとおりとなる。
ア　補正事項１
　本件補正前の請求項２の「行および列のうちの少なくとも１つのグループで配置された複数のメモリトランジスタを提供する手段」を，本件補正後の請求項２の「
複数のグループに配置された
イ　補正事項２
　本件補正前の請求項２の「
メモリトランジスタ
メモリトランジスタ
グループの１つ
複数のメモリトランジスタのそれぞれ
複数のメモリトランジスタのそれぞれ
複数のグループのそれぞれ
ウ　補正事項３
　本件補正前の請求項２の「該複数のメモリトランジスタの
グループ
グループ
複数のグループのそれぞれに対して
複数のグループのそれぞれ
複数のグループのうちの１つ
エ　補正事項４
　本件補正前の請求項２の「該複数のメモリトランジスタのグループの該複数のメモリトランジスタのゲート端子が低電位である間，該選択トランジスタのゲート端子に高電位を印加する手段」を，本件補正後の請求項２の「（ｉ）該
選択トランジスタが結合されている
（ｉ）における該選択トランジスタ以外の複数の選択トランジスタのゲート端子が低電位である間
複数の
のうちの１つ
　
（２）新規事項の有無について　
ア　補正事項１についての補正は，複数のメモリトランジスタが配置されたグループが
複数
メモリセルのグループ，好適には，１６〜３２個のメモリセル毎に１つの選択トランジスタ
２つのグループ
イ　補正事項２についての補正は，まず，本件補正前の「メモリトランジスタ」を本件補正後の「
複数の
のそれぞれ
１つの
複数の
それぞれの
ウ　補正事項３についての補正は，本件補正前の「選択トランジスタ」について，「
該複数のメモリトランジスタの該複数のグループのそれぞれを同時に選択することができる
該複数のグループのそれぞれを同時に選択する
　しかしながら，本願当初明細書等に，「選択トランジスタ」及び「グループ」については，次の記載のみがある。
「【請求項１】
　メモリセルにそれぞれ割り当てられたメモリトランジスタ（１）の配列と，
　メモリトランジスタを選択するため，および該メモリセルに情報アイテムを書き込むか，または該メモリセルから情報アイテムを読み出すために提供された駆動回路とを有する，メモリセル配列のための駆動回路であって，
　いずれの場合にも，メモリトランジスタの
グループ
選択トランジスタ
選択トランジスタ
グループ
【請求項２】
　駆動トランジスタを用いて，いずれの場合にも，選択され得る前記メモリトランジスタの
グループ
【請求項３】
　前記
グループ
【請求項４】
　メモリセルにそれぞれ割り当てられたメモリトランジスタ（１）の配列と，
　メモリトランジスタの選択のため，および該メモリセルに情報アイテムを書き込むか，または，該メモリセルから情報アイテムを読み出すために提供された駆動回路と，
　メモリトランジスタのそれぞれの
グループ
選択トランジスタ
選択トランジスタ
グループ
選択トランジスタ
　メモリセル配列のための駆動回路の動作モードであって，
　第１の工程において，行または列に配列されたメモリトランジスタの
グループ
選択トランジスタ
グループ
　第２の工程において，該読み出されるべき行または列のゲート端子は，より高い読み出し電位にされ，生じる電流は，該測定された電流と比較されることを特徴とする，動作モード。」
「【０００６】
　駆動回路およびメモリセルを含む本発明の配列の場合，各場合について，メモリセルの
グループ
選択トランジスタ
グループ
グループ
グループ
【０００７】
　読み出すために，行
グループ
選択トランジスタ
グループ
「【０００９】
　図１は，メモリセルアレイの詳細を示す。ここで，メモリトランジスタ１は，各場合について，
選択トランジスタ
グループ
選択トランジスタ
グループ
選択トランジスタ
「【符号の説明】
【００１２】
１  メモリトランジスタ
２  
選択トランジスタ
選択トランジスタ
４  選択メモリトランジスタ
５  読み出されるべき行のコントロールゲート」
　これらの記載によれば，本願当初明細書等には，「
メモリトランジスタのグループには，１つの選択トランジスタ
選択トランジスタ（２）を用いて，該グループの該メモリトランジスタが同時に選択
メモリトランジスタのそれぞれのグループに割り当てられた少なくとも１つの選択トランジスタ
選択トランジスタを用いて，該それぞれのグループの該メモリトランジスタが同時に選択
メモリセルのグループ，好適には，１６〜３２個のメモリセル毎に１つの選択トランジスタ
メモリトランジスタ１は，
選択トランジスタ２を用いてグループ毎に同時に選択
選択トランジスタ２にそれぞれ接続された１６〜３２個のメモリトランジスタの２つのグループ
　したがって，補正事項３についての補正は，本願当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において，新たな技術的事項を導入しないものではなく，本願当初明細書等に記載された事項の範囲内においてなされたものではないから，特許法第１８４条の１２第２項において読み替えて準用する同法第１７条の２第３項に規定する要件を満たしていない。
エ　補正事項４についてみると，まず，本件補正前の「複数のメモリトランジスタのグループ」を本件補正後の「
選択トランジスタが結合されている
１６〜３２個のメモリセル毎に１つの選択トランジスタが
挿入
（ｉ）における該選択トランジスタ以外の複数の選択トランジスタのゲート端子が低電位である間
複数の
のうちの１つ
上部に示された選択トランジスタ２は，ゲート端子３に典型的には１．８ボルトの電位を印加することによって開けられ
オ　以上のとおり，補正事項３についての補正が，本願当初明細書等に記載された事項の範囲内においてなされたものではないから，請求項２についての本件補正は，特許法第１８４条の１２第２項において読み替えて準用する同法第１７条の２第３項に規定する要件を満たしていない。
　
（３）補正の目的の適否
ア　補正事項１についての補正は，複数のメモリトランジスタが配置されたグループが複数であることを特定することで限定したものであるから，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
イ　補正事項２についての補正は，本件補正前の「メモリトランジスタ」を本件補正後の「複数のメモリトランジスタのそれぞれ」に特定することで限定し，また，本件補正前の「グループの１つのメモリトランジスタ」を本件補正後の「複数のグループのそれぞれのメモリトランジスタ」に特定することで限定したものであるから，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
ウ　補正事項３についての補正は，本件補正前の「選択トランジスタ」について，「該複数のメモリトランジスタの該複数のグループのそれぞれを同時に選択することができるように，該複数のメモリトランジスタの該複数のグループのうちの１つに結合されている，手段」であると限定するものであるから，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
エ　補正事項４についての補正は，「複数のメモリトランジスタのグループ」が「選択トランジスタが結合されている」ものであると特定することで限定し，また，本件補正前の「選択トランジスタのゲート端子に高電位を印加する」を本件補正後の「（ｉ）における該選択トランジスタ以外の複数の選択トランジスタのゲート端子が低電位である間，複数の選択トランジスタのうちの１つのゲート端子に高電位を印加する」に特定することで限定したものであるから，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
オ　以上，要するに，請求項２についての本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる事項を目的とするものに該当する。
　
（４）独立特許要件の検討
　以上で検討したとおり，請求項２についての本件補正は，特許法第１８４条の１２第２項において読み替えて準用する同法第１７条の２第３項に規定する要件を満たしていないが，仮に，当該要件を満たすものとみなした場合には，請求項２についての本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものであるから，本件補正後の特許請求の範囲に記載されている事項により特定される発明が，特許出願の際独立して特許を受けることができるものであるか否かについて，さらに検討を進める。
　
（４−１）特許請求の範囲の記載について（特許法第３６条第６項）
ア　本件補正後の請求項２は，上記１．（２）に請求項２として記載されたとおりのものである。
イ　上記（２）ウにおいて検討したとおり，補正事項３についての補正は，本件補正前の「選択トランジスタ」について，「該複数のメモリトランジスタの該複数のグループのそれぞれを同時に選択することができるように，該複数のメモリトランジスタの該複数のグループのうちの１つに結合されている，手段」であると補正するものであり，本件補正後の「選択トランジスタ」は，「該複数のメモリトランジスタの該複数のグループのそれぞれを同時に選択することができる」のであるから，「複数のグループのそれぞれを同時に選択する」態様も含むものと認められるが，本願当初明細書等には，「選択トランジスタ」が「複数のグループのそれぞれを同時に選択する」ことは記載されていない。したがって，本件補正後の請求項２は，特許を受けようとする発明が発明の詳細な説明に記載されたものではない。
　また，本願当初明細書等において，「選択トランジスタ」が，「複数のグループのそれぞれを同時に選択する」場合とは，どのような技術的意義を有するのか不明であり，発明の範囲が不明確である。したがって，本件補正後の請求項２は，特許を受けようとする発明が明確ではない。
ウ　よって，本件補正後の請求項２に係る発明は，本件補正後の請求項２の記載が，特許法第３６条第６項第１号及び第２号に規定する要件を満たしていないものであるから，本件補正後の特許請求の範囲に記載された事項により特定される発明が特許出願の際独立して特許を受けることができないものである。
　
（４−２）進歩性について（特許法第２９条第２項）
（４−２−１）本件補正後の請求項２に係る発明
ア　上記（４−１）において検討したとおり，本件補正後の請求項２に係る発明は，発明の詳細な説明に記載されたものではなく，しかも発明の範囲が不明確なものであるが，本願当初明細書等の「
メモリトランジスタのグループには，１つの選択トランジスタ
選択トランジスタ（２）を用いて，該グループの該メモリトランジスタが同時に選択
メモリトランジスタのそれぞれのグループに割り当てられた少なくとも１つの選択トランジスタ
選択トランジスタを用いて，該それぞれのグループの該メモリトランジスタが同時に選択
メモリセルのグループ，好適には，１６〜３２個のメモリセル毎に１つの選択トランジスタ
メモリトランジスタ１は，
選択トランジスタ２を用いてグループ毎に同時に選択
選択トランジスタ２にそれぞれ接続された１６〜３２個のメモリトランジスタの２つのグループ
該複数のメモリトランジスタの該複数のグループのそれぞれ
該複数のグループのそれぞれの該複数のメモリトランジスタ
イ　本件補正後の請求項２に係る発明は，上記１．（２）に記載したものにおいて，「各トランジスタは，該複数のメモリトランジスタの該複数のグループのそれぞれを同時に選択することができるように，該複数のメモリトランジスタの該複数のグループのうちの１つに結合されている，手段」を，「各トランジスタは，該複数のグループのそれぞれの該複数のメモリトランジスタを同時に選択することができるように，該複数のメモリトランジスタの該複数のグループのうちの１つに結合されている，手段」とした，以下のとおりのものと認める。
「【請求項２】
　複数のグループに配置された複数のメモリトランジスタを提供する手段であって，各グループは，行および列のうちの少なくとも１つを有する，手段と，
　該複数のメモリトランジスタのそれぞれに情報を書き込むことができ，かつ，該複数のメモリトランジスタのそれぞれから情報を読み出すことができるように，該複数のグループのそれぞれのメモリトランジスタに結合された駆動回路を提供する手段と，
　該複数のグループのそれぞれに対して，選択トランジスタを提供する手段であって，各トランジスタは，該複数のグループのそれぞれの該複数のメモリトランジスタを同時に選択することができるように，該複数のメモリトランジスタの該複数のグループのうちの１つに結合されている，手段と，
　（ｉ）該選択トランジスタが結合されている該複数のメモリトランジスタのグループの該複数のメモリトランジスタのゲート端子が低電位であり，かつ，（ｉｉ）（ｉ）における該選択トランジスタ以外の複数の選択トランジスタのゲート端子が低電位である間，複数の選択トランジスタのうちの１つのゲート端子に高電位を印加する手段と，
　読み出されるべき各行または各列を通って流れる第１の電流を測定する手段と，
　該測定された第１の電流を格納する手段と，
　該読み出されるべき行または列のゲート端子に読み出し電位を供給する手段と，
　該読み出されるべき行または列を通って流れる第２の電流を測定する手段と，
　該第２の電流と該格納されている第１の電流とを比較する手段と
　を備えた，メモリ。」（以下，「補正発明」という。）
　
（４−２−２）刊行物の記載
　原査定の拒絶の理由において引用された米国特許第６０５２３０７号明細書（２０００年４月１８日発行，以下，「刊行物」という。）には，次の記載がある。
ア　「The present invention relates generally to semiconductor 
memory devices, and more particularly to circuits for sensing 
current based data signals in 
memory devices, such as electrically
programmable and erasable read only memories (EEPROMs)
イ　ＦＩＧ．３ｂを参照して，「
The differential amplifier 316 will
then provide an output signal based upon the comparison of the Vref
signal (based on Iref+Ileak) and the Vread signal (based on Isense
+Ileak), offsetting the adverse effects to the leakage current
Ileak.
ウ　ＦＩＧ．４を参照して，「
The array 408 provides a data signal
according to an applied memory address. When an address is applied,
a particular memory cell from within the array 408 is selected.
Depending upon whether the memory cell is erased or programmed,
the memory cell will draw a substantial amount of current in
the sense line 410, or a relatively negligible current.
エ　ＦＩＧ．４を参照して，「
The array 408 is show to include
a number of bit lines and word lines coupled to EEPROM cells
arranged in a matrix.
Q400, Q402, Q404 and Q406. 
In the particular embodiment of FIG. 4,
the memory cells (Q400-Q406) are one transistor stacked gate EEPROM
memory cells, each having a source, drain, floating gate, and
control gate.
commonly coupled to the power supply VSS. As in the case of FIGS. 3a
and 3b, the sources may be decoded. 
Memory cells Q400 and Q402 are
within the same column, and have drains coupled to a first bit line
424. In a similar fashion, memory cells Q404 and Q406 are within
another column, and have drains coupled to a second bit line 426.
Memory cells Q404 and Q400 are within the same row, and have controlgates commonly coupled to a first word line 428. Memory cells Q406
and Q402 are within another row, and have control gates coupled to
a second word line 430.
オ　ＦＩＧ．４を参照して，「
The first bit line 424 is coupled to
the sense line 410 by an n-channel MOS column select transistor
N414. The second bit line 426 is coupled to the sense line 410 by
another n-channel MOS column select transistor N416. Transistor N414and N416 thus make up a column decoding circuit.
カ　ＦＩＧ．４を参照して，「
While the COL0 and COL1 signals
are low at time t0, the WL_REF signal is high.
being the inverse of WL_REF, is thus low. 
All of the word line
signals (WL0 and WL1) are also low.
キ　ＦＩＧ．４を参照して，「
Thus, at time t1, the COL0 signal goes
high, and the COL1 signal remains at VSS, turning on transistor
N414, and keeping transistor N418 in an off condition.
ク　ＦＩＧ．４を参照して，「
In addition, because the transistor
N414 is on, any memory cells coupled to the first bit line 424 that
have current drawing defects, will result in a leakage current beingdrawn in the sense line 410. The combination of the current drawn inthe sense line 410 (any leakage current) and the current drawn in
the reference line 412 (the reference current) results in adjusted
reference voltage at the shorted read node 422 and reference node
420. The reference voltage is considered adjusted because it will
reflect the combination of the leakage current and the reference
current, as opposed to only the reference current. Thus, after
the initial dip in potential, between times t1 and t2, the VREAD andVREF signals will rise the adjusted reference voltage. This voltage
will be stored by capacitor C400.
ケ　ＦＩＧ．４及びＦＩＧ．６を参照して，「
In the example of FIG. 6,
the address that generates the ATD pulse, results in the WL0 signal
transitioning to a high voltage at time t2. The WL1 signal remains
low. When word line WL0 goes high, memory cell Q400 is accessed.
・・・ 
Because transistor N414 is turned on, the accessing of memorycell Q400 will result in a current signal on the sense line 410.
The current will be essentially negligible if the memory cell Q400
is programmed, or relatively high if the memory cell Q400 is erased.Further, any leakage current from memory cells coupled to the first
bit line 424 will contribute to the current signal.
コ　ＦＩＧ．４及びＦＩＧ．６を参照して，「
The current drawn on
the sense line 410 results in a read voltage VREAD at the read node
422. The potential of the VREAD signal will depend upon whether
memory cell Q400 is programmed or erased.
サ　ＦＩＧ．４〜ＦＩＧ．６を参照して，「
The SAOUT waveform
illustrates the resulting data signal output of the differential
amplifier 500 set forth in FIG. 5, in response to the VREAD and VREFwaveforms.
　
（４−２−３）刊行物に記載された発明
ア　上記（４−２−２）アによれば，刊行物に記載された発明は，「EEPROMs」のようなメモリデバイスであるから，メモリに関するものである。
イ　上記（４−２−２）エによれば，刊行物には，「The array 408 is 
show to include a number of bit lines and word lines coupled to 
EEPROM cells arranged in a matrix.」，「Memory cells Q400 and Q402 
are within the same column, and have drains coupled to a first bit 
line 424. In a similar fashion, memory cells Q404 and Q406 are 
within another column, and have drains coupled to a second bit line 
426.」と，アレイ４０８は，行列に配列されたメモリセルが接続された多くのビット線とワード線を有し，同じ列のメモリセルＱ４００，Ｑ４０２がビット線４２４に接続され，同じ列のメモリセルＱ４０４，Ｑ４０６がビット線４２６に接続されていることが記載されているから，列をなす複数のビット線４２４，４２６に接続された複数のメモリセルＱ４００〜Ｑ４０６が開示されている。
ウ　上記（４−２−２）ウ〜オによれば，刊行物には，「The array 408 
provides a data signal according to an applied memory address. 
When an address is applied, a particular memory cell from within 
the array 408 is selected. Depending upon whether the memory cell 
is erased or programmed, the memory cell will draw a substantial 
amount of current in the sense line 410, or a relatively negligible 
current.」，「In the particular embodiment of FIG. 4, the memory 
cells (Q400-Q406) are one transistor stacked gate EEPROM memory 
cells, each having a source, drain, floating gate, and control 
gate.」，「Memory cells Q404 and Q400 are within the same row, 
and have control gates commonly coupled to a first word line 428. 
Memory cells Q406 and Q402 are within another row, and have control 
gates coupled to a second word line 430.」，「The first bit line 424
is coupled to the sense line 410 by an n-channel MOS column select 
transistor N414. The second bit line 426 is coupled to the sense 
line 410 by another n-channel MOS column select transistor N416.」と，メモリアドレスが与えられると，アレイ４０８の内から特定のメモリセルが選択され，メモリセルの内容に応じたデータ信号をセンス線４１０に出力すること，各メモリセルは，ＥＥＰＲＯＭであって，ワード線に接続されたコントロールゲートを有すること，及び，ビット線４２４と４２６がｎ−チャネルＭＯＳ列選択トランジスタＮ４１４とＮ４１６によってセンス線４１０に接続されていることが記載されているから，刊行物に記載された発明が，複数のメモリセルのそれぞれに情報を書き込むことができ，かつ，複数のメモリセルのそれぞれから情報を読み出すことができるように，複数のビット線４２４，４２６のそれぞれのメモリセルに結合された駆動回路を具備していることは，明らかである。
エ　上記（４−２−２）オによれば，刊行物には，「The first bit line 
424 is coupled to the sense line 410 by an n-channel MOS column 
select transistor N414. The second bit line 426 is coupled to 
the sense line 410 by another n-channel MOS column select transistor
N416. Transistor N414 and N416 thus make up a column decoding 
circuit.」と，ビット線４２４と４２６は，ｎ−チャネルＭＯＳ列選択トランジスタＮ４１４とＮ４１６にそれぞれ接続され，ｎ−チャネルＭＯＳ列選択トランジスタＮ４１４とＮ４１６がカラムデコーディング回路を構成していることが記載されている。そうすると，ｎ−チャネルＭＯＳ列選択トランジスタＮ４１４が，ビット線４２４を介してメモリセルＱ４００，Ｑ４０２のみを同時に選択し，ｎ−チャネルＭＯＳ列選択トランジスタＮ４１６が，ビット線４２６を介してメモリセルＱ４０４，Ｑ４０６のみを同時に選択するものであるから，刊行物に，複数のビット線４２４，４２６のそれぞれの複数のメモリセルＱ４００〜Ｑ４０６を同時に選択することができるように，複数のメモリセルＱ４００〜Ｑ４０６の複数のビット線４２４，４２６のうちの１つに結合されているｎ−チャネルＭＯＳ列選択トランジスタＮ４１４，Ｎ４１６が開示されていることは，明らかである。
オ　上記（４−２−２）カ及びキによれば，刊行物には，「While the COL0
and COL1 signals are low at time t0, the WL_REF signal is 
high. ・・・All of the word line signals (WL0 and WL1) are also 
low.」，「Thus, at time t1, the COL0 signal goes high, and the COL1 
signal remains at VSS, turning on transistor N414, and keeping 
transistor N418 in an off condition.」と，時刻ｔ０のときには，すべてのワード線ＷＬ０，ＷＬ１は低電位であり，時刻ｔ１で，ＣＯＬ０信号が高電位となるが，ＣＯＬ１信号は低電位のままであるから，ｎ−チャネルＭＯＳ列選択トランジスタＮ４１４のみがオンすることが記載されている。そうすると，ＦＩＧ．４には，ＣＯＬ０信号がｎ−チャネルＭＯＳ列選択トランジスタＮ４１４のゲート端子に入力されていることが図示され，また，ｎ−チャネルＭＯＳ列選択トランジスタＮ４１４がビット線４２４を介してメモリセルＱ４００，Ｑ４０２のみを同時に選択することは前示エのとおりであるから，刊行物に，ｎ−チャネルＭＯＳ列選択トランジスタＮ４１４が結合されている複数のメモリセルＱ４００，Ｑ４０２のビット線４２４に接続された複数のメモリセルＱ４００，Ｑ４０２のゲート端子が低電位であり，かつ，ｎ−チャネルＭＯＳ列選択トランジスタＮ４１４以外の複数のｎ−チャネルＭＯＳ列選択トランジスタＮ４１６のゲート端子が低電位である間，ｎ−チャネルＭＯＳ列選択トランジスタＮ４１４のゲート端子（すなわち，複数のｎ−チャネルＭＯＳ列選択トランジスタＮ４１４，Ｎ４１６のうちの１つのゲート端子）に高電位を印加する手段が開示されていることも，明らかである。
カ　上記（４−２−２）クによれば，刊行物には，「In addition, because
the transistor N414 is on, any memory cells coupled to the first bit
line 424 that have current drawing defects, will result in a leakage
current being drawn in the sense line 410. The combination of 
the current drawn in the sense line 410 (any leakage current) and 
the current drawn in the reference line 412 (the reference current) 
results in adjusted reference voltage at the shorted read node 422 
and reference node 420. The reference voltage is considered adjusted because it will reflect the combination of the leakage 
current and the reference current, as opposed to only the reference 
current. Thus, after the initial dip in potential, between times t1 
and t2, the VREAD and VREF signals will rise the adjusted reference 
voltage. This voltage will be stored by capacitor C400.」と，メモリセルのリーク電流が，ビット線４２４，ｎ−チャネルＭＯＳ列選択トランジスタＮ４１４を介してセンス線４１０を流れ，ノード４２０とノード４２２において，このリーク電流と参照電流からなる電流により参照電圧が調整され，調整された電圧がＶＲＥＦとしてキャパシタＣ４００に蓄積されることが記載されているから，読み出されるべき列を通って流れるリーク電流と参照電流を測定する手段と，測定されたリーク電流と参照電流をＶＲＥＦとして格納する手段が開示されている。
キ　上記（４−２−２）ケによれば，刊行物には，「In the example of 
FIG. 6, the address that generates the ATD pulse, results in the WL0
signal transitioning to a high voltage at time t2. The WL1 signal 
remains low. When word line WL0 goes high, memory cell Q400 is 
accessed.」と，時刻ｔ２において，ワード線ＷＬ０が高電位となり，メモリセルＱ４００がアクセスされることが記載されているから，読み出されるべき列のメモリセルＱ４００のゲート端子に読み出し電位を供給する手段が開示されている。
ク　上記（４−２−２）ケ及びコによれば，刊行物には，「Because 
transistor N414 is turned on, the accessing of memory cell Q400 
will result in a current signal on the sense line 410. The current 
will be essentially negligible if the memory cell Q400 is 
programmed, or relatively high if the memory cell Q400 is erased. 
Further, any leakage current from memory cells coupled to the first 
bit line 424 will contribute to the current signal.」，「The current
drawn on the sense line 410 results in a read voltage VREAD at 
the read node 422. The potential of the VREAD signal will depend 
upon whether memory cell Q400 is programmed or erased.」と，アクセスされたメモリセルＱ４００からの電流は，リーク電流と共に，ビット線４２４を介してセンス線４１０に流れ，ノード４２２においてＶＲＥＡＤ電圧として測定されることが記載されているから，読み出されるべき列を通って流れる，アクセスされたメモリセルＱ４００からの電流とリーク電流からなる電流を測定する手段が開示されている。
ケ　上記（４−２−２）イ及びサによれば，刊行物には，
「The differential amplifier 316 will then provide an output signal 
based upon the comparison of the Vref signal (based on Iref+Ileak) 
and the Vread signal (based on Isense+Ileak), offsetting the adverse
effects to the leakage current Ileak.」，「The SAOUT waveform 
illustrates the resulting data signal output of the differential 
amplifier 500 set forth in FIG. 5, in response to the VREAD and VREF
waveforms.」と，差動増幅器５００が，アクセスされたメモリセルＱ４００からの電流とリーク電流に基づくＶＲＥＡＤと，格納されたリーク電流と参照電流に基づくＶＲＥＦとを比較することが記載されているから，アクセスされたメモリセルＱ４００からの電流とリーク電流からなる電流と，格納されたリーク電流と参照電流からなる電流とを比較する手段が開示されている。
コ　よって，刊行物には，以下の発明が記載されている。
「列をなす複数のビット線４２４，４２６に接続された複数のメモリセルＱ４００〜Ｑ４０６と，
　複数のメモリセルのそれぞれに情報を書き込むことができ，かつ，複数のメモリセルのそれぞれから情報を読み出すことができるように，複数のビット線４２４，４２６のそれぞれのメモリセルに結合された駆動回路と，
　複数のビット線４２４，４２６のそれぞれの複数のメモリセルＱ４００〜Ｑ４０６を同時に選択することができるように，複数のメモリセルＱ４００〜Ｑ４０６の複数のビット線４２４，４２６のうちの１つに結合されているｎ−チャネルＭＯＳ列選択トランジスタＮ４１４，Ｎ４１６と，
　ｎ−チャネルＭＯＳ列選択トランジスタＮ４１４が結合されている複数のメモリセルＱ４００，Ｑ４０２のビット線４２４に接続された複数のメモリセルＱ４００，Ｑ４０２のゲート端子が低電位であり，かつ，ｎ−チャネルＭＯＳ列選択トランジスタＮ４１４以外の複数のｎ−チャネルＭＯＳ列選択トランジスタＮ４１６のゲート端子が低電位である間，複数のｎ−チャネルＭＯＳ列選択トランジスタＮ４１４，Ｎ４１６のうちの１つのゲート端子に高電位を印加する手段と，
　読み出されるべき列を通って流れるリーク電流と参照電流を測定する手段と，
　測定されたリーク電流と参照電流をＶＲＥＦとして格納する手段と，
　読み出されるべき列のメモリセルＱ４００のゲート端子に読み出し電位を供給する手段と，
　読み出されるべき列を通って流れる，アクセスされたメモリセルＱ４００からの電流とリーク電流からなる電流を測定する手段と，
　アクセスされたメモリセルＱ４００からの電流とリーク電流からなる電流と，格納されたリーク電流と参照電流からなる電流とを比較する手段と
　を備えた，メモリ。」
　
（４−２−４）補正発明と刊行物に記載された発明との対比
ア　まず，刊行物に記載された発明の「メモリセルＱ４００〜Ｑ４０６」は，補正発明の「メモリトランジスタ」に対応する。そして，補正発明の「グループ」は，複数のメモリトランジスタが配置されるものであって，行及び列のうちの少なくとも１つを有するものであるが，刊行物に記載された発明の「ビット線４２４，４２６」は，複数のメモリセルＱ４００〜Ｑ４０６が接続されたものであって，列をなすものであるから，補正発明の「グループ」の一形態と認められる。したがって，刊行物に記載された発明の「列をなす複数のビット線４２４，４２６に接続された複数のメモリセルＱ４００〜Ｑ４０６」は，補正発明の「複数のグループに配置された複数のメモリトランジスタを提供する手段であって，各グループは，行および列のうちの少なくとも１つを有する，手段」に相当する。
イ　刊行物に記載された発明の「ビット線４２４，４２６」が補正発明の「グループ」の一形態と認められることは前示アのとおりであるから，刊行物に記載された発明の「複数のメモリセルのそれぞれに情報を書き込むことができ，かつ，複数のメモリセルのそれぞれから情報を読み出すことができるように，複数のビット線４２４，４２６のそれぞれのメモリセルに結合された駆動回路」は，補正発明の「該複数のメモリトランジスタのそれぞれに情報を書き込むことができ，かつ，該複数のメモリトランジスタのそれぞれから情報を読み出すことができるように，該複数のグループのそれぞれのメモリトランジスタに結合された駆動回路を提供する手段」に相当する。
ウ　刊行物に記載された発明の「ビット線４２４，４２６」が補正発明の「グループ」の一形態と認められることは前示アのとおりであり，また，刊行物に記載された発明の「ｎ−チャネルＭＯＳ列選択トランジスタＮ４１４，Ｎ４１６」は補正発明の「選択トランジスタ」に対応するから，刊行物に記載された発明の「複数のビット線４２４，４２６のそれぞれの複数のメモリセルＱ４００〜Ｑ４０６を同時に選択することができるように，複数のメモリセルＱ４００〜Ｑ４０６の複数のビット線４２４，４２６のうちの１つに結合されているｎ−チャネルＭＯＳ列選択トランジスタＮ４１４，Ｎ４１６」は，補正発明の「該複数のグループのそれぞれに対して，選択トランジスタを提供する手段であって，各トランジスタは，該複数のグループのそれぞれの該複数のメモリトランスタを同時に選択することができるように，該複数のメモリトランジスタの該複数のグループのうちの１つに結合されている，手段」に相当する。
エ　刊行物に記載された発明の「ビット線４２４，４２６」が補正発明の「グループ」の一形態と認められることは前示アのとおりであるから，刊行物に記載された発明の「ｎ−チャネルＭＯＳ列選択トランジスタＮ４１４が結合されている複数のメモリセルＱ４００，Ｑ４０２のビット線４２４に接続された複数のメモリセルＱ４００，Ｑ４０２のゲート端子が低電位であり，かつ，ｎ−チャネルＭＯＳ列選択トランジスタＮ４１４以外の複数のｎ−チャネルＭＯＳ列選択トランジスタＮ４１６のゲート端子が低電位である間，複数のｎ−チャネルＭＯＳ列選択トランジスタＮ４１４，Ｎ４１６のうちの１つのゲート端子に高電位を印加する手段」は，補正発明の「（ｉ）該選択トランジスタが結合されている該複数のメモリトランジスタのグループの該複数のメモリトランジスタのゲート端子が低電位であり，かつ，（ｉｉ）（ｉ）における該選択トランジスタ以外の複数の選択トランジスタのゲート端子が低電位である間，複数の選択トランジスタのうちの１つのゲート端子に高電位を印加する手段」に相当する。
オ　刊行物に記載された発明の「リーク電流」は，読み出されるべき列を通って流れるから，補正発明の「第１の電流」に相当し，また，刊行物に記載された発明の「読み出されるべき列を通って流れるリーク電流と参照電流を測定する手段」は，少なくとも「読み出されるべき列を通って流れるリーク電流を測定する」構成を具備しているから，補正発明の「読み出されるべき各行または各列を通って流れる第１の電流を測定する手段」に相当する。
カ　刊行物に記載された発明の「測定されたリーク電流と参照電流をＶＲＥＦとして格納する手段」は，補正発明の「該測定された第１の電流を格納する手段」に対応するものであり，補正発明と刊行物に記載された発明とは，補正発明が測定された第１の電流を格納するものであることは別にして，少なくとも「所定の電流を格納する手段」を備えている点で共通する。
キ　刊行物に記載された発明の「読み出されるべき列のメモリセルＱ４００のゲート端子に読み出し電位を供給する手段」は，補正発明の「該読み出されるべき行または列のゲート端子に読み出し電位を供給する手段」に相当する。
ク　刊行物に記載された発明の「アクセスされたメモリセルＱ４００からの電流とリーク電流からなる電流」は，読み出されるべき列を通って流れるものであるから，補正発明の「第２の電流」に相当する。したがって，刊行物に記載された発明の「読み出されるべき列を通って流れる，アクセスされたメモリセルＱ４００からの電流とリーク電流からなる電流を測定する手段」は，補正発明の「該読み出されるべき行または列を通って流れる第２の電流を測定する手段」に相当する。
ケ　刊行物に記載された発明の「アクセスされたメモリセルＱ４００からの電流とリーク電流からなる電流」が補正発明の「第２の電流」に相当することは，前示クのとおりであるから，刊行物に記載された発明の「アクセスされたメモリセルＱ４００からの電流とリーク電流からなる電流と，格納されたリーク電流と参照電流からなる電流とを比較する手段」は，補正発明の「該第２の電流と該格納されている第１の電流とを比較する手段」に対応するものであり，補正発明と刊行物に記載された発明とは，補正発明が第１の電流とを比較するものであることは別にして，少なくとも「該第２の電流と該格納されている所定の電流とを比較する手段」を備えている点で共通する。
コ　以上のことを踏まえると，補正発明と刊行物に記載された発明とは，
「複数のグループに配置された複数のメモリトランジスタを提供する手段であって，各グループは，行および列のうちの少なくとも１つを有する，手段と，
　該複数のメモリトランジスタのそれぞれに情報を書き込むことができ，かつ，該複数のメモリトランジスタのそれぞれから情報を読み出すことができるように，該複数のグループのそれぞれのメモリトランジスタに結合された駆動回路を提供する手段と，
　該複数のグループのそれぞれに対して，選択トランジスタを提供する手段であって，各トランジスタは，該複数のグループのそれぞれの該複数のメモリトランジスタを同時に選択することができるように，該複数のメモリトランジスタの該複数のグループのうちの１つに結合されている，手段と，
　（ｉ）該選択トランジスタが結合されている該複数のメモリトランジスタのグループの該複数のメモリトランジスタのゲート端子が低電位であり，かつ，（ｉｉ）（ｉ）における該選択トランジスタ以外の複数の選択トランジスタのゲート端子が低電位である間，複数の選択トランジスタのうちの１つのゲート端子に高電位を印加する手段と，
　読み出されるべき各行または各列を通って流れる第１の電流を測定する手段と，
　所定の電流を格納する手段と，
　該読み出されるべき行または列のゲート端子に読み出し電位を供給する手段と，
　該読み出されるべき行または列を通って流れる第２の電流を測定する手段と，
　該第２の電流と該格納されている所定の電流とを比較する手段と
　を備えた，メモリ。」
である点で一致し，以下の点で相違する。
相違点：格納されている「所定の電流」が，補正発明では，測定された「第１の電流」であるのに対して，刊行物に記載された発明では，測定された「リーク電流と参照電流」であって，測定された「リーク電流」ではない点。
　
（４−２−５）当審の判断
　一般に測定値を比較する手段において，測定値と比較するために参照値（基準値）を用いるか否か，すなわち，参照値（基準値）をゼロとするか否かは，例えば下記の周知文献１又は２に記載されているように従来周知の技術である。そうすると，測定した電流を比較する場合に，参照電流をなくした状態で比較することは，必要により当業者が適宜選択することのできる技術的な設計事項であるから，刊行物に記載された発明において，「アクセスされたメモリセルＱ４００からの電流とリーク電流からなる電流」と比較する電流を，測定された「リーク電流と参照電流」から「参照電流」をなくし，測定された「リーク電流」のみとすることに，格別の困難性を認めることはできない。したがって，刊行物に記載された発明において，格納されている「所定の電流」として測定された「リーク電流」を採用することは，当業者が容易になし得ることである。
　
周知文献１：特開平３−１４９９０９号公報
「また，上記実施例では出力電流ＩＯ’を対数圧縮用ダイオード（５）で電流電圧変換し，オペレーショナルアンプ（２）により基準電圧源（６）の電圧から減算して出力電圧を得る回路構成としているが，本発明は回路構成を限定するものではなく，例えば第３図に示すように，
基準電圧源を使用しない回路構成
　
周知文献２：実願昭５６−２６３７３号のマイクロフィルム（実開昭５７−１４１４８１号公報）
「本実施例においては，第２図のように
コンパレータ（３）の基準レベルを接地電位に固定
　
（４−２−６）判断についてのまとめ
　以上のとおり，補正発明は，従来周知の技術を勘案することにより，刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができない。
　
（４−３）独立特許要件についてのまとめ
　以上のとおりであるから，請求項２についての本件補正は，本件補正後の特許請求の範囲の請求項２に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであり，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。
　
３．本件補正についてのむすび
　以上検討したとおり，請求項２についての本件補正は，特許法第１８４条の１２第２項において読み替えて準用する同法第１７条２第３項に規定する要件を満たしておらず，また，仮に，請求項２についての本件補正が該要件を満たすものであったとしても，請求項２についての本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないので，本件補正は，特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．本願発明
　平成１８年１０月２日付けの手続補正は，上記のとおり却下されたので，本願の請求項１〜３に係る発明は，平成１８年３月２０日付けの手続補正により補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１〜３に記載された事項により特定されるとおりのものであり，その内の請求項２に係る発明（以下，「本願発明」という。）は，上記第２．１．（１）に請求項２として記載されたとおりのものである。
　
２．刊行物に記載された発明
　刊行物に記載された発明は，上記の第２．２．（４−２−３）に記載されたとおりのものである。
　
３．本願発明と刊行物に記載された発明との対比
（１）まず，刊行物に記載された発明の「メモリセルＱ４００〜Ｑ４０６」は，本願発明の「メモリトランジスタ」に対応する。そして，本願発明の「グループ」は，複数のメモリトランジスタが配置され，行および列のうちの少なくとも１つのものであるが，刊行物に記載された発明の「ビット線４２４，４２６」は，複数のメモリセルＱ４００〜Ｑ４０６が接続され，列をなすものであるから，本願発明の「グループ」の一形態と認められる。したがって，刊行物に記載された発明の「列をなす複数のビット線４２４，４２６に接続された複数のメモリセルＱ４００〜Ｑ４０６」は，本願発明の「行および列のうちの少なくとも１つのグループで配置された複数のメモリトランジスタを提供する手段」に相当する。
（２）刊行物に記載された発明の「ビット線４２４，４２６」が本願発明の「グループ」の一形態と認められることは前示（１）のとおりであるから，刊行物に記載された発明の「複数の
メモリセル
に情報を書き込むことができ，かつ，
メモリセル
から情報を読み出すことができるように，
ビット線４２４，４２６のそれぞれのメモリセルに結合された駆動回路
（３）刊行物に記載された発明の「ビット線４２４，４２６」が本願発明の「グループ」の一形態と認められることは前示（１）のとおりであり，刊行物に記載された発明の「複数の
ビット線４２４
複数のメモリセルＱ４００〜
を同時に選択することができるように，複数のメモリセルＱ４００〜
のビット線４２４
に結合されているｎ−チャネルＭＯＳ列選択トランジスタＮ４１４
（４）刊行物に記載された発明の「ビット線４２４，４２６」が本願発明の「グループ」の一形態と認められることは前示（１）のとおりであり，刊行物に記載された発明の「ｎ−チャネルＭＯＳ列選択トランジスタＮ４１４が結合されている該
複数のメモリセルＱ４００，Ｑ４０２のビット線４２４に接続された複数のメモリセルＱ４００，Ｑ４０２のゲート端子が低電位で
ある間，
ｎ−チャネルＭＯＳ列選択トランジスタＮ４１４
のゲート端子に高電位を印加する手段
（５）刊行物に記載された発明の「リーク電流」は，読み出されるべき列を通って流れるから，本願発明の「第１の電流」に相当し，また，刊行物に記載された発明の「読み出されるべき列を通って流れるリーク電流と参照電流を測定する手段」は，少なくとも「読み出されるべき列を通って流れるリーク電流を測定する」構成を具備しているから，本願発明の「読み出されるべき各行または各列を通って流れる第１の電流を測定する手段」に相当する。
（６）刊行物に記載された発明の「測定されたリーク電流と参照電流をＶＲＥＦとして格納する手段」は，本願発明の「該測定された第１の電流を格納する手段」に対応するものであり，本願発明と刊行物に記載された発明とは，本願発明が測定された第１の電流を格納するものであることは別にして，少なくとも「所定の電流を格納する手段」を備えている点で共通する。
（７）刊行物に記載された発明の「読み出されるべき列のメモリセルＱ４００のゲート端子に読み出し電位を供給する手段」は，本願発明の「該読み出されるべき行または列のゲート端子に読み出し電位を供給する手段」に相当する。
（８）刊行物に記載された発明の「アクセスされたメモリセルＱ４００からの電流とリーク電流からなる電流」は，読み出されるべき列を通って流れるものであるから，本願発明の「第２の電流」に相当する。したがって，刊行物に記載された発明の「読み出されるべき列を通って流れる，アクセスされたメモリセルＱ４００からの電流とリーク電流からなる電流を測定する手段」は，本願発明の「該読み出されるべき行または列を通って流れる第２の電流を測定する手段」に相当する。
（９）刊行物に記載された発明の「アクセスされたメモリセルＱ４００からの電流とリーク電流からなる電流」が本願発明の「第２の電流」に相当することは，前示（８）のとおりであるから，刊行物に記載された発明の「アクセスされたメモリセルＱ４００からの電流とリーク電流からなる電流と，格納されたリーク電流と参照電流からなる電流とを比較する手段」は，本願発明の「該第２の電流と該格納されている第１の電流とを比較する手段」に対応するものであり，本願発明と刊行物に記載された発明とは，本願発明が第１の電流とを比較するものであることは別にして，少なくとも「該第２の電流と該格納されている所定の電流とを比較する手段」を備えている点で共通する。
（１０）以上のことを踏まえると，本願発明と刊行物に記載された発明とは，
　「行および列のうちの少なくとも１つのグループで配置された複数のメモリトランジスタを提供する手段と，
　メモリトランジスタに情報を書き込むことができ，かつ，該メモリトランジスタから情報を読み出すことができるように，該グループの１つのメモリトランジスタに結合された駆動回路を提供する手段と，
　該複数のメモリトランジスタのグループを同時に選択することができるように，該複数のメモリトランジスタのグループに結合された選択トランジスタを提供する手段と，
　該複数のメモリトランジスタのグループの該複数のメモリトランジスタのゲート端子が低電位である間，該選択トランジスタのゲート端子に高電位を印加する手段と，
　読み出されるべき各行または各列を通って流れる第１の電流を測定する手段と，
　所定の電流を格納する手段と，
　該読み出されるべき行または列のゲート端子に読み出し電位を供給する手段と，
　該読み出されるべき行または列を通って流れる第２の電流を測定する手段と，
　該第２の電流と該格納されている所定の電流とを比較する手段と
　を備えた，メモリ。」
　である点で一致し，以下の点で相違する。
相違点：格納されている「所定の電流」が，本願発明では，測定された「第１の電流」であるのに対して，刊行物に記載された発明では，測定された「リーク電流と参照電流」であって，測定された「リーク電流」ではない点。
　
４．当審の判断
　一般に測定値を比較する手段において，測定値と比較するために参照値（基準値）を用いるか否か，すなわち，参照値（基準値）をゼロとするか否かは，例えば前示の周知文献１又は２に記載されているように従来周知の技術である。そうすると，測定した電流を比較する場合に，参照電流をなくした状態で比較することは，必要により当業者が適宜選択することのできる技術的な設計事項であるから，刊行物に記載された発明において，「アクセスされたメモリセルＱ４００からの電流とリーク電流からなる電流」と比較する電流を，測定された「リーク電流と参照電流」から「参照電流」をなくし，測定された「リーク電流」のみとすることに，格別の困難性を認めることはできない。したがって，刊行物に記載された発明において，格納されている「所定の電流」として測定された「リーク電流」を採用することは，当業者が容易になし得ることである。
　
５．まとめ
　以上検討したとおり，本願発明は，従来周知の技術を勘案することにより，刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから，本願は，他の請求項に係る発明ついて検討するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。