【事件の表示】
　特願２００２−１２７５５２「半導体記憶装置、およびその制御方法」拒絶査定不服審判事件〔平成１５年１１月１４日出願公開、特開２００３−３２３７９８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１４年４月２６日の出願であって、平成１９年１１月２６日付けで手続補正がなされ、平成２０年２月２９日付けで拒絶査定がなされ、これに対し、同年４月２日に審判請求がなされるとともに、同日付けで手続補正がなされ、その後当審において、平成２２年１月１５日付けで審尋がなされ、同年３月１８日に回答書が提出されたものである。
 　 
 第２　平成２０年４月２日付けの手続補正について 
［補正の却下の決定の結論］ 
　平成２０年４月２日付けの手続補正（以下「本件補正」という。）を却下する。
　
［理由］ 
１　本件補正の内容 
　本件補正は、補正前の特許請求の範囲の請求項１〜９を補正後の特許請求の範囲の請求項１〜９と補正するものであって、そのうち、補正前後の請求項３及び請求項９の記載は以下のとおりである。
　
　（補正前）
　「【請求項３】　アクセスごとにアクセス対象となる第１アドレスが指定されてアクセス動作を行なう第１動作モードと、前記第１動作モードとは非同期に実行され、予め定められた所定順序に従い、アクセスごとにアクセス対象となる第２アドレスが指定されてアクセス動作を行なう第２動作モードとを備える半導体記憶装置において、
　内部アドレスバスに接続され、次回の前記第２動作モードに先立つ制御信号により次回の前記第２動作モードにおける前記第２アドレスを格納するアドレス保持部と、
　冗長判定結果バスに接続され、次回の前記第２動作モードに先立つ制御信号により次回の前記第２動作モードにおける前記第２アドレスの冗長判定結果を格納する冗長判定結果保持部と、
　前記第１または第２動作モードでのアクセスの際、
　前記内部アドレスバスまたは前記アドレス保持部を選択する第１切り替え部と、
　前記冗長判定結果バスまたは前記冗長判定結果保持部を選択する第２切り替え部と、
　前記第２動作モードを実行するか否かを判定する判定部とを備え、
　前記判定部が、前記第２動作モードの実行をしないと判定する場合に、前記アドレス保持部へ前記第２アドレスを格納することが禁止され、冗長判定結果保持部へ第２アドレスの冗長判定結果を格納することが禁止されることを特徴とする半導体記憶装置。」
　「【請求項９】　アクセスごとにアクセス対象となる第１アドレスが指定されてアクセス動作を行なう第１動作モードと、前記第１動作モードとは非同期に実行され、予め定められた所定順序に従い、アクセスごとにアクセス対象となる第２アドレスが指定されてアクセス動作を行なう第２動作モードとを備える半導体記憶装置の制御方法において、
　前記第１または第２動作モードにおけるアクセス対象として、前記第１アドレスおよび該第１アドレスの冗長判定結果、または予め保持されている前記第２アドレスおよび該第２アドレスの冗長判定結果を選択するアクセス対象選択ステップと、
　前記第２動作モードの実行をするか否かを判定する判定ステップと、
　前記アクセス対象選択ステップのうち、前記第２動作モードの選択以後、次回の前記第２動作モードにおけるアクセス対象として、前記第２アドレスと該第２アドレスの冗長判定結果とを予め保持する動作対象保持ステップとを有し、
　前記判定ステップにおいて、前記第２動作モードを実行しないと判定した場合に、前記動作対象保持ステップにおいて、前記第２アドレスと該第２アドレスの冗長判定結果とを予め保持することを禁止することを特徴とする半導体記憶装置の制御方法。」
　
　（補正後）
　「【請求項３】　アクセスごとにアクセス対象となる第１アドレスが指定されてアクセス動作を行なう第１動作モードと、前記第１動作モードとは非同期に実行され、予め定められた所定順序に従い、アクセスごとにアクセス対象となる第２アドレスが指定されてアクセス動作を行なう第２動作モードとを備える半導体記憶装置において、
　内部アドレスバスに接続され、次回の前記第２動作モードに先立つ制御信号により次回の前記第２動作モードにおける前記第２アドレスを格納するアドレス保持部と、
　冗長判定結果バスに接続され、次回の前記第２動作モードに先立つ制御信号により次回の前記第２動作モードにおける前記第２アドレスの冗長判定結果を格納する冗長判定結果保持部と、
　前記第１または第２動作モードでのアクセスの際、
　前記内部アドレスバスまたは前記アドレス保持部を選択する第１切り替え部と、
　前記冗長判定結果バスまたは前記冗長判定結果保持部を選択する第２切り替え部と、
　前記第２動作モードを実行するか否かを判定する判定部とを備え、
　前記判定部が、前記第２動作モードの実行をしないと判定する場合に、前記アドレス保持部に保持されている前記第２アドレスを維持して前記アドレス保持部へ他の第２アドレスを格納することが禁止され、前記冗長判定結果保持部に保持されている前記冗長判定結果を維持して前記冗長判定結果保持部へ前記他の第２アドレスの冗長判定結果を格納することが禁止されることを特徴とする半導体記憶装置。」
　「【請求項９】　アクセスごとにアクセス対象となる第１アドレスが指定されてアクセス動作を行なう第１動作モードと、前記第１動作モードとは非同期に実行され、予め定められた所定順序に従い、アクセスごとにアクセス対象となる第２アドレスが指定されてアクセス動作を行なう第２動作モードとを備える半導体記憶装置の制御方法において、
　前記第１または第２動作モードにおけるアクセス対象として、前記第１アドレスおよび該第１アドレスの冗長判定結果、または予め保持されている前記第２アドレスおよび該第２アドレスの冗長判定結果を選択するアクセス対象選択ステップと、
　前記第２動作モードの実行をするか否かを判定する判定ステップと、
　前記アクセス対象選択ステップのうち、前記第２動作モードの選択以後、次回の前記第２動作モードにおけるアクセス対象として、前記第２アドレスと該第２アドレスの冗長判定結果とを予め保持する動作対象保持ステップとを有し、
　前記判定ステップにおいて、前記第２動作モードを実行しないと判定した場合に、前記動作対象保持ステップにおいて、保持されている前記第２アドレスおよび前記第２アドレスの冗長判定結果を維持して他の第２アドレスと前記他の第２アドレスの冗長判定結果とを予め保持することを禁止することを特徴とする半導体記憶装置の制御方法。」
　
２　補正事項の整理 
　本件補正の補正事項を整理すると、以下のとおりである。
　
（補正事項１）
　補正前の請求項３の「前記判定部が、前記第２動作モードの実行をしないと判定する場合に、前記アドレス保持部へ前記第２アドレスを格納することが禁止され、冗長判定結果保持部へ第２アドレスの冗長判定結果を格納することが禁止されること」を、
　補正後の請求項３の「前記判定部が、前記第２動作モードの実行をしないと判定する場合に、前記アドレス保持部に保持されている前記第２アドレスを維持して前記アドレス保持部へ他の第２アドレスを格納することが禁止され、前記冗長判定結果保持部に保持されている前記冗長判定結果を維持して前記冗長判定結果保持部へ前記他の第２アドレスの冗長判定結果を格納することが禁止されること」と補正すること。
　
（補正事項２）
　補正前の請求項９の「前記判定ステップにおいて、前記第２動作モードを実行しないと判定した場合に、前記動作対象保持ステップにおいて、前記第２アドレスと該第２アドレスの冗長判定結果とを予め保持することを禁止すること」を、
　補正後の請求項９の「前記判定ステップにおいて、前記第２動作モードを実行しないと判定した場合に、前記動作対象保持ステップにおいて、保持されている前記第２アドレスおよび前記第２アドレスの冗長判定結果を維持して他の第２アドレスと前記他の第２アドレスの冗長判定結果とを予め保持することを禁止すること」と補正すること。
　
３　補正の目的の適否及び新規事項の追加の有無についての検討
（１）補正事項１について
　この補正は、補正前の請求項３の「前記アドレス保持部」及び「冗長判定結果保持部」の機能に技術的限定を加えると共に、補正前の請求項３の「アドレス保持部」及び「冗長判定結果保持部」に格納が禁止される「第２アドレス」を「他の第２アドレス」と限定するものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、補正後の請求項３の「前記判定部が、前記第２動作モードの実行をしないと判定する場合に、前記アドレス保持部に保持されている前記第２アドレスを維持して前記アドレス保持部へ他の第２アドレスを格納することが禁止され、前記冗長判定結果保持部に保持されている前記冗長判定結果を維持して前記冗長判定結果保持部へ前記他の第２アドレスの冗長判定結果を格納することが禁止される」ことは、本願の願書に最初に添付した明細書の００７６段落の「ただし、各保持部１１、１２のスイッチ部ＳＷ３は非道通となるので、不定情報が格納されることはなく、次回のリフレッシュ動作の対象であるアドレス（０００１）および冗長判定結果（Ｊｕｄｇｅ＝１）が保持されている。」に記載されているものと認められるから、本件補正は本願の願書に最初に添付した明細書又は図面（以下「当初明細書等」という。）のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。よって、この補正は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすものである。
　
（２）補正事項２について
　この補正は、補正前の請求項９の「前記動作対象保持ステップにおいて、前記第２アドレスと該第２アドレスの冗長判定結果とを予め保持することを禁止すること」を、補正後の請求項９の「前記動作対象保持ステップにおいて、保持されている前記第２アドレスおよび前記第２アドレスの冗長判定結果を維持して他の第２アドレスと前記他の第２アドレスの冗長判定結果とを予め保持すること」とするものであるから、この補正は、補正前の請求項３の「動作対象保持ステップ」に技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、補正後の請求項９の「前記判定ステップにおいて、前記第２動作モードを実行しないと判定した場合に、前記動作対象保持ステップにおいて、保持されている前記第２アドレスおよび前記第２アドレスの冗長判定結果を維持して他の第２アドレスと前記他の第２アドレスの冗長判定結果とを予め保持することを禁止すること」は、本願の願書に最初に添付した明細書の００７６段落の「ただし、各保持部１１、１２のスイッチ部ＳＷ３は非道通となるので、不定情報が格納されることはなく、次回のリフレッシュ動作の対象であるアドレス（０００１）および冗長判定結果（Ｊｕｄｇｅ＝１）が保持されている。」に記載されているものと認められるから、本件補正は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。よって、この補正は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たすものである。
　
　したがって、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものであり、かつ、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものである。
　よって、本件補正による補正後の特許請求の範囲の請求項３に係る発明が、特許出願の際独立して特許を受けることができるものであるか否かにつき、さらに検討を進める。
　
４　独立特許要件の検討 
（１）補正後の発明
　本件補正後の請求項３の記載を再掲すると、以下のとおりである。以下、補正後の請求項３に係る発明を「補正発明」という。
　
「【請求項３】　アクセスごとにアクセス対象となる第１アドレスが指定されてアクセス動作を行なう第１動作モードと、前記第１動作モードとは非同期に実行され、予め定められた所定順序に従い、アクセスごとにアクセス対象となる第２アドレスが指定されてアクセス動作を行なう第２動作モードとを備える半導体記憶装置において、
　内部アドレスバスに接続され、次回の前記第２動作モードに先立つ制御信号により次回の前記第２動作モードにおける前記第２アドレスを格納するアドレス保持部と、
　冗長判定結果バスに接続され、次回の前記第２動作モードに先立つ制御信号により次回の前記第２動作モードにおける前記第２アドレスの冗長判定結果を格納する冗長判定結果保持部と、
　前記第１または第２動作モードでのアクセスの際、
　前記内部アドレスバスまたは前記アドレス保持部を選択する第１切り替え部と、
　前記冗長判定結果バスまたは前記冗長判定結果保持部を選択する第２切り替え部と、
　前記第２動作モードを実行するか否かを判定する判定部とを備え、
　前記判定部が、前記第２動作モードの実行をしないと判定する場合に、前記アドレス保持部に保持されている前記第２アドレスを維持して前記アドレス保持部へ他の第２アドレスを格納することが禁止され、前記冗長判定結果保持部に保持されている前記冗長判定結果を維持して前記冗長判定結果保持部へ前記他の第２アドレスの冗長判定結果を格納することが禁止されることを特徴とする半導体記憶装置。」
　
（２）引用例に記載された発明　
引用例：特開２００２−３２９８６号公報
（２−１）本願の出願日前に日本国内において頒布され、原査定の拒絶の理由に引用された特開２００２−３２９８６号公報（平成１４年１月３１日出願公開、以下「引用例」という。）には、図１，２，１１〜１４と共に、次の記載がある。（なお、下線は当合議体にて付加したものである。）
　
　「【００１４】一方、後者の半導体記憶装置は汎用ＳＲＡＭ仕様であるためにリフレッシュ動作が半導体記憶装置の外部からは見えないが、半導体記憶装置内部ではリフレッシュ動作を定期的に行う必要がある。
そのための一実現例として、外部アドレスの変化をトリガとしてリフレッシュ動作とこれに続くＲｅａｄ／Ｗｒｉｔｅ動作を１メモリサイクル中で時分割により行うことが考えられる。こうした構成では、１つのメモリサイクル中にリフレッシュ動作及びＲｅａｄ／Ｗｒｉｔｅ動作という２つの動作が行われ、
　【００１５】つまり、汎用ＤＲＡＭ等と比べた場合、後者の半導体記憶装置では単純計算で２倍の内部動作が行われることになり、タイミング的により厳しい条件が課されることになる。
かかる半導体記憶装置においてメモリサイクルを短縮し高速化を図るには、リフレッシュ動作やＲｅａｄ／Ｗｒｉｔｅ動作の高速化のみならず、これら動作以外の各種動作（例えばデコード動作）に要する時間をできる限り削減してゆく必要がある。
　
　「【００３７】
【発明の実施の形態】以下、図面を参照して本発明の各実施形態について説明する。ここで、本発明は汎用のＤＲＡＭへ適用できるばかりでなく、
外部から見たときに汎用のＳＲＡＭとおおむね同様の仕様で動作する既存の疑似ＳＲＡＭに適用することも可能である。
　
　「【００３９】こうしたことから本明細書では関連発明による半導体記憶装置を「ＭＳＲＡＭ（Ｍｏｂｉｌｅ　Ｓｐｅｃｉｆｉｅｄ　ＲＡＭ）」又は
「ＳＲＡＭ仕様のＤＲＡＭ」と呼ぶ。ＭＳＲＡＭの詳細な機能については後述するが、ＭＳＲＡＭでは外部から与えられるアクセスアドレス及びチップセレクト信号の変化を検出して読み出し又は書き込み要求を検出している。そして、これらの変化をトリガとしてまずリフレッシュを行い、このリフレッシュに続いて外部から要求のあった読み出し又は書き込み（以下、リフレッシュと区別するために「ノーマルアクセス」または「Ｒｅａｄ／Ｗｒｉｔｅ動作」と呼ぶことがある）を行っている。
【００４０】つまり、
ＭＳＲＡＭでは上述したように１メモリサイクル内でリフレッシュ及びノーマルアクセスを連続して行うようにしている。
【００４１】なお、リフレッシュは全てのメモリサイクルで行われるわけではなく間欠的に行われるリフレッシュ方法が多いことから、リフレッシュが行われないメモリサイクルではノーマルアクセスだけが行われることになる。
ちなみに、ＭＳＲＡＭでは汎用のＤＲＡＭと同じくノーマルアクセスに付随するリフレッシュだけでなく、ＭＳＲＡＭ内部でリフレッシュアドレスを生成して自動的にリフレッシュを行うセルフリフレッシュ機能も備えている。
　
　「【００７５】また本実施形態では、
図２に示したように、外部アドレスの変化をトリガとしてリフレッシュが連続するメモリサイクルで継続して行われる場合を例に挙げて説明した。しかし、本発明はこうしたリフレッシュの形態に限定されるものではなく、リフレッシュがリフレッシュタイマで計時される所定の時間間隔で行われる形態等にも当然適用可能であって、このことはこれ以後に説明する実施形態においても同様である。
　
　「【００９１】次に、
アドレスAddress はノーマルアクセスのために外部から与えられるアクセスアドレスであって行アドレス及び列アドレスを含んでいる。
リフレッシュカウンタ１０４はメモリセルアレイ１０１をリフレッシュするためのリフレッシュアドレスR_ADD を生成するものであって、ノーマルセルアレイ１０２の構成に対応して例えば“０”，“１”，“２”，…，“４０９５”，“０”，…，のように“１”ずつ増加させながら順次生成する。
　
　「【０１６４】（
構成の説明）さて、図１１は本実施形態による半導体記憶装置の構成を示したブロック図であって、図７（第３実施形態）又は図９（第４実施形態）に示したものと同じ構成要素については同一の符号を付してある
　
　「【０１６６
】次に、制御信号ＣＢは内部アドレスＬ＿ＡＤＤ又はリフレッシュアドレスＲ＿ＡＤＤの何れかを選択するための信号である。そして、スイッチ回路１６１は制御信号ＣＢによって導通状態が制御されるＴｒ１６２，Ｔｒ１６３を備えており、前者がｎチャネル，後者がｐチャネルのＭＯＳトランジスタである。制御信号ＣＢが“Ｈ”のときにはＴｒ１６２，Ｔｒ１６３がそれぞれオン，オフして内部アドレスＬ＿ＡＤＤを後段に伝える。一方、制御信号ＣＢが“Ｌ”のときにはＴｒ１６２，Ｔｒ１６３がそれぞれオフ，オンしてリフレッシュアドレスＲ＿ＡＤＤを後段に伝える。
【０１６７】
次に、マルチプレクサ１６４ｎ，１６４ｒｄは全く同一の構成であることから、図１１ではマルチプレクサ１６４ｎのみについて詳細な回路例を図示してある。マ
ここで、制御信号Ａはメモリセルアレイ１０１へノーマルアクセスする期間に“Ｈ”となり、それ以外の期間で“Ｌ”となる。そして、ラッチ１６５はこの制御信号Ａの立ち上がりをトリガとしてプリデコード信号ＰＤｎを取り込む。次に、Ｔｒ１６７は制御信号Ａが“Ｈ”となるノーマルアクセス期間中にラッチ１６５の保持内容をプリデコード信号ＰＤｍとして出力する。
【０１６８】
次に、制御信号Ｂはメモリセルアレイ１０１をリフレッシュする期間に“Ｈ”となり、それ以外の期間で“Ｌ”となる。そして、ラッチ１６６は制御信号ＣＢの立ち上がりをトリガとしてプリデコード信号ＰＤｎを取り込む。次に、Ｔｒ１６８は制御信号Ｂが“Ｈ”となるリフレッシュ期間中にラッチ１６６の保持内容をプリデコード信号ＰＤｍとして出力する。次いで、制御回路１６９はアドレス変化検出信号ＡＴＤの立ち上がりをトリガとして制御信号Ａ，Ｂ，ＣＢを生成する。
【０１６９】
（動作の説明）次に、図１２のタイミングチャートを参照して本実施形態による半導体記憶装置の動作を説明する。いま、マルチプレクサ１６４ｎ，１６４ｒｄ内のラッチ１６６にはリフレッシュアドレスＲ＿ＡＤＤ　に対応したプリデコード信号ＰＤｎ，リダンダンシ選択信号ＲＤｎがそれぞれ取り込まれているものとする。ここで、各ラッチ１６６への取り込み動作は後述する時刻ｔ６８のときと同じであって、ここでは図１２に示したメモリサイクルよりも前のメモリサイクルでラッチ１６６への取り込みが行われている。
【０１７０】
また、この時点では制御信号Ａ，Ｂ，ＣＢがそれぞれ“Ｌ”，“Ｌ”，“Ｈ”であるため、スイッチ回路１６１はアドレスＡｄｄｒｅｓｓ　側を選択し、マルチプレクサ１６４ｎ，１６４ｒｄ内の２個のラッチの出力はメインデコーダ１２５，スペア側ワードドライバに供給されていない。そしてまず時刻ｔ６１でアドレスＡｄｄｒｅｓｓが変化し始めると、ＡＴＤ回路１１２が時刻ｔ６２でアドレス変化検出信号ＡＴＤにワンショットパルスを発生させる。すると、制御回路１６９はこのワンショットパルスの立ち上がりをトリガとして時刻ｔ６３で制御信号Ｂを立ち上げる。」
　
　「【０１７４】
この後にリフレッシュが終了すると、制御回路１６９はアドレス変化検出信号ＡＴＤの立ち上がりをトリガとして時刻ｔ６５で制御信号Ｂを立ち下げてプリデコード信号ＰＤｍの供給をやめる
次いで、制御回路１６９は制御信号Ｂの立ち下がりをトリガとして時刻ｔ６６で制御信号Ａを立ち上げる。これにより、マルチプレクサ１６４ｎ，１６４ｒｄ内の各ラッチ１６５はそれぞれアドレスＡｄｄｒｅｓｓに対応したプリデコード信号ＰＤｎ，リダンダンシ選択信号ＲＤｎを取り込み、これらをプリデコード信号ＰＤｍ，リダンダンシ選択信号ＲＤｍとしてそれぞれメインデコーダ１２５，スペア側ワードドライバに入力する。
　
　「【０１７７】
こうして各ラッチ１６６に取り込まれた信号は、次にリフレッシュが行われるメモリサイクルで制御信号Ｂが“Ｈ”となった期間中に使用されることになる。この後にノーマルアクセスが終了して、制御回路１６９が制御信号Ｂの立ち下がりをトリガとして時刻ｔ６９で制御信号Ａを立ち下げると、時刻ｔ６１と同じ状態に戻って時刻ｔ７０で新たなメモリサイクルに移行する。したがって、この後はこれまでに述べたのと同じ動作が繰り返されてゆく。
　
　「【０１７９】
〔第６実施形態〕本実施形態では第５実施形態の変形例であって第５実施形態と同様の機能を実現することができる。すなわち本実施形態では、各メモリサイクルのリフレッシュ期間中において、次にリフレッシュが行われるときに使用されるプリデコード信号及びリダンダンシ選択信号を生成してマルチプレクサ内の第１のラッチへ取り込むようにしている。また、当該リフレッシュ期間中に使用されるプリデコード信号及びリダンダンシ選択信号は、リフレッシュ開始時に第１のラッチからこれとは別の第２のラッチへ転送するようにして、当該リフレッシュ期間中はこの第２のラッチの出力を用いるようにする。
【０１８０】
こうすることで、当該リフレッシュ期間中に第１のラッチが取り込み動作を行ったとしても、当該リフレッシュ期間中にメモリセルアレイ１０１側へ供給されるプリデコード信号及びリダンダンシ選択信号は影響を受けなくなる。また、リフレッシュが完了するとすぐにノーマルアクセスが始まるため、本実施形態ではリフレッシュの完了時点よりも前にリフレッシュアドレス側から外部アドレス側へ切り替えを行っている。そして、外部アドレスに対応したプリデコード信号及びリダンダンシ選択信号を生成してマルチプレクサの入力端まで伝達しておき、ノーマルアクセスが始まった時点でこれらプリデコード信号及びリダンダンシ選択信号をノーマルアクセスのためにすぐに使用可能としている。
【０１８１】
さて、図１３は本実施形態による半導体記憶装置の構成を示したブロック図であって、図１１（第５実施形態）に示したものと同じ構成要素については同一の符号を付してある。図示から分かるように本実施形態ではマルチプレクサの構成が図１１に示した構成と異なっている。ここで、マルチプレクサ１７１ｎ，１７１ｒｄは全く同一の構成であって、マルチプレクサ１７１ｒｄがプリデコード信号の代わりにリダンダンシ選択信号を入出力する点だけがマルチプレクサ１７１ｒｄと相違してる。したがって、ここではマルチプレクサ１７１ｎについてその詳細な構成を説明する。
【０１８２】
まず、ノーマルアクセスの場合には制御信号Ａが“Ｈ”となるため、マルチプレクサ１７１ｎはＴｒ１６７を通じてプリデコード信号ＰＤｎをそのままプリデコード信号ＰＤｍとして出力する。一方、リフレッシュの場合にはラッチ１６５，１６６及びＴｒ１６８が使用される。ラッチ１６５は次のリフレッシュに使用されるプリデコード信号ＰＤｎをリフレッシュ期間中に制御信号ＣＢの立ち上がりで取り込むためのものであって、リフレッシュ開始時における制御信号Ｂの立ち上がりでその内容がラッチ１６６に転送される。一方、ラッチ１６６はリフレッシュ期間中に制御信号Ｂが“Ｈ”となっているときに、Ｔｒ１６８を通じてプリデコード信号を後段へ送出する。なお、制御回路１７２は制御信号Ａ，Ｂ，ＣＢの生成タイミングが図１２の制御回路１６９と異なっているだけであって、その他の機能については制御回路６９と同じである。
【０１８３】
次に、図１４のタイミングチャートを参照しつつ、上記構成による半導体記憶装置の動作を第５実施形態との相違点を中心に説明する。まず、時刻ｔ８１以前における制御信号Ａ，Ｂ，ＣＢのレベルは第５実施形態と同じである。このため、スイッチ回路１６１は内部アドレスＬ＿ＡＤＤ側を選択しており、マルチプレクサ１７１ｎ，１７１ｒｄ内の２個のラッチの出力は何れもメインデコーダ１２５，スペア側ワードドライバには供給されていない。
【０１８４】
そして時刻ｔ８１でアドレスＡｄｄｒｅｓｓが変化を始めると、時刻ｔ８２でアドレス変化検出信号ＡＴＤにワンショットパルスが生成される。これにより、制御回路１７２はアドレス変化検出信号ＡＴＤの立ち上がりをトリガとして時刻ｔ８３で制御信号Ｂを立ち上げる。すると、マルチプレクサ１７１ｎ内のラッチ１６６がラッチ１６５の内容を取り込み、リフレッシュアドレスＲ＿ＡＤＤ　に対応したプリデコード信号ＰＤｍとしてＴｒ１６８を介しメインデコーダ１２５に送出する。
【０１８５
】マルチプレクサ１７１ｒｄでもマルチプレクサ１７１ｎと同様の動作が行われて、リフレッシュアドレスＲ＿ＡＤＤに対応したリダンダンシ選択信号ＲＤｍがスペア側ワードドライバへ送出される。そしていま例えばリフレッシュアドレスＲ＿ＡＤＤに対応したノーマルセルアレイ１０２上のワード線が正常であるとすると、プリデコード信号ＰＤｍがプリデコードされてノーマルセルアレイ１０２のワード線がリフレッシュされる。次に、時刻ｔ８４において、制御回路１７２はアドレス変化検出信号ＡＴＤの立ち上がりをトリガとして制御信号ＣＢを立ち下げる。
【０１８６】
これにより、スイッチ回路１６１がリフレッシュアドレスＲ＿ＡＤＤを選択するようになり、プリデコーダ１２３ｎがリフレッシュアドレスＲ＿ＡＤＤをプリデコードしてプリデコード信号ＰＤｎを生成し、これと並行してプログラム回路１０６ｎがリフレッシュアドレスＲ＿ＡＤＤに対応したキラー信号ＫＬｎ及びリダンダンシ選択信号ＲＤｎを生成する。第５実施形態と同じく、これらの動作は、制御回路１７２がアドレス変化検出信号ＡＴＤの立ち上がりをトリガとして時刻ｔ８６で制御信号ＣＢを立ち上げるまでには終了する。
【０１８７】
そして制御信号ＣＢが立ち上がることによって、マルチプレクサ１７１ｎ，１７１ｒｄでは各ラッチ１６５がそれぞれリフレッシュアドレスＲ＿ＡＤＤに対応したプリデコード信号ＰＤｎ，リダンダンシ選択信号ＲＤｎを取り込む。また、制御信号ＣＢが立ち上がることでスイッチ回路１６１はアドレスＡｄｄｒｅｓｓ側を選択するようになる。その結果、アドレスＡｄｄｒｅｓｓに対応するプリデコード信号ＰＤｎ，リダンダンシ選択信号ＲＤｎが生成されてそれぞれマルチプレクサ１７１ｎ，１７１ｒｄに入力されるようになる。
【０１８８】
この後にリフレッシュが終了し、制御回路１７２がアドレス変化検出信号ＡＴＤの立ち上がりをトリガとして時刻ｔ８７で制御信号Ｂを立ち下げる。次いで、制御回路１７２が制御信号Ｂの立ち下がりをトリガとして時刻ｔ８８で制御信号Ａを立ち上げると、アドレスＡｄｄｒｅｓｓに対応したプリデコード信号ＰＤｎ，リダンダンシ選択信号ＲＤｎがそれぞれマルチプレクサ１７１ｎ，１７１ｒｄ内のＴｒ１６７をスルーで通過し、プリデコード信号ＰＤｍ，リダンダンシ選択信号ＲＤｍとしてそれぞれメインデコーダ１２５，スペア側ワードドライバに供給される。
【０１８９】
このため、例えばアドレスＡｄｄｒｅｓｓに対応したノーマルセルアレイ１０２上のワード線が正常であれば、ノーマルセルアレイ１０２上のワード線に対するノーマルアクセスが行われる。この後にノーマルアクセスが終了すると、制御回路１７２は制御信号Ｂの立ち下がりをトリガとして時刻ｔ８９で制御信号Ａを立ち下げる。これによって、時刻ｔ８１と同じ状態に戻るので、時刻ｔ９０で次のメモリサイクルに移行したあとはこれまでに述べたのと同じ動作が繰り返される。
　
　「【０１９４】また、上述した第３実施形態及び第４実施形態では、
ＡＴＤ信号によりマルチプレクサを切り替えていたが、第１実施形態（図１）と同様に、図５に示す構成のマルチプレクサを用いて外部アドレス伝達信号ＥＸＴＲ及びリフレッシュアドレス伝達信号ＲＦＴＲにより切り替えを制御するようにしても良い。以上、本発明の各実施形態の動作を図面を参照して詳述してきたが、本発明はこれら実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等があっても本発明に含まれる。
　
（２−２）ここにおいて、００１４段落の「一方、後者の半導体記憶装置は汎用ＳＲＡＭ仕様であるためにリフレッシュ動作が半導体記憶装置の外部からは見えないが、半導体記憶装置内部ではリフレッシュ動作を定期的に行う必要がある。そのための一実現例として、外部アドレスの変化をトリガとしてリフレッシュ動作とこれに続くＲｅａｄ／Ｗｒｉｔｅ動作を１メモリサイクル中で時分割により行うことが考えられる。こうした構成では、１つのメモリサイクル中にリフレッシュ動作及びＲｅａｄ／Ｗｒｉｔｅ動作という２つの動作が行われ、それに伴ってデコード動作，リフレッシュアドレス／外部アドレスの選択動作がそれぞれ２度行われることになる。」の記載から、図１３に示される「半導体記憶装置」は、「外部アドレスの変化をトリガとしてリフレッシュ動作とこれに続くＲｅａｄ／Ｗｒｉｔｅ動作を１メモリサイクル中で時分割により行ない、１つのメモリサイクル中にリフレッシュ動作及びＲｅａｄ／Ｗｒｉｔｅ動作という２つの動作が行われる半導体記憶装置」であることは明らかである。
　
（２−３）また、０１８２段落の「まず、ノーマルアクセスの場合には制御信号Ａが“Ｈ”となるため、マルチプレクサ１７１ｎはＴｒ１６７を通じてプリデコード信号ＰＤｎをそのままプリデコード信号ＰＤｍとして出力する。」の記載における「ノーマルアクセスの場合」は、００３９段落の「以下、リフレッシュと区別するために「ノーマルアクセス」または「Ｒｅａｄ／Ｗｒｉｔｅ動作」と呼ぶことがある」の記載から、「アクセスごとにアクセス対象となるアドレスＡｄｄｒｅｓｓが指定されるＲｅａｄ／Ｗｒｉｔｅ動作モード」であるといえる。
　また、００９１段落に「リフレッシュカウンタ１０４はメモリセルアレイ１０１をリフレッシュするためのリフレッシュアドレスR_ADD を生成するものであって、ノーマルセルアレイ１０２の構成に対応して例えば“０”，“１”，“２”，…，“４０９５”，“０”，…，のように“１”ずつ増加させながら順次生成する。」と記載されるように、リフレッシュアドレスは予め定められた所定順序に従って生成されているから、０１８２段落の「一方、リフレッシュの場合にはラッチ１６５，１６６及びＴｒ１６８が使用される。」の記載における「リフレッシュの場合」は、「予め定められた所定順序に従い、アクセスごとにアクセス対象となるリフレッシュアドレスが指定されてアクセス動作を行なうリフレッシュ動作モード」であるといえる。
　
（２−４）また、０１８２段落の「まず、ノーマルアクセスの場合には制御信号Ａが“Ｈ”となるため、マルチプレクサ１７１ｎはＴｒ１６７を通じてプリデコード信号ＰＤｎをそのままプリデコード信号ＰＤｍとして出力する。」に記載されている「プリデコード信号ＰＤｎ」は、「プリデコーダ１２３ｎ」と「マルチプレクサ１７１ｎ」とを結ぶ「内部アドレスバス」によって伝達されていることは明らかである。
　そして、０１８２段落の「ラッチ１６５は次のリフレッシュに使用されるプリデコード信号ＰＤｎをリフレッシュ期間中に制御信号ＣＢの立ち上がりで取り込むためのものであって、リフレッシュ開始時における制御信号Ｂの立ち上がりでその内容がラッチ１６６に転送される。」の記載から、「マルチプレクサ１７１ｎ」内の「ラッチ１６５」は、「内部アドレスバス」に接続され、次回の「リフレッシュ動作モード」に先立つ「制御信号ＣＢ」の立ち上がりにより次回の「リフレッシュ動作モード」における「リフレッシュアドレス」を格納している。
　
（２−５）また、０１８６段落の「これにより、スイッチ回路１６１がリフレッシュアドレスＲ＿ＡＤＤを選択するようになり、プリデコーダ１２３ｎがリフレッシュアドレスＲ＿ＡＤＤをプリデコードしてプリデコード信号ＰＤｎを生成し、これと並行してプログラム回路１０６ｎがリフレッシュアドレスＲ＿ＡＤＤに対応したキラー信号ＫＬｎ及びリダンダンシ選択信号ＲＤｎを生成する。」に記載されている「プログラム回路１０６ｎ」から出力される「リダンダンシ選択信号ＲＤｎ」は、「リフレッシュ動作モード」における「リフレッシュアドレス」の「冗長判定結果信号」であるといえる。
　そして、０１６７段落の「次に、マルチプレクサ１６４ｎ，１６４ｒｄは全く同一の構成であることから、図１１ではマルチプレクサ１６４ｎのみについて詳細な回路例を図示してある。」の記載から、「マルチプレクサ１７１ｒｄ」内には、「マルチプレクサ１７１ｎ」内の「ラッチ１６５」と同様の「ラッチ」が備えられていることは明らかであり、また、「冗長判定結果信号」は、「プログラム回路１０６ｎ」と「マルチプレクサ１７１ｒｄ」とを結ぶ「冗長判定結果バス」によって伝達されることは明らかであるから、「マルチプレクサ１７１ｒｄ」内の「ラッチ１６５」は、「冗長判定結果バス」に接続され、次回の「リフレッシュ動作モード」に先立つ「制御信号ＣＢ」の立ち上がりにより次回の「リフレッシュ動作モード」における「リフレッシュアドレス」の「冗長判定結果信号」を格納している。
　
（２−６）また、０１８２段落の「まず、ノーマルアクセスの場合には制御信号Ａが“Ｈ”となるため、マルチプレクサ１７１ｎはＴｒ１６７を通じてプリデコード信号ＰＤｎをそのままプリデコード信号ＰＤｍとして出力する。一方、リフレッシュの場合にはラッチ１６５，１６６及びＴｒ１６８が使用される。ラッチ１６５は次のリフレッシュに使用されるプリデコード信号ＰＤｎをリフレッシュ期間中に制御信号ＣＢの立ち上がりで取り込むためのものであって、リフレッシュ開始時における制御信号Ｂの立ち上がりでその内容がラッチ１６６に転送される。一方、ラッチ１６６はリフレッシュ期間中に制御信号Ｂが“Ｈ”となっているときに、Ｔｒ１６８を通じてプリデコード信号を後段へ送出する。」の記載から、「マルチプレクサ１７１ｎ」内の「Ｔｒ１６７」は、「Ｒｅａｄ／Ｗｒｉｔｅ動作モード」でのアクセスの際に、「内部アドレスバス」を選択する選択手段であることは明らかであり、また、「マルチプレクサ１７１ｎ」内の「Ｔｒ１６８」は、「リフレッシュ動作モード」でのアクセスの際に、「ラッチ１６６」を介して、「ラッチ１６５」の出力を選択する選択手段であることは明らかである。
　また、０１６７段落の「次に、マルチプレクサ１６４ｎ，１６４ｒｄは全く同一の構成であることから、図１１ではマルチプレクサ１６４ｎのみについて詳細な回路例を図示してある。」の記載から、「マルチプレクサ１７１ｒｄ」内の「Ｔｒ１６７」は、「Ｒｅａｄ／Ｗｒｉｔｅ動作モード」でのアクセスの際に、「冗長判定結果バス」を選択する選択手段であることは明らかであり、また、「マルチプレクサ１７１ｒｄ」内の「Ｔｒ１６８」は、「リフレッシュ動作モード」でのアクセスの際に、「ラッチ１６６」を介して、「ラッチ１６５」の出力を選択する選択手段であることは明らかである。
　
（２−７）また、「制御信号ＣＢ」は、図１４の記載から、「リフレッシュ動作モード」期間内の時刻ｔ８４でＬレベルに立ち下がることは明らかであり、０１８７段落の「そして制御信号ＣＢが立ち上がることによって、マルチプレクサ１７１ｎ，１７１ｒｄでは各ラッチ１６５がそれぞれリフレッシュアドレスＲ＿ＡＤＤに対応したプリデコード信号ＰＤｎ，リダンダンシ選択信号ＲＤｎを取り込む。」の記載から、「各ラッチ１６５」は、「リフレッシュ動作モード」の時だけデータの書き込みが行われること、すなわち、引用例において、「リフレッシュ動作モード」の実行をしない場合に、前記「マルチプレクサ１７１ｎ」内の「ラッチ１６５」に保持されている前記「リフレッシュアドレス」を維持して前記「マルチプレクサ１７１ｎ」内の「ラッチ１６５」へ他の「リフレッシュアドレス」を格納することが禁止され、前記「マルチプレクサ１７１ｒｄ」内の「ラッチ１６５」に保持されている前記「冗長判定結果信号」を維持して前記「マルチプレクサ１７１ｒｄ」内の「ラッチ１６５」へ前記他の「リフレッシュアドレス」の「冗長判定結果信号」を格納することが禁止されることは明らかである。
　
（２−８）よって、引用例には以下の発明（以下「引用発明」という。）が記載されているものと認められる。 
　「アクセスごとにアクセス対象となるアドレスＡｄｄｒｅｓｓが指定されるＲｅａｄ／Ｗｒｉｔｅ動作モードと、アクセスごとにアクセス対象となるリフレッシュアドレスが指定されてアクセス動作を行なうリフレッシュ動作モードとを備え、
　外部アドレスの変化をトリガとして前記リフレッシュ動作モードとこれに続く前記Ｒｅａｄ／Ｗｒｉｔｅ動作モードを１メモリサイクル中で時分割により行ない、１つのメモリサイクル中にリフレッシュ動作及びＲｅａｄ／Ｗｒｉｔｅ動作という２つの動作が行われる半導体記憶装置において、
　内部アドレスバスに接続され、次回の前記リフレッシュ動作モードに先立つ制御信号ＣＢにより次回の前記リフレッシュ動作モードにおける前記リフレッシュアドレスを格納するマルチプレクサ１７１ｎ内のラッチ１６５と、
　冗長判定結果バスに接続され、次回の前記リフレッシュ動作モードに先立つ制御信号ＣＢにより次回の前記リフレッシュ動作モードにおける前記リフレッシュアドレスの冗長判定結果信号を格納するマルチプレクサ１７１ｒｄ内のラッチ１６５と、
　前記Ｒｅａｄ／Ｗｒｉｔｅ動作モードまたは前記リフレッシュ動作モードでのアクセスの際、
　前記内部アドレスバスまたはマルチプレクサ１７１ｎ内のラッチ１６５に記憶されている前記リフレッシュアドレスをラッチ１６６を介して選択するマルチプレクサ１７１ｎ内のＴｒ１６７及びＴｒ１６８と、
　前記冗長判定結果バスまたはマルチプレクサ１７１ｒｄ内のラッチ１６５に記憶されている前記冗長判定結果信号をラッチ１６６を介して選択するマルチプレクサ１７１ｒｄ内のＴｒ１６７及びＴｒ１６８と、
　前記リフレッシュ動作モードの実行をしない場合に、前記アドレス保持部に保持されている前記リフレッシュアドレスを維持して前記アドレス保持部へ他のリフレッシュアドレスを格納することが禁止され、前記冗長判定結果保持部に保持されている前記冗長判定結果信号を維持して前記冗長判定結果保持部へ前記他のリフレッシュアドレスの冗長判定結果信号を格納することが禁止されることを特徴とする半導体記憶装置。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「アドレスＡｄｄｒｅｓｓ」及び「Ｒｅａｄ／Ｗｒｉｔｅ動作モード」は、それぞれ「第１アドレス」及び「第１動作モード」であるといえ、また、引用発明の「リフレッシュアドレス」及び「リフレッシュ動作モード」は、それぞれ「第２アドレス」及び「第２動作モード」であるといえるから、引用発明の「アクセスごとにアクセス対象となるアドレスＡｄｄｒｅｓｓが指定されるＲｅａｄ／Ｗｒｉｔｅ動作モードと、予め定められた所定順序に従い、アクセスごとにアクセス対象となるリフレッシュアドレスが指定されてアクセス動作を行なうリフレッシュ動作モードとを備え、　外部アドレスの変化をトリガとして前記リフレッシュ動作モードとこれに続く前記Ｒｅａｄ／Ｗｒｉｔｅ動作モードを１メモリサイクル中で時分割により行ない、１つのメモリサイクル中にリフレッシュ動作及びＲｅａｄ／Ｗｒｉｔｅ動作という２つの動作が行われる半導体記憶装置」は、補正発明の「アクセスごとにアクセス対象となる第１アドレスが指定されてアクセス動作を行なう第１動作モードと、前記第１動作モードとは非同期に実行され、予め定められた所定順序に従い、アクセスごとにアクセス対象となる第２アドレスが指定されてアクセス動作を行なう第２動作モードとを備える半導体記憶装置」に対応しており、両者は、「アクセスごとにアクセス対象となる第１アドレスが指定されてアクセス動作を行なう第１動作モードと、予め定められた所定順序に従い、アクセスごとにアクセス対象となる第２アドレスが指定されてアクセス動作を行なう第２動作モードとを備える半導体記憶装置」である点で共通する。
　
（３−２）引用発明の「内部アドレスバスに接続され、次回の前記リフレッシュ動作モードに先立つ制御信号ＣＢにより次回の前記リフレッシュ動作モードにおける前記リフレッシュアドレスを格納するマルチプレクサ１７１ｎ内のラッチ１６５」は、補正発明の「内部アドレスバスに接続され、次回の前記第２動作モードに先立つ制御信号により次回の前記第２動作モードにおける前記第２アドレスを格納するアドレス保持部」に相当する。
　
（３−３）引用発明の「冗長判定結果バスに接続され、次回の前記リフレッシュ動作モードに先立つ制御信号ＣＢにより次回の前記リフレッシュ動作モードにおける前記リフレッシュアドレスの冗長判定結果信号を格納するマルチプレクサ１７１ｒｄ内のラッチ１６５」は、補正発明の「冗長判定結果バスに接続され、次回の前記第２動作モードに先立つ制御信号により次回の前記第２動作モードにおける前記第２アドレスの冗長判定結果信号を格納する冗長判定結果保持部」に相当する。
　
（３−４）引用発明の「前記内部アドレスバスまたはマルチプレクサ１７１ｎ内のラッチ１６５の前記リフレッシュアドレスをラッチ１６６を介して選択するマルチプレクサ１７１ｎ内のＴｒ１６７及びＴｒ１６８」における「マルチプレクサ１７１ｎ内のＴｒ１６７及びＴｒ１６８」は、「前記内部アドレスバス」又は「前記マルチプレクサ１７１ｎ内のラッチ１６５に記憶されている前記リフレッシュアドレス」のいずれかを選択的に出力するものであるから、「第１切り替え部」であるといえ、また、引用発明の「前記冗長判定結果バスまたはマルチプレクサ１７１ｒｄ内のラッチ１６５に記憶されている前記冗長判定結果信号をラッチ１６６を介して選択するマルチプレクサ１７１ｒｄ内のＴｒ１６７及びＴｒ１６８」における「前記マルチプレクサ１７１ｒｄ内のＴｒ１６７及びＴｒ１６８」は、「前記冗長判定結果バス」又は「前記マルチプレクサ１７１ｒｄ内のラッチ１６５に記憶されている前記冗長判定結果信号」のいずれかを選択的に出力するものであるから、「第２切り替え部」であるといえる。したがって、引用発明の「前記Ｒｅａｄ／Ｗｒｉｔｅ動作モードまたは前記リフレッシュ動作モードでのアクセスの際、　前記内部アドレスバスまたはマルチプレクサ１７１ｎ内のラッチ１６５に記憶されている前記リフレッシュアドレスをラッチ１６６を介して選択するマルチプレクサ１７１ｎ内のＴｒ１６７及びＴｒ１６８と、　前記冗長判定結果バスまたはマルチプレクサ１７１ｒｄ内のラッチ１６５に記憶されている前記冗長判定結果信号をラッチ１６６を介して選択するマルチプレクサ１７１ｒｄ内のＴｒ１６７及びＴｒ１６８」は、補正発明の「前記第１または第２動作モードでのアクセスの際、　前記内部アドレスバスまたは前記アドレス保持部を選択する第１切り替え部と、　前記冗長判定結果バスまたは前記冗長判定結果保持部を選択する第２切り替え部」に相当する。
　
（３−５）引用発明の「前記リフレッシュ動作モードの実行をしない場合に、前記アドレス保持部に保持されている前記リフレッシュアドレスを維持して前記アドレス保持部へ他のリフレッシュアドレスを格納することが禁止され、前記冗長判定結果保持部に保持されている前記冗長判定結果信号を維持して前記冗長判定結果保持部へ前記他のリフレッシュアドレスの冗長判定結果信号を格納すること」は、補正発明の「前記第２動作モードを実行するか否かを判定する判定部とを備え、　前記判定部が、前記第２動作モードの実行をしないと判定する場合に、前記アドレス保持部に保持されている前記第２アドレスを維持して前記アドレス保持部へ他の第２アドレスを格納することが禁止され、前記冗長判定結果保持部に保持されている前記冗長判定結果を維持して前記冗長判定結果保持部へ前記他の第２アドレスの冗長判定結果を格納することが禁止されること」に対応しており、両者は、「前記第２動作モードの実行をしない」場合、「前記アドレス保持部に保持されている前記第２アドレスを維持して前記アドレス保持部へ他の第２アドレスを格納することが禁止され、前記冗長判定結果保持部に保持されている前記冗長判定結果を維持して前記冗長判定結果保持部へ前記他の第２アドレスの冗長判定結果を格納することが禁止される」点で共通する。
　
（３−６）以上によれば、補正発明と引用発明とは、 
 「アクセスごとにアクセス対象となる第１アドレスが指定されてアクセス動作を行なう第１動作モードと、アクセスごとにアクセス対象となる第２アドレスが指定されてアクセス動作を行なう第２動作モードとを備える半導体記憶装置において、
　内部アドレスバスに接続され、次回の前記第２動作モードに先立つ制御信号により次回の前記第２動作モードにおける前記第２アドレスを格納するアドレス保持部と、
　冗長判定結果バスに接続され、次回の前記第２動作モードに先立つ制御信号により次回の前記第２動作モードにおける前記第２アドレスの冗長判定結果を格納する冗長判定結果保持部と、
　前記第１または第２動作モードでのアクセスの際、
　前記内部アドレスバスまたは前記アドレス保持部を選択する第１切り替え部と、
　前記冗長判定結果バスまたは前記冗長判定結果保持部を選択する第２切り替え部と、
　前記第２動作モードの実行をしない時、前記アドレス保持部に保持されている前記第２アドレスを維持して前記アドレス保持部へ他の第２アドレスを格納することが禁止され、前記冗長判定結果保持部に保持されている前記冗長判定結果を維持して前記冗長判定結果保持部へ前記他の第２アドレスの冗長判定結果を格納することが禁止されることを特徴とする半導体記憶装置。」
　
　である点で一致し、以下の点で相違する。 
 　
　（相違点１）
　補正発明は、「第２動作モード」が「第１動作モードとは非同期に実行され」るものであるのに対して、引用発明は、「外部アドレスの変化をトリガとして前記リフレッシュ動作モードとこれに続く前記Ｒｅａｄ／Ｗｒｉｔｅ動作モードを１メモリサイクル中で時分割により行ない、１つのメモリサイクル中にリフレッシュ動作及びＲｅａｄ／Ｗｒｉｔｅ動作という２つの動作が行われる」ものである点。
　
　（相違点２）
　補正発明は、「前記第２動作モードを実行するか否かを判定する判定部」「を備え、前記判定部が、前記第２動作モードの実行をしないと判定する場合に」応じて、アドレス保持部及び冗長判定結果保持部を制御しているのに対して、引用発明は、「前記第２動作モードを実行するか否かを判定する判定部」を備えていない点。
　
（４）当審の判断
（４−１）相違点１について
　相違点１について検討すると、引用例の００４１段落には「ちなみに、ＭＳＲＡＭでは汎用のＤＲＡＭと同じくノーマルアクセスに付随するリフレッシュだけでなく、ＭＳＲＡＭ内部でリフレッシュアドレスを生成して自動的にリフレッシュを行うセルフリフレッシュ機能も備えている。」と記載されており、また、００７５段落には「また本実施形態では、図２に示したように、外部アドレスの変化をトリガとしてリフレッシュが連続するメモリサイクルで継続して行われる場合を例に挙げて説明した。しかし、本発明はこうしたリフレッシュの形態に限定されるものではなく、リフレッシュがリフレッシュタイマで計時される所定の時間間隔で行われる形態等にも当然適用可能であって、このことはこれ以後に説明する実施形態においても同様である。」と記載されている。そして、「リフレッシュがリフレッシュタイマで計測される所定の時間間隔で行われる形態」を採用した場合には、「リフレッシュ動作モード」が「Ｒｅａｄ／Ｗｒｉｔｅ動作モード」とは非同期に実行されることは当業者にとって自明であるから、引用例には、引用発明の「外部アドレスの変化をトリガとして前記リフレッシュ動作モードとこれに続く前記Ｒｅａｄ／Ｗｒｉｔｅ動作モードを１メモリサイクル中で時分割により行ない、１つのメモリサイクル中にリフレッシュ動作及びＲｅａｄ／Ｗｒｉｔｅ動作という２つの動作が行われる」形式に代えて、「アクセスごとにアクセス対象となるＲｅａｄ／Ｗｒｉｔｅアドレスが指定されてアクセス動作を行なうＲｅａｄ／Ｗｒｉｔｅ動作モードと、前記Ｒｅａｄ／Ｗｒｉｔｅ動作モードとは非同期に実行され、予め定められた所定順序に従い、アクセスごとにアクセス対象となるリフレッシュアドレスが指定されてアクセス動作を行なうリフレッシュ動作モード」を行う動作形式としても良い旨の示唆がなされていると認められる。
　よって、引用発明において、補正発明のごとく、「前記第１動作モードとは非同期に実行され、予め定められた所定順序に従い、アクセスごとにアクセス対象となる第２アドレスが指定されてアクセス動作を行なう第２動作モード」とすることは、当業者が容易に想到し得た事項である。
　
（４−２）相違点２について
　相違点２について検討すると、相違点１で検討したように、引用発明において、リフレッシュ動作モードをＲｅａｄ／Ｗｒｉｔｅ動作モードとは非同期に実行することは当業者が用に想到し得る事項であるが、「リフレッシュ動作モード」と「Ｒｅａｄ／Ｗｒｉｔｅ動作モード」とを非同期に実行する場合においては、下記周知文献１及び下記周知文献２に記載されているように、「リフレッシュ動作モード」を実行をさせるか否かを判定する「モード判定回路」を備えなければならないことは当業者ならば自明である。
　よって、引用発明において、リフレッシュ動作モードをＲｅａｄ／Ｗｒｉｔｅ動作モードとは非同期に実行するに際して、「リフレッシュ動作モード」を実行をさせるか否かを判定する「モード判定回路」を備えることにより、本願発明のごとく、「前記第２動作モードを実行するか否かを判定する判定部とを備え、　前記判定部が、前記第２動作モードの実行をしないと判定する場合に」応じて制御を行うようにすることは、当業者が容易に想到し得た事項である。
　
（４−２−１）周知文献１：特開平１１−２６５５７９号公報
　「【００１１】クロックジェネレータ８６は、ロウアドレスストローブ信号／ＲＡＳに基づいて制御信号ＲＡＳＸをモード判定回路８７に出力すると共に、制御信号ＲＡＳＸを遅延回路８８を介して前記各バッファセル８１Ａ〜８１Ｃのアドレスラッチ回路８４に出力する。
モード判定回路８７は、ロウアドレスストローブ信号／ＲＡＳがＬレベル（低レベル）となった時、コラムアドレスストローブ信号／ＣＡＳがＨレベル（高レベル）であると、通常の読出し書込み動作であると判定し、モード信号ＭＯＤＥをＨレベルに、また、モード信号／ＭＯＤＥをＬレベルに保持する。また、モード判定回路８７は、ロウアドレスストローブ信号／ＲＡＳがＬレベルとなった時、コラムアドレスストローブ信号／ＣＡＳがＬレベルであると、メモリセルアレイ（図２中のコア部１１０に含まれている）のリフレッシュ動作であると判定し、モード信
　
（４−２−２）周知文献２：特開２００１−２５０３８４号公報
　「【００３７】そして、
モード判定回路３９は、ロウアドレスストローブ信号／ＲＡＳがＬレベルに遷移した時、コラムアドレスストローブ信号／ＣＡＳがＨレベルであると、通常の読出し書込み動作と判定してモード信号ＭＯＤＥをＨレベルとし、モード信号／ＭＯＤＥをＬレベルとする。
【００３８】
また、モード判定回路３９は、ロウアドレスストローブ信号／ＲＡＳがＬレベルに遷移した時、コラムアドレスストローブ信号／ＣＡＳがＬレベルであると、メモリセルアレイ２１のリフレッシュ動作であると判定してモード信号ＭＯＤＥをＬレベルとし、モード信号／ＭＯＤＥをＨレベルとする。
　
　したがって、補正発明は、当業者における周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。 
　
（５）独立特許要件についてのまとめ 
　以上のとおりであるから、本件補正は、本件補正後の特許請求の範囲の請求項３に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであり、特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しない。 
　
５　本件補正についてのむすび 
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないので、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
第３　本願発明について 
　平成２０年４月２日付けの手続補正は上記のとおり却下されたので、本願の請求項１〜９に係る発明は、平成１９年１１月２６日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜９に記載されている事項により特定されるとおりのものであり、そのうちの請求項３に係る発明（以下「本願発明」という。）は、請求項３に記載されている事項により特定される以下のとおりのものである。
　
　「【請求項３】　アクセスごとにアクセス対象となる第１アドレスが指定されてアクセス動作を行なう第１動作モードと、前記第１動作モードとは非同期に実行され、予め定められた所定順序に従い、アクセスごとにアクセス対象となる第２アドレスが指定されてアクセス動作を行なう第２動作モードとを備える半導体記憶装置において、
　内部アドレスバスに接続され、次回の前記第２動作モードに先立つ制御信号により次回の前記第２動作モードにおける前記第２アドレスを格納するアドレス保持部と、
　冗長判定結果バスに接続され、次回の前記第２動作モードに先立つ制御信号により次回の前記第２動作モードにおける前記第２アドレスの冗長判定結果を格納する冗長判定結果保持部と、
　前記第１または第２動作モードでのアクセスの際、
　前記内部アドレスバスまたは前記アドレス保持部を選択する第１切り替え部と、
　前記冗長判定結果バスまたは前記冗長判定結果保持部を選択する第２切り替え部と、
　前記第２動作モードを実行するか否かを判定する判定部とを備え、
　前記判定部が、前記第２動作モードの実行をしないと判定する場合に、前記アドレス保持部へ前記第２アドレスを格納することが禁止され、冗長判定結果保持部へ第２アドレスの冗長判定結果を格納することが禁止されることを特徴とする半導体記憶装置。」
　
　一方、本願の出願日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開２００２−３２９８６号公報（「引用例」）には、上記第２．（２）に記載したとおりの事項、及び発明（引用発明）が記載されているものと認められる。 
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．（４）において検討したとおり、従来周知の技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、従来周知の技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものである。 
　以上検討したとおり、本願発明は、従来周知の技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　
第４　むすび 
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶すべきものである。 
　よって、結論のとおり審決する。