【手続補正書】
【提出日】平成24年10月4日(2012.10.4)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成されたＭＩＳＦＥＴと、
前記半導体基板の上部に形成された素子分離溝と、
前記素子分離溝に埋め込まれた第１絶縁膜と、
前記素子分離溝で規定された複数のダミーアクティブ領域と、
前記複数のダミーアクティブ領域上に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された抵抗素子と、を有し、
前記複数のダミーアクティブ領域には、前記ＭＩＳＦＥＴが形成されておらず、
前記複数のダミーアクティブ領域は、前記抵抗素子の下に形成されており、
前記抵抗素子上には、第３絶縁膜が形成されており、
前記抵抗素子は、第１部分、第２部分、及び、第３部分を有し、
前記第１部分及び前記第２部分は、前記第３絶縁膜から露出されており、
前記第３部分は、前記第３絶縁膜で覆われており、
前記第１部分上に第１シリサイド層が形成され、
前記第２部分上に第２シリサイド層が形成され、
前記抵抗素子の対辺は、前記第１絶縁膜と平面的に重なるように形成され、
前記第１シリサイド層の一部及び前記第２シリサイド層の一部は、前記第１絶縁膜と平面的に重なるように形成され、
前記第１絶縁膜の膜厚は、前記第２絶縁膜の膜厚よりも厚いことを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第２絶縁膜は、ＣＶＤ法によって形成された酸化シリコン膜を主成分として構成されることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記抵抗素子は、シリコン膜から形成されることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記複数のダミーアクティブ領域は、島状、格子状、または、マトリクス状に形成されていることを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記抵抗素子の前記対辺は、前記ダミーアクティブ領域上には形成されていないことを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記抵抗素子は、静電保護回路の一部として用いられることを特徴とする半導体装置。
【請求項７】
請求項６に記載の半導体装置において、
前記半導体装置は、ＬＣＤドライバに適用されることを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記ＭＩＳＦＥＴは、第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴを含み、
前記第１ＭＩＳＦＥＴは、
前記半導体基板上に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成された第１ゲート電極と、を有し、
前記第１絶縁膜と前記第１ゲート絶縁膜は、同層の絶縁膜で形成されていることを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記第２ＭＩＳＦＥＴは、
前記半導体基板上に形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第２ゲート電極と、を有し、
前記第１ＭＩＳＦＥＴは、前記第２ＭＩＳＦＥＴよりも高い電源電圧で動作するＭＩＳＦＥＴであり、
前記第１ゲート絶縁膜の膜厚は、前記第２ゲート絶縁膜の膜厚よりも大きいことを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記抵抗素子と前記第１ゲート電極と前記第２ゲート電極は、同層のシリコン膜で形成されていることを特徴とする半導体装置。
【請求項１１】
請求項１に記載の半導体装置において、
前記第２絶縁膜は、前記第１絶縁膜上にも連続して形成されていることを特徴とする半導体装置。
【請求項１２】
（ａ）半導体基板に素子分離溝を形成する工程と、
（ｂ）前記素子分離溝中に第１絶縁膜を埋め込む工程と、
（ｃ）前記素子分離溝の外部の前記第１絶縁膜を化学的機械研磨法により除去する工程と、
（ｄ）前記（ｃ）工程の後、前記半導体基板上に第２絶縁膜を形成する工程と、
（ｅ）前記半導体基板上にＭＩＳＦＥＴを形成する工程と、
（ｆ）前記第２絶縁膜上に抵抗素子を形成する工程と、
（ｇ）前記（ｅ）工程及び前記（ｆ）工程の後、前記半導体基板上に第３絶縁膜を形成する工程と、
（ｈ）前記抵抗素子上の前記第３絶縁膜の一部を除去する工程と、
（ｉ）前記抵抗素子上にシリサイド層を形成する工程と、を含み、
前記抵抗素子の下には、前記素子分離溝で規定された複数のダミーアクティブ領域が形成され、
前記複数のダミーアクティブ領域には、前記ＭＩＳＦＥＴが形成されておらず、
前記抵抗素子は、第１部分、第２部分、及び、第３部分を有し、
前記第１部分及び前記第２部分は、前記第３絶縁膜から露出されており、
前記第３部分は、前記第３絶縁膜で覆われており、
前記シリサイド層は、第１シリサイド層と第２シリサイド層を含み、
前記第１シリサイド層は、前記第１部分上に形成され、
前記第２シリサイド層は、前記第２部分上に形成され、
前記抵抗素子の対辺は、前記第１絶縁膜と平面的に重なるように形成され、
前記第１シリサイド層の一部及び前記第２シリサイド層の一部は、前記第１絶縁膜と平面的に重なるように形成され、
前記第１絶縁膜の膜厚は、前記第２絶縁膜の膜厚よりも厚いことを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１２に記載の半導体装置の製造方法において、
前記第２絶縁膜は、ＣＶＤ法によって形成された酸化シリコン膜を主成分として構成されることを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１３に記載の半導体装置の製造方法において、
前記第２絶縁膜は、ＣＶＤ法によって形成された酸化シリコン膜および熱酸化法によって形成された酸化シリコン膜からなることを特徴とする半導体装置の製造方法。
【請求項１５】
請求項１２に記載の半導体装置の製造方法において、
前記抵抗素子は、シリコン膜から形成されることを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１２に記載の半導体装置の製造方法において、
前記複数のダミーアクティブ領域は、島状、格子状、または、マトリクス状に形成されていることを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１２に記載の半導体装置の製造方法において、
前記抵抗素子の前記対辺は、前記ダミーアクティブ領域上には形成されないことを特徴とする半導体装置の製造方法。
【請求項１８】
請求項１２に記載の半導体装置の製造方法において、
前記抵抗素子は、静電保護回路の一部として用いられることを特徴とする半導体装置の製造方法。
【請求項１９】
請求項１８に記載の半導体装置の製造方法において、
前記半導体装置は、ＬＣＤドライバに適用されることを特徴とする半導体装置の製造方法。
【請求項２０】
請求項１２に記載の半導体装置の製造方法において、
前記ＭＩＳＦＥＴは、第１ＭＩＳＦＥＴと第２ＭＩＳＦＥＴを含み、
前記第１ＭＩＳＦＥＴは、前記半導体基板上に形成された第１ゲート絶縁膜と前記第１ゲート絶縁膜上に形成された第１ゲート電極を有し、
前記第１ゲート絶縁膜は、前記第２絶縁膜からなり、
前記第１ゲート電極と前記抵抗素子は、同層の導電膜で形成されることを特徴とする半導体装置の製造方法。
【請求項２１】
請求項２０に記載の半導体装置の製造方法において、
前記半導体装置は、前記半導体基板上に形成された第２ゲート絶縁膜と前記第２ゲート絶縁膜上に形成された第２ゲート電極を有する第２ＭＩＳＦＥＴを含み、
前記（ｄ）工程の後で、かつ、前記（ｅ）工程及び前記（ｆ）工程の前の工程において、前記第２ゲート絶縁膜が形成され、
前記第２ゲート電極は、前記第１ゲート電極及び前記抵抗素子と同層の前記導電膜で形成され、
前記第１ＭＩＳＦＥＴは、前記第２ＭＩＳＦＥＴよりも高い電源電圧で動作するＭＩＳＦＥＴであり、
前記第１ゲート絶縁膜の膜厚は、前記第２ゲート絶縁膜の膜厚よりも大きいことを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１に記載の半導体装置の製造方法において、
前記第２ゲート絶縁膜は、熱酸化法によって形成されることを特徴とする半導体装置の製造方法。
【請求項２３】
請求項１２に記載の半導体装置の製造方法において、
前記第２絶縁膜は、前記ダミーアクティブ領域上及び前記第１絶縁膜上に連続して形成されることを特徴とする半導体装置の製造方法。