【事件の表示】
　平成　６年特許願第５１３１７６号「マイクロコード・キャッシュ・システム」拒絶査定不服審判事件〔平成　６年　６月　９日国際公開、ＷＯ９４／１２９２９、平成　８年　４月３０日国内公表、特表平　８−５０４０４４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願の手続の経緯は次のとおりである。
出願　　　　　　　　　　平成５年１１月１０日（優先権主張１９９２年
　　　　　　　　　　　　１１月２３日、米国）
拒絶理由の通知　　　　　平成１６年２月１０日（起案日、同年２月２日）
意見書、補正書の提出　　平成１６年４月１３日
拒絶査定　　　　　　　　平成１７年１月２８日
同謄本発送（謄本送達）　平成１７年２月８日
審判請求　　　　　　　　平成１７年３月１０日
補正書の提出　　　　　　平成１７年４月１１日
拒絶理由の通知　　　　　平成１８年４月４日（起案日、同年３月２９日）
意見書、補正書の提出　　平成１８年６月２日
拒絶理由の通知　　　　　平成１８年７月１１日（起案日、同年７月４日）
意見書、補正書の提出　　平成１８年９月１１日
　
２．本願発明
　本願の請求項１に係る発明は、補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載された次の事項により特定されるものである。（以下、「本願発明」という。）
「ディジタル・システムが使用するマイクロコードを格納するキャッシュ・システムであって、
　前記ディジタル・システムが使用するマイクロコードのうち、第１のグループに属するマイクロコードを格納する読み出し専用メモリ（ＲＯＭ）と、
　前記マイクロコードのうち、第２のグループに属するマイクロコードのサブセクションを一時的に格納するランダム・アクセス・メモリ（ＲＡＭ）キヤツシユと、
　該ＲＡＭキャッシュにいずれのマイクロコードが記憶されているかを記憶しており、ＲＡＭキャッシュの内容が書き換えられるのに合わせて更新されるタグメモリと、
　前記マイクロコードを出力するためのマイクロコード要請を、前記ＲＯＭおよびＲＡＭキャッシュにもたらす内部アドレスバスと、
　前記マイクロコード要請を受けて前記ＲＯＭまたはＲＡＭキャッシュのいずれかから取り出されたマイクロコードの受け取りと、該受け取ったマイクロコードのデコードと、該デコードされたマイクロコードの実行と、該実行結果の出力とがパイプライン化されたデータパスと、
　前記デコードされたマイクロコードの実行に伴い、次に実行されるべきマイクロコードのアドレスは、前記データパスから来るのか、前記実行されたマイクロコード自体から来るのか、或いは単に次に位置するアドレスなのかを判定するネキストアドレスジェネレータと、
　該判定された次に実行されるべきアドレスに基づいて要請されるマイクロコードが、前記ＲＡＭキャッシュに記憶されているか否かを、前記タグメモリの記憶を用いて判別する制御論理回路と、
　前記内部アドレスバスを介してもたらされたマイクロコード要請に対応するマイクロコードが前記ＲＯＭに存在するか、あるいは前記制御論理回路が、前記マイクロコード要請に対応したマイクロコードが前記ＲＡＭキャッシュに存在すると判断したとき、前記ＲＯＭまたはＲＡＭキャッシュから出力されるマイクロコードを、前記データパスを介して、マイクロコードのデコード論理回路に出力するマルチプレックサと、
　当該キャッシュ・システムとは外部システムバスで結合され、前記第２のグループのマイクロコードを所定のブロックを単位として記憶している分離したメモリ素子と、
　前記制御論理回路が、前記次に実行されるべきアドレスに基づいて要請されるマイクロコードが前記ＲＡＭキャッシュに存在しないと判断したとき、該制御論理回路からの要請を受けて、前記マイクロコード要請に対応したマイクロコードが含まれるブロックを前記ＲＡＭキャッシュに転送するダイレクト・メモリ・アクセス・コントローラと、
　該ダイレクト・メモリ・アクセス・コントローラによる前記ＲＡＭキャッシュへの転送が完了するまで、該転送を行なうものを除く回路のクロックを休止するゲートを備えた主クロック・バッファと
　を備えるキャッシュ・システム。」
　
３．引用刊行物の発明
　原査定の拒絶の理由で引用されるとともに、当審が平成１８年３月２９日付けで通知した拒絶の理由に引用された、本願優先権主張日前に頒布された刊行物である特開昭６３−６８９３０号公報（以下、「刊行物１」という。）には、次の事項が記載されている。 
 ａ．「本発明の目的は、１チップマイクロプロセッサの性能低下および製造上の困難を招くことなく、マイクロプログラムの容量の増加をはかることにある。」（第２頁左上欄１４行〜１７行） 
 ｂ．「上記目的は、チップ上に性能を満足するための必要最小限の制御記憶ＲＯＭを置き、このＲＯＭ以外に格納されるマイクロプログラム容量に比較して小容量なチップ上に形成された制御記憶用のＲＡＭを持ち、このＲＡＭをチップ外に接続された大容量な制御記憶のキャッシュメモリとして使用するための制御部を同一チップ上に形成し、チップ外に接続された外部制御記憶をマイクロプログラムのバックアップとしてキャッシュメモリを介して高速にアクセスすることにより達成される。
…（中略）…
　しかし、コンピュータで処理されるプログラムで出現する命令の出現頻度を調べると、ロード，ストア，ブランチといった基本的な命令の出現頻度が極めて高く、出現頻度の高い順から上位２０命令程度が占めている実行時間が全プログラム時間の８０〜９０％となることが多い。
　ただし特定のアプリケーションプログラムにおいては、基本的な命令以外にも高い出現頻度が観測される場合もある。…（中略）…
　一般にどのプログラムにも共通して出現頻度が高い命令は、比較的マイクロプログラム容量は少なく、したがってマイクロプログラムもそれほど複雑ではない。
　以上のような特性を考えると、どのプログラムでも出現頻度が高く、高速性を特に要求される基本的な命令のマイクロプログラムは、チップ内の制御記憶ＲＯＭに格納することが望ましい。…（中略）…
　出現頻度が低い命令や特性のアプリケーションで出現頻度が高い命令については、チップ外の制御記憶に格納しておき、チップ内に形成したキャッシュ制御部により必要に応じてチップ内の制御記憶ＲＡＭに読み出して使用してもプロセッサの性能は低下することはない。なぜならばもともと出現頻度が少ない命令については、キャッシュメモリでミスヒットし外部制御記憶から読み出すことによるオーバヘッドの性能への影響は少なく、特定のアプリケーションで出現頻度が高い命令が一度キャッシュメモリに読み出されれば、以降ひきつづいて何度も使用されるため極めて高いヒット率が期待できるからである。」（第２頁左上欄下２行〜右下欄９行） 
ｃ．「第１図は、本発明の一実施例を示すブロック図である。１はマイクロプロセッサのチップを示し、制御記憶ＲＯＭ１０，制御記憶ＲＡＭ１１，キャッシュ制御部１２，μ−命令レジスタ１３，μ−シーケンサ１４，μ−命令デコーダ１５および命令処理ユニット１６から構成される。なおＲＡＭ１１とキャッシュ制御部１２とを合わせて制御記憶キャッシュ２０と呼ぶ。マイクロプロセッサのチップ１の外部には、外部制御記憶２が、μ−アドレスバス３１およびデータバス３２を介して接続される。
　第２図はマイクロプログラムが使用するメモリ空間のアドレスマップを示す。全マイクロアドレス空間は８ＫＷであり、マイクロアドレス（００００）１６〜（０７ＦＦ）１６は出現頻度が高い基本命令に割当てられ、チップ１内の制御記憶ＲＯＭ１０に格納される。…（中略）…（１０００）１６〜（１ＦＦＦ）１６は１０進演算命令，浮動小数点演算命令，特権命令，システム制御処理およびＲＡＳ（信頼性，可用性，サービス性）機能のためのマイクロプログラムに割当てられ、外部制御記憶２に格納される。」（第３頁左上欄２行〜右上欄２行）
ｄ．「μ−シーケンサ１４が出力するマイクロアドレスが（００００）１６〜（０ＦＦＦ）１６の範囲内であれば、制御記憶ＲＯＭ１０がイネーブルにされてＲＯＭ１０からマイクロ命令が出力され、μ−命令レジスタ１３にとりこまれる。このとき制御記憶キャッシュ２０は何ら動作せず、制御記憶ＲＡＭ１１はディスイネーブル状態である。
　マイクロアドレスが（１０００）１６〜（１ＦＦＦ）１６の範囲であれば、制御記憶ＲＯＭ１０はディスイネーブルにされ、制御記憶キャッシュ２０が動作を開始する。制御記憶キャッシュ制御部１２では、指定されたマイクロアドレスに対応するデータが制御記憶ＲＡＭ１１内に存在するかどうかを検索し、制御記憶ＲＡＭ１１内に存在しなければ、外部制御記憶２から該当するデータを読み出し、制御記憶ＲＡＭ１１に格納する。同時にデータはマイクロ命令として、μ−命令レジスタ１３にとりこまれる。指定されたマイクロアドレスに対応するデータがすでに制御記憶ＲＡＭ１１内に存在する場合には、外部制御記憶２からの読み出しは行わず、直接制御記憶ＲＡＭ１１からマイクロ命令データが出力され、高速にマイクロ命令の読み出しを行うことができる。」（第３頁右上欄２行〜左下欄３行） 
ｅ．「制御記憶ＲＡＭ１１の容量は５１２語であり、キャッシュ制御部１２では（１０００）１６〜（１ＦＦＦ）１６の４０９６語のエリアを５１２語の８つのブロックに分けて管理し、…（中略）…
　８つのブロックには、１つのプログラムで同時に使用される可能性が少ないマイクロ命令がグループ分けされて、第２図に示す如く各々のブロックに格納される。」（第３頁左下欄４行〜１３行）
　
ア．刊行物１の第１図に示された外部制御記憶２とバス（３１，３２）で接続された、マイクロプロセッサチップのシステムは、制御記憶キャッシュ２０を備えることからキャッシュ・システムといえる。ｄ．の記載から、前記制御記憶キャッシュ２０における制御記憶ＲＡＭ１１にはディジタル・システムが使用することが明らかなマイクロプログラム命令が格納される。
イ．制御記憶ＲＯＭ１０には、ｃ．の記載を参照すると、出現頻度の高い基本命令を割り当てる旨記載されており、前記基本命令は第１のグループに属するマイクロプログラムといえる。
ウ．制御記憶ＲＡＭ１１には、ｃ．ｄ．の記載を参照すると、浮動小数点演算命令やＲＡＳ機能のためのマイクロプログラムが、第２図に示されたように（１０００）１６〜（１ＦＦＦ）１６の範囲をブロックに分けてそれぞれ格納される。この範囲のマイクロプログラムのブロックのそれぞれは、第２のグループに属するマイクロプログラムのサブセクションに相当し、ＲＡＭ、キャッシュとあることから一時的に格納されることは自明の技術的事項である。
エ．ｄ．の記載と第１図を参照すると、μシーケンサ１４が出力するマイクロアドレスの範囲により、制御記憶ＲＯＭ１０または制御記憶ＲＡＭ１１からマイクロ命令データが読み出され、第１図にはμシーケンサ１４と、制御記憶ＲＯＭ、制御記憶ＲＡＭ（キャッシュ制御部を介して）が内部バスで接続されているのがみてとれ、この内部バスを通してμシーケンサ１４が前記マイクロアドレスを出力すると解される。よって、マイクロプログラムを出力するためのマイクロプログラム指定を、前記ＲＯＭおよび前記ＲＡＭキャッシュにもたらす内部アドレスバスが読み取れる。
オ．ｄ．の記載と第１図を参照すると、前記エ．におけるマイクロプログラムの読み出しは、マイクロアドレスの範囲により、制御記憶ＲＯＭがイネーブルの時は制御記憶ＲＡＭはディスイネーブル状態であり、制御記憶ＲＡＭがイネーブルの時は制御記憶ＲＯＭはディスイネーブル状態であり、読み出されたマイクロ命令は、第１図に示された接続を介して、μ−命令レジスタ１３にとりこまれ、デコーダ１５でデコードされ、命令処理ユニット１６で命令が実行（命令処理）され、実行結果が出力されると解される。第１図には、制御記憶ＲＯＭ１０と制御記憶ＲＡＭ１１とμ−命令レジスタ１３とデコーダ１５と命令処理ユニット１６とが接続されたデータのパス（データの経路）が示されており、命令処理ユニットの実行結果の出力が、少なくとも命令処理ユニットと接続されていることは自明である点をふまえると、データのパスとして、マイクロプログラム命令指定を受けて前記ＲＯＭまたはＲＡＭキャッシュのいずれかから取り出されたマイクロプログラム命令の受け取りと、該受け取ったマイクロプログラム命令のデコードと、該デコードされたマイクロプログラム命令の実行と、該実行結果の出力とが接続されたデータパスに相当するパスが読み取れる。
カ．ｄ．の記載を参照すると、μ−シーケンサ１４が出力するマイクロアドレスの範囲に基づいて制御記憶ＲＯＭ、制御記憶ＲＡＭからマイクロ命令が出力される旨記載されていることから、マイクロアドレスに基づいてマイクロ命令が出力されるシーケンス（順序）が繰り返されて、順次に次のマイクロアドレスを発生することが示されているから、μ−シーケンサ１４は、シーケンスに順次マイクロアドレスを発生するアドレス発生部（ネキストアドレスジェネレータ）を有することが読み取れる。そして、次に実行されるべきマイクロプログラム命令のアドレスを生成する態様は複数あることは技術的常識であり、例えば、デコーダ１５の出力と命令処理の結果と、外部からの割込の状況などをみて判定され、μシーケンサ１４のネキストアドレスジェネレータにより出力され、少なくとも、μシーケンサ１４においてアドレスはプラス１され歩進して出力する機能を有し、よって、単に次に位置するアドレスを次に実行されるべきアドレスとして出力する場合が含まれる。
キ．キャッシュ制御部１２は、ｄ．の記載を参照すると、マイクロアドレスの範囲に基づいて、指定されるマイクロアドレスに対応するデータ（マイクロ命令データ）を、制御記憶ＲＯＭから読み出すか、制御記憶ＲＡＭから読み出すか判別していることが読み取れる。
ク．第１図を参照すると、制御記憶ＲＡＭと制御記憶ＲＯＭのデータ出力側では、２つのデータバスが結合されて１つの共通のデータバスとなりμ−命令レジスタ１３に出力されているのがみてとれる（この２つのデータバスと１つの共通のデータバスからなる結合部を、以下前記ＲＡＭとＲＯＭの「共通出力部」と呼ぶ。）。この共通出力部は、ｄ．の記載を参照すると、マイクロアドレスが（００００）１６〜（０ＦＦＦ）１６の範囲内であれば、制御記憶ＲＯＭ１０がイネーブルにされてＲＯＭ１０からマイクロ命令が出力されてμ−命令レジスタ１３にとりこまれ（デコーダ１５に与えられることは自明）、このとき制御記憶キャッシュ２０は何ら動作せずに制御記憶ＲＡＭ１１はディスイネーブル状態であり、
　マイクロアドレスが（１０００）１６〜（１ＦＦＦ）１６の範囲であれば、制御記憶キャッシュ２０の制御記憶キャッシュ制御部１２において、指定されたマイクロアドレスに対応するデータが制御記憶ＲＡＭ１１内に存在する場合には、制御記憶ＲＡＭ１１からマイクロ命令データが出力され、この時、制御記憶ＲＯＭ１０はディスイネーブルにされ、要するに、前記共通出力部は、制御記憶ＲＯＭと制御記憶ＲＡＭのマイクロ命令データを、択一的に、データパスにおいてデコーダ１５に出力する共通出力部であるといえる。
ケ．第１図、ｃ．の記載を参照すると、外部制御記憶２は、マイクロプロセッサのシステムと、μ−アドレスバス３１及びデータバス３２で結合され、第２図、ｅ．の記載を参照すると、マイクロプログラム命令を所定のブロック単位として記憶している、前記キャッシュシステムとは分離したメモリ素子といえる。
コ．制御記憶キャッシュ制御部１２には、ｄ．の記載を参照すると、指定されたマイクロアドレスに対応するデータが制御記憶ＲＡＭ１１内に存在するかどうかを検索し、制御記憶ＲＡＭ１１内に存在しなければ、外部制御記憶２から該当するデータを読み出し、制御記憶ＲＡＭ１１に格納することから、この転送に係る転送制御部を備えることが読み取れる。
　
　ア．乃至コ．の点をふまえると、刊行物１には、１チップマイクロプロセッサの性能低下および製造上の困難を招くことなく、マイクロプログラムの容量の増加をはかることを目的とした次の発明（以下、「刊行物１の発明」という。）が記載されていると認められる。
「ディジタル・システムが使用するマイクロプログラム命令を格納するキャッシュ・システムであって、
　前記ディジタル・システムが使用するマイクロプログラム命令のうち、第１のグループに属するマイクロプログラム命令を格納する読み出し専用メモリ（制御記憶ＲＯＭ１０）と、
　前記マイクロプログラム命令のうち、第２のグループに属するマイクロプログラム命令のサブセクションを一時的に格納するランダム・アクセス・メモリ（制御記憶ＲＡＭ１１）キヤツシユと、
　前記マイクロプログラム命令を出力するためのマイクロプログラム命令指定を、前記ＲＯＭおよびＲＡＭキャッシュにもたらす内部アドレスバスと、
　前記マイクロプログラム命令指定を受けて前記ＲＯＭまたはＲＡＭキャッシュのいずれかから取り出されたマイクロプログラム命令の受け取りと、該受け取ったマイクロプログラム命令のデコードと、該デコードされたマイクロプログラム命令の実行と、該実行結果の出力とが接続されたデータパスと、
　前記デコードされたマイクロプログラム命令の実行に伴い、次に実行されるべきマイクロプログラム命令のアドレスは、少なくとも単に次に位置するアドレスなのかを判定するネキストアドレスジェネレータ（マイクロシーケンサが備える）と、
　該判定された次に実行されるべきアドレスに基づいて指定されるマイクロプログラム命令が、前記ＲＡＭキャッシュに記憶されているか否かを、判別する制御記憶キャッシュ制御部１２と、
　前記内部アドレスバスを介してもたらされたマイクロプログラム命令指定に対応するマイクロプログラム命令が前記ＲＯＭに存在するか、あるいは前記制御記憶キャッシュ制御部１２が、前記マイクロプログラム命令指定に対応したマイクロプログラム命令が前記ＲＡＭキャッシュに存在すると判断したとき、前記ＲＯＭまたはＲＡＭキャッシュから出力されるマイクロプログラム命令を、前記データパスを介して、マイクロプログラム命令のμ−命令レジスタを介してデコーダに出力する共通出力部と、
　当該キャッシュ・システムとは外部システムバスで結合され、前記第２のグループのマイクロプログラム命令を所定のブロックを単位として記憶している分離したメモリ素子（外部制御記憶２）と、
　前記制御記憶キャッシュ制御部１２が、前記次に実行されるべきアドレスに基づいて指定されるマイクロプログラム命令が前記ＲＡＭキャッシュに存在しないと判断したとき、該制御記憶キャッシュ制御部１２からの指定を受けて、前記マイクロプログラム命令指定に対応したマイクロプログラム命令が含まれるブロックを前記ＲＡＭキャッシュに転送する転送制御部と、
　を備えるキャッシュ・システム。」
　
　同じく、原査定の拒絶の理由で引用されるとともに、当審が平成１８年３月２９日付けで通知した拒絶の理由に引用された、本願優先権主張日前に頒布された刊行物である、特開昭５３−１２２３８号公報（以下、「刊行物２」という。）には、第１図〜第２図を用いて、次の事項が記載されている。
Ａ．「書換え可能な制御記憶装置を備えた電子計算機では現在、前記制御記憶装置にマイクロ命令を書込む場合、プログラム実行以前にあらかじめ必要なマイクロ命令を制御記憶装置に全部書込んでおり、プログラムの実行を止めることなく連続して実行可能なマイクロ命令は制御記憶装置の容量によつて制限をうけている。したがつて、基本部分で実行可能な命令以外の命令を拡張する場合、たとえばＦＯＲＴＲＡＮ実行用の拡張命令を増設する場合、前記の拡張命令を同時に実行させるためには制御記憶装置の容量の増加を招き、原価的に上昇をきたし、実装上においても実装スペースを増加させ、多くの不都合を生じるものであつた。 
　この発明の目的とするところは上記の如き従来の問題点を除去するものであり、拡張命令を実行すべきマイクロ命令群をあらかじめ特定アドレス単位ごとにブロック別に主記憶装置内に保持し、命令使用時に主記憶装置から遂次、制御記憶装置に格納することによつて制御記憶装置の容量を増加させないで多種類の拡張された命令群が連続して実行可能となる効果を有する制御記憶装置の書込み方式を提供することにある。」（第１頁左下欄下２行〜第２頁左上欄４行） 
Ｂ．「この発明の要点は以下の点にある。すなわちアプリケーション別に拡張命令を分割しそれらの拡張命令を実行するマイクロ命令群をブロック単位で主記憶装置に格納しておく、拡張命令機構には１ブロック分の書換え可能な制御記憶装置と現在この制御記憶装置に格納されているマイクロ命令群のブロック番号を示すブロック・アドレス・レジスタを持ち、命令実行時にブロック番号を含んだ一連のマイクロ命令アドレスによつて指定されたマイクロ命令が、前記制御記憶装置内に格納されているか否か調べ、格納されている場合は、その時マイクロ命令を読出し実行する。格納されていない場合には、ブロック番号に対応した主記憶装置内の特定アドレスからブロック単位に制御記憶装置に格納させて命令を実行することを特徴とするものである。」（第２頁左上欄５行〜右上欄２行） 
Ｃ．「次に本発明の実施例につき図面を用いて詳細に説明する。 
　第１図は本発明の一実施例である拡張命令機構の接続構成図を示すものである。拡張命令機構１は中央処理装置２に内臓され、メモリ・バス４によつて主記憶装置３と接続されている。第２図は制御記憶装置周辺のブロック図を示すものである。中央処理装置２には制御記憶装置として基本命令あるいは、命令のイニシエーション、割込み処理等の命令実行に必要な基本的な制御を行なうマイクロ命令ルーチンを格納するための１ブロック（５１２語)の読出し専用メモリＲＯＭ５があり、また、マイクロ命令のアドレスを指定する１２ビットの制御アドレス・レジスタ６をもつ。」（第２頁右上欄３行〜下２行） 
Ｄ．「拡張命令機構には制御記憶装置として拡張命令を実行するマイクロ命令を格納する１ブロック(５１２語)のＲＡＭ８があり、また前記制御アドレス・レジスタ６の上位３ビットに対応するブロック・アドレス・レジスタ７をもつ。ＲＡＭ８内のマイクロ命令を指定するマイクロ命令アドレスは、前記制御アドレス・レジスタ６の下位９ビットにより指定され、マイクロ命令の書換えはメモリ・バス４を使用して行なわれる。 
 　拡張命令はアプリケーション別に５１２語単位にブロック分けされる。中央処理装置２内の制御アドレス・レジスタ６の上位３ビットにより８つのブロックに分割される。最初のブロック０は主として基本命令を実行するマイクロ命令よりなり、中央処理装置２内のＲＯＭ５に格納されている。したがつて、この部分は書き換えられることなく常に実行可能である。ブロック１〜ブロック７までは拡張命令用のマイクロ命令で構成され通常ブロック単位で主記憶装置５の特定アドレスに格納されていて、該当する拡張命令実行以前あるいは実行中にブロック単位でＲＡＭ８に格納される。」（第２頁右上欄２０行〜右下欄４行） 
Ｅ．「中央処理装置２が拡張命令を読出すとＲＯＭ５内に格納されているイニシエーションルーチンの先頭でブロック・アドレス・レジスタ７の内容を読出し前記拡張命令に対応したブロックがＲＡＭ８に格納されているか否か調べる。ＲＡＭ８に何も書込まれていない場合はブロック・アドレス・レジスタ７は０を示す。対応したブロックがＲＡＭ８に書込まれている場合には、ＲＡＭ８からマイクロ命令を読出し実行する。対応したブロックがＲＡＭ８に書込まれていない場合には、ブロック・アドレス・レジスタ７に使用したいブロックのブロック・アドレスを書き込むことによつて、ＤＭＡ転送(ＣＰＵを介さず直接メモリをアクセスする)により対応したブロックを主記憶装置３からＲＡＭ８に書込み実行する。このように同ープログラム中に拡張命令を多種類にわたつて使用したい場合には、拡張命令をブロック分けすることにより小容量の制御記憶装置で連続的にこれらの命令を実行できる。」（第２頁右下欄４行〜第３頁左上欄４行） 
　
（ａ）刊行物２の、中央処理装置２内の拡張命令機構１は、第２図に示された様に、ＲＯＭ５と、拡張命令を実行するマイクロ命令を格納するＲＡＭ８と、制御アドレスレジスタ６と、ブロック・アドレス・レジスタ７とを有し、前記ＲＡＭ８は、中央処理装置２内に設けられた高速な記憶装置であると解され、Ｂ．の記載から主記憶装置内の特定アドレスからブロック単位にマイクロ命令を格納するものであるから、ＲＡＭキャッシュといえる。
（ｂ）前記ブロック・アドレス・レジスタ７は、Ｂ．の記載を参照するとマイクロ命令群のブロック番号を示すブロック・アドレスを持ち、Ｄ．の記載を参照すると、制御アドレス・レジスタ６の上位３ビットに対応するブロック・アドレス・レジスタ７であり、このブロック・アドレス・レジスタ７の上位３ビットはブロック番号を表し、分割されたそれぞれのブロックと対応付けられているのが読み取れる。
　ＲＡＭ８への主記憶装置３からの書込み（更新）については、Ｅ．の記載を参照すると、中央処理装置２が拡張命令を読出すとＲＯＭ５内に格納されているイニシエーションルーチンの先頭でブロック・アドレス・レジスタ７の内容が読出され、前記拡張命令に対応したブロックがＲＡＭ８に格納されているか否か調べ、ＲＡＭ８に対応したブロックが書込まれている場合には、ＲＡＭ８からマイクロ命令を読出し実行し、対応したブロックがＲＡＭ８に書込まれていない場合には、ブロック・アドレス・レジスタ７に使用したいブロックのブロック・アドレスを書き込むことによつて、ＤＭＡ転送(ＣＰＵを介さず直接メモリをアクセスする)により対応したブロックを主記憶装置３からＲＡＭ８に書込み実行する。
　以上のことから、前記ブロック・アドレス・レジスタ７はキャッシュの状態を示す「タグメモリ」に相当し、前記ブロック・アドレス・レジスタ７の内容は、使用したいブロックのブロック・アドレスを書き込むことによつて、対応したブロックを主記憶装置３からＲＡＭ８（ＲＡＭキャッシュ）に書込むので、ＲＡＭキャッシュの内容が書き換えられるのに合わせて前記レジスタ７の内容が更新されるといえる。
　よって、刊行物２には、「ＲＡＭキャッシュにいずれのマイクロ命令（マイクロコード）が記憶されているかを記憶しており、ＲＡＭキャッシュの内容が書き換えられるのに合わせて更新されるタグメモリ」に相当する事項が開示されている。
（ｃ）再度Ｅ．の記載を参照すると、ブロック・アドレス・レジスタ７の内容を読出し前記拡張命令に対応したブロックがＲＡＭキャッシュ８に格納されているか否か調べることから、判定された次に実行されるべきアドレスに基づいて指定されるマイクロ命令（マイクロコード）が、前記ＲＡＭキャッシュに記憶されているか否かを判別するのに、「ブロック・アドレス・レジスタ７（タグメモリ）の記憶を用いて」判別するものが読み取れる。
　
　同じく、原査定の拒絶の理由で引用されるとともに、当審が平成１８年３月２９日付けで通知した拒絶の理由に引用された、本願優先権主張日前に頒布された刊行物である特開昭６３−１１６２３６号公報（以下、「刊行物３」という。）には、次の記載がある。 
あ．「例えば、命令読出しは、オペランド読み書きも、マイクロ命令読出しもない時に行なわれる。これは、先に処理の行なわれている命令に関するメモリアクセスを優先的に行うことにより、パイプライン処理を効率よく行うためである。」（第６頁右上欄１１行〜１６行） 
い．第１図には、ＲＯＭの出力側に、セレクタ３００９、３０１０が示されている。
　
４．対比・判断 
  本願発明と刊行物１の発明とを対比すると、
（ア）刊行物１の発明の「マイクロプログラム命令」、「指定」、「制御記憶キャッシュ制御部」「μ−命令レジスタとデコーダ」は、それぞれ、本願発明の「マイクロコード」、「要請」「制御論理回路」「デコード論理回路」と実質的な差異はない。
（イ）本願発明の「パイプライン化されたデータパス」は、上位概念では接続されたデータパスであるから、刊行物１の発明の「接続されたデータパス」である点と共通している。
（ウ）本願発明の、ネキストアドレスジェネレータに関して、デコードされたマイクロコードの実行に伴い、次に実行されるべきマイクロコードのアドレスは、「前記データパスから来るのか、前記実行されたマイクロコード自体から来るのか、或いは単に次に位置するアドレスなのかを判定するネキストアドレスジェネレータ」は、上位概念では「少なくとも単に次に位置するアドレスなのかを判定するネキストアドレスジェネレータ」である点で刊行物１の発明と共通している。
（エ）本願発明の前記「タグメモリの記憶を用いて判別する制御論理回路」は、上位概念では判別する制御論理回路であるから、刊行物１の発明の「判別する制御記憶キャッシュ制御部」と共通している。
（オ）本願発明の「マルチプレクサ」は、複数の入力から選択して共通の出力部に出力する共通出力部とみれるから、上位概念では刊行物１の発明の「共通出力部」と共通する。
（カ）本願発明の「ダイレクト・メモリ・アクセス・コントローラ」は、上位概念では転送制御部であるから、刊行物１の発明の「転送制御部」と共通する。
　（ア）乃至（カ）の点をふまえると、本願発明と刊行物１の発明とは、次の構成を備えた発明である点では一致し、そして、次の点で相違している。
〈一致点〉
「ディジタル・システムが使用するマイクロコードを格納するキャッシュ・システムであって、
　前記ディジタル・システムが使用するマイクロコードのうち、第１のグループに属するマイクロコードを格納する読み出し専用メモリ（ＲＯＭ）と、
　前記マイクロコードのうち、第２のグループに属するマイクロコードのサブセクションを一時的に格納するランダム・アクセス・メモリ（ＲＡＭ）キヤツシユと、
　前記マイクロコードを出力するためのマイクロコード要請を、前記ＲＯＭおよびＲＡＭキャッシュにもたらす内部アドレスバスと、
　前記マイクロコード要請を受けて前記ＲＯＭまたはＲＡＭキャッシュのいずれかから取り出されたマイクロコードの受け取りと、該受け取ったマイクロコードのデコードと、該デコードされたマイクロコードの実行と、該実行結果の出力とが接続されたデータパスと、
　前記デコードされたマイクロコードの実行に伴い、次に実行されるべきマイクロコードのアドレスは、単に次に位置するアドレスなのかを判定するネキストアドレスジェネレータと、
　該判定された次に実行されるべきアドレスに基づいて要請されるマイクロコードが、前記ＲＡＭキャッシュに記憶されているか否かを、判別する制御論理回路と、
　前記内部アドレスバスを介してもたらされたマイクロコード要請に対応するマイクロコードが前記ＲＯＭに存在するか、あるいは前記制御論理回路が、前記マイクロコード要請に対応したマイクロコードが前記ＲＡＭキャッシュに存在すると判断したとき、前記ＲＯＭまたはＲＡＭキャッシュから出力されるマイクロコードを、前記データパスを介して、マイクロコードのデコード論理回路に出力する共通出力部と、
　当該キャッシュ・システムとは外部システムバスで結合され、前記第２のグループのマイクロコードを所定のブロックを単位として記憶している分離したメモリ素子と、
　前記制御論理回路が、前記次に実行されるべきアドレスに基づいて要請されるマイクロコードが前記ＲＡＭキャッシュに存在しないと判断したとき、該制御論理回路からの要請を受けて、前記マイクロコード要請に対応したマイクロコードが含まれるブロックを前記ＲＡＭキャッシュに転送する転送制御部と、
　　を備えるキャッシュ・システム。」
　
〈相違点１〉本願発明が、「ＲＡＭキャッシュにいずれのマイクロコードが記憶されているかを記憶しており、ＲＡＭキャッシュの内容が書き換えられるのに合わせて更新されるタグメモリ」を備えるのに対し、刊行物１の発明はそのような構成を備えることは開示されていない点。
〈相違点２〉データパスが、本願発明は「パイプライン化されたデータパス」であるのに対し、刊行物１の発明は、接続されたデータパスである点。
〈相違点３〉ネキストアドレスジェネレータが、デコードされたマイクロコードの実行に伴い、次に実行されるべきマイクロコードのアドレスは、単に次に位置するアドレスなのかを判定するに関し、本願発明は、「データパスから来るのか、実行されたマイクロコード自体から来るのか」を判定するのに対し、刊行物１の発明は、そのような判定については開示がない点。
〈相違点４〉制御論理回路が、判定された次に実行されるべきアドレスに基づいて要請されるマイクロコードが、前記ＲＡＭキャッシュに記憶されているか否かを判別するのが、本願発明は、「タグメモリの記憶を用いて」判別するのに対し、刊行物１の発明は、タグメモリの記憶を用いることは開示されていない点。
〈相違点５〉 マイクロコードのデコード論理回路に出力する共通出力部が、本願発明は「マルチプレックサ」であるのに対し、刊行物１の発明はマルチプレックサを備えていない点。
〈相違点６〉転送制御部が、本願発明では「ダイレクト・メモリ・アクセス・コントローラ」であるのに対し、刊行物１の発明は、ダイレクト・メモリ・アクセス・コントローラであることは開示されていない点。
〈相違点７〉本願発明は、「ダイレクト・メモリ・アクセス・コントローラによる前記ＲＡＭキャッシュへの転送が完了するまで、該転送を行なうものを除く回路のクロックを休止するゲートを備えた主クロック・バッファ」を備えるのに対し、刊行物１の発明は、そのような開示がされていない点。
　
相違点についての当審判断
〈相違点１〉について
　刊行物２には、（ａ）、（ｂ）において述べたように、タグメモリを用いるキャッシュ技術が示されている。即ち、制御アドレスレジスタの上位３ビットを格納したブロックアドレスレジスタ７について記載され、「ＲＡＭキャッシュにいずれのマイクロコードが記憶されているかを記憶しており、ＲＡＭキャッシュの内容が書き換えられるのに合わせて更新されるタグメモリ」に相当する技術が示されている。刊行物２は、本願発明と技術分野が共通するキャッシュ技術に関するものであって、前記タグメモリの技術は当業者が任意に参酌できる関係にあるから、刊行物１の発明において、ＲＡＭキャッシュにいずれのマイクロコードが記憶されているかを記憶しており、ＲＡＭキャッシュの内容が書き換えられるのに合わせて更新されるタグメモリを備えることは、前記刊行物２のタグメモリの技術を参酌することにより当業者が容易になし得ることである。
〈相違点２〉について
　マイクロプロセッサ(MPU)の高速化手法の一つとしてパイプラインがあることは本願優先権主張日前に周知であり、パイプラインとしてマイクロプロセッサにおけるパイプライン化されたデータパスは、本願優先権主張日前に周知の技術である。例えば、特開平２−１４０８３０号公報には、「本発明はパイプライン化した中央演算処理装置のどれにも有用である。」（第４頁右上欄９乃至１０行）、「この中央演算処理装置１０はマイクロコーデッド式であり、制御記憶装置２２を使用する。…（中略）…制御記憶装置２２からの出力部はマイクロ命令バス２６（本例では、５０ビット幅）であり、バス２６の１６ビットはマイクロシーケンサ２３の入力部２７に接続していて入口点をたどる順序でマイクロ命令のアドレスを与えると共にマイクロ記憶装置アドレス指定の制御を行う。マイクロ命令バス２６の残りの３４ビットは実行ユニット２１および中央演算処理装置１０の他の部分への制御入力２８として用いられる。」（第４頁左下欄９行〜右下欄９行）と記載され、ＦＩＧ．１、ＦＩＧ．３を参照すると、マイクロ命令バス２６が入力部２７のバスと、バス２８に分岐し、バス２８は、実行ユニット２１，メモリ管理ユニット３０に接続されているのが示され、前記バス２６〜２８に現れるデータとして、「第４図には、制御記憶装置の出力部にはバス２８に現われるマイクロ命令ワード、特に３４ビット部分のフォーマットも示してある。…（中略）…復号されて実施されるべき特定の動作を定める。」と記載されている。前記第４図のフォーマットのワードは（デコーダで）復号もされるデータであり、前記パイプライン化した中央演算処理装置１０におけるものである点をふまえると、ＦＩＧ．１、ＦＩＧ．３のバス経路から、パイプライン化されたデータパスが読み取れる。
　刊行物１の発明において、接続されたデータパスを、例えば、高速化を目的として「パイプライン化されたデータパス」とすることは、前記マイクロプロセッサ(MPU)の高速化手法の一つとして周知のパイプラインの技術を参酌することにより当業者が容易になし得ることである。
〈相違点３〉について
　次に実行されるべきマイクロコードのアドレスは、単に次に位置するアドレスなのかを判定するに関し、データパスから来るのか、実行されたマイクロコード自体から来るのかを判定することは、本願優先権主張日前に周知の事項にすぎない。
　即ち、例えば、前記特開平２−１４０８３０号公報には、前掲のように、制御記憶装置２２から５０ビット幅でマイクロ命令がマイクロ命令バス２６に出力され、このマイクロ命令バス２６の５０ビット幅のうちの１６ビットはマイクロシーケンサ２３の入力部２７に入力されて、次のマイクロ命令のアドレスを与える旨記載され、マイクロ命令バス２６の残りの３４ビットは、実行ユニット２１および中央演算処理装置１０の他の部分への制御入力２８として用いられ、ＦＩＧ．１、ＦＩＧ．３を参照すると、実行ユニット２１、メモリ管理ユニット３０、内部バス４１、インストラクションユニット２０、ディスパッチバス２５の経路をへて、マイクロシーケンサに入力され、マイクロシーケンサの中のマルチプレクサ７０において、前記１６ビットやマイクロスタック７５などからの入力との間でマルチプレクス（選択）されてプログラムカウンタ８５に入力され、プログラムカウンタ８５の出力が制御記憶２２に与えられるのが示されており、よって、次に実行されるべきマイクロコードのアドレスは、データパスから来るのか、実行されたマイクロコード自体から来るのかを判定することに相当する技術が読み取れる。また、前記のバス２６の１６ビットはマイクロシーケンサ２３の入力部２７に接続されて入口点をたどる順序でマイクロ命令のアドレスを与えることから、マイクロシーケンサ２３内に有り、カウント（歩進）することが自明であるプログラムカウンタ８５が、入口点から開始して歩進し、その出力をアドレスとして制御記憶に出力することが読み取れ、このカウント（歩進）はプログラムカウンタとして通常のものであり、この歩進するプログラムカウンタ８５から出力されるアドレスは、単に次に位置するアドレスに相当する。したがって、次に実行されるべきマイクロコードのアドレスは、単に次に位置するアドレスなのか、データパスから来るのか、実行されたマイクロコード自体から来るのかを判定することにあたる周知技術が示されている。
　刊行物１の発明において、ネキストアドレスジェネレータが、デコードされたマイクロコードの実行に伴い、次に実行されるべきマイクロコードのアドレスは、単に次に位置するアドレスなのかを判定するに関し、「データパスから来るのか、実行されたマイクロコード自体から来るのか」を判定することは、前記周知技術を参酌することにより、当業者が容易になし得ることである。
〈相違点４〉について
　刊行物２には、前記（ｃ）で既述のように、次に実行されるべきアドレスに基づいて要請されるマイクロコードがＲＡＭキャッシュに記憶されているか否かを判別するのに、「タグメモリの記憶を用いて」判別する技術が示されている。また、〈相違点１〉で既述のように、タグメモリの技術を参酌するのに合わせてこれを用いることは当然の設計的事項である。
　刊行物２の発明において、制御論理回路が、判定された次に実行されるべきアドレスに基づいて要請されるマイクロコードが、前記ＲＡＭキャッシュに記憶されているか否かを判別するのに、「タグメモリの記憶を用いて」判別することは、前記刊行物２に示された技術を参酌することにより、当業者が容易になし得ることである。
〈相違点５〉について
　２つのデータの入力から共通の出力部に選択的に出力するために、マルチプレクサを用いることは本願優先権主張日前に周知の技術である（例えば、特開平３−２７３３３６号公報第１図のマルチプレクサ３、刊行物３［特開昭６３−１１６２３６号公報］第１図セレクタ３００９，セレクタ３０１０、特開平３−１９６２３３号公報第１図マイクロ命令セレクタ４９参照。）。
　刊行物１の発明において、マイクロコードのデコード論理回路に出力する共通出力部として、「マルチプレックサ」を用いることは、前記周知の技術を参酌することにより、当業者が容易になし得ることである。
〈相違点６〉について
　刊行物２には、Ｅ．の記載を参照すると、対応したブロックを主記憶装置からＲＡＭキャッシュに書込み実行するのにＤＭＡ転送（ＣＰＵを介さず直接メモリをアクセスする）を用いる旨記載されており、転送制御部が、ＤＭＡ（ダイレクト・メモリ・アクセス）コントローラであるものが開示されている。
　刊行物１の発明において、転送制御部を「ダイレクト・メモリ・アクセス・コントローラ」とすることは、刊行物２の前記事項を参酌することにより当業者が容易になし得ることである。
〈相違点７〉について
　キャッシュ技術において、ダイレクト・メモリ・アクセス・コントローラによるＲＡＭキャッシュへの転送が完了するまで、該転送を行なうものを除く回路のクロックを休止するゲートを備えた主クロック・バッファの技術は、本願優先権主張日前周知の技術にすぎない。 
 　例えば、本願優先権主張日前に頒布された刊行物である特開平３−７１２４５号公報の［従来の技術］の項には、第４図、第５図に関連して、「主記憶装置２内の複数アドレスのデータ毎に一つのブロックを構成し、プロセッサ１がキャッシュメモリ３をリードミスヒットした時、主記憶装置２から当該データの所属するブロック内の全データをキャッシュメモリ３へブロック転送により書き込むようにしている。」（第２頁右上欄８行〜１３行）、「プロセッサ１はクロック制御部６より送られてくる実効クロック抑止信号ＩＣＫＳＰにより実効クロックを止めて、すべてのデータ転送が終わるまで、待っていなければならない。」（第２頁右下欄４行〜８行）と記載されており、従来技術に関連する第４図には、前記の実効クロック抑止信号ＩＣＫＳＰにより実効クロックを止めるための具体的な回路は図示されていないが、この回路は、第１図、第２図の実効クロックを抑止する回路、即ち、実効クロック抑止信号とシステムクロックが入力されて実効クロックが出力される実効クロック出力手段１１ａやＡＮＤ回路２１ｂが具体的な回路として用いられていると解される。そして、前記実効クロック抑止信号とシステムクロックが入力され実効クロックが出力される実効クロック出力手段１１ａ、ＡＮＤ回路２１ｂは、転送を行なうものを除く回路のクロックを休止するゲートを備えた主クロック・バッファに相当するものである。また、前記プロセッサ１の実効クロックを抑止して、主記憶装置２から当該データの所属するブロック内の全データをキャッシュメモリ３へブロック転送により書き込みを行うブロック転送には、ダイレクト・メモリ・アクセス（ＤＭＡ）転送が含まれ、ダイレクト・メモリ・アクセス・コントローラによることも制御の常識と認められる。 
　刊行物１の発明において、制御記憶キャッシュ制御部１２が外部制御記憶２から該当するデータを読み出し、制御記憶ＲＡＭ１１に格納し、あるいは、同時にデータがマイクロ命令として、μ−命令レジスタ１３にとりこまれるまで、マイクロプロセッサは、待つことになるので、前記読み出し、格納、とりこみに影響しない動作を休んだり止めることができると解される。刊行物１の発明と共通のキャッシュシステムの技術として、データ転送が終わるまでクロックを抑止する技術は前記のように周知であるから、ダイレクト・メモリ・アクセス・コントローラによる前記ＲＡＭキャッシュへの転送が完了するまで、該転送を行なうものを除く回路のクロックを休止するゲートを備えた主クロック・バッファを備えることは、前記周知の技術を参酌することにより、当業者が容易になし得ることである。 
　
　しかも、本願発明により奏する効果も、刊行物１の発明において、刊行物２の発明、及び刊行物３の発明乃至周知技術を組み合わせることにより当然予想される範囲内のもので格別顕著なものとも認められない。 
　したがって、本願発明は、前記引用刊行物に記載された発明及び周知技術に基いて、当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。 
　
５．特許法第３６条違背について
〈拒絶理由の概要〉
　当審が平成１８年７月４日付けで通知した拒絶の理由の概略は次のとおりである。
　
「　　　　　　　　　　　　　理由
　この出願は、発明の詳細な説明及び特許請求の範囲の記載が下記の点で不備であり、特許法第３６条第４項若しくは第５項及び第６項に規定する要件を満たしていない。 
 　　　　　　　　　　　　　　　　　記 
…（中略）…  　 
４．請求項１における「ネキスト・アドレス・ジェネレータ」の構成が不明確である。 
 　請求項１には、「前記マイクロコード要請を受けて前記ＲＯＭまたはＲＡＭキャッシュのいずれかから取り出されたマイクロコードをデコードして実行することにより、データが現われるデータバスと、マイクロコードの実行に伴い、次に実行されるべきマイクロコードのアドレスは、前記データパスから来るのか、前記実行されたマイクロコード自体から来るのか、或いは単に次に位置するアドレスなのかを判定するネキストアドレスジェネレータ」と記載されているが、 
 　発明の詳細な説明との対応が明確でなく、また、意味する内容も不明である。つまり、 
 　ネキスト・アドレス・ジェネレータが「判定」することは発明の詳細な説明のどこに具体的に記載されているのか対応が不明である。デコード論理とは別の、ネキスト・アドレス・ジェネレータが、どのデータを基にどの理論でどうして判定できるのか不明である。 
 　また、「前記データパスから来るのか、前記実行されたマイクロコード自体から来るのか、或いは単に次に位置するアドレスなのか」は、発明の詳細な説明の記載である前記２．（Ｃ）〜（Ｄ）の記載と、より詳細に説明されてはいないが対応しているものの、これは、単に従来のアドレス生成に用いられるデータの出所（レジスタに格納された例えばアドレスを変位させるデータ、マイクロコードのデータ（オペランド）（これらのデータはアドレス計算に用いられることがある）、あるいはプログラムカウンタをプラス１して歩進すること）を指しているようにみえるが、従来のアドレス生成と相違するところがあるのかないのか不明である。 
 　 
５．前記４．において言及した従来のアドレス生成に関連し、仮に、従来の生成と相違するものであるとすると、具体的な開示がされていないことになる。 
 　即ち、請求項１の発明のネキスト・アドレス・ジェネレータは、前記従来のアドレスジェネレータと比較してどのような特徴を有するジェネレータであるのか、そしてアドレス生成に関しどのような技術的課題を解決しているのか、発明の詳細な説明にも具体的な開示がなく、したがって、発明の詳細な説明には、前記ネキスト・アドレス・ジェネレータを構成として備える発明の、目的、構成、効果が、当業者が容易に発明の実施をすることができる程度に記載されているとは認められない。 
 　前記特徴を有するネキスト・アドレス・ジェネレータが出願前周知のものであるなら、その文献を明らかにされたい。 
…（中略）…
７．請求項２についても、請求項１の発明とほぼ同様の構成を備えていると認められるので、前記請求項１と同様の記載不備が存在している。」
　
〈請求人の主張〉
　これに対して、請求人は、意見書及び補正書を提出して、概略、つぎのような反論をしている。
　
「…（中略）…
［２］請求項１におけるネキストアドレスジェネレータについて
　ネキストアドレスジェネレータについては特に補正は行ないませんでした。なぜなら、ネキストアドレスジェネレータは、マイクロプログラムの分野では一般的に使われている用語だからです。例えば、「MicroprogrammedStateMachineDesign」著者：MichelA.Lynch　UniversityofFlorida,Gainesville,USAには、「マイクロアドレスジェネレータの構成と機能が紹介されています。この本の内容は、http://www.crcpress.co.uk/shopping_cart/products/product_contents.asp?id=&parent_id=434&sku=4464&pc=のコンテンツ検索で内容を見ることができます。また、本願出願時に製品化されていたＡＭＤの製品でＡｍ２９００シリーズと呼ばれるマイクロプログラミングを応用したプロセッサがあります（１９７７年頃に既に製品化されていました）が、このプロセッサを用いたシステムを構成するための周辺ＩＣに、Ａｍ２９１０（初期製品はＡｍ２９０９）という型番のマイクロプログラミングシーケンサーがあります。この機能は、本願の「シーケンサー２０１」に相当するものですが、「nextmicroinstructionaddress」を選択する構成を含んでいます。Ａｍ２９１０という周辺ＩＣのデータシートの一部を、出願人は、上申書に添付して、別途提出します。このデータシートには、複数のアドレスから、次に実行するマイクロ命令のアドレスを選択する構成が示されています。この構成が、ネキストアドレスジェネレータに相当します。
　本願請求項１では、ネキストアドレスジェネレータは、「前記デコードされたマイクロコードの実行に伴い、次に実行されるべきマイクロコードのアドレスは、前記データパスから来るのか、前記実行されたマイクロコード自体から来るのか、或いは単に次に位置するアドレスなのかを判定する」として規定されています。この構成は、図２には示されていませんが、明細書段落００３３に明瞭な規定があり、かかる構成は、上記資料に示されているように、出願当時のマイクロプログラムを実現する周辺素子として、複数のアドレスから一つを選択するものが、当業者において知られていたことに鑑みれば、これらの技術に立って、「次に実行されるべきマイクロコードのアドレスは、前記データパスから来るのか、前記実行されたマイクロコード自体から来るのか、或いは単に次に位置するアドレスなのかを判定する」ことは、当業者が容易に実施できる程度に記載されていると言えます。またネキストアドレスジェネレータの動作自体は、上記の説明で十分に明確であり理解することができるものと思量いたします。
　なお、拒絶理由通知では、かかるネキストアドレスジェネレータの構成が、従来から知られたものなのか、新規な構成を含むのか不明であるとされていますが、ネキストアドレスジェネレータが次に実行すべきマイクロコードのアドレスを判定する構成は、従来から知られていたものであることは上述した通りです。
…（中略）…
〈７〉転送を行なうものを除く回路のクロックを休止するゲートを備えた主クロック・バッファを備えることから、ＲＡＭキャッシュまたはＲＯＭにマイクロコードが存在する場合には、パイプライン化されたデータパスを介してマイクロコードのデコード論理回路にマイクロコードを出力して、高速なマイクロコードのデコードを実現でき、しかもＲＡＭキャッシュに次のマイクロコードが存在しないことを、現在処理中のマイクロコードの実行に伴って判断でき、次のマイクロコードの用意が整うまで、パイプライン化されたデータパスの動作を効率よく停止することができます。パイプライン化されたデータパスの動作については、刊行物３に記載されており、クロックを休止することでパイプラインを停止することは周知技術として挙げられた刊行物に記載されていますが、例えば刊行物２に記載のようにミスヒットが起きてからクロックを停止するのでは、ミスヒットであることが判明するまでに、他の段の処理は、進んでしまうので、パイプラインの各段の処理を同期させることは極めて困難です。即ち、パイプライン処理を伴う場合のマイクロコードの実行において、各段の処理を止める技術は、単なる周知技術の組合せだけでは実現できない困難さが伴うと言うべきなのです。
　本願請求項１記載の発明では、かかる問題を、ネキストアドレスジェネレータを用いた巧みな構成で、解決しています。ここに補正後の本願請求項１記載の発明の優れた技術的思想を看取することができます。
…（以下略）…」
　
〈当審判断〉
　請求人は、ネキストアドレスジェネレータについての拒絶の理由における４．の項に対して、意見書に提示の資料をふまえれば、発明の詳細な説明又は図面に当業者が容易に実施できる程度に記載されている旨主張しているが、依然として、請求項１の「前記デコードされたマイクロコードの実行に伴い、次に実行されるべきマイクロコードのアドレスは、前記データパスから来るのか、前記実行されたマイクロコード自体から来るのか、或いは単に次に位置するアドレスなのかを判定するネキストアドレスジェネレータ」について指摘した点は解消されていない。
　即ち、請求人は、明細書の【００３３】段落の記載と、前記資料の技術をふまえれば、前記請求項１の構成は、当業者が容易に実施できる程度に記載されていると主張しているが、【００３３】段落には、マイクロコード・データは、デコードされ、データパスを制御する旨説明されてはいるが、デコーダとは別の、ネキストアドレスジェネレータが判定することについては具体的に説明されておらず、意味する内容、例えば、何のためにどこでどのように判定しているのかといった、具体的な技術的な事項は何ら記載されていない。また、前記資料を出願後に提示するのみで、前記資料の技術が組み合わさったことにより、新規であり進歩性を備えた構成が、発明の詳細な説明又は図面に当初から記載されていたものであることにはならない。
　請求人は、パイプライン処理を伴う場合のマイクロコードの実行において、各段の処理を止める技術は、単なる周知技術の組合せだけでは実現できない困難さが伴うと言うべきであり、本願請求項１記載の発明では、かかる問題を、ネキストアドレスジェネレータを用いた巧みな構成で、解決している旨、主張しているが、ネキストアドレスジェネレータを用いた巧みな構成が、発明の詳細な説明又は図面のどこに具体的に記載されているのかも明確でない。
　
６．むすび
　以上のとおり、本願発明は、本願優先権主張日前に頒布された、刊行物１に記載された発明、刊行物２に記載された発明、刊行物３に記載された発明、及び、本願優先権主張日前周知の技術に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　また、本願は、特許法第３６条第４項若しくは第５項及び第６項に規定する要件を満たしていないので、拒絶をすべきものである。 
　よって、結論のとおり審決する。