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　平成　５年特許願第２３０２２６号「ＤＲＡＭリフレッシュ装置及び方法」拒絶査定不服審判事件〔平成　７年　１月１７日出願公開、特開平　７−　１４３８１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯・本願発明
　本願は、平成５年９月１６日（パリ条約による優先権主張１９９２年９月１６日、米国）の出願であって、平成１５年１月９日付で拒絶査定され、これを不服として同年４月１６日付で審判が請求され、同年５月１５日付で手続補正がなされたが、当審にて平成１８年４月１８日付で拒絶理由通知がなされ、その指定期間内である同年１０月１２日付で手続補正（以下「本件補正」という。）がされたものである。
　そして、その請求項１に係る発明は、本件補正により補正された明細書の特許請求の範囲の請求項１に記載された次のとおりのものと認める。（以下「本願発明」という。）
　
「【請求項１】　複数のメモリセル行(rows)を有するＤＲＡＭをリフレッシュするための装置であって、
　ノーマルサイクル又はリフレッシュサイクルのいずれかを起動するサイクル起動手段と、
　前記サイクル起動手段に接続されて、前記ノーマルサイクルが起動された時にノーマルモード信号を発生し、前記リフレッシュサイクルが起動された時にリフレッシュモード信号を発生するモード制御手段と、
　前記モード制御手段に接続されて、前記ノーマルモード信号に応答して第１個数の前記メモリセル行にアドレスし、前記リフレッシュモード信号に応答して第２個数の前記メモリセル行にアドレスする行アドレス手段と、
　行(row)アドレスストローブ信号を受信する行ストローブ受信手段と、
　列(column)アドレスストローブ信号を受信する列ストローブ受信手段と、
　外部アドレスを受け取るための外部アドレス入力手段と、を有し、
　ここで、前記第１個数の行は、第２個数の行よりも少なく、
　前記モード制御手段は、前記行ストローブ受信手段と前記列ストローブ受信手段とに接続されて、
　　前記列アドレスストローブ信号が受信される前に前記行アドレスストローブ信号が受信された場合は、前記ノーマルモード信号を発生し、
　　前記列アドレスストローブ信号が受信された後に前記行アドレスストローブ信号が受信された場合には、前記リフレッシュモード信号を発生し、
　　前記行アドレス手段は、前記外部アドレス入力手段に接続されて、前記ノーマルモード信号に応答して前記外部アドレスを使用して前記第１個数の行のメモリセルにアドレスし、
　前記モード制御手段は、
　　前記列アドレスストローブ信号が受信された後で前記行アドレスストローブ信号が受信された場合には、インクリメント信号を発生し、
　　ここで、前記行アドレス手段は、更に、前記モード制御手段に接続されてカウンタ値を格納するためのカウンタを有し、
　　更に、前記第２個数の前記メモリセル行に格納されたデータは、前記リフレッシュモード信号に応答して前記カウンタ値をアドレスとして使用してアドレスされ、
　　前記カウンタ値は、前記インクリメント信号に応答して、前記第２個数の前記メモリセル行に格納されたデータがアドレスされた後に、インクリメントされ、
　更に、前記リフレッシュモード信号に接続された第１入力端子と、前記カウンタ値の最上位ビットに接続された第２入力端子と、出力端子とを備え、前記行アドレス手段の前段に配置された第１ＮＡＮＤゲートと、前記リフレッシュモード信号に接続された第１入力端子と、前記カウンタ値の前記最上位ビットの逆値に接続された第２入力端子と、出力端子とを備え、前記行アドレス手段の前段に配置された第２ＮＡＮＤゲートとを有し、
　ここで、前記第１ＮＡＮＤゲートの前記出力端子と前記第２ＮＡＮＤゲートの前記出力端子とは、前記リフレッシュモード信号に応答して前記第２個数の前記メモリセル行に格納されたデータにアドレスするように接続されているメモリリフレッシュ装置。」
　
２．引用例
　これに対して、当審の拒絶理由通知で引用された特開昭６２−２４１１９８号公報（以下、「引用例１」という。）には、図面と共に次の事項が記載されている。
　
a)「ところで、リフレッシュ動作中は、メモリアクセスが出来ないため、メモリの使用効率を考えるとその時間をできるだけ短くすることが望ましい。しかしながら、従来のダイナミック型ＲＡＭにあっては、メモリアクセスと上記リフレッシュ動作とが同じロウ系のアドレス選択動作によって行われるものである。このため、上記のようにメモリの使用効率を確保するためにリフレッシュ動作の実時間を短くしようとすると、メモリアクセスのときに、非選択のメモリセルが存在するメモリアレイに対してもワード線の選択動作及びセンスアンプの動作を行うことが必要になるため、消費電力が増大してしまう。
　この発明の目的は、リフレッシュ時間の短縮化と低消費電力化を実現したダイナミック型ＲＡＭを提供することにある。」（２ページ左上欄８行〜右上欄３行）
　
b)「ここで、相補アドレス信号
ａ
ａ
　上記各メモリアレイＭ０〜Ｍ３において、ロウ系アドレス選択線（ワード線、ダミーワード線）は、同図では縦方向に延長される。
　ロウデコーダＸＤＣＲ０とＸＤＣＲ１は、後述するロウアドレスバッファＸＡＤＢから供給された相補アドレス信号
ａ
ａ
ａ
ａ
ａ
　
c)「ロウアドレスバッファＸＡＤＢは、ロウアドレスストローブ信号ＲＡＳ￣に同期して供給される外部アドレス信号ＡＸ０〜ＡＸｎを取り込み、上記相補アドレス信号
ａ
ａ
ａ
ａ
　
d)「リフレッシュ制御回路ＲＥＦＣは、リフレッシュアドレス信号発生回路、言い換えるならば、リフレッシュアドレスカウンタ回路を含んでいる。リフレッシュ制御回路ＲＥＦＣは、特に制限されないが、ロウアドレスストローブ信号ＲＡＳ￣がロウレベルにされる前にカラムアドレスストローブ信号ＣＡＳ￣がロウレベルにされることによって、起動される。すなわち、後述する内部制御信号発生回路ＴＧは、上記信号ＲＡＳ￣がロウレベルにされる前に、ＣＡＳ￣信号が先にロウレベルにされると、これを検出してリフレッシュ制御回路ＲＥＦＣを起動させるリフレッシュ起動信号ＲＥＦを発生させる。この実施例では、リフレッシュ制御回路ＲＥＦＣにより形成されるアドレス信号は、信号ａｘ０’〜ａｘｎ−１’からなる。この信号は、上記アドレスバッファＸＡＤＢを通してロウデコーダ回路Ｒ−ＤＣＲ０とＲ−ＤＣＲ１に伝えられる。すなわち、上記アドレスバッファＸＡＤＢは、上記リフレッシュ起動信号ＲＥＦに対応して入力が切り換えられるマルチプレクサ機能をもっている。上記リフレッシュモードのとき、ロウデコーダＲ−ＤＣＲ０とＲ−ＤＣＲ１に伝えられる最上位ビットの信号
ａ
　このようにして、この実施例では、全メモリアレイ（メモリマット）Ｍ０〜Ｍ３の同時リフレッシュが実施されるため、そのリフレッシュに要する時間を短縮できる。言い換えるならば、リフレッシュに要する時間を短くできるから、メモリの使用率を高くすることができる。
　内部制御信号発生回路ＴＧは、特に制限されないが、４つの外部制御信号ＲＡＳ￣（ロウアドレスストローブ信号）、ＣＡＳ￣（カラムアドレスストローブ信号）及びＷＥ￣（ライトイネーブル信号）を受けることによって各種動作モードを識別し、それぞれの動作モードに必要な各種タイミング信号φｘ、φｐａ、ＲＥＦ等を形成して送出する。
　なお、特に制限されないが、上記タイミング信号φｘとφｐａは、ロウデコーダ回路Ｒ−ＤＣＲ０，Ｒ−ＤＣＲ１側及びセンスアンプＳＡ０〜ＳＡ３側に設けられたゲート回路によって、上記最上位ビットのアドレス信号
ａ
　
e)上記摘記事項b)及びc)の内容は、摘記事項d)の内容が、リフレッシュモード時の動作について説明されていることから、通常のメモリアクセス時の動作を説明したものであることは明らかである。
　
f)また、「ロウデコーダＲ−ＤＣＲ０」及び「Ｒ−ＤＣＲ１」は、図面その他の記載から、「ロウデコーダＸＤＣＲ０」及び「ＸＤＣＲ１」と同じものであり、誤記と認められる。
　
　以上の記載から、引用例１には、次の発明（以下「引用例１発明」という。）が記載されているものと認める。
　
「リフレッシュ時間の短縮化と低消費電力化を実現したダイナミック型ＲＡＭであって、
　ロウデコーダＸＤＣＲ０とＸＤＣＲ１とは、ロウアドレスバッファＸＡＤＢから供給された相補アドレス信号
ａ
ａ
　上記相補アドレス信号
ａ
ａ
ａ
　ロウアドレスバッファＸＡＤＢは、外部アドレス信号ＡＸ０〜ＡＸｎを取り込み、上記相補アドレス信号
ａ
ａ
　リフレッシュ制御回路ＲＥＦＣは、リフレッシュアドレスカウンタ回路を含み、ロウアドレスストローブ信号ＲＡＳ￣がロウレベルにされる前にカラムアドレスストローブ信号ＣＡＳ￣がロウレベルにされることによって、起動され、
　内部制御信号発生回路ＴＧは、上記信号ＲＡＳ￣がロウレベルにされる前に、ＣＡＳ￣信号が先にロウレベルにされると、これを検出してリフレッシュ制御回路ＲＥＦＣを起動させるリフレッシュ起動信号ＲＥＦを発生させ、
　上記アドレスバッファＸＡＤＢは、上記リフレッシュ起動信号ＲＥＦに対応して入力が切り換えられるマルチプレクサ機能をもっており、
　上記リフレッシュモードのとき、ロウデコーダＸＤＣＲ０とＸＤＣＲ１に伝えられる最上位ビットの信号
ａ
　内部制御信号発生回路ＴＧは、外部制御信号ＲＡＳ￣（ロウアドレスストローブ信号）、ＣＡＳ￣（カラムアドレスストローブ信号）及びＷＥ￣（ライトイネーブル信号）を受けることによって各種動作モードを識別し、それぞれの動作モードに必要な各種タイミング信号φｘ、ＲＥＦ等を形成して送出する
　ダイナミック型ＲＡＭ。」
　
　同じく、当審の拒絶理由通知で引用された特開平２−２３２８９２号公報（以下、「引用例２」という。）には、図面と共に次の事項が記載されている。
　
g)「この半導体メモリは、第２図と同様に２分割型メモリセルアレイを有するＤＲＡＭであり、リフレッシュアドレスＲＡ０〜ＲＡ１１を出力するリフレッシュアドレスカウンタ４０（審決注：「リフレッシュアドレスカウンタ３９」の誤記と認める。）を有し、その最上位リフレッシュアドレスＲＡ１１が第１のスイッチ手段４０を介してロウアドレスバッファ４１の最上位ビットに接続され、他のリフレッシュアドレスＡ０〜Ａ１０がロウアドレスバッファ４１の対応ビットに接続されている。第１のスイッチ手段４０は、切換信号ＳＷにより、ロウアドレスバッファ４１に対する最上位リフレッシュアドレスＲＡ１１または最上位外部アドレスＲＡ１０の入力状態を規制する機能を有し、例えば２入力ＮＡＮＤゲート４０ａ，４０ｂ及び信号反転用のインバータ４０ｃ，４０ｄで構成されている。ロウアドレスバッファ４１は、リフレッシュアドレスＲＡ０〜ＲＡ１１または外部アドレスＡ０〜Ａ１１を入力して相補的なアドレスＡＢ０，ＡＢ￣０〜ＡＢ１１，ＡＢ￣１１を出力するもので、レジスタ及びドライバ等で構成されている。
　アドレスＡＢ０，ＡＢ￣０〜ＡＢ１０，ＡＢ￣１０は、ロウプリデコーダ４２を介してロウデコーダ４３に接続されている。ロウプリデコーダ４２は、アドレスＡＢ０，ＡＢ￣０〜ＡＢ１０，ＡＢ￣１０をプリデコード（事前解読）してそのデコードアドレスＡＤを出力する回路である。ロウデコーダ４３は、プリデコードアドレスＡＤをデコードしてアドレスＲＤｉを出力する回路であり、例えば多入力ＮＡＮＤゲート４３ａ及びインバータ４３ｂで構成されている。アドレスＰＤｉの数は、プリデコーダ４２の入力アドレス数で決定される。また、最上位アドレスＡＢ１１，ＡＢ￣１１は、第２のスイッチ手段４４を介してゲート回路４５に接続されている。
　第２のスイッチ手段４４は、切換信号ＳＷにより、メモリ駆動信号であるワード線駆動信号ＰＷをアドレスＡＢ１１，ＡＢ￣１１の制御から規制するための機能を有し、例えばアドレスＡＢ，ＡＢ￣１１を反転するためのインバータ４４ａ，４４ｂと、そのインバータ出力と切換信号ＳＷとの否定論理積をとるＮＡＮＤゲート４４ｃ，４４ｄとで、構成されている。第２のスイッチ手段４４の出力側に接続されたゲート回路４５は、ＮＡＮＤゲート４４ｃ，４４ｄとワード線駆動信号ＰＷとの論理積をとって相補制御信号Ｐ１１，Ｐ￣１１を出力する回路であり、２入力ＮＡＮＤゲート４５ａ，４５ｂ及びインバータ４５ｃ，４５ｄで構成されている。」（３ページ右下欄３行〜４ページ右上欄１０行）
　
h)「第４図（ａ）に示すように、切換信号ＳＷが論理“１”の時は、第１および第２のスイッチ手段４０，４４がオン状態となるため、従来の第２図と同様に、外部アドレスＡ１１またはリフレッシュアドレスＲＡ１１により選択されるアレイのいずれかを活性化する１／２分割動作が行われる。」（４ページ右下欄１９行〜５ページ左上欄４行）
　
i)「以上の動作の結果、外部アドレスＡ１１、切換信号ＳＷ＝“１”の選択により、１／２アレイを活性状態、他の１／２アレイを待期状態に選ぶことができる。
　第４図（ｂ）は切換信号ＳＷが“０”の時の波形図を示すものである。切換信号ＳＷが“０”の時は、第１および第２のスイッチ手段４０，４４がオフ状態となるため、アドレスバッファ４１に対する外部アドレスＡ１１あるいはリフレッシュアドレスＲＡ１１の入力が禁止され、アレイ全体の動作が可能となる。
　即ち、外部アドレスＡ１１あるいはリフレッシュアドレスＲＡ１１の入力が禁止される他に、切換信号ＳＷにより、ゲート回路４５に対するアドレスＡＢ１１，ＡＢ￣１１の入力が禁止される。そのため、ゲート回路４５の出力制御信号Ｐ１１，Ｐ￣１１は、アドレスＡＢ１１，ＡＢ￣１１の状態にかかわらず、ワード線駆動信号ＰＷが“０”から“１”になったとき、“０”から“１”へと同時に活性化される。」（５ページ左下欄１１行〜右下欄１０行）
　
j)「以上の動作の結果、切換信号ＳＷ＝“０”の選択により、外部アドレスＡ１１あるいはリフレッシュアドレスＲＡ１１の入力を禁止し、かつ全アレイを活性状態にすることができる。」（６ページ左上欄８行〜１１行）
　
　以上の記載から、引用例２には、次の発明（以下「引用例２発明」という。）が記載されているものと認める。
　
「２分割型メモリセルアレイを有するＤＲＡＭであって、
　リフレッシュアドレスＲＡ０〜ＲＡ１１を出力するリフレッシュアドレスカウンタ３９を有し、その最上位リフレッシュアドレスＲＡ１１が第１のスイッチ手段４０を介してロウアドレスバッファ４１の最上位ビットに接続され、他のリフレッシュアドレスＡ０〜Ａ１０がロウアドレスバッファ４１の対応ビットに接続されており、
　第１のスイッチ手段４０は、切換信号ＳＷにより、ロウアドレスバッファ４１に対する最上位リフレッシュアドレスＲＡ１１または最上位外部アドレスＲＡ１０の入力状態を規制する機能を有し、例えば２入力ＮＡＮＤゲート４０ａ，４０ｂ及び信号反転用のインバータ４０ｃ，４０ｄで構成されており、
　ロウアドレスバッファ４１は、リフレッシュアドレスＲＡ０〜ＲＡ１１または外部アドレスＡ０〜Ａ１１を入力して相補的なアドレスＡＢ０，ＡＢ￣０〜ＡＢ１１，ＡＢ￣１１を出力するものであり、
　最上位アドレスＡＢ１１，ＡＢ￣１１は、第２のスイッチ手段４４を介してゲート回路４５に接続されており、
　第２のスイッチ手段４４は、切換信号ＳＷにより、メモリ駆動信号であるワード線駆動信号ＰＷをアドレスＡＢ１１，ＡＢ￣１１の制御から規制するための機能を有し、例えばアドレスＡＢ，ＡＢ￣１１を反転するためのインバータ４４ａ，４４ｂと、そのインバータ出力と切換信号ＳＷとの否定論理積をとるＮＡＮＤゲート４４ｃ，４４ｄとで、構成されており、
　切換信号ＳＷが論理“１”の時は、外部アドレスＡ１１またはリフレッシュアドレスＲＡ１１により選択されるアレイのいずれかを活性化する１／２分割動作が行われ、
　切換信号ＳＷが“０”の時は、全アレイを活性状態にすることができる
　ＤＲＡＭ」
　
３．対比
　本願発明と引用例１発明とを対比すると、引用例１発明の「ＲＡＳ￣（ロウアドレスストローブ信号）」及び「ＣＡＳ￣（カラムアドレスストローブ信号）」は、本願発明の「行(row)アドレスストローブ信号」及び「列(column)アドレスストローブ信号」に相当する。
　また、引用例１発明において、「相補アドレス信号
ａ
ａ
　
　引用例１発明の「ダイナミック型ＲＡＭ」は、複数のメモリセル行（ｒｏｗｓ）を有するＤＲＡＭであることは明らかである。
　また、リフレッシュモードを有することは明らかであるが、同時に、通常の読み書きを行うノーマルモードに相当するモードをも有することは明らかであり、両モードのいずれかを起動する、本願発明の「サイクル起動手段」に相当する構成を有することも明らかである。
　さらに、リフレッシュモードにおいて、引用例１発明のダイナミック型ＲＡＭをリフレッシュすることから、本願発明とは、「複数のメモリセル行(rows)を有するＤＲＡＭをリフレッシュするための装置」である点で一致するものと認める。
　引用例１発明の「内部制御信号発生回路ＴＧ」には、「ロウアドレスストローブ信号ＲＡＳ￣」及び「カラムアドレスストローブ信号ＣＡＳ￣」が入力されているから、本願発明の「行ストローブ受信手段」及び「列ストローブ受信手段」に相当する構成を有するものと認める。
　引用例１発明は、「外部アドレス信号ＡＸ０〜ＡＸｎを取り込」むことから、本願発明の「外部アドレスを受け取るための外部アドレス入力手段」に相当する構成を有するものと認める。
　
　引用例１発明の「リフレッシュ制御回路ＲＥＦＣ」は、「リフレッシュアドレスカウンタ回路を含み、ロウアドレスストローブ信号ＲＡＳ￣がロウレベルにされる前にカラムアドレスストローブ信号ＣＡＳ￣がロウレベルにされることによって、起動され」、「内部制御信号発生回路ＴＧ」は、「上記信号ＲＡＳ￣がロウレベルにされる前に、ＣＡＳ￣信号が先にロウレベルにされると、これを検出してリフレッシュ制御回路ＲＥＦＣを起動させるリフレッシュ起動信号ＲＥＦを発生させ」、「外部制御信号ＲＡＳ￣（ロウアドレスストローブ信号）、ＣＡＳ￣（カラムアドレスストローブ信号）及びＷＥ￣（ライトイネーブル信号）を受けることによって各種動作モードを識別し、それぞれの動作モードに必要な各種タイミング信号φｘ、ＲＥＦ等を形成して送出」するものである。
　また、引用例１発明は、「内部制御信号発生回路ＴＧ」から、「リフレッシュ起動信号ＲＥＦ」が発生されるものである。
　一方、本願発明の実施例によれば、ノーマルモードとリフレッシュモードという２つのモードを示す信号は、共にリフレッシュライン２００を通じて供給される「論理“１”（ノーマルモード）信号」（段落【００２５】）若しくは「論理“０”（リフレッシュモード時）信号」（段落【００２７】）である。
　そして、引用例１発明においても、「リフレッシュ起動信号ＲＥＦ」が、論理“０”若しくは論理“１”信号となって、リフレッシュモードか通常のメモリアクセス、すなわちノーマルモードであるかを示す信号となることは明らかであるから、引用例１発明の「リフレッシュ起動信号ＲＥＦ」は、本願発明の「ノーマルサイクルが起動された時」の「ノーマルモード信号」及び「リフレッシュサイクルが起動された時」の「リフレッシュモード信号」を兼ねた信号に相当するものであると認められる。
　さらに、引用例１発明の「リフレッシュ制御回路ＲＥＦＣ」に含まれる「リフレッシュアドレスカウンタ回路」をカウントアップするためには、所定のインクリメント信号を発生させることが必要であることは当業者に自明であり、当該「リフレッシュアドレスカウンタ回路」はリフレッシュモード時にカウントアップされることは明白であるから、本願発明の「インクリメント信号」が発生するものと認められる。
　一方、本願発明の「モード制御手段」は、「サイクル起動手段に接続されて、前記ノーマルサイクルが起動された時にノーマルモード信号を発生し、前記リフレッシュサイクルが起動された時にリフレッシュモード信号を発生」し、「行ストローブ受信手段と前記列ストローブ受信手段とに接続されて、
　　前記列アドレスストローブ信号が受信される前に前記行アドレスストローブ信号が受信された場合は、前記ノーマルモード信号を発生し、
　　前記列アドレスストローブ信号が受信された後に前記行アドレスストローブ信号が受信された場合には、前記リフレッシュモード信号を発生」し、「列アドレスストローブ信号が受信された後で前記行アドレスストローブ信号が受信された場合には、インクリメント信号を発生」するものである。
　以上を総合すると、引用例１発明の「内部制御信号発生回路ＴＧ」及び「リフレッシュ制御回路ＲＥＦＣ」のうち「リフレッシュアドレスカウンタ回路」を含まない部分は、本願発明の「モード制御手段」に相当するものと認められる。
　
　次に、引用例１発明の「ロウデコーダＸＤＣＲ０とＸＤＣＲ１」は、「ロウアドレスバッファＸＡＤＢから供給された相補アドレス信号
ａ
ａ
ａ
ａ
　また、引用例１発明の「リフレッシュ制御回路ＲＥＦＣ」は、「リフレッシュアドレスカウンタ回路を含」んでいる。
　一方、本願発明の「行アドレス手段」は、少なくとも、「モード制御手段に接続されて、前記ノーマルモード信号に応答して第１個数の前記メモリセル行にアドレスし、前記リフレッシュモード信号に応答して第２個数の前記メモリセル行にアドレスする」ものであり、「前記外部アドレス入力手段に接続されて、前記ノーマルモード信号に応答して前記外部アドレスを使用して前記第１個数の行のメモリセルにアドレス」するものであり、「更に、前記モード制御手段に接続されてカウンタ値を格納するためのカウンタを有」するものである。
　してみると、引用例１発明の「リフレッシュアドレスカウンタ回路」、「ロウアドレスバッファＸＡＤＢ」、及び「ロウデコーダＸＤＣＲ０とＸＤＣＲ１」は、本願発明の「行アドレス手段」に相当するものと認められる。
　
　引用例１発明の「ロウデコーダＸＤＣＲ０とＸＤＣＲ１と」は、「ロウアドレスバッファＸＡＤＢから供給された相補アドレス信号ａｘ０〜ａｘｎを解読して、メモリアレイＭ０，Ｍ２及びＭ１，Ｍ３における１本のワード線とそれに対応したダミーワード線の選択信号を形成」することから、通常のメモリアクセス時、すなわちノーマルモード時においては、「最上位ビット
ａ
　引用例１発明はまた、「リフレッシュモードのとき、ロウデコーダＸＤＣＲ０とＸＤＣＲ１に伝えられる最上位ビットの信号
ａ
　また、引用例１発明は、リフレッシュモード時には、リフレッシュモード信号に応答して第２個数のメモリセル行に格納されたデータにアドレスするようにされているものであるといえる。
　
　以上を総合して、引用例１発明と本願発明とは、
　
「複数のメモリセル行(rows)を有するＤＲＡＭをリフレッシュするための装置であって、
　ノーマルサイクル又はリフレッシュサイクルのいずれかを起動するサイクル起動手段と、
　前記サイクル起動手段に接続されて、前記ノーマルサイクルが起動された時にノーマルモード信号を発生し、前記リフレッシュサイクルが起動された時にリフレッシュモード信号を発生するモード制御手段と、
　前記モード制御手段に接続されて、前記ノーマルモード信号に応答して第１個数の前記メモリセル行にアドレスし、前記リフレッシュモード信号に応答して第２個数の前記メモリセル行にアドレスする行アドレス手段と、
　行(row)アドレスストローブ信号を受信する行ストローブ受信手段と、
　列(column)アドレスストローブ信号を受信する列ストローブ受信手段と、
　外部アドレスを受け取るための外部アドレス入力手段と、を有し、
　ここで、前記第１個数の行は、第２個数の行よりも少なく、
　前記モード制御手段は、前記行ストローブ受信手段と前記列ストローブ受信手段とに接続されて、
　　前記列アドレスストローブ信号が受信される前に前記行アドレスストローブ信号が受信された場合は、前記ノーマルモード信号を発生し、
　　前記列アドレスストローブ信号が受信された後に前記行アドレスストローブ信号が受信された場合には、前記リフレッシュモード信号を発生し、
　　前記行アドレス手段は、前記外部アドレス入力手段に接続されて、前記ノーマルモード信号に応答して前記外部アドレスを使用して前記第１個数の行のメモリセルにアドレスし、
　前記モード制御手段は、
　　前記列アドレスストローブ信号が受信された後で前記行アドレスストローブ信号が受信された場合には、インクリメント信号を発生し、
　　ここで、前記行アドレス手段は、更に、前記モード制御手段に接続されてカウンタ値を格納するためのカウンタを有し、
　　更に、前記第２個数の前記メモリセル行に格納されたデータは、前記リフレッシュモード信号に応答して前記カウンタ値をアドレスとして使用してアドレスされ、
　　前記カウンタ値は、前記インクリメント信号に応答して、前記第２個数の前記メモリセル行に格納されたデータがアドレスされた後に、インクリメントされ、
　前記リフレッシュモード信号に応答して前記第２個数の前記メモリセル行に格納されたデータにアドレスするようにされている
　メモリリフレッシュ装置」
　
である点で一致し、次の点で相違するものと認める。
　
　本願発明は、「更に、前記リフレッシュモード信号に接続された第１入力端子と、前記カウンタ値の最上位ビットに接続された第２入力端子と、出力端子とを備え、前記行アドレス手段の前段に配置された第１ＮＡＮＤゲートと、前記リフレッシュモード信号に接続された第１入力端子と、前記カウンタ値の前記最上位ビットの逆値に接続された第２入力端子と、出力端子とを備え、前記行アドレス手段の前段に配置された第２ＮＡＮＤゲートとを有し、
　ここで、前記第１ＮＡＮＤゲートの前記出力端子と前記第２ＮＡＮＤゲートの前記出力端子とは、前記リフレッシュモード信号に応答して前記第２個数の前記メモリセル行に格納されたデータにアドレスするように接続されている」のに対し、引用例１発明は、「リフレッシュモードのとき、ロウデコーダＸＤＣＲ０とＸＤＣＲ１に伝えられる最上位ビットの信号
ａ
　
４．判断
　上記相違点につき検討する。
　まず、本願発明において、「第１ＮＡＮＤゲート」及び「第２ＮＡＮＤゲート」が「行アドレス手段の前段に配置」されている点について検討する。
　本願実施例によれば、第１ＮＡＮＤゲート及び第２ＮＡＮＤゲートに対応するものと認められるＮＡＮＤゲート２０８及びＮＡＮＤゲート２１２は、その入力端子の一方はリフレッシュライン２００に、他方はバス１３２の最上位ビットであるＭＳＢ信号が、ＮＡＮＤゲート２０８にはそのまま、ＮＡＮＤゲート２２０にはインバータ２２０によって反転されて接続され、出力端子はアドレスデコーダ２０４Ａ〜２０４Ｐに接続されていることが明らかである。
　そうすると、当該両ＮＡＮＤゲートの後段には、アドレスデコーダ２０４Ａ〜２０４Ｐが接続されるのみであり、本願発明において「第１ＮＡＮＤゲート」及び「第２ＮＡＮＤゲート」が「行アドレス手段の前段に配置」されていることを考慮するならば、本願発明の「行アドレス手段」に相当する構成は、「アドレスデコーダ２０４Ａ〜２０４Ｐ」ということになる。
　ところが、本願発明の「行アドレス手段」が、「前記モード制御手段に接続されて、前記ノーマルモード信号に応答して第１個数の前記メモリセル行にアドレスし、前記リフレッシュモード信号に応答して第２個数の前記メモリセル行にアドレスする」点や「前記外部アドレス入力手段に接続されて、前記ノーマルモード信号に応答して前記外部アドレスを使用して前記第１個数の行のメモリセルにアドレス」する点は良いとしても、「カウンタ値を格納するためのカウンタを有」している点と矛盾することとなり、実施例と本願発明とは対応がつかないものとなる。
　一方、明細書段落【００２６】及び【００２７】の記載によれば、ノーマルモード時には、アドレスデコーダ２０４Ａ〜２０４Ｐのうち、片方（例えば２０４Ａ〜２０４Ｈ）を「能動状態」とし、もう片方（例えば２０４Ｉ〜２０４Ｐ）を「非能動状態」とする一方、リフレッシュモード時には、全てのアドレスデコーダを「能動状態」にすることが記載されている。
　してみると、「前記行アドレス手段の前段に配置された第１ＮＡＮＤゲート」及び「前記行アドレス手段の前段に配置された第２ＮＡＮＤゲート」という構成は、機能的に見て、当該第１ＮＡＮＤゲート及び第２ＮＡＮＤゲートの、第１入力端子に接続されるリフレッシュモード時に発生されるリフレッシュモード信号、及び第２入力端子に接続されるカウンタ値の最上位ビット、すなわちＭＳＢの信号によって、ノーマルモードとリフレッシュモードにおいてアドレスされるメモリセル行に格納されたデータにアドレス、すなわち、ワード線選択の数に違いが生じるよう制御する何らかの論理回路の存在を意味するものと解するほかない。
　次に、本願発明の「前記行アドレス手段の前段」について検討するに、「前記モード制御手段に接続されてカウンタ値を格納するためのカウンタを有」する「行アドレス手段」の前段ではなく、上記の検討のとおり、本願実施例のアドレスデコーダ２０４Ａ〜２０４Ｐの前段が本願発明の「前記行アドレス手段の前段」に相当するものと認められるところ、引用例１発明のロウデコーダＸＤＣＲ０及びＸＤＣＲ１がこれに相当することは明らかである。（なお、当該カウンタを有する行アドレス手段については、本願発明と引用例１発明とは一致している。）
　すると、本相違は結局、リフレッシュモードとノーマルモードとで、ワード線の選択数を異ならせるための論理回路の違いに帰着し、本願発明は２つのＮＡＮＤゲートを有するのに対し、引用例１発明ではその点が明記されていない点で相違するものである。
　
　一方、引用例２発明の「第２のスイッチ手段４４」は、「リフレッシュアドレスカウンタ３９」（本願発明の「カウンタ」に相当。）の最上位ビット「ＲＡ１１」を、相補的な信号であるＡＢ１１及びＡＢ￣１１に変換された信号と「切換信号ＳＷ」との否定論理積（ＮＡＮＤ）をとるＮＡＮＤゲート４４ｃ，４４ｄ（本願発明の「第１ＮＡＮＤゲート」及び「第２ＮＡＮＤゲート」に相当。）で構成されている。そして、「切換信号ＳＷが論理“１”の時は、外部アドレスＡ１１またはリフレッシュアドレスＲＡ１１により選択されるアレイのいずれかを活性化する１／２分割動作が行われ、
　切換信号ＳＷが“０”の時は、全アレイを活性状態にすることができる」ものであることから、本願発明の「第１ＮＡＮＤゲート」及び「第２ＮＡＮＤゲート」、並びに当該両ＮＡＮＤゲートと「行アドレス手段」との配置関係においても共通するものであるといえ、引用例２発明と本願発明は、共にリフレッシュモードを有するＤＲＡＭである点で一致することから、引用例１発明の論理回路として当該引用例２発明の回路を採用し、「更に、前記リフレッシュモード信号に接続された第１入力端子と、前記カウンタ値の最上位ビットに接続された第２入力端子と、出力端子とを備え、前記行アドレス手段の前段に配置された第１ＮＡＮＤゲートと、前記リフレッシュモード信号に接続された第１入力端子と、前記カウンタ値の前記最上位ビットの逆値に接続された第２入力端子と、出力端子とを備え、前記行アドレス手段の前段に配置された第２ＮＡＮＤゲートとを有し、
　ここで、前記第１ＮＡＮＤゲートの前記出力端子と前記第２ＮＡＮＤゲートの前記出力端子とは、前記リフレッシュモード信号に応答して前記第２個数の前記メモリセル行に格納されたデータにアドレスするように接続されている」よう構成することは当業者にとって容易である。
　
　次に、上記相違点に伴う効果について検討するに、請求人は、平成１８年１０月１２日付意見書において、次のように主張している。
　
「確かに、刊行物２に記載されたスイッチ手段４４の回路構成は、本願発明の構成と同様のものです。しかし、上述いたしましたように、刊行物２のスイッチ手段４４は、ロウアドレスバッファ４１及びロウデコーダ４２の後段に配置されて、センスアンプ７０Ａ、７０Ｂをイネーブルさせるためのものです。
　それに対して、本願発明の構成は、デコード回路７８中において、各メモリアレイに対応するアドレスデコーダ２０４Ａ〜２０４Ｐの前段に配置されています。つまり、リフレッシュモードの際には、全てのアドレスデコーダが駆動されるものの、ノーマルモードの際には選択されない側のバンクのアドレスデコーダは駆動されません。勿論、選択されない側のセンスアンプも駆動されません。
　一般的に、本願のＤＲＡＭのような半導体では、ＦＥＴ（ＭＯＳ−ＦＥＴ）のスイッチングの際に多くの電流が流れます。アドレスデコーダは論理回路ですから、デコードのために多くのＦＥＴがスイッチングします。そして、その際には多くの電流を消費します。つまり、消費電流の抑制にはセンスアンプだけではなく、アドレスデコーダの動作も制御することが好ましいといえます。
　刊行物２のスイッチ手段４４は、センスアンプ７０Ａ、７０Ｂをイネーブルさせてはいますが、ロウアドレスバッファ４１及びロウデコーダ４２の後段に配置されているために、アドレスデコーダの制御は行っていません。従って、消費電流の抑制の点で本願発明は、刊行物２よりも優れた構成であるといえます。
　そして、本願発明のようなＮＡＮＤ回路をアドレスデコーダの前段に配置するような構成や、それによって消費電流がより抑制可能な点について、刊行物１及び刊行物２には何らの開示もなく、本願発明の動機付けとなるものでもありません。
　従って、本願発明は、首記拒絶理由Ａによって拒絶されるべきものではないと思料いたします。」（同意見書５ページ８行〜３０行）
　
　しかしながら、先に行アドレス手段と第１ＮＡＮＤゲート及び第２ＮＡＮＤゲートとの配置関係につき検討したように、実施例として記載された「アドレスデコーダ」と本願発明の「行アドレス手段」とは異なるものであり、上記主張は特許請求の範囲の記載に基づかない主張であって採用の限りではないが、仮に実施例の「アドレスデコーダ」が本願発明の「行アドレス手段」であったとしても、ＦＥＴのスイッチングに伴う消費電力の増加を避ける効果（この効果自体は、当業者に周知な効果に過ぎないものである。）を求めて、その前段にＮＡＮＤゲートのような所定の論理回路を設ける程度のことは当業者が容易に想到できるものであり、またそのことによって生じる上記主張の効果も、当業者が普通に想起する範囲を超えるものではない。
　
５．むすび
　したがって、本願発明は、引用例１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。