【手続補正書】
【提出日】平成24年10月2日(2012.10.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ラッチ部と、前記ラッチ部のデータを保持するデータ保持部とを有し、
前記データ保持部は、トランジスタと、容量と、インバータとを有し、
前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記トランジスタのソース電極及びドレイン電極の一方は、出力信号が与えられる配線に電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の他方は、前記容量の一方の電極及び前記インバータの入力に電気的に接続され、
前記インバータの出力は、入力信号が与えられる配線に電気的に接続されていることを特徴とする不揮発性のラッチ回路。
【請求項２】
ラッチ部と、前記ラッチ部のデータを保持するデータ保持部とを有し、
前記ラッチ部は、第１の素子と、第２の素子とを有し、
前記第１の素子の出力は前記第２の素子の入力に電気的に接続され、
前記第２の素子の出力は前記第１の素子の入力に電気的に接続され、
前記第１の素子の入力は、入力信号が与えられる配線に電気的に接続され、
前記第１の素子の出力は、出力信号が与えられる配線に電気的に接続され、
前記データ保持部は、トランジスタと、インバータとを有し、
前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記トランジスタのソース電極及びドレイン電極の一方は、前記出力信号が与えられる配線に電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の他方は、前記インバータの入力に電気的に接続され、
前記インバータの出力は、前記入力信号が与えられる配線に電気的に接続されていることを特徴とする不揮発性のラッチ回路。
【請求項３】
ラッチ部と、前記ラッチ部のデータを保持するデータ保持部とを有し、
前記ラッチ部は、第１の素子と、第２の素子とを有し、
前記第１の素子の出力は前記第２の素子の入力に電気的に接続され、
前記第２の素子の出力は前記第１の素子の入力に電気的に接続され、
前記第１の素子の入力は、入力信号が与えられる配線に電気的に接続され、
前記第１の素子の出力は、出力信号が与えられる配線に電気的に接続され、
前記データ保持部は、トランジスタと、容量と、インバータとを有し、
前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記トランジスタのソース電極及びドレイン電極の一方は、前記出力信号が与えられる配線に電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の他方は、前記容量の一方の電極及び前記インバータの入力に電気的に接続され、
前記インバータの出力は、前記入力信号が与えられる配線に電気的に接続されていることを特徴とする不揮発性のラッチ回路。
【請求項４】
ラッチ部と、前記ラッチ部のデータを保持するデータ保持部とを有し、
前記ラッチ部は、第１のインバータと、第２のインバータとを有し、
前記第１のインバータの出力は前記第２のインバータの入力に電気的に接続され、
前記第２のインバータの出力は前記第１のインバータの入力に電気的に接続され、
前記第１のインバータの入力は、入力信号が与えられる配線に電気的に接続され、
前記第１のインバータの出力は、出力信号が与えられる配線に電気的に接続され、
前記データ保持部は、トランジスタと、第３のインバータとを有し、
前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記トランジスタのソース電極及びドレイン電極の一方は、前記出力信号が与えられる配線に電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の他方は、前記第３のインバータの入力に電気的に接続され、
前記第３のインバータの出力は、前記入力信号が与えられる配線に電気的に接続されていることを特徴とする不揮発性のラッチ回路。
【請求項５】
ラッチ部と、前記ラッチ部のデータを保持するデータ保持部とを有し、
前記ラッチ部は、第１のインバータと、第２のインバータとを有し、
前記第１のインバータの出力は前記第２のインバータの入力に電気的に接続され、
前記第２のインバータの出力は前記第１のインバータの入力に電気的に接続され、
前記第１のインバータの入力は、入力信号が与えられる配線に電気的に接続され、
前記第１のインバータの出力は、出力信号が与えられる配線に電気的に接続され、
前記データ保持部は、トランジスタと、容量と、第３のインバータとを有し、
前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記トランジスタのソース電極及びドレイン電極の一方は、前記出力信号が与えられる配線に電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の他方は、前記容量の一方の電極及び前記第３のインバータの入力に電気的に接続され、
前記第３のインバータの出力は、前記入力信号が与えられる配線に電気的に接続されていることを特徴とする不揮発性のラッチ回路。
【請求項６】
ラッチ部と、前記ラッチ部のデータを保持するデータ保持部とを有し、
前記ラッチ部は、第１のインバータと、第２のインバータと、第１のスイッチと、第２のスイッチとを有し、
前記第１のインバータの出力は前記第２のインバータの入力に電気的に接続され、
前記第２のインバータの出力は、前記第２のスイッチを介して前記第１のインバータの入力に電気的に接続され、
前記第１のインバータの入力は、前記第１のスイッチを介して入力信号が与えられる配線に電気的に接続され、
前記第１のインバータの出力は、出力信号が与えられる配線に電気的に接続され、前記データ保持部は、トランジスタと、第３のインバータと、第３のスイッチとを有し、
前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記トランジスタのソース電極及びドレイン電極の一方は、前記出力信号が与えられる配線に電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の他方は、前記第３のインバータの入力に電気的に接続され、
前記第３のインバータの出力は、前記第３のスイッチを介して前記入力信号が与えられる配線に電気的に接続されていることを特徴とする不揮発性のラッチ回路。
【請求項７】
ラッチ部と、前記ラッチ部のデータを保持するデータ保持部とを有し、
前記ラッチ部は、第１のインバータと、第２のインバータと、第１のスイッチと、第２のスイッチとを有し、
前記第１のインバータの出力は前記第２のインバータの入力に電気的に接続され、
前記第２のインバータの出力は、前記第２のスイッチを介して前記第１のインバータの入力に電気的に接続され、
前記第１のインバータの入力は、前記第１のスイッチを介して入力信号が与えられる配線に電気的に接続され、
前記第１のインバータの出力は、出力信号が与えられる配線に電気的に接続され、
前記データ保持部は、トランジスタと、容量と、第３のインバータと、第３のスイッチとを有し、
前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記トランジスタのソース電極及びドレイン電極の一方は、前記出力信号が与えられる配線に電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の他方は、前記容量の一方の電極及び前記第３のインバータの入力に電気的に接続され、
前記第３のインバータの出力は、前記第３のスイッチを介して前記入力信号が与えられる配線に電気的に接続されていることを特徴とする不揮発性のラッチ回路。
【請求項８】
ラッチ部と、前記ラッチ部のデータを保持するデータ保持部とを有し、
前記ラッチ部は、第１の素子と、第２の素子とを有し、前記第１の素子の出力は前記第２の素子の入力に電気的に接続され、
前記第２の素子の出力は前記第１の素子の入力に電気的に接続され、
前記第１の素子の入力は、入力信号が与えられる配線に電気的に接続され、
前記第１の素子の出力は、出力信号が与えられる配線に電気的に接続され、
前記データ保持部は、トランジスタと、インバータとを有し、
前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記トランジスタのソース電極及びドレイン電極の一方は、前記出力信号が与えられる配線に電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の他方は、前記インバータの入力に電気的に接続され、
前記インバータの出力は、前記入力信号が与えられる配線に電気的に接続され、
前記第１の素子はＮＡＮＤであり、前記第２の素子はクロックドインバータであることを特徴とする不揮発性のラッチ回路。
【請求項９】
ラッチ部と、前記ラッチ部のデータを保持するデータ保持部とを有し、
前記ラッチ部は、第１の素子と、第２の素子とを有し、
前記第１の素子の出力は前記第２の素子の入力に電気的に接続され、
前記第２の素子の出力は前記第１の素子の入力に電気的に接続され、
前記第１の素子の入力は、入力信号が与えられる配線に電気的に接続され、
前記第１の素子の出力は、出力信号が与えられる配線に電気的に接続され、
前記データ保持部は、トランジスタと、容量と、インバータとを有し、前記トランジスタのチャネル形成領域は、酸化物半導体層を有し、
前記トランジスタのソース電極及びドレイン電極の一方は、前記出力信号が与えられる配線に電気的に接続され、
前記トランジスタのソース電極及びドレイン電極の他方は、前記容量の一方の電極及び前記インバータの入力に電気的に接続され、
前記インバータの出力は、前記入力信号が与えられる配線に電気的に接続され、
前記第１の素子はＮＡＮＤであり、前記第２の素子はクロックドインバータであることを特徴とする不揮発性のラッチ回路。
【請求項１０】
請求項１乃至９のいずれか一において、前記酸化物半導体層は、インジウム、ガリウム、及び亜鉛を含むことを特徴とする不揮発性のラッチ回路。
【請求項１１】
請求項１乃至３、８及び９のいずれか一において、前記トランジスタは、前記インバータのゲート容量へのデータの書き込みを制御することを特徴とする不揮発性のラッチ回路。
【請求項１２】
請求項１乃至３、８及び９のいずれか一において、前記トランジスタは、前記インバータのゲート容量にデータを保持させる機能を有することを特徴とする不揮発性のラッチ回路。
【請求項１３】
請求項４乃至７のいずれか一において、前記トランジスタは、前記第３のインバータのゲート容量へのデータの書き込みを制御することを特徴とする不揮発性のラッチ回路。
【請求項１４】
請求項４乃至７のいずれか一において、前記トランジスタは、前記第３のインバータのゲート容量にデータを保持させる機能を有することを特徴とする不揮発性のラッチ回路。
【請求項１５】
請求項１、３、５、７及び９のいずれか一において、前記トランジスタは、前記容量へのデータの書き込みを制御することを特徴とする不揮発性のラッチ回路。
【請求項１６】
請求項１、３、５、７及び９のいずれか一において、前記トランジスタは、前記容量にデータを保持させる機能を有することを特徴とする不揮発性のラッチ回路。
【請求項１７】
請求項１乃至１６のいずれか一における不揮発性のラッチ回路を複数有することを特徴とする不揮発性の論理回路。
【請求項１８】
請求項１乃至１６のいずれか一における不揮発性のラッチ回路を有する論理回路を用いたことを特徴とする半導体装置。