【手続補正書】
【提出日】平成24年11月7日(2012.11.7)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ドレイン領域とソース領域とを有する半導体基板と、
前記半導体基板上であって前記ソース領域上と前記ドレイン領域上との間に形成されたゲート電極と、
前記ゲート電極及び前記半導体基板の表面を覆って形成された第１の絶縁層と、
前記第１の絶縁層上に形成された窒化シリコンを主成分とする第１の保護膜と、
前記第１の保護膜上に形成され、カーボンを含有する第２の保護膜と、
を有することを特徴とする半導体装置。
【請求項２】
前記第２の保護膜は、ＴＥＯＳ−ＰＳＧ膜であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の保護膜は、ＳｉＮ膜であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ソース領域と前記ドレイン領域との間であって前記ゲート電極の少なくとも一部と前記半導体基板との間に、第２の絶縁層が形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記ドレイン領域は、前記半導体基板内において前記ドレイン領域よりも不純物濃度が低く、且つ前記ゲート電極の下方にまで形成された第１の不純物拡散層によって覆われていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
前記ソース領域に接続されて前記第１の絶縁層上に形成された第１のメタル層と、
前記ドレイン領域に接続されて前記第１の絶縁層上に形成された第２のメタル層と
をさらに有し、
前記第１の保護膜は、前記第１の絶縁層、前記第１のメタル層、及び前記第２のメタル層を覆うように形成されている
ことを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
【請求項７】
前記第２の保護膜は、Ｏ３−ＴＥＯＳを用いたＣＶＤ法により形成されたＰＳＧ膜であることを特徴とする請求項１に記載の半導体装置。
【請求項８】
前記第２の保護膜は、カーボンを含有するＢＰＳＧ膜、又は、カーボンを含有するＵＳＧ膜のいずれかであることを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記ソース領域は、前記半導体基板内において前記ソース領域よりも不純物濃度が低く、且つ前記ゲート電極の下方にまで形成された第２の不純物拡散層によって覆われていることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項１０】
前記半導体基板内に、第１の領域と、該第１の領域に隣接する第２の領域とを有し、
前記ドレイン領域、前記ソース領域、及び第２の不純物拡散領域を、前記第１の領域内に形成し、
前記ドレイン領域及び前記ソース領域に電圧を印加する駆動制御回路を前記第２の領域に形成した
ことを特徴とする請求項５又は６に記載の半導体装置。
【請求項１１】
ドレイン領域とソース領域とを有し、前記ソース領域上と前記ドレイン領域上との間に形成されたゲート電極が形成された半導体基板を準備するステップと、
前記ゲート電極及び前記半導体基板の表面を覆って第１の絶縁層を形成するステップと、
前記第１の絶縁層上に、窒化シリコンを主成分とする第１の保護膜を形成するステップと、
前記第１の保護膜上に、カーボンを含有する第２の保護膜を形成するステップと、
を有することを特徴とする半導体装置の製造方法。
【請求項１２】
前記第２の保護膜は、Ｏ３及びＴＥＯＳを用いたＣＶＤ法により形成されたＰＳＧ膜であることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
Ｏ３流量の低下、ＴＥＯＳ流量の増加、生成温度の低下、又は、これらの組合せにより、前記ＰＳＧ膜中のカーボン量を増大させることを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記第２の保護膜は、カーボンを含有するＢＰＳＧ膜、又は、カーボンを含有するＵＳＧ膜のいずれかであることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１５】
前記ソース領域と前記ドレイン領域との間であって前記ゲート電極の少なくとも一部と前記半導体基板との間に、第２の絶縁層が形成されていることを特徴とする請求項１１乃至１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記ドレイン領域は、前記半導体基板内において前記ドレイン領域よりも不純物濃度が低く、且つ前記ゲート電極の下方にまで形成された第１の不純物拡散層によって覆われていることを特徴とする請求項１１乃至１５のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
ソース領域とドレイン領域とを有する半導体基板と、
前記半導体基板上であって前記ソース領域上と前記ドレイン領域上との間に形成されたゲート電極と、
前記ゲート電極及び前記半導体基板の表面を覆って形成された第１の絶縁層と、
前記第１の絶縁層上に形成された窒化シリコンを主成分とする第１の保護膜と、
前記第１の保護膜上に形成されたＰＳＧ膜を主要な構成とする第２の保護膜と、
を有することを特徴とする半導体装置。
【請求項１８】
前記第２の保護膜はＴＥＯＳ−ＰＳＧ膜であることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記第１の保護膜は、ＳｉＮ膜であることを特徴とする請求項１７又は１８に記載の半導体装置。
【請求項２０】
前記ソース領域と前記ドレイン領域との間であって前記ゲート電極の少なくとも一部と前記半導体基板との間に、第２の絶縁層が形成されていることを特徴とする請求項１７乃至１９のいずれか１項に記載の半導体装置。
【請求項２１】
前記ドレイン領域は、前記半導体基板内において前記ドレイン領域よりも不純物濃度が低く、且つ前記ゲート電極の下方にまで形成された不純物拡散層によって覆われていることを特徴とする請求項１７乃至２０のいずれか１項に記載の半導体装置。
【請求項２２】
前記ソース領域は、前記半導体基板内において前記ソース領域よりも不純物濃度が低く、且つ前記ゲート電極の下方にまで形成された不純物拡散層によって覆われていることを特徴とする請求項１７乃至２１のいずれか１項に記載の半導体装置。
【請求項２３】
前記第２の保護膜は、Ｏ３−ＴＥＯＳを用いたＣＶＤ法により形成されたＰＳＧ膜であることを特徴とする請求項１７に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
本発明の一態様に係る半導体装置は、ドレイン領域とソース領域とを有する半導体基板と、前記半導体基板上であって前記ソース領域上と前記ドレイン領域上との間に形成されたゲート電極と、前記ゲート電極及び前記半導体基板の表面を覆って形成された第１の絶縁層と、前記第１の絶縁層上に形成された窒化シリコンを主成分とする第１の保護膜と、前記第１の保護膜上に形成され、カーボンを含有する第２の保護膜と、を有することを特徴としている。
また、本発明の他の態様に係る半導体装置は、ソース領域とドレイン領域とを有する半導体基板と、前記半導体基板上であって前記ソース領域上と前記ドレイン領域上との間に形成されたゲート電極と、前記ゲート電極及び前記半導体基板の表面を覆って形成された第１の絶縁層と、前記第１の絶縁層上に形成された窒化シリコンを主成分とする第１の保護膜と、前記第１の保護膜上に形成されたＰＳＧ膜を主要な構成とする第２の保護膜と、を有することを特徴としている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
本発明の一態様に係る半導体装置の製造方法は、ドレイン領域とソース領域とを有し、前記ソース領域上と前記ドレイン領域上との間に形成されたゲート電極が形成された半導体基板を準備するステップと、前記ゲート電極及び前記半導体基板の表面を覆って第１の絶縁層を形成するステップと、前記第１の絶縁層上に、窒化シリコンを主成分とする第１の保護膜を形成するステップと、前記第１の保護膜上に、カーボンを含有する第２の保護膜を形成するステップと、を有することを特徴としている。