【事件の表示】
　特願２００２−３４６６８７「半導体装置の製造方法」拒絶査定不服審判事件〔平成１６年６月２４日出願公開，特開２００４−１７９５７１〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１　手続の経緯
　本願は，平成１４年１１月２９日の出願であって，平成１７年８月４日及び平成１８年１１月２９日付けで手続補正がなされ，平成１９年７月１８日付けで拒絶査定がなされ，これに対し，同年８月２３日に拒絶査定不服審判が請求されたものである。
　
２　本願発明
　本願の請求項１〜７に係る発明は，平成１８年１１月２９日付けの手続補正により補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１〜７に記載された事項により特定されるものであり，その内の請求項１に係る発明（以下「本願発明」という。）は，次のとおりのものである。 
「【請求項１】　半導体基板にトレンチを形成する工程と，高密度プラズマＣＶＤ法により当該トレンチを埋め込む第１の絶縁膜を成長する工程と，前記第１の絶縁膜の表面に生じるテーパ状の突起部の傾斜を緩和するための等方性の第２の絶縁膜を積層する工程と，前記第１及び第２の絶縁膜の表面を平坦化するＣＭＰ（化学的機械研磨）工程を含む半導体装置の製造方法であって，前記ＣＭＰ工程は，先にシリカスラリーを用いた第１のＣＭＰ工程を行い，その後にセリアスラリーを用いた第２のＣＭＰ工程を行うことを特徴とする半導体装置の製造方法。」
　
３　引用例に記載された発明
（１）原査定の拒絶の理由に引用された国際公開第０１／１３４２５号（２００１年２月２２日国際公開，以下「引用例１」という。）には，次の記載がある。
ア　「The present invention 
relates to integrated circuit device
manufacture, and more particularly
relates
to techniques to provide electrical isolation structures for
an integrated circuit
集積回路装置の製造方法に関し
特に，集積回路のための電気的な絶縁構造を提供する技術に関する
イ　FIG.1を参照して，「FIG.1 depicts integrated circuit device 
workpiece 20 at an intermediate processing stage 200a. Workpiece 20 
includes integrated circuit substrate 22. A first masking layer 24 
is depicted on substrate 22 and a second masking layer 26 
is depicted on layer 24. It is preferred that 
substrate 22 be
generally planar and 
formed from a common semiconductor material
such as a single-crystal silicon
compositions, and arrangements of substrate 22 are also contemplated
as would occur to those skilled in the art.『図１は，中間的な処理ステージ２００ａにおける集積回路装置のワークピース２０を示している。ワークピース２０は，集積回路基板２２を含んでいる。第１のマスク層２４は基板２２上に示されており，第２のマスク層２６は層２４上に示されている。
基板２２は
例えば単結晶シリコンのような普通の半導体材料により形成
ウ　FIG.2を参照して，「
Substrate 22 is patterned using mask 27
to subsequently define
trench pattern30
HBr-Cl2-O2 may be utilized to provide pattern 30. 
Trench pattern 30
includes representative trenches 32, 34, 36, 38 intersecting
openings 27a, 27b, 27c, 27d, respectively
a number of small, narrow features 32a, 34a, 36a; while component 
region 28 corresponds to a large wide feature 28a.『
基板２２には，
トレンチパターン３０を後に定めるために，マスク２７を用いてパターンが形成
トレンチパターン３０は，開口部２７ａ，２７ｂ，２７ｃ，２７ｄのそれぞれを横切る典型的なトレンチ３２，３４，３６，３８を含んでいる
エ　FIG.2を参照して，「
After formation of trench pattern 30
workpiece 20 is further processed by 
deposition of dielectric fill
material 40a
Fill material 40a at least partially fills trenches
32, 34, 36, 38 of pattern 30
including features 28a, 32a, 34a, and 36a. Preferably, 
material 40a
includes silicon dioxide or is silica-based, and 
is formed from
a high density plasma (HDP)
トレンチパターン３０の形成後，
誘電性充填材料４０ａの堆積
充填材料４０ａは，少なくとも部分的に，パターン３０のトレンチ３２，３４，３６，３８に充填
材料４０ａは
高密度プラズマ（ＨＤＰ）から形成
オ　FIG.3を参照して，「As depicted in intermediate stage 200c of 
FIG.3, 
fill material 40a defines surface 42
is generally flat and generally corresponds to a maximum thickness 
Tlmax of fill material 40a as represented by double-headed arrow 54.
Region 44 covers feature 28a corresponding to component region 28. 
Surface 42
 has a generally uneven portion with troughs 46 over trenches 32, 34, 36, 38 and peaks 48 over features 32a, 34a, 36a
On peaks 48, fill material 40a has a maximum thickness T2max 
represented by double-headed arrow 55. Thickness T2max on peaks 48 
is generally less than thickness T1max on region 44. Troughs 46 
correspond to a minimum thickness T1min as represented by 
double-headed arrow 56. 
Double-headed arrow 58 represents
feature fill material thickness difference or 
small feature 
step
height
 designated as Δ1
the large feature fill material thickness difference or large 
feature step height designated as Δ2. The difference between Δ1 
and Δ2 (Δ2 - Δ1) is designated step height difference Δ3.『図３の中間ステージ２００ｃに示されているように，
充填材料４０ａは，表面４２を定めている
表面４２は
，トレンチ３２，３４，３６，３８上の溝４６と，特徴部分３２ａ，３４ａ，３６ａ上の頂点４８とからなる，通常不均一な部分を有している
矢印５８は
Δ１と称した小さな特徴部分の「段部の高さ」を表示
カ　FIG.4を参照して，「In stage 200d of FIG.4, workpiece 20 has been
further processed by 
applying coating 40b on material 40a
Preferably, coating 40b is a continued application of silica-based 
material to further increase the collective thickness of material 
40a, 40b in a manner which reduces overall thickness variation. 
More preferably, an HDP deposition is utilized to form coating 40b 
with a deposition-to-etch ratio of at least 6.0 : 1 (deposition : 
etch). 
Collectively, material 40a and coating 40b define fill and
coating layer 60
be clearly distinct from one another, but may represent the gradual 
transition of selected parameters utilized in an HDP deposition 
such as might occur with a gradual change in the deposition-to-etch 
ratio. 
Relative to fill material 40a alone, layer 60 has a generallymore even upper surface 62
that covers component region 28. Surface 62 also defines an uneven 
portion with troughs 66 over trenches 32, 34, 36, 38; and peaks 68 
over features 32a, 34a, 36a.『図４のステージ２００ｄにおいて，ワークピース２０は，
材料４０ａ上に被覆４０ｂを形成
全体として，材料４０ａ及び被覆４０ｂは，充填及び被覆の層６０を定めている
充填材料４０ａを単独で用いるのに比べて，層６０は，通常，より平坦な上表面６２を有している
キ　FIG.4を参照して，「Double-headed arrow 74 represents the maximum
thickness T3max of layer 60 on region 64. Double-headed arrow 75 
represents the maximum thickness T4max of layer 60 on peaks 68. 
Typically, T4max is less than or equal to T3max. The minimum 
thickness is designated T2min and represented by double-headed arrow
76. 
Double-headed arrow 78 represents the small feature step heightΔ4
Δ5. The step height difference for layer 60 is represented by Δ6
(Δ6 = Δ5 - Δ4). Typically, Δ4, Δ5, Δ6 are about the same as
Δl, Δ2, Δ3, respectively. However, in alternative embodiments,
one or more of 
Δ4
may be different from
Δ1
矢印７８は，小さな特徴部分の段部の高さΔ４を表示
Δ４
が
Δ１
と異なっていても良い
ク　FIG.4を参照して，「In one alternative embodiment, coating 40b 
is not an HDP deposited silica-based material. Instead, for this 
embodiment, 
coating 40b is formed by a low pressure chemical vapor
deposition (LPCVD) of a dielectric including tetraethylorthosilicate(TEOS)
a thickness of at least 500 nanometers. Indeed, it is envisioned 
that 
numerous compositional variations of layer 60
in accordance with the present invention 
to reduce thickness
unevenness
被覆４０ｂが，テトラエチルオルソシリケイト（ＴＥＯＳ）を含む誘電物質の低圧力化学的気相成長法（ＬＰＣＶＤ）により形成
層６０の多くの組成の変更が
厚さの不均一を低減
ケ　FIG.5を参照して，「Workpiece 20 is further processed after stage
200d to provide the form illustrated at stage 200e in FIG.5. 
This additional processing includes 
planarization of layer 60 until
the upper portion 27a of mask 27 is re-exposed
planarization includes Chemical-Mechanical Polishing (CMP)
in a manner compatible with the removal of the one or more 
constituents of layer 60. After planarization down to mask 27, 
filled trench pattern 80 results, having isolation structure 
surfaces 82, 84, 86, 88 that are positioned slightly below 
the re-exposed features 28a, 32a, 34a, 36a.『ワークピース２０は，図５におけるステージ２００ｅで示される形態を形成するために，ステージ２００ｄ後に更に処理されている。この追加的な処理は，
マスク２７の上面部分２７ａが再び露出されるまで，層６０を平面化処理
平面化は
化学的機械的研磨（ＣＭＰ）を含んでいる
（２）上記（１）ア及びイによれば，引用例１に記載された発明は，
集積回路装置の製造方法
半導体材料
（３）上記（１）イ及びウによれば，引用例１には，
基板２２は
半導体材料により形成
基板２２には
マスク２７を用いてパターンが形成
トレンチパターン３０は
トレンチ３２，３４，３６，３８を含んでいる
（４）上記（１）エによれば，引用例１には，トレンチパターン３０の形成後，
誘電性充填材料４０ａが堆積
トレンチパターン３０のトレンチ３２，３４，３６，３８に充填
材料４０ａは
高濃度プラズマ（ＨＤＰ）から形成
（５）上記（１）カ及びクによれば，引用例１には，
材料４０ａ上に被覆４０ｂを形成
全体として，材料４０ａ及び被覆４０ｂは，充填及び被覆の層６０を定めている
被覆４０ｂが，テトラエチルオルソシリケイト（ＴＥＯＳ）を含む誘電物質の低圧力化学的気相成長法（ＬＰＣＶＤ）により形成
（６）上記（１）ケによれば，引用例１には，
マスク２７の上面部分２７ａが再び露出されるまで，層６０を平面化処理
平面化は，化学的機械的研磨（ＣＭＰ）を含んでいる
（７）よって，引用例１には，以下の発明（以下「引用発明」という。）が記載されている。
「半導体材料により形成された基板２２に，マスク２７を用いて，トレンチ３２，３４，３６，３８を含むトレンチパターン３０を形成する工程と，高濃度プラズマ（ＨＤＰ）により，誘電性充填材料４０ａを，トレンチパターン３０のトレンチ３２，３４，３６，３８に堆積する工程と，テトラエチルオルソシリケイト（ＴＥＯＳ）を含む誘電物質の低圧力化学的気相成長法（ＬＰＣＶＤ）により，誘電性充填材料４０ａ上に被覆４０ｂを形成し，全体として誘電性充填材料４０ａと被覆４０ｂからなる層６０を形成する工程と，マスク２７の上面部分２７ａが再び露出されるまで，化学的機械的研磨（ＣＭＰ）により，誘電性充填材料４０ａと被覆４０ｂからなる層６０を平面化処理する工程を含むことを特徴とする半導体装置の製造方法。」
　
４　本願発明と引用発明との対比
（１）引用発明の「半導体材料により形成された基板２２」，「トレンチ３２，３４，３６，３８」は，本願発明の「半導体基板」，「トレンチ」にそれぞれ相当するから，引用発明の「半導体材料により形成された基板２２に，マスク２７を用いて，トレンチ３２，３４，３６，３８を含むトレンチパターン３０を形成する工程」は，本願発明の「半導体基板にトレンチを形成する工程」に相当する。
（２）引用発明の「高濃度プラズマ（ＨＤＰ）」，「誘電性充填材料４０ａ」は，本願発明の「高密度プラズマＣＶＤ法」，「第１の絶縁膜」にそれぞれ相当するから，引用発明の「高濃度プラズマ（ＨＤＰ）により，誘電性充填材料４０ａを，トレンチパターン３０のトレンチ３２，３４，３６，３８に堆積する工程」は，本願発明の「高密度プラズマＣＶＤ法により当該トレンチを埋め込む第１の絶縁膜を成長する工程」に相当する。
（３）引用発明の「テトラエチルオルソシリケイト（ＴＥＯＳ）を含む誘電物質の低圧力化学的気相成長法（ＬＰＣＶＤ）」が，本願発明の「等方性の」，「積層」に相当することは，明らかである。そうすると，引用発明の「被覆４０ｂ」は，本願発明の「第２の絶縁膜」に相当するから，引用発明の「テトラエチルオルソシリケイト（ＴＥＯＳ）を含む誘電物質の低圧力化学的気相成長法（ＬＰＣＶＤ）により，誘電性充填材料４０ａ上に被覆４０ｂを形成し，全体として誘電性充填材料４０ａと被覆４０ｂからなる層６０を形成する工程」は，本願発明の「前記第１の絶縁膜の表面に生じるテーパ状の突起部の傾斜を緩和するための等方性の第２の絶縁膜を積層する工程」に対応し，本願発明が，第１の絶縁膜の表面に生じるテーパ状の突起部の傾斜を緩和するために等方性の第２の絶縁膜を積層するものであることは別にして，本願発明と引用発明とは，「前記第１の絶縁膜の表面に等方性の第２の絶縁膜を積層する工程」を有する点で共通する。
（４）引用発明の「誘電性充填材料４０ａと被覆４０ｂからなる層６０」は，本願発明の「第１及び第２の絶縁膜」に相当するから，引用発明の「マスク２７の上面部分２７ａが再び露出されるまで，化学的機械的研磨（ＣＭＰ）により，誘電性充填材料４０ａ及び被覆４０ｂからなる層６０を平面化処理する工程」は，本願発明の「前記第１及び第２の絶縁膜の表面を平坦化するＣＭＰ（化学的機械研磨）工程」に対応する。
（５）以上のことを踏まえると，本願発明と引用発明とは，
「半導体基板にトレンチを形成する工程と，高密度プラズマＣＶＤ法により当該トレンチを埋め込む第１の絶縁膜を成長する工程と，前記第１の絶縁膜の表面に等方性の第２の絶縁膜を積層する工程と，前記第１及び第２の絶縁膜の表面を平坦化するＣＭＰ（化学的機械研磨）工程を含むことを特徴とする半導体装置の製造方法。」
である点で一致し，以下の点で相違する。
相違点１：本願発明は，第１の絶縁膜の表面に生じるテーパ状の突起部の傾斜を緩和するために等方性の第２の絶縁膜を積層するのに対して，引用発明は，本願発明の「前記第１の絶縁膜の表面に」「等方性の第２の絶縁膜を積層する工程」に相当する「テトラエチルオルソシリケイト（ＴＥＯＳ）を含む誘電物質の低圧力化学的気相成長法（ＬＰＣＶＤ）により，誘電性充填材料４０ａ上に被覆４０ｂを形成し，全体として誘電性充填材料４０ａと被覆４０ｂからなる層６０を形成する工程」は有するものの，第１の絶縁膜の表面に生じるテーパ状の突起部の傾斜を緩和するために等方性の第２の絶縁膜を積層するものであるか否かが明確でない点。
相違点２：本願発明のＣＭＰ工程は，先にシリカスラリーを用いた第１のＣＭＰ工程を行い，その後にセリアスラリーを用いた第２のＣＭＰ工程を行うのに対して，引用発明では，「マスク２７の上面部分２７ａが再び露出されるまで，化学的機械的研磨（ＣＭＰ）により，誘電性充填材料４０ａと被覆４０ｂからなる層６０を平面化処理する工程」における化学的機械的研磨（ＣＭＰ）の具体的な内容が不明な点。
　
５　当審の判断
（１）相違点１について検討すると，上記３（１）オ，カ，キ，及びクによれば，引用例１には，
充填材料４０ａは，表面４２を定めている
表面４２は，トレンチ３２，３４，３６，３８上の溝４６と，特徴部分３２ａ，３４ａ，３６ａ上の頂点４８とからなる，通常不均一な部分を有している
充填材料４０ａを単独で用いるのに比べて，層６０は，通常，より平坦な上表面６２を有している
矢印７８
段部の高さΔ４
矢印５８
段部の高さΔ１
層６０の多くの組成の変更が，厚さの不均一を低減
　そうすると，引用例１では，本願発明の「第１の絶縁膜の表面に生じるテーパ状の突起部」に対応する「誘電性充填材料４０ａの表面４２」の「特徴部分３２ａ，３４ａ，３６ａ上の頂点４８」（段部の高さΔ１）の傾斜が，引用発明の「テトラエチルオルソシリケイト（ＴＥＯＳ）を含む誘電物質の低圧力化学的気相成長法（ＬＰＣＶＤ）により，誘電性充填材料４０ａ上に被覆４０ｂを形成し，全体として誘電性充填材料４０ａと被覆４０ｂからなる層６０を形成する工程」によって，より平坦な上表面６２（段部の高さΔ４（＜Δ１））となるのであるから，本願発明の「第１の絶縁膜の表面に生じるテーパ状の突起部」と同様に，「頂点４８」の傾斜は緩和されているものと解される。したがって，本願発明の「第１の絶縁膜の表面に生じるテーパ状の突起部の傾斜を緩和するために等方性の第２の絶縁膜を積層する」という相違点１からなる構成は，本願発明と引用発明との実質的な差異と認めることはできない。
　
（２）次に，相違点２について検討する。
ア　まず，原査定の拒絶の理由に引用された特開２０００−６８３７１号公報（平成１２年３月３日出願公開，以下「引用例２」という。）には，次の記載がある。
ａ．「【０００１】
【発明の属する技術分野】本発明は，
半導体装置の製造方法に係り，特に，半導体基板に活性領域を区分する分離溝を効率良く形成するうえで好適な半導体装置の製造方法に関する
ｂ．図１を参照して，「【００２５】
実施の形態１
シリコン基板上分離領域を形成する過程で，基板上に堆積させたシリコン酸化膜を研磨するために，ＳｉＯ
２
を含む第１の研磨剤を用いる第１段階のＣＭＰと，ＣｅＯ
２
を含む第２の研磨剤を用いる第２段階のＣＭＰとが実行
ｃ．図９及び図１０を参照して，「【００５３】
実施の形態２
【００５４】本実施形態の半導体装置の製造方法は，上記の処理によりＳｉＯ２膜１４を形成した後に，
ＳｉＯ
２
膜１４の表面の窪みを平坦化材で埋めることにより垂直段差を減少させる
上記の手法でＳｉＯ
２
膜１４の垂直段差を減少させた後にＣｅＯ
２
を含む研磨剤を用いたＣＭＰが実行
ｄ．「【００６３】また，
上述した第１乃至第３実施例においては，ＳｉＯ
２
膜１４の垂直段差を減少させるために，第１の研磨剤を用いたＣＭＰ，平坦化材を用いて表面の窪みを埋める処理，および，ウェットエッチングの何れか１つを実行することとしているが本発明はこれに限定されるものではない
ＳｉＯ
２
膜１４の垂直段差を減少させるために，これらの処理を２つ以上組み合わせて実行することとしてもよ
イ　上記アｂ．によれば，引用例２には，実施の形態１の第１実施例として，シリコン基板上に分離領域を形成する過程で，基板上に堆積させたシリコン酸化膜を研磨するために，
ＳｉＯ
２
を含む第１の研磨剤を用いる第１段階のＣＭＰと，ＣｅＯ
２
を含む第２の研磨剤を用いる第２段階のＣＭＰ
ＳｉＯ
２
膜１４の表面の窪みを平坦化材で埋め
垂直段差を減少
ＳｉＯ
２
膜１４の垂直段差を減少させた後にＣｅＯ
２
を含む研磨剤を用いたＣＭＰ
　そうすると，引用例２には，第２実施例の処理１つを実行することに代えて，第１実施例と第２実施例とを組み合わせて，第２実施例の「ＳｉＯ２膜１４の垂直段差を減少」させるために，「ＳｉＯ２膜１４の表面の窪みを平坦化材で埋め」た後に，第１実施例の「ＳｉＯ２を含む第１の研磨剤を用いる第１段階のＣＭＰと，ＣｅＯ２を含む第２の研磨剤を用いる第２段階のＣＭＰ」を実行する技術が記載されている。
　また，この引用例２に記載された技術の「ＳｉＯ２を含む第１の研磨剤」，「ＣｅＯ２を含む第２の研磨剤」は，本願発明の「シリカスラリー」，「セリアスラリー」にそれぞれ相当するから，引用例２に記載された技術の「第１実施例の『ＳｉＯ２を含む第１の研磨剤を用いる第１段階のＣＭＰと，ＣｅＯ２を含む第２の研磨剤を用いる第２段階のＣＭＰ』を実行する」ことは，本願発明の「先にシリカスラリーを用いた第１のＣＭＰ工程を行い，その後にセリアスラリーを用いた第２のＣＭＰ工程を行う」ことに相当する。
ウ　ここで，引用例１では，「誘電性充填材料４０ａの表面４２」の「特徴部分３２ａ，３４ａ，３６ａ上の頂点４８」の傾斜が，引用発明の「テトラエチルオルソシリケイト（ＴＥＯＳ）を含む誘電物質の低圧力化学的気相成長法（ＬＰＣＶＤ）により，誘電性充填材料４０ａ上に被覆４０ｂを形成し，全体として誘電性充填材料４０ａと被覆４０ｂからなる層６０を形成する工程」によって，より平坦な上表面６２となることは，前示（１）のとおりであるから，引用発明の「被覆４０ｂ」は，実質的に，引用例２に記載された技術の「平坦化材」の一種と認められる。したがって，引用発明の「テトラエチルオルソシリケイト（ＴＥＯＳ）を含む誘電物質の低圧力化学的気相成長法（ＬＰＣＶＤ）により，誘電性充填材料４０ａ上に被覆４０ｂを形成し，全体として誘電性充填材料４０ａと被覆４０ｂからなる層６０を形成する工程」が，引用例２に記載された技術の「第２実施例の『ＳｉＯ２膜１４の垂直段差を減少』させるために，『ＳｉＯ２膜１４の表面の窪みを平坦化材で埋め』」ることに対応するものであることは，明らかである。
エ　そして，上記３（１）アによれば，引用発明は，集積回路装置の製造方法に関し，特に，集積回路のための電気的な絶縁構造を提供する技術に関するものであり，また，上記アａ．によれば，引用例２に記載された技術は，半導体装置の製造方法に係り，特に，半導体基板に活性領域を区分する分離溝を効率良く形成するうえで好適な半導体装置の製造方法に関するものであるから，引用発明と引用例２に記載された技術はともに，本願発明と同様，素子分離絶縁膜を形成する半導体装置の製造方法に関するものである。また，引用発明の「テトラエチルオルソシリケイト（ＴＥＯＳ）を含む誘電物質の低圧力化学的気相成長法（ＬＰＣＶＤ）により，誘電性充填材料４０ａ上に被覆４０ｂを形成し，全体として誘電性充填材料４０ａと被覆４０ｂからなる層６０を形成する工程」が，引用例２に記載された技術の「第２実施例の『ＳｉＯ２膜１４の垂直段差を減少』させるために，『ＳｉＯ２膜１４の表面の窪みを平坦化材で埋め』」ることに対応することは，前示ウのとおりである。さらに，引用発明と引用例２に記載された技術は，本願発明と同様，平坦化のために最終的にはＣＭＰを行うことでも共通する。
オ　そうすると，引用例２に記載された技術の第２実施例に対応する引用発明に，引用例２に記載された「第２実施例の処理１つを実行することに代えて，第１実施例と第２実施例とを組み合わせて，第２実施例の『ＳｉＯ２膜１４の垂直段差を減少』させるために，『ＳｉＯ２膜１４の表面の窪みを平坦化材で埋め』た後に，第１実施例の『ＳｉＯ２を含む第１の研磨剤を用いる第１段階のＣＭＰと，ＣｅＯ２を含む第２の研磨剤を用いる第２段階のＣＭＰ』を実行する技術」を適用することに，格別の困難性を認めることはできない。したがって，引用発明の「マスク２７の上面部分２７ａが再び露出されるまで，化学的機械的研磨（ＣＭＰ）により，誘電性充填材料４０ａと被覆４０ｂからなる層６０を平面化処理する工程」における化学的機械的研磨（ＣＭＰ）として，（本願発明の「先にシリカスラリーを用いた第１のＣＭＰ工程を行い，その後にセリアスラリーを用いた第２のＣＭＰ工程を行う」ことに相当する）引用例２に記載された「ＳｉＯ２を含む第１の研磨剤を用いる第１段階のＣＭＰと，ＣｅＯ２を含む第２の研磨剤を用いる第２段階のＣＭＰ」を実行する技術を採用すること，すなわち，本願発明の「ＣＭＰ工程は，先にシリカスラリーを用いた第１のＣＭＰ工程を行い，その後にセリアスラリーを用いた第２のＣＭＰ工程を行う」構成とすることは，当業者が容易に想到し得るものである。
　
６　むすび
　以上検討したとおり，本願発明は，引用発明及び引用例２に記載された技術に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。したがって，本願は，他の請求項に係る発明について検討するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。