【事件の表示】
　特願２００２−１８６６５２「酸化タンタルコンデンサーの形成方法」拒絶査定不服審判事件〔平成１５年３月２８日出願公開、特開２００３−９２３６１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１４年６月２６日の出願（パリ条約に基づく優先権主張２００１年６月２９日　大韓民国）であって、平成１８年６月２７日付けで手続補正がなされ、同年７月１８日付けで拒絶査定がなされ、それに対して同年１０月２３日に拒絶査定に対する審判請求がなされるとともに、同年１１月１７日付けで手続補正がなされ、その後、平成２１年３月３日付けで審尋がなされ、同年７月９日に回答書が提出されたものである。
　
２．平成１８年１１月１７日付けの手続補正についての却下の決定
【補正の却下の決定の結論】
　平成１８年１１月１７日付けの手続補正を却下する。
　
【理由】
（１）補正の内容
　平成１８年１１月１７日付けの手続補正（以下、「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜１０を補正後の特許請求の範囲の請求項１〜１０と補正するとともに、補正前の明細書の０００７段落を補正後の明細書の０００７段落と補正するものであり、補正前後の請求項１は以下のとおりである。
（補正前）
　「【請求項１】　下部電極の上部を窒化させて窒化膜を形成する段階と、
　前記窒化膜の上部に原子層薄膜蒸着法(ＡＬＤ)を適用して、窒化タンタル薄膜を蒸着する段階と、
　前記窒化タンタル薄膜を酸化させて酸化タンタル薄膜を形成する段階と、
　前記酸化タンタル薄膜の上部に上部電極を形成する段階と、
　を含むことを特徴とする酸化タンタルコンデンサーの形成方法。」
　
（補正後）
　「【請求項１】　下部電極の上部を窒化させて窒化膜を形成する段階と、
　前記窒化膜の上部に原子層薄膜蒸着法(ＡＬＤ)を適用して、窒化タンタル薄膜を蒸着する段階と、
　前記窒化タンタル薄膜を酸化させて酸化タンタル薄膜を形成する段階と、
　前記酸化タンタル薄膜の上部に上部電極を形成する段階と、を含み、
　０．１３μｍ以下のデザインルールを有する半導体素子の製造に適用されることを特徴とする酸化タンタルコンデンサーの形成方法。」
　
（２）補正事項の整理
　本件補正のうち、補正前の請求項１についての補正は、補正前の請求項１の「前記酸化タンタル薄膜の上部に上部電極を形成する段階と、　を含むことを特徴とする酸化タンタルコンデンサーの形成方法。」を、補正後の請求項１の「前記酸化タンタル薄膜の上部に上部電極を形成する段階と、を含み、　０．１３μｍ以下のデザインルールを有する半導体素子の製造に適用されることを特徴とする酸化タンタルコンデンサーの形成方法。」と変更するものである。
　
（３）新規事項の追加の有無及び補正の目的についての検討
（３−１）新規事項の追加の有無について
　本件補正のうち、補正前の請求項１についての補正により、補正前の請求項１に係る発明である「酸化タンタルコンデンサーの形成方法」の用途について、「０．１３μｍ以下のデザインルールを有する半導体素子の製造に適用される」ものであるという限定が付されることとなった。
　一方、本願の願書に最初に添付した明細書（以下、願書に最初に添付した明細書、願書に最初に添付した図面を、各々「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。）において、デザインルールについて記載された事項は以下のとおりである。
　「　【０００４】
　特に、近年では今まで使われてきたＮ/Ｏコンデンサーが２５６Ｍ以上の次世代ＤＲＡＭ製品に必要とする充填容量を確保するには、その限界があるために、酸化タンタルコンデンサーの開発が本格的に進められている。しかし、このような酸化タンタル薄膜おいても素子の小型化によってアスペクト比が増加するので、ステップカバレージの特性が減少するようになった。例えば、デザインルールが０.１６μmから０.１３μm減少することに伴って、ステップカバレージが９６%から７３%まで減少できる。
　　　【０００５】
　ところで、前述のようなステップカバレージの減少はコンデンサーの電気的特性を減少させる要因として作用することもあり、結局コンデンサーの充填容量を減少させるようになる。これによって半導体素子の動作に必要とする充分な充填容量を確保できない問題点が生じる。更に、下部電極が金属で製造された場合には金属表面の粗さの程度によって酸化タンタル膜が正しく蒸着されないので、局部的に形成された酸化タンタル薄膜の厚さが薄くなる。このような現象はバイアスの印加時、電界が集中して漏洩電流が発生する原因となる。
　このような従来技術の問題点によって、酸化タンタル薄膜が下部電極の上部に均一に形成されるようにして、ステップカバレージの特性を向上させ、金属表面の粗さによって酸化タンタル薄膜の厚さが局部的に薄くなる問題点を解決できる酸化タンタルコンデンサーの形成方法が切実に要求されてきた。
　　　【０００６】
　　【発明が解決しようとする課題】
　このような従来技術の問題点を解決するための本発明は、原子層薄膜蒸着法を用いて酸化タンタル膜を蒸着することによって、下部電極の上部に酸化タンタル膜が均一に蒸着するようにし、これにより薄膜のステップカバレージの特性を向上させることができる上に、コンデンサーの電気的特性を向上させることができるようにする酸化タンタルコンデンサーの形成方法を提供することを目的とする。
　　　【０００７】
　　【課題を解決するための手段】
　前述のような目的を達成するために、本発明の酸化タンタルコンデンサーの形成方法は、下部電極の上部を窒化させて窒化膜を形成する段階と、窒化膜の上部に原子層薄膜蒸着法(ＡＬＤ)を適用して、窒化タンタル薄膜を蒸着する段階と、窒化タンタル薄膜を酸化させることで酸化タンタル薄膜を形成する段階と、酸化タンタル薄膜の上部に上部電極を形成する段階と、
を含むことを特徴とする。」
　
　また、当初図面には、デザインルールに関する記載は存在しない。
　以上を総合すると、デザインルールについて当初明細書等に記載されているのは、「２５６Ｍ以上の次世代ＤＲＡＭ製品に必要とする充填容量を確保する」ために、「酸化タンタルコンデンサーの開発が本格的に進められている」が、「素子の小型化によってアスペクト比が増加するので、ステップカバレージの特性が減少」し、「例えば、デザインルールが０.１６μmから０.１３μm減少することに伴って、ステップカバレージが９６%から７３%まで減少」するという従来技術の問題点に対応し、「下部電極の上部に酸化タンタル膜が均一に蒸着するようにし、これにより薄膜のステップカバレージの特性を向上させる」ことを技術課題とし、「下部電極の上部を窒化させて窒化膜を形成する段階と、窒化膜の上部に原子層薄膜蒸着法(ＡＬＤ)を適用して、窒化タンタル薄膜を蒸着する段階と、窒化タンタル薄膜を酸化させることで酸化タンタル薄膜を形成する段階と、酸化タンタル薄膜の上部に上部電極を形成する段階と、を含むことを特徴とする」とする「酸化タンタルコンデンサーの形成方法」に関する発明であると認められる。
　したがって、０．１３μｍのデザインルールにおけるステップカバレージの減少に対応するためになされた発明、換言すれば、０．１３μｍのデザインルールを有する半導体素子の製造に適用される発明については、当初明細書等に記載されているものと認められるが、「０．１３μｍ
以下
　よって、補正前の請求項１の「前記酸化タンタル薄膜の上部に上部電極を形成する段階と、　を含むことを特徴とする酸化タンタルコンデンサーの形成方法。」を、補正後の請求項１の「前記酸化タンタル薄膜の上部に上部電極を形成する段階と、を含み、　０．１３μｍ以下のデザインルールを有する半導体素子の製造に適用されることを特徴とする酸化タンタルコンデンサーの形成方法。」と変更する補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、当初明細書等に記載された事項の範囲内においてなされたものではない。
　
　以上のとおりであるから、補正前の請求項１についての補正を含む本件補正は、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たしていない。
　
（３−２）補正の目的について
　上記（３−１）に記載したとおり、本件補正のうち、補正前の請求項１についての補正により、補正前の請求項１に係る発明である「酸化タンタルコンデンサーの形成方法」の用途について、「０．１３μｍ以下のデザインルールを有する半導体素子の製造に適用される」ものであるという限定が付されることとなった。
　しかしながら、そのような用途の限定は、補正前の請求項１に係る発明の発明特定事項を限定したものに該当しないから、補正前の請求項１についての補正は、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。
　また、補正前の請求項１についての補正が、特許法第１７条の２第４項のその余のいずれの号に掲げる事項を目的とするものにも該当しないことは明らかである。
　したがって、補正前の請求項１についての補正を含む本件補正は、特許法第１７条の２第４項に規定する要件を満たしていない。
　
（４）独立特許要件についての検討
（４−１）検討の前提
　上記（３）において検討したとおり、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たしていないが、仮に、本件補正がこれらの要件を満たすものであり、かつ、本件補正のうち請求項１についての補正が特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものであるとみなした場合において、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、一応検討する。
　
（４−２）補正後の発明
　本件補正による補正後の請求項１〜１０に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１０に記載された事項により特定されるとおりのものであり、そのうち請求項１に係る発明（以下、「補正発明」という。）は請求項１に記載された事項により特定される以下のとおりのものである。
　「【請求項１】　下部電極の上部を窒化させて窒化膜を形成する段階と、
　前記窒化膜の上部に原子層薄膜蒸着法(ＡＬＤ)を適用して、窒化タンタル薄膜を蒸着する段階と、
　前記窒化タンタル薄膜を酸化させて酸化タンタル薄膜を形成する段階と、
　前記酸化タンタル薄膜の上部に上部電極を形成する段階と、を含み、
　０．１３μｍ以下のデザインルールを有する半導体素子の製造に適用されることを特徴とする酸化タンタルコンデンサーの形成方法。」
　
（４−３）刊行物に記載された発明
（４−３−１）本願の優先日前に日本国内又は外国において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平８−２９３４９４号公報（以下、「刊行物１」という。）には、図１〜３とともに以下の事項が記載されている。
　「【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に係わり、特に絶縁膜としてタンタル酸化膜を用いる半導体装置に関するものである。
【０００２】
【従来の技術】近年、ＭＯＳ型ＤＲＡＭの高集積化に伴い、シリコンの酸化膜を薄くし、電界を高めることで蓄積電荷を一定値以上に保つ試みがなされてきている。極薄シリコン酸化膜の改良はフラッシュメモリーの実用化等から、数ｎｍのレベルにまで進められてきたが、現実にはほぼ限界に近い。
【０００３】そこで、シリコンの酸化膜に比べて比誘電率が約２０〜２５と大きいＴａ２Ｏ５膜が次世代ＤＲＡＭに使用される絶縁膜として注目されており、有機アルキルガスを用いるＣＶＤ法、反応性スパッタによる方法、そしてＴａの直接酸化法等が広く検討されている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の技術によって成膜されたＴａ２Ｏ５膜は、Ｔａ２Ｏ５膜の酸素欠陥に起因すると思われるリーク電流あるいは誘電損失の増加から、高い誘電率を持ちながらも、実用レベルでは使用が困難であった。又、熱処理や酸素プラズマ処理によるＴａ２Ｏ５膜の改質により、酸素欠陥を補ってリーク電流を減らす方法が検討されているが、酸化に伴うＳｉ層とのシリサイド化（ＴａＳｉ）や、下地Ｓｉ層の酸化による実質的な誘電率の低下（Ｔａ２Ｏ５＋ＳｉＯ２）等の問題が示唆されている。
【０００５】本発明の目的は、上記従来例の問題点、すなわちＴａ２Ｏ５膜のリーク電流に代表される膜特性を改善し、誘電膜として実用可能なＴａ２Ｏ５膜を作成することにある。又、本発明の別の目的は、より簡便な方法でストイキオメトリなＴａ２Ｏ５膜を作成することにある。さらに、本発明の目的は、最小限の工程で半導体装置内に抵抗体及び誘電体膜を作成することにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置は、窒化タンタル膜を酸化することで得られたタンタル酸化膜を絶縁膜とすることを特徴とする。なお、ここでいう「絶縁膜」には勿論誘電体膜も含まれ、例えば本発明に係わる絶縁膜は絶縁ゲート型トランジスタのゲート絶縁膜、コンデンサの誘電体膜として好適に用いられる。
【０００７】本発明においては、従来例に於いて示された問題点を解決し、高集積なＭＯＳ−ＦＥＴに適用可能な高い比誘電率をもち、低いリーク電流、低誘電損失なＴａ２Ｏ５膜を作成することを可能とした。
【０００８】本発明によれば、反応性スパッタリング法、ＣＶＤ法等によって作成したＴａ２Ｎ及びＴａＮの混合膜であるＴａＮ０．８膜を酸化することで、酸素欠陥が少なくリーク電流の小さいＴａ２Ｏ５膜を作成できる。」
　「【００２６】
【実施例】以下、本発明の実施例について図面を用いて詳細に説明する。
〔実施例１〕図１は本発明に於いて示したタンタル酸化物の誘電体をｐ型ＭＯＳトランジスターのゲート膜及びキャパシタ膜として適用した場合の一般的な構成を示す断面図である。図１では、ＤＲＡＭメモリセルの場合について示した。図１に於いて、１００はｎ型Ｓｉ基板、１０１はフィールド酸化膜、１０２はゲート膜及びキャパシタ膜としてのＴａ２Ｏ５膜、１０３はポリシリコンゲート電極及びキャパシタ電極、１０４はビット線であるＡｌ配線、１０５は層間膜であるところのＰＳＧ膜、１０６は保護膜であるところのＰ−ＳｉＮ膜、１０７はソース及びドレインコンタクト領域であるところのｎ＋領域である。ここで、ゲート及びキャパシタ膜であるＴａ２Ｏ５膜は前述したＴａＮ０．８膜を成膜、パターニングした後、前述した酸化方法により同時に形成される。前述したように、本発明により形成されたＴａ２Ｏ５膜１０２は、高比誘電率であり、又リーク電流も小さいため、ＤＲＡＭメモリセルサイズが小さくなっても充分使用可能なゲート及びキャパシタ絶縁膜を得ることができる。
【００２７】又、本実施例においてはゲート及びキャパシタ電極にポリシリコン１０３を用いているが、かわりに本発明で述べたＴａＮ０．８膜を用いてもよい。」
　「【００３１】又、ＴａＮ０．８は前述したように非常に安定した金属間化合物であり、シリサイド化反応も少ないため、バリアメタルとしても有効に働き、例えば図２中ｎ＋領域とのＴａＮ０．８２０５を介したコンタクト性も良好にとる事が可能である。
〔実施例３〕図３は本発明を適用したキャパシタ構造の一例を示す断面図である。図３において、３００はＳｉ基板、３０２はＰＳＧ膜、３０３はｎ＋領域、３０４はＴａ２Ｏ５絶縁膜、３０５ａ，ｂはＴａＮ０．８膜、３０１はｎ＋ ポリシリコンである。
【００３２】図３において、キャパシタ膜であるＴａ２Ｏ５膜３０４を上下からサンドイッチするようにＴａＮ０．８膜３０５ａ，ｂが配されているが、Ｔａ２Ｏ５膜３０４は、下層ＴａＮ０．８膜を酸化して作られている。
【００３３】この方法を用いることにより、キャパシタ膜であるＴａ２Ｏ５膜３０４と配線であるＴａＮ０．８膜３０５ａを同時に作ることが可能であり、界面の急しゅんな良好なキャパシタ構造を得ることができる。
【００３４】又、図３中では下層キャパシタ電極３０５ａとＳｉ基板３００の間にコンタクト層としてポリシリコン３０１を使用しているが、カバレッジの許す範囲でポリシリコン３０１をはぶき、直接ＴａＮ０．８膜を成膜、酸化してキャパシタ構造を得てもよい。ＴａＮ０．８膜でも良好なコンタクト特性を得られる。なお、本実施例３を前述の実施例１、実施例２に適用してもよい。
【００３５】
【発明の効果】以上説明した本発明により、以下に述べる特有の効果を得ることができる。
【００３６】１）高い比誘電率、低誘電損失、低リーク電流という優れた特性をもつＴａ２Ｏ５膜を得ることにより、高集積な微細化されたＭＯＳトランジスタ及びキャパシタ構造をもつデバイスを作製することができる。
【００３７】２）熱的、化学的に安定であるＴａＮ０．８膜を酸化することで、より簡便で、低コストに上記Ｔａ２Ｏ５膜を得ることができる。
【００３８】３）上記（２）の方法を用いることで、半導体装置内に一度に抵抗体及び誘電膜を作製することができる。」
　
（４−３−２）ここにおいて、「実施例１」についてみると、実施例１に対応する図１の「１０２」で示された「ゲート膜及びキャパシタ膜としてのＴａ２Ｏ５膜」のうち、「ソース及びドレインコンタクト領域であるところのｎ＋領域」「１０７」の上部に位置する部分が「キャパシタ膜としてのＴａ２Ｏ５膜」であることは明らかである。
　また、図１の「１０３」で示された「ポリシリコンゲート電極及びキャパシタ電極」のうち、上記「キャパシタ膜としてのＴａ２Ｏ５膜」の上部に位置する部分が「キャパシタ電極」であることも同様に明らかである。
　そして、「キャパシタ膜としてのＴａ２Ｏ５膜」「１０２」の上部に位置する「キャパシタ電極」「１０３」は、「キャパシタ膜としてのＴａ２Ｏ５膜」「１０２」の形成後に形成されたものであることは当業者にとって自明である。
　また、刊行物１の「ここで、ゲート及びキャパシタ膜であるＴａ２Ｏ５膜は前述したＴａＮ０．８膜を成膜、パターニングした後、前述した酸化方法により同時に形成される。」（００２６段落）という記載から、実施例１においては、「キャパシタ膜としてのＴａ２Ｏ５膜」「１０２」は、「ｎ型Ｓｉ基板」「１００」の上部に「ＴａＮ０．８膜を成膜、パターニングした後」、前記「ＴａＮ０．８膜」を「酸化」することにより形成されていることは明らかである。
　さらに、刊行物１の「本発明によれば、反応性スパッタリング法、ＣＶＤ法等によって作成したＴａ２Ｎ及びＴａＮの混合膜であるＴａＮ０．８膜を酸化することで、酸素欠陥が少なくリーク電流の小さいＴａ２Ｏ５膜を作成できる。」（０００８段落）という記載を勘案すると、「実施例１」における「ＴａＮ０．８膜」は「反応性スパッタリング法、ＣＶＤ法等によって作成した」ものであると解される。
　
　したがって、以上を総合すると、刊行物１には、以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
　「ｎ型Ｓｉ基板１００のソース及びドレインコンタクト領域であるところのｎ＋領域１０７の上部に、反応性スパッタリング法、ＣＶＤ法等によってＴａＮ０．８膜を成膜、パターニングした後、前記ＴａＮ０．８膜を酸化することによりキャパシタ膜としてのＴａ２Ｏ５膜１０２を形成する段階と、
　前記キャパシタ膜としてのＴａ２Ｏ５膜１０２の上部にキャパシタ電極１０３を形成する段階と、
　を含むことを特徴とするタンタル酸化物の誘電体をキャパシタ膜として用いた半導体装置の製造方法。」
　
（４−４）補正発明と刊行物発明との対比
　刊行物発明において、「ｎ型Ｓｉ基板１００のソース及びドレインコンタクト領域であるところのｎ＋領域１０７」がキャパシタの下部電極として機能していることは当業者にとって自明な事項であるから、刊行物発明の「ｎ型Ｓｉ基板１００のソース及びドレインコンタクト領域であるところのｎ＋領域１０７」は補正発明の「下部電極」に相当する。また、刊行物発明の「ＴａＮ０．８膜」は補正発明の「窒化タンタル薄膜」に相当する。
　したがって、刊行物発明の「ｎ型Ｓｉ基板１００のソース及びドレインコンタクト領域であるところのｎ＋領域１０７の上部に、反応性スパッタリング法、ＣＶＤ法等によってＴａＮ０．８膜を成膜」「する段階」は、補正発明の「下部電極の上部を窒化させて窒化膜を形成する段階と、　前記窒化膜の上部に原子層薄膜蒸着法(ＡＬＤ)を適用して、窒化タンタル薄膜を蒸着する段階」に対応しており、両者は、「下部電極」の上方に「窒化タンタル薄膜」を形成する段階である点で共通する。
　
　刊行物発明の「前記ＴａＮ０．８膜を酸化することによりキャパシタ膜としてのＴａ２Ｏ５膜１０２を形成する段階」は、補正発明の「前記窒化タンタル薄膜を酸化させて酸化タンタル薄膜を形成する段階」に相当する。
　また、刊行物発明の「前記キャパシタ膜としてのＴａ２Ｏ５膜１０２の上部にキャパシタ電極１０３を形成する段階」は、補正発明の「前記酸化タンタル薄膜の上部に上部電極を形成する段階」に相当する。
　さらに、刊行物発明の「タンタル酸化物の誘電体をキャパシタ膜として用いた半導体装置の製造方法」は、補正発明の「酸化タンタルコンデンサーの形成方法」に相当する。
　
　したがって、補正発明と刊行物発明とは、
　「下部電極の上方に窒化タンタル薄膜を形成する段階と、
　前記窒化タンタル薄膜を酸化させて酸化タンタル薄膜を形成する段階と、
　前記酸化タンタル薄膜の上部に上部電極を形成する段階と、
　を含む酸化タンタルコンデンサーの形成方法。」
　
　である点で一致し、以下の点で相違する。
（相違点１）
　補正発明は、「下部電極の上部を窒化させて窒化膜を形成する段階」を含み、当該「窒化膜」の上部に「窒化タンタル膜」を形成しているのに対して、刊行物発明は、補正発明の「下部電極の上部を窒化させて窒化膜を形成する段階」に相当する段階を含まず、補正発明の「下部電極」に相当する「ｎ型Ｓｉ基板１００のソース及びドレインコンタクト領域であるところのｎ＋領域１０７」の上部に直接「ＴａＮ０．８膜」を形成している点。
　
（相違点２）
　「窒化タンタル薄膜」を形成するに際して、補正発明は「原子層薄膜蒸着法(ＡＬＤ)を適用し」た「蒸着」を用いているのに対して、刊行物発明は「反応性スパッタリング法、ＣＶＤ法等」を用いている点。
　
（相違点３）
　補正発明は、「０．１３μｍ以下のデザインルールを有する半導体素子の製造に適用される」ものであるのに対して、刊行物発明はそのような用途の限定が付されていない点。
　
（４−５）相違点についての当審の判断
（４−５−１）相違点１について
　一般に、半導体の技術分野において、電極上部に酸化タンタル膜を設けるに当たり、電極と酸化タンタル膜との界面付近にＳｉＯ２等の有害な酸化物が形成されることを防止する必要があるということは当業者における周知の技術課題であり、また、当該技術課題を解決するために、電極の上部を窒化させて窒化膜を形成し、当該窒化膜の上部に酸化タンタル膜を設けることは、当業者における周知技術である。
　例えば、本願の優先日前に日本国内又は外国において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平５−１６７００８号公報（以下、「刊行物２」という。）には、「【従来の技術】ＤＲＡＭのキャパシタ部は、周知のようにキャパシタ下部電極の上にキャパシタとなる高誘電体を形成し、その上にキャパシタ上部電極（以下単に上部、下部電極と称す）を形成した３層構造となっている。従来、一般に下部電極としてはシリコン（Ｓｉ）を多結晶化したポリシリコンが用いられている。つまり、Ｓｉ層の上に高誘電体を積層している形である。その高誘電体としては近来、Ｔａ２Ｏ５が用いられている。」（０００２段落）、「【発明が解決しようとする課題】前述した方法は、Ｓｉ上へのＴａ２Ｏ５の直接成膜であるので、前述したようにその界面にＳｉＯ２膜が形成される。その結果として、Ｔａ２Ｏ５−ＳｉＯ２層が誘電性絶縁膜となり、蓄積容量の低下を招いていた。」（０００６段落）、「本発明はその改善のために、Ｔａ２Ｏ５膜の下地にＳｉＯ２よりも高誘電率をもつＳｉ３Ｎ４を形成するようにして、Ｔａ２Ｏ５膜を形成するときにはＳｉＯ２が生じないようにすることによって、より蓄積容量の大きいキャパシタ部を得ることを目的とするものである。　【課題を解決するための手段】前記目的のために本発明は、キャパシタ部の下部電極であるＳｉ層表面を窒化してＳｉ３Ｎ４膜を形成し、その後、Ｔａ２Ｏ５を形成するようにしたものである。」（０００８段落〜０００９段落）と記載されており、当該刊行物２には、下部電極の上に酸化タンタル膜である「Ｔａ２Ｏ５」を設けるに当たり、界面にＳｉＯ２膜が形成されることを防止するという技術課題を解決するため、下部電極の上部を窒化させて窒化膜である「Ｓｉ３Ｎ４膜」を形成し、当該「Ｓｉ３Ｎ４膜」の上に「Ｔａ２Ｏ５」を設けることが記載されているものと認められる。
　
　そして、刊行物発明は、下部電極である「ｎ型Ｓｉ基板１００のソース及びドレインコンタクト領域であるところのｎ＋領域１０７」上に、最終的に「キャパシタ膜としてのＴａ２Ｏ５膜１０２」が形成されるものであるから、当該刊行物発明において、下部電極である「ｎ型Ｓｉ基板１００のソース及びドレインコンタクト領域であるところのｎ＋領域１０７」と「キャパシタ膜としてのＴａ２Ｏ５膜１０２」との間に有害なＳｉＯ２が形成されることを防止する必要があるという周知の技術課題が存在することは当業者であれば即座に察知可能であり、当該技術課題を解決するために、刊行物発明に対して上記周知技術を適用して、「ｎ型Ｓｉ基板１００のソース及びドレインコンタクト領域であるところのｎ＋領域１０７」の上部を窒化させて窒化膜を形成し、当該窒化膜の上に「ＴａＮ０．８膜を成膜」すること、すなわち、補正発明のように、「下部電極の上部を窒化させて窒化膜を形成する段階」を設け、当該「窒化膜」の上部に「窒化タンタル膜」を形成することは、当業者が容易になし得た事項である。
　したがって、相違点１は当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−５−２）相違点２について
　一般に、Ｔａ２Ｏ５膜を容量絶縁膜として用いるキャパシタにおいて、下部電極が段差を有する構造のものは、例えば、特開平９−１０７０８５号公報の図６、特開平１１−８７６４８号公報の図５、及び特開平１１−２０４７５７号公報の図２等に記載されているように、当業者において周知であるから、刊行物発明を、下部電極が段差を有する構造のキャパシタに適用することは、当業者が適宜なし得た事項である。
　また、半導体の技術分野においては、装置を少しでも微細化することが不断の技術課題であるから、刊行物発明を、下部電極が段差を有する構造の微細なキャパシタの製造方法に適用することもまた、当業者が適宜なし得た事項である。
　そして、微細な半導体装置の製造方法において、ステップカバレージの優れた成膜方法を用いなければ、段差部分に良好な成膜が行えないことは当業者における技術常識であるから、刊行物発明を、下部電極が段差を有する構造の微細なキャパシタの製造方法に適用した場合に、ステップカバレージの優れた成膜方法を用いなければ、段差部分に良好な成膜が行えないことは、当業者にとって自明な事項である。
　
　ところで、下部電極上にキャパシタの誘電膜を形成する際に、優れたステップカバレージ（段差被覆性）を得るために、原子層薄膜蒸着法(ＡＬＤ)を用いて誘電膜の成膜を行うことは当業者における周知技術である。
　例えば、本願の優先日前に日本国内又は外国において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２０００−１２４４２４号公報（以下、「刊行物３」という。）には、「【０００１】　【発明の属する技術分野】本発明は半導体素子の製造方法に係り、特にキャパシタの誘電膜の形成方法に関する。　【０００２】　【従来の技術】ＤＲＡＭ素子の高集積化によって単位メモリセルの面積が小さくなり、それによって素子動作のための十分なセルキャパシタンスを有するキャパシタを製造する必要がある。」（０００１段落及び０００２段落）、「【０００５】通常、キャパシタのキャパシタンスは誘電膜の厚さに反比例して、誘電膜と電極との接触面積に正比例する。したがって、誘電膜の厚さを最小化して誘電膜と電極との接触面積を最大化する必要がある。このためには、下部電極上に誘電膜を形成する時優秀なステップカバレージ（step coverage）を得ることが重要である。」（０００５段落）、「【００２６】通常、ＡＬＤ方法による薄膜形成方法では厚さ調節が容易で優秀なステップカバレージが得られる。」（００２６段落）と記載されており、当該刊行物３には、半導体装置であるＤＲＡＭ素子が高集積化、すなわち微細化するに伴い、下部電極上にキャパシタンスの誘電膜を形成する際に、優れたステップカバレージを得るために、ＡＬＤを用いて誘電膜の成膜を行うことが記載されているものと認められる。
　
　また、ＡＬＤを用いてタンタル窒化物を成膜すること自体は、当業者においてごく普通に行われている事項である。
　例えば、本願の優先日前に日本国内又は外国において頒布された刊行物である特開２０００−５４１３４号公報（以下、「周知文献１」という。）には、「【０００１】　【発明の属する技術分野】本発明は薄膜製造方法に係り、特に原子層蒸着法（Atomic Layer Deposition:以下、ALD法と称する）による薄膜製造方法に関する。」（０００１段落）、「【０００６】　【課題を解決するための手段】前記のような目的を達成するための本発明による薄膜製造方法は、基板がローディングされたチャンバに第１反応物を注入して前記基板上に前記第１反応物を化学吸着させる段階を含む。続いて、前記化学吸着された第１反応物上に物理吸着された第１反応物を取り除く。次に、前記チャンバに再び前記第１反応物を注入して前記基板上に稠密するように化学吸着させた後、前記稠密するように化学吸着された第１反応物上に物理吸着された第１反応物を取り除く。続いて、前記チャンバに第２反応物を注入して前記基板の表面に化学吸着させた後、前記稠密するように化学吸着された第１反応物と第２反応物上に物理吸着された第２反応物を取り除く。次に、前記チャンバに再び前記第２反応物を注入して前記基板上に前記第２反応物を稠密するように吸着させて化学置換によって固体薄膜を形成する。」（０００６段落）、「【０００８】前記固体薄膜は単原子、単原子酸化物、複合酸化物、単原子窒化物または複合窒化物である。　【０００９】前記単原子の例としてはＭｏ、Ａｌ、Ｃｕ、Ｔｉ、Ｔａ、Ｐｔ、Ｒｕ、Ｒｈ、Ｉｒ、Ｗ又はＡｇを挙げることができる。前記単原子酸化物の例としてはＡｌ２Ｏ３、ＴｉＯ２、Ｔａ２Ｏ５、ＺｒＯ２、ＨｆＯ２、Ｎｂ２Ｏ５、ＣｅＯ２、Ｙ２Ｏ３、ＳｉＯ２、Ｉｎ２Ｏ３、ＲｕＯ２又はＩｒＯ２を挙げることができる。　【００１０】前記複合酸化物の例としてはＳｒＴｉＯ３、ＰｂＴｉＯ３、ＳｒＲｕＯ３、ＣａＲｕＯ３、（Ｂａ、Ｓｒ）ＴｉＯ３、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ３、（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ３、（Ｓｒ、Ｃａ）ＲｕＯ３、ＳｎがドーピングされたＩｎ２Ｏ３、ＦｅがドーピングされたＩｎ２Ｏ３又はＺｒがドーピングされたＩｎ２Ｏ３を挙げることができる。前記単原子窒化物の例としてはＳｉＮ、ＮｂＮ、ＺｒＮ、ＴｉＮ、ＴａＮ、Ｙａ３Ｎ５、ＡｌＮ、ＧａＮ、ＷＮ又はＢＮを挙げることができる。前記複合窒化物の例としてはＷＢＮ、ＷＳｉＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＡｌＳｉＮ又はＡｌＴｉＮを挙げることができる。」（０００８段落〜００１０段落）と記載されており、当該周知文献１には、ＡＬＤを用いてＴａＮを含む様々な材料の成膜を行うことが記載されているものと認められる。
　
　したがって、刊行物発明を、下部電極が段差を有する構造の微細なキャパシタの製造方法に適用するに際し、刊行物３に記載された周知技術を勘案し、ステップカバレージを向上させるため、「酸化することによりキャパシタ膜としてのＴａ２Ｏ５膜１０２」となる「ＴａＮ０．８膜」を、「反応性スパッタリング法、ＣＶＤ法等」に換えて周知のＡＬＤを用いて形成する構成とすること、すなわち、補正発明のように、「窒化タンタル薄膜」を形成するに際して、「原子層薄膜蒸着法(ＡＬＤ)を適用し」た「蒸着」を用いる構成とすることは当業者が容易になし得た事項である。
　よって、相違点２は当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−５−３）相違点３について
　上記（４−５−２）において検討したとおり、刊行物発明において、ステップカバレージを向上させるため、「ＴａＮ０．８膜」をＡＬＤを用いて形成する構成とすることは当業者が容易になし得た事項である。
　一方、半導体装置の製造において、デザインルールが０．１３μｍ程度まで小さくなると、旧来の成膜方法では優れたステップカバレージを得ることが困難になることは、当業者において周知の事実である。
　
　例えば、本願の優先日前に日本国内又は外国において頒布された刊行物である特開平１１−９２９９６号公報（以下、「周知文献２」という。）には、「【０００３】　【発明が解決しようとする課題】しかしながら半導体デバイスが微細化しその配線の幅が更に小さくなり、ステップカバレッジが大きくなるに従い、従来行なわれていたスパッタによる溝や孔へのメタル埋込には限界があり、空孔が出来易い。　【０００４】即ち図４（ａ）に示す配線２１１やプラグ２１３を形成するための溝２０３やコンタクトホール２０１等の隙間の幅は、半導体素子の集積化による微細化のためますます狭小なもの、例えば０．１８μｍから０．１３μｍ程度の幅のものが要求されている。　【０００５】このように微細化した溝２０３やコンタクトホール２０１等の隙間にスパッタによるメタル埋め込みを空孔なく行なうことは難しく、一方ただ単純にウエット処理で該埋め込みを行おうとしても、該溝２０３やコンタクトホール２０１内にあった空気が表面張力などによってそのまま残留してしまう恐れが増大する。特にコンタクトホール２０１などはその幅に対して深さが深いので（例えばそのアスペクト比〔深さ／幅〕≒５等）、内部に空気が残留し易い。」（０００３段落ないし０００５段落）と記載されており、当該周知文献２には、０．１８μｍから０．１３μｍ程度の幅の半導体装置において、必要とされるステップカバレージが大きくなり、旧来の成膜方法では空孔が発生してしまうことが記載されているものと認められる。
　
　また、本願の優先日前に日本国内又は外国において頒布された刊行物である特開２００１−１６４３７５号公報（以下、「周知文献３」という。）には、「【０００４】上記のバリアメタル層は、従来は、例えばスパッタリングなどのＰＶＤ（Physical Vapor Deposition ）法、あるいは、ＣＶＤ（Chemical Vapor Deposition）法などによって形成していた。しかしながら、半導体装置が微細化および高集積化されるに従い、配線ルールも同様に０．１３μｍ以下に微細化され、さらに半導体素子の高さが高くなるにつれて素子を被覆する酸化シリコンなどの層間絶縁膜は厚膜化する傾向であるのに、接続孔（素子間や多層配線間を電気的に接続するコンタクトホールやビアホール）の開口面積はむしろ狭められるので、接続孔のアスペクト比は１：５以上に高アスペクト比となってきており、このような状況下でＰＶＤ法やＣＶＤ法によりバリアメタル層を形成するとカバレッジが悪くなり、接続孔の壁面にまで均一に成膜することが非常に難しくなっていた。」（０００４段落）と記載されており、当該周知文献３には、０．１３μｍ以下の配線ルールにおいて、旧来の成膜方法では優れたステップカバレージを得ることが困難になることが記載されているものと認められる。
　
　したがって、刊行物発明において、ステップカバレージを向上させるために「ＴａＮ０．８膜」をＡＬＤを用いて形成する構成とした製造方法を、旧来の成膜方法では優れたステップカバレージを得ることが困難な０．１３μｍ以下のデザインルールを有する半導体素子の製造に適用することは、当業者が容易になし得た事項である。
　したがって、相違点３は当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−５−４）判断についてのまとめ
　以上検討したとおり、補正発明と刊行物発明との相違点は、いずれも周知の技術課題及び周知技術等を勘案することにより、当業者が容易になし得た範囲に含まれる程度のものであるから、補正発明は刊行物発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、補正発明は、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
（４−６）独立特許要件についてのまとめ
　補正発明は特許出願の際独立して特許を受けることができないものであるから、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
（５）補正の却下の決定のむすび
　以上のとおりであるから、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たしておらず、また、仮にこれらの要件を満たすものとみなした場合であっても、本件補正は特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。
　したがって、本件補正は特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について
　平成１８年１１月１７日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし１０に係る発明は、平成１８年６月２７日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１０に記載された事項により特定されるとおりのものであり、そのうち請求項１に記載された発明（以下、「本願発明」という。）は、請求項１に記載された事項により特定されるとおりのものである。
　そして、本願発明に対して「０．１３μｍ以下のデザインルールを有する半導体素子の製造に適用される」ものであるという用途の限定を加えた補正発明は、上記２．（４）において検討したとおり、刊行物１に記載された発明（刊行物発明）に基づいて当業者が容易に発明をすることができたものであるから、そのような用途の限定が加えられていない本願発明も、当然刊行物１に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
４．むすび
　以上検討したとおり、本願の請求項１に係る発明は特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、上記結論のとおり審決する。