【事件の表示】
　平成１１年特許願第３６６８２７号「強誘電体メモリ素子の製造方法」拒絶査定不服審判事件〔平成１２年　７月１８日出願公開、特開２０００−２００８８０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１１年１２月２４日（パリ条約による優先権主張１９９８年１２月３０日、大韓民国）の出願であって、平成１８年１０月３日付けで拒絶査定がなされ、これに対し、平成１９年１月９日に拒絶査定に対する審判の請求がなされるとともに、同年１月２９日付けで手続補正がなされ、その後当審において、平成２１年５月１８日付けで審尋がなされ、同年８月１８日に回答書が提出されたものである。
　
　
第２．平成１９年１月２９日付けの手続補正についての却下の決定
　
［補正の却下の決定の結論］
　平成１９年１月２９日付けの手続補正（以下「本件補正」という。）を却下する。
　
［理由］
１．本件補正の内容
　
　本件補正は、明細書の特許請求の範囲及び発明の詳細な説明を補正するものであり、その内容は以下のとおりである。 
　
（補正事項１）
　補正前の請求項１の「素子分離膜及びトランジスタの形成された半導体基板を提供する段階と、　全体構造の上部に第１層間絶縁膜を形成した後、ビット線用コンタクトホール及びコンタクトリーディングパッド用コンタクトホールを形成する段階と、　全体構造の上部に第１伝導層を形成し、パターニングしてビット線及びコンタクトリーディングパッドをそれぞれ形成する段階と、　前記ビット線及びコンタクトリーディングパッドを含んだ全体構造の上部に第２層間絶縁膜を形成し、全体構造の上部に下部電極用物質、強誘電物質及び上部電極用物質を順次形成した後、パターニングして下部電極、強誘電体膜及び上部電極からなるキャパシタを形成する段階と、　全体構造の上部に第３層間絶縁膜を形成した後、前記キャパシタ上の前記第３層間絶縁膜の一部分と、前記コンタクトリーディングパッド上の前記第３及び第２層間絶縁膜の一部分とをエッチングして、前記キャパシタの上部電極及び前記コンタクトリーディングパッドの上部を露出させるキャパシタ連結用コンタクトホールを形成する段階と、　前記キャパシタ連結用コンタクトホールが完全に埋め込まれるように全体構造の上部に第２伝導層を形成し、パターニングしてローカル相互接続線を形成する段階とを含んでなることを特徴とする強誘電体メモリ素子の製造方法。」を、補正後の請求項１の「素子分離膜及びトランジスタが形成された半導体基板を提供する段階と、全体構造上部に第１層間絶縁膜を形成してパターニングし、ビット線用コンタクトホール、及びコンタクトリディングパッド用コンタクトホールを形成する段階と、全体構造上部に第１伝導層を形成してパターニングしてビット線を形成するとともに前記ビット線と電気的に分離されたコンタクトリディングパッドを形成する段階と、前記ビット線及びコンタクトリディングパッドを含む全体構造上部に第２層間絶縁膜を形成して、全体構造上部に下部電極用物質、強誘電物質及び上部電極用物質を順次に形成した後、パターニングして下部電極、強誘電体膜及び上部電極からなるキャパシターを形成する段階と、全体構造上部に第３層間絶縁膜を形成した後、前記キャパシター上部の前記第３層間絶縁膜の一部分と、前記コンタクトリディングパッド上部の第３及び第２層間絶縁膜の一部をエッチングして前記キャパシターの上部電極及び前記コンタクトリディングパッド上部を露出させるキャパシター連結用コンタクトホールを形成する段階と、前記キャパシター連結用コンタクトホールが完全に埋め込まれて前記コンタクトリディングパッドと前記キャパシターの上部電極が連結されるように全体構造上部に第２伝導層を形成した後、パターニングしてローカル相互接続線を形成する段階とを含んでなることを特徴にする強誘電体メモリー素子製造方法。」と補正すること。
（補正事項２）
　補正前の請求項２の「第１伝導層は燐のドープされたポリシリコン、タングステンシリサイド及びチタンシリサイドの積層構造であることを特徴とする請求項１記載の強誘電体メモリ素子の製造方法。」を、補正後の請求項２の「前記第１伝導層は燐がドーピングされたポリシリコン、タングステンシリサイド、及びチタンシリサイドの積層構造であることを特徴とする請求項１記載の強誘電体メモリー素子製造方法。」と補正すること。
（補正事項３）
　補正前の請求項３の「前記キャパシタはトランジスタと同一の位置に配列されることを特徴とする請求項１記載の強誘電体メモリ素子の製造方法。」を、補正後の請求項３の「前記キャパシターは、トランジスタと同一の位置に配列されることを特徴とする請求項１記載の強誘電体メモリー素子製造方法。」と補正すること。
（補正事項４）
　補正前の明細書の段落【０００８】の、
「【課題を解決するための手段】
上記目的を達成するために、本発明による強誘電体メモリ素子の製造方法は、素子分離膜及びトランジスタの形成された半導体基板を提供する段階と、全体構造の上部に第１層間絶縁膜を形成した後、ビット線用コンタクトホール及びコンタクトリーディングパッド用コンタクトホールを形成する段階と、全体構造の上部に第１伝導層を形成しパターニングしてビット線及びコンタクトリーディングパッドをそれぞれ形成する段階と、前記ビット線及びコンタクトリーディングパッドを含んだ全体構造の上部に第２層間絶縁膜を形成し、全体構造の上部に下部電極用物質、強誘電物質及び上部電極用物質を順次形成した後、パターニングして下部電極、強誘電体膜及び上部電極からなるキャパシタを形成する段階と、全体構造の上部に第３層間絶縁膜を形成した後、前記キャパシタ上部の前記第３層間絶縁膜の一部分と、前記コンタクトリーディングパッド上の前記第３及び第２層間絶縁膜の一部分をエッチングして前記キャパシタの上部電極及び前記コンタクトリーディングパッドの上部を露出させるキャパシタ連結用コンタクトホールを形成する段階と、前記キャパシタ連結用コンタクトホールが完全に埋め込まれるように全体構造の上部に第２伝導層を形成した後パターニングしてローカル相互接続線を形成する段階とを含んでなることを特徴とする。」
を、補正後の明細書の段落【０００８】の、
「【課題を解決するための手段】
　上記目的を達成するために、本発明による強誘電体メモリ素子の製造方法は、素子分離膜及びトランジスタが形成された半導体基板を提供する段階と、全体構造上部に第1層間絶縁膜を形成してパターニングし、ビット線用コンタクトホール、及びコンタクトリディングパッド用コンタクトホールを形成する段階と、全体構造上部に第1伝導層を形成してパターニングしてビット線を形成するとともに前記ビット線と電気的に分離されたコンタクトリディングパッドを形成する段階と、前記ビット線及びコンタクトリディングパッドを含む全体構造上部に第2層間絶縁膜を形成して、全体構造上部に下部電極用物質、強誘電物質及び上部電極用物質を順次に形成した後、パターニングして下部電極、強誘電体膜及び上部電極からなるキャパシターを形成する段階と、全体構造上部に第3層間絶縁膜を形成した後、前記キャパシター上部の前記第3層間絶縁膜の一部分と、前記コンタクトリディングパッド上部の第3及び第2層間絶縁膜の一部をエッチングして前記キャパシターの上部電極及び前記コンタクトリディングパッド上部を露出させるキャパシター連結用コンタクトホールを形成する段階と、前記キャパシター連結用コンタクトホールが完全に埋め込まれて前記コンタクトリディングパッドと前記キャパシターの上部電極が連結されるように全体構造上部に第2伝導層を形成した後、パターニングしてローカル相互接続線を形成する段階とを含んでなることを特徴にする。」
と補正すること。
　
　
２．補正事項１の整理
　
（補正事項１−１）
　補正前の請求項１の「トランジスタの形成された」を、補正後の請求項１の「トランジスタが形成された」と補正すること。
（補正事項１−２）
　補正前の請求項１の「全体構造の上部」を、補正後の請求項１の「全体構造上部」と補正すること（６箇所）。
（補正事項１−３）
　補正前の請求項１の「形成した後」を、補正後の請求項１の「形成してパターニングした後」と補正すること。
（補正事項１−４）
　補正前の請求項１の「コンタクトホール及び」を、補正後の請求項１の「コンタクトホール、及び」と補正すること。
（補正事項１−５）
　補正前の請求項１の「コンタクトリーディングパッド」を、補正後の請求項１の「コンタクトリディングパッド」と補正すること（補正事項１−７及び補正事項１−１５の記載箇所を含めて５箇所）。
（補正事項１−６）
　補正前の請求項１の「第１伝導層を形成し、」を、補正後の請求項１の「第１伝導層を形成して」と補正すること。
（補正事項１−７）
　補正前の請求項１の「パターニングしてビット線及びコンタクトリーディングパッドをそれぞれ形成する」を、補正後の請求項１の「パターニングしてビット線を形成するとともに前記ビット線と電気的に分離されたコンタクトリディングパッドを形成する」と補正すること。
（補正事項１−８）
　補正前の請求項１の「含んだ」を、補正後の請求項１の「含む」と補正すること。
（補正事項１−９）
　補正前の請求項１の「形成し、」を、補正後の請求項１の「形成して、」と補正すること。
（補正事項１−１０）
　補正前の請求項１の「順次形成した後」を、補正後の請求項１の「順次に形成した後」と補正すること。
（補正事項１−１１）
　補正前の請求項１の「キャパシタ」を、補正後の請求項１の「キャパシター」と補正すること（５箇所）。
（補正事項１−１２）
　補正前の請求項１の「上の」を、補正後の請求項１の「上部の」と補正すること（２箇所）。
（補正事項１−１３）
　補正前の請求項１の「前記第３及び第２層間絶縁膜の一部分とをエッチングして、」を、補正後の請求項１の「第３及び第２層間絶縁膜の一部をエッチングして」と補正すること。
（補正事項１−１４）
　補正前の請求項１の「コンタクトリーディングパッドの上部」を、補正後の請求項１の「コンタクトリディングパッド上部」と補正すること。
（補正事項１−１５）
　補正前の請求項１の「埋め込まれるように」を、補正後の請求項１の「埋め込まれて前記コンタクトリディングパッドと前記キャパシターの上部電極が連結されるように」と補正すること。
（補正事項１−１６）
　補正前の請求項１の「形成し、」を、補正後の請求項１の「形成した後、」と補正すること。
（補正事項１−１７）
　補正前の請求項１の「特徴とする」を、補正後の請求項１の「特徴にする」と補正すること。
（補正事項１−１８）
　補正前の請求項１の「強誘電体メモリ素子の製造方法」を、補正後の請求項１の「強誘電体メモリー素子製造方法」と補正すること。
　
　
３．補正の目的の適否及び新規事項の追加の有無についての検討
　
３−１．補正事項１について
３−１−１．補正事項１−７について
　補正事項１のうち、補正事項１−７は、「パターニングして」「形成」された「ビット線」と「コンタクトリディングパッド」との関係が「電気的に分離された」ものである点を具体的に限定するものであるから、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下単に「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、補正事項１−７は、願書に最初に添付した明細書又は図面全ての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであることが明らかであるから、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下単に「特許法第１７条の２第３項」という。）に規定する要件を満たすものである。
３−１−２．補正事項１−１５について
　補正事項１のうち、補正事項１−１５は、どのように「埋め込まれ」るかについて、「前記コンタクトリディングパッドと前記キャパシターの上部電極が連結されるように」である点を具体的に限定するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、補正事項１−１５は、願書に最初に添付した明細書又は図面全ての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであることが明らかであるから、特許法第１７条の２第３項に規定する要件を満たすものである。
３−１−３．補正事項１の他の補正事項について
　補正事項１のうち、補正事項１−１〜補正事項１−６、補正事項１−８〜補正事項１−１４、補正事項１−１６〜補正事項１−１８は、いずれも、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当し、また、願書に最初に添付した明細書又は図面全ての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであることが明らかであるから、特許法第１７条の２第３項に規定する要件を満たすものである。　
３−１−４．補正事項１についてのまとめ
　したがって、補正事項１は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮及び同条同項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当するものであり、また、特許法第１７条の２第３項に規定する要件を満たすものである。
　
３−２．補正事項２について
　補正事項２は、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当し、また、願書に最初に添付した明細書又は図面全ての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであることが明らかであるから、特許法第１７条の２第３項に規定する要件を満たすものである。
　
３−３．補正事項３について
　補正事項３は、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当し、また、願書に最初に添付した明細書又は図面全ての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであることが明らかであるから、特許法第１７条の２第３項に規定する要件を満たすものである。
　
３−４．補正事項４について
　補正事項４は、補正事項１によって補正された請求項１の記載と整合するように、発明の詳細な説明の【課題を解決するための手段】を補正するものであり、補正事項１と同様に、願書に最初に添付した明細書又は図面全ての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであることが明らかであるから、特許法第１７条の２第３項に規定する要件を満たすものである。
　
３−５．補正の目的の適否及び新規事項の追加の有無についてのまとめ
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものであり、かつ、同法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものである。
　したがって、本件補正による補正後の特許請求の範囲に記載された事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき、さらに検討を進める。
　
　
４．独立特許要件についての検討
　
４−１．補正発明
　本願の補正後の請求項１〜３に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜３に記載された事項により特定されるものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。
　 
「素子分離膜及びトランジスタが形成された半導体基板を提供する段階と、
全体構造上部に第１層間絶縁膜を形成してパターニングし、ビット線用コンタクトホール、及びコンタクトリディングパッド用コンタクトホールを形成する段階と、
全体構造上部に第１伝導層を形成してパターニングしてビット線を形成するとともに前記ビット線と電気的に分離されたコンタクトリディングパッドを形成する段階と、
前記ビット線及びコンタクトリディングパッドを含む全体構造上部に第２層間絶縁膜を形成して、全体構造上部に下部電極用物質、強誘電物質及び上部電極用物質を順次に形成した後、パターニングして下部電極、強誘電体膜及び上部電極からなるキャパシターを形成する段階と、
全体構造上部に第３層間絶縁膜を形成した後、前記キャパシター上部の前記第３層間絶縁膜の一部分と、前記コンタクトリディングパッド上部の第３及び第２層間絶縁膜の一部をエッチングして前記キャパシターの上部電極及び前記コンタクトリディングパッド上部を露出させるキャパシター連結用コンタクトホールを形成する段階と、
前記キャパシター連結用コンタクトホールが完全に埋め込まれて前記コンタクトリディングパッドと前記キャパシターの上部電極が連結されるように全体構造上部に第２伝導層を形成した後、パターニングしてローカル相互接続線を形成する段階とを含んでなることを特徴にする強誘電体メモリー素子製造方法。」
　
　
４−２．引用刊行物に記載された発明
　
４−２−１．引用例及びその記載事項
　引用例：特開平１０−２７５８９７号公報
　原審の拒絶の理由に引用され、本願の優先権主張の日前に日本国内において頒布された特開平１０−２７５８９７号公報（以下「引用例」という。）には、図１〜１４及び１８とともに、「半導体装置の製造方法および半導体装置」（発明の名称）に関して、以下の記載がある。（下線は当合議体で付加したものである。以下同じ。）
　
（１）第１の実施の形態
ア．「【００８１】次に、本発明を前記したようなＦＲＡＭに適用した実施例を詳細に説明する。
図１乃至図３は
第１の実施の形態に係る強誘電体メモリセルを採用した大容量の強誘電体メモリについてセルアレイの製造工程順におけるセルアレイの一部の平面パターンの一例
イ．「【００８２】
図４乃至図７は
前記セルアレイの製造工程順における断面構造の一部
ウ．「【０１００】そして、前記電極配線２２の下端面は、前記キャパシタコンタクトプラグ１５の上端面よりも面積が大きく、前記キャパシタコンタクトプラグ１５の上端面およびその周辺の層間絶縁膜（本例では層間絶縁膜１３）にコンタクトしている。これにより、電極配線２２とキャパシタコンタクトプラグ１５とのコンタクト抵抗の低下と、前記キャパシタコンタクトプラグ１５上に対応してコンタクトホールを開口する時のマスク位置合わせのマージンの確保を図ることが可能になる。次に、
前記セルアレイの製造方法について、図１乃至図３に示した平面パターンおよび図４乃至図７に示した断面図を参照しながら工程順に説明する
エ．「【０１０１】まず、図１および図４に示すように、通常のＣＭＯＳ型ＤＲＡＭセルの形成工程と同様な工程により、
シリコン基板１上にセルのＭＯＳトランジスタのアレイを形成する
【０１０２】ここで、
２は基板表層部に選択的に形成された素子分離領域をなす酸化膜
オ．「【０１０３】次に、
ゲート電極部Ｇ上を含む基板上に層間絶縁膜１０を形成し、層間絶縁膜１０のドレイン領域Ｄ上に対応する部分にコンタクトホールを形成する
上記コンタクトホールの内部および層間絶縁膜１０上にバリアメタル膜１１および導電膜１２を順次形成し、層間絶縁膜１０上の導電膜１２およびバリアメタル膜１１をパターニングしてビット線ＢＬを形成する
カ．「【０１０４】次に、
ビット線上を含む基板上に平坦化用の層間絶縁膜
１３を
堆積した後
平坦化する
キ．「【０１０５】次に、図５に示すように、
リソグラフィ工程とエッチング工程により、層間絶縁膜１３および層間絶縁膜１０の前記ソース領域Ｓ上に対応する部分に
キャパシタプラグ用のコンタクトホールを選択的に形成する
【０１０６】さらに、
前記コンタクトホールの内面にバリアメタル膜
１４を
堆積させた後、
タングステンを
堆積して前記コンタクトホールの内部に全面的に埋め込む
【０１０７】この後、
平坦化用の層間絶縁膜１３上のタングステン膜およびバリアメタル膜をエッチバックにより除去することにより
キャパシタコンタクトプラグ１５が得られる
【０１０８】なお、前記キャパシタコンタクトプラグ１５を埋め込む際、コンタクトホール内壁にバリアメタル膜１４を形成しているので、コンタクトプラグ１５からソース領域Ｓ用の不純物拡散層への拡散を防止することが可能である。」
ク．「【０１０９】さらに、図５に示すように、ＣＭＰにより層間絶縁膜１３の表面を十分に平坦化した後、
キャップ用絶縁膜１６を
堆積する
【０１１０】次に、図２および図６に示すように、
前記キャップ用絶縁膜１６上に、キャパシタ下部電極１７
用の導電膜、キャパシタ絶縁膜用の強誘電体膜１８を順次形成し、さらに、キャパシタ上部電極１９を形成し、強誘電体膜１８および下部電極１７用の導電膜のパターニングを行って強誘電体キャパシタを形成した後、キャパシタ保護用絶縁膜２０を形成する
【０１１１】この際、前記強誘電体膜１８としてＰＺＴ（ＰｂＺｒx Ｔｉ1-x Ｏ3 ）、ＰＬＺＴ（(Pb,La)(Zr,Ti)Ｏ3 ）の他、ＳＢＴ（ＳｒＢｉ2 Ｔａ2 Ｏ9 ）等を用いることができる。また、キャパシタ下部電極１７やキャパシタ上部電極１９としてＰｔ等（ＰｔあるいはＩｒあるいはＩｒＯx 、ＩｒＯ2 、ＲｕＯ2 、あるいはそれらを組み合わせたもの）を用いることができる。」
ケ．「【０１１２】次に、
前記キャパシタ保護用絶縁膜２０およびキャップ用絶縁膜１６のキャパシタコンタクトプラグ１５上に対応する部分を開口するとともに、キャパシタ保護用絶縁膜２０のキャパシタ上部電極１９上に対応する部分を開口する
コ．「【０１１３】そして、図３および図７に示すように、
キャパシタコンタクトプラグ１５とキャパシタ上部電極１９とを接続するための電極配線材料として
導電膜を
順に堆積し、それをパターニングして電極配線２２を形成し
サ．「【０１２６】次に、前記したようなＰＺＴ材料またはＳＢＴ材料を用いた強誘電体キャパシタの上部電極材料としてＰｔまたはその他の電極材料（Ｉｒ、Ｉｒ酸化物、Ｒｕ酸化物等）を使用し、
強誘電体キャパシタの上部電極を０．１ミクロンレベルまで微細に形成する方法について、図８（ａ）乃至（ｆ）を参照しながら説明する
【０１２７】まず、図８（ａ）に示すように、前記キャップ用絶縁膜１６上に強誘電体キャパシタの下部電極膜１７ａ、強誘電体薄膜１８ａを順次堆積する。この場合、
下部電極膜１７ａとしてＰｔを
強誘電体薄膜１８ａとしてＰＺＴ膜を
形成する
【０１２８】次に、図８（ｂ）に示すように、
強誘電体薄膜１８ａ上に
ＴＥＯＳ（テトラエトキシシラン）酸化膜２０ａを堆積する
【０１２９】次に、図８（ｃ）に示すように、ＰＥＰ（写真蝕刻工程）を用いて
ＴＥＯＳ酸化膜２０ａに所望の上部電極面積に対応する開口部を選択的に形成する
【０１３０】次に、図８（ｄ）に示すように、
上部電極形成用のＰｔ膜１９ａをＴＥＯＳ酸化膜２０ａの膜厚以上に堆積する
【０１３１】次に、図８（ｅ）に示すように、
エッチバックあるいはＣＭＰによりＴＥＯＳ酸化膜２０ａ上のＰｔ膜１９ａを除去する
【０１３２】これにより、所望の帯状の強誘電体薄膜１８および下部電極１７を得る。この際、同一マスクパターンを用いてＴＥＯＳ酸化膜２０ａ、強誘電体薄膜１８ａおよび下部電極膜１７ａを順次エッチング加工することにより、セルフアラインによりＴＥＯＳ酸化膜２０ａと強誘電体薄膜１８と下部電極膜１７とはほぼ同じ平面形状に形成される。
【０１３３】次に、図８（ｆ）に示すように、上記強誘電体薄膜１８、下部電極１７のパターンエッジにおける異方性エッチングによる加工ダメージを緩和するとともに、強誘電体薄膜１８の電気的絶縁耐圧の低下などを抑制するために、ＴＥＯＳ酸化膜２０ａ、上部電極１９、強誘電体薄膜１８、下部電極１７の表面を覆うようにキャパシタ保護用絶縁膜２０を形成する。上記キャパシタ保護用絶縁膜２０としては、例えばプラズマＣＶＤ法によるＴＥＯＳの分解により得られるＳｉＯ2 膜、あるいは、熱酸化法によるＳｉＯ2 膜を形成する。
【０１３４】そして、キャパシタ保護用絶縁膜２０の上部電極１９上に対応する部分に上部電極１９の面積より小さい開口部を設けた後、前記したような電極配線２２および最終保護用のパッシベーション膜２３を形成する。
【０１３５】上述したように上記実施例の製造方法においては、強誘電体メモリセルを形成する際、パストランジスタの一端側領域上にコンタクトプラグ層を埋め込んだ後に強誘電体キャパシタを形成し、キャパシタ上部電極とコンタクトプラグの上端部とを接続するための電極配線を例えばスパッタ法により形成することが可能になる。
【０１３６】これにより、強誘電体メモリセルの形成後におけるメタルＣＶＤ装置やＭＯＣＶＤ装置を用いた還元性雰囲気中での配線膜堆積工程を避けることができ、キャパシタの残留分極量等の電気的特性の劣化を防止することができる。
【０１３７】また、キャパシタ上部電極１９を絶縁膜２０ａの開口部に埋め込む構造としたので、キャパシタ上部電極１９の面積を縮小し、単位セルの面積の縮小化が可能になり、ＦＲＡＭの高集積化が可能になる。」
　
（２）第１の実施の形態の変形例
ア．「【０１３８】なお、
上記第１の実施の形態では、キャパシタコンタクトプラグを１回の工程で形成したが、キャパシタコンタクトプラグを２段階に分けて形成してもよく、このような変形例の製造方法の断面図を図９および図１０に示す
イ．「【０１３９】即ち、図９および図１０に示すように、
ビット線ＢＬ（１１、１２）の形成と同時に第１のキャパシタコンタクトプラグ１１ａ、１２ａを形成しておき、その上に形成される絶縁層１３に前記第１のキャパシタコンタクトプラグ１１ａ、１２ａの上端面に接続するように第２のキャパシタコンタクトプラグ１４、１５を形成する
【０１４０】
このような構造を採用することにより、コンタクトプラグ層を埋め込む際における各コンタクトホールのアスペクト比を低下させることができるので、コンタクトホール内への埋め込みを容易に行うことが可能になる
ウ．「【０１４１】このように形成された半導体装置は、半導体基板の表層部に形成された不純物拡散領域からなるドレイン領域・ソース領域を有するＭＩＳトランジスタと、前記ＭＩＳトランジスタを含む半導体基板上に形成された第１の絶縁膜と、前記第１の絶縁膜内に埋め込み形成されたビット線コンタクトプラグを介して前記ドレイン領域・ソース領域のうちの一方の領域に接続され、前記第１の絶縁膜上に形成されたビット線と、前記第１の絶縁膜内に埋め込み形成され、前記ドレイン領域・ソース領域のうちの他方の領域に下端部がコンタクトした第１のキャパシタコンタクトプラグと、前記ビット線を含む半導体基板上に形成された第２の絶縁膜と、前記第２の絶縁膜内に埋め込み形成され、前記第１のキャパシタコンタクトプラグの上端に下端部がコンタクトした第２のキャパシタコンタクトプラグと、前記第２の絶縁膜上に形成され、下部電極、強誘電体物質を用いた電極間絶縁膜および上部電極を有する強誘電体キャパシタと、前記第２のキャパシタコンタクトプラグの上端と前記強誘電体キャパシタとの間を接続する電極配線とを具備することを特徴とする。
【０１４２】また、上記第１の実施の形態において、前記ビット線ＢＬ（１１、１２）のコンタクトプラグ部およびキャパシタコンタクトプラグ１４、１５（第１のキャパシタコンタクトプラグ１１ａ、１２ａ、第２のキャパシタコンタクトプラグ１４、１５からなる場合も含む）を、図９および図１０に示すように、それぞれ上部の開口幅が底面の開口幅よりも広い逆テーパ状の側面を有するように形成してもよい。
【０１４３】これにより、セルサイズの縮小化に伴ってワード線間隔が狭くなっても、ワード線とコンタクトプラグ下部との間隔を所望通り確保するとともにコンタクトホールの開口面積（電極配線とのコンタクト面積）を所望通り確保することが容易になり、プロセスマージンが増大するという利点が得られる。」
　
（３）第２の実施の形態
ア．「【０１４４】次に、図１１および図１２は、本発明の
第２の実施の形態
【０１４５】図１３は、第２の実施の形態に係るＦＲＡＭセルのアレイの一部の平面パターンの一例を概略的に示している。」
イ．「【０１６２】次に、図１２に示すように、前記各コンタクトプラグを含む第１の層間絶縁膜１０上に、
キャパシタ下部電極１７（キャパシタプレート線ＰＬ）用の導電膜として、Ｐｔ／Ｔｉ／ＴｉＮをスパッタ蒸着する
さらに、キャパシタ絶縁膜用の強誘電体膜１８としてＰＺＴ膜を形成する
さらに、キャパシタ上部電極１９としてＰｔを形成する
そして、ＲＩＥを用いて、前記キャパシタ上部電極１９、強誘電体膜１８および下部電極１７の順にパターニング加工を行って強誘電体キャパシタを形成する
　
（４）第７の実施形態
ア．「【０２１５】
図１８は、本発明の第７の実施形態に係わる半導体装置の断面図である
イ．「【０２１６】本実施例の前半のプロセスは、第２の実施形態で説明した図１１とほぼ同じである。すなわち、半導体基板１上にはメモリセルのスイッチ用トランジスタ３１とメモリセル以外の混載デバイス用他のトランジスタ３２、およびＳＴＩによる素子分離酸化膜２が形成されている。
【０２１７】
これらのトランジスタを覆うように、シリコン酸化膜層１０を堆積し、ＣＭＰ法を用いて表面を平坦化する
その上に、Ｓｉ
x 
Ｎ
y 
膜１２１をＬＰＣＶＤ法で
堆積する
ウ．「【０２１８】次に、
全面にシリコン酸化膜層（ＳｉＯ
2 
）１２２を
堆積する
その上に強誘電体キャパシタを構成するＰｔ層１７、ＰＺＴ層１８、Ｐｔ層１９を順次スパッタにより堆積する
その後これらの層は、キャパシタの形状にＲＩＥにより加工される
【０２１９】次に、
全面にシリコン酸化膜１３をプラズマＣＶＤ法により堆積し
上記トランジスタのソース領域Ｓ、ドレイン領域ＤへのコンタクトホールをＲＩＥにより形成する
バリア層１１としてのＴｉ，ＴｉＮ、配線２２、３６、３７としてのＡｌを順にスパッタにより堆積し、約４００℃の加熱処理によりＡｌをリフローし、上記のコンタクトホールを埋め込む
本実施形態の特徴は、絶縁層１０、１２１、１２２、１３を通じて形成された開口部（コンタクトホール）が、リフローされたＡｌで埋め込まれるところにある
　
４−２−２．引用例の記載事項の整理
　
（１）上記４−２−１．（１）のア〜ウによれば、引用例には、「図１乃至図３に示した平面パターンおよび図４乃至図７に示した断面図」を参照しつつ「第１の実施の形態に係る強誘電体メモリセルを採用した大容量の強誘電体メモリについて」「セルアレイの製造方法」が記載されており、上記４−２−１．（２）のア〜イによれば、引用例には、「第１の実施の形態」の「変形例」として「図９および図１０」を参照しつつ記載されているから、引用例には、
強誘電体メモリセルの製造方法
　
（２）上記４−２−１．（１）のエによれば、「シリコン基板１上にセルのＭＯＳトランジスタのアレイを形成する」こと及び「２は基板表層部に選択的に形成された素子分離領域をなす酸化膜」であることが記載されているから、引用例には、
素子分離領域をなす酸化膜２及びセルのＭＯＳトランジスタが形成されたシリコン基板１を提供する工程
　
（３）上記４−２−１．（１）のオによれば、「ゲート電極部Ｇ上を含む基板上に層間絶縁膜１０を形成し、層間絶縁膜１０のドレイン領域Ｄ上に対応する部分にコンタクトホールを形成する」こと及び「上記コンタクトホールの内部および層間絶縁膜１０上にバリアメタル膜１１および導電膜１２を順次形成し、層間絶縁膜１０上の導電膜１２およびバリアメタル膜１１をパターニングしてビット線ＢＬを形成する」ことが記載されているから、この「コンタクトホール」は「ビット線ＢＬ」用である。ここで、「層間絶縁膜１０」の形成箇所について「ゲート電極部Ｇ上を含む基板上」と記載されているが、全体構造上部に形成されていることは、図４等より明らかである。
　また、上記４−２−１．（２）のア〜イによれば、「第１の実施の形態」の「変形例」として、「ビット線ＢＬ（１１、１２）の形成と同時に第１のキャパシタコンタクトプラグ１１ａ、１２ａを形成してお」くことが記載されており、コンタクトプラグを形成するためには、その前にコンタクトホールの形成が必要となることは明らかである。
　したがって、引用例には、
全体構造上部に層間絶縁膜１０を形成し、層間絶縁膜１０にビット線ＢＬ用コンタクトホール及び第１のキャパシタコンタクトプラグ１１ａ、１２ａ用コンタクトホールを形成する工程
　
（４）上記４−２−１．（１）のオによれば、「
コンタクトホールの内部および層間絶縁膜１０上にバリアメタル膜１１および導電膜１２を順次形成
　また、ビット線とキャパシタが短絡すると通常のメモリ素子として動作させられないことは技術常識であるから、「ビット線ＢＬ」と「第１のキャパシタコンタクトプラグ１１ａ、１２ａ」とが電気的に分離されていることは明らかである。
　したがって、引用例には、
全体構造上部にバリアメタル膜１１および導電膜１２を順次形成し、層間絶縁膜１０上の導電膜１２およびバリアメタル膜１１をパターニングして、ビット線ＢＬを形成すると同時に、前記ビット線ＢＬと電気的に分離された第１のキャパシタコンタクトプラグ１１ａ、１２ａを形成する工程
　
（５）上記４−２−１．（１）のカによれば、「ビット線上を含む基板上に平坦化用の層間絶縁膜」「１３を」「堆積した後、」「平坦化する」することが記載されている。ここで、「層間絶縁膜１３」の形成箇所については「ビット線上を含む基板上」と記載されているが、ビット線ＢＬ上を含む全体構造上部に形成されていることは、図４等より明らかであり、また、上記４−２−１．（２）のア〜イにより、「第１の実施の形態」の「変形例」のように「第１のキャパシタコンタクトプラグ１１ａ、１２ａ」をも形成する場合であれば、ビット線ＢＬ上及び第１のキャパシタコンタクトプラグ１１ａ、１２ａ上を含む全体構造上部に形成されていることは、図９等より明らかである。
　したがって、引用例には、
ビット線ＢＬ上及び第１のキャパシタコンタクトプラグ１１ａ、１２ａ上を含む全体構造上部に平坦化用の層間絶縁膜１３を堆積した後平坦化する工程
　
（６）上記４−２−１．（１）のキによれば、「リソグラフィ工程とエッチング工程により、層間絶縁膜１３および層間絶縁膜１０の前記ソース領域Ｓ上に対応する部分に」「キャパシタプラグ用のコンタクトホールを選択的に形成する」こと、「前記コンタクトホールの内面にバリアメタル膜」「１４を」「堆積させた後、」「タングステンを」「堆積して前記コンタクトホールの内部に全面的に埋め込む」こと、及び、「平坦化用の層間絶縁膜１３上のタングステン膜およびバリアメタル膜をエッチバックにより除去」して「キャパシタコンタクトプラグ１５」を得ることが記載されており、上記４−２−１．（２）のア〜イによれば、「第１の実施の形態」の「変形例」として、「ビット線ＢＬ（１１、１２）の形成と同時に第１のキャパシタコンタクトプラグ１１ａ、１２ａを形成しておき、その上に形成される絶縁層１３に前記第１のキャパシタコンタクトプラグ１１ａ、１２ａの上端面に接続するように第２のキャパシタコンタクトプラグ１４、１５を形成する」ことが記載されている。
　よって、これらの記載を参酌すると、「第１の実施の形態」の「変形例」では、「リソグラフィ工程とエッチング工程により、層間絶縁膜１３」の「前記第１のキャパシタコンタクトプラグ１１ａ、１２ａの上端面に」「キャパシタプラグ用のコンタクトホールを選択的に形成」することになり、「前記コンタクトホールの内部に全面的に埋め込」んで「エッチバックにより除去」することにより、「前記第１のキャパシタコンタクトプラグ１１ａ、１２ａの上端面に接続するように第２のキャパシタコンタクトプラグ１４、１５を形成する」ことが示唆されていることは、明らかである。
　したがって、引用例には、
リソグラフィ工程とエッチング工程により、層間絶縁膜１３の第１のキャパシタコンタクトプラグ１１ａ、１２ａの上端面にキャパシタプラグ用のコンタクトホールを選択的に形成する工程と、前記コンタクトホールの内面にバリアメタル膜１４及びタングステンを堆積して前記コンタクトホールの内部に全面的に埋め込む工程と、層間絶縁膜１３上のタングステン膜およびバリアメタル膜をエッチバックにより除去して前記第１のキャパシタコンタクトプラグ１１ａ、１２ａの上端面に接続するように第２のキャパシタコンタクトプラグ１４、１５を形成する工程
　
（７）上記４−２−１．（１）のクによれば、「キャップ用絶縁膜１６を」「堆積する」こと及び「前記キャップ用絶縁膜１６上に、キャパシタ下部電極１７」「用の導電膜、キャパシタ絶縁膜用の強誘電体膜１８を順次形成し、さらに、キャパシタ上部電極１９を形成し、強誘電体膜１８および下部電極１７用の導電膜のパターニングを行って強誘電体キャパシタを形成した後、キャパシタ保護用絶縁膜２０を形成する」ことが記載されている。ここで、「キャップ用絶縁膜１６」が全体構造上部に形成されていることは、図５及び図１０等から明らかである。また、「キャパシタ下部電極１７用の導電膜」、「キャパシタ絶縁膜用の強誘電体膜１８」の形成箇所については「キャップ用絶縁膜１６上」と記載されているから、パターニングされる前の形成箇所が全体構造上部となることは明らかである。さらに、「キャパシタ保護用絶縁膜２０」の形成箇所が全体構造上部となることは、図６より明らかである。
　したがって、引用例には、
全体構造上部にキャパシタ下部電極１７用の導電膜、キャパシタ絶縁膜用の強誘電体膜１８を順次形成し、さらに、キャパシタ上部電極１９を形成し、強誘電体膜１８および下部電極１７用の導電膜のパターニングを行って強誘電体キャパシタを形成する工程と、全体構造上部にキャパシタ保護用絶縁膜２０を形成する工程
　
（８）上記４−２−１．（１）のケによれば、「前記キャパシタ保護用絶縁膜２０およびキャップ用絶縁膜１６のキャパシタコンタクトプラグ１５上に対応する部分を開口するとともに、キャパシタ保護用絶縁膜２０のキャパシタ上部電極１９上に対応する部分を開口する」ことが記載されている。ここで、上記４−２−１．（２）のア〜イにより、「第１の実施の形態」の「変形例」のように「第１のキャパシタコンタクトプラグ１１ａ、１２ａ」及び「第２のキャパシタコンタクトプラグ１４、１５を形成する」を形成する場合であれば、「第２のキャパシタコンタクトプラグ１４、１５」「上に対応する部分を開口」していることは明らかである。
　したがって、引用例には、
キャパシタ保護用絶縁膜２０の第２のキャパシタコンタクトプラグ１４、１５上に対応する部分を開口するとともに、キャパシタ保護用絶縁膜２０のキャパシタ上部電極１９上に対応する部分を開口する工程
　
（９）上記４−２−１．（１）のコによれば、「キャパシタコンタクトプラグ１５とキャパシタ上部電極１９とを接続するための電極配線材料として」の「導電膜を」「堆積し、それをパターニングして電極配線２２を形成」することが記載されている。ここで、「電極配線材料として」の「導電膜」の形成箇所について、パターニングされる前の形成箇所が全体構造上部となることは、技術常識より明らかである。
　よって、引用例には、
キャパシタコンタクトプラグ１５とキャパシタ上部電極１９とを接続するための電極配線材料としての導電膜を全体構造上部に堆積し、それをパターニングして電極配線２２を形成する工程
　
４−２−３．引用発明
　上記４−２−２．より、引用例には、図９、１０に関する「第１の実施の形態」の「変形例」に基づいて、以下の発明（以下「引用発明」という。）が記載されている。
　
「素子分離領域をなす酸化膜２及びセルのＭＯＳトランジスタが形成されたシリコン基板１を提供する工程と、
　全体構造上部に層間絶縁膜１０を形成し、層間絶縁膜１０にビット線ＢＬ用コンタクトホール及び第１のキャパシタコンタクトプラグ１１ａ、１２ａ用コンタクトホールを形成する工程と、
　全体構造上部にバリアメタル膜１１および導電膜１２を順次形成し、層間絶縁膜１０上の導電膜１２およびバリアメタル膜１１をパターニングして、ビット線ＢＬを形成すると同時に、前記ビット線ＢＬと電気的に分離された第１のキャパシタコンタクトプラグ１１ａ、１２ａを形成する工程と、
　ビット線ＢＬ上及び第１のキャパシタコンタクトプラグ１１ａ、１２ａ上を含む全体構造上部に平坦化用の層間絶縁膜１３を堆積した後平坦化する工程と、
　リソグラフィ工程とエッチング工程により、層間絶縁膜１３の第１のキャパシタコンタクトプラグ１１ａ、１２ａの上端面にキャパシタプラグ用のコンタクトホールを選択的に形成する工程と、前記コンタクトホールの内面にバリアメタル膜１４及びタングステンを堆積して前記コンタクトホールの内部に全面的に埋め込む工程と、層間絶縁膜１３上のタングステン膜およびバリアメタル膜をエッチバックにより除去して前記第１のキャパシタコンタクトプラグ１１ａ、１２ａの上端面に接続するように第２のキャパシタコンタクトプラグ１４、１５を形成する工程と、
　全体構造上部にキャパシタ下部電極１７用の導電膜、キャパシタ絶縁膜用の強誘電体膜１８を順次形成し、さらに、キャパシタ上部電極１９を形成し、強誘電体膜１８および下部電極１７用の導電膜のパターニングを行って強誘電体キャパシタを形成する工程と、
　全体構造上部にキャパシタ保護用絶縁膜２０を形成する工程と、
　キャパシタ保護用絶縁膜２０の第２のキャパシタコンタクトプラグ１４、１５上に対応する部分を開口するとともに、キャパシタ保護用絶縁膜２０のキャパシタ上部電極１９上に対応する部分を開口する工程と、
　キャパシタコンタクトプラグ１５とキャパシタ上部電極１９とを接続するための電極配線材料としての導電膜を全体構造上部に堆積し、それをパターニングして電極配線２２を形成する工程と、
　を含み、上記各工程を順に行うことを特徴とする強誘電体メモリセルの製造方法。」
　
４−３．補正発明と引用発明との対比
　補正発明と引用発明とを対比する。
　
（１）引用発明の「素子分離領域をなす酸化膜２」、「ＭＯＳトランジスタ」、「シリコン基板１」は、それぞれ、補正発明の「素子分離膜」、「トランジスタ」、「半導体基板」に相当するから、引用発明の「素子分離領域をなす酸化膜２及びセルのＭＯＳトランジスタが形成されたシリコン基板１を提供する工程」は、補正発明の
「素子分離膜及びトランジスタが形成された半導体基板を提供する段階」
　
（２）引用発明の「層間絶縁膜１０」、「ビット線ＢＬ用コンタクトホール」は、それぞれ、補正発明の「第１層間絶縁膜」、「ビット線用コンタクトホール」に相当し、引用発明において、層間絶縁膜にコンタクトホールを形成するためにはパターニングする必要があることは技術常識である。
　また、補正発明の「コンタクトリディングパッド用コンタクトホール」と引用発明の「第１のキャパシタコンタクトプラグ１１ａ、１２ａ用コンタクトホール」とは、「ビット線用コンタクトホール」とは別に設けられた他の「コンタクトホール」である点で共通する。
　よって、補正発明の「全体構造上部に第１層間絶縁膜を形成してパターニングし、ビット線用コンタクトホール、及びコンタクトリディングパッド用コンタクトホールを形成する段階」と、引用発明の「全体構造上部に層間絶縁膜１０を形成し、層間絶縁膜１０にビット線ＢＬ用コンタクトホール及び第１のキャパシタコンタクトプラグ１１ａ、１２ａ用コンタクトホールを形成する工程」とは、
「全体構造上部に第１層間絶縁膜を形成してパターニングし、ビット線用コンタクトホール、及び」他のコンタクトホール「を形成する段階」
　
（３）引用発明の「バリアメタル膜１１および導電膜１２」、「ビット線ＢＬ」は、それぞれ、補正発明の「第１伝導層」、「ビット線」に相当する。
　また、補正発明の「コンタクトリディングパッド」と引用発明の「第１のキャパシタコンタクトプラグ１１ａ、１２ａ」とは、いずれもキャパシタとのコンタクトをとるための導電層の一部として機能することは明らかであるから、「第１のキャパシタコンタクト導電層」である点で共通する。
　よって、補正発明の「全体構造上部に第１伝導層を形成してパターニングしてビット線を形成するとともに前記ビット線と電気的に分離されたコンタクトリディングパッドを形成する段階」と、引用発明の「全体構造上部にバリアメタル膜１１および導電膜１２を順次形成し、層間絶縁膜１０上の導電膜１２およびバリアメタル膜１１をパターニングして、ビット線ＢＬを形成すると同時に、前記ビット線ＢＬと電気的に分離された第１のキャパシタコンタクトプラグ１１ａ、１２ａを形成する工程」とは、
「全体構造上部に第１伝導層を形成してパターニングしてビット線を形成するとともに前記ビット線と電気的に分離された」第１のキャパシタコンタクト導電層「を形成する段階」
　
（４）引用発明の「層間絶縁膜１３」は、補正発明の「第２層間絶縁膜」に相当し、また、引用発明の「層間絶縁膜１３を堆積した後平坦化する」ことによって「層間絶縁膜１３」を形成していることは明らかである。
　よって、補正発明の「前記ビット線及びコンタクトリディングパッドを含む全体構造上部に第２層間絶縁膜を形成」する段階と、引用発明の「ビット線ＢＬ上及び第１のキャパシタコンタクトプラグ１１ａ、１２ａ上を含む全体構造上部に平坦化用の層間絶縁膜１３を堆積した後平坦化する工程」とは、
「前記ビット線及び」第１のキャパシタコンタクト導電層「を含む全体構造上部に第２層間絶縁膜を形成」する段階
　
（５）引用発明の「キャパシタ下部電極１７用の導電膜」、「キャパシタ絶縁膜用の強誘電体膜１８」、「下部電極１７」、「強誘電体膜１８」、「キャパシタ上部電極１９」、「強誘電体キャパシタ」は、それぞれ、補正発明の「下部電極用物質」、「強誘電物質」、「下部電極」、「強誘電体膜」、「上部電極」、「キャパシター」に相当する。また、補正発明の「全体構造上部に下部電極用物質、強誘電物質及び上部電極用物質を順次に形成した後、パターニングして下部電極、強誘電体膜及び上部電極からなるキャパシターを形成する段階」は、「上部電極用物質を」「形成した後、パターニングして」「上部電極」とすることにより、「上部電極」を形成していることは明らかである。
　よって、補正発明の「全体構造上部に下部電極用物質、強誘電物質及び上部電極用物質を順次に形成した後、パターニングして下部電極、強誘電体膜及び上部電極からなるキャパシターを形成する段階」と、引用発明の「全体構造上部にキャパシタ下部電極１７用の導電膜、キャパシタ絶縁膜用の強誘電体膜１８を順次形成し、さらに、キャパシタ上部電極１９を形成し、強誘電体膜１８および下部電極１７用の導電膜のパターニングを行って強誘電体キャパシタを形成する工程」とは、
「全体構造上部に下部電極用物質、強誘電物質」「を順次に形成し」、上部電極を形成し「た後、パターニングして下部電極、強誘電体膜及び上部電極からなるキャパシターを形成する段階」
　
（６）引用発明の「キャパシタ保護用絶縁膜２０」は、補正発明の「第３層間絶縁膜」に相当するから、引用発明の「全体構造上部にキャパシタ保護用絶縁膜２０を形成する工程」は、補正発明の
「全体構造上部に第３層間絶縁膜を形成」する段階
　
（７）引用発明の「強誘電体メモリセルの製造方法」は、補正発明の「
強誘電体メモリー素子製造方法
　
　したがって、補正発明と引用発明とは、
「素子分離膜及びトランジスタが形成された半導体基板を提供する段階と、
全体構造上部に第１層間絶縁膜を形成してパターニングし、ビット線用コンタクトホール、及び他のコンタクトホールを形成する段階と、
全体構造上部に第１伝導層を形成してパターニングしてビット線を形成するとともに前記ビット線と電気的に分離された第１のキャパシタコンタクト導電層を形成する段階と、
前記ビット線及び第１のキャパシタコンタクト導電層を含む全体構造上部に第２層間絶縁膜を形成して、全体構造上部に下部電極用物質、強誘電物質を順次に形成し、上部電極を形成した後、パターニングして下部電極、強誘電体膜及び上部電極からなるキャパシターを形成する段階と、
全体構造上部に第３層間絶縁膜を形成する段階とを含んでなることを特徴にする強誘電体メモリー素子製造方法。」
である点で一致し、以下の相違点１〜４で相違する。
　
（相違点１）
　補正発明では、「他のコンタクトホール」が「コンタクトリディングパッド用コンタクトホール」であって、「全体構造上部に第１層間絶縁膜を形成してパターニングし、ビット線用コンタクトホール、及びコンタクトリディングパッド用コンタクトホールを形成する」のに対して、引用発明では、上記「他のコンタクトホール」が「第１のキャパシタコンタクトプラグ１１ａ、１２ａ用コンタクトホール」である点。
（相違点２）
　補正発明では、「第１のキャパシタコンタクト導電層」が「コンタクトリディングパッド」であって、「全体構造上部に第１伝導層を形成してパターニングしてビット線を形成するとともに前記ビット線と電気的に分離されたコンタクトリディングパッドを形成」し、「前記ビット線及びコンタクトリディングパッドを含む全体構造上部に第２層間絶縁膜を形成」するのに対して、引用発明では、「第１のキャパシタコンタクト導電層」が「第１のキャパシタコンタクトプラグ１１ａ、１２ａ」である点。
（相違点３）
　補正発明では、「全体構造上部に下部電極用物質、強誘電物質及び上部電極用物質を順次に形成した後、パターニングして下部電極、強誘電体膜及び上部電極からなるキャパシターを形成」しており、「上部電極」も「上部電極用物質を」「形成した後」「パターニングして」形成されるのに対し、引用発明では、「全体構造上部にキャパシタ下部電極１７用の導電膜、キャパシタ絶縁膜用の強誘電体膜１８を順次形成し、さらに、キャパシタ上部電極１９を形成し、強誘電体膜１８および下部電極１７用の導電膜のパターニングを行って強誘電体キャパシタを形成」しているが、「キャパシタ上部電極１９を形成」する具体的な方法について特定されていない点。
（相違点４）
　補正発明では、「前記キャパシター上部の前記第３層間絶縁膜の一部分と、前記コンタクトリディングパッド上部の第３及び第２層間絶縁膜の一部をエッチングして前記キャパシターの上部電極及び前記コンタクトリディングパッド上部を露出させるキャパシター連結用コンタクトホールを形成」し、「前記キャパシター連結用コンタクトホールが完全に埋め込まれて前記コンタクトリディングパッドと前記キャパシターの上部電極が連結されるように全体構造上部に第２伝導層を形成した後、パターニングしてローカル相互接続線を形成する」のに対して、引用発明では、「リソグラフィ工程とエッチング工程により、層間絶縁膜１３の第１のキャパシタコンタクトプラグ１１ａ、１２ａの上端面にキャパシタプラグ用のコンタクトホールを選択的に形成する工程と、前記コンタクトホールの内面にバリアメタル膜１４及びタングステンを堆積して前記コンタクトホールの内部に全面的に埋め込む工程と、層間絶縁膜１３上のタングステン膜およびバリアメタル膜をエッチバックにより除去して前記第１のキャパシタコンタクトプラグ１１ａ、１２ａの上端面に接続するように第２のキャパシタコンタクトプラグ１４、１５を形成する工程」を有し、「キャパシタ保護用絶縁膜２０の第２のキャパシタコンタクトプラグ１４、１５上に対応する部分を開口するとともに、キャパシタ保護用絶縁膜２０のキャパシタ上部電極１９上に対応する部分を開口」し、「キャパシタコンタクトプラグ１５とキャパシタ上部電極１９とを接続するための電極配線材料としての導電膜を全体構造上部に堆積し、それをパターニングして電極配線２２を形成する」点。
　
４−４．判断
　以下において、相違点１〜４について検討する。
　
４−４−１．相違点１、２について
　
（１）上記４−３．（３）で検討したとおり、補正発明の「コンタクトリディングパッド」と引用発明の「第１のキャパシタコンタクトプラグ１１ａ、１２ａ」とは、「第１のキャパシタコンタクト導電層」である点で共通するものである。
　
（２）多層配線構造の技術分野において、下層配線（下層となるのが半導体基板である場合も含む。以下同じ。）と上層配線とを電気的に接続するに際し、微細化に伴ってコンタクトホールの径が小さくなった場合、あるいは、下層配線と上層配線との間の層間絶縁膜が積層されて厚い層間絶縁膜となった場合には、コンタクトホールのアスペクト比が大きくなるため、導電層の埋め込みが困難になり、良好なコンタクト特性を得ることも困難になることは、当業者における技術常識である。
　
（３）上記４−２−１．（２）のアに摘示されたとおり、引用例には、図１〜７に示され、「キャパシタコンタクトプラグを１回の工程で形成した」第１の実施の形態に加えて、図９〜１０に示され、「キャパシタコンタクトプラグを２段階に分けて形成し」た変形例が開示されている。
　ここで、上記４−２−１．（２）のイに摘示された「ビット線ＢＬ（１１、１２）の形成と同時に第１のキャパシタコンタクトプラグ１１ａ、１２ａを形成しておき、その上に形成される絶縁層１３に前記第１のキャパシタコンタクトプラグ１１ａ、１２ａの上端面に接続するように第２のキャパシタコンタクトプラグ１４、１５を形成する。」との記載と、前提となる第１の実施の形態に関して上記４−２−１．（１）のオに摘示された「上記コンタクトホールの内部および層間絶縁膜１０上にバリアメタル膜１１および導電膜１２を順次形成し、層間絶縁膜１０上の導電膜１２およびバリアメタル膜１１をパターニングしてビット線ＢＬを形成する。」との記載を併せて参酌すると、引用例には、「ビット線ＢＬ（１１、１２）の形成」時、すなわち「層間絶縁膜１０」が形成されている状態でまず「第１のキャパシタコンタクトプラグ１１ａ、１２ａを形成」し、その上に「層間絶縁層１３」を形成してからさらに「第２のキャパシタコンタクトプラグ１４、１５を形成」していることになり、換言すれば、
積層された層間絶縁膜を構成する個々の層間絶縁膜ごとに、層間絶縁膜の上下をそれぞれ電気的に接続するための導電層（キャパシタコンタクトプラグ）を形成する技術
　そして、上記４−２−１．（２）のイに摘示されたとおり、「このような構造を採用することにより、コンタクトプラグ層を埋め込む際における各コンタクトホールのアスペクト比を低下させることができるので、コンタクトホール内への埋め込みを容易に行うことが可能になる」ものである。
　
（４）上記（３）で検討したとおり、引用例には、積層された層間絶縁膜を構成する個々の層間絶縁膜ごとに、層間絶縁膜の上下をそれぞれ電気的に接続するための導電層を形成する技術、及び、層間絶縁膜の上下を電気的に接続するための導電層を「キャパシタコンタクトプラグ」とする技術が開示されている。
　ここで、「キャパシタコンタクトプラグ」は、層間絶縁膜内に形成されたコンタクトホール内にのみ埋め込まれるものであるが、積層された層間絶縁膜を構成する個々の層間絶縁膜ごとに、層間絶縁膜の上下をそれぞれ電気的に接続するための導電層を形成する技術において、層間絶縁膜の上下を電気的に接続するための導電層を、コンタクトホール内だけでなく層間絶縁膜上にも引き出した構造、すなわち、補正発明の「コンタクトリディングパッド」に相当する構造としたものも、以下の周知例１〜５に記載されているように、本願の優先権主張の日前における周知技術である。
　
（４−１）周知例１：特開平５−２４３５１７号公報
ア．「【０００２】
【従来の技術】半導体集積回路装置は年々高集積化が進んでいる。それに伴い、コンタクトホールのアスペクト比はきびしくなり、配線のステップカバレッヂは悪化している。また、より小さな面積でより大きな容量値を得るために平面的なキャパシタ構造から３次元構造への変わり、その中でスタック型キャパシタと呼ばれるものがある。
【０００３】従来のスタック型キャパシタを有する半導体装置は図３に示す構造を有するｐ型シリコン基板１にフィールド酸化シリコン膜２からなる素子分離領域で区画された素子形成領域にｎ+ 型拡散層３ａ，３ｂが形成されており、これらの全面は第１の層間絶縁膜４で覆われている。また、ｎ+ 型拡散層３ｂ上にはコンタクトホール６が設けられ、このコンタクトホール６は第１の容量電極８を構成する多結晶シリコン膜で覆われ、更に容量絶縁膜９を介して第２の容量電極１０を構成する多結晶シリコン膜１０が形成されてスタック型キャパシタとなっている。更に全面が第２の層間絶縁膜１１で覆われ、ｎ+ 拡散層３ａ上に設けたコンタクトホール１２を通してアルミニウム配線１３が接続された構造が従来の半導体装置であった。
【０００４】このように、
従来の半導体装置はアルミニウム配線１３とｎ
+ 
拡散層３ａとを接続するためのコンタクトホール１２が第１の層間絶縁膜４および第２の層間絶縁膜を貫通する構造を有しているので、アスペクト比が厳しくなっている
イ．「【０００８】図１は本発明の一実施例を示す半導体チップの断面である。
【０００９】ｐ型シリコン基板１上にフィールド酸化シリコン膜２とｎ+ 型拡散層３ａ，３ｂが形成され、
全面を第１の層間絶縁膜４が覆っている
第１のコンタクトホール５
が開口されており
第１のコンタクトホール７（審決注：「５」の誤記）を埋込むプラグ状導電体７
が形成されている
さらに第２の層間絶縁膜１１が全面を覆い、プラグ状導電体上に第３のコンタクトホール１２を通して、アルミニウム配線１３が接続した半導体装置
ウ．「【００１４】
【発明の効果】以上説明したように本発明は、開口幅の小さい第１のコンタクトホールおよび開口幅の大きい第２のコンタクトホールにそれぞれプラグ状導電体および断面凹状のキャパシタの一方の電極を有しているので、上層の層間絶縁膜に被着される電極配線と半導体基板の表面領域とのコンタクトをプラグ状導電体を介してとることができる。従って、前述の
電極配線のステップカバレッジが良好となる
配線の信頼性および歩留りの改善が可能となる
　
　上記ア〜ウの記載によれば、周知例１には、全面を覆う第１の層間絶縁膜４に第１のコンタクトホール５が開口され、第１のコンタクトホール５を埋込むプラグ状導電体７が形成され、第２の層間絶縁膜１１が全面を覆い、プラグ状導電体上に第３のコンタクトホール１２を通して、アルミニウム配線１３が接続した半導体装置が開示されており、「プラグ状導電体７」が「第１の層間絶縁膜４」上に引き出されていることは図１より明らかであるから、周知例１の「第１のコンタクトホール５」及び「プラグ状導電体７」は、それぞれ、補正発明の「コンタクトリディングパッド用コンタクトホール」及び「コンタクトリディングパッド」に相当する。
　
（４−２）周知例２：特開平６−１９６４７９号公報
ア．「【０００５】ところで、金属線とワード線を接続させる接続装置の面積は単位セルのワード線のピッチ（ｐｉｔｃｈ）に比べてより広い面積が要求される。これは、金属線の形成時に、コンタクト側壁における金属のステップカバレージ（ｓｔｅｐ−ｃｏｖｅｒａｇｅ）が不良になるため、金属線コンタクトを大きくしなければならず、金属コンタクト形成時にワード線との十分なオーバーラップ（ｏｖｅｒｌａｐ）を必要とするからである。
【０００６】このように、金属線をワード線に接続させるための接続装置部分の面積を減少させるために、半導体記憶装置の製造過程中に、ワード線以後に形成されるビット線を利用してワード線と金属線を連結させる伝導物質パッドとして用いる。ビット線の場合、コンタクトにおける良いステップカバレージ特性を有することにより、コンタクトの大きさを減少させることができ、さらにワード線の厚さのピッチを一つのピッチとして用いることができるので、ワード線の一つのピッチ内でワード線と金属線を相互連結させる伝導物質パッドの役割を十分にすることができる。
【０００７】これによる従来の方法を図１および図２を通じて詳細に説明すれば、図１は従来の方法により伝導物質パッドを利用して金属線をワード線に接続させる接続装置のマスク層を示す平面図であり、図２は従来の方法による図１の切断線Ｘ−Ｘ′に沿った断面図であって、Ａはワード線マスク、Ｂ，Ｃはコンタクトマスク、Ｃはパッドマスク、Ｅは金属マスク、１は絶縁膜、２はワード線、３，５は層間絶縁膜、４は伝導物質パッド、６は金属線をそれぞれ示す。
【０００８】先ず、図１および図２に示す通り、ワード線２と金属線６を連結するために、パッドマスクＣ工程を追加して伝導物質パッド４を用いるようになる。
【０００９】先ず、ワード線マスクＡを用いて、
ワード線２を形成した後に、コンタクトマスクＢでワード線コンタクト部を形成して、伝導物質を上記ワード線２にコンタクトさせる
パッドマスクＣでワード線２と接続する伝導物質をパターニングして伝導物質パッド４を形成する
【００１０】上記形成された伝導物質パッド４は、ビット線を形成するときに形成されるものであって、コンタクト抵抗を最小化するようになる。
【００１１】次いで、
上記伝導物質パッド４と金属を接続させるために、コンタクトマスクＤでコンタクトホールを形成し、金属線６を形成して、金属マスクＥで金属パターンを形成する
上記各層は層間絶縁膜３，５で絶縁されている
　
　上記アの記載によれば、周知例２には、ワード線２を形成した後に、コンタクトマスクＢでワード線コンタクト部を形成して、伝導物質を上記ワード線２にコンタクトさせ、パッドマスクＣでワード線２と接続する伝導物質をパターニングして伝導物質パッド４を形成し、伝導物質パッド４と金属を接続させるために、コンタクトマスクＤでコンタクトホールを形成し、金属線６を形成して、金属マスクＥで金属パターンを形成する技術が開示されており、「伝導物質パッド４」が「層間絶縁膜３」上に引き出されていることは図２より明らかであるから、周知例２の「ワード線コンタクト部」のコンタクトホール及び「伝導物質パッド４」は、それぞれ、補正発明の「コンタクトリディングパッド用コンタクトホール」及び「コンタクトリディングパッド」に相当する。
　
（４−３）周知例３：特開平４−２０７０５３号公報
ア．「［従来の技術］
　従来ダイナミック型ランダムアクセスメモリ装置（以下、ＤＲＡＭという）のトランジスタのゲート材料としてポリシリコンが用いられている。しかしながらポリシリコンはアルミなどの金属と比べると、その抵抗値が非常に高く高速動作には不利である。特にメモリセルを駆動するワード線は全長数ｍｍの長い配線となり、ポリシリコンの配線では抵抗が大きくなりすぎる。この点を改善するためにポリシリコンの従来のワード線上層部にアルミ配線を配し、ポリシリコン配線とアルミ配線を数カ所で接続することにより、ワード線の実質的な抵抗と低減する工夫がなされている。このポリシリコン配線とアルミ配線の接続は第４Ａ図、第４Ｂ図に示されているようにポリシリコン配線１とアルミ配線３との間の層間絶縁膜６，７にコンタクトホール８を形成し両配線１，３を接続している。しかしながら、素子の高集積化は配線の多層化となり、配線層間すなわち半導体装置の縦構造の段差がますます激しくなってきた。その結果、ポリシリコン配線１とアルミ配線３とのコンタクト部はアルミ配線３のステップカバレッジが悪くなり、アルミ配線３に断線が生じる可能性が大きくなってきた。このアルミ配線３のステップカバレッジを改善する方法として、層間膜をテーパ状にエッチングすることが行われている。」（第１頁右下欄第９行〜第２頁左上欄第１６行）
イ．「［実施例］
　次に本発明の実施例について図面を参照して具体的に説明する。第１図、第２図（ａ）〜（ｃ）は本発明の第１実施例を示しており、まずポリシリコン配線１を絶縁膜（図示せず）上に形成する。次に、第１層間膜ｂを成長させ、
下層層間膜６にポリシリコン配線１とタングステンシリサイド配線部
用の中間ステージ
部となるところにコンタクトホール４をあけ
中間ステージ配線体
２
を形成する
上層層間膜７と（審決注：「上層層間膜７を」の誤記）タングステンシリサイド配線層上に成長させ
タングステンシリサイドの中間ステージ２とアルミ配線部とのコンタクトホール５をあける
アルミ配線３を上層層間膜７上に形成する
　このように、ポリシリコン配線１とアルミ配線３の中間線層であるタングステンシリサイド用中間ステージ部のコンタクト形成領域周辺にタングステンシリサイドの中間ステージ配線体２を設けることで、両配線間の段差を軽減することが可能となり、コンタクト形成が容易となる。尚、本実施例ではポリシリコン配線１、中間ステージ配線体２、アルミ配線３はメモリセルを選択するワード線として機能する。」（第２頁右下欄第５行〜第３頁左上欄第１１行）
ウ．「［発明の効果］
以上説明したように本発明は
ポリシリコンの下層配線とアルミの上層配線のコンタクトをとる際、中間ステージ配線体を設けたことにより、両配線間の段差を軽減することができる
上層配線のカバレッジが改善され
コンタクト部の段差が分割されるので、各コンタクトは浅くなり、コンタクト形成時の目合わせ誤差も小さくなる
　
　上記ア〜ウの記載によれば、周知例３には、下層層間膜６にポリシリコン配線１とタングステンシリサイド配線部用の中間ステージ部となるところにコンタクトホール４をあけ、中間ステージ配線体２を形成し、上層層間膜７をタングステンシリサイド配線層上に成長させ、タングステンシリサイドの中間ステージ２とアルミ配線部とのコンタクトホール５をあけ、アルミ配線３を上層層間膜７上に形成する技術が開示されており、「中間ステージ配線体２」が「下層層間膜６」上に引き出されていることは第２図より明らかであるから、周知例３の「コンタクトホール４」及び「中間ステージ配線体２」は、それぞれ、補正発明の「コンタクトリディングパッド用コンタクトホール」及び「コンタクトリディングパッド」に相当する。
　
（４−４）周知例４：特開平８−１３９１９３号公報
ア．「【００１２】
【発明が解決しようとする課題】ところで、選択トランジスタ１２や副ビット線１７等が不要であるＮＯＲ型のフラッシュＥＥＰＲＯＭに比べて、ＤＩＮＯＲ型のフラッシュＥＥＰＲＯＭでは、多結晶Ｓｉ層３３ａ、３３ｂ等を覆う層間絶縁膜３４が新たに必要である。このため、上述の一先行例では、図５からも明らかな様に、拡散層２６ａ、２６ｃに接続すべきＡｌ層３７ａ、３７ｂ用の接続孔３５、３６が深くて、そのアスペクト比が高い。
【００１３】接続孔３５、３６のアスペクト比が高いと、本来的に段差被覆性が低いＡｌ層３７ａ、３７ｂの段差被覆性が更に低下して、最終的な製品の歩留りも低下する。接続孔３５、３６のアスペクト比を低くして、Ａｌ層３７ａ、３７ｂの段差被覆性を向上させるために、接続孔３５、３６の面積を大きくすることが考えられる。
【００１４】しかし、接続孔３５、３６の面積を大きくすると、高集積化に不利である。つまり、図５、６に示した一先行例では、高集積化と高歩留り化とを両立させることが困難であった。」
イ．「【００２０】
【作用】請求項１の半導体装置では、
半導体基板２１と金属配線３７ａ、３７ｂとが中間層としての導電層３３ｃ、３３ｄを介して互いに電気的に接続されているので
アスペクト比を低くして金属配線３７ａ、３７ｂの段差被覆性を高めることができる
ウ．「【００２７】その後、ポリサイド層２５ａ、２５ｂの両側の素子活性領域に、選択トランジスタ１２のドレインとしての拡散層２６ａと、選択トランジスタ１２のソース及びメモリセルトランジスタ１３のドレインとしての拡散層２６ｂと、メモリセルトランジスタ１３のソースとしての拡散層２６ｃとを形成し、ポリサイド層２５ａ、２５ｂ等を層間絶縁膜２７で覆う。そして、多結晶Ｓｉ層２４ａ及び
拡散層２６ａ〜２６ｃに夫々達する接続孔３１、４１、３２、４２を、層間絶縁膜２７等に開孔する
【００２８】次に、図２及び図３（ｂ）に示す様に、Ｓｉ基板２１上の第３層目の配線層である
多結晶Ｓｉ層３３ａ〜３３ｄで
接続孔４１、４２を介して拡散層２６ａ、２６ｃに夫々接続すると共にこれらの接続孔４１、４２上に位置する導電層とを形成する
【００２９】次に、図２及び図３（ｃ）に示す様に、
多結晶Ｓｉ層３３ａ〜３３ｄ等を層間絶縁膜３４で覆い、多結晶Ｓｉ層３３ｃ、３３ｄに夫々達する接続孔４３、４４を層間絶縁膜３４等に開孔する
Ａｌ層３７ａ、Ａｌ層３７ｂで
接続孔４４を介して多結晶Ｓｉ層３３ｄに接続する共通ソース線１８とを形成する
【００３０】以上の様にして製造した本実施例では、多結晶Ｓｉ層３３ｃ、３３ｄが接続孔４１、４２を埋めているが、多結晶Ｓｉ層３３ａ〜３３ｄは通常はＣＶＤ法によって堆積されるので、接続孔４１、４２は多結晶Ｓｉ層３３ｃ、３３ｄによって十分に埋められている。このため、Ａｌ層３７ａ、３７ｂ用の接続孔４３、４４は、多結晶Ｓｉ層３３ｃ、３３ｄに達していればよく、接続孔４３、４４のアスペクト比が低い。
【００３１】従って、本実施例では、Ａｌ層３７ａ、３７ｂの段差被覆性が高くて、歩留りが高い。しかも、多結晶Ｓｉ層３３ｃ、３３ｄは多結晶Ｓｉ層３３ａ、３３ｂと同一の層であるので、製造工程は増加しておらず、製造コストは増大していない。」
　
　上記ア〜ウの記載によれば、周知例４には、拡散層２６ｃに達する接続孔４２を層間絶縁膜２７に開孔し、（中間層としての導電層である）多結晶Ｓｉ層３３ｄで接続孔４２を介して拡散層２６ｃに接続すると共にこの接続孔４２上に位置する導電層とを形成し、多結晶Ｓｉ層３３ｄを層間絶縁膜３４で覆い、多結晶Ｓｉ層３３ｄに達する接続孔４４を層間絶縁膜３４に開孔し、Ａｌ層３７ｂで接続孔４４を介して多結晶Ｓｉ層３３ｄに接続する共通ソース線１８を形成する技術が開示されており、「多結晶Ｓｉ層３３ｄ」が「層間絶縁膜２７」上に引き出されていることは図３より明らかであるから、周知例４の「接続孔４２」及び「多結晶Ｓｉ層３３ｄ」は、それぞれ、補正発明の「コンタクトリディングパッド用コンタクトホール」及び「コンタクトリディングパッド」に相当する。
　
（４−５）周知例５：米国特許第５３５０７０５号明細書
ア．「With reference now to FIG. 4, there is shown a cross-sectional
 view of a semiconductor wafer, subsequent to the formation of the 
pair of select transistors 14 and 24, and subsequent to the 
formation and patterning of the first metallization layer. The 
processing steps carried out to achieve the structure of FIG. 4 are 
well known, and thus those skilled in the art are familiar with the 
equipment and techniques for fabricating the MOS-type transistors in
 semiconductor substrates. In the preferred embodiment, transistors 
14 and 24 are N-channel transistors formed in a p-type substrate 36 
with heavily doped n-type drain regions 32 and 34. During the same 
masking and processing steps, the common heavily doped n-type source
 region 38 is also formed. The source and drain regions are 
preferably formed self-aligned with respect to the polycrystalline 
silicon word lines 20 and 26. Of course, a thick field oxide 80 
surrounds the dual transistor area. The gate insulator 82 and 84 is 
formed by the thermal oxidation of the silicon substrate for a 
prescribed period of time to form an insulator of desired thickness.
 A doped polycrystalline silicon is deposited over the surface of 
the wafer, patterned and etched to define the conductive word lines 
20 and 26. The word lines 20 and 26 also function as the gate 
electrodes for each of the transistors, and extend along the array 
in parallel with the drive line 16.
　After formation of the word lines 20 and 26, a thick layer 86 of 
silicon dioxide is deposited over the surface of the wafer to 
electrically isolate the word lines 20 and 26. The silicon dioxide 
layer 86 is patterned to form vias 88, 90 and 92 for exposing the 
transistor drain regions 32 and 34 as well as the common source 
region 38. Then, a thin barrier layer (not shown) of titanium 
nitride or titanium tungsten alloy is sputter deposited in the via 
and on the exposed silicon areas 32, 34 and 38 to prevent undesired 
reactions between the silicon material and tungsten which forms the 
first level metal. Thereafter, a layer of tungsten, or other 
suitable refractory metal, or an alloy thereof, is deposited over 
the wafer by chemical vapor deposition, or otherwise, and patterned 
by masking and etching to form the interconnects 50 and 52, as well 
as the elongate bit line 18. A metal, such as a refractory metal is 
desirable for the first level metal to withstand the subsequent high
 temperature processing of the ferroelectric material. As noted, 
the refractory first level metal makes intimate contact with the 
barrier layer to the transistor source and drain regions. 
Preferably, the refractory metal layer is deposited by chemical 
vapor deposition (CVD) techniques.
　A second layer 89 of silicon dioxide is deposited over the 
processed wafer to serve two functions. First, the silicon dioxide 
layer 89 passivates the underlying layers and isolates the tungsten 
first level interconnect tungsten metal from subsequent processes 
and materials.
　Secondly, the silicon dioxide insulating layer 89 provides a 
mechanism for planarizing the surface of the wafer for subsequent 
processing to form the ferroelectric capacitors. Planarization is 
carried out in a conventional manner, such as by utilizing a 
photoresist material that is matched with silicon dioxide 89 as to 
the etch rate so that the etching thereof results in a smooth and 
planar surface. Other planarizing techniques can be used with equal 
effectiveness.
（ここで図４を参照すると、選択トランジスタ１４、２４対の形成後で、第１メタライズ層の形成とパターン化後の、半導体ウエハの断面図が示される。図４の構造を達成するために行われるプロセス工程はよく知られており、当業者は半導体基板にＭＯＳ型トランジスタを製造する装置及び技術に通じている。好ましい具体例では、トランジスタ１４、２４は、ｐ型基板３６に高ドープｎ型ドレイン領域３２、３４で形成されたＮチャネルトランジスタである。同じマスクとプロセス工程で、共通高ドープｎ型ソース領域３８も形成される。ソース及びドレイン領域は、好ましくはポリシリコンワード線２０、２６に関して自己整合的に形成される。もちろん、厚いフィールド酸化膜８０が２つのトランジスタ領域を取り囲んでいる。ゲート絶縁膜８２、８４が、所望の膜厚の絶縁膜を形成するために所定の時間のシリコン基板の熱酸化により形成される。ドープされたポリシリコンがウエハの表面上に堆積され、導電ワード線２０、２６を定めるためにパターン化されエッチングされる。ワード線２０、２６は各トランジスタのゲート電極としても機能し、ドライブ線１６と平行な配列に沿って延びている。
　ワード線２０、２６の形成後、
二酸化シリコンの厚い層８６がウエハ表面に形成されて
二酸化シリコン層８６はパターン化されて
ビア８８、９０、９２を形成する
タングステン層、または他の適当な高融点金属、あるいはその合金がウエハ上にＣＶＤまたは他の方法で堆積され、マスキングとエッチングによりパターン化されて
層間接続５０、５２を形成する
　
二酸化シリコンの第２層８９が
堆積される
　第２に、二酸化シリコン層８９が、その後の強誘電体キャパシタを形成するプロセスのためにウエハの表面を平坦化するための機構を提供する。平坦化は、エッチレートに関して二酸化シリコン８９と適合し、それによってエッチングの結果がなめらかで平坦な表面となるフォトレジスト材料を用いるような、通常の方法で行われる。他の平坦化技術を用いて同様の効果を得ることもできる。）」（括弧書きは当審による翻訳文。以下同じ。）（第６欄第３２行〜第７欄２５行）
イ．「Continuing with the wafer processing steps according to the in
vention, another masking step is carried out with photoresist to 
define openings in the second level deposited oxide layer 89 for 
providing connection pathways to the first level interconnect 
structures 18, 50 and 52. The deposited oxide 89 is etched to form 
the vias 116 and 118 shown in FIG. 12. The photoresist mask is then 
stripped from the surface of the wafer, whereupon a second level 
metal 120 is deposited over the surface of the wafer. Preferably, 
the second level metal 120 is aluminum or an alloy thereof, such as 
AlCuSi, or other conductive material suitable for forming integrated
 circuit conductors. The second level metallization layer 120 is 
preferably sputter deposited to a depth of 0.8-1.5 microns. Then, an
 additional photoresist masking and patterning step is carried out 
to define the pattern of the second metal interconnect layer 120. 
The wafer is then dry etched to remove the unmasked, exposed 
portions of the aluminum layer 120. The photoresist mask is then 
stripped from the wafer. The resulting processed wafer is shown in 
FIG. 12. The wafer is then heated to a temperature of about 400.
degree.  C. for 30 minutes to alloy the second level interconnect 
metallization layer 120.
　As noted in FIG. 12, the ferroelectric capacitors 12 and 22 are 
formed overlying the respective select transistors 14 and 24, and 
are interconnected by the first and second level metallization 
connections 50, 120 and 52, 120. A highly compact memory cell 
arrangement is realized and requires substantially less area than 
ferroelectric memory cells heretofore known.
（本発明によるウエハプロセス工程に続いて、他のマスク工程がフォトレジストを用いて行われ、
第１層層間接続構造１８、５０、５２への接続経路を提供するための開口を第２層堆積酸化層８９に画定する
図１２に示されるように
堆積酸化膜８９は、エッチングされてビア１１６、１１８を形成する
第２層金属１２０がウエハ表面上に堆積される
その後、追加のフォトレジストのマスク工程及びパターン化工程が行われ、第２金属層間接続層１２０のパターンが画定される
アルミニウム層１２０のマスクされていない露出した部分を除去するためにドライエッチングされる
　
図１２に示されるように、強誘電体キャパシタ１２、２２はそれぞれの選択トランジスタ１４、２４の上に形成され、第１、第２の層のメタライズ接続５０、１２０及び５２、１２０によって層間接続される
ウ．「From the foregoing disclosure, those skilled in the art may 
find that variations of the principles and concepts of the invention
 are possible. One such variation is shown in FIGS. 13a and 13b as 
a similar pair of ferroelectric memory cells having common 
semiconductor areas and metal layers such as that noted in FIG. 3, 
but having a common bottom capacitor plate 130 and split top 
capacitor plates 132 and 134. In this embodiment, the second level 
metallization elements 136 and 138 are connected to the respective 
top capacitor plates 132 and 134. 
（上述の開示内容から、当業者は本発明の原理と概念の変形が可能であることに気づくであろう。
そのような変形の１つが
図１３ａ、１３ｂに示されており
第２層メタライズ要素１３６、１３８はそれぞれキャパシタ上部電極１３２、１３４に接続される
　
　上記ア〜ウの記載によれば、周知例５には、二酸化シリコンの厚い層８６がウエハ表面に形成され、二酸化シリコン層８６はパターン化されてビア８８、９０、９２を形成し、タングステン層等が堆積されパターン化されて層間接続５０、５２を形成し、二酸化シリコンの第２層８９が堆積され、第１層層間接続構造１８、５０、５２への接続経路を提供するための開口を第２層堆積酸化層８９に画定し、堆積酸化膜８９はエッチングされてビア１１６、１１８を形成し、第２層金属１２０がウエハ表面上に堆積され、追加のフォトレジストのマスク工程及びパターン化工程により第２金属層間接続層１２０のパターンが画定され、アルミニウム層１２０のマスクされていない露出した部分を除去するためにドライエッチングされる技術が開示されており、「第１層層間接続構造５０、５２」が「二酸化シリコン層８６」上に引き出されていることはＦｉｇ．４より明らかであるから、周知例５の「ビア８８、９２」及び「第１層層間接続構造５０、５２」は、それぞれ、補正発明の「コンタクトリディングパッド用コンタクトホール」及び「コンタクトリディングパッド」に相当する。
　
（５）上記（４）で検討したとおり、積層された層間絶縁膜を構成する個々の層間絶縁膜ごとに、層間絶縁膜の上下をそれぞれ電気的に接続するための導電層を形成する技術において、層間絶縁膜の上下を電気的に接続するための導電層を、コンタクトホール内だけでなく層間絶縁膜上にも引き出した構造は、本願の優先権主張の日前における周知技術であり、しかも当該周知技術は、周知例１〜５の記載からも明らかなように、様々なメモリー素子の様々な多層配線構造に用いられる汎用的な技術である。
　
（６）したがって、引用発明において、積層された層間絶縁膜を構成する個々の層間絶縁膜ごとに、層間絶縁膜の上下をそれぞれ電気的に接続するための導電層として用いられている「第１のキャパシタコンタクトプラグ１１ａ、１２ａ」に換えて、周知例１〜５に記載された周知の構造を採用して「コンタクトリディングパッド」とすること、換言すれば、補正発明のように、「全体構造上部に第１層間絶縁膜を形成してパターニングし、ビット線用コンタクトホール、及びコンタクトリディングパッド用コンタクトホールを形成する」構成、「全体構造上部に第１伝導層を形成してパターニングしてビット線を形成するとともに前記ビット線と電気的に分離されたコンタクトリディングパッドを形成」する構成、及び、「前記ビット線及びコンタクトリディングパッドを含む全体構造上部に第２層間絶縁膜を形成」する構成を備えたものとすることは、当業者が適宜なし得たことである。
　
４−４−２．相違点３について
　
（１）引用発明では、「全体構造上部にキャパシタ下部電極１７用の導電膜、キャパシタ絶縁膜用の強誘電体膜１８を順次形成し、さらに、キャパシタ上部電極１９を形成し、強誘電体膜１８および下部電極１７用の導電膜のパターニングを行って強誘電体キャパシタを形成」しており、「キャパシタ上部電極１９を形成」する具体的な方法について特定されていないが、これは、第１の実施の形態が、上記４−２−１．（１）のサに摘示されたような、「強誘電体キャパシタの上部電極を０．１ミクロンレベルまで微細に形成する方法」に特化して、「強誘電体薄膜１８ａ上に」「ＴＥＯＳ（テトラエトキシシラン）酸化膜２０ａを堆積」し、「ＴＥＯＳ酸化膜２０ａに所望の上部電極面積に対応する開口部を選択的に形成」し、「上部電極形成用のＰｔ膜１９ａをＴＥＯＳ酸化膜２０ａの膜厚以上に堆積」し、「エッチバックあるいはＣＭＰによりＴＥＯＳ酸化膜２０ａ上のＰｔ膜１９ａを除去する」方法、すなわち、「ＴＥＯＳ酸化膜２０ａ」に「開口部を選択的に形成」してから「上部電極形成用のＰｔ膜１９ａ」を該開口部内に埋め込むような上部電極の形成方法を含むものとして記載されているからであると認められる。
　
（２）しかしながら、キャパシタの製造において、「全体構造上部に下部電極用物質、強誘電物質及び上部電極用物質を順次に形成した後、パターニングして下部電極、強誘電体膜及び上部電極からなるキャパシターを形成」する方法は、最も基本的な周知技術の１つであり、引用例においても、例えば、上記４−２−１．（３）のイに摘示された第２の実施の形態として「キャパシタ下部電極１７（キャパシタプレート線ＰＬ）用の導電膜として、Ｐｔ／Ｔｉ／ＴｉＮをスパッタ蒸着する。さらに、キャパシタ絶縁膜用の強誘電体膜１８としてＰＺＴ膜を形成する。さらに、キャパシタ上部電極１９としてＰｔを形成する。そして、ＲＩＥを用いて、前記キャパシタ上部電極１９、強誘電体膜１８および下部電極１７の順にパターニング加工を行って強誘電体キャパシタを形成する。」と記載され、また、上記４−２−１．（４）のウに摘示された第７の実施形態として「その上に強誘電体キャパシタを構成するＰｔ層１７、ＰＺＴ層１８、Ｐｔ層１９を順次スパッタにより堆積する。これらの層は酸素中で熱処理され、ＰＺＴ層が結晶化され、ペロブスカイト構造となる。」、「その後これらの層は、キャパシタの形状にＲＩＥにより加工される。」と記載されている。
　
（３）また、第１の実施の形態においても、図７においては、「キャパシタ上部電極１９」の一部上を「キャパシタ保護用絶縁膜２０」が覆う構造となっており、しかも、上記４−２−１．（１）のケに摘示した「キャパシタ保護用絶縁膜２０のキャパシタ上部電極１９上に対応する部分を開口する」との記載もあるから、上記４−２−１．（１）のサに摘示されたような、「キャパシタ保護用絶縁膜２０」に「キャパシタ上部電極１９」が埋め込まれる構造というよりも、むしろ「キャパシタ上部電極１９」上に「キャパシタ保護用絶縁膜２０」が堆積されているような構造として図示されているといえる。
　
（４）したがって、引用発明は、「キャパシタ上部電極１９を形成」する具体的な方法が明らかではないものの、上記（２）で検討したような「全体構造上部に下部電極用物質、強誘電物質及び上部電極用物質を順次に形成した後、パターニングして下部電極、強誘電体膜及び上部電極からなるキャパシターを形成」する方法も実質的に含んでいることは明らかであり、仮にそうでないとしても、最も基本的な周知技術の１つである「全体構造上部に下部電極用物質、強誘電物質及び上部電極用物質を順次に形成した後、パターニングして下部電極、強誘電体膜及び上部電極からなるキャパシターを形成」する方法を採用することは、当業者が適宜なし得たことである。
　
４−４−３．相違点４について
　
（１）上記４−４−１．で検討したとおり、多層配線構造の技術分野において、下層配線と上層配線とを電気的に接続するに際し、下層配線と上層配線との間の層間絶縁膜が積層されて厚い層間絶縁膜となった場合に、コンタクトプラグ層を埋め込む際における各コンタクトホールのアスペクト比を低下させて、コンタクトホール内への埋め込みを容易に行うために、積層された層間絶縁膜を構成する個々の層間絶縁膜ごとに、層間絶縁膜の上下をそれぞれ電気的に接続するための導電層を形成することは、引用例及び周知例１〜５にも記載されているように、当業者における周知技術である。
　
（２）一方、上記（１）で示した周知技術のように、積層された層間絶縁膜を構成する個々の層間絶縁膜ごとに、層間絶縁膜の上下をそれぞれ電気的に接続するための導電層を形成する場合は、複数回に分けて導電層が形成されることになるため、製造工程数自体が増加してしまい、半導体装置の製造において望ましくない面も有していることは、明らかである。
　
（３）ここで、引用例を検討すると、上記４−２−１．（２）のアに摘示した「上記
第１の実施の形態
キャパシタコンタクトプラグを１回の工程で形成
キャパシタコンタクトプラグを２段階に分けて形成
変形例の製造方法
　
（４）また、引用例には、上記４−２−１．（４）のア〜ウに摘示したとおり、第７の実施形態として、「絶縁層１０、１２１、１２２、１３を通じて形成された開口部（コンタクトホール）が、リフローされたＡｌで埋め込まれる」方法が開示されており、具体的には、「トランジスタを覆うように、シリコン酸化膜層１０を堆積し」、「表面を平坦化」し、「その上に、Ｓｉx Ｎy 膜１２１を」「堆積」し、「全面にシリコン酸化膜層（ＳｉＯ2 ）１２２を」「堆積」し、「その上に強誘電体キャパシタを構成するＰｔ層１７、ＰＺＴ層１８、Ｐｔ層１９を順次」「堆積」し、「その後これらの層は、キャパシタの形状にＲＩＥにより加工され」、「全面にシリコン酸化膜１３をプラズマＣＶＤ法により堆積し」、「上記トランジスタのソース領域Ｓ、ドレイン領域ＤへのコンタクトホールをＲＩＥにより形成」し、「バリア層１１としてのＴｉ，ＴｉＮ、配線２２、３６、３７としてのＡｌを順にスパッタにより堆積し」、「Ａｌをリフローし、上記のコンタクトホールを埋め込む」ものである。そして、「上記トランジスタのソース領域Ｓ、ドレイン領域ＤへのコンタクトホールをＲＩＥにより形成」する工程において、「Ｐｔ層１９」（「上部電極１９」）上にもコンタクトホールが形成されること、及び、「バリア層１１としてのＴｉ，ＴｉＮ、配線２２、３６、３７としてのＡｌを順にスパッタにより堆積し」、「Ａｌをリフローし、上記のコンタクトホールを埋め込む」工程において、「Ｐｔ層１９」（「上部電極１９」）上のコンタクトホールにも「バリア層１１としてのＴｉ，ＴｉＮ、配線２２、３６、３７としてのＡｌ」が埋め込まれて、「ソース領域Ｓ」と「上部電極１９」とを電気的に接続することは、図１８（特に「配線２２」の形状を参照）の記載から明らかである。
　そうすると、引用例には、上記第７の実施形態として、対象となる半導体装置全体の構造は異なるものの、「シリコン酸化膜層１０」及び「シリコン酸化膜１３」を含む複数の積層された層間絶縁膜を貫通して形成されたコンタクトホール、並びに、キャパシタの上部電極上の「シリコン酸化膜１３」を貫通して形成されたコンタクトホールに対して、「バリア層１１としてのＴｉ，ＴｉＮ、配線２２、３６、３７としてのＡｌ」を埋め込むことにより、「シリコン酸化膜層１０」の下層とキャパシタの「上部電極１９」とを連結する技術が開示されていることになる。
　
（５）上記（３）〜（４）より、引用例には、積層された層間絶縁膜の上下を電気的に接続するための導電層を形成するに際して、積層された層間絶縁膜を構成する個々の層間絶縁膜ごとに層間絶縁膜の上下をそれぞれ電気的に接続するための導電層を形成する技術（例えば、「第１の実施の形態」の「変形例」）と、積層された層間絶縁膜全体の上下を電気的に接続するための導電層を１回で形成する技術（例えば、「第１の実施の形態」及び「第７の実施形態」）とが、いずれも開示されている。
　また、上記（１）〜（２）において検討したとおり、積層された層間絶縁膜を構成する個々の層間絶縁膜ごとに層間絶縁膜の上下をそれぞれ電気的に接続するための導電層を形成する技術を採用した場合には、コンタクトホール内への埋め込みを容易に行えるというメリットを有する一方で、製造工程数自体が増加してしまうというデメリットも有している。
　よって、引用例に開示された上記２つの技術のうち、いずれを採用するかは、コンタクトホール内への埋め込み性と製造工程数とのトレードオフを含め、各層間絶縁膜の膜厚や材料、各導電層の形成方法や材料、その他の配線の構造や形成方法といった様々な点を勘案しつつ、個々の状況に応じて当業者が適宜選択すべき技術的な設計事項である。
　
（６）そして、引用発明（「第１の実施の形態」の「変形例」の発明）では、「層間絶縁膜１０」に対して「第１のキャパシタコンタクトプラグ１１ａ、１２ａ」を形成することにより、コンタクトホール内への埋め込み性についてはある程度改善されていると認められるものであり、これは、「第１のキャパシタコンタクトプラグ１１ａ、１２ａ」に換えて、周知例１〜５に記載されたような、導電層を層間絶縁膜上にまで引き出した構造を採用した場合でも同様である。
　
（７）したがって、引用発明において、「層間絶縁膜１３」に対する導電層の形成と「キャパシタ保護用絶縁膜２０」に対する導電層の形成に関しては、製造工程数の観点を優先させて１回の工程で行い、結果として、引用発明の「リソグラフィ工程とエッチング工程により、層間絶縁膜１３の第１のキャパシタコンタクトプラグ１１ａ、１２ａの上端面にキャパシタプラグ用のコンタクトホールを選択的に形成する工程と、前記コンタクトホールの内面にバリアメタル膜１４及びタングステンを堆積して前記コンタクトホールの内部に全面的に埋め込む工程と、層間絶縁膜１３上のタングステン膜およびバリアメタル膜をエッチバックにより除去して前記第１のキャパシタコンタクトプラグ１１ａ、１２ａの上端面に接続するように第２のキャパシタコンタクトプラグ１４、１５を形成する工程」、「キャパシタ保護用絶縁膜２０の第２のキャパシタコンタクトプラグ１４、１５上に対応する部分を開口するとともに、キャパシタ保護用絶縁膜２０のキャパシタ上部電極１９上に対応する部分を開口する」工程、及び、「キャパシタコンタクトプラグ１５とキャパシタ上部電極１９とを接続するための電極配線材料としての導電膜を全体構造上部に堆積し、それをパターニングして電極配線２２を形成する」工程に換えて、補正発明のように、「前記キャパシター上部の前記第３層間絶縁膜の一部分と、前記コンタクトリディングパッド上部の第３及び第２層間絶縁膜の一部をエッチングして前記キャパシターの上部電極及び前記コンタクトリディングパッド上部を露出させるキャパシター連結用コンタクトホールを形成する」段階、及び、「前記キャパシター連結用コンタクトホールが完全に埋め込まれて前記コンタクトリディングパッドと前記キャパシターの上部電極が連結されるように全体構造上部に第２伝導層を形成した後、パターニングしてローカル相互接続線を形成する」段階を備えたものとすることは、当業者が適宜なし得たことである。
　
４−４−４．相違点の検討についてのまとめ
　以上検討したとおりであるから、補正発明は、当業者における周知技術及び技術常識を勘案することにより、引用発明に基づいて、当業者が容易に発明をすることができたものである。
　したがって、本願の補正後の請求項１に係る発明は、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。 
　
４−５．独立特許要件についてのまとめ 
　補正後の請求項１に係る発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないので、補正後の他の請求項についての検討を行うまでもなく、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　
５．補正の却下の決定についてのむすび 
　以上検討したとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
　
１．本願発明
　平成１９年１月２９日付けの手続補正は、上記のとおり却下されたので、本願の請求項１〜３に係る発明は、本願の願書に最初に添付した明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜３に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、次のとおりのものである。
　
「素子分離膜及びトランジスタの形成された半導体基板を提供する段階と、
　全体構造の上部に第１層間絶縁膜を形成した後、ビット線用コンタクトホール及びコンタクトリーディングパッド用コンタクトホールを形成する段階と、
　全体構造の上部に第１伝導層を形成し、パターニングしてビット線及びコンタクトリーディングパッドをそれぞれ形成する段階と、
　前記ビット線及びコンタクトリーディングパッドを含んだ全体構造の上部に第２層間絶縁膜を形成し、全体構造の上部に下部電極用物質、強誘電物質及び上部電極用物質を順次形成した後、パターニングして下部電極、強誘電体膜及び上部電極からなるキャパシタを形成する段階と、
　全体構造の上部に第３層間絶縁膜を形成した後、前記キャパシタ上の前記第３層間絶縁膜の一部分と、前記コンタクトリーディングパッド上の前記第３及び第２層間絶縁膜の一部分とをエッチングして、前記キャパシタの上部電極及び前記コンタクトリーディングパッドの上部を露出させるキャパシタ連結用コンタクトホールを形成する段階と、
　前記キャパシタ連結用コンタクトホールが完全に埋め込まれるように全体構造の上部に第２伝導層を形成し、パターニングしてローカル相互接続線を形成する段階とを含んでなることを特徴とする強誘電体メモリ素子の製造方法。」
　
２．引用発明
　引用発明は、上記第２．４−２−３．で認定したとおりのものである。
　
３．対比・判断
　上記第２．３−１．で検討したように、 補正発明は、本件補正前の請求項１に対して、明りょうでない記載の釈明を目的とする補正のほかには、補正事項１−７として、「パターニングして」「形成」された「ビット線」と「コンタクトリディングパッド」との関係が「電気的に分離された」ものである点を具体的に限定し、補正事項１−１５として、どのように「埋め込まれ」るかについて、「前記コンタクトリディングパッドと前記キャパシターの上部電極が連結されるように」である点を具体的に限定したものである。逆に言えば、本件補正前の発明（本願発明）は、内容的には、補正発明から前示の具体的な限定をなくしたものである。
　そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、上記第２．４−４．において検討したとおり、当業者における周知技術及び技術常識を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、当業者が容易に発明をすることができたものということができる。
　
４．まとめ
　以上検討したとおり、本願発明は、当業者における周知技術及び技術常識を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　
　
第４．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。