【事件の表示】
　特願２００１−３５４４１１「半導体装置の製造方法」拒絶査定不服審判事件〔平成１５年　５月３０日出願公開、特開２００３−１５８０９１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１３年１１月２０日の出願であって，平成１８年５月１５日付けの拒絶理由通知に対して，同年７月２４日に手続補正書及び意見書が提出されたが，同年１０月４日付けで拒絶査定がされ，これに対し，同年１１月９日に審判請求がされたものである。
　
　
第２　本願発明 
１　本願の請求項７に係る発明（以下「本願発明」という。）は，平成１８年７月２４日に提出された手続補正書により補正された請求項７に記載された，次のとおりのものである。
　
　「【請求項７】　シリコン基板と該シリコン基板上に形成された絶縁膜と該絶縁膜上に形成された５０ｎｍ以下の膜厚を有するシリコン領域を含むシリコン単結晶層とから成るＳＯＩ構造を有する基板の前記シリコン領域に対して，イオンを注入し，前記シリコン領域の表面部をアモルファス化するイオン注入工程と，
　前記基板の温度を２００〜４００度の範囲内となる第１の温度に調節する基板温度調節工程と，
　温度が調節され，かつ，アモルファス化された前記シリコン領域の上面にチタンを堆積させ金属膜（膜厚ｔ１）を形成する金属膜形成工程であって，該金属膜の膜厚ｔ１は１５ｎｍ以下かつ該金属膜厚の２．５倍の厚さが前記シリコン領域の膜厚の厚さより小さく形成される該金属膜形成工程と，
　前記金属膜形成工程に連続して，前記金属膜の上面に前記金属膜を雰囲気から保護するための保護膜（膜厚ｔ２，ｔ２＞ｔ１）を形成する保護膜形成工程と，
　前記金属膜，前記保護膜，および前記シリコン領域に対して前記第１の温度より高い第２の温度で熱処理を施し，前記金属膜に含まれる前記金属と前記シリコン領域に含まれるシリコンを反応させ，前記シリコン領域上にシリサイド膜を形成する熱処理工程と，
　を含むことを特徴とする，半導体装置の製造方法。」
　
２　引用例の表示
　　引用例１：特開平１１−２８９０９２号公報
　　引用例２：特開平８−７８３６１号公報
　　引用例３：特開平８−２５０７１６号公報
　　引用例４：特開２０００−８２８１１号公報
　
３　引用例１の記載と引用発明
３−１　原査定の拒絶の理由に引用された，本願の出願前に日本国内において頒布された刊行物である特開平１１−２８９０９２号公報（以下「引用例１」という。）には，図１〜図３，図６とともに，次の記載がある。
　
　　ア　発明の背景等
・「【０００１】
【発明の属する技術分野】本発明は，ＳＯＩ基板を用いた半導体装置，詳しくはシリサイドの部分を有する半導体及びＳＯＩ基板を用いる半導体装置の製造方法，特にシリサイド化が選択的に形成される半導体装置の製造方法に関するものである。」
・「【０００４】
【発明が解決しようとする課題】さて，ＳＯＩ基板を用いた半導体装置に関しては，バルク基板を用いたものと状況が異なっている。ＳＯＩ基板は，下部半導体層，埋め込み酸化膜及び上部半導体層から構成されていることから，埋め込み酸化膜を有することでバルク基板と大きく異なっている。ＳＯＩ基板を用いた半導体装置に関しては，バルク基板を用いた半導体装置のようなウエル構造はなく，例えば，トランジシタ単体が他のトランジシタと完全に絶縁膜(素子分離絶縁膜と埋め込み酸化膜）で素子分離すると考えられる。従って，上記バルク基板のような問題とは無縁のように考えられる。即ち，シリサイドプロセスを，下部半導体層，埋め込み酸化膜及び上部半導体層からなるＳＯＩ基板に適用する場合，この基板については，素子分離酸化膜に加えて埋め込み酸化膜の存在があり，完全に絶縁膜で素子分離されてトランジスタが位置していることから，ジャンクションリークがトランジスタ間のリークの要因としては問題にならないと考えられる。
【０００５】ところで，ＳＯＩ基板を用いて半導体装置を作製するに際しシリサイドプロセスを適用すると次のようなことが生じた。半導体装置としては，同じ基板に特性の異なるトランジスタを作製することがある。例えば，特性として速度の異なる高速のものと低速のものとを作製することがある。このような半導体装置を作成する場合について以下に説明する。
【０００６】ＳＯＩ基板の上部半導体層に，熱酸化によるパッド酸化膜及びＳｉＮ膜を形成し，フォトリソグラフィー技術によりマスクを形成し，熱酸化処理，更には酸化により形成された酸化膜の除去を行い，その上部半導体層の厚さの厚い領域と薄い領域を形成する。その後，前記ＳｉＮ膜と熱酸化膜を除去し，更に熱酸化によるパッド酸化膜及びＳｉＮ膜を形成し，パターニングの後，ロコス法によりこの厚い領域と薄い領域の間に形成されたパッド酸化膜のフィールド酸化膜の部分で上部半導体層の素子分離領域の形成を行ない，ＳｉＮ膜を除去する。その後パッド酸化膜を介し不純物イオンを閾値制御用に注入し，上部半導体層のフィールド酸化膜の間の活性層とされるべき領域にチャンネル領域となる例えばＰ型不純物によるイオン注入層を形成する。次いで，パッド酸化膜を除去後，ゲート酸化膜を形成し，更にポリシリコン膜を堆積した後パターニングしゲート領域（ゲート電極）を形成する。次に，シリコン酸化膜を堆積し，異方性エッチングによりサイドウオールをゲート領域の側部に形成する。その後，サイドウオールをマスクとしてＮ型不純物を注入し，ソース，ドレイン領域であるＮ型不純物層及びＮ型ゲート電極を形成する。次に，適宜，高融点金属例えばＴｉの堆積と，熱処理を行い，活性層とゲート電極にシリサイド層を形成する。
【０００７】こうして作製したトランジスタでは望むような特性を得ることが困難であった。例えば，トランジスタの耐圧性能について不都合が生じた。トランジスタの中には耐圧特性，例えば埋め込み酸化膜の耐圧特性の劣っているものがあった。
【０００８】そこで，本発明は，ＳＯＩ基板を用いて作製された耐圧特性の劣化の防止される，特に該基板の埋め込み酸化膜の耐圧特性の劣化の防止される半導体装置とその製造方法を提供することを目的とする。」
・「【００２２】
【発明の実施の形態】上記のように，ＳＯＩ基板を用い，シリサイドプロセスを適用して作製された半導体装置について，特性に問題の生じたことは上述の通りであるが，その点について以下に説明する。このようにして作製された半導体装置について，その概略構成として，その断面を図６に示す。尚，この例は，ＳＯＩ基板としては，シリコン基板に酸素をイオン注入することにより，埋め込み酸化膜２０を上部半導体層１０と下部半導体層３０の間に形成して作製されたものを用いた。この図６において，１０は上部半導体層であり，チャンネル領域１０−１，ソース／ドレイン領域１０−２，シリサイド層１０−３として形成されている。６０はフィールド酸化膜による素子分離領域，７０はゲート酸化膜，８０はサイドウオール，８０−１はブリッジショート，９０はゲート領域，９０−１はシリサイド層である。この図において，上部半導体層１０の厚く形成された厚い領域で作製されたトランジスタは左側に，薄い領域で作製されたトランジスタは右側にそれぞれ表示している。
【００２３】この図において，厚い領域に形成されたトランジスタに着目すると，シリサイド層１０−３は，素子分離領域６０の近傍で埋め込み酸化膜２０に達しているが，それから遠ざかるチャンネル領域１０−１側では埋め込み酸化膜２に達していない。ここで，ソース，ドレイン領域１０−２は素子分離領域６０に近付くほど薄くなっている。そして，薄い領域に形成されたトランジスタに着目すると，シリサイド層１０−３は埋め込み酸化膜２０に全ての領域で達している。そして，シリサイド層１０−３は素子分離領域６０に近付くほど薄くなっている。この薄くなっている程度は，両者において同様である。
【００２４】これは，次のように考えられる。ＳＯＩ基板の上部半導体層１０に素子分離領域６０であるフィールド酸化膜を形成するとき，酸化に必要な酸素は，上部半導体層１０のマスクとしてパターニングされたＳｉＮ膜の開口部から供給される。ここで，素子分離領域形成用のロコス酸化量は，必ず素子分離を達成するため，上部半導体層１０のＳｉ換算量よりもオーバー酸化する。例えば，上部半導体層１０が５０ｎｍの場合，ちょうど酸化するときの酸化量は，ＳｉＯ２膜厚で１１０ｎｍ必要とするが，実際に処理する場合，１５〜２０％のオーバー酸化を行う。このオーバー酸化によって，オーバーしている間の酸素の供給に伴う酸化されるＳｉの供給元として，素子分離領域６０端の上部半導体層１０界面のＳｉと，素子分離領域６０下の下部半導体層３０のＳｉが使用される。このため，上部半導体層１０の酸化されないままの活性領域は素子分離領域６０に近付くほど薄くなる。この結果，上部半導体層１０の酸化されないままの活性領域は，素子分離領域６０に近付くほど中央領域に比べて薄くなる。
【００２５】このような状態のＳＯＩ基板に，シリサイド工程を適用した場合，上部半導体層（活性領域）１０はある程度薄くなったところからシリサイド層が埋め込み酸化膜２０まで達してしまう。この結果，シリサイド層１０−３が，前記厚い領域では素子分離領域６０の近傍で，前記薄い領域ではそのほぼ全面が埋め込み酸化膜２０に達する。
【００２６】このトランジスタは，埋め込み酸化膜２０の存在によりシリサイド層１０−３と下部半導体層３０が絶縁されている。ところが，トランジスタの間に相互に動作に影響のあること，ひいてはトランジスタが下部半導体層３０に対し耐圧特性に問題のあるものが存在した。これから，埋め込み酸化膜２０に問題のあることが要因であると考えた。その要因として次のことが考えられる。
【００２７】ＳＯＩ基板において，その埋め込み酸化膜２０中に残留シリコン層や欠陥等が点在して存在することがある。この場合，前記残留シリコン層や欠陥が，例えば上部半導体層１０側の近傍に点在し，上部半導体層１０に対し埋め込み酸化膜２０により充分に分離されていないと，上述のようにシリサイド層１０−３が埋め込み酸化膜２０に達するような状況においては，前記高融点金属により埋め込み酸化膜２０中の前記残留シリコン層がシリサイド化され，前記欠陥が侵食される。この結果，埋め込み酸化膜２０の耐圧の劣化もしくは上部半導体層１０と下部半導体層３０とのショートの要因となると考えられる。
【００２８】ＳｉＯ基板は，欠陥がないものを常に厳選して使用することにより対応しておれば，このような要因には気付き難い。ＳＯＩ基板を，特には厳選しないで使用したいという要求と，それに応えたいという提案をする場合には，上記のような半導体装置の耐圧に問題が生じ，それに対する解決策が求められる。」
　
　　イ　実施例
・「【００３１】（実施の形態）本発明の半導体装置の実施の形態について，その製造工程を模式的に示す図１及び２を参照し，以下に説明する。ＳＯＩ基板として，厚さ例えば６００μｍの下部半導体層３０，厚さ例えば１００ｎｍの埋め込み酸化膜２０及び厚さ例えば５０〜６０ｎｍの上部半導体層１０の順に積層したものを用いる。尚，ここで，このＳＯＩ基板はシリコン基板に酸素をイオン注入した後熱処理し，埋め込み酸化膜２０を形成し作製したものである。
【００３２】ＳＯＩ基板にＳｉＯ２膜を厚さ例えば７ｎｍ堆積した後，さらに減圧ＣＶＤ法により，ＳｉＮ膜を厚さ例えば８５ｎｍに形成する。フォエッチング工程により，フォトレジストを薄い領域を形成する部分を開口するようパターニングし，更に，ＳｉＮ膜及びＳｉＯ２膜をエッチング後，熱酸化を行い上部半導体層１０に表面酸化膜を形成し，まずＳｉＮ膜をリン酸等のエッチャントを用いて除去し，更にその表面酸化膜をＨＦ等の酸化膜エッチャントを用いて除去する（図１（ａ）参照）。こうして，上部半導体層１０には，薄い領域とそれに比べて厚い領域が存在するよう膜厚が調整される。ここで，薄い領域は膜厚が例えば４０ｎｍとされており，この領域は図示していない。
【００３３】次に，熱酸化を行いパッド酸化膜４０を厚さ例えば７ｎｍに形成し，更に減圧ＣＤＶ法によりＳｉＮ膜５０を厚さ例えば８５ｎｍに形成する（（図１（ｂ）参照。）。次いで，素子分離領域と活性領域を決定するためのフォトエッチング工程を行い，ＳｉＮ膜５０をパターニングする（図１（ｃ）参照）。尚，ここでＳｉＮ膜は素子分離領域に対向する部分に開口される。
【００３４】次に，ロコス法を用い，素子分離領域６０を形成する（図１（ｄ）参照）。尚，このロコス法による酸化は，ドライＯ２酸化で，基板温度が１１００℃，時間が９０分で行う。このとき，上部半導体層１０の酸化されないままの領域（活性領域）は，素子分離領域６０に近付くほど中央領域に比べて薄くなる。これは，活性領域のエッジ部分においては，熱酸化時に上部半導体層１０の表面及び埋め込み酸化膜２０の界面にバーズビークが入るため，活性領域を形成している上部半導体層１０の膜厚が薄くなるからである。ここで，素子分離領域形成用のロコス酸化量は，必ず素子分離を達成するため，上部半導体層のＳｉ換算量よりもオーバー酸化する。例えば，上部半導体層が５０ｎｍの場合，ちょうど酸化するときの酸化量は，ＳｉＯ２膜厚で１１０ｎｍ必要とするが，実際の処理の場合，１５〜２０％のオーバー酸化を行う。
【００３５】ここで，上部半導体層１０は，その中央部分の厚みは例えば約５０ｎｍであり，素子分離領域６０の近傍の最も薄い部分は例えば約４５ｎｍである。上部半導体層１０は，その素子分離領域６０の近傍では中央部分に比べて例えば約５ｎｍ薄くなり，その中央部は元の厚に比べて例えば殆ど薄くなっていない或いは約５ｎｍ薄くなっている。
【００３６】次に，ＳｉＮ膜５０をリン酸等のエッチャントを用いて除去する。素子分離領域６０に囲まれた活性領域となる上部半導体層１０に，パッド酸化膜４０を介して，Ｐ型の不純物イオンを閾値制御用として半導体基板の法線方向から注入する（図１（ｅ）参照）。ここで，例えば，パッド酸化膜４０が５〜１０ｎｍである場合，Ｐ型不純物によるイオン注入条件は，上部半導体の中央部にピークを作るように11Ｂ＋イオンを５〜１５ＫｅＶ，又は49ＢＦ2+イオンを２０〜７０ＫｅＶ，注入量を０．２〜１×１０13ions／ｃｍ2で行う。
【００３７】次いで，パッド酸化膜４０を除去後，活性領域にシリコン酸化膜であるゲート絶縁膜７０を堆積する。ここで，ゲート絶縁膜７０は，作製すべきトランジスタのチャンネル長さが０．３５μｍならば７〜１０ｎｍとする。次に，ポリシリコン膜を厚さ２００ｎｍに減圧ＣＶＤ法を用いてゲート絶縁膜７０の全面に形成した後，フォトエッチング工程によりパターニングし，ゲート領域（ゲート電極）９０を形成する。更に，半導体基板の全面にＣＶＤ法等によってシリコン酸化膜を堆積し，異方性エッチングを用いてゲート領域の側面にサイドウオール８０を形成する。
【００３８】次に，半導体基板の表面全体に，半導体基板の法線方向から，ゲート領域９０及びサイドウオール８０をマスクとしてＮ型不純物である31Ｐ＋イオンを注入し，ソース／ドレイン領域であるＮ型不純物拡散層１０−２及びゲート領域（ゲート電極）９０を形成する（図２（ｆ）参照）。
【００３９】次いで，シリサイド化を防止するための膜（シリサイド防止膜）として，ＣＶＤ法によって，半導体基板の表面全体にシリコン酸化膜１００を，例えば厚さ２０〜５０ｎｍでよいが，この例では約５００Å堆積する（図２（ｇ）参照）。尚，シリサイド防止膜としては，シリコン酸化膜に限らずＳｉＯ２及びＳｉＮ膜の２重構造等を挙げることができ，その厚さは例えばＳｉＯ２膜が厚さ５〜１０ｎｍで，ＳｉＮ膜が厚さ１０〜４０ｎｍでよい。要するに，シリコン酸化膜のようにウエットエッチングが可能で，シリサイド防止可能であればよい。
【００４０】その後，フォトエッチング工程により，シリサイド化する領域（シリサイド化領域）を開口するようフォトレジスト１１０をパターニングする（図２（ｈ）参照）。この開口は，ゲート領域，ソース／ドレインに対向して形成される。このパターニングを行う際，活性領域と素子分離領域の境界の近傍の上においては以後のエッチング工程でシリコン酸化膜１００が少なくともエッチングされないように，活性領域及び素子分離領域６０の上においてフォトレジスト１１０が残るようにパターニングを行う。
【００４１】このとき，上部半導体層１０の前記薄い領域，更にはサイドウオール８０の上においてもフォトレジスト１１０が残るようにパターニングされる。ここで，サイドウオール８０の上にもフォトレジスト１１０を残すのは，ソース／ドレイン領域形成のために上述のようにイオン注入を行っているので，サイドウオール８０部の酸化膜にはダメージが入っており，後の工程のＨＦ等の酸化膜エッチングレートがシリサイド防止膜よりも速くなることから，ゲート領域のシリサイド化時に，サイドウオール８０が充分にゲート領域とソース／ドレイン領域のブリッジショート防止のための膜厚を確保することが困難となる可能性が高いためである。尚，半導体基板の上部半導体層１０に抵抗素子やバイポーラ素子等を得る領域を設ける場合，それらの素子の為にはシリサイド化されると不都合な領域についてもフォトレジスト１１０が残される。
【００４２】次いで，ＨＦ等の酸化膜エッチャントを用い，フォトレジスト１１０をマスクとしてシリサイド防止膜であるシリコン酸化膜１００をエッチングする（図１（ｈ）参照）。このとき，シリサイド化領域に対向し，このシリコン酸化膜１００をエッチングし，続いて，サイドウオール用酸化膜の残膜及び，ゲート酸化膜７０であるシリコン酸化膜に対しても上部半導体層１０に到達するまでエッチングする。ここで，シリサイド防止膜であるシリコン酸化膜１００のエッチング方法としては，ドライエッチングで行うと，上部半導体層１０の表面にダメージを与え，更に完全シリサイド防止膜を除去するためにはオーバーエッチングが必要であり，オーバーエッチング相当の厚さで上部半導体層１０が薄膜化され，後工程のシリサイド化の反応バラツキ又はシリサイドが埋め込み酸化膜２０まで到達してしまうこと，更には上部半導体層１０の薄膜化により，後のコンタクトホール形成工程のエッチングにおいて上部半導体層１０を突き抜ける可能性がある。そのため，シリサイド化領域を開口するエッチングは，ダメージのないウエットエッチングで行う。
【００４３】次に，フォトレジスト１１０を除去した後，高融点金属であるＴｉをスパッタし，高融点金属層１２０を堆積する（図２（ｉ）参照）。例えば，上部半導体層１０の元の厚さが５０〜６０ｎｍで前記薄い領域の厚さが約４０ｎｍの場合，この半導体層が完全にシリサイド化されないために高融点金属層の厚さは１５〜２５ｎｍとする。尚，シリサイド化のための高融点金属としてＴｉの例を挙げたが，これに限らず例えばＣｏやＮｉ等を用いてもよい。
【００４４】続いて，ＳｉとＴｉとを反応させるために，ランプアニール装置にて６５０℃で４０秒程度熱処理を行い，ゲート領域上部，及びソース／ドレイン領域のシリサイド化領域にそれぞれチタンとシリコンのシリサイド化によるシリサイド層９０’及び，シリサイド層１０−２’を形成する。次に，未反応のＴｉの除去のために，アンモニア過水処理を行う。さらに，シリサイド層の相変化を行うことを目的として８５０℃１０秒程度のアニールを行い，これらシリサイド層を低抵抗化をさせる（図２（ｊ）参照）。
【００４５】図２（ｊ）では，上部半導体層１０の厚い領域に対応する領域に関して図示しているので，厚い領域と薄い領域を合わせて図３に示す。この図において，厚い領域に形成されているトランジスタを左側に，薄い領域に形成されているトランジスタを右側にそれぞれ示している。厚い領域に形成されたトランジスタに着目すると，活性領域が素子分離領域６０との境界近傍で薄くなっているが，その活性層の形成されたシリサイド層１０−２’は該境界の近傍においても埋め込み酸化膜２０に到達していない。このシリサイド層１０−２’の厚さは，例えば３０ｎｍ程度である。」
・「【００４６】・・・また，薄い領域に形成されたトランジスタに着目すると，活性層にはシリサイド層が形成されていない。」
・「【００４８】このように，活性層であるソース／ドレイン領域１０−２は，埋め込み酸化膜２０との間にＴｉとＳｉの未反応である，シリサイド化されていないままの状態で残されている。このため，埋め込み酸化膜２０の残留シリコンはシリサイド化されることが防止されているばかりでなく，埋め込み酸化膜２０の欠陥が侵食されることも防止される。」
　
　　ウ　発明の効果
・「【００５２】
【発明の効果】本発明によれば，半導体装置において，ＳＯＩ基板の埋め込み酸化膜の耐圧特性の劣化を防止することがで可能であり，さらには，ゲートとソース／ドレイン間のブリッジショートを防止されたものとすることが可能であり，半導体装置の製造方法によれば，ＳＯＩ基板に特有の埋め込み酸化膜中の残留シリコンの存在もしくは欠陥が存在した場合においても，埋め込み酸化膜中の残留シリコンがシリサイド化されず，また欠陥部においては高融点金属が侵食することもなく，埋め込み酸化膜の耐圧劣化もしくは上部半導体層と下部半導体層のショートが防止される半導体装置の提供に寄与する。」
　
３−２ 引用発明
　上記ア〜ウによれば，引用例１には，次の発明（以下「引用発明」という。）が開示されているといえる。
　
「下部半導体層３０と前記下部半導体層３０上に形成された埋め込み酸化膜２０と前記埋め込み酸化膜２０上に形成されたその中央部分の厚みは例えば約５０ｎｍであり素子分離領域６０の近傍の最も薄い部分は例えば約４５ｎｍである上部半導体層１０とを有する，シリコン基板に酸素をイオン注入した後熱処理し前記埋め込み酸化膜２０を形成し作製したものであるＳＯＩ基板を用意する工程と，
　前記上部半導体層１０の上面に前記上部半導体層が完全にシリサイド化されないために厚さが１５〜２５ｎｍのＴｉをスパッタし，高融点金属層１２０を堆積する工程と，
　続いて，シリコンとチタンとを反応させるために，ランプアニール装置にて６５０℃で４０秒程度熱処理を行い，前記上部半導体層１０のソース／ドレイン領域のシリサイド化する領域にチタンとシリコンのシリサイド化によるシリサイド層を形成し，さらに，前記シリサイド層の相変化を行うことを目的として８５０℃１０秒程度のアニールを行い，前記シリサイド層を低抵抗化をさせるアニール工程と，
　を含むことを特徴とする，半導体装置の製造方法。」
　
４　引用例２の記載
　原査定の拒絶の理由に引用された，本願の出願前に日本国内において頒布された刊行物である特開平８−７８３６１号公報（以下「引用例２」という。）には，図１，図５，図６とともに，次の記載がある。
　
　　ア　発明の背景等
・「【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に関し，特に，ゲート，ソース及びドレインを自己整合的にシリサイド化することにより，低抵抗化を図る絶縁ゲート電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法に関する。
【０００２】
【従来の技術】従来の半導体装置を形成するサリサイドプロセスでは，チタンが用いられてきた。これは，高融点金属シリサイドの中で，チタンシリサイドの電気抵抗率が最も低いためである。
【０００３】図６は，従来のサリサイドプロセスを工程順に示す断面図である。
【０００４】まず図６（Ａ）に示されるように，Ｐ型シリコン基板４０１に，Ｎウェル４０２を既知の方法により形成する。次いで，基板４０１の表面にフィールド絶縁膜として酸化膜４０３を選択酸化法により形成する。このフィールド酸化膜４０３に囲まれた活性領域に，順次シリコン酸化膜などのゲート絶縁膜４０４と多結晶シリコンを成長し，多結晶シリコンにリンを既知の手法によりドープして多結晶シリコンの電気抵抗の低減を図る。
【０００５】次いで，既知の方法であるフォトリソグラフィー法とドライエッチ法により，多結晶シリコンをパターンニングしてゲート電極４０５を形成する。次に，フォトリソグラフィー法とイオン注入法により，低濃度のＮ型不純物拡散層４１３と低濃度のＰ型不純物拡散層４１４を形成する。次いで，ゲート電極４０５の側面にシリコン酸化膜あるいはシリコン窒化膜から構成されるサイドウォール絶縁膜４０６を既知のＣＶＤ技術とエッチング技術を用いて形成する。
【０００６】次に，図６（Ｂ）に示されるように，フォトリソグラフィー法とイオン注入法により，Ｎ型不純物拡散層４０７とＰ型不純物拡散層４０８を形成する。かくしてＬＤＤ構造としてＮ型ソース・ドレイン領域４０７，Ｐ型ソース・ドレイン領域４０８が形成される。次いで，ゲート電極である多結晶シリコンの表面と半導体基板表面の自然酸化膜を除去し，チタン４０９を半導体基板の加熱を行わないでスパッタ堆積する。
【０００７】次に，図６（Ｃ）に示されるように，窒素雰囲気中で７００℃以下の急速熱処理（ＲＴＡ）することにより，シリコンと接触するチタンのみをシリサイド化し，二珪化チタン４１０を形成する。またこの際，フィールド酸化膜及びサイドウォール４０６と接触するチタンと半導体基板上のチタンの一部は窒化されて窒化チタン４１１となる。
【０００８】次に図６（Ｄ）に示されるように，アンモニア水及び過酸化水素水等の混合液などにより，選択的にウェットエッチングし，窒化チタンのみを除去する。次いで，前述のＲＴＡよりも高温のＲＴＡを行い，前記の珪化チタン４１０よりも電気抵抗率の低い二珪化チタン４１２を形成する。
【０００９】以上に示したサリサイドプロセスを用いることにより，多結晶シリコンゲート電極４０５，Ｎ型及びＰ型不純物拡散層４０７，４０８の表面部分が自己整合的にシリサイド化されるために低抵抗化され，デバイスの高速化が図れる。このサリサイドプロセスは，必要とする領域に限って，選択的にシリサイド化できる利点がある。
【００１０】
【発明が解決しようとする課題】ところが，図６によって示した従来の製造方法では，ヒ素があるいはリン等が高濃度にドープされたＮ型拡散層や，Ｎ型の多結晶シリコンゲート電極上ではシリサイド化反応が阻害されるという問題があった。これは，シリコン表面にパイルアップし，シリコン中の固溶度を越えた過剰のヒ素あるいはリンが，シリコンの拡散を阻害するためと考えられる。例えば，膜厚３５ｎｍのチタン４０９を堆積し，６５０℃でＲＴＡ，エッチングして窒化チタンを除去，次いで，８５０℃のＲＴＡをして，シリサイド層のシート抵抗を測定すると，Ｎ型上のシリサイド層のシート抵抗はＰ型上のシリサイド層のシート抵抗の２倍程度となる。Ｐ型上でのシリサイド層の厚さは〜５０ｎｍであるのに対し，Ｎ型上ではその厚さは数割薄くなっており，Ｎ型上でシリサイド化反応が阻害されているのは明瞭である。シリサイド層の膜厚が薄い場合には，シリサイド層の低抵抗化のための最終的なＲＴＡにおいて凝集を生じ，素子の信頼性を著しく劣化する原因となる。一方，Ｐ型上では，シリサイド層が厚く形成されるので，トランジスタの寄生抵抗の増大や，接合リークの増大が問題となる。従って，Ｎ型とＰ型上で，同程度の膜厚及び層抵抗のシリサイド層を形成する必要がある。」
・「【００１４】したがって本発明の目的は上記問題点を解決して電気抵抗の低い高融点金属シリサイド層を得ることができる半導体装置の製造方法を提供することである。」
　
　　イ　実施例
・「【００２５】
【実施例】以下，図面を参照して本発明を詳細に説明する。
【００２６】図１は，本発明の第１の実施例を製造工程順に示した断面図である。
【００２７】まず，図１（Ａ）に示されるように，Ｐ型単結晶シリコン基板１０１のＰチャネル型絶縁ゲート電界効果トランジスタが形成される領域にＮウェル１０２をイオン注入法により形成する。次いで，シリコン半導体基板１０１の表面に，フィールド絶縁膜として厚さ３６０ｎｍのフィールド酸化膜１０３を選択酸化法により形成する。このフィールド酸化膜１０３に囲まれた活性領域に，厚さ１０ｎｍのゲート絶縁膜としてゲート酸化膜１０４を形成し，この後ゲート電極材料として厚さ１５０ｎｍの多結晶シリコンを成長する。次いで，既知の方法であるフォトリソグラフィー法とドライエッチ法により，多結晶シリコンをパターンニングしてゲート電極１０５を形成する。次に，フォトリソグラフィー法とイオン注入法により，低濃度のＮ型不純物拡散層１１７と低濃度のＰ型不純物拡散層１１８を形成する。更に，全面に厚さ７０ｎｍのシリコン酸化膜を成長し，エッチバック法により，ゲート電極１０５の側面にサイドウォール１０６を形成する。
【００２８】次に，図１（Ｂ）に示されるように，フォトリソグラフィー法とイオン注入法により，Ｎ型不純物拡散層１０７，Ｐ型不純物拡散層１０８，Ｎ型多結晶シリコンゲート１０９及びＰ型多結晶シリコンゲート１１０を形成する。イオン注入後に，窒素雰囲気中，９００℃，２０分の熱処理により，シリコン結晶の回復と不純物の活性化を行う。かくしてＬＤＤ構造としてＮ型ソース・ドレイン領域１０７とＰ型ソース・ドレイン領域１０８が形成される。この後，本発明に従って，ヒ素イオンを３．０×１０14ｃｍ-2の注入量および３０ｋｅＶの加速電圧でイオン注入法を行い，各ソース・ドレイン領域１０７，１０８および各ゲート１０９，１１０に，深さ３０ｎｍの非晶質シリコン層１１１を形成する。ここで，イオン注入にはヒ素を用いたが，ＢＦ2 を用いることもでき，これらのような重い元素を用いる方が好ましい。また，このヒ素のイオン注入をＰ型もＮ型も同時に行っているが，このＰ型不純物拡散層１０８やＰ型ポリシリコンゲート１１０がＮ型に反転することはない。それはこのイオン注入量が，このＰ型不純物拡散層１０８やＰ型ポリシリコンゲート１１０の濃度に比べ一桁少ないからである。
【００２９】次いで，ゲート電極である多結晶シリコンの表面と半導体基板表面の自然酸化膜を希弗酸により除去し，厚さ３０ｎｍのチタン１１２を４５０℃に加熱した半導体基板上にスパッタ堆積する。このとき，薄いチタン膜厚の制御とチタンとシリコンの非晶質の混合層１１３の厚さを増加するため，チタンの堆積速度は，２ｎｍ／秒以下で行う。このとき，チタンとシリコンの非晶質の混合層１１３は，６ｎｍの厚さ（深さ）に形成される。
【００３０】次に，図１（Ｃ）に示されるように，窒素雰囲気中で６５０℃，３０秒の急速熱処理（ＲＴＡ）することにより，シリコンと接触するチタンのみをシリサイド化し，二珪化チタン１１４を形成する。またこの際，フィールド酸化膜及びサイドウォールと接触するチタンと半導体基板上のチタンの一部は窒化されて窒化チタン１１５となる。
【００３１】次に図１（Ｄ）に示されるように，アンモニア水及び過酸化水素水の混合液により，選択的にウェットエッチングし，窒化チタン１１５のみを除去する。次いで，窒素雰囲気中で，８５０℃，１０秒のＲＴＡを行い，前記二珪化チタン１１４よりも電気抵抗率の低い二珪化チタン１１６を形成する。
【００３２】以上のように形成された，二珪化チタンにより，線幅０．４μｍのＮ型不純物拡散層とＰ型不純物拡散層上，及び線幅０．２μｍのＮ型多結晶シリコンゲートとＰ型多結晶シリコンゲート上で，それぞれ，６．２Ω／□，５Ω／□，５．２Ω／□，４．１Ω／□と，基板加熱しない場合に比べ低抵抗化でき，かつ，Ｎ型とＰ型の抵抗値の差を小さくできる。」
・「【００３５】図５（Ｂ）は拡散層の幅（線幅）が０．４μｍの単結晶拡散層について，チタンの堆積時の基板温度に対するチタンシリサイド形成後のそれぞれの拡散層におけるシート抵抗（層抵抗）を示し，●は非晶質化が有る本発明の方法によるＮ型拡散層（Ｎ型拡散層）におけるシート抵抗，○は非晶質化が有る本発明の方法によるＰ型拡散層（Ｐ型拡散層）におけるシート抵抗，■は非晶質化が無い従来技術の方法によるＮ型拡散層におけるシート抵抗，□は非晶質化が無い従来技術の方法によるＰ型拡散層におけるシート抵抗である。
【００３６】これらの図における非晶質化有り（本発明）のデータから解るようにシート抵抗の低下が３００℃の基板温度で顕著に現れている。低下したシート抵抗のさらなる低下は基板温度を３５０℃以上に上げてもそれ程生じていない。一方，チタン堆積時の基板温度の上限は原理的にはチタンシリサイドが形成される温度を超えない範囲であるが，チタンシリサイドの形成温度はデバイスの製造条件等に強く依存する面もある。したがって，基板を３００〜５００℃の温度で加熱しながらチタンを堆積するのが好ましい。」
・「【００３８】これより，不純物が拡散されたシリコン領域の表面に非晶質層を形成することとチタンの堆積時の基板温度を上げておくことの両方により，シート抵抗の低いチタンシリサイド層が形成できていることは明白である。」
・「【００４０】上述の実施例における厚さ３０ｎｍのチタン１１２に変わって，厚さ２５ｎｍのチタンと厚さ３０ｎｍの窒化チタンの２層構造としてもよい。この場合でも，二珪化チタン膜により，Ｎ型不純物拡散層，Ｐ型不純物拡散層，Ｎ型多結晶シリコンゲート，Ｐ型多結晶シリコンゲート上のシート抵抗として，それぞれ，４．７Ω／□，４．３Ω／□，４．７Ω／□，４Ω／□が得られ，同等の抵抗値が得られた。ここで，窒化チタンは，チタンがシリサイド以外のものに変わることを防止するものであるから，チタンとの反応性の低い材料層ならば，窒化チタンの代わりに使用することができることは言うまでもない。但し，プロセスの工数を増やさないためには，窒化チタンのように未反応チタンと一緒にエッチングできる材料層を選択する方が望ましい。」
　
　　ウ　発明の効果
・「【００６２】
【発明の効果】以上のように本発明によれば，シリサイド化反応の阻害要因が除去でき，Ｎ型，Ｐ型半導体基板上ともに，電気抵抗の低い二珪化チタン層が形成でき，かつ，配線間のショート不良も防止できる。また，本発明によれば，二珪化チタンの高抵抗相のＣ４９構造から低抵抗相のＣ５４構造への相転移も促進でき，微細な配線で問題であった相転移不良による，高抵抗化の問題も解決できる。」
　
５　引用例３の記載
　原査定の拒絶の理由に引用された，本願の出願前に日本国内において頒布された刊行物である特開平８−２５０７１６号公報（以下「引用例３」という。）には，図１，図１１とともに，次の記載がある。
　
　　ア　発明の背景等
・「【０００１】
【産業上の利用分野】本発明は，金属・半導体化合物膜を有する半導体装置の製造方法および製造装置に関する。」
・「【０００５】図１１に，従来のサリサイド技術を用いたＭＯＳＦＥＴの製造方法の工程断面を示す。まず，図１１（ａ）に示すように，シリコン基板１０１の表面にフィールド酸化膜１０２を形成し，次いでこのフィールド酸化膜１０２により規定された素子形成領域のシリコン基板１０１上に，ゲート酸化膜１０３，ゲート電極１０４，ゲート保護膜１０５を形成する。この後，ゲート保護膜１０５をマスクとして，不純物のイオン注入を行なって，低濃度の浅いソース・ドレイン領域１０６ａを形成する。
【０００６】次に同図（ａ）に示すように，ゲート側壁絶縁膜１０７となるＳｉＮＸやＳｉＯ２などの絶縁膜を化学気相成長法（ＣＶＤ法）により全面に堆積した後，この絶縁膜を反応性イオンエッチングにより全面エッチングして，厚さ５０〜１５０ｎｍ程度のゲート側壁絶縁膜１０７を形成する。
【０００７】次にシリコン基板１０１の表面の汚染物を酸性やアルカリ性の溶液により除去し，この清浄なシリコン基板１０１の表面に薄いシリコン酸化膜を形成した後，ゲート保護膜１０５およびゲート側壁絶縁膜１０７をマスクとして，不純物のイオン注入を行なって，高濃度の深いソース・ドレイン領域１０６ｂを形成する。しかる後，熱処理（アニール）により不純物を電気的に活性化させる。
【０００８】次にソース・ドレイン領域１０６ａ，１０６ｂの表面の上記薄いシリコン酸化膜を希弗酸系のエッチング液で除去し，純水により洗浄した後，シリコン基板１０１を大気に取り出し，窒素を吹き付けながら乾燥させる。
【０００９】次にシリコン基板１０１を真空装置内にセットした後，図１１（ｂ）に示すように，厚さ２０〜３０ｎｍ程度の薄いチタン膜１０８，厚さ７０ｎｍ程度の窒化チタン保護膜１０９をスパッタ法により全面に形成する。
【００１０】ここで，チタン膜１０８が薄いのは，ソース・ドレイン領域が浅いため，厚いシリサイド膜を形成すると，接合リークが生じるからである。次にシリコン基板１０１を真空装置から大気に取り出し，専用のランプアニール装置を用いて６００〜７５０℃，３０〜６０秒間の低温のＲＴＡ（Rapid Thermal Anneal）を行なって，図１１（ｃ）に示すように，ソース・ドレイン領域１０６ｂの表面にチタンシリサイド（ＴｉＳｉ２）膜１１０を自己整合的に形成する。
【００１１】ここで，低温のＲＴＡを行なっているので，チタン膜１０８には高抵抗の相（Ｃ４９型の斜方結晶構造）が存在する。ここで，高温のＲＴＡを行なえば，完全に低抵抗の相であるＣ５４型の斜方結晶構造に相転移できるが，この場合，ブリッジングと呼ばれるシリサイドによるソース・ドレイン領域とゲート電極との短絡という問題が生じる。低抵抗な相（Ｃ５４型の斜方結晶構造）への相転移温度が上昇するのは，チタン膜１０８が薄いからである。
【００１２】この後，処理ブースにて硫酸，塩酸およびアンモニア水のいずれかと過酸化水素水との混合液を用いて，フィールド酸化膜１０２，ゲート保護膜１０５等の絶縁膜上に残った未反応のチタン膜（不図示），絶縁膜とチタン膜１０８との反応生成物（不図示），窒化チタン保護膜１０９をエッチング除去して，ソース・ドレイン領域１０６ｂ上に厚さ３５〜６５ｎｍ程度のチタンシリサイド膜１１０を残す。
【００１３】この段階では，チタンシリサイド膜１１０はまだ完全には低抵抗相のＣ５４型の斜方結晶構造に相転移していないので，再度専用のアニール装置を用いて８５０〜９００℃，２０秒間の高温のＲＴＡを行なって，チタンシリサイド膜１１０を完全に低抵抗相のＣ５４型の斜方結晶構造にする。
【００１４】しかしながら，この種の従来のサリサイド技術を用いたＭＯＳＦＥＴの製造方法には以下のような問題がある。まず，未反応のチタン膜，反応生成物，窒化チタン保護膜１０９を除去した後に，高温のＲＴＡを行なって，チタンシリサイド膜１１０を完全に低抵抗相のＣ５４型の斜方結晶構造にしても，チタンシリサイド膜１１０による低抵抗化が困難であるという問題があった。」
・「【００２６】
【発明が解決しようとする課題】上述の如く，微細化が進むと，サリサイド技術を用いても，シリサイド膜の表面の酸化や，シリコン基板の表面の汚染（酸化，水ガラスの析出）により，シリサイド膜による低抵抗化が困難であるという問題があった。
【００２７】本発明は，上記事情を考慮してなされたもので，その目的とするところは，微細化が進んでも，金属・半導体化合物膜により低抵抗化を図れる半導体装置の製造方法および製造装置を提供することにある。」
　
　　イ　実施例
・「【００４０】
【実施例】以下，図面を参照しながら実施例を説明する。
（第１の実施例）図１は，本発明の第１の実施例に係るＭＯＳＦＥＴの製造方法を示す工程断面図である。
【００４１】まず，図１（ａ）に示すように，単結晶のシリコン基板１１の表面にフィールド酸化膜１２を熱酸化により形成する。次に同図（ａ）に示すように，フィールド酸化膜１２により囲まれた素子形成領域のシリコン基板上１１に，ゲート酸化膜１３となるシリコン酸化膜，下部ゲート電極１４ａとなる多結晶シリコン膜，上部ゲート電極１４ｂとなるタングステン膜を順次形成した後，このタングステン膜上に窒化シリコンからなるマスクパターン１４ｃを形成する。
【００４２】次に同図（ａ）に示すように，マスクパターン１４ｃをエッチングマスクとして，上記シリコン酸化膜積／多結晶シリコン膜／タングステン膜をエッチングして，ゲート酸化膜１３，下部ゲート電極１４ａ，上部ゲート電極１４ｂを形成する。
【００４３】次に図１（ｂ）に示すように，低濃度の浅いソース・ドレイン領域１６ａを形成するために，マスクパターン１４ｃをマスクとして，不純物のイオン注入を行なう。この後，全面に窒化シリコン膜１５をＣＶＤ法により形成し，この窒化シリコン膜１５をＲＩＥ等の異方性エッチングにより全面エッチングし，ゲート部の側壁に窒化シリコン膜１５を選択的に残置して，ゲート側壁絶縁膜１５ａを形成する。
【００４４】次に同図（ｂ）に示すように，高濃度の深いソース・ドレイン領域１６ｂを形成するために，ゲート電極１４およびゲート側壁絶縁膜１５ａをマスクとして，不純物のイオン注入を行なった後，アニールによりソース・ドレイン領域１６ａ，１６ｂの不純物を活性化する。
【００４５】次に同図（ｂ）に示すように，シリコン基板１１の表面の自然酸化膜を弗酸系処理により除去した後，全面にチタン膜１７，窒化チタン保護膜１８を順次形成する。窒化チタン保護膜１８は，チタン膜１７の酸化防止，後工程で形成されるチタンシリサイド膜の表面が凹凸状になるのを防止するための膜である。
【００４６】次に図１（ｃ）に示すように，大気圧以上の圧力の不活性ガス雰囲気中で熱処理を行なうことにより，シリコン基板１１の露出面に，全てがＣ５４型の斜方結晶構造のチタンシリサイド（ＴｉＳｉ２）膜１９を形成する。このとき，シリコン基板１１以外と接触するチタン膜１７は反応せずに，チタン膜１７ｂ，窒化チタン膜１８として残留する。上記熱処理は，例えば，シリコン基板が収容した反応室内にパージガスとしてのＮ２ガスを供給しながら行なう。
【００４７】ここで，上記熱処理は，ソース・ドレイン領域１６ａ，１６ｂの形成方法によって異なる。これは形成方法の違いによってＣ４９構造とＣ５４構造とが混在したチタンシリサイド膜１９あるいは全てがＣ５４構造のチタンシリサイド膜１９が形成されるからである。」
　
　　ウ　発明の効果
・「【０１０９】
【発明の効果】以上詳述したように本発明（請求項１〜請求項３）によれば，保護膜を除去する際における金属・半導体化合物膜の酸化による抵抗上昇を防止できるので，低抵抗の金属・半導体化合物膜を形成できるようになる。
【０１１０】また，本発明（請求項４〜請求項６）によれば，金属・半導体化合物膜の形成に係る工程において，金属・半導体化合物膜に自然酸化膜は形成されないので，金属・半導体化合物膜を低抵抗に保つことができる。」
　
６　引用例４の記載
　原査定の拒絶の理由に引用された，本願の出願前に日本国内において頒布された刊行物である特開２０００−８２８１１号公報（以下「引用例４」という。）には，図１〜図６とともに，次の記載がある。
　
　　ア　発明の背景等
・「【０００１】
【発明の属する技術分野】本発明は，チタンシリサイド膜を備えた半導体装置及びその製造方法に関するものである。特には，半導体装置の多結晶シリコンよりなるゲート電極及びシリコン基板表面不純物層等，シリコン含有層上にチタンシリサイド膜を有する半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】半導体装置の高速化及び高集積化のための手段として，いわゆるサリサイド（Self-Aligned-Silicide）技術が用いられている。これは例えば，図１１に示すようなＭＯＳ型半導体装置におけるゲート電極２２の表面上及びシリコン基板２０に形成した不純物領域２４，すなわちシリコン含有層の上に自己整合的に金属シリサイド層２６を形成するものである。このような金属シリサイド層２６の抵抗を低く抑えることが，回路の高速化に望ましい。
【０００３】
【発明が解決しようとする課題】しかし，上記のチタンシリサイド膜を利用する手法では，配線を細くした場合に，細線効果と呼ばれる問題が生ずることが判明してきている。
【０００４】すなわち，高集積化を図るためにゲート電極の幅などを細くしていくと，チタンシリサイド層における抵抗のばらつきが大きくなること，及び，抵抗の平均値が大きくなること，という２つの問題が発生する。
【０００５】この原因は次のようなものと考えられる。チタンシリサイドには高抵抗（１００Ω・ｃｍ程度）の結晶構造（Ｃ４９）と，低抵抗（１５Ω・ｃｍ程度）の結晶構造（Ｃ５４）の２つがある。高抵抗の結晶構造（Ｃ４９）は４００℃程度の低温で形成されるのに対して低抵抗の結晶構造（Ｃ５４）は７００℃程度の高温で形成される。このため，配線が細線化するにしたがって高抵抗の結晶構造から低抵抗の結晶構造への層転移が阻害され高抵抗結晶の比率が高くなってしまう。また，配線が細線化するにしたがって低抵抗結晶と高抵抗結晶の比率のばらつきが大きくなってしまう。このような事から，上記の問題が発生すると考えられる。
【０００６】また，チタンシリサイド層において高抵抗の結晶構造から低抵抗の結晶構造への層転移が阻害される原因として，チタンシリサイド膜中への酸素の混入とチタンシリサイド膜の応力の影響が考えられる。
【０００７】上述したチタンシリサイド膜中への酸素の混入を防止する方法としては，以下のような製造方法が考えられていた。
【０００８】（１）チタンをスパッタリングすることによって金属膜を形成する。
【０００９】（２）次いで窒素雰囲気中でチタンをスパッタリングすることにより金属膜上に酸素混入防止の保護膜として窒化チタン膜を形成する。
【００１０】（３）これに加熱処理を行い，チタンからなる金属膜をシリサイド化する。
【００１１】（４）最後にシリサイド化されていない不要なチタン膜及び窒化チタンからなる保護膜をエッチングして除去する。
【００１２】しかしながら，このような窒化チタンを保護膜として用いる手法によって製造した半導体装置では，チタンシリサイド膜中の応力の影響を完全に回避することができない。このため，ゲート電極などの配線幅がおよそ０．３μｍ以下ではチタンシリサイド層における抵抗のばらつきが大きくなること，及び，抵抗の平均値が大きくなること，という２つの問題を充分に解決することができない。
【００１３】本発明は上記のような事情を考慮してなされたものであり，その目的は，ゲート電極などの配線幅がおよそ０．３μｍより細くなっても抵抗のばらつきが小さく，かつ，抵抗の平均値が小さいチタンシリサイド膜を備えた半導体装置及びその製造方法を提供することにある。また，本発明の目的は，ゲート長又は配線幅を細くしても細線効果の発生を抑制したチタンシリサイド膜を備えた半導体装置及びその製造方法を提供することにある。」
　
　　イ　実施例
・「【００３０】
【発明の実施の形態】以下，図面を参照して本発明の一実施の形態について説明する。
【００３１】図１〜図６は，本発明の実施の形態による半導体装置の製造方法を示す断面図である。
【００３２】まず，図１に示すように，シリコン基板１０上に素子分離膜１９を形成し，素子分離膜１９の相互間のシリコン基板１０上にゲート絶縁膜であるゲート酸化膜１２を形成する。素子分離膜としては，ＬＯＣＯＳ，セミリセスＬＯＣＯＳ，シャロートレンチなどの構造を用いることができる。ゲート酸化膜１２の上に多結晶シリコンよりなるゲート電極１４を形成し，ゲート電極１４をマスクとして低濃度不純物層１７をイオン注入により形成する。その後，ゲート電極１４の側壁に側壁材１６を形成する。この後，ゲート電極１４及び側壁材１６をマスクとしてシリコン基板１０に自己整合的に不純物層（ソース／ドレイン）１８を形成する。これらの形成方法は公知の手法を用いる。
【００３３】次に，図２に示すように，ゲート電極１４，側壁材１６，不純物層１８及び素子分離膜１９を含む基板全面にチタンをスパッタリングして金属膜１１を形成する。この際，金属膜１１の厚さは例えば３０ｎｍ程度である。この金属膜１１の厚さは，所望するチタンシリサイド膜の厚さをある定数で除すことにより算出できる。本実施の形態では，この定数は２．５程度である。
【００３４】この後，図３に示すように，金属膜１１の上にタングステンをスパッタリングして保護膜（Ｃａｐ）１５を形成する。この際，保護膜１５の厚さは，金属膜１１より薄くすることが好ましく，例えば２０ｎｍである。
【００３５】次に，図４に示すように，金属膜１１，保護膜１５，不純物層１８及びゲート電極１４を例えば７００℃で３０秒加熱処理する。この熱処理によって不純物層１８及びゲート電極１４中のシリコンと金属膜１１中のチタンが反応することにより，ゲート電極１４及び不純物層１８それぞれの表面には厚さが７５ｎｍ程度のチタンシリサイド膜１３が形成される。
【００３６】この後，図５に示すように，素子分離膜１９及び側壁１６の上にシリサイド化されずに残留する金属膜１１，保護膜１５をエッチングにより除去する。この際，例えばアンモニア水に過酸化水素水を加えたエッチング液が用いられる。次に，チタンシリサイド膜１３に例えば８００℃で３０秒間程度加熱するアニール処理を行う。これは，半導体素子の活性化を図り，チタンシリサイド膜１３を高抵抗の結晶構造（Ｃ４９）から低抵抗の結晶構造（Ｃ５４）に層転移させるためである。」
　
　　ウ　発明の効果
・「【００５０】
【発明の効果】以上説明したように本発明によれば，ゲート電極などの配線幅がおよそ０．３μｍより細くなっても抵抗のばらつきが小さく，かつ，抵抗の平均値が小さいチタンシリサイド膜を備えた半導体装置及びその製造方法を提供することができる。
【００５１】また，本発明によれば，タングステン保護膜を用いて不純物含有層をシリサイド化させている。したがって，ゲート長又は配線幅を細くしても細線効果の発生を抑制したチタンシリサイド膜を備えた半導体装置及びその製造方法を提供することができる。」
　
７　対比
（１）次に，本願発明と引用発明とを対比する。
　　ア　引用発明の「下部半導体層３０」，「前記下部半導体層３０上に形成された埋め込み酸化膜２０」，「ＳＯＩ基板」は，それぞれ，本願発明の「シリコン基板」，「該シリコン基板上に形成された絶縁膜」，「ＳＯＩ構造を有する基板」に対応し，また，引用発明の「前記埋め込み酸化膜２０上に形成されたその中央部分の厚みは例えば約５０ｎｍであり素子分離領域６０の近傍の最も薄い部分は例えば約４５ｎｍである上部半導体層１０」において，引用発明の「ＳＯＩ基板」の元となる「シリコン基板」が，単結晶シリコン基板のことであるので，引用発明の「上部半導体層１０」は，引用発明の「シリコン基板」の一部である単結晶シリコン層からなり，本願発明の「シリコン領域を含むシリコン単結晶層」に対応し，かつ，引用発明の「上部半導体層１０」は，「その中央部分の厚みは例えば約５０ｎｍであり素子分離領域６０の近傍の最も薄い部分は例えば約４５ｎｍである」ので，本願発明の「５０ｎｍ以下の膜厚を有するシリコン領域」に対応するので，引用発明の「前記埋め込み酸化膜２０上に形成されたその中央部分の厚みは例えば約５０ｎｍであり素子分離領域６０の近傍の最も薄い部分は例えば約４５ｎｍである上部半導体層１０」は，本願発明の「該絶縁膜上に形成された５０ｎｍ以下の膜厚を有するシリコン領域を含むシリコン単結晶層」に対応するから，引用発明の「下部半導体層３０と前記下部半導体層３０上に形成された埋め込み酸化膜２０と前記埋め込み酸化膜２０上に形成されたその中央部分の厚みは例えば約５０ｎｍであり素子分離領域６０の近傍の最も薄い部分は例えば約４５ｎｍである上部半導体層１０とを有する，シリコン基板に酸素をイオン注入した後熱処理し前記埋め込み酸化膜２０を形成し作製したものであるＳＯＩ基板」は，本願発明の「シリコン基板と該シリコン基板上に形成された絶縁膜と該絶縁膜上に形成された５０ｎｍ以下の膜厚を有するシリコン領域を含むシリコン単結晶層とから成るＳＯＩ構造を有する基板」に相当する。
　　イ　引用発明の「前記上部半導体層１０の上面に」「チタンをスパッタし，高融点金属層１２０を堆積する工程」は，本願発明の「前記シリコン領域の上面にチタンを堆積させ金属膜（膜厚ｔ１）を形成する金属膜形成工程」に相当する。
　　ウ　引用発明の「チタン」，「前記上部半導体層１０のソース／ドレイン領域のシリサイド化する領域」，「ランプアニール装置にて６５０℃で４０秒程度熱処理を行」うこと，「チタンとシリコンのシリサイド化によるシリサイド層を形成」すること，「アニール工程」は，それぞれ，本願発明の「金属膜」，「シリコン領域」，「第２の温度で熱処理を施」すこと，「前記金属と前記シリコン領域に含まれるシリコンを反応させ，前記シリコン領域上にシリサイド膜を形成する」こと，「熱処理工程」に対応するから，引用発明の「シリコンとチタンとを反応させるために，ランプアニール装置にて６５０℃で４０秒程度熱処理を行い，前記上部半導体層１０のソース／ドレイン領域のシリサイド化する領域にチタンとシリコンのシリサイド化によるシリサイド層を形成」する「アニール工程」は，本願発明の「前記金属膜，」「および前記シリコン領域に対して」「第２の温度で熱処理を施し，前記金属膜に含まれる前記金属と前記シリコン領域に含まれるシリコンを反応させ，前記シリコン領域上にシリサイド膜を形成する熱処理工程」に相当する。
　
（２）そうすると，本願発明と引用発明の一致点及び相違点は，次のとおりとなる。
　
《一致点》
「シリコン基板と該シリコン基板上に形成された絶縁膜と該絶縁膜上に形成された５０ｎｍ以下の膜厚を有するシリコン領域を含むシリコン単結晶層とから成るＳＯＩ構造を有する基板の前記シリコン領域の上面にチタンを堆積させ金属膜（膜厚ｔ１）を形成する金属膜形成工程と，
　前記金属膜，および前記シリコン領域に対して第２の温度で熱処理を施し，前記金属膜に含まれる前記金属と前記シリコン領域に含まれるシリコンを反応させ，前記シリコン領域上にシリサイド膜を形成する熱処理工程と，
　を含むことを特徴とする，半導体装置の製造方法。」
　
《相違点》
《相違点１》
　本願発明は，「ＳＯＩ構造を有する基板の前記シリコン領域に対して，イオンを注入し，前記シリコン領域の表面部をアモルファス化するイオン注入工程」を有するのに対して，引用発明は，このようなイオン注入工程を有していない点。
《相違点２》
　本願発明は，「前記基板の温度を２００〜４００度の範囲内となる第１の温度に調節する基板温度調節工程」を有するのに対して，引用発明は，このような基板温度調節工程を有していない点。
《相違点３》
　本願発明は，「該金属膜の膜厚ｔ１は１５ｎｍ以下かつ該金属膜厚の２．５倍の厚さが前記シリコン領域の膜厚の厚さより小さく形成される該金属膜形成工程」を有するのに対して，引用発明は，「前記上部半導体層１０の上面に前記上部半導体層が完全にシリサイド化されないために厚さが１５〜２５ｎｍのチタンをスパッタし，高融点金属層１２０を堆積する工程」を有している点。
《相違点４》
　本願発明は，「前記金属膜形成工程に連続して，前記金属膜の上面に前記金属膜を雰囲気から保護するための保護膜（膜厚ｔ２，ｔ２＞ｔ１）を形成する保護膜形成工程」を有するのに対して，引用発明は，このような保護膜形成工程を有していない点。
《相違点５》
　本願発明は，「前記第１の温度より高い第２の温度で熱処理を施」すのに対して，引用発明は，本願発明の「前記第１の温度」についての記載がないので，本願発明の「第２の温度」に対応する，引用発明の「６５０℃」が，「前記第１の温度より高い」かどうか不明である点。
　
８　判断
（１）相違点についての検討
（１−１）　相違点１について
　　ア　引用例２には，チタンシリサイド層を形成するためのチタンの堆積に先立って，「ヒ素イオンを３．０×１０14ｃｍ-2の注入量および３０ｋｅＶの加速電圧でイオン注入法を行い，各ソース・ドレイン領域１０７，１０８および各ゲート１０９，１１０に，深さ３０ｎｍの非晶質シリコン層１１１を形成する。」（段落【００２８】）ことが，記載されている。
　　イ　また，上記アに記載のような，チタンシリサイド層を形成するためのチタンの堆積に先立って，イオン注入を行い，各ソース・ドレイン領域に，非晶質シリコン層を形成することは，例えば，次の文献にも記載のように，周知技術でもある。
　　ウ　周知文献：特開平９−３２１３０４号公報（原査定の拒絶の理由に引用；図１〜図５，及び，段落【００１１】，【００２９】，【００３１】の記載を参照）には，次の記載がある。
・「【００１１】すなわち，本発明の半導体装置は，本発明の製造方法により，シリサイドを形成しうる金属層を形成する工程（Ｃ）より前に，ＭＯＳ素子のゲート電極を構成する導電層，およびソース／ドレイン領域を構成する不純物拡散層の各表面に，ドナーあるいはアクセプタとして機能しない特定の原子イオンをイオン注入によって注入して，前記導電層および不純物拡散層の各表面を非晶質化することにより，前記各層を構成するシリコンの反応性を高め，シリサイド化をより確実に行うことができる。したがって，素子の微細化に伴いゲート電極および不純物拡散層の幅が細くなった場合，ならびに前記不純物拡散層の深さが小さくなった場合においても，金属シリサイド層のシート抵抗の上昇を抑制するとともに，Ｎ型およびＰ型の双方の不純物に対してカウンタードープとならないので，不純物濃度に影響を与えることなく，良好な金属シリサイド層を得ることができる。」
・「【００２９】（３）次に，ゲート電極１０５およびソース／ドレイン領域１０７ａ，１０７ｂの各表面に存在する自然酸化膜等を除去した後，ゲート電極１０５およびソース／ドレイン領域１０７ａ，１０７ｂの各表面を非晶質化するために，アルゴンイオンを注入する。このときの加速エネルギーは，ソース／ドレイン領域１０７ａ，１０７ｂの深さが，例えば０．２μｍで，アルゴンイオン注入後に８００〜９００℃で２０分間の熱処理を行うような場合，注入されたアルゴンイオンにより形成された結晶欠陥，またはその結晶欠陥が後続の熱処理によって回復する過程で形成される結晶欠陥が，ソース／ドレイン領域１０７ａ，１０７ｂの深さを越えないように，たとえば１５ｋｅＶ以下が望ましい。このようにして，ゲート電極１０５およびソース／ドレイン領域１０７ａ，１０７ｂの各表面に非晶質領域１０８ａおよび１０８ｂを形成する（図３）。」
・「【００３１】（４）次に，スパッタ法を用いてシリサイドを形成しうる金属層，たとえばチタン，コバルト，ニッケル，タンタルまたは白金，あるいはこれらの合金からなる金属層１０９を形成し（図４），その後ハロゲンランプアニーラーなどのランプアニーラを用いて熱処理を行い，ゲート電極１０５およびソース／ドレイン領域１０７ａ，１０７ｂの表面に金属シリサイド層１１０ａ，１１０ｂをセルフアライメントで形成する。ついで，選択性エッチングを行い，サイドウォールスペーサー１０６および素子分離領域１０３上の未反応金属層を除去する（図５）。」
　　エ　そして，上記アとウの基板は，いずれも，単結晶シリコン基板であり，引用発明のようなＳＯＩ基板ではないが，単結晶シリコン基板は，引用発明のようなＳＯＩ構造を有する基板と，半導体装置を形成する層が，シリコン単結晶層である点で共通であるから，上記アの記載，及び，上記イに記載の周知技術は，引用発明のようなＳＯＩ基板に適用できるものである。
　　オ　したがって，引用発明に，上記アの記載，又は，上記イの記載を適用して，本願発明のように「ＳＯＩ構造を有する基板の前記シリコン領域に対して，イオンを注入し，前記シリコン領域の表面部をアモルファス化するイオン注入工程」を有するようになすことは，当業者が必要に応じて適宜なし得たことである。
　
（１−２）相違点２について
　　ア　引用例２には，「これらの図における非晶質化有り（本発明）のデータから解るようにシート抵抗の低下が３００℃の基板温度で顕著に現れている。低下したシート抵抗のさらなる低下は基板温度を３５０℃以上に上げてもそれ程生じていない。一方，チタン堆積時の基板温度の上限は原理的にはチタンシリサイドが形成される温度を超えない範囲であるが，チタンシリサイドの形成温度はデバイスの製造条件等に強く依存する面もある。したがって，基板を３００〜５００℃の温度で加熱しながらチタンを堆積するのが好ましい。」（段落【００３６】）ことが，記載されている。
　そして，上記記載の「基板を」３００〜５００「℃の温度で加熱しながらチタンを堆積する」ことは，本願発明の「前記基板の温度を」２００〜４００「度の範囲内となる第１の温度に調節する基板温度調節工程」に対応する。
　しかも，温度範囲は，上記アに記載の「３００〜５００℃」と，本願発明の「２００〜４００度」とで，温度の数値範囲が重なっており，さらに，基板の温度をどの程度とするかは，当業者が実験などにより適宜決定し得たことである。
　　イ　そして，上記アの基板は，単結晶シリコン基板であり，引用発明のようなＳＯＩ基板ではないが，単結晶シリコン基板は，引用発明のようなＳＯＩ基板と，半導体装置を形成する層が，シリコン単結晶層である点で共通であるから，上記アの記載は，引用発明のようなＳＯＩ基板に適用できるものである。
　したがって，引用発明に，上記アの記載を適用して，本願発明のように「前記基板の温度を２００〜４００度の範囲内となる第１の温度に調節する基板温度調節工程」を有するようになすことは，当業者が必要に応じて適宜なし得たことである。
　
（１−３）相違点３について
　　ア　引用発明の「厚さが１５〜２５ｎｍのチタン」のうちの，「厚さが１５」「ｎｍのチタン」は，本願発明の「該金属膜の膜厚ｔ１は１５ｎｍ以下」に含まれており，さらに，その厚さ（１５ｎｍ）の２．５倍の厚さが，３７．５ｎｍとなり，引用発明の「その中央部分の厚みは例えば約５０ｎｍであり素子分離領域６０の近傍の最も薄い部分は例えば約４５ｎｍである上部半導体層１０」の厚さよりも薄いので，本願発明の「該金属膜厚の２．５倍の厚さが前記シリコン領域の膜厚の厚さより小さく形成される」ことに対応するから，相違点３については，本願発明と引用発明は，実質的には相違していない。
　　イ　また，仮に，相違しているとしても，以下のとおりである。
　引用発明の「厚さが１５〜２５ｎｍのチタン」のうちの，例えば，「厚さが１５」「ｎｍのチタン」は，本願発明の「該金属膜の膜厚ｔ１は１５ｎｍ以下」に含まれている。
　さらに，引用例１には，「厚い領域に形成されたトランジスタに着目すると，活性領域が素子分離領域６０との境界近傍で薄くなっているが，その活性層の形成されたシリサイド層１０−２’は該境界の近傍においても埋め込み酸化膜２０に到達していない。このシリサイド層１０−２’の厚さは，例えば３０ｎｍ程度である。」（【００４５】）ことが，記載されており，本願の発明の詳細な説明の段落【００３４】の「シリサイド膜の膜厚は，チタン膜２１の膜厚の約２．５倍となる」という記載を参照して，引用例１の「シリサイド層１０−２’の厚さは，例えば３０ｎｍ程度」からシリサイド化前のチタンの膜厚を計算すると３０／２．５＝１２ｎｍとなり，本願発明の「該金属膜の膜厚ｔ１は１５ｎｍ以下」に含まれている。
　また，本願発明の「該金属膜の膜厚ｔ１は１５ｎｍ以下」としたことにより，当業者の予測を超えた顕著な効果を奏するとも認められない。
　したがって，引用発明において，チタンの厚さを１５ｎｍ，更には１５ｎｍ以下とすることは，当業者が適宜なし得たことである。
　さらに，チタンの厚さ（１５ｎｍ以下）の２．５倍の厚さが，３７．５ｎｍ以下となり，引用発明の「その中央部分の厚みは例えば約５０ｎｍであり素子分離領域６０の近傍の最も薄い部分は例えば約４５ｎｍである上部半導体層１０」の厚さよりも薄いので，本願発明の「該金属膜厚の２．５倍の厚さが前記シリコン領域の膜厚の厚さより小さく形成される」ことに対応することは，明らかである。
　
（１−４）相違点４について
　　ア　引用例２には，「上述の実施例における厚さ３０ｎｍのチタン１１２に変わって，厚さ２５ｎｍのチタンと厚さ３０ｎｍの窒化チタンの２層構造としてもよい。」，「ここで，窒化チタンは，チタンがシリサイド以外のものに変わることを防止するものである」（いずれも，段落【００４０】）ことが，記載されている。
　そして，「窒化チタンは，チタンがシリサイド以外のものに変わることを防止するものである」という記載から，窒化チタンがチタンの保護膜となっていることが推測されるが，引用例２には，本願発明の「保護膜」という文言はない。
　　イ　しかしながら，引用例３には，「次にシリコン基板１０１を真空装置内にセットした後，図１１（ｂ）に示すように，厚さ２０〜３０ｎｍ程度の薄いチタン膜１０８，厚さ７０ｎｍ程度の窒化チタン保護膜１０９をスパッタ法により全面に形成する。」（段落【０００９】），「次に同図（ｂ）に示すように，シリコン基板１１の表面の自然酸化膜を弗酸系処理により除去した後，全面にチタン膜１７，窒化チタン保護膜１８を順次形成する。窒化チタン保護膜１８は，チタン膜１７の酸化防止，後工程で形成されるチタンシリサイド膜の表面が凹凸状になるのを防止するための膜である。」（段落【００４５】）ことが，記載されており，引用例４には，「（１）チタンをスパッタリングすることによって金属膜を形成する。」，「（２）次いで窒素雰囲気中でチタンをスパッタリングすることにより金属膜上に酸素混入防止の保護膜として窒化チタン膜を形成する。」，「（３）これに加熱処理を行い，チタンからなる金属膜をシリサイド化する。」（段落【０００８】〜【００１０】）が記載されており，いずれの記載からも，「窒化チタン膜」が「保護膜」であることが，示されている。
　　ウ　また，上記イの引用例３に記載の，「次にシリコン基板１０１を真空装置内にセットした後，図１１（ｂ）に示すように，厚さ２０〜３０ｎｍ程度の薄いチタン膜１０８，厚さ７０ｎｍ程度の窒化チタン保護膜１０９をスパッタ法により全面に形成する。」（段落【０００９】）」ことと，上記イの引用例４に記載の，「（１）チタンをスパッタリングすることによって金属膜を形成する。」，「（２）次いで窒素雰囲気中でチタンをスパッタリングすることにより金属膜上に酸素混入防止の保護膜として窒化チタン膜を形成する。」（段落【０００８】，【０００９】）ことは，本願発明の「前記金属膜形成工程に連続して，」「保護膜」「を形成する」ことに対応する。
　　エ　また，上記アに記載の「厚さ２５ｎｍのチタンと厚さ３０ｎｍの窒化チタンの２層構造」と，上記イに記載の「厚さ２０〜３０ｎｍ程度の薄いチタン膜１０８，厚さ７０ｎｍ程度の窒化チタン保護膜１０９」とは，いずれも，チタン膜の厚さよりも窒化チタン膜の厚さの方が厚いから，本願発明の「保護膜（膜厚ｔ２，ｔ２＞ｔ１）」（ただし，ｔ１は金属膜の膜厚）に対応する。
　　オ　そして，上記ア，イの基板は，単結晶シリコン基板であり，引用発明のようなＳＯＩ基板ではないが，単結晶シリコン基板は，引用発明のようなＳＯＩ基板と，半導体装置を形成する層が，シリコン単結晶層である点で共通であるから，上記ア〜エの記載は，引用発明のようなＳＯＩ基板に適用できるものである。
　　カ　したがって，引用発明に，上記ア〜エの記載を適用して，本願発明のように「前記金属膜形成工程に連続して，前記金属膜の上面に前記金属膜を雰囲気から保護するための保護膜（膜厚ｔ２，ｔ２＞ｔ１）を形成する保護膜形成工程」を有するようになすことは，当業者が必要に応じて適宜なし得たことである。
　
（１−５）相違点５について
　上記［（１−２）相違点２について］において検討したとおり，引用発明において，本願発明のように「前記基板の温度を２００〜４００度の範囲内となる第１の温度に調節する基板温度調節工程」を有するようになすことは，当業者が必要に応じて適宜なし得たことであり，その場合，本願発明の「第２の温度」に対応する，引用発明の「６５０℃」が，「前記第１の温度より高い」ことは，明らかである。
　
（２）したがって，引用発明において，相違点１〜５に係る構成とすることは，当業者が容易に想到し得たものである。
　
　
第３　結言 
 　以上のとおり，本願発明は，刊行物１〜４に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により，特許を受けることができない。 
 　 
 　よって，結論のとおり審決する。