Podtech/llm-jp-corpus-v4-ja_patent huggingface dataset:
【手続補正書】
【提出日】平成23年12月19日(2011.12.19)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の導電膜、第１の絶縁膜、第１の半導体膜、第２の半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第１の絶縁膜、前記第１の半導体膜、前記第２の半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第１のレジストマスクを後退させることで、前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第２の導電膜、前記第２の半導体膜及び前記第１の半導体膜の一部に第３のエッチングを行って、ソース電極及びドレイン電極層、ソース領域及びドレイン領域、並びに半導体層を形成することで薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記ソース電極及びドレイン電極層の一部を露出し、且つ前記ゲート電極層の一部と重畳するように前記第２の絶縁膜に開口部を形成し、
前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、
前記ゲート電極層の一部は、支持部としての機能を有することを特徴とする表示装置の作製方法。
【請求項２】
第１の導電膜、第１の絶縁膜、第１の半導体膜、第２の半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第１の絶縁膜、前記第１の半導体膜、前記第２の半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、
前記第１のレジストマスクを後退させることで、前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて前記第２の導電膜、前記第２の半導体膜及び前記第１の半導体膜の一部に第３のエッチングを行って、ソース電極及びドレイン電極層、ソース領域及びドレイン領域、並びに半導体層を形成することで薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記ソース電極及びドレイン電極層の一部を露出し、且つ前記ゲート電極層の一部と重畳するように前記第２の絶縁膜に開口部を形成し、
前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、
前記ゲート電極層の一部は、支持部としての機能を有することを特徴とする表示装置の作製方法。
【請求項３】
請求項１又は請求項２において、
前記第１のレジストマスクは多階調マスクを用いて形成することを特徴とする表示装置の作製方法。
【請求項４】
第１の導電膜、第１の絶縁膜、第１の半導体膜、第２の半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第１の絶縁膜、前記第１の半導体膜、前記第２の半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第１のレジストマスクを除去し、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて前記第２の導電膜、前記第２の半導体膜及び前記第１の半導体膜の一部に第３のエッチングを行って、ソース電極及びドレイン電極層、ソース領域及びドレイン領域、並びに半導体層を形成することで薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記ソース電極及びドレイン電極層の一部を露出し、且つ前記ゲート電極層の一部と重畳するように前記第２の絶縁膜に開口部を形成し、
前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、
前記ゲート電極層の一部は、支持部としての機能を有することを特徴とする表示装置の作製方法。
【請求項５】
第１の導電膜、第１の絶縁膜、第１の半導体膜、第２の半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第１の絶縁膜、前記第１の半導体膜、前記第２の半導体膜及び前記第２の導電膜に第１のエッチングを行って前記第１の導電膜の少なくとも表面を露出させ、
前記第１のレジストマスクを除去し、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて前記第２の導電膜、前記第２の半導体膜及び前記第１の半導体膜の一部に第３のエッチングを行って、ソース電極及びドレイン電極層、ソース領域及びドレイン領域、並びに半導体層を形成することで薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記ソース電極及びドレイン電極層の一部を露出し、且つ前記ゲート電極層の一部と重畳するように前記第２の絶縁膜に開口部を形成し、
前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、
前記ゲート電極層の一部は、支持部としての機能を有することを特徴とする表示装置の作製方法。
【請求項６】
請求項１乃至請求項５のいずれか一において、
前記第１のエッチングによって素子領域を形成し、
前記第２のエッチングによって前記素子領域の側面から概ね等しい距離だけ内側にゲート電極層の側面を形成することを特徴とする表示装置の作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一において、
前記第１のエッチングはドライエッチングであり、
前記第２のエッチングはウエットエッチングであることを特徴とする表示装置の作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一において、
前記第２の絶縁膜は、ＣＶＤ法又はスパッタリング法により形成した絶縁膜と、スピンコート法により形成した絶縁膜と、を積層して形成することを特徴とする表示装置の作製方法。
【請求項９】
請求項１乃至請求項８のいずれか一において、
前記第２の半導体膜は、一導電性を付与する不純物元素を含む半導体膜を有することを特徴とする表示装置の作製方法。
【手続補正書】
【提出日】平成24年2月22日(2012.2.22)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極上のゲート絶縁層と、
前記ゲート絶縁層上の第１及び第２の導電性を有する層と、
前記ゲート絶縁膜、前記第１の導電性を有する層、及び前記第２の導電性を有する層上の非晶質半導体層と、
前記非晶質半導体上の、不純物元素を含む第１及び第２の半導体層と、を有し、
前記第１の導電性を有する層と前記第２の導電性を有する層とは、互いに離間して設けられ、且つ、少なくとも一部が前記ゲート電極と重なるように設けられており、
前記第１の半導体層は、前記非晶質半導体層を介して、少なくとも一部が前記第１の導電層を有する層と重なるように設けられており、
前記第２の半導体層は、前記非晶質半導体層を介して、少なくとも一部が前記第２の導電性を有する層と重なるように設けられており、
前記非晶質半導体層は、前記第１の導電性を有する層と前記第２の導電性を有する層との間に延在するように設けられていることを特徴とする半導体装置。
【請求項２】
ゲート電極と、
前記ゲート電極上のゲート絶縁層と、
前記ゲート絶縁層上の第１及び第２の導電性を有する層と、
前記第１の導電性を有する層上の第１のバッファ層と、
前記第２の導電性を有する層上の第２のバッファ層と、
前記ゲート絶縁膜、前記第１のバッファ層、及び前記第２のバッファ層上の非晶質半導体層と、
前記非晶質半導体上の、不純物元素を有する第１及び第２の半導体層と、を有し、
前記第１の導電性を有する層と前記第２の導電性を有する層とは、互いに離間して設けられ、且つ、少なくとも一部が前記ゲート電極と重なるように設けられており、
前記第１の半導体層は、前記非晶質半導体層を介して、少なくとも一部が前記第１の導電性を有する層と重なるように設けられており、
前記第２の半導体層は、前記非晶質半導体層を介して、少なくとも一部が前記第２の導電性を有する層と重なるように設けられており、
前記非晶質半導体層は、前記第１の導電性を有する層と前記第２の導電性を有する層との間に延在するように設けられていることを特徴とする半導体装置。
【請求項３】
請求項１又は請求項２において、
前記第１の導電性を有する層及び前記第２の導電性を有する層は、複数の導電性粒子が分散したものであること特徴とする半導体装置。
【請求項４】
請求項１乃至請求項３のいずれか一項において、
前記第１の導電性を有する層及び前記第２の導電性を有する層は、ドナーとなる不純物元素、酸素、窒素、及び炭素を含む微晶質半導体層であることを特徴とする半導体装置。
【手続補正書】
【提出日】平成24年2月13日(2012.2.13)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】発明の名称
【補正方法】変更
【補正の内容】
【発明の名称】半導体装置及び表示装置
【手続補正２】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ゲート電極と、
前記ゲート電極上に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられた半導体層と、
前記半導体層上に設けられたバッファ層と、
前記バッファ層の上面と、前記バッファ層側面と、前記半導体層の側面とに接して設けられた非晶質半導体層と、
前記非晶質半導体層上に前記バッファ層と一端部が重なるように設けられたソース領域及びドレイン領域とを有し、
前記半導体層は、アクセプターとなる不純物元素を含むことを特徴とする半導体装置。
【請求項２】
請求項１において、
前記バッファ層の膜厚は、前記非晶質半導体層の膜厚よりも厚いことを特徴とする半導体装置。
【請求項３】
請求項１において、
前記バッファ層の膜厚が５００ｎｍ乃至３０００ｎｍであり、前記非晶質半導体層の膜厚が５０ｎｍ乃至５００ｎｍ未満であることを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、
前記バッファ層の膜厚は、前記半導体層の膜厚よりも厚いことを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、
前記半導体層に添加されるアクセプターとなる不純物元素の濃度は、５×１０１６ｃｍ−３以上５×１０１９ｃｍ−３以下であることを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれか一項において、
前記半導体層は微結晶半導体であることを特徴とする半導体装置。
【請求項７】
請求項６において、
前記微結晶半導体は微結晶シリコンであることを特徴とする半導体装置。
【請求項８】
請求項１乃至７のいずれか一項において、
前記バッファ層は、非晶質半導体層、水素を含む非晶質半導体層、窒素を含む非晶質半導体層、またはハロゲンを含む非晶質半導体層のいずれか一により形成されることを特徴とする半導体装置。
【請求項９】
請求項１乃至７のいずれか一項において、
前記バッファ層は、絶縁層により形成されることを特徴とする半導体装置。
【請求項１０】
請求項１乃至７のいずれか一項において、
前記バッファ層は、第１のバッファ層と、第２のバッファ層とを積層して形成され
前記第１のバッファ層は、前記半導体層と前記第２のバッファ層の間に形成され、
前記第１のバッファ層は、半導体層により形成され、
前記第２のバッファ層は、絶縁層により形成されることを特徴とする半導体装置。
【請求項１１】
請求項１乃至１０のいずれか一項において、
前記非晶質半導体層は、非晶質シリコンであることを特徴とする半導体装置。
【請求項１２】
請求項１乃至１１のいずれか一項に記載の半導体装置が画素部の各画素に設けられていることを特徴とする表示装置。
【手続補正書】
【提出日】平成24年3月6日(2012.3.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
メモリセル内に具備され、電荷を保存するためのストレージノードと、
メモリセル内に具備される第１電極及び第２電極とを含み、
前記第１電極は第２部分と電気的に接続される第１部分を含み、前記第１部分は前記第２部分に電圧が印加された際、移動して前記ストレージノードと接続することを特徴とするメモリ素子。
【請求項２】
電圧センシング回路が前記第２部分の端部と接続することを特徴とする請求項１記載のメモリ素子。
【請求項３】
前記第１部分及び第２部分はコンタクトプラグを通じて接続することを特徴とする請求項１記載のメモリ素子。
【請求項４】
前記第１部分の第１端部は前記ストレージノードに保存された電荷をリードするか或いは前記ストレージノードに電荷を保存するために、第１位置から第２位置へ移動することを特徴とする請求項３記載のメモリ素子。
【請求項５】
前記第２電極に電圧が印加される際、前記第１部分の第１端部が前記ストレージノードと接触するために前記第１部分の第１端部は前記第２位置に位置することを特徴とする請求項４記載のメモリ素子。
【請求項６】
前記第１部分の第２端部がコンタクトプラグ上に接触することを特徴とする請求項５記載のメモリ素子。
【請求項７】
前記第１位置及び第２位置間の第１距離は前記第２電極と前記第１電極の第１部分間の第２距離と実質的に同一であることを特徴とする請求項６記載のメモリ素子。
【請求項８】
前記第１位置及び第２位置間の第１距離は前記第２電極と前記第１電極の第１部分間の第２距離よりも短いことを特徴とする請求項６記載のメモリ素子。
【請求項９】
前記第１部分は少なくとも２層の膜を含むことを特徴とする請求項１記載のメモリ素子。
【請求項１０】
前記第１部分は前記第２部分よりも実質的に短いことを特徴とする請求項１記載のメモリ素。
【請求項１１】
前記第２電極は電圧が印加される際、活性化されることを特徴とする請求項１記載のメモリ素子。
【請求項１２】
基板をさらに含み、前記基板上に第２部分が形成され、前記基板はガラス、半導体、またはプラスチックの内、少なくとも１つからなることを特徴とする請求項１記載のメモリ素子。
【請求項１３】
前記ストレージノードは第３電極、誘電膜、及び第４電極を含むコンデンサを含むことを特徴とする請求項４記載のメモリ素子。
【請求項１４】
前記第３電極は前記第１部分の第１端部を受け入れ、前記第４電極は導電性プレート上に形成されることを特徴とする請求項１３記載のメモリ素子。
【請求項１５】
前記ストレージノードは絶縁物質によって囲まれている導電性パターンを含むことを特徴とする請求項１記載のメモリ素子。
【請求項１６】
導電性プレートがさらに含まれ、前記導電性プレート上に前記ストレージノードが形成されることを特徴とする請求項１記載のメモリ素子。
【請求項１７】
前記第１電極はビットラインを含み、前記第２電極はワードラインを含むことを特徴とする請求項１記載のメモリ素子。
【手続補正書】
【提出日】平成23年12月21日(2011.12.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の基板支持台に脆化領域が形成された複数の半導体基板を設置し、
第２の基板支持台にベース基板を設置し、
前記複数の半導体基板の表面と前記ベース基板の表面が所定の間隔をもって対向するように、前記第１の基板支持台の上方に前記第２の基板支持台を配置し、
前記複数の半導体基板又は前記ベース基板を帯電させ、
前記複数の半導体基板の表面と前記ベース基板の表面の間隔を狭めることにより、前記帯電を利用して前記ベース基板の表面に前記複数の半導体基板を接触させ、前記ベース基板の表面と前記複数の半導体基板の表面を接合させ、
前記脆化領域において亀裂を生じさせて、前記ベース基板の表面に複数の単結晶半導体膜を設け、
前記複数の半導体基板は、少なくとも、第１の半導体基板と、前記第１の半導体基板と厚さが異なる第２の半導体基板と、を含むことを特徴とするＳＯＩ基板の作製方法。
【請求項２】
請求項１において、
前記帯電を、前記第１の基板支持台又は前記第２の基板支持台の一方をグラウンド電位とし、他方を正電位又は負電位として、前記第１の基板支持台と前記第２の基板支持台との間に直流電圧を印加することにより行うことを特徴とするＳＯＩ基板の作製方法。
【請求項３】
請求項１において、
前記帯電を、前記複数の半導体基板の表面又は前記ベース基板の表面にプラスイオン又はマイナスイオンを付与することにより行うことを特徴とするＳＯＩ基板の作製方法。
【請求項４】
第１の基板支持台に脆化領域が形成された複数の半導体基板を設置し、
第２の基板支持台にベース基板を設置し、
前記複数の半導体基板の表面と前記ベース基板の表面が所定の間隔をもって対向するように、前記第１の基板支持台の上方に前記第２の基板支持台を配置し、
互いに異なる極性となるよう前記複数の半導体基板及び前記ベース基板の双方を帯電させ、
前記複数の半導体基板の表面と前記ベース基板の表面の間隔を狭めることにより、前記帯電を利用して前記ベース基板の表面に前記複数の半導体基板を接触させ、前記ベース基板の表面と前記複数の半導体基板の表面を接合させ、
前記脆化領域において亀裂を生じさせて、前記ベース基板の表面に複数の単結晶半導体膜を設け、
前記複数の半導体基板は、少なくとも、第１の半導体基板と、前記第１の半導体基板と厚さが異なる第２の半導体基板と、を含むことを特徴とするＳＯＩ基板の作製方法。
【請求項５】
請求項４において、
前記帯電を、前記第１の基板支持台と前記第２の基板支持台の一方を正電位とし、他方を負電位として、前記第１の基板支持台と前記第２の基板支持台との間に直流電圧を印加することにより行うことを特徴とするＳＯＩ基板の作製方法。
【請求項６】
請求項４において、
前記帯電を、前記複数の半導体基板の表面にプラスイオン又はマイナスイオンの一方を付与し、前記ベース基板の表面に前記複数の半導体基板と極性が異なるようにプラスイオン又はマイナスイオンの他方を付与することにより行うことを特徴とするＳＯＩ基板の作製方法。
【請求項７】
請求項１乃至請求項６のいずれか一項において、
前記ベース基板の表面に前記複数の半導体基板を接触させた後、前記複数の半導体基板の各々に圧力を加えて、前記ベース基板の表面と前記複数の半導体基板の表面を接合させることを特徴とするＳＯＩ基板の作製方法。
【請求項８】
請求項１乃至請求項７のいずれか一項において、
前記第１の基板支持台は、複数の凹部を有する基板配置領域を具備しており、
前記複数の半導体基板を前記複数の凹部にそれぞれ配置することを特徴とするＳＯＩ基板の作製方法。
【請求項９】
請求項１乃至請求項８のいずれか一項において、
前記複数の半導体基板と前記ベース基板の接合を減圧雰囲気下で行うことを特徴とするＳＯＩ基板の作製方法。
【請求項１０】
請求項１乃至請求項９のいずれか一項において、
前記ベース基板としてガラス基板を用いることを特徴とするＳＯＩ基板の作製方法。
【手続補正書】
【提出日】平成23年12月26日(2011.12.26)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
一対の電極間に発光層を含む少なくとも一層の有機層を有する有機電界発光素子であって、有機層のいずれか少なくとも一層に、二重結合を含まず、エチレン（−ＣＨ２ＣＨ２−）構造を含む飽和炭化水素化合物、又は下記一般式（１）で表される化合物の少なくとも一種と、電荷輸送性材料を共に含有し、発光層に４座配位子を有する白金錯体材料を含むことを特徴とする有機電界発光素子。
【化１０１】
2009231807.tif 000001
（一般式(１)において、Ｒ１〜Ｒ４、Ｘ１〜Ｘ１２は、それぞれ独立に、水素原子、アルキル基、又はアリール基であり、少なくとも、いずれかひとつは、−ＣＨ２ＣＨ２−で表される構造を含む。）
【請求項２】
上記、二重結合を含まず、エチレン（−ＣＨ２ＣＨ２−）構造を含む飽和炭化水素化合物が、直鎖飽和炭化水素化合物であることを特徴とする請求項１に記載の有機電界発光素子。
【請求項３】
上記、二重結合を含まず、エチレン（−ＣＨ２ＣＨ２−）構造を含む飽和炭化水素化合物、又は前記一般式（１）で表される化合物が、室温において固体であることを特徴とする請求項１又は２に記載の有機電界発光素子。
【請求項４】
上記、二重結合を含まず、エチレン（−ＣＨ２ＣＨ２−）構造を含む飽和炭化水素化合物、又は前記一般式（１）で表される化合物を、有機層中に０．１〜２５質量％含有することを特徴とする請求項１〜３のいずれか１項に記載の有機電界発光素子。
【請求項５】
上記、二重結合を含まず、エチレン（−ＣＨ２ＣＨ２−）構造を含む飽和炭化水素化合物、又は前記一般式（１）で表される化合物を、発光層に含有することを特徴とする請求項１〜４のいずれか１項に記載の有機電界発光素子。
【請求項６】
発光層に燐光発光材料の少なくとも一種を含有することを特徴とする請求項１〜５のいずれか１項に記載の有機電界発光素子。
【請求項７】
前記電荷輸送性材料が、正孔輸送性の材料であることを特徴とする請求項１〜６のいずれか１項に記載の有機電界発光素子。
【請求項８】
発光層に金属錯体燐光発光材料を含むことを特徴とする請求項１〜７のいずれか１項に記載の有機電界発光素子。
【請求項９】
発光層にイリジウム錯体材料又は白金錯体材料を含むことを特徴とする請求項１〜８のいずれか１項に記載の有機電界発光素子。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正の内容】
【００１０】
この課題は下記手段によって達成された。
〔１〕
一対の電極間に発光層を含む少なくとも一層の有機層を有する有機電界発光素子であって、有機層のいずれか少なくとも一層に、二重結合を含まず、エチレン（−ＣＨ２ＣＨ２−）構造を含む飽和炭化水素化合物、又は下記一般式（１）で表される化合物の少なくとも一種と、電荷輸送性材料を共に含有し、発光層に４座配位子を有する白金錯体材料を含むことを特徴とする有機電界発光素子。
【化１０２】
2009231807.tif 000002
（一般式(１)において、Ｒ１〜Ｒ４、Ｘ１〜Ｘ１２は、それぞれ独立に、水素原子、アルキル基、又はアリール基であり、少なくとも、いずれかひとつは、−ＣＨ２ＣＨ２−で表される構造を含む。）
〔２〕
上記、二重結合を含まず、エチレン（−ＣＨ２ＣＨ２−）構造を含む飽和炭化水素化合物が、直鎖飽和炭化水素化合物であることを特徴とする〔１〕に記載の有機電界発光素子。
〔３〕
上記、二重結合を含まず、エチレン（−ＣＨ２ＣＨ２−）構造を含む飽和炭化水素化合物、又は前記一般式（１）で表される化合物が、室温において固体であることを特徴とする〔１〕又は〔２〕に記載の有機電界発光素子。
〔４〕
上記、二重結合を含まず、エチレン（−ＣＨ２ＣＨ２−）構造を含む飽和炭化水素化合物、又は前記一般式（１）で表される化合物を、有機層中に０．１〜２５質量％含有することを特徴とする〔１〕〜〔３〕のいずれか１項に記載の有機電界発光素子。
〔５〕
上記、二重結合を含まず、エチレン（−ＣＨ２ＣＨ２−）構造を含む飽和炭化水素化合物、又は前記一般式（１）で表される化合物を、発光層に含有することを特徴とする〔１〕〜〔４〕のいずれか１項に記載の有機電界発光素子。
〔６〕
発光層に燐光発光材料の少なくとも一種を含有することを特徴とする〔１〕〜〔５〕のいずれか１項に記載の有機電界発光素子。
〔７〕
前記電荷輸送性材料が、正孔輸送性の材料であることを特徴とする〔１〕〜〔６〕のいずれか１項に記載の有機電界発光素子。
〔８〕
発光層に金属錯体燐光発光材料を含むことを特徴とする〔１〕〜〔７〕のいずれか１項に記載の有機電界発光素子。
〔９〕
発光層にイリジウム錯体材料又は白金錯体材料を含むことを特徴とする〔１〕〜〔８〕のいずれか１項に記載の有機電界発光素子。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】０１７５
【補正方法】変更
【補正の内容】
【０１７５】
以下、実施例により本発明をさらに詳細に説明するが、本発明はこれらに限定されるものではない。尚、実施例１−２、１−１５〜１−２２、１−２５〜１−３０、３−７及び３−９は参考例と読み替えるものとする。
【手続補正書】
【提出日】平成24年3月6日(2012.3.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ＤＣ−ＤＣコンバータの入力用端子である第１リードが電気的に接続された第１チップ搭載部と、
前記ＤＣ−ＤＣコンバータの出力用端子である第２リードが電気的に接続された第２チップ搭載部と、
前記ＤＣ−ＤＣコンバータのグランド電位が供給される第３リードと、
前記ＤＣ−ＤＣコンバータのハイサイドＭＯＳＦＥＴが形成され、第１表面、および前記第１表面とは反対側の第１裏面を有し、前記第１チップ搭載部上に搭載された第１半導体チップと、
前記ＤＣ−ＤＣコンバータのローサイドＭＯＳＦＥＴが形成され、第２表面、および前記第２表面とは反対側の第２裏面を有し、前記第２チップ搭載部上に搭載された第２半導体チップと、
前記第３リードと前記第２半導体チップとを電気的に接続する第１金属リボンと、
第１辺、前記第１辺と対向する第２辺、および前記第１辺と前記第２辺とに交差する第３辺を有し、前記第１および第２半導体チップを封止する封止体と、を有し、
前記第１半導体チップは、前記第１表面に第１ゲート電極パッドと第１ソース電極パッドとが形成され、かつ前記第１裏面に第１ドレイン電極が形成され、
前記第２半導体チップは、前記第２表面に第２ゲート電極パッドと第２ソース電極パッドとが形成され、かつ前記第２裏面に第２ドレイン電極が形成され、
前記第１半導体チップの前記第１ドレイン電極は、前記第１チップ搭載部と電気的に接続され、
前記第２半導体チップの前記第２ドレイン電極は、前記第２チップ搭載部を介して前記第１半導体チップの前記第１ソース電極パッドと電気的に接続され、
前記第２半導体チップの前記第２ソース電極パッドは、前記第１金属リボンを介して前記第３リードと電気的に接続され、
前記第１、第２、および第３リードの一部と、前記第１および第２チップ搭載部の一部とは、前記封止体から露出し、
前記第１、第２、および第３リードは、それぞれ前記封止体の前記第１、第２、および第３辺に配置され、
平面視において、前記第２チップ搭載部は、前記封止体の前記第１および第２辺との間に挟まれるように配置され、
平面視において、前記第２半導体チップは、前記第２ソース電極パッドの長辺が前記第３リードと対向するように前記第２チップ搭載部上に搭載され、
平面視において、前記第１金属リボンは、前記第２半導体チップの前記第２ソース電極パッドの前記長辺と重なるように延在していることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
平面視において、前記第２半導体チップの長辺は、前記第３リードと対向していることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記封止体の前記第３辺に配置されている前記第３リードの数は、前記封止体の前記第２辺に配置されている前記第３リードの数よりも多いことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記封止体の前記第２辺に前記第３リードは配置されていないことを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記第１半導体チップの前記第１ソース電極パッドは、前記第２チップ搭載部と第２金属リボンを介して電気的に接続され、
平面視において、前記第２金属リボンは、前記第１半導体チップの前記第１ソース電極パッドの長辺と重なるように延在していることを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記第１および第２金属リボンは、それぞれが交差する方向に延びていることを特徴とする半導体装置。
【請求項７】
請求項５に記載の半導体装置において、
前記第１および第２チップ搭載部は隣接して配置されており、
平面視において、前記第２半導体チップは、前記第１チップ搭載部よりも前記第２リードに近くなるように前記第２チップ搭載部上に配置されており、
平面視において、前記第２金属リボンと前記第２チップ搭載部との接続部は、前記第１半導体チップと前記第２半導体チップとの間に位置することを特徴とする半導体装置。
【請求項８】
請求項１に記載の半導体装置において、
前記第１金属リボンは、平面視において、前記第２半導体チップの前記第２ソース電極パッドの短辺とは重なっていないことを特徴とする半導体装置。
【請求項９】
請求項１に記載の半導体装置において、
第４リードを備えた第３チップ搭載部と、
前記ハイサイドＭＯＳＦＥＴを制御する第１制御回路、前記ローサイドＭＯＳＦＥＴを制御する第２制御回路、第３表面、および前記第３表面とは反対側の第３裏面を備え、前記第３チップ搭載部上に搭載された第３半導体チップと、をさらに有し、
前記第３半導体チップの前記第３表面には、前記第１制御回路と電気的に接続された第１電極パッドと前記第２制御回路と電気的に接続された第２電極パッドとが形成されており、
前記第１半導体チップの前記第１ゲート電極パッドは、第１金属ワイヤを介して前記第３半導体チップの前記第１電極パッドと電気的に接続され、
前記第２半導体チップの前記第２ゲート電極パッドは、第２金属ワイヤを介して前記第３半導体チップの前記第２電極パッドと電気的に接続されていることを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記第１電極パッドは、前記第１半導体チップに最も隣接した前記第３半導体チップの辺に沿って配置され、
前記第１ゲート電極パッドは、前記第３半導体チップに最も隣接した前記第１半導体チップの辺に沿って配置されていることを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記第２電極パッドは、前記第２半導体チップに最も隣接した前記第３半導体チップの辺に沿って配置され、
前記第２ゲート電極パッドは、前記第３半導体チップに最も隣接した前記第２半導体チップの辺に沿って配置され、
前記第１および第２電極パッドは前記第３半導体チップの同じ辺に沿って配置されていることを特徴とする半導体装置。
【請求項１２】
請求項１０に記載の半導体装置において、
前記第１ゲート電極パッドは、前記第１半導体チップの前記第１ソース電極パッドの短辺の近くに配置されていることを特徴とする半導体装置。
【請求項１３】
請求項９に記載の半導体装置において、
前記第３半導体チップは、前記封止体により封止されていることを特徴とする半導体装置。
【請求項１４】
請求項１に記載の半導体装置において、
前記第１および第２半導体チップは、Ａｇペーストを介してそれぞれ前記第１および第２チップ搭載部上に搭載されていることを特徴とする半導体装置。
【請求項１５】
請求項１に記載の半導体装置において、
前記第２チップ搭載部の前記第２半導体チップが搭載された部分には、パラジウムを主として含むメッキ層が形成されていることを特徴とする半導体装置。
【請求項１６】
請求項１５に記載の半導体装置において、
前記メッキ層は、前記第１金属リボンが接続された前記第１リードの面に形成されていることを特徴とする半導体装置。
【請求項１７】
請求項１５に記載の半導体装置において、
前記メッキ層には、切り欠き部が設けられていることを特徴とする半導体装置。
【手続補正書】
【提出日】平成24年5月21日(2012.5.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ソースおよびドレインの活性化領域を製造するステップと、
多段ボディ・タイ構造を製造するステップと、
前記ソースおよびドレインの活性化領域のうち１またはそれ以上と結合された第１の深さの第１のコンタクトを形成するステップと、
前記多段ボディ・タイ構造の少なくとも一部分と結合された、前記第１の深さと異なる第２の深さの第２のコンタクトを形成するステップと、
を有することを特徴とする半導体デバイスを製造する方法。
【請求項２】
前記第２のコンタクトが、前記多段ボディ・タイ構造の少なくとも一部分と直接結合することが出来るように、中間の層を通したエッチングステップと、
を更に有することを特徴とする請求項１に記載の方法。
【請求項３】
多段構造を有する半導体デバイスであって、
ボディ・タイを備える多段シリコン層と、
前記ボディ・タイを備える多段シリコン層を覆う酸化物層と、
前記半導体デバイスのソースまたはドレイン領域の少なくとも１つに形成された第１の深さの第１のコンタクトと、
前記ボディ・タイに形成された、前記第１の深さと異なる第２の深さの第２のコンタクトと、
を含むことを特徴とする半導体デバイス。
【手続補正書】
【提出日】平成24年8月10日(2012.8.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
電子デバイスであって、
（ａ）複数のピンホールを有し、前記ピンホールの各々が入口と出口とを有する誘電領域と、
（ｂ）前記誘電領域を覆い、上側導電領域材料からなる上側導電領域と、
（ｃ）前記誘電領域下に設けられた下側導電領域と、
を備え、
前記ピンホールの少なくとも一部は、前記出口より広い前記下側導電領域のアンダーカット部に面する前記出口周辺において前記誘電領域の張り出し面を有するようにアンダーカットされ、
前記上側導電領域材料は、前記ピンホール内に存在するが、前記ピンホールの少なくとも一部において前記アンダーカット部を架橋せず、前記下側導電領域に接触しない、
ことを特徴とする電子デバイス。
【請求項２】
請求項１に記載の電子デバイスであって、
前記上側導電領域は、半導体領域と複数の電極と、を含むことを特徴とする電子デバイス。
【請求項３】
薄膜トランジスタであって、
（ａ）誘電領域と、
（ｂ）前記誘電領域を覆う上側導電領域と、
（ｃ）前記誘電領域下の下側導電領域と、
（ｄ）前記誘電領域に形成された複数のピンホールであって、各々が入口と出口を有し、前記上側導電領域と前記下側導電領域との間に延設されたピンホールと、
を備え、
前記ピンホールの少なくとも一部は、前記出口より広い前記下側導電領域のアンダーカット部に面する前記出口周辺において前記誘電領域の張り出し面を有するようにアンダーカットされ、
前記ピンホールの少なくとも一部において前記上側導電領域と前記下側導電領域との電気的接続がなされていない、
ことを特徴とする薄膜トランジスタ。
【請求項４】
請求項３に記載の電子デバイスであって、
前記上側導電領域は、半導体領域と複数の電極と、を含むことを特徴とする電子デバイス。
【請求項５】
薄膜トランジスタであって、
（ａ）誘電領域と、
（ｂ）前記誘電領域を覆う上側導電領域と、
（ｃ）下側導電領域と、
（ｄ）前記誘電領域に形成された少なくとも１つのピンホールであって、入口と出口を有し、前記上側導電領域と前記下側導電領域との間に延設されたピンホールと、
を備え、
前記ピンホールの少なくとも１つは、前記出口より広い前記下側導電領域のアンダーカット部に面する前記出口周辺において前記誘電領域の張り出し面を有するようにアンダーカットされ、
前記ピンホールの少なくとも１つにおいて前記上側導電領域と前記下側導電領域との電気的接続がなされていない、
ことを特徴とする薄膜トランジスタ。
【手続補正書】
【提出日】平成24年8月9日(2012.8.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
下記式（Ｉ）の半導体ポリマーであって、
【化１】
2010045366.tif 000001
式（Ｉ）
上記式（Ｉ）中、Ｘは、独立に、Ｓ、Ｓｅ、ＯおよびＮＲから選択され、Ｒは、独立に、水素、アルキル、置換アルキル、アリール、置換アリール、ヘテロアリールおよび−ＣＮから選択され、
ａは、１〜約１０の整数であり、
ｎは、２〜約５，０００の整数であり、
各Ａｒは、下記式及びこれらの組み合わせから選択される共役二価部分であり、
【化２−１】
2010045366.tif 000002
【化２−２】
2010045366.tif 000003
上記式中、Ｒ’は、独立に、水素、アルキル、置換アルキル、アリール、置換アリール、ヘテロアリールまたは−ＣＮから選択され、前記二価部分は、アルキル、置換アルキル、アリール、置換アリール、ヘテロアリール、ハロゲン、−ＣＮまたは−ＮＯ2を用いて末端部を置換することができる、
ことを特徴とする半導体ポリマー。
【請求項２】
請求項１に記載の半導体ポリマーであって、Ｘは、独立に、Ｓ及びＯから選択されることを特徴とする半導体ポリマー。
【請求項３】
請求項１に記載の半導体ポリマーであって、各Ｘは、Ｏであることを特徴とする半導体ポリマー。
【請求項４】
下記式（Ｉ）の半導体ポリマーであって、
【化３】
2010045366.tif 000004
式（Ｉ）
上記式（Ｉ）中、Ｘは、独立に、Ｓ、Ｓｅ、Ｏ及びＮＲから選択され、Ｒは、独立に、水素、アルキル、置換アルキル、アリール、置換アリール、ヘテロアリール及び−ＣＮから選択され、
各Ａｒ部分は、独立に、下記式より選択され、
【化４】
2010045366.tif 000005
ａは、１〜約１０の整数であり、
ｎは、２〜約５，０００の整数である、
ことを特徴とする半導体ポリマー。
【請求項５】
下記式（１）の半導体ポリマーであって、
【化５】
2010045366.tif 000006
上記式（１）中、Ｒ1は、１〜約２０個の炭素原子を有するアルキル基、または、約５〜約２０個の炭素原子を有するアリールまたはヘテロアリール基である、
ことを特徴とする半導体ポリマー。
【請求項６】
半導体ポリマーであって、前記半導体ポリマーは、下記式（１）、（３）、（４）、（６）〜（９）、（１１）〜（１７）、（１９）〜（２５）及び（２７）〜（３２）から構成される基から選択され、
【化６】
2010045366.tif 000007
【化７】
2010045366.tif 000008
【化８】
2010045366.tif 000009
【化９】
2010045366.tif 000010
【化１０】
2010045366.tif 000011
【化１１】
2010045366.tif 000012
【化１２】
2010045366.tif 000013
【化１３】
2010045366.tif 000014
【化１４】
2010045366.tif 000015
【化１５】
2010045366.tif 000016
【化１６】
2010045366.tif 000017
【化１７】
2010045366.tif 000018
【化１８】
2010045366.tif 000019
【化１９】
2010045366.tif 000020
【化２０】
2010045366.tif 000021
【化２１】
2010045366.tif 000022
【化２２】
2010045366.tif 000023
【化２３】
2010045366.tif 000024
【化２４】
2010045366.tif 000025
【化２５】
2010045366.tif 000026
【化２６】
2010045366.tif 000027
【化２７】
2010045366.tif 000028
【化２８】
2010045366.tif 000029
【化２９】
2010045366.tif 000030
【化３０】
2010045366.tif 000031
【化３１】
2010045366.tif 000032
【化３２】
2010045366.tif 000033
上記式中、Ｒ、Ｒ1、Ｒ1及びＲ2は、独立に、水素、アルキル、置換アルキル、アリール、置換アリール、ヘテロアリール、−ＣＮまたはこれらの混合物から選択される、
ことを特徴とする半導体ポリマー。
【手続補正書】
【提出日】平成24年7月14日(2012.7.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
微小導電構造を製造する方法であって、
付着前駆体ガスが存在しない状況で基板表面に向かって集束ビームを誘導して、パターンの導電性を高めるために基板にイオンを注入することによって、導電シード・パターンを生成するステップと、
前記導電シード・パターンの少なくとも一部分を電解液で覆うステップと、
前記電解液を通して前記導電パターンに電流を流して、前記導電シード・パターン上に導電材料を付着させるステップと
を含む方法。
【誤訳訂正書】
【提出日】平成24年6月12日(2012.6.12)
【誤訳訂正１】
【訂正対象書類名】特許請求の範囲
【訂正対象項目名】請求項２
【訂正方法】変更
【訂正の内容】
【請求項２】
前記コポリマーが、５，０００〜１，０００，０００の重量平均分子量を有する、ポリ（エチレングリコール）メチルエーテルメタクリレートと１−ビニルイミダゾールとの９：１〜１：９（重量基準）コポリマーである、請求項１記載のケミカルメカニカル研磨組成物。
【手続補正書】
【提出日】平成24年9月14日(2012.9.14)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の回路セルと、
電源電圧または基準電圧が印加される、一方向に配置された第２電圧幹線及び前記一方向と直交する他方向に配置された第１電圧幹線と、
前記他方向に配置され、前記複数の回路セルのうち前記他方向に並ぶ所定の回路セルでそれぞれ共有されている複数の電圧枝線と、
入力される制御信号に応じて、前記電圧枝線と前記第１電圧幹線との接続および遮断を制御する電源スイッチトランジスタと、
前記一方向に配置され、前記複数の電圧枝線を相互に接続する補助配線と、
を有し、
前記第１電圧幹線と前記電圧枝線とが並行配置され、
前記所定の回路セルは、前記電源スイッチトランジスタの両側に配置されている、
半導体集積回路。
【請求項２】
前記第２電圧幹線及び前記補助配線は、同層の配線層である、
請求項１に記載の半導体集積回路。
【請求項３】
前記第１電圧幹線は、前記電源スイッチトランジスタの両側に配置されている、
請求項１又は２に記載の半導体集積回路。
【請求項４】
前記複数の回路セルの一部が、前記第１電圧幹線と接続する、
請求項１から３のいずれか１項に記載の半導体集積回路。
【請求項５】
前記第２電圧幹線と前記補助配線は、前記第１電圧幹線と前記複数の電圧枝線より上層の配線層である、
請求項１から４のいずれか１項に記載の半導体集積回路。
【請求項６】
前記電源スイッチトランジスタが、前記第２電圧幹線の下方の基板領域に形成されている、
請求項１から５のいずれか１項に記載の半導体集積回路。
【請求項７】
前記電源スイッチトランジスタが、前記一方向に複数配置されている、
請求項１から６のいずれか１項に記載の半導体集積回路。
【手続補正書】
【提出日】平成24年1月10日(2012.1.10)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１周波数を有する同期信号に応答して映像信号を受信し、
前記映像信号がフィルム映像に対応する信号であるのか、或いはビデオ映像に対応する信号であるのかを判別し、
前記同期信号を前記第１周波数より高い第２周波数を有する駆動信号に変換し、
前記映像信号がフィルム映像に対応するフィルム映像信号である場合、前記フィルム映像信号に基づいて連続する第１乃至第３原映像信号を抽出し、
前記第１原映像信号と前記第２原映像信号とに基づいて第１回補償映像信号を生成し、前記第２原映像信号と前記第３原映像信号とに基づいて第２回補償映像信号を生成し、
前記駆動信号に応答して前記第１原映像信号、前記第１回補償映像信号、前記第２原映像信号、及び前記第２回補償映像信号を順次に出力すること、
を含み、
前記第１原映像信号はｉ回、前記第１回補償映像信号はｋ回、前記第２原映像信号はｊ回、前記第２回補償映像信号はｋ回出力することを特徴とする表示装置の駆動方法。
【請求項２】
前記第１周波数は６０Ｈｚであり、前記第２周波数は７２Ｈｚであることを特徴とする請求項１に記載の表示装置の駆動方法。
【請求項３】
前記第１周波数は６０Ｈｚであり、前記第２周波数は９６Ｈｚであることを特徴とする請求項１に記載の表示装置の駆動方法。
【請求項４】
前記第１周波数は６０Ｈｚであり、前記第２周波数は１２０Ｈｚであることを特徴とする請求項１に記載の表示装置の駆動方法。
【請求項５】
前記映像信号を判別することは、
前記映像信号をｎ番目の映像信号、既に格納されているｎ−１番目の映像信号、及びｎ−２番目の映像信号として受信し、各々に対応する第１輝度値と第２輝度値と第３輝度値とを算出し、
前記第１輝度値及び第２輝度値の差に対応する第１差値、及び前記第２輝度値及び第３輝度値の差に対応する第２差値を算出し、
前記第１差値及び第２差値と所定の基準値とを比較して、前記映像信号がフィルム映像に対応する信号であるのか、或いは前記ビデオ映像に対応する信号であるのかを判別することと、を含むことを特徴とする請求項１に記載の表示装置の駆動方法。
【請求項６】
第１周波数を有する同期信号に応答して映像信号を受信し、
受信された前記映像信号がフィルム映像に対応する信号であるのか、或いはビデオ映像に対応する信号であるのかを判別し、
前記同期信号を前記第１周波数より高い第２周波数を有する駆動信号に変換し、
前記映像信号がフィルム映像に対応するフィルム映像信号である場合、前記フィルム映像信号に基づいて連続する第１及び第２原映像信号を抽出し、
前記駆動信号に応答して前記第１及び第２原映像信号を順次に各々ｉ回出力すること、
を含むことを特徴とする表示装置の駆動方法。
【請求項７】
前記映像信号を判別することは、
前記映像信号をｎ番目の映像信号、既に格納されているｎ−１番目の映像信号、及びｎ−２番目の映像信号として受信して、各々に対応する第１輝度値と第２輝度値と第３輝度値とを算出し、
前記第１輝度値及び第２輝度値の差に対応する第１差値、及び前記第２及び第３輝度値の差に対応する第２差値を算出し、
前記第１差値及び第２差値と所定の基準値とを比較して、前記映像信号がフィルム映像に対応する信号であるのか、或いは前記ビデオ映像に対応する信号であるのかを判別すること、を含むことを特徴とする請求項６に記載の表示装置の駆動方法。
【請求項８】
第１周波数を有する同期信号に基づいて映像信号を受信する表示装置の駆動回路であって、
前記映像信号がフィルム映像に対応する信号であるのか、或いはビデオ映像に対応する信号であるのかを判別する映像信号の判別部と、
前記映像信号がフィルム映像に対応するフィルム映像信号である場合、前記フィルム映像信号に基づいて連続する第１乃至第３原映像信号を抽出する原映像信号の抽出部と、
前記第１乃至第３原映像信号に基づいて第１回補償映像信号及び第２回補償映像信号を生成する映像信号の変換部と、
前記同期信号を前記第１周波数より高い第２周波数を有する駆動信号に変換する周波数の変調部と、
前記駆動信号に基づいて前記第１原映像信号をｉ回出力し、前記第２原映像信号をｊ回出力し、前記第１及び第２補償映像信号を各々ｋ回出力するデータ出力部と、
を含み、ｊとｋとが正数であることを特徴とする表示装置の駆動回路。
【請求項９】
前記映像信号の変換部は、前記第１原映像信号と前記第２原映像信号とに基づいて生成された第１モーションベクトルを利用して、前記第１原映像信号に対応する第１原映像と前記第２原映像信号に対応する第２原映像との中間映像を表示するための前記第１回補償映像信号を生成し、前記第２原映像信号と前記第３原映像信号とに基づいて生成された第２モーションベクトルを利用して、前記第２原映像信号に対応する第２原映像と前記第３原映像信号に対応する第３原映像との中間映像を表示するための前記第２回補償映像信号を生成することを特徴とする請求項８に記載の表示装置の駆動回路。
【請求項１０】
前記映像信号の判別部は、
前記映像信号をｎ番目の映像信号、既に格納されているｎ−１番目の映像信号、及びｎ−２番目の映像信号として受信して、各々に対応する第１輝度値と第２輝度値と第３輝度値とを算出して、
前記第１輝度値と第２輝度値との差に対応する第１差値、及び前記第２輝度値と第３輝度値との差に対応する第２差値を算出して、
前記第１差値及び第２差値と所定の基準値とを比較して前記映像信号がフィルム映像に対応する信号であるのか、或いは前記ビデオ映像に対応する信号であるのかを判別することを特徴とする請求項８に記載の表示装置の駆動回路。
【手続補正書】
【提出日】平成24年5月11日(2012.5.11)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ネットワーク処理装置であって、
フラグメント化されたＩＰデータグラムを受信し、該ＩＰデータグラムをリアセンブル処理する処理手段と、
リアセンブル処理対象外のＩＰデータグラムを特定する情報を保持する保持手段と、を有し、
前記処理手段は、前記保持手段に保持された情報で特定されるＩＰデータグラムを受信した場合、該ＩＰデータグラムをリアセンブル処理しないことを特徴とするネットワーク処理装置。
【請求項２】
前記保持手段は、前記処理手段によるリアセンブル処理が終了したＩＰデータグラムを特定する情報を保持することを特徴とする請求項１に記載のネットワーク処理装置。
【請求項３】
前記保持手段は、一定時間内にアセンブル処理が終了しなかったＩＰデータグラムを特定する情報を保持することを特徴とする請求項１に記載のネットワーク処理装置。
【請求項４】
前記保持手段は、前記処理手段によるリアセンブル処理が終了したＩＰデータグラムを送信した送信元クライアントを特定する情報を保持することを特徴とする請求項１に記載のネットワーク処理装置。
【請求項５】
前記保持手段は、一定時間内にアセンブル処理が終了しなかったＩＰデータグラムを送信した送信元クライアントを特定する情報を保持することを特徴とする請求項１に記載のネットワーク処理装置。
【請求項６】
前記処理手段は、前記リアセンブル処理を開始した後、前記保持手段に保持される情報で特定されるＩＰデータグラムを受信した場合、該ＩＰデータグラムをリアセンブル処理しないで前記開始したリアセンブル処理を終了させることを特徴とする請求項１に記載のネットワーク処理装置。
【請求項７】
前記処理手段は、前記リアセンブル処理しないＩＰデータグラムを破棄することを特徴とする請求項１に記載のネットワーク処理装置。
【請求項８】
前記処理手段は、前記フラグメント化されたＩＰデータグラムを格納するリアセンブルバッファ、ＩＰデータグラムの到着状況を管理するビットマップテーブル、リアセンブル処理のタイムアウトを計時するリアセンブルタイマのうち、少なくとも何れか一つを確保することを特徴とする請求項１に記載のネットワーク処理装置。
【請求項９】
前記保持手段に保持される情報の保持期間が経過した場合には、前記保持手段に保持される情報を破棄する破棄手段を更に有することを特徴とする請求項１に記載のネットワーク処理装置。
【請求項１０】
前記保持手段に保持される情報の破棄条件を設定する設定手段と、
前記設定手段に設定された破棄条件に合致する情報を破棄する破棄手段とを更に有することを特徴とする請求項１に記載のネットワーク処理装置。
【請求項１１】
ネットワーク処理装置の処理方法であって、
処理手段が、フラグメント化されたＩＰデータグラムを受信し、該ＩＰデータグラムをリアセンブル処理する処理工程と、
保持手段が、リアセンブル処理対象外のＩＰデータグラムを特定する情報を保持する保持工程と、を有し、
前記処理工程では、前記保持工程にて保持された情報で特定されるＩＰデータグラムを受信した場合、該ＩＰデータグラムをリアセンブル処理しないことを特徴とするネットワーク処理装置の処理方法。
【請求項１２】
コンピュータにより読み取り可能な記録媒体であって、請求項１１に記載のネットワーク処理装置の処理方法をコンピュータに実行させるためのプログラムを記録した記録媒体。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正の内容】
【００１４】
本発明は、ネットワーク処理装置であって、
フラグメント化されたＩＰデータグラムを受信し、該ＩＰデータグラムをリアセンブル処理する処理手段と、
リアセンブル処理対象外のＩＰデータグラムを特定する情報を保持する保持手段と、を有し、
前記処理手段は、前記保持手段に保持された情報で特定されるＩＰデータグラムを受信した場合、該ＩＰデータグラムをリアセンブル処理しないことを特徴とする。