【事件の表示】
　平成　９年特許願第２８７２１８号「ＤＭＡチャネルのサイズデータを受信するＤＭＡ制御回路及びその方法」拒絶査定不服審判事件〔平成１０年　６月　２日出願公開，特開平１０−１４９３３２〕について，次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯  
　  
　本願は，平成９年１０月２０日（パリ条約による優先権主張，１９９６年１０月１８日，米国（ＵＳ））の出願であって，平成１８年３月１５日付けで拒絶査定がなされ，これに対して同年６月２７日に拒絶査定不服審判が請求されるとともに，同年７月１９日付けで手続補正がなされたものである。  
　  
　  
２．平成１８年７月１９日付けの手続補正についての補正却下の決定  
　  
［補正却下の決定の結論］  
　  
　平成１８年７月１９日付け手続補正（以下，「本件補正」という。）を却下する。  
　  
［補正却下の決定の理由］  
　  
（１）本件補正 
　 本件補正は，少なくとも，本件補正前の特許請求の範囲の請求項９について，  
　  
「ＤＭＡチャネルのサイズラインを通じて第１サイズデータを受信するとともに，ＤＭＡ要求ラインを通じて第１ＤＭＡ要求信号を受信する処理段階と， 
　前記第１ＤＭＡ要求信号に応答して前記ＤＭＡチャネルのデータラインを通じて第１サイズデータによって指示された第１量のデータを転送する処理段階と， 
　前記ＤＭＡチャネルのサイズラインを通じて第２サイズデータを受信するとともに，ＤＭＡ要求ラインを通じて第２ＤＭＡ要求を受信する処理段階と， 
　前記第２ＤＭＡ要求信号に応答して前記ＤＭＡチャネルのデータラインを通じて第２サイズデータによって指示された第２量のデータを転送する処理段階と， 
を有することを特徴とするＤＭＡチャネルのサイズデータを受信するＤＭＡ制御方法。」　  
　 
と記載されていたものを，  
　  
「ＤＭＡチャネルのサイズラインを通じて予め第１サイズデータを受信するとともに，ＤＭＡ要求ラインを通じて第１ＤＭＡ要求信号を受信し，ＤＭＡ認識ラインを通じてＤＭＡ認識信号を転送する処理段階と， 
　前記ＤＭＡ認識信号を受信したとき，前記第１ＤＭＡ要求信号に応答して前記ＤＭＡチャネルのデータラインを通じて第１サイズデータによって指示された第１量のデータを転送する処理段階と， 
　前記ＤＭＡチャネルのサイズラインを通じて予め第２サイズデータを受信するとともに，ＤＭＡ要求ラインを通じて第２ＤＭＡ要求を受信し，ＤＭＡ認識ラインを通じてＤＭＡ認識信号を転送する処理段階と， 
　前記ＤＭＡ認識信号を受信したとき，前記第２ＤＭＡ要求信号に応答して前記ＤＭＡチャネルのデータラインを通じて第２サイズデータによって指示された第２量のデータを転送する処理段階と， 
を有することを特徴とするＤＭＡチャネルのサイズデータを受信するＤＭＡ制御方法。」　  
　 
と補正するものであって，本件補正前の請求項９における「ＤＭＡチャネルのサイズラインを通じて第１サイズデータを受信するとともに，ＤＭＡ要求ラインを通じて第１ＤＭＡ要求信号を受信する処理段階」及び「前記ＤＭＡチャネルのサイズラインを通じて第２サイズデータを受信するとともに，ＤＭＡ要求ラインを通じて第２ＤＭＡ要求を受信する処理段階」のそれぞれについて，第１サイズデータと第２サイズデータを「予め」受信する，及び「ＤＭＡ認識ラインを通じてＤＭＡ認識信号を転送する」との限定を付加するとともに，本件補正前の請求項９における「前記第１ＤＭＡ要求信号に応答して前記ＤＭＡチャネルのデータラインを通じて第１サイズデータによって指示された第１量のデータを転送する処理段階」及び「前記第２ＤＭＡ要求信号に応答して前記ＤＭＡチャネルのデータラインを通じて第２サイズデータによって指示された第２量のデータを転送する処理段階」のそれぞれについて，「前記ＤＭＡ認識信号を受信したとき，」データを転送するとの限定を付加するものであるから，本件補正は，特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。  
　  
　そこで，本件補正後の請求項９に記載された発明が，特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）否かについて以下検討する。  
　 
　  
（２）本件補正後の請求項９に記載された発明 
　本件補正後の請求項９に記載された発明（以下，「本願補正発明」という。）は，明細書及び図面の記載からみて，特許請求の範囲の請求項９に記載された事項により特定される，次のとおりのものである。 
　 
「ＤＭＡチャネルのサイズラインを通じて予め第１サイズデータを受信するとともに，ＤＭＡ要求ラインを通じて第１ＤＭＡ要求信号を受信し，ＤＭＡ認識ラインを通じてＤＭＡ認識信号を転送する処理段階と， 
　前記ＤＭＡ認識信号を受信したとき，前記第１ＤＭＡ要求信号に応答して前記ＤＭＡチャネルのデータラインを通じて第１サイズデータによって指示された第１量のデータを転送する処理段階と， 
　前記ＤＭＡチャネルのサイズラインを通じて予め第２サイズデータを受信するとともに，ＤＭＡ要求ラインを通じて第２ＤＭＡ要求信号を受信し，ＤＭＡ認識ラインを通じてＤＭＡ認識信号を転送する処理段階と， 
　前記ＤＭＡ認識信号を受信したとき，前記第２ＤＭＡ要求信号に応答して前記ＤＭＡチャネルのデータラインを通じて第２サイズデータによって指示された第２量のデータを転送する処理段階と， 
を有することを特徴とするＤＭＡチャネルのサイズデータを受信するＤＭＡ制御方法。」 
　 
　なお，請求項９の第３段落には「第２ＤＭＡ要求」と記載されているが，同第１段落には「第１ＤＭＡ要求信号」と，また同第４段落には「前記第２ＤＭＡ要求信号」と，それぞれ記載されていることからみて，「第２ＤＭＡ要求」は「第２ＤＭＡ要求信号」の誤記と認め，本願補正発明を上記のように認定した。 
　 
　  
（３）引用例  
　原査定の拒絶の理由に引用された，本願の優先日前に頒布された刊行物である特開平５−１０８５３８号公報（平成５年４月３０日公開，以下，「引用例」という。）には，図面とともに，以下の事項（ア）〜（イ）が記載されている。  
　  
（ア）「【００１２】 
【実施例】以下，図面を参照してこの発明の実施例を説明する。図１にはこの発明の一実施例に係わるメモリアクセス制御方式を実現するためのシステム構成が示されている。 
【００１３】このシステムは，図１０に示した１つのアクティブモジュールに対応するものであり，Ｉ／Ｏ装置からの要求に応じてダイナミックＲＡＭから成るメモリ１２にリード／ライトアクセスを行う直接メモリアクセス（ＤＭＡ）コントローラ１３を備えている。メモリ１２と直接メモリアクセス（ＤＭＡ）コントローラ１３は，データバス（ＤＡＴＡ），アドレスバス（ＡＤＲ）および他の各種信号線から成るシステムバス１０を介して相互接続されている。 
【００１４】ＤＭＡコントローラ１３は，プロセッサ２０，バッファ制御部２１，Ｉ／Ｏ制御部２２，メモリ制御部２３，モードレジスタ（ＭＯＤＥ）２４，ライトポインタ（ＷＰ）２５，リードポインタ（ＲＰ）２６，転送長レジスタ２７，メモリアドレスレジスタ２８，バッファメモリ２９，転送用レジスタ３０，３１，３３，およびセレクタ３２によって構成されている。
【００１５】プロセッサ２０は，このＤＭＡコントローラ１３全体の制御を司るものであり，内部バスを介してモードレジスタ（ＭＯＤＥ）２４，転送長レジスタ２７，およびメモリアドレスレジスタ２８に接続されている。 
【００１６】バッファ制御部２１は，ＤＭＡコントローラ１３内のバッファメモリ２９に対するリード／ライト制御を行なう。この場合，バッファメモリ２９にリード／ライトされるデータ数は，モードレジスタ２４に設定されたアクセス語数情報に従って制御される。 
【００１７】Ｉ／Ｏ制御部２２は，ＤＭＡコントローラ１３とＩ／Ｏ装置側とのデータ転送制御を行なう。メモリ制御部２３は，ＤＭＡコントローラ１３からメモリ１２をアクセスする際のメモリ制御を行なう。 
【００１８】モードレジスタ（ＭＯＤＥ）２４には，メモリ１２への高速アクセスモードにおけるアクセス語数を示す情報が設定される。このアクセス語数は自然数Ｎで指定され，これは，アクセス語数が２N であることを示している。このアクセス語数を示す情報の設定は，プロセッサ２０によって実行される。 
【００１９】ライトポインタ（ＷＰ）２５は，バッファメモリ２９にデータを書き込む際のライトアドレスを与える。リードポインタ（ＲＰ）２６は，バッファメモリ２９からデータを読み出す際のリードアドレスを与える。ライトアドレスとリードアドレスは，セレクタ３２を介してバッファメモリ２９に選択的に与えられる。セレクタ３２の選択動作は，バッファ制御部２１によって制御される。 
【００２０】転送長レジスタ２７は，Ｉ／Ｏ装置とメモリ１２間のデータ転送サイズを指定するものであり，このデータ転送サイズはＩ／Ｏ装置から与えられ，それがプロセッサ２０によって転送長レジスタ２７に設定される。メモリアドレスレジスタ２８は，メモリアクセスの際，メモリ１２へのアドレスを与えるものであり，プロセッサ２０によって設定される。バッファメモリ２９は，メモリ１２とＩ／Ｏ装置間でデータをＤＭＡ転送する際に使用される一時記憶あり，このバッファメモリ２９のリード／ライト制御はバッファ制御部２１によって実行される。 
【００２１】次に，モードレジスタ（ＭＯＤＥ）２４にアクセス語数を示す情報を設定することにより，メモリ１２に対するＣＡＳ数を可変とするこの実施例のアクセス制御方式を説明する。ここでは，Ｉ／Ｏ装置からメモリ１２方向へのデータ転送を例にとり，また，最大ＣＡＳ数＝８の場合について説明する。 
【００２２】ＤＭＡコントローラ１３による転送の基本的な動作は，Ｉ／Ｏ装置からの転送データをバッファメモリ２９にライト，バッファメモリ２９からデータをリード，リードしたデータをメモリ１２にライト，の３段階から構成される。ＤＭＡコントローラ１３内にバッファメモリ２９を設けているのは，Ｉ／Ｏ側と，メモリ１２側のデータ転送速度に違いがあった時，それを吸収するためである。ＣＡＳ数が例えば４である場合は，バッファに４ワード分のデータを蓄えてから，メモリ１２へのライトアクセスを開始する。 
【００２３】バッファメモリ２９にデータをライトする際のバッファアドレスは，ライトポインタ（ＷＰ）２５によって与えられる。バッファメモリ２９からデータをリードする際のバッファアドレスは，リードポインタ（ＲＰ）２６によって与えられる。ライトポインタ（ＷＰ）２５，リードポインタ（ＲＰ）２６には，ＤＭＡ転送起動時に，メモリアドレスの下位ビットがロードされる。 
【００２４】ここでは，最大ＣＡＳ数＝８としたから８ワード分のバッファ容量を用意するため，ライトポインタ（ＷＰ）２５，およびリードポインタ（ＲＰ）２６のアドレスデータはそれぞれ３ｂｉｔ必要であるが，この実施例では，図２に示すように，バッファ制御の便宜上４ｂｉｔ用意する。また，モードレジスタ２４のビット数は２ビットである。 
【００２５】図２に示されているように，ライトポインタ（ＷＰ）２５，リードポインタ（ＲＰ）２６には，メモリアドレスの下位２ビットを除く，下位側の４ビットが初期値として設定される。すなわち，４ビットから成るライトポインタ（ＷＰ）２５およびリードポインタ（ＲＰ）２６のバッファアドレスの零ビット目（ビット０）は，メモリアドレスの２ビット目（ビット２）に対応し，同様にして，それらバッファアドレスの１ビット目（ビット１），２ビット目（ビット２）および３ビット目（ビット３）は，メモリアドレスの３ビット目（ビット３），４ビット目（ビット４），および５ビット目（ビット５）にそれぞれ対応している。 
【００２６】このように，メモリアドレスの下位２ビットを捨てるのは，ここでは，１ワード＝４バイトのメモリ構成を想定しており，ワード（８ビット）単位のＤＭＡ転送においてはメモリアドレスの下位２ビットは使用されないからである。 
【００２７】また，モードレジスタ２４に設定する値（Ｎ）により，ＣＡＳ数（２N ）は図３のように変化する。すなわち，モードレジスタ２４に設定された値が“１”の場合にはＣＡＳ数＝２となり，“２”の場合にはＣＡＳ数＝４となり，“３”の場合にはＣＡＳ数＝８となる。ＭＯＤＥ＝２（ＣＡＳ数＝４）の場合のＤＭＡ転送は，以下のように実行される。 
【００２８】すなわち，ＤＭＡ転送が開始されると，まず，Ｉ／Ｏ制御部２２はＩ／Ｏ側からデータを受けとり，バッファ制御部２１はライトポインタ（ＷＰ）２５の示すバッファアドレスでバッファメモリ２９にデータを書き込む。書き込んだらバッファ制御部２１はライトポインタ（ＷＰ）２５の値を＋１インクリメントし，次にＩ／Ｏ側から受け取ったデータをそのライトポインタ（ＷＰ）２５の示すバッファアドレスでバッファメモリ２９に書き込む。 
【００２９】ここでは，ＣＡＳ数＝４なので，バッファメモリ２９には，このようにして４ワード分の書き込みが行なわれる。バッファメモリ２９に４ワード分のデータを書き込むと，バッファ制御部２１はバッファライト不可を検知し，メモリ１２へのライトを開始する。 
【００３０】バッファ制御部２１は，リードポインタ（ＲＰ）２６の示すバッファアドレスでバッファメモリ２９からデータを読み出し，メモリ制御部２３は，システムバス１０を獲得すると，バッファ制御部２１によって読み出されたデータをバス１０上に出力する。 
【００３１】メモリアドレスは，メモリアドレスレジスタ２８により与えられる。これが確定したら，メモリ制御部２３は，ＲＡＳ，ＣＡＳ，ＷＥ（書き込みイネーブル信号）を出力し，メモリライトを行なう。ＣＡＳを出力したら，リードポインタ（ＲＰ）２６，およびメモリアドレスレジスタ２８の値がインクリメントされ，続けてメモリライトを行なう。これをデータがある限り続け，バッファリード不可となったら，再びＩ／Ｏ側からのデータをバッファメモリ２９に取り込む。この一連の動作を転送長レジスタ２７で示される回数だけ行ない，ＤＭＡ転送を終了する。」（段落【００１２】〜【００３１】）  
　  
（イ）「【００３８】ＤＭＡコントローラ１３内の動作タイミグを図４，図５に示す。図４は，バッファメモリ２９へのデータライト時のタイミングであり，図５は，バッファメモリ２９からのデータリード時のタイミングである。まず，図４を参照して，バッファメモリ２９へのデータライト動作を説明する。 
【００３９】イ） Ｉ／Ｏ側からデータ転送指示（Ｉ／Ｏリクエスト）が出力されたらＩ／Ｏ制御部２２は，バッファライト不可ではないこと（バッファライト不可信号が“Ｌ”レベルであること）をバッファ制御部２１によって確かめて，Ｉ／Ｏアクノリッジ（ＡＣＫ）をＩ／Ｏ側に返し，そしてＩ／Ｏ装置からデータを受けとる。 
【００４０】ロ） 次いで，ライトポインタ（ＷＰ）２５の示すバッファアドレス，例えば“００００”にデータを書き込み，ライトポインタ（ＷＰ）２５の値をインクリメントする。 
ハ） バッファライト不可になるまで，イ），ロ）の動作を続ける。 
次に，図５を参照して，バッファメモリ２９へのデータライト動作を説明する。 
【００４１】ニ） バッファライト不可になったら，メモリ制御部２３は，バッファリード可であること（バッファリード不可信号が“Ｌ”レベルであること）をバッファ制御部２１によって確かめて，図示しないバスアービタ等を介してシステムバス１０にバスリクエスト信号を出力する。 
【００４２】ホ） システムバス１０を獲得できたら，バッファ制御部２１はリードポインタ（ＲＰ）２６で示すバッファアドレスのデータをバッファメモリ２９から読み出し，メモリ制御部２３はそのデータおよびメモリアドレスレジスタ２８のメモリアドレスをバス１０上に出力し，そしてＲＡＳ，ＷＥを出力する。 
【００４３】ヘ） メモリ制御部２３はＣＡＳを出力し，リードポインタ（ＲＰ）２６をインクリメントする。次にＲＡＳを出力したまま，バッファデータリード可であることを確かめ，リードポインタ（ＲＰ）２６の示すバッファアドレスのデータをバッファメモリ２９から読み出し，そのデータをバス１０に出力し，ＣＡＳを出力する。 
ト） ヘ）の動作をバッファリード不可になるまで繰り返す。 
チ） 転送長レジスタ２７で示される容量だけ転送するまで，イ）〜ト）の動作を繰り返す。 
以上のようにして，Ｉ／Ｏ装置からメモリ１２へのデータ転送が実行される。」（段落【００３８】〜【００４３】）  
　  
　  
　したがって，引用例には，以下の発明（以下，「引用発明」という。）が記載されている。  
　  
「転送長レジスタ及びバッファメモリを備えたＤＭＡコントローラと，Ｉ／Ｏ装置と，メモリと，システムバスとを含み，メモリアクセス制御を行うシステムであって， 
転送長レジスタは，Ｉ／Ｏ装置とメモリとの間のデータ転送サイズを指定し，このデータ転送サイズはＩ／Ｏ装置から与えられるものであり， 
ＤＭＡコントローラは， 
Ｉ／Ｏ装置からメモリへデータをＤＭＡ転送する場合には， 
Ｉ／Ｏ装置側からＩ／Ｏリクエストが出力されたら，Ｉ／ＯアクノリッジをＩ／Ｏ装置側に返し，そしてＩ／Ｏ装置からデータを受け取ってバッファメモリへライトする動作と， 
バッファメモリからリードしたデータを，システムバスに出力して，メモリにライトする動作とを， 
転送長レジスタで示される容量だけ転送するまで繰り返す， 
システム。」  
　  
　  
（４）本願補正発明と引用発明との対比 
　 
（４−１）本願補正発明について 
　初めに本願補正発明について検討する。 
　 
　本願発明における「前記ＤＭＡ認識信号を受信したとき，前記第１ＤＭＡ要求信号に応答して前記ＤＭＡチャネルのデータラインを通じて第１サイズデータによって指示された第１量のデータを転送する」（請求項９の第２段落）という記載は，形式的には，ＤＭＡ認識信号を受信した手段が，第１ＤＭＡ要求信号に「応答して」データを転送することを示している。 
　しかしながら，本願明細書の【従来の技術】欄にも，「オーディオデコーダ／インタフェース７は，ＤＭＡ要求(DMA_Req) ライン９を通じてＤＭＡ制御器３にＤＭＡ要求信号を送出する。ＤＭＡ制御器３がオーディオデコーダ／インタフェース７からデータ受信が可能であれば，ＤＭＡ制御器３がＤＭＡ認識(DMA_Ack) ライン１０にＤＭＡ認識信号を送出する。このときオーディオデコーダ／インタフェース７はデータ(Data)ライン１１にデータを転送する。」（段落【０００３】）と記載されているように，一般に，ＤＭＡ認識信号を受信してデータを送信する手段は，対応するＤＭＡ要求信号を送信した手段である。また，平成１７年８月３０日付け手続補正により補正された本願図面の【図１】には，「ＤＭＡ要求(DMA-Req)ライン１０９」及び「データ(Data)ライン１１１」が，「Ｉ／Ｏ装置１０１」から「ＤＭＡ制御器１０３」へ向かう矢印で示される一方，「ＤＭＡ認識(DMA-Ack)ライン１１２」は，「ＤＭＡ制御器１０３」から「Ｉ／Ｏ装置１０１」へ向かう矢印で示されている。 
　したがって，本願補正発明において，請求項９の第２段落における上記記載は，ＤＭＡ認識信号を受信した手段が，自ら送信したＤＭＡ要求信号に「応答」する点において不自然であって，実質的には「前記ＤＭＡ認識信号を受信したとき，前記第１ＤＭＡ要求信号に」応じて「前記ＤＭＡチャネルのデータラインを通じて第１サイズデータによって指示された第１量のデータを転送する」ことを意味するものと解するのが妥当である。 
　同様に，本願補正発明における「前記ＤＭＡ認識信号を受信したとき，前記第２ＤＭＡ要求信号に応答して前記ＤＭＡチャネルのデータラインを通じて第２サイズデータによって指示された第２量のデータを転送する」という記載は，実質的に「前記ＤＭＡ認識信号を受信したとき，前記第２ＤＭＡ要求信号に」応じて「前記ＤＭＡチャネルのデータラインを通じて第２サイズデータによって指示された第２量のデータを転送する」ことを意味するものと解するのが妥当である。 
　 
（４−２）対比 
　次に，本願補正発明と引用発明とを対比する。 
　 
　引用発明における転送長レジスタの内容は，Ｉ／Ｏ装置とメモリとの間のデータ転送サイズを指定するものであるから，「サイズデータ」である点において，本願補正発明における「第１サイズデータ」及び「第２サイズデータ」と一致する。また，引用発明におけるサイズデータは，Ｉ／Ｏ装置とメモリとの間のデータ転送を実行する前に，Ｉ／Ｏ装置からＤＭＡコントローラへ予め受信されることは明らかである。 
　 
　引用発明におけるＤＭＡコントローラは，Ｉ／Ｏ装置側からＩ／Ｏリクエストが出力されたらＩ／ＯアクノリッジをＩ／Ｏ装置側に返し，その後Ｉ／Ｏ装置とメモリとの間でＤＭＡ転送によりデータを転送するものであるから，引用発明における「Ｉ／Ｏリクエスト」は，本願補正発明における「第１ＤＭＡ要求信号」及び「第２ＤＭＡ要求信号」に相当するものであって，また，引用発明における「Ｉ／Ｏアクノリッジ」は，本願補正発明における「ＤＭＡ認識信号」に相当する。 
　 
　引用例には明記されていないが，引用発明におけるＤＭＡコントローラとＩ／Ｏ装置との間が，信号線を通じて接続されていることは明らかであって，当該信号線は，ＤＭＡ転送を行うために，サイズデータ，第１ＤＭＡ要求信号，第２ＤＭＡ要求信号，ＤＭＡ認識信号，及びデータを転送するものであるから，引用発明も，本願補正発明の「ＤＭＡチャネル」を備えているといえる。 
　 
　引用発明において，Ｉ／Ｏ装置とメモリとの間のデータ転送に先立ち，ＤＭＡコントローラが，前記信号線を通じて，データ転送サイズを受信するとともに，Ｉ／Ｏリクエストを受け取り，Ｉ／Ｏアクノリッジを返すことは，「ＤＭＡチャネルの」「ラインを通じて予め」「サイズデータを受信するとともに，」「ラインを通じて第１ＤＭＡ要求信号を受信し，」「ラインを通じてＤＭＡ認識信号を転送する」点において，本願発明において「ＤＭＡチャネルのサイズラインを通じて予め第１サイズデータを受信するとともに，ＤＭＡ要求ラインを通じて第１ＤＭＡ要求信号を受信し，ＤＭＡ認識ラインを通じてＤＭＡ認識信号を転送する」ことと一致するとともに，「前記ＤＭＡチャネルの」「ラインを通じて予め」「サイズデータを受信するとともに，」「ラインを通じて第２ＤＭＡ要求信号を受信し，」「ラインを通じてＤＭＡ認識信号を転送する」点において，本願発明において「前記ＤＭＡチャネルのサイズラインを通じて予め第２サイズデータを受信するとともに，ＤＭＡ要求ラインを通じて第２ＤＭＡ要求信号を受信し，ＤＭＡ認識ラインを通じてＤＭＡ認識信号を転送する」ことと一致する。 
　 
　引用発明におけるＤＭＡコントローラが，Ｉ／Ｏ装置側からＩ／Ｏリクエストが出力されたら，Ｉ／ＯアクノリッジをＩ／Ｏ装置側に返し，Ｉ／Ｏ装置とメモリとの間のデータ転送を，転送長レジスタが指定するデータ転送サイズで示される容量だけ転送するまで繰り返すことは，Ｉ／Ｏ装置側からみれば，Ｉ／Ｏアクノリッジを受信したとき，Ｉ／Ｏリクエストに応じて，信号線を通じて，データ転送サイズによって指示された量のデータを転送することを意味し，「前記ＤＭＡ認識信号を受信したとき，前記第１ＤＭＡ要求信号に応答して前記ＤＭＡチャネルの」「ラインを通じて」「サイズデータによって指示された」「量のデータを転送する」点において，本願補正発明における「前記ＤＭＡ認識信号を受信したとき，前記第１ＤＭＡ要求信号に応答して前記ＤＭＡチャネルのデータラインを通じて第１サイズデータによって指示された第１量のデータを転送する」ことと一致するとともに，「前記ＤＭＡ認識信号を受信したとき，前記第２ＤＭＡ要求信号に応答して前記ＤＭＡチャネルの」データ「ラインを通じて」第２「サイズデータによって指示された」第２「量のデータを転送する」点において，「前記ＤＭＡ認識信号を受信したとき，前記第２ＤＭＡ要求信号に応答して前記ＤＭＡチャネルのデータラインを通じて第２サイズデータによって指示された第２量のデータを転送する」ことと一致する。 
　 
　そして，引用発明のシステムは，ＤＭＡチャネルのサイズデータを受信するＤＭＡ制御方法に関するものである。  
　  
　  
　　したがって，本願補正発明と引用発明は，以下の点で一致ないし相違する。  
　  
＜一致点＞  
「ＤＭＡチャネルのラインを通じて予めサイズデータを受信するとともに，ラインを通じて第１ＤＭＡ要求信号を受信し，ラインを通じてＤＭＡ認識信号を転送する処理段階と， 
　前記ＤＭＡ認識信号を受信したとき，前記第１ＤＭＡ要求信号に応答して前記ＤＭＡチャネルのラインを通じてサイズデータによって指示された量のデータを転送する処理段階と， 
　前記ＤＭＡチャネルのラインを通じて予めサイズデータを受信するとともに，ラインを通じて第２ＤＭＡ要求信号を受信し，ラインを通じてＤＭＡ認識信号を転送する処理段階と， 
　前記ＤＭＡ認識信号を受信したとき，前記第２ＤＭＡ要求信号に応答して前記ＤＭＡチャネルのラインを通じてサイズデータによって指示された量のデータを転送する処理段階と， 
を有することを特徴とするＤＭＡチャネルのサイズデータを受信するＤＭＡ制御方法。」 
である点。  
　  
＜相違点１＞  
　ＤＭＡチャネルについて，本願補正発明のものは，サイズデータを転送する「サイズライン」，第１ＤＭＡ要求信号及び第２ＤＭＡ要求信号を転送する「ＤＭＡ要求ライン」，ＤＭＡ認識信号を転送する「ＤＭＡ認識ライン」，及びデータを転送する「データライン」を，それぞれ個別に設けているのに対して，引用発明のものは，ＤＭＡチャネルの構造について記載されていない点。 
　 
＜相違点２＞  
　本願補正発明においては，先に受信したＤＭＡ要求信号（「第１ＤＭＡ要求信号」）に応じて，先に受信したサイズデータ（「第１サイズデータ」）によって指示された第１量のデータを転送した後，新たなＤＭＡ要求信号（「第２ＤＭＡ要求信号」）を受信する際に，第２量のデータ転送を指示する新たなサイズデータ（「第２サイズデータ」）を受信するのに対して，引用発明においては，新たなＤＭＡ要求信号を受信する際に，データ転送量を指示する新たな「サイズデータ」を受信するのか否か明記されていない点。 
　 
　  
（５）判断  
　上記各相違点について検討する。  
　  
＜相違点１について＞  
　信号線を通じて複数の情報を転送する際に，各情報ごとに異なる信号線を設ける手法と，複数の情報を多重化することによって情報の数に比べて少ない信号線を通じて転送を行う手法とについて，それぞれメリットとデメリットがあることは，幅広い技術分野における技術常識であるから，引用発明のＤＭＡチャネルにおいて，「サイズライン」，「ＤＭＡ要求ライン」，「ＤＭＡ認識ライン」，「データライン」を個別に設けることは，当業者が適宜なすべき設計的事項である。 
　 
＜相違点２について＞  
　引用発明におけるデータサイズは，Ｉ／Ｏ装置から与えられるものであって，当該データサイズが，個々のＤＭＡ要求に応じたデータ転送の制御内容と密接に関連していることは明らかであるから，引用発明において，先に受信したＤＭＡ要求信号に応じて，先に受信したサイズデータによって指示された第１の量のデータを転送した後，新たなＤＭＡ要求信号を受信する際に，第２の量のデータ転送を指示する新たなサイズデータを受信する構成とすることは，当業者が容易になし得たことである。 
　  
　  
　そして，本願補正発明のように構成したことによる効果も，上記引用発明から予測できる程度のものである。  
　  
　  
　したがって，本願補正発明は，上記引用発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。  
　 
　 
（６）むすび  
　本願補正発明は，上記（５）で示したとおり，特許出願の際独立して特許を受けることができないから，本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するものであり，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。  
　  
　  
３．本願発明・引用例  
　  
　平成１８年７月１９日付けの手続補正は上記のとおり却下されたので，本願の請求項９に係る発明（以下，「本願発明」という。）は，平成１７年８月３０日付け手続補正書により補正された特許請求の範囲の請求項９に記載された事項により特定される，以下のとおりのものである。  
　　  
「ＤＭＡチャネルのサイズラインを通じて第１サイズデータを受信するとともに，ＤＭＡ要求ラインを通じて第１ＤＭＡ要求信号を受信する処理段階と， 
　前記第１ＤＭＡ要求信号に応答して前記ＤＭＡチャネルのデータラインを通じて第１サイズデータによって指示された第１量のデータを転送する処理段階と， 
　前記ＤＭＡチャネルのサイズラインを通じて第２サイズデータを受信するとともに，ＤＭＡ要求ラインを通じて第２ＤＭＡ要求信号を受信する処理段階と， 
　前記第２ＤＭＡ要求信号に応答して前記ＤＭＡチャネルのデータラインを通じて第２サイズデータによって指示された第２量のデータを転送する処理段階と， 
を有することを特徴とするＤＭＡチャネルのサイズデータを受信するＤＭＡ制御方法。」 
　 
　なお，請求項９の第３段落には「第２ＤＭＡ要求」と記載されているが，第１段落には「第１ＤＭＡ要求信号」と，また第４段落には「前記第２ＤＭＡ要求信号」と，それぞれ記載されていることからみて，「第２ＤＭＡ要求」は「第２ＤＭＡ要求信号」の誤記と認め，本願発明を上記のように認定した。 
　 
　また，原査定の拒絶の理由に引用された引用例に関する記載事項は，前記「２．（３）」に記載したとおりである。  
　 
　  
４．当審の判断 
　 
　本願発明は，前記「２．平成１８年７月１９日付けの手続補正についての補正却下の決定」で検討した本願補正発明において， 
　 
「ＤＭＡチャネルのサイズラインを通じて予め第１サイズデータを受信するとともに，ＤＭＡ要求ラインを通じて第１ＤＭＡ要求信号を受信し，ＤＭＡ認識ラインを通じてＤＭＡ認識信号を転送する処理段階と， 
　前記ＤＭＡ認識信号を受信したとき，前記第１ＤＭＡ要求信号に応答して前記ＤＭＡチャネルのデータラインを通じて第１サイズデータによって指示された第１量のデータを転送する処理段階と， 
　前記ＤＭＡチャネルのサイズラインを通じて予め第２サイズデータを受信するとともに，ＤＭＡ要求ラインを通じて第２ＤＭＡ要求信号を受信し，ＤＭＡ認識ラインを通じてＤＭＡ認識信号を転送する処理段階と， 
　前記ＤＭＡ認識信号を受信したとき，前記第２ＤＭＡ要求信号に応答して前記ＤＭＡチャネルのデータラインを通じて第２サイズデータによって指示された第２量のデータを転送する処理段階」 
　 
と認定したものを， 
　 
「ＤＭＡチャネルのサイズラインを通じて第１サイズデータを受信するとともに，ＤＭＡ要求ラインを通じて第１ＤＭＡ要求信号を受信する処理段階と， 
　前記第１ＤＭＡ要求信号に応答して前記ＤＭＡチャネルのデータラインを通じて第１サイズデータによって指示された第１量のデータを転送する処理段階と， 
　前記ＤＭＡチャネルのサイズラインを通じて第２サイズデータを受信するとともに，ＤＭＡ要求ラインを通じて第２ＤＭＡ要求信号を受信する処理段階と， 
　前記第２ＤＭＡ要求信号に応答して前記ＤＭＡチャネルのデータラインを通じて第２サイズデータによって指示された第２量のデータを転送する処理段階」 
　 
とするものであって，本願補正発明における「ＤＭＡチャネルのサイズラインを通じて予め第１サイズデータを受信するとともに，ＤＭＡ要求ラインを通じて第１ＤＭＡ要求信号を受信し，ＤＭＡ認識ラインを通じてＤＭＡ認識信号を転送する処理段階」及び「前記ＤＭＡチャネルのサイズラインを通じて予め第２サイズデータを受信するとともに，ＤＭＡ要求ラインを通じて第２ＤＭＡ要求信号を受信し，ＤＭＡ認識ラインを通じてＤＭＡ認識信号を転送する処理段階」のそれぞれについて，第１サイズデータと第２サイズデータを「予め」受信する，及び「ＤＭＡ認識ラインを通じてＤＭＡ認識信号を転送する」との限定を解除するとともに，本願補正発明における「前記ＤＭＡ認識信号を受信したとき，前記第１ＤＭＡ要求信号に応答して前記ＤＭＡチャネルのデータラインを通じて第１サイズデータによって指示された第１量のデータを転送する処理段階」及び「前記ＤＭＡ認識信号を受信したとき，前記第２ＤＭＡ要求信号に応答して前記ＤＭＡチャネルのデータラインを通じて第２サイズデータによって指示された第２量のデータを転送する処理段階」のそれぞれについて，「前記ＤＭＡ認識信号を受信したとき，」データを転送するとの限定を解除するものである。 
　 
　そうすると，本願発明の構成要件を全て含み，さらに他の構成要件を付加したものに相当する本願補正発明が，前記「２．（５）判断」に記載したとおり，上記引用発明に基づいて，当業者が容易に発明をすることができたものであるから，本願発明も，同様の理由により，上記引用発明に基づいて，当業者が容易に発明をすることができたものである。 
　  
　  
５．むすび  
　  
　以上のとおり，本願発明は，上記引用発明に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。  
　  
　したがって，本願は，他の請求項について論及するまでもなく，拒絶すべきものである。  
　  
　  
　よって結論のとおり審決する。