【手続補正書】
【提出日】平成23年12月20日(2011.12.20)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
積層された複数の半導体チップを備える積層型半導体装置であって、
前記複数の半導体チップは、回路領域と、前記回路領域の素子と電気的に接続された第１のバンプと、前記回路領域の素子に電気的に接続されない第２のバンプとをそれぞれ有し、重なり合う前記半導体チップ間で対向する前記第１のバンプ同士、および、重なり合う前記半導体チップ間で対向する前記第２のバンプ同士が接合されている積層型半導体装置。
【請求項２】
前記複数の半導体チップはそれぞれ複数のＴＳＶ（Through Si Via）を備え、
前記第１のバンプおよび前記第２のバンプは、それぞれ前記ＴＳＶの先端に形成されている請求項１に記載の積層型半導体装置。
【請求項３】
前記半導体チップ上にメタルパターンを備え、
前記第２のバンプは、前記メタルパターン上に形成されている請求項１または２に記載の積層型半導体装置。
【請求項４】
前記メタルパターン上には、複数の前記第２のバンプが形成されており、
前記複数の第２のバンプは、少なくとも接合後において一体となり前記メタルパターン上で隙間の無い接合層を形成する請求項３に記載の積層型半導体装置。
【請求項５】
前記メタルパターンは、前記回路領域を閉じて囲むパターンである請求項３または４に記載の積層型半導体装置。
【請求項６】
前記メタルパターンは、前記半導体チップの外周部に接するパターンである請求項３ないし５のいずれか１項に記載の積層型半導体装置。
【請求項７】
前記メタルパターンは、前記半導体チップの外周部から離間したパターンである請求項３ないし５のいずれか１項に記載の積層型半導体装置。
【請求項８】
前記回路領域の発熱分布において、発熱の大きい領域に隣接する前記メタルパターンの幅は、発熱の小さい領域に隣接する前記メタルパターンの幅よりも大きい請求項３ないし７のいずれか１項に記載の積層型半導体装置。
【請求項９】
前記半導体チップは、複数の前記第１のバンプと複数の前記第２のバンプとを有し、前記第２のバンプの単位面積あたりの密度は、前記第１のバンプの単位あたりの密度より大きい請求項１ないし８のいずれか１項に記載の積層型半導体装置。
【請求項１０】
前記第１のバンプと前記第２のバンプはそれぞれ同一の材質である請求項１ないし９のいずれか１項に記載の積層型半導体装置。
【請求項１１】
前記第１のバンプと前記第２のバンプはそれぞれ同一の大きさである請求項１ないし１０のいずれか１項に記載の積層型半導体装置。
【請求項１２】
前記第１のバンプの直径と前記第２のバンプの直径は同一である請求項１ないし１１のいずれか１項に記載の積層型半導体装置。
【請求項１３】
前記半導体チップの表面からの前記第１のバンプの接合面の高さは、前記半導体チップの表面からの前記第２のバンプの接合面の高さと同一である請求項１ないし１２のいずれか１項に記載の積層型半導体装置。
【請求項１４】
前記半導体チップの表面からの前記第１のバンプの接合面の高さは、前記半導体チップの表面からの前記第２のバンプの接合面の高さよりも高い請求項１ないし１２のいずれか１項に記載の積層型半導体装置。
【請求項１５】
前記第１のバンプと前記第２のバンプとは、同一工程により形成される請求項１ないし１４のいずれか１項に記載の積層型半導体装置。
【請求項１６】
前記第２のバンプは、前記回路領域の外側に形成される請求項１ないし１５のいずれか１項に記載の積層型半導体装置。
【請求項１７】
積層した半導体チップ間にアンダーフィルが充填されている請求項１ないし１６のいずれか１項に記載の積層型半導体装置。
【請求項１８】
積層された前記複数の半導体チップのうち最外の前記半導体チップの少なくとも一面に接合されたヒートスプレッタを備える請求項１ないし１７のいずれか１項に記載の積層型半導体装置。
【請求項１９】
前記最外の半導体チップの前記第２のバンプが前記ヒートスプレッタに接合される請求項１８に記載の積層型半導体装置。
【請求項２０】
積層された複数の半導体チップを備える積層型半導体装置であって、
前記複数の半導体チップは、回路領域と、前記回路領域の素子に電気的に接続されたバンプとをそれぞれ有し、互いに重なり合った前記半導体チップ間で対向する前記バンプ同士が接合されており、
互いに重なり合った前記半導体チップの少なくとも一方には、重なり合う前記半導体チップ間の接合を補強する、前記半導体チップの前記少なくとも一方の表面の一部を露出した状態で予め定められた高さを有する凸部が設けられている積層型半導体装置。
【請求項２１】
前記凸部は、前記複数の半導体チップのそれぞれに設けられており、重なり合う前記半導体チップ間で対向する前記凸部同士が接合されている請求項２０に記載の積層型半導体装置。
【請求項２２】
前記凸部は、前記回路領域の素子に電気的に接続されていない請求項２０または２１に記載の積層型半導体装置。
【請求項２３】
前記複数の半導体チップはそれぞれ複数のＴＳＶ（Through Si Via）を備え、
前記バンプおよび前記凸部は、それぞれ前記ＴＳＶの先端に形成されている請求項２０から２２のいずれか一項に記載の積層型半導体装置。
【請求項２４】
前記半導体チップ上にメタルパターンを備え、
前記凸部は、前記メタルパターン上に形成されている請求項２０から２３のいずれか一項に記載の積層型半導体装置。
【請求項２５】
前記バンプと前記凸部とはそれぞれ同一の材質である請求項２０から２４のいずれか１項に記載の積層型半導体装置。
【請求項２６】
前記バンプと前記凸部とは、同一工程により形成される請求項２０から２５のいずれか１項に記載の積層型半導体装置。
【請求項２７】
回路領域を有する半導体チップに、前記回路領域の素子と電気的に接続された第１のバンプと、前記回路領域の素子とは電気的に接続されない第２のバンプとを形成するバンプ形成ステップと、
前記バンプ形成ステップを経た複数の前記半導体チップを積み重ね、対向する第１のバンプ同士、および対向する第２のバンプ同士を接合する積層ステップと、
を備える積層型半導体装置の製造方法。
【請求項２８】
前記半導体チップにＴＳＶ（Through Si Via）を形成するＴＳＶ形成ステップを更に備え、
前記バンプ形成ステップでは、前記第１のバンプおよび前記第２のバンプを、それぞれ前記ＴＳＶの先端に形成する請求項２７に記載の積層型半導体装置の製造方法。
【請求項２９】
前記半導体チップ上にメタルパターンを形成するメタルパターン形成ステップを更に備え、
前記バンプ形成ステップでは、前記第２のバンプを前記メタルパターン上に形成する請求項２７または２８に記載の積層型半導体装置の製造方法。
【請求項３０】
前記バンプ形成ステップでは、複数の前記第２のバンプを形成し、
前記複数の第２のバンプは、前記積層ステップにより一体となり、前記メタルパターン上で隙間の無い接合層を形成する請求項２９に記載の積層型半導体装置の製造方法。
【請求項３１】
前記メタルパターン形成ステップにより形成する前記メタルパターンは、前記回路領域を閉じて囲むパターンである請求項２９または３０に記載の積層型半導体装置の製造方法。
【請求項３２】
前記メタルパターン形成ステップにより形成する前記メタルパターンは、前記半導体チップの外周部に接するパターンである請求項２９ないし３１のいずれか１項に記載の積層型半導体装置の製造方法。
【請求項３３】
前記メタルパターン形成ステップにより形成する前記メタルパターンは、前記半導体チップの外周部に接しないパターンである請求項２９ないし３２のいずれか１項に記載の積層型半導体装置の製造方法。
【請求項３４】
前記回路領域の発熱分布において、発熱の大きい領域に隣接する前記メタルパターンの幅が、発熱の小さい領域に隣接する前記メタルパターンの幅よりも大きくなるように、前記バンプ形成ステップにより形成する請求項２９ないし３３のいずれか１項に記載の積層型半導体装置の製造方法。
【請求項３５】
前記バンプ形成ステップでは、複数の前記第１のバンプと複数の前記第２のバンプとを形成し、
前記バンプ形成ステップにより形成する前記複数の第２のバンプの単位面積あたりの密度は、前記複数の第１のバンプの単位あたりの密度より大きい請求項２７ないし３４のいずれか１項に記載の積層型半導体装置の製造方法。
【請求項３６】
前記バンプ形成ステップでは、前記第１のバンプと前記第２のバンプとをそれぞれ同一の材質で形成する請求項２９ないし３５のいずれか１項に記載の積層型半導体装置の製造方法。
【請求項３７】
前記バンプ形成ステップでは、前記第１のバンプと前記第２のバンプとをそれぞれ同一の大きさで形成する請求項２９ないし３６のいずれか１項に記載の積層型半導体装置の製造方法。
【請求項３８】
前記バンプ形成ステップでは、前記第１のバンプの直径と前記第２のバンプの直径が同一になるように形成する請求項２９ないし３７のいずれか１項に記載の積層型半導体装置の製造方法。
【請求項３９】
前記バンプ形成ステップでは、前記半導体チップの表面からの前記第１のバンプの接合面の高さが、前記半導体チップの表面からの前記第２のバンプの接合面の高さと同一になるように形成する請求項２９ないし３８のいずれか１項に記載の積層型半導体装置の製造方法。
【請求項４０】
前記バンプ形成ステップでは、前記半導体チップの表面からの前記第１のバンプの接合面の高さが、前記半導体チップの表面からの前記第２のバンプの接合面の高さよりも高くなるように形成する請求項２９ないし３８のいずれか１項に記載の積層型半導体装置の製造方法。
【請求項４１】
前記バンプ形成ステップでは、前記第１のバンプと前記第２のバンプとを同一工程で形成する請求項２９ないし４０のいずれか１項に記載の積層型半導体装置の製造方法。
【請求項４２】
前記バンプ形成ステップでは、前記第２のバンプを前記回路領域の外側に形成する請求項２９ないし４１のいずれか１項に記載の積層型半導体装置の製造方法。
【請求項４３】
前記積層ステップは、前記バンプ形成ステップを経た前記半導体チップが２次元的に複数配置された半導体基板を、積み重ねて接合する請求項２９ないし４２のいずれか１項に記載の積層型半導体装置の製造方法。
【請求項４４】
前記積層ステップは、２次元的に複数配置される半導体チップの境界に設けられた指標をアライメントマークとして位置合わせを行い、複数の半導体基板を積み重ねる請求項４３に記載の積層型半導体装置の製造方法。
【請求項４５】
積層した半導体チップ間をアンダーフィルで充填するアンダーフィル充填ステップを更に備える請求項２９ないし４４のいずれか１項に記載の積層型半導体装置の製造方法。
【請求項４６】
積層した半導体チップの最外面の少なくとも一面にヒートスプレッタを接合するヒートスプレッタ接合ステップを更に備える請求項２９ないし４５のいずれか１項に記載の積層型半導体装置の製造方法。
【請求項４７】
回路領域を有する半導体チップに、前記回路領域の素子と電気的に接続されたバンプを形成するバンプ形成ステップと、
前記バンプ形成ステップを経た複数の前記半導体チップを積み重ね、対向する前記バンプ同士を接合する積層ステップと、
互いに重なり合った前記半導体チップの少なくとも一方には、重なり合う前記半導体チップ間の接合を補強する、前記半導体チップの前記少なくとも一方の表面の一部を露出した状態で予め定められた高さを有する凸部を形成する凸部形成ステップと、
を有する積層型半導体装置の製造方法。
【請求項４８】
前記凸部形成ステップでは、前記複数の半導体チップのそれぞれに前記凸部を形成し、
前記積層ステップでは、重なり合う前記半導体チップ間で対向する前記凸部同士を接合する請求項４７に記載の積層型半導体装置の製造方法。
【請求項４９】
前記凸部は、前記回路領域の素子に電気的に接続されていない請求項４７または４８に記載の積層型半導体装置の製造方法。
【請求項５０】
前記半導体チップにＴＳＶ（Through Si Via）を形成するＴＳＶ形成ステップを更に備え、
前記バンプ形成ステップでは、前記バンプおよび前記凸部を、それぞれ前記ＴＳＶの先端に形成する請求項４７から４９のいずれか一項に記載の積層型半導体装置の製造方法。
【請求項５１】
前記半導体チップ上にメタルパターンを形成するメタルパターン形成ステップを更に備え、
前記バンプ形成ステップでは、前記凸部を前記メタルパターン上に形成する請求項４７から５０のいずれか一項に記載の積層型半導体装置の製造方法。
【請求項５２】
前記バンプ形成ステップおよび前記凸部形成ステップでは、前記バンプと前記凸部とをそれぞれ同一の材質で形成する請求項４７から５１のいずれか１項に記載の積層型半導体装置の製造方法。
【請求項５３】
前記凸部形成ステップでは、前記バンプ形成ステップと同一工程により前記凸部を形成する請求項４７から５２のいずれか１項に記載の積層型半導体装置の製造方法。
【請求項５４】
回路領域と、
前記回路領域の素子と電気的に接続された第１のバンプと、
前記回路領域の素子に電気的に接続されない第２のバンプと、をそれぞれ有する半導体基板であって、
他の半導体基板と積層されるときに、前記第１のバンプは、前記他の半導体基板に設けられた、前記他の半導体基板の前記回路領域の素子と電気的に接続された第１のバンプと接合され、前記第２のバンプは、前記他の半導体基板に設けられた、前記他の半導体基板の前記回路領域の素子と電気的に接続されない第２のバンプと接合される半導体基板。
【請求項５５】
複数のＴＳＶ（Through Si Via）をさらに備え、
前記第１のバンプおよび前記第２のバンプは、それぞれ前記ＴＳＶの先端に形成されている請求項５４に記載の半導体基板。
【請求項５６】
メタルパターンをさらに備え、
前記第２のバンプは、前記メタルパターン上に形成されている請求項５４または５５に記載の半導体基板。
【請求項５７】
前記メタルパターン上には、複数の前記第２のバンプが形成されており、
前記複数の第２のバンプは、少なくとも接合後において一体となり前記メタルパターン上で隙間の無い接合層を形成する請求項５６に記載の半導体基板。
【請求項５８】
前記メタルパターンは、前記回路領域を閉じて囲むパターンである請求項５６または５７に記載の半導体基板。
【請求項５９】
前記半導体基板は複数の半導体チップを含み、
前記メタルパターンは、前記半導体チップの外周部に接するパターンである請求項５６ないし５８のいずれか１項に記載の半導体基板。
【請求項６０】
前記半導体基板は複数の半導体チップを含み、
前記メタルパターンは、前記半導体チップの外周部から離間したパターンである請求項５６ないし５８のいずれか１項に記載の半導体基板。
【請求項６１】
前記回路領域の発熱分布において、発熱の大きい領域に隣接する前記メタルパターンの幅は、発熱の小さい領域に隣接する前記メタルパターンの幅よりも大きい請求項５６ないし６０のいずれか１項に記載の半導体基板。
【請求項６２】
前記半導体チップは、複数の前記第１のバンプと複数の前記第２のバンプとを有し、前記第２のバンプの単位面積あたりの密度は、前記第１のバンプの単位あたりの密度より大きい請求項５４ないし６１のいずれか１項に記載の半導体基板。
【請求項６３】
前記第１のバンプと前記第２のバンプはそれぞれ同一の材質である請求項５４ないし６２のいずれか１項に記載の半導体基板。
【請求項６４】
前記第１のバンプと前記第２のバンプはそれぞれ同一の大きさである請求項５４ないし６３のいずれか１項に記載の半導体基板。
【請求項６５】
前記第１のバンプの直径と前記第２のバンプの直径は同一である請求項５４ないし６４のいずれか１項に記載の半導体基板。
【請求項６６】
前記半導体チップの表面からの前記第１のバンプの接合面の高さは、前記半導体チップの表面からの前記第２のバンプの接合面の高さと同一である請求項５４ないし６５のいずれか１項に記載の半導体基板。
【請求項６７】
前記半導体チップの表面からの前記第１のバンプの接合面の高さは、前記半導体チップの表面からの前記第２のバンプの接合面の高さよりも高い請求項５４ないし６５のいずれか１項に記載の半導体基板。
【請求項６８】
前記第１のバンプと前記第２のバンプとは、同一工程により形成される請求項５４ないし６７のいずれか１項に記載の半導体基板。
【請求項６９】
前記第２のバンプは、前記回路領域の外側に形成される請求項５４ないし６８のいずれか１項に記載の半導体基板。
【請求項７０】
積層した半導体チップ間にアンダーフィルが充填される請求項５４ないし６９のいずれか１項に記載の半導体基板。
【請求項７１】
積層された前記複数の半導体チップのうち最外の前記半導体チップの少なくとも一面に接合されたヒートスプレッタを備える請求項５４ないし７０のいずれか１項に記載の半導体基板。
【請求項７２】
前記最外の半導体チップの前記第２のバンプが前記ヒートスプレッタに接合される請求項７１に記載の半導体基板。
【請求項７３】
回路領域と、
前記回路領域の素子に電気的に接続され、他の半導体基板の回路領域の素子に電気的に接続されたバンプと接合されるバンプと、
前記他の半導体基板と接合される表面の一部を露出した状態で予め定められた高さを有する凸部と
を備える半導体基板。
【請求項７４】
前記半導体基板は複数の半導体チップを含み、
前記凸部は、前記複数の半導体チップのそれぞれに設けられており、重なり合う前記半導体チップ間で対向する前記凸部同士が接合されている請求項７３に記載の半導体基板。
【請求項７５】
前記凸部は、前記回路領域の素子に電気的に接続されていない請求項７３または７４に記載の半導体基板。
【請求項７６】
複数のＴＳＶ（Through Si Via）をさらに備え、
前記バンプおよび前記凸部は、それぞれ前記ＴＳＶの先端に形成されている請求項７３から７５のいずれか一項に記載の半導体基板。
【請求項７７】
メタルパターンをさらに備え、
前記凸部は、前記メタルパターン上に形成されている請求項７３から７６のいずれか一項に記載の半導体基板。
【請求項７８】
前記バンプと前記凸部とはそれぞれ同一の材質である請求項７３から７７のいずれか１項に記載の半導体基板。
【請求項７９】
前記バンプと前記凸部とは、同一工程により形成される請求項７３から７８のいずれか１項に記載の半導体基板。