【事件の表示】
　平成１０年特許願第２６２１８１号「金属−金属容量装置及び作製法」拒絶査定不服審判事件〔平成１１年６月２２日出願公開、特開平１１−１６８１８９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１０年９月１７日（パリ条約に基づく優先権主張　１９９７年９月１７日、アメリカ合衆国）の出願であって、平成１８年６月５日付けで拒絶査定がなされ、これに対し、同年９月５日に拒絶査定に対する審判請求がなされるとともに、同年１０月３日付けで手続補正がなされ、その後、平成２０年１１月１１日付けで審尋がなされ、平成２１年３月１２日に回答書が提出されたものである。
　
第２．平成１８年１０月３日付けの手続補正についての却下の決定
［補正の却下の決定の結論］
　平成１８年１０月３日付けの手続補正を却下する。
　
［理由］
１．補正の内容
　平成１８年１０月３日付けの手続補正（以下、「本件補正」という。）は、補正前の特許請求の範囲の請求項１ないし１４を、補正後の特許請求の範囲の請求項１ないし１０と補正するものであり、その内容は以下のとおりである。
（補正事項ａ）
　補正前の請求項１ないし３、及び１３を削除すること。
　
（補正事項ｂ）
　補正前の請求項４ないし７を、独立請求項形式とし、補正後の請求項１ないし４と補正すること。
　
（補正事項ｃ）
　補正前の請求項８の
　「【請求項８】　上に形成された少なくとも１つのトランジスタを有する基板；
　前記基板及び前記トランジスタ上に形成され、上部表面を有する少なくとも１つの平坦化された酸化物層；
　前記平坦化された酸化物層内に形成された少なくとも１つのパターン形成された金属領域（Ｍ１）；及び
　前記平坦化された酸化物層内の、前記パターン形成された金属領域（Ｍ１）及び前記上部表面間に形成される、少なくとも１つの容量を含み、
　前記少なくとも１つの平坦化された酸化物層は、基板上に形成された第１の平坦化された酸化物層（Ｄ１）、前記第１の平坦化された酸化物層上に形成された第２の平坦化された酸化物層（Ｄ２）、前記第２の平坦化された酸化物層上に形成された第３の平坦化された酸化物層（Ｄ３）、および前記第３の平坦化された酸化物層上に形成された第４の平坦化された酸化物層（Ｄ４）からなり、前記パターン形成された金属領域（Ｍ１）は前記第１の平坦化された酸化物層（Ｄ１）と前記第２の平坦化された酸化物層（Ｄ２）の間に形成されており、さらに、前記容量は前記第２の平坦化された酸化物層（Ｄ２）上に直接的に、および前記第２の平坦化された酸化物層（Ｄ２）と前記第３の平坦化された酸化物層（Ｄ３）の間に形成されている、ダイナミックランダムアクセスメモリデバイス。」
　
　を、補正後の請求項５の
　「【請求項５】　上に形成された少なくとも１つのトランジスタを有する基板；
　前記基板及び前記トランジスタ上に形成され、上部表面を有する少なくとも１つの平坦化された酸化物層；
　前記平坦化された酸化物層内に形成された少なくとも１つのパターン形成された金属領域（Ｍ１）；及び
　前記平坦化された酸化物層内の、前記パターン形成された金属領域（Ｍ１）及び前記上部表面間に形成される、少なくとも１つの溝型容量を含み、
　前記少なくとも１つの平坦化された酸化物層は、基板上に形成された第１の平坦化された酸化物層（Ｄ１）、前記第１の平坦化された酸化物層上に形成された第２の平坦化された酸化物層（Ｄ２）、前記第２の平坦化された酸化物層上に形成された第３の平坦化された酸化物層（Ｄ３）、および前記第３の平坦化された酸化物層上に形成された第４の平坦化された酸化物層（Ｄ４）からなり、前記パターン形成された金属領域（Ｍ１）は前記第１の平坦化された酸化物層（Ｄ１）と前記第２の平坦化された酸化物層（Ｄ２）の間に形成されており、さらに、前記溝型容量は前記第２の平坦化された酸化物層（Ｄ２）内に形成されている第１の容量部分および前記第２の平坦化された酸化物層（Ｄ２）と前記第３の平坦化された酸化物層（Ｄ３）の間に形成されている少なくとも１つの第２の容量部分を有するダイナミックランダムアクセスメモリデバイス。」
　
　と補正すること。
　
（補正事項ｄ）
　補正前の請求項９、１０、１１、１２、及び１４を、各々補正後の請求項６、７、８、９、及び１０と補正すること。
　
２．補正の目的の適否及び新規事項の追加の有無についての検討
（１）補正事項ａ及びｂについて
　補正事項ａについての補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下、単に「特許法第１７条の２第４項」という。）第１号に掲げる請求項の削除を目的とするものに該当する。また、補正事項ｂについての補正は、補正事項ａについての補正により補正前の請求項１ないし３、及び１３が削除されたことに伴い、補正前の請求項３の従属請求項形式、又は補正前の請求項１の従属請求項形式で記載されていた補正前の請求項４ないし７を独立請求項形式としたものであるから、請求項ａについての補正と同様、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。
　また、補正事項ａ及びｂについての補正が、本願の願書に最初に添付した明細書又は図面（以下、本願の願書に最初に添付した明細書及び図面を各々「当初明細書」及び「当初図面」といい、これらをまとめて「当初明細書等」という。）に記載された事項の範囲内においてなされたものであることは明らかであるから、当該補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下、単に「特許法第１７条の２第３項」という。）に規定する要件を満たすものである。
　
（２）補正事項ｃについて
（２−１）補正事項ｃについての補正の内容を整理すると、以下の２つに分解できるから、分解された各補正事項について検討する。
（補正事項ｃ−１）
　補正前の請求項８の「容量」を、補正後の請求項５の「溝型容量」と補正すること。）
（補正事項ｃ−２）
　補正前の請求項８の「前記容量は前記第２の平坦化された酸化物層（Ｄ２）上に直接的に、および前記第２の平坦化された酸化物層（Ｄ２）と前記第３の平坦化された酸化物層（Ｄ３）の間に形成されている、」を、補正後の請求項５の「前記溝型容量は前記第２の平坦化された酸化物層（Ｄ２）内に形成されている第１の容量部分および前記第２の平坦化された酸化物層（Ｄ２）と前記第３の平坦化された酸化物層（Ｄ３）の間に形成されている少なくとも１つの第２の容量部分を有する」と補正すること。
　
（２−２）補正事項ｃ−１について
　補正事項ｃ−１についての補正は、補正前の請求項８に係る発明の発明特定事項である「容量」について、「溝型」のものであるという技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、「溝型」の「容量」については、当初明細書の００３６段落ないし００４０段落、及び当初図面の図５ａないし８に記載されているから、当該補正は、当初明細書等に記載された事項の範囲内においてなされたものであり、特許法第１７条の２第３項に規定する要件を満たすものである。
　
（２−３）補正事項ｃ−２について
　補正事項ｃ−２についての補正は、実質的にみて、補正前の請求項８に係る発明に対して、「前記容量は前記第２の平坦化された酸化物層（Ｄ２）上に直接的に」「形成されている」という発明特定事項を削除し、新たに「前記溝型容量は前記第２の平坦化された酸化物層（Ｄ２）内に形成されている第１の容量部分および前記第２の平坦化された酸化物層（Ｄ２）と前記第３の平坦化された酸化物層（Ｄ３）の間に形成されている少なくとも１つの第２の容量部分を有する」という発明特定事項を追加したものであると認められるが、このうちの発明特定事項を削除する補正は、特許法第１７条の２第４項の各号に掲げるいずれの事項を目的とするものにも該当しない。
　したがって、補正事項ｃ−２についての補正は特許法第１７条の２第４項に規定する要件を満たしていない。
　
（３）補正事項ｄ
　補正事項ｄについての補正による補正後の請求項６ないし１０は、いずれも補正後の請求項５を引用するものであるから、補正事項ｄについての補正は、補正事項ｃ−２についての補正と同様、特許法第１７条の２第４項の各号に掲げるいずれの事項を目的とするものにも該当せず、特許法第１７条の２第４項に規定する要件を満たしていない。
　
（４）補正の目的の適否及び新規事項の追加の有無についてのまとめ
　本件補正は、特許法第１７条の２第４項に規定する要件を満たしていない補正を含むものであるから、特許法第１７条の２第４項に規定する要件を満たしていない。
　
３．独立特許要件についての検討
（１）検討の前提
　上記２．において検討したとおり、本件補正は特許法第１７条の２第４項に規定する要件を満たしていないが、仮に、本件補正が、平成２１年３月１２日に提出された回答書において請求人が主張しているとおり、適法な補正であり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものであった場合において、補正後の特許請求の範囲に記載された事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき、一応検討する。
　
（２）補正後の発明
　本件補正による補正後の請求項１ないし１０に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その請求項１ないし１０に記載された事項により特定されるとおりのものであり、そのうちの請求項５に係る発明（以下、「補正後の発明」という。）は、請求項５に記載された事項により特定される以下のとおりのものである。
　
　「【請求項５】　上に形成された少なくとも１つのトランジスタを有する基板；
　前記基板及び前記トランジスタ上に形成され、上部表面を有する少なくとも１つの平坦化された酸化物層；
　前記平坦化された酸化物層内に形成された少なくとも１つのパターン形成された金属領域（Ｍ１）；及び
　前記平坦化された酸化物層内の、前記パターン形成された金属領域（Ｍ１）及び前記上部表面間に形成される、少なくとも１つの溝型容量を含み、
　前記少なくとも１つの平坦化された酸化物層は、基板上に形成された第１の平坦化された酸化物層（Ｄ１）、前記第１の平坦化された酸化物層上に形成された第２の平坦化された酸化物層（Ｄ２）、前記第２の平坦化された酸化物層上に形成された第３の平坦化された酸化物層（Ｄ３）、および前記第３の平坦化された酸化物層上に形成された第４の平坦化された酸化物層（Ｄ４）からなり、前記パターン形成された金属領域（Ｍ１）は前記第１の平坦化された酸化物層（Ｄ１）と前記第２の平坦化された酸化物層（Ｄ２）の間に形成されており、さらに、前記溝型容量は前記第２の平坦化された酸化物層（Ｄ２）内に形成されている第１の容量部分および前記第２の平坦化された酸化物層（Ｄ２）と前記第３の平坦化された酸化物層（Ｄ３）の間に形成されている少なくとも１つの第２の容量部分を有するダイナミックランダムアクセスメモリデバイス。」
　
（３）刊行物に記載された発明
（３−１）刊行物１：特開平９−１６２３７０号公報
（３−１−１）それに対して、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において提示された特開平９−１６２３７０号公報（以下、「刊行物１」という。）には、図１ないし６、１８及び１９とともに、以下の事項が記載されている。
　「【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装置およびその製造方法に関する。」
　「【０００９】本発明の目的は、製造工程の簡略化ができるＤＲＡＭを有する半導体集積回路装置およびその製造方法を提供することにある。」
　「【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、重複説明は省略する。
【００１４】（実施の形態１）図１〜図６は、本発明の一実施の形態である半導体集積回路装置の製造方法を示す断面図である。
【００１５】本実施の形態の半導体集積回路装置は、ＣＯＢ型メモリセルを備えているＤＲＡＭを有するものであり、図１〜図６において、図の左側は複数個のメモリセルが配置されているメモリアレイの領域の一部を示し、右側はメモリアレイの領域の周辺に配置されている周辺回路の領域の一部を示している。
【００１６】本実施の形態のＤＲＡＭを有する半導体集積回路装置の製造方法を説明する。
【００１７】まず、図１に示すように、例えば単結晶シリコンからなるｐ型の半導体基板１にｎ型のウエルとｐ型のウエル（図示を省略）を形成した後、半導体基板１の表面の選択的な領域を熱酸化して素子分離用のフィールド絶縁膜２を形成する。
【００１８】次に、半導体基板１の表面に例えば酸化シリコン膜などからなるゲート絶縁膜３を形成した後、ゲート絶縁膜３およびフィールド絶縁膜２の表面における選択的な領域にゲート電極４を形成する。
【００１９】この場合、ゲート電極４の製造工程と同一工程によりフィールド絶縁膜２の上に配線を形成している。
【００２０】また、ゲート電極４は、ファーストゲートとしてのゲート電極となっていると共にＤＲＡＭのワード線（ワードライン；ＷＬ）となっている。
【００２１】次に、半導体基板１の表面の選択的な領域にイオン注入したｎ型の不純物を熱拡散してｎチャネルＭＯＳＦＥＴのソースおよびドレインとなるｎ型の半導体領域５を形成する。
【００２２】次に、半導体基板１の表面の選択的な領域にイオン注入したｐ型の不純物を熱拡散してｐチャネルＭＯＳＦＥＴのソースおよびドレインとなるｐ型の半導体領域（図示を省略）を形成する。
【００２３】次に、ゲート電極４の表面に例えば酸化シリコン膜などの絶縁膜６を形成した後、ゲート電極４の側壁に例えば酸化シリコン膜などの側壁絶縁膜７を形成する。
【００２４】次に、半導体基板１の上に絶縁膜８を形成する。
【００２５】絶縁膜８は、例えば酸化シリコン膜、ＰＳＧ（Phospho Silicate Glass）膜、ＢＰＳＧ（Boro Phospho Silicate Glass)膜またはＳＯＧ（Spin On Glass)膜などを使用し、表面研磨を行いその表面を平坦化処理する。平坦化処理は、絶縁膜８の表面を例えばエッチバック法または化学的機械研磨（ＣＭＰ）法により平坦にする態様を採用することができる。
【００２６】次に、フォトリソグラフィ技術および選択エッチング技術を用いて、絶縁膜８の選択的な領域にスルーホール９を形成する。
【００２７】次に、スルーホール９に例えば導電性多結晶シリコン膜などの導電性材料を埋め込んでスルーホール用導電層１０を形成する。
【００２８】この場合、スルーホール用導電層１０は例えばｎ型の不純物が含有されている導電性多結晶シリコン膜とし、ｎ型の半導体領域５と同一の導電型のコンタクト電極としている。
【００２９】次に、半導体基板１の上に第１の配線となるＤＲＡＭのビット線（ビットライン；ＢＬ）１１を形成する。
【００３０】ビット線１１は、導電性多結晶シリコン膜１１ａとＷＳｉ２膜１１ｂとの積層膜を使用している。
【００３１】次に、半導体基板１の上に絶縁膜１２を形成する。絶縁膜１２は、例えば酸化シリコン膜、ＰＳＧ膜、ＢＰＳＧ膜またはＳＯＧ膜などを使用し、表面研磨を行いその表面を平坦化処理する。
【００３２】平坦化処理は、絶縁膜１２の表面を例えばエッチバック法または化学的機械研磨（ＣＭＰ）法により平坦にする態様を採用することができる。
【００３３】なお、前述した製造工程において、ＭＯＳＦＥＴはシングルドレインとしているが、ダブルドレインとすることもできる。
【００３４】次に、図２に示すように、半導体基板１の上にフォトレジスト膜１５を形成した後、フォトリソグラフィ技術および選択エッチング技術を用いて、絶縁膜１２およびその下部の絶縁膜８の選択的な領域にスルーホール１３およびスルーホール１４を形成する。
【００３５】この、スルーホール１３は、メモリアレイの領域におけるＤＲＡＭの情報蓄積用容量素子であるキャパシタを形成する領域に形成される。また、スルーホール１４は、周辺回路の領域に形成される。
【００３６】次に、図３に示すように、Ｔｉ膜の上にＴｉＮ膜を積層した導電膜１６を堆積した後、その上に導電性多結晶シリコン膜１７を堆積する。
【００３７】次に、図４に示すように、半導体基板１の上にフォトレジスト膜１８を形成した後、フォトリソグラフィ技術および選択エッチング技術を用いて、導電性多結晶シリコン膜１７およびその下部の導電膜１６を選択的に取り除くことにより、メモリアレイの領域にＣＯＢ型メモリセルのキャパシタのストレージ・ノード（蓄積電極）となる下部電極１９を形成すると共に、周辺回路の領域に周辺回路用の配線２０を同一工程により同時に形成する。
【００３８】なお、キャパシタの下部電極１９は、導電膜１６と導電性多結晶シリコン膜１７との積層構造以外に、導電性多結晶シリコン膜、高融点金属膜、シリサイド膜または金属膜を組み合わせて形成した配線の態様とすることもできる。
【００３９】この場合、高融点金属膜としては、Ｔｉ膜、タングステン膜またはタンタル膜などを使用することができる。また、シリサイド膜としては、チタンシリサイド膜、タングステンシリサイド膜、タンタルシリサイド膜または白金シリサイド膜などを使用することができる。さらに、金属膜としては、白金膜、金膜またはアルミニウム膜などを使用することができる。
【００４０】次に、図５に示すように、キャパシタの下部電極１９を含む半導体基板１の上にキャパシタの誘電体膜となる絶縁膜２１を堆積する。絶縁膜２１は、例えば窒化シリコン膜またはＰＺＴ（チタン酸ジルコン酸鉛）などを堆積することにより、形成する。
【００４１】次に、半導体基板１の上にキャパシタのプレート電極となる上部電極２２を形成する。
【００４２】キャパシタの上部電極２２は、半導体基板１の上に例えばリンなどの不純物が含有されている導電性多結晶シリコン膜をＣＶＤ法により堆積した後、フォトリソグラフィ技術および選択エッチング技術を用いてパターン化することにより形成する。この場合、絶縁膜２１における不要な領域も同一工程により取り除いている。
【００４３】次に、図６に示すように、半導体基板１の上に層間絶縁膜としての絶縁膜２３を形成する。
【００４４】絶縁膜２３は、例えば酸化シリコン膜をＣＶＤ法により形成した後、回転塗布法によりＳＯＧ膜を形成し、その表面にＣＶＤ法により酸化シリコン膜を形成した後、表面研磨を行いその表面を平坦化処理することにより形成する。平坦化処理は、絶縁膜２３の表面を例えばエッチバック法または化学的機械研磨（ＣＭＰ）法により平坦にする態様を採用することができる。
【００４５】次に、フォトリソグラフィ技術および選択エッチング技術を用いて、メモリセルの領域における絶縁膜２３にスルーホール２４を形成すると共に、周辺回路の領域における絶縁膜２３にスルーホール２５を形成する。
【００４６】次に、半導体基板１の上に配線２６を形成する。
【００４７】配線２６は、例えばＴｉＮ膜を形成した後、その上にアルミニウム膜を形成し、その上にＴｉＮ膜を形成した後、フォトリソグラフィ技術および選択エッチング技術を用いて、それらの膜をパターニングして形成する。
【００４８】この場合、周辺回路の領域におけるスルーホール２５の下部に配線２０が形成されていることにより、スルーホール２５の深さが浅くなるので、この領域の配線２６におけるスルーホール用導電層を確実に配線２０と接触させることができる。
【００４９】次に、半導体基板１の上に必要に応じて多層配線を形成した後、その上にパッシベーション膜（図示を省略）を形成することにより、半導体集積回路装置の製造工程を終了する。
【００５０】前記した本実施の形態の半導体集積回路装置の製造方法では、ＤＲＡＭのメモリセルにおける情報蓄積用容量素子であるキャパシタの下部電極１９と周辺回路の配線２０とを同一工程により同時に形成している。
【００５１】また、メモリアレイの領域におけるキャパシタの下部電極１９を形成する領域の下部のスルーホール１３と周辺回路の領域の配線２０を形成する領域の下部のスルーホール１４とを同一工程により同時に形成している。
【００５２】さらに、メモリアレイの領域におけるキャパシタの上部電極２２の上の配線２６を形成する領域の下部のスルーホール２４と周辺回路の領域における配線２６を形成する領域の下部のスルーホール２５とを同一工程により同時に形成している。
【００５３】したがって、メモリアレイの領域におけるキャパシタの下部電極１９などの配線と周辺回路の領域における配線２０を同一工程により同時に形成できることにより、製造工程が簡略化できると共に製造時間が短縮化できるので、低スループットでしかも高い製造歩留りをもって高性能な半導体集積回路装置を製作できる。
【００５４】また、前記した本実施の形態の製造方法では、周辺回路の領域における配線２６と半導体基板１における半導体領域５とを電気接続する場合に、その領域に配線２０をＤＲＡＭのメモリセルにおける情報蓄積用容量素子であるキャパシタの下部電極１９と同一工程により同時に形成している。
【００５５】したがって、周辺回路の領域における配線２６と半導体基板１における半導体領域５とを１個のスルーホールを設けてそれに埋め込んだスルーホール用導電層により電気接続する場合に比較して、配線２６の下部のスルーホール２５の深さが浅くなり、アスペクト比を小さくすることができる。
【００５６】その結果、スルーホール２５のバラツキが小さくなり微細加工をもってスルーホール２５が形成できると共に容易な製造工程を用いてこの領域の配線２６におけるスルーホール用導電層を確実に配線２０と接触させることができることにより、高性能でしかも高信頼度のスルーホール用導電層を有する配線２６とすることができる。」
　「【００８８】（実施の形態５）図１８，図１９は、本発明の他の実施の形態である半導体集積回路装置の製造工程を示す断面図である。なお、本実施の形態５の製造方法では、前記実施の形態１および４と同様な製造工程については、その説明は省略する。
【００８９】図１８に示すように、本実施の形態５の半導体基板１は、周辺回路を形成する領域に半導体基板１と同一導電型のｐ型のウエル１ａとｎ型のウエル１ｂとが形成されており、キャパシタの下部電極１９の下部に形成するスルーホール１３と周辺回路のｎ型のウエル１ｂの上に形成するスルーホール１４とをフォトリソグラフィ技術および選択エッチング技術を用いて絶縁膜１２およびその下部の絶縁膜８の選択的な領域に同一工程により同時に形成する。
【００９０】この場合、スルーホール１３の下部の半導体領域とスルーホール１４の下部のウエル１ｂとは、同一導電型（ｎ型）となっている。
【００９１】次に、プラグ埋め込み法により、スルーホール１３とスルーホール１４に例えば導電性多結晶シリコンを材料としているスルーホール用導電層３４を形成する。
【００９２】次に、図１９に示すように、周辺回路のウエル１ｂの上にスルーホール３１を形成する。
【００９３】次に、半導体基板１の上に白金シリサイド膜３２を形成した後、その白金シリサイド膜３２の上に白金膜２８を堆積する。
【００９４】次に、フォトリソグラフィ技術および選択エッチング技術を用いて、白金膜２８、その下部の白金シリサイド膜３２を選択的に取り除くことにより、メモリアレイの領域にキャパシタの下部電極１９を形成すると共に、周辺回路の領域に周辺回路用の配線２０と配線３３とを形成する。
【００９５】次に、前記実施の形態１と同様な製造工程を用いて、ＤＲＡＭのキャパシタなどを形成する。
【００９６】このように、本実施の形態５では、ＤＲＡＭのメモリセルにおける情報蓄積用容量素子であるキャパシタの下部電極１９の下部のスルーホール１３と周辺回路の配線２０の下部のスルーホール１４とを同一工程により同時に形成している。
【００９７】また、ＤＲＡＭのメモリセルにおける情報蓄積用容量素子であるキャパシタの下部電極１９の下部のスルーホール１３と周辺回路の配線の下部のスルーホール１４とに同一工程によりスルーホール用導電層３４を同時に形成している。
【００９８】さらに、ＤＲＡＭのメモリセルにおける情報蓄積用容量素子であるキャパシタの下部電極１９と周辺回路の配線２０および配線３３とを同一のフォトエッチング工程により同時にパターン化している。
【００９９】したがって、本実施の形態５によれば、前記実施の形態１とほぼ同様の効果を達成することができる。」
　
（３−１−２）
　ここにおいて、「実施の形態５」により製造された図１９に記載された半導体集積回路装置について注目すると、「半導体基板１」には、「ｎチャネルＭＯＳＦＥＴ」が形成されていることは明らかである。
　また、「絶縁膜８」、「絶縁膜１２」、及び「絶縁膜２３」という３層の「絶縁膜」は、いずれも「半導体基板１」及び「ｎチャネルＭＯＳＦＥＴ」上に形成され、「例えば酸化シリコン膜」を用い、「表面を平坦化処理する」ことにより形成されたものである。
　また、図１９において、「スルーホール用導電層１０」の上に存在する「ビット線１１」は、「絶縁層８」と「絶縁層１２」の間に形成されていることが明らかである。そして、当該「ビット線１１」と「ＤＲＡＭのメモリセルにおける情報蓄積用容量素子であるキャパシタ」との位置関係についてみると、「ＤＲＡＭのメモリセルにおける情報蓄積用容量素子であるキャパシタ」は、３層の「絶縁膜」内において、「スルーホール用導電層１０」の上に存在する「ビット線１１」よりも浅く、３層の「絶縁膜」の上部表面よりも深い場所に形成されていることは明らかである。
　
　したがって、刊行物１には、以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
　「ｎチャネルＭＯＳＦＥＴが形成された半導体基板１、
　前記半導体基板１及び前記ｎチャネルＭＯＳＦＥＴ上に形成され、酸化シリコン膜を用い、表面を平坦化処理することにより形成された３層の絶縁膜、
　前記３層の絶縁膜内に形成されたスルーホール用導電層１０の上に存在するビット線１１、及び
　前記３層の絶縁膜内の、前記ビット線１１よりも浅く、前記３層の絶縁膜の表面よりも深い位置に形成されるＤＲＡＭのメモリセルにおける情報蓄積用容量素子であるキャパシタを含み、
　前記３層の絶縁膜は、半導体基板１上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜８、前記絶縁膜８上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜１２、前記絶縁膜１２上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜２３からなり、前記ビット線１１は前記絶縁膜８と前記絶縁膜１２の間に形成されており、前記キャパシタは、前記絶縁膜１２と前記絶縁膜２３との間に形成されているＤＲＡＭを有する半導体集積回路装置。」
　
（３−２）刊行物２：特開平９−５１０３８号公報
　また、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において提示された特開平９−５１０３８号公報（以下、「刊行物２」という。）には、図５とともに、以下の事項が記載されている。
　「【０００１】
【発明の属する技術分野】この発明は、ＤＲＡＭ(Dynamic Randam Access Memory)等の半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置はますます高密度・高速化が進み、ＤＲＡＭのプロセスも工程数が多く複雑で、製造が難しくなってきている。高密度・高速化が進むに従って、簡単な製造方法で歩留まりが高くコストの安いデバイスをどのように生産するかが非常に重要な問題となってきている。
【０００３】図５に従来のＤＲＡＭの一例として、例えば、日刊工業新聞社発行の小林稔氏らによる「ＶＬＳＩプロセス技術」に述べられたものを示す。図５において、１はＰ型半導体基板であり、２はＬＯＣＯＳ酸化により形成された分離酸化膜である。３はゲート酸化膜、４はポリシリコン（多結晶シリコン）からなるゲート電極である。５はＣＶＤ(Chemical Vapor Deposition) 法によって形成された酸化膜である。
【０００４】６ａ，６ｂは各々メモリセルのＭＯＳトランジスタのソース，ドレインであり、それぞれＮ型半導体領域からなる。７はサイドウォール膜としてＣＶＤ法によって形成された酸化膜である。８ａはメモリセルのビット線、８ｂは不良メモリセルを救済する冗長ヒューズであり、それぞれタングステン（Ｗ）ポリサイドからなる導電性膜で構成されている。
【０００５】９はＣＶＤ法によって形成された酸化膜である。１０は減圧ＣＶＤ法で形成されたポリシリコンでストレージノードを形成している。１１は減圧ＣＶＤ法で形成されたポリシリコンでセルプレートを形成している。なお、図５では示していないが、ストレージノード１０とセルプレート１１の間にはキャパシタの容量絶縁膜としてＯＮＯ膜が形成されている。
【０００６】１２はＣＶＤ法によって形成された酸化膜である。１３は１層目のアルミニウム（以下Ａｌと記す）電極配線である。１４はＳＯＧ(Spin On Glass) 法あるいはエッチバック法等で形成された酸化膜である。１５は２層目のＡｌ電極配線である。１６は保護膜としてプラズマＣＶＤ法で形成された窒化シリコン膜である。１７は冗長ヒューズ８ｂ上に形成された開口部である。」
　
（３−３）刊行物３：特開平５−２１８３３４号公報
　また、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において提示された特開平５−２１８３３４号公報（以下、「刊行物３」という。）には、図１ないし２２とともに、以下の事項が記載されている。
　「【０００１】
【産業上の利用分野】本発明は半導体技術、具体的にはＤＲＡＭ用セルキャパシタに関するものである。」
　「【００１４】第１および第２態様のいずれも、ＤＲＡＭデバイスの垂直部分が記憶セルとして利用でき、したがって水平方向のダイスペースを最大化でき、またコンタクトに先立つスタックキャパシタの高さを低減できる。」
　「【００１８】この発明の工程を図１乃至２２に示す。図１乃至８は本発明の両実施態様に関する。図９乃至１４は第１実施態様を、図１５乃至２２は第２実施態様を示す。
【００１９】図１は公知ＬＯＣＯＳ（シリコン局部酸化）または特殊ＬＯＣＯＳ工程後の二つのイン・プロセスＤＲＡＭセルの断面図であり、シリコン基板３上に実質的平坦なフィールド酸化膜領域１（修飾ＬＯＣＯＳ法による）および予定活性区域２（フィールド酸化膜で覆われていない基板区域）が創られている。このフィールド酸化膜の形成は、シリコン酸化膜から成る熱成長誘電層４の形成後に行なう。図示したセルは多くのセル中の二つを示し、これらのセルは同時に作り、かつ一つのメモリアレイを構成する。フィールド酸化膜領域１および誘電層４を創った後、導電的にドーピングした第１ポリシリコン層１０、金属シリサイド層（ＷＳｉＸ）１５、酸化膜層１６、および厚手窒化膜２０を形成させる。この厚手窒化膜２０は記憶ノード埋め込みコンタクトエッチ期間中はエッチストップとして機能し、自己整合を可能にする。これらの層はパターニングしエッチングしてワード線２１およびＮ−チャネル（ＮＣＨ）ＦＥＴ２２を形成させる。ポリシリコン層１０はＦＥＴのゲート領域を形成し、軽くドーピングしたソース／ドレイン領域２５から誘電層４により絶縁されている。軽くドーピングした領域２５はリン打ち込みにより創る。膜形成、緻密化およびシリコン二酸化膜スペーサ層の反応性イオンエッチ（ＲＩＥ）により主スペーサ３５を創り、激しくドーピングしたソース／ドレイン領域を創るのに用いるヒ素打ち込みに代替する。主スペーサ３５は、引続くディジット線およびキャパシタ成形からワード線およびＦＥＴを隔離する。同時にワード線を周囲コンタクトに接続する。この周囲コンタクトはアレイ端部に位置させ、周囲回路との電気的連絡を可能にさせる。
【００２０】ＲＩＥエッチ後、パンチスルー改良打ち込みによりてＶＧａｔｅがゼロボルト（ＢＶＤＳＳ）時のドレインのソースへの放電開始電圧を改良し、またサブしきい（subthreshold）漏れを減少させる。ゲート酸化膜４はそのまま残し、フィールド酸化膜はエッチングしない。
【００２１】上記のようなＦＥＴ２２およびワード線２１の形成は好ましいことであるが他の成形法でもよく、いずれも有効である。次の工程はこの発明の記憶キャパシタを創るための好ましい代表的実施態様を示したものである。
【００２２】図２では、アンドープド酸化膜４０で示すコンフォーマル層をブランケット形成して記憶ノード区域を満たし、かつＦＥＴ２２およびワード線２１上に重ねる。この酸化膜はドーピングせず、酸化膜４０から基板のドーピング領域へのドーパントの拡散を最小限に抑制する。この酸化膜は均一な高さを得るために平坦化する。
【００２３】図３では、フォトレジストディジット線コンタクト４５をエッチングマスクとして用い、埋め込みディジット線を成形するための開口５０を創る。窒化膜２０および主スペーサ３５は開口５０の形成に用いるＲＩＥ酸化からトランジスタポリシリコン層１０を保護する。窒化膜２０および主スペーサ３５による保護は開口の自己整合のために有効である。
【００２４】図４では、図３に示すフォトレジストは除かれており、かつ既設構造物をポリシリコン５５で示すブランケット形成物で覆い、一方ポリシリコン５５はＷＳｉＸまたはＴｉＮから成るストラッピング材料６０で示すブランケット形成物で覆う。ディジット線として区画される区域はフォトレジスト６５でマスクする。
【００２５】図５では、アンマスクドポリシリコン５５およびストラッピング材料６０をＲＩＥエッチして記憶ノード区域７０上およびワード線２１の頂部から除去する。エッチング後に残留するポリシリコン５５およびストラッピング材料６０がディジット線６６を区画する。このストラッピング材料６０の抵抗はポリシリコン層５５の抵抗に較べて比較的低い。ストラッピング材料の抵抗が一層低いことに起因してディジット線６６の総体的抵抗が減少する。その結果、ディジット線は周囲コンタクトと接続できるようになる。この周囲コンタクトをアレイ端部に位置させれば、周囲回路との電気的連絡が可能になる。
【００２６】図４に示すフォトレジスト６５は取り除く。ホウリン酸シリケートガラス（ＢＰＳＧ）酸化膜７５から成る厚手ドープド層（７５）を図５の構造物上に重ねてブランケット形成する。この厚手酸化膜層７５は、タングステンとＴｉＮとから成るコアの所望の高さまで形成させる。平坦化後、機械的または化学的の何れかの手法により、厚手酸化膜７５をフォトレジストパターン８０でマスクして既設構造物に対する予定開口部を区画する。この厚手酸化膜７５の平坦化によりビット線ストリンガーは除去される。フォトレジストパターン８０は周囲コンタクト用コンタクト層パターンとしても利用できるので、これにより埋め込まれたコンタクトマスクの一つを除去する。この場合、開口部もまたＤＲＡＭデバイスの周囲でエッチングする。
【００２７】図６では、酸化膜層４０および７５をＲＩＥエッチして開口８１を形成させ、基板のコンタクト区域８２を露出させる。続いて図５のフォトレジスト８０を除去する。
【００２８】第７図は、ＴｉＮ膜８５の形成後、タングステンフィル（充填）膜９０の形成が行なわれている。
【００２９】ＴｉＮはＮ＋接合およびタングステン間の拡散障壁を提供する拡散障壁金属である。同時にＴｉＮは、基板のコンタクト区域に損傷を与えることなく低いコンタクト抵抗を与える。最初にＴｉＮ８５を形成させるが、その理由は、このものは均一に平坦に分散して既設区域と接触するので、引続くタングステンフィル９０のための優れたコンタクト媒体になるからである。またＴｉＮは、基板コンタクト区域８２とタングステンとの間の電気的連絡を可能にする。ＴｉＮは同様な性質を有する他の拡散障壁材料で代替することもできる。典型的な厚さは５００乃至１０００Åである。
【００３０】タングステンは高度に導電性の耐火性金属であり、６００乃至８００℃の高温に耐える。この耐火性は引続いて形成させるポリシリコンのために必要である。ポリシリコンの形成は６５０℃近辺が普通である。タングステンはＷＳｉx 、チタン、およびチタンシリサイド等の他の耐火性金属で代替できる。技術が進歩するにつれて、タングステン形成に引続く工程は一層高温もしくは一層低温で実施されることが予想される。この温度パラメータが耐火性金属の性能を決めるので、当該工程の良否の指標になる。したがって温度パラメータは成形工程が進歩するにつれて変わる可能性がある。
【００３１】タングステン９０およびＴｉＮ８５はコア９５を構成し、タングステン９０、ＴｉＮ８５および厚手酸化膜７５を機械的エッチにより平坦化した後は図８に示すようになる。コア９５は下方キャパシタプレートのコンタクト区域を形成し、この部分は基板コンタクト区域８２と接触する。ポリシリコンから成る典型的記憶ノードの高固有抵抗に比べると、タングステンの固有抵抗は一層低いので、下方キャパシタプレートとしてタングステンを利用することにより、平均キャパシタンスは公知のものよりも記憶コンタクトキャパシタのＶＣＣ範囲に亙って僅かに増加する。
【００３２】第１実施態様では、キャパシタンスは記憶ノードプレートのサイズを大きくすると増加する。このためには、厚手酸化膜７５をコア９５の上方部分を取り囲む区域でエッチングして、図９に示すタングステンとＴｉＮとから成るコアの頂部から約０．５ミクロンの深さのトレンチ１００を形成させる。図９では図８に示すウエハー部分の一部を示してある。フォトレジストマスク１０５により、エッチングしていない酸化膜区域を保護する。この酸化膜エッチではワード線２１およびディジット線６６を露出させるには充分ではなく、この酸化膜で隔離されたままで残る。コア９５を取り囲むトレンチ１００の形成による記憶ノードコンタクトのオーバサイジングは、６乃至８平方ミクロンの平坦面で充分なキャパシタ面積を提供する４−メガビットメモリセル設計では任意の手段である。タングステンとＴｉＮとから成るコア頂部に平坦に成形したキャパシタは４−メガビットメモリセルの場合に必要な最小限のキャパシタ面積を提供できるので、このトレンチ１００は不要である。
【００３３】図１０では、図９に示すフォトレジスト１０５が除去され、かつ記憶ノードポリシリコン薄層１１０が酸化膜７５およびコア９５上に重ねてブランケット形成されている。この記憶ノードポリシリコン層１１０はその場所でリン拡散ドーピングに処してポリシリコンの固有抵抗を減少させる。この接合では記憶ノードキャパシタプレートは記憶ノードポリシリコン層１１０およびコア９５から成る。リンによりドーピングした後、シリコン窒化膜から成る誘電体薄層１１５を記憶ノードポリシリコン層上に重ねてブランケット形成する。二酸化シリコン等の他の誘電材料も層１１５のための代替として同様に使用できる。シリコン窒化膜形成に続いてウエットアニーリングを実施して窒化膜を酸化し、窒化膜ピンホール中のシリコンを酸化する。このウエットアニーリングは、形成されるキャパシタの誘電放電特性を改善する。厚手セルポリシリコン層（セルポリ層）１２０を誘電層１１５上に重ねて形成する。厚手セルポリ層１２０はその場でリン拡散ドーピングに処して固有抵抗を減少させる。このセルプレートはセルポリシリコン層１２０から成る。厚手セルポリ層１２０を、引続く酸化工程期間中に保護するために、酸化抵抗性シリコン窒化膜薄層（１２５）を厚手セルポリ層１２０上に重ねてブランケット形成する。このセルポリ層１２０キャパシタは図１１に示すフォトレジストマスク１３０を用いて記憶キャパシタ以内のみをパターニングする。
【００３４】図１２では、記憶ノードポリシリコン層１１０、セルポリ層１２０、および窒化膜層１１５と１２５をアンマスクド区域でＲＩＥエッチングし、かつ図１１に示すフォトレジスト１３０を除去する。酸化膜１３５がポリシリコン層１１０および１２０の側部を絶縁シールするように成長させる。
【００３５】図１３では、図１２に示した頂部シリコン窒化薄膜１２５をＲＩＥエッチし、導電性材料層１４０を形成させてセルポリ相互連絡部を創り、かつセルポリマスクは除く。導電性材料１４０はアルミニウム、タングステン、Ａｌ／Ｓｉ／Ｃｕ、または他のＡｌ／Ｃｕ合金で作るのが好ましい。導電性材料層１４０は回路周囲全般を通して使用する。厚手セルポリシリコン層上に重なり接触している導電性材料を留保するために、セルアレイ上に亙りノンクリティカル配列パターンをなすフォトレジスト１４５で導電性材料１４０をマスキングして記憶ノード上の全てのセルポリを連結する。セルポリは記憶ノードポリシリコンパターンで配列するので、セルポリのマスキング工程は省略できる。
【００３６】図１４では、アンマスクド導電性材料１４０をＲＩＥ金属エッチし、記憶キャパシタ１５０の成形は完了している。この記憶キャパシタ１５０の記憶ノードキャパシタプレートはタングステン／チタン窒化膜コア９５および記憶ノードポリシリコン層１１０から成る。このセルプレートは厚手ポリシリコン層１２０から成る。本発明の実施態様に従って成形したキャパシタ１５０のセルプレート間の電気的連絡は導電性材料１４０が行なう。セルプレートおよび記憶ノードキャパシタプレートは誘電層１４５により相互に電気的に絶縁する。」
　「【００５３】
【発明の効果】この発明では、ＤＲＡＭデバイスの垂直部分を記憶セルとして利用することにより、水平方向のダイスペースを最大化でき、コンタクトに先立つスタックドキャパシタの高さを低減できる。ＴｉＮを制御しながらエッチングすることにより、キャパシタ面積とキャパシタンスが増加する。セルポリシリコンのマスキングがないので公知方法に較べてマスキング工程が省略できる。このように、マスキング工程を最小限に抑え、かつＤＲＡＭデバイスの表面積を最小に抑えることによりキャパシタンスが向上できる。」
　
（３−４）刊行物４：特開平９−１２９８４４号公報
　また、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において提示された特開平９−１２９８４４号公報（以下、「刊行物４」という。）には、図１ないし２３とともに、以下の事項が記載されている。
　「【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＤＲＡＭ（Dynamic Random Access Memory）を備えた半導体集積回路装置及び当該装置の製造方法、特に大規模集積回路をもって構成する場合に適用して好適な半導体集積回路装置及び当該装置の製造方法に関する。」
　「【００１９】
【実施例】以下、本発明に係る半導体集積回路装置及び当該装置の製造方法を図面に示した幾つかの実施例を参照して更に詳細に説明する。なお、図１〜図２３における同一の記号は、同一物又は類似物を表示するものとする。
【００２０】＜実施例１＞図１に二つのメモリセルと周辺回路の一部の断面構造を示す。同図において、１はＰ型シリコン基板、２はフィールド酸化膜、３はゲート電極、４，５は、拡散層、６は、メモリセル部を構成するトランジスタ、７は、周辺回路を構成するＭＯＳトランジスタ、８は、各ＭＯＳトランジスタを保護するためのパッシベーション絶縁層、１２，１８，２４，３２は、それぞれ、第１、第２、第３、第４の金属配線層、９，１４，２０，２５は、メモリセル部の層間接続用のプラグ、１０，１７，２３は、メモリセル部の接続用パッド、１０’はビット線（ＢＬ）、１５，２２は、メモリセル部の配線、９’，１３，１９は、周辺回路の相互接続用のプラグ、１１’は周辺回路の接続用パッド、１１，１６，２１、２６は周辺回路の配線、２７は、キャパシタのストレージノード（ＳＮ）、３４は、キャパシタのプレート電極（ＰＬ）を示す。
【００２１】図２にメモリセル部の上面図（分解図）を示す。一つのメモリセルが面ＳＡで囲った部分に形成され、キャパシタが投影面ＣＡの範囲に形成される。同図に、ワード線ＷＬを列方向に３線、ビット線ＢＬを行方向に１線を示し、ストレージノード（ＳＮ）接続部を２か所、ビット線（ＢＬ）接続部を１か所示した。本実施例では、ＤＲＡＭのメモリ容量を２５６Ｍｂｉｔとし、キャパシタがなす投影面の大きさｘ，ｙをそれぞれ０．８５μｍ，０．６５μｍとした。
【００２２】次に、図１を用いてメモリセルの形成方法について述べる。まず、Ｐ型シリコン基板１に選択酸化法によりフィールド酸化膜２を形成し、所定の場所にゲート電極３及び拡散層４、５からなるトランジスタ６と隣接するトランジスタ７を形成した。トランジスタ６及びトランジスタ７の間にフィールド酸化膜２が配置される。次に、基板１の全面に絶縁膜（燐と硼素を含有させた酸化珪素膜）を形成し、熱処理を施してリフロー（粘性流動）を呈する形状を作った。これにより、トランジスタ郡６，７と、フィールド酸化膜２に基づく段差が軽減される。更に、段差をの軽減を進めるために、化学的機械的研磨を施した。以上により、平坦化したパッシベーション絶縁層８を形成した。
【００２３】続いて同絶縁層に接続穴を開け、ビット線（ＢＬ）１０’への接続プラグ９及びストレージノード（ＳＮ）２７へ連結のための接続プラグ９、及び周辺回路配線１６，２１へ連結のための接続プラグ９’(両プラグの主材質はタングステンを使用したが、ポリシリコンの使用が可能である)を形成した。次に、ビット線１０’、ストレージノード２７への連結のためのパッド１０及び配線１６，２１へのパッド１１’と配線１１を形成した。このとき、ビット線１０’、パッド１０，１１’及び配線１１は、ＴiＮ／Ａl／ＴiＮ積層の同一構造で同時に形成した。この第１の金属配線層１２のパッド及び配線を形成後、続いて、プラズマＣＶＤ法（Chemical Vapor Deposition）により絶縁膜〔主材質は二酸化珪素（ＳｉＯ２）〕を全面に形成し、さらに、化学的機械的研磨を施して同絶縁膜を平坦化した。
【００２４】続いて、同絶縁膜に接続穴を開けて、パッド１７への接続プラグ１４及び配線１６への接続プラグ１３(両プラグの主材質はタングステン)を形成した。次に、第２層目の金属配線層１８の配線１５，１６と、パッド１７を形成してから、前述したのと同じ方法により、第２層目の平坦化絶縁膜を形成した。
【００２５】続いて、同絶縁膜に接続穴を開けて配線２１への接続プラグ１９、パッド２３ヘの接続プラグ２０を形成した。次に、第３層目の金属配線層２４の配線２１，２２及びパッド２３を形成してから、前記と同じ手順で、第３層目２４の平坦化絶縁膜を形成した。その後、ストレージノード２７への接続プラグ２５を形成した。
【００２６】次に、キャパシタを以下の手順で形成して配線層の最上層３２を形成した。
１．タングステン（Ｗ）をスパッタ法（他にＣＶＤ法が可能である）で厚さ０．５０μｍに成膜し、
２．フォトリソグラフィにより露光、現像を行ない、
３．ドライエッチングにより、接続プラグ２５上に０．７μｍ×０．５μｍの寸法のストレージノード２７を形成した。この寸法により、ストレージノード２７は、隣接するストレージノードと０．３μｍ離れる。
４．五酸化タンタル(Ｔa２Ｏ５)をＣＶＤ法で成膜し、
５．フォトリソグラフィにより露光、現像を行なった。この際のフォトリソグラフィでは、焦点を配線層２４の平坦化絶縁膜上の五酸化タンタル膜に合わせるだけで良い。
６．ドライエッチングにより、必要部以外を除去し、図１下部の拡大図に示したキャパシタの誘電体膜となる五酸化タンタル膜２８を形成した。
７．下層の配線層８，１２，１８，２４の形成法と同じ手順で、窒化チタン(ＴiＮ)膜２９を形成し、
８．その上にアルミニウム(Ａl)膜３０を形成し、
９．その上に再び窒化チタン膜３１を形成した。
１０．フォトリソグラフィにより露光、現像を行なった。この際のフォトリソグラフィでも、段差上の配線材に、後に接続穴を開けることがないので、焦点を窒化チタン膜３１の上に合わせるだけで良い。
１１．ドライエッチングにより、ＴiＮ/Ａl/ＴiＮ積層構造の配線を形成した。
【００２７】ただし、ストレージノード２７上の配線はプレート電極（ＰＬ）３４となり、周辺回路上では配線２６になる。即ち、キャパシタのプレート電極３４と周辺回路の配線２６は、同一マスクを用いて同時に形成される。なお、同プレート電極３４に対して電源電圧Ｖccの１／２の定電圧が供給される。上述のキャパシタ面積は、１．５５μｍ２で、酸化珪素膜厚換算で１．６ｎｍの五酸化タンタルを用いているため、キャパシタ容量は２２ｆＦ（フェムトファラド）である。この容量は、２５６Ｍｂｉｔに必要なキャパシタ容量と一致している。
【００２８】工程数は以上の１１である。これに対して、図２２に示した従来例は、２０工程を必要としている。これは、キャパシタに複雑な工程が必要になることと、配線２６の形成のためにキャパシタ形成後に別の工程が必要になるためである（従来例の工程の詳細を纏めて後述する）。
【００２９】本発明の特徴を従来技術と比較してまとめて以下に記す。
１）キャパシタを最上層で形成したため、メモリセルと周辺回路の配線層を同一平面上で形成できる。そのため、リソグラフィ時に段差障害が生じない。
２）キャパシタを最上方で形成したため、メモリセル面一杯をキャパシタ領域として利用できる。そのため、簡易なキャパシタ構造で容量を確保することが可能になるとともに、その工程数を低減化することができる。また、プレート電極３４への接続穴形成がないので、リソグラフィ時に段差障害が起きない。
【００３０】３）キャパシタのプレート電極３４を周辺回路の配線２６と同時に形成するので工程数の低減が可能となる。
【００３１】上述の特徴は、２５６ＭｂｉｔのＤＲＡＭについてであるが、当然６４ＭｂｉｔのＤＲＡＭに対しても、また、１Ｇｂｉｔ以降のＤＲＡＭに対しても同じ特徴を得ることができる。
【００３２】以下に、図２２に示した従来例のキャパシタ製造工程及び同キャパシタを配置した配線層１８の製造工程を記す。なお、ＤＲＡＭの記憶容量は本実施例と同じく２５６Ｍｂｉｔである。
【００３３】１．タングステンをＣＶＤ法で厚さ０．２μｍに堆積し、
２．フォトリソグラフィにより露光及び現像を行ない、
３．.ドライエッチングにより、ストレ−ジノ−ド２７の下部電極を形成した。次に、ストレ−ジノ−ド２７の側面電極を形成するために、
４．厚さ０．３μｍの二酸化珪素膜を堆積させ、
５．フォトリソグラフィにより露光及び現像を行ない、
６．ドライエッチングにより０．４μｍ×０．４μｍ寸法の柱状の二酸化珪素膜のブロックを形成する。この上に、
７．タングステン膜をＣＶＤ法で形成し、
８．エッチバックにより、二酸化珪素ブロック側壁にサイド電極を形成し、
９．二酸化珪素膜を除去する。
１０．五酸化タンタルをＣＶＤ法を用いて堆積し、
１１．フォトリソグラフィにより露光及び現像を行ない、
１２．ドライエッチングにより必要部分の五酸化タンタル膜以外を除去しての誘電体膜２８を形成し、
１３．厚さ０．１μｍの窒化チタン膜を全面に堆積し、
１４．プレート電極３４の引出部をフォトリソグラフィによりレジストで被い、
１５．エッチバックを施すことでプレート電極３４を形成し、接続プラグ１４上に０．５μｍ×０．５μｍ寸法のキャパシタを形成する。
１６．その後、周辺回路の配線１６を形成するために窒化チタン膜を堆積し、
１７．アルミニウム膜を堆積し、
１８．窒化チタン膜を堆積し、
１９．フォトリソグラフィにより露光及び現像を行ない、
２０．ドライエッチングにより、ＴiＮ／Ａl／ＴiＮ積層構造の配線１６を形成する。以上のように、周辺回路の配線形成終了までに２０工程必要である。」
　
（４）補正後の発明と刊行物発明との対比
（４−１）刊行物発明の「ｎチャネルＭＯＳＦＥＴ」、「半導体基板１」は、各々補正後の発明の「トランジスタ」、「基板」に相当する。そして、刊行物発明において「ｎチャネルＭＯＳＦＥＴ」は「半導体基板１」の上に形成されていることは明らかであるから、刊行物発明の「ｎチャネルＭＯＳＦＥＴが形成された半導体基板１」は、補正後の発明の「上に形成された少なくとも１つのトランジスタを有する基板」に相当する。
　また、刊行物発明の「酸化シリコン膜を用い、表面を平坦化処理することにより形成された３層の絶縁膜」が上部表面を有することは自明であるから、刊行物発明の「前記半導体基板１及び前記ｎチャネルＭＯＳＦＥＴ上に形成され、酸化シリコン膜を用い、表面を平坦化処理することにより形成された３層の絶縁膜」は、補正後の発明の「前記基板及び前記トランジスタ上に形成され、上部表面を有する少なくとも１つの平坦化された酸化物層」に相当する。
　
（４−２）刊行物発明における「スルーホール用導電層１０の上に存在するビット線１１」についてみると、当該「ビット線１１」を刊行物１の図１９に記載されたような形状にするためには、エッチングを用いてパターニングを行う、すなわちパターン形成を行う必要があることは当業者における技術常識である。
　したがって、刊行物発明の「前記３層の絶縁膜内に形成されたスルーホール用導電層１０の上に存在するビット線１１」と、補正後の発明の「前記平坦化された酸化物層内に形成された少なくとも１つのパターン形成された金属領域（Ｍ１）」とは、「前記平坦化された酸化物層内に形成された少なくとも１つのパターン形成された」導電層「領域」である点で共通する。
　
（４−３）刊行物発明の「前記３層の絶縁膜内の、前記ビット線１１よりも浅く、前記３層の絶縁膜の表面よりも深い位置に形成されるＤＲＡＭのメモリセルにおける情報蓄積用容量素子であるキャパシタ」と補正後の発明の「前記平坦化された酸化物層内の、前記パターン形成された金属領域（Ｍ１）及び前記上部表面間に形成される、少なくとも１つの溝型容量」とは、「前記平坦化された酸化物層内の、前記パターン形成された」導電層「領域」よりも浅く、「前記上部表面」よりも深い位置に「形成される、少なくとも１つの」「容量」である点で共通する。
　
（４−４）刊行物発明の「半導体基板１上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜８」、「前記絶縁膜８上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜１２」、「前記絶縁膜１２上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜２３」は、各々補正後の発明の「基板上に形成された第１の平坦化された酸化物層（Ｄ１）」、「前記第１の平坦化された酸化物層上に形成された第２の平坦化された酸化物層（Ｄ２）」、「前記第２の平坦化された酸化物層上に形成された第３の平坦化された酸化物層（Ｄ３）」に相当する。
　したがって、刊行物発明の「前記３層の絶縁膜は、半導体基板１上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜８、前記絶縁膜８上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜１２、前記絶縁膜１２上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜２３からな」る構成と、補正後の発明の「前記少なくとも１つの平坦化された酸化物層は、基板上に形成された第１の平坦化された酸化物層（Ｄ１）、前記第１の平坦化された酸化物層上に形成された第２の平坦化された酸化物層（Ｄ２）、前記第２の平坦化された酸化物層上に形成された第３の平坦化された酸化物層（Ｄ３）、および前記第３の平坦化された酸化物層上に形成された第４の平坦化された酸化物層（Ｄ４）からな」る構成とは、「前記少なくとも１つの平坦化された酸化物層は、基板上に形成された第１の平坦化された酸化物層（Ｄ１）、前記第１の平坦化された酸化物層上に形成された第２の平坦化された酸化物層（Ｄ２）、前記第２の平坦化された酸化物層上に形成された第３の平坦化された酸化物層（Ｄ３）」を備えるものである点で共通する。
　
（４−５）刊行物発明の「前記ビット線１１は前記絶縁膜８と前記絶縁膜１２の間に形成されて」いる構成と、補正後の発明の「前記パターン形成された金属領域（Ｍ１）は前記第１の平坦化された酸化物層（Ｄ１）と前記第２の平坦化された酸化物層（Ｄ２）の間に形成されて」いる構成とは、「前記パターン形成された」導電層「領域」「は前記第１の平坦化された酸化物層（Ｄ１）と前記第２の平坦化された酸化物層（Ｄ２）の間に形成されて」いる構成である点で共通する。
　また、刊行物発明の「前記キャパシタは、前記絶縁膜１２と前記絶縁膜２３との間に形成されている」構成と、補正後の発明の「前記溝型容量は前記第２の平坦化された酸化物層（Ｄ２）内に形成されている第１の容量部分および前記第２の平坦化された酸化物層（Ｄ２）と前記第３の平坦化された酸化物層（Ｄ３）の間に形成されている少なくとも１つの第２の容量部分を有する」構成とは、「前記」「容量は」「前記第２の平坦化された酸化物層（Ｄ２）と前記第３の平坦化された酸化物層（Ｄ３）の間に形成されている少なくとも１つの第２の容量部分を有する」構成を備える点で共通する。
　さらに、刊行物発明の「ＤＲＡＭを有する半導体集積回路装置」が補正後の発明の「ダイナミックランダムアクセスメモリデバイス」に相当することは明らかである。
　
（４−６）したがって、補正後の発明と刊行物発明とは、
　「上に形成された少なくとも１つのトランジスタを有する基板；
　前記基板及び前記トランジスタ上に形成され、上部表面を有する少なくとも１つの平坦化された酸化物層；
　前記平坦化された酸化物層内に形成された少なくとも１つのパターン形成された導電層領域；及び
　前記平坦化された酸化物層内の、前記パターン形成された導電層領域よりも浅く、前記上部表面よりも深い位置に形成される、少なくとも１つの容量を含み、
　前記少なくとも１つの平坦化された酸化物層は、基板上に形成された第１の平坦化された酸化物層（Ｄ１）、前記第１の平坦化された酸化物層上に形成された第２の平坦化された酸化物層（Ｄ２）、前記第２の平坦化された酸化物層上に形成された第３の平坦化された酸化物層（Ｄ３）を備え、前記パターン形成された導電層領域は前記第１の平坦化された酸化物層（Ｄ１）と前記第２の平坦化された酸化物層（Ｄ２）の間に形成されており、さらに、前記容量は前記第２の平坦化された酸化物層（Ｄ２）と前記第３の平坦化された酸化物層（Ｄ３）の間に形成されている少なくとも１つの第２の容量部分を有するダイナミックランダムアクセスメモリデバイス。」
　
　である点で一致し、以下の点で相違する。
　
（相違点１）
　補正後の発明は、「少なくとも１つの平坦化された酸化物層」が「基板上に形成された第１の平坦化された酸化物層（Ｄ１）、前記第１の平坦化された酸化物層上に形成された第２の平坦化された酸化物層（Ｄ２）、前記第２の平坦化された酸化物層上に形成された第３の平坦化された酸化物層（Ｄ３）、および前記第３の平坦化された酸化物層上に形成された第４の平坦化された酸化物層（Ｄ４）からな」るものであるのに対して、刊行物発明は、「３層の絶縁膜」が「半導体基板１上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜８、前記絶縁膜８上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜１２、前記絶縁膜１２上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜２３からな」るものであり、補正後の発明の「前記第３の平坦化された酸化物層上に形成された第４の平坦化された酸化物層（Ｄ４）」に相当するものを備えていない点。
　
（相違点２）
　補正後の発明は、「パターン形成された導電層領域」が「パターン形成された金属領域（Ｍ１）」であるのに対して、刊行物発明は、「パターン形成された導電層領域」である「ビット線１１」が、刊行物１の００３０段落に記載されているように導電性多結晶シリコン膜１１ａとＷＳｉ２膜１１ｂとの積層膜から構成されており、「金属領域」とはいえない点。
　
（相違点３）
　補正後の発明は、「容量」が「溝型」であるのに対して、刊行物発明は「キャパシタ」が「溝型」ではない点。
　
（相違点４）
　補正後の発明は、「溝型容量」が、「前記パターン形成された金属領域（Ｍ１）及び前記上部表面間に形成される」ものであるのに対して、刊行物発明は、「キャパシタ」が、補正後の発明の「前記パターン形成された金属領域（Ｍ１）」に対応する「ビット線１１」、及び補正後の発明の「前記上部表面」に相当する「前記３層の絶縁膜の表面」の「間」に形成されることは特定されていない点。
　
（相違点５）
　補正後の発明は、「溝型容量」が、「前記第２の平坦化された酸化物層（Ｄ２）内に形成されている第１の容量部分および前記第２の平坦化された酸化物層（Ｄ２）と前記第３の平坦化された酸化物層（Ｄ３）の間に形成されている少なくとも１つの第２の容量部分を有する」構成となっているのに対して、刊行物発明は、「キャパシタ」が、補正後の発明の「前記第２の平坦化された酸化物層（Ｄ２）と前記第３の平坦化された酸化物層（Ｄ３）の間に形成されている少なくとも１つの第２の容量部分を有する」に相当する「前記絶縁膜１２と前記絶縁膜２３との間に形成されている」構成を有しているものの、補正後の発明の「前記第２の平坦化された酸化物層（Ｄ２）内に形成されている第１の容量部分」に相当する構成を有していない点。
　
（５）相違点についての当審の判断
（５−１）相違点１について
　一般に、半導体集積回路装置において、プロセスの許す範囲において幾重にも配線層を重ねていくことは当業者における周知技術である。
　キャパシタを有する半導体装置においても当然例外ではなく、例えば、刊行物１においても、００４９段落に、「次に、半導体基板１の上に必要に応じて多層配線を形成した後、その上にパッシベーション膜（図示を省略）を形成することにより、半導体集積回路装置の製造工程を終了する。」と記載されており、刊行物発明において、図６の「２６」で示された「配線」の上に、さらに多層配線を行うことが示唆されている。
　また、刊行物２の０００６段落には、「１２はＣＶＤ法によって形成された酸化膜である。１３は１層目のアルミニウム（以下Ａｌと記す）電極配線である。１４はＳＯＧ(Spin On Glass) 法あるいはエッチバック法等で形成された酸化膜である。１５は２層目のＡｌ電極配線である。」と記載されており、「ＳＯＧ(Spin On Glass) 法あるいはエッチバック法」が膜を平坦化する代表的な手法であることを勘案すれば、刊行物２には、図５の「１０」及び「１１」で示された「キャパシタ」上の「酸化膜」「１２」の上に「１層目のアルミニウム」「電極配線」「１３」を設け、当該「１層目のアルミニウム」「電極配線」「１３」上に平坦化された「酸化膜」「１４」を設け、更にその上に「２層目のＡｌ配線電極配線」「１５」を設けることが記載されているものと認められる。
　したがって、刊行物発明において、当該周知技術を適用して、「絶縁膜２３」の上に、さらに平坦化された酸化膜を設けること、すなわち、補正後の発明のように、「前記第３の平坦化された酸化物層上に形成された第４の平坦化された酸化物層（Ｄ４）」を設けるようにすることは、当業者が容易になし得たことである。
　
（５−２）相違点２について
　一般に、ＤＲＡＭのメモリセルにおけるビット線を金属を用いて構成することは、当業者における周知技術である。
　例えば、刊行物４には、「次に、ビット線１０’、ストレージノード２７への連結のためのパッド１０及び配線１６，２１へのパッド１１’と配線１１を形成した。このとき、ビット線１０’、パッド１０，１１’及び配線１１は、ＴiＮ／Ａl／ＴiＮ積層の同一構造で同時に形成した。」（００２３段落）と記載されており、「ビット線１０’」を金属を用いて構成することが記載されている。
　したがって、刊行物発明において、当該周知技術を適用することにより、「ビット線１１」を金属を用いて構成すること、すなわち、補正後の発明のように「パターン形成された金属領域（Ｍ１）」を備える構成とすることは、当業者が適宜なし得た事項である。
　
（５−３）相違点３及び５について
　相違点３及び５は、共に「容量」の構造に関するものであるから、まとめて検討する。
　刊行物３の図９ないし１４には、「ＤＲＡＭ」において、「記憶キャパシタ１５０」を「厚手酸化膜７５内」に設けた「トレンチ１００」に形成することが示されており、そのようにすることにより、「マスキング工程を最小限に抑え、ＤＲＡＭデバイスの表面積を最小に抑えることによりキャパシタンスが向上できる」（００５３段落）という効果を得ることが記載されている。
　ここにおいて、「トレンチ１００」が溝であることは当業者にとって明らかである。
　そして、刊行物発明と刊行物３に記載された発明とは、ともにＤＲＡＭに関連する技術である点で共通しており、かつ、刊行物発明においても、ＤＲＡＭデバイスの表面積を最小に抑えるという課題が存在することは当業者であれば当然察知し得るものと認められるから、刊行物発明と刊行物３に記載された発明とを組み合わせ、刊行物発明の「キャパシタ」を、「絶縁膜１２」に設けた溝に形成された構造とすること、すなわち補正後の発明のように「溝型容量」とすることは、当業者が容易になし得たことである。
　そして、刊行物発明において、「キャパシタ」を「絶縁膜１２」に設けた溝に形成された構造とした場合には、当該「キャパシタ」が、「前記絶縁膜１２と前記絶縁膜２３との間に形成されている」部分に加えて、「前記絶縁膜１２」内に形成されている部分を有するものとなること、すなわち、補正後の発明のように、「前記溝型容量は前記第２の平坦化された酸化物層（Ｄ２）内に形成されている第１の容量部分および前記第２の平坦化された酸化物層（Ｄ２）と前記第３の平坦化された酸化物層（Ｄ３）の間に形成されている少なくとも１つの第２の容量部分を有する」構成となることは、刊行物３の図１４から明らかであるから、刊行物発明において「キャパシタ」を「溝型容量」とすることと同様、刊行物発明において「前記溝型容量は前記第２の平坦化された酸化物層（Ｄ２）内に形成されている第１の容量部分および前記第２の平坦化された酸化物層（Ｄ２）と前記第３の平坦化された酸化物層（Ｄ３）の間に形成されている少なくとも１つの第２の容量部分を有する」構成とすることも、当業者が容易になし得たことである。
　
（５−４）相違点４について
　一般に、ＤＲＡＭにおいて、キャパシタの容量をできるだけ増加させることは、当業者にとって不断の課題ともいえるものであるから、刊行物発明において、「キャパシタ」の静電容量をなるべく増加させるため、「キャパシタ」を左右に広げ、当該「キャパシタ」と「スルーホール用導電層１０の上に存在するビット線１１」とがオーバーラップする構造とすること、すなわち補正後の発明のように、「前記パターン形成された金属領域（Ｍ１）及び前記上部表面間に形成される」構成とすることは、当業者が適宜なし得た事項である。
　
　さらにいえば、刊行物発明においては、刊行物１の図１９から明らかなように、「スルーホール用導電層３４」が「絶縁膜８」及び「絶縁膜１２」という２つの絶縁層にわたって設けられているが、一般に、多層配線において複数の絶縁層にわたる導電部を設けるに際して、信頼性を向上させるために、各絶縁層の間に金属を用いたパッドを設けることは当業者における周知技術である。
　例えば、刊行物４には、００２０段落以降に記載されている「実施例１」についての説明の中で、「続いて同絶縁層に接続穴を開け、ビット線（ＢＬ）１０’への接続プラグ９及びストレージノード（ＳＮ）２７へ連結のための接続プラグ９、及び周辺回路配線１６，２１へ連結のための接続プラグ９’(両プラグの主材質はタングステンを使用したが、ポリシリコンの使用が可能である)を形成した。次に、ビット線１０’、ストレージノード２７への連結のためのパッド１０及び配線１６，２１へのパッド１１’と配線１１を形成した。このとき、ビット線１０’、パッド１０，１１’及び配線１１は、ＴiＮ／Ａl／ＴiＮ積層の同一構造で同時に形成した。」（００２３段落）、「続いて、同絶縁膜に接続穴を開けて、パッド１７への接続プラグ１４及び配線１６への接続プラグ１３(両プラグの主材質はタングステン)を形成した。次に、第２層目の金属配線層１８の配線１５，１６と、パッド１７を形成してから、前述したのと同じ方法により、第２層目の平坦化絶縁膜を形成した。・・・続いて、同絶縁膜に接続穴を開けて配線２１への接続プラグ１９、パッド２３ヘの接続プラグ２０を形成した。次に、第３層目の金属配線層２４の配線２１，２２及びパッド２３を形成してから、前記と同じ手順で、第３層目２４の平坦化絶縁膜を形成した。その後、ストレージノード２７への接続プラグ２５を形成した。」（００２４段落ないし００２５段落）、と記載されており、当該刊行物４には、図１に記載された実施例について、「キャパシタ」と「ＭＯＳトランジスタ６」とを接続する複数層にわたる導電部を、各絶縁層の間に「ＴiＮ／Ａl／ＴiＮ積層」の「パッド１０」、「パッド１７」及び「パッド２３」を設けた構造とすることが記載されているものと認められる。
　また、同刊行物４の図２２に示された「従来例のキャパシタ」についても、「キャパシタ」の下方に形成された「キャパシタ」と「ＭＯＳトランジスタ６」とを接続する導電部が、図１に記載されたものと同様に、各絶縁層の間にパッドを設けた構造となっていることが見て取れる。
　したがって、刊行物発明に対して当該周知技術を適用して、「スルーホール用導電層３４」に換えて、「絶縁膜８」と「絶縁膜１２」との間に、補正後の発明の「パターン形成された金属領域（Ｍ１）」に相当する「パッド」を設けるようにすることは、当業者が適宜なし得た事項である。そして、そのようにした場合には、刊行物発明の「キャパシタ」は、当該「パッド」と「３層の絶縁膜」の上部表面との間に位置することになることは明らかであるから、このような観点から見ても、刊行物発明において、「キャパシタ」を、補正後の発明のように「前記パターン形成された金属領域（Ｍ１）及び前記上部表面間に形成される」構成とすることは、当業者が適宜なし得た事項である。
　
（５−５）判断についてのまとめ
　以上検討したとおりであるから、補正後の発明は、刊行物２及び４に記載された周知技術を勘案することにより、刊行物１及び３に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（６）独立特許要件についてのまとめ
　本件補正は、補正後の請求項５に記載された事項により特定される発明が、特許出願の際独立して特許を受けることができないものであるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　
４．補正の却下の決定についてのむすび
　以上検討したとおり、本件補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に規定する要件を満たしておらず、また、仮に当該要件を満たすものであったとしても、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明
　平成１８年１０月３日付けの手続補正は上記の通り却下されたので、本願の請求項１ないし１４に係る発明は、平成１７年１０月１１日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１４に記載された事項により特定されるとおりのものであり、そのうちの請求項８に係る発明（以下、「本願発明」という。）は、請求項８に記載された事項により特定される以下のとおりのものである。
　
　「【請求項８】　上に形成された少なくとも１つのトランジスタを有する基板；
　前記基板及び前記トランジスタ上に形成され、上部表面を有する少なくとも１つの平坦化された酸化物層；
　前記平坦化された酸化物層内に形成された少なくとも１つのパターン形成された金属領域（Ｍ１）；及び
　前記平坦化された酸化物層内の、前記パターン形成された金属領域（Ｍ１）及び前記上部表面間に形成される、少なくとも１つの容量を含み、
　前記少なくとも１つの平坦化された酸化物層は、基板上に形成された第１の平坦化された酸化物層（Ｄ１）、前記第１の平坦化された酸化物層上に形成された第２の平坦化された酸化物層（Ｄ２）、前記第２の平坦化された酸化物層上に形成された第３の平坦化された酸化物層（Ｄ３）、および前記第３の平坦化された酸化物層上に形成された第４の平坦化された酸化物層（Ｄ４）からなり、前記パターン形成された金属領域（Ｍ１）は前記第１の平坦化された酸化物層（Ｄ１）と前記第２の平坦化された酸化物層（Ｄ２）の間に形成されており、さらに、前記容量は前記第２の平坦化された酸化物層（Ｄ２）上に直接的に、および前記第２の平坦化された酸化物層（Ｄ２）と前記第３の平坦化された酸化物層（Ｄ３）の間に形成されている、ダイナミックランダムアクセスメモリデバイス。」
　
第４．刊行物に記載された発明
　それに対して、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において提示された刊行物１、２及び４には、上記第２．３．（３−１）、（３−２）及び（３−４）に記載したとおりの事項が記載されており、そのうちの刊行物１には、以下の発明（刊行物発明）が記載されているものと認められる。
　「ｎチャネルＭＯＳＦＥＴが形成された半導体基板１、
　前記半導体基板１及び前記ｎチャネルＭＯＳＦＥＴ上に形成され、酸化シリコン膜を用い、表面を平坦化処理することにより形成された３層の絶縁膜、
　前記３層の絶縁膜内に形成されたスルーホール用導電層１０の上に存在するビット線１１、及び
　前記３層の絶縁膜内の、前記ビット線１１よりも浅く、前記３層の絶縁膜の表面よりも深い位置に形成されるＤＲＡＭのメモリセルにおける情報蓄積用容量素子であるキャパシタを含み、
　前記３層の絶縁膜は、半導体基板１上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜８、前記絶縁膜８上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜１２、前記絶縁膜１２上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜２３からなり、前記ビット線１１は前記絶縁膜８と前記絶縁膜１２の間に形成されており、前記キャパシタは、前記絶縁膜１２と前記絶縁膜２３との間に形成されているＤＲＡＭを有する半導体集積回路装置。」
　
第５．本願発明と刊行物発明との対比
１．刊行物発明の「ｎチャネルＭＯＳＦＥＴ」、「半導体基板１」は、各々本願発明の「トランジスタ」、「基板」に相当する。そして、刊行物発明において「ｎチャネルＭＯＳＦＥＴ」は「半導体基板１」の上に形成されていることは明らかであるから、刊行物発明の「ｎチャネルＭＯＳＦＥＴが形成された半導体基板１」は、本願発明の「上に形成された少なくとも１つのトランジスタを有する基板」に相当する。
　また、刊行物発明の「酸化シリコン膜を用い、表面を平坦化処理することにより形成された３層の絶縁膜」が上部表面を有することは自明であるから、刊行物発明の「前記半導体基板１及び前記ｎチャネルＭＯＳＦＥＴ上に形成され、酸化シリコン膜を用い、表面を平坦化処理することにより形成された３層の絶縁膜」は、本願発明の「前記基板及び前記トランジスタ上に形成され、上部表面を有する少なくとも１つの平坦化された酸化物層」に相当する。
　
２．刊行物発明における「スルーホール用導電層１０の上に存在するビット線１１」についてみると、当該「ビット線１１」を刊行物１の図１９に記載されたような形状にするためには、エッチングを用いてパターニングを行う、すなわちパターン形成を行う必要があることは当業者における技術常識である。
　したがって、刊行物発明の「前記３層の絶縁膜内に形成されたスルーホール用導電層１０の上に存在するビット線１１」と、本願発明の「前記平坦化された酸化物層内に形成された少なくとも１つのパターン形成された金属領域（Ｍ１）」とは、「前記平坦化された酸化物層内に形成された少なくとも１つのパターン形成された」導電層「領域」である点で共通する。
　
３．刊行物発明の「前記３層の絶縁膜内の、前記ビット線１１よりも浅く、前記３層の絶縁膜の表面よりも深い位置に形成されるＤＲＡＭのメモリセルにおける情報蓄積用容量素子であるキャパシタ」と本願発明の「前記平坦化された酸化物層内の、前記パターン形成された金属領域（Ｍ１）及び前記上部表面間に形成される、少なくとも１つの容量」とは、「前記平坦化された酸化物層内の、前記パターン形成された」導電層「領域」よりも浅く、「前記上部表面」よりも深い位置に「形成される、少なくとも１つの容量」である点で共通する。
　
４．刊行物発明の「半導体基板１上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜８」、「前記絶縁膜８上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜１２」、「前記絶縁膜１２上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜２３」は、各々本願発明の「基板上に形成された第１の平坦化された酸化物層（Ｄ１）」、「前記第１の平坦化された酸化物層上に形成された第２の平坦化された酸化物層（Ｄ２）」、「前記第２の平坦化された酸化物層上に形成された第３の平坦化された酸化物層（Ｄ３）」に相当する。
　したがって、刊行物発明の「前記３層の絶縁膜は、半導体基板１上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜８、前記絶縁膜８上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜１２、前記絶縁膜１２上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜２３からな」る構成と、本願発明の「前記少なくとも１つの平坦化された酸化物層は、基板上に形成された第１の平坦化された酸化物層（Ｄ１）、前記第１の平坦化された酸化物層上に形成された第２の平坦化された酸化物層（Ｄ２）、前記第２の平坦化された酸化物層上に形成された第３の平坦化された酸化物層（Ｄ３）、および前記第３の平坦化された酸化物層上に形成された第４の平坦化された酸化物層（Ｄ４）からな」る構成とは、「前記少なくとも１つの平坦化された酸化物層は、基板上に形成された第１の平坦化された酸化物層（Ｄ１）、前記第１の平坦化された酸化物層上に形成された第２の平坦化された酸化物層（Ｄ２）、前記第２の平坦化された酸化物層上に形成された第３の平坦化された酸化物層（Ｄ３）」を備えるものである点で共通する。
　
５．刊行物発明の「前記ビット線１１は前記絶縁膜８と前記絶縁膜１２の間に形成されて」いる構成と、本願発明の「前記パターン形成された金属領域（Ｍ１）は前記第１の平坦化された酸化物層（Ｄ１）と前記第２の平坦化された酸化物層（Ｄ２）の間に形成されて」いる構成とは、「前記パターン形成された」導電層「領域」「は前記第１の平坦化された酸化物層（Ｄ１）と前記第２の平坦化された酸化物層（Ｄ２）の間に形成されて」いる構成である点で共通する。
　また、刊行物発明の「前記キャパシタは、前記絶縁膜１２と前記絶縁膜２３との間に形成されている」構成と、本願発明の「前記容量は前記第２の平坦化された酸化物層（Ｄ２）上に直接的に、および前記第２の平坦化された酸化物層（Ｄ２）と前記第３の平坦化された酸化物層（Ｄ３）の間に形成されている」構成とは、「前記容量は」「前記第２の平坦化された酸化物層（Ｄ２）と前記第３の平坦化された酸化物層（Ｄ３）の間に形成されている」ものである点で共通する。
　さらに、刊行物発明の「ＤＲＡＭを有する半導体集積回路装置」が本願発明の「ダイナミックランダムアクセスメモリデバイス」に相当することは明らかである。
　
６．したがって、本願発明と刊行物発明とは、
　「上に形成された少なくとも１つのトランジスタを有する基板；
　前記基板及び前記トランジスタ上に形成され、上部表面を有する少なくとも１つの平坦化された酸化物層；
　前記平坦化された酸化物層内に形成された少なくとも１つのパターン形成された導電層領域；及び
　前記平坦化された酸化物層内の、前記パターン形成された導電層領域よりも浅く、前記上部表面よりも深い位置に形成される、少なくとも１つの容量を含み、
　前記少なくとも１つの平坦化された酸化物層は、基板上に形成された第１の平坦化された酸化物層（Ｄ１）、前記第１の平坦化された酸化物層上に形成された第２の平坦化された酸化物層（Ｄ２）、前記第２の平坦化された酸化物層上に形成された第３の平坦化された酸化物層（Ｄ３）を備え、前記パターン形成された導電層領域は前記第１の平坦化された酸化物層（Ｄ１）と前記第２の平坦化された酸化物層（Ｄ２）の間に形成されており、さらに、前記容量は前記第２の平坦化された酸化物層（Ｄ２）と前記第３の平坦化された酸化物層（Ｄ３）の間に形成されている、ダイナミックランダムアクセスメモリデバイス。」
　
　である点で一致し、以下の点で相違する。
　
（相違点１）
　本願発明は、「少なくとも１つの平坦化された酸化物層」が「基板上に形成された第１の平坦化された酸化物層（Ｄ１）、前記第１の平坦化された酸化物層上に形成された第２の平坦化された酸化物層（Ｄ２）、前記第２の平坦化された酸化物層上に形成された第３の平坦化された酸化物層（Ｄ３）、および前記第３の平坦化された酸化物層上に形成された第４の平坦化された酸化物層（Ｄ４）からな」るものであるのに対して、刊行物発明は、「３層の絶縁膜」が「半導体基板１上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜８、前記絶縁膜８上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜１２、前記絶縁膜１２上に形成された、酸化シリコン膜を用い、表面を平坦化処理することにより形成された絶縁膜２３からな」るものであり、本願発明の「前記第３の平坦化された酸化物層上に形成された第４の平坦化された酸化物層（Ｄ４）」に相当するものを備えていない点。
　
（相違点２）
　本願発明は、「パターン形成された導電層領域」が「パターン形成された金属領域（Ｍ１）」であるのに対して、刊行物発明は、「パターン形成された導電層領域」である「ビット線１１」が、刊行物１の００３０段落に記載されているように導電性多結晶シリコン膜１１ａとＷＳｉ２膜１１ｂとの積層膜から構成されており、「金属領域」とはいえない点。
　
（相違点３）
　本願発明は、「容量」が、「前記パターン形成された金属領域（Ｍ１）及び前記上部表面間に形成される」ものであるのに対して、刊行物発明は、「キャパシタ」が、本願発明の「前記パターン形成された金属領域（Ｍ１）」に対応する「ビット線１１」、及び本願発明の「前記上部表面」に相当する「前記３層の絶縁膜の表面」の「間」に形成されることは特定されていない点。
　
（相違点４）
　本願発明は、「前記容量は前記第２の平坦化された酸化物層（Ｄ２）上に直接的に」「形成されている」のに対して、刊行物発明は、「キャパシタ」が、本願発明の「前記第２の平坦化された酸化物層（Ｄ２）」に相当する「絶縁膜１２」の上に、「白金シリサイド膜３２」を介して形成されている点。
　
第６．相違点についての当審の判断
１．相違点１について
　一般に、半導体集積回路装置において、プロセスの許す範囲において幾重にも配線層を重ねていくことは当業者における周知技術である。
　キャパシタを有する半導体装置においても当然例外ではなく、例えば、刊行物１においても、００４９段落に、「次に、半導体基板１の上に必要に応じて多層配線を形成した後、その上にパッシベーション膜（図示を省略）を形成することにより、半導体集積回路装置の製造工程を終了する。」と記載されており、刊行物発明において、図６の「２６」で示された「配線」の上に、さらに多層配線を行うことが示唆されている。
　また、刊行物２の０００６段落には、「１２はＣＶＤ法によって形成された酸化膜である。１３は１層目のアルミニウム（以下Ａｌと記す）電極配線である。１４はＳＯＧ(Spin On Glass) 法あるいはエッチバック法等で形成された酸化膜である。１５は２層目のＡｌ電極配線である。」と記載されており、「ＳＯＧ(Spin On Glass) 法あるいはエッチバック法」が膜を平坦化する代表的な手法であることを勘案すれば、刊行物２には、図５の「１０」及び「１１」で示された「キャパシタ」上の「酸化膜」「１２」の上に「１層目のアルミニウム」「電極配線」「１３」を設け、当該「１層目のアルミニウム」「電極配線」「１３」上に平坦化された「酸化膜」「１４」を設け、更にその上に「２層目のＡｌ配線電極配線」「１５」を設けることが記載されているものと認められる。
　したがって、刊行物発明において、当該周知技術を適用して、「絶縁膜２３」の上に、さらに平坦化された酸化膜を設けること、すなわち、本願発明のように、「前記第３の平坦化された酸化物層上に形成された第４の平坦化された酸化物層（Ｄ４）」を設けるようにすることは、当業者が容易になし得たことである。
　
２．相違点２について
　一般に、ＤＲＡＭのメモリセルにおけるビット線を金属を用いて構成することは、当業者における周知技術である。
　例えば、刊行物４には、「次に、ビット線１０’、ストレージノード２７への連結のためのパッド１０及び配線１６，２１へのパッド１１’と配線１１を形成した。このとき、ビット線１０’、パッド１０，１１’及び配線１１は、ＴiＮ／Ａl／ＴiＮ積層の同一構造で同時に形成した。」（００２３段落）と記載されており、「ビット線１０’」を金属を用いて構成することが記載されている。
　したがって、刊行物発明において、当該周知技術を適用することにより、「ビット線１１」を金属を用いて構成すること、すなわち、本願発明のように「パターン形成された金属領域（Ｍ１）」を備える構成とすることは、当業者が適宜なし得た事項である。
　
３．相違点３について
　一般に、ＤＲＡＭにおいて、キャパシタの容量をできるだけ増加させることは、当業者にとって不断の課題ともいえるものであるから、刊行物発明において、「キャパシタ」の静電容量をなるべく増加させるため、「キャパシタ」を左右に広げ、当該「キャパシタ」と「スルーホール用導電層１０の上に存在するビット線１１」とがオーバーラップする構造とすること、すなわち本願発明のように、「前記パターン形成された金属領域（Ｍ１）及び前記上部表面間に形成される」構成とすることは、当業者が適宜なし得た事項である。
　
　さらにいえば、刊行物発明においては、刊行物１の図１９から明らかなように、「スルーホール用導電層３４」が「絶縁膜８」及び「絶縁膜１２」という２つの絶縁層にわたって設けられているが、一般に、多層配線において複数の絶縁層にわたる導電部を設けるに際して、信頼性を向上させるために、各絶縁層の間に金属を用いたパッドを設けることは当業者における周知技術である。
　例えば、刊行物４には、００２０段落以降に記載されている「実施例１」についての説明の中で、「続いて同絶縁層に接続穴を開け、ビット線（ＢＬ）１０’への接続プラグ９及びストレージノード（ＳＮ）２７へ連結のための接続プラグ９、及び周辺回路配線１６，２１へ連結のための接続プラグ９’(両プラグの主材質はタングステンを使用したが、ポリシリコンの使用が可能である)を形成した。次に、ビット線１０’、ストレージノード２７への連結のためのパッド１０及び配線１６，２１へのパッド１１’と配線１１を形成した。このとき、ビット線１０’、パッド１０，１１’及び配線１１は、ＴiＮ／Ａl／ＴiＮ積層の同一構造で同時に形成した。」（００２３段落）、「続いて、同絶縁膜に接続穴を開けて、パッド１７への接続プラグ１４及び配線１６への接続プラグ１３(両プラグの主材質はタングステン)を形成した。次に、第２層目の金属配線層１８の配線１５，１６と、パッド１７を形成してから、前述したのと同じ方法により、第２層目の平坦化絶縁膜を形成した。・・・続いて、同絶縁膜に接続穴を開けて配線２１への接続プラグ１９、パッド２３ヘの接続プラグ２０を形成した。次に、第３層目の金属配線層２４の配線２１，２２及びパッド２３を形成してから、前記と同じ手順で、第３層目２４の平坦化絶縁膜を形成した。その後、ストレージノード２７への接続プラグ２５を形成した。」（００２４段落ないし００２５段落）、と記載されており、当該刊行物４には、図１に記載された実施例について、「キャパシタ」と「ＭＯＳトランジスタ６」とを接続する複数層にわたる導電部を、各絶縁層の間に「ＴiＮ／Ａl／ＴiＮ積層」の「パッド１０」、「パッド１７」及び「パッド２３」を設けた構造とすることが記載されているものと認められる。
　また、同刊行物４の図２２に示された「従来例のキャパシタ」についても、「キャパシタ」の下方に形成された「キャパシタ」と「ＭＯＳトランジスタ６」とを接続する導電部が、図１に記載されたものと同様に、各絶縁層の間にパッドを設けた構造となっていることが見て取れる。
　したがって、刊行物発明に対して当該周知技術を適用して、「スルーホール用導電層３４」に換えて、「絶縁膜８」と「絶縁膜１２」との間に、本願発明の「パターン形成された金属領域（Ｍ１）」に相当する「パッド」を設けるようにすることは、当業者が適宜なし得た事項である。そして、そのようにした場合には、刊行物発明の「キャパシタ」は、当該「パッド」と「３層の絶縁膜」の上部表面との間に位置することになることは明らかであるから、このような観点から見ても、刊行物発明において、「キャパシタ」を、本願発明のように「前記パターン形成された金属領域（Ｍ１）及び前記上部表面間に形成される」構成とすることは、当業者が適宜なし得た事項である。
　
４．相違点４について
　一般に絶縁層の上にキャパシタを設けるに際して、当該絶縁層にキャパシタの電極となる層を直接設けることは従来周知の技術であって、当該絶縁層にキャパシタの電極となる層を直接設けるか、当該絶縁層に下地層を介してキャパシタの電極となる層を設けるかは、当業者が適宜選択し得る設計的事項にすぎない。
　例えば、刊行物２には、「従来のＤＲＡＭの一例」として、「９はＣＶＤ法によって形成された酸化膜である。１０は減圧ＣＶＤ法で形成されたポリシリコンでストレージノードを形成している。１１は減圧ＣＶＤ法で形成されたポリシリコンでセルプレートを形成している。なお、図５では示していないが、ストレージノード１０とセルプレート１１の間にはキャパシタの容量絶縁膜としてＯＮＯ膜が形成されている。」（０００５段落）と記載されており、これと図５とを合わせてみれば、刊行物２には、「従来のＤＲＡＭの一例」として、「ＣＶＤ法によって形成された酸化膜」「９」の上に直接的に「キャパシタ」の電極となる「ポリシリコンでストレージノード」「１０」を設けることが記載されているものと認められる。
　したがって、刊行物発明において、「絶縁膜１２」の上に、「白金シリサイド膜３２」を介することなく直接的に「キャパシタ」を形成する構成とすること、すなわち本願発明のように「前記容量は前記第２の平坦化された酸化物層（Ｄ２）上に直接的に」「形成されている」構成とすることは、当業者が適宜なし得たことである。
　
５．判断についてのまとめ
　以上検討したとおりであるから、本願発明は、刊行物２及び４に記載された周知技術を勘案することにより、刊行物１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第７．むすび
　本願は、請求項８に係る発明が特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく拒絶をすべきものである。
　よって、上記結論のとおり審決する。