【事件の表示】
　特願２０００−３６５５０３「多重命令セットによるデータ処理」拒絶査定不服審判事件〔平成１４年１２月２０日出願公開、特開２００２−３６６３４８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯
　本件審判請求に係る特許出願は、１９９５年（平成７年）２月１５日（パリ条約に基づく優先権主張外国庁受理１９９４年（平成６年）５月３日、英国）を国際出願日とする出願である特願平７−５２８０４３号の一部を平成１２年１１月３０日に新たな特許出願としたものであって、平成１７年８月４日付（平成１７年８月９日発送）で拒絶査定がなされ、これに対して平成１７年１１月７日に審判請求がなされるとともに、平成１７年１１月７日付及び同年１２月５日付で手続補正がなされたものである。
　
２．平成１７年１２月５日付の手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１７年１２月５日付の手続補正を却下する。
　
［理由］
（１）本件補正
　本件補正により、特許請求の範囲の請求項１は、
「【請求項１】
　　データを処理する装置において、
　Ｎビット・データ通路を有し、かつ複数のコア制御信号に応答するプロセッサ・コアと、
　第１のパーマネント命令セットからのＸビット・プログラム命令ワードをデコードして前記コア制御信号を発生し、前記Ｎビット・データ通路を用いる処理をトリガさせる第１のデコード手段と、
　第２のパーマネント命令セットからのＹビット・プログラム命令ワードをデコードして前記コア制御信号を発生可能にし、前記Ｎビット・データ通路を用いる処理をトリガさせる第２のデコード手段であって、ＹがＸより小さい前記第２のデコード手段と、
　受け取ったプログラム命令ワードに前記第１のデコード手段を用いる第１の処理モードか、又は受け取ったプログラム命令ワードに前記第２のデコード手段を用いる第２の処理モードを選択する命令セット・スイッチと
を含み、
　前記第２のパーマネント命令セット内の少なくとも１つのプログラム命令ワードは、前記第１のパーマネント命令セット内の対応するプログラム命令ワードに比較して減少したオペランド範囲を有する前記装置。」
から、
「【請求項１】
　データを処理する装置において、
　Ｎビット・データ通路を有し、かつ複数のコア制御信号に応答するプロセッサ・コアと、
　第１のパーマネント命令セットからのＸビット・プログラム命令ワードをデコードして前記コア制御信号を発生し、前記Ｎビット・データ通路を用いる処理をトリガさせる第１のデコード手段と、
　第２のパーマネント命令セットからのＹビット・プログラム命令ワードをデコードして前記コア制御信号を発生可能にし、前記Ｎビット・データ通路を用いる処理をトリガさせる第２のデコード手段であって、ＹがＸより小さい前記第２のデコード手段と、
　受け取ったプログラム命令ワードに前記第１のデコード手段を用いる第１の処理モードか、又は受け取ったプログラム命令ワードに前記第２のデコード手段を用いる第２の処理モードを選択する命令セット・スイッチと
を含み、
　前記第２のパーマネント命令セット内の少なくとも１つのプログラム命令ワードは、前記第１のパーマネント命令セット内の対応するプログラム命令ワードに比較して減少したオペランド範囲を有し、前記第２のパーマネント命令セットは前記第１のパーマネント命令セットに対して非直交である前記装置。」
と補正された。
　
（２）補正内容の検討
　本件補正は、請求項１に記載した発明を特定するために必要な事項である「第２のパーマネント命令セット」について「前記第２のパーマネント命令セットは前記第１のパーマネント命令セットに対して非直交である」という限定を付加するものであって、特許法第１７条の２第４項第２号の「特許請求の範囲の減縮」を目的とするものに該当する。
　また、この点は、願書に最初に添付された明細書及び図面の発明の詳細な説明の段落【００１５】、【００１６】、【００４２】及び第７、８図の記載からみて、願書に最初に添付された明細書又は図面に記載された事項の範囲内のものである。
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本件補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下に検討する。
　
（３）引用例に記載の発明
　原査定の拒絶の理由に引用された特開昭６４−４８１３２号公報（以下、「引用例」という。）には、図面と共に次の事項が記載されている。
　
（あ）
「命令が命令レジスタ１にロードされると、オペレーション部（ＯＰ）が制御部２によってデコードされて、その命令の実行に必要な制御シーケンスが開始される。」（第２頁右上欄１行乃至同欄４行）
　
（い）
「〔発明が解決しようとする問題点〕
　前記の例では処理装置に１６個の汎用レジスタを持っており、従来の処理装置における汎用レジスタの数はこの程度の例が多いが、処理装置を構成する半導体素子の性能／価格の向上により、レジスタ数を大幅に増加することが実用的に可能性を持ち、且つ望まれるようになっている。
　しかし、たとえば汎用レジスタを２５６個にした場合には、前記説明から容易に推測できるように、レジスタ指定のために前記のＲ１、Ｒ２部をそれぞれ８ビツトにすることが必要になり、すべての命令長が一様に少なくとも８ビツト増加することになる。
　命令長が増加することは、プログラムを保持する記憶領域の必要量を増大させるのみならず、命令フェッチ時間を増大させて処理速度を低下させるという、よく知られた問題を有する。
　このような問題を避けるために、各命令で指定できるレジスタは、予め設定した範囲の例えば１６個に制限して、従来と同程度の命令長とし、指定可能なレジスタの範囲を設定する命令を別に設けて、レジスタの範囲が変わるごとに、予め範囲設定命令を実行した後、一般の命令を実行するようにプログラミングすることが考えられる。」（第２頁左下欄５行乃至同頁右下欄９行）
　
（う）
「〔問題点を解決するための手段〕
　第１図は、本発明の構成を示すブロック図である。
　図は処理装置の命令実行機構の構成を示し、１０は命令レジスタ、１１は命令のオペレーション（ＯＰ）部に従って命令実行を制御する制御部、１２は所定個数の汎用レジスタからなるレジスタ群であり、１３、１４、１５、１６は命令の所定ビットパターンで表示される命令型別によって、命令のＯＰ部、レジスタ指定部（Ｒ１．Ｒ２）、ディスプレイスメント部（Ｄ）を切り換える切換器、１７は演算部、１８はアドレス生成部である。」（第３頁左上欄１行乃至同欄１２行）
　
（え）
「型表示ビットは切換器１３、１４、１５、１６に入力して、命令レジスタ１０の命令型に応じて定まる位置からそれぞれＯＰ部、Ｒ１、Ｒ２部及Ｄ部を取り出すように切り換える。
　制御部１１は、切換器１４、１５、１６の出力を、汎用レジスタの指定情報及びディスプレイスメントとして使用し、演算部１７、アドレス生成部１８と共に従来と同様に命令を実行する。」（第３頁右上欄１行乃至同欄８行）
　
（お）
　「〔実施例〕
　処理装置のレジスタ群１２には例えば２５６個の汎用レジスタを設け、命令はその汎用レジスタの何れでも指定できる各８ビツトのレジスタ指定部を持つ第１命令型と、４ビツトのレジスタ指定部を持つ第２命令型とを設け、４ビットのレジスタ指定部の場合には、レジスタ群１２の先頭の１６個の汎用レジスタのみを指定するものとする。
　両命令型の別は例えば命令の先頭の型表示ビットで表示し、例えば‘１’のとき第１命令型、‘０’のとき第２命令型を示すものとし、切換器１３、１４、１５、１６に入力する。
　切換器１３はＯＰ部を命令レジスタ１０の命令型に応じて定まる位置から取り出して制御部１１に入力するように切り換える。こゝで、例えば第２命令型の場合の短いＯＰ部で表されるコードは、第１命令型のＯＰ部のコードのサブセットとし、使用頻度の多い種類の命令コードをカバーするように選択しておく。」（第３頁右上欄１４行乃至同頁左下欄１３行）
　
　また、以下の（補足Ａ）〜（補足Ｆ）は、引用例に明示されていないものの、引用例の上記（あ）〜（お）及び図面の記載に接した当業者において記載されているに等しい事項であると認められる。
　
（補足Ａ）
　上記（う）及び第１図の記載からして、引用例の処理装置では、レジスタ群に含まれるレジスタのビット幅のデータ通路によって該レジスタと該ビット幅の演算を行う演算部１７とが接続されており（以下該データ通路と該演算部とを併せて「演算部１７等」という。）、制御部１１が「命令のオペレーション（ＯＰ）部に従って命令実行を制御する」（上記（う））際、制御部により制御される命令実行に伴って、該演算部等における該データ通路を用いて該レジスタと該演算部等との間でデータのやり取りが行われる。
　
（補足Ｂ）
　第１図の記載からして、制御部１１が「命令実行を制御」（上記（う））するにあたって、制御部１１から出力されている複数の信号が演算部を制御するために用いられている。
　
（補足Ｃ）
　上記（あ）及び第２図に記載された引用例の[従来の技術]に記載された処理装置における「命令が命令レジスタ１にロード」されて「命令の実行に必要な制御シーケンスが開始される」までの制御部２における処理をさす文言として用いられている「デコード」の文言の意味を確定するために、該処理装置（以下「前者の処理装置」という。）についての記載と引用例の[問題点を解決するための手段]及び[実施例]として上記（う）、（え）、（お）及び第１図に記載された処理装置（以下「後者の処理装置」という。）についての記載とを対比的にみると、前者の処理装置では前述のとおり制御部２が「デコード」しており、その一方で後者の処理装置の制御部１１は「従来と同様に命令を実行する」と記載されているにもかかわらず「デコード」という文言が用いられていないことが読み取れる。
　また、前者の処理装置において「命令レジスタ１にロード」された命令からＯＰ部を取り出す処理がどうなっているかをみると、命令レジスタ自体が該取り出す処理を行うことは考えられないから、明示されてはいないものの該取り出す処理は制御部２によって行われていると解する以外に解しようがない。その一方で、後者の処理装置においては切換器１３により「ＯＰ部を命令レジスタ１０の命令型に応じて定まる位置から取り出す」制御を行っていて制御部１１は「命令実行を制御する」ものの「取り出す」制御は行っていないことが読み取れる。
　また、一般的な用語法としても、命令レジスタへのロードあるいは命令フェッチがなされた後の命令解析の段階を「デコード」と称する場合、「デコード」の文言によって示される処理に命令解析の処理を含むことは当然であるところ、命令解析対象部分を取り出す処理をデコードの段階とは区別して表現することは全くあり得ないとはいえないもののむしろ例外的であって、それよりは命令解析の処理に付随する命令解析のためにロードあるいはフェッチされた命令から解析対象を取り出す処理も含めた命令解析処理をデコードと称することのほうがより一般的である。
　これらのことからして、引用例における「デコード」の文言は、上記したより一般的な用語法と整合する用語法である、命令レジスタにロードされた命令の中から解析の対象を取り出して解析する処理を含む処理の意味で用いられているものと認められる。
　以下引用例に記載された発明の認定において「デコード」の文言により示される処理には、命令レジスタにロードされた命令中からＯＰ部を取り出す処理も含まれているものと取り扱う。
　
（補足Ｄ）
　（補足Ｃ）をいいかえれば、該「後者の処理装置」において上記（補足Ｃ）の意味でいう「デコード」の処理を担っているのは、切換器１３及び制御部１１の両方（以下「制御部１１等」という）であって、かつ、「該制御部１１等」において切換器１３が「ＯＰ部」を「命令レジスタ１０の命令型に応じて定まる位置から取り出して制御部１１に入力するように切り換える」（お）のであるから、「該制御部１１等」では該命令型に応じた所定の切換制御が行われている。
　
（補足Ｅ）
　上記（お）（け）及び第１図の記載からして、上記（け）に示した「該制御部１１等」における命令型に応じた所定の切換制御は、上記（お）における「命令の先頭の型表示ビット」を格納する命令レジスタ１０上の先頭ビットの内容により行われる。
　
（補足Ｆ）
　上記（あ）において該「前者の処理装置」において「命令が命令レジスタ１にロードされる」ことが示されているところ、明示されていなくとも該「後者の処理装置」においても同様に命令レジスタ１０に命令がロードされている。
　
　してみると、引用例には、
　命令実行を行う処理装置であって、
　レジスタのビット幅のデータ通路を有し、かつ制御部１１等からの複数の信号により制御されて命令実行を行う演算部１７等と、
　後述する先頭ビットの内容による所定の切換制御により切換えられる命令レジスタ１０の位置から取り出される第１命令型の所定の長さのＯＰ部及びより短いＯＰ部を有する第２命令型のコードの該ＯＰ部がデコードされて命令の実行に必要な制御シーケンスが開始されて複数の信号を発生して該演算部１７等における該レジスタのビット幅のデータ通路を用いた命令実行を制御する制御部１１等と、
　保持された内容により該所定の切換制御を行う命令レジスタ１０上の先頭ビットと、
を含み、
　第１命令型のコードは８ビットのレジスタ指定部を持つ一方で第２命令型のコードは４ビットのレジスタ指定部を持っている
　処理装置
の発明（以下「引用発明」という。）が記載されているものと認められる。
　
（４）本件補正発明と引用発明との対比
（ｉ）
　本件補正発明と引用発明とを対比すると、引用発明における「処理装置」「命令実行」は本件補正発明の「装置」「処理」に相当する。
　また、引用発明における「レジスタのビット幅」が本件補正発明の「Ｎビット」に相当し、引用発明における「レジスタのビット幅のデータ通路」は本件補正発明における「Ｎビット・データ通路」に相当する。
　また、「型」とは所定の性質を有するものの集合を表現する用語であるから、引用発明の「命令型」は本件補正発明の「命令セット」に相当する。
　また、「処理」にあたって「データを処理」することは自明である。
　
　また、引用発明の「演算部１７等」は、処理を行う装置内の要素であり、かつ、Ｎビット・データ通路を有するから、本件補正発明の「プロセッサ・コア」あるいは「コア」に相当する。
　また、引用発明の[複数の信号」は該プロセッサ・コアを制御するための信号であるから、本件補正発明の「複数のコア制御信号」に相当しており、引用発明の「命令の実行に必要な制御シーケンスが開始されて複数の信号を発生」する処理は本件補正発明の「コア制御信号を発生」する処理に相当する。
　また、引用発明の「デコード」の処理は、上記（補足Ｃ）で示したとおり「命令」の中の解析の対象部分を取り出して解析する処理を含む処理であり、一方、本件補正発明においても請求項には明示されていないものの発明の詳細な説明の段落【００４３】【００４５】及び図４の記載からして上記（補足Ｃ）で示したような一般的な用語法によって「デコード」の文言を用いているから、その意味で引用発明と本件補正発明の両者における「デコード」の文言の意味は同じである。
　また、引用発明の「第１命令型の」「オペレーション（ＯＰ）部」と「第２命令型のコードのＯＰ部」は、該「デコード」の処理における解析の対象として命令から取り出される部分であり、それぞれ本件補正発明の「第１の」「命令セットからの」「プログラム命令ワード」と「第２の」「命令セットからの」「プログラム命令ワード」に相当する。
  また、引用発明における「第１命令型の所定の長さのオペレーション（ＯＰ）部」における「所定の長さ」が本件補正発明の「Ｘビット」に相当し、引用発明の「ＯＰ部を有する第２命令型のコードのＯＰ部」の幅が「Ｙビット」に相当し、該ＯＰが「より短い」点は本件補正発明の「ＹがＸより小さい」点に相当する。
　
　そうすると、引用発明における「ＯＰ部がデコードされて命令の実行に必要な制御シーケンスが開始されて複数の信号を発生」する機能は、本件補正発明の「プログラム命令ワードをデコードして前記コア制御信号を発生」する機能及び「プログラム命令ワードをデコードして前記コア制御信号を発生可能に」する機能に相当する。
　なお、この点について、本件補正発明の「第２デコード手段」では「前記コア制御信号を発生可能にする」となっている一方で「第１デコード手段」では「前記コア制御信号を発生する」となっており文言上は異なっている。しかしながら、本件補正発明の第２デコード手段においても制御信号が発生可能となって発生しないのでは意味をなさない上に、制御信号が発生可能となって初めて制御信号は発生されるのであって「制御信号を発生」していれば「制御信号を発生可能」にもしていることは明らかであるし、引用発明のほうでも「ＯＰ部がデコードされて命令の実行に必要な制御シーケンスが開始されて複数の信号を発生」している以上は、該信号を発生可能にもしていることは当然である。したがって、引用発明における「ＯＰ部がデコードされて命令の実行に必要な制御シーケンスが開始されて複数の信号を発生」する機能は、本件補正発明の「プログラム命令ワードをデコードして前記コア制御信号を発生」する機能に相当するとともに、本件補正発明の「プログラム命令ワードをデコードして前記コア制御信号を発生可能に」する機能にも相当する。
　
　また、引用発明の該「制御部１１等」は該「制御シーケンス」の「開始」に伴って発生する「複数の信号」によって「該演算部１７等における該レジスタのビット幅のデータ通路を用いた命令実行を制御する」のであるから、本件補正発明の「Ｎビット・データ通路を用いる処理をトリガさせ」る機能に相当する機能を備えている。
　
　してみると、引用発明の「ＯＰ部がデコードされて命令の実行に必要な制御シーケンスが開始されて複数の信号を発生して該演算部１７等における該レジスタのビット幅のデータ通路を用いた命令実行を制御する制御部１１等」は、コア制御信号を発生してＮビットデータ通路を用いる処理をトリガさせる機能の面において、本件補正発明の「第１の」「命令セットからのＸビット・プログラム命令ワードをデコードして前記コア制御信号を発生し、前記Ｎビット・データ通路を用いる処理をトリガさせる第１のデコード手段」と「第２の」「命令セットからのＹビット・プログラム命令ワードをデコードして前記コア制御信号を発生可能にし、前記Ｎビット・データ通路を用いる処理をトリガさせる第２のデコード手段であって、ＹがＸより小さい前記第２のデコード手段」との両者に共通する上位概念である「命令セットからのプログラム命令ワードをデコードして前記コア制御信号を発生し、前記Ｎビット・データ通路を用いる処理をトリガさせる」「デコード手段」の機能を備えているとともに、「第１の」「命令セットからの」「プログラム命令ワード」と「第２の」「命令セットからの」「プログラム命令ワード」の双方に係る該機能を営んでいるという意味で本件補正発明の「第１のデコード手段」と「第２のデコード手段」の双方に対応している。
　以下引用発明における機能手段としての「制御部１１等」に対応する「第１のデコード手段」と「第２のデコード手段」の双方を総称して「第１及び第２のデコード手段」という。
　
　また、引用発明の「命令レジスタ１０上の先頭ビット」は、デコードの対象となっている「プログラム命令ワード」がいずれの「命令セット」に属するかに関する該「第１及び第２のデコード手段」における所定の切換制御を行う点において、本件補正発明の「命令セット・スイッチ」に対応する構成である。
　
　また、引用発明の「レジスタ指定部」により指定され得るレジスタの範囲は命令ワードによって取り扱いが可能なオペランドの範囲であって該範囲が本件補正発明の「オペランド範囲」に相当し、また、８ビットのレジスタ指定部により指定され得るレジスタの範囲より４ビットのレジスタ指定部により指定されうるレジスタの範囲が少ないことは上記（う）に記載されたとおりであるから、引用発明の装置が「第１命令型のコードは８ビットのレジスタ指定部を持つ一方で第２命令型のコードは４ビットのレジスタ指定部を持っている」点は本件補正発明の「前記第２の」「命令セット内の少なくとも１つのプログラム命令ワードは、前記第１の」「命令セット内の対応するプログラム命令ワードに比較して減少したオペランド範囲を有」する点に相当する。
　
　してみると、本件補正発明と引用発明とは、
　データを処理する装置において、
　Ｎビット・データ通路を有し、かつ複数のコア制御信号に応答するプロセッサ・コアと、
　第１の命令セットからのＸビット・プログラム命令ワードをデコードして前記コア制御信号を発生し、前記Ｎビット・データ通路を用いる処理をトリガさせ、第２の命令セットからのＹビット・プログラム命令ワードをデコードして前記コア制御信号を発生可能にし、前記Ｎビット・データ通路を用いる処理をトリガさせる、第１及び第２のデコード手段であって、ＹがＸより小さい、第１及び第２のデコード手段と、
　該第１及び第２のデコード手段における所定の切換制御を行う命令セット・スイッチと
を含み、
　前記第２の命令セット内の少なくとも１つのプログラム命令ワードは、前記第１の命令セット内の対応するプログラム命令ワードに比較して減少したオペランド範囲を有する
前記装置
である点で一致する。
　
（ｉｉ）
　その一方で、本件補正発明と引用発明とは、次の２点で相違する。
　
（相違点）
（Ａ）本件補正発明における命令セットが「パーマネント」命令セットであって「前記第２のパーマネント命令セットは前記第１のパーマネント命令セットに対して非直交である」のに対し、引用発明における命令セットが「パーマネント」命令セットか否か及び第１命令セットと第２命令セットが「非直交」であるか否かが明らかでない点。
（Ｂ）該「第１及び第２のデコード手段」の構成及び命令セット・スイッチによる該「第１及び第２のデコード手段」における該「所定の切換制御」について、本件補正発明においては、該「第１及び第２のデコード手段」が「第１の」「命令セットからの」「プログラム命令ワードをデコード」する「第１のデコード手段」と「第２の」「命令セットからの」「プログラム命令ワードをデコード」する「第２のデコード手段」からなっていて、該「命令セット・スイッチ」による該「第１及び第２のデコード手段」の切換制御が「受け取ったプログラム命令ワードに前記第１のデコード手段を用いる第１の処理モードか、又は受け取ったプログラム命令ワードに前記第２のデコード手段を用いる第２の処理モードを選択する」制御であるのに対し、引用発明においては該「第１及び第２のデコード手段」は「第１の」「命令セットからの」「プログラム命令ワード」と「第２の」「命令セットからの」「プログラム命令ワード」の双方を「デコード」処理する機能を備えた単独のものであって、該「所定の切換制御」が該「デコード」処理における解析の対象として命令から取り出されるべき命令レジスタ１０の位置の切換制御である点。
　
（５）相違点の判断
　上記相違点について検討する。
（ｉ）相違点（Ａ）について
　引用発明においては、ユーザに命令セットの設計を許容しているか否か定かでなく、その意味で「パーマネント」な命令セットか否か明示されてはいないものの、引用文献を示すまでもなく計算機の設計にあたってユーザに命令セットの設計を許容しないことは命令セット設計における常套手段であって、命令セット設計を行う当業者において当然考慮すべき事項である。
　さらに、命令セットを設計するにあたって既存のプロセッサにおける設計例を調査して参考にすることは当業者が当然に行うべき営為であるところ、本願出願当時において命令セット（Ｖ２０／３０の命令セット）をプログラムエンコーディング（あるいは命令セットのプログラム命令ワード間のプログラムエンコーディング）が該命令セットと非直交であるような他の命令セット（Ｖ６０の命令セット）に対応付けるプロセッサ（Ｖ６０マイクロプロセッサ）そのものが周知である。
　すなわち、昭和６１年には発表されていて本願出願当時においては当業者において広く知られていることが明らかなマイクロプロセッサである日本電気株式会社のＶ６０マイクロプロセッサに関する文献である、佐藤他「仮想記憶管理機構と浮動小数点演算機能を内蔵した３２ビット・マイクロプロセッサＶ６０」（日経エレクトロニクス1986年3月24日号（No.391）第１９９乃至２４０頁）（以下「周知例１」という。）、可児賢二編著「マイクロコンピュータシリーズ１８　ＶシリーズマイクロコンピュータＩＩ」（丸善株式会社，昭和６２年４月３０日）第２０乃至２８頁及び第２１５乃至２３１頁（以下「周知例２」という。）によれば、Ｖ６０マイクロプロセッサにおいては、ネイティブモードにおいてＶ６０命令セットの命令を実行する一方で、エミュレートモードにおいてＶ２０／Ｖ３０命令セットの命令を実行時にデコード段階でエミュレートして実行している。
　また、上記周知例１，２において具体的に示されているＶ６０命令セットのフォーマット及びエンコーディングを、該Ｖ６０マイクロプロセッサにおいてエミュレートされるＶ２０／Ｖ３０マイクロプロセッサに関する文献である可児賢二編著，「マイクロコンピュータシリーズ１７　ＶシリーズマイクロコンピュータＩ」（丸善株式会社，昭和６１年１月２０日）第４６乃至５７頁及び第２５９乃至２８０頁（以下「周知例３」という。）において具体的に示されているＶ２０／Ｖ３０命令セットのフォーマット及びエンコーディングと比較すると、両者が全く異なっていて、本願明細書及び本件補正発明に関して平成１８年３月１３日付けでなされた審尋に対する平成１８年６月７日付け審尋回答書において「プログラム命令ワードのエンコーディングにおける非直交」の文言により示される性質があるという意味で、「非直交」であることは明らかである。
　これらのことから、命令セット（Ｖ２０／３０の命令セット）を該命令セットの命令とプログラムエンコーディング（あるいは命令セットのプログラム命令ワード間のプログラムエンコーディング）が非直交であるような他の命令セット（Ｖ６０の命令セット）に対応付けるプロセッサ（Ｖ６０マイクロプロセッサ）は周知である。
　
　してみると、前述のとおり、常套手段を適宜採用することや、命令セットを設計するにあたって既存のプロセッサにおける設計例を調査して参考にすることは当業者が当然に行うべき営為であることを踏まえれば、引用発明における二つの命令セットを設計するにあたって「パーマネント」かつ互いに「非直交」な命令セットとすることは、当業者が適宜行う程度の営為であって、格別のものでない。
　
（ｉｉ）相違点（Ｂ）について
　例えば特開昭６１−３３５４６号公報や特開平４−７６６２６号公報に示されているように、命令セットに応じた状態レジスタ上の状態情報で選択されるモードによって複数のデコード手段を切り換えることによって複数の命令セットからの命令をデコードする構成技術は周知技術である。
　さらに、プロセッサを設計するにあたってデコード手段の構成に関する技術常識や周知慣用技術を参考にすることは当業者が適宜行う程度の営為である。
　してみると、引用発明の装置における複数の命令セットからの命令をデコードするための構成及び制御としての、単独のデコード手段において取り出されるべき命令レジスタ１０の位置の切換制御を行う構成に換えて、該周知技術のように命令セットに応じた状態レジスタ上の状態情報で選択されるモードによって複数のデコード手段を切り換える構成を採用することは、当業者が適宜行う程度の営為であって、格別のものでない。
　
（６）むすび
　したがって、本件補正発明は、引用例記載の発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものであるので、本件補正は、特許法第１７条の２第５項で準用する同法第１２６条第５項の規定に違反するものであり、特許法第１５９条第１項において読み替えて準用する特許法第５３条第１項の規定により却下されるべきものである。
　よって［補正却下の決定の結論］のとおり決定する。
　
３．本願発明について
（１）本願発明の認定
　平成１７年１２月５日付の手続補正は上記２．のとおり却下されたので、本件審判請求に係る特許出願の請求項１に係る発明（以下「本願発明」という。）は、平成１７年１１月７日付手続補正書により補正された本願明細書の特許請求の範囲の請求項１に記載された事項による特定される以下のとおりのものである。
　
「【請求項１】
　　データを処理する装置において、
　Ｎビット・データ通路を有し、かつ複数のコア制御信号に応答するプロセッサ・コアと、
　第１のパーマネント命令セットからのＸビット・プログラム命令ワードをデコードして前記コア制御信号を発生し、前記Ｎビット・データ通路を用いる処理をトリガさせる第１のデコード手段と、
　第２のパーマネント命令セットからのＹビット・プログラム命令ワードをデコードして前記コア制御信号を発生可能にし、前記Ｎビット・データ通路を用いる処理をトリガさせる第２のデコード手段であって、ＹがＸより小さい前記第２のデコード手段と、
　受け取ったプログラム命令ワードに前記第１のデコード手段を用いる第１の処理モードか、又は受け取ったプログラム命令ワードに前記第２のデコード手段を用いる第２の処理モードを選択する命令セット・スイッチと
を含み、
　前記第２のパーマネント命令セット内の少なくとも１つのプログラム命令ワードは、前記第１のパーマネント命令セット内の対応するプログラム命令ワードに比較して減少したオペランド範囲を有する前記装置。」
　
（２）引用発明
　原査定の拒絶の理由に引用された引用例に記載された発明、すなわち上記「引用発明」、は、上記２．（３）の記載のとおりである。
　
（３）本願発明と引用発明との対比・判断
（ｉ）
　本願発明と引用発明とを対比する。
　本件補正発明は本願発明の構成を限定的に減縮したものであり、本件補正発明と引用発明との対比に係る一致点の認定までの部分（２．（４）（ｉ）の記載）、相違点（Ｂ）の認定の部分（上記２．（４）（ｉｉ）（相違点）（Ｂ）の部分）及び相違点（Ｂ）の判断の部分（上記２．（５）（ｉｉ）の部分）は、本願発明と引用発明との間の対比及び相違点についての判断においても共通している。そこで、これらの記載の「本件補正発明」を「本願発明」と読み替えた上で該記載を引用する。
　
（ｉｉ）
　してみると、本願発明と引用発明とは、上記相違点（Ｂ）及び次の点で相違する。
（相違点）
（Ａ’）本願発明における命令セットが「パーマネント」命令セットであるのに対し、引用発明における命令セットが「パーマネント」命令セットか否かが明らかでない点
　
（ｉｉｉ）
　上記相違点（Ａ’）について検討する。
　引用発明においては、ユーザに命令セットの設計を許容しているか否か定かでなく、その意味で「パーマネント」な命令セットか否か明示されてはいないものの、引用文献を示すまでもなく計算機の設計にあたってユーザに命令セットの設計を許容しないことは命令セット設計における常套手段であって、命令セット設計を行う当業者において当然考慮すべき事項である。
　
４．結び
　以上のとおり、本願発明は、引用例記載の発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。