【事件の表示】
　平成９年特許願第１３５９１１号「電気的に消去およびプログラムが可能なリード・オンリ・メモリの消去およびプログラミング保護方法および装置」拒絶査定不服審判事件〔平成１０年２月２０日出願公開，特開平１０−５００７８〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成９年５月９日（パリ条約優先権主張１９９６年５月１０日，米国）の出願であって，平成１８年７月６日付けで手続補正がなされ，同年１０月１０日付けで拒絶査定がなされ，これに対し，平成１９年１月１５日に拒絶査定不服審判が請求されるとともに，同年１月２６日付けで手続補正がなされ，その後当審において，平成２１年１月１４日に審尋がなされ，同年４月１７日に回答書が提出されたものである。
　
第２　平成１９年１月２６日付けの手続補正について
［補正却下の決定の結論］
　平成１９年１月２６日付けの手続補正（以下「本件補正」という。）を却下する。
　
［理由］
１　本件補正の内容
　本件補正は，本件補正前の請求項４を本件補正後の請求項４とする補正（以下「本件補正事項」という。）を含むものであって，本件補正前後の請求項４は，以下のとおりである。
（１）本件補正前の請求項４
「【請求項４】
　マイクロコントローラにおいて使用するブロック消去可能な電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）メモリであって：
　プログラミング電圧（８１）を受信し前記ＥＥＰＲＯＭのデータの書き込みを許可するプログラミング電圧端子を有する，ＥＥＰＲＯＭメモリセルのメモリ・アレイ（６８）；
　イネーブル信号（２９）を受信するチャージ・ポンプ入力を有するチャージ・ポンプ（７８）であって，前記イネーブル信号（２９）がアクティブの場合，前記プログラミング電圧（８１）を発生するために使用される前記チャージ・ポンプ（７８）；および
　前記チャージ・ポンプ（７８）に結合され，複数のアドレス信号を受信するとともに，ブロック保護値を格納する保護制御ブロック（７２）であって，前記メモリ・アレイ（６８）のメモリ領域が書き込み状態にある場合アクティブなイネーブル信号（２９）を発生し，前記ブロック保護値の少なくとも一部が前記複数のアドレス信号の少なくとも一部と対応しており前記メモリ領域が保護状態にある場合，インアクティブなイネーブル信号（２９）を発生する前記保護制御ブロック（７２）；
から成ることを特徴とするブロック消去可能ＥＥＰＲＯＭ。」
（２）本件補正後の請求項４
「【請求項４】
　マイクロコントローラにおいて使用するブロック消去可能な電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）メモリであって：
　プログラミング電圧（８１）を受信し前記ＥＥＰＲＯＭのデータの書き込みを許可するプログラミング電圧端子を有する，ＥＥＰＲＯＭメモリセルのメモリ・アレイ（６８）；
　イネーブル信号（２９）を受信するチャージ・ポンプ入力を有するチャージ・ポンプ（７８）であって，前記イネーブル信号（２９）がアクティブの場合，前記プログラミング電圧（８１）を生成するために使用される前記チャージ・ポンプ（７８）；および
　前記チャージ・ポンプ（７８）に結合され，複数のアドレス信号を受信するとともに，ブロック保護値を格納する保護制御ブロック（７５）であって，前記メモリ・アレイ（６８）のメモリ領域が書き込み状態にある場合アクティブなイネーブル信号（２９）を生成し，前記ブロック保護値の少なくとも一部が前記複数のアドレス信号の少なくとも一部と対応しており前記メモリ領域が保護状態にある場合，前記ブロック保護値の少なくとも一部と前記複数のアドレス信号の少なくとも一部とを比較してインアクティブなイネーブル信号（２９）を生成する前記保護制御ブロック（７５）；
　前記保護制御ブロック（７５）は，前記ブロック保護レジスタに格納された前記ブロック保護値を，前記電気的消去可能ＰＲＯＭメモリに供給される電源電圧より高い電圧を有する信号に応答して変更するように構成されていることを特徴とするブロック消去可能ＥＥＰＲＯＭ。」
　
２　補正事項の整理
　本件補正事項を整理すると，以下のとおりとなる。
（１）補正事項１
　本件補正前の請求項４の「前記イネーブル信号（２９）がアクティブの場合，前記プログラミング電圧（８１）を発生するために使用される前記チャージ・ポンプ（７８）」を，本件補正後の請求項４の「前記イネーブル信号（２９）がアクティブの場合，前記プログラミング電圧（８１）を生成するために使用される前記チャージ・ポンプ（７８）」と補正すること。
（２）補正事項２
　本件補正前の請求項４の「前記チャージ・ポンプ（７８）に結合され，複数のアドレス信号を受信するとともに，ブロック保護値を格納する保護制御ブロック（７２）であって」を，本件補正後の請求項４の「前記チャージ・ポンプ（７８）に結合され，複数のアドレス信号を受信するとともに，ブロック保護値を格納する保護制御ブロック（７５）であって」と補正すること。
（３）補正事項３
　本件補正前の請求項４の「前記メモリ・アレイ（６８）のメモリ領域が書き込み状態にある場合アクティブなイネーブル信号（２９）を発生し」を，本件補正後の請求項４の「前記メモリ・アレイ（６８）のメモリ領域が書き込み状態にある場合アクティブなイネーブル信号（２９）を生成し」と補正すること。
（４）補正事項４
　本件補正前の請求項４の「インアクティブなイネーブル信号（２９）を発生する前記保護制御ブロック（７２）；から成ること」を，本件補正後の請求項４の「前記ブロック保護値の少なくとも一部と前記複数のアドレス信号の少なくとも一部とを比較してインアクティブなイネーブル信号（２９）を生成する前記保護制御ブロック（７５）；　前記保護制御ブロック（７５）は，前記ブロック保護レジスタに格納された前記ブロック保護値を，前記電気的消去可能ＰＲＯＭメモリに供給される電源電圧より高い電圧を有する信号に応答して変更するように構成されていること」と補正すること。
　
３　補正の目的の適否について
（１）補正事項１は，本件補正前の請求項４の「プログラミング電圧（８１）を発生する」を，本件補正後の請求項４の「プログラミング電圧（８１）を生成する」と補正するものであるから，誤記の訂正を目的とするものに該当する。
（２）補正事項２は，本件補正前の請求項４の「ブロック保護値を格納する保護制御ブロック（７２）」を，本件補正後の請求項４の「ブロック保護値を格納する保護制御ブロック（７５）」として，本願の図２の記載と整合させるものであるから，誤記の訂正を目的とするものに該当する。
（３）補正事項３は，本件補正前の請求項４の「イネーブル信号（２９）を発生し」を，本件補正後の請求項４の「イネーブル信号（２９）を生成し」とするものであるから，誤記の訂正を目的とするものに該当する。
（４）補正事項４は，本件補正前の請求項４の「インアクティブなイネーブル信号（２９）を発生する前記保護制御ブロック（７２）」を，本件補正後の請求項４の「インアクティブなイネーブル信号（２９）を生成する前記保護制御ブロック（７５）」として，誤記の訂正を行うとともに，本件補正前の請求項４に「前記ブロック保護値の少なくとも一部と前記複数のアドレス信号の少なくとも一部とを比較して」及び「前記保護制御ブロック（７５）は，前記ブロック保護レジスタに格納された前記ブロック保護値を，前記電気的消去可能ＰＲＯＭメモリに供給される電源電圧より高い電圧を有する信号に応答して変更するように構成されている」という構成を付加して，本件補正前の請求項４の「保護制御ブロック」を限定するものである。したがって，補正事項４は，誤記の訂正及び特許請求の範囲の減縮を目的とするものに該当する。
（５）以上のとおりであるから，本件補正事項は，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号及び第３号に掲げる事項を目的とするものに該当する。
　
４　独立特許要件の検討
　以上で検討したとおり，補正事項４は，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものであるから，本件補正後の特許請求の範囲の請求項４に記載されている事項により特定される発明が，特許出願の際独立して特許を受けることができるものであるか否かについて，さらに検討を進める。
　
４−１　本件補正後の請求項４に係る発明
　本件補正後の請求項４に係る発明（以下「補正発明」という。）は，平成１９年１月２６日付けの手続補正により補正された明細書又は図面の記載からみて，その特許請求の範囲の請求項４に記載された事項により特定されるものであって，以下のとおりのものと認める。
「【請求項４】
　マイクロコントローラにおいて使用するブロック消去可能な電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）メモリであって：
　プログラミング電圧（８１）を受信し前記ＥＥＰＲＯＭのデータの書き込みを許可するプログラミング電圧端子を有する，ＥＥＰＲＯＭメモリセルのメモリ・アレイ（６８）；
　イネーブル信号（２９）を受信するチャージ・ポンプ入力を有するチャージ・ポンプ（７８）であって，前記イネーブル信号（２９）がアクティブの場合，前記プログラミング電圧（８１）を生成するために使用される前記チャージ・ポンプ（７８）；および
　前記チャージ・ポンプ（７８）に結合され，複数のアドレス信号を受信するとともに，ブロック保護値を格納する保護制御ブロック（７５）であって，前記メモリ・アレイ（６８）のメモリ領域が書き込み状態にある場合アクティブなイネーブル信号（２９）を生成し，前記ブロック保護値の少なくとも一部が前記複数のアドレス信号の少なくとも一部と対応しており前記メモリ領域が保護状態にある場合，前記ブロック保護値の少なくとも一部と前記複数のアドレス信号の少なくとも一部とを比較してインアクティブなイネーブル信号（２９）を生成する前記保護制御ブロック（７５）；
　前記保護制御ブロック（７５）は，ブロック保護レジスタに格納された前記ブロック保護値を，前記電気的消去可能ＰＲＯＭメモリに供給される電源電圧より高い電圧を有する信号に応答して変更するように構成されていることを特徴とするブロック消去可能ＥＥＰＲＯＭ。」
　なお，本件補正後の請求項４には，「前記保護制御ブロック（７５）は，前記ブロック保護レジスタに格納された前記ブロック保護値を，」と記載されているが，これが「前記保護制御ブロック（７５）は，ブロック保護レジスタに格納された前記ブロック保護値を，」の誤記であることは文脈上明らかであるから，補正発明を上記のように認定した。
　
４−２　引用例に記載された発明
（１）原査定の拒絶の理由に引用された特開平７−１８２８８５号公報（平成７年７月２１日出願公開，以下「引用例」という。）には，次の記載がある。
ア　図１１及び図１２を参照して，「【０００２】
【従来の技術】
フラッシュ型ＥＥＰＲＯＭ（Electrically Erasable Programmable Read OnlyMemory）は電気的に書き込み及び消去可能な不揮発性メモリの一つである
イ　「【００２９】
【課題を解決するための手段】この発明の半導体記憶装置は，
電気的プログラム可能な不揮発性メモリセルからなるメモリセルアレイ
メモリセルアレイに対するデータのプログラムに関する制御のための高電圧供給手段
を具備
ウ　図２を参照して，「【００３３】図２は図１中の高電圧検知回路１１４の一例を示す回路図である。この高電圧検知回路１１４は，コマンドレジスタ回路１０７に接続されており，信号／ＰＨを出力する。この
高電圧検知回路１１４はプロテクトセル１１６にデータを書き込んだり，プロテクトセル１１６のデータを消去する場合に動作
・・・
【００３５】
通常の動作時は，ＮＣピンには電圧は印加されない
ＮＣピンに高電圧（電源電圧ＶＣＣ以上）が印加されるとノードＮ１００は“Ｈ”に変化し，出力信号／ＰＨは“Ｌ”となる
エ　図８を参照して，「【００８７】図８はこの発明の第２の実施例の示す半導体記憶装置構成を示す回路ブロック図である。チップ内部は，アドレスバッファ回路２０１，アドレスラッチ回路２０２，カラムデコーダ回路２０３，ローデコーダ回路２０４，カラムゲート２０５，
メモリセルアレイブロック２０６（２０６−１〜２０６−ｎ），コマンドレジスタ回路２０７，コントロール回路２０８
高電圧検知回路２１４，書き込み消去禁止制御回路（以下プロテクト制御回路）２１５，書き込み消去禁止判定メモリセル（以下プロテクトセル）２１６（２１６−１〜２１６−ｎ），プロテクトセンスアンプ回路２１７，ブロックデコーダ回路２１８，消去ブロックデコーダ回路２１９
オ　図８を参照して，「【００９１】以下，図８〜図１０，図２〜図５，図７を参照してプロテクトに関係する動作の説明をする。図８において，
メモリセルアレイブロック２０６中のメモリセルアレイブロック２０６−１を書き込み消去禁止状態（プロテクトセット）に設定している場合は，メモリセルアレイブロック２０６−１に対応するプロテクトセル２１６−１のデータは“０”の状態となるように設定され
【００９２】上記条件で，プロテクトセット状態時に書き込み特定コマンドが実行されたときのチップ内部の動作について説明する。まず，
外部コントロール信号によって通常のコマンド書き込みモードが実行され，この時，メモリセルアレイブロック１０６−１に対応するアドレスを外部信号Ａ０〜Ａｎより選択しておくように設定し
チップ内部が活性化されると，プロテクト制御回路２１５も同時に活性化
カ　図３，図７及び図８を参照して，「【００９７】次に，コマンド２ステップ目の終了と同時に，図３に示した書き込みコマンドレジスタ回路１０７Ｗ１の出力信号ＰＣは“Ｈ”となる。この信号ＰＣはさらに，図７に示すコントロール回路２０８の内部の，前記図７に示した書き込みコントロール回路１０８−Ｗに接続されるので，書き込みコントロール回路１０８−Ｗの内部は活性化される。これにより，ノードＮ５０は“Ｈ”から“Ｌ”となるが，このノードＮ５０の信号と信号ＰＲＯＴＥＣＴ（“Ｈ”）をゲート入力とするＮＯＲ回路出力により，その
出力信号ＰＲＯは“Ｌ”のまま固定
信号ＰＲＯが伝達されている書き込み電圧回路２１２は活性化されず
書き込み用高電圧ＳＷも内部に供給されず，選択されたメモリセルには書き込みは行われない
キ　図８を参照して，「【０１０１】また，
書き込み
時に必要な高電圧の昇圧についても，昇圧回路の組み込まれた書き込み電圧回路２１２
は書き込み
が行われることが確実に決定した後に動作
ク　図３，図７及び図８を参照して，「【０１０２】次に，
外部信号Ａ０〜Ａｎによりメモリセルアレイブロック２０６内のプロテクトセル２１６−２を選択し，通常の書き込み状態，つまりプロテクトリセットに設定している場合
【０１０３】
書き込みコマンドが入力されると
信号ＰＲＯが“Ｌ”から“Ｈ”
書き込み電圧回路２１２は活性化され通常の動作がなされ，メモリセルアレイブロック２０６−２に書き込みが行われる
ケ　図５，図７及び図８を参照して，「【０１０５】同様に，消去モード時には，図５に示す消去コマンドレジスタ回路の出力信号ＥＣは“Ｈ”となり，図７に示す消去コントロール回路１０８−Ｅの出力信号ＥＲＡは“Ｌ”から“Ｈ”になるので，消去電圧回路２１２は活性化され通常の動作がなされる。また，図８に示す
消去ブロックデコーダ回路２１９により選択されたメモリセルアレイブロック２０６−２のデータ消去が行われる
コ　「【０１２３】このように，メモリセルアレイを数個ブロックに分割している場合に，
ブロック単位にメモリセルのデータを保護する書き込み消去禁止機能を設ける
（２）上記（１）ア及びケによれば，引用例に記載された発明は，電気的に書き込み及び消去可能な不揮発性メモリの一つであるフラッシュ型ＥＥＰＲＯＭであって，消去ブロックデコーダ回路２１９により選択されたメモリセルアレイブロック２０６（２０６−１〜２０６−ｎ）のデータ消去が行われるものであるから，ブロック消去可能な電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）メモリに関するものである。
（３）上記（１）カによれば，引用例には，信号ＰＲＯが伝達されている書き込み電圧回路２１２が活性化されないと，書き込み用高電圧ＳＷが内部に供給されないこと，すなわち，
信号ＰＲＯが伝達されている書き込み電圧回路２１２
書き込み用高電圧ＳＷが内部に供給
電気的プログラム可能な不揮発性メモリセルからなるメモリセルアレイ
メモリセルアレイに対するデータのプログラムに関する制御のための高電圧供給手段
書き込み用高電圧ＳＷが，メモリセルアレイに供給
ブロック単位にメモリセルのデータを保護する書き込み消去禁止機能が設けられている
メモリセルアレイブロック２０６（２０６−１〜２０６−ｎ）
（４）上記（１）キによれば，引用例には，書き込み時に必要な高電圧の昇圧について，
昇圧回路の組み込まれた
信号ＰＲＯが伝達
活性化されると，書き込み用高電圧ＳＷが内部に供給
（５）ア　引用例に，
書き込み電圧回路２１２に信号ＰＲＯが伝達
メモリセルアレイブロック２０６−１〜２０６−ｎに対応するプロテクトセル２１６（２１６−１〜２１６−ｎ）のデータは
設定
外部信号Ａ０〜Ａｎにより
プロテクトセル２１６（２１６−１〜２１６−ｎ）を選択
外部信号Ａ０〜Ａｎによりプロテクトセル２１６−１〜２１６−ｎを選択し，プロテクトセル２１６−１〜２１６−ｎのデータが設定
イ　上記（１）クによれば，引用例には，通常の書き込み状態，つまり
プロテクトリセットに設定している場合，書き込みコマンドが入力されると，信号ＰＲＯが“Ｌ”から“Ｈ
ウ　上記（１）オ及びカによれば，引用例には，メモリセルアレイブロック２０６中のメモリセルアレイブロック２０６−１〜２０６−ｎを書き込み消去禁止状態（
プロテクトセット
に設定している場合は
信号ＰＲＯは“Ｌ”のまま固定
プロテクトセル２１６−１〜２１６−ｎのデータと外部信号Ａ０〜Ａｎとを比較することで
エ　そして，図２〜図５及び図７〜図１０の回路構成を参酌すれば，引用例では，コマンドレジスタ回路２０７，コントロール回路２０８，
高電圧検知回路２１４
（６）上記（１）ウによれば，引用例には，高電圧検知回路２１４は，プロテクトセル２１６（２１６−１〜２１６−ｎ）にデータを書き込んだり，プロテクトセル２１６（２１６−１〜２１６−ｎ）のデータを消去する場合に動作すること，及び，通常の動作時はＮＣピンに電圧は印加されないが，ＮＣピンに高電圧（電源電圧ＶＣＣ以上）が印加されると，出力信号／ＰＨは“Ｌ”となることが記載されているから，高電圧検知回路２１４は，ＮＣピンに電源電圧ＶＣＣ以上の高電圧を印加することで動作し，プロテクトセル２１６（２１６−１〜２１６−ｎ）のデータを書き込んだり消去することが開示されている。
（７）よって，引用例には，以下の発明（以下「引用発明」という。）が記載されている。
「ブロック消去可能な電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）メモリであって，
　書き込み用高電圧ＳＷが供給され，ブロック単位にメモリセルのデータを保護する書き込み消去禁止機能が設けられた，電気的プログラム可能な不揮発性メモリセルからなるメモリセルアレイブロック２０６（２０６−１〜２０６−ｎ）と，
　信号ＰＲＯが伝達され，昇圧回路が組み込まれた書き込み電圧回路２１２であって，信号ＰＲＯにより活性化されると，書き込み用高電圧ＳＷを内部に供給する書き込み電圧回路２１２と，
　書き込み電圧回路２１２に信号ＰＲＯを伝達し，外部信号Ａ０〜Ａｎによりプロテクトセル２１６−１〜２１６−ｎを選択し，プロテクトセル２１６−１〜２１６−ｎのデータが設定されるものであって，プロテクトリセットに設定している場合，書き込みコマンドが入力されると，信号ＰＲＯが“Ｈ”になり，プロテクトセットに設定している場合は，プロテクトセル２１６−１〜２１６−ｎのデータと外部信号Ａ０〜Ａｎとを比較することで，信号ＰＲＯは“Ｌ”のまま固定されるという動作を行うプロテクト回路構成と，
　高電圧検知回路２１４は，ＮＣピンに電源電圧ＶＣＣ以上の高電圧を印加することで動作し，プロテクトセル２１６（２１６−１〜２１６−ｎ）のデータを書き込んだり消去するように構成されていることを特徴とするブロック消去可能ＥＥＰＲＯＭ。」
　
４−３　補正発明と引用発明との対比
（１）引用発明の「書き込み用高電圧ＳＷ」，「電気的プログラム可能な不揮発性メモリセル」，「メモリセルアレイブロック２０６（２０６−１〜２０６−ｎ）」は，補正発明の「プログラミング電圧（８１）」，「ＥＥＰＲＯＭメモリセル」，「メモリ・アレイ（６８）」にそれぞれ相当する。そして，引用発明では，ブロック単位にメモリセルのデータを保護する書き込み消去禁止機能が設けられているから，補正発明の「ＥＥＰＲＯＭのデータの書き込みを許可するプログラミング電圧端子」に相当する構成を具備していることは，明らかである。したがって，引用発明の「書き込み用高電圧ＳＷが供給され，ブロック単位にメモリセルのデータを保護する書き込み消去禁止機能が設けられた，電気的プログラム可能な不揮発性メモリセルからなるメモリセルアレイブロック２０６（２０６−１〜２０６−ｎ）」は，補正発明の「プログラミング電圧（８１）を受信し前記ＥＥＰＲＯＭのデータの書き込みを許可するプログラミング電圧端子を有する，ＥＥＰＲＯＭメモリセルのメモリ・アレイ（６８）」に相当する。
（２）引用発明の「信号ＰＲＯ」は，補正発明の「イネーブル信号（２９）」に相当する。そして，引用発明の「書き込み電圧回路２１２」は，信号ＰＲＯが伝達されるのであるから，信号ＰＲＯを受信する書き込み電圧回路の入力を有していることは，明らかである。また，引用発明の「書き込み電圧回路２１２」は，
昇圧回路
書き込み用高電圧ＳＷを内部に供給
（３）ア　引用発明の「外部信号Ａ０〜Ａｎ」，プロテクトセル２１６−１〜２１６−ｎの「データ」は，補正発明の「複数のアドレス信号」，「ブロック保護値」にそれぞれ相当するから，引用発明の「書き込み電圧回路２１２に信号ＰＲＯを伝達し，外部信号Ａ０〜Ａｎによりプロテクトセル２１６−１〜２１６−ｎを選択し，プロテクトセル２１６−１〜２１６−ｎのデータが設定され」ることは，補正発明の「前記チャージ・ポンプ（７８）に結合され，複数のアドレス信号を受信するとともに，ブロック保護値を格納する」ことに相当する。
イ　引用発明の「プロテクトリセット」，「信号ＰＲＯが“Ｈ”にな」ることは，補正発明の「書き込み状態」，「アクティブなイネーブル信号（２９）を生成」することにそれぞれ相当するから，引用発明の「プロテクトリセットに設定している場合，書き込みコマンドが入力されると，信号ＰＲＯが“Ｈ”にな」ることは，補正発明の「前記メモリ・アレイ（６８）のメモリ領域が書き込み状態にある場合アクティブなイネーブル信号（２９）を生成」することに相当する。
ウ　引用発明の「外部信号Ａ０〜Ａｎによりプロテクトセル２１６−１〜２１６−ｎを選択し，プロテクトセル２１６−１〜２１６−ｎのデータが設定され」ることは，プロテクトセル２１６−１〜２１６−ｎのデータが外部信号Ａ０〜Ａｎに対応して設定されていることであるから，補正発明の「前記ブロック保護値の少なくとも一部が前記複数のアドレス信号の少なくとも一部と対応して」いることに相当する。
エ　引用発明の「プロテクトセット」，「信号ＰＲＯは“Ｌ”のまま固定され」ることは，補正発明の「保護状態」，「インアクティブなイネーブル信号（２９）を生成する」ことにそれぞれ相当するから，引用発明の「プロテクトセットに設定している場合は，プロテクトセットに設定している場合は，プロテクトセル２１６−１〜２１６−ｎのデータと外部信号Ａ０〜Ａｎとを比較することで，信号ＰＲＯは“Ｌ”のまま固定され」ることは，補正発明の「前記メモリ領域が保護状態にある場合，前記ブロック保護値の少なくとも一部と前記複数のアドレス信号の少なくとも一部とを比較してインアクティブなイネーブル信号（２９）を生成する」ことに相当する。
オ　そして，引用発明の「プロテクト回路構成」は，その動作からみて，補正発明の「保護制御ブロック（７５）」に相当するものである。
カ　以上のとおりであるから，引用発明の「書き込み電圧回路２１２に信号ＰＲＯを伝達し，外部信号Ａ０〜Ａｎによりプロテクトセル２１６−１〜２１６−ｎを選択し，プロテクトセル２１６−１〜２１６−ｎのデータが設定されるものであって，プロテクトリセットに設定している場合，書き込みコマンドが入力されると，信号ＰＲＯが“Ｈ”になり，プロテクトセットに設定している場合は，プロテクトセル２１６−１〜２１６−ｎのデータと外部信号Ａ０〜Ａｎとを比較することで，信号ＰＲＯは“Ｌ”のまま固定されるという動作を行うプロテクト回路構成」は，補正発明の「前記チャージ・ポンプ（７８）に結合され，複数のアドレス信号を受信するとともに，ブロック保護値を格納する保護制御ブロック（７５）であって，前記メモリ・アレイ（６８）のメモリ領域が書き込み状態にある場合アクティブなイネーブル信号（２９）を生成し，前記ブロック保護値の少なくとも一部が前記複数のアドレス信号の少なくとも一部と対応しており前記メモリ領域が保護状態にある場合，前記ブロック保護値の少なくとも一部と前記複数のアドレス信号の少なくとも一部とを比較してインアクティブなイネーブル信号（２９）を生成する前記保護制御ブロック（７５）」に相当する。
（４）引用発明の「プロテクトセル２１６（２１６−１〜２１６−ｎ）」は，補正発明の「ブロック保護レジスタ」に相当するから，引用発明の「プロテクトセル２１６（２１６−１〜２１６−ｎ）のデータ」は，補正発明の「ブロック保護レジスタに格納された前記ブロック保護値」に相当する。また，引用発明の「ＮＣピンに」印加される「電源電圧ＶＣＣ以上の高電圧」は，補正発明の「電気的消去可能ＰＲＯＭメモリに供給される電源電圧より高い電圧を有する信号」に相当する。そうすると，引用発明の「高電圧検知回路２１４」が，補正発明の「保護制御ブロック（７５）」に相当する引用発明の「プロテクト回路構成」の一構成要素であることは前示４−２（５）エのとおりであるから，引用発明の「高電圧検知回路２１４は，ＮＣピンに電源電圧ＶＣＣ以上の高電圧を印加することで動作し，プロテクトセル２１６（２１６−１〜２１６−ｎ）のデータを書き込んだり消去する」ことは，補正発明の「前記保護制御ブロック（７５）は，ブロック保護レジスタに格納された前記ブロック保護値を，前記電気的消去可能ＰＲＯＭメモリに供給される電源電圧より高い電圧を有する信号に応答して変更する」ことに相当する。
（５）以上のことを踏まえると，補正発明と引用発明とは，
「ブロック消去可能な電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）メモリであって：
　プログラミング電圧（８１）を受信し前記ＥＥＰＲＯＭのデータの書き込みを許可するプログラミング電圧端子を有する，ＥＥＰＲＯＭメモリセルのメモリ・アレイ（６８）；
　イネーブル信号（２９）を受信するチャージ・ポンプ入力を有するチャージ・ポンプ（７８）であって，前記イネーブル信号（２９）がアクティブの場合，前記プログラミング電圧（８１）を生成するために使用される前記チャージ・ポンプ（７８）；および
　前記チャージ・ポンプ（７８）に結合され，複数のアドレス信号を受信するとともに，ブロック保護値を格納する保護制御ブロック（７５）であって，前記メモリ・アレイ（６８）のメモリ領域が書き込み状態にある場合アクティブなイネーブル信号（２９）を生成し，前記ブロック保護値の少なくとも一部が前記複数のアドレス信号の少なくとも一部と対応しており前記メモリ領域が保護状態にある場合，前記ブロック保護値の少なくとも一部と前記複数のアドレス信号の少なくとも一部とを比較してインアクティブなイネーブル信号（２９）を生成する前記保護制御ブロック（７５）；
　前記保護制御ブロック（７５）は，ブロック保護レジスタに格納された前記ブロック保護値を，前記電気的消去可能ＰＲＯＭメモリに供給される電源電圧より高い電圧を有する信号に応答して変更するように構成されていることを特徴とするブロック消去可能ＥＥＰＲＯＭ。」
である点で一致し，以下の点で相違する。
相違点：「ブロック消去可能な電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）メモリ」を，補正発明では，「マイクロコントローラにおいて使用」するのに対して，引用発明では，この点が明記されていない点。
　
４−４　当審の判断
　上記相違点について検討すると，原査定の拒絶の理由に引用された米国特許第４７５２８７１号明細書（１９８８年７月２１日発行）には，従来の技術として，次の記載がある。
「 Until now, only small amounts of EEPROM have found their way onto single chip microprocessors.『現在までは，小量のＥＥＰＲＯＭだけが，シングルチップ・マイクロプロセッサ上に繰り込まれている。』」（『』内は，当審による翻訳文。）（１欄４３〜４４行）
　この記載によれば，ＥＥＰＲＯＭをシングルチップ・マイクロプロセッサのメモリとして使用することが，従来周知の技術であることが認められる。したがって，この従来周知の技術を引用発明に適用し，引用発明の「ブロック消去可能な電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）メモリ」をシングルチップ・マイクロプロセッサにおいて使用することとし，上記相違点の構成とすることは，当業者が容易になし得ることである。
　以上のとおり，補正発明は，従来周知の技術を勘案することにより，引用発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
４−５　独立特許要件についてのまとめ
　以上のとおりであるから，本件補正は，本件補正後の特許請求の範囲の請求項４に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであり，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。
　
５　本件補正についてのむすび
　以上検討したとおり，本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないので，同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明について
１　本願発明
　平成１９年１月２６日付の手続補正は上記のとおり却下されたので，本願の請求項１〜５に係る発明は，平成１８年７月６日付けの手続補正により補正された願書に最初に添付した明細書及び図面の記載からみて，その特許請求の範囲の請求項１〜５に記載された事項により特定されるとおりのものであり，その内の請求項４に係る発明（以下「本願発明」という。）は，以下のとおりのものと認める。
「【請求項４】
　マイクロコントローラにおいて使用するブロック消去可能な電気的消去可能ＰＲＯＭ（ＥＥＰＲＯＭ）メモリであって：
　プログラミング電圧（８１）を受信し前記ＥＥＰＲＯＭのデータの書き込みを許可するプログラミング電圧端子を有する，ＥＥＰＲＯＭメモリセルのメモリ・アレイ（６８）；
　イネーブル信号（２９）を受信するチャージ・ポンプ入力を有するチャージ・ポンプ（７８）であって，前記イネーブル信号（２９）がアクティブの場合，前記プログラミング電圧（８１）を生成するために使用される前記チャージ・ポンプ（７８）；および
　前記チャージ・ポンプ（７８）に結合され，複数のアドレス信号を受信するとともに，ブロック保護値を格納する保護制御ブロック（７５）であって，前記メモリ・アレイ（６８）のメモリ領域が書き込み状態にある場合アクティブなイネーブル信号（２９）を生成し，前記ブロック保護値の少なくとも一部が前記複数のアドレス信号の少なくとも一部と対応しており前記メモリ領域が保護状態にある場合，インアクティブなイネーブル信号（２９）を生成する前記保護制御ブロック（７５）；
から成ることを特徴とするブロック消去可能ＥＥＰＲＯＭ。」
　なお，上記第２，３で検討したように，補正事項１〜４は誤記の訂正を目的とするものであるから，本願発明を上記のように認定した。
　
２　引用発明
　引用発明は，上記第２，４−２（７）で認定したとおりのものである。
　
３　対比・判断
 　上記第２，３（４）で検討したように，補正発明は，本件補正前の請求項４の「保護制御ブロック」の構成を限定したものである。逆に言えば，本件補正前の発明（本願発明）は，補正発明から，このような限定をなくしたものである。
　そうすると，本願発明の構成要件をすべて含み，これをより限定したものである補正発明が，前記第２，４において検討したとおり，従来周知の技術を勘案することにより，引用発明に基づいて当業者が容易に発明をすることができたものであるから，本願発明も，同様の理由により，当業者が容易に発明をすることができたものということができる。
　
４　まとめ
　以上検討したとおり，本願発明は，従来周知の技術を勘案することにより，引用発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
第４　むすび
　以上のとおりであるから，本願は，他の請求項に係る発明について検討するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。