【事件の表示】
　特願２００２−　３５８７０「メモリの製造方法」拒絶査定不服審判事件〔平成１５年　４月２５日出願公開、特開２００３−１２４３５１、請求項の数（２）〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１４年２月１３日（優先権主張２００１年１０月１６日，台湾）の出願であって，平成１７年３月２４日付け及び平成１７年８月３日付けで手続補正がされ，平成１８年２月２日付けで，平成１７年８月３日付けの手続補正が却下されるとともに拒絶査定がされ，これに対して平成１８年５月８日に審判請求がされ，その後当審において，平成２１年４月６日付けで拒絶理由が通知され，これに対して，平成２１年７月３日に意見書が提出されたものである。
　
第２　平成１８年２月２日付けの補正の却下の決定について
　平成１８年２月２日付けの補正の却下の決定は，不適法であり，取り消されるべきものである。
［理由］
１．　補正の却下の決定の理由について
　平成１８年２月２日付けの補正の却下の決定は，平成１７年８月３日付けで手続補正（以下「本件補正」という。）について，請求項１についての補正が限定的減縮を目的としたものであるとした上で，本件補正後の請求項１に係る発明が，引用文献１及び引用文献５に記載された発明に基づいて当業者が容易に発明をすることができたものであり，独立して特許を受けることができず，特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。）の規定に違反するものであるとして，同法第５３条第１項の規定により本件補正を却下したものである。
　
２．　本件補正の内容
　本件補正は，特許請求の範囲を補正するものであって，そのうち，特許請求の範囲の請求項１については，補正前の請求項１を，補正後の請求項１の，
「【請求項１】
　複数のトランジスタが設置されると共に，複数のコンタクトホールを有するシリコン基板におけるメモリセル領域（１０）の表面形状に沿って多結晶シリコン膜（５０）を形成する工程と，
　多結晶シリコン膜（５０）が形成されたメモリセル領域（１０）の全面にタングステンを堆積することにより，メモリセル領域（１０）における各コンタクトホールを埋め立てて，タングステンプラグ（６０）を形成する工程と，
　堆積されたタングステンをCMPにより多結晶シリコン膜（５０）が露出するまで研磨して平坦化し，各コンタクトホールに二層構造を形成させる工程と，
　CMPを行った後，更に，タングステンプラグ（６０）及び多結晶シリコン膜（５０）を各トランジスタにおけるゲート電極が露出するまで同一エッチング速度でドライエッチングする工程と，を行うことを特徴とするメモリの製造方法。」
と補正するものである。
　
　本件補正により，補正前の請求項１に記載された「CMPを行った後，更に，タングステンプラグ（６０）及び多結晶シリコン膜（５０）を各トランジスタにおけるゲート電極が露出するまでドライエッチングする工程」において，「ドライエッチングする」ことにつき，「同一エッチング速度で」との限定を付したものであるから，本件補正は，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　
３．　検討
　そこで，本件補正後の請求項１に係る発明について，平成１８年２月２日付けの補正の却下の決定に記載された理由のとおり，前記引用文献１及び引用文献５に記載された発明に基づいて当業者が容易に発明をすることができたものであるか否かを検討する。
　本件補正後の請求項１に係る発明は，前掲した本件補正後の請求項１に記載された事項により特定されるとおりのものである。
　一方，前記引用文献１：特開平１１−１７７０８９号公報に記載された発明と，本件補正後の請求項１に係る発明を比較すると，少なくとも次の点で相違する。
相違点：本件補正後の請求項１に係る発明は「堆積されたタングステンをCMPにより多結晶シリコン膜（５０）が露出するまで研磨して平坦化し，各コンタクトホールに二層構造を形成させる工程と，　CMPを行った後，更に，タングステンプラグ（６０）及び多結晶シリコン膜（５０）を各トランジスタにおけるゲート電極が露出するまで同一エッチング速度でドライエッチングする工程」を有するのに対して，引用文献１に記載された発明は，「積層して形成した」「多結晶シリコン膜１１０および」「タングステン膜５１０を，」「ＣＭＰ法によって表面を平坦化して，」「多結晶シリコン膜１１０とタングステン膜５１０の積層構造を形成」する工程を有するものの，本件補正後の請求項１に係る発明の「CMPを行った後，更に，タングステンプラグ（６０）及び多結晶シリコン膜（５０）を各トランジスタにおけるゲート電極が露出するまで同一エッチング速度でドライエッチングする工程」を有していない点。
　そして，引用文献１に記載された発明に対して，本件補正後の請求項１１に係る発明の「CMPを行った後，更に，タングステンプラグ（６０）及び多結晶シリコン膜（５０）を各トランジスタにおけるゲート電極が露出するまで同一エッチング速度でドライエッチングする工程」に相当する構成を付加することは，たとえ引用文献５（特開２００１−１８５５１５号公報）を参照しても，当業者が容易になし得たことと認めることはできない。
　したがって，本件補正後の請求項１に係る発明は，引用文献１及び引用文献５に記載された発明に基づいて当業者が容易に発明をすることができたものではないから，平成１８年２月２日付けの補正の却下の決定に記載した理由により本件補正を却下することはできない。
　よって，平成１８年２月２日付けの補正の却下の決定は不適法である。
　
第３　本願発明について
１．　本願発明
　上記のとおり，平成１８年２月２日付けの補正の却下の決定は不適法であるから，本願発明は，平成１７年８月３日付けの手続補正により補正された明細書及び図面の記載から見て，その特許請求の範囲の請求項１及び２に記載された事項により特定されるとおりのものであり，そのうち請求項１に係る発明は，「第２」の「２．」で前掲した本件補正後の請求項１に記載された事項により特定されるとおりのもの（以下「本願発明」という。）である。
　
２．　刊行物に記載された発明
　（１）　特開平１１−１７７０８９号公報
　当審において通知した拒絶理由に引用され，本願の優先権主張の日前に日本国内において頒布された刊行物である特開平１１−１７７０８９号公報（以下「引用例１」という。）には，図９〜１１及び図２５とともに以下の記載がある。
　
　ア　（００１５〜００１７段落）
「【００１５】本発明によってＭＯＳＦＥＴを形成する場合は，半導体基板上にゲート絶縁膜を形成する工程と，当該ゲート絶縁膜上に所望の形状を有するゲート電極を形成する工程と，上記半導体基板の所定部分に当該半導体基板とは逆の導電型を有する不純物をドープして高濃度不純物拡散層を形成する工程と，下層絶縁膜を全面に形成する工程と，当該下層絶縁膜上にダミー層を形成した後，当該ダミー層の所定部分を除去して，少なくとも一部が上記高濃度不純物拡散層の上方に位置するダミーパターンを形成するとともに，上記下層絶縁膜の所定部分の表面を露出させる工程と，当該下層絶縁膜の露出された表面上に上層絶縁膜を形成する工程と，上記ダミーパターンを除去する工程を含むことを特徴とする半導体装置の製造方法によって容易に形成できる。
【００１６】この場合は，ＭＯＳＦＥＴの高濃度不純物拡散層であるソース，ドレインへのコンタクト孔の形成方法であるが，絶縁膜をエッチしてコンタクト孔を形成することはないので，下地である高濃度拡散層をオーバーエッチすることはない。
【００１７】上記ダミーパターンを除去する工程の後に，上記下層絶縁膜の露出された部分を除去してコンタクト孔が形成され，さらに上記高濃度不純物拡散層と電気的に接続された導電性膜を上記コンタクト孔内に形成すれば，ＭＯＳＦＥＴの高濃度不純物に対するコンタクトが形成される。」
　
　イ　（００２４〜００２８段落）
「【００２４】また，上記導電性膜を２層の導電性膜によって構成し，下層膜を下地と同じ導電型を有する不純物がドーピングされた多結晶シリコン膜，上層をタングステン膜とすることが実用上好ましい。このようにすれば，多結晶シリコン膜によって下地である高不純物濃度拡散層は実効的に厚くなり，しかも，タングステン膜とシリコン膜の接触面積を充分大きくすることができる。
【００２５】これら製造方法によって下記構造を有する半導体装置が形成される。すなわち，図１に示したように，ＭＯＳＦＥＴのソース，ドレイン上に形成されたコンタクトの側部には，２層の絶縁膜が配置されており，下層絶縁膜９２０は上層絶縁膜９３０より，膜厚が著しく小さい。この下層絶縁膜９２０はダミーパターン８００の下方に延在して形成され，ダミーパターン８００を除去する際には，エッチングストッパーとして働き，下地である高不純物濃度拡散層を保護した膜である。したがって，下層絶縁膜９２０は上層絶縁膜膜９３０よりはるかに薄く，膜厚は１／１０以下で充分である。
【００２６】上記２層の絶縁膜は，半導体基板に形成された素子分離絶縁膜の上に形成することができ，基板としてＳＯＩ基板を用いた場合は絶縁膜９１０の上にされる。
【００２７】コンタクト孔内の金属層は高不純物濃度拡散層と電気的に接続され，金属層の少なくとも１辺は，ＭＯＳＦＥＴのゲート電極と自己整合的に形成することができる。また，上記のようにコンタクト孔内の金属層を２層構造とすれば，実用上好ましい半導体装置が得られる。
【００２８】
【発明の実施の形態】本発明は，基板の表面の所定部分とのコンタクトの形成に関するものであるから，基板自体の構造や導電型などに依存しないのは当然であり，例えばＳＯＩ基板や通常のシリコン基板，ＮＭＯＳやＰＭＯＳなどに同様に適用できる。」
　
　ウ　（００３１〜００４１段落）
「【００３１】
【実施例】〈実施例１〉
本実施例は，本発明をＳＯＩウエハを用いたＭＯＳトランジスタの製造に適用した例である。
　　・・・　（中略）　・・・
【００４０】酸化シリコン膜９７５を異方性エッチングして，図９に示したように，ゲートの側壁上に形成された部分のみを残し，平面上に形成された部分は除去して，活性領域のシリコン膜１２０の表面を露出させた。なお，本実施例では，ゲートの側面に側面絶縁層９７０および酸化シリコン膜９７５を形成して，ゲート側面に生じる寄生容量を低減したが，側面絶縁層９７０は形成せず，酸化シリコン膜９７５のみであってもよい。
【００４１】次に，
図１０に示したように，リンがドーピングされた厚さ５０ｎｍの多結晶シリコン膜１１０および厚さ５００ｎｍのタングステン膜５１０を，周知の方法を用いて積層して形成した後，周知のＣＭＰ法によって表面を平坦化して，図１１に示したように，上記ダミーパターン８００の除去によって形成された孔の内部に，多結晶シリコン膜１１０とタングステン膜５１０の積層構造を形成した。
　
　エ　（００５５段落）
「【００５５】〈実施例７〉
本実施例は，ＭＯＳＦＥＴを用いた代表的な集積半導体装置であるメモリに本発明を適用した例であり，代表的メモリである一つのトランジスタと一つの容量素子からなるＤＲＡＭセルの，一般に２交点配置と呼ばれる平面配置を図２５に示した。
　
　ここで，上記エの記載から，上記ウに記載された実施例１に係るＭＯＳトランジスタ，すなわちＭＯＳＦＥＴを，ＤＲＡＭセルを形成するために用いうることは明らかであり，この際，前記ＭＯＳトランジスタが形成された部分がＤＲＡＭセルの領域となることも明らかである。
　また，上記ア及びイの記載から，上記ウに記載された〈実施例１〉についても，導電性膜を「コンタクト孔内」に形成する工程を含むことは明らかである。
　また，００４１段落の記載並びに図１０及び図１１の記載を併せ見ると，００４１段落に記載された「図１０に示したように，リンがドーピングされた厚さ５０ｎｍの多結晶シリコン膜１１０および厚さ５００ｎｍのタングステン膜５１０を，周知の方法を用いて積層して形成」することは，多結晶シリコン膜１１０を表面形状に沿って形成され，次いで，タングステン膜５１０を孔を埋め込むように形成し，その後，「周知のＣＭＰ法によって表面を平坦化して」２箇所の孔の内部のみに，「多結晶シリコン膜１１０とタングステン膜５１０の積層構造を形成」することが見て取れる。ここで，ＣＭＰ法が研磨の作用を有することは明らかである。
　
　したがって，引用例１には，次の発明が記載されているものと認められる。
「ＤＲＡＭの製造方法であって，
　ＤＲＡＭのセルを構成するＭＯＳＦＥＴの製造工程が，
　ＳＯＩ基板上の，ＭＯＳＦＥＴのゲート及び２箇所のコンタクト孔内に露出された活性領域のシリコン膜１２０を含む，ＤＲＡＭセルの領域に，前記ゲート及びコンタクト孔の表面形状に沿って多結晶シリコン膜１１０を形成する工程と，
　前記多結晶シリコン膜１１０上に，前記コンタクト孔内を埋め込むようにタングステン膜５１０を形成する工程と，
　ＣＭＰ法によって表面を平坦化して，前記コンタクト孔の内部のみに，多結晶シリコン膜１１０とタングステン膜５１０の積層構造を形成する工程とを含むことを特徴とするＤＲＡＭの製造方法。」
（以下「引用発明」という。）
　
　（２）　国際公開第０１／５７９３０号
　当審において通知した拒絶理由に引用され，本願の優先権主張の日前に日本国内において頒布された刊行物である国際公開第０１／５７９３０号（以下「引用例２」という。）には，図３，１５，２４〜４０とともに，以下の記載がある。
　ア　（明細書第５ページ第１〜１１行）
「さらに，上記第２の目的は，
少なくともゲート電極の側面と上方が第１の絶縁膜で覆われたＳＯＩ　ＭＩＳＦＥＴを形成する工程と，第１の絶縁膜とのエッチング選択比がとれた第２の絶縁膜を堆積する工程と，ゲート電極の上方を含むＳＯＩ　ＭＩＳＦＥＴのＳＯＩ層と対向する開口部を有するレジスト膜をマスクとし用いて第２の絶縁膜をエッチングし，ＳＯＩ層のソースとドレインの各拡散層を露出させるコンタクトホールを形成する工程と，コンタクトホールの内面及び第２の絶縁膜上にシリコンを含有する半導体層を堆積した後，コンタクトホールを埋め込むように金属層を堆積する工程と，第１及び第２の絶縁膜上のシリコンを含有する半導体層が露出するまでＣＭＰ法により研磨する工程と，シリコンを含有する半導体層をその上面が第１及び第２の絶縁膜の上面より低くなるまでエッチングする工程
　
　イ　（明細書第８ページ第４行〜第９ページ第１行）
「＜実施の形態１＞
　図３は，本発明の第１の実施例である半導体装置の断面構造を示した模式図である。
　・・・　（中略）　・・・
２０６，２０７は第１の引出し電極であり，ＳＯＩ層２０１の側面において拡散層２１３と接触している多結晶シリコンもしくは多結晶シリコン・ゲルマニウム混晶よりなるシリコン含有半導体層２０６と，タングステンなどより成る金属層２０７との積層構造をしている。」
　
　ウ　（明細書第１３ページ第１６〜１９行）
「次に，ＣＭＰ法によってタングステン・窒化チタンの積層膜２０７を研磨する。この時，多結晶シリコン膜２０６を研磨ストッパとして用い，層間絶縁膜２１４上及びゲート電極２０３の上方の双方の多結晶シリコン膜２０６が露出するまでＣＭＰ法による研磨を行う（図１５）。」
　
　エ　（明細書第１８ページ第８行〜第２２ページ第１３行）
「＜実施の形態６＞
　図２４乃至図４０は，本発明による他の製造方法の各工程における断面構造図である。なお，本実施例では，１つのＳＯＩ層にＮＭＯＳとＰＭＯＳの双方を形成したＣＭＯＳについて述べる。
　・・・　（中略）　・・・
　引き出し電極の一部となるシリコン・ゲルマニウム混晶１２０６を堆積した後，ＮＭＯＳ形成領域にはリンを，ＰＭＯＳ形成領域にはボロンをそれぞれイオン打ち込みすることで高濃度に不純物をドーピングする（図３５）。
　次に，シリコン・ゲルマニウム混晶１２０６とともに引き出し電極を形成するタングステン１６０５を堆積する。本実施例のＣＭＯＳをメモリに適用する場合は，以降の工程で熱処理が必要となることがある。その場合には，ＴｉＮ等耐熱性の高い金属を堆積した後に，タングステンを堆積するとよい（図３５）。
　次に，ＣＭＰ法により，層間絶縁膜１９４５上及び積層ゲート電極１９２５，１５１０，１５００上のシリコン・ゲルマニウム混晶１２０６が露出するまでタングステン１６０５を研磨する（図３７）。このとき，シリコン・ゲルマニウム混晶は，タングステンやＴｉＮ等の金属との間にＣＭＰ法による研磨に対する選択性を確保できることから研磨ストッパとして働き，層間絶縁膜１９４５及び積層ゲート電極１９２５，１５１０，１５００を保護することができる。
　
エッチバックすることで層間絶縁膜１９４５上及び積層ゲート電極１９２５，１５１０，１５００上のシリコン・ゲルマニウム混晶１２０６を取り除き，引出電極をゲート電極を挟んでソース側とドレイン側とにそれぞれ分離する（図３８）。
　
　ここで，図３８を上記エの記載と併せ見ると，エッチバックした後の各コンタクトにおいて，シリコン・ゲルマニウム混晶１２０６の表面とタングステン１６０５の表面がエッチングされ，略同一の平面上に位置することが見て取れる。
　また，上記ア及びイの記載から見て，上記エに＜実施の形態６＞として記載された製造方法においては，上記アでいう「シリコンを含有する半導体層」として「シリコン・ゲルマニウム混晶１２０６」が用いられているところ，これに代え，「シリコンを含有する半導体層」として多結晶シリコンを用いうることは明らかである。
　
　したがって，引用例２には，
「少なくともゲート電極の側面と上方が第１の絶縁膜で覆われたＳＯＩ　ＭＩＳＦＥＴを形成する工程と，第１の絶縁膜とのエッチング選択比がとれた第２の絶縁膜を堆積する工程と，ゲート電極の上方を含むＳＯＩ　ＭＩＳＦＥＴのＳＯＩ層と対向する開口部を有するレジスト膜をマスクとして用いて第２の絶縁膜をエッチングし，ＳＯＩ層のソースとドレインの各拡散層を露出させるコンタクトホールを形成する工程と，コンタクトホールの内面及び第２の絶縁膜上に多結晶シリコン層を堆積した後，コンタクトホールを埋め込むようにタングステン層を堆積する工程と，第１及び第２の絶縁膜上の多結晶シリコン層が露出するまでＣＭＰ法により研磨する工程と，
　エッチバックすることで，多結晶シリコン層の表面及びタングステン層の表面を略同一平面上に位置させるとともに，ゲート電極を挟んでソース側とドレイン側とにそれぞれ分離させる工程を含む」技術が示されている。
　
３．対比
　本願発明と引用発明を対比する。
・引用発明の「ＤＲＡＭの製造方法」は，本願発明の「メモリの製造方法」に対応する。
・引用発明の「ＭＯＳＦＥＴ」は，本願発明の「トランジスタ」に対応する。
・引用発明の，「ＳＯＩ基板上の，ＭＯＳＦＥＴのゲート及び２箇所のコンタクト孔内に露出された活性領域のシリコン膜１２０を含む，ＤＲＡＭセルの領域に，前記ゲート及びコンタクト孔の表面形状に沿って多結晶シリコン膜１１０を形成する工程」と，本願発明の「複数のトランジスタが設置されると共に，複数のコンタクトホールを有するシリコン基板におけるメモリセル領域（１０）の表面形状に沿って多結晶シリコン膜（５０）を形成する工程」とは，「複数のコンタクトホールを有する基板におけるメモリセル領域の表面形状に沿って多結晶シリコン膜を形成する工程」である点で共通する。
・引用発明の「前記多結晶シリコン膜１１０上に，前記コンタクト孔内を埋め込むようにタングステン膜５１０を形成する工程」において，コンタクト孔はＤＲＡＭセルの領域に形成されており，また，コンタクト孔内を埋め込むようにタングステン膜５１０を形成した結果，タングステンプラグが形成されることは明らかであるから，この工程と，本願発明の「多結晶シリコン膜（５０）が形成されたメモリセル領域（１０）の全面にタングステンを堆積することにより，メモリセル領域（１０）における各コンタクトホールを埋め立てて，タングステンプラグ（６０）を形成する工程」とは，「多結晶シリコン膜が形成されたメモリセル領域にタングステンを堆積することにより，メモリセル領域における各コンタクトホールを埋め立てて，タングステンプラグを形成する工程」である点で共通する。
・引用発明の「ＣＭＰ法によって表面を平坦化して，前記コンタクト孔の内部のみに，多結晶シリコン膜１１０とタングステン膜５１０の積層構造を形成する工程」と，本願発明の「堆積されたタングステンをCMPにより多結晶シリコン膜（５０）が露出するまで研磨して平坦化し，各コンタクトホールに二層構造を形成させる工程」と「CMPを行った後，更に，タングステンプラグ（６０）及び多結晶シリコン膜（５０）を各トランジスタにおけるゲート電極が露出するまで同一エッチング速度でドライエッチングする工程」を合わせたものは，「CMPにより平坦化することを含む，各コンタクトホールに二層構造を形成させる工程」である点で共通する。
　
　したがって，本願発明と引用発明とは，
「複数のコンタクトホールを有する基板におけるメモリセル領域の表面形状に沿って多結晶シリコン膜を形成する工程と，
　多結晶シリコン膜が形成されたメモリセル領域にタングステンを堆積することにより，メモリセル領域における各コンタクトホールを埋め立てて，タングステンプラグを形成する工程と，
　CMPにより平坦化することを含む，各コンタクトホールに二層構造を形成させる工程と，を行うことを特徴とするメモリの製造方法。」
である点で一致する。
　
　一方，両者は，以下の各点で相違する。
　
・相違点１
　本願発明においては，「メモリセル領域（１０）」において「複数のトランジスタが設置される」のに対して，引用発明においては，「ＭＯＳＦＥＴ」を複数設置することが明らかでない点。
・相違点２
　本願発明においては，「メモリセル領域（１０）」が「シリコン基板における」ものであるのに対して，引用発明においては，「ＤＲＡＭのセル領域」が「ＳＯＩ基板上」である点。
・相違点３
　本願発明においては，「タングステンを堆積する」箇所が，「多結晶シリコン膜（５０）が形成されたメモリセル領域（１０）の全面に」行われるのに対して，引用発明においては，「多結晶シリコン膜１１０上」の全面に，「タングステン膜５１０を形成」することが明らかでない点。
・相違点４
　引用発明は，「ＣＭＰ法によって表面を平坦化して，前記コンタクト孔の内部のみに，多結晶シリコン膜１１０とタングステン膜５１０の積層構造を形成する工程」を有するものの，本願発明の「堆積されたタングステンをCMPにより多結晶シリコン膜（５０）が露出するまで研磨して平坦化」することと，「CMPを行った後，更に，タングステンプラグ（６０）及び多結晶シリコン膜（５０）を各トランジスタにおけるゲート電極が露出するまで同一エッチング速度でドライエッチングする工程」とを有しない点。
　
４．当審の判断
　上記各相違点について検討する。
・相違点１について
　一般的に，ＤＲＡＭにおいて，メモリセル領域に複数のメモリセルを設置することは技術常識であり，引用発明に係るＤＲＡＭにおいても，メモリセル領域には複数のＤＲＡＭセルを設置しているものと言うことができる。
　そうすると，引用発明は，１個のＤＲＡＭセルの領域において１個のＭＯＳＦＥＴを備えているから，複数のＤＲＡＭセルを有するＤＲＡＭのメモリセル領域には，複数のＭＯＳＦＥＴを有するものであることは当業者に明らかな事項である。
　したがって，相違点１は実質的な相違点ではない。
　
・相違点２について
　引用例１の００２４〜００２８段落，特に００２６段落及び００２８段落において，ＳＯＩ基板のみならず，通常のシリコン基板を用いうることが示されているから，ＭＯＳＦＥＴをＳＯＩ基板上に形成するか，あるいは，ＭＯＳＦＥＴをシリコン基板上に形成するかは，当業者が適宜に選択し得た程度のことと認められる。
　したがって，相違点２に係る構成は当業者が適宜になし得たことである。
　
・相違点３について
　引用発明において，「前記多結晶シリコン膜１１０上に，前記コンタクト孔内を埋め込むように」形成された「タングステン膜５１０」は，これに続いて「ＣＭＰ法によって表面を平坦化」され，引用例１の図１１に示されているように不要な部分は除去されることになるから，「タングステン膜５１０を形成する工程」の段階では，単にメモリセル領域を含む全面にタングステン膜５１０を形成すれば足りることは当業者に明らかな事項である。
　したがって，相違点３に係る構成は，当業者が適宜になし得たことである。
　
・相違点４について
　上述のとおり，引用例２には，「コンタクトホールの内面及び第２の絶縁膜上に多結晶シリコン層を堆積した後，コンタクトホールを埋め込むようにタングステン層を堆積する工程と，第１及び第２の絶縁膜上の多結晶シリコン層が露出するまでＣＭＰ法により研磨する工程と，
　エッチバックすることで，多結晶シリコン層の表面及びタングステン層の表面を略同一平面上に位置させるとともに，ゲート電極を挟んでソース側とドレイン側とにそれぞれ分離させる工程を含む」技術が示されている。
　ここで，「多結晶シリコン層が露出するまでＣＭＰ法により研磨する工程」によって，多結晶シリコン層及びタングステン層からなる表面が平坦になることは明らかであり，これは，本願発明の「堆積されたタングステンをCMPにより多結晶シリコン膜（５０）が露出するまで研磨して平坦化」に対応する。
　また，上記引用例２に示された技術における，「エッチバックすることで，多結晶シリコン層の表面及びタングステン層の表面を略同一平面上に位置させる」ことは，前述の，「多結晶シリコン層が露出するまでＣＭＰ法により研磨する工程」によって，多結晶シリコン層及びタングステン層からなる表面が平坦になった状態から，さらにエッチバックを進めた状態にあっても，多結晶シリコン層の表面及びタングステン層の表面を略同一平面上に位置することを意味する。
　引用例２に記載された「エッチバック」について更に検討するに，エッチバック技術自体は，次の周知例にも示されているように，従来周知の技術である。
　周知例：特開２０００−６８２７５号公報には，次の記載がある。
「【００４３】この半導体装置は，導電膜１０およびバリアメタル膜９の上部がエッチバックまたは化学的機械的研磨により平坦化されている。そして導電膜１０とバリアメタル膜９とは，上記エッチバックによるエッチング速度，または上記化学的機械的研磨による研磨速度を略等しくしている。さらに上部配線２０はエッチングによりパターニングされており，上部配線２０とバリアメタル膜９とは，このエッチングによるエッチング速度が略等しくなっている。」
　ここで，「エッチバック」によって平坦化するにあたっては，該平坦化の対象となる材質の各々に対するエッチング速度が等しくなければならないことは，当業者が当然に察知しうる事項である。
　それゆえ，前記周知例における，「上記エッチバックによるエッチング速度」「を略等しくしている」なる記載は，特別な条件として記載されたものではなく，当然の条件を明示的に記載したものと言うことができる。
　よって，引用例２に示された「エッチバックすることで，多結晶シリコン層の表面及びタングステン層の表面を略同一平面上に位置させる」ことは，本願発明における「CMPを行った後，更に，タングステンプラグ（６０）及び多結晶シリコン膜（５０）を」「同一エッチング速度でドライエッチングする」ことに対応する。
　また，上記引用例２に示された技術における，「ゲート電極を挟んでソース側とドレイン側とにそれぞれ分離させる」ことは，本願発明の「各トランジスタにおけるゲート電極が露出するまで」「エッチングする」ことに対応する。
　さらに，ドライエッチングは従来より慣用的に用いられている技術である。
　そうすると，相違点４に係る構成は，引用例２に示されていると言うことができる。そして，引用例２に示された技術を引用発明に適用するとともに，エッチバック時に多結晶シリコン膜とタングステン膜を同一エッチング速度でエッチングすることは当業者が容易になし得たことである。
　
　なお，請求人は，平成２１年７月３日に提出された意見書において，
「「エッチ・バックすること」と「同一エッチング速度でドライエッチングする」ことは共に，表面の平坦化を実現する手段である点では共通するが，これらの間の平坦化のレベルはかなり異なるというのが当業者の常識である。
　すなわち，「同一エッチング速度でドライエッチングする」とは文字通り，同一エッチング速度であるから，原子・分子スケール（すなわち，ｎｍ若しくはｎｍ以下）で平坦化することを意味するというのが当業者の理解である。
　これに対して，「エッチバック」とは一般に，表面にレジストやＳＯＧを塗布して表面をなだらかにしたあとに，表面からある一定の厚さを全面エッチングすることにより平坦化を行う技術，と定義される。かかる定義には，原子・分子スケールの平坦化の意味合いは含まれていないし，当業者も原子・分子スケールの平坦化を意味するとは理解しない。
　従って，「エッチ・バックすること」を「同一エッチング速度でドライエッチングする」ことに相当するとの審判官殿の御認定は当業者の常識から著しく逸脱していると言わざるを得ない。」
と主張している。
　しかしながら，本願明細書の発明の詳細な説明の欄を見ても，単に「多結晶シリコン膜（５０）及びタングステンプラグ（６０）を同一エッチング速度で，ゲート電極（４０）におけるシリコン窒化膜（４２）の高さまでエッチングする。」（段落００１６）との記載があるのみで，「原子・分子スケール（すなわち，ｎｍ若しくはｎｍ以下）で平坦化することを意味する」ことは記載されておらず，本願明細書の記載から自明なこととも認められない。さらに，「原子・分子スケール（すなわち，ｎｍ若しくはｎｍ以下）で平坦化すること」を具体的にどのように行うのかが，本願明細書の記載を見ても不明である。したがって，上記請求人の主張は具体的な根拠を欠くものである。また，仮に，請求人が主張するように，請求項１に記載された「同一のエッチング速度でドライエッチングする」が「原子・分子スケール（すなわち，ｎｍ若しくはｎｍ以下）で平坦化する」ことを意味するものであるとしても，エッチバックの目的にかんがみればエッチング速度をできるだけそろえることは当業者が当然に配慮する事項であり，かつエッチング速度をナノレベルまでそろえることによる格別の作用・効果も認められないから，「同一エッチング速度でドライエッチングする」ことは，当業者が適宜になし得た事項の範囲を何ら超えるものではない。
　
５．まとめ
　以上検討したとおり，本願発明は，引用例１及び引用例２に記載された発明並びに従来周知の技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
第４　むすび
　以上のとおりであるから，他の請求項について検討するまでもなく，本願は拒絶すべきものである。
　よって，結論のとおり審決する。