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　特願２００２−３１２３３８「不揮発性強誘電体メモリ装置及びその駆動方法」拒絶査定不服審判事件〔平成１５年５月１６日出願公開，特開２００３−１４１８７５〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１．手続の経緯
　本願は，平成１４年１０月２８日の出願（パリ条約による優先権主張２００１年１１月５日，韓国）であって，平成１８年２月７日付けで手続補正がなされ，同年８月２８日付けで拒絶査定がなされ，これに対し，同年１２月４日に拒絶査定不服審判が請求されたものである。
　
２．本願発明について
　本願の請求項１〜１１に係る発明は，平成１８年２月７日付けの手続補正により補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１〜１１に記載された事項により特定されるものであり，その内の請求項９に係る発明（以下，「本願発明」という。）は，次のとおりのものと認める。
「【請求項９】　上側セルアレイと下側セルアレイがビットライン方向にスプリット構造として配置されており，
　前記上側セルアレイと下側セルアレイに各々一対をなす第１，第２上側スプリットワードラインと第１，第２下側スプリットワードラインが備えられており，
　前記上側と下側のセルアレイに各々上側と下側スプリットワードラインドライバが備えられており，
　前記第１上側，第１下側スプリットワードラインに伝えられる第１スプリットワードライン制御信号と，前記第２上側と第２下側スプリットワードラインに伝えられる第２スプリットワードライン制御信号を発生するスプリットワードラインドライバ制御部が備えられている不揮発性強誘電体メモリ装置において，
　一サイクルの間，前記上側と下側スプリットワードラインドライバに備えられた上側Ｘデコーダが“ハイ”レベルの活性化された第１，第２上側及び第１，第２下側伝送信号を出力するステップと，
　それぞれの伝送信号に応じて前記第１，第２スプリットワードライン制御信号が“ハイ”レベルとして出力される時前記第１，第２上側及び第１，第２下側スプリットワードラインが“ハイ”レベルに活性化されるステップと，
　それぞれの伝送信号に応じて前記第１，第２スプリットワードライン制御信号が各々“ロー”レベルと“ハイ”レベルとして出力される時前記第１，第２上側スプリットワードラインに各々“ロー”レベルと“ハイ”レベルが伝えられると共に，前記第１，第２下側スプリットワードラインに各々“ロー”レベルと“ハイ”レベルが伝えられるステップと，
　それぞれの伝送信号に応じて前記第１，第２スプリットワードライン制御信号が各々“ハイ”レベルと“ロー”レベルとして出力される時前記第１，第２上側スプリットワードラインに各々“ハイ”レベルと“ロー”レベルが伝えられると共に第１，第２下側スプリットワードラインに各々“ハイ”レベルと“ロー”レベルが伝えられるステップと，
からなることを特徴とする不揮発性強誘電体メモリ装置の駆動方法。」
　なお，本願の請求項９には，「前記上側セルアレイと下側セルアレイがビットライン方向にスプリット構造として配置されており，」，「前記上側セルアレイと下側セルアレイに各々一対をなす第１，第２上側スプリットワードラインと第１，第２下側スプリットワードラインラインが備えられており，」，「前記上側と下側のセルアレイに各々上側と下側スプリットワードラインドライバが備えれており」及び「前記第２下側と第２下側スプリットワードラインに伝えられる第２スプリットワードライン制御信号を発生するスプリットワードラインドライバ制御部が備えられている不揮発性強誘電体メモリ装置において，」と記載されているが，これらがそれぞれ「上側セルアレイと下側セルアレイがビットライン方向にスプリット構造として配置されており，」，「前記上側セルアレイと下側セルアレイに各々一対をなす第１，第２上側スプリットワードラインと第１，第２下側スプリットワードラインが備えられており，」，「前記上側と下側のセルアレイに各々上側と下側スプリットワードラインドライバが備えられており，」及び「前記第２上側と第２下側スプリットワードラインに伝えられる第２スプリットワードライン制御信号を発生するスプリットワードラインドライバ制御部が備えられている不揮発性強誘電体メモリ装置において，」の誤記であることは文脈上明らかであるから，本願発明を上記のように認定した。
　
３．刊行物の記載
　原査定の拒絶の理由において引用された特開平１１−３０６７６６号公報（平成１１年１１月５日出願公開，以下，「刊行物」という。）には，次の記載がある。
（１）「【請求項３】  複数個のビットラインと，前記各ビットラインと並んで平行に形成されるビットバーラインと，前記ビットライン，ビットバーラインに交差する方向に形成される複数の第１スプリットワードラインと，前記各々の第１スプリットワードラインに沿ってそれに平行に形成される第２スプリットワードラインと，前記各ビットライン，ビットバーラインに交差する前記第１スプリットワードラインと第２スプリットワードラインとの間に形成される記憶セルとを有し，複数の記憶セルをブロックとして水平方向及び垂直方向に配置した複数のセルアレイ部と前記水平方向に配置されたセルアレイ部の二つのものの間に形成され，その両隣に隣接したセルアレイ部に共用されるスプリットワードライン駆動部と，
前記垂直方向に配置されたセルアレイ部それぞれの間に形成され，垂直方向に隣接したセルアレイ部に共用されるコア部と，
外部から入力されるＹアドレスの変化に応じて前記各コア部及び前記スプリットワードライン駆動部を制御するための信号を出力するローカル制御信号発生部とを備えることを特徴とする不揮発性強誘電体メモリ装置。
【請求項４】  前記コア部は，
前記各ビットライン及びビットバーラインに入出力端が連結されるセンスアンプと，
前記各センスアンプの入出力を制御するための信号を出力する入出力制御部と，
前記センスアンプ及び入出力制御部を制御するための信号を出力する列制御部と，
前記ビットライン及びビットバーラインをプルダウンさせ等電位化させるための制御信号（Ｃ３＿Ｃ）を受けて動作するプルダウン及び等化器とから構成されることを特徴とする請求項３記載の不揮発性強誘電体メモリ装置。
・・
【請求項２８】  前記センスアンプ及び入出力制御部は，
垂直方向に形成された上側セルアレイ部及び下側セルアレイ部
前記上側セルアレイ部と前記下側セルアレイ部とを連結するビットライン及びビットバーライン
前記ビットライン及びビットバーラインの中央部に構成され，前記上側セルアレイ部及び前記下側セルアレイ部のデータをセンシングするためのセンスアンプと，
前記上側セルアレイ部のビットライン及びビットバーラインと前記センスアンプとを選択的に連結させるための第１，第２スイッチング素子と，
前記下側セルアレイ部のビットライン及びビットバーラインと前記センスアンプとを選択的に連結させるための第３，第４スイッチング素子と，
前記センスアンプの入出力端を外部のデータライン及びデータバーラインに選択的に連結させるための第５，第６スイッチング素子とを含むことを特徴とする請求項４記載の不揮発性強誘電体メモリ装置。」
（２）図４を参照して，「【００１３】
【発明の実施の形態】以下，
本発明実施形態の不揮発性強誘電体メモリ装置
強誘電体メモリ装置のチップは，大きく，スプリットワードライン（ＳＷＬ）を駆動するスプリットワードライン駆動部４１と，データを格納するためのセルアレイ部４２と，データをセンシングするためのセンスアンプブロックやビットラインを制御するビットライン制御ブロックを含むコア部４３とから構成される
【００１４】このように構成される本実施形態のセルアレイ部を更に詳細に説明する。図５は本不揮発性強誘電体メモリ装置による単位セルの構成図であり，図６は複数個の単位セルを有する記憶セルアレイを示す図である。本不揮発性強誘電体メモリ装置は，図５に示されるように，
１アドレスで同時にアクセスされる２本からなる第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２が多数平行に配置
ビットラインＢｉｔ＿ｎとビットバーラインＢｉｔＢ＿ｎがワードラインに直角な方向に並列に配置
この第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２とビットラインＢｉｔ＿ｎ，ビットバーラインＢｉｔＢ＿ｎで囲まれた箇所に配置される第１，第２トランジスタＴ１，Ｔ２と第１，第２強誘電体キャパシタＦＣ１，ＦＣ２とでデータを記憶する単位セルが構成
（３）図７を参照して，「【００１９】図７は本発明実施形態の
不揮発性強誘電体メモリ装置
外部から入力されるＸ，Ｙ，ＺアドレスのうちＸアドレス信号をバッファリングするＸアドレスバッファ７１
Ｘアドレスバッファ７１から出力される信号をプレデコードするＸプレデコーダ７２
外部から入力されるＸ，Ｙ，ＺアドレスのうちＺアドレスをバッファリングするＺアドレスバッファ７３
Ｚアドレスバッファ７３から出力される信号をプレデコードするＺプレデコーダ７４
Ｘプレデコーダ７２及びＺプレデコーダ７４から出力されるプレデコード信号を合成して該当記憶セルブロックを選択するＸポストデコーダ部８１
Ｘポストデコーダ部８１及びローカル制御信号発生部８０から出力される信号を合成して各ＳＷＬセルブロック８３の各スプリットワードラインを駆動するＳＷＬ駆動部８２
（４）図１１を参照して，「【００２８】図１１に示す本発明の
ローカル制御信号発生部は
スプリットワードライン駆動部８２へ入力される信号を作り出す第３論理回路部１０２とから構成
（５）図１１を参照して，「【００３４】
第３論理回路部１０２は第４論理演算部１０２ａと第５論理演算部１０２ｂとから構成
スプリットワードライン駆動部８２へ入力されるＰＳ２信号を作り出す第４論理演算部１０２ａ
【００３５】次いで，
スプリットワードライン駆動部８２へ入力されるＰＳ１信号を作り出す第５論理演算部１０２ｂ
（６）図１５を参照して，「【００４９】次いで，図１５は本実施形態によるローカル制御信号発生部の動作説明のための入出力波形図であり，チップイネーブル（ＣＳＢｐａｄ）信号がロー状態に活性化されている状態でのＹアドレス遷移時における書込モードの動作タイミング図である。ここで，ＣＳＢｐａｄ信号がロー状態にイネーブルされた後再度ハイ状態にディスエーブルされる期間をｔ１〜ｔ１５に分割して，各期間別に説明する。まず，ｔ１期間では，ＣＳＢｐａｄ信号をロー状態にイネーブルさせ，ＷＥＢｐａｄ信号をロー状態にイネーブルさせる。このとき，
Ｘ，Ｙ，Ｚアドレスは以前の状態を維持し，ローカル制御信号発生部８０から出力されるＰＳ１，ＰＳ２信号
はｔ１の以前の状態を維持
【００５０】
この後，ＰＳ１信号は，ｔ１期間ではハイ，ｔ２〜ｔ３期間ではロー状態，ｔ４期間ではハイ状態，ｔ５期間ではロー状態，ｔ６期間ではハイ状態，ｔ７〜ｔ８期間ではロー状態，ｔ９〜ｔ１０期間ではハイ状態，ｔ１１〜ｔ１３期間では再びロー状態となる。ｔ１３の開始時点からはハイ状態を維持
ＰＳ２信号は，ｔ１期間まではハイ，ｔ２〜ｔ４期間ではロー状態，ｔ５〜ｔ７期間ではハイ状態，ｔ８〜ｔ９期間ではロー状態，ｔ１０〜ｔ１１期間ではハイ状態，ｔ１２〜ｔ１３期間では再びロー状態となる。ｔ１４の開始時点からはハイ状態を維持
【００５１】又，
スプリットワードライン駆動部８２から出力される各スプリットワードラインを駆動するＳＷＬ１，ＳＷＬ２信号も
ＳＷＬ１信号はＰＳ１信号と反対位相を有し，同一の遷移時点を有する
ＳＷＬ２信号はＰＳ２信号と反対位相を有し，同一の遷移時点を有する
　
４．刊行物に記載された発明
（１）上記３．（２）によれば，刊行物には，スプリットワードライン（ＳＷＬ）を駆動するスプリットワードライン駆動部４１を有する不揮発性強誘電体メモリ装置について記載されているから，刊行物に記載された発明は，「不揮発性強誘電体メモリ装置の駆動方法」に関するものである。
（２）上記３．（１）及び（２）によれば，刊行物には，
垂直方向に形成された上側セルアレイ部と下側セルアレイ部とを連結するビットライン及びビットバーライン
スプリットワードライン（ＳＷＬ）を駆動するスプリットワードライン駆動部４１
データを格納するためのセルアレイ部４２
１アドレスで同時にアクセスされる２本からなる第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２が多数平行に配置され，ビットラインＢｉｔ＿ｎとビットバーラインＢｉｔＢ＿ｎがワードラインに直角な方向に並列に配置され，この第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２とビットラインＢｉｔ＿ｎ，ビットバーラインＢｉｔＢ＿ｎで囲まれた箇所に配置される第１，第２トランジスタＴ１，Ｔ２と第１，第２強誘電体キャパシタＦＣ１，ＦＣ２とでデータを記憶する単位セル
スプリット構造
（３）上記３．（４）〜（６）によれば，刊行物には，ローカル制御信号発生部８０が，スプリットワードライン駆動部８２へ入力される信号を作り出す第３論理回路部１０２から構成されること，第３論理回路部１０２が，
スプリットワードライン駆動部８２へ入力されるＰＳ２信号を作り出す第４論理演算部１０２ａ
スプリットワードライン駆動部８２へ入力されるＰＳ１信号を作り出す第５論理演算部１０２ｂ
スプリットワードライン駆動部８２から出力される各スプリットワードラインを駆動するＳＷＬ１信号はＰＳ１信号と反対位相
ＳＷＬ２信号はＰＳ２信号と反対位相
（４）上記３．（３）及び（６）によれば，刊行物には，不揮発性強誘電体メモリ装置が，外部から入力されるＸ，Ｙ，ＺアドレスのうちＸアドレス信号をバッファリングするＸアドレスバッファ７１と，Ｘアドレスバッファ７１から出力される信号をプレデコードするＸプレデコーダ７２と，外部から入力されるＸ，Ｙ，ＺアドレスのうちＺアドレスをバッファリングするＺアドレスバッファ７３と，Ｚアドレスバッファ７３から出力される信号をプレデコードするＺプレデコーダ７４と，Ｘプレデコーダ７２及びＺプレデコーダ７４から出力されるプレデコード信号を合成して
該当記憶セルブロックを選択するＸポストデコーダ部８１
Ｘポストデコーダ部８１及びローカル制御信号発生部８０から出力される信号を合成して各ＳＷＬセルブロック８３の各スプリットワードラインを駆動するＳＷＬ駆動部８２
Ｘ，Ｙ，Ｚアドレスは以前の状態を維持
ＰＳ１信号は，ｔ１期間ではハイ，ｔ２〜ｔ３期間ではロー状態，ｔ４期間ではハイ状態，ｔ５期間ではロー状態
ｔ１３の開始時点からはハイ状態を維持
ＰＳ２信号は，ｔ１期間まではハイ，ｔ２〜ｔ４期間ではロー状態，ｔ５〜ｔ７期間ではハイ状態
ｔ１４の開始時点からはハイ状態を維持
　また，上記３．（６）によれば，刊行物には，スプリットワードライン駆動部８２から出力される各スプリットワードラインを駆動するＳＷＬ１信号は，ＰＳ１信号と反対位相で同一の遷移時点を有し，ＳＷＬ２信号はＰＳ２信号と反対位相で同一の遷移時点を有することも記載されている。そうすると，図１５のローカル制御信号発生部の入出力波形を参酌すると，刊行物には，Ｘ，ＺアドレスＸＺ−Ａｄｄに基づいてＸポストデコーダ部８１から出力される信号に応じて，ＰＳ１信号，ＰＳ２信号がロー状態として出力されるｔ２〜ｔ３期間にスプリットワードラインＳＷＬ１信号，ＳＷＬ２信号がハイ状態となるステップと，ＰＳ１信号，ＰＳ２信号が各々ハイ状態とロー状態として出力されるｔ４期間にスプリットワードラインＳＷＬ１信号，ＳＷＬ２信号に各々ロー状態とハイ状態が伝えられるステップと，ＰＳ１信号，ＰＳ２信号が各々ロー状態とハイ状態として出力されるｔ５期間にスプリットワードラインＳＷＬ１信号，ＳＷＬ２信号に各々ハイ状態とロー状態が伝えられるステップが開示されている。
（５）よって，刊行物には，以下の発明が記載されている。
「上側セルアレイ部のセルアレイと下側セルアレイ部のセルアレイがビットライン方向にスプリット構造として配置されており，
　前記上側セルアレイ部のセルアレイに各々一対をなす第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２と，前記下側セルアレイ部のセルアレイに各々一対をなす第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２が備えられており，
　前記上側セルアレイ部のセルアレイと前記下側セルアレイ部のセルアレイに各々スプリットワードライン駆動部４１，８２が備えられており，
　第１スプリットワードラインＳＷＬ１に伝えられるＰＳ１信号と，第２スプリットワードラインＳＷＬ２に伝えられるＰＳ２信号を発生するローカル制御信号発生部８０が備えられている不揮発性強誘電体メモリ装置において，
　ｔ１〜ｔ１４期間に，Ｘポストデコーダ部８１がスプリットワードライン駆動部８２に，各ＳＷＬセルブロック８３の各スプリットワードラインを駆動するための信号を出力するステップと，
　Ｘ，ＺアドレスＸＺ−Ａｄｄに基づいてＸポストデコーダ部８１から出力される信号に応じて，ＰＳ１信号，ＰＳ２信号がロー状態として出力されるｔ２〜ｔ３期間にスプリットワードラインＳＷＬ１信号，ＳＷＬ２信号がハイ状態となるステップと，
　ＰＳ１信号，ＰＳ２信号が各々ハイ状態とロー状態として出力されるｔ４期間にスプリットワードラインＳＷＬ１信号，ＳＷＬ２信号に各々ロー状態とハイ状態が伝えられるステップと，
　ＰＳ１信号，ＰＳ２信号が各々ロー状態とハイ状態として出力されるｔ５期間にスプリットワードラインＳＷＬ１信号，ＳＷＬ２信号に各々ハイ状態とロー状態が伝えられるステップと，
からなることを特徴とする不揮発性強誘電体メモリ装置の駆動方法。」
　
５．本願発明と刊行物に記載された発明との対比
（１）刊行物に記載された発明の「上側セルアレイ部のセルアレイ」，「下側セルアレイ部のセルアレイ」，「スプリット構造」は，本願発明の「上側セルアレイ」，「下側セルアレイ」，「スプリット構造」にそれぞれ相当するから，刊行物に記載された発明の「上側セルアレイ部のセルアレイと下側セルアレイ部のセルアレイがビットライン方向にスプリット構造として配置されて」いることは，本願発明の「上側セルアレイと下側セルアレイがビットライン方向にスプリット構造として配置されて」いることに相当する。
（２）刊行物に記載された発明の「前記上側セルアレイ部のセルアレイに」備えられた「各々一対をなす第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２」，「前記下側セルアレイ部のセルアレイに」備えられた「各々一対をなす第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２」は，本願発明の「前記上側セルアレイに」備えられた「各々一対をなす第１，第２上側スプリットワードライン」，「下側セルアレイに」備えられた「各々一対をなす第１，第２下側スプリットワードライン」にそれぞれ相当するから，刊行物に記載された発明の「前記上側セルアレイ部のセルアレイに各々一対をなす第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２と，前記下側セルアレイ部のセルアレイに各々一対をなす第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２が備えられて」いることは，本願発明の「前記上側セルアレイと下側セルアレイに各々一対をなす第１，第２上側スプリットワードラインと第１，第２下側スプリットワードラインが備えられて」いることに相当する。
（３）刊行物に記載された発明の「前記上側セルアレイ部のセルアレイ」に備えられた「スプリットワードライン駆動部４１，８２」，「前記下側セルアレイ部のセルアレイに」備えられた「スプリットワードライン駆動部４１，８２」は，本願発明の「前記上側のセルアレイ」に備えられた「上側スプリットワードラインドライバ」，「下側のセルアレイに」備えられた「下側スプリットワードラインドライバ」にそれぞれ相当するから，刊行物に記載された発明の「前記上側セルアレイ部のセルアレイと前記下側セルアレイ部のセルアレイに各々スプリットワードライン駆動部４１，８２が備えられて」いることは，本願発明の「前記上側と下側のセルアレイに各々上側と下側スプリットワードラインドライバが備えられて」いることに相当する。
（４）刊行物に記載された発明の「前記上側セルアレイ部のセルアレイに」備えられた「第１スプリットワードラインＳＷＬ１」，「前記下側セルアレイ部のセルアレイに」備えられた「第１スプリットワードラインＳＷＬ１」が，本願発明の「前記上側セルアレイに」備えられた「第１上側スプリットワードライン」，「下側セルアレイに」備えられた「第１下側スプリットワードライン」にそれぞれ相当することは前示（２）のとおりであるから，刊行物に記載された発明の「第１スプリットワードラインＳＷＬ１に伝えられるＰＳ１信号」は，本願発明の「前記第１上側，第１下側スプリットワードラインに伝えられる第１スプリットワードライン制御信号」に相当する。また，刊行物に記載された発明の「前記上側セルアレイ部のセルアレイに」備えられた「第２スプリットワードラインＳＷＬ２」，「前記下側セルアレイ部のセルアレイに」備えられた「第２スプリットワードラインＳＷＬ２」は，本願発明の「前記上側セルアレイに」備えられた「第２上側スプリットワードライン」，「下側セルアレイに」備えられた「第２下側スプリットワードライン」にそれぞれ相当することは前示（２）のとおりであるから，刊行物に記載された発明の「第２スプリットワードラインＳＷＬ２に伝えられるＰＳ２信号」は，本願発明の「前記第２上側と第２下側スプリットワードラインに伝えられる第２スプリットワードライン制御信号」にそれぞれ相当する。したがって，刊行物に記載された発明の「ローカル制御信号発生部８０」は，本願発明の「スプリットワードラインドライバ制御部」に相当するから，刊行物に記載された発明の「第１スプリットワードラインＳＷＬ１に伝えられるＰＳ１信号と，第２スプリットワードラインＳＷＬ２に伝えられるＰＳ２信号を発生するローカル制御信号発生部８０が備えられている」ことは，本願発明の「前記第１上側，第１下側スプリットワードラインに伝えられる第１スプリットワードライン制御信号と，前記第２上側と第２下側スプリットワードラインに伝えられる第２スプリットワードライン制御信号を発生するスプリットワードラインドライバ制御部が備えられている」ことに相当する。
（５）まず，刊行物に記載された発明の「ｔ１〜ｔ１４期間」は，本願発明の「一サイクルの間」に相当する。そして，刊行物に記載された発明の「Ｘポストデコーダ部８１」がスプリットワードライン駆動部８２に出力する「各ＳＷＬセルブロック８３の各スプリットワードラインを駆動するための信号」は，全ＳＷＬセルブロック８３に対応するスプリットワードラインに出力されるのであるから，上側及び下側セルアレイ部のセルアレイに各々一対をなす第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２を駆動するものである。そうすると，駆動するための信号を“ハイ”レベルの活性化されたものとすることは，メモリ装置の分野において慣用技術であるから，刊行物に記載された発明の「Ｘポストデコーダ部８１」がスプリットワードライン駆動部８２に出力する「各ＳＷＬセルブロック８３の各スプリットワードラインを駆動するための信号」は，本願発明の「上側Ｘデコーダ」が出力する“ハイ”レベルの活性化された第１，第２上側及び第１，第２下側伝送信号」に相当すると認められる。したがって，刊行物に記載された発明の「ｔ１〜ｔ１４期間に，Ｘポストデコーダ部８１がスプリットワードライン駆動部８２に，各ＳＷＬセルブロック８３の各スプリットワードラインを駆動するための信号を出力するステップ」は，本願発明の「一サイクルの間，前記上側と下側スプリットワードラインドライバに備えられた上側Ｘデコーダが“ハイ”レベルの活性化された第１，第２上側及び第１，第２下側伝送信号を出力するステップ」に対応し，本願発明と刊行物に記載された発明は，本願発明が上側と下側スプリットワードラインドライバに備えられた上側Ｘデコーダであることは別にして，「一サイクルの間，上側Ｘデコーダが“ハイ”レベルの活性化された第１，第２上側及び第１，第２下側伝送信号を出力するステップ」を有する点で共通する。
（６）刊行物に記載された発明の「Ｘポストデコーダ部８１」がスプリットワードライン駆動部８２に出力する「各ＳＷＬセルブロック８３の各スプリットワードラインを駆動するための信号」が，本願発明の「上側Ｘデコーダ」が出力する“ハイ”レベルの活性化された第１，第２上側及び第１，第２下側伝送信号」に相当することは，前示（５）のとおりであるから，刊行物に記載された発明の「Ｘ，ＺアドレスＸＺ−Ａｄｄに基づいてＸポストデコーダ部８１から出力される信号」は，本願発明の「それぞれの伝送信号」に相当する。また，刊行物に記載された発明の「ハイ状態」，「ロー状態」は，本願発明の「“ハイ”レベル」，「“ロー”レベル」にそれぞれ相当する。
　そうすると，刊行物に記載された発明の「第１スプリットワードラインＳＷＬ１に伝えられるＰＳ１信号」，「第２スプリットワードラインＳＷＬ２に伝えられるＰＳ２信号」，上側セルアレイ部の「第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２」，下側セルアレイ部の「第１，第２スプリットワードラインＳＷＬ１，ＳＷＬ２」が，本願発明の「前記第１上側，第１下側スプリットワードラインに伝えられる第１スプリットワードライン制御信号」，「前記第２上側と第２下側スプリットワードラインに伝えられる第２スプリットワードライン制御信号」，「第１，第２上側スプリットワードライン」，「第１，第２下側スプリットワードライン」にそれぞれ相当することは，前示（４）及び（２）のとおりであるから，刊行物に記載された発明の「Ｘ，ＺアドレスＸＺ−Ａｄｄに基づいてＸポストデコーダ部８１から出力される信号に応じて，ＰＳ１信号，ＰＳ２信号がロー状態として出力されるｔ２〜ｔ３期間にスプリットワードラインＳＷＬ１信号，ＳＷＬ２信号がハイ状態となるステップと，　ＰＳ１信号，ＰＳ２信号が各々ハイ状態とロー状態として出力されるｔ４期間にスプリットワードラインＳＷＬ１信号，ＳＷＬ２信号に各々ロー状態とハイ状態が伝えられるステップと，　ＰＳ１信号，ＰＳ２信号が各々ロー状態とハイ状態として出力されるｔ５期間にスプリットワードラインＳＷＬ１信号，ＳＷＬ２信号に各々ハイ状態とロー状態が伝えられるステップ」は，本願発明の「それぞれの伝送信号に応じて前記第１，第２スプリットワードライン制御信号が“ハイ”レベルとして出力される時前記第１，第２上側及び第１，第２下側スプリットワードラインが“ハイ”レベルに活性化されるステップと，　それぞれの伝送信号に応じて前記第１，第２スプリットワードライン制御信号が各々“ロー”レベルと“ハイ”レベルとして出力される時前記第１，第２上側スプリットワードラインに各々“ロー”レベルと“ハイ”レベルが伝えられると共に，前記第１，第２下側スプリットワードラインに各々“ロー”レベルと“ハイ”レベルが伝えられるステップと，　それぞれの伝送信号に応じて前記第１，第２スプリットワードライン制御信号が各々“ハイ”レベルと“ロー”レベルとして出力される時前記第１，第２上側スプリットワードラインに各々“ハイ”レベルと“ロー”レベルが伝えられると共に第１，第２下側スプリットワードラインに各々“ハイ”レベルと“ロー”レベルが伝えられるステップ」に対応し，本願発明と刊行物に記載された発明は，本願発明ではスプリットワードライン制御信号とスプリットワードラインが同位相であることは別にして，「それぞれの伝送信号に応じて前記第１，第２スプリットワードライン制御信号が第１のレベルとして出力される時前記第１，第２上側及び第１，第２下側スプリットワードラインが“ハイ”レベルに活性化されるステップと，　それぞれの伝送信号に応じて前記第１，第２スプリットワードライン制御信号が各々第２のレベルと第１のレベルとして出力される時前記第１，第２上側スプリットワードラインに各々“ロー”レベルと“ハイ”レベルが伝えられると共に，前記第１，第２下側スプリットワードラインに各々“ロー”レベルと“ハイ”レベルが伝えられるステップと，　それぞれの伝送信号に応じて前記第１，第２スプリットワードライン制御信号が各々第１のレベルと第２のレベルとして出力される時前記第１，第２上側スプリットワードラインに各々“ハイ”レベルと“ロー”レベルが伝えられると共に第１，第２下側スプリットワードラインに各々“ハイ”レベルと“ロー”レベルが伝えられるステップ」を有する点で共通する。
（７）以上のことを踏まえると，本願発明と刊行物に記載された発明とは，
「上側セルアレイと下側セルアレイがビットライン方向にスプリット構造として配置されており，
　前記上側セルアレイと下側セルアレイに各々一対をなす第１，第２上側スプリットワードラインと第１，第２下側スプリットワードラインが備えられており，
　前記上側と下側のセルアレイに各々上側と下側スプリットワードラインドライバが備えられており，
　前記第１上側，第１下側スプリットワードラインに伝えられる第１スプリットワードライン制御信号と，前記第２上側と第２下側スプリットワードラインに伝えられる第２スプリットワードライン制御信号を発生するスプリットワードラインドライバ制御部が備えられている不揮発性強誘電体メモリ装置において，
　一サイクルの間，上側Ｘデコーダが“ハイ”レベルの活性化された第１，第２上側及び第１，第２下側伝送信号を出力するステップと，
　それぞれの伝送信号に応じて前記第１，第２スプリットワードライン制御信号が第１のレベルとして出力される時前記第１，第２上側及び第１，第２下側スプリットワードラインが“ハイ”レベルに活性化されるステップと，
　それぞれの伝送信号に応じて前記第１，第２スプリットワードライン制御信号が各々第２のレベルと第１のレベルとして出力される時前記第１，第２上側スプリットワードラインに各々“ロー”レベルと“ハイ”レベルが伝えられると共に，前記第１，第２下側スプリットワードラインに各々“ロー”レベルと“ハイ”レベルが伝えられるステップと，
　それぞれの伝送信号に応じて前記第１，第２スプリットワードライン制御信号が各々第１のレベルと第２のレベルとして出力される時前記第１，第２上側スプリットワードラインに各々“ハイ”レベルと“ロー”レベルが伝えられると共に第１，第２下側スプリットワードラインに各々“ハイ”レベルと“ロー”レベルが伝えられるステップと，
からなることを特徴とする不揮発性強誘電体メモリ装置の駆動方法。」
である点で一致し，次の点で相違する。　
相違点１：本願発明は，「上側Ｘデコーダ」が，「上側と下側スプリットワードラインドライバ」に備えられているのに対して，刊行物に記載された発明では，「Ｘポストデコーダ部８１」が，「スプリットワードライン駆動部８２」に備えられてはいない点。
相違点２：本願発明は，「スプリットワードライン制御信号」と「スプリットワードライン」とが同位相であるのに対して，刊行物に記載された発明は，「ＰＳ１信号」，「ＰＳ２信号」と，「スプリットワードラインＳＷＬ１信号，ＳＷＬ２信号」とが反対位相である点。
　
６．当審の判断
（１）相違点１について検討すると，一般にメモリ装置において，どこにデコーダを設けるかは，メモリ装置全体のレイアウトを考慮して，必要により当業者が適宜決めればよい技術的な設計事項である。そして，本願の出願当初明細書に，デコーダ（ＤＥＣ）については，次の記載のみがある。
「【請求項５】  前記上側スプリットワードラインドライバは第１，第２上側スイッチング制御信号を出力する上側
デコーダ
からなることを特徴とする請求項２に記載の不揮発性強誘電体メモリ装置。
【請求項６】  前記下側スプリットワードラインドライバは第１，第２下側スイッチング制御信号を出力する下側
デコーダ
前記スプリットワードラインドライバ制御部から出力される第１，第２スプリットワードライン制御信号が前記第１，第２下側スプリットワードラインに伝えられるのを制御する第１，第２下側スイッチング素子と，からなることを特徴とする請求項２に記載の不揮発性強誘電体メモリ装置。」
「【００３４】以下，本発明の第１実施形態による上側，下側スプリットワードラインドライバ４１，４３の回路構成に対して図７を参照して詳しく説明する。本発明の第１実施形態による上側セルアレイブロックの上側スプリットワードラインドライバ４１，７０の単位回路構成は図７に示すように，上側Ｘ−
デコーダ（ＤＥＣ）
【００３５】Ｘ−
デコーダ
【００３６】即ち，第１上側ＮＭＯＳトランジスタ（ＮＴ１）のゲート端は上側Ｘ−
ＤＥＣ
【００３７】一方，第２上側ＮＭＯＳトランジスタ（ＮＴ２）は第２上側伝送信号（ＴＸ２）の制御を受けて，第２スプリットワードライン制御信号（ＳＷＬ２＿ＣＯＮ）を第２上側スプリットワードラインに伝える役割を果たす。即ち，第２上側ＮＭＯＳトランジスタのゲート端は上側Ｘ−
ＤＥＣ
【００３８】次に，本発明の第１実施形態による下側セルアレイブロックの第２下側スプリットワードラインドライバ４３，７１の回路構成を詳しく説明する。図７に示すように，下側Ｘ−
デコーダ（ＤＥＣ）
【００３９】下側Ｘ−
デコーダ
ＤＥＣ
・・・
【００４１】即ち，第２下側ＮＭＯＳトランジスタのゲート端は下側Ｘ−
ＤＥＣ
【００４２】前述のように上側と下側のセルアレイは同じ第１，第２スプリットワードライン制御信号（ＳＷＬ１＿ＣＯＮ，ＳＷＬ２＿ＣＯＮ）の入力を受け，活性化可否を区分けることは上側Ｘ−
ＤＥＣ
ＤＥＣ
「【００６３】図７の上側スプリットワードラインドライバ７０の上側Ｘ−
ＤＥＣ
ＤＥＣ
　これらの記載によれば，本願発明において，「上側Ｘデコーダ」は，単に「上側と下側スプリットワードラインドライバ」に備えられているのであって，「上側Ｘデコーダ」が出力する伝送信号により，「第１，第２スプリットワードライン制御信号」が「第１，第２上側及び第１，第２下側スプリットワードライン」に伝えられるのを制御すれば足りるのであるから，「上側Ｘデコーダ」を「上側と下側スプリットワードラインドライバ」に備える構成を採用することにより格別の効果を奏するものではない。したがって，刊行物に記載された発明においても，本願発明と同様に，「Ｘポストデコーダ部８１」を「スプリットワードライン駆動部８２」に備えるようにすることに，格別の困難性を認めることはできない。
（２）相違点２について検討すると，メモリ装置において，制御信号と，該制御信号によって制御される信号を同位相とするか反対位相とするかは，必要により当業者が適宜決めればよい技術的な設計事項であるから，刊行物に記載された発明において，「ＰＳ１信号」，「ＰＳ２信号」と，「スプリットワードラインＳＷＬ１信号，ＳＷＬ２信号」とを同位相とし，Ｘ，ＺアドレスＸＺ−Ａｄｄに基づいてＸポストデコーダ部８１から出力される信号に応じて，ＰＳ１信号，ＰＳ２信号が
ハイ状態
ロー状態
ハイ状態
ハイ状態
ロー状態
　
７．むすび
　以上検討したとおり，本願発明は，刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　したがって，本願は，他の請求項に係る発明について検討するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。