【事件の表示】
　平成１０年特許願第３７１５１７号「同期形半導体メモリ装置のためのカラム選択ライン制御回路」拒絶査定不服審判事件〔平成１１年　９月１７日出願公開、特開平１１−２５０６６４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１０年１２月２５日（パリ条約に基づく優先権主張　１９９７年１２月２６日、大韓民国）の出願であって、平成１８年９月２２日付けで手続補正がなされ、同年１１月３０日付けで拒絶査定がなされ、これに対して、平成１９年３月５日に拒絶査定に対する審判請求がなされたものである。　
　
２．本願発明
　本願の請求項１〜４に係る発明は、平成１８年９月２２日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。
　「【請求項１】
　基準クロック信号に同期して作動する集積された半導体メモリ装置において、
　カラムアドレス信号をプレーディコーディングするカラムプレーディコーダと、
　前記プレーディコーディングされたカラムアドレス信号に応じてカラム選択ラインを選択的に駆動させるためのカラム選択ラインＣＳＬと連結されたカラムメーンーディコーダと、
　前記基準クロック信号に同期して前記カラムプレーディコーダを制御して前記カラム選択ラインの活性化及び非活性化タイミング全てを制御するための制御器とを含み、
　前記カラムメーンーディコーダが、前記カラム選択ラインに各々対応する複数個のディコーダと、前記カラム選択ラインに各々対応する複数個の駆動器を具備し、
　前記駆動器の各々が、対応するディコーダの出力を反転させるスタティックインバータ回路を含み、
　前記制御器が、前記基準クロック信号に同期して前記カラム選択ラインの活性化及び非活性化タイミングを示すＣＳＬタイミング制御信号を発生し、
　前記カラムプレーディコーダが、前記ＣＳＬタイミング制御信号の論理状態に従い活性化或いは非活性化される
ことを特徴とする同期形半導体メモリ装置のためのカラム選択ライン制御回路。」
　
３．先願発明
（１）本願の優先権主張の日前の特許出願であって、本願の優先権主張の日後に出願公開がなされた特願平８−２５６５５１号特許出願（以下「先願」という。）の願書に最初に添付された明細書には、図１〜３とともに、以下の記載がある（なお、下線は当合議体において付加したものである。）。　
　「【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置に関するもので、詳しくは
同期型半導体記憶装置におけるデコーダ回路
　
　「【０００５】
【発明の実施の形態】
図１はこの発明の第１の実施の形態を示す同期型ＤＲＡＭのＹアドレス系の一構成例を示すものである。このＤＲＡＭは、外部同期入力信号ＣＬＫを入力とする複数個のＹアドレスカウンタ回路１１と、このＹアドレスカウンタ回路１１の出力であるアドレスカウント信号Ｃ０〜Ｃｊ及び複数の外部入力アドレスＡ０〜Ａｊを入力とする複数個のＹアドレスバッファ回路１２と、外部同期入力信号ＣＬＫを入力とするパルス発生回路４３３とを有している。さらに、このＤＲＡＭはＹアドレスバッファ回路１２の出力である内部Ｙアドレス信号ＹＡ０〜ＹＡｊ及びパルス発生回路４３３の出力であるリセット信号ＲＳＴを入力とする複数個のＹアドレスプリデコーダ回路４３と、Ｙアドレスプリデコーダ回路４３の出力であるプリデコード信号ＰＳ１１〜ＰＳｊ４を入力とするＹアドレスデコーダ回路１４とを有している。このＹアドレスデコーダ回路１４は、ゲートにＹアドレスデコーダ回路１４の出力であるデコード信号Ｓ０〜Ｓｎが入力され、ソースがデータバスＤＢ／ＤＢｂに接続され、ドレインがビット線ＢＬ／ＢＬｂに接続される複数個のＮＭＯＳトランジスタ１５を介して、ビット線ＢＬ／ＢＬｂに接続されるセンスアンプ回路及びメモリセルからなるメモリアレイ部１６に接続されている
【０００６】図
２は図１中のＹアドレスプリデコーダ回路４３、パルス発生回路４３３及びＹアドレスデコーダ回路１４の回路図を示すものである。
第１のＹアドレスプリデコーダ回路４３１は、４個の３入力ＮＡＮＤ素子４３１ａ、４３１ｂ、４３１ｃ、４３１ｄより構成される。３入力ＮＡＮＤ素子４３１ａは、内部Ｙアドレスの負論理信号ＹＡ０ｂ、内部Ｙアドレスの負論理信号ＹＡ１ｂ及びリセット信号ＲＳＴが入力され、プリデコード信号ＰＳ１１を出力する。３入力ＮＡＮＤ素子４３１ｂは、内部Ｙアドレスの正論理信号ＹＡ０、内部Ｙアドレスの負論理信号ＹＡ１ｂ及びリセット信号ＲＳＴが入力され、プリデコード信号ＰＳ１２を出力する。３入力ＮＡＮＤ素子４３１ｃは、内部Ｙアドレスの負論理信号ＹＡ０ｂ、内部Ｙアドレスの正論理信号ＹＡ１及びリセット信号ＲＳＴが入力され、プリデコード信号ＰＳ１３を出力する。３入力ＮＡＮＤ素子４３１ｄは、内部Ｙアドレスの正論理信号ＹＡ０、内部Ｙアドレスの正論理信号ＹＡ１及びリセット信号ＲＳＴが入力され、プリデコード信号ＰＳ１４を出力する
【０００７】
第２のＹアドレスプリデコーダ回路１３２（審決注：「１３２」は「４３２」の誤記と認められる。）は、４個の３入力ＮＡＮＤ素子４３２ａ、４３２ｂ、４３２ｃ、４３２ｄより構成される。３入力ＮＡＮＤ素子４３２ａは、内部Ｙアドレスの負論理信号ＹＡ２ｂ、内部Ｙアドレスの負論理信号ＹＡ３ｂ及びリセット信号ＲＳＴが入力され、プリデコード信号ＰＳ２１を出力する。３入力ＮＡＮＤ素子４３２ｂは、内部Ｙアドレスの正論理信号ＹＡ２、内部Ｙアドレスの負論理信号ＹＡ３ｂ及びリセット信号ＲＳＴが入力され、プリデコード信号ＰＳ２２を出力する。３入力ＮＡＮＤ素子４３２ｃは、入力を内部Ｙアドレスの負論理信号ＹＡ２ｂ、内部Ｙアドレスの正論理信号ＹＡ３及びリセット信号ＲＳＴが入力され、プリデコード信号ＰＳ２３を出力する。３入力ＮＡＮＤ素子４３２ｄは、内部Ｙアドレスの正論理信号ＹＡ２、内部Ｙアドレスの正論理信号ＹＡ３及びリセット信号ＲＳＴが入力され、プリデコード信号ＰＳ２４を出力する。Ｙアドレスデコーダ回路１４は、複数の２入力ＮＯＲ素子１４ａ〜１４ｐより構成される。２入力ＮＯＲ素子１４ａの一方の入力にはプリデコード信号ＰＳ１１が入力され、もう一方の入力にはプリデコード信号ＰＳ２１が入力され、デコード信号Ｓ０を出力する。２入力ＮＯＲ素子１４ｂの一方の入力にはプリデコード信号ＰＳ１２が入力され、もう一方の入力にはプリデコード信号ＰＳ２１が入力され、デコード信号Ｓ１を出力する。２入力ＮＯＲ素子１４ｃの一方の入力にはプリデコード信号ＰＳ１３が入力され、もう一方の入力にはプリデコード信号ＰＳ２１が入力され、デコード信号Ｓ２を出力する。２入力ＮＯＲ素子１４ｄの一方の入力にはプリデコード信号ＰＳ１４が入力され、もう一方の入力にはプリデコード信号ＰＳ２１が入力され、デコード信号Ｓ３を出力する。以下同様に２入力ＮＯＲ素子１４e〜１４ｐの一方の入力にはプリデコード信号ＰＳ１１、ＰＳ１２、ＰＳ１３、ＰＳ１４が順番に入力され、もう一方の入力には４素子毎にプリデコード信号ＰＳ２２、ＰＳ２３、ＰＳ２４が入力され、デコード信号Ｓ４〜Ｓ１５を出力する
【０００８】図３は第１の実施の形態の動作波形を示すタイミングチャートである。はじめに、各内部アドレス信号及びアドレスカウント信号はあらかじめ接地電位（以下ロウレベルとする）に、各プリデコード信号及びリセット信号は電源電位（以下ハイレベルとする）に、各デコード信号はロウレベルに設定されているものとする。そして、ここでは時刻ｔ０でロウレベルの外部入力アドレスを入力した例について説明する。時刻ｔ０において、内部Ｙアドレス信号を活性化し、かつインクリメントする働きを持つパルス信号であるアドレスカウント信号Ｃ０、Ｃ１、Ｃ２、Ｃ３が活性化される。この信号によって内部ＹアドレスＹＡ０ｂ、ＹＡ１ｂ、ＹＡ２ｂ、ＹＡ３ｂがロウレベルからハイレベルになる。ここで外部同期入力信号ＣＬＫによって制御されるパルス信号であるリセット信号ＲＳＴがハイレベルからロウレベルになると、このロウレベルの区間ではプリデコード信号ＰＳ１１、ＰＳ２１はハイレベルのままである。この後、リセット信号がロウレベルからハイレベルになった時、プリデコード信号ＰＳ１１、ＰＳ２１がハイレベルからロウレベルになる。この結果として、デコード信号Ｓ０がロウレベルからハイレベルになる。
【０００９】時刻ｔ１において、アドレスカウント信号Ｃ０が活性化されると、内部ＹアドレスＹＡ０ｂがハイレベルからロウレベルになると共に、内部ＹアドレスＹＡ０がロウレベルからハイレベルになる。ここで、リセット信号ＲＳＴがハイレベルからロウレベルになると、プリデコード信号ＰＳ１１、ＰＳ２１はロウレベルからハイレベルに、デコード信号Ｓ０はハイレベルからロウレベルになる。この後、リセット信号ＲＳＴがロウレベルからハイレベルになった時、プリデコード信号ＰＳ１２、ＰＳ２１がハイレベルからロウレベルになる。この結果として、デコード信号Ｓ１がロウレベルからハイレベルになる。時刻ｔ２において、アドレスカウント信号Ｃ０、Ｃ１が活性化されると、内部ＹアドレスＹＡ０、ＹＡ１ｂがハイレベルからロウレベルになると共に、内部ＹアドレスＹＡ０ｂ、ＹＡ１がロウレベルからハイレベルになる。リセット信号ＲＳＴがハイレベルからロウレベルになるとプリデコード信号ＰＳ１２、ＰＳ２１はロウレベルからハイレベルに、デコード信号Ｓ１はハイレベルからロウレベルになる。リセット信号がロウレベルからハイレベルになった時、プリデコード信号ＰＳ１３がハイレベルからロウレベルになる。この結果として、デコード信号Ｓ２がロウレベルからハイレベルになる。
【００１０】時刻ｔ３において、アドレスカウント信号Ｃ０が活性化されると、内部ＹアドレスＹＡ０ｂがハイレベルからロウレベルになると共に内部ＹアドレスＹＡ０がロウレベルからハイレベルになる。リセット信号ＲＳＴがハイレベルからロウレベルになると、プリデコード信号ＰＳ１３、ＰＳ２１がロウレベルからハイレベルに、デコード信号Ｓ２がハイレベルからロウレベルになる。リセット信号がロウレベルからハイレベルになるとプリデコード信号ＰＳ１４がハイレベルからロウレベルになる。この結果として、デコード信号Ｓ３がロウレベルからハイレベルになる。時刻ｔ４において、アドレスカウント信号Ｃ０、Ｃ１、Ｃ２が活性化されると、内部ＹアドレスＹＡ０、ＹＡ１、ＹＡ２ｂがハイレベルからロウレベルになると共に内部ＹアドレスＹＡ０ｂ、ＹＡ１ｂ、ＹＡ２がロウレベルからハイレベルになる。リセット信号がハイレベルからロウレベルになるとプリデコード信号ＰＳ１４、ＰＳ２１がロウレベルからハイレベルに、デコード信号Ｓ３がハイレベルからロウレベルになる。リセット信号がロウレベルからハイレベルになるとプリデコード信号ＰＳ１１、ＰＳ２２がハイレベルからロウレベルになる。この結果として、デコード信号Ｓ４がロウレベルからハイレベルになる。こ
れ以降、同様の動作を繰り返し、外部同期入力信号ＣＬＫに同期し、非選択区間を持った連続的なデコード信号が選択される。
【００１１】
以上のように第１の実施の形態によれば、外部同期入力信号ＣＬＫにより生成されるリセット信号ＲＳＴを設けたことで、各プリデコード信号の活性化タイミングは内部Ｙアドレスのスキューによらず、リセット信号ＲＳＴのみに依存する。
　
（２）ここにおいて、図１に記載されているデコード信号「Ｓ０」〜「Ｓｎ」及び図２に記載されているデコード信号「Ｓ０」〜「Ｓ１５」は、いずれもカラム選択ライン上に送出される信号であることは、当業者にとって明らかである。
　
　また、００１１段落の「以上のように第１の実施の形態によれば、外部同期入力信号ＣＬＫにより生成されるリセット信号ＲＳＴを設けたことで、各プリデコード信号の活性化タイミングは内部Ｙアドレスのスキューによらず、リセット信号ＲＳＴのみに依存する。」という記載、及び図３に記載されているタイムチャートにおけるリセット信号ＲＳＴとデコード信号Ｓ０〜Ｓ７との関係からみて、「パルス発生回路４３３」から生成される「リセット信号ＲＳＴ」は、「外部同期入力信号ＣＬＫ」に同期して「第１のＹアドレスプリデコーダ回路４３１」及び「第２のＹアドレスプリデコーダ回路４３２」を制御するものであり、かつ、カラム選択ラインの活性化のタイミング及び非活性化タイミングを制御するものであることが明らかであるから、当該「リセット信号ＲＳＴ」は、「外部同期入力信号ＣＬＫ」に同期して「第１のＹアドレスプリデコーダ回路４３１」及び「第２のＹアドレスプリデコーダ回路４３２」を制御してカラム選択ラインの活性化及び非活性化タイミング全てを制御しているものと認められる。
　
　また、図２の回路構成から、「第１のＹアドレスプリデコーダ回路４３１」及び「第２のＹアドレスプリデコーダ回路４３２」が、「リセット信号ＲＳＴ」の論理状態が正のときに活性化され論理状態が負のときには非活性化されることは明らかである。
　
（３）したがって、先願の願書に最初に添付された明細書又は図面には、以下の発明（以下「先願発明」という。）が記載されているものと認められる。
　「外部同期入力信号ＣＬＫに同期して作動する同期型半導体記憶装置において、
　内部Ｙアドレスの正論理信号ＹＡ０、ＹＡ１及び負論理信号ＹＡ０ｂ、ＹＡ１ｂをプリデコーディングする第１のＹアドレスプリデコーダ回路４３１と、
　内部Ｙアドレスの正論理信号ＹＡ２、ＹＡ３及び負論理信号ＹＡ２ｂ、ＹＡ３ｂをプリデコーディングする第２のＹアドレスプリデコーダ回路４３２と、
　前記第１のＹアドレスプリデコーダ回路４３１でプリデコーディングされたプリデコード信号ＰＳ１１〜ＰＳ１４と前記第２のＹアドレスプリデコーダ回路４３２でプリデコーディングされたプリデコード信号ＰＳ２１〜ＰＳ２４に応じてデコード信号Ｓ０〜Ｓ１５を送出するカラム選択ラインを選択的に駆動させるための前記カラム選択ラインと連結されたＹアドレスデコーダ回路１４と、
　外部同期入力信号ＣＬＫに同期して前記第１のＹアドレスプリデコーダ回路４３１及び前記第２のＹアドレスプリデコーダ回路４３２を制御して前記カラム選択ラインの活性化及び非活性化タイミング全てを制御するためのリセット信号ＲＳＴを発生するパルス発生回路４３３とを含み、
　前記Ｙアドレスデコーダ回路１４が、前記デコード信号Ｓ０〜Ｓ１５を送出する前記カラム選択ラインに各々対応する複数個の２入力ＮＯＲ素子１４ａ〜１４ｐを具備し、
　前記パルス発生回路４３３が、前記外部同期入力信号ＣＬＫに同期して前記カラム選択ラインの活性化及び非活性化タイミングを示す前記リセット信号ＲＳＴを発生し、
　前記第１のＹアドレスプリデコーダ回路４３１及び前記第２のＹアドレスプリデコーダ回路４３２は、前記リセット信号ＲＳＴの論理状態に従い活性化或いは非活性化される
ことを特徴とする外部同期入力信号ＣＬＫに同期して作動する同期型半導体記憶装置のためのデコーダ回路。」
　
４．本願発明と先願発明との対比
（１）先願発明の「外部同期入力信号ＣＬＫ」、「同期型半導体記憶装置」は、各々先願発明の「基準クロック信号」、「半導体メモリ装置」及び「同期形半導体メモリ装置」に相当する。
　そして、先願発明における「外部同期入力信号ＣＬＫに同期して作動する同期型半導体記憶装置」が集積化されていることは自明であるから、先願発明の「外部同期入力信号ＣＬＫに同期して作動する同期型半導体記憶装置」は、本願発明の「基準クロック信号に同期して作動する集積された半導体メモリ装置」に相当する。
　
（２）先願発明の「内部Ｙアドレスの正論理信号ＹＡ０、ＹＡ１及び負論理信号ＹＡ０ｂ、ＹＡ１ｂをプリデコーディングする第１のＹアドレスプリデコーダ回路４３１と、　内部Ｙアドレスの正論理信号ＹＡ２、ＹＡ３及び負論理信号ＹＡ２ｂ、ＹＡ３ｂをプリデコーディングする第２のＹアドレスプリデコーダ回路４３２」は、本願発明の「カラムアドレス信号をプレーディコーディングするカラムプレーディコーダ」に相当する。
　
（３）先願発明の「前記第１のＹアドレスプリデコーダ回路４３１でプリデコーディングされたプリデコード信号ＰＳ１１〜ＰＳ１４と前記第２のＹアドレスプリデコーダ回路４３２でプリデコーディングされたプリデコード信号ＰＳ２１〜ＰＳ２４に応じてデコード信号Ｓ０〜Ｓ１５を送出するカラム選択ラインを選択的に駆動させるための前記カラム選択ラインと連結されたＹアドレスデコーダ回路１４」は、本願発明の「前記プレーディコーディングされたカラムアドレス信号に応じてカラム選択ラインを選択的に駆動させるためのカラム選択ラインＣＳＬと連結されたカラムメーンーディコーダ」に相当する。
　
（４）先願発明の「外部同期入力信号ＣＬＫに同期して前記第１のＹアドレスプリデコーダ回路４３１及び前記第２のＹアドレスプリデコーダ回路４３２を制御して前記カラム選択ラインの活性化及び非活性化タイミング全てを制御するためのリセット信号ＲＳＴを発生するパルス発生回路４３３」は、本願発明の「前記基準クロック信号に同期して前記カラムプレーディコーダを制御して前記カラム選択ラインの活性化及び非活性化タイミング全てを制御するための制御器」に相当する。
　
（５）先願発明の「２入力ＮＯＲ素子１４ａ〜１４ｐ」は「デコーダ」として機能しているから、先願発明の「前記Ｙアドレスデコーダ回路１４が、前記デコード信号Ｓ０〜Ｓ１５を送出する前記カラム選択ラインに各々対応する複数個の２入力ＮＯＲ素子１４ａ〜１４ｐを具備」する構成は、本願発明の「前記カラムメーンーディコーダが、前記カラム選択ラインに各々対応する複数個のディコーダと、前記カラム選択ラインに各々対応する複数個の駆動器を具備」する構成に対応するものであり、両者は「前記カラムメーンーディコーダが、前記カラム選択ラインに各々対応する複数個のディコーダ」「を具備」する構成である点で共通する。
　
（６）先願発明の「前記外部同期入力信号ＣＬＫに同期して前記カラム選択ラインの活性化及び非活性化タイミングを示す前記リセット信号ＲＳＴ」は、本願発明の「前記基準クロック信号に同期して前記カラム選択ラインの活性化及び非活性化タイミングを示すＣＳＬタイミング制御信号」に相当するものであるから、先願発明の「前記パルス発生回路４３３が、前記外部同期入力信号ＣＬＫに同期して前記カラム選択ラインの活性化及び非活性化タイミングを示す前記リセット信号ＲＳＴを発生」する構成は、本願発明の「前記制御器が、前記基準クロック信号に同期して前記カラム選択ラインの活性化及び非活性化タイミングを示すＣＳＬタイミング制御信号を発生」する構成に相当する。
　
（７）先願発明の「前記第１のＹアドレスプリデコーダ回路４３１及び前記第２のＹアドレスプリデコーダ回路４３２は、前記リセット信号ＲＳＴの論理状態に従い活性化或いは非活性化される」構成は、本願発明の「前記カラムプレーディコーダが、前記ＣＳＬタイミング制御信号の論理状態に従い活性化或いは非活性化される」構成に相当する。
　また、先願発明の「同期型半導体記憶装置のためのデコーダ回路」が、本願発明の「同期形半導体メモリ装置のためのカラム選択ライン制御回路」に相当することは明らかである。
　
（８）以上を総合すると、本願発明と先願発明とは、
　「【請求項１】
　基準クロック信号に同期して作動する集積された半導体メモリ装置において、
　カラムアドレス信号をプレーディコーディングするカラムプレーディコーダと、
　前記プレーディコーディングされたカラムアドレス信号に応じてカラム選択ラインを選択的に駆動させるためのカラム選択ラインＣＳＬと連結されたカラムメーンーディコーダと、
　前記基準クロック信号に同期して前記カラムプレーディコーダを制御して前記カラム選択ラインの活性化及び非活性化タイミング全てを制御するための制御器とを含み、
　前記カラムメーンーディコーダが、前記カラム選択ラインに各々対応する複数個のディコーダを具備し、
　前記制御器が、前記基準クロック信号に同期して前記カラム選択ラインの活性化及び非活性化タイミングを示すＣＳＬタイミング制御信号を発生し、
　前記カラムプレーディコーダが、前記ＣＳＬタイミング制御信号の論理状態に従い活性化或いは非活性化される
ことを特徴とする同期形半導体メモリ装置のためのカラム選択ライン制御回路。」
　
　である点で一致し、以下の点で一応相違している。　
　
（相違点）
　本願発明は、「前記カラムメーンーディコーダが、」「前記カラム選択ラインに各々対応する複数個の駆動器を具備し、　前記駆動器の各々が、対応するディコーダの出力を反転させるスタティックインバータ回路を含」む構成であるのに対して、先願発明は、そのような構成を備えていない点。
　
５．相違点についての当審の判断
（１）一般に、半導体記憶装置において、カラムメインデコーダを、カラム選択ラインに各々対応する複数個の駆動器を具備し、前記駆動器の各々が、対応するデコーダの出力を反転させるスタティックインバータ回路を含む構成とすることは、例えば、下記の周知文献１及び２に記載されているように、本願の優先権主張の日前に、当業者において周知の技術である。
　
　周知文献１：特開平８−２８７６７８号公報
　「【００１１】
第２のコラムプリデコーダ３の内部構成を図３に示す。
内部クロック信号ＣＬＫの立ち下がりエッジで切り替わる各単位回路の出力ＹＰＢ０〜ＹＰＢ１５は、第２のプリデコード信号としてコラムデコーダ４に供給される
【００１２】
コラムデコーダ４の内部構成を図４に示す。コラムデコーダ４は２５６個の単位回路で構成され、各単位回路は２入力ＮＡＮＤ回路６１とインバータ６２とで構成されている。
　
　周知文献２：特開平９−３５４９４号公報
　「【００８１】図１中のカラムデコーダ１０８は、図１３に示されたＹ上位プリデコーダ１４０と、Ｙ下位プリデコーダ１４１と、カラムデコーダＣＤＣを含む。Ｙ下位プリデコーダ１４１は、相補カラムアドレス信号ＣＤＡ２，／ＣＤＡ２〜ＣＡＤ６，／ＣＡＤ６をプリデコードすることによりプリデコード信号Ｙ４〜Ｙ１５を生成する。Ｙ上位プリデコーダ１４０は、カラムデコーダ活性化信号ＣＤＥ、通常カラム活性化信号ＮＣＥＡおよびＮＣＥＢに応答して活性化され、さらに相補カラムアドレス信号ＣＡＤ７，／ＣＡＤ７およびＣＡＤ８，／ＣＡＤ８をプリデコードすることによりプリデコード信号Ｙ１６〜Ｙ２３を生成する。
カラムデコーダＣＤＣは、これらのプリデコード信号Ｙ４〜Ｙ２３に応答してカラム選択線ＣＳＬｉのうちいずれか１つを活性化する
　「【０１１６】（５．４）  カラムデコーダおよび冗長カラムデコーダ（図２５，図２６）
　
図２５は、１つのカラムデコーダの構成を示す回路図である。このカラムデコーダはＮＡＮＤゲート２１０およびインバータ２１１を備える。したがって、３つのＹプリデコード信号Ｙｈ，Ｙｊ，Ｙｋに応答して対応するカラム選択線ＣＳＬが活性化される。
　
（２）そして、本願発明において、「前記カラムメーンーディコーダが、」「前記カラム選択ラインに各々対応する複数個の駆動器を具備し、前記駆動器の各々が、対応するディコーダの出力を反転させるスタティックインバータ回路を含」む構成とすることにより、周知文献１及び２に記載された周知の技術と比較して格別の効果を奏するものとも認められない。
　したがって、先願発明と比較して、本願発明が「前記カラムメーンーディコーダが、」「前記カラム選択ラインに各々対応する複数個の駆動器を具備し、　前記駆動器の各々が、対応するディコーダの出力を反転させるスタティックインバータ回路を含」む構成を備えていることは、当業者における設計上の微差にすぎないものである。
　
　したがって、本願発明は、先願発明と実質的に同一であり、しかも、本願の発明者が先願発明に係る発明者と同一でなく、また、本願の出願の時点において、その出願人が先願の出願人と同一でもないから、本願発明は特許法第２９条の２の規定により特許を受けることができない。
　
６．むすび　 
　以上のとおりであるから、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。 
　よって、上記結論のとおり審決する。