【手続補正書】
【提出日】平成24年1月16日(2012.1.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の入力ピンと、
前記第１の入力ピン及び入力端が連結しており、半導体装置の制御方式を決定する制御モード信号により出力端を第１のレベルに維持させる第１のバッファと、
第２の入力ピンと、
前記第２の入力ピン及び入力端が連結しており、前記制御モード信号により出力端を第２のレベルに維持させる第２のバッファとを
備えることを特徴とする半導体メモリ装置の入力回路。
【請求項２】
前記第１の入力ピンは、多重制御モード時に用いられる制御信号を受信し、前記制御信号は、チップ選択信号であることを特徴とする請求項１に記載の半導体メモリ装置の入力回路。
【請求項３】
前記第２の入力ピンは、単一制御モード時に用いられるアドレス信号を受信し、前記アドレス信号は、前記多重制御モード時に入力されないことを特徴とする請求項１に記載の半導体メモリ装置の入力回路。
【請求項４】
前記制御モード信号は、多重制御モード及び単一制御モードの１つを選択するための信号であることを特徴とする請求項１に記載の半導体メモリ装置の入力回路。
【請求項５】
前記第１のバッファは、
基準電圧レベル及び前記第１の入力ピンのレベルの差により動作するように構成された差動回路と、
前記制御モード信号により前記差動回路の電流パスを制御することで、前記第１のバッファの活性化を決定する活性化部とを
備えることを特徴とする請求項１に記載の半導体メモリ装置の入力回路。
【請求項６】
前記第２のバッファは、
基準電圧レベル及び前記第２の入力ピンのレベルの差により動作するように構成された差動回路と、
前記制御モード信号により前記差動回路の電流パスを制御することで、前記第２のバッファの活性化を決定する活性化部とを
備えることを特徴とする請求項１に記載の半導体メモリ装置の入力回路。
【請求項７】
前記第１のバッファの出力信号及び前記第２のバッファの出力信号をデコードして出力するためのデコーダをさらに備えることを特徴とする請求項１に記載の半導体メモリ装置の入力回路。
【請求項８】
１つのメモリチップの全体保存領域を分けて多重制御する多重制御モード時に用いられる制御信号、前記多重制御モード時に用いられないアドレス信号を含む各種信号を受信するための複数のピン、及び前記複数のピンと入力端とが連結している複数のバッファを備え、
前記複数のバッファのうち、前記制御信号及び前記アドレス信号を受信するための第１のピン及び第２のピンとそれぞれ連結している第１のバッファ及び第２のバッファが、前記多重制御モードを選択するための制御モード信号により選択的に動作するように構成されることを特徴とする半導体メモリ装置の入力回路。
【請求項９】
前記第１のバッファは、
基準電圧レベル及び前記制御信号のレベルの差により動作するように構成された差動回路と、
前記制御モード信号により前記差動回路の電流パスを制御することで、前記第１のバッファの活性化を決定する活性化部と
を備えることを特徴とする請求項８に記載の半導体メモリ装置の入力回路。
【請求項１０】
前記活性化部は、前記制御モード信号が非活性化すれば、前記差動回路の出力端のフローティングを防止するように構成されることを特徴とする請求項５又は９に記載の半導体メモリ装置の入力回路。
【請求項１１】
前記第２のバッファは、
基準電圧レベル及び前記アドレス信号のレベルの差により動作するように構成された差動回路と、
前記制御モード信号により前記差動回路の電流パスを制御することで、前記第２のバッファの活性化を決定する活性化部と
を備えることを特徴とする請求項８に記載の半導体メモリ装置の入力回路。
【請求項１２】
前記活性化部は、前記制御モード信号が活性化すれば、前記差動回路の出力端のフローティングを防止するように構成されることを特徴とする請求項６又は１１に記載の半導体メモリ装置の入力回路。
【請求項１３】
前記第１のバッファの出力信号及び前記第２のバッファの出力信号を含む前記複数のバッファの出力信号をデコードして出力するためのデコーダをさらに備えることを特徴とする請求項８に記載の半導体メモリ装置の入力回路。
【請求項１４】
第１の入力ピンと、
第２の入力ピンと、
半導体装置の制御方式を決定する制御モード信号に応じて、前記第１の入力ピンを介して入力された信号を第１の信号経路又は第２の信号経路に伝達するように構成された信号経路制御部と
を備えることを特徴とする半導体装置の入力回路。
【請求項１５】
前記制御モード信号は、前記第１の入力ピン及び前記第２の入力ピンを独立的に使用するか、選択的に使用するかを定義する第１のモード信号と、前記第１の入力ピンを介して入力される信号を定義するための第２のモード信号とを含むことを特徴とする請求項１４に記載の半導体装置の入力回路。
【請求項１６】
前記信号経路制御部は、
前記第１のモード信号及び前記第２のモード信号により経路制御信号を生成するように構成された経路制御信号生成部と、
前記経路制御信号に応じて、前記第１の入力ピンを介して入力された信号を前記第１の信号経路又は前記第２の信号経路に伝達するように構成された多重化部と
を備えることを特徴とする請求項１５に記載の半導体装置の入力回路。
【請求項１７】
第１の入力ピンと、
第１の信号を伝達する第１の信号経路と、
第２の信号を伝達する第２の信号経路と、
前記第１の入力ピンに入力される信号が、前記第１の信号であるか第２の信号であるかを判断して、前記第１の入力ピンに入力される信号を前記第１の信号経路又は前記第２の信号経路に伝達するように構成された信号経路制御部と
を備えることを特徴とする半導体装置の入力回路。
【請求項１８】
前記信号経路制御部は、半導体装置の制御モード信号により前記第１の入力ピンに入力される信号が、前記第１の信号であるか第２の信号であるかを判断するように構成されることを特徴とする請求項１７に記載の半導体装置の入力回路。
【請求項１９】
前記信号経路制御部は、
前記半導体装置の制御モード信号が、前記第１の入力ピンに前記第２の信号が入力されることを定義するレベルであれば、経路制御信号を活性化させるように構成された経路制御信号生成部と、
前記経路制御信号の活性化に応じて、前記第１の入力ピンを介して入力された前記第２の信号を前記第２の信号経路に伝達するように構成された多重化部と
を備えることを特徴とする請求項１８に記載の半導体装置の入力回路。
【請求項２０】
前記第１の信号は、半導体装置の全体メモリ領域を１つの領域に制御するために用いられる信号であり、前記第２の信号は、前記全体メモリ領域を２つの領域に区分して制御するための信号であることを特徴とする請求項１７に記載の半導体装置の入力回路。
【請求項２１】
前記第１の信号はアドレス信号を含み、前記第２の信号はチップ選択信号を含むことを特徴とする請求項２０に記載の半導体装置の入力回路。
【請求項２２】
多重制御モード時に用いられる制御信号を受信する第１のバッファ、及び前記多重制御モード時に用いられないアドレス信号を受信する第２のバッファを備える半導体メモリ装置の入力回路制御方法であって、
制御モード信号の活性化の可否を判断する段階と、
前記判断された制御モード信号の活性化の可否により、前記第１のバッファ及び前記第２のバッファを選択的に動作させる段階と
を含むことを特徴とする半導体メモリ装置の入力回路制御方法。
【請求項２３】
前記制御モード信号は、前記多重制御モードの選択の可否を決定するために用いられる信号であることを特徴とする請求項２２に記載の半導体メモリ装置の入力回路制御方法。
【請求項２４】
前記第１のバッファ及び前記第２のバッファを選択的に動作させる段階は、前記制御モード信号が活性化すれば、前記第１のバッファを動作させ、前記第２のバッファの動作を中止させる段階であることを特徴とする請求項２２に記載の半導体メモリ装置の入力回路制御方法。
【請求項２５】
前記第１のバッファ及び前記第２のバッファのうちで動作しないバッファの出力端レベルを、所定のレベルに固定させる段階をさらに含むことを特徴とする請求項２２に記載の半導体メモリ装置の入力回路制御方法。