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　平成　９年特許願第３３６８２９号「レイアウトサイズを削減可能な半導体メモリ」拒絶査定不服審判事件〔平成１０年　６月２６日出願公開、特開平１０−１７３１５６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成９年１２月８日（パリ条約による優先権主張１９９６年１２月６日　韓国）の出願であって、平成１６年１０月１４日付けで拒絶査定がなされ、これに対して平成１７年１月１７日に拒絶査定に対する審判請求がなされるとともに、同年２月３日に手続補正がなされ、その後同年９月２６日に上申書が提出されたものである。
　　
２．平成１７年２月３日付けの手続補正（以下、「本件補正」という。）について
　［補正却下の決定の結論］
　平成１７年２月３日付けの手続補正を却下する。
　［理由］
　（１）本件補正の内容      　
　本件補正は、特許請求の範囲の請求項１を補正すると共に、明細書の０００９段落及び００１４段落を補正するものであって、補正後の特許請求の範囲の請求項１に係る発明は以下のとおりである。
　「メモリセルアレイと、メモリセルからデータを入出力するための周辺部とから構成された半導体メモリにおいて、
　データを伝送する入出力ラインを形成する第１配線層と、この入出力ラインに接続される信号バスラインを形成する第２配線層と、前記半導体メモリの周辺部において電源電圧を印加するための電源ラインを形成し且つ信号配線領域をもたない第３配線層と、を周辺部の同一素子層上に積層させたことを特徴とする半導体メモリ。」
　（２）補正事項の整理
　［補正事項１］
　補正前の請求項１の「電源電圧を印加するための電源ラインを形成する第３配線層」を、補正後の請求項１の「前記半導体メモリの周辺部において電源電圧を印加するための電源ラインを形成し且つ信号配線領域をもたない第３配線層」と補正すること。
　［補正事項２］
　補正前の明細書の０００９段落及び００１４段落を以下のとおり補正すること。
「【課題を解決する手段】　このような目的を達成する本発明の半導体メモリは、メモリセルアレイと、メモリセルからデータを入出力するための周辺部とから構成された半導体メモリにおいて、データを伝送する入出力ラインを形成する第１配線層と、この入出力ラインに接続される信号バスラインを形成する第２配線層と、前記半導体メモリの周辺部において電源電圧を印加するための電源ラインを形成し且つ信号配線領域をもたない第３配線層と、を周辺部の同一素子層上に積層させたことを特徴とする。前記入出力ラインと前記信号バスラインとは相互交差接続される。また、前記電源ラインは外部電源電圧ライン或いは接地電圧ラインである。」（０００９段落）
「【発明の効果】　以上のような本発明により、素子層の占有面積以外に信号バスラインまたは電源ラインのための占有面積が不要であるので、配線層に関連したチップのデザインルールの制約を受けず周辺部のレイアウト面積を減らすことができる。」（００１４段落）
　（３）本件補正についての検討
　（３−１）補正の目的の適否及び新規事項の追加について
　［補正事項１について］
　（ａ）補正の目的について
　補正事項１についての補正は、補正前の「電源電圧を印加するための電源ラインを形成する第３配線層」を、補正後の「前記半導体メモリの周辺部において電源電圧を印加するための電源ラインを形成し且つ信号配線領域をもたない第３配線層」と補正するものであるから、補正事項１についての補正は、特許請求の範囲の減縮を目的とするものであり、特許法第１７条の２第４項第２号に規定する要件を満たす。
　（ｂ）新規事項の追加について
　本願の願書に最初に添付した明細書又は図面には、「第３配線層」について、以下の記載がある。
　「メモリセルアレイと、メモリセルからデータを入出力するための周辺部とから構成された半導体メモリにおいて、
　データを伝送する入出力ラインを形成する第１配線層と、この入出力ラインに接続される信号バスラインを形成する第２配線層と、
電源電圧を印加するための電源ラインを形成する第３配線層
「【課題を解決するための手段】このような目的を達成する本発明の半導体メモリは、メモリセルアレイと、メモリセルからデータを入出力するための周辺部とから構成された半導体メモリにおいて、データを伝送する入出力ラインを形成する第１配線層と、この入出力ラインに接続される信号バスラインを形成する第２配線層と、
電源電圧を印加するための電源ラインを形成する第３配線層
「【００１１】図３は、本発明の周辺部の電源ライン及び信号バスラインの配置を示すレイアウト図である。
【００１２】各素子が配置される素子層１の上部層には信号バスライン４が位置し、
その上層部には周辺部へ印加される電源ライン２−１、２−２
【００１３】これを実現するためには、従来技術で用いられた二層配線の代わり三層配線を使用しなければならない。この場合、素子層１の上に配置される入出力ライン３は第１配線層からなり、第１配線層の上部に形成される信号バスライン４は第２配線層からなり、
第２配線層の上部に形成される前記電源ライン２−１、２−２は第３配線層
　また、図３には、素子層１上に、入出力ライン３、信号バスライン４及び電源ライン（２−１，２−２）が形成されることが記載されている。
　これらの記載においては、「前記半導体メモリの周辺部において電源電圧を印加するための電源ラインを形成し且つ信号配線領域をもたない第３配線層」は記載されておらず、また、記載されているに等しい事項であるとも認められない。
　したがって、補正事項１についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものではなく、特許法第１７条の２第３項に規定する要件を満たしていない。
　
　よって、補正事項２についての補正を検討するまでもなく、適法でない補正事項１についての補正を含む本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明
　平成１７年２月３日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし３に係る発明は、平成１６年９月２４日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし３に記載された事項により特定されるものであり、その請求項１に係る発明（以下、「本願発明」という。）は、以下のとおりのものである。　　　
　「【請求項１】メモリセルアレイと、メモリセルからデータを入出力するための周辺部とから構成された半導体メモリにおいて、
　データを伝送する入出力ラインを形成する第１配線層と、この入出力ラインに接続される信号バスラインを形成する第２配線層と、電源電圧を印加するための電源ラインを形成する第３配線層と、を周辺部の同一素子層上に積層させたことを特徴とする半導体メモリ。」
　
４．刊行物に記載された発明
　刊行物１．　特開平７−２４５３４７号公報
　本願の優先権主張日前に日本国内において頒布された特開平７−２４５３４７号公報には、図１ないし図４、図１１及び図１３とともに以下の事項が記載されている。　
「【０００３】以下、上記の２層のアルミ配線パターンを用いた半導体集積回路について図面を参照しながら説明する。図１３は、従来の半導体集積回路のチップ上の構成を示す図である。
【０００４】図１３を参照して、半導体集積回路は、２行２列に配置された４つのメモリセルアレイ領域３１、４つのメモリセルアレイ領域３１の間に設けられた周辺回路領域３２を含む。また、各メモリアレイ領域３１は、ロウ方向に配置された複数のサブアレイ３３、サブアレイ３３の間および両端に設けられた複数のセンスアンプブロック３４、複数のサブアレイ３３および複数のセンスアンプブロック３４に隣接して配置されるローデコーダ３５、最内端のセンスアンプブロック３４に隣接して配置されるコラムデコーダ３６を含む。」（０００３段落及び０００４段落）
「【０００８】従来のＤＲＡＭでは、シリコン基板上に複数のトランジスタ、キャパシタ等の半導体素子が形成され、その上に順次第１層目の高融点金属配線層Ｗ、第２層目のアルミ配線層Ａｌ１、第３層目のアルミ配線層Ａｌ２が積層される。」（０００８段落）
「【発明が解決しようとする課題】上記のように従来のＤＲＡＭでは、１層目の高融点金属配線層Ｗは、メモリセルアレイ領域３１においてビット線ＢＬ、／ＢＬとして使用されていたが、周辺回路領域３２においてはほとんど使用されていなかった。これは、タングステンシリサイド（ＷＳｉ）で形成されていた従来の高融点金属配線層Ｗでは、シート抵抗が大きく、回路領域ＣＲ上の半導体素子間を接続するためのローカル配線として用いるには信号遅延が大きすぎたからである。
【００１９】したがって、上記のように第２層目のアルミ配線層をローカル配線として使用し、３層目のアルミ配線層のうち回路領域上の部分を電源配線として使用し、その他の部分はバス信号配線として使用する必要があるため、半導体基板上には回路領域以外に半導体素子が形成されないバス領域を設ける必要があった。この結果、半導体集積回路の高集積化を達成できないという問題点があった。
【００２０】しかしながら、最近従来例に比べ、シート抵抗が小さな高融点金属配線の使用が可能になってきた。具体的には、タングステン（Ｗ）やチタンシリサイド（ＴｉＳｉ）とうの高融点金属材料である。このような材料で形成された高融点金属配線層を周辺回路領域の配線として使用すれば、上記の信号遅延のような問題が発生しない。したがって、従来ビット線ＢＬ、／ＢＬとしてのみ使用されていた高融点金属配線層を利用した新しいレイアウトの創作が可能となる。」（００１８段落ないし００２０段落）
「【実施例】次に、本発明の第１の実施例の半導体集積回路であるＤＲＡＭについて図面を参照しながら説明する。本発明の第１の実施例のＤＲＡＭの構成は、周辺回路領域を除いて図１３に示す従来のＤＲＡＭと同様であるので、周辺回路領域３２の領域Ｘ以外についての説明を省略する。以下の各実施例では、この領域Ｘについて詳細に説明する。図２は、本発明の第１の実施例の半導体集積回路の周辺回路領域の領域Ｘにおける第２および第３表面のアルミ配線層および半導体基板上の各領域を示す図である。
【００４５】図２に示す半導体集積回路では、階層電源構成を採用している。・・・
【００４６】図２を参照して、周辺回路領域の領域Ｘの半導体基板上にはＮＭＯＳトランジスタ等が配置されるＮＭＯＳ領域、およびＰＭＯＳトランジスタ等が配置されるＰＭＯＳ領域が交互に配置される。・・・また、後述する第１ないし第３配線層により従来半導体基板上に設けられていたバス領域は廃止されている。・・・
【００４７】ＰＭＯＳ領域およびＮＭＯＳ領域上に形成された各半導体素子の接続は、第１層目の高融点金属配線層Ｗ（図示省略）により行なわれる。高融点金属配線層Ｗと各半導体素子とはコンタクトホールにより接続される。
【００４８】高融点金属配線層Ｗの上には縦方向つまり領域Ｘの短辺方向に第２層目のアルミ配線層が積層される。アルミ配線層Ａｌ１は、後述するローカルバス配線ＬＢおよび階層電源配線ＶCC、ＶCC′、ＶSS、ＶSS′として使用される。アルミ配線層Ａｌ１は、コンタクトホールおよびスルーホールを介してＰＭＯＳ領域およびＮＭＯＳ領域上の半導体素子および高融点金属配線層Ｗと接続される。
【００４９】第２層目のアルミ配線層Ａｌ１の上には第３層目のアルミ配線層Ａｌ２が積層される。アルミ配線層Ａｌ２は、領域Ｘの長手方向に延在し、メインバス配線ＭＢおよび電源配線ＶCC、ＶSS、として使用される。
【００５０】次に、上記の領域Ｘについてさらに詳細に説明する。図３は、図２に示す第２および第３層目のアルミ配線層および半導体基板上の各領域を示す拡大図である。」（００４４段落ないし００５０段落）
「【００５２】次に、図２に示す領域Ｙについてさらに詳細に説明する。図１は、図２に示す領域Ｙの拡大図である。
【００５３】図１を参照して、ＰＭＯＳ領域には、ＰＭＯＳトランジスタＰ１およびＰ２が形成される。ＮＭＯＳ領域には、ＮＭＯＳトランジスタＮ１およびＮ２が形成される。各トランジスタＰ１、Ｐ２、Ｎ１、Ｎ２の上には高融点金属配線層Ｗ（図中の斜線部、以下同様）からなるローカル配線層が形成される。ローカル配線層と各トランジスタＰ１、Ｐ２、Ｎ１、Ｎ２は、コンタクトホール（図中斜線の小四角、以下同様）を介して接続される。
【００５４】高融点金属配線層Ｗの上には、２層目のアルミ配線層Ａｌ１が積層される。ＰＭＯＳ領域には、アルミ配線層Ａｌ１から形成される階層電源配線ＶCC、ＶCC′、ローカルバスＬＢ１〜ＬＢ４が縦方向に延在する。ＮＭＯＳ領域には、アルミ配線層Ａｌ１から形成されるローカルバス配線ＬＢ５〜ＬＢ９、階層電源配線ＶSS′およびＶSSが同様に縦方向に延在する。第２層目のアルミ配線層Ａｌ１は、スルーホールまたはコンタクトホール（図中白い小四角、以降同様）を介して、トランジスタＰ１、Ｐ２、Ｎ１、Ｎ２または高融点金属配線層Ｗと接続される。　
【００５５】第２層目のアルミ配線層Ａｌ１の上には、第３層目のアルミ配線層Ａｌ２が積層される。アルミ配線層Ａｌ２から形成されるメインバス配線ＭＢ１〜ＭＢ１１、電源配線ＶCCは、ＰＭＯＳ領域およびＮＭＯＳ領域を横切って横方向に延在している。第３層目のアルミ配線層Ａｌ２と第２層目のアルミ配線層Ａｌ１とは交差点でスルーホールを介して接続され、たとえば、第３層目の電源配線ＶCCと第２層目の階層電源配線ＶCCとはスルーホールＴＨを介して接続される。上記の構成により、図１１に示すインバータＩ１およびＩ２ならびに階層電源配線ＶCC、ＶCC′、ＶSS′、ＶSSが図２に示す領域Ｙに形成される。
【００５６】上記のように、第２層目のアルミ配線層Ａｌ１および第３層目のアルミ配線層Ａｌ２を電源配線（階層電源配線）または信号配線（メインバス配線またはローカルバス配線）として使用することができるので、従来のように、上部に信号配線のみを設けるためのバス領域つまり半導体素子が形成されない領域を半導体基板上に設ける必要がなくなる。したがって、すべての領域をＰＭＯＳ領域またはＮＭＯＳ領域として使用することができ、半導体集積回路の高集積化を実現することが可能となる。」（００５２段落ないし００５６段落）　
　
　ここで、メモリセルアレイ領域にメモリセルアレイが形成されていること、及び刊行物１に記載される「半導体集積回路」が「メモリアレイ領域」と「周辺回路領域」を備えることは明らかである。
　
　よって、刊行物１には、以下の発明が記載されている。
　「メモリセルアレイ領域と、前記メモリセルアレイ領域の周辺に配置された周辺回路領域とを備えた半導体集積回路において、
　前記周辺回路領域の上に形成された、ローカル配線層である第１層目の高融点金属層Ｗと、
　前記第１層目の高融点金属層Ｗの上に形成された、階層電源配線及びローカルバス配線としての第２層目のアルミ配線Ａｌ１と、
　前記第２層目のアルミ配線Ａｌ１の上に形成された、メインバス配線及び電源配線としての第３層目のアルミ配線Ａｌ２とを備えた半導体集積回路。」
　
５．対比・判断
　本願発明と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比する。
（５ａ）刊行物発明の「メモリセルアレイ領域」に「メモリセルアレイ」が形成されていることは明らかであるから、刊行物発明の「メモリセルアレイ領域」は、本願発明の「メモリセルアレイ」に相当する。
（５ｂ）刊行物１の「１層目の高融点金属配線層Ｗは、メモリセルアレイ領域３１においてビット線ＢＬ、／ＢＬとして使用されていた」（００１８段落）との記載より、刊行物発明において「第１層目の高融点金属層Ｗ」を介して「メモリセルアレイ領域」からのデータの読み出しを行うことは明らかであるから、刊行物発明の「第１層目の高融点金属層Ｗ」は、本願発明の「第１配線層」に相当する。
（５ｃ）刊行物１には「第２層目のアルミ配線層Ａｌ１は、スルーホールまたはコンタクトホール（図中白い小四角、以降同様）を介して、トランジスタＰ１、Ｐ２、Ｎ１、Ｎ２または高融点金属配線層Ｗと接続される。」（００５４段落）と記載されているから、「第２層目のアルミ配線Ａｌ１」が「第１層目の高融点金属層Ｗ」に接続されることは明らかであり、また、「第２層目のアルミ配線Ａｌ１」は「ローカルバス配線」であるから、刊行物発明の「第２層目のアルミ配線Ａｌ１」は、本願発明の「第２配線層」に相当する。
（５ｄ）「電源配線」が「電源電圧を印加するための電源ライン」であることは明らかであるから、刊行物発明の「電源配線としての第３層目のアルミ配線Ａｌ２」は、本願発明の「電源電圧を印加するための電源ラインを形成する第３配線層」に相当する。
（５ｅ）刊行物発明は、「メモリセルアレイ領域」と「周辺回路領域」を備えたものであり、刊行物１には、「本発明の第１の実施例の半導体集積回路であるＤＲＡＭ」（００４４段落）と記載されているから、刊行物発明の「半導体集積回路」は、本願発明の「半導体メモリ」に相当する。　
（５ｆ）刊行物発明において、「第１層目の高融点金属層Ｗ」、「第２層目のアルミ配線Ａｌ１」及び「第３層目のアルミ配線Ａｌ２」が形成された「周辺回路領域」から「メモリセルアレイ領域」へデータを入出力することは明らかであるから、刊行物発明の「前記メモリセルアレイ領域の周辺に配置された周辺回路部」は、本願発明の「メモリセルからデータを入出力するための周辺部」に相当する。
（５ｇ）刊行物発明において、「第１層目の高融点金属層Ｗ」は、「前記周辺回路領域の上に形成され」、「第２層目のアルミ配線Ａｌ１」は、「前記第１層目の高融点金属層Ｗの上に形成され」、「第３層目のアルミ配線Ａｌ２」は、「前記第２層目のアルミ配線Ａｌ１の上に形成され」ており、「第１層目の高融点金属層Ｗ」、「第２層目のアルミ配線Ａｌ１」及び「第３層目のアルミ配線Ａｌ２」が積層されていることは明らかであるから、刊行物発明の「前記周辺回路領域の上に形成された」「第１層目の高融点金属層Ｗ」と、「前記第１層目の高融点金属層Ｗの上に形成された」「第２層目のアルミ配線Ａｌ１」と、「前記第２層目のアルミ配線Ａｌ１の上に形成された」「第３層目のアルミ配線Ａｌ２とを備えた」ことは、本願発明の「第１配線層」と、「第２配線層」と、「第３配線層と、を周辺部の同一素子層上に積層させたこと」に相当する。
　
　したがって、本願発明と刊行物発明は、
「メモリセルアレイと、メモリセルからデータを入出力するための周辺部とから構成された半導体メモリにおいて、
　データを伝送する入出力ラインを形成する第１配線層と、この入出力ラインに接続される信号バスラインを形成する第２配線層と、電源電圧を印加するための電源ラインを形成する第３配線層と、を周辺部の同一素子層上に積層させたことを特徴とする半導体メモリ。」である点で一致し、以下の点で相違する。
　
　相違点１
　本願発明は「データを伝送する入出力ラインを形成する第１配線層」を「周辺部の」「素子層上」に備えているのに対して、
　刊行物発明は、「前記周辺回路領域の上に形成された、ローカル配線層である第１層目の高融点金属層Ｗ」を備えた点。
　相違点２
　本願発明は「この入出力ラインに接続される信号バスラインを形成する第２配線層」を「周辺部の」「素子層上」に備えているのに対して、
　刊行物発明は、「前記第１層目の高融点金属層Ｗの上に形成された、階層電源配線及びローカルバス配線としての第２層目のアルミ配線Ａｌ１」を備えた点。　
　相違点３
　本願発明は「電源電圧を印加するための電源ラインを形成する第３配線層」を「周辺部の」「素子層上」に備えているのに対して、
　刊行物発明は、「前記第２層目のアルミ配線Ａｌ１の上に形成された、メインバス配線及び電源配線としての第３層目のアルミ配線Ａｌ２」を備えた点。
　
　各相違点について以下で検討する。
　［相違点１について］
　本願発明においては、「第１配線層」を「周辺部の」「素子層上」に備えていることは限定されているが、他の領域上にも形成されているか否かは明りょうでなく、一方、刊行物発明においては、「第１層目の高融点金属層Ｗ」を「前記周辺回路領域の上に形成」しており、刊行物発明の構成により「従来のように、上部に信号配線のみを設けるためのバス領域つまり半導体素子が形成されない領域を半導体基板上に設ける必要がなくなる。したがって、すべての領域をＰＭＯＳ領域またはＮＭＯＳ領域として使用することができ、半導体集積回路の高集積化を実現することが可能となる。」（刊行物１の００５６段落）との効果が奏せられ、この効果は、本願発明の「以上のような本発明により、素子層の占有面積の他の信号バスラインまたは電源ラインとの占有面積が不要であるので、配線層に関連したチップのデザインルールの制約を受けず周辺部のレイアウト面積を減らすことができる。」（本願明細書の００１４段落）と同等のものであることを考慮すると、相違点１は、実質的ではない。
　［相違点２について］
　（ａ）刊行物発明の「第２層目のアルミ配線Ａｌ１」は「前記メモリセルアレイ領域および前記周辺回路領域の上に形成された、ローカル配線層である第１層目の高融点金属層Ｗ」の上に形成されたものであるから、「第２層目のアルミ配線Ａｌ１」が「第１層目の高融点金属層Ｗ」の上に形成された点は、「第１層目の高融点金属層Ｗ」が「前記周辺回路領域の上に形成」されたことについて「相違点１について」において検討したと同様な理由により、実質的な相違点ではない。
　（ｂ）また、刊行物発明の「第２層目のアルミ配線Ａｌ１」の機能について、「階層電源配線及びローカルバス配線」の「ローカルバス配線」のみに限定することは、当業者が必要に応じて適宜なしえたものである。
　［相違点３について］
　（ａ）刊行物発明の「第３層目のアルミ配線Ａｌ２」は「前記第２層目のアルミ配線Ａｌ１」の上に形成されたものであって、「第３層目のアルミ配線Ａｌ２」が「第２層目のアルミ配線Ａｌ１」の上に形成された点は、「第１層目の高融点金属層Ｗ」が「前記周辺回路領域の上に形成」されたことについて「相違点１について」において検討したと同様な理由により、実質的な相違点ではない。
　（ｂ）また、刊行物発明の「第３層目のアルミ配線Ａｌ２」の機能について、「メインバス配線及び電源配線」の「電源配線」のみに限定することは、当業者が必要に応じて適宜なしえたものである。
　
　したがって、本願発明は、刊行物１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　なお、原審においては、本願発明が刊行物１に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができないと判断したものの、原審の平成１６年４月５日付けの拒絶の理由には、特許法第２９条第１項第３号とともに同法同条第２項をも根拠条文として示しており、一方、請求人は原審の平成１６年９月２４日に提出した意見書において、「本願発明は引用文献の記載から容易に想到できたものではな」い旨の主張をしているから、上記の如く、当審において、本願発明が、特許法第２９条第２項の規定により特許を受けることができないと判断することは妥当である。
　
６．むすび
　以上のとおりであるから、本願は、請求項２及び３に係る発明について検討するまでもなく、特許法第２９条第２項の規定により拒絶されるべきものである。
　よって、結論のとおり審決する。