【事件の表示】
　平成　８年特許願第３１０２６３号「液晶表示装置の駆動装置」拒絶査定不服審判事件〔平成１０年　６月１９日出願公開、特開平１０−１６１５９２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本件は、平成８年１１月２１日にされた特許出願（特願平８−３１０２６３号。以下「本件出願」という。）につき、拒絶査定が平成１４年７月３１日付けでされたところ、この拒絶査定に対する審判が同年１１月５日に請求されるとともに手続補正書が同年１２月３日に提出され、当審において平成１７年７月６日付けで通知した拒絶の理由に対し意見書が平成１８年１月１１日に提出され、さらに、同年２月２１日付けで通知した拒絶の理由に対し意見書が同年８月２２日に提出されたものであって、本件出願の請求項１〜１４に係る発明は、平成１３年９月５日提出の手続補正書及び平成１４年１２月３日提出の手続補正書により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１〜１４に記載された事項により特定されるものであって、その請求項１に係る発明（以下、「本願発明」という。）は次のとおりのものである。
　　　
【本願発明】「スタート信号（ＳＳＰ）を外部に出力する第１信号発生回路と、
　一水平ライン期間にｍ個のパルスを含むソースクロック信号（ＳＣＬ）を外部に出力する第２信号発生回路と、
　ロード信号（ＬＯＡＤ）を外部に出力する第３信号発生回路と、
　ＲＧＢ映像信号を外部に出力する出力手段と、
　前記スタート信号に応答して、受信した前記ソースクロック信号の各パルスに同期したラッチクロック信号を出力するｍ（整数）ビットレジスタ回路（２１）と、
　前記ＲＧＢ映像信号を奇数ＲＧＢ映像データと偶数ＲＧＢ映像データに分けて同時にラッチして出力するデータラッチ回路（２２、２３）と、
　前記ｍビットレジスタ回路から出力されたラッチクロック信号のパルス各々に同期されて、前記データラッチ回路から出力された奇数ＲＧＢ映像データと偶数ＲＧＢ映像データを同時にラッチして前記ロード信号に対応して奇数と偶数のＲＧＢ映像データからなる２×ｍ個の１ライン分の映像信号を出力するラインラッチ回路部（２５、２６）と、
　前記ラインラッチ回路部から出力された映像データをアナログ信号に変換するＤ／Ａ変換回路（２７、２８）と、
　前記Ｄ／Ａ変換回路からのアナログ映像信号を液晶パネルに出力するデータ出力回路（２９、３０）を備えることを特徴とする液晶表示装置の駆動装置。」
　　　　　　　　　
２．当審の拒絶理由
　一方、当審において平成１８年２月２１日付けで通知した拒絶の理由の概要は、本願発明は、本願出願前に頒布された「特開平５−３４１７３５号公報」 （以下、「引用刊行物Ａ」という。）及び本願の出願前に頒布された「特開平５−３１３１３７号公報」（以下、「引用刊行物Ｂ」という。）に記載された発明に基いて当業者が容易に発明をすることできたものであるから、特許法第２９条第２項の規定により特許を受けることができない、というものである。
 　　　　　 
３．引用刊行物記載の発明
　上記引用刊行物Ａには、 
（Ａ−１）「【０００１】【産業上の利用分野】本発明は液晶表示装置の駆動回路に係り、特に、インタレース方式の映像信号を液晶表示パネルに表示させる場合にも、より少ない電源電圧の種類により多階調出力を可能とし、より少ないチップ面積で実現可能な液晶表示装置の駆動回路に関する。」こと、 
（Ａ−２）「【０００５】図６に、従来のＬＣＤドライバの構成図を示す。同図に示すように、本従来例のＬＣＤドライバは、シフトレジスタ１１、データレジスタ１２、データラッチ１３、並びにデコーダ及びセレクタ２１から構成されている。【０００６】シフトレジスタ１１は、入力データＲ、Ｇ、及びＢをデータレジスタ１２に書き込むタイミングを制御するものであり、シフトレジスタ１１の制御のもと、入力データＲ、Ｇ、及びＢが１ライン分データレジスタ１２に書き込まれると、次段のデータラッチ１３に渡される。更に、データラッチ１３に保持される値の組み合わせにより、セレクタ２１を通して電源電圧ＶＰ０１〜ＶＰ１６（正極性用電源電圧）及びＶＭ０１〜ＶＭ１６（負極性用電源電圧）が選択される。【０００７】つまり、階調分の電源電圧が必要ということになるが、実際には、液晶の劣化を防ぐために交流駆動を行なうのが一般的であり、階調数の２倍の個数の電源電圧が必要となる。例えば、１６階調出力を行なう場合は、３２種の電源電圧が必要となる。電源電圧とセレクタの部分は、チップ面積の約半分を占めており、小型化を大きく妨げる。」こと、 
（Ａ−３）「【００１８】図２において、本実施例の液晶表示装置の駆動回路は、シフトレジスタ１１、データレジスタ１２、データラッチ１３、並びにデコーダ及びセレクタ１４から構成されている。また、ＳＰは図示しない制御回路からのスタートパルス、Ｒ、Ｇ、及びＢはそれぞれ４ビットの入力データ、ＣＬＫは入力データと同期して与えられるか或いは制御回路で生成される動作クロック、ＬＰはラッチパルス、Ｖ１Ｐ〜Ｖ８Ｐは正極性用電源電圧、Ｖ１Ｍ〜Ｖ８Ｍは負極性用電源電圧である。【００１９】シフトレジスタ１１は、入力データＲ、Ｇ、及びＢをデータレジスタ１２に書き込むタイミングを制御するものであり、１ライン毎にスタートパルスＳＰが与えられて、タイミング信号を生成する。このシフトレジスタ１１の制御のもと、入力データＲ、Ｇ、及びＢが１ライン分データレジスタ１２に書き込まれると、次段のデータラッチ１３に渡される。更に、データラッチ１３に保持される値の組み合わせにより、デコーダ及びセレクタ１４を通して電源電圧Ｖ１Ｐ〜Ｖ８Ｐ及びＶ１Ｍ〜Ｖ８Ｍが選択される。」こと、 
（Ａ−４）「【００２４】映像信号の最初にスタートパルスＳＰが有効になり、データレジスタ１２への転送が順次行なわれる。そして、ラッチパルスＬＰによりデータレジスタ１２からデータラッチ１３への転送が行なわれ、１ラインのデータに対応した電圧が選択される。２種類の電源電圧が順番に選択されるが、２ライン１組で考えれば視覚的に平均化することができ、より少ない種類の電源電圧で多階調を表現することが可能となる。」こと、 
（Ａ−５）「【００２６】また本実施例では、液晶の劣化を防ぐために、水平走査期間単位で交流駆動を行なっているが、１水平走査期間内で１ライン毎に極性の違う電源電圧を選択する用に構成すれば、極性反転駆動も可能となり、よりちらつきの少ない画像を実現できる。」こと、 
（Ａ−６）「【符号の説明】１…液晶パネル・・・１１…シフトレジスタ　　１２…データレジスタ　　１３…データラッチ　　１４，２１…デコーダ及びセレクタ・・・　　ＳＰ…スタートパルス　　Ｒ，Ｇ，Ｂ…入力データ（４ビット）　ＣＬＫ…動作クロック　　ＬＰ…ラッチパルス・・・」ことが記載されている。 
（Ａ−７）また、図６には外部から供給されるＳＰ、ＳＣＫとＬＰとがそれぞれシフトレジスタ１１とデータラッチ１３に入力されるとともに、データレジスタ１２にはシフトレジスタ１１からの出力信号に対応して外部から供給される４ビットのＲＧＢ入力データがデータレジスタ１２に入力すること、及びデコーダ＆セレクタ部から出力１，２，３・・・が出力されることが描かれている。 
　図６のスタートパルスＳＰが入力されるシフトレジスタ１１、ラッチパルスＬＰが入力するデータラッチ１３も図２のスタートパルスＳＰが入力されるシフトレジスタ１１、ラッチパルスＬＰが入力するデータラッチ１３も同じシフトレジスタ１１、データラッチ１３であるから図６のシフトレジスタ１１、データラッチ１３も図２のシフトレジスタ１１、データラッチ１３と同様の動作をすることは明らかであることを考慮して上記（Ａ−１）〜（Ａ−７）を総合的に参照すると、上記引用刊行物Ａには、 
「外部から供給されるスタートパルスＳＰ、ＳＣＫ、ラッチパルスＬＰ、映像信号の４ビットのＲＧＢ入力データと、 
　外部から供給されるスタートパルスＳＰ、ＳＣＫが入力をするシフトレジスタ１１と、 
　シフトレジスタ１１の出力信号に対応して外部から供給される４ビットのＲＧＢ入力データが書き込まれるデータレジスタ１２と、 
　入力データＲ、Ｇ、及びＢが１ライン分データレジスタ１２に書き込まれると、ラッチパルスＬＰにより１ライン分の４ビットのＲＧＢ入力データがデータレジスタ１２から転送されるデータラッチ１３と、 
　データラッチ１３の出力を受け電源電圧ＶＰ０１〜ＶＰ１６（正極性用電源電圧）及びＶＭ０１〜ＶＭ１６（負極性用電源電圧）を選択し、出力１，２，３・・・を出力するデコーダ及びセレクタ２１と、 
　液晶表示パネルとを備え、 
　交流駆動する液晶表示装置の駆動回路。」の発明（以下、「引用発明」という。）が記載されているものと認める。 
　また、上記引用刊行物Ｂには、 
（Ｂ−１）「【０００１】【産業上の利用分野】本発明は、映像信号がディジタルで与えられ、極めて多階調の表示を行う表示装置の駆動回路に関する。【０００２】【従来の技術】液晶表示装置を駆動する場合、液晶の応答速度がＣＲＴ（陰極線管）表示装置に使用される蛍光物質と比較して非常に低いことから、特別の表示駆動回路が用いられる。すなわち、液晶表示駆動回路では、時々刻々送られてくる画像信号をそのまま各絵素に与えるのではなく、１水平期間内に各絵素に対応してサンプリングした画像信号をその水平期間中保持し、次の水平期間の先頭又はその途中の適当な時期に一斉に出力する。そして、各絵素に対する画像信号電圧の出力を開始した後、液晶の応答速度を十分に上回る時間だけその信号電圧を保持しておくのである。」こと、 
（Ｂ−２）「【０００３】上記表示装置の１つとして、スイッチング素子に薄膜トランジスタ（ＴＦＴ）が使用され、映像データがディジタルで送られる液晶表示装置がある。その液晶表示装置を駆動する回路としては、図２０に従来のディジタルソースドライバーの１出力対応の構成図を示す。実際の駆動回路としては、図２０の回路が表示装置の水平方向分の絵素の数だけ必要とされる。図２１はその全体の構成図を示しており、各ＣＥＬＬは、その１つが図２０の回路に対応している。図２１においては、出力パルスＯＥと、階調電源Ｖ０〜Ｖ３は省略しているが、これらは全てのＣＥＬＬに共通に入力されている。なお、図２０及び２１の例においては、映像データとしては２ビットとしてあり、０〜３の４つの値を持つ。よって、階調電源Ｖ０〜Ｖ３から各絵素に与えられる信号電圧はＶ０〜Ｖ３の４レベルの中のいずれかとなる。【０００４】図２０の回路は、そのうち第ｎ番目の絵素に対する部分を示すものである。この回路は、画像信号データの各ビット（Ｄ0，Ｄ1）毎に設けられた第１段目のＤフリップフロップ（サンプリングフリップフロップ）Ｍｓｍｐ及び第２段目のフリップフロップ（ホールドフリップフロップ）ＭＨ、１個のデコレーダＤＥＣ、それに４種の外部電圧源Ｖ０〜Ｖ３とソースラインＯｎとの間に各々設けられたアナログスイッチＡＳＷ０〜ＡＳＷ３により構成される。なお、ディジタル画像信号データのサンプリングは、Ｄフリップフロップ以外にも種々のものを用いることができる。【０００５】このディジタルソースドライバーは次のように動作する。画像信号データＤ０、Ｄ１は第ｎ番目の絵素に対応するサンプリングパルスＴｓｍｐｎの立ち上がり時点でサンプリングフリップフロップＭｓｍｐに取り込まれ、そこで保持される。１水平期間のサンプリングが終了した時点で出力パルスＯＥがホールドフリップフロップＭＨに与えられ、サンプリングフリップフロップＭｓｍｐに保持されていた画像信号データＤ０、Ｄ１はホールドフリップフロップＭＨに取り込まれると共にデコーダＤＥＣに出力される。デコーダＤＥＣはこの２ビットの画像信号データＤ０、Ｄ１をデコードし、その値（０〜３）に応じてアナログスイッチＡＳＷ０〜ＡＳＷ３いずれか１個を導通として、４種の外部電圧Ｖ０〜Ｖ３のいずれかをソースラインＯｎに出力する。【０００６】ところで、図２２は、カラー映像用の信号として、赤（Ｒ）、青（Ｂ）、緑（Ｇ）の信号が並列にコンピュータから送られて来る場合に対応したソースドライバーの全体の構成図を示す。この図において、ＣＥＬＬは図２０の回路に相当しており、ＯＡ用のソースドライバーとしては一般にこのように構成される場合が多い。なお、図２２においては、出力パルスＯＥと、階調電源Ｖ０〜Ｖ３は省略しているが、これらは全てのＣＥＬＬに共通に入力されている。【０００７】以上ではデジタルドライバーを説明しているが、その他にアナログドライバーが存在する。デジタルドライバーの特徴としては、従来のアナログドライバーと比較すると、非常に高速で且つ精密なサンプリングが可能である。又、例えば、電子計算機等の端末機の表示装置駆動回路として使用する場合には、電子計算機等も本質的にデジタル機器���ある事から、その整合性もよい。しかしながら、下記のような欠点が存在することも否めない。【０００８】即ち、階調数が多い場合には、外部から与えるべき階調用電源の個数が多くなり、実質的に駆動回路を構成するＬＳＩの製作が困難になることである。例えば、データが８ビットの場合を考えると、階調数は、２8＝２５６であるから、原理的には、２５６個の階調用電源を必要とすることである。【０００９】ところで、アナログの映像信号をアナログのままサンプリングするアナログドライバーの場合には、原理的に階調数の問題は発生しない。アナログドライバーは、本質的に無限階調ドライバーと考えてよい。以下に、この従来から使用されているアナログドライバーの原理を簡単に説明する。【００１０】アナログドライバーの場合における１出力対応の基本的構成を図２３に示す。図２３は、デジタルドライバーにおける図２０に対応している。このアナログドライバーは、アナログスイッチＳＷ１、サンプリングコンデンサＣｓｍｐ、アナログスイッチＳＷ２、ホールドコンデンサＣＨ、及び出力バッファアンプＡにより構成されている。【００１１】このように構成されたアナログドライバーは、以下のように動作する。アナログスイッチＳＷ１に入力されるアナログの映像信号Ｖｓは、サンプリングクロック信号Ｔｓｍｐ１〜Ｔｓｍｐｎによって順次サンプリングされ、各時点における映像信号Ｖｓの瞬時電圧Ｖｓｍｐ１〜Ｖｓｍｐｎが各サンプリングコンデンサＣｓｍｐに印加される。第ｎ番目のサンプリングコンデンサＣｓｍｐは第ｎ番目の絵素に対応する映像信号電圧の値Ｖｓｍｐｎにより充電され、その値を保持する。１水平走査期間の間にこうして順次サンプリングされ、保持された信号電圧Ｖｓｍｐ１〜Ｖｓｍｐｎは、全アナログスイッチＳＷ２に一斉に与えられる出力用パルスＯＥにより、各サンプリングコンデンサＣｓｍｐからホールドコンデンサＣＨに移動され、バッファアンプＡを介して、各絵素に接続されているソースラインＯ１〜Ｏｎに出力される。【００１２】【発明が解決しようとする課題】しかしながら、上記アナログドライバーは、先述したように階調数に原理的な制約はないが、記憶素子に容量を用いる場合には、記憶素子自体が本質的に時定数を持っているために、サンプリングに要する時間としてその時定数を十分に上回る時間を必要とし、よってサンプリング速度を原理的に高速化できないという問題があった。なお、現時点では、最も高速なアナログドライバーでも、そのサンプリング速度は６ＭＨｚ程度であり、デジタルドライバーの３分の１程度に過ぎない。【００１３】本発明はかかる課題を解決すべくなされたものであり、高速動作が可能であり、しかも階調に制限のない表示装置の駆動回路を提供することを目的とする。・・・【００１６】【作用】本発明にあっては、外部から与えられるディジタル映像信号は、ディジタル処理回路で複数に分岐してラッチされ、各分岐された映像信号は時間的に引き伸ばされたクロック信号に基づいて出力される。この出力された映像信号は、ＤＡ変換回路によりアナログ信号に変換されてアナログドライバー回路に与えられ、ここでクロック信号に基づいてサンプリングされる。したがって、映像信号を並列的に処理することができ、高速処理が可能となる。また、アナログドライバー回路を使用しているので、無限階調が可能である。」こと、 
（Ｂ−３）「【００３４】（実施例２）図１０は、本発明の他の実施例における表示装置の駆動回路の基本的構成を示す。この駆動回路は、ディジタル映像信号Ｄとクロック信号ＣＫが外部から与えられるデジタル処理回路ＤＰと、デジタル処理回路ＤＰから出力される信号ＤＡ、ＤＢ、ＤＣを入力してＤＡ変換するＤＡ変換回路１と、デジタル処理回路ＤＰから出力されるクロック信号ＣＫＣ及びＤＡ変換回路から出力されるｖＡ、ｖＢ、ｖＣを入力してサンプリングするアナログドライバー回路ＡＤとからなる。【００３５】図１１は、上記ディジタル処理回路ＤＰの具体的な回路構成例を示す。ディジタル処理回路ＤＰは、クロック作成回路２と、５つのフリップフロップ回路Ｆ／Ｆ１、Ｆ／Ｆ２、Ｆ／Ｆ３、Ｆ／Ｆ４、Ｆ／Ｆ５により構成されている。クロック作成回路２は、前述の図３と同一構成となっており、外部から与えられるクロック信号ＣＫに基づいて３種のクロック信号ＣＫＡ、ＣＫＢ、ＣＫＣを発生させる。【００３６】一方、フリップフロップ回路Ｆ／Ｆ１等は、映像信号Ｄを直接入力する３つのフリップフロップ回路Ｆ／Ｆ１、Ｆ／Ｆ２、Ｆ／Ｆ３のうち、Ｆ／Ｆ２、Ｆ／Ｆ３にそれぞれＦ／Ｆ４、Ｆ／Ｆ５が接続された構成となっている。フリップフロップ回路Ｆ／Ｆ１、Ｆ／Ｆ２、Ｆ／Ｆ３には、それぞれクロック信号ＣＫＡ、ＣＫＢ、ＣＫＣが与えられ、フリップフロップ回路Ｆ／Ｆ４、Ｆ／Ｆ５にはクロック信号ＣＫＣが与えられる。フリップフロップ回路Ｆ／Ｆ４、Ｆ／Ｆ５は、フリップフロップ回路Ｆ／Ｆ３と同様のクロック信号ＣＫＣが与えられるため、位相調整回路１０として機能する。各フリップフロップ回路Ｆ／Ｆ１、Ｆ／Ｆ２、Ｆ／Ｆ３、Ｆ／Ｆ４、Ｆ／Ｆ５は、それぞれデータビット数だけのフリップフロップを備えており、図４と同一構成となっている。【００３７】このように構成されたデジタル処理回路ＤＰにおいては、フリップフロップ回路Ｆ／Ｆ１、Ｆ／Ｆ２、Ｆ／Ｆ３は外部から与えられるデジタル映像信号を３つに分岐してラッチする。また、クロック作成回路２は、外部から与えられるクロック信号ＣＫに基づき、これをディジタル映像信号の分岐数に応じた数で、適当な時間引き伸ばしたクロック信号ＣＫＡ、ＣＫＢ、ＣＫＣを発生させる。このクロック信号ＣＫＡ、ＣＫＢを入力した該当するフリップフロップ回路Ｆ／Ｆ１、Ｆ／Ｆ２は、それまでラッチしていたデータＤＡ´、ＤＢ´をフリップフロップ回路Ｆ／Ｆ４、Ｆ／Ｆ５に出力し、フリップフロップ回路Ｆ／Ｆ４、Ｆ／Ｆ５はクロック信号ＣＫＣを入力するとデータＤＡ、ＤＢをＤＡ変換回路１に出力する。一方、クロック信号ＣＫＣを入力したフリップフロップ回路Ｆ／Ｆ３は、それまでラッチしていたデータＤＣをＤＡ変換回路１に出力する。データＤＡ、ＤＢ、ＤＣのＤＡ変換回路１への出力は、クロック信号ＣＫＣに基づいて同時に行われる。【００３８】ＤＡ変換回路１は、ディジタルであるデータＤＡ、ＤＢ、ＤＣをアナログ変換してアナログデータｖＡ、ｖＢ、ｖＣを得、アナログドライバー回路ＡＤに出力する。【００３９】アナログドライバー回路ＡＤは、図１２に示すような回路構成となっており、クロック信号ＣＫＣが与えられるＳＨＣＫと、ｖＡが与えられるＣＥＬＬ１��ＣＥＬＬ４、ＣＥＬＬ７、ＣＥＬＬ１０…と、ｖＢが与えられるＣＥＬＬ２、ＣＥＬＬ５、ＣＥＬＬ８、ＣＥＬＬ１１…と、ｖＣが与えられるＣＥＬＬ３、ＣＥＬＬ６、ＣＥＬＬ９、ＣＥＬＬ１２…とからなる。上記ＣＥＬＬ１、２等は、それぞれ図２３に示すようなアナログドライバーの１出力対応の回路から構成されている。なお、図１２においては、実際には与えられている図２３の出力用パルスＯＥを省略している。【００４０】上記ＳＨＣＫは、クロック信号ＣＫＣからサンプリングクロックＴｓｍｐ１、Ｔｓｍｐ２、Ｔｓｍｐ３、Ｔｓｍｐ４等を作成し、各ＣＥＬＬに供給する為の回路であり、一般にシフトレジスタ等により構成されている。詳細には、サンプリングクロックＴｓｍｐ１は、ＣＥＬＬ１、ＣＥＬＬ２、ＣＥＬＬ３に出力され、また、サンプリングクロックＴｓｍｐ２は、ＣＥＬＬ４、ＣＥＬＬ５、ＣＥＬＬ６に、サンプリングクロックＴｓｍｐ３は、ＣＥＬＬ７、ＣＥＬＬ８、ＣＥＬＬ９に、サンプリングクロックＴｓｍｐ４は、ＣＥＬＬ１０、ＣＥＬＬ１１、ＣＥＬＬ１２に出力される。この出力タイミングは、上述のアナログデータｖＡ、ｖＢ、ｖＣがアナログドライバー回路ＡＤに出力されるタイミングに同期させてある。【００４１】かかるアナログドライバー回路ＡＤにおいては、ディジタル処理回路ＤＰのクロック作成回路から与えられるクロック信号ＣＫＣに基づいて、入力したアナログデータｖＡ、ｖＢ、ｖＣをサンプリングする。【００４２】次に、上述のように構成された表示装置の駆動回路の動作内容を、図１３及び１４に基づき説明する。【００４３】図１３は、ディジタル処理回路ＤＰに入力されるクロック信号ＣＫ及び映像信号データＤと、ディジタル処理回路ＤＰから出力されるクロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ及びデータ出力ＤＡ、ＤＢ、ＤＣ（ＤＡ変換回路１への入力）との関係を示すタイミングチャートである。クロック信号ＣＫＡとデータ出力ＤＡ´、クロック信号ＣＫＢとデータ出力ＤＢ´、クロック信号ＣＫＣとデータ出力ＤＣがそれぞれ組となっている。【００４４】ディジタル処理回路ＤＰには、クロック信号ＣＫと同期して映像信号Ｄ（Ｄ１、Ｄ２、Ｄ３、…）が入力される。ディジタル処理回路ＤＰは、映像信号Ｄを３つのフリップフロップ回路Ｆ／Ｆ１、Ｆ／Ｆ２、Ｆ／Ｆ３に分岐させてラッチする一方、クロック信号ＣＫを３倍に時間的に引き伸ばしたクロック信号ＣＫＡ、ＣＫＢ、ＣＫＣを発生する。クロック信号ＣＫＡの発生タイミングは、Ｄ１、Ｄ４、Ｄ７、…の映像信号に対応させてクロック信号ＣＫの３ｍ毎に行われる。また、クロック信号ＣＫＢ、ＣＫＣは、クロック信号ＣＫの３ｍ＋１、３ｍ＋２毎に行われる。【００４５】よって、図示例の場合、映像信号Ｄ１は、クロック信号ＣＫＡが入力されて次の映像信号Ｄ４に関するクロック信号ＣＫＡが入力される間保持され、ＤＡ´として位相調整回路１０のフリップフロップ回路Ｆ／Ｆ４に出力される。映像信号Ｄ２は、クロック信号ＣＫＢが入力されて次の映像信号Ｄ５に関するクロック信号ＣＫＢが入力される間保持され、ＤＢ´として位相調整回路１０のフリップフロップ回路Ｆ／Ｆ５に出力される。映像信号Ｄ３は、クロック信号ＣＫＣが入力されて次の映像信号Ｄ６に関するクロック信号ＣＫＣが入力される間保持され、ＤＣとして出力される。このＤＣの出力のとき、フリップフロップ回路Ｆ／Ｆ３と同時に位相調整回路１０のフリップフロップ回路Ｆ／Ｆ４、Ｆ／Ｆ５にクロック信号ＣＫＣが入力されるので、フリップフロップ回路Ｆ／Ｆ４、Ｆ／Ｆ５からＤＡ、ＤＢがＤＣと同時にＤＡ変換回路１に出力される。更に、それ以降も同様に繰り返される。【００４６】したがって、ディジタル処理回路ＤＰの入力、出力の関係が、図１３のようになる事は明かである。なお、本実施例のように位相調整回路１０を有する場合には、ＤＡ、ＤＢ、ＤＣを出力するタイミング（位相）を揃えることができる利点がある。【００４７】図１４は、クロック信号ＣＫＣと、データ出力ＤＡ、ＤＢ、ＤＣと、ＤＡ変換回路１によりアナログ信号に変換されたｖＡ、ｖＢ、ｖＣとの関係を示すタイミングチャートである。ｖＡ、ｖＢ、ｖＣは、クロック信号ＣＫＣの立ち上がりに同期して変化するアナログ信号となって、アナログドライバー回路ＡＤに与えられる。なお、図１４においてはＤＡ変換回路１における遅延は無視しているが、遅延が無視できない場合は、クロック信号ＣＫＣに対して遅延回路を設ける等の方式で遅延を補償する必要があることは言うまでもない。【００４８】アナログドライバー回路ＡＤは、前述したような構成になっているから、信号ｖＡをサンプリングクロックＴｓｍｐ１、Ｔｓｍｐ４・・・等で、ｖＢをサンプリングクロックＴｓｍｐ２・・・で、ｖＣをサンプリングクロックＴｓｍｐ３・・・でサンプリングし、保持すると共に、適当なタイミングで与えられる出力パルスＯＥによって、その出力端子から出力する。」こと、 
（Ｂ−４）「【００５０】なお、本発明の駆動回路は、カラー表示を行う場合にも適用可能である。図１５は、赤、青、緑の各映像データＲ、Ｇ、Ｂがそれぞれ並列に送られてくる場合の駆動回路の構成を示す。図１６は、その駆動回路におけるディジタル処理回路部ＤＰの構成を示している。また、図１７は、この場合のアナログドライバー回路ＡＤの回路構成図を示す。電子計算機等の表示装置として使用される場合は、この様な構成になることが普通である。」こと、 
（Ｂ−５）「【００５４】なお、上述した２つの実施例においては映像信号Ｄを３系統に分岐しているが、本発明は４系統以上に分岐して行ってもよい。その場合には、より高速処理が可能となる。」ことが記載されている。
（Ｂ−６）また、図１６には映像信号ＲＧＢがそれぞれ並列に送られている場合のディジタル処理回路ＤＰが、図１１のクロック信号ＣＫＡ、ＣＫＢ、ＣＢＣを発生するクロック作成回路２、及びクロック信号ＣＫＡ、ＣＫＢ、ＣＢＣを入力するフリップフロップＦ／Ｆ１〜Ｆ／Ｆ５を用いたディジタル処理回路ＤＰと同様にクロック信号ＣＫＡ、ＣＫＢ、ＣＢＣを発生するクロック作成回路、及びクロック信号ＣＫＡ、ＣＫＢ、ＣＢＣを入力するフリップフロップで構成されることが描かれている。
　　　　　　　
４．対比 
　本願発明と引用発明とを対比する。 
　引用発明の「スタートパルスＳＰ」、「ラッチパルスＬＰ」、「映像信号の４ビットのＲＧＢ入力データ」、「シフトレジスタ１１」、「シフトレジスタ１１の出力信号」、「データレジスタ１２、データラッチ１３」、「デコーダ及びセレクタ２１」、「液晶表示パネル」、「液晶表示装置の駆動回路」がそれぞれ本願発明の「スタート信号（ＳＳＰ）」、「ロード信号（ＬＯＡＤ）」、「ＲＧＢ映像信号」、「ｍ（整数）ビットレジスタ回路（２１）」、「ｍビットレジスタ回路から出力されたラッチクロック信号」、「１ライン分の映像信号を出力するラインラッチ回路部（２５、２６）」、「Ｄ／Ａ変換回路（２７、２８）」、「液晶パネル」、「液晶表示装置の駆動装置」に相当する。 
　また、引用発明の「スタートパルスＳＰ」、「ラッチパルスＬＰ」、「映像信号の４ビットのＲＧＢ入力データ」は外部から供給されてそれぞれ「シフトレジスタ１１」、「データレジスタ１２」、「データラッチ１３」に入力していることから、引用発明はこれらの「スタートパルスＳＰ」、「ラッチパルスＬＰ」、「映像信号の４ビットのＲＧＢ入力データ」を供給するための「スタート信号（ＳＳＰ）を外部に出力する第１信号発生回路」、「ロード信号（ＬＯＡＤ）を外部に出力する第３信号発生回路」、「ＲＧＢ映像信号を外部に出力する出力手段」を有するものである。さらに、シフトレジスタ１１に入力されるＳＣＫに関しては上記引用刊行物Ａには記載されていないが、引用刊行物Ａの上記（Ａ−３）には図６の従来例と同様にスタートパルスＳＰが入力される図２のシフトレジスタ１１に、入力データと同期して与えられるか或いは制御回路で生成される動作クロックとしてＣＬＫが入力されることが記載されているから、引用発明のシフトレジスタ１１に入力するＳＣＫはシフトレジスタ１１の出力により１ライン分の４ビットのＲＧＢ入力データを順次データレジスタ１２に書き込むための動作クロックであり、この動作クロックとしてＳＣＫは１ライン分の４ビットのＲＧＢ入力データ、すなわち一水平ライン期間のＲＧＢ入力データをデータレジスタ１２に書き込むために必要な数のシフトレジスタ１１に供給されるものであるから、引用発明の「ＳＣＫ」が本願発明の「一水平ライン期間にｍ個のパルスを含むソースクロック信号（ＳＣＬ）」に相当し、この「ＳＣＫ」も外部から供給されてシフトレジスタ１１に供給されることから、引用発明は「一水平ライン期間にｍ個のパルスを含むソースクロック信号（ＳＣＬ）を外部に出力する第２信号発生回路」を有するものである。 
　そして、上記引用刊行物Ａの（Ａ−３）に、シフトレジスタ１１は１ライン毎にスタートパルスＳＰが与えられ、入力する動作クロックＳＣＫにより生成するタイミング信号で入力データＲＧＢをデータレジスタ１２に書き込むことが記載されているから、引用発明の「シフトレジスタ１１」も本願発明の「ｍ（整数）ビットレジスタ回路（２１）」と同様に「スタート信号に応答して、受信した前記ソースクロック信号の各パルスに同期したラッチクロック信号を出力する」ものである。 
　さらにまた、引用発明の「デコーダ及びセレクタ２１」からもデータラッチ１３の出力を受け電源電圧ＶＰ０１〜ＶＰ１６、ＶＭ０１〜ＶＭ１６を選択し、アナログ信号として出力１，２，３・・・を液晶表示パネルに出力していることから、引用発明も本願発明と同様に「Ｄ／Ａ変換回路からのアナログ映像信号を液晶パネルに出力するデータ出力回路」を有するものである。 
　そうすると、本願発明と引用発明とは、 
「スタート信号（ＳＳＰ）を外部に出力する第１信号発生回路と、 
　一水平ライン期間にｍ個のパルスを含むソースクロック信号（ＳＣＬ）を外部に出力する第２信号発生回路と、 
　ロード信号（ＬＯＡＤ）を外部に出力する第３信号発生回路と、 
　ＲＧＢ映像信号を外部に出力する出力手段と、 
　前記スタート信号に応答して、受信した前記ソースクロック信号の各パルスに同期したラッチクロック信号を出力するｍ（整数）ビットレジスタ回路（２１）と、 
　前記ｍビットレジスタ回路から出力されたラッチクロック信号のパルス各々に同期されて、出力されたＲＧＢ映像データをラッチして前記ロード信号に対応して映像データの１ライン分の映像信号を出力するラインラッチ回路部（２５、２６）と、 
 　前記ラインラッチ回路部から出力された映像データをアナログ信号に変換するＤ／Ａ変換回路（２７、２８）と、 
　前記Ｄ／Ａ変換回路からのアナログ映像信号を液晶パネルに出力するデータ出力回路（２９、３０）を備えることを特徴とする液晶表示装置の駆動装置。」である点で一致し、次の相違点で相違している。
 　　 
・相違点  
　本願発明では「ＲＧＢ映像信号を奇数ＲＧＢ映像データと偶数ＲＧＢ映像データに分けて同時にラッチして出力するデータラッチ回路（２２、２３）」を備え、「１ライン分の映像信号を出力するラインラッチ回路部（２５、２６）」は「ｍビットレジスタ回路から出力されたラッチクロック信号のパルス各々に同期されて、前記データラッチ回路から出力された奇数ＲＧＢ映像データと偶数ＲＧＢ映像データを同時にラッチしてロード信号に対応して奇数と偶数のＲＧＢ映像データからなる２×ｍ個の１ライン分の映像信号を出力する」のに対して引用刊行物Ａにはそのような記載がない点。 
 　　　　　　　 
５．当審の判断 
　そこで、上記相違点について判断する。 
　上記引用刊行物Ｂには、入力するデジタルＲＧＢ映像信号を元のクロック信号で動作するシフトレジスタの出力でサンプリングコンデンサＣｓｍｐに印加する従来の液晶表示装置の駆動回路のデジタルＲＧＢ映像信号を高速動作可能とするために、入力するデジタルＲＧＢ映像信号を複数に分岐した信号を元のクロック周波数の１／分岐数の周波数のクロック信号ＣＫＣで分岐した信号に対応する数のフリップフロップ回路にそれぞれ同時にラッチするとともに、ラッチした信号をクロック信号ＣＫＣの信号で動作するシフトレジスタＳＨＣＫの出力で、シフトレジスタＳＨＣＫの作成するＴｓｍｐ１〜Ｔｓｍｐｎの出力ｎとデジタルＲＧＢ映像信号を複数に分岐した信号の数、例えば３の積、すなわち３×ｎのサンプリングコンデンサＣｓｍｐに順次印加し、印加された信号が出力パルスＯＥで３×ｎのサンプリングコンデンサＣｓｍｐから３×ｎのホールドコンデンサＣＨに一斉に移動され、１水平方向分の絵素に出力するデジタル処理回路を備えた液晶表示装置の駆動回路が記載されている。 
　一方、引用発明の映像信号の４ビットのＲＧＢ入力データをデータレジスタ１４に書き込むシフトレジスタ１１を有する液晶表示装置も上記引用刊行物Ｂの入力するデジタルＲＧＢ映像信号を複数に分岐した信号を元のクロック周波数の１／分岐数の周波数のクロック信号ＣＫＣで動作するシフトレジスタＳＨＣＫの出力で１水平方向分の絵素に対応する３×ｎのサンプリングコンデンサＣｓｍｐ、ホールドコンデンサＣＨに印加する従来例の液晶表示装置もともにシフトレジスタにクロック信号を供給しシフトレジスタの出力で液晶表示パネルの１ライン分のＲＧＢ映像信号を保持する液晶表示装置の駆動回路であるから、引用発明の液晶表示装置の駆動回路においても高速動作可能とするために、入力する映像信号の４ビットのＲＧＢ入力データを複数、例えば奇数の４ビットのＲＧＢ入力データと偶数の４ビットのＲＧＢ入力データの２つに分岐し、１つのシフトレジスタ１１の出力信号で２つに分岐した奇数の４ビットのＲＧＢ入力データと偶数の４ビットのＲＧＢ入力データを同時にデータレジスタ１２に書き込み、１ライン分の奇数の４ビットのＲＧＢ入力データと偶数の４ビットのＲＧＢ入力データがデータレジスタ１２に書き込まれるとラッチパルスＬＰにより１ライン分の奇数の４ビットのＲＧＢ入力データと偶数の４ビットのＲＧＢ入力データをデータラッチ１３に転送し、データラッチ１３から１ライン分の奇数の４ビットのＲＧＢ入力データと偶数の４ビットのＲＧＢ入力データを出力し、シフトレジスタ１１を動作させる動作クロックＳＣＫの周波数を１／２にすること、すなわち、入力するＲＧＢ映像信号としての４ビットのＲＧＢ入力データを奇数ＲＧＢ映像データと偶数ＲＧＢ映像データの２つに分岐し、ラインラッチ回路部としてのデータレジスタ１２とデータラッチ１３が、ｍビットレジスタ回路としてのシフトレジスタ１１のラッチクロック信号のパルスの各々に同期されて、出力された奇数ＲＧＢ映像データと偶数ＲＧＢ映像データを同時にデータレジスタ１２にラッチしてロード信号に対応して奇数と偶数のＲＧＢ映像データからなる２×ｍ個の１ライン分の映像信号を出力し、ｍビットレジスタ回路を動作させるソースクロック信号の周波数を１／２にすることは当業者であれば容易になし得るものである。 
　また、上記引用刊行物Ｂでは入力する分岐した複数のデジタルＲＧＢ映像信号をＤ／Ａ変換回路でアナログ信号に変換しているが、これは引用刊行物Ｂの液晶表示装置の駆動回路であるアナログドライバー回路がアナログ信号を映像信号として入力し、サンプリングコンデンサＣｓｍｐに印加する形式の駆動回路を採用しているから、分岐したデジタルＲＧＢ映像信号をＤ／Ａ変換回路でアナログ信号に変換しているのであり、引用発明のように液晶表示装置の駆動回路に入力する映像信号が４ｂｉｔのＲＧＢ入力データのデジタル信号の場合は、複数、例えば２つに分岐した奇数と偶数の２つのデジタルＲＧＢ映像信号をあえてＤ／Ａ変換回路でアナログ信号に変換する必要はなくデジタル信号のまま液晶表示装置の駆動回路に映像信号として入力すれば良いことは自明な事項であり、さらに引用刊行物Ｂの（Ｂ−２）には「【０００５】このディジタルソースドライバーは次のように動作する。画像信号データＤ０、Ｄ１は第ｎ番目の絵素に対応するサンプリングパルスＴｓｍｐｎの立ち上がり時点でサンプリングフリップフロップＭｓｍｐに取り込まれ、そこで保持される。１水平期間のサンプリングが終了した時点で出力パルスＯＥがホールドフリップフロップＭＨに与えられ、サンプリングフリップフロップＭｓｍｐに保持されていた画像信号データＤ０、Ｄ１はホールドフリップフロップＭＨに取り込まれると共にデコーダＤＥＣに出力される。デコーダＤＥＣはこの２ビットの画像信号データＤ０、Ｄ１をデコードし、その値（０〜３）に応じてアナログスイッチＡＳＷ０〜ＡＳＷ３いずれか１個を導通として、４種の外部電圧Ｖ０〜Ｖ３のいずれかをソースラインＯｎに出力する。【０００６】ところで、図２２は、カラー映像用の信号として、赤（Ｒ）、青（Ｂ）、緑（Ｇ）の信号が並列にコンピュータから送られて来る場合に対応したソースドライバーの全体の構成図を示す。この図において、ＣＥＬＬは図２０の回路に相当しており、ＯＡ用のソースドライバーとしては一般にこのように構成される場合が多い。なお、図２２においては、出力パルスＯＥと、階調電源Ｖ０〜Ｖ３は省略しているが、これらは全てのＣＥＬＬに共通に入力されている。」ことが記載されており、さらにこの記載で「サンプリングパルスＴｓｍｐｎ」は、上記引用刊行物Ｂの（Ｂ−３）の段落番号【００４０】に記載されている「サンプリングクロックＴｓｍｐ１、Ｔｓｍｐ２、Ｔｓｍｐ３、Ｔｓｍｐ４等」に相当するものであり、この「サンプリングクロックＴｓｍｐ１、Ｔｓｍｐ２、Ｔｓｍｐ３、Ｔｓｍｐ４等」は、クロック信号ＣＫＣを入力する「シフトレジスタＳＨＣＫ」により作成されるものであることを考慮すれば、引用刊行物Ｂの「シフトレジスタＳＨＣＫ」、「サンプリングフリップフロップＭｓｍｐ」、「ホールドフリップフロップＭＨ」、「デコーダＤＥＣとアナログスイッチＡＳＷ０〜ＡＳＷ３」はそれぞれ引用発明の「シフトレジスタ１１」、「データレジスタ１２」、「データラッチ１３」、「データ及びセレクタ１４」に相当するものであって、しかも引用刊行物Ｂには複数のデジタルＲＧＢ映像信号をＤ／Ａ変換回路でアナログ信号に変換して液晶表示装置の駆動回路であるアナログドライバー回路に供給する液晶表示装置の駆動回路のみならず引用発明と同様に複数のｂｉｔのＲＧＢ映像信号をそのままデジタルドライバー回路に供給する液晶表示装置の駆動回路が記載されていることになることから、引用刊行物Ｂに記載された入力するデジタルＲＧＢ映像信号を複数の分岐したデジタルＲＧＢ映像信号にして液晶表示装置の駆動回路のアナログドライバー回路に供給する構成を引用発明の液晶表示装置の駆動回路に適用することに何ら阻害要因は認められないものである。
　さらに、上記引用刊行物Ｂでは、入力するデジタルＲＧＢ映像信号を分岐した数だけのフリップフロップ回路にラッチしているから、分岐数が２つの場合はＲＧＢ映像信号を奇数ＲＧＢ映像データと偶数ＲＧＢ映像データに分けて同時にラッチして出力するデータラッチ回路が設けられることは明らかである。 
　そして、本願発明によってもたらされる効果は、引用発明及び上記引用刊行物Ｂに記載された発明から予測される範囲内のものであり、格別のものではない。
　したがって、本願発明は、引用発明及び上記引用刊行物Ｂに記載された発明に基づいて当業者が容易に発明をすることができたものである。 
 　　  
　なお、請求人は平成１８年８月２２日提出の意見書において、「本発明と引用刊行物等との構成対比：本発明と引用刊行物等との構成を比較すると、明らかな相違点があります。第一に、本発明のデータラッチ回路（２２、２３）は、図７に示すように、ソースクロック信号（ＳＣＬ）に同期されてＲＧＢ映像信号を奇数ＲＧＢ映像データと偶数ＲＧＢ映像データに分けて同時にラッチしています。これに対し、引用刊行物Ｂは、審査官が判断”（３ａ−２）”、”（３ｊ−２）”及び”（３ｎ−２）”で認めたとおり、”本来のクロック（ＣＫ）周波数の１／分散数の周波数のクロック信号（ＣＫＡ、ＣＫＢ、ＣＫＣ）に同期されてデジタルＲＧＢ映像信号を分散した信号に対応する数のフリップフロップ（Ｆ／Ｆ１、Ｆ／Ｆ２、Ｆ／Ｆ３）回路に各々ラッチしています（図１１参照）
　したがって、本発明のデータラッチ回路（２２、２３）のラッチクロックと引用刊行物Ｂの各フリップフロップ回路のラッチクロックとは相違します。　すなわち、本発明のデータラッチ回路（２２、２３）は、ソースクロック信号に同期してデジタル映像信号をラッチしているのに対し、引用刊行物Ｂのフリップフロップ回路は、ソースクロックの１／分散数の周波数クロック（ＣＫＡ、ＣＫＢ、ＣＫＣ）に同期してデジタル映像信号をラッチするので、引用刊行物Ｂのラッチ速度が本発明のラッチ速度よりも遅いものです。
　第二に、本発明のレジスタ回路（２１）は、受信したソースクロック信号の各パルスに同期したラッチクロック信号を出力し、本発明のラインラッチ回路部（２５、２６）は、前記レジスタ回路（２１）から出力されたラッチクロック信号のパルスの各々に同期して前記データラッチ回路（２２、２３）から出力された奇数ＲＧＢ映像データと偶数ＲＧＢ映像データの１ライン分をラッチして出力することを特徴としています。これに対し、引用刊行物Ｂは、図１２に示すように、前記１／分散数の周波数クロック信号（ＣＫＡ、ＣＫＢ、ＣＫＣ）のいずれか一クロック信号（ＣＫＣ）に同期したラッチクロック信号を出力し、該クロック信号に同期してサンプリングを行います。したがって、本発明のレジスタ回路（２１）及びラインラッチ回路部（２５、２６）のラッチクロックと引用刊行物ＢのＳＨＣＫ及びサンプリング回路のラッチクロックとは相違します。すなわち、本発明のデータラッチ回路（２２、２３）は、ソースクロック信号に同期したクロック信号であるのに対し、引用刊行物Ｂはソースクロックの１／分散数の周波数クロック（ＣＫＣ）に同期したクロック信号であり、よって、引用刊行物Ｂのラッチ速度が本発明のラッチ速度よりも遅いものです。」旨の主張をしている。 
　しかしながら、上記引用刊行物Ｂの（Ｂ−３）には「【００３６】一方、フリップフロップ回路Ｆ／Ｆ１等は、映像信号Ｄを直接入力する３つのフリップフロップ回路Ｆ／Ｆ１、Ｆ／Ｆ２、Ｆ／Ｆ３のうち、Ｆ／Ｆ２、Ｆ／Ｆ３にそれぞれＦ／Ｆ４、Ｆ／Ｆ５が接続された構成となっている。フリップフロップ回路Ｆ／Ｆ１、Ｆ／Ｆ２、Ｆ／Ｆ３には、それぞれクロック信号ＣＫＡ、ＣＫＢ、ＣＫＣが与えられ、フリップフロップ回路Ｆ／Ｆ４、Ｆ／Ｆ５にはクロック信号ＣＫＣが与えられる。フリップフロップ回路Ｆ／Ｆ４、Ｆ／Ｆ５は、フリップフロップ回路Ｆ／Ｆ３と同様のクロック信号ＣＫＣが与えられる・・・【００４５】・・・映像信号Ｄ１は、クロック信号ＣＫＡが入力されて次の映像信号Ｄ４に関するクロック信号ＣＫＡが入力される間保持され、ＤＡ´として位相調整回路１０のフリップフロップ回路Ｆ／Ｆ４に出力される。映像信号Ｄ２は、クロック信号ＣＫＢが入力されて次の映像信号Ｄ５に関するクロック信号ＣＫＢが入力される間保持され、ＤＢ´として位相調整回路１０のフリップフロップ回路Ｆ／Ｆ５に出力される。映像信号Ｄ３は、クロック信号ＣＫＣが入力されて次の映像信号Ｄ６に関するクロック信号ＣＫＣが入力される間保持され、ＤＣとして出力される。映像信号Ｄ３は、クロック信号ＣＫＣが入力されて次の映像信号Ｄ６に関するクロック信号ＣＫＣが入力される間保持され、ＤＣとして出力される。このＤＣの出力のとき、フリップフロップ回路Ｆ／Ｆ３と同時に位相調整回路１０のフリップフロップ回路Ｆ／Ｆ４、Ｆ／Ｆ５にクロック信号ＣＫＣが入力されるので、フリップフロップ回路Ｆ／Ｆ４、Ｆ／Ｆ５からＤＡ、ＤＢがＤＣと同時にＤＡ変換回路１に出力される。」ことが記載されており、この記載によれば、引用刊行物Ｂのフリップフロップ回路Ｆ／Ｆ３、Ｆ／Ｆ４、Ｆ／Ｆ５はクロック信号ＣＫＣにより、それぞれ映像信号Ｄ、映像信号Ｄをクロック信号ＣＫＡで保持されたフリップフロップ回路Ｆ／Ｆ１の出力ＤＡ´、及びクロック信号ＣＫＢで保持されたフリップフロップ回路Ｆ／Ｆ２の出力のＤＢ´をそれぞれ同時に保持し、ＤＣ、ＤＡ、ＤＢが同時に出力するものであり、さらにこのフリップフロップ回路Ｆ／Ｆ３、Ｆ／Ｆ４、Ｆ／Ｆ５と同様の構成が映像データＲＧＢが並列に送られてくる場合に適用することが引用刊行物Ｂの（Ｂ−６）に記載されていることから、引用刊行物Ｂのフリップフロップ回路Ｆ／Ｆ３、Ｆ／Ｆ４、Ｆ／Ｆ５は本願発明のデータラッチ回路（２２、２３）と同様に映像信号を複数に分けて同時にラッチするものであり、複数に分ける際の数として奇数ＲＧＢ映像データと偶数ＲＧＢ映像データの２つに分けることも上記のように格別のものではないから、請求人の主張は採用できないものである。
　また、請求人の「本発明のデータラッチ回路（２２、２３）は、図７に示すように、ソースクロック信号（ＳＣＬ）に同期されてＲＧＢ映像信号を奇数ＲＧＢ映像データと偶数ＲＧＢ映像データに分けて同時にラッチしています。」の主張のうち「ソースクロック信号（ＳＣＬ）に同期されて」の主張については本願の特許請求の範囲の請求項１の記載に基づかない主張であって、採用できるものではない。仮に、特許請求の範囲の請求項１の「前記ＲＧＢ映像信号を奇数ＲＧＢ映像データと偶数ＲＧＢ映像データに分けて同時にラッチして出力するデータラッチ回路（２２、２３）」の記載のうち、「同時にラッチ」がソースクロック信号（ＳＣＬ）に基づくものであるとしても、引用刊行物Ｂの映像信号Ｄを同時に保持し、出力するためにフリップフロップ回路Ｆ／Ｆ３、Ｆ／Ｆ４、Ｆ／Ｆ５に供給されるクロック信号ＣＫＣは、上記引用刊行物Ｂの（Ｂ−３）の段落番号【００４０】に「上記ＳＨＣＫは、クロック信号ＣＫＣからサンプリングクロックＴｓｍｐ１、Ｔｓｍｐ２、Ｔｓｍｐ３、Ｔｓｍｐ４等を作成し、各ＣＥＬＬに供給する為の回路であり、一般にシフトレジスタ等により構成されている。」と記載されているように、ＣＥＬＬに供給するサンプリングクロックＴｓｍｐ１、Ｔｓｍｐ２、Ｔｓｍｐ３、Ｔｓｍｐ４等を作成するシフトレジスタＳＨＣＫに供給されているから、引用刊行物Ｂのフリップフロップ回路Ｆ／Ｆ３、Ｆ／Ｆ４、Ｆ／Ｆ５もシフトレジスタＳＨＣＫに供給されるクロック信号ＣＫＣ、すなわち本願発明のデータラッチ回路（２２、２３）と同様にソースクロック信号に同期して同時にラッチするものであるから、請求人の主張は採用できないものである。 
 　　 
６．むすび  
 　以上のとおりであるから、本願発明は特許法第２９条第２項の規定により特許を受けることができないものであるので、その余の請求項に係る発明について検討するまでもなく、本件出願は、当審で通知した上記拒絶の理由によって拒絶をすべきものである。 　   　  
 　よって、結論のとおり審決する。