【事件の表示】
　特願２０００−１３７０９８「半導体記憶装置」拒絶査定不服審判事件〔平成１３年１１月１６日出願公開、特開２００１−３１９４７２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１２年５月１０日の特許出願であって、平成１９年１２月１７日付けで手続補正がなされたが、平成２０年４月２２日付けで拒絶査定がなされ、それに対して、同年５月３０日に拒絶査定不服審判が請求されるとともに、同年６月３０日付けで手続補正がなされ、その後、平成２２年１月１５日付けで審尋がなされ、それに対して、同年３月１９日に回答書が提出されたものである。　
　
第２．補正の却下の決定
　［補正の却下の決定の結論］
　平成２０年６月３０日付けの手続補正を却下する。
　
　［理由］
１．本件補正の内容
　平成２０年６月３０日付けの手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜６を、補正後の特許請求の範囲の請求項１〜６と補正するものであり、補正前後の請求項１は、各々以下のとおりである。
　
（補正前）
　「【請求項１】　強誘電体キャパシタとトランジスタとからなるメモリセルが配列され、前記メモリセルを選択するワード線、前記メモリセルの強誘電体キャパシタの一端に駆動電圧を印加するためのプレート線及び、前記メモリセルの強誘電体キャパシタの他端からセルデータが読み出されるビット線が配設されたメモリセルアレイと、
　前記強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路と、
　前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路と
を備え、
　前記ビット線電圧制御回路は、ビット線との容量結合によりビット線の電圧を引き下げるための少なくとも一つのキャパシタを有し、
　データ読み出し時前記センスアンプ回路の動作前に、前記プレート線を前記駆動電位に駆動して前記メモリセルのデータを前記ビット線に読み出しつつ、前記ビット線電圧制御回路により、前記キャパシタの一端を、前記動作時において、前記ビット線の振幅電圧のＨｉｇｈ側の電位からＬｏｗ側の電位に引き下げる
ことを特徴とする半導体記憶装置。」
　
（補正後）
　「【請求項１】　強誘電体キャパシタとトランジスタとからなるメモリセルが配列され、前記メモリセルを選択するワード線、前記メモリセルの強誘電体キャパシタの一端に駆動電圧を印加するためのプレート線及び、前記メモリセルの強誘電体キャパシタの他端からセルデータが読み出されるビット線が配設されたメモリセルアレイと、
　前記強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路と、
　データが読み出される前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路と
を備え、
　前記ビット線電圧制御回路は、ビット線との容量結合により、データが読み出される前記ビット線の電圧を引き下げるための少なくとも一つのキャパシタを有し、
　データ読み出し時前記センスアンプ回路の動作前に、前記プレート線を前記駆動電位に駆動して前記メモリセルのデータを前記ビット線に読み出しつつ、前記ビット線電圧制御回路により、前記キャパシタの一端を、前記動作時において、前記ビット線の振幅電圧のＨｉｇｈ側の電位からＬｏｗ側の電位に引き下げる
ことを特徴とする半導体記憶装置。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると、以下のとおりである。
　
（補正事項１）
　補正前の請求項１の「前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路」を、補正後の請求項１の「データが読み出される前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路」と補正すること。
　
（補正事項２）
　補正前の請求項１の「前記ビット線電圧制御回路は、ビット線との容量結合によりビット線の電圧を引き下げるための少なくとも一つのキャパシタを有し、」を、補正後の請求項１の「前記ビット線電圧制御回路は、ビット線との容量結合により、データが読み出される前記ビット線の電圧を引き下げるための少なくとも一つのキャパシタを有し、」と補正すること。
　
（補正事項３）
　補正前の請求項２の「前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路」を、補正後の請求項２の「データが読み出される前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路」と補正すること。
　
（補正事項４）
　補正前の請求項３の「前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路」を、補正後の請求項３の「データが読み出される前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路」と補正すること。
　
（補正事項５）
　補正前の請求項４の「前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路」を、補正後の請求項４の「データが読み出される前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路」と補正すること。
　
（補正事項６）
　補正前の請求項５の「前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路」を、補正後の請求項５の「データが読み出される前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路」と補正すること。
　
３．補正の目的の適否、及び新規事項の追加の有無について
　補正事項１〜６は、いずれも補正前の請求項１〜６に係る発明の発明特定事項である「ビット線電圧制御回路」について、補正前においては「前記ビット線の電圧を引き下げる」という制御を行う構成であったものを、補正後においては「データが読み出される前記ビット線の電圧を引き下げる」という制御を行う構成に補正することにより、制御の対象となるビット線を限定するものであるから、これらの補正は、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
　また、「ビット線電圧制御回路」が「データが読み出される前記ビット線の電圧を引き下げる」という制御を行うことは、本願の願書に最初に添付した明細書の００３８段落（「【００３８】センスアンプ回路２のセンスノードＢＬＳＡ，／ＢＬＳＡには、データ読み出し時にビット線電圧をコントロールするためのビット線電圧制御回路３が設けられている。ビット線電圧制御回路３は、読み出し時に選択ビット線に結合されてその電位を引き下げるためのカップリング用キャパシタＣ（容量Ｃ）と、その一端Ｎを選択的にセンスノード／ＢＬＳＡ，ＢＬＳＡに接続するためのＮＭＯＳトランジスタＱ１１，Ｑ１２を有する。キャパシタＣの他端は駆動信号線ＣＳＤＲＶに接続されている。ＭＯＳトランジスタＱ１１，Ｑ１２は制御信号線ＯＳＷＬ０，ＯＳＷＬ１により制御される。キャパシタＣのノードＮにはまた、このノードＮをリセットするためのリセット用ＮＭＯＳトランジスタＱ１３が設けられている。キャパシタＣの容量Ｃは好ましくは、ビット線容量ＣＢの１０％以上とする。この条件は、後に説明する全ての実施の形態について同様である。」）に記載されているものと認められるから、補正事項１〜６は、いずれも本願の願書に最初に添付した明細書又は図面（以下「当初明細書等」という。）のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであり、当初明細書等に記載された事項の範囲内においてなされたものである。
　したがって、補正事項１〜６は、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たす。
　
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たし、かつ、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　したがって、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち本件補正のいわゆる独立特許要件につき、以下において更に検討する。
　
４．独立特許要件について
（１）補正後の発明
　本件補正による補正後の請求項１〜６に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜６に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、以下のとおりのものである。
　「【請求項１】　強誘電体キャパシタとトランジスタとからなるメモリセルが配列され、前記メモリセルを選択するワード線、前記メモリセルの強誘電体キャパシタの一端に駆動電圧を印加するためのプレート線及び、前記メモリセルの強誘電体キャパシタの他端からセルデータが読み出されるビット線が配設されたメモリセルアレイと、
　前記強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路と、
　データが読み出される前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路と
を備え、
　前記ビット線電圧制御回路は、ビット線との容量結合により、データが読み出される前記ビット線の電圧を引き下げるための少なくとも一つのキャパシタを有し、
　データ読み出し時前記センスアンプ回路の動作前に、前記プレート線を前記駆動電位に駆動して前記メモリセルのデータを前記ビット線に読み出しつつ、前記ビット線電圧制御回路により、前記キャパシタの一端を、前記動作時において、前記ビット線の振幅電圧のＨｉｇｈ側の電位からＬｏｗ側の電位に引き下げる
ことを特徴とする半導体記憶装置。」
　
（２）引用刊行物に記載された発明
（２−１）本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１１−１６３７７号公報（以下「引用例」という。）には、強誘電体メモリ装置に関して、図１、２、４、７〜１２及び１７とともに以下の記載がある（なお、下線は当合議体にて付加したものである。また、特許庁におけるシステムの都合上、丸つき数字は「○」とそれに続く数字で代用する。）。
（２−１−１）「【０００１】
【発明の属する技術分野】本発明は、強誘電体を用いたメモリ装置に関する
【０００２】
【従来の技術】近年、ジルコンチタン酸鉛（ＰＴＺ）などのヒステリシス特性を有する強誘電体材料をメモリセルに用い、電源を切断しても記憶を保持する機能を持つ不揮発性メモリが実現されている。まず、一般的な強誘電体を用いた不揮発性メモリ装置（以下、強誘電体メモリと呼ぶ）の動作について説明する。
【０００３】図９に、１つのトランジスタと１つの強誘電体キャパシタで構成されるメモリセル回路（以下、１Ｔ／１Ｃ型メモリセルと呼ぶ）の例を示す。ここで、メモリセルＭＣのトランジスタＴＣのゲート端子にはワード線ＷＬ、ソース端子には強誘電体キャパシタＦＣの一方の端子、ドレイン端子にはビット線ＷＬがそれぞれ接続され、強誘電体キャパシタＦＣの他方の端子にはプレート線ＰＬが接続されている。ワード線ＷＬの電圧によって、トランジスタＴＣの導通または非導通が制御されることにより、当該メモリセルの選択または非選択が決定される。強誘電体キャパシタＦＣには、ビット線を経由して、データの書き込み／読み出しが行われる。
【０００４】図１０に、強誘電体キャパシタＦＣの両電極間の電圧Ｖに対する、自発分極電荷Ｑの関係を示す。例えば、強誘電体キャパシタＦＣの分極が、それぞれＡ，Ｂの状態にある場合をデータ”１”、データ”０”というように対応させる。このとき、強誘電体キャパシタＦＣの両電極間にＶｅの電圧をかけると、データ”１”の場合は強誘電体キャパシタＦＣから図１０に示すＱ１の電荷がビット線ＢＬ上に出力される。一方、データ”０”の場合には、強誘電体キャパシタＦＣから図１０に示すＱ０の電荷がビット線ＢＬ上に出力される。この出力された電荷Ｑ１と電荷Ｑ０の差を判別することにより、２値情報の記憶が実現できる。このように、強誘電体キャパシタを用いたメモリ装置では、強誘電体キャパシタ間にかかる外部電圧が０になっても、強誘電体の内部に生じている分極がデータを保持しているため、電源が切断されても記憶を保つ、いわゆる不揮発性記憶動作が可能であるという特徴がある。
【０００５】上述の図９に示したような１Ｔ／１Ｃ型メモリセルを用いたメモリセルアレイの部分回路列を図１１に示す。図１１において、ＭＣ１１〜ＭＣｎ１，ＭＣ１２〜ＭＣｎ２はメモリセル、ＴＣ１１はメモリセルＭＣ１１に含まれるトランジスタ、ＦＣ１１はメモリセルＭＣ１１に含まれる強誘電体キャパシタ、ＰＣ１，ＰＣ２はビット線プリチャージ回路、ＤＣ１１，ＤＣ２１，ＤＣ１２，ＤＣ２２はリファレンス電圧発生回路、ＳＡＭＰ２は差動増幅回路であるところのセンスアンプ回路である。また、ＷＬ１〜ＷＬｎはワード線、ＰＬ１〜ＰＬｎはプレート線、ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２はビット線、ＰＢＬはビット線プリチャージ制御信号線、ＶＢＰはビットプリチャージ電圧線、ＤＷＬ１，ＤＷＬ２はリファレンス電圧発生回路制御信号線、ＳＥはセンスアンプ回路制御信号線である。
【０００６】メモリセルからの信号電圧は、例えばメモリセルＭＣ１１が選択された場合には、ビット線ＢＬ１１上に現れる。このビット線ＢＬ１１上に現れた信号電圧が”０”に相当するか”１”に相当するかについては、リファレンス電圧となる電圧を、対となるビット線／ＢＬ１上に発生させることで、センスアンプ回路のような差動増幅回路で判定することができる。リファレンス電圧は、通常、データ”０”に対応する読み出し信号電圧とデータ”１”に対応する読み出し電圧の中間の電圧値に設定する。
【０００７】図１２に、図１１に示したメモリセルアレイの動作タイミングチャートを示す。この動作タイミングチャートは、１９９４年２月の固体素子回路国際会議（International Solid-State Circuits Conference, ISSCC）予稿集268頁〜269頁に述べられている方式に基づいている。以下、図１１および図１２を参照して、ワード線ＷＬ１が選択され、メモリセルＭＣ１１に注目した場合の、当該強誘電体メモリの読み出し動作および書き込み動作について説明する。
なお、後述する他の図における動作タイミングチャートにおいて、特にことわりのない限り、ハイレベル”Ｈ”に相当するレベルは、メモリ装置外部から供給される電源電圧、またはメモリ装置内部に設けた電圧発生回路で発生される電圧のいずれかとし、ロウレベル”Ｌ”に相当するレベルは接地電圧とする。
　
（２−１−２）「【００４４】図１は本発明の強誘電体メモリ装置の一実施形態を示す回路図である。図１において、ＩＯＣ１、ＩＯＣ２はデータ入出力回路、ＰＣ１、ＰＣ２はビット線プリチャージ回路、
ＤＣ１、ＤＣ２はリファレンス電圧発生回路、ＤＴＣ１１〜４２はダミーメモリセル選択トランジスタ、ＤＦＣ１１〜４２はダミーメモリセルキャパシタである。
、ＤＷＬ１〜４はダミーワード線、ＤＰＬ１〜２はダミープレート線である
２に、図１に示した回路の動作タイミングチャートを示す。以下、図１および図２を参照して、ワード線ＷＬ１が選択され、メモリセルＭＣ１１に注目した場合の、読み出し動作および書き込み動作について説明する
【００４５】ダミーメモリセルＤＦＣ１１，ＤＦＣ２１，ＤＦＣ１２，ＤＦ２２には、データ”０”があらかじめ書き込まれている。また、ＤＦＣ３１，ＤＦＣ４１，ＤＦＣ３２，ＤＦＣ４２の両端子間電圧はゼロとする。
【００４６】まず、○１の期間でビット線プリチャージ制御信号ＰＢＬをロウレベルにすることにより、ビット線プリチャージを解除する。ここで、ビット線プリチャージ電圧ＶＢＰは接地電位とされている。
次に、○２の期間で、ワード線およびプレート線ＰＬ１をハイレベルに上げ、メモリセルＭＣ１１からビット線ＢＬ１上にデータ出力する。
　　データ”１”の場合　　ＶＢＬ１＝Ｖ１　・・・（２ａ）
　　データ”０”の場合　　ＶＢＬ１＝Ｖ０　・・・（２ｂ）
一方、ビット線／ＢＬ１に現れる電圧Ｖ／ＢＬ１は、
Ｖ／ＢＬ１＝Ｖ０　・・・（３）
となる。
【００４７】
続いて、○４の期間において、ワード線ＤＷＬ４をハイレベルとし、さらにプレート線ＤＰＬ２もハイレベルとする。これにより、プレート線ＤＰＬ２とビット線／ＢＬ１とがキャパシタＤＦＣ４１を介して容量結合しているため、ビット線／ＢＬ１の電圧が少し上がり、
Ｖ
／ＢＬ１
＝Ｖ
０
＋ΔＶ　・・・（４）
となる。ΔＶの大きさは、（１）プレート線ＤＰＬ２のハイレベルを調節する、あるいは（２）キャパシタＤＦＣ４１の容量値を調節する、のいずれかの方法により、センスアンプの感度を上回るように設定しておく。ここでは、便宜上、ワード線ＷＬ１，ＤＷＬ２，ＤＷＬ４をシーケンシャルに活性化することとしたが、これらの活性化タイミングは相前後してもよく、特にその順番に限らなくてよい
【００４８】
この状態で、ビット線ＢＬ１，／ＢＬ１間に差電位が生じているので、○５の期間において、センスアンプ回路制御信号ＳＡＰ，ＳＡＮをそれぞれハイレベル、ロウレベルとすることにより、ビット線ＢＬ１，／ＢＬ１間電圧を差動増幅して、メモリセルからの読み出しデータの”０”／”１”ができる。
　
（２−１−３）「【００６２】
また、上述した各実施形態では、リファレンス電圧を与える側のビット線に、まずＶ
０
を出力し、しかるのちにΔＶを加えるという方式をとっていたが、一方で、Ｖ
０
はリファレンス電圧を与える側のビット線に、ΔＶは選択されたメモリセル側のビット線から引くようにしてもよい。この場合の、動作を図７および図８に示す。図７および図８の動作において、上述の図２等のタイミングチャートと異なるところは、ΔＶをビット線ＢＬ１から引いている点である。具体的には、図７に示すように、プレート線ＤＰＬ２を待機時にハイレベル、活性時にロウレベルというように、図２における動作とは逆に動作することによって実現できる。または、図４に示した回路を用いて、図８に示す動作のように、メモリセル内部節点の電圧を、メモリセル側のビット線電圧が下がるほうに設定することによっても実現できる。
　
（２−１−４）「【図面の簡単な説明】
（略）
【図７】図１に示す強誘電体メモリ装置の動作の一例を示すタイミングチャートである
（略）
【符号の説明】
ＷＬ，ＷＬ１，ＷＬ２  ワード線ＢＬ，ＢＬ１，／ＢＬ１，ＢＬ２，／ＢＬ２  ビット線ＰＬ，ＰＬ１，ＰＬ２  プレート線
ＶＢＰ  ビット線プリチャージ電源線
ＳＥ，ＳＡＰ，ＳＡＮ  センスアンプ制御信号線
ＤＷＬ１，ＤＷＬ２，ＤＷＬ３，ＤＷＬ４  ダミーメモリセル用ワード線
ＤＰＬ１，ＤＰＬ２  ダミーメモリセル用プレート線
ＩＯＮ，ＩＯＴ  データ信号線
ＤＣＮ１，ＤＣＮ２，ＤＣＮ３，ＤＣＮ４  ダミーメモリセル内部節点電位補償制御信号線
ＶＤＣＮ１，ＶＤＣん２（審決注：「ＶＤＣＮ２」の誤記）　ダミーメモリセル内部節点電位線
ＧＮＤ  接地電位線
ＭＣ，ＭＣ１１，ＭＣ１２，ＭＣ２１，ＭＣ２２  強誘電体メモリセル
ＴＣ，ＴＣ１１  メモリセルトランジスタ
ＦＣ，ＦＣ１１  強誘電体キャパシタ
ＤＣ１，ＤＣ２  ダミーメモリセル
ＤＴＣ１１，ＤＴＣ１２，ＤＴＣ２１，ＤＴＣ２２，ＤＴＣ３１，ＤＴＣ３２，ＤＴＣ４１，ＤＴＣ４２ ダミーメモリセルトランジスタ
ＤＦＣ１１，ＤＦＣ１２，ＤＦＣ２１，ＤＦＣ２２，ＤＦＣ３１，ＤＦＣ３２，ＤＦＣ４１，ＤＦＣ４２  ダミーメモリセルキャパシタ
ＰＣ１，ＰＣ２  ビット線プリチャージ回路
ＳＡＭＰ１，ＳＡＭＰ２  センスアンプ回路
　
（２−２）ここにおいて、「【符号の説明】」の記載から、図１の「強誘電体メモリセルＭＣ１１」は、「強誘電体キャパシタＦＣ１１」と「メモリセルトランジスタＴＣ１１」から構成されていることは明らかである。
　また、「【図面の簡単な説明】」の「【図７】図１に示す強誘電体メモリ装置の動作の一例を示すタイミングチャートである。」という記載からみて、図７のタイミングチャートは、図１に記載された「メモリセルアレイ部」の動作時における各部位の電圧波形を示していることは明らかである。
　
（２−３）００６２段落の「また、上述した各実施形態では、リファレンス電圧を与える側のビット線に、まずＶ０を出力し、しかるのちにΔＶを加えるという方式をとっていたが、一方で、Ｖ０はリファレンス電圧を与える側のビット線に、ΔＶは選択されたメモリセル側のビット線から引くようにしてもよい。この場合の、動作を図７および図８に示す。図７および図８の動作において、上述の図２等のタイミングチャートと異なるところは、ΔＶをビット線ＢＬ１から引いている点である。具体的には、図７に示すように、プレート線ＤＰＬ２を待機時にハイレベル、活性時にロウレベルというように、図２における動作とは逆に動作することによって実現できる。」という記載から、図７に記載された実施形態においては、「リファレンス電圧発生回路ＤＣ１」が、データが読み出される側の「ビット線ＢＬ１」の電圧を引き下げる制御を行っていることは明らかである。
　また、００６２段落の「具体的には、図７に示すように、プレート線ＤＰＬ２を待機時にハイレベル、活性時にロウレベルというように、図２における動作とは逆に動作することによって実現できる。」という記載を勘案しつつ、００４７段落の「続いて、○４の期間において、ワード線ＤＷＬ４をハイレベルとし、さらにプレート線ＤＰＬ２もハイレベルとする。これにより、プレート線ＤＰＬ２とビット線／ＢＬ１とがキャパシタＤＦＣ４１を介して容量結合しているため、ビット線／ＢＬ１の電圧が少し上がり、　Ｖ／ＢＬ１＝Ｖ０＋ΔＶ　・・・（４）  となる。ΔＶの大きさは、（１）プレート線ＤＰＬ２のハイレベルを調節する、あるいは（２）キャパシタＤＦＣ４１の容量値を調節する、のいずれかの方法により、センスアンプの感度を上回るように設定しておく。ここでは、便宜上、ワード線ＷＬ１，ＤＷＬ２，ＤＷＬ４をシーケンシャルに活性化することとしたが、これらの活性化タイミングは相前後してもよく、特にその順番に限らなくてよい。」という記載をみると、図７に記載された実施形態においては、「リファレンス電圧発生回路ＤＣ１」は、「ビット線ＢＬ１」との容量結合によってデータが読み出される「ビット線ＢＬ１」の電圧を引き下げるための「ダミーメモリセルキャパシタＤＦＣ３１」を備えていることが明らかである。
　
（２−４）００４６段落の「次に、○２の期間で、ワード線およびプレート線ＰＬ１をハイレベルに上げ、メモリセルＭＣ１１からビット線ＢＬ１上にデータ出力する。」という記載、及び００４８段落の「この状態で、ビット線ＢＬ１，／ＢＬ１間に差電位が生じているので、○５の期間において、センスアンプ回路制御信号ＳＡＰ，ＳＡＮをそれぞれハイレベル、ロウレベルとすることにより、ビット線ＢＬ１，／ＢＬ１間電圧を差動増幅して、メモリセルからの読み出しデータの”０”／”１”ができる。」という記載から、図７に記載された実施形態においては、データ読み出し時に、「センスアンプ回路ＳＡＭＰ１」の動作前に、「プレート線ＰＬ１」を駆動電位に駆動して、「メモリセルＭＣ１１」のデータを「ビット線ＢＬ１」に読み出していることは明らかである。
　また、図１及び図７の記載から、図７に記載された実施形態においては、「リファレンス電圧発生回路ＤＣ１」により、「ダミーメモリセルキャパシタＤＦＣ３１」の「プレート線ＤＰＬ２」と接続されている側の端子の電位を、データの読み出し動作時において、「ハイレベル」から「ロウレベル」に引き下げていることが明らかである。
　
（２−５）以上を総合すると、引用例には以下の発明（以下「引用発明」という。）が記載されているものと認められる。 
　「強誘電体キャパシタＦＣ１１とメモリセルトランジスタＴＣ１１とからなる強誘電体メモリセルＭＣ１１が配列され、前記強誘電体メモリセルＭＣ１１を選択するワード線ＷＬ１、前記強誘電体メモリセルＭＣ１１の強誘電体キャパシタＦＣ１１の一端に駆動電圧を印加するためのプレート線ＰＬ１及び、前記強誘電体メモリセルＭＣ１１の前記強誘電体キャパシタＦＣ１１の他端からセルデータが読み出されるビット線ＢＬ１が配設されたメモリセルアレイと、
　前記強誘電体キャパシタＦＣ１１から前記ビット線ＢＬ１に読み出される信号を検知増幅するセンスアンプ回路ＳＡＭＰ１と、
　データが読み出される前記ビット線ＢＬ１の電圧を引き下げる制御を行うリファレンス電圧発生回路ＤＣ１とを備え、
　前記リファレンス電圧発生回路ＤＣ１は、前記ビット線ＢＬ１との容量結合により、データが読み出される前記ビット線ＢＬ１の電圧を引き下げるためのダミーメモリセルキャパシタＤＦＣ３１を有し、
　データ読み出し時において、前記センスアンプ回路ＳＡＭＰ１の動作前に、前記プレート線ＰＬ１を前記駆動電位に駆動して、前記メモリセルＭＣ１１のデータを前記ビット線ＢＬ１に読み出しつつ、前記リファレンス電圧発生回路ＤＣ１により、前記ダミーメモリセルキャパシタＤＦＣ３１のプレート線ＤＰＬ２と接続されている側の端子の電位を、データの読み出し動作時において、ハイレベルからロウレベルに引き下げる
ことを特徴とする強誘電体メモリ装置。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「強誘電体キャパシタＦＣ１１とメモリセルトランジスタＴＣ１１とからなる強誘電体メモリセルＭＣ１１が配列され、前記強誘電体メモリセルＭＣ１１を選択するワード線ＷＬ１、前記強誘電体メモリセルＭＣ１１の強誘電体キャパシタＦＣ１１の一端に駆動電圧を印加するためのプレート線ＰＬ１及び、前記強誘電体メモリセルＭＣ１１の前記強誘電体キャパシタＦＣ１１の他端からセルデータが読み出されるビット線ＢＬ１が配設されたメモリセルアレイ」が、補正発明の「強誘電体キャパシタとトランジスタとからなるメモリセルが配列され、前記メモリセルを選択するワード線、前記メモリセルの強誘電体キャパシタの一端に駆動電圧を印加するためのプレート線及び、前記メモリセルの強誘電体キャパシタの他端からセルデータが読み出されるビット線が配設されたメモリセルアレイ」に相当することは明らかである。
　
（３−２）引用発明の「前記強誘電体キャパシタＦＣ１１から前記ビット線ＢＬ１に読み出される信号を検知増幅するセンスアンプ回路ＳＡＭＰ１」は、補正発明の「前記強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路」に相当し、引用発明の「データが読み出される前記ビット線ＢＬ１の電圧を引き下げる制御を行うリファレンス電圧発生回路ＤＣ１」は、補正発明の「前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路」に相当する。
　また、引用発明の「ダミーメモリセルキャパシタＤＦＣ３１」は、補正発明の「キャパシタ」に相当し、補正発明の「前記リファレンス電圧発生回路ＤＣ１は、前記ビット線ＢＬ１との容量結合により、データが読み出される前記ビット線ＢＬ１の電圧を引き下げるためのダミーメモリセルキャパシタＤＦＣ３１を有し」という構成は、補正発明の「前記ビット線電圧制御回路は、ビット線との容量結合によりビット線の電圧を引き下げるための少なくとも一つのキャパシタを有し」という構成に相当することは明らかである。
　
（３−３）引用発明の「前記ダミーメモリセルキャパシタＤＦＣ３１のプレート線ＤＰＬ２と接続されている側の端子」は、補正発明の「前記キャパシタの一端」に相当する。
　また、引用発明の「ハイレベル」及び「ロウレベル」と、補正発明の「前記ビット線の振幅電圧のＨｉｇｈ側の電位」及び「前記ビット線の振幅電圧の」「Ｌｏｗ側の電位」とは、各々高電圧及び低電圧である点で一致することは明らかである。
　したがって、引用発明の「データ読み出し時において、前記センスアンプ回路ＳＡＭＰ１の動作前に、前記プレート線ＰＬ１を前記駆動電位に駆動して、前記メモリセルＭＣ１１のデータを前記ビット線ＢＬ１に読み出しつつ、前記リファレンス電圧発生回路ＤＣ１により、前記ダミーメモリセルキャパシタＤＦＣ３１のプレート線ＤＰＬ２と接続されている側の端子の電位を、データの読み出し動作時において、ハイレベルからロウレベルに引き下げる」という構成は、補正発明の「データ読み出し時前記センスアンプ回路の動作前に、前記プレート線を前記駆動電位に駆動して前記メモリセルのデータを前記ビット線に読み出しつつ、前記ビット線電圧制御回路により、前記キャパシタの一端を、前記動作時において、前記ビット線の振幅電圧のＨｉｇｈ側の電位からＬｏｗ側の電位に引き下げる」という構成に対応しており、両者は「データ読み出し時前記センスアンプ回路の動作前に、前記プレート線を前記駆動電位に駆動して前記メモリセルのデータを前記ビット線に読み出しつつ、前記ビット線電圧制御回路により、前記キャパシタの一端を、前記動作時において、高電圧から低電圧に引き下げる」構成である点で一致する。
　また、引用発明の「強誘電体メモリ装置」が、補正発明の「半導体記憶装置。」に相当することは、当業者にとって自明である。
　
（３−４）以上のことを踏まえると、補正発明と引用発明とは、
　「強誘電体キャパシタとトランジスタとからなるメモリセルが配列され、前記メモリセルを選択するワード線、前記メモリセルの強誘電体キャパシタの一端に駆動電圧を印加するためのプレート線及び、前記メモリセルの強誘電体キャパシタの他端からセルデータが読み出されるビット線が配設されたメモリセルアレイと、
　前記強誘電体キャパシタから前記ビット線に読み出される信号を検知増幅するセンスアンプ回路と、
　前記ビット線の電圧を引き下げる制御を行うビット線電圧制御回路と
を備え、
　前記ビット線電圧制御回路は、ビット線との容量結合によりビット線の電圧を引き下げるための少なくとも一つのキャパシタを有し、
　データ読み出し時前記センスアンプ回路の動作前に、前記プレート線を前記駆動電位に駆動して前記メモリセルのデータを前記ビット線に読み出しつつ、前記ビット線電圧制御回路により、前記キャパシタの一端を、前記動作時において、高電圧から低電圧に引き下げる
ことを特徴とする半導体記憶装置。」
　
　である点で一致し、以下の点で相違する。
　
（相違点）
　「高電圧」及び「低電圧」が、補正発明では「前記ビット線の振幅電圧のＨｉｇｈ側の電位」及び「前記ビット線の振幅電圧の」「Ｌｏｗ側の電位」であるのに対して、引用発明では「ハイレベル」及び「ロウレベル」である点。
　
（４）相違点についての当審の判断
（４−１）引用例においては、「プレート線ＤＰＬ２」の電圧及び「ビット線ＢＬ１」の電圧をはじめとする各部位の電圧に関して、高電圧及び低電圧が、各々「ハイレベル」及び「ロウレベル」と記述されている。
　そして、引用例の「なお、後述する他の図における動作タイミングチャートにおいて、特にことわりのない限り、ハイレベル”Ｈ”に相当するレベルは、メモリ装置外部から供給される電源電圧、またはメモリ装置内部に設けた電圧発生回路で発生される電圧のいずれかとし、ロウレベル”Ｌ”に相当するレベルは接地電圧とする。」（０００７段落）という記載を勘案すると、「プレート線ＤＰＬ２」及び「ビット線ＢＬ１」は、「ハイレベル」が「メモリ装置外部から供給される電源電圧、またはメモリ装置内部に設けた電圧発生回路で発生される電圧のいずれか」であり、「ロウレベル」が「接地電圧」であることが明らかである。
　
　したがって、「ビット線ＢＬ１」の「ロウレベル」及び「プレート線ＤＰＬ２」の「ロウレベル」は、共に「接地電圧」であって相等しいから、「ビット線ＢＬ１」及び「プレート線ＤＰＬ２」の「ハイレベル」の電圧について以下に検討する。
　
（４−２）まず、「ビット線ＢＬ１」の「ハイレベル」の電圧について検討すると、一般に、半導体メモリ装置を実現するに当たり、ビット線の「ハイレベル」の電圧、すなわち、ビット線の振幅電圧のＨｉｇｈ側の電圧をほぼ電源電圧（通常「Ｖｄｄ」、「Ｖｃｃ」等と記述される。）とすることは、例えば、本願の出願前に日本国内において頒布された以下の周知文献１及び２に記載されているように、当業者における慣用技術である。
　
（周知文献１：特開平１０−４０６８８号公報）
　「【０００７】動作について図２１および図２２を参照しながら説明する。まず、ビット線プリチャージ信号ＢＰによってビット線ＢＬと／ＢＬは論理電圧“Ｌ”にプリチャージされている。このとき、強誘電体キャパシタＣ２１およびＣ２２の初期状態は図２２の点Ｈ２１１と点Ｌ２１１である。時間ｔ２１１でビット線ＢＬと／ＢＬをフローティング状態とし、時間ｔ２１２でワード線ＷＬを論理電圧“Ｈ”、時間ｔ２１３でセルプレート信号ＣＰを論理電圧“Ｈ”とする。ここでは、ワード線ＷＬの論理電圧“Ｈ”の電位レベルは電源電圧ＶＣＣ以上に昇圧した電圧である。このとき、強誘電体キャパシタＣ２１およびＣ２２の両電極に電界がかかり強誘電体キャパシタとビット線容量の容量比で決まる電位がビット線ＢＬと／ＢＬに読み出される。強誘電体キャパシタＣ２１およびＣ２２の状態は図２２の点Ｈ２１３と点Ｌ２１３である。時間ｔ２１４でセンスアンプ制御信号ＳＡＥを論理電圧“Ｈ”としセンスアンプを作動させる。
これによって、ビット線に読み出された電位が電源電圧ＶＤＤと接地電圧ＶＳＳまでに増幅される。
　
（周知文献２：特開平１１−２６００６６号公報）
　「【００２７】
時刻ｔ４　において、準安定正帰還(metastable positive-feedback)検知増幅器はオンとなり線ＢＬとＢＬ（バー）は蓄積データを示す相補的論理レベル（Ｖｃｃと接地）に発散する。
　
　したがって、引用発明において、「ビット線ＢＬ１」の「ハイレベル」を電源電圧とすることは、当業者が適宜なし得たことである。
　
（４−３）次に、「プレート線ＤＰＬ２」の「ハイレベル」の電圧について検討すると、引用発明において、「プレート線ＤＰＬ２」を「ハイレベル」から「ロウレベル」まで変化させる理由は、ビット線の電圧を一時的に低下させるためであることは、引用例の「また、上述した各実施形態では、リファレンス電圧を与える側のビット線に、まずＶ０を出力し、しかるのちにΔＶを加えるという方式をとっていたが、一方で、Ｖ０はリファレンス電圧を与える側のビット線に、ΔＶは選択されたメモリセル側のビット線から引くようにしてもよい。」（００６２段落）という記載等から明らかであるが、電圧をどの程度低下させるかは、引用例の「ΔＶの大きさは、（１）プレート線ＤＰＬ２のハイレベルを調節する、あるいは（２）キャパシタＤＦＣ４１の容量値を調節する、のいずれかの方法により、センスアンプの感度を上回るように設定しておく。」（００４７段落）という記載からみて、「プレート線ＤＰＬ２」の「ハイレベル」の電圧、又は「ダミーメモリセルキャパシタＤＦＣ３１」の容量のいずれかを調節することにより、変更可能であることが明らかである。
　
　そして、「プレート線ＤＰＬ２」の「ハイレベル」の電圧を調節するためには、メモリ回路内に何らかの昇圧回路又は降圧回路を設ける必要があるところ、そのような回路を設けることは、スペース及び消費電力の両面で不利であることが当業者における技術常識であるから、引用発明において、「ビット線ＢＬ１」の電圧を所望の量だけ低下させるに当たり、わざわざ昇圧回路又は降圧回路を設けることなく、「プレート線ＤＰＬ２」の「ハイレベル」の電圧を電源電圧とし、「ダミーメモリセルキャパシタＤＦＣ３１」の容量を調節することにより所望の電圧低下量を得るようにすることは、当業者であれば容易に想到し得たことである。
　
（４−４）以上検討したとおりであるから、引用発明において、「ビット線ＢＬ１」及び「プレート線ＤＰＬ２」の「ハイレベル」を電源電圧とするとともに、「ビット線ＢＬ１」及び「プレート線ＤＰＬ２」の「ロウレベル」を接地電圧とすることは当業者が容易に想到し得たことである。
　そして、引用発明において、「ビット線ＢＬ１」及び「プレート線ＤＰＬ２」の「ハイレベル」を電源電圧とするとともに、「ビット線ＢＬ１」及び「プレート線ＤＰＬ２」の「ロウレベル」を接地電圧とすれば、本願発明のように、「前記キャパシタの一端を、前記動作時において、前記ビット線の振幅電圧のＨｉｇｈ側の電位からＬｏｗ側の電位に引き下げる」構成となることは当業者にとって自明であるから、引用発明において、「ビット線ＢＬ１」及び「プレート線ＤＰＬ２」の「ハイレベル」を電源電圧とするとともに、「ビット線ＢＬ１」及び「プレート線ＤＰＬ２」の「ロウレベル」を接地電圧とすることが当業者が容易に想到し得たことであることと同様に、引用発明において、補正発明のように「データ読み出し時において、前記センスアンプ回路ＳＡＭＰ１の動作前に、前記プレート線ＰＬ１を前記駆動電位に駆動して、前記メモリセルＭＣ１１のデータを前記ビット線ＢＬ１に読み出しつつ、前記リファレンス電圧発生回路ＤＣ１により、ハイレベルであった前記ダミーメモリセルキャパシタＤＦＣ３１が接続されているプレート線ＤＰＬ２を、前記センスアンプ回路ＳＡＭＰ１が動作する時点ではロウレベルとなるように引き下げる」構成とすることは、当業者が容易に想到し得たことである。
　
　したがって、補正発明と補正発明との相違点は、周知技術を勘案することにより、当業者が容易に想到し得た範囲に含まれる程度のものであるから、補正発明は、周知技術を勘案することにより引用発明に基づいて当業者が容易に発明をすることができたものである。
　
　以上のとおりであるから、補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定についてのむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　平成２０年６月３０日付けの手続補正は上記のとおり却下されたので、本願の請求項１〜６に係る発明は、平成１９年１２月１７日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜６に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．の「（補正前）」の箇所に記載したとおりのものである。 
　一方、本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平１１−１６３７７号公報（引用例）には、上記第２．（２）に記載したとおりの事項、及び発明（引用発明）が記載されているものと認められる。 
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．（４）において検討したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。 
　したがって、本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。