【事件の表示】
　平成１１年特許願第２６６０８５号「不揮発性半導体記憶装置」拒絶査定不服審判事件〔平成１３年　４月　６日出願公開、特開２００１−　９３２８８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１１年９月２０日の出願であって、平成１８年１２月１８日付けで手続補正がなされ、平成１９年２月２６日付けで拒絶査定がなされ、これに対し、同年４月５日に拒絶査定不服審判が請求されるとともに、同年５月７日付けで手続補正がなされ、その後当審において、平成２１年６月１８日付けで審尋がなされ、同年８月２４日に回答書が提出されたものである。 
 　 
 第２　平成１９年５月７日付けの手続補正について 
　
［補正却下の決定の結論］ 
　平成１９年５月７日付けの手続補正（以下「本件補正」という。）を却下する。
　
［理由］ 
１　本件補正の内容 
　本件補正は、補正前の特許請求の範囲の請求項１〜１２を、補正後の特許請求の範囲の請求項１〜１１と補正するとともに、発明の詳細な説明についての補正を行うものであり、補正前後の請求項１１は、以下のとおりである。
　 
（１）補正前の請求項１１ 
　「【請求項１１】　ビット線及びワード線に接続され、閾値電圧の低い方から高い方へ順に異なる閾値電圧を有するデータの状態“０”、状態“１”、状態“２”、状態“３”、のうち１つを記憶する記憶素子と、
　前記ビット線に接続され、前記記憶素子から読み出されたデータを記憶するデータ記憶回路と、
　前記ビット線及び前記ワード線の電位を制御するとともに、前記データ記憶回路の動作を制御する制御回路とを有し、
　前記制御回路は、
　第１の読み出し動作において、前記記憶素子のデータが状態“１”以下であるか、状態“２”以上であるかの１回の読み出し動作を行い、状態“１”以下である場合、第１の論理レベルを前記データ記憶回路に記憶させ、状態“２”以上である場合、第２の論理レベルを前記データ記憶回路に記憶させ、
　第２の読み出し動作において、前記記憶素子のデータが状態“２”以下であるか、状態“３”であるかの読み出し動作と、前記記憶素子のデータが状態“０”であるか、状態“１”以上であるかの２回の読み出し動作を行い、状態“０”又は状態“３”の場合、第１の論理レベルを前記データ記憶回路に記憶させ、状態“２”又は状態“３”の場合、第２の論理レベルを前記データ記憶回路に記憶させることを特徴とする不揮発性半導体記憶装置。」
　
（２）補正後の請求項１１ 
 「【請求項１１】　ビット線及びワード線に接続され、閾値電圧の低い方から高い方へ順に異なる閾値電圧を有するデータの状態“０”、状態“１”、状態“２”、状態“３”のうち１つを２ビットにより記憶し、前記２ビットのうち、１ビットを第１ページとし、他の１ビットを第２ページとする記憶素子と、
　前記ビット線に接続され、前記記憶素子から読み出されたデータを記憶するデータ記憶回路と、
　前記ビット線及び前記ワード線の電位を制御するとともに、前記データ記憶回路の動作を制御する制御回路とを有し、
　前記制御回路は、
　前記第１ページの読み出し動作において、前記記憶素子のデータが状態“１”以下であるか、状態“２”以上であるかの１回の読み出し動作を行い、状態“２”以上である場合、第１の論理レベルを前記データ記憶回路に記憶させ、状態“１”以下である場合、第２の論理レベルを前記データ記憶回路に記憶させ、
　前記第２ページの読み出し動作において、前記記憶素子のデータが状態“２”以下であるか、状態“３”であるかの読み出し動作と、前記記憶素子のデータが状態“０”であるか、状態“１”以上であるかの２回の読み出し動作を行い、状態“０”又は状態“３”の場合、第２の論理レベルを前記データ記憶回路に記憶させ、状態“２”又は状態“３”の場合、第１の論理レベルを前記データ記憶回路に記憶させることを特徴とする不揮発性半導体記憶装置。」
　
２　補正事項の整理 
　本件補正のうち、補正前の請求項１１についての補正事項を整理すると、以下のとおりである。
　
（１）補正事項１ 
　補正前の請求項１１の「閾値電圧の低い方から高い方へ順に異なる閾値電圧を有するデータの状態“０”、状態“１”、状態“２”、状態“３”、のうち１つを記憶する記憶素子」を、補正後の請求項１１の「閾値電圧の低い方から高い方へ順に異なる閾値電圧を有するデータの状態“０”、状態“１”、状態“２”、状態“３”のうち１つを２ビットにより記憶し、前記２ビットのうち、１ビットを第１ページとし、他の１ビットを第２ページとする記憶素子」と補正すること。 
　
（２）補正事項２ 
　補正前の請求項１１の「第１の読み出し動作において、」を、補正後の請求項１１の「前記第１ページの読み出し動作において、」と補正すること。
　
（３）補正事項３
　補正前の請求項１１の「状態“１”以下である場合、第１の論理レベルを前記データ記憶回路に記憶させ、状態“２”以上である場合、第２の論理レベルを前記データ記憶回路に記憶させ」を、補正後の請求項１１の「状態“２”以上である場合、第１の論理レベルを前記データ記憶回路に記憶させ、状態“１”以下である場合、第２の論理レベルを前記データ記憶回路に記憶させ」と補正すること。 
　
（４）補正事項４
　補正前の請求項１１の「第２の読み出し動作において、」を、補正後の請求項１１の「前記第２ページの読み出し動作において、」と補正すること。
　
（５）補正事項５
　補正前の請求項１１の「状態“０”又は状態“３”の場合、第１の論理レベルを前記データ記憶回路に記憶させ、状態“２”又は状態“３”の場合、第２の論理レベルを前記データ記憶回路に記憶させる」を、補正後の請求項１１の「状態“０”又は状態“３”の場合、第２の論理レベルを前記データ記憶回路に記憶させ、状態“２”又は状態“３”の場合、第１の論理レベルを前記データ記憶回路に記憶させる」と補正すること。 
　
３　補正の目的の適否について 
（１）補正事項１について検討すると、この補正は、「記憶素子」が「データ状態」を記憶する構成に関して、補正前には「閾値電圧の低い方から高い方へ順に異なる閾値電圧を有するデータの状態“０”、状態“１”、状態“２”、状態“３”、のうち１つを記憶する」構成であったものを、補正後の「閾値電圧の低い方から高い方へ順に異なる閾値電圧を有するデータの状態“０”、状態“１”、状態“２”、状態“３”のうち１つを２ビットにより記憶し、前記２ビットのうち、１ビットを第１ページとし、他の１ビットを第２ページとする」構成に補正するものであり、補正前の請求項１１の「記憶素子」に対して「データの状態“０”、状態“１”、状態“２”、状態“３”」をどのようにして記憶するかについての技術的限定を加えるものであるから、この補正は、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 
　
（２）補正事項２について検討すると、この補正は、補正前の請求項１１の「第１の読み出し動作」を補正後の請求項１１の「前記第１ページの読み出し動作」として、補正前の請求項１１の「第１の読み出し動作」の態様を限定するものであるから、この補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 
　
（３）補正事項３について検討すると、この補正は、「状態“１”以下である場合」と「状態“２”以上である場合」のそれぞれについて、「データ記憶回路に記憶させる」論理レベルを、補正前の請求項１１の「第１の論理レベル」と「第２の論理レベル」であったものを、補正後の請求項１１の「第２の論理レベル」と「第１の論理レベル」と補正するものであり、この補正は、特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当する。
　
（４）補正事項４について検討すると、この補正は、補正前の請求項１１の「第２の読み出し動作」を補正後の請求項１１の「前記第２ページの読み出し動作」として、補正前の請求項１１の「第２の読み出し動作」に対して技術的限定を加えるものであるから、この補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 
　
（５）補正事項５について検討すると、この補正は、「状態“０”又は状態“３”の場合」と「状態“２”又は状態“３”の場合」のそれぞれについて、「データ記憶回路に記憶させる」論理レベルを、補正前の請求項１１の「第１の論理レベル」と「第２の論理レベル」であったものを、補正後の請求項１１の「第２の論理レベル」と「第１の論理レベル」と補正するものであり、特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当する。
　
（６）したがって、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものである。
　よって、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否かにつき、さらに検討を進める。
　
４　独立特許要件の検討 
４−１　補正後の発明 
　補正後の請求項１１に係る発明（以下「補正発明」という。）は、平成１９年５月７日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１１に記載された事項により特定される以下のとおりのものと認める。
　
 「【請求項１１】　ビット線及びワード線に接続され、閾値電圧の低い方から高い方へ順に異なる閾値電圧を有するデータの状態“０”、状態“１”、状態“２”、状態“３”のうち１つを２ビットにより記憶し、前記２ビットのうち、１ビットを第１ページとし、他の１ビットを第２ページとする記憶素子と、
　前記ビット線に接続され、前記記憶素子から読み出されたデータを記憶するデータ記憶回路と、
　前記ビット線及び前記ワード線の電位を制御するとともに、前記データ記憶回路の動作を制御する制御回路とを有し、
　前記制御回路は、
　前記第１ページの読み出し動作において、前記記憶素子のデータが状態“１”以下であるか、状態“２”以上であるかの１回の読み出し動作を行い、状態“２”以上である場合、第１の論理レベルを前記データ記憶回路に記憶させ、状態“１”以下である場合、第２の論理レベルを前記データ記憶回路に記憶させ、
　前記第２ページの読み出し動作において、前記記憶素子のデータが状態“２”以下であるか、状態“３”であるかの読み出し動作と、前記記憶素子のデータが状態“０”であるか、状態“１”以上であるかの２回の読み出し動作を行い、状態“０”又は状態“３”の場合、第２の論理レベルを前記データ記憶回路に記憶させ、状態“１”又は状態“２”の場合、第１の論理レベルを前記データ記憶回路に記憶させることを特徴とする不揮発性半導体記憶装置。」
　
　なお、請求項１１の「状態“０”又は状態“３”の場合、第２の論理レベルを前記データ記憶回路に記憶させ、状態“２”又は状態“３”の場合、第１の論理レベルを前記データ記憶回路に記憶させる」の記載における「状態“２”又は状態“３”」は、発明の詳細な説明の【０１０７】段落の「次に、これらのビット線の電位を第１のラッチ回路ＬＡＴ（Ａ）に読み込むと、図２１（ｂ）に示すように、メモリセルのデータが状態“０”、状態“３”であるとローレベル、状態“１”、状態“２”であるとハイレベルになる。」の記載からみて、「状態“１”又は状態“２”」の明らかな誤記と認めて訂正した。
　
４−２　引用例に記載された発明　
４−２−１　引用例１：特開平９−２５１７８５号公報
（１）原査定の拒絶の理由に引用された特開平９−２５１７８５号公報（平成９年９月２２日出願公開、以下「引用例１」という。）には、図１〜２及び図１１〜１５と共に、次の記載がある。
　
イ　「【００２７】＜実施の形態１＞図１は、この発明の第１の実施の形態に係る多値記憶ＮＡＮＤ型ＥＥＰＲＯＭの構成を示す構成図である。
　【００２８】図１に示すように、第１の実施の形態に係る多値記憶ＮＡＮＤ型ＥＥＰＲＯＭは、オープンビット型と呼ばれる構成を有している。
オープンビット型の多値記憶ＮＡＮＤ型ＥＥＰＲＯＭは、メモリセルがマトリクス状に配置されて構成されるメモリセルアレイ１Ａ、１Ｂそれぞれに対して設けられたロウ系回路２Ａ、２Ｂと、メモリセルアレイ１Ａ、１Ｂそれぞれで共通に使用されるカラム系回路３
＊＊
とを有している。
　【００２９】
ロウ系回路２Ａ、２Ｂには、アドレス入力回路（アドレスバッファ）４から出力されたアドレス信号を受け、受けたアドレス信号に基いて、メモリセルアレイのロウを選択するロウデコーダと、ロウデコーダの出力に基いて、メモリセルアレイのワード線を駆動するワード線駆動回路が含まれている。ＮＡＮＤ型ＥＥＰＲＯＭの場合、ワード線は、選択ゲートＳＧ（ＳＧＡ、ＳＧＢ）および制御ゲートＣＧ（ＣＧＡ、ＣＧＢ）を指す。そして、ワード線駆動回路は、制御ゲート／選択ゲート駆動回路と読み替えられる。
　
ロ　「【００３０】また、メモリセルアレイ１Ａ、１Ｂそれぞれで共通に使用されるカラム系回路３＊＊には、アドレスバッファ４から出力されたアドレス信号を受け、受けたアドレス信号に基いて、メモリセルアレイのカラムを選択するカラムデコーダと、カラムデコーダの出力に基いて、メモリセルアレイのカラムを選択するカラム選択線を駆動するカラム選択線駆動回路とが含まれている。
　【００３１】
さらに、カラム系回路３
＊＊
には、メモリセルへの書き込みデータを一時的に保持したり、メモリセルのデータを読み出したりするためのデータ回路（ビット線制御回路）が含まれている。
　【００３２】ビット線制御回路は、データ入出力線ＩＯを介して、データ入出力回路（データ入出力バッファ）５に接続されている。また、ビット線制御回路は、ビット線ＢＬａを介して、メモリセルアレイ１Ａのメモリセルに、ビット線ＢＬｂを介して、メモリセルアレイ１Ｂのメモリセルにそれぞれ接続されている。
　【００３３】ビット線制御回路は、データを書き込むとき、書き込みデータを、データ入出力バッファ５から受け、受けた書き込みデータをメモリセルへ入力する。また、ビット線制御回路は、データを読み出すとき、読み出しデータを、メモリセルから受け、受けた読み出しデータをデータ入出力バッファ５へ出力する。
　【００３４】データ入出力バッファ５は、データ入出力制御を行うもので、ＥＥＰＲＯＭの外部から入力された書き込みデータをメモリコアへ導いたり、メモリコアから読み出された読み出しデータを、ＥＥＰＲＯＭの外部へ出力したりする。」
　
ハ　「【００３６】図２は、図１に示すメモリセルアレイ、およびカラム系回路の構成を示す構成図である。図３は、図２に示すメモリセルからデータを読み出すときを示す図で、（ａ）図は電圧の入力状態を示す図、（ｂ）図は電圧の入力波形と、ビット線に現れる出力波形とを示す図である。
　【００３７】
図２に示すように、メモリセルアレイ１Ａ、１Ｂにはそれぞれ、メモリセルＭＣがマトリクス状に配置されている。
　【００３８】また、カラム系回路３＊＊には、ｍ個のデータ回路（ビット線制御回路）６＊＊が含まれている。
ビット線制御回路６
＊＊
は、１本のビット線ＢＬａ、および１本のビット線ＢＬｂに接続されている。
　【００３９】また、図３（ａ）に示すように、ＮＡＮＤ型ＥＥＰＲＯＭでは、１つのセルＭＣには、互いに直列に接続された複数のメモリセルトランジスタＭ１〜Ｍ４が含まれ、ＮＡＮＤ型のセルＭＣを構成している。セルＭＣの一端は、選択トランジスタＳ１を介してビット線ＢＬに接続され、その他端は、選択トランジスタＳ２を介して、ソース線ＶＳに接続される。制御ゲートＣＧを共有するメモリセルトランジスタＭのグループは、“ページ”と呼ばれる単位を形成する。データの書き込みおよび読み出しは、“ページ”で同時に行われる。また、４本の制御ゲートＣＧ１〜ＣＧ４に接続されるメモリセルトランジスタＭのグループは、“ブロック”と呼ばれる単位を形成する。“ページ”、および“ブロック”はそれぞれ、制御ゲート／選択ゲート駆動回路によって選択される。
　【００４０】メモリセルトランジスタＭは、多値のデータは、しきい値のレベルにより記憶する。そして、この発明に係る装置では、しきい値のレベルを、図３（ａ）および（ｂ）に示されるようにして読み出す。ここでは制御ゲートＣＧ２を有するメモリセルトランジスタＭ２が選択されている。図３（ａ）に見られるように電圧を各部に印加し、ビット線ＢＬはフローティングにする。ビット線ＢＬを前もって０Ｖにリセットしておくと、ビット線ＢＬは共通ソース線ＶｓによってＮＡＮＤセルを通して充電される。この充電されたビット線ＢＬの電位が選択されたメモリセルＭ２のしきい値によって決まるように、各選択ゲート、制御ゲート電圧は制御される。」
　
ニ　「【００７９】＜実施の形態２＞次に、この発明の第２の実施の形態に係る多値記憶ＮＡＮＤ型ＥＥＰＲＯＭを説明する。
　【００８０】第１の実施の形態に係るＥＥＰＲＯＭは、多値のデータの数を、３値とした例を説明したが、第２の実施の形態に係るＥＥＰＲＯＭ以降は、多値のデータの数を４値とした例を説明する。
　【００８１】
なお、第２の実施の形態に係るＥＥＰＲＯＭは、図１、図２に示した構成と同様な構成を持つ。
　【００８２】図１１は、４値記憶のときのメモリセルトランジスタのしきい値分布を示す図である。
　【００８３】
ＥＥＰＲＯＭを４値記憶式とするときには、１つのメモリセルトランジスタＭに、４つの書き込み状態を設ける。４つの書き込み状態はそれぞれ、メモリセルトランジスタＭのしきい値電圧により、互いに区別される。
　【００８４】図１１に示すように、電源電圧ＶＣＣが３ＶであるＥＥＰＲＯＭでは、データ“０”の状態は、データ消去後の状態と同じとし、例えば負のしきい値を持たせる。また、データ“１”の状態には、例えば０．５Ｖから０．８Ｖの間のしきい値を持たせる。データ“２”の状態には、例えば１．５Ｖから１．８Ｖの間のしきい値を持たせる。データ“３”の状態には、例えば２．５Ｖから２．８Ｖの間のしきい値を持たせる。
　【００８５】
メモリセルトランジスタＭからデータを読み出すときには、制御ゲートＣＧに、３つの読み出し電圧ＶＣＧ２Ｒ、ＶＣＧ３Ｒ、ＶＣＧ１Ｒの順で印加する。
　【００８６】
まず、制御ゲートＣＧに、読み出し電圧ＶＣＧ２Ｒを印加する。これにより、メモリセルトランジスタＭが「ＯＮ」するか「ＯＦＦ」するかで、記憶されているデータが「“０”、“１”」か、「“２”、“３”」かが検出される。続けて、読み出し電圧ＶＣＧ３Ｒを印加すると、記憶されているデータが「“２”」か、「“３”」かが検出され、さらに、読み出し電圧ＶＣＧ１Ｒを印加すると、データが「“０”」か、「“１”」かが検出される。読み出し電圧ＶＣＧ１Ｒ、ＶＣＧ２Ｒ、ＶＣＧ３Ｒの一つの例は、それぞれ０Ｖ、１Ｖ、２Ｖである。」
　
ホ　「【００８８】
図１２は、この発明の第２の実施の形態に係るＥＥＰＲＯＭが有するデータ回路の回路図である。図１２に示すデータ回路は、４値記憶を例に構成されている。
　【００８９】図１２に示すように、ｎチャネルＭＯＳトランジスタＱｎ２１、Ｑｎ２２、Ｑｎ２３とｐチャネルＭＯＳトランジスタＱｐ９、Ｑｐ１０、Ｑｐ１１により構成されるフリップ・フロップＦＦ１と、ｎチャネルＭＯＳトランジスタＱｎ２９、Ｑｎ３０、Ｑｎ３１とｐチャネルＭＯＳトランジスタＱｐ１６、Ｑｐ１７、Ｑｐ１８により構成されるＦＦ２とには、書き込み／読み出しデータがラッチされる。また、これらはセンスアンプとしても動作する。
　【００９０】フリップ・フロップＦＦ１、ＦＦ２は、「“０”書き込みをするか、“１”書き込みをするか、“２”書き込みをするか、“３”書き込みをするか」を書き込みデータ情報としてラッチし、メモリセルが「“０”の情報を保持しているか、“１”の情報を保持しているか、“２”の情報を保持しているか、“３”の情報を保持しているか」を読み出しデータ情報としてセンスしラッチする。
　【００９１】データ入出力線ＩＯＡ、ＩＯＢとフリップ・フロップＦＦ１は、ｎチャネルＭＯＳトランジスタＱｎ２８、Ｑｎ２７を介して接続される。データ入出力線ＩＯＣ、ＩＯＤとフリップ・フロップＦＦ２は、ｎチャネルＭＯＳトランジスタＱｎ３５、Ｑｎ３６を介して接続される。データ入出力線ＩＯＡ、ＩＯＢ、ＩＯＣ、ＩＯＤは、図１に示したデータ入出力バッファ５にも接続される。
　【００９２】ｎチャネルＭＯＳトランジスタＱｎ２７、Ｑｎ２８、Ｑｎ３５、Ｑｎ３６のゲートは、ＮＡＮＤ論理回路Ｇ２とインバータＩ４で構成されるカラムアドレスデコーダの出力に接続される。ｎチャネルＭＯＳトランジスタＱｎ２６、Ｑｎ３４は、それぞれフリップ・フロップＦＦ１、ＦＦ２を信号ＥＣＨ１、ＥＣＨ２が“Ｈ”となってイコライズする。ｎチャネルＭＯＳトランジスタＱｎ２４、Ｑｎ３２は、フリップ・フロップＦＦ１、ＦＦ２とＭＯＳキャパシタＱｄ１の接続を制御する。ｎチャネルＭＯＳトランジスタＱｎ２５、Ｑｎ３３は、フリップ・フロップＦＦ１、ＦＦ２とＭＯＳキャパシタＱｄ２の接続を制御する。
　【００９３】ｐチャネルＭＯＳトランジスタＱｐ１２、Ｑｐ１３で構成される回路は、活性化信号ＶＲＦＹＢＡによって、フリップ・フロップＦＦ１のデータに応じて、ＭＯＳキャパシタＱｄ１のゲート電圧を変更する。ｐチャネルＭＯＳトランジスタＱｐ１４、Ｑｐ１５で構成される回路は、活性化信号ＶＲＦＹＢＢによって、フリップ・フロップＦＦ１のデータに応じて、ＭＯＳキャパシタＱｄ２のゲート電圧を変更する。ｎチャネルＭＯＳトランジスタＱｎ１、Ｑｎ２で構成される回路は、活性化信号ＶＲＦＹＢＡ１によって、フリップ・フロップＦＦ２のデータに応じて、ＭＯＳキャパシタＱｄ１のゲート電圧を変更する。ｎチャネルＭＯＳトランジスタＱｎ３、Ｑｎ４で構成される回路は、活性化信号ＶＲＦＹＢＢ１によって、フリップ・フロップＦＦ２のデータに応じて、ＭＯＳキャパシタＱｄ２のゲート電圧を変更する。
　【００９４】ＭＯＳキャパシタＱｄ１、Ｑｄ２は、ディプリーション型ｎチャネルＭＯＳトランジスタで構成され、ビット線容量より十分小さくされる。ｎチャネルＭＯＳトランジスタＱｎ３７は、信号ＰＲＥＡによってＭＯＳキャパシタＱｄ１を電圧ＶＡに充電する。ｎチャネルＭＯＳトランジスタＱｎ３８は、信号ＰＲＥＢによってＭＯＳキャパシタＱｄ２を電圧ＶＢに充電する。ｎチャネルＭＯＳトランジスタＱｎ３９、Ｑｎ４０は、信号ＢＬＣＡ、ＢＬＣＢによって、データ回路３とビット線ＢＬａ、ＢＬｂの接続をそれぞれ制御する。ｎチャネルＭＯＳトランジスタＱｎ３７、Ｑｎ３８で構成される回路はビット線電圧制御回路を兼ねる。ｐチャネルＭＯＳトランジスタＱｐ１２、Ｑｐ１３で構成される回路、ｐチャネルＭＯＳトランジスタＱｐ１４、Ｑｐ１５で構成される回路、ｎチャネルＭＯＳ　トランジスタＱｎ１、Ｑｎ２で構成される回路、およびｎチャネルＭＯＳ　トランジスタＱｎ３、Ｑｎ４で構成される回路は、ビット線電圧制御回路でもある。
また、フリップフロップＦＦ２とｎチャネルＭＯＳトランジスタＱｎ３２、Ｑｎ３３で構成される回路もビット線電圧制御回路を兼ねる
　【００９５】次に、このように構成されたＥＥＰＲＯＭの動作を、動作波形図に従って説明する。以下では制御ゲートＣＧ２Ａが選択されている場合を示す。
　【００９６】＜読み出し動作＞図１３は、読み出し動作を示す動作波形図である。
　【００９７】図１３に示すように、まず、時刻ｔ１Ｒに、電圧ＶＡ、ＶＢがそれぞれ１．８Ｖ、１．５Ｖとなって、ビット線ＢＬａ、ＢＬｂはそれぞれ１．８Ｖ、１．５Ｖになる。信号ＢＬＣＡ、ＢＬＣＢが“Ｌ”となって、ビット線ＢＬａとＭＯＳキャパシタＱｄ１、ビット線ＢＬｂとＭＯＳキャパシタＱｄ２は切り離され、ビット線ＢＬａ、ＢＬｂはフローティングとなる。信号ＰＲＥＡ、ＰＲＥＢが“Ｌ”となって、ＭＯＳキャパシタＱｄ１、Ｑｄ２のゲート電極であるノードＮ１、Ｎ２はフローティング状態になる
。続いて、時刻ｔ２Ｒに制御ゲート・選択ゲート駆動回路によって選択されたブロックの選択された制御ゲートＣＧ２Ａは１Ｖ、非選択制御ゲートＣＧ１Ａ、ＣＧ３Ａ、ＣＧ４Ａと選択ゲートＳＧ１Ａ、ＳＧ２ＡはＶＣＣにされる。選択されたメモリセルのしきい値が１Ｖ以下なら、ビット線電圧は１．５Ｖより低くなる。選択されたメモリセルのしきい値が１Ｖ以上なら、ビット線電圧は１．８Ｖのままとなる。この後、時刻ｔ３Ｒに信号ＢＬＣＡ、ＢＬＣＢが“Ｈ”となりビット線のデータがＭＯＳ　キャパシタＱｄ１、Ｑｄ２に転送される。その後、再度、信号ＢＬＣＡ、ＢＬＣＢが“Ｌ”となって、ビット線ＢＬａとＭＯＳキャパシタＱｄ１、ビット線ＢＬｂとＭＯＳキャパシタＱｄ２は切り離される。信号ＳＡＮ１、ＳＡＰ１がそれぞれ“Ｌ”、“Ｈ”となってフリップ・フロップＦＦ１が非活性化され、信号ＥＣＨ１が“Ｈ”となってイコライズされる。この後、信号ＲＶ１Ａ、ＲＶ１Ｂが“Ｈ”となる。時刻ｔ４Ｒに再度、信号ＳＡＮ１、ＳＡＰ１がそれぞれ“Ｈ”、“Ｌ”となることで、ノードＮ１、Ｎ２の電圧がセンスされラッチされる。これで、「メモリセルのデータが“０”または“１”か、或いは“２”または“３”か」がフリップ・フロップＦＦ１によってセンスされ、その情報はラッチされる
　【００９８】
次に、選択された制御ゲートが２Ｖにされる。時刻ｔ５Ｒに信号ＰＲＥＡ、ＰＲＥＢが“Ｈ”となって、ＭＯＳキャパシタＱｄ１、Ｑｄ２のゲート電極であるノードＮ１、Ｎ２はそれぞれ１．８Ｖ、１．５Ｖになる。信号ＰＲＥＡ、ＰＲＥＢが“Ｌ”となって、ＭＯＳキャパシタＱｄ１、Ｑｄ２のゲート電極であるノードＮ１、Ｎ２はフローティング状態になる。選択されたメモリセルのしきい値が２Ｖ以下なら、ビット線電圧は１．５Ｖより低くなる。選択されたメモリセルのしきい値が２Ｖ以上なら、ビット線電圧は１．８Ｖのままとなる。この後、時刻ｔ６Ｒに信号ＢＬＣＡ、ＢＬＣＢが“Ｈ”とされる。再度、信号ＢＬＣＡ、ＢＬＣＢが“Ｌ”となって、ビット線ＢＬａとＭＯＳキャパシタＱｄ１、ビット線ＢＬｂとＭＯＳキャパシタＱｄ２は切り離される。信号ＳＡＮ２、ＳＡＰ２がそれぞれ“Ｌ”、“Ｈ”となってフリップ・フロップＦＦ２が非活性化され、信号ＥＣＨ２が“Ｈ”となってイコライズされる。この後、信号ＲＶ２Ａ、ＲＶ２Ｂが“Ｈ”となる。時刻ｔ７Ｒに再度、信号ＳＡＮ２、ＳＡＰ２がそれぞれ“Ｈ”、“Ｌ”となることで、ノードＮ１の電圧がセンスされラッチされる。これで、メモリセルのデータが“３”か否かがフリップ・フロップＦＦ２によってセンスされ、その情報はラッチされる。
　【００９９】
図１４は、時刻ｔ７Ｒのときにフリップ・フロップＦＦ１、ＦＦ２がセンスし、ラッチしている読み出しデータを示す図である。
　【０１００】
最後にメモリセルに書き込まれたデータが「“０”か否か」がセンスされる。まず時刻ｔ８Ｒに、ビット線ＢＬａ、ＢＬｂはそれぞれ１．８Ｖ、１．５Ｖに充電された後、フローティングになる。また、ＭＯＳキャパシタＱｄ１、Ｑｄ２のゲート電極であるノードＮ１、Ｎ２もフローティング状態になる。続いて、時刻ｔ９Ｒに制御ゲート・選択ゲート駆動回路によって選択されたブロックの選択された制御ゲートＣＧ２Ａは０Ｖ、非選択制御ゲートＣＧ１Ａ、ＣＧ３Ａ、ＣＧ４Ａと選択ゲートＳＧ１Ａ、ＳＧ２ＡはＶＣＣにされる。選択されたメモリセルのしきい値が０Ｖ以下なら、ビット線電圧は１．５Ｖより低くなる。選択されたメモリセルのしきい値が０Ｖ以上なら、ビット線電圧は１．８Ｖのままとなる。この後、時刻ｔ１０Ｒ　に信号ＢＬＣＡ、ＢＬＣＢが“Ｈ”となりビット線のデータがＭＯＳキャパシタＱｄ１、Ｑｄ２に転送される。その後、再度、信号ＢＬＣＡ、ＢＬＣＢが“Ｌ”となって、ビット線ＢＬａとＭＯＳキャパシタＱｄ１、ビット線ＢＬｂとＭＯＳキャパシタＱｄ２は切り離される。ＭＯＳ　キャパシタのデータをセンスするに先立ち、時刻ｔ１１Ｒ　にＶＲＦＹＢＡ１がＶＣＣになる。図１４からわかるように、ノードＮ５が“ｈｉｇｈ　　ｌｅｖｅｌ”なのは“３”データの場合のみである。従って“３”データの場合のみｎチャネルＭＯＳ　トランジスタＱｎ２がオンし、ノードＮ１は接地される。そして、信号ＳＡＮ２、ＳＡＰ２がそれぞれ“Ｌ”、“Ｈ”となってフリップ・フロップＦＦ２が非活性化され、信号ＥＣＨ２が“Ｈ”となってイコライズされる。この後、信号ＲＶ２Ａ、ＲＶ２Ｂが“Ｈ”となる。時刻ｔ１２Ｒ　に再度、信号ＳＡＮ２、ＳＡＰ２がそれぞれ“Ｈ”、“Ｌ”となることで、ノードＮ１の電圧がセンスされラッチされる。これで、「メモリセルのデータが“０”か否か」がフリップ・フロップＦＦ２によってセンスされ、その情報はラッチされる
　
【０１０１】図１５は、フリップ・フロップＦＦ１、ＦＦ２がセンスし、ラッチする読み出しデータを示す図である。
　【０１０２】
以上の読み出し動作の結果、４値のデータが図１５のようにフリップフロップＦＦ１、ＦＦ２にラッチされる。
　【０１０３】図中の各データのしきい値分布は次のとうりである。
　【０１０４】
データ“０”・・・しきい値：０Ｖ以下
データ“１”・・・しきい値０．５Ｖ以上０．８Ｖ以下
データ“２”・・・しきい値１．５Ｖ以上１．８Ｖ以下
データ“３”・・・しきい値２．５Ｖ以上２．８Ｖ以下
読み出し中、信号ＶＲＦＹＢＡ、ＶＲＦＹＢＢは“Ｈ”である。また、電圧Ｖｓ（Ｖｓａ、Ｖｓｂ）は０Ｖとする。
　【０１０５】カラムアドレスデコーダに入力されるカラム活性化信号ＣＥＮＢが“Ｈ”となると、アドレス信号によって選択されたデータ回路に保持されているデータがデータ入出力線ＩＯＡ、ＩＯＢ、ＩＯＣ、ＩＯＤに出力され、データ入出力バッファ５を介してＥＥＰＲＯＭ外部へ出力される。
　【０１０６】
メモリセルに記憶されているデータ、しきい値、データ入出力線ＩＯＡ、ＩＯＢ、ＩＯＣ、ＩＯＤに読み出し後に出力されるレベルの関係は、図１５のとうりである。
　
（２）　ここにおいて、【００２９】段落の「ＮＡＮＤ型ＥＥＰＲＯＭの場合、ワード線は、選択ゲートＳＧ（ＳＧＡ、ＳＧＢ）および制御ゲートＣＧ（ＣＧＡ、ＣＧＢ）を指す。」の記載から、【００８６】段落の「制御ゲートＣＧ」は、ワード線を指していることは明らかである。
　
（３）また、【００８８】段落の「図１２は、この発明の第２の実施の形態に係るＥＥＰＲＯＭが有するデータ回路の回路図である。図１２に示すデータ回路は、４値記憶を例に構成されている。」における「４値記憶」は、【００８４】段落に記載された、データ“０”の状態、データ“１”の状態、データ“２”の状態、データ“３”の状態からなることは明らかである。また、図１２の回路構成からデータ入出力線ＩＯＡ（Ｎ３）とＩＯＢ（Ｎ４）及びＩＯＣ（Ｎ５）とＩＯＤ（Ｎ６）は互いに相補の関係になっていることは明らかであるから、図１５において、ＩＯＡ（Ｎ３）とＩＯＣ（Ｎ５）に着目すると、データ“０”の状態のときの読み出し電圧は、論理“Ｌ”、論理“Ｌ”で表され、データ“１”の状態のときの読み出し電圧は、論理“Ｌ”、論理“Ｈ”で表され、データ“２”の状態のときの読み出し電圧は、論理“Ｈ”、論理“Ｈ”で表され、データ“３”の状態のときの読み出し電圧は、論理“Ｈ”、論理“Ｌ”で表されていることは明らかであるので、「メモリセルトランジスタＭ」は、データ“０”の状態、データ“１”の状態、データ“２”の状態、データ“３”の状態のうち１つを２ビットにより記憶していることは明らかである。
　
（４）また、【００９７】の「続いて、時刻ｔ２Ｒに制御ゲート・選択ゲート駆動回路によって選択されたブロックの選択された制御ゲートＣＧ２Ａは１Ｖ、非選択制御ゲートＣＧ１Ａ、ＣＧ３Ａ、ＣＧ４Ａと選択ゲートＳＧ１Ａ、ＳＧ２ＡはＶＣＣにされる。選択されたメモリセルのしきい値が１Ｖ以下なら、ビット線電圧は１．５Ｖより低くなる。選択されたメモリセルのしきい値が１Ｖ以上なら、ビット線電圧は１．８Ｖのままとなる。…この後、信号ＲＶ１Ａ、ＲＶ１Ｂが“Ｈ”となる。時刻ｔ４Ｒに再度、信号ＳＡＮ１、ＳＡＰ１がそれぞれ“Ｈ”、“Ｌ”となることで、ノードＮ１、Ｎ２の電圧がセンスされラッチされる。これで、「メモリセルのデータが“０”または“１”か、或いは“２”または“３”か」がフリップ・フロップＦＦ１によってセンスされ、その情報はラッチされる。」の記載から、ビット線制御回路（データ回路）のデータ入出力線ＩＯＡ（Ｎ３）とＩＯＢ（Ｎ４）には、第１回目の読み出し動作の結果がラッチされて出力されていることは明らかである。
　そして、図１４、図１５の記載から、この第１回目の読み出し動作では、メモリセルトランジスタＭの記憶データが、状態が“２”以上である場合、“Ｈ”の論理レベルをデータ回路（ビット線制御回路）内のフリップ・フロップＦＦ１に記憶し、データの状態が“１”以下である場合、“Ｌ”の論理レベルを前記データ回路（ビット線制御回路）内のフリップ・フロップＦＦ１に記憶していることは明らかである。
　
（５）また、【００９８】段落の「次に、選択された制御ゲートが２Ｖにされる。……時刻ｔ７Ｒに再度、信号ＳＡＮ２、ＳＡＰ２がそれぞれ“Ｈ”、“Ｌ”となることで、ノードＮ１の電圧がセンスされラッチされる。これで、メモリセルのデータが“３”か否かがフリップ・フロップＦＦ２によってセンスされ、その情報はラッチされる。」の記載及び【０１００】段落の「最後にメモリセルに書き込まれたデータが「“０”か否か」がセンスされる。…続いて、時刻ｔ９Ｒに制御ゲート・選択ゲート駆動回路によって選択されたブロックの選択された制御ゲートＣＧ２Ａは０Ｖ、非選択制御ゲートＣＧ１Ａ、ＣＧ３Ａ、ＣＧ４Ａと選択ゲートＳＧ１Ａ、ＳＧ２ＡはＶＣＣにされる。選択されたメモリセルのしきい値が０Ｖ以下なら、ビット線電圧は１．５Ｖより低くなる。選択されたメモリセルのしきい値が０Ｖ以上なら、ビット線電圧は１．８Ｖのままとなる。…時刻ｔ１２Ｒに再度、信号ＳＡＮ２、ＳＡＰ２がそれぞれ“Ｈ”、“Ｌ”となることで、ノードＮ１の電圧がセンスされラッチされる。これで、「メモリセルのデータが“０”か否か」がフリップ・フロップＦＦ２によってセンスされ、その情報はラッチされる。」の記載から、ビット線制御回路（データ回路）のデータ入出力線ＩＯＣ（Ｎ５）とＩＯＤ（Ｎ６）には、２ビット目の第２回目、第３回目の読み出し動作の結果がラッチされて出力されていることは明らかである。
　そして、図１５の記載から、この第２回目及び第３回目の読み出し動作では、状態が“０”又は状態が“３”の場合、“Ｌ”の論理レベルをデータ回路（ビット線制御回路）内のフリップ・フロップＦＦ２に記憶し、状態が“１”又は状態“２”の場合、“Ｈ”の論理レベルを前記データ回路（ビット線制御回路）内のフリップ・フロップＦＦ２に記憶していることは明らかである。
　
（６）よって、引用例１には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
 　
 「ビット線ＢＬａ及びワード線に接続され、閾値電圧の低い方から高い方へ順に異なる閾値電圧を有するデータ“０”の状態、データ“１”の状態、データ“２”の状態、データ“３”の状態のうち１つを２ビットにより記憶するメモリセルトランジスタＭと、
　前記ビット線ＢＬａに接続され、前記メモリセルトランジスタＭから読み出されたデータを記憶するフリップ・フロップＦＦ１及びフリップ・フロップＦＦ２と、　
　前記ビット線ＢＬａの電位を制御するとともに、前記フリップ・フロップＦＦ１及びフリップ・フロップＦＦ２の動作を制御するビット線制御回路（データ回路）と、
　前記ワード線の電位を制御する制御ゲート・選択ゲート駆動回路（ワード線駆動回路）とを有し、
　前記ビット線制御回路（データ回路）は、
　第１回目の読み出し動作において、前記メモリセルトランジスタＭの記憶データが、状態が“１”以下であるか、状態が“２”以上であるかの１回の読み出し動作を行い、状態が“２”以上である場合、“Ｈ”の論理レベルを前記データ回路（ビット線制御回路）内のフリップ・フロップＦＦ１に記憶させ、状態が“１”以下である場合、“Ｌ”の論理レベルを前記データ回路（ビット線制御回路）内のフリップ・フロップＦＦ１に記憶させ、
　第２回目及び第３回目の読み出し動作において、前記メモリセルトランジスタＭの記憶データの状態が“２”以下であるか、状態が“３”であるかの読み出し動作と、前記記憶素子の記憶データの状態が“０”であるか、状態が“１”以上であるかの読み出し動作を行い、状態が“０”又は状態が“３”の場合、“Ｌ”の論理レベルを前記データ回路（ビット線制御回路）内のフリップ・フロップＦＦ２に記憶させ、状態が“１”又は状態“２”の場合、“Ｈ”の論理レベルを前記データ回路（ビット線制御回路）内のフリップ・フロップＦＦ２に記憶させることを特徴とする不揮発性半導体記憶装置。」
　
４−２−２　引用例２：特開平１０−３７９２号公報
（１）原査定の拒絶の理由に引用された特開平１０−３７９２号公報（平成１０年１月６日出願公開、以下「引用例２」という。）には、図１ないし図３及び図５と共に、次の記載がある。
　
イ　「【００７７】
【発明の実施の形態】以下、本発明の詳細を図示の実施形態によって説明する。［第１の実施形態］図１は、本発明の第１の実施形態に係わるＥＥＰＲＯＭを説明するためのもので、１つのワード線に接続するメモリセルを表した図である。従来の４値メモリセルと異なり、図１では外部から入力した書き込みデータのうち、先頭アドレスからＡ０　をメモリセルＭＣ１に、次のＡ１をメモリセルＭＣ２に、その次のＡ２をメモリセルＭＣ３に、というようにアドレスＡ０からＡ１２７のデータを書き込む。
　【００７８】＜上位ページへの書き込み＞
上記のアドレスＡ０からＡ１２７　までが第１のページ（上位ページ）を構成する。
　【００７９】＜下位ページへの書き込み＞
次に入力するアドレスＡ１２８　からＡ２５５　のデータが第２のページ（下位ページ）を構成する。
　
ロ　「【００８１】次に、図５を用いて読み出しについて説明する。
＜上位ページの読み出し＞第１のページ（上位ページ）を読み出す場合には、メモリセルが“１”状態又は“３”状態にあるのか、或いは“２”状態又は“４”状態にあるのかを判定する。この場合、メモリセルの制御ゲートに“３”状態と“２”状態の間の電圧（図５のＶ１）を印加する。
　【００８２】
＜下位ページの読み出し＞第２のページ（下位ページ）を読み出す場合には、メモリセルが“１”状態又は“２”状態にあるか、或いは“３”状態又は“４”状態にあるかを判定する。この場合、メモリセルの制御ゲートに“３”状態と“２”状態の間の電圧（図５のＶ１）を印加する。メモリセルトランジスタが導通すればメモリセルが“１”状態又は“３”状態にあることが分る。次に、メモリセルの制御ゲートにまず“１”状態と“３”状態の間の電圧（図５のＶ２）を印加することにより、メモリセルが“１”状態であるか否かが分る。
　【００８３】
次に、メモリセルの制御ゲートにまず“２”状態と“４”状態の間の電圧（図５のＶ３）を印加することにより、メモリセルが“４”状態であるか否かが分る。これにより、メモリセルが“１”状態又は“２”状態にあるか、或いは“３”状態又は“４”状態にあるかを判定する。“１”状態又は“２”状態にあると、例えばＬｏｗデータが外部に出力される。一方、メモリセルトランジスタが“３”状態又は“４”状態にあると、例えばＨｉｇｈデータが外部に出力される。
　
ハ　「【００８６】以上で説明したように、
１つのメモリセルに蓄えられている多値データを複数のページに分けることにより、高速な書き込みが可能になる。例えば、１つのメモリセルに４値のデータを蓄える場合には、第１のページ及び第２のページとすればよい。
　
（２）以上の記載から、引用例２には、
　１つのメモリセルに４値のデータを蓄えてなる不揮発性半導体記憶装置において、前記４値のデータを第１のページ及び第２のページに分けて記憶し、データの読み出しに際しては、まず、前記第１のページの記憶内容を読み出し、次に前記第２のページの記憶内容を読み出すことによって、前記４値のデータの記憶状態を特定すること、が記載されている。
　
４−３　補正発明と引用発明との対比 
（１）引用発明の「メモリセルトランジスタＭ」は、補正発明の「記憶素子」に相当しているから、引用発明の「ビット線ＢＬａ及びワード線に接続され、閾値電圧の低い方から高い方へ順に異なる閾値電圧を有するデータ“０”の状態、データ“１”の状態、データ“２”の状態、データ“３”の状態のうち１つを２ビットにより記憶するメモリセルトランジスタＭ」は、補正発明の「ビット線及びワード線に接続され、閾値電圧の低い方から高い方へ順に異なる閾値電圧を有するデータの状態“０”、状態“１”、状態“２”、状態“３”のうち１つを２ビットにより記憶し、前記２ビットのうち、１ビットを第１ページとし、他の１ビットを第２ページとする記憶素子」に対応しており、両者は、「ビット線及びワード線に接続され、閾値電圧の低い方から高い方へ順に異なる閾値電圧を有するデータの状態“０”、状態“１”、状態“２”、状態“３”のうち１つを２ビットにより記憶する記憶素子」である点で共通している。
　
（２）引用発明の「前記ビット線ＢＬａに接続され、前記メモリセルトランジスタＭから読み出されたデータを記憶するフリップ・フロップＦＦ１及びフリップ・フロップＦＦ２」は、データを記憶する機能を有しているので、補正発明の「前記ビット線に接続され、前記記憶素子から読み出されたデータを記憶するデータ記憶回路」に相当している。
　
（３）引用発明においては、「前記ビット線ＢＬａの電位を制御するとともに、前記フリップ・フロップＦＦ１及びフリップ・フロップＦＦ２の動作を制御するビット線制御回路（データ回路）と、前記ワード線の電位を制御する制御ゲート・選択ゲート駆動回路（ワード線駆動回路）」により、ビット線及びワード線の電位を制御しているとともに、補正発明の「データ記憶回路」に相当する「フリップフロップＦＦ１」及び「フリップフロップＦＦ２」の動作を制御していることが明らかであるから、引用発明の「前記ビット線ＢＬａの電位を制御するとともに、前記フリップ・フロップＦＦ１及びフリップ・フロップＦＦ２の動作を制御するビット線制御回路（データ回路）と、前記ワード線の電位を制御する制御ゲート・選択ゲート駆動回路（ワード線駆動回路）」が、補正発明の「前記ビット線及び前記ワード線の電位を制御するとともに、前記データ記憶回路の動作を制御する制御回路」に相当している。
　
（４）引用発明の「第１回目の読み出し動作において、前記メモリセルトランジスタＭの記憶データが、状態が“１”以下であるか、状態が“２”以上であるかの１回の読み出し動作を行い、状態が“２”以上である場合、“Ｈ”の論理レベルを前記データ回路（ビット線制御回路）内のフリップ・フロップＦＦ１に記憶させ、状態が“１”以下である場合、“Ｌ”の論理レベルを前記データ回路（ビット線制御回路）内のフリップ・フロップＦＦ１に記憶させ」る構成は、補正発明の「前記第１ページの読み出し動作において、前記記憶素子のデータが状態“１”以下であるか、状態“２”以上であるかの１回の読み出し動作を行い、状態“２”以上である場合、第１の論理レベルを前記データ記憶回路に記憶させ、状態“１”以下である場合、第２の論理レベルを前記データ記憶回路に記憶させ」る構成に対応しており、引用発明の「“Ｈ”の論理レベル」と補正発明の「第１の論理レベル」とは、「一方の値の論理レベル」である点で共通するものであり、また、引用発明の「“Ｌ”の論理レベル」と補正発明の「第２の論理レベル」とは、「他方の値の論理レベル」である点で共通するものであり、また、引用発明の「第１回目の読み出し動作」と補正発明の「前記第１ページの読み出し動作」とは、共に、「最初の読み出し動作」であるといえるので、両者は、「最初の読み出し動作において、前記記憶素子のデータが状態“１”以下であるか、状態“２”以上であるかの１回の読み出し動作を行い、状態“２”以上である場合、一方の値の論理レベルを前記データ記憶回路に記憶させ、状態“１”以下である場合、他方の値の論理レベルを前記データ記憶回路に記憶させ」る構成である点で共通している。
　
（５）引用発明の「第２回目及び第３回目の読み出し動作において、前記メモリセルトランジスタＭの記憶データの状態が“２”以下であるか、状態が“３”であるかの読み出し動作と、前記記憶素子の記憶データの状態が“０”であるか、状態が“１”以上であるかの読み出し動作を行い、状態が“０”又は状態が“３”の場合、“Ｌ”の論理レベルを前記データ回路（ビット線制御回路）内のフリップ・フロップＦＦ２に記憶させ、状態が“１”又は状態“２”の場合、“Ｈ”の論理レベルを前記データ回路（ビット線制御回路）内のフリップ・フロップＦＦ２に記憶させ」る構成は、補正発明の「前記第２ページの読み出し動作において、前記記憶素子のデータが状態“２”以下であるか、状態“３”であるかの読み出し動作と、前記記憶素子のデータが状態“０”であるか、状態“１”以上であるかの２回の読み出し動作を行い、状態“０”又は状態“３”の場合、第２の論理レベルを前記データ記憶回路に記憶させ、状態“１”又は状態“２”の場合、第１の論理レベルを前記データ記憶回路に記憶させる」構成に対応しており、引用発明の「“Ｈ”の論理レベル」と補正発明の「第１の論理レベル」は共に、「一方の値の論理レベル」である点で共通するものであり、また、引用発明の「“Ｌ”の論理レベル」と補正発明の「第２の論理レベル」は共に、「他方の値の論理レベル」である点で共通するものであり、また、引用発明の「第２回目及び第３回目の読み出し動作」と補正発明の「前記第２ページの読み出し動作」とは、共に、それ以降の読み出し動作であるといえるので、両者は、「それ以降の読み出し動作において、前記記憶素子のデータが状態“２”以下であるか、状態“３”であるかの読み出し動作と、前記記憶素子のデータが状態“０”であるか、状態“１”以上であるかの２回の読み出し動作を行い、状態“０”又は状態“３”の場合、他方の値の論理レベルを前記データ記憶回路に記憶させ、状態“１”又は状態“２”の場合、一方の値の論理レベルを前記データ記憶回路に記憶させ」る構成である点で共通している。
　
（６）以上のことを踏まえると、補正発明と引用発明とは、 
 「ビット線及びワード線に接続され、閾値電圧の低い方から高い方へ順に異なる閾値電圧を有するデータの状態“０”、状態“１”、状態“２”、状態“３”のうち１つを２ビットにより記憶する記憶素子と、
　前記ビット線に接続され、前記記憶素子から読み出されたデータを記憶するデータ記憶回路と、
　前記ビット線及びワード線の電位を制御するとともに、前記データ記憶回路の動作を制御する制御回路とを有し、
　前記制御回路は、
　最初の読み出し動作において、前記記憶素子のデータが状態“１”以下であるか、状態“２”以上であるかの１回の読み出し動作を行い、状態“２”以上である場合、一方の値の論理レベルを前記データ記憶回路に記憶させ、状態“１”以下である場合、他方の値の論理レベルを前記データ記憶回路に記憶させ、
　それ以降の読み出し動作において、前記記憶素子のデータが状態“２”以下であるか、状態“３”であるかの読み出し動作と、前記記憶素子のデータが状態“０”であるか、状態“１”以上であるかの２回の読み出し動作を行い、状態“０”又は状態“３”の場合、他方の値の論理レベルを前記データ記憶回路に記憶させ、状態“１”又は状態“２”の場合、一方の値の論理レベルを前記データ記憶回路に記憶させることを特徴とする不揮発性半導体記憶装置。」
　
　である点で一致し、以下の点で相違する。 
 　
　相違点１：「一方の値の論理レベル」及び「他方の値の論理レベル」が、補正発明では、それぞれ「第１の論理レベル」及び「第２の論理レベル」であるのに対して、引用発明では、それぞれ「“Ｈ”の論理レベル」及び「“Ｌ”の論理レベル」である点。
　
　相違点２：補正発明では、「前記２ビットのうち、１ビットを第１ページとし、他の１ビットを第２ページ」と定義して、「最初の読み出し動作」及び「それ以降の読み出し動作」を、「第１ページの読み出し動作」及び「第２ページの読み出し動作」としているのに対して、引用発明では、このように構成されていない点。
　
４−４　当審の判断 
（１）相違点１について
　電圧値の異なる２つの「“Ｈ”の論理レベル」又は「“Ｌ”の論理レベル」を、「第１の論理レベル」及び「第２の論理レベル」と対応させるに際して、「“Ｈ”の論理レベル」又は「“Ｌ”の論理レベル」のうちのどちらを「第1の論理レベル」と対応させるかは、当業者が適宜選択し得る設計的事項にすぎないものと認めるから、引用発明の「“Ｈ”の論理レベル」及び「“Ｌ”の論理レベル」を「第１の論理レベル」及び「第２の論理レベル」として、補正発明のように構成することは、当業者が容易になし得ることである。
　
（２）相違点２について
　１つのメモリセルに４値のデータを蓄えてなる不揮発性半導体記憶装置において、前記４値のデータを第１のページ及び第２のページに分けて記憶し、データの読み出しに際しては、まず、前記第１のページの記憶内容を読み出し、次に前記第２のページの記憶内容を読み出すことによって、前記４値のデータの記憶状態を特定することは、上記引用例２に記載されているように、従来、４値のデータを記憶することができる不揮発性半導体記憶装置において行われている周知の技術であるから、引用発明において、「データ“０”の状態、データ“１”の状態、データ“２”の状態、データ“３”の状態」を「第１のページ」及び「第２のページ」に分け、「第１回目の読み出し動作」で「第１のページ」の記憶内容を特定し、「第２回目及び第３回目の読み出し動作」で「第２のページ」の記憶内容を特定して、補正発明のように構成することは、当業者が容易になし得ることである。
　
　以上のとおり、補正発明は、従来周知の技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。 
　
４−５　独立特許要件についてのまとめ 
　以上のとおりであるから、本件補正は、本件補正後の特許請求の範囲の請求項１１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであり、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。 
　
５　本件補正についてのむすび 
　以上検討したとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないので、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
第３　本願発明について 
１　本願発明 
　平成１９年５月７日付けの手続補正は上記のとおり却下されたので、本願の請求項１〜１２に係る発明は、平成１８年１２月１８日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１２に記載された事項により特定されるとおりのものであり、その内の請求項１１に係る発明（以下「本願発明」という。）は、以下のとおりのものと認める。
　 
 「【請求項１１】　ビット線及びワード線に接続され、閾値電圧の低い方から高い方へ順に異なる閾値電圧を有するデータの状態“０”、状態“１”、状態“２”、状態“３”、のうち１つを記憶する記憶素子と、
　前記ビット線に接続され、前記記憶素子から読み出されたデータを記憶するデータ記憶回路と、
　前記ビット線及び前記ワード線の電位を制御するとともに、前記データ記憶回路の動作を制御する制御回路とを有し、
　前記制御回路は、
　第１の読み出し動作において、前記記憶素子のデータが状態“１”以下であるか、状態“２”以上であるかの１回の読み出し動作を行い、状態“１”以下である場合、第１の論理レベルを前記データ記憶回路に記憶させ、状態“２”以上である場合、第２の論理レベルを前記データ記憶回路に記憶させ、
　第２の読み出し動作において、前記記憶素子のデータが状態“２”以下であるか、状態“３”であるかの読み出し動作と、前記記憶素子のデータが状態“０”であるか、状態“１”以上であるかの２回の読み出し動作を行い、状態“０”又は状態“３”の場合、第１の論理レベルを前記データ記憶回路に記憶させ、状態“１”又は状態“２”の場合、第２の論理レベルを前記データ記憶回路に記憶させることを特徴とする不揮発性半導体記憶装置。」
　
　なお、請求項１１の「状態“０”又は状態“３”の場合、第２の論理レベルを前記データ記憶回路に記憶させ、状態“２”又は状態“３”の場合、第１の論理レベルを前記データ記憶回路に記憶させる」の記載における「状態“２”又は状態“３”」は、発明の詳細な説明の【０１０７】段落の「次に、これらのビット線の電位を第１のラッチ回路ＬＡＴ（Ａ）に読み込むと、図２１（ｂ）に示すように、メモリセルのデータが状態“０”、状態“３”であるとローレベル、状態“１”、状態“２”であるとハイレベルになる。」の記載からみて、「状態“１”又は状態“２”」の明らかな誤記と認めて訂正した。
　
２　引用発明 
　引用発明は、上記第２の４−２−１（６）で認定したとおりのものである。 
　
３　対比・判断 
　上記第２の３で検討したように、補正発明は、本願発明に対して技術的な限定を加えたものである。逆に言えば、補正前の発明（本願発明）は、補正発明から、このような限定をなくしたものである。
　そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、前記第２の４において検討したとおり、従来周知の技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、当業者が容易に発明をすることができたものということができる。
　
４　まとめ 
　以上検討したとおり、本願発明は、従来周知の技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　
第４　むすび 
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶すべきものである。 
　よって、結論のとおり審決する。