【手続補正書】
【提出日】平成24年3月27日(2012.3.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
内部クロックを受信して互いに異なる初期値から順次それぞれカウントすることで、第１及び第２のカウント信号を提供する比較信号提供部；及び、
外部クロックに同期された入力データに応じて前記第２のカウント信号の出力信号を用いて、前記入力データに対応する出力データを提供するデータ処理部を含み、
前記第１及び第２のカウント信号は、同じクロック周期で生成されるが、同じビット組合せのデータに対し、前記内部クロックを基準として所定のクロック差が発生することを特徴とする半導体メモリ装置のドメインクロシング回路。
【請求項２】
前記入力データの受信タイミングから所定時間の後、前記出力データが提供される時点は、前記第１及び第２のカウント信号の所定のクロック差により決定されることを特徴とする請求項１に記載の半導体メモリ装置のドメインクロシング回路。
【請求項３】
前記第２のカウント信号を所定時間遅延させて、前記外部クロックの位相と一致させるリプリカブロックをさらに含むことを特徴とする請求項１に記載の半導体メモリ装置のドメインクロシング回路。
【請求項４】
前記リプリカブロックは、前記第２のカウント信号の出力ビット数にそれぞれ対応するそれぞれのリプリカを含むことを特徴とする請求項３に記載の半導体メモリ装置のドメインクロシング回路。
【請求項５】
前記比較信号提供部は、前記第１及び第２のカウント信号をそれぞれ提供する第１及び第２のカウンタを含むことを特徴とする請求項１に記載の半導体メモリ装置のドメインクロシング回路。
【請求項６】
前記データ処理部は、
前記入力データを前記外部クロックの立上がりエッジに同期させて、ラッチ信号を提供する入力信号受信部；
前記ラッチ信号に応じて、前記第２のカウント信号より遅延された信号をラッチするラッチ部；及び、
前記ラッチ部の出力信号と前記第１のカウンタビットとが一致する時、前記入力データに対応する出力データを提供する比較部を含むことを特徴とする請求項１に記載の半導体メモリ装置のドメインクロシング回路。
【請求項７】
前記ラッチ部は、Ｄフリップフロップを含み、
前記ラッチ部は、前記ラッチ信号の立上がりエッジに、前記第２のカウント信号より遅延された信号をトリガして、ラッチカウント信号を提供することを特徴とする請求項６に記載の半導体メモリ装置のドメインクロシング回路。
【請求項８】
前記比較部は、比較イネーブル信号が活性化される区間の間、前記ラッチ部の出力信号と前記第１のカウント信号とを比較して、比較の結果が一致すれば、前記出力データを提供することを特徴とする請求項６に記載の半導体メモリ装置のドメインクロシング回路。
【請求項９】
前記比較イネーブル信号を生成する比較イネーブル信号生成部をさらに含み、
前記比較イネーブル信号生成部は、前記入力信号に応じて活性化されるラッチ信号及び前記出力データを用いることで、前記ラッチ信号に応じて活性化され、前記出力データに応じて非活性化される前記比較イネーブル信号を提供することを特徴とする請求項８に記載の半導体メモリ装置のドメインクロシング回路。
【請求項１０】
内部クロックを受信して第１の初期値からカウントすることで、第１のカウント信号を提供する第１のカウンタ；
前記内部クロックを受信して第２の初期値からカウントすることで、第２のカウント信号を提供するターゲットカウンタブロック；
外部クロックに同期された入力データを受信して、比較用データ情報として前記第２のカウント信号をラッチする制御部；及び、
前記制御部の出力信号と第１のカウント信号とを比較した結果により、前記内部クロックに同期された出力データを提供する比較部を含むことを特徴とする半導体メモリ装置のドメインクロシング回路。
【請求項１１】
前記第１のカウンタ及び前記ターゲットカウンタブロックは、同じビット組合せのデータに対し、前記内部クロックを基準として所定のクロック差を維持してカウントすることを特徴とする請求項１０に記載の半導体メモリ装置のドメインクロシング回路。
【請求項１２】
前記ターゲットカウンタブロックは、
前記内部クロックを受信して前記第２の初期値から順次カウントすることで、臨時カウント信号を提供する第２のカウンタ；及び、
前記臨時カウント信号を所定時間遅延させて、前記外部クロックとの位相が一致した前記第２のカウント信号を提供するリプリカブロックを含むことを特徴とする請求項１０に記載の半導体メモリ装置のドメインクロシング回路。
【請求項１３】
前記リプリカブロックは、前記第２のカウンタの出力ビット数にそれぞれ対応するそれぞれのリプリカを含むことを特徴とする請求項１２に記載の半導体メモリ装置のドメインクロシング回路。
【請求項１４】
前記制御部は、
前記入力データを前記外部クロックの立上がりエッジに同期させて、ラッチ信号を提供する入力信号受信部；及び、
前記ラッチ信号に応じて、前記第２のカウント信号をラッチするラッチ部を含むことを特徴とする請求項１０に記載の半導体メモリ装置のドメインクロシング回路。
【請求項１５】
前記入力信号部は、Ｄフリップフロップを含むことを特徴とする請求項１４に記載の半導体メモリ装置のドメインクロシング回路。
【請求項１６】
前記比較部は、比較イネーブル信号が活性化される場合、前記制御部の出力信号と前記第１のカウント信号とが一致すれば、前記出力データを提供することを特徴とする請求項１０に記載の半導体メモリ装置のドメインクロシング回路。
【請求項１７】
内部クロックを受信して駆動されるカウンタの出力信号を用いて、第１及び第２のカウント信号を提供する比較信号提供部；及び、
外部クロックに同期された入力データを受信して、前記第１及び第２のカウント信号を比較して一致するタイミングに応じて出力データを提供するデータ処理部を含み、
前記第２のカウント信号は、前記第１のカウント信号の最下位ビットを用いて加算を行うことにより提供されることを特徴とする半導体メモリ装置のドメインクロシング回路。
【請求項１８】
前記第１及び第２のカウント信号は、同じクロック周期で生成されるが、同じビット組合せのデータに対し、前記内部クロックを基準として所定のクロック差が発生することを特徴とする請求項１７に記載の半導体メモリ装置のドメインクロシング回路。
【請求項１９】
前記第１及び第２のカウント信号を比較して一致するタイミングは、前記第１のカウント信号及び前記第２のカウント信号の出力信号間の所定のクロック差により決定されることを特徴する、請求項１７に記載の半導体メモリ装置のドメインクロシング回路。
【請求項２０】
前記データ処理部は、
前記入力データを前記外部クロックの立上がりエッジに同期させて、ラッチ信号を提供する入力信号受信部；
前記ラッチ信号に応じて前記第２のカウント信号の出力信号をラッチするラッチ部；
前記ラッチされた前記第２のカウント信号と前記第１のカウント信号とを比較した結果により、前記入力データに対応する前記出力データを提供する比較部を含むことを特徴とする請求項１７に記載の半導体メモリ装置のドメインクロシング回路。
【請求項２１】
前記ラッチ部は、Ｄフリップフロップを含み、
前記ラッチ部は、前記ラッチ信号の立上がりエッジに、前記第２のカウント信号をトリガして、ラッチカウント信号を提供することを特徴とする請求項１４又は請求項２０記載の半導体メモリ装置のドメインクロシング回路。
【請求項２２】
内部クロックに応じて、内部クロックドメイン用ソース信号である第１のカウント信号と、前記第１のカウント信号の最下位ビットを用いて加算を行うことにより提供される内部クロックドメイン用ターゲット信号である第２のカウント信号とを提供する比較信号提供部；及び、
外部クロックを基準として受信された外部クロックドメイン用入力データを、前記第１及び第２のカウント信号を用いて、内部クロックドメイン信号に変換された出力データとして提供するデータ処理部を含み、
前記出力データは、前記第２のカウント信号の出力タイミングを基準として出力されることを特徴とする半導体メモリ装置のドメインクロシング回路。
【請求項２３】
前記第１及び第２のカウント信号は、同じクロック周期で生成されるが、同じビット組合せのデータに対し、前記内部クロックを基準として所定のクロック差が発生することを特徴とする請求項２２に記載の半導体メモリ装置のドメインクロシング回路。
【請求項２４】
前記出力データが出力されるタイミングは、前記第１及び第２のカウント信号を比較して一致するタイミングであることを特徴とする請求項２３に記載の半導体メモリ装置のドメインクロシング回路。
【請求項２５】
前記比較信号提供部は、
前記内部クロックを受信して初期値から順次カウントすることで、前記第１のカウント信号を提供するカウンタ；及び、
前記第１のカウント信号の最下位ビットを用いて加算を行うことで、前記第２のカウント信号を提供する加算器ブロックを含むことを特徴とする請求項１７又は請求項２２に記載の半導体メモリ装置のドメインクロシング回路。
【請求項２６】
前記加算器ブロックは、
前記第１のカウント信号の最下位ビットを２倍分周する第１の分周器；及び、
前記第１の分周器の出力ビットを２倍分周する第２の分周器を含むことを特徴とする請求項２５に記載の半導体メモリ装置のドメインクロシング回路。
【請求項２７】
前記比較信号提供部は、
前記第１のカウント信号の最下位ビットを所定時間遅延させて、前記加算器ブロックに提供することで、前記外部クロックの位相と一致させるリプリカをさらに含むことを特徴とする請求項２５に記載の半導体メモリ装置のドメインクロシング回路。
【請求項２８】
前記データ処理部は、
前記入力データを前記外部クロックの立上がりエッジに同期させて、ラッチ信号を提供する入力信号受信部；
前記ラッチ信号に応じて前記第２のカウント信号の出力信号をラッチするラッチ部；
前記ラッチされた前記第２のカウント信号と前記第１のカウント信号とを比較した結果により、前記入力データに対応する前記出力データを提供する比較部を含むことを特徴とする請求項２２に記載の半導体メモリ装置のドメインクロシング回路。
【請求項２９】
前記入力信号受信部は、Ｄフリップフロップを含むことを特徴とする請求項６、請求項２０、又は請求項２８に記載の半導体メモリ装置のドメインクロシング回路。
【請求項３０】
前記ラッチ部は、Ｄフリップフロップを含み、
前記ラッチ部は、前記ラッチ信号の立上がりエッジに、前記第２のカウント信号をトリガして、ラッチカウント信号を提供することを特徴とする請求項２８に記載の半導体メモリ装置のドメインクロシング回路。
【請求項３１】
前記比較部は、前記ラッチカウント信号と前記第１のカウント信号との組合せが一致するか否かを比較することを特徴とする請求項３０に記載の半導体メモリ装置のドメインクロシング回路。