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　特願２００２−２５５９３０「パルス発生回路及び半導体装置」拒絶査定不服審判事件〔平成１６年　３月２５日出願公開、特開２００４−　９６４９３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成１４年８月３０日の出願であって、平成１９年１１月２日付けで拒絶査定がなされ、これに対して同年１１月２８日に拒絶査定不服審判が請求されるとともに、同日付けで手続補正がなされ、当審において平成２１年１１月１３日付けで拒絶理由が通知され、平成２２年１月７日付けで手続補正がなされたものである。
　本願の特許請求の範囲の請求項１に係る発明（以下、「本願発明」という。）は、平成２２年１月７日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された以下のとおりのものと認める。
　
「第１の抵抗及び第１のコンデンサからなる第１の遅延回路を有し、ワンショットパルスに応じて第１の時定数に基づいて第１の電圧から第２の電圧を経由して前記第１の電圧に向かって変化する第１のパルスを出力する第１の電圧出力部と、
第２の抵抗及び第２のコンデンサからなる第２の遅延回路を有し、前記ワンショットパルスに応じて第２の時定数に基づいて前記第１の出力電圧とは異なり前記第２の電圧から前記第１の電圧を経由して前記第２の電圧に向かって変化する第２のパルスを出力する第２の電圧出力部と、
前記ワンショットパルスの入力から前記第１のパルスのエンドエッジと前記第２のパルスのエンドエッジとの交差点までに対応したパルス幅のパルスを発生する差動回路と
を備えてなることを特徴とするパルス発生回路。」
　
２．引用発明
（１）当審の拒絶理由に引用された特開平３−９６１１２号公報（以下、「引用例１」という。）には、「パルス発生回路」として、図面とともに次の事項が記載されている。
　
ア．「〔産業上の利用分野〕
　本発明は、パルス発生回路に係り、詳しくは、パルス幅を容易に可変でき、一定幅のパルスを発生するパルス発生回路に関する。」
（第２頁右上欄第１６−１９行）
　
イ．「上記の各動作をタイミングチャートで示すと第８図のようになり（１目盛りは１０ｎｓ）　、信号Ａ０，Ａ１が変化した後１０ｎｓ経過してからクロックＡＴＤＣＬＫ０，ＡＴＤＣＬＫ１がそれぞれ発生し、これらがパルス発生回路５で合成されて２０ｎｓ程度のパルス幅を有する内部同期信号が発生する。なお、このタイミングチャートは理想に近い波形であり、正常動作のときのものである。」
（第２頁右下欄第１５行−第３頁左上欄第２行。なお、引用例１原文の「第６図のようになり」を誤記と認め、「第８図のようになり」と正して摘記した。）
　
ウ．「さらに、従来の回路だと内部同期信号のパルス発生時期を決めるのは、ＡＴＤ回路から発生させるＡＴＤＣＬＫの立上りの部分であるため、第１０図にタイミングチャートを示すように、信号Ａ０，Ａ１の波形がそれぞれ図のように入ってきたとすると、Ａ１の波形が外部よりなまって入ってきているので、クロックＡＴＤＣＬＫ１の方がずれてしまい、本来、発生されるべき内部同期信号よりパルス幅が短くなるという不具合がある。」
（第３頁右上欄第１９行−左下欄第７行。なお、引用例１原文の「第８図にタイミングチャート」を誤記と認め、「第１０図にタイミングチャート」と正して摘記した。）
　
エ．「〔作用〕
　ここでは、ＮＭＯＳトランジスタを用いた場合のみを説明する。
　本発明では、入力信号の最初のパルスの立上りから出力パルスが高レベルとなり、最後のパルスの立下りからＣＲ時定数回路の出力レベルが一定の時定数で変化し、後段のＣＭＯＳインバータのしきい値を超えた時点で出力パルスが低レベルとなる。
　したがって、入力信号が変動しても出力パルスは影響を受けず、またＣＲ時定数回路により容易にパルス幅を可変でき、消費電力や回路面積の増大を招くこともない。」
（第３頁右下欄第１６行−第４頁左上欄第９行）
　
オ．「第１図はパルス発生回路の回路図であり、パルス発生回路は前段と後段の２つのＣＭＯＳインバータ２１，２２と、これらの間に介挿されたＣＲ時定数回路２３と、ＣＭＯＳインバータ２２の入力側（各ゲート）の電位をプルダウンさせるＮチャネルＭＯＳ（以下、ＮＭＯＳという）トランジスタ２４とから構成される。
　ＣＭＯＳインバータ２１はＰＭＯＳトランジスタ２１ａおよびＮＭＯＳトランジスタ２１ｂからなり、ＡＴＤ回路からのクロックＡＴＤＣＬＫを入力信号として受け、入力信号を反転してＣＲ時定数回路２３に出力する。ＣＲ時定数回路２３は抵抗ＲおよびコンデンサＣ１，Ｃ２からなり、ＣＭＯＳインバータ２１の出力信号のレベルを一定の時定数で上昇させてＣＭＯＳインバータ２２に出力する。この場合の上昇割合は抵抗ＲとコンデンサＣ１，Ｃ２によるＣＲ時定数の値より決定され、この値を調整することで、結果的に出力パルスの幅を可変できる。
　ＮＭＯＳトランジスタ２４は、そのゲートに入力信号が印加され、該入力信号のレベルが“Ｈ”であるときオンとなってＣＭＯＳインバータ２２のゲートの電位をプルダウンし、“Ｌ”のときはオフする。ＣＭＯＳインバータ２２はＣＲ時定数回路２３の入力信号最初のパルス立上りから高レベルとなり、最後のパルスの立下りから一定の時定数で変化するＣＲ時定数回路２３の出力信号のレベルがＰＭＯＳトランジスタ２２ａおよびＮＭＯＳトランジスタ２２ｂのしきい値を超えたときに立下って低レベルとなるパルス信号を発生し、これをメモリの内部同期信号として出力する。」
（第４頁左上欄第１５行−左下欄第６行）
　
カ．「以上の構成において、第２図は動作の波形図である。ＡＴＤ回路で発生したクロックＡＴＤＣＬＫは入力信号としてＣＭＯＳインバータ２１およびＮＭＯＳトランジスタ２４の各ゲートに供給され、このとき入力信号は図示のように３つのパルスＩ１〜Ｉ３に区分されるように変化している。一方、ＣＭＯＳインバータ２２のゲートの電圧に着目し、ここをノード２２ｎとすると、ノード２２ｎの部分はＮＭＯＳトランジスタ２４に接続されているため、入力パルスＩ１が“Ｈ”レベルになると、直ちにＮＭＯＳトランジスタ２４がオンしてノード２２ｎの電位（ＣＲ時定数回路２３の出力信号の電位でもある）がＧＮＤにプルダウンする。入力バルスＩ１が“Ｌ”レベルになると、ＮＭＯＳトランジスタ２４がオフしてノード２２ｎの電位が上昇し始めるが、次いで２番目の入力パルスＩ２が再び“Ｈ”レベルになるので、上記と同様にノード２２ｎがプルダウンし、ＣＭＯＳインバータ２２のしきい値を超えるには到らない。一方、ＣＭＯＳインバータ２２はノード２２ｎの電位がしきい値を超えない限り入力パルスＩ１の立上りに応答して“Ｈ”レベルに維持され、短い入力パルスＩ１，Ｉ２のレベル変化に拘らずしきい値を超えないからずっと“Ｈ”レベルのままである。その後、最後の入力パルスＩ３が立下ると、ＮＭＯＳトランジスタ２４がオフし、このときからノード２２ｎはＣＲ時定数回路２３の時定数に応じて電位が上昇し、やがてＣＭＯＳインバータ２２のしきい値を超えた時点で出力信号が“Ｌ”レベルとなる。したがって、出力信号は入力信号の最初のパルスＩ１の立上りで“Ｈ”レベルとなり、最後のバルスＩ３の立下りから所定時間後に“Ｌ”レベルとなって、この間はレベルが変動しない。」
（第４頁左下欄第７行−右下欄第１９行）
　
キ．「このように、外部入力信号が変動して入ったときでも合成されたクロックの最後の立下りを検知して出力信号のパルス幅を決めているので、メモリの内部回路には何も悪い影響を与えず、内部回路において各種の同期タイミングを適切に取ることができる。」
（第５頁左上欄第１２行−１７行）
　
（ａ）引用例１第１図にはパルス発生回路が示されており、合成されたＡＴＤＣＬＫ信号（上記イ．キ．）が、ＣＭＯＳインバータ２１に与えられ、ＣＭＯＳインバータ２１の出力は、抵抗Ｒ及び２個のコンデンサ（Ｃ１，Ｃ２）からなるＣＲ時定数回路２３（上記オ．）に与えられるものである。
　
（ｂ）また、合成されたＡＴＤＣＬＫ信号の波形は、ＡＴＤＣＬＫ０及びＡＴＤＣＬＫ１の変動に応じ、複数個のパルスとなったり（上記ウ．，第１０図の内部同期信号，上記カ．，第２図の合成されたＡＴＤＣＬＫ）、単発のいわゆる“ワンショットパルス”となる（上記イ．，第８，９図の内部同期信号）場合があることをみてとることができる。ここで、“ワンショットパルス”の場合、ＣＲ時定数回路２３の挙動は、上記カ．の記載及びパルス発生回路の回路トポロジーからして、時定数に基づいてＶｃｃ（第１図）からＧＮＤを経由して前記Ｖｃｃに向かって変化する“パルス”を出力するといえるものである。
　
（ｃ）ここで、上記（ａ）（ｂ）を経て“パルス”電圧を出力する点を捉えると、ＣＭＯＳインバータ２１及びＣＲ時定数回路２３の集合体は、例えば、“電圧出力部”と称することができるのは明らかである。
　
（ｄ）上記（ｂ）の“パルス”は、ＣＭＯＳインバータ２２に与えられるものである（上記オ．，第１図）が、上記カ．の「…このときからノード２２ｎはＣＲ時定数回路２３の時定数に応じて電位が上昇し、やがてＣＭＯＳインバータ２２のしきい値を越えた時点で出力信号が“Ｌ”レベルとなる。…」の記載を考慮すると、ＣＭＯＳインバータ２２は、“ワンショットパルス”の入力から、上記（ｂ）の“パルス”の後縁（“エンドエッジ”）とＣＭＯＳインバータ２２のしきい値との交差点までに対応したパルス幅のパルスを発生するといえるものである。
　
　ここで、便宜上、ＣＲ時定数回路２３とその時定数を、「第１のＣＲ時定数回路（２３）」「第１の時定数」と称し、同様に、Ｖｃｃ及びＧＮＤを、「第１の電圧（Ｖｃｃ）」及び「第２の電圧（ＧＮＤ）」と称し、“パルス”及び“電圧出力部”を、“第１のパルス”及び“第１の電圧出力部”と称すると、上記ア．〜キ．，（ａ）〜（ｄ）からして、引用例１には次の発明（以下、「引用発明１」という。）が開示されていると認められる。
　
「抵抗（Ｒ）及び２個のコンデンサ（Ｃ１，Ｃ２）からなる第１のＣＲ時定数回路（２３）を有し、ワンショットパルスに応じて第１の時定数に基づいて第１の電圧（Ｖｃｃ）から第２の電圧（ＧＮＤ）を経由して前記第１の電圧（Ｖｃｃ）に向かって変化する第１のパルスを出力する第１の電圧出力部と、
　前記ワンショットパルスの入力から前記第１のパルスのエンドエッジとしきい値との交差点までに対応したパルス幅のパルスを発生するＣＭＯＳインバータ（２２）と
を備えるパルス発生回路。」
　
（２）当審の拒絶理由に引用された実願平２−３３１６７号（実開平３−１２３３２４号）のマイクロフィルム（以下、「引用例２」という。）には、「可変遅延回路」として、図面とともに次の事項が記載されている。
　
ク．「この考案は例えばＩＣ試験装置におけるタイミング発生装置やタイミングスキュ補正装置に適用され、入力パルスを可変量遅延した出力パルスを得る可変遅延回路に関する。」
（第２頁第２−５行）
　
ケ．「第１図にこの考案の実施例を示し、第４図との対応する部分に同一符号をつけてある。コンデンサ１４とスイッチ１５とは第１ランプ電圧発生器２２を構成し、入力端子１２に入力パルスが与えられると、フリップフロップ１３がセットされてスイッチ１５がオフとなり、端子１６の正定電流＋Ｉｃを積分して電圧源１７の第１基準電圧Ｖ−から上昇するランプ電圧を発生する。
　この考案ではコンデンサ２３の一端が第１基準電圧Ｖ−よりも高い第２基準電圧Ｖ＋を出力する電圧源２４に接続され、コンデンサ２３の他端は負定電流−Ｉｃを与えられる端子２５に接続され、コンデンサ２３と並列にスイッチ２６が接続され、スイッチ２６はフリップフロップ１３のＱ出力により制御される。入力パルスが入力端子１２に与えられると、スイッチ２６がオフとなり、端子２５の負定電流−Ｉｃをコンデンサ２３で積分して、電圧源２４の第２基準電位Ｖ＋から下降するランプ電圧を発生する。従ってコンデンサ２３、スイッチ２６は第２ランプ電圧発生器２７を構成する。
　第１，第２ランプ電圧発生器２２，２７の各出力ランプ電圧ｖ＋，ｖ−は比較器１９の非反転入力端、反転入力端にそれぞれ供給される。比較器１９の出力でフリップフロップ１３がリセットされ、かつ比較器１９の出力が出力端子２１へ供給される。
　例えば正定電流＋Ｉｃと負定電流−Ｉｃとの絶対値が等しく、｜−Ｉｃ｜＝｜＋Ｉｃ｜であり、コンデンサ１４，２３の各容量値が互いに等しいとする。第２図Ａに示すように、時点ｔ１に入力端子１２に入力パルスＰｉが入力されると、フリップフロップ１３がセットされて、第２図Ｂに示すように第１ランプ電圧発生器２２から第１基準電位Ｖ−より上昇するランプ電圧ｖ＋が発生すると共に第２ランプ電圧発生器２７から第２基準電位Ｖ＋より下降するランプ電圧ｖ−が発生する。これらランプ電圧ｖ＋，ｖ−が同一値となり、ランプ電圧ｖ＋が、ランプ電圧ｖ−よりわずかでも超えると、第２図Ｃに示すように、その時点ｔ２で比較器１９の出力が反転して“１”となり、その出力によりフリップフロップ１３がリセットされて、スイッチ１５，２６が共にオンとなり、コンデンサ１４，２３は共に放電され、比較器１９の非反転入力端にＶ−が、反転入力端にＶ＋がそれぞれ入力され、比較器１９の出力は“０”となる。従って時点ｔ２に出力端子２１から入力パルスに対しＴｐｄ＝ｔ２−ｔ１だけ遅延したパルスが出力される。」
（第５頁第５行−第７頁第１１行）
　
　引用例２の第１図に記載された可変遅延回路は、上記ケ．及び第２図のタイミングチャートの記載から、ワンショットパルス状の入力パルスＰｉの入力から、出力ランプ電圧ｖ＋，ｖ−の交差点の時点までの時間Ｔｐｄを規定する機能を有しているといえる。また、第２図の（Ｂ）の波形の記載から、第２ランプ発生器２７が出力する電圧波形は、第１ランプ発生器２２が発生する電圧波形と“逆の”電圧波形であることをみてとれる。ここで、Ｖ＋を“第１の電圧”，Ｖ−を“第２の電圧”と称し、ランプ電圧であるｖ−及びｖ＋を、ともに“傾斜”と称し、第１ランプ発生器２２、第２ランプ発生器２７を、それぞれ、“第１の電圧出力部”、“第２の電圧出力部”と称すると、引用例２には、次の発明（以下、「引用発明２」という。）が開示されていると認められる。
　
「ワンショットパルス（Ａ）の入力から所定時間（Ｔｐｄ）経過した時点を規定する遅延回路であって、ワンショットパルス（Ａ）に応じて第１の電圧（Ｖ＋）に向かって変化する傾斜（ｖ＋）を含む電圧波形を出力する第１の電圧出力部と、ワンショットパルス（Ａ）に応じて前記第１の電圧とは異なる第２の電圧（Ｖ−）に向かって変化する傾斜（ｖ−）を含み、前記電圧波形とは逆の電圧波形を出力する第２の電圧出力部とを備え、第１及び第２電圧出力部の出力を比較することにより、前記傾斜（ｖ＋）と前記傾斜（ｖ−）との交差点を該所定時間（Ｔｐｄ）を経過した時点として規定する遅延回路。」
　
３．対比
　本願発明と引用発明１とを対比する。
・引用発明１の「第１のＣＲ時定数回路（２３）」は、本願発明の「第１の遅延回路」に相当する。
・引用発明１の「ＣＭＯＳインバータ（２２）」は、本願発明の「差動回路」に対応し、両者は「比較回路」である点で共通している。
・本願発明の「第２のパルスエンドエッジ」も、引用発明１の「しきい値」も、電圧としては、上記の「比較回路」のしきい値を表す「所定の電圧」ということができる。よって、本願発明の「前記ワンショットパルスの入力から前記第１のパルスのエンドエッジと前記第２のパルスのエンドエッジとの交差点までに対応したパルス幅のパルスを発生する」ことと、引用発明１の「前記ワンショットパルスの入力から前記第１のパルスのエンドエッジとしきい値との交差点までに対応したパルス幅のパルスを発生する」こととは、「前記ワンショットパルスの入力から前記第１のパルスのエンドエッジと所定の電圧との交差点までに対応したパルス幅のパルスを発生する」点で共通している。
　
　したがって、本願発明と引用発明１とは、以下の点で一致ないし相違している。
　
（一致点）
「第１の遅延回路を有し、ワンショットパルスに応じて第１の時定数に基づいて第１の電圧から第２の電圧を経由して前記第１の電圧に向かって変化する第１のパルスを出力する第１の電圧出力部と
　前記ワンショットパルスの入力から前記第１のパルスのエンドエッジと所定の電圧との交差点までに対応したパルス幅のパルスを発生する比較回路と
を備えるパルス発生回路。」
　
（相違点１）
「第１の遅延回路」の態様が、本願発明では「第１の抵抗及び第１のコンデンサ」からなるのに対し、引用発明１では、「抵抗（Ｒ）及び２個のコンデンサ（Ｃ１，Ｃ２）」からなる点
　
（相違点２）
　本願発明は、「第２の抵抗及び第２のコンデンサからなる第２の遅延回路を有し、前記ワンショットパルスに応じて第２の時定数に基づいて前記第１の出力電圧とは異なり前記第２の電圧から前記第１の電圧を経由して前記第２の電圧に向かって変化する第２のパルスを出力する第２の電圧出力部」を備えるのに対し、引用発明１はそのような構成を備えていない点
　
（相違点３）
　「比較回路」の動作(「前記ワンショットパルスの入力から前記第１のパルスのエンドエッジと所定の電圧との交差点までに対応したパルス幅のパルスを発生する」）に関し、本願発明は「ワンショットパルスの入力から前記第１のパルスのエンドエッジと前記第２のパルスのエンドエッジとの交差点までに対応したパルス幅のパルスを発生する」ものであるのに対し、引用発明１は、「ワンショットパルスの入力から前記第１のパルスのエンドエッジとしきい値との交差点までに対応したパルス幅のパルスを発生する」ものである点
　
（相違点４）
　「比較回路」の具体的構成は、本願発明では「差動回路」であるのに対し、引用発明１では「ＣＭＯＳインバータ（２２）」である点
　
４．当審の判断
　相違点１について検討する。
　一般に、遅延回路として１個の抵抗及び１個のコンデンサとからなる遅延回路は慣用であって、引用発明１における「第１の遅延回路」（第１のＣＲ時定数回路（２３））を、「第１の抵抗及び第１のコンデンサ」とすることは、適宜になし得ることである。
　次に、相違点２，３について検討する。
　再掲すると、引用例２には「ワンショットパルス（Ａ）の入力から所定時間（Ｔｐｄ）経過した時点を規定する遅延回路であって、ワンショットパルス（Ａ）に応じて第１の電圧（Ｖ＋）に向かって変化する傾斜（ｖ＋）を含む電圧波形を出力する第１の電圧出力部と、ワンショットパルス（Ａ）に応じて前記第１の電圧とは異なる第２の電圧（Ｖ−）に向かって変化する傾斜（ｖ−）を含み、前記電圧波形とは逆の電圧波形を出力する第２の電圧出力部とを備え、第１及び第２電圧出力部の出力を比較することにより、前記傾斜（ｖ＋）と前記傾斜（ｖ−）との交差点を該所定時間（Ｔｐｄ）経過した時点として規定する遅延回路。」（引用発明２）が開示されている。
　そして、引用発明１のパルス発生回路は、ワンショットパルスの入力から、「…までに対応したパルス幅のパルス」の後縁位置に対応する所定時間を規定するものであり、引用発明２の遅延回路も、ワンショットパルスの入力から所定時間（Ｔｐｄ）を規定するものであり、両者ともに「ワンショットパルスの入力から所定時間経過した時点を規定する」点で機能が共通しており、また、その機能を実現するための基本原理も、ワンショットパルスの入力に応じて発生する電圧波形（引用発明１は「第１のパルス」，引用発明２は「傾斜（ｖ＋）を含む電圧波形」。）と、所定の電圧（引用発明１は「しきい値」，引用発明２は「傾斜（ｖ−）を含む電圧波形」）との交差点を比較・検出する点で共通するものである。よって、引用発明２を、引用発明１のワンショットパルスの入力から所定時間経過した時点を規定する構成に適用することに格別の困難性は認められない。
　したがって、引用発明１において、「第１の電圧出力部」の電圧波形とは逆の電圧波形を出力する「第２の電圧出力部」、すなわち、「ワンショットパルスに応じて前記第１の出力電圧とは異なり前記第２の電圧から前記第１の電圧を経由して前記第２の電圧に向かって変化する第２のパルスを出力する第２の電圧出力部」を備え、第１及び第２の電圧出力部の出力を「比較回路」で比較することにより、「第１のパルスのエンドエッジ」（傾斜）と、「第２のパルスのエンドエッジ」（傾斜）との交差点を所定時間経過した時点として規定するようにすることは、当業者が容易になし得るものである。
　この適用によれば、「比較回路」の動作がみかけ上、「ワンショットパルスの入力から前記第１のパルスのエンドエッジと前記第２のパルスのエンドエッジとの交差点までに対応したパルス幅のパルスを発生する」ものとなることは自明的に導き出せる事項である。
　また、出力波形が互いに逆の関係にある「第１の電圧出力部」と「第２の電圧出力部」とは、用いられる回路素子や基本回路が同様となることは明らかであって（例えば、引用例１第１，４図を参照。）、「第２の電圧出力部」として、「第２の抵抗及び第２のコンデンサからなる第２の遅延回路を有」するようにし、「第２の時定数に基づいて」第２のパルスを出力するようにすることも適宜のことである。
　よって、引用発明１に対して引用発明２を適用することにより、上記相違点２，３に係る本願発明のごとく構成することは、当業者が容易になし得たものである。
　最後に相違点４について検討する。
　一般に、比較回路を差動回路で構成することは、例えば原査定の拒絶の理由で引用された、特開昭６１−３９７１８号公報（第２，１１図）、特開平５−１４５４００号公報（第４図）に示されるように周知技術であって、引用発明１における「比較回路」の具体的構成を、「差動回路」とすることに格別の困難性は認められない。
　
５．むすび
　以上のとおり、本願発明は、引用発明１，２及び周知・慣用技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　
　よって、結論のとおり審決する。