【事件の表示】
　特願２００６−４６９０９「半導体装置」拒絶査定不服審判事件〔平成１８年７月１３日出願公開、特開２００６−１８６３９２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成８年３月１５日に出願した特願平８−５９３５６号（特許法第４１条に基づく優先権主張　平成７年８月２２日）の一部を平成１８年２月２３日に新たな特許出願としたものであって、平成２１年４月２日付けで手続補正がなされ、同年８月７日付けで拒絶査定がなされ、これに対して同年１１月１２日に拒絶査定に対する審判請求がなされたものである。
　
第２．本願発明
　本願の請求項１〜９に係る発明は、平成２１年４月２日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜９に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載された事項により特定される以下のとおりのものである。
　
　「【請求項１】
　主表面を有する半導体基板と、
　前記半導体基板の主表面上に絶縁層を介在して形成され、絶縁ゲートトランジスタ部を有する素子の形成領域および他の素子の形成領域を有する半導体層と、
　前記半導体層に形成され、前記素子の形成領域と前記他の素子の形成領域とを電気的に分離するために前記素子の形成領域の周囲を取囲む溝と、
　前記半導体層の前記表面に形成された、前記絶縁ゲートトランジスタのソース領域およびドレイン領域と、
　前記ソース領域に電気的に接続されたソース引出配線層と、
　前記ドレイン領域と電気的に接続され、前記ソース引出配線層と同時に形成されるドレイン配線層と、
　前記ソース引出配線層および前記ドレイン配線層を覆うように形成された第１層間絶縁層と、
　前記第１層間絶縁層を覆うように形成された第２層間絶縁層と、
　前記第２層間絶縁層上に延在するように形成され、前記ドレイン配線層に電気的に接続されたドレイン引出配線層とを備え、
　前記ソース領域は、前記半導体層の前記表面において前記素子の形成領域内で前記ドレイン領域の周囲を取囲むように環状に形成され、
　前記ソース引出配線層を、前記ソース領域の全周にわたって前記ソース領域の表面と接触させる一方で、前記第１層間絶縁層と前記第２層間絶縁層とを介して前記ドレイン引出配線層を前記ソース引出配線層と交差する方向に延在させて前記ソース引出配線層で囲まれる領域上から前記ソース引出配線層上を経由して前記ソース引出配線層の周囲の領域上に引出すようにした、半導体装置。」
　
第３．引用刊行物に記載された発明
１．引用例１：特開平６−１８８４３８号公報
（１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平６−１８８４３８号公報（以下「引用例１」という。）には、図１、２、２２、２９〜３２及び５５とともに以下の記載がある（なお、下線は当合議体において付加したものである。他の刊行物についても同じ。）。
　
　「【０００１】
【産業上の利用分野】この発明は高耐圧を保持する半導体装置に関し、特に誘電体層分離半導体装置に関するものである。」
　「【００４６】
【実施例】以下、第１乃至第３実施例においては、誘電体分離半導体装置の実施例を示し、第４乃至第６実施例においてはその製造方法の実施例を示す。更に第７乃至第１４実施例においては、誘電体分離半導体装置の種々の応用例を示す。
【００４７】＜誘電体分離半導体装置の実施例＞
第１実施例．図１はこの発明の第１実施例である、誘電体分離半導体装置１００の断面斜視図であり、図２は誘電体分離半導体装置１００の断面図である。
半導体基板１の上面及び下面にはそれぞれ誘電体層３及び裏面電極８が設けられている。誘電体層３の上面にはｎ
−
型半導体層２が設けられており、誘電体層３は半導体基板１とｎ
−
型半導体層２を誘電体分離している。絶縁膜９はｎ
−
型半導体層２を所定の範囲で区画している
【００４８】
この区画された所定の範囲において、ｎ
−
型半導体層２の上面にｎ
−
型半導体層２より低抵抗のｎ
＋
型半導体領域４が、またｎ
＋
型半導体領域４を取り囲むようにｐ
＋
型半導体領域５が形成されている。ｐ
＋
型半導体領域５は、ｎ
−
型半導体層２の上面内に選択的に形成されている
【００４９】
ｎ
＋
型半導体領域４及びｐ
＋
型半導体領域５にはそれぞれ電極６及び電極７が接続されている。電極６及び電極７は、絶縁膜１１によって互いに絶縁されている。
【００５０】誘電体層３は、比較的厚い第１の領域３ａと、比較的薄い第２の領域３ｂとに区分される。ｎ＋型半導体領域４は、第１の領域３ａの上方において、第１の領域３ａより狭い範囲で形成されている。」
　「【００８０】＜誘電体分離半導体装置の製造方法の実施例＞第１乃至第３実施例で説明された誘電体分離半導体装置は、その製造工程においてｎ＋型半導体領域４を第１の領域３ａの上方に位置させて形成する。しかし、ｎ−型半導体層２の存在により、第１の領域３ａを直接に確認して位置合わせを行うのは困難である。第４乃至第６実施例においては、第１の領域３ａと類似する構造を有する第３の領域を形成し、この第３の領域を露呈させて位置合わせの基準とし、ｎ＋型半導体領域４と第１の領域３ａとの位置合わせを容易にすることができる。」
　「【００８９】一旦熱酸化膜２５を除去した後、絶縁膜１１をデポジションし、残部２１ａを使った位置合わせにより、絶縁膜１１のパターニングを行う。
このパターニングにより、ｎ
＋
型半導体領域４及びｐ
＋
型半導体領域５を露呈させる。そして、Ａｌ−Ｓｉをスパッタリングし、パターニングしてカソード電極６、アノード電極７を形成する。また半導体基板１の裏面に金属を蒸着して裏面電極８を形成する。以上の工程により、図２２に示された構造を得ることができ、誘電体分離半導体装置１００を製造することができる
　「【０１０２】
第７実施例．図２９はこの発明の第７実施例である、誘電体分離半導体装置１０３の断面斜視図であり、図３０は誘電体分離半導体装置１０３の断面図である。半導体基板１、ｎ
−
型半導体層２、誘電体層３並びにその第１の領域３ａ及び第２の領域３ｂ、ｎ
＋
型半導体領域４、電極６，７、裏面電極８、絶縁膜９の位置関係は、第１実施例に示された誘電体分離半導体装置１００と同様である
【０１０３】
但し、ｐ
＋
型半導体領域５の上面にはｎ
＋
型半導体領域１２が選択的に形成され、ｐ
＋
型半導体領域５とともに電極７と接続されている。また、電極７の近傍であって、電極６に近い方において絶縁膜１１はゲート電極１４を内包する。絶縁膜１１は例えば酸化膜で構成され、ゲート電極１４の直下にある絶縁膜１１はゲート酸化膜１３として機能する
【０１０４】
ゲート電極１４はゲート酸化膜１３を介してｐ
＋
型半導体領域５、ｎ
＋
型半導体領域１２、及びｎ
−
型半導体層２と対峙する構造となり、誘電体分離半導体装置１０３はｎチャネルＭＯＳトランジスタとして機能する。よって電極７はソース電極として、電極６はドレイン電極として、それぞれ機能するため、以下この実施例では「ドレイン電極６」、「ソース電極７」との表現を用いることとする
【０１０５】まずｎチャネルＭＯＳトランジスタがオフとなる動作について説明する。図３１は誘電体分離半導体装置１０３の動作を示す断面図である。ソース電極７及び裏面電極８並びにゲート電極１４の電位をいずれも０Ｖにすると、ｐ＋型半導体領域５のうちゲート電極１４の直下にある部分はｎ反転せず、ｎチャネルＭＯＳトランジスタはオフ状態となる。
【０１０６】そしてドレイン電極６に正の電圧を与えてこれを漸次増加させた場合、第１実施例と同様にＲＥＳＵＲＦ効果によってｎ−型半導体層２とｐ＋型半導体領域５との間のｐｎ接合での電界が緩和される。したがって、第１実施例と同様に、第２の領域３ｂにおいて誘電体層３の厚さｔ０を比較的薄くしてＲＥＳＵＲＦ効果を損なうことがないようにする一方、第１の領域３ａにおいて誘電体層３の厚さｔ１を比較的厚くして電圧降下を稼ぐことにより、ドレイン電極６とソース電極７との間の耐圧を向上することができる。
【０１０７】ｐ＋型半導体領域５から充分離れた位置における、即ち図３１のＥＥ断面における、厚さ方向に対して垂直下向きの電界強度の、厚さ方向に対する依存性を図３２に示す。ＥＥ断面における全電圧降下Ｖは誘電体分離半導体装置２００と同様に数１で表され、図３２も図５５と同じものとなる。
【０１０８】第１実施例と同様に、ｐ＋型半導体領域５とｎ＋型半導体領域４との距離Ｌを十分長くとり、ｎ−型半導体層２の厚さｄと不純物濃度Ｎを最適化することにより、ｎ−型半導体層２とｐ＋型半導体領域５の間のｐｎ接合での電界集中及び、ｎ−型半導体層２とｎ＋型半導体領域４の界面での電界集中によるアバランシェ破壊が発生せず、誘電体分離半導体装置１０３の耐圧を、最終的にｎ＋型半導体領域４の直下のｎ−型半導体層２と誘電体層３の界面での電界集中によるアバランシェ破壊で決定するようにできる。」
　「【０１６４】＜その他の応用例＞．上記第７乃至第１４実施例は第１実施例に対応する態様、即ち絶縁層３における第１の領域３ａが第２の領域３ｂよりも厚い絶縁層である態様について各種デバイスへの応用を示している。しかし、第２乃至第３実施例に対応する態様を上記第７乃至第１４実施例と同様にして各種デバイスに応用することもできる。
【０１６５】
更に、本発明の各実施例において示された誘電体分離半導体装置は個別半導体として単体で構成されるだけでなく、他の低耐圧素子等と共に集積回路の一部として構成されることもできる
　
（２）ここにおいて、図２９に記載された「第７実施例」についてみると、「半導体基板１、ｎ−型半導体層２、誘電体層３並びにその第１の領域３ａ及び第２の領域３ｂ、ｎ＋型半導体領域４、電極６，７、裏面電極８、絶縁膜９の位置関係は、第１実施例に示された誘電体分離半導体装置１００と同様である。」（０１０２段落）という記載から、「半導体基板１」、「ｎ−型半導体層２」、「誘電体層３並びにその第１の領域３ａ及び第２の領域３ｂ」、「ｎ＋型半導体領域４」、「電極６，７」、「裏面電極８」、「絶縁膜９」については、「第１実施例」に関する説明である「第１実施例．図１はこの発明の第１実施例である、誘電体分離半導体装置１００の断面斜視図であり、図２は誘電体分離半導体装置１００の断面図である。半導体基板１の上面及び下面にはそれぞれ誘電体層３及び裏面電極８が設けられている。誘電体層３の上面にはｎ−型半導体層２が設けられており、誘電体層３は半導体基板１とｎ−型半導体層２を誘電体分離している。絶縁膜９はｎ−型半導体層２を所定の範囲で区画している。　・・・この区画された所定の範囲において、ｎ−型半導体層２の上面にｎ−型半導体層２より低抵抗のｎ＋型半導体領域４が、またｎ＋型半導体領域４を取り囲むようにｐ＋型半導体領域５が形成されている。・・・ｎ＋型半導体領域４及びｐ＋型半導体領域５にはそれぞれ電極６及び電極７が接続されている。電極６及び電極７は、絶縁膜１１によって互いに絶縁されている。・・・誘電体層３は、比較的厚い第１の領域３ａと、比較的薄い第２の領域３ｂとに区分される。ｎ＋型半導体領域４は、第１の領域３ａの上方において、第１の領域３ａより狭い範囲で形成されている。」（００４７段落〜００５０段落）に記載されたとおりの構造であることが明らかである。
　
　また、「ゲート電極１４はゲート酸化膜１３を介してｐ＋型半導体領域５、ｎ＋型半導体領域１２、及びｎ−型半導体層２と対峙する構造となり、誘電体分離半導体装置１０３はｎチャネルＭＯＳトランジスタとして機能する。」（０１０４段落）、及び「更に、本発明の各実施例において示された誘電体分離半導体装置は個別半導体として単体で構成されるだけでなく、他の低耐圧素子等と共に集積回路の一部として構成されることもできる。」（０１６５段落）という記載から、引用例１には、図２９に記載された第７実施例に係る半導体装置が他の低圧素子等と共に集積回路の一部として構成された装置も記載されているものと認められるが、当該装置においては、「ｎ−型半導体層２」を所定の範囲で区画している「絶縁膜９」の内側、すなわち「絶縁膜９」により区画された所定の範囲にｎチャネルＭＯＳトランジスタとして機能する素子が形成され、「絶縁膜９」の外側に他の低圧素子等が形成されることは当業者にとって明らかな事項である。
　
（３）以上を総合すると、引用例１には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　「半導体基板１の上面には誘電体層３が設けられ、前記誘電体層３の上面にはｎ−型半導体層２が設けられ、前記誘電体層３は前記半導体基板１と前記ｎ−型半導体層２を誘電体分離し、絶縁膜９は前記ｎ−型半導体層２を所定の範囲で区画し、前記絶縁膜９により区画された前記所定の範囲にｎチャネルＭＯＳトランジスタとして機能する素子が形成され、前記絶縁膜９の外側に、他の低圧素子等が形成され、
　区画された前記所定の範囲において、前記ｎ−型半導体層２の上面に前記ｎ−型半導体層２より低抵抗のｎ＋型半導体領域４が、また前記ｎ＋型半導体領域４を取り囲むようにｐ＋型半導体領域５が形成され、
　前記ｎ＋型半導体領域４にはドレイン電極６が接続され、
　前記ｐ＋型半導体領域５の上面にはｎ＋型半導体領域１２が選択的に形成され、前記ｐ＋型半導体領域５とともにソース電極７と接続され、
　前記ドレイン電極６及び前記ソース電極７はＡｌ−Ｓｉをスパッタリングし、パターニングして形成されたものであり、
　前記ドレイン電極６及び前記ソース電極７は、絶縁膜１１によって互いに絶縁されており、前記ソース電極７の近傍であって、前記ドレイン電極６に近い方において前記絶縁膜１１はゲート電極１４を内包し、前記絶縁膜１１は例えば酸化膜で構成され、前記ゲート電極１４の直下にある前記絶縁膜１１はゲート酸化膜１３として機能するものである、
　誘電体層分離半導体装置。」
　
２．引用例２：特開平３−２５７９６９号公報
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平３−２５７９６９号公報（以下、「引用例２」という。）には、第１図、第２図及び第８図〜第１０図とともに以下の記載がある。
　「〔発明の利用分野〕
本発明は、パワーＭＯＳＦＥＴに関し、特に、パワーＭＯＳＦＥＴのオン抵抗を低減する技術に関する。」（１ページ右下欄６行〜９行）
　「〔発明の実施例〕
　（実施例１）
　第１図は、本発明の第１の実施例の平面図、第２図は第１図のＹ−Ｙ断面図である。なお、前記第８〜１０図の従来例と同じ構成要素については同じ番号を付している。また、第１図は見やすくするため主要部分以外は省略している。
　
第１図において、正方形のドレイン開口部６（符号Ｄを付した個所）と、そのまわりを囲うように設けられた６角形のソース開口部５（符号Ｓを付した個所）とが設けられ、それらは規則正しく縦横に等ピッチで４角形に配置され、一つの４角形が１つのセルを形成している。また、１０７はゲート電極、１３Ａは１層目のドレイン電極、１６Ａは１層目のソース電極である
　次に、第２図において、Ｎ形のエピタキシャル層（以下Ｎエピタキシャル層と呼ぶ）１０２は、ＬＤＭＯＳのドレイン領域の一部として電流通路となり、かつドレイン・ソース間の耐圧を確保する電界緩和領域として働く部分であり、その比抵抗と厚みは耐圧に応じて選ばれることは従来と同様である。
　また、Ｐ形のチャネル領域１０３とＮ形のソース領域１０４は、第１図のソース開口部５から公知の拡散自己整合技術によって形成される。
　また、ドレインコンタクトをとるためのＮ＋ドレイン領域１０１は、第１図のドレイン開口部６から拡散される。
　
ソース、ドレイン配線は、先ず１層目のＡｌ電極１６Ａ、１３Ａによって引き出される。そしてドレイン配線についてはさらに層間絶縁膜１０の上部に設けられた２層目のＡｌ電極１３へと引き出されている。こうすることによって配線の自由度が向上し、セル密度の向上を図ることが出来る
　
第４．本願発明と引用発明との対比
１．本願発明と引用発明とを対比する。
　まず、引用発明の「半導体基板１」、「誘電体層３」、「ｎ−型半導体層２」、「ｎチャネルＭＯＳトランジスタとして機能する素子」、「他の低圧素子等」、「絶縁膜９」が、各々本願発明の「半導体基板」、「絶縁層」、「半導体層」、「絶縁ゲートトランジスタ部を有する素子」、「他の素子」、「前記素子の形成領域と前記他の素子の形成領域とを電気的に分離するために前記素子の形成領域の周囲を取囲む溝」に相当することは当業者にとって明らかである。
　したがって、引用発明の「半導体基板１の上面には誘電体層３が設けられ、前記誘電体層３の上面にはｎ−型半導体層２が設けられ、前記誘電体層３は前記半導体基板１と前記ｎ−型半導体層２を誘電体分離し、絶縁膜９は前記ｎ−型半導体層２を所定の範囲で区画し、前記絶縁膜９により区画された前記所定の範囲にｎチャネルＭＯＳトランジスタとして機能する素子が形成され、前記絶縁膜９の外側に、他の低圧素子等が形成され」という構成は、本願発明の「主表面を有する半導体基板と、　前記半導体基板の主表面上に絶縁層を介在して形成され、絶縁ゲートトランジスタ部を有する素子の形成領域および他の素子の形成領域を有する半導体層と、　前記半導体層に形成され、前記素子の形成領域と前記他の素子の形成領域とを電気的に分離するために前記素子の形成領域の周囲を取囲む溝」を備える構成に相当するものと認められる。
　
２．引用発明の「ｎ＋型半導体領域４」、「ｎ＋型半導体領域１２」、「ドレイン電極６」、「ソース電極７」、「誘電体層分離半導体装置」が、各々本願発明の「ドレイン領域」、「ソース領域」、「ドレイン配線層」、「ソース引出配線層」、「半導体装置」に相当することは当業者にとって明らかである。
　そして、引用発明においては、「前記ドレイン電極６及び前記ソース電極７はＡｌ−Ｓｉをスパッタリングし、パターニングして形成されたもの」であるから、「ドレイン電極６」と「ソース電極７」とが同時に形成されていることは自明である。
　また、引用発明は、「前記ｎ＋型半導体領域４を取り囲むようにｐ＋型半導体領域５が形成され、・・・前記ｐ＋型半導体領域５の上面にはｎ＋型半導体領域１２が選択的に形成され」ているから、「ｎ＋型半導体領域１２」が「ｎ＋型半導体領域４」の周囲を取囲むように環状に形成されていることは明らかである。
　したがって、引用発明の「区画された前記所定の範囲において、前記ｎ−型半導体層２の上面に前記ｎ−型半導体層２より低抵抗のｎ＋型半導体領域４が、また前記ｎ＋型半導体領域４を取り囲むようにｐ＋型半導体領域５が形成され、　前記ｎ＋型半導体領域４にはドレイン電極６が接続され、　前記ｐ＋型半導体領域５の上面にはｎ＋型半導体領域１２が選択的に形成され、前記ｐ＋型半導体領域５とともにソース電極７と接続され、　前記ドレイン電極６及び前記ソース電極７はＡｌ−Ｓｉをスパッタリングし、パターニングして形成されたものであり」という構成と、本願発明の「前記半導体層の前記表面に形成された、前記絶縁ゲートトランジスタのソース領域およびドレイン領域と、　前記ソース領域に電気的に接続されたソース引出配線層と、　前記ドレイン領域と電気的に接続され、前記ソース引出配線層と同時に形成されるドレイン配線層と、　前記ソース引出配線層および前記ドレイン配線層を覆うように形成された第１層間絶縁層と、　前記第１層間絶縁層を覆うように形成された第２層間絶縁層と、　前記第２層間絶縁層上に延在するように形成され、前記ドレイン配線層に電気的に接続されたドレイン引出配線層とを備え、　前記ソース領域は、前記半導体層の前記表面において前記素子の形成領域内で前記ドレイン領域の周囲を取囲むように環状に形成され」という構成とは、「前記半導体層の前記表面に形成された、前記絶縁ゲートトランジスタのソース領域およびドレイン領域と、　前記ソース領域に電気的に接続されたソース引出配線層と、　前記ドレイン領域と電気的に接続され、前記ソース引出配線層と同時に形成されるドレイン配線層とを備え、　前記ソース領域は、前記半導体層の前記表面において前記素子の形成領域内で前記ドレイン領域の周囲を取囲むように環状に形成され」ている構成である点で一致する。
　
３．したがって、本願発明と引用発明とは、
　「主表面を有する半導体基板と、
　前記半導体基板の主表面上に絶縁層を介在して形成され、絶縁ゲートトランジスタ部を有する素子の形成領域および他の素子の形成領域を有する半導体層と、
　前記半導体層に形成され、前記素子の形成領域と前記他の素子の形成領域とを電気的に分離するために前記素子の形成領域の周囲を取囲む溝と、
　前記半導体層の前記表面に形成された、前記絶縁ゲートトランジスタのソース領域およびドレイン領域と、
　前記ソース領域に電気的に接続されたソース引出配線層と、
　前記ドレイン領域と電気的に接続され、前記ソース引出配線層と同時に形成されるドレイン配線層とを備え、
　前記ソース領域は、前記半導体層の前記表面において前記素子の形成領域内で前記ドレイン領域の周囲を取囲むように環状に形成されている、
　半導体装置。」
　
　である点で一致し、以下の点で相違する。
（相違点）
　本願発明は、「前記ソース引出配線層および前記ドレイン配線層を覆うように形成された第１層間絶縁層と、　前記第１層間絶縁層を覆うように形成された第２層間絶縁層と、　前記第２層間絶縁層上に延在するように形成され、前記ドレイン配線層に電気的に接続されたドレイン引出配線層とを備え、」「前記ソース引出配線層を、前記ソース領域の全周にわたって前記ソース領域の表面と接触させる一方で、前記第１層間絶縁層と前記第２層間絶縁層とを介して前記ドレイン引出配線層を前記ソース引出配線層と交差する方向に延在させて前記ソース引出配線層で囲まれる領域上から前記ソース引出配線層上を経由して前記ソース引出配線層の周囲の領域上に引出すようにした」という構成を備えているのに対して、引用発明はそのような構成を備えていない点。
　
第５．相違点についての当審の判断
１．相違点の整理
　本願発明と引用発明との上記相違点は、技術的にみて以下の２点に整理できるから、その各々について以下において検討する。
（相違点１）
　本願発明は、「前記ソース引出配線層および前記ドレイン配線層を覆うように形成された第１層間絶縁層と、　前記第１層間絶縁層を覆うように形成された第２層間絶縁層と、　前記第２層間絶縁層上に延在するように形成され、前記ドレイン配線層に電気的に接続されたドレイン引出配線層とを備え、」「前記第１層間絶縁層と前記第２層間絶縁層とを介して前記ドレイン引出配線層を前記ソース引出配線層と交差する方向に延在させて前記ソース引出配線層で囲まれる領域上から前記ソース引出配線層上を経由して前記ソース引出配線層の周囲の領域上に引出すようにした」構成を備えているのに対して、引用発明はそのような構成を備えていない点。
　
（相違点２）
　本願発明は、「前記ソース引出配線層を、前記ソース領域の全周にわたって前記ソース領域の表面と接触させる」構成となっているのに対して、引用発明はそのような構成を備えることが特定されていない点。
　
２．相違点１について
（１）引用例２における「また、１０７はゲート電極、１３Ａは１層目のドレイン電極、１６Ａは１層目のソース電極である。・・・ソース、ドレイン配線は、先ず１層目のＡｌ電極１６Ａ、１３Ａによって引き出される。そしてドレイン配線についてはさらに層間絶縁膜１０の上部に設けられた２層目のＡｌ電極１３へと引き出されている。」（４ページ左上欄１２行〜右上欄１２行）という記載を勘案すると、同引用例２には、パワーＭＯＳＦＥＴにおいて、引用発明の「ドレイン電極６」に相当する「１層目のドレイン電極１３Ａ」及び引用発明の「ソース電極７」に相当する「１層目のソース電極１６Ａ」を覆うように形成された「層間絶縁膜１０」と、当該「層間絶縁膜１０」上に延在するように形成され、「１層目のドレイン電極１３Ａ」に電気的に接続された「２層目のＡｌ電極１３」とを備え、「層間絶縁膜１０」を介して「２層目のＡｌ電極１３」を「１層目のソース電極１６Ａ」と交差させる方向に延在させて「１層目のソース電極１６Ａ」で囲まれる領域上から「１層目のソース電極１６Ａ」上を経由して「１層目のソース電極１６Ａ」の周囲の領域上に引き出す構成とすることにより、「配線の自由度が向上し、セル密度の向上を図ることが出来る」（４ページ右上欄１２行〜１３行）ようにした発明が記載されているものと認められる。
　そして、引用発明と引用例２に記載された発明とは、ともに横型のＭＯＳトランジスタという共通の技術分野に属するものであり、かつ、配線の自由度の向上や素子の密度の向上は、半導体素子の製造に携わるものにとっての周知の技術課題といえるものであるから、引用発明に対して引用例２に記載された発明を適用し、「ドレイン電極６」及び「ソース電極７」を覆うように形成された「層間絶縁膜１０」と、当該「層間絶縁膜１０」上に延在するように形成され、「ドレイン電極６」に電気的に接続された「２層目のＡｌ電極１３」とを備え、「層間絶縁膜１０」を介して「２層目のＡｌ電極１３」を「ソース電極７」と交差させる方向に延在させて「ソース電極７」で囲まれる領域上から「ソース電極７」上を経由して「ソース電極７」の周囲の領域上に引き出す構成とすることは、当業者が容易に想到し得たことである。
　
（２）ここにおいて、層間絶縁膜について更に検討すると、一般に、層間絶縁膜を何層の構造とするかは、半導体装置に求められる性能やプロセスの容易性等を勘案して当業者が適宜選択し得る設計的事項であり、絶縁ゲートトランジスタにおいて、ソース・ドレイン領域に接続された電極を２層の層間絶縁膜を介して引き出すようにすることも、例えば、本願の優先権主張の日前に日本国内において頒布された以下の周知文献１に記載されているように当業者における周知技術である。
ａ．周知文献１：特開平５−１０９７１１号公報
　上記周知文献１には、図９〜１１とともに以下の記載がある。
　「【０００５】
次に、第１の層間絶縁膜３０６を形成し、レジストのパターニングを行った後、ドライエッチングによって第１の層間絶縁膜３０６にコンタクトホールを形成する。その後、第１のアルミニウム層を堆積させ、レジストのパターニングを行った後、ドライエッチングによって第１のアルミニウム配線層３０８を形成する（図９の（Ｂ）参照）
【０００６】
更に第２の層間絶縁膜３１０を形成し、レジストのパターニングを行った後、ドライエッチングによって第２の層間絶縁膜に第２のコンタクトホールを形成する。そして、第２のアルミニウム層を堆積させ、レジストのパターニングを行った後、ドライエッチングによって第２のアルミニウム配線層３１２を形成する（図９の（Ｃ）参照）
【０００７】
次に第３の層間絶縁膜３１４を形成し、レジストのパターニングを行った後、ドライエッチングによって第３の層間絶縁膜に第３のコンタクトホールを形成する。そして、第３のアルミニウム層を堆積させ、レジストのパターニングを行った後、ドライエッチングによって第３のアルミニウム配線層３１６を形成する（図９の（Ｄ）参照）。
【０００８】図１０に、このような３層配線化技術を適用して作製されたインバーター回路の断面構造を示す。また図１１にこのインバーター回路の回路図を示す。」
　
（３）したがって、引用発明に対して引用例２に記載された発明を適用し、「ドレイン電極６」及び「ソース電極７」を覆うように形成された「層間絶縁膜１０」と、当該「層間絶縁膜１０」上に延在するように形成され、「ドレイン電極６」に電気的に接続された「２層目のＡｌ電極１３」とを備え、「層間絶縁膜１０」を介して「２層目のＡｌ電極１３」を「ソース電極７」と交差させる方向に延在させて「ソース電極７」で囲まれる領域上から「ソース電極７」上を経由して「ソース電極７」の周囲の領域上に引き出す構成とするに際して、「層間絶縁膜１０」を２層構造とすること、すなわち、本願発明のように、「前記ソース引出配線層および前記ドレイン配線層を覆うように形成された第１層間絶縁層と、　前記第１層間絶縁層を覆うように形成された第２層間絶縁層と、　前記第２層間絶縁層上に延在するように形成され、前記ドレイン配線層に電気的に接続されたドレイン引出配線層とを備え、」「前記第１層間絶縁層と前記第２層間絶縁層とを介して前記ドレイン引出配線層を前記ソース引出配線層と交差する方向に延在させて前記ソース引出配線層で囲まれる領域上から前記ソース引出配線層上を経由して前記ソース引出配線層の周囲の領域上に引出すようにした」構成とすることは、当業者が適宜なし得たことである。
　
　以上のとおりであるから、相違点１は当業者が容易になし得た範囲に含まれる程度のものである。
　
３．相違点２について
（１）引用例１の図２９等の記載から判断して、引用発明においては、「ｎ＋型半導体領域１２」と「ソース電極７」とが全周にわたって接触しているか否かは別として、環状の「ｎ＋型半導体領域１２」の上部に、当該「ｎ＋型半導体領域１２」と接触する環状の「ソース電極７」を備えているものと解される。
　また、仮に、引用発明がそのような環状の「ソース電極７」を備えているとまではいえないものであったとしても、一般に、絶縁ゲートトランジスタにおいて、環状のソース又はドレイン領域の上部に、当該ソース又はドレイン領域と接触する環状の電極を設けることは、例えば、本願の優先権主張の日前に日本国内において頒布された以下の周知文献２〜４に記載されているように、当業者における周知技術であるから、引用発明において、環状の「ｎ＋型半導体領域１２」の上部に、当該「ｎ＋型半導体領域１２」と接触する環状の「ソース電極７」を備える構成とすることは、当業者が適宜なし得たことである。
ａ．周知文献２：特開平５−２９６１５号公報
　上記周知文献２には、図１とともに以下の記載がある。
　「【００２１】（第１実施例）図１は、本発明に係る伝導度変調型ＭＩＳＦＥＴの第１実施例の構造を示す断面図である。ｐ型のシリコン基板１１の上にｎ＋型の埋込み層１が形成され、この上にリンドープによるｎ−型のエピタキシャル層２が形成されている。
このエピタキシャル層２の表面側には、１０
１８
ｃｍ
−３
程度のキャリア濃度としたｎ型のベース領域４及び１０
２０
ｃｍ
−３
程度のボロンドープによるｐ
＋
型のソース領域５が２重拡散によって形成されている。また、これらは絶縁層６によって被覆されており、その開口部を介してソース電極１０がソース領域５及びｎ
＋
型のソースコンタクト領域１３に導電接触している
【００２２】
これらソース領域５、ソース電極１０等は環状の平面パターンを有しているが、この環形内側の表面側において、ベース領域４とは非接触状態に１０
１６
ｃｍ
−３
程度のキャリア濃度でｐ
−
型の伝導度変調領域３が形成され、その内部表面側にキャリア濃度１０
１７
ｃｍ
−３
以上程度のｎ
＋
型の少数キャリア注入領域７が拡散形成されている。
　
ｂ．周知文献３：特開平５−２５９４４４号公報
　上記周知文献３には、図９とともに以下の記載がある。
　「【００３２】図９は、２つの低電圧ＣＭＯＳトランジスタ９０３及び９０４と同じ基板上に集積された、環状の形状に形成されたＬＤＤラテラルＤＭＯＳトランジスタ９０１を示す。図９で、Ｐ＋埋込み層９０５及び９０６は、トランジスタ９０１の電界形成構造だけでなく、ＮチャネルＭＯＳトランジスタ９０４のラッチアップ抑制構造をも提供する。
一方平面図に於て、ドリフト、ドレイン、Ｐボディ、種々のＰ＋埋設領域及びＬＤＤラテラルＤＭＯＳトランジスタ９０１のその他の構造は、環状の構造となっている。例えば、図９に示すように、ＬＤＤラテラルＤＭＯＳトランジスタ９０１のＰボディ領域及びソース領域を接続する伝導体９１０は、環状の形状である
　
ｃ．周知文献４：特開平１−１９１４７７号公報）
　上記周知文献４には、第４図及び第５図とともに以下の記載がある。
　「いわゆるＤＭＯＳと称される電界効果トランジスタはこの要求を満たしうるもので、その構造例を第４図および第５図に示す。第４図はこの種の電界効果トランジスタ１個の断面図であり、第５図はその上面図である。・・・この半導体領域２４内に電界効果トランジスタが作り込まれるのであるが、その前に表面から強いｎ形の接続層２６を環状に半導体領域２４の下側の埋込半導体層２４に達するように深く拡散する。この接続層２６からは後でドレイン端子Ｄが導出される。次にこの接続層２６で囲まれた円形範囲内にｐ形で第１の半導体層２７を環状に拡散し、その内径部と内孔部との表面を図示のように覆うようにゲート２８をごく薄いゲート絶縁膜２８を介して設ける。さらにこのゲートをマスクとするイオン注入により、ｎ形の第２の半導体層２９を第１の半導体層２７の内部に環状に拡散する。
　
このような半導体層が拡散された半導体基体の表面の絶縁膜３０の窓を介して電極３１〜３３が設けられる。電極３１は接続層２６と導電接触するように環状に設けられ、これからドレイン端子Ｄが導出される。電極３２は第１の半導体層２７と第２の半導体層２９とに共通に導電接触するように環状に設けられ、これからソース端子Ｓが導出される。
　
（２）ところで、一般に、半導体装置において、半導体の表面に形成された不純物領域上に、当該不純物領域と電気的に接続された電極を設けるに際して、不純物領域と電極との接触部分の面積が大きいほど抵抗が低減できることは当業者における技術常識であるところ、引用発明のような、いわゆる電力用半導体装置において、電流路における抵抗を低減させることは当業者における周知の課題であるから、引用発明において、環状の「ｎ＋型半導体領域１２」の上部に、当該「ｎ＋型半導体領域１２」と接触する環状の「ソース電極７」を設けるに際して、「ｎ＋型半導体領域１２」と「ソース電極７」との接触面積をできるだけ大きくしようとすることは、当業者であれば直ちに察知し得たことである。
　そして、「ｎ＋型半導体領域１２」と「ソース電極７」との接触面積を最大限に大きくするためには、「ソース電極７」を「ｎ＋型半導体領域１２」の全周にわたって「ｎ＋型半導体領域１２」の表面と接触させる構成とすればよいこともまた、当業者であれば直ちに察知し得たことである。
　一方、半導体の表面に形成された環状の不純物領域上に、当該不純物領域と全周にわたって電気的に接続された電極を設けること自体は、例えば、本願の優先権主張の日前に日本国内において頒布された以下の周知文献５〜７に記載されているように、当業者において周知である。
　したがって、引用発明において、環状の「ｎ＋型半導体領域１２」の上部に、当該「ｎ＋型半導体領域１２」と接触する環状の「ソース電極７」を設けるに際して、「ｎ＋型半導体領域１２」と「ソース電極７」との接触面積をできるだけ大きくするため、「ソース電極７」を「ｎ＋型半導体領域１２」の全周にわたって「ｎ＋型半導体領域１２」の表面と接触させる構成とすること、すなわち、本願発明のように、「前記ソース引出配線層を、前記ソース領域の全周にわたって前記ソース領域の表面と接触させる」構成とすることは、当業者が容易になし得たことである。
ａ．周知文献５：特開平２−２２２５４１号公報
　上記周知文献５には、第１図とともに以下の記載がある。
　「第１図は本発明の実施例を示す平面図である。半導体基板の表面にはコレクタ領域９が円形に形成されている。そして、このコレクタ領域９の内側領域に同心円状にベース領域８が形成されている。また、このベース領域８の中央にエミッタ領域７が円形に形成されている。
　半導体基板上には絶縁膜が被覆されており、コレクタ領域９上の絶縁膜上にはコレクタ電極５がリング状に形成されている。
このコレクタ電極５は、絶縁膜をリング状に開孔してそのコンタクト孔内に形成されたコレクタコンタクト６を介して、コレクタ領域９と電気的に接続されている。これと同様に、ベース領域９上の絶縁膜上にはベース電極３がリング状に形成されており、このベース電極３は、リング状に形成されたベースコンタクト４を介して、ベース領域８と電気的に接続されている
　
ｂ．周知文献６：特開平７−１３０８６５号公報
　上記周知文献６には、図３（ｂ）とともに以下の記載がある。
　「【００５１】次に、横型ＰＮＰバイポーラトランジスタについて説明する。図３（ｂ）に示すように、Ｐ型シリコン基板２とＮ型エピタキシャルシリコン層３との界面領域中には、高濃度のＮ＋型埋込拡散層６１が形成されている。
【００５２】さらにＮ型エピタキシャルシリコン層３中には、バイポーラトランジスタのエミッタ（ＥＬＢ）として機能するＰ型拡散層６２が形成されている。さらにこのＰ型拡散層６２から離間し、かつその周囲を取り巻くように設けられたＰ型拡散層６３が形成されている。この拡散層６３は、バイポーラトランジスタのコレクタ（ＣＬＢ）として機能する。Ｎ＋型拡散層５３が形成されている。
【００５３】さらにＮ型エピタキシャルシリコン層３中には、拡散層６２および６３と離間している高濃度の深いＮ＋型コンタクト拡散層６４が形成されている。Ｎ型エピタキシャルシリコン層３の表面上には、シリコン酸化膜（ＳｉＯ２）などの絶縁膜２７が形成されている。
この絶縁膜２７中には、拡散層６３に通じる第１のコンタクト孔（例えば円環状）が形成されている。コレクタ（Ｃ
ＬＢ
）電極配線６６は、第１のコンタクト孔を介して拡散層６３に電気的に接続されている。
　
ｃ．周知文献７：特開昭５８−１０８７７１号公報
　上記周知文献７には、第１図とともに以下の記載がある。
　「現状導電層と該導電層に接続する環状電極を有するプレーナ型半導体装置に於ては、高耐圧を得るためにチップの周囲にフィールドプレート付きガードリングをその耐圧に応じて幾重にも設けた構造の半導体装置がある。
　第１図は、該半導体装置の構造を二重のフィールドプレート付きガードリングを持つＰ＋／Ｎ接合高耐圧シリコン・ダイオードについて例示した透視平面図（ａ）、コーナ部拡大透視平面図（ｂ）、及びＡ−Ａ’矢視断面図（ｃ）で、・・・該図に示すように従来構造に於ては、チップ・コーナに面する領域に於けるガードリング、フィールドプレート等の形状を決める円弧は総て同心円上に配置され、
ガードリング４，５、フィールドプレート１０，１１は全周にわたって一様な幅に形成された。そしてガードリング４，５とフィールドプレート１０，１１とは、ガードリング４，５上に形成されている絶縁膜７に設けたコンタクト窓８ｂ，８ｃを介して一部或るいは全周に於てそれぞれ電気的に接続されていた。
　
　したがって、相違点２も当業者が容易になし得た範囲に含まれる程度のものである。
　
４．相違点についてのまとめ
　以上検討したとおり、本願発明は、周知技術を勘案することにより、引用発明及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第６．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、上記結論のとおり審決する。