【事件の表示】
　平成　６年特許願第１４７９１８号「不揮発性半導体記憶装置」拒絶査定不服審判事件〔平成　７年　３月１７日出願公開、特開平　７−　７３６８８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯、本願発明
　
　本願は、特許法第４１条に基づく優先権主張を伴う平成６年６月２９日（優先日、平成５年６月２９日）の特許出願であって、請求項１に係る発明（以下、「本願発明」という。）は、平成１８年１１月２７日付けの手続補正書の特許請求の範囲の請求項１に記載された次の事項により特定されるものと認める。
　
【請求項１】
　電気的に書き換え消去可能な複数の不揮発性半導体メモリセルが直列に接続されたＮＡＮＤユニットと、
　前記ＮＡＮＤユニットのうち選択されたメモリセルを所定の書き込み状態にするために徐々に電圧が増加していく書き込みパルスを前記選択されたメモリセルに印加し、前記ＮＡＮＤユニットのうち選択されていないメモリセルに徐々に電圧が増加していく書き込み補助パルスを印加する書き込み回路とを備え、
　前記書き込みパルスの電圧増加分は前記書き込み補助パルスの電圧増加分より大きいことを特徴とする不揮発性半導体記憶装置。
　
２．刊行物記載の発明
２−１　刊行物１記載発明
　
　本願の優先日前に頒布され、当審における平成１８年９月２１日付けの拒絶理由通知書に引用された特開平３−８８１９９号公報（平成３年４月１２日出願公開、以下、「刊行物１」という。）には、電気的書き替え可能な不揮発性半導体記憶装置に関して、図面と共に、以下のような記載がある。
　
（イ）公報第１頁右下欄第５行〜第２頁左上欄第８行
　（産業上の利用分野）
　本発明は、電荷蓄積層と制御ゲートを有する電気的書き替え可能な不揮発性半導体記憶装置に関する。
　（従来の技術）
　ＥＰＲＯＭの分野で、浮遊ゲートを持つＭＯＳＦＥＴ構造のメモリセルを用いた紫外線消去型のＥＰＲＯＭが広く知られている。ＥＰＲＯＭのなかで電気的書き替えを可能としたものは、ＥＥＰＲＯＭと呼ばれる。
　ＥＥＰＲＯＭとして本出願人は先に、信頼性が高くしかも高集積化が図れるＮＡＮＤセル型ＥＥＰＲＯＭを提案している。これは、浮遊ゲートと制御ゲートを有し浮遊ゲートと基板間の電荷の授受により電気的書き替えを行う方式のメモリセルを複数個直列接続してＮＡＮＤセルを構成したものである。
　第８図はその様なＥＥＰＲＯＭのＮＡＮＤセルアレイの一部を示す。ビット線ＢＬ２１には選択ゲートＳ１を介して、浮遊ゲートと制御ゲートを有するメモリセルＭ２１１〜Ｍ２１４直列接続されてＮＡＮＤセルを構成し、ＮＡＮＤセルの一端はソース電位Ｖｓｓ（接地）に接続されている。ビット線ＢＬ２２についても同様である。
　
（ロ）公報第３頁左上欄第８行〜同欄第１４行
　第１図は一実施例のＥＥＰＲＯＭの要部構成を示し、第２図および第３図はその動作を説明するための図であり、第４図および第５図は実施例のメモリセルアレイの詳しい構成を示す。
　第４図に示すようにこの実施例では、４個のメモリセルで１個のＮＡＮＤセルを構成し、これがマトリクス配列されている。
　
（ハ）公報第３頁右上欄第１６行〜第４頁左上欄第１行
　ＮＡＮＤセルは、第４図に示すようにマトリクス配列される。ビット線ＢＬ１に沿う一つのＮＡＮＤセルに着目すると、その中の一端部のメモリセルＭ１１のドレインが選択ＭＯＳトランジスタＳ３１を介してビット線ＢＬ１に接続され、他端部のメモリセルＭ１４のソースが選択ＭＯＳトランジスタＳ４１を介して接地電位に接続されている。他のビット線についても同様である。そしてビット線と直交する方向にメモリセルの制御ゲートを共通接続するワード線ＷＬ１、ＷＬ２、…が配設される。各ワード線ＷＬは、選択ＭＯＳトランジスタＳ１１、Ｓ１２、…を介して制御端子ＣＧ１、ＣＧ２、…に接続される。ビット線側の選択ＭＯＳトランジスタＳ３１、Ｓ３２、…のゲートは選択ＭＯＳトランジスタＳ２１を介して制御端子ＳＤ１に接続され、ソース側の選択ＭＯＳトランジスタＳ４１、Ｓ４２、…のゲートは直接制御端子ＳＳｌに接続されている。選択ＭＯＳトランジスタＳ１１〜Ｓ１４およびＳ２１のゲートは共通に制御信号ＰＲＯで制御される。
　第１図は、第４図に示すメモリセルアレイのうち、２本のビット線ＢＬ１およびＢＬ２に沿うＮＡＮＤセル部分とその周辺回路の要部構成を示している。ＮＡＮＤセルのソース側選択ＭＯＳトランジスタやワード線選択ＭＯＳトランジスタは省略してある。ワード線デコーダＤＥＣには、書き込み時および消去時に用いられる昇圧された“Ｈ”レベル電位ＶＰＰ１（例えば、２０Ｖ）、書き込み時の非選択ワード線に与えるための第２の中間電位ＶＭ２（例えば、１０Ｖ）等が与えられている。各ビット線には、ゲート・ドレインを接続した充電用ＭＯＳトランジスタＱ１が“Ｈ”レベル電位供給回路１１１、１１２、…として設けられている。各ビット線にはまた放電用ＭＯＳトランジスタＱ２が接続され、これにより選択的に放電されるようになっている。各ビット線は読出し時にオンとなるＭＯＳトランジスタＱ５を介してセンスアンプＳＡに接続され、センスアンプＳＡの出力端子はやはり読出し時にオンとなるＭＯＳトランジスタＱ６を介し、更にＭＯＳトランジスタＱ７を介して入出力線Ｉ／Ｏ１、Ｉ／Ｏ２に接続されている。ビット線にはさらに、データ書き込み時にデータに応じて第１の中間電位ＶＭ１（例えば、１０Ｖ）または“Ｌ”レベル電位（例えば０Ｖ）を与えるための書き込み制御回路１２１、１２２、…が設けられている。
　
（ニ）公報第４頁右上欄第１行〜第５頁左上欄第９行
　この実施例のＥＥＰＲＯＭの動作を次に説明する。まずデータの全面消去動差を説明すると、ｐ型ウェルに“Ｌ”レベル、すべてのワード線に“Ｌ”レベルを与え、端子ＳＤ１およびビット線に“Ｈ”レベル電位を与える。これにより、メモリセルＭ１１、Ｍ２１のドレイン拡散層が“Ｈ”レベル、制御ゲートが“Ｌ”レベルとなり、Ｆ−Ｎトンネリングによって浮遊ゲートから基板に電子が放出される。この結果これらのメモリセルはしきい値が負方向に移動し、しきい値が約−２Ｖ程度の“１”状態となる。次に、ワード線ＷＬ１に“Ｈ”レベル、ＷＬ２に“Ｌ”レベルを与え、ＳＤ１およびビット線には“Ｈ”レベルを与える。これにより、導通したメモリセルＭ１１、Ｍ２１のチャネルを通して次のメモリセルＭ１２、Ｍ２２のドレイン拡散層に“Ｈ”レベルが与えられ、これらの制御ゲートは“Ｌ”レベルであるから、これらのメモリセルで浮遊ゲートから電子が放出されて、“１”になる。このようにビット線側のメモリセルから順次メモリセルの浮遊ゲートの電子放出を行って全面データ消去がなされる。
　次にデータ書込みは、ｐ型ウェルには第３の中間電位ＶＭ３を与え、選択されたワード線に“Ｈ”レベル電位、残りのワード線に第２の中間電位ＶＭ２を与え、選択ビット線にデータに応じて第１の中間電位ＶＭ１または“Ｌ”レベル電位を与える。このとき非選択ビット線には、誤書き込み防止のため第１の中間電位ＶＭ１を与える。具体的に例えば、第１図のメモリセルＭ１４にデータ書込み（“０”書き込み）を行う場合の動作波形は、第２図に示すようになる。選択されたワード線ＷＬ４（ＣＧ４）は“Ｈ”レベル（＝２０Ｖ）となり、他のワード線ＷＬ１〜ＷＬ３（ＣＧ１〜ＣＧ３）およびＳＤ１は第２の中間電位ＶＭ２（＝１０Ｖ）となる。書込み動作が開始すると、読出し時のみオンであるＭＯＳトランジスタＱ５、Ｑ６のゲート端子Ｃ、Ｂ、消去時のみオンであるＭＯＳトランジスタＱ２のゲート端子Ｅはこの間、“Ｌ”レベルである。一方、入出力線Ｉ／Ｏ１に５Ｖ、Ｉ／Ｏ２に０Ｖが与えられ、書込み用のＭＯＳトランジスＱ７がゲート端子に５Ｖが与えられてオンする。ＮＯＲゲートＧには、Ｉ／Ｏ１、Ｉ／Ｏ２のデータと共に、リングオシレータの出力Ａが供給される。このときＢＬ２側のＮＯＲゲートＧでは信号Ａが伝達されてノードＮ２の電位が上昇してＭＯＳトランジスタＱ４がオン、従ってＭＯＳトランジスタＱ３がオンになって、非選択のビット線ＢＬ２に第１の中間電位ＶＭ１（＝１０Ｖ）が与えられる。したがって選択ビット線ＢＬ１側のＮＡＮＤセルについてみると、メモリセルＭ１１〜Ｍ１３までは制御ゲートが１０Ｖであり、チャネルを通してビット線ＢＬ１に“Ｌ”レベルが与えられるから、これらのメモリセルでは変化はない。そしてメモリセルＭ１４では、制御ゲートに２０Ｖが印加され、ドレインが０Ｖであるから、ドレイン拡散層の電子がＦ−Ｎトンネリングにより浮遊ゲートに注入され、しきい値が正方向に移動する。例えば、しきい値＋３Ｖの状態になり、“０”書込みが行われる。
　この書込み動作の間、ビット線ＢＬ２側はＭＯＳトランジスタＱ３がオンに保たれ、従ってビット線ＢＬ２は中間電位１０Ｖとなっている。非選択ビット線ＢＬに沿うメモリセルＭ２４に着目すると、もしビット線ＢＬ２が“Ｌ”レベル（＝０Ｖ）であったとすると、ワード線ＷＬ４が“Ｈ”レベルであるため誤書き込みを生じる。しかしこの実施例では、非選択ビット線ＢＬ２は中間電位１０Ｖに設定されるから、この様な誤書き込みは防止される。
　
（ホ）第２図のデータ書き込み動作を説明するための信号波形図には、各信号の波形がパルスであることが示されている。
　
　以上の記載から、刊行物１には、次の発明（以下、「刊行物１記載発明」という。）が記載されていると認められる。　
　
　浮遊ゲートと制御ゲートを有するメモリセルが直列接続されたＮＡＮＤセルがマトリクス配列されている電気的書き替え可能な不揮発性半導体記憶装置において、
　ビット線ＢＬ１に沿う一つのＮＡＮＤセルに着目すると、その中の一端部のメモリセルＭ１１のドレインが選択ＭＯＳトランジスタＳ３１を介してビット線ＢＬ１に接続され、他端部のメモリセルＭ１４のソースが選択ＭＯＳトランジスタＳ４１を介して接地電位に接続され、他のビット線ＢＬ２についても同様であり、
　そしてビット線と直交する方向にメモリセルの制御ゲートを共通接続するワード線ＷＬ１〜ＷＬ４が配設され、
　ビット線ＢＬ１〜ＢＬ２には、データ書き込み時にデータに応じて第１の中間電位ＶＭ１（例えば、１０Ｖ）または“Ｌ”レベル電位（例えば０Ｖ）のパルスを与えるための書き込み制御回路１２１、１２２、…が設けられ、
　ワード線デコーダＤＥＣには、書き込み時および消去時に用いられる昇圧された“Ｈ”レベル電位ＶＰＰ１（例えば、２０Ｖ）のパルス、書き込み時の非選択ワード線に与えるための第２の中間電位ＶＭ２（例えば、１０Ｖ）のパルス等が与えられ、
　全面データ消去は、ｐ型ウェルに“Ｌ”レベル、すべてのワード線に“Ｌ”レベルを与え、端子ＳＤ１およびビット線に“Ｈ”レベル電位を与え、Ｆ−Ｎトンネリングによってビット線側のメモリセルから順次メモリセルの浮遊ゲートの電子放出を行ってなされ、
　データ書込みは、ｐ型ウェルには第３の中間電位ＶＭ３のパルスを与え、選択されたワード線に“Ｈ”レベル電位のパルスを、残りのワード線に第２の中間電位ＶＭ２のパルスを与え、選択ビット線にデータに応じて第１の中間電位ＶＭ１または“Ｌ”レベル電位のパルスを与え、非選択ビット線には、誤書き込み防止のため第１の中間電位ＶＭ１のパルスを与えて行い、
　例えば、メモリセルＭ１４にデータ書込み（“０”書き込み）を行う場合には、ワード線ＷＬ４（ＣＧ４）に“Ｈ”レベル（＝２０Ｖ）のパルスを与えて当該ワード線ＷＬ４（ＣＧ４）を選択状態とし、他のワード線ＷＬ１〜ＷＬ３（ＣＧ１〜ＣＧ３）およびＳＤ１は第２の中間電位ＶＭ２（＝１０Ｖ）のパルスを与えると、メモリセルＭ１４では、制御ゲートに２０Ｖが印加され、ドレインが０Ｖであるから、ドレイン拡散層の電子がＦ−Ｎトンネリングにより浮遊ゲートに注入され、しきい値が正方向に移動し、例えば、しきい値＋３Ｖの状態になり、“０”書込みが行われる電気的書き替え可能な不揮発性半導体記憶装置。
　
２−２　刊行物２記載発明
　本願の優先日前に頒布され、上記拒絶理由通知書に引用された特開平１−１５９８９５号公報（平成１年６月２２日出願公開、以下、「刊行物２」という。）には、電気的に書き込み可能な不揮発性メモリ（ＥＰＲＯＭ、ＥＥＰＲＯＭ等）に於けるデータ書き込み方法に関して、図面と共に、以下の記載がある。
　
（ａ）公報第１頁左下欄第１３行〜同欄第１６行
＜産業上の利用分野＞　
　本発明は、電気的に書き込み可能な不揮発性メモリ（ＥＰＲＯＭ、ＥＥＰＲＯＭ等）に於けるデータ書き込み方法に関するものである。
　
（ｂ）公報第２頁左上欄第１行〜同欄第１７行
＜問題点を解決するための手段＞　
　上記問題点は、始めは低い書き込み電圧で書き込みを行い、次に、データを書き込めたかどうかのチェックを行い、書き込めていなければ、書き込み電圧を上げて、再度、書き込みを行い、データを書き込めるまで、これを繰り返す構成とすることで解決される。　
＜作用＞　
　これにより、メモリセルのプロセスバラツキ、温度、経時的あるいは書き込みを繰り返すことによる変動を吸収し、常に最適電圧に近い電圧での書き込みが可能となる。また、書き込み電圧も一連の書き込みシーケンス中で安定であれば十分であり、絶対的な精度は必要なく、温度的、経時的変化も無視できる。この事により、歩留りの向上、書き換え保証回数の増加、及び使用中の信頼性向上を図ることができる。　
　
（ｃ）第１図には、書き込み電圧がメモリセル２に印加されることが示され、第３図には、「書き込み電圧」が、読み出し・比較が一致するまで、ステップ電圧ΔＶづつ徐々に電圧が増加していく書き込みパルスであることが示されている。　
　　　
　以上の記載により、刊行物２には、次の発明（以下、「刊行物２記載発明」という。）が記載されていると認められる。　
　
　電気的に書き込み可能な不揮発性メモリ（ＥＰＲＯＭ、ＥＥＰＲＯＭ等）に於けるデータ書き込み方法であって、　
　始めは低い書き込み電圧で書き込みを行い、次に、データを書き込めたかどうかのチェックを行い、書き込めていなければ、書き込み電圧を上げて、再度、書き込みを行い、データを書き込めるまで、徐々に電圧が増加していく書き込みパルスをメモリセル２に印加するように制御することにより、メモリセルのプロセスバラツキ、温度、経時的あるいは書き込みを繰り返すことによる変動を吸収し、常に最適電圧に近い電圧での書き込み、歩留りの向上、書き換え保証回数の増加、及び使用中の信頼性向上を図ることができるデータ書き込み方法。　
　
３．本願発明と刊行物記載の発明との比較
　
　刊行物１記載発明の電気的書き替え可能な不揮発性半導体記憶装置において、ｐ型ウェル、ワード線、端子ＳＤ１およびビット線に与えられる電位で生じるＦ−Ｎトンネリングによるメモリセルの浮遊ゲートからの電子放出や浮遊ゲートへの電子注入によって、全面データ消去やデータ書込みが行われるから、刊行物１記載発明の「浮遊ゲートと制御ゲートを有するメモリセルが直列接続されたＮＡＮＤセル」は、本願発明の「電気的に書き換え消去可能な複数の不揮発性半導体メモリセルが直列に接続されたＮＡＮＤユニット」に相当する。
　また、刊行物１記載発明の「メモリセルＭ１４」は、書き込みをしようとするメモリセルであるから、本願発明の「選択されたメモリセル」に相当しており、刊行物１記載発明において、「メモリセルＭ１４」以外の「メモリセルＭ１１〜１３」及び「メモリセルＭ２１〜Ｍ２４」は、書き込みを行わないメモリセルであるから、本願発明の「選択されていないメモリセル」に相当する。
　また、刊行物１記載発明において、例えば、メモリセルＭ１４にデータ書込み（“０”書き込み）を行う場合には、ワード線ＷＬ４（ＣＧ４）に“Ｈ”レベル（＝２０Ｖ）のパルスを与えて当該ワード線ＷＬ４（ＣＧ４）を選択状態とするから、刊行物１記載発明の「書き込み時および消去時に用いられる昇圧された“Ｈ”レベル電位ＶＰＰ１（例えば、２０Ｖ）のパルス」は、本願発明の「書き込みパルス信号」に相当する。
　また、刊行物１記載発明において、データ書き込み時に非選択ビット線には、誤書き込み防止のため第１の中間電位ＶＭ１のパルスを与えるから、刊行物１記載発明の「第１の中間電位ＶＭ１のパルス」は、本願発明の「書き込み補助パルス」に相当する。
　また、刊行物１記載発明において、ビット線ＢＬ１〜ＢＬ２には、データ書き込み時にデータに応じて第１の中間電位ＶＭ１（例えば、１０Ｖ）または“Ｌ”レベル電位（例えば０Ｖ）のパルスを与えるための書き込み制御回路１２１、１２２、…が設けられ、データ書込みは、ｐ型ウェルには第３の中間電位ＶＭ３のパルスを与え、選択されたワード線に“Ｈ”レベル電位のパルスを、残りのワード線に第２の中間電位ＶＭ２のパルスを与え、選択ビット線にデータに応じて第１の中間電位ＶＭ１または“Ｌ”レベル電位のパルスを与え、非選択ビット線には、誤書き込み防止のため第１の中間電位ＶＭ１のパルスを与えて行うから、これらの各パルスをデータ書き込み時に与えるための「書き込み制御回路１２１、１２２、…」等の回路が、本願発明の「書き込み回路」に相当する。
　したがって、両者の発明の一致点及び相違点は、以下のとおりである。　
　
［一致点］　　
　「電気的に書き換え消去可能な複数の不揮発性半導体メモリセルが直列に接続されたＮＡＮＤユニットと、
　前記ＮＡＮＤユニットのうち選択されたメモリセルを所定の書き込み状態にするために書き込みパルスを前記選択されたメモリセルに印加し、前記ＮＡＮＤユニットのうち選択されていないメモリセルに書き込み補助パルスを印加する書き込み回路とを備えた不揮発性半導体記憶装置」である点。　
　　　
［相違点］　
　書き込みパルスと書き込み補助パルスが、本願発明では、徐々に電圧が増加していくものであり、書き込みパルスの電圧増加分は書き込み補助パルスの電圧増加分より大きいのに対して、
　刊行物１記載発明では、一定の電圧である点。
　
４．相違点の検討
　
　刊行物２記載発明は、徐々に電圧が増加していく書き込みパルスをメモリセル２に印加するように制御するデータ書き込み方法であり、刊行物１記載発明及び刊行物２記載発明は、どちらも、電気的に書き換え消去可能な不揮発性半導体記憶装置に関するものであるから、刊行物１記載発明の「書き込み時および消去時に用いられる昇圧された“Ｈ”レベル電位ＶＰＰ１（例えば、２０Ｖ）のパルス」（本願発明の「書き込みパルス」に相当）を、刊行物２記載発明のように徐々に電圧が増加していくようにすることは、当業者が容易になし得ることである。
　そして、刊行物１記載発明は、書き込み補助パルスと書き込みパルスとが印加されるメモリセルのドレインと浮遊ゲート間に、高電圧が印加されないようにすることで誤書き込みが防止されるのであるから、刊行物１記載発明において、書き込み補助パルスは一定の電圧のまま、書き込みパルスを刊行物２記載発明のように徐々に電圧が増加していくようにすれば、メモリセルのドレインと浮遊ゲート間の電圧も徐々に増加して誤書き込みを生じる状態になるため、書き込み補助パルスを書き込みパルスの上昇に応じて増加させて誤書き込みを防止する必要があることは、明らかである。
　また、刊行物１記載発明の「中間電位」とは、通常「１／２」程度を意味するから、刊行物１記載発明において、誤書き込みを防止するように、書き込みパルスの１／２である書き込み補助パルスを書き込みパルスの上昇に応じて増加させれば、当然、書き込みパルスの電圧増加分は書き込み補助パルスの電圧増加分より大きくなる。
　したがって、刊行物１記載発明の「書き込みパルス」を、刊行物２記載発明のように徐々に電圧が増加していくようにする際にも、誤書き込みを防止するように、書き込みパルスの電圧増加分を書き込み補助パルスの電圧増加分より大きくすることは、当業者が適宜なし得る設計事項にすぎない。
　
　なお、上記拒絶理由通知書に対する平成１８年１１月２７日付けの意見書において、請求人は、本願発明の効果について以下のような主張をしている。
　
　「本件発明によれば、書き込みパルスの電圧と共に書き込み補助パルスの電圧を徐々に増加させることにより、結果的に最初の書き込みパルス電圧を低くすることができ、これによりメモリセルの信頼性向上をはかることができます。そして、最初の書き込みパルス電圧は低くても徐々に書き込みパルス電圧を増加させることにより、書き込みの高速化をはかることができます。」（意見書第１頁第３５行〜同頁第３９行）
　
　しかし、請求人が上記意見書において主張する「メモリセルの信頼性向上」という本願発明の効果は、「歩留りの向上、書き換え保証回数の増加、及び使用中の信頼性向上を図ることができる」という刊行物２記載発明の効果と同様のものである。
　また、請求人が上記意見書において主張する「最初の書き込みパルス電圧は低くても徐々に書き込みパルス電圧を増加させることにより、書き込みの高速化をはかることができ」るという本願発明の効果は、「始めは低い書き込み電圧で書き込みを行い、次に、データを書き込めたかどうかのチェックを行い、書き込めていなければ、書き込み電圧を上げて、再度、書き込みを行い、データを書き込めるまで、徐々に電圧が増加していく書き込みパルスをメモリセル２に印加する」という刊行物２記載発明の構成から予測できる程度のものであって、格別のものではない。
　したがって、請求人が上記意見書において主張する効果は、いずれも格別なものではない。
　
５．むすび
　
　本願発明は、刊行物１記載発明及び刊行物２記載発明に基づいて当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定によって特許を受けることができない。
　
　よって、結論のとおり審決する。