【事件の表示】
　特願２００２−　９５８１７「動的コンパレータ回路」拒絶査定不服審判事件〔平成１４年１１月２２日出願公開、特開２００２−３３５１４６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯 ・本願発明
　本願は、平成１４年３月２９日（優先権主張２００１年４月１１日、米国）の出願であって、特許請求の範囲の請求項１に係る発明（以下、「本願発明」という。）は、平成１８年１２月２０日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された次のとおりのものと認める。
　
「１つ以上の比較ビット対を有する第１のワードと第２のワードを比較するための動的コンパレータ回路であって、
　１つ以上の非同期ＸＯＲ装置であって、各ＸＯＲ装置は、前記第１のワードと前記第２のワードから少なくとも１つの比較ビット対を受け取るための入力と、受け取った前記比較ビット対のうちのどれかが等しくないビット値を有するか否かを示すＸＯＲ値を提供する出力を有すことからなる、１つ以上の非同期ＸＯＲ装置と、
　共通記憶ノードとDNGトランジスタの間に接続された１つ以上の実質的に並列をなすプル・ダウン・トランジスタを有する事前充電ＮＯＲ回路
を備え、
　前記DNGトランジスタは、事前充電段階中オフになり、前記プル・ダウン・トランジスタの各々は、前記１つ以上の非同期ＸＯＲ装置のうちの関連する個別のＸＯＲ装置の出力に結合された、ＸＯＲ値を受け取るための入力を有し、かつ、関連するＸＯＲ装置へ入力された前記比較ワードビット対が等しくないビット値を有する場合には、評価段階中に前記記憶ノードを放電させ、前記記憶ノードは、前記１つ以上の比較ビット対の全てが等価なビットを有するときには、ある充電値を有すると評価され、前記プル・ダウン・トランジスタは、スタック構成をなさないことからなる、動的コンパレータ回路。」
　
２．引用刊行物記載の発明及び周知技術
　
Ａ．原査定の拒絶の理由に引用された、特開平１１−９６７７３号公報（以下、「引用例」という。）には、図面とともに次の事項が記載されている。
　
ア．「【０００１】
【技術分野】この発明は、内容参照メモリ（ＣＡＭ）に、特に、ワードスライス型ＣＡＭに関する。」
（第４欄第３４−３６行）
　
イ．「【００２１】このＣＡＭにおいて、ワードの一致のためには、記憶されたワード内のすべてのビットが（「ドントケア」マスクは無視して）比較基準内のすべてのビットと厳密に一致しなければならない。これには、図３（Ａ）および図３（Ｂ）に示す、ワードベースの論理動作が必要であるが、これは、ワードスライス型アーキテクチャでは容易に実現される。図３（Ａ）に示すマッチロジック機能回路は、複数の排他的ＯＲ（ＸＯＲ）ゲート３１１および１つのＮＯＲゲート３１３を含む。」
（第８欄第３３−４１行）
　
　引用例図３（Ａ）には、マッチロジック機能回路の具体的構成が、上記イ．の記載とともに図示されている。図３（Ａ）に記載されたマッチロジック機能回路には、ｂ個のＸＯＲゲート（３１１）が備えられており、その各々に、“ビット0”“ビット1”…“ビットb-1”が与えられているものである。ここで、上記イ．の「…記憶されたワード内の…」の記載を考慮すると、“ビット0”“ビット1”…“ビットb-1”は、全体としてワードをなすものということができる。また、ｂ個のＸＯＲゲート（３１１）の各々には、“比較基準0”“比較基準1”…“比較基準b-1”も与えられ、これらも全体としてワードをなしているものであり、例えば、先記のワードを“第１のワード”と称すれば、これを“第２のワード”と称し得ることも明らかである。また、図３（Ａ）に記載されたｂ個のＸＯＲゲート（３１１）は、図面上方に位置するＸＯＲゲートから順番に、ビット0及び比較基準0の対、ビット1及び比較基準1の対，…，ビットb-1及び比較基準b-1の対という、ｂ個の対が入力されることをみてとることができる。そして、対の一方は「比較基準」と称されていることから、ｂ個の対を、例えば“ｂ個の比較ビット対”と称し得ることも明らかである。
　そして、上記イ．には「…ワードの一致のため…」と記載され、マッチロジック機能回路がワード一致の検出機能を有する旨が示されており、一般に、２入力の排他的論理和回路は、２入力が異なる値か否かを結果として出力する回路であることが技術常識であることを考慮すれば、ｂ個のＸＯＲゲート（３１１）は、受け取った比較ビット対のうちの、どのビット対の値が等しくないかを、ｂ個のＸＯＲ値の結果により提供するものといえる。
　したがって、引用例には、内容参照メモリ（ＣＡＭ）に用いられるマッチロジック機能回路として、次の発明（以下、「引用発明」という。）が開示されていると認められる。
　
「ｂ個の比較ビット対を有する第１のワード（ビット0〜ビットb-1）と第２のワード（比較基準0〜比較基準b-1）とを比較するためのマッチロジック機能回路であって、
　ｂ個のＸＯＲゲート（３１１）であって、各ＸＯＲゲート（３１１）は、前記第１のワードと前記第２のワードからｂ個の比較ビット対（ビット0及び比較基準0；ビット1及び比較基準1；…；ビットb-1及び比較基準b-1）を受け取るための入力と、受け取った前記比較ビット対のうちのどれかが等しくないビット値を有するか否かを示すＸＯＲ値を提供する出力を有することからなる、ｂ個のＸＯＲゲート（３１１）と、
　前記ｂ個のＸＯＲゲートの出力に結合されたＮＯＲゲートを備えるマッチロジック機能回路。」
　
Ｂ．原査定の拒絶の理由で周知例として引用された、V.FRIEDMAN 他，“Dynamic Logic CMOS Circuits”，IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.SC-19,NO.2,APRIL 1984,p263-266,（１９８４年４月）（以下、「周知例１」という。） には、次の記載がある。
　
ウ．「A CMOS multiple input static gate (Fig.1) consists of two logic networks which are redundant, one being the complementary of the other. The same logic function can be implemented with CMOS dynamic gates using only one of these networks. For the gate represented in Fig.2(a) a clocked p-channel load device precharges the output to Vdd during T1, and an n-channel logic section stacked with a clocked n-channel device may discharge the output to Vss during T2. Its n-channel load complementary is shown in Fig.2(b). As an example, Fig.3 shows implementations of two-input NAND/NOR gates.」
（第２６４頁左下欄第９−１７行）
（仮訳：ＣＭＯＳ複合入力スタティックゲート（Fig.1）は、冗長である２つの論理ネットワークからなる。一方の論理ネットワークは他方の論理ネットワークの相補である。同じ論理関数は、これら２つのネットワークのうちの唯ひとつを使用するＣＭＯＳダイナミックゲートで実装することができる。Fig.2(a)にゲートとして示されているように、クロックドＰチャネル負荷デバイスは、T1の間に出力をVddへ事前充電し、そして、クロックドＮチャンネルデバイスがスタックされたＮチャンネル論理セクションは、T2の間に出力をVssへ放電するかもしれない。（クロックド）Ｎチャンネル負荷とした相補がFig.2(b)に示されている。例として、Fig.3は、２入力ＮＡＮＤ／ＮＯＲゲートの実装を示す。）
　
エ．Fig.3には、「Two-input NAND/NOR dynamic gates」（２入力ＮＡＮＤ／ＮＯＲダイナミックゲート）という標題とともに、Fig.3内の左から三番目の回路図に、電源（ＶＤＤ）〜基準電位（ＧＮＤ）の間に、反転クロックＣが与えられたｐＭＯＳＦＥＴ、入力ａが与えられたｎＭＯＳＦＥＴ及び入力ｂが与えられたｎＭＯＳＦＥＴの並列回路、並びに反転クロックＣが与えられたｎＭＯＳＦＥＴからなる直列回路を備えた、２入力ＮＯＲ回路が記載されている。
　
Ｃ．原査定の拒絶の理由で周知例として引用された、特開平８−５１３５４号公報（以下、「周知例２」という。）には、次の事項が記載されている。
　
オ．「【００２１】また、信号選択用ｎＭＯＳトランジスタ１のソース電極に、入力信号生成手段として使用するダイナミック型論理回路のｎＭＯＳ論理回路網２１の一方の出力端子１９を接続し、信号選択用ｎＭＯＳトランジスタ２のソース電極に、ｎＭＯＳ論理回路網２２の一方の出力端子２０を、駆動力の大きいバッファ回路を介して接続する。これによって、ｎＭＯＳ論理回路網２１，２２の出力信号が信号選択用ｎＭＯＳトランジスタ１，２の両ソース電極へ、その入力信号として供給される。出力端子１９，２０に、充電用ｐＭＯＳトランジスタ１７，１８のドレイン電極を接続する。同トランジスタのゲート電極にクロック信号clk を供給し、ソース電極を電源端子に接続する。クロック信号clk がローレベルの期間中、充電用ｐＭＯＳトランジスタ１７，１８は導通状態になり、出力端子１９，２０の電気的容量を充電し、出力端子１９，２０をハイレベルにする。
【００２２】続いて、クロック信号clk がハイレベルの期間中、充電用ｐＭＯＳトランジスタ１７，１８が非導通になる一方、ｎＭＯＳ論理回路網２１，２２は、論理演算結果に応じて、その両出力端子の間を非導通或いは導通にする。その結果、出力端子１９，２０は、その電気的容量に充電した電荷を保持してハイレベルのままになるか、或いは、同電荷を放電してローレベルになるかのいずれかとなる。」
（第８欄第６−２９行）
　
カ．図１には、電源〜基準電位の間に、クロック信号(clk)が与えられた充電用ｐＭＯＳトランジスタ（１８）、入力Ｃが与えられたｎＭＯＳトランジスタ及び入力Ｄが与えられたｎＭＯＳトランジスタの並列回路（２２）、並びにクロック信号(clk)が与えられた放電用ｎＭＯＳトランジスタからなる直列回路を備えた、２入力ＮＯＲ回路が記載されている。
　
　周知例１には、反転クロックＣが与えられたｐＭＯＳＦＥＴ（上記エ．）の導通により、T1の間に出力をVddへ事前充電する旨の記載（上記ウ．「…クロックドＰチャネル負荷デバイスは、T1の間に出力をVddへ事前充電し…」の記載）があり、図１から、この出力は共通線上に生じている出力であることをみてとれるから、この出力は、ノードとしては、Vddを事前充電段階中に記憶する“共通記憶ノード”といえるものである。また、入力ａが与えられたｎＭＯＳＦＥＴ及び入力ｂが与えられたｎＭＯＳＦＥＴの並列回路（上記エ．）は、T2の間に出力をVssへ放電する可能性がある旨の記載（上記ウ．）から、“プル・ダウン・トランジスタ”といえるものである。また、反転クロックＣが与えられたｎＭＯＳＦＥＴ（上記エ．）は、T2の間は導通状態であって、上記並列回路を有効にしていることをみてとることができるもので、これは、ダイナミック論理回路一般における、いわゆる、“評価トランジスタ”にあたるものである。
　周知例２の上記オ．には、クロック信号(clk)がローレベルの期間中、充電用ｐＭＯＳトランジスタ１８が導通状態であり、電源端子の電圧で出力端子２０の電気的容量が充電される旨の記載があるから、この出力端子２０は、電源端子電圧を充電段階において記憶する“共通記憶ノード”といえるものである。また、入力Ｃが与えられたｎＭＯＳトランジスタ及び入力Ｄが与えられたｎＭＯＳトランジスタの並列回路（２２）（上記カ．）は、上記オ．の「…ｎＭＯＳ論理回路網２１，２２は、論理演算結果に応じて、その両出力端子の間を非導通或いは導通にする。その結果、出力端子１９，２０は、その電気的容量に充電した電荷を保持してハイレベルのままになるか、或いは、同電荷を放電してローレベルになるかのいずれかとなる。」の記載から、“プルダウン・トランジスタ”といえるものである。また、クロック信号(clk)が与えられた放電用ｎＭＯＳトランジスタ（上記カ．）は、クロック信号(clk)がハイレベルの期間中に導通状態であって、上記並列回路を有効にしていることをみてとることができるもので、これは、ダイナミック論理回路一般における、いわゆる、“評価トランジスタ”にあたるものである。
　また、周知例１における入力ａが与えられたｎＭＯＳＦＥＴ及び入力ｂが与えられたｎＭＯＳＦＥＴの並列回路（上記エ．）も、周知例２における入力Ｃが与えられたｎＭＯＳトランジスタ及び入力Ｄが与えられたｎＭＯＳトランジスタの並列回路（２２）（上記カ．）も、ともにトランジスタ素子の並列回路であって、“スタック構成をなさない”ことは自明である。
　したがって、周知例１及び２に記載されるように
　
「共通記憶ノードと評価トランジスタとの間に接続された、並列をなし、かつスタック構成をなさない複数のプル・ダウン・トランジスタを有する事前充電ＮＯＲ回路。」
　
　は、周知技術と認められる。
　
３．対比
　本願発明と引用発明を対比する。
　
（１）引用発明における「ｂ個の比較ビット対を有する第１のワード（ビット0〜ビットb-1）」、「第２のワード（比較基準0〜比較基準b-1）」は、それぞれ、本願発明の「１つ以上の比較ビット対を有する第１のワード」、「第２のワード」に相当する。
　
（２）引用発明の「マッチロジック機能回路」は、ワードの一致を検出するもの（上記イ．）であり、ワードを比較（コンペア）する動作を含むことは自明だから、本願発明の「動的コンパレータ回路」とは、「コンパレータ回路」である点で一致する。
　
（３）引用発明の「ＸＯＲゲート（３１１）」については、当該ＸＯＲゲート（３１１）に対してクロックが入力される旨の特段の記載が引用例には認められないから、非同期ＸＯＲゲートであることは明らかである。よって、引用発明の「ＸＯＲゲート（３１１）」は、本願発明の「非同期ＸＯＲ装置」に相当する。
　
（４）引用発明の「ｂ個の比較ビット対（ビット0及び比較基準0；ビット1及び比較基準1；…；ビットb-1及び比較基準b-1）」は、本願発明の「少なくとも１つの比較ビット対」に相当する。
　
（５）引用発明の「ＮＯＲ回路」は、本願発明の「事前充電ＮＯＲ回路」に対応する構成であって、両者を対比すると、詳細には、以下ａ）ｂ）に示す共通の構成を有するものである。
ａ）入力側の構成について対比する。本願発明は、「事前充電ＮＯＲ回路」が「１つ以上の実質的に並列をなすプル・ダウン・トランジスタ」を有し、「前記プル・ダウン・トランジスタの各々は、前記１つ以上の非同期ＸＯＲ装置のうちの関連する個別のＸＯＲ装置の出力に結合された、ＸＯＲ値を受け取るための入力を有し」ているものであるから、「事前充電ＮＯＲ回路」と「非同期ＸＯＲ装置」との関係については、「事前充電ＮＯＲ回路」は「１つ以上の非同期ＸＯＲ装置のうちの関連する個別のＸＯＲ装置の出力に結合された、ＸＯＲ値を受け取るための入力を有し」ているといえるものである。そのような入力を有した本願発明の「事前充電ＮＯＲ回路」と、引用発明の「ｂ個のＸＯＲゲートの出力に結合されたＮＯＲゲート」とは、「１つ以上の非同期ＸＯＲ装置の出力に結合」する点で共通するといえる。
ｂ）また、本願発明の「事前充電ＮＯＲ回路」と、引用発明の「ＮＯＲ回路」とは、少なくとも「ＮＯＲ回路」である点で共通するものである。
　
　したがって、上記ａ）ｂ）からして、引用発明の「ＮＯＲ回路」と、本願発明の「事前充電ＮＯＲ回路」とは、「１つ以上の非同期ＸＯＲ装置の出力に結合されたＮＯＲ回路」である点で一致するものである。
　
　すると、引用発明と本願発明とは次の点で一致する。
　
（一致点）
　
「１つ以上の比較ビット対を有する第１のワードと第２のワードを比較するためのコンパレータ回路であって、
　１つ以上の非同期ＸＯＲ装置であって、各ＸＯＲ装置は、前記第１のワードと前記第２のワードから少なくとも１つの比較ビット対を受け取るための入力と、受け取った前記比較ビット対のうちのどれかが等しくないビット値を有するか否かを示すＸＯＲ値を提供する出力を有すことからなる、１つ以上の非同期ＸＯＲ装置と、
　前記１つ以上の非同期ＸＯＲ装置の出力に結合されたＮＯＲ回路を備えるコンパレータ回路。」
　
　一方で、両者は、次の点で相違する。
　
（相違点１）
　ＮＯＲ回路の態様は、本願発明では「共通記憶ノードとDNGトランジスタの間に接続された１つ以上の実質的に並列をなすプル・ダウン・トランジスタを有する事前充電ＮＯＲ回路」であり、「DNGトランジスタは、事前充電段階中オフになり、前記プル・ダウン・トランジスタの各々は、前記１つ以上の非同期ＸＯＲ装置のうちの関連する個別のＸＯＲ装置の出力に結合された、ＸＯＲ値を受け取るための入力を有し、かつ、関連するＸＯＲ装置へ入力された前記比較ワードビット対が等しくないビット値を有する場合には、評価段階中に前記記憶ノードを放電させ、前記記憶ノードは、前記１つ以上の比較ビット対の全てが等価なビットを有するときには、ある充電値を有すると評価され、前記プル・ダウン・トランジスタは、スタック構成をなさないことからなる」ものであるのに対し、引用発明では不明な点。
　
（相違点２）
　「コンパレータ回路」は、本願発明では、「動的」コンパレータ回路であるのに対し、引用発明では不明な点。
　
４．当審の判断
　上記相違点１について検討する。
　再掲すると、「共通記憶ノードと評価トランジスタとの間に接続された、並列をなし、かつスタック構成をなさない複数のプル・ダウン・トランジスタを有する事前充電ＮＯＲ回路。」は周知技術であり、また、原査定の拒絶の理由で引用された特開２０００−６６９５１号公報（第１，２図、判定部３０参照。）にも示されるように、ＸＯＲ回路及びＮＯＲ回路を用いて構成されるワード比較回路について、ＮＯＲ回路を事前充電形式とすることも、普通に行われていることであるから、ワード比較機能を有した引用発明のコンパレータ回路（マッチロジック機能回路）のＮＯＲ回路（ＮＯＲゲート）に対して、当該周知技術を適用することに格別の困難性は認められない。
　そして、本願発明の「DNGトランジスタ」は、本願明細書の記載からして、ダイナミック論理回路一般に係る上記周知技術の「評価トランジスタ」と実質同じもので、「DNG」なる用語を採用することは適宜のことであることを考慮すれば、引用発明のＮＯＲ回路の態様を、「共通記憶ノードとDNGトランジスタの間に接続された１つ以上の実質的に並列をなすプル・ダウン・トランジスタを有する事前充電ＮＯＲ回路」とすることは当業者が容易になし得るものである。
　そして、上述のように周知技術を適用すると、詳細には、周知技術の事前充電ＮＯＲ回路の入力側が「スタック構成をなさない」「プル・ダウン・トランジスタ」であることから、「前記プル・ダウン・トランジスタの各々は、前記１つ以上の非同期ＸＯＲ装置のうちの関連する個別のＸＯＲ装置の出力に結合された、ＸＯＲ値を受け取るための入力を有し」「スタック構成をなさない」ものとなるのは明らかなことである。
　また、一般的なダイナミック論理回路の動作原理、すなわち、出力（記憶ノード）を事前充電した上で、評価段階において、出力（記憶ノード）を充電値に維持するか、放電するかを評価内容に応じ決定するという動作原理や、引用発明が本来的にワード比較を行う点を考慮すれば、「DNGトランジスタは、事前充電段階中オフ」になること、「関連するＸＯＲ装置へ入力された前記比較ワードビット対が等しくないビット値を有する場合には、評価段階中に前記記憶ノードを放電させ、前記記憶ノードは、前記１つ以上の比較ビット対の全てが等価なビットを有するときには、ある充電値を有すると評価され」ることも自明的に導き出せる事項である。
　したがって、引用発明に対して周知技術を適用し、相違点１のごとく構成することに格別の困難性は認められない。
　
　次に相違点２について検討する。
　上記相違点１において述べたように引用発明に対して周知技術を適用すると、引用発明のコンパレータ（マッチロジック機能回路）は、全体として、ダイナミック論理を採用したコンパレータ、すなわち「動的」コンパレータとなるのが明らかである。したがって、引用発明を「動的」コンパレータとすることに格別の困難性は認められない。
　
　そして、本願発明の作用効果も、引用発明及び周知技術から当業者が容易に予測できる範囲のものである。
　
５．むすび
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。