【事件の表示】
　特願２００３−５２５５２１「集積回路のチップ設計」拒絶査定不服審判事件〔平成１５年　３月１３日国際公開、ＷＯ０３／２１４９９、平成１７年　１月２０日国内公表、特表２００５−５０２１３３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、２００２年８月２９日（パリ条約による優先権主張２００１年８月２９日（ＵＳ）米国）を国際出願日とする出願であって、平成１９年７月１９日付けで拒絶査定がなされ、これに対して、平成１９年１０月２２日に拒絶査定に対する審判請求がされるとともに、同年１１月２１日付けで手続補正がなされたものである。
　
２．平成１９年１１月２１日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１９年１１月２１日付けの手続補正を却下する。
　
［理由］
２−１．補正前後の特許請求の範囲の記載
　本件補正前の、平成１９年６月２５日付けの手続補正書の特許請求の範囲の記載は、以下のとおりである。
　
「　【請求項１】
　ネットリストを、各々が少なくとも１つの入力及び１つの出力を有する階層ブロックに分割するステップと、
　任意のタイミング解析を行う前に、前記ブロック入力を分離するため全ブロック入力にバッファーを挿入するステップと、
　任意のタイミング解析を行う前に、前記ブロック出力を分離するため全ブロック出力にバッファーを挿入するステップと、を有するＶＬＳＩチップ設計をルーチン化する方法。
　　【請求項２】
　前記バッファーを挿入するステップの後で、タイミング解析を実行することを更に含む、請求項１に記載の方法。
　　【請求項３】
　フロアープランニングステップと、
　ブロックの統合ステップと、
　ブロックの初期配置ステップと、
　ゲートサイジング及びクロックツリー構築ステップと、
　配線ステップと、
　寄生的抽出及びタイミング解析ステップと、
　前記ゲートサイジング及びクロックツリー構築ステップの前に実行され
る、前記ブロック入力を隔離するため全てのブロック入力にバッファーを挿入するステップとを含むＶＬＳＩチップ設計をルーチン化する方法。
　　【請求項４】
　前記ゲートサイジング及びクロックツリー構築ステップ実行の前に、全てのブロック出力にバッファーを挿入するステップとをさらに含むことを特徴とする請求項３に記載の方法。
　　【請求項５】
　ブロック入力及びブロック出力を含んだ各ブロックを最初に配置する処理と、
　任意のタイミング解析を行う前に、あらゆるブロック入力及びあらゆるブロック出力にバッファーを挿入する処理と、
　ゲートサイジング及びツリー構築を実行する処理とを含む、ＶＬＳＩチップ設計をルーチン化する方法。
　　【請求項６】
　ゲートのサイズ設定及びツリー構築を実行する処理の後で、タイミング解析を実行することを更に含む、請求項５に記載の方法。」
（以下、この記載を「補正前の」という。）
　
　本件補正により、特許請求の範囲の記載は、以下のとおり補正された。
　
「　【請求項１】
　ネットリストを、各々が少なくとも１つの入力及び１つの出力を有する階層ブロックに分割するステップと、
　任意のタイミング解析を行う前に、前記ブロック入力を分離するため全ブロック入力にバッファーを挿入するステップと、
　任意のタイミング解析を行う前に、前記ブロック出力を分離するため全ブロック出力にバッファーを挿入するステップと、
　前記バッファー挿入後にタイミング解析を行うステップとを有し、
　　データ信号が前記階層ブロックの第１のブロックから第２のブロックまで第１の経路を経由して移動するとともに、データ信号が前記第２のブロックから前記第１のブロックまで第２の経路を経由して移動し、かつ、前記第１の経路を移動する前記データ信号の時間が前記第２の経路を移動する前記データ信号の時間よりも長く、そして
　　前記第１の経路を移動する前記データ信号の時間と、前記第２の経路を移動する前記データ信号の時間との間の相違の関数量により、前記第１のブロックへ供給されるクロック信号と比較して前記第２のブロックに供給されるクロック信号を遅延する、
ことを特徴とするＶＬＳＩチップ設計をルーチン化する方法方法。
　　【請求項２】
　フロアープランニングステップと、
　ブロックの統合ステップと、
　ブロックの初期配置ステップと、
　ゲートサイジング及びクロックツリー構築ステップと、
　配線ステップと、
　寄生的抽出及びタイミング解析ステップと、
　前記ゲートサイジング及びクロックツリー構築ステップの前に実行され
る、前記ブロック入力を隔離するため全てのブロック入力にバッファーを挿入するステップとを含み、
　　データ信号が前記ブロックの第１のブロックから第２のブロックまで第１の経路を経由して移動するとともに、データ信号が前記第２のブロックから前記第１のブロックまで第２の経路を経由して移動し、かつ、前記第１の経路を移動する前記データ信号の時間が前記第２の経路を移動する前記データ信号の時間よりも長く、そして
　　前記第１の経路を移動する前記データ信号の時間と、前記第２の経路を移動する前記データ信号の時間との間の相違の関数量により、前記第１のブロックへ供給されるクロック信号と比較して前記第２のブロックに供給されるクロック信号を遅延する、
ことを特徴とするＶＬＳＩチップ設計をルーチン化する方法。
　　【請求項３】
　前記ゲートサイジング及びクロックツリー構築ステップ実行の前に、全てのブロック出力にバッファーを挿入するステップとをさらに含むことを特徴とする請求項２に記載の方法。
　　【請求項４】
　最初に、ブロック入力及びブロック出力を有する各ブロックを配置するステップと、
　任意のタイミング解析を行う前に、全ブロック入力及び全ブロック出力にバッファーを挿入するステップと、
　ゲートサイジング及びクロックツリーの構築を実行するステップと、
　タイミング解析を行うステップとを含み、
　　データ信号が前記ブロックの第１のブロックから第２のブロックまで第１の経路を経由して移動するとともに、データ信号が前記第２のブロックから前記第１のブロックまで第２の経路を経由して移動し、かつ、前記第１の経路を移動する前記データ信号の時間が前記第２の経路を移動する前記データ信号の時間よりも長く、そして
　　前記第１の経路を移動する前記データ信号の時間と、前記第２の経路を移動する前記データ信号の時間との間の相違の関数量により、前記第１のブロックへ供給されるクロック信号と比較して前記第２のブロックに供給されるクロック信号を遅延する、
ことを特徴とするＶＬＳＩチップ設計をルーチン化する方法。
　　【請求項５】
　前記タイミング解析は、ゲートサイジング及びクロックツリーの構築を実行する前記ステップの後に行われる、請求項４に記載の方法。
　　【請求項６】
　前記クロック信号は、前記第１の経路を移動する前記データ信号の時間
と、前記第２の経路を移動する前記データ信号の時間との間の相違の１／２の関数量により遅延される、請求項１に記載の方法。」
（以下、この記載を「補正後の」という。）
　
　補正後の請求項1の記載において「…する方法方法。」とあるのは、「…する方法。」の誤記と認められるので、以下「…する方法。」と記載されているものとして検討する。
　
２−２．補正の目的
　本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法（以下、「平成１８年改正前特許法」という。）第１７条の２第４項各号の目的に該当するかどうか検討する。
　
２−２−１．特許請求の範囲の減縮（平成１８年改正前特許法第１７条の２第４項第２号）
　補正後の請求項１に係る発明は、補正前の請求項１と同じ
「ネットリストを、各々が少なくとも１つの入力及び１つの出力を有する階層ブロックに分割するステップと、
　任意のタイミング解析を行う前に、前記ブロック入力を分離するため全ブロック入力にバッファーを挿入するステップと、
　任意のタイミング解析を行う前に、前記ブロック出力を分離するため全ブロック出力にバッファーを挿入するステップと、」
の記載、及び補正前の請求項１を引用する請求項２の
「前記バッファーを挿入するステップの後で、タイミング解析を実行することを更に含む、」の記載に対応する
「前記バッファー挿入後にタイミング解析を行うステップとを有し、」
の記載を発明を特定する事項として含むものであるから、補正後の請求項１に係る発明は、補正前の請求項２に係る発明に基づいて補正されたものである。
　補正後の請求項６に係る発明も、補正後の請求項１を引用するものであるから、補正前の請求項２に係る発明に基づいて補正されたものである。
　補正前の特許請求の範囲の記載において、請求項１を引用するのは請求項２だけで、請求項２を引用する請求項はない。
　したがって、補正後の請求項１及び請求項６に係る発明が、それぞれ補正前の請求項２に係る発明を限定したものであるとしても、補正前に１つの請求項であったものを２つの請求項とする補正が、特許請求の範囲の減縮を目的とするものとはいえない。
　
２−２−２．明りょうでない記載の釈明（平成１８年改正前特許法第１７条の２第４項第４号）
　平成１８年１２月１９日付け拒絶理由通知書には、
「(1.1)請求項１において，タイミング解析を行うステップが存在しないにも関わらず「任意のタイミング解析を行う前に」との記載があるから，記載が整合しておらず，意味不明である。
　特に，タイミング解析を行うことが発明特定事項なのか否か不明確であ
る。」
と、拒絶査定の備考には、
「・平成１８年１２月１９日付け拒絶理由通知書に記載した理由２(1.1)について　依然，解消していない。
　なお，理由２(1.1)において指摘しているのは，請求項２ではなく，請求項１である。」
と、それぞれ記載されているが、補正前の請求項２に２以上の発明が記載されているので不明りょうであるというような拒絶の理由は示されていない。
　したがって、補正前の請求項２を、補正後の請求項１及び請求項６の２つの請求項とする補正が、拒絶理由通知に係る拒絶の理由に示す事項についてする明りょうでない記載の釈明を目的とするものとはいえない。
　
２−２−３．請求項の削除（平成１８年改正前特許法第１７条の２第４項第１号）
　補正前の請求項を削除するのにともない、択一的引用形式の請求項を独立形式の記載に補正する場合に、請求項の数が増えることはある。
　しかし、補正前の特許請求の範囲の記載において、請求項１を引用するのは請求項２だけで、請求項２を引用する請求項はない。
　したがって、補正前の請求項１を削除するのにともない、引用形式の補正前の請求項２を独立形式の記載に補正するものであるとしても、補正前の請求項２を、補正後の請求項１及び請求項６の２つの請求項とする補正は、補正前の請求項１を削除するのにともなうものではない。
　
２−２−４．誤記の訂正（平成１８年改正前特許法第１７条の２第４項第３号）
　補正前の請求項２を、補正後の請求項１及び請求項６の２つの請求項とする補正が、誤記の訂正を目的とするものでないことは、明らかである。
　
２−３．備考
　なお、本件補正が、仮に補正後の請求項６がないものとした場合についても、一応の検討を示す。
　補正後の請求項１に係る発明は、上記２−２−１．のとおり、補正前の請求項２に係る発明に基づいて補正されたものであり、補正前の請求項２に係る発明は、補正前の請求項１及び請求項２に記載された事項により特定されるものである。
　補正後の請求項１に係る発明は、
「データ信号が前記階層ブロックの第１のブロックから第２のブロックまで第１の経路を経由して移動するとともに、データ信号が前記第２のブロックから前記第１のブロックまで第２の経路を経由して移動し、かつ、前記第１の経路を移動する前記データ信号の時間が前記第２の経路を移動する前記データ信号の時間よりも長く、そして
　　前記第１の経路を移動する前記データ信号の時間と、前記第２の経路を移動する前記データ信号の時間との間の相違の関数量により、前記第１のブロックへ供給されるクロック信号と比較して前記第２のブロックに供給されるクロック信号を遅延する、」
と記載された事項によっても特定されるものであり、補正前の請求項２に係る発明を減縮したものではある。
　しかし、「データ信号」及び「クロック信号」について、補正前の請求項１または請求項２には何ら記載はなく、「データ信号」の経路を移動する時間、及び「クロック信号」の遅延に関する限定を新たに付加する補正は、補正前の請求項１または請求項２に記載した発明を特定するために必要な事項を限定するものではない。
　したがって、補正後の請求項１とする補正は、平成１８年改正前特許法第１７条の２第４項第２号でいう
「特許請求の範囲の減縮（第三十六条第五項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであつて、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。）」
を目的とするものではない。
　また、平成１８年改正前特許法第１７条の２第４項の他の目的にも該当しない。
　
２−４．むすび
　以上のように、本件補正は、平成１８年改正前特許法第１７条の２第４項の規定に適合しないので、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により、却下する。
　
３．本願発明について
３−１．本願発明
　平成１９年１１月２１日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１９年６月２５日付けの手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
　
「ネットリストを、各々が少なくとも１つの入力及び１つの出力を有する階層ブロックに分割するステップと、
　任意のタイミング解析を行う前に、前記ブロック入力を分離するため全ブロック入力にバッファーを挿入するステップと、
　任意のタイミング解析を行う前に、前記ブロック出力を分離するため全ブロック出力にバッファーを挿入するステップと、を有するＶＬＳＩチップ設計をルーチン化する方法。」
　
３−２．引用例
　原査定の拒絶の理由に引用された特開２０００−２８６３４２号公報（以下、「引用例」という。）には、図面とともに以下の記載がなされている。
　
（１）「 【請求項６】  入力／出力端子と、この入力／出力端子間に接続される論理回路ブロックと、前記入力／出力端子の直後／直前に配置されて接続される入力／出力バッファとを含む複数のＩＰを有する半導体装置の設計方法であって、
　前記各ＩＰの入力／出力端子の直前／直後に配置されて接続可能な複数種類のバッファの遅延情報を計算し、
　前記各ＩＰを半導体基板上に配置し、
　前記配置された各ＩＰ間のタイミング予算を設計仕様に基づいて決定し、
　前記決定されたタイミング予算を満たす種類の前記バッファを選択し、
　前記選択されたバッファを配置して前記各ＩＰ間の配線を行い、
　前記配線の後にタイミング検証を行う、各ステップを含み、
　前記タイミング検証の結果が良好となるまで前記各ＩＰの配置ステップ、前記タイミング予算の決定ステップ、および前記バッファの選択ステップの任意のステップからの処理を繰り返すことを特徴とする半導体装置の設計方法。」
　
（２）「【０００１】
【発明の属する技術分野】本発明は、ＩＰ（Intellectual Property ）を用いたＬＳＩ技術に関し、特にＬＳＩのレイアウト設計において、ＩＰ内・外でタイミング設計を分離することが可能なコンピュータ読み取り可能な記憶媒体、半導体集積回路の設計方法、ならびに半導体装置の設計方法に適用して有効な技術に関する。
【０００２】
【従来の技術】たとえば、本発明者が検討した技術として、ＩＰは、大規模ＬＳＩ時代における過去の資産の有効利用において重要な存在であり、各ＩＰベンダからソフトウェア（ＨＤＬ記述）やハードウェア（レイアウトデータ）などの形態で供給を受け、ＳＯＣ（System On a Chip）などのように１つのチップ上にシステムを構築する技術などが考えられる。このＩＰは、ロジックＬＳＩを構成するために必要な、ハードウェア（レイアウトデータ）やソフトウェア（ＨＤＬ記述など）の状態で機能をまとめたブロックを指
し、チップの中に入るハードウェアとしての機能ブロック（コア・セル）
や、その機能ブロックを動かすためのドライバ・ソフトウェア、ファーム
ウェアを含む、ものと定義することが可能である。」
　
（３）「【００２６】本実施の形態の半導体装置は、たとえばＳＯＣなどのように１つのチップ上にＣＰＵ、メモリなどを含むシステムを構築したＬＳＩとされ、複数のＩＰ１〜ＩＰ９からなり、それぞれ図１(b) （ＩＰ６の
例）のように、入力信号を入力するための複数の入力端子ＩＮ１〜ＩＮｎ、これらの入力端子ＩＮ１〜ＩＮｎの直後に配置されて接続される複数の入力バッファＩＢＵＦ１〜ＩＢＵＦｎ、出力信号を出力するための複数の出力端子ＯＵＴ１〜ＯＵＴｎ、これらの出力端子ＯＵＴ１〜ＯＵＴｎの直前に配置されて接続される複数の出力バッファＯＢＵＦ１〜ＯＢＵＦｎ、これらの入力バッファＩＢＵＦ１〜ＩＢＵＦｎと出力バッファＯＢＵＦ１〜ＯＢＵＦｎとの間に配置される論理回路ブロックＬＯＧなどから構成されている。
【００２７】特に、このＬＳＩにおいては、たとえばＩＰ１とＩＰ２との間に、図２に示すように、ＩＰ１の出力端子ＯＵＴ１〜ＯＵＴｎの直後に、出力バッファＯＢＵＦ１〜ＯＢＵＦｎとのタイミング条件が最適な出力用バッファＯ’ＢＵＦ１〜Ｏ’ＢＵＦｎが配置されて接続され、またＩＰ２の入力端子ＩＮ１〜ＩＮｎの直前に、入力バッファＩＢＵＦ１〜ＩＢＵＦｎとのタイミング条件が最適な入力用バッファＩ’ＢＵＦ１〜Ｉ’ＢＵＦｎが配置されて接続されている。
【００２８】たとえば、ＩＰ１とＩＰ２との間において、出力バッファＯＢＵＦ＊（＊＝１〜ｎ）、出力用バッファＯ’ＢＵＦ＊、入力バッファＩＢＵＦ＊、入力用バッファＩ’ＢＵＦ＊は、全ての出力端子ＯＵＴ＊、全ての入力端子ＩＮ＊に配置することも可能であるが、特にタイミングを考慮する必要のある信号に対してのみ配置し、テスト系の信号などのタイミングをそれほど考慮しない信号や、電源などの信号にはあえて必要とすることがない。これは、不必要にバッファを挿入するとゲート遅延の発生、電力も消費することになりデメリットとなるが、必要な信号のみにバッファを挿入することで無駄な遅延の抑制、消費電力の低減にもつながる。
……
【００３２】これにより、全てのＩＰ１〜ＩＰ９の内・外でタイミング設計を分離することが可能となり、設計の容易化につながる。また、ディレイ計算が、ＩＰ１〜ＩＰ９をまたがないため、チップレイアウト最終段階まで
ディレイ検証が閉じないということがなくなる。このため、設計最終段階におけるタイミングエラーによる設計手戻りが発生せず、設計期間の短縮につながる。なお、バッファの挿入により、ゲート遅延が発生するが、遅延における配線遅延の占める割り合いは年々増加しているため、配線遅延を高精度に計算・設計できるメリットの方がはるかに大きい。」
　
（４）「【００４９】以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５０】たとえば、前記実施の形態においては、複数のＩＰからなるＳＯＣなどのＬＳＩに適用した場合について説明したが、これに限定されるものではなく、１つのチップ上にシステムを構築した他のＬＳＩについても広く適用可能である。本発明のタイミング設計は、特にＩＰ設計に効果的であるが、さらにＩＰのように階層レイアウトが必要で、高速性が要求される製品に用いることができ、たとえば一般の階層レイアウト設計を実施する場合にも当てはめることができる。」
　
　したがって、引用例には次の発明（以下、「引用発明」という。）が記載されているといえる。
　
「入力／出力端子と、この入力／出力端子間に接続される論理回路ブロックと、前記入力／出力端子の直後／直前に配置されて接続される入力／出力バッファとを含む複数のＩＰに対して、
　前記各ＩＰの入力／出力端子の直前／直後に配置されるバッファを選択
し、
　前記選択されたバッファを配置して前記各ＩＰ間の配線を行い、
　前記配線の後にタイミング検証を行う、各ステップを含み、
　前記バッファは、全ての前記出力端子、及び全ての前記入力端子に配置することが可能であり、
　全てのＩＰの内・外でタイミング設計を分離することが可能な、
　ことを特徴とする半導体装置の設計方法。」
　
３−３．対比
　引用発明の「ＩＰ」は、上記（２）のとおり機能ブロックといえるものであり、各々が少なくとも１つの入力及び１つの出力を有するブロックである点で、本願発明の「階層ブロック」と共通する。
　引用発明の「バッファ」及び「タイミング検証」は、本願発明の「バッ
ファー」及び「タイミング解析」にそれぞれ対応し、引用発明は、全ての出力端子、及び全ての入力端子にバッファを配置することが可能であり、バッファを配置して配線を行い、その後にタイミング検証を行い、全てのＩＰの内・外でタイミング設計を分離することが可能なものであるから、本願発明とは、任意のタイミング解析を行う前に、ブロック入力を分離するため全ブロック入力にバッファーを挿入する点、及び任意のタイミング解析を行う前に、ブロック出力を分離するため全ブロック出力にバッファーを挿入する点で、共通する。
　引用発明と本願発明は、半導体装置の設計方法である点で共通する。
　
　したがって、本願発明と引用発明とを対比すると、次の点で一致する。
　
「各々が少なくとも１つの入力及び１つの出力を有するブロックに対して、
　任意のタイミング解析を行う前に、前記ブロック入力を分離するため全ブロック入力にバッファーを挿入するステップと、
　任意のタイミング解析を行う前に、前記ブロック出力を分離するため全ブロック出力にバッファーを挿入するステップと、
を有する半導体装置の設計方法。」
　
　また次の点で相違する。
　
　相違点１
　ブロックについて、本願発明では、
「ネットリストを、各々が少なくとも１つの入力及び１つの出力を有する階層ブロックに分割するステップ」
とされているが、引用発明ではそのような特定のない点。
　
　相違点２
　半導体装置の設計方法が、本願発明では、「ＶＬＳＩチップ設計をルーチン化する方法」であるのに対して、引用発明ではそのような特定のない点。
　
３−４．相違点に対する判断
　相違点１について
　引用例には、上記（４）のように、一般の階層レイアウト設計を実施する場合にも当てはめることができると記載されていることから、引用発明も、機能ブロックといえる「ＩＰ」に対するかわりに、本願発明のように、
「ネットリストを、各々が少なくとも１つの入力及び１つの出力を有する階層ブロックに分割するステップ」
で得られたブロックに対して適用することに困難な点はない。
　
　相違点２について
　引用発明の半導体装置の設計方法が、ＶＬＳＩチップ設計に適用できることは明らかであり、また、あらかじめ定められた上記のとおりの各ステップに従って実行されるのでルーチン化された方法といえるものであるから、この点に実質的な相違はない。
　
　上述のように、引用発明において各相違点を本願発明のようにすることに困難な点はないから、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
３−５．むすび
　以上のとおり、本願発明は、引用発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。