【事件の表示】
　上記当事者間の特許第２０２７９２９号発明「薄膜トランジスタ装置」の特許無効審判事件について、次のとおり審決する。
【結　論】
　訂正を認める。
　特許第２０２７９２９号の特許請求の範囲第１項に記載された発明についての特許を無効とする。
　審判費用は、被請求人の負担とする。
【理　由】
第１．手続の経緯
　本件特許２０２７９２９号（以下「本件特許」という。）は、セイコーインスツル株式会社（以下「被請求人」という。）の特許であって、昭和５９年９月２６日に特願昭５９−２００８８６号として特許出願され、平成８年３月１９日に特許権の設定の登録がなされ、平成１６年９月２６日に存続期間満了により権利が消滅している。
　本件特許については、特許権の設定の登録の後、平成１７年３月３０日に訂正２００５−３９０５５号訂正審判の請求がなされ、同年５月２０日付けで訂正を認める審決がなされ、さらに、平成２０年２月６日に訂正２００８−３９００１５号訂正審判（以下「本件訂正審判」という。）の請求がなされ、同年３月２６日付けで訂正を認める審決がなされた。
　そして、平成２１年５月１日に三星電子株式会社（以下「請求人」という。）から、本件特許の特許請求の範囲第１項に記載された発明についての特許の無効審判の請求がなされた。
　その後の手続の経緯は以下のとおりである。
　
　平成２１年　７月２１日：被請求人　答弁書提出
　　　〃　　　７月２１日：被請求人　訂正請求書提出
　　　〃　　　７月２３日：請求人　上申書提出
　　　〃　　　９月１１日：請求人　上申書提出
　　　〃　　１２月２８日：請求人　弁駁書提出
　平成２２年　２月２６日：請求人及び被請求人　口頭審理陳述要領書提出
　　　〃　　　２月２６日：口頭審理
　
　なお、本件特許の特許請求の範囲第１項に記載された発明については、特許権の設定の登録後に２回の訂正審判による訂正がなされるとともに、平成２１年７月２１日付けで訂正請求（以下「本件訂正請求」という。）がなされており、その都度特許明細書の内容に変化がある。
　そこで、以下においては、本件訂正審判による訂正、本件訂正請求による訂正を、各々「本件訂正」、「本件現訂正」といい、本件訂正審判による訂正前の願書に添付した明細書（すなわち、訂正２００５−３９０５５号訂正審判による訂正後の願書に添付した明細書）、本件訂正審判による訂正後の願書に添付した明細書、本件訂正請求による訂正後の願書に添付した明細書を、各々「本件特許明細書」、「本件訂正明細書」、「本件現訂正明細書」といい、本件訂正審判による訂正前の特許請求の範囲第１項に記載された発明、本件訂正審判による訂正後の特許請求の範囲第１項に記載された発明、本件訂正請求による訂正後の特許請求の範囲第１項に記載された発明を、各々「本件特許発明」、「本件訂正発明」、「本件現訂正発明」という。
　
第２．請求人の主張
　請求人は、本件特許の特許請求の範囲第１項に記載された発明についての特許は、以下の無効理由１及び２により無効とすべきものであると主張し、証拠方法として甲第１号証〜甲第８号証（以下、甲第１号証、甲第２号証等を、「甲１」、「甲２」等という。）を提出している。
１．無効理由１
　本件現訂正は、平成６年法律第１１６号による改正前の特許法第１３４条（以下において、特許法第１２３条、第１２６条第１項〜第３項、及び第１３４条について言及する場合には、いずれも平成６年法律第１１６号による改正前の特許法を指すものとする。）の訂正要件を満足しないから認められるべきではなく、仮に、本件現訂正が認められるとしても、本件訂正は、同法第１２６条第１項ただし書又は第２項の規定に違反するものであるから、本件特許の特許請求の範囲第１項に記載された発明についての特許は同法第１２３条第１項第７号に該当し、無効とすべきものである。
　
２．無効理由２
　本件現訂正は、特許法第１３４条の訂正要件を満足しないから認められるべきではなく、本件訂正発明は特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものであるから、本件訂正は特許法第１２６条第３項の規定に違反してなされたものであり、本件特許の特許請求の範囲第１項に記載された発明についての特許は特許法第１２３条第１項７号に該当し、無効とすべきものである。
　また、仮に本件現訂正が認められたとしても、本件現訂正発明は特許法第２９条第２項の規定により特許を受けることができないものであるから、本件特許の特許請求の範囲第１項に記載された発明についての特許は特許法第１２３条第１項第２号に該当し、無効とすべきものである。
　そして、本件訂正発明及び本件現訂正発明が特許法第２９条第２項の規定により特許を受けることができない理由として、以下の三点が挙げられている。
（１）甲１の第５図及び第６図に記載された発明を主引用発明とするものであり、本件訂正発明及び本件現訂正発明は、当該主引用発明、甲２に記載された発明及び甲３〜８に記載された技術に基づいて当業者が容易に発明をすることができたものである（以下「無効理由２−１」という。）。
　
（２）甲１の第１図〜第４図に記載された発明を主引用発明とするものであり、本件訂正発明及び本件現訂正発明は、当該主引用発明、甲２に記載された発明及び甲３〜８に記載された技術に基づいて当業者が容易に発明をすることができたものである（以下「無効理由２−２」という。）。
　
（３）甲３に記載された発明を主引用発明とするものであり、本件訂正発明及び本件現訂正発明は、当該主引用発明、並びに甲１に記載された技術、甲２に記載された発明及び甲４〜８に記載された技術に基づいて当業者が容易に発明をすることができたものである（以下「無効理由２−３」という。）。
　
　ここにおいて、甲１〜８は以下のとおりである。
　甲１：特開昭５９−１６３７８号公報
　甲２：特開昭５９−１２６６６３号公報
　甲３：特開昭５９−１４３３６８号公報
　甲４：特開昭５８−７８７４号公報
　甲５：特開昭５９−５０５５９号公報
　甲６：特開昭５８−１１６５７３号公報
　甲７：特開昭５８−７９２１９号公報
　甲８：特開昭５９−１６６９８４号公報
　
第３．被請求人の主張
　被請求人は、本件訂正審判による訂正及び本件訂正請求による訂正は適法になされたものであり、かつ、本件現訂正発明は当業者が容易に発明をすることができたものではないから、無効理由は存在しないと主張している。
　
第４．当審の判断
１．無効理由１についての判断
　まず、本件訂正（本件訂正審判による訂正）が、特許法第１２６条第１項ただし書及び第２項に規定する要件に適合するものであるか否か、すなわち、本件訂正の目的の適否、及び本件訂正が特許明細書又は図面（以下これらをまとめて「特許明細書等」という。）に記載された事項の範囲内においてなされたものであり、かつ、実質上特許請求の範囲を拡張し、又は変更するものではないか否かについて検討し、本件訂正請求の適否については後記２．において改めて検討する。
　
（１）本件訂正の内容
　本件訂正の内容は以下のとおりである。
（１−１）訂正事項１
　本件特許明細書の特許請求の範囲第１項の
　「絶縁基板上に少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置において、
　前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の２端子薄膜半導体素子に接続されており、前記２端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた前記付加ゲート電極を有し、前記絶縁基板上に形成されており、また、前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されていることを特徴とする薄膜トランジスタ装置。」を、
　
　「絶縁基板上に少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置において、
　
前記外部取り出し端子
付加ゲート電極と、
とは反対側の前記付加薄膜半導体の表面に設けられた第１主電極及び第２主電極
前記付加ゲート電極は、前記第１主電極及び第２主電極と平面的に重畳するように設けられており、前記付加ゲート電極及び前記第２主電極は前記外部取り出し端子に接続し、前記第１主電極は前記共通浮遊電極に接続しており、前記共通浮遊電極は、前記外部取り出し端子と同時に、または前記ゲート電極または前記ソース電極及び前記ドレイン電極と同時に形成されており、また、前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、
　
　ここにおいて、訂正事項１について整理すると、訂正事項１は、以下の訂正事項１−１〜訂正事項１−４に区分できる。
（訂正事項１−１）
　訂正前の特許請求の範囲第１項の「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間には、」を、「前記外部取り出し端子とこれに近接して設けられた共通浮遊電極との間には、」と訂正すること。
　
（訂正事項１−２）
　訂正前の特許請求の範囲第１項の「前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた前記付加ゲート電極」を、「前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極」と訂正すること。
　
（訂正事項１−３）
　訂正前の特許請求の範囲第１項の「付加ゲート電極を有し、前記絶縁基板上に形成されており、」を、「付加ゲート電極と、前記付加ゲート電極とは反対側の前記付加薄膜半導体の表面に設けられた第１主電極及び第２主電極を有し、前記絶縁基板上に形成されており、」と訂正すること。
　
（訂正事項１−４）
　訂正前の特許請求の範囲第１項の「前記絶縁基板上に形成されており、」の後に、「前記付加ゲート電極は、前記第１主電極及び第２主電極と平面的に重畳するように設けられており、前記付加ゲート電極及び前記第２主電極は前記外部取り出し端子に接続し、前記第１主電極は前記共通浮遊電極に接続しており、前記共通浮遊電極は、前記外部取り出し端子と同時に、または前記ゲート電極または前記ソース電極及び前記ドレイン電極と同時に形成されており、」を追加すること。
　
（１−２）訂正事項２
　特許請求の範囲第２項乃至第５項を削除すること。
　
（１−３）訂正事項３
　本件特許明細書の〔問題点を解決するための手段〕の項に、
　「本発明は、ＴＦＴ装置の外部取り出し端子間にＴＦＴと同時に製造可能な２端子素子を挿入する。または、上記２端子素子を、外部取り出し端子と共通浮遊電極との間に挿入するものである。２端子素子は、ＴＦＴとほぼ同様な構造を有し、ＴＦＴの半導体薄膜と同時に形成された付加半導体薄膜を有しており、両端に第１及び第２主電極が設けられている。また、ＴＦＴのゲート電極及びゲート絶縁模と同時に形成できる付加ゲート電極及び付加ゲート絶縁膜を有し、遮光と場合によれば半導体薄膜にチャンネルを形成する。このチャンネル形成は、付加ゲート電極と第２主電極との短絡、または容量結合による。さらに、この２端子素子が両方向に電流を流せる様に、付加半導体薄膜表面に絶縁膜を介して延在し、第１主電極と同電位の第１主電極延在部を設ける。以上の２端子素子は、内部のＴＦＴ動作に影響を与えない様、チャンネル長、チャンネル幅、ＶＴＨの選択がされるが、さらに付加ゲート電極と第１主電極の間、第１主電極延在部と第２主電極の間にオフセット領域を設定することも可能である。」とあるのを、
　
　「本発明は、ＴＦＴ装置の外部取り出し端子間にＴＦＴと同時に製造可能な２端子素子を挿入する。または、上記２端子素子を、外部取り出し端子と共通浮遊電極との間に挿入するものである。
共通浮遊電極は、外部取り出し端子と同時に、またはゲート電極またはソース電極及びドレイン電極と同時に形成されている。
　
（１−４）訂正事項４
　本件特許明細書の〔作用〕の項に、
　「外部取り出し端子間、または外部取り出し端子と共通浮遊電極の間に非線形特性を有する２端子素子を挿入することにより、例えば１つの端子に静電気が印加されたとき２端子素子を通して他の端子にも静電気を分割し、実質的な印加電圧を低くする。共通浮遊電極を設けた場合には、静電気は２端子素子から共通浮遊電極さらに２端子素子を通して他の複数の端子に放電されるので、さらに印加電圧を低くすることができる。２端子素子は、それ故ＴＦＴ装置の動作電圧をより高く、破壊電圧より低い電圧で電流が流れる様、寸法、構造が選ばれている。」とあるのを、
　
　「外部取り出し端子間、または外部取り出し端子と共通浮遊電極の間に非線形特性を有する２端子素子を挿入することにより、例えば１つの端子に静電気が印加されたとき２端子素子を通して他の端子にも静電気を分割し、実質的な印加電圧を低くする。共通浮遊電極を設けた場合には、静電気は２端子素子から共通浮遊電極さらに２端子素子を通して他の複数の端子に放電されるので、さらに印加電圧を低くすることができる。２端子素子は、それ故ＴＦＴ装置の動作電圧
より
　
（１−５）訂正事項５
　本件特許明細書の〔実施例〕の項の最後の段落に、
　「以上、逆スタガー形、スタガー形ＴＦＴと同時形成可能な２端子素子の例を述べてきたが、以上の例に限らず本発明で用いる２端子端子は基本的にＴＦＴと同じ構造をもっているので、他の構造のＴＦＴのときにも本発明は適用できる。」とあるのを、
　
　「以上、逆スタガー形、スタガー形ＴＦＴと同時形成可能な２端子素子の例を述べてきたが、以上の例に限らず本発明で用いる２端子
素子
　
（２）訂正事項１−４についての検討
（２−１）上記各訂正事項のうち、まず、訂正事項１−４について検討する。
　ここにおいて、訂正事項１−４は更に以下のように分けられるので、その各々について検討する。
（訂正事項１−４−１）
　「前記付加ゲート電極は、前記第１主電極及び第２主電極と平面的に重畳するように設けられており、」という構成を追加する点。
　
（訂正事項１−４−２）
　「前記付加ゲート電極及び前記第２主電極は前記外部取り出し端子に接続し、前記第１主電極は前記共通浮遊電極に接続しており、」という構成を追加する点。
　
（訂正事項１−４−３）
　「前記共通浮遊電極は、前記外部取り出し端子と同時に、または前記ゲート電極または前記ソース電極及び前記ドレイン電極と同時に形成されており、」という構成を追加する点。
　
（２−２）訂正事項１−４−１について
　当該訂正については、請求人において特段の主張はなされていないところ、当該訂正は、訂正前の特許請求の範囲第１項に記載された「付加ゲート電極」について、「前記第１主電極及び第２主電極と平面的に重畳するように設けられて」いるという構成に限定するものであるから、特許法第１２６条第１項ただし書第１号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、本件特許明細書等についてみると、図面の第７図（ａ）には、本件訂正発明の実施例に係る素子が記載されているものと認められるが、当該素子において、付加ゲート電極１２が第１主電極１０５及び第２主電極１０６と平面的に重畳するように設けられていることが図から見て取れるから、訂正事項１−４−１は、特許明細書等に記載された事項の範囲内においてなされたものであり、また、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。
　したがって、訂正事項１−４−１は、特許法第１２６条第１ただし書及び第２項の規定に適合するものである。
　
（２−３）訂正事項１−４−３について
　当該訂正については、請求人において特段の主張はなされていないところ、当該訂正は、訂正前の特許請求の範囲第１項に記載された「共通浮遊電極」について、「前記外部取り出し端子と同時に、または前記ゲート電極または前記ソース電極及び前記ドレイン電極と同時に形成されて」いるものであるという構成、すなわち、「共通浮遊電極」を形成するための付加的な工程を必要としない構成に限定するものであるから、特許法第１２６条第１項ただし書第１号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、本件特許明細書には、「共通浮遊電極は、外部取り出し端子と同時に、またはゲート電極または他電極と同時に形成できるので特に工程増にはならない。」（本件特許公告公報第５欄第６行〜第８行）と記載されているから、訂正事項１−４−３は、特許明細書等に記載された事項の範囲内においてなされたものであり、また、実質上特許請求の範囲を拡張し、又は変更するものではないことは明らかである。
　したがって、訂正事項１−４−３は、特許法第１２６条第１ただし書及び第２項の規定に適合するものである。
　
（２−４）訂正事項１−４−２について
（２−４−１）訂正事項１−４−２の目的の適否について
　訂正事項１−４−２は、「２端子薄膜半導体素子」の各電極の接続について、「付加ゲート電極」及び「第２主電極」が「外部取り出し端子」に接続される構成、及び「前記第１主電極」が「共通浮遊電極」に接続される構成を付加するものであるから、特許法第１２６条第１項ただし書第１号に掲げる特許請求の範囲の減縮を目的とするものに該当することは明らかである。
　
（２−４−２）訂正事項１−４−２が本件特許明細書等に記載された事項の範囲内においてなされたものであるか否かについて
（２−４−２−１）次に、訂正事項１−４−２が特許明細書等に記載された事項の範囲内においてなされたものであるか否かについて検討する。
　ここにおいて、「付加ゲート電極」及び「第２主電極」が接続される構成は、図面第４図等に記載されており、かつ、「２端子薄膜半導体素子」の二つの主電極のうちのいずれか一方が「外部取り出し端子」に接続され、他方が「共通浮遊電極」に接続されるものであることは、例えば、「または、上記２端子素子を、外部取り出し端子と共通浮遊電極との間に挿入するものである。」（本件公告公報３欄１２行〜１３行）等の記載から明らかであるから、「付加ゲート電極」が接続された「第２主電極」、及び「第１主電極」のうち、前者を「外部取り出し端子」に接続し、後者を「共通浮遊電極」に接続する構成が、特許明細書等に記載された事項の範囲内といえるか否かにつき検討する。
　本件特許明細書には、「付加ゲート電極」及び「第２主電極」、並びに「第１主電極」の接続箇所に関連して、第１図〜第６図とともに以下の記載がある。
　
　「〔問題点を解決するための手段〕
　本発明は、ＴＦＴ装置の外部取り出し端子間にＴＦＴと同時に製造可能な２端子素子を挿入する。
または、上記２端子素子を、外部取り出し端子と共通浮遊電極との間に挿入するものである。２端子素子は、ＴＦＴとほぼ同様な構造を有し、ＴＦＴの半導体薄膜と同時に形成された付加半導体薄膜を有しており、両端に第１及び第２主電極が設けられている。また、ＴＦＴのゲート電極及びゲート絶縁膜と同時に形成できる付加ゲート電極及び付加ゲート絶縁膜を有し、
　「以上の２端子素子は、内部のＴＦＴ動作に影響を与えない様、チヤンネル長、チヤンネル幅、ＶＴＨの選択がされるが、さらに付加ゲート電極と第１主電極の間、第１主電極延在部と第２主電極の間にオフセツト領域を設定することも可能である。」（本件公告公報３欄２５行〜３０行）
　「〔作用〕
　外部取り出し端子間、または外部取り出し端子と共通浮遊電極の間に非線形特性を有する２端子素子を挿入することにより、例えば１つの端子に静電気が印加されたとき２端子素子を通して他の端子にも静電気を分割し、実質的な印加電圧を低くする。
共通浮遊電極を設けた場合には、静電気は２端子素子から共通浮遊電極さらに２端子素子を通して他の複数の端子に放電されるので、さらに印加電圧を低くすることができる。２端子素子は、それ故ＴＦＴ装置の動作電圧をより高く、破壊電圧より低い電圧で電流が流れる様、寸法、構造が選ばれている。
　「第１図ａ〜ｃでは２端子素子を外部取り出し端子間に入れた例を示したが、
第２図は外部取り出し端子と共通浮遊電極間に入れた平面図例を示す。
例えば、端子１０に印加された静電気は、２端子素子１１０、共通電極１００、２端子素子１２０，１３０，１４０……を経て端子２０，３０，４０，……に放電し、端子１０に接続されたＴＦＴ等を保護する。そのため、この例での２端子素子は、外部取り出し電極側から共通浮遊電極側へ電流が流れるしきい値電圧よりも逆方向のしきい値電圧の方が低いことが望ましい
　「第４図乃至第６図は、第３図ｂの逆スタガー型ＴＦＴと同時に作成できる２端子素子の断面例である。
第４図は第３図ａの２端子素子の付加ゲート電極１２と第２主電極１０６を短絡した例で、第２主電極１０６に電圧が印加されたときＴＦＴのＶ
ＴＨ
とほぼ同じ値で電流が流れる。そのため静電気保護素子と用いるときには、ＴＦＴよりチヤンネル長を長く、またはチヤンネル幅を狭くすることが望ましい。また、第２主電極１０６を共通浮遊電極に接続することが好ましい
　
第５図は、第４図の例において付加ゲート電極１２と第１主電極１０５の間に平面的重畳をなくし、いわゆるオフセツトを設け、見かけ上Ｖ
ＴＨ
を高くした例である
　第６図は、さらに第５図の例において遮光膜を第１主電極延在部２７として第１主電極１０６に接続した例で、両方向に電流を流しやすい構造を有している。」（同５欄３２行〜６欄１行）
　
（２−４−２−２）以上の記載を総合すると、本件特許発明において「２端子薄膜半導体素子」を、「外部取り出し端子」と「共通浮遊電極」間に設ける理由は、「共通浮遊電極を設けた場合には、静電気は２端子素子から共通浮遊電極さらに２端子素子を通して他の複数の端子に放電されるので、さらに印加電圧を低くすることができる。」（本件公告公報３欄３７行〜４０行）の記載にあるとおり、「２端子薄膜半導体素子」に印加された静電気を、「共通浮遊電極」を通して他の「外部取り出し端子」に放電することにより、印加電圧を低くするためであるものと認められる。
　そして、「付加ゲート電極」が接続された「第２主電極」の接続先に関しては、特許明細書に、「そのため、この例での２端子素子は、外部取り出し電極側から共通浮遊電極側へ電流が流れるしきい値電圧よりも逆方向のしきい値電圧の方が低いことが望ましい。」（同５欄２行〜６行）、及び「また、第２主電極１０６を共通浮遊電極に接続することが好ましい。」（同５欄４０行〜４１行）等と記載されているように、「付加ゲート電極」が接続された「第２主電極」を「共通浮遊電極」に接続する構成（「第１主電極」を「外部取り出し端子」に接続する構成）は記載されているが、「付加ゲート電極」が接続された「第２主電極」を「外部取り出し端子」に接続する構成（「第１主電極」を「共通浮遊電極」に接続する構成）は明記されていない（なお、以下においては、記述を簡単にするため、「付加ゲート電極」が接続された「第２主電極」の接続先のみについて言及することとし、「第１主電極」の接続先については、「外部取り出し端子」と「共通浮遊電極」のうち、「付加ゲート電極」が接続された「第２主電極」とは逆の方に接続されているものとする。）。
　
　しかしながら、「付加ゲート電極」が「第２主電極」に接続された「２端子薄膜半導体素子」は、「第２主電極」を「第１主電極」よりも高電圧とした場合の方が、「第１主電極」を「第２主電極」よりも低電圧とした場合と比較して電流が流れやすい特性を有しているものの、どちらの向きであっても、一定以上の電圧が加わると電流が流れるという特性を持っていることに変わりないことは技術常識に鑑みて当業者にとって明らかな事項である。
　そして、本件特許発明においては、（ａ）外部取り出し端子→（ｂ）２端子薄膜半導体素子→（ｃ）共通浮遊電極→（ｄ）２端子薄膜半導体素子→（ｅ）他の外部取り出し端子　という経路で静電気が放電されるところ、上記（ｂ）と（ｄ）とでは２端子薄膜半導体素子を流れる電流の向きが逆になっているから、一の外部取り出し端子から他の外部取り出し端子に至るまでの静電気が放電する全経路を考えれば、互いに「付加ゲート電極」が逆向きに接続された二つの「２端子薄膜半導体素子」が直列に介在していることは明らかであるから、「付加ゲート電極」が接続された「第２主電極」を「外部取り出し端子」に接続した場合であっても、「付加ゲート電極」が接続された「第２主電極」を「共通浮遊電極」に接続した場合であっても、静電気が放電される経路全体としてみれば放電電圧が同一となることは、当業者にとって明らかである。
　さらに、外部取り出し端子には当然正負両極性の静電気が印加される可能性があるもの認められるところ、「付加ゲート電極」が接続された「第２主電極」を「共通浮遊電極」に接続し、「外部取り出し端子」に正の静電気が印加された場合と、「付加ゲート電極」が接続された「第２電極」を「外部取り出し端子」に接続し、「外部取り出し端子」に負の静電気が印加された場合とでは、正負が反対になっただけで、ほぼ同じ放電特性を示すことは当業者にとって自明である。
　したがって、特許明細書に記載された「付加ゲート電極」が接続された「第２主電極」を「共通浮遊電極」に接続する構成に換え、「付加ゲート電極」が接続された「第２主電極」を「外部取り出し端子」に接続する構成としても、正負の静電気に対する動作が反対となるにすぎず、「共通浮遊電極を設けた場合には、静電気は２端子素子から共通浮遊電極さらに２端子素子を通して他の複数の端子に放電されるので、さらに印加電圧を低くすることができる。」（本件公告公報３欄３７行〜４０行）という作用効果を十分に奏することは、当業者であれば当然に察知し得た事項である。
　
（２−４−２−３）また、本願の特許明細書には、「また、第２主電極１０６を共通浮遊電極に接続することが好ましい。」（本件公告公報５欄４０行〜４１行）と、「付加ゲート電極」が接続された「第２主電極」を「共通浮遊電極」に接続することが好ましい旨の記載はあるものの、特許明細書明細書及び図面全体を精査しても、「付加ゲート電極」が接続された「第２主電極」を「外部取り出し端子」に接続することを禁ずる記載も示唆もなく、かつ、技術常識を参酌しても、「付加ゲート電極」が接続された「第２主電極」を「外部取り出し端子」に接続することの阻害要因は見いだせない。
　
　なお、それに関連して、本件訂正発明には、「薄膜トランジスタ」が薄膜トランジスタ装置内でどのような接続関係となっているかについて特定されていないため、「薄膜トランジスタ」が特定の接続関係となっている場合について検討する必要性はもとよりないが、仮に、「薄膜トランジスタ」のゲート電極が「外部取り出し端子」に接続される構成である場合には、「２端子薄膜半導体素子」の「付加ゲート電極」が接続された「第２主電極」を「外部取り出し端子」に接続する構成とすると、当該「２端子薄膜半導体素子」のしきい値を「薄膜トランジスタ」のしきい値よりも高い値とする等の措置を講じなければ、通常の動作時において、「薄膜トランジスタ」の動作に悪影響を及ぼす可能性があると解される。
　しかしながら、一般に薄膜トランジスタは、チャンネル長、チャンネル幅、ゲート電極とソース・ドレイン電極（第１主電極及び第２主電極）との重畳部分の寸法等により調整できることは当業者における技術常識であり、かつ、本件特許明細書においても、「以上の２端子素子は、内部のＴＦＴ動作に影響を与えない様、チヤンネル長、チヤンネル幅、ＶＴＨの選択がされるが、さらに付加ゲート電極と第１主電極の間、第１主電極延在部と第２主電極の間にオフセツト領域を設定することも可能である。」（本件公告公報３欄２５行〜３０行）、「２端子素子は、それ故ＴＦＴ装置の動作電圧をより高く、破壊電圧より低い電圧で電流が流れる様、寸法、構造が選ばれている。」（同３欄４０行〜４３行）、及び「第４図は第３図ａの２端子素子の付加ゲート電極１２と第２主電極１０６を短絡した例で、第２主電極１０６に電圧が印加されたときＴＦＴのＶＴＨとほぼ同じ値で電流が流れる。そのため静電気保護素子と用いるときには、ＴＦＴよりチヤンネル長を長く、またはチヤンネル幅を狭くすることが望ましい。・・・第５図は、第４図の例において付加ゲート電極１２と第１主電極１０５の間に平面的重畳をなくし、いわゆるオフセツトを設け、見かけ上ＶＴＨを高くした例である。」（同５欄３４行〜６欄１行）と記載されているように、各種パラメータを変えることでしきい値を種々に変更できることが前提となっていることが明らかであるから、チャンネル長、チャンネル幅、ゲート電極とソース・ドレイン電極との重畳部分の寸法等を適宜選択することにより、「２端子薄膜半導体素子」のしきい値を「薄膜トランジスタ」のしきい値よりも高い値として、「薄膜トランジスタ」の動作に悪影響を及ぼさないようにすることは当業者に自明なことである。
　したがって、本件訂正発明における「薄膜トランジスタ」のゲート電極が「外部取り出し端子」に接続される構成であると仮定した場合であっても、「２端子薄膜半導体素子」の「付加ゲート電極」が接続された「第２主電極」を「外部取り出し端子」に接続する構成とすることに対する阻害要因は認められない。
　
（２−４−２−４）以上、検討したとおり、本件特許明細書には、「付加ゲート電極」が接続された「第２主電極」を「共通浮遊電極」に接続する構成は記載されているものの、「付加ゲート電極」が接続された「第２主電極」を「外部取り出し端子」に接続する構成は明記されていないが、「付加ゲート電極」が接続された「第２主電極」を「外部取り出し端子」に接続する構成としても、「付加ゲート電極」が接続された「第２主電極」を「共通浮遊電極」に接続した構成と同様の作用効果を奏することは当業者にとって自明であり、かつ、本件特許明細書には、「付加ゲート電極」が接続された「第２主電極」を「外部取り出し端子」に接続することを禁ずる記載も示唆はなく、かつ技術常識を参酌しても、「付加ゲート電極」が接続された「第２主電極」を「外部取り出し端子」に接続することの阻害要因は見いだせないから、「付加ゲート電極」が接続された「第２主電極」を「外部取り出し端子」に接続する構成は特許明細書等に記載されていたに等しい事項であるということができる。
　したがって、訂正事項１−４−２は、特許明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであることは明らかであるから、訂正事項１−４−２は特許明細書等に記載された事項の範囲内においてなされたものである。
　
（２−４−３）訂正事項１−４−２が、実質上特許請求の範囲を拡張し、又は変更するものでないか否かについて
　次に、訂正事項１−４−２が、実質上特許請求の範囲を拡張し、又は変更するものでないか否かについて検討すると、当該訂正は、訂正前に限定されていなかった「２端子薄膜半導体素子」の各電極の接続関係について、「付加ゲート電極」が接続された「第２主電極」を「外部取り出し端子」に接続する構成に限定するものである。
　そして、上記（２−４−２）において検討したとおり、「付加ゲート電極」が接続された「第２主電極」を「外部取り出し端子」に接続する構成は、特許明細書等に記載されていたに等しいものであり、「付加ゲート電極」が接続された「第２主電極」を「外部取り出し端子」に接続する構成が本件特許発明に含まれるものであることは、もとより当業者にとって明らかな事項である。
　さらに、本件特許発明において、「付加ゲート電極」が接続された「第２主電極」を「外部取り出し端子」に接続する構成に限定しても、「本発明は、ＴＦＴ製造工程と同時に製造可能な２端子素子で、保護すべき端子に接続できる構造を提供し、上記の問題を解決するものである。」（本件公告公報３欄６行〜８行）という本件特許発明の目的の範囲を逸脱してその技術的事項を変更することはなく、かつ、「共通浮遊電極を設けた場合には、静電気は２端子素子から共通浮遊電極さらに２端子素子を通して他の複数の端子に放電されるので、さらに印加電圧を低くすることができる。」という本件特許発明の作用効果の範囲を逸脱するものとも認められない。
　
　したがって、訂正事項１−４−２は、事実上特許請求の範囲を拡張し、又は変更するものではない。
　
（２−４−４）請求人の主張について
　請求人は、本件特許明細書において、「付加ゲート電極」が接続された「第２主電極」を「共通浮遊電極」に接続することがこのましい旨の記載がなされていることを根拠として、「以上を要するに、本件特許明細書においては、本件特許発明のように、外部取り出し端子と共通浮遊電極とを接続する２端子薄膜半導体素子であって、付加ゲート電極を第１主電極及び第２主電極と平面的に重畳するように設け、付加ゲート電極と第２主電極とを短絡したものに関しては、付加ゲート電極と短絡した第２主電極を共通浮遊電極に接続し、外部取り出し端子から共通浮遊電極へ電流が流れるしきい値電圧よりも逆方向のしきい値電圧の方を低くすることにより、外部取り出し端子に印加された静電気が共通浮遊電極に流れると、当該静電気を他の外部取り出し端子に放電しやすくすることが記載されているものといえる。・・・これに対して、本件特許発明は、構成要件Ｅにおいて、「前記付加ゲート電極及び前記第２主電極は前記外部取り出し端子に接続し、前記第１主電極は前記共通浮遊電極に接続しており、」と規定しているから、外部取り出し端子から共通浮遊電極へ電流が流れるしきい値電圧は順方向しきい値電圧であると解され、逆方向のしきい値電圧よりも低くなっているから、外部取り出し端子に印加された静電気は共通浮遊電極に流れやすいとしても、当該静電気を他の外部取り出し端子に放電するには、更に逆方向しきい値電圧分だけ電圧が上昇する必要があり、放電しにくくなっている。　そうすると、本件特許発明は、本件特許明細書及び図面に開示された発明ということはできない。　少なくとも、訂正前の特許請求の範囲第１項に記載された発明は、外部取り出し端子と共通浮遊電極との間に２端子薄膜半導体素子に接続されるものにおいては、外部取り出し端子に印加された静電気が共通浮遊電極に流れると、当該静電気を他の外部取り出し端子に放電しやすくなる構成要件しか備えていないと解されるのに対し、本件特許発明は、外部取り出し端子に印加された静電気は共通浮遊電極に流れやすいとしても、当該静電気は他の外部取り出し端子に放電しにくい構成要件を備えている以上、本件訂正は実質上特許請求の範囲を変更するものであると言わざるを得ない。」（審判請求書６ページ２８行〜７ページ２５行）と主張している。
　
　しかしながら、上記（２−４−２）において検討したとおり、「付加ゲート電極」が接続された「第２主電極」を、「共通浮遊電極」に換えて「外部取り出し端子」に接続する構成としても、静電気が放電される経路全体としてみれば放電電圧が同一となることに加えて、正負の静電気に対する動作が反対となるにすぎず、「共通浮遊電極を設けた場合には、静電気は２端子素子から共通浮遊電極さらに２端子素子を通して他の複数の端子に放電されるので、さらに印加電圧を低くすることができる。」（本件公告公報３欄３７行〜４０行）という作用効果を十分に奏することは、技術常識に照らせば当業者にとって自明といえる事項であり、かつ、本件特許明細書には、「付加ゲート電極」が接続された「第２主電極」を「外部取り出し端子」に接続することを禁ずる記載も示唆もなく、かつ技術常識を参酌しても、「付加ゲート電極」が接続された「第２主電極」を「外部取り出し端子」に接続することの阻害要因は見いだせないから、「付加ゲート電極」が接続された「第２主電極」を「外部取り出し端子」に接続する構成は特許明細書等に記載されていたに等しい事項であるということができる。
　したがって、請求人の主張は採用することができない。
　
（２−５）訂正事項１−４についてのまとめ
　以上のとおりであるから、訂正事項１−４は、本件訂正審判における審決に記載されているとおり、特許請求の範囲の減縮を目的とするのに該当し、特許明細書等に記載された事項の範囲内においてなされたものであり、また、実質上特許請求の範囲を拡張し、又は変更するものではない。
　
（３）訂正事項１−４以外の訂正についての検討
　訂正事項１−４以外の訂正（すなわち、訂正事項１−１〜１−３、及び訂正事項２〜５）については、請求人において特段の主張はなされていないところ、これらの訂正が、本件訂正審判の審決に記載されたとおり、各々以下の点を目的とするもの該当することは明らかと認められる。
　訂正事項１−１：特許法第１２６条第１項ただし書第１号に掲げる特許請求の範囲の減縮
　訂正事項１−２：特許法第１２６条第１項ただし書第２号に掲げる誤記の訂正
　訂正事項１−３：特許法第１２６条第１項ただし書第１号に掲げる特許請求の範囲の減縮
　訂正事項２　　：特許法第１２６条第１項ただし書第３号に掲げる明りょうでない記載の釈明
　訂正事項３　　：特許法第１２６条第１項ただし書第２号に掲げる誤記の訂正
　訂正事項４　　：特許法第１２６条第１項ただし書第２号に掲げる誤記の訂正
　訂正事項５　　：特許法第１２６条第１項ただし書第２号に掲げる誤記の訂正
　
　そして、これらの訂正が特許明細書等に記載された事項の範囲内においてなされたものであり、かつ、実質上特許請求の範囲を拡張し、又は変更するものではないことも、本件訂正審判の審決に記載されたとおり明らかであるから、これらの訂正は、特許法第１２６条第１ただし書及び第２項の規定に適合するものである。
　
（４）本件訂正の目的の適否、特許請求の範囲の拡張・変更の存否等についてまとめ
　以上要するに、本件訂正における訂正事項は、すべて特許法第１２６条第１項ただし書各号に掲げる事項を目的とするものに該当し、特許明細書等に記載された事項の範囲内においてなされたものであり、かつ、事実上特許請求の範囲を拡張し、又は変更するものではないから、本件訂正は、特許法第１２６条第１項ただし書及び第２項に規定する要件に適合するものである。
　
（５）無効理由１についてのまとめ
　以上検討したとおり、本件訂正は、特許法第１２６条第１項ただし書及び第２項に規定する要件に適合するものであるから、請求人が主張する無効理由１により本件特許の特許請求の範囲第１項に記載された発明についての特許を無効にすることはできない。
　
２．本件訂正請求についての決定
【結論】
　本件特許に係る明細書を本件訂正請求書に添付された訂正明細書のとおり訂正することを認める。
　
【理由】
（１）訂正の内容
　本件現訂正は、本件訂正明細書の特許請求の範囲第１項の
　「絶縁基板上に少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置において、
　前記外部取り出し端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の２端子薄膜半導体素子に接続されており、前記２端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極と、前記付加ゲート電極とは反対側の前記付加薄膜半導体の表面に設けられた第１主電極及び第２主電極を有し、前記絶縁基板上に形成されており、前記付加ゲート電極は、前記第１主電極及び第２主電極と平面的に重畳するように設けられており、前記付加ゲート電極及び前記第２主電極は前記外部取り出し端子に接続し、前記第１主電極は前記共通浮遊電極に接続しており、前記共通浮遊電極は、前記外部取り出し端子と同時に、または前記ゲート電極または前記ソース電極及び前記ドレイン電極と同時に形成されており、また、前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されていることを特徴とする薄膜トランジスタ装置。」を、
　
　「絶縁基板上に少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置において、
　前記外部取り出し端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の２端子薄膜半導体素子に接続されており、前記２端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極と、前記付加ゲート電極とは反対側の前記付加薄膜半導体の表面に設けられた第１主電極及び第２主電極を有し、前記絶縁基板上に形成されており、前記付加ゲート電極は、前記第１主電極及び第２主電極と平面的に重畳するように設けられており、前記付加ゲート電極及び前記第２主電極は前記外部取り出し端子に接続し、前記第１主電極は前記共通浮遊電極に接続しており、前記共通浮遊電極は、前記外部取り出し端子と同時に、または前記ゲート電極または前記ソース電極及び前記ドレイン電極と同時に形成されており、また、前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されて
おり、１つの外部取り出し端子に印加された静電気が２端子薄膜半導体素子を介して前記共通浮遊電極に、さらに他の２端子薄膜半導体素子を介して他の複数の外部取り出し端子に放電される
　
（２）訂正の目的の適否について
　本件現訂正は、本件訂正発明である「薄膜トランジスタ装置」（本件訂正請求による訂正前の特許請求の範囲第１項に記載された「薄膜トランジスタ装置」）において、「２端子薄膜半導体素子」及び「共通浮遊電極」が、「１つの外部取り出し端子に印加された静電気が２端子薄膜半導体素子を介して前記共通浮遊電極に、さらに他の２端子薄膜半導体素子を介して他の複数の外部取り出し端子に放電される」という作用効果を奏するという技術的限定を付加するものであるから、本件現訂正は特許法第１３４条第２項ただし書第１号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
　なお、この点に関して請求人は、「しかしながら、構成要件Ｘ（審決注：上記（１）の下線部分に相当）の付加は作用効果の付加にすぎず、特許請求の範囲の減縮、誤記の訂正及び明りようでない記載の釈明のいずれにも該当しないものであるから、本件訂正請求は、特許法１３４条の訂正の目的要件を満足しないものである。　したがって、本件訂正請求による訂正は認められるべきではない。」（弁駁書４ページ２０行〜２３行）と主張している。
　
　しかしながら、本件現訂正は、上に述べたように、「２端子薄膜半導体素子」及び「共通浮遊電極」が奏する作用効果を限定したものであって、例えば、本件訂正発明（すなわち、本件訂正請求前の特許請求第１項に記載された発明）と同様の構成を有し、かつ、静電気以外の高電圧のみを除去するものであることが限定された薄膜トランジスタ装置を想定すると、本件訂正発明は当該薄膜トランジスタ装置を含むのに対して、本件現訂正発明は当該薄膜トランジスタ装置を含まないことが明らかであるから、本件現訂正が特許法第１２６条第１項ただし書第１号に掲げる特許請求の範囲の減縮を目的とするものであることは明らかである。
　さらに言えば、本件現訂正は、「１つの外部取り出し端子に印加された静電気が・・・他の複数の外部取り出し端子に放電される」という作用効果を奏することを限定するものであるが、そのような作用効果が生ずるためには、「薄膜トランジスタ装置」の「外部取り出し端子」が最低３個以上存在することが必須であるから、本件現訂正は、実質的にみて、「薄膜トランジスタ装置」の「外部取り出し端子」が３個以上であるという限定をも加えるものと認められる。
　したがって、その点からみても、本件現訂正が特許法第１３４条第２項ただし書第１号に掲げる特許請求の範囲の減縮を目的とするものに該当することは明らかであり、請求人の主張は採用できない。
　
（３）特許請求の範囲の拡張・変更の存否等について
　次に、本件現訂正が本件訂正明細書及び図面（以下「本件訂正明細書等」という。）に記載された事項の範囲内においてなされたものであるか否かについて検討する。
　本件訂正明細書には以下の記載がある。
　「〔作用〕
　外部取り出し端子間、または外部取り出し端子と共通浮遊電極の間に非線形特性を有する２端子素子を挿入することにより、例えば１つの端子に静電気が印加されたとき２端子素子を通して他の端子にも静電気を分割し、実質的な印加電圧を低くする。
共通浮遊電極を設けた場合には、静電気は２端子素子から共通浮遊電極さらに２端子素子を通して他の複数の端子に放電されるので、さらに印加電圧を低くすることができる。
　
　したがって、本件現訂正が本件訂正明細書等に記載された事項の範囲内においてなされたものであることは上記の記載から明らかである。
　また、本件現訂正は、本件訂正明細書の特許請求の範囲第１項に対して、「１つの外部取り出し端子に印加された静電気が２端子薄膜半導体素子を介して前記共通浮遊電極に、さらに他の２端子薄膜半導体素子を介して他の複数の外部取り出し端子に放電される」という作用効果の限定を加えるものであるところ、本件訂正発明においてもそのような作用効果を奏することは当業者にとって明らかであるから、本件現訂正は、事実上特許請求の範囲を拡張し、又は変更するものではない。
　
（４）本件訂正請求についてのまとめ
　以上検討したとおり、本件訂正請求による訂正は、特許法第１３４条第２項ただし書の規定に適合し、特許法１３４条の２第５項において準用する特許法第１２６条第２項の規定に適合するから、訂正を認める。
　
３．無効理由２についての判断
（１）検討の前提
　上記第２．２．に記載したとおり、本件現訂正発明が特許法第２９条第２項の規定により特許を受けることができない理由として、無効理由２−１〜２−３が挙げられている。
　そこで、まず、無効理由２−１（甲１の第５図及び第６図に記載された発明を主引用発明とするものであり、本件現訂正発明は、当該主引用発明、甲２発明、及び甲３〜８に記載された技術に基づいて当業者が容易に発明をすることができたものである。）について検討する。
　
（２）本件現訂正発明
　本件現訂正発明は、本件現訂正明細書及び図面の記載からみて、本件現訂正明細書の特許請求の範囲第１項に記載された事項により特定される以下のとおりのものである。
　
　「絶縁基板上に少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置において、
　前記外部取り出し端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の２端子薄膜半導体素子に接続されており、前記２端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極と、前記付加ゲート電極とは反対側の前記付加薄膜半導体の表面に設けられた第１主電極及び第２主電極を有し、前記絶縁基板上に形成されており、前記付加ゲート電極は、前記第１主電極及び第２主電極と平面的に重畳するように設けられており、前記付加ゲート電極及び前記第２主電極は前記外部取り出し端子に接続し、前記第１主電極は前記共通浮遊電極に接続しており、前記共通浮遊電極は、前記外部取り出し端子と同時に、または前記ゲート電極または前記ソース電極及び前記ドレイン電極と同時に形成されており、また、前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されており、１つの外部取り出し端子に印加された静電気が２端子薄膜半導体素子を介して前記共通浮遊電極に、さらに他の２端子薄膜半導体素子を介して他の複数の外部取り出し端子に放電されることを特徴とする薄膜トランジスタ装置。」
　
（３）甲１〜８に記載された事項
（３−１）甲１
（３−１−１）本件特許の出願前に日本国内において頒布された刊行物である甲１には、第１図〜第６図とともに、以下の記載がある。
　
ａ．「
本発明は半導体装置更に詳しくは薄膜半導体を用いた薄膜トランジスタ（以下ＴＦＴという）に関する
　ＴＦＴは例えばＸ−Ｙマトリックス駆動表示装置あるいは長尺イメージセンサのスイッチ素子としてその実用化が長らく要望されて来た。近年シランのグロー放電分解その他の方法により製膜される非晶質シリコン（以下ａ・ｓｉという）は、キャップ中の局圧準位密度が小さく、且つ比較的化学的に安定で、膜質の再現性，均一性が良いことから、例えば前記した用途等に用いるＴＦＴ素子用半導体材料として有望視されてきた。最近ではゲート絶縁膜に窒化シリコン，窒化，酸化シリコン，酸化シリコン等を用いたａ・ｓｉ　ＴＦＴ素子では、１０Ｖ内外又はそれ以下のゲート電圧で十分にトランジスタのオン・オフ制御が可能となり、その工業的応用の可能性が極めて濃厚となって来た。しかしながら、前記した例えばＸ・Ｙマトリックス表示装置等には数千から数１０万個のＴＦＴが集積して使用されねばならず、これら多数の素子のうち１ケでも動作不良があれば、その装置は使用不能とされざるを得ない宿命を担っている。
　
一方これらのＴＦＴではゲート絶縁膜には気相からの堆積薄膜が用いられる。これらの薄膜には基板上のゴミその他の原因により、平均的堆積膜厚に比べて薄く電気的耐圧の低い部分が発生しがちである。この最低のゲート耐圧を有する素子が設計値を満すならば装置は使用に供し得る。しかし、設計値以上のゲート電圧が静電気その他の理由により印加された場合、まず最低耐圧を有する素子が破壊され、装置全体が使用不能となる
　
本発明は前記したＴＦＴに於て、ゲート絶縁膜の破壊を防止し得る構造を容易に実現することを目的とするもので、信号処理用のＴＦＴとゲート保護用のＴＦＴを簡便に一体化した構造を提供するものである。
　
ｂ．「〔実施例１〕
　
第１図，第２図，第３図は本発明の半導体装置の第１の実施例の概略を示す。第１図はその平面図を、第２図は第１図Ｉ−Ｉ’線断面図を、第３図はその等価回路図を示す。本実施例の装置は以下のようにして製作した。ガラス基板１の一主面上に蒸着されたＣｒ薄膜よりゲート電極２，３，４を選択的に形成する。その後ゲート電極２，３，４及び基板１を被覆するように絶縁膜５として酸化シリコン膜を３００ｎｍ、半導体薄膜６としてａ・Ｓｉ膜を４００ｎｍプラズマＣＶＤ法により連続して堆積した。続いてＡｌを約５００ｎｍ蒸着し、ソース又はドレインとなる電極７，８，９，１０，１１を選択形成した
　第１図，第２図に於てゲート電極２、ソース電極７、ドレイン電極８にて構成されるＴＦＴがゲートに信号が入力されドレインより出力信号がとり出される信号処理用の主トランジスタＴｒ
１
である。そしてその右方の部分が主ゲート電極２上のゲート絶縁膜の破損を防止するためにもうけられた保護用のトランジスタＴｒ
２
，Ｔｒ
３
である。第３図の回路図に示すように主トランジスタＴｒ
１
のゲート電極２と保護用トランジスタＴｒ
２
のゲート電極４及びドレイン電極９は接続されている。更にＴｒ
２
のソース電極１０はＴｒ
３
のドレイン電極となり、このドレイン電極１０とゲート電極３が接続されＴｒ
３
のソース電極１１はアースされている。
　
ｃ．「第４図に保護トランジスタＴｒ３のゲート電圧ＶＧ対ドレイン電流ｉＤ特性をｎ−チャンネル飽和ドレイン電流ｉＤＳで規格化して示す。図に於いてＶＧ（＋）側でｉＤが急増する電圧を閾値電圧ＶＴとすれば、図の特性では３ＶＴ程度のゲート電圧印加により、ｉＤはほぼ飽和電流に達する。保護トランジスタを２段直列接続した第３図の構成では、Ｔｒ１のゲートに対する入力端２ａから見た回路のインピーダンスはＶＧ＝２ＶＴまでは大きいが、ＶＧ＞２ＶＴとなると急激に低下し、ゲート電極２に過大な電圧が印加されるのを防止することができた。
　
第４図の特性例を考慮すると、保護トランジスタを３段に接続すれば、Ｔｒ
１
を十分に飽和電流まで駆動でき、且つ、飽和電流を与えるゲート電圧以上ではゲート回路の入力インピダンスは急激に減少する。この様に保護トランジスタの接続段数は必要に応じて増減すれば良い。
　
ｄ．「〔実施例２〕
　
第５図は本発明の第２の実施例の装置、即ちａ・Ｓｉ　ＴＦＴによりＸ・Ｙマトリックス駆動液晶表示装置を製作した例の回路図を示す。図に於て２１，２２，２３はｎチャンネル動作のみを示す保護トランジスタ、３１，３２，４１，４２はマトリックスの各要素に配置されたＴＦＴ、３１ａ，３２ａ，４１ａ，４２ａは液晶を、５１，５２，５３はゲートバスラインを、５５，５６，５７はソースバスラインを、６０は電源を示す
　本装置のトランジスタアレーは次のようにして製作した。先ずガラス基板上に透明電導膜（酸化インジューム・錫）を蒸着しこれを所望の絵素パターンに形成する。次にＭｏを蒸着し、これより各要素トランジスタのゲート電極及びゲートバスラインを形成した。次にゲート絶縁膜として窒化シリコンを、半導体薄膜としてａ・ＳｉをプラズマＣＶＤ法により連続してそれぞれ４００ｎｍ及び５００ｎｍ堆積し、その後ａ・Ｓｉ膜を所望部位を除きフォトエッチング法により除去した。更に窒化シリコン膜の一部を同じく除去し、コンタクトウインドゥを形成した。その後ソース・ドレイン電極及びゲートバスラインの取出し電極をＡｌ蒸着膜のパタニングにより形成することにより、保護トランジスタ２１，２２，２３を有するＴＦＴアレーが完成する。このＴＦＴアレーの付設されたガラス基板と、対向する透明電極を付着させたガラス基板との間に液晶を挟持して、マトリックス駆動液晶表示パネルが完成する。」（２ページ右下欄１９行〜３ページ右上欄７行）
　
ｅ．「
このトランジスタのゲートを第５図に示したように、ドレイン（第５図の信号バスラインをソース・バスと呼んだので便宜上、このように定義する。）に接続した形で構成される保護トランジスタ２１，２２，２３を各ゲートバス５１，５２，５３に接続した場合、ゲートバスラインに印加された負の電圧は第６図のｎ−チャンネル電導特性により減衰し、過大負電圧から各要素トランジスタを保護する
　
一方ゲートバスに加えられた正電圧が特に高くない場合（０＜Ｖ
Ｇ
＜２０〜３０Ｖ）保護トランジスタのｐチャンネル電導は顕著でなく、ゲートバス５１，５２，５３に加えられたゲート電圧は減衰することなく各要素トランジスタ（３１，３２，４１，４２等）のゲートに印加され、各要素トランジスタを十分にオンすることができる。更に過大正電圧が印加されれば、保護トランジスタ２１，２２，２３のｐ−チャンネル電導が動き、要素トランジスタのゲート電圧を低下させることができる
　
以上説明したように本発明では、保護トランジスタの作製は各要素トランジスタの製作工程と全く同じ工程で同時に可能であり、且つ各要素トランジスタの過大ゲート電圧が印加されるのを防止できた。こうして特に工程数を増やすことなく、保護トランジスタをアレー中に作り込むことができ、アレーの各要素トランジスタのゲート絶縁膜破損を防止することができ、ＴＦＴを大規模に集積したＴＦＴアレーを歩留り良く製作することが可能となった。
　
（３−１−２）摘記事項ｄ．の「本装置のトランジスタアレーは次のようにして製作した。先ずガラス基板上に透明電導膜（酸化インジューム・錫）を蒸着しこれを所望の絵素パターンに形成する。次にＭｏを蒸着し、これより各要素トランジスタのゲート電極及びゲートバスラインを形成した。次にゲート絶縁膜として窒化シリコンを、半導体薄膜としてａ・ＳｉをプラズマＣＶＤ法により連続してそれぞれ４００ｎｍ及び５００ｎｍ堆積し、その後ａ・Ｓｉ膜を所望部位を除きフォトエッチング法により除去した。更に窒化シリコン膜の一部を同じく除去し、コンタクトウインドゥを形成した。その後ソース・ドレイン電極及びゲートバスラインの取出し電極をＡｌ蒸着膜のパタニングにより形成することにより、保護トランジスタ２１，２２，２３を有するＴＦＴアレーが完成する。」という記載から、第５図に記載された「実施例２」に係る「ＴＦＴアレー」における「ＴＦＴ」及び「保護トランジスタ」は、ガラス基板上に、ゲート電極、ゲート絶縁膜、半導体薄膜、ソース及びドレイン電極を順に形成してなるものであり、かつ、「ＴＦＴ」のゲート絶縁膜、ゲート電極、半導体薄膜と「保護トランジスタ」のゲート絶縁膜、ゲート電極、半導体薄膜とが同時に形成されていることが明らかである。
　また、第５図によれば、ゲートバスライン５１〜５３とソースライン５５〜５７の各々が、左方及び上方において外部と接続されていると解されるから、甲１の実施例２に係るマトリックス駆動液晶表示装置が、複数の外部取り出し端子を有することは明らかである。
　また、第１図には、「実施例１」に係るＴＦＴの概略平面図が記載されており、保護用トランジスタＴｒ２及びＴｒ３に関して、ゲート電極４がソース又はドレイン電極９，１０と、ゲート電極３がソース又はドレイン電極１０，１１と各々平面的に重畳するように設けられていることが見て取れるから、第５図に記載された「実施例２」における保護用トランジスタ２１〜２３においても、ゲート電極とソース及びドレインとは平面的に重畳するように設けられているものと認められる。
　
（３−１−３）したがって、甲１には以下の発明（以下「甲１発明」という。）が記載されているものと認められる。
　「ガラス基板上に、ゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極及びドレイン電極を形成した信号処理用ＴＦＴをマトリックスの各要素に配置し、複数の外部取り出し端子を有するＴＦＴアレーにおいて、
　ゲートバスラインの外部取り出し端子がソース電極に接続され、ゲート電極とドレイン電極とが接続されてアースされる保護トランジスタを有し、
　前記保護トランジスタは、前記ガラス基板上に、ゲート電極、ゲート絶縁膜及び半導体薄膜、ソース電極及びドレイン電極の順に形成されており、
　前記ゲート電極及び前記ソース及びドレイン電極は平面的に重畳するように設けられており、
　また、前記ゲート電極、前記ゲート絶縁膜、前記半導体薄膜は、前記信号処理用ＴＦＴのそれらと同時に形成されている、
　ＴＦＴアレー。」
　
（３−２）甲２
（３−２−１）本件特許の出願前に日本国内において頒布された刊行物である甲２には、第２図及び第３図とともに、以下の記載がある。
　
ａ．「ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒｓ）などで構成されるアクテイブマトリツクスにおいて、該マトリツクスの周辺領域で、前記マトリツクスを構成する各Ｘラインが直列に接続された２個のＭＯＳ型トランジスタを介して一つの配線に接続され、前記２個のＭＯＳ型トランジスタは、前記Ｘラインに近い方のＭＯＳ型トランジスタのゲートは該ＭＯＳ型トランジスタが接続されるべき前記Ｘラインに接続され、前記直列に接続された２個のＭＯＳ型トランジスタのうち、前記Ｘラインより遠い方のＭＯＳ型トランジスタのゲートは、前記一つの配線に接続され、前記マトリツクスを構成する各Ｙラインが直列に接続された２個のＭＯＳ型トランジスタを介して前記一つの配線に接続され、前記２個のＭＯＳ型トランジスタのうち、Ｙラインに近い方のＭＯＳ型トランジスタのゲートは該ＭＯＳ型トランジスタが接続されるべき前記Ｙラインに接続され、前記２個のＭＯＳ型トランジスタのうちＹラインに遠い方のＭＯＳ型トランジスタのゲートは、前記一つの配線に接続される保護回路を持つことを特徴とする半導体装置。」（特許請求の範囲第１項）
　
ｂ．「本発明はＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒｓ）などで構成されるアクテイブマトリツクス７において、静電気などによる前記マトリツクスを構成する素子の破壊を防止するための保護回路に関する。
　ＴＦＴは絶縁基板上にトランジスタが形成されるため、静電気やノイズなどによる素子破壊を防止する保護回路を、前記絶縁基板上にモノリシックに形成することが困難である。この理由は、ＴＦＴで構成される回路の端子から静電気などが入った時、電流を吸わすべき共通の基板がないことによる。また、単結晶シリコン基板上に形成される通常のＩＣやＬＳＩで採用され、技術的に完成度が高く、実績もある保護回路がＴＦＴでは採用出来ないことも理由の１つである。従って本発明の目的は、絶縁基板上に形成されるＴＦＴなどで構成されるアクテイブマトリツクスを、静電気などによる破壊から守る保護回路を提供することである。」（１ページ右欄１１行〜２ページ左上欄９行）
　
ｃ．「Ｘラインに接続される２個のＭＯＳ型トランジスタのうち、Ｘラインに近い方のＭＯＳ型トランジスタ（ＴＸ１１，ＴＸ２１，・・・ＴＸｎ１）のゲートは各Ｘラインに接続され、同様にＹラインに接続される２個のＭＯＳ型トランジスタのうち、Ｙラインに近い方のＭＯＳ型トランジスタ（ＴＹ１１，ＴＹ２１，・・・ＴＹｍ１）のゲートは各Ｙラインに接続されている。一方Ｘライン及びＹラインから遠い方に接続されているＭＯＳ型トランジスタ（ＴＸ１２，・・・ＴＸｎ２，ＴＹ１２，・・・ＴＹｍ２）のゲートはアクテイブマトリツクスの外側に設けられた配線Ａに接続されている。従って本発明による保護回路は、第２図に示すように配線Ａと、該配線ＡとＸ乃至Ｙラインの間に挿入された２個のＭＯＳ型トランジスタから成っている。」（２頁左下欄１１行ないし右下欄５行）
　
ｄ．「第２図に示す本発明による保護回路を持ったアクテイブマトリツクスが静電気に対して強くなる理由は、入力した静電気が流れる電流パスを増やすことにより、アクテイブマトリツクスを構成するＴＦＴのゲートに印加する実効電位が下がることによる。
各Ｘ乃至Ｙラインに新らたに追加挿入された２個のＭＯＳ型トランジスタは、印加した静電気の正負に対応してどちらか一方がＯＮし、他方はＯＦＦとなる。静電気の一部はＯＦＦしたＭＯＳ型トランジスタのソース・ドレイン間のブレイクダウンにより配線Ａに流れる。第２図のアクテイブマトリツクスが組立工程の途上にある時は、配線Ａはフローテイングとなっている。従って前記静電気が配線Ａに流れる割合は、配線Ａのフローテイング電位と該配線の容量によって決まる
　配線Ａの容量は大きい方が静電気による破壊防止の効果が大きい。具体的には配線Ａの配線巾を大きくしたり、第２図に示した配線Ａはアクテイブマトリツクスの外周１／２に配線されているが、全外周に配線することなどにより、配線Ａの面積をより大きくするとよい。
アクテイブマトリツクスが周辺回路などに接続されて組み立てが完了した時は、配線ＡもＧＮＤ電位に接続するとよい。この場合は静電気だけでなく、周辺回路を通して入力するサージに対しても本発明の保護回路は役立つ。
　
（３−２−２）また、第２図及び第３図には、保護回路を備えたアクティブマトリックスであって、アクテイブマトリツクスの外側に設けられたフローティングの配線Ａ、アクテイブマトリツクスを構成するＴＦＴ（Ｔ１１・・・Ｔｎｍ）及び外部端子Ｘ１〜Ｘｎ，Ｙ１〜Ｙｍが接続されたＸライン，Ｙライン、及び配線ＡとＸライン，Ｙラインとの間に挿入された２個の直列接続されたＭＯＳ型トランジスタを備え、それらのＭＯＳ型トランジスタのうち外部端子Ｘ１〜Ｘｎ，Ｙ１〜Ｙｍ側のＭＯＳトランジスタのゲートが入力端子側に接続され、配線Ａ側のＭＯＳ型トランジスタのゲートが配線Ａに接続されているアクテイブマトリツクスが記載されていることが見て取れる。
　
（３−２−３）したがって、甲２には、以下の発明（以下「甲２発明」という。）記載されているものと認められる。
　「絶縁基板上に形成され、ＴＦＴで構成されたアクティブマトリックスであって、前記アクティブマトリックスは静電気から保護する保護回路を備え、前記保護回路は、フローティングの配線Ａ、及び前記配線Ａと各ＴＦＴ（Ｔ１１・・・Ｔｎｍ）及び外部端子Ｘ１〜Ｘｎ，Ｙ１〜Ｙｍが接続されたＸライン，Ｙラインとの間に挿入された２個の直列接続されたＭＯＳ型トランジスタからなる、アクティブマトリックス。」
　
（３−３）甲３
　本件特許の出願前に日本国内において頒布された刊行物である甲３には、第１図〜第３図とともに、以下の記載がある。
　
ａ．「入力端子が、ゲートがＶＳＳに接続されたＭＯＳＦＥＴを介してＶＳＳに接続されていることを特徴とする半導体集積回路装置。」（特許請求の範囲第２項）
　
ｂ．「特許請求の範囲第２項において、入力端子とＶＳＳに接続されているＭＯＳＦＥＴの間に、数ＫΩの抵抗が接続されていることを特徴とする集積回路装置。」（特許請求の範囲第４項）
　
ｃ．「本発明は、絶縁基板上に形成されるＴＦＴ（Ｔｈｉｎ　ＦＩｌｍ　Ｔｒｓ）を構成要素とする半導体集積回路装置の保護回路に関する。」（１ページ右下欄１１行〜１３行）
　
ｄ．「第１図は本発明による一つの実施例であり、ＴＦＴＬＳＩの一部を示している。１は、ＴＦＴＬＳＩの共通ＧＮＤ電位（ＶＳＳ）となる電源配線であり、２はＶＳＳに対して定電位となる電源配線である。３は入力配線の一つである。入力配線は２個のＴＦＴ（Ｔ１，Ｔ２）を介してＶＳＳに接続され、同様に２個のＴＦＴ（Ｔ３、Ｔ４）を介してＶＤＤにも接続されている。前記それぞれ２個のＴＦＴは直列に接続され、入力配線に近い方のＴＦＴのゲートは入力配線に接続され、前記それぞれ２個のＴＦＴのうち、入力配線から違い方のＴＦＴのゲートはＶＳＳ乃至ＶＤＤに接続される。入力配線３から静電気などが印加した時、Ｔ１，Ｔ２のうち一方はＯＮとなり、他方はＯＦＦとなり、同様にＴ３，Ｔ４のうち一方はＯＮとなり、他方はＯＦＦとなる。従って、前記静電気は、前記ＯＦＦとなるＴＦＴのソース・トレイン間のブレイクダウンにより、ＶＳＳ乃至ＶＤＤ配線に流れ、ＴＦＴ（Ｔ５）のゲートへ印加する前記静電気による電圧は十分小さな値となり、ゲート破壊が防げることになる。」（２ページ左上欄９行〜右上欄８行）
　
ｅ．「
第１図に示す本発明による保護回路では、各入力端子がＴＦＴを介してＶ
ＳＳ
乃至Ｖ
ＤＤ
に接続されているため、基本的にＴＦＴＬＳＩの総ての端子がいくつかのＰＮ接合を介して接続されることになる。従っていづれかの端子△−（審決注：「に、」の誤記である。以下そのように読み替える。）静電気が印加しても、ＰＮ接合乃至ソース・トレインのブレイクダウンにより、ＴＦＴＬＳＩ回路全体に静電気が伝わり、ＴＦＴＬＳＩの各部分の間の電位差はあまり大きくならないため、静電気による破壊に対して強くなる。
　
ｆ．「第４図は、本発明による第４の実施例を示す。第４図の番号と記号は、第２図に準じている。第４図では入力抵抗４で静電気のピーク電圧を低くし、ゲートをＶＳＳに接続したＴＦＴ（Ｔ２）を介して静電気をＶＳＳラインに逃がすようにしている。
　以上説明したように、本発明はＴＦＴＬＳＩの入力端子から印加した静電気を、ＯＦＦしたＴＦＴのソース・トレイン間のブレイクダウン乃至ＰＮ接合の逆方向ブレイクダウンにより、配線容量の大きな電源ライン（ＶＳＳ，ＶＤＤ）に逃がすことを特徴としている。例示した実施例の他にも、前記特徴を持つ構造は様々に考えられる。前記特徴を持つ以上、入力端子につながるＴＦＴのゲート破壊は、飛躍的に改善される筈である。」（３ページ左上欄８行〜右上欄１行）
　
（３−４）甲４
　本件特許の出願前に日本国内において頒布された刊行物である甲４には以下の記載がある。
　
ａ．「しかしながら電流を多く流す必要がなく、また高速動作も要求されない、例えば液晶と組み合わせて画像表示装置を構成するために用いられるスイッチ用ＭＯＳトランジスタにおいては現状よりわずかの性能の向上があれば十分である。本発明者はすでに薄くかつピンホールのないゲート絶縁膜を賦与することにより非晶質シリコンＭＯＳトランジスタの性能指数を向上せしめたことを明らかにした。
　ガラス板などの絶縁性基板上に形成された非晶質シリコンＭＯＳトランジスタもＳＯＳの場合と同様にゲート絶縁膜が極めて破壊しやすいことが判明した。これはゲート絶縁膜のみならず絶縁性基板までが帯電するためと思われる。したがって非晶質シリコンＭＯＳトランジスタにおいてもゲートを保護するためのダイオードは不可欠である。」（２ページ右上欄２０行〜左下欄１５行）
　
ｂ．「
工程数の増加は必然的にコストの上昇と歩留りの低下に反映するので工程数の増加を防ぎつつ保護ダイオードを内蔵させたＭＯＳトランジスタを得ることは極めて重要である。
　
ｃ．「以上の説明からも明らかなように本発明においては平面型のショツトキダイオードがＭＯＳトランジスタの作製と同時に行なわれるという特長があり、平面型であるため保護ダイオードとしての保護能力が小さい欠点を補なって余りある効果が得られる。」（３ページ右下欄１３行〜１８行）
　
（３−５）甲５
　本件特許の出願前に日本国内において頒布された刊行物である甲５には、第１図、第３図、第５図〜第８図、及び第１９図〜第２２図とともに、以下の記載がある。
　
ａ．「非晶質Ｓｉで形成されるｐｉｎ接合ダイオードまたは薄膜トランジスタを直列接続したものをさらに並列接続してなる半導体装置を静電気から保護する半導体装置保護回路において、上記各直列回路の入力端子と出力端子との間に共通に配置されて一定電位に固定される共通配線と上記各直列回路の各入出力端子との間に、各直列回路のブレークダウン電圧値よりは小さいがその駆動用電圧値よりは大きいクランプ電圧値をもつクランプ回路をそれぞれ設けたことを特徴とする半導体装置保護回路。」（特許請求の範囲第１項）
　
ｂ．「本発明は、非晶質Ｓｉで形成されるｐｉｎ接合ダイオードまたは薄膜トランジスタを複数個直列接続したものをさらに複数個並列に接続してなる半導体装置を静電気から保護する半導体装置保護回路に関するもので、例えば、マトリクス駆動密着読取りラインセンサの電気回路を静電気から保護する場合などに使用できる。」（１ページ右欄１０行〜１６行）
　
ｃ．「本発明の目的は、非晶質Ｓｉで形成された素子で構成された半導体装置における上記した静電気による素子の破壊を防止することのできる半導体装置保護回路を提供することにある。
　本発明の特徴は、上記目的を達成するために、非晶質Ｓｉで形成される半導体素子を含む直列回路ごとに、そのブレークダウン電圧よりは小さいが回路駆動用電圧よりは大きいクランプ電圧値をもつクランプ回路を設けて、このクランプ回路で静電気を放電させる構成とするにある。
　以下図面により本発明の実施例を説明する。
　第３図はクランプ回路を、ダイオード列の逆並列回路で構成した場合の実施例回路図であり、１２は第１図における任意の１組の画素に対する入出力端子を示し、１３は保護抵抗、１４は入出力端子１２から見て順方向に直列接続させたＮ個のダイオード、１５は逆方向に直列接続させたＮ個のダイオードであり、また、１６は画素に接続している信号線である。」（２ページ右上欄７行〜左下欄５行）
　
ｄ．「
第５図実施例は、クランプ回路として、第３図におけるダイオード列１３の代りに、ゲートとドレインを短絡したｎチャネルの非晶質Ｓｉ薄膜電界効果型トランジスタ１７を用いる場合である。このようなクランプ回路とすることにより、トランジスタ１７が信号線１６にしきい値電圧Ｖ
ｔｈ
以上の電圧があると通電することにより、クランプ回路の電流電圧特性は第６図のようになる
　クランプ回路としては、第３図のダイオード列１５の代りに薄膜電界効果トランジスタを用いることも、またダイオード列１４，１５を共に薄膜電界効果トランジスタに代えることも可能である。」（２ページ右下欄６行〜１７行）
　
ｅ．「第７図、第８図は第１図の画素にそれぞれ第３図、第５図のクランプ回路を設けた実施例回路図である。ここで、端子１８は、画素駆動時に一定電圧に固定し、クランプ回路を通しての信号の相互干渉を防ぐためのものである。静電気が放電される経路を矢印付き実線で示すが、このように２つのクランプ回路を直列に通る。」（２ページ右下欄２０行〜３ページ左上欄６行）
　
ｆ．「第１９図〜第２２図に、本発明の他の実施例として、クランプ回路を非晶質Ｓｉ薄膜トランジスタで構成されるデバイスに適用した場合を示す。説明を簡単にするために保護される薄膜トランジスタを単体トランジスタ３２として示してある。」（３ページ左下欄１３行〜１７行）
　
ｇ．「第２１図はクランプ回路を全て薄膜トランジスタで構成したものであり、保護されるべき薄膜トランジスタ３２と同一プロセスで形成されるため、最も導入しやすいものである。」（３ページ右下欄１３行〜１６行）
　
（３−６）甲６
　本件特許の出願前に日本国内において頒布された刊行物である甲６には、第２図とともに、以下の記載がある。
　
ａ．「
これら短絡に用いる部材としては、電極部材と同一である場合が最も簡単であり、Ａ及びＤは列電極線ａ
１
〜ａ
６
と、又ｂ及びｃは行電極線ｂ
１
〜ｂ
６
と、それぞれ同一の部材を用い、各電極線を構成する時に同じに作り込めば良い。
　
ｂ．「この行電極線は基板の周辺において、他の行電極線と第２図のＢ、Ｃ、に示される様に短絡して構成する。次に全面に絶縁膜を形成した後トランジスターのドレインとソースから電極を取る為のコンタクトホールらの開孔を行ない、列電極線３及び画素駆動電極４を構成する。
この時列電極線３は基板周辺において、第２図のＡ、Ｄで示される様に互いに短絡して構成するとともに、さらに、Ｅ，Ｆ，Ｇ，Ｈ，で示される様に周辺で行電極線ともコンタクトを取り、すべての行電極線と列電極線が同電位となる様にする。以上の様にマトリックスアレー基板を構成する事により、基板の以降の工程において、いかなる静電気にさらされても、基板内は常に同電位に保たれるので、静電気に対し、非常に強くなる。
　
（３−７）甲７
　本件特許の出願前に日本国内において頒布された刊行物である甲７には、第２図及び第４図とともに、以下の記載がある。
　
ａ．「かゝる設計の電極板をラビング法により配向処理する場合、ラビング方向が矢印の方向のとき、即ちリード端子（３）側から（４）側ヘラビングするとき、先にラビングされた（３）側に端子のある電極に、ラビングによる静電気が発生し、一時的に電極（イ）と電極（ロ）（第２図）の間に数千Ｖの電位差が生じ、配向膜が絶縁破壊されるという問題が発生した。」(１ページ右欄１４行〜２ページ左上相１行)
　
ｂ．「
第４図は他の実施例に係り、電極パターン（１），（２）及びそのリード端子（３），（４）を形成するとき同時に、各電極間の短絡部（６）を形成し、この状態でラビングを行えば、各電極間が同電位に保たれるため配向処理面の絶縁破壊は防止される。
　
（３−８）甲８
　本件特許の出願前に日本国内において頒布された刊行物である甲８には、第５図とともに、以下の記載がある。
　
ａ．「以下、この発明の一実施例を図について説明する。第５図はこの発明にかかわるマトリクス型液晶表示装置の部分構成図で、図において、（１５）は第１基板（７）の外周部に設けられたゲート線（１）ならびにソース線（２）のリード電極、（１６）はゲート線（１）ならびにソース線（２）を短絡したショートリングで、第１基板（７）の外周部に形成されたものである。」(２ページ左下欄１１行〜１７行)
　
ｂ．「
このようなショートリング（１６）を形成するには、まず、ソース線（２）及びソース線（２）のリード電極（１５）形成時に、従来よりソース線（２）を延長し、同時にこのソース線（２）及びリード電極（１５）に接続するショートリング（１６）を第１基板（７）の外周部に形成し、その後、ゲート線（１）及びゲート線（１）のリード電極（１５）形成時に、やはりゲート線（１）を従来より延長させて、ショートリング（１６）と接続させる。
　
ｃ．「なお、ショートリング（１６）の形成は、ゲート線（１）形成時に行い、ゲート線（１）及びリード線（２）を延長してショートリング（１６）に短絡させてもよい。」(２ページ右下欄１６行〜１８行)
　
（４）本件現訂正発明と甲１発明との対比
（４−１）本件現訂正発明の構成要件ごとの分説
　本件現訂正発明と甲１発明とを対比するに当たり、まず、本件現訂正発明を構成要件ごとに分説すると、以下のとおりである。
（構成要件Ａ）
　絶縁基板上に少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置において、
　
（構成要件Ｂ）
　前記外部取り出し端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の２端子薄膜半導体素子に接続されており、
　
（構成要件Ｃ）
　前記２端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極と、前記付加ゲート電極とは反対側の前記付加薄膜半導体の表面に設けられた第１主電極及び第２主電極を有し、前記絶縁基板上に形成されており、
　
（構成要件Ｄ）
　前記付加ゲート電極は、前記第１主電極及び第２主電極と平面的に重畳するように設けられており、
　
（構成要件Ｅ）
　前記付加ゲート電極及び前記第２主電極は前記外部取り出し端子に接続し、前記第１主電極は前記共通浮遊電極に接続しており、
　
（構成要件Ｆ）
　前記共通浮遊電極は、前記外部取り出し端子と同時に、または前記ゲート電極または前記ソース電極及び前記ドレイン電極と同時に形成されており、
　
（構成要件Ｇ）
　また、前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されており、
　
（構成要件Ｘ）
　１つの外部取り出し端子に印加された静電気が２端子薄膜半導体素子を介して前記共通浮遊電極に、さらに他の２端子薄膜半導体素子を介して他の複数の外部取り出し端子に放電されること
　
（構成要件Ｈ）
　を特徴とする薄膜トランジスタ装置。
　
（４−２）構成要件ごとの対比
（４−２−１）構成要件Ａ及びＨ
　甲１発明の「ガラス基板」、「信号処理用ＴＦＴ」、「ＴＦＴアレー」は、各々本件現訂正発明の「絶縁基板」、「薄膜トランジスタ」、「薄膜トランジスタ装置」に相当する。
　そして、甲１発明の「複数の外部取り出し端子を有する」構成が、本件現訂正発明の「外部取り出し端子を複数個有する」構成に相当することは自明である。
　したがって、本件現訂正発明と甲１発明とは、構成要件Ａ及びＨを備えている点で一致する。
　
（４−２−２）構成要件Ｂ
　甲１発明の「保護トランジスタ」は、「静電気」という高圧から「信号処理用ＴＦＴ」を保護するために設けられているものであり、甲１発明の「保護トランジスタ」を構成する「半導体薄膜」が、本件現訂正発明の「付加薄膜半導体」に相当するから、甲１発明の「保護トランジスタ」は、本件現訂正発明の「付加薄膜半導体からなる高圧保護用の２端子薄膜半導体素子」に相当する。
　しかしながら、本件現訂正発明は、「付加薄膜半導体からなる高圧保護用の２端子薄膜半導体素子」が「前記外部取り出し端子とこれに近接して設けられた共通浮遊電極との間」に設けられているのに対し、甲１は、「共通浮遊電極」を有しておらず、「保護トランジスタ」が、「ゲートバスラインの外部取り出し端子」と「アース」に接続されている点で相違する。
　したがって、構成要件Ｂに関し、本件現訂正発明と甲１発明とは、「前記外部取り出し端子と他の電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の２端子薄膜半導体素子に接続されて」いる点で一致し、「２端子薄膜半導体素子」が接続されている箇所が、本件現訂正発明では「前記外部取り出し端子とこれに近接して設けられた共通浮遊電極との間」であるのに対し、甲１発明では「外部取り出し端子」と「アース」との間である点で相違する。
　
（４−２−３）構成要件Ｃ
　甲１発明の「ソース電極」、「ドレイン電極」は、各々本件現訂正発明「第１主電極」、「第２主電極」に相当する。
　そして、甲１発明においては、本件現訂正発明の「２端子薄膜半導体素子」に相当する「保護トランジスタ」が、本件現訂正発明の「付加薄膜半導体」に相当する「半導体薄膜」の表面に、本件現訂正発明の「付加ゲート絶縁膜」に相当する「ゲート絶縁膜」を介して設けられた、本件現訂正発明の「付加ゲート電極」に相当する「ゲート電極」を有していることが明らかである。
　また、甲１発明においては、「前記保護トランジスタは、前記ガラス基板上に、ゲート電極、ゲート絶縁膜及び半導体薄膜、ソース電極及びドレイン電極の順に形成されて」いるから、甲１発明は、「ゲート電極」とは反対側の「半導体薄膜」に「第１主電極」及び「第２主電極」を有する構造となっているものと認められる。
　したがって、本件現訂正発明と甲１発明とは、構成要件Ｃを備えている点で一致する。
　
（４−２−４）構成要件Ｄ
　甲１発明の「前記ゲート電極及び前記ソース及びドレイン電極は平面的に重畳するように設けられており」という構成が、本件現訂正発明の「前記付加ゲート電極は、前記第１主電極及び第２主電極と平面的に重畳するように設けられており」という構成に相当することは明らかであるから、本件現訂正発明と甲１発明とは、構成要件Ｄを備えている点で一致する。
　
（４−２−５）構成要件Ｅ
　上記（４−２−２）において検討したとおり、甲１発明は、本件現訂正発明の「共通浮遊電極」に相当するものを有しておらず、本件現訂正発明の「２端子薄膜半導体素子」に相当する「保護トランジスタ」が、「外部取り出し端子」と「アース」の間に接続されている点で本件現訂正発明と相違するが、それに加えて、本件現訂正発明の「２端子薄膜半導体素子」と甲１発明の「保護トランジスタ」自体についても、本件現訂正発明の「２端子薄膜半導体素子」は、「付加ゲート電極」及び「第２主電極」が「外部取り出し端子」に接続されているのに対して、甲１発明の「保護トランジスタ」は、「ゲート電極」及び「ドレイン電極」が「外部取り出し電極」ではなく「アース」に接続されている点で相違する。
　したがって、構成要件Ｅに関し、本件現訂正発明は構成要件Ｅを備えているのに対して、甲１発明は、「保護トランジスタ」が、「外部取り出し端子」と「アース」の間に接続されており、「ゲート電極」が「外部取り出し電極」ではなく「アース」に接続されている点で相違する。
　
（４−２−６）構成要件Ｆ
　上記（４−２−２）において検討したとおり、甲１発明は、本件現訂正発明の「共通浮遊電極」に相当するものを有していないから、構成要件Ｆに相当する構成を備えていないことは明らかである。
　したがって、構成要件Ｆに関し、本件現訂正発明は構成要件Ｆを備えているのに対して、甲１発明は構成要件Ｆを備えていない点で相違する。
　
（４−２−７）構成要件Ｇ
　甲１発明において、「前記ゲート電極、前記ゲート絶縁膜、前記半導体薄膜は、前記信号処理用ＴＦＴのそれらと同時に形成されている」ものであるから、甲１発明が構成要件Ｇを備えていることは明らかである。
　したがって、本件現訂正発明と甲１発明とは、構成要件Ｇを備えている点で一致する。
　
（４−２−８）構成要件Ｘ
　上記（４−２−２）において検討したとおり、甲１発明は、本件現訂正発明の「共通浮遊電極」に相当するものを有していないから、構成要件Ｘに相当する構成を備えていないことは明らかである。
　したがって、構成要件Ｘに関し、本件現訂正発明は構成要件Ｘを備えているのに対して、甲１発明は構成要件Ｆを備えていない点で相違する。
　
（４−２−９）一致点及び相違点についてのまとめ
　以上を総合すると、本件現訂正発明と甲１発明とは、
（構成要件Ａ）
　絶縁基板上に少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置において、
　
（構成要件Ｂ’）
　前記外部取り出し端子と他の電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の２端子薄膜半導体素子に接続されており、
　
（構成要件Ｃ）
　前記２端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極と、前記付加ゲート電極とは反対側の前記付加薄膜半導体の表面に設けられた第１主電極及び第２主電極を有し、前記絶縁基板上に形成されており、
　
（構成要件Ｄ）
　前記付加ゲート電極は、前記第１主電極及び第２主電極と平面的に重畳するように設けられており、
　
（構成要件Ｇ）
　また、前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されていること、
　
（構成要件Ｈ）
　を特徴とする薄膜トランジスタ装置。
　
　である点で一致し、以下の４点で相違する。
（相違点１）
　「２端子薄膜半導体素子」が接続されている箇所が、本件現訂正発明では「前記外部取り出し端子とこれに近接して設けられた共通浮遊電極との間」であるのに対し、甲１発明では「外部取り出し端子」と「アース」との間である点。
　
（相違点２）
　「２端子薄膜半導体素子」が、本件現訂正発明では、「付加ゲート電極」及び「第２主電極」が「外部取り出し端子」と接続され、「第１主電極」が「共通浮遊電極」に接続されているのに対して、甲１発明では、「ソース電極」が「外部取り出し端子」と接続され、「ゲート電極」及び「ドレイン電極」が「アース」に接続されている点。
　すなわち、「２端子薄膜半導体素子」の接続の態様が、本件現訂正発明では順方向接続であるのに対して、甲１発明では逆方向接続である点。
　
（相違点３）
　本件現訂正発明は、「前記共通浮遊電極は、前記外部取り出し端子と同時に、または前記ゲート電極または前記ソース電極及び前記ドレイン電極と同時に形成されて」いるという構成を備えているのに対し、甲１発明は、「共通浮遊電極」自体を有しておらず、そのような構成を備えていない点。
　
（相違点４）
　本件現訂正発明は、「１つの外部取り出し端子に印加された静電気が２端子薄膜半導体素子を介して前記共通浮遊電極に、さらに他の２端子薄膜半導体素子を介して他の複数の外部取り出し端子に放電される」という構成を備えているのに対して、甲１発明は、「共通浮遊電極」自体を有しておらず、そのような構成を備えていない点。
　
（５）相違点についての当審の判断
（５−１）相違点１について
（５−１−１）甲１発明と甲２発明とは、ＴＦＴを含む装置という共通の技術分野に属するとともに、外部端子に印加された静電気によりＴＦＴ等が破壊されることを防ぐという共通の技術課題を有していることは明らかである。
　
（５−１−２）甲１発明において、「保護トランジスタ」の一方の電極を「アース」に接続する理由は、甲１の第５図に記載された回路図、及び上記（３−１−１）の摘記事項ｅ．「このトランジスタのゲートを第５図に示したように、ドレイン（第５図の信号バスラインをソース・バスと呼んだので便宜上、このように定義する。）に接続した形で構成される保護トランジスタ２１，２２，２３を各ゲートバス５１，５２，５３に接続した場合、ゲートバスラインに印加された負の電圧は第６図のｎ−チャンネル電導特性により減衰し、過大負電圧から各要素トランジスタを保護する。　一方ゲートバスに加えられた正電圧が特に高くない場合（０＜ＶＧ＜２０〜３０Ｖ）保護トランジスタのｐチャンネル電導は顕著でなく、ゲートバス５１，５２，５３に加えられたゲート電圧は減衰することなく各要素トランジスタ（３１，３２，４１，４２等）のゲートに印加され、各要素トランジスタを十分にオンすることができる。更に過大正電圧が印加されれば、保護トランジスタ２１，２２，２３のｐ−チャンネル電導が動き、要素トランジスタのゲート電圧を低下させることができる。」という記載から明らかなように、「外部取り出し端子」に静電気等の高電圧が印加された際に、「保護トランジスタ」を介して「外部取り出し端子」と「アース」との間を導通することにより、「アース」に静電気の電荷を逃がすためであると認められる。
　
　一方、甲２発明においては、「各ＴＦＴ（Ｔ１１・・・Ｔｎｍ）及び外部端子Ｘ１〜Ｘｎ，Ｙ１〜Ｙｍが接続されたＸライン，Ｙライン」と「フローティングの配線Ａ」との間に「２個の直列接続されたＭＯＳ型トランジスタ」が設けられているが、上記（３−２−１）の摘記事項ｄ．「各Ｘ乃至Ｙラインに新らたに追加挿入された２個のＭＯＳ型トランジスタは、印加した静電気の正負に対応してどちらか一方がＯＮし、他方はＯＦＦとなる。静電気の一部はＯＦＦしたＭＯＳ型トランジスタのソース・ドレイン間のブレイクダウンにより配線Ａに流れる。第２図のアクテイブマトリツクスが組立工程の途上にある時は、配線Ａはフローテイングとなっている。従って前記静電気が配線Ａに流れる割合は、配線Ａのフローテイング電位と該配線の容量によって決まる。」という記載から、「ＭＯＳ型トランジスタ」の一方の電極を「フローティングの配線Ａ」に接続する理由は、外部端子に静電気が印加された際に、「２個のＭＯＳ型トランジスタ」を介して外部端子と「フローティングの配線Ａ」との間を導通することにより、「フローティングの配線Ａ」に外部端子に印加された静電気の電荷を逃がすためであると認められる。
　
　したがって、甲１発明と甲２発明とは、外部取り出し端子に印加される静電気による高電圧を、両端に高電圧が加わると導通する素子を介して他の電極に逃がすという構成を備えている点においても共通するものである。
　
（５−１−３）以上検討したとおり、甲１発明と甲２発明とは、技術分野及び技術課題が共通していることに加え、外部取り出し端子に印加される静電気による高電圧を、両端に高電圧が加わると導通する素子を介して他の電極に逃がすという構成においても共通するものであるから、甲１発明及び甲２発明の両者に接した当業者であれば、甲１発明と甲２発明を組み合わせ、甲１発明における電荷の逃がす先である「アース」に代えて、甲２発明の「フローティング配線Ａ」とすること、すなわち、本件現訂正発明のように、「２端子薄膜半導体素子」が接続されている箇所を、「前記外部取り出し端子とこれに近接して設けられた共通浮遊電極との間」とすることは、当業者が容易になし得たことである。
　
（５−１−４）これに関連して被請求人は、甲１発明と甲２発明を組み合わせ、甲１発明における電荷の逃がす先である「アース」に代えて、甲２発明の「フローティング配線Ａ」とすることは当業者にとって容易ではないと主張し、その根拠として、「・・つまり、甲２では、絶縁基板上に形成するＴＦＴでは、通常のＩＣやＬＳＩと異なり単結晶基板のような大きな容量が無いので、これに代わるものとして大きな容量の配線Ａを形成し、組立工程の途上にある時はこれに静電気を吸わせ、組立完了後にはＧＮＤに接続する、というものである。これは、半導体技術における単結晶基板の代わりに大きな容量の配線Ａを形成した、というものである。これに対して現訂正発明は、静電気を共通浮遊電極を介して他の外部取り出し端子へ分割して流すようにし、静電気の放電先として他の外部取り出し端子を有効活用したものであり、甲２と現訂正発明とは技術思想が異なっている。」（口頭審理陳述要領書の５．２（３）ア）という点、及び「仮に、甲２に記載の配線Ａを引用発明１の保護素子の接続先に適用してフローティング状態を維持したとしても、配線Ａの容量は大きいから電位が上昇せず、現訂正発明のように静電気を他の外部取り出し端子に分散放電させる機能も有していない。引用発明１のアースを甲２の配線Ａに適用することが容易であるという主張は、本件特許明細書に接した者の後知恵であり、誤りである。」（同オ）という点を挙げている。
　
　しかしながら、上記（５−１−３）において検討したとおり、甲１発明と甲２発明とは、技術分野も技術課題も共通し、しかも、外部取り出し端子に印加される静電気による高電圧を、両端に高電圧が加わると導通する素子を介して他の電極に逃がすという構成においても共通するものであるから、分散放電の技術思想が甲２に記載されていないことは、そもそも甲１発明と甲２発明とを組み合わせることに対して何らの阻害要因にもならないものと認められる。
　
　さらに言えば、一般に、静電気を分散放電させることにより、静電気に対する破壊をより起こりにくくすることは、甲３の「第１図に示す本発明による保護回路では、各入力端子がＴＦＴを介してＶＳＳ乃至ＶＤＤに接続されているため、基本的にＴＦＴＬＳＩの総ての端子がいくつかのＰＮ接合を介して接続されることになる。従っていづれかの端子に静電気が印加しても、ＰＮ接合乃至ソース・トレインのブレイクダウンにより、ＴＦＴＬＳＩ回路全体に静電気が伝わり、ＴＦＴＬＳＩの各部分の間の電位差はあまり大きくならないため、静電気による破壊に対して強くなる。」（上記（３−３）ｅ．）という記載、甲６の「この時列電極線３は基板周辺において、第２図のＡ、Ｄで示される様に互いに短絡して構成するとともに、さらに、Ｅ，Ｆ，Ｇ，Ｈ，で示される様に周辺で行電極線ともコンタクトを取り、すべての行電極線と列電極線が同電位となる様にする。以上の様にマトリックスアレー基板を構成する事により、基板の以降の工程において、いかなる静電気にさらされても、基板内は常に同電位に保たれるので、静電気に対し、非常に強くなる。」（上記（３−６）ｂ．）という記載、及び甲７の「第４図は他の実施例に係り、電極パターン（１），（２）及びそのリード端子（３），（４）を形成するとき同時に、各電極間の短絡部（６）を形成し、この状態でラビングを行えば、各電極間が同電位に保たれるため配向処理面の絶縁破壊は防止される。」（上記（３−７）ｂ．）という記載からも明らかなように、本願の出願前において当業者の周知技術である。
　そして、甲１発明と甲２発明とを組み合わせ、甲１発明における電荷の逃がす先である「アース」に代えて、甲２発明の「フローティング配線Ａ」とする構成を採用した場合に、当該「フローティング配線Ａ」の電位が一定以上となれば「フローティング配線Ａ」と「外部取り出し端子」が導通することは当業者にとって自明の事項であるから、そのような構成を採用した場合に、「フローティング配線Ａ」が有する静電容量等により程度の差はあるものの、特定の「外部取り出し端子」に印加された静電気が「フローティング配線Ａ」を介して他の複数の「外部取り出し端子」に分散して放電されること、すなわち分散放電が実現されることは当業者にとって自明な事項であり、かつ、そのような分散放電が実現されれば、静電気による破壊に対してより強くなることも、上に述べた当業者の周知技術に鑑み、当業者が当然に予測し得たことである。
　したがって、請求人の主張は採用できない。
　
（５−１−５）また、請求人は、「・・・つまり、甲１では内部ＴＦＴと同時に形成した保護トランジスタを使用して保護回路を構成するのに対して、甲２では当業者において同時形成が考えられない工程によって保護トランジスタを形成しているから、甲１と甲２では、内部ＴＦＴに接続する入力端子に保護トランジスタを設けて静電気を逃がすという技術分野は共通しても、解決手段が互いに相容れないものとなっている。」（口頭審理陳述要領書の５．２（３）イ．）とも主張している。
　しかしながら、「ＴＦＴ」が「ＭＯＳ型トランジスタ」の一種であることを勘案すると、甲２発明において、「ＴＦＴ」と「保護回路」とは、必ずしも同時形成できないものではなく、「甲２では当業者において同時形成が考えられない工程によって保護トランジスタを形成している」という前提自体が根拠を欠くものである。
　また、仮に「甲２では当業者において同時形成が考えられない工程によって保護トランジスタを形成している」ものであるとしても、そのことは、「フローティング配線Ａ」とは無関係であるから、甲１発明における電荷の逃がす先である「アース」に代えて、甲２発明の「フローティング配線Ａ」とすることに対する阻害要因とはならない。
　したがって、請求人の主張は採用できない。
　
（５−１−６）さらに、請求人は、「また、答弁書１２頁においても説明したように、現訂正発明は第４図及び第７図（ａ）に示す構成に対応している。第４図の例では「順方向しきい値電圧十逆方向しきい値電圧」で分散が実現されるが、順方向しきい値電圧から放電が開始されるから内部ＴＦＴの保護に有効なのであり、第７図（ａ）の場合は、順方向及び逆方向ともに低い電圧から電流が流れるから、更に低い電圧で分散させることができる。」（口頭審理陳述要領書の５．２（３）カ．）とも主張している。
　
　そこでこれについて検討すると、当該主張は、第４図や第７図（ａ）に記載された実施例が奏する効果について述べたものと認められるが、そのような効果は、そもそも甲１発明と甲２発明とを組み合わせ、甲１発明の「アース」の代わりに甲２発明の「フローティング配線Ａ」とすることに対して何らの阻害要因にもならないものと認められる。
　
　さらに、効果自体についてもみても、まず、「第４図の例では「順方向しきい値電圧十逆方向しきい値電圧」で分散が実現されるが、順方向しきい値電圧から放電が開始されるから内部ＴＦＴの保護に有効なのであり、」という効果は、本件現訂正発明の第４図に記載された実施例と、甲１発明と甲２発明とを組み合わせたものとでは、ゲート電極の接続先が異なるという構成上の差異（すなわち相違点２）に起因する効果について述べたものと認められるが、後記（５−２−６）において詳しく述べるように、ゲート電極の接続先をどちらか一方に限定することは、静電気に対する保護という観点からみて格別の作用効果を奏しないものと認められる。
　また、「第７図（ａ）の場合は、順方向及び逆方向ともに低い電圧から電流が流れるから、更に低い電圧で分散させることができる。」という効果については、本件現訂正発明は、第７図（ａ）に記載された構造を構成要件としていないから、第７図（ａ）に記載された構造を採用して初めて生ずる効果をもって、本件現訂正発明が奏する効果ということはできない。
　したがって、この点についての被請求人の主張も採用できない。
　
　以上検討したとおりであるから、相違点１は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（５−２）相違点２について
（５−２−１）上記（５−１）において検討したとおり、甲１発明と甲２発明とを組み合わせ、甲１発明の「アース」に代えて「フローティング配線Ａ」とすることは当業者が容易になし得たことである。
　そこで、甲１発明と甲２発明とを組み合わせ、甲１発明の「アース」に代えて「フローティング配線Ａ」としたもの（以下「甲１＋２発明」という。）において、「保護トランジスタ」の「ゲート電極」の接続先を「ドレイン電極」（「フローティング配線Ａ」の側）に換えて「ソース電極」（「外部取り出し端子」の側）とすること、すなわち、「ゲート電極」の接続態様を逆方向接続に換えて順方向接続とすることの容易想到性について以下に検討する。
　
（５−２−２）甲１には、甲１発明について、「このトランジスタのゲートを第５図に示したように、ドレイン（第５図の信号バスラインをソース・バスと呼んだので便宜上、このように定義する。）に接続した形で構成される保護トランジスタ２１，２２，２３を各ゲートバス５１，５２，５３に接続した場合、ゲートバスラインに印加された負の電圧は第６図のｎ−チャンネル電導特性により減衰し、過大負電圧から各要素トランジスタを保護する。　一方ゲートバスに加えられた正電圧が特に高くない場合（０＜ＶＧ＜２０〜３０Ｖ）保護トランジスタのｐチャンネル電導は顕著でなく、ゲートバス５１，５２，５３に加えられたゲート電圧は減衰することなく各要素トランジスタ（３１，３２，４１，４２等）のゲートに印加され、各要素トランジスタを十分にオンすることができる。更に過大正電圧が印加されれば、保護トランジスタ２１，２２，２３のｐ−チャンネル電導が動き、要素トランジスタのゲート電圧を低下させることができる。」（上記（３−１−１）ｅ．）と記載されている。
　
　そして、この記載等から、甲１発明において、「保護トランジスタ」が導通する電圧は、「信号処理用ＴＦＴ」が破壊される電圧よりも低く、かつ、「信号処理用ＴＦＴ」の動作電圧よりも高い値に選択されている必要があることは、当業者にとって明らかである。（さらに言えば、甲１発明の「保護トランジスタ」は、「信号処理用ＴＦＴ」を保護するためのものであるが、当該「保護トランジスタ」が「信号処理用ＴＦＴ」の動作に悪影響を与えてはならないことは自明のことであるから、甲１発明において、「保護トランジスタ」が導通する電圧が、「信号処理用ＴＦＴ」が破壊される電圧よりも低く、かつ、「信号処理用ＴＦＴ」の動作電圧よりも高い値に選択されている必要があることは、上記の記載を参照するまでもなく当業者にとって明らかであると認められる。）
　
（５−２−３）ところで、一般に、本件現訂正発明の「２端子薄膜半導体素子」や甲１発明の「保護トランジスタ」において用いられているような、ＭＯＳトランジスタのゲート電極をソース・ドレイン電極の一方に接続してなる素子が以下の特性を有することは、当業者における技術常識であると認められる。
ａ．ソース・ドレイン電極のうち、ゲートが接続されている方の電圧が他方よりも高い場合（すなわち順方向接続の場合）は、「しきい値電圧」と呼ばれる電圧を超えると導通する。
　
ｂ．逆方向接続の場合、すなわち上記ａ．と反対に、ソース・ドレイン電極のうち、ゲートが接続されていない方の電圧が他方よりも高い場合も、電圧がある値を超えると導通するが、その電圧は一般に上記ａ．のしきい値電圧よりも高い。
　
ｃ．上記ａ．のしきい値電圧は、チャンネル長、チャンネル幅、ゲート電極とソース・ドレイン電極との重畳部分の寸法等により変更可能である。（この点は、本件現訂正明細書の「以上の２端子素子は、内部のＴＦＴ動作に影響を与えない様、チャンネル長、チャンネル幅、ＶＴＨの選択がされるが、さらに付加ゲート電極と第１主電極の間、第１主電極延在部と第２主電極の間にオフセット領域を設定することも可能である。」（本件公告公報３欄２５行〜３０行）、「２端子素子は、それ故ＴＦＴ装置の動作電圧より高く、破壊電圧より低い電圧で電流が流れる様、寸法、構造が選ばれている。」（同３欄４０行〜４３行）、「第４図は第３図ａの２端子素子の付加ゲート電極１２と第２主電極１０６を短絡した例で、第２主電極１０６に電圧が印加されたときＴＦＴのＶＴＨとほぼ同じ値で電流が流れる。そのため静電気保護素子と用いるときには、ＴＦＴよりチャンネル長を長く、またはチャンネル幅を狭くすることが望ましい。また、第２主電極１０６を共通浮遊電極に接続することが好ましい。　第５図は、第４図の例において付加ゲート電極１２と第１主電極１０５の間に平面的重畳をなくし、いわゆるオフセットを設け、見かけ上ＶＴＨを高くした例である。」（同５欄３４行〜６欄１行）等の記載からも明らかである。）
　
（５−２−４）一方、甲１には、甲１発明のほかに、第２図には「ゲート電極」が「ソース電極」に接続された保護トランジスタを２個直列接続した構成（すなわち、保護トランジスタを２個直列に順方向接続した構成）も記載されており、それに関連して、「第４図の特性例を考慮すると、保護トランジスタを３段に接続すれば、Ｔｒ１を十分に飽和電流まで駆動でき、且つ、飽和電流を与えるゲート電圧以上ではゲート回路の入力インピダンスは急激に減少する。この様に保護トランジスタの接続段数は必要に応じて増減すれば良い。」（上記（３−１−１）ｃ．）と記載されており、保護トランジスタを２個直列に順方向接続した構成に対して、トランジスタの接続段数を必要に応じて増減できることが記載されているものと認められる。
　また、甲５の第５図には、「第５図実施例は、クランプ回路として、第３図におけるダイオード列１３の代りに、ゲートとドレインを短絡したｎチャネルの非晶質Ｓｉ薄膜電界効果型トランジスタ１７を用いる場合である。このようなクランプ回路とすることにより、トランジスタ１７が信号線１６にしきい値電圧Ｖｔｈ以上の電圧があると通電することにより、クランプ回路の電流電圧特性は第６図のようになる。」（上記（３−５）ｄ．）という記載から明らかなように、保護用ＴＦＴを１個だけ順方向接続する構成が記載されている。
　
　したがって、これらの記載に接した当業者であれば、甲１＋２発明において、上記（５−２−３）に記載した当業者における技術常識を参酌し、「保護トランジスタ」のチャンネル長、チャンネル幅、ゲート電極とソース・ドレイン電極との重畳部分の寸法等を適宜調整することにより「しきい値電圧」を適当に調整した上で、「保護トランジスタ」の「ゲート電極」の接続先を「ドレイン電極」に換えて「ソース電極」とすること、すなわち、「保護トランジスタ」を逆方向接続から順方向接続に換えることは、何ら困難ではないことが明らかである。
　
（５−２−５）なお、この点に関連して、被請求人は次のように主張している（なお、特許庁の審判のシステムでは丸付き数字を使用できないので、丸付き数字を○及びそれに続く数字で代用する。）。
　「ク．次に、甲１の記載内容を検討する（請求人の主張の要点○３）。甲１には、ゲートバスからアースに向けて、ゲート電極をアース側に接続した逆方向接続した保護トランジスタと（第５図）、ゲート電極をゲートバス側に接続した順方向接続の保護トランジスタを２個直列に接続した保護回路（第３図）が記載されている。従って、甲１の第５図に示す保護回路では、ゲートバスに静電気が印加されたときは、しきい値電圧よりもはるかに高い電圧にならなければ保護機能を発揮できず、同第３図に示す保護回路では、しきい値電圧の２倍以上の電圧にならなければ保護機能を発揮することができない。
ケ．更に、甲１においては、保護トランジスタの導通をしきい値電圧と同程度とすると、要素トランジスタが十分には駆動しなくなる恐れがある。例えば、第３図に示された回路において、ゲートバスに接続する順方向接続の保護トランジスタを保護トランジスタＴｒ２のみとした場合を考えてみる。端子２ａに要素トランジスタＴｒ１のしきい値電圧Ｖｔ以上、例えば電圧２Ｖｔの駆動信号を与えて要素トランジスタＴｒ１を駆動しようとする。すると保護トランジスタＴｒ２のゲート電極４にも同じ電圧が印加され、保護トランジスタＴｒ２も導通してゲートバス２に印加された駆動信号がアースに流れ出ることになる。そうなると、要素トランジスタＴｒ１のゲート電極に与えられるべき駆動信号が減衰して、要素トランジスタＴｒ１の駆動が阻害される恐れがある。また、保護トランジスタＴｒ２からアースに駆動信号が漏れ出して消費電力も増加する恐れがある。つまり、甲１に記載された半導体装置においては、保護回路の駆動電圧を要素トランジスタのしきい値電圧と同程度に設定すると、駆動信号が漏れ出して減衰し、内部トランジスタの動作に支障をきたす恐れがあることを意味する。甲１の第３図において、保護トランジスタを２個直列接続するのは上記信号の漏れや減衰を回避するためである。
コ．従って、甲１に、「このように保護トランジスタの接続段数は必要に応じて増減すればよい。」と記載されていても、保護トランジスタを１段にすることまで意味しないことは明らかである。甲１において、２段接続や３段接続の順方向接続を記載しているのに、それよりも構造が簡単な順方向の１段接続を記載していないのは、上記説明のとおり、要素トランジスタの駆動に障害が発生することを危惧したからである。
サ．以上のとおり、甲１において、１段の順方向接続は障害が発生する恐れがあることを示唆しており、保護トランジスタの一方の端子を共通浮遊電極に接続する現訂正発明の構成でなければ順方向接続の１段の構成とすることができず、更に、順方向接続と逆方向接続では効果の差異があるから、共通浮遊電極と組み合わせて順方向接続とするか逆方向接続とするかは、当業者が適宜なしえる設計的事項ではないのである。」（答弁書４８〜４９ページ）
　
　そこで、これについて検討すると、被請求人の主張は、保護トランジスタと信号処理用ＴＦＴのしきい値が同じであることを前提としたものであるところ、上記（５−２−３）において検討したとおり、本件現訂正発明の「２端子薄膜半導体素子」や甲１発明の「保護トランジスタ」において用いられているＭＯＳトランジスタのゲート電極をソース・ドレイン電極の一方に接続してなる素子のしきい値が、チャンネル長、チャンネル幅、ゲート電極とソース・ドレイン電極との重畳部分の寸法等により変更可能であることは、当業者の技術常識であると認められるから、甲１＋２発明において、上記（５−２−３）に記載した当業者における技術常識を参酌し、「保護トランジスタ」のチャンネル長、チャンネル幅、ゲート電極とソース・ドレイン電極との重畳部分の寸法等を適宜調整することにより「しきい値電圧」を適当に調整した上で、「保護トランジスタ」の「ゲート電極」の接続先を「ドレイン電極」に換えて「ソース電極」とすること、すなわち、「保護トランジスタ」を逆方向接続から順方向接続に換えることは、何ら困難なことではない。
　したがって、請求人の主張は、その前提を欠くものであり採用できない。
　
（５−２−６）また、被請求人は、本件現訂正発明が奏する作用効果に関連して、以下のように主張している。
　「オ．上記薄膜トランジスタの一般的な特性から、本構成要件Ｅのように入力端と共通浮遊電極の間に順方向に２端子薄膜半導体素子を挿入した場合は、内部ＴＦＴのしきい値電圧Ｖｔとほぼ同じ値で電流が流れ始めるので、静電気の印加による外部取り出し端子の電位上昇は低電圧の状態から妨げられることになる。これに対して、入力端と共通浮遊電極の間に逆方向に２端子薄膜半導体素子を挿入した場合は、しきい値電圧Ｖｔよりも数倍以上高い電圧Ｖｂで電流が流れるので、静電気が印加される外部取り出し端子は、静電気が印加された瞬間に順方向接続よりも数倍以上の高い電圧に晒されることになる。・・・最低耐圧の内部ＴＦＴを静電破壊から防止するために、外部取り出し端子の静電気による電圧上昇を抑制することが極めて重要であり、そのため、逆方向接続よりも順方向接続が有効であることは容易に理解することができる。
カ．請求人は順方向接続することの意義が明細書に記載されていないと主張しているが、構成要件Ｅの接続態様により生ずる作用効果は、明細書に記載して説明しなければ理解することができないものではなく、その構成を採用することにより電気的、物理的に生ずる作用効果なのであるから、当業者ならば当然理解することができるのである。」（答弁書４７〜４８ページ）
　
　そこで、これについて検討すると、静電気も通常の電気と同様に、正電圧及び負電圧の両方が存在するのであるから、静電気に対する保護を論ずるに当たっては、正負両電圧の静電気について考察しなければ意味がないことは明らかである。
　そして、そのような前提に基づいて、本件現訂正発明及び甲１＋２発明において「外部取り出し端子」に静電気が印加された際の動作を検討すると、本件現訂正発明の「２端子薄膜半導体素子」と甲１＋２発明の「保護トランジスタ」とでは、ゲート電極の接続先が逆になってはいるが、本件現訂正発明において「外部取り出し端子」に正電圧の静電気が印加された場合と、甲１＋２発明において「外部取り出し端子」に負電圧の静電気が印加された場合とでは、ほぼ同じ動作をすることが、当業者の技術常識に照らして明らかである。
　したがって、例えば、外部接続端子に負電圧の静電気が印加された場合には、甲１＋２発明が、被請求人が本件現訂正発明の作用効果と主張している作用効果を奏し、逆に、本件現訂正発明はそのような作用効果を奏しないこととなる。
　してみると、ゲート電極の接続先をどちらに選択したとしても、正負電圧の静電気に対する動作が対称的となるにすぎず、正負電圧の静電気のうちのいずれか一方について被請求人が本件現訂正発明の作用効果と主張する作用効果を奏する点で同じであるから、ゲート電極の接続先をどちらか一方に限定することは、静電気に対する保護という観点からみて格別の技術的意義を有せず、格別の作用効果も奏しないものと認められる。
　
　それに対して、上記の被請求人の主張は、正電圧の静電気のみについて考察を行い、本件現訂正発明が奏する作用効果を述べたものであり、技術的にみて不自然かつ不十分であって採用することはできない。
　
　以上検討したとおりであるから、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（５−３）相違点３について
（５−３−１）甲１には、「以上説明したように本発明では、保護トランジスタの作製は各要素トランジスタの製作工程と全く同じ工程で同時に可能であり、且つ各要素トランジスタの過大ゲート電圧が印加されるのを防止できた。こうして特に工程数を増やすことなく、保護トランジスタをアレー中に作り込むことができ、アレーの各要素トランジスタのゲート絶縁膜破損を防止することができ、ＴＦＴを大規模に集積したＴＦＴアレーを歩留り良く製作することが可能となった。」（上記（３−１−１）ｅ．）と記載されており、甲１発明における「保護トランジスタ」を「ＴＦＴ」と同一の工程で作成することにより、工程数を増やすことなく、歩留まり良く作成することが記載されている。
　また、一般に、ＴＦＴを静電気から保護するためのトランジスタやダイオードを、工程数を増やさずに作成することは、例えば、甲４に「工程数の増加は必然的にコストの上昇と歩留りの低下に反映するので工程数の増加を防ぎつつ保護ダイオードを内蔵させたＭＯＳトランジスタを得ることは極めて重要である。・・・本発明は上記した問題点に鑑みなされたもので工程数を１つも増加することなく保護ダイオードを内蔵させることが可能である。」（上記（３−４）ｂ．）に記載されているように、当業者において周知の技術課題である。
　
（５−３−２）また、一般に、薄膜トランジスタを用いた装置において、複数の外部取り出し端子を共通して接続する部材を形成する際にも、工程数が増加しないように、他の電極等と同時に形成することも、例えば、甲６に「これら短絡に用いる部材としては、電極部材と同一である場合が最も簡単であり、Ａ及びＤは列電極線ａ１〜ａ６と、又ｂ及びｃは行電極線ｂ１〜ｂ６と、それぞれ同一の部材を用い、各電極線を構成する時に同じに作り込めば良い。」（上記（３−６）ａ．）と記載されており、甲８に「このようなショートリング（１６）を形成するには、まず、ソース線（２）及びソース線（２）のリード電極（１５）形成時に、従来よりソース線（２）を延長し、同時にこのソース線（２）及びリード電極（１５）に接続するショートリング（１６）を第１基板（７）の外周部に形成し、その後、ゲート線（１）及びゲート線（１）のリード電極（１５）形成時に、やはりゲート線（１）を従来より延長させて、ショートリング（１６）と接続させる。」（上記（３−８）ｂ．）と記載されているように、当業者における周知技術である。
　
（５−３−３）したがって、甲１＋２発明において、本件現訂正発明の「共通浮遊電極」に相当する「フローティング配線Ａ」を形成するに際して、上記した当業者における周知の課題及び当業者における周知技術を適用し、工程数を増加させないために、「フローティング配線Ａ」をソース・ドレイン電極やソースライン、ゲートライン等と同時に形成することは、当業者が容易になし得たことである。
　
　したがって、相違点３は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（５−４）相違点４について
　上記（５−１）において検討したとおり、甲１発明と甲２発明とを組み合わせ、甲１発明における電荷の逃がす先である「アース」に代えて、甲２発明の「フローティング配線Ａ」とすることは当業者が容易になし得たことである。
　そして、そのような構成とすれば、特定の「外部取り出し端子」に静電気による高電圧が印加された場合に「フローティング配線Ａ」を介して他の複数の「外部取り出し端子」に分散して放電されること、すなわち、分散放電が実現されることは、上記（５−１−４）において検討したとおり、当業者にとって自明な事項である。
　
　したがって、甲１発明と甲２発明とを組み合わせ、甲１発明における電荷の逃がす先である「アース」に代えて、甲２発明の「フローティング配線Ａ」とすることが当業者が容易になし得たことであることと等しく、本件現訂正発明のように「１つの外部取り出し端子に印加された静電気が２端子薄膜半導体素子を介して前記共通浮遊電極に、さらに他の２端子薄膜半導体素子を介して他の複数の外部取り出し端子に放電される」構成とすることも、当業者が容易になし得たことである。
　
　したがって、相違点４は当業者が容易になし得た範囲に含まれる程度のものである。
　
（５−５）相違点についての当審の判断のまとめ
　相違点１〜４は、いずれも当業者が容易になし得た範囲に含まれる程度のものであるから、本件現訂正発明は、甲１発明、甲２発明、及び甲３〜８に記載された周知技術に基づいて当業者が容易に発明をすることができたものである。
　したがって、本件現訂正発明は、特許法第２９条第２項の規定により特許を受けることができないものである。
　
（６）無効理由２についてのまとめ
　以上検討したとおり、無効理由２−２及び２−３について検討するまでもなく、本件現訂正発明は、特許法第２９条第２項の規定により特許を受けることができないものであるから、本件特許の特許請求の範囲第１項に記載された発明についての特許は、同法第１２３条第１項第２号に該当し、無効とすべきものである。
　
第５．むすび
　以上のとおりであるから、本件特許の特許請求の範囲第１項に記載された発明についての特許は、特許法第１２３条第１項第２号に該当し、無効とすべきものである。
　審判に関する費用については、特許法第１６９条第２項において準用する民事訴訟法第６１条の規定により、被請求人が負担すべきものとする。
　
　よって、上記結論のとおり審決する。