【事件の表示】
　特願２００２−　７２４６０「半導体記憶装置及びその製造方法」拒絶査定不服審判事件〔平成１６年　１月　８日出願公開、特開２００４−　　６４３３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１４年３月１５日の出願であって、平成１７年１１月２８日付けで手続補正がなされ、平成１９年１月１９日付けで拒絶査定がなされ、それに対して、同年２月２２日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明
　本願の請求項１ないし１０に係る発明は、平成１７年１１月２８日付けの手続補正により補正された明細書及び図面からみて、その特許請求の範囲の請求項１ないし１０に記載された事項により特定されるものであり、その内の請求項１に係る発明（以下、「本願発明」という。）は、「前記ＮＡＮＤメモリセルアレイ」と記載されている部分を「前記ＮＡＮＤセルアレイ」の誤記と判断して読み替えを行い、以下のとおりのものと認める。
「【請求項１】
　半導体基板に形成され、複数のメモリセルの配列を備え、隣接する前記メモリセルがソース、ドレイン拡散層を共有し各メモリセルが電荷蓄積層を有するゲート部を備え、前記メモリセルの配列の端部に配線コンタクト部を備えたＮＡＮＤセルアレイと、
　前記半導体基板に形成され、ゲート電極を備えた周辺回路と、
　前記ＮＡＮＤセルアレイのゲート部の側面を覆い、前記ＮＡＮＤセルアレイの配線コンタクト部及び前記周辺回路のゲート電極側面は覆わない第１の絶縁膜と、
　前記ＮＡＮＤセルアレイのゲート部間を覆う前記第１の絶縁膜の間を埋めると共に前記周辺回路のゲート電極側面を配線コンタクトが可能な所定のゲート電極間ギャップを確保した状態で覆う第２の絶縁膜と、
　前記ＮＡＮＤセルアレイのゲート部上部及び周辺回路のゲート電極の上部を覆い前記ゲート部及びゲート電極と共にパターニングされる第３の絶縁膜と、
　前記第１及び第２の絶縁膜が覆われていない前記ＮＡＮＤセルアレイの配線コンタクト部の側面及び前記周辺回路のゲート電極側面を覆う前記第２の絶縁膜の上を配線コンタクトが可能な所定のギャップを確保した状態で覆う第４の絶縁膜と、
　を備えたことを特徴とする半導体記憶装置。」
　
３．原審において通知した拒絶の理由
　原査定の根拠となった平成１７年９月１４日付けの拒絶理由通知書において「理由３」として、請求項１ないし５について以下の拒絶の理由が通知されている。
「本願は、特許請求の範囲の記載が以下の点で、特許法第３６条第６項第１号に規定する要件を満たしていない。」
　　　　　　　　　　　　　　　「記」
「本願の請求項１乃至５は、半導体装置に関する発明であり、半導体装置の製造方法に関する発明ではない。
　しかしながら、発明の詳細な説明及び図面を参酌すると、本願発明の課題は、例えば、オフセット・ゲートを防止することと認められるが、半導体装置として記載した本願の請求項１乃至５は、例えば、第２の絶縁膜及び第４の絶縁膜を介して、イオン注入して形成したソース・ドレイン領域も含まれるため、このような半導体装置においては、必ずしも、本願発明の課題を解決出来るものとは認められない。」
　
４．意見書における請求人の主張
　これに対して請求人は、平成１７年１１月２８日付けで手続補正をし、同日付けの意見書において、補正後の請求項１に係る発明、すなわち本願発明に関連して、以下の主張をしている。
「（３）補正の説明
　今般の補正は、旧請求項１に旧請求項２の限定を加えて新請求項１とし、旧請求項６に旧請求項７の一部の限定を加えて新請求項５とし、更に全体的に書き直したもので、旧請求項と新請求項との関係は、次のようになっています。
　　旧請求項１　　→　　　削除
　　旧請求項２　　→　　　新請求項１」
「（ア）請求項１において、「メモリセルの配列の端部に配線コンタクト部を備えた」点は、段落００１９を根拠とします。
　（イ）請求項１において、「周辺回路のゲート電極側面を配線コンタクトが可能な所定のゲート電極間ギャップを確保した状態で覆う第２の絶縁膜」は、段落００２４の「このとき周辺回路領域では、第２のシリコン酸化膜２１ｂは、ゲート電極１７ｂの側面を覆うがゲート電極間ギャップは確保される。」、及び段落００３３の「またソース、ドレイン拡散層２２に対するコンタクトも確実にとることができる。」という記載に基づきます。」
「（５）拒絶理由３及び４について」
「（カ）請求項１〜５の発明は、半導体装置の製造方法に関する発明ではないから、本願発明の課題を解決出来るものとは認められないというご指摘につきましては、請求項１〜４に係る半導体装置の発明の構成を明確にしましたので、「周辺トランジスタの高密度化を可能とする」という課題、更に詳細には、周辺回路のゲート電極側面から第１の絶縁膜を除去して、配線コンタクトが可能な所定のギャップを確保することにより、周辺回路の高密度化を図るという課題を解決しうるものと思料致します。」
「（６）まとめ
　以上述べたように、本願発明は十分に特許要件を備えた発明であります。よって、審査官殿におかれましては、再度ご審査の上、何卒特許査定を賜りたくお願い申し上げます。」
　
５．拒絶査定の理由
　これに対して、「この出願については、平成１７年　９月１４日付け拒絶理由通知書に記載した理由３によって、拒絶をすべきものである。」として拒絶査定がなされ、「備考」として以下の事項が付記されている。
「請求項１−１０について」
「本願発明の目的については、本願の発明の詳細な説明の【００１１】段落において、「周辺回路トランジスタの高密度化を可能とする半導体記憶装置とその製造方法を提供すること」と記載されているが、当該「高密度化を可能とする」という課題は、「オフセット・ゲートの防止」を図り、それと同時に、コンタクトを確実にとることができるようにすることであり、単に、コンタクトを確実にとることのみを行うことにより「高密度化を可能とする」ものとは認められない（仮に、「高密度化を可能とする」という課題が、単に、コンタクトを確実にとることのみを課題にしているのであれば、本願発明は、オフセット・ゲートとなってしまう半導体装置まで含まれるものと認められるが、そのような半導体装置は、発明の詳細な説明のどこにも開示されていない）。
　したがって、出願人の意見書における主張は採用することができない。
　よって、本願の請求項１乃至１０に係る発明は、発明の詳細な説明に開示されたものとは認められない。」
　
６．請求の理由における請求人の主張
　それに対して、請求人は審判請求書の請求の理由において、以下の主張をしている。
「（ａ）本願発明の課題
　本願の明細書を参酌すれば、本願発明の課題は明確である。すなわち、段落０００６には、「しかし従来技術では、ＮＡＮＤ型ＥＥＰＲＯＭの大容量化と高機能化に伴い、周辺回路トランジスタのサイズ／スペースが小さくなると幾つかの問題が生じる。」と記載されている。その幾つかの問題の具体例として、段落０００８には、ＮＡＮＤセルユニット側と同様に周辺回路のゲート電極側面にも二層のシリコン酸化膜７ａ，７ｂ（図１７）が形成される従来プロセスにおいて、オフセット・ゲートの問題が指摘され、更に「また、ゲート電極間隔が小さくなると、そのゲート電極間に拡散層を形成すること自体が難しくなり、同時に配線コンタクトをとることも難しくなる。」と記載されている。このことは、「オフセット・ゲート」の問題、「ゲート電極間への拡散層形成困難化」の問題及び「配線コンタクトの困難化」の問題が、いずれも周辺回路のゲート電極側面に二層のシリコン酸化膜を形成する従来プロセスにおいて「周辺回路トランジスタのサイズ／スペースが小さくなる」と生じる問題点の具体例であることを示していることに他ならない。
　従って、本願発明の課題は、ＮＡＮＤセルユニットと同様に周辺回路のゲート電極側面にも二層のシリコン酸化膜を形成する従来プロセスにおいて周辺回路トランジスタのサイズ／スペースが小さくなることにより生じる問題点を解決することにある。
　（ｂ）拒絶査定謄本で指摘された本願発明の課題
　一方、拒絶査定謄本においては、本願発明の課題が、オフセット・ゲートの防止を図り、同時にコンタクトを確実にとるということができるようにすることであると認定されている。しかしながら、上述のように、本願発明の課題は、ＮＡＮＤセルユニットと同様に周辺回路のゲート電極側面にも二層のシリコン酸化膜を形成する従来プロセスにおいて周辺回路トランジスタのサイズ／スペースが小さくなることにより生じる種々の問題点を解決することであるから、上記の認定は誤りであると言わざるを得ない。
　（ｃ）発明の詳細な説明でのサポートについて
　なお、拒絶査定謄本では、「仮に、『高密度化を可能とする』という課題が、単に、コンタクトを確実にとることのみを課題としているのであれば、本願発明は、オフセット・ゲートとなってしまう半導体装置まで含まれるものと認められるが、そのような半導体装置は、発明の詳細な説明のどこにも開示されていない」と認定されている。
　しかしながら、例えば、明細書段落００３２には、「なお、周辺回路のソース、ドレイン拡散層２２を形成するイオン注入工程は、図６に示したように、ゲート電極１７ｂの側壁にシリコン窒化膜２３を形成した後に行うこともできる。この場合、シリコン窒化膜２３とシリコン酸化膜２１ｂの厚みによっては、ゲート・オフセットになる可能性がある」と記載され、明細書段落００３３には、「また、図６の状態で周辺回路の拡散層形成を行う場合には、シリコン酸化膜２１ｂとシリコン窒化膜２３の積層膜を通してイオン注入しなければならず、イオン注入条件が厳しくなる。」と記載され、明細書段落００３５には、「また、図９の状態でイオン注入を行えば、周辺回路の拡散層形成も容易になる。」と記載されている。
　これらの記載からも明らかなように、「ゲート・オフセットになる可能性があるもの」も本願発明の実施形態として発明の詳細な説明には開示されているものと思料する。従って、審査官殿の上記ご指摘にも理由が無いことは明らかである。」
　
７．特許法第３６条第６項第１号に規定する要件について
　そこで、本願の特許請求の範囲の記載が、特許法第３６条第６項第１号に規定する要件を満たしているか否かについて以下に検討する。
　
（１）発明の詳細な説明における記載事項
　まず、平成１７年１１月２８日付けの手続補正による補正後の本願の明細書の発明の詳細な説明には、本願発明の目的、課題、発明の実施の形態及び効果に関し、以下のとおりの記載がなされている。
「【０００１】
【発明の属する技術分野】
この発明は、ＮＡＮＤセルアレイを用いた半導体記憶装置とその製造方法に関する。
【０００２】
【従来の技術】
不揮発性半導体メモリとして、電気的にデータの書き換えを可能としたＥＥＰＲＯＭが知られている。ＥＥＰＲＯＭのメモリセルには通常、電荷蓄積層としての浮遊ゲートと制御ゲートを積層した積層ゲート構造のＭＯＳトランジスタが用いられる。
【０００３】
ＥＥＰＲＯＭのなかで大容量化に最も適したものとして、ＮＡＮＤ型ＥＥＰＲＯＭがある。ＮＡＮＤ型ＥＥＰＲＯＭでは、複数のメモリセルが隣接するもの同士でソース、ドレイン拡散層を共有する形で直列接続されたＮＡＮＤセルユニットが構成され、複数のＮＡＮＤセルユニットが配列されてＮＡＮＤセルアレイが構成される。各ＮＡＮＤセルユニットの両端部はそれぞれ選択ゲートトランジスタを介してビット線及び共通ソース線に接続される。
【０００４】
浮遊ゲートは各メモリセル毎に分離されるが、制御ゲートは一方向に並ぶメモリセルに共通のワード線（制御ゲート線）として連続的にパターン形成される。選択ゲートトランジスタのゲート電極も同様に、選択ゲート線としてワード線と並行して配設される。ＮＡＮＤセルユニットのドレイン側選択ゲートトランジスタの拡散層には、ワード線と交差して配設されるビット線が接続される。ＮＡＮＤセルユニットのソース側選択ゲートトランジスタの拡散層には、共通ソース線が接続される。
【０００５】
【発明が解決しようとする課題】
ＮＡＮＤ型ＥＥＰＲＯＭにおいて、ＮＡＮＤセルアレイのゲート部と周辺回路のトランジスタのゲート電極を共通プロセスで形成することは、既に提案されている。また、ＮＡＮＤセルユニットの各メモリセルのゲート部間を絶縁膜で埋め込みＮＡＮＤセルユニットの領域をシリコン窒化膜等の保護膜で覆われた状態とする技術も提案されている。
【０００６】
　しかし従来技術では、ＮＡＮＤ型ＥＥＰＲＯＭの大容量化と高機能化に伴い、周辺回路トランジスタのサイズ／スペースが小さくなると幾つかの問題が生じる。具体的に図１７を用いて説明する。図１７は、ＮＡＮＤセルユニットの領域（セレアレイ領域）と周辺回路領域について、共通プロセスで素子の主要部が形成された状態を示している。ＮＡＮＤセルユニットのメモリセルのゲート部は、シリコン基板１上にトンネル絶縁膜を介して形成された浮遊ゲート２と、この上にゲート間絶縁膜を介して形成された制御ゲート３の積層構造を有する。このゲート部は、シリコン窒化膜４で覆われた状態でパターン形成される。周辺回路のゲート電極５は、ＮＡＮＤセルユニットの浮遊ゲート２と制御ゲート３を構成する二層多結晶シリコン膜の積層構造を有し、やはりシリコン窒化膜４で覆われた状態にパターニングされる。
【０００７】
ＮＡＮＤセルユニット側では、ゲート部をパターニングした後、イオン注入を行ってソース、ドレイン拡散層６が形成される。その後ＮＡＮＤセルユニットのゲート部間は、第１のシリコン酸化膜７ａと第２のシリコン酸化膜７ｂを堆積して、ほぼ平坦に埋め込まれる。周辺回路ではセルアレイ側と同時に第１及び第２のシリコン酸化膜７ａ，７ｂが堆積され、その後にイオン注入を行うことによって、ソース及びドレイン拡散層８が形成される。
【０００８】
ところが、周辺回路のゲート電極側面に二層のシリコン酸化膜７ａ，７ｂが形成された状態では、図１７に示したように、イオン注入により形成されるソース、ドレイン拡散層８がゲート電極５と重ならないオフセット・ゲートになる可能性がある。また、ゲート電極間隔が小さくなると、そのゲート電極間に拡散層を形成すること自体が難しくなり、同時に配線コンタクトをとることも難しくなる。
【０００９】
オフセット・ゲートにならないようにするためには、例えばセルアレイ側のソース、ドレイン拡散層６と同様に、シリコン酸化膜７ａ，７ｂを堆積する前にイオン注入を行って、低濃度のソース、ドレイン拡散層を形成することが考えられる。しかしその場合にも、高濃度のソース、ドレイン拡散層を形成し、配線コンタクトを形成することが難しいことは変わらない。
【００１０】
また、周辺回路のトランジスタは、ソース、ドレイン拡散層形成の工程と前後して、しきい値制御のため、斜めイオン注入を利用したチャネルイオン注入を必要とする場合がある。ゲート電極間隔が狭くなり且つ、図１７に示すように二層のシリコン酸化膜７ａ，７ｂがゲート電極側面に形成された状態では、その様なチャネルイオン注入も困難になる。
【００１１】
この発明は、上記事情を考慮してなされたもので、周辺回路トランジスタの高密度化を可能とする半導体記憶装置とその製造方法を提供することを目的としている。」
「【００１８】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
［実施の形態１］
図１Ａ，図１Ｂ〜図８は、一実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭの製造工程を示す断面図である。図１Ａ及び図２〜図８では、ＮＡＮＤセルアレイは、ビット線に沿った断面を示しており、図１Ｂは、図１Ａに対応する工程のワード線に沿った断面を示している。
【００１９】
図１Ａ及び図１Ｂは、シリコン基板１０に、ＮＡＮＤセルユニットのゲート部（メモリセルのゲート部ＣＧと、ビット線側及びソース側の選択ゲートトランジスタのゲート部ＳＧ）を形成し、周辺回路領域のゲート電極１７を形成した状態を示している。ＮＡＮＤセルユニットは、例えば１６個或いは３２個といった多数のメモリセルとその両端部に選択ゲートトランジスタを有するが、図１Ａではそのビット線コンタクト部の近傍のみを示している。
【００２０】
ここまでの工程を具体的に説明する。シリコン基板１０には、必要なウェル（ＮＡＮＤセルアレイ領域にはｐ型ウェル、周辺回路領域では、ｐチャネル，ｎチャネル領域にそれぞれ必要なウェル）を形成するが、これは省略してある。そしてシリコン基板１０の各素子領域に必要なゲート絶縁膜１１（メモリセルのトンネル絶縁膜１１ａ、選択ゲートトランジスタに必要なゲート絶縁膜１１ｂおよび周辺回路トランジスタに必要なゲート絶縁膜１１ｃ）を形成する。
【００２１】
その後、浮遊ゲート１２として用いられる第１層多結晶シリコン膜を堆積し、この上に図示しないシリコン窒化膜等のマスク膜を形成し、これらをエッチングして、素子分離溝１８を形成する。これにより、第１層多結晶シリコン膜は、素子形成領域のみに残るように、素子分離領域と自己整合されてパターン形成される。素子分離溝１８にはその後、素子分離絶縁膜としてシリコン酸化膜１９を埋め込む。シリコン酸化膜１９の埋め込み深さは、その上面が浮遊ゲート１２となる多結晶シリコン膜の膜厚の途中に位置するようにする。
【００２２】
更に第１層多結晶シリコン膜上のマスクを除去した後、ゲート間絶縁膜となるシリコン酸化膜（Ｏ）／シリコン窒化膜（Ｎ）／シリコン酸化膜（Ｏ）の積層絶縁膜１３を堆積する。この積層絶縁膜１３の不要部分、即ちセルアレイの選択ゲートトランジスタ領域及び周辺回路トランジスタ領域の部分をエッチングにより除去した後、制御ゲート１４となる第２層多結晶シリコン膜とシリコン窒化膜１５を順次堆積する。なお積層絶縁膜１３の除去は、周辺回路領域についてはトランジスタ領域に限らず全面的に行ってもよい。次にこれらのシリコン窒化膜１５と二層の多結晶シリコン膜をＲＩＥにより順次エッチングして、ＮＡＮＤセルユニットの浮遊ゲート１２と制御ゲート１４を形成し、同時に選択ゲートトランジスタのゲート電極１７ａ及び周辺回路トランジスタのゲート電極１７ｂを形成する。選択ゲートトランジスタのゲート電極１７ａ及び周辺回路のゲート電極１７ｂは、二層多結晶シリコン膜の積層構造として形成される。
【００２３】
選択ゲートトランジスタのゲート電極１７ａ及びメモリセルの制御ゲート１４は、図１Ｂに示すように連続的にパターン形成されて、それぞれ選択ゲート線及びワード線となる。ＮＡＮＤセルアレイのゲート部ＳＧ，ＣＧ及び周辺回路のゲート電極１７ｂは、以上のようにシリコン窒化膜１５で覆われた状態にパターニングされる。その後、ＮＡＮＤセルアレイ領域にはイオン注入を行って、ソース及びドレイン拡散層１６を形成する。
【００２４】
この後、図２に示すように、ＮＡＮＤセルアレイ及び周辺回路の領域を覆う第１のシリコン酸化膜（第１の絶縁膜）２１ａを堆積する。そして、図３に示すように、第１のシリコン酸化膜２１ａのうち、周辺回路領域の部分をエッチング除去する。続いて、図４に示すように、ビット線コンタクト部及び共通ソース線コンタクト部を除き、ＮＡＮＤセルアレイのゲート部ＳＧ，ＣＧ間を平坦に埋め込むように、基板全面を覆う第２のシリコン酸化膜（第２の絶縁膜）２１ｂを堆積する。このとき周辺回路領域では、第２のシリコン酸化膜２１ｂは、ゲート電極１７ｂの側面を覆うがゲート電極間ギャップは確保される。
【００２５】
この後、周辺回路領域では、イオン注入を行ってソース、ドレイン拡散層２２を形成する。図では、ｎチャネルＭＯＳトランジスタ領域のみ示しているが、ｐチャネル領域にはｐ型のソース、ドレイン拡散層を形成する。更に、この拡散層２２の形成と前後して、各トランジスタのしきい値調整のため、斜めイオン注入によるチャネルイオン注入を行う。
【００２６】
従来のように、周辺回路のゲート電極１７ｂの側面を二層のシリコン酸化膜２１ａ，２１ｂで覆った場合と異なり、この実施の形態では一層のシリコン酸化膜２１ｂで覆われているのみであり、オフセットのないソース、ドレイン拡散層２２が形成される。またゲート電極１７ｂの間のイオン注入スペースは十分に確保されているから、しきい値制御のための斜めイオン注入も容易である。
【００２７】
以上により素子形成工程が終わった後、図５に示すように、セルアレイ領域のビット線コンタクト部及び、図では示していないソース線コンタクト部のシリコン酸化膜２１ａ，２１ｂを選択エッチングする。続いて、図６に示すように、これらのコンタクト部に露出したゲート側壁を保護すべく、シリコン窒化膜２３を堆積する。シリコン窒化膜２３は、周辺回路のシリコン酸化膜２１ｂで覆われたゲート電極１７ｂの側面も形成される。
【００２８】
このシリコン窒化膜２３により、ＮＡＮＤセルアレイ及び周辺回路のメタル配線コンタクトの工程で配線とゲートの短絡を確実に防止することが可能になる。また、ＮＡＮＤセルアレイのコンタクト部では、２層のシリコン酸化膜２１ａ，２１ｂを除去してシリコン窒化膜２３を形成しているから、コンタクト径を大きく確保できる。
【００２９】
次に、ＢＰＳＧ等の層間絶縁膜２４を堆積し、図７に示すように、ＣＭＰ処理により、或いは熱処理による流動化により平坦化を行う。図７では、ＣＭＰの研磨をシリコン窒化膜１５が露出するまで行うことによって得られる状態を示している。
【００３０】
この後は通常の工程に従って、メタル配線を形成する。即ち、図８に示すように、層間絶縁膜２５を堆積し、この上にセルアレイ領域及び周辺回路領域のメタル配線２７ａ，２７ｂを形成する。図の例では、配線コンタクト部の層間絶縁膜２５には拡散層に接続されるコンタクトプラグ２６ａ，２６ｂが埋め込まれ、メタル配線２７ａ，２７ｂはダマシーン法で層間絶縁膜２５に埋め込まれて、コンタクトプラグ２６ａ，２６ｂを介して拡散層に接続される場合を示している。
【００３１】
この実施の形態によると、ＮＡＮＤセルアレイのゲート部間を第１及び第２のシリコン酸化膜で平坦に埋め込む工程で、周辺回路領域では、第１のシリコン酸化膜を除去している。従って、図４に示したように、周辺回路のソース、ドレイン拡散層形成工程では、ゲート電極１７ｂの側壁絶縁膜がそれほど厚く形成されないため、ゲート電極ピッチが狭くなっても、オフセットのないソース、ドレイン拡散層２２を形成することが可能になる。またソース、ドレイン拡散層２２に対するコンタクトも確実にとることができる。
【００３２】
なお、周辺回路のソース、ドレイン拡散層２２を形成するイオン注入工程は、図６に示したように、ゲート電極１７ｂの側壁にシリコン窒化膜２３を形成した後に行うこともできる。この場合、シリコン窒化膜２３とシリコン酸化膜２１ｂの厚みによっては、ゲート・オフセットになる可能性があるが、これを避けるためには例えば、ＮＡＮＤセルアレイへのソース、ドレイン拡散層形成工程と前後して、図１Ａの段階で周辺回路についても低濃度のソース、ドレイン拡散層を形成すればよい。そして、図６の段階でのイオン注入を高濃度にすれば、周辺回路トランジスタは、ＬＤＤ構造となる。
【００３３】
［実施の形態２］
実施の形態１では、図６の工程で形成したシリコン窒化膜２３が、配線コンタクト部の底部にそのまま残される。従って、コンタクト孔形成時に、シリコン酸化膜エッチングとシリコン窒化膜エッチングを行わなければならない。特に周辺回路領域では、コンタクト部の底部にシリコン酸化膜２１ｂとシリコン窒化膜２３の積層膜があるから、その後層間絶縁膜を形成した後のコンタクト孔形成には、シリコン酸化膜、シリコン窒化膜、シリコン酸化膜を順次エッチングする必要がある。従って、コンタクトが微細寸法で深くなると、エッチング残り等により低抵抗の配線コンタクトがとれなくなる可能性がある。また、図６の状態で周辺回路の拡散層形成を行う場合には、シリコン酸化膜２１ｂとシリコン窒化膜２３の積層膜を通してイオン注入しなければならず、イオン注入条件が厳しくなる。
【００３４】
これらの難点を解消するためには、図６で形成したシリコン窒化膜２３を、各ゲート部側壁のみに残して除去するようにすればよい。そのような実施の形態の製造工程を、図９〜図１１に示す。図１Ａ，１Ｂ〜図６までは先の実施の形態と同様である。この後、シリコン窒化膜２３をＲＩＥによりエッチングして、図９に示すように、セルアレイのコンタクト部及び周辺回路領域のゲート電極側壁のみに残す。
【００３５】
以下、先の実施の形態と同様にして、図１０に示すように層間絶縁膜２４を堆積して平坦化する。更に、図１１に示すように、層間絶縁膜２５を堆積し、メタル配線２７ａ，２７ｂを形成する。
この実施の形態によれば、セルアレイの配線コンタクト部及び周辺回路領域の拡散層上部にシリコン窒化膜がない状態となり、コンタクト形成が容易になる。また、図９の状態でイオン注入を行えば、周辺回路の拡散層形成も容易になる。
【００３６】
［実施の形態３］
次に、ＮＡＮＤセルアレイの領域がシリコン窒化膜で完全に覆われるようにした実施の形態を説明する。実施の形態１で説明した図１Ａ，図１Ｂ〜図４までは同じ工程とする。即ち、実施の形態１と同様に、ＮＡＮＤセルアレイ領域は二層のシリコン酸化膜で覆い、周辺回路領域は二層のシリコン酸化膜のうち第２のシリコン酸化膜のみで覆った状態を得る。この後、シリコン酸化膜をＲＩＥによりエッチングして、図１２に示すように、シリコン窒化膜１５を露出させる。このとき、ＮＡＮＤセルアレイのゲート部の間には、二層のシリコン酸化膜２１ａ，２１ｂの窪みが形成される。図では、Ｖ字状の窪みが形成される様子を示しているが、エッチング条件によっては、Ｕ字状の窪みとなる。ＮＡＮＤセルアレイのコンタクト部及び周辺回路のゲート電極では、側壁のみにシリコン酸化膜が形成された状態となる。
【００３７】
以下、先の実施の形態１と同様の工程を経る。即ち、図１３に示すように、セルアレイ領域のビット線コンタクト部及び、図では示していないソース線コンタクト部のシリコン酸化膜２１ａ，２１ｂを選択エッチングする。続いて、図１４に示すように、これらのコンタクト部に露出したゲート側壁を保護すべく、シリコン窒化膜２３を堆積する。次に、ＢＰＳＧ等の層間絶縁膜２４を堆積し、図１５に示すように、ＣＭＰ処理により、或いは熱処理による流動化により平坦化を行う。図１５では、ＣＭＰの研磨をシリコン窒化膜１５が露出するまで行うことによって得られる状態を示している。
【００３８】
この状態では、ＮＡＮＤセルアレイの酸化膜エッチングにより形成された窪みにシリコン窒化膜２３が埋め込まれているために、ＮＡＮＤセルアレイ全体がシリコン窒化膜１５，２３により完全に覆われる。
【００３９】
この後は通常の工程に従って、メタル配線を形成する。即ち、図１６に示すように、層間絶縁膜２５を堆積し、この上にセルアレイ領域及び周辺回路領域のメタル配線２７ａ，２７ｂを形成する。図の例では、配線コンタクト部の層間絶縁膜２５には拡散層に接続されるコンタクトプラグ２６ａ，２６ｂが埋め込まれ、メタル配線２７ａ，２７ｂはダマシーン法で層間絶縁膜２５に埋め込まれて、コンタクトプラグ２６ａ，２６ｂを介して拡散層に接続される場合を示している。
【００４０】
以上のようにこの実施の形態によると、先の実施の形態の効果に加えて、ＮＡＮＤセルアレイ領域がシリコン窒化膜で完全に覆われるために、上部からのメモリセル領域への水素等の不純物拡散が抑えられ、メモリセル特性の劣化が抑えられるという効果が得られる。
【００４１】
【発明の効果】
以上述べたようにこの発明によれば、ＮＡＮＤセルユニットとほぼ共通のプロセスで形成される周辺回路トランジスタを、その性能を損なうことなく、微小間隔で形成することが可能になる。」
　
（２）発明の詳細な説明から把握される本願発明が解決しようとする課題
　本願発明の目的について、発明の詳細な説明の００１１段落には、「この発明は、上記事情を考慮してなされたもので、周辺回路トランジスタの高密度化を可能とする半導体記憶装置とその製造方法を提供することを目的としている。」と記載されている。また、ここでの当該「上記事情」とは、０００５段落に記載される「ＮＡＮＤ型ＥＥＰＲＯＭにおいて、ＮＡＮＤセルアレイのゲート部と周辺回路のトランジスタのゲート電極を共通プロセスで形成する」過程において、その周辺回路のトランジスタのゲート電極間を対象に、０００７段落に記載される「周辺回路ではセルアレイ側と同時に第１及び第２のシリコン酸化膜７ａ，７ｂが堆積され、その後にイオン注入を行うことによって、ソース及びドレイン拡散層８が形成される。」という工程及び０００８段落に記載される「配線コンタクトをとる」工程とがそれぞれ実施されることを前提にした上での、０００８段落及び００１０段落に列記される以下ア）〜ウ）の「事情」を指しているものと認められる。
ア）「周辺回路のゲート電極側面に二層のシリコン酸化膜７ａ，７ｂが形成された状態では、図１７に示したように、イオン注入により形成されるソース、ドレイン拡散層８がゲート電極５と重ならないオフセット・ゲートになる可能性がある。」
イ）「ゲート電極間隔が小さくなると、そのゲート電極間に拡散層を形成すること自体が難しくなり、同時に配線コンタクトをとることも難しくなる。」
ウ）「周辺回路のトランジスタは、ソース、ドレイン拡散層形成の工程と前後して、しきい値制御のため、斜めイオン注入を利用したチャネルイオン注入を必要とする場合がある。ゲート電極間隔が狭くなり且つ、図１７に示すように二層のシリコン酸化膜７ａ，７ｂがゲート電極側面に形成された状態では、その様なチャネルイオン注入も困難になる。」
  そして、これらの「事情」、すなわち従来技術の問題点を解決することが、本願発明の具体的技術課題にほかならないと判断されるところ、そのうちの上記ウ）については「斜めイオン注入を利用したチャネルイオン注入を必要とする場合」という任意付加的な課題である一方、他方の上記ア）及び上記イ）は、それぞれそのような特殊な場合に限らないものであるから、それら上記ア）及び上記イ）に示された問題点を共に解決することが、本願発明が解決しようとする課題であると解釈することが自然であると認められる。
　また、００１８段落以下に説明される実施の形態に関する一連の記載に照らしても、本願発明が解決しようとする課題をこのように把握することに対し、明らかに矛盾する記載も存在しない。
　
　なお、請求人は請求の理由において、
「このことは、「オフセット・ゲート」の問題、「ゲート電極間への拡散層形成困難化」の問題及び「配線コンタクトの困難化」の問題が、いずれも周辺回路のゲート電極側面に二層のシリコン酸化膜を形成する従来プロセスにおいて「周辺回路トランジスタのサイズ／スペースが小さくなる」と生じる問題点の具体例であることを示していることに他ならない。
　従って、本願発明の課題は、ＮＡＮＤセルユニットと同様に周辺回路のゲート電極側面にも二層のシリコン酸化膜を形成する従来プロセスにおいて周辺回路トランジスタのサイズ／スペースが小さくなることにより生じる問題点を解決することにある。」
と、本願発明が解決しようとする課題に関する主張をしているが、発明の詳細な説明の００４１段落に、
「以上述べたようにこの発明によれば、ＮＡＮＤセルユニットとほぼ共通のプロセスで形成される周辺回路トランジスタを、その性能を損なうことなく、微小間隔で形成することが可能になる。」
とある「発明の効果」の記載に照らしても、あくまで本願発明における「周辺回路トランジスタ」は「その性能を損なうことなく」形成されることが前提のものと解されるところ、請求人が「本願発明の課題」として述べている「周辺回路トランジスタのサイズ／スペースが小さくなることにより生じる問題点を解決すること」とは、その「問題点」の具体例として請求人が列記している、上記（２）のア）及びイ）に記載した「オフセット・ゲート」の問題、「ゲート電極間への拡散層形成困難化」の問題及び「配線コンタクトの困難化」の問題いずれか１つにでも不具合が生じて良いものとは解されず、これらの問題解決を共に図る趣旨と解するのが相当である。
　さらに、請求人が、自身の主張する「本願発明の課題」に対応した「オフセット・ゲート」となる構成も発明の詳細な説明に開示されていることの根拠にしている００３２段落、００３３段落及び００３５段落の記載についても検討すると、例えば００３２段落の「なお、周辺回路のソース、ドレイン拡散層２２を形成するイオン注入工程は、図６に示したように、ゲート電極１７ｂの側壁にシリコン窒化膜２３を形成した後に行うこともできる。この場合、シリコン窒化膜２３とシリコン酸化膜２１ｂの厚みによっては、ゲート・オフセットになる可能性があるが、これを避けるためには例えば、ＮＡＮＤセルアレイへのソース、ドレイン拡散層形成工程と前後して、図１Ａの段階で周辺回路についても低濃度のソース、ドレイン拡散層を形成すればよい。そして、図６の段階でのイオン注入を高濃度にすれば、周辺回路トランジスタは、ＬＤＤ構造となる。」は、「周辺回路のソース、ドレイン拡散層２２を形成するイオン注入工程は、図６に示したように、ゲート電極１７ｂの側壁にシリコン窒化膜２３を形成した後に行うこともできる」が、その場合には「ゲート・オフセットになる可能性がある」ため、「ゲート・オフセット」にならないよう、「例えば、ＮＡＮＤセルアレイへのソース、ドレイン拡散層形成工程と前後して、図１Ａの段階で周辺回路についても低濃度のソース、ドレイン拡散層を形成」することを意味するものであり、すなわち、「ゲート・オフセット」が生じないようにすることを記載したものと解することが自然であるから、００３２段落の記載は、請求人の主張する「本願発明の課題」に対応する「オフセット・ゲート」となる構成が発明の詳細な説明に開示されていることの根拠とはなり得ないものと認められる。００３３段落及び００３５段落についても同様である。
　したがって、請求人の主張は採用できない。
　
（３）発明の詳細な説明から把握される課題を解決するための手段
　上記ア）及び上記イ）の問題点を共に解決する手段として、発明の詳細な説明には、「実施の形態１」〜「実施の形態３」として説明されている半導体記憶装置の製造方法及び当該製造方法により製造された半導体記憶装置が記載されており、「実施の形態１」〜「実施の形態３」以外の製造方法により製造された半導体記憶装置については発明の詳細な説明に記載されていない。
　
（４）本願発明の内容
　次に、本願発明の内容を請求項１の記載に基づいて分析すると、
（構成ａ）「半導体基板に形成され、複数のメモリセルの配列を備え、隣接する前記メモリセルがソース、ドレイン拡散層を共有し各メモリセルが電荷蓄積層を有するゲート部を備え、前記メモリセルの配列の端部に配線コンタクト部を備えたＮＡＮＤセルアレイと、前記半導体基板に形成され、ゲート電極を備えた周辺回路とを」備えた「半導体記憶装置」に関する発明である。
（構成ｂ）「前記ＮＡＮＤセルアレイのゲート部の側面を覆い、前記ＮＡＮＤセルアレイの配線コンタクト部及び前記周辺回路のゲート電極側面は覆わない第１の絶縁膜」を有するものである。
（構成ｃ）「前記ＮＡＮＤセルアレイのゲート部間を覆う前記第１の絶縁膜の間を埋めると共に前記周辺回路のゲート電極側面を配線コンタクトが可能な所定のゲート電極間ギャップを確保した状態で覆う第２の絶縁膜」を有するものである。
（構成ｄ）「前記ＮＡＮＤセルアレイのゲート部上部及び周辺回路のゲート電極の上部を覆い前記ゲート部及びゲート電極と共にパターニングされる第３の絶縁膜」を有するものである。
（構成ｅ）「前記第１及び第２の絶縁膜が覆われていない前記ＮＡＮＤセルアレイの配線コンタクト部の側面及び前記周辺回路のゲート電極側面を覆う前記第２の絶縁膜の上を配線コンタクトが可能な所定のギャップを確保した状態で覆う第４の絶縁膜」を有するものである。
　
（５）当審の判断    
　ここで、本願発明の「半導体記憶装置」における「周辺回路」部分の特徴について整理をしてみると、
ア）第１の絶縁膜が周辺回路のゲート電極側面は覆わないこと
イ）第２の絶縁膜が周辺回路のゲート電極側面を配線コンタクトが可能な所定のゲート電極間ギャップを確保した状態で覆うこと
ウ）第３の絶縁膜が周辺回路のゲート電極の上部を覆い前記ゲート電極と共にパターニングされること
エ）第４の絶縁膜が前記周辺回路のゲート電極側面を覆う前記第２の絶縁膜の上を配線コンタクトが可能な所定のギャップを確保した状態で覆うこと
という、「第１の絶縁膜」（発明の詳細な説明に記載される「第１のシリコン酸化膜２１ａ」に相当），「第２の絶縁膜」（発明の詳細な説明に記載される「第２のシリコン酸化膜２１ｂ」に相当），「第３の絶縁膜」（発明の詳細な説明に記載される「シリコン窒化膜１５」に相当）及び「第４の絶縁膜」（発明の詳細な説明に記載される「シリコン窒化膜２３」に相当）と「周辺回路」との関係がそれぞれ特定され、かつ、当該「周辺回路」の「電極間ギャップ」の部分において、後の工程において「配線コンタクト」が可能であることが特定されている。
　しかしながら、本願発明の上記ア）〜エ）の構成を満たす「周辺回路」については、「実施の形態１」〜「実施の形態３」の製造方法以外により製造したものも含まれ、また、上記（２）のア）及びイ）に記載した「オフセット・ゲート」、「拡散層」の形成及び「配線コンタクト」についての問題点が生ずるか否かは、本願発明の「半導体記憶装置」の製造手順や、「ゲート電極間ギャップ」の大きさや「第２の絶縁膜」の膜厚等との関係など、上記ア）〜エ）の構成を満たす以外の諸条件とも無関係とはいえない。そして、上記ア）〜エ）の構成を満たす任意の製造方法により製造された周辺回路が、上記（２）のア）及びイ）に記載した「オフセット・ゲート」、「拡散層」の形成及び「配線コンタクト」についての問題点を解決するという、所期の課題を解決することが可能であることを窺わせる記載は、発明の詳細な説明に何ら存在せず、また、本願の出願当時の当業者の技術常識に照らし、当業者において、そのように認識することができたものと認めるに足りる証拠もない。
　してみれば、本願発明には、発明の詳細な説明に記載された、発明の課題を解決するための手段が反映されていないため、発明の詳細な説明に記載した範囲を超えて特許が請求されており、かつ、出願時の技術常識に照らしても、本願発明の範囲まで、発明の詳細な説明に開示された内容を拡張ないし一般化できないから、本願発明は、発明の詳細な説明に記載されたものではない。
　
　なお、以上は、本願発明の課題が、上記（２）のア）及びイ）に記載した問題点を解決することにあるという認定に基づくものであるが、仮に本願発明の課題を請求人の主張するとおり「ＮＡＮＤセルユニットと同様に周辺回路のゲート電極側面にも二層のシリコン酸化膜を形成する従来プロセスにおいて周辺回路トランジスタのサイズ／スペースが小さくなることにより生じる問題点を解決することにある」ものとみなした場合においても、上記ア）〜エ）の構成を満たす任意の製造方法により製造された周辺回路が、そのような課題を解決することが可能であることを窺わせる記載は、発明の詳細な説明に何ら存在せず、また、本願の出願当時の当業者の技術常識に照らし、当業者において、そのように認識することができたものと認めるに足りる証拠もない。
　してみれば、本願発明の課題を請求人の主張するとおりのものとみなしたところで、本願発明には、発明の詳細な説明に記載された、発明の課題を解決するための手段が反映されていないため、発明の詳細な説明に記載した範囲を超えて特許が請求されており、かつ、出願時の技術常識に照らしても、本願発明の範囲まで、発明の詳細な説明に開示された内容を拡張ないし一般化できないから、本願発明は、発明の詳細な説明に記載されたものではない。
　
　以上検討したとおり、本願発明は、発明の詳細な説明に記載されたものではないから、本願の請求項１の記載は、特許法第３６条第６項第１号に規定する要件を満たしていない。
　
８．むすび
　以上のとおりであるから、本願は他の請求項について検討するまでもなく、特許法第３６条第６項第１号に規定する要件を満たしていないので、拒絶されるべきものである。
　よって、結論のとおり審決する。