【事件の表示】
　平成１１年特許願第　　１５５３号「メモリアクセス制御装置及びそれに用いるメモリアクセス制御方法」拒絶査定不服審判事件〔平成１２年　７月１８日出願公開、特開２０００−２００２１６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
　本願は、平成１１年１月７日の出願であって、平成１４年２月１３日付けで拒絶理由が通知され、これに対し、同年３月１８日に手続補正がなされたが、平成１５年６月１７日付けで最後の拒絶理由が通知され、これに対し、同年８月４日に意見書が提出されたが、平成１６年３月２９日付けで拒絶査定がなされ、これに対し、同年５月６日に審判請求がなされ、同年６月４日に手続補正がなされたものである。
　
２．平成１６年６月４日付け手続補正についての補正却下の決定
　
［補正却下の決定の結論］
　平成１６年６月４日付け手続補正（以下「本件補正」という。）を却下する。
　
［理由］
（１）補正後の請求項１に記載された発明
　本件補正により、特許請求の範囲の請求項１は、次のとおりに補正された。
　
「インタリーブ動作可能な主記憶装置を含む情報処理システムのメモリアクセス制御装置であって、前記情報処理システムのメモリ構成の情報を保持する保持手段と、前記保持手段に保持された前記メモリ構成の情報に基づいて２の累乗数以外の数へのメモリ数の増減時にメモリインタリーブ数を保つように前記主記憶装置に対して発行されるメモリアクセス命令の物理アドレスを前記メモリ構成に対して最適となるアドレスに変換するアドレス変換手段と、前記アドレス変換手段で変換されたアドレスにて前記主記憶装置へのアクセスを行う手段とを有し、
　前記アドレス変換手段は、２の累乗数以外の数へのメモリ数の増減時にメモリインタリーブ数を保つことが可能なように前記メモリアクセス命令の物理アドレスを前記メモリ構成に対して最適なインタリーブが可能なアドレスに変換するよう構成したメモリアクセス制御装置であって、
　各メモリは同数のバンク内ワード数をもつ同数のバンクから構成され、メモリ数が２の累乗数より増加した場合、前記メモリアクセス命令が連続する物理アドレスへ順次発行されると、前記２の累乗数のメモリに、メモリ番号及びワード番号を１ずつずらしつつ前記インタリーブの数と前記バンク内ワード数との積の分連続してアクセスした後、各メモリの番号を１ずらした前記２の累乗数のメモリに、メモリ番号及びワード番号を１ずつずらしつつ前記インタリーブの数と前記バンク内ワード数との積の分連続してアクセスする処理を繰り返すよう、前記メモリアクセス命令の物理アドレスを変換することを特徴とするメモリアクセス制御装置。」
　
　本件補正後の請求項１の記載「各メモリは同数のバンク内ワード数を保つ同数のバンクから構成され」からすると、「メモリ」は、１以上の「バンク」から構成されるものである。
　また、「増減」とは、増加と減少の両方を含んでいるから、本件補正後の請求項１の記載「２の累乗数以外の数へのメモリ数の増減時にメモリインタリーブ数を保つように…アドレスに変換するアドレスに変換するアドレス変換手段」は、１以上の「バンク」から構成される「メモリ」の数が２の累乗数以外の数へ減少した時にメモリインタリーブ数を保つように、アドレス変換手段がアドレス変換を行う態様（以下、「態様１」という。）を含んでいる。
　また、補正後の請求項１の記載「メモリ数が２の累乗数より増加した場合、前記メモリアクセス命令が連続する物理アドレスへ順次発行されると、前記２の累乗数のメモリに、メモリ番号及びワード番号を１ずつずらしつつ前記インタリーブの数と前記バンク内ワード数との積の分連続してアクセスした後、各メモリの番号を１ずらした前記２の累乗数のメモリに、メモリ番号及びワード番号を１ずつずらしつつ前記インタリーブの数と前記バンク内ワード数との積の分連続してアクセスする処理を繰り返すよう、前記メモリアクセス命令の物理アドレスを変換する」において、「メモリ数が２の累乗数より増加した場合」は、「２の累乗数以外の数へのメモリ数の増減時にメモリインタリーブ数を保つように…アドレスに変換するアドレスに変換するアドレス変換手段」と併せて考えると、２の累乗数以外の数へ増加した場合、と限定して解釈すべきである。よって、補正後の請求項１は、１以上の「バンク」から構成される「メモリ」の数が２の累乗数以外の数へ増加した場合、ａ）２の累乗数のメモリに、メモリ番号及びワード番号を１ずつずらしつつインタリーブの数とバンク内ワード数との積の分連続してアクセスした後、各メモリの番号を１ずらした前記２の累乗数のメモリに対しても同様のアクセスを行うという処理を繰り返すようにアドレス変換を行う態様（以下、「態様２」という。）を含んでいる。
　
　以下、上記態様１及び態様２が、出願当初の明細書又は図面に記載されているか、又は、その記載から自明に導き出すことができるものであるかどうかについて検討する。
　
（２）態様１について
　前記（１）で述べたように、本件補正後の請求項１に記載の「メモリ」は、１以上の「バンク」から構成されたものである。よって、本件補正後の請求項１に記載の「メモリ」及び「バンク」はそれぞれ、発明の詳細な説明及び図面に記載された「主記憶装置」（ＭＵ）及び「バンク」（記憶単位）に対応したものと認められる。
　そこで、出願当初の明細書及び図面において、「主記憶装置」（ＭＵ）が減少した時について、如何に記載されているかについて検討する。
　出願当初の明細書及び図面において、メモリ構成がデグレードすなわち縮退した時の実施例が、ａ．明細書の段落【００１９】〜【００２２】、図３１及び図３４、ｂ．段落【００７６】〜【００８６】、図９、図１２及び図１５、並びに、ｃ．段落【０１０２】〜【０１０８】、図２２及び図２３に記載されている。
　このうち、上記ａ．に係る実施例は、従来技術に関するものであり、かつ、主記憶装置の数を４から２、すなわち２の２乗から２の１乗に減少するものであるから、２の累乗以外の数へ減少する態様１と異なっている。また、出願当初の明細書の段落【００１８】の記載「メモリを構成するＭＵ数もデグレード前が４個で合った場合、２個といった２の累乗数を取る必要がある。」からして、２の累乗数以外の数へ減少する態様を自明に導き出すことはできない。
　上記ｂ．及びｃ．に係る実施例は、いずれも、主記憶装置内のバンクに障害が発生し、該バンクをメモリ構成から切り離すものであって、主記憶装置は依然として２の累乗数のままであるから、主記憶装置を減少する態様１と異なっている。また、上記ｂ．及びｃ．に係る実施例から、主記憶装置を減少する態様を自明に導き出すことはできない。
　よって、態様１は、出願当初の明細書又は図面に記載されておらず、かつ、その記載から自明に導き出すことができるものでもない。
　
（３）態様２について
　出願当初の明細書及び図面において、メモリ構成を拡張した時の実施例が、ｄ．段落【００１５】、【００１８】及び図３３、ｅ．段落【００６９】〜【００７５】、図８、図１１及び図１４、並びに、ｆ．段落【００９６】〜【０１０１】、図２１、図２４及び図２５に記載されている。
　このうち、上記ｄ．に係る実施例は、従来技術に関するものであり、かつ、主記憶装置の数を４から８、すなわち２の２乗から２の３乗へ増加するものであるから、２の累乗以外の数へ増加する態様２とは異なっている。また、出願当初の明細書の段落【００１５】の記載「メモリを構成するＭＵ数も２倍、４倍、８倍といった２の累乗数を取る必要があり、２の累乗個以外の構成は不可能である。」からして、２の累乗数以外の数へ増加する態様を自明に導き出すことはできない。
　上記ｅ．に係る実施例において、段落【００６９】には、「ＰＵ数を４、ＭＵ数を５、各ＭＵ内のバンク数を４、各バンク内のワード数を２５６ワードの構成を拡張構成とする。」と記載されているものの、当該拡張構成に基づいて変換手段がどのような変換を行うのかについて、具体的なアルゴリズムは明記されていない。したがって、どのようなアルゴリズムを用いているかは、図８、図１１及び図１４から推察するしかないが、仮に、態様２のごとく、２の累乗数のメモリに、メモリ番号及びワード番号を１ずつずらしつつインタリーブの数とバンク内ワード数との積の分連続してアクセスした後、各メモリの番号を１ずらした前記２の累乗数のメモリに対しても同様のアクセスを行うという処理を繰り返すようにアドレス変換を行うように構成されているとすれば、インタリーブ数４とバンク内ワード数２５６の積である１０１２個の物理アドレスを１つのサイクルとして、主記憶装置の番号を１ずつずらしていくこととなるから、出願当初の図８において、ワード番号ｆｆに対応する各バンクの物理アドレスは、左から見て
０９ｆｆ→０ａｆｆ→０ｂｆｆ→０８ｆｆ→０ｄｆｆ→０ｅｆｆ→０ｆｆｆ→０ｃｆｆ→１１ｆｆ→１２ｆｆ→１３ｆｆ→１０ｆｆ→０１ｆｆ→０２ｆｆ→０３ｆｆ→００ｆｆ→０５ｆｆ→０６ｆｆ→０７ｆｆ→０４ｆｆ
となるべきであるが、実際には、
０５ｆｆ→０６ｆｆ→０７ｆｆ→０８ｆｆ→０９ｆｆ→０ａｆｆ→０ｂｆｆ→０ｃｆｆ→０ｄｆｆ→０ｅｆｆ→０ｆｆｆ→１０ｆｆ→１１ｆｆ→１２ｆｆ→１３ｆｆ→００ｆｆ→０１ｆｆ→０２ｆｆ→０３ｆｆ→０４ｆｆ
となっているから矛盾している。
　また、図８には、主記憶番号１に物理アドレス０１０９が割り当てられ、主記憶番号２に物理アドレス０１０ａが割り当てられ、主記憶番号３に物理アドレス０１０ｂが割り当てられているが、仮に態様２に従えば、次の物理アドレス０１０ｃは、主記憶装置０に割り当てられるべきであるが、実際には、主記憶番号１に割り当てられている。
　さらに、出願当初の図８においては、ワード番号１２〜ｆｄの間の関係が省略されていることからしても、図８全体から、アドレス変換のための規則性を統一的に見いだすことはできない。
　よって、態様２は、出願当初の図８に記載したものではなく、また、その記載から自明に導き出すこともできない。
　出願当初の図１１に記載のタイムチャートでは、１６のアドレスに対するアクセスを一つのサイクルとして主記憶装置の番号を１ずつずらしているから、１０２４のアドレスを一つのサイクルとして主記憶装置の番号を１ずつずらす態様２とは構成が異なっている。
　よって、態様２は、出願当初の図１１に記載したものではなく、また、その記載から自明に導き出すこともできない。
　出願当初の図１４は、物理アドレスがとぎれとぎれに記載されており、主記憶装置の切替（ずらすこと）をどのように行っているのかという規則性を見いだすことはできない。
　よって、態様２は、出願当初の図１４に記載したものではなく、また、その記載から自明に導き出すことはできない。
　また、出願当初の図８、図１１及び図１４の記載を総合的に判断しても、アドレス変換のための規則性（アルゴリズム）を見いだすことは不可能である。
　よって、態様２は、上記ｅに係る実施例に対応しておらず、また、その記載から、自明に導き出すことはできない。
　上記ｆ．に係る実施例についても同等であり、態様２は、上記ｅ．に係る実施例に対応しておらず、また、その記載から、自明に導き出すことはできない。
　したがって、態様２は、出願当初の明細書又は図面に記載されておらず、かつ、その記載から自明に導き出すことができるものでもない。
　
　よって、態様１及び態様２を含むように補正する本件手続補正は、出願当初の明細書又は図面に記載した範囲でしたものではないから、特許法第１７条の２第３項に規定する要件を満たしていない。
　
（４）むすび
　以上のとおり、本件補正は、特許法第１７条の２第３項に規定する要件を満たしていないから、特許法第１５９条第１項で読み替えて準用する特許法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について、
（１）本願発明
　平成１６年６月４日付けの手続補正は上記のとおり却下されたので、本願の請求項４に係る発明（以下、「本願発明」という。）は、平成１４年３月１８日付け手続補正書の特許請求の範囲の請求項４に記載された次のとおりのものである。
　
「インタリーブ動作可能な主記憶装置を含む情報処理システムのメモリアクセス制御方法であって、前記情報処理システムのメモリ構成を認識し、２の累乗数以外の数へのメモリ数の増減時にメモリインタリーブ数を保つように前記主記憶装置に対して発行されるメモリアクセス命令の物理アドレスを前記メモリ構成に対して最適となる前記メモリ構成に対して最適となるようなアドレスに変換して前記主記憶装置へのアクセスを行うようにしたことを特徴とするメモリアクセス制御方法。」
　
　なお、「前記メモリ構成に対して最適となる前記メモリ構成に対して最適となるような」は同じことを繰り返していることから、「前記メモリ構成に対して最適となるような」の誤記と認められる。
　
（２）引用発明
　原査定の拒絶の理由に引用され、本願の出願の日前である昭和５５年３月６日に頒布された刊行物である特開昭５５−３２１８８号公報（以下「引用文献」という。）には、次の記載がある。
　
（ア）「本発明の目的はモジュールの故障等でモジュールを切離す際特定のバンクの特定のモジュールのみを切離すことができかつインタリーブを損うことのないようにバンクおよびモジュール番号を振り直すことができるようにしたメモリモジュール再構成制御装置を提供することにある。」
（第２頁右上蘭第６−１１行）
　
（イ）「本発明の一実施例を示す第１図において、本発明のメモリモジュール再構成装置は、処理装置からのメモリ物理アドレスレジスタ１０、メモリモジュール変換機構１１、メモリ物理アドレスを構成するｋビットからなるモジュールアドレスを伝搬するモジュールアドレス線２０、同アドレスを構成するｌビットからなるモジュール内アドレスを伝搬するモジュール内アドレス線２１、同アドレスを構成するｍビットからなるバンクアドレスを伝搬するバンクアドレス線２２、メモリモジュール変換機構１１から出力されるｋビットからなる変換後の実モジュールアドレスを伝搬する実モジュールアドレス線２３、ｍビットからなる変換後の実バンクアドレスを伝搬する実バンクアドレス線２４、メモリ実物理アドレス合成器１２から構成され、その制御の対象となるメモリ装置は、バンクデコーダ１３、バンク内モジュールアドレスおよびモジュール内メモリアドレス切換ゲート１４、１５、１６および１７、メモリバンク３０、３１、３２および３３から構成されている。」
（第２頁左下欄第１１行−右下欄第第１０行）
　
（ウ）「メモリモジュール変換機構１１はモジュールアドレスＫおよびＭを実モジュールアドレスＫ’およびＭ’に変換する機能を有し、モジュールアドレスｋおよびｍを解読して、得られる変換テーブルの特定のアドレスから変換データである実モジュールアドレスＫ’およびＭ’を引き出すことのできる高速の記憶レジスタから構成されている。」
（第３頁左上欄第４−１０行）
　
（エ）「ここで、モジュール番号ａ、バンク番号ｂ、モジュール内アドレスｃの箇所で複数ビット誤りが検出されたため、該モジュールａの該バンクｂを切離し、切離されたモジュールは以後アクセスされることのないよう、アドレスの振り替えが行なわれる。このとき、バンク番号ｂが最後のバンクでなければ（ａ，ｂ）→（ａ，ｂ＋１）の用にバンク番号を１つ分、跳躍させアドレスを振り替え、バンク番号ｂが最後のバンクであれば、（ａ，ｂ）→（ａ＋１，０）のようにバンク番号を”０”に戻し、モジュール番号を１つ増加させて、見かけ上、バンク番号を１つ分跳躍させアドレスを振り替えるか、または、使用可能メモリ領域の最後のモジュールを故障モジュールと置き換えるために、（ａ，ｂ）→（使用可能メモリ領域の最後のモジュール、使用可能メモリ領域の最後のバンク）と振り替える。モジュール変換機構内の変換テーブルはモジュール番号を１つずらせる方式を採るときにはモジュール番号およびバンク番号が（ａ，ｂ）に至るまではモジュールアドレス（Ｋ，Ｍ）＝実モジュールアドレス（Ｋ’，Ｍ’）であるが、モジュール番号およびバンク番号が（ａ，ｂ）以降はモジュールアドレス（Ｋ，Ｍ）≠実モジュールアドレス（Ｋ’，Ｍ’）であり、１つずつ、ずれた形で変換される。また、故障モジュールとして、最後のモジュールを割当るときにはモジュール番号およびバンク番号が（ａ，ｂ）のモジュールを除けばモジュールアドレス（Ｋ，Ｍ）＝実モジュールアドレス（Ｋ’，Ｍ’）であり、（ａ，ｂ）のみが（使用可能メモリ領域の最後のモジュール、使用可能メモリ領域の最後のバンク）となる。」
（第３頁左上欄第１８行−左下欄第８行）
　
（オ）「バンク共通にモジュール番号の変更を行う従来方式においては、ａモジュール、ｂバンクの故障に際し０バンク目のａモジュール、１バンク目のａモジュール、以下最後バンク目のａモジュールというように、全てのバンクの当該モジュールが切離されていた。モジュールアドレス変換においてはａモジュール番号として新しくａ＋１モジュールを割り当て、次にａ＋１モジュール番号として新しくａ＋２モジュールを割り当て、以下順次１モジュールずつずらして割当てるか、または、ａモジュール番号として新しく最後モジュールを割り当てていた。これは、バンク間でインタリーブを行うため、１つのバンクの故障であっても該当するモジュールを全バンク分切離して、インタリーブを保つことに重点が注がれていたためであるが、これは必要以上に大容量のメモリ領域を切離すことになる。
本発明で提供する装置の利点は、特定バンクの特定モジュールだけを切離してもインタリーブを保ちうることにある。」
（第３頁左下欄第９行−右下欄第８行）
　
（カ）「第３図にはメモリ装置の各バンク３０，３１，３２および３３のバンク内モジュールおよび実モジュールアドレス（Ｋ’，Ｍ’）＝（２，２）および（５，１）の二つのモジュールが故障して、切離されている状態が示されている。
　モジュール番号２（Ｋ＝２）、バンク番号２（Ｍ＝２）のマドレスは、モジュール変換機構１１でモジュール番号２（Ｋ’＝２），バンク番号３（Ｍ’＝３）に変換される。以降のモジュールの（Ｋ，Ｍ）→（Ｋ’，Ｍ’）の内容は（２，３）→（３，０），（３，０）→（３，１）…のように割当てられる。モジュール番号５（Ｋ＝５）およびバンク番号０（Ｍ＝０）は、モジュール番号５（Ｋ＝５）およびバンク番号２（Ｍ＝２）に変換される。これはモジュール番号５およびバンク番号１が故障して、切離し対称とされたためである。
　以降のモジュールのモジュールアドレス（Ｋ，Ｍ）→実モジュールアドレス（Ｋ’，Ｍ’）の内容は（５，１）→（５，３），（５，２）→（６，０），（５，３）→（６，１）…のように割当てられる。
　モジュールアドレス（Ｋ，Ｍ）＝”０，０”から（Ｋ，Ｍ）＝”７，１”までのメモリ物理アドレスは実モジュールアドレス（Ｋ’，Ｍ’）＝”０，０”から（Ｋ’，Ｍ’）＝”７，３”までの実物理アドレスとして変換される。
モジュールアドレス（Ｋ，Ｍ）＝”７，２”および（Ｋ，Ｍ）＝”７，３”は、使用可能メモリ容量を超えてメモリを駆動することになるため、変換テーブルを引く以前にアドレスエラーを検出することは可能であるため、変換テーブル上は変換値を与える必要はない。
　正常時に、メモリモジュール（Ｋ’，Ｍ’）＝”２，２”を含むメモリモジュール列（Ｋ’，Ｍ’）＝”２，０”，”２，１”，”２，２”，”２，３”において、インタリーブを行っていたものは、故障モジュール切離し後、実モジュールアドレス（Ｋ’，Ｍ’）＝”２，０”，”２，２”，”２，３”，”３，０”でインタリーブが行なわれることになる。
　正常時にメモリモジュール（Ｋ’，Ｍ’）＝”５，１”を含むメモリモジュール列（Ｋ’，Ｍ’）＝”５，０”，”５，１”，”５，２”，”５，３”においてインタリーブを行っていたものは故障モジュール切離し後（Ｋ’，Ｍ’）＝”５，２”，”５，３”，”６，０”，”６，１”でインタリーブが行なわれることになる
　このように、メモリモジュール（Ｋ’，Ｍ’）＝”２，２”および”５，１”が切離されても、処理装置上、見かけのメモリ使用可能サイズの減少の影響は受けるが、当該モジュールの全バンクを切離すことなく、かつ、インタリーブを止めることなく、メモリ領域を効果的に使用することができる。」
（第４頁左上欄第２行−左下欄第１２行）
　
（キ）「本発明はメモリ装置の特定のバンクの特定モジュールを任意に切離すことができるようなメモリモジュールアドレス変換機構を有する、メモリモジュール再構成制御装置を提供することによりメモリ障害検出等によるメモリモジュール切離しに際して実際に障害を起したメモリモジュールのみに限定して切離し切離されるメモリ領域を最小にしかつ複数バンクに渡るインタリーブを正常時と同じように機能するよう保つようにしている。」
（第４頁左下欄第１３行−右下欄第２行）
　
（ク）第２図及び第３図には、４つのバンクの各々が８つのモジュールから構成されてなることが見て取れる。
　
　上記（ア）の「インタリーブを損うことのない」、上記（オ）の「インタリーブを保ちうる」、上記（カ）の「正常時にメモリモジュール（Ｋ’，Ｍ’）＝”５，１”を含むメモリモジュール列（Ｋ’，Ｍ’）＝”５，０”，”５，１”，”５，２”，”５，３”においてインタリーブを行っていたものは故障モジュール切離し後（Ｋ’，Ｍ’）＝”５，２”，”５，３”，”６，０”，”６，１”でインタリーブが行なわれる」及び上記（キ）の「複数バンクに渡るインタリーブを正常時と同じように機能するよう保つ」からして、引用文献に記載のものは、正常時のインタリーブ数を保つようにアドレス変換を行っていると認められる。
　上記（イ）からして、引用文献に記載のメモリモジュール再構成制御装置は、処理装置と協働して情報処理システムを構成しているものと認められる。
　上記（ウ）において、メモリモジュール変換機構の変換テーブルは、メモリモジュール構成を反映するように設定されたものであることは自明であるから、メモリモジュール変換機構は、実質的に、前記情報処理システムのメモリ構成を認識してアドレス変換を行っている。
　上記（カ）及び（ク）からして、引用文献では、３２個のメモリモジュールのうち２個が故障により切り離され、３０個のメモリモジュールに減少する実施例が記載されている。ここで、３２は２の５乗であるから２の累乗数であり、３０個は２の累乗数以外の数である。つまり、引用文献には、２の累乗数以外の数へのメモリモジュールの減少時にインタリーブ数を保つようにアドレス変換を行うことが記載されている。
　
　よって、上記（ア）乃至（ク）からして、引用文献には次の発明（以下「引用発明」という。）が記載されている。
　
　インタリーブ動作可能なメモリ装置を含む情報処理システムのメモリモジュール再構成制御方法であって、前記情報処理システムのメモリモジュール構成を認識し、２の累乗数以外の数へのメモリモジュール数の減少時にインタリーブ数を保つように前記メモリ装置に対して発行される物理アドレスを変換して前記メモリ装置へのアクセスを行うようにしたことを特徴とするメモリモジュール再構成制御方法。
　
（３）対比
　本願発明と引用発明とを対比すると、引用発明の「メモリ装置」、「メモリモジュール再構成制御方法」及び「メモリモジュール」は、それぞれ本願発明の「主記憶装置」、「メモリアクセス制御方法」及び「メモリ」に対応している。
　また、引用発明において、発行される物理アドレスがメモリ装置にアクセスするための命令に含まれていることは自明であるから、引用発明の「メモリ装置に対して発行される物理アドレス」は、本願発明の「主記憶装置に対して発行されるメモリアクセス命令」に対応している。
　また、本願発明の「メモリ数の増減時」は、「メモリ数」の増加時と減少時の両方を含んでいるが、引用発明は、本願発明の構成のうち、メモリ数の減少時の場合における態様である点で一致している。
　
　よって、両者は、
　
　インタリーブ動作可能な主記憶装置を含む情報処理システムのメモリアクセス制御方法であって、前記情報処理システムのメモリ構成を認識し、２の累乗数以外の数へのメモリ数の減少時にメモリインタリーブ数を保つように前記主記憶装置に対して発行されるメモリアクセス命令の物理アドレスを変換して前記主記憶装置へのアクセスを行うようにしたことを特徴とするメモリアクセス制御方法。
　
　の点で一致し、以下の点で相違している。
　
［相違点１］
　本願発明は、メモリ数の減少のみならず増加時にも同等のメモリアクセスを行うのに対し、引用発明は、メモリ数の増加時の処理について特定していない点。
　
［相違点２］
　本願発明は、メモリ構成に対して最適となるようなアドレスに変換するのに対し、引用発明は、変換後のアドレスが最適かどうか具体的に特定していない点。
　
（４）判断
　以下、上記各相違点について検討する。
　
［相違点１について］
　メモリを増加することによりシステムを拡張することは通常行われていることであり、また、２の累乗数以外の数にメモリモジュールの数を拡張した場合にもインタリーブ数を保つことも、例えば上記拒絶査定で引用された特開平４−６７２３９号公報に記載されているように周知技術であるから、引用発明において、メモリ数の減少時のみならず増加時においても同等のアドレス変換を行うよう構成することに格別な困難性はない。
　
［相違点２について］
　引用発明は、インタリーブ数を保つようなアドレス変換を行っているという範囲に於いて最適なアドレスに変換しているといえる。
　本願発明は、どのような観点で、あるいは、どのようなレベルで最適なアドレスであるのかを具体的に特定していないから、この点において、実質的には、引用発明との差違はない。
　よって、相違点２は格別のものということはできない。
　
　そして、本願発明の作用効果も、引用発明及び周知技術から当業者が容易に予測できる範囲内のものである。
　
　したがって、本願発明は、引用発明及び周知技術に基いて、当業者が容易に発明することができたものであるから、特許法第２９条第２項の規定により、特許を受けることができないものである。
　
（５）請求人の主張
　請求人は、平成１５年８月４日付けの意見書において、引用文献（当該意見書においては「引用例３」に相当）は、一のインタリーブにおいて、同一バンク（モジュール）へのアクセスが発生すると、インタリーブ数は保つことができるが、スループットが低下するという問題があること（以下「主張１」という。）、及び、最後のインタリーブ（Ｋ＝８）においては、インタリーブ数が２に減少するという問題があること（以下、「主張２」という。）を主張している。
　
　以下、上記各主張について検討する。
［主張１について］
　本願発明は、「インタリーブ数を保つように」としか記載がなく、主張１のように、スループットに関する事項までは特定されていない。
　よって、主張１は、特許請求の範囲の記載に基づいたものではないから、採用することができない。
　
［主張２について］
　引用発明において、最後のインタリーブ以外のインタリーブではインタリーブ数を保つことはできるから、最後のインタリーブはいわば例外的なものといえる。そして、例外的なものがあるからといって、引用発明全体が、インタリーブ数を保つことができるものではないということはできない。
　よって、主張２は、引用発明の構成からして妥当ではないから、採用することができない。
　
　なお、上記（２）で引用した引用文献の（オ）では、従来方式として、故障のあったモジュール番号に対応する各バンクのメモリモジュールを切り離すこと、つまり、インタリーブ数の倍数だけメモリモジュールを切り離して、アドレスを１つずつずらすことによりアドレス変換を行うことが記載されているが、この従来方式によると、前記主張１及び主張２のような問題は全く生じない。
　また、引用発明は、どのようにメモリモジュールを切り離し、どのようにアドレス変換を行うのか具体的に特定していないから、実質的には、従来方式をも含んだものである。
　よって、仮に請求人の主張を考慮したとしても、本願発明は引用発明と比して格別な構成を有しているということはできない。
　
（６）むすび
　以上のとおり、本願発明は、引用発明及び周知技術に基いて、当業者が容易に発明することができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。