【事件の表示】
　特願２０００−５１２１８９「アクティブマトリクスディスプレイ用の高密度列ドライバ」拒絶査定不服審判事件〔平成１１年　３月２５日国際公開、ＷＯ９９／１４７３２、平成１３年１０月　２日国内公表、特表２００１−５１６９０１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯
　本願は、平成１０年８月２０日（パリ条約による優先権主張；１９９７年９月１５日、米国）を国際出願日とする出願であって、平成１５年４月２３日付け（発送日；同年５月６日）で拒絶査定がなされ、これに対して、平成１５年８月４日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされたものである。
　
２．平成１５年８月４日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１５年８月４日付けの手続補正を却下する。
［理由］
（１）補正の内容
　本件補正は、補正前の特許請求の範囲、
「【請求項１】
　ディジタル値をアナログ電圧へと変換する電子回路であって、
　ＮＭＯＳトランジスタよりも多くのＰＭＯＳトランジスタを有する第１のサブ回路であって、複数の上側アナログ表示電圧を受容し、該上側アナログ表示電圧のうちの１つをディジタル値に基づいて選択する、第１のサブ回路と、
　ＰＭＯＳトランジスタよりも多くのＮＭＯＳトランジスタを有する第２のサブ回路であって、複数の下側アナログ表示電圧を受容し、該下側アナログ表示電圧のうちの１つをディジタル値に基づいて選択する、第２のサブ回路と、
　前記第１のサブ回路と前記第２のサブ回路との間に接続され、前記上側アナログ表示電圧又は前記下側アナログ表示電圧を選択する、マルチプレクサとを備えている、電子回路。
　　【請求項２】
　アクティブマトリクスディスプレイの列電極を駆動する電子回路であって、
　ディジタル表示値のやりとりをするための複数のラインと、
　中間点電圧を超える１組の上側アナログ電圧を伝えるための第１組のラインと、
　前記中間点電圧を下回る１組の下側アナログ電圧を伝えるための第２組のラインと、
　ＮＭＯＳトランジスタよりも多くのＰＭＯＳトランジスタを有する第１のディジタルアナログコンバータであって、ディジタル表示値に対応する上側アナログ電圧を前記第１組のラインから選択する、第１のディジタルアナログコンバータと、
　ＰＭＯＳトランジスタよりも多くのＮＭＯＳトランジスタを有する第２のディジタルアナログコンバータであって、ディジタル表示値に対応する下側アナログ電圧を前記第２組のラインから選択する、第２のディジタルアナログコンバータとを備えている、電子回路。
　　【請求項３】
　シフトレジスタが前記ディジタル表示値を前記複数のラインへ出力する、請求項２に記載の電子回路。
　　【請求項４】
　前記組をなす上側及び下側アナログ電圧が、前記中間点電圧を中心として対称をなしている、請求項２に記載の電子回路。
　　【請求項５】
　前記ディジタル表示値に対応する前記上側アナログ電圧と前記ディジタル表示値に対応する前記下側アナログ電圧とを切り換えることにより表示の反転が達成される、請求項４に記載の電子回路。
　　【請求項６】
　高レベル状態及び低レベル状態を有する極信号と、
　該極信号に接続され、選択された上側及び下側アナログ電圧を受容し、前記極信号が高レベル状態の場合に前記選択されたアナログ電圧の一方を出力し、前記極信号が低レベル状態の場合に前記選択されたアナログ電圧の他方を出力する、マルチプレクサとを更に備えている、請求項４に記載の電子回路。
　　【請求項７】
　前記第１のディジタルアナログコンバータが、前記中間点電圧の近傍の上側アナログ電圧を伝える単一の完全なＣＭＯＳ論理スイッチを含む、請求項４に記載の電子回路。
　　【請求項８】
　前記第２のディジタルアナログコンバータが、前記中間点電圧の近傍の下側アナログ電圧を伝える単一の完全なＣＭＯＳ論理スイッチを含む、請求項４に記載の電子回路。
　　【請求項９】
　前記第１のディジタルアナログコンバータが、前記複数のラインからディジタル表示値を受信し該ディジタル表示値をデコードするために該ディジタル表示値について論理演算を実行するデコーダ回路を含む、請求項２に記載の電子回路。
　　【請求項１０】
　前記第２のディジタルアナログコンバータが、前記複数のラインからディジタル表示値を受信し該ディジタル表示値をデコードするために該ディジタル表示値について論理演算を実行するデコーダ回路を含む、請求項２に記載の電子回路。
　　【請求項１１】
　アクティブマトリクスディスプレイの一対の列を駆動する電子回路であって、
　前記ディスプレイの第１の列に関する第１のディジタル表示値のやりとりを行うための第１の複数のラインと、
　前記ディスプレイの第２の列に関する第２のディジタル表示値のやりとりを行うための第２の複数のラインと、
　高レベル状態及び低レベル状態を有する極信号と、
　前記第１及び第２の複数のラインに接続された第１組のマルチプレクサであって、前記極信号が高レベル状態の場合に前記第１のディジタル表示値を選択し、前記極信号が低レベル状態の場合に前記第２のディジタル表示値を選択する、第１組のマルチプレクサと、
　前記第１及び第２の複数のラインに接続された第２組のマルチプレクサであって、前記極信号が低レベル状態の場合に前記第１のディジタル表示値を選択し、前記極信号が高レベル状態の場合に前記第２のディジタル表示値を選択する、第２組のマルチプレクサとを備えている、電子回路。
　　【請求項１２】
　中間点電圧を超える１組の上側アナログ電圧を伝えるための第１組のラインと、
　前記中間点電圧を下回る１組の下側アナログ電圧を伝えるための第２組のラインと、
　複数のＰＭＯＳスイッチを有する第１のディジタルアナログコンバータであって、前記第１組のマルチプレクサにより選択されたディジタル表示値に対応する上側アナログ電圧を前記第１組のラインから選択する、第１のディジタルアナログコンバータと、
　複数のＮＭＯＳスイッチを有する第２のディジタルアナログコンバータであって、前記第２組のマルチプレクサにより選択されたディジタル表示値に対応する下側アナログ電圧を前記第２組のラインから選択する、第２のディジタルアナログコンバータとを更に備えている、請求項１１に記載の電子回路。
　　【請求項１３】
　前記一対の列のうちの一方の列に駆動電圧を出力するために前記第１のディジタルアナログコンバータ及び前記第２のディジタルアナログコンバータの両方に接続された第１のマルチプレクサであって、前記選択された上側及び下側アナログ電圧を受容し、前記極信号が高レベル状態の場合に前記選択された上側アナログ電圧を出力し、前記極信号が低レベル状態の場合に前記選択された下側アナログ電圧を出力する、第１のマルチプレクサと、
　前記一対の列のうちの他方の列に駆動電圧を出力するために前記第１のディジタルアナログコンバータ及び前記第２のディジタルアナログコンバータの両方に接続された第２のマルチプレクサであって、前記選択された上側及び下側アナログ電圧を受容し、前記極信号が高レベル状態の場合に前記選択された下側アナログ電圧を出力し、前記極信号が低レベル状態の場合に前記選択された上側アナログ電圧を出力する、第２のマルチプレクサとを更に備えている、請求項１２に記載の電子回路。
　　【請求項１４】
　前記第１のディジタルアナログコンバータが、前記中間点電圧の近傍の上側アナログ電圧を伝える単一の完全なＣＭＯＳ論理スイッチを含む、請求項１２に記載の電子回路。
　　【請求項１５】
　前記第２のディジタルアナログコンバータが、前記中間点電圧の近傍の下側アナログ電圧を伝える単一の完全なＣＭＯＳ論理スイッチを含む、請求項１２に記載の電子回路。
　　【請求項１６】
　前記第１のディジタルアナログコンバータが、前記第１組のマルチプレクサにより選択された前記ディジタル表示値を受信し該ディジタル表示値について論理演算を実行するデコーダ回路を含む、請求項１２に記載の電子回路。
　　【請求項１７】
　前記第２のディジタルアナログコンバータが、前記第２組のマルチプレクサにより選択された前記ディジタル表示値を受信し該ディジタル表示値について論理演算を実行するデコーダ回路を含む、請求項１２に記載の電子回路。
　　【請求項１８】
　アクティブマトリクスディスプレイの列を駆動するための方法であって、
　ディジタル値及び極信号を受信し、
　ＮＭＯＳトランジスタよりも多くのＰＭＯＳトランジスタを有する第１組のトランジスタを使用して前記受信したディジタル値の関数として１組の上側アナログ電圧から１つの上側アナログ電圧を選択し、
　ＰＭＯＳトランジスタよりも多くのＮＭＯＳトランジスタを有する第２組のトランジスタを使用して前記受信したディジタル値の関数として１組の下側アナログ電圧から１つの下側アナログ電圧を選択し、
　前記極信号が第１の状態にある場合に前記上側アナログ電圧で前記アクティブマトリクスディスプレイの列を駆動し、
　前記極信号が第２の状態にある場合に前記下側アナログ電圧で前記アクティブマトリクスディスプレイの列を駆動する、
という各ステップを有する、アクティブマトリクスディスプレイの列を駆動するための方法。
　　【請求項１９】
　アクティブマトリクスディスプレイの一対の列を駆動するための方法であって、
　第１の状態又は第２の状態となることが可能な極信号を受信し、
　前記極信号が第１の状態にある場合に、前記一対の列のうちの第１の列に関連する第１のディジタル表示値を第１のディジタルアナログコンバータへ経路指定し、及び前記一対の列のうちの第２の列に関連する第２のディジタル表示値を第２のディジタルアナログコンバータへ経路指定し、前記第１のディジタルアナログコンバータが複数のＰＭＯＳトランジスタから構成され、及び前記第２のディジタルアナログコンバータが複数のＮＭＯＳトランジスタから構成されたものであり、
　前記極信号が第２の状態にある場合に、前記第１のディジタル表示値を前記第２のディジタルアナログコンバータへ経路指定し、及び前記第２のディジタル表示値を前記第１のディジタルアナログコンバータへ経路指定し、前記第１のディジタルアナログコンバータが複数のＰＭＯＳトランジスタを含み、及び前記第２のディジタルアナログコンバータが複数のＮＭＯＳトランジスタを含むものである、
という各ステップを有する、アクティブマトリクスディスプレイの一対の列を駆動するための方法。
　　【請求項２０】
　第１組のアナログ電圧を受容し、
　第２組のアナログ電圧を受容し、
　前記第１のディジタルアナログコンバータへと経路指定されたディジタル表示値に対応する第１のアナログ電圧を前記第１組のアナログ電圧から選択し、
　前記第２のディジタルアナログコンバータへと経路指定されたディジタル表示値に対応する第２のアナログ電圧を前記第２組のアナログ電圧から選択する、
という各ステップを有する、請求項１９に記載の方法。
　　【請求項２１】
　前記第１組及び第２組のアナログ電圧が、中間点電圧を中心として対称をなしている、請求項２０に記載の方法。
　　【請求項２２】
　前記極信号が前記第１の状態にある場合に、前記第１の列に関連する第１の電極に前記第１のアナログ電圧を経路指定し、及び前記第２の列に関連する第２の電極に前記第２のアナログ電圧を経路指定し、
　前記極信号が前記第２の状態にある場合に、前記第２の列に関連する前記第２の電極に前記第１のアナログ電圧を経路指定し、及び前記第１の列に関連する前記第１の電極に前記第２のアナログ電圧を経路指定する、
という各ステップを有する、請求項２０に記載の方法。
　　【請求項２３】
　前記第１の列が第１列の表示ピクセルに関連し、前記第２の列が第２列の表示ピクセルに関連し、前記第１列及び第２列の表示ピクセルが互いに隣接している、請求項１９に記載の方法。」
　を、
「【請求項１】
　ディジタル値をアナログ電圧へと変換する電子回路であって、
　
ＰＭＯＳトランジスタを有しＮＭＯＳトランジスタを有さない
　
ＮＭＯＳトランジスタを有しＰＭＯＳトランジスタを有さない
　前記第１のサブ回路と前記第２のサブ回路との間に接続され、前記上側アナログ表示電圧又は前記下側アナログ表示電圧を選択する、マルチプレクサと
を備えている、電子回路。
　　【請求項２】
　アクティブマトリクスディスプレイの列電極を駆動する電子回路であって、
　ディジタル表示値のやりとりをするための複数のラインと、
　中間点電圧を超える１組の上側アナログ電圧を伝えるための第１組のラインと、
　前記中間点電圧を下回る１組の下側アナログ電圧を伝えるための第２組のラインと、
　
ＰＭＯＳトランジスタを有しＮＭＯＳトランジスタを有さない
　
ＮＭＯＳトランジスタを有しＰＭＯＳトランジスタを有さない
を備えている、電子回路。
　　【請求項３】
　シフトレジスタが前記ディジタル表示値を前記複数のラインへ出力する、請求項２に記載の電子回路。
　　【請求項４】
　前記組をなす上側及び下側アナログ電圧が、前記中間点電圧を中心として対称をなしている、請求項２に記載の電子回路。
　　【請求項５】
　前記ディジタル表示値に対応する前記上側アナログ電圧と前記ディジタル表示値に対応する前記下側アナログ電圧とを切り換えることにより表示の反転が達成される、請求項４に記載の電子回路。
　　【請求項６】
　高レベル状態及び低レベル状態を有する極信号と、
　該極信号に接続され、選択された上側及び下側アナログ電圧を受容し、前記極信号が高レベル状態の場合に前記選択されたアナログ電圧の一方を出力し、前記極信号が低レベル状態の場合に前記選択されたアナログ電圧の他方を出力する、マルチプレクサとを更に備えている、請求項４に記載の電子回路。
　　【請求項７】
　前記第１のディジタルアナログコンバータが、前記中間点電圧の近傍の上側アナログ電圧を伝える単一の完全なＣＭＯＳ論理スイッチを含む、請求項４に記載の電子回路。
　　【請求項８】
　前記第２のディジタルアナログコンバータが、前記中間点電圧の近傍の下側アナログ電圧を伝える単一の完全なＣＭＯＳ論理スイッチを含む、請求項４に記載の電子回路。
　　【請求項９】
　前記第１のディジタルアナログコンバータが、前記複数のラインからディジタル表示値を受信し該ディジタル表示値をデコードするために該ディジタル表示値について論理演算を実行するデコーダ回路を含む、請求項２に記載の電子回路。
　　【請求項１０】
　前記第２のディジタルアナログコンバータが、前記複数のラインからディジタル表示値を受信し該ディジタル表示値をデコードするために該ディジタル表示値について論理演算を実行するデコーダ回路を含む、請求項２に記載の電子回路。
　　【請求項１１】
　アクティブマトリクスディスプレイの一対の列を駆動する電子回路であって、
　前記ディスプレイの第１の列に関する第１のディジタル表示値のやりとりを行うための第１の複数のラインと、
　前記ディスプレイの第２の列に関する第２のディジタル表示値のやりとりを行うための第２の複数のラインと、
　高レベル状態及び低レベル状態を有する極信号と、
　前記第１及び第２の複数のラインに接続された第１組のマルチプレクサであって、前記極信号が高レベル状態の場合に前記第１のディジタル表示値を選択し、前記極信号が低レベル状態の場合に前記第２のディジタル表示値を選択する、第１組のマルチプレクサと、
　前記第１及び第２の複数のラインに接続された第２組のマルチプレクサであって、前記極信号が低レベル状態の場合に前記第１のディジタル表示値を選択し、前記極信号が高レベル状態の場合に前記第２のディジタル表示値を選択する、第２組のマルチプレクサと、
　
中間点電圧を超える１組の上側アナログ電圧を伝えるための第１組のラインと、
　
前記中間点電圧を下回る１組の下側アナログ電圧を伝えるための第２組のラインと、
　
複数のＰＭＯＳスイッチを有しＮＭＯＳスイッチを有さない第１のディジタルアナログコンバータであって、前記第１組のマルチプレクサにより選択されたディジタル表示値に対応する上側アナログ電圧を前記第１組のラインから選択する、第１のディジタルアナログコンバータと、
　
複数のＮＭＯＳスイッチを有しＰＭＯＳスイッチを有さない第２のディジタルアナログコンバータであって、前記第２組のマルチプレクサにより選択されたディジタル表示値に対応する下側アナログ電圧を前記第２組のラインから選択する、第２のディジタルアナログコンバータと
を備えている、電子回路。
　　【請求項１２】
　前記一対の列のうちの一方の列に駆動電圧を出力するために前記第１のディジタルアナログコンバータ及び前記第２のディジタルアナログコンバータの両方に接続された第１のマルチプレクサであって、前記選択された上側及び下側アナログ電圧を受容し、前記極信号が高レベル状態の場合に前記選択された上側アナログ電圧を出力し、前記極信号が低レベル状態の場合に前記選択された下側アナログ電圧を出力する、第１のマルチプレクサと、
　前記一対の列のうちの他方の列に駆動電圧を出力するために前記第１のディジタルアナログコンバータ及び前記第２のディジタルアナログコンバータの両方に接続された第２のマルチプレクサであって、前記選択された上側及び下側アナログ電圧を受容し、前記極信号が高レベル状態の場合に前記選択された下側アナログ電圧を出力し、前記極信号が低レベル状態の場合に前記選択された上側アナログ電圧を出力する、第２のマルチプレクサとを更に備えている、請求項１２に記載の電子回路。
　　【請求項１３】
　前記第１のディジタルアナログコンバータが、前記中間点電圧の近傍の上側アナログ電圧を伝える単一の完全なＣＭＯＳ論理スイッチを含む、請求項１２に記載の電子回路。
　　【請求項１４】
　前記第２のディジタルアナログコンバータが、前記中間点電圧の近傍の下側アナログ電圧を伝える単一の完全なＣＭＯＳ論理スイッチを含む、請求項１２に記載の電子回路。
　　【請求項１５】
　前記第１のディジタルアナログコンバータが、前記第１組のマルチプレクサにより選択された前記ディジタル表示値を受信し該ディジタル表示値について論理演算を実行するデコーダ回路を含む、請求項１２に記載の電子回路。
　　【請求項１６】
　前記第２のディジタルアナログコンバータが、前記第２組のマルチプレクサにより選択された前記ディジタル表示値を受信し該ディジタル表示値について論理演算を実行するデコーダ回路を含む、請求項１２に記載の電子回路。
　　【請求項１７】
　アクティブマトリクスディスプレイの列を駆動するための方法であって、
　ディジタル値及び極信号を受信し、
　
ＰＭＯＳトランジスタを有しＮＭＯＳトランジスタを有さない
　
ＮＭＯＳトランジスタを有しＰＭＯＳトランジスタを有さない
　前記極信号が第１の状態にある場合に前記上側アナログ電圧で前記アクティブマトリクスディスプレイの列を駆動し、
　前記極信号が第２の状態にある場合に前記下側アナログ電圧で前記アクティブマトリクスディスプレイの列を駆動する、
という各ステップを有する、アクティブマトリクスディスプレイの列を駆動するための方法。
　　【請求項１８】
　アクティブマトリクスディスプレイの一対の列を駆動するための方法であって、
　第１の状態又は第２の状態となることが可能な極信号を受信し、
　前記極信号が第１の状態にある場合に、前記一対の列のうちの第１の列に関連する第１のディジタル表示値を第１のディジタルアナログコンバータへ経路指定し、及び前記一対の列のうちの第２の列に関連する第２のディジタル表示値を第２のディジタルアナログコンバータへ経路指定し、前記第１のディジタルアナログコンバータが複数のＰＭＯＳトランジスタから構成され
てＮＭＯＳトランジスタを有さず
てＰＭＯＳトランジスタを有さない
　前記極信号が第２の状態にある場合に、前記第１のディジタル表示値を前記第２のディジタルアナログコンバータへ経路指定し、及び前記第２のディジタル表示値を前記第１のディジタルアナログコンバータへ経路指定し、前記第１のディジタルアナログコンバータが複数のＰＭＯＳトランジスタを含み
ＮＭＯＳトランジスタを含まず
ＰＭＯＳトランジスタを含まない
という各ステップを有する、アクティブマトリクスディスプレイの一対の列を駆動するた
めの方法。
　　【請求項１９】
　第１組のアナログ電圧を受容し、
　第２組のアナログ電圧を受容し、
　前記第１のディジタルアナログコンバータへと経路指定されたディジタル表示値に対応する第１のアナログ電圧を前記第１組のアナログ電圧から選択し、
　前記第２のディジタルアナログコンバータへと経路指定されたディジタル表示値に対応する第２のアナログ電圧を前記第２組のアナログ電圧から選択する、
という各ステップを有する、請求項１９に記載の方法。
　　【請求項２０】
　前記第１組及び第２組のアナログ電圧が、中間点電圧を中心として対称をなしている、
請求項２０に記載の方法。
　　【請求項２１】
　前記極信号が前記第１の状態にある場合に、前記第１の列に関連する第１の電極に前記第１のアナログ電圧を経路指定し、及び前記第２の列に関連する第２の電極に前記第２のアナログ電圧を経路指定し、
　前記極信号が前記第２の状態にある場合に、前記第２の列に関連する前記第２の電極に前記第１のアナログ電圧を経路指定し、及び前記第１の列に関連する前記第１の電極に前記第２のアナログ電圧を経路指定する、
という各ステップを有する、請求項２０に記載の方法。
　　【請求項２２】
　前記第１の列が第１列の表示ピクセルに関連し、前記第２の列が第２列の表示ピクセルに関連し、前記第１列及び第２列の表示ピクセルが互いに隣接している、請求項１９に記載の方法。」
　と補正する内容を含むものである。
　なお、アンダーラインは、補正個所を示すために付したものである。
　
（２）補正の目的の適合性
　上記補正は、補正前の請求項１１を削除して、請求項１１を引用する請求項１２を独立請求項として補正後の請求項１１とし、それに伴って、請求項の番号を繰り上げるとともに、補正前の請求項１に記載した発明を特定するために必要な事項である「第１のサブ回路」について「ＰＭＯＳトランジスタを有しＮＭＯＳトランジスタを有さない」との限定を付加し、「第２のサブ回路」について「ＮＭＯＳトランジスタを有しＰＭＯＳトランジスタを有さない」との限定を付加したものであり、また、同様の趣旨の限定を付加して、補正後の請求項２，１１，１７，１８としたものである。なお、補正後の請求項１２，１９及び２０は、自項を引用する不適切なものであるが、請求項の番号の繰り上げに伴ってなすべき請求項の引用に関する補正を怠ったために生じたものと推認されるので、それぞれ、請求項１１、１８及び１９を引用するものと理解しておく。
　そして、上記のように理解すれば、上記手続補正は、請求項の削除及び特許請求の範囲の減縮を目的とするものと認められ、平成１５年改正前特許法第１７条の２第４項第１号及び第２号の規定に該当するものである。
　
（３）独立特許要件
　そこで、本件補正後の請求項１に係る発明（以下、「本願補正発明」という。）が、特許出願の際独立して特許を受けることができるものであるか（平成１５年改正前特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に適合するか）について、以下検討する。
　
（３−１）引用刊行物 
　原査定の拒絶の理由に引用された本願の優先権主張の日前に頒布された刊行物である特開平９−２６７６５号公報（以下、「引用刊行物」という。）には、図面とともに、次の事項が記載されている。
１ａ．「【特許請求の範囲】
　【請求項１】　マトリクス状に配置された複数の画素電極と１つの対向電極との間に液晶が充填され、各々の前記画素電極は各対応する薄膜トランジスタを介して各対応する信号線に電気的に接続されるとともに、前記薄膜トランジスタの制御端子は各対応するゲート線に電気的に接続され、前記対向電極には所定の対向電極電圧が印加され、各々の前記画素電極には各対応する前記ゲート線が駆動される度毎に所望の表示階調に対応した電圧レベルを有する階調電圧が前記信号線および前記薄膜トランジスタを介して印加されるように構成された液晶ディスプレイ用の信号線駆動回路において、
　各々が前記液晶ディスプレイの各隣合う第１および第２の信号線に対して共通に設けられ、かつ任意の画素電極について所望の表示階調を指定するディジタルの階調データに応じて前記対向電極電圧に対して相対的に正の極性および負の極性を有するアナログの正極性階調電圧および負極性階調電圧をそれぞれ発生するように構成された第１および第２のディジタル・アナログ変換手段と、
　前記第１のディジタル・アナログ変換手段が前記第１の信号線に対応した前記階調データに応じて前記正極性階調電圧を発生すると同時に前記第２のディジタル・アナログ変換手段が前記第２の信号線に対応した前記階調データに応じて前記負極性階調電圧を発生する第１の動作と、前記第１のディジタル・アナログ変換手段が前記第２の信号線に対応した前記階調データに応じて前記正極性階調電圧を発生すると同時に前記第２のディジタル・アナログ変換手段が前記第１の信号線に対応した前記階調データに応じて前記負極性階調電圧を発生する第２の動作とを所定の周期で交互に繰り返させる切換手段と、を有することを特徴とする液晶ディスプレイ用信号線駆動回路。
　【請求項２】　前記切換手段は、前記ゲート線が線順次走査で駆動されるライン周期で前記第１の動作と前記第２の動作とを交互に繰り返させ、かつ各々の前記画素電極に前記階調電圧が印加されるフレーム周期で前記第１の動作と前記第２の動作とを交互に繰り返させる請求項１に記載の液晶ディスプレイ用信号線駆動回路。
　【請求項３】　前記第１のディジタル・アナログ変換手段の出力端子はインピーダンス変換機能を有する第１の出力増幅回路および前記切換手段を介して前記第１および第２の信号線に接続され、前記第２のディジタル・アナログ変換手段の出力端子はインピーダンス変換機能を有する第２の出力増幅回路および前記切換手段を介して前記第１および第２の信号線に接続されることを特徴とする請求項１または２に記載の液晶ディスプレイ用信号線駆動回路。
　【請求項４】　マトリクス状に配置された複数の画素電極と１つの対向電極との間に液晶が充填され、各々の前記画素電極は各対応する薄膜トランジスタを介して各対応する信号線に電気的に接続されるとともに、前記薄膜トランジスタの制御端子は各対応するゲート線に電気的に接続され、前記対向電極には所定の対向電極電圧が印加され、各々の前記画素電極には各対応する前記ゲート線が駆動される度毎に所望の表示階調に対応した電圧レベルを有する階調電圧が前記信号線および前記薄膜トランジスタを介して印加されるように構成された液晶ディスプレイ用の信号線駆動回路において、
　前記対向電極電圧に対して相対的に正の極性を有し、かつ設定された全ての表示階調にそれぞれ対応した電圧レベルを有する複数の正極性階調電圧を発生する第１の階調電圧発生手段と、
　前記対向電極電圧に対して相対的に負の極性を有し、かつ設定された全ての表示階調にそれぞれ対応した電圧レベルを有する複数の負極性階調電圧を発生する第２の階調電圧発生手段と、
　前記第１および第２の階調電圧発生手段のそれぞれの出力端子に接続され、前記第１の階調電圧発生手段からの前記複数の正極性階調電圧を選択して出力する第１の選択モードと、前記第２の階調電圧発生手段からの前記複数の負極性階調電圧を選択して出力する第２の選択モードとを所定の周期で交互に繰り返す階調電圧選択手段と、
　各々の前記信号線に対して設けられ、入力された１画素分の所望の表示階調を表すディジタルの階調データをデコードして、前記階調電圧選択手段より与えられている前記複数の正極性階調電圧もしくは前記複数の負極性階調電圧の中から前記階調データに対応した１つの前記階調電圧を選択して前記信号線上に出力するアナログ・デイジタル変換手段と、を有することを特徴とする液晶ディスプレイ用信号線駆動回路。」
　
１ｂ．「【０１７０】
【発明が解決しようとする課題】上記のように、コモン一定駆動法を用いる場合には、表示階調数の２倍の数の階調電圧を扱うことから、信号線ドライバにおいて回路規模、特にＤＡコンバータの回路規模が大きくなる。元々このＤＡコンバータは、正極性および負極性の階調電圧の電圧範囲に応じて通常の２倍の電圧系で動作するため、個々のトランジスタ素子の面積が大きくならざるを得ない。したがって、トランジスタ素子数が２倍になることで、回路規模は著しく増大する。このように信号線ドライバのチップ面積が大きくなると、チップコストが増すだけでなく、パッケージ（主にテープ・キャリア・パッケージ）の要求仕様を満足するのが困難になる。
【０１８０】また、コモン一定駆動法において、各チャンネルの出力アンプ１４８j は正極性の電圧範囲と負極性の電圧範囲とで交互に動作する。このために、出力アンプ１４８j を構成する電圧フォロアの演算増幅器は、正極性および負極性の階調電圧の全域で、しかも出力端子より電流を吐き出すソース状態と出力端子に電流を引き込むシンク状態とでそれぞれリニアリティおよびオフセット等の特性を満足させなければならず、非常に精度の高いものが求められる。このことは、回路設計や製造プロセスにおいて大きな負担となっている。
【０１９０】本発明は、かかる問題点に鑑みてなされたもので、回路規模ないしチップサイズの大幅な小型化と設計ないし製作の容易化とを実現する液晶ディスプレイ用の信号線駆動回路を提供することを目的とする。」
　
１ｃ．「【０３４０】左側のＤＡコンバータ２０Ｌには、階調電圧発生回路２８より正極性の全て（Ｋ個）の階調電圧Ｖ1 〜ＶK が供給される。一方、右側のＤＡコンバータ２０Ｒには階調電圧発生回路２８より負極性の全て（Ｋ個）の階調電圧Ｖ'K〜Ｖ'1が供給される。
【０３５０】階調電圧発生回路２８は、たとえば抵抗分圧回路からなり、液晶パネル１００のＶーＴ特性にしたがって各表示階調に対応した電圧レベルを有する各階調電圧が得られるように適当な箇所の接続点（ノード）に補正用の基準電圧ｖが供給されている。
【０３６０】たとえば、コモン一定駆動法において、対向電極の電圧を５Ｖに固定し、各画素電極に正極性の階調電圧（５〜１０ボルト）および負極性の階調電圧（５〜０ボルト）を交互に印加する場合、正極性の最大階調電圧ＶK は１０ボルトに最も近い値に設定され、負極性の最大階調電圧Ｖ'Kは０ボルトに最も近い値に設定され、両極性の最小階調電圧Ｖ1,Ｖ'1は５ボルト付近に設定される。
【０３７０】左側のＤＡコンバータ２０Ｌは、左側レベルシフタ１８Ｌより入力した１画素分の画像データをデコードし、その画像データの表す表示階調に対応した電圧レベルを有する正極性の階調電圧Ｖx を選択して出力するように構成されている。一方、右側のＤＡコンバータ２０Ｒは、右側レベルシフタ１８Ｒより入力した１画素分の画像データをデコードし、その画像データの表す表示階調に対応した電圧レベルを有する負極性の階調電圧Ｖ'xを選択して出力するように構成されている。左側および右側のＤＡコンバータ２０Ｌ，２０Ｒの出力端子はそれぞれ左側および右側の出力アンプ２２Ｌ，２２Ｒの入力端子に接続されている。」
　
１ｄ．「【０４１０】次に、この実施例による信号線ドライバの動作を説明する。この信号線ドライバを含むＴＦＴ−ＬＣＤにおいては、ゲート線ドライバＧ1,Ｇ2,…により液晶パネル１００のゲート線Ｙ1,Ｙ2,……が１フレーム期間内に通常は線順次走査で１ライン（行）ずつ選択されてアクティブ状態に駆動される。各ゲート線Ｙj が駆動される度に、各信号線ドライバでは、各チャンネルの出力パッド２６より当該ライン上の各対応する画素電極に印加すべき階調電圧Ｖj が出力される。
【０４２０】いま、ｉ行のゲート線Ｙi が駆動される時、各第１切換回路１４Ｌ，１４Ｒおよび各第２切換回路２４Ｌ，２４Ｒがそれぞれ一方（左側）の入力端子に切り換わっているとする。この時、第１データラッチ回路１２Ｌ，１２Ｒには、液晶パネル１００内のｉ行ｊ列およびｉ行（ｊ＋１）列にそれぞれ位置する２つの画素の表示階調を表す画像データＤＸi,j ，ＤＸi,j+1 が格納されている。
【０４３０】この場合、交流化信号ＳＴのタイミングに応動して左側の第１データラッチ回路１２Ｌより１画素分の画像データＤＸi,j が左側の第１切換回路１４Ｌを介して左側の第２データラッチ回路１６Ｌに転送されると同時に、右側の第１データラッチ回路１２Ｒより１画素分の画像データＤＸi,j+1 が右側の第１切換回路１６Ｒを介して右側の第２データラッチ回路１６Ｒに転送される。
【０４４０】左側および右側の第２データラッチ回路１６Ｌ，１６Ｒに取り込まれた１画素分の画像データＤＸi,j,ＤＸi,j+1 は、それぞれ左側および右側のレベルシフタ１８Ｌ，１８Ｒを介して左側および右側のＤＡコンバータ２０Ｌ，２０Ｒに入力される。
【０４５０】これにより、左側のＤＡコンバータ２０Ｌから、画像データＤＸj の表す表示階調に対応した電圧レベルを有する正極性の階調電圧Ｖj が出力される。一方、右側のＤＡコンバータ２０Ｒからは、画像データＤＸi,j+1 の表す表示階調に対応した電圧レベルを有する負極性の階調電圧Ｖ'j+1が出力される。
【０４６０】左側のＤＡコンバータ２０Ｌより出力された正極性の階調電圧Ｖj は、左側の出力アンプ２２Ｌおよび第２切換回路２４Ｌを介して左側の出力パッド２６Ｌより信号線Ｘj に出力され、この信号線Ｘj に接続されているｉ行の薄膜トランジスタＴＦＴi,j を介して画素電極Ｐi,j に印加される。
【０４７０】一方、右側のＤＡコンバータ２０Ｒより出力された負極性の階調電圧Ｖj+1 は右側の出力アンプ２２Ｒおよび第２切換回路２４Ｒを介して右側の出力パッド２６Ｒより信号線Ｘj+1 に出力され、この信号線Ｘj+1 に接続されているｉ行の薄膜トランジスタＴＦＴi,j+1 を介して画素電極Ｐi,j+1 に印加される。
【０４８０】次に、（ｉ＋１）行のゲート線Ｙi+1 が駆動されると、これと同期して交流化信号ＳＴにより各第１切換回路１４Ｌ，１４Ｒおよび各第２切換回路２４Ｌ，２４Ｒがそれぞれ他方（右側）の入力端子に切り換わる。
【０４９０】これにより、左側の第１データラッチ回路１２Ｌより信号線Ｘi に対応した１画素分の画像データＤＸi+1,j が右側の第１切換回路１４Ｒを介して右側の第２データラッチ回路１６Ｒに転送されると同時に、右側の第１データラッチ回路１２Ｒより信号線Ｘi+1 に対応した１画素分の画像データＤＸi+1,j+1 が左側の第１切換回路１４Ｌを介して左側の第２データラッチ回路１６Ｌに転送される。
【０５００】左側および右側の第２データラッチ回路１６Ｌ，１６Ｒに取り込まれた１画素分の画像データＤＸi+1,j+1 ，ＤＸi+1,j は、それぞれ左側および右側のレベルシフタ１８Ｌ，１８Ｒを介して左側および右側のＤＡコンバータ２０Ｌ，２０Ｒに入力される。
【０５１０】これにより、左側のＤＡコンバータ２０Ｌからは、画像データＤＸi+1,j+1 の表す表示階調に対応した電圧レベルを有する正極性の階調電圧Ｖj+1 が出力される。一方、右側のＤＡコンバータ２０Ｒからは、画像データＤＸi+1,j の表す表示階調に対応した電圧レベルを有する負極性の階調電圧Ｖ'jが出力される。
【０５２０】左側のＤＡコンバータ２０Ｌより出力された正極性の階調電圧Ｖj+1 は、左側の出力アンプ２２Ｌおよび右側の第２切換回路２４Ｒを介して右側の出力パッド２６Ｒより信号線Ｘj+1 に出力され、この信号線Ｘj+1 に接続されている（ｉ＋１）行の薄膜トランジスタＴＦＴi+1,j+1 を介して対応する画素電極Ｐi+1,j+1 に印加される。
【０５３０】一方、右側のＤＡコンバータ２０Ｒより出力された負極性の階調電圧Ｖ'jは、右側の出力アンプ２２Ｒおよび左側の第２切換回路２４Ｌを介して左側の出力パッド２６Ｌより信号線Ｘj に出力され、この信号線Ｘj に接続されている（ｉ＋１）行の薄膜トランジスタＴＦＴi+1,j を介して対応する画素電極Ｐi+1,j に印加される。
【０５４０】以後、上記した２ライン分の動作が繰り返される。これにより、液晶パネル１００のＹ方向において１画素毎に階調電圧の極性が反転する。また、Ｘ方向においても１画素毎に（各隣接する２つの信号線Ｘj,Ｘj+1 の間で）階調電圧の極性が反転する。このように、隣合う信号線ないし画素電極で階調電圧の極性が反転することで、画素電極や対向電極等で流れる電流が隣同士で打ち消し合い、これによって表示品質の低下が抑えられる。
【０５５０】なお、各切換回路１４Ｌ，１４Ｒ，２４Ｌ，２４Ｒは、交流化信号ＳＴにより１フレーム毎にも切り換わる（すなわち各行のゲート線Ｙi が駆動される時の各切換回路１４Ｌ，１４Ｒ，２４Ｌ，２４Ｒの位置がフレーム毎に反転する）ように制御される。このようなフレーム周期の反転により、図１１に示すようなコモン一定駆動法による電極電圧波形が得られる。
【０５６０】上記したように、本実施例による信号線ドライバでは、各隣合う２つのチャンネル分の駆動部において、左側のＤＡコンバータ２０Ｌおよび出力アンプ２２Ｌを正極性の階調電圧専用に構成するとともに右側のＤＡコンバータ２０Ｒおよび出力アンプ２２Ｒを負極性の階調電圧専用に構成し、両ＤＡコンバータ２０Ｌ，２０Ｒの前段に設けた第１切換回路１４Ｌ，１４Ｒと両出力アンプ２２Ｌ，２２Ｒの後段に設けた第２切換回路２４Ｌ，２４Ｒとを所定の周期たとえばライン周期かつフレーム周期で切り換えることにより、コモン一定駆動法とドット反転（１画素毎の反転）とを実現している。
【０５７０】１チャンネル分の各ＤＡコンバータ２０Ｌ，２０Ｒは、表示階調に等しい数の片方の極性の階調電圧だけを扱えばよいため、従来のものと比べてトランジスタ素子数が半分で済み、回路規模が半減している。
【０５８０】各出力アンプ２２Ｌ，２２Ｒは、片方の極性の階調電圧の範囲で常時シンク状態もしくはソース状態のいずれかで動作すればよい。このため、各出力アンプ２２Ｌ，２２Ｒにおいて、１チャンネル分の回路規模が小さくなるとともに、ダイナミックレンジまたはリニアリティやオフセット等の特性を容易に得ることが可能であり、回路設計や製造プロセスの負担を軽減することができる。」
　
１ｅ．「【０６５０】図４の（Ｂ）に、半導体集積回路における図２の２チャンネル分の駆動部の回路レイアウトの一例を示す。図４の（Ａ）は、従来の信号線ドライバにおける２チャンネル分の駆動部の回路レイアウトである。
【０６６０】どちらも６４階調用であるが、従来のもの（Ａ）では１チャンネル分のＤＡコンバータが正極性および負極性の１２８個の階調電圧を扱うのに対し、本実施例のもの（Ｂ）では１チャンネル分のＤＡコンバータは正極性もしくは負極性の６４個の階調電圧を扱えばよいため、回路面積が半減している。」
　
（３−２）対比・判断
　引用刊行物の（３−１）の「１ａ．」乃至「１ｄ．」の記載から、以下のことが読み取れる。
・液晶ディスプレイ用信号線駆動回路には、表示階調を指定するディジタルの階調データに応じて、対向電極電圧に対して相対的に正の極性を有するアナログの正極性階調電圧を出力する第１のディジタル・アナログ変換手段２０Ｌと、対向電極電圧に対して相対的に負の極性を有するアナログの負極性階調電圧を出力する第２のディジタル・アナログ変換手段２０Ｒとが設けられていること。
・第１のディジタル・アナログ変換手段２０Ｌは、階調電圧発生回路２８より供給される正極性の全て（Ｋ個）の階調電圧Ｖ1〜ＶKの中から、表示階調に対応した電圧レベルを有する正極性の階調電圧Ｖxを選択して出力し、また、第２のディジタル・アナログ変換手段２０Ｒは、階調電圧発生回路２８より供給される負極性の全て（Ｋ個）の階調電圧Ｖ'K〜Ｖ'1の中から、表示階調に対応した電圧レベルを有する負極性の階調電圧Ｖ'xを選択して出力すること。
・液晶ディスプレイ用信号線駆動回路は、第１のディジタル・アナログ変換手段２０Ｌから出力される正極性階調電圧及び第２のディジタル・アナログ変換手段２０Ｒから出力される負極性階調電圧を選択する第２切換回路（２４Ｌ，２４Ｒ）を備えていること。
　したがって、引用刊行物には、次の発明（以下、「引用発明」という。）が記載されているものと認められる。
「階調電圧発生回路２８より供給される正極性の全て（Ｋ個）の階調電圧Ｖ1 〜ＶK の中から、表示階調に対応した電圧レベルを有する正極性の階調電圧Ｖx を選択して出力する第１のディジタル・アナログ変換手段２０Ｌと、階調電圧発生回路２８より供給される負極性の全て（Ｋ個）の階調電圧Ｖ'K〜Ｖ'1の中から、表示階調に対応した電圧レベルを有する負極性の階調電圧Ｖ'xを選択して出力する第２のディジタル・アナログ変換手段２０Ｒと、第１のディジタル・アナログ変換手段２０Ｌから出力される正極性階調電圧Ｖx 及び第２のディジタル・アナログ変換手段２０Ｒから出力される負極性階調電圧Ｖ'xを選択する第２切換回路（２４Ｌ，２４Ｒ）と、を備えている、液晶ディスプレイ用信号線駆動回路。」
　
　そこで、本願補正発明（前者）と上記引用発明（後者）とを対比する。
・後者の「階調電圧発生回路２８より供給される正極性の全て（Ｋ個）の階調電圧Ｖ1 〜ＶK」、「階調電圧発生回路２８より供給される負極性の全て（Ｋ個）の階調電圧Ｖ'K〜Ｖ'1」は、それぞれ、前者の「複数の上側アナログ表示電圧」、「複数の下側アナログ表示電圧」に相当する。
・後者の「階調電圧発生回路２８より供給される正極性の全て（Ｋ個）の階調電圧Ｖ1 〜ＶK の中から、表示階調に対応した電圧レベルを有する正極性の階調電圧Ｖx を選択して出力する第１のディジタル・アナログ変換手段２０Ｌ」、「階調電圧発生回路２８より供給される負極性の全て（Ｋ個）の階調電圧Ｖ'K〜Ｖ'1の中から、表示階調に対応した電圧レベルを有する負極性の階調電圧Ｖ'xを選択して出力する第２のディジタル・アナログ変換手段２０Ｒ」は、上記相当関係を勘案すれば、それぞれ、前者の「複数の上側アナログ表示電圧を受容し、該上側アナログ表示電圧のうちの１つをディジタル値に基づいて選択する、第１のサブ回路」、「複数の下側アナログ表示電圧を受容し、該下側アナログ表示電圧のうちの１つをディジタル値に基づいて選択する、第２のサブ回路」に相当する。
・後者の「第１のディジタル・アナログ変換手段２０Ｌから出力される正極性階調電圧Ｖx 及び第２のディジタル・アナログ変換手段２０Ｒから出力される負極性階調電圧Ｖ'xを選択する第２切換回路（２４Ｌ，２４Ｒ）」は、上記相当関係も勘案すれば、前者の「第１のサブ回路と前記第２のサブ回路との間に接続され、上側アナログ表示電圧又は前記下側アナログ表示電圧を選択する、マルチプレクサ」に相当する。
・後者の「液晶ディスプレイ用信号線駆動回路」は、前者の「第１、第２のサブ回路」に相当する「第１、第２のディジタル・アナログ変換手段２０Ｌ、２０Ｒ」、及び、前者の「マルチプレクサ」に相当する「第２切換回路（２４Ｌ，２４Ｒ）」を備えた電子回路であるから、前者の「電子回路」に相当する。
　したがって、両者は、
「ディジタル値をアナログ電圧へと変換する電子回路であって、
　複数の上側アナログ表示電圧を受容し、該上側アナログ表示電圧のうちの１つをディジタル値に基づいて選択する、第１のサブ回路と、
　複数の下側アナログ表示電圧を受容し、該下側アナログ表示電圧のうちの１つをディジタル値に基づいて選択する、第２のサブ回路と、
　前記第１のサブ回路と前記第２のサブ回路との間に接続され、前記上側アナログ表示電圧又は前記下側アナログ表示電圧を選択する、マルチプレクサと
を備えている、電子回路。」
　の点の構成で一致し、以下の点で相違する。
［相違点］
　前者が、第１のサブ回路を、ＰＭＯＳトランジスタを有しＮＭＯＳトランジスタを有さないとするとともに、第２のサブ回路ＮＭＯＳトランジスタを有しＰＭＯＳトランジスタを有さないとしているのに対し、後者には、第１、第２のディジタル・アナログ変換手段２０Ｌ、２０Ｒについてこのような回路構成の記載がない点。
　
　そこで、上記相違点について検討する。
　ディジタルデータに応じて分圧回路出力を選択的に取り出すアナログスイッチ群を備えたデジタル・アナログ変換器において、高電位側出力を取り出すためのアナログスイッチをＰＭＯＳ、低電位側出力を取り出すためのアナログスイッチをＮＭＯＳで構成し、全てのアナログスイッチをＣＭＯＳで構成した場合に比して回路構成を簡略化し、レイアウト面積を減少させることは、例えば、実願平５−１２３６４号（実開平６−６６１３７号）のＣＤ−ＲＯＭ、特開平６−７７８３２号公報に示されるように、従来周知である。また、上記のようなデジタル・アナログ変換器において、アナログスイッチ群をＰＭＯＳからなる群とＮＭＯＳからなる群の２群構成とすることも、上記実願平５−１２３６４号（実開平６−６６１３７号）のＣＤ−ＲＯＭの他、特開平６−７７８３２号公報にも示されるように従来周知である。
　そして、引用刊行物の明細書の段落【０１７０】の「コモン一定駆動法を用いる場合には、表示階調数の２倍の数の階調電圧を扱うことから、信号線ドライバにおいて回路規模、特にＤＡコンバータの回路規模が大きくなる。元々このＤＡコンバータは、正極性および負極性の階調電圧の電圧範囲に応じて通常の２倍の電圧系で動作するため、個々のトランジスタ素子の面積が大きくならざるを得ない。したがって、トランジスタ素子数が２倍になることで、回路規模は著しく増大する。」（（３−１）の「１ｂ．」の記載参照。）、【０５７０】の「１チャンネル分の各ＤＡコンバータ２０Ｌ，２０Ｒは、表示階調に等しい数の片方の極性の階調電圧だけを扱えばよいため、従来のものと比べてトランジスタ素子数が半分で済み、回路規模が半減している。」（（３−１）の「１ｄ．」の記載参照。）、段落【０６６０】の「どちらも６４階調用であるが、従来のもの（Ａ）では１チャンネル分のＤＡコンバータが正極性および負極性の１２８個の階調電圧を扱うのに対し、本実施例のもの（Ｂ）では１チャンネル分のＤＡコンバータは正極性もしくは負極性の６４個の階調電圧を扱えばよいため、回路面積が半減している。」（（３−１）の「１ｅ．」の記載参照。）等の記載からみて、引用刊行物においても、回路規模、面積を減少させるために、ＤＡコンバータの回路構成等を工夫する点が示唆されているものと認められる。
　そうすると、デジタル・アナログ変換器のレイアウト面積の減少を図るために、上記周知事項を引用発明に適用し、第１のディジタル・アナログ変換手段をＰＭＯＳ構成とするとともに第２のディジタル・アナログ変換手段をＮＭＯＳ構成として上記相違点に係る構成とすることは、当業者が格別の推考力を要することなくなし得る程度のことと認められる。
　そして、本願補正発明による効果も、引用刊行物の記載及び周知事項から当業者が予測しうる範囲内のものにすぎない。
  したがって、本願補正発明は、引用発明及び周知事項に基づいて当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
（４）むすび
　以上のとおり、本件手続補正は、平成１５年改正前特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に違反するものであるから、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について
　平成１５年８月４日付けの手続補正は、上記のとおり却下されたので、本願の請求項１乃至２３に係る発明は、平成１２年４月１７日付け及び平成１４年１２月２７日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１乃至２３に記載された事項により特定されるとおりのものと認められるところ、その請求項１に係る発明（以下、「本願発明」という。）は、「２．（１）」の補正前の特許請求の範囲の請求項１に記載されたとおりのものである。
　
４．引用刊行物
　原査定の拒絶の理由に引用された引用刊行物及びその記載事項は、前記「２．（３−１）」に記載したとおりのものである。
　
５．対比・判断
　本願発明は、前記「２．」で検討した本願補正発明から、上記限定事項を省いたものである。
　そうすると、本願発明の構成要件を全て含み、さらに他の構成要件を付加したものに相当する本願補正発明が、前記「２．（３−２）」に記載したとおり、引用発明及び周知事項に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、当業者が容易に発明をすることができたものである。
　
６．むすび
　以上のとおりであるから、本願発明（請求項１に係る発明）は、特許法第２９条第２項の規定により特許を受けることができない。
　そして、本願の請求項１に係る発明が特許を受けることができないものであるから、その余の請求項に係る発明について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。