【事件の表示】
　特願２００２−１４７１２５「半導体集積回路装置」拒絶査定不服審判事件〔平成１５年１１月２８日出願公開、特開２００３−３３８５３８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１４年５月２２日の出願であって、平成１８年１１月２７日付けで手続補正がなされ、平成１９年７月２０日付けで拒絶査定がなされ、それに対して、同年８月２３日に拒絶査定に対する審判請求がなされ、同年９月２５日付けで手続補正がなされ、その後当審において、平成２１年１２月１８日付けで審尋がなされ、平成２２年２月１９日に回答書が提出されたものである。
　
２．平成１９年９月２５日付けの手続補正について
【補正の却下の決定の結論】
　平成１９年９月２５日付けの手続補正を却下する。
　
【理由】
（１）補正の内容
　平成１９年９月２５日付けの手続補正（以下、「本件補正」という。）は、特許請求の範囲及び発明の詳細な説明を補正するものであり、特許請求の範囲についての補正は、以下のとおりである。
　
（補正事項ａ）補正前の請求項１を、補正後の請求項１の
「【請求項１】第１半導体層および第２半導体層と、該２つの半導体層の間に介在する第１分離領域と、前記第１半導体層の表面から前記第１分離領域に達し前記第１半導体層と逆の導電形の半導体領域で形成される第２分離領域と、前記第１分離領域と前記第２分離領域に囲まれ、複数個に分割される前記第１半導体層の分割領域と、前記第２分離領域の表面層に形成される該第２分離領域とは逆の導電形の第１領域と、該第１領域と前記分割領域に挟まれる前記第２分離領域上にゲート絶縁膜を介して形成されるゲート電極と、前記第１領域上に形成される第１主電極と、前記分割領域の表面層に選択的に形成される該分割領域と同一導電形もしくは逆の導電形の第２領域と、該第２領域上に形成される第２主電極とを具備し、
　前記第２分離領域は、表面濃度が１０17cm-3から１０18cm-3である一つの拡散層からなり、前記分割領域とのｐｎ接合面が該分割領域に向かって凸状のみからなる曲線で構成されたことを特徴とする半導体集積回路装置。」
と補正すること。　
　
（補正事項ｂ）補正前の請求項４を、補正後の請求項４の
「【請求項４】２つの半導体層が絶縁膜を介して絶縁膜の上下に存在するＳＯＩ基板を半導体基板として用い、その一方の半導体層に形成される、複数のＭＯＳ駆動形高耐圧デバイスを含む出力回路と低耐圧デバイスで構成される制御回路を備え、前記出力回路が半導体基板上に多数搭載された半導体集積回路装置において、前記一方の半導体層と逆導電形であり、前記ＳＯＩ基板の絶縁膜までに達するし、前記ＭＯＳ駆動形高耐圧デバイスの多数キャリア注入用反転チャネルを形成する、表面濃度が１０17cm-3から１０18cm-3である一つの拡散層からなる分離領域を備え、該分離領域によって前記ＭＯＳ駆動形高耐圧デバイスが素子間分離され、前記分離領域と前記一方の半導体層とのｐｎ接合面が前記分離領域から前記一方の半導体層に向かって凸状の曲線のみで構成されたことを特徴とする半導体集積回路装置。」
と補正すること。
　
（補正事項ｃ）補正前の請求項５を、補正後の請求項５の
「【請求項５】２つの半導体層が少なくとも一方の半導体層と逆の導電形の埋め込み層を介して埋め込み層の上下に存在する埋め込みエピタキシャル基板を半導体基板として用い、前記一方の半導体層に形成される、複数のＭＯＳ駆動形高耐圧デバイスを含む出力回路と低耐圧デバイスで構成される制御回路を備え、前記出力回路が半導体基板上に多数搭載された半導体集積回路装置において、前記一方の半導体層と逆導電形であり、前記ＳＯＩ基板の絶縁膜までに達し、前記ＭＯＳ駆動形高耐圧デバイスの多数キャリア注入用反転チャネルを形成する、表面濃度が１０17cm-3から１０18cm-3である一つの拡散層からなる分離領域を備え、該分離領域によって出力回路を構成するＭＯＳ駆動形高耐圧デバイスが素子間分離され、前記分離領域と前記一方の半導体層とのｐｎ接合面が前記分離領域から前記一方の半導体層に向かって凸状の曲線のみで構成されたことを特徴とする半導体集積回路装置。」
と補正すること。
　
（補正事項ｄ）補正前の請求項６を、補正後の請求項６の
「【請求項６】
　前記分離領域は、隣接する２つの前記ＭＯＳ駆動形高耐圧デバイスの前記反転チャネルを形成することを特徴とする請求項４または５に記載の半導体集積回路装置。」
と補正すること。
　
（２）補正の目的の適否および新規事項の追加の有無についての検討
（２−１）補正事項ａについて
　補正事項ａは、補正前の請求項１に対して、補正後の請求項１における「前記第２分離領域は、表面濃度が１０17cm-3から１０18cm-3である一つの拡散層からなり、前記分割領域とのｐｎ接合面が該分割領域に向かって凸状のみからなる曲線で構成された」という技術的事項を付加する補正であるから、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　そして、「前記第２分離領域は、表面濃度が１０17cm-3から１０18cm-3である一つの拡散層からなり、前記分割領域とのｐｎ接合面が該分割領域に向かって凸状のみからなる曲線で構成された」は、本願の願書に最初に添付した明細書の発明の詳細な説明の【００３６】段落、【００４０】段落、【００５０】段落及び図２〜６の記載に基づく補正であり、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下「特許法第１７条の２第３項」という。）に規定された新規事項の追加禁止の要件を満たしている。
　
（２−２）補正事項ｂについて
　補正事項ｂは、補正前の請求項４における「拡散層を備え、該拡散層によって前記ＭＯＳ駆動形高耐圧デバイスが素子間分離される」を、補正後の請求項４における「表面濃度が１０17cm-3から１０18cm-3である一つの拡散層からなる分離領域を備え、該分離領域によって前記ＭＯＳ駆動形高耐圧デバイスが素子間分離され、前記分離領域と前記一方の半導体層とのｐｎ接合面が前記分離領域から前記一方の半導体層に向かって凸状の曲線のみで構成された」と限定する補正であるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　そして、「表面濃度が１０17cm-3から１０18cm-3である一つの拡散層からなる分離領域を備え、該分離領域によって前記ＭＯＳ駆動形高耐圧デバイスが素子間分離され、前記分離領域と前記一方の半導体層とのｐｎ接合面が前記分離領域から前記一方の半導体層に向かって凸状の曲線のみで構成された」は、本願の願書に最初に添付した明細書の発明の詳細な説明の【００３６】段落、【００４０】段落、【００５０】段落及び図２〜６の記載に基づく補正であり、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしている。
　
（２−３）補正事項ｃについて
　補正事項ｃは、補正前の請求項５における「拡散層を備え、該拡散層によって出力回路を構成するＭＯＳ駆動形高耐圧デバイスが素子間分離される」を、補正後の請求項５における「表面濃度が１０17cm-3から１０18cm-3である一つの拡散層からなる分離領域を備え、該分離領域によって出力回路を構成するＭＯＳ駆動形高耐圧デバイスが素子間分離され、前記分離領域と前記一方の半導体層とのｐｎ接合面が前記分離領域から前記一方の半導体層に向かって凸状の曲線のみで構成された」と限定する補正であるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　そして、「表面濃度が１０17cm-3から１０18cm-3である一つの拡散層からなる分離領域を備え、該分離領域によって出力回路を構成するＭＯＳ駆動形高耐圧デバイスが素子間分離され、前記分離領域と前記一方の半導体層とのｐｎ接合面が前記分離領域から前記一方の半導体層に向かって凸状の曲線のみで構成された」は、本願の願書に最初に添付した明細書の発明の詳細な説明の【００３６】段落、【００４０】段落、【００５０】段落及び図２〜６の記載に基づく補正であり、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしている。
　
（２−４）補正事項ｄについて
　補正事項ｄは、補正前の請求項６における「前記拡散層は、」を、補正後の請求項５における「前記分離領域は、」と限定する補正であるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　そして、「前記分離領域は、」は、本願の願書に最初に添付した明細書の発明の詳細な説明の【００３６】段落、【００４０】段落、【００５０】段落及び図２〜６の記載に基づく補正であり、特許法第１７条の２第３項に規定された新規事項の追加禁止の要件を満たしている。
　
（３）独立特許要件について
（３−１）はじめに
　上記（２）において検討したとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものであるから、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項（以下「特許法第１７条の２第５項」という。）において準用する同法第１２６条第５項の規定に適合するか否かについて、検討する。
　
（３−２）補正後の請求項１に係る発明
　本件補正による補正後の請求項１に係る発明（以下「補正後の発明」という。）は、平成１９年９月２５日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された事項により特定される、次のとおりのものである。
　
　「【請求項１】第１半導体層および第２半導体層と、該２つの半導体層の間に介在する第１分離領域と、前記第１半導体層の表面から前記第１分離領域に達し前記第１半導体層と逆の導電形の半導体領域で形成される第２分離領域と、前記第１分離領域と前記第２分離領域に囲まれ、複数個に分割される前記第１半導体層の分割領域と、前記第２分離領域の表面層に形成される該第２分離領域とは逆の導電形の第１領域と、該第１領域と前記分割領域に挟まれる前記第２分離領域上にゲート絶縁膜を介して形成されるゲート電極と、前記第１領域上に形成される第１主電極と、前記分割領域の表面層に選択的に形成される該分割領域と同一導電形もしくは逆の導電形の第２領域と、該第２領域上に形成される第２主電極とを具備し、
　前記第２分離領域は、表面濃度が１０17cm-3から１０18cm-3である一つの拡散層からなり、前記分割領域とのｐｎ接合面が該分割領域に向かって凸状のみからなる曲線で構成されたことを特徴とする半導体集積回路装置。」
　
（３−３）引用刊行物に記載された発明
（３−３−１）原査定の拒絶の理由に引用された、本願の出願前である平成２年３月１９日に頒布された刊行物である特開平２−７８２７５号公報（以下「引用刊行物」という。）には、第１、６、７図とともに、以下の事項が記載されている。（なお、下線は、当審において、特に強調する点に付与したものである。以下同様。）
　
「〔産業上の利用分野〕
　本発明は、導電変調型デバイスとその回路に係り、特にリース（当審注：「ソース」の誤記と認められる。以後「ソース」と読み替える。）接地で使用するのに好適な導電変調型デバイスとこれを用いた出力回路に関する。」（第２頁左上欄第１〜４行）
「〔発明が解決しようとする課題〕
　上記従来技術は誘電体分離構造のデバイスであり、寄生トランジスタ動作が生じやすい接合分離構造内に製作可能なデバイス構造については配慮がなされていなかった。また、このような導電変調型ＭＯＳサイリスタをトーテム・ポール型出力回路の電流吸込用素子として使用することについては検討がなされていなかった。
　本発明の第１の目的は、接合分離構造内に製作可能なソース接地形導電変調型ＭＯＳデバイスを提供することにある。
　本発明の第２の目的は、少ない素子構成で実現可能で、電流吸込能力も高いトーテム・ポール型出力回路を提供することにある。
〔課題を解決するための手段〕
　上記第１の目的は、導電変調型ＭＯＳデバイスのドレイン領域をアイソレーション拡散層と兼用して用いている前記導電変調型ＭＯＳデバイスのボディで囲むことにより達成される。
　上記第２の目的は、従来のトーテム・ポール型出力回路の電流吸込用ＭＯＳトランジスタ部と、電流吸込用ダイオードまたは、電流掃出用ＭＯＳトランジスタのゲート保護として用いられているダイオードを導電変調型ＭＯＳデバイスに置き換えることにより達成される。
〔作用〕
　接合分離構造内にソース接地で作られた導電変調型ＭＯＳデバイスでは、アイソレーション領域（導電変調型ＭＯＳデバイスのボディ領域）に流れる電流も有効なソース電流となるため、接合分離構造内でも、無効電流のないデバイスとして動作する。
〔実施例〕
　　以下、本発明の実施例を図面により詳細に説明する。
　第１図は、本発明の第１の実施例の半導体装置である。本半導体装置の製造方法は以下のようになる。すなわち、
Ｐ型基板２の上にＮ型エピタキシャル層４を形成し、Ｐ型アイソレーション拡散層５を形成する。次に、Ｐ型拡散層６（当審注：第１、６図、第２頁右下欄第７〜１１行及び第３頁左上欄第１９行〜同頁右上欄第３行の記載からみて、「Ｎ型拡散層６」の誤記と認められるので、以下「Ｎ型拡散層６」と記載する。）を拡散し、ゲート酸化膜を形成後、多結晶シリコン層７をデポジションし、ゲートを作る。その後、この多結晶シリコンゲートをマスクにして、Ｐ型拡散層８とＮ型拡散層１０を形成する。最後にＰ型拡散層１１を形成し、コンタクトホトエッチング工程終了後にアルミニウム電極１３を形成する。
　
本発明の半導体装置は、従来のソース接地型ＭＯＳトランジスタのドレイン領域内に、ドレイン領域とは反対導電型のアノード領域を設けた構造となっており、ソース端子Ｓ，ゲート端子Ｇ，ドレイン端子Ｄ，アノード端子Ａからなる導電変調型デバイスとなっている。Ｎ型ドレイン領域はＰ形（当審注：導電型を表す他の記載箇所との整合性をとるために、以後「Ｐ型」と表記する。）アイソレーション領域と兼用して用いられているボディ領域２，５，８に囲まれたソース接地構造となっている
「第６図は本願明細書の回路図に用いるＮチャネル導電変調型デバイスのシンボル図である。Ａはアノード端子，Ｄはドレイン端子，Ｇはゲート端子，Ｓはソース端子である。本シンボル図では、ソースとボディを短絡した場合を示している。
　
第７図は、本発明の第６の実施例を示す回路図である。本実施例では、通常のトーテム・ポール型出力回路の電流吸入用ＭＯＳトランジスタと、電流掃出用ＭＯＳトランジスタのゲート保護ダイオードを融合した部分をＮチャネル導電変調型ＭＯＳデバイスＭ
１
で置き変えている
　
（３−３−２）引用刊行物の「Ｎ型ドレイン領域はＰ型アイソレーション領域と兼用して用いられているボディ領域２，５，８に囲まれたソース接地構造となっている」（第２頁右下欄第２〜５行）という記載からみて、「Ｐ型アイソレーション領域と兼用して用いられているボディ領域２，５，８に囲まれた」「Ｎ型エピタキシャル層４」は、「Ｎ型ドレイン領域」であることは明らかである。
　
（３−３−３）そうすると、第１、６、７図も参照すると、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「Ｎ型エピタキシャル層４とＰ型基板２と、前記Ｎ型エピタキシャル層４の表面から前記Ｐ型基板２に達するＰ型アイソレーション領域５と、前記Ｐ型アイソレーション領域５に隣接し、前記Ｎ型エピタキシャル層４の表面に形成されたＰ型拡散層８と、Ｐ型アイソレーション領域と兼用して用いられているボディ領域２，５，８に囲まれたＮ型ドレイン領域と、前記Ｐ型アイソレーション領域５の表面に形成されるＮ型拡散層１０と、ゲート酸化膜を介してＮ型エピタキシャル層４上に形成される多結晶シリコンからなるゲートと、前記Ｐ型アイソレーション領域５の表面に形成されるＮ型拡散層１０上に形成されるアルミニウム電極１３と、前記Ｎ型ドレイン領域の表面に形成されるＮ型拡散層６と、前記Ｎ型拡散層６の表面に形成されるＮ型拡散層１０と、前記Ｎ型拡散層６の表面に形成されるＮ型拡散層１０の表面に形成されるアルミニウム電極１３と、前記Ｎ型拡散層６の表面に形成されるＰ型拡散層１１と、前記Ｎ型拡散層６の表面に形成される前記Ｐ型拡散層１１の表面に形成されるアルミニウム電極１３とから構成されるＮチャネル導電変調型ＭＯＳデバイス。」
　
（３−４）対比
（３−４−１）刊行物発明における「Ｎ型エピタキシャル層４」、「Ｐ型基板２」、「前記Ｎ型エピタキシャル層４表面から前記Ｐ型基板２に達するＰ型アイソレーション領域５」、「Ｎ型ドレイン領域」、「前記Ｐ型アイソレーション領域５の表面に形成されるＮ型拡散層１０」、「ゲート酸化膜を介してＮ型エピタキシャル層４上に形成される多結晶シリコンからなるゲート」、「前記Ｐ型アイソレーション領域５の表面に形成されるＮ型拡散層１０上に形成されるアルミニウム電極１３」、「前記Ｎ型拡散層６の表面に形成されるＮ型拡散層１０の表面に形成されるアルミニウム電極１３」及び「Ｎチャネル導電変調型ＭＯＳデバイス」は、各々補正後の発明の「第１半導体層」、「第２半導体層」、「前記第１半導体層と逆の導電形の半導体領域で形成される第２分離領域」、「前記第１半導体層の分割領域」、「前記第２分離領域の表面層に形成される該第２分離領域とは逆の導電形の第１領域」、「該第１領域と前記分割領域に挟まれる前記第２分離領域上にゲート絶縁膜を介して形成されるゲート電極」、「前記第１領域上に形成される第１主電極」、「該第２領域上に形成される第２主電極」及び「半導体集積回路装置」に相当する。
　
（３−４−２）引用刊行物の第１図からみて、「Ｎ型エピタキシャル層４」は、「Ｐ型アイソレーション領域５」により、「分割され」ていることは明らかである。
　
（３−４−３）引用刊行物の「第６図は本願明細書の回路図に用いるＮチャネル導電変調型デバイスのシンボル図である。Ａはアノード端子，Ｄはドレイン端子，Ｇはゲート端子，Ｓはソース端子である。本シンボル図では、ソースとボディを短絡した場合を示している。第７図は、本発明の第６の実施例を示す回路図である。本実施例では、通常のトーテム・ポール型出力回路の電流吸入用ＭＯＳトランジスタと、電流掃出用ＭＯＳトランジスタのゲート保護ダイオードを融合した部分をＮチャネル導電変調型ＭＯＳデバイスＭ１で置き変えている。」（第３頁左上欄第１９行〜同頁右上欄第９行）という記載からみて、第７図に記載されたＮチャネル導電変調型デバイスＭ１は、ＭＯＳトランジスタ部分とＰＮダイオード部分とから構成されており、刊行物発明の「Ｎ型拡散層６」、「Ｎ型拡散層６の表面に形成されるＮ型拡散層１０」は、「Ｎ型エピタキシャル層４」からなる「Ｎ型ドレイン領域」とともに、前記ＭＯＳトランジスタ部分のドレインを構成しているものと認められる。したがって、刊行物発明の「前記Ｎ型エピタキシャル層４の表面に形成されるＮ型拡散層６と、前記Ｎ型拡散層６の表面に形成されるＮ型拡散層１０」は、補正後の発明における「前記分割領域の表面層に選択的に形成される該分割領域と同一導電形」「の第２領域」に相当する。
　
（３−４−４）すると、補正後の発明と刊行物発明とは、
「第１半導体層および第２半導体層と、前記第１半導体層と逆の導電形の半導体領域で形成される第２分離領域と、前記第２分離領域に囲まれた前記第１半導体層の分割領域と、前記第２分離領域の表面層に形成される該第２分離領域とは逆の導電形の第１領域と、該第１領域と前記分割領域に挟まれる前記第２分離領域上にゲート絶縁膜を介して形成されるゲート電極と、前記第１領域上に形成される第１主電極と、前記分割領域の表面層に選択的に形成される該分割領域と同一導電形の第２領域と、該第２領域上に形成される第２主電極とを具備する半導体集積回路装置。」である点で一致し、次の３点で相違する。
　
（相違点１）補正後の発明では、「該２つの半導体層の間に介在する第１分離領域」を有し、「第２分離領域」が「前記第１半導体層の表面から前記第１分離領域に達し」、「前記第１半導体層の分割領域」が「前記第１分離領域と前記第２分離領域に囲まれ、」「複数個に分割され」ているのに対して、刊行物発明では、「Ｎ型エピタキシャル層４」と「Ｐ型半導体基板２」の間に介在する分離領域が存在せず、補正後の発明の「第２分離領域」、「第１半導体層の分割領域」に、各々相当する「Ｐ型アイソレーション領域」及び「Ｎ型エピタキシャル層４」からなる「Ｎ型ドレイン領域」が補正後の発明のような上記構成を有していない点。
　
（相違点２）補正後の発明では、「前記第２分離領域は、」「一つの拡散層からなり、前記分割領域とのｐｎ接合面が該分割領域に向かって凸状のみからなる曲線で構成され」ているのに対して、刊行物発明では、補正後の発明の「第２分離領域」に相当する「Ｐ型アイソレーション領域」が、「Ｐ型アイソレーション領域５」と「前記Ｐ型アイソレーション領域５に隣接し、前記Ｎ型エピタキシャル層４の表面に形成されたＰ型拡散層８」から構成されており、補正後の発明のような上記構成を有していない点。
　
（相違点３）補正後の発明では、「前記第２分離領域は、」「表面濃度が１０17cm-3から１０18cm-3である」のに対して、刊行物発明では、「Ｐ型アイソレーション領域」及び「Ｐ型拡散層８」の表面濃度が特定されていない点。
　
（３−５）判断
（３−５−１）相違点１について
　一般に集積回路を実現するに際し、ＳＯＩプロセスによる基板及びＰＮ接合分離構造を採用すること、すなわち、ＳＯＩプロセスによる基板を用い、基板の表面から絶縁層に至るウェルを形成して、素子形成領域を複数の領域に分割することにより、ある領域を他の領域から分離するＰＮ接合分離構造を採用することは、例えば、以下の周知例１に記載されるように、当業者において常套的に用いられている従来周知の技術である。
　
（周知例１）：特開平５−２９１５７４号公報には、図１〜３、６及び７とともに、以下の記載がなされている。
「【００１７】
【実施例】図１は本発明の第１実施例の構造断面図、図２は本発明の第１実施例の平面図
で、両図中、同一構成部分には同一符号を付してある。図１の構造断面図は図２のＩ−Ｉ’線に沿う断面図である。本実施例はＳＯＩプロセスを使用するＭＯＳ集積回路の例であって、基板には
ＳＯＩプロセスによる基板
【００１８】すなわち、まず図３（Ａ）に示す
Ｓｉ製のＮ型素子基板１３
同図（Ｂ）に示す如く素子基板１３の一方の面に対して熱酸化により、絶縁膜として酸化膜（ＳｉＯ2 膜）１２を例えば１μm 程度の厚さで形成する。そして、予め用意しておいた例えば厚さ600 μm 以上のＳｉ製の支持基板１１の表面と上記酸化膜１２の表面とを熱による溶着又は接着剤による接着によって、図３（Ｃ）に示す如く支持基板１１を酸化膜１２を介して素子基板１３に固着する。
【００１９】このようにして、形成された基板を上下反転して素子基板１３上に以下説明する各素子が形成される。図１及び図２において、
Ｎ型の素子基板１３上に所定形状のマスクを介して例えばＢ（ほう素）のイオン注入を高濃度で行なった後熱拡散により図１に示す如く酸化膜１２に達する深さのＰウェル１４を形成する。このＰウェル１４は図２に示すようにＰチャネルＭＯＳトランジスタの領域を囲むように形成される。
「【００３０】次に本発明の第２実施例について図６（Ａ）の平面図及び同図（Ｂ）の断面図と共に説明する。図６（Ｂ）は図６（Ａ）のＢ−Ｂ’線に沿う断面図で、図９及び図１０と同一構成部分には同一符号を付し、その説明を省略する。図９及び図１０に示した従来の半導体装置では、Ｐウェル７５とスクライブ領域との間に素子が存在しない不使用領域（図１０の７６）がある。
【００３１】本実施例は、図６（Ａ），（Ｂ）に３１で示す如く、スクライブ領域内にチップ外周の分離ウェルを設け、前記した不使用領域７６を無くすことにより、従来に比しチップ面積を縮小した点に特徴がある。なお、図６（Ｂ）ではアナログ部７３内のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとの間には分離用Ｐウェルが形成されていないが、第１実施例のように、アナログ部７３内のＰチャネルＭＯＳトランジスタを素子基板の表面から酸化膜７１に到達する深さのＰウェルで囲むようにしてもよい。
【００３２】図７（Ａ），（Ｂ）は夫々本発明の第３実施例の平面図及び同図（Ａ）のＢ−Ｂ’線に沿う断面図を示す。本実施例は上記第２実施例のより好ましい実施例であり、分離Ｐウェル３１の抵抗を下げる改良を施したものである。
【００３３】図６（Ａ），（Ｂ）に示した第２実施例では、分離Ｐウェル３１を一箇所でＧＮＤに接続しているが、これだと分離Ｐウェル３１の抵抗が大きく十分にＧＮＤレベルに固定することができない。そこで、本実施例では分離Ｐウェル３１の表面に図７（Ｂ）に示すように高濃度Ｐ+ 拡散層３２を形成し、更にその上にアルミニウム（Ａｌ）等の金属配線３３を形成する。
【００３４】これにより、分離Ｐウェル３１の抵抗が低下されるため、分離Ｐウェル３１の電位の揺らぎが抑制され、ノイズの吸収能力が高められる。図７（Ａ）では高濃度Ｐ+ 拡散層３２及び金属配線３３はアナログ部７３及びディジタル部７４の周囲に連続的に形成されているが、これらが断続的にＰウェル３１上に形成されていても同様の効果が得られる。」
 　
　よって、刊行物発明において、周知の技術である「ＳＯＩプロセスによる基板」およびＰＮ接合分離構造を採用し、補正後の発明のように、「該２つの半導体層の間に介在する第１分離領域」を有し、「第２分離領域」が「前記第１半導体層の表面から前記第１分離領域に達し」、「前記第１半導体層の分割領域」が「前記第１分離領域と前記第２分離領域に囲まれ、」「複数個に分割される」構成とすることは、当業者が容易になし得たことである。
　よって、相違点１は、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（３−５−２）相違点２について
　ＳＯＩ基板におけるＰＮ接合分離領域を、一回のイオン注入及び活性化処理、すなわち、一つの拡散層で形成することは、上記周知例１に記載されるように、当業者において常套的に用いられている従来周知の技術である。また、ベース領域を、一回のイオン注入及び活性化処理、すなわち、一つの拡散層で形成することも、以下の周知例２、３に記載されるように、当業者において常套的に用いられている従来周知の技術である。
　
（周知例２）：特開平６−１５１８６０号公報には、図１とともに、以下の記載がなされている。
「【０００９】
【実施例】以下、図を引用して本発明の実施例について述べる。
  図１(a) 〜(g) に示した実施例では、先ずｎ形SiＣ基板１の表面に熱酸化によりSiＯ2 膜２を形成する〔同図(a) 〕。基板１としては、図示しないがドレイン電極とオーム性接触を形成するｎ+ サブストレート上にｎ形エピタキシャル層を成長させたものが適している。そして、SiＯ2 膜２の上にスパッタリング法あるいはＣＶＤ法による多結晶シリコンあるいは金属からなる電極層30を形成し〔同図(b) 〕、エッチングによるパターニングによってゲート電極３を形成する〔同図(c) 〕。このとき、ゲート電極３の端部に基板１の面に対して60℃以下の傾斜面４を形成する。この傾斜面４の傾斜角は、等方性エッチングを行うか、電極層30の表面にArあるいはAsイオンを注入することによりダメージを加えた後エッチングするなどの方法で調整することができる。次いで、
ゲート電極３をマスクとしてAlあるいはほう素などのｐ型不純物５を領域６へイオン注入する
このあと1700℃程度に熱処理することにより、注入された不純物を活性化してｐベース領域７とする
　
（周知例３）：特開平４−１７１７６５号公報には、第７図とともに、以下の記載がなされている。
　「次いで、第７図を用いて、この実施例に係るＬＤＭＯＳの製造方法の一例を説明する。
　(a、b)Ｎ＋基板又はＮ＋埋込層１１２の上にＮエピ層１０２を成長したＳｉウェーハを用意し、Ｓｉ３Ｎ４膜をマスクにしたリアクティブイオンエッチ（ＲＩＥ）でＮエピ層１０２の部分にドレイン引出し領域を形成するための溝１２６を形成する。
　(c、d)溝１２６の内面を酸化し、Ｎ＋ドレインコンタクト領域とＮエピ層１０２を分離するための絶縁層１０６としての酸化膜を形成する。エッチングにより溝１２６の側面のみに酸化膜を残す。
　(e）高融点金属又はＮ型高不純物濃度のポリＳｉを蒸着法、ＣＶＤ法などによって溝１２６に埋込みドレイン引出し領域１０５を形成する。最近ではＳｉの選択エピタキシャル成長も可能になっているのでこれを使用してもよい。この工程で微細デバイス形成にとって重要なウェーハ表面の平坦化も同時に達成される。
　(f）表面にゲートＳｉＯ２１０８を形成し、その上にポリＳｉを堆積してパターニングすることによりゲート１０７を形成する。
　(g）
ゲート１０７をマスクにしてボロンイオンをイオン注入、ドライブインすることにより、Ｐ形チャネル領域１０３を形成する。
　(h）図示省略のレジスト及びポリＳｉのゲート１０７をマスクにしてヒ素イオンをイオン注入、ドライブインすることにより、Ｎ＋ソース領域１０４及びＮ＋ドレインコンタクト領域１０１を形成する。次いで基板表面に、中間絶縁膜１１０としてＰＳＧ又はＳｉ３Ｎ４或いはこれらの組合わせ膜を堆積する。」（第４頁右下欄第１２行〜第５頁右上欄第３行）
　
　よって、刊行物発明において、「Ｐ型アイソレーション領域５」と「前記Ｐ型アイソレーション領域５に隣接し、前記Ｎ型エピタキシャル層４の表面に形成されたＰ型拡散層８」を形成する際に、上記周知の技術を採用し、補正後の発明のように、「前記第２分離領域」が「一つの拡散層からな」るように構成することは、当業者が容易になし得たことである。
　そして、そのような構成を採用すれば、補正後の発明のように、「前記第２分離領域」が、「前記分割領域とのｐｎ接合面が該分割領域に向かって凸状のみからなる曲線で構成され」ることは明らかである。
　よって、相違点２は、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（３−５−３）相違点３について
　一般にＰＮ接合分離に用いるアイソレーション領域の表面濃度をどのように設定するかは、得ようとするデバイスの特性に応じて、当業者が適宜設定し得る設計的事項である。
　そして、本願の明細書及び図面を参照しても、補正後の発明のように、「前記第２分離領域」の「表面濃度」を１０17cm-3から１０18cm-3とすることの臨界的意義は認められない。
　したがって、引用発明において、補正後の発明のように、「前記第２分離領域」の「表面濃度」を「１０17cm-3から１０18cm-3」とすることは、当業者が容易になし得たことである。
　よって、相違点３は、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（３−６）独立特許要件についての纏め
　以上、検討したとおり、補正後の発明と刊行物発明との相違点は、いずれも、当業者が、引用刊行物に記載された発明及び周知の技術を勘案することにより容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができない。
　したがって、本件補正は、補正後の発明が、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　
（４）補正の却下についてのむすび
　本件補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものであるが、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成１９年９月２５日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし６に係る発明は、平成１８年１１月２７日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし６に記載された事項により特定されるとおりのものであって、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その特許請求の範囲の請求項１に記載された事項により特定される、次のとおりのものである。
　
　「【請求項１】第１半導体層および第２半導体層と、該２つの半導体層の間に介在する第１分離領域と、前記第１半導体層の表面から前記第１分離領域に達し前記第１半導体層と逆の導電形の半導体領域で形成される第２分離領域と、前記第１分離領域と前記第２分離領域に囲まれ、複数個に分割される前記第１半導体層の分割領域と、前記第２分離領域の表面層に形成される該第２分離領域とは逆の導電形の第１領域と、該第１領域と前記分割領域に挟まれる前記第２分離領域上にゲート絶縁膜を介して形成されるゲート電極と、前記第１領域上に形成される第１主電極と、前記分割領域の表面層に選択的に形成される該分割領域と同一導電形もしくは逆の導電形の第２領域と、該第２領域上に形成される第２主電極とを具備することを特徴とする半導体集積回路装置。」
　
４．引用刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された引用刊行物には、上において検討したとおり、上記２．（３−３−１）に記載したとおりの事項及び上記２．（３−３−３）において認定したとおりの発明が記載されているものと認められる。
　
 ５．判断
　上記２．（２）において検討したとおり、補正後の発明は、本願発明を限定的に減縮したものであるところ、上記２．（３）において検討したように、補正後の発明が、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものである以上、本願発明も、当然に引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものと認められるので、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。