【事件の表示】
　特願２０００−２３３４５６「半導体記憶装置及びその製造方法」拒絶査定不服審判事件〔平成１４年　２月１５日出願公開、特開２００２−　５０７０５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１２年８月１日の出願であって、平成１９年１０月９日付けで手続補正がなされたが、同年１１月１２日付けで拒絶査定がなされ、それに対して、同年１２月２０日に拒絶査定に対する審判が請求されるとともに、平成２０年１月２１日付けで手続補正がなされ、その後、平成２２年４月７日付けで審尋がなされ、同年６月１４日に回答書が提出されたものである。
　
２．補正の却下の決定
　［補正の却下の決定の結論］
　平成２０年１月２１日付けの手続補正を却下する。
　
　［理由］
（１）本件補正の内容
　平成２０年１月２１日付けの手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜１０を、補正後の特許請求の範囲の請求項１〜８と補正するとともに、明細書の００１７段落及び００２２段落を補正するものであって、補正前の請求項１〜１０（以下「補正前請求項１」〜「補正前請求項１０」という。）及び補正後の請求項１〜８（以下「補正後請求項１」〜「補正後請求項８」という。）は、各々以下のとおりである。
（補正前）
　「【請求項１】　ワード線とビット線が絶縁層を介して交差し、当該交差部位にメモリセルが構成されてなるメモリセルアレイ領域と、前記メモリセルの選択トランジスタを有してなる周辺回路領域とを備えた半導体記憶装置であって、
　前記ビット線は、前記絶縁層の下部に形成された第１の不純物拡散層からなるとともに、
　前記メモリセルアレイ領域と前記周辺回路領域との接続部位に、前記第１の不純物拡散層と一端で重畳接続された第２の不純物拡散層を有し、
　前記重畳部位は前記周辺回路領域に属しており、
　前記重畳部位を含む前記第２の不純物拡散層の表層及び前記選択トランジスタのソース／ドレインを構成する第３の不純物拡散層の表層にシリサイドが形成されていることを特徴とする半導体記憶装置。
　　【請求項２】　前記第２の不純物拡散層の一部は、ソース／ドレインを構成する前記第３の不純物拡散層の一方と一体に形成されたものであることを特徴とする請求項１に記載の半導体記憶装置。
　　【請求項３】　前記第２の不純物拡散層は、ソース／ドレインを構成する前記第３の不純物拡散層と別体として離間して形成されたものであることを特徴とする請求項１に記載の半導体記憶装置。
　　【請求項４】　前記メモリセルと前記選択トランジスタは、前記第２の不純物拡散層と前記第３の不純物拡散層とが前記各シリサイドを介して配線接続されてなるものであることを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
　　【請求項５】　前記メモリセルのゲート電極構造は、第１の絶縁膜、電荷の蓄積窒化膜、第２の絶縁膜及び前記ワード線が順次積層されてなることを特徴とする請求項１〜４のいずれか１項に記載の半導体記憶装置。
　　【請求項６】　隣接する前記ビット線間に、前記第１の絶縁膜、前記蓄積窒化膜及び前記第２の絶縁膜のうち少なくとも１種が形成されていることを特徴とする請求項５に記載の半導体記憶装置。
　　【請求項７】　前記周辺回路領域上にはシリサイドが形成され、且つ前記メモリセルアレイ領域内の不純物拡散層上にはシリサイドが存在しないことを特徴とする請求項１〜６のいずれか１項に記載の半導体記憶装置。
　　【請求項８】　所定のトランジスタを有してなるロジック回路領域を備え、前記所定のトランジスタがシリサイド化されていることを特徴とする請求項１〜７のいずれか１項に記載の半導体記憶装置。
　　【請求項９】　半導体基板上に、周辺回路領域及び／又はロジック回路領域の第１の素子形成領域及びメモリセルの第２の素子形成領域を区画する工程と、
　前記第１及び第２の素子形成領域に、第１の酸化膜、蓄積窒化膜及び第２の酸化膜を積層形成した後、前記第１の酸化膜、前記蓄積窒化膜及び第２の酸化膜をエッチングして、前記第１の素子形成領域及び前記第２の素子形成領域のビット線が形成される領域間の部分のみに前記第１の酸化膜、前記蓄積窒化膜及び第２の酸化膜を残す工程と、
　前記第２の素子形成領域に、選択的に不純物を導入してビット線となる第１の不純物拡散層を形成した後、当該第１の不純物拡散層上に絶縁層を形成する工程と、
　前記第１の素子形成領域及び前記第１の素子形成領域と前記第２の素子形成領域との接続部位のみの前記第１の酸化膜、前記蓄積窒化膜及び前記第２の酸化膜を除去する工程と、
　前記第１の素子形成領域にゲート絶縁膜を形成する工程と、
　前記第１の素子形成領域及び前記第２の素子形成領域にシリコン膜を形成した後、前記シリコン膜をパターニングして、前記第１の素子形成領域の前記ゲート絶縁膜上にゲート電極を、前記第２の素子形成領域の前記第１の酸化膜、前記蓄積窒化膜及び前記第２の酸化膜上にワード線をそれぞれ形成する工程と、
　前記接続部位及び前記第１の素子形成領域に不純物を導入し、前記接続部位には前記第１の不純物拡散層と一端で重畳接続されるように第２の不純物拡散層を、前記第１の素子形成領域にはソース／ドレインとなる第３の不純物拡散層をそれぞれ形成する工程と、
　前記重畳部位を含む前記第２の不純物拡散層の表層及び前記選択トランジスタのソース／ドレインを構成する第３の不純物拡散層の表層にシリサイドを形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。
　　【請求項１０】　前記第２の不純物拡散層の一部を、前記第３の不純物拡散層の一方と一体に形成することを特徴とする請求項９に記載の半導体記憶装置の製造方法。」
　
（補正後）
　「【請求項１】　ワード線とビット線が絶縁層を介して交差し、当該交差部位にメモリセルが構成されてなるメモリセルアレイ領域と、前記メモリセルの選択トランジスタを有してなる周辺回路領域とを備えた半導体記憶装置であって、
　前記ビット線は、前記絶縁層の下部から前記絶縁層の側部にかけて形成された第１の不純物拡散層からなるとともに、
　前記メモリセルアレイ領域と前記周辺回路領域との接続部位に、前記第１の不純物拡散層と一端で重畳接続された第２の不純物拡散層を有し、
　前記重畳部位は、前記周辺回路領域に属し、且つ前記第１の不純物拡散層の前記絶縁層の側部に形成された部分に形成されており、
　前記重畳部位を含む前記第２の不純物拡散層の表層及び前記選択トランジスタのソース／ドレインを構成する第３の不純物拡散層の表層にシリサイドが形成されていることを特徴とする半導体記憶装置。
　　【請求項２】　前記第２の不純物拡散層の一部は、ソース／ドレインを構成する前記第３の不純物拡散層の一方と一体に形成されたものであることを特徴とする請求項１に記載の半導体記憶装置。
　　【請求項３】　前記第２の不純物拡散層は、ソース／ドレインを構成する前記第３の不純物拡散層と別体として離間して形成されたものであることを特徴とする請求項１に記載の半導体記憶装置。
　　【請求項４】　前記メモリセルと前記選択トランジスタは、前記第２の不純物拡散層と前記第３の不純物拡散層とが前記各シリサイドを介して配線接続されてなるものであることを特徴とする請求項１〜３のいずれか１項に記載の半導体記憶装置。
　　【請求項５】　前記周辺回路領域上にはシリサイドが形成され、且つ前記メモリセルアレイ領域内の不純物拡散層上にはシリサイドが存在しないことを特徴とする請求項１〜４のいずれか１項に記載の半導体記憶装置。
　　【請求項６】　所定のトランジスタを有してなるロジック回路領域を備え、前記所定のトランジスタがシリサイド化されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体記憶装置。
　　【請求項７】　半導体基板上に、周辺回路領域及び／又はロジック回路領域の第１の素子形成領域及びメモリセルの第２の素子形成領域を区画する工程と、
　前記第１及び第２の素子形成領域に、第１の酸化膜、蓄積窒化膜及び第２の酸化膜を積層形成した後、前記第１の酸化膜、前記蓄積窒化膜及び第２の酸化膜をエッチングして、前記第１の素子形成領域及び前記第２の素子形成領域のビット線が形成される領域間の部分のみに前記第１の酸化膜、前記蓄積窒化膜及び第２の酸化膜を残す工程と、
　前記第２の素子形成領域に、選択的に不純物を導入してビット線となる第１の不純物拡散層を形成した後、前記第１の不純物拡散層上の端部を除く領域に、下部から側部にかけて前記第１の不純物拡散層と接するように絶縁層を形成する工程と、
　前記第１の素子形成領域及び前記第１の素子形成領域と前記第２の素子形成領域との接続部位のみの前記第１の酸化膜、前記蓄積窒化膜及び前記第２の酸化膜を除去する工程と、
　前記第１の素子形成領域にゲート絶縁膜を形成する工程と、
　前記第１の素子形成領域及び前記第２の素子形成領域にシリコン膜を形成した後、前記シリコン膜をパターニングして、前記第１の素子形成領域の前記ゲート絶縁膜上にゲート電極を、前記第２の素子形成領域の前記第１の酸化膜、前記蓄積窒化膜及び前記第２の酸化膜上にワード線をそれぞれ形成する工程と、
　前記接続部位及び前記第１の素子形成領域に不純物を導入し、前記接続部位には前記第１の不純物拡散層の前記端部と一端で重畳接続されるように第２の不純物拡散層を、前記第１の素子形成領域にはソース／ドレインとなる第３の不純物拡散層をそれぞれ形成する工程と、
　前記重畳部位を含む前記第２の不純物拡散層の表層及び前記選択トランジスタのソース／ドレインを構成する第３の不純物拡散層の表層にシリサイドを形成する工程とを含むことを特徴とする半導体記憶装置の製造方法。
　　【請求項８】　前記第２の不純物拡散層の一部を、前記第３の不純物拡散層の一方と一体に形成することを特徴とする請求項７に記載の半導体記憶装置の製造方法。」
　
（２）補正事項の整理
（２−１）補正事項１
　補正前の請求項１の「絶縁層の下部に形成された第１の不純物拡散層」を、補正後請求項１の「絶縁層の下部から前記絶縁層の側部にかけて形成された第１の不純物拡散層」と補正すること。
　
（２−２）補正事項２
　補正前の請求項１の「前記重畳部位は前記周辺回路領域に属しており」を、補正後請求項１の「前記重畳部位は、前記周辺回路領域に属し、且つ前記第１の不純物拡散層の前記絶縁層の側部に形成された部分に形成されており」と補正すること。
　
（２−３）補正事項３
　補正前の請求項５及び請求項６を削除するとともに、補正前の請求項７〜１０を、必要に応じて引用する請求項の番号を変更して、補正後の請求項５〜８とすること。
　
（２−４）補正事項４
　補正前の請求項９の「当該第１の不純物拡散層上に絶縁層を形成する工程」を、補正後請求項７の「前記第１の不純物拡散層上の端部を除く領域に、下部から側部にかけて前記第１の不純物拡散層と接するように絶縁層を形成する工程」と補正すること。
　
（２−５）補正事項５
　補正前の請求項９の「前記接続部位及び前記第１の素子形成領域に不純物を導入し、前記接続部位には前記第１の不純物拡散層と一端で重畳接続されるように第２の不純物拡散層を、前記第１の素子形成領域にはソース／ドレインとなる第３の不純物拡散層をそれぞれ形成する工程」を、補正後の請求項７の「前記接続部位及び前記第１の素子形成領域に不純物を導入し、前記接続部位には前記第１の不純物拡散層の前記端部と一端で重畳接続されるように第２の不純物拡散層を、前記第１の素子形成領域にはソース／ドレインとなる第３の不純物拡散層をそれぞれ形成する工程」と補正すること。
　
（２−６）補正事項６
　補正前の明細書の００１７段落を、補正後の明細書の００１７段落と補正すること。
　
（２−７）補正事項７
　補正前の明細書の００２２段落を、補正後の明細書の００２２段落と補正すること。
　
（３）補正の目的、及び新規事項追加の有無
（３−１）請求項についての補正
（３−１−１）補正事項１について
　補正事項１は、補正前の請求項１に係る発明における発明特定事項である「第１の不純物拡散層」の領域の端の形状を限定する補正であるから、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、前記の限定は、願書に最初に添付した明細書の００２７段落、００３２段落、及び願書に最初に添付した図面の図２（ａ）等に記載されているから（以下、願書に最初に添付した明細書、願書に最初に添付した図面を、各々「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。）、当該補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであり、当初明細書等に記載された事項の範囲内においてなされたものである。
　したがって、当該補正は、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）及び第４項に規定する要件を満たすものである。
　
（３−１−２）補正事項２について
　補正事項２は、補正前の請求項１に係る発明における発明特定事項である「重畳部位」の領域について、「第１の不純物拡散層の前記絶縁層の側部に形成された部分」であると限定する補正であるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、前記の限定は、当初明細書の００３２段落及び００３５段落〜００４１段落、並びに当初図面の図２（ａ）及び図４（ａ）等に記載されているから、当該補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであり、当初明細書等に記載された事項の範囲内においてなされたものである。
　したがって、当該補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　
（３−１−３）補正事項３について
　補正事項３は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当し、同法第１７条の２第３項に規定する要件を満たすものである。
　
（３−１−４）補正事項４について
　補正事項４は、補正前の請求項４に係る発明における発明特定事項である「絶縁層を形成する工程」について、その形成される領域を限定する補正であるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、前記の限定は、当初明細書の００３８段落、及び当初図面の図３（ｂ）等に記載されているから、当該補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであり、当初明細書等に記載された事項の範囲内においてなされたものである。
　したがって、当該補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　
（３−１−５）補正事項５について
　補正事項５は、補正前の請求項９に係る発明の発明特定事項である「第２の不純物拡散層を」「形成する工程」について、「前記第１の不純物拡散層と一端で重畳接続される」部位を限定する補正であるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、前記の限定は、当初明細書の００３８段落、及び当初図面の図３（ｂ）等に記載されているから、当該補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであり、当初明細書等に記載された事項の範囲内においてなされたものである。
　したがって、当該補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　
（３−２）発明の詳細な説明についての補正について
　補正事項６及び７は、いずれも特許請求の範囲の補正と整合を取るためのものであり、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法第１７条の２第３項に規定する要件を満たすものである。
　
（３−３）補正の目的、及び新規事項追加の有無についてのまとめ
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が独立特許要件を満たすものであるか否かにつき、さらに検討を進める。
　
（４）独立特許要件について
（４−１）補正後の発明
　補正後の請求項１〜８に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜８に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、上記２．（１）における「（補正後）」の請求項１の箇所に記載されたとおりのものである。
　
（４−２）引用刊行物に記載された発明
（４−２−１）本願の出願前に日本国内において頒布された刊行物である特開平６−１９６７１１号公報（以下「引用例」という。）には、図２６、３４〜３６、４５及び５４〜５９とともに、以下の記載がある（ここにおいて、下線は当合議体にて付加したものである。以下同じ。）。
　
ａ．「【０００１】
【産業上の利用分野】
この発明は、不揮発性記憶装置とその製造方法に関し、例えばいわゆるフラッシュＲＯＭのように電気的に書き込みと消去動作を可能にした不揮発性記憶装置とその製造方法に利用して有効な技術に関するものである
　
ｂ．「【０００８】
【発明が解決しようとする課題】
（中略）
【００１１】
この発明の目的は、実質的なメモリセルサイズを小さくし、かつ実質的に低電圧動作及び低電流動作を実現した不揮発性記憶装置とその製造方法を提供することにある。
　
ｃ．「【０１９６】
図５４には、この発明に係る不揮発性記憶装置におけるメモリマット部の更に他の一実施例の回路図が示されている。この実施例においても、図２６と同様にブロック分割によりメモリマットが構成される。例示的に示されているデータ線Ｄ０〜Ｄ４には、メモリマット（ブロック）の上側と下側に分けてブロック選択用のスイッチＭＯＳＦＥＴＱ１〜Ｑ４が設けられる
【０１９７】
上記代表として例示的に示されているデータ線Ｄ０〜Ｄ４のうち、奇数番号が付されたデータ線Ｄ１とＤ３には、メモリマットの上側にスイッチＭＯＳＦＥＴＱ１とＱ３が設けられ、メモリマット内のブロックデータ線ｄ１とｄ３と接続される。これに対して、偶数番号が付されたデータ線Ｄ０、Ｄ２及びＤ４には、メモリマットの下側にスイッチＭＯＳＦＥＴＱ０、Ｑ２及びＱ４が設けられ、メモリマット内のデータ線ｄ０、ｄ２及びｄ４と接続される
【０１９８】
上記のように例示的に示されてメモリマットに設けられたブロックデータ線ｄ０〜ｄ４に、前記同様なメモリセルが接続される。この構成では、メモリセルが接続されるブロックデータ線ｄ０〜ｄ４は埋め込みデータ線とされる。これに対して、上記スイッチＭＯＳＦＥＴＱ１〜Ｑ４を介して共通に設けられるデータ線Ｄ０〜Ｄ４等は、アルミニュウム等からなる低抵抗の金属配線層から構成される主データ線である
　
ｄ．「【０２０４】
図５５には、図５４の実施例に対応したメモリマットの一実施例のレイアウト図が示されている。同図には、横方向にワード線Ｗ１０〜Ｗ１ｉが延長されるよう配置される。これと平行するようにメモリマットの上下にスイッチＭＯＳＦＥＴＱ１、Ｑ３等を構成する上部トランスファ及びスイッチＭＯＳＦＥＴＱ０、Ｑ２、Ｑ４等を構成する下部トランスファ
【０２０５】
縦方向にはブロックデータ線を構成する拡散層が形成される。
【０２０６】前記のように一方が高濃度にされ、他方が低濃度にされたソース，ドレインを持つ拡散層上にフローティングゲート９が配置される。このフローティングゲート９の上にはコントロールゲートと一体的に形成されるワード線が配置される。
【０２０７】図５６と図５７には、図５５に矢印箇所ａ〜ｄでの素子構造断面図が示されている。そのうち、図５６の（Ａ）には、矢印箇所ｅでの素子構造断面図が示されている。この部分は、ブロック選択線と平行な断面図であり、第１導体層９によりブロック選択線ＷＢ１が構成される。この第１導体層９の上に第２ゲート絶縁膜１８を介して第２導体層２０が形成される。特に制限されないが、上記２つの導体層９と２０を適宜接続して、ブロック選択線の配線抵抗値を小さくするように構成する。例えば、前記図４５における右側の部分対応する部分で上記２つの導体層９と２０とが接続される。
【０２０８】
図５６の（Ｂ）には、矢印箇所ａでの素子構造断面図が示されている。この部分は、ワード線と平行な断面図であり、Ｎ−型半導体領域１３の中にＮ
＋
型半導体領域１２が形成され、一方ではフローティンクゲート９が外側のＮ−型半導体領域１３のみとオーバーラップするようにし、他方では内側のＮ
＋
型半導体領域１２まで延びてオーバーラップするようにされる
【０２０９】
この実施例では、フローティングゲートとソース，ドレインとの寄生容量を小さくし、フローティングゲートとコントロールゲートとの寄生容量を大きくするために、フローティングゲートのワード線方向の両側が比較的厚い厚さの酸化膜５０４が形成される。このような酸化膜を形成してフローティングゲート９のワード線方向の大きさを大きくて、その上に形成されるコントロールゲート（ワード線）２０との寄生容量をその分大きくしつつ、その下に配置される拡散層１２，１３とは上記厚さを比較的厚く形成した酸化膜５０４を介在させることにより寄生容量を増加させないようにするものである。
【０２１０】図５６の（Ｃ）には、矢印箇所ａでの他の実施例の素子構造断面図が示されている。この実施例では、上記Ｎ＋型半導体領域１２に並べてＮ−型半導体領域１３が形成される。このようなソース，ドレイン（ブロックデータ線）の構造が異なるだけで、他の構成は（Ｂ）と同様である。
【０２１１】
図５６の（Ｄ）には、矢印箇所ｂでの素子構造断面図が示されている。この部分は、ワード線と平行でその間の断面図であり、ブロックデータ線間の構造が明らかにされる。すなわち、拡散層１２と１３からなるブロックデータ線の間には、Ｐ型チャンネルストッパー領域４０２が形成されて隣接するメモリセル間でリーク電流が流れないようにされる
【０２１２】図５６（Ａ）〜（Ｄ）において、２８はデータ線（主データ線）であり、上記第２導体層２０の上に形成された絶縁膜２６を介してアルミニュウム等の金属層から構成される。１は半導体基板であり、４はメモリセルが形成される部分に形成されたウェル領域である。そして、フィールド絶縁膜５の下に形成されたのは、Ｐ型のチャンネルストッパーである。
【０２１３】
図５７の（Ａ）には、矢印箇所ｄでの素子構造断面図が示されている。この部分は、データ線に沿った断面図であり、主データ線２８、とブロックデータ線１２，１３及びスイッチＭＯＳＦＥＴの関係が明らかにされる。すなわち、スルーホール２７により主データ線２８がスイッチＭＯＳＦＥＴを構成する拡散層と接続される。スイッチＭＯＳＦＥＴを構成する他方の拡散層２１と２４は、拡散層２４が延びてブロックデータ線を構成する拡散層１２、１３と接続される。低濃度のＮ−型半導体領域２１は、スイッチＭＯＳＦＥＴの耐圧を高くするために設けられるものである
【０２１４】図５７の（Ｂ）には、矢印箇所ｃでの素子構造断面図が示されている。この部分は、データ線と平行でその間の断面図であり、データ線方向に並ぶメモリセル相互とスイッチＭＯＳＦＥＴとの関係が明らかにされる。すなわち、メモリマット内のデータ線方向に並ぶメモリセルは、Ｐ型チャンネルストッパー領域４０２が形成されて隣接するメモリセル間でリーク電流が流れないようにされる。スイッチＭＯＳＦＥＴのブロックデータ線側の半導体領域２４は、フィールド絶縁膜により切断されており、このフィールド絶縁膜が形成されない上記主データ線の下部においてブロックデータ線側に延びて接続される。
【０２１５】スイッチＭＯＳＦＥＴのゲート幅は、ブロックデータ線（埋め込みデータ線）１２と１３のピッチの約２倍の幅を持つようにされる。ただし、この幅には、阻止分離用のフィールド絶縁膜５の幅の部分を含むものである。このような広いゲート幅を持つものであるので、スイッチＭＯＳＦＥＴのオン抵抗を十分小さく形成することができる。
【０２１６】図５８と図５９には、前記図５４〜図５７を用いて説明した不揮発性記憶装置の製造方法を説明するための製造工程断面図が示されている。同図には、前記のようなフラッシュメモリの他に、高耐圧のＮチャンネル型ＭＯＳＦＥＴ（ＨＮＭＯＳ）とＰチャンネル型ＭＯＳＦＥＴ（ＨＰＭＯＳ）、通常のＮチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）とＰチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）も合わせて描かれている。
【０２１７】図５８（Ａ）において、前記図３４（Ａ）と（Ｂ）と同様にして、Ｐ−型半導体基板１の一主面に２つのＮ型ウェル領域２，３とＰ型ウェル領域４及び厚い厚さのフィールド絶縁膜５とその下にチャンネルストッパー６が形成する。
【０２１８】
熱酸化膜５０１と、その上にＣＶＤ法により窒化シリコン膜５０２とＣＶＤ法により酸化シリコン膜５０３を順次に形成し、埋め込みデータ線（ソース，ドレイン拡散層）領域上の上記窒化シリコン膜５０２と酸化シリコン膜５０３をホトレジスト膜をマクス（審決注：「マスク」の誤記。以下同じ。）としてエッチング除去する
【０２１９】
上記ホトレジスト膜を除去後に、新たにホトレジスト膜からなマクスを形成して上記シリコン膜５０２と５０３の一端側を覆うようにして、高濃度のＮ
＋
型半導体領域１２をイオン注入法により形成する
上記ホトレジスト膜を除去後に熱処理により上記Ｎ
＋
型半導体領域１２を熱拡散する。この熱処理は、Ｎ
＋
型半導体領域１２が後に形成されるフローティングゲートとオーバーラップするようにするためのものである
窒化シリコン膜５０２、酸化シリコン膜５０３をマクスとして、低濃度からなるＮ−型半導体領域１３をイオン注入法により形成する
【０２２０】以上により、埋め込みデータ線は一端側の低濃度のＮ−型半導体領域１３の幅が広くされて他端側の幅が狭くされる。上記窒化シリコン膜５０２をＮ−型半導体領域１３のイオン注入時のマスクとなる以上に厚く形成すれば、酸化シリコン膜５０３は不要である。また、図５６（Ｃ）のような構造にするときには、前記において、ホトレジスト膜をマスクとしてＮ−型半導体領域１３を形成すればよい。
【０２２１】
図５８（Ｂ）において、酸化シリコン膜５０３を除去した後に、窒化シリコン膜５０２をマスクとして熱酸化法により約２００ｎｍ程度の比較的厚い厚さの酸化シリコン膜５０４を埋め込みデータ線の上部に形成する
上記窒化シリコン膜５０２を除去して、図３４（Ｂ）と（Ｃ）と同様にして、フラッシュメモリのトンネル領域となる第１ゲート絶縁膜８と、高耐圧ＭＯＳＦＥＴ（ＨＮＭＯＳ，ＨＰＭＯＳ）のゲート絶縁膜７とを形成する。このとき、前記メモリブロック（メモリマット）選択用のスイッチＭＯＳＦＥＴのゲート絶縁膜も、上記高耐圧用ＭＯＳＦＥＴのゲート絶縁膜７と同時に形成される
【０２２２】図５８（Ｃ）において、フローティングゲート、高耐圧ＭＯＳＦＥＴ（ＨＮＭＯＳ，ＨＰＭＯＳ）のゲート電極となる第１導体層９を形成し、所定の形状となるようにパターニングを行う。
前記図３５（Ｂ）と同様にして、フローティングゲートとコントロールゲートの間の第２ゲート絶縁膜１８と通常のＭＯＳＦＥＴ（ＮＭＯＳ，ＰＭＯＳ）のゲート絶縁膜１９を形成する。
【０２２３】図５９において、前記図３５（Ｃ）と図３６（Ａ）と同様にして、コントロールゲートと、通常のＭＯＳＦＥＴ（ＮＭＯＳ，ＰＭＯＳ）のゲート電極となる第２導体層２０を形成する。この後に、所定の形状となるようにパターニングを行う。
前記実施例と同様にして、高耐圧ＭＯＳＦＥＴ（ＨＮＭＯＳ，ＨＰＭＯＳ）や通常のＭＯＳＦＥＴ（ＮＭＯＳ，ＰＭＯＳ）を構成する低濃度のＮ−型半導体領域２１と、Ｐ
型半導体領域２２及び高濃度のＮ
＋
型半導体領域２４と、Ｐ
＋
型半導体領域２５をそれぞれ形成する
【０２２４】埋め込みデータ線上部の酸化シリコン膜５０４を形成するために、窒化シリコン膜５０２は、フィールド絶縁膜５を形成するときに使用する窒化シリコン膜と共用してもよい。すなわち、窒化シリコン膜５０２によりフィールド絶縁膜５を形成する。この窒化シリコン膜５０２を残して、埋め込みデータ線領域の窒化シリコン膜５０２をパターニングする。その後は図５８（Ａ）と同じようにする。」
　
（４−２−２）ここにおいて、図５４及び５５に記載された実施例に着目すると、当該実施例においては、０２０４〜０２０５段落及び図５５の記載から、横方向に「ワード線Ｗ１０〜Ｗ１ｉ」が延長されるよう配置され、また、縦方向には「ブロックデータ線」を構成する拡散層が形成されているから、「ワード線Ｗ１０〜Ｗ１ｉ」と「ブロックデータ線」が交差していることは明らかである。
　そして、例えば０２０９段落に「コントロールゲート（ワード線）２０」と記載されていることからも明らかなように、「ワード線Ｗ１０〜Ｗ１ｉ」は「コントロールゲート２０」からなるものであることが明らかであり、また、０２０８段落〜０２０９段落及び図５６（Ｂ）等の記載から「ブロックデータ線」が「比較的厚い厚さの酸化膜５０４」の下部に形成された「拡散層１２，１３」からなるものであることが明らかである。
　そして、図５６（Ｂ）等には、「コントロールゲート２０」と「拡散層１２，１３」とが「比較的厚い厚さの酸化膜５０４」を介して交差していることが記載されているから、「ワード線Ｗ１０〜Ｗ１ｉ」と「ブロックデータ線」とが「比較的厚い厚さの酸化膜５０４」を介して交差しているが明らかである。
　
　また、図５６（Ｂ）から、「メモリマット」における「コントロールゲート２０」と「拡散層１２，１３」との交差部位において、「拡散層１２，１３」間に、「第１ゲート絶縁膜８」、「フローティングゲート９」、「第２ゲート絶縁膜１８」及び「コントロールゲート（ワード線）２０」が順に積層していることが明らかであり、これらによってメモリセルが構成されていることは当業者にとって自明であるから、引用例には、「ワード線Ｗ１０〜Ｗ１ｉ」と「ブロックデータ線」との交差部位にメモリセルが構成されている不揮発性記憶装置が記載されているものと認められる。
　
　また、０１９６段落及び０２０４段落、並びに図５４及び５５等から、「メモリマット」に隣接して、「スイッチＭＯＳＦＥＴ」「Ｑ０」〜「Ｑ４」を有してなる「上部トランスファ」及び「下部トランスファ」が存在し、「メモリマット」と「上部トランスファ」及び「下部トランスファ」とが、「スイッチＭＯＳＦＥＴ」「Ｑ０」〜「Ｑ４」を介して接続されていることが明らかである。
　そして、０２１３段落及び図５７から、「メモリマット」と「上部トランスファ」及び「下部トランスファ」との接続部位において、「スイッチＭＯＳＦＥＴを構成する」拡散層である「拡散層２１と２４」のうちの「拡散層２４」が延びて「拡散層１２、１３」と接続される構成となっていることが明らかである。
　
（４−２−３）そして、引用例には、２つの拡散層をまとめて言及するに当たり、「拡散層○○，××」、「拡散層○○と××」等の様々な記述形式が用いられているので、これを「拡散層○○，××」に統一して記述することにすると、引用例には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「ワード線Ｗｌ０〜Ｗｌｉとブロックデータ線が比較的厚い厚さの酸化膜５０４を介して交差し、当該交差部位にメモリセルが構成されてなるメモリマットと、スイッチＭＯＳＦＥＴＱ０〜Ｑ４を有してなる上部トランスファ及び下部トランスファとを備えた不揮発性記憶装置であって、
　前記ブロックデータ線は、前記比較的厚い厚さの酸化膜５０４の下部に形成された拡散層１２，１３からなるとともに、
　前記メモリマットと前記上部トランスファ及び前記下部トランスファとの接続部位において、前記スイッチＭＯＳＦＥＴＱ０〜Ｑ４を構成する拡散層２１，２４のうちの拡散層２４が延びて前記拡散層１２，１３と接続されていることを特徴とする不揮発性記憶装置。」
　
（４−３）補正発明と引用発明との対比
（４−３−１）以下に、補正発明と引用発明とを対比する。
　引用発明の「ワード線Ｗｌ０〜Ｗｌｉ」、「ブロックデータ線」は、各々補正発明の「ワード線」、「ビット線」に相当する。
　また、引用発明の「比較的厚い厚さの酸化膜５０４」は、酸化シリコン膜であり、絶縁体であることは周知であるから、補正発明の「絶縁層」に相当する。
　
　また、引用発明の「メモリマット」が、多数のメモリセルが縦横に配列されたものを指すことは当業者の技術常識であるから、引用発明の「メモリマット」は補正発明の「メモリセルアレイ」に相当し、引用発明の「メモリマット」が形成された領域は補正発明の「メモリセルアレイ領域」に相当する。
　
　また、引用発明の「スイッチＭＯＳＦＥＴＱ０〜Ｑ４」は、メモリセルを選択するためのトランジスタであるから、補正発明の「前記メモリセルの選択トランジスタ」に相当する。
　また、引用発明の「上部トランスファ」及び「下部トランスファ」は、「メモリマット」の周辺に設けられた回路であるから、補正発明の「周辺回路」に相当し、引用発明の「上部トランスファ」及び「下部トランスファ」が形成された領域が、補正発明の「周辺回路領域」に相当する。
　そして、引用発明の「不揮発性記憶装置」が補正発明の「半導体記憶装置」に相当することは、当業者にとって自明である。
　
　したがって、引用発明の「ワード線Ｗｌ０〜Ｗｌｉとブロックデータ線が比較的厚い厚さの酸化膜５０４を介して交差し、当該交差部位にメモリセルが構成されてなるメモリマットと、スイッチＭＯＳＦＥＴＱ０〜Ｑ４を有してなる上部トランスファ及び下部トランスファとを備えた不揮発性記憶装置」は、補正発明の「ワード線とビット線が絶縁層を介して交差し、当該交差部位にメモリセルが構成されてなるメモリセルアレイ領域と、前記メモリセルの選択トランジスタを有してなる周辺回路領域とを備えた半導体記憶装置」に相当する。
　
（４−３−２）引用発明の「拡散層１２，１３」は、補正発明の「第１の不純物拡散層」に相当する。
　したがって、引用発明の「前記ブロックデータ線は、前記比較的厚い厚さの酸化膜５０４の下部に形成された拡散層１２，１３からなる」という構成と、補正発明の「前記ビット線は、前記絶縁層の下部から前記絶縁層の側部にかけて形成された第１の不純物拡散層からなる」という構成とは、「前記ビット線は、前記絶縁層の下部に」「形成された第１の不純物拡散層からなる」構成である点で一致する。
　
（４−３−３）引用発明の「前記スイッチＭＯＳＦＥＴＱ０〜Ｑ４を構成する拡散層２１，２４」は、補正発明の「第２の不純物拡散層」に相当する。
　そして、図５７の記載等から、引用発明においては、「前記メモリマットと前記上部トランスファ及び前記下部トランスファとの接続部位において、」「拡散層１２，１３」と「前記スイッチＭＯＳＦＥＴＱ０〜Ｑ４を構成する拡散層２１，２４のうちの拡散層２４」の一端とが接続されていることが明らかである。
　したがって、引用発明の「前記メモリマットと前記上部トランスファ及び前記下部トランスファとの接続部位において、前記スイッチＭＯＳＦＥＴＱ０〜Ｑ４を構成する拡散層２１，２４のうちの拡散層２４が延びて前記拡散層１２，１３と接続されている」という構成は、補正発明の「前記メモリセルアレイ領域と前記周辺回路領域との接続部位に、前記第１の不純物拡散層と一端で重畳接続された第２の不純物拡散層を有」するという構成に対応しており、両者は、「前記メモリセルアレイ領域と前記周辺回路領域との接続部位に、前記第１の不純物拡散層と一端で」「接続された第２の不純物拡散層を有」する構成である点で一致する。
　
（４−３−４）したがって、補正発明と引用発明とは、
　「ワード線とビット線が絶縁層を介して交差し、当該交差部位にメモリセルが構成されてなるメモリセルアレイ領域と、前記メモリセルの選択トランジスタを有してなる周辺回路領域とを備えた半導体記憶装置であって、
　前記ビット線は、前記絶縁層の下部に形成された第１の不純物拡散層からなるとともに、
　前記メモリセルアレイ領域と前記周辺回路領域との接続部位に、前記第１の不純物拡散層と一端で接続された第２の不純物拡散層を有することを特徴とする半導体記憶装置。」
　
　である点で一致し、以下の点で相違する。
（相違点１）
　補正発明は、「第１の不純物拡散層」が、「前記絶縁層の下部から前記絶縁層の側部にかけて形成された」ものであるのに対し、引用発明は、「拡散層１２，１３」が、「比較的厚い厚さの酸化膜５０４」の側部にまで形成されていることが特定されていない点。
　
（相違点２）
　補正発明は、「第２の不純物拡散層」が、「前記第１の不純物拡散層」と「重畳」されているのに対し、引用発明は、「前記スイッチＭＯＳＦＥＴＱ０〜Ｑ４を構成する拡散層２１，２４のうちの拡散層２４」が、「前記拡散層１２，１３」と重畳されていることが特定されていない点。
　
（相違点３）
　補正発明は、「前記重畳部位は、前記周辺回路領域に属し、且つ前記第１の不純物拡散層の前記絶縁層の側部に形成された部分に形成されて」いるのに対して、引用発明は、そのような構成が特定されていない点。
　
（相違点４）
　補正発明は、「前記重畳部位を含む前記第２の不純物拡散層の表層及び前記選択トランジスタのソース／ドレインを構成する第３の不純物拡散層の表層にシリサイドが形成されている」のに対し、引用発明は、そのような構成を備えていない点。
　
（４−４）相違点についての当審の判断
（４−４−１）相違点１について
　引用例の０２１８段落〜０２１９段落には、「【０２１８】熱酸化膜５０１と、その上にＣＶＤ法により窒化シリコン膜５０２とＣＶＤ法により酸化シリコン膜５０３を順次に形成し、埋め込みデータ線（ソース，ドレイン拡散層）領域上の上記
窒化シリコン膜５０２と酸化シリコン膜５０３をホトレジスト膜をマクスとしてエッチング除去する。
高濃度のＮ
＋
型半導体領域１２をイオン注入法により形成する
上記ホトレジスト膜を除去後に熱処理により上記Ｎ
型半導体領域１２を熱拡散する。
窒化シリコン膜５０２、酸化シリコン膜５０３をマクスとして、低濃度からなるＮ
−
型半導体領域１３をイオン注入法により形成する。
熱酸化法により約２００ｎｍ程度の比較的厚い厚さの酸化シリコン膜５０４を埋め込みデータ線の上部に形成する。
　
　したがって、引用発明においては、「拡散層１２，１３」はイオン注入及びそれに続く熱処理により形成され、イオンの注入孔の部分を熱酸化することにより「比較的厚い厚さの酸化シリコン膜５０４」が形成されていることが明らかであるが、一般に、そのような手法で拡散層を形成した場合、イオンの注入孔から拡散層が相当程度広がることは当業者における技術常識であり、引用例の図５８（Ｂ）を参照すると、「拡散層１２，１３」が相当程度広がり、「比較的厚い厚さの酸化膜５０４」の下部から側部にかけて、「比較的厚い厚さの酸化膜５０４」の端部を越えて延在している様子が図示されている。
　
　そして、図５７（Ａ）における「拡散層１２，１３」及び「比較的厚い厚さの酸化膜５０４」も上に述べた工程と同じ工程で形成されているのであるから、図５７（Ａ）においても、「拡散層１２，１３」が「比較的厚い厚さの酸化膜５０４」の下部から側部にかけて、「比較的厚い厚さの酸化膜５０４」の端部を越えて存在していることは明らかである。
　したがって、引用発明においても補正発明と同様に、「第１の不純物拡散層」が、「前記絶縁層の下部から前記絶縁層の側部にかけて形成された」ものであるという構成を備えているものと認められるから、相違点１は実質的なものではない。
　
（４−４−２）相違点２及び３について
　相違点２及び３は、互いに関連するものであるから、まとめて検討する。
　上記（４−４−１）において検討したとおり、引用発明においては、「拡散層１２，１３」が、「比較的厚い厚さの酸化膜５０４」の下部から側部にかけて、「比較的厚い厚さの酸化膜５０４」の端部を越えて延在する構成となっているものと認められる。
　そして、そのような構成であれば、引用発明の「前記スイッチＭＯＳＦＥＴＱ０〜Ｑ４を構成する拡散層２１，２４のうちの拡散層２４が延びて前記拡散層１２，１３と接続されている」部分において、「前記スイッチＭＯＳＦＥＴＱ０〜Ｑ４を構成する拡散層２１，２４のうちの拡散層２４」が「前記拡散層１２，１３」と重畳されているとともに、重畳部位が、「比較的厚い厚さの酸化膜５０４」の端部を越えた領域、すなわち、「上部トランスファ」及び「下部トランスファ」の領域に存在し、かつ、「前記拡散層１２，１３」の「比較的厚い厚さの酸化シリコン膜５０４」の側部に形成された部分に形成されることは明らかである。
　
　したがって、引用発明は、補正発明と同様に、「第２の不純物拡散層」が、「前記第１の不純物拡散層と一端で重畳接続され」ているとともに、「前記重畳部位は、前記周辺回路領域に属し、且つ前記第１の不純物拡散層の前記絶縁層の側部に形成された部分に形成されて」いる構成を備えているものと認められるから、相違点２及び３は実質的なものではない。
　
（４−４−３）相違点４について
（４−４−３−１）一般に、メモリセル部と周辺回路部とを含む半導体装置において、周辺回路部のトランジスタについて、高速化のために、そのソース及びドレインを構成する不純物拡散層の表層にシリサイドを形成すること、すなわち、いわゆるシリサイドプロセスを行うことは、例えば、本願の出願前に日本国内において頒布された下記の周知文献にも記載されているように、また、本願明細書の０００２段落〜００１０段落に「従来の技術」として紹介されているように、当業者における周知技術である。
　
（周知文献：特開平９−６４２９４号公報）
　上記周知文献には、以下の記載がある。
ａ．「【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造方法に関し、特にはメモリセル部と周辺回路部とを搭載した半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】ダイナミックＲＡＭのメモリセルの形成には、トランジスタのゲート絶縁膜を形成するための熱酸化処理、トランジスタのソース・ドレイン拡散層の活性化のためのアニーリング等、多くの熱処理を必要とする。また、
周辺回路部となるロジック回路を構成するトランジスタには、高速化のためにいわゆるシリサイドプロセスを行う必要がある。
　
ｂ．「【０００６】
【発明の実施の形態】本発明に係わる実施の形態の一例を、図１によって説明する。図では、一例として、ダイナミックＲＡＭのメモリセル部のトランジスタと周辺回路部としてロジック回路のトランジスタとを示した。
【０００７】図１の（１）に示すように、第１工程では、半導体基板としてシリコン基板１１を用いて、既知の方法によって、上記シリコン基板１１にダイナミックＲＡＭのメモリセル部２１のトランジスタ２２を構成するゲート電極２３と低濃度拡散層（符号の図示省略）を形成するとともに、周辺回路部３１のトランジスタ３２を構成するゲート電極３３と低濃度拡散層（符号の図示省略）を形成する。上記ゲート電極２３はダイナミックＲＡＭのワード線５１とともに形成する。
（中略）
【００１２】
その後第４工程で、通常のシリサイド化プロセスによって、上記半導体基板１１に形成されたソース・ドレイン拡散層３５，３６の表面にシリサイド層３７，３８を形成する
【００１３】なお、上記周辺回路部３１のトランジスタ３２のソース・ドレイン拡散層３５，３６は、メモリセル部２１のトランジスタ２２のソース・ドレイン拡散層２５，２６と同時、またはソース・ドレイン拡散層２５，２６を形成するプロセスの前または後に形成してもよい。」
　
（４−４−３−２）そして、メモリセルの周辺回路の高速化は、メモリの種類を問わず、当業者が常に念頭に置いている課題といえるものであるから、「メモリマット」並びに「上部トランスファ」及び「下部トランスファ」を備えた不揮発性記憶装置に関する発明である引用発明においても、「上部トランスファ」及び「下部トランスファ」を高速化するという課題が存在することは当業者が直ちに察知し得た事項である。
　したがって、引用発明において、「上部トランスファ」及び「下部トランスファ」を高速化するという課題を解決するために、上記周知文献に記載された周知技術を適用し、「スイッチＭＯＳＦＥＴＱ０〜Ｑ４を構成する拡散層２１，２４」、及び「スイッチＭＯＳＦＥＴＱ０〜Ｑ４」を構成するもう一方の拡散層（すなわち、「スルーホール２７」が設けられている側の拡散層）の表層にシリサイド層を設けること、すなわち、補正発明のように、「前記重畳部位を含む前記第２の不純物拡散層の表層及び前記選択トランジスタのソース／ドレインを構成する第３の不純物拡散層の表層にシリサイドが形成されている」構成とすることは、当業者が容易になし得たことである。
　したがって、相違点４は当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−４−４）判断についてのまとめ
　以上検討したとおり、補正発明は、当業者における周知技術を参酌することにより、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
（４−５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲により特定される発明が特許出願の際独立して特許を受けることができるものではないから、特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しないものである。
　
（５）補正却下の決定についてのむすび
　以上のとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明
　本件補正は上記のとおり却下されたので、本願の請求項１〜１０に係る発明は、平成１９年１０月９日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲１〜１０に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載された事項により特定される以下のとおりのものである。
　「【請求項１】　ワード線とビット線が絶縁層を介して交差し、当該交差部位にメモリセルが構成されてなるメモリセルアレイ領域と、前記メモリセルの選択トランジスタを有してなる周辺回路領域とを備えた半導体記憶装置であって、
　前記ビット線は、前記絶縁層の下部に形成された第１の不純物拡散層からなるとともに、
　前記メモリセルアレイ領域と前記周辺回路領域との接続部位に、前記第１の不純物拡散層と一端で重畳接続された第２の不純物拡散層を有し、
　前記重畳部位は前記周辺回路領域に属しており、
　前記重畳部位を含む前記第２の不純物拡散層の表層及び前記選択トランジスタのソース／ドレインを構成する第３の不純物拡散層の表層にシリサイドが形成されていることを特徴とする半導体記憶装置。」
　
４．引用刊行物に記載された発明
　本願の出願前に日本国内において頒布された刊行物である特開平６−１９６７１１号公報（引用例）には、上記２．（４−２）に記載したとおりの事項、及び発明（引用発明）が記載されている。
　
５．本願発明と引用発明との対比・判断
　本願発明は、補正発明から、上記２．（２）に記載した補正事項１及び２についての補正によりなされた技術的限定を省いたものである。
　そうすると、２．（４−４）において検討したとおり、補正発明は、当業者における周知技術を参酌することにより、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、補正発明から技術的限定を省いた本願発明についても、当然に、当業者における周知技術を参酌することにより、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおり、本願の請求項１に係る発明は特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。