【事件の表示】
　上記当事者間の特許第２０２７９２９号発明「薄膜トランジスタ装置」の特許無効審判事件について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
　審判費用は、請求人の負担とする。
【理　由】
１．手続の経緯 
　本件特許第２０２７９２９号は、昭和５９年９月２６日に出願され、平成８年３月１９日に発明の数：１として設定登録がなされ、平成１６年９月２６日に存続期間が満了し、その後平成１７年３月３０日に本件特許の明細書を訂正することを求める訂正審判が請求され、平成１７年５月２０日付の審決により訂正明細書のとおり訂正することが認められた。
　その後、平成１７年１０月１３日付けで請求人三星株式会社（以下、「請求人」という。）から特許第２０２７９２９号の特許請求の範囲第１項に記載された発明についての特許を無効にする、との審決を求める本件審判の請求がなされ、平成１８年１月１０日付けで被請求人（特許権者）セイコーインスツル株式会社（以下、「被請求人」という。）より本件審判の請求は成り立たない、との審決を求める答弁書が提出され、平成１８年４月７日付けで請求人から口頭審理陳述要領書及び上申書が提出され、平成１８年４月１７日付けで被請求人から上申書が提出され、平成１８年４月１７日に第１回口頭審理が行われた。 
　
 ２．請求人の主張 
　請求人は、本件特許第２０２７９２９号の特許請求の範囲第１項に記載された発明は、甲第１号証に記載された発明であるから、特許法第２９条第１項第３号に該当し特許を受けることができないものであり、本件特許請求の範囲第１項に記載された発明は、甲第１号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものであり、また、本件特許請求の範囲第１項に記載された発明は、甲第２号証に記載された発明であるから、特許法第２９条第１項第３号に該当し特許を受けることができないものであり、本件特許請求の範囲第１項に記載された発明は、甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものであり、したがって、本件特許請求の範囲第１項に記載された発明についての特許は、特許法第１２３条第１項第２号の規定により無効とすべきものである旨主張し、証拠方法として以下の甲第１号証ないし甲第３号証を提出している。 
　
甲第１号証：特開昭５９−１２６６６３号公報
甲第２号証：特開昭５９−１４３３６８号公報
甲第３号証：特開昭５９−９９５９号公報
　
  ３．被請求人の主張 
　一方、被請求人は、本件特許第２０２７９２９号の特許請求の範囲第１項に記載された発明は、甲第１号証に記載された発明ではないから、特許法第２９条第１項第３号に該当せず、本件特許請求の範囲第１項に記載された発明は、甲第１号証に記載された発明に基づいて当業者が容易に発明をすることができたものではないから、特許法第２９条第２項の規定に違反してなされたものではなく、また、本件特許請求の範囲第１項に記載された発明は、甲第２号証に記載された発明ではないから、特許法第２９条第１項第３号に該当せず、本件特許請求の範囲第１項に記載された発明は、甲第２号証に記載された発明に基づいて当業者が容易に発明をすることができたものではないから、特許法第２９条第２項の規定に違反してなされたものではなく、したがって、本件請求請求の範囲第１項に記載された発明についての特許は、特許法１２３条第１項第２号の規定により無効とすべきものではない旨主張している。 
　
４．本件特許発明 
　本件特許第２０２７９２９号の特許請求の範囲第１項に係る発明（以下、「本件特許発明」という。）は、平成１７年５月２０日付けの審決により認められた訂正明細書及び図面の記載からみて、その特許請求の範囲第１項に記載された以下のとおりのものである。 
「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置において、
　前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の２端子薄膜半導体素子に接続されており、前記２端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成されており、また、前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されていることを特徴とする薄膜トランジスタ装置。」
　
５．当審の判断 
（１）請求人が提出した証拠方法及びその記載事項 
（１−１）刊行物１：特開昭５９−１２６６６３号公報（請求人が提出した甲第１号証） 
　本件特許の出願前に頒布された特開昭５９−１２６６６３号公報には、第１図ないし第３図とともに、以下の事項が記載されている。
「ＴＦＴ（Thin Film Trs）などで構成されるアクテイブマトリツクスにおいて、該マトリツクスの周辺領域で、前記マトリツクスを構成する各Ｘラインが直列に接続された２個のＭＯＳ型トランジスタを介して一つの配線に接続され、前記２個のＭＯＳ型トランジスタは、前記Ｘラインに近い方のＭＯＳ型トランジスタのゲートは該ＭＯＳ形トランジスタが接続されるべき前記Ｘラインに接続され、前記直列に接続された２個のＭＯＳ型トランジスタのうち、前記Ｘラインより遠い方のＭＯＳ型トランジスタのゲートは、前記一つの配線に接続され、前記マトリツクスを構成すると各Ｙラインが直列に接続された２個のＭＯＳ型トランジスタを介して前記一つの配線に接続され、前記２個のＭＯＳ型トランジスタのうち、Ｙラインに近い方のＭＯＳ型トランジスタのゲートは該ＭＯＳ型トランジスタが接続されるべき前記Ｙラインに接続され、前記２個のＭＯＳ型トランジスタのうちＹラインに遠い方のＭＯＳ型トランジスタのゲートは、前記一つの配線に接続される保護回路を持つことを特徴とする半導体装置。」（特許請求の範囲第１項）
「従って本発明の目的は、絶縁基板上に形成されるＴＦＴなどで構成されるアクテイブマトリツクスを、静電気などによる破壊から守る保護回路を提供することである。」（第２頁左上欄第５〜９行）
「各Ｘライン（Ｘ１，Ｘ２・・・Ｘｎ）は両端に外部回路と接続するための電極があり、前記両端の電極間では、第１図で明らかなように各ＴＦＴのゲートに接続されている。各Ｙライン（Ｙ１，Ｙ・・・Ｙｍ）も両端には外部回路と接続するための電極があり、前記両端の電極間は第１図で明らかなように各ＴＦＴのソースに接続されている。」（第２頁左上欄第１２〜１９行）
「本発明のポイントはアクテイブマトリツクスの外側に配線Ａがあり、該配線Ａと各Ｘ及びＹラインとの間に２個のＭＯＳ型トランジスタがシリーズに接続されていることである。」（第２頁左下欄第５〜８行）
「Ｘラインに接続される２個のＭＯＳ型トランジスタのうち、Ｘラインに近い方のＭＯＳ型トランジスタ（ＴＸ１１，ＴＸ２１，・・・ＴＸｎ１）のゲートは各Ｘラインに接続され、同様にＹラインに接続される２個のＭＯＳ型トランジスタのうち、Ｙラインに近い方のＭＯＳ型トランジスタ（ＴＹ１１，ＴＹ２１，・・・ＴＹｍ１）のゲートは各Ｙラインに接続されている。一方Ｘライン及びＹラインから遠い方に接続されているＭＯＳ型トランジスタ（ＴＸ１２，・・・ＴＸｎ２，ＴＹ１２，・・・ＴＹｍ２）のゲートはアクテイブマトリツクスの外側に設けられた配線Ａに接続されている。従って本発明による保護回路は、第２図に示すように配線Ａと、該配線ＡとＸ乃至Ｙラインの間に挿入された２個のＭＯＳ型トランジスタから成っている。」（第２頁左下欄第１１行〜同右下欄第５行）
「第２図のアクテイブマトリツクスが組立工程の途上にある時は、配線Ａはフローテイングとなっている。従って前記静電気が配線Ａに流れる割合は、配線Ａのフローテイング電位と該配線の容量によって決まる。」（第２頁右下欄第１６行〜第３頁左上欄第１行）
「図面の簡単な説明
　第１図は従来のアクテイブマトリツクスである。第２図は本発明による保護回路を持つアクテイブマトリツクスである。第３図は本発明によるもう一つの保護回路を持つアクテイブマトリツクスの一部である。
　Ｘ１，Ｘ２・・Ｘｎ・・・Ｘライン
　Ｙ１，Ｙ２・・Ｙｍ・・・Ｙライン
　Ｔ１１，Ｔ１２，・・Ｔｎｍ・・・アクテイブマトリツクスを構成するトランジスタ
　ＴＸ１１，・・ＴＹｍ２・・　保護回路を構成するトランジスタ。」（第３頁右上欄第１０行〜同頁左下欄第２行）
　また、ＭＯＳ型トランジスタは、ゲートだけで構成されるものではなく、ソース、ドレインを備えるものである。そして、刊行物１の第２図、第３図に示される、Ｘラインに近いＭＯＳ型トランジスタ（ＴＸ11，ＴＸ1等）はＸラインに接続されているが、その接続はＭＯＳ型トランジスタのゲートだけではなく、ソース又はドレインも共に接続していることは明らかである。また、Ｘラインより遠いＭＯＳ型トランジスタ（ＴＸ12，ＴＸ2等）も、配線Ａに接続しているが、ゲートだけでなくソース又はドレインも共に配線Ａに接続されている。
　
　よって、刊行物１には、以下の発明（以下、「刊行物１発明」という。）が記載されている。 
「絶縁基板上に形成されるＴＦＴで構成されるアクテイブマトリツクスであって、前記アクテイブマトリツクスの周辺領域で、両端に外部回路と接続するための電極を備えるＸラインが、直列に接続された２個のＭＯＳ型トランジスタを介してフローテイング電位である一つの配線に接続される保護回路を備え、前記２個のＭＯＳ型トランジスタのうち、前記Ｘラインに近い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に前記Ｘラインに接続され、前記Ｘラインより遠い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に、前記一つの配線に接続されることを特徴とする半導体装置。」
　
（１−２）刊行物２：特開昭５９−１４３３６８号公報（請求人が提出した甲第２号証）
　本件特許の出願前に頒布された特開昭５９−１４３３６８号公報には、第１図ないし第４図とともに、以下の事項が記載されている。 
「入力端子と正の電源配線（ＶＤＤ）との間に２個のＭＯＳＦＥＴが直列に接続され、前記２個のＭＯＳＦＥＴのうち入力端子に近い方のＭＯＳＦＥＴのゲートは入力端子に接続され、他のもう一つのＭＯＳＦＥＴはＶＤＤに接続され、且つ前記入力端子と負の電源配線（ＶＳＳ）との間にも２個のＭＯＳＦＥＴが直列に接続され、前記２個のＭＯＳＦＥＴのうち入力端子に近い方のＭＯＳＦＥＴのゲートは入力端子に接続され、ＶＳＳに近い方のＭＯＳＦＥＴのゲートはＶＳＳに接続されていることを特徴とする半導体集積回路装置。」（特許請求の範囲第１項）
「入力端子が、ゲートがＶＳＳに接続されたＭＯＳＦＥＴを介してＶＳＳに接続されていることを特徴とする半導体集積回路装置。」（特許請求の範囲第２項）
「本発明は、絶縁基板上に形成されるＴＦＴ（Thin Film Trs）を構成要素とする半導体集積回路装置の保護回路に関する。」（第１頁右下欄第１１〜１３行）
「第１図は本発明による一つの実施例であり、ＴＦＴＬＳＩの一部を示している。１は、ＴＦＴＬＳＩの共通ＧＮＤ電位（ＶＳＳ）となる電源配線であり、２はＶＳＳに対して定電位となる電源配線である。３は入力配線の一つである。入力配線は２個のＴＦＴ（Ｔ１，Ｔ２）を介してＶＳＳに接続され、同様に２個のＴＦＴ（Ｔ３，Ｔ４）を介してＶＤＤにも接続されている。前記それぞれ２個のＴＦＴは直列に接続され、入力配線に近い方のＴＦＴのゲートは入力配線に接続され、前記それぞれ２個のＴＦＴのうち、入力配線から遠い方のＴＦＴのゲートはＶＳＳ乃至ＶＤＤに接続される。」（第２頁左上欄第９〜２０行）
「第１図に示す本発明による保護回路では、各入力端子がＴＦＴを介してＶＳＳ乃至ＶＤＤに接続されているため、基本的にＴＦＴＬＳＩの総ての端子がいくつかのＰＮ接合を介して接続されることになる。」（第２頁左下欄第９〜１３行）
「第２図は、本発明による別の実施例であるが、第１図に対して入力抵抗４が追加となつている。入力抵抗は入力した静電気の波形をなまらせ、ピーク電圧を低くする役目をする。第１図に対しては、ピーク電圧が低くなつた分だけ静電気による破壊発生率が小さくなる。第２図に示す番号及び記号は、第１図に対応しており、１はＶＳＳ，２はＶＤＤ，３は入力配線、T１〜T４は保護回路を構成するＴＦＴ，４は入力抵抗、Ｔ５は入力信号がはいるべきＴＦＴを示している。」（第２頁左下欄第１９行〜同右下欄第８行）
「第４図は、本発明による第４の実施例を示す。第４図の番号と記号は、第２図に準じている。第４図では入力抵抗４で静電気のピーク電圧を低くし、ゲートをＶＳＳに接続したＴＦＴ（Ｔ２）を介して静電気をＶＳＳラインに逃がすようにしている。」（第３頁左上欄第８〜１２行）
　刊行物２の特許請求の範囲第１項、第２項中の「入力端子」は、刊行物２の、例えば第２頁左上欄第１３行に記載される「入力配線」であることは、当業者にとって明らかである。
　また、刊行物２には「第１図に示す本発明による保護回路では、各入力端子がＴＦＴを介してＶＳＳ乃至ＶＤＤに接続されているため、基本的にＴＦＴＬＳＩの全ての端子が・・・」（第２頁左下欄第９〜１２行）と記載されており、刊行物２に記載されたＴＦＴＬＳＩは、複数の入力端子を備えている。
　ＴＦＴは、ゲートだけで構成されるものではなく、ソース及びドレインも備えるから、刊行物２の図４には、保護回路用ＴＦＴ（Ｔ2）のソース又はドレインの一方を入力配線３に接続すること、前記入力配線と接続されない他方のソース又はドレインとゲートを、ＴＦＴＬＳＩの共通ＧＮＤ電位（ＶSS）となる電源配線１と接続することが記載されている。
　
　よって、刊行物２には、以下の発明（以下、「刊行物２発明」という。）が記載されている。 
「絶縁基板上に形成されるＴＦＴを構成要素とする半導体集積回路装置であって、複数の入力端子と共通ＧＮＤ電位（ＶＳＳ）となる電源配線（１）の間に保護回路用ＴＦＴ（Ｔ2）がそれぞれ接続され、前記保護回路用ＴＦＴ（Ｔ2）のソース又はドレインのいずれか一方は前記入力端子に接続され、前記保護回路用ＴＦＴの他方のソース又はドレインはゲートと共に前記電源配線（１）に接続されていることを特徴とする半導体集積回路装置。」
　
（１−３）刊行物３：特開昭５９−９９５９号公報（請求人が提出した甲第３号証）
　本件特許の出願前に頒布された特開昭５９−９９５９号公報には、第２図、第３図及び第４図とともに、以下の事項が記載されている。 
「・・・その目的は静電気耐量を高めたマトリックスアレーを提供する事にある。」（第２頁右上欄第６〜７行）
「第２図はＭＯＳ型トランジスターの断面の例を示したものである。ガラス８の表面に半導体物質の多結晶シリコン９を形成しパターニングする。次にゲート絶縁膜１０を少なくとも多結晶シリコン９をおおって形成し、その上へトランジスターのゲート材料１１を構成する。このゲート材料１１はさらに左右へ延在せしめてゲート線４とする。次にゲート電極１０におおわれていないゲート絶縁膜を除去し多結晶シリコン９が露出した領域にボロン又はリンを拡散しトランジスターのソース９−１，ドレイン９−２とする。次に絶縁膜１２を全面に形成し、ソースとドレイン領域上の絶縁膜１２をエッチング除去し図面のごとくコンタクトホールを開ける。最後にアルミニューム１３を形成しパターニングするとＭＯＳ型トランジスターの製造が完了する。」（第２頁右上欄第８行〜同左下欄第４行）
「第２図の例のＭＯＳ型トランジスターをマトリックスアレー状に配置しさらにソース線，ゲート線のマトリックス領域外部に抵抗を配置した１例が第３図である。
ソース線は３、ゲート線は４、ＭＯＳ型トランジスターが２であり、ソース線の外部へ抵抗器１５を接続し又ゲート線４の外部へ抵抗器１４を接続する。」（第２頁左下欄第９〜１６行）
「このソース線に抵抗を接続する方法を第４図に示す。第２図のゲート１１を形成するのと同時に第４図の１５の位置に抵抗器を作り込む。１１のゲート材料が多結晶シリコンの場合１０００度のプレデポジョンでボロン又はリンを拡散したとするとシート抵抗（膜厚は３０００オングストロームとする）は５０〜１００Ω／□となる。従って巾１０ミクロンメートル長さ２００ミクロンで１キロメートル以上の抵抗が出来る。」（第２頁右下欄第３〜１２行）　
「・・・又第４図における抵抗器はＭＯＳトランジスターのゲート材料構成するのみならず、第２図における多結晶シリコン９の層を用いても製造可能であり又効果に何ら変わる事は無い。」（第３頁左上欄第１８行〜同右上欄第２行）
　
（２）本件特許発明が特許法第２９条第１項第３号に該当するか否かの判断 
（２−１）刊行物１発明との対比・検討
（２−１−１）対比
　本件特許発明と刊行物１発明とを対比する。
（ａ）刊行物１発明の「ＴＦＴ」は、本件特許発明の「薄膜トランジスタ」に相当しており、刊行物１発明の「ＴＦＴで構成されるアクテイブマトリツクス」は、本件特許発明の「薄膜トランジスタを搭載し」た「薄膜トランジスタ装置」に相当する。
（ｂ）刊行物１発明の「外部回路と接続するための電極」は、本件特許発明の「外部取り出し端子」に相当しており、刊行物１発明の「Ｘライン」の「両端に外部回路と接続するための電極」を備えることは、本件特許発明の「外部取り出し端子を複数個有する」ことに相当する。
（ｃ）刊行物１発明には、本件特許発明の「ゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」の「ゲート電極」、「ゲート絶縁膜」、「半導体薄膜」、「ソース電極」、「ドレイン電極」を備えるとは記載されていない。しかし、刊行物１発明の「ＴＦＴ」が、ゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極を備えることは当業者にとって明らかであるから、刊行物１発明の「ＴＦＴ」も「ゲート電極」、「ゲート絶縁膜」、「半導体薄膜」、「ソース電極」、「ドレイン電極」を備える。
（ｄ）刊行物１発明の「フローテイング電位である一つの配線」は、本件特許発明の「共通浮遊電極」に相当する。また、刊行物１発明の「２個のＭＯＳトランジスタ」による「保護回路を備え」ることは、本件特許発明の「高圧保護用の」「半導体素子」を備えることに相当する。さらに、刊行物１発明の「外部回路と接続するための電極」は、「Ｘライン」に設けられており、「Ｘライン」と接続することは、Ｘラインを介して「外部回路と接続するための電極」と接続することである。
　したがって、刊行物１発明の「外部回路と接続するための電極を備えるＸラインが、直列に接続された２個のＭＯＳ型トランジスタを介してフローテイング電位である一つの配線に接続される保護回路を備え」ることは、本件特許発明の「前記端子と」「共通浮遊電極との間に」、「その一か所が」、「高圧保護用の」「半導体素子に接続され」ることに相当する。
　
　よって、本件特許発明と刊行物１発明は、 
「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置において、
　前記端子と共通浮遊電極との間には、その一か所が、高圧保護用の半導体素子で接続されていることを特徴とする薄膜トランジスタ装置。」
 である点で一致し、以下の点で相違する。 
　
（２−１−２）相違点
（ａ）相違点１
　本件特許発明は、「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置」であるのに対して、
　刊行物１発明は、「絶縁基板上に形成されるＴＦＴで構成されるアクテイブマトリツクスであって、前記アクテイブマトリツクスの周辺領域で、両端に外部回路と接続するための電極を備えるＸライン」を備えた「半導体装置」である点。
　
（ｂ）相違点２
　本件特許発明は、「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の２端子薄膜半導体素子に接続されており、前記２端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成され」る構成を備えるのに対して、
　刊行物１発明は、「前記アクテイブマトリツクスの周辺領域で、両端に外部回路と接続するための電極を備えるＸラインが、直列に接続された２個のＭＯＳ型トランジスタを介してフローテイング電位である一つの配線に接続される保護回路を備え、前記２個のＭＯＳ型トランジスタのうち、前記Ｘラインに近い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に前記Ｘラインに接続され、前記Ｘラインより遠い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に、前記一つの配線に接続される」構成を備える点
　
（ｃ）相違点３
　本件特許発明は、「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」との構成を備えるのに対して、
　刊行物１発明は、上記構成を備えていない点。
　
（２−１−３）判断
　上記各相違点について検討する。 
（ａ）相違点１について
　上記「（２−１）刊行物１発明との対比・検討　（２−２−１）対比」の「（ａ）」ないし「（ｃ）」で検討したように、刊行物１発明の「ＴＦＴで構成されるアクテイブマトリツクス」、「Ｘライン」の「両端に外部回路と接続するための電極」を備えることは、それぞれ、本件特許発明の「薄膜トランジスタを搭載し」た「薄膜トランジスタ装置」、「外部取り出し端子を複数個有する」ことに相当し、また、刊行物１発明の「ＴＦＴ」が、ゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極を備えることは当業者にとって明らかである。
　また、本件特許発明には、「複数個」の「外部取り出し端子」が周辺領域に設けられることは記載されていない。しかし、本件特許明細書には、「・・・ＴＦＴ装置の外部取り出し端子・・・は例えばチップ周辺に位置するが・・・」（特許明細書第７頁第１０〜１２行（訂正審決公報第７頁第４７〜４８行））と記載されており、本件特許発明の外部取り出し端子が、チップ周辺、すなわち、周辺領域に設けられることも含むのは明らかである。
　さらに、刊行物１には「各Ｘライン・・・は、第１図で明らかなように各ＴＦＴのゲートに接続されている。」（第２頁左上欄第１２〜１５行）と記載されており、刊行物１発明が備える「Ｘライン」は、「外部回路と接続するための電極」とアクテイブマトリツクスを構成するＴＦＴの間に設けられた配線である。本件特許発明には、「外部取り出し端子」に接続する配線について記載されていないが、本件特許発明の「外部取り出し端子」は、「薄膜トランジスタ装置」の薄膜トランジスタと、配線、言い換えると刊行物１発明の「Ｘライン」に相当する構成により接続されていることは当業者にとって明らかである。
　したがって、刊行物１発明の「絶縁基板上に形成されるＴＦＴで構成されるアクテイブマトリツクスであって、前記アクテイブマトリツクスの周辺領域で、両端に外部回路と接続するための電極を備えるＸライン」を備えた「半導体装置」は、本件特許発明の「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置」に相当しており、相違点１は、実質的なものではない。
　
（ｂ）相違点２について
　相違点２は、以下のように区分けして検討する。
　本件特許発明は、「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間に」、「少なくともその一か所が」、「高圧保護用の」「半導体素子に接続され」る構成を備えるのに対して、刊行物１発明は「両端に外部回路と接続するための電極を備えるＸラインが、直列に接続された２個のＭＯＳ型トランジスタを介してフローテイング電位である一つの配線に接続される保護回路」を備える点（相違点２−１）と、
　本件特許発明は、高圧保護用の素子が「付加薄膜半導体からなる」「２端子薄膜半導体素子」であるのに対して、刊行物１発明では、２個のＭＯＳ型トランジスタからなる保護回路が「前記２個のＭＯＳ型トランジスタのうち、前記Ｘラインに近い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に前記Ｘラインに接続され、前記Ｘラインより遠い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に、前記一つの配線に接続される」点（相違点２−２）と、
　本件特許発明は、「前記２端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成され」る構成を備えるのに対して、刊行物１発明は上記構成を備えていない点（相違点２−３）と、
　刊行物１発明は、「前記アクテイブマトリツクスの周辺領域で」「保護回路を備え」るのに対して、本件特許発明は上記構成を備えていない点（相違点２−４）とに区分できる。
　
（ｂ−１）相違点２−１について
　上記「（２−１）刊行物１発明との対比・検討　（２−２−１）対比」の「（ｂ）」及び「（ｄ）」で検討したように、刊行物１発明の「外部回路と接続するための電極」、「フローテイング電位である一つの配線」は、それぞれ、本件特許発明の「外部取り出し端子」、「共通浮遊電極」に相当する。
　刊行物１発明の「両端に外部回路と接続するための電極」は、「Ｘライン」に備えられた構成であり、「Ｘライン」を接続すると、「Ｘライン」に備えられた「両端に外部回路と接続するための電極」も接続される。つまり、刊行物１発明の「両端に外部回路と接続するための電極を備えるＸラインが」、「フローテイング電位である一つの配線に接続される」構成は、「両端に外部回路と接続するための電極」を「フローテイング電位である一つの配線に接続」する構成と同等の構成である。
　また、刊行物１発明には、「両端に外部回路と接続するための電極」と「フローテイング電位である一つの配線」の距離の記載はない。しかし、刊行物１発明の「外部回路と接続する電極」は、「Ｘライン」の「両端」に備えられており、「両端に外部回路と接続するための電極」が、アクテイブマトリツクスの外側にあることは明らかである。
　さらに、刊行物１には、「アクテイブマトリツクスの外側に配線Ａがあり」（第２頁左下欄第５〜６行）、と記載されている。ここで、「配線Ａ」は刊行物１発明の「一つの配線」に相当するから、刊行物１発明の「両端に外部回路と接続するための電極」と「フローテイング電位である一つの配線」は、共にアクテイブマトリツクスの外側にあるから、近接している。
　したがって、刊行物１発明の「両端に外部回路と接続するための電極を備えるＸラインが、直列に接続された２個のＭＯＳ型トランジスタを介して、フローテイング電位である一つの配線に接続される」構成は、本件特許発明の、「前記端子とこれに近接して設けられた共通浮遊電極との間に」、「少なくともその一か所が」、「高圧保護用の」「半導体素子に接続され」る構成に相当しており、また、「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間」は、「外部取り出し端子間」「または」「端子とこれに近接して設けられた共通浮遊電極との間」を意味する、択一的な記載であるから、この点は、実質的な相違点ではない。
　
（ｂ−２）相違点２−２について
　刊行物１発明の「前記２個のＭＯＳ型トランジスタのうち、前記Ｘラインに近い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に前記Ｘラインに接続され、前記Ｘラインより遠い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に前記一つの配線に接続される」構成は、ＭＯＳ型トランジスタとＸラインが、電気的に接続されていることを示しているが、前記ＭＯＳ型トランジスタの端子の数を示すものではない。つまり、「ＭＯＳ型トランジスタのゲートはソース又はドレインと共に前記Ｘラインに接続され」る構成は、電気的な接続を示すものであって、ゲートとソース又はドレインが、一つの端子でＸラインに接続する構成を示すものではなく、また、「ＭＯＳ型トランジスタのゲートはソース又はドレインと共に前記一つの配線に接続される」構成も、電気的な接続を示すものであって、ゲートとソース又はドレインが、一つの端子で前記一つの配線に接続する構成を示すものではない。
　また、刊行物１の第２図、第３図の記載と、刊行物１の「Ｘラインに接続される２個のＭＯＳ型トランジスタのうち、Ｘラインに近い方のＭＯＳ型トランジスタ・・・のゲートは各Ｘラインに接続され、・・・一方Ｘライン・・・から遠い方に接続されているＭＯＳ型トランジスタ・・・のゲートはアクテイブマトリツクスの外側に設けられた配線Ａに接続されている。」（第２頁左下欄第１１行〜同右下欄第５行）の記載を考慮しても、「２個のＭＯＳ型トランジスタ」が、幾つの端子を備えるか、言い換えると刊行物１発明の「２個のＭＯＳ型トランジスタ」が、「２端子」「半導体素子」であると記載されてはいない。
　さらに、刊行物１発明は、「ＴＦＴ」で「アクテイブマトリツクス」を構成し、「ＭＯＳ型トランジスタ」で「保護回路」を構成すると記載されており、「ＴＦＴ」と「ＭＯＳ型トランジスタ」とを別の構成要素として区別しているから、保護回路を構成する「ＭＯＳ型トランジスタ」が、薄膜半導体素子である「ＴＦＴ」を意味するものであるとは言えない。
　そして、刊行物１の図面の回路記号が、アクテイブマトリツクスと保護回路で同じ回路記号を用いている点、及び図面の簡単な説明において「Ｔ１１，Ｔ１２，・・Ｔnm・・・アクテイブマトリツクスを構成するトランジスタ　　ＴＸ１１，・・ＴＹｍ２・・保護回路を構成するトランジスタ」（第３頁右上欄第１８行〜同頁左下欄第２行）と記載されている点を参酌しても、アクテイブマトリツクスを構成するトランジスタと保護回路を構成するトランジスタが、共に電界効果トランジスタであると認められるものの、刊行物１発明の「前記２個のＭＯＳ型トランジスタのうち、前記Ｘラインに近い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に前記Ｘラインに接続され、前記Ｘラインより遠い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に、前記一つの配線に接続される」構成が、全体として、２端子薄膜半導体素子を意味するものであると言うことはできない。
　以上のとおりであるから、本件特許発明の、高圧保護用の素子が「付加薄膜半導体からなる」「２端子薄膜半導体素子」である構成は、刊行物１発明の、２個のＭＯＳ型トランジスタからなる保護回路の「前記２個のＭＯＳ型トランジスタのうち、前記Ｘラインに近い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に前記Ｘラインに接続され、前記Ｘラインより遠い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に、前記一つの配線に接続される」構成に相当しておらず、実質的に一致しているとは言えない。
　
（ｂ−３）相違点２−３について
　上記「（ｂ−２）相違点２−２」で検討したように、刊行物１発明には「２端子薄膜半導体素子」は記載も示唆もされていない。したがって、「２端子薄膜半導体素子」の構成をさらに限定する、本件特許発明の「前記２端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成され」る構成は、刊行物１発明に記載されておらず、また、２端子薄膜半導体素子を保護素子とすることは、本件特許出願時における当業者の技術常識（当業者に一般的に知られている技術（周知技術、慣用技術を含む）又は経験則から明らかな事項）でもないから、相違点２−３は実質的なものである。
　
（ｂ−４）相違点２−４について
　本件特許発明には、「高圧保護用の」「半導体素子」が、どの領域に設けられているかは記載がない。一方、本件特許明細書には、「・・・ＴＦＴ装置の外部取り出し端子・・・は例えばチップ周辺に位置するが、チップ外周に沿って共通浮遊電極１００を設け、外部取り出し端子１０，２０・・・と共通浮遊電極１００の各々の間に２端子素子１１０，１２０、・・・を挿入する。」（特許明細書第７頁第１０〜１６行（訂正審決公報第７頁第４７〜５０行））と記載されており、２端子素子が、チップ周辺に位置する外部取り出し端子と、チップ外周に沿って設けられた共通浮遊電極の間に挿入されていることが記載されている。これらの記載と共に、本件特許明細書の第２図を検討すると、２端子素子はチップ周辺に位置することは明らかである。
　ここで、本件特許明細書には、「端子１０に印加された静電気は、２端子素子１１０、共通電極１００、２端子素子１２０・・・を経て端子２０・・・に放電し、・・・保護する。」（特許明細書第７頁第１６〜２０行（訂正審決公報第７頁第５０〜第８頁第１行））と記載されており、本件特許明細書中の「２端子素子」は、本件特許発明の「高圧保護用の」「半導体素子」に相当する。
　したがって、本件特許発明は、「薄膜トランジスタ装置」の周辺領域で「高圧保護用の」「半導体素子」を備えることをも含んでいるから、刊行物１発明が、「前記アクテイブマトリツクスの周辺領域で」「保護回路を備え」る点は、実質的な相違点ではない。
　
　よって、相違点２は、実質的なものであって、刊行物１発明及び周知技術から当業者が容易に成し得たものともいえない。
　
（ｃ）相違点３について
　相違点３は、本件特許発明の「２端子薄膜半導体素子」の構成に係る相違点である。
　上記「（ｂ−２）相違点２−２について」で検討したように、刊行物１発明には、本件特許発明の「２端子薄膜半導体素子」に相当する構成は記載も示唆もされていない。
　したがって、刊行物１発明には、本件特許発明の「２端子薄膜半導体素子」の構造を更に特定する、相違点２−２及び相違点３に対応する構成である、本件特許発明の２端子薄膜半導体素子は「前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成されており、また、前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」との構成を備える点は、記載も示唆もされていない。
　さらに、刊行物３の「第２図のゲート１１を形成するのと同時に第４図の１５の位置に抵抗器を作り込む。１１のゲート材料が多結晶シリコンの場合１０００度のプレデポジョンでボロン又はリンを拡散したとするとシート抵抗・・・は５０〜１００Ω／□となる。」（第２頁右下欄第４〜１０行）の記載から導き出される「ゲート１１を形成するのと同時に抵抗器を作り込む」ことが、本件特許出願時における当業者の技術常識（当業者に一般的に知られている技術（周知技術、慣用技術を含む）又は経験則から明らかな事項）であるとしても、本件特許発明の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」こと、言い換えると、「少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」と「前記付加半導体薄膜の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有」する「高圧保護用の２端子薄膜半導体素子」の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」ことは、上記刊行物３に記載されるゲートを形成すると同時に抵抗器を作り込む技術的事項とは相違しており、刊行物１に記載されているに等しい事項であるとはいえない。
　さらに、仮に、アクテイブマトリツクスを構成する要素である同一機能で同一構造のＴＦＴを同時に形成することが技術常識であるとしても、刊行物１発明の「アクテイブマトリツクス」を構成する「ＴＦＴ」と、「保護回路」を構成する「ＭＯＳ型トランジスタ」を同時に形成すること、即ち、「アクテイブマトリツクス」を構成する「ＴＦＴ」と、機能も構造も相違している「保護回路」を構成する「ＭＯＳ型トランジスタ」を同時に形成することまで技術常識であるとする根拠は何も示されていない。
　したがって、本件特許発明における「少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」と「高圧保護用の２端子薄膜半導体素子」の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」点は、刊行物１に記載されているに等しい事項（記載されている事項から本件特許出願時における技術常識を参酌することにより導き出せるもの）とはいえない。
　
　以上のとおりであるから、本件特許発明と刊行物１発明は、上記相違点２及び上記相違点３の点で実質的に相違しており、本件特許発明は、刊行物１発明ではないから、特許法第２９条第１項第３号には該当しない。
　
（２−２）刊行物２発明との対比・検討
（２−２−１）対比
 　本件特許発明と刊行物２発明とを対比する。 
（ａ）刊行物２発明の「ＴＦＴを構成要素とする半導体集積回路装置」、「複数の入力端子」は、それぞれ本件特許発明の「薄膜トランジスタを搭載し」た「薄膜トランジスタ装置」、「外部取り出し端子を複数個有する」ことに相当する。
（ｂ）刊行物２発明の「保護回路用ＴＦＴ」は、ＴＦＴが、Thin Film Transistor　の略語であるから、薄膜半導体を有していることは明らかであり、本件特許発明の「付加薄膜半導体からなる高圧保護用」の「薄膜半導体素子」に相当する。
（ｃ）刊行物２発明には、本件特許発明の「ゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」の「ゲート電極」、「ゲート絶縁膜」、「半導体薄膜」、「ソース電極」、「ドレイン電極」を備えるとは記載されていない。しかし刊行物２発明の「ＴＦＴを構成要素とする半導体集積回路装置」の「ＴＦＴ」が、「ゲート電極」、「ゲート絶縁膜」、「半導体薄膜」、「ソース電極」、「ドレイン電極」を備えることは当業者にとって明らかであるから、刊行物２発明も「ゲート電極」、「ゲート絶縁膜」、「半導体薄膜」、「ソース電極」、「ドレイン電極」を実質的に備える。
　
　よって、本件特許発明と刊行物２発明は、 
「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置において、
　付加薄膜半導体からなる高圧保護用の薄膜半導体素子を備えることを特徴とする薄膜トランジスタ装置。」
である点で一致し、以下の点で相違する。 
　
（２−２−２）相違点
（ａ）相違点１
　本件特許発明は、「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置」であるのに対して、
　刊行物２発明は、「絶縁基板上に形成されるＴＦＴを構成要素とする半導体集積回路装置」であって、「複数の入力端子」を備えた「半導体集積回路装置」である点。
　
（ｂ）相違点２
　本件特許発明は、「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の２端子薄膜半導体素子に接続されており、前記２端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成され」る構成を備えるのに対して、
　刊行物２発明は、「複数の入力端子と共通ＧＮＤ電位（ＶＳＳ）となる電源配線（１）の間に保護回路用ＴＦＴ（Ｔ２）がそれぞれ接続され、前記保護回路用ＴＦＴ（Ｔ２）のソース又はドレインのいずれか一方は前記入力端子に接続され、前記保護回路用ＴＦＴの他方のソース又はドレインはゲートと共に前記電源配線（１）に接続され」る構成を備える点。
　
（ｃ）相違点３
　本件特許発明は、「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」との構成を備えるのに対して、
　刊行物２発明は、上記構成を備えていない点。
　
（２−２−３）判断
　上記各相違点について検討する。
（ａ）相違点１について
　上記「（２−２）刊行物２発明との対比・検討　（２−２−１）対比」の「（ａ）」「（ｃ）」で検討したように、刊行物２発明の「ＴＦＴを構成要素とする半導体集積回路装置」、「複数の入力端子」を備える点は、それぞれ本件特許発明の「薄膜トランジスタを搭載し」た「薄膜トランジスタ装置」、「外部取り出し端子を複数有する」点に相当し、刊行物２発明の「ＴＦＴ」が、「ゲート電極」、「ゲート絶縁膜」、「半導体薄膜」、「ソース電極」、「ドレイン電極」を備えることは当業者にとって明らかである。
　したがって、刊行物２発明が、「絶縁基板上に形成されるＴＦＴを構成要素とする半導体集積回路装置」であって、「複数の入力端子」を備える点は、本件特許発明の「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置」に相当しており、この点は、実質的な相違点ではない。
　
（ｂ）相違点２について
　相違点２は、以下のように区分けして検討する。
　本件特許発明は、「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の」「薄膜半導体素子に接続され」る構成を備えるのに対して、刊行物２発明は「複数の入力端子と共通ＧＮＤ電位（ＶＳＳ）となる電源配線（１）の間に保護回路用ＴＦＴ（Ｔ２）がそれぞれ接続され」る構成を備える点（相違点２−１）と、
　本件特許発明は、高圧保護用の「２端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成されて」いる構成を備えるのに対して、刊行物２発明は「前記保護回路用ＴＦＴ（Ｔ2）のソース又はドレインのいずれか一方は前記入力端子に接続され、前記保護回路用ＴＦＴの他方のソース又はドレインはゲートと共に前記電源配線（１）に接続され」る構成を備える点（相違点２−２）に区分することができる。
　
（ｂ−１）相違点２−１について
　上記「（２−２）刊行物２発明との対比・検討　（２−２−１）対比」の「（ｂ）」で検討したように、刊行物２発明の「保護回路用ＴＦＴ」は、本件特許発明の「付加薄膜半導体からなる高圧保護用」の「薄膜半導体素子」に相当する。
　また、「ＧＮＤ電位」は、接地電位を意味しているから、刊行物２発明の「複数の入力端子と共通ＧＮＤ電位（ＶＳＳ）となる電源配線（１）の間」は、入力端子と共通接地電位となる電源配線の間を意味している。
　ここで、本件特許明細書には、「・・・共通接地端子がある場合には、この端子を共通浮遊電極と同様に利用することができる。」（特許明細書第８頁第７〜９行（訂正審決公報第９頁第５〜６行））と記載されており、本件特許発明の「共通浮遊」電極には、「共通接地」端子が含まれる。
　さらに、刊行物２発明には、「共通接地」端子を備えるとの記載はない。しかし、「共通ＧＮＤ電位（ＶＳＳ）となる電源配線（１）」の「ＧＮＤ電位」は、外部から与えられる電位であり、外部から電位を与える部分に端子、言い換えると、共通接地端子を備えることは当業者にとって自明な事項である。
　したがって、刊行物２発明の「複数の入力端子と共通ＧＮＤ電位（ＶＳＳ）となる電源配線（１）の間に保護回路用ＴＦＴ（Ｔ2）が接続され」る構成は、実質的に本件特許発明の「前記外部取り出し端子間」「の間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の」「薄膜半導体素子に接続され」る構成に相当しており、また、本件特許発明の「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間」は「外部取り出し端子間」「または」「端子とこれに近接して設けられた共通浮遊電極との間」を意味する、択一的な記載であるから、この点は、実質的な相違点ではない。
　
（ｂ−２）相違点２−２について
　刊行物２発明には、「保護回路用ＴＦＴ（Ｔ2）」の具体的な構成は記載されていないが、薄膜半導体の表面にゲート絶縁膜を介して設けられたゲート電極を備えるＴＦＴの構成は、通常の構成である。
　また、刊行物２発明の「前記保護回路用ＴＦＴ（Ｔ２）のソース又はドレインのいずれか一方は前記入力端子に接続され、前記保護回路用ＴＦＴの他方のソース又はドレインはゲートと共に前記電源配線（１）に接続され」る構成は、刊行物２の第４図に示されるように、「保護回路用ＴＦＴ（Ｔ２）」が「入力端子」と「前記電源配線（１）」に、それぞれ１箇所で接続される構成であるから、刊行物２発明の「保護回路用ＴＦＴ（Ｔ２）」が、「２端子薄膜半導体素子」であることは当業者にとって明らかである。
　しかし、刊行物２発明には、「保護回路用ＴＦＴ（Ｔ２）」が、「絶縁基板上に形成されるＴＦＴを構成要素とする半導体集積回路装置」の「絶縁基板上に」形成されるとの記載はなく、さらに、刊行物２の第１図ないし第３図を検討しても、第１図ないし第３図は回路図であるから、具体的な素子配置は示されていない。そして、「保護回路用ＴＦＴ」を、「半導体集積回路装置」を形成する「絶縁基板上」に形成することが、本件特許出願時における周知技術であるとする根拠はないから、相違点２−２は実質的なものである。
　
（ｃ）相違点３について
　刊行物２には、「保護回路用ＴＦＴ」の具体的な構造は記載されておらず、「保護回路用ＴＦＴ」の構造として、「薄膜半導体」、「ゲート絶縁膜」、「ゲート電極」を備えることが通常の構成であるとしても、本件特許発明の「少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」に対して、「高圧保護用の２端子薄膜半導体素子」の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」との構成、言い換えると、「ゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」の「ゲート電極、ゲート絶縁膜、半導体薄膜」と、「高圧保護用の２端子薄膜半導体素子」の「前記付加ゲート電極」、「前記付加ゲート絶縁膜」、「前記付加薄膜半導体」の材料や厚みを実質的に同じとする構成は何ら記載されていない。
　さらに、刊行物３の「第２図のゲート１１を形成するのと同時に第４図の１５の位置に抵抗器を作り込む。１１のゲート材料が多結晶シリコンの場合１０００度のプレデポジョンでボロン又はリンを拡散したとするとシート抵抗・・・は５０〜１００Ω／□となる。」（第２頁右下欄第４〜１０行）の記載から導き出される「ゲート１１を形成するのと同時に抵抗器を作り込む」ことが、本件特許出願時における当業者の技術常識（当業者に一般的に知られている技術（周知技術、慣用技術を含む）又は経験則から明らかな事項）であるとしても、本件特許発明の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」との構成、言い換えると、「少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」と「前記付加半導体薄膜の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有」する「高圧保護用の２端子薄膜半導体素子」の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」ことは、上記刊行物３に記載されるゲートを形成すると同時に抵抗器を作り込む技術的事項とは相違しており、刊行物２に記載されているに等しい事項であるとはいえない。
　また、仮に、アクティブマトリツクスの表示用の同一機能で同一構造のＴＦＴを同時に形成することが技術常識であるとしても、刊行物２発明の「半導体集積回路装置」を構成する「ＴＦＴ」と、「保護回路用ＴＦＴ」を同時に形成すること、即ち、「半導体集積回路装置」を構成する「ＴＦＴ」と、機能も構造も相違している「保護回路用ＴＦＴ」を同時に形成することまで技術常識であるとする根拠は何も示されていない。
　したがって、本件特許発明における「少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」と「高圧保護用の２端子薄膜半導体素子」の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」点は、刊行物２に記載されているに等しい事項とはいえない。
　
　以上の通りであるから、相違点２及び相違点３は、実質的なものであり、本件特許発明は刊行物２発明ではないから、特許法第２９条第１項第３号には該当しない。 
　
（３）本件特許発明が特許法第２９条第２項の規定に違反するか否かの判断
（３−１）刊行物１発明との対比・検討
（３−１−１）対比
　本件特許発明１と刊行物１発明を対比すると、「（２）本件特許発明が特許法第２９条第１項第３号に該当するか否かの判断」「（２−１）刊行物１発明との対比・検討　（２−１−１）対比」において検討したとおり、両者は、
　
「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置において、
　前記端子と共通浮遊電極との間には、その一か所が、高圧保護用の半導体素子で接続されていることを特徴とする薄膜トランジスタ装置。」
である点で一致し、以下の点で相違する。 
　
（３−１−２）相違点
（ａ）相違点１
　本件特許発明は、「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置」であるのに対して、
　刊行物１発明は、「絶縁基板上に形成されるＴＦＴで構成されるアクテイブマトリツクスであって、前記アクテイブマトリツクスの周辺領域で、両端に外部回路と接続するための電極を備えるＸライン」を備えた「半導体装置」である点。
　
（ｂ）相違点２
　本件特許発明は、「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の２端子薄膜半導体素子に接続されており、前記２端子薄膜半導体素子は、前記付加半導体薄膜の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成され」る構成を備えるのに対して、
　刊行物１発明は、「前記アクテイブマトリツクスの周辺領域で、両端に外部回路と接続するための電極を備えるＸラインが、直列に接続された２個のＭＯＳ型トランジスタを介してフローテイング電位である一つの配線に接続される保護回路を備え、前記２個のＭＯＳ型トランジスタのうち、前記Ｘラインに近い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に前記Ｘラインに接続され、前記Ｘラインより遠い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に、前記一つの配線に接続される」構成を備える点。
　
（ｃ）相違点３
　本件特許発明は、「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」との構成を備えるのに対して、
　刊行物１発明は、上記構成を備えていない点。
　
（３−１−３）判断
　上記各相違点について検討する。
（ａ）相違点１について
　上記「（２−１）刊行物１発明との対比・検討　（２−２−１）対比」の「（ａ）」ないし「（ｃ）」で検討したように、刊行物１発明の「ＴＦＴで構成されるアクテイブマトリツクス」、「Ｘライン」の「両端に外部回路と接続するための電極」を備えることは、それぞれ、本件特許発明の「薄膜トランジスタを搭載し」た「薄膜トランジスタ装置」、「外部取り出し端子を複数個有する」ことに相当し、また、刊行物１発明の「ＴＦＴ」が、ゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極を備えることは当業者にとって明らかである。
　また、本件特許発明には、「複数個」の「外部取り出し端子」が周辺領域に設けられることは記載されていない。しかし、本件特許明細書には、「・・・ＴＦＴ装置の外部取り出し端子・・・は例えばチップ周辺に位置するが・・・」（特許明細書第７頁第１０〜１２行（訂正審決公報第７頁第４７〜４８行））と記載されており、本件特許発明の外部取り出し端子が、チップ周辺、すなわち、周辺領域に設けられることも含むのは明らかである。
　さらに、刊行物１には「各Ｘライン・・・は、第１図で明らかなように各ＴＦＴのゲートに接続されている。」（第２頁左上欄第１２〜１５行）と記載されており、刊行物１発明が備える「Ｘライン」は、「外部回路と接続するための電極」とアクテイブマトリツクスを構成するＴＦＴの間に設けられた配線である。本件特許発明には、「外部取り出し端子」に接続する配線について記載されていないが、本件特許発明の「外部取り出し端子」は、「薄膜トランジスタ装置」の薄膜トランジスタと、配線、言い換えると刊行物１発明の「Ｘライン」に相当する構成により接続されていることは当業者にとって明らかである。
　したがって、刊行物１発明の「絶縁基板上に形成されるＴＦＴで構成されるアクテイブマトリツクスであって、前記アクテイブマトリツクスの周辺領域で、両端に外部回路と接続するための電極を備えるＸライン」を備えた「半導体装置」は、本件特許発明の「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置」に相当しており、相違点１は、実質的なものではない。
　
（ｂ）相違点２について
　相違点２は、以下のように区分けして検討する。
　本件特許発明は、「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間に」、「少なくともその一か所が」、「高圧保護用の」「半導体素子に接続され」る構成を備えるのに対して、刊行物１発明は「両側に外部回路と接続するための電極を備えるＸラインが、直列に接続された２個のＭＯＳ型トランジスタを介してフローテイング電位である一つの配線に接続される保護回路」を備える点（相違点２−１）と、
　本件特許発明は、高圧保護用の素子が「付加薄膜半導体からなる」「２端子薄膜半導体素子」であるのに対して、刊行物１発明では、２個のＭＯＳ型トランジスタからなる保護回路が「前記２個のＭＯＳ型トランジスタのうち、前記Ｘラインに近い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に前記Ｘラインに接続され、前記Ｘラインより遠い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に、前記一つの配線に接続される」点（相違点２−２）と、
　本件特許発明は、「前記２端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成され」る構成を備えるのに対して、刊行物１発明は上記構成を備えていない点（相違点２−３）と、
　刊行物１発明は、「前記アクテイブマトリツクスの周辺領域で」「保護回路を備え」るのに対して、本件特許発明は上記構成を備えていない点（相違点２−４）とに区分できる。
　
（ｂ−１）相違点２−１について
　上記「（２−１）刊行物１発明との対比・検討　（２−２−１）対比」の「（ｂ）」及び「（ｄ）」で検討したように、刊行物１発明の「外部回路と接続するための電極」、「フローテイング電位である一つの配線」は、それぞれ、本件特許発明の「外部取り出し端子」、「共通浮遊電極」に相当する。
　刊行物１発明の「両端に外部回路と接続するための電極」は、「Ｘライン」に備えられた構成であり、「Ｘライン」を接続すると、「Ｘライン」に備えられた「両端に外部回路と接続するための電極」も接続される。つまり、刊行物１発明の「両端に外部回路と接続するための電極を備えるＸラインが」、「フローテイング電位である一つの配線に接続される」構成は、「両端に外部回路と接続するための電極」を「フローテイング電位である一つの配線に接続」する構成と同等の構成である。
　また、刊行物１発明には、「両端に外部回路と接続するための電極」と「フローテイング電位である一つの配線」の距離の記載はない。しかし、刊行物１発明の「外部回路と接続する電極」は、「Ｘライン」の「両端」に備えられており、「両端に外部回路と接続するための電極」が、アクテイブマトリツクスの外側であることは明らかである。
　さらに、刊行物１には、「アクテイブマトリツクスの外側に配線Ａがあり」（第２頁左下欄第５〜６行）、と記載されている。ここで、「配線Ａ」は刊行物１発明の「一つの配線」に相当するから、刊行物１発明の「両端に外部回路と接続するための電極」と「フローテイング電位である一つの配線」は、共にアクテイブマトリツクスの外側にあるから、近接している。
　したがって、刊行物１発明の「両端に外部回路と接続するための電極を備えるＸラインが、直列に接続された２個のＭＯＳ型トランジスタを介して、フローテイング電位である一つの配線に接続される」構成は、本件特許発明の、「前記端子とこれに近接して設けられた共通浮遊電極との間に」、「少なくともその一か所が」、「高圧保護用の」「半導体素子に接続され」る構成に相当しており、また、「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間」は、「外部取り出し端子間」「または」「端子とこれに近接して設けられた共通浮遊電極との間」を意味する、択一的な記載であるから、この点は、実質的な相違点ではない。
　
（ｂ−２）相違点２−２について
　刊行物１発明の「前記２個のＭＯＳ型トランジスタのうち、前記Ｘラインに近い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に前記Ｘラインに接続され、前記Ｘラインより遠い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に前記一つの配線に接続される」構成は、ＭＯＳ型トランジスタとＸラインが、電気的に接続されていることを示しているが、前記ＭＯＳ型トランジスタの端子の数を示すものではない。つまり、「ＭＯＳ型トランジスタのゲートはソース又はドレインと共に前記Ｘラインに接続され」る構成は、電気的な接続を示すものであって、ゲートとソース又はドレインが、一つの端子でＸラインに接続する構成を示すものではなく、また、「ＭＯＳ型トランジスタのゲートはソース又はドレインと共に前記一つの配線に接続される」構成も電気的な接続を示すものであって、ゲートとソース又はドレインが、一つの端子で前記一つの配線に接続する構成を示すものではない。
　また、刊行物１の第２図及び第３図の記載と、刊行物１の「Ｘラインに接続される２個のＭＯＳ型トランジスタのうちＸラインに近い方のＭＯＳ形トランジスタ・・・のゲートは各Ｘラインに接続され、・・・一方Ｘライン・・・から遠い方に接続されているＭＯＳ型トランジスタ・・・のゲートはアクテイブマトリツクスの外側に設けられた配線Ａに接続されている。」（第２頁左下欄第１１行〜同右下欄第５行）の記載を共に検討しても、「２個のＭＯＳ型トランジスタ」が、幾つの端子を備えるか、言い換えると刊行物１発明の「２個のＭＯＳ型トランジスタ」が、「２端子」「半導体素子」であると記載されてはいない
　さらに、刊行物１発明は、「ＴＦＴ」で「アクテイブマトリツクス」を構成し、「ＭＯＳ型トランジスタ」で「保護回路」を構成と記載されており、「ＴＦＴ」と「ＭＯＳ型トランジスタ」とを別の構成として使い分けているから、保護回路を構成する「ＭＯＳ型トランジスタ」が、薄膜半導体素子である「ＴＦＴ」を示すとはいえない。
　そして、刊行物１の図面の回路記号が、アクテイブマトリツクスと保護回路で同じ回路記号を用いている点、及び図面の簡単な説明において「Ｔ１１，Ｔ１２，・・Ｔｎｍ・・・アクテイブマトリツクスを構成するトランジスタ　　ＴＸ１１，・・ＴＹｍ２・・保護回路を構成するトランジスタ」（第３頁右上欄第１８行〜同頁左下欄第２行）と記載されている点を参酌しても、アクテイブマトリツクスを構成するトランジスタと保護回路を構成するトランジスタが、共に電界効果トランジスタであると認められるものの、刊行物１発明の「前記２個のＭＯＳ型トランジスタのうち、前記Ｘラインに近い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に前記Ｘラインに接続され、前記Ｘラインより遠い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に、前記一つの配線に接続される」構成が、全体として、２端子薄膜半導体素子を意味するものであると言うことはできない。
　さらに、保護回路の構成を「付加薄膜半導体からなる」「２端子薄膜半導体素子」とすることが、周知技術であるとする根拠はない。
　また、刊行物３には、保護回路として抵抗器が記載されているものの、刊行物３の保護回路は、「ソース線は３、ゲート線は４、ＭＯＳ型トランジスターが２であり、ソース線３の外部へ抵抗器１５を接続し又ゲート線４の外部へ抵抗器１４を接続する。」（第２頁左下欄第１３〜１６行）とあるように、一つの配線中に設ける保護回路であって、外部電極と接続するための電極を備えた配線とフローテイング電位である配線との間に設ける保護回路を示すものではないから、刊行物１発明の２個のＭＯＳ形トランジスタで構成される保護回路にかえて、刊行物３に記載された保護回路の技術を適用する動機付けは存在しない。
　したがって、刊行物１発明の、２個のＭＯＳ型トランジスタからなる保護回路の「前記２個のＭＯＳ型トランジスタのうち、前記Ｘラインに近い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に前記Ｘラインに接続され、前記Ｘラインより遠い方のＭＯＳ型トランジスタのゲートはソース又はドレインと共に、前記一つの配線に接続される」構成を、本件特許発明の備える構成である「付加薄膜半導体からなる２端子薄膜半導体素子」とすることは、当業者にとって容易であるとはいえない。
　
（ｂ−３）相違点２−３について
　上記「（ｂ−２）相違点２−２」で検討したように、刊行物１発明の保護回路を「２端子薄膜半導体素子」とすることは、当業者にとって容易に成し得たものとはいえないから、刊行物１発明の保護素子の構成を、「２端子薄膜半導体素子」の構成をさらに限定する、本件特許発明の「前記２端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成され」る構成とすることは、当業者にとって容易に成し得たものとはいえない。　
　
（ｂ−４）相違点２−４について
　本件特許発明には、「高圧保護用の」「半導体素子」が、どの領域に設けられているかは記載がない。一方、本件特許明細書には、「・・・ＴＦＴ装置の外部取り出し端子・・・は例えばチップ周辺に位置するが、チップ外周に沿って共通浮遊電極１００を設け、外部取り出し端子１０，２０・・・と共通浮遊電極１００の各々の間に２端子素子１１０，１２０、・・・を挿入する。」（本件特許明細書第７頁第１０〜１６行（訂正審決公報第７頁第４７〜５０行））と記載されており、２端子素子が、チップ周辺に位置する外部取り出し端子と、チップ外周に沿って設けられた共通浮遊電極の間に挿入されていることが記載されている。これらの記載と共に、本件特許明細書の第２図を検討すると、２端子素子はチップ周辺に位置することは明らかである。
　ここで、本件特許明細書には、「端子１０に印加された静電気は、２端子素子１１０、共通電極１００、２端子素子１２０・・・を経て端子２０・・・に放電し、・・・保護する。」（特許明細書第７頁第１６〜２０行（訂正審決公報第７頁第５０〜第８頁第１行））と記載されており、本件特許明細書中の「２端子素子」は、本件特許発明の「高圧保護用の」「半導体素子」に相当する。
　したがって、本件特許発明は、「薄膜トランジスタ装置」の周辺領域で「高圧保護用の」「半導体素子」を備えることをも含んでいるから、刊行物１発明が、「前記アクテイブマトリツクスの周辺領域で」「保護回路を備え」る点は、実質的な相違点ではない。
　
　よって、相違点２は、刊行物１発明及び周知技術に基づいて当業者が容易に成し得たものではない。
　
（ｃ）相違点３について
　相違点３は、本件特許発明の「２端子薄膜半導体素子」の構成に係る相違点である。
　上記「（ｂ−２）相違点２−２について」で検討したように、刊行物１発明の保護回路を、本件特許発明の「２端子薄膜半導体素子」に相当する構成とすることは、当業者にとって容易に成し得たものとはいえない。
　したがって、刊行物１発明が、本件特許発明の「２端子薄膜半導体素子」の構造を更に特定する、相違点２−２及び相違点３に対応する構成である、本件特許発明の２端子薄膜半導体素子は、「前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成されており、また、前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」との構成を備える点は、当業者にとって容易に成し得たものとはいえない。
　さらに、刊行物３を検討しても、刊行物３には「第２図のゲート１１を形成するのと同時に第４図の１５の位置に抵抗器を作り込む。１１のゲート材料が多結晶シリコンの場合１０００度のプレデポジョンでボロン又はリンを拡散したとするとシート抵抗・・・は５０〜１００Ω／□となる。」（第２頁右下欄第４〜１０行）の記載から導き出される「ゲート１１を形成するのと同時に抵抗器を作り込む」ことが記載されているだけであるから、本件特許発明の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」こと、言い換えると、「少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」と「前記付加半導体薄膜の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有」する「高圧保護用の２端子薄膜半導体素子」の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」ことは記載も示唆もされていない。
　仮に、アクテイブマトリツクスを構成する要素である同一機能で同一構造のＴＦＴを同時に形成することが周知技術であるとしても、刊行物１発明の「アクテイブマトリツクス」を構成する「ＴＦＴ」と、「保護回路」を構成する「ＭＯＳ型トランジスタ」を同時に形成すること、即ち、「アクテイブマトリツクス」を構成する「ＴＦＴ」と、機能も構造も相違している「保護回路」を構成する「ＭＯＳ型トランジスタ」を同時に形成することまで周知技術であるとする根拠は何も示されていない。
　よって、相違点３は、刊行物１に記載された発明及び周知技術に基づいて当業者が容易に成し得たものとはいえない。
　
（３−２）刊行物２発明との対比・検討
（３−２−１）対比
　本件特許発明と刊行物２発明を対比すると、「（２）本件特許発明が特許法第２９条第１項第３号に該当するか否かの判断」「（２−２）刊行物２発明との対比・検討」「（２−２−１）対比」において検討したとおり、両者は、
　
「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置において、
　付加薄膜半導体からなる高圧保護用の薄膜半導体素子を備えることを特徴とする薄膜トランジスタ装置。」
である点で一致し、以下の点で相違する。 
　
（３−２−２）相違点
（ａ）相違点１
　本件特許発明は、「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置」であるのに対して、
　刊行物２発明は、「絶縁基板上に形成されるＴＦＴを構成要素とする半導体集積回路装置」であって、「複数の入力端子」を備えた「半導体集積回路装置」である点。
　
（ｂ）相違点２
　本件特許発明は、「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の２端子薄膜半導体素子に接続されており、前記２端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成されて」いる構成を備えるのに対して、
　刊行物２発明は、「複数の入力端子と共通ＧＮＤ電位（ＶＳＳ）となる電源配線（１）の間に保護回路用ＴＦＴ（Ｔ２）がそれぞれ接続され、前記保護回路用ＴＦＴ（Ｔ２）のソース又はドレインのいずれか一方は前記入力端子に接続され、前記保護回路用ＴＦＴの他方のソース又はドレインはゲートと共に前記電源配線（１）に接続され」る構成を備える点。
　
（ｃ）相違点３
　本件特許発明は、「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」との構成を備えるのに対して、
　刊行物２発明は、上記構成を備えていない点。
　
（３−２−３）判断
　上記各相違点について検討する。
（ａ）相違点１について
　上記「（２−２）刊行物２発明との対比・検討　（２−２−１）対比」の「（ａ）」「（ｃ）」で検討したように、刊行物２発明の「ＴＦＴを構成要素とする半導体集積回路装置」、「複数の入力端子」を備える点は、それぞれ本件特許発明の「薄膜トランジスタを搭載し」た「薄膜トランジスタ装置」、「外部取り出し端子を複数有する」点に相当し、刊行物２発明の「ＴＦＴ」が、「ゲート電極」、「ゲート絶縁膜」、「半導体薄膜」、「ソース電極」、「ドレイン電極」を備えることは当業者にとって明らかである。
　したがって、刊行物２発明が、「絶縁基板上に形成されるＴＦＴを構成要素とする半導体集積回路装置」であって、「複数の入力端子」を備える点は、本件特許発明の「絶縁基板上に、少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタを搭載し、外部取り出し端子を複数個有する薄膜トランジスタ装置」に相当しており、この点は、実質的な相違点ではない。
　
（ｂ）相違点２について
　相違点２は、以下のように区分けして検討する。
　本件特許発明は、「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の」「薄膜半導体素子に接続され」る構成を備えるのに対して、刊行物２発明は「複数の入力端子と共通ＧＮＤ電位（ＶＳＳ）となる電源配線（１）の間に保護回路用ＴＦＴ（Ｔ２）がそれぞれ接続され」る構成を備える点（相違点２−１）と、
　本件特許発明は、高圧保護用の「２端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成されて」いる構成を備えるのに対して、刊行物２発明は「前記保護回路用ＴＦＴ（Ｔ２）のソース又はドレインのいずれか一方は前記入力端子に接続され、前記保護回路用ＴＦＴの前記入力端子に接続されない前記ソース又は前記ドレインはゲートと共に前記電源配線（１）に接続され」る構成を備える点（相違点２−２）に区分することができる。
　
（ｂ−１）相違点２−１について
　上記「（２−２）刊行物２発明との対比・検討　（２−２−１）対比」の「（ｂ）」で検討したように、刊行物２発明の「保護回路用ＴＦＴ」は、本件特許発明の「付加薄膜半導体からなる高圧保護用」の「薄膜半導体素子」に相当する。
　また、「ＧＮＤ電位」は、接地電位を意味しているから、刊行物２発明の「複数の入力端子と共通ＧＮＤ電位（ＶＳＳ）となる電源配線（１）の間」は、入力端子と共通接地電位となる電源配線の間を意味している。
　ここで、本件特許明細書には、「・・・共通接地端子がある場合には、この端子を共通浮遊電極と同様に利用することができる。」（特許明細書第８頁第７〜９行（訂正審決公報第９頁第５〜６行））と記載されており、本件特許発明の「共通浮遊」電極には、「共通接地」端子が含まれる。
　さらに、刊行物２発明には、「共通接地」端子を備えるとの記載はない。しかし、「共通ＧＮＤ電位（ＶＳＳ）となる電源配線（１）」の「ＧＮＤ電位」は、外部から与えられる電位であり、外部から電位を与える部分に端子、言い換えると、共通接地端子を備えることは当業者にとって自明な事項である。
　したがって、刊行物２発明の「複数の入力端子と共通ＧＮＤ電位（ＶＳＳ）となる電源配線（１）の間に保護回路用ＴＦＴ（Ｔ２）が接続され」る構成は、実質的に本件特許発明の「前記外部取り出し端子間」「の間には、少なくともその一か所が、付加薄膜半導体からなる高圧保護用の」「薄膜半導体素子に接続され」る構成に相当しており、また、本件特許発明の「前記外部取り出し端子間、または、前記端子とこれに近接して設けられた共通浮遊電極との間」は「外部取り出し端子間」「または」「端子とこれに近接して設けられた共通浮遊電極との間」を意味する、択一的な記載であるから、この点は、実質的な相違点ではない。
　
（ｂ−２）相違点２−２について
　刊行物２発明は「前記保護回路用ＴＦＴ（Ｔ2）」の具体的な構成は記載されていないが、薄膜半導体の表面にゲート絶縁膜を介して設けられたゲート電極を備えるＴＦＴの構成は、通常の構成である。
　また、刊行物２発明の「前記保護回路用ＴＦＴ（Ｔ２）のソース又はドレインのいずれか一方は前記入力端子に接続され、前記保護回路用ＴＦＴの他方のソース又はドレインはゲートと共に前記電源配線（１）に接続され」る構成は、刊行物２の第４図に示されるように、「保護回路用ＴＦＴ（Ｔ２）」が「入力端子」と「前記電源配線（１）」に、それぞれ１箇所で接続される構成であるから、刊行物２発明の「保護回路用ＴＦＴ（Ｔ２）」が、「２端子薄膜半導体素子」であることは当業者にとって明らかである。
　しかし、刊行物２発明には、「保護回路用ＴＦＴ（Ｔ２）」が、「絶縁基板上に形成されるＴＦＴを構成要素とする半導体集積回路装置」の「絶縁基板上に」形成されるとの記載はなく、さらに、刊行物２の第１図ないし第３図を検討しても、第１図ないし第３図は回路図であるから、具体的な素子配置は示されていない。また、「保護回路用ＴＦＴ」を、「半導体集積回路装置」を形成する「絶縁基板上」に形成することが、本件特許出願時における周知技術であるとする根拠はない。
　したがって、本件特許発明が、高圧保護用の「２端子薄膜半導体素子は、前記付加薄膜半導体の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有し、前記絶縁基板上に形成されて」いる構成を備える点は、刊行物２に記載された発明及び周知技術に基づいて、当業者が容易に想到し得たものであるとはいえない。
　
　以上のとおりであるから、相違点２は、刊行物２に記載された発明及び周知技術に基づいて当業者が容易に想到したものであるとはいえない。
　
　相違点３について
　刊行物２には、「保護回路用ＴＦＴ」の具体的な構成は記載されておらず、「保護回路用ＴＦＴ」の構成として、「薄膜半導体」、「ゲート絶縁膜」、「ゲート電極」を備えることが通常の構成であるとしても、本件特許発明の「少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」に対して、「高圧保護用の２端子薄膜半導体素子」の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」との構成、言い換えると、「ゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」の「ゲート電極、ゲート絶縁膜、半導体薄膜」と、「高圧保護用の２端子薄膜半導体素子」の「前記付加ゲート電極」、「前記付加ゲート絶縁膜」、「前記付加薄膜半導体」の材料や厚みを実質的に同じとする構成は何ら記載されていない。
　さらに、刊行物３の「第２図のゲート１１を形成するのと同時に第４図の１５の位置に抵抗器を作り込む。１１のゲート材料が多結晶シリコンの場合１０００度のプレデポジョンでボロン又はリンを拡散したとするとシート抵抗・・・は５０〜１００Ω／□となる。」（第２頁右下欄第４〜１０行）の記載から導き出される「ゲート１１を形成するのと同時に抵抗器を作り込む」ことが、本件特許出願時における周知技術を示しているとしても、本件特許発明の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」との構成、言い換えると、「少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」と「前記付加半導体薄膜の表面に付加ゲート絶縁膜を介して設けられた付加ゲート電極を有」する「高圧保護用の２端子薄膜半導体素子」の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」ことが、周知技術とする根拠は何ら示されていない。
　また、仮に、アクティブマトリックスの表示用の同一機能で同一構造のＴＦＴを同時に形成することが周知技術であるとしても、刊行物２発明の「半導体集積回路装置」を構成する「ＴＦＴ」と、「保護回路用ＴＦＴ」を同時に形成すること、即ち、「半導体集積回路装置」を構成する「ＴＦＴ」と、機能も構造も相違している「保護回路用ＴＦＴ」を同時に形成することまで、周知技術とする根拠は何も示されていない。
　したがって、相違点３は、刊行物２に記載された発明及び周知技術に基づいて当業者が容易に成し得たものということはできない。
　
（３−３）刊行物１発明と刊行物２発明の組合せ
　仮に、刊行物１発明と刊行物２発明を組み合わせたとしても、刊行物２発明には、「保護回路用ＴＦＴ」は記載されているものの、「保護回路用ＴＦＴ（Ｔ２）」を「絶縁基板上に形成されるＴＦＴを構成要素とする半導体集積回路装置」の「絶縁基板上に」形成することは、刊行物１発明及び刊行物２発明のいずれにも記載はない。さらに、「保護回路用ＴＦＴ」の構造として、「少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」と、「高圧保護用の２端子薄膜半導体素子」の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」ことは、刊行物１発明及び刊行物２発明のいずれにも記載も示唆もされていない。
　
　そして、本件特許発明は、「高圧保護用の２端子薄膜半導体素子」を備え、「少なくともゲート電極、ゲート絶縁膜、半導体薄膜、ソース電極、ドレイン電極からなる薄膜トランジスタ」に対して、「高圧保護用の２端子薄膜半導体素子」の「前記付加ゲート電極は前記ゲート電極と同時に形成されており、前記付加ゲート絶縁膜は前記ゲート絶縁膜と同時に形成されており、前記付加薄膜半導体は前記半導体薄膜と同時に形成されている」との構成を備えることによって、特許明細書に記載される「ＴＦＴ装置の特に実装工程における静電破壊をなくせるので最終的な歩溜まりが向上し、コスト低減に役立つ。また、静電気対策のために特に製造工程の増加がないことも他の利点である。」（特許明細書第１１頁第１３〜１７行（訂正審決公報第第８頁第３８〜４１行））という顕著な効果を奏するものである。
　以上のとおりであるから、本件特許発明は、刊行物１、刊行物２及び刊行物３に記載された発明、並びに周知技術に基づいて当業者が容易に発明をすることができたものではない。
　
６．むすび
　以上のとおりであるから、請求人の主張する理由及び提出した証拠方法によっては本件特許の請求の範囲第１項に記載された発明についての特許を無効にすることはできない。
　
 　審判に関する費用については、特許法第１６９条第２項の規定で準用する民事訴訟法第６１条の規定により、請求人が負担すべきものとする。 
　
 　よって、結論のとおり審決する。