【事件の表示】
　特願２００４−２９３１４４「半導体装置」拒絶査定不服審判事件〔平成１７年４月７日出願公開、特開２００５−９４０２４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成７年１２月１９日に出願した特願平７−３３０８１８号特許出願の一部を平成１６年１０月６日に新たな特許出願としたものであって、平成２０年７月３１日付けで手続補正がなされ、同年９月９日に拒絶の査定がなされ、これに対して、同年１１月６日に拒絶査定に対する審判請求がなされるとともに同年１２月８日付けで手続補正がなされ、平成２１年２月１７日付けで平成２０年１２月８日付けの手続補正についての補正がなされ、その後、平成２１年４月１７付けで審尋がなされ、それに対して同年７月２１日に回答書が提出されたものである。
　
第２．平成１２年１２月８日付けの手続補正についての却下の決定
［補正の却下の決定の結論］
　平成２０年１２月８日付けの手続補正を却下する。
　
［理由］
１．補正の内容
　平成２１年２月１７日付けの手続補正により補正された平成２０年１２月８日付けの手続補正（以下、「本件補正」という。）は、補正前の特許請求の範囲の請求項１及び２を補正後の特許請求の範囲の請求項１及び２と補正するとともに、補正前の明細書の００１０段落及び００１１段落を補正後の明細書の００１０段落及び００１１段落と補正するものであり、そのうち補正前後の請求項１は以下のとおりである。
（補正前）
　「【請求項１】
入力または出力となる端子を有する入出力部と前記入出力部と信号を伝達して信号処理を行う内部回路とを有する半導体装置において、
　前記入出力部の電源電圧線と基準電位線間の電源線間電圧が所定電圧値を越えたときに前記電源線間を導通するようにスイッチング動作することを除いて非導通状態に保持されるよう、コレクタが電源電圧に接続され、エミッタが基準電位に接続され、
ベースが未接続状態のＮＰＮ型のトランジスタとカソードが電源電圧に接続され、アノードが基準電位に接続されたダイオードから構成された複数の電源間保護回路が分布定数的に接続された構成とすることで、前記複数のトランジスタのパンチスルー電圧をそれぞれ前記所定電圧とすることで、電源電圧線と基準電位線を介し半導体装置の前記内部回路に所定電圧を越える電圧が印加されるのを抑制するようにしたことを特徴とする半導体装置。」
　
（補正後）
　「【請求項１】
入力または出力となる端子を有する入出力部と前記入出力部と信号を伝達して信号処理を行う内部回路とを有する半導体装置において、
　前記入出力部の電源電圧線と基準電位線間の電源線間電圧が所定電圧値を越えたときに前記電源線間を導通するようにスイッチング動作することを除いて非導通状態に保持されるよう、コレクタが電源電圧に接続され、エミッタが基準電位に接続され、
ベースが未接続状態のＮＰＮ型のトランジスタとカソードが電源電圧に接続され、アノードが基準電位に接続されたダイオードから構成された複数の電源間保護回路が分布定数的に接続された構成とすることで、前記複数のトランジスタのパンチスルー電圧はそれぞれ前記所定電圧となり、電源電圧線と基準電位線を介し半導体装置の前記内部回路に所定電圧を越える電圧が印加されるのを抑制するようにしたことを特徴とする半導体装置。」
　
２．補正事項の整理
　本件補正のうち、特許請求の範囲ついての補正を整理すると以下のとおりである。
（１）補正事項１
　補正前の請求項１の「コレクタが電源電圧に接続され、エミッタが基準電位に接続され、　ベースが未接続状態のＮＰＮ型のトランジスタとカソードが電源電圧に接続され、アノードが基準電位に接続されたダイオードから構成された複数の電源間保護回路が分布定数的に接続された構成とすることで、前記複数のトランジスタのパンチスルー電圧をそれぞれ前記所定電圧とすることで、電源電圧線と基準電位線を介し半導体装置の前記内部回路に所定電圧を越える電圧が印加されるのを抑制するようにしたこと」を、補正後の請求項１の「コレクタが電源電圧に接続され、エミッタが基準電位に接続され、　ベースが未接続状態のＮＰＮ型のトランジスタとカソードが電源電圧に接続され、アノードが基準電位に接続されたダイオードから構成された複数の電源間保護回路が分布定数的に接続された構成とすることで、前記複数のトランジスタのパンチスルー電圧はそれぞれ前記所定電圧となり、電源電圧線と基準電位線を介し半導体装置の前記内部回路に所定電圧を越える電圧が印加されるのを抑制するようにしたこと」と補正したこと。
　
（２）補正事項２
　補正前の請求項２の「前記電源間保護回路を複数の入出力部毎に配置したことを特徴とする半導体装置。」を、補正後の請求項２の「分布定数的に接続された前記電源間保護回路を複数の入出力部毎に配置したことを特徴とする請求項１に記載の半導体装置。」と補正したこと。
　
３．新規事項の追加の有無についての検討
（１）補正事項１についての補正について検討すると、当該補正により、補正後の請求項１は、「コレクタが電源電圧に接続され、エミッタが基準電位に接続され、　ベースが未接続状態のＮＰＮ型のトランジスタとカソードが電源電圧に接続され、アノードが基準電位に接続されたダイオードから構成された複数の電源間保護回路が分布定数的に接続された構成とすることで、前記複数のトランジスタのパンチスルー電圧はそれぞれ前記所定電圧とな」るという構成、すなわち、「ＮＰＮ型のトランジスタ」と「ダイオードから構成された複数の電源間保護回路が分布定数的に接続された構成とすること」の結果として、「前記複数のトランジスタのパンチスルー電圧はそれぞれ前記所定電圧とな」るという構成を新たに含むものとなった。
　一方、「前記複数のトランジスタのパンチスルー電圧」に関し、本願の願書に最初に添付した明細書（以下、願書に最初に添付した明細書、願書に最初に添付した図面を、各々「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。）に記載された事項は、特許請求の範囲をほぼそのまま写した部分を除き、以下のとおりである。
　
　「【００２２】
　図３は本発明の電源間保護回路の他の具体的な回路例を示し、電源保護回路４ｂは、コレクタが電源電圧に接続され、エミッタが基準電位に接続され、ベースが未接続状態のＮＰＮ型のトランジスタ４ｅと、カソードが電源電圧に接続されアノードが基準電位に接続されたダイオード４ｆと、から構成された複数の電源間保護回路４ｇが分布定数的に接続された構成で、トランジスタ４ｅのパンチスルー電圧が十数Ｖになるように形成されている。尚、図３中の各抵抗は配線抵抗やコンタクト抵抗等の寄生抵抗を表している。また、トランジスタ４ｅのベースには接合容量等の寄生容量が存在するが、容量値が小さいのでノイズ等で長時間トランジスタ４ｅが導通し続けることはなく、通常の動作を行うことができる。
　【００２３】
　このような構成により、図１のＩ１に示す経路で流れる電流により入出力部１の電源電圧線の電圧が部分的に上昇するか、同図にＩ２で示す経路で流れる電流により入出力部１の基準電位線の電圧が部分的に低下して電源電圧線と基準電位線間の電圧がトランジスタ４ｅのパンチスルー電圧よりも大きくなった場合には、トランジスタ４ｅが導通して電源電圧線から基準電位線に向けて電流が流れるようになる。また、基準電位線の電圧が部分的に電源電圧よりも高くなったような場合には、ダイオード４ｆを介して基準電位線から電源電圧線へ電流が流れるようになる。
　【００２４】
　尚、本発明は上述の実施の形態に限定されるものではなく、例えば、図２及び図３に示す電源間保護回路を一つの入出力部に同時に形成したり、複数の入出力部毎に配置するように形成しても良い。更に、図１では１つの入出力部１しか示していないが、通常の半導体装置では複数の入出力部１と複数の端子Ｔ１が半導体チップの周辺に形成されているので、図２の電源間保護回路４ａを複数の端子に連なるなるように配置したり、図３の電源間保護回路４ｇを個別の端子毎に配置するようにしても良い。また、図２に示すダイオード４ｄや図３に示すダイオード４ｆを省略し、素子形成時に寄生的に形成されるダイオードにより同様な効果を得るようにしても良いし、図３に示す電源間保護回路４ｂの場合にはダイオードの順方向電圧に代えてトランジスタ４ｅの逆方向のパンチスルー電圧を使用するようにしても良い。更に、抵抗１１の端子Ｔ１側にもダイオードを付加したり、抵抗１１を拡散抵抗で形成することににより分布定数的にダイオードを形成したり、出力形式に合わせてダイオードを省略したりした半導体装置の場合でも本発明の電源間保護回路を同様に使用することができる。」
　
　また、当初図面には「前記複数のトランジスタのパンチスルー電圧」に関連した記載は存在しない。
　
（２）以上を総合すると、「前記複数のトランジスタのパンチスルー電圧」に関し、当初明細書等に記載されているのは、「コレクタが電源電圧に接続され、エミッタが基準電位に接続され、ベースが未接続状態のＮＰＮ型のトランジスタ４ｅと、カソードが電源電圧に接続されアノードが基準電位に接続されたダイオード４ｆと、から構成された複数の電源間保護回路４ｇが分布定数的に接続された構成で」であって、かつ、「トランジスタ４ｅのパンチスルー電圧が十数Ｖになるように形成されている」構成とすることにより、「電源電圧線と基準電位線間の電圧がトランジスタ４ｅのパンチスルー電圧よりも大きくなった場合には、トランジスタ４ｅが導通して電源電圧線から基準電位線に向けて電流が流れるようになる」という事項であり、補正後の請求項１に記載された、「ＮＰＮ型のトランジスタ」と「ダイオードから構成された複数の電源間保護回路が分布定数的に接続された構成とすること」の結果として、「前記複数のトランジスタのパンチスルー電圧はそれぞれ前記所定電圧とな」ることについては、当初明細書等には記載されておらず、かつ、それらの記載から自明な事項とも認められない。
　なお、これについて付言すれば、一般にトランジスタのパンチスルー電圧は、トランジスタを構成するエミッタ、ベース、コレクタ各領域の厚さや不純物濃度によって決定されるものであり、当該トランジスタと他の要素のとの接続関係によって定まる量ではないから、補正後の請求項１に記載された「ＮＰＮ型のトランジスタ」と「ダイオードから構成された複数の電源間保護回路が分布定数的に接続された構成とすること」の結果として、「前記複数のトランジスタのパンチスルー電圧はそれぞれ前記所定電圧とな」るという事項は当業者における技術常識とも符合しないものである。
　
（３）したがって、補正事項１についての補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、当初明細書等に記載された事項の範囲内においてなされたものではない。
　よって、他の補正事項について検討するまでもなく、本件補正は、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たさない。
　
４．補正の却下の決定についてのむすび
　本件補正は、特許法第１７条の２第３項に規定する要件を満たしていないから、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明
　平成２１年２月１７日付けの手続補正により補正された平成２０年１２月８日付けの手続補正は上記のとおり却下されたので、本願の請求項１及び２に係る発明は、平成２０年７月３１日付けの手続補正により補正された明細書及び図面の記載からみて、その請求項１及び２に記載された事項により特定されるとおりのものであり、そのうち請求項１に係る発明（以下、「本願発明」という。）は、上記第２．１．の「補正前」の箇所に記載されたとおりのものである。
　
第４．引用刊行物に記載された発明
１．引用例１：特開平６−３３５１６２号公報
（１）本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平６−３３５１６２号公報（以下、「引用例１」という。）には、図３〜６とともに以下の事項が記載されている。
　「【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、特に静電保護手段を備えた半導体集積回路に関する。
【０００２】
【従来の技術】現在では、あるゆる生活環境において静電気の発生源が存在するため、静電保護策を施した電子機器に多くなってきている。このような電子機器に組込まれ、静電保護手段を備えた従来の半導体集積回路の第１の例を図３に示す。
【０００３】この半導体集積回路は、トランジスタＱ１１，Ｑ１２、抵抗Ｒ１１〜Ｒ１３等を含み入力信号に応答して所定の動作，所定の処理を行う内部回路１と、この内部回路１に外部から電源を供給する第１及び第２の電源端子Ｔｐ１，Ｔｐ２と、内部回路１のトランジスタＱ１２への外部回路からの入力信号の中継を行う信号端子Ｔｓ１と、極めて一般的な静電保護手段の、信号端子Ｔｓ１と電源端子Ｔｐ１，Ｔｐ２との間にそれぞれ、電源端子Ｔｐ１，Ｔｐ２間の電源電圧に対し逆バイアスとなるように接続されたダイオードＤ１０，Ｄ２０とを有する構成となっている。
【０００４】この半導体集積回路に対して静電気が印加される状態は、図４に示すように、（１）信号端子Ｔｓ１にプラス、電源端子Ｔｐ１にマイナス、（２）信号端子Ｔｓ１にプラス、電源端子Ｔｐ２にマイナス、（３）信号端子Ｔｓ１にマイナス、電源端子Ｔｐ１にプラス、（４）信号端子Ｔｓ１にマイナス、電源端子Ｔｐ２にプラス、（５）電源端子Ｔｐ１にプラス、電源端子Ｔｐ２にマイナス、（６）電源端子Ｔｐ１にマイナス、電源端子Ｔｐ２にプラス、の６通りがある。
【０００５】上記（１），（４），（６）の場合は、ダイオードＤ１０，Ｄ２０に順方向電流が流れて静電エネルギーが放出され、内部回路１を保護し、上記（２），（３），（５）の場合は、ダイオードＤ１０，Ｄ２０がブレークダウン（なだれ降服）を起こして静電エネルギーが放出され、内部回路１を保護する。
【０００６】これらダイオードＤ１０，Ｄ２０のブレークダウン電圧は、当然、内部回路１の構成部品それぞれの耐電圧より低く設定される。しかしながら、ダイオードＤ１０，Ｄ２０のブレークダウン電圧は通常、電源電圧より十分高い電圧に設定されるため、これらダイオードＤ１０，Ｄ２０により消費される電力が大きくなり、サイズの小さいダイオードでは破損する危険性があった。
【０００７】図５に示された従来の半導体集積回路の第２の例では、ダイオードＤ１０，Ｄ２０の上記問題点が解消される（例えば、特公平３−１３７５４参照）。
【０００８】この半導体集積回路においては、ダイオードＤ１０，Ｄ２０のほかに、電源端子Ｔｐ１，Ｔｐ２間にツェナーダイオードＺＤ１０が接続されている。このツェナーダイオードＺＤ１０は、ダイオードＤ１０，Ｄ２０のブレークダウン電圧より十分低く、電源電圧よりわずかに高いツェナー電圧を持つ。
【０００９】この例では、上記（２），（３），（５）の場合、ダイオードＤ１０，Ｄ２０がブレークダウンを起す前にツェナーダイオードＺＤ１０（（２），（３）の場合はＤ１０，Ｄ２０の順方向経由）による静電エネルギーの放出が行なわれるので、ダイオードＤ１０，Ｄ２０の破損を防止すると共に内部回路１を保護する。また、ツェナー電圧も電源電圧よりわずかに高いだけであるので、ツェナーダイオードＺＤ１０で消費される電力も小さく、そのサイズも小さくて済む。
【００１０】また、特開昭５８−７９７４５号公報を参照すると、図６に示すような半導体集積回路が記載されている。
【００１１】この半導体集積回路においては、ダイオードＤ１０，Ｄ２０のほかに、コレクタを電源端子Ｔｐ１と接続しエミッタを電源端子Ｔｐ２と接続したトランジスタＱ２が設けられている。この例では、上記（２），（３），（５）の場合、電源端子Ｔｐ１，Ｔｐ２間の電圧が、ダイオードＤ１０，Ｄ２０のブレークダウン発生前のトランジスタＱ２のコレクタ・エミッタ間ブレークダウン電圧ＶＣＢＯ（ベースオープン時）に達すると、トランジスタＱ２がサスティン状態となり（（２），（３）の場合はＤ１０，Ｄ２０の順方向経由）、電源端子Ｔｐ１，Ｔｐ２間を低インピーダンス状態とし、ダイオードＤ１０，Ｄ２０の破損を防止すると共に内部回路１を保護する。」
　
（２）ここにおいて、図６に記載された半導体集積回路についてみると、「この半導体集積回路は、トランジスタＱ１１，Ｑ１２、抵抗Ｒ１１〜Ｒ１３等を含み入力信号に応答して所定の動作，所定の処理を行う内部回路１と、この内部回路１に外部から電源を供給する第１及び第２の電源端子Ｔｐ１，Ｔｐ２と、内部回路１のトランジスタＱ１２への外部回路からの入力信号の中継を行う信号端子Ｔｓ１と・・・」（０００３段落）という記載から、図６において、「Ｔｐ１」、「Ｔｐ２」、「Ｔｓ１」が、各々「第１」「の電源端子」、「第２の電源端子」、「信号端子」であることは明らかである。
　また、上記０００３段落の記載から、図６において、「１」で示された部分が「トランジスタＱ１１，Ｑ１２、抵抗Ｒ１１〜Ｒ１３等を含み入力信号に応答して所定の動作，所定の処理を行う内部回路１」であることも同様に明らかである。
　
　したがって、引用例１には以下の発明（以下、「引用発明」という。）が記載されているものと認められる。
　「トランジスタＱ１１，Ｑ１２、抵抗Ｒ１１〜Ｒ１３等を含み入力信号に応答して所定の動作，所定の処理を行う内部回路１と、この内部回路１に外部から電源を供給する第１及び第２の電源端子Ｔｐ１，Ｔｐ２と、内部回路１のトランジスタＱ１２への外部回路からの入力信号の中継を行う信号端子Ｔｓ１とを有する半導体集積回路において、
　信号端子Ｔｓ１と電源端子Ｔｐ１，Ｔｐ２との間にそれぞれ、電源端子Ｔｐ１，Ｔｐ２間の電源電圧に対し逆バイアスとなるように接続されたダイオードＤ１０，Ｄ２０とを有するとともに、コレクタを電源端子Ｔｐ１と接続しエミッタを電源端子Ｔｐ２と接続したトランジスタＱ２が設けられており、電源端子Ｔｐ１，Ｔｐ２間の電圧が、ダイオードＤ１０，Ｄ２０のブレークダウン発生前のトランジスタＱ２のコレクタ・エミッタ間ブレークダウン電圧ＶＣＢ０（ベースオープン時）に達すると、トランジスタＱ２がサスティン状態となり、電源端子Ｔｐ１，Ｔｐ２間を低インピーダンス状態とし、ダイオードＤ１０，Ｄ２０の破損を防止すると共に内部回路１を保護する半導体集積回路。」
　
２．引用例２：特開平４−２１４６６２号公報
　本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平４−２１４６６２号公報（以下、「引用例２」という。）には、図１とともに以下の事項が記載されている。
　「【０００１】
【産業上の利用分野】本発明は、半導体基板内に配設され、少なくとも１つのトランジスタと集積ダイオードとを含む集積回路用入力端保護装置に関する。
【０００２】
【従来の技術】集積回路は静電気放電に対して確実な保護を必要とする。このために集積回路は入力端保護装置が設けられる。従来の保護装置の幾つかはドイツ連邦共和国特許出願公開第３６１６３９４号公報に記載されている。
【０００３】
【発明が解決しようとする課題】本発明は、両極性の静電気放電に対して迅速でかつ信頼できる保護を可能にする集積回路用入力端保護装置を提供することを課題とする。
【０００４】
【課題を解決するための手段】このような課題は、本発明によれば、入力端と基準電位の端子との間に接続され、半導体基板内に配設され、少なくとも１つのトランジスタと集積ダイオードとを含み、コレクタは埋込み形コレクタとして形成され入力端に接続され、エミッタとして作用する少なくとも１つのドーピング領域が基準電位に接続可能であり、ベースとして作用する少なくとも１つのドーピング領域が電気的コンタクトから見てエミッタとコレクタとに対して絶縁され（浮動ベース）、集積ダイオードはトランジスタのコレクタ−エミッタ区間に対して並列に接続され少なくとも埋込み領域と半導体基板とによって形成されることによって解決される。」
　「【０００６】
【実施例】次に本発明を図面に示された実施例に基づいて詳細に説明する。
【０００７】図１によれば、集積回路、特にバイポーラ集積回路の入力端子１と、基準電位２の端子、特にアース端子との間に、トランジスタ３と、このトランジスタのコレクタ−エミッタ区間に並列接続されたダイオード４とによって形成された保護装置が位置している。トランジスタ３のコレクタ１１、１２ａとダイオード４の極１１とは入力端１に接続され、トランジスタ３のエミッタ１６とダイオード４の他極１０とは基準電位２に接続可能である。トランジスタ３のベース１５は外部端子を有しておらず（浮動ベース）、コレクタ１１、１２ａとエミッタ１６とだけに接触している。」
　「【００１４】入力端１に正パルスが印加される場合にはトランジスタ３は通常の動作範囲にあり、それによって敏感なベース−エミッタ接合は僅かしか負荷を受けない。ベース領域１５が接続されていないので、パルスはＵＣＥＯブレークダウンによって導出される。エミッタ−コレクタ残留電流ＩＣＥＯはコレクタ−ベース残留電流ＩＣＢＯに比べてＢ＋１倍だけ大きい（Ｂ＝電流増幅率）。
これによって、入力端における電圧が破壊をもたらす程大きく増大する前に、早期のブレークダウンが保証される。早期のアバランシェブレークダウンは破壊を伴わないパルス導出を促進する。」
　
　以上を総合すると、引用例２には以下の発明が記載されているものと認められる。
　「半導体基板内に配設され、少なくとも１つのトランジスタと集積ダイオードとを含む集積回路用入力端保護装置であって、バイポーラ集積回路の入力端子１と、基準電位２の端子、特にアース端子との間に位置している、トランジスタ３と、このトランジスタのコレクタ−エミッタ区間に並列接続されたダイオード４とによって形成された保護装置。」
　
３．引用例３：特開平６−１８８３６９号公報
　本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平６−１８８３６９号公報（以下、「引用例３」という。）には、図１〜５とともに以下の事項が記載されている。
　「【０００１】
【産業上の利用分野】本発明は、静電気破壊防止層を有する半導体回路であって、外部からの信号を内部回路に入力する部分に関し、半導体集積回路装置や半導体個別装置等に利用されるものである。」
　「【０００８】
【発明を解決するための手段】本発明の半導体回路は、電極パッドの下部領域に少なくとも入力保護抵抗を含む静電気破壊防止層を設け、前記電極パッドと内部回路との電気的接続を前記静電気破壊防止層を通して行ったことを特徴とする。
【０００９】また、電極パッドの下部領域に入力保護抵抗及びダイオードからなる静電気破壊防止層を設け、前記電極パッドと内部回路との電気的接続を前記静電気破壊防止層を通して行ったことを特徴とする。」
　「【００１２】
【実施例】以下、本発明の実施例について説明する。
実施例１
図１から図３はこの実施例の半導体回路を示し、図１は平面図、図２は縦断側面図、図３は等価回路である。ただし、図１では、分かりやすくするために絶縁層５及びパッシベーション層７は図示していない。
【００１３】図１及び図２において、１はシリコンからなる半導体基板であり、この上に半導体素子間を電気的に分離するためのフィールド絶縁層２が設けられている。
【００１４】３は入力保護抵抗をなす例えばポリシリコンからなる静電気破壊防止層である。この静電気破壊防止層３は電極パッド４の下部領域に設けられ、電極パッド４とほぼ同様のサイズである。静電気破壊防止層３の抵抗値は、例えば２０〜４０Ω程度であるが、平面的な形状やポリシリコンの不純物濃度を変化させることで抵抗値は任意の値をとり得る。５は例えばＳｉＯ２からなる絶縁層である。
【００１５】静電気破壊防止層３の一端には電極パッド４の一端４Ａが接続され、静電気破壊防止層３の他端は内部回路の電極６の一端６Ａに接続されている。
【００１６】電極パッド４の他端と内部回路の電極６とはパッシベーション層７により絶縁されている。
【００１７】電極パッド４の上には、外部から信号を入力するためのボンディングワイヤ８が接続されている。
【００１８】図１及び図２の実施例によれば、図３の等価回路に示すように、電極パッド４と内部回路９との電気的接続を静電気破壊防止層３を通して行う構成であるので、例えば人体等からの静電荷が電極パッド４に加えられても、過電圧によるエネルギーが静電気破壊防止層３を必ず通るようになる。従って、静電気破壊防止層３、即ち入力保護抵抗をなすポリシリコン層の電流抑制作用により内部回路９に流入する電流が減少し、内部回路９における半導体素子（例えばゲート絶縁膜等）が破壊されることがない。
【００１９】また、静電気破壊防止層３は電極パッド４の下部領域を利用して設けているので、静電気破壊防止層３を設けるために別途専用の領域を必要とせず、占有面積を増大させることがない。
実施例２
図４及び図５はこの実施例の半導体回路を示し、図４は縦断側面図、図５は等価回路である。
【００２０】図４の実施例では、半導体基板１はＰ型シリコンからなり、この半導体基板１上にＮ型拡散層からなる静電気破壊防止層３が設けられている。このＮ型拡散層は分布定数型の抵抗及びダイオードとして機能するものである。この静電気破壊防止層３の抵抗値は、例えば３０〜６０Ω程度であるが、平面的な形状やＮ型拡散層の不純物濃度を変化させることで抵抗値は任意の値をとり得る。その他は図１及び図２の実施例と同様の構成であり、静電気破壊防止層３は電極パッド４の下部領域に位置する。
【００２１】この図４の実施例によれば、図５の等価回路に示すように、静電気破壊防止層３が入力保護抵抗ＲとダイオードＤとが交互に接続された分布定数型のものとなるため、実施例１の場合と比較して、静電気破壊防止層３によるエネルギー吸収作用がさらに良好となり、内部回路９における半導体素子の静電気破壊防止効果がさらに向上する。」
　
　以上を総合すると、引用例３には以下の発明が記載されているものと認められる。
　「半導体集積回路装置や半導体個別装置等に利用される静電気破壊防止層において、静電気破壊防止層３を分布定数型のものとすることにより、内部回路９における半導体素子の静電気破壊防止効果をさらに向上させた静電気破壊防止層。」
　
第５．本願発明と引用発明との対比
１．引用発明の「信号端子Ｔｓ１」は、「内部回路１のトランジスタＱ１２への外部回路からの入力信号の中継を行う」ものであるから、本願発明の「入力または出力となる端子」に相当する。
　また、引用発明においては、本願発明の「入出力部」に相当するものについて明示されていないが、引用発明においても、「信号端子Ｔｓ１」から入力された信号を「内部回路１」に伝達する部分を備えていることは自明であるから、引用発明も本願発明の「入出力部」に相当する手段を備えているものと認められる。
　さらに、引用発明の「トランジスタＱ１１，Ｑ１２、抵抗Ｒ１１〜Ｒ１３等を含み入力信号に応答して所定の動作，所定の処理を行う内部回路１」は、本願発明の「前記入出力部と信号を伝達して信号処理を行う内部回路」に相当するものであり、引用発明の「半導体集積回路」が本願発明の「半導体装置」であることは明らかであるから、引用発明の「トランジスタＱ１１，Ｑ１２、抵抗Ｒ１１〜Ｒ１３等を含み入力信号に応答して所定の動作，所定の処理を行う内部回路１と、この内部回路１に外部から電源を供給する第１及び第２の電源端子Ｔｐ１，Ｔｐ２と、内部回路１のトランジスタＱ１２への外部回路からの入力信号の中継を行う信号端子Ｔｓ１とを有する半導体集積回路」は、本願発明の「入力または出力となる端子を有する入出力部と前記入出力部と信号を伝達して信号処理を行う内部回路とを有する半導体装置」に相当する。
　
２．引用発明の「電源端子Ｔｐ１」及び「電源端子Ｔｐ２」が、各々、異なる電位の電源線に接続されていることは明らかであり、また、一般に、半導体集積回路においては、電源線のうちの一方を「電源電圧線」、「電源電位線」、又は単に「電源線」等と呼び、電源線のうちの他方を「基準電圧線」、「基準電位線」、又は「接地線」等と呼ぶことは当業者における技術常識である。
　そこで、引用発明において、「電源端子Ｔｐ１」に接続されている電源線、「電源端子Ｔｐ２」に接続されている電源線を、各々「電源電圧線」、「基準電位線」と呼ぶことにすれば、引用発明の「コレクタを電源端子Ｔｐ１と接続しエミッタを電源端子Ｔｐ２と接続したトランジスタＱ２」は、電源電圧線と基準電位線間の電源線間電圧が「トランジスタＱ２のコレクタ・エミッタ間ブレークダウン電圧ＶＣＢ０（ベースオープン時）」を超えたときに電源電圧線間を「低インピーダンス状態と」することを除いて非導通状態に保持されていることは明らかであるから、当該「トランジスタＱ２」は、本願発明同様、「前記入出力部の電源電圧線と基準電位線間の電源線間電圧が所定電圧値を越えたときに前記電源線間を導通するようにスイッチング動作することを除いて非導通状態に保持される」構成となっているものと認められる。
　したがって、引用発明の「信号端子Ｔｓ１と電源端子Ｔｐ１，Ｔｐ２との間にそれぞれ、電源端子Ｔｐ１，Ｔｐ２間の電源電圧に対し逆バイアスとなるように接続されたダイオードＤ１０，Ｄ２０とを有するとともに、コレクタを電源端子Ｔｐ１と接続しエミッタを電源端子Ｔｐ２と接続したトランジスタＱ２が設けられており、電源端子Ｔｐ１，Ｔｐ２間の電圧が、ダイオードＤ１０，Ｄ２０のブレークダウン発生前のトランジスタＱ２のコレクタ・エミッタ間ブレークダウン電圧ＶＣＢ０（ベースオープン時）に達すると、トランジスタＱ２がサスティン状態となり、電源端子Ｔｐ１，Ｔｐ２間を低インピーダンス状態とし、ダイオードＤ１０，Ｄ２０の破損を防止する」構成は、本願発明の「前記入出力部の電源電圧線と基準電位線間の電源線間電圧が所定電圧値を越えたときに前記電源線間を導通するようにスイッチング動作することを除いて非導通状態に保持されるよう、コレクタが電源電圧に接続され、エミッタが基準電位に接続され、　ベースが未接続状態のＮＰＮ型のトランジスタとカソードが電源電圧に接続され、アノードが基準電位に接続されたダイオードから構成された複数の電源間保護回路が分布定数的に接続された構成とすることで、前記複数のトランジスタのパンチスルー電圧をそれぞれ前記所定電圧とすることで、電源電圧線と基準電位線を介し半導体装置の前記内部回路に所定電圧を越える電圧が印加されるのを抑制するようにした」構成と対応しており、両者は、「前記入出力部の電源電圧線と基準電位線間の電源線間電圧が所定電圧値を越えたときに前記電源線間を導通するようにスイッチング動作することを除いて非導通状態に保持されるよう、コレクタが電源電圧に接続され、エミッタが基準電位に接続され、　ベースが未接続状態のＮＰＮ型のトランジスタ」を備えた構成とすることで、「電源電圧線と基準電位線を介し半導体装置の前記内部回路に所定電圧を越える電圧が印加されるのを抑制するようにした」構成である点で共通する。
　
３．以上を総合すると、本願発明と引用発明とは、
　「入力または出力となる端子を有する入出力部と前記入出力部と信号を伝達して信号処理を行う内部回路とを有する半導体装置において、
　前記入出力部の電源電圧線と基準電位線間の電源線間電圧が所定電圧値を越えたときに前記電源線間を導通するようにスイッチング動作することを除いて非導通状態に保持されるよう、コレクタが電源電圧に接続され、エミッタが基準電位に接続され、
ベースが未接続状態のＮＰＮ型のトランジスタを備えた構成とすることで、電源電圧線と基準電位線を介し半導体装置の前記内部回路に所定電圧を越える電圧が印加されるのを抑制するようにしたことを特徴とする半導体装置。」
　
　である点で一致し、以下の点で相違する。
（相違点）
　本願発明は、「前記入出力部の電源電圧線と基準電位線間の電源線間電圧が所定電圧値を越えたときに前記電源線間を導通するようにスイッチング動作することを除いて非導通状態に保持されるよう、コレクタが電源電圧に接続され、エミッタが基準電位に接続され、　ベースが未接続状態のＮＰＮ型のトランジスタとカソードが電源電圧に接続され、アノードが基準電位に接続されたダイオードから構成された複数の電源間保護回路が分布定数的に接続された構成とすることで、前記複数のトランジスタのパンチスルー電圧をそれぞれ前記所定電圧とすることで、電源電圧線と基準電位線を介し半導体装置の前記内部回路に所定電圧を越える電圧が印加されるのを抑制するようにし」ているのに対して、引用発明は、本願発明の「前記入出力部の電源電圧線と基準電位線間の電源線間電圧が所定電圧値を越えたときに前記電源線間を導通するようにスイッチング動作することを除いて非導通状態に保持されるよう、コレクタが電源電圧に接続され、エミッタが基準電位に接続され、　ベースが未接続状態のＮＰＮ型のトランジスタ」に相当する「コレクタを電源端子Ｔｐ１と接続しエミッタを電源端子Ｔｐ２と接続したトランジスタＱ２」のみにより、「電源電圧線と基準電位線を介し半導体装置の前記内部回路に所定電圧を越える電圧が印加されるのを抑制するようにし」ている点。
　
第６．相違点についての当審の判断
１．まず、上記相違点のうち、本願発明において、「前記入出力部の電源電圧線と基準電位線間の電源線間電圧が所定電圧値を越えたときに前記電源線間を導通するようにスイッチング動作することを除いて非導通状態に保持されるよう、コレクタが電源電圧に接続され、エミッタが基準電位に接続され、　ベースが未接続状態のＮＰＮ型のトランジスタとカソードが電源電圧に接続され、アノードが基準電位に接続されたダイオードから構成された複数の電源間保護回路が分布定数的に接続された構成とする」点について検討する。
　一般に、引用発明のように、入力端子と各電源線間に各々ダイオードを設けた構成の保護回路において、ダイオードに流れる電流の分散化、ダイオードの小型化等を目的として、電源線間にもダイオードを付加する（ショートしてしまわないように、当然高電圧側にカソードを接続し、低電圧側にアノードを接続する。）ことは当業者における周知技術である。
　例えば、本願の出願前に日本国内において頒布された刊行物である特開平３−１０５９６２号公報（以下、「周知文献１」という。）には、第２図とともに、「〔産業上の利用分野〕　本発明は半導体集積回路に関し、特に半導体装置の静電保護回路に関する。」（１ページ左下欄１５〜１７行）、「本発明の半導体集積回路は、半導体装置の入出力端子と高電位側電源端子間に第１のダイオード、入出力端子と低電位側電源端子間に第２のダイオード、前記両電源端子間に第３のダイオードをそれぞれ挿入した静電保護回路を有するというものである。」（２ページ左上欄４〜９行）、「第２図（ｂ）はＩＮ／ＯＵＴからＶＣＣへ放電する場合の電流経路を、第２図（ｃ）はＶＣＣからＶＥＥへ放電する場合の電流経路を第２図（ｄ）はＶＥＥからＩＮ／ＯＵＴへ放電する場合の電流経路をそれぞれ示している。　いずれにせよ、第３のダイオードを通る電流経路Ｃが追加されるため、従来、経路Ａで放電していた静電気サージを分散でき、第１のダイオードを従来より小型化、すなわち低容量化できる。」（２ページ右上欄１５行〜左下欄３行）と記載されており、当該周知文献１には、入力端子と各電源線間に各々設けたダイオードに加え、電源線間にも「第３のダイオード」を設けることが記載されているものと認められる。
　
　また、本願の出願前に日本国内において頒布された刊行物である特開平４−１５５９５７号公報（以下、「周知文献２」という。）には、第３図及び第４図とともに、「〔産業上の利用分野〕　本発明は半導体装置に関し、特に静電保護素子を有する半導体装置に関する。」（１ページ左下欄１７行〜右下欄２行）、「第４図は第３図の等価回路図である。　第４図に示すように、高電位側電源ＶＤＤと入出力端子間にダイオード２３、低電位側電源ＶＣＣと入出力端子間にダイオード２４、電源ＶＤＤとＶＣＣ間にダイオード２５を付加している。　電源ＶＤＤ、ＶＣＣと入出力端子間又は電源ＶＤＤとＶＣＣ間に、静電気によるパルス電圧が印加された瞬間、ダイオードは容量と等価となるため、静電気による電荷は上記のダイオードに蓄積される。その後、静電気による電荷は、順バイアスとなるダイオードを通して電源ＶＤＤ、ＶＣＣと入出力端子間又は電源ＶＤＤとＶＣＣ間を流れるか、逆バイアスとなるダイオードのブレークダウンにより電源ＶＤＤ、ＶＣＣと入出力端子間又は電源ＶＤＤとＶＣＣ間を流れる。」（２ページ左上欄１２行〜右上欄６行）と記載されており、当該周知文献２には、入力端子と各電源線間に各々設けたダイオードに加え、電源線間にも「ダイオード２５」を設けることが記載されているものと認められる。
　
　したがって、引用発明において、「電源端子Ｔｐ１」及び「電源端子Ｔｐ２」間に更にダイオードを付加すること、すなわち、引用発明において、「電源端子Ｔｐ１」及び「電源端子Ｔｐ２」間に接続される要素を、「トランジスタＱ２」に換えて引用例２に記載された「トランジスタ３と、このトランジスタのコレクタ−エミッタ区間に並列接続されたダイオード４とによって形成された保護装置」とすることは当業者が容易になし得た事項である。
　
　ところで、半導体集積回路に用いられる保護装置において、静電気破壊防止効果が高いほど望ましいことは当業者にとって自明のことであるから、引用発明において、「電源端子Ｔｐ１」及び「電源端子Ｔｐ２」間に接続される要素を「トランジスタＱ２」に換えて、引用例２に記載された「トランジスタ３と、このトランジスタのコレクタ−エミッタ区間に並列接続されたダイオード４とによって形成された保護装置」とした半導体集積回路においても、静電気破壊防止効果を更に向上させることは当業者が当然考慮する技術課題である。
　そして、引用例３には、「半導体集積回路装置や半導体個別装置等に利用される静電気破壊防止層において、静電気破壊防止層３を分布定数型のものとすることにより、内部回路９における半導体素子の静電気破壊防止効果をさらに向上させた静電気破壊防止層。」に関する発明が記載されており、引用例３における「静電気破壊防止層」が保護装置として機能するものであることは明らかであるから、引用発明において、「電源端子Ｔｐ１」及び「電源端子Ｔｐ２」間に接続される要素を「トランジスタＱ２」に換えて、引用例２に記載された「トランジスタ３と、このトランジスタのコレクタ−エミッタ区間に並列接続されたダイオード４とによって形成された保護装置」とするに際し、静電気破壊防止効果を更に向上させるため、引用例３に記載された発明を適用し、「トランジスタ３と、このトランジスタのコレクタ−エミッタ区間に並列接続されたダイオード４とによって形成された保護装置」を「分布定数型」のものとすること、すなわち、本願発明のように、「前記入出力部の電源電圧線と基準電位線間の電源線間電圧が所定電圧値を越えたときに前記電源線間を導通するようにスイッチング動作することを除いて非導通状態に保持されるよう、コレクタが電源電圧に接続され、エミッタが基準電位に接続され、　ベースが未接続状態のＮＰＮ型のトランジスタとカソードが電源電圧に接続され、アノードが基準電位に接続されたダイオードから構成された複数の電源間保護回路が分布定数的に接続された構成とする」ことは、当業者が容易になし得た事項である。
　
２．次に、上記相違点のうち、本願発明において、「前記複数のトランジスタのパンチスルー電圧をそれぞれ前記所定電圧とすることで、電源電圧線と基準電位線を介し半導体装置の前記内部回路に所定電圧を越える電圧が印加されるのを抑制するようにし」ている点について検討する。
　引用例２の「入力端１に正パルスが印加される場合にはトランジスタ３は通常の動作範囲にあり、それによって敏感なベース−エミッタ接合は僅かしか負荷を受けない。ベース領域１５が接続されていないので、パルスはＵＣＥＯブレークダウンによって導出される。・・・これによって、入力端における電圧が破壊をもたらす程大きく増大する前に、早期のブレークダウンが保証される。早期のアバランシェブレークダウンは破壊を伴わないパルス導出を促進する。」（００１４段落）という記載より、引用例２に記載された発明である「保護装置」に用いられている「トランジスタ３」の導通は「アバランシェブレークダウン」によるものであり、「パンチスルー」によるものであるとは特定されていない。
　しかしながら、一般に、バイポーラトランジスタのコレクタ・エミッタ間の導通を利用した保護装置において、当該バイポーラトランジスタをパンチスルーにより導通させて保護動作を実現することは、当業者における周知技術である。
　例えば、本願の出願前に日本国内において頒布された刊行物である特開平６−１７７３３０号公報（以下、「周知文献３」という。）には、図１９〜２２とともに、「【０００１】　【産業上の利用分野】本発明は、半導体装置に関し、特に、接地電源の電位とは異なる基板電位を有するモノリシック半導体集積回路の静電気保護回路に関する。　【０００２】　【従来の技術】基板電位を接地電源の電位に設定した一般的なモノリシック半導体集積回路の静電気保護回路を図１９及び図２０に示す。・・・この静電気保護回路は、図１９に示すように、入力端子１１と内部回路１２との間に抵抗１３を挿入すると共に、この抵抗１３と内部回路１２と間のＡ点をＭＯＳトランジスタ１４を介して接地電源ＧＮＤに接続したものである。」（０００１〜０００３段落）、「【０００６】上記入力端子１１から抵抗１３を介して静電気による高電圧が印加されると、ＭＯＳトランジスタ１４は、図示のＮＰＮトランジスタ２４として機能するようになり、Ｎ型拡散層２１、２２によるコレクタ−エミッタ間がパンチスルー現象により低抵抗の導通状態となる。従って、静電気電流は、入力端子１１からメタル導体１９、抵抗１３のＮ型拡散層１８、メタル導体２０、Ｎ型拡散層２１、２２及びメタル導体１７を通って接地電源ＧＮＤに流出させることができるようになる。」（０００６段落）、「【０００９】さらに、ＭＯＳトランジスタ１４は、ＮＰＮトランジスタ２４としてのパンチスルー現象を用いるものであるため、ゲート電極２３が特に重要な働きを行わない。従って、このＭＯＳトランジスタ１４は、図２１及び図２２に示すように、Ｐ型半導体基板１５上のＮ型拡散層２１、２２の間にＳｉＯ２による素子分離層２７を形成した単純な構造のＮＰＮトランジスタ２６に置き換えることも可能となる。」（０００９段落）と記載されており、当該周知文献３には、「ＮＰＮトランジスタ２６」のコレクタである「Ｎ型散層２１」、及びエミッタである「Ｎ型拡散層２２」の間の導通を利用した保護装置において、「ＮＰＮトランジスタ２６」をパンチスルーにより導通させて保護動作を実現することが記載されているものと認められる。
　
　また、本願の出願前に日本国内において頒布された刊行物である特開平５−２１１２９２号公報（以下、「周知文献４」という。）には、図３及び４とともに、「【０００１】　【産業上の利用分野】本発明は半導体入力保護装置に関し、特に、静電破壊を防止する半導体入力保護装置に関する。　【０００２】　【従来の技術】従来、半導体装置の入力保護は、拡散層パンチスルー方式が有効で、一般的に図３の等価回路で示される様な半導体基板と逆導電型の拡散層で形成されたパンチスルー素子ＭＰＴと、抵抗素子Ｒ及びＢＶＤＳ素子ＭＢＶＤＳで構成されている。　【０００３】従来の入力保護の拡散層パンチスルー部は、Ｐ型半導体基板を用いた場合、図４の様なレイアウトが用いられている。パッド１０１の金属配線層は、コンタクト孔１０２を介してＮ＋型不純物拡散層１０３と所定の距離を隔てて、接地配線層１１５にコンタクト孔１０９を介して接続されたＮ＋型不純物拡散層１０７が平行に形成されている。また、Ｎ＋型不純物拡散層１０３からコンタクト孔１１２を介して接続された信号配線層１１３は図３に示したＢＶＤＳ素子ＭＢＶＤＳへ向かう。　【０００４】入力端子ＩＮに接地端子に対して正の高電圧が印加されるとＮ＋型不純物拡散層１０３とＰ型半導体基板との接合がブレイクダウンして接地端子に接続されたＮ＋型不純物拡散層１０７に向って電流が流れる。また、負の高電圧が印加された場合は、逆方向に電流が流れ、入力保護の機能を果たしている。」（０００１〜０００４段落）と記載されている。そして、ここにおいて、「パンチスルー素子ＭＰＴ」がバイポーラトランジスタのコレクタ・エミッタ間の導通を利用した保護装置であることは図３及び図４から明らかであるとともに、当該「パンチスルー素子ＭＰＴ」がパンチスルーにより導通することは名前から明らかであるから、周知文献４には、バイポーラトランジスタ（「パンチスルー素子ＭＰＴ」）のコレクタ・エミッタ間の導通を利用した保護装置において、当該バイポーラトランジスタをパンチスルーにより導通させて保護動作を実現することが記載されているものと認められる。
　
　したがって、引用発明において、「電源端子Ｔｐ１」及び「電源端子Ｔｐ２」間に接続される要素を「トランジスタＱ２」に換えて、引用例２に記載された「トランジスタ３と、このトランジスタのコレクタ−エミッタ区間に並列接続されたダイオード４とによって形成された保護装置」とした半導体集積回路において、静電気破壊防止効果を更に向上させるため、引用例３に記載された発明を適用し、「トランジスタ３と、このトランジスタのコレクタ−エミッタ区間に並列接続されたダイオード４とによって形成された保護装置」を「分布定数型」のものとするに際し、パンチスルーにより「トランジスタ３」を導通させて保護動作を実現する構成とすることは当業者が容易になし得た事項である。
　そして、パンチスルーにより「トランジスタ３」を導通させて保護動作を実現する構成とする場合に、保護すべき回路に所定電圧を越える電圧が印加されるのを抑制するという所期の保護動作を実現するためには、「トランジスタ３」がパンチスルーにより導通する電圧、すなわち「パンチスルー電圧」を、当該「所定電圧」に設定しなければならないことは当業者にとって自明の事項である。
　
　したがって、引用発明において、「電源端子Ｔｐ１」及び「電源端子Ｔｐ２」間に接続される要素を「トランジスタＱ２」に換えて、引用例２に記載された「トランジスタ３と、このトランジスタのコレクタ−エミッタ区間に並列接続されたダイオード４とによって形成された保護装置」とした半導体集積回路において、静電気破壊防止効果を更に向上させるため、引用例３に記載された発明を適用し、「トランジスタ３と、このトランジスタのコレクタ−エミッタ区間に並列接続されたダイオード４とによって形成された保護装置」を「分布定数型」のものとするに際し、パンチスルーにより「トランジスタ３」を導通させて保護動作を実現する構成とし、パンチスルー電圧を「所定電圧」にすることにより、「電源端子Ｔｐ１」に接続された電源電位線及び「電源端子Ｔｐ２」に接続された基準電位線を介し「内部回路１」に前記「所定電圧」を超える電圧が印加されるのを抑制するようにした構成とすること、すなわち、本願発明のように「前記入出力部の電源電圧線と基準電位線間の電源線間電圧が所定電圧値を越えたときに前記電源線間を導通するようにスイッチング動作することを除いて非導通状態に保持されるよう、コレクタが電源電圧に接続され、エミッタが基準電位に接続され、　ベースが未接続状態のＮＰＮ型のトランジスタとカソードが電源電圧に接続され、アノードが基準電位に接続されたダイオードから構成された複数の電源間保護回路が分布定数的に接続された構成とすることで、前記複数のトランジスタのパンチスルー電圧をそれぞれ前記所定電圧とすることで、電源電圧線と基準電位線を介し半導体装置の前記内部回路に所定電圧を越える電圧が印加されるのを抑制するように」することは当業者が容易になし得た事項である。
　
　以上検討したとおり、上記相違点は当業者が容易になし得た範囲に含まれる程度のものであるから、本願発明は周知技術を勘案することにより、引用例１ないし３に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第７．むすび
　以上検討したとおり、本願の請求項１に係る発明は特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、上記結論のとおり審決する。