【事件の表示】
　特願２００２−　５１８１０「マグネチックラムおよびその形成方法」拒絶査定不服審判事件〔平成１４年１１月１５日出願公開、特開２００２−３２９８４６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　　手続の経緯
　本願は，平成１４年２月２７日(パリ条約による優先権主張２００１年３月２８日，大韓民国)の出願であって，平成１８年１０月１８日付けの拒絶理由通知に対して，平成１９年１月２４日に手続補正書及び意見書が提出されたが，同年２月２２日付けで拒絶査定がされ，これに対し，同年５月２８日に拒絶査定に対する審判請求がされたものである。
　
　
第２　　本願発明の容易想到性について
１　　本願発明
　本願の請求項１に係る発明は，平成１９年１月２４日付けの手続補正書に記載されたとおりのものであり，その記載は，次のとおりである。（以下，本願の請求項１に係る発明を「本願発明」という。）
　
「　【請求項１】
　垂直構造のトランジスタと，
　前記垂直構造のトランジスタの側壁に備えられるゲート電極に連結されたリードラインと，
　前記垂直構造のトランジスタが有するドレイン接合領域上に積層されるＭＴＪセルと，
　前記ＭＴＪセルに積層されるビットラインと，
　前記ＭＴＪセルの上側に積層されるライトラインと，が備えられ，
　前記ＭＴＪセルの幅が，前記垂直構造のトランジスタの幅，若しくは，前記リードライン，前記ライトラインまたは前記ビットラインの線幅と等しいことを特徴とするマグネチックラム。　」
　
２　　引用例１の記載と引用発明
　原査定の拒絶の理由に引用され，本願の優先権主張の日前に日本国内で頒布された刊行物である国際公開第２０００／００４５５５号（以下「引用例１」という。）には，図１ａ〜図４ｃ（審決注：引用例１の図面における「Ａ」，「Ｂ」及び「Ｃ」の表記（例えば「ＦＩＧ４Ａ」，「ＦＩＧ４Ｂ」及び「ＦＩＧ４Ｃ」なる表記）は，それぞれ「ａ」，「ｂ」及び「ｃ」の誤記である。以下同じ。）とともに，次の記載がある。（訳文は，その対応日本出願の公表公報である特表２００２−５２０８７４号公報によった。　また，下線は当審で付加したものである。以下同じ。）
　
ア　　発明の概要
（ア）「　
本発明によるメモリセル装置は，電気抵抗が情報を表しかつ磁場により前記の電気抵抗に影響を及ぼすことができ，かつ唯一のトランジスタを有し，その際，トランジスタは情報の読み出しの際にメモリセルの中の所属するメモリセルの選択を可能にするメモリセルを有する。
　
（イ）「　
メモリセル装置の実装密度を高めるために，トランジスタをバーティカルに構成することができる。
　
（ウ）「　本発明の範囲内で，メモリ素子はＧＭＲ−素子である。
ＴＭＲ−素子を使用することもできる。
　
（エ）「　
メモリセル装置は特にＭＲＡＭ−メモリセル装置として使用することができる。
　
イ　　図面の簡単な説明
「　図１ａは，第１の層，第２の層，ストライプ状のドーピング領域及び第１のマスクが作成された後の第１の基板の断面図を示す。
　
図１ｂは，図１ａのプロセス工程後の第１の基板の，図１ａの断面図に対して垂直方向の断面図を示す。
　図２は，トレンチ，半導体構造体，第１のソース／ドレイン領域，チャンネル領域，第２のソース／ドレイン領域及びチャンネルストップ領域が作成された後の図１ａの断面図を示す。
　図３ａは，ゲート誘電体，ゲートライン，第１の絶縁層，分離層，コンタクト及び書き込みラインが作成された図２の断面図を示す。
　
図３ｂは，図３ａのプロセス工程後の図１ｂの断面図を示す。
　
図３ｃは，トレンチ，コンタクト及び第２のマスクを有する第１の基板を上から見た図を示す。
　図４ａは，絶縁体，第１の磁性層，非磁性層，第２の磁性層，第２の絶縁層，ビットライン及び第４のマスクが作成された後の図３ａの断面図を示す。
　
図４ｂは，図４ａのプロセス工程後の図３ｂの断面図を示す。
　図４ｃは，第１のＭＲＡＭ−セル装置の回路図を示す。　」
（第１６頁第７行〜第１７頁第６行，上記公表公報段落【００６０】〜【００６８】）
　
ウ　　発明の実施の形態
（ア）　バーティカルトランジスタの第１のソース／ドレイン−領域１Ｓ／Ｄａ，第２のソース／ドレイン−領域２Ｓ／Ｄａ及びチャンネル領域ＫＡａの形成
「　
第１の実施態様では，第１の基板ａはｐ型ドープされておりかつ約１０
１５
ｃｍ
−３
のドープ物質濃度を有するシリコン基板である。インサイトゥ（insitu）ドープされるエピタクシーにより，約５００ｎｍの厚さのｎ型ドープされた第１の層Ｓ１ａを作成し，この層は約５*１０
２０
ｃｍ
−３
のドープ物質濃度を有する。その上に，インサイトゥドープされるエピタクシーにより約４５０ｎｍの厚さのｐ型ドープされた第２の層Ｓ２ａを作成し，この層は約３*１０
１７
ｃｍ
−３
のドープ物質濃度を有する（図１ａ及び１ｂ参照）。
（中略）
　第１のマスクＭ１ａの作成のためにＳｉＯ２をＴＥＯＳ−法で約１００ｎｍの厚さで析出させ，フォトリソグラフィー法によりストライプ状に構造化する。（中略）（図１ａ及び１ｂ参照）。
　
第１のマスクＭ１ａを用いてシリコンを例えばＨＢｒ＋ＮＦ
３
＋Ｈｅ＋Ｏ
２
を用いて約６００ｎｍの深さにエッチングし，それによりトレンチＧａが生じる。このトレンチＧａはストライプ状にドープされた領域ＧＥ及び第２の層Ｓ２ａを分断し，かつ第１の層Ｓ１ａ内にまで達する。トレンチＧａの間にストライプ状の半導体構造体ＳＴａが生じる。半導体構造体ＳＴａの部分としてストライプ状の領域ＧＥからバーティカルトランジスタの第１のソース／ドレイン−領域１Ｓ／Ｄａが生じる。第１のソース／ドレイン−領域１Ｓ／Ｄａの下方に配置されている第２の層Ｓ２ａの部分はチャンネル領域ＫＡａとして適している。チャンネル領域ＫＡａの下方に配置されている第１の層Ｓ１ａの部分は第２のソース／ドレイン−領域２Ｓ／Ｄａとして適している。トランジスタの第２のソース／ドレイン−領域２Ｓ／Ｄａは相互に電気的に接続している。このトランジスタは電圧端子と接続している。
　ｐ型ドープするイオンを用いる傾斜注入によりチャンネル領域ＫＡａの範囲内でトレンチＧａの第１の側面に接してチャンネルストップ領域Ｃａを作成する
（図２参照）。
（第２０頁第２２行〜第２１頁第３７行，上記公表公報段落【００９６】〜【０１００】）
　
（イ）　バーティカルトランジスタのゲートラインＧＬａの形成
「　
熱酸化により約１０ｎｍの厚さのゲート誘電体ＧＤａを作成する（図３ａ参照）。ゲートラインＧＬａの作成のために，インサイトゥｎ型ドープされたポリシリコンを約１５０ｎｍの厚さで析出させ，例えばＣ
２
Ｆ
６
＋Ｏ
２
で約２００ｎｍエッチバックする。それにより，トレンチＧａを充填するゲートラインＧＬａが生じる。チャンネル領域ＫＡａの範囲内に配置されているゲートラインＧＬａの部分はトランジスタのゲート電極として適している。
　
（ウ）　コンタクトＫａ及び書き込みラインＳＬａの形成
「　
約１５００ｎｍの厚さでＳｉＯ
２
を析出させ，約１０００ｎｍの厚さにまで化学機械研磨することにより第１の絶縁層１ａを作成する（図３ａ及び３ｂ参照）。
  
コンタクトＫａの作成のために第１の絶縁層１ａ中にフォトリソグラフィー法により第１のソース／ドレイン−領域１Ｓ／Ｄａが露出するまでコンタクトホールをエッチングした。
約５００ｎｍの厚さでタングステンを析出させ，エッチバックすることによりコンタクトホール中にコンタクトＫａを作成する。
（図３ａ及び３ｂ参照）。
  
フォトレジストからストライプ状の第２のマスクＭ２ａを作成する（図３ｃ参照）。
この第２のマスクＭ２ａを用いてＳｉＯ
２
をタングステン及び窒化ケイ素に対して選択的に約５００ｎｍの深さにエッチングする。
  この場合，分離層Ｔａが部分的に露出する。
第２のマスクＭ２ａの除去後に，銅を約１μｍの厚さで析出させる。タングステンの硬度が高いためコンタクトＫａが約５０ｎｍ突出するまで，化学機械研磨により銅及び第１の絶縁層１ａの一部を除去する（図３ａ及び３ｂ参照）。この銅から書き込みラインＳＬａが生じる。
　
（エ）　第１の磁性層Ｆ１ａ，誘電体Ｅａ及び第２の磁性層Ｆ２ａからなるメモリセル，並びにビットラインＢａの形成
「  絶縁体Ｉａの作成のためにＳｉＯ２を約１００ｎｍの厚さで析出させ，コンタクトＫａの上面が露出するまで化学機械研磨により除去する。それにより書き込みラインＳＬａの上方に約５０ｎｍの厚さの絶縁体Ｉａが生じる。　
　
第１の磁性層Ｆ１ａの作成のためにＣｏを約１０ｎｍの厚さで析出させる。その上に，誘電体Ｅａの作成のために，アルミニウムを約３ｎｍの厚さで設置し，プラズマ中で酸化させることによりＡｌ
２
Ｏ
３
を作成する。第２の磁性層Ｆ２ａの作成のために，ＮｉＦｅを１０ｎｍの厚さで析出させる。
　
第２のマスクＭ２ａと同様のフォトレジストからなる第３のマスクを用いて第２の磁性層Ｆ２ａ，誘電体Ｅａ及び第１の磁性層Ｆ１ａをエッチングする。このエッチングは例えばＡｒを用いたスパッタリングにより行うことができる（図４ａ参照）。
　
ビットラインＢａの作成のために銅を約５００ｎｍの厚さで析出させる。第４のマスクＭ４ａの作成のために，ＳｉＯ
２
を約５０ｎｍの厚さで析出させ，フォトリソグラフィー法によりストライプ状に構造化する。第４のマスクＭ４ａのストライプは約５００ｎｍの幅であり，相互に約５００ｎｍの間隔を有し，コンタクトＫａを覆い，ｘ−軸Ｘに対して平行に延在する。第４のマスクＭ４ａを用いて銅を例えばＢＣｌ
３
＋Ｃｌ
２
＋ＣＨ
４
でエッチングし，それによりビットラインＢａが生じる。引き続き第２の磁性層Ｆ２ａ，誘電体Ｅａ及び第１の磁性層Ｆ１ａが分断される（図４ａ及び４ｂ参照）。この場合，書き込みラインＳＬａの上方に，それぞれ第１の磁性層Ｆ１ａの一部，誘電体Ｅａの一部及び第２の磁性層Ｆ２ａの一部を有するメモリセルが生じる。
　
（オ）　メモリセルへの書き込み動作，及びメモリセルからの読み出し動作
「  
記載した方法により，第１のＭＲＡＭ−セル装置が作成される。１つのメモリセルはメモリ素子の一つ及びバーティカルトランジスタの一つ（図４ｃ参照）を有する。
メモリセルは第２の磁性層Ｆ２ａと接続したビットラインＢａと電圧端子（グラウンド）との間に接続されている（図４ｃ参照）。メモリセルのプログラミングのために，メモリセルを横断する書き込みラインＳＬａ及びビットラインＢａを通してそれぞれ電流が供給される。この場合，メモリ素子中に第２の磁性層Ｆ２ａの所属する部分の限界場を上回る磁場が生じ，それによりその磁場に応じた磁化が達成される。この磁場は，第２の磁性層Ｆ２ａよりも強い第１の磁性層Ｆ１ａの所属する部分の限界場よりも小さく，そのため第１の磁性層Ｆ１ａの磁化方向は維持される。この磁場は書き込みラインＳＬａの磁場とビットラインＢａの磁場との重なりであり，かつ残りのビットラインＢａ及び書き込みラインＳＬａを通して電流が流れないため，メモリ素子中の磁場は残りのメモリ素子と比較して最大である。
　
メモリセルの読み出しのためにトランジスタはトランジスタと接続するゲートラインＧＬａを介して制御される。ビットラインＢａと電圧端子との間に流れる電流が測定される。また，ビットラインＢａと電圧端子との間の電圧降下が測定される。電流又は電圧はメモリ素子の電気抵抗に依存する。つまり電流又は電圧から第２の磁性層Ｆ２ａの所属する部分の磁化方向が測定され，それによりメモリセルの情報が測定される。
　
エ　　図３ａ，図３ｃ，図４ａ及び図４ｂ
（ア）　図３ｃには，トレンチＧａが図３ａ及び図４ａの断面図に対して垂直方向に延在している構成が示されており，上記ウ（ア）及び（イ）と相俟って，図３ａ及び図４ａには，
第１のソース／ドレイン−領域１Ｓ／Ｄａ，チャンネル領域ＫＡａ及び第２のソース／ドレイン−領域２Ｓ／Ｄａからなる凸状の構造体と，上記トレンチＧａを充填し，上記凸状の構造体の上記チャンネル領域ＫＡａの側壁に配置された部分がトランジスタのゲート電極として機能するゲートラインＧＬａとによってバーティカルトランジスタが構成されていること
　
（イ）　上記ウ（ウ）及び（エ）と相俟って，図４ａには，
バーティカルトランジスタが有する第１のソース／ドレイン−領域１Ｓ／Ｄａ上に，コンタクトＫａを介して，Ｃｏからなる第１の磁性層Ｆ１ａ，Ａｌ
２
Ｏ
３
からなる誘電体Ｅａ及びＮｉＦｅからなる第２の磁性層Ｆ２ａとからなるメモリセルが積層された構成
　
（ウ）　上記ウ（ウ）と相俟って，図４ａには，
書き込みラインＳＬａが，Ｃｏからなる第１の磁性層Ｆ１ａ，Ａｌ
２
Ｏ
３
からなる誘電体Ｅａ及びＮｉＦｅからなる第２の磁性層Ｆ２ａとにより構成されたメモリセルの下側に積層された構成
　
（エ）　上記ウ（エ）と相俟って，図４ａには，
Ｃｏからなる第１の磁性層Ｆ１ａ，Ａｌ
２
Ｏ
３
からなる誘電体Ｅａ及びＮｉＦｅからなる第２の磁性層Ｆ２ａとにより構成されたメモリセルの上記第２の磁性層Ｆ２ａ上にビットラインＢａが積層された構成
　
（オ）　図４ｂは，
図４ａの断面図に対して垂直方向（換言すれば，ビットラインＢａの延在方向に対して垂直方向）の断面図
第４のマスクＭ４ａを用いたエッチングにより，ビットラインＢａの形成，並びに第２の磁性層Ｆ２ａ，誘電体Ｅａ及び第１の磁性層Ｆ１ａの分断が行われた後の構成
　
　以上によれば，引用例１には次の発明（以下「引用発明」という。）が記載されている。
　
「　バーティカルトランジスタと，
　　上記バーティカルトランジスタのチャンネル領域ＫＡａの側壁に配置された部分が，上記バーティカルトランジスタのゲート電極として機能するゲートラインＧＬａと，
　上記バーティカルトランジスタが有する第１のソース／ドレイン−領域１Ｓ／Ｄａ上にコンタクトＫａを介して積層される，Ｃｏからなる第１の磁性層Ｆ１ａ，Ａｌ２Ｏ３からなる誘電体Ｅａ及びＮｉＦｅからなる第２の磁性層Ｆ２ａとにより構成されたメモリセルと，
　上記メモリセルに積層されるビットラインＢａと，
　上記メモリセルの下側に積層される書き込みラインＳＬａと，が備えられ，
　上記メモリセルの読み出しのために，上記バーティカルトランジスタは，上記バーティカルトランジスタと接続するゲートラインＧＬａを介して制御されるＭＲＡＭ−セル装置。　」
　
３　　対比
ア　　引用発明の「バーティカルトランジスタ」は，本願発明の「垂直構造のトランジスタ」に相当する。
　
イ　　上記２のウ（イ）及びエ（ア）のとおり，引用発明のゲートラインＧＬａは，引用例１の図３ａ及び図４ａの断面図に対して垂直方向に延在するトレンチＧａを充填し，当該トレンチＧａの延在方向と同方向に延在して形成されており，かつ，そのうちのバーティカルトランジスタのチャンネル領域ＫＡａの側壁に配置された部分が，上記バーティカルトランジスタのゲート電極として機能するものであるから，引用発明のゲートラインＧＬａは，上記バーティカルトランジスタの側壁に備えられるゲート電極に連結されたものであるといえる。
　また，上記ウ（オ）のとおり，引用発明において，メモリセルの読み出しのために，バーティカルトランジスタは，上記バーティカルトランジスタと接続するゲートラインＧＬａを介して制御されるから，引用発明の「ゲートラインＧＬａ」は，本願発明の「リードライン」と同じ機能を有するものである。
　そうすると，引用発明の「上記バーティカルトランジスタのチャンネル領域ＫＡａの側壁に配置された部分が，上記バーティカルトランジスタのゲート電極として機能するゲートラインＧＬａ」，及び「上記メモリセルの読み出しのために，上記バーティカルトランジスタは，上記バーティカルトランジスタと接続するゲートラインＧＬａを介して制御される」ことは，本願発明の「前記垂直構造のトランジスタの側壁に備えられるゲート電極に連結されたリードライン」に相当するといえる。
　
ウ　　本願の明細書の段落【００４４】〜【００４５】には，垂直構造のトランジスタが有するドレイン接合領域に対するＭＴＪセルの配置について，次の記載がある。
　
「　【００４４】
　その次に，全体表面上部に平坦化された第１層間絶縁膜１２３を形成する。
　そして，前記ドレイン接合領域１１７を露出させるコンタクトホールを形成し，これを介して
前記ドレイン接合領域１１７に接続されるコンタクトライン１２５を形成する。
　　【００４５】
　
前記コンタクトライン１２５上部に反磁性層１２７，固定強磁性層１２９，トンネル接合層１３１及び自由強磁性層１３３を積層し，
このとき，前記反磁性層１２７，固定強磁性層１２９，トンネル接合層１３１及び自由強磁性層１３３の積層構造をＭＴＪセルという。
　
　上記の記載から，本願発明の「前記垂直構造のトランジスタが有するドレイン接合領域上に積層されるＭＴＪセル」は，ＭＴＪセルが，垂直構造のトランジスタが有するドレイン接合領域１１７上に，コンタクトライン１２５を介して積層されることも意味すると解される。
　そうすると，引用発明の「上記バーティカルトランジスタが有する第１のソース／ドレイン−領域１Ｓ／Ｄａ上にコンタクトＫａを介して積層される」ことは，本願発明の「前記垂直構造のトランジスタが有するドレイン接合領域上に積層される」ことに相当するといえる。
　また，上記２のア（ウ）及びウ（オ）それぞれの摘記事項から，引用発明の「第１のソース／ドレイン−領域１Ｓ／Ｄａ上にコンタクトＫａを介して積層される，Ｃｏからなる第１の磁性層Ｆ１ａ，Ａｌ２Ｏ３からなる誘電体Ｅａ及びＮｉＦｅからなる第２の磁性層Ｆ２ａとにより構成されたメモリセル」は，磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を有するメモリセルであることは明らかであるから，引用発明の「第１のソース／ドレイン−領域１Ｓ／Ｄａ上にコンタクトＫａを介して積層される，Ｃｏからなる第１の磁性層Ｆ１ａ，Ａｌ２Ｏ３からなる誘電体Ｅａ及びＮｉＦｅからなる第２の磁性層Ｆ２ａとにより構成されたメモリセル」は，本願発明の「ＭＴＪセル」に相当するといえる。
　以上から，引用発明の「上記バーティカルトランジスタが有する第１のソース／ドレイン−領域１Ｓ／Ｄａ上にコンタクトＫａを介して積層される，Ｃｏからなる第１の磁性層Ｆ１ａ，Ａｌ２Ｏ３からなる誘電体Ｅａ及びＮｉＦｅからなる第２の磁性層Ｆ２ａとにより構成されたメモリセル」は，本願発明の「前記垂直構造のトランジスタが有するドレイン接合領域上に積層されるＭＴＪセル」に相当する。
　
エ　　上記２のア（ウ）及び（エ），並びにウ（オ）それぞれの摘記事項から，引用発明の「ビットラインＢａ」，「書き込みラインＳＬａ」及び「ＭＲＡＭ−セル装置」は，それぞれ，本願発明の「ビットライン」，「ライトライン」及び「マグネチックラム」に相当する。
　
　上記ア〜エから，本願発明と引用発明との一致点及び相違点は次のとおりとなる。
　
（一致点）
「　垂直構造のトランジスタと，
　前記垂直構造のトランジスタの側壁に備えられるゲート電極に連結されたリードラインと，
　前記垂直構造のトランジスタが有するドレイン接合領域上に積層されるＭＴＪセルと，
　前記ＭＴＪセルに積層されるビットラインと，
　ライトラインと，が備えられたマグネチックラム。　」
　
（相違点）
・　相違点１
　本願発明は，「ライトライン」が「ＭＴＪセルの上側に積層され」ているのに対し，引用発明の「書き込みラインＳＬａ」（本願発明の「ライトライン」に相当。）の形成箇所について，このような特定はされていない点。
　
・　相違点２
　本願発明は，「前記ＭＴＪセルの幅が，前記垂直構造のトランジスタの幅，若しくは，前記リードライン，前記ライトラインまたは前記ビットラインの線幅と等しい」ものであるのに対し，引用発明において，このような構成は特定されていない点。
　
４　　相違点についての検討
（１）　相違点１について
ア　　引用例２について
　原査定の拒絶の理由に引用され，本願の優先権主張の日前に日本国内で頒布された刊行物である特開平１１−０８６５２８号公報（以下「引用例２」という。）には，図３（ａ）及び図３（ｂ）とともに，次の記載がある。
　
（ア）　発明の属する技術分野
「【０００１】
【発明の属する技術分野】本発明は，磁気記憶装置に係り，特に
磁気抵抗の変化を利用して情報の記憶を行う磁気記憶装置に関する。
　
（イ）　発明の実施の形態
「　【００３２】次に，第１の実施の形態の変形例を図３（ａ）乃至図３（ｂ）の断面図及び平面図を用いて説明する。尚，図３（ａ）は図３（ｂ）のＡ−Ａ' 断面を示す。この変形例では，
第１の強磁性層12，非磁性層13，第２の強磁性層14からなる記憶部Ｃ は，Ａｌ
２
 Ｏ
３
 等の非磁性絶縁層16を介して読み出し用ワード線（配線）を構成する第３の強磁性層11上に積層形成されている。さらに，記憶部Ｃ上にはＡｌ等からなるパッシベーション膜17を介して非磁性導電層18，及び強磁性層19の積層膜からなる書き込み用ワード線Write W.L.を構成する配線が図３（ａ）の紙面垂直方向（図３（ｂ）のｙ方向）に伸びている。
書き込み用ワード線Write W.L.は非磁性導電層18，強磁性層19の２層からなり，少ない消費電流で効率的な書き込み動作が行えるという効果を有する。
　【００３３】この変形例では，上述の第１の実施の形態と異なり，
書き込み用ワード線Write W.L.とビット線B.L.に同時に電流を流すことにより合成磁界を形成して記憶部Ｃに記憶情報を書き込む。
　
イ　　引用例３について
　原査定の拒絶の理由に引用され，本願の優先権主張の日前に日本国内で頒布された刊行物である特開２０００−３３１４７３号公報（以下「引用例３」という。）には，図１，図１１，図１２及び図１８とともに，次の記載がある。
　
（ア）　発明の属する技術分野
「　【０００１】
【発明の属する技術分野】
本発明は強磁性多重トンネル接合を利用した多値記憶可能な磁気メモリ装置に関する。
　
（イ）　発明の実施の形態
「　【００２３】
【発明の実施の形態】以下，本発明の実施の形態を図面を参照して説明する。
【００２４】（第１の実施の形態）本発明による磁気メモリ装置の第１の実施の形態を図１乃至図４を参照して説明する。
図１は本実施の形態の磁気メモリ装置のメモリセルに用いられる強磁性多重トンネル接合素子１０（以下，多重ＴＭＲ素子ともいう）の構造を模式的に示す図である。この多重ＴＭＲ素子１０は，上部強磁性層１１と，上部絶縁層１２と，中間強磁性層１３と，下部絶縁層１４と，下部強磁性層１５とからなる積層膜で構成されている。中間強磁性層１３は２つの薄い誘電体からなる上部絶縁層１２，下部絶縁層１４によって挟まれており，各絶縁層１２，１４を介して上部強磁性層１１と中間強磁性層１３との間および中間強磁性層１３と下部強磁性層１５との間にそれぞれトンネル電流が流れるように構成されている。
（中略）
　【００７１】（第６の実施の形態）次に本発明による磁気メモリ装置の第６の実施の形態を図１１および図１２を参照して説明する。図１２は本実施の形態の磁気メモリ装置の一つのメモリセルのレイアウトを示す図であり，図１１は図１２に示す切断線Ａ−Ａ′でメモリセルを切断したときの断面図を示す。
【００７２】この実施の形態の磁気メモリ装置は，複数のメモリセル２を有し，各メモリセルは強磁性多重トンネル接合を有する多重ＴＭＲ素子１０と，選択トランジスタ３とを備えている。
【００７３】この選択トランジスタ３と多重ＴＭＲ素子１０は，半導体基板１の主面上に形成される。選択トランジスタ３のゲートとなるワード線４が半導体基板２上に形成されている。そしてこのワード線４の両側の半導体基板１の領域には，選択トランジスタ３のドレイン領域５ａおよびソース領域５ｂが形成されている。なお，ソース領域５ｂは隣接するセルの選択トランジスタのソース領域にもなっている。
【００７４】
この選択トランジスタ３上に層間絶縁膜６が形成されており，この層間絶縁膜６内に金属層（セルプレート）９および書き込み線８が形成されている。
【００７５】セルプレート９上には一端がこのセルプレート９と電気的に接続するように多重ＴＭＲ素子１０が設けられている。この多重ＴＭＲ素子１０の他端は層間絶縁膜６内に設けられたコンタクト１９を介してデータ線２０に接続されている。したがって，多重ＴＭＲ素子１０はセルプレート９とデータ線２０が交差する，層間絶縁膜６の領域に設けられている。また，データ線２０は層間絶縁膜２２に覆われている。
（中略）
【００７８】
多重ＴＭＲ素子への磁界印加は，図１１に示す書き込み線８，及びデータ線２０に一定電流を流し，これによって両者の交差部分に生じる合成された電流磁界を用いる。
（中略）
【００８６】ま
た，第６の実施の形態の磁気メモリ装置においては，書き込み線８はセルプレート９の下に設けられていたが，図１８に示すようにデータ線２０の上に層間絶縁膜２２を介して設けても良い。なお，図１８において，６ａは層間絶縁膜を表わしている。
　
（ウ）　図１８
　
図１８には，多重ＴＭＲ素子１０の上側に，書き込み線８が積層された構成が示されている。
　
ウ　　判断
　上記ア及びイによれば，引用例２及び引用例３には，磁気抵抗の変化を利用して情報の記憶を行う磁気記憶装置において，メモリセルに情報を書き込むためのライトラインを上記メモリセルの上側に積層することが教示されており，引用例２及び引用例３の教示に接した当業者であれば，引用発明における，Ｃｏからなる第１の磁性層Ｆ１ａ，Ａｌ２Ｏ３からなる誘電体Ｅａ及びＮｉＦｅからなる第２の磁性層Ｆ２ａとにより構成されたメモリセル（本願発明の「ＭＴＪセル」に相当。）のプログラミングのために電流が供給される書き込みラインＳＬａ（本願発明の「ライトライン」に相当。）を，上記メモリセルの上側に積層することは，容易に着想し得ることである。
　そうすると，引用発明において，相違点１に係る構成を採用することは，引用例２及び引用例３に教示された事項を適用することにより，当業者が容易に想到し得ることである。
　
（２）　相違点２について
ア　　引用発明からみた相違点２の検討
　上記２のウ（エ）及びエ（エ）のとおり，第４のマスクＭ４ａを用いたエッチングにより，ビットラインＢａ（本願発明の「ビットライン」に相当。）の形成，並びに第２の磁性層Ｆ２ａ，誘電体Ｅａ及び第１の磁性層Ｆ１ａからなるメモリセル（本願発明の「ＭＴＪセル」に相当。）の分断が行われるから，引用例１の図４ｂ（図４ａの断面図に対して垂直方向（換言すれば，上記ビットラインＢａの延在方向に対して垂直方向）の断面図）に示されるように，上記ビットラインＢａの幅と，上記メモリセルの上記ビットラインＢａの延在方向に対して垂直方向部分の寸法，換言すれば上記メモリセルの幅とが等しくなることは明らかである。
　そうすると，相違点２は，実質的な相違点ではない。
　また，仮に，相違点２が実質的な相違点であるとしても，磁気抵抗の変化を利用して情報の記憶を行う磁気記憶装置において，メモリセルの幅と，メモリセルの情報の書き込み及び読み出しのために用いる配線の線幅とを等しくすることは，本願の優先権主張の日前に当業者により通常行われていたことである。
　この点について，例えば下記の文献（ア）及び（イ）にそれぞれ次の記載がある。
　
（ア）　本願の優先権主張の日前に日本国内で頒布された刊行物である特開平１１−２２４４８３号公報には，図１とともに，次の記載がある。
　
「　【００１０】
【発明の実施の形態】図１には，
磁気記憶セル４０〜５０のアレイを含む固体メモリ１３０の平面図が示されている。固体メモリ１３０には，磁気記憶セル４０〜５０に対する読み取り及び書き込みアクセスを可能にする導体２０〜２８のアレイも含まれている。磁気記憶セル４０〜５０は，磁界を利用して，情報を記憶する。
【００１１】
磁気記憶セル４０〜５０及び導体２０〜２８は，基板１０（図３A〜図３Eを参照）上に形成される。導体２０〜２８は，１組の上部導体２６〜２８及び直交する１組の下部導体２０〜２４として配列される。磁気記憶セル４０〜５０のそれぞれは，それぞれ，下部導体２０〜２４の幅及び上部導体２６〜２８の幅によって形成される直交する寸法ｄｘ及びｄｙを備えている。
（中略）
【００１３】磁性薄膜６０及び６４の一方は，磁化配向が固定されているが，もう一方は，磁化配向が固定されていない。磁化配向が固定されていない磁性薄膜６０及び６４の一方が，磁気記憶セル４２の活性磁性薄膜である。
活性磁性薄膜は，磁気記憶セル４２に対する書き込み動作中，導体２２及び２６に加えられる電気信号に応答して，その磁化配向が回転する
（中略）
【００１７】
磁気記憶セル４２は，導体２６及び２２の両端間に，読み取り電圧と称する場合もある電圧電位を印加することによって読み取られる。読み取り電圧によって，電荷がスピン・トンネリングとして知られる現象に従って誘電体領域６２を通って移動するにつれて，センス電流としても知られる電流が，磁性薄膜６０と磁性薄膜６４との間に流れる。記憶セル４２は，スピン・トンネリング記憶セルと称する場合もある。
　
（イ）　本願の優先権主張の日前に日本国内で頒布された刊行物である特開平１１−２７３３３６号公報には，図１及び図２とともに，次の記載がある。
　
・「　【００２１】図１を参照すると，ＭＲＡＭアレイの例は，水平平面内の平行なワード線１，２，３として機能する１組の導電線と，他の水平平面内の平行なビット線４，５，６として機能する１組の導電線とを含む。上から見たときに２組の線が交差するように，ビット線は異なる方向に，たとえば，ワード線に対して直角に向けられている。
図２に詳細に示す典型的なメモリ・セル９などのメモリ・セルは，線同士の間に垂直に間隔をあけた交差領域内のワード線とビット線との各交差点に位置する。
メモリ・セル９は垂直スタックとして配置され，ダイオード７と磁気トンネル接合（「ＭＴＪ」）８とを含むことができる。アレイの動作中，電流はセル９内を垂直方向に流れる。電流がメモリ・セルを垂直に通ることにより，メモリ・セルが占有する表面積を非常に小さくすることができる。ワード線との接点，ＭＴＪ，ダイオード，ビット線との接点は，いずれも同じ面積を占有する。
　
・
上記の記載と相俟って，図１から，メモリ・セル９の幅をワード線２の幅と等しくした構成がみてとれる。
　
　そうすると，仮に，相違点２が実質的な相違点であるとしても，引用発明において，上記メモリセルの幅と上記ビットラインＢａの線幅または上記書き込みラインＳＬａ（本願発明の「ライトライン」に相当。）の線幅とを等しくすること（相違点２に係る構成とすること）は，当業者が通常行い得る事項である。
　
イ　　審判請求人の主張の検討
　審判請求人は，平成１９年５月２８日に提出され，同年６月２１日付け手続補正書により補正された，審判請求書の請求の理由で，相違点２に係る構成により，「ビットライン及びワードラインの線幅をＭＴＪセルの幅まで狭く形成することができ，それにより，素子の高密度に配置することができることとなり，素子の高集積化を図ることができる。」という作用効果を奏する旨，主張しているので，この点についても検討する。
　本願発明における，「前記ＭＴＪセルの幅が，前記垂直構造のトランジスタの幅，若しくは，前記リードライン，前記ライトラインまたは前記ビットラインの線幅と等しい」という発明特定事項（相違点２に係る構成）は，「ＭＴＪセル」の幅が，「垂直構造のトランジスタ」の幅，「リードライン」の線幅，「ライトライン」の線幅及び「ビットライン」の線幅のうちのいずれか一つと等しければ，他の構成の幅または線幅の大きさ，及び上記ＭＴＪ素子の幅と上記他の構成の幅または線幅との大小関係は任意でよいことを意味する。
　しかしながら，本願発明において，「ＭＴＪセル」の幅が，「垂直構造のトランジスタ」の幅，「リードライン」の線幅，「ライトライン」の線幅及び「ビットライン」の線幅のうちのいずれか一つと等しければ，他の構成の幅または線幅の大きさ，及び上記ＭＴＪ素子の幅と上記他の構成の幅または線幅との大小関係に関わらず，「素子の高密度に配置することができることとなり，素子の高集積化を図ることができる。」という作用効果を奏することは，本願の明細書及び図面の記載からみて，当該技術分野の技術常識を参酌しても認められない。
　そうすると，相違点２に係る構成により，審判請求人が主張する作用効果を奏するとはいえず，相違点２に係る構成に技術的な意義があるとは認められないから，審判請求人の上記の主張を採用することはできない。
　
ウ　　小括
　以上から，相違点２に係る構成は，実質的な相違点であるとはいえず，仮に，実質的な相違点であるとしても，本願の出願時に，当業者が通常行い得る事項であるから，引用発明に基づいて，当業者が容易に想到し得ることである。
　
５　　まとめ
　上記４（１）で検討したとおり，相違点１は，引用発明において，引用例２及び引用例３に教示された事項に基づいて，当業者が容易に想到し得ることである。
　上記４（２）で検討したとおり，相違点２は，実質的な相違点であるとはいえず，また，仮に，実質的な相違点であるとしても，相違点２に係る構成は，引用発明に基づいて，当業者が容易に想到し得ることである。
　したがって，本願発明は，引用例１に記載された発明（引用発明）に，引用例２及び引用例３に教示された事項を適用することにより，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許を受けることができない。
　
　
第３　　結言
　以上のとおり，本願発明は，特許法第２９条第２項の規定により特許を受けることができないから，本願は拒絶されるべきものである。
　よって，結論のとおり審決する。