【事件の表示】
　平成　９年特許願第５０２８１８号「半導体装置とその製造方法」拒絶査定不服審判事件〔平成　９年　１月　３日国際公開、ＷＯ９７／００５３６、平成１１年　７月１３日国内公表、特表平１１−５０８０８７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成８年６月１４日（優先権主張　１９９５年６月１４日、英国）に出願されたものであって、平成１６年４月９日付けで拒絶査定がなされ、これに対し、同年７月２０日に拒絶査定に対する審判請求がなされ、同年８月１７日に手続補正書が提出され、同年９月６日付けで前置審査において拒絶理由が通知され、平成１７年３月１４日に意見書が提出され、その後、同年７月２０日に上申書が提出されたものである。
　
２．本願発明
　本願の特許請求の範囲の請求項に係る発明は、平成１６年８月１７日付け手続補正書により補正された特許請求の範囲の請求項１ないし８に記載されている事項により特定されるとおりのものであって、その請求項１に係る発明は、以下のとおりである。
 　
　「半導体トレンチゲートパワー装置を製造する方法において、該方法は、
　（ｉ）トレンチを形成するためにマスクを使用して半導体基板にトレンチを形成する工程と；
　（ｉｉ）　ａ）前記トレンチにゲート電極材料を充填し、トレンチの内容物の一部を除去して露出した側壁を有する部分的に充填されたトレンチを残存させるか、または
　　　　　　ｂ）前記トレンチにゲート電極材料を部分的に充填する工程と；
　（ｉｉｉ）前記マスクを所定の位置においたまま、部分的に前記ゲート電極材料で充填されたトレンチの側壁をドープすることで、底部のドーピング形状が、前記ゲート電極材料の頂部に自己整合的に形成される工程と、
　（ｉｖ）前記工程（ｉｉｉ）の後に前記トレンチの残り部分を酸化膜で充填する工程と、
　よりなることを特徴とする方法。」
　
３．刊行物記載の発明
（１）特開平２−３０９６７８号公報（以下、「刊行物１」という。）
　前置審査において拒絶の理由に引用された刊行物１は、本願の優先権主張日前に日本国内において頒布されたものであって、第１図、第２図（Ａ）〜（Ｉ）とともに、以下の事項が記載されている。
「〔産業上の利用分野〕
　本発明は、パワーＭＯＳＦＥＴや伝導度変調型ＭＯＳＦＥＴ（以下ＩＧＢＴと略す）等の絶縁ゲート電界効果型トランジスタに関し、特にドレイン領域、ゲート及びソース領域が縦方向に配された半導体構造の絶縁ゲート電界効果型トランジスタ及びその製造方法に関するものである。」（第１頁右下欄第７〜１３行）
「〔課題を解決するための手段〕
　上記課題を解決するために、本発明の講じた手段は、第１導電型半導体層（例えばドレイン領域）上に絶縁膜に包囲されたゲートを設け、このゲートの周囲に上記絶縁膜を挟んで第２導電型領域（例えばチャネル拡散領域）を隣接し、上記絶縁膜のうち少なくとも上記ゲートの上部膜における側面に沿って第１導電型領域（例えばソース領域）を添設したものである。
　かかる構造の絶縁ゲート電界効果型トランジスタは、第１導電型半導体基板上に溝を掘り込んで表面酸化した後、その溝内にゲート材料を埋め込み、次にその溝周囲に第２導電型領域形成用不純物を拡散し、次に同溝内に第１導電型領域形成用不純物を含有する絶縁材料を埋め込み、しかる後、その第１導電型領域形成用不純物を拡散することにより製造される。
　また別の製造方法としては、第１導電型半導体基板上に第２導電型領域を形成した後、第２導電型領域を周囲に備えるべき溝を掘り込んで表面酸化し、その溝内にゲート材料及び第１導電型形成用不純物を含有する絶縁材料を順次埋め込み、しかる後、その第１導電型形成用不純物を拡散するものである。」（第３頁左上欄第１行〜同頁右上欄第４行）
「第１の製造方法においては、ドレイン領域とすべき第１導電型半導体基板上に溝を掘りこんで表面酸化すると、溝内を含めて一部ゲート絶縁膜となるべきシリコン酸化膜が形成される。次にその溝内にゲート材料を埋め込み、その溝周囲に第２導電型領域形成用不純物を拡散してチャネル拡散領域としての第２導電型領域を形成した後、同溝内に第１導電型領域形成用不純物を含有する絶縁材料を埋め込み、しかる後、その第１導電型領域形成用不純物を拡散させると、上部絶縁膜としての絶縁材料の側面から先に形成された第２導電型領域内へ拡散進行してその側面に沿って延びるソース領域としての第１導電型領域が添設される。
　第２の製造方法は、第２導電型領域の形成を溝掘り込み工程以前に行うもので、第１の製造方法と同じく上記構造の絶縁ゲート電界効果型トランジスタが得られる。
〔実施例〕
　次に、本発明の実施例を添付図面に基づいて説明する。
　第１図は本発明に係る絶縁ゲート電界効果型トランジスタの構造を示す縦断面図である。・・・
　第１図において、24は埋込ポリシリコンゲートで、この底面及び側面はゲート絶縁膜としてのシリコン酸化膜24a，24bで囲まれ、また上面にはリンガラス（ＰＳＧ）の埋め込み絶縁層24cが積層されている。相隣るポリシリコンゲート24，24間にはチャネル拡散領域としてのＰ型ベース領域25が形成されている。このＰ型ベース領域25とＮ型ベース領域２のＰＮ接合面はポリシリコンゲート24の底面のシリコン酸化膜24aより若干ドレイン層１側に位置している。埋め込み絶縁層24cの側面にはそれに沿って高濃度Ｎ型のソース領域26が形成されている。このソ−ス領域26は埋め込み絶縁層24cの側面から若干Ｐ型ベース領域25にはみ出す程度の縦長領域として形成されている。ソース領域26とＰ型ベース領域25の上面はほぼ平坦で、その上にはソース電極27が被着されている。」（第３頁右上欄第２０行〜同頁右下欄第１９行）
「次に上記構造を備えたパワーＭＯＳＦＥＴの製造方法を第２図に基づいて説明する。
　まず第２図（Ａ）に示すように、Ｎ型ベース層２を備えた基板上に略Ｕ字溝３１をエッチングにより掘り込んだ後、第２図（Ｂ）に示す如く、熱酸化により表面酸化を施し、溝31の内も含めてシリコン酸化膜32を形成する。このシリコン酸化膜32のうち溝内のものはゲート絶縁膜としてのシリコン酸化膜24ａ，24ｂ（第１図参照）となるべきものである。次に第２図（Ｃ）に示す如く、基板表面にゲート材料としてのポリシリコン膜33をＣＶＤ法により積層した後、全面エッチングによりポリシリコン層33の上層部を除去して溝31内にポリシリコンを第２図（Ｄ）に示す如くポリシリコンゲート24として残す。これによりポリシリコンゲート24の埋め込みが完了する。次に第２図（Ｅ）に示すように、溝31間の凸部を不純物拡散によりＰ型ベース領域25とする。しかる後に、第２図（Ｆ）に示す如く、基板上面にリンガラス（ＰＳＧ）層35を積層して溝31内を埋め込み、第２図（Ｃ）に示すように、全面エッチングによりリンガラス層35の上層部を除去して溝31内にリンガラスを埋め込み絶縁層24ｃとして残す。この段階ではポリシリコンゲート24はシリコン酸化膜24ａ，24ｂ及び埋め込み絶縁層24ｃに包囲されている。次に熱処理を加えて、埋め込み絶縁層24ｃのリンガラスからリンを拡散させる。埋め込み絶縁層24の側面から拡散するリンはＰ型ベース領域へ侵入してその側面に沿って添設した縦長のソース領域26が第２図（Ｈ）に示すように形成される。最後に第２図（Ｉ）に示すように、スパッタ等によりソース電極を形成する。
　この製造方法は、溝31を形成することにより、ソース領域26をセルフアラインで形成することができ、微細化及び高精度化に適している。・・・縮小化できるが、溝形成以外にフォトリソグラフィー工程が含まれず、マスクずれ等の問題がなく、製造コストの低廉化に寄与する。
　Ｐ型ベース領域25の形成は上記製造方法ではポリシリコンゲート24の埋め込み工程と埋め込み絶縁膜24ｃの形成工程の間に行われているが、溝31の堀り込み工程前の基板全面に予め形成したおいても良い。
　・・・
　またパワーＭＯＳＦＥＴに限らず、ドレイン層下に小数キャリア注入層を設けることにより同様の効果を奏するＩＧＢＴを実現できることは云うまでもない。」（第４頁右上欄第５行〜同頁右下欄第１７行）
　
　よって、刊行物１には、以下の発明が記載されている。　
「パワーＭＯＳＦＥＴの製造方法において、
（ａ）Ｎ型半導体基板上にＰ型半導体領域を形成したシリコン基板に前記Ｐ型半導体領域を周囲に備えるように略Ｕ字溝をエッチングにより形成する工程と、
（ｂ）前記溝の表面にシリコン酸化膜を形成する工程と、
（ｃ）前記シリコン基板表面に前記溝を埋めるようにポリシリコン層を形成する工程と、
（ｄ）前記ポリシリコン層の上層部を除去して前記溝内に前記ポリシリコン層をポリシリコンゲートとして残す工程と、
（ｅ）前記シリコン基板上面にリンガラス層を形成して前記溝内を埋め込み、その後前記リンガラス層の上層部を除去して、前記溝内にリンガラス層を埋め込み絶縁層として残す工程と、
（ｆ）熱処理により、前記埋め込み絶縁層の前記リンガラスから、前記埋め込み絶縁層に接する前記Ｐ型半導体領域にリンを拡散させた領域を形成する工程と
　を備えたパワーＭＯＳＦＥＴの製造方法。」
　　
（２）特開平３−２４１８７０号公報（以下、「刊行物２」という。）
　前置審査において拒絶の理由に引用された刊行物２は、本願の優先権主張日前に日本国内において頒布されたものであって、第１図（Ａ）及び（Ｂ）、第２図（Ａ）〜（Ｆ）とともに以下の事項が記載されている。
「
第一発明の説明
　この実施例の半導体装置においては、半導体基板としての例えばシリコン基板31に平面形状が長方形で深さが所定の値の溝33が設けてある。ここで、長方形の短辺の寸法はゲート長によってまた長辺の寸法はゲート幅によって決定する。また、溝33の深さは、溝33の下部にゲート電極を埋め込むことが出来さらに溝33の上部の側壁にソース・ドレイン層が形成出来る程度の深さが必要であるが、具体的には設計に応じて決定する。勿論、溝33の平面形状は、長方形に限られるものではない。
　さらにこの実施例の半導体層においては、シリコン基板31の溝33が設けられた領域以外の領域上（主面上）に第１の絶縁膜35を具えている。この第１の絶縁膜35は、素子分離のための酸化膜になる。また、この溝33の側壁の下部上及び該溝33の底部上に第２の絶縁膜37を具えている。この第２の絶縁膜37は、ゲート絶縁膜として機能する。また、この溝33内の第２の絶縁膜37で囲まれた領域にポリシリコン等のような好適な材料で構成したゲート電極39を具えている。
　さらに、この半導体装置においては、溝33の側壁のうちの対向する１組の側壁、具体的には溝33の長辺側の側壁（第１図（Ｂ））夫々の第２の絶縁膜37が設けられていない領域にソース・ドレイン層（例えばｎ＋拡散層）41を具えている。これらソース・ドレイン層41の一方がソース領域になり、他方がドレイン領域になる。
　さらに、この半導体装置においては、溝33の側壁に設けたソース・ドレイン層41からの引き出し用の配線43が、溝33の側壁上及び第１の絶縁膜35上に亙って設けてあり、さらに、ゲート電極39からの引き出し用の配線45が溝33内を利用して設けてある。ソース・ドレイン用の配線43と、ゲート電極39とは、絶縁膜47によって電気的に絶縁してある。また、ソース・ドレイン用の配線43と、ゲート電極からの引き出し配線45とは、中間絶縁膜49によって電気的に絶縁してある。」（第３頁右下欄第５行〜第４頁右上欄第１０行）
「次に、第一発明の理解を深めるために、第１図を用いて説明した実施例の半導体装置の製造方法の一例について説明する。第２図（Ａ）〜（Ｆ）は、その説明に供する製造工程図であり、製造工程中の主な工程における半導体装置の様子を第１図（Ａ）に対応する位置での断面図を以って示したものである。
　まず、ＣＶＤ・・・法、熱酸化法等の従来公知の好適な方法により、シリコン基板31の（１００）面上に素子分離のための
第１の絶縁膜33
第１の絶縁膜33
　次に、公知のフォトリソグラフィ法により、
第１の絶縁膜33
第１の絶縁膜33
　次に、熱酸化法によって溝33の内壁にゲート絶縁膜としての第２の絶縁膜37を形成する（第２図（Ｃ））。
　次に、ＣＶＤ法等の好適な方法により、第２の絶縁膜37形成済みの溝33内及び第１の絶縁膜35上に、ポリシリコン等のようなゲート電極形成材（図示せず）を、形成しようとするゲート電極の膜厚より厚く形成し、さらに、このゲート電極形成材上にレジスト（図示せず）を表面が平坦になるように塗布する。次に、レジストとゲート電極形成材とが等しい速度でエッチング出来るようなエッチング条件で、ゲート電極形成材の膜厚が所定の膜厚となるまで、レジスト及びゲート電極形成材をエッチング（エッチバック）する。これにより、第２絶縁膜37形成済みの溝33内の底部から所定の高さまでの領域にゲート電極39を埋め込むことが出来る（第２図（Ｄ））。
　次に、ゲート電極形成材としてポリシリコンを用いた場合には、熱酸化法によりゲート電極39表面に絶縁膜47を形成する（第２図（Ｅ））。なお、絶縁膜47は、その膜厚が第２の絶縁膜37の膜厚よりは厚くなるように形成する・・・
　次に、溝33の側壁のうちのソース・ドレイン層を形成する側壁以外の側壁（この場合は第１図（Ｂ）の短辺側の側壁）をレジストによってマスクし（図示せず）、その後、溝33に対し例えば45度程度の入射角でイオンを注入することができる装置を用いてイオン注入（斜めイオン注入）を行い、レジストでマスクしていない溝側壁にソース・ドレイン層（例えばｎ＋拡散層）41を形成する。次に、レジストでマスクしていない溝側壁即ちソース・ドレイン層を形成した側壁の第２の絶縁膜部分をウエットエッチングによって除去する（第２図（Ｆ））。なお、このエッチングの際、ゲート電極39表面の絶縁膜47も同時にエッチングされるが、絶縁膜47の膜厚は既に説明したように第２の絶縁膜37よりは厚くしてあるので、絶縁膜47は所望の膜厚で残存する。
　次に、公知の成膜方法により溝33内及び第１の絶縁膜35上にソース・ドレイン引き出し用の配線43を形成するための薄膜を形成し、その後、公知のフォトリソグラフィ技術及びエッチング技術によりこの薄膜をパターニングして配線43を形成する。次に、公知の成膜方法により中間絶縁膜49を形成し、この中間絶縁膜49及び絶縁膜47各々のゲート電極39の所定部分と対応する部分にコンタクトホールを開ける。その後、ゲート電極用の配線45を形成して、第１図に示した第一発明の実施例の半導体装置を得る。」（第４頁右上欄第１１行〜第５頁右上欄第１０行）
　なお、「溝」が33であって、第１図の構成要素と部品番号との対応より、「第１の絶縁膜（素子分離用）」は35であることは明らかであるから、「
第１の絶縁膜33
　　
４．対比
　本願の請求項１に係る発明（以下、「本願発明」という。）と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比する。
　
(4a)刊行物発明の「シリコン基板」及び「略Ｕ字溝」は、本願発明の「半導体基板」及び「トレンチ」に相当する。
(4b)刊行物発明の「パワーＭＯＳＦＥＴ」が「略Ｕ字溝」を備えているから、刊行物発明の「パワーＭＯＳＦＥＴ」は、本願発明の「半導体トレンチゲートパワー装置」に相当する。
(4c)半導体基板にトレンチを形成する際に、何らかのマスクを用いることは明らかであるから、刊行物発明においても、「略Ｕ字溝をエッチングにより形成する」際に、マスクを使用したことは明らかである。
　したがって、刊行物発明の「シリコン基板」に「略Ｕ字溝をエッチングにより形成する工程」は、本願発明の「トレンチを形成するためにマスクを使用して半導体基板にトレンチを形成する工程」に相当する。
(4d)刊行物発明は、「前記ポリシリコン層の上層部を除去して前記溝内に前記ポリシリコン層をポリシリコンゲートとして残す工程」を備えるので、刊行物発明においては、「ポリシリコン層」の一部が「ポリシリコンゲート」となるから、刊行物発明の「ポリシリコン層」は、本願発明の「ゲート電極材料」に相当する。
(4e)刊行物発明の「（ｃ）前記シリコン基板表面に前記溝を埋めるようにポリシリコン層を形成する工程と、（ｄ）前記ポリシリコン層の上層部を除去して前記溝内に前記ポリシリコン層をポリシリコンゲートとして残す工程と」において、溝に埋め込まれた「ポリシリコン層」の上層部を除いた部分をポリシリコンゲートとして残す、言い換えると、溝の底部を含めた部分に埋め込まれたポリシリコンをポリシリコンゲートとして残しており、また、第２図（Ｄ）を参照すると、「ポリシリコン層」の上層部を除いた部分の溝の側壁は露出していることは明らかである。
　したがって、刊行物発明の「（ｃ）前記シリコン基板表面に前記溝を埋めるようにポリシリコン層を形成する工程と、（ｄ）前記ポリシリコン層の上層部を除去して前記溝内に前記ポリシリコン層をポリシリコンゲートとして残す工程と」は、本願発明の「（ｉｉ）　ａ）前記トレンチにゲート電極材料を充填し、トレンチの内容物の一部を除去して露出した側壁を有する部分的に充填されたトレンチを残存させる」工程に相当する。
　
　したがって、本願発明と刊行物発明は、
　「半導体トレンチゲートパワー装置を製造する方法において、該方法は、
（ｉ）トレンチを形成するためにマスクを使用して半導体基板にトレンチを形成する工程と；（ｉｉ）　ａ）前記トレンチにゲート電極材料を充填し、トレンチの内容物の一部を除去して露出した側壁を有する部分的に充填されたトレンチを残存させる工程と、
　よりなることを特徴とする方法。」で一致し、以下の点で相違する。
　
　相違点１
　本願発明が、「（ｉｉ）　ａ）前記トレンチにゲート電極材料を充填し、トレンチの内容物の一部を除去して露出した側壁を有する部分的に充填されたトレンチを残存させるか、または　　ｂ）前記トレンチにゲート電極材料を部分的に充填する工程と」を備えるのに対して、
　刊行物発明は、「（ｃ）前記シリコン基板表面に前記溝を埋めるようにポリシリコン層を形成する工程と、（ｄ）前記ポリシリコン層の上層部を除去して前記溝内に前記ポリシリコン層をポリシリコンゲートとして残す工程と」を備えた点。
　相違点２
　本願発明が、「（ｉｉｉ）前記マスクを所定の位置においたまま、部分的に前記ゲート電極材料で充填されたトレンチの側壁をドープすることで、底部のドーピング形状が、前記ゲート電極材料の頂部に自己整合的に形成される工程と、　（ｉｖ）前記工程（ｉｉｉ）の後に前記トレンチの残り部分を酸化膜で充填する工程と」を備えているのに対して、
　刊行物発明は、「（ａ）Ｎ型半導体基板上にＰ型半導体領域を形成したシリコン基板に前記Ｐ型半導体領域を周囲に備えるように略Ｕ字溝をエッチングにより形成する工程と、（ｂ）前記溝の表面にシリコン酸化膜を形成する工程と」及び「（ｅ）前記シリコン基板上面にリンガラス層を形成して前記溝内を埋め込み、その後前記リンガラス層の上層部を除去して、前記溝内にリンガラス層を埋め込み絶縁層として残す工程と、（ｆ）熱処理により、前記埋め込み絶縁層の前記リンガラスから、前記埋め込み絶縁層に接する前記Ｐ型半導体領域にリンを拡散させた領域を形成する工程と」を備えた点。
　
５．当審の判断　
　以下、相違点について検討する。
（相違点１について）
(5a)上記(4e)で検討したように、刊行物発明の「（ｃ）前記シリコン基板表面に前記溝を埋めるようにポリシリコン層を形成する工程と、（ｄ）前記ポリシリコン層の上層部を除去して前記溝内に前記ポリシリコン層をポリシリコンゲートとして残す工程と」は、本願発明の「（ｉｉ）　ａ）前記トレンチにゲート電極材料を充填し、トレンチの内容物の一部を除去して露出した側壁を有する部分的に充填されたトレンチを残存させる」工程に相当し、本願発明において、「ａ）前記トレンチにゲート電極材料を充填し、トレンチの内容物の一部を除去して露出した側壁を有する部分的に充填されたトレンチを残存させる」工程と「ｂ）前記トレンチにゲート電極材料を部分的に充填する工程と」は択一的であるから、相違点１は、実質的なものではない。
　
（相違点２について）
　相違点２については、（１）刊行物２に記載される、斜め方向からのイオン注入技術の刊行物発明１への適用容易性について検討するとともに、（２）刊行物２に記載される斜め方向からのイオン注入技術を刊行物発明１へ適用する場合の阻害要件の有無について検討する。
（１）適用容易性について
(5b)刊行物２には、ＭＯＳ半導体装置の製造において、(2-a)シリコン基板31に形成した溝33の表面にゲート絶縁膜（第２の絶縁膜37）を形成し、(2-b)前記溝内の底部から所定の高さまでの領域にポリシリコン等のゲート電極材料によりゲート電極39を埋め込み、その後、(2-c)前記ゲート電極39の表面にゲート絶縁膜より厚膜の絶縁膜47を形成し、その後、(2-d)溝33に対して斜め方向からのイオン注入により溝の側壁にソース・ドレイン領域を形成することが記載されている。
(5c)上記(5b)に記載される工程(2-d)において、「ソース・ドレイン領域を形成すること」は、溝の側面、即ち、シリコン基板31に導入済みの不純物と異なる導電型の不純物を導入することであるから、刊行物２に記載される、斜め方向からのイオン注入により、溝の側壁に、シリコン基板と異なる導電型の不純物を注入した領域を形成する技術を、刊行物発明の「（ｅ）前記シリコン基板上面にリンガラス層を形成して前記溝内を埋め込み、その後前記リンガラス層の上層部を除去して、前記溝内にリンガラス層を埋め込み絶縁層として残す工程と、（ｆ）熱処理により、前記埋め込み絶縁層の前記リンガラスから、前記埋め込み絶縁層に接する前記Ｐ型半導体領域にリンを拡散させた領域を形成する工程と」に代えて用いることにより、本願発明如く、「部分的に前記ゲート電極材料で充填されたトレンチの側壁をドープする」は、当業者が容易になし得たものである。
(5d)ここで、本願発明の「前記マスクを所定の位置においたまま、部分的に前記ゲート電極材料で充填されたトレンチの側壁をドープすることで、底部のドーピング形状が、前記ゲート電極材料の頂部に自己整合的に形成される工程」（「マスク」）及び「前記工程（ｉｉｉ）の後に前記トレンチの残り部分を酸化膜で充填する工程」（「酸化膜での充填」）についてさらに検討する。
(5e)「マスク」について
　上記(4c)で検討したとおり、半導体基板にトレンチを形成する際に、何らかのマスクを用いることは明らかであるから、刊行物発明においても、「略Ｕ字溝をエッチングにより形成する」際に、マスクを使用したことは明らかである。
　また、刊行物発明においては、「（ａ）Ｎ型半導体基板上にＰ型半導体領域を形成したシリコン基板に前記Ｐ型半導体領域を周囲に備えるように略Ｕ字溝をエッチングにより形成する工程」を備えるので、刊行物１の第２図（Ｅ）及びその説明に記載されるような、Ｐ型ベース領域を形成するために、略Ｕ字溝を形成した後にシリコン基板表面に形成したシリコン酸化膜32を除去することは必要でなく、前記溝を形成するために用いたマスクを除去しないで、前記シリコン酸化膜を形成することができる。
　したがって、刊行物発明に、溝の側壁に不純物を導入するための手段として、リンガラス層に代えて、不純物の斜めイオン注入を用いる際に、イオン注入の前に、溝を形成するために用いた「マスク」を除去することは必要でなく、また、シリコン基板上に何らのマスクを形成せずに、斜めイオン注入をすれば、シリコン基板表面にも不純物が注入されることは明らかである。
　よって、刊行物発明に、不純物を斜めイオン注入により溝の側壁に導入する技術を適用する際に、溝を形成するために使用したマスクを除去することなく、本願発明の如く「前記マスクを所定の位置においたまま」でイオン注入することは当業者が適宜なし得たものである。
　さらに、刊行物発明においても、「この製造方法は、溝31を形成することにより、ソース領域26をセルフアラインで形成することができ」（第４頁左下欄第１７〜１９行）との効果を奏することが記載されているので、刊行物発明において、「（ｄ）前記ポリシリコン層の上層部を除去して前記溝内に前記ポリシリコン層をポリシリコンゲートとして残す工程」の後に、不純物をイオン注入により、溝の側壁に導入する際にも、溝内の「ポリシリコンゲート」の充填されていない部分の側壁にほぼ位置を合わせて（セルフアラインで）イオン注入領域を形成すること、言い換えると、本願発明の如く「底部のドーピング形状が、前記ゲート電極材料の頂部に自己整合的に形成される」ようにすることは、当業者が容易になし得るものである。
(5f)「酸化膜での充填」について
　刊行物発明においても、溝の側壁に不純物を導入した後には、溝は全てリンガラスからなる埋め込み絶縁層により埋められており、刊行物２に記載される発明においても、最終的には、中間絶縁層４９等により溝は埋め込まれている。
　また、半導体装置の製造方法において、製造の途中の工程においてシリコン基板に溝を形成したとしても、溝を含む部分の表面を絶縁層で平坦に形成することは、慣用手段であるから、溝の側壁への不純物の導入を斜めイオン注入で行った際にも、その後、溝の上部を絶縁層で埋め込むこと、言い換えると、本願発明の如く、「前記工程（ｉｉｉ）の後に前記トレンチの残り部分を酸化膜で充填する」ことは、当業者が必要に応じて適宜なし得ることに過ぎない。
(5g)さらに、刊行物発明においては、「（ａ）Ｎ型半導体基板上にＰ型半導体領域を形成したシリコン基板に前記Ｐ型半導体領域を周囲に備えるように略Ｕ字溝をエッチングにより形成する工程」及び「（ｂ）前記溝の表面にシリコン酸化膜を形成する工程」を備えているが、工程（ａ）において、「Ｎ型半導体基板上にＰ型半導体領域を形成したシリコン基板に前記Ｐ型半導体領域を周囲に備えるように略Ｕ字溝をエッチングにより形成する」ことは、工程（ｆ）（「（ｆ）熱処理により、前記埋め込み絶縁層の前記リンガラスから、前記埋め込み絶縁層に接する前記Ｐ型半導体領域にリンを拡散させた領域を形成する工程」）において、溝の側壁に不純物を導入した際に、半導体装置として機能する領域として意味のある領域となるように、工程（ｆ）での導入不純物と異なる導電型の「Ｐ型半導体領域」が溝の周囲に位置するようにしたに過ぎず、半導体装置として当たり前の構成となるための前提を明確に記載したに過ぎず、工程（ａ）は、実質的な相違点ではない。
　また、工程（ｂ）については、刊行物発明が「パワーＭＯＳＦＥＴ」であるための必須の構成（ゲート絶縁膜）を形成するための工程であり、本願発明においても、「半導体トレンチゲートパワー装置」が、ＭＯＳ型半導体装置であれば、当然備えるべき構成であるから、工程（ｂ）は、実質的な相違点ではない。
　
（２）阻害要件の有無について
(5h)刊行物２に記載された発明においては、上記(5b)に記載したとおり、「(2-c)前記ゲート電極39の表面にゲート絶縁膜より厚膜の絶縁膜47を形成し、その後、(2-d)溝33に対して斜め方向からのイオン注入により溝の側壁にソース・ドレイン領域を形成する」ものであるとともに、工程(2-d)についても、刊行物２には、「次に、溝33の側壁のうちのソース・ドレイン層を形成する側壁以外の側壁（この場合は第１図（Ｂ）の短辺側の側壁）をレジストによってマスクし（図示せず）、その後、溝33に対し例えば45度程度の入射角でイオンを注入することができる装置を用いてイオン注入（斜めイオン注入）を行い、レジストでマスクしていない溝側壁にソース・ドレイン層（例えばｎ＋拡散層）41を形成する。次に、レジストでマスクしていない溝側壁即ちソース・ドレイン層を形成した側壁の第２の絶縁膜部分をウエットエッチングによって除去する（第２図（Ｆ））。」と、イオン注入において、レジストマスクを用いることが記載されている。
(5i)ここで、刊行物２の第１図およびそれについての記載（第３頁右下欄第５行〜第４頁右上欄第１０行）には、シリコン基板の表面で、ゲート電極39の両側にソース・ドレイン層41が形成されている。
　刊行物２の上記記載において、斜めイオン注入により、ソース・ドレイン層を形成する際に、イオン注入により形成される１対のソース・ドレイン層を相互に絶縁分離する、言い換えると、１対のソース・ドレイン層がイオン注入された領域として連続した一体の領域とならないようにするために、レジストマスクを用いたのである。
(5j)ところで、刊行物２に記載されるような、シリコン基板の表面で、ゲート電極39の両側にソース・ドレイン層41が形成されているＭＯＳＦＥＴにおいては、１対のソース・ドレイン層は絶縁分離することが必要であるが、刊行物１に記載されるような、ドレイン層がシリコン基板の裏面側に形成される縦型ＦＥＴにおいては、ゲートとの間にゲート絶縁膜を介して形成されるソース領域は、ゲートがその底部に形成される溝の周囲のシリコン基板表面に絶縁分離した複数の領域として形成する必要はない。
(5k)上記(5h)ないし(5j)より、刊行物２に記載される、斜めイオン注入による不純物導入技術を、刊行物発明に適用する際に、刊行物２の実施例に記載される如きレジストマスクは不要であることは、当業者に明らかであり、また、刊行物２に記載される構成のＭＯＳＦＥＴでは、必要とされた、ゲート電極表面に形成された絶縁膜47は、刊行物発明の縦型ＦＥＴにおいては、必要な構成ではないことも明らかである。
(5l)したがって、刊行物２に記載される、斜めイオン注入による不純物導入技術を、刊行物発明に適用するに際して、刊行物２の実施例に記載される、絶縁膜47及びイオン注入時のレジストマスクを用いないとすることは、当業者が必要に応じて適宜なし得たものである。
　また、刊行物２に記載される、斜めイオン注入により不純物を溝の側壁へ導入する技術手段を刊行物発明に適用する際に、何ら阻害要因はない。
　
　よって、本願発明は、刊行物１及び２に記載される発明に基づいて当業者が容易に発明をすることができたものであるから、本願は、特許法第２９条第２項の規定により、特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、請求項２ないし８について検討するまでもなく、特許法第２９条第２項の規定により拒絶されるべきものである。
　よって、結論のとおり審決する。