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　特願２００５−３１９０７４「不揮発性半導体記憶装置」拒絶査定不服審判事件〔平成１９年　５月２４日出願公開、特開２００７−１２８５８３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯　　
　本願は、平成１７年１１月２日の出願であって、平成１９年６月２２日付けで拒絶査定がなされ、これに対して、同年８月２日に拒絶査定に対する審判の請求がなされたものである。　　
　　　
第２．本願発明　　
　本願の請求項１〜１０に係る発明は、平成１９年１月２５日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１０に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される以下のとおりのものである。
　　
　「【請求項１】
　１つの第１電極と、１対の第２電極と、電荷を蓄積して保持可能な電荷保持部とを有し、前記第１電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第２電極間の導通状態により記憶内容を読み出し可能な不揮発性のメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通の第１ビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなる半導体記憶装置であって、
　前記メモリセルの内の書き込み対象となる選択メモリセルへの書き込み時に、前記選択メモリセルに接続する前記ワード線を選択して、当該選択ワード線に所定の書き込み行電圧を印加する書き込み行電圧印加回路と、
　前記書き込み時に、前記選択メモリセルに接続する１対の前記第１ビット線と前記第２ビット線を選択して、当該１対の選択ビット線の一方に接地電圧を印加し、他方に所定の書き込み列電圧を印加する書き込み列電圧印加回路と、
　前記書き込み時に、前記第１ビット線と前記第２ビット線の内の前記選択メモリセルに接続しない非選択ビット線であって、前記書き込み列電圧が印加される側の前記選択ビット線に隣接する隣接非選択ビット線に対して、前記接地電圧と前記書き込み列電圧の中間電圧のカウンタ電圧を印加するカウンタ電圧印加回路と、を備え、
　行方向に隣接する２つの前記メモリセルの前記電荷保持部同士の間隔が、前記カウンタ電圧を前記書き込み列電圧と同電圧に設定して、一方の前記メモリセルに対して書き込みを行った場合に、他方の前記メモリセルの閾値電圧が、一方の前記メモリセルの閾値電圧と同方向に変化するに十分短い間隔であることを特徴とする不揮発性半導体記憶装置。」
　
第３．引用例に記載された発明　　
１．原査定の拒絶の理由に引用され、本願の出願日前に日本国内において頒布された特開平８−２３６６５０号公報（以下「引用例」という。）には、図７〜図１２とともに、以下の記載がある（ここにおいて、下線は当合議体にて付加したものである。）。
　
　「【００６８】図７は、本発明の第２の実施形態によるフラッシュメモリのメモリセルアレイの部分的な等価回路図である。図７には
、２つのメモリセルブロック（以下、単に「ブロック」という。）１、２が描かれており（尚、ブロック１は、紙面の都合上、下側半分だけを示した。）、各ブロックには縦１６×横１３＝２０８個のメモリセル（夫々をＭ（ｐ，ｑ）という記号で表す。ここで、ｐは１から１６までの自然数、ｑは１から１３までの自然数を夫々表すものとする。）がマトリックス状に配列され且つＮＯＲ型に接続されている。メモリセルアレイ内には、このようなブロックが縦横夫々の方向に多数配列されている。各メモリセルＭ（ｐ，ｑ）は、半導体基板の表面部分に互いに離隔して形成された一対の不純物拡散層であるソース及びドレインと、これら不純物拡散層の間の半導体基板上に絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上に絶縁膜を介して形成された制御ゲートとを有する不揮発性のメモリセル
　【００６９】
各ブロックの各列のメモリセルＭ（ｐ，ｑ）の制御ゲートの夫々は、図中列方向に隣接するメモリセルの制御ゲートと連続して形成されることによって１６本のワード線Ｗ
０
〜Ｗ
１５
を構成している。また、メモリセルＭ（ｐ，ｑ）の夫々は、図中列方向（ワード線方向）に隣接するメモリセルとソース又はドレインを共有している。例えば、メモリセルＭ（４，５）は、左側のメモリセルＭ（４，４）とドレインを共有し、右側のメモリセルＭ（４，６）とソースを共有している
　【００７０】各ブロック１、２には、１６本のワード線Ｗ０〜Ｗ１５と７本の副ビット線Ｂ０〜Ｂ６と７本の副ソース線Ｓ０〜Ｓ６とが夫々接続されている。各ブロックのワード線Ｗ０〜Ｗ１５は夫々１３個のメモリセルＭ（１，１）〜Ｍ（１，１３）、Ｍ（２，１）〜Ｍ（２，１３）、‥‥、Ｍ（１６，１）〜Ｍ（１６，１３）のゲートに接続されている。
また、副ビット線Ｂ
０
〜Ｂ
６
及び副ソース線Ｓ
０
〜Ｓ
６
の夫々は、ワード線Ｗ
０
〜Ｗ
１５
と直交する方向（行方向、即ち、ビット線方向）に配列したメモリセルのドレイン拡散層及びソース拡散層が夫々連続して形成されることによって構成されている
　【００７１】副ビット線Ｂ０〜Ｂ６の夫々は、ブロック毎に、即ち、１つのブロックに属する１６個のメモリセルＭ（１，ｑ）〜Ｍ（１６，ｑ）毎に分断され、他のブロックの副ビット線とは独立に制御可能になっている。一方、副ソース線Ｓ０〜Ｓ６の夫々は、副ビット線方向に隣接する２つのブロックに跨がって、即ち、１つのブロックに属する８個のメモリセルＭ（９，ｑ）〜Ｍ（１６，ｑ）及び当該ブロックと副ビット線方向に隣接するブロックに属する８個のメモリセルＭ（１，ｑ）〜Ｍ（８，ｑ）の計１６個のメモリセル毎に分断されている。
　【００７２】また、各ブロックのメモリセルＭ（８，ｑ）とメモリセルＭ（９，ｑ）との間に形成された各ビットコンタクトＢＣ１〜ＢＣ６は、各一対のビット選択トランジスタＳＴ１とＳＴ２、ＳＴ３とＳＴ４、ＳＴ５とＳＴ６、ＳＴ７とＳＴ８、ＳＴ９とＳＴ１０、並びに、ＳＴ１１とＳＴ１２のドレインと図示しない絶縁膜を介して基板上に例えばアルミニウム等の金属で形成された主ビット線１２３１（図８参照）とを接続している。また、ビットコンタクトＢＣ７は、ビット選択トランジスタＳＴ１３のドレインと図示しない絶縁膜を介して基板上に例えばアルミニウム等の金属で形成された主ビット線１２３１（図８参照）とを接続している。
　【００７３】ビット選択トランジスタＳＴ１、ＳＴ３、ＳＴ５、ＳＴ７、ＳＴ９、ＳＴ１１、ＳＴ１３のソースには、副ビット線Ｂ０、副ビット線Ｂ１、‥‥、副ビット線Ｂ６が夫々接続されているとともに、ゲートには、ワード線方向に延びたビット選択ワード線ＳＷ２が接続されている。一方、ビット選択トランジスタＳＴ２、ＳＴ４、ＳＴ６、ＳＴ８、ＳＴ１０、ＳＴ１２のソースには、副ビット線Ｂ１、副ビット線Ｂ２、‥‥、副ビット線Ｂ６が夫々接続されているとともに、ゲートには、ワード線方向に延びたビット選択ワード線ＳＷ１が接続されている。
　【００７４】ブロック１とブロック２との間に形成されたソースコンタクトＳＣ１〜ＳＣ７は、副ソース線Ｓ０〜Ｓ６と図示しない絶縁膜を介して基板上に例えばアルミニウム等の金属で形成された主ソース線１２４１（図８参照）とを接続している。
　【００７５】
本実施形態のように、各ブロックの中央位置にビットコンタクトＢＣを設け、ブロック間にソースコンタクトＳＣを設けることにより、メモリセルアレイ中のコンタクトの分布が均一となって、素子の集積度を高めることができる
　【００７６】図８は、本実施形態のフラッシュメモリの回路構成を示すブロック図である。図２において、メモリセルアレイ２１は、図７に示したようにマトリックス状に配列されたメモリセルを多数有している。ワード線デコーダ１２２には、メモリセルアレイ２１のブロック毎に設けられたワード線Ｗ０〜Ｗ１５とビット選択ワード線ＳＷ１、ＳＷ２が夫々接続されている。ビット線デコーダ１２３及びこれとメモリセルアレイ２１を挟んで反対側に示されたソース線デコーダ１２４には、メモリセルアレイ２１の主ビット線１２３１及び主ソース線１２４１が夫々接続されている。チップ制御回路２５は、入力端子ＩＮから入力バッファ回路２６を介して送られたアドレス信号の内容に応じて、データ書き換え及び読み出しのための命令をワード線デコーダ１２２、ビット線デコーダ１２３及びソース線デコーダ１２４に夫々送る。
　【００７７】
電圧制御回路２９は、外部から１２Ｖ（電源電圧５Ｖから昇圧された電圧）及び５Ｖ（電源電圧）を夫々供給されており、その内部において３Ｖ及び６Ｖの電圧を発生する。これらの電圧（３Ｖ、５Ｖ、６Ｖ、１２Ｖ）は、電圧制御回路２９からチップ制御回路２５を介してワード線デコーダ１２２、ビット線デコーダ１２３及びソース線デコーダ１２４に夫々供給される。そして、ワード線デコーダ１２２は０Ｖ、５Ｖ又は１２Ｖの電圧を、ビット線デコーダ１２３は０Ｖ又は６Ｖの電圧を、ソース線デコーダ１２４は０Ｖ又は３Ｖの電圧を、データ書き換え又は読み出しの各動作に応じて各メモリセルの制御ゲート、ドレイン及びソースに夫々印加する。
　【００７８】図９は、本実施形態におけるメモリセルアレイの概略を示す部分的な平面図である。図９においては、図７のメモリセルアレイのうち、ブロック２のメモリセルＭ（１，５）〜Ｍ（１，１２）、Ｍ（２，５）〜Ｍ（２，１２）、‥‥、Ｍ（８，５）〜Ｍ（８，１２）の６４個のメモリセルを示している。メモリセルＭ（１，５）〜Ｍ（１，１２）、‥‥、Ｍ（８，５）〜Ｍ（８，１２）の制御ゲートの夫々はワード線Ｗ０、‥‥、Ｗ７と一体に形成されており、ワード線Ｗ０、‥‥、Ｗ７の夫々の下には各メモリセルに対応して８つの浮遊ゲート３１が形成されている。また、ワード線と直交する方向に延びた副ビット線Ｂ３〜Ｂ５及び副ソース線Ｓ２〜Ｓ５は、シリコン基板の内部の隣接する浮遊ゲート３１に挟まれる位置に交互に形成されている。本実施形態のメモリセルでは、ワード線方向での１つのメモリセル当たりの最小寸法が、ソースコンタクトＳＣ及びビットコンタクトＢＣを介して副ビット線及び副ソース線に接続される主ビット線及び主ソース線である例えばアルミ配線のピッチで決められるとともに、ビット線方向での１つのメモリセル当たりの最小寸法が、制御ゲートであるワード線Ｗ０、‥‥、Ｗ７のピッチで決められ、個々のメモリセルのサイズを極めて小さくすることができる。
　【００７９】本実施形態のフラッシュメモリのメモリセルは、基本的には図４で説明した第１の実施形態のフラッシュメモリと同じ製造方法で製造される。
　【００８０】次に、図７に示すフラッシュメモリの書き込み動作を図１２を参照して説明する。
例えば、ブロック２のメモリセルＭ（４，５）にデータを書き込む場合、ブロック２のワード線Ｗ
３
を１２Ｖ、他のワード線を０Ｖ、ビットコンタクトＢＣ
３
に接続された主ビット線を６Ｖ、他の主ビット線を０Ｖ、ソースコンタクトＳＣ
２
に接続された主ソース線を３Ｖ、他の主ソース線を０Ｖ、ブロック２のビット選択ワード線ＳＷ
２
を５Ｖ及び他のビット選択ワード線を０Ｖに夫々バイアスする。すると、図７に示すブロック２のビット選択トランジスタＳＴ
１
、ＳＴ
３
、ＳＴ
５
、ＳＴ
７
、ＳＴ
９
、ＳＴ
１１
、ＳＴ
１３
が夫々オンになって、副ビット線Ｂ
０
、Ｂ
１
、Ｂ
３
、Ｂ
４
、Ｂ
５
、Ｂ
６
の電位が夫々０Ｖになるとともに、副ビット線Ｂ２の電位が６Ｖになる。また、副ソース線Ｓ
０
、Ｓ
２
、Ｓ
３
、Ｓ
４
、Ｓ
５
、Ｓ
６
の電位が夫々０Ｖになるとともに、副ソース線Ｓ
１
の電位が３Ｖになる。この結果、ブロック２のメモリセルＭ（４，５）の制御ゲートに１２Ｖ、ドレインに６Ｖ、ソースに０Ｖが夫々印加され、メモリセルＭ（４，５）の浮遊ゲートにホットエレクトロンが注入されて、このメモリセルＭ（４，５）は書き込まれた状態になる
　【００８１】このとき、図７に示すようにブロック２の副ビット線Ｂ２のみに６Ｖが印加され、他のブロックの副ビット線Ｂ２には６Ｖが印加されない。従って、第１の実施形態に比べてドレインに６Ｖが印加されるメモリセルの数が大幅に減少する。即ち、書き込み時に誤消去の虞のあるメモリセルの数が大幅に少なくなる。また、副ソース線Ｓ１に３Ｖを印加することにより、図７に示すように、メモリセルＭ（４，４）のドレインには６Ｖ、ソースには３Ｖが印加されるとともに、メモリセルＭ（４，３）のドレインには０Ｖ、ソースには３Ｖが印加される。このため、従来のようにソースが開放状態であるときに比べて誤書き込みを起こしにくくしている。
尚、この副ソース線Ｓ
１
に与える電圧は、０Ｖと６Ｖの中間の電圧であって、メモリセルＭ（４，４）とメモリセルＭ（４，３）のいずれのメモリセルの浮遊ゲートに対してもホットエレクトロン注入が起こらない電圧であれば、３Ｖに限られるものではない。
　
２．ここにおいて、摘記事項【００７７】段落の「そして、ワード線デコーダ１２２は０Ｖ、５Ｖ又は１２Ｖの電圧を、ビット線デコーダ１２３は０Ｖ又は６Ｖの電圧を、ソース線デコーダ１２４は０Ｖ又は３Ｖの電圧を、データ書き換え又は読み出しの各動作に応じて各メモリセルの制御ゲート、ドレイン及びソースに夫々印加する。」の記載から、「ソース線デコーダ１２４」は、書き込み時に、「選択メモリセルＭ（４，５）」に接続する「副ソース線Ｓ２」及び「副ソース線Ｓ１」をそれぞれ選択して、前記「副ソース線Ｓ２」に「電圧制御回路２９」で生成した０Ｖの電圧を印加し、前記「副ソース線Ｓ１」に「電圧制御回路２９」で生成した３Ｖの電圧を印加し、「ビット線デコーダ１２３」は、書き込み時に、「選択メモリセルＭ（４，５）」に接続する「副ビット線Ｂ２」を選択して、前記「副ビット線Ｂ２」に「電圧制御回路２９」で生成した６Ｖの電圧を印加していることは明らかである。
　
３．したがって、引用例には、以下の発明（以下「引用発明」という。）が記載されている。
　　
　「半導体基板の表面部分に互いに離隔して形成された一対の不純物拡散層であるソース及びドレインと、これら不純物拡散層の間の半導体基板上に絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上に絶縁膜を介して形成された制御ゲートとを有する不揮発性のメモリセルＭ（ｐ，ｑ）を、行及び列のマトリックス状に配列したメモリセルアレイ２１を備え、前記各列のメモリセルＭ（ｐ，ｑ）の制御ゲートの夫々は、列方向に隣接するメモリセルの制御ゲートと連続して形成されることによってワード線Ｗ０〜Ｗ７を構成し、また、前記メモリセルＭ（ｐ，ｑ）の夫々は、列方向（ワード線方向）に隣接するメモリセルとソース又はドレインを共有し、また、前記ドレイン及びソースは、それぞれ、ドレイン拡散層及びソース拡散層で形成されて、それぞれ副ビット線Ｂ０〜Ｂ６及び副ソース線Ｓ０〜Ｓ６として、ワード線Ｗ０〜Ｗ７と直交する方向に配置されている不揮発性半導体記憶装置であって、
　前記メモリセルＭ（ｐ，ｑ）の内の書き込み対象となる選択メモリセルＭ（４，５）への書き込み時に、前記選択メモリセルＭ（４，５）に接続する前記ワード線Ｗ３を選択して、電圧制御回路２９で生成した１２Ｖの電圧を、当該選択ワード線Ｗ３に印加するワード線デコーダ１２２と、　
　前記書き込み時に、前記選択メモリセルＭ（４，５）に接続する前記副ソース線Ｓ２を選択して、前記副ソース線Ｓ２に、０Ｖの電圧を印加するソース線デコーダ１２４及び前記選択メモリセルＭ（４，５）に接続する前記副ソース線Ｓ２と一対の関係にある前記副ビット線Ｂ２を選択して、前記副ビット線Ｂ２に、前記電圧制御回路２９で生成された６Ｖの電圧を印加するビット線デコーダ１２３と、
　前記書き込み時に、前記副ソース線Ｓ０〜Ｓ６と前記副ビット線Ｂ０〜Ｂ６の内の前記選択メモリセルＭ（４，５）に接続しない前記副ソース線Ｓ０〜Ｓ１及びＳ３〜Ｓ６であって、前記６Ｖの電圧が印加される側の前記副ビット線Ｂ２に隣接する副ソース線Ｓ１に対して、前記電圧制御回路２９で生成された３Ｖの電圧を印加する前記ソース線デコーダ１２４と、を備えたことを特徴とする不揮発性半導体記憶装置。」
　
第４．本願発明と引用発明との対比　　
　以下に、本願発明と引用発明とを対比する。
　　
１．引用発明の「ソース」、「ドレイン」及び「ゲート」には、それぞれ電極が接続されており、それぞれゲート電極、一対のソース電極とドレイン電極が形成されていることは明らかであるから、引用発明の「ゲート」は、本願発明の「１つの第１電極」に相当し、引用発明の「ソース」及び「ドレイン」は、本願発明の「１対の第２電極」にそれぞれ相当する。
　そして、引用発明の「浮遊ゲート」は、本願発明の「電荷を蓄積して保持可能な電荷保持部」に相当するから、引用発明の「半導体基板の表面部分に互いに離隔して形成された一対の不純物拡散層であるソース及びドレインと、これら不純物拡散層の間の半導体基板上に絶縁膜を介して形成された浮遊ゲートと、この浮遊ゲート上に絶縁膜を介して形成された制御ゲートとを有する不揮発性のメモリセルＭ（ｐ，ｑ）を、行及び列のマトリックス状に配列したメモリセルアレイ２１」は、本願発明の「１つの第１電極と、１対の第２電極と、電荷を蓄積して保持可能な電荷保持部とを有し、前記第１電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第２電極間の導通状態により記憶内容を読み出し可能な不揮発性のメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイ」に相当する。
　
２．引用発明の「前記各列のメモリセルＭ（ｐ，ｑ）の制御ゲートの夫々は、列方向に隣接するメモリセルの制御ゲートと連続して形成されることによってワード線Ｗ０〜Ｗ７を構成し」は、本願発明の「同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し」に相当する。
　
３．引用発明の「副ソース線Ｓ０〜Ｓ６」及び「副ビット線Ｂ０〜Ｂ６」は、本願発明の「第１ビット線」及び「第２ビット線」にそれぞれ相当しており、引用発明の「副ビット線Ｂ０〜Ｂ６」は、行方向に隣接する２つの前記メモリセルＭ（ｐ，ｑ）によって共用されており、引用発明の「ソース」電極及び「ドレイン」電極は夫々交互に複数本配置されており、また、引用発明の「不揮発性半導体記憶装置」は、本願発明の「半導体記憶装置」に相当するから、引用発明の「また、前記メモリセルＭ（ｐ，ｑ）の夫々は、列方向（ワード線方向）に隣接するメモリセルとソース又はドレインを共有し、また、前記ドレイン及びソースは、それぞれ、ドレイン拡散層及びソース拡散層で形成されて、それぞれ副ビット線Ｂ０〜Ｂ６及び副ソース線Ｓ０〜Ｓ６として、ワード線Ｗ０〜Ｗ７と直交する方向に配置されている不揮発性半導体記憶装置」は、本願発明の「行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通の第１ビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなる半導体記憶装置」に相当する。
　
４．引用発明の「電圧制御回路２９」及び「ワード線デコーダ１２２」は、「前記選択メモリセルＭ（４，５）に接続する前記ワード線Ｗ３を選択して」書き込み電圧である「１２Ｖ」を「書き込み対象となる選択メモリセルＭ（４，５）」の「制御ゲート」に供給しているから、引用発明の「前記メモリセルＭ（ｐ，ｑ）の内の書き込み対象となる選択メモリセルＭ（４，５）への書き込み時に、前記選択メモリセルＭ（４，５）に接続する前記ワード線Ｗ３を選択して、電圧制御回路２９で生成した１２Ｖの電圧を、当該選択ワード線Ｗ３に印加するワード線デコーダ１２２」は、本願発明の「前記メモリセルの内の書き込み対象となる選択メモリセルへの書き込み時に、前記選択メモリセルに接続する前記ワード線を選択して、当該選択ワード線に所定の書き込み行電圧を印加する書き込み行電圧印加回路」に相当する。
　
５．引用発明の「ソース線デコーダ１２４」、「ビット線デコーダ１２３」及び「電圧制御回路２９」は、「書き込み時」に、「選択メモリセルＭ（４，５）」に接続する１対の「副ソース線Ｓ２」と「副ビット線Ｂ２」を選択して、当該１対の一方に「０Ｖ」を印加し、他方に書き込み列電圧である「６Ｖ」を印加しているから、引用発明の「前記書き込み時に、前記選択メモリセルＭ（４，５）に接続する前記副ソース線Ｓ２を選択して、前記副ソース線Ｓ２に、０Ｖの電圧を印加するソース線デコーダ１２４及び前記選択メモリセルＭ（４，５）に接続する前記副ソース線Ｓ２と一対の関係にある前記副ビット線Ｂ２を選択して、前記副ビット線Ｂ２に、前記電圧制御回路２９で生成された６Ｖの電圧を印加するビット線デコーダ１２３」は、本願発明の「前記書き込み時に、前記選択メモリセルに接続する１対の前記第１ビット線と前記第２ビット線を選択して、当該１対の選択ビット線の一方に接地電圧を印加し、他方に所定の書き込み列電圧を印加する書き込み列電圧印加回路」に相当する。
　
６．引用発明の「３Ｖ」は、「０Ｖ」と「６Ｖ」との中間の電圧であり、また、引用発明の「前記６Ｖの電圧が印加される側の前記副ビット線Ｂ２に隣接する副ソース線Ｓ１」は、本願発明の「前記書き込み列電圧が印加される側の前記選択ビット線に隣接する隣接非選択ビット線」に相当するから、引用発明の「前記書き込み時に、前記副ソース線Ｓ０〜Ｓ６と前記副ビット線Ｂ０〜Ｂ６の内の前記選択メモリセルＭ（４，５）に接続しない前記副ソース線Ｓ０〜Ｓ１及びＳ３〜Ｓ６であって、前記６Ｖの電圧が印加される側の前記副ビット線Ｂ２に隣接する副ソース線Ｓ１に対して、前記電圧制御回路２９で生成された３Ｖの電圧を印加する前記ソース線デコーダ１２４」は、本願発明の「前記書き込み時に、前記第１ビット線と前記第２ビット線の内の前記選択メモリセルに接続しない非選択ビット線であって、前記書き込み列電圧が印加される側の前記選択ビット線に隣接する隣接非選択ビット線に対して、前記接地電圧と前記書き込み列電圧の中間電圧のカウンタ電圧を印加するカウンタ電圧印加回路」に相当する。
　
７．したがって、本願発明と引用発明とは、　　
　「１つの第１電極と、１対の第２電極と、電荷を蓄積して保持可能な電荷保持部とを有し、前記第１電極の電位と前記電荷保持部の電荷蓄積量に応じて変化する前記第２電極間の導通状態により記憶内容を読み出し可能な不揮発性のメモリセルを、行及び列方向にマトリクス状に配列してなるメモリセルアレイを備え、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で１つの前記第２電極同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通の第１ビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなる半導体記憶装置であって、
　前記メモリセルの内の書き込み対象となる選択メモリセルへの書き込み時に、前記選択メモリセルに接続する前記ワード線を選択して、当該選択ワード線に所定の書き込み行電圧を印加する書き込み行電圧印加回路と、
　前記書き込み時に、前記選択メモリセルに接続する１対の前記第１ビット線と前記第２ビット線を選択して、当該１対の選択ビット線の一方に接地電圧を印加し、他方に所定の書き込み列電圧を印加する書き込み列電圧印加回路と、
　前記書き込み時に、前記第１ビット線と前記第２ビット線の内の前記選択メモリセルに接続しない非選択ビット線であって、前記書き込み列電圧が印加される側の前記選択ビット線に隣接する隣接非選択ビット線に対して、前記接地電圧と前記書き込み列電圧の中間電圧のカウンタ電圧を印加するカウンタ電圧印加回路と、を備えたことを特徴とする不揮発性半導体記憶装置。」
　
　である点で一致し、以下の点で相違する。　　
（相違点）　　
本願発明は、「行方向に隣接する２つの前記メモリセルの前記電荷保持部同士の間隔が、前記カウンタ電圧を前記書き込み列電圧と同電圧に設定して、一方の前記メモリセルに対して書き込みを行った場合に、他方の前記メモリセルの閾値電圧が、一方の前記メモリセルの閾値電圧と同方向に変化するに十分短い間隔である」のに対して、引用発明はこの点が特定されていない点。　
　　　
第５．相違点についての当審の判断　　
　不揮発性半導体記憶装置をより高集積化しようとすることは、半導体製造業者における不断の技術課題であり、引用発明においても、上記摘記事項の【００７５】段落に「本実施形態のように、各ブロックの中央位置にビットコンタクトＢＣを設け、ブロック間にソースコンタクトＳＣを設けることにより、メモリセルアレイ中のコンタクトの分布が均一となって、素子の集積度を高めることができる。」と記載されていることから、引用発明において、高集積度を高めること、すなわち、「行方向に隣接する２つの前記メモリセルの前記電荷保持部同士の間隔」を出来る限り短いものとすることは当業者にとって容易になし得た事項である。
　ところで、本願発明では、該間隔が、「前記カウンタ電圧を前記書き込み列電圧と同電圧に設定して、一方の前記メモリセルに対して書き込みを行った場合に、他方の前記メモリセルの閾値電圧が、一方の前記メモリセルの閾値電圧と同方向に変化する」に十分短い間隔と限定をしているが、「カウンタ電圧を前記書き込み列電圧と同電圧に設定して、一方の前記メモリセルに対して書き込みを行った場合に、他方の前記メモリセルの閾値電圧が、一方の前記メモリセルの閾値電圧と同方向に変化する」という事象は、「行方向に隣接する２つの前記メモリセルの前記電荷保持部同士の間隔」を非常に短くすれば不可避的に発生するものと認められるから、引用発明においても、「行方向に隣接する２つの前記メモリセルの前記電荷保持部同士の間隔」を非常に短くすれば同様の事象が生ずるものと認められる。
　したがって、引用発明において、「行方向に隣接する２つの前記メモリセルの前記電荷保持部同士の間隔」を出来る限り短いものとすることが当業者にとって容易になし得た事項であることと等しく、引用発明において、本願発明のごとく「行方向に隣接する２つの前記メモリセルの前記電荷保持部同士の間隔が、前記カウンタ電圧を前記書き込み列電圧と同電圧に設定して、一方の前記メモリセルに対して書き込みを行った場合に、他方の前記メモリセルの閾値電圧が、一方の前記メモリセルの閾値電圧と同方向に変化するに十分短い間隔」とすることも当業者が容易になし得た事項である。
　
　したがって、本願発明は、当業者における周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　　　
第６．むすび　　　
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶すべきものである。 
　よって、結論のとおり審決する。