【手続補正書】
【提出日】平成24年9月12日(2012.9.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
相変化メモリ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ：ＰＣＭ）アレイと、
異なるメモリ形式を有する多数のインターフェースと、
を含み、前記多数のインターフェースはＮＡＮＤインターフェースを含み、
デイジー・チェーン階層又は階層ツリー構造において前記階層メモリ・デバイスを接続するための少なくとも１つの入力ポート及び少なくとも１つの出力ポートが設けられ、前記少なくとも１つの出力ポートは、前記階層メモリ・デバイスの外部にある少なくとも１つのＮＡＮＤメモリに通信可能に結合するように構成され、前記ＮＡＮＤインターフェースは、前記ＰＣＭアレイが前記少なくとも１つのＮＡＮＤメモリから受け取ったデータをキャッシュに入れることができるように、前記ＰＣＭアレイと前記少なくとも１つのＮＡＮＤメモリとの間の通信を制御するように構成されることを特徴とする階層メモリ・デバイス。
【請求項２】
前記多数のインターフェースは、ランダム・アクセス・メモリ（ＲＡＭ）インターフェース、ネットワーク・インターフェース、ストレージ・インターフェース、又は周辺インターフェースのうちの少なくとも１つをさらに含むことを特徴とする請求項１に記載の階層メモリ・デバイス。
【請求項３】
ＩＯマップされた、メモリ・マップされた、又はメモリ・マップされたＩＯデバイスとして前記階層メモリ・デバイスを機能させるように構成された少なくとも１つのプロセッサ・コアをさらに含むことを特徴とする請求項１に記載の階層メモリ・デバイス。
【請求項４】
前記階層ツリー構造において上流側ポートと下流側ポートとの間でトラフィックをスイッチングするように構成された少なくとも１つのプロセッサ・コアをさらに含むことを特徴とする請求項１に記載の階層メモリ・デバイス。
【請求項５】
前記デイジー・チェーン階層においてトラフィックを解釈して、前記トラフィックが前記階層メモリ・デバイス用であるか又は下流側／上流側ノード用であるかを判断するように構成された少なくとも１つのプロセッサ・コアをさらに含むことを特徴とする請求項１に記載の階層メモリ・デバイス。
【請求項６】
相変化メモリ（ＰＣＭ）アレイと、
ウェア・レベリング、キャッシュ、エラー検出及び訂正、並びに性能及び信頼性を管理するためのデータ操作のアルゴリズムを実行するためのプロセッサ・コアと、
デイジー・チェーン階層又は階層ツリー構造において前記階層メモリ・デバイスを接続するための少なくとも１つの入力ポート及び少なくとも１つの出力ポートと、
を含み、前記少なくとも１つの出力ポートは、前記階層メモリ・デバイスの外部にある少なくとも１つのＮＡＮＤメモリに通信可能に結合するように構成され、
前記ＰＣＭアレイが前記少なくとも１つのＮＡＮＤメモリから受け取ったデータをキャッシュに入れることができるように、前記ＰＣＭアレイと前記少なくとも１つのＮＡＮＤメモリとの間の通信を制御するように構成されたＮＡＮＤインターフェースが設けられたことを特徴とする階層メモリ・デバイス。
【請求項７】
前記階層メモリ・デバイスは、セクタ・ベースのデバイスとして動作することを特徴とする請求項６に記載の階層メモリ・デバイス。
【請求項８】
前記階層メモリ・デバイスは、デイジー・チェーン構成において他の階層メモリ・デバイスと接続されることを特徴とする請求項６に記載の階層メモリ・デバイス。
【請求項９】
前記階層メモリ・デバイスは、ツリー構造において他の階層メモリ・デバイスと接続されることを特徴とする請求項６に記載の階層メモリ・デバイス。
【請求項１０】
相変化メモリ（ＰＣＭ）アレイと、
ＲＡＭインターフェースと、
コマンド情報を抽出して、前記コマンド情報に基づいて前記ＮＡＮＤインターフェースによりデータ・レートを調整するＮＡＮＤインターフェースと、
を含み、前記ＮＡＮＤインターフェースは、前記ＰＣＭアレイが前記少なくとも１つのＮＡＮＤメモリから受け取ったデータをキャッシュに入れることができるように、前記ＰＣＭアレイと前記階層メモリ・デバイスの外部にある少なくとも１つのＮＡＮＤメモリとの間の通信を制御するように構成され、かつ、前記ＮＡＮＤインターフェースは、前記階層メモリ・デバイスの出力ポートに結合するように構成され、
通信リンク上で信号通知レート及びデータ・パケット伝送をサポートするためのネットワーク・インターフェースと、
ストレージ・インターフェースと、
が設けられたことを特徴とする階層メモリ・デバイス。
【請求項１１】
前記ＲＡＭインターフェースは、ダブル・データレート・ランダム・アクセス・メモリ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＤＤＲ  ＲＡＭ）としてホストと前記メモリ・デバイスとの間の通信を提供することを特徴とする請求項１０に記載の階層メモリ・デバイス。
【請求項１２】
前記ＲＡＭインターフェースは、ダブル・データレート３同期ダイナミック・ランダム・アクセス・メモリ（Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ  ｔｈｒｅｅ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＤＤＲ３  ＳＤＲＡＭ）としてホストと前記メモリ・デバイスとの間の通信を提供することを特徴とする請求項１０に記載の階層メモリ・デバイス。
【請求項１３】
前記ＲＡＭインターフェースは、電力低減の低電力ダブル・データレート（Ｌｏｗ  Ｐｏｗｅｒ  Ｄｏｕｂｌｅ−Ｄａｔａ−Ｒａｔｅ：ＬＰＤＤＲ）インターフェースであることを特徴とする請求項１０に記載の階層メモリ・デバイス。
【請求項１４】
前記ＮＡＮＤインターフェースは、セクタ・ベースのインターフェースとして動作することを特徴とする請求項１０に記載の階層メモリ・デバイス。
【請求項１５】
前記ネットワーク・インターフェースは、イーサネット（登録商標）・プロトコルをサポートすることを特徴とする請求項１０に記載の階層メモリ・デバイス。
【請求項１６】
前記ネットワーク・インターフェースは、インフィニバンドの２地点間双方向シリアル・リンクをサポートすることを特徴とする請求項１０に記載の階層メモリ・デバイス。
【請求項１７】
前記ネットワーク・インターフェースは、電気電子技術者協会の８０２．１１通信リンクをサポートすることを特徴とする請求項１０に記載の階層メモリ・デバイス。
【請求項１８】
前記ストレージ・インターフェースは、ホスト・バスと大容量ストレージ・デバイスとの間の通信を可能にするシリアルＡＴＡ（Ｓｅｒｉａｌ  ＡＴＡ：ＳＡＴＡ）ストレージ・インターフェースであることを特徴とする請求項１０に記載の階層メモリ・デバイス。
【請求項１９】
前記ストレージ・インターフェースは、メモリ・デバイスをディスク・ドライブにリンクする２地点間シリアル・インターフェースであるシリアル・アタッチドＳＣＳＩ（Ｓｅｒｉａｌ  Ａｔｔａｃｈｅｄ  ＳＣＳＩ：ＳＡＳ）であることを特徴とする請求項１０に記載の階層メモリ・デバイス。
【請求項２０】
前記ストレージ・インターフェースは、ファイバ・チャネル・プロトコル（Ｆｉｂｒｅ  Ｃｈａｎｎｅｌ  Ｐｒｏｔｏｃｏｌ：ＦＣＰ）をサポートすることを特徴とする請求項１０に記載の階層メモリ・デバイス。
【請求項２１】
相変化メモリ（Ｐｈａｓｅ  Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ：ＰＣＭ）アレイ、１つ又はそれ以上の出力ポート、及び異なるメモリ形式に対処するための多数のインターフェースを有する、少なくとも１つの階層メモリ・デバイスを含み、前記多数のインターフェースはＮＡＮＤインターフェースを含み、
前記少なくとも１つの階層メモリ・デバイスの外部にあり、かつ、前記少なくとも１つの階層メモリ・デバイスの前記１つ又は複数の出力ポートの対応するものに接続される少なくとも１つのＮＡＮＤデバイスが設けられ、前記ＮＡＮＤインターフェースは、前記１つ又はそれ以上のＰＣＭアレイが前記少なくとも１つのＮＡＮＤデバイスから受け取ったデータをキャッシュに入れることができるように、前記１つ又はそれ以上のＰＣＭアレイと前記少なくとも１つのＮＡＮＤデバイスとの間の通信を制御するように構成されることを特徴とするパッケージ化されたメモリ・デバイス。
【請求項２２】
前記少なくとも１つの階層メモリと同様に、アドレス・ポートとデータ・ポートとを有する少なくとも１つのランダム・アクセス・メモリ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＲＡＭ）をさらに含むことを特徴とする請求項２１に記載のパッケージ化されたメモリ・デバイス。
【請求項２３】
１つ又はそれ以上の相変化メモリ（ＰＣＭ）アレイを含む、少なくとも１つのメモリ・アレイと、
異なるメモリ形式に対処するための多数のインターフェースと、
を含み、前記多数のインターフェースはＮＡＮＤインターフェースを含み、
前記メモリ・デバイスの外部にある１つ又はそれ以上のＮＡＮＤデバイスに通信可能に結合するように構成された１つ又はそれ以上の出力ポートが設けられ、前記ＮＡＮＤインターフェースは、前記１つ又はそれ以上のＰＣＭアレイが前記１つ又はそれ以上のＮＡＮＤデバイスから受け取ったデータをキャッシュに入れることができるように、前記１つ又はそれ以上のＰＣＭアレイと前記１つ又はそれ以上のＮＡＮＤデバイスとの間の通信を制御するように構成されることを特徴とするメモリ・デバイス。
【請求項２４】
１つ又はそれ以上の相変化メモリ（ＰＣＭ）アレイを含む、少なくとも１つのメモリ・アレイと、
異なるメモリ形式に対処するための多数のインターフェースと、
を含み、前記多数のインターフェースはＮＡＮＤインターフェースを含み、
少なくとも１つの入力ポート及び少なくとも１つの出力ポートが設けられ、前記少なくとも１つの入力ポートは、前記メモリ・デバイスの外部にある１つ又はそれ以上のランダム・アクセス・メモリ（ＲＡＭ）に通信可能に結合するように構成され、前記少なくとも１つの出力ポートは、前記メモリ・デバイスの外部にある１つ又はそれ以上のＮＡＮＤデバイスに通信可能に結合するように構成され、前記ＮＡＮＤインターフェースは、前記１つ又はそれ以上のＰＣＭアレイが前記１つ又はそれ以上のＮＡＮＤデバイスから受け取ったデータをキャッシュに入れることができるように、前記１つ又は複数のＰＣＭアレイと前記１つ又はそれ以上のＮＡＮＤデバイスとの間の通信を制御するように構成されることを特徴とするメモリ・デバイス。
【請求項２５】
前記１つ又はそれ以上のランダム・アクセス・メモリ（ＲＡＭ）の少なくとも１つは、前記メモリ・デバイスと同様に、アドレス・ポートとデータ・ポートとを含むことを特徴とする請求項２４に記載のメモリ・デバイス。
【請求項２６】
前記少なくとも１つの入力ポートは、前記階層メモリ・デバイスの外部にある少なくとも１つのランダム・アクセス・メモリ（ＲＡＭ）に通信可能に結合するように構成されることを特徴とする請求項１に記載の階層メモリ・デバイス。
【請求項２７】
前記階層メモリ・デバイスは、入力／出力（ＩＯ）マップされた、メモリ・マップされた、又はメモリ・マップされたＩＯデバイスとして機能するように構成可能であることを特徴とする請求項６に記載の階層メモリ・デバイス。
【請求項２８】
周辺インターフェースをさらに含むことを特徴とする請求項６に記載の階層メモリ・デバイス。
【請求項２９】
前記少なくとも１つのメモリ・アレイは、磁気ランダム・アクセス・メモリ（ＭＲＡＭ）アレイ又は強誘電体ランダム・アクセス・メモリ（ＦＲＡＭ（登録商標））アレイのうちの少なくとも１つをさらに含むことを特徴とする請求項２３に記載のメモリ・デバイス。