【事件の表示】
　平成１１年特許願第５０４８１８号「可変電圧絶縁ゲート」拒絶査定不服審判事件〔平成１０年１２月２３日国際公開、ＷＯ９８／５８３８０、平成１２年１０月１０日国内公表、特表２０００−５１３４７９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、１９９８年６月１８日（パリ条約による優先権主張１９９７年６月１９日、米国）を国際出願日とする出願であって、平成１４年６月２８日付けの拒絶の理由の通知に対して、その指定された期間内である、平成１５年１月９日付けの意見書及び補正書が平成１５年１月１４日に提出されたが、平成１６年２月２０日付けで拒絶の査定を受けたものであり、この査定を不服として、平成１６年６月１日付けで審判を請求し、平成１６年７月１日付けで手続補正がなされたものである。
　
第２．手続補正について
　平成１６年７月１日付けの手続補正について、以下のとおり決定する。
　
［補正却下の決定の結論］
　平成１６年７月１日付けの手続補正を却下する。
　
［理由］
１．本件補正の内容
　平成１６年７月１日付けの手続補正（以下、「本件補正」という。）は、特許請求の範囲について、以下のとおり補正するものである。
　
【特許請求の範囲】
【請求項１】
　ＤＲＡＭを動作する方法であって、
　前記ＤＲＡＭのメモリセルからそれぞれが成る多数行の内の一行のメモリセルを起動する段階であり、前記多数行のメモリセルが複数のデジット線と結合されて、前記ＤＲＡＭ上の絶縁トランジスタを介して前記絶縁トランジスタを介してセンス増幅器に結合された２つのデジット線上に差電圧を作り出し、前記絶縁トランジスタが閾値電圧と絶縁ゲート電圧によって制御されるゲートとを有し、前記絶縁ゲート電圧が第１基準電圧に保持されていることから成る段階と、
　前記絶縁ゲート電圧を前記第１基準電圧に保持しながら、前記デジット線を読取る段階と、
　前記メモリセルを回復しながら、前記絶縁ゲート電圧を少なくとも前記閾値電圧の量だけ前記第１基準電圧を上回るように上昇させる段階と、
の諸段階を含む方法。
【請求項２】
　前記起動段階が、前記絶縁ゲート電圧を第１基準電圧に保持することをも含み、前記読取り段階が、前記絶縁ゲート電圧を前記第１基準電圧に保持することをも含む、請求項１に記載の方法。
【請求項３】
　前記絶縁ゲートがデジット線の検知中に抵抗として動作して、該デジット線の絶縁を提供する、請求項２に記載の方法。
【請求項４】
　前記第１基準電圧が約２．５ボルト以下であり、前記閾値電圧が約１．０ボルトである、請求項２に記載の方法。
【請求項５】
　前記閾値電圧が供給電圧の半分以上である、請求項２に記載の方法。
【請求項６】
　前記デジット線の検知中のより低い絶縁電圧が、前記第１基準電圧以上である、請求項２に記載の方法。
【請求項７】
　前記起動段階が、他の全ての供給電圧を前記第１基準電圧か或はそれを下回るように維持しながら、前記絶縁ゲート電圧を第１基準電圧を上回るように上昇することを含み、前記読取り段階が前記絶縁ゲート電圧を低下することを含む、請求項１に記載の方法。
【請求項８】
　前記絶縁トランジスタが閾値電圧を有し、前記絶縁ゲート電圧が、一行のメモリセルを起動する際、前記第１基準電圧を少なくとも１つの閾値電圧以上だけ上回るように上昇させられている、請求項７に記載の方法。
【請求項９】
　前記絶縁トランジスタが前記デジット線の検知中に抵抗として動作して、該デジット線の絶縁を提供する、請求項７に記載の方法。
【請求項１０】
　前記第１基準電圧が約２．５ボルト以下である、請求項７に記載の方法。
【請求項１１】
　前記絶縁トランジスタの前記閾値電圧が前記第１基準電圧の半分以上である、請求項７に記載の方法。
【請求項１２】
　前記絶縁ゲート電圧が前記デジット線の検知中に前記第１基準電圧以上である電圧まで低下させられる、請求項７に記載の方法。
【請求項１３】
　前記起動段階が、他の全ての信号電圧を第１基準電圧か或はそれ以下に維持しながら、絶縁ゲート電圧を一行のメモリセルを起動する際に前記第１基準電圧を上回るように上昇することをも含み、前記読取り段階が、前記デジット線の読取り中、前記絶縁ゲート電圧を前記第１基準電圧に保持することを含む、請求項１に記載の方法。
【請求項１４】
　前記絶縁トランジスタが前記デジット線の検知中に抵抗として動作して、該デジット線の絶縁を提供する、請求項１３に記載の方法。
【請求項１５】
　前記第１基準電圧が約２．５ボルト以下である、請求項１３に記載の方法。
【請求項１６】
　前記絶縁トランジスタの前記閾値電圧が前記第１基準電圧の半分以上である、請求項１３に記載の方法。
【請求項１７】
　ＤＲＡＭであって、
　複数行のメモリセルと、
　各々が一行以上のメモリセルと結合された複数のデジット線と、
　前記デジット線に絶縁トランジスタを介して選択的に結合される複数のセンス増幅器と、
　前記絶縁トランジスタのゲートと結合されたマルチレベル・ゲート・ドライバであり、
一行のメモリセルが起動される際に第１基準電圧を上回る絶縁ゲート電圧を提供し、前記デジット線の検知中により低い絶縁ゲート電圧を提供し、そして、前記メモリセルを回復しながら当該ＤＲＡＭにおける他の全ての信号電圧を著しくは超えていないことから成る前記第１基準電圧を上回る絶縁ゲート電圧を提供するマルチレベル・ゲート・ドライバと、
を備えるＤＲＡＭ。
【請求項１８】
　前記絶縁トランジスタが閾値電圧を有し、前記絶縁ゲート電圧が、一行のメモリセルを起動する際、第１基準電圧を少なくとも１つの閾値電圧以上だけ上回るように上昇させられる、請求項１７に記載のＤＲＡＭ。
【請求項１９】
　前記絶縁トランジスタが前記デジット線の検知中に抵抗として動作して、該デジット線の絶縁を提供する、請求項１７に記載のＤＲＡＭ。
【請求項２０】
　前記第１基準電圧が約２．５ボルト以下であり、前記閾値電圧が約１．０ボルトである、請求項１７に記載のＤＲＡＭ。
【請求項２１】
　前記マルチレベル・ゲート・ドライバが、一行のメモリセルが起動される際、前記第１基準電圧を上回る絶縁ゲート電圧を提供する、請求項１７に記載のＤＲＡＭ。
【請求項２２】
　前記絶縁ゲートが閾値電圧を有し、前記絶縁ゲート電圧が、一行のメモリセルを起動する際、前記第１基準電圧を少なくとも１つの閾値電圧以上だけ上回るように上昇させられる、請求項２１に記載のＤＲＡＭ。
【請求項２３】
　前記絶縁トランジスタが前記デジット線の検知中に抵抗として動作して、該デジット線の絶縁を提供する、請求項２１に記載のＤＲＡＭ。
【請求項２４】
　アレイ供給電圧が約２．５ボルト以下であり、前記閾値電圧が約１．０ボルトである、請求項２１に記載のＤＲＡＭ。
【請求項２５】
　前記マルチレベル・ゲート・ドライバが、メモリセルに対する回復動作中に絶縁ゲート電圧をアレイ供給電圧を上回るように選択的に変動し、前記メモリセルに対する読取り及び検知の最中に前記絶縁ゲート電圧を前記供給電圧に保持する、請求項１７に記載のＤＲＡＭ。
【請求項２６】
　前記メモリセルの各々がキャパシタ及びアクセス・トランジスタをも含み、
　前記デジット線の各々が、前記アクセス・トランジスタを介して、一行以上のメモリセルに結合され、
　複数のワード線が前記アクセス・トランジスタの内の選択されたものと結合されると共に、前記供給線電圧を著しくは超えないワード線電圧を有し、
　前記センス増幅器がデジット線対に選択的に結合された交差結合ｎチャネル・トランジスタを有し、
　絶縁トランジスタ対が、デジット線対と前記センス増幅器との間に結合され、前記トランジスタが絶縁ゲート電圧に応答するゲートを有し、
前記マルチレベル・ゲート・ドライバが、メモリセルのアクセス及び回復の動作中、前記絶縁ゲート電圧を前記アレイ供給電圧を上回るように選択的に変動する、請求項１７に記載のＤＲＡＭ。
　
２．本件補正の適否の検討　
　本件補正により、補正前の請求項数が１９から２６に増加した。
　また、補正前の請求項１、９において直列的に記載された発明特定事項の一部である「前記絶縁ゲート電圧が前記メモリセルを回復している間だけ立ち上げられ」が、補正前の請求項１、９に対応する補正後の請求項１、１７から削除された。
　このような請求項数を増加し、直列的に記載された発明特定事項の一部を削除する補正が、請求項の削除、特許請求の範囲の減縮、誤記の訂正、明りょうでない記載の釈明のいずれにも該当しないことは明らかである。
　したがって、本件補正は、特許法第１７条の２第４項の各号に掲げるいずれの事項を目的とするものにも該当せず、同法第１７条の２第４項の規定に違反するものであるから、同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。　
　
第３．本願発明について　
１．本願発明　
　平成１６年７月１日付けの手続補正は上記のとおり却下されたので、本願の請求項９に係る発明（以下、「本願発明」という。）は、平成１５年１月９日付けの手続補正書の特許請求の範囲の請求項９に記載された事項により特定される、以下のとおりのものである。　
　　　
　「９．　ＤＲＡＭであって、
　複数行のメモリセルと、
　各々が１つ以上のメモリセルと結合された複数のデジット線と、
　デジット線に絶縁トランジスタを介して選択的に結合される複数のセンス増幅器と、
　前記メモリセルを回復しながら前記第１基準電圧を上回る絶縁ゲート電圧を提供する前記絶縁トランジスタのゲートに結合されたマルチレベル・ゲート・ドライバであり、前記絶縁ゲート電圧がメモリセルを回復している間だけ立ち上げられており、前記第１基準電圧が当該ＤＲＡＭにおける他の略々全ての信号電圧を著しくは超えていないことから成るマルチレベル・ゲート・ドライバと、
を備えるＤＲＡＭ。」
　
２．刊行物の記載
　原査定の拒絶の理由に引用された特開平３−２４１５８９号公報（以下、「刊行物」という。）には、ダイナミック型半導体記憶装置におけるシェアードセンス制御信号発生回路に関して、図面と共に以下のような記載がなされている。
　
（ａ）第６図において、半導体記憶装置は、複数行単位で４つのメモリブロック１ａ、１ｂ、１ｃおよび１ｄに分割されたメモリセルアレイと、２つのブロックに共有されるセンスアンプ帯２ａおよび２ｂを含む。センスアンプ帯２ａは、メモリセルブロック１ａおよび１ｂに共有され、センスアンプ帯２ｂはメモリセルブロック１ｃおよび１ｄに共有される。センスアンプ帯２ａおよび２ｂは、後に詳述するが、関連のブロックの各列（ビット線対）に対応して設けられ、制御信号ＳＦＵ、ＳＵ、／ＳＵおよびＳＦＬ、ＳＬ、／ＳＬにそれぞれ応答して対応の列上の信号電位を差動的に増幅するセンスアンプを含む。（第３頁左上欄第９行〜同頁右上欄第１行）
　
（ｂ）センスアンプ帯２ａおよび２ｂを選択的にメモリセルブロックへ接続しかつそこに含まれるセンスアンプを動作するために、シェアードセンス制御信号発生回路８およびセンスアンプ制御回路２３が設けられる。シェアードセンス制御信号発生回路８は、行プリデコーダ１３からの行プリデコード信号Ｘｉに応答して、センスアンプ帯２ａおよび２ｂとメモリセルブロック１ａ〜１ｄとの選択的接続制御信号（シェアードセンス制御信号）ＳＡ、ＳＢ、ＳＣおよびＳＤを発生する。シェアードセンス制御信号ＳＡは、センスアンプ帯２ａとメモリセルブロック１ａとの接続を制御する。シェアードセンス制御信号ＳＢは、センスアンプ帯２ａとメモリセルブロック１ｂとの接続を制御する。シェアードセンス制御信号ＳＣはセンスアンプ帯２ｂとメモリセルブロックＩｃとの接続を制御する。シェアードセンス制御信号ＳＤは、センスアンプ帯２ｂとメモリセルブロック１ｄとの接続を制御する。（第６頁右上欄第７行〜同頁左下欄第５行）
　
（ｃ）センスアンプの選択的活性化を行なう制御信号を発生するセンスアンプ制御回路２３は、Φｘ発生回路７からのワード線駆動マスク信号Φｘと行プリデコーダ１３からのプリデコード信号Ｘｉに応答してセンスアンプ帯２ａおよび２ｂのいずれかのセンスアンプを活性化する信号ＳＦＵ、ＳＦＬを発生するＳＦ信号発生回路９と、ＳＦ信号発生回路９からの制御信号に応答して第１のセンスアンプ活性化信号ＳＵ、ＳＬを発生する第１のセンスアンプ活性化信号発生回路１０と、第１のセンスアンプ活性化信号発生回路１０からの活性化信号に応答して第２のセンスアンプ活性化信号／ＳＵ、／ＳＬを発生する第２のセンスアンプ活性化信号発生回路１１を含む。制御信号ＳＦＵはセンスアンプ帯２ａに含まれるセンスアンプへ与えられる。制御信号ＳＦＬはセンスアンプ帯２ｂに含まれるセンスアンプへ伝達される。第１のセンスアンプ活性化信号ＳＵ、ＳＬは、後に詳述するが、ｎチャネルＭＩＳトランジスタからなるセンスアンプを活性化する。第２のセンスアンプ活性化信号／ＳＵ、／ＳＬはｐチャネルＭＩＳトランジスタからなるセンスアンプを活性化する。（第６頁左下欄第６行〜同頁右下欄第７行）
　
（ｄ）第１３図にメモリセルブロック１ａおよび１ｂそれぞれにおける２組のビット線対とそれに関連するセンスアンプ帯２ａの構成を詳細に示す。ビット線は折返しビット線対構造を有しており、ビット線ＢＬ、／ＢＬが対をなして配設される。１本のワード線ＷＬと１対のビット線対との交点にメモリセルＭＣが配置される。メモリセルＭＣは情報を電荷の形態で記憶するメモリキャパシタＣと、ワード線ＷＬ上の信号電位に応答してメモリキャパシタＣをビット線ＢＬ（または／ＢＬ）へ接続するメモリトランジスタＭＴを備える。（第７頁左下欄第１５行〜同頁右下欄第５行）
　
（ｅ）ビット線対を選択的にセンスアンプに接続するために、ビット線選択スイッチＢＳＡおよびＢＳＢが各ビット線対に対して設けられる。選択スイッチＢＳＡは選択制御信号ＳＡに応答して選択的にメモリセルブロック１ａのビット線対ＢＬ、／ＢＬをセンスアンプ帯２ａに接続する。ビット線選択スイッチＢＳＢは接続制御信号ＳＢに応答して選択的にメモリセルブロック１ｂのビット線対ＢＬ、／ＢＬをセンスアンプ帯２ａに接続する。選択スイッチＢＳＡは、選択制御信号ＳＡに応答してオン状態となる転送ゲートＴ１０およびＴ１１を備える。選択スイッチＢＳＢは制御信号ＳＢに応答して導通状態となる転送ゲートＴ１５およびＴ１６を含む。（第８頁左上欄第２０行〜同頁右上欄第１３行）
　
（ｆ）次にこの動作について第１４図に示す動作波形図を参照して説明する。ここで第１４図においては、第１４図（ｆ）に従来のＤＲＡＭにおける接続制御信号ＳＡ〜ＳＤのレベルが示され、第１４図（ｇ）に従来の改良されたＤＲＡＭの接続制御信号ＳＡ〜ＳＤの信号レベルが示される。以下の動作説明においては第１４図（ｇ）に示す従来の改良されたＤＲＡＭの動作について説明する。
　制御信号／ＲＡＳが“Ｈ”の場合半導体記憶装置は待機状態にあり、ビット線対ＢＬ、／ＢＬはプリチャージ／イコライズ回路ＥＱにより所定電位ＶＢＬに保持されている。また接続制御信号ＳＡ〜ＳＤは電源電圧Ｖｃｃより昇圧されたＶｃｃ＋αの電位レベルにある。これにより各ビット線選択スイッチＢＳＡ、ＢＳＢはオン状態にあり、メモリセルブロック１ａおよびメモリセルブロック１ｂの各ビット線対はセンスアンプＰＳＡおよびＮＳＡに接続されており、同様にメモリセルブロック１ｃおよび１ｄもセンスアンプ帯２ｂに含まれるセンスアンプに接続されている。
　制御信号／ＲＡＳが“Ｌ”に立下がると半導体記憶装置が作動状態に入る。（第８頁左下欄第８行〜同頁右上欄第１０行）
　
（ｇ）続いてセンスアンプ制御回路２３に含まれるＳＦ信号発生回路９は、Φｘ発生回路７からのワード線駆動マスタ信号Φｘと行プリデコーダ１３からのプリデコード信号Ｘｉとに応答してセンスアンプ帯２ａおよびセンスアンプ帯２ｂのいずれかを活性化する信号を発生する。この第１４図に示す動作波形図においては、制御信号ＳＦＵが“Ｈ”レベルとなり、制御信号ＳＦＬは“Ｌ”を維持する。これに応答してセンスアンプ帯２ａのｎチャネルセンスアンプＮＳＡが活性化されて低電位側のビット線電位が放電され始める。続いてこの制御信号ＳＦＵに応答して第１のセンスアンプ活性化信号ＳＵが発生され、続いて所定遅延時間を経た後第２のセンスアンプ活性化信号／ＳＵが発生される。これにより、センスアンプ帯２ａにおけるｎチャネルセンスアンプＮＳＡおよびｐチャネルセンスアンプＰＳＡがともに活性化され、低電位側のビット線電位の接地電位Ｖｓｓレベルへの放電および高電位側ビット線の電源電位Ｖｃｃレベルへの充電を行なう。
　このときシェアードセンス制御信号発生回路８からは、この制御信号ＳＦＵの発生に応答して接続制御信号ＳＡを電源電位Ｖｃｃレベルにまで低下させ、かつビット線対上の電位が電源電位Ｖｃｃレベルおよび接地電位Ｖｓｓレベルに確定した後再びこの接続制御信号ＳＡを電源電圧より高い電圧Ｖｃｃ＋αのレベルに昇圧する。（第９頁右上欄第１８行〜同頁右下欄第４行）
　
（ｈ）［発明が解決しようとする課題］
　上述の第１４図に示す動作波形図はたとえば特開昭６０−６９４に開示されている。この先行技術によれば、半導体記憶装置のスタンバイ時において選択スイッチＢＳ（スイッチＢＳＡ、ＢＳＢ、…を総称的に示す）をオン状態とするのは、各ビット線対のプリチャージ電位を等化するとともにセンスアンプの入力ノードをもこのプリチャージ電位に保持するためである。
　上述の構成によれば、アドレス信号（ブロック選択指示信号）に応答してセンスアンプを不動作状態とすることにより、センス動作時における充放電電流を低減することができ、消費電力の低減を図ることができる。（第１０頁左上欄第１９行〜同頁右上欄第１２行）
　
（ｉ）またこの制御信号ＳＡ〜ＳＤを電源電圧Ｖｃｃ以上の昇圧レベルＶｃｃ＋αレベルまで昇圧しているのは、電源電圧Ｖｃｃの変動時に半導体記憶装置を動作させた場合、ある条件下ではビット線電位がこの制御信号ＳＡ〜ＳＤの電位より高くなる場合が生じることがあり、導通状態を維持すべきスイッチＢＳが非導通状態となり、センスアンプの入力ノードにメモリセルの読出信号が伝達されなくなるおそれが生じるからである。ここで、この先行技術においてはビット線のプリチャージ電位は電源電位Ｖｃｃレベル（正確にはＶｃｃ−Ｖｔｈレベル）に設定されている。ここで、Ｖｔｈはプリチャージ／イコライズ回路に含まれるトランスファゲートのしきい値電圧である。このような電源電圧変動の場合、記憶装置は誤動作をすることになり、この危険性を避けるために制御信号ＳＡ〜ＳＤは電源電圧Ｖｃｃよりも昇圧されたレベルＶｃｃ＋αに設定される。
　さらに、第１４図（ｇ）に示すようにセンスアンプの動作時に、動作するセンスアンプ帯（第６図および１４図に示す例ではセンスアンプ帯２ａ）とメモリセルブロック（１ａ）を接続するビット線接続スイッチＢＳＡの制御信号ＳＡが電源電圧レベルに一旦降下させられるのは、このスイッチＢＳＡのオン抵抗を一時的に高くし、ビット線とセンスアンプ間の接続抵抗を高くしてセンスアンプの高感度化を図るためである。（第１０頁左下欄第１３行〜同頁右下欄第１９行）
　
（ｊ）しかしながら上述の制御信号の構成の場合、以下の問題が発生する。すなわち、第１４図（ｆ）に示すように制御信号が電源電圧Ｖｃｃに設定されている場合、メモリセルの読出電圧はセンスアンプにより電源電圧Ｖｃｃレベルにまで昇圧されるが、この電源電圧ＶｃｃレベルはスイッチＢＳの絶縁ゲート型電界効果トランジスタを介してビット線対へ伝達されるため、ビット線上の電圧はこのスイッチＢＳに含まれるトランジスタのしきい値電圧分だけ低くなる。したがって、選択されたメモリセルへの再書込み時には電源電圧Ｖｃｃより低いＶｃｃ−Ｖｔｈレベルの電圧が書込まれることになり、“Ｈ”レベルの信号電荷量が低減し、“Ｈ”レベルの信号読出時において十分な電位差をビット線間に生じさせることができなくなるという問題が発生する。
　第１４図（ｇ）に示すように制御信号ＳＡ〜ＳＤを電源電圧Ｖｃｃ以上のレベルに昇圧した場合、このような信号電圧の損失は生じないものの、スタンバイ時等においてはこの昇圧されたレベルを長時間（この保持時間は記憶装置のリフレッシュ規格によって異なり、たとえば１メガビットＤＲＡＭの場合は８ミリ秒、４メガＤＲＡＭの場合は１６ミリ秒）保持する必要が生じる。（第１０頁右下欄末行〜第１１頁右上欄第３行）
　
（ｋ）シェアードセンス制御信号ＳＡ〜ＳＤは、待機状態中は電源電圧Ｖｃｃレベルに保持されて昇圧される時間はセンスアンプ駆動期間中のみの短期間であり、たとえ制御信号線にリーク電流が生じたとしても電位低下はごくわずかであり十分実使用に耐えるレベルを保持することができるので、制御信号線におけるリーク電流に対する十分なマージンを得ることができ、信頼性の高い半導体記憶装置を得ることができる。（第１３頁左下欄第８行〜同欄第１６行）
　
　以上の記載事項（ａ）〜（ｊ）から、刊行物には、以下の発明（以下、「刊行物記載発明」という。）が記載されていると認められる。
　
　ビット線は折返しビット線対構造を有しており、ビット線ＢＬ、／ＢＬが対をなして配設され、１本のワード線ＷＬと１対のビット線対との交点にメモリセルＭＣが配置され、複数行単位で４つのメモリブロック１ａ、１ｂ、１ｃおよび１ｄに分割されたメモリセルアレイと、２つのブロックに共有されるセンスアンプ帯２ａおよび２ｂを含み、センスアンプ帯２ａは、メモリセルブロック１ａおよび１ｂに共有され、センスアンプ帯２ｂはメモリセルブロック１ｃおよび１ｄに共有され、センスアンプ帯２ａおよび２ｂは、関連のブロックの各列（ビット線対）に対応して設けられ、制御信号ＳＦＵ、ＳＵ、／ＳＵおよびＳＦＬ、ＳＬ、／ＳＬにそれぞれ応答して対応の列上の信号電位を差動的に増幅するセンスアンプを含み、
　センスアンプ帯２ａおよび２ｂを選択的にメモリセルブロックへ接続しかつそこに含まれるｎチャネルセンスアンプＮＳＡおよびｐチャネルセンスアンプＰＳＡを動作するために、シェアードセンス制御信号発生回路８およびセンスアンプ制御回路２３が設けられ、シェアードセンス制御信号発生回路８は、行プリデコーダ１３からの行プリデコード信号Ｘｉに応答して、センスアンプ帯２ａおよび２ｂとメモリセルブロック１ａ〜１ｄとの選択的接続制御信号（シェアードセンス制御信号）ＳＡ、ＳＢ、ＳＣおよびＳＤを発生し、センスアンプの選択的活性化を行なう制御信号を発生するセンスアンプ制御回路２３は、Φｘ発生回路７からのワード線駆動マスク信号Φｘと行プリデコーダ１３からのプリデコード信号Ｘｉに応答してセンスアンプ帯２ａおよび２ｂのいずれかのセンスアンプを活性化する信号ＳＦＵ、ＳＦＬ、ｎチャネルセンスアンプＮＳＡを活性化する第１のセンスアンプ活性化信号ＳＵ、ＳＬ、ｐチャネルセンスアンプＰＳＡを活性化する第２のセンスアンプ活性化信号／ＳＵ、／ＳＬを発生し、
　制御信号ＳＡに応答して導通状態となる転送ゲートＴ１０およびＴ１１の絶縁ゲート型電界効果トランジスタを備えるビット線選択スイッチＢＳＡは選択的にメモリセルブロック１ａのビット線対ＢＬ、／ＢＬをセンスアンプ帯２ａに接続し、制御信号ＳＢに応答して導通状態となる転送ゲートＴ１５およびＴ１６の絶縁ゲート型電界効果トランジスタを備えるビット線選択スイッチＢＳＢは選択的にメモリセルブロック１ｂのビット線対ＢＬ、／ＢＬをセンスアンプ帯２ａに接続し、
　電源電圧Ｖｃｃの変動時に動作させた場合、ある条件下ではビット線電位が制御信号ＳＡ〜ＳＤの電位より高くなる場合が生じて誤動作をする危険性を避けるために制御信号ＳＡ〜ＳＤは電源電圧Ｖｃｃよりも昇圧されたレベルＶｃｃ＋αに設定され、センスアンプの高感度化を図るためにセンスアンプの動作時にビット線接続スイッチＢＳＡの制御信号ＳＡが電源電圧レベルに一旦降下させるダイナミック型半導体記憶装置であって、
　制御信号／ＲＡＳが“Ｈ”の場合、待機状態にあり、ビット線対ＢＬ、／ＢＬはプリチャージ／イコライズ回路ＥＱにより所定電位ＶＢＬに保持され、また制御信号ＳＡ〜ＳＤは電源電圧Ｖｃｃより昇圧されたＶｃｃ＋αの電位レベルにあり、これにより各ビット線選択スイッチＢＳＡ、ＢＳＢはオン状態にあり、メモリセルブロック１ａおよびメモリセルブロック１ｂの各ビット線対はセンスアンプＰＳＡおよびＮＳＡに接続されており、同様にメモリセルブロック１ｃおよび１ｄもセンスアンプ帯２ｂに含まれるセンスアンプに接続されており、
　制御信号ＲＡＳが“Ｌ”に立下がると作動状態に入り、センスアンプ制御回路２３に含まれるＳＦ信号発生回路９は、Φｘ発生回路７からのワード線駆動マスタ信号Φｘと行プリデコーダ１３からのプリデコード信号Ｘｉとに応答してセンスアンプ帯２ａおよびセンスアンプ帯２ｂのいずれかを活性化する信号を発生し、制御信号ＳＦＵが“Ｈ”レベルとなり、制御信号ＳＦＬは“Ｌ”を維持することに応答してセンスアンプ帯２ａにおけるｎチャネルセンスアンプＮＳＡおよびｐチャネルセンスアンプＰＳＡがともに活性化され、低電位側のビット線電位の接地電位Ｖｓｓレベルへの放電および高電位側ビット線の電源電位Ｖｃｃレベルへの充電を行なうとき、シェアードセンス制御信号発生回路８からは、制御信号ＳＦＵの発生に応答して制御信号ＳＡを電源電位Ｖｃｃレベルにまで低下させ、かつビット線対上の電位が電源電位Ｖｃｃレベルおよび接地電位Ｖｓｓレベルに確定した後再びこの制御信号ＳＡを電源電圧より高い電圧Ｖｃｃ＋αのレベルに昇圧する、ダイナミック型半導体記憶装置。
　
３．対比
　本願発明と刊行物記載発明を対比すると、刊行物記載発明の「ダイナミック型半導体記憶装置」、「ビット線対ＢＬ、／ＢＬ」は、それぞれ、本願発明の「ＤＲＡＭ」、「デジット線」に相当する。
　また、刊行物記載発明の「メモリセルアレイ」は、複数行単位で４つのメモリブロック１ａ、１ｂ、１ｃおよび１ｄに分割されているから、「複数行のメモリセル」を含むことは明らかである。
　また、刊行物記載発明において、制御信号ＳＡに応答して導通状態となる転送ゲートＴ１０およびＴ１１の絶縁ゲート型電界効果トランジスタを備えるビット線選択スイッチＢＳＡは選択的にメモリセルブロック１ａのビット線対ＢＬ、／ＢＬをセンスアンプ帯２ａに接続し、制御信号ＳＢに応答して導通状態となる転送ゲートＴ１５およびＴ１６の絶縁ゲート型電界効果トランジスタを備えるビット線選択スイッチＢＳＢは選択的にメモリセルブロック１ｂのビット線対ＢＬ、／ＢＬをセンスアンプ帯２ａに接続するから、刊行物記載発明の「転送ゲートＴ１０およびＴ１１の絶縁ゲート型電界効果トランジスタ、転送ゲートＴ１５およびＴ１６の絶縁ゲート型電界効果トランジスタ」は、本願発明の「絶縁トランジスタ」に相当し、刊行物記載発明のセンスアンプ帯２ａおよび２ｂに含まれる「ｎチャネルセンスアンプＮＳＡおよびｐチャネルセンスアンプＰＳＡ」は、本願発明の「デジット線に絶縁トランジスタを介して選択的に結合される複数のセンス増幅器」に相当する。
　また、本願明細書の「アレイ供給電圧Ｖｃｃ等の第１基準電圧」（第５頁第１３行〜同頁第１４行）、「第１基準電圧Ｖｃｃ」（第７頁第６行）、「検知期間６１４中の第１基準電圧はＶｃｃ及びゼロの間の任意の電圧であることが可能であるか、或は、おそらくは、所望に応じてゼロ未満であることが可能である。」（第７頁第２３行〜同頁第２５行）という記載から、本願発明の「第１基準電圧」は、刊行物記載発明の「電源電位Ｖｃｃ」を含むことは明らかである。
　また、刊行物記載発明において、制御信号ＲＡＳが“Ｌ”に立下がると作動状態に入り、シェアードセンス制御信号発生回路８からは、制御信号ＳＦＵの発生に応答して制御信号ＳＡを電源電位Ｖｃｃレベルにまで低下させ、かつビット線対上の電位が電源電位Ｖｃｃレベルおよび接地電位Ｖｓｓレベルに確定した後再びこの制御信号ＳＡを電源電圧より高い電圧Ｖｃｃ＋αのレベルに昇圧し、制御信号ＳＡに応答して転送ゲートＴ１０およびＴ１１の絶縁ゲート型電界効果トランジスタが導通状態となるから、刊行物記載発明の「Ｖｃｃ＋α」は、本願発明の「前記第１基準電圧を上回る絶縁ゲート電圧」に相当し、刊行物記載発明の「シェアードセンス制御信号発生回路８」と本願発明の「マルチレベル・ゲート・ドライバ」とは、「前記第１基準電圧を上回る絶縁ゲート電圧を提供する前記絶縁トランジスタのゲートに結合されるマルチレベル・ゲート・ドライバ」である点で一致する。
　したがって、両者の一致点、相違点は、以下のとおりである。
　
［一致点］
　「ＤＲＡＭであって、
　複数行のメモリセルと、
　各々が１つ以上のメモリセルと結合された複数のデジット線と、
　デジット線に絶縁トランジスタを介して選択的に結合される複数のセンス増幅器と、
　前記第１基準電圧を上回る絶縁ゲート電圧を提供する前記絶縁トランジスタのゲートに結合されたマルチレベル・ゲート・ドライバと、
を備えるＤＲＡＭ。」である点。
　
［相違点１］
　第１基準電圧を上回る絶縁ゲート電圧を提供するマルチレベル・ゲート・ドライバが、本願発明では、前記メモリセルを回復しながら前記第１基準電圧を上回る絶縁ゲート電圧を提供し、前記絶縁ゲート電圧がメモリセルを回復している間だけ立ち上げられているのに対して、刊行物記載発明では、前記メモリセルを回復しながら前記第１基準電圧を上回る絶縁ゲート電圧を提供していることが明らかでなく、前記絶縁ゲート電圧がメモリセルを回復している間だけ立ち上げられてもいない点。
　
［相違点２］
　第１基準電圧が、本願発明では、当該ＤＲＡＭにおける他の略々全ての信号電圧を著しくは超えていないのに対して、刊行物記載発明では、そのようなことが明らかでない点。
　
４．判断
［相違点１］について
　本願明細書の「第１として、絶縁ゲートはメモリセルからの電荷への最初のアクセス中は電源Ｖｃｃと結合している。殆どの場合、それら絶縁ゲートは検知中そのままであるが、時折、それらは検知中に当該ゲートを接地と結合することによってターン・オフさせられる。最後に、絶縁ゲートはそれらを元に戻すための回復中にＶｃｃに結合される。」（第１頁第１８行〜同頁第２３行）という記載からみて、本願発明における「メモリセルを回復」とは、メモリセルへのアクセス後にメモリセルを元に戻すことであるのは明らかである。
　また、刊行物の記載事項（ｊ）中の「メモリセルへの再書込み」も、メモリセルの読出の後にメモリセルを元に戻すことであり、本願発明における「メモリセルを回復」と同じことであるから、刊行物の記載事項（ｊ）は、刊行物記載発明において、メモリセルへの再書込み時にスイッチＢＳの絶縁ゲート型電界効果トランジスタのしきい値電圧分の信号電圧の損失を生じないように、制御信号ＳＡ〜ＳＤを電源電圧Ｖｃｃ以上のレベルに昇圧することを示唆している。
　また、刊行物の記載事項（ｋ）「待機状態中は電源電圧Ｖｃｃレベルに保持されて…（中略）…制御信号線におけるリーク電流に対する十分なマージンを得る」の記載は、刊行物記載発明において、制御信号線におけるリーク電流に対する十分なマージンを得るために、待機状態中は電源電圧Ｖｃｃレベルに保持することも示唆している。
　つまり、刊行物の記載事項（ｊ）及び（ｋ）は、メモリセルへの再書込み時に信号電圧の損失を生じないように、メモリセルを回復しながら基準電圧を上回る絶縁ゲート電圧を提供し、絶縁ゲート電圧がメモリセルを回復している間だけ立ち上げられることを示唆している。
　しかも、このような刊行物の記載事項（ｊ）及び（ｋ）が示唆する技術は、特開平５−９４６９２号公報（図２の「クロックφT2」、段落【００２０】の「また時刻ｔ7 でクロックφT2が昇圧された電位例えばＶcc＋αになり、第１のトランスファゲートＭＯＳトランジスタＱn3がオンになって、第２のビット線ＢＬのデータが第１のビット線ＳＢＬを介してメモリセルにリストアされる。」、段落【００２９】の「図２では、リストアの時のみクロックφT2を昇圧電位Ｖcc＋αにしている。」、特開平７−２３０６９０号公報（図１４の「分離指示信号ＢＬＩ」、段落【０１４７】の「リード活性化信号ＲＳが“Ｌ”に低下すると、次いで分離指示信号ＢＬＩが“Ｈ”に立上がり、トランジスタ１２および１３がオン状態となる。このとき、分離指示信号ＢＬＩは電源電位Ｖｃｃよりも高い電位レベルまで昇圧される（確実に“Ｈ”のデータを選択メモリセルＭＣへ再書込するためである）。…（中略）…この再書込時においては、ワード線ＷＬの電位も電源電位Ｖｃｃレベルよりも高い電位レベルに昇圧されており、確実に“Ｈ”のデータが選択されたメモリセルＭＣへ書込まれ、メモリセルデータのリストアが完了する。参照）等により周知である。
　したがって、刊行物記載発明の「シェアードセンス制御信号発生回路８」（本願発明の「第１基準電圧を上回る絶縁ゲート電圧を提供するマルチレベル・ゲート・ドライバ」に相当）を、メモリセルへの再書込み時に信号電圧の損失を生じないように、メモリセルを回復しながら基準電圧を上回る絶縁ゲート電圧を提供し、絶縁ゲート電圧がメモリセルを回復している間だけ立ち上げられるようにすることは、当業者が容易に想到し得る程度のことである。
　
［相違点２］について
　通常、ＤＲＡＭでは、接地電位Ｖｓｓが０Ｖで電源電位Ｖｃｃは数Ｖにすぎず、刊行物記載発明のＤＲＡＭにおいても、略々全ての信号電圧は、接地電位Ｖｓｓと電源電位Ｖｃｃ＋αとの間にあり、電源電位Ｖｃｃ（本願発明の「第１基準電圧」に相当）と他の略々全ての信号電圧との差も数Ｖにすぎず、第１基準電圧が当該ＤＲＡＭにおける他の略々全ての信号電圧を著しくは超えていないといえるから、相違点２は実質的には一致点である。
　
第４．むすび
　以上のとおり、本願発明は、刊行物記載発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。