【手続補正書】
【提出日】平成24年7月3日(2012.7.3)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１及び第２の電源ラインと、
一端が前記第１の電源ラインに接続された第１の一導電型トランジスタ及び他端が前記第１の一導電型トランジスタの他端と接続され一端が前記第２の電源ラインと接続された第１の逆導電型トランジスタの直列回路と、
前記第１の一導電型トランジスタと並列に接続された電流供給回路とを備え、
前記電流供給回路は、一端が前記第１の電源ラインに接続された電流制限素子と、他端が前記電流制限素子の他端と接続され一端が前記第１の逆導電型トランジスタの他端に接続された第２の逆導電型トランジスタとを含むことを特徴とする半導体装置。
【請求項２】
前記電流制限素子は、ゲートがオン電位にクランプされた第２の一導電型トランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記電流制限素子は、高融点金属材料からなる抵抗素子であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の逆導電型トランジスタの他端側拡散層と前記第２の逆導電型トランジスタの一端側拡散層が共有されていることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
【請求項５】
前記第１の逆導電型トランジスタのゲートに供給される入力信号の振幅レベルを前記第１の電源ラインの電圧の振幅レベルに変換して出力することを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
第１及び第２の電源ラインと、
いずれも前記第１の電源ラインに一端が接続されフリップフロップ接続された一対の第１の一導電型トランジスタと、
前記第１の一導電型トランジスタの夫々の他端に夫々の他端が接続され前記第２の電源ラインに夫々の一端が接続され夫々のゲートに相補の入力信号が入力される一対の第１の逆導電型トランジスタと、
前記第１の電源ラインと前記一対の第１の逆導電型トランジスタの夫々の他端との間に夫々設けられた一対の電流供給回路とを備え、
各電流供給回路は、一端が前記第１の電源ラインに接続された電流制限素子と、他端が前記電流制限素子の他端と接続され一端が前記第１の逆導電型トランジスタの他端に接続された第２の逆導電型トランジスタを含むことを特徴とするレベルシフト回路。
【請求項７】
前記電流制限素子は、ゲートがオン電位にクランプされた第２の一導電型トランジスタであることを特徴とする請求項６に記載のレベルシフト回路。
【請求項８】
前記電流制限素子は、高融点金属材料からなる抵抗素子であることを特徴とする請求項６に記載のレベルシフト回路。
【請求項９】
前記第１の逆導電型トランジスタの他端側拡散層と前記第２の逆導電型トランジスタの一端側拡散層が共有されていることを特徴とする請求項６乃至８のいずれか一項に記載のレベルシフト回路。
【請求項１０】
第１の方向に延びる前記第１及び第２の電源ラインに挟まれた略矩形状のトランジスタ形成領域と、
前記トランジスタ形成領域内において前記第１の電源ラインに近接して設けられた矩形状の一導電型トランジスタ領域と、
前記トランジスタ形成領域内において前記第２の電源ラインに近接して設けられた矩形状の逆導電型トランジスタ領域と、
前記トランジスタ形成領域内において前記一導電型トランジスタ領域と前記逆導電型トランジスタ領域との間に設けられた配線領域とを備え、
を備え、
前記第一導電型トランジスタ領域内には前記一対の第１の一導電型トランジスタ及び前記一対の第２の一導電型トランジスタが形成されており、
前記逆導電型トランジスタ領域内には前記一対の第１の逆導電型トランジスタ及び前記一対の第２の逆導電型トランジスタが形成されており、
前記一導電型トランジスタ領域の前記第１の方向の幅と、前記逆導電型トランジスタ領域の前記第１の方向の幅が実質的に等しいことを特徴とする請求項７に記載のレベルシフト回路。
【請求項１１】
互いに直列接続される前記一対の第１の逆導電型トランジスタの一つと前記一対の第２の逆導電型トランジスタの一つは、前記逆導電型トランジスタ領域内において前記第１の方向に細密配置されていることを特徴とする請求項１０に記載のレベルシフト回路。
【請求項１２】
入力信号を所定の振幅レベルに変換して出力するレベルシフト回路であって、
第１の電位を供給する第１の電源ラインと、
前記第１の電位よりも低い第２の電位を供給する第２の電源ラインと、
各ソースが前記第１の電源ラインに接続され且つ互いにフリップフロップ接続された第１及び第２のＰチャネルトランジスタと、
前記第１のＰチャネルトランジスタのドレインと前記第２の電源ラインとの間に設けられ、ゲートに前記入力信号が供給される第１のＮチャネルトランジスタと、
前記第２のＰチャネルトランジスタのドレインと前記第２の電源ラインとの間に設けられ、ゲートに前記第入力信号とは相補の関係を有する反転入力信号が供給される第２のＮチャネルトランジスタと、
前記第１のＰチャネルトランジスタと並列に接続され、前記第１のＮチャネルトランジスタに対して前記第１のＰチャネルトランジスタとは異なる経路の電流を供給する第１の電流供給回路と、
前記第２のＰチャネルトランジスタと並列に接続され、前記第２のＮチャネルトランジスタに対して前記第２のＰチャネルトランジスタとは異なる経路の電流を供給する第２の電流供給回路とを備え、
前記第１の電流供給回路は、ソースが前記第１のＮチャネルトランジスタのドレインに接続された第３のＮチャネルトランジスタと、一端が前記第１の電源ラインに接続され、他端が前記第３のＮチャネルトランジスタのドレインに接続された第１の電流制限素子を含み、
前記第２の電流供給回路は、ソースが前記第２のＮチャネルトランジスタのドレインに接続された第４のＮチャネルトランジスタと、一端が前記第１の電源ラインに接続され、他端が前記第４のＮチャネルトランジスタのドレインに接続された第２の電流制限素子を含み、
前記第３のＮチャネルトランジスタのゲートには前記反転入力信号が供給され、
前記第４のＮチャネルトランジスタのゲートには前記入力信号が供給されることを特徴とするレベルシフト回路。
【請求項１３】
前記第１及び第２の電流制限素子はそれぞれ、ゲートがオン電位にクランプされた第３及び第４のＰチャネルトランジスタであることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１及び第２の電流制限素子はそれぞれ、高融点金属材料からなる第１及び第２の抵抗素子であることを特徴とする請求項１２に記載のレベルシフト回路。
【請求項１５】
前記第１のＮチャネルトランジスタのドレイン側拡散層と前記第３のＮチャネルトランジスタのソース側拡散層が共有されており、前記第２のＮチャネルトランジスタのドレイン側拡散層と前記第４のＮチャネルトランジスタのソース側拡散層が共有されていることを特徴とする請求項１２乃至１４のいずれか一項に記載の半導体装置。
【請求項１６】
第１の方向に延びる前記第１及び第２の電源ラインに挟まれた略矩形状のトランジスタ形成領域と、
前記トランジスタ形成領域内において、前記第１の電源電位配線に近接して設けられた矩形状のＰチャネルトランジスタ領域と、
前記トランジスタ形成領域内において、前記第２の電源電位配線に近接して設けられた矩形状のＮチャネルトランジスタ領域と、
前記トランジスタ形成領域内において、前記Ｐチャネルトランジスタ領域と前記Ｎチャネルトランジスタ領域との間に設けられ配線領域とを備え、
を備え、
前記Ｐチャネルトランジスタ領域内には前記第１乃至第４のＰチャネルトランジスタが形成されており、
前記Ｎチャネルトランジスタ領域内には前記第１乃至第４のＮチャネルトランジスタが形成されており、
前記Ｐチャネルトランジスタ領域の前記第１の方向の幅と、前記Ｎチャネルトランジスタ領域の前記第１の方向の幅が実質的に等しいことを特徴とする請求項１３に記載のレベルシフト回路。
【請求項１７】
互いに直列接続される前記第１のＮチャネルトランジスタと前記第３のＮチャネルトランジスタは、前記Ｎチャネルトランジスタ領域内において前記第１の方向に細密配置されており、
互いに直列接続される前記第２のＮチャネルトランジスタと前記第４のＮチャネルトランジスタは、前記Ｎチャネルトランジスタ領域内において前記第１の方向に細密配置されていることを特徴とする請求項１６に記載のレベルシフト回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正の内容】
【０００７】
上記課題を解決するため、本発明による半導体装置は、第１及び第２の電源ラインと、一端が前記第１の電源ラインに接続された第１の一導電型トランジスタ及び他端が前記第１の一導電型トランジスタの他端と接続され一端が前記第２の電源ラインと接続された第１の逆導電型トランジスタの直列回路と、前記第１の一導電型トランジスタと並列に接続された電流供給回路とを備え、前記電流供給回路は、一端が前記第１の電源ラインに接続された電流制限素子と、他端が前記電流制限素子の他端と接続され一端が前記第１の逆導電型トランジスタの他端に接続された第２の逆導電型トランジスタとを含むことを特徴とする。ここで「一導電型」がＰ型であるとき、「逆導電型」はＮ型となり、第１の電源ラインの電位は第２の電源ラインの電位よりも高い。また、「一導電型」がＮ型であるとき、「逆導電型」はＰ型となり、第１の電源ラインの電位は第２の電源ラインの電位よりも低い。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正の内容】
【００１９】
トランジスタＰ３とトランジスタＮ３の直列回路は、電源ラインＶＤＤＬとトランジスタＮ１のドレイン（トランジスタＰ１のドレイン）との間に挿入されており、トランジスタＰ１と並列に接続されている。同様に、トランジスタＰ４とトランジスタＮ４の直列回路は、電源ラインＶＤＤＬとトランジスタＮ２のドレイン（トランジスタＰ２のドレイン）との間に挿入されており、トランジスタＰ２と並列に接続されている。ＰチャネルトランジスタＰ３，Ｐ４のソースは共に電源ラインＶＤＤＬに接続されており、ゲートは共にオン電位（接地電位）にクランプされている。トランジスタＮ３のドレイン（他端）はトランジスタＰ３のドレイン（他端）に接続されており、トランジスタＮ４のドレイン（他端）はトランジスタＰ４のドレイン（他端）に接続されている。また、トランジスタＮ３のゲートには反転入力信号Ａｂが供給され、トランジスタＮ４のゲートには入力信号Ａが供給される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正の内容】
【００２９】
外部電圧ＶＤＤが内部動作電圧ＶＰＥＲＩに近い場合（ＶＤＤ≒ＶＰＥＲＩ）、ＰチャネルトランジスタＰ１，Ｐ２の駆動能力が低下するため、電流供給回路１１がない従来のレベルシフト回路においては、タイミングｔ１，ｔ３において破線で示すように緩やかな立ち上がり／立ち下がりとなる。しかし、レベルシフトコア回路１０に電流供給回路１１を設けた場合、ＮチャネルトランジスタＮ３，Ｎ４は、ＶＰＥＲＩ−Ｖｔｎ（ＶｔｎはＮチャネルトランジスタの閾値電圧）まで電圧を供給可能であるため、ＰチャネルトランジスタＰ１，Ｐ２の駆動能力の低下をＮチャネルトランジスタＮ３，Ｎ４で補うことができる。具体的には、ＶＤＤ＝１．１Ｖ、ＶＰＥＲＩ＝１．０Ｖ、Ｖｔｎ＝０．３Ｖとした場合、トランジスタＮ３，Ｎ４の供給可能電圧はＶＰＥＲＩ−Ｖｔｎ＝０．７Ｖとなり、０．５５Ｖ（＝０．５ＶＤＤ）よりも大きいため、トランジスタＮ３，Ｎ４でレベル変換の論理閾値（＝０．５ＶＤＤ）を判定可能である。したがって、Ｐ１，Ｐ２の供給能力をＮ３，Ｎ４で補うことができ、出力信号Ｂの電位レベルがＶＳＳからＶＤＤへ遷移する時間Ｔ１とＶＤＤからＶＳＳへ遷移する時間Ｔ２のバランスを保つことができる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
外部電圧ＶＤＤが内部動作電圧ＶＰＥＲＩよりも大きい場合（ＶＤＤ＞ＶＰＥＲＩ）、ＰチャネルトランジスタＰ１，Ｐ２の駆動能力が低下することはないため、出力信号Ｂは急峻な立ち上がり／立ち下がりとなる。具体的には、ＶＤＤ＝１．８１Ｖ、ＶＰＥＲＩ＝１Ｖ、Ｖｔｎ＝０．７Ｖとした場合、ＮチャネルトランジスタＮ３，Ｎ４の供給可能電圧はＶＰＥＲＩ−Ｖｔｎ＝０．８Ｖとなり、０．９Ｖ（＝０．５ＶＤＤ）よりも小さいため、トランジスタＮ３，Ｎ４でレベル変換の論理閾値（＝０．５ＶＤＤ）を超えないが、トランジスタＰ１，Ｐ２のソース電位がＶＤＤまで高くなり、トランジスタＰ１，Ｐ２の駆動電力が大きくなるため、出力信号Ｂの電位レベルがＶＳＳからＶＤＤへ遷移する時間Ｔ１とＶＤＤからＶＳＳへ遷移する時間Ｔ２のバランスを保つことができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３２
【補正方法】変更
【補正の内容】
【００３２】
図４に示すように、レベルシフト回路１００は、Ｘ方向に延びる電源ライン２２，２３と、電源ライン２２と電源ライン２３との間に設けられたトランジスタ領域２４及びインバータ領域２８とを有している。電源ライン２２は電源電位ＶＤＤを供給するための配線であって、図１のＶＤＤＬに対応している。また、電源ライン２３は電源電位ＶＳＳを供給するための配線であって、図１のＶＳＳＬに対応している。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
拡散層の共有について詳細に説明すると、図４においては、トランジスタＮ１，Ｎ３を構成する４つの拡散層３１ａ〜３１ｄのうち、左から３つまでの拡散層３１ａ，３１ｂ，３１ｃがトランジスタＮ１の拡散層であり、右から２つまでの拡散層３１ｄ，３１ｃがトランジスタＮ３の拡散層であり、左から３つ目の拡散層３１ｃはトランジスタＮ１とＮ３との間で共有されている。同様に、トランジスタＮ２，Ｎ４を構成する４つの拡散層３２ａ〜３２ｄのうち、右から３つまでの拡散層３２ｄ，３２ｃ，３２ｂがトランジスタＮ２の拡散層であり、左から２つまでの拡散層３２ａ，３２ｂがトランジスタＮ４の拡散層であり、右から３つ目の拡散層３２ｂはトランジスタＮ２とＮ４との間で共有されている。このように、拡散層の共有化によって細密レイアウトが実現され、Ｎチャネルトランジスタのレイアウト面積が縮小されるので、ＰチャネルトランジスタＰ３，Ｐ４を追加したとしてもレベルシフト回路全体としては回路規模の縮小化を図ることができる。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
図６に示すように、従来のレベルシフト回路では、ＶＤＤが高い場合にはデューティの変化率が５％と低く、ＶＤＤが低くなるほどデューティの変化率も大きくなり、ＶＤＤ＝１．１Ｖのときにはデューティの変化率が１２．８％まで悪化している。なお、このデューティの変化率の悪化を改善するためにＤＬＬ（Delay Locked Loop）回路を用いる必要があるが、レベルシフト回路だけのために１０％以上の補正量を必要とするため、ＤＬＬ回路の補正量を１０％以上確保できるように設計しなければならず、ＤＬＬ回路の回路規模が増大する一因となる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
これに対し、本実施形態によるレベルシフト回路１００では、ＶＤＤが高い場合にはデューティの変化率が約−２．６％であり、ＶＤＤが低くなるほどデューティの変化率も高くなってプラス側に変化するが、ＶＤＤ＝１．１Ｖのときにはデューティの変化率が約１．７％となり、絶対値で見れば改善している。このように、本実施形態によるレベルシフト回路１００によるデューティの変化は±２．６％以内であり、レベル変換後のデューティの変化率の悪化が抑制されていることが分かる。したがって、レベルシフト回路１００のみならずＤＬＬ回路の規模まで縮小することができ、レベルシフト回路及びＤＬＬ回路を含む半導体装置全体の小型化を図ることができる。