【手続補正書】
【提出日】平成24年2月9日(2012.2.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
ファイバ・チャネル調停ループ（ＦＣ−ＡＬ）と結合するファイバ・チャネル・インターフェイス回路であって、複数のターゲット調停ループ物理アドレス（Ｔ−ＡＬＰＡ）に応答するファイバ・チャネル・インターフェイス回路と、
ＦＣ−ＡＬ記憶装置ではない複数の記憶装置と結合するバックエンド・インターフェイス回路と、
前記ファイバ・チャネル・インターフェイス回路と結合され、かつ前記バックエンド・インターフェイス回路と結合されたバイパス制御論理回路であって、前記複数のＴ−ＡＬＰＡの１つを、前記複数の記憶装置のそれぞれにマッピングし、かつ、前記複数の記憶装置の個々のものを、前記複数の記憶装置の他のものの状態にかかわらず、バイパスし、イネーブルにするように、前記複数Ｔ−ＡＬＰＡのそれぞれについてループ・ポート・イネーブル（ＬＰＥ）およびループ・ポート・バイパス（ＬＰＢ）ファイバ・チャネル・プリミティブ・シーケンスを処理するバイパス制御論理回路とを備える、ファイバ・チャネル・ブリッジ装置。
【請求項２】
前記バックエンド・インターフェイス回路が、複数のＳＡＳ記憶装置に結合するためのシリアル・アタッチド・スモールコンピュータシステムインターフェイス（ＳＡＳ）インターフェイス回路である、請求項１に記載のブリッジ装置。
【請求項３】
前記バックエンド・インターフェイス回路が、複数のＳＡＴＡ記憶装置に結合するためのシリアル・アドバンスト・テクノロジ・アタッチメント（ＳＡＴＡ）インターフェイス回路である、請求項１に記載のブリッジ装置。
【請求項４】
前記バイパス制御論理回路が、
複数のバイパス・ビットを有するバイパス・ビット・ベクトルであって、各バイパス・ビットが、前記複数のＴ−ＡＬＰＡの１つに対応し、前記各バイパス・ビットの値が、対応するＴ−ＡＬＰＡと現在関連付けられている記憶装置が現在バイパス状態にあるかどうかを示す、バイパス・ビット・ベクトルと、
複数の有効ビットを有する有効ビット・ベクトルであって、各有効ビットが、前記複数のＴ−ＡＬＰＡの１つに対応し、前記各有効ビットの値が、対応するＴ−ＡＬＰＡと現在関連付けられている記憶装置が現在参加状態にあるかどうかを示す、有効ビット・ベクトルとをさらに含む、請求項１に記載のブリッジ装置。
【請求項５】
前記バイパス制御論理回路が、前記対応する記憶装置が有効Ｔ−ＡＬＰＡを獲得することに応答して、前記有効ビット・ベクトル内の有効ビットをセットする、請求項４に記載のブリッジ装置。
【請求項６】
前記バイパス制御論理回路が、
前記複数のＴ−ＡＬＰＡのそれぞれについて、前記バイパス・ビット・ベクトルおよび前記有効ビット・ベクトルに基づいて、ＬＰＢおよびＬＰＥプリミティブ・シーケンスを処理するループ・ポート・ステート・マシン（ＬＰＳＭ）回路をさらに備える、請求項４に記載のブリッジ装置。
【請求項７】
前記ＬＰＳＭが、前記バイパス・ビット・ベクトルおよび前記有効ビット・ベクトルに基づいて履歴ビットを維持し、
前記履歴ビットが、ＢＹＰＡＳＳ履歴ビットおよびＰＡＲＴＩＣＩＰＡＴＥ履歴ビットを含む、請求項６に記載のブリッジ装置。
【請求項８】
ＬＰＢプリミティブ・シーケンスが、前記有効ビット・ベクトルに従って有効と判定された記憶装置について処理される際に、前記バイパス・ビット・ベクトルおよび前記有効ビット・ベクトルによって判定されるように、他の全ての記憶装置がバイパスされる場合に、前記ＬＰＳＭが、前記ＢＹＰＡＳＳ履歴ビットをセットする、請求項７に記載のブリッジ装置。
【請求項９】
前記有効ビット・ベクトルによって判定されるように、前記ブリッジ装置と結合された任意の記憶装置が現在前記参加状態にある場合に、前記ＬＰＳＭが、前記ＰＡＲＴＩＣＩＰＡＴＥ履歴ビットをセットする、請求項７に記載のブリッジ装置。
【請求項１０】
複数の非ＦＣ−ＡＬ記憶装置をＦＣ−ＡＬ通信媒体に結合させるＦＣ−ＡＬブリッジ装置のファイバ・チャネル調停ループ（ＦＣ−ＡＬ）インターフェイス回路において動作可能な方法であって、
前記ブリッジ装置が、特定の記憶装置を識別するループ・ポート・イネーブル（ＬＰＥ）・プリミティブ・シーケンスを前記ＦＣ−ＡＬ通信媒体から受信することに応答して、前記ブリッジ装置と結合された前記特定の記憶装置を非バイパス状態にするステップであって、前記特定の記憶装置は、前記ブリッジ装置と結合された他の記憶装置のバイパス／非バイパス状態にかかわらず非バイパス状態になる、ステップと、
前記ブリッジ装置が、特定の記憶装置を識別したループ・ポート・バイパス（ＬＰＢ）・プリミティブ・シーケンスを前記ＦＣ−ＡＬ通信媒体から受信することに応答して、前記ブリッジ装置と結合された前記特定の記憶装置をバイパス状態にするステップであって、前記特定の記憶装置は、前記ブリッジ装置と結合された他の記憶装置のバイパス／非バイパス状態にかかわらずバイパス状態になるステップとを具備する、方法。
【請求項１１】
有効ビット・ベクトルを維持するステップであって、前記有効ビット・ベクトルの各有効ビットは、対応するターゲット調停ループ物理アドレス（Ｔ−ＡＬＰＡ）が前記ブリッジ装置と結合された記憶装置と関連付けられているか否かを示す、ステップと、
バイパス・ビット・ベクトルを維持するステップであって、前記バイパス・ビット・ベクトルの各バイパス・ビットは、前記対応するＴ−ＡＬＰＡと関連付けられた前記記憶装置がバイパス状態にあるか又は非バイパス状態にあるかを示す、ステップとをさらに具備する、請求項１０に記載の方法。
【請求項１２】
前記バイパス・ビット・ベクトルおよび前記有効ビット・ベクトルに基づいて履歴ビットを維持するステップをさらに具備し、
前記履歴ビットは、ＢＹＰＡＳＳ履歴ビットおよびＰＡＲＴＩＣＩＰＡＴＥ履歴ビットを含む、請求項１１に記載の方法。
【請求項１３】
履歴ビットを維持する前記ステップは、
ＬＰＢプリミティブ・シーケンスが、前記有効ビット・ベクトルに従って有効と判定された記憶装置について処理される際に、前記バイパス・ビット・ベクトルおよび前記有効ビット・ベクトルによって判定されるように、他の全ての記憶装置が前記バイパス状態にある場合に、前記ＢＹＰＡＳＳ履歴ビットをセットするステップをさらに具備する、請求項１２に記載の方法。
【請求項１４】
履歴ビットを維持する前記ステップは、
対応するＴ−ＡＬＰＡが記憶装置と関連付けられていたことを示す前記有効ビット・ベクトル内の有効ビットによって判定されるように、前記ブリッジ装置と結合された任意の記憶装置が現在参加状態にある場合に、前記ＰＡＲＴＩＣＩＰＡＴＥ履歴ビットをセットするステップをさらに具備する、請求項１２に記載の方法。
【請求項１５】
複数のシリアル・アタッチド・スモールコンピュータシステムインターフェイス（ＳＡＳ）記憶装置及び複数のシリアル・アドバンスト・テクノロジ・アッタチメント（ＳＡＴＡ）記憶装置を、ファイバ・チャネル調停ループ（ＦＣ−ＡＬ）通信媒体へ結合するためのブリッジ装置であって、
複数のＳＡＳ／ＳＡＴＡ記憶装置と結合するバックエンド・インターフェイス回路と、
前記ＦＣ−ＡＬ通信媒体と結合するための前記バックエンド・インターフェイスと結合するファイバ・チャネル・インターフェイス回路とを備え、
前記ファイバ・チャネル・インターフェイス回路は、ファイバ・チャネル・プロトコルのＦＣ０層、ＦＣ１層、ＦＣ２層、スモール・コンピュータ・システム・インターフェイス・ファイバ・チャネル・プロトコル（ＳＣＳＩ  ＦＣＰ）層、及びＦＣ−ＡＬ層を実装するための論理回路を含み、
前記ＦＣ−ＡＬ層論理回路は、複数のターゲット調停ループ物理アドレス（Ｔ−ＡＬＰＡｓ）を、前記複数の記憶装置の対応する記憶装置にマッピングするバイパス制御論理回路を含み、
前記バイパス制御論理回路は、前記複数の記憶装置の個々のものを、前記複数の記憶装置の他のものの状態にかかわらず、バイパスし、イネーブルにするように、前記複数Ｔ−ＡＬＰＡのそれぞれについてループ・ポート・イネーブル（ＬＰＥ）およびループ・ポート・バイパス（ＬＰＢ）ファイバ・チャネル・プリミティブ・シーケンスを処理する、ブリッジ装置。
【請求項１６】
前記バイパス制御論理回路は、
複数のバイパス・ビットを有するバイパス・ビット・ベクトルであって、各バイパス・ビットが、前記複数のＴ−ＡＬＰＡの１つに対応し、前記各バイパス・ビットの値が、対応するＴ−ＡＬＰＡと現在関連付けられている記憶装置が現在バイパス状態にあるかどうかを示す、バイパス・ビット・ベクトルと、
複数の有効ビットを有する有効ビット・ベクトルであって、各有効ビットが、前記複数のＴ−ＡＬＰＡの１つに対応し、前記各有効ビットの値が、対応するＴ−ＡＬＰＡと現在関連付けられている記憶装置が現在参加状態にあるかどうかを示す、有効ビット・ベクトルとをさらに含む、請求項１５に記載のブリッジ装置。
【請求項１７】
前記バイパス制御論理回路は、
ファイバ・チャネル標準に従って動作するループ・ポート・ステート・マシン（ＬＰＳＭ）と、
前記ＦＣ−ＡＬ通信媒体を制御するために、前記ＬＰＳＭにより使用されるＢＹＰＡＳＳ履歴ビットと、
前記ＦＣ−ＡＬ通信媒体を制御するために、前記ＬＰＳＭにより使用されるＰＡＲＴＩＣＩＰＡＴＥ履歴ビットとをさらに含み、
前記バイパス制御論理回路は、ＬＰＢプリミティブ・シーケンスが、前記有効ビット・ベクトルに従って有効と判定された記憶装置について処理される際に、前記バイパス・ビット・ベクトルおよび前記有効ビット・ベクトルによって判定されるように、他の全ての記憶装置が前記バイパス状態にある場合に、前記ＢＹＰＡＳＳ履歴ビットをセットし、
前記バイパス制御論理回路は、対応するＴ−ＡＬＰＡが記憶装置と関連付けられていたことを示す前記有効ビット・ベクトル内の有効ビットによって判定されるように、前記ブリッジ装置と結合された任意の記憶装置が現在参加状態にある場合に、前記ＰＡＲＴＩＣＩＰＡＴＥ履歴ビットをセットする、請求項１６に記載のブリッジ装置。