【事件の表示】
　特願２００１−２２４８５７「半導体装置の製造方法」拒絶査定不服審判事件〔平成１５年　２月　７日出願公開、特開２００３−　３７２６６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１３年７月２５日の出願であって、平成１９年３月９日付けで手続補正がなされ、同年５月３０日付けで拒絶査定がなされ、それに対して、同年７月５日に拒絶査定に対する審判請求がなされるとともに、同年８月３日付けで手続補正がなされ、その後、平成２１年１２月２１日付けで審尋がなされ、平成２２年２月２２日に回答書が提出されたものである。
　
第２．平成１９年８月３日付けの手続補正についての却下の決定
　［補正の却下の決定の結論］
　平成１９年８月３日付けの手続補正を却下する。
　
　［理由］
１．手続補正の内容
　平成１９年８月３日付けの手続補正（以下、「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜７を、補正後の特許請求の範囲の請求項１〜５と補正するとともに、明細書の００１５段落についての補正を行うものであり、補正前後の請求項１は以下のとおりである。
　
（補正前）
「　　【請求項１】
　半導体基板上にゲート絶縁膜を介してｐ型多結晶シリコンからなるゲート電極が形成されたＭＩＳＦＥＴを含む半導体装置の製造方法であって、
　前記ゲート絶縁膜上にアモルファスシリコンを形成する工程と、
　前記アモルファスシリコンに、アクセプタとなるアクセプタ化不純物を導入する工程と、
　前記アモルファスシリコンに、結晶化による結晶粒の大きさが、前記ゲート電極上面側より前記ゲート絶縁膜と該ゲート電極との界面側の方が小さくなるように、結晶粒の成長を抑制する結晶成長抑制不純物を導入する工程と、
　前記アモルファスシリコンを結晶化させ、前記ｐ型多結晶シリコンを形成する工程とを含むことを特徴とする半導体装置の製造方法。」
　
（補正後）
「　　【請求項１】
　半導体基板上にゲート絶縁膜を介してｐ型多結晶シリコンからなるゲート電極が形成されたＭＩＳＦＥＴを含む半導体装置の製造方法であって、
　前記ゲート絶縁膜上にアモルファスシリコンを形成する工程と、
　前記アモルファスシリコンに、アクセプタとなるアクセプタ化不純物を導入する工程と、
　前記アモルファスシリコンに、結晶化による結晶粒の大きさが、前記ゲート電極上面側より前記ゲート絶縁膜と該ゲート電極との界面側の方が小さくなるように、結晶粒の成長を抑制する結晶成長抑制不純物を該不純物の濃度ピーク位置が前記アモルファスシリコンと前記ゲート絶縁膜との界面近傍となるようイオン注入法により導入する工程と、
　前記アモルファスシリコンを結晶化させ、前記ｐ型多結晶シリコンを形成する工程とを含むことを特徴とする半導体装置の製造方法。」
　
２．補正事項の整理
　本件補正による補正事項を整理すると以下のとおりである。
　
（１）補正事項１
　補正前の請求項１の「前記アモルファスシリコンに、結晶化による結晶粒の大きさが、前記ゲート電極上面側より前記ゲート絶縁膜と該ゲート電極との界面側の方が小さくなるように、結晶粒の成長を抑制する結晶成長抑制不純物を導入する工程」を、補正後の請求項１の「前記アモルファスシリコンに、結晶化による結晶粒の大きさが、前記ゲート電極上面側より前記ゲート絶縁膜と該ゲート電極との界面側の方が小さくなるように、結晶粒の成長を抑制する結晶成長抑制不純物を該不純物の濃度ピーク位置が前記アモルファスシリコンと前記ゲート絶縁膜との界面近傍となるようイオン注入法により導入する工程」と補正すること。
　
（２）補正事項２                                          　
　補正前の請求項２及び３を削除すること。
　
（３）補正事項３
　上記補正事項１及び２についての補正に伴い、補正前の請求項４の項番を、請求項２と補正するとともに、補正前の請求項４における「結晶成長抑制不純物により結晶粒成長を抑制しつつ前記アモルファスシリコンを結晶化させて、多結晶シリコンを形成する工程」の「結晶成長抑制不純物」との記載、及び、「前記多結晶シリコンの結晶粒内にアクセプタ化不純物を拡散させる工程」の「アクセプタ化不純物」との記載を、それぞれ補正後の請求項２における「前記結晶成長抑制不純物」及び「前記アクセプタ化不純物」との記載に補正すること。
　
（４）補正事項４
　上記補正事項１及び２についての補正に伴い、補正前の請求項５の項番を、請求項３と補正するとともに、補正前の請求項５における「アクセプタ化不純物として、Ｂを前記アモルファスシリコン内に導入すること」との記載を、補正後の請求項３における「前記アモルファスシリコン内に導入するアクセプタ化不純物としてＢを用いたこと」との記載に補正すること。
　
（５）補正事項５
　上記補正事項１及び２についての補正に伴い、補正前の請求項６の項番を、請求項４と補正するとともに、補正前の請求項６における「前記結晶粒成長抑制不純物として、Ｃ，Ｏ，Ｎ，Ｃｌ，Ｂｒ，Ｉ，Ａｒ，Ｋｒ，及びＸｅの何れかを、前記アモルファスシリコン内に導入すること」との記載を、補正後の請求項４における「前記アモルファスシリコン内に導入する結晶粒成長抑制不純物として、Ｃ，Ｏ，Ｎ，Ｃｌ，Ｂｒ，Ｉ，Ａｒ，Ｋｒ，及びＸｅの何れかを用いたこと」との記載に補正すること。
　
（６）補正事項６
　上記補正事項１及び２についての補正に伴い、補正前の請求項７の項番を、請求項５と補正すること。
　
（７）補正事項７
　上記補正事項１についての補正に伴い、補正前の００１５段落における「前記アモルファスシリコンに、結晶化による結晶粒の大きさが、前記ゲート電極上面側より前記ゲート絶縁膜と該ゲート電極との界面側の方が小さくなるように、結晶粒の成長を抑制する結晶成長抑制不純物を導入する工程」を、補正後の００１５段落の「前記アモルファスシリコンに、結晶化による結晶粒の大きさが、前記ゲート電極上面側より前記ゲート絶縁膜と該ゲート電極との界面側の方が小さくなるように、結晶粒の成長を抑制する結晶成長抑制不純物を該不純物の濃度ピーク位置が前記アモルファスシリコンと前記ゲート絶縁膜との界面近傍となるようイオン注入法により導入する工程」と補正すること。
　
３．補正の目的及び新規事項の追加の有無についての検討
（１）補正事項１について
　補正事項１についての補正は、補正前の請求項１の「前記アモルファスシリコンに、結晶化による結晶粒の大きさが、前記ゲート電極上面側より前記ゲート絶縁膜と該ゲート電極との界面側の方が小さくなるように、結晶粒の成長を抑制する結晶成長抑制不純物を導入する工程」について、その「結晶成長抑制不純物」の導入方法を「該不純物の濃度ピーク位置が前記アモルファスシリコンと前記ゲート絶縁膜との界面近傍となるようイオン注入法により導入する」ものに限定する内容のものであって、補正前の請求項１に係る発明の発明特定事項に対して技術的限定を付加するものであるから、当該補正事項１は、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、当該補正事項１は、願書に最初に添付した明細書又は図面（以下、「当初明細書等」という。）に記載された事項の範囲内でなされたもの（当初明細書等における請求項３，請求項５，００３３段落などの記載により裏付け）であり、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定をいう。以下同じ。）に規定する要件を満たすものであることは明らかである。
　
（２）補正事項２について
　補正事項２についての補正は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。また、当該補正事項２が特許法第１７条の２第３項に規定する要件を満たすものであることは明らかである。
　
（３）補正事項３について
　補正事項３についての補正は、上記補正事項１及び２についての補正に伴い、補正前の請求項１を引用した請求項４を、補正後の請求項１を引用した請求項２に補正するものであって、上記（１）で述べたような補正前の請求項１に係る発明の発明特定事項に対して付加するのと同じ技術的限定を、補正前の請求項４に対して付加するとともに、補正前の請求項４に記載されていた発明特定事項を実質的な内容には変更を加えず書き改めることで、補正後の請求項２とする内容のものであるから、当該補正事項３は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当し、かつ、特許法第１７条の２第３項に規定する要件を満たすものであることも明らかである。
　
（４）補正事項４について
　補正事項４についての補正は、上記補正事項１及び２についての補正に伴い、補正前の請求項１を引用した請求項５を、補正後の請求項１を引用した請求項３に補正するものであって、上記（１）で述べたような補正前の請求項１に係る発明の発明特定事項に対して付加するのと同じ技術的限定を、補正前の請求項５に対して付加するとともに、補正前の請求項５に記載されていた発明特定事項を実質的な内容には変更を加えず書き改めることで、補正後の請求項３とする内容のものであるから、当該補正事項４は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当し、かつ、特許法第１７条の２第３項に規定する要件を満たすものであることも明らかである。
　
（５）補正事項５について
　補正事項５についての補正は、上記補正事項１及び２についての補正に伴い、補正前の請求項１を引用した請求項６を、補正後の請求項１を引用した請求項４に補正するものであって、上記（１）で述べたような補正前の請求項１に係る発明の発明特定事項に対して付加するのと同じ技術的限定を、補正前の請求項６に対して付加するとともに、補正前の請求項６に記載されていた発明特定事項を実質的な内容には変更を加えず書き改めることで、補正後の請求項４とする内容のものであるから、当該補正事項５は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当し、かつ、特許法第１７条の２第３項に規定する要件を満たすものであることも明らかである。
　
（６）補正事項６について
　補正事項６についての補正は、上記補正事項１及び２についての補正に伴い、補正前の請求項１を引用した請求項７を、補正後の請求項１を引用した請求項５に補正するものであって、上記（１）で述べたような補正前の請求項１に係る発明の発明特定事項に対して付加するのと同じ技術的限定を、補正前の請求項７に対して付加するとともに、補正前の請求項７に記載されていた発明特定事項には何らも変更を加えず、その項番を書き改めることで、補正後の請求項５とする内容のものであるから、当該補正事項６は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当し、かつ、特許法第１７条の２第３項に規定する要件を満たすものであることも明らかである。
　
（７）補正事項７について
　補正事項７は、上記補正事項１についての補正に伴い、請求項１に対する上記補正事項１と同内容の補正を、００１５段落に対しても行う補正であり、特許法第１７条の２第３項に規定する要件を満たすものであることは明らかである。
　
（８）補正の目的及び新規事項の追加の有無についてのまとめ
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものであり、かつ、補正後の特許請求の範囲における請求項１〜５は、それぞれ同法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する、本件補正による補正事項１，３，４，５及び６により補正されたものである。
　したがって、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき更に検討する。
　
４．独立特許要件についての検討
（１）本件補正による補正後の発明
　本件補正による補正後の請求項１〜５に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載されている事項により特定されるとおりのものである。
　そして、そのうちの請求項１に係る発明（以下、「補正発明」という。）は、その請求項１に記載された事項により特定される、上記１．の「補正後」の箇所に記載したとおりのものである。
　
（２）引用例に記載された発明
（２−１）本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由に引用された特開平１０−９８１８７号公報（以下、「引用例」という。）には、図２とともに、従来の技術及び本発明の第２の実施の形態として、以下の事項が記載されている。なお、下線は当合議体が付加したものである。
　
「【０００２】
【従来の技術】半導体集積回路の大規模化に伴い、半導体素子は逆に微細化されている。例えば、論理回路用のトランジスタにおいて、ゲート長が０．３５μｍのものにおいては、ゲート酸化膜の厚さは８ｎｍに更に、微細な０．２５μｍのトランジスタでは６ｎｍにまで薄膜化されている。このように、薄膜化されたゲート酸化膜をもつトランジスタにおいて、大きな問題となるのは、Ｐ型ＭＯＳトランジスタにおいて、ゲート電極からの不純物がゲート酸化膜を突き抜けやすくなるということである。
この突き抜け現象とは、ソース、ドレインの低抵抗領域形成のための不純物であるボロンもしくはＢＦ
2
 が、イオン注入工程によってゲート電極にも導入され、その後の高温の活性化工程において、導入不純物であるボロンがゲート酸化膜中に拡散して、チャネル領域へ達してしまう現象のことである。
「【００１２】
図２（ａ）〜（ｃ）は本発明の第２の実施の形態を説明する為の半導体チップの断面図である
【００１３】まず、
図２（ａ）に示すように、
Ｐ型シリンコン基板１上に、選択的にシリコン酸化膜による素子分離領域２と、Ｎ型ウエル領域３及びトランジスタ形成領域に厚さ６ｎｍのゲート酸化膜４を酸化によって形成する。次にゲート電極となる非晶質シリコン膜を化学的気相成長法によって形成する。
基板温度が５００度で成長時間の４分の１の間、まず、ヘリウムと酸素が混合比１：１で混ざったガスをシランガスに混入させて、第１非晶質シリコン膜１１を約５０ｎｍ（全膜厚の１／３以下）成長する。その後、ヘリウムと酸素の混合ガスを止めて、酸素の混入していない第２非晶質シリコン膜１２を１５０ｎｍの厚さに成長する。この結果、ヘリウムと酸素ガスを混入させて成長した第１非晶質シリコンの膜１１は酸素が混入するこによって、シリコン−シリコンのネットワークがごく短距離でしか秩序を持っておらず、後の熱処理工程での結晶化において、シリコン粒径は小さくなる。一方、酸素ガスを導入せずに形成した非晶質シリコン膜１２は、後の熱処理で大きな結晶粒が成長する
【００１４】次に、フォトレジスト膜をマスクとし酸化膜との選択比のあるエッチング装置によって
第１及び第２非晶質シリコン膜１１，１２をエッチングしてゲート電極を形成する
【００１５】次に図２（ｂ）に示すように、全面にサイドウォール形成のための酸化膜１３を堆積する。
この酸化膜１３はゲート電極に対して被覆性を良くするために、８００℃程度の高温で堆積させられるため、先に形成した酸素ガスを導入して堆積した第１非晶質シリコン膜１１は結晶粒の小さい第１多結晶シリコン膜１１Ａに、第２非晶質シリコン膜１２は結晶粒径の大きな第２多結晶シリコン膜１２Ａにそれぞれ再結晶化される
【００１６】次に図２（ｃ）に示すように、
全面に被覆した酸化膜１３をエッチバックしてサイドウォール１３Ａを形成して、ソース領域８Ａ、ドレイン領域８Ｂを、３０ｋｅＶのＢＦ
2
 または５ｋｅＶのボロンのイオン注入によって、ドーズ量５×１０
15
ｃｍ
-2
の条件で形成して、９００℃の窒素雰囲気中で活性化し、ＭＯＳトランジスタ構造を形成する
【００１７】
この第２の実施の形態によるゲート電極構造の形成方法によっても、従来の通常の多結晶シリコン膜では、多結晶シリコンの膜厚とほぼ等しい粒径である１５０〜２００ｎｍの多結晶であったものが、結晶の阻害する酸素の影響によって３０ｎｍ程度と非常に小さくでき、ソース、ドレイン領域の形成にＢＦ
2
 を用いてもボロンの突き抜けを抑制できるようになり、プロセスマージンが大きくかつ、信頼性の高いトランジスタ素子が得られる。
　
　なお、このうちの００１３段落に記載された「Ｐ型シリンコン基板１」及び「第１非晶質シリコンの膜１１は酸素が混入するこによって」は、各々「Ｐ型シリコン基板１」及び「第１非晶質シリコン膜１１は酸素が混入することによって」の誤記と認められるので、以下、引用が必要な際にはそのように読替える。
　
（２−２）ここで、引用例の第２の実施の形態には、「ゲート電極」に「ボロンもしくはＢＦ2 」を導入することに関し、直接的な記載こそなされてはいないが、０００２段落の従来の技術に関する記載との対応関係に照らし、００１７段落に記載されるような「ソース領域８Ａ、ドレイン領域８Ｂを、３０ｋｅＶのＢＦ2 または５ｋｅＶのボロンのイオン注入によって、ドーズ量５×１０15ｃｍ-2の条件で形成」する際には、「ゲート電極」にも「ボロン」がイオン注入されるものと認められ、さらにその後に「９００℃の窒素雰囲気中で活性化」が行われる結果として、出来上がった「ＭＯＳトランジスタ構造」の「第１多結晶シリコン膜１１Ａ」及び「第２非晶質シリコン膜１２Ａ」からなる「ゲート電極」は、ｐ型多結晶シリコンになっているものと解される。また、「ゲート電極」に「ＢＦ2 」を導入する場合についても、上記した「ゲート電極」に「ボロン」を導入する場合と同様の考え方が成り立つ。
　
（２−３）そして、引用例における図２及び上記（２−１）で摘記をした従来の技術及び本発明の実施の形態の記載、並びに上記（２−２）の検討結果とを総合すると、引用例には以下の発明（以下、「引用発明」という。）が記載されているものと認められる。
　
「Ｐ型シリコン基板１上にゲート酸化膜４が形成され、さらにｐ型多結晶シリコンからなるゲート電極が形成されたＭＯＳトランジスタ構造を含む半導体チップの製造方法であって、
　化学的気相成長法によって前記ゲート酸化膜４上に酸素の混入した第１非晶質シリコン膜１１を成長する工程と、
　前記第１非晶質シリコン膜１１の上に酸素の混入していない第２非晶質シリコン膜１２を成長する工程と、
　前記第１非晶質シリコン膜１１と前記第２非晶質シリコン膜１２とを８００℃程度の高温で再結晶化させる工程と、
　ボロンもしくはＢＦ2 が導入された前記ｐ型多結晶シリコンを形成する工程とを含むことを特徴とする半導体チップの製造方法」
　
（２−４）本願の出願前に日本国内において頒布された特開平０６−０９７４２４号公報（以下、「周知例１」という。）には、図１とともに、以下の事項が記載されている。なお、下線は当合議体が付加したものである。
　
「【００１０】
【実施例】以下、本発明の実施例について説明する。先づ、図１（ａ）に示すように、シリコン基板１上にＮ型ウェル１０（Ｎ型不純物濃度：１Ｅ１７（１／cm3））を形成し、該Ｎ型ウェル１０上にゲート熱酸化膜１１（膜厚：１１０Å）を形成し、しかる後、ＬＰ−ＣＶＤ法によってアモルファスシリコン膜１２を３５００Åの膜厚に形成した。ここで、アモルファスシリコン膜１２の形成条件は、温度を５００℃とし、反応ガスとしてＳｉ2Ｈ6を３００ＳＣＣＭで導入し、圧力を０．１ｔｏｒｒとした。
【００１１】
アモルファスシリコン膜１２を形成後、このアモルファスシリコン膜１２にボロン（Ｂ）をイオン注入した。
【００１２】しかる後、図１（ｂ）に示すように、ボロン（Ｂ）の注入されたアモルファスシリコン膜１２をパターニングして、ゲートとなるべき領域１２’を画定し、また、ソース・ドレインとなるべき領域１３にボロン（ＢＦ2）を注入し、次いで、層間絶縁膜１４を形成した後、温度８００℃で３０分間、活性化アニールを施した。これにより、領域１３に注入されたボロン（ＢＦ2）を活性化して、ソース・ドレイン（１３）を形成し、また、これと同時に、ゲートとなるべき領域１２’が結晶化され、Ｐ型ポリシリコンのゲート電極（１２’）を形成することができた。しかる後、コンタクトホールを開孔し、このコンタクトホールにメタル１５を形成して、ＭＯＳ素子を作成した。」
　
（２−５）本願の出願前に日本国内において頒布された特開２００１−１８９４４８号公報（以下、「周知例２」という。）には、図６〜９とともに、以下の事項が記載されている。なお、下線は当合議体が付加したものである。
　
「【００５４】以下、本実施形態による半導体装置の製造方法に沿って本実施形態による半導体装置について詳述する。
【００５５】まず、シリコン基板１０上に、例えば熱酸化法により、窒素を数％程度含有する膜厚４ｎｍのシリコン酸化膜よりなるゲート絶縁膜１２を形成する（図６（ａ））。
【００５６】次いで、ゲート絶縁膜１２を形成したシリコン基板１０上に、例えばＣＶＤ法により、膜厚７０ｎｍのアモルファスシリコン膜１４を形成する（図６（ｂ））。
【００５７】次いで、
イオン注入により、アモルファスシリコン膜１４にアクセプタ不純物であるボロンイオンを注入する（図６（ｃ））。
【００５８】次いで、例えば窒素雰囲気中で８００℃３０分間の熱処理を行う。この熱処理は、アモルファスシリコン膜１４を結晶化して注入したボロンを活性化させるとともに、注入したボロンをゲート絶縁膜１２近傍まで十分に拡散させるためである。この熱処理により、後に堆積するＷＮ膜２０近傍におけるボロン濃度が低下され、ＷＮ膜２０方向に移動するボロンを低減することができる。なお、以下の説明では、結晶化したアモルファスシリコン膜１４をポリシリコン膜１６と表す。
【００５９】次いで、ポリシリコン膜１６上に、例えばＣＶＤ法により膜厚１０ｎｍのアモルファスシリコン膜１８を形成する（図６（ｄ））。この際、ポリシリコン膜１６とアモルファスシリコン膜１８との間には、自然酸化膜（図示せず）が形成されている。
【００６０】次いで、アモルファスシリコン膜１８上に、例えばスパッタ法により、膜厚５ｎｍのＷＮ膜２０を形成する。
【００６１】なお、形成されるＰＭＯＳＦＥＴのＡＣ特性を考慮すると、アモルファスシリコン膜１８とＷＮ膜２０との間のボロン濃度をより高くすることが望ましい。かかる観点から、アモルファスシリコン膜１８を堆積した後、ＷＮ膜２０の堆積前に、アモルファスシリコン膜１８にボロンイオンをイオン注入するようにしてもよい。
【００６２】次いで、ＷＮ膜２０上に、例えばスパッタ法により、膜厚４０ｎｍのＷ膜２２を形成する（図７（ａ））。
【００６３】次いで、Ｗ膜２２上に、例えばＣＶＤ法により、膜厚１００ｎｍのシリコン窒化膜２４を形成する。この際、成膜過程の熱処理により、アモルファスシリコン膜１８は結晶化して多結晶シリコン３０となる（図７（ｂ））。
【００６４】なお、この工程及びその後の熱処理工程においてポリシリコン膜１６中のボロンは熱拡散するが、ポリシリコン膜１６とポリシリコン膜３０との間には自然酸化膜（図示せず）が形成されているため、ポリシリコン膜１６からポリシリコン膜３０方向へのボロンの拡散が抑制される。この結果、ポリシリコン膜１６とポリシリコン膜３０との界面近傍におけるポリシリコン膜１６中のボロン濃度は、界面近傍のポリシリコン膜３０中のボロン濃度よりも高くなる。これにより、ＷＮ膜２０によるボロンの吸いこみが低減され、ポリシリコン膜１６中のボロン濃度を向上することができる（図１参照）。
【００６５】次いで、通常のリソグラフィー技術及びエッチング技術により、シリコン窒化膜２４、Ｗ膜２２、ＷＮ膜２０、ポリシリコン膜３０及びポリシリコン膜１６をパターニングし、上面がシリコン窒化膜２４により覆われ、ポリシリコン膜１６、３０、ＷＮ膜２０及びＷ膜２２の積層膜よりなるポリメタル構造のゲート電極２６を形成する（図７（ｃ））。
【００６６】次いで、例えば水素と水蒸気とを含む雰囲気中で８００℃６０分間の熱処理を行い、Ｗ膜２２及びＷＮ膜２０を酸化することなくポリシリコン膜１６、３０の側壁部分のみを選択的に酸化してシリコン酸化膜２８を形成する。なお、このシリコン酸化膜２８は、ゲート電極２６のパターニングの際にゲート電極２６端部のゲート絶縁膜１２に導入されるエッチングダメージを除去するためのものである（図８（ａ））。
【００６７】次いで、ゲート電極２６をマスクとして、例えばＢＦ2イオンを、加速エネルギーを５ｋｅＶ、ドーズ量を５×１０14ｃｍ-2としてイオン注入し、ゲート電極２６の両側のシリコン基板１０内に、ＬＤＤ構造或いはエクステンションソースドレイン構造の低濃度領域となる不純物拡散領域３２を形成する（図８（ｂ））。
【００６８】次いで、全面に、例えばＣＶＤ法により膜厚６０ｎｍのシリコン窒化膜を堆積してエッチバックし、ゲート電極２６及びシリコン窒化膜２４の側壁に、シリコン窒化膜よりなるサイドウォール絶縁膜３４を形成する（図９（ａ））。
【００６９】次いで、ゲート電極２６及びサイドウォール絶縁膜３４をマスクとして、例えばボロンイオンを、加速エネルギーを５ｋｅＶ、ドーズ量を２×１０15ｃｍ-2としてイオン注入し、ＬＤＤ構造或いはエクステンションソースドレイン構造の高濃度領域となる不純物拡散領域３６を形成する。
【００７０】次いで、窒素雰囲気中で例えば９５０℃１０秒間の熱処理を行い、低濃度不純物拡散領域３２、３６に導入されたボロンイオンを活性化し、ソース／ドレイン拡散層３８を形成する（図９（ｂ））。
【００７１】こうして、ポリメタル構造のゲート電極２６を有するＰＭＯＳＦＥＴを形成する。
【００７２】このように、本実施形態によれば、ボロンを添加したポリシリコン膜１６を形成した後、ＷＮ膜２０を形成する前に、これらの間にアモルファスシリコン膜１８を介在させるので、ポリシリコン膜１６からのボロンのＷＮ膜２０方向への拡散を低減することができる。これにより、ゲート電極２６の空乏化を抑制することができる。」
　
（２−６）本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由に引用された特開平０４−０２５１７６号公報（以下、「周知例３」という。）には、以下の事項が記載されている。なお、下線は当合議体が付加したものである。
　
「〔発明の概要〕
　Ｐ型ＭＩＳトランジスタのゲート電極としてＰ型不純物から成る多結晶シリコンを使う場合、ボロン等のＰ型不純物を多結晶シリコンに導入する前に、
チッ素、フッ素、アルゴン、シリコン、ゲルマニウム等の何れか１つ又は複数の不純物をイオン注入あるいは化学的堆積法により多結晶シリコン中へ導入しておく
　
多結晶シリコン中へこれらの不純物を導入すると、多結晶シリコン中へＰ型不純物を導入した後、ＭＩＳトランジスタ形成までに経る熱工程による多結晶シリコンのグレインの成長が抑制される
　この結果、多結晶シリコン中のグレインに沿うＰ型不純物の拡散が抑制され、Ｐ型不純物がＭＩＳトランジスタの絶縁膜を通過し、シリコン表面にまで達することが抑制される。その結果、スレッショルド電圧の変動、トランジスタ特性の不安定性のないＰ型不純物を導入した多結晶シリコンをゲート電極として持つＰ型ＭＩＳトランジスタを得ることができる。」（第１ページ右下欄第１〜２０行）
　
（２−７）本願の出願前に日本国内において頒布された特開平０７−１６１７３１号公報（以下、「周知例４」という。）には、図４とともに、以下の事項が記載されている。なお、下線は当合議体が付加したものである。
　
「【００２５】たとえば、
化学蒸着または分子線エピタキシなどの他の方法を用いて炭素をドーピングしたシリコンのベース領域４４を形成することもできるが、イオン注入はドーパント濃度の制御性が優れており、良好な処理量を示すので、炭素イオン注入が好ましい。
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「Ｐ型シリコン基板１」，「ゲート酸化膜４」，「ＭＯＳトランジスタ構造」，「半導体チップ」，「ボロンもしくはＢＦ2 」，「酸素」，「混入」すること，「成長する」こと，及び「再結晶化させる」ことは、それぞれ補正発明の「半導体基板」，「ゲート絶縁膜」，「ＭＩＳＦＥＴ」，「半導体装置」，「アクセプタとなるアクセプタ化不純物」，「結晶粒の成長を抑制する結晶成長抑制不純物」，「導入する」こと，「形成する」こと，及び「結晶化させ」ることに相当する。
　また、引用発明の「第１非晶質シリコン膜１１」及び「第２非晶質シリコン膜１２」は、それぞれ補正発明のごとく「アモルファスシリコン」からなるものである。
　さらに、引用発明は、「第１非晶質シリコン膜１１」と「第２非晶質シリコン膜１２」とからなる「アモルファスシリコン」の積層膜について、当該積層膜と「ゲート酸化膜４」との界面近傍に「結晶粒の成長を抑制する結晶成長抑制不純物」として機能をする「酸素」が導入されることによって、その「濃度ピーク位置」も当該界面近傍となるものと認められる上に、補正発明の「アモルファスシリコン」に、「結晶粒の成長を抑制する結晶成長抑制不純物を該不純物の濃度ピーク位置が前記アモルファスシリコンと前記ゲート絶縁膜との界面近傍となるようイオン注入法により導入」されることによるものと同様、前記「酸素」の働きにより、「結晶化による結晶粒の大きさが、前記ゲート電極上面側より前記ゲート絶縁膜と該ゲート電極との界面側の方が小さくなるよう」な作用が奏される点においても、補正発明と共通している。
　
（３−２）以上を総合すると、補正発明と引用発明とは、
「半導体基板上にゲート絶縁膜を介してｐ型多結晶シリコンからなるゲート電極が形成されたＭＩＳＦＥＴを含む半導体装置の製造方法であって、
　前記ゲート絶縁膜上にアモルファスシリコンを形成する工程と、
　アクセプタとなるアクセプタ化不純物が導入されている前記ｐ型多結晶シリコンであって、前記アモルファスシリコンを結晶化させた前記ｐ型多結晶シリコンを形成する工程とを含むことを特徴とする半導体装置の製造方法であって、
　前記アモルファスシリコンには、結晶化による結晶粒の大きさが、前記ゲート電極上面側より前記ゲート絶縁膜と該ゲート電極との界面側の方が小さくなるように、結晶粒の成長を抑制する結晶成長抑制不純物を該不純物の濃度ピーク位置が前記アモルファスシリコンと前記ゲート絶縁膜との界面近傍となるよう導入される」点で一致し、以下の点で相違する。
　
（相違点１）
　補正発明は「前記アモルファスシリコンに、アクセプタとなるアクセプタ化不純物を導入する工程」を備えているのに対し、引用発明では、アモルファスシリコンが結晶化され、多結晶シリコンとなった状態のものに対して、アクセプタとなるアクセプタ化不純物を導入する工程を備えている点。
　
（相違点２）
　補正発明は、「前記ゲート絶縁膜上にアモルファスシリコンを形成する工程」とは別に、「イオン注入法」によって「前記アモルファスシリコン」に「結晶粒の成長を抑制する結晶成長抑制不純物」を導入する工程を備え、それによって「前記アモルファスシリコンには、結晶化による結晶粒の大きさが、前記ゲート電極上面側より前記ゲート絶縁膜と該ゲート電極との界面側の方が小さくなるように、結晶粒の成長を抑制する結晶成長抑制不純物を該不純物の濃度ピーク位置が前記アモルファスシリコンと前記ゲート絶縁膜との界面近傍となるよう導入される」状態を実現しているのに対し、引用発明は、「前記ゲート絶縁膜上」に「第１非晶質シリコン膜１１」と「第２非晶質シリコン膜１２」とからなる「アモルファスシリコン」を形成するにあたり、化学的気相成長法により「第１非晶質シリコン膜１１」を成長させながら「結晶粒の成長を抑制する結晶成長抑制不純物」も同時に導入することで、そのような状態を実現している点。
　
（相違点３）
　補正発明は「前記アモルファスシリコンを結晶化させ、前記ｐ型多結晶シリコンを形成する工程」を備えているのに対し、引用発明は「前記アモルファスシリコンを結晶化させた前記ｐ型多結晶シリコンを形成する工程」は備えているものの、補正発明のような工程は備えていない点。
　
（４）相違点についての当審の判断
（４−１）相違点１について
　一般に、半導体基板上にゲート絶縁膜を介してｐ型多結晶シリコンからなるゲート電極が形成されたＭＩＳＦＥＴの製造方法において、補正発明の上記相違点１に係る構成のごとく、（後にｐ型多結晶シリコンからなるゲート電極となる）「アモルファスシリコンに、アクセプタとなるアクセプタ化不純物を導入する工程」を含めることは、例えば、周知例１の００１１段落にも、その図１に関し「アモルファスシリコン膜１２を形成後、このアモルファスシリコン膜１２にボロン（Ｂ）をイオン注入した。」との記載が、また、周知例２の００５７段落にも、その図６（ｃ）に関し、「イオン注入により、アモルファスシリコン膜１４にアクセプタ不純物であるボロンイオンを注入する（図６（ｃ））。」との記載がなされているとおり、本願出願時の当業者における周知技術（以下、「周知技術１」という。）である。
　したがって、引用発明に上記周知技術１を適用し、補正発明の上記相違点１に係る構成を得ることは、当業者が適宜なしえたことである。
　
（４−２）相違点２について
　一般に、半導体基板上にゲート絶縁膜を介してｐ型多結晶シリコンからなるゲート電極が形成されたＭＩＳＦＥＴの製造方法において、その「ｐ型多結晶シリコンからなるゲート電極」となる部分に「結晶粒の成長を抑制する結晶成長抑制不純物」を導入する方法として、引用発明の「化学的気相成長法」のみならず、補正発明のような「イオン注入法」をも採用可能であることは、例えば、周知例３にも、「チッ素、フッ素、アルゴン、シリコン、ゲルマニウム等の何れか１つ又は複数の不純物をイオン注入あるいは化学的堆積法により多結晶シリコン中へ導入しておく。」（なお、周知例３に記載された「化学的堆積法」は、引用発明の「化学的気相成長方法」に相当し、周知例３に記載された「イオン注入」は、補正発明の「イオン注入法」に相当する。）との記載、及び「多結晶シリコン中へこれらの不純物を導入すると、多結晶シリコン中へＰ型不純物を導入した後、ＭＩＳトランジスタ形成までに経る熱工程による多結晶シリコンのグレインの成長が抑制される。」（この記載を併せ読むことにより、周知例３の「チッ素、フッ素、アルゴン、シリコン、ゲルマニウム等の何れか１つ又は複数の不純物」は、補正発明の「結晶粒の成長を抑制する結晶成長抑制不純物」に相当することが理解できる。）との記載がなされているとおり、本願出願時の当業者における周知技術（以下、「周知技術２」という。）である。そして、引用発明の「第１非晶質シリコン膜１１」に「酸素」を導入する手法として、上記周知技術２のような「イオン注入法」を採用し、その結果として、引用発明のように段階的に「第１非晶質シリコン膜１１」と「第２非晶質シリコン膜１２」とを成長する工程を取る代わりに、まずはその「第１非晶質シリコン膜１１」と「第２非晶質シリコン膜」との合計膜厚分、「酸素」を混入しない「アモルファスシリコンを形成」し、その後に、「濃度ピーク位置が前記アモルファスシリコンと前記ゲート絶縁膜との界面近傍となるよう」に「酸素」を「イオン注入法」により導入することで、「第１非晶質シリコン膜１１」に相当する領域を形成することは、当業者にとって容易に想到し得たことである。
　さらには、本願出願時の半導体装置の製造方法に関する技術常識として、イオン注入法がドーパント濃度の制御性に優れていることも、例えば、周知例４の００２５段落に「化学蒸着または分子線エピタキシなどの他の方法を用いて炭素をドーピングしたシリコンのベース領域４４を形成することもできるが、イオン注入はドーパント濃度の制御性が優れており、良好な処理量を示すので、炭素イオン注入が好ましい。」（なお、周知例４に記載された「イオン注入」は、補正発明の「イオン注入法」に相当する。）との記載もあるように、もともと当業者に広く知られていたことである。このような技術常識に照らしても、当業者にとって、上記したような引用発明の「酸素」の導入方法として、「化学的気相成長法」に代えて上記周知技術２の「イオン注入法」を採用することの十分な動機があったものと考えられる。
　したがって、引用発明に上記周知技術２を適用し、補正発明の上記相違点２に係る構成を得ることは、当業者が適宜なしえたことである。
　
（４−３）相違点３について
　上記（４−１）で検討したように、引用発明に上記周知技術１を適用し、補正発明の上記相違点１に係る構成を得ることは、当業者が適宜なしえたことであり、そのようにした結果、「前記アモルファスシリコンを結晶化させ」る工程の前には、予め「アクセプタ化不純物」が導入されることとなる。
　また、引用発明の「第１非晶質シリコン膜１１」及び「第２非晶質シリコン膜１２」は「８００℃程度の高温」で再結晶化されるものであるが、引用発明に上記周知技術１を適用した結果として得られる、予め「アクセプタ化不純物」が導入された「アモファスシリコン」に対し、そのような「８００℃程度の高温」での「再結晶化」が行われるとなれば、それは本願明細書の００２９段落における「６００℃程度でアモルファスシリコンが結晶化し」という記載、及び００３０段落の「更に、温度が上昇し、８００℃程度になるとボロンの拡散が始まる」という記載からみて、「ｐ型多結晶シリコン」を形成するに十分な温度である。
　以上を総合すると、引用発明に上記周知技術１を適用し、補正発明の上記相違点３に係る構成を得ることも、当業者が適宜なしえたことである。
　
（４−４）判断についてのまとめ
　以上のとおり、補正発明の上記相違点１〜３に係る構成は、引用発明に対し、本願出願時の周知技術１及び周知技術２を適用することにより、当業者が容易に想到し得たものである。
　したがって、補正発明は、引用発明に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　本件補正は、補正後の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
５．補正の却下の決定のむすび
　以上のとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
第３．本願発明について
　平成１９年８月３日付けの手続補正は上記のとおり却下されたので、本願の請求項１〜７に係る発明は、平成１９年３月９日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜７に記載されている事項により特定されるとおりのものである。
　そして、そのうちの請求項１に係る発明（以下、「補正発明」という。）は、その請求項１に記載されている事項により特定される、上記１．の「補正前」の箇所に記載したとおりのものである。　
　
　一方、原査定の根拠となった拒絶の理由に引用された引用例（特開平１０−９８１８７号公報），周知例１（特開平０６−０９７４２４号公報），周知例２（特開２００１−１８９４４８号公報），周知例３（特開平０４−０２５１７６号公報）及び周知例４（特開平０７−１６１７３１号公報）には、上記第２．４．（２）で認定したとおりの事項、及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を付加した発明である補正発明は、上記第２．４．において検討したとおり、周知例１〜４に示されるような上記周知技術１及び上記周知技術２並びに上記技術常識を勘案することにより、引用発明に基づいて当業者が容易に発明することができたものであるから、本願発明も、引用発明に基づいて当業者が容易に発明をすることができたものであることは明らかである。
　したがって、本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、上記結論のとおり審決する。