(57)【要約】ビット単位での双方向書換可能な不揮発性半導体記憶装置において、メモリセルのエンデュランス特性及びデータ保持特性を向上させつつ高速に書換動作を実施する。書込状態の変化の数に応じたロジック回路（２０３，２０４）を設け、書換開始時のメモリ読出データ（ＲＯ）と与えられた書込データ（ＤＩＮ）との比較を並列に実施し、データ書換えの要否を表す書換ビット情報の生成を高速化する。また、電気的なメモリ書換えの実施後は、内部記憶回路（２０５，２０６）に保持した書換ビット情報をもとに書換判定を実施することで、書換完了したメモリセルに対する無用の追加書込みを防止する。
2015008438.tif 000002
【特許請求の範囲】
【請求項１】
各々複数の書込状態を持つ複数のメモリセルを有する不揮発性メモリアレイと、
前記不揮発性メモリアレイ中の少なくとも１個のメモリセルを選択するデコード回路と、
前記選択されたメモリセルから読出データを得る読出回路と、
前記読出データと与えられた書込データとをもとにデータ書換えの要否を表す書換ビット情報を生成する書換ビット情報生成回路と、
前記生成された書換ビット情報をもとに前記選択されたメモリセルのデータ書換えを行うデータ書換回路とを備え、
前記書換ビット情報生成回路は、前記複数のメモリセルの各々の書込状態の変化パターンごとに、内部記憶回路と、選択回路と、ロジック回路で構成されるユニットを有し、
前記内部記憶回路は、前記生成された書換ビット情報を保持し、
前記選択回路は、前記書込データと前記内部記憶回路に保持された書換ビット情報とのうちいずれかを選択して出力し、
前記ロジック回路は、前記読出データと前記選択回路の出力とをもとに前記書換ビット情報を決定し、
前記ロジック回路は、
前記選択回路が前記書込データを選択して出力するリードバックモードでは、
前記読出データと前記書込データとの組合せが、前記ロジック回路に割り当てられた書込状態の変化パターンと符合する場合には、データ書換えが行われるように前記書換ビット情報を決定し、
前記読出データと前記書込データとの組合せが、前記ロジック回路に割り当てられた書込状態の変化パターンと符合しない場合には、データ書換えが行われないように前記書換ビット情報を決定し、
前記選択回路が前記内部記憶回路に保持された書換ビット情報を選択して出力するベリファイモードでは、
データ書換えが直前に行われたことを前記内部記憶回路に保持された書換ビット情報が表し、かつ、前記選択されたメモリセルからの再度の読出データが、前記ロジック回路に割り当てられた書込状態の変化パターンの変化後における期待値データと一致しない場合には、再度のデータ書換えが行われるように前記書換ビット情報を決定し、
データ書換えが直前に行われたことを前記内部記憶回路に保持された書換ビット情報が表さない場合および前記選択されたメモリセルからの再度の読出データが、前記ロジック回路に割り当てられた書込状態の変化パターンの変化後における期待値データと一致する場合の少なく一つに該当する場合
には、再度のデータ書換えが行われないように前記書換ビット情報を決定する不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、
前記書換ビット情報生成回路は、前記複数のロジック回路の各々の出力のうちのいずれかを選択して前記複数の内部記憶回路のうちの特定の一つへ入力するロジック出力選択回路を更に有する不揮発性半導体記憶装置。
【請求項３】
請求項２記載の不揮発性半導体記憶装置において、
前記書換ビット情報生成回路は、前記複数の内部記憶回路の各々の出力のうちのいずれかを選択して前記複数の選択回路の各々へ入力する内部記憶選択回路を更に有する不揮発性半導体記憶装置。
【請求項４】
各々複数の書込状態を持つ複数のメモリセルを有する不揮発性メモリアレイを備えた不揮発性半導体記憶装置の書換方法であって、
前記不揮発性メモリアレイ中の選択された少なくとも１個のメモリセルから読出データを得るステップと、
前記読出データと与えられた書込データとをもとにして、前記複数のメモリセルの各々の書込状態の変化パターンごとにデータ書換えの要否を表す書換ビット情報を並行して生成するステップと、
前記生成された書換ビット情報をもとに、前記選択されたメモリセルの第１変化パターンのデータ書換えの完了が確認できるまで前記第１変化パターンのデータ書換えの実行を繰り返すステップと、
前記生成された書換ビット情報をもとに、前記選択されたメモリセルの第２変化パターンのデータ書換えの完了が確認できるまで前記第２変化パターンのデータ書換えの実行を繰り返すステップと、
を備えた不揮発性半導体記憶装置の書換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置のエンデュランス特性及びデータ保持特性の向上と書換えの高速化とを実現する技術に関するものである。
【背景技術】
【０００２】
近年のマイクロコンピュータの処理の高速化、不揮発性半導体記憶装置の大容量化に伴い、不揮発性半導体記憶装置の書換高速化が強く求められている。【０００３】
フラッシュメモリの書換方法として、書換開始時に一旦読出しを実施し、メモリセルの書込状態を判定した上で、消去又は書込みを行う手法が用いられている。この手法を用いることで、フラッシュメモリの消去回数、プログラム回数を削減し、エンデュランス特性を向上させている。また、書換開始時に既に期待値が書込まれているメモリセルに対し、書換電圧の印加を行わないため、データ保持特性の向上につながる。【０００４】
例えば、特許文献１では、フラッシュメモリの書換えに際し、データ書込み前のプレライト動作や消去動作の必要がない場合にそれらの動作を省略することにより、データ書換回数の制限値への到達を遅延させ、信頼性の劣化を抑え、また平均のデータ書換時間を短縮する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−２２１９９４号公報
【発明の概要】
【０００６】
近年、ＲｅＲＡＭ（ｒｅｓｉｓｔａｎｃｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、ＭＲＡＭ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）等の、固定ブロック単位の消去を必要とせず、ビット単位での双方向書換えが可能な不揮発性半導体記憶装置の開発が進んでいる。これらの不揮発性半導体記憶装置の書換えにおいても、メモリセルのエンデュランス特性及びデータ保持特性を向上させるため、メモリセルの書込状態を判定して書換制御を行うことが望ましい。
【０００７】
本発明の目的は、ビット単位での双方向書換可能な不揮発性半導体記憶装置において、メモリセルのエンデュランス特性及びデータ保持特性を向上させつつ、高速に書換動作を実施することにある。
【０００８】
本発明に係る不揮発性半導体記憶装置は、各々複数の書込状態を持つ複数のメモリセルを有する不揮発性メモリアレイと、不揮発性メモリアレイ中の少なくとも１個のメモリセルを選択するデコード回路と、選択されたメモリセルから読出データを得る読出回路とを備える。さらに読出データと与えられた書込データとをもとにデータ書換えの要否を表す書換ビット情報を生成する書換ビット情報生成回路と、生成された書換ビット情報をもとに選択されたメモリセルのデータ書換えを行うデータ書換回路とを備える。書換ビット情報生成回路は、複数のメモリセルの各々の書込状態の変化パターンごとに、内部記憶回路と選択回路とロジック回路とで構成されるユニットを有する。内部記憶回路は生成された書換ビット情報を保持し、選択回路は書込データと内部記憶回路に保持された書換ビット情報とのうちいずれかを選択して出力する。ロジック回路は読出データと選択回路の出力とをもとに書換ビット情報を決定する。ロジック回路は、選択回路が前記書込データを選択して出力するリードバックモードでは、読出データと書込データとの組合せが、ロジック回路に割り当てられた書込状態の変化パターンと符合する場合には、データ書換えが行われるように書換ビット情報を決定する。読出データと書込データとの組合せが、ロジック回路に割り当てられた書込状態の変化パターンと符合しない場合には、データ書換えが行われないように書換ビット情報を決定する。選択回路が内部記憶回路に保持された書換ビット情報を選択して出力するベリファイモードでは、データ書換えが直前に行われたことを内部記憶回路に保持された書換ビット情報が表し、かつ、選択されたメモリセルからの再度の読出データが、ロジック回路に割り当てられた書込状態の変化パターンの変化後における期待値データと一致しない場合には、再度のデータ書換えが行われるように書換ビット情報を決定する。データ書換えが直前に行われたことを内部記憶回路に保持された書換ビット情報が表さない場合および選択されたメモリセルからの再度の読出データが、ロジック回路に割り当てられた書込状態の変化パターンの変化後における期待値データと一致する場合の少なくとも一つに該当する場合には、再度のデータ書換えが行われないように書換ビット情報を決定する。
【０００９】
本発明に係る不揮発性半導体記憶装置の書換方法は、各々複数の書込状態を持つ複数のメモリセルを有する不揮発性メモリアレイを備えた不揮発性半導体記憶装置の書換方法である。不揮発性メモリアレイ中の選択された少なくとも１個のメモリセルから読出データを得るステップと、読出データと与えられた書込データとをもとにして、複数のメモリセルの各々の書込状態の変化パターンごとにデータ書換えの要否を表す書換ビット情報を並行して生成するステップとを備える。さらに生成された書換ビット情報をもとに、選択されたメモリセルの第１変化パターンのデータ書換えの完了が確認できるまで第１変化パターンのデータ書換えの実行を繰り返すステップと、生成された書換ビット情報をもとに、選択されたメモリセルの第２変化パターンのデータ書換えの完了が確認できるまで第２変化パターンのデータ書換えの実行を繰り返すステップと備えたものである。
【００１０】
本発明によれば、不揮発性半導体記憶装置のデータ書換え時に、１回の読出データ判定でビット単位の書込制御を決定することができ、メモリセルのエンデュランス特性及びデータ保持特性の向上と書換高速化との両立が可能である。また、内部保持している書換ビット情報とメモリ読出データとをもとに書換判定を実施するベリファイモードを設けることで、書換完了したメモリセルに対する無用の追加書込みを防止できる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】図２は、図１中の第１のロジック回路の真理値表を示す図である。
【図３】図３は、図１中の第２のロジック回路の真理値表を示す図である。
【図４】図４は、図１の不揮発性半導体記憶装置の書換動作を示すフローチャートである。
【図５】図５は、本発明の第２の実施形態に係る不揮発性半導体記憶装置のブロック図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を示す図である。図１において、ＲｅＲＡＭ、ＭＲＡＭ等のビット単位での双方向書換可能な不揮発性半導体記憶装置は、各々２値データを保持する複数のメモリセルで構成された不揮発性メモリアレイ（ＡＲＹ）１００を有する。さらに不揮発性メモリアレイ１００のうち少なくとも１個のメモリセルを選択する行デコード回路（ＸＤＥＣ）１０１Ｘ及び列デコード回路（ＹＤＥＣ）１０１Ｙと、メモリセルから読出データを得る読出回路であるセンスアンプ（ＳＡ）１０２とを有する。さらにメモリセルの書込状態を電気的に書換えるデータ書換回路（ＷＤ）１０３と、与えられた書込データＤＩＮと不揮発性メモリアレイ１００からの読出データＲＯとモード制御信号ＭＯＤＥとをもとに書換ビット情報を生成する書換ビット情報生成回路２００とを有する。書込データＤＩＮ、読出データＲＯ及び書換ビット情報は、１アドレス分が例えば８ビット構成である。
【００１４】
図１に示す書換ビット情報生成回路２００は、書込状態が「０」状態から「１」状態へ変化する場合と、書込状態が「１」状態から「０」状態へ変化する場合との２つの場合を想定したものである。そして第１の選択回路２０１及び第２の選択回路２０２と、第１のロジック回路（ＬＯＧ１）２０３及び第２のロジック回路（ＬＯＧ２）２０４と、第１の内部記憶回路（ＢＵＦ１）２０５及び第２の内部記憶回路（ＢＵＦ２）２０６とで構成されている。第１の選択回路２０１、第１のロジック回路２０３および第１の内部記憶回路２０５は一組の回路ユニットを構成する。第２の選択回路２０２、第２のロジック回路２０４および第２の内部記憶回路２０６は、別の一組の回路ユニットを構成する。
【００１５】
第１の選択回路２０１は、書込データＤＩＮと、第１の内部記憶回路２０５の出力データとを入力とし、モード制御信号ＭＯＤＥが「０」である場合には書込データＤＩＮを、モード制御信号ＭＯＤＥが「１」である場合には第１の内部記憶回路２０５の出力データをそれぞれ選択し、出力する。
【００１６】
第１のロジック回路２０３は、第１の選択回路２０１の出力ＤＩＮ１と、読出データＲＯとを入力とし、モード制御信号ＭＯＤＥの値に応じて後述のように動作を変え、「０」状態から「１」状態への書換えを実行すべきビットを示す第１の書換ビット情報ＤＯ１を出力する。
【００１７】
図２は、「０」状態から「１」状態への書換えに割り当てられた第１のロジック回路２０３の真理値表の一例である。第１のロジック回路２０３は、モード制御信号ＭＯＤＥが「０」、すなわちリードバックモードである場合、読出データＲＯが「０」状態であるビットでかつ書込データＤＩＮが「１」であるビットのみに対し、「０」を設定した書換ビット情報ＤＯ１を出力する。また、第１のロジック回路２０３は、モード制御信号ＭＯＤＥが「１」、すなわちベリファイモードである場合、読出データＲＯが「０」状態であるビットでかつ第１の内部記憶回路２０５に保持している前回書換動作で使用した書換ビット情報ＤＩＮ１に「０」が設定されているビットのみに対し、「０」を設定した書換ビット情報ＤＯ１を出力する。
【００１８】
第２の選択回路２０２は、書込データＤＩＮと、第２の内部記憶回路２０６の出力データとを入力とし、モード制御信号ＭＯＤＥが「０」である場合には書込データＤＩＮを、モード制御信号ＭＯＤＥが「１」である場合には第２の内部記憶回路２０６の出力データをそれぞれ選択し、出力する。
【００１９】
第２のロジック回路２０４は、第２の選択回路２０２の出力ＤＩＮ２と、読出データＲＯとを入力とし、モード制御信号ＭＯＤＥの値に応じて後述のように動作を変え、「１」状態から「０」状態への書換えを実行すべきビットを示す第２の書換ビット情報ＤＯ２を出力する。
【００２０】
図３は、「１」状態から「０」状態への書換えに割り当てられた第２のロジック回路２０４の真理値表の一例である。第２のロジック回路２０４は、モード制御信号ＭＯＤＥが「０」、すなわちリードバックモードである場合、読出データＲＯが「１」状態であるビットでかつ書込データＤＩＮが「０」であるビットのみに対し、「０」を設定した書換ビット情報ＤＯ２を出力する。また、第２のロジック回路２０４は、モード制御信号ＭＯＤＥが「１」、すなわちベリファイモードである場合、読出データＲＯが「１」状態であるビットでかつ第２の内部記憶回路２０６に保持している前回書換動作で使用した書換ビット情報ＤＩＮ２に「０」が設定されているビットのみに対し、「０」を設定した書換ビット情報ＤＯ２を出力する。
【００２１】
第１の内部記憶回路２０５は、第１のロジック回路２０３の出力ＤＯ１を入力とし、少なくとも１アドレス分の書換ビット情報を保持可能な構成を持ち、第１の書込イネーブル信号ＢＵＦ１＿ＥＮがアサートされている場合に第１のロジック回路２０３の出力ＤＯ１を取り込む。第２の内部記憶回路２０６は、第２のロジック回路２０４の出力ＤＯ２を入力とし、少なくとも１アドレス分の書換ビット情報を保持可能な構成を持ち、第２の書込イネーブル信号ＢＵＦ２＿ＥＮがアサートされている場合に第２のロジック回路２０４の出力ＤＯ２を取り込む。
【００２２】
図４は、図１の不揮発性半導体記憶装置の書換動作を示すフローチャートである。書換えが開始されると、まず、書込アドレスが行デコード回路１０１Ｘ及び列デコード回路１０１Ｙによりデコードされて、書込対象のメモリセルが選択される。そして、センスアンプ１０２により、書込アドレスで指定されたメモリセルに書かれているデータの読出動作、すなわちリードバック動作が実施される（ステップＳ１）。このとき、第１の選択回路２０１及び第２の選択回路２０２は、いずれも書込データＤＩＮを出力する。
【００２３】
第１のロジック回路２０３は、図２の真理値表に即して書込データＤＩＮと読出データＲＯとをもとに、「０」状態から「１」状態への書換えを実行すべきビットに対しては「０」を、「０」状態から「１」状態への書換えを要しないビットに対しては「１」をそれぞれ設定した書換ビット情報を出力する。第２のロジック回路２０４は、図３の真理値表に即して書込データＤＩＮと読出データＲＯとをもとに、「１」状態から「０」状態への書換えを実行すべきビットに対しては「０」を、「１」状態から「０」状態への書換えを要しないビットに対しては「１」をそれぞれ設定した書換ビット情報を出力する。第１の書込イネーブル信号ＢＵＦ１＿ＥＮ及び第２の書込イネーブル信号ＢＵＦ２＿ＥＮがアサートされ、第１のロジック回路２０３の出力ＤＯ１及び第２のロジック回路２０４の出力ＤＯ２はそれぞれ、第１の内部記憶回路２０５及び第２の内部記憶回路２０６にバッファリングされる（ステップＳ２）。
【００２４】
第１のロジック回路２０３及び第２のロジック回路２０４でのデータ判定と、第１の内部記憶回路２０５及び第２の内部記憶回路２０６へのデータ記憶とはそれぞれ同時に実施可能であるので、「０」状態から「１」状態への書換ビット情報と、「１」状態から「０」状態への書換ビット情報との同時生成及び同時記憶が可能である。
【００２５】
書換ビット情報の生成後、「０」状態から「１」状態への書換ビット情報が「０」である場合、データ書換回路１０３により、該当メモリセルの「０」状態から「１」状態への電気的な書換え（以下、「１」書込動作）が実施される（ステップＳ３）。
【００２６】
「１」書込動作の実施後、メモリセルが期待通りに書換えられたか否かの判定動作（以下、「１」ベリファイ動作）を行う（ステップＳ４）。このとき、モード制御信号ＭＯＤＥが「１」に設定されるので、第１の選択回路２０１は、第１の内部記憶回路２０５の出力を選択する。
【００２７】
第１のロジック回路２０３は、図２の真理値表に即して第１の内部記憶回路２０５が出力する前回の書換ビット情報と読出データＲＯとをもとに、「０」状態から「１」状態への書換えを再度実行すべきビットに対し、「０」を設定した書換ビット情報を出力する。そして、第１の書込イネーブル信号ＢＵＦ１＿ＥＮがアサートされ、第１のロジック回路２０３の出力ＤＯ１が第１の内部記憶回路２０５にバッファリングされる（ステップＳ５）。第２の書込イネーブル信号ＢＵＦ２＿ＥＮがネゲート状態であるため、第２の内部記憶回路２０６の保持データは更新されない。
【００２８】
「１」ベリファイ動作後、「０」状態から「１」状態への再度の書換動作が必要なビットが存在している場合、「０」状態から「１」状態への書換ビット情報に即し、ステップＳ３へ戻って「１」書込動作が実施される。「１」書込動作と「１」ベリファイ動作とは繰り返し実施され、「０」状態から「１」状態への書換えが必要なビットが無くなった時点で、すなわち第１の内部記憶回路２０５に保持された書換ビット情報を構成する全てのビットが「１」になった時点で、「１」書込みが完了する（ステップＳ６）。
【００２９】
「１」書込みの完了後、「１」状態から「０」状態への書換ビット情報に即し、データ書換回路１０３により、該当メモリセルの「１」状態から「０」状態への電気的な書換え（以下、「０」書込動作）が実施される（ステップＳ７）。
【００３０】
「０」書込動作の実施後、メモリセルが期待通りに書換えられたか否かの判定動作（以下、「０」ベリファイ動作）を行う（ステップＳ８）。このとき、モード制御信号ＭＯＤＥが「１」に設定されるので、第２の選択回路２０２は、第２の内部記憶回路２０６の出力を選択する。
【００３１】
第２のロジック回路２０４は、図３の真理値表に即して第２の内部記憶回路２０６が出力する前回の書換ビット情報と読出データＲＯとをもとに、「１」状態から「０」状態への書換えを再度実行すべきビットに対し、「０」を設定した書換ビット情報を出力する。そして、第２の書込イネーブル信号ＢＵＦ２＿ＥＮがアサートされ、第２のロジック回路２０４の出力が第２の内部記憶回路２０６にバッファリングされる（ステップＳ９）。第１の書込イネーブル信号ＢＵＦ１＿ＥＮがネゲート状態であるため、第１の内部記憶回路２０５の保持データは更新されない。
【００３２】
「０」ベリファイ動作後、「１」状態から「０」状態への再度の書換動作が必要なビットが存在している場合、「１」状態から「０」状態への書換ビット情報に即し、ステップＳ７へ戻って「０」書込動作が実施される。「０」書込動作と「０」ベリファイ動作とは繰り返し実施され、「１」状態から「０」状態への書換えが必要なビットが無くなった時点で、すなわち第２の内部記憶回路２０６に保持された書換ビット情報を構成する全てのビットが「１」になった時点で、「０」書込みが完了する（ステップＳ１０）。
【００３３】
以上のようにして「１」書込み及び「０」書込みが完了した時点で、不揮発性半導体記憶装置の書換動作が完了する。なお、「１」書込み後に「０」書込みを行うフローを想定した説明をしているが、「０」書込み後に「１」書込みを行ってもよい。
【００３４】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成を示す図である。図５中の書換ビット情報生成回路２００は、図１中の構成に加えて、ロジック出力選択回路３００と、内部記憶選択回路３０１とを更に備える。
【００３５】
ロジック出力選択回路３００は、第１の選択制御信号ＳＥＬＡに応じて、第１のロジック回路２０３の出力ＤＯ１又は第２のロジック回路２０４の出力ＤＯ２のいずれか一方を選択し、これを第２の内部記憶回路２０６の入力に接続する。内部記憶選択回路３０１は、第２の選択制御信号ＳＥＬＢに応じて、第１の内部記憶回路２０５の出力又は第２の内部記憶回路２０６の出力のいずれか一方を選択し、これを第１の選択回路２０１の一方の入力及び第２の選択回路２０２の一方の入力に接続する。
【００３６】
第２の実施形態では、通常書換えの際は、ロジック出力選択回路３００と内部記憶選択回路３０１とを、第１の実施形態と同様の動作が実施可能な接続に制御を行い、「０」状態から「１」状態への書換ビット情報生成及び「１」状態から「０」状態への書換ビット情報生成を高速に実現する。通常書換えの場合のその他の回路動作に関しては、第１の実施形態で説明を行っているため、説明を省略する。
【００３７】
第２の実施形態における書換えのフローとして、書込もうとしているメモリ領域の書込状態が一律である場合、書込データＤＩＮが一律である場合等、「０」状態から「１」状態への書換え、又は「１」状態から「０」状態への書換えのうち、実施しないものがある場合について、以下説明を行う。以下の説明は、図５に示す第２の実施形態において、「０」状態から「１」状態への書換えのみが実施される場合の動作例である。
【００３８】
書換えが開始されると、まず、センスアンプ１０２により、書込アドレスで指定されたメモリセルに書かれているデータの読出動作が実施される。このとき、第１の選択回路２０１は、書込データＤＩＮを出力する。
【００３９】
第１のロジック回路２０３は、図２の真理値表に即して書込データＤＩＮと読出データＲＯとをもとに、「０」状態から「１」状態への書換えを実行すべきビットに対しては「０」を、「０」状態から「１」状態への書換えを要しないビットに対しては「１」をそれぞれ設定した書換ビット情報を出力する。第１の書込イネーブル信号ＢＵＦ１＿ＥＮがアサートされ、第１のロジック回路２０３の出力ＤＯ１が第１の内部記憶回路２０５にバッファリングされる。
【００４０】
続けて、センスアンプ１０２により、先の書込アドレスとは別の書込対象となるアドレスのメモリセルに書かれているデータの読出動作が実施される。このとき、第２の選択回路２０２は、書込データＤＩＮを出力する。
【００４１】
第１のロジック回路２０３は、図２の真理値表に即して書込データＤＩＮと読出データＲＯとをもとに、「０」状態から「１」状態への書換えを実行すべきビットに対しては「０」を、「０」状態から「１」状態への書換えを要しないビットに対しては「１」をそれぞれ設定した書換ビット情報を出力する。ロジック出力選択回路３００は、第１のロジック回路２０３の出力ＤＯ１を選択し、第２の内部記憶回路２０６に接続する。第２の書込イネーブル信号ＢＵＦ２＿ＥＮがアサートされ、第１のロジック回路２０３の出力ＤＯ１が第２の内部記憶回路２０６にバッファリングされる。
【００４２】
ロジック出力選択回路３００により、第１のロジック回路２０３の出力ＤＯ１を第１の内部記憶回路２０５及び第２の内部記憶回路２０６に保持することが可能になり、書込バッファサイズを拡張できることから、書換高速化につながる。
【００４３】
書換ビット情報の生成後、「０」状態から「１」状態への書換ビット情報が「０」である場合、データ書換回路１０３により「１」書込動作が実施される。この際、第１の内部記憶回路２０５に保持された書換ビット情報を用いて「１」書込動作を実施した後、第２の内部記憶回路２０６に保持された書換ビット情報を用いて「１」書込動作を実施する。
【００４４】
「１」書込動作の実施後、メモリセルが期待通りに書換えられたか否かを確認する「１」ベリファイ動作を行う。そのため、まず内部記憶選択回路３０１において、第１の内部記憶回路２０５の出力を選択し、出力する。このとき、第１の選択回路２０１は、内部記憶選択回路３０１の出力を選択する。
【００４５】
第１のロジック回路２０３は、図２の真理値表に即して第１の内部記憶回路２０５が出力する前回の書換ビット情報と読出データＲＯとをもとに、「０」状態から「１」状態への書換えを再度実行すべきビットに対し、「０」を設定した書換ビット情報を出力する。そして、第１の書込イネーブル信号ＢＵＦ１＿ＥＮがアサートされ、第１のロジック回路２０３の出力ＤＯ１が第１の内部記憶回路２０５にバッファリングされる。第２の書込イネーブル信号ＢＵＦ２＿ＥＮがネゲート状態であるため、第２の内部記憶回路２０６の保持データは更新されない。
【００４６】
第１の内部記憶回路２０５に対する「１」ベリファイ動作後、第２の内部記憶回路２０６に対する「１」ベリファイ動作を実施する。そのため、まず内部記憶選択回路３０１において、第２の内部記憶回路２０６の出力を選択し、出力する。このとき、第１の選択回路２０１は、内部記憶選択回路３０１の出力を選択する。
【００４７】
第１のロジック回路２０３は、図２の真理値表に即して第１の内部記憶回路２０５が出力する前回の書換ビット情報と読出データＲＯとをもとに、「０」状態から「１」状態への書換えを実行すべきビットに対し、「０」を設定した書換ビット情報を出力する。ロジック出力選択回路３００は、第１のロジック回路２０３の出力ＤＯ１を選択し、第２の内部記憶回路２０６に接続する。そして、第２の書込イネーブル信号ＢＵＦ２＿ＥＮがアサートされ、第１のロジック回路２０３の出力ＤＯ１が第２の内部記憶回路２０６にバッファリングされる。第１の書込イネーブル信号ＢＵＦ１＿ＥＮがネゲート状態であるため、第１の内部記憶回路２０５の保持データは更新されない。
【００４８】
「１」書込動作と「１」ベリファイ動作とは繰り返し実施され、「０」状態から「１」状態への書換えが必要なビットが無くなった時点で、「１」書込みが完了する。そして、「１」書込みが完了した時点で、不揮発性半導体記憶装置の書換動作が完了する。
【００４９】
なお、「１」状態から「０」状態への書換えのみが実施される場合には、第２の内部記憶回路２０６の入力側ではなく第１の内部記憶回路２０５の入力側にロジック出力選択回路３００を設ければよい。
【００５０】
以上のとおり、第２の実施形態によれば、書込状態が一様である場合や、書込み後のデータ期待値が一様である場合等、データ書換えが一方向の場合に、書換ビット情報生成回路２００内の資源を有効活用し、書換高速化を実現することが可能である。
【００５１】
なお、上記第１及び第２の実施形態では、説明の簡素化のために２値メモリの例を用いて説明しているが、多値メモリでもよい。
【００５２】
また、第１の選択回路２０１及び第２の選択回路２０２と、第１のロジック回路２０３及び第２のロジック回路２０４とに共通のモード制御信号ＭＯＤＥを供給したが、これに限定されない。
【００５３】
また、ある書込状態変化の書換ビット情報を出力するロジック回路及び選択回路の構成及び接続について、ロジック回路をリードバックモード用とベリファイモード用とに合計２つ持ち、リードバックモード用については書込データＤＩＮと読出データＲＯとを入力とし、ベリファイモード用については内部記憶回路出力と読出データＲＯとを入力とし、２つのロジック回路の出力を選択回路で選択する構成を用いてもよい。この場合には、選択回路の出力が内部記憶回路２０５，２０６の入力又はロジック出力選択回路３００の入力に接続される。
【産業上の利用可能性】
【００５４】
以上説明してきたとおり、本発明に係る不揮発性半導体記憶装置は、ビット単位での双方向書換可能な不揮発性半導体記憶装置におけるメモリセルのエンデュランス特性及びデータ保持特性の向上と書換高速化との両立が可能であり、ＲｅＲＡＭ、ＭＲＡＭ等の不揮発性半導体記憶装置として有用である。
【符号の説明】
【００５５】
１００    不揮発性メモリアレイ
１０１Ｘ    行デコード回路
１０１Ｙ    列デコード回路
１０２    センスアンプ（読出回路）
１０３    データ書換回路
２００    書換ビット情報生成回路
２０１，２０２    選択回路
２０３，２０４    ロジック回路
２０５，２０６    内部記憶回路
３００    ロジック出力選択回路
３０１    内部記憶選択回路
【図１】
2015008438.tif 000003
【図２】
2015008438.tif 000004
【図３】
2015008438.tif 000005
【図４】
2015008438.tif 000006
【図５】
2015008438.tif 000007
【手続補正書】
【提出日】平成27年12月18日(2015.12.18)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置のエンデュランス特性及びデータ保持特性の向上と書換えの高速化とを実現する技術に関するものである。
【背景技術】
【０００２】
近年のマイクロコンピュータの処理の高速化、不揮発性半導体記憶装置の大容量化に伴い、不揮発性半導体記憶装置の書換高速化が強く求められている。
【０００３】
フラッシュメモリの書換方法として、書換開始時に一旦読出しを実施し、メモリセルの書込状態を判定した上で、消去又は書込みを行う手法が用いられている。この手法を用いることで、フラッシュメモリの消去回数、プログラム回数を削減し、エンデュランス特性を向上させている。また、書換開始時に既に期待値が書込まれているメモリセルに対し、書換電圧の印加を行わないため、データ保持特性の向上につながる。
【０００４】
例えば、特許文献１では、フラッシュメモリの書換えに際し、データ書込み前のプレライト動作や消去動作の必要がない場合にそれらの動作を省略することにより、データ書換回数の制限値への到達を遅延させ、信頼性の劣化を抑え、また平均のデータ書換時間を短縮する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平８−２２１９９４号公報
【発明の概要】
【０００６】
近年、ＲｅＲＡＭ（ｒｅｓｉｓｔａｎｃｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）、ＭＲＡＭ（ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  ａｃｃｅｓｓ  ｍｅｍｏｒｙ）等の、固定ブロック単位の消去を必要とせず、ビット単位での双方向書換えが可能な不揮発性半導体記憶装置の開発が進んでいる。これらの不揮発性半導体記憶装置の書換えにおいても、メモリセルのエンデュランス特性及びデータ保持特性を向上させるため、メモリセルの書込状態を判定して書換制御を行うことが望ましい。
【０００７】
本発明の目的は、ビット単位での双方向書換可能な不揮発性半導体記憶装置において、メモリセルのエンデュランス特性及びデータ保持特性を向上させつつ、高速に書換動作を実施することにある。
【０００８】
本発明に係る不揮発性半導体記憶装置は、各々複数の書込状態を持つ複数のメモリセルを有する不揮発性メモリアレイと、不揮発性メモリアレイ中の少なくとも１個のメモリセルを選択するデコード回路と、選択されたメモリセルから読出データを得る読出回路とを備える。さらに読出データと与えられた書込データとをもとにデータ書換えの要否を表す書換ビット情報を生成する書換ビット情報生成回路と、生成された書換ビット情報をもとに選択されたメモリセルのデータ書換えを行うデータ書換回路とを備える。書換ビット情報生成回路は、複数のメモリセルの各々の書込状態の変化パターンごとに、内部記憶回路と選択回路とロジック回路とで構成されるユニットを有する。内部記憶回路は生成された書換ビット情報を保持し、選択回路は書込データと内部記憶回路に保持された書換ビット情報とのうちいずれかを選択して出力する。ロジック回路は読出データと選択回路の出力とをもとに書換ビット情報を決定する。ロジック回路は、選択回路が前記書込データを選択して出力するリードバックモードでは、読出データと書込データとの組合せが、ロジック回路に割り当てられた書込状態の変化パターンと符合する場合には、データ書換えが行われるように書換ビット情報を決定する。読出データと書込データとの組合せが、ロジック回路に割り当てられた書込状態の変化パターンと符合しない場合には、データ書換えが行われないように書換ビット情報を決定する。選択回路が内部記憶回路に保持された書換ビット情報を選択して出力するベリファイモードでは、データ書換えが直前に行われたことを内部記憶回路に保持された書換ビット情報が表し、かつ、選択されたメモリセルからの再度の読出データが、ロジック回路に割り当てられた書込状態の変化パターンの変化後における期待値データと一致しない場合には、再度のデータ書換えが行われるように書換ビット情報を決定する。データ書換えが直前に行われたことを内部記憶回路に保持された書換ビット情報が表さない場合および選択されたメモリセルからの再度の読出データが、ロジック回路に割り当てられた書込状態の変化パターンの変化後における期待値データと一致する場合の少なくとも一つに該当する場合には、再度のデータ書換えが行われないように書換ビット情報を決定する。
【０００９】
本発明に係る不揮発性半導体記憶装置の書換方法は、各々複数の書込状態を持つ複数のメモリセルを有する不揮発性メモリアレイを備えた不揮発性半導体記憶装置の書換方法である。不揮発性メモリアレイ中の選択された少なくとも１個のメモリセルから読出データを得るステップと、読出データと与えられた書込データとをもとにして、複数のメモリセルの各々の書込状態の変化パターンごとにデータ書換えの要否を表す書換ビット情報を並行して生成するステップとを備える。さらに生成された書換ビット情報をもとに、選択されたメモリセルの第１変化パターンのデータ書換えの完了が確認できるまで第１変化パターンのデータ書換えの実行を繰り返すステップと、生成された書換ビット情報をもとに、選択されたメモリセルの第２変化パターンのデータ書換えの完了が確認できるまで第２変化パターンのデータ書換えの実行を繰り返すステップと備えたものである。
【００１０】
本発明によれば、不揮発性半導体記憶装置のデータ書換え時に、１回の読出データ判定でビット単位の書込制御を決定することができ、メモリセルのエンデュランス特性及びデータ保持特性の向上と書換高速化との両立が可能である。また、内部保持している書換ビット情報とメモリ読出データとをもとに書換判定を実施するベリファイモードを設けることで、書換完了したメモリセルに対する無用の追加書込みを防止できる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置のブロック図である。
【図２】図２は、図１中の第１のロジック回路の真理値表を示す図である。
【図３】図３は、図１中の第２のロジック回路の真理値表を示す図である。
【図４】図４は、図１の不揮発性半導体記憶装置の書換動作を示すフローチャートである。
【図５】図５は、本発明の第２の実施形態に係る不揮発性半導体記憶装置のブロック図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００１３】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る不揮発性半導体記憶装置の構成を示す図である。図１において、ＲｅＲＡＭ、ＭＲＡＭ等のビット単位での双方向書換可能な不揮発性半導体記憶装置は、各々２値データを保持する複数のメモリセルで構成された不揮発性メモリアレイ（ＡＲＹ）１００を有する。さらに不揮発性メモリアレイ１００のうち少なくとも１個のメモリセルを選択する行デコード回路（ＸＤＥＣ）１０１Ｘ及び列デコード回路（ＹＤＥＣ）１０１Ｙと、メモリセルから読出データを得る読出回路であるセンスアンプ（ＳＡ）１０２とを有する。さらにメモリセルの書込状態を電気的に書換えるデータ書換回路（ＷＤ）１０３と、与えられた書込データＤＩＮと不揮発性メモリアレイ１００からの読出データＲＯとモード制御信号ＭＯＤＥとをもとに書換ビット情報を生成する書換ビット情報生成回路２００とを有する。書込データＤＩＮ、読出データＲＯ及び書換ビット情報は、１アドレス分が例えば８ビット構成である。
【００１４】
図１に示す書換ビット情報生成回路２００は、書込状態が「０」状態から「１」状態へ変化する場合と、書込状態が「１」状態から「０」状態へ変化する場合との２つの場合を想定したものである。そして第１の選択回路２０１及び第２の選択回路２０２と、第１のロジック回路（ＬＯＧ１）２０３及び第２のロジック回路（ＬＯＧ２）２０４と、第１の内部記憶回路（ＢＵＦ１）２０５及び第２の内部記憶回路（ＢＵＦ２）２０６とで構成されている。第１の選択回路２０１、第１のロジック回路２０３および第１の内部記憶回路２０５は一組の回路ユニットを構成する。第２の選択回路２０２、第２のロジック回路２０４および第２の内部記憶回路２０６は、別の一組の回路ユニットを構成する。
【００１５】
第１の選択回路２０１は、書込データＤＩＮと、第１の内部記憶回路２０５の出力データとを入力とし、モード制御信号ＭＯＤＥが「０」である場合には書込データＤＩＮを、モード制御信号ＭＯＤＥが「１」である場合には第１の内部記憶回路２０５の出力データをそれぞれ選択し、出力する。
【００１６】
ロジック回路は、読出データと選択回路の出力とをもとに書換ビット情報を決定する。具体的には、第１のロジック回路２０３は、第１の選択回路２０１の出力ＤＩＮ１と、読出データＲＯとを入力とし、モード制御信号ＭＯＤＥの値に応じて後述のように動作を変え、「０」状態から「１」状態への書換えを実行すべきビットを示す第１の書換ビット情報ＤＯ１を出力する。
【００１７】
図２は、「０」状態から「１」状態への書換えに割り当てられた第１のロジック回路２０３の真理値表の一例である。第１のロジック回路２０３は、モード制御信号ＭＯＤＥが「０」、すなわちリードバックモードである場合、読出データＲＯが「０」状態であるビットでかつ書込データＤＩＮが「１」であるビットのみに対し、「０」を設定した書換ビット情報ＤＯ１を出力する。また、第１のロジック回路２０３は、モード制御信号ＭＯＤＥが「１」、すなわちベリファイモードである場合、読出データＲＯが「０」状態であるビットでかつ第１の内部記憶回路２０５に保持している前回書換動作で使用した書換ビット情報ＤＩＮ１に「０」が設定されているビットのみに対し、「０」を設定した書換ビット情報ＤＯ１を出力する。
【００１８】
第２の選択回路２０２は、書込データＤＩＮと、第２の内部記憶回路２０６の出力データとを入力とし、モード制御信号ＭＯＤＥが「０」である場合には書込データＤＩＮを、モード制御信号ＭＯＤＥが「１」である場合には第２の内部記憶回路２０６の出力データをそれぞれ選択し、出力する。
【００１９】
第２のロジック回路２０４は、第２の選択回路２０２の出力ＤＩＮ２と、読出データＲＯとを入力とし、モード制御信号ＭＯＤＥの値に応じて後述のように動作を変え、「１」状態から「０」状態への書換えを実行すべきビットを示す第２の書換ビット情報ＤＯ２を出力する。
【００２０】
図３は、「１」状態から「０」状態への書換えに割り当てられた第２のロジック回路２０４の真理値表の一例である。第２のロジック回路２０４は、モード制御信号ＭＯＤＥが「０」、すなわちリードバックモードである場合、読出データＲＯが「１」状態であるビットでかつ書込データＤＩＮが「０」であるビットのみに対し、「０」を設定した書換ビット情報ＤＯ２を出力する。また、第２のロジック回路２０４は、モード制御信号ＭＯＤＥが「１」、すなわちベリファイモードである場合、読出データＲＯが「１」状態であるビットでかつ第２の内部記憶回路２０６に保持している前回書換動作で使用した書換ビット情報ＤＩＮ２に「０」が設定されているビットのみに対し、「０」を設定した書換ビット情報ＤＯ２を出力する。
【００２１】
第１の内部記憶回路２０５は、第１のロジック回路２０３の出力ＤＯ１を入力とし、少なくとも１アドレス分の書換ビット情報を保持可能な構成を持ち、第１の書込イネーブル信号ＢＵＦ１＿ＥＮがアサートされている場合に第１のロジック回路２０３の出力ＤＯ１を取り込む。第２の内部記憶回路２０６は、第２のロジック回路２０４の出力ＤＯ２を入力とし、少なくとも１アドレス分の書換ビット情報を保持可能な構成を持ち、第２の書込イネーブル信号ＢＵＦ２＿ＥＮがアサートされている場合に第２のロジック回路２０４の出力ＤＯ２を取り込む。
【００２２】
図４は、図１の不揮発性半導体記憶装置の書換動作を示すフローチャートである。書換えが開始されると、まず、書込アドレスが行デコード回路１０１Ｘ及び列デコード回路１０１Ｙによりデコードされて、書込対象のメモリセルが選択される。そして、センスアンプ１０２により、書込アドレスで指定されたメモリセルに書かれているデータの読出動作、すなわちリードバック動作が実施される（ステップＳ１）。このとき、第１の選択回路２０１及び第２の選択回路２０２は、いずれも書込データＤＩＮを出力する。
【００２３】
第１のロジック回路２０３は、図２の真理値表に即して書込データＤＩＮと読出データＲＯとをもとに、「０」状態から「１」状態への書換えを実行すべきビットに対しては「０」を、「０」状態から「１」状態への書換えを要しないビットに対しては「１」をそれぞれ設定した書換ビット情報を出力する。第２のロジック回路２０４は、図３の真理値表に即して書込データＤＩＮと読出データＲＯとをもとに、「１」状態から「０」状態への書換えを実行すべきビットに対しては「０」を、「１」状態から「０」状態への書換えを要しないビットに対しては「１」をそれぞれ設定した書換ビット情報を出力する。第１の書込イネーブル信号ＢＵＦ１＿ＥＮ及び第２の書込イネーブル信号ＢＵＦ２＿ＥＮがアサートされ、第１のロジック回路２０３の出力ＤＯ１及び第２のロジック回路２０４の出力ＤＯ２はそれぞれ、第１の内部記憶回路２０５及び第２の内部記憶回路２０６にバッファリングされる（ステップＳ２）。
【００２４】
第１のロジック回路２０３及び第２のロジック回路２０４でのデータ判定と、第１の内部記憶回路２０５及び第２の内部記憶回路２０６へのデータ記憶とはそれぞれ同時に実施可能であるので、「０」状態から「１」状態への書換ビット情報と、「１」状態から「０」状態への書換ビット情報との同時生成及び同時記憶が可能である。
【００２５】
書換ビット情報の生成後、「０」状態から「１」状態への書換ビット情報が「０」である場合、データ書換回路１０３により、該当メモリセルの「０」状態から「１」状態への電気的な書換え（以下、「１」書込動作）が実施される（ステップＳ３）。
【００２６】
本開示の一形態として、読出データと与えられた書込データとをもとにして、複数のメモリセルの各々の書込状態の変化パターンごとにデータ書換えの要否を表す書換ビット情報を並行して生成が可能であることが好ましい。並行とはメモリセルの「０」状態から「１」状態への書換ビット情報と、「１」状態から「０」状態への書換ビット情報との生成時間が重複する場合を示す。
【００２７】
「１」書込動作の実施後、メモリセルが期待通りに書換えられたか否かの判定動作（以下、「１」ベリファイ動作）を行う（ステップＳ４）。このとき、モード制御信号ＭＯＤＥが「１」に設定されるので、第１の選択回路２０１は、第１の内部記憶回路２０５の出力を選択する。
【００２８】
第１のロジック回路２０３は、図２の真理値表に即して第１の内部記憶回路２０５が出力する前回の書換ビット情報と読出データＲＯとをもとに、「０」状態から「１」状態への書換えを再度実行すべきビットに対し、「０」を設定した書換ビット情報を出力する。そして、第１の書込イネーブル信号ＢＵＦ１＿ＥＮがアサートされ、第１のロジック回路２０３の出力ＤＯ１が第１の内部記憶回路２０５にバッファリングされる（ステップＳ５）。第２の書込イネーブル信号ＢＵＦ２＿ＥＮがネゲート状態であるため、第２の内部記憶回路２０６の保持データは更新されない。
【００２９】
「１」ベリファイ動作後、「０」状態から「１」状態への再度の書換動作が必要なビットが存在している場合、「０」状態から「１」状態への書換ビット情報に即し、ステップＳ３へ戻って「１」書込動作が実施される。「１」書込動作と「１」ベリファイ動作とは繰り返し実施され、「０」状態から「１」状態への書換えが必要なビットが無くなった時点で、すなわち第１の内部記憶回路２０５に保持された書換ビット情報を構成する全てのビットが「１」になった時点で、「１」書込みが完了する（ステップＳ６）。
【００３０】
「１」書込みの完了後、「１」状態から「０」状態への書換ビット情報に即し、データ書換回路１０３により、該当メモリセルの「１」状態から「０」状態への電気的な書換え（以下、「０」書込動作）が実施される（ステップＳ７）。
【００３１】
「０」書込動作の実施後、メモリセルが期待通りに書換えられたか否かの判定動作（以下、「０」ベリファイ動作）を行う（ステップＳ８）。このとき、モード制御信号ＭＯＤＥが「１」に設定されるので、第２の選択回路２０２は、第２の内部記憶回路２０６の出力を選択する。
【００３２】
第２のロジック回路２０４は、図３の真理値表に即して第２の内部記憶回路２０６が出力する前回の書換ビット情報と読出データＲＯとをもとに、「１」状態から「０」状態への書換えを再度実行すべきビットに対し、「０」を設定した書換ビット情報を出力する。そして、第２の書込イネーブル信号ＢＵＦ２＿ＥＮがアサートされ、第２のロジック回路２０４の出力が第２の内部記憶回路２０６にバッファリングされる（ステップＳ９）。第１の書込イネーブル信号ＢＵＦ１＿ＥＮがネゲート状態であるため、第１の内部記憶回路２０５の保持データは更新されない。
【００３３】
「０」ベリファイ動作後、「１」状態から「０」状態への再度の書換動作が必要なビットが存在している場合、「１」状態から「０」状態への書換ビット情報に即し、ステップＳ７へ戻って「０」書込動作が実施される。「０」書込動作と「０」ベリファイ動作とは繰り返し実施され、「１」状態から「０」状態への書換えが必要なビットが無くなった時点で、すなわち第２の内部記憶回路２０６に保持された書換ビット情報を構成する全てのビットが「１」になった時点で、「０」書込みが完了する（ステップＳ１０）。
【００３４】
以上のようにして「１」書込み及び「０」書込みが完了した時点で、不揮発性半導体記憶装置の書換動作が完了する。なお、「１」書込み後に「０」書込みを行うフローを想定した説明をしているが、「０」書込み後に「１」書込みを行ってもよい。
【００３５】
（第２の実施形態）
図５は、本発明の第２の実施形態に係る不揮発性半導体記憶装置の構成を示す図である。図５中の書換ビット情報生成回路２００は、図１中の構成に加えて、ロジック出力選択回路３００と、内部記憶選択回路３０１とを更に備える。
【００３６】
ロジック出力選択回路３００は、第１の選択制御信号ＳＥＬＡに応じて、第１のロジック回路２０３の出力ＤＯ１又は第２のロジック回路２０４の出力ＤＯ２のいずれか一方を選択し、これを第２の内部記憶回路２０６の入力に接続する。内部記憶選択回路３０１は、第２の選択制御信号ＳＥＬＢに応じて、第１の内部記憶回路２０５の出力又は第２の内部記憶回路２０６の出力のいずれか一方を選択し、これを第１の選択回路２０１の一方の入力及び第２の選択回路２０２の一方の入力に接続する。
【００３７】
第２の実施形態では、通常書換えの際は、ロジック出力選択回路３００と内部記憶選択回路３０１とを、第１の実施形態と同様の動作が実施可能な接続に制御を行い、「０」状態から「１」状態への書換ビット情報生成及び「１」状態から「０」状態への書換ビット情報生成を高速に実現する。通常書換えの場合のその他の回路動作に関しては、第１の実施形態で説明を行っているため、説明を省略する。
【００３８】
第２の実施形態における書換えのフローとして、書込もうとしているメモリ領域の書込状態が一律である場合、書込データＤＩＮが一律である場合等、「０」状態から「１」状態への書換え、又は「１」状態から「０」状態への書換えのうち、実施しないものがある場合について、以下説明を行う。以下の説明は、図５に示す第２の実施形態において、「０」状態から「１」状態への書換えのみが実施される場合の動作例である。
【００３９】
書換えが開始されると、まず、センスアンプ１０２により、書込アドレスで指定されたメモリセルに書かれているデータの読出動作が実施される。このとき、第１の選択回路２０１は、書込データＤＩＮを出力する。
【００４０】
第１のロジック回路２０３は、図２の真理値表に即して書込データＤＩＮと読出データＲＯとをもとに、「０」状態から「１」状態への書換えを実行すべきビットに対しては「０」を、「０」状態から「１」状態への書換えを要しないビットに対しては「１」をそれぞれ設定した書換ビット情報を出力する。第１の書込イネーブル信号ＢＵＦ１＿ＥＮがアサートされ、第１のロジック回路２０３の出力ＤＯ１が第１の内部記憶回路２０５にバッファリングされる。
【００４１】
続けて、センスアンプ１０２により、先の書込アドレスとは別の書込対象となるアドレスのメモリセルに書かれているデータの読出動作が実施される。このとき、第２の選択回路２０２は、書込データＤＩＮを出力する。
【００４２】
第１のロジック回路２０３は、図２の真理値表に即して書込データＤＩＮと読出データＲＯとをもとに、「０」状態から「１」状態への書換えを実行すべきビットに対しては「０」を、「０」状態から「１」状態への書換えを要しないビットに対しては「１」をそれぞれ設定した書換ビット情報を出力する。ロジック出力選択回路３００は、第１のロジック回路２０３の出力ＤＯ１を選択し、第２の内部記憶回路２０６に接続する。第２の書込イネーブル信号ＢＵＦ２＿ＥＮがアサートされ、第１のロジック回路２０３の出力ＤＯ１が第２の内部記憶回路２０６にバッファリングされる。
【００４３】
ロジック出力選択回路３００により、第１のロジック回路２０３の出力ＤＯ１を第１の内部記憶回路２０５及び第２の内部記憶回路２０６に保持することが可能になり、書込バッファサイズを拡張できることから、書換高速化につながる。
【００４４】
書換ビット情報の生成後、「０」状態から「１」状態への書換ビット情報が「０」である場合、データ書換回路１０３により「１」書込動作が実施される。この際、第１の内部記憶回路２０５に保持された書換ビット情報を用いて「１」書込動作を実施した後、第２の内部記憶回路２０６に保持された書換ビット情報を用いて「１」書込動作を実施する。
【００４５】
「１」書込動作の実施後、メモリセルが期待通りに書換えられたか否かを確認する「１」ベリファイ動作を行う。そのため、まず内部記憶選択回路３０１において、第１の内部記憶回路２０５の出力を選択し、出力する。このとき、第１の選択回路２０１は、内部記憶選択回路３０１の出力を選択する。
【００４６】
第１のロジック回路２０３は、図２の真理値表に即して第１の内部記憶回路２０５が出力する前回の書換ビット情報と読出データＲＯとをもとに、「０」状態から「１」状態への書換えを再度実行すべきビットに対し、「０」を設定した書換ビット情報を出力する。そして、第１の書込イネーブル信号ＢＵＦ１＿ＥＮがアサートされ、第１のロジック回路２０３の出力ＤＯ１が第１の内部記憶回路２０５にバッファリングされる。第２の書込イネーブル信号ＢＵＦ２＿ＥＮがネゲート状態であるため、第２の内部記憶回路２０６の保持データは更新されない。
【００４７】
第１の内部記憶回路２０５に対する「１」ベリファイ動作後、第２の内部記憶回路２０６に対する「１」ベリファイ動作を実施する。そのため、まず内部記憶選択回路３０１において、第２の内部記憶回路２０６の出力を選択し、出力する。このとき、第１の選択回路２０１は、内部記憶選択回路３０１の出力を選択する。
【００４８】
第１のロジック回路２０３は、図２の真理値表に即して第１の内部記憶回路２０５が出力する前回の書換ビット情報と読出データＲＯとをもとに、「０」状態から「１」状態への書換えを実行すべきビットに対し、「０」を設定した書換ビット情報を出力する。ロジック出力選択回路３００は、第１のロジック回路２０３の出力ＤＯ１を選択し、第２の内部記憶回路２０６に接続する。そして、第２の書込イネーブル信号ＢＵＦ２＿ＥＮがアサートされ、第１のロジック回路２０３の出力ＤＯ１が第２の内部記憶回路２０６にバッファリングされる。第１の書込イネーブル信号ＢＵＦ１＿ＥＮがネゲート状態であるため、第１の内部記憶回路２０５の保持データは更新されない。
【００４９】
「１」書込動作と「１」ベリファイ動作とは繰り返し実施され、「０」状態から「１」状態への書換えが必要なビットが無くなった時点で、「１」書込みが完了する。そして、「１」書込みが完了した時点で、不揮発性半導体記憶装置の書換動作が完了する。
【００５０】
なお、「１」状態から「０」状態への書換えのみが実施される場合には、第２の内部記憶回路２０６の入力側ではなく第１の内部記憶回路２０５の入力側にロジック出力選択回路３００を設ければよい。
【００５１】
以上のとおり、第２の実施形態によれば、書込状態が一様である場合や、書込み後のデータ期待値が一様である場合等、データ書換えが一方向の場合に、書換ビット情報生成回路２００内の資源を有効活用し、書換高速化を実現することが可能である。
【００５２】
なお、上記第１及び第２の実施形態では、説明の簡素化のために２値メモリの例を用いて説明しているが、多値メモリでもよい。
【００５３】
また、第１の選択回路２０１及び第２の選択回路２０２と、第１のロジック回路２０３及び第２のロジック回路２０４とに共通のモード制御信号ＭＯＤＥを供給したが、これに限定されない。
【００５４】
また、ある書込状態変化の書換ビット情報を出力するロジック回路及び選択回路の構成及び接続について、ロジック回路をリードバックモード用とベリファイモード用とに合計２つ持ち、リードバックモード用については書込データＤＩＮと読出データＲＯとを入力とし、ベリファイモード用については内部記憶回路出力と読出データＲＯとを入力とし、２つのロジック回路の出力を選択回路で選択する構成を用いてもよい。この場合には、選択回路の出力が内部記憶回路２０５，２０６の入力又はロジック出力選択回路３００の入力に接続される。
【産業上の利用可能性】
【００５５】
以上説明してきたとおり、本発明に係る不揮発性半導体記憶装置は、ビット単位での双方向書換可能な不揮発性半導体記憶装置におけるメモリセルのエンデュランス特性及びデータ保持特性の向上と書換高速化との両立が可能であり、ＲｅＲＡＭ、ＭＲＡＭ等の不揮発性半導体記憶装置として有用である。
【符号の説明】
【００５６】
１００    不揮発性メモリアレイ
１０１Ｘ    行デコード回路
１０１Ｙ    列デコード回路
１０２    センスアンプ（読出回路）
１０３    データ書換回路
２００    書換ビット情報生成回路
２０１，２０２    選択回路
２０３，２０４    ロジック回路
２０５，２０６    内部記憶回路
３００    ロジック出力選択回路
３０１    内部記憶選択回路
【国際調査報告】
2015008438.tif 000008
2015008438.tif 000009
2015008438.tif 000010
2015008438.tif 000011