【事件の表示】
　特願２００３−５５５３４０「プロセッサに関するロード／移動及び複製命令」拒絶査定不服審判事件〔平成１５年　７月　３日国際公開、ＷＯ０３／５４６９２、平成１８年　１月１９日国内公表、特表２００６−５０２４６４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯・概要
　
１．手続の経緯
　本願は、
２００２年１２月１２日（パリ条約による優先権主張外国庁受理２００１年１２月２０日、米国）を国際出願日とする出願であって、
平成１６年６月１６日付けで特許法第１８４条の５第１項の規定による書面、国際出願日における明細書、請求の範囲、図面の翻訳文が提出されると共に、同日付けで審査請求がなされ、
平成１７年１１月２１日付けで拒絶理由通知（同年１１月２９日発送）がなされ、
平成１８年５月２９日付けで意見書が提出されると共に、同日付けで手続補正書が提出され、
同年６月１６日付けで拒絶査定（同年６月２７日発送）がなされ、
同年９月２５日付けで審判請求がなされると共に、
同年１０月２５日付けで手続補正書が提出され、
平成２１年８月２４日付けで拒絶理由通知（同年８月２５日発送）がなされ、
平成２２年２月２５日付けで意見書が提出されると共に、同日付けで手続補正書が提出されたものである。
　
　なお、平成１８年１２月１５日付けで特許法第１６４条第３項に定める報告（前置報告）がなされ、平成２０年１１月２０日付けで当該報告に対する意見を求める旨の審尋（同年１１月２５日発送)がなされ、これに対して、平成２１年５月２５日付けで回答書が提出されている。
　
２．拒絶理由・補正の内容
　
（１）平成１８年１０月２５日付け手続補正書
　上記平成１８年１０月２５日付け手続補正書は特許請求の範囲を以下の通りに補正するものである。
「【請求項１】
　プロセッサであって：
　制御記憶装置と、
　コントローラ・ロジックと、
　算術論理演算ユニット（ALU）及び汎用レジスタ群を含む実行ボックス・データ・パスとを備え、
　前記ALUは命令に応じて機能を行い、前記命令の１つは、前記プロセッサに、複数の非連続ソース位置群からの複数のソース・ビットを１つのデスティネーション・レジスタの複数の非連続デスティネーション位置群にロードさせ、該複数の非連続デスティネーション位置群の各々を前記デスティネーション・レジスタの後続ビット群に複製させる移動及び複製の命令を含むことを特徴とするプロセッサ。
　　【請求項２】
　請求項１記載のプロセッサであって、前記複数のソース・ビットがメモリ位置における、倍精度浮動小数点データ・タイプを表す６４ビットであることを特徴とするプロセッサ。
　　【請求項３】
　請求項１記載のプロセッサであって、前記複数のソース・ビットがソース・レジスタにおける、倍精度浮動小数点データ・タイプを表す６４ビットであることを特徴とするプロセッサ。
　　【請求項４】
　請求項１記載のプロセッサであって、前記デスティネーション・レジスタの前記複数デスティネーション位置群の一部が前記複数のソース・ビットによってロードされ、該デスティネーション・レジスタの前記後続ビット群が前記デスティネーション・レジスタの前記複数デスティネーション位置群の一部からのビットによってロードされることを特徴とするプロセッサ。
　　【請求項５】
　方法であって：
　複数の非連続ソース位置群からの複数のソース・ビットを１つのデスティネーション・レジスタの複数の非連続デスティネーション位置群にロードする工程；及び
　前記デスティネーション・レジスタ内の前記複数の非連続デスティネーション位置群の各々を前記デスティネーション・レジスタの後続ビット群に複製する工程；
　を行わせるプログラム命令を実行する工程を有することを特徴とする方法。
　　【請求項６】
　請求項５記載の方法であって、前記複数のソース・ビットがメモリ位置における、倍精度浮動小数点データ・タイプを表す６４ビットであることを特徴とする方法。
　　【請求項７】
　請求項５記載の方法であって、前記複数のソース・ビットがソース・レジスタにおける、倍精度浮動小数点データ・タイプを表す６４ビットであることを特徴とする方法。
　　【請求項８】
　請求項５記載の方法であって、前記デスティネーション・レジスタの前記複数デスティネーション位置群の一部が前記複数のソース・ビットによってロードされ、該デスティネーション・レジスタの前記後続ビット群が前記デスティネーション・レジスタの前記複数デスティネーション位置群の前記一部からのビットによってロードされることを特徴とする方法。
　　【請求項９】
　コンピュータ・プログラムであって、該コンピュータ・プログラムはコンピュータ判読可能媒体上に存在するものであり、該コンピュータ判読可能媒体は該コンピュータ判読可能媒体上に命令を記憶させていて、該命令がプロセッサによって実行された場合、該プロセッサに：
　複数の非連続ソース位置群からの複数のソース・ビットを１つのデスティネーション・レジスタの複数の非連続デスティネーション位置群にロードする工程；及び
　前記複数の非連続デスティネーション位置群の各々を該デスティネーション・レジスタの後続ビット群に複製する工程；
　を行わせることを特徴とするコンピュータ・プログラム。
　　【請求項１０】
　請求項９記載のコンピュータ・プログラムであって、前記複数のソース・ビットがメモリ位置における、倍精度浮動小数点データ・タイプを表す６４ビットであることを特徴とするコンピュータ・プログラム。
　　【請求項１１】
　請求項９記載のコンピュータ・プログラムであって、前記複数のソース・ビットがソース・レジスタにおける、倍精度浮動小数点データ・タイプを表す６４ビットであることを特徴とするコンピュータ・プログラム。
　　【請求項１２】
　請求項９記載のコンピュータ・プログラムであって、前記デスティネーション・レジスタの前記複数デスティネーション位置群の一部が前記複数のソース・ビットによってロードされ、該デスティネーション・レジスタの前記後続群が前記デスティネーション・レジスタの前記複数デスティネーション位置群の前記一部からのビットによってロードされることを特徴とするコンピュータ・プログラム。
　　【請求項１３】
　プロセッサであって：
　制御記憶装置と、
　コントローラ・ロジックと、
　算術論理演算ユニット（ALU）及び汎用レジスタ群を含む実行ボックス・データ・パスとを備え、前記ALUは命令に応じて機能を行い、前記命令の１つは、
　プロセッサに、１つの１２８ビット・デスティネーション・レジスタのビット〔３１−０〕においてソースのビット〔６３−３２〕をロードさせ、前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕において複製させ、前記デスティネーション・レジスタのビット〔９５−６４〕において該ソースのビット〔１２７−９６〕をロードさせ、前記デスティネーション・レジスタのビット〔１２７−９６〕において前記デスティネーション・レジスタのビット〔９５−６４〕を複製させるパック単精度浮動小数点上位移動及び複製命令；
　を有することを特徴とするプロセッサ。
　　【請求項１４】
　請求項１３記載のプロセッサであって、前記パック単精度浮動小数点上位移動及び複製命令が：
　ソース・オペランド・フィールド；及び
　デスティネーション・オペランド・フィールド；
　を更に有することを特徴とするプロセッサ。
　　【請求項１５】
　請求項１４記載のプロセッサであって、前記ソース・オペランド・フィールドがメモリ位置であることを特徴とするプロセッサ。
　　【請求項１６】
　請求項１５記載のプロセッサであって、前記メモリ位置がパック単精度浮動小数点データ・タイプを表す１２８ビットを有することを特徴とするプロセッサ。
　　【請求項１７】
　請求項１４記載のプロセッサであって、前記ソース・オペランド・フィールドが１２８ビットのソース・レジスタであることを特徴とするプロセッサ。
　　【請求項１８】
　請求項１７記載のプロセッサであって、前記ソース・レジスタがパック単精度浮動小数点データ・タイプを表す１２８ビットを有することを特徴とするプロセッサ。
　　【請求項１９】
　プロセッサにおいて実行される方法であって：
　ソースのビット〔１２７−０〕をアクセスする工程；
　前記ソースのビット〔６３−３２〕を１つのデスティネーション・レジスタのビット〔３１−０〕にロードし、前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製する工程；及び
　前記ソースのビット〔１２７−９６〕を前記デスティネーション・レジスタのビット〔９５−６４〕にロードし、前記デスティネーション・レジスタのビット〔１２７−９６〕に前記デスティネーション・レジスタのビット〔９５−６４〕を複製する工程
　を行わせる命令を実行する工程を有することを特徴とする方法。
　　【請求項２０】
　請求項１９記載の方法であって、前記ソースがメモリ位置であることを特徴とする方法。
　　【請求項２１】
　請求項２０記載の方法であって、前記メモリ位置がパック単精度浮動小数点データ・タイプを含むことを特徴とする方法。
　　【請求項２２】
　請求項１９記載の方法であって、前記ソースが１２８ビット・ソース・レジスタであることを特徴とする方法。
　　【請求項２３】
　請求項２２記載の方法であって、前記１２８ビット・ソース・レジスタがパック単精度浮動小数点データ・タイプを含むことを特徴とする方法。
　　【請求項２４】
　コンピュータ・プログラムであって、該コンピュータ・プログラムはコンピュータ判読可能媒体上に存在するものであり、該コンピュータ判読可能媒体は該コンピュータ判読可能媒体上に命令を記憶させていて、該命令がプロセッサによって実行された場合、該プロセッサに：
　ソースのビット〔１２７−０〕をアクセスする工程；
　前記ソースのビット〔６３−３２〕を１つのデスティネーション・レジスタのビット〔３１−０〕にロードし、前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製する工程：及び
　前記ソースのビット〔１２７−９６〕を前記デスティネーション・レジスタのビット〔９５−６４〕にロードし、前記デスティネーション・レジスタのビット〔１２７−９６〕に前記デスティネーション・レジスタのビット〔９５−６４〕を複製する工程を行わせることを特徴とするコンピュータ・プログラム。
　　【請求項２５】
　請求項２４記載のコンピュータ・プログラムであって、前記ソースはメモリ位置であることを特徴とするコンピュータ・プログラム。
　　【請求項２６】
　請求項２５記載のコンピュータ・プログラムであって、前記メモリ位置はパック単精度浮動小数点データ・タイプを含むことを特徴とするコンピュータ・プログラム。
　　【請求項２７】
　請求項２４記載のコンピュータ・プログラムであって、前記ソースは１２８ビット・ソース・レジスタであることを特徴とするコンピュータ・プログラム。
　　【請求項２８】
　請求項２７記載のコンピュータ・プログラムであって、前記１２８ビット・ソース・レジスタはパック単精度浮動小数点データ・タイプを含むことを特徴とするコンピュータ・プログラム。
　　【請求項２９】
　プロセッサであって：
　制御記憶装置と、
　コントローラ・ロジックと、
　算術論理演算ユニット（ALU）及び汎用レジスタ群を含む実行ボックス・データ・パスとを備え、前記ALUは命令に応じて機能を行い、前記命令の１つは、
　プロセッサに、１つの１２８ビット・デスティネーション・レジスタのビット〔３１−０〕にソースのビット〔３１−０〕をロードさせ、前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製させ、前記デスティネーション・レジスタのビット〔９５−６４〕に該ソースのビット〔９５−６４〕をロードさせ、前記デスティネーション・レジスタのビット〔１２７−９６〕に前記デスティネーション・レジスタのビット〔９５−６４〕を複製させるパック単精度浮動小数点下位移動及び複製命令；
　を有することを特徴とするプロセッサ。
　　【請求項３０】
　請求項２９記載のプロセッサであって、前記パック単精度浮動小数点下位移動及び複製命令が：
　ソース・アドレス・フィールド；及び
　デスティネーション・レジスタ；
　を更に有することを特徴とするプロセッサ。
　　【請求項３１】
　請求項３０記載のプロセッサであって、前記ソースがメモリ位置であることを特徴とするプロセッサ。
　　【請求項３２】
　請求項３１記載のプロセッサであって、前記メモリ位置がパック単精度浮動小数点データ・タイプを表す１２８ビットを含むことを特徴とするプロセッサ。
　　【請求項３３】
　請求項２９記載のプロセッサであって、前記ソースが１２８ビットのソース・レジスタであることを特徴とするプロセッサ。
　　【請求項３４】
　請求項３３記載のプロセッサであって、前記ソース・レジスタがパック単精度浮動小数点データ・タイプを表す１２８ビットを含むことを特徴とするプロセッサ。
　　【請求項３５】
　方法であって：
　ソースのビット〔３１−０〕を１つの１２８ビット・デスティネーション・レジスタのビット〔３１−０〕にロードする工程；
　前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製する工程；
　該ソースのビット〔９５−６４〕を該デスティネーション・レジスタのビット〔９５−６４〕にロードする工程；及び
　該デスティネーション・レジスタのビット〔９５−６４〕を該デスティネーション・レジスタのビット〔１２７−９６〕に複製する工程；
　を行わせるプログラム命令をプロセッサにおいて実行する工程を有することを特徴とする方法。
　　【請求項３６】
　請求項３５記載の方法であって、前記ソースがメモリ位置であることを特徴とする方法。
　　【請求項３７】
　請求項３６記載の方法であって、前記メモリ位置がパック単精度浮動小数点データ・タイプを含むことを特徴とする方法。
　　【請求項３８】
　請求項３７記載の方法であって、前記ソースが１２８ビット・ソース・レジスタであることを特徴とする方法。
　　【請求項３９】
　請求項３８記載の方法であって、前記１２８ビット・ソース・レジスタがパック単精度浮動小数点データ・タイプを含むことを特徴とする方法。
　　【請求項４０】
　コンピュータ・プログラムであって、該コンピュータ・プログラムはコンピュータ判読可能媒体上に存在するものであり、該コンピュータ判読可能媒体は該コンピュータ判読可能媒体上に命令を記憶させていて、該命令がプロセッサによって実行された場合、該プロセッサに：
　ソースのビット〔３１−０〕を１つの１２８ビット・デスティネーション・レジスタのビット〔３１−０〕にロードする工程；
　前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製する工程；
　該ソースのビット〔９５−６４〕を該デスティネーション・レジスタのビット〔９５−６４〕にロードする工程；及び
　該デスティネーション・レジスタのビット〔９５−６４〕を該デスティネーション・レジスタのビット〔１２７−９６〕に複製する工程；
　を行わせることを特徴とするコンピュータ・プログラム。
　　【請求項４１】
　請求項４０記載のコンピュータ・プログラムであって、前記ソースはメモリ位置であることを特徴とするコンピュータ・プログラム。
　　【請求項４２】
　請求項４１記載のコンピュータ・プログラムであって、前記メモリ位置はパック単精度浮動小数点データ・タイプを含むことを特徴とするコンピュータ・プログラム。
　　【請求項４３】
　請求項４０記載のコンピュータ・プログラムであって、前記ソースは１２８ビット・ソース・レジスタであることを特徴とするコンピュータ・プログラム。
　　【請求項４４】
　請求項４３記載のコンピュータ・プログラムであって、前記１２８ビット・ソース・レジスタはパック単精度浮動小数点データ・タイプを含むことを特徴とするコンピュータ・プログラム。」
　
（２）平成２１年８月２４日付け拒絶理由通知
　上記平成２１年８月２４日付け拒絶理由通知（以下「当審拒絶理由通知」と記す。）の内容は概略以下の通りである。
『　　　　　　　　　　＜＜＜＜　　最　　後　　＞＞＞＞
　
　　この審判事件に関する出願は、合議の結果、以下の理由によって拒絶をすべきものです。これについて意見がありましたら、この通知書の発送の日から３ヶ月以内に意見書を提出してください 。
　
　　　　　　　　　　　　　　　　理　由
　
１．平成１８年１０月２５日付けでした手続補正は、下記の点で願書に最初に添付した明細書、特許請求の範囲又は図面（以下当初明細書と記す。）に記載した事項の範囲内においてしたものでないから、特許法第１７条の２第３項に規定する要件を満たしていない。
　
　　　　　　　　　　　　　記
　上記手続補正は、特許請求の範囲を
「【請求項１】
　プロセッサであって：
　制御記憶装置と、
　コントローラ・ロジックと、
　算術論理演算ユニット（ALU）及び汎用レジスタ群を含む実行ボックス・データ・パスとを備え、
　前記ALUは命令に応じて機能を行い、前記命令の１つは、前記プロセッサに、複数の非連続ソース位置群からの複数のソース・ビットを１つのデスティネーション・レジスタの複数の非連続デスティネーション位置群にロードさせ、該複数の非連続デスティネーション位置群の各々を前記デスティネーション・レジスタの後続ビット群に複製させる移動及び複製の命令を含むことを特徴とするプロセッサ。
　
・・・＜中　略＞・・・
　
　　【請求項４４】
　請求項４３記載のコンピュータ・プログラムであって、前記１２８ビット・ソース・レジスタはパック単精度浮動小数点データ・タイプを含むことを特徴とするコンピュータ・プログラム。」
と補正しようとするものである。
　
　しかしながら、上記補正後の特許請求の範囲の
【請求項１】における「該複数の非連続デスティネーション位置群の各々を前記デスティネーション・レジスタの後続ビット群に複製させる」こと
【請求項４】における「該デスティネーション・レジスタの前記後続ビット群が前記デスティネーション・レジスタの前記複数デスティネーション位置群の一部からのビットによってロードされること」
【請求項５】における「前記デスティネーション・レジスタ内の前記複数の非連続デスティネーション位置群の各々を前記デスティネーション・レジスタの後続ビット群に複製する工程」
【請求項８】における「該デスティネーション・レジスタの前記後続ビット群が前記デスティネーション・レジスタの前記複数デスティネーション位置群の前記一部からのビットによってロードされること」
【請求項９】における「前記複数の非連続デスティネーション位置群の各々を該デスティネーション・レジスタの後続ビット群に複製する工程」
【請求項１２】における「該デスティネーション・レジスタの前記後続群が前記デスティネーション・レジスタの前記複数デスティネーション位置群の前記一部からのビットによってロードされること」
【請求項１３】における「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕において複製させ」ること、及び「前記デスティネーション・レジスタのビット〔１２７−９６〕において前記デスティネーション・レジスタのビット〔９５−６４〕を複製させる」こと
【請求項１９】における「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製する工程」及び「前記デスティネーション・レジスタのビット〔１２７−９６〕に前記デスティネーション・レジスタのビット〔９５−６４〕を複製する工程」
【請求項２４】における「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製する工程」及び「前記デスティネーション・レジスタのビット〔１２７−９６〕に前記デスティネーション・レジスタのビット〔９５−６４〕を複製する工程」
【請求項２９】における「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製させ」ること、及び「前記デスティネーション・レジスタのビット〔１２７−９６〕に前記デスティネーション・レジスタのビット〔９５−６４〕を複製させる」こと
【請求項３５】における「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製する工程」及び「該デスティネーション・レジスタのビット〔９５−６４〕を該デスティネーション・レジスタのビット〔１２７−９６〕に複製する工程」
【請求項４０】における「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製する工程」及び「該デスティネーション・レジスタのビット〔９５−６４〕を該デスティネーション・レジスタのビット〔１２７−９６〕に複製する工程」
は、当初明細書には記載されておらず、また、当初明細書当の記載から自明な事項でもない。
　なお、平成１８年５月１９日付けの意見書において補正の根拠とされる当初明細書の段落【００４９】〜【００５２】には、
「【００４９】
　ＭＯＶＳＨＤＵＰ命令は１２８ビットをロード／移動して結果として生じるレジスタにエントリ１及び３を複製する、単精度浮動小数点上位移動及びＳＳＥ２複製命令である。１２８ビットのソース・レジスタ幅の例においては、各エントリは３２ビットである。特に、ソースのエントリが、３／２／１／０の（０が下位単精度エントリで３が上位単精度エントリである）、場合、ＭＯＶＳＨＤＵＰ命令の実行後の結果レジスタは複製されたエントリ３及び１を記憶してエントリ３／３／１／１を設ける。ＭＯＶＳＨＤＵＰは以下のフォーマット：
　ＭＯＶＳＨＤＵＰ　デスティネーション、ソース；
　を有し、ソース・オペランドはメモリ位置５４又は第２拡張マルチメディア（ＸＭＭ）レジスタ８４を表してデスティネーション・オペランドは第１拡張マルチメディア（ＸＭＭ）レジスタ８４である。ソース・オペランドはパック単精度浮動小数点データ・タイプを有する。
【００５０】
　演算においては、ソース・オペランドがメモリ・アドレスの場合、第１拡張マルチメディア（ＸＭＭ）レジスタのビット〔３１−０〕がメモリ・アドレスのビット〔６３−３２〕によってロードされ、第１拡張マルチメディア（ＸＭＭ）レジスタのビット６３−３２がメモリ・アドレスのビット〔６３−３２〕によってロードされ、第１拡張マルチメディア（ＸＭＭ）レジスタのビット９５−６４がメモリ・アドレスのビット〔１２７−９６〕によってロードされて、第１拡張マルチメディア（ＸＭＭ）レジスタのビット１２７−９６がメモリ・アドレスのビット〔１２７−９６〕によってロードされる。
【００５１】
　ソース・オペランドが第２拡張マルチメディア（ＸＭＭ）レジスタの場合、第１拡張マルチメディア（ＸＭＭ）レジスタのビット〔３１−０〕が第２拡張マルチメディア（ＸＭＭ）レジスタのビット〔６３−３２〕に等しくなるよう設定され、第１拡張マルチメディア（ＸＭＭ）レジスタのビット〔６３−３２〕が第２拡張マルチメディア（ＸＭＭ）レジスタのビット〔６３−３２〕に等しくなるよう設定され、第１拡張マルチメディア（ＸＭＭ）レジスタのビット〔９５−６４〕が第２拡張マルチメディア（ＸＭＭ）レジスタのビット〔１２７−９６〕に等しくなるよう設定され、第１拡張マルチメディア（ＸＭＭ）レジスタのビット〔１２７−９６〕が第２拡張マルチメディア（ＸＭＭ）レジスタのビット〔１２７−９６〕に等しくなるよう設定される。
【００５２】
　リニア・アドレスは参照メモリ・データの最下位バイトのアドレスに相当する。メモリ・アドレスが示された場合、メモリ位置での１６バイトのデータがロード又は記憶される。レジスタ−レジスタ形式の演算が用いられる場合、１２８ビットのソース・レジスタの内容は１２８ビットのデスティネーション・レジスタに複製される。」
との記載が有るだけであり、「デスティネーション・レジスタ」の一部を「デスティネーション・レジスタ」の一部に「ロード」「複製」することは該段落【００４９】〜【００５２】にも、他の箇所にも、記載も示唆もされていない。
　
　
２．この出願は、明細書及び特許請求の範囲の記載が下記の点で、特許法第３６条第４項第１号及び第６項第１号、第２号に規定する要件を満たしていない。
　
　　　　　　　　　　　　　　　　　　記
（１）【請求項１】における「該複数の非連続デスティネーション位置群の各々を前記デスティネーション・レジスタの後続ビット群に複製させる」こと
【請求項４】における「該デスティネーション・レジスタの前記後続ビット群が前記デスティネーション・レジスタの前記複数デスティネーション位置群の一部からのビットによってロードされること」
【請求項５】における「前記デスティネーション・レジスタ内の前記複数の非連続デスティネーション位置群の各々を前記デスティネーション・レジスタの後続ビット群に複製する工程」
【請求項８】における「該デスティネーション・レジスタの前記後続ビット群が前記デスティネーション・レジスタの前記複数デスティネーション位置群の前記一部からのビットによってロードされること」
【請求項９】における「前記複数の非連続デスティネーション位置群の各々を該デスティネーション・レジスタの後続ビット群に複製する工程」
【請求項１２】における「該デスティネーション・レジスタの前記後続群が前記デスティネーション・レジスタの前記複数デスティネーション位置群の前記一部からのビットによってロードされること」
【請求項１３】における「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕において複製させ」ること、及び「前記デスティネーション・レジスタのビット〔１２７−９６〕において前記デスティネーション・レジスタのビット〔９５−６４〕を複製させる」こと
【請求項１９】における「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製する工程」及び「前記デスティネーション・レジスタのビット〔１２７−９６〕に前記デスティネーション・レジスタのビット〔９５−６４〕を複製する工程」
【請求項２４】における「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製する工程」及び「前記デスティネーション・レジスタのビット〔１２７−９６〕に前記デスティネーション・レジスタのビット〔９５−６４〕を複製する工程」
【請求項２９】における「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製させ」ること、及び「前記デスティネーション・レジスタのビット〔１２７−９６〕に前記デスティネーション・レジスタのビット〔９５−６４〕を複製させる」こと
【請求項３５】における「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製する工程」及び「該デスティネーション・レジスタのビット〔９５−６４〕を該デスティネーション・レジスタのビット〔１２７−９６〕に複製する工程」
【請求項４０】における「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製する工程」及び「該デスティネーション・レジスタのビット〔９５−６４〕を該デスティネーション・レジスタのビット〔１２７−９６〕に複製する工程」
は、明細書には記載されていない。
　また、このため、この出願の発明の詳細な説明の記載内容から、請求項１〜４４に係る発明を正確に理解しこれを再現すること、とりわけ、「ソース」から「デスティネーション・レジスタ」への「ロード」と、「デスティネーション・レジスタ」の一部を「デスティネーション・レジスタ」の一部に「ロード」「複製」すると言う２段階の処理で実現することが、如何なる課題を解決するためのもので、如何なる効果が奏されるのかといった、本願発明の技術上の意義を、本願発明の詳細な説明の記載から理解することは、当業者と言えども不可能である。
　
　従って、請求項１〜４４に係る発明は、発明の詳細な説明に記載したものでない。（第６項第１号（サポート要件）違反）
　そして、この出願の発明の詳細な説明は、当業者が請求項１〜４４に係る発明を実施することができる程度に明確かつ十分に記載されていないものであり（第４項第１号（実施可能要件）違反）、しかも、この出願の発明の詳細な説明は、請求項１〜４４に係る発明の技術上の意義を理解するために必要な事項が十分に記載されておらず、特許法第３６条第４項の経済産業省令で定めるところによる記載がされていないもの（第４項第１号（委任省令要件）違反）である。
　
（２）請求項１、１３、２９の「制御記憶装置」「コントローラ・ロジック」「実行ボックス・データ・パス」なる用語は、発明の詳細な説明では全く用いられておらず、発明の詳細な説明記載のとの対応関係が不明瞭である。
　また、これらの用語は、当該記載自体からはその意味・定義が明確なものではなく、発明の詳細な説明において明確な定義もなされてない。
　従って、請求項１〜４、請求項１３〜１８、請求項２９〜３４に係る発明は、発明の詳細な説明に記載したものでなく（第６項第１号（サポート要件）違反）、しかも、請求項１〜４、請求項１３〜１８、請求項２９〜３４に係る発明は明確でない（第６項第２号違反）。
　また、このため、この出願の発明の詳細な説明は、当業者が請求項１〜４、請求項１３〜１８、請求項２９〜３４に係る発明を実施することができる程度に明確かつ十分に記載されていないものであり（第４項第１号（実施可能要件）違反）、請求項１〜４、請求項１３〜１８、請求項２９〜３４に係る発明の技術上の意義を理解するために必要な事項が十分に記載されておらず、特許法第３６条第４項の経済産業省令で定めるところによる記載がされていないもの（第４項第１号（委任省令要件）違反）である。
　
　
３．この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　　記　　　（引用文献等については引用文献等一覧参照）
・請　求　項　１〜４４
・引用文献等　１〜３
・備　　　考
（本願発明）
本願請求項１〜４４に係る発明は、平成１８年１０月２５日付け手続補正書の特許請求の範囲の請求項１〜４４に記載される通りのものと認める。
　
（引用文献）
　引用文献１には、以下の通りの記載がある。
「【００１１】図１は本発明の第１実施の形態に従ったプロセッサを示す。
　
・・・＜中　略＞・・・
　
【００１６】コールはリターンアドレスをセーブしなければならない。これは、ブランチターゲットを計算する前にデスティネーションレジスタにインストラクションポインタ値を記憶することによって行われる。」
「【００４９】ツイスト及びジップ
　
・・・＜中　略＞・・・
　
【００５２】インストラクションネームは変換タイプ（zip,　unzip,　flip)　からなり、引き続きベクトルの数　nが付き、各ベクトルのサイズ　vが付き、８ビットバイトの数として表されるオブジェクトサイズ　pが付く。従って、インストラクションzip4n2vlp　では、zip　はインストラクションタイプを示し、4n2vlpはオペランドフォーマットを特定する。この場合、zip　動作は４ベクトルで実行され、それぞれは２つの１バイトオブジェクトである。この特定の動作を行うためには、各zip　は２つのベクトルを要求するため、２つの別個のジップが実行される。」
「【００６９】図１２は８ビットflipを実行するツイスト及びジップユニッ
　
・・・＜中　略＞・・・
　
トの部分を示す。【００７０】図１２では単一の６４ビット出力バッファのみが例示されている。flip2n4v1pインストラクションが実行されているとき、バッファは図９に示される単一の出力バッファに対応する。2n8v1pflipがインストラクションが実行されているとき、出力バッファは最初に結果のRESULT　LOW部分を保持してその部分を与え、Double信号５８が表されると結果のRESULT　HIGH　部分を保持し、その部分を与える」
「【０１０８】複製
　
・・・＜中　略＞・・・
　
【０１１１】
【外９】
；フリップを使用して複製する
；ソースはＲ0にある
flip2n8v1p　R1,R0,R0
flip2n4v2p　R1,R1,R1
flip2n2v4p　R2,R1,R1
；複製値はＲ2にある」
　
（対比）
　本願請求項１に係る発明における「制御記憶装置」「コントローラ・ロジック」「実行ボックス・データ・パス」なる用語は、上記理由２．（２）記載の如くその意味が明確なものではないが、該「制御記憶装置」は引用文献１記載のものにおける「メモリ２２」に相当し、該「コントローラ・ロジック」は引用文献１記載のものにおける「制御ユニット１６」に相当するものとも解釈し得る。
　また、本願請求項１に係る発明における「ＡＬＵ」は引用文献１記載のものにおける「パック演算ユニット６」内の「ツイスト及びジップユニット７４」等の各演算ユニットに、本願請求項１に係る発明における「汎用レジスタ群」は引用文献１記載のものにおける「レジスタファイル」等に相当するものであり、引用文献１記載のものにおける「データバス２４」「ソース１バス５２」「ソース２バス５４」及び「結果バス５６」等を経由して「演算ユニット２」や「レジスタファイル」等による演算がなされる構成が本願請求項１に係る発明における「算術論理演算ユニット（ALU）及び汎用レジスタ群を含む実行ボックス・データ・パス」と解釈し得る。
　
　そして、引用文献１には「flip2n8v1p　R1,R0,R0」「flip2n4v2p　R1,R1,R1」なる演算を「ツイスト及びジップユニット７４」で行う例が示されており、この「flip2n8v1p　R1,R0,R0」「flip2n4v2p　R1,R1,R1」なる演算はいずれも、本願請求項１における「前記プロセッサに、複数の非連続ソース位置群からの複数のソース・ビットを１つのデスティネーション・レジスタの複数の非連続デスティネーション位置群にロードさせ、該複数の非連続デスティネーション位置群の各々を前記デスティネーション・レジスタの後続ビット群に複製させる」ことと、等価な演算を行う命令である。
　従って、本願請求項１に係る発明と引用文献１記載のものとは
　相違点１：本願請求項１に係る発明が「複数の非連続ソース位置群からの複数のソース・ビットを１つのデスティネーション・レジスタの複数の非連続デスティネーション位置群にロードさせ」る第１のステップと、「該複数の非連続デスティネーション位置群の各々を前記デスティネーション・レジスタの後続ビット群に複製させる」第２のステップで実現しているのに対し、引用文献１記載のものにおけるフリップ演算は図１２記載の如く、一のステップで結果が出力バッファ２６６（本願のデスティネーション・レジスタに相当）に保持され、出力バッファ２６６内での複写演算はなされない点
で相違し、その余の点では相違は認められない。
　
（判断）
　しかしながら、引用文献１記載のものにおいて最右のバイトの複製を、「flip2n8v1p　R1,R0,R0」「flip2n4v2p　R1,R1,R1」「flip2n2v4p　R2,R1,R1」と言う３つのステップで実現しているように、所望の演算を複数ステップの演算の組み合わせで実現することは、当業者の常套手段に他ならないものである。
　してみると、引用文献における「flip2n8v1p　R1,R0,R0」「flip2n4v2p　R1,R1,R1」と同じ演算を、「複数の非連続ソース位置群からの複数のソース・ビットを１つのデスティネーション・レジスタの複数の非連続デスティネーション位置群にロードさせ」る最初のステップと、「該複数の非連続デスティネーション位置群の各々を前記デスティネーション・レジスタの後続ビット群に複製させる」第２のステップで実現することは、当業者であれば必要に応じて適宜になし得た設計変更に過ぎないものである。
　よって、本願請求項１に係る発明は、引用文献１記載の発明に基づいて、当業者が容易に発明し得たものである。
　
　本願請求項４に係る発明は本願請求項１に係る発明と実質的に同一の発明であり本願請求項１に係る発明と同様に、引用文献１記載の発明の基づいて、当業者が容易に発明し得たものである。
　
　本願請求項５、８に係る発明は、本願請求項１または４に係る発明を方法のカテゴリーの発明として表現したものであり、本願請求項１または４に係る発明と同様に、引用文献１記載の発明に基づいて、当業者が容易に発明し得たものである。
　
　本願請求項９、１２に係る発明は、本願請求項１または４に係る発明をプログラムのカテゴリーの発明として表現したものであり、本願請求項１または４に係る発明と同様に、引用文献１記載の発明に基づいて、当業者が容易に発明し得たものである。
　
　本願請求項２、３、６、７、１０、１１、１３〜請求項４３に係る発明は、データタイプやデータ幅においても、引用文献１記載のものと相違するが、データタイプやデータ幅は適宜に定め得る設計事項に過ぎない（必要があれば引用文献２、３等を参照）。
　
　
　　　　　　　　　　　　引　用　文　献　等　一　覧
１．特開平０８−３１４８９８号公報
２．特開２００１−２４３０６３号公報
３．池井満，”ＩＡ−６４プロセッサ基本講座”，日本，株式会社オーム社，２０００年８月２５日，ｐ．１５０−１５１，１６０−１６１
　
　
　　　　　　　　　　　最後の拒絶理由通知とする理由
　最初の拒絶理由通知に対する応答時の補正によって通知することが必要になった拒絶の理由（理由１．、２．）、及び、審判請求時の補正によって通知することが必要になった拒絶の理由（理由１．、２．、３．）のみを通知する拒絶理由通知である。
（なお、平成１８年５月２９日付けの手続補正も上記理由１．で指摘した新規事項を含み、また、拒絶査定時にも上記理由２．で指摘した記載不備の拒絶理由が存在していたが、これを通知していなかったので、平成１８年１０月２５日付けでした手続補正は、これを却下することなく受け入れ、拒絶理由を通知することとした。）
　
＜補正等の示唆＞
（１）平成２１年５月２５日付け回答書で提示される補正案も、上記拒絶理由を解消し得るものではない。
（２）明細書、特許請求の範囲を補正した場合は、補正により記載を変更した個所に下線を引くこと（特許法施行規則様式第１３備考６）。
（３）補正で付加できる事項は、この出願の出願当初の明細書、特許請求の範囲又は図面に記載した事項のほか、出願当初の明細書、特許請求の範囲又は図面の記載から自明な事項に限られ、かつ特許請求の範囲の限定的減縮、明瞭でない記載の釈明又は誤記の訂正を目的とする補正に限られる。補正の際には、意見書で、各補正事項について補正が適法なものである理由を、根拠となる出願当初の明細書等の記載箇所を明確に示したうえで主張されたい。
（４）なお、上記の補正等の示唆は法律的効果を生じさせるものではなく、拒絶理由を解消するための一案である。明細書、特許請求の範囲及び図面をどのように補正するかは出願人が決定すべきものである。』
　
（３）平成２２年２月２５日付け手続補正書
　上記平成２２年２月２５日付け手続補正は特許請求の範囲を以下の通りに補正しようとするものである。
「【請求項１】
　プロセッサであって：
　フェッチ／復号化手段と、
　算術論理演算ユニット（ＡＬＵ）及び汎用レジスタ群を含む実行コアとを備え、
　前記ＡＬＵは命令に応じて機能を行い、前記命令の１つは、単一のソ―ス・オペランドを示すフォーマットを有する単一の移動及び複製の命令を含み、前記単一の移動及び複製の命令は、前記プロセッサに、前記ソース・オペランドの非連続位置群からの複数のビットを１つのデスティネーション・レジスタの非連続デスティネーション位置群にロードさせ、前記ソース・オペランドの非連続位置群の各々からのビットを前記デスティネーション・レジスタの他のデスティネーション位置群に複製させることを特徴とするプロセッサ。
　　【請求項２】
　請求項１記載のプロセッサであって、
　前記ソース・オペランドの前記複数のビットが、メモリ位置に、複数の単精度浮動小数点データを有する１２８ビットであることを特徴とするプロセッサ。
　　【請求項３】
　請求項１記載のプロセッサであって、前記ソース・オペランドの前記複数のビットが、ソース・レジスタに、複数の単精度浮動小数点データを有する１２８ビットであることを特徴とするプロセッサ。
　　【請求項４】
　単一のプログラム命令を実行する工程を有する方法であって、前記命令は、
　前記命令によって示される単一のソース・オペランドの非連続位置群からの複数のビットを１つのデスティネーション・レジスタの非連続デスティネーション位置群にロードする工程；及び
　前記単一のソース・オペランドの前記非連続位置群の各々のビットを前記デスティネーション・レジスタのデスティネーション位置の他の群に複製し、記憶する工程；
　を行わせることを特徴とする方法。
　　【請求項５】
　請求項４記載の方法であって、前記ソース・オペランドの前記複数のビットが、メモリ位置における単精度浮動小数点データ・タイプを表す１２８ビットであることを特徴とする方法。
　　【請求項６】
　請求項４記載の方法であって、前記ソース・オペランドの前記複数のビットが、ソース・レジスタにおける単精度浮動小数点データ・タイプを表す１２８ビットであることを特徴とする方法。
　　【請求項７】
　命令を記憶させたコンピュータ判読可能媒体上に存在するコンピュータ・プログラムであって、該命令がプロセッサによって実行された場合、該プロセッサに：
　該命令によって示される単一のソース・オペランドの非連続位置群からの複数のビットを１つのデスティネーション・レジスタの非連続デスティネーション位置群にロードする工程；及び
　該命令によって示される前記単一のソース・オペランドの前記非連続位置群の各々のビットを前記デスティネーション・レジスタのデスティネーション位置の他の群に複製し、記憶する工程；を行わせることを特徴とするコンピュータ・プログラム。
　　【請求項８】
　請求項７記載のコンピュータ・プログラムであって、前記ソース・オペランドの前記複数のビットが、メモリ位置における単精度浮動小数点データ・タイプを表す１２８ビットであることを特徴とするコンピュータ・プログラム。
　　【請求項９】
　請求項７記載のコンピュータ・プログラムであって、前記ソース・オペランドの前記複数のソース・ビットが、ソース・レジスタにおける単精度浮動小数点データ・タイプを表す１２８ビットであることを特徴とするコンピュータ・プログラム。
　　【請求項１０】
　プロセッサであって：
　フェッチ／復号化手段と、
　算術論理演算ユニット（ＡＬＵ）及び汎用レジスタ群を含む実行コアとを備え、前記ＡＬＵは命令に応じて機能を行い、前記命令の１つは、
　単一のソース・オペランドを示すフォーマットを有し、
　前記プロセッサに、１２８ビットのデスティネーション・レジスタのビット〔６３−３２〕に前記ソース・オペランドのビット〔６３−３２〕を記憶させ、前記単一のソース・オペランドのビット〔６３−３２〕を前記デスティネーション・レジスタのビット〔３１−０〕に複製させ、記憶させ、前記デスティネーション・レジスタのビット〔１２７−９６〕に該ソース・オペランドのビット〔１２７−９６〕を記憶させ、前記デスティネーション・レジスタのビット〔９５−６４〕に前記ソース・オペランドのビット〔１２７−９６〕を複製させ、記憶させる単一のパック単精度浮動小数点上位移動及び複製命令；
　を含むことを特徴とするプロセッサ。
　　【請求項１１】
　請求項１０記載のプロセッサであって、前記パック単精度浮動小数点上位移動及び複製命令が：
　ソース・オペランド・フィールド；及び
　前記デスティネーション・オペランド・フィールド；
　を更に有することを特徴とするプロセッサ。
　　【請求項１２】
　請求項１１記載のプロセッサであって、前記ソース・オペランド・フィールドがメモリ位置であることを特徴とするプロセッサ。
　　【請求項１３】
　請求項１２記載のプロセッサであって、前記メモリ位置がパック単精度浮動小数点データ・タイプを表す１２８ビットを有することを特徴とするプロセッサ。
　　【請求項１４】
　請求項１１記載のプロセッサであって、前記ソース・オペランド・フィールドが１２８ビットのソース・レジスタであることを特徴とするプロセッサ。
　　【請求項１５】
　請求項１４記載のプロセッサであって、前記ソース・レジスタがパック単精度浮動小数点データ・タイプを表す１２８ビットを有することを特徴とするプロセッサ。
　　【請求項１６】
　命令を実行する工程を含む、プロセッサにおいて実行される方法であって、
　前記命令は、
　前記命令によって示される単一のソース・オペランドのビット〔１２７−０〕をアクセスする工程；
　デスティネーション・レジスタのビット〔６３−３２〕に前記単一のソース・オペランドのビット〔６３−３２〕をロードさせ、前記ソース・オペランドのビット〔６３−３２〕を前記デスティネーション・レジスタのビット〔３１−０〕に複製させ、記憶させる工程；及び
　前記デスティネーション・レジスタのビット〔１２７−９６〕に前記単一のソース・オペランドのビット〔１２７−９６〕をロードさせ、前記デスティネーション・レジスタのビット〔９５−６４〕に前記ソース・オペランドのビット〔１２７−９６〕を複製させ、記憶させる工程を行わせることを特徴とする方法。
　　【請求項１７】
　請求項１６記載の方法であって、前記ソース・オペランドがメモリ位置であることを特徴とする方法。
　　【請求項１８】
　請求項１７記載の方法であって、前記メモリ位置がパック単精度浮動小数点データ・タイプを含むことを特徴とする方法。
　　【請求項１９】
　請求項１６記載の方法であって、前記ソース・オペランドが１２８ビットのソース・レジスタであることを特徴とする方法。
　　【請求項２０】
　請求項１９記載の方法であって、前記１２８ビットのソース・レジスタがパック単精度浮動小数点データ・タイプを含むことを特徴とする方法。
　　【請求項２１】
　命令を記憶させたコンピュータ判読可能媒体上に存在するコンピュータ・プログラムであって、該命令がプロセッサによって実行された場合、該プロセッサに：
　前記命令によって示される単一のソース・オペランドのビット〔１２７−０〕をアクセスする工程；
　デスティネーション・レジスタのビット〔６３−３２〕に前記単一のソース・オペランドのビット〔６３−３２〕をロードさせ、前記ソース・オペランドのビット〔６３−３２〕を前記デスティネーション・レジスタのビット〔３１−０〕に複製させ、記憶させる工程；及び
　前記デスティネーション・レジスタのビット〔１２７−９６〕に、前記命令によって示される前記単一のソース・オペランドのビット〔１２７−９６〕をロードさせ、前記デスティネーション・レジスタのビット〔９５−６４〕に前記ソース・オペランドのビット〔１２７−９６〕を複製させ、記憶させる工程を行わせることを特徴とするコンピュータ・プログラム。
　　【請求項２２】
　請求項２１記載のコンピュータ・プログラムであって、前記ソース・オペランドはメモリ位置であることを特徴とするコンピュータ・プログラム。
　　【請求項２３】
　請求項２２記載のコンピュータ・プログラムであって、前記メモリ位置はパック単精度浮動小数点データ・タイプを含むことを特徴とするコンピュータ・プログラム。
　　【請求項２４】
　請求項２１記載のコンピュータ・プログラムであって、前記ソース・オペランドは１２８ビットのソース・レジスタであることを特徴とするコンピュータ・プログラム。
　　【請求項２５】
　請求項２４記載のコンピュータ・プログラムであって、前記１２８ビットのソース・レジスタはパック単精度浮動小数点データ・タイプを含むことを特徴とするコンピュータ・プログラム。
　　【請求項２６】
　プロセッサであって：
　フェッチ／復号化手段と、
　算術論理演算ユニット（ＡＬＵ）及び汎用レジスタ群を含む実行コアとを備え、前記ＡＬＵは命令に応じて機能を行い、前記命令の１つは、
　単一のソース・オペランドを示すフォーマットを有し、
　前記プロセッサに、１２８ビットのデスティネーション・レジスタのビット〔３１−０〕に前記単一のソース・オペランドのビット〔３１−０〕を記憶させ、前記単一のソース・オペランドのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製させ、記憶させ、前記デスティネーション・レジスタのビット〔９５−６４〕に該ソース・オペランドのビット〔９５−６４〕を記憶させ、前記デスティネーション・レジスタのビット〔１２７−９６〕に前記ソース・オペランドのビット〔９５−６４〕を複製させ、記憶させるパック単精度浮動小数点下位移動及び複製命令を含むことを特徴とするプロセッサ。
　　【請求項２７】
　請求項２６記載のプロセッサであって、前記パック単精度浮動小数点下位移動及び複製命令が：
　ソース・アドレス・フィールド；及び
　前記デスティネーション・レジスタ；
　を更に有することを特徴とするプロセッサ。
　　【請求項２８】
　請求項２７記載のプロセッサであって、前記ソース・オペランドがメモリ位置であることを特徴とするプロセッサ。
　　【請求項２９】
　請求項２８記載のプロセッサであって、前記メモリ位置がパック単精度浮動小数点データ・タイプを表す１２８ビットを含むことを特徴とするプロセッサ。
　　【請求項３０】
　請求項２９記載のプロセッサであって、前記ソース・オペランドが１２８ビットのソース・レジスタであることを特徴とするプロセッサ。
　　【請求項３１】
　請求項３０記載のプロセッサであって、前記ソース・レジスタがパック単精度浮動小数点データ・タイプを表す１２８ビットを含むことを特徴とするプロセッサ。
　　【請求項３２】
　プログラム命令を実行する工程を含む方法であって：
　前記プログラム命令は、
　単一のソース・オペランドを示すフォーマットを有し、
　前記プロセッサにおいて、
　１２８ビットのデスティネーション・レジスタのビット〔３１−０〕に、前記命令によって示される前記単一のソース・オペランドのビット〔３１−０〕をロードさせる工程；
　前記命令によって示される前記単一のソース・オペランドのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製させ、記憶させる工程；
　前記デスティネーション・レジスタのビット〔９５−６４〕に該ソース・オペランドのビット〔９５−６４〕を記憶させる工程；及び
　前記デスティネーション・レジスタのビット〔１２７−９６〕に、前記命令によって示される前記単一のソース・オペランドのビット〔９５−６４〕を複製させ、記憶させる工程を行わせることを特徴とする方法。
　　【請求項３３】
　請求項３２記載の方法であって、前記ソース・オペランドがメモリ位置であることを特徴とする方法。
　　【請求項３４】
　請求項３３記載の方法であって、前記メモリ位置がパック単精度浮動小数点データ・タイプを含むことを特徴とする方法。
　　【請求項３５】
　請求項３４記載の方法であって、前記ソース・オペランドが１２８ビットのソース・レジスタであることを特徴とする方法。
　　【請求項３６】
　請求項３５記載の方法であって、前記１２８ビットのソース・レジスタがパック単精度浮動小数点データ・タイプを含むことを特徴とする方法。
　　【請求項３７】
　命令を記憶させたコンピュータ判読可能媒体上に存在するコンピュータ・プログラムであって、該命令がプロセッサによって実行された場合、該プロセッサに：
　１２８ビットのデスティネーション・レジスタのビット〔３１−０〕に、前記命令によって示される単一のソース・オペランドのビット〔３１−０〕をロードさせる工程；
　前記単一のソース・オペランドのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製させ、記憶させる工程；
　前記デスティネーション・レジスタのビット〔９５−６４〕に該単一のソース・オペランドのビット〔９５−６４〕をロードさせる工程；及び
　前記デスティネーション・レジスタのビット〔１２７−９６〕に、前記命令によって示される前記単一のソース・オペランドのビット〔９５−６４〕を複製させ、記憶させる工程を行わせることを特徴とするコンピュータ・プログラム。
　　【請求項３８】
　請求項３７記載のコンピュータ・プログラムであって、前記ソース・オペランドはメモリ位置であることを特徴とするコンピュータ・プログラム。
　　【請求項３９】
　請求項３８記載のコンピュータ・プログラムであって、前記メモリ位置はパック単精度浮動小数点データ・タイプを含むことを特徴とするコンピュータ・プログラム。
　　【請求項４０】
　請求項３７記載のコンピュータ・プログラムであって、前記ソース・オペランドは１２８ビットのソース・レジスタであることを特徴とするコンピュータ・プログラム。
　　【請求項４１】
　請求項４０記載のコンピュータ・プログラムであって、前記１２８ビットのソース・レジスタはパック単精度浮動小数点データ・タイプを含むことを特徴とするコンピュータ・プログラム。」
　
　
第２．平成２２年２月２５日付けの手続補正についての補正却下の決定
　
［補正却下の決定の結論］
　平成２２年２月２５日付けの手続補正を却下する。
　
　
［理由］
１．本件補正の内容
　平成２２年２月２５日付けの手続補正（以下「本件補正」と記す。）は、特許請求の範囲について、上記第１．２．（１）記載の特許請求の範囲から、上記第１．２．（３）記載の特許請求の範囲に補正しようとするものである。
　
　
２．本件補正の目的について
（１）補正前後の請求項の対応
本件補正は本件補正前の特許請求の範囲の請求項４、８、１２を削除し、
本件補正前の請求項１を、本件補正後の請求項１に、
本件補正前の請求項２を、本件補正後の請求項２に、
本件補正前の請求項３を、本件補正後の請求項３に、
本件補正前の請求項５を、本件補正後の請求項４に、
本件補正前の請求項６を、本件補正後の請求項５に、
本件補正前の請求項７を、本件補正後の請求項６に、
本件補正前の請求項９を、本件補正後の請求項７に、
本件補正前の請求項１０を、本件補正後の請求項８に、
本件補正前の請求項１１を、本件補正後の請求項９に、
本件補正前の請求項１３を、本件補正後の請求項１０に、
本件補正前の請求項１４を、本件補正後の請求項１１に、
本件補正前の請求項１５を、本件補正後の請求項１２に、
本件補正前の請求項１６を、本件補正後の請求項１３に、
本件補正前の請求項１７を、本件補正後の請求項１４に、
本件補正前の請求項１８を、本件補正後の請求項１５に、
本件補正前の請求項１９を、本件補正後の請求項１６に、
本件補正前の請求項２０を、本件補正後の請求項１７に、
本件補正前の請求項２１を、本件補正後の請求項１８に、
本件補正前の請求項２２を、本件補正後の請求項１９に、
本件補正前の請求項２３を、本件補正後の請求項２０に、
本件補正前の請求項２４を、本件補正後の請求項２１に、
本件補正前の請求項２５を、本件補正後の請求項２２に、
本件補正前の請求項２６を、本件補正後の請求項２３に、
本件補正前の請求項２７を、本件補正後の請求項２４に、
本件補正前の請求項２８を、本件補正後の請求項２５に、
本件補正前の請求項２９を、本件補正後の請求項２６に、
本件補正前の請求項３０を、本件補正後の請求項２７に、
本件補正前の請求項３１を、本件補正後の請求項２８に、
本件補正前の請求項３２を、本件補正後の請求項２９に、
本件補正前の請求項３３を、本件補正後の請求項３０に、
本件補正前の請求項３４を、本件補正後の請求項３１に、
本件補正前の請求項３５を、本件補正後の請求項３２に、
本件補正前の請求項３６を、本件補正後の請求項３３に、
本件補正前の請求項３７を、本件補正後の請求項３４に、
本件補正前の請求項３８を、本件補正後の請求項３５に、
本件補正前の請求項３９を、本件補正後の請求項３６に、
本件補正前の請求項４０を、本件補正後の請求項３７に、
本件補正前の請求項４１を、本件補正後の請求項３８に、
本件補正前の請求項４２を、本件補正後の請求項３９に、
本件補正前の請求項４３を、本件補正後の請求項４０に、
本件補正前の請求項４４を、本件補正後の請求項４１に、
変更しようとするものである。
　
　
（２）補正後の請求項４〜６に係る補正について
　
ア．本件補正のうち、本件補正前の請求項５を本件補正後の請求項４に変更する補正は、下記の補正事項よりなるものである。
　
＜補正事項１＞
　本件補正前の請求項５の冒頭の「方法であって：」との記載、及び、末尾の「プログラム命令を実行する工程を有することを特徴とする方法。」との記載のうち、該末尾の「プログラム命令を実行する工程を有する」との部分を冒頭に移して、冒頭を「・・・プログラム命令を実行する工程を有する方法であって、」に、末尾を「ことを特徴とする方法。」に変更する補正。
　
＜補正事項２＞
　本件補正前の請求項５の同記載における「プログラム命令」に「単一の」なる限定を付して「単一のプログラム命令」に変更する補正
　
＜補正事項３＞
　本件補正前の請求項５の「複数の非連続ソース位置群からの複数のソース・ビットを１つのデスティネーション・レジスタの複数の非連続デスティネーション位置群にロードする工程」との記載中の「複数のソース・ビット」を「複数のビット」に変更する補正
　
＜補正事項４＞
　同記載中の該「ビット」が「命令によって示される単一のソース・オペランドの」ものである旨の限定を追加する補正。
　
＜補正事項５＞
　同記載中の該「ビット」が「複数の非連続ソース位置群からの」ものである旨の限定における「ソース」との記載を削除する補正。
　
＜補正事項６＞
　同記載中の該「ビット」が「複数の非連続ソース位置群からの」ものである旨の限定における「複数の」との記載を削除する補正。
　
＜補正事項７＞
　同記載中の該「ビット」のロード先が「複数の非連続デスティネーション位置群」である旨の限定における「複数の」との記載を削除する補正。
　
＜補正事項８＞
　本件補正前の請求項５の「前記デスティネーション・レジスタ内の前記複数の非連続デスティネーション位置群の各々を前記デスティネーション・レジスタの後続ビット群に複製する工程」との記載中の「各々」を「各々のビット」に変更する補正。
　
＜補正事項９＞
　同記載中の「各々」（すなわち「各々のビット」）が「前記デスティネーション・レジスタ内の」ものである旨の限定を「前記単一のソース・オペランドの」ものである旨の限定に変更するとともに「非連続デスティネーション位置群」を「非連続位置群」に変更する補正。
　
＜補正事項１０＞
　同記載中の「各々」（すなわち「各々のビット」）が「前記複数の非連続デスティネーション位置群の」ものである旨の限定における「複数の」との記載を削除する補正。
　
＜補正事項１１＞
　同記載中の該「各々」（すなわち「各々のビット」）の複製先である「後続ビット群」を、「他の群」に変更する補正。
　
＜補正事項１２＞
　同記載中の「複製する工程」を「複製し、記憶する工程」に変更する補正。
　
　また、本件補正前の請求項６を本件補正後の請求項５に変更する補正、及び、本件補正前の請求項７を本件補正後の請求項６に変更する補正は下記の補正事項よりなるものである。
　
＜補正事項１３＞
　本件補正前の請求項６の記載中の「前記複数のソース・ビット」を「前記ソース・オペランドの前記複数のビット」に変更する補正。
　
＜補正事項１４＞
　同記載中の、該複数のビットのデータ・タイプが「倍精度」浮動小数点データ・タイプである旨の限定を、「単精度」浮動小数点データ・タイプである旨の限定に変更する補正。
　
＜補正事項１５＞
　同記載中の、該複数のビットが「６４ビット」である旨の限定を「１２８ビット」である旨の限定に変更する補正。
　
　
イ．そこで、上記各補正事項の目的について、以下に検討する。
　
＜補正事項１について＞
　上記補正事項１は、後述するように適法な補正事項２及び補正事項４によって、文意が不明確とならないように、文の構造を変更するものであり、しかも、上記補正事項２及び上記補正事項４は、上記当審拒絶理由通知で指摘した理由３．を回避することを目的としたものであると認められる。
　従って、上記補正事項１の目的は、拒絶理由通知に係る拒絶の理由に示す事項についてする明瞭でない記載の釈明（以下、単に「不明瞭な記載の釈明」と記す。）に該当する。
　
＜補正事項２について＞
　上記補正事項２は、本件補正前の請求項５に記載されていた発明を特定するために必要な事項（以下「発明特定事項」と記す。）である「プログラム命令」に「単一の」なる限定を付して下位概念化する補正である。そして、これによって当該発明の産業上の利用分野及び解決しようとする課題が格別変更されるものではない。
　従って、上記補正事項２の目的は請求項に記載した発明特定事項を限定するものであって、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるもの（以下、単に「限定的減縮」と記す。）に該当する。
　
＜補正事項３について＞
　上記補正事項３は、後述するように適法な補正事項４によって、冗長となる「ソース」なる記載を削除して明瞭な記載とする補正であり、しかも、補正事項４は上記当審拒絶理由通知で指摘した理由３．を回避するためのものであると認められる。
　従って、上記補正事項３の目的は、不明瞭な記載の釈明に該当する。
　
＜補正事項４について＞
　上記補正事項４は、補正前の請求項５に記載されていた発明特定事項である「ビット」に対して、これが「命令によって示される単一のソース・オペランドの」ものである旨の限定を追加することによって下位概念化するものである。そして、これによって当該発明の産業上の利用分野及び解決しようとする課題が格別変更されるものではない。
　従って、上記補正事項４の目的は、限定的減縮に該当する。
　
＜補正事項５について＞
　上記補正事項５は、補正事項３と同様に、上記補正事項４によって、冗長となる「ソース」なる記載を削除して、明瞭な記載とする補正であり、しかも、上記補正事項４は上記当審拒絶理由通知で指摘した理由３．を回避するためのものであると認められる。
　従って、上記補正事項４の目的は、不明瞭な記載の釈明に該当する。
　
＜補正事項６について＞
　本件補正前の請求項５に記載されていた発明特定事項である「非連続ソース位置群」には「複数の」なる修飾語が付されていたされていたのに対し、上記補正事項６によって、本件補正後の請求項４に記載される発明特定事項である「非連続位置群」には「複数の」なる修飾語が付されておらず、表現上は必ずしも「複数の」ものに限定されないものに変更されたところ、該「ソース位置群」が「不連続」のもので有る以上、「複数の」なる修飾語の有無にかかわらず、該「ソース位置群」は「複数の」ものであると解することができるので、この補正事項は発明特定事項を拡張するものとまでは言えない。しかしながら、本件補正後の「非連続位置群」が、概念的に本件補正前の「複数の非連続ソース位置群」の下位のものになるわけでも、複数の選択肢の一部を削除する補正でもないことは明らかであるから、この補正事項が発明特定事項を限定するものであるとも言えない。
　従って、上記補正事項６は限定的減縮には該当しない。
　
　本件補正前の該「複数の」なる記載の本来の意味が、字句通りの「複数の」であることは明らかであり、この記載を明らかな字句・語句の誤りと認めることはできない。
　従って、上記補正事項６は誤記の訂正には該当しない。
　
　上述のように、本件補正前の該「複数の」の意味が字句通りの「複数の」であることは明らかである。
　また、本件補正前の請求項５の記載のみからは「複数の非連続ソース位置群」の技術的意味は必ずしも明確なものでは無いが、該「複数の」なる記載を削除することが、該「非連続ソース位置群」の本来の技術的意味を明らかにする補正であるとも言えない。（例えば、本件補正前の請求項５の記載のみからは「位置」が「複数」なのか、「群」が「複数」なのかが明確でないが、本件補正後の請求項４の記載において、この点が明確になっているわけではない。）
　しかも、この点に関する拒絶理由が通知されたことは無いのであるから、この補正事項は拒絶理由通知に係る拒絶の理由に示す事項についてするものでもない。
　従って、上記補正事項６は不明瞭な記載の釈明には該当しない。
　
　上記補正事項６が請求項の削除に該当しないことも明らかである。
　
　よって、上記補正事項６の目的は、請求項の削除、限定的減縮、誤記の訂正、不明瞭な記載の釈明の何れにも該当しない。
　
＜補正事項７について＞
　本件補正前の請求項５に記載されていた発明特定事項である、「ロードする工程」における「非連続デスティネーション位置群」には、「複数の」なる修飾語が付されていたされていたのに対し、上記補正事項７によって、本件補正後の請求項４に記載される発明特定事項である「非連続デスティネーション位置群」には「複数の」なる修飾語が付されておらず、表現上は必ずしも「複数の」ものに限定されないものに変更されたところ、該「デスティネーション位置群」が「不連続」のもので有る以上、「複数の」なる修飾語の有無にかかわらず、該「デスティネーション位置群」は「複数の」ものであると解することができるので、この補正事項は発明特定事項を拡張するものとまでは言えない。しかしながら、本件補正後の「非連続デスティネーション位置群」が、概念的に本件補正前の「複数の非連続デスティネーション位置群」の下位のものになるわけでも、複数の選択肢の一部を削除する補正でもないことは明らかであるから、この補正事項が発明特定事項を限定するものであるとも言えない。
　従って、上記補正事項７は限定的減縮には該当しない。
　
　本件補正前の該「複数の」なる記載の本来の意味が、字句通りの「複数の」であることは明らかであり、この記載を明らかな字句・語句の誤りと認めることはできない。
　従って、上記補正事項７は誤記の訂正には該当しない。
　
　上述のように、本件補正前の該「複数の」の意味が字句通りの「複数の」であることは明らかである。
　また、本件補正前の請求項５の記載のみからは「複数の非連続デスティネーション位置群」の技術的意味は必ずしも明確なものでは無いが、該「複数の」なる記載を削除することが、該「非連続デスティネーション位置群」の本来の技術的意味を明らかにする補正であるとも言えない。
　しかも、この点に関する拒絶理由が通知されたことは無いのであるから、この補正事項は拒絶理由通知に係る拒絶の理由に示す事項についてするものでもない。
　従って、上記補正事項７は不明瞭な記載の釈明には該当しない。
　
　上記補正事項７が請求項の削除に該当しないことも明らかである。
　
　よって、上記補正事項７の目的は、請求項の削除、限定的減縮、誤記の訂正、不明瞭な記載の釈明の何れにも該当しない。
　
＜補正事項８について＞
　本件補正前の請求項５の「前記デスティネーション・レジスタ内の前記複数の非連続デスティネーション位置群の各々を前記デスティネーション・レジスタの後続ビット群に複製する工程」との記載中の「各々」は明らかな字句・語句の誤りと認められ、上記補正事項８はこれを「各々のビット」に正すものである。
　従って、上記補正事項８の目的は誤記の訂正に該当する。
　
＜補正事項９について＞
　「デスティネーション」と「ソース」は相反する概念のものであり、「ソース・オペランド」が「デスティネーション・レジスタ」の下位概念のものでないことは明らかであるから、上記補正事項９は限定的減縮には該当しない。
　
　本件補正前の「デスティネーション・レジスタ」や「非連続デスティネーション位置群」なる用語の意味が、当該字句通りの「デスティネーション・レジスタ」や「非連続デスティネーション位置群」を意味することは明らかであり、この記載を明らかな字句・語句の誤りと認めることはできない。
　従って、上記補正事項９は誤記の訂正には該当しない。
　
　上述のように、本件補正前の該「前記デスティネーション・レジスタ内の」や「非連続デスティネーション位置群」の意味は当該字句通りのもので、技術的にも明確に特定されており、当該記載自体は不明確なものではない。
　また、上記当審拒絶理由の理由２．（１）で指摘されたように、当該記載は発明の詳細な説明との関係において不合理を生じている記載ではある。しかしながら、原審における請求人（出願人）の主張等を参酌（特に平成１８年５月２９日付けの意見書の【本願発明が特許されるべき理由】における「次に、補正後の請求項１は、「ALUは命令に応じて機能を行い、前記命令の１つは、前記プロセッサに、ソースの複数ビット群をデスティネーション・レジスタの複数の非連続ビット群にロードさせ、該複数の非連続ビット群の各々を前記デスティネーション・レジスタの後続ビット群に複製させる移動及び複製の命令を含む」ことを記載しています。」「上記請求項１は、プロセッサ上で実行される単一命令によって、プロセッサに、ビット群をデスティネーション・レジスタ内の非連続ビット群にロードさせるものです。該ロードされた非連続ビット群が複製されます（本願明細書段落番号［0045］参照。）。」「例えば、本願明細書段落番号［0049］乃至［0052］記載のように、一例では、ソースは、３／２／１／０の（３が最上位群である）順序で配列された、0乃至３の番号を付した4つの群を含む場合があります。例えば、本願記載の命令の１つをその場合に用いて、（この例で、デスティネーション・レジスタがソースと同じビット長を有しているとみなせば、）群３及び１をデスティネーション・レジスタの群２及び0にロードさせ得るものです。デスティネーション・レジスタの群0及び2は、非連続群です。デスティネーション・レジスタの群0は、デスティネーション・レジスタの群１に、複製され、記憶されます。同様に、デスティネーション・レジスタの群２が複製され、複製値がデスティネーション・レジスタの後続群３に記憶されます。本願記載の命令の実行後、結果として生成されるデスティネーション・レジスタは値３／３／１／１を保持します。」「これに対して、引用文献１（池井満、”IA-64プロセッサ基本講座”）の図4.58には、いくつかのレジスタ処理が記載されています。図示されている処理全てによって、ソース・レジスタの1つ又は複数の部分がレジスタの1つ又は複数の部分にロードされるようになります。例えば、「(5)＠brcst」と題する図は、ソース・レジスタgr8の1バイトが、デスティネーション・レジスタgr35のバイトにロードされることを示しています。しかし、図4.58は、デスティネーション・レジスタのロードされたバイトの何れかがレジスタの後続部分に複製されることを示していません。同様に、図4.58に図示された他の処理は何れも、何らかの複製処理が、ソースからのデータがロードされたデスティネーション・レジスタの何れかの部分に対して行われることを示唆するものではありません。よって、引用文献１には、上記請求項１記載の「ソースの複数ビット群をデスティネーション・レジスタの複数の非連続ビット群にロードさせ、該複数の非連続ビット群の各々を前記デスティネーション・レジスタの後続ビット群に複製させる」ことは、開示も示唆もされていません。」との記載を参酌。）すれば、請求人は該「前記デスティネーション・レジスタ内の」や「非連続デスティネーション位置群」を当該字句通りの意味のものとして用いていることは明らかであり、その本来���意味が「ソース・オペランドの」ものであると解することは到底できない。しかも、上述のように「デスティネーション」と「ソース」は明らかに相反する概念のものであるから、「前記デスティネーション・レジスタ内の」ものである旨の限定を「前記単一のソース・オペランドの」ものである旨の限定に変更するとともに「非連続デスティネーション位置群」を「非連続位置群」に変更することで、審査・審理の対象となる発明が変更されてしまうのであるから、最後の拒絶理由に対する補正を既に行われた審査・審理の結果を有効に活用できる範囲内のものとする、特許法第１７条の２第４項の立法趣旨からみても、このような補正を不明瞭な記載の「釈明」と解することは妥当ではない。
　従って、上記補正事項９は不明瞭な記載の釈明には該当しない。
　
　上記補正事項９が請求項の削除に該当しないことも明らかである。
　
　よって、上記補正事項９の目的は、請求項の削除、限定的減縮、誤記の訂正、不明瞭な記載の釈明の何れにも該当しない。
　
＜補正事項１０について＞
　本件補正前の請求項５に記載されていた発明特定事項である「複製する工程」における「非連続デスティネーション位置群」には、「複数の」なる修飾語が付されていたされていたのに対し、上記補正事項１０によって、本件補正後の請求項４に記載される発明特定事項である「非連続位置群」には「複数の」なる修飾語が付されておらず、表現上は必ずしも「複数の」ものに限定されないものに変更された。
　しかるに、該「デスティネーション位置群」が「不連続」のもので有る以上、「複数の」なる修飾語の有無にかかわらず、該「デスティネーション位置群」は「複数の」ものであると解することができるので、「複数の」なる修飾語を削除することが発明特定事項を拡張するものとまでは言えない。
　しかしながら、本件補正後の「非連続位置群」が、概念的に本件補正前の「複数の非連続デスティネーション位置群」の下位のものになるわけでも、複数の選択肢の一部を削除する補正でもないことは明らかであるから、この補正事項が発明特定事項を限定するものであるとも言えない。
　従って、上記補正事項１０は限定的減縮には該当しない。
　
　本件補正前の該「複数の」なる記載の本来の意味が、字句通りの「複数の」であることは明らかであり、この記載を明らかな字句・語句の誤りと認めることはできない。
　従って、上記補正事項１０は誤記の訂正には該当しない。
　
　上述のように、本件補正前の該「複数の」の意味が字句通りの「複数の」であることは明らかである。
　また、本件補正前の請求項５の記載のみからは「複数の非連続デスティネーション位置群」の技術的意味は必ずしも明確なものでは無いが、該「複数の」なる記載を削除することが、該「非連続デスティネーション位置群」の本来の技術的意味を明らかにする補正であるとも言えない。
　しかも、この点に関する拒絶理由が通知されたことは無いのであるから、この補正事項は拒絶理由通知に係る拒絶の理由に示す事項についてするものでもない。
　従って、上記補正事項１０は不明瞭な記載の釈明には該当しない。
　
　上記補正事項１０が請求項の削除に該当しないことも明らかである。
　
　よって、上記補正事項１０の目的は、請求項の削除、限定的減縮、誤記の訂正、不明瞭な記載の釈明の何れにも該当しない。
　
＜補正事項１１について＞
　本件補正前の請求項５に記載されていた発明特定事項である「複製する工程」における複製先は「後続ビット群」に限定されていたのに対し、上記補正事項１１によって、本件補正後の請求項４におけるそれは「後続」のものに限定されず、その上位の概念であるところの「他の群」に拡張されたのであるから、これは限定的減縮には該当しない。
　
　本件補正前の該「後続」なる記載の本来の意味が、字句通りの「後続」であることは明らかであり、この記載を明らかな字句・語句の誤りと認めることはできない。従って、上記補正事項１１は誤記の訂正には該当しない。
　
　上述のように、本件補正前の該「後続」の意味が字句通りの「後続」であることは明らかであり、しかも、この記載が他の記載との関連において不合理を生じているわけでもないので、この記載を明瞭でない記載と認めることもできない。しかも、当該「後続」が不明瞭である等の拒絶理由が通知されたことも無い。
　従って、上記補正事項１１は不明瞭な記載の釈明には該当しない。
　
　上記補正事項１１が請求項の削除に該当しないことも明らかである。
　
　従って、上記補正事項１１の目的は、請求項の削除、限定的減縮、誤記の訂正、不明瞭な記載の釈明の何れにも該当しない。
　
＜補正事項１２について＞
　上記補正事項１２は、補正前の請求項５に記載されていた発明特定事項である「複製する工程」を、その下位概念である「複製し、記憶する工程」に変更することによって下位概念化するものである。そして、これによって当該発明の産業上の利用分野及び解決しようとする課題が格別変更されるものではない。
　従って、上記補正事項１２の目的は、限定的減縮に該当する。
　
＜補正事項１３について＞
　上記補正事項１３は上記補正事項３、上記補正事項４に表現を合わせるための補正であり、不明瞭な記載の釈明に該当する。
　
＜補正事項１４について＞
　「倍精度」と「単精度」は明らかに異なる概念のものであり、「単精度」は「倍精度」の下位概念のものでないことは明らかであるから、上記補正事項１４は限定的減縮には該当しない。
　
　本件補正前の該「倍精度」なる記載の本来の意味が、字句通りに当該分野において常用の「倍精度」であることは明らかであり、この記載を明らかな字句・語句の誤りと認めることはできない。
　従って、上記補正事項１４は誤記の訂正には該当しない。
　
　上述のように、本件補正前の該「倍精度」の意味が字句通りの「倍精度」であることは明らかであり、しかも、この記載が他の記載との関連において不合理を生じているわけでもないので、この記載を明瞭でない記載と認めることもできない。
　また、上述のように「倍精度」と「単精度」は明らかに異なる概念のものであるから、「倍精度」を「単精度」に変更することで、審査・審理の対象が明らかに変更されてしまうものでもある。
　しかも、当該「倍精度」が不明瞭である等の拒絶理由が通知されたことも無い。
　従って、上記補正事項１４は不明瞭な記載の釈明には該当しない。
　
　上記補正事項１４が請求項の削除に該当しないことも明らかである。
　
　よって、上記補正事項１４の目的は、請求項の削除、限定的減縮、誤記の訂正、不明瞭な記載の釈明の何れにも該当しない。
　
＜補正事項１５について＞
　「６４ビット」と「１２８ビット」とは、明らかに異なるビット数を意味するものであり、「１２８ビット」が「６４ビット」の下位概念のものでないことは明らかであるから、上記補正事項１５は限定的減縮には該当しない。
　
　本件補正前の該「６４ビット」なる記載の本来の意味が、字句通りに「６４ビット」であることは明らかであり、この記載を明らかな字句・語句の誤りと認めることはできない。
　従って、上記補正事項１５は誤記の訂正には該当しない。
　
　上述のように、本件補正前の該「６４ビット」の意味が字句通りの「６４ビット」であることは明らかであり、しかも、この記載が他の記載との関連において不合理を生じているわけでもないので、この記載を明瞭でない記載と認めることもできない。
　また、上述のように「６４ビット」と「１２８ビット」とは、明らかに異なるビット数を意味するのであるから、「６４ビット」を「１２８ビット」に変更することで、審査・審理の対象が明らかに変更されてしまうものでもある。
　しかも、当該「６４ビット」が不明瞭である等の拒絶理由が通知されたことも無い。
　従って、上記補正事項１５は不明瞭な記載の釈明には該当しない。
　
　上記補正事項１５が請求項の削除に該当しないことも明らかである。
　
　よって、上記補正事項１５の目的は、請求項の削除、限定的減縮、誤記の訂正、不明瞭な記載の釈明の何れにも該当しない。
　
　
ウ．以上の通り、本件補正のうち、補正後の請求項４〜６についてする補正は、その目的が、請求項の削除・限定的減縮・誤記の訂正・不明瞭な記載の釈明の何れにも該当しない補正事項（上記補正事項６、補正事項７、補正事項９、補正事項１０、補正事項１１、補正事項１４、及び、補正事項１５）を含むものである。
　
　
（３）他の請求項に係る補正について
　
ア．本件補正前の請求項１における「前記プロセッサに、複数の非連続ソース位置群からの複数のソース・ビットを１つのデスティネーション・レジスタの複数の非連続デスティネーション位置群にロードさせ、」との記載を、本件補正後の請求項１において「前記ソース・オペランドの非連続位置群からの複数のビットを１つのデスティネーション・レジスタの非連続デスティネーション位置群にロードさせ、」との記載に変更する補正は、上記補正事項６、補正事項７と同様の補正事項を含むものである。
　また、本件補正前の請求項１における「該複数の非連続デスティネーション位置群の各々を前記デスティネーション・レジスタの後続ビット群に複製させる」との記載を、本件補正後の請求項１において「前記ソース・オペランドの非連続位置群の各々からのビットを前記デスティネーション・レジスタの他のデスティネーション位置群に複製させる」との記載に変更する補正は、上記補正事項９、補正事項１０、補正事項１１と同様の補正事項を含むものである。
　従って、本件補正のうち本件補正後の請求項１についてする補正も、その目的が請求項の削除・限定的減縮・誤記の訂正・不明瞭な記載の釈明の何れにも該当しない補正事項を含むものである。
　
イ．本件補正前の請求項２における「前記複数のソース・ビットがメモリ位置における、倍精度浮動小数点データ・タイプを表す６４ビットであること」との記載を、本件補正後の請求項２において「前記ソース・オペランドの前記複数のビットが、メモリ位置に、複数の単精度浮動小数点データを有する１２８ビットであること」との記載に変更する補正は、上記補正事項１４、補正事項１５と同様の補正事項を含むものである。
　従って、本件補正のうち本件補正後の請求項２についてする補正も、その目的が請求項の削除・限定的減縮・誤記の訂正・不明瞭な記載の釈明の何れにも該当しない補正事項を含むものである
　
ウ．本件補正前の請求項３における「前記複数のソース・ビットがソース・レジスタにおける、倍精度浮動小数点データ・タイプを表す６４ビットであること」との記載を、本件補正後の請求項３において「前記ソース・オペランドの前記複数のビットが、ソース・レジスタに、複数の単精度浮動小数点データを有する１２８ビットであること」との記載に変更する補正は、上記補正事項１４、補正事項１５と同様の補正事項を含むものである。
　従って、本件補正のうち本件補正後の請求項３についてする補正も、その目的が請求項の削除・限定的減縮・誤記の訂正・不明瞭な記載の釈明の何れにも該当しない補正事項を含むものである。
　
エ．本件補正前の請求項９における「複数の非連続ソース位置群からの複数のソース・ビットを１つのデスティネーション・レジスタの複数の非連続デスティネーション位置群にロードする工程」との記載を、本件補正後の請求項７において「該命令によって示される単一のソース・オペランドの非連続位置群からの複数のビットを１つのデスティネーション・レジスタの非連続デスティネーション位置群にロードする工程」との記載に変更する補正は、上記補正事項６、補正事項７と同様の補正事項を含むものである。
　また、本件補正前の請求項９における「前記複数の非連続デスティネーション位置群の各々を該デスティネーション・レジスタの後続ビット群に複製する工程」との記載を、本件補正後の請求項７において「該命令によって示される前記単一のソース・オペランドの前記非連続位置群の各々のビットを前記デスティネーション・レジスタのデスティネーション位置の他の群に複製し、記憶する工程」との記載に変更する補正は、上記補正事項９、補正事項１０、補正事項１１と同様の補正事項を含むものである。
　従って、本件補正のうち本件補正後の請求項７についてする補正も、その目的が請求項の削除・限定的減縮・誤記の訂正・不明瞭な記載の釈明の何れにも該当しない補正事項を含むものである。
　
オ．本件補正前の請求項１０における「前記複数のソース・ビットがメモリ位置における、倍精度浮動小数点データ・タイプを表す６４ビットであること」との記載を、本件補正後の請求項８において「前記ソース・オペランドの前記複数のビットが、メモリ位置における単精度浮動小数点データ・タイプを表す１２８ビットであること」との記載に変更する補正は、上記補正事項１４、補正事項１５と同様の補正事項を含むものである。
　従って、本件補正のうち本件補正後の請求項８についてする補正も、その目的が請求項の削除・限定的減縮・誤記の訂正・不明瞭な記載の釈明の何れにも該当しない補正事項を含むものである。
　
カ．本件補正前の請求項１１における「前記複数のソース・ビットがソース・レジスタにおける、倍精度浮動小数点データ・タイプを表す６４ビットであること」との記載を、本件補正後の請求項９において「前記ソース・オペランドの前記複数のソース・ビットが、ソース・レジスタにおける単精度浮動小数点データ・タイプを表す１２８ビットであること」との記載に変更する補正は、上記補正事項１４、補正事項１５と同様の補正事項を含むものである。
　従って、本件補正のうち、本件補正後の請求項９についてする補正も、その目的が、請求項の削除・限定的減縮・誤記の訂正・不明瞭な記載の釈明の何れにも該当しない補正事項を含むものである。
　
キ．本件補正前の請求項１３における「１つの１２８ビット・デスティネーション・レジスタのビット〔３１−０〕においてソースのビット〔６３−３２〕をロードさせ、前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕において複製させ、」との記載を、本件補正後の請求項１０における「１２８ビットのデスティネーション・レジスタのビット〔６３−３２〕に前記ソース・オペランドのビット〔６３−３２〕を記憶させ、前記単一のソース・オペランドのビット〔６３−３２〕を前記デスティネーション・レジスタのビット〔３１−０〕に複製させ、記憶させ、」との記載に変更する補正は、上記補正事項９と同様の補正事項を含むものである。
　また、本件補正前の請求項１３における「前記デスティネーション・レジスタのビット〔９５−６４〕において該ソースのビット〔１２７−９６〕をロードさせ、前記デスティネーション・レジスタのビット〔１２７−９６〕において前記デスティネーション・レジスタのビット〔９５−６４〕を複製させる」との記載を、本件補正後の請求項１０における「前記デスティネーション・レジスタのビット〔１２７−９６〕に該ソース・オペランドのビット〔１２７−９６〕を記憶させ、前記デスティネーション・レジスタのビット〔９５−６４〕に前記ソース・オペランドのビット〔１２７−９６〕を複製させ、記憶させる」との記載に変更する補正も、上記補正事項９と同様の補正事項を含むものである。
　従って。本件補正のうち本件補正後の請求項１０についてする補正も、その目的が請求項の削除・限定的減縮・誤記の訂正・不明瞭な記載の釈明の何れにも該当しない補正事項を含むものである。
　
ク．本件補正前の請求項１９における「前記ソースのビット〔６３−３２〕を１つのデスティネーション・レジスタのビット〔３１−０〕にロードし、前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製する工程」との記載を、本件補正後の請求項１６における「デスティネーション・レジスタのビット〔６３−３２〕に前記単一のソース・オペランドのビット〔６３−３２〕をロードさせ、前記ソース・オペランドのビット〔６３−３２〕を前記デスティネーション・レジスタのビット〔３１−０〕に複製させ、記憶させる工程」との記載に変更する補正は、上記補正事項９と同様の補正事項を含むものである。
　また、本件補正前の請求項１９における「前記ソースのビット〔１２７−９６〕を前記デスティネーション・レジスタのビット〔９５−６４〕にロードし、前記デスティネーション・レジスタのビット〔１２７−９６〕に前記デスティネーション・レジスタのビット〔９５−６４〕を複製する工程」との記載を、本件補正後の請求項１６における「前記デスティネーション・レジスタのビット〔１２７−９６〕に前記単一のソース・オペランドのビット〔１２７−９６〕をロードさせ、前記デスティネーション・レジスタのビット〔９５−６４〕に前記ソース・オペランドのビット〔１２７−９６〕を複製させ、記憶させる工程」との記載に変更する補正も、上記補正事項９と同様の補正事項を含むものである。
　従って、本件補正のうち本件補正後の請求項１６についてする補正も、その目的が請求項の削除・限定的減縮・誤記の訂正・不明瞭な記載の釈明の何れにも該当しない補正事項を含むものである。
　
ケ．本件補正前の請求項２４における「前記ソースのビット〔６３−３２〕を１つのデスティネーション・レジスタのビット〔３１−０〕にロードし、前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製する工程：及び」との記載を、本件補正後の請求項２１における「デスティネーション・レジスタのビット〔６３−３２〕に前記単一のソース・オペランドのビット〔６３−３２〕をロードさせ、前記ソース・オペランドのビット〔６３−３２〕を前記デスティネーション・レジスタのビット〔３１−０〕に複製させ、記憶させる工程；及び」との記載に変更する補正は、上記補正事項９と同様の補正事項を含むものである。
　また、本件補正前の請求項２４における「前記ソースのビット〔１２７−９６〕を前記デスティネーション・レジスタのビット〔９５−６４〕にロードし、前記デスティネーション・レジスタのビット〔１２７−９６〕に前記デスティネーション・レジスタのビット〔９５−６４〕を複製する工程」との記載を、本件補正後の請求項２１における「前記デスティネーション・レジスタのビット〔１２７−９６〕に、前記命令によって示される前記単一のソース・オペランドのビット〔１２７−９６〕をロードさせ、前記デスティネーション・レジスタのビット〔９５−６４〕に前記ソース・オペランドのビット〔１２７−９６〕を複製させ、記憶させる工程」との記載に変更する補正も、上記補正事項９と同様の補正事項を含むものである。
　従って、本件補正のうち本件補正後の請求項２１についてする補正も、その目的が請求項の削除・限定的減縮・誤記の訂正・不明瞭な記載の釈明の何れにも該当しない補正事項を含むものである。
　
コ．本件補正前の請求項２９における「１つの１２８ビット・デスティネーション・レジスタのビット〔３１−０〕にソースのビット〔３１−０〕をロードさせ、前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製させ、」との記載を、本件補正後の請求項２６における「１２８ビットのデスティネーション・レジスタのビット〔３１−０〕に前記単一のソース・オペランドのビット〔３１−０〕を記憶させ、前記単一のソース・オペランドのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製させ、記憶させ、」との記載に変更する補正は、上記補正事項９と同様の補正事項を含むものである。
　また、本件補正前の請求項２９における「前記デスティネーション・レジスタのビット〔９５−６４〕に該ソースのビット〔９５−６４〕をロードさせ、前記デスティネーション・レジスタのビット〔１２７−９６〕に前記デスティネーション・レジスタのビット〔９５−６４〕を複製させる」との記載を、本件補正後の請求項２６における「前記デスティネーション・レジスタのビット〔９５−６４〕に該ソース・オペランドのビット〔９５−６４〕を記憶させ、前記デスティネーション・レジスタのビット〔１２７−９６〕に前記ソース・オペランドのビット〔９５−６４〕を複製させ、記憶させる」との記載に変更する補正も、上記補正事項９と同様の補正事項を含むものである。
　従って、本件補正のうち本件補正後の請求項２６についてする補正も、その目的が請求項の削除・限定的減縮・誤記の訂正・不明瞭な記載の釈明の何れにも該当しない補正事項を含むものである。
　
サ．本件補正前の請求項３５における「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製する工程；」との記載を、本件補正後の請求項３２における「前記命令によって示される前記単一のソース・オペランドのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製させ、記憶させる工程；」との記載に変更する補正は、上記補正事項９と同様の補正事項を含むものである。
　また、本件補正前の請求項３５における「　該デスティネーション・レジスタのビット〔９５−６４〕を該デスティネーション・レジスタのビット〔１２７−９６〕に複製する工程；」との記載を、本件補正後の請求項３２における「前記デスティネーション・レジスタのビット〔１２７−９６〕に、前記命令によって示される前記単一のソース・オペランドのビット〔９５−６４〕を複製させ、記憶させる工程」との記載に変更する補正も、上記補正事項９と同様の補正事項を含むものである。
　従って、本件補正のうち本件補正後の請求項３２についてする補正も、その目的が請求項の削除・限定的減縮・誤記の訂正・不明瞭な記載の釈明の何れにも該当しない補正事項を含むものである。
　
シ．本件補正前の請求項４０における「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製する工程；」との記載を、本件補正後の請求項３７における「前記単一のソース・オペランドのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製させ、記憶させる工程；」との記載に変更する補正は、上記補正事項９と同様の補正事項を含むものである。
　また、本件補正前の請求項４０における「該デスティネーション・レジスタのビット〔９５−６４〕を該デスティネーション・レジスタのビット〔１２７−９６〕に複製する工程；」との記載を、本件補正後の請求項３７における「前記デスティネーション・レジスタのビット〔１２７−９６〕に、前記命令によって示される前記単一のソース・オペランドのビット〔９５−６４〕を複製させ、記憶させる工程」との記載に変更する補正も、上記補正事項９と同様の補正事項を含むものである。
　従って、本件補正のうち本件補正後の請求項３７についてする補正も、その目的が請求項の削除・限定的減縮・誤記の訂正・不明瞭な記載の釈明の何れにも該当しない補正事項を含むものである。
　
　
（４）小結
　以上の通りであるから、本件補正は、特許法第１７条の２第４項第１号の請求項の削除、同条同項第２号の特許請求の範囲の減縮（第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであつて、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。）、同条同項第３項の誤記の訂正、同条同項第４項の明りようでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る。）を目的とするものに限られるものではない。
　
　したがって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するものである。
　
　
３．独立特許要件について
　
　本件補正のうち本件補正後の請求項４についてする補正は、限定的減縮を目的とする上記補正事項２、補正事項４、補正事項１２を含むものである。そこで、該請求項４に記載されている事項により特定される発明（以下、「本件補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか否かについて、以下に検討する。
　
　
（１）本件補正発明
　本件補正発明は、上記第１．２．（３）において【請求項４】として記載した通りのものである。
　
　
（２）先行技術文献の記載内容
　
ア．引用文献記載事項
　上記の当審拒絶理由通知の理由３．において引用された、特開平０８−３１４８９８号公報（平成８年１１月２９日出願公開、以下「引用文献」と記す。）には、下記引用文献記載事項が記載されている。
　
　＜引用文献記載事項１＞
「【００１１】図１は本発明の第１実施の形態に従ったプロセッサを示す。プロセッサは三つの実行ユニットを有し、これらのユニットは従来通りの演算ユニット２及びメモリアクセスユニット４を有する。更に、パック演算ユニット６も有する。プロセッサはインストラクションフェッチャー８、インストラクションレジスタ１０、レジスタファイル１２及びインストラクションポインタ１４も有し、これらは全てプロセッサのコントロールユニット１６の制御によって動作する。レジスタファイルはレジスタのセットを有し、各レジスタは予め決められたビット容量を有し、単一のアドレスでアドレス可能である。レジスタ内の個々の位置にアドレスすることは出来ない。レジスタにアクセスすると、レジスタの全体的内容が考慮される。プロセッサは更に定数ユニット１８及び選択ユニット２０を有する。定数ユニット１８及び選択ユニット２０も制御ユニット１６の制御によって動作する。プロセッサはメモリ２２と協働して動作し、該メモリはプロセッサの動作を実行するためのインストラクション及びデータ値を保持する。データ値及びインストラクションはデータバス２４を介してメモリ２２へ及び該メモリ２２から与えられる。データバス２４はメモリデータ入力２６を介してメモリ２２へ及び該メモリ２２からデータ値を与える。データバス２４はフェッチャーデータ入力２８を介してインストラクションフェッチャー８にデータを与え、メモリアクセス読み取り入力３０を介してメモリアクセスユニット４にデータを与える。メモリは選択ユニット２０を介してアドレス入力３２でアドレスされる。選択ユニット２０は制御ユニット１６からのフェッチ信号３４を介して制御されてフェッチャー８からアドレス３６を選択するか又はメモリアクセスユニット４からアドレス３８を選択する。制御ユニット１６からの読み書き制御ライン４０、４２はメモリ２２から及び該メモリ２２への読み書き動作を制御する。インストラクションフェッチャー８は制御ユニット１６の制御によってメモリ２２からのインストラクションを以下のようにフェッチする。インストラクションが読み取られるアドレス３６が選択ユニット２０を介してメモリ２２に与えられる。これらのインストラクションはデータバス２４を介してフェッチャーデータ入力２８に与えられる。インストラクションフェッチャーが次にインストラクションをフェッチすると、又は任意のイベントにおいて次のインストラクションが実行可能になると、ライン４４を介してReady 信号が制御ユニット１６に出される。実行されるインストラクションはインストラクションラインInst４６に沿ってインストラクションレジスタ１０に与えられ、実行中該レジスタに保持される。インストラクションポインタ１４は、インストラクションポインタライン４８を介してフェッチャー８から与えられ実行されるインストラクションのアドレスを保持する。制御ユニット１６からのNewInst 信号５３に応答したGet 信号４７によって、インストラクションレジスタ１０はInstライン４６の次のインストラクションを記憶し、フェッチャー８は次のインストラクションの準備をする。NewInst 信号５３によってインストラクションポインタ１４は次のインストラクションのアド��スを記憶する。制御ユニット１１６からのブランチライン５０によってフェッチャー８はブランチを実行する。
【００１２】インストラクションレジスタ１０は、ソース１及ソース２レジスタアドレスをReg1及びReg2としてレジスタファイルに提供する。結果レジスタアドレスはDestとして提供される。オペコードはライン５１に沿って制御ユニット１６に与えられる。更に、幾つかのインストラクションは一つの又は両方のソースレジスタをエンコードする代わりに定数オペランドを与える。定数は定数ユニット１８によって提供される。インストラクションのソース値は、入力E1,E2 でS1Reg 及びS2Reg 信号を適切に設定することによってソース１バス５２、ソース２バス５４に与えられる。ライン５１のオペコードに従って制御ユニット１６からのPack Ops、Mem Ops 及びALU Ops の適切な値を提供することによって正確な実行ユニットがイネーブルとなる。イネーブルになったユニットは普通結果バス５６に結果Res を与える。これは普通レジスタファイル１２の選択された結果レジスタDestに記憶される。これには幾つかの例外がある。
【００１３】幾つかのインストラクションはダブル長結果を提供する。これらのインストラクションは結果の第１部分を通常の方法で記憶する。連続する追加の段階では、結果の第２部分はDouble信号５８を表すことによってレジスタファイル１２の次のレジスタに記憶される。
【００１４】Branch５０にはインストラクションポインタ１４を読み取り且つ調節することが要求される。これらのBranchによってS1Reg 信号は表されないため、インストラクションポインタ１４はライン６０にソース１の値を提供する。ソース２の値は通常の方法で（レジスタファイル１２のレジスタからか又は定数ユニット１８から）与えられる。演算ユニット２はブランチ演算を実行し、その結果はレジスタファイル１２ではなくNew IP入力６４でフェッチャー８に記憶されて制御ユニット１６からのBranchライン５０によって信号が送られる。これによって新しいアドレスからフェッチャーがスタートする。
【００１５】条件ライン６２の状態に応じて二つの段階で条件ブランチが実行されなければならない。第１段階では、ReadDest信号４５を表すことによって別のソースとしてDestレジスタを使用する。条件が満たされると、次に通常のブランチソースオペランドが読み取られブランチが実行される。
【００１６】コールはリターンアドレスをセーブしなければならない。これは、ブランチターゲットを計算する前にデスティネーションレジスタにインストラクションポインタ値を記憶することによって行われる。
【００１７】本明細書で述べられるコンピュータは幾つかの重要な性質を有する。
【００１８】ソースオペランドは常に自然ワード長である。一つ、二つ又は三つのソースオペランドがありうる。
【００１９】結果は常に自然ワード長であるか又は自然ワード長の２倍の長さである。自然ワード長の２倍の長さである場合は、一つではなく二つのレジスタに記憶し、二つのレジスタを占有する特別の段階を踏むため動作ペナルティがある。このコンピュータでは、６４ビットの自然ワード長とする。つまり、レジスタファイルの各レジスタは６４ビットの予め決められた容量を有する。
【００２０】実行ユニット２、４、６はインストラクション実行間に何らの状態も保持しない。従って、連続するインストラクションは独立的である。」
　
　＜引用文献記載事項２＞
「【００３２】
パックユニット
図２はパック演算ユニット６のブロック図を示す。これは別個のユニットの集合として示され、各々はパック演算インストラクションの幾つかのサブセットに対して応答可能である。別の実施では異なる方法で機能を組み合わせることがあり得るかもしれない。このユニットはバイト複製ユニット７０、ツイスト及びジップユニット７４、明確なパック演算ユニット８０及び本明細書では説明されないが他のパック演算ユニット７２、７６、７８を含む。これらは演算ユニット７０乃至８０を選択的に制御するルートオペコードユニット８２に応答して動作する。演算ユニット７０乃至８０のオペランドはソース１バス５２、ソース２バス５４に沿って与えられる。演算ユニットからの結果は結果バス５６に与えられる。ルートオペコードユニット８２へのOP入力は制御ユニット１６（図１）からのPack Opsインストラクションを受ける。ソース１バス及びソース２バスに与えられるオペランドは演算ユニットのそれぞれの入力バッファにロードされ、結果は一つ又は二つの出力バッファからレジスタファイル１２の一つ又は二つのディスティネーションレジスタに与えられる。」
　
　＜引用文献記載事項３＞
「【００４５】
バイト複製
図６はバイト複製ユニット７０を示す。バイト複製ユニットは入力バッファ１０４を有し、このバッファは単一のオペランドを受け、このオペランドは図６では８つのパック８ビットオブジェクトS[0]乃至S[7]を含む６４ビットワードとして例示される。第１マルチプレクサ１０６は入力として第１オブジェクトS[0]及び第２オブジェクトS[1]を受ける。第２マルチプレクサ１０８は入力として第１オブジェクトS[0]及び第３オブジェクトS[2]を受ける。第３マルチプレクサ１１０は入力として第１マルチプレクサ１０８の出力及び第４オブジェクトS[3]を受ける。バイト複製ユニットは出力バッファ１１２も有する。出力バッファは８つの８ビットオブジェクトR[0]乃至R[7]としてパックされた６４ビットワードを保持する。出力バッファ１１２の第１及び第５の８ビット位置は入力バッファ１０４の第１の８ビットに直接接続する。出力バッファ１１２の第２及び第６の８ビット位置は、第１マルチプレクサ１０６の出力を受けるように接続される。出力バッファ１１２の第３及び第７の８ビット位置は第２マルチプレクサ１０８の出力を受けるように接続される。出力バッファ１１２の第４及び第８の８ビット位置は第３マルチプレクサ１１０の出力を受けるように接続される。出力バッファの８ビット結果オブジェクトはR[0]乃至R[7]と称される。タイプユニット１１４は図２のルートオペコードユニット８２から導出されたライン１１８のオペコードを受ける。タイプユニットは複製されるオブジェクトのサイズを選択して３つの出力信号Do8,Do16,Do32 の内の一つを与える。これらの出力信号はORゲート１２０に与えられる。ORゲートの出力によって出力バッファ１１２がイネーブルとなる。Do16及びDo32信号は第２ORゲート１２２への入力であり、その出力は第１マルチプレクサ１０６を制御する。Do32信号自体が第２マルチプレクサ１０８及び第３マルチプレクサ１１０を制御する。従って、バイト複製ユニットはソースオペランドの最下位オブジェクト（８、１６、又は３２ビット）を使用してそれを８、４又は２倍に複製して出力バッファ１１２に保持されるパック６４ビット結果を生成する。動作は８ビットピースに分解され、S[i]及びR[i]の各々は８ビットである。幾つかのロジックが異なる複製において共有される。タイプユニット１１４は１６ビットシーケンス又は３２ビットシーケンスのどちらを複製するかを決定する。Do16又はDo32のどちらの信号も表されない場合、８ビットシーケンスが複製される。
【００４６】バイト複製ユニットによってサポートされる三つのインストラクションは以下の通りである。　replp　 S[0]をR[0]乃至R[7]のそれぞれに複製する。
【００４７】rep2p　 S[0]及びS[1]をi が０から３までのR[2i] 及びR[2i+1] に複製して１６ビットを複製する。
【００４８】rep4p　 S[0]及びS[3]をi が０から１までのR[4i] からR[4i+3] に複製して３２ビットを複製する。」
　
　＜引用文献記載事項４＞
「【００４９】
ツイスト及びジップ
ツイスト及びジップユニット７４によって実行される再構成動作には三つの種類がある。それらは以下の通りである。
shuffle (zip)　 オブジェクトストリングのペアからなるソースストリングを使用してオブジェクトストリングのペアからオブジェクトをインターリーブしてソースストリングと同じ長さの単一のストリングを生成する。これはパーフェクトシャッフルである。
Sort (unzip)　オブジェクトペアを含むソースストリングを使用してこのペアをデインターリーブしてその結果デインターリーブされたペアの連結からなるストリングを生成する。これはパーフェクトソートである。
Transpose (flip)　４オブジェクトを含むソースストリングを使用し、適切なソースオブジェクトを交換することによって結果ストリングを生成し、マトリックス転置のセットを実行する。
【００５０】これらの動作のうちの任意の一つは他の二つの動作の適切な組み合わせによって構成されることができる。
【００５１】これら全ての変換に対してソースストリングは複数のベクトルからなり、各ベクトルは同じサイズのオブジェクトを同じ数だけ含む。これらの変換を挙げるためには３つの数字が必要である。
number of vectors　 ソース及び結果ストリングのベクトル数を特定する。
size of vector　　　各ベクトルのオブジェクトの数を特定する。
size of object　　　各オブジェクトのビット数を特定する。
【００５２】インストラクションネームは変換タイプ（zip, unzip, flip) からなり、引き続きベクトルの数 nが付き、各ベクトルのサイズ vが付き、８ビットバイトの数として表されるオブジェクトサイズ pが付く。従って、インストラクションzip4n2vlp では、zip はインストラクションタイプを示し、4n2vlpはオペランドフォーマットを特定する。この場合、zip 動作は４ベクトルで実行され、それぞれは２つの１バイトオブジェクトである。この特定の動作を行うためには、各zip は２つのベクトルを要求するため、２つの別個のジップが実行される。」
　
　＜引用文献記載事項５＞
「【００５５】６４及び１２８ビットストリングに適切なflipは図８に示されている。これらのうちの幾つかは図７のジップ及びアンジップの幾つかと同様である。
【００５６】ジップ及びアンジップと同様に、このフリップのセットも６４及び１２８ビットストリングに対して完全である。より長いストリングのフリップはフリップのシーケンス及び従来のmoveインストラクションによって実行可能である。」
　
　＜引用文献記載事項６＞
「【００６９】図１２は８ビットflipを実行するツイスト及びジップユニットの部分を示す。これはシングル長及びダブル長の両方の動作を行う。図１２において、２つの入力バッファ２３４及び２３６があり、それぞれは８ビットオブジェクトとしてパックされた６４ビットワードを含む。第１及び第２入力バッファ２３４、２３６の隣接ペアはそれぞれマルチプレクサ２３８−２５２に与えられる。マルチプレクサ２５４−２６４の第２セットは以下のように配置される。第２セットの第１マルチプレクサ２５４は第１入力として第１出力バッファ２３４の第２ソースオブジェクトを受け、第２入力として第１セットの第３マルチプレクサ２４２の出力を受ける。第２セットの第２マルチプレクサ２５６は第１入力として第１出力バッファ２３４の第５ソースオブジェクトを受け、第２入力として第１セットの第５マルチプレクサ２４６の出力を受ける。第２セットの第３マルチプレクサ２５８は第１入力として第１出力バッファ２３４の第４ソースオブジェクトを受け、第２入力として第１セットの第４マルチプレクサ２４４の出力を受ける。第２セットの第４マルチプレクサ２６０は第１入力として第１出力バッファ２３４の第７ソースオブジェクトを受け、第２入力として第１セットの第６マルチプレクサの出力を受ける。第２セットの第５マルチプレクサ２６２は第１入力として第１出力バッファの第６ソースオブジェクトを受け、第２入力として第１セットの第７マルチプレクサ２５０の出力を受ける。第２セットの第６マルチプレクサ２６４は第１入力として第１出力バッファ２３４の第８ソースオブジェクトを受け、第２入力として第１セットの第８マルチプレクサ２５２の出力を受ける。ツイスト及びジップユニットの８ビットフリップ部分も出力バッファ２６６を含み、８ビットパックオブジェクトとして６４ビットワードを収容する。第１結果オブジェクトは第１セットの第１マルチプレクサ２３８の出力として与えられる。第２ソースオブジェクトは第２セットの第２マルチプレクサ２５６の出力として与えられる。結果の第３オブジェクトは第１セットの第２マルチプレクサ２４０の出力として与えられる。結果の第４オブジェクトは第２セットの第４マルチプレクサ２６０の出力として与えられる。結果の第５オブジェクトは第２セットの第１マルチプレクサ２５４の出力として与えられる。結果の第６オブジェクトは第２セットの第５マルチプレクサ２６２の出力として与えられる。結果の第７オブジェクトは第２セットの第３マルチプレクサ２５８の出力として与えられる。結果の第８オブジェクトは第２セットの第６マルチプレクサ２６４の出力として与えられる。タイプユニット２６８はライン１６０でオペコードを受け、実行される再構成動作のタイプに応じて２つの信号を生成する。これらの信号はflip2n4v1p及びflip2n8v1pである。これらの信号はORゲート２７０に与えられ、その出力は出力バッファ２６６を制御する。Double信号５８は第１セットのマルチプレクサ２３８−２５２を制御する。Double信号はダブル長インストラクションの上部分に対してのみアクティブである。第２セットのマルチプレクサ２５４−２６４はflip2n8v1p信号によって制御される。
【００７０】図１２では単一の６４ビット出力バッファのみが例示されている。flip2n4v1pインストラクションが実行されているとき、バッファは図９に示される単一の出力バッファに対応する。2n8v1pflipがインストラクションが実行されているとき、出力バッファは最初に結果のRESULT LOW部分を保持してその部分を与え、Double信号５８が表されると結果のRESULT HIGH　部分を保持し、その部分を与える」
　
　＜引用文献記載事項７＞
「【００８２】バイト複製及びバイトツイスト及びジップインストラクションの使用例が与えられる。以下の例において、アセンブリ表記はレジスタオペランドＲｎ（ｎは任意の数）を示す。定数オペランドはｎである。ダブル長結果を生成するインストラクションはレジスタのペアの一番目のみを特定する。次に結果の上部分が次のレジスタに書き込まれる。ラベルは ： が続くアルファベット及び数字からなるストリングによって示される。」
　
　＜引用文献記載事項８＞
「【０１０８】
複製
１、２又は４バイトオブジェクトの複製を実行するためにジップ、アンジップ又はフリップを使用することが可能である。外７、外８及び外９はそれぞれどのようにして最右のバイトを複製するかを示す。
【０１０９】
【外７】
；ジップを使用して複製する
；ソースはＲ０にある
zip2n8v1p R1,R0,R0
zip2n8v1p R1,R1,R1
zip2n8v1p R2,R1,R1
；複製値はＲ2にある
【０１１０】
【外８】
；アンジップを使用して複製する
；ソースはＲ０にある
unzip2n8v1p R1,R0,R0
unzip2n8v1p R1,R1,R1
unzip2n8v1p R2,R1,R1
；複製値はＲ2にある
【０１１１】
【外９】
；フリップを使用して複製する
；ソースはＲ0にある
flip2n8v1p R1,R0,R0
flip2n4v2p R1,R1,R1
flip2n2v4p R2,R1,R1
；複製値はＲ2にある」
　
　＜引用文献記載事項９＞
 フリップ再構成動作を示す図であって、データフォーマットが２ｎ８ｖ１ｐのとき、「ソース２」の左から１番目のオブジェクト「Ｆ」を「結果ハイ」の左から１番目に、「ソース２」の左から２番目のオブジェクト「Ｅ」を「結果ロー」の左から１番目に、「ソース２」の左から３番目のオブジェクト「Ｄ」を「結果ハイ」の左から３番目に、「ソース２」の左から４番目のオブジェクト「Ｃ」を「結果ロー」の左から３番目に、「ソース２」の左から５番目のオブジェクト「Ｂ」を「結果ハイ」の左から５番目に、「ソース２」の左から６番目のオブジェクト「Ａ」を「結果ロー」の左から５番目に、「ソース２」の左から７番目のオブジェクト「９」を「結果ハイ」の左から７番目に、「ソース２」の左から８番目のオブジェクト「８」を「結果ロー」の左から７番目に、「ソース１」の左から１番目のオブジェクト「７」を「結果ハイ」の左から２番目に、「ソース１」の左から２番目のオブジェクト「６」を「結果ロー」の左から２番目に、「ソース１」の左から３番目のオブジェクト「５」を「結果ハイ」の左から４番目に、「ソース１」の左から４番目のオブジェクト「４」を「結果ロー」の左から４番目に、「ソース１」の左から５番目のオブジェクト「３」を「結果ハイ」の左から６番目に、「ソース１」の左から６番目のオブジェクト「２」を「結果ロー」の左から６番目に、「ソース１」の左から７番目のオブジェクト「１」を「結果ハイ」の左から８番目に、「ソース１」の左から８番目のオブジェクト「０」を「結果ロー」の左から８番目に、それぞれ与えるものであることを示す図（図８）
　
　
イ．参考文献記載事項
　本願の出願（優先権の主張日）前に、頒布された刊行物である米国特許第６１１５８１２号明細書（２０００年０９月０５日発行。以下「参考文献」と記す。）は下記参考文献記載事項が記載されている。
　
　＜参考文献記載事項＞
「FIG. 3E illustrates the operation of a single-source shuffle packed single instruction (SHUFPS) according to one embodiment of the invention. The shuffle operation 352 essentially performs a permutation on the data elements in the packed data item. The data elements of an operand 350 are shuffled to occupy any location of a result data item 354. In one embodiment, the operand 350 and the result data item 354 correspond to the same register or memory location. In the illustrative example of FIG. 3E, any of the four data elements A, B, C, and D of the operand 350 can be stored in any of the locations of the result 354. Some examples of the organization of the result data item 354 after this shuffle single operation are A A A A, A B D C, D C B A, A D A B.」（第６欄第４３行〜第５５行）
（当審訳：「図３Ｅは、単一のソースの混合の演算が発明の１つの実施例によるパックされた単一命令（ＳＨＵＦＰＳ）を示す。混合演算３５２は、本質的にパックされたデータ項目内のデータ要素についての置換を実行する。１つのオペランド３５０のデータ要素が１つの結果データ項目３５４のいずれかの位置を占めるためにシャッフルされる。一例では、オペランド３５０と結果データ項目３５４は同じレジスターあるいは記憶場所に一致する。図３Ｅに例示の例では、オペランド３５０の４つのデータ要素Ａ、Ｂ、ＣとＤの何れも、結果３５４の位置のうちの何れにも格納できる。このシャフル１回の演算の後の結果データ項目３５４の編成のいくつかの例は、ＡＡＡＡ，ＡＢＤＣ，ＤＣＢＡ，ＡＤＡＢである。」）
　
　
（３）引用発明の認定
　
ア．引用文献には上記引用文献記載事項８記載の通りの「最右のバイトを複製する」方法が記載され、該方法は引用文献記載事項１、引用文献記載事項２記載の如き「プロセッサ」に、「flip2n8v1p R1,R0,R0」なる命令を実行する工程を有している。
　
イ．そして引用文献記載事項４、引用文献記載事項５、引用文献記載事項６、引用文献記載事項９等の記載から、「flip2n8v1p」なる命令は「プロセッサ」中の「８ビットflipを実行するツイスト及びジップユニット」によって実行される命令であり、この際には該ユニットは、最初に、第２入力バッファの左から２番目の８ビットを出力バッファの左から１番目の８ビットに、第２入力バッファの左から４番目の８ビットを出力バッファの左から３番目の８ビットに、第２入力バッファの左から６番目の８ビットを出力バッファの左から５番目の８ビットに、第２入力バッファの左から８番目の８ビットを出力バッファの左から７番目の８ビットに、第１入力バッファの左から２番目の８ビットを出力バッファの左から２番目の８ビットに、第１入力バッファの左から４番目の８ビットを出力バッファの左から４番目の８ビットに、第１入力バッファの左から６番目の８ビットを出力バッファの左から６番目の８ビットに、第１入力バッファの左から８番目の８ビットを出力バッファの左から８番目の８ビットに、与えるよう動作するものである。
　
ウ．そして、上記引用文献記載事項１、引用文献記載事項２、引用文献記載事項７等の記載から見て、上記「flip2n8v1p R1,R0,R0」なる命令を実行する際には、「第１の入力バッファ」及び「第２入力バッファ」のいずれにもレジスタＲ０のオブジェクトが与えられ、「出力バッファ」の最初の結果はレジスタＲ１に、次の結果はＲ２に与えられることは明らかである。
　このことと、上記イ．のユニットの動作とから、上記「flip2n8v1p R1,R0,R0」なる命令は、レジスタＲ０の左から２番目の８ビットをレジスタＲ１の左から１番目の８ビットに、レジスタＲ０の左から４番目の８ビットをレジスタＲ１の左から３番目の８ビットに、レジスタＲ０の左から６番目の８ビットをレジスタＲ１の左から５番目の８ビットに、レジスタＲ０の左から８番目の８ビットをレジスタＲ１の左から７番目の８ビットに、レジスタＲ０の左から２番目の８ビットをレジスタＲ１の左から２番目の８ビットに、レジスタＲ０の左から４番目の８ビットをレジスタＲ１の左から４番目の８ビットに、レジスタＲ０の左から６番目の８ビットをレジスタＲ１の左から６番目の８ビットに、レジスタＲ０の左から８番目の８ビットをレジスタＲ１の左から８番目の８ビットに与える工程をプロセッサに行わせる命令であると言える。
　
　以上のア．〜ウ．より、引用文献には、下記引用発明が記載されていると認められる。
　
＜引用発明＞
「最右のバイトを複製する方法であって、
　該方法は、flip2n8v1p R1,R0,R0なる命令を実行する工程を有し、
　該flip2n8v1p R1,R0,R0なる命令は、レジスタＲ０の左から２番目の８ビットをレジスタＲ１の左から１番目の８ビットに、レジスタＲ０の左から４番目の８ビットをレジスタＲ１の左から３番目の８ビットに、レジスタＲ０の左から６番目の８ビットをレジスタＲ１の左から５番目の８ビットに、レジスタＲ０の左から８番目の８ビットをレジスタＲ１の左から７番目の８ビットに、レジスタＲ０の左から２番目の８ビットをレジスタＲ１の左から２番目の８ビットに、レジスタＲ０の左から４番目の８ビットをレジスタＲ１の左から４番目の８ビットに、レジスタＲ０の左から６番目の８ビットをレジスタＲ１の左から６番目の８ビットに、レジスタＲ０の左から８番目の８ビットをレジスタＲ１の左から８番目の８ビットに与える工程をプロセッサに行わせる命令である方法」
　
　
（４）対比
　以下、本件補正発明と引用発明とを比較する。
　
ア．引用発明は「flip2n8v1p R1,R0,R0なる命令を実行する工程を有し」ている「方法」であるところ、該「flip2n8v1p R1,R0,R0なる命令」は単一の命令に他ならないものであるから、引用発明も本件補正発明と同様に「単一のプログラム命令を実行する工程を有する方法」とも言えるものである。
　
イ．また、引用発明における
「レジスタＲ０の左から２番目の８ビットをレジスタＲ１の左から１番目の８ビットに、レジスタＲ０の左から４番目の８ビットをレジスタＲ１の左から３番目の８ビットに、レジスタＲ０の左から６番目の８ビットをレジスタＲ１の左から５番目の８ビットに、レジスタＲ０の左から８番目の８ビットをレジスタＲ１の左から７番目の８ビットに」与える工程は、flip2n8v1p R1,R0,R0なる命令によって示されるものであり、引用発明における命令中の「R0,R0」は「ソース・オペランド」に他ならないものであるから、引用発明における「レジスタＲ０の左から２番目の８ビット」「レジスタＲ０の左から４番目の８ビット」「レジスタＲ０の左から６番目の８ビット」「レジスタＲ０の左から８番目の８ビット」は「ソース・オペランドの非連続位置群からの複数のビット」とも言えるものである。
　また、引用発明における「レジスタＲ１」は「１つのデスティネーション・レジスタ」に他ならず、「レジスタＲ１の左から１番目の８ビット」「レジスタＲ１の左から３番目の８ビット」「レジスタＲ１の左から５番目の８ビット」「レジスタＲ１の左から７番目の８ビット」は「１つのデスティネーション・レジスタの非連続デスティネーション位置群」とも言えるものである。
　そして、「レジスタ」が与えられたデータを「ロード」するものであることは明らかである。
　従って、引用発明における「flip2n8v1p R1,R0,R0なる命令」と本願発明における「命令」は、「前記命令によって示される」「ソース・オペランドの非連続位置群からの複数のビットを１つのデスティネーション・レジスタの非連続デスティネーション位置群にロードする工程」を行わせるものである点で共通するといえる。
　
ウ．引用発明における「レジスタＲ０の左から２番目の８ビット」「レジスタＲ０の左から４番目の８ビット」「レジスタＲ０の左から６番目の８ビット」「レジスタＲ０の左から８番目の８ビット」は「ソース・オペランドの前記非連続位置群の各々のビット」とも言えるものである。
　そして、引用発明における「レジスタＲ１の左から２番目の８ビット」「レジスタＲ１の左から４番目の８ビット」「レジスタＲ１の左から６番目の８ビット」「レジスタＲ１の左から８番目の８ビット」は「前記デスティネーション・レジスタのデスティネーション位置の他の群」とも言えるものであり、ここには、上記「前記デスティネーション・レジスタのデスティネーション位置」にロードされたものと同一のものが記憶されることは明らかである。
　従って、引用発明における「flip2n8v1p R1,R0,R0なる命令」と本願発明における「命令」は、「前記」「ソース・オペランドの前記非連続位置群の各々のビットを前記デスティネーション・レジスタのデスティネーション位置の他の群に複製し、記憶する工程」「を行わせる」ものである点で共通するといえる。
　
　よって、本件補正発明は、下記の本件補正発明と引用発明との一致点で引用発明と一致し、下記の本件補正発明と引用発明との相違点で引用発明と相違する。
　
＜本件補正発明と引用発明との一致点＞
「単一のプログラム命令を実行する工程を有する方法であって、前記命令は、
　前記命令によって示される」「ソース・オペランドの非連続位置群からの複数のビットを１つのデスティネーション・レジスタの非連続デスティネーション位置群にロードする工程；及び
　前記」「ソース・オペランドの前記非連続位置群の各々のビットを前記デスティネーション・レジスタのデスティネーション位置の他の群に複製し、記憶する工程；
　を行わせることを特徴とする方法。」
　
＜本件補正発明と引用発明との相違点＞
　本件補正発明における命令によって示されるソース・オペランドは「単一の」オペランドであるのに対し、引用文献に記載される命令「flip2n8v1p R1,R0,R0」のソースオペランドは２つのオペランド「R0,R0」よりなる点。
　
　
（５）判断
　以下、上記相違点について検討する。
　
　所望の演算処理を、如何なるオペランドを用いた命令とするかは、使用するプロセッサの種類や使途等に応じて、当業者が適宜に定め得る事項であり、ビットの入れ換えや複写の演算を「単一の」ソースオペランドを示す命令とすることも、周知のものである（必要があれば、引用文献における引用文献記載事項３や上記参考文献における参考文献記載事項等参照。）から、引用発明におけるソース・オペランドを「単一の」オペランドとすることも、当業者が適宜に定め得た事項に過ぎないものである。
　
　してみると、本件補正発明の構成は引用発明に基づいて、当業者が容易に想到し得たものである。
　そして、当該構成の採用によって奏される作用効果も、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
　よって、本件補正発明は、引用発明に基づいて、当業者が容易に発明をすることができたものである。
　
　
（６）小結
　以上の通り、本件補正発明は、その出願前に日本国内又は外国において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　従って、本件補正は、仮に平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる事項を目的としたものであるとしても、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するものである。
　
　
４．むすび
　上記２．のとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　上記３．のとおり、本件補正は、仮に平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる事項を目的としたものであるとしても、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　よって、上記補正却下の決定の結論の通り決定する。
　
　
　
第３．本件審判請求の成否について
　
１．手続きの経緯
　本願の手続きの経緯は上記第１．１．記載の通りのものであり、さらに、平成２２年２月２５日付けの手続補正は上記第２．のとおり却下された。
　従って、本願の特許請求の範囲は、上記第１．２．（１）に記載した、平成１８年１０月２５日付け手続補正書により補正された特許請求の範囲に記載の通りのものである。
　
　
２．特許法第１７条の２第３項（新規事項追加禁止）について
　
（１）上記当審拒絶理由通知における特許法第１７条の２第３項についての拒絶理由は上記第１．２．（２）の理由１．に記載の通りのものである。
　
（２）平成２２年２月２５日付けの手続補正は上記第２．のとおり却下されたのであるから、上記平成１８年１０月２５日付けでした手続補正によって本願特許請求の範囲に記載されることとなり、当審拒絶理由通知書の理由１．において、当初明細書には記載されておらず、また、当初明細書等の記載から自明な事項でもない事項として指摘された、【請求項１】の「該複数の非連続デスティネーション位置群の各々を前記デスティネーション・レジスタの後続ビット群に複製させる」、【請求項４】の「該デスティネーション・レジスタの前記後続ビット群が前記デスティネーション・レジスタの前記複数デスティネーション位置群の一部からのビットによってロードされること」、【請求項５】の「前記デスティネーション・レジスタ内の前記複数の非連続デスティネーション位置群の各々を前記デスティネーション・レジスタの後続ビット群に複製する工程」、【請求項８】の「該デスティネーション・レジスタの前記後続ビット群が前記デスティネーション・レジスタの前記複数デスティネーション位置群の前記一部からのビットによってロードされること」、【請求項９】の「前記複数の非連続デスティネーション位置群の各々を該デスティネーション・レジスタの後続ビット群に複製する工程」、【請求項１２】の「該デスティネーション・レジスタの前記後続群が前記デスティネーション・レジスタの前記複数デスティネーション位置群の前記一部からのビットによってロードされること」、【請求項１３】の「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕において複製させ」、「前記デスティネーション・レジスタのビット〔１２７−９６〕において前記デスティネーション・レジスタのビット〔９５−６４〕を複製させる」、【請求項１９】の「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製する工程」及び「前記デスティネーション・レジスタのビット〔１２７−９６〕に前記デスティネーション・レジスタのビット〔９５−６４〕を複製する工程」、【請求項２４】の「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製する工程」及び「前記デスティネーション・レジスタのビット〔１２７−９６〕に前記デスティネーション・レジスタのビット〔９５−６４〕を複製する工程」、【請求項２９】の「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製させ」、「前記デスティネーション・レジスタのビット〔１２７−９６〕に前記デスティネーション・レジスタのビット〔９５−６４〕を複製させる」、【請求項３５】の「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製する工程」及び「該デスティネーション・レジスタのビット〔９５−６４〕を該デスティネーション・レジスタのビット〔１２７−９６〕に複製する工程」、【請求項４０】の「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製する工程」及び「該デスティネーション・レジスタのビット〔９５−６４〕を該デスティネーション・レジスタのビット〔１２７−９６〕に複製する工程」との技術的事項は依然として特許請求の範囲に記載されたままである。
　そして、これらの技術的事項は、本願の願書に最初に添付した明細書、特許請求の範囲又は図面（以下当初明細書と記す。）には記載されておらず、また、当初明細書等の記載から自明な事項でもない。
　
（３）なお、平成１８年５月１９日付けの意見書において補正の根拠とされる当初明細書の段落【００４９】〜【００５２】には、
「【００４９】
　ＭＯＶＳＨＤＵＰ命令は１２８ビットをロード／移動して結果として生じるレジスタにエントリ１及び３を複製する、単精度浮動小数点上位移動及びＳＳＥ２複製命令である。１２８ビットのソース・レジスタ幅の例においては、各エントリは３２ビットである。特に、ソースのエントリが、３／２／１／０の（０が下位単精度エントリで３が上位単精度エントリである）、場合、ＭＯＶＳＨＤＵＰ命令の実行後の結果レジスタは複製されたエントリ３及び１を記憶してエントリ３／３／１／１を設ける。ＭＯＶＳＨＤＵＰは以下のフォーマット：
　ＭＯＶＳＨＤＵＰ　デスティネーション、ソース；
　を有し、ソース・オペランドはメモリ位置５４又は第２拡張マルチメディア（ＸＭＭ）レジスタ８４を表してデスティネーション・オペランドは第１拡張マルチメディア（ＸＭＭ）レジスタ８４である。ソース・オペランドはパック単精度浮動小数点データ・タイプを有する。
【００５０】
　演算においては、ソース・オペランドがメモリ・アドレスの場合、第１拡張マルチメディア（ＸＭＭ）レジスタのビット〔３１−０〕がメモリ・アドレスのビット〔６３−３２〕によってロードされ、第１拡張マルチメディア（ＸＭＭ）レジスタのビット６３−３２がメモリ・アドレスのビット〔６３−３２〕によってロードされ、第１拡張マルチメディア（ＸＭＭ）レジスタのビット９５−６４がメモリ・アドレスのビット〔１２７−９６〕によってロードされて、第１拡張マルチメディア（ＸＭＭ）レジスタのビット１２７−９６がメモリ・アドレスのビット〔１２７−９６〕によってロードされる。
【００５１】
　ソース・オペランドが第２拡張マルチメディア（ＸＭＭ）レジスタの場合、第１拡張マルチメディア（ＸＭＭ）レジスタのビット〔３１−０〕が第２拡張マルチメディア（ＸＭＭ）レジスタのビット〔６３−３２〕に等しくなるよう設定され、第１拡張マルチメディア（ＸＭＭ）レジスタのビット〔６３−３２〕が第２拡張マルチメディア（ＸＭＭ）レジスタのビット〔６３−３２〕に等しくなるよう設定され、第１拡張マルチメディア（ＸＭＭ）レジスタのビット〔９５−６４〕が第２拡張マルチメディア（ＸＭＭ）レジスタのビット〔１２７−９６〕に等しくなるよう設定され、第１拡張マルチメディア（ＸＭＭ）レジスタのビット〔１２７−９６〕が第２拡張マルチメディア（ＸＭＭ）レジスタのビット〔１２７−９６〕に等しくなるよう設定される。
【００５２】
　リニア・アドレスは参照メモリ・データの最下位バイトのアドレスに相当する。メモリ・アドレスが示された場合、メモリ位置での１６バイトのデータがロード又は記憶される。レジスタ−レジスタ形式の演算が用いられる場合、１２８ビットのソース・レジスタの内容は１２８ビットのデスティネーション・レジスタに複製される。」
との記載が有るだけであり、「デスティネーション・レジスタ」の一部を「デスティネーション・レジスタ」の一部に「ロード」「複製」することは該段落【００４９】〜【００５２】にも、他の箇所にも、記載も示唆もされていない。
　
（４）してみると、当初明細書等のすべての記載を総合しても、上記の技術的事項を導き出し得るものではないので、平成１８年１０月２５日付けの手続補正は当初明細書等の記載の範囲内においてするものではない。
　したがって、平成１８年１０月２５日付けの手続補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定に違反する要件を満たしていないものである。
　
　
３．特許法第３６条（明細書の記載要件）について
　
（１）上記当審拒絶理由で通知した特許法第３６条についての拒絶理由は上記第１．２．（２）の理由２．に記載の通りのものである。
　
（２）理由２．（１）について
　平成２２年２月２５日付けの手続補正は上記第２．のとおり却下されたのであるから、当審拒絶理由通知書の理由２．（１）において、明細書に記載されていないと指摘された、【請求項１】における「該複数の非連続デスティネーション位置群の各々を前記デスティネーション・レジスタの後続ビット群に複製させる」、【請求項４】における「該デスティネーション・レジスタの前記後続ビット群が前記デスティネーション・レジスタの前記複数デスティネーション位置群の一部からのビットによってロードされること」、【請求項５】における「前記デスティネーション・レジスタ内の前記複数の非連続デスティネーション位置群の各々を前記デスティネーション・レジスタの後続ビット群に複製する工程」、【請求項８】における「該デスティネーション・レジスタの前記後続ビット群が前記デスティネーション・レジスタの前記複数デスティネーション位置群の前記一部からのビットによってロードされること」、【請求項９】における「前記複数の非連続デスティネーション位置群の各々を該デスティネーション・レジスタの後続ビット群に複製する工程」、【請求項１２】における「該デスティネーション・レジスタの前記後続群が前記デスティネーション・レジスタの前記複数デスティネーション位置群の前記一部からのビットによってロードされること」、【請求項１３】における「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕において複製させ」「前記デスティネーション・レジスタのビット〔１２７−９６〕において前記デスティネーション・レジスタのビット〔９５−６４〕を複製させる」、【請求項１９】における「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製する工程」及び「前記デスティネーション・レジスタのビット〔１２７−９６〕に前記デスティネーション・レジスタのビット〔９５−６４〕を複製する工程」、【請求項２４】における「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製する工程」及び「前記デスティネーション・レジスタのビット〔１２７−９６〕に前記デスティネーション・レジスタのビット〔９５−６４〕を複製する工程」、【請求項２９】における「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製させ」「前記デスティネーション・レジスタのビット〔１２７−９６〕に前記デスティネーション・レジスタのビット〔９５−６４〕を複製させる」、【請求項３５】における「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製する工程」及び「該デスティネーション・レジスタのビット〔９５−６４〕を該デスティネーション・レジスタのビット〔１２７−９６〕に複製する工程」、【請求項４０】における「前記デスティネーション・レジスタのビット〔３１−０〕を前記デスティネーション・レジスタのビット〔６３−３２〕に複製する工程」及び「該デスティネーション・レジスタのビット〔９５−６４〕を該デスティネーション・レジスタのビット〔１２７−９６〕に複製する工程」との発明特定事項は、依然として、特許請求の範囲に記載され、かつ、発明の詳細な説明には記載されないままのものである。
　従って、請求項１〜４４に係る発明は、発明の詳細な説明に記載したものでない。
　
　そして、このため、この出願の発明の詳細な説明の記載内容から、請求項１〜４４に係る発明を正確に理解しこれを再現すること、とりわけ、「ソース」から「デスティネーション・レジスタ」への「ロード」と、「デスティネーション・レジスタ」の一部を「デスティネーション・レジスタ」の一部に「ロード」「複製」すると言う２段階の処理で実現することが、如何なる課題を解決するためのもので、如何なる効果が奏されるのかといった、本願発明の技術上の意義を、本願発明の詳細な説明の記載から理解することは、当業者と言えども不可能である。
　従って、本願の発明の詳細な説明は、当業者が請求項１〜４４に係る発明を実施することができる程度に明確かつ十分に記載されていないものであり、しかも、この出願の発明の詳細な説明は、請求項１〜４４に係る発明の技術上の意義を理解するために必要な事項が十分に記載されておらず、特許法第３６条第４項の経済産業省令で定めるところによる記載がされていないものである。
　
（３）理由２．（２）について
　平成２２年２月２５日付けの手続補正は上記第２．のとおり却下されたのであるから、当審拒絶理由通知書の理由２．（１）において、発明の詳細な説明では全く用いられておらず、発明の詳細な説明の記載との対応関係が不明瞭であるとともに、その意味・定義が明確なものではなく、発明の詳細な説明において明確な定義もなされていないと指摘された、「制御記憶装置」「コントローラ・ロジック」「実行ボックス・データ・パス」なる用語は、依然として特許請求の範囲の請求項１、１３、２９に記載されたままのものである。
　そして、これらの用語は、依然として、発明の詳細な説明では全く用いられておらず、発明の詳細な説明の記載のとの対応関係が不明瞭なものであり、当該記載自体からはその意味・定義が明確なものではなく、発明の詳細な説明において明確な定義もなされてない。
　従って、請求項１〜４、請求項１３〜１８、請求項２９〜３４に係る発明は、発明の詳細な説明に記載したものでなく、しかも、請求項１〜４、請求項１３〜１８、請求項２９〜３４に係る発明は明確でない。
　
　また、このため、本願の発明の詳細な説明は、当業者が請求項１〜４、請求項１３〜１８、請求項２９〜３４に係る発明を実施することができる程度に明確かつ十分に記載されていないものであり、請求項１〜４、請求項１３〜１８、請求項２９〜３４に係る発明の技術上の意義を理解するために必要な事項が十分に記載されておらず、特許法第３６条第４項第１号の経済産業省令で定めるところによる記載がされていないものでもある。
　
（４）以上の通り、本願は、明細書及び特許請求の範囲の記載が、特許法第３６条第４項第１号及び第６項第１号、第２号に規定する要件を満たしていない。
　
　
４．特許法第２９条第２項（進歩性）について
　
（１）本願発明の認定・引用文献の記載内容・引用発明の認定
　本願の請求項５に係る発明（以下、「本願発明」という。）は、上記第１．２．（１）において【請求項５】として記載した通りのものであり、当審拒絶理由通知における特許法第２９条第２項についての拒絶理由（上記第１．２．（２）の理由３．）において引用された上記引用文献には、上記第２．３．（２）記載の引用文献記載事項が記載されており、上記引用文献には上記第２．３．（３）で認定した通りの引用発明が記載されていると認められる。
　
（２）対比
　以下に、本願発明と引用発明とを比較する。
　
ア．引用発明は「flip2n8v1p R1,R0,R0なる命令を実行する工程を有し」ている「方法」であるところ、該flip2n8v1p R1,R0,R0なる命令は単一の命令に他ならないものであるから、本件補正発明と同様に「プログラム命令を実行する工程を有する」「方法」とも言えるものである。
　
イ．引用発明における「レジスタＲ０の左から２番目の８ビット」「レジスタＲ０の左から４番目の８ビット」「レジスタＲ０の左から６番目の８ビット」「レジスタＲ０の左から８番目の８ビット」は「複数の非連続ソース位置群からの複数のソース・ビット」とも言えるものである。
　また、引用発明における「レジスタＲ１」は「１つのデスティネーション・レジスタ」に他ならず、「レジスタＲ１の左から１番目の８ビット」「レジスタＲ１の左から３番目の８ビット」「レジスタＲ１の左から５番目の８ビット」「レジスタＲ１の左から７番目の８ビット」は「デスティネーション・レジスタの複数の非連続デスティネーション位置群」とも言えるものである。
　そして、「レジスタ」が与えられたデータを「ロード」するものであることは明らかである。
　従って、引用発明における「flip2n8v1p R1,R0,R0なる命令」と本願発明における「命令」は、「複数の非連続ソース位置群からの複数のソース・ビットを１つのデスティネーション・レジスタの複数の非連続デスティネーション位置群にロードする工程」を行わせるものである点で共通するといえる。
　
ウ．引用発明における「レジスタＲ０の左から２番目の８ビット」「レジスタＲ０の左から４番目の８ビット」「レジスタＲ０の左から６番目の８ビット」「レジスタＲ０の左から８番目の８ビット」は「前記複数の非連続ソース位置群からの複数のソース・ビットと同一のビット」とも言えるものである。
　また、本願発明における「前記デスティネーション・レジスタ内の前記複数の非連続デスティネーション位置群の各々」には、上記「複数の非連続ソース位置群からの複数のソース・ビットを１つのデスティネーション・レジスタの複数の非連続デスティネーション位置群にロードする工程」によって「前記複数の非連続ソース位置群からの複数のソース・ビット」と同一のビットがロードされているのであるから、本願発明における「前記デスティネーション・レジスタ内の前記複数の非連続デスティネーション位置群の各々」も「前記複数の非連続ソース位置群からの複数のソース・ビットと同一のビット」と言えるものである。
　そして、引用発明における「レジスタＲ１の左から２番目の８ビット」「レジスタＲ１の左から４番目の８ビット」「レジスタＲ１の左から６番目の８ビット」「レジスタＲ１の左から８番目の８ビット」は「前記デスティネーション・レジスタの後続ビット群」とも言えるものであり、ここには、上記「前記複数の非連続ソース位置群からの複数のソース・ビットと同一のビット」が記憶されることは明らかである。
　従って、引用発明における「flip2n8v1p R1,R0,R0なる命令」と本願発明における「命令」は、「前記複数の非連続ソース位置群からの複数のソース・ビットと同一のビット」を「前記デスティネーション・レジスタの後続ビット群に複製する工程」「を行わせる」ものである点で共通するといえる。
　
　よって、本願発明は、下記一致点で引用発明と一致し、下記相違点で引用発明と相違する。
　
＜一致点＞
「方法であって：
　複数の非連続ソース位置群からの複数のソース・ビットを１つのデスティネーション・レジスタの複数の非連続デスティネーション位置群にロードする工程；及び」
　前記複数の非連続ソース位置群からの複数のソース・ビットと同一のビットを「前記デスティネーション・レジスタの後続ビット群に複製する工程；
　を行わせるプログラム命令を実行する工程を有する」「方法。」
　
＜相違点＞
　本願発明が「複数の非連続ソース位置群からの複数のソース・ビットを１つのデスティネーション・レジスタの複数の非連続デスティネーション位置群にロードする工程」と、「前記デスティネーション・レジスタ内の前記複数の非連続デスティネーション位置群の各々を前記デスティネーション・レジスタの後続ビット群に複製する工程」で実現しているのに対し、引用発明の「flip2n8v1p R1,R0,R0なる命令」における「レジスタＲ０の左から２番目の８ビットをレジスタＲ１の左から２番目の８ビットに、レジスタＲ０の左から４番目の８ビットをレジスタＲ１の左から４番目の８ビットに、レジスタＲ０の左から６番目の８ビットをレジスタＲ１の左から６番目の８ビットに、レジスタＲ０の左から８番目の８ビットをレジスタＲ１の左から８番目の８ビットに与える工程」ではレジスタＲ１内での複製は行われない点。
　
　
（３）判断
　以下に、上記相違点について検討する。
　引用文献１の引用文献記載事項８において最右のバイトの複製を、「flip2n8v1p R1,R0,R0」「flip2n4v2p R1,R1,R1」「flip2n2v4p R2,R1,R1」と言う３つのステップで実現しているように、所望の演算を複数ステップの演算の組み合わせで実現することは、当業者の常套手段に他ならないものである。
　してみると、引用文献における「flip2n8v1p R1,R0,R0」と同じ演算を、「複数の非連続ソース位置群からの複数のソース・ビットを１つのデスティネーション・レジスタの複数の非連続デスティネーション位置群にロードする工程」と、「前記デスティネーション・レジスタ内の前記複数の非連続デスティネーション位置群の各々を前記デスティネーション・レジスタの後続ビット群に複製する工程」とで実現することは、当業者であれば必要に応じて適宜になし得た設計変更に過ぎないものである。
　
　従って、本願発明の構成は引用発明に基づいて、当業者が容易に想到し得たものである。
　また、本願発明の効果は、当業者であれば容易に予測し得る程度のものであって、格別顕著なものではない。
　よって、本願発明は、引用発明に基づいて、当業者が容易に発明をすることができたものである。
　
　
（４）審判請求書・意見書の主張について
　請求人は審判請求書においては【本願発明が特許されるべき理由】として
「１）本出願人は、平成１８年１０月２５日付けの手続補正書により補正した請求項１乃至４４は、特許法第２９条第２項の規定に基づく拒絶理由には該当しないものと思料いたします。
　２）平成１８年１０月２５日付けの手続補正書により補正した請求項１記載の本願発明の特徴は、複数の非連続ソース位置群からの複数のソース・ビットを１つのデスティネーション・レジスタの複数の非連続デスティネーション位置群にロードさせるというものです。
　この特徴に関し、引用文献３（特開平８−３１４８９８号公報）には、図１７に、複数の非連続ソース位置群（例えば、V3、V0）からの複数のソース・ビットを２つの別個のデスティネーション・レジスタの非連続デスティネーション位置群に記憶することが開示されています。　上記記載の本願特徴「複数の非連続ソース位置群からの複数のソース・ビットを１つのデスティネーション・レジスタの複数の非連続デスティネーション位置群にロードさせ」ることは、引用文献３に開示も示唆もされておらず、本願発明は、引用文献１乃至３から容易に想到できないものと確信する次第であります。
　以上により、補正後の本願請求項記載発明は、特許法第２９条第２項の規定に基づく拒絶理由は解消されたものと確信する次第であります。」と主張している。
　しかしながら、本願特許請求の範囲の記載においては、ロード・複写先として「１つのデスティネーション・レジスタ」が記載されてはいるものの、ロード・複写先が「１つのデスティネーション・レジスタ」のみに限定される旨の記載はないのであるから、この主張は当を得ないものである。
　また、デスティネーション・レジスタを１つとすることは、上記引用文献記載事項３や参考文献記載事項等に記載の如く、適宜に採用されている事項であるから、仮に本願発明におけるロード・複写先が「１つのデスティネーション・レジスタ」のみに限定されていると仮定しても、この点に進歩性を認めることはできない。
　
　また、平成２２年２月２５日付けの意見書の主張は、同日付けの手続補正を前提としたものであるところ、該手続補正は上記第２．のとおり却下されたので、該意見書での主張も、上記判断を覆し得るものではない。
　
　
（５）小結
　以上の通り、本願の請求項５に係る発明は、その出願前に日本国内又は外国において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　
５．むすび
　上記２．のとおり、平成１８年１０月２５日付けの手続補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定に違反するものであるから、本願は特許を受けることができない。
　
　上記３．のとおり、本願は、明細書及び特許請求の範囲の記載が、特許法第３６条第４項第１号及び第６項第１号、第２号に規定する要件を満たしていないものであるから、特許を受けることができない。
　
　上記４．のとおり、本願請求項５に係る発明は、その出願前に日本国内において頒布された刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基づいて、当業者が容易に発明をすることができたものであるから、他の請求項についての検討をするまでもなく、本願は、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。