【事件の表示】
　特願２００２−１２８６７７「半導体装置」拒絶査定不服審判事件〔平成１４年１２月１３日出願公開、特開２００２−３５８７８１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１４年４月３０日（パリ条約による優先権主張２００１年４月２７日、アメリカ合衆国）に出願した特願２００２−１２８６７７号であって、平成１９年２月８日付けで拒絶査定がなされ、これに対して同年５月１４日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後当審において、平成２１年６月１８日付けで審尋がなされ、同年９月１５日に回答書が提出されたものである。
　
２．平成１９年５月１４日付けの手続補正（以下「本件補正」という。）について
　［補正の却下の決定の結論］
　平成１９年５月１４日付けの手続補正を却下する。
　
　［理由］
（１）本件手続補正の内容
　本件補正は、補正前の特許請求の範囲の請求項１〜２８を、補正後の特許請求の範囲の請求項１〜２４と補正するものであって、補正前後の請求項１は以下のとおりである。
（補正前）
　「【請求項１】　半導体メモリのパワーダウンモードへの進入及び／又は該モードからの退出を制御する半導体装置において、
　前記半導体メモリに動作電圧を提供する複数の電圧発生器と、
　ＤＰＤ（ディープパワーダウン）状態を感知して、前記半導体メモリへの前記動作電圧の提供を制御するためにＤＰＤ信号を発生するＤＰＤコントローラと、
　前記半導体メモリを通じるサージ電流を最大電流レベルより小さいレベルに低減ためにＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器のターンオン及びターンオフ時期を制御する回路とを含むことを特徴とする半導体装置。」
　
（補正後）
　「【請求項１】　半導体メモリのパワーダウンモードへの進入及び／又は該モードからの退出を制御する半導体装置において、
　前記半導体メモリに動作電圧を提供する複数の電圧発生器と、
　ＤＰＤ（ディープパワーダウン）状態を感知して、前記半導体メモリへの前記動作電圧の提供を制御するためにＤＰＤ信号を発生するＤＰＤコントローラと、
　前記半導体メモリを通じるサージ電流を最大電流レベルより小さいレベルに低減するようにＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器のターンオン及びターンオフ時期を制御する回路とを含み、
　前記回路は、ＤＰＤモード進入及び／又は退出時に各々の電圧発生器を動作電圧レベルで駆動するために前記複数の電圧発生器の各々の内部に少なくとも一つの駆動トランジスタを含み、各々の電圧発生器内に備わった前記少なくとも一つの駆動トランジスタは、ＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器を通じて互いに異なる大きさの電流を提供するために、他の駆動トランジスタと異なる駆動能力を有し、
　前記回路は、更に、ＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器の一つにある少なくとも一つの駆動トランジスタを優先的にターンオンさせた後に他の電圧発生器にある駆動トランジスタをターンオンさせる駆動トランジスタ制御回路と含むことを特徴とする半導体装置。」
　
（２）補正後の請求項１についての補正事項の整理
　本件補正のうち、補正後の請求項１についての補正を整理すると以下のとおりである。
　なお、以下の検討において、各引用箇所の下線は当審で付した。
（補正事項）
　補正前の請求項１の「前記半導体メモリを通じるサージ電流を最大電流レベルより小さいレベルに低減ためにＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器のターンオン及びターンオフ時期を制御する回路とを含む」を、補正後の請求項１の「前記半導体メモリを通じるサージ電流を最大電流レベルより小さいレベルに低減するようにＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器のターンオン及びターンオフ時期を制御する回路とを含み、前記回路は、ＤＰＤモード進入及び／又は退出時に各々の電圧発生器を動作電圧レベルで駆動するために前記複数の電圧発生器の各々の内部に少なくとも一つの駆動トランジスタを含み、各々の電圧発生器内に備わった前記少なくとも一つの駆動トランジスタは、ＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器を通じて互いに異なる大きさの電流を提供するために、他の駆動トランジスタと異なる駆動能力を有し、前記回路は、更に、ＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器の一つにある少なくとも一つの駆動トランジスタを優先的にターンオンさせた後に他の電圧発生器にある駆動トランジスタをターンオンさせる駆動トランジスタ制御回路と含む」と補正すること。
　
（３）新規事項の追加の有無についての検討
（３−１）検討の対象
　補正後の請求項１における「前記回路は、ＤＰＤモード進入及び／又は退出時に各々の電圧発生器を動作電圧レベルで駆動するために前記複数の電圧発生器の各々の内部に少なくとも一つの駆動トランジスタを含み、各々の電圧発生器内に備わった前記少なくとも一つの駆動トランジスタは、ＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器を通じて互いに異なる大きさの電流を提供するために、他の駆動トランジスタと異なる駆動能力を有し、前記回路は、更に、ＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器の一つにある少なくとも一つの駆動トランジスタを優先的にターンオンさせた後に他の電圧発生器にある駆動トランジスタをターンオンさせる駆動トランジスタ制御回路と含む」という構成が、本願の願書に最初に添付した明細書又は図面（以下、願書に最初に添付した明細書及び図面を、各々「当初明細書」及び「当初図面」といい、これらをまとめて「当初明細書等」という。）に記載された事項の範囲内においてなされたものであるか否かについて検討する。
　
（３−２）当初明細書に記載された事項
　当初明細書において、「前記半導体メモリを通じるサージ電流を最大電流レベルより小さいレベルに低減ためにＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器のターンオン及びターンオフ時期を制御する回路」に関連する記載は以下のとおりである。
　
　「【請求項１】　半導体メモリのパワーダウンモードへの進入及び／又は該モードからの退出を制御する半導体装置において、
　前記半導体メモリに動作電圧を提供する複数の電圧発生器と、
　ＤＰＤ（ディープパワーダウン）状態を感知して、前記半導体メモリへの前記動作電圧の提供を制御するためにＤＰＤ信号を発生するＤＰＤコントローラと、
　前記半導体メモリを通じるサージ電流を最大電流レベルより小さいレベルに低減ためにＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器のターンオン及びターンオフ時期を制御する回路とを含むことを特徴とする半導体装置。」
　「【請求項４】　前記回路は、ＤＰＤモード進入及び／又は退出時に各々の電圧発生器を動作電圧レベルで駆動するために前記複数の電圧発生器の各々の内部に少なくとも一つ以上の駆動トランジスタを含み、各々の電圧発生器内に備わった前記少なくとも一つ以上の駆動トランジスタは、ＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器を通じて互いに異なる大きさの電流を提供するために、他の駆動トランジスタと異なる駆動能力を有することを特徴とする請求項１に記載の半導体装置。」
　「【請求項５】　前記回路は、
　ＤＰＤモード進入及び／又は退出時に各々の電圧発生器を動作電圧レベルで駆動するために前記複数の電圧発生器の各々の内部に少なくとも一つ以上の駆動トランジスタと、
　前記複数の電圧発生器の一つにある少なくとも一つ以上の駆動トランジスタを優先的にターンオンさせた後に、ＤＰＤモード進入及び／又は退出時に他の電圧発生器にある駆動トランジスタをターンオンさせる駆動トランジスタ制御回路とを含むことを特徴とする請求項１に記載の半導体装置。」
　「【００１２】本発明を他の観点から見た半導体メモリのパワーダウンモードへの進入及び／又は退出を制御する半導体装置は、前記半導体メモリに動作電圧を提供する複数の電圧発生器と、ＤＰＤ状態を感知して、前記半導体メモリへの前記動作電圧の提供を制御するためにＤＰＤ信号を発生するＤＰＤコントローラと、前記半導体メモリを通じるサージ電流を最大電流レベルより小さいレベルに低減するためにＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器のターンオン／オフ時期を制御する回路とを含む。ここで、前記最大電流レベルは、例えば、前記複数の電圧発生器が実質的に同じ時間にオフからオンに、またはオンからオフにスイッチングされる時、前記半導体メモリに流れ込む電流である。前記半導体メモリは、例えばＤＲＡＭであることが望ましい。
【００１３】望ましくは、前記回路は、ＤＰＤモードの進入及び／又は退出時に各々の電圧発生器を動作電圧レベルで駆動させるために前記複数の電圧発生器各々の内部に少なくとも一つ以上の駆動トランジスタを含み、各々の電圧発生器内に備わった前記少なくとも一つ以上の駆動トランジスタは、ＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器を通じて互いに異なる大きさの電流を提供するために他の駆動トランジスタと異なる駆動能力を有する。
【００１４】
本発明の他の実施形態
【００１５】望ましい実施形態において、前記回路は、複数のバッファを含み、前記複数のバッファの各々が対応する電圧発生器に連結され、複数のバッファの各々が、ＤＰＤモード進入及び／又は退出時に、前記複数のバッファのそれぞれの遅延値によって前記複数の電圧発生器を互いに異なる時間にターンオン／オフさせるためのディレイを有する。ここで、前記複数のバッファは、大きさが可変の抵抗及びキャパシタを含む。
【００１６】或いは、前記回路は、ＤＰＤモード進入及び／又は退場時に前記複数の電圧発生器を互いに異なる時間にターンオン／オフさせるために前記複数の電圧発生器と連結された複数の遅延素子を含んでもよい。ここで、前記複数の遅延素子は、例えば、各々が固有の遅延時間を有し直列に連結された複数のバッファであり、前記複数の電圧発生器の各々は前記複数のバッファの複数の出力のうち互いに異なる出力にそれぞれ連結される。」
　「【００３８】ＤＰＤモードへの進入及び該モードからの退出を行う回路についての他の考慮は急激な電流変化に関するものである。回路がパワーダウンされる時又はＤＰＤモードにある時、入力バッファと内部電源電圧発生器とがターンオフされ、最小の電流が前記回路を通じて流れる。回路がＤＰＤモードから退出する時、ＤＰＤモード中にオフ状態が維持されていた入力バッファと内部電源電圧発生器とが実質的に同時にターンオンされて、急激な電流変化が誘発される。これはバッテリに激しい負荷を与えて、半導体メモリ装置の内部回路が動作不能な状態にする可能性もある。本発明の望ましい実施形態は、半導体メモリ装置がＤＰＤモードへ進入する時及び退出する時、入力バッファと内部電源電圧発生器とがターンオンされる場合の急激な電流変化を低減する機能を有する。本発明の望ましい実施形態によれば、急激な電流の変化は、例えば、複数の内部電源電圧発生器のターンオンに関するセットアップタイム互いに異ならせること、複数の内部電源電圧発生器またはバッファの駆動能力互いに異ならせること、複数の電圧発生器またはバッファのターンオン遅延互いに異ならせること、
または
　「【００３９】図１０は、内部電源電圧発生器の駆動セットアップを変化させるための一実施形態を説明する図面である。図１０を参照すれば、半導体メモリ装置がＤＰＤモードにある時、ＰＤＰＤＥはハイになり、その派生信号ＰＤＰＤＥ０及びＰＤＰＤＥ１もハイになる。トランジスタ１１５は、ＶＩＮＴＰをＶｓｓにプルダウンするためにターンオンされる。トランジスタ１１３及び１１４がターンオフされた状態を維持できるようにトランジスタ１１３及び１１４のゲートをＶｃｃにプルアップするためにトランジスタ１１７がターンオンされる。ＤＰＤ退出命令が検出されると（ＰＤＰＤＥ０及びＰＤＰＤＥ１がハイからローになる）、トランジスタ１１７がターンオフされ、トランジスタ１１５がターンオフされる。内部電源電圧発生器が発生した内部基準電源電圧は、ノードＮ１０をＶｓｓにプルダウンするためにトランジスタＴＸ１０、ＴＸ１１及びＴＸ１２をターンオンさせるために提供される。トランジスタ１１４（ドライバ１）は、ＶＩＮＴＰをＶｃｃに駆動するためにターンオンされる。トランジスタ１１２は、トランジスタ１１４のターンオンの後にトランジスタ１１２をターンオンさせるために、ＰＤＰＤＥ０を遅延させた信号をゲート入力として受け入れる。トランジスタ１１２のターンオン時、ＶＩＮＴＰでより多くの駆動能力を提供するためにトランジスタ１１３がバイアスされる。トランジスタ１１４のサイズを変更すること及びトランジスタ１１３を追加することにより半導体メモリ装置の内部回路４００に提供されるＶＩＮＴＰのターンオンレートを変更することができる。したがって、各内部電源電圧発生器に他の内部電源電圧発生器と異なるサイズのドライバ（例えば、トランジスタ１１４）を配置することにより、半導体メモリ装置の内部回路４００の種々の位置或いはブロックに提供される内部電源電圧を互いに異なるレート(rate)でターンオンさせることができる。本発明の一実施形態による内部回路４００をバイアスする上記のような様々なレートは、ＤＰＤから退出する際の急激な電流変化を低減する役割を果たす。
【００４０】
他の方法として、
【００４１】図１２を参照すれば、ＰＤＰＤＥは各々が固有の遅延を有する一連のバッファ１２６、１２７、１２８、１２９を通じて供給される。Ｓ１、Ｓ２、Ｓ３、…、ＳＮ信号は、各々の電源電圧発生器２１０、２２０、…、２４０に印加される。それぞれの内部電源電圧発生器に印加される信号を互いに異ならせるようにバッファ１２６、１２７、…、１２９の出力を選択することにより、複数の内部電源電圧発生器を様々な時間にターンオンさせる。」
　
（３−３）当初図面に記載された事項
　次に、当初図面についてみると、「前記半導体メモリを通じるサージ電流を最大電流レベルより小さいレベルに低減ためにＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器のターンオン及びターンオフ時期を制御する回路」に関連する記載として、図１０には、内部電源電圧発生器１「２１０」、トランジスタ「１１４」「ＤＲＩＶＥＲ　１」が記載されている。
　また、図１１には、インバータ／増幅器「１２１」、抵抗「Ｒ１］、「Ｒ２」、「Ｒｎ」、キャパシタ「Ｃ１」、「Ｃ２」、「Ｃｎ」からなる遅延回路「２５０」が記載されている。
　さらに、図１２には、バッファ「１２６」、「１２７」、「１２８」、「１２９」からなる遅延回路「２５０」が記載されている。
　
（３−４）新規事項の追加の有無についての判断
　ここで、補正後の請求項１における「前記回路は、ＤＰＤモード進入及び／又は退出時に各々の電圧発生器を動作電圧レベルで駆動するために前記複数の電圧発生器の各々の内部に少なくとも一つの駆動トランジスタを含み、各々の電圧発生器内に備わった前記少なくとも一つの駆動トランジスタは、ＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器を通じて互いに異なる大きさの電流を提供するために、他の駆動トランジスタと異なる駆動能力を有し、前記回路は、更に、ＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器の一つにある少なくとも一つの駆動トランジスタを優先的にターンオンさせた後に他の電圧発生器にある駆動トランジスタをターンオンさせる駆動トランジスタ制御回路と含む」構成に相当する記載が当初明細書等に記載されているか否かについて検討する。
　
　上記（３−２）及び（３−３）に記載された事項を総合すると、当初明細書の００３９段落には、補正後の請求項１に記載された「前記半導体メモリを通じるサージ電流を最大電流レベルより小さいレベルに低減するようにＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器のターンオン及びターンオフ時期を制御する回路」（以下「制御回路」という。）が、補正後の請求項１に記載されたように、「ＤＰＤモード進入及び／又は退出時に各々の電圧発生器を動作電圧レベルで駆動するために前記複数の電圧発生器の各々の内部に少なくとも一つの駆動トランジスタを含み、各々の電圧発生器内に備わった前記少なくとも一つの駆動トランジスタは、ＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器を通じて互いに異なる大きさの電流を提供するために、他の駆動トランジスタと異なる駆動能力を有」する構成を備えていることが記載されているものと認められる。また、当初明細書の００４０〜００４１段落には、「他の方法」として、前記制御回路が、補正後の請求項１に記載されたように、「ＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器の一つにある少なくとも一つの駆動トランジスタを優先的にターンオンさせた後に他の電圧発生器にある駆動トランジスタをターンオンさせる駆動トランジスタ制御回路」を含む構成を備えていることが記載されているものと認められる。
　
　しかしながら、前記制御回路が、「ＤＰＤモード進入及び／又は退出時に各々の電圧発生器を動作電圧レベルで駆動するために前記複数の電圧発生器の各々の内部に少なくとも一つの駆動トランジスタを含み、各々の電圧発生器内に備わった前記少なくとも一つの駆動トランジスタは、ＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器を通じて互いに異なる大きさの電流を提供するために、他の駆動トランジスタと異なる駆動能力を有」する構成（以下「構成１」という。）を備え、「更に、」「ＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器の一つにある少なくとも一つの駆動トランジスタを優先的にターンオンさせた後に他の電圧発生器にある駆動トランジスタをターンオンさせる駆動トランジスタ制御回路」（以下「構成２」という。）を備える構成とすること、すなわち構成１と構成２を組み合わせることについては、当初明細書に記載されていない。
　
　次に、構成１及び構成２を組み合わせることが、当初明細書等から当業者にとって自明なことであるか否かにつき検討すると、当初図面の図１０には、構成１として内部電源電圧発生器１「２１０」が記載され、当初図面の図１１及び図１２には、構成２として遅延回路「２５０」が記載されており、構成１と構成２は各々違う図面で説明されている。
　そして、制御回路を、構成１は「各内部電源電圧発生器に他の内部電源電圧発生器と異なるサイズのドライバ（例えば、トランジスタ１１４）を配置」（００３９段落）してアナログ回路として構成しているのに対して、構成２は「内部電源電圧発生器２１０、２２０、２３０及び２４０への信号Ｓ１、Ｓ２、…、ＳＮの到着時間を変化させること」で、「複数の内部電源電圧発生器が様々な時間にターンオン／オフ」（００４０段落）を行うデジタル回路として構成している。
　このように、電圧発生器のターンオン及びターンオフ時期を構成１ではアナログ回路で実現し、構成２ではデジタル回路で実現しているが、適切なターンオン及びターンオフ時期を得るために、どのように両構成を組み合わせればよいのかについて当初明細書等には記載も示唆もなされておらず、かつ、どのように両構成を組み合わせれば適切なターンオン及びターンオフ時期が得られるかということが、本願の優先権主張の日時点における当業者の技術常識に照らして自明であるとも認められないから、構成１と構成２を組み合わせることが、当初明細書等から当業者にとって自明なことであるとは認められない。
　
　さらに、審判請求人自身も平成２１年９月１５日付けの回答書において、「図１１，１２の構成と、図１０の構成とは同時に成り立ちません。」（（２） ２−３）結論）と述べている。
　
　したがって、本件補正による補正後の請求項１における「前記回路は、ＤＰＤモード進入及び／又は退出時に各々の電圧発生器を動作電圧レベルで駆動するために前記複数の電圧発生器の各々の内部に少なくとも一つの駆動トランジスタを含み、各々の電圧発生器内に備わった前記少なくとも一つの駆動トランジスタは、ＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器を通じて互いに異なる大きさの電流を提供するために、他の駆動トランジスタと異なる駆動能力を有し、前記回路は、
更に、
　よって、本件補正は、当初明細書等に記載された事項の範囲内においてなされたものではないから、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たしていない。
　
（４）補正却下の決定についてのむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第３項に規定する要件を満たしていないから、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　よって、上記結論のとおり決定する。
　
３．本願発明
　本件補正は上記のとおり却下されたので、本願の請求項１〜２８に係る発明は、当初明細書等の記載からみて、その特許請求の範囲１〜２８に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される以下のとおりのものである。
　「【請求項１】　半導体メモリのパワーダウンモードへの進入及び／又は該モードからの退出を制御する半導体装置において、
　前記半導体メモリに動作電圧を提供する複数の電圧発生器と、
　ＤＰＤ（ディープパワーダウン）状態を感知して、前記半導体メモリへの前記動作電圧の提供を制御するためにＤＰＤ信号を発生するＤＰＤコントローラと、
　前記半導体メモリを通じるサージ電流を最大電流レベルより小さいレベルに低減ためにＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器のターンオン及びターンオフ時期を制御する回路とを含むことを特徴とする半導体装置。」
　
４．引用刊行物に記載された発明
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１０−１２５０６１号公報（以下「引用例」という。）には、図２及び図３とともに、以下の事項が記載されている。
　
　「【請求項２】　前記半導体装置は同期型ＤＲＡＭであることを特徴とする請求項１記載の半導体装置。」
　「【０００１】【発明の属する技術分野】本発明は、一般に半導体集積回路に関し、詳しくは半導体集積回路の電圧降下回路に関する。
【０００２】【従来の技術】大きな集積度の半導体集積回路に於ては、トランジスタの信頼性確保や消費電流の削減のために、降下した駆動電圧で内部回路を動作させる必要がある。しかしながら外部インターフェース等の関係から、半導体集積回路に供給する駆動電圧を自由に設定することは困難である。そこで一般には、半導体集積回路内部に内部降圧回路を設け、外部から供給される駆動電圧を変換して所望の駆動電圧を得ている。」
　「【００３３】【発明の実施の形態】以下に本発明の原理と実施例を添付の図面を用いて説明する。図１に本発明の原理を示す。図１に示されるように、本発明の原理によれば、複数（ｎ個）の内部降圧回路１０−１乃至１０−ｎは、論理回路１１からの信号によって駆動される。論理回路１１は、半導体集積回路の動作モードを指定するモード信号を受け取り、モード信号の論理演算に基づいて、内部降圧回路１０−１乃至１０−ｎのうちの幾つかを駆動する。駆動する内部降圧回路１０−１乃至１０−ｎの数及びどの回路を駆動するかは、論理回路１１の論理演算によって決定される。内部降圧回路１０−１乃至１０−ｎからの降圧電圧は、半導体集積回路の内部回路に供給される。」
　「【００４０】外部から入力される／ＲＥ（Ras Enable）、／ＣＥ（Cas Enable）、／Ｗ（Write ）、／ＣＳ(Chip Select）、及びＣＫＥ（Clock Enable）等のコマンド信号は、コマンド入力回路３１に於てバッファされ、コマンドデコーダ３４に供給される。コマンドデコーダ３４は、供給されたコマンド信号をデコードして解釈し、ライト信号、リード信号、アイドリング（リセット或いはプリチャージ）信号、アクティブ信号等を生成する。これらのライト信号、リード信号、アイドリング信号、アクティブ信号、及びパワーダウンユニット３２が供給するパワーダウン信号等によって、ＳＤＲＡＭの内部回路が制御される。ライト信号はＳＤＲＡＭが書き込み動作にあることを示し、リード信号はＳＤＲＡＭが読み出し動作にあることを示す。パワーダウン信号、アイドリング信号、及びアクティブ信号は各々、ＳＤＲＡＭのパワーダウンモード、アイドリングモード、及びアクティブモードを示す信号である。」
　「【００４３】パワーダウンユニット３２は／ＣＫＥ信号をモニターして、パワーダウンモードが指定された時には、パワーダウン信号をイネーブルにする。パワーダウン信号は、アドレス入力回路３０、コマンド入力回路３１、及びデータ入出力回路３７に供給されて、パワーダウンモード時にこれらの回路の動作を停止させる。具体的には、これらの回路を構成する例えば図６の差動増幅回路のＮＭＯＳトランジスタ２２５のゲート入力に、パワーダウン信号の反転信号が供給される。／ＣＫＥ信号をモニターし続けるパワーダウンユニット３２は、パワーダウンモードが解除されたときには、パワーダウン信号をディスエーブルにして、アドレス入力回路３０、コマンド入力回路３１、及びデータ入出力回路３７を駆動状態とする。
【００４４】内部降圧回路５０は、ＳＤＲＡＭのモードに関わらず常時動作して降圧電圧をＳＤＲＡＭの内部回路に供給する。この内部降圧回路５０は、パワーダウンモード時に、パワーダウンユニット３２を駆動するために設けられる。」
　「【００４７】なお実際には図３に示されるように、内部降圧回路５０は常時動作状態にあるので信号線を供給する必要はない。また内部降圧回路５１及び５２は、アイドリング信号及びアクティブ信号を受け取り、アイドリングモード及びアクティブモードに於て降圧電圧をＳＤＲＡＭの内部回路に供給する。内部降圧回路５３乃至５５は、アクティブ信号のみを受け取り、アクティブモードに於てのみ、降圧電圧をＳＤＲＡＭの内部回路に供給する。」
　「【００４９】パワーダウンモードに於ては上述のように、内部降圧回路５０のみが動作して、パワーダウンユニット３２に必要な駆動電流を供給する。アイドリングモードに於ては、内部降圧回路５０に加えて内部降圧回路５１及び５２が動作することによって、アドレス入力回路３０及びコマンド入力回路３１等の入力回路を駆動するために必要な電流を供給する。
【００５０】アクティブモードに於ては、内部降圧回路５０乃至５２に加えて内部降圧回路５３乃至５５が駆動することで、バンク３５及び３６の周辺回路４０及びコア回路４１とデータ入出力回路３７が動作するために必要な電流を供給する。このようにアクティブモードでは動作する内部回路がＳＤＲＡＭチップ全域に存在するが、アイドリングモードでは入力回路のみを活性化すればよい。またパワーダウンモードではパワーダウンユニットのみを駆動すればよい。従って、モードを指定するモード信号（アイドリング信号、アクティブ信号）に基づいて、適切な部位に配置された内部降圧回路を適切な数だけ動作させることによって、各モードに於ける内部降圧回路の電流消費を必要最小限に抑さえることが出来る。」
　
　ここにおいて、内部降圧回路５０〜５５は、「【００４９】パワーダウンモードに於ては上述のように、内部降圧回路５０のみが動作」し、その他の場合には、「モード信号（アイドリング信号、アクティブ信号）に基づいて、適切な部位に配置された内部降圧回路を適切な数だけ動作」（００５０段落）する構成となっている。また、「コマンド信号は、コマンド入力回路３１に於てバッファされ、コマンドデコーダ３４に供給される。コマンドデコーダ３４は、供給されたコマンド信号をデコードして解釈し、ライト信号、リード信号、アイドリング（リセット或いはプリチャージ）信号、アクティブ信号等を生成する。」（００４０段落）ことから、「コマンド入力回路３１」及び「コマンドデコーダ３４」が「モード信号」を発生していることは明らかである。
　よって、引用例には、「パワーダウンモード」が解除された際に、「モード信号」を発生する「コマンド入力回路３１」及び「コマンドデコーダ３４」とを含み、前記「モード信号」により、「内部降圧回路を適切な数だけ動作させる」構成が記載されているものと認められる。
　
　以上を総合すると、引用例には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　「パワーダウンモードが指定された時には、アドレス入力回路３０、コマンド入力回路３１、及びデータ入出力回路３７の動作を停止し、
　パワーダウンモードが解除されたときには、前記アドレス入力回路３０、前記コマンド入力回路３１、及び前記データ入出力回路３７を駆動状態とするパワーダウンモードを備えるＳＤＲＡＭにおいて、
　外部から供給される駆動電圧を変換して所望の駆動電圧を得る複数の内部降圧回路と、前記パワーダウンモードが解除された際に、モード信号を発生するコマンド入力回路３１及びコマンドデコーダ３４とを含み、前記モード信号により、前記内部降圧回路を適切な数だけ動作させることを特徴とする半導体装置。」
　
５．対比
　以下に本願発明と引用発明とを対比する。
　引用発明の「ＳＤＲＡＭ」、「所望の駆動電圧」、「複数の内部降圧回路」は、各々本願発明の「半導体メモリ」、「動作電圧」、「複数の電圧発生器」、に相当する。
　よって、引用発明の「外部から供給される駆動電圧を変換して所望の駆動電圧を得る複数の内部降圧回路」は、本願発明の「前記半導体メモリに動作電圧を提供する複数の電圧発生器」に相当する。
　引用発明の「パワーダウンモードが指定された時には、アドレス入力回路３０、コマンド入力回路３１、及びデータ入出力回路３７の動作を停止し、
　パワーダウンモードが解除されたときには、前記アドレス入力回路３０、前記コマンド入力回路３１、及び前記データ入出力回路３７を駆動状態とするパワーダウンモードを備えるＳＤＲＡＭ」は、パワーダウンモードの指定（進入）及び／又は該モードからの解除（退出）を行っていることから、本願発明の「半導体メモリのパワーダウンモードへの進入及び／又は該モードからの退出を制御する半導体装置」に相当する。
　また、引用発明においては、「パワーダウンモードが指定された」状態の時は、「パワーダウン信号は、アドレス入力回路３０、コマンド入力回路３１、及びデータ入出力回路３７に供給されて、パワーダウンモード時にこれらの回路の動作を停止させ」（引用例の００４３段落）るとともに、「パワーダウンモードに於ては上述のように、内部降圧回路５０のみが動作して、パワーダウンユニット３２に必要な駆動電流を供給する」（同００４９段落）ことを行っている。一方、本願発明においては、「ＤＰＤ（ディープパワーダウン）状態」の時は、「提案されたＤＰＤは、ＤＲＡＭがアクチブ状態にない時にＤＲＡＭをパワーダウンするために使われる。セルキャパシタプレート電圧、内部アレイ電源電圧、内部周辺電源電圧、基準電源電圧などの電圧をＤＲＡＭの内部回路に提供するために、ＤＰＤモード進入時に多様な内部電源電圧発生器がターンオフされる。そして、ＤＰＤ退出モード信号を受け入れるために維持される補助入力バッファを除外したＤＲＡＭのほとんどすべての入力バッファがターンオフされる」（本願明細書の０００６段落）と記載されており、両者は多様な電圧発生器及び入力バッファがターンオフされる状態である点で同じものであるから、引用発明の「パワーダウンモードが指定された」状態は、本願発明の「ＤＰＤ（ディープパワーダウン）状態」に相当する。
　また、引用発明の「内部降圧回路を適切な数だけ動作させる」ことは、本願発明の「半導体メモリへの前記動作電圧の提供を制御する」ことに相当する。
　さらに、引用発明の「パワーダウンモードが解除された際に」「モード信号」を発生する「コマンド入力回路３１及びコマンドデコーダ３４」は、本願発明の「ＤＰＤ（ディープパワーダウン）状態を感知して、前記半導体メモリへの前記動作電圧の提供を制御するためにＤＰＤ信号を発生するＤＰＤコントローラ」に対応しており、両者は、「ＤＰＤ（ディープパワーダウン）状態」であるか否かに応じて、「前記半導体メモリへの前記動作電圧の提供を制御するために」制御信号を発生する手段である点で共通する。
　
　したがって、本願発明と引用発明とは、
　「半導体メモリのパワーダウンモードへの進入及び／又は該モードからの退出を制御する半導体装置において、
　前記半導体メモリに動作電圧を提供する複数の電圧発生器と、
　ＤＰＤ（ディープパワーダウン）状態であるか否かに応じて、前記半導体メモリへの前記動作電圧の提供を制御するために制御信号を発生する手段とを含むことを特徴とする半導体装置。」
　である点で一致し、以下の点で相違する。
　
（相違点１）
　本願発明は「ＤＰＤ（ディープパワーダウン）状態を感知して、前記半導体メモリへの前記動作電圧の提供を制御するためにＤＰＤ信号を発生」しているのに対して、引用発明は「パワーダウンモードが解除された際に、」前記半導体メモリへの前記動作電圧の提供を制御するためにモード信号を発生している点。
　
（相違点２）
　本願発明は「前記半導体メモリを通じるサージ電流を最大電流レベルより小さいレベルに低減ためにＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器のターンオン及びターンオフ時期を制御する回路」を含んでいるのに対して、引用発明は、そのような構成を備えていない点。
　
６．判断
　相違点１について
　所定の状態の時に回路を停止する場合に、前記所定の状態が解除された際に、前記回路を動作させる制御信号を発生するのか、前記所定の状態を感知して、前記回路を停止する制御信号を発生するのかは、当業者が適宜設計し得る事項であるので、「ＤＰＤ（ディープパワーダウン）状態であるか否かに応じて、前記半導体メモリへの前記動作電圧の提供を制御するために制御信号を発生する手段」を実現するに際して、引用発明における、「パワーダウンモードが解除された際に、」「内部降圧回路」を動作させるために、「モード信号を発生する」構成に代えて、本願発明のように、「ＤＰＤ（ディープパワーダウン）状態を感知して、前記半導体メモリへの前記動作電圧の提供を制御するためにＤＰＤ信号を発生」する構成とすることは、当業者が適宜なし得る事項である。
　
　相違点２について
　電子回路の分野において、一度に複数の回路をターンオンする際に流れる最大電流レベルを低減するために、複数の回路のターンオン及びターンオフ時期を制御することは当業者における周知技術である。
　例えば、本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平９−２３１７５６号公報には、「ダイナミック型ＲＡＭがスタンバイ状態のときに、サブスレッショルドリーク電流を低減させるために内部電源スイッチＭＯＳＦＥＴをオフ状態にしておいて、メモリアクセスに際して上記スイッチＭＯＳＦＥＴをオン状態にすると、かかるＭＯＳＦＥＴをオフ状態からオン状態にさせるための制御信号を立ち上げるとき、及びＭＯＳＦＥＴのオン状態により上記内部回路の電源ノードをチャージアップさせるときに上記パルス状の大きな電流が流れてしまう。このようなパルス状の電流は、ダイナミック型ＲＡＭのピーク電流値を増大させ、システム搭載時には電源装置の電流容量を上記ピーク値に対応した大きなものとしなければならなくなる。」（０００６段落）という課題を解決するために、「スイッチＭＯＳＦＥＴＱＰ１〜ＱＰ４のゲートに供給される制御信号φは、各回路ブロック１〜４に順次に伝えられる信号伝播順序に対応してインバータ回路ＩＶ１〜ＩＶ７により順次に遅延された信号が伝えられ」（００９８段落）、「上記のようなピーク電流が許容値以下になるよう各スイッチＭＯＳＦＥＴ間の時間差が設定されてドノミ倒しのように順次に電圧供給が行われるようにされる。」（０１００段落）ことが記載されており、最大電流レベル（ピーク電流）を小さいレベルに低減するために、複数の回路のターンオフ及びターンオン時期を制御して（各スイッチＭＯＳＦＥＴ間の時間差が設定されて）いる。
　そして、引用発明は「ＤＰＤ（ディープパワーダウン）が解除された際に」、複数の「内部降圧回路」を同時にターンオンしているのであるから、その際に流れる最大電流レベルが大きくなるという課題が存在することは当業者であれば明らかである。
　したがって、引用発明の「半導体装置」において、複数の「内部降圧回路」を同時にターンオンする際に流れる最大電流レベルが大きくなるという課題を解決するために、上記周知技術を適用して、「前記半導体メモリを通じるサージ電流を最大電流レベルより小さいレベルに低減ためにＤＰＤモード進入及び／又は退出時に前記複数の電圧発生器のターンオン及びターンオフ時期を制御する」構成とすることは当業者が容易になし得た事項である。
　
　以上検討したとおり、本願発明は、当業者における周知技術を勘案することにより、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
７．むすび
　以上のとおり、本願の請求項１に係る発明（本願発明）は特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。