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　特願２００３−　２８８２３「ユニ・トランジスタランダムアクセスメモリ装置及びそれの制御方法」拒絶査定不服審判事件〔平成１５年　８月２９日出願公開、特開２００３−２４２７７６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１５年２月５日（パリ条約による優先権主張２００２年２月７日、大韓民国）に出願した特願２００３−２８８２３号であって、平成１９年６月２７日付けで手続補正がなされ、同年８月３１日付けで拒絶査定がなされ、これに対して同年１２月３日に審判の請求がなされたものである。
　
２．本願発明
　平成１９年６月２７日に提出された手続補正書の特許請求の範囲の記載によれば、本願の請求項１に係る発明（以下「本願発明」という。）は、次のとおりである。
　
　「【請求項１】　擬似スタティックランダムアクセスメモリ装置の動作を制御する方法において、
　第１セルトラジスタに連結された第１ビットラインと第２セルトランジスタに連結された第２ビットラインを第１電圧に充電する段階と、
　前記第１セルトランジスタと前記第２セルトランジスタに共通連結されたワードラインを活性化させる段階と、
　前記第１ビットライン上の電圧と前記第２ビットライン上の電圧との間の差を感知増幅する段階と、
　前記第１及び第２ビットラインのうちいずれか一つの電圧が前記第１電圧より低い第２電圧に到達する時に、前記活性化されたワードラインを非活性化させる段階とを含むことを特徴とする擬似ＳＲＡＭ装置の動作制御方法。」
　
３．引用刊行物に記載された発明
　本願の優先権主張の日前に日本国内において頒布され、原査定の拒絶の理由において引用された刊行物である特開２００２−１５５６５号公報（以下「引用例」という。）には、図２、図３、図９及び図１９とともに、次の記載がある。
　なお、以下の検討において、各引用箇所の下線は当審で付した。
　
　「【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置に関し、特に、キャパシタに情報を記憶するダイナミック型半導体記憶装置に関する。より特定的には、システムＬＳＩ（大規模集積回路）との混載に適した低電源電圧で動作するダイナミック型半導体記憶装置に関する。
【０００２】
【従来の技術】メモリおよびロジックが混載されるシステムＬＳＩにおいて大記憶容量のメモリを実現するためには
ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
　「【００６９】図２においてメモリセルユニットＭＵは、第１および第２の記憶素子１および２を含む。記憶素子１および２の各々は、メモリセルキャパシタＣｓと、ＮチャネルＭＯＳトランジスタで構成されるアクセストランジスタＭＴを含む。
記憶素子１においてアクセストランジスタＭＴのキャパシタコンタクトは、ストレージノードＳＮに結合され、ビット線コンタクトがビット線ＢＬに接続される。記憶素子２において、アクセストランジスタＭＴのキャパシタコンタクトは、ストレージノード／ＳＮに結合され、またビット線コンタクトがビット線／ＢＬに接続される。
　「【００７４】メモリセルユニットＭＵに対してはワード線ＷＬａおよびＷＬｂが配設される。
第１の記憶素子１のアクセストランジスタＭＴがワード線ＷＬａに接続され、第２の記憶素子２のアクセストランジスタＭＴがワード線ＷＬｂに接続される。
【００７５】まず、図３を参照して、ストレージノードＳＮにＨデータが格納されているときのセンス動作について図３を参照して説明する。スタンバイ状態時においては、ワード線ＷＬａおよびＷＬｂはともにＬレベル（接地電圧レベル）であり、第１および第２の記憶素子１および２のアクセストランジスタＭＴは、ともにオフ状態にある。また、センスアンプ活性化信号ＳＡＥもＬレベルの非活性状態にあり、センス活性化トランジスタＭＴ３はオフ状態にある。
【００７６】一方、ビット線イコライズ指示信号ＢＬＥＱは、高電圧Ｖｐｐレベルであり、ビット線プリチャージ／イコライズ回路６が活性化され、ＭＯＳトランジスタＮＴ４およびＮＴ５を介して、
センス電源電圧Ｖｃｃｓが、これらのＭＯＳトランジスタＮＴ４およびＮＴ５のしきい値電圧の損失を伴うことなく、ビット線ＢＬおよび／ＢＬに伝達される。
【００７７】行選択を行なうためのアクティブサイクルが始まると、まずビット線イコライズ指示信号ＢＬＥＱが、高電圧Ｖｐｐレベルから接地電圧レベルに低下する。これにより、ビット線プリチャージ／イコライズ回路６が非活性化され、ビット線ＢＬおよび／ＢＬがともに、センス電源電圧Ｖｃｃレベルでフローティング状態となる。
【００７８】次いで図示しないアドレス信号に従って行選択動作が行なわれ、
ワード線ＷＬａおよびＷＬｂがともに選択状態へ駆動され、
【００７９】Ｖ（／ＢＬ）＝（１−１／（１＋Ｃｂ／Ｃｓ））・Ｖｃｃｓ
ビット線ＢＬおよび／ＢＬの電圧差が大きくなると、所定のタイミングでセンスアンプ活性化信号ＳＡＥが、活性化されてセンス電源電圧Ｖｃｃｓレベルに立上がり、センス活性化トランジスタＮＴ３が導通する。センスアンプ４においてＭＯＳトランジスタＮＴ１およびＮＴ２により、ビット線／ＢＬの電圧レベルが、接地電圧レベルに放電される。
　「【０１０７】図９は、行選択回路の構成の一例を示す図である。図９においては、対をなすワード線ＷＬａおよびＷＬｂに対する行選択回路８を代表的に示す。ワード線ＷＬａおよびＷＬｂは、共通に、この行選択回路８からのワード線選択信号を受ける。
これらのワード線ＷＬａおよびＷＬｂは、たとえば配線により相互接続されて、
　「【０１４２】図１９（Ａ）は、Ｌポートへの連続アクセス時の動作を示す信号波形図である。図１９（Ａ）に示すように、スタンバイ状態時においては、Ｌポートビット線イコライズ指示信号ＢＬＥＱＬが、高電圧Ｖｐｐレベルであり、Ｌポートビット線プリチャージ／イコライズ回路６ｌにより、ビット線ＢＬＬおよび／ＢＬＬは、センス電源電圧Ｖｃｃｓレベルにプリチャージされる。アクティブサイクルが始まると、まずＬポートビット線イコライズ指示信号ＢＬＥＱＬがＬレベルに立下がる。続いて、行選択動作が行なわれ、まずＬポートワード線ＷＬ０が選択状態へ駆動される。図１９（Ａ）においては、ストレージノードＳＮ０にＨデータが格納され、ストレージノード／ＳＮ０に、Ｌデータが格納されている状態での読出波形を示す。このＬポートワード線ＷＬＬ０が電圧レベルがセンス電源電圧Ｖｃｃｓ（＋アクセストランジスタのしきい値電圧）以上となると、ＬポートアクセストランジスタＴＱ０およびＴＱ２ともにオン状態となり、ビット線ＢＬＬおよび／ＢＬＬに記憶素子の記憶データが伝達される。この場合においても、ビット線ＢＬＬおよび／ＢＬＬには、２・ΔＶの読出電圧が現われる。この後、Ｌポートセンスアンプ活性化信号ＳＯＬを活性化して、Ｌポートセンスアンプ回路３ｌを活性化し、ビット線ＢＬＬおよび／ＢＬＬの電圧を差動増幅する。
このセンス動作により、ビット線ＢＬＬは、センス電源電圧Ｖｃｃｓレベルを維持し、一方、ビット線／ＢＬＬは、接地電圧レベルにまで放電される。
【０１４３】このワード線ＷＬ０へのアクセスが完了すると、Ｌポートワード線ＷＬ０が、非選択状態へ駆動される。
　
　ここにおいて、０１４２段落及び０１４３段落における「ビット線ＢＬＬ」、「ビット線／ＢＬＬ」、「ワード線ＷＬ０」は、００６９段落等における「ビット線ＢＬ」、「ビット線／ＢＬ」、「ワード線ＷＬａ」及び「ワード線ＷＬｂ」に、それぞれ、相当することは明らかである。
　
　以上によれば、引用例には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の動作を制御する方法において、
　記憶素子１においてアクセストランジスタＭＴはビット線ＢＬに接続され、記憶素子２においてアクセストランジスタＭＴはビット線／ＢＬに接続されており、センス電源電圧Ｖｃｃｓが前記ビット線ＢＬおよび／ＢＬに伝達され、
　前記記憶素子１の前記アクセストランジスタＭＴがワード線ＷＬａに接続され、前記記憶素子２の前記アクセストランジスタＭＴがワード線ＷＬｂに接続され、前記ワード線ＷＬａおよびＷＬｂは配線により相互接続されており、前記ワード線ＷＬａおよびＷＬｂがともに選択状態へ駆動され、
　前記ビット線ＢＬおよび／ＢＬの電圧差が大きくなると、センスアンプ４において前記ビット線／ＢＬの電圧レベルが、接地電圧レベルに放電され、
　前記ビット線ＢＬは、センス電源電圧Ｖｃｃｓレベルを維持し、一方、前記ビット線／ＢＬは、接地電圧レベルにまで放電され、前記ワード線ＷＬａおよびＷＬｂへのアクセスが完了すると、前記ワード線ＷＬａおよびＷＬｂが、非選択状態へ駆動されることを特徴とするダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）。」
　
４．対比
（１）以下に本願発明と引用発明とを対比する。
　引用発明の「記憶素子１」の「アクセストランジスタＭＴ」、「記憶素子２」の「アクセストランジスタＭＴ」、「ビット線ＢＬ」、「ビット線／ＢＬ」、「センス電源電圧Ｖｃｃｓ」、「ワード線ＷＬａおよびＷＬｂ」は、それぞれ、本願発明の「第１セルトランジスタ」、「第２セルトランジスタ」、「第１ビットライン」、「第２ビットライン」、「第１電圧」、「ワードライン」に相当する。
　よって、引用発明の「記憶素子１においてアクセストランジスタＭＴはビット線ＢＬに接続され、記憶素子２においてアクセストランジスタＭＴはビット線／ＢＬに接続されており、センス電源電圧Ｖｃｃｓが前記ビット線ＢＬおよび／ＢＬに伝達され」は、本願発明の「第１セルトラジスタに連結された第１ビットラインと第２セルトランジスタに連結された第２ビットラインを第１電圧に充電する段階」に、
　引用発明の「前記記憶素子１の前記アクセストランジスタＭＴがワード線ＷＬａに接続され、前記記憶素子２の前記アクセストランジスタＭＴがワード線ＷＬｂに接続され、前記ワード線ＷＬａおよびＷＬｂは配線により相互接続されており、前記ワード線ＷＬａおよびＷＬｂがともに選択状態へ駆動され」は、本願発明の「前記第１セルトランジスタと前記第２セルトランジスタに共通連結されたワードラインを活性化させる段階」に、
　引用発明の「前記ビット線ＢＬおよび／ＢＬの電圧差が大きくなると、センスアンプ４において前記ビット線／ＢＬの電圧レベルが、接地電圧レベルに放電され」は、本願発明の「前記第１ビットライン上の電圧と前記第２ビットライン上の電圧との間の差を感知増幅する段階」に、それぞれ、相当する。
　また、引用発明の「前記ビット線ＢＬは、センス電源電圧Ｖｃｃｓレベルを維持し、一方、前記ビット線／ＢＬは、接地電圧レベルにまで放電され、前記ワード線ＷＬａおよびＷＬｂへのアクセスが完了すると、前記ワード線ＷＬａおよびＷＬｂが、非選択状態へ駆動される」段階は、引用例の図１９の記載を参酌すれば、「接地電圧レベル」（すなわち、本願発明の「前記第１電圧より低い第２電圧」に相当。）に到達している状態の時に、「非選択状態」（すなわち、本願発明の「前記活性化されたワードラインを非活性化」することに相当。）にするものである。したがって、引用発明の「前記ビット線ＢＬは、センス電源電圧Ｖｃｃｓレベルを維持し、一方、前記ビット線／ＢＬは、接地電圧レベルにまで放電され、前記ワード線ＷＬａおよびＷＬｂへのアクセスが完了すると、前記ワード線ＷＬａおよびＷＬｂが、非選択状態へ駆動されること」は、本願発明の「前記第１及び第２ビットラインのうちいずれか一つの電圧が前記第１電圧より低い第２電圧に到達する時に、前記活性化されたワードラインを非活性化させる段階」に対応し、本願発明と引用発明とは、本願発明では、活性化されたワードラインを非活性化させるのが、「前記第１及び第２ビットラインのうちいずれか一つの電圧が前記第１電圧より低い第２電圧に到達する時」である点は別にして、前記第１及び第２ビットラインのうちいずれか一つの電圧が前記第１電圧より低い第２電圧に到達した状態で、前記活性化されたワードラインを非活性化させることで共通する。
　そして、引用発明の「ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）」と本願発明の「擬似スタティックランダムアクセスメモリ装置」とは、「ランダムアクセスメモリ装置」である点で共通している。
　
（２）したがって、本願発明と引用発明とは、
　「ランダムアクセスメモリ装置の動作を制御する方法において、
　第１セルトラジスタに連結された第１ビットラインと第２セルトランジスタに連結された第２ビットラインを第１電圧に充電する段階と、
　前記第１セルトランジスタと前記第２セルトランジスタに共通連結されたワードラインを活性化させる段階と、
　前記第１ビットライン上の電圧と前記第２ビットライン上の電圧との間の差を感知増幅する段階と、
　前記第１及び第２ビットラインのうちいずれか一つの電圧が前記第１電圧より低い第２電圧に到達した状態で、前記活性化されたワードラインを非活性化させる段階とを含むことを特徴とするランダムアクセスメモリ装置の動作制御方法。」
　である点で一致し、以下の点で相違する。
　
（相違点１）
　本願発明は、「ランダムアクセスメモリ装置」として、「擬似スタティックランダムアクセスメモリ装置」が用いられているのに対して、引用発明は、「ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）」が用いられている点。
　
（相違点２）
　前記第１及び第２ビットラインのうちいずれか一つの電圧が前記第１電圧より低い第２電圧に到達した状態が、本願発明は、「前記第１電圧より低い第２電圧に
到達する時
到達している状態の時
　
５．相違点についての検討
（１）相違点１について
　本願明細書の「ツインセル構造を採用した半導体メモリ装置において、代表的にはＤＲＡＭ装置を挙げることができる。しかし、スタティックランダムアクセスメモリ装置（以下、ＳＲＡＭ装置という）もツインセル構造を利用して実現することができる。ツインセル構造を採用したＳＲＡＭ装置が“２Ｍ×１６　ｂｉｔ　Ｕｎｉ−Ｔｒａｎｓｉｓｔｏｒ　Ｒａｎｄｏｍ　Ｍｅｍｏｒｙ”というタイトルで三星電子（登録商標）株式会社の製品番号“Ｋ１Ｓ３２１６１５Ｍ”（２００１年５月）のデータシートに開示されており、いわゆるＵｔＲＡＭと呼ばれる。ツインセル構造を採用したＳＲＡＭセル装置は、内部的にＤＲＡＭ装置と同一に構成される一方、外部から提供されるコマンドはＳＲＡＭ装置と同一である。
ツインセル構造を採用したＳＲＡＭ装置はＤＲＡＭ装置と異なり、リフレッシュ動作のための別途の外部命令を有しない。すなわち、ツインセル構造を採用したＳＲＡＭ装置のリフレッシュ動作は外部のリフレッシュ命令なしに、内部に実現されたリフレッシュ制御手段を通じて自動的に実行される。
　そして、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平３−２９０８９３号公報に、「この疑似ＳＲＡＭ装置は、ＤＲＡＭ装置と同一構成のメモリセルに、リフレッシュ回路や、バイト単位のデータ入出力回路を周辺回路として備えたものであり、」（第１ページ右欄第７行〜第１０行）と記載され、また、同じく特開平５−２２５７７７号公報に、「リフレッシュ回路を内蔵したダイナミック・ランダム・アクセス・メモリ（疑似ＳＲＡＭ）」（０００２段落）と記載されるように、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）から擬似スタティックランダムアクセスメモリ装置を構成することは周知技術である。
　したがって、引用発明の「ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）」に、上記周知技術を適用し、「擬似スタティックランダムアクセスメモリ装置」とすることは、当業者が必要に応じてなし得たことである。
　
（２）相違点２について
　一般に、ランダムアクセスメモリ装置は、メモリからのデータの読み出しやリフレッシュを行うに際して、メモリからデータを読み出し、その後、データをメモリに再度書き込む動作を行うために、ワードラインを活性化させておく必要がある。
　そして、メモリへのアクセス期間（読み出し期間やリフレッシュ期間）を短くすることはランダムアクセスメモリ装置の分野において常に求められる課題であるから、引用発明の「前記ワード線ＷＬａおよびＷＬｂ」を「非選択状態へ駆動」させるタイミングとして、ワード線ＷＬａおよびＷＬｂを非選択状態へ駆動させることが可能な最も早い時、すなわち、本願発明のように、メモリへのデータの再書き込みが終了した「前記第１及び第２ビットラインのうちいずれか一つの電圧が前記第１電圧より低い第２電圧に
到達する時
　
　以上検討したとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、他の請求項に係る発明について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。