【事件の表示】
　特願２００１−３９６００８「ゲート電極と単一電子ストレージエレメントとの間に量子点を備える単一電子メモリ素子及びその製造方法」拒絶査定不服審判事件〔平成１４年１１月２９日出願公開、特開２００２−３４３９３８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１３年１２月２７日（パリ条約による優先権主張２００１年５月１０日、大韓民国）の出願であって、平成１８年５月２５日付けで拒絶理由通知がなされ、平成１８年８月３１日付けで意見書が提出されるとともに手続補正がなされ、同年９月２０日付けで拒絶査定がなされ、それに対して、平成１９年１月１６日に拒絶査定に対する審判請求がなされるとともに、同年２月１５日付けで手続補正がなされ、その後、平成２１年８月７日付けで審尋がなされたものの、それに対する回答書は提出されなかったものである。
　
第２．平成１９年２月１５日付けの手続補正についての却下の決定
　
　［補正の却下の決定の結論］
　平成１９年２月１５日付けの手続補正を却下する。
　
　［理由］
１．平成１９年２月１５日付けの手続補正の内容
　平成１９年２月１５日付けの手続補正（以下、「本件補正」という。）は、補正前の特許請求の範囲の請求項１ないし１８を、補正後の特許請求の範囲の請求項１ないし１２と補正するとともに、発明の詳細な説明を補正するものであり、そのうち補正前後の請求項１は以下のとおりである。 
　
（補正前）
　　【請求項１】
　ソースとドレインとの間に数十ｎｍ程度のチャネル領域が形成された基板と、前記チャネル領域上に量子点を含むゲート積層物パターンとを備える単一電子メモリ素子において、
　前記ゲート積層物パターンは、前記チャネル領域上に形成された下部層と、
　前記下部層の上に形成され、前記下部層をトンネリングした単一電子が蓄積される単一電子ストレージ媒体と、
　前記単一電子ストレージ媒体の上に形成され、量子点を含む上部層と、
　前記上部層の上に前記量子点と接触するように形成されたゲート電極と、
からなり、
　前記単一電子ストレージ媒体は、前記下部層との界面、または前記単一電子ストレージ媒体自体のバルク内で量子化されたトラップサイトを有する数ｎｍ程度の層であって、前記トラップサイトを有するシリコン窒化膜（Ｓｉ3Ｎ4）、前記トラップサイトを有するシリコン（Ｓｉ）層、前記トラップサイトを有するシリコンゲルマニウム（ＳｉＧｅ）層及び前記トラップサイトを有するガリウムヒ素（ＧａＡｓ）層よりなる群の中から選択された少なくとも一つで構成されることを特徴とする単一電子メモリ素子。
　
（補正後）
　　【請求項１】
　ソースとドレインとの間に１０ｎｍより大きく１００ｎｍより小さい幅のチャネル領域が形成された基板と、前記チャネル領域上に量子点を含むゲート積層物パターンとを備える単一電子メモリ素子において、
　前記ゲート積層物パターンは、前記チャネル領域上に形成された下部層と、
　前記下部層の上に形成され、前記下部層をトンネリングした単一電子が蓄積される単一電子ストレージ媒体と、
　前記単一電子ストレージ媒体の上に形成され、量子点を含む上部層と、
　前記上部層の上に前記量子点と接触するように形成されたゲート電極と、
からなり、
　前記単一電子ストレージ媒体は、前記下部層との界面、または前記単一電子ストレージ媒体自体のバルク内で量子化されたトラップサイトを有する１ｎｍより大きく１０ｎｍより小さい厚さのシリコン窒化膜（Ｓｉ3Ｎ4）で構成されることを特徴とする単一電子メモリ素子。
　
２．補正事項の整理
　本件補正のうち、請求項１についての補正事項は以下のとおりである。
　
補正事項ａ：
　「チャネル領域」の大きさに関し、補正前の「数十ｎｍ程度のチャネル領域」を、補正後の「１０ｎｍより大きく１００ｎｍより小さい幅のチャネル領域」とすること。
　
補正事項ｂ：
　「単一電子ストレージ媒体」の厚さに関し、補正前の「前記単一電子ストレージ媒体は、前記下部層との界面、または前記単一電子ストレージ媒体自体のバルク内で量子化されたトラップサイトを有する数ｎｍ程度の層であって、…（中略）…構成される」を、補正後の「前記単一電子ストレージ媒体は、前記下部層との界面、または単一電子ストレージ媒体自体のバルク内で量子化されたトラップサイトを有する１ｎｍより大きく１０ｎｍより小さい厚さの…（中略）…で構成される」とすること。
　
補正事項ｃ：
　「単一電子ストレージ媒体」の構成材料に関し、補正前の「前記単一電子ストレージ媒体は、…（中略）…前記トラップサイトを有するシリコン窒化膜（Ｓｉ3Ｎ4）、前記トラップサイトを有するシリコン（Ｓｉ）層、前記トラップサイトを有するシリコンゲルマニウム（ＳｉＧｅ）層及び前記トラップサイトを有するガリウムヒ素（ＧａＡｓ）層よりなる群の中から選択された少なくとも一つで構成される」を、補正後の「前記単一電子ストレージ媒体は、…（中略）…シリコン窒化膜で構成される」とすること。
　
 ３．願書に最初に添付した明細書又は図面の記載 
 　願書に最初に添付した明細書又は図面（これらを合わせて以下「当初明細書等」という。）には、特に上記補正事項ａの「チャネル領域」の大きさ及び上記補正事項ｂの「単一電子ストレージ媒体」の厚さに関連した事項として、以下が記載されている。なお、下線は、当審で付加したものである。
「【特許請求の範囲】
【請求項１】  ソースとドレインとの間に
ナノスケールのチャネル領域
前記ゲート積層物パターンは、前記チャネル領域上に形成された下部層と、
前記下部層の上に形成され、前記下部層をトンネリングした単一電子が蓄積される単一電子ストレージ媒体と、
前記単一電子ストレージ媒体の上に形成され、量子点を含む上部層と、
前記上部層の上に前記量子点と接触するように形成されたゲート電極と、を含むことを特徴とする単一電子メモリ素子。」
「【請求項５】  前記
単一電子ストレージ媒体は
ナノスケール
【請求項６】  ソースとドレインとの間に
ナノスケールのチャネル領域
前記ゲート積層物パターンは、前記チャネル領域上に順次形成された下部層、上部層及びゲート電極を含むと共に、前記上部層には、上下に離隔された第１の量子点及び第２の量子点が内在し、
前記第１の量子点は、前記下部層と接触すると共に、前記第２の量子点は、前記ゲート電極の底面と接触するように構成されることを特徴とする単一電子メモリ素子。
【請求項７】  ソースとドレインとの間に
ナノスケールのチャネル領域
前記ゲート積層物パターンは、前記チャネル領域の上に形成された下部層と、
前記下部層の上に形成され、前記下部層をトンネリングした単一電子が蓄積される単一電子ストレージ手段と、
前記単一電子ストレージ手段を被覆する上部層と、
前記上部層の上に形成されたゲート電極とを含み、かつ前記上部層の表面が凸凹の形状に形成されて構成されることを特徴とする単一電子メモリ素子。」
「【請求項１０】  
ナノスケールのチャネル領域
前記ゲート積層物パターンを形成する段階は、基板上に下部層及び前記下部層をトンネリングした単一電子が蓄積される単一電子ストレージ媒体を順次に形成する第１段階と、
前記単一電子ストレージ媒体の上に量子点を含む上部層を形成する第２段階と、
前記上部層の上に前記量子点と接触するようにゲート電極層を形成する第３段階と、
前記下部層、前記単一電子ストレージ媒体、前記上部層及び前記ゲート電極層を逆順にパターニングする第４段階と、を含むことを特徴とする単一電子メモリ素子の製造方法。」
「【請求項１７】  
ナノスケールのチャネル領域
前記ゲート積層物パターンを形成する段階は、基板上に下部層を形成する第１の段階と、
前記下部層の上に上下に離隔された第１の量子点及び第２の量子点を含む上部層を形成する第２段階と、
前記上部層の上に前記第２の量子点と接触するゲート電極を形成する第３段階と、
前記下部層、上部層及びゲート電極を逆順にパターニングする第４段階と、を含むことを特徴とする単一電子メモリ素子の製造方法。」
「【請求項２０】  
ナノスケールのチャネル領域
前記ゲート積層物パターンを形成する段階は、基板上に下部層を形成する第１段階と、
前記下部層の上に前記下部層をトンネリングした単一電子が蓄積される単一電子ストレージ手段及びこれを被覆する上部層を順次に形成するが、前記上部層の表面は凸凹に形成する第２段階と、
前記上部層の上にゲート電極層を形成する第３段階と、
前記下部層、前記単一電子ストレージ手段、前記上部層及び前記ゲート電極層を逆順にパターニングする第４段階と、を含むことを特徴とする単一電子メモリ素子の製造方法。」
「【００１６】
【課題を解決するための手段】前記課題を達成するために、本発明に係る第１の態様は、ソースとドレインとの間に
ナノスケールのチャネル領域
「【００２０】そして、本発明に係る第５の態様は、前記第１の態様から第３の態様のいずれか１つにおいて、
単一電子ストレージ媒体が
ナノスケール
【００２１】前記課題を解決するための本発明に係る第６の態様は、ソースとドレインとの間に
ナノスケールのチャネル領域
【００２２】前記課題を解決するための本発明に係る第７の態様は、ソースとドレインとの間に
ナノスケールのチャネル領域
「【００２５】前記課題を解決するための本発明に係る第１０の態様は、
ナノスケールのチャネル領域
「【００３２】前記課題を解決するための本発明に係る第１７の態様は、
ナノスケールのチャネル領域
「【００３５】前記課題を解決するための本発明に係る第２０の態様は、
ナノスケールのチャネル領域
「【００３８】このように構成される本発明に係る単一電子メモリ素子は、ゲート電極の底面に備わる量子点と、基板における
ナノスケールのチャネル領域
ナノスケールのストレージ媒体
ナノスケールでもシリコン窒化膜の局所に電子を蓄積することが可能
「【００４０】［第１の実施形態］図３は、本発明に係る第１の実施形態におけるゲート電極と単一電子ストレージエレメント間に量子点を備える単一電子メモリ素子の模式的断面図である。図３において、参照番号４０は、ＭＯＳＦＥＴが形成された基板であり、形成されたＭＯＳＦＥＴのタイプに対応して、Ｐ型またはＮ型の半導体基板、例えばシリコン基板として構成されている。そして、参照番号４２及び４４はそれぞれ、前記の基板４０に形成された第１の導電性不純物領域及び第２の導電性不純物領域であり、これらの不純物領域は各々、ソース及びドレイン領域に対応している。
【００４１】また、参照番号４５は、フィールド酸化膜であり、ＬＯＣＯＳ（ｌｏｃａｌｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）型の酸化膜として構成されている。前記の第１の導電性不純物領域４２及び第２導電性不純物領域４４は互いに所定間隔で離隔されており、
離隔された離隔距離Ｓ
0
は数十ｎｍ程度
チャネル領域Ｃのスケールもナノスケール
【００４２】また、チャネル領域Ｃの上にはゲート積層物パターンＰが形成されている。このゲート積層物パターンＰは、順次に形成された下部層４６、単一電子ストレージ媒体４８、上部層５０、及びゲート電極５２を含んで構成されている。下部層４６は、単一電子トンネリングのためのトンネリング膜であり、厚みが数ｎｍ程度（例えば、５ｎｍ以下）のシリコン酸化膜、アルミナ膜、タンタル酸化膜及びチタニウム酸化膜よりなる群の中から選択された少なくとも一つで構成されることが望ましく、シリコン酸化膜で構成されるのがより望ましい。
【００４３】さらに、
単一電子ストレージ媒体４８は
ナノスケール
「【００４７】このように構成される単一電子メモリ素子の動作を説明すると、次の通りである。すなわち、まず、ゲート電極５２に電圧を印加すると、
ナノスケールのチャネル領域Ｃ
「【００５６】［第３の実施形態］本発明に係る第３の実施形態の単一電子メモリ素子は、図５に示すように、前記第１の実施形態の単一電子メモリ素子と基本的に同一の構成を備えて構成されている。ただし、ゲート電極５２と単一電子ストレージ媒体４８との間に備わる量子点５０ａが、ゲート電極５２の底面と接触しているのみならず、単一電子ストレージ媒体４８とも接触している。この場合、ゲート電極５２が
ナノスケールの単一電子ストレージ媒体４８
「【００６２】そして、下部層６８の上に、単一電子ストレージ媒体７０及び第１の上部層７２を順次に形成する。この
単一電子ストレージ媒体７０は
ナノスケール
「【００６６】その後、ゲート電極層７８の上に感光膜（図示せず）を塗布し、引き続き、ナノスケールのリソグラフィ方法（例えば電子線を利用したリソグラフィ法）等を用いて前記感光膜をパターニングする。このようにして、ゲート電極層７８の上に、
ナノスケールのチャネル領域及びゲート
【００６７】この感光膜パターン８３をエッチングマスクとして、下部層６８、単一電子ストレージ媒体７０、量子点７４が打込まれている上部層８０、及びゲート電極層７８を、これとは逆の順序で、基板６０が露出するまでエッチングを行なう。その後、この感光膜パターン８３を除去する。このようにして、図１０に示すように、基板６０の
ナノスケールチャネル領域
「【００７５】次に、上部層９６の上にゲート電極層７８を形成する。このように構成することにより、基板６０の上に下部層６８、第１の量子点９０を含む中間膜９２、第２の量子点９４を含む上部層９６、及びゲート電極層７８を含むゲート積層物９８が形成される。その後、
ゲート積層物９８をナノスケールでパターニングする
ナノスケールのゲート積層物パターン９８ａ
「【００７９】次に、上部層１１０、及び露出した量子点１００の上に、ゲート電極層７８を形成する。このようにゲート電極７８を形成することによって、基板６０の上にゲート積層物１１２が形成される。その後、基板６０の上に
ナノスケールのゲート積層物パターン１１２ａ
「【００８３】その後、基板６０の上に形成されたゲート積層物１１８を、逆の順序でパターニングすることにより、図１６に示すように、
ナノスケールのゲート積層物パターン１１８ａ
「【００８７】
【発明の効果】以上説明した通りに構成される本発明によれば以下の効果を奏する。すなわち、本発明によれば、ゲート電極の底面に備えられた量子点と、基板上の
ナノスケールのチャネル領域
ナノスケールのストレージ媒体
【００８８】このような構成により、
ナノスケールでも、シリコン窒化膜の局所に電子を蓄積することができ
　
４．新規事項の追加の有無についての検討
　
（１）補正事項ａについて：
　補正後の請求項１における「１０ｎｍより大きく１００ｎｍより小さい幅のチャネル領域」という構成についてみると、「１０ｎｍ」及び「１００ｎｍ」という「チャネル領域」の「幅」としての下限値及び上限値が、当初明細書等に記載されていない。
　また、上記３．で摘記した当初明細書等の一連の記載中、補正後の請求項１に記載された「チャネル領域」の「幅」の概念について唯一対応がとれているものは、「離隔された離隔距離Ｓ0は数十ｎｍ程度」とある００４１段落の記載のみである。しかしながら、その「数十ｎｍ程度」という記載は、出願時の技術常識に照らして「１０ｎｍより大きく１００ｎｍより小さい」という意味であることが明らかではなく、その意味の事項がそこに記載されているのと同然であると理解することができる事項とはいえないから、補正後の請求項１における「１０ｎｍより大きく１００ｎｍより小さい幅のチャネル領域」という構成は、当初明細書等の記載から自明なことではない。
　したがって、補正事項ａについての補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、当初明細書等に記載された事項の範囲内においてなされたものではない。
　なお、当初明細書等には、「チャネル領域」の大きさ、及び「単一電子メモリ素子」に関する一連の製造手順に照らし「チャネル領域」の大きさを決定づける「ゲート」または「ゲート積層物パターン」の大きさについて、「ナノスケール」という記載も複数箇所（請求項１、請求項６、請求項７、請求項１０、請求項１７、請求項２０、００１６段落、００２１段落、００２２段落、００２５段落、００３２段落、００３５段落、００３８段落、００４１段落、００４７段落、００６６段落、００６７段落、００７５段落、００７９段落、００８３段落及び００８７段落）に存在している一方、これが「チャネル領域」の「幅」に対応する記載であるとの説明はない。しかし仮に、「チャネル領域」の「幅」を意図して「ナノスケール」という記載がなされていると解釈できたところで、当該「ナノスケール」は、出願時の技術常識に照らし「１０ｎｍより大きく１００ｎｍより小さい」という意味であることが明らかではなく、その意味の事項がそこに記載されているのと同然であると理解する事項とはいえないから、いずれにせよ、補正後の請求項１における「１０ｎｍより大きく１００ｎｍより小さい幅のチャネル領域」という構成は、当初明細書等の記載から自明なことではない。
　
（２）補正事項ｂについて：
　補正後の請求項１における「１ｎｍより大きく１０ｎｍより小さい厚さ」という「単一電子ストレージ媒体」の「厚さ」に関する構成についてみると、「１ｎｍ」及び「１０ｎｍ」という「単一電子ストレージ媒体」の「厚さ」としての下限値及び上限値が、当初明細書等に記載されていない。
　また、上記３．で摘記した当初明細書等の一連の記載のうち、補正後の請求項１に記載された「単一電子ストレージ媒体」の「厚さ」について関係するものは、請求項５、００２０段落、００３８段落、００４３段落、００５６段落、００６２段落、００８７段落及び００８８段落における「単一電子ストレージ媒体」またはその具体例である「シリコン窒化膜」に関する「ナノスケール」という記載のみである。しかしながら、この「ナノスケール」が、たとえ「単一電子ストレージ媒体」の「厚さ」を意図した記載であると判断できたところで、当該「ナノスケール」は、出願時の技術常識に照らして「１ｎｍより大きく１０ｎｍより小さい」という意味であることが明らかではなく、その意味の事項がそこに記載されているのと同然であると理解することができる事項とはいえないから、補正後の請求項１における「１ｎｍより大きく１０ｎｍより小さい厚さ」という構成は、当初明細書等の記載から自明でもない。
　したがって、補正事項ｂについての補正も、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、当初明細書等に記載された事項の範囲内においてなされたものではない。
　
（３）新規事項の追加の有無についてのまとめ
　以上検討したとおりであるから、補正事項ａ及びｂを含む本件補正は、当初明細書等の範囲内においてなされたものではない。
　したがって本件補正は、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たしていない。
　
５．補正の却下の決定のむすび
　本件補正は、特許法第１７条の２第３項に規定する要件を満たしていないから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
第３．本願発明
　平成１９年２月１５日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし１８に係る発明は、平成１８年８月３１日付けの手続補正書の特許請求の範囲の請求項１ないし１８に記載された事項により特定される、以下のとおりのものである。
「　【請求項１】
　ソースとドレインとの間に数十ｎｍ程度のチャネル領域が形成された基板と、前記チャネル領域上に量子点を含むゲート積層物パターンとを備える単一電子メモリ素子において、
　前記ゲート積層物パターンは、前記チャネル領域上に形成された下部層と、
　前記下部層の上に形成され、前記下部層をトンネリングした単一電子が蓄積される単一電子ストレージ媒体と、
　前記単一電子ストレージ媒体の上に形成され、量子点を含む上部層と、
　前記上部層の上に前記量子点と接触するように形成されたゲート電極と、
からなり、
　前記単一電子ストレージ媒体は、前記下部層との界面、または前記単一電子ストレージ媒体自体のバルク内で量子化されたトラップサイトを有する数ｎｍ程度の層であって、前記トラップサイトを有するシリコン窒化膜（Ｓｉ3Ｎ4）、前記トラップサイトを有するシリコン（Ｓｉ）層、前記トラップサイトを有するシリコンゲルマニウム（ＳｉＧｅ）層及び前記トラップサイトを有するガリウムヒ素（ＧａＡｓ）層よりなる群の中から選択された少なくとも一つで構成されることを特徴とする単一電子メモリ素子。
　　【請求項２】
　前記量子点は、前記単一電子ストレージ媒体と非接触の状態で、前記上部層に備えられて構成されることを特徴とする請求項１に記載の単一電子メモリ素子。
　　【請求項３】
　前記量子点は、前記単一電子ストレージ媒体と接触した状態で前記上部層に備えられて構成されることを特徴とする請求項１に記載の単一電子メモリ素子。
　　【請求項４】
　前記上部層は、第１の上部層及びこの第１の上部層の上方に配置された第２の上部層からなり、かつ前記第２の上部層に前記量子点が含まれて構成されることを特徴とする請求項１に記載の単一電子メモリ素子。
　　【請求項５】
　ソースとドレインとの間に数十ｎｍ程度のチャネル領域が形成された基板と、前記チャネル領域上に量子点を含むゲート積層物パターンとを備える単一電子メモリ素子において、
　前記ゲート積層物パターンは、前記チャネル領域上に順次形成された下部層、上部層及びゲート電極からなると共に、前記上部層には、上下に離隔された第１の量子点及び第２の量子点が内在し、
　前記第１の量子点は、前記下部層に接触するように構成され、前記下部層をトンネリングした単一電子が蓄積されると共に、前記第２の量子点は、前記ゲート電極の底面と接触するように構成されることを特徴とする単一電子メモリ素子。
　　【請求項６】
　ソースとドレインとの間に数十ｎｍ程度のチャネル領域が形成された基板と、前記チャネル領域上に量子点を含むゲート積層物パターンとを備える単一電子メモリ素子において、
　前記ゲート積層物パターンは、前記チャネル領域の上に形成された下部層と、前記下部層の上に形成され、前記下部層をトンネリングした単一電子が蓄積される単一電子ストレージ手段と、
　前記単一電子ストレージ手段を被覆する上部層と、
　前記上部層の上に形成されたゲート電極とからなり、かつ
　前記上部層の表面が凸凹の形状に形成されて構成されて、前記ゲート電極のうち、前記上部層の凹み部に充填された部分が、常温で単一電子トンネリングが生起されるのに適したサイズを有する量子点に対応したものとなるように前記ゲート電極が構成され、
　前記単一電子ストレージ手段は、単一電子ストレージ媒体から構成されると共に、前記下部層との界面、または前記単一電子ストレージ媒体自体のバルク内で量子化されたトラップサイトを有する数ｎｍ程度の層であって、前記トラップサイトを有するシリコン窒化膜（Ｓｉ3Ｎ4）、前記トラップサイトを有するシリコン（Ｓｉ）層、前記トラップサイト
を有するシリコンゲルマニウム（ＳｉＧｅ）層及び前記トラップサイトを有するガリウムヒ素（ＧａＡｓ）層よりなる群の中から選択された少なくとも一つで構成されることを特徴とする単一電子メモリ素子。
　　【請求項７】
　前記単一電子ストレージ手段は、前記下部層の上に形成された量子点で構成されることを特徴とする請求項６に記載の単一電子メモリ素子。
　　【請求項８】
　数十ｎｍ程度のチャネル領域を有するＭＯＳＦＥＴの前記チャネル領域上に形成されたゲート積層物パターンに単一電子ストレージエレメントを備える単一電子メモリ素子の製造方法において、
　前記ゲート積層物パターンを形成する段階は、基板上に下部層及び前記下部層をトンネリングした単一電子が蓄積される単一電子ストレージ媒体を順次に形成する第１段階と、
　前記単一電子ストレージ媒体の上に量子点を含む上部層を形成する第２段階と、
　前記上部層の上に前記量子点と接触するようにゲート電極層を形成する第３段階と、
　前記下部層、前記単一電子ストレージ媒体、前記上部層及び前記ゲート電極層を逆順にパターニングする第４段階と、からなり、
　前記単一電子ストレージ媒体は、前記下部層との界面、または前記単一電子ストレージ媒体自体のバルク内で量子化されたトラップサイトを有する数ｎｍ程度の層であって、前記トラップサイトを有するシリコン窒化膜（Ｓｉ3Ｎ4）、前記トラップサイトを有するシリコン（Ｓｉ）層、前記トラップサイトを有するシリコンゲルマニウム（ＳｉＧｅ）層及び前記トラップサイトを有するガリウムヒ素（ＧａＡｓ）層よりなる群の中から選択された少なくとも一つより形成されることを特徴とする単一電子メモリ素子の製造方法。
　　【請求項９】
　前記単一電子ストレージ媒体の上に量子点を含む上部層を形成する第２段階は、
　前記単一電子ストレージ媒体の上に第１の上部層を形成する段階と、
　前記第１の上部層の上に前記量子点を形成する段階と、
　前記第１の上部層の上に前記量子点を被覆する第２の上部層を形成する段階と、
を含むことを特徴とする請求項８に記載の単一電子メモリ素子の製造方法。
　　【請求項１０】
　前記上部層の上に前記量子点と接触するようにゲート電極層を形成する第３段階は、
　前記量子点が露出されるまで前記上部層をポリシング（研磨）する段階、
を含むことを特徴とする請求項８に記載の単一電子メモリ素子の製造方法。
　　【請求項１１】
　前記上部層の上に前記量子点と接触するようにゲート電極層を形成する第３段階は、
　前記量子点が露出されるまで前記第２の上部層をポリシング（研磨）する段階、
を含むことを特徴とする請求項９に記載の単一電子メモリ素子の製造方法。
　　【請求項１２】
　前記単一電子ストレージ媒体の上に量子点を含む上部層を形成する前記第２段階は、
　前記単一電子ストレージ媒体の上に前記量子点を形成する段階と、
　前記単一電子ストレージ媒体の上に前記量子点を被覆する前記上部層を形成する段階と、
を含むことを特徴とする請求項８に記載の単一電子メモリ素子の製造方法。
　　【請求項１３】
　前記上部層の上に前記量子点と接触するようにゲート電極層を形成する第３段階は、
　前記量子点が露出されるまで前記上部層をポリシング（研磨）する段階、
を含むことを特徴とする請求項１２に記載の単一電子メモリ素子の製造方法。
　　【請求項１４】
　数十ｎｍ程度のチャネル領域を有するＭＯＳＦＥＴの前記チャネル領域上に形成されたゲート積層物パターンに単一電子ストレージエレメントを備える単一電子メモリ素子の製造方法において、
　前記ゲート積層物パターンを形成する段階は、基板上に下部層を形成する第１の段階と、
　前記下部層の上に上下に離隔された第１の量子点及びこの第１の量子点の上方に配置された第２の量子点を含む上部層を形成する第２段階と、
　前記上部層の上に前記第２の量子点と接触するゲート電極を形成する第３段階と、
　前記下部層、上部層及びゲート電極を逆順にパターニングする第４段階と、
からなることを特徴とする単一電子メモリ素子の製造方法。
　　【請求項１５】
　前記下部層の上に上下に離隔された第１の量子点及び前記第２の量子点を含む上部層を形成する第２段階は、
　前記下部層の上に前記下部層をトンネリングする単一電子が蓄積される前記第１の量子点を形成する段階と、
　前記下部層の上に前記第１の量子点を被覆する第１の上部層を形成する段階と、前記第１の上部層の上に前記第２の量子点を形成する段階と、
　前記第１の上部層の上に前記第２の量子点を被覆する第２の上部層を形成する段階と、
を含むことを特徴とする請求項１４に記載の単一電子メモリ素子の製造方法。
　　【請求項１６】
　前記上部層の上に前記第２の量子点と接触するゲート電極を形成する第３段階は、
　前記第２の量子点が露出されるまで前記第２の上部層をポリシング（研磨）する段階、
を含むことを特徴とする請求項１５に記載の単一電子メモリ素子の製造方法。
　　【請求項１７】
　数十ｎｍ程度のチャネル領域を有するＭＯＳＦＥＴの前記チャネル領域上に形成されたゲート積層物パターンに単一電子ストレージエレメントを備える単一電子メモリ素子の製造方法において、
　前記ゲート積層物パターンを形成する段階は、基板上に下部層を形成する第１段階と、
　前記下部層の上に前記下部層をトンネリングした単一電子が蓄積される単一電子ストレージ手段及びこれを被覆する上部層を順次に形成するが、前記上部層の表面は凸凹に形成する第２段階と、
　前記上部層の上にゲート電極層を形成する第３段階と、
　前記下部層、前記単一電子ストレージ手段、前記上部層及び前記ゲート電極層を逆順にパターニングする第４段階と、からなり、
　前記第２段階では、前記単一電子ストレージ手段は、単一電子ストレージ媒体を構成し、前記下部層との界面、または前記単一電子ストレージ媒体自体のバルク内で量子化されたトラップサイトを有する数ｎｍ程度の層であって、前記トラップサイトを有するシリコン窒化膜（Ｓｉ3Ｎ4）、前記トラップサイトを有するシリコン（Ｓｉ）層、前記トラップサイトを有するシリコンゲルマニウム（ＳｉＧｅ）層及び前記トラップサイトを有するガリウムヒ素（ＧａＡｓ）層よりなる群の中から選択された少なくとも一つより形成され、
　前記第３段階では、前記ゲート電極層のうち、前記上部層の凹み部に充填された部分が、常温で単一電子トンネリングが生起されるのに適したサイズを有する量子点に対応したものとなるように前記ゲート電極層が形成される
ことを特徴とする単一電子メモリ素子の製造方法。
　　【請求項１８】
　前記単一電子ストレージ手段は、量子点で構成されることを特徴とする請求項１７に記載の単一電子メモリ素子の製造方法。」
　
第４．原審において通知した拒絶の理由
　平成１８年５月２５日付けの拒絶理由通知において通知した拒絶の理由のうち、特許法第３６条第４項に規定する要件を満たしていないとして原査定の根拠となった理由の概要は、以下のとおりである。
　
「（７）請求項５には、「前記単一電子ストレージ媒体は、前記下部層との界面、または単一電子ストレージ媒体自体のバルク内で量子化されたトラップサイトを有するナノスケールのシリコン窒化膜（Ｓｉ3Ｎ4）、シリコン（Ｓｉ）層、シリコンゲルマニウム（ＳｉＧｅ）層及びガリウムヒ素（ＧａＡｓ）層よりなる群の中から選択された少なくとも一つで構成される」ことが記載され、請求項８，１６及び２１には、「単一電子ストレージ媒体」が、「シリコン窒化膜（Ｓｉ3Ｎ4）、シリコン（Ｓｉ）層、シリコンゲルマニウム（ＳｉＧｅ）層及びガリウムヒ素（ＧａＡｓ）層よりなる群の中から選択された少なくとも一つで構成される」ことが記載されている。
　しかし、発明の詳細な説明には、「単一電子ストレージ媒体」の具体例としては、「下部層との界面、または単一電子ストレージ媒体自体のバルク内で量子化されたトラップサイトを有するナノスケールのシリコン窒化膜」が記載されているのみであり、他の半導体層については、「シリコン層、シリコン以外の半導体層・・・の中から選ばれたいずれか１つの層または複数の層で構成されてもよい」と記載されているものの、どのような状態及び成膜方法とすれば、トラップサイトが導入されて、単一電子ストレージ媒体としての「シリコン窒化膜」を代替し得るのかという点については、何ら開示がない。
　よって、この出願の発明の詳細な説明は、当業者が請求項５，８，１６及び２１に係る発明を実施することができる程度に明確かつ十分に記載されていない。
　また、発明の詳細な説明には、「単一電子ストレージ媒体」の具体例として、「下部層との界面、または単一電子ストレージ媒体自体のバルク内で量子化されたトラップサイトを有するナノスケールのシリコン窒化膜」が記載されているのみであるから、「単一電子ストレージ媒体」を構成する膜の材質を限定していない、請求項１〜４，７，１０〜１５及び２０に係る発明は、発明の詳細な説明に記載したものでないか、あるいは、この出願の発明の詳細な説明は、当業者が請求項１〜４，７，１０〜１５及び２０に係る発明を実施することができる程度に明確かつ十分に記載されていない。
　
（８）請求項６，９，１７〜１９及び２２に係る発明は、トンネリング膜である下部層上に直接、量子点を形成するものであるが、この場合、００１２段落及び００１３段落に記載されているような、ナノ結晶アレイ（量子点）が形成される過程でトンネリング酸化膜に欠陥が形成されやすく、このような欠陥によって素子自体の特性が変化するため、常温で動作可能な程度に微細なサイズの量子点を形成することが困難である、という従来の課題を解決し得ない。
　よって、この出願の発明の詳細な説明は、請求項６，９，１７〜１９及び２２に係る発明について、特許法第３６条第４項の経済産業省令で定めるところによる記載がされていない。
　
（９）請求項７〜９及び２０〜２２に係る発明の「上部層の表面」を「凹凸」形状にすることに関し、発明の詳細な説明には、「工程条件を適宜調節することにより、上部層１１４の表面粗度が適度に大きくなるように形成すると都合がよい。このように上部層１１４の表面粗度が適度に大きくなるように形成することにより、図１５に示すように、上部層１１４の表面状態は凹凸の形状となる。」と記載されているのみであり、上部層の表面をどの程度の凹凸形状にする必要があり、それはどのような工程条件により得られるのか、という点については、何ら具体的な開示がない。
　しかし、上部層の凹部に充填されたゲート電極の部分に、「量子点」と同様の作用を奏させるためには、凹部の形状（曲率）・寸法及びその分布、すなわち、上部層の表面状態を所定の範囲に厳密に制御する必要があるものと認められるから、この出願の発明の詳細な説明は、当業者が請求項７〜９及び２０〜２２に係る発明を実施することができる程度に明確かつ十分に記載されていない。」
　
第５．意見書における請求人の主張
　これに対して請求人は、平成１８年８月３１日付けの意見書において、次のように主張している。
「【意見の内容】
１．本願は、特許法第３６条第４項、第６項第１号及び第２号に規定する要件を満たさない旨の拒絶理由通知を受けました。
　本願出願人は、この意見書と同日付けの手続補正書により、本願特許請求の範囲の記載を補正しました。この補正により、本願に係る拒絶理由は解消したものと思料いたします。以下、補正の根拠等について、補正後の明細書に基づいて申し述べます。
 
２．補正の根拠
 
（２−１）　請求項１についてした補正は、出願当初の請求項５を加えることで単一電子ストレージ媒体を構成する膜の材質を限定して補正後の請求項１を新たに作成したものです。その際、出願当初の請求項５に記載のトラップサイトの被修飾語を明確化しました。
また、明細書の段落００４３の記載に基づいてチャネル領域の長さを限定すると共に、図３に基づいてゲート積層物パターンの構成する要素を明確化する補正を行いました。なお、請求項１についてした補正を反映して、出願当初の請求項５を削除する補正を行いました。
　
（２−２）　請求項４についてした補正は、明細書の段落００４５の記載および図３に基づいて第１の上部層に対する第２の上部層の配置を限定すると共に、上部層の構成を明確化したものです。請求項１および請求項４についてした補正により、請求項１ないし請求項４に関して特許法第３６条第６項に係る拒絶理由が解消したものと思料いたします。
　
（２−３）　請求項５についてした補正は、出願当初の請求項６を移動したものです。また、明細書の段落００４３の記載に基づいてチャネル領域の長さを限定すると共に、段落００５５の記載に基づいて第１の量子点の役割を限定しました。この限定された第１の量子点とは異なる第２の量子点は、従来技術の課題を解決できるので、特許法第３６条第４項に係る拒絶理由は解消するものと思料いたします。さらに、図４に基づいてゲート積層物パターンの構成の要素を明確化する補正を行いました。
　
（２−４）　請求項６についてした補正は、出願当初の請求項７を移動すると共に、出願当初の請求項８を加えることで単一電子ストレージ媒体を構成する膜の材質を限定して補正後の請求項６を新たに作成したものです。その際、出願当初の請求項８の記載の内容を、出願当初の請求項５に記載の内容に合わせるように限定しました。また、明細書の段落００４３の記載に基づいてチャネル領域の長さを限定し、段落００８２の記載に基づいてゲート電極を限定し、図６に基づいてゲート積層物パターンの構成の要素を明確化する補正を行いました。なお、請求項６についてした補正を反映して、出願当初の請求項８を削除する補正を行いました。
　
（２−５）　請求項７についてした補正は、出願当初の請求項９を移動すると共に、その従属先を訂正したものです。請求項７の従属先である請求項６において限定されたゲート電極が、従来技術の量子点の課題を解決できるので、特許法第３６条第４項に係る拒絶理由は解消するものと思料いたします。
　
（２−６）　請求項８についてした補正は、出願当初の請求項１０を移動すると共に、出願当初の請求項１６を加えることで単一電子ストレージ媒体を構成する膜の材質を限定して補正後の請求項８を新たに作成したものです。その際、出願当初の請求項１６の記載の内容を、出願当初の請求項５に記載の内容に合わせるように限定しました。また、明細書の段落００４３の記載に基づいてチャネル領域の長さを限定し、図７ないし図１０に基づいてゲート積層物パターンを形成する段階の要素を明確化する補正を行いました。なお、請求項８についてした補正を反映して、出願当初の請求項１６を削除する補正を行いました。
　
（２−７）　請求項９についてした補正は、出願当初の請求項１１を移動してその従属先を訂正すると共に、第２段階には追加的な段階を含まないように記載を明確化したものです。
　
（２−８）　請求項１０についてした補正は、出願当初の請求項１２を移動してその従属先を訂正すると共に、第３段階には追加的な段階を含まないように記載を明確化したものです。
　
（２−９）　請求項１１についてした補正は、出願当初の請求項１３を移動してその従属先を訂正すると共に、第３段階には追加的な段階を含まないように記載を明確化したものです。
　
（２−１０）　請求項１２についてした補正は、出願当初の請求項１４を移動してその従属先を訂正すると共に、第２段階には追加的な段階を含まないように記載を明確化したものです。
　
（２−１１）　請求項１３についてした補正は、出願当初の請求項１５を移動してその従属先を訂正すると共に、第３段階には追加的な段階を含まないように記載を明確化したものです。
　
（２−１２）　請求項１４についてした補正は、出願当初の請求項１７を移動したものです。また、明細書の段落００４３の記載に基づいてチャネル領域の長さを限定すると共に、段落００７２の記載および図１１に基づいて第１の量子点に対する第２の量子点の配置を限定しました。この限定された配置により、第２の量子点は、従来技術の課題を解決できるので、特許法第３６条第４項に係る拒絶理由は解消するものと思料いたします。さらに、段落００７０ないし００７５に基づいてゲート積層物パターンを形成する段階の要素を明確化する補正を行いました。
　
（２−１３）　請求項１５についてした補正は、出願当初の請求項１８を移動してその従属先を訂正すると共に、第２段階には追加的な段階を含まないように記載を明確化したものです。
　
（２−１４）　請求項１６についてした補正は、出願当初の請求項１９を移動してその従属先を訂正すると共に、第３段階には追加的な段階を含まないように記載を明確化したものです。
　
（２−１５）　請求項１７についてした補正は、出願当初の請求項２０を移動すると共に、出願当初の請求項２１を加えることで単一電子ストレージ媒体を構成する膜の材質を限定して補正後の請求項１７を新たに作成したものです。その際、出願当初の請求項２１の記載の内容を、出願当初の請求項５に記載の内容に合わせるように限定しました。また、明細書の段落００４３の記載に基づいてチャネル領域の長さを限定し、段落００８２の記載に基づいてゲート電極層を限定し、明細書の段落００８１ないし００８３に基づいてゲート積層物パターンを形成する段階の要素を明確化する補正を行いました。なお、請求項１７についてした補正を反映して、出願当初の請求項２１を削除する補正を行いました。
　
（２−１６）　請求項１８についてした補正は、出願当初の請求項２２を移動してその従属先を訂正したものです。請求項１８の従属先である請求項１７において限定されたゲート電極層は、従来技術の量子点の課題を解決できるので、特許法第３６条第４項に係る拒絶理由は解消するものと思料いたします。」
　
第６．拒絶査定の理由
　これに対して、平成１８年９月２０日付けで、「平成１８年５月２５日付け拒絶理由通知書に記載した理由によって、拒絶をすべきものである。」との査定がなされたが、その際、「備考」において以下の事項が指摘されている。
「（３）請求項１〜４、６〜７、８〜１３及び１７に係る発明について、「単一電子ストレージ媒体」を「シリコン窒化膜」以外の半導体膜で構成する場合に、それらの半導体膜にどのようにしてトラップサイトを導入するかという点について、発明の詳細な説明には具体的な開示がなく、また、意見書においても何ら釈明がなされていない。
　よって、この出願の発明の詳細な説明は、当業者が請求項１〜４、６〜７、８〜１３及び１７に係る発明を実施することができる程度に明確かつ十分に記載されていないので、特許法第３６条第４項の拒絶理由は解消していない。
　
（４）請求項５、７、１４〜１６及び１８に係る発明は、トンネリング膜である「下部層」上に直接、「量子点」を形成するものであるが、この場合、００１２段落及び００１３段落に記載されているような、ナノ結晶アレイ（量子点）が形成される過程でトンネリング膜に欠陥が形成されやすく、このような欠陥によって素子自体の特性が変化するため、常温で動作可能な程度に微細なサイズの量子点を形成することが困難である、という従来の課題を解決し得ない。
　なお、この点についての出願人の意見書における主張は、「第１の量子点とは異なる第２量子点は、従来技術の課題を解決できる」というものであるが、「下部層」上に形成され、該「下部層」に欠陥を形成する原因となるのは「第１の量子点」であるから、何ら釈明になっていない。
　よって、この出願の発明の詳細な説明は、請求項５、７、１４〜１６及び１８に係る発明について、特許法第３６条第４項の経済産業省令で定めるところによる記載がされておらず、特許法第３６条第４項の拒絶理由は解消していない。
　
（５）請求項６、７、１７及び１８に係る発明の「前記ゲート電極のうち、前記上部層の凹み部に充填された部分が、常温で単一電子トンネリングが生起されるのに適したサイズを有する量子点に対応したものとなるように前記ゲート電極が構成され」ること、あるいは、「前記ゲート電極層のうち、前記上部層の凹み部に充填された部分が、常温で単一電子トンネリングが生起されるのに適したサイズを有する量子点に対応したものとなるように前記ゲート電極層が形成される」ことについて、発明の詳細な説明には、その具体的なサイズ及びその形成方法について具体的な開示がなく、また、意見書においても何ら釈明がなされていない
。
　よって、この出願の発明の詳細な説明は、当業者が請求項６、７、１７及び１８に係る発明を実施することができる程度に明確かつ十分に記載されていないので、特許法第３６条第４項の拒絶理由は解消していない。」
　
第７．審判請求の理由における請求人の主張
　特に原査定の「備考」において指摘された（５）の事項に関連して、請求人は、審判請求書の請求の理由において、次のように主張している。
「（ｅ）指摘事項（ホ）について
　
（ｅ−１）同日付手続補正書により、「前記単一電子ストレージ手段を被覆する上部層」を、「前記単一電子ストレージ手段を被覆するシリコン酸化膜で構成された上部層」と補正することにより、シリコン酸化膜の表面に、常温で単一電子トンネリングが生起されるのに適したサイズを有する量子点のサイズに対応した凹みを形成すればよいことが当業者には容易に理解できる。
　
（ｅ−２）このような発明特定事項を減縮する補正の根拠は、以下の通りである。
　本願の明細書段落００８１に示すように、上部層１１４を形成するとき、工程条件を適宜調節することにより、上部層１１４の表面粗度が適度に大きくなるように形成する旨が記載されている。
　
（ｅ−３）また、上部層１１４の材質がシリコン酸化膜であることは、本願の明細書段落００４４に示した第１の実施形態の単一電子メモリ素子（図３参照）の上部層５０がシリコン酸化膜で構成されることから容易に理解される。そして、当業者ならば、シリコン酸化膜の表面粗度を適度に大きくすることができる工程条件を十分に理解できる。
　
（ｅ−４）従って、当業者ならば、シリコン酸化膜で構成された上部層１１４の表面粗度が適度に大きくなるように、すなわち、凹んだ部分が単一電子トンネリングが発生するのに適したサイズを有する量子点に対応するサイズになるように、上部層１１４の表面に凹凸を形成することができる。このようなサイズの上部層１１４が形成されていれば、上部層１１４上に形成されるゲート電極層７８は、当然に上部層１１４の凹んだ部分を充填するようになる。したがって、ゲート電極層７８には、単一電子トンネリングが発生するのに適したサイズを有する量子点に対応するサイズを有する凸部が形成される。」
　
第８．発明の詳細な説明の記載内容
　平成１８年８月３１日付けの手続補正後（なお、平成１９年２月１５日付けの手続補正は却下されている。）の本願の明細書の発明の詳細な説明には、図１ないし図２に例示される従来技術の問題点、本願発明の課題及び効果、並びに本願の請求項１ないし１８に係る発明に対応する図３ないし図１６に関して、以下の記載がなされている。
　なお、以下に摘記した段落のうち、平成１８年８月３１日付けの手続補正により補正されたのは００４３段落のみであり、他の箇所は当初明細書等に記載のとおりである。また、下線は、当審で付加したものである。
「　　　【０００９】
　現在までに報告されている単一電子メモリ素子は、二種類に大別される。一つは、図１に示すように、単一量子点１４に電子を蓄積する素子であり、もう一つは、図２に示すように、高い分布密度のナノ結晶アレイ２０をストレージ電極として使用し、ＭＯＳＦＥＴを検知素子として使用するハイブリッド構造の素子である。図１及び図２は各々、従来の１例の単一電子メモリ素子、及び従来の他の１例の単一電子メモリ素子の模式的断面図である。
　　　【００１０】
　図１及び図２において、参照番号１０は基板を示し、参照符号Ｓ、Ｄは各々、ソース、ドレインを示し、参照番号Ｇ、Ｇ１は各々、ゲート積層物を示す。図１において、ゲート積層物ＧはソースＳ及びドレインＤ間の基板１０上に順次に形成されたトンネリング酸化膜１２、単一量子点１４、単一量子点１４を被覆するコントロール酸化膜１６及びゲート電極１８を含む。図２に示すゲート積層物Ｇ１は、図１のものと基本的に同一であるが、図２の単一電子素子では、図１の単一電子素子における単一量子点１４の代わりにナノ結晶アレイを含んで構成されている。
　　　【００１１】
　また、図１に示す単一電子メモリ素子は、ナノリソグラフィ技術を使用して量子点１４が形成された素子であり、図２に示す単一電子メモリ素子は、セルフアセンブル成長法（ｓｅｌｆ　ａｓｓｅｍｂｌｅｄ　ｇｒｏｗｔｈ　ｍｅｔｈｏｄ）を用いてナノ結晶アレイ２０が形成された素子である。
　これらの単一電子メモリ素子において、トンネリング酸化膜１２の厚みは、情報の書込み、及び情報の消去の速度と共に、情報の保持時間等の、素子の信頼度を決定する要因となる。また、コントロール酸化膜１６の厚みや、量子点の分布密度等は、スレショルド（閾）電圧変化のサイズを決定する要因となる。
　　　【００１２】
　ところで、
従来の単一電子メモリ素子では、トンネリング酸化膜１２に量子点、またはナノ結晶アレイが形成されるので、これらのナノ結晶アレイが形成される過程でトンネリング酸化膜１２に欠陥が形成され易く、このような欠陥によって素子自体の特性が変化し、トンネリング酸化膜１２に量子点を形成するに際して、多くの制約が発生することとなる
　　　【００１３】
　
例えば、前記単一電子トンネリングを常温で具現するにあたって、基板の材質がシリコンの場合、量子点のサイズは１０ｎｍ以下であることが望ましいとされるが、前記のようにトンネリング酸化膜で欠陥が発生する可能性があるため、意図したサイズの量子点を形成するのは困難である。したがって、常温での動作が可能な単一電子メモリ素子を製造することが困難である。さらに、従来の単一電子メモリ素子では、情報を適切に保持できる時間が、現状、実用基準に到達していないという問題がある
　　　【００１４】
　　【発明が解決しようとする課題】
　
前記問題点に鑑み、本発明が解決しようとする課題は、前記従来の問題点を改善するものであり、実用上、情報が適切に保持できる時間を充分に確保すると共に、量子点、または、この量子点と同等の効果を有するエレメントを形成する際に素子の特性変化を防止することができる単一電子メモリ素子を提供することにある
　　　【００１５】
　
また、本発明が解決しようとするもう一つの課題は、このような単一電子メモリ素子の製造方法を提供することにある。
「　　【００３８】
　このように構成される本発明に係る単一電子メモリ素子は、ゲート電極の底面に備わる量子点と、基板におけるナノスケールのチャネル領域上に形成されたトンネリング膜にナノスケールのストレージ媒体としてのシリコン窒化膜とを備えているので、ナノスケールでもシリコン窒化膜の局所に電子を蓄積することが可能であり、量子点をデータストレージ電極として使用した従来技術による単一電子メモリ素子の情報保持時間よりも顕著に長く情報を保持することができる。また、量子点をトンネリング膜の下部層に形成するのではなくて上部層に形成することにより素子特性を変化させずに多様な量子点形成方法で量子点を形成できるメリットがある。
　　　【００３９】
　　【発明の実施の形態】
　以下、本発明に係る単一電子メモリ素子、及びその製造方法の実施の形態について、添付した図面を参照しながら詳細に説明する。以下の説明では、図面に示す層や領域等の厚みは、明確に説明するために誇張して示してある。そして、図面全てにおいて同じ参照番号は、同じ構成要素を示す。また、素子の構造と素子の製造工程に関する具体的な記載は、最初に記載された本発明に係る実施形態のみとし、以下ではその説明を省略する。まず、本発明に係る単一電子メモリ素子の実施の形態について説明する。
　　　【００４０】
　［第１の実施形態］
　図３は、本発明に係る第１の実施形態におけるゲート電極と単一電子ストレージエレメント間に量子点を備える単一電子メモリ素子の模式的断面図である。図３において、参照番号４０は、ＭＯＳＦＥＴが形成された基板であり、形成されたＭＯＳＦＥＴのタイプに対応して、Ｐ型またはＮ型の半導体基板、例えばシリコン基板として構成されている。そして、参照番号４２及び４４はそれぞれ、前記の基板４０に形成された第１の導電性不純物領域及び第２の導電性不純物領域であり、これらの不純物領域は各々、ソース及びドレイン領域に対応している。
　　　【００４１】
　また、参照番号４５は、フィールド酸化膜であり、ＬＯＣＯＳ（ｌｏｃａｌ　ｏｘｉｄａｔｉｏｎ　ｏｆ　ｓｉｌｉｃｏｎ）型の酸化膜として構成されている。前記の第１の導電性不純物領域４２及び第２導電性不純物領域４４は互いに所定間隔で離隔されており、離隔された離隔距離Ｓ0は数十ｎｍ程度である。この離隔距離Ｓ0に対応して、第１の導電性不純物領域４２及び第２導電性不純物領域４４間の基板４０の上層部に形成されるチャネル領域Ｃのスケールもナノスケールとなる。
　　　【００４２】
　また、チャネル領域Ｃの上にはゲート積層物パターンＰが形成されている。このゲート積層物パターンＰは、順次に形成された下部層４６、単一電子ストレージ媒体４８、上部層５０、及びゲート電極５２を含んで構成されている。下部層４６は、単一電子トンネリングのためのトンネリング膜であり、厚みが数ｎｍ程度（例えば、５ｎｍ以下）のシリコン酸化膜、アルミナ膜、タンタル酸化膜及びチタニウム酸化膜よりなる群の中から選択された少なくとも一つで構成されることが望ましく、シリコン酸化膜で構成されるのがより望ましい。」
「　　【００４３】
　さらに、単一電子ストレージ媒体４８は、下部層４６との界面、または単一電子ストレージ媒体４８自体のバルク内部で量子化されたトラップサイトを有する数ｎｍ程度の層であって、前記トラップサイトを有するシリコン窒化膜、前記トラップサイトを有するシリコン層、前記トラップサイトを有するシリコンゲルマニウム層及び前記トラップサイトを有するガリウムヒ素層よりなる群の中から選択された少なくとも一つで構成されてもよい。」
「　　【００４４】
　そして、上部層５０は、下部層４６と同じ物質膜、例えばシリコン酸化膜で構成されることが望ましい。あるいは、上部層５０は、前記の下部層４６と異なる物質膜で構成されてもよい。このような上部層５０には、量子点５０ａが内在している。具体的には、量子点５０ａは、上部層５０に打込まれた形状に構成される。また、この量子点５０ａは、単一電子ストレージ媒体４８と非接触の状態であるか、あるいはゲート電極５２の底面と接触するように構成される。
　　　【００４５】
　すなわち、ゲート電極５２は、量子点５０ａ及び上部層５０の上部面で構成される面に形成されている。この上部層５０に、打ち込まれた形態で設けられた量子点５０ａは、単一電子ストレージ媒体４８の対応する領域に電子を蓄積する。すなわち、この量子点５０ａは、単一電子ストレージ媒体４８の局所に電子を蓄積する役割を果たす。したがって、この量子点５０ａのサイズは、常温において単一電子トンネリングを実現できるように、可能な限り小さいことが望ましい。
例えば、量子点５０ａを形成する材質がシリコンからなる場合に、量子点５０ａのサイズを１０ｎｍ以下とすることが望ましい。さらに、ゲート電極５２は、シリコン層等のような半導体層、または金属物質層で構成されることが望ましい。
　　　【００４６】
　一方、ゲート積層物パターンＰの側面に、図示しないゲートスペーサが、さらに備えられる場合、第１の導電性不純物領域４２及び第２導電性不純物領域４４はそれぞれ、前記ゲートスペーサをマスクとしてより深く注入された不純物領域を含んで構成されるＬＤＤ形であることが望ましい。
　　　【００４７】
　このように構成される単一電子メモリ素子の動作を説明すると、次の通りである。すなわち、まず、ゲート電極５２に電圧を印加すると、ナノスケールのチャネル領域Ｃとゲート電極５２の底面とに接触した量子点５０ａの結合により、単一電子ストレージ媒体４８に下部層４６をトンネリングした単一電子が蓄積される。このようにして単一電子ストレージ媒体４８に単一電子が蓄積されることにより、新しい条件の「クーロン・ブロッケイド」効果が発現される。
　　　【００４８】
　すなわち、単一電子が蓄積された後でゲート電極５２に印加される電圧を増加させても、これ以上の電子トンネリングは発生しない。このように、単一電子が蓄積された後では、たとえゲート電極５２に印加される電圧を所定の電圧値まで高めても、単一電子トンネリングの追加が遮断されるので、単一電子が蓄積される現象が誘起される。このような現象を利用して、ソースとドレインとの間に流れる電流を制御することにより、単一電子メモリ素子の動作を具現することが可能となる。
　　　【００４９】
　具体的には、ドレインにＶｄを印加すると共に、ゲート電極５２にＶｇを印加して、単一電子ストレージ媒体４８に下部層４６をトンネリングする単一電子を蓄積することにより、データ（情報）の書込み動作を実行することができる。
　　　【００５０】
　次に、ドレインにＶｄ’を印加すると共に、ゲート電極５２にＶｇ’を印加して、ＭＯＳＦＥＴはオン状態に保持するとき、ソースとドレイン間の電流値が基準電流値以上であるときを、データ「１」を読み出したものとし、基準電流値以下であるときを、データ「０」を読み出したものとしてデータの読取り動作を実行するようになっている。
　　　【００５１】
　そして、ソース、ドレイン及び基板は接地状態にし、ゲート電極５２に消去電圧（＜０）を印加して単一電子ストレージ媒体４８に蓄積された電子を放電させることによりデータ（情報）の消去動作を実行する。
　　　【００５２】
　このように構成される単一電子メモリ素子の動作は、以下に説明する本発明に係る第２の実施形態から第４の実施形態の単一電子メモリ素子の動作にも、そのまま適用することができる。
　　　【００５３】
　［第２の実施形態］
　本発明に係る第２の実施形態の構成要素のうち、前記第１の実施形態の単一電子メモリ素子を構成する要素と同一なものについては、第１の実施形態で使用した参照番号（または符号）と同じ番号を付して、その説明を省略する。このような説明の省略は、以下で説明する第３の実施形態及び第４の実施形態でも適用される。
　　　【００５４】
　本発明に係る第２の実施形態の単一電子メモリ素子は、単一電子ストレージ手段として構成され、量子点を利用するところに特徴がある。
　具体的には、図４に示すように、基板４０のチャネル領域上に形成されたゲート積層物パターンＰ１は順次に形成された下部層４６、上部層５４及びゲート電極５２を含んで構成される。
　　　【００５５】
　このとき、上部層５４には、上下に離隔された複数の第１の量子点５４ａ、及び第２の量子点５４ｂが含まれている。第１の量子点５４ａは下部層４６の上に形成され、第２量子点５４ｂは第１の量子点５４ａから上方に、所定間隔で離隔された位置に形成され、ゲート電極５２の底面と接触している。第１の量子点５４ａは第１の実施形態の単一電子ストレージ媒体（図３の参照番号４８）と同じ役割を果たす。
　　　【００５６】
　［第３の実施形態］
　本発明に係る第３の実施形態の単一電子メモリ素子は、図５に示すように、前記第１の実施形態の単一電子メモリ素子と基本的に同一の構成を備えて構成されている。
　ただし、ゲート電極５２と単一電子ストレージ媒体４８との間に備わる量子点５０ａが、ゲート電極５２の底面と接触しているのみならず、単一電子ストレージ媒体４８とも接触している。この場合、ゲート電極５２がナノスケールの単一電子ストレージ媒体４８と局所的に直接接触して構成されているので、単一電子ストレージ媒体４８の局所的な電子の帯電速度をより高めることができる。
　　　【００５７】
　［第４の実施形態］
　本発明に係る第４の実施形態の単一電子メモリ素子は、ゲート積層物パターンの構成において、ゲート電極の底面に量子点を備える代わりに、この量子点と同様の効果を発現する上部層を備えるところに特徴がある。
　　　【００５８】
　具体的には、図６に示すように、ゲート積層物パターンＰ２は、順次に形成された下部層４６、単一電子ストレージ媒体４８、上部層５６、及びゲート電極５８を含んで構成されている。このとき、上部層５６の表面は凸凹の形状を有している。このような凸凹の形状により、上部層５６の上に形成されたゲート電極５８の底面も凸凹の形状となっているが、上部層５６の表面の凹部に充填されているゲート電極５８底面の下の凹部５８ａは、他の部分に比べて単一電子ストレージ媒体４８と近くなっており、この凹部５８ａを介して単一電子ストレージ媒体４８の局所に電子を蓄積することができる。その結果、ゲート電極５８底面の凹部５８ａは、ゲート電極５８の底面が平滑な平面である場合に、このゲート電極５８の平滑な平面と接触した量子点とほぼ同一であると見なすことができる。
　　　【００５９】
　次に、本発明に係る単一電子メモリ素子の製造方法について、前記第１の実施形態の単一電子メモリ素子の製造方法を例として、具体的に説明する。
　［第１の実施形態の単一電子メモリ素子の製造方法］
　図７〜図１０は、図３に示す本発明に係る第１の実施形態の単一電子メモリ素子の製造方法を、段階毎に示した模式的断面図である。まず、図７に示すように、Ｐ型またはＮ型半導体からなる基板６０の上に、半導体素子が形成される活性領域Ａ、及び半導体素子を絶縁するためのフィールド領域Ｆが規定されている。この基板６０の上に、活性領域Ａを被覆する絶縁膜パターン６２を形成する。そして、この絶縁膜パターン６２をマスクとして、フィールド領域Ｆにフィールド酸化膜６４を形成する。このとき、フィールド酸化膜６４は、フィールド領域Ｆを酸化させて形成したＬＯＣＯＳ酸化膜で構成される。その後、この絶縁膜パターン６２を除去する。
　　　【００６０】
　次に、図８に示すように、絶縁膜パターン６２が除去された領域の上に、犠牲酸化膜６３を形成し、引き続き、この犠牲酸化膜６３の全面にチャネル領域を形成するべく導電性不純物６６をイオン注入する。その後、この犠牲酸化膜６３を除去する。
　　　【００６１】
　続いて、図９に示すように、活性領域Ａの上にゲート絶縁膜６８を形成する。このゲート絶縁膜６８は、単一電子トンネリングのためのトンネリング膜を構成し、ゲート積層物パターンの下部層として使用される。このゲート絶縁膜６８から構成されるゲート絶縁膜６８を、以下では下部層６８と称する。このとき、下部層６８は、シリコン酸化膜、アルミナ膜、タンタル酸化膜及びチタニウム酸化膜からなる群の中から選択された少なくとも一つで形成することができるが、前記シリコン酸化膜で形成することが望ましい。
　　　【００６２】
　そして、下部層６８の上に、単一電子ストレージ媒体７０及び第１の上部層７２を順次に形成する。この単一電子ストレージ媒体７０は、下部層６８との界面、または単一電子ストレージ媒体７０自体のバルク内部で量子化されたトラップサイトを有するナノスケールのシリコン窒化膜で構成されることが望ましいが、シリコン層等のような半導体層、シリコンゲルマニウム層やガリウムヒ素層層のような化合物半導体層から構成されることも可能であり、あるいは、金属物質層（例えばアルミニウム層）で構成してもよい。第１の上部層７２は、このような下部層６８と同じ物質膜で構成され、特に、シリコン酸化膜で構成されることが望ましいが、あるいは下部層６８とは異なる物質膜で構成してもよい。
　　　【００６３】
　
第１の上部層７２の上に、複数の量子点７４、第２の上部層７６、及びゲート電極層７８を順次に形成する。このとき、量子点７４は、選択的成長法や自発形成成長技法、またはナノスケールのリソグラフィ技術を利用して形成することができる。
　　　【００６４】
　このとき、前記のドーピングされたシリコン層は、予め導電性不純物をドーピングしたシリコン層を用いて形成するか、あるいは基板の全面に導電性不純物を注入する工程を通して、不純物が自然に注入されることを考慮してシリコン層を使用して形成することもできる。
　　　【００６５】
　一方、量子点７４に電圧を印加するには、ゲート電極層７８が量子点７４と接触して構成される必要がある。したがって、第２の上部層７６を形成した後、量子点７４が第２の上部層７６の外に露出しない場合には、第２の上部層７６を量子点７４が露出するまでポリシング（研磨）した後、ゲート電極層７８を形成することが望ましい。このとき、前記ポリシングは、当該分野で従来公知の、化学的機械的研磨（ｃｈｅｍｉｃａｌ　ｍｅｃｈａｎｉｃａｌ　ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）法や、エッチバック法を利用して実施することができる。
　このようにして、基板６０の上に、下部層６８、単一電子ストレージ媒体７０、量子点７４が備わる上部層８０を含むゲート積層物８２が形成される。
　　　【００６６】
　その後、ゲート電極層７８の上に感光膜（図示せず）を塗布し、引き続き、ナノスケールのリソグラフィ方法（例えば電子線を利用したリソグラフィ法）等を用いて前記感光膜をパターニングする。このようにして、ゲート電極層７８の上に、ナノスケールのチャネル領域及びゲートを規定する感光膜パターン８３が形成される。このとき、この感光膜は、ナノスケールのリソグラフィに対応したレジスト膜を用いて形成することが望ましい。
　　　【００６７】
　この感光膜パターン８３をエッチングマスクとして、下部層６８、単一電子ストレージ媒体７０、量子点７４が打込まれている上部層８０、及びゲート電極層７８を、これとは逆の順序で、基板６０が露出するまでエッチングを行なう。その後、この感光膜パターン８３を除去する。このようにして、図１０に示すように、基板６０のナノスケールチャネル領域の上に下部層６８、単一電子ストレージ媒体７０、量子点７４が打込まれている上部層８０、及びゲート電極７８ａを含むゲート積層物パターン８２ａが形成される。
　　　【００６８】
　次に、図１０に示すように、ゲート積層物パターン８２ａをエッチングマスクとして、基板６０の全面に導電性不純物を注入して、所定の深さに第１の導電性不純物領域８４、及び第２導電性不純物領域８６を形成する。前記導電性不純物としては、基板６０がＮ型の場合にはＰ型導電性不純物を用い、基板６０がＰ型の場合にはＮ型導電性不純物を使用する。
　　　【００６９】
　なお、第１の導電性不純物領域８４はソース、第２導電性不純物領域８６はドレインである。このようにして、単一電子メモリ素子が完成される。その後、ゲート積層物パターン８２ａの側面にゲートスペーサを形成する工程と、このようなゲート積層物パターン８２ａをマスクとして、基板６０の全面に導電性不純物を注入する工程とをさらに行なうことができる。このとき注入すべき前記導電性不純物は、第１の導電性不純物領域８４、及び第２導電性不純物領域８６に導電性不純物を注入したときよりも深い位置に注入すると都合がよい。このようにすれば、前記ソース及びドレインはそれぞれＬＤＤ形に形成される。
　　　【００７０】
　［第２の実施形態の製造方法］
　次に、本発明に係る第２の実施形態の製造方法について説明する。
　なお、本発明に係る第２の実施形態の製造方法で、前記第１の実施形態の製造方法と同じ過程はその説明を省略し、また、同じ構成要素については同じ参照番号（または符号）を付して、その説明を省略する。
　本発明に係る第２の実施形態における単一電子メモリ素子の製造方法は、ゲート積層物において、単一電子ストレージ媒体を形成する過程が第１の実施形態と異なるところに特徴がある。
　　　【００７１】
　
この第２の実施形態の製造方法は、図１１に示すように、下部層６８を形成する段階までは、第１の実施形態の工程と基本的に同じである。その後、下部層６８の上に第１の量子点９０を形成する。第１の量子点９０は、単一電子ストレージ媒体７０と同様にトンネリング膜の下部層６８をトンネリングした単一電子を蓄積する単一電子ストレージ手段として使用される。この第１の量子点９０は、第１の実施形態の量子点７４を形成する場合と同じ方法を用いて形成することができる
　　　【００７２】
　そして、下部層６８の上に第１の量子点９０を被覆する中間膜９２を形成する。このとき、中間膜９２はシリコン酸化膜で形成し、下部層６８または第１の実施形態の上部層８０と同様に形成することができる。また、この中間膜９２は第１の量子点９０を充分に被覆する厚みに形成することが望ましい。そして、この中間膜９２の上に、第２の量子点９４を形成する。この第２の量子点９４は、第１の量子点９０を形成する方法と同様の方法で形成することができる。
　　　【００７３】
　
第１の量子点９０、及び第２の量子点９４は、いずれも常温で単一電子トンネリングを生起することができるサイズに形成するのが望ましい。例えば、第１の量子点９０、及び第２の量子点９４の材質がシリコンで構成される場合には、そのサイズを１０ｎｍ以下として形成することが望ましい
　　　【００７４】
　この中間膜９２の上に、第２の量子点９４を被覆する上部層９６を形成する。上部層９６は、中間膜９２と同じ物質膜で形成することができる。第２の量子点９４が露出していない場合には、上部層９６の全面を第２量子点９４が露出するまでポリシング（研磨）する。このようにポリシングする理由は、前記第１の実施形態の製造方法で説明した通りである。
　　　【００７５】
　次に、上部層９６の上にゲート電極層７８を形成する。このように構成することにより、基板６０の上に下部層６８、第１の量子点９０を含む中間膜９２、第２の量子点９４を含む上部層９６、及びゲート電極層７８を含むゲート積層物９８が形成される。その後、ゲート積層物９８をナノスケールでパターニングする。そして、基板６０の上に、ナノスケールのゲート積層物パターン９８ａを形成する方法は、図１２に示すように、前記第１の実施形態のゲート積層物パターン８２ａを形成する方法と同様の方法で行なうこうとができる。
　　　【００７６】
　［第３の実施形態の製造方法］
　次に、本発明に係る第３の実施形態の製造方法について説明する。
　なお、本発明に係る第３の実施形態における製造方法の説明で、前記第１の実施形態または第２の実施形態の製造方法と同じ過程に関する説明は省略し、同じ構成要素については同じ参照番号（または符号）を使用する。
　本発明に係る第３の実施形態における単一電子メモリ素子の製造方法では、量子点７４を、単一電子ストレージ媒体７０と接触した状態に形成するところに特徴がある。
　　　【００７７】
　本発明に係る第３の実施形態における単一電子メモリ素子の製造方法は、単一電子ストレージ媒体７０を形成する段階までは、図１３に示すように、第１の実施形態の製造方法と基本的に同様である。その後、単一電子ストレージ媒体７０の上に量子点１００を形成する。
　　　【００７８】
　この量子点１００は、前記第１の実施形態の量子点７４と同様にして形成することができる。そして、単一電子ストレージ媒体７０の上に、上部層１１０を形成する。その際、この量子点１００の上部が露出するように形成することが望ましい。このように量子点１００の上部が露出するような形成方法は、単一電子ストレージ媒体７０の上に上部層１１０を蒸着する条件を適宜調節することによって行なうことができる。あるいは、量子点１００が被覆されるように上部層１１０を形成した後で、上部層１１０の全面をポリシング（研磨）することによって行なうことも可能である。本発明にあっては、前者の方法よりも後者の方法の方がより望ましい。前記ポリシングは、当該分野で従来公知のＣＭＰまたはエッチングバックを用いて行なうことができる。
　　　【００７９】
　次に、上部層１１０、及び露出した量子点１００の上に、ゲート電極層７８を形成する。このようにゲート電極７８を形成することによって、基板６０の上にゲート積層物１１２が形成される。その後、基板６０の上にナノスケールのゲート積層物パターン１１２ａを形成する方法は、図１４に示すように、前記第１の実施形態の方法と同様にして行なうことができる。
　　　【００８０】
　［第４の実施形態の製造方法］
　次に本発明に係る第４の実施形態の製造方法について説明する。
　なお、本発明に係る第４の実施形態における単一電子メモリ素子の製造方法は、ゲート電極層と単一電子ストレージ媒体間にゲート電極層の底面と接触する量子点を形成する代わりに、ゲート電極層の底面と接触する下部層の表面状態を変化させて量子点を形成したのと同じ効果を得るところに特徴がある。
　　　【００８１】
　本発明に係る第４の実施形態における単一電子メモリ素子の製造方法は、単一電子ストレージ媒体７０を形成する段階までは、図１５に示すように、第１の実施形態と基本的に同一である。その後、単一電子ストレージ媒体７０の上に上部層１１４を形成する。このとき、
工程条件を適宜調節することにより、上部層１１４の表面粗度が適度に大きくなるように形成すると都合がよい。
　　　【００８２】
　このように表面粗度が適度に大きく形成された上部層１１４の上に、ゲート電極層７８を形成すれば、上部層１１４の凸凹部分にゲート電極層７８が適切に充填され、ゲート電極層７８のうち、上部層１１４の凹み部に充填された部分１１６は、常温で単一電子トンネリングが生起されるのに適したサイズを有する量子点に対応したものとなる。このように常温で単一電子トンネリングが生起されるように、ゲート電極層７８を構成することにより、量子点を形成することなく、量子点を形成したときと同じ効果が得られるようになる。
　　　【００８３】
　その後、基板６０の上に形成されたゲート積層物１１８を、逆の順序でパターニングすることにより、図１６に示すように、ナノスケールのゲート積層物パターン１１８ａが、基板６０の上に形成される。
　なお、このようなナノスケールのゲート積層物１１８ａを形成する方法は、前記第１の実施形態と同様の方法を用いることができる。
　　　【００８４】
　以上、本発明に係る第１の実施形態から第４の実施形態を例として、本発明に係るゲート電極と単一電子ストレージエレメントとの間に量子点を備える単一電子メモリ素子及びその製造方法について具体的に説明したが、本発明はこれらの実施形態のみに限定されるものではなく、本発明の技術的思想い基づく限りにおいて、さらに他の実施形態、またはそれらの実施形態を適宜組み合わせた各種の実施形態を具現することが可能である。
　　　【００８５】
　例えば、本発明にあっては、前記の本発明に係る第２の実施形態、及び第４の実施形態を組み合わせた場合が挙げられ、図１５に示すように、前記第４の実施形態における単一電子ストレージ媒体７０を、前記第２の実施形態における第１の量子点９０に置き換えた実施形態が可能である。
　　　【００８６】
　以上の説明では、多くの事項が具体的に記載されているが、これらの事項は、本発明の範囲を限定するものではなく、望ましい実施形態の例示として解釈さるべきである。すなわち、本発明の属する技術分野において、通常の知識を有する者であれば、例えば、ゲート電極をシリサイド層、またはポリサイド層で構成することによってゲート電極の電気的抵抗をさらに低くすることができ、さらに、単一電子ストレージ媒体を複数の層で構成することも可能である。また、本発明では、基板のフィールド領域として、前記ＬＯＣＯＳ酸化膜のほかに、他の形態のフィールド酸化膜、例えば、トレンチ形の酸化膜で形成することも可能である。したがって、本発明の範囲は、具体的に説明された実施の形態で規定されるものではなく、特許請求の範囲に記載された技術的思想によって定められるべきである。
　　　【００８７】
　　【発明の効果】
　以上説明した通りに構成される本発明によれば以下の効果を奏する。すなわち、本発明によれば、ゲート電極の底面に備えられた量子点と、基板上のナノスケールのチャネル領域上に形成されたトンネリング膜との間に、ナノスケールのストレージ媒体としてシリコン窒化膜を備えて構成された単一電子メモリ素子を提供することができる。
　　　【００８８】
　このような構成により、ナノスケールでも、シリコン窒化膜の局所に電子を蓄積することができ、量子点をデータストレージ電極として使用した従来の単一電子メモリ素子で、情報を保持される時間に比べて顕著に長い時間、情報を適切に保持することができるようになる。
　　　【００８９】
　さらに、本発明では、量子点をトンネリング膜の下部層に形成するのではなく、上部層に形成することにより、素子の特性を変化させることなく、従来公知の各種の量子点の形成方法によって量子点を形成することができるメリットがもたらされ、常温で単一電子トンネリングが生起することができると共に、素子の特性がそのまま保持される単一電子メモリ素子を提供することができる。」
　
第９．当審の判断
１．「単一電子ストレージ媒体」へのトラップサイトの導入について
（上記「第４．」の拒絶の理由の（７）を根拠とする上記「第６．」の原査定の「備考」において指摘された（３）の事項に関する点）
　平成１８年８月３１日付けの手続補正による補正前の特許請求の範囲の請求項５に記載された事項が取り込まれている補正後の特許請求の範囲の請求項１ないし４、６ないし１３及び１７に係る発明は、「単一電子ストレージ媒体」が「シリコン（Ｓｉ）層」、「シリコンゲルマニウム（ＳｉＧｅ）層」または「ガリウムヒ素（ＧａＡｓ）層」よりなる群の中から選択された少なくとも一つで構成される、バルク内で量子化されたトラップサイトを有する数ｎｍ程度の層からなる場合を含むものである一方、そのように、「シリコン（Ｓｉ）層」、「シリコンゲルマニウム（ＳｉＧｅ）層」または「ガリウムヒ素（ＧａＡｓ）層」にバルク内で量子化されたトラップサイトを導入するための具体的な方法は、発明の詳細な説明に記載されておらず、また、これらの方法が、本願出願時に当業者の技術常識であったと認めるに足る証拠もない。
　すなわち、「シリコン窒化膜（Ｓｉ3Ｎ4）」にトラップサイトを導入する方法であれば、例えば特開２０００−１１４２５７号公報の００１１段落に「例えばＳｉＦ4 及びＮ2 によるリモートプラズマＣＶＤ法ではＳｉＮ膜中に水素は取り込まれないが、Ｓｉ−ＦまたはＮ−Ｆ結合が大量に取り込まれてしまう。このフッ素によりＭＩＳＦＥＴにおいてＳｉＮ膜中のトラップサイトの増加をもたらす。」と記載されるように、本願出願時に当業者の技術常識であったとはいえるものの、他方、そのような絶縁膜を対象とした技術内容を、「シリコン（Ｓｉ）層」、「シリコンゲルマニウム（ＳｉＧｅ）層」または「ガリウムヒ素（ＧａＡｓ）層」のような半導体層についても同様に適用できるかどうかは、当業者にとって明らかなこととは認められない。
　よって、この出願の発明の詳細な説明は、当業者が請求項１ないし４、６ないし１３及び１７に係る発明を実施することができる程度に、明確かつ十分に記載されたものとはいえないから、この出願は、発明の詳細な説明の記載が、特許法第３６条第４項に規定する要件を満たしていない。
　
　なお、「第５．」で引用した上記意見書の（２−１）、（２−４）、（２−６）、（２−１５）には、それぞれ「ストレージ媒体を構成する膜の材質を限定」したことについて、一応の説明はなされているものの、発明の詳細な説明に「シリコン（Ｓｉ）層」、「シリコンゲルマニウム（ＳｉＧｅ）層」または「ガリウムヒ素（ＧａＡｓ）層」にバルク内で量子化されたトラップサイトを導入する方法が、当業者がその実施をすることができる程度に、明確かつ十分に記載されたものであるかどうかという点については何ら説明されていないから、「この補正により、本願に係る拒絶理由は解消したものと思料いたします。」という請求人の主張は採用できない。
　
２．「下部層」の上に「量子点」または「第１の量子点」を形成することの技術上の意義について
（上記「第４．」の拒絶の理由の（８）を根拠とする上記「第６．」の原査定の「備考」において指摘された（４）の事項に関する点）
ｉ）平成１８年８月３１日付けの手続補正による補正前の請求項６、９、１７ないし１９及び２２に対応する請求項である補正後の特許請求の範囲の請求項５、７、１４ないし１６及び１８に係る発明は、単一電子がトンネリングする「下部層」の上に「量子点」または「第１の量子点」を形成するものであって、これら請求項に係る発明の実施形態に対応した発明の詳細な説明の「第２の実施形態」及び「第２の実施形態の製造方法」のそれぞれには、それらの記載にそれぞれ対応する図４並びに図１１及び１２からも理解されるように、それぞれ「下部層４６」の上に直接「第１の量子点５４ａ」を形成する態様及び「下部層６８」の上に直接「第１の量子点９０」を形成する態様とが示されている。そして、これら「下部層４６」及び「下部層６８」は、請求項５、７、１４ないし１６及び１８に係る発明の「下部層」に相当し、これら「第１の量子点５４ａ」及び「第１の量子点９０」は、請求項５、７、１４ないし１６及び１８に係る発明の「量子点」または「第１の量子点」に相当するものである。
　また一方、発明の詳細な説明の００１２段落及び００１３段落には、図１及び図２に示されるような「従来の単一電子メモリ素子」について、
「従来の単一電子メモリ素子では、トンネリング酸化膜１２に量子点、またはナノ結晶アレイが形成されるので、これらのナノ結晶アレイが形成される過程でトンネリング酸化膜１２に欠陥が形成され易く、このような欠陥によって素子自体の特性が変化し、トンネリング酸化膜１２に量子点を形成するに際して、多くの制約が発生することとなる。」（００１２段落）
「例えば、前記単一電子トンネリングを常温で具現するにあたって、基板の材質がシリコンの場合、量子点のサイズは１０ｎｍ以下であることが望ましいとされるが、前記のようにトンネリング酸化膜で欠陥が発生する可能性があるため、意図したサイズの量子点を形成するのは困難である。したがって、常温での動作が可能な単一電子メモリ素子を製造することが困難である。さらに、従来の単一電子メモリ素子では、情報を適切に保持できる時間が、現状、実用基準に到達していないという問題がある。」（００１３段落）
と記載されるように、「トンネリング酸化膜１２に量子点、またはナノ結晶アレイが形成される」「過程で、トンネリング酸化膜１２に欠陥が形成され易」いことにより、「常温での動作が可能な単一電子メモリ素子を製造することが困難であ」り、かつ、「情報を適切に保持できる時間が、現状、実用基準に到達していない」との問題点が提示されており、さらに発明の詳細な説明の００１４段落及び００１５段落には、そのことを受けて、
「前記問題点に鑑み、本発明が解決しようとする課題は、前記従来の問題点を改善するものであり、実用上、情報が適切に保持できる時間を充分に確保すると共に、量子点、または、この量子点と同等の効果を有するエレメントを形成する際に素子の特性変化を防止することができる単一電子メモリ素子を提供することにある。」（００１４段落）
「また、本発明が解決しようとするもう一つの課題は、このような単一電子メモリ素子の製造方法を提供することにある。」（００１５段落）
との「発明が解決しようとする課題」が示されている。
　そして、請求項５、７、１４ないし１６及び１８に係るいずれの発明についても、本願の明細書及び図面の記載並びに出願時の技術常識に基づき、当業者が発明の詳細な説明の００１４段落及び００１５段落に記載された上記以外の「発明が解決しようとする課題」を把握できるものとはいえない。
　そうすると、本願の明細書及び図面の記載並びに出願時の技術常識に基づいて把握される請求項５、７、１４ないし１６及び１８に係る発明の「発明が解決しようとする課題」は、「トンネリング酸化膜１２に量子点、またはナノ結晶アレイが形成される」「過程で、トンネリング酸化膜１２に欠陥が形成され易」いという不具合を解決することを前提としたものと理解される。
　そして、請求項５、７、１４ないし１６及び１８に係る発明の実施形態に対応する「下部層４６」の上に直接「第１の量子点５４ａ」を形成する上記態様及び「下部層６８」の上に直接「第１の量子点９０」を形成する上記態様は、図１及び図２に示される「従来の単一電子メモリ素子」の構造とも、「トンネリング酸化膜１２に量子点、またはナノ結晶アレイが形成される」という、上記不具合をもたらす特徴点が一致しており、上記それぞれの態様の実施に伴うそれら「第１の量子点５４ａ」または「第１の量子点９０」の形成過程でも、「トンネリング酸化膜１２」と同様の機能を果たすと考えられる「下部層４６」または「下部層６８」において欠陥が形成され易いものと推定されるから、その場合に、上記不具合をどのように解消して発明を実施できるのかが、当業者に十分に理解できるものとはいえない。したがって、発明の詳細な説明の記載は、請求項５、７、１４ないし１６及び１８に係る発明が、上記したような「発明の解決しようとする課題」をどのように解決したか、換言すれば、どのような技術上の意義を有するかということについて、特許法第３６条第４項第１号において「その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に、記載したものであること」という規定を設けた趣旨の実効性が実質的に確保される程度にまで、当業者が理解できる内容のものとはいえない。
　よって、この出願は、請求項５、７、１４ないし１６及び１８に係る発明に関する発明の詳細な説明の記載が、特許法第３６条第４項に規定する要件を満たしていない。
　
ｉｉ）また、そのような「この出願は、請求項５、７、１４ないし１６及び１８に係る発明に関する発明の詳細な説明の記載が、特許法第３６条第４項に規定する要件を満たしていない。」との結論は、以下に示すように、別の観点から検討することによっても導き出すことができる。
　発明の詳細な説明には、請求項５、７、１４ないし１６及び１８に係る発明の実施形態に対応した「第２の実施形態の製造方法」に関し、００６３段落及び００７１段落における
「第１の上部層７２の上に、複数の量子点７４、第２の上部層７６、及びゲート電極層７８を順次に形成する。このとき、量子点７４は、選択的成長法や自発形成成長技法、またはナノスケールのリソグラフィ技術を利用して形成することができる。」（００６３段落）
「この第２の実施形態の製造方法は、図１１に示すように、下部層６８を形成する段階までは、第１の実施形態の工程と基本的に同じである。その後、下部層６８の上に第１の量子点９０を形成する。第１の量子点９０は、単一電子ストレージ媒体７０と同様にトンネリング膜の下部層６８をトンネリングした単一電子を蓄積する単一電子ストレージ手段として使用される。この第１の量子点９０は、第１の実施形態の量子点７４を形成する場合と同じ方法を用いて形成することができる。」（００７１段落）
との記載内容を踏まえ、００７３段落に、
「第１の量子点９０、及び第２の量子点９４は、いずれも常温で単一電子トンネリングを生起することができるサイズに形成するのが望ましい。例えば、第１の量子点９０、及び第２の量子点９４の材質がシリコンで構成される場合には、そのサイズを１０ｎｍ以下として形成することが望ましい。」
との記載もなされている一方で、既に検討したように、００１２段落及び００１３段落には、「発明が解決しようとする課題」が解決することを前提としている不具合に関し、
「従来の単一電子メモリ素子では、トンネリング酸化膜１２に量子点、またはナノ結晶アレイが形成されるので、これらのナノ結晶アレイが形成される過程でトンネリング酸化膜１２に欠陥が形成され易く、このような欠陥によって素子自体の特性が変化し、トンネリング酸化膜１２に量子点を形成するに際して、多くの制約が発生することとなる。」（００１２段落）
「例えば、前記単一電子トンネリングを常温で具現するにあたって、基板の材質がシリコンの場合、量子点のサイズは１０ｎｍ以下であることが望ましいとされるが、前記のようにトンネリング酸化膜で欠陥が発生する可能性があるため、意図したサイズの量子点を形成するのは困難である。」（００１３段落）
と記載されている。
　そして、発明の詳細な説明におけるこれらの記載を総合的に検討すると、請求項５、７、１４ないし１６及び１８に係る発明の実施形態に対応した「第２の実施形態の製造方法」に示され、かつ、００７３段落に記載されるように「第１の量子点９０、及び第２の量子点９４は、いずれも常温で単一電子トンネリングを生起することができるサイズに形成する」態様について、００７３段落には、その態様を望ましく実施するために「量子点のサイズ」を「１０ｎｍ以下」とすること示されている一方で、「トンネリング酸化膜１２に量子点、またはナノ結晶アレイが形成される」「過程で、トンネリング酸化膜１２に欠陥が形成され易」いという上記不具合と同様の問題点が解決されない限りは、００７３段落に記載される「第１の量子点９０」についても、「意図したサイズ」、特に「１０ｎｍ以下」というサイズに形成することは、明らかに困難であるものと理解される。
　ここで、既に上記ｉ）でも検討したとおり、請求項５、７、１４ないし１６及び１８に係る発明の実施形態に対応した上記「第２の実施形態の製造方法」の態様は、「下部層６８」の上に直接「第１の量子点９０」を形成する点（図１１、１２参照）において、図１及び図２に示される「従来の単一電子メモリ素子」とも、「トンネリング酸化膜１２に量子点、またはナノ結晶アレイが形成される」という上記不具合を引き起こす構造上の特徴点が一致しており、上記態様の実施に伴う「第１の量子点９０」の形成過程でも、「トンネリング酸化膜１２」と同様の機能を果たすと考えられる「下部層」には欠陥が形成され易いものと推定されるから、その場合に、上記不具合をどのように解消できるのかが当業者に十分に理解できるものとはいえない。
　そうすると、上で述べたような請求項５、７、１４ないし１６及び１８に係る発明の実施形態に対応した「第２の実施形態の製造方法」に示され、かつ、００７３段落に記載されるように「第１の量子点９０、及び第２の量子点９４は、いずれも常温で単一電子トンネリングを生起することができるサイズに形成する」態様は、「第１の量子点９０」を「意図したサイズ」、特に「１０ｎｍ以下」という望ましいサイズに形成することについて、それをどのように実施をすることができるのかが、当業者に十分に理解できるものとはいえない。したがって、発明の詳細な説明の記載は、請求項５、７、１４ないし１６及び１８に係る発明が、上記したような「発明の解決しようとする課題」をどのように解決したか、換言すれば、どのような技術上の意義を有するかということについて、特許法第３６条第４項第１号において「その発明の属する技術の分野における通常の知識を有する者がその実施をすることができる程度に明確かつ十分に、記載したものであること」という規定を設けた趣旨の実効性が実質的に確保される程度にまで、当業者が理解できる内容のものとはいえない。
　よって、この出願は、請求項５、７、１４ないし１６及び１８に係る発明に関する発明の詳細な説明の記載が、特許法第３６条第４項に規定する要件を満たしていない。
　
　なお、上記「第５．」で引用した上記意見書の（２−３）、（２−１２）、（２−１６）の説明には、請求項５、７、１４ないし１６及び１８に係る発明のように単一電子がトンネリングする「下部層」の上に「量子点」または「第１の量子点」を形成しながらも、これら発明の「発明が解決しようとする課題」を解決できるということについて、何ら説明がなされていないから、「この補正により、本願に係る拒絶理由は解消したものと思料いたします。」という請求人の主張は採用できない。
　
３．「上部層」の表面への「凹凸」の形成について
（上記「第４．」の拒絶の理由の（９）を根拠とする上記「第６．」の原査定の「備考」において指摘された（５）の事項に関する点）
　平成１８年８月３１日付けの手続補正による補正前の請求項７、９、２０及び２２に対応する請求項である補正後の特許請求の範囲の請求項６、７、１７及び１８に係る発明のように、後にその凹み部に充填されたゲート電極の部分が、常温で単一電子トンネリングが生起されるのに適したサイズを有する量子点に対応したものとなるよう、「上部層」の表面に「凹凸」を形成するための方法について、発明の詳細な説明における関連記載としては、００８１段落に「工程条件を適宜調節することにより、上部層１１４の表面粗度が適度に大きくなるように形成すると都合がよい。」との説明が存在しているのみである。
　しかしながら、そのような「工程条件」をどのような観点で調節すれば、「上部層」の「表面粗度を適度に大きくなるよう」制御できるのかは、このような記載だけからではまったくその手掛かりすらつかめないし、また、そのような「表面粗度」の制御の方法が、本願出願時に当業者の技術常識であったと認めるに足る証拠もない。
　よって、この出願の発明の詳細な説明は、当業者が請求項６、７、１７及び１８に係る発明を実施することができる程度に、明確かつ十分に記載されたものとはいえないから、この出願は、発明の詳細な説明の記載が、特許法第３６条第４項に規定する要件を満たしていない。
　
　なお、請求人は、審判請求書の請求の理由において、上記「第７．」に引用したように、「上部層」が「シリコン酸化膜」である場合については、当業者が「表面粗度が適度に大きくなるよう」制御することができる「工程条件」を十分に理解できるかのような主張を展開しているが、そのような「工程条件」をどのような観点で調節することにより「上部層」の「表面粗度が適度に大きくなるよう」制御できるのかは、たとえ「上部層」が「シリコン酸化膜」であったとしても十分に理解できるものとはいえず、請求人の主張は採用できない。
　
第１０．むすび
　以上検討したとおりであるから、本願は、拒絶すべきものである。
　よって、結論のとおり審決する。