【手続補正書】
【提出日】平成24年8月21日(2012.8.21)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００５
【補正方法】変更
【補正の内容】
【０００５】
耐圧とオン抵抗にはトレードオフの関係がある。かかる関係を改善する一つの方法として耐圧の確保が必要な領域に、ｐ型半導体領域とｎ型半導体領域を縞状、あるいは島状に配置したスーパージャンクション構造の縦型ＭＯＳＦＥＴが知られている（例えば、特許文献１参照）。この縦型ＭＯＳＦＥＴ（以下、「スーパージャンクション縦型ＭＯＳＦＥＴ」という）では、オン状態では導電層のｎ型半導体領域が電流を流し、オフ状態ではｐ型半導体領域、ｎ型半導体領域が完全に空乏化することで耐圧を確保することができる。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
そこで、上記目的を達成するために、請求項１に記載の発明は、第１導電型の半導体基体と、前記半導体基体の上面側に形成され、前記半導体基体の上面に対して平行な第１の方向をそれぞれ長手方向とした第１導電型の第１ピラー領域と第２導電型の第２ピラー領域とが、前記半導体基体の上面に対して平行で且つ前記第１の方向と直交する第２の方向に沿って、交互に配置される領域を含む第１の半導体領域と、素子領域内の前記第２ピラー領域表面に、前記第１ピラー領域に接して形成された第２導電型の第２の半導体領域と、隣接する前記第２の半導体領域の一部とその間の前記第１ピラー領域の上に、ゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極側部下方の前記第２の半導体領域上の一部に形成された第１導電型のソース領域である第３の半導体領域と、半導体素子が形成される前記素子領域を囲む終端領域の一部の領域であって、前記終端領域一部の前記第１ピラー領域と前記第２ピラー領域の上に形成された第２導電型のリサーフ領域と、を備え、前記素子領域から前記終端領域に亘って形成された前記第２ピラー領域の幅を第１幅とすると共に、前記素子領域に形成された各前記第１ピラー領域の幅及び前記終端領域のリサーフ領域に接続されている各前記第１ピラー領域の幅を第２幅とする一方、前記終端領域に形成され、かつ前記リサーフ領域が表面に形成されていない各第１ピラー領域の幅を、前記第２幅より狭い幅とした半導体装置とした。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１７
【補正方法】変更
【補正の内容】
【００１７】
また、請求項５に記載の発明は、請求項２〜４のいずれか１項に記載の半導体装置において、前記第２導電型の半導体が直上に形成された２以上の前記第２ピラー領域に対し、前記第１ピラー領域を介して前記第１方向に連続する１以上の第２ピラー領域の表面には前記第２導電型の半導体が形成されないこととした。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
また、請求項６に記載の発明は、請求項１〜４のいずれか１項に記載の半導体装置において、前記終端領域における各前記第２ピラー領域を、前記素子領域の第１ピラー領域幅よりも幅が狭い第１導電型の半導体により分断して、両端位置が前記リサーフ領域の前記第１方向における両端位置に略一致する第１領域と、当該第１領域の前記第１方向の両端にそれぞれ位置する第２領域を形成することとした。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正の内容】
【００２０】
また、請求項８に記載の発明は、第１導電型の半導体基体上に、第１導電型の半導体層を形成する第１工程と、前記第１導電型の半導体層に、前記半導体基体の上面に対して平行な第１の方向をそれぞれ長手方向としたトレンチ溝を、前記半導体基体の上面に対して平行で且つ前記第１の方向と直交する第２の方向に沿って、間隔を空けて複数形成し、前記トレンチ溝間に第１導電型の第１ピラー領域を複数形成する第２工程と、各前記トレンチ溝に第２導電型の半導体をエピタキシャル成長により埋め込んで第２導電型の第２ピラー領域を複数形成する第３工程と、素子領域内の前記第２ピラー領域表面に、前記第１ピラー領域に接して第２導電型の第２の半導体領域を形成する第４工程と、前記第２の半導体領域上の一部と前記第１ピラー領域上の一部に跨るように、ゲート絶縁膜を介してゲート電極を形成する第５工程と、前記ゲート電極側部下方の前記第２の半導体領域上の一部に第１導電型のソース領域である第３の半導体領域を形成する第６工程と、半導体素子が形成される前記素子領域を囲む終端領域の一部の領域であって、終端領域一部の前記第１ピラー領域と前記第２ピラー領域の上に第２導電型のリサーフ領域を形成する第７工程と、を有し、前記第２工程において、前記素子領域から前記終端領域に亘って形成された前記第２ピラー領域の幅を第１幅とすると共に、前記素子領域に形成された各前記第１ピラー領域の幅及び前記終端領域のリサーフ領域に接続されている各前記第１ピラー領域の幅を第２幅とする一方、前記終端領域に形成され、かつ前記リサーフ領域が表面に形成されていない各第１ピラー領域の幅を、前記第２幅より狭い幅とする半導体装置の製造方法とした。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正の内容】
【００３１】
素子領域Ａのｐ型半導体ピラー領域２２表面には、ｎ型半導体ピラー領域２１に接して形成されたｐ型半導体領域３０が形成される。このｐ型半導体領域３０は、ｐ型不純物として例えば不純物濃度が１×１０17〜４×１０17個／ｃｍ3のＢを導入したＳｉ（ｐ型半導体）により形成されている。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正の内容】
【００４２】
さらに、終端領域Ｂのｎ型半導体ピラー領域２１のうちリサーフ領域Ｃに接続されていない各ｎ型半導体ピラー領域２１ｂの幅は、第２幅ｗ２より狭い第３幅ｗ３としている。なお、本実施形態の半導体装置１Ａでは、各ｎ型半導体ピラー領域２１ｂの幅を、一定の第３幅ｗ３としているが、第２幅ｗ２より狭い幅であればよく、これに限られない。例えば、Ｙ方向であって素子領域Ａから遠ざかる方向に、第３幅ｗ３と、第３幅ｗ３よりも狭い幅とを交互に繰り返すようにしてもよい。また、Ｙ方向であって素子領域Ａから遠ざかる方向に、各ｎ型半導体ピラー領域２１ｂの幅を狭くしていくようにしてもよい。このことは他の実施形態でも同様である。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００８８
【補正方法】変更
【補正の内容】
【００８８】
第２実施形態に係る半導体装置１Ｂにおいては、電位保持領域であるｐ＋型半導体５１は空乏化しないため、ＭＯＳＦＥＴのエッジで電界強度が強くなる領域が発生する可能性があり、耐圧低下を招く要因の一つとなる。一方、第３実施形態に係る半導体装置１Ｃでは、ｐ型半導体ピラー領域２２ｂの両端にｐ＋型半導体５２が存在しない領域を設けているので、かかる領域が空乏化する。そのため、ＭＯＳＦＥＴのエッジでの電界強度の強くなってしまうのを抑制することができる。よって、より安定した高耐圧ＭＯＳＦＥＴを供給することが可能になる。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００９３
【補正方法】変更
【補正の内容】
【００９３】
第４実施形態に係る半導体装置１Ｄでは、図１２に示すように、終端領域Ｂにおける各ｐ型半導体ピラー領域２２ｂをｎ型半導体５３により分断して、両端位置がリサーフ領域ＣのＸ方向における両端位置に略一致する第１領域２２ｂ１と、当該第１領域２２ｂ１のＸ方向の両端側にそれぞれ位置する第２領域２２ｂ２を形成している。このようにすることで、第１領域２２ｂ１の両端がｎ型半導体５３になり、かかる領域が空乏化する。さらに分断に用いるｎ型半導体５３の幅を素子領域Ａのｎ型半導体ピラー領域２１aよりも幅が狭くすることで、電位をよりＭＯＳＦＥＴの外側へ伝えやすくなる。
【手続補正１０】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１導電型の半導体基体と、
前記半導体基体の上面側に形成され、前記半導体基体の上面に対して平行な第１の方向をそれぞれ長手方向とした第１導電型の第１ピラー領域と第２導電型の第２ピラー領域とが、前記半導体基体の上面に対して平行で且つ前記第１の方向と直交する第２の方向に沿って、交互に配置される領域を含む第１の半導体領域と、
素子領域内の前記第２ピラー領域表面に、前記第１ピラー領域に接して形成された第２導電型の第２の半導体領域と、
隣接する前記第２の半導体領域の一部とその間の前記第１ピラー領域の上に、ゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極側部下方の前記第２の半導体領域上の一部に形成された第１導電型のソース領域である第３の半導体領域と、
半導体素子が形成される前記素子領域を囲む終端領域の一部の領域であって、前記終端領域一部の前記第１ピラー領域と前記第２ピラー領域の上に形成された第２導電型のリサーフ領域と、を備え、
前記素子領域から前記終端領域に亘って形成された前記第２ピラー領域の幅を第１幅とすると共に、前記素子領域に形成された各前記第１ピラー領域の幅及び前記終端領域のリサーフ領域に接続されている各前記第１ピラー領域の幅を第２幅とする一方、
前記終端領域に形成され、かつ前記リサーフ領域が表面に形成されていない各第１ピラー領域の幅を、前記第２幅より狭い幅とした半導体装置。
【請求項２】
前記終端領域に形成され、かつ前記リサーフ領域と接続されていない第２ピラー領域のうち、前記リサーフ領域と接続した第２ピラー領域に対し、前記第１ピラー領域を介して前記第１方向に連続する２以上の第２ピラー領域のそれぞれの表面に、当該第２ピラー領域の濃度よりも不純物濃度が高い第２導電型の半導体を形成する請求項１に記載の半導体装置。
【請求項３】
前記第２導電型の半導体は、その直下に形成されている前記第２ピラー領域よりも幅を狭くした請求項２に記載の半導体装置。
【請求項４】
前記第２導電型の半導体の前記第１方向における両端位置を、前記リサーフ領域の前記第１方向における両端位置に略一致させる請求項２又は３に記載の半導体装置。
【請求項５】
前記第２導電型の半導体が直上に形成された２以上の前記第２ピラー領域に対し、前記第１ピラー領域を介して前記第１方向に連続する１以上の第２ピラー領域の表面には前記第２導電型の半導体が形成されていない請求項２〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記終端領域における各前記第２ピラー領域を、前記素子領域の第１ピラー領域幅よりも幅が狭い第１導電型の半導体により分断して、両端位置が前記リサーフ領域の前記第１方向における両端位置に略一致する第１領域と、当該第１領域の前記第１方向の両端にそれぞれ位置する第２領域を形成した請求項１〜４のいずれか１項に記載の半導体装置。
【請求項７】
前記第１の半導体領域は、前記半導体基体の上面に形成された第１導電型の半導体層に複数のトレンチ溝を形成して当該トレンチ溝間に前記第１ピラー領が形成され、各前記トレンチ溝に第２導電型の半導体をエピタキシャル成長により埋め込んで前記第２ピラー領域が形成されている請求項１〜６のいずれか１項に記載の半導体装置。
【請求項８】
第１導電型の半導体基体上に、第１導電型の半導体層を形成する第１工程と、
前記第１導電型の半導体層に、前記半導体基体の上面に対して平行な第１の方向をそれぞれ長手方向としたトレンチ溝を、前記半導体基体の上面に対して平行で且つ前記第１の方向と直交する第２の方向に沿って、間隔を空けて複数形成し、前記トレンチ溝間に第１導電型の第１ピラー領域を複数形成する第２工程と、
各前記トレンチ溝に第２導電型の半導体をエピタキシャル成長により埋め込んで第２導電型の第２ピラー領域を複数形成する第３工程と、
素子領域内の前記第２ピラー領域表面に、前記第１ピラー領域に接して第２導電型の第２の半導体領域を形成する第４工程と、
前記第２の半導体領域上の一部と前記第１ピラー領域上の一部に跨るように、ゲート絶縁膜を介してゲート電極を形成する第５工程と、
前記ゲート電極側部下方の前記第２の半導体領域上の一部に第１導電型のソース領域である第３の半導体領域を形成する第６工程と、
半導体素子が形成される素子領域を囲む終端領域の一部の領域であって、終端領域一部の前記第１ピラー領域と前記第２ピラー領域の上に第２導電型のリサーフ領域を形成する第７工程と、を有し、
前記第２工程において、前記素子領域から前記終端領域に亘って形成された前記第２ピラー領域の幅を第１幅とすると共に、前記素子領域に形成された各前記第１ピラー領域の幅及び前記終端領域のリサーフ領域に接続されている各前記第１ピラー領域の幅を第２幅とする一方、前記終端領域に形成され、かつ前記リサーフ領域が表面に形成されていない各第１ピラー領域の幅を、前記第２幅より狭い幅とする半導体装置の製造方法。