(57)【要約】  ＭＯＮＯＳメモリのゲート電極上のシリサイド層が断線することを防ぎ、かつ、ＭＩＳＦＥＴの特性を向上させる。その手段として、メモリセルと、いわゆるゲートラストプロセスにより形成されるＭＩＳＦＥＴとを混載する場合に、比較的高い温度の熱処理を伴うサリサイドプロセスによりソース・ドレイン領域上のシリサイド層を形成した後、メモリセルの制御ゲート電極およびメモリゲート電極のそれぞれの上に、比較的低い温度の熱処理を伴うサリサイドプロセスによりシリサイド層を形成する。
2016088196.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に第１絶縁膜を介して形成された第１ゲート電極と、前記半導体基板上に、内部に前記電荷蓄積部を有する第２絶縁膜を介して形成された第２ゲート電極と、前記第１ゲート電極および前記第２ゲート電極の間に介在する第３絶縁膜とを設け、前記第１ゲート電極および前記第２ゲート電極を挟むように、前記半導体基板の主面に第１ソース・ドレイン領域を形成する工程、
（ｃ）第１熱処理によりシリサイド化を行うことで、前記第１ソース・ドレイン領域の上面に接する第１シリサイド層を形成する工程、
（ｄ）前記（ｃ）工程後、前記半導体基板上に層間絶縁膜を形成する工程、
（ｅ）前記層間絶縁膜を研磨して、前記第１ゲート電極および前記第２ゲート電極のそれぞれの上面を露出させる工程、
（ｆ）前記（ｅ）工程後、第２熱処理によりシリサイド化を行うことで、前記第１ゲート電極の上面に接する第２シリサイド層と、前記第２ゲート電極の上面に接する第３シリサイド層とを形成する工程、
を有し、
前記第１ソース・ドレイン領域、前記第１ゲート電極、前記第２ゲート電極および前記第２絶縁膜は、前記メモリセルを構成し、
前記第２熱処理は、前記第１熱処理よりも高い温度で行う、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１〜第３シリサイド層は、白金を含んでおり、
前記第１シリサイド層の下面の単位面積当たりの白金の量は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの下面の単位面積当たりの白金の量よりも多い、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第１シリサイド層の引張応力は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの引張応力よりも大きい、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第１〜第３シリサイド層は、多結晶構造を有しており、
前記第１シリサイド層内の単位体積当たりの（０１０）配向粒の数は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの内部の単位体積当たりの（０１０）配向粒の数よりも多い、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記第１〜第３シリサイド層は、白金を含んでおり、
前記第１シリサイド層の上面の単位面積当たりの白金の量は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの上面の単位面積当たりの白金の量よりも少ない、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記半導体基板上に、ニッケルおよび白金を含む第１金属膜を形成する工程、
（ｃ２）前記第１熱処理を行うことで、前記第１金属膜と前記半導体基板とを反応させて、前記第１シリサイド層を形成する工程、
（ｃ３）前記（ｃ２）工程の後、未反応の前記第１金属膜を除去する工程、
を有し、
前記（ｆ）工程は、
（ｆ１）前記半導体基板上に、ニッケルおよび白金を含む第２金属膜を形成する工程、
（ｆ２）前記第２熱処理を行うことで、前記第２金属膜と前記第１ゲート電極および前記第２ゲート電極とを反応させて、前記第２シリサイド層および前記第３シリサイド層を形成する工程、
（ｆ３）前記（ｆ２）工程の後、未反応の前記第２金属膜を除去する工程、
を有する、半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記半導体基板上に、前記第１絶縁膜を介して、第１半導体膜を含む前記第１ゲート電極を形成する工程、
（ｂ２）前記第１ゲート電極の側壁と、前記側壁に隣接して前記第１絶縁膜から露出する前記半導体基板を覆うように、内部に前記電荷蓄積部を有する前記第２絶縁膜と、第２半導体膜とを順に形成する工程、
（ｂ３）前記第２半導体膜を加工することで、前記第１ゲート電極の側壁に、前記第２絶縁膜を介して、前記第２半導体膜を含む前記第２ゲート電極を形成する工程、
（ｂ４）前記第１ゲート電極、前記第２ゲート電極、前記第１絶縁膜および前記第２絶縁膜を挟むように、前記半導体基板の主面に第１ソース・ドレイン領域を形成する工程、
を有し、
前記第３絶縁膜は、前記第２絶縁膜の一部を構成する、半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記半導体基板の第１領域に、前記第１絶縁膜、第１ゲート電極、前記第２絶縁膜、前記第２ゲート電極および前記第１ソース・ドレイン領域を形成し、前記第１領域とは異なる第２領域の前記半導体基板上に、第４絶縁膜を介してダミーゲート電極を形成し、前記ダミーゲート電極の横の前記半導体基板の主面に第２ソース・ドレイン領域を形成し、
前記（ｃ）工程では、第１熱処理によりシリサイド化を行うことで、前記第１シリサイド層と、前記第２ソース・ドレイン領域の上面に接する第４シリサイド層とを形成し、
前記（ｅ）工程では、前記層間絶縁膜を研磨して、前記第１ゲート電極、前記第２ゲート電極および前記ダミーゲート電極のそれぞれの上面を露出させ、
（ｅ１）前記（ｅ）工程の後、前記（ｆ）工程の前に、前記ダミーゲート電極を除去することで溝を形成した後、前記溝内に金属ゲート電極を埋め混む工程をさらに有し、
前記第２ソース・ドレイン領域および前記金属ゲート電極は、電界効果トランジスタを構成する、半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記第１〜第４シリサイド層は、白金を含んでおり、
前記第４シリサイド層の下面の単位面積当たりの白金の量は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの下面の単位面積当たりの白金の量よりも多い、半導体装置の製造方法。
【請求項１０】
不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に、内部に前記電荷蓄積部を有する第１絶縁膜を介して第１ゲート電極を形成し、前記第１ゲート電極を挟むように、前記半導体基板の主面に第１ソース・ドレイン領域を形成する工程、
（ｃ）第１熱処理によりシリサイド化を行うことで、前記第１ソース・ドレイン領域の上面に接する第１シリサイド層を形成する工程、
（ｄ）前記（ｃ）工程後、前記半導体基板上に層間絶縁膜を形成する工程、
（ｅ）前記層間絶縁膜を研磨して、前記第１ゲート電極の上面を露出させる工程、
（ｆ）前記（ｅ）工程後、第２熱処理によりシリサイド化を行うことで、前記第１ゲート電極の上面に接する第２シリサイド層を形成する工程、
を有し、
前記第１ソース・ドレイン領域、前記第１ゲート電極および前記第１絶縁膜は、前記メモリセルを構成し、
前記第２熱処理は、前記第１熱処理よりも高い温度で行う、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記第１および第２シリサイド層は、白金を含んでおり、
前記第１シリサイド層の下面の単位面積当たりの白金の量は、前記第２シリサイド層の下面の単位面積当たりの白金の量よりも多い、半導体装置の製造方法。
【請求項１２】
請求項１０記載の半導体装置の製造方法において、
前記第１シリサイド層の引張応力は、前記第２シリサイド層の引張応力よりも大きい、半導体装置の製造方法。
【請求項１３】
半導体基板と、
前記半導体基板上に第１絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極と隣り合うように、前記半導体基板上に、内部に電荷蓄積部を有する前記第２絶縁膜を介して形成された第２ゲート電極と、
前記第１ゲート電極と前記第２ゲート電極との間に介在する第３絶縁膜と、
前記半導体基板の主面に形成された第１ソース・ドレイン領域と、
前記第１ソース・ドレイン領域の上面に接して形成された第１シリサイド層と、
前記第１ゲート電極の上面に接して形成された第２シリサイド層と、
前記第２ゲート電極の上面に接して形成された第３シリサイド層と、
を含むメモリセルを有し、
前記第１〜第３シリサイド層は、白金を含んでおり、
前記第１シリサイド層の下面の単位面積当たりの白金の量は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの下面の単位面積当たりの白金の量よりも多い、半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記第１シリサイド層の引張応力は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの引張応力よりも大きい、半導体装置。
【請求項１５】
請求項１３記載の半導体装置において、
前記第１〜第３シリサイド層は、多結晶構造を有しており、
前記第１シリサイド層内の単位体積当たりの（０１０）配向粒の数は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの内部の単位体積当たりの（０１０）配向粒の数よりも多い、半導体装置。
【請求項１６】
請求項１３記載の半導体装置において、
前記第１〜第３シリサイド層は、白金を含んでおり、
前記第１シリサイド層の上面の単位面積当たりの白金の量は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの上面の単位面積当たりの白金の量よりも少ない、半導体装置。
【請求項１７】
請求項１３記載の半導体装置において、
前記半導体基板上に第４絶縁膜を介して形成された金属ゲート電極と、
前記半導体基板の主面に形成された第２ソース・ドレイン領域と、
前記第２ソース・ドレイン領域の上面に接して形成された第４シリサイド層と、
を含む電界効果トランジスタを有し、
前記第１〜第４シリサイド層は、白金を含んでおり、
前記第４シリサイド層の下面の単位面積当たりの白金の量は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの下面の単位面積当たりの白金の量よりも多い、半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記第４シリサイド層の引張応力は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの引張応力よりも大きい、半導体装置。
【請求項１９】
請求項１７記載の半導体装置において、
前記第１〜第４シリサイド層は、多結晶構造を有しており、
前記第４シリサイド層内の単位体積当たりの（０１０）配向粒の数は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの内部の単位体積当たりの（０１０）配向粒の数よりも多い、半導体装置。
【請求項２０】
請求項１７記載の半導体装置において、
前記第１〜第４シリサイド層は、白金を含んでおり、
前記第４シリサイド層の上面の単位面積当たりの白金の量は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの上面の単位面積当たりの白金の量よりも少ない、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に関し、例えば、シリサイド層を有する半導体装置の製造に利用できるものである。
【背景技術】
【０００２】
微細化が可能な次世代のマイコンのロジック部に形成するトランジスタとして、メタルゲート電極および高誘電率膜（ｈｉｇｈ−ｋ膜）を含むトランジスタが知られている。このようなトランジスタの形成方法には、基板上にダミーゲート電極を形成した後、当該ダミーゲート電極をメタルゲート電極に置換する、いわゆるゲートラストプロセスが知られている。【０００３】
また、電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＭＩＳＦＥＴのゲート電極の下に、酸化膜で囲まれた導電性の浮遊ゲート電極あるいはトラップ性絶縁膜を有するメモリセルが広く使用されている。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、ＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型のスプリットゲート型セルがある。【０００４】
ゲートラストプロセスでは、各種のＭＩＳＦＥＴのソース・ドレイン領域上にシリサイド層を形成した後に素子を層間絶縁膜により覆い、その後層間絶縁膜の上面を研磨してゲート電極の上面を露出させる。このため、メモリセルを構成するゲート電極であって、半導体膜からなるゲート電極の上にシリサイド層を形成する場合には、当該研磨工程の後にシリサイド層を形成する工程を再度行う必要がある。【０００５】
特許文献１（特開２０１４−１５４７９０号公報）には、メモリセルと、ロジック部のＭＩＳＦＥＴとを混載する場合において、ＭＩＳＦＥＴのソース・ドレイン領域上のシリサイド層を形成し、続いて、ゲートラストプロセスによりＭＩＳＦＥＴのメタルゲート電極を形成した後に、メモリセルのゲート電極上にシリサイド層を形成することが記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０１４−１５４７９０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ＭＩＳＦＥＴのソース・ドレイン領域上のシリサイド層の引張応力を強めることができれば、チャネル領域への引張応力を誘起させることで、当該ＭＩＳＦＥＴの特性を向上させることができる。一方、メモリセルのゲート電極上のシリサイド層の引張応力が大きくなると、シリサイド層が断線しやすくなるため、シリサイド層の断線により素子の動作速度が著しく低下する問題が起きる。【０００８】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【０００９】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。【００１０】
一実施の形態である半導体装置の製造方法は、ＭＯＮＯＳメモリと、ゲートラストプロセスにより形成されるＭＩＳＦＥＴとを混載する場合において、高温の熱処理を伴うサリサイドプロセスによりソース・ドレイン領域上のシリサイド層を形成した後、ＭＯＮＯＳメモリのゲート電極上に、低温の熱処理を伴うサリサイドプロセスによりシリサイド層を形成するものである。【００１１】
また、他の実施の形態である半導体装置は、基板上に混載されたＭＯＮＯＳメモリおよびＭＩＳＦＥＴのそれぞれのソース・ドレイン領域上の第１シリサイド層の下面における単位面積当たりの白金の量が、ＭＯＮＯＳｑメモリのゲート電極上の第２シリサイド層の下面における単位面積当たりの白金の量よりも多いものである。
【発明の効果】
【００１２】
一実施の形態によれば、半導体装置の性能を向上させることができる。特に、ゲート電極の高抵抗化を防ぎつつ、素子の特性を向上させることができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１である半導体装置の製造工程中の断面図である。
【図２】図１に続く半導体装置の製造工程中の断面図である。
【図３】図２に続く半導体装置の製造工程中の断面図である。
【図４】図３に続く半導体装置の製造工程中の断面図である。
【図５】図４に続く半導体装置の製造工程中の断面図である。
【図６】図５に続く半導体装置の製造工程中の断面図である。
【図７】図６に続く半導体装置の製造工程中の断面図である。
【図８】図７に続く半導体装置の製造工程中の断面図である。
【図９】図８に続く半導体装置の製造工程中の断面図である。
【図１０】図９に続く半導体装置の製造工程中の断面図である。
【図１１】図１０に続く半導体装置の製造工程中の断面図である。
【図１２】図１１に続く半導体装置の製造工程中の断面図である。
【図１３】図１２に続く半導体装置の製造工程中の断面図である。
【図１４】図１３に続く半導体装置の製造工程中の断面図である。
【図１５】図１４に続く半導体装置の製造工程中の断面図である。
【図１６】図１５に続く半導体装置の製造工程中の断面図である。
【図１７】図１６に続く半導体装置の製造工程中の断面図である。
【図１８】図１７に続く半導体装置の製造工程中の断面図である。
【図１９】図１８に続く半導体装置の製造工程中の断面図である。
【図２０】図１９に続く半導体装置の製造工程中の断面図である。
【図２１】図２０に続く半導体装置の製造工程中の断面図である。
【図２２】図２１に続く半導体装置の製造工程中の断面図である。
【図２３】「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。
【図２４】実施の形態１の変形例１である半導体装置の断面図である。
【図２５】実施の形態１の変形例２である半導体装置の断面図である。
【図２６】実施の形態１の変形例３である半導体装置の断面図である。
【図２７】実施の形態２である半導体装置の製造工程中の断面図である。
【図２８】図２７に続く半導体装置の製造工程中の断面図である。
【図２９】図２８に続く半導体装置の製造工程中の断面図である。
【発明を実施するための形態】
【００１４】
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
【００１５】
また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−」、「ｎ＋」の順に不純物濃度が高くなる。
【００１６】
本実施の形態および以下の実施の形態の半導体装置は、不揮発性メモリ（不揮発性記憶素子、フラッシュメモリ、不揮発性半導体記憶装置）を備えた半導体装置である。本実施の形態では、不揮発性メモリは、ｎチャネル型ＭＩＳＦＥＴ（ＭＩＳＦＥＴ：Metal Insulator Semiconductor Field Effect Transistor）を基本としたメモリセルをもとに説明を行う。
【００１７】
また、本実施の形態および以下の実施の形態での極性（書込・消去・読出時の印加電圧の極性やキャリアの極性）は、ｎチャネル型ＭＩＳＦＥＴを基本としたメモリセルの場合の動作を説明するためのものであり、ｐチャネル型ＭＩＳＦＥＴを基本とする場合は、印加電位やキャリアの導電型等の全ての極性を反転させることで、原理的には同じ動作を得ることができる。また、本願では、金属膜と半導体膜とが反応して形成されたシリサイド層と半導体膜とを区別して説明する。つまり、本願でいうシリサイドは、金属とシリコンとの化合物であり、半導体ではない。
【００１８】
＜半導体装置の製造方法について＞
本実施の形態の半導体装置の製造方法を、図１〜図２２を参照して説明する。
【００１９】
図１〜図２２は、本実施の形態の半導体装置の製造工程中の断面図である。図１〜図２２においては、各図の左側にメモリセル領域１Ａを示し、右側に周辺回路領域１Ｂを示している。メモリセル領域１Ａには不揮発性メモリのメモリセルが、周辺回路領域１ＢにはＭＩＳＦＥＴが、それぞれ形成される様子を示す。
【００２０】
ここでは、メモリセル領域１Ａにｎチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）からなるメモリセルを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴ（制御トランジスタおよびメモリトランジスタ）からなるメモリセルをメモリセル領域１Ａに形成することもできる。同様に、ここでは、周辺回路領域１Ｂにｎチャネル型のＭＩＳＦＥＴを形成する場合について説明するが、導電型を逆にしてｐチャネル型のＭＩＳＦＥＴを周辺回路領域１Ｂに形成することもできる。
【００２１】
また、周辺回路領域１Ｂに、ｎチャネル型のＭＩＳＦＥＴとｐチャネル型のＭＩＳＦＥＴの両方、すなわちＣＭＩＳＦＥＴを形成することもできる。また、本実施の形態では、周辺回路領域１Ｂに比較的低耐圧のＭＩＳＦＥＴを形成することについて説明するが、周辺回路領域１Ｂには、当該低耐圧のＭＩＳＦＥＴに比べてゲート長、またはゲート絶縁膜の厚さなどに違いのある、高耐圧のＭＩＳＦＥＴも形成される。
【００２２】
半導体装置を製造工程においては、まず、図１に示すように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコン（Ｓｉ）などからなる半導体基板（半導体ウエハ）ＳＢを用意する。それから、半導体基板ＳＢの主面に、活性領域を規定する複数の素子分離領域ＳＴを形成する。
【００２３】
素子分離領域ＳＴは、酸化シリコンなどの絶縁体からなり、例えばＳＴＩ法またはＬＯＣＯＳ法などにより形成することができる。ここでは、ＳＴＩ法により素子分離領域を形成することについて説明する。
【００２４】
すなわち、半導体基板ＳＢ上に順に酸化シリコン膜および窒化シリコン膜を順に積層した後、フォトリソグラフィ技術およびドライエッチング法を用いて窒化シリコン膜および酸化シリコン膜をエッチングし、さらに半導体基板ＳＢの上面に溝を形成する。当該溝は複数形成される。
【００２５】
続いて、それらの溝内に、例えば酸化シリコンからなる絶縁膜を埋め込んだ後、研磨工程などにより、半導体基板ＳＢ上の各絶縁膜を除去することで、複数の素子分離領域ＳＴを形成する。素子分離領域ＳＴは、例えばメモリセル領域１Ａと周辺回路領域１Ｂとの間と、周辺回路領域１Ｂ内に形成するＭＩＳＦＥＴ同士の間とに形成されている。これにより図１に示す構造を得る。
【００２６】
次に、図示は省略するが、メモリセル領域１Ａおよび周辺回路領域１Ｂの半導体基板ＳＢの主面にｐ型ウエルを形成する。ｐ型ウエルは、例えばホウ素（Ｂ）などのｐ型の不純物を半導体基板ＳＢにイオン注入することなどによって形成することができる。なお、メモリセル、高耐圧のＭＩＳＦＥＴまたは低耐圧のＭＩＳＦＥＴなどのそれぞれの形成領域において形成するｐ型ウエルは、同じイオン注入工程で形成することもできるが、各素子の特性の最適化のため、それぞれの領域において、異なるイオン注入工程で形成することも可能である。
【００２７】
次に、図２に示すように、半導体基板ＳＢの主面に、ゲート絶縁膜用の絶縁膜ＩＦ１を形成する。すなわち、メモリセル領域１Ａおよび周辺回路領域１Ｂの半導体基板ＳＢの上面上に絶縁膜ＩＦ１を形成する。絶縁膜ＩＦ１としては、例えば酸化シリコン膜を用いることができる。メモリセル領域１Ａおよび周辺回路領域１Ｂのそれぞれの絶縁膜ＩＦ１は、別々の工程で形成することで、互いに異なる膜厚で形成してもよい。
【００２８】
その後、絶縁膜ＩＦ１の上面を覆うように、例えばＣＶＤ（Chemical Vapor Deposition）法を用いて、半導体基板ＳＢ上に多結晶シリコン膜からなるシリコン膜ＰＳ１を形成する。成膜時はシリコン膜ＰＳ１をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ１を、多結晶シリコン膜からなるシリコン膜ＰＳ１に変えることもできる。また、シリコン膜ＰＳ１は、成膜時に不純物を導入するか、あるいは成膜後に不純物をイオン注入することなどにより、低抵抗の半導体膜（ドープトポリシリコン膜）とすることができる。シリコン膜ＰＳ１に導入するｎ型不純物としては、例えばリン（Ｐ）を好適に用いることができる。
【００２９】
その後、シリコン膜ＰＳ１上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ２を形成する。絶縁膜ＩＦ２は例えば窒化シリコン（ＳｉＮ）からなるキャップ絶縁膜である。絶縁膜ＩＦ２の膜厚は、例えば２０〜５０ｎｍ程度とすることができる。
【００３０】
次に、図２に示すように、メモリセル領域１Ａの絶縁膜ＩＦ２、シリコン膜ＰＳ１および絶縁膜ＩＦ１からなる積層膜を、フォトリソグラフィ技術およびエッチング技術によりパターニングする。これにより、メモリセル領域１Ａでは、絶縁膜ＩＦ１からなるゲート絶縁膜ＧＩが形成される。また、このエッチング工程により、メモリセル領域１Ａのシリコン膜ＰＳ１からなる制御ゲート電極ＣＧが形成される。制御ゲート電極ＣＧは、後の工程でシリサイド化されることで制御ゲート電極となるパターンである。制御ゲート電極ＣＧは、平面視において所定の方向に延在するパターンである。当該所定の方向、つまりゲート幅方向とは、図２の奥行き方向である。
【００３１】
上記のパターニング工程は、例えば次のようにして行うことができる。すなわち、メモリセル領域１Ａの絶縁膜ＩＦ２、シリコン膜ＰＳ１および絶縁膜ＩＦ１を、フォトリソグラフィ技術およびドライエッチング法を用いて加工する。これにより、制御ゲート電極ＣＧおよびゲート絶縁膜ＧＩを形成する。なお、最初にメモリセル領域１Ａの絶縁膜ＩＦ２をフォトリソグラフィ技術およびドライエッチング法を用いて加工し、その後に絶縁膜ＩＦ２をマスクとして、シリコン膜ＰＳ１および絶縁膜ＩＦ１を加工することも可能である。
【００３２】
次に、図３に示すように、フォトリソグラフィ技術およびウェットエッチング法を用いて、周辺回路領域１Ｂの絶縁膜ＩＦ２を除去する。これにより、周辺回路領域１Ｂのシリコン膜ＰＳ１の上面が露出する。このとき、メモリセル領域１Ａの絶縁膜ＩＦ２は除去しない。
【００３３】
その後、半導体基板ＳＢの主面全面上に、メモリトランジスタのゲート絶縁膜用のＯＮＯ（oxide-nitride-oxide）膜ＯＮを形成する。ＯＮＯ膜ＯＮは、メモリセル領域１Ａの半導体基板ＳＢの上面と、ゲート絶縁膜ＧＩ、ＩＦ２および制御ゲート電極ＣＧからなる積層膜の側壁および上面とを覆い、周辺回路領域１Ｂの絶縁膜ＩＦ１およびシリコン膜ＰＳ１を含む積層膜の側壁および上面を覆っている。
【００３４】
ＯＮＯ膜ＯＮは、内部に電荷蓄積部を有する絶縁膜である。具体的には、ＯＮＯ膜ＯＮは、半導体基板ＳＢ上に形成された酸化シリコン膜ＯＸ１と、酸化シリコン膜ＯＸ１上に形成された窒化シリコン膜ＮＴと、窒化シリコン膜ＮＴ上に形成された酸化シリコン膜ＯＸ２との積層膜からなる。
【００３５】
酸化シリコン膜ＯＸ１、ＯＸ２は、例えば酸化処理（熱酸化処理）またはＣＶＤ法あるいはその組み合わせにより形成することができる。この際の酸化処理には、ＩＳＳＧ（In-Situ Steam Generation）酸化を用いることも可能である。窒化シリコン膜ＮＴは、例えばＣＶＤ法により形成することができる。
【００３６】
本実施の形態においては、メモリセルを構成し、トラップ準位を有する絶縁膜（電荷蓄積層）として、窒化シリコン膜ＮＴを形成している。電荷蓄積層として用いる膜は、信頼性の面などで窒化シリコン膜が好適であるが、窒化シリコン膜に限定されものではなく、例えば酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜（高誘電率絶縁膜）を電荷蓄積層または電荷蓄積部として使用することもできる。
【００３７】
酸化シリコン膜ＯＸ１の厚みは、例えば２〜１０ｎｍ程度とすることができ、窒化シリコン膜ＮＴの厚みは、例えば５〜１５ｎｍ程度とすることができ、酸化シリコン膜ＯＸ２の厚みは、例えば２〜１０ｎｍ程度とすることができる。
【００３８】
続いて、ＯＮＯ膜ＯＮの表面を覆うように、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いて多結晶のシリコン膜ＰＳ２を形成する。これにより、メモリセル領域１Ａにおいて露出していたＯＮＯ膜ＯＮの側壁および上面は、シリコン膜ＰＳ２により覆われる。つまり、制御ゲート電極ＣＧの側壁には、ＯＮＯ膜ＯＮを介してシリコン膜ＰＳ２が形成される。
【００３９】
シリコン膜ＰＳ２の膜厚は、例えば４０ｎｍである。成膜時はシリコン膜ＰＳ２をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ２を、多結晶シリコン膜からなるシリコン膜ＰＳ２に変えることもできる。シリコン膜ＰＳ２は、例えばｐ型の不純物（例えばホウ素（Ｂ））を比較的高い濃度で導入された膜である。シリコン膜ＰＳ２は、後述のメモリゲート電極ＭＧを形成するための膜である。
【００４０】
ここでいう膜厚とは、特定の膜の場合、当該膜の下地の表面に対して垂直な方向における当該膜の厚さをいう。例えば、ＯＮＯ膜ＯＮの上面などのように、半導体基板ＳＢの主面に沿う面の上に、当該面に沿ってシリコン膜ＰＳ２が形成された場合、シリコン膜ＰＳ２の膜厚とは、半導体基板ＳＢの主面に対して垂直な方向におけるシリコン膜ＰＳ２の厚さをいう。また、ＯＮＯ膜ＯＮの側壁のように、半導体基板ＳＢの主面に対して垂直な壁に接して形成される部分のシリコン膜ＰＳ２の場合、当該側壁に対して垂直な方向におけるシリコン膜ＰＳ２の厚さをいう。
【００４１】
なお、図３では酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＴおよび窒化シリコン膜ＮＴの３層の積層構造からなるＯＮＯ膜ＯＮを示しているが、以下の説明で用いる断面図では、図を分かりやすくするため、ＯＮＯ膜ＯＮの積層構造の図示を省略する。すなわち、ＯＮＯ膜ＯＮは積層構造を有するが、以下の説明で用いる図では、ＯＮＯ膜ＯＮを構成する膜同士の境界の図示を省略し、ＯＮＯ膜ＯＮを１つの膜として示す。
【００４２】
次に、図４に示すように、異方性エッチング技術により、シリコン膜ＰＳ２をエッチバック（エッチング、ドライエッチング、異方性エッチング）することで、ＯＮＯ膜ＯＮの上面を露出させる。当該エッチバック工程では、シリコン膜ＰＳ２を異方性エッチング（エッチバック）することにより、ゲート絶縁膜ＧＩ、ＩＦ２および制御ゲート電極ＣＧからなる積層膜の両方の側壁上に、ＯＮＯ膜ＯＮを介して、シリコン膜ＰＳ２をサイドウォール状に残す。
【００４３】
これにより、メモリセル領域１Ａにおいて、上記積層膜の側壁のうち、一方の側壁に、ＯＮＯ膜ＯＮを介してサイドウォール状に残存したシリコン膜ＰＳ２からなるメモリゲート電極ＭＧが形成される。また、上記エッチバックにより、周辺回路領域１ＢのＯＮＯ膜ＯＮの上面が露出する。
【００４４】
続いて、フォトリソグラフィ技術を用いて、制御ゲート電極ＣＧの一方の側壁に隣接するメモリゲート電極ＭＧを覆い、かつ、制御ゲート電極ＣＧの他方の側壁に隣接するシリコン膜ＰＳ２を露出するレジスト膜（図示しない）を半導体基板ＳＢ上に形成する。その後、そのレジスト膜をエッチングマスクとしてエッチングを行うことにより、制御ゲート電極ＣＧを挟んでメモリゲート電極ＭＧの反対側に形成されたシリコン膜ＰＳ２を除去する。その後、当該レジスト膜を除去する。このエッチング工程において、メモリゲート電極ＭＧは、レジスト膜で覆われているため、エッチングされずに残存する。
【００４５】
続いて、ＯＮＯ膜ＯＮのうち、メモリゲート電極ＭＧで覆われずに露出する部分をエッチング（例えばウェットエッチング）によって除去する。この際、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧの直下のＯＮＯ膜ＯＮは除去されずに残る。同様に、ゲート絶縁膜ＧＩ、ＩＦ２および制御ゲート電極ＣＧを含む積層膜と、メモリゲート電極ＭＧとの間に位置するＯＮＯ膜ＯＮは、除去されずに残る。他の領域のＯＮＯ膜ＯＮは除去されるため、メモリセル領域１Ａの半導体基板ＳＢの上面が露出し、また、上記積層膜の上面が露出し、また、周辺回路領域１Ｂのシリコン膜ＰＳ１の上面が露出する。また、制御ゲート電極ＣＧの側壁であって、メモリゲート電極ＭＧと隣接していない方の側壁が露出する。
【００４６】
このようにして、制御ゲート電極ＣＧと隣り合うように、半導体基板ＳＢ上に、内部に電荷蓄積部を有するＯＮＯ膜ＯＮを介してメモリゲート電極ＭＧが形成される。
【００４７】
次に、図５に示すように、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いて、絶縁膜ＩＦ３を形成する。絶縁膜ＩＦ３は、例えば窒化シリコン膜からなる。これにより、周辺回路領域１Ｂのシリコン膜ＰＳ１は、絶縁膜ＩＦ３により覆われる。また、メモリセル領域１Ａのゲート絶縁膜ＧＩ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ２からなる積層膜と、当該積層膜の側壁に隣接するＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧと、メモリセル領域１Ａの半導体基板ＳＢの主面とは、絶縁膜ＩＦ３により覆われる。なお、図示はしていないが、絶縁膜ＩＦ３を形成する前に、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いて酸化シリコン膜を堆積してもよい。
【００４８】
続いて、フォトリソグラフィ技術を用いて、メモリセル領域１Ａの絶縁膜ＩＦ３を覆うレジスト膜ＰＲ１を形成する。なお、シリコン膜ＰＳ１の上面および側壁のそれぞれに接する絶縁膜ＩＦ３はレジスト膜ＰＲ１から露出している。
【００４９】
次に、図６に示すように、レジスト膜ＰＲ１から露出する絶縁膜ＩＦ３をウェットエッチング法により除去した後、レジスト膜ＰＲ１を除去する。これにより、周辺回路領域１Ｂの絶縁膜ＩＦ３は除去され、シリコン膜ＰＳ１および絶縁膜ＩＦ１が露出する。
【００５０】
その後、周辺回路領域１Ｂのシリコン膜ＰＳ１および絶縁膜ＩＦ１を、例えばウェットエッチング法を用いて除去する。このとき、メモリセル領域１Ａのゲート絶縁膜ＧＩ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ２からなる積層膜と、当該積層膜の側壁に隣接するＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧとは、絶縁膜ＩＦ３により覆われているため除去されない。
【００５１】
次に、図７に示すように、半導体基板ＳＢの主面全面上に、絶縁膜ＩＦ４、ＨＫ、金属膜ＴＮ、シリコン膜ＰＳ３および絶縁膜ＩＦ５を順に形成する。これにより、メモリセル領域１Ａのゲート絶縁膜ＧＩ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ２からなる積層膜と、当該積層膜の側壁に隣接するＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧとは、絶縁膜ＩＦ３、ＩＦ４、ＨＫ、金属膜ＴＮ、シリコン膜ＰＳ３および絶縁膜ＩＦ５により覆われる。
【００５２】
絶縁膜ＩＦ４は、例えば酸化シリコン膜からなり、熱酸化法などの酸化法を用いて形成することができる。絶縁膜ＨＫは、ゲート絶縁膜用の絶縁膜である。具体的には、絶縁膜ＨＫは、後に周辺回路領域１Ｂに形成するＭＩＳＦＥＴのゲート絶縁膜を構成する膜である。絶縁膜ＨＫは、酸化シリコンおよび窒化シリコンのいずれよりも誘電率（比誘電率）が高い絶縁材料膜、いわゆるｈｉｇｈ−ｋ膜（高誘電率膜）である。
【００５３】
絶縁膜ＨＫとしては、酸化ハフニウム膜、酸化ジルコニウム膜、酸化アルミニウム膜、酸化タンタル膜または酸化ランタン膜などの金属酸化物膜を用いることができ、また、これらの金属酸化物膜は、窒素（Ｎ）およびケイ素（Ｓｉ）の一方または両方をさらに含有することもできる。絶縁膜ＨＫは、例えば、ＡＬＤ（Atomic layer Deposition：原子層堆積）法などにより形成することができる。絶縁膜ＨＫの膜厚は例えば１．５ｎｍである。ゲート絶縁膜に高誘電率膜（ここでは絶縁膜ＨＫ）を用いた場合は、酸化シリコン膜を用いた場合に比べて、ゲート絶縁膜の物理的膜厚を増加させることができるため、リーク電流を低減できるという利点を得られる。
【００５４】
金属膜ＴＮは、例えば窒化チタン膜からなり、例えばスパッタリング法により形成することができる。シリコン膜ＰＳ３はポリシリコン膜からなり、例えばＣＶＤ法により形成することができる。シリコン膜ＰＳ３の膜厚は、例えば４０ｎｍである。成膜時はシリコン膜ＰＳ３をアモルファスシリコン膜として形成してから、その後の熱処理で、アモルファスシリコン膜からなるシリコン膜ＰＳ３を、多結晶シリコン膜からなるシリコン膜ＰＳ３に変えることもできる。シリコン膜ＰＳ３は、例えばｐ型の不純物（例えばホウ素（Ｂ））を比較的高い濃度で導入された膜である。シリコン膜ＰＳ３は、後述のダミーゲート電極ＤＧを形成するための膜である。絶縁膜ＩＦ５は、例えば窒化シリコンからなるキャップ絶縁膜であり、例えばＣＶＤ法により形成することができる。
【００５５】
次に、図８に示すように、フォトリソグラフィ技術によりパターニングされたレジスト膜ＰＲ２を形成する。レジスト膜ＰＲ２は、メモリセル領域１Ａと周辺回路領域１Ｂとの境界の近傍の半導体基板ＳＢと素子分離領域ＳＴとを露出するレジスト膜である。その後、レジスト膜ＰＲ２をマスクとしてエッチングを行うことにより、絶縁膜ＩＦ５、シリコン膜ＰＳ３、金属膜ＴＮ、絶縁膜ＨＫおよび絶縁膜ＩＦ４を除去する。これにより、メモリセル領域１Ａのシリコン膜ＰＳ３と周辺回路領域１Ｂのシリコン膜ＰＳ３とは、互いに分離される。
【００５６】
次に、図９に示すように、レジスト膜ＰＲ２を除去した後、半導体基板ＳＢの主面全面上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ６を形成する。絶縁膜ＩＦ６は、例えば酸化シリコン膜からなるキャップ絶縁膜である。その後、フォトリソグラフィ技術およびエッチング法を用いて、メモリセル領域１Ａの絶縁膜ＩＦ６を除去する。これにより、メモリセル領域１Ａは絶縁膜ＩＦ６から露出し、周辺回路領域１Ｂの絶縁膜ＩＦ４、ＨＫ、金属膜ＴＮ、シリコン膜ＰＳ３および絶縁膜ＩＦ５は、絶縁膜ＩＦ６に覆われた状態となる。
【００５７】
次に、図１０に示すように、リン酸を用いてメモリセル領域１Ａの絶縁膜ＩＦ５およびシリコン膜ＰＳ３を除去した後、金属膜ＴＮ、絶縁膜ＨＫおよびＩＦ３を除去する。このとき、周辺回路領域１Ｂの半導体基板ＳＢ上の構造体はレジスト膜に覆われているため、除去されない。これにより、メモリセル領域１Ａのゲート絶縁膜ＧＩ、制御ゲート電極ＣＧおよび絶縁膜ＩＦ２からなる積層膜と、当該積層膜の側壁に隣接するＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧと、半導体基板ＳＢの主面とが露出する。その後、周辺回路領域１Ｂの絶縁膜ＩＦ６を除去する。
【００５８】
次に、図１１に示すように、周辺回路領域１Ｂの絶縁膜ＩＦ５、シリコン膜ＰＳ３、金属膜ＴＮ、絶縁膜ＨＫおよびＩＦ４を、フォトリソグラフィ技術およびエッチング技術を用いてパターニングする。これにより、周辺回路を構成するＭＩＳＦＥＴを形成する領域に、シリコン膜ＰＳ３からなるダミーゲート電極ＤＧと、絶縁膜ＨＫおよびＩＦ４からなるゲート絶縁膜とを形成する。ここでは、まず絶縁膜ＩＦ５をフォトリソグラフィ技術およびエッチング法を用いてパターニングした後、メモリセル領域１Ａをレジスト膜により覆った状態で、絶縁膜ＩＦ５をマスクとしてエッチングを行うことで、シリコン膜ＰＳ３、金属膜ＴＮ、絶縁膜ＨＫおよびＩＦ４をパターニングする。
【００５９】
次に、図１２に示すように、複数のエクステンション領域（ｎ−型半導体領域、不純物拡散領域）ＥＸを、イオン注入法などを用いて形成する。すなわち、例えばヒ素（Ａｓ）またはリン（Ｐ）などのｎ型の不純物を、ゲート絶縁膜ＧＩ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよびＯＮＯ膜ＯＮなどをマスクとして用いて半導体基板ＳＢにイオン注入法で導入することにより、複数のエクステンション領域ＥＸを形成する。エクステンション領域ＥＸの形成前に、ゲート絶縁膜ＧＩ、制御ゲート電極ＣＧ、絶縁膜ＩＦ２、ＯＮＯ膜ＯＮおよびメモリゲート電極ＭＧを含む構造体の側壁と、ダミーゲート電極ＤＧの側壁とをそれぞれ覆うオフセットスペーサを、例えば窒化シリコン膜、酸化シリコン膜、またはそれらの積層膜などにより形成してもよい。
【００６０】
メモリセル領域１Ａと周辺回路領域１Ｂのそれぞれのエクステンション領域ＥＸは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。なお、図示は省略しているが、エクステンション領域ＥＸの形成工程の前または後に、例えば周辺回路領域１Ｂの半導体基板ＳＢの主面に、絶縁膜ＩＦ５、ダミーゲート電極ＤＧをマスクとしてｐ型の不純物（例えばホウ素（Ｂ））を打ち込むことで、ハロー領域を形成してもよい。ハロー領域は、エクステンション領域ＥＸよりもダミーゲート電極ＤＧの中心の直下の半導体基板ＳＢの主面、つまり、後の工程で周辺回路領域１Ｂに形成されるＭＩＳＦＥＴのチャネル領域に近い箇所に形成される。ハロー領域を形成することにより、当該ＭＩＳＦＥＴの短チャネル特性を改善させることが可能である。
【００６１】
続いて、メモリセル領域１Ａの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含む上記構造体の両側の側壁を覆うサイドウォールＳＷを形成する。また、同工程により、周辺回路領域１Ｂにおいて、ゲート絶縁膜ＧＩ、絶縁膜ＨＫ、金属膜ＴＮ、ダミーゲート電極ＤＧおよび絶縁膜ＩＦ５からなる積層膜の両側の側壁を覆うサイドウォールＳＷを形成する。
【００６２】
サイドウォールＳＷは、ＣＶＤ法などを用いて半導体基板ＳＢ上に例えば酸化シリコン膜および窒化シリコン膜を順に形成した後、異方性エッチングにより当該酸化シリコン膜および当該窒化シリコン膜を一部除去し、半導体基板ＳＢの上面および絶縁膜ＩＦ２、ＩＦ５の上面を露出させることにより、自己整合的に形成することができる。つまり、サイドウォールＳＷは積層膜により形成することが考えられるが、図では当該積層膜を構成する膜同士の界面を示していない。
【００６３】
続いて、拡散領域（ｎ＋型半導体領域、不純物拡散領域）ＤＦを、イオン注入法などを用いてメモリセル領域１Ａおよび周辺回路領域１Ｂに形成する。すなわち、ｎ型不純物（例えばヒ素（Ａｓ）またはリン（Ｐ））を、ゲート絶縁膜ＧＩ、制御ゲート電極ＣＧ、絶縁膜ＩＦ２、ＯＮＯ膜ＯＮ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよびサイドウォールＳＷをマスク（イオン注入阻止マスク）として用いて半導体基板ＳＢにイオン注入法で導入することで、拡散領域ＤＦを形成することができる。拡散領域ＤＦは、エクステンション領域ＥＸよりも不純物濃度が高く、かつ接合深さが深い。
【００６４】
これにより、エクステンション領域ＥＸと、エクステンション領域ＥＸよりも不純物濃度が高い拡散領域ＤＦとからなり、ＬＤＤ（Lightly Doped Drain）構造を有するソース・ドレイン領域が形成される。
【００６５】
メモリセル領域１Ａにおいて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを含む構造体の横の半導体基板ＳＢの上面に形成されたエクステンション領域ＥＸおよび拡散領域ＤＦは、後に形成するメモリセル領域１Ａの制御トランジスタおよびメモリトランジスタのソース・ドレイン領域を構成する。また、周辺回路領域１Ｂにおいて、ダミーゲート電極ＤＧの横の半導体基板ＳＢの上面に形成されたエクステンション領域ＥＸおよび拡散領域ＤＦは、後に形成する周辺回路領域１ＢのＭＩＳＦＥＴのソース・ドレイン領域を構成する。メモリセル領域１Ａと周辺回路領域１Ｂのそれぞれの拡散領域ＤＦは、同じイオン注入工程で形成することができるが、異なるイオン注入工程で形成することも可能である。
【００６６】
続いて、ソースおよびドレイン用の半導体領域（エクステンション領域ＥＸおよび拡散領域ＤＦ）などに導入された不純物を活性化するための熱処理である活性化アニールを行う。
【００６７】
次に、図１３および図１４を用いて説明する、いわゆるサリサイド（Salicide：Self Aligned Silicide）プロセスを行うことによって、シリサイド層を形成する。具体的には、次のようにしてシリサイド層を形成することができる。
【００６８】
すなわち、図１３に示すように、前処理として、半導体基板ＳＢの主面に対してケミカルドライエッチングを行うことで、半導体基板ＳＢ上の余分な酸化シリコン膜などを除去し、半導体の表面を露出させる。続いて、拡散領域ＤＦの上面上およびメモリゲート電極ＭＧの上面上を含む半導体基板ＳＢの主面全面上に、シリサイド層形成用の金属膜ＭＦ１を形成（堆積）する。金属膜ＭＦ１の膜厚は、例えば２０〜２５ｎｍである。
【００６９】
金属膜ＭＦ１は、例えば、ニッケル（Ｎｉ）と白金（Ｐｔ）との合金膜からなり、スパッタリング法などを用いて形成することができる。ここで形成する金属膜ＭＦ１はニッケルを含む合金膜であり、当該合金膜内においてニッケルに対して添加する材料は、白金に限らず、アルミニウム（Ａｌ）または炭素（Ｃ）などであってもよい。ただし、白金はアルミニウムまたは炭素などに比べて耐熱性が高いため、当該合金膜に好適に用いることができる。
【００７０】
次に、図１４に示すように、半導体基板ＳＢに対して熱処理を施すことによって、拡散領域ＤＦおよびメモリゲート電極ＭＧの各表層部分を、金属膜ＭＦ１と反応させる。この反応、つまりシリサイド化により、拡散領域ＤＦおよびメモリゲート電極ＭＧのそれぞれの上部に、シリサイド層Ｓ１が形成される。また、上記熱処理を行っても未反応であった金属膜ＭＦ１を、ウェットエッチングなどにより除去する。
【００７１】
この熱処理では、カーボンヒータにより半導体基板に対して加熱を行う熱処理装置を用いる。ここで、当該熱処理は、２度の熱処理工程を含んでいる。つまり、１度目の熱処理では、例えば２６０℃で３０〜１２０秒加熱を行うことで、ＮｉＳｉの微結晶およびＮｉ２Ｓｉを含むシリサイド層Ｓ１を形成する。その後、上記のように未反応の金属膜ＭＦ１をウェットエッチングなどにより除去した後、さらに２度目の熱処理において、６００℃で５〜３０秒加熱を行うことで、シリサイド層Ｓ１内のＮｉＳｉ結晶を成長させる。このように２度に分けて熱処理を行うことで、シリサイド層Ｓ１が異常成長して半導体基板ＳＢ内において延伸することを防ぐことができる。これにより形成されたシリサイド層Ｓ１は、例えばニッケル白金（ＮｉＰｔ）シリサイドからなる。
【００７２】
ここでは、上記熱処理において２回行われる熱処理のうち、２度目に行われる熱処理を、便宜上、第１熱処理と呼ぶ。第１熱処理は例えば４５０〜６００℃で行う。本実施の形態では、上記のように、第１熱処理を６００℃で行っている。なお、第１熱処理は、レーザーまたはフラッシュランプを用いて行ってもよい。また、第１熱処理を行ってから、未反応の金属膜ＭＦ１を除去してもよい。
【００７３】
このように第１熱処理は非常に高い温度で行われるため、シリサイド層Ｓ１内の白金はシリサイド層Ｓ１の底部に偏析する。つまり、シリサイド層Ｓ１内の白金は、シリサイド層Ｓ１の上面に比べ、シリサイド層Ｓ１の底面に非常に多く存在している。また、このように比較的高い温度の熱処理により形成されたシリサイド層Ｓ１は、比較的大きい引張応力を有している。
【００７４】
なお、制御ゲート電極ＣＧの上面はキャップ膜である絶縁膜ＩＦ２により覆われているため、制御ゲート電極ＣＧの上部にシリサイド層Ｓ１は形成されない。同様に、周辺回路領域１Ｂのダミーゲート電極ＤＧの上部もキャップ膜である絶縁膜ＩＦ５に覆われているため、ダミーゲート電極ＤＧの上部にシリサイド層Ｓ１は形成されない。また、サイドウォール状のメモリゲート電極ＭＧの上部は露出しているため、その露出部にはシリサイド層Ｓ１が形成される。ただし、このシリサイド層Ｓ１は、後の工程において行うＣＭＰ（Chemical Mechanical Polishing）法による研磨工程により、完全に除去される。
【００７５】
次に、図１５に示すように、半導体基板ＳＢの主面全面上に、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ダミーゲート電極ＤＧおよびサイドウォールＳＷを覆うように、絶縁膜（ライナー絶縁膜）ＩＦ７および層間絶縁膜ＩＬ１を順に形成する。絶縁膜ＩＦ７は例えば窒化シリコン膜からなり、例えばＣＶＤ法により形成することができる。絶縁膜ＩＦ７は、後の工程でコンタクトホールを形成する際にエッチングストッパ膜として用いることができる。層間絶縁膜ＩＬ１は、例えば酸化シリコン膜の単体膜からなり、例えばＣＶＤ法などを用いて形成することができる。ここでは、例えば制御ゲート電極ＣＧの膜厚よりも厚い膜厚で層間絶縁膜ＩＬ１を形成する。
【００７６】
次に、図１６に示すように、層間絶縁膜ＩＬ１の上面を、ＣＭＰ法などを用いて研磨する。これにより、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧのそれぞれの上面を露出させる。つまり、この研磨工程では、制御ゲート電極ＣＧ、メモリゲート電極ＭＧおよびダミーゲート電極ＤＧのそれぞれの上面が露出するまで、層間絶縁膜ＩＬ１および絶縁膜ＩＦ７を研磨する。これにより、絶縁膜ＩＦ２、ＩＦ５は除去され、サイドウォールＳＷおよびＯＮＯ膜ＯＮのそれぞれの上部も一部除去される。また、メモリゲート電極ＭＧ上のシリサイド層Ｓ１は、この工程により、メモリゲート電極ＭＧの上部の一部とともに除去される。
【００７７】
これにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの形状が加工されることで、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧ、ＯＮＯ膜ＯＮ、メモリゲート電極ＭＧおよびソース・ドレイン領域を含む、スプリットゲート型のＭＯＮＯＳメモリのメモリセルＭＣが形成される。ＭＯＮＯＳ型の不揮発性記憶素子であるメモリセルＭＣは、制御トランジスタおよびメモリトランジスタにより構成されている。
【００７８】
すなわち、メモリセル領域１Ａにおいて、制御ゲート電極ＣＧと、制御ゲート電極ＣＧの横の半導体基板ＳＢの上面に形成された一対のソース・ドレイン領域とは、制御トランジスタを構成している。また、メモリセル領域１Ａにおいて、メモリゲート電極ＭＧと、メモリゲート電極ＭＧの横の半導体基板ＳＢの上面に形成された一対のソース・ドレイン領域とは、メモリトランジスタを構成している。また、メモリゲート電極ＭＧの下のＯＮＯ膜ＯＮは、メモリトランジスタのゲート絶縁膜を構成している。このように、制御トランジスタおよびメモリトランジスタは、一対のソース・ドレイン領域を共有している。
【００７９】
なお、制御トランジスタは、メモリセル選択用トランジスタであるため、選択トランジスタとみなすこともできる。このため、制御ゲート電極ＣＧは、選択ゲート電極とみなすこともできる。メモリトランジスタは、記憶用トランジスタである。
【００８０】
次に、図１７に示すように、層間絶縁膜ＩＬ１上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ８を形成した後、フォトリソグラフィ技術およびエッチング法を用いて、周辺回路領域１Ｂの絶縁膜ＩＦ８を除去する。これにより、絶縁膜ＩＦ８はメモリセル領域１Ａに残る。つまり、絶縁膜ＩＦ８は制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面を覆っており、ダミーゲート電極ＤＧの上面を露出している。絶縁膜ＩＦ８は、例えば酸化シリコン膜からなる。
【００８１】
続いて、絶縁膜ＩＦ８から露出している周辺回路領域１Ｂのダミーゲート電極ＤＧの上面をエッチバックすることで後退させる。このようにダミーゲート電極ＤＧの上部の一部を除去することで、ダミーゲート電極ＤＧの上面上の膜を除去することができるため、図１８を用いて後述するエッチング工程において、ダミーゲート電極ＤＧを容易に除去することが可能となる。
【００８２】
次に、図１８に示すように、層間絶縁膜ＩＬ１上に、例えばＣＶＤ法を用いて絶縁膜ＩＦ９を形成した後、フォトリソグラフィ技術およびエッチング法を用いて絶縁膜ＩＦ９を加工する。これにより、絶縁膜ＩＦ９はメモリセル領域１Ａを覆い、かつ、周辺回路領域１Ｂの層間絶縁膜ＩＬ１を覆った状態となる。つまり、絶縁膜ＩＦ９は制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面を覆っており、ダミーゲート電極ＤＧの上面を露出している。絶縁膜ＩＦ９は、例えば酸化シリコン膜からなる。なお、ここでは図示を省略しているが、絶縁膜ＩＦ８（図１８参照）は、除去されずに絶縁膜ＩＦ９と層間絶縁膜ＩＬ１との間に残っていてもよい。
【００８３】
その後、ダミーゲート電極ＤＧをウェットエッチング法により除去する。ここでは、絶縁膜ＩＦ９を、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを保護するマスクとして用いて、例えばアルカリ水溶液によりウェットエッチングを行うことで、ダミーゲート電極ＤＧを除去する。このアルカリ水溶液としては、例えばアンモニア水（ＮＨ４ＯＨ）を用いる。ダミーゲート電極ＤＧが除去されたことにより、ゲート絶縁膜を構成する絶縁膜ＩＦ４およびＨＫの上に溝（凹部、窪み部）が形成される。周辺回路領域１Ｂの絶縁膜ＨＫ上の溝は、ダミーゲート電極ＤＧが除去された領域であり、当該溝の両側の側壁はサイドウォールＳＷにより構成されている。
【００８４】
次に、図１９に示すように、半導体基板ＳＢ上、つまり、上記の溝の内面（底面および側壁）上を含む層間絶縁膜ＩＬ１上に、上記の溝を完全に埋め込むように、ゲート電極用の導電膜として金属膜を形成する。なお、当該金属膜は、例えば２つ以上の金属膜を積層した構造を有することが考えられるが、図では当該２つ以上の金属膜の境界の図示を省略し、１つの膜として金属膜を示す。
【００８５】
当該金属膜の形成工程において、上記の溝の内側は完全に埋まった状態になる。また、当該金属膜は、層間絶縁膜ＩＬ１上にも形成される。当該金属膜としては、例えば、窒化チタン（ＴｉＮ）膜、窒化タンタル（ＴａＮ）膜、窒化タングステン（ＷＮ）膜、炭化チタン（ＴｉＣ）膜、炭化タンタル（ＴａＣ）膜、炭化タングステン（ＷＣ）膜、窒化炭化タンタル（ＴａＣＮ）膜、チタン（Ｔｉ）膜、タンタル（Ｔａ）膜、チタンアルミニウム（ＴｉＡｌ）膜またはアルミニウム（Ａｌ）膜などを用いることができる。なお、ここで言う金属膜とは、金属伝導を示す導電膜を言い、単体の金属膜（純金属膜）または合金膜だけでなく、金属伝導を示す金属化合物膜も含むものとする。当該金属膜は、例えばスパッタリング法などを用いて形成することができる。
【００８６】
ここでは、例えば当該金属膜は、例えば、窒化チタン（ＴｉＮ）膜と、当該窒化チタン膜上のアルミニウム（Ａｌ）膜との積層膜により形成することができる。この際、窒化チタン膜よりもアルミニウム膜を厚くすることが好ましい。アルミニウム膜は、低抵抗であるため、後に形成するゲート電極Ｇ１の低抵抗化を図ることができる。
【００８７】
その後、上記の溝のそれぞれの外部の不要な上記金属膜および絶縁膜ＩＦ９などをＣＭＰ法などによって研磨して除去することにより、溝内に上記金属膜を埋め込む。これにより、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを露出させる。また、周辺回路領域１Ｂの絶縁膜ＩＦ４上の溝内に埋め込まれた上記金属膜により、ゲート電極Ｇ１が形成される。これにより、周辺回路領域１Ｂにおいて、ＭＩＳＦＥＴＱ１が形成される。ＭＩＳＦＥＴＱ１は、ゲート電極Ｇ１とその横のソース・ドレイン領域とを有する。ＭＩＳＦＥＴＱ１は、例えばメモリセルＭＣの周辺回路を構成する電界効果トランジスタである。
【００８８】
ゲート電極Ｇ１の直下の絶縁膜ＨＫおよび絶縁膜ＩＦ４は、ＭＩＳＦＥＴＱ１のゲート絶縁膜を構成している。ゲート電極Ｇ１はメタルゲート電極である。本実施の形態では、ダミーゲート電極ＤＧ（図１７参照）を除去してゲート電極Ｇ１に置き換えている。このため、ダミーゲート電極ＤＧは、擬似的なゲート電極であり、置換用ゲート電極とみなすことができる。
【００８９】
このように、本実施の形態では、半導体基板ＳＢ上のダミーゲート電極ＤＧを形成し、半導体基板ＳＢ内にソース・ドレイン領域を形成した後、当該ダミーゲート電極をメタルゲート電極に置換する方法、つまりゲートラストプロセスを用いて、ＭＩＳＦＥＴＱ１を形成している。また、本実施の形態では、ゲート電極Ｇ１をメタルゲート電極としているため、トランジスタ素子の小型化（ゲート絶縁膜の薄膜化）を可能としている。
【００９０】
次に、図２０および図２１を用いて説明するように、サリサイドプロセスを行うことによって、ポリシリコン膜からなる各電極上にシリサイド層を形成する。具体的には、次のようにしてシリサイド層を形成することができる。
【００９１】
すなわち、図２０に示すように、周辺回路領域１Ｂを覆う絶縁膜ＩＦ１０のパターンを、例えばＣＶＤ法、フォトリソグラフィ技術およびエッチング法を用いて形成する。絶縁膜ＩＦ１０はメモリセル領域１Ａの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面を露出し、ゲート電極Ｇ１を覆う絶縁膜であり、例えば酸化シリコン膜などからなる。
【００９２】
続いて、前処理として、半導体基板ＳＢの主面に対してケミカルドライエッチングを行うことで、制御ゲート電極ＣＧ上およびメモリゲート電極ＭＧ上の余分な酸化シリコン膜などを除去し、半導体の表面を露出させる。続いて、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面上を含む半導体基板ＳＢの主面全面上に、シリサイド層形成用の金属膜ＭＦ２を形成（堆積）する。金属膜ＭＦ２の膜厚は、例えば２０〜２５ｎｍである。
【００９３】
金属膜ＭＦ２は、例えば、ニッケル（Ｎｉ）と白金（Ｐｔ）との合金膜からなり、スパッタリング法などを用いて形成することができる。ここで形成する金属膜ＭＦ２はニッケルを含む合金膜であり、当該合金膜内においてニッケルに対して添加する材料は、白金に限らず、アルミニウム（Ａｌ）または炭素（Ｃ）などであってもよい。ただし、白金はアルミニウムまたは炭素などに比べて耐熱性が高いため、当該合金膜に好適に用いることができる。
【００９４】
次に、図２１に示すように、半導体基板ＳＢに対して熱処理を施すことによって、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの各表層部分を、金属膜ＭＦ２と反応させる。このシリサイド化により、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上部に、シリサイド層Ｓ２が形成される。また、上記熱処理を行っても未反応であった金属膜ＭＦ２は、ウェットエッチングなどにより除去する。このとき、金属膜からなるゲート電極Ｇ１は、絶縁膜ＩＦ１０により保護されているため、除去されない。
【００９５】
この熱処理では、カーボンヒータにより半導体基板に対して加熱を行う熱処理装置を用いる。ここで、当該熱処理は、２度の熱処理工程を含んでいる。つまり、１度目の熱処理では、例えば２６０℃で３０〜１２０秒加熱を行うことで、ＮｉＳｉの微結晶およびＮｉ２Ｓｉを含むシリサイド層Ｓ２形成する。その後、上記のように未反応の金属膜ＭＦ２をウェットエッチングなどにより除去した後、さらに２度目の熱処理において、４００℃で１０〜１２０秒加熱を行うことで、シリサイド層Ｓ２内のＮｉＳｉ結晶を成長させる。これにより形成されたシリサイド層Ｓ２は、例えばニッケル白金（ＮｉＰｔ）シリサイドからなる。
【００９６】
ここでは、上記熱処理において２回行われる熱処理のうち、２度目に行われる熱処理を、便宜上、第２熱処理と呼ぶ。第２熱処理は例えば４００℃以下で行う。本実施の形態では、上記のように、第２熱処理を４００℃で行っている。なお、第２熱処理を行ってから、未反応の金属膜ＭＦ２を除去してもよい。
【００９７】
第２熱処理により形成されたシリサイド層Ｓ２内の白金は、シリサイド層Ｓ２の底部に偏析する。つまり、シリサイド層Ｓ２内の白金は、シリサイド層Ｓ２の上面に比べ、シリサイド層Ｓ２の底面に多く存在している。また、このように第１熱処理に比べて低い温度の熱処理により形成されたシリサイド層Ｓ２は、比較的小さい引張応力を有する。
【００９８】
ここで、図１３および図１４を用いて説明した工程（第１熱処理）でソース・ドレイン領域上に形成したシリサイド層Ｓ１は、４５０〜６００℃程度の比較的高い温度で形成されているため、シリサイド層Ｓ１内の白金（Ｐｔ）の多くがシリサイド層Ｓ１内の下方に偏析している。これに対し、図２０および図２１を用いて説明した工程（第２熱処理）で制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上に形成したシリサイド層Ｓ２は、４００℃以下の比較的低い温度で形成されているため、シリサイド層Ｓ２内の白金（Ｐｔ）の下方への偏析量は比較的小さい。
【００９９】
すなわち、シリサイド層Ｓ２内の白金（Ｐｔ）の下方への偏析量は、シリサイド層Ｓ１内の白金（Ｐｔ）の下方への偏析量よりも少ない。言い換えれば、シリサイド層Ｓ１、Ｓ２のそれぞれは、上面よりも下面の方が白金（Ｐｔ）の量が多く、シリサイド層Ｓ１の下面の単位面積当たりの白金（Ｐｔ）の量は、シリサイド層Ｓ２の下面の単位面積当たりの白金（Ｐｔ）の量よりも多い。また、シリサイド層Ｓ１の上面の単位面積当たりの白金（Ｐｔ）の量は、シリサイド層Ｓ２の上面の単位面積当たりの白金（Ｐｔ）の量よりも少ない。
【０１００】
このように、シリサイド層Ｓ１、Ｓ２のそれぞれの白金（Ｐｔ）の偏析量に差があるのは、各シリサイド層の形成するために行った熱処理の温度の差に起因する。また、第１熱処理に比べて低い温度の第２熱処理により形成されたシリサイド層Ｓ２の引張応力は、第１熱処理により形成されたシリサイド層Ｓ１の引張応力よりも小さい。したがって、シリサイド層Ｓ２は、シリサイド層Ｓ１に比べて断線しにくい特徴を有する。
【０１０１】
次に、図２２に示すように、層間絶縁膜および複数のコンタクトプラグを形成する。ここではまず、メモリセル領域１Ａおよび周辺回路領域１Ｂを含む半導体基板ＳＢの上面全体を覆う層間絶縁膜ＩＬ２を、例えばＣＶＤ法を用いて形成する。層間絶縁膜ＩＬ２は、例えば酸化シリコン膜からなり、制御ゲート電極ＣＧ、メモリゲート電極ＭＧ、ゲート電極Ｇ１および層間絶縁膜ＩＬ１のそれぞれの上面を覆っている。
【０１０２】
続いて、フォトリソグラフィ技術を用いて層間絶縁膜ＩＬ２上に形成したレジスト膜（図示しない）をエッチングマスクとして、層間絶縁膜ＩＬ２、ＩＬ１、絶縁膜ＩＦ１０およびＩＦ７をドライエッチングする。これにより、層間絶縁膜ＩＬ２を貫通するコンタクトホール（開口部、貫通孔）と、層間絶縁膜ＩＬ１、ＩＬ２および絶縁膜ＩＦ７を貫通するコンタクトホールとを、それぞれ複数形成する。なお、周辺回路領域１Ｂのコンタクトホールは、絶縁膜ＩＦ１０を貫通している。
【０１０３】
各コンタクトホールの底部では、半導体基板ＳＢの主面の一部、例えば拡散領域ＤＦの表面上のシリサイド層Ｓ１の一部、制御ゲート電極ＣＧの表面上のシリサイド層Ｓ２の一部、メモリゲート電極ＭＧの表面上のシリサイド層Ｓ２の一部、またはゲート電極Ｇ１の一部などが露出している。なお、各ゲート電極上のコンタクトホールは、図２２に示していない領域に形成されている。
【０１０４】
続いて、各コンタクトホール内に、接続用の導電体として、タングステン（Ｗ）などからなる導電性のコンタクトプラグＣＰを形成する。コンタクトプラグＣＰを形成するには、例えば、コンタクトホールの内部を含む層間絶縁膜ＩＬ２上に、バリア導体膜（例えばチタン膜、窒化チタン膜、あるいはそれらの積層膜）を形成する。それから、このバリア導体膜上にタングステン膜などからなる主導体膜を、各コンタクトホール内を完全に埋めるように形成してから、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、コンタクトプラグＣＰを形成することができる。なお、図面の簡略化のために、図２２では、コンタクトプラグＣＰを構成するバリア導体膜および主導体膜（タングステン膜）を一体化して示している。
【０１０５】
コンタクトホールに埋め込まれたコンタクトプラグＣＰは、拡散領域ＤＦ、制御ゲート電極ＣＧ、メモリゲート電極ＭＧまたはゲート電極Ｇ１のそれぞれの上部に接続されるように形成される。つまり、メモリセルＭＣおよびＭＩＳＦＥＴＱ１のそれぞれの拡散領域ＤＦの上面には、シリサイド層Ｓ１を介してコンタクトプラグＣＰが接続されている。また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上面には、シリサイド層Ｓ２を介してコンタクトプラグＣＰが接続されている。
【０１０６】
シリサイド層Ｓ１、Ｓ２を設ける目的の１つは、コンタクトプラグＣＰと、半導体からなる拡散領域ＤＦ、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧとの間の接触抵抗を低減することにある。したがって、メタルゲート電極であるゲート電極Ｇ１とコンタクトプラグＣＰとの間にはシリサイド層を設けていない。
【０１０７】
この後は、図示は省略するが、コンタクトプラグＣＰが埋め込まれた層間絶縁膜ＩＬ２上に第１層目の配線を含む第１配線層を形成する。この配線は、ダマシン技術を用いて形成することができる。第１配線層は、層間絶縁膜と、それを貫通する第１層目の配線とを有する。複数の第１層目の配線は、図２２に示す各コンタクトプラグＣＰの上面に接続される。その後、第１配線層上に、第２配線層、第３配線層などを順に形成して積層配線層を形成した後、半導体ウエハをダイシング工程により個片化し、複数の半導体チップを得る。以上のようにして、本実施の形態の半導体装置が製造される。
【０１０８】
＜不揮発性メモリの動作について＞
次に、不揮発性メモリの動作例について、図２３を参照して説明する。
【０１０９】
本実施の形態のメモリセルは、ＭＩＳＦＥＴ構造を有し、当該ＭＩＳＦＥＴのゲート電極内のトラップ性絶縁膜での電荷蓄積状態を記憶情報とし、それをトランジスタの閾値として読み出すものである。トラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜などが挙げられる。このような電荷蓄積領域への電荷の注入・放出によってＭＩＳＦＥＴのしきい値をシフトさせ記憶素子として動作させる。トラップ性絶縁膜を用いた不揮発性半導体記憶装置としては、本実施の形態のメモリセルのように、スプリットゲート型のＭＯＮＯＳメモリがある。
【０１１０】
図２３は、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件の一例を示す表である。図２３の表には、「書込」、「消去」および「読出」時のそれぞれにおいて、図２２に示されるようなメモリセルＭＣのメモリゲート電極ＭＧに印加する電圧Ｖｍｇ、ソース領域に印加する電圧Ｖｓ、制御ゲート電極ＣＧに印加する電圧Ｖｃｇ、ドレイン領域に印加する電圧Ｖｄ、および半導体基板上面のｐ型ウエルに印加するベース電圧Ｖｂが記載されている。ここでいう選択メモリセルとは、「書込」、「消去」または「読出」を行う対象として選択されたメモリセルをいう。
【０１１１】
なお、図２２に示す不揮発性メモリの例では、メモリゲート電極ＭＧの右側の活性領域がソース領域、制御ゲート電極ＣＧの左側の活性領域がドレイン領域である。また、図２３の表に示したものは電圧の印加条件の好適な一例であり、これに限定されるものではなく、必要に応じて種々変更可能である。また、本実施の形態では、メモリトランジスタのＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜ＮＴ（図３参照）への電子の注入を「書込」、ホール（hole：正孔）の注入を「消去」と定義する。
【０１１２】
また、図２３の表において、Ａの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｂの欄は、書込み方法がＳＳＩ方式で、かつ消去方法がＦＮ方式の場合に対応し、Ｃの欄は、書込み方法がＦＮ方式で、かつ消去方法がＢＴＢＴ方式の場合に対応し、Ｄの欄は、書込み方法がＦＮ方式で、かつ消去方法がＦＮ方式の場合に対応している。
【０１１３】
ＳＳＩ方式は、窒化シリコン膜ＮＴにホットエレクトロンを注入することによってメモリセルの書込みを行う動作法とみなすことができ、ＢＴＢＴ方式は、窒化シリコン膜ＮＴにホットホールを注入することによってメモリセルの消去を行う動作法とみなすことができ、ＦＮ方式は、電子またはホールのトンネリングによって書込みまたは消去を行う動作法とみなすことができる。ＦＮ方式について、別の表現でいうと、ＦＮ方式の書込みは、窒化シリコン膜ＮＴにＦＮトンネル効果により電子を注入することによってメモリセルの書込みを行う動作方式とみなすことができ、ＦＮ方式の消去は、窒化シリコン膜ＮＴにＦＮトンネル効果によりホールを注入することによってメモリセルの消去を行う動作方式とみなすことができる。以下、具体的に説明する。
【０１１４】
書込み方式は、いわゆるＳＳＩ（Source Side Injection：ソースサイド注入）方式と呼ばれるソースサイド注入によるホットエレクトロン注入で書込みを行う書込み方式（ホットエレクトロン注入書込み方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより書込みを行う書込み方式（トンネリング書込み方式）とがある。
【０１１５】
ＳＳＩ方式の書込みでは、例えば図２３の表のＡの欄またはＢの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝１０Ｖ、Ｖｓ＝５Ｖ、Ｖｃｇ＝１Ｖ、Ｖｄ＝０．５Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中に電子を注入することで書込みを行う。
【０１１６】
この際、ホットエレクトロンは、２つのゲート電極（メモリゲート電極ＭＧおよび制御ゲート電極ＣＧ）間の下のチャネル領域（ソース、ドレイン間）で発生し、メモリゲート電極ＭＧの下のＯＮＯ膜ＯＮ中の電荷蓄積部である窒化シリコン膜ＮＴにホットエレクトロンが注入される。注入されたホットエレクトロン（電子）は、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１１７】
ＦＮ方式の書込みでは、例えば図２３の表のＣの欄またはＤの欄の「書込動作電圧」に示されるような電圧（Ｖｍｇ＝−１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、書込みを行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧから電子をトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴに注入することで書込みを行う。この際、電子はメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＯＸ２（図３参照）をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。すなわち、メモリトランジスタは書込み状態となる。
【０１１８】
なお、ＦＮ方式の書込みにおいて、半導体基板ＳＢから電子をトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴに注入することで書込みを行うこともでき、この場合、書込動作電圧は、例えば図２３の表のＣの欄またはＤの欄の「書込動作電圧」の正負を反転させたものとすることができる。
【０１１９】
消去方法は、いわゆるＢＴＢＴ方式と呼ばれるＢＴＢＴ（Band-To-Band Tunneling：バンド間トンネル現象）によるホットホール注入により消去を行う消去方式（ホットホール注入消去方式）と、いわゆるＦＮ方式と呼ばれるＦＮ（Fowler Nordheim）トンネリングにより消去を行う消去方式（トンネリング消去方式）とがある。
【０１２０】
ＢＴＢＴ方式の消去では、ＢＴＢＴにより発生したホール（正孔）を電荷蓄積部（ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ）に注入することにより消去を行う。例えば図２３の表のＡの欄またはＣの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝−６Ｖ、Ｖｓ＝６Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝ｏｐｅｎ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加する。これにより、ＢＴＢＴ現象によりホールを発生させ電界加速することで選択メモリセルのＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中にホールを注入し、それによってメモリトランジスタのしきい値電圧を低下させる。すなわち、メモリトランジスタは消去状態となる。
【０１２１】
ＦＮ方式の消去では、例えば図２３の表のＢの欄またはＤの欄の「消去動作電圧」に示されるような電圧（Ｖｍｇ＝１２Ｖ、Ｖｓ＝０Ｖ、Ｖｃｇ＝０Ｖ、Ｖｄ＝０Ｖ、Ｖｂ＝０Ｖ）を、消去を行う選択メモリセルの各部位に印加し、選択メモリセルにおいて、メモリゲート電極ＭＧからホールをトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴに注入することで消去を行う。この際、ホールはメモリゲート電極ＭＧからＦＮトンネリング（ＦＮトンネル効果）により酸化シリコン膜ＯＸ２（図３参照）をトンネリングしてＯＮＯ膜ＯＮ中に注入され、ＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴ中のトラップ準位に捕獲され、その結果、メモリトランジスタのしきい値電圧が低下する。すなわち、メモリトランジスタは消去状態となる。
【０１２２】
なお、ＦＮ方式の消去において、半導体基板ＳＢからホールをトンネリングさせてＯＮＯ膜ＯＮ中の窒化シリコン膜ＮＴに注入することで消去を行うこともでき、この場合、消去動作電圧は、例えば図２３の表のＢの欄またはＤの欄の「消去動作電圧」の正負を反転させたものとすることができる。
【０１２３】
読出し時には、例えば図２３の表のＡの欄、Ｂの欄、Ｃの欄またはＤの欄の「読出動作電圧」に示されるような電圧を、読出しを行う選択メモリセルの各部位に印加する。読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるしきい値電圧との間の値にすることで、書込み状態と消去状態とを判別することができる。
【０１２４】
＜本実施の形態の効果について＞
以下に、本実施の形態の製造方法および半導体装置の効果について説明する。
【０１２５】
ＭＯＮＯＳメモリでは、半導体膜からなるゲート電極上に形成されたシリサイド層を配線として用いることにより、ゲート電極の低抵抗化を実現することができる。また、ＭＩＳＦＥＴのソース・ドレイン領域の上面に接して形成されたシリサイド層が引張応力を有する場合、チャネル領域へ引張応力を誘起させてＭＩＳＦＥＴの特性を向上させることができる。具体的には、チャネル移動度を向上させることができる。したがって、メモリセルおよびその周辺回路を構成するＭＩＳＦＥＴのそれぞれのソース・ドレイン領域上のシリサイド層の引張応力を高めることで、メモリセルの書き込み・消去速度を向上させることができる。シリサイド層の引張応力を高めるためには、半導体装置の製造工程において、当該シリサイド層を形成するために行う熱処理を、例えば４５０〜６００℃程度の高い温度で行うことが考えられる。
【０１２６】
ここで、ゲートラストプロセスを行わない半導体装置の製造方法、つまり、ダミーゲート電極を形成せず、ゲート電極の置き換えを行わない製造方法では、ソース・ドレイン領域上にシリサイド層を形成する工程において、ＭＩＳＦＥＴのゲート電極上にもシリサイド層が形成される。このようなゲートファーストプロセスにより半導体素子を形成する場合、シリサイド層の形成後にゲート電極の上部を研磨する工程を行わないため、ゲート電極の上部の当該シリサイド層は、半導体装置の完成後においても残る。
【０１２７】
この場合において、ソース・ドレイン領域上に形成するシリサイド層の引張応力を高めてＭＩＳＦＥＴの特性を向上させるために、シリサイド層を形成する際の熱処理を例えば４５０〜６００℃程度の高い温度で行った場合、ゲート電極上のシリサイド層にも、高い引張応力が生じる。このとき、半導体基板上にＭＯＮＯＳメモリが設けてある場合、ＭＯＮＯＳメモリの動作速度が低下する問題が生じる。
【０１２８】
すなわち、ＭＯＮＯＳメモリを構成するＭＩＳＦＥＴのゲート電極の上部のシリサイド層は、当該ゲート電極の低抵抗化を実現する配線として用いられるものである。上記のように当該ゲート電極上のシリサイド層の引張応力が大きくなった場合、当該シリサイド層は断線しやすくなる。このため、ＭＯＮＯＳメモリのゲート電極上のシリサイド層が断線すると、ゲート電極の抵抗値が著しく上昇し、ＭＯＮＯＳメモリの動作速度が低下する問題が生じる。このように、ゲートファーストプロセスを用いて、メモリセルを含む半導体装置を形成する場合、素子に引張応力を与えて素子の特性を向上させることは、シリサイド層の断線を防ぐ観点から困難である。
【０１２９】
なお、ＭＯＮＯＳメモリのソース・ドレイン領域と、周辺回路領域のＭＩＳＦＥＴのゲート電極およびソース・ドレイン領域のそれぞれの上部のシリサイド層は、配線として用いられるものではない。また、ＭＯＮＯＳメモリのソース・ドレイン領域と、周辺回路領域のＭＩＳＦＥＴのゲート電極およびソース・ドレイン領域のそれぞれに対しては、ＭＯＮＯＳメモリのゲート電極に比べて、短い間隔でコンタクトプラグを接続することが可能である。したがって、ＭＯＮＯＳメモリのソース・ドレイン領域と、周辺回路領域の高耐圧または低耐圧のＭＩＳＦＥＴのゲート電極およびソース・ドレイン領域のそれぞれの上部のシリサイド層が断線したとしても、それらの電極またはソース・ドレイン領域には所望の電位を容易に供給することができ、素子の特性が低下する問題は殆ど乗じない。
【０１３０】
しかし、ＭＯＮＯＳメモリのゲート電極（制御ゲート電極およびメモリゲート電極）は、メモリセルの集積度を向上させるために高い密度で複数並んで配置されるため、コンタクトプラグをゲート電極に接続するための給電部を短い周期で設けることは困難である。したがって、当該ゲート電極に接続される複数のコンタクトプラグ同士の間隔は非常に長くなるため、メモリセルのゲート電極上のシリサイド層を配線として用いなければ、ゲート電極が高抵抗化してメモリセルの動作が遅くなる。
【０１３１】
これに対し、ゲートラストプロセスを用いてＭＩＳＦＥＴを形成する半導体装置の製造工程では、メモリセルおよびその他のＭＩＳＦＥＴのゲート電極またはダミーゲート電極を形成し、ソース・ドレイン領域上のシリサイド層を形成した後、それらのゲート電極の上部の一部を除去する工程を行う。このとき、各ゲート電極上のシリサイド層は除去されるため、ゲート電極上の配線として、またはゲート電極とコンタクトプラグとの接触抵抗を低減する緩和層としてシリサイド層を再度形成する必要がある。
【０１３２】
つまり、ゲートラストプロセスにより半導体装置を形成する場合には、ソース・ドレイン領域上のシリサイド層と、ゲート電極上のシリサイド層とを別々の工程で形成することが可能である。本発明者はこのことに着目し、ソース・ドレイン領域上の、引張応力の高いシリサイド層と、メモリセルのゲート電極上の、引張応力の低いシリサイド層とを異なる条件のシリサイド化工程で形成することで、各半導体素子の特性向上と、メモリセルの動作速度低下の防止との両方を実現することを見出した。
【０１３３】
すなわち、本実施の形態において、図１３および図１４を用いて説明した工程では、比較的高い温度で第１熱処理を行うことで、ソース・ドレイン領域上に、引張応力の高いシリサイド層Ｓ１を形成している。これにより、ＭＯＮＯＳメモリのメモリセルＭＣ（図２２参照）および周辺回路領域１ＢのＭＩＳＦＥＴＱ１（図２２参照）のそれぞれの特性を向上させることを可能としている。このとき、メモリゲート電極ＭＧ上には引張応力が高いシリサイド層Ｓ１が形成されるが、図１６を用いて説明した研磨工程により、メモリゲート電極ＭＧ上のシリサイド層Ｓ１は除去される。このため、メモリゲート電極ＭＧ上に、断線しやすいシリサイド層Ｓ１は残らない。
【０１３４】
そして、図２０および図２１を用いて説明した工程では、比較的低い温度で第２熱処理を行うことで、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上に、引張応力の小さいシリサイド層Ｓ２を形成している。つまり、ＭＯＮＯＳメモリのメモリセルＭＣ（図２２参照）の制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上に、断線しにくいシリサイド層Ｓ２を形成することができる。
【０１３５】
したがって、本実施の形態では、ソース・ドレイン領域上に引張応力の高いシリサイド層Ｓ１を形成し、かつ、メモリセルＭＣの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上に引張応力の低いシリサイド層Ｓ２を形成することができる。このため、メモリセルＭＣおよびＭＩＳＦＥＴＱ１を含む各半導体素子の特性向上と、メモリセルＭＣの動作速度低下の防止との両方を実現することができる。これにより、半導体装置の性能を向上させ、かつ、半導体装置の信頼性を向上させることができる。
【０１３６】
本実施の形態では、ニッケル（Ｎｉ）と白金（Ｐｔ）の合金と半導体とを反応させてシリサイド層Ｓ１、Ｓ２を形成しているため、白金の偏析量の違いにより、シリサイド層Ｓ１とシリサイド層Ｓ２とのそれぞれの形成工程における熱処理温度の違い、および、当該温度に起因するシリサイド層Ｓ１とシリサイド層Ｓ２とのそれぞれの引張応力の違いを判断することが可能である。これは、上記のように、各シリサイド層Ｓ１、Ｓ２を形成するために行う熱処理の温度の差に起因して、各シリサイド層Ｓ１、Ｓ２のそれぞれの内部の白金の偏析量に差が生じるためである。
【０１３７】
つまり、より高い温度で行われた第１熱処理によって形成されたシリサイド層Ｓ１内の白金の多くはシリサイド層Ｓ１内で下方に拡散するのに比べて、第１熱処理より低い温度で行われた第２熱処理によって形成されたシリサイド層Ｓ２内の白金は、シリサイド層Ｓ２内における下方への拡散量が少ない。よって、シリサイド層Ｓ１の下面の単位面積当たりの白金の量は、シリサイド層Ｓ２の下面の単位面積当たりの白金の量よりも多く、シリサイド層Ｓ１の上面の単位面積当たりの白金の量は、シリサイド層Ｓ２の上面の単位面積当たりの白金の量よりも少ない。よって、異なる温度で形成されたシリサイド層Ｓ１、Ｓ２は、上記のように白金の偏析量に違いが生じる。
【０１３８】
以下に、シリサイド層内の白金の偏析量に違いが生じることで、ＭＩＳＦＥＴの特性が変化する理由、およびシリサイド層の断線の起こりやすさが変化する理由を説明する。
【０１３９】
本実施の形態では、ソース・ドレイン領域上のシリサイド層Ｓ１を高温で形成することで、シリサイド層Ｓ１と半導体基板ＳＢとの界面に白金（Ｐｔ）が偏析して、シリサイド層Ｓ１内に（０１０）配向のＮｉＳｉ膜が優先的に形成される。本発明者は、実験により、（０１０）配向のＮｉＳｉ膜は引張応力が大きい膜となることを発見しており、また、引張応力をソース・ドレイン領域上のシリサイド層からｎチャネル型のＭＩＳＦＥＴのチャネルに印加すれば、ｎチャネル型のＭＩＳＦＥＴのチャネル移動度を向上させることができることを発見している。
【０１４０】
また、ｐチャネル型のＭＩＳＦＥＴにおいて、チャネル方向が＜１００＞の場合は、応力感度がないので、移動度は劣化しない。また、ｐチャネル型のＭＩＳＦＥＴにおいて、チャネル方向が＜１１０＞の場合、ソース・ドレイン領域は、半導体基板の主面よりも高さが高いＳｉＧｅからなるせり上げ構造となるため、応力による劣化の問題はなく本実施の形態の構成を適用することができる。
【０１４１】
制御ゲート電極およびメモリゲート電極のそれぞれの上のシリサイド層の断線による抵抗上昇はデバイス特性の劣化を起こす。これに対し、本実施の形態では、図２２に示すシリサイド層Ｓ２を４００℃以下の低温で形成することで、シリサイド層Ｓ２と制御ゲート電極ＣＧまたはメモリゲート電極ＭＧとの界面への白金の偏析を抑制し、（０１０）配向が形成されることを防ぐことができる。つまり、シリサイド層Ｓ１の単位体積当たりの（０１０）配向粒の数は、シリサイド層Ｓ２の単位体積当たりの（０１０）配向粒の数よりも多い。その結果、シリサイド層Ｓ１に比べて、応力が小さく、断線に対して高い強度を有するシリサイド層Ｓ２を形成することができる。
【０１４２】
また、本実施の形態では、シリサイド層Ｓ１、Ｓ２の材料の一部に白金を用いることで、シリサイド層Ｓ１、Ｓ２の耐熱性を向上させている。これにより、メモリセルＭＣの制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上のシリサイド層Ｓ２が断線することを防ぐことができる。
【０１４３】
また、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧのそれぞれの上のシリサイド層Ｓ２の形成温度を低くする理由には、次に説明する理由もある。すなわち、シリサイド層Ｓ２の形成時には、周辺回路領域１Ｂにメタルゲート電極であるゲート電極Ｇ１が形成されているため、シリサイド層Ｓ２の形成時の第２熱処理を高温で行うと、ゲート電極Ｇ１内の金属が、ＭＩＳＦＥＴＱ１のゲート絶縁膜内に拡散してトランジスタが劣化する虞がある。このような素子の劣化を防ぐため、シリサイド層Ｓ２の形成の際の温度は４００℃以下の低温とすることが望ましい。
【０１４４】
＜変形例１について＞
図２４に、本実施の形態の半導体装置の変形例１であるＭＯＮＯＳメモリのメモリセルＭＣ１の断面を示す。図２４では、図２２と同様に、メモリセル領域１Ａおよび周辺回路領域１Ｂを示している。
【０１４５】
図２４に示すメモリセルＭＣ１は、図２２に示すメモリセルＭＣと同様に、互いに絶縁されて隣接する制御ゲート電極ＣＧおよびメモリゲート電極ＭＧを有している。また、メモリゲート電極ＭＧと半導体基板ＳＢとの間には、ＯＮＯ膜ＯＮ１が形成されている。ここでは、図２２と異なり、ＯＮＯ膜ＯＮ１の積層構造を図示している。つまり、メモリゲート電極ＭＧの直下のＯＮＯ膜ＯＮ１は、半導体基板ＳＢ上に順に形成された酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＴ、および酸化シリコン膜ＯＸ２の積層膜からなる。
【０１４６】
これに対し、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間には、ＯＮＯ膜ＯＮ１ではなく、電荷蓄積部として機能する膜（例えば窒化シリコン膜）を含まない絶縁膜ＩＦ１１が形成されている。絶縁膜ＩＦ１１は、例えば酸化シリコン膜からなる。
【０１４７】
すなわち、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に形成された絶縁膜ＩＦ１１が、メモリゲート電極ＭＧの直下のＯＮＯ膜ＯＮ１と異なり電荷蓄積部を有していない点で、本変形例は図２２を用いて説明した構造と異なる。よって、ＯＮＯ膜ＯＮ１はＬ字型の断面を有していない。ここでも、シリサイド層Ｓ１の底面には、シリサイド層Ｓ２の底面よりも多くＰｔ（白金）が偏析しており、シリサイド層Ｓ１は、シリサイド層Ｓ２よりも引張応力が大きい。このように、ＯＮＯ膜ＯＮ１および絶縁膜ＩＦ１１を有するメモリセルＭＣ１を含む半導体装置においても、図１〜図２２を用いて説明した効果と同様の効果を得ることができる。
【０１４８】
本変形例の構造を形成する工程では、例えば以下のような製造方法を用いる。つまり、半導体基板ＳＢ上にＯＮＯ膜ＯＮ１およびポリシリコン膜を順に形成した後、当該ポリシリコン膜およびＯＮＯ膜ＯＮ１を加工してメモリゲート電極ＭＧを形成する。その後、メモリゲート電極ＭＧの一方の側壁に膜厚が比較的小さいサイドウォール状の絶縁膜ＩＦ１１を形成し、続いて半導体基板ＳＢ上にポリシリコン膜を堆積することでメモリゲート電極ＭＧを覆う。
【０１４９】
その後、当該ポリシリコン膜をエッチバックすることで、メモリゲート電極ＭＧの側壁に自己整合的にサイドウォール状の制御ゲート電極ＣＧを形成する。その後の工程は、層間絶縁膜ＩＬ１の形成、制御ゲート電極ＣＧおよびメモリゲート電極ＭＧの上面の研磨工程、並びに各シリサイド層Ｓ１、Ｓ２を形成する工程は、図１６〜図２２を用いて説明した工程と同様に行う。これにより、図２４に示す構造を得ることができる。
【０１５０】
＜変形例２について＞
図２５に、本実施の形態の半導体装置の変形例２であるＭＯＮＯＳメモリのメモリセルＭＣ２の断面を示す。図２５では、図２２と同様に、メモリセル領域１Ａおよび周辺回路領域１Ｂを示している。
【０１５１】
図２５に示すメモリセルＭＣ２は、前記変形例１と同様に、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に、電荷蓄積部を含まない絶縁膜ＩＦ１１を有している。本変形例は、制御ゲート電極が、半導体基板ＳＢの主面およびメモリゲート電極ＭＧの側壁に沿うように堆積された膜により構成されている点で、図２２および図２４に示す構造と異なる。
【０１５２】
つまり、本変形例において、制御ゲート電極ＣＧの一部は、半導体基板ＳＢの上面に沿って延在しており、他の一部は、メモリゲート電極ＭＧの側壁に沿って延在している。このような形状の制御ゲート電極ＣＧは、前記変形例１の製造工程において、ポリシリコン膜を加工して制御ゲート電極ＣＧを形成する際に、当該加工により残すポリシリコン膜の幅を大きくすることで形成することができる。また、このような形状の制御ゲート電極ＣＧは、前記変形例１の製造工程において、加工により制御ゲート電極ＣＧとなるポリシリコン膜の膜厚を小さくすることで形成することができる。
【０１５３】
ここでも、シリサイド層Ｓ１の底面には、シリサイド層Ｓ２の底面よりも多くＰｔ（白金）が偏析しており、シリサイド層Ｓ１は、シリサイド層Ｓ２よりも引張応力が大きい。このように、ＯＮＯ膜ＯＮ１および絶縁膜ＩＦ１１を有するメモリセルＭＣ２を含む半導体装置においても、図１〜図２２を用いて説明した効果と同様の効果を得ることができる。
【０１５４】
＜変形例３について＞
図２６に、本実施の形態の半導体装置の変形例３であるＭＯＮＯＳメモリのメモリセルＭＣ３の断面を示す。図２６では、図２２と同様に、メモリセル領域１Ａおよび周辺回路領域１Ｂを示している。
【０１５５】
図２６に示すメモリセルＭＣ３は、図２２を用いて説明した構造と同様に、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間、および、メモリゲート電極ＭＧと半導体基板ＳＢとの間に、電荷蓄積部を含む絶縁膜を有している。ただし、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に設けられたＯＮＯ膜ＯＮ２と、メモリゲート電極ＭＧと半導体基板ＳＢとの間に形成されたＯＮＯ膜ＯＮ１とは、異なる膜により形成されている。この点において、本変形例は図２２に示す構造と異なる。つまり、制御ゲート電極ＣＧとメモリゲート電極ＭＧとの間に設けられたＯＮＯ膜ＯＮ２と、メモリゲート電極ＭＧと半導体基板ＳＢとの間に形成されたＯＮＯ膜ＯＮ１とは、一体になっていないため、ＯＮＯ膜ＯＮ１はＬ字型の断面を有していない。
【０１５６】
図２６に示す本変形例のメモリセルＭＣ３の構造は、前記変形例１の製造工程において、絶縁膜ＩＦ１１（図２４参照）の代わりにＯＮＯ膜ＯＮ２を形成することで得ることができる。ＯＮＯ膜ＯＮ２は、メモリゲート電極ＭＧの側壁から、制御ゲート電極ＣＧの側壁側に向かって、順に酸化シリコン膜ＯＸ３、窒化シリコン膜ＮＴ１および酸化シリコン膜ＯＸ４を積層した膜である。ここでも、シリサイド層Ｓ１の底面には、シリサイド層Ｓ２の底面よりも多くＰｔ（白金）が偏析しており、シリサイド層Ｓ１は、シリサイド層Ｓ２よりも引張応力が大きい。このように、ＯＮＯ膜ＯＮ１およびＯＮ２を有するメモリセルＭＣ３を含む半導体装置においても、図１〜図２２を用いて説明した効果と同様の効果を得ることができる。
【０１５７】
（実施の形態２）
以下では、前記実施の形態１と異なり、シングルゲート型のＭＯＮＯＳメモリを形成し、ソース・ドレイン領域の上のシリサイド層と、シングルゲート電極の上部のシリサイド層とを作り分けることについて、図２７〜図２９を用いて説明する。図２７〜図２９は、本実施の形態の半導体装置の製造工程を説明する断面図である。図２７〜図２９では、図１〜図２２と同様に、メモリセル領域１Ａおよび周辺回路領域１Ｂを示している。
【０１５８】
本実施の形態の製造工程では、まず、図２７に示すように、半導体基板ＳＢ上に、絶縁膜ＩＦ１、ポリシリコン膜ＰＳ１を順に形成した後、フォトリソグラフィ技術およびエッチング法を用いてポリシリコン膜ＰＳ１および絶縁膜ＩＦ１を加工する。これにより、周辺回路領域１Ｂのポリシリコン膜ＰＳ１および絶縁膜ＩＦ１を残し、メモリセル領域１Ａのポリシリコン膜ＰＳ１および絶縁膜ＩＦ１を除去する。その後、半導体基板ＳＢの主面の全面上にＯＮＯ膜ＯＮを形成する。ＯＮＯ膜ＯＮは、酸化シリコン膜ＯＸ１、窒化シリコン膜ＮＴおよび酸化シリコン膜ＯＸ２を順に積層した積層膜である。
【０１５９】
次に、図２８に示すように、ＯＮＯ膜ＯＮ上にポリシリコン膜を形成した後、当該ポリシリコン膜およびＯＮＯ膜ＯＮを加工することで、メモリセル領域１Ａに、当該ポリシリコン膜からなる制御ゲート電極ＣＧを形成する。このとき、ＯＮＯ膜ＯＮは制御ゲート電極ＣＧと半導体基板ＳＢとの間に残り、メモリセル領域１Ａにおいて制御ゲート電極ＣＧに覆われていない領域では、半導体基板ＳＢの上面が露出する。また、周辺回路領域１Ｂの当該ポリシリコン膜およびＯＮＯ膜ＯＮは除去され、ポリシリコン膜ＰＳ１が露出する。
【０１６０】
次に、図２９に示すように、図１１から図２２を用いて説明した工程と同様の工程を行うことで、メモリセル領域１Ａにシングルゲート型のＭＯＮＯＳメモリであるメモリセルＭＣ４を有し、周辺回路領域１ＢにＭＩＳＦＥＴＱ１を有する本実施の形態の半導体装置を形成する。
【０１６１】
つまり、周辺回路領域１Ｂのポリシリコン膜ＰＳ１を加工してダミーゲート電極を形成した後、制御ゲート電極ＣＧおよび当該ダミーゲート電極のそれぞれの横のサイドウォールおよびソース・ドレイン領域を形成した後、当該ソース・ドレイン領域上にシリサイド層Ｓ１を形成する。続いて、層間絶縁膜ＩＬ１を形成し、層間絶縁膜ＩＬ１の上面を研磨することで、制御ゲート電極ＣＧおよび当該ダミーゲート電極のそれぞれの上面を露出させる。このとき、制御ゲート電極ＣＧの上面にシリサイド層Ｓ１が形成されていたとしても、当該研磨工程により制御ゲート電極ＣＧ上のシリサイド層Ｓ１は除去される。
【０１６２】
その後、ダミーゲート電極を除去してメタルゲート電極に入れ替えた後、制御ゲート電極ＣＧの上面に応力の小さいシリサイド層Ｓ２を形成する。続いて、層間絶縁膜ＩＬ２および複数のコンタクトプラグを形成する。これにより、図２９に示す構造を得る。
【０１６３】
メモリセルＭＣ４は、前記実施の形態１とは異なり、制御ゲート電極ＣＧの他にゲート電極を有していない。メモリセルＭＣ４の書き込み動作および消去動作には、例えばファウラーノルドハイム型トンネル現象が利用される。なお、ホットエレクトロンやホットホールを用いて書き込み動作や消去動作させることも可能である。メモリセルＭＣ４の書き込み動作時などには、メモリセルＭＣ４に高い電位差（１２Ｖ程度）を印加するため、メモリセルＭＣ４を構成するＭＯＮＯＳ型トランジスタは、相対的に高い耐圧が要求される。
【０１６４】
次に、メモリセルＭＣ４の消去、書き込みおよび読み出し動作を説明する。
【０１６５】
まず、消去動作から説明する。例えば、メモリセルＭＣ４に蓄積されたデータを消去する場合を考える。選択されたｐ型ウエルの電位を１．５Ｖ、制御ゲート電極ＣＧの電位を−８．５Ｖ、ソース領域の電位を１．５Ｖ、ドレイン領域をフローティングにする。すると、メモリセルＭＣ４の制御ゲート電極ＣＧの下の電荷蓄積部、つまり窒化シリコン膜ＮＴに蓄積された電荷が半導体基板ＳＢ側に引き抜かれ、データが消去される。
【０１６６】
次に、書き込み動作について説明する。例えば、メモリセルＭＣ４にデータを書き込む場合を考える。選択されたｐ型ウエルの電位を−１０．５Ｖ、制御ゲート電極ＣＧの電位を１．５Ｖ、ソース領域の電位を−１０．５Ｖ、ドレイン領域をフローティングにする。すると、制御ゲート電極ＣＧの下の電荷蓄積部に電荷が注入され、データの書き込みが行なわれる。
【０１６７】
次に、読み出し動作について説明する。例えば、メモリセルＭＣ４にデータ“１”が書き込まれトランジスタのしきい値電圧が高くなっているとする。メモリセルＭＣ４のデータを読み出す場合、選択されたｐ型ウエルの電位を−２Ｖ、制御ゲート電極ＣＧの電位を０Ｖ、ソース領域の電位を０Ｖ、ドレイン領域の電位を１Ｖにする。これにより、メモリセルＭＣ４のデータを読み出す。この場合、データ“１”が書き込まれたメモリセルＭＣ４のしきい値電圧は、データ“０”が書き込まれたメモリセルＭＣ４のしきい値電圧に比べて高くなっているため、情報を読出すことができる。
【０１６８】
本実施の形態では、前記実施の形態１と異なりメモリゲート電極を設けていないが、前記実施の形態１と同様の効果を得ることができる。
【０１６９】
つまり、ゲートラストプロセスを用いているため、メモリセルＭＣ４およびＭＩＳＦＥＴＱ１のそれぞれのソース・ドレイン領域の上のシリサイド層Ｓ１と、制御ゲート電極ＣＧ上のシリサイド層Ｓ２とを別々の工程により形成することができる。
【０１７０】
ここでも、シリサイド層Ｓ１の底面には、シリサイド層Ｓ２の底面よりも多くＰｔ（白金）が偏析しており、シリサイド層Ｓ１は、シリサイド層Ｓ２よりも引張応力が大きい。したがって、ソース・ドレイン領域に接するシリサイド層Ｓ１の引張応力を、制御ゲート電極ＣＧ上のシリサイド層Ｓ２よりも大きくすることで、各トランジスタの特性を向上させることができる。また、制御ゲート電極ＣＧ上のシリサイド層Ｓ２の引張応力を、ソース・ドレイン領域に接するシリサイド層Ｓ１よりも小さくすることで、シリサイド層Ｓ２の断線を防ぐことができる。
【０１７１】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【０１７２】
その他、実施の形態に記載された内容の一部を以下に記載する。
【０１７３】
（１）半導体基板と、
前記半導体基板上に第１絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極の側壁に、内部に電荷蓄積部を有する第２絶縁膜を介して形成された第２ゲート電極と、
前記半導体基板の主面に形成された第１ソース・ドレイン領域と、
前記第１ソース・ドレイン領域の上面に接して形成された第１シリサイド層と、
前記第１ゲート電極の上面に接して形成された第２シリサイド層と、
前記第２ゲート電極の上面に接して形成された第３シリサイド層と、
を含むメモリセルを有し、
前記第２ゲート電極は、前記半導体基板上に前記第２絶縁膜を介して形成され、
前記第１〜第３シリサイド層は、白金を含んでおり、
前記第１シリサイド層の下面の単位面積当たりの白金の量は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの下面の単位面積当たりの白金の量よりも多い、半導体装置。
【０１７４】
（２）半導体基板と、
前記半導体基板上に、内部に電荷蓄積部を有する第１絶縁膜を介して形成された第１ゲート電極と、
前記半導体基板の主面に形成された第１ソース・ドレイン領域と、
前記第１ソース・ドレイン領域の上面に接して形成された第１シリサイド層と、
前記第１ゲート電極の上面に接して形成された第２シリサイド層と、
を含むメモリセルを有し、
前記第２ゲート電極は、前記半導体基板上に前記第２絶縁膜を介して形成され、
前記第１および第２シリサイド層は、白金を含んでおり、
前記第１シリサイド層の下面の単位面積当たりの白金の量は、前記第２シリサイド層の下面の単位面積当たりの白金の量よりも多い、半導体装置。
【０１７５】
（３）（２）記載の半導体装置において、
前記第１シリサイド層の引張応力は、前記第２シリサイド層の引張応力よりも大きい、半導体装置。
【符号の説明】
【０１７６】
１Ａ    メモリセル領域
１Ｂ    周辺回路領域
ＣＧ    制御ゲート電極
ＣＰ    コンタクトプラグ
ＤＦ    拡散領域
ＥＸ    エクステンション領域
Ｇ１    ゲート電極
ＧＩ    ゲート絶縁膜
ＨＫ    絶縁膜
ＩＦ１〜ＩＦ１０    絶縁膜
ＩＬ１、ＩＬ２    層間絶縁膜
ＭＣ    メモリセル
ＭＧ    メモリゲート電極
ＯＮ    ＯＮＯ膜
Ｑ１    ＭＩＳＦＥＴ
ＳＢ    半導体基板
Ｓ１、Ｓ２    シリサイド層
ＳＴ    素子分離領域
ＳＷ    サイドウォール
ＴＮ    金属膜
【図１】
2016088196.tif 000003
【図２】
2016088196.tif 000004
【図３】
2016088196.tif 000005
【図４】
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【図５】
2016088196.tif 000007
【図６】
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【図７】
2016088196.tif 000009
【図８】
2016088196.tif 000010
【図９】
2016088196.tif 000011
【図１０】
2016088196.tif 000012
【図１１】
2016088196.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
2016088196.tif 000028
【図２７】
2016088196.tif 000029
【図２８】
2016088196.tif 000030
【図２９】
2016088196.tif 000031
【手続補正書】
【提出日】平成28年3月31日(2016.3.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に第１絶縁膜を介して形成された第１ゲート電極と、前記半導体基板上に、内部に前記電荷蓄積部を有する第２絶縁膜を介して形成された第２ゲート電極と、前記第１ゲート電極および前記第２ゲート電極の間に介在する第３絶縁膜とを設け、前記第１ゲート電極および前記第２ゲート電極を挟むように、前記半導体基板の主面に第１ソース・ドレイン領域を形成する工程、
（ｃ）第１熱処理によりシリサイド化を行うことで、前記第１ソース・ドレイン領域の上面に接する第１シリサイド層を形成する工程、
（ｄ）前記（ｃ）工程後、前記半導体基板上に層間絶縁膜を形成する工程、
（ｅ）前記層間絶縁膜を研磨して、前記第１ゲート電極および前記第２ゲート電極のそれぞれの上面を露出させる工程、
（ｆ）前記（ｅ）工程後、第２熱処理によりシリサイド化を行うことで、前記第１ゲート電極の上面に接する第２シリサイド層と、前記第２ゲート電極の上面に接する第３シリサイド層とを形成する工程、
を有し、
前記第１ソース・ドレイン領域、前記第１ゲート電極、前記第２ゲート電極および前記第２絶縁膜は、前記メモリセルを構成し、
前記第１熱処理は、前記第２熱処理よりも高い温度で行う、半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１〜第３シリサイド層は、白金を含んでおり、
前記第１シリサイド層の下面の単位面積当たりの白金の量は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの下面の単位面積当たりの白金の量よりも多い、半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第１シリサイド層の引張応力は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの引張応力よりも大きい、半導体装置の製造方法。
【請求項４】
請求項１記載の半導体装置の製造方法において、
前記第１〜第３シリサイド層は、多結晶構造を有しており、
前記第１シリサイド層内の単位体積当たりの（０１０）配向粒の数は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの内部の単位体積当たりの（０１０）配向粒の数よりも多い、半導体装置の製造方法。
【請求項５】
請求項１記載の半導体装置の製造方法において、
前記第１〜第３シリサイド層は、白金を含んでおり、
前記第１シリサイド層の上面の単位面積当たりの白金の量は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの上面の単位面積当たりの白金の量よりも少ない、半導体装置の製造方法。
【請求項６】
請求項１記載の半導体装置の製造方法において、
前記（ｃ）工程は、
（ｃ１）前記半導体基板上に、ニッケルおよび白金を含む第１金属膜を形成する工程、
（ｃ２）前記第１熱処理を行うことで、前記第１金属膜と前記半導体基板とを反応させて、前記第１シリサイド層を形成する工程、
（ｃ３）前記（ｃ２）工程の後、未反応の前記第１金属膜を除去する工程、
を有し、
前記（ｆ）工程は、
（ｆ１）前記半導体基板上に、ニッケルおよび白金を含む第２金属膜を形成する工程、
（ｆ２）前記第２熱処理を行うことで、前記第２金属膜と前記第１ゲート電極および前記第２ゲート電極とを反応させて、前記第２シリサイド層および前記第３シリサイド層を形成する工程、
（ｆ３）前記（ｆ２）工程の後、未反応の前記第２金属膜を除去する工程、
を有する、半導体装置の製造方法。
【請求項７】
請求項１記載の半導体装置の製造方法において、
前記（ｂ）工程は、
（ｂ１）前記半導体基板上に、前記第１絶縁膜を介して、第１半導体膜を含む前記第１ゲート電極を形成する工程、
（ｂ２）前記第１ゲート電極の側壁と、前記側壁に隣接して前記第１絶縁膜から露出する前記半導体基板を覆うように、内部に前記電荷蓄積部を有する前記第２絶縁膜と、第２半導体膜とを順に形成する工程、
（ｂ３）前記第２半導体膜を加工することで、前記第１ゲート電極の側壁に、前記第２絶縁膜を介して、前記第２半導体膜を含む前記第２ゲート電極を形成する工程、
（ｂ４）前記第１ゲート電極、前記第２ゲート電極、前記第１絶縁膜および前記第２絶縁膜を挟むように、前記半導体基板の主面に第１ソース・ドレイン領域を形成する工程、
を有し、
前記第３絶縁膜は、前記第２絶縁膜の一部を構成する、半導体装置の製造方法。
【請求項８】
請求項７記載の半導体装置の製造方法において、
前記（ｂ）工程では、前記半導体基板の第１領域に、前記第１絶縁膜、第１ゲート電極、前記第２絶縁膜、前記第２ゲート電極および前記第１ソース・ドレイン領域を形成し、前記第１領域とは異なる第２領域の前記半導体基板上に、第４絶縁膜を介してダミーゲート電極を形成し、前記ダミーゲート電極の横の前記半導体基板の主面に第２ソース・ドレイン領域を形成し、
前記（ｃ）工程では、第１熱処理によりシリサイド化を行うことで、前記第１シリサイド層と、前記第２ソース・ドレイン領域の上面に接する第４シリサイド層とを形成し、
前記（ｅ）工程では、前記層間絶縁膜を研磨して、前記第１ゲート電極、前記第２ゲート電極および前記ダミーゲート電極のそれぞれの上面を露出させ、
（ｅ１）前記（ｅ）工程の後、前記（ｆ）工程の前に、前記ダミーゲート電極を除去することで溝を形成した後、前記溝内に金属ゲート電極を埋め混む工程をさらに有し、
前記第２ソース・ドレイン領域および前記金属ゲート電極は、電界効果トランジスタを構成する、半導体装置の製造方法。
【請求項９】
請求項８記載の半導体装置の製造方法において、
前記第１〜第４シリサイド層は、白金を含んでおり、
前記第４シリサイド層の下面の単位面積当たりの白金の量は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの下面の単位面積当たりの白金の量よりも多い、半導体装置の製造方法。
【請求項１０】
不揮発性メモリのメモリセルを備える半導体装置の製造方法であって、
（ａ）半導体基板を用意する工程、
（ｂ）前記半導体基板上に、内部に前記電荷蓄積部を有する第１絶縁膜を介して第１ゲート電極を形成し、前記第１ゲート電極を挟むように、前記半導体基板の主面に第１ソース・ドレイン領域を形成する工程、
（ｃ）第１熱処理によりシリサイド化を行うことで、前記第１ソース・ドレイン領域の上面に接する第１シリサイド層を形成する工程、
（ｄ）前記（ｃ）工程後、前記半導体基板上に層間絶縁膜を形成する工程、
（ｅ）前記層間絶縁膜を研磨して、前記第１ゲート電極の上面を露出させる工程、
（ｆ）前記（ｅ）工程後、第２熱処理によりシリサイド化を行うことで、前記第１ゲート電極の上面に接する第２シリサイド層を形成する工程、
を有し、
前記第１ソース・ドレイン領域、前記第１ゲート電極および前記第１絶縁膜は、前記メモリセルを構成し、
前記第１熱処理は、前記第２熱処理よりも高い温度で行う、半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、
前記第１および第２シリサイド層は、白金を含んでおり、
前記第１シリサイド層の下面の単位面積当たりの白金の量は、前記第２シリサイド層の下面の単位面積当たりの白金の量よりも多い、半導体装置の製造方法。
【請求項１２】
請求項１０記載の半導体装置の製造方法において、
前記第１シリサイド層の引張応力は、前記第２シリサイド層の引張応力よりも大きい、半導体装置の製造方法。
【請求項１３】
半導体基板と、
前記半導体基板上に第１絶縁膜を介して形成された第１ゲート電極と、
前記第１ゲート電極と隣り合うように、前記半導体基板上に、内部に電荷蓄積部を有する前記第２絶縁膜を介して形成された第２ゲート電極と、
前記第１ゲート電極と前記第２ゲート電極との間に介在する第３絶縁膜と、
前記半導体基板の主面に形成された第１ソース・ドレイン領域と、
前記第１ソース・ドレイン領域の上面に接して形成された第１シリサイド層と、
前記第１ゲート電極の上面に接して形成された第２シリサイド層と、
前記第２ゲート電極の上面に接して形成された第３シリサイド層と、
を含むメモリセルを有し、
前記第１〜第３シリサイド層は、白金を含んでおり、
前記第１シリサイド層の下面の単位面積当たりの白金の量は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの下面の単位面積当たりの白金の量よりも多い、半導体装置。
【請求項１４】
請求項１３記載の半導体装置において、
前記第１シリサイド層の引張応力は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの引張応力よりも大きい、半導体装置。
【請求項１５】
請求項１３記載の半導体装置において、
前記第１〜第３シリサイド層は、多結晶構造を有しており、
前記第１シリサイド層内の単位体積当たりの（０１０）配向粒の数は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの内部の単位体積当たりの（０１０）配向粒の数よりも多い、半導体装置。
【請求項１６】
請求項１３記載の半導体装置において、
前記第１〜第３シリサイド層は、白金を含んでおり、
前記第１シリサイド層の上面の単位面積当たりの白金の量は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの上面の単位面積当たりの白金の量よりも少ない、半導体装置。
【請求項１７】
請求項１３記載の半導体装置において、
前記半導体基板上に第４絶縁膜を介して形成された金属ゲート電極と、
前記半導体基板の主面に形成された第２ソース・ドレイン領域と、
前記第２ソース・ドレイン領域の上面に接して形成された第４シリサイド層と、
を含む電界効果トランジスタを有し、
前記第１〜第４シリサイド層は、白金を含んでおり、
前記第４シリサイド層の下面の単位面積当たりの白金の量は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの下面の単位面積当たりの白金の量よりも多い、半導体装置。
【請求項１８】
請求項１７記載の半導体装置において、
前記第４シリサイド層の引張応力は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの引張応力よりも大きい、半導体装置。
【請求項１９】
請求項１７記載の半導体装置において、
前記第１〜第４シリサイド層は、多結晶構造を有しており、
前記第４シリサイド層内の単位体積当たりの（０１０）配向粒の数は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの内部の単位体積当たりの（０１０）配向粒の数よりも多い、半導体装置。
【請求項２０】
請求項１７記載の半導体装置において、
前記第１〜第４シリサイド層は、白金を含んでおり、
前記第４シリサイド層の上面の単位面積当たりの白金の量は、前記第２シリサイド層および前記第３シリサイド層のそれぞれの上面の単位面積当たりの白金の量よりも少ない、半導体装置。
【国際調査報告】
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