【事件の表示】
　平成７年特許願第２６５８３１号「固定小数点方式の無限インパルス応答形デジタルフィルタ」拒絶査定不服審判事件〔平成９年５月２日出願公開、特開平９−１１６３８７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯・本願発明
　本願は、平成７年１０月１３日の出願であって、平成１６年３月２４日付けで拒絶査定がなされ、これに対し、同年４月３０日に拒絶査定に対する審判請求がなされるとともに、同年５月２４日付けで手続補正がなされたものである。
　
２　平成１６年５月２４日付けの手続補正（以下、「本件補正」という。）についての補正却下の決定
［補正却下の決定の結論］平成１６年５月２４日付けの手続補正を却下する。
［理由］本件補正により、特許請求の範囲の請求項１は、
「【請求項１】正負の値のデジタル信号である入力信号と複数の別の信号とを加算して加算結果の信号を出力する加算手段と、
　前記加算手段から出力される信号を単位遅延して出力信号として出力する単位遅延手段とを備えた固定小数点方式の無限インパルス応答形デジタルフィルタにおいて、
　前記単位遅延手段から出力される出力信号を直接フィードバックして前記加算手段に第１の別の信号として入力する１つの第１のフィードバックループ部と、
　前記単位遅延手段から出力される出力信号に対して、０以上の整数ｎを用いて２−ｎ又は−２−ｎの形の伝達関数の係数を乗算し、乗算結果の信号を前記加算手段に第２の別の信号として入力する１つの係数器からなる第２のフィードバックループ部と、
　前記第２のフィードバックループ部から出力される信号を反転して前記加算手段に入力することにより減算する場合に用いられる符号反転部とを備え、
　前記係数器の乗算はデジタル信号を右方向へｎビットだけ算術シフトさせ、当該算術シフト前の前記デジタル信号における最下位側ｎビットを切り捨てるシフト手段により実現し、
　前記出力信号が正の値であってかつ前記入力信号が正の値から０になった場合には、前記出力信号が次第に減少して、前記係数器から出力される信号は０となり、前記出力信号は、上記係数器の伝達関数の係数に応じた０でない所定値で一定となるように動作することを特徴とする固定小数点方式の無限インパルス応答形デジタルフィルタ。」と補正された。
　なお、上記請求項１に係る発明の「前記第２のフィードバックループ部」は、請求項１の記載では、「前記第２のフィードバック部」となっているが、その前段の「第２のフィードバックループ部」との記載との対応からみて、「前記第２のフィードバック部」は「前記第２のフィードバックループ部」の誤記と認め、本願の請求項１に係る発明を上記のように認定した。
　上記補正は、請求項１に記載された発明を特定するために必要な事項である「無限インパルス応答形デジタルフィルタ」について「前記出力信号が正の値であってかつ前記入力信号が正の値から０になった場合には、前記出力信号が次第に減少して、前記係数器から出力される信号は０となり、前記出力信号は、上記係数器の伝達関数の係数に応じた０でない所定値で一定となるように動作する」との限定を付加するものであって、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下に検討する。
　
（１）引用刊行物記載の発明
　これに対して、原査定の拒絶の理由に引用された、本願の出願の日前である平成４年１１月２７日に頒布された「特開平４−３４０８０４号公報」（以下、「引用例」という。）には、図面とともに、次の事項が記載されている。
　(1)　「【請求項１】一定周期で入力される信号Ｕｎと前回入力信号Ｕｎ−１を加算し信号Ｕｎ＋Ｕｎ−１を出力する加算器と、信号Ｕｎ＋Ｕｎ−１を所望桁数位下げし信号２−Ｐ・（Ｕｎ＋Ｕｎ−１）を出力するシフトレジスタと、前回出力信号Ｕｎ−１から前回出力信号Ｙｎ−１を所望桁数位下げし信号２−Ｑ・Ｙｎ−１を減算し、信号Ｙｎ−１−２−Ｑ・Ｙｎ−１を出力する演算器と、信号２−Ｐ・（Ｕｎ＋Ｕｎ−１）と信号Ｙｎ−１−２−Ｑ・Ｙｎ−１とを加算し今回の出力信号Ｙｎ＝２−Ｐ（Ｕｎ＋Ｕｎ−１）＋Ｙｎ−１−２−Ｑ・Ｙｎ−１を生成する加算器とよりなるローパスフィルタ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、ディジタル制御装置に適用されるローパスフィルタに関する。」
　(2)　「【００２９】
【作用】本発明では、従来、Ａ＝１／（α＋１）（ただし、α＝２／ωｏ　Ｔとする）としている定数Ａは、Ａ＝１／２Ｐ（ただし、Ｐは自然数とする）になるよう設定し、周期Ｔは、Ａ＝１／（α＋１）を下記（８）式と下記（９）式と下記（１０）式と下記（１１）式と下記（１２）式に示すように変形し得られる下記（１２）式に従い、所望の特性周波数ωｏと設定した定数Ａ＝１／２Ｐから設定する。
　　　　　　Ａ＝１／（α＋１）　　　　　　　　　　　　・・・（８）
　　　　　　１／Ａ＝（α＋１）　　　　　　　　　　　　・・・（９）
　　　　　　２Ｐ＝（２／ωｏＴ）＋１　　　　　　　　・・・（１０）
　　　　　　２Ｐ−１＝２／ωｏＴ　　　　　　　　　　・・・（１１）
　　　　　　Ｔ＝２／ωｏ・（２Ｐ−１）　　　　　　　・・・（１２）
【００３０】また、従来、Ｂ＝（α−１）／（α＋１）（ただし、α＝２／ωｏ　Ｔとする）としている定数Ｂは、下記（１３）式と下記（１４）式と下記（１５）式と下記（１６）式とに示すように変形し得られる下記（１６）式、すなわち、Ｂ＝１−２・Ａであるので、設定した定数Ａ＝１／２Ｐから、Ｂ＝１−（１／２Ｑ）（ただし、Ｑ＝Ｐ−１とする）に設定する。
　　　　　　Ｂ＝（α−１）／（α＋１）　　　　　　　・・・（１３）
　　　　　　　＝（α＋１−２）／（α＋１）　　　　　・・・（１４）
　　　　　　　＝１−［２／（α＋１）］　　　　　　　・・・（１５）
　　　　　　　＝１−２・Ａ　　　　　　　　　　　　　・・・（１６）
【００３１】２進化数値形式において、定数１／２Ｐと変数ｘの乗算は、変数ｘの位取りを桁数Ｐだけ下げるシフトレジスタで、演算可能であり、同様に、２進化数値形式において、定数１／２Ｑと変数ｙの乗算は、変数ｙの位取りを桁数Ｑだけ下げるシフトレジスタで、演算可能である。
【００３２】定数［１−１／２Ｑ］と変数ｙの乗算は、（１−１／２Ｑ）・ｙ＝ｙ−（１／２Ｑ・ｙ）であるので、［１／２Ｑ・ｙ］を演算するシフトレジスタと、ｙから［１／２Ｑ・ｙ］を減算する差動器とで演算可能である。
【００３３】よって、本発明では、従来、乗算器ｃを使用している代わりに、加算器ｂから加算結果ｂが出力される都度、加算結果ｂを２進化数値形式で入力し、２進化数値形式において、加算結果ｂを設定される桁数Ｐだけ位取りを下げ、位取りを下げたシフト結果ｃを２進化数値形式で出力することを繰返すシフトレジスタｃを使用し、従来、乗算器ｅを使用している代わりに、遅延器ｆから遅延出力信号が出力される都度、遅延出力信号を２進化数値形式で入力し、かつ、下記シフトレジスタｅから、下記シフト結果ｅが出力される都度、シフト結果ｅを減算し、差動結果を２進化数値形式で出力することを繰返す差動器ｅと、遅延器ｆから遅延出力信号が出力される都度、遅延出力信号を２進化数値形式で入力し、２進化数値形式において、遅延出力信号を設定される桁数Ｑだけ位取りを下げ、位取りを下げたシフト結果ｅを２進化数値形式で出力することを繰返すシフトレジスタｅを使用することによって、従来と同じローパスフィルタの機能が得られる。
【００３４】
【実施例】以下、図面を参照して本発明の一実施例に係るローパスフィルタについて説明する。
【００３５】本発明に係るローパスフィルタは、図１に示すように遅延器ａ１、加算器ｂ２、シフトレジスタｃ８、加算器ｄ４、差動器ｅ１０及びシフトレジスタｅ９からなる演算器１１、遅延器ｆ６、タイマ７、とで構成される。すなわち、一定周期で入力される信号Ｕｎと前回入力信号Ｕｎ−１を加算器ｂ２により加算して信号Ｕｎ＋Ｕｎ−１を得る。この信号Ｕｎ＋Ｕｎ−１をシフトレジスタｃ８に出力し、所望桁数位下げして信号２−Ｐ・（Ｕｎ＋Ｕｎ−１）を得る。また、演算器１１により前回出力信号Ｕｎ−１から前回出力信号Ｙｎ−１を所望桁数位下げし信号２−Ｑ・Ｙｎ−１を減算し、信号Ｙｎ−１−２−Ｑ・Ｙｎ−１を得る。そして、シフトレジスタｃ８から出力される信号２−Ｐ・（Ｕｎ＋Ｕｎ−１）と演算器１１から出力される信号Ｙｎ−１−２−Ｑ・Ｙｎ−１とを加算器ｄ４により加算し、今回の出力信号Ｙｎ＝２−Ｐ（Ｕｎ＋Ｕｎ−１）＋Ｙｎ−１−２−Ｑ・Ｙｎ−１を生成する。以下、各部の詳細について説明する。
【００３６】上記タイマ７は、周期Ｔが設定可能で、従来と同様に遅延器ａ１と加算器ｂ２とシフトレジスタｃ８と加算器ｄ４と差動器ｅ１０とシフトレジスタｅ９と遅延器ｆ６が設定される周期Ｔで同期し繰り返し動作するように、遅延器ａ１と加算器ｂ２と遅延器ｆ６に同期タイミングを上記周期Ｔで繰返し指示するものとする。
【００３７】遅延器ａ１は、従来のものと同じものを使用し、上記同期タイミングが指示される都度、１周期前に同期タイミングが指示された際に、１周期前の入力信号に入力し記憶した（あるいは記憶し直した）記憶を読出し、１周期前の入力信号と同じ遅延入力信号［Ｕｎ−１］を２進化数値形式で出力し、入力信号［Ｕｎ］を２進化数値形式で入力し、記憶する（あるいは記憶し直す）ことを繰返すものとする。
【００３８】加算器ｂ２は、従来のものと同じものを使用し、上記同期タイミングが指示される都度、入力信号［Ｕｎ］を２進化数値形式出入力し、かつ、遅延器ａ１から遅延入力信号［Ｕｎ−１］が出力される都度、遅延入力信号［Ｕｎ−１］を２進化数値形式で入力し、上記入力信号［Ｕｎ］と遅延入力信号［Ｕｎ−１］を加算し、加算結果［Ｕｎ＋Ｕｎ−１］を２進化数値形式で出力することを繰返すものとする。
【００３９】シフトレジスタｃ８は、加算器ｂ２から加算結果［Ｕｎ＋Ｕｎ−１］が出力される都度、加算結果［Ｕｎ＋Ｕｎ−１］を２進化数値形式で入力し、２進化数値形式において、加算結果［Ｕｎ＋Ｕｎ−１］を、設定される桁数Ｐだけ位取りを下げ、位取りを下げたシフト結果［（１／２Ｐ）・（Ｕｎ＋Ｕｎ−１）］を２進化数値形式で出力することを繰返すものとする。
【００４０】加算器ｄ４は、従来と同じものを使用し、シフトレジスタｃ８からシフト結果［（１／２Ｐ）・（Ｕｎ＋Ｕｎ−１）］が出力される都度、シフト結果［（１／２Ｐ）・（Ｕｎ＋Ｕｎ−１）］を２進化数値形式で入力し、かつ、差動器ｅ１０から差動結果［Ｙｎ−１−（１／２Ｑ）・Ｙｎ−１］が出力される都度、差動結果［Ｙｎ−１−（１／２Ｑ）・Ｙｎ−１］を２進化数値形式で入力し、シフト結果［１／２Ｐ・（Ｕｎ＋Ｕｎ−１）］と差動結果［Ｙｎ−１−（１／２Ｑ）Ｙｎ−１］を加算し、加算結果［（１／２Ｐ）・（Ｕｎ＋Ｕｎ−１）＋（Ｙｎ−１−（１／２Ｑ）・Ｙｎ−１　）］を２進化数値形式で出力信号［Ｙｎ］に出力することを繰返すものとする。
【００４１】差動器ｅ１０は、遅延器ｆ６から遅延出力信号［Ｙｎ−１］が出力される都度、遅延出力信号［Ｙｎ−１］を２進化数値形式で入力し、かつ、シフトレジスタｅ９からシフト結果［１／２Ｑ・Ｙｎ−１］が出力される都度、シフト結果［１／２Ｑ・Ｙｎ−１］を２進化数値形式で入力し、遅延出力信号［Ｙｎ−１］からシフト結果［（１／２Ｑ）・Ｙｎ−１　］を減算し、差動結果［Ｙｎ−１−（１／２Ｑ）・Ｙｎ−１］を２進化数値形式で出力することを繰返すものとする。
【００４２】シフトレジスタｅ９は、遅延器ｆ６から遅延出力信号［Ｙｎ−１］が出力される都度、遅延出力信号［Ｙｎ−１］を２進化数値形式で入力し、２進化数値形式において、遅延出力信号［Ｙｎ−１］を、設定される桁数Ｑだけ位取りを下げ、位取りを下げたシフト結果［１／２Ｑ・Ｙｎ−１］を２進化数値形式で出力することを繰返すものとする。
【００４３】遅延器ｆ６は、従来のものと同じものを使用し、上記同期タイミングが指示され、かつ、加算器ｄ４から１周期前の出力信号が出力された際に、入力し記憶した（あるいは記憶し直した）記憶を読出し、１周期前の入力信号と同じ遅延出力信号［Ｙｎ−１］を２進化数値形式で出力し、上記同期タイミングが指示され、かつ、加算器ｄ４が出力信号［Ｙｎ］を出力すると出力信号［Ｙｎ］を２進化数値形式で入力し、記憶する（あるいは記憶し直す）ことを繰返ものとする。
【００４３】遅延器ｆ６は、従来のものと同じものを使用し、上記同期タイミングが指示され、かつ、加算器ｄ４から１周期前の出力信号が出力された際に、入力し記憶した（あるいは記憶し直した）記憶を読出し、１周期前の入力信号と同じ遅延出力信号［Ｙｎ−１］を２進化数値形式で出力し、上記同期タイミングが指示され、かつ、加算器ｄ４が出力信号［Ｙｎ］を出力すると出力信号［Ｙｎ］を２進化数値形式で入力し、記憶する（あるいは記憶し直す）ことを繰返ものとする。
【００４４】すなわち、遅延器ａ１と加算器ｂ２とシフトレジスタｃ８と加算器ｄ４と差動器ｅ５とシフトレジスタｅ９と遅延器ｆ６とで構成される部分は、上記（１７）式の左辺を演算し、右辺の出力信号［Ｙｎ］を出力するように構成する。
　　　Ｙｎ＝（１／２Ｐ）・（Ｕｎ＋Ｕｎ−１）　　　　　　　　　　　　　　　　　　＋（Ｙｎ−１＋（１／２Ｑ）・Ｙｎ−１）　・・・（１７）　【００４５】なお、シフトレジスタｅ９と差動器ｅ１０で構成する部分は、遅延出力信号［Ｙｎ−１］を入力し、差動結果［Ｙｎ−１−（１／２Ｑ）・Ｙｎ−１］を出力する演算器１１を構成し、演算器１１は、下記（１８）式に示すように、係数を（１−１／２Ｑ）とし、遅延出力信号［Ｙｎ−１］に係数（１−１／２Ｑ）を乗算する乗算器と同じ機能になる。
　　　　　　［Ｙｎ−１−（１／２Ｑ）・Ｙｎ−１］　　　　　　　　　　　　　　　　＝（１−１／２Ｑ）・Ｙｎ−１　　　　　　・・・（１８）　よって、図１に示したローパスフィルタは、下記（１９）式を演算する演算器になる。
　　　　　　Ｙｎ＝１／２Ｐ・（Ｕｎ＋Ｕｎ−１）　　　　　　　　　　　　　　　　　　　　＋（１−１／２Ｑ）・Ｙｎ−１　　　・・・（１９）」　(3)　また、第１図には、演算器１１は、遅延器ｆ６から出力される信号を差動器ｅ１０の加算入力（＋）に入力し、前記差動器ｅ１０から出力される信号をフィードバックして加算器ｄ４に第１の別の信号として入力する１つの第１のフィードバックループ部と、前記遅延器ｆ６から出力される信号をシフトレジスタｅ９に入力し、シフトレジスタｅ９の出力を差動器ｅ１０の減算入力（−）に入力し、前記差動器ｅ１０から出力される信号を加算器ｄ４に第２の別の信号として入力する１つのシフトレジスタｅ９からなる第２のフィードバックループ部とを備えることが示されている。
　
　この記載事項によると、引用例には、「一定周期で入力される信号Ｕｎと前回入力信号Ｕｎ−１を加算し信号Ｕｎ＋Ｕｎ−１を出力する加算器ｄ４と、信号Ｕｎ＋Ｕｎ−１を所望桁数位下げし信号２−Ｐ・（Ｕｎ＋Ｕｎ−１）を出力するシフトレジスタｃ８と、
　前回出力信号Ｙｎ−１から前回出力信号Ｙｎ−１を所望桁数位下げし信号２−Ｑ・Ｙｎ−１を減算し、信号Ｙｎ−１−２−Ｑ・Ｙｎ−１を出力する演算器１１と、信号２−Ｐ・（Ｕｎ＋Ｕｎ−１）と信号Ｙｎ−１−２−Ｑ・Ｙｎ−１とを加算し今回の出力信号Ｙｎ＝２−Ｐ（Ｕｎ＋Ｕｎ−１）＋Ｙｎ−１−２−Ｑ・Ｙｎ−１を生成する加算器ｄ４とよりなるローパスフィルタにおいて、
　演算器１１は、１周期前の出力信号が出力された際に、入力し記憶した（あるいは記憶し直した）記憶を読出す遅延器ｆ６から出力される信号を差動器ｅ１０の加算入力（＋）に入力し、前記差動器ｅ１０から出力される信号をフィードバックして加算器ｄ４に入力する１つの第１のフィードバックループ部と、
　前記遅延器ｆ６から出力される信号をシフトレジスタｅ９に入力し、シフトレジスタｅ９の出力を差動器ｅ１０の減算入力（−）に入力し、前記差動器ｅ１０から出力される信号を加算器ｄ４に入力する第２のフィードバックループ部とを備え、
　前記シフトレジスタｅ９は、遅延器ｆ６から遅延出力信号［Ｙｎ−１］が出力される都度、遅延出力信号［Ｙｎ−１］を２進化数値形式で入力し、２進化数値形式において、遅延出力信号［Ｙｎ−１］を、設定される桁数Ｑだけ位取りを下げ、位取りを下げたシフト結果［１／２Ｑ・Ｙｎ−１］を２進化数値形式で出力することを繰返すディジタル制御装置に適用されるローパスフィルタ。」の発明（以下、「引用発明」という。）が記載されていると認められる。
　
（２）対比
　本願補正発明と引用発明を対比すると、引用発明における「一定周期で入力される信号Ｕｎ」「加算器ｄ４」「ディジタル制御装置に適用されるローパスフィルタ」「１周期前の出力信号が出力された際に、入力し記憶した（あるいは記憶し直した）記憶を読出す遅延器ｆ６」「シフトレジスタｅ９」は、それぞれ本願補正発明における「デジタル信号である入力信号」「加算手段」「デジタルフィルタ」「単位遅延手段」「シフト手段」に相当するものと認める。
　また、引用発明のシフトレジスタｅ９は、２進化数値形式の信号を、設定される桁数Ｑだけ位取りを下げ、位取りを下げたシフト結果を２進化数値形式で出力することから、引用発明の演算が「固定小数点方式」であり、本願補正発明の乗算をシフト手段により実現する「乗算器」に相当することは当業者において明らかである。
　また、引用発明の１周期前の出力信号が出力された際に、入力し記憶した（あるいは記憶し直した）記憶を読出す遅延器ｆ６から出力される信号を差動器ｅ１０の加算入力（＋）に入力し、前記差動器ｅ１０から出力される信号をフィードバックして加算器ｄ４に入力するから、遅延器ｆ６から出力される信号を加算器ｄ４の入力でみれば、本願補正発明でいう加算手段に入力される第１の別の信号に対応し、引用発明の「第１のフィードバックループ部」は、本願補正発明の「前記単位遅延手段から出力される出力信号を直接フィードバックして前記加算手段に第１の別の信号として入力する１つの第１のフィードバックループ部」に相当することは当業者において明らかである。
　また、引用発明の前記遅延器ｆ６から出力される信号をシフトレジスタｅ９に入力し、シフトレジスタｅ９の出力を差動器ｅ１０の減算入力（−）に入力し、前記差動器ｅ１０から出力される信号を加算器ｄ４に入力するから、シフトレジスタｅ９の出力を加算器ｄ４の入力でみれば、本願補正発明でいう加算手段に入力される第２の別の信号に対応し、ここで、シフトレジスタｅ９により、Ｐを自然数としたときにＱ＝Ｐ−１、すなわち、０以上の整数Ｑを用いた係数（１−１／２Ｑ）を乗算することから、引用発明の「第２のフィードバックループ部」は、本願補正発明の「前記単位遅延手段から出力される出力信号に対して、０以上の整数ｎを用いて−２−ｎの形の伝達関数の係数を乗算し、乗算結果の信号を前記加算手段に第２の別の信号として入力する１つの係数器からなる第２のフィードバックループ部」に相当することは当業者において明らかである。
　また、引用発明において、第２のフィードバックループ部から出力される信号は差動器ｅ１０により減算され、加算器ｄ４に第２の別の信号として入力されるから、本願補正発明の「前記第２のフィードバック部から出力される信号を前記加算手段に入力することにより減算する場合」が存在することは当業者において明らかである。
　また、引用発明において、今回の出力信号Ｙｎが正の値であって、一定周期で入力される信号Ｕｎが或る時刻より０になったとすると、その後、今回の出力信号Ｙｎは次第に減少していき、そして、前回出力信号Ｙｎ−１の値が係数（１−１／２Ｑ）よりも小さくなると、シフトレジスタｅ９は前回出力信号Ｙｎ−１を右方向へＱ桁分シフトさせて最下位側Ｑビットを切り捨てるから、シフトレジスタｅ９の出力が０となる。この結果、今回の出力信号Ｙｎ＜（１−１／２Ｑ）において、以降、今回の出力信号Ｙｎの値は２Ｑ−１のまま一定となることは、その動作から明らかである。すなわち、引用発明は、出力信号が正の値であってかつ前記入力信号が正の値から０になった場合には、前記出力信号が次第に減少して、前記シフトレジスタｅ９の出力は０となり、前記出力信号は、上記シフトレジスタｅ９の伝達関数の係数に応じた０でない所定値で一定となるように動作することは当業者において明らかである。
　また、引用発明のディジタル制御装置に適用されるローパスフィルタが無限インパルス応答形であることは当業者において明らかである。
　
　したがって、両者は、以下のとおりの一致点及び相違点を有するものと認められる。
　（一致点）
「デジタル信号である入力信号と複数の別の信号とを加算して加算結果の信号を出力する加算手段と、
　前記加算手段から出力される信号を単位遅延して出力する単位遅延手段とを備えた固定小数点方式のデジタルフィルタにおいて、
　前記単位遅延手段から出力される信号を直接フィードバックして前記加算手段に第１の別の信号として入力する１つの第１のフィードバックループ部と、
　前記単位遅延手段から出力される信号に対して、０以上の整数ｎを用いて２−ｎ又は−２−ｎの形の伝達関数の係数を乗算し、乗算結果の信号を第２の別の信号として入力する１つの係数器からなる第２のフィードバックループ部とを備え、
　前記第２のフィードバック部から出力される信号を前記加算手段に入力することにより減算し、
　前記係数器の乗算はデジタル信号を右方向へｎビットだけシフトさせ、当該シフト前の前記デジタル信号における最下位側ｎビットを切り捨てるシフト手段により実現し、
　前記出力信号が正の値であってかつ前記入力信号が正の値から０になった場合には、前記出力信号が次第に減少して、前記係数器から出力される信号は０となり、前記出力信号は、上記係数器の伝達関数の係数に応じた０でない所定値で一定となるように動作する固定小数点方式の無限インパルス応答形デジタルフィルタ。」である点。
　
　（相違点）
　(1)　本願補正発明では、入力信号が正負の値であるのに対して、引用発明では、そのような点については明示がない点。
　(2)　デジタルフィルタの出力信号が、本願補正発明では、加算手段から出力される信号を単位遅延手段により単位遅延して出力する信号であるのに対して、引用発明では、加算手段から出力される信号である点。
　(3)　第２のフィードバック部から出力される信号を前記加算手段に入力することにより減算するために、本願補正発明では、符号反転部を用いるのに対して、引用発明では、差動器ｅ１０を用いており、符号反転部を用いていない点。
　(4)　シフト手段によるデジタル信号のシフト演算が、本願補正発明では、算術シフトにより行われるのに対して、引用発明では、そのような点については明示がない点。
　
（３）判断
　上記相違点について検討する。
　相違点(1)、(4)
　入力信号を正負の値のデジタル信号とするデジタルフィルタは周知である（この点、特開平５−６３５０９号公報の第１、２図、特開平２−２７８１０号公報の第１ないし３図等を参照）から、引用発明の無限インパルス応答形デジタルフィルタにおいて、入力信号を正負の値のデジタル信号とすることは当業者が容易になし得ることであり、また、正負の値のデジタル信号のシフト演算を算術シフトにより行うことは周知である（この点、特公平５−８４５２７号公報の第１図ａ、電子情報通信学会編”ディジタル信号処理ハンドブック”（平成５年１月３１日発行）オーム社発行のＰ．２５９の（ｆ）その他の演算機能等を参照）ことから、引用発明において、正負の値のデジタル信号のシフト演算を、上記周知の算術シフトにより行うことは設計的事項にすぎない。
　
　相違点(2)
　本願補正発明でいう、加算手段から出力される信号を単位遅延手段により単位遅延して出力する信号と、引用発明でいう、加算手段から出力される信号とでは、両者は１周期分ずれているが出力値は同じであり、また、無限インパルス応答形デジタルフィルタの出力信号を、加算手段から出力される信号を単位遅延手段により単位遅延して出力する信号とすることは周知である（この点、特開平５−６３５０９号公報の第１、２図等を参照）ことから、引用発明において、出力信号を単位遅延手段により単位遅延して出力する信号とすることは当業者が適宜なし得ることと認める。
　
　相違点(3)
　信号を加算手段に入力して減算する場合に信号を反転して加算手段に入力するための符号反転部を用いることは周知である（この点、特開平６−２１７６４号公報の段落【００１１】ないし【００３４】、第２図の（−２−１０）＊Ｘ（ｚ）の処理を行うデータ変換回路４等を参照）ことから、引用発明において、第２のフィードバック部から出力される信号を加算手段に入力することにより減算する場合、符号反転部を用いることは当業者が適宜なし得ることと認める。
　
　また、本願補正発明の効果についてみても、上記構成の採用に伴って当然に予測される程度のものにすぎず、格別顕著なものがあるとは認められない。
　
　したがって、本願補正発明は、引用発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
（４）むすび
　以上のとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、特許法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３　本願発明
　平成１６年５月２４日付けの手続補正は上記のとおり却下され、平成１５年９月４日付けの手続補正も、平成１６年３月２４日付けの補正の却下の決定により却下されているので、本願の請求項１に係る発明は、平成１５年５月８日付けの手続補正書によって補正された明細書及び図面の記載からみて、上記請求項１に記載されたものと認められるところ、請求項１に係る発明（以下、「本願発明」という。）は次のとおりのものである。
「【請求項１】正負の値のデジタル信号と複数の別の信号とを加算して加算結果の信号を出力する加算手段と、前記加算手段から出力される信号を単位遅延して出力する単位遅延手段とを備えた固定小数点方式の無限インパルス応答形デジタルフィルタにおいて、
　前記単位遅延手段から出力される信号を直接フィードバックして前記加算部に第１の別の信号として入力する１つの第１のフィードバックループ部と、
　前記単位遅延手段から出力される信号に対して、０以上の整数ｎを用いて２−ｎ又は−２−ｎの形の伝達関数の係数を乗算し、乗算結果の信号を前記加算部に第２の別の信号として入力する１つ又は複数の第２のフィードバックループ部と、
　前記第２のフィードバック部から出力される信号を反転して前記加算手段に入力することにより減算する場合に用いられる符号反転部とを備え、
　前記乗算はデジタル信号を右方向へｎビットだけ算術シフトさせ、当該算術シフト前の前記デジタル信号における最下位側ｎビットを切り捨てるシフト手段により実現したことを特徴とする固定小数点方式の無限インパルス応答形デジタルフィルタ。」
　
（１）引用例
　原査定の拒絶の理由に引用された引用例、及びその記載事項は、前記「２　（１）」に記載したとおりである。
　
（２）対比・判断
　本願発明は、前記２で検討した本願補正発明から、「無限インパルス応答形デジタルフィルタ」の限定事項である「前記出力信号が正の値であってかつ前記入力信号が正の値から０になった場合には、前記出力信号が次第に減少して、前記係数器から出力される信号は０となり、前記出力信号は、上記係数器の伝達関数の係数に応じた０でない所定値で一定となるように動作する」との構成を省いたものである。
　そうすると、本願発明の構成要件をすべて含み、さらに他の構成要件を付加したものに相当する本願補正発明が、前記「２　（３）」に記載したとおり、引用発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用発明に基づいて、当業者が容易に発明をすることができたものである。
　
（３）むすび
　以上のとおり、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。