【事件の表示】
　平成１１年特許願第１０１６６９号「半導体装置とその製造方法」拒絶査定不服審判事件〔平成１２年　２月２５日出願公開、特開２０００−　５８７５５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１１年４月８日の出願（特許法第４１条に基づく優先権主張　平成１０年６月２日）であって、平成１８年９月４日付け、及び同年１２月４日付けで手続補正がなされ、平成１９年１月１６日付けで、平成１８年１２月４日付けの手続補正についての却下の決定がなされるとともに、拒絶査定がなされ、それに対して、平成１９年２月２２日に拒絶査定に対する審判請求がなされるとともに、同年３月２２日付けで手続補正がなされ、その後、平成２１年８月７日付けで審尋がなされ、同年１０月８日に回答書が提出されたものである。
　
２．平成１９年３月２２日付けの手続補正について
【補正の却下の決定の結論】
　平成１９年３月２２日付けの手続補正を却下する。
　
【理由】
（１）補正の内容
　平成１９年３月２２日付けの手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜７を、補正後の特許請求の範囲の請求項１〜７と補正するとともに、補正前の明細書の０００４段落、０００７〜０００９段落、００１１段落、００１２段落、００１６段落、００１７段落、００３１段落、及び００３６段落を、各々補正後の明細書の０００４段落、０００７〜０００９段落、００１１段落、００１２段落、００１６段落、００１７段落、００３１段落、及び００３６段落と補正するものであり、補正前後の請求項１は以下のとおりである。
（補正前）
　「　【請求項１】　ラダー抵抗回路を有する半導体装置であって、多結晶シリコン抵抗体よりなるラダー抵抗回路の分圧電圧出力誤差を０．５％より小さくするために、前記多結晶シリコン抵抗体を構成する多結晶シリコンはＰ型の導電型と、５００から１５００Åの膜厚と、１ＫΩ／□から２５ＫΩ／□のシート抵抗値とを有し、前記多結晶シリコン抵抗体の長さは１０μｍから１５０μｍである半導体装置。」
　
（補正後）
　「　【請求項１】　多結晶シリコン抵抗体よりなるラダー抵抗回路を有する半導体装置であって、前記多結晶シリコン抵抗体を構成する多結晶シリコンはＰ型の導電型と、５００から１５００Åの膜厚と、５ＫΩ／□から２５ＫΩ／□のシート抵抗値とを有し、前記多結晶シリコン抵抗体の長さは１０μｍから５０μｍである半導体装置。」
　
（２）補正事項の整理
　本件補正における補正事項を整理すると、以下のとおりである。
（２−１）補正事項１
　補正前の請求項１の「ラダー抵抗回路を有する半導体装置であって、」を、補正後の請求項１の「多結晶シリコン抵抗体よりなるラダー抵抗回路を有する半導体装置であって、」と補正すること。
　
（２−２）補正事項２
　補正前の請求項１の「多結晶シリコン抵抗体よりなるラダー抵抗回路の分圧電圧出力誤差を０．５％より小さくするために、」を削除すること。
　
（２−３）補正事項３
　補正前の請求項１の「前記多結晶シリコン抵抗体を構成する多結晶シリコンはＰ型の導電型と、５００から１５００Åの膜厚と、１ＫΩ／□から２５ＫΩ／□のシート抵抗値とを有し、」を、補正後の請求項１の「前記多結晶シリコン抵抗体を構成する多結晶シリコンはＰ型の導電型と、５００から１５００Åの膜厚と、５ＫΩ／□から２５ＫΩ／□のシート抵抗値とを有し、」と補正すること。
　
（２−４）補正事項４
　補正前の請求項１の「前記多結晶シリコン抵抗体の長さは１０μｍから１５０μｍである」を、補正後の請求項１の「前記多結晶シリコン抵抗体の長さは１０μｍから５０μｍである」と補正すること。
　
（２−５）補正事項５
　補正前の請求項４の「前記多結晶シリコン抵抗体の温度係数が−４０００ｐｐｍ／℃以下である」を、補正後の請求項４の「前記多結晶シリコン抵抗体の温度係数が−４０００ｐｐｍ／℃以上である」と補正すること。
　
（２−６）補正事項６
　補正前の請求項５の「前記多結晶シリコン膜にＰ型の不純物をドーピングする工程と、」を、補正後の請求項５の「前記多結晶シリコン膜にＰ型の不純物を５ＫΩ／□から２５ＫΩ／□のシート抵抗値となるようにドーピングする工程と、」と補正すること。
　
（２−７）補正事項７
　補正前の請求項５の「エッチングにより多結晶シリコン抵抗体となる前記多結晶シリコン膜の領域を形成する工程と、」を、補正後の請求項５の「エッチングにより多結晶シリコン抵抗体となる前記多結晶シリコン膜の領域を前記多結晶シリコン抵抗体の長さが１０μｍから５０μｍとなるように形成する工程と、」と補正すること。
　
（２−８）補正事項８
　補正前の請求項５の「前記多結晶シリコン膜の領域の一部にＰ型の不純物を１×１０１５〜５×１０１６ａｔｏｍ／ｃｍ２ドーピングする工程と、」を、補正後の請求項５の「前記多結晶シリコン膜の領域の一部であり後の工程で金属配線とのコンタクトが形成される領域にＰ型の不純物を１×１０１５〜５×１０１６ａｔｏｍ／ｃｍ２ドーピングする工程と、」と補正すること。
　
（２−９）補正事項９
　補正前の請求項６の「前記多結晶シリコン膜にＰ型の不純物であるＢＦ２を１×１０１４〜１×１０１５ａｔｏｍ／ｃｍ２ドーピングすること」を、補正後の請求項６の「前記多結晶シリコン膜にＰ型の不純物であるＢＦ２を１×１０１４〜１×１０１４ａｔｏｍ／ｃｍ２ドーピングすること」と補正すること。
　
（２−１０）補正事項１０
　補正前の請求項７の「前記多結晶シリコン膜にＰ型の不純物であるボロンを１×１０１４〜１×１０１５ａｔｏｍ／ｃｍ２ドーピングすること」を、補正後の請求項７の「前記多結晶シリコン膜にＰ型の不純物であるボロンを１×１０１４〜１×１０１４ａｔｏｍ／ｃｍ２ドーピングすること」と補正すること。
　
（２−１１）補正事項１１
　補正前の明細書の０００４段落、０００７〜０００９段落、００１１段落、００１２段落、００１６段落、００１７段落、００３１段落、及び００３６段落を、各々補正後の明細書の０００４段落、０００７〜０００９段落、００１１段落、００１２段落、００１６段落、００１７段落、００３１段落、及び００３６段落と補正すること。
　
（３）新規事項の追加の有無について
（３−１）補正事項４が本願の願書に最初に添付した明細書又は図面（以下、本願の願書に最初に添付した明細書、本願の願書に最初に添付した図面を、各々「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。）に記載された事項の範囲内においてなされたものであるか否かについて検討する。
　まず、当初明細書において、「多結晶シリコン抵抗体」の長さに関連すると認められる記載は以下のとおりである（なお、特許庁における計算機システムの都合上、丸付き数字を「○」及びその後に続く数字で代用している。）。
　
　「【請求項７】  前記Ｐ型多結晶シリコン抵抗体の長さが１０μｍから１５０μｍであることを特徴とする請求項１記載の半導体装置。」
　
　「【０００２】
【従来の技術】従来、Ｎ型の不純物を導入した多結晶シリコン抵抗体を用いたラダー抵抗回路は広く利用されているが、分圧電圧出力誤差が小さい、高精度なラダー抵抗回路を得るためには多結晶シリコン抵抗体の長さを長くしたものが知られていた。
【０００３】
【発明が解決しようとする課題】しかしながら、従来のＮ型多結晶シリコン抵抗体を用いたラダー抵抗回路は、分圧電圧出力誤差を小さくする為に抵抗体の長さを長くする手段を用いているため、ラダー抵抗回路の占有面積が大きくなってしまうと言う問題点を有していた。
【０００４】本発明は、従来のＮ型多結晶シリコン抵抗体を用いたラダー抵抗回路では不可能であった分圧電圧出力誤差が小さい、高精度なラダー抵抗回路を小さな占有面積で提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体装置が上記目的を達成するために採用した主な手段は、
（１）多結晶シリコンを用いたラダー抵抗回路の多結晶シリコンに導入する不純物をＰ型とした。
（２）前記多結晶シリコン抵抗体に導入するＰ型の不純物をＢＦ２とした。
【０００６】（３）前記Ｐ型多結晶シリコン抵抗体に導入するＰ型の不純物をボロンとした。
（４）前記Ｐ型多結晶シリコン抵抗体に導入する不純物を２種類以上とした。
（５）前記Ｐ型多結晶シリコン抵抗体の膜厚は５００から１５００Åであることを特徴とする構造とした。
【０００７】（６）前記Ｐ型多結晶シリコン抵抗体のシート抵抗値が１ｋΩ／□から２５ｋΩ／□であることを特徴とする半導体装置とした。
（７）前記Ｐ型多結晶シリコン抵抗体の温度係数が−４０００ｐｐｍ／℃以下であることを特徴とする半導体装置とした。
（８）前記Ｐ型多結晶シリコン抵抗体の長さが１０μｍから１５０μｍであることを特徴とする半導体装置とした。」
　
　「【００１６】
    分圧電圧出力誤差＝((｜理論値Ｖｏ−実測値Ｖｏ｜)／理論値Ｖｏ)＊１００    −○２
ここで多結晶シリコン抵抗体に導入する不純物をＮ型からＰ型に変えることにより分圧電圧出力誤差を小さくできることをデーターに基ずき説明する。ラダー回路を構成する多結晶シリコン抵抗体に要求される特性として、ラダー回路の分圧電圧出力誤差が小さくかつ集積面積が小さいことが上げられる。一般に多結晶シリコン膜厚を薄くすると、低濃度不純物の濃度ばらつきが低減されるため、ラダー回路の分圧電圧出力誤差が小さくなり、高精度のラダー回路を作成することができる。しかし、多結晶シリコン膜厚を薄くしてもＮ型の不純物を導入した多結晶シリコン抵抗体(以下Ｎ型多結晶シリコン抵抗体と呼ぶ)の長さを短くすると分圧電圧出力誤差が大きくなってしまい、集積面積を小さくすることが困難であった。しかし、Ｐ型多結晶シリコン抵抗体を用いることで同抵抗体の長さを短くし、集積面積を小さくすることができる。例として、図３を用いて説明する。
【００１７】図３は膜厚１０００Å、シート抵抗１０ｋΩ／□のラダー回路を構成するＰ型及びＮ型多結晶シリコン抵抗体の長さと分圧電圧出力誤差の関係を示した図である。Ｐ型多結晶シリコン抵抗体に導入したＰ型の不純物としてＢＦ２イオン、Ｎ型多結晶シリコンに導入したＮ型の不純物としてリンを用いた例を示してある。図３より、Ｎ型多結晶シリコン抵抗体により構成されたラダー回路の多結晶シリコン膜厚を１０００Åに薄くしても、多結晶シリコン抵抗体の長さが３０μｍ以下になると分圧電圧出力誤差０．５％以下を確保できなくなってしまう。しかし、Ｐ型多結晶シリコン抵抗体により構成されたラダー回路では多結晶シリコン抵抗体の長さが１０μｍでも分圧電圧出力誤差０．５％以下を確保することができる。さらに、前述の理由により多結晶シリコン膜厚をさらに薄くすると分圧電圧出力誤差が小さくなり、効果的である。しかし、多結晶シリコン膜厚が薄くなると基板内、基板間の膜厚のバラツキが大きくなり、それによって抵抗値のバラツキが大きくなるため、分圧電圧出力誤差が大きくなる。そのため、膜厚は５００Åから１５００Åが望ましく、最適値は５００Åである。また、多結晶シリコン抵抗体の長さも短くなるとグレインサイズの影響が無視できなくなり、抵抗値のバラツキが大きくなる。そのため、分圧電圧出力誤差が大きくなるので、多結晶シリコン抵抗体の長さは１０μｍ以上が望ましく、また集積面積が大きくなってしまうので１５０μｍが限界である。」
　
　「【００２４】図６(ｂ)はフォトリソグラフィー法とドライエッチング法により多結晶シリコン抵抗体１０２をパターニングした様子を示している。その際、多結晶シリコン抵抗体は１０μｍから１５０μｍの長さにする必要がある。
　図６(ｃ)はフォトリソグラフィー法により多結晶シリコン抵抗体１０２上にアルミニウム配線と十分なコンタクトをとるために高不純物濃度領域１０８とする領域上を開口するようにフォトレジスト１０７をパターニングし、Ｐ型の不純物であるＢＦ２をイオン注入法によりドーズ量１×１０１５〜５×１０１６ａｔｏｍ／ｃｍ２を導入した様子を示している。尚、導入するＰ型の不純物は燐本発明では、多結晶シリコン抵抗体のアルミニウム配線と十分なコンタクトをとるための高不純物濃度領域に、Ｐ型の不純物であるＢＦ２を５×１０１５ａｔｏｍ／ｃｍ２導入した。」
　
　「【００３０】図８(ｄ)はフォトリソグラフィー法とドライエッチング法により第２の多結晶シリコン抵抗体２０６、２０７をパターニングした様子を示している。その際、多結晶シリコン抵抗体は１０μｍから１５０μｍの長さにする必要がある。
　図８(ｅ)はフォトリソグラフィー法によりＮ型トランジスタの拡散領域２０８とするための領域上を開口するようにフォトレジストをパターニングし、Ｎ型の不純物である砒素をイオン注入法によりドーズ量３×１０１５〜５×１０１９ａｔｏｍ／ｃｍ２を注入した後、高温熱処理を施し注入した不純物の活性化及び拡散を行う。次に、フォトリソグラフィー法により多結晶シリコン抵抗体にアルミニウム配線と十分なコンタクトをとるためにＰ型の高不純物濃度領域２１１とするための領域とＰ型トランジスタの拡散領域２０９とするための領域上を開口するようにフォトレジスト１０７をパターニングし、Ｐ型の不純物であるＢＦ２をイオン注入法によりを導入した様子を示している。本発明では、多結晶シリコン抵抗体のアルミニウム配線と十分なコンタクトをとるための高不純物濃度領域２１１に、Ｐ型の不純物であるＢＦ２を５×１０１５ａｔｏｍ／ｃｍ２導入した。」
　
　「【００３７】
【発明の効果】上述したように本発明によれば、多結晶シリコン抵抗体を用いたラダー抵抗回路における、多結晶シリコン抵抗体にＰ型の不純物を導入することで従来よりもシート抵抗値が高く、また長さが短く、温度係数の小さい状態を作る事ができる。これによって、従来のＮ型多結晶シリコン抵抗体を用いたラダー抵抗回路では不可能であった抵抗体の長さが短く分圧電圧出力誤差の小さいラダー抵抗回路を得ることができる。これにより、高精度なラダー抵抗回路を小さい占有面積で実現する事が出来、コストダウンが可能となる他、チップサイズに制約のあるＩＣにも適用できるなど、多くのＩＣにおいて多大な効果が得られる。」
　
（３−２）次に、当初図面についてみると、当初図面において、「多結晶シリコン抵抗体」の長さに関連する事項が記載されていると認められる図面は図３であり、当該図３には、「ズレ　ｖｓ　Ｌ」という表題で、横軸、縦軸が各々「多結晶シリコン抵抗体の長さ［ｕｍ］」、「分圧電圧出力誤差［％］」であって、「Ｐｈｏｓ」及び「ＢＦ２」と付記された２つの曲線のグラフが記載されている。
　
（３−３）ここで、補正事項４による補正後の請求項１に記載された「前記多結晶シリコン抵抗体の長さは１０μｍから５０μｍである」という事項が当初明細書に記載されているか否かについて検討する。
　上記（３−１）から明らかなように、当初明細書には、「多結晶シリコン抵抗体」の長さに関して、「１０μｍでも分圧電圧出力誤差０．５％以下を確保することができる。」（００１７段落）と記載されており、「多結晶シリコン抵抗体」を「１０μｍ」とすることは記載されているものと認められる。
　しかしながら、「多結晶シリコン抵抗体」を「５０μｍ」とすることについては当初明細書には記載されておらず、かつ、「多結晶シリコン抵抗体」を「５０μｍ」とすることが、当初明細書の記載から当業者にとって自明であるとも認められない。
　したがって、補正事項４による補正後の請求項１に記載された「前記多結晶シリコン抵抗体の長さは１０μｍから５０μｍである」という事項は、当初明細書に記載されておらず、かつ、当初明細書の記載から当業者にとって自明であるとも認められない。
　
（３−４）次に、「前記多結晶シリコン抵抗体の長さは１０μｍから５０μｍである」という事項が当初図面に記載されているか否かについて検討する。
　当初図面の図３において、横軸の「ｕｍ」が「μｍ」を意味するものであることは当業者にとって自明である。
　そして、当初明細書の００１７段落の記載を参酌すると、当初図面の図３には、「膜厚１０００Å、シート抵抗１０ｋΩ／□のラダー回路を構成するＰ型及びＮ型多結晶シリコン抵抗体の長さと分圧電圧出力誤差の関係」であって、同図において「Ｐｈｏｓ」と付記された、膜厚１０００Å、シート抵抗１０ｋΩ／□のラダー回路を構成する、不純物としてリンを用いたＮ型多結晶シリコン抵抗体についての長さと分圧電圧出力誤差の関係を示した曲線、及び同図において「ＢＦ２」と付記された、膜厚１０００Å、シート抵抗１０ｋΩ／□のラダー回路を構成する、不純物としてＢＦ２イオンを用いたＰ型多結晶シリコン抵抗体についての長さと分圧電圧出力誤差の関係を示した曲線が記載されているものと認められる。
　ここにおいて、「多結晶シリコン抵抗体の長さ」に注目すると、図３における「Ｐｈｏｓ」と付記された曲線は、「多結晶シリコン抵抗体の長さ」が増大するにしたがって「分圧電圧出力誤差」が減少し、「多結晶シリコン抵抗体の長さ」が約２０μｍ、約４０μｍのときに、各々「分圧電圧出力誤差」が約１％、約０．６％となっている。
　また、図３における「ＢＦ２」と付記された曲線も、「Ｐｈｏｓ」と付記された曲線と同様に、「多結晶シリコン抵抗体の長さ」が増大するにしたがって「分圧電圧出力誤差」が減少するが、その減少率は「Ｐｈｏｓ」と比較して小さく、「多結晶シリコン抵抗体の長さ」が２０μｍを下回る領域から６０μｍを上回る領域において、「分圧電圧出力誤差」が０．４％前後の値となっている。
　そして、図３においては、「多結晶シリコン抵抗体の長さ」を「１０μｍから５０μｍ」とすることは明示されておらず、また、図３において「Ｐｈｏｓ」又は「ＢＦ２」と付記された曲線をみても、「多結晶シリコン抵抗体の長さ」が「１０μｍから５０μｍ」という範囲内にある場合と、範囲外にある場合とで、「分圧電圧出力誤差」の値やその変化率等に特段の変化が生じているとも認められない。
　したがって、補正事項４による補正後の請求項１に記載された「前記多結晶シリコン抵抗体の長さは１０μｍから５０μｍである」という事項は、当初図面に記載されておらず、かつ、当初図面の記載から当業者にとって自明であるとも認められない。
　
（３−５）以上のとおりであるから、補正事項４による補正後の請求項１に記載された「前記多結晶シリコン抵抗体の長さは１０μｍから５０μｍである」という事項は、当初明細書等に記載されておらず、かつ、それらの記載から当業者にとって自明であるとも認められない。
　
　なお、これに関連して、審判請求人は、審判請求書の「請求の理由」３．（２）「補正の根拠」において、以下のように主張している。
　「「前記多結晶シリコン抵抗体の長さは１０μｍから５０μｍである」との補正は、本請求の理由と同日付の手続補正書において補正された段落００１７の「図３より、Ｎ型多結晶シリコン抵抗体により構成されたラダー回路の多結晶シリコン膜厚を１０００Åに薄くしても、多結晶シリコン抵抗体の長さが５０μｍ以下になると分圧電圧出力誤差０．５％以下を確保できなくなってしまう。」との記載に基づく減縮です。（出願当初の明細において３０μｍ以下とあったのは５０μｍ以下の誤記です。）抵抗体がＮ型の場合抵抗体の長さが約５０μｍ以下では分圧電圧出力誤差が０．５％より大きくなりますが、Ｐ型では０．５％以下を保つことができ、本発明の課題である抵抗体を小さくすることに優位性がでる範囲となります。従って本補正は新規事項を追加するものではありません。」
　
　しかしながら、図３を詳細に観察しても、「５０μｍ」という「多結晶シリコン抵抗体の長さ」が、「分圧電圧出力誤差」が「０．５％」よりも上回るか下回るかの境界となっていることが記載されているとは認められないから、「・・・（出願当初の明細において３０μｍ以下とあったのは５０μｍ以下の誤記です。）抵抗体がＮ型の場合抵抗体の長さが約５０μｍ以下では分圧電圧出力誤差が０．５％より大きくなりますが、Ｐ型では０．５％以下を保つことができ、本発明の課題である抵抗体を小さくすることに優位性がでる範囲となります。従って本補正は新規事項を追加するものではありません。」という審判請求人の主張は採用できない。
　
（３−６）したがって、補正事項４は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものではないから、当初明細書等に記載された事項の範囲内においてなされたものではない。
　よって、他の補正事項について検討するまでもなく、補正事項４を含む本件補正は、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たしてない。 
　
（４）独立特許要件についての検討
（４−１）検討の前提
　以上、検討したとおり、本件補正は、特許法第１７条の２第３項に規定する要件を満たしていないが、仮に、本件補正が当該要件を満たすものであり、かつ、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものとみなした場合において、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、一応検討する。
　
（４−２）補正後の発明
　本件補正による補正後の請求項１〜７に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜７に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、上記（１）の「補正後」の箇所に記載したとおりのものである。
　
（４−３）引用刊行物に記載された発明
（４−３−１）引用例１（特開平９−２８９２８９号公報）
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平９−２８９２８９号公報（以下「引用例１」という。）には、図１、２、６〜９とともに以下の記載がある。
　「【０００１】
【発明の属する技術分野】
この発明は、多層の多結晶シリコン膜からなるラダー抵抗回路及び、そのラダー抵抗とトランジスタとからなる半導体装置に関する
【０００２】
【従来の技術】
図２は、従来のラダー抵抗回路に用いられている抵抗素子と、絶縁ゲート電界効果型トランジスタ（以下ＭＩＳＦＥＴと略す）との断面図である。基板１の表面に酸化膜２を介して多結晶シリコン膜が設けられている。この多結晶シリコン膜は、酸化膜２の一部分を薄膜化したゲート酸化膜３、ソース／ドレイン領域４、ゲート電極５からなるＭＩＳＦＥＴのゲート電極、及び抵抗素子を構成している。多結晶シリコン膜からなる抵抗素子の両側は高濃度不純物領域６が形成され、その間は、抵抗素子の抵抗値を決定する低濃度不純物領域７が形成されている。
【０００３】
【発明が解決しようとする課題】しかし、従来、絶縁ゲート電界効果型トランジスタとラダー抵抗回路を集積化する場合、以下の課題があった。多結晶シリコンで構成する抵抗素子の抵抗値を大きく設計する場合、抵抗の長さを比例して長く設ける必要があるがそのためにチップサイズが大きくなり安価な回路を供給できない。特に、ラダー抵抗回路の面積や精度が製品コストや製品性能に大きな影響を及ぼすＤ／Ａコンバータ及びＡ／Ｄコンバータにおいて、同一基板上に設けられた絶縁ゲート電解効果型トランジスタのゲート電極とラダー抵抗の薄膜を兼ねて形成しようとすると、ラダー抵抗の面積が大きくなり、同様にコストも高くなってしまう。
【０００４】
そこで、この発明の目的は、従来のこのような課題を解決するために、トランジスタを同時に集積化した半導体装置における、ラダー抵抗回路の単位面積当たりの抵抗値の増加と、それに伴うチップサイズの小型化、ローコスト化、及び高精度化にある
　
　「【００１４】
【発明の実施の形態】図１は、本発明の半導体装置を構成するＭＩＳＦＥＴ及び抵抗素子の断面図である。基板１の表面に酸化膜２が設けられている。酸化膜２の上に、第１の多結晶シリコン膜が設けられている。この第１の多結晶シリコン膜は、５００〜７００℃の低圧ＣＶＤにより形成され、主にＭＩＳＦＥＴのゲート電極として使用される。従って、この第１の多結晶シリコン膜は、一般的に膜厚が２０００〜４０００Åで、不純物濃度が１０２０ａｔｏｍｓ／ｃｍ３以上で、シート抵抗は１００Ω／□以下である。この第１の多結晶シリコン膜の上には層間絶縁膜１１が設けられ、この層間絶縁膜上に第２の多結晶シリコン膜が設けられている。この層間絶縁膜には、ＮＳＧ（Ｎｏｎｄｏｐｅｄ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、または、熱酸化膜のどちらかを選ぶ。ＮＳＧの場合、コンタクトエッチング不良や、ＮＳＧ膜のピンホールによるリークを防止するために、膜厚は１０００〜４０００Åの間を選ぶ。また、熱酸化膜の場合、１層目と２層目の多結晶シリコン間のリークや、この熱酸化膜を通して行うイオン注入の高エネルギー化を避けるために、２００〜７００Åの間の膜厚を選ぶ。
【００１５】
第２の多結晶シリコンは、５００〜７００℃の低圧ＣＶＤにより形成し、イオン注入による下の膜への突き抜けや、カバレジ不良を防止するために、５００〜２０００Åの膜厚値を選ぶ。
【００１６】第２の多結晶シリコン膜の上には中間絶縁膜８が形成されている。第２の多結晶シリコン膜の上の高濃度不純物領域の上の中間絶縁膜にはコンタクトホールが設けられ、コンタクトホールを介して金属電極９が各々の高濃度不純物領域と電気的に接続して設けられている。一般にこのような金属電極としてはアルミ電極が用いられる。金属電極９の上にはシリコン窒化膜パッシベーション１０が設けられている。
【００１７】第２の多結晶シリコン膜厚は先に述べた５００〜２０００Åの間で任意に設定できるので、例えば、第１の多結晶シリコンよりも薄い１０００Åを選ぶことができる。この場合、第１の多結晶シリコン抵抗と同じ抵抗値を得るには、第２の多結晶シリコンにドーピングする不純物は、第１の多結晶シリコンで抵抗を形成する場合に比べて高濃度にすることができる。
多結晶シリコン抵抗の抵抗値を決める多結晶シリコン低濃度領域の濃度が高くなると、注入した不純物がグレイン境界に偏析する割合を少なくできるので、不純物の偏析ばらつきに起因する抵抗値のばらつきを小さくすることができる。そのため、高精度なラダー抵抗回路を作製するためには、抵抗素子を構成する多結晶シリコンの薄膜化が望ましい
【００１８】このような構造は、ＭＩＳＦＥＴと高精度なラダー抵抗回路を必要とする様々な半導体集積回路に応用できる。例として、図３に電流比較方式のＤ／Ａコンバータの回路ブロック図を示す。Ｄ／Ａコンバータは、２進数のデジタル電圧信号を１０進数のアナログ電圧信号に変換する半導体装置であり、図３は回路に流れる電流量の違いから、電圧信号の変換を実現する回路の１例である。このＤ／Ａコンバータは、基準電圧手段９０１と、デジタル電圧信号処理手段９０５と、電圧増幅手段９０６と、電圧分割手段である複数の抵抗Ｒ３０１、Ｒ３０２からなるラダー抵抗回路とで構成され、出力端子Ｆよりアナログ電圧信号を出力する。
【００１９】基準電圧手段９０１は、電源ライン８８と接地ライン８９との間に接続され、一定電圧を接続点Ｑに出力する機能を持つ。デジタル電圧信号処理手段９０５は、入力の２進数デジタル電圧信号を処理し、２進数の各ビットに対応してスイッチＳ１０１からＳ１０４を、接続点Ｕ側あるいは接地端子Ｈ側に切り換える機能を持つ。そして、接続点Ｕにデジタル電圧信号に対応した一定電流を出力する。この例の場合は４ビットのデジタル電圧信号に対応しており、例えば、デジタル電圧信号が１０１０の場合、Ｓ１０１とＳ１０３をそれぞれ接続点Ｕ側に、Ｓ１０２とＳ１０４を接地端子Ｈ側に切り換える。
【００２０】電圧増幅手段９０６は電圧増幅度が１００倍以上で、２つの入力端子を持ち、２つの入力端子に印加される電圧の差を増幅して出力端子に出力する機能を持つ。この例では、電圧増幅手段の非反転端子１１４を接地ライン８９に接続し、反転端子１１３を接続点Ｖ及び、Ｒ３０１を介して出力端子Ｆとに接続することにより、デジタル電圧信号処理手段９０５から出力される一定電流を出力電圧に変換している。この電圧増幅手段９０６は、電圧増幅度が１００倍以上と、高い値であるので接続点Ｕ、Ｖの電位は接地ラインと同じ０Ｖに安定している。
【００２１】ラダー抵抗回路を構成する各抵抗Ｒ３０１、Ｒ３０２は、それぞれの抵抗値をＲ３０１、Ｒ３０２とすると、以下の関係を満足する値を選定する。
Ｒ３０２　＝　２×Ｒ３０１
先に述べたように、接続点Ｕの電位は接地端子Ｈと同じ０Ｖであるので、デジタル電圧信号処理手段内の各スイッチＳ１０１からＳ１０４が、接続点Ｕ側あるいは接地端子Ｈ側のどちらに切り替わっても、Ｒ３０２に対してデジタル電圧信号処理側の電位は０Ｖになる。以上の条件から、Ｑ、Ｒ、Ｓ、Ｔのどの各接続点から見ても下側の等価抵抗値はＲ３０２（＝２×Ｒ３０１）に等しくなる。そのため基準電圧手段から接続点Ｑに流れる電流をＩＲとすると、スイッチＳ１０１からＳ１０４に流れる電流はそれぞれＩＲ／２、ＩＲ／４、ＩＲ／８、ＩＲ／１６となり、この電流の比は各２進数ビットを１０進数に直したときの比に対応している。
【００２２】基準電圧手段９０１から出力される一定電圧をＶＲ、出力端子Ｆからの出力電圧をＶｏ、スイッチＳ１０１からＳ１０４に対応する各ビットをＢ１、Ｂ２、Ｂ３、Ｂ４（但し、Ｂ１〜Ｂ４は１または０で、この組み合わせがデジタル電圧信号を表す）とすると、アナログ出力電圧Ｖｏは以下のようになる。
【００２３】Ｖｏ  ＝−｛（１／２）×Ｂ１＋（１／４）×Ｂ２＋（１／８）×Ｂ３＋（１／１６）×Ｂ４｝ＶＲ
このＤ／Ａコンバータ内のラダー抵抗回路の構成要素であるＲ３０１、Ｒ３０２は、多結晶シリコン抵抗で作成する。
【００２４】図３のラダー抵抗回路は、変換するデジタル信号のビット数が１つ増えれば、並列に接続する抵抗Ｒ３０１、Ｒ３０２の組の数が１つが増える。つまり、信号の分解能を上げるためにデジタル信号のビット数を増やすと、ラダー抵抗回路に要する面積が大きくなる。しかし、この多結晶シリコン抵抗を後述のように第２の多結晶シリコン膜で構成することにより、ラダー抵抗回路を小面積で、正確に形成できる。
【００２５】この方法は、多結晶シリコン抵抗で構成されるラダー抵抗回路を持つ全てのＤ／Ａコンバータ回路に適用できる。図４は、本発明を並列比較方式のＡ／Ｄコンバータに応用した場合の回路ブロック図である。Ａ／Ｄコンバータは、アナログ電圧信号を、２進数のデジタル電圧信号に変換する半導体装置であり、図４は、アナログ入力電圧と、様々な一定電圧を比較して、アナログ入力電圧に最も近い一定電圧を選んで２進数のデジタル電圧に変換する回路である。」
　
　「【００３４】
図６に、多結晶シリコン抵抗の抵抗値を決定する低濃度不純物領域の濃度に対する、多結晶シリコンのシート抵抗の依存性を、多結晶シリコン膜厚をパラメータにして示している。多結晶シリコン抵抗の低濃度不純物領域の濃度を薄くすると、注入した不純物がグレイン境界に偏析するなどの、多結晶シリコンの特性により、多結晶シリコン抵抗の抵抗値のばらつきが大きくなる。しかし、同じ抵抗値を得る場合、多結晶シリコン膜厚を薄くした方が、厚い場合に比べて、薄膜化により抵抗値を大きくできる分だけ、低濃度不純物領域の濃度を高くすることができ、不純物の偏析ばらつきの影響が少なくなる。そのため同じ抵抗値の抵抗素子を形成する場合、多結晶シリコン膜厚が薄い方が、不純物濃度に起因する抵抗値ばらつきに対しては有利である
【００３５】
図７に、多結晶シリコン膜厚に対する、多結晶シリコン膜厚の基板面内ばらつきを示す。同図のように、多結晶シリコン膜厚が５００Åより薄くなると、多結晶シリコン膜厚の基板面内のばらつきが無視できなくなる。そのためこの領域では、多結晶シリコン膜で構成される抵抗素子の抵抗値ばらつきは膜厚ばらつきの影響を受けることになる。従って、抵抗素子の抵抗値ばらつき低減のための薄膜化は、最低５００Åまでとするとよい
【００３６】
図８に、多結晶シリコン膜による抵抗素子のシート抵抗に対する、抵抗値ばらつきの依存性を、多結晶シリコン膜厚をパラメータにして示している。図６及び図７の結果より、５００Å以上の膜厚のとき、膜厚が薄い方がばらつきの少ない抵抗値を得ることができることが分かる
【００３７】また、図９に、多結晶シリコン抵抗の抵抗値ばらつきの別の要因である、抵抗素子長さに対する、抵抗値のばらつきの依存性を、多結晶シリコン膜厚をパラメータにして示している。この図のように、多結晶シリコン抵抗の長さを短くすると、一般に抵抗値ばらつきが大きくなる。多結晶シリコン膜厚を薄くしても同様な現象が生じるが、先に述べたように膜厚を薄くした方が、不純物偏析ばらつきが小さいため、全体的に抵抗値ばらつきが小さい。多結晶シリコン抵抗の長さを短くすることによる抵抗値ばらつきの増大は、抵抗素子の低濃度不純物領域に拡散してくる、高濃度不純物領域の不純物の拡散ばらつきに起因する。多結晶シリコン膜は結晶性の低いグレイン境界が存在するため、この部分で容易に不純物が拡散し、また同時にその拡散長がばらつきやすい。
そのため、多結晶シリコン抵抗の長さを短くすると、この拡散長ばらつきが全体の抵抗値に影響する割合が大きくなり、抵抗値ばらつきが増大する
【００３８】
先に述べた最小抵抗体の長さは、この抵抗値ばらつきの傾向を元にして選ぶ。例えば、図９で多結晶シリコン膜厚が３５００Åの場合、多結晶シリコン抵抗の長さが１００μｍ以上であれば、小さい抵抗ばらつきの多結晶シリコン抵抗が得られる。しかし、多結晶シリコン膜厚を１０００Åにすると、同じ抵抗値ばらつきに抑えるには、５０μｍ以上で良いことが分かる。従って最小抵抗体の長さを、多結晶シリコン膜厚３５００Åで１００μｍであった場合、１０００Åの膜厚のときは５０μｍでよい。すなわち、多結晶シリコン膜厚を薄くすることにより、抵抗素子の抵抗値及び抵抗ばらつきを損なうことなく、抵抗長さを短くすることができる。そのため、この抵抗素子を用いるラダー抵抗回路の面積を小さくすることができる
【００３９】
また逆に、同じ面積のラダー抵抗回路であれば、多結晶シリコン膜を薄くすることにより、抵抗値ばらつきの少ない高精度なラダー抵抗回路を形成することができる。そのため、このラダー抵抗回路をＤ／Ａコンバータ及びＡ／Ｄコンバータに用いることにより、先に述べた電流分割あるいは電圧分割の精度が高くなり、変換精度が高いＤ／Ａコンバータ及びＡ／Ｄコンバータを得ることができる。また、ある一定の変換精度を補償するＤ／Ａコンバータ及びＡ／Ｄコンバータに対しては、本発明の方法のように、膜厚の薄い多結晶シリコン膜を用いることで、変換精度が向上し、製品歩留まりが高くなるという利点がある
　
　以上を総合すると、引用例１には以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　「多結晶シリコン抵抗で作成されたラダー抵抗回路とトランジスタとからなる半導体装置において、前記多結晶シリコン抵抗となる多結晶シリコン膜は、５００〜２０００Åの膜厚値を有する半導体装置。」
　
（４−３−２）引用例２（特開平９−３２１２２１号公報）
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平９−３２１２２１号公報（以下「引用例２」という。）には、図１〜３とともに以下の記載がある（なお、下線は当合議体にて付加したものである。以下同じ。）。
　「【０００１】
【発明の属する技術分野】
本発明は半導体装置、特に多結晶シリコン抵抗体を用いた抵抗回路を有する半導体装置とその製造方法に関する
【０００２】
【従来の技術】従来多結晶シリコン抵抗体を使用した抵抗回路は数多く使用されているが、その導電型は１種類であり、かつ不純物濃度も１種類であるものが知られていた。
【０００３】
【発明名が解決しようとする課題】ところが、たとえばスイッチングレギュレータ（以下ＳＷＲと略す）等の集積回路においてそのブリーダ抵抗回路部は抵抗比精度を保ち面積を小さくするために、通常Ｎ型の導電型でシート抵抗値が５ｋΩ／□から２０ｋΩ／□程度である多結晶シリコン抵抗で構成されるが、同抵抗体の温度に対する抵抗値変化は−３０００ｐｐｍ／℃から−５０００ｐｐｍ／℃程度であり、同抵抗体をＳＷＲの発振周波数を設定する定電流部にも使用すると使用温度範囲である−４０℃から８５℃の間で、発振周波数変動を±１０％以内におさめるのが困難であるという課題があった。
【０００４】本発明は上記課題を解消してブリーダ抵抗回路部、定電流部各々に適した特性を持つ抵抗体を同時に提供することを目的とする。」
　
　「【０００７】
【発明の実施の形態】以下本発明の実施例を図面に基づいて説明する。図１は本発明の製造方法による半導体装置の一実施例を示す模式的断面図である。シリコン半導体基板１０１中に基板とは逆導電型のウェル領域１０２が形成され、さらにシリコン基板中にはシリコン基板と逆導電型拡散層１０３、ウェル領域中にはウェルと逆導電型の拡散層１０４を有し、多結晶シリコンゲート電極１０６と各拡散層から成るＭＯＳトランジスターが形成される。
【０００８】一方、フィールド酸化膜１０５上には第１の導電型である高抵抗領域１０７を有する多結晶シリコン抵抗体１１４と第２の導電型である高抵抗領域１０９を有する多結晶シリコン抵抗体１１５が形成される。各抵抗体の両端には抵抗体の導電型と同じではあるが、アルミニウム配線１１２と十分なコンタクトを取れるよう不純物の濃度を高めた高濃度領域１０８ないし１１０を有する。
【０００９】図１において、ＭＯＳトランジスターのゲート電極である多結晶シリコン１０６と多結晶シリコン抵抗体１１４、１１５の膜厚は異なり、多結晶シリコン抵抗体の方が薄く設定されている。
たとえば、ゲート電極１０６は４０００Å、多結晶シリコン抵抗体１１４、１１５は１０００Åに設定される。これは多結晶シリコン抵抗体においては膜厚は薄い方がシート抵抗値を高く設定でき、精度が向上するからである
【００１０】
ここでさらに多結晶シリコン抵抗体の導電型と不純物の濃度を変えることにより効果があることをデーターに基づき説明する。図２は膜厚１０００Åの多結晶シリコンにイオン注入技術を用いて不純物導入する際の不純物ドーズ量とシート抵抗値の関係を示した図である。Ｐ型の不純物としてＢＦ２イオン、Ｎ型の不純物としてリンを用いた例を示してある。
【００１１】図３は膜厚１０００Åの多結晶シリコンに不純物としてＰ型はＢＦ２、Ｎ型はリンを用いた場合のシート抵抗値と温度係数の関係を示した図である。Ｎ型の多結晶シリコン抵抗体ではシート抵抗が１０ｋΩ／□程度のとき、温度係数は約−３０００ｐｐｍ／℃であり、たとえばＳＷＲの発振周波数を設定する定電流部には温度による抵抗値変化が大きいため、適用は困難となっている。
一方Ｐ型多結晶シリコンにおいてはＮ型に比べ非常に小さい温度係数を有し、また比較的高い抵抗値に設定可能であり、例えばシート抵抗値が１ｋΩ／□程度であり温度係数が絶対値で３００ｐｐｍ／℃以下であれば上記ＳＷＲの定電流部を構成する抵抗回路の抵抗体として十分適用可能である
【００１２】
また製造する際に、後にＰ型となる多結晶シリコン抵抗体に予めＮ型抵抗体領域のシート抵抗値を設定するリンも同時に不純物導入し、後からＰ型不純物であるＢＦ
２
だけを選択的にＰ型多結晶シリコン抵抗体に導入することで効率よくシート抵抗値を上げることが可能となる。例えばＮ型多結晶シリコン抵抗体のシート抵抗値を１０ｋΩ／□に設定すべく、リンのドーズ量を３×１０14ａｔｏｍｓ／ｃｍ2イオン注入法によりＮ型、Ｐ型両域に不純物導入し、後にＰ型抵抗体領域への不純物導入を工程簡略のためＰＭＯＳのソース、ドレイン領域形成と同時に行い、その時のＢＦ
２
ドーズ量が５×１０
１５
ａｔｏｍｓ／ｃｍ
２
であった場合、Ｐ型多結晶シリコン抵抗体のシート抵抗値は約１ｋΩ／□であり温度係数−３００ｐｐｍ／℃となる
　
（４−４）補正発明と引用発明との対比
（４−４−１）引用発明の「多結晶シリコン抵抗」は、補正発明の「多結晶シリコン抵抗体」に相当するから、引用発明の「多結晶シリコン抵抗で作成されたラダー抵抗回路とトランジスタとからなる半導体装置」は、補正発明の「多結晶シリコン抵抗体よりなるラダー抵抗回路を有する半導体装置」に相当する。
　また、引用発明の「前記多結晶シリコン抵抗となる多結晶シリコン膜は、５００〜２０００Åの膜厚値を有する」構成と、補正発明の「前記多結晶シリコン抵抗体を構成する多結晶シリコンはＰ型の導電型と、５００から１５００Åの膜厚と、５ＫΩ／□から２５ＫΩ／□のシート抵抗値とを有し、前記多結晶シリコン抵抗体の長さは１０μｍから５０μｍである」構成とは、「前記多結晶シリコン抵抗体」が「多結晶シリコン」で構成されている点で共通する。
　
　したがって、補正発明と引用発明とは、
　「多結晶シリコン抵抗体よりなるラダー抵抗回路を有する半導体装置であって、前記多結晶シリコン抵抗体が多結晶シリコンで構成されている半導体装置。」
　
　である点で一致し、以下の点で相違する。
（相違点１）
　補正発明は、「前記多結晶シリコン抵抗体を構成する多結晶シリコンはＰ型の導電型」を有しているのに対して、引用発明は、「前記多結晶シリコン抵抗となる多結晶シリコン膜」がＰ型の導電型を有しているとは特定されていない点。
　
（相違点２）
　補正発明は、「前記多結晶シリコン抵抗体を構成する多結晶シリコンは」「５００から１５００Åの膜厚と、５ＫΩ／□から２５ＫΩ／□のシート抵抗値とを有し、前記多結晶シリコン抵抗体の長さは１０μｍから５０μｍである」のに対して、引用発明は、「前記多結晶シリコン抵抗となる多結晶シリコン膜は、５００〜２０００Åの膜厚値を有」している点。
　
（４−５）相違点についての当審の判断
（４−５−１）相違点１について
（４−５−１−１）一般に、ラダー抵抗回路は、Ｄ／Ａコンバータ等に用いられることが多いため、高い精度が要求されることは、例えば引用例１に「特に、ラダー抵抗回路の面積や精度が製品コストや製品性能に大きな影響を及ぼすＤ／Ａコンバータ及びＡ／Ｄコンバータにおいて、・・・」（０００３段落）と記載されていることからも分かるように、当業者における技術常識である。
　そして、「ラダー抵抗回路」の高精度化を実現するためには、当該「ラダー抵抗回路」を構成する「前記多結晶シリコン抵抗となる多結晶シリコン膜」を高精度化することが必要であることは当業者にとって自明であるから、引用発明において、「ラダー抵抗回路」を構成する「前記多結晶シリコン抵抗となる多結晶シリコン膜」を高精度化することは、当業者が即座に察知し得た課題であると認められる。
　
（４−５−１−２）一方、引用例２には、「特に多結晶シリコン抵抗体を用いた抵抗回路を有する半導体装置」（０００２段落）に関して、「一方Ｐ型多結晶シリコンにおいてはＮ型に比べ非常に小さい温度係数を有し、また比較的高い抵抗値に設定可能であり、例えばシート抵抗値が１ｋΩ／□程度であり温度係数が絶対値で３００ｐｐｍ／℃以下であれば上記ＳＷＲの定電流部を構成する抵抗回路の抵抗体として十分適用可能である。」（００１１段落）と記載されており、当該引用例２には、「Ｐ型多結晶シリコン」の温度係数が、Ｎ型のものと比較して非常に小さいことが記載されているものと認められる。
　そして、温度係数が抵抗値の精度を決める重要な要素の一つであることは当業者における技術常識である。
　
（４−５−１−３）したがって、引用例１及び２に接した当業者であれば、引用発明において、「ラダー抵抗回路」を構成する「前記多結晶シリコン抵抗となる多結晶シリコン膜」の高精度化をはかるため、引用例２に記載された発明を組み合わせ、「ラダー抵抗回路」を構成する「前記多結晶シリコン抵抗となる多結晶シリコン膜」としてＰ型の多結晶シリコンを用いること、すなわち、補正発明のように、「前記多結晶シリコン抵抗体を構成する多結晶シリコンはＰ型の導電型」を有するものとすることは、当業者が容易に想到し得たことである。
　よって、相違点１は当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−５−２）相違点２について
（４−５−２−１）上記（４−５−１）において検討したとおり、引用発明において、「ラダー抵抗回路」を構成する「前記多結晶シリコン抵抗となる多結晶シリコン膜」としてＰ型の多結晶シリコンを用いることは当業者が容易に想到し得たことであるが、引用例１の「そこで、この発明の目的は、従来のこのような課題を解決するために、トランジスタを同時に集積化した半導体装置における、ラダー抵抗回路の単位面積当たりの抵抗値の増加と、それに伴うチップサイズの小型化、ローコスト化、及び高精度化にある。」（０００４段落）という記載から明らかなように、引用発明は、「ラダー抵抗回路」の単位面積当たりの抵抗値を増加させることにより、「チップサイズの小型化」や「高精度化」を実現することを課題としたものであるから、引用発明において、「ラダー抵抗回路」を構成する「前記多結晶シリコン抵抗となる多結晶シリコン膜」としてＰ型の多結晶シリコンを用いるに際しても、当該「ラダー抵抗回路」の単位面積当たりの抵抗値を増加させることにより、「チップサイズの小型化」や「高精度化」を実現することは、当業者が当然に察知し得た課題である。
　
（４−５−２−２）一方、引用例１には、「ラダー抵抗回路」を構成する「前記多結晶シリコン抵抗となる多結晶シリコン膜」について、「・・・同じ抵抗値を得る場合、多結晶シリコン膜厚を薄くした方が、厚い場合に比べて、薄膜化により抵抗値を大きくできる分だけ、低濃度不純物領域の濃度を高くすることができ、不純物の偏析ばらつきの影響が少なくなる。そのため同じ抵抗値の抵抗素子を形成する場合、多結晶シリコン膜厚が薄い方が、不純物濃度に起因する抵抗値ばらつきに対しては有利である。」（００３４段落）、及び「・・・多結晶シリコン膜厚が５００Åより薄くなると、多結晶シリコン膜厚の基板面内のばらつきが無視できなくなる。そのためこの領域では、多結晶シリコン膜で構成される抵抗素子の抵抗値ばらつきは膜厚ばらつきの影響を受けることになる。従って、抵抗素子の抵抗値ばらつき低減のための薄膜化は、最低５００Åまでとするとよい。」（００３５段落）と記載されており、さらに、引用例１の図６に記載されたグラフには、膜厚が薄くなるにしたがって、同じ不純物濃度でも多結晶シリコンのシート抵抗値が顕著に高くなることが示されている。
　さらに、引用例１には、「例えば、図９で多結晶シリコン膜厚が３５００Åの場合、多結晶シリコン抵抗の長さが１００μｍ以上であれば、小さい抵抗ばらつきの多結晶シリコン抵抗が得られる。しかし、多結晶シリコン膜厚を１０００Åにすると、同じ抵抗値ばらつきに抑えるには、５０μｍ以上で良いことが分かる。従って最小抵抗体の長さを、多結晶シリコン膜厚３５００Åで１００μｍであった場合、１０００Åの膜厚のときは５０μｍでよい。すなわち、多結晶シリコン膜厚を薄くすることにより、抵抗素子の抵抗値及び抵抗ばらつきを損なうことなく、抵抗長さを短くすることができる。そのため、この抵抗素子を用いるラダー抵抗回路の面積を小さくすることができる。」（００３８段落）と記載されており、引用例１には、「多結晶シリコン」の膜厚を薄くすることにより、ばらつきを損なうことなく抵抗体の長さを５０μｍと短くすることができ、それによりラダー抵抗回路の面積を小さくすることができることも記載されているものと認められる。
　
　したがって、これらの記載を参酌すれば、引用発明において「ラダー抵抗回路」を構成する「前記多結晶シリコン抵抗となる多結晶シリコン膜」としてＰ型の多結晶シリコンを用いるに際して、「ラダー抵抗回路」の単位面積当たりの抵抗値を増加させることにより、「チップサイズの小型化」や「高精度化」を実現するという課題を解決するために、「前記多結晶シリコン抵抗となる多結晶シリコン膜」の膜厚を５００Åと薄くすることにより、ばらつきが小さく、かつ、高いシート抵抗値のＰ型の多結晶シリコンを得て、抵抗体の長さを５０μｍと短くすることは、当業者が容易に想到し得たことである。
　
（４−５−２−３）ここにおいて、どの程度高いシート抵抗値のＰ型の多結晶シリコンを得ることが当業者にとって容易に想到し得たものであるかについてさらに検討すると、引用例２の図２には、ＢＦ２をイオン注入して形成された膜厚が１０００Åの多結晶シリコンにおける不純物ドーズ量とシート抵抗値との関係を示すグラフが記載されており、当該図２からは、ＢＦ２をイオン注入して形成された膜厚が１０００Åの多結晶シリコンのシート抵抗値の最大値が５ｋΩ／□をわずかに下回っていることが見て取れる。また、引用例１の図６からは、上に述べたように、膜厚が薄くなるにしたがって、同じ不純物濃度でも多結晶シリコンのシート抵抗が顕著に高くなることが見て取れる。
　そして、５ｋΩ／□以上の高いシート抵抗値のＰ型多結晶シリコンは、例えば、本願の優先権主張の日前に日本国内において頒布された特開平５−３６９０２号公報の図２に記載された多結晶シリコン膜からなる抵抗素子の導電率・抵抗温度係数相関図において、膜厚が１１００Åの酸素が含まれていない（０ａｔｍ％酸素含有）多結晶シリコン膜からなる抵抗素子についての曲線が、シート抵抗が５ｋΩ／□を超える領域にわたって延びていることからも分かるように当業者において周知であるから、５ｋΩ／□以上の高いシート抵抗値の「Ｐ型多結晶シリコン」を得ること自体は、当業者にとって何ら困難ではないことが明らかである。
　よって、これらを勘案すれば、引用発明において「ラダー抵抗回路」を構成する「前記多結晶シリコン抵抗となる多結晶シリコン膜」としてＰ型の多結晶シリコンを用いるに際して、例えば５ｋΩ／□と高いシート抵抗値のＰ型の多結晶シリコンを得ることは、当業者が容易になし得たことである。
　
　以上のとおりであるから、引用発明において、「ラダー抵抗回路」を構成する「前記多結晶シリコン抵抗となる多結晶シリコン膜」としてＰ型の多結晶シリコンを用いるに際して、「前記多結晶シリコン抵抗となる多結晶シリコン膜」の膜厚を５００Åと薄くすることにより、ばらつきが小さく、かつ、５ｋΩ／□と高いシート抵抗値のＰ型の多結晶シリコンを得て、抵抗体の長さを５０μｍと短くすることは、当業者が容易に想到し得たものと認められる。
　
（４−５−２−４）一方、補正発明についてみると、補正発明においては、引用発明の「多結晶シリコン膜」に相当する「多結晶シリコン」の膜厚及びシート抵抗値について、各々「５００から１５００Å」及び「５ＫΩ／□から２５ＫΩ／□」という数値の限定がなされ、かつ、引用発明の「多結晶シリコン抵抗」に相当する「前記多結晶シリコン抵抗体」の長さについて「１０μｍから５０μｍ」という数値の限定がなされているが、上記（４−５−２−３）において当業者が容易に想到し得たものと認定した、「５００Å」という「多結晶シリコン膜」の膜厚、「５ｋΩ／□」という「多結晶シリコン膜」のシート抵抗値、及び「５０μｍ」という「抵抗体」の長さは、各々補正発明における「多結晶シリコン」の膜厚の範囲である「５００から１５００Å」、「多結晶シリコン」のシート抵抗値の範囲である「５ＫΩ／□から２５ＫΩ／□」、及び「前記多結晶シリコン抵抗体」の長さの範囲である「１０μｍから５０μｍ」に含まれるものであることは明らかである。
　そして、本願の発明の詳細な説明及び図面を精査しても、補正発明において、「多結晶シリコン」の膜厚の下限値及び上限値を各々「５００」Å及び「１５００Å」とし、「多結晶シリコン」のシート抵抗値の下限値及び上限値を各々「５ＫΩ／□」及び「２５ＫΩ／□」とし、「前記多結晶シリコン抵抗体」の長さの下限値及び上限値を各々「１０μｍ」及び「５０μｍ」とすることの臨界的意義は見いだせない。
　
　したがって、引用発明において、「ラダー抵抗回路」を構成する「前記多結晶シリコン抵抗となる多結晶シリコン膜」としてＰ型の多結晶シリコンを用いるに際して、「多結晶シリコン膜」の膜厚を補正発明のように「５００から１５００Å」とし、「多結晶シリコン膜」のシート抵抗値を補正発明のように「５ＫΩ／□から２５ＫΩ／□」とし、「多結晶シリコン抵抗」の長さを補正発明のように「１０μｍから５０μｍ」とすることは、当業者が容易になし得たことである。
　よって、相違点２も当業者が容易になし得た範囲に含まれる程度のものである。
　
（４−５−３）判断についてのまとめ
　以上検討したとおり、補正発明は、引用発明及び引用例２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（４−６）独立特許要件についてのまとめ
　本件補正は、補正後の請求項１に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に適合しない。
　
（５）補正の却下の決定のむすび
　以上、検討したとおり、本件補正は、特許法第１７条の２第３項に規定する要件を満たしておらず、また、仮に当該要件を満たすものとみなした場合であっても、同法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
３．本願発明
　平成１９年３月２２日付けの手続補正は上記のとおり却下され、平成１８年１２月４日付けの手続補正は原審において却下されているので、本願の請求項１〜７に係る発明は、平成１８年９月４日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜７に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載された事項により特定される、上記２．（１）の「補正前」の箇所に記載したとおりのものである。
　
４．引用刊行物に記載された発明
　本願の優先権主張の日前に日本国内において頒布された上記引用例１及び２には、上記２．（４−３−１）及び（４−３−２）に記載したとおりの事項が記載されており、そのうちの引用例１には、上記２．（４−３−１）に記載したとおりの発明（引用発明）が記載されているものと認められる。
　
５．本願発明と引用発明との対比
（１）引用発明の「多結晶シリコン抵抗」は、本願発明の「多結晶シリコン抵抗体」に相当するから、引用発明の「多結晶シリコン抵抗で作成されたラダー抵抗回路とトランジスタとからなる半導体装置」は、本願発明の「ラダー抵抗回路を有する半導体装置であって、」「ラダー抵抗回路」が「多結晶シリコン抵抗体よりなる」ものに対応する。
　また、引用発明の「前記多結晶シリコン抵抗となる多結晶シリコン膜は、５００〜２０００Åの膜厚値を有する」構成と、本願発明の「前記多結晶シリコン抵抗体を構成する多結晶シリコンはＰ型の導電型と、５００から１５００Åの膜厚と、１ＫΩ／□から２５ＫΩ／□のシート抵抗値とを有し、前記多結晶シリコン抵抗体の長さは１０μｍから１５０μｍである」構成とは、「前記多結晶シリコン抵抗体」が「多結晶シリコン」で構成されている点で共通する。
　
（２）したがって、本願発明と引用発明とは、
　「ラダー抵抗回路を有する半導体装置であって、ラダー抵抗回路が多結晶シリコン抵抗体よりなり、前記多結晶シリコン抵抗体が多結晶シリコンで構成されている半導体装置。」
　
　である点で一致し、以下の点で相違する。
（相違点１）
　本願発明は、「多結晶シリコン抵抗体よりなるラダー抵抗回路の分圧電圧出力誤差を０．５％より小さくするため」のものであるのに対して、引用発明はそのような特定がなされていない点。
　
（相違点２）
　本願発明は、「前記多結晶シリコン抵抗体を構成する多結晶シリコンはＰ型の導電型」を有しているのに対して、引用発明は、「前記多結晶シリコン抵抗となる多結晶シリコン膜」がＰ型の導電型を有しているとは特定されていない点。
　
（相違点３）
　本願発明は、「前記多結晶シリコン抵抗体を構成する多結晶シリコンは」「５００から１５００Åの膜厚と、１ＫΩ／□から２５ＫΩ／□のシート抵抗値とを有し、前記多結晶シリコン抵抗体の長さは１０μｍから１５０μｍである」のに対して、引用発明は、「前記多結晶シリコン抵抗となる多結晶シリコン膜は、５００〜２０００Åの膜厚値を有」している点。
　
６．相違点についての当審の判断
（１）相違点２について
（１−１）一般に、ラダー抵抗回路は、Ｄ／Ａコンバータ等に用いられることが多いため、高い精度が要求されることは、例えば引用例１に「特に、ラダー抵抗回路の面積や精度が製品コストや製品性能に大きな影響を及ぼすＤ／Ａコンバータ及びＡ／Ｄコンバータにおいて、・・・」（０００３段落）と記載されていることからも分かるように、当業者における技術常識である。
　そして、「ラダー抵抗回路」の高精度化を実現するためには、当該「ラダー抵抗回路」を構成する「前記多結晶シリコン抵抗となる多結晶シリコン膜」を高精度化することが必要であることは当業者にとって自明であるから、引用発明において、「ラダー抵抗回路」を構成する「前記多結晶シリコン抵抗となる多結晶シリコン膜」を高精度化することは、当業者が即座に察知し得た課題であると認められる。
　
（１−２）一方、引用例２には、「特に多結晶シリコン抵抗体を用いた抵抗回路を有する半導体装置」（０００２段落）に関して、「一方Ｐ型多結晶シリコンにおいてはＮ型に比べ非常に小さい温度係数を有し、また比較的高い抵抗値に設定可能であり、例えばシート抵抗値が１ｋΩ／□程度であり温度係数が絶対値で３００ｐｐｍ／℃以下であれば上記ＳＷＲの定電流部を構成する抵抗回路の抵抗体として十分適用可能である。」（００１１段落）と記載されており、「Ｐ型多結晶シリコン」の温度係数が、Ｎ型のものと比較して非常に小さいことが記載されている。
　そして、温度係数が抵抗値の精度を決める重要な要素の一つであることは当業者における技術常識である。
　
（１−３）したがって、引用例１及び２に接した当業者であれば、引用発明において、「ラダー抵抗回路」を構成する「前記多結晶シリコン抵抗となる多結晶シリコン膜」の高精度化をはかるため、引用例２に記載された発明を組み合わせ、「ラダー抵抗回路」を構成する「前記多結晶シリコン抵抗となる多結晶シリコン膜」としてＰ型の多結晶シリコンを用いること、すなわち、本願発明のように、「前記多結晶シリコン抵抗体を構成する多結晶シリコンはＰ型の導電型」を有するものとすることは、当業者が容易に想到し得たことである。
　よって、相違点２は当業者が容易になし得た範囲に含まれる程度のものである。
　
（２）相違点３について
（２−１）上記（１）において検討したとおり、引用発明において、「ラダー抵抗回路」を構成する「前記多結晶シリコン抵抗となる多結晶シリコン膜」としてＰ型の多結晶シリコンを用いることは当業者が容易に想到し得たことであるが、引用例１の「そこで、この発明の目的は、従来のこのような課題を解決するために、トランジスタを同時に集積化した半導体装置における、ラダー抵抗回路の単位面積当たりの抵抗値の増加と、それに伴うチップサイズの小型化、ローコスト化、及び高精度化にある。」（０００４段落）という記載から明らかなように、引用発明は、「ラダー抵抗回路」の単位面積当たりの抵抗値を増加させることにより、「チップサイズの小型化」や「高精度化」を実現することを課題としたものであるから、引用発明において、「ラダー抵抗回路」を構成する「前記多結晶シリコン抵抗となる多結晶シリコン膜」としてＰ型の多結晶シリコンを用いるに際しても、当該「ラダー抵抗回路」の単位面積当たりの抵抗値を増加させることにより、「チップサイズの小型化」や「高精度化」を実現することは、当業者が当然に察知し得た課題である。
　
（２−２）一方、引用例１には、「ラダー抵抗回路」を構成する「前記多結晶シリコン抵抗となる多結晶シリコン膜」について、「・・・同じ抵抗値を得る場合、多結晶シリコン膜厚を薄くした方が、厚い場合に比べて、薄膜化により抵抗値を大きくできる分だけ、低濃度不純物領域の濃度を高くすることができ、不純物の偏析ばらつきの影響が少なくなる。そのため同じ抵抗値の抵抗素子を形成する場合、多結晶シリコン膜厚が薄い方が、不純物濃度に起因する抵抗値ばらつきに対しては有利である。」（００３４段落）、及び「・・・多結晶シリコン膜厚が５００Åより薄くなると、多結晶シリコン膜厚の基板面内のばらつきが無視できなくなる。そのためこの領域では、多結晶シリコン膜で構成される抵抗素子の抵抗値ばらつきは膜厚ばらつきの影響を受けることになる。従って、抵抗素子の抵抗値ばらつき低減のための薄膜化は、最低５００Åまでとするとよい。」（００３５段落）と記載されており、さらに、引用例１の図６に記載されたグラフには、膜厚が薄くなるにしたがって、同じ不純物濃度でも多結晶シリコンのシート抵抗値が顕著に高くなることが示されている。
　さらに、引用例１には、「例えば、図９で多結晶シリコン膜厚が３５００Åの場合、多結晶シリコン抵抗の長さが１００μｍ以上であれば、小さい抵抗ばらつきの多結晶シリコン抵抗が得られる。しかし、多結晶シリコン膜厚を１０００Åにすると、同じ抵抗値ばらつきに抑えるには、５０μｍ以上で良いことが分かる。従って最小抵抗体の長さを、多結晶シリコン膜厚３５００Åで１００μｍであった場合、１０００Åの膜厚のときは５０μｍでよい。すなわち、多結晶シリコン膜厚を薄くすることにより、抵抗素子の抵抗値及び抵抗ばらつきを損なうことなく、抵抗長さを短くすることができる。そのため、この抵抗素子を用いるラダー抵抗回路の面積を小さくすることができる。」（００３８段落）と記載されており、引用例１には、「多結晶シリコン」の膜厚を薄くすることにより、ばらつきを損なうことなく抵抗体の長さを５０μｍと短くすることができ、それによりラダー抵抗回路の面積を小さくすることができることも記載されているものと認められる。
　
　したがって、これらの記載を参酌すれば、引用発明において「ラダー抵抗回路」を構成する「前記多結晶シリコン抵抗となる多結晶シリコン膜」としてＰ型の多結晶シリコンを用いるに際して、「ラダー抵抗回路」の単位面積当たりの抵抗値を増加させることにより、「チップサイズの小型化」や「高精度化」を実現するという課題を解決するために、「前記多結晶シリコン抵抗となる多結晶シリコン膜」の膜厚を５００Åと薄くすることにより、ばらつきが小さく、かつ、高いシート抵抗値のＰ型の多結晶シリコンを得て、抵抗体の長さを５０μｍと短くすることは、当業者が容易に想到し得たことである。
　
（２−３）ここにおいて、どの程度高いシート抵抗値のＰ型の多結晶シリコンを得ることが当業者にとって容易に想到し得たものであるかについてさらに検討すると、引用例２には、「図３は膜厚１０００Åの多結晶シリコンに不純物としてＰ型はＢＦ２、Ｎ型はリンを用いた場合のシート抵抗値と温度係数の関係を示した図である。Ｎ型の多結晶シリコン抵抗体ではシート抵抗が１０ｋΩ／□程度のとき、温度係数は約−３０００ｐｐｍ／℃であり、たとえばＳＷＲの発振周波数を設定する定電流部には温度による抵抗値変化が大きいため、適用は困難となっている。一方Ｐ型多結晶シリコンにおいてはＮ型に比べ非常に小さい温度係数を有し、また比較的高い抵抗値に設定可能であり、例えばシート抵抗値が１ｋΩ／□程度であり温度係数が絶対値で３００ｐｐｍ／℃以下であれば上記ＳＷＲの定電流部を構成する抵抗回路の抵抗体として十分適用可能である。」（００１１段落）と記載されており、シート抵抗値が１ｋΩ／□程度であるものが例示されており、また、引用例２の図２には、ＢＦ２をイオン注入して形成された膜厚が１０００Åの多結晶シリコンにおける不純物ドーズ量とシート抵抗値との関係を示すグラフが記載されており、当該図２からは、ＢＦ２をイオン注入して形成された膜厚が１０００Åの多結晶シリコンのシート抵抗値について、ドーズ量を調整することにより１ｋΩ／□のシート抵抗値の多結晶シリコンが得られることが見て取れる。
　よって、これらを勘案すれば、引用発明において「ラダー抵抗回路」を構成する「前記多結晶シリコン抵抗となる多結晶シリコン膜」としてＰ型の多結晶シリコンを用いるに際して、例えば１ｋΩ／□以上と高いシート抵抗値のＰ型の多結晶シリコンを得ることは、当業者が容易になし得たことである。
　
　以上のとおりであるから、引用発明において、「ラダー抵抗回路」を構成する「前記多結晶シリコン抵抗となる多結晶シリコン膜」としてＰ型の多結晶シリコンを用いるに際して、「前記多結晶シリコン抵抗となる多結晶シリコン膜」の膜厚を５００Åと薄くすることにより、ばらつきが小さく、かつ、１ｋΩ／□と高いシート抵抗値のＰ型の多結晶シリコンを得て、抵抗体の長さを５０μｍと短くすることは、当業者が容易に想到し得たものと認められる。
　
（２−４）一方、本願発明についてみると、本願発明においては、引用発明の「多結晶シリコン膜」に相当する「多結晶シリコン」の膜厚及びシート抵抗値について、各々「５００から１５００Å」及び「１ＫΩ／□から２５ＫΩ／□」という数値の限定がなされ、かつ、引用発明の「多結晶シリコン抵抗」に相当する「前記多結晶シリコン抵抗体」の長さについて「１０μｍから１５０μｍ」という数値の限定がなされているが、上記（２−３）において当業者が容易に想到し得たものと認定した、「５００Å」という「多結晶シリコン膜」の膜厚、「１ｋΩ／□」という「多結晶シリコン膜」のシート抵抗値、及び「５０μｍ」という「抵抗体」の長さは、各々本願発明における「多結晶シリコン」の膜厚の範囲である「５００から１５００Å」、「多結晶シリコン」のシート抵抗値の範囲である「１ＫΩ／□から２５ＫΩ／□」、及び「前記多結晶シリコン抵抗体」の長さの範囲である「１０μｍから１５０μｍ」に含まれるものであることは明らかである。
　そして、本願の発明の詳細な説明及び図面を精査しても、本願発明において、「多結晶シリコン」の膜厚の下限値及び上限値を各々「５００」Å及び「１５００Å」とし、「多結晶シリコン」のシート抵抗値の下限値及び上限値を各々「１ＫΩ／□」及び「２５ＫΩ／□」とし、「前記多結晶シリコン抵抗体」の長さの下限値及び上限値を各々「１０μｍ」及び「１５０μｍ」とすることの臨界的意義は見いだせない。
　
　したがって、引用発明において、「ラダー抵抗回路」を構成する「前記多結晶シリコン抵抗となる多結晶シリコン膜」としてＰ型の多結晶シリコンを用いるに際して、「多結晶シリコン膜」の膜厚を本願発明のように「５００から１５００Å」とし、「多結晶シリコン膜」のシート抵抗値を本願発明のように「１ＫΩ／□から２５ＫΩ／□」とし、「多結晶シリコン抵抗」の長さを本願発明のように「１０μｍから１５０μｍ」とすることは、当業者が容易になし得たことである。
　よって、相違点３も当業者が容易になし得た範囲に含まれる程度のものである。
　
（３）相違点１について
　上記（２）において検討したとおり、引用発明において、「ラダー抵抗回路」を構成する「前記多結晶シリコン抵抗となる多結晶シリコン膜」としてＰ型の多結晶シリコンを用いるに際して、「前記多結晶シリコン抵抗となる多結晶シリコン膜」の膜厚を５００Åと薄くすることにより、ばらつきが小さく、かつ、１ｋΩ／□と高いシート抵抗値のＰ型の多結晶シリコンを得て、抵抗体の長さを５０μｍと短くすることは、当業者が容易に想到し得たことであるが、Ｐ型の多結晶シリコンのばらつきを小さくすることは、当該Ｐ型の多結晶シリコンよりなる「ラダー抵抗回路」の分圧電圧誤差を小さくすることにほかならないから、引用発明において、「ラダー抵抗回路」を構成する「前記多結晶シリコン抵抗となる多結晶シリコン膜」としてＰ型の多結晶シリコンを用いるに際して、「前記多結晶シリコン抵抗となる多結晶シリコン膜」の膜厚を５００Åと薄くすることの目的の一つが、当該Ｐ型の多結晶シリコンよりなる「ラダー抵抗回路」の分圧電圧誤差を小さくすることであることは明らかである。
　
　一方、本願の発明の詳細な説明及び図面を精査しても、本願発明において、「多結晶シリコン抵抗体よりなるラダー抵抗回路の分圧電圧出力誤差」の上限値を「０．５％」とすることの臨界的意義は認められない。
　
　したがって、引用発明において、「ラダー抵抗回路」を構成する「前記多結晶シリコン抵抗となる多結晶シリコン膜」としてＰ型の多結晶シリコンを用いるに際して、Ｐ型の多結晶シリコンよりなる「ラダー抵抗回路」の分圧誤差を、本願発明のように「０．５％」より小さくすることを目的として定め、「前記多結晶シリコン抵抗となる多結晶シリコン膜」の膜厚を５００Åと薄くすることにより、上記目標に到達する程度にばらつきが小さく、かつ、１ｋΩ／□と高いシート抵抗値のＰ型の多結晶シリコンを得て、抵抗体の長さを５０μｍと短くすることは、当業者が適宜なし得た事項である。
　よって、相違点１は当業者が適宜なし得た範囲に含まれる程度のものである。
　
（４）判断についてのまとめ
　以上検討したとおり、本願発明は、引用発明及び引用例２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
７．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。