【事件の表示】
　特願２０００−５０８１１５「集積回路に対する選択的電力分配回路」拒絶査定不服審判事件〔平成１１年　３月　４日国際公開、ＷＯ９９／１０８９１、平成１３年　９月１１日国内公表、特表２００１−５１４４２８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、１９９８年８月２４日（パリ条約による優先権主張１９９７年８月２２日、米国）を国際出願日とする出願であって、平成１６年４月２日付けで拒絶査定がなされ、これに対して同年７月１３日に拒絶査定に対する審判請求がなされるとともに、同年８月１１日付けで手続補正がなされ、その後当審において、平成１８年１０月５日付けで審尋がなされ、その後平成１９年３月２２日に回答書が提出されたものである。
　
第２．平成１６年８月１１日付けの手続補正（以下、「本件補正」という。）について
　［補正却下の決定の結論］
　平成１６年８月１１日付けの手続補正を却下する。
　［理由］
　１．本件手続補正の内容
　本件補正は、補正前の請求項３を削除し、補正前の請求項４ないし９の項番をそれぞれ繰り上げて補正後の請求項３ないし８とし、補正前の請求項１０ないし１８を削除し、補正前の請求項１９の項番を繰り上げて、補正後の請求項９とし、補正前の請求項２０及び２１を削除し、補正前の請求項２２及び２３の項番をそれぞれ繰り上げて補正後の請求項１０及び１１とし、補正前の請求項２４を削除するものであって、補正後の請求項１及び請求項９に係る発明は以下のとおりである。
「【請求項１】
　メモリ装置であって、
　複数のメモリ・アレイと、
　複数の電圧生成器であり、各々が前記複数のメモリ・アレイの内の１つに結合されて、該複数のメモリ・アレイの内の１つに電圧を供給することから成る複数の電圧生成器と、
　前記複数の電圧生成器を選択的にディスエーブルして、前記複数のメモリ・アレイに対して供給される前記電圧の不揮発性の中断を為し、前記メモリ装置の動作容量を低減する制御回路と、
　メモリ装置データ出力を前記複数のメモリ・アレイに結合するデータ・マップ回路であり、前記メモリ装置の動作容量が変化した際、一貫したメモリ装置ピンアウトが維持されるように為すことから成るデータ・マップ回路と、
　前記メモリ装置の電流引き寄せをモニタする電流検出器回路であり、該メモリ装置の電源投入に及んで、過剰電流が該メモリ装置によって引き寄せられた場合に前記複数の電圧生成器の内の１つをディスエーブルする電流検出器回路と、
を備えるメモリ装置。」
「【請求項９】
　複数のメモリ要素からそれぞれが成る複数のサブアレイを備えるメモリ集積回路を試験する方法であって、
　前記サブアレイの全てを関連された電圧生成器から結合解除する段階と、
　前記サブアレイの各々を前記関連された電圧生成器に個々別々に結合する段階と、
　前記メモリ集積回路による過剰電流引き寄せを検知する段階と、
　前記電圧生成器の内の少なくとも１つをディスエーブルする段階と、
の諸段階を含む方法。」
　
　２．補正事項の整理
　補正事項１
（ａ）補正前の請求項１の「複数の電圧生成器であり、各々が前記複数のメモリ・アレイの内の対応する１つに結合されて、該複数のメモリ・アレイの対応する１つに電圧を供給することから成る複数の電圧生成器」を、
　補正後の請求項１の「複数の電圧生成器であり、各々が前記複数のメモリ・アレイの内の１つに結合されて、該複数のメモリ・アレイの内の１つに電圧を供給することから成る複数の電圧生成器」と補正すること（補正事項１−１）。
（ｂ）補正前の請求項１の「を備えるメモリ装置」を補正後の請求項１の「メモリ装置データ出力を前記複数のメモリ・アレイに結合するデータ・マップ回路であり、前記メモリ装置の動作容量が変化した際、一貫したメモリ装置ピンアウトが維持されるように為すことから成るデータ・マップ回路と、　前記メモリ装置の電流引き寄せをモニタする電流検出器回路であり、該メモリ装置の電源投入に及んで、過剰電流が該メモリ装置によって引き寄せられた場合に前記複数の電圧生成器の内の１つをディスエーブルする電流検出器回路と、　を備えるメモリ装置」と補正すること（補正事項１−２）。
　補正事項２
　補正前の請求項３を削除して、補正前の請求項４ないし９の項番をそれぞれ繰り上げて、補正後の請求項３ないし８とすること。
　補正事項３
　補正前の請求項１０ないし１８を削除すること。
　補正事項４
　補正前の請求項１９の「の諸段階を含む方法」を、補正後の請求項９の「前記メモリ集積回路による過剰電流引き寄せを検知する段階と、　前記電圧生成器の内の少なくとも１つをディスエーブルする段階と、　の諸段階を含む方法」と補正すること（補正事項４−１）、及びこの補正前の請求項１９の項番を繰り上げて補正後の請求項９とすること（補正事項４−２）。
　補正事項５
　補正前の請求項２０及び２１を削除し、補正前の請求項２２及び２３の項番をそれぞれ繰り上げて、補正後の請求項１０及び１１とすること。　
　補正事項６
　補正前の請求項２４を削除すること。
　
　３．本件補正についての検討
　補正事項１について
　補正事項１−２について検討すると、補正前の請求項１を引用する請求項である、補正前の請求項２ないし９には、補正後の請求項１に係る発明の「前記メモリ装置の電流引き寄せをモニタする電流検出器回路であり、該メモリ装置の電源投入に及んで、過剰電流が該メモリ装置によって引き寄せられた場合に前記複数の電圧生成器の内の１つをディスエーブルする電流検出器回路」については、何ら記載がなされておらず、補正事項１−２についての補正の内、上記「電流検出回路」を実質的に追加する補正は、特許法第１７条の２第４項に規定される、請求項の削除、特許請求の範囲の減縮、誤記の訂正又は明りょうでない記載の釈明のいずれを目的とするものでもないから、補正事項１−２についての補正を含む、補正事項１についての補正は、同法第１７条の２第４項に規定する要件を満たさない。
　補正事項４について
　補正事項４−１について検討すると、補正前の請求項１９を直接又は間接的に引用する請求項である、補正前の請求項２０ないし２３には、補正後の請求項９に係る発明の「前記メモリ集積回路による過剰電流引き寄せを検知する段階」については、何ら記載がなされておらず、補正事項４−１についての補正の内、上記「前記メモリ集積回路による過剰電流引き寄せを検知する段階」を実質的に追加する補正は、特許法第１７条の２第４項に規定される、請求項の削除、特許請求の範囲の減縮、誤記の訂正又は明りょうでない記載の釈明のいずれを目的とするものでもないから、補正事項４−１についての補正を含む、補正事項４についての補正は、同法第１７条の２第４項に規定する要件を満たさない。
　したがって、補正事項１についての補正及び補正事項４についての補正を含む本件補正は、特許法第１７条の２第４項に規定する要件を満たさないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
第３．本願発明
　平成１６年８月１１日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし２４に係る発明は、平成１０年８月２４日の出願時に願書に最初に添付した明細書の特許請求の範囲の請求項１ないし２４に記載された事項により特定されるとおりのものであり、その請求項１に係る発明は、その請求項１に記載されている事項により特定される以下のとおりのものである。
　「【請求項１】メモリ装置であって、
　複数のメモリ・アレイと、
　複数の電圧生成器であり、各々が前記複数のメモリ・アレイの内の対応する１つに結合されて、該複数のメモリ・アレイの内の対応する１つに電圧を供給することから成る複数の電圧生成器と、
　前記複数の電圧生成器を選択的にディスエーブルして、前記複数のメモリ・アレイに対して供給される前記電圧の不揮発性の中断を為し、前記メモリ装置の動作容量を低減する制御回路と、
　を備えるメモリ装置。」
　
第４．刊行物に記載された発明
（ａ）刊行物１．国際公開第９６／１３００３号
　原査定の拒絶の理由に引用され、本願の優先権主張日前に国際公開された刊行物である国際公開第９６／１３００３号には、図１ないし図２とともに以下の事項が記載されている。
「図１は、本発明に従って設計された２５６メガビットＤＲＡＭの概略構成図である。このＤＲＡＭは８個のメモリ・サブアレイ１０を有して、これらサブアレイがグローバル信号ＶＣＣ５０、ＤＶＣ２　５２、ＧＮＤ６０、並びに、ＶＣＣＰ６２に選択的に結合される。ＤＶＣ２はＶＣＣのおよそ半分の電位を有する電圧源であり、しばしば、記憶セルのキャパシタ・プレートをバイアスするために使用される。ＶＣＣＰはＶＣＣより一閾値電圧だけ大きい電圧源であり、しばしば、ワード線ドライバ用の電圧源として使用される。
　結合は、各サブアレイ１０ごとに１つが対応する８つの絶縁回路７０を介して行われる。制御回路１１０は、標準ＤＲＡＭタイミング、インタフェース信号及び制御信号を生成するだけでなく、８つの試験信号１２２および８つの修理信号１２４も生成する。試験信号及び修理信号はそれぞれ、８つのＯＲゲート１２６のそれぞれと組み合わされ、サブアレイ１０に対応する各絶縁回路７０ごとの「ＤＩＡＢＬＥ＊」アクティブ（活性状態）・ロー絶縁制御信号１２８を生成する。デバイスの電流ドローを監視し、デバイスの電力投入時に、デバイスによって過電流が引き出された場合にすべてのサブアレイを絶縁する回路を含むことが望ましい。次いで、試験モードでは、サブアレイが個別にイネーブルされ、どれに欠陥があるかが判定される。・・・
　ＤＲＡＭを制御し、ＤＲＡＭ装置ＡＤＤＲＥＳＳ信号１３２，ＤＡＴＡ信号１３４，ＣＯＮＴＲＯＬ信号１３６から試験モード信号を生成する方法は、当技術分野において周知である。ＲＥＰＡＩＲ信号１２４の生成は、レーザ・ヒューズ、電気的にプラグラム可能なヒューズ、またはＦＬＡＳＨメモリ・レジスタなどの不揮発性メモリ位置に記憶されたデータを使用することによって行うことができる。」（第６頁第７行ないし第７頁第２行の訳文）
「図２は、やはり本発明によって設計された６４メガビットＤＲＡＭを概略的に表したものである。このＤＲＡＭは、グローバル信号ＶＣＣ５０、ＤＶＣ２５２、ＧＮＤ６０、ＶＣＣＰ６２に選択的に結合された８つのメモリ・サブアレイ１０を有する。結合は、各サブアレイ１０ごとに１つの８つの絶縁回路７０を介して行われる。制御回路１１０は、標準ＤＲＡＭタイミング、インタフェース信号、制御信号を生成するだけでなく、８つの試験信号１２２、８つのレーザ・ヒューズ修理信号１２４や、８つの電気ヒューズ修理信号１４０の何れも生成する。試験信号および修理信号はそれぞれ、８つの論理ゲート１２６のそれぞれと組み合わされ、サブアレイ１０に対応する各絶縁回路７０ごとの「ＤＩＡＢＬＥ＊」アクティブ（活性状態）・ロー絶縁制御信号１２８を生成する。論理機能１２６を表す３入力ＯＲゲートが示されている。しかし、ディジタル信号を論理的に組み合わせる他の多数の方法が、当技術分野において周知である。第２図のＤＲＡＭは、各サブアレイがＤＡＴＡバス１３４の複数の入出力データ線に結合されるＤＲＡＭを表す。このアーキテクチャによって、サブアレイを絶縁すること及びアドレス線の除去によって修理を行うことができる。欠陥のあるサブアレイが見つかると、サブアレイの半分がグローバル信号５０ないし６２から電気的に絶縁され、アドレス・デコーダ１８２内で１本のアドレス線がディスエーブルされる。この特定の設計では、最上位行アドレスがディスエーブルされる。例えば、この手法によって、完全に有効な６４メガビットＤＲＡＭと同じデータ幅の３２メガビットＤＲＡＭが与えられる。これは、最小限の設計変更で現行のＤＲＡＭ設計に適用できる本発明の簡略化実施態様である。追加アドレス復号修正を使用し、より少なくあるいはより多くのメモリ・サブアレイを絶縁することによって、３２メガビット以外のメモリ容量のデバイスを得ることができる。たとえば、６４メガビットＤＲＡＭ上の８つのサブアレイのうちで単一のサブアレイのみに欠陥がある場合、５６メガビットＤＲＡＭを構成できるようにＤＲＡＭを設計することが可能である。」（第８頁第５ないし２９行の訳文）
　
　そして、上記摘記事項「図１は、本発明に従って設計された２５６メガビットＤＲＡＭの概略構成図である。このＤＲＡＭは８個のメモリ・サブアレイ１０を有して、これらサブアレイがグローバル信号ＶＣＣ５０、ＤＶＣ２　５２、ＧＮＤ６０、並びに、ＶＣＣＰ６２に選択的に結合される。ＤＶＣ２はＶＣＣのおよそ半分の電位を有する電圧源であり、しばしば、記憶セルのキャパシタ・プレートをバイアスするために使用される。ＶＣＣＰはＶＣＣより一閾値電圧だけ大きい電圧源であり」との記載から、図２の「ＤＶＣ２」及び「ＶＣＣＰ」は、それぞれ、ＶＣＣのおよそ半分の電位を有する電圧源及びＶＣＣより一閾値電圧だけ大きい電圧源であって、図１及び図２に記載されたＤＲＡＭは、ＶＣＣから「ＤＶＣ２」及び「ＶＣＣＰ」を生成する回路を備えていることは明らかである。　
　
　したがって、刊行物１には、以下の発明が記載されている。
　「グローバル信号ＶＣＣ５０、ＤＶＣ２５２、ＧＮＤ６０、ＶＣＣＰ６２に選択的に結合された８つのメモリ・サブアレイ１０を有し、
　各メモリ・サブアレイ１０ごとに１つが対応する８つの絶縁回路７０を介して前記各グローバル信号と選択的に結合されたＤＲＡＭにおいて、
　標準ＤＲＡＭタイミング、インタフェース信号、制御信号を生成するだけでなく、８つの試験信号１２２、８つのレーザ・ヒューズ修理信号１２４や、８つの電気ヒューズ修理信号１４０の何れも生成する制御回路１１０と、
　ＶＣＣのおよそ半分の電位を有する前記ＤＶＣ２５２及びＶＣＣより一閾値電圧だけ大きい前記ＶＣＣＰ６２を生成する回路と、
を更に備え、
　前記試験信号１２２および修理信号１２４はそれぞれ、８つの論理ゲート１２６のそれぞれと組み合わされ、メモリ・サブアレイ１０に対応する各絶縁回路７０ごとの「ＤＩＡＢＬＥ＊」アクティブ（活性状態）・ロー絶縁制御信号１２８を生成し、
　欠陥のあるメモリ・サブアレイが見つかると、メモリ・サブアレイの半分がグローバル信号５０ないし６２から電気的に絶縁され、アドレス・デコーダ１８２内で１本のアドレス線がディスエーブルされ、この特定の設計では、最上位行アドレスがディスエーブルされ、これによって、完全に有効な６４メガビットＤＲＡＭと同じデータ幅の３２メガビットＤＲＡＭを得ることができるＤＲＡＭ。」
　
（ｂ）刊行物２．特開平８−２４１５９２号公報
　原査定の拒絶の理由に引用され、本願の優先権主張日前に日本国内において頒布された刊行物である特開平８−２４１５９２号公報には、図１〜図３とともに以下の事項が記載されている。
「【請求項１】　第１電源を動作電源として使用し情報を記憶する多数のメモリセルアレイをもつ半導体メモリ装置において、
　少なくとも２つ配置され、それぞれ独立して第１電源を昇圧し昇圧電源を発生する電源昇圧回路と、前記各メモリセルアレイにつきそれぞれ設けられると共に前記電源昇圧回路に対応するグループに分けられ、そのグループごとに対応する前記昇圧電源を受けて前記メモリセルアレイへ出力する駆動回路と、を備えることを特徴とする半導体メモリ装置。」（特許請求の範囲請求項１）
「【発明の属する技術分野】本発明は半導体メモリ装置に関し、特に、その電源昇圧回路に関する。」（０００１段落）
「【００１９】図３に示すのは、１周期で活性化される８本のワード線ＷＬ１〜ＷＬ８に対しそれぞれ独立的に昇圧電源ＶＰＰを供給するために、８つの電源昇圧回路ＶＰＧを備えるようにした第１実施形態の概略構成である。メモリセルアレイＭＣＡ１〜ＭＣＡ８はセルキャパシタ及びセルトランジスタからなるメモリセルを多数備え、通常の電源電圧を動作電源として使用する。この例では８つのメモリセルアレイを示しているが、それ以上のメモリセルアレイを備えることも勿論可能である。ワード線駆動回路ＷＤ１〜ＷＤ８は、メモリセルアレイＭＣＡ１〜ＭＣＡ８の各メモリセルを選択するワード線ＷＬ１〜ＷＬ８に昇圧電源ＶＰＰを選択出力する。ワード線ＷＬ１〜ＷＬ８はメモリセルアレイＭＣＡ１〜ＭＣＡ８内のセルトランジスタのゲート電極と接続される。従って、メモリセルアレイＭＣＡ１〜ＭＣＡ８にはメモリセル数に応じた多数のワード線が存在する。
【００２０】　そして、電源昇圧回路ＶＰＧ１〜ＶＰＧ８は、それぞれ独立して電源電圧から昇圧電源ＶＰＰ１〜ＶＰＰ８を個別発生し、発生した昇圧電源ＶＰＰ１〜ＶＰＰ８を対応の各ワード線駆動回路ＷＤ１〜ＷＤ８にそれぞれ供給する。即ち、当該半導体メモリ装置において１周期で８本のワード線ＷＬ１〜ＷＬ８が同時に活性化されるとき、各メモリセルアレイＭＣＡ１〜ＭＣＡ８のワード線ＷＬ１〜ＷＬ８へは、対応する昇圧電源ＶＰＰ１〜ＶＰＰ８がそれぞれ独立的に発生されて供給される。例えばＤＲＡＭであれば、リフレッシュにおいて８つのワード線ＷＬ１〜ＷＬ８が同時に選択されて活性化され、この場合に電源昇圧回路ＶＰＧ１〜ＶＰＧ８から発生される昇圧電源ＶＰＰ１〜ＶＰＰ８がそれぞれ独立的に対応するワード線駆動回路ＷＤ１〜ＷＤ８を介してワード線ＷＬ１〜ＷＬ８へ個別供給される。」（００１９段落及び００２０段落）
「【００２２】従来のように単一電源昇圧回路構成であれば電源昇圧回路ＶＰＧの負担も大きく、抵抗ブリッジの影響による昇圧電源ＶＰＰの降下幅も大きくなり動作に影響が出やすい。これに対し、本例のように同時活性の各ワード線（各メモリセルアレイ）に対し個別的に独立させて電源昇圧回路ＶＰＧを設けておけば、正常なワード線への影響はなくなると共に、１ワード線に対する駆動能力は飛躍的に高まるので、抵抗ブリッジの影響による昇圧電源ＶＰＰの降下幅も小さくなり誤動作が発生し難くなる。また、正常なワード線ＷＬ２〜ＷＬ８はそのまま使用可能になるので不良ワード線ＷＬ１のみを冗長すればよく、冗長効率が向上する。」（００２２段落）
　
第５．当審の判断
　１．対比
　本願の請求項１に係る発明（以下、「本願発明」という。）と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比する。
（ａ）刊行物発明の「ＤＲＡＭ」は、メモリ装置であるから、本願発明の「メモリ装置」に相当し、刊行物発明の「メモリ・サブアレイ１０」は、メモリアレイであるから、刊行物発明の「８つのメモリ・サブアレイ１０」は、本願発明の「複数のメモリアレイ」に相当している。
（ｂ）刊行物発明において、ＤＶＣ２５２及びＶＣＣＰ６２を「生成するための回路」により生成されたＤＶＣ２５２及びＶＣＣＰ６２は、「各メモリ・サブアレイ１０ごとに１つが対応する８つの絶縁回路７０を介して」「各メモリ・サブアレイ１０」に結合されているから、刊行物発明の「各メモリ・サブアレイ１０ごとに１つが対応する８つの絶縁回路７０を介して前記各グローバル信号と選択的に結合され」るとともに、「グローバル信号ＶＣＣ５０、ＤＶＣ２５２、ＧＮＤ６０、ＶＣＣＰ６２に選択的に結合された８つのメモリ・サブアレイ１０」の「グローバル信号ＶＣＣ５０」、「ＧＮＤ６０」及び、「ＶＣＣのおよそ半分の電位を有する前記ＤＶＣ２５２及びＶＣＣより一閾値電圧だけ大きい前記ＶＣＣＰ６２を生成する回路」は、本願発明の「前記複数のメモリ・アレイ」「に結合されて、該複数のメモリ・アレイ」「に電圧を供給することから成る電圧生成器」に相当する。
（ｃ）刊行物１の「ＲＥＰＡＩＲ信号１２４の生成は、レーザ・ヒューズ、電気的にプラグラム可能なヒューズ、またはＦＬＡＳＨメモリ・レジスタなどの不揮発性メモリ位置に記憶されたデータを使用することによって行うことができる。」（第６頁第２７行ないし第７頁第２行の訳文）との記載及び、刊行物発明の「８つの試験信号１２２、８つのレーザ・ヒューズ修理信号１２４や、８つの電気ヒューズ修理信号１４０の何れも生成する制御回路１１０」から、刊行物発明において、レーザによるヒューズの除去により生成される「レーザ・ヒューズ修理信号１２４」や「電気ヒューズ修理信号１４０」の出力は、次の異なる状態に移るための信号により状態が変更されない限り、常に出力されるので、上記「ディスエーブル」は、定常的になされることは明らかである。
　そして、本願発明の「不揮発性の中断を為し」の技術的意味は必ずしも明確でないが、本願の明細書の「集積回路サブセクションへの電圧供給を恒久的に中断する不揮発性である」（０００７段落）という記載を参酌すると、本願発明の「不揮発性の中断を為し」が、集積回路サブセクションへの電圧供給を恒久的に中断することを指していることは、明らかである。
　一方、刊行物発明の「各サブアレイ１０ごとに１つに対応する８つの絶縁回路７０を介して結合が行われる」から、刊行物発明の「絶縁回路７０」は、「サブアレイ１０」毎に設けられていて、「制御回路１１０」からの信号に応答して、「絶縁回路７０」が、絶縁状態となる場合に、「サブアレイ１０」に動作電圧として供給される「グローバル信号ＶＣＣ５０、ＤＶＣ２５２、ＧＮＤ６０、ＶＣＣＰ６２」が選択的にディスエーブルされることは明らかである。　
　したがって、刊行物発明の「欠陥のあるメモリ・サブアレイが見つかると、半分のメモリ・サブアレイがグローバル信号５０ないし６２から電気的に絶縁され、アドレス・デコーダ１８２内で１本のアドレス線がディスエーブルされ」ることは、本願発明の前記「電圧生成器を選択的にディスエーブルして、前記複数のメモリ・アレイに対して供給される前記電圧の不揮発性の中断を為」すことに相当する。
（ｄ）本願発明の「前記メモリ装置の動作容量を低減する」ことの技術的意味は必ずしも明確でないが、本願の明細書の「各メモリ・アレイは、そのメモリ・アレイに欠陥があって、修復され得ないと決定されたならばターン・オフされ得る。それ故にメモリ装置は、該メモリ装置の動作容量を低減することによって救出され得る。」（００３９段落）との記載を参酌すると、本願発明の「前記メモリ装置の動作容量を低減する」ことは、メモリ・アレイに欠陥があって、修復され得ないと決定されたならば、その欠陥のあるメモリ・アレイをターン・オフして、メモリの記憶容量を低減させて動作させることを意味することは明らかである。
　一方、刊行物発明の「欠陥のあるメモリ・サブアレイが見つかると、半分のメモリ・サブアレイがグローバル信号５０ないし６２から電気的に絶縁され、アドレス・デコーダ１８２内で１本のアドレス線がディスエーブルされ、この特定の設計では、最上位行アドレスがディスエーブルされ、これによって、完全に有効な６４メガビットＤＲＡＭと同じデータ幅の３２メガビットＤＲＡＭを得ること」から、刊行物発明において、「制御回路１１０」は、欠陥のあるメモリ・サブアレイが見つかると、「６４メガビットＤＲＡＭ」を「３２メガビットＤＲＡＭ」とし、メモリの記憶容量を低減させて動作させていることは明らかである。
　したがって、刊行物発明の「欠陥のあるメモリ・サブアレイが見つかると、半分のメモリ・サブアレイがグローバル信号５０ないし６２から電気的に絶縁され、アドレス・デコーダ１８２内で１本のアドレス線がディスエーブルされ、この特定の設計では、最上位行アドレスがディスエーブルされ、これによって、完全に有効な６４メガビットＤＲＡＭと同じデータ幅の３２メガビットＤＲＡＭを得ること」は、本願発明の「前記メモリ装置の動作容量を低減する」ことに相当する。
　
　よって、本願発明と刊行物発明とは、
　「メモリ装置であって、
　複数のメモリ・アレイと、
　電圧生成器が前記複数のメモリ・アレイに結合されて、該複数のメモリ・アレイに電圧を供給することから成る電圧生成器と、
　前記電圧生成器を選択的にディスエーブルして、前記複数のメモリ・アレイに対して供給される前記電圧の不揮発性の中断を為し、前記メモリ装置の動作容量を低減する制御回路と、
　を備えるメモリ装置。」である点で一致し、以下の点で相違する。
　
　相違点１　
　本願発明は、「各々が前記複数のメモリ・アレイの内の対応する１つに結合されて、該複数のメモリ・アレイの内の対応する１つに電圧を供給することから成る複数の電圧生成器」を備えているのに対して、
　刊行物発明は、「各メモリ・サブアレイ１０ごとに１つが対応する８つの絶縁回路７０を介して前記各グローバル信号と選択的に結合され」るとともに、「グローバル信号ＶＣＣ５０、ＤＶＣ２５２、ＧＮＤ６０、ＶＣＣＰ６２に選択的に結合された８つのメモリ・サブアレイ１０」の「グローバル信号ＶＣＣ５０」、「ＧＮＤ６０」及び、「ＶＣＣのおよそ半分の電位を有する前記ＤＶＣ２５２及びＶＣＣより一閾値電圧だけ大きい前記ＶＣＣＰ６２を生成する回路」を備えている点。
　相違点２　
　本願発明は、前記「電圧生成器を選択的にディスエーブルして、前記複数のメモリ・アレイに対して供給される前記電圧の不揮発性の中断を為し、前記メモリ装置の動作容量を低減する制御回路」を備えているのに対して、
　刊行物発明は、「標準ＤＲＡＭタイミング、インタフェース信号、制御信号を生成するだけでなく、８つの試験信号１２２、８つのレーザ・ヒューズ修理信号１２４や、８つの電気ヒューズ修理信号１４０の何れも生成する制御回路１１０」を備えるとともに、「前記試験信号１２２および修理信号１２４はそれぞれ、８つの論理ゲート１２６のそれぞれと組み合わされ、メモリ・サブアレイ１０に対応する各絶縁回路７０ごとの「ＤＩＡＢＬＥ＊」アクティブ（活性状態）・ロー絶縁制御信号１２８を生成し、
　欠陥のあるメモリ・サブアレイが見つかると、メモリ・サブアレイの半分がグローバル信号５０ないし６２から電気的に絶縁され、アドレス・デコーダ１８２内で１本のアドレス線がディスエーブルされ、この特定の設計では、最上位行アドレスがディスエーブルされ、これによって、完全に有効な６４メガビットＤＲＡＭと同じデータ幅の３２メガビットＤＲＡＭを得ることができる」との構成を備える点。
　
　２．相違点の検討
　以下、相違点について検討する。
　［相違点１について］
（ａ）刊行物２には、「第１電源を動作電源として使用し情報を記憶する多数のメモリセルアレイをもつ半導体メモリ装置において、　少なくとも２つ配置され、それぞれ独立して第１電源を昇圧し昇圧電源を発生する電源昇圧回路と、前記各メモリセルアレイにつきそれぞれ設けられると共に前記電源昇圧回路に対応するグループに分けられ、そのグループごとに対応する前記昇圧電源を受けて前記メモリセルアレイへ出力する駆動回路と、を備えることを特徴とする半導体メモリ装置。」（請求項１）が記載されており、刊行物発明の「ＶＣＣのおよそ半分の電位を有する前記ＤＶＣ２５２及びＶＣＣより一閾値電圧だけ大きい前記ＶＣＣＰ６２を生成する回路」、「メモリ・サブアレイ」、「絶縁回路」及び「ＤＲＡＭ」は、それぞれ、刊行物２に記載された発明の「電源昇圧回路」、「メモリセルアレイ」、「駆動回路」及び「半導体メモリ装置」に相当している。
（ｂ）刊行物発明においては、「ＶＣＣ５０」、「ＤＶＣ２５２」、「ＧＮＤ」及び「ＶＣＣＰ」を生成するための回路が１つ設けられているか、複数設けられているか明らかではないが、刊行物２には、刊行物発明の「メモリ・サブアレイ」に対応する「メモリセルアレイ」のそれぞれに対応して「電源昇圧回路」を設けること、言い換えると、「１周期で活性化される８本のワード線ＷＬ１〜ＷＬ８に対しそれぞれ独立的に昇圧電源ＶＰＰを供給する」（００１９段落）ことが記載されている。
　したがって、刊行物発明において、それぞれの「メモリ・サブアレイ」に対応して個別に対応するように形成された「絶縁回路」に、それぞれ、独立した電圧を生成する回路を形成すること、言い換えると、それぞれの「メモリ・サブアレイ」に対応して８つの電圧を生成する回路を形成することにより、本願発明の如く「各々が前記複数のメモリ・アレイの内の対応する１つに結合されて、該複数のメモリ・アレイの内の対応する１つに電圧を供給することから成る複数の電圧生成器」を備えたものとすることは、当業者が容易になし得たものである。
（ｃ）また、刊行物２に記載された発明を適用した刊行物発明においては、刊行物２の「同時活性の各ワード線（各メモリセルアレイ）に対し個別的に独立させて電源昇圧回路ＶＰＧを設け」ることにより、「正常なワード線への影響はなくなると共に、１ワード線に対する駆動能力は飛躍的に高まるので、抵抗ブリッジの影響による昇圧電源ＶＰＰの降下幅も小さくなり誤動作が発生し難くなる」（００２２段落）との作用効果と同等の作用効果が奏せられることが容易に予測できる。
　そして、上記作用効果は、本願の明細書に記載される「アレイ制御のこの方法は有益な柔軟性ある製造を提供する。即ち、集積回路がより大きくなればなるほど、電力分配はより困難となる。・・・分配された電圧生成を用いることで、一連の絶縁スイッチよりも集積回路を調整するより効率的な方式を提供する」（００２９段落）との作用効果と同等であることは明らかである。
　［相違点２について］
　刊行物発明が、「標準ＤＲＡＭタイミング、インタフェース信号、制御信号を生成するだけでなく、８つの試験信号１２２、８つのレーザ・ヒューズ修理信号１２４や、８つの電気ヒューズ修理信号１４０の何れも生成する制御回路１１０」を備えるとともに、「前記試験信号１２２および修理信号１２４はそれぞれ、８つの論理ゲート１２６のそれぞれと組み合わされ、メモリ・サブアレイ１０に対応する各絶縁回路７０ごとの「ＤＩＡＢＬＥ＊」アクティブ（活性状態）・ロー絶縁制御信号１２８を生成」するとの構成を備えることにより、絶縁回路７０を制御するために必要な信号及びメモリ・サブアレイ１０を制御するために必要な信号を生成することが明示的に示されており、本願発明においても、刊行物発明の「絶縁回路７０」に対応する回路が動作上必要であることは明らかであるから、この相違点は、実質的なものではない。
　
　よって、本願発明は、刊行物１及び２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　
第６．むすび　
　以上のとおりであるから、本願は、請求項２ないし２４に係る発明については検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。