【事件の表示】
　平成９年特許願第３５１６２７号「低エネルギ注入を用いた逆行ウェル構造及びパンチスルー・バリアの形成方法」拒絶査定不服審判事件〔平成１０年７月２１日出願公開，特開平１０−１８９４７５〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１　手続の経緯
　本願は，平成９年１２月１９日（パリ条約による優先権主張１９９６年１２月１９日，米国）の出願であって，平成１０年１月７日及び平成２０年１２月３日付けで手続補正がなされ，平成２１年５月１９日付けで拒絶査定がなされ，これに対し，同年９月２４日に拒絶査定不服審判が請求されたものである。
　
２　本願発明
　本願の請求項１〜１４に係る発明は，平成２０年１２月３日付けの手続補正により補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１〜１４に記載された事項により特定されるものであり，その内の請求項１に係る発明（以下「本願発明」という。）は，次のとおりのものである。 
「【請求項１】
　１対のｎチャネル及びｐチャネル・トランジスタを有するＣＭＯＳデバイスを製造する方法であって，
　基板に分離アイランドを形成するステップと，
　前記ｐチャネル・トランジスタのための第１の領域をドープするステップであって，前記第１の領域は，ｐチャネル・トランジスタが形成される位置において前記基板の表面を清浄し，前記基板の清浄にされた表面の中に，前記基板の格子構造の中に形成されたチャネルと相互に位置合わせされた方向に，低エネルギで，直接的にｎ形ドーパントを注入することによって，ドープされる，ステップと，
　ｐ形のドーパントのブランケット注入を実行することによって，前記ｎチャネル・トランジスタのための第２の領域をドープするステップと，
　前記基板をアニーリングするステップと，
　前記第１及び第２の領域の上にゲート構造を形成するステップと，
　前記第１及び第２の領域においてドレイン及びソース領域を形成するステップと，
　前記ソース及びドレイン領域のための接点を形成するステップと，
　を含むことを特徴とする方法。」
　
３　引用例に記載された発明
（１）原査定の拒絶の理由に引用された特開平８−３３０４４３号公報（平成８年１２月１３日出願公開，以下「引用例１」という。）には，次の記載がある。
ア　「【０００１】
【発明の属する技術分野】本発明は高集積半導体素子を製造する方法に係り，特に
高エネルギイオン注入工程を省いて半導体素子のウェルを効果的に形成する方法
イ　図５及び図６を参照して，「【００１６】
【発明の実施の形態】以下，添付した図面に基づき本発明を詳細に説明する。図５乃至図８は
ツインウェルを有するＣＭＯＳに適用
半導体基板３０に活性領域を限定するためのフィールド酸化膜３２を形成
【００１７】図６は
Ｎ−ウェル形成のためのマスクパターンを用いてＰ−フィールドイオン注入工程を行ってＮ−ウェル３４を形成
【００１８】次いで，前記第１フォトレジストパターン３３をマスクとして，所定のイオン注入エネルギとドーズでＰ−フィールドイオン注入工程を行う。この際，イオン注入エネルギとドーズはラッチアップ特性が劣化されることなくパンチスルーストッパ及びチャネルストッパの機能を同時に行うように選択される。本発明の改善されたＮ−ウェルの形成工程において，数回の実験を繰り返して次のような適正条件を得た。特性が劣化されることなくウェル領域なるＰ−フィールドイオン注入領域３４の深さ（Ｄ）を１．０μｍ以内に制限し，エネルギレベルを約３５０〜４００ｋｅＶに，ドーズを７．０Ｅ１２〜１．０Ｅ１３ｉｏｎｓ／ｃｍ２にそれぞれ選択することがてきた。」
ウ　図８を参照して，「【００２１】次いで，前記第２フォトレジストパターン４３をマスクとして，レトログレードウェルピークのための高エネルギイオン注入工程無しに
Ｐ型の不純物
を１４０ＫｅＶ，３．５Ｅ１２ｉｏｎｓ／ｃｍ
２
でＮ−フィルドイオン注入を施して
Ｐ−ウェル４４を形成
【００２２】図８は前記工程より形成されたＮ−ウェル３４及びＰ−ウェル４４にＰ−チャネルＭＯＳトランジスタとＮ−チャネルＭＯＳトランジスタをそれぞれ形成する段階を示す。まず，第２フォトレジストパターン４３を取り除いた後，
写真食刻工程でゲート酸化膜３５とゲートポリ３７とを形成
Ｐ−ＭＯＳのＰ
＋
ソース／ドレイン領域３９とＮ−ＭＯＳのＮ
＋
ソース／ドレイン領域４９とをそれぞれ形成
後続工程は通常のＣＭＯＳ工程と同一に行う
（２）上記（１）アによれば，引用例１に記載された発明は，高エネルギイオン注入工程を省いて半導体素子のウェルを効果的に形成する方法に関するものである。
（３）上記（１）イによれば，引用例１には，ツインウェルを有するＣＭＯＳに適用することが記載されている。
（４）上記（１）イによれば，引用例１には，半導体基板３０に活性領域を限定するためのフィールド酸化膜３２を形成することが記載されている。
（５）上記（１）イによれば，引用例１には，Ｎ−ウェル形成のためのマスクパターンを用いてＰ−フィールドイオン注入工程を行ってＮ−ウェル３４を形成することが記載されている。
（６）上記（１）ウによれば，引用例１には，Ｐ型の不純物を１４０ＫｅＶ，３．５Ｅ１２ｉｏｎｓ／ｃｍ２でＮ−フィルドイオン注入を施してＰ−ウェル４４を形成することが記載されているから，Ｐ型の不純物をＮ−フィルドイオン注入してＰ−ウェル４４を形成することが開示されている。
（７）上記（１）ウによれば，引用例１には，写真食刻工程でゲート酸化膜３５とゲートポリ３７とを形成し，Ｐ−ＭＯＳのＰ＋ソース／ドレイン領域３９とＮ−ＭＯＳのＮ＋ソース／ドレイン領域４９とをそれぞれ形成することが記載されている。
（８）上記（１）ウによれば，引用例１には，後続工程は通常のＣＭＯＳ工程と同一に行うことが記載されている。
（９）よって，引用例１には，以下の発明（以下「引用発明１」という。）が記載されている。
「ツインウェルを有するＣＭＯＳに適用する，高エネルギイオン注入工程を省いて半導体素子のウェルを効果的に形成する方法であって，
　半導体基板３０に活性領域を限定するためのフィールド酸化膜３２を形成するステップと，
　Ｎ−ウェル形成のためのマスクパターンを用いてＰ−フィールドイオン注入工程を行ってＮ−ウェル３４を形成するステップと，
　Ｐ型の不純物をＮ−フィルドイオン注入してＰ−ウェル４４を形成するステップと，
　写真食刻工程でゲート酸化膜３５とゲートポリ３７とを形成するステップと，
　Ｐ−ＭＯＳのＰ＋ソース／ドレイン領域３９とＮ−ＭＯＳのＮ＋ソース／ドレイン領域４９とをそれぞれ形成するステップと，
　後続工程は通常のＣＭＯＳ工程と同一に行うこと，
　を含むことを特徴とする方法。」
　
４　本願発明と引用発明１との対比
（１）引用発明１の「ツインウェルを有するＣＭＯＳ」は，本願発明の「１対のｎチャネル及びｐチャネル・トランジスタを有するＣＭＯＳデバイス」に相当することは明らかであるから，引用発明１の「ツインウェルを有するＣＭＯＳに適用する，高エネルギイオン注入工程を省いて半導体素子のウェルを効果的に形成する方法」は，本願発明の「１対のｎチャネル及びｐチャネル・トランジスタを有するＣＭＯＳデバイスを製造する方法」に相当する。
（２）引用発明１の「半導体基板３０」，「活性領域」は，本願発明の「基板」，「分離アイランド」にそれぞれ相当するから，引用発明１の「半導体基板３０に活性領域を限定するためのフィールド酸化膜３２を形成するステップ」は，本願発明の「基板に分離アイランドを形成するステップ」に相当する。
（３）引用発明１の「Ｎ−ウェル形成３４」は，本願発明の「ｐチャネル・トランジスタのための第１の領域」に相当し，また，引用発明１の「Ｐ−フィールドイオン注入」は，本願発明の「ｎ形ドーパントを注入すること」に対応する。そうすると，引用発明１の「Ｎ−ウェル形成のためのマスクパターンを用いてＰ−フィールドイオン注入工程を行ってＮ−ウェル３４を形成するステップ」は，本願発明の「前記ｐチャネル・トランジスタのための第１の領域をドープするステップであって，前記第１の領域は，ｐチャネル・トランジスタが形成される位置において前記基板の表面を清浄し，前記基板の清浄にされた表面の中に，前記基板の格子構造の中に形成されたチャネルと相互に位置合わせされた方向に，低エネルギで，直接的にｎ形ドーパントを注入することによって，ドープされる，ステップ」に対応し，本願発明と引用発明１とは，本願発明の第１の領域が，ｐチャネル・トランジスタが形成される位置において基板の表面を清浄し，基板の清浄にされた表面の中に，基板の格子構造の中に形成されたチャネルと相互に位置合わせされた方向に，低エネルギで，直接的にｎ形ドーパントを注入することによってドープされることは別にして，「前記ｐチャネル・トランジスタのための第１の領域をドープするステップであって，前記第１の領域は，ｎ形ドーパントを注入することによって，ドープされる，ステップ」である点で共通する。
（４）引用発明１の「Ｐ型の不純物」，「Ｐ−ウェル４４」は，本願発明の「ｐ形のドーパント」，「ｎチャネル・トランジスタのための第２の領域」にそれぞれ相当し，また，引用発明１の「Ｎ−フィルドイオン注入」は，本願発明の「ブランケット注入」に対応する。そうすると，引用発明１の「Ｐ型の不純物をＮ−フィルドイオン注入してＰ−ウェル４４を形成するステップ」は，本願発明の「ｐ形のドーパントのブランケット注入を実行することによって，前記ｎチャネル・トランジスタのための第２の領域をドープするステップ」に対応し，本願発明と引用発明１とは，本願発明がブランケット注入であることは別にして，「ｐ形のドーパントのイオン注入を実行することによって，前記ｎチャネル・トランジスタのための第２の領域をドープするステップ」である点で共通する。
（５）引用発明１の「ゲート酸化膜３５とゲートポリ３７」は，本願発明の「ゲート構造」に相当するから，引用発明１の「写真食刻工程でゲート酸化膜３５とゲートポリ３７とを形成するステップ」は，本願発明の「前記第１及び第２の領域の上にゲート構造を形成するステップ」に相当する。
（６）引用発明１の「Ｐ−ＭＯＳのＰ＋ソース／ドレイン領域３９」，「Ｎ−ＭＯＳのＮ＋ソース／ドレイン領域４９とをそれぞれ形成するステップ」は，本願発明の「第１の領域」における「ドレイン及びソース領域」，「第２の領域」における「ドレイン及びソース領域」にそれぞれ相当するから，引用発明１の「Ｐ−ＭＯＳのＰ＋ソース／ドレイン領域３９とＮ−ＭＯＳのＮ＋ソース／ドレイン領域４９とをそれぞれ形成するステップ」は，本願発明の「前記第１及び第２の領域においてドレイン及びソース領域を形成するステップ」に相当する。
（７）通常のＣＭＯＳ工程において，ソース／ドレイン領域を形成した後の後続工程として，ソース／ドレイン領域のための接点を形成するステップは，当然に含まれるから，引用発明１の「後続工程は通常のＣＭＯＳ工程と同一に行うこと」が，本願発明の「前記ソース及びドレイン領域のための接点を形成するステップ」を包含するすることは，明らかである。
（８）以上のことを踏まえると，本願発明と引用発明１とは，
「１対のｎチャネル及びｐチャネル・トランジスタを有するＣＭＯＳデバイスを製造する方法であって，
　基板に分離アイランドを形成するステップと，
　前記ｐチャネル・トランジスタのための第１の領域をドープするステップであって，前記第１の領域は，ｎ形ドーパントを注入することによって，ドープされる，ステップと，
　ｐ形のドーパントのイオン注入を実行することによって，前記ｎチャネル・トランジスタのための第２の領域をドープするステップと，
　前記第１及び第２の領域の上にゲート構造を形成するステップと，
　前記第１及び第２の領域においてドレイン及びソース領域を形成するステップと，
　前記ソース及びドレイン領域のための接点を形成するステップと，
　を含むことを特徴とする方法。」
である点で一致し，以下の点で相違する。
相違点１：本願発明では，第１の領域が，ｐチャネル・トランジスタが形成される位置において基板の表面を清浄し，基板の清浄にされた表面の中に，基板の格子構造の中に形成されたチャネルと相互に位置合わせされた方向に，低エネルギで，直接的にｎ形ドーパントを注入することによってドープされるのに対して，引用発明１は，そのような構成ではない点。
相違点２：ｐ形のドーパントのイオン注入が，本願発明は，ブランケット注入であるのに対して，引用発明１は，そうではない点。
相違点３：本願発明は，基板をアニーリングするステップを有するのに対して，引用発明１では，そのような構成が明確ではない点。
　
５　当審の判断
（１）相違点１について
ア　まず，原査定の拒絶の理由に引用された特開平６−２５２０８２号公報（平成６年９月９日出願公開，以下「引用例２」という。）には，次の記載がある。
　ａ　「【０００２】
【従来の技術】大規模集積回路の半導体装置では，たがいに特性が異なる複数の半導体素子を微細に半導体基板上に形成する必要がある。このために，シリコン基板，すなわちシリコンウェハの表面に平面的に半導体素子を集団形成するプレーナ−技術において，イオン注入技術を用いてウェルを形成しその内に半導体素子を設けている。
【０００３】例えば，シリコンウェハの選択的な表面部分にレジスト等をマスクとして
Ｐ型不純物を室温でイオン注入によりドーピングし，その後の活性化熱処理
Ｐ型ウェルを形成
Ｎ型不純物を室温でイオン注入によりドーピングし，その後の活性化熱処理
Ｎ型ウェル
　ｂ　「【０００８】
【課題を解決するための手段】本発明の特徴は，
半導体基板に第１導電型の不純物領域，例えばトランジスタ等の半導体素子をその表面に設けるウェルを形成する工程において，第１導電型の不純物をイオン注入するに際し，イオンビームを前記半導体基板の基板結晶低次指数面に垂直方向に沿うように方向づけ
イオン注入法
　ｃ　図２を参照して，「【００１７】図２は本発明の一実施例のイオン注入法を示す断面図である。まず，
（１００）面方位の清浄な主表面５を有する単結晶シリコンのウェハ１を用意
Ｐ型不純物であるボロンを，ボロンイオンビーム３がウェハ１の主表面５，すなわち基板結晶低次指数面の（１００）面方位に対し垂直になるように誤差±１度で設定して，加速エネルギー５ｋｅＶ，注入ドーズ量２×１０
１４
ｃｍ
−２
でイオン注入してＰ型不純物ドーピング領域４を形成
【００１８】この領域４は活性化熱処理を経てその内に
Ｎチャンネル型絶縁ゲート電界効果トランジスタを設けるＰ型ウェル
また同様に
Ｎ型不純物を，そのイオンビーム３がウェハ１の主表面に対し垂直になるように設定して，このウェハの他の所定の箇所にイオン注入して，その内にＰチャンネル型絶縁ゲート電界効果トランジスタを設けるＮ型ウェルとするＮ型不純物ドーピング領域を形成
　ｄ　図４を参照して，「【００２１】また，シミュレーションを用いて本発明の実施例での深さ方向の１次元不純物分布を計算した結果を図４（Ａ）に示す。またこれと比較して本発明の実施例と同様のイオン種エネルギーと注入量で，３００Ｋ（室温）でイオン注入する従来技術の深さ方向の１次元不純物分布の計算結果を図４（Ｂ）に示す。図４（Ａ）と図４（Ｂ）とを比較すれば，
本発明の図４（Ａ）の方が同一エネルギー，注入量であるにもかかわらず深く，また深い部分での不純物濃度が高くなっている
不純物ドーピング領域をウェルとして使用する場合に都合が良い
　ｅ　「【００２３】
【発明の効果】以上説明したように本発明によれば，イオン注入の際の開口部の端からマスク下の部分への不純物の横方向拡がりを抑制できるという効果を有している。また，
ウェルとして使用するのに適した不純物分布
イ　これらの記載によれば，引用例２には，以下のことが開示されている。
　ａ　上記アｂから，半導体基板に第１導電型の不純物領域，例えばトランジスタ等の半導体素子をその表面に設けるウェルを形成する工程において，第１導電型の不純物をイオン注入するに際し，イオンビームを前記半導体基板の基板結晶低次指数面に垂直方向に沿うように方向づけて行う
イオン注入法
　ｂ　上記アｃから，具体的には，
（１００）面方位の清浄な主表面５を有する単結晶シリコンのウェハ１を用意
Ｐ型不純物であるボロンを，ボロンイオンビーム３がウェハ１の主表面５，すなわち基板結晶低次指数面の（１００）面方位に対し垂直になるように誤差±１度で設定して，加速エネルギー５ｋｅＶ
でイオン注入してＰ型不純物ドーピング領域４を形成し，Ｎチャンネル型絶縁ゲート電界効果トランジスタを設けるＰ型ウェルとする
　ｃ　上記アｃから，
また同様に
Ｎ型不純物を，そのイオンビーム３がウェハ１の主表面に対し垂直になるように設定
イオン注入
Ｐチャンネル型絶縁ゲート電界効果トランジスタを設けるＮ型ウェルとするＮ型不純物ドーピング領域を形成
ウ　よって，引用例２には，以下の発明（以下「引用発明２」という。）が記載されている。
「（１００）面方位の清浄な主表面５を有する単結晶シリコンのウェハ１を用意し，Ｐ型不純物であるボロンを，ボロンイオンビーム３がウェハ１の主表面５，すなわち基板結晶低次指数面の（１００）面方位に対し垂直になるように誤差±１度で設定して，加速エネルギー５ｋｅＶでイオン注入してＰ型不純物ドーピング領域４を形成し，Ｎチャンネル型絶縁ゲート電界効果トランジスタを設けるＰ型ウェルとし，
　また同様に，Ｎ型不純物を，そのイオンビーム３がウェハ１の主表面に対し垂直になるように設定して，イオン注入し，Ｐチャンネル型絶縁ゲート電界効果トランジスタを設けるＮ型ウェルとするＮ型不純物ドーピング領域を形成するイオン注入法。」
エ　引用発明２の「Ｎ型不純物ドーピング領域」，「Ｐチャンネル型絶縁ゲート電界効果トランジスタを設けるＮ型ウェル」，「ウェハ１の主表面」，「Ｎ型不純物」は，本願発明の「第１の領域」，「ｐチャネル・トランジスタが形成される位置」，「基板の」「表面」，「ｎ形ドーパント」にそれぞれ相当し，また，引用発明２の「イオンビーム３がウェハ１の主表面に対し垂直になるように設定して，イオン注入」することは，本願発明の「基板の格子構造の中に形成されたチャネルと相互に位置合わせされた方向に」「注入すること」に相当する。
　そして，引用発明２のＰ型不純物のイオン注入における「（１００）面方位の清浄な主表面５を有する単結晶シリコンのウェハ１を用意」すること，及び「清浄な主表面」が，本願発明の「トランジスタが形成される位置において基板の表面を清浄」すること，及び「清浄にされた表面」にそれぞれ対応することは，明らかである。さらに，本願明細書の「
２２０ｋｅＶ以下のエネルギ
低エネルギ
　そうすると，引用発明２において，Ｎ型不純物のイオン注入は，Ｐ型不純物のイオン注入と同様なのであるから，Ｎ型不純物のイオン注入においても，「（１００）面方位の清浄な主表面を有する単結晶シリコンのウェハ１を用意」し，「清浄な主表面」に対し「加速エネルギー５ｋｅＶ」でイオン注入しているものと解するのが相当である。そして，この場合，引用発明２のＮ型不純物のイオン注入における「（１００）面方位の清浄な主表面５を有する単結晶シリコンのウェハ１を用意」することは，本願発明の「トランジスタが形成される位置において基板の表面を清浄」することに相当し，引用発明２のＮ型不純物のイオン注入における「清浄な主表面」に対し「加速エネルギー５ｋｅＶ」でイオン注入することは，本願発明の「清浄にされた表面の中に」「低エネルギで」「注入すること」に相当する。また，Ｎ型不純物のイオン注入においても，清浄な主表面にイオン注入するのであるから，直接的にイオン注入を行っていることは，明らかである。
　以上のとおりであるから，引用発明２の「また同様に，Ｎ型不純物を，そのイオンビーム３がウェハ１の主表面に対し垂直になるように設定して，イオン注入し，Ｐチャンネル型絶縁ゲート電界効果トランジスタを設けるＮ型ウェルとするＮ型不純物ドーピング領域を形成する」こと，すなわち，「（１００）面方位の清浄な主表面を有する単結晶シリコンのウェハ１を用意し，Ｎ型不純物を，そのイオンビーム３がウェハ１の清浄な主表面に対し垂直になるように設定して，加速エネルギー５ｋｅＶで直接的にイオン注入し，Ｐチャンネル型絶縁ゲート電界効果トランジスタを設けるＮ型ウェルとするＮ型不純物ドーピング領域を形成する」ことは，本願発明の「第１の領域が，ｐチャネル・トランジスタが形成される位置において基板の表面を清浄し，基板の清浄にされた表面の中に，基板の格子構造の中に形成されたチャネルと相互に位置合わせされた方向に，低エネルギで，直接的にｎ形ドーパントを注入することによってドープされる」ことに相当する。
オ　ここで，引用発明１は，「ツインウェルを有するＣＭＯＳに適用する，高エネルギイオン注入工程を省いて半導体素子のウェルを効果的に形成する方法」であり，また，引用発明２は，本願発明と同様の「低エネルギ」のイオン注入により，Ｐ型ウェルとＮ型ウェルを形成するイオン注入法であるから，両者はともに，高エネルギのイオン注入を用いないでＰ型ウェルとＮ型ウェルを形成するイオン注入に関するものである。
カ　そうすると，引用発明１と引用発明２はともに，高エネルギのイオン注入を用いないでＰ型ウェルとＮ型ウェルを形成するイオン注入を行うという同一の技術分野に属するものであるから，引用発明２の「（１００）面方位の清浄な主表面を有する単結晶シリコンのウェハ１を用意し，Ｎ型不純物を，そのイオンビーム３がウェハ１の清浄な主表面に対し垂直になるように設定して，加速エネルギー５ｋｅＶで直接的にイオン注入し，Ｐチャンネル型絶縁ゲート電界効果トランジスタを設けるＮ型ウェルとするＮ型不純物ドーピング領域を形成する」構成を引用発明１に適用し，「（１００）面方位の清浄な主表面を有する半導体基板３０を用意し，Ｎ型の不純物を，そのイオンビームが半導体基板３０の清浄な主表面に対し垂直になるように設定して，加速エネルギー５ｋｅＶで直接的にイオン注入し，Ｐ−チャネルＭＯＳトランジスタを設けるＮ−ウェルとするＰ−フィールドイオン注入領域３４を形成する」構成とすること，すなわち，本願発明のような「第１の領域が，ｐチャネル・トランジスタが形成される位置において基板の表面を清浄し，基板の清浄にされた表面の中に，基板の格子構造の中に形成されたチャネルと相互に位置合わせされた方向に，低エネルギで，直接的にｎ形ドーパントを注入することによってドープされる」構成とすることは，当業者が容易になし得ることである。
　
（２）相違点２について
　ＣＭＯＳの製造方法において，ブランケット注入によりｐ形のドーパントをイオン注入することは，例えば下記の周知例１及び２に記載されているように従来周知の技術である。したがって，引用発明１において，この従来周知の技術を採用し，「Ｐ型の不純物をＮ−フィルドイオン注入してＰ−ウェル４４を形成するステップ」に代えて，Ｐ型の不純物をブランケット注入してＰ−ウェル４４を形成するステップとすること，すなわち，本願発明のような「ｐ形のドーパントのブランケット注入を実行することによって，前記ｎチャネル・トランジスタのための第２の領域をドープするステップ」とすることは，当業者が容易に想到し得るものである。
　
周知例１：特開平３−１０２８６７号公報（平成３年４月３０日出願公開）
ア　「本発明はＣＭＯＳ装置の製造に関するものである。更に詳細には，本発明は，ある種のマスクを除去することが可能な
ＣＭＯＳ装置の製造方法
イ　「従来の研究は，可能な場合にはマスクを除去するか又は複雑なマスクステップをより簡単なものと置換する技術に向けられるものであった。その一つの技術は，ソース／ドレイン（Ｓ／Ｄ）カウンタドーブステップを使用してＳ／Ｄ注入マスクを除去するものであり，その場合，
ボロン（Ｐ＋）のブランケット注入
　
周知例２：特開昭６４−４５１６１号公報（昭和６４年２月１７日出願公開）
ア　「この発明は
ＣＭＯＳ
を製造する方法
イ　第８図を参照して，「次にマスキングレジスト１５と酸化物層８が除去され，ゲート酸化が実施され，その結果，第８図に参照番号１９で示される，３３０Åの厚さを有する酸化物層が成長し，次に，第８図に矢印２０で示されるように，
レジストマスクなしに，ＢＦ
２
の注入が直接ウエーハの表面上に行なわれ（ブランケット注入）
　
（３）相違点３について
　例えば上記（１）アａに記載されているように，イオン注入後に活性化熱処理，すなわち，基板をアニーリングすることは，従来周知の技術であって，イオン注入後に通常行われる処理である。そうすると，引用発明１において，「Ｎ−ウェル形成のためのマスクパターンを用いてＰ−フィールドイオン注入工程を行ってＮ−ウェル３４を形成するステップと，Ｐ型の不純物をＮ−フィルドイオン注入してＰ−ウェル４４を形成するステップ」の後に，活性化熱処理を行うこと，すなわち，本願発明のように「ｐチャネル・トランジスタのための第１の領域をドープするステップ」と「ｎチャネル・トランジスタのための第２の領域をドープするステップ」の後に，「前記基板をアニーリングする」構成を採用することに，格別の困難性は認めることはできない。
　
６　むすび
　以上検討したとおり，本願発明は，従来周知の技術を勘案することにより，引用発明１及び引用発明２に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。したがって，本願は，他の請求項に係る発明について検討するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。