【事件の表示】
　特願２０００−５９２９７５「復号装置におけるエム・エル状態選択装置及び方法」拒絶査定不服審判事件〔平成１２年　７月１３日国際公開，ＷＯ００／４１３４２，平成１４年１０月１５日国内公表，特表２００２−５３４９０２〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　国際出願日：１９９９年１２月３０日
（パリ条約による優先権主張外国庁受理　１９９８年１２月３１日（ＫＲ）大韓民国）
　拒絶査定日：平成１５年（２００３年）　６月３日
　審判請求日：平成１５年（２００３年）　９月８日
　手続補正書：平成１５年（２００３年）１０月６日
　
第２　補正却下の決定
　［補正却下の決定の結論］  
　　　　平成１５年１０月６日付けの手続補正を却下する。
　［理由］
１．補正後の本願発明
　平成１５年１０月６日付けの手続補正は，特許請求の範囲の請求項１（以下「補正発明」という。）を次のように補正することを含むものである。
　
「
トレリス構造の状態値を決定しかつ受信された信号を前記状態値に従って復号することによって，前記受信された信号を復号するターボ復号装置であって，前記装置は，
　複数の行と列とからなるマトリックス状に配列され
，前記状態値を決定する
　複数本の選択ラインと，を備え，前記各選択ラインは，前記複数の行のうち対応する行のセルに接続され，前記選択ラインはパス選択信号を受信し，前記第１列と最後の列との間のセルの各々は，復号器のトレリス構造によって複数個の状態値を受信するよう直ぐ前の列の複数のセルと接続され，前記第１列の各セルは，
ターボ
前記
ターボ復号装置
　
２．新規事項の有無，補正の目的要件について
　上記補正は，願書に最初に添付した明細書又は図面に記載した事項の範囲内になされたものであるから，特許法第１７条の２第３項の規定に適合している。
　また，上記補正は，「トレリス構造の状態値を決定しかつ受信された信号を前記状態値に従って復号することによって，前記受信された信号を復号するターボ復号装置であって，前記装置は，」との限定事項を付加し，「複数個のセル」を「前記状態値を決定する複数個のセル」に，「前記符号器」を「ターボ符号器」に，「状態値」を「前記状態値」にし，「ＭＬ状態選択装置」を「ターボ復号装置」に，限定するものであるから，特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　
３．独立特許要件について
　上記補正は特許請求の範囲の減縮を目的とするものであるから，上記補正発明が，特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に適合するか）について以下に検討する。
　
３．１　補正後の発明
　上記「１．補正後の本願発明」の項で認定したとおりである。
　
３．２　引用発明及び周知技術
（１）原査定の拒絶の理由に引用された特開平９−２４７００２号公報（平成９年（１９９７）９月１９日出願公開，以下「引用例」という。）には，「ビタビ復号化装置およびビタビ復号化方法」の発明に関し，図面とともに次の事項ａ１〜ｄ１が記載されている。
　
・摘記事項ａ１　（２頁１欄２８行〜２頁２欄３８行）
「【０００１】
【発明の属する技術分野】本発明は、ビタビ復号化装置およびビタビ復号化方法に関し、特に、パスメモリを構成するメモリセルの故障を検知するようにしたビタビ復号化装置およびビタビ復号化方法に関する。
【０００２】
【従来の技術】従来より、データの伝送過程において発生するノイズによるエラーを訂正することを目的として、データ信号を符号化して伝送することが行われてきた。
【０００３】図７は、拘束長３、符号化率1/2の
畳み込み符号化を行う符号化装置
【０００４】符号化装置１は、レジスタＲ１乃至レジスタＲ３により構成される３ビットのシフトレジスタと２つの排他的論理和回路（排他的論理和回路Ｅ１と排他的論理和回路Ｅ２）とで構成されている。
【０００５】排他的論理和回路Ｅ１は、レジスタＲ１乃至レジスタＲ３の情報ビットについて排他的論理和を計算し、値Ｘ1として出力するようになされている。排他的論理和回路Ｅ２は、レジスタＲ１とレジスタＲ３の情報ビットについて排他的論理和を計算し、値Ｘ2として出力するようになされている。
【０００６】レジスタＲ１に、１ビットの情報が入力されると、レジスタＲ１に蓄積されていた情報ビットはレジスタＲ２に、レジスタＲ２に蓄積されていた情報ビットはレジスタＲ３に、それぞれシフトするようになされている。
【０００７】いま、レジスタＲ１に蓄積されている情報ビットの値がａであり、レジスタＲ２に蓄積されている情報ビットの値がｂであるとき、レジスタＲ１に１ビットの情報ビットが入力され、値Ｘ1と値Ｘ2が出力されたものとする。
【０００８】このときのレジスタＲ１乃至Ｒ３に蓄積される情報ビットの値は、それぞれ、入力された情報ビットの値、値ａ、および値ｂである。従って、１ビットの情報ビットが入力されたときの符号化装置１の状態数は、(ａ,ｂ)の組み合わせで決まる。すなわち、いまの場合、(0,0),(0,1),(1,0),および(1,1)の４種類の状態が存在する。一般に、レジスタの数がｎ個（拘束長がｎ）であるときの状態数は、2^(ｎ-1)（^はべき乗を示す）で表すことができる。
【０００９】図８は、符号化装置１に対応するトレリス線図である。
【００１０】図８には、符号化装置１の取り得る状態が状態０乃至状態３で示されており、その各状態のときに入力される情報ビットに対応して出力される値Ｘ1と値Ｘ2が(Ｘ1 Ｘ2)として示されている。また、情報ビットとして0が入力されたときの状態遷移を実線で、1が入力されたときの状態遷移を点線で、それぞれ示してある。
【００１１】例えば、状態０（ａ=ｂ=0）のとき、情報ビットとして0が入力されると、(0 0)（Ｘ1=0とＸ2=0）が出力され、状態０に遷移する（状態は変わらない）。また、状態０（ａ=ｂ=0）のとき、情報ビットとして1が入力されると、(1 1)（Ｘ1=1とＸ2=1）が出力され、状態１に遷移する。
【００１２】このようにして符号化されたデータは、ランダムエラーの訂正能力が優れており、例えば、ビタビ復号により最も確からしいパスを決定して復号データに変換することで信頼性の高いデータを取得することができる。」
　
・摘記事項ｂ１　（３頁４欄３１行〜４頁５欄６行）
「【００２８】実際に，この
ビタビ復号を行うためには
トレリス線図に対応する構造を有する，生き残りパスを記憶させるためのパスメモリが必要
【００２９】上述の例では，短い符号系列(00,11,10,11,00,00)の場合について説明したが，一般的な符号系列はかなり長い。従って，ビタビ復号を厳密に行おうとする場合，符号系列が終了するまで生き残りパスを記憶しておく必要があるが，そのようにした場合，メモリセルが膨大になるとともに，復号のための遅延時間も過大となる。そこで，通常，パスメモリに所定の長さの最新のパスを記憶しておき，新しいパスを書き込む直前に，最も古いパスの入力時点における復号語データを決定出力し，最も古いパスを捨てるようにする。また，このパスメモリに記憶する生き残りパスの情報を用いてビタビ復号を行う場合，トレースバックによる方法と
ＲＥ（Register Exchange）法
ＲＥ法を用いてビタビ復号
【００３０】図１２は，拘束長７，符号化率1/2の
畳み込み符号を行う符号化装置
【００３１】符号化装置１１は，レジスタＲ１１乃至レジスタＲ１７により構成される７ビットのシフトレジスタと２つの排他的論理和回路（排他的論理和回路Ｅ１１と排他的論理和回路Ｅ１２）とで構成されている。」
　
・摘記事項ｃ１　（４頁５欄２４行〜６頁９欄１８行）
「【００３５】図１３は、従来のビタビ復号化装置２１の一例の構成を示すブロック図である。
【００３６】ＱＰＳＫ復調回路より伝送されてくるＩチャネル信号とＱチャネル信号はビタビ復号化装置２１のＢＭＣ回路３１に入力されるようになされている。
【００３７】ＢＭＣ回路３１は、各時刻に受信したＩチャネル信号とＱチャネル信号において、理想的な伝送が行われたときのＩ,Ｑ信号のとり得る４つの状態(Ｉ,Ｑ)=(1,1),(1,-1),(-1,1),(-1,-1)との距離を表す枝メトリックを計算し、ＡＣＳ(Add Compare Select)装置３２に出力するようになされている。
【００３８】ＡＣＳ装置３２は、全状態に対応する６４個のＡＣＳ回路（４１−０乃至４１−６３）を内蔵しており、ＢＭＣ回路３１より入力される枝メトリックに１クロック前の所定のパスメトリックを加えた現時点のパスメトリックのうち、小さい方のメトリックを現状態のパスメトリックとして生き残りパスを選択し、選択結果を各状態毎にパスメモリ３３に出力するようになされている。
【００３９】パスメモリ３３は、ＡＣＳ装置３２から入力される６４個の生き残りパスの情報を各状態に対応するメモリセルに記憶するようになされている。
【００４０】多数決回路３４は、パスメモリ３３の最終段より出力された生き残りパスの情報について多数決をとり、その結果を復号データとして出力するようになされている。
【００４１】図１４は、ＡＣＳ装置３２に内蔵されているＡＣＳ回路４１−０の一例の構成を示すブロック図である。図示は省略するが、他のＡＣＳ回路（４１−１乃至４１−６３）も同様に構成されている。
【００４２】加算回路５１−０１は、時刻(ｔ-1)における状態のうち、ＡＣＳ回路４１−０に対応する状態に遷移することができる所定の状態のパスメトリックＰＭ１(ｔ-1)（所定のＡＣＳ回路４１−Ｌのフリップフロップ５４−Ｌより入力されるパスメトリック）と、その遷移が生じる時に入力される時刻ｔの枝メトリックＢＭ１(ｔ)（ＢＭＣ回路３１より入力される枝メトリック）とを加え、比較回路５２−０とセレクタ５３−０に出力するようになされている。
【００４３】加算回路５１−０２は、時刻(ｔ-1)における状態のうち、ＡＣＳ回路４１−０に対応する状態に遷移することができる他の所定の状態のパスメトリックＰＭ２(ｔ-1)と、その遷移が生じる時に入力される時刻ｔの枝メトリックＢＭ２(ｔ)とを加え、比較回路５２−０とセレクタ５３−０に出力するようになされている。
【００４４】比較回路５２−０は、加算回路５１−０１と加算回路５１−０２より入力されるメトリックを大小比較し、比較結果をセレクタ５３−０に出力するようになされている。また、比較回路５２−０は、比較結果を生き残りパスの情報として、パスメモリ３３の対応するメモリセルに出力するようになされている。
【００４５】セレクタ５３−０は、比較回路５２−０からの比較結果に基づき、加算回路５１−０１と加算回路５１−０２より入力されるパスメトリックのうち、小さい方のパスメトリックを選択し、フリップフロップ５４−０に出力するようになされている。
【００４６】フリップフロップ５４−０は、マスタクロックＣＫに対応して、所定のタイミング（１クロック遅延させたタイミング）で、パスメトリックＰＭ(ｔ)を所定のＡＣＳ回路４１−ｋの加算回路５１−ｋi（i=1または2）に出力するようになされている。
【００４７】図１５は，
ＲＥ法によるビタビ復号を行うパスメモリ
【００４８】メモリセルＭＳ０は，端子Ｓから供給される
生き残りパスの情報（0または1）
【００４９】セレクタＭＳ０−２の端子Ａと端子Ｂの他端は，トレリス線図に従い，その１クロック前の状態に対応したメモリセルに接続されている。端子Ａと端子Ｂに入力される１クロック前の２つの生き残りパスの情報は，端子Ｓから入力されるＡＣＳ回路４１−０からの生き残りパスの情報に従い，そのうちの１つが選択され，端子Ｘから，ＤフリップフロップＭＳ０−１の端子Ｄに出力されるようになされている。
【００５０】ＤフリップフロップＭＳ０−１の端子ＣＫには，マスタクロックＣＫが供給されており，端子Ｄに入力された生き残りパスの情報は，マスタクロックＣＫの１クロック分，遅延されたタイミングで，次の段に対応する所定の２つのメモリセルに供給されるようになされている。
【００５１】図１６は，ＲＥ法における，パスメモリを構成する第Ｎ段目と第(Ｎ+1)段目のメモリセルの接続関係を示す図である。
【００５２】第Ｎ段目の各メモリセルは，図１２に示す符号化装置１１のトレリス線図に対応するように前後のメモリセル（第(Ｎ-1)段目と第(Ｎ+1)段目のメモリセル）に接続されている。
【００５３】図中，入力Ｓ0乃至Ｓ63で示す入力データは，各状態に対応したＡＣＳ回路（４１−０乃至４１−６３）から供給された生き残りパスの情報である。各状態に対応した生き残りパスの情報が，マスタクロックＣＫ毎に，すべての対応するメモリセルに供給されるようになされている。
【００５４】図１６から判るように，各ＡＣＳ回路（４１−０乃至４１−６３）からの生き残りパスの情報が時刻ｔに入力されると，
各段のメモリセルは，次段の所定の２つのメモリセルにそれまで記憶していた生き残りパスの情報を出力するとともに，各ＡＣＳ回路（４１−０乃至４１−６３）からの入力（生き残りパスの情報）に従い，時刻(ｔ-1)に前段に記憶された生き残りパスの情報を１つだけ選択して，記憶するようになされている。
【００５５】図１７は，図１６のパスメモリ３３において，互いに接続された関係にある，第Ｎ段と第(Ｎ+1）段のメモリセル（ＭＳm,ＭＳ(m+32),ＭＳ(2m)，およびＭＳ(2m+1):0≦m≦31）を示している。
【００５６】すなわち，（第Ｎ段，状態m）に対応するメモリセルＭＳmの出力端子Ｑは，（第(Ｎ+1）段，状態(2m)）に対応するメモリセルＭＳ(2m)の入力端子Ａと，（第(Ｎ+1）段，状態(2m+1)）に対応するメモリセルＭＳ(2m+1)の入力端子Ａとに接続されている。また，メモリセルＭＳ(m+32)の出力端子Ｑは，メモリセルＭＳ(2m)の入力端子Ｂと，メモリセルＭＳ(2m+1)の入力端子Ｂとに接続されている。
【００５７】図１８は，図１７に示すメモリセルに，ＡＣＳ回路からの
生き残りパスの情報の信号Ｓ
【００５８】クロックＣＫが，図中，信号ＣＫで示す波形を有するとき，この周波数に対応した信号Ｄ1（Ａ）が，メモリセルＭＳmの端子Ａに入力される。同様に，信号Ｄ2（Ｂ）が，メモリセルＭＳmの端子Ｂに，信号Ｄ3（Ａ）が，メモリセルＭＳ(m+32)の端子Ａに，信号Ｄ4（Ｂ）が，メモリセルＭＳ(m+32)の端子Ｂに，それぞれ入力される。
【００５９】また，ＡＣＳ回路（４１−０乃至４１−６３）からの
生き残りパスの情報の信号
【００６０】このときのメモリセルＭＳm，メモリセルＭＳ(m+32)，メモリセルＭＳ(2m)，およびメモリセルＭＳ(2m+1)の端子Ｑの出力を，図中，それぞれ，Ｑ(m),Ｑ(m+32),Ｑ(2m),およびＱ(2m+1)の信号で示す。
【００６１】このタイミングチャートから，時刻ｔで，第(Ｎ+1)段のメモリセル（ＭＳ(2m)またはＭＳ(2m+1)）には，時刻(ｔ-1)における第Ｎ段の記憶データ（メモリセルＭＳm，またはメモリセルＭＳ(m+32)の記憶データ）のうち，時刻ｔの端子Ｓからの入力（Ｓ(m),Ｓ(m+32),Ｓ(2m)，またはＳ(2m+1)）に従い，いづれか１つのデータが記憶され，さらに時刻(ｔ+1)に，第(Ｎ+1)段のメモリセル（ＭＳ(2m)またはＭＳ(2m+1)）より，記憶されたデータが第(Ｎ+2)段の所定のメモリセルに出力されることが判る。
【００６２】例えば，時刻(ｔ-1)で，メモリセルＭＳmは，端子Ａと端子Ｂから，それぞれ，データＤ12またはＤ22の入力を受けるとともに，端子Ｓから，端子Ａを指定するデータＡの入力を受けるため，データＤ12を記憶する。
【００６３】次に，時刻ｔで，メモリセルＭＳmは，時刻(ｔ-1)で記憶したデータＤ12を端子Ｑを介して，メモリセルＭＳ(2m)の端子ＡとメモリセルＭＳ(2m+1)の端子Ａに出力する。メモリセル(2m)は，端子Ｓから，端子Ａを指定するデータＡの入力を受けるため，端子Ａから入力されるデータＤ12を記憶する。
【００６４】続いて，時刻(ｔ+1)で，メモリセル(2m)は，時刻ｔで記憶したデータＤ12を端子Ｑから，第(Ｎ+2)段の所定のメモリセルの端子Ａに出力する。
【００６５】このようにして，第(Ｎ+1)段の１つのメモリセルからは，２クロック前（時刻(ｔ-1)）に第Ｎ段に入力された４つのデータ（データＤ12，データＤ22，データ32，またはデータＤ42）のうち，１つが選択されて出力される。
【００６６】つまり，時刻ｔにおいて，パスメモリ３３の最終段には，時刻(ｔ-1)の時点に最終段の１つ前の段のメモリセルに記憶されていた生き残りパスの情報が記憶されていることになる。勿論，この時点（時刻ｔ）でパスメモリの最終段に記憶されている生き残りパスの情報はパスメモリの有する段数分（パスメモリの段数と同じ数のクロック数分），シフトされてきた生き残りパスの情報である。
【００６７】すなわち，時刻ｔにパスメモリの最終段に記憶された生き残りパスの情報は，例えば，パスメモリの段数をＺとすると，時刻(ｔ-Ｚ+1)にパスメモリの最初の段に入力された
生き残りパスの情報のうち，最終段までシフトされてきた（毎クロック選択されてきた）最も，確からしい生き残りパスの情報である。従って，パスメモリの段数が充分である場合，最終段に記憶された生き残りパスの情報は，各状態でほぼ，統一された同じ値（最も確からしい値）になる。
【００６８】従って，パスメモリ３３の最終段の各状態に対応する値を，多数決回路に入力し，多数決回路で大多数を占める値を選択することにより，時刻(ｔ-Ｚ+1)に入力された符号語に対応する生き残りパスの情報を決定することができる。」
　
・摘記事項ｄ１
　図１３，１６，１７には，一段が６４個のメモリセルを有し，複数段からなるパスメモリが記載されており，該記載からは，複数個のメモリセルが，複数個の行と列（段）とからなるマトリクス状に配列されていること，複数本の選択ラインを備え，前記各選択ラインは，前記複数の行のうち対応する行のセルに接続されていることが読み取れる。
　
　上記摘記事項ｂ１の段落【００２８】に記載されたように，ビタビ復号を行うためには，トレリス線図に対応する構造を有する，生き残りパスを記憶させるためのパスメモリが必要であり，摘記事項ｄ１に記載したように，図１３，１６，１７に記載されたメモリセルの接続関係は，第１列と最後の列との間のメモリセルの各々は，復号器のトレリス構造によって複数個の生き残りパスの情報を受信するよう直ぐ前の列の複数のメモリセルと接続されていることは，明らかである。
　さらに，摘記事項ｃ１の段落【００４７】，【００４８】，段落【００５７】〜【００５９】等を斟酌すると，前記第１列の各メモリセルは，畳み込み符号化装置のトレリス構造によって定められた複数個の生き残りパスの情報を受信し，前記第１列の各々のメモリセルは生き残りパスの情報の信号Ｓに応答して前記受信された生き残りパスの情報のうち一つを選択して貯蔵することも，明らかである。
　
　したがって，上記引用例の記載及び図面並びにこの分野における技術常識を考慮すると，上記引用例には，次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「トレリス構造の生き残りパスの情報を決定しかつ受信された信号を前記生き残りパスの情報に従って復号することによって，前記受信された信号を復号するビタビ復号化装置であって，前記装置は，
　複数の行と列とからなるマトリックス状に配列され，前記生き残りパスの情報を決定する複数個のメモリセルと，
　複数本の選択ラインと，を備え，前記各選択ラインは，前記複数の行のうち対応する行のセルに接続され，前記選択ラインは生き残りパスの情報の信号Ｓを受信し，前記第１列と最後の列との間のメモリセルの各々は，復号器のトレリス構造によって複数個の生き残りパスの情報を受信するよう直ぐ前の列の複数のメモリセルと接続され，前記第１列の各メモリセルは，畳み込み符号化装置のトレリス構造によって定められた複数個の生き残りパスの情報を受信し，前記第１列の各々のメモリセルは前記生き残りパスの情報の信号Ｓに応答して前記受信された生き残りパスの情報のうち一つを選択して貯蔵し，最後の列のメモリセルは，最も確からしい値になる前記生き残りパスの情報を出力するビタビ復号化装置。」
　
（２）周知例として提示する特許第２５７５８５３号公報（平成９年（１９９７）１月２９日発行，以下「周知例１」という。）には，「ビタビ復号回路」の発明に関して，図面（図１１）とともに次の事項ａ２，ｂ２が記載されている。
・摘記事項ａ２　（３頁５欄４２行〜３頁６欄６行）
「前記第11図Ａに示したパスメモリに対する記憶と同一の例を，従来のパスメモリ対して行うと，第11図Ｂに示すようになる。同様にステートP200に注目すると，初段のステートP100またはP110の何れが一方から遷移し，パスＢの尤度が高いから，そのステート番号“10がステートP200のメモリにシフトして書き込まれる。次のデータが来ると，前述したようにパスＡが選択されるため，ステートP200の記憶“10がステートP300にシフトされると共に，ステートP200に“00が記憶される。さらに次のデータが来ると，パスＡが選択されるため，ステートP300の内容“10がステートP400に移され，ステートP200の内容“00がステートP300に移され，ステートP200に“00が記憶される。ステートP400は終段であるから，パスは１つに絞られ，ステートP400の記憶内容“10が復号データとして出力される。」
　
・摘記事項ｂ２　（３頁６欄２３，２４行）
「ステートとは符号器のシフトレジスタの内容に相当する」
　
（３）山口和彦，今井秀樹，『シャノン限界に迫る新しい符号化方式「ターボ符号」』，日経エレクトロニクス，1998.7.13(no.721)，pp.163-177　（以下「周知例２」という。）には，図面とともに次の事項ａ３，ｂ３が記載されている。
・摘記事項ａ３　（１６４頁中欄５行〜右欄４行）
「ターボ・エンジンに見立てる
　方式を簡単に説明しよう（図１）。送信側はデータを通常二つの畳込み符号により符号化する・・［中略］・・ターボ符号化においては，２番目の畳込み符号の符号化の前に一度メモリにデータを書き込み，これを異なる順で取り出すインタリーバによりデータの順序を攪拌する。受信側ではこの二つの畳込み符号に対する復号器により送信データを推定する。このとき，一方の復号器の結果をフィードバックしながら繰り返し復号を行う。」
　
・摘記事項ｂ３　（第１７５頁下のコラム欄の左欄１行〜中欄の下から３行目）
「尤度，最尤復号，
軟出力復号，ＭＡＰ復号
　はじめに最尤復号とＭＡＰ復号を説明しよう。最尤復号（
m
l
　
（４）李継峰，竹下オスカル康雄，今井秀樹，「ターボ符号について」，電子情報通信学会技術研究報告(TECHNICAL REPORT OF IEICE)，ＩＴ９６−４５，第９６巻第３９４号，1996.12.03，pp.7-12，社団法人　電子情報通信学会（以下「周知例３」という。）には，図面とともに次の事項ａ４，ｂ４が記載されている。
・摘記事項ａ４　（８頁左欄３５〜４１行）
「これに対し，ターボ符号化はランダム符号化法に基づき，インタリーバを取り入れ，復号器の各コンポーネント復号器間の効率良いソフト情報交換によって復号性能が大幅に改善される。各コンポーネント復号器は最大事後確率復号（ＭＡＰ）或いは軟判定ビタビアルゴリズム（ＳＯＶＡ）を利用するソフト入力／ソフト出力復号器である。」
　
・摘記事項ｂ４　（８頁右欄１０〜１３行）
「２　ターボ符号器
　ターボ符号器の一般的な構造を図１に示す。ここで，πはインタリーバ，ＥＮＣはコンポーネント符号である。通常ＥＮＣは，再帰的組織畳込み符号器（ＲＳＣ）を用いる。」
　
　上記（２）の周知例１の摘記事項ａ２，ｂ２に記載されたように，メモリにステート番号を記憶，シフトし，終段において，ビタビ復号の復号データとして，該ステート番号を出力することは，周知技術である。
　上記（３）の周知例２の摘記事項ａ３，及び上記（４）の周知例３の摘記事項ｂ４に記載されたように，ターボ符号器に畳込み符号器を用いることは周知技術である。
　上記（３）の周知例２の摘記事項ｂ３，及び上記（４）の周知例３の摘記事項ａ４に記載されたように，ターボ復号において，ビタビ復号などの最尤復号，ＭＬ復号を行うことは周知技術である。
　
３．３　対比・判断
　補正発明と引用発明を対比すると，
ア．引用発明の「生き残りパスの情報」と，補正発明の「状態値」は，共に「系列履歴情報」である点で一致する。
　
イ．引用発明の「ビタビ復号化装置」，「畳み込み符号化装置」と，補正発明の「ターボ復号装置」，「ターボ符号器」は，それぞれ「復号装置」，「符号器」である点で一致する。
　
ウ．引用発明の「メモリセル」は，補正発明の「セル」に相当する。
　
エ．引用発明の「生き残りパスの情報の信号Ｓ」は，本願発明の「パス選択信号」に相当する。
　
オ．引用発明の「最も確からしい値になる」と，補正発明の「ＭＬ(Maximum Likelihood)状態による」は，同義である。
　
　したがって，補正発明と引用発明の一致点及び相違点は，次のとおりである。
＜一致点＞
「トレリス構造の系列履歴情報を決定しかつ受信された信号を前記系列履歴情報に従って復号することによって，前記受信された信号を復号する復号装置であって，前記装置は，
　複数の行と列とからなるマトリックス状に配列され，前記系列履歴情報を決定する複数個のセルと，
　複数本の選択ラインと，を備え，前記各選択ラインは，前記複数の行のうち対応する行のセルに接続され，前記選択ラインはパス選択信号を受信し，前記第１列と最後の列との間のセルの各々は，復号器のトレリス構造によって複数個の系列履歴情報を受信するよう直ぐ前の列の複数のセルと接続され，前記第１列の各セルは，符号器のトレリス構造によって定められた複数個の系列履歴情報を受信し，前記第１列の各々のセルは前記パス選択信号に応答して前記受信された系列履歴情報のうち一つを選択して貯蔵し，最後の列のセルはＭＬ(Maximum Likelihood)状態による前記系列履歴情報を出力することを特徴とする復号装置。」
　
＜相違点１＞
　系列履歴情報に関して，補正発明は「状態値」であるのに対し，引用発明は「生き残りパスの情報」である点。
　
＜相違点２＞
　復号装置に関して，補正発明は「ターボ復号装置」であるのに対し，引用発明は「ビタビ復号化装置」である点。
　
＜相違点３＞
　符号器に関して，補正発明は「ターボ符号器」であるのに対し，引用発明は「畳み込み符号化装置」である点。
　
　上記相違点について検討する。
＜相違点１について＞
　メモリにステート番号を記憶，シフトし，終段において，ビタビ復号の復号データとして，補正発明の状態値に相当する該ステート番号を出力することは，上記「３．２　引用発明及び周知技術」の（２）の項の周知例１に記載されたように，周知技術であり，該周知技術を引用発明に適用する上で特段の阻害要因も見あたらないから，系列履歴情報に関して，引用発明の「生き残りパスの情報」に代えて「状態値」を採用することは，当業者が容易に想到し得るものである。
　
＜相違点２，３について＞
　ターボ符号器において，畳込み符号化を行い，ターボ復号において，ビタビ復号を行う点は，上記「３．２　引用発明及び周知技術」の（３）（４）の項の周知例２，３に記載されたように，ターボ符号化及び復号化などの誤り訂正の技術分野における周知技術であるから，引用発明のビタビ復号をターボ復号に適用することは，当業者にとって容易であり，そして，この適用の結果として，引用発明の「ビタビ復号化装置」を「ターボ復号装置」に，引用発明の「畳み込み符号化装置」を「ターボ符号器」にし得ることは，自明である。
　
　そして，補正発明の作用効果も，引用例に記載された発明及び周知技術から当業者が容易に予測できる範囲のものである。
　
　したがって，補正発明は，引用例に記載された発明及び周知技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。
　
３．４　結語
　以上のとおり，本件手続補正は，平成１５年改正前特許法第１７条の２第５項において準用する同法第１２６条第４項〔独立特許要件〕の規定に違反するので，同法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項〔補正却下〕の規定により却下すべきものである。
　
第３　本願発明について
１．本願発明
　平成１５年１０月６日付けの手続補正は，上記のとおり却下されたので，本願の請求項１に係る発明（以下「本願発明」という。）は，出願当初の明細書及び図面の記載からみて，その特許請求の範囲の請求項１に記載された次のとおりのものと認める。
　
「複数の行と列とからなるマトリックス状に配列された複数個のセルと，複数本の選択ラインと，を備え，前記各選択ラインは，前記複数の行のうち対応する行のセルに接続され，前記選択ラインはパス選択信号を受信し，前記第１列と最後の列との間のセルの各々は，復号器のトレリス構造によって複数個の状態値を受信するよう直ぐ前の列の複数のセルと接続され，前記第１列の各セルは，前記符号器のトレリス構造によって定められた複数個の状態値を受信し，前記第１列の各々のセルは前記パス選択信号に応答して前記受信された状態値のうち一つを選択して貯蔵し，最後の列のセルはＭＬ(Maximum Likelihood)状態による状態値を出力することを特徴とするＭＬ状態選択装置。」
　
２．引用発明及び周知技術
　引用発明は，上記「第２　補正却下の決定」の「３．２　引用発明及び周知技術」の項で認定したとおりである。
　
３．対比・判断
　本願発明は，上記「第２　補正却下の決定」で検討した補正発明において，「トレリス構造の状態値を決定しかつ受信された信号を前記状態値に従って復号することによって，前記受信された信号を復号するターボ復号装置であって，前記装置は，」との限定事項を削除し，「前記状態値を決定する複数個のセル」を「複数個のセル」に，「ターボ符号器」を「前記符号器」に，「前記状態値」を「状態値」に，「ターボ復号装置」を「ＭＬ状態選択装置」としたものである。
　
　そうすると，本願発明の構成要件をすべて含み，さらに他の構成要件を付加又は限定した補正発明が，上記「第２　補正却下の決定」の「３．３　対比・判断」の項に記載したとおり，引用例に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから，本願発明も同様の理由により，当業者が容易に発明をすることができたものである。
　
４．結語
　以上のとおり，本願発明は，引用例に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
　よって，結論のとおり審決する。