【事件の表示】
　平成１１年特許願第２５９４６０号「半導体集積回路装置」拒絶査定不服審判事件〔平成１３年　３月３０日出願公開，特開２００１−　８５６２５〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
　
第１．手続の経緯
　本願は，平成１１年９月１３日の出願であって，平成１８年１２月２７日付けの拒絶理由通知に対して，平成１９年３月１２日に手続補正書及び意見書が提出されたが，同年４月２日付けで拒絶査定がされ，これに対し，同年５月１０日に審判請求がされるとともに，同日に手続補正書が提出され，その後当審において，平成２１年１０月３０日付けで審尋がされ，同年１２月２８日に回答書が提出されたものである。
　
　
第２．平成１９年５月１０日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定
　
［補正却下の決定の結論］
　本件補正を却下する。
　
［理由］
１．本件補正の内容
　本件補正は，特許請求の範囲を補正するものであり，そのうち，補正後の請求項１〜４についての補正事項を整理すると，次のとおりである。
　
（１）補正後の請求項１についての補正事項（以下「補正事項１」という。）
　補正前の請求項１の，
「半導体基板に，第１ＭＩＳＦＥＴと，第２ＭＩＳＦＥＴと，容量素子とを備える半導体集積回路装置であって，
　前記第１ＭＩＳＦＥＴは，前記半導体基板上に形成された第１ゲート絶縁膜と，前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有し，
　前記第２ＭＩＳＦＥＴは，前記半導体基板上に形成され，且つ，前記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第２ゲート電極とを有し，
　前記容量素子は，前記半導体基板に形成されたウエルと，前記ウエル上に形成された前記第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第３ゲート電極とを有し，
　前記ウエルは，前記容量素子の二つの電極のうちの一方の電極として作用し，前記第３ゲート電極は，他方の電極として作用することを特徴とする半導体集積回路装置。」
を，補正後の請求項１の，
「半導体基板に，第１ＭＩＳＦＥＴと，第２ＭＩＳＦＥＴと，第３ＭＩＳＦＥＴと，容量素子とを備える半導体集積回路装置であって，
　前記第１ＭＩＳＦＥＴは，前記半導体基板上に形成された第２導電型の第１ウエルと，前記第１ウエル上に形成された第１ゲート絶縁膜と，前記第１ゲート絶縁膜上に形成され，且つ，前記第２導電型と反対の導電型である第１導電型の第１ゲート電極とを有し，
　前記第２ＭＩＳＦＥＴは，前記半導体基板上に形成された第１導電型の第２ウエルと，
前記第２ウエル上に形成され，且つ，前記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第２導電型の第２ゲート電極とを有し，
　前記容量素子は，前記半導体基板に形成された第２導電型の第３ウエルと，前記第３ウエル上に形成された前記第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第１導電型の第３ゲート電極とを有し，
　前記第３ＭＩＳＦＥＴは，前記半導体基板に形成された第２導電型の第４ウエルと，前記第４ウエル上に形成された前記第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第１導電型の第４ゲート電極とを有し，
　前記第３ゲート電極下の前記第３ウエルには，第１導電型の不純物が注入されており，
　前記第３ウエルは，前記容量素子の二つの電極のうちの一方の電極として作用し，前記第３ゲート電極は，他方の電極として作用し，
　前記第３および第４ウエルは，同工程で形成されており，　前記第２ＭＩＳＦＥＴ，前記第３ＭＩＳＦＥＴおよび前記容量素子のそれぞれの前記第２ゲート絶縁膜は，同工程で形成されており，
　前記第２，第３および第４ゲート電極は，第１導電型の第１多結晶シリコン膜を含んで形成されており，
　前記第１ゲート電極は，第２導電型の第２多結晶シリコン膜を含んで形成されていることを特徴とする半導体集積回路装置。」
と補正すること。
（２）補正後の請求項２についての補正事項（以下「補正事項２」という。）
　補正前の請求項２の，
「半導体基板に，第１ＭＩＳＦＥＴと，第２ＭＩＳＦＥＴと，容量素子とを備える半導体集積回路装置であって，
　前記第１ＭＩＳＦＥＴは，前記半導体基板に形成された第１導電型の第１ウエルと，前記第１ウエル上に形成された第１ゲート絶縁膜と，前記第１ゲート絶縁膜上に形成され，且つ，前記第１導電型と反対の導電型である第２導電型の第１ゲート電極とを有し，
　前記第２ＭＩＳＦＥＴは，前記半導体基板に形成された第１導電型の第２ウエルと，前記第２ウエル上に形成され，且つ，前記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第２導電型の第２ゲート電極とを有し，
　前記容量素子は，前記半導体基板に形成された第１導電型の第３ウエルと，前記第３ウエル上に形成された前記第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第１導電型の第３ゲート電極とを有し，
　前記第３ウエルは，前記容量素子の２つの電極のうちの一方の電極として作用し，前記第３ゲート電極は，他方の電極として作用することを特徴とする半導体集積回路装置。」
を，補正後の請求項２の，
「半導体基板に，第１ＭＩＳＦＥＴと，第２ＭＩＳＦＥＴと，第３ＭＩＳＦＥＴと，容量素子とを備える半導体集積回路装置であって，
　前記第１ＭＩＳＦＥＴは，前記半導体基板に形成された第１導電型の第１ウエルと，前記第１ウエル上に形成された第１ゲート絶縁膜と，前記第１ゲート絶縁膜上に形成され，且つ，前記第１導電型と反対の導電型である第２導電型の第１ゲート電極とを有し，
　前記第２ＭＩＳＦＥＴは，前記半導体基板に形成された第１導電型の第２ウエルと，前記第２ウエル上に形成され，且つ，前記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第２導電型の第２ゲート電極とを有し，
　前記容量素子は，前記半導体基板に形成された第１導電型の第３ウエルと，前記第３ウエル上に形成された前記第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第１導電型の第３ゲート電極とを有し，
　前記第３ＭＩＳＦＥＴは，前記半導体基板に形成された第２導電型の第４ウエルと，前記第４ウエル上に形成された前記第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第１導電型の第４ゲート電極とを有し，
　前記第３ウエルは，前記容量素子の２つの電極のうちの一方の電極として作用し，前記第３ゲート電極は，他方の電極として作用し，
　前記第２ＭＩＳＦＥＴ，前記第３ＭＩＳＦＥＴおよび前記容量素子のそれぞれの前記第２ゲート絶縁膜は，同工程で形成されており，
　前記第３および第４ゲート電極は，第１導電型の第１多結晶シリコン膜を含んで形成されており，
　前記第１および第２ゲート電極は，第２導電型の第２多結晶シリコン膜を含んで形成されていることを特徴とする半導体集積回路装置。」
と補正すること。
（３）補正後の請求項３についての補正事項（以下「補正事項３」という。）
　補正前の請求項３の，
「半導体基板に，第１ＭＩＳＦＥＴと，第２ＭＩＳＦＥＴと，第３ＭＩＳＦＥＴと，容量素子とを備える半導体集積回路装置であって，
　前記第１ＭＩＳＦＥＴは，前記半導体基板に形成された第１導電型の第１ウエルと，前記第１ウエル上に形成された第１ゲート絶縁膜と，前記第１ゲート絶縁膜上に形成され，且つ，前記第１導電型と反対の導電型である第２導電型の第１ゲート電極と，前記第１ウエルに形成された第２導電型の第１半導体領域とを有し，
　前記第２ＭＩＳＦＥＴは，前記半導体基板に形成された第１導電型の第２ウエルと，前記第２ウエル上に形成され，且つ，前記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第２導電型の第２ゲート電極と，前記第２ウエルに形成された前記第２導電型の第２半導体領域とを有し，
　前記容量素子は，前記半導体基板に形成された第１導電型の第３ウエルと，前記第３ウエル上に形成された前記第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第１導電型の第３ゲート電極と，前記第３ウエルに形成された第１導電型の第３半導体領域とを有し，
　前記第３ＭＩＳＦＥＴは，前記半導体基板に形成された第２導電型の第４ウエルと，前記第４ウエル上に形成された前記第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第１導電型の第４ゲート電極と，前記第４ウエルに形成された第１導電型の第４半導体領域とを有し，
　前記第３ウエルは，前記第３半導体領域を介して給電される，前記容量素子の２つの電極のうちの一方の電極として作用し，前記第３ゲート電極は，他方の電極として作用し，
　前記第２ウエルおよび前記第３ウエルは，同工程で形成されており，
　前記第２ＭＩＳＦＥＴ，前記第３ＭＩＳＦＥＴおよび前記容量素子のそれぞれの前記第２ゲート絶縁膜は，同工程で形成されており，
　前記第３および第４ゲート電極は，同工程で形成されており，
　前記第３および第４半導体領域は，同工程で形成されていることを特徴とする半導体集積回路装置。」
を，補正後の請求項３の，
「半導体基板に，第１ＭＩＳＦＥＴと，第２ＭＩＳＦＥＴと，第３ＭＩＳＦＥＴと，容量素子とを備える半導体集積回路装置であって，
　前記第１ＭＩＳＦＥＴは，前記半導体基板に形成された第１導電型の第１ウエルと，前記第１ウエル上に形成された第１ゲート絶縁膜と，前記第１ゲート絶縁膜上に形成され，且つ，前記第１導電型と反対の導電型である第２導電型の第１ゲート電極と，前記第１ウエルに形成された第２導電型の第１半導体領域とを有し，
　前記第２ＭＩＳＦＥＴは，前記半導体基板に形成された第１導電型の第２ウエルと，前記第２ウエル上に形成され，且つ，前記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第２導電型の第２ゲート電極と，前記第２ウエルに形成された前記第２導電型の第２半導体領域とを有し，
　前記容量素子は，前記半導体基板に形成された第１導電型の第３ウエルと，前記第３ウエル上に形成された前記第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第１導電型の第３ゲート電極と，前記第３ウエルに形成された第１導電型の第３半導体領域とを有し，
　前記第３ＭＩＳＦＥＴは，前記半導体基板に形成された第２導電型の第４ウエルと，前記第４ウエル上に形成された前記第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第１導電型の第４ゲート電極と，前記第４ウエルに形成された第１導電型の第４半導体領域とを有し，
　前記第３ウエルは，前記第３半導体領域を介して給電される，前記容量素子の２つの電極のうちの一方の電極として作用し，前記第３ゲート電極は，他方の電極として作用し，
　前記第２ウエルおよび前記第３ウエルは，同工程で形成されており，
　前記第２ＭＩＳＦＥＴ，前記第３ＭＩＳＦＥＴおよび前記容量素子のそれぞれの前記第２ゲート絶縁膜は，同工程で形成されており，
　前記第３および第４ゲート電極は，第１導電型の第１多結晶シリコン膜を含んで形成されており，
　前記第１および第２ゲート電極は，第２導電型の第２多結晶シリコン膜を含んで形成されており，
　前記第３および第４半導体領域は，同工程で形成されていることを特徴とする半導体集積回路装置。」
と補正すること。
（４）補正後の請求項４についての補正事項（以下「補正事項４」という。）
　補正前の請求項４の，
「半導体基板に，第１ＭＩＳＦＥＴと，第２ＭＩＳＦＥＴと，容量素子とを備える半導体集積回路装置であって，
　前記第１ＭＩＳＦＥＴは，前記半導体基板に形成された第２導電型の第１ウエルと，前記第１ウエル上に形成された第１ゲート絶縁膜と，前記第１ゲート絶縁膜上に形成され，且つ，前記第２導電型と反対の導電型である第１導電型の第１ゲート電極と，前記第１ウエルに形成された第１導電型の第１半導体領域とを有し，
　前記第２ＭＩＳＦＥＴは，前記半導体基板に形成された第２導電型の第２ウエルと，前記第２ウエル上に形成され，且つ，前記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第１導電型の第２ゲート電極と，前記第２ウエルに形成された第１導電型の第２半導体領域とを有し，
　前記容量素子は，前記半導体基板に形成された第２導電型の第３ウエルと，前記第３ウエル上に形成された前記第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第１導電型の第３ゲート電極と，前記第３ウエルに形成された第１導電型の第３半導体領域とを有し，
　前記第３ゲート電極下の前記第３ウエルには，第１導電型の不純物が注入されており，
　前記第３ウエルは，前記第３半導体領域を介して給電される，前記容量素子の２つの電極のうちの一方の電極として作用し，前記第３ゲート電極は，他方の電極として作用し，
　前記第２および第３ウエルは，同工程で形成されており，
　前記第２ＭＩＳＦＥＴおよび前記容量素子のそれぞれの前記第２ゲート絶縁膜は，同工程で形成されており，
　前記第２および第３ゲート電極は，同工程で形成されており，
　前記第２および第３半導体領域は，同工程で形成されていることを特徴とする半導体集積回路装置。」
を，補正後の請求項４の，
「半導体基板に，第１ＭＩＳＦＥＴと，第２ＭＩＳＦＥＴと，第３ＭＩＳＦＥＴと，容量素子とを備える半導体集積回路装置であって，
　前記第１ＭＩＳＦＥＴは，前記半導体基板に形成された第２導電型の第１ウエルと，前記第１ウエル上に形成された第１ゲート絶縁膜と，前記第１ゲート絶縁膜上に形成され，且つ，前記第２導電型と反対の導電型である第１導電型の第１ゲート電極と，前記第１ウエルに形成された第１導電型の第１半導体領域とを有し，
　前記第２ＭＩＳＦＥＴは，前記半導体基板に形成された第１導電型の第２ウエルと，前記第２ウエル上に形成され，且つ，前記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第２導電型の第２ゲート電極と，前記第２ウエルに形成された第２導電型の第２半導体領域とを有し，
　前記容量素子は，前記半導体基板に形成された第２導電型の第３ウエルと，前記第３ウエル上に形成された前記第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第１導電型の第３ゲート電極と，前記第３ウエルに形成された第１導電型の第３半導体領域とを有し，
　前記第３ＭＩＳＦＥＴは，前記半導体基板に形成された第２導電型の第４ウエルと，前記第４ウエル上に形成された前記第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第１導電型の第４ゲート電極と，前記第４ウエルに形成された第１導電型の第４半導体領域とを有し，
　前記第３ゲート電極下の前記第３ウエルには，第１導電型の不純物が注入されており，
　前記第３ウエルは，前記第３半導体領域を介して給電される，前記容量素子の２つの電極のうちの一方の電極として作用し，前記第３ゲート電極は，他方の電極として作用し，
　前記第３および第４ウエルは，同工程で形成されており，
　前記第２ＭＩＳＦＥＴ，前記第３ＭＩＳＦＥＴおよび前記容量素子のそれぞれの前記第２ゲート絶縁膜は，同工程で形成されており，
　前記第２，第３および第４ゲート電極は，第１導電型の第１多結晶シリコン膜を含んで形成されており，
　前記第１ゲート電極は，第２導電型の第２多結晶シリコン膜を含んで形成されており，
　前記第３および第４半導体領域は，同工程で形成されていることを特徴とする半導体集積回路装置。」
と補正すること。
　
２．本件補正の目的の適否
（１）補正事項１について
　補正事項１は，補正前の請求項１の「半導体基板に，第１ＭＩＳＦＥＴと，第２ＭＩＳＦＥＴと，容量素子とを備える半導体集積回路装置」を，補正後の請求項１の「半導体基板に，第１ＭＩＳＦＥＴと，第２ＭＩＳＦＥＴと，第３ＭＩＳＦＥＴと，容量素子とを備える半導体集積回路装置」とする補正を含むものであるが，補正後の請求項１において新たに追加された「第３ＭＩＳＦＥＴ」は，補正前の請求項１の発明を特定するために必要な事項のいずれを限定するものでもない。
　したがって，補正事項１は，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下，単に「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の限定的減縮を目的とするものに該当しない。また，補正事項１が，同法同条同項のその余の各号に掲げる，請求項の削除，誤記の訂正，明りょうでない記載の釈明のいずれにも該当しないことは，明らかである。
　
（２）補正事項２について
　補正事項２は，補正前の請求項２の「半導体基板に，第１ＭＩＳＦＥＴと，第２ＭＩＳＦＥＴと，容量素子とを備える半導体集積回路装置」を，補正後の請求項２の「半導体基板に，第１ＭＩＳＦＥＴと，第２ＭＩＳＦＥＴと，第３ＭＩＳＦＥＴと，容量素子とを備える半導体集積回路装置」とする補正を含むものであるが，補正後の請求項２において新たに追加された「第３ＭＩＳＦＥＴ」は，補正前の請求項２の発明を特定するために必要な事項のいずれを限定するものでもない。
　したがって，補正事項２は，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の限定的減縮を目的とするものに該当しない。また，補正事項２が，同法同条同項のその余の各号に掲げる，請求項の削除，誤記の訂正，明りょうでない記載の釈明のいずれにも該当しないことは，明らかである。
　
（３）補正事項３について
　補正事項３は，補正前の請求項３の「前記第３および第４ゲート電極は，同工程で形成されており」を，補正後の請求項３の「前記第３および第４ゲート電極は，第１導電型の第１多結晶シリコン膜を含んで形成されており」とする補正を含むものであるが，補正前の請求項３における「第３」「ゲート電極」と「第４ゲート電極」が，「同工程で形成され」たことによって，膜厚や不純物濃度を含めて同一の構成を有していたものであるのに対し，補正後の請求項３における「第３」「ゲート電極」と「第４ゲート電極」は，「第１導電型の第１多結晶シリコン膜を含んで形成され」ていればよいから，例えば膜厚や不純物濃度が互いに異なる場合を含んでおり，必ずしも同一の構成を有している必要はない。また，補正後の請求項３における「第３」「ゲート電極」と「第４ゲート電極」は，同工程で形成されたものだけでなく，別工程で形成されたものも含まれる。よって，補正後の請求項３は，この点で補正前の請求項３に対して特許請求の範囲を拡張するものである。
　したがって，補正事項３は，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の限定的減縮を目的とするものに該当しない。また，補正事項３が，同法同条同項のその余の各号に掲げる，請求項の削除，誤記の訂正，明りょうでない記載の釈明のいずれにも該当しないことは，明らかである。
　
（４）補正事項４について
　補正事項４は，補正前の請求項４の「半導体基板に，第１ＭＩＳＦＥＴと，第２ＭＩＳＦＥＴと，容量素子とを備える半導体集積回路装置」を，補正後の請求項４の「半導体基板に，第１ＭＩＳＦＥＴと，第２ＭＩＳＦＥＴと，第３ＭＩＳＦＥＴと，容量素子とを備える半導体集積回路装置」とする補正を含むものであるが，補正後の請求項４において新たに追加された「第３ＭＩＳＦＥＴ」は，補正前の請求項４の発明を特定するために必要な事項のいずれを限定するものでもない。
　また，補正事項４は，補正前の請求項４の「前記第２および第３ゲート電極は，同工程で形成されており」を，補正後の請求項４の「前記第２，第３および第４ゲート電極は，第１導電型の第１多結晶シリコン膜を含んで形成されており」とする補正を含むものであるが，補正前の請求項４における「第２」「ゲート電極」と「第３ゲート電極」とが，「同工程で形成され」たことによって，膜厚や不純物濃度を含めて同一の構成を有していたものであるのに対し，補正後の請求項４における「第２」「ゲート電極」と「第３」「ゲート電極」は，「第１導電型の第１多結晶シリコン膜を含んで形成され」ていればよいから，例えば膜厚や不純物濃度が互いに異なる場合を含んでおり，必ずしも同一の構成を有している必要はない。また，補正後の請求項４における「第２」「ゲート電極」と「第３」「ゲート電極」は，同工程で形成されたものだけでなく，別工程で形成されたものも含まれる。よって，補正後の請求項４は，この点で補正前の請求項４に対して特許請求の範囲を拡張するものである。
　したがって，補正事項４は，特許法第１７条の２第４項第２号に掲げる特許請求の範囲の限定的減縮を目的とするものに該当しない。また，補正事項４が，同法同条同項のその余の各号に掲げる，請求項の削除，誤記の訂正，明りょうでない記載の釈明のいずれにも該当しないことは，明らかである。
　
（５）本件補正の目的の適否についてのまとめ
　上記（１）〜（４）で検討したとおり，補正事項１〜４は，特許法第１７条の２第４項各号に掲げるいずれの要件にも該当しない補正を含むものであるから，他の請求項についての補正事項を検討するまでもなく，本件補正は，特許法第１７条の２第４項に規定する要件を満たさない。
　
３．補正発明の独立特許要件（容易想到性）
３−１．検討の前提
　上記２．で検討したとおり，本件補正は，特許法第１７条の２第４項に規定する要件を満たしていないが，仮に，当該要件を満たすものとみなし，本件補正が特許法第１７条の２第４項第２号に掲げる特許請求の範囲の限定的減縮を目的とするものとした場合において，本件補正後の特許請求の範囲に記載されている事項により特定される発明が，特許出願の際独立して特許を受けることができるものであるか否かについて，さらに検討を進める。
　
３−２．補正発明
　本件補正後の特許請求の範囲の請求項２に係る発明（以下「補正発明」という。）は，次のとおりのものである。
　
「半導体基板に，第１ＭＩＳＦＥＴと，第２ＭＩＳＦＥＴと，第３ＭＩＳＦＥＴと，容量素子とを備える半導体集積回路装置であって，
　前記第１ＭＩＳＦＥＴは，前記半導体基板に形成された第１導電型の第１ウエルと，前記第１ウエル上に形成された第１ゲート絶縁膜と，前記第１ゲート絶縁膜上に形成され，且つ，前記第１導電型と反対の導電型である第２導電型の第１ゲート電極とを有し，
　前記第２ＭＩＳＦＥＴは，前記半導体基板に形成された第１導電型の第２ウエルと，前記第２ウエル上に形成され，且つ，前記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第２導電型の第２ゲート電極とを有し，
　前記容量素子は，前記半導体基板に形成された第１導電型の第３ウエルと，前記第３ウエル上に形成された前記第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第１導電型の第３ゲート電極とを有し，
　前記第３ＭＩＳＦＥＴは，前記半導体基板に形成された第２導電型の第４ウエルと，前記第４ウエル上に形成された前記第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第１導電型の第４ゲート電極とを有し，
　前記第３ウエルは，前記容量素子の２つの電極のうちの一方の電極として作用し，前記第３ゲート電極は，他方の電極として作用し，
　前記第２ＭＩＳＦＥＴ，前記第３ＭＩＳＦＥＴおよび前記容量素子のそれぞれの前記第２ゲート絶縁膜は，同工程で形成されており，
　前記第３および第４ゲート電極は，第１導電型の第１多結晶シリコン膜を含んで形成されており，
　前記第１および第２ゲート電極は，第２導電型の第２多結晶シリコン膜を含んで形成されていることを特徴とする半導体集積回路装置。」
　
３−３．引用例の記載と引用発明
３−３−１．引用例とその記載内容
　
（１）引用例１：特開平５−３２６８４１号公報
　原査定の拒絶の理由に引用され，本願の出願前に日本国内において頒布された刊行物である，特開平５−３２６８４１号公報（以下「引用例１」という。）には，図１〜９とともに，次の記載がある。（下線は当審で付加したものである。以下同じ。）
ア．「【０００１】
【産業上の利用分野】
本発明は，半導体装置の製造方法に関し，特にＭＯＳ型コンデンサを混載するＣＭＯＳおよびＢｉ−ＣＭＯＳ集積回路の製造方法に関する
【０００２】
【従来の技術】従来のＢｉ−ＣＭＯＳ集積回路（ＩＣ）中にＭＯＳ型コンデンサを混載する場合には，ゲート酸化膜を容量膜として用いることにより，工程の増加を伴うことなく，コンデンサを形成することができていた。
【０００３】一方，ＩＣの高集積化が進むにつれ，スケーリング則に基いてゲート酸化膜は薄化してきており，ＣＭＯＳ回路の電源電圧は５Ｖから３．３Ｖへ下がろうとしている。例えば，Ｂｉ−ＣＭＯＳ  ＩＣではＣＭＯＳ部は５Ｖ系，バイポーラ部は９Ｖ系あるいは１２Ｖ系といったように使用されることがあり，バイポーラ部にＭＯＳ型コンデンサを用いる場合には，その電源電圧に見合った絶縁耐圧および信頼性を保障する必要がある。
【０００４】ゲート酸化膜が２００Å以下と薄くなってくると，これを容量膜とした場合，９Ｖ系や１２Ｖ系では５ＭＶ／ｃｍ以上の電界がかかることになり，信頼性を保障できなくなってしまう。そこで，容量膜をゲート絶縁膜と別形成で厚くする必要が生じる。」
イ．図５〜９を参照して，
「【０００５】図５〜図９により容量膜を厚くする従来の技術をＣＭＯＳ集積回路の製造方法に則って説明する。
【０００６】まず
図５に示すようにＰ
- 
型シリコン基板２０１を用意し，Ｎ型ウェル領域２０２およびＰ型ウェル領域２０３を形成した
【０００７】次に図６に示すようにＭＯＳコンデンサの容量値のバイアス電圧依存性を低減する目的でフォトレジスト２０６をマスクとしてコンデンサ形成領域に加速エネルギー７０ｋｅＶ，ドーズ量１×１０14ｃｍ-2程度のリンのイオン注入を行ってＮ型高濃度層２０７を形成する。
【０００８】次に
図７に示すように
｛（所望の容量酸化膜厚）−（ゲート酸化膜厚）｝の厚さをもつ酸化膜２０８を熱酸化により形成する
【０００９】さらにフォトレジスト２０９をマスクとして
ＣＭＯＳトランジスタ部の酸化膜２０８を稀フッ酸にてエッチング除去する
再び熱酸化してＣＭＯＳトランジスタ部に所望の膜厚（例えば１５０Å）のゲート酸化膜２１０を形成する
コンデンサ部の酸化膜２０８はさらに酸化が進行して所望の膜厚になっている（図８）
【００１０】最後に
図９に示すようにＣＭＯＳトランジスタのゲート電極２１１およびコンデンサの上部電極２１１′を多結晶シリコン層で形成し，さらにＮ
+ 
型およびＰ
+ 
型ソースドレイン領域２１２，２１３を形成して，薄いゲート酸化膜のＣＭＯＳトランジスタとゲート酸化膜より膜厚の厚い容量膜のコンデンサを得ていた
ウ．図１〜４を参照して，
「【００１５】
【実施例】次に，本発明について図面を参照して説明する。図１〜図４は，本発明の一実施例を示す工程断面図である。図において，本実施例では，薄いゲート酸化膜のＣＭＯＳトランジスタと厚い容量酸化膜のコンデンサとを同じシリコン基板上に形成する場合について説明し，バイポーラトランジスタの形成工程については割愛する。
【００１６】まず図１に示すようにＰ- 型シリコン基板１０１を用意し，Ｎ型ウェル領域１０２，Ｐ型ウェル領域１０３を形成した後，選択酸化を行って素子間分離酸化膜１０４を形成する。
【００１７】さらに素子形成領域表面を３００Å程度擬牲酸化した後，稀フッ酸でこれを除去してから，所望の膜厚，例えば１５０Å程度のゲート酸化膜１０５を熱酸化により形成する。
【００１８】次に図２に示すように基板表面に窒化シリコン膜１０６を成長した後，フォトレジスト１０７をマスクにし，コンデンサ形成領域の窒化膜１０６をエッチングする。続いて加速エネルギー７０ｋｅＶ，ドーズ量１×１０14ｃｍ-2程度のリンのイオン注入を行ってコンデンサ形成領域にＮ型高濃度領域１０８を形成する。このＮ型高濃度領域１０８を設けるのは，従来技術で説明したとおりコンデンサの容量値のバイアス電圧依存性を低減するためである。さらに，稀フッ酸を用いてコンデンサ形成領域のゲート酸化膜１０５をエッチングする。
【００１９】次に図３に示すように，フォトレジスト１０７を除去した後，所望の膜厚，例えば２８０Åの容量酸化膜１０９を熱酸化により形成する。このとき，窒化膜１０６が耐酸化用のマスク材として働くために，ＣＭＯＳトランジスタ部のゲート酸化膜１０５の膜厚は変わらず，コンデンサ領域のみ厚い酸化膜を形成することが可能である。
【００２０】次に図４に示すように，ＣＭＯＳトランジスタのゲート電極１１０およびコンデンサの上部電極１１０′を多結晶シリコンで形成し，さらにＮ+ 型およびＰ+型ソースドレイン領域１１１，１１２をイオン注入によって形成する。最後に層間絶縁膜１１３を形成し，金属配線１１４を付設して素子を完成する。
【００２１】本実施例では容量酸化膜をゲート酸化膜より厚く形成する場合について述べたが，逆に薄い容量膜を形成する場合にも本発明が適用できることは明白である。このときの製造方法は上記の製造方法と同じで，容量酸化膜の膜厚が違うだけである。」
　
エ．上記アによれば，「本発明は，半導体装置の製造方法に関し，特にＭＯＳ型コンデンサを混載するＣＭＯＳおよびＢｉ−ＣＭＯＳ集積回路の製造方法に関する」と記載されているから，引用例１には，ＭＯＳ型コンデンサを混載するＣＭＯＳ集積回路の製造方法，及び，当該製造方法により製造された
ＭＯＳ型コンデンサを混載するＣＭＯＳ集積回路
　
オ．上記イによれば，「図５に示すように
Ｐ
- 
型シリコン基板２０１
Ｎ
+ 
型およびＰ
+ 
型ソースドレイン領域２１２，２１３を形成して
薄いゲート酸化膜のＣＭＯＳトランジスタとゲート酸化膜より膜厚の厚い容量膜のコンデンサ
　よって，引用例１には，上記エの「ＭＯＳ型コンデンサを混載するＣＭＯＳ集積回路」に関して，
Ｐ
- 
型シリコン基板２０１に，薄いゲート酸化膜のＰＭＯＳトランジスタと，（薄い）ゲート酸化膜より膜厚の厚い容量膜の（ＭＯＳ型）コンデンサとを備える
　
カ．上記イによれば，「
Ｐ
- 
型シリコン基板２０１
Ｎ型ウェル領域２０２
を形成
熱酸化してＣＭＯＳトランジスタ部に
ゲート酸化膜２１０を形成
ＣＭＯＳトランジスタのゲート電極２１１
を多結晶シリコン層で形成
薄いゲート酸化膜のＣＭＯＳトランジスタ
を得
Ｐ
- 
型シリコン基板２０１に形成された（薄いゲート酸化膜のＰＭＯＳトランジスタ用の）Ｎ型ウェル領域２０２と，（薄いゲート酸化膜のＰＭＯＳトランジスタ用の）Ｎ型ウェル領域２０２に形成された薄いゲート酸化膜２１０と，薄いゲート酸化膜２１０上に形成されたゲート電極２１１とを有するトランジスタ
　
キ．上記イによれば，「
Ｐ
- 
型シリコン基板２０１
Ｎ型ウェル領域２０２
を形成
酸化膜２０８
コンデンサ部の酸化膜２０８
コンデンサの上部電極２１１′を多結晶シリコン層で形成
ゲート酸化膜より膜厚の厚い容量膜のコンデンサ
Ｐ
- 
型シリコン基板２０１に形成された（ＭＯＳ型コンデンサ用の）Ｎ型ウェル領域２０２と，（ＭＯＳ型コンデンサ用の）Ｎ型ウェル領域２０２に形成された（薄い）ゲート酸化膜（２１０）より膜厚の厚い容量膜の酸化膜２０８と，厚い容量膜の酸化膜２０８上に形成された上部電極２１１′とを有する（ＭＯＳ型）コンデンサ
　
ク．上記イによれば，「
ＣＭＯＳトランジスタのゲート電極２１１およびコンデンサの上部電極２１１′を多結晶シリコン層で形成
薄いゲート酸化膜のＰＭＯＳトランジスタのゲート電極２１１および（ＭＯＳ型）コンデンサの上部電極２１１′は，多結晶シリコン層で形成される
　
（２）引用例２：特開平２−３２５６２号公報
　原査定の拒絶の理由に引用され，本願の出願前に日本国内において頒布された刊行物である，特開平２−３２５６２号公報（以下「引用例２」という。）には，第１，２図とともに，次の記載がある。
ア．第１図を参照して，
「＜実施例＞
　以下，本発明に係るＣＭＯＳ型半導体装置の第１実施例を図面を参照して説明する。
　第１図（ａ）〜（ｆ）は，本発明の第１実施例に係る
ＭＯＳ型キャパシタを有するＣＭＯＳ型半導体装置の製造方法
　まず，同図（ａ）に示すように，例えばＰ型の半導体基板１１１を用意する。
　次に，同図（ｂ）に示すように，この半導体基板１１１の所定の２つの領域に例えばイオン注入法によりＮ型の不純物を導入して２つのＮウエル１１３，１１５を同時に形成する。このとき，これら以外の他の領域についてはレジストによってマスクされる。
　次に，同図（ｃ）に示すように，この基板１１１の表面を選択的に酸化してフィールド酸化膜１１７を該表面に形成し，その基板表面を複数のトランジスタ形成領域１１３，１１９とＭＯＳ型キャパシタ形成領域１１５に分離する。この場合にもマスクは用いられる。
　次に，
同図（ｄ）に示すように，絶縁層１２１，１３１，１３３，ゲート電極１２３，１３５，１３７を所定のマスクプロセスによって被着，形成する
　更に，
同図（ｅ）に示すように，基板１１１の他の分離領域（ＭＯＳキャパシタ形成領域１１５およびＮＦＥＴ形成領域１１９）において，マスクを用いて（ＰＦＥＴ１２９を覆って）所定の部分にＮ型の不純物を自己整合的に高濃度に導入する
これにより，Ｐ型半導体基板１１１上の所定の領域１１９および１１５に，それぞれＮチャネル型ＦＥＴ１３９およびＭＯＳ型容量１４１が形成される
　以上の結果，当該半導体基板１１１上にはＰチャネル型ＦＥＴ１２９，Ｎチャネル型ＦＥＴ１３９およびＭＯＳ型キャパシタ１４１が形成されるものである。なお，上記（ｄ），（ｅ）に示す工程の順序は逆でもよい。」（２頁右下欄９行〜３頁右上欄１３行）
　
イ．上記アによれば，引用例２には，「ＭＯＳ型キャパシタを有するＣＭＯＳ型半導体装置の製造方法」として，「同図（ｄ）に示すように，絶縁層１２１，１３１，１３３，ゲート電極１２３，１３５，１３７を所定のマスクプロセスによって被着，形成する」工程，及び，「同図（ｅ）に示すように，基板１１１の他の分離領域（ＭＯＳキャパシタ形成領域１１５およびＮＦＥＴ形成領域１１９）において，マスクを用いて（ＰＦＥＴ１２９を覆って）所定の部分にＮ型の不純物を自己整合的に高濃度に導入する」こと「により，Ｐ型半導体基板１１１上の所定の領域１１９および１１５に，それぞれＮチャネル型ＦＥＴ１３９およびＭＯＳ型容量１４１が形成される」工程が記載されているが，第１図（ｄ）及び（ｅ）を参照すると，「絶縁層１２１，１３１，１３３」のうち，１２１は「ＰＦＥＴ１２９」のゲート絶縁膜，１３１は「ＮＦＥＴ１３９」のゲート絶縁膜，１３３は「ＭＯＳ型容量１４１」の容量絶縁膜となり，「ゲート電極１２３，１３５，１３７」のうち，１２３は「ＰＦＥＴ１２９」のゲート電極，１３５は「ＮＦＥＴ１２９」のゲート電極，１３７は「ＭＯＳ型容量１４１」の上部電極となることは，明らかである。また，「絶縁層１２１，１３１，１３３」及び「ゲート電極１２３，１３５，１３７」は，「所定のマスクプロセスによって被着，形成」されているから，それぞれ同工程で形成されていることは明らかである。
　よって，引用例２には，
ＣＭＯＳ及びＭＯＳ型キャパシタを有するＣＭＯＳ型半導体装置において，ＰＦＥＴ（ＰＭＯＳ）のゲート絶縁膜とＮＦＥＴ（ＮＭＯＳ）のゲート絶縁膜とＭＯＳ型容量の容量絶縁膜とが同工程で形成され，ＰＦＥＴ（ＰＭＯＳ）のゲート電極とＮＦＥＴ（ＮＭＯＳ）のゲート電極とＭＯＳ型容量の上部電極とが同工程で形成されたＣＭＯＳ型半導体装置
　
（３）引用例３：特開平９−２６６２５７号公報
　原査定の拒絶の理由に引用され，本願の出願前に日本国内において頒布された刊行物である，特開平９−２６６２５７号公報（以下「引用例３」という。）には，図３とともに，次の記載がある。
ア．「【０００１】
【発明の属する技術分野】本発明はＭＯＳ型半導体装置に関し，特に半導体基板上のトランジスタの配置に関する。
【０００２】
【従来の技術】従来の
ＭＯＳ型半導体装置は，半導体基板上にトランジスタや容量等の素子を形成
【０００３】
ＭＯＳトランジスタを用いた半導体装置の場合，容量もＭＯＳ構造を有しており，容量の一方の電極はＭＯＳトランジスタのゲート電極と同時に形成されている
【０００４】図３（ａ），（ｂ）に於いて，半導体基板４上に，通常のＬＯＣＯ技術を用いて素子分離のためのフィールド酸化膜５を形成した後，ＭＯＳ容量１０の不純物領域３Ｂを形成し，次で
ＭＯＳトランジスタＱ３Ａ，Ｑ３Ｂのゲート酸化膜６を形成する
この時，ゲート酸化膜６は同時にＭＯＳ容量１０の容量絶縁膜としても用いられる
　
イ．上記アによれば，引用例３には，「半導体基板上にトランジスタや容量等の素子を形成」するに際して，「ＭＯＳトランジスタを用いた半導体装置の場合，容量もＭＯＳ構造を有しており，容量の一方の電極はＭＯＳトランジスタのゲート電極と同時に形成されて」おり，「ＭＯＳトランジスタＱ３Ａ，Ｑ３Ｂのゲート酸化膜６を形成する」「時，ゲート酸化膜６は同時にＭＯＳ容量１０の容量絶縁膜としても用いられる」ことが記載されている。ここで，「ゲート酸化膜６は同時にＭＯＳ容量１０の容量絶縁膜としても用いられる」とは，「６」で示される「酸化膜」が，「ＭＯＳトランジスタＱ３Ａ，Ｑ３Ｂ」形成領域では「ゲート酸化膜」として用いられると同時に，「ＭＯＳ容量１０」形成領域では「容量絶縁膜」として用いられること，換言すれば，ＭＯＳトランジスタＱ３Ａ，Ｑ３Ｂのゲート酸化膜６及びＭＯＳ容量１０の容量絶縁膜６が同時に形成されることを意味していることは明らかである。
　よって，引用例３には，
半導体基板上にＭＯＳトランジスタ及びＭＯＳ構造の容量（ＭＯＳ容量）が形成されたＭＯＳ型半導体装置において，ＭＯＳ容量の容量絶縁膜はＭＯＳトランジスタのゲート酸化膜と同時に形成され，ＭＯＳ容量の一方の電極はＭＯＳトランジスタのゲート電極と同時に形成されたＭＯＳ型半導体装置
　
３−３−２．引用発明
　上記３−３−１（１）エ〜クより，引用例１には，次の発明（以下「引用発明」という。）が開示されている。
　
「Ｐ- 型シリコン基板２０１に，薄いゲート酸化膜のＰＭＯＳトランジスタと，薄いゲート酸化膜より膜厚の厚い容量膜のＭＯＳ型コンデンサとを備える，ＭＯＳ型コンデンサを混載するＣＭＯＳ集積回路であって，
　薄いゲート酸化膜のＰＭＯＳトランジスタは，Ｐ- 型シリコン基板２０１に形成された薄いゲート酸化膜のＰＭＯＳトランジスタ用のＮ型ウェル領域２０２と，薄いゲート酸化膜のＰＭＯＳトランジスタ用のＮ型ウェル領域２０２に形成された薄いゲート酸化膜２１０と，薄いゲート酸化膜２１０上に形成されたゲート電極２１１とを有し，
　ＭＯＳ型コンデンサは，Ｐ- 型シリコン基板２０１に形成されたＭＯＳ型コンデンサ用のＮ型ウェル領域２０２と，ＭＯＳ型コンデンサ用のＮ型ウェル領域２０２に形成された薄いゲート酸化膜２１０より膜厚の厚い容量膜の酸化膜２０８と，酸化膜２０８上に形成された上部電極２１１′とを有し，
　薄いゲート酸化膜のＰＭＯＳトランジスタのゲート電極２１１およびＭＯＳ型コンデンサの上部電極２１１′は，多結晶シリコン層で形成されている，
　ＭＯＳ型コンデンサを混載するＣＭＯＳ集積回路。」
　
３−４．対比
　補正発明と引用発明とを対比する。
（１）引用発明の「Ｐ- 型シリコン基板２０１」，「薄いゲート酸化膜のＰＭＯＳトランジスタ」，「ＭＯＳ型コンデンサ」，「ＭＯＳ型コンデンサを混載するＣＭＯＳ集積回路」は，それぞれ，補正発明の「半導体基板」，「第１ＭＩＳＦＥＴ」，「容量素子」，「半導体集積回路装置」に相当する。
　よって，補正発明の「半導体基板に，第１ＭＩＳＦＥＴと，第２ＭＩＳＦＥＴと，第３ＭＩＳＦＥＴと，容量素子とを備える半導体集積回路装置」と，引用発明の「Ｐ- 型シリコン基板２０１に，薄いゲート酸化膜のＰＭＯＳトランジスタと，薄いゲート酸化膜より膜厚の厚い容量膜のＭＯＳ型コンデンサとを備える，ＭＯＳ型コンデンサを混載するＣＭＯＳ集積回路」とは，「半導体基板に，第１ＭＩＳＦＥＴと，容量素子とを備える半導体集積回路装置」である点で共通する。
（２）引用発明の「Ｎ型」，「薄いゲート酸化膜のＰＭＯＳトランジスタ用のＮ型ウェル領域２０２」，「薄いゲート酸化膜２１０」，「ゲート電極２１１」は，それぞれ，補正発明の「第１導電型」，「第１導電型の第１ウエル」，「第１ゲート絶縁膜」，「第１ゲート電極」に相当する。
　よって，補正発明の「前記第１ＭＩＳＦＥＴは，前記半導体基板に形成された第１導電型の第１ウエルと，前記第１ウエル上に形成された第１ゲート絶縁膜と，前記第１ゲート絶縁膜上に形成され，且つ，前記第１導電型と反対の導電型である第２導電型の第１ゲート電極とを有」することと，引用発明の「薄いゲート酸化膜のＰＭＯＳトランジスタは，Ｐ- 型シリコン基板２０１に形成された薄いゲート酸化膜のＰＭＯＳトランジスタ用のＮ型ウェル領域２０２と，薄いゲート酸化膜のＰＭＯＳトランジスタ用のＮ型ウェル領域２０２に形成された薄いゲート酸化膜２１０と，薄いゲート酸化膜２１０上に形成されたゲート電極２１１とを有」することとは，「前記第１ＭＩＳＦＥＴは，前記半導体基板に形成された第１導電型の第１ウエルと，前記第１ウエル上に形成された第１ゲート絶縁膜と，前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有」する点で共通する。
（３）引用発明の「ＭＯＳ型コンデンサ用のＮ型ウェル領域２０２」，「上部電極２１１′」は，それぞれ，補正発明の「第１導電型の第３ウエル」，「第３ゲート電極」に相当する。また，引用発明の「酸化膜２０８」は，「薄いゲート酸化膜２１０より膜厚の厚い」ものであるが，補正発明の「第２ゲート絶縁膜」も，「前記第２ＭＩＳＦＥＴは，・・・前記第２ウエル上に形成され，且つ，
前記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜
　よって，補正発明の「前記容量素子は，前記半導体基板に形成された第１導電型の第３ウエルと，前記第３ウエル上に形成された前記第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第１導電型の第３ゲート電極とを有」することと，引用発明の「ＭＯＳ型コンデンサは，Ｐ- 型シリコン基板２０１に形成されたＭＯＳ型コンデンサ用のＮ型ウェル領域２０２と，ＭＯＳ型コンデンサ用のＮ型ウェル領域２０２に形成された薄いゲート酸化膜２１０より膜厚の厚い容量膜の酸化膜２０８と，酸化膜２０８上に形成された上部電極２１１′とを有」することとは，「前記容量素子は，前記半導体基板に形成された第１導電型の第３ウエルと，前記第３ウエル上に形成され，且つ，前記第１ゲート絶縁膜よりも膜厚の厚い前記第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第３ゲート電極とを有」する点で共通する。
（４）引用発明において，「ＭＯＳ型コンデンサ用のＮ型ウェル領域２０２」及び「上部電極２１１′」が「ＭＯＳ型コンデンサ」の２つの電極として作用することは明らかであるから，引用発明の「ＭＯＳ型コンデンサは，Ｐ- 型シリコン基板２０１に形成されたＭＯＳ型コンデンサ用のＮ型ウェル領域２０２と，ＭＯＳ型コンデンサ用のＮ型ウェル領域２０２に形成された薄いゲート酸化膜２１０より膜厚の厚い容量膜の酸化膜２０８と，酸化膜２０８上に形成された上部電極２１１′とを有」することは，補正発明の「前記第３ウエルは，前記容量素子の２つの電極のうちの一方の電極として作用し，前記第３ゲート電極は，他方の電極として作用」することに相当する。
（５）引用発明の「多結晶シリコン層」は，補正発明の「多結晶シリコン膜」に相当する。
　よって，補正発明の「前記第３および第４ゲート電極は，第１導電型の第１多結晶シリコン膜を含んで形成されており，　前記第１および第２ゲート電極は，第２導電型の第２多結晶シリコン膜を含んで形成されている」ことと，引用発明の「薄いゲート酸化膜のＰＭＯＳトランジスタのゲート電極２１１およびＭＯＳ型コンデンサの上部電極２１１′は，多結晶シリコン層で形成されている」とは，「前記第３ゲート電極は，多結晶シリコン膜を含んで形成されており，　前記第１ゲート電極は，多結晶シリコン膜を含んで形成されている」点で共通する。
（６）そうすると，補正発明と引用発明の一致点及び相違点は，次のとおりとなる。
　
《一致点》
「半導体基板に，第１ＭＩＳＦＥＴと，容量素子とを備える半導体集積回路装置であって，
　前記第１ＭＩＳＦＥＴは，前記半導体基板に形成された第１導電型の第１ウエルと，前記第１ウエル上に形成された第１ゲート絶縁膜と，前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有し，
　前記容量素子は，前記半導体基板に形成された第１導電型の第３ウエルと，前記第３ウエル上に形成され，且つ，前記第１ゲート絶縁膜よりも膜厚の厚い前記第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第３ゲート電極とを有し，
　前記第３ウエルは，前記容量素子の２つの電極のうちの一方の電極として作用し，前記第３ゲート電極は，他方の電極として作用し，
　前記第３ゲート電極は，多結晶シリコン膜を含んで形成されており，
　前記第１ゲート電極は，多結晶シリコン膜を含んで形成されている半導体集積回路装置。」
　
《相違点》
《相違点１》
　補正発明では，「第１ＭＩＳＦＥＴは，」「第１導電型と反対の導電型である第２導電型の第１ゲート電極とを有し」，かつ，「第１」「ゲート電極は，第２導電型の第２多結晶シリコン膜を含んで形成されている」のに対し，引用発明では，補正発明の「第１ＭＩＳＦＥＴ」の「第１ゲート電極」に相当する，「薄いゲート酸化膜のＰＭＯＳトランジスタ」の「ゲート電極２１１」が「多結晶シリコン層で形成されている」ものの，その導電型については特定されていない点。
《相違点２》
　補正発明では，「容量素子は，」「第１導電型の第３ゲート電極とを有し」，かつ，「第３」「ゲート電極は，第１導電型の第１多結晶シリコン膜を含んで形成されて」いるのに対し，引用発明では，補正発明の「容量素子」の「第３ゲート電極」に相当する，「ＭＯＳ型コンデンサ」の「上部電極２１１′」が「多結晶シリコン層で形成されている」ものの，その導電型については特定されていない点。
《相違点３》
　補正発明では，「半導体基板に，第１ＭＩＳＦＥＴと，第２ＭＩＳＦＥＴと，第３ＭＩＳＦＥＴと，容量素子とを備える半導体集積回路装置であって，」「前記第２ＭＩＳＦＥＴは，前記半導体基板に形成された第１導電型の第２ウエルと，前記第２ウエル上に形成され，且つ，前記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第２導電型の第２ゲート電極とを有し，」「前記第３ＭＩＳＦＥＴは，前記半導体基板に形成された第２導電型の第４ウエルと，前記第４ウエル上に形成された前記第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第１導電型の第４ゲート電極とを有し，」「前記第２ＭＩＳＦＥＴ，前記第３ＭＩＳＦＥＴおよび前記容量素子のそれぞれの前記第２ゲート絶縁膜は，同工程で形成されており，」「第４ゲート電極は，第１導電型の第１多結晶シリコン膜を含んで形成されており，」「第２ゲート電極は，第２導電型の第２多結晶シリコン膜を含んで形成されている」のに対し，引用発明では，補正発明の「第１ＭＩＳＦＥＴ」及び「容量素子」にそれぞれ相当する「薄いゲート酸化膜のＰＭＯＳトランジスタ」及び「ＭＯＳ型コンデンサ」を備えるものの，補正発明の「第２ＭＩＳＦＥＴ」及び「第３ＭＩＳＦＥＴ」に相当する素子を備えておらず，同時に，補正発明の「第２ＭＩＳＦＥＴ」に関する構成及び「第３ＭＩＳＦＥＴ」に関する構成を，いずれも備えていない点。
　
３−５．相違点についての検討
３−５−１．相違点１及び２について
（１）ＭＯＳトランジスタのゲート電極またはＭＯＳ型コンデンサの上部電極を多結晶シリコンで構成する場合，低抵抗化のために多結晶シリコンに不純物を導入するのが通常であるが，その際にいずれの導電型を選択するかは，ＭＯＳトランジスタ（ＭＯＳ型コンデンサ）の電気的特性を考慮しつつ，当業者が適宜定めるべきことである。
　
（２）また，半導体基板に形成された導電性のウエルにＭＯＳトランジスタを構成する際に，上記ウエルの導電型を上記ＭＯＳトランジスタの導電型と反対のものとし，上記ＭＯＳトランジスタのゲート電極となる多結晶シリコンの導電型を，上記ＭＯＳトランジスタの導電型と同じものとすることは，例えば下記の周知例１〜３に記載されているように，半導体集積回路の技術分野における周知技術である。
　さらに，半導体基板に形成された導電性のウエルにＭＯＳ型コンデンサを構成する際に，上記ＭＯＳ型コンデンサの上部電極となる多結晶シリコンの導電型を，下部電極となる上記ウエルの導電型と同じものとすることも，例えば下記の周知例２及び周知例３に記載されているように，半導体集積回路の技術分野における周知技術である。
　
（２−１）周知例１：国際公開９８／４２００９号
　本願の出願前に日本国内において頒布された，国際公開９８／４２００９号（以下「周知例１」という。）には，図４〜７とともに，次の記載がある。
ア．図４〜７を参照して
「次に，
図４に示すように，半導体基板１にｎ型ウエル６ｎおよびｐ型ウエル６ｐを形成する
ｐチャネル型ＭＯＳＦＥＴの形成領域を開孔したフォトレジストをマスクにして半導体基板１にｎ型ウエルを形成するための不純物をイオン打ち込みし
ｎチャネル型ＭＯＳＦＥＴの形成領域を開孔したフォトレジストをマスクにして半導体基板１にｐ型ウエルを形成するための不純物をイオン打ち込みし
　次に，
図５に示すように，半導体基板１を熱酸化してｎ型ウエル６ｎ，ｐ型ウエル６ｐのそれぞれの活性領域の表面に膜厚４nmのゲート酸化膜７を形成した後，半導体基板１上にＣＶＤ法で膜厚２５０nmの多結晶シリコン膜８を堆積し
この多結晶シリコン膜８にはｎ型不純物もｐ型不純物もドープしない
　次に，
図６に示すように，フォトレジストをマスクにして酸化シリコン膜９および多結晶シリコン膜８をエッチングすることにより，ｐ型ウエル６ｐ上にｎチャネル型ＭＯＳＦＥＴのゲート電極８ｎを形成し，ｎ型ウエル上にｐチャネル型ＭＯＳＦＥＴのゲート電極８ｐを形成する
　次に，フォトレジストおよびゲート電極８ｐをマスクにしてｎ型ウエル６ｎにｐ型不純物（ＢＦ2）をエネルギー＝２０ｋｅＶ，ドーズ量＝７.０×１０13/cm2でイオン打ち込みした後，フォトレジストおよびゲート電極８ｎをマスクにしてｐ型ウエル６ｐにエネルギー＝２０ｋｅＶ，ドーズ量＝３.０×１０14/cm2でｎ型不純物（ヒ素（Ａｓ））をイオン打ち込みする。続いて，半導体基板１を１０００℃，１０秒間熱処理して上記不純物を活性化することにより，ゲート電極８ｐの両側のｎ型ウエル６ｎにｐ-型半導体領域１０を形成し，ゲート電極８ｎの両側のｐ型ウエル６ｐにｎ-型半導体領域１１を形成する。
　次に，
図７に示すように，
　次に，
フォトレジストをマスクにしてｎ型ウエル６ｎおよびゲート電極７ｐ（審決注：「７ｐ」は「８ｐ」の誤記である。）にｐ型不純物（Ｂ）をエネルギー＝２０ｋｅＶ，ドーズ量＝１.０×１０
14
/cm
2
でイオン打ち込みした後，再度ｐ型不純物（Ｂ）をエネルギー＝５ｋｅＶ，ドーズ量＝２.０×１０
15
/cm
2
でイオン打ち込みする
フォトレジストをマスクにしてｐ型ウエル６ｐおよびゲート電極８ｎにｎ型不純物（Ｐ）をエネルギー＝４０ｋｅＶ，ドーズ量＝２．０×１０
14
/cm
2
でイオン打ち込みした後，ｎ型不純物（Ａｓ）をエネルギー＝６０ｋｅＶ，ドーズ量＝３.０×１０
15
/cm
2
でイオン打ち込みする
続いて，半導体基板１を１０００℃，１０秒間熱処理して上記不純物を活性化することにより，ｎ型ウエル６ｎにｐ
+
型半導体領域１３を形成すると共にゲート電極８ｐの導電型をｐ型にする
また，ｐ型ウエル６ｐにｎ
+
型半導体領域１４を形成すると共にゲート電極８ｎの導電型をｎ型にする
　
イ．上記ア及び図４〜７より，「ｐ型」の「ゲート電極８ｐ」を有する「ｐチャネル型ＭＯＳＦＥＴ」及び「ｎ型」の「ゲート電極８ｎ」を有する「ｎチャネル型ＭＯＳＦＥＴ」がそれぞれ複数形成されるとともに，複数の「ｐ型」の「ゲート電極８ｐ」同士及び複数の「ｎ型」の「ゲート電極８ｎ」同士が，それぞれ，「堆積」，「エッチング」，「イオン打ち込み」の各工程において同工程で形成されていること（すなわち，同じ多結晶シリコン膜を含んで形成されていること）は，明らかである。
　
ウ．したがって，上記ア及びイ，並びに図７によれば，周知例１には，次の構成を有する半導体集積回路装置が開示されている。
「
半導体基板１に形成されたｐ型ウエル６ｐと，ｐ型ウエル６ｐ上に形成されたゲート酸化膜７と，ゲート酸化膜７上に形成されたｎ型のゲート電極８ｎとを有するｎチャネル型ＭＯＳＦＥＴ
半導体基板１に形成されたｎ型ウエル６ｎと，ｎ型ウエル６ｎ上に形成されたゲート酸化膜７と，ゲート酸化膜７上に形成されたｐ型のゲート電極８ｐとを有するｐチャネル型ＭＯＳＦＥＴ
　
複数のｎチャネル型ＭＯＳＦＥＴのゲート電極８ｎは，同工程で形成されたｎ型の同じ多結晶シリコン膜を含んで形成されており
　
複数のｐチャネル型ＭＯＳＦＥＴのゲート電極８ｐは，同工程で形成されたｐ型の同じ多結晶シリコン膜を含んで形成されている
　
（２−２）周知例２：特開平９−２７５１８９号公報
　本願の出願前に日本国内において頒布された刊行物である，特開平９−２７５１８９号公報（以下「周知例２」という。）には，図１０とともに，次の記載がある。
ア．図１０を参照して，
「【００３３】（第２の実施の形態）
本発明の第２の実施の形態に係る容量素子を含むＢｉＣＭＯＳを，図１０を用いて説明する
容量素子の製造を
ＣＭＯＳを製造する工程に組み込んで行う
【００３４】
容量素子３２
シリコン基板３０表面に，ｎ型不純物領域４０が形成されており，このｎ型不純物領域４０上には，第１の誘電体膜４２が形成されている
第１の誘電体膜４２上には，ｎ型不純物が添加されたポリシリコン層４６が積層して形成されている
【００３５】このポリシリコン層４６上には，第２の誘電体膜４８が積層して形成されている。そして全面に堆積されている表面保護膜５０に開口された窓を介して，第２の誘電体膜４８上及びポリシリコン層４４上に金属層５２が形成されており，この金属層５２は，ポリシリコン層４４を介してシリコン基板３０表面のｎ型不純物領域４０に接続している。これらポリシリコン層４４を介して互いに接続している金属層５２及び
ｎ型不純物領域４０が，第１のキャパシタ電極を構成している
【００３６】他方，表面保護膜５０に開口されたコンタクトホールを介して，ポリシリコン層４６に接続している金属層５４が形成されている。そしてこれら互いに接続している金属層５４及び
ポリシリコン層４６が，第２のキャパシタ電極を構成している
（中略）
【００３８】また，
ＣＭＯＳを構成する一方のｐチャネルＭＯＳトランジスタ３４
シリコン基板３０表面に，ｎ型ウェル５６が形成されており，
ｎ型ウェル５６上には，ゲート絶縁膜６０を介して，ｐ型不純物が添加されたポリシリコン層からなるゲート電極６２形成されている
【００３９】また，
ＣＭＯＳを構成する他方のｎチャネルＭＯＳトランジスタ３６
ゲート絶縁膜７２を介して，ｎ型不純物が添加されたポリシリコン層からなるゲート電極７４形成されている
（中略）
【００４１】次に，
図１０に示す容量素子を含むＢｉＣＭＯＳの製造方法
容量素子の作製プロセスと
ＣＭＯＳの作製プロセスとが共通する工程についてのみ説明する
【００４２】
容量素子３２の第１の誘電体膜４２は，ｐチャネルＭＯＳトランジスタ３４のゲート絶縁膜６０及びｎチャネルＭＯＳトランジスタ３６のゲート絶縁膜７２を形成する工程において，例えば熱酸化法を用いて同時に形成する
【００４３】また，
容量素子３２のポリシリコン層４４，４６は，ｐチャネルＭＯＳトランジスタ３４のゲート電極６２及びｎチャネルＭＯＳトランジスタ３６のゲート電極７４を形成する工程において，例えばＣＶＤ法を用いてポリシリコン層を堆積し，リソグラフィ技術を用いて所定の形状にパターニングすることにより，同時に形成する
容量素子３２のポリシリコン層４４，４６へのｎ型不純物の添加は，ｎチャネルＭＯＳトランジスタ３６のゲート電極７４にｎ型不純物を添加する工程において，例えばイオン注入法を用いて同時に行う
（中略）
【００４６】なお，
容量素子３２において，シリコン基板３０表面に形成されている不純物領域はｎ型不純物領域４０となっているが，この代わりにｐ型不純物領域であってもよい。この場合，ｎ型不純物が添加されたポリシリコン層１８ａ，１８ｂは，それぞれｐ型不純物が添加されたポリシリコン層となる
これらのポリシリコン層へのｐ型不純物の添加は，ｐチャネルＭＯＳトランジスタ３４のゲート電極６２にｐ型不純物を添加する工程において，例えばイオン注入法を用いて同時に行う
　
イ．上記ア及び図１０によれば，周知例２には，次の構成を有する，容量素子を含むＢｉＣＭＯＳ半導体装置が開示されている。
「
シリコン基板３０に，ｐチャネルＭＯＳトランジスタ３４と，ｎチャネルＭＯＳトランジスタ３６と，容量素子３２とを備え
　
ｐチャネルＭＯＳトランジスタ３４は，シリコン基板３０に形成されたｎ型ウェル５６と，ｎ型ウェル５６上に形成されたゲート絶縁膜６０と，ゲート絶縁膜６０上に形成されたｐ型不純物が添加されたポリシリコン層からなるゲート電極６２とを有し
　
ｎチャネルＭＯＳトランジスタ３６は，シリコン基板３０上に形成されたゲート絶縁膜７２と，ゲート絶縁膜７２上に形成されたｎ型不純物が添加されたポリシリコン層からなるゲート電極７４とを有し
　
容量素子３２は，シリコン基板３０に形成されたｎ型不純物領域４０と，ｎ型不純物領域４０上に形成された第１の誘電体膜４２と，第１の誘電体膜４２上に形成されたｎ型不純物が添加されたポリシリコン層４６とを有し，ｎ型不純物領域４０は第１のキャパシタ電極を構成し，ポリシリコン層４６は第２のキャパシタ電極を構成する
　
容量素子３２の第１の誘電体膜４２は，ｐチャネルＭＯＳトランジスタ３４のゲート絶縁膜６０及びｎチャネルＭＯＳトランジスタ３６のゲート絶縁膜７２と同時に形成されたものであり
　
ｎチャネルＭＯＳトランジスタ３６のゲート電極７４，及び容量素子３２のポリシリコン層４６は，ポリシリコン層を堆積し，パターニングし，ｎ型不純物を添加することにより同時に形成されたものである
　
（２−３）周知例３：特開平４−３４８５６３号公報
　本願の出願前に日本国内において頒布された刊行物である，特開平４−３４８５６３号公報（以下「周知例３」という。）には，図１とともに，次の記載がある。
ア．発明の概要
「【０００６】
【課題を解決するための手段】本発明は上記課題に鑑み成されたもので，同一基板（１３）上にバイポーラ素子，
ＭＯＳ素子，および容量素子を一体化したものにおいて
下部電極領域（２７）の表面を被覆する，ＭＯＳ素子のゲート酸化膜（２４）と共用化した誘電体薄膜（２８）と，誘電体薄膜（２８）上に形成した，ＭＯＳ素子のゲート電極（２５）と共用化した上部電極（２９）
イ．図１を参照して，
「【０００８】
【実施例】以下に本発明の一実施例を図面を参照しながら詳細に説明する。
図１はＮＰＮトランジスタ（１０），ＮｃｈＭＯＳ（１１），および容量素子（１２）を示す断面図である。同図において，（１３）はＰ型のシリコン半導体基板
基板（１３）上に形成したＮ型エピタキシャル層
（中略）
【００１０】
ＮｃｈＭＯＳトランジスタ（１１）は
エピタキシャル層の導電型を反転させ，Ｐ
＋
型埋め込み層（１６）と連結するＰ型ウェル領域（２２）
ウェル領域（２２）上にゲート酸化膜（２４）を介して配設したポリシリコンから成るゲート電極（２５）から成り
【００１１】
容量素子（１２）は
Ｎ
＋
型の下部電極領域（２７）
下部電極領域（２７）上にＮｃｈＭＯＳ（１１）のゲート酸化膜（２４）と同時形成された膜厚数百Åのシリコン酸化膜（ＳｉＯ
２
）から成る誘電体薄膜（２８）
誘電体薄膜（２８）上にＮｃｈＭＯＳ（１１）のゲート電極（２５）と同時形成された膜厚３０００〜６０００Åのポリシリコンから成る上部電極（２９）から成り
ゲート電極（２５）と同時形成される上部電極（２９）は，ゲート電極（２５）と同様にリンドープを受け
　
ウ．上記ア及びイ，並びに図１によれば，周知例３には，次の構成を有する半導体集積回路が開示されている。
「
Ｐ型のシリコン半導体基板（１３）上に形成したＮ型エピタキシャル層に，ＮＰＮトランジスタ（１０），ＮｃｈＭＯＳ（１１），及び容量素子（１２）が形成され
　
ＮｃｈＭＯＳ（１１）は，Ｎ型エピタキシャル層に形成されたＰ型ウェル領域（２２）と，Ｐ型ウェル領域（２２）上に形成されたゲート酸化膜（２４）と，ゲート酸化膜（２４）上に形成され，リン（ｎ型）ドープを受けたポリシリコンからなるゲート電極（２５）とを有し
　
容量素子（１２）は，Ｎ
＋
型の下部電極領域（２７）と，Ｎ
＋
型の下部電極領域（２７）上に形成された誘電体薄膜（２８）と，誘電体薄膜（２８）上に形成され，リン（ｎ型）ドープを受けたポリシリコンからなる上部電極（２９）とを有する
　
容量素子（１２）の誘電体薄膜（２８）は，ＮｃｈＭＯＳ（１１）のゲート酸化膜（２４）と同時形成されたものであり
　
容量素子（１２）の上部電極（２９）は，ＮｃｈＭＯＳ（１１）のゲート電極（２５）と同時形成されたものである
　
（３）そうすると，引用発明において，「薄いゲート酸化膜のＰＭＯＳトランジスタ用のＮ型ウェル領域２０２」に形成される「薄いゲート酸化膜のＰＭＯＳトランジスタ」の「ゲート電極２１１」（補正発明の「第１ＭＩＳＦＥＴ」の「第１ゲート電極」に相当。）を，トランジスタの導電型と同じＰ型とすること（相違点１に係る構成とすること）は，当業者が通常行い得ることであり，また，「ＭＯＳ型コンデンサ用のＮ型ウェル領域２０２」に形成される「ＭＯＳ型コンデンサ」の「上部電極２１１′」（補正発明の「容量素子」の「第３ゲート電極」に相当。）の導電型を，上記「Ｎ型ウェル領域２０２」と同じＮ型とすること（相違点２に係る構成とすること）も，当業者が通常行い得ることである。
　したがって，引用発明において，相違点１及び２に係る構成とすることは，当業者における設計事項である。
　
３−５−２．相違点３について
（１）半導体集積回路の技術分野において，同一の半導体基板上に，ＭＯＳ型コンデンサと，Ｐチャネル型ＭＯＳＦＥＴ及びＮチャネル型ＭＯＳＦＥＴからなるＣＭＯＳトランジスタを混載して半導体集積回路を構成すること，及びその際に，ＭＯＳ型コンデンサの容量絶縁膜と上記Ｐチャネル型ＭＯＳＦＥＴ及び上記Ｎチャネル型ＭＯＳＦＥＴのゲート酸化膜とを同時に形成することにより，膜厚も含めて同じ構成とすることは，例えば上記引用例２（上記３−３−１．（２）を参照）及び上記周知例２（上記３−５−１．（２−２）を参照。）に記載されているように，半導体集積回路の技術分野における周知技術である。
  
（２）引用発明において，「Ｐ- 型シリコン基板２０１」（補正発明の「半導体基板」に相当。）上に，「薄いゲート酸化膜のＰＭＯＳトランジスタ」（補正発明の「第１ＭＩＳＦＥＴ」に相当。）及び「ＭＯＳ型コンデンサ」（補正発明の「容量素子」に相当。）以外の素子を混載することは，実現すべき半導体集積回路の回路構成等に応じて当業者が当然に行うことであるから，引用発明において，上記「薄いゲート酸化膜のＰＭＯＳトランジスタ」及び上記「ＭＯＳ型コンデンサ」と，Ｐチャネル型ＭＯＳＦＥＴ及びＮチャネル型ＭＯＳＦＥＴからなるＣＭＯＳトランジスタとを混載すること，及びその際に，上記Ｐチャネル型ＭＯＳＦＥＴ及び上記Ｎチャネル型ＭＯＳＦＥＴを，上記「ＭＯＳ型コンデンサ」と同時に形成し，上記「ＭＯＳ型コンデンサ」の容量膜の「酸化膜２０８」と，上記Ｐチャネル型ＭＯＳＦＥＴ及び上記Ｎチャネル型ＭＯＳＦＥＴそれぞれのゲート酸化膜についても，これらを同時に形成することにより，膜厚も含めて同じ構成とすることは，例えば引用例２及び周知例２にみられるような周知技術を適用することにより，当業者が容易に想到し得ることである。
　そして，引用発明の上記「ＭＯＳ型コンデンサ」における容量膜の「酸化膜２０８」は，引用発明の上記「薄いゲート酸化膜のＰＭＯＳトランジスタ」の「薄いゲート酸化膜２１０」（補正発明の「第１ゲート絶縁膜」に相当。）よりも膜厚が厚いから，引用発明に上記周知技術を適用して，上記「酸化膜２０８」と上記Ｐチャネル型ＭＯＳＦＥＴ及び上記Ｎチャネル型ＭＯＳＦＥＴそれぞれのゲート酸化膜とを同時に形成すれば，上記Ｐチャネル型ＭＯＳＦＥＴ及び上記Ｎチャネル型ＭＯＳＦＥＴそれぞれのゲート酸化膜も同様に，引用発明の上記「薄いゲート酸化膜２１０」よりも膜厚が厚いものとなることは明らかである。
　
（３）また，上記３−５−１．（２）で検討したとおり，半導体基板に形成された導電性のウエルにＭＯＳトランジスタを構成する際に，上記ウエルの導電型を上記ＭＯＳトランジスタの導電型と反対のものとし，上記ＭＯＳトランジスタのゲート電極となる多結晶シリコンの導電型を，上記ＭＯＳトランジスタの導電型と同じものとすることは，例えば上記周知例１〜３に記載されているように，半導体集積回路の技術分野における周知技術である。
　そうすると，引用発明に，例えば引用例２及び周知例２にみられるような周知技術を適用して，上記「薄いゲート酸化膜のＰＭＯＳトランジスタ」及び上記「ＭＯＳ型コンデンサ」とＰチャネル型ＭＯＳＦＥＴ及びＮチャネル型ＭＯＳＦＥＴからなるＣＭＯＳトランジスタを混載する際に，上記Ｐチャネル型ＭＯＳＦＥＴが，上記「Ｐ- 型シリコン基板２０１」に形成されたＮ型のウエルと，上記Ｎ型ウエル上に形成され，且つ，引用発明の上記「薄いゲート酸化膜のＰＭＯＳトランジスタ」のゲート酸化膜よりも膜厚の厚いゲート酸化膜と，上記膜厚の厚いゲート酸化膜上に形成されたＰ型のゲート電極とを有し，また，上記Ｎチャネル型ＭＯＳＦＥＴが，上記「Ｐ- 型シリコン基板２０１」に形成されたＰ型のウエルと，上記Ｐ型ウエル上に形成され，且つ，引用発明の上記「薄いゲート酸化膜のＰＭＯＳトランジスタ」のゲート酸化膜よりも膜厚の厚いゲート酸化膜と，上記膜厚の厚いゲート酸化膜上に形成されたＮ型のゲート電極とを有するように，上記ＣＭＯＳトランジスタの各ウエル及び各ゲート電極の導電型をそれぞれ設定することは，当業者が通常行い得ることである。
　
（４）さらに，半導体基板上にＭＯＳ型コンデンサやＭＯＳＦＥＴからなるＭＯＳ型素子を複数形成する際に，導電型が共通する電極同士を同じ多結晶シリコン膜で形成することも，例えば上記周知例１〜３に記載されているように，半導体集積回路の技術分野における周知技術であるから，引用発明に，例えば引用例２及び周知例２にみられるような周知技術を適用して，上記「薄いゲート酸化膜のＰＭＯＳトランジスタ」及び上記「ＭＯＳ型コンデンサ」とＰチャネル型ＭＯＳＦＥＴ及びＮチャネル型ＭＯＳＦＥＴからなるＣＭＯＳトランジスタを混載する際に，上記「ＭＯＳ型コンデンサ」の「上部電極２１１′」（補正発明の「第３ゲート電極」に相当。）と上記Ｎチャネル型ＭＯＳＦＥＴのゲート電極を，Ｎ型の同じ多結晶シリコン膜を含んで形成されたものとし，上記「薄いゲート酸化膜のＰＭＯＳトランジスタ」の「ゲート電極２１１」（補正発明の「第１ゲート電極」に相当。）と上記Ｐチャネル型ＭＯＳＦＥＴのゲート電極を，Ｐ型の同じ多結晶シリコン膜を含んで形成されたものとすることも，当業者が通常行い得ることである。
　
（５）以上から，引用発明において，相違点３に係る構成とすることは，例えば引用例２及び周知例２にみられるような周知技術，並びに例えば上記周知例１〜３にみられるような周知技術を勘案することにより，当業者が容易に想到し得ることである。
　
３−５−３．相違点についての検討のまとめ
　上記３−５−１．及び上記３−５−２．で検討したとおり，引用発明において，相違点１〜３に係る構成とすることは，例えば引用例２及び周知例２にみられるような周知技術，並びに例えば上記周知例１〜３にみられるような周知技術を勘案することにより，当業者が容易に発明をすることができたものである。
　したがって，補正発明は，引用例１に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
３−６．小括
　以上のとおりであるから，本件補正は，本件補正後の特許請求の範囲の請求項２に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであり，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項（以下，単に「特許法第１７条の２第５項」という。）において準用する同法第１２６条第５項の規定に適合しない。
　
４．補正却下の結論
　上記２．で検討したとおり，本件補正は，特許法第１７条の２第４項に規定する要件を満たしておらず，また，仮に，本件補正が当該要件を満たすものであったとしても，上記３．で検討したとおり，本件補正は，特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないので，本件補正は，特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明の容易想到性
　
１．本願発明
　本件補正は前記第２．のとおり却下されたので，本願の請求項１〜２０に係る発明は，平成１９年３月１２日付けの手続補正により補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１〜２０に記載された事項により特定されるとおりのものであり，その内の請求項１に係る発明（以下「本願発明」という。）は，次のとおりのものである。
　
「半導体基板に，第１ＭＩＳＦＥＴと，第２ＭＩＳＦＥＴと，容量素子とを備える半導体集積回路装置であって，
　前記第１ＭＩＳＦＥＴは，前記半導体基板上に形成された第１ゲート絶縁膜と，前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有し，
　前記第２ＭＩＳＦＥＴは，前記半導体基板上に形成され，且つ，前記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第２ゲート電極とを有し，
　前記容量素子は，前記半導体基板に形成されたウエルと，前記ウエル上に形成された前記第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第３ゲート電極とを有し，
　前記ウエルは，前記容量素子の二つの電極のうちの一方の電極として作用し，前記第３ゲート電極は，他方の電極として作用することを特徴とする半導体集積回路装置。」
　
２．引用例の記載と引用発明
　原査定の拒絶の理由に引用された引用例１〜３及びその記載内容は，前記第２．３−３−１．に記載したとおりであり，引用発明（引用例１に記載された発明）は，前記第２．３−３−２．に記載したとおりである。
　
３．対比
　本願発明と引用発明とを対比する。
　
（１）引用発明の「Ｐ- 型シリコン基板２０１」，「薄いゲート酸化膜のＰＭＯＳトランジスタ」，「ＭＯＳ型コンデンサ」，「ＭＯＳ型コンデンサを混載するＣＭＯＳ集積回路」は，それぞれ，本願発明の「半導体基板」，「第１ＭＩＳＦＥＴ」，「容量素子」，「半導体集積回路装置」に相当する。
　よって，本願発明の「半導体基板に，第１ＭＩＳＦＥＴと，第２ＭＩＳＦＥＴと，容量素子とを備える半導体集積回路装置」と，引用発明の「Ｐ- 型シリコン基板２０１に，薄いゲート酸化膜のＰＭＯＳトランジスタと，薄いゲート酸化膜より膜厚の厚い容量膜のＭＯＳ型コンデンサとを備える，ＭＯＳ型コンデンサを混載するＣＭＯＳ集積回路」とは，「半導体基板に，第１ＭＩＳＦＥＴと，容量素子とを備える半導体集積回路装置」である点で共通する。
（２）引用発明の「薄いゲート酸化膜２１０」，「ゲート電極２１１」は，それぞれ，本願発明の「第１ゲート絶縁膜」，「第１ゲート電極」に相当する。
　また，引用発明の「薄いゲート酸化膜のＰＭＯＳトランジスタは，Ｐ- 型シリコン基板２０１に形成された薄いゲート酸化膜のＰＭＯＳトランジスタ用のＮ型ウェル領域２０２と，薄いゲート酸化膜のＰＭＯＳトランジスタ用のＮ型ウェル領域２０２に形成された薄いゲート酸化膜２１０」において，「薄いゲート酸化膜２１０」は「Ｎ型ウェル領域２０２に形成され」ているが，「Ｎ型ウェル領域２０２」が「Ｐ- 型シリコン基板２０１に形成され」たものであることを考慮すれば，「薄いゲート酸化膜２１０」も「Ｐ- 型シリコン基板２０１に形成され」たものである。
　よって，引用発明の「薄いゲート酸化膜のＰＭＯＳトランジスタは，Ｐ- 型シリコン基板２０１に形成された薄いゲート酸化膜のＰＭＯＳトランジスタ用のＮ型ウェル領域２０２と，薄いゲート酸化膜のＰＭＯＳトランジスタ用のＮ型ウェル領域２０２に形成された薄いゲート酸化膜２１０と，薄いゲート酸化膜２１０上に形成されたゲート電極２１１とを有」することは，本願発明の「前記第１ＭＩＳＦＥＴは，前記半導体基板上に形成された第１ゲート絶縁膜と，前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有」することに相当する。
（３）引用発明の「ＭＯＳ型コンデンサ用のＮ型ウェル領域２０２」，「上部電極２１１′」は，それぞれ，本願発明の「ウエル」，「第３ゲート電極」に相当する。また，引用発明の「酸化膜２０８」は，「薄いゲート酸化膜２１０より膜厚の厚い」ものであるが，本願発明の「第２ゲート絶縁膜」も，「前記第２ＭＩＳＦＥＴは，前記半導体基板上に形成され，且つ，
前記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜
　よって，引用発明の「ＭＯＳ型コンデンサは，Ｐ- 型シリコン基板２０１に形成されたＭＯＳ型コンデンサ用のＮ型ウェル領域２０２と，ＭＯＳ型コンデンサ用のＮ型ウェル領域２０２に形成された薄いゲート酸化膜２１０より膜厚の厚い容量膜の酸化膜２０８と，酸化膜２０８上に形成された上部電極２１１′とを有」することは，本願発明の「前記容量素子は，前記半導体基板に形成されたウエルと，前記ウエル上に形成された前記第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第３ゲート電極とを有」することに相当する。
（４）引用発明において，「ＭＯＳ型コンデンサ用のＮ型ウェル領域２０２」及び「上部電極２１１′」が「ＭＯＳ型コンデンサ」の２つの電極として作用することは明らかであるから，引用発明の「ＭＯＳ型コンデンサは，Ｐ- 型シリコン基板２０１に形成されたＭＯＳ型コンデンサ用のＮ型ウェル領域２０２と，ＭＯＳ型コンデンサ用のＮ型ウェル領域２０２に形成された薄いゲート酸化膜２１０より膜厚の厚い容量膜の酸化膜２０８と，酸化膜２０８上に形成された上部電極２１１′とを有」することは，本願発明の「前記ウエルは，前記容量素子の二つの電極のうちの一方の電極として作用し，前記第３ゲート電極は，他方の電極として作用」することに相当する。
（５）そうすると，本願発明と引用発明の一致点及び相違点は，次のとおりとなる。
　
《一致点》
「半導体基板に，第１ＭＩＳＦＥＴと，容量素子とを備える半導体集積回路装置であって，
　前記第１ＭＩＳＦＥＴは，前記半導体基板上に形成された第１ゲート絶縁膜と，前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有し，
　前記容量素子は，前記半導体基板に形成されたウエルと，前記ウエル上に形成された前記第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第３ゲート電極とを有し，
　前記ウエルは，前記容量素子の二つの電極のうちの一方の電極として作用し，前記第３ゲート電極は，他方の電極として作用することを特徴とする半導体集積回路装置。」
《相違点》
《相違点４》
　本願発明では，「半導体基板に，第１ＭＩＳＦＥＴと，第２ＭＩＳＦＥＴと，容量素子とを備える半導体集積回路装置であって，」「前記第２ＭＩＳＦＥＴは，前記半導体基板上に形成され，且つ，前記第１ゲート絶縁膜よりも膜厚の厚い第２ゲート絶縁膜と，前記第２ゲート絶縁膜上に形成された第２ゲート電極とを有し」ているのに対し，引用発明では，本願発明の「第１ＭＩＳＦＥＴ」及び「容量素子」にそれぞれ相当する「薄いゲート酸化膜のＰＭＯＳトランジスタ」及び「ＭＯＳ型コンデンサ」を備えるものの，本願発明の「第２ＭＩＳＦＥＴ」に相当する素子を備えておらず，同時に，本願発明の「第２ＭＩＳＦＥＴ」に関する構成を備えていない点。
　
４．判断
　上記相違点４について検討する。
　
（１）半導体集積回路の技術分野において，ＭＯＳ型コンデンサとＭＯＳトランジスタとを同一の半導体基板上に混載するとともに，ＭＯＳ型コンデンサの容量絶縁膜とＭＯＳトランジスタのゲート酸化膜を同時に形成することにより，膜厚も含めて同じ構成とすることは，例えば上記引用例２（前記第２．３−３−１．（２）を参照），上記引用例３（前記第２．３−３−１．（３）を参照），及び上記周知例２（前記第２．３−５−１．（２−２）を参照）に記載されているように，半導体集積回路の技術分野における周知技術である。
　
（２）引用発明において，「Ｐ- 型シリコン基板２０１」（本願発明の「半導体基板」に相当。）上に，「薄いゲート酸化膜のＰＭＯＳトランジスタ」（本願発明の「第１ＭＩＳＦＥＴ」に相当。）及び「ＭＯＳ型コンデンサ」（本願発明の「容量素子」に相当。）以外の素子を混載することは，実現すべき半導体集積回路の回路構成等に応じて当業者が当然に行うことであるから，引用発明において，上記「薄いゲート酸化膜のＰＭＯＳトランジスタ」及び上記「ＭＯＳ型コンデンサ」と，追加のＭＯＳＦＥＴとを混載すること，及びその際に，上記追加のＭＯＳＦＥＴを，上記「ＭＯＳ型コンデンサ」と同時に形成し，上記「ＭＯＳ型コンデンサ」の容量膜の「酸化膜２０８」と，上記追加のＭＯＳＦＥＴのゲート酸化膜についても，これらを同時に形成することにより，膜厚も含めて同じ構成とすることは，例えば引用例２，引用例３及び周知例２にみられるような周知技術を適用することにより，当業者が容易に想到し得ることである。
　そして，引用発明の上記「ＭＯＳ型コンデンサ」における容量膜の「酸化膜２０８」は，引用発明の上記「薄いゲート酸化膜のＰＭＯＳトランジスタ」の「薄いゲート酸化膜２１０」（本願発明の「第１ゲート絶縁膜」に相当。）よりも膜厚が厚いから，引用発明に上記周知技術を適用して，上記「酸化膜２０８」と上記追加のＭＯＳＦＥＴのゲート酸化膜とを同時に形成すれば，上記追加のＭＯＳＦＥＴのゲート酸化膜も同様に，引用発明の上記「薄いゲート酸化膜２１０」よりも膜厚が厚いものとなることは明らかである。
　
（３）そうすると，引用発明において，「Ｐ- 型シリコン基板２０１」に，「薄いゲート酸化膜のＰＭＯＳトランジスタ」と，追加のＭＯＳＦＥＴと，「ＭＯＳ型コンデンサ」とを備え，上記追加のＭＯＳＦＥＴは，上記「Ｐ- 型シリコン基板２０１」上に形成され，且つ，上記「薄いゲート酸化膜のＰＭＯＳトランジスタ」の「薄いゲート酸化膜２１０」よりも膜厚の厚いゲート酸化膜と，上記追加のＭＯＳＦＥＴの膜厚の厚いゲート酸化膜上に形成されたゲート電極とを有している構成（相違点４に係る構成）とすることは，上記周知技術を適用することにより，当業者が容易に想到し得ることである。
　
（４）したがって，本願発明は，引用発明において，例えば引用例２，引用例３及び周知例２にみられるような周知技術を勘案することにより，当業者が容易になし得たことである。
　
５．小括
　以上のとおり，本願発明は，引用例１に記載された発明，並びに，例えば引用例２，引用例３及び周知例２にみられるような周知技術に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
　
第４．結言
　以上のとおりであるから，本願は，その余の請求項に係る発明について検討するまでもなく，拒絶をすべきものである。
　よって，結論のとおり審決する。