【事件の表示】
　特願２０００−５１４２７２「メモリセル、プログラミング禁止の方法、及びプログラミングの方法」拒絶査定不服審判事件〔平成１１年　４月　８日国際公開、ＷＯ９９／１７２９４、平成１３年１０月１６日国内公表、特表２００１−５１８６９６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．経緯
　本件は、平成１０年４月１０日（パリ条約優先権主張、１９９７年９月３０日、米国）の出願であって、平成１４年１２月２７日付けで拒絶査定がなされ、これに対して平成１５年４月２８日に拒絶査定に対する審判請求がなされ、平成１５年５月２８日付けで手続補正がなされ、その後、平成１６年１１月５日付けで審尋がなされ、平成１７年２月２５日に回答書が提出されたものである。　
　
２．本件発明
　本件の請求項１ないし１７に係る発明は、平成１５年５月２８日付けで補正された特許請求の範囲の請求項１ないし１７に記載されたとおりのものであって、その請求項１に係る発明（以下、「本件発明」という。）は、以下のとおりである。
　
　「【請求項１】　メモリセル（４０１，４０２）であって、
　ＮＡＮＤ列を形成するように直列に接続された複数のデータ記憶トランジスタ（４０７，４０８）であって、ドレインを有する最初のデータ記憶トランジスタとソースを有する最後のデータ記憶トランジスタとを有し、各データ記憶トランジスタが、トンネル酸化物層厚さを有するトンネル酸化物層によってチャネルから分離されたフローティングゲート（４０９，４１０）を有している、前記複数のデータ記憶トランジスタと、
　ソース（４１２）、ドレイン（４１１）、ゲート（４１４）及びチャネル（５０８）を有し且つ正のしきい電圧を有する直列選択トランジスタ（４０３，４０５）であって、該ドレインが、前記最後のデータ記憶トランジスタのソースに接続され、該ゲートが、前記トンネル酸化物層厚さと同じ厚さを有する直列選択酸化物層によってチャネルから分離されている、前記直列選択トランジスタと、
　ソース（５０１）、ドレイン（４１２）、ゲート（４１５）及びチャネルを有し且つ前記正のしきい電圧を有するソース選択トランジスタ（４０４，４０６）であって、該ドレインが、前記直列選択トランジスタのソースに接続され、該ゲートが、前記トンネル酸化物層厚さと同じ厚さを有するソース選択酸化物層によってチャネルから分離されている、前記ソース選択トランジスタとを備え、
　前記各選択トランジスタのゲートが、互いに電気的に短絡された２層の多結晶シリコンによって形成されていることを特徴とするメモリセル。」　
　　
３．刊行物
　本件優先権主張日前に頒布され、原審の拒絶の理由に引用された特開平８−２５５４９４号公報（以下、「刊行物１」という。）には、図１，図２（ａ）、（ｂ）、図３（ａ）、（ｂ）、図２３〜図３０とともに、以下の事項が記載されている。
「【０００１】
【産業上の利用分野】本発明は、電気的書替え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）に関する。
【０００２】
【従来の技術】ＥＥＰＲＯＭの一つとして、高集積化が可能なＮＡＮＤセル型ＥＥＰＲＯＭが知られている。これは、複数のメモリセルをそれらのソース，ドレインを隣接するもの同士で共用する形で直列接続し、これを一単位としてビット線に接続するものである。メモリセルは通常、浮遊ゲート（電荷蓄積層）と制御ゲートが積層されたＦＥＴ−ＭＯＳ構造を有する。メモリセルアレイは、ｐ型基板又はｎ型基板に形成されたｐ型ウェル内に集積形成される。ＮＡＮＤセルのドレイン側は選択ゲートを介してビット線に接続され、ソース側はやはり選択ゲートを介してソース線に接続される。メモリセルの制御ゲートは、行方向に連続的に配設されてワード線となる。
【０００３】このＮＡＮＤセル型ＥＥＰＲＯＭの動作は次の通りである。
【０００４】データ書込みの動作は、ビット線から最も離れた位置のメモリセルから順に行う。選択されたメモリセルの制御ゲートには高電圧Ｖpp（＝２０Ｖ程度）を印加し、それよりビット線側にあるメモリセルの制御ゲート及び選択ゲートには中間電位ＶppM（＝１０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ又は中間電位を与える。
【０００５】ビット線に０Ｖが与えられた時、その電位は選択メモリセルのドレインまで伝達されて、ドレインから浮遊ゲートに電子注入が生じる。これにより、選択されたメモリセルのしきい値は正方向にシフトする。この状態を、例えば“１”とする。ビット線に中間電位が与えられたときは電子注入が起こらず、従ってしきい値は変化せず、負に止まる。この状態は“０”である。
【０００６】データ消去は、消去を行うメモリセルに接続された制御ゲートを０Ｖとし、ビット線及びソース線を浮遊状態として、消去を行わないメモリセルに接続された制御ゲート及び全ての選択ゲート、ｐ型ウェル及びｎ型基板に高電圧２０Ｖを印加する。これにより、消去を行うメモリセルで浮遊ゲートの電子がｐ型ウェルに放出され、しきい値は負方向にシフトする。
【０００７】データ読出し動作は、選択されたメモリセルの制御ゲートを０Ｖとし、それ以外のメモリセルの制御ゲート及び選択ゲートを電源電位Ｖcc（＝５Ｖ）として、選択メモリセルで電流が流れるか否かを検出することにより行われる。」
「【００２３】
【実施例】以下、本発明の実施例を図面を参照して説明する。
【００２４】図１は、本発明の一実施例に係わるＮＡＮＤセル型ＥＥＰＲＯＭシステム構成を示すブロック図である。メモリセルアレイ１に対して、データ書込み，読出し，再書込み，書込みベリファイ読出し及び消去ベリファイ読出しを行うために、ビット線制御回路２が設けられている。このビット線制御回路２は、データ入出力バッファ６につながり、アドレスバッファ４からのアドレス信号を受けるカラムデコーダ３の出力を入力として受ける。また、メモリセルアレイ１に対して制御ゲート及び選択ゲートを制御するためにロウデコーダ５が設けられ、メモリセルアレイ１が形成されるｐ基板（又はｐ型ウェル）の電位を制御するための基板電位制御回路７が設けられている。
【００２５】図２（ａ）（ｂ）は、メモリセルアレイの一つのＮＡＮＤセル部分の平面図と等価回路図であり、図３（ａ）（ｂ）はそれぞれ図２（ａ）のＡ−Ａ′及びＢ−Ｂ′断面図である。素子分離酸化膜１２で囲まれたｐ型シリコン基板（又はｐ型ウェル）１１に、複数のＮＡＮＤセルからなるメモリセルアレイが形成されている。一つのＮＡＮＤセルに着目して説明すると、この実施例では、８個のメモリセルＭ１〜Ｍ８が直列接続されて一つのＮＡＮＤセルを構成している。
【００２６】メモリセルはそれぞれ、基板１１にゲート絶縁膜１３を介して浮遊ゲート１４（１４1 ，１４2 ，…，１４8 ）を形成し、この上に層間絶縁膜１５を介して制御ゲート１６（１６1 ，１６2 ，…，１６8 ）を形成して、構成されている。これらのメモリセルのソース・ドレインであるｎ型拡散層１９は、隣接するもの同士共用する形で接続され、これによりメモリセルが直列接続される。
【００２７】ＮＡＮＤセルのドレイン側及びソース側には、メモリセルの浮遊ゲート，制御ゲートと同時に形成された選択ゲート１４9 ，１６9 及び１４10，１６10がそれぞれ設けられている。素子形成された基板上はＣＶＤ酸化膜１７により覆われ、この上にビット線１８が配設されている。ビット線１８はＮＡＮＤセルの一端のドレイン側拡散層１９にコンタクトさせている。行方向に並ぶＮＡＮＤセルの制御ゲート１６は、共通に制御ゲート線ＣＧ（１），ＣＧ（２），…，ＣＧ（８）として配設されている。これら制御ゲート線はワード線となる。選択ゲート１４9 ，１６9 及び１４10，１６10もそれぞれ行方向に連続的に選択ゲート線ＳＧ1 ，ＳＧ2 として配設されている。
【００２８】なお、選択ゲート１４9 ，１４10と基板１１との間のゲート絶縁膜１３をメモリセル部のゲート絶縁膜よりも厚く形成して、その信頼性を高めるようにしてもよい。」           
「【００８９】これまでは、ＮＡＮＤセル型ＥＥＰＲＯＭにおいて、単体ＮＡＮＤセル中のビット線コンタクト側選択ゲート・ソース線側選択ゲートの本数が共に１本ずつの場合を例に取って説明したが、本発明はこれらの実施例に限られるものではない。例えば、単体ＮＡＮＤセル中のビット線コンタクト側選択ゲートやソース線側選択ゲートの片方、若しくは両方の本数が２本以上である場合も有効である。図２３〜図３０にビット線コンタクト側選択ゲートとソース線側選択ゲートの両方が複数ある場合の実施例を示す。
【００９０】図２３，図２４はソース線に隣接した選択ゲート（ブロック当たり１本）のみ同電位とする場合の実施例であり、図２５，図２６はソース線を挟む隣接ブロック間で、ソース線側選択ゲートｋ本を全て対応するもの同士同電位とする場合の実施例である。また、図２７，図２８，図２９，図３０はそれぞれ図２３，図２４，図２５，図２６において本発明を適用する選択ゲートをソース線側のものからビット線コンタクト側のものに変えた実施例である。但し、図２４，図２６，図２８，図３０中では図９などに示してあるロウデコーダ回路の一部を省略した回路を示しているが、ブロック選択信号は同一の意味を持つ。」
　ここで、００８９段落の「ＮＡＮＤセル型ＥＥＰＲＯＭにおいて、単体ＮＡＮＤセル中のビット線コンタクト側選択ゲート・ソース線側選択ゲートの本数が共に１本ずつの場合を例に取って説明したが、本発明はこれらの実施例に限られるものではない。例えば、単体ＮＡＮＤセル中のビット線コンタクト側選択ゲートやソース線側選択ゲートの片方、若しくは両方の本数が２本以上である場合も有効である。」との記載及び、図２、図３、第２５ないし２７段落の記載から、単体ＮＡＮＤセル中に「ビット線コンタクト側選択ゲート」を１本、「ソース線側選択ゲート」を２本備えたＮＡＮＤセルも実質的に開示されており、その場合、図２３及びその説明に記載される、選択ゲートＳＧ２−１及びＳＧ２−２のいずれにおいても、図２，図３及びその説明に記載されるように、複数のメモリセルの浮遊ゲート及び制御ゲートと同時に形成された選択ゲートを備えたものであることは、当業者に明らかである。
　
 　よって、刊行物１には、以下の発明（以下、「刊行物発明」という。）が記載されている。
　「直列接続された複数のメモリセルと、ビット線コンタクト側選択ゲートＳＧ１と、ソース線側選択ゲートＳＧ２−２及びソース線側選択ゲートＳＧ２−１とを備えたＮＡＮＤセルであって、　
　前記ＮＡＮＤセルのドレイン側はビット線コンタクト側選択ゲートＳＧ１を介してビット線に接続され、前記ＮＡＮＤセルのソース側はソース線側選択ゲートＳＧ２−２，ソース線側選択ゲートＳＧ２−１を介してソース線に接続されており、
　基板に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成された浮遊ゲートと、前記浮遊ゲート上に層間絶縁膜を介して形成された制御ゲートとを備えた、前記複数のメモリセルと、
　ｎ型拡散層からなるソース・ドレインが形成されたｐ型基板上にゲート絶縁膜を介して、前記複数のメモリセルの浮遊ゲート及び制御ゲートと同時に形成された選択ゲートを備えるとともに、前記直列接続された複数のメモリセルのソースにドレインが接続された前記ソース線側選択ゲートＳＧ２−２と、
　ｎ型拡散層からなるソース・ドレインが形成されたｐ型基板上にゲート絶縁膜を介して、前記複数のメモリセルの浮遊ゲート及び制御ゲートと同時に形成された選択ゲート１４９，１４１０を備え、ソースがソース線に接続されるとともに、ドレインが前記ソース線側選択ゲートＳＧ２−２のソースに接続された前記ソース線側選択ゲートＳＧ２−１とを備えたことを特徴とするＮＡＮＤセル。」　
　
４．対比・判断
　刊行物発明の「複数のメモリセル」は、データを記憶するための個々の浮遊ゲートを備えたＭＯＳ型トランジスタであり、一方、本件発明の「複数のデータ記憶トランジスタ」もデータを記憶するための個々の浮遊ゲートを備えたＭＯＳ型トランジスタであるから、刊行物発明の「複数のメモリセル」は、本件発明の「複数のデータ記憶トランジスタ」に相当する。
　刊行物発明においては、「前記ＮＡＮＤセルのドレイン側はビット線コンタクト側選択ゲートＳＧ１を介してビット線に接続され、前記ＮＡＮＤセルのソース側はソース線側選択ゲートＳＧ２−２，ソース線側選択ゲートＳＧ２−１を介してソース線に接続されて」おり、即ち、「ＮＡＮＤセル」を構成する「複数のメモリセル」であって、「ビット線コンタクト側選択ゲートＳＧ１」に接続される「メモリセル」は、そのドレインが「ビット線コンタクト側選択ゲートＳＧ１ 」に接続され、一方、「ＮＡＮＤセル」を構成する「複数のメモリセル」であって、「ソース線側選択ゲートＳＧ２−２」に接続される「メモリセル」は、そのソースが、「ソース線側選択ゲートＳＧ２−２」に接続されることは明らかであるから、刊行物発明は、本件発明の「ドレインを有する最初のデータ記憶トランジスタ」及び「ソースを有する最後のデータ記憶トランジスタ」を実質的に備えていることは当業者に明らかである。
　刊行物発明では、「ＮＡＮＤセル」は直列接続された複数のメモリセル、直列接続された複数のメモリセルのソースにドレインが接続されたソース線側選択ゲートＳＧ２−２、ソース線にソースが接続され、ソース線側選択ゲートＳＧ２−２のソースにドレインが接続されたソース線側選択ゲートＳＧ２−１を備えており、一方、本件発明では、「メモリセル」は「複数のデータ記憶トランジスタ」、最後のデータ記憶トランジスタのソースにドレインが接続された直列選択トランジスタ、直列選択トランジスタのドレインにソースが接続されたソース選択トランジスタを備えているから、刊行物発明の「ＮＡＮＤセル」、「ソース線側選択ゲートＳＧ２−２」、「ソース線側選択ゲートＳＧ２−１」はそれぞれ、本件発明の「メモリセル」、「直列選択トランジスタ」、「ソース選択トランジスタ」に相当する。
　刊行物発明の、「ソース線側選択ゲートＳＧ２−１」及び「ソース線側選択ゲートＳＧ２−２」がチャネルを備えることは明らかであり、また、「ソース線側選択ゲートＳＧ２−１」及び「ソース線側選択ゲートＳＧ２−２」の「選択ゲート」が、本件発明の「直列選択トランジスタ」及び「ソース選択トランジスタ」の「ゲート」に相当することは明らかであって、さらに、「ソース線側選択ゲートＳＧ２−１」及び「ソース線側選択ゲートＳＧ２−２」の「選択ゲート」が「ゲート絶縁膜」により、「チャネル」から分離されていることも明らかであるから、刊行物発明の「ソース線側選択ゲートＳＧ２−２」の「ゲート絶縁膜」及び「ソース線側選択ゲートＳＧ２−１」の「ゲート絶縁膜」は、それぞれ、本件発明の「直列選択酸化物層」及び「ソース選択酸化物層」に相当する。　
　刊行物発明の「複数のメモリセル」それぞれが、浮遊ゲートの下に「ゲート絶縁膜」を介して基板にチャネルを形成したものであることは、当業者に明らかであるから、刊行物発明の「複数のメモリセル」の「ゲート絶縁膜」は、本件発明の「酸化物層によってチャネルから分離されたフローティングゲート」の「酸化物層」に相当する。
　　よって、両者は、
　「メモリセル（４０１，４０２）であって、
　ＮＡＮＤ列を形成するように直列に接続された複数のデータ記憶トランジスタ（４０７，４０８）であって、ドレインを有する最初のデータ記憶トランジスタとソースを有する最後のデータ記憶トランジスタとを有し、各データ記憶トランジスタが、酸化物層によってチャネルから分離されたフローティングゲート（４０９，４１０）を有している、前記複数のデータ記憶トランジスタと、
　ソース（４１２）、ドレイン（４１１）、ゲート（４１４）及びチャネル（５０８）を有し直列選択トランジスタ（４０３，４０５）であって、該ドレインが、前記最後のデータ記憶トランジスタのソースに接続され、該ゲートが、直列選択酸化物層によってチャネルから分離されている、前記直列選択トランジスタと、
　ソース（５０１）、ドレイン（４１２）、ゲート（４１５）及びチャネルを有しソース選択トランジスタ（４０４，４０６）であって、該ドレインが、前記直列選択トランジスタのソースに接続され、該ゲートが、ソース選択酸化物層によってチャネルから分離されている、前記ソース選択トランジスタとを備える
　ことを特徴とするメモリセル。」である点で一致し、以下の各点で相違する。
　相違点１
　本件発明が、「各データ記憶トランジスタが、トンネル酸化物層厚さを有するトンネル酸化物層によってチャネルから分離されたフローティングゲート（４０９，４１０）を有している」のに対して、
　刊行物発明の「複数のメモリセル」が「基板に形成されたゲート絶縁膜」を備えているが、「ゲート絶縁膜」が「トンネル酸化物層」であるか否か明らかでない点。
　相違点２
　本件発明の「直列選択トランジスタ」が「正のしきい値を有する」のに対して、
　刊行物発明の「ソース線側選択ゲートＳＧ２−２」がどのようなしきい値を持つか明らかでない点。
　相違点３
　本件発明の、「直列選択トランジスタ」の「該ゲートが、前記トンネル酸化物層厚さと同じ厚さを有する直列選択酸化物層によってチャネルから分離されている」のに対して、
　刊行物発明の「ソース線側選択ゲートＳＧ２−２」の「ゲート絶縁膜」の厚さが「トンネル酸化物層厚さと同じ厚さ」であるか否か明らかでない点。
  相違点４
　本件発明の「ソース選択トランジスタ」が「正のしきい値を有する」のに対して、
　刊行物発明の「ソース線側選択ゲートＳＧ２−１」がどのようなしきい値を持つか明らかでない点。
　相違点５
　本件発明の、「ソース選択トランジスタ」の「該ゲートが、前記トンネル酸化物層厚さと同じ厚さを有する直列選択酸化物層によってチャネルから分離されている」のに対して、
　刊行物発明の「ソース線側選択ゲートＳＧ２−１」の「ゲート絶縁膜」の厚さは明らかでない点。
　相違点６
　本件発明の「直列選択トランジスタ」と「ソース選択トランジスタ」の「各選択トランジスタのゲートが、互いに電気的に短絡された２層の多結晶シリコンによって形成されている」のに対して、
　刊行物発明では、「ソース線側選択ゲートＳＧ２−２」及び「ソース線側選択ゲートＳＧ２−１」の「選択ゲート」が「前記複数のメモリセルの浮遊ゲート及び制御ゲートと同時に形成された選択ゲート」を備えている点。　
　
　以下、各相違点について検討する。
　相違点１について
　刊行物発明においては、「複数のメモリセル」の「ゲート絶縁膜」が、キャリアがトンネル現象により通り抜けられる程度の厚さの「トンネル酸化物層」であるとの記載はないものの、刊行物１の０００２段落から０００７段落にはＮＡＮＤ型ＥＥＰＲＯＭの(a)データ書込み動作における、メモリセルの制御ゲート及び選択ゲート、ビット線、ドレインへの印加電圧及びそのときの動作、(b)データ消去時における、制御ゲート、ビット線、ソース線、選択ゲート、ｐ型ウエル及びｎ型基板への印加電圧及びそのときの動作について記載されており、これらのＮＡＮＤ型ＥＥＰＲＯＭの動作説明から、前記ＮＡＮＤ型ＥＥＰＲＯＭが「書込み」及び「消去」のうち少なくともいずれか一方において、ファウラー・ノルドハイムトンネル電流によりなされることは、当業者に明らかである。
　よって、刊行物発明における「複数のメモリセル」の「ゲート絶縁膜」が、トンネル電流を利用して、キャリアを浮遊ゲートに蓄積又は浮遊ゲートから抜き去ることで、「書込み」及び「消去」ができる程度の厚さであることは、当業者に明らかであるから、刊行物発明の「複数のメモリセル」の「ゲート絶縁膜」は、本件発明の「トンネル酸化物層厚さを有するトンネル酸化物層」と同等の厚さである。仮に、刊行物発明の「複数のメモリセル」の「ゲート絶縁膜」が、本件発明の「トンネル酸化物層厚さを有するトンネル酸化物層」と同等の厚さでないとしても、ＮＡＮＤ型ＥＥＰＲＯＭにおいて、トンネル電流を用いて選択ゲートへのキャリアの蓄積及び消去を行うこと、即ち、トンネル酸化膜を浮遊電極下のゲート絶縁膜として用いることは従来周知であるから、刊行物発明の「複数のメモリセル」の「ゲート絶縁膜」を、本件発明の「トンネル酸化物層厚さを有するトンネル酸化物層」と同等の厚さの酸化膜とすることは、当業者が容易になしえたものである。
　相違点２について
　刊行物発明のソース線側選択ゲートＳＧ２−１及びソース線側選択ゲートＳＧ２−２は、ソース、ドレイン、ゲート、及びチャネルを備えており、また、刊行物１の００２５段落から００２７段落の記載から、ｐ型基板にソース・ドレインとなるｎ型不純物領域を形成したものであり、さらに、刊行物１の０００２段落から０００７段落のＮＡＮＤ型ＥＥＰＲＯＭのデータ書込み動作、データ消去及びデータ読出し動作における記載（特に、「データ読出し動作は、選択されたメモリセルの制御ゲートを０Ｖとし、それ以外のメモリセルの制御ゲート及び選択ゲートを電源電位Ｖcc（＝５Ｖ）として、選択メモリセルで電流が流れるか否かを検出することにより行われる。」（０００７段落））に注意。）より、ソース線側選択ゲートＳＧ２−１及びソース線側選択ゲートＳＧ２−２が、正のしきい値を持つことは、当業者に明らかであるから、この点は、実質的な相違点ではない。
　相違点３について
　刊行物１の００２５段落から００２７段落にＮＡＮＤセルの製造方法が記載され、００２６段落の「メモリセルはそれぞれ、基板１１にゲート絶縁膜１３を介して浮遊ゲート１４（１４1 ，１４2 ，…，１４8 ）を形成し、この上に層間絶縁膜１５を介して制御ゲート１６（１６1 ，１６2 ，…，１６8 ）を形成して、構成されている。」及び００２７段落の「ＮＡＮＤセルのドレイン側及びソース側には、メモリセルの浮遊ゲート，制御ゲートと同時に形成された選択ゲート１４9 ，１６9 及び１４10，１６10がそれぞれ設けられている。」との記載を参照すると、仮に、「ソース線側選択トランジスタ」のゲート絶縁膜と、「メモリセル」のゲート絶縁膜との厚さを異なるものとするための工程、即ち、「ソース線側選択ゲート」のゲート絶縁膜を形成するための別の工程が必要であるが、上記００２６段落の記載には、「ソース線側選択ゲート」のゲート絶縁膜を、「メモリセル」のゲート絶縁膜とは異なる工程で形成することは記載されておらず、上記００２７段落の記載には、「ＮＡＮＤセルのドレイン側及びソース側には、メモリセルの浮遊ゲート，制御ゲートと同時に形成された選択ゲート１４9 ，１６9 及び１４10，１６10がそれぞれ設けられている。」と記載されていることより、００２５段落から００２８段落及び図２，３に記載された実施例においては、「ソース線側選択ゲート」のゲート絶縁膜は、「メモリセル」のゲート絶縁膜と同時に形成されたとするのが妥当である。
　したがって、「ソース線側選択ゲート」のゲート絶縁膜の厚さは、「メモリセル」のゲート絶縁膜の厚さと同等であることは実質的に記載されている。
　さらに、ゲート絶縁膜としてゲート酸化膜を用いることは、従来周知である。
　よって、刊行物発明の「ソース線側選択ゲートＳＧ２−２」の「ゲート絶縁膜」の厚さが「トンネル酸化物層厚さと同じ厚さ」であるか否か明らかでないものの、「ソース線側選択ゲート」のゲート絶縁膜は、「メモリセル」のゲート絶縁膜と実質的に同じ厚さ、即ち、「トンネル酸化物層厚さを有するトンネル酸化物層」と同等の厚さとすることが実質的に記載されているか、または、仮にこの点が、刊行物１に記載されていないとしても、「ソース線側選択ゲート」のゲート絶縁膜を、「トンネル酸化物層厚さを有するトンネル酸化物層」と同等の厚さとすることは、当業者が容易になしえたものである。
　さらに、刊行物１の００２８段落には、「なお、選択ゲート１４9 ，１４10と基板１１との間のゲート絶縁膜１３をメモリセル部のゲート絶縁膜よりも厚く形成して、その信頼性を高めるようにしてもよい。」と記載されており、「ゲート絶縁膜１３をメモリセル部のゲート絶縁膜よりも厚く形成して、その信頼性を高めるようにしてもよい。」という記載を、日本語として解釈する際に、「よりも厚く形成して、その信頼性を高めるようにしてもよい。」を反対解釈すると、「選択ゲート１４9 ，１４10と基板１１との間のゲート絶縁膜」は「メモリセル部のゲート絶縁膜」と「同程度」または「より薄い」のであって、「メモリセル部のゲート絶縁膜」の厚さが、トンネル酸化膜程度の厚さであるから、その厚さ「より薄い」ということは、ＮＡＮＤセルの動作を考慮すると現実的でなく、結局、「選択ゲート１４9 ，１４10と基板１１との間」の「ゲート絶縁膜」は「メモリセル部のゲート絶縁膜」と「同程度」の厚さと解するのが妥当である。
　よって、「選択ゲート１４9 ，１４10と基板１１との間のゲート絶縁膜」は、トンネル酸化膜と同程度の「メモリセル部のゲート絶縁膜」と同程度の厚さであって、相違点３は、実質的な相違点ではない。
　相違点４について
　相違点４は、刊行物発明の「ソース線側選択ゲートＳＧ２−１」のしきい値についてのものであるが、「ソース線側選択ゲートＳＧ２−１」が「ソース線側選択ゲートＳＧ２−２」と同時に形成されることは、刊行物１の００２３段落から００２７段落及び００８９段落から００９０段落の記載及び図２、図３（ａ）、（ｂ）、図２３、図２４から当業者に明らかであるから、「ソース線側選択ゲートＳＧ２−１」のしきい値は「ソース線側選択ゲートＳＧ２−２」のしきい値と同等であって、相違点４は、「相違点２について」において検討したとおりである。
　相違点５について
　相違点５は、「ソース線側選択ゲートＳＧ２−１」の「ゲート絶縁膜」の厚さについてのものであるが、「ソース線側選択ゲートＳＧ２−１」が「ソース線側選択ゲートＳＧ２−２」と同時に形成されることは、刊行物１の００２３段落から００２７段落及び００８９段落から００９０段落の記載及び図２、図３（ａ）、（ｂ）、図２３，図２４から当業者に明らかであるから、「ソース線側選択ゲートＳＧ２−１」の「ゲート絶縁膜」の厚さは、「ソース線側選択ゲートＳＧ２−２」の「ゲート絶縁膜」の厚さと同等であって、相違点５は、「相違点３について」において検討したとおりである。  
　相違点６について
　ＥＥＰＲＯＭの選択トランジスタのゲート電極を、電気的に短絡された２層の多結晶シリコン層により形成することは、特開平２−１１７６号公報の第１図から第４図及び第３頁右下欄第９行から第４頁右下欄第１７行（特に、「第１層多結晶シリコン膜４」、「第２層多結晶シリコン膜７」及び「選択トランジスタの積層ゲート電極４２、７２」に注意。）、特開平５−２９１５８７号公報の図８及び、０００５段落と０００９段落（特に、「第３の多結晶シリコン９」、「第４の多結晶シリコン１０」に注意。）及び、特開平８−１７９４９号公報の図４及び、００７２段落から００７６段落（特に「多結晶シリコン膜からなるゲート電極１２」に注意。）に記載されるように従来周知の技術的事項であるから、刊行物発明の「ソース線側選択ゲートＳＧ２−２」及び「ソース線側選択ゲートＳＧ２−１」の「前記複数のメモリセルの浮遊ゲート及び制御ゲートと同時に形成された選択ゲート」において、浮遊ゲートと制御ゲートを絶縁物を介することなく直接接触させるか、浮遊ゲートと制御ゲートとの間に介在させた絶縁物にコンタクトホールを形成することにより浮遊ゲートと制御ゲートを導電的に接続するとともに、「ソース線側選択ゲートＳＧ２−２」及び「ソース線側選択ゲートＳＧ２−１」の「浮遊ゲート」及び「制御ゲート」のそれぞれに、ゲート電極として従来周知の材料である多結晶シリコンを用いることにより、「選択ゲート」を、本願発明の如く、「互いに電気的に短絡された２層の多結晶シリコンによって形成され」たものとすることは、当業者が容易になしえたものである。　
　よって、本件発明は、刊行物１に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　
５．むすび
　以上のとおりであるから、本件は、請求項２ないし１７に係る発明については検討するまでもなく、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。