【事件の表示】
　平成　９年特許願第２９５２６３号「半導体装置および半導体装置の製造方法」拒絶査定不服審判事件〔平成１１年　５月２１日出願公開、特開平１１−１３５７７８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯 
　本件は平成９年１０月２８日の出願であって、平成１６年１２月２７日付けの手続補正が平成１７年２月４日付けで却下されるとともに同日付けで拒絶査定がなされ、これに対し同年３月２３日に拒絶査定に対する審判請求がなされるとともに、同年４月２２日付けで手続補正書が提出され、その後、当審において同年１２月２１日付けで審尋がなされ、その指定期間内の平成１８年２月２３日に回答書が提出されたものである。
　 
第２　平成１７年４月２２日付けの手続補正（以下、「本件補正」という。）について 
［補正却下の決定の結論］ 
　平成１７年４月２２日付けの手続補正を却下する。 
　 
［理由］ 
１．本件補正の内容 
　平成１６年１２月２７日付けの手続補正は原審において既に却下されているので、本件補正は、平成１６年５月２８日付けで補正された特許請求の範囲を補正するものであって、補正前の特許請求の範囲の請求項１ないし請求項７（以下、それぞれ「補正前請求項１」ないし「補正前請求項７」という。）を、それぞれ本件補正による補正後の特許請求の範囲の請求項１ないし７（以下、「補正後請求項１」ないし「補正後請求項７」という。）に補正するものである。 
　そして、補正後請求項１ないし補正後請求項７に係る発明は、以下のとおりである。
　 
「【請求項１】
　第１導電型の高濃度不純物含有層、
　前記第１導電型の高濃度不純物含有層上に形成される第１導電型の低濃度不純物含有層、
　を有するＭＯＳＦＥＴであって、
　前記ＭＯＳＦＥＴは、
　前記第１導電型の低濃度不純物含有層の中に形成される島型の第２導電型の不純物含有領域、
　前記第１導電型の低濃度不純物含有層の中に形成される第１導電型の第１高濃度不純物含有領域、
　前記第２導電型の不純物含有領域の中に形成される第１導電型の第２高濃度不純物含有領域、
　前記第２導電型の不純物含有領域上に形成されるゲート電極、
　を有する単位半導体部を前記第１低濃度不純物含有層に複数有し、
　各単位半導体部は、隣接する単位半導体部と鏡像関係を形成しており、
　前記高濃度不純物含有層と前記各第１高濃度不純物含有領域とが接続されており、
　前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短く、
　各単位半導体部が有する前記第１高濃度不純物含有領域同志、前記第２高濃度不純物含有領域同志および前記ゲート電極同志が接続されており、
　前記各ゲート電極にかかる電圧によって、前記第１高濃度不純物含有領域と前記第２高濃度不純物含有領域との間に流れる電流を制御すること、
　を特徴とするＭＯＳＦＥＴ。
　【請求項２】
　第１導電型の高濃度不純物含有層、
　前記第１導電型の高濃度不純物含有層上に形成される第１導電型の低濃度不純物含有層、
　を有するＭＯＳＦＥＴであって、
　前記ＭＯＳＦＥＴは、
　前記第１導電型の低濃度不純物含有層の中に形成される島型の第２導電型の不純物含有領域、
　前記第１導電型の低濃度不純物含有層の中に形成される第１導電型の第１高濃度不純物含有領域、
　前記第２導電型の不純物含有領域の中に形成される第１導電型の第２高濃度不純物含有領域、
　前記第２導電型の不純物含有領域上に形成されるゲート電極、
　を有する単位半導体部を前記第１低濃度不純物含有層に複数有し、
　前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短く、
　各単位半導体部が有する前記第１高濃度不純物含有領域同志、前記第２高濃度不純物含有領域同志および前記ゲート電極同志が接続されており、
　前記各ゲート電極にかかる電圧によって、前記第１高濃度不純物含有領域と前記第２高濃度不純物含有領域との間に流れる電流を制御し、
　さらに、一の単位半導体部は、
　当該単位半導体部の前記第２導電型の不純物含有領域と、当該単位半導体部に隣接して位置する他の前記単位半導体部の前記第２導電型の不純物含有領域とが、一体として形成されており、
　当該単位半導体部の前記第１導電型の第１高濃度不純物含有領域と、当該単位半導体部に隣接して位置する前記単位半導体部であって前記他の単位半導体部とは異なる単位半導体部の前記第１導電型の第１高濃度不純物含有領域とが、一体として形成されていること、
　を特徴とするＭＯＳＦＥＴ。
　【請求項３】
　請求項１又は請求項２に係るＭＯＳＦＥＴのいずれかにおいて、
　前記ＭＯＳＦＥＴは、さらに、
　前記第１導電型の低濃度不純物含有層の中に形成される第１導電型の接続用高濃度不純物含有領域を有しており、
　前記高濃度不純物含有層と前記各第１高濃度不純物含有領域とは、前記接続用高濃度不純物含有領域を介して接続されていること、
　を特徴とするＭＯＳＦＥＴ。
　【請求項４】
　請求項１又は請求項２に係るＭＯＳＦＥＴのいずれかにおいて、
　前記高濃度不純物含有層と前記各第１高濃度不純物含有領域とは、直接的に接続されていること、
　を特徴とするＭＯＳＦＥＴ。
　【請求項５】
　請求項３に係るＭＯＳＦＥＴにおいて、
　前記第１導電型の高濃度不純物含有層は、埋め込み層であり、
　前記第１導電型の低濃度不純物含有層は、エピタキシャル層であり、
　前記第２導電型の不純物含有領域は、ボディ領域であり、
　前記第１導電型の第１高濃度不純物含有領域は、ドレイン領域であり、
　前記第１導電型の第２高濃度不純物含有領域は、ソース領域であり、
　前記第１導電型の接続用高濃度不純物含有領域は、埋没ドレイン領域であること、
　を特徴とするＭＯＳＦＥＴ。
　【請求項６】
　請求項１〜５にかかるＭＯＳＦＥＴのいずれかにおいて、
　前記高濃度不純物含有層および前記第１高濃度不純物含有領域のシート抵抗値は、前記低濃度不純物含有層のシート抵抗値よりも小さい、
　ことを特徴とするＭＯＳＦＥＴ。
　【請求項７】
　複数の単位半導体部を有するＭＯＳＦＥＴの製造方法において、
　前記半導体部を、
　第１導電型の高濃度不純物含有層の上に第１導電型の低濃度不純物含有層を形成し、
　前記低濃度不純物含有層の所定の場所に、第１導電型の不純物を所定の拡散方法で拡散させ、
　前記高濃度不純物含有層と接するように第１導電型の接続用高濃度不純物含有領域を形成し、
　前記低濃度不純物含有層の上部であって、前記接続用高濃度不純物含有領域に対応した場所に第１導電型の第１高濃度不純物含有領域を形成し、
　前記低濃度不純物含有層の所定の場所に、第２導電型の不純物含有領域を形成し、
　前記第２導電型の不純物含有領域に第１導電型の第２高濃度不純物含有領域を形成することによって形成し、
　さらに、
　前記各単位半導体部が、隣接する単位半導体部と鏡像関係を有するように形成し、
　前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短くなるように形成すること、
　を特徴とするＭＯＳＦＥＴの製造方法。」
　 
２．本件補正についての検討
（１）補正事項の整理 
［補正事項１］ 
　補正前請求項１の「第１導電型の高濃度不純物含有層、　前記第１導電型の高濃度不純物含有層上に形成される第１導電型の低濃度不純物含有層、　を有する半導体装置であって、　前記半導体装置は、　前記第１導電型の低濃度不純物含有層の中に形成される島型の第２導電型の不純物含有領域、　前記第１導電型の低濃度不純物含有層の中に形成される第１導電型の第１高濃度不純物含有領域、　前記第２導電型の不純物含有領域の中に形成される第１導電型の第２高濃度不純物含有領域、　前記第２導電型の不純物含有領域上に形成されるゲート電極、　を有する単位半導体部を前記第１低濃度不純物含有層に複数有し、　各単位半導体部は、隣接する単位半導体部と鏡像関係を形成しており、　前記高濃度不純物含有層と前記各第１高濃度不純物含有領域とが接続されており、　各単位半導体部が有する前記第１高濃度不純物含有領域同志、前記第２高濃度不純物含有領域同志および前記ゲート電極同志が接続されており、　前記各ゲート電極にかかる電圧によって、前記第１高濃度不純物含有領域と前記第２高濃度不純物含有領域との間に流れる電流を制御すること、　を特徴とする半導体装置。」を、
　補正後請求項１の「第１導電型の高濃度不純物含有層、　前記第１導電型の高濃度不純物含有層上に形成される第１導電型の低濃度不純物含有層、　を有するＭＯＳＦＥＴであって、　前記ＭＯＳＦＥＴは、　前記第１導電型の低濃度不純物含有層の中に形成される島型の第２導電型の不純物含有領域、　前記第１導電型の低濃度不純物含有層の中に形成される第１導電型の第１高濃度不純物含有領域、　前記第２導電型の不純物含有領域の中に形成される第１導電型の第２高濃度不純物含有領域、　前記第２導電型の不純物含有領域上に形成されるゲート電極、　を有する単位半導体部を前記第１低濃度不純物含有層に複数有し、　各単位半導体部は、隣接する単位半導体部と鏡像関係を形成しており、　前記高濃度不純物含有層と前記各第１高濃度不純物含有領域とが接続されており、　前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短く、　各単位半導体部が有する前記第１高濃度不純物含有領域同志、前記第２高濃度不純物含有領域同志および前記ゲート電極同志が接続されており、　前記各ゲート電極にかかる電圧によって、前記第１高濃度不純物含有領域と前記第２高濃度不純物含有領域との間に流れる電流を制御すること、　を特徴とするＭＯＳＦＥＴ。」と補正すること。
［補正事項２］
　補正前請求項２の「第１導電型の高濃度不純物含有層、　前記第１導電型の高濃度不純物含有層上に形成される第１導電型の低濃度不純物含有層、　を有する半導体装置であって、　前記半導体装置は、　前記第１導電型の低濃度不純物含有層の中に形成される島型の第２導電型の不純物含有領域、　前記第１導電型の低濃度不純物含有層の中に形成される第１導電型の第１高濃度不純物含有領域、　前記第２導電型の不純物含有領域の中に形成される第１導電型の第２高濃度不純物含有領域、　前記第２導電型の不純物含有領域上に形成されるゲート電極、　を有する単位半導体部を前記第１低濃度不純物含有層に複数し、　各単位半導体部が有する前記第１高濃度不純物含有領域同志、前記第２高濃度不純物含有領域同志および前記ゲート電極同志が接続されており、　前記各ゲート電極にかかる電圧によって、前記第１高濃度不純物含有領域と前記第２高濃度不純物含有領域との間に流れる電流を制御し、　さらに、一の単位半導体部は、　当該単位半導体部の前記第２導電型の不純物含有領域と、当該単位半導体部に隣接して位置する他の前記単位半導体部の前記第２導電型の不純物含有領域とが、一体として形成されており、　当該単位半導体部の前記第１導電型の第１高濃度不純物含有領域と、当該単位半導体部に隣接して位置する前記単位半導体部であって前記他の単位半導体部とは異なる単位半導体部の前記第１導電型の第１高濃度不純物含有領域とが、一体として形成されていること、　を特徴とする半導体装置。」を、
　補正後請求項２の「第１導電型の高濃度不純物含有層、　前記第１導電型の高濃度不純物含有層上に形成される第１導電型の低濃度不純物含有層、　を有するＭＯＳＦＥＴであって、　前記ＭＯＳＦＥＴは、　前記第１導電型の低濃度不純物含有層の中に形成される島型の第２導電型の不純物含有領域、　前記第１導電型の低濃度不純物含有層の中に形成される第１導電型の第１高濃度不純物含有領域、　前記第２導電型の不純物含有領域の中に形成される第１導電型の第２高濃度不純物含有領域、　前記第２導電型の不純物含有領域上に形成されるゲート電極、　を有する単位半導体部を前記第１低濃度不純物含有層に複数有し、　前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短く、　各単位半導体部が有する前記第１高濃度不純物含有領域同志、前記第２高濃度不純物含有領域同志および前記ゲート電極同志が接続されており、　前記各ゲート電極にかかる電圧によって、前記第１高濃度不純物含有領域と前記第２高濃度不純物含有領域との間に流れる電流を制御し、　さらに、一の単位半導体部は、　当該単位半導体部の前記第２導電型の不純物含有領域と、当該単位半導体部に隣接して位置する他の前記単位半導体部の前記第２導電型の不純物含有領域とが、一体として形成されており、　当該単位半導体部の前記第１導電型の第１高濃度不純物含有領域と、当該単位半導体部に隣接して位置する前記単位半導体部であって前記他の単位半導体部とは異なる単位半導体部の前記第１導電型の第１高濃度不純物含有領域とが、一体として形成されていること、　を特徴とするＭＯＳＦＥＴ。」と補正すること。
［補正事項３］
　補正前請求項３の「半導体装置」を、補正後請求項３の「ＭＯＳＦＥＴ」と補正すること。
［補正事項４］
　補正前請求項４の「半導体装置」を、補正後請求項４の「ＭＯＳＦＥＴ」と補正すること。
［補正事項５］
　補正前請求項５の「請求項１〜４に係る半導体装置のいずれかにおいて、　前記半導体装置は、Ｄ−ＭＯＳＦＥＴであり、　前記第１導電型の高濃度不純物含有層は、埋め込み層であり、　前記第１導電型の低濃度不純物含有層は、エピタキシャル層であり、　前記第２導電型の不純物含有領域は、ボディ領域であり、　前記第１導電型の第１高濃度不純物含有領域は、ドレイン領域であり、　前記第１導電型の第２高濃度不純物含有領域は、ソース領域であり、　前記第１導電型の接続用高濃度不純物含有領域は、埋没ドレイン領域であること、　を特徴とする半導体装置。」を
　補正後請求項５の「請求項３に係るＭＯＳＦＥＴにおいて、　前記第１導電型の高濃度不純物含有層は、埋め込み層であり、　前記第１導電型の低濃度不純物含有層は、エピタキシャル層であり、　前記第２導電型の不純物含有領域は、ボディ領域であり、　前記第１導電型の第１高濃度不純物含有領域は、ドレイン領域であり、　前記第１導電型の第２高濃度不純物含有領域は、ソース領域であり、　前記第１導電型の接続用高濃度不純物含有領域は、埋没ドレイン領域であること、　を特徴とするＭＯＳＦＥＴ。」と補正すること。
［補正事項６］
　補正前請求項６の「請求項１〜５にかかる半導体装置のいずれかにおいて、　前記高濃度不純物含有層および前記第１高濃度不純物含有領域のシート抵抗値は、前記低濃度不純物含有層のシート抵抗値よりも小さい、　ことを特徴とする。」を
　補正後請求項６の「請求項１〜５にかかるＭＯＳＦＥＴのいずれかにおいて、　前記高濃度不純物含有層および前記第１高濃度不純物含有領域のシート抵抗値は、前記低濃度不純物含有層のシート抵抗値よりも小さい、　ことを特徴とするＭＯＳＦＥＴ。」と補正すること。
［補正事項７］
　補正前請求項７の「複数の単位半導体部を有する半導体装置の製造方法において、　前記半導体部を、　第１導電型の高濃度不純物含有層の上に第１導電型の低濃度不純物含有層を形成し、　前記低濃度不純物含有層の所定の場所に、第１導電型の不純物を所定の拡散方法で拡散させ、　前記高濃度不純物含有層と接するように第１導電型の接続用高濃度不純物含有領域を形成し、　前記低濃度不純物含有層の上部であって、前記接続用高濃度不純物含有領域に対応した場所に第１導電型の第１高濃度不純物含有領域を形成し、　前記低濃度不純物含有層の所定の場所に、第２導電型の不純物含有領域を形成し、　前記第２導電型の不純物含有領域に第１導電型の第２高濃度不純物含有領域を形成することによって形成し、　さらに、　前記各単位半導体部が、隣接する単位半導体部と鏡像関係を有するように形成すること、　を特徴とする半導体装置の製造方法。」を
　補正後請求項７の「複数の単位半導体部を有するＭＯＳＦＥＴの製造方法において、　前記半導体部を、　第１導電型の高濃度不純物含有層の上に第１導電型の低濃度不純物含有層を形成し、　前記低濃度不純物含有層の所定の場所に、第１導電型の不純物を所定の拡散方法で拡散させ、　前記高濃度不純物含有層と接するように第１導電型の接続用高濃度不純物含有領域を形成し、　前記低濃度不純物含有層の上部であって、前記接続用高濃度不純物含有領域に対応した場所に第１導電型の第１高濃度不純物含有領域を形成し、　前記低濃度不純物含有層の所定の場所に、第２導電型の不純物含有領域を形成し、　前記第２導電型の不純物含有領域に第１導電型の第２高濃度不純物含有領域を形成することによって形成し、　さらに、　前記各単位半導体部が、隣接する単位半導体部と鏡像関係を有するように形成し、　前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短くなるように形成すること、　を特徴とするＭＯＳＦＥＴの製造方法。」と補正すること。
　 
　上記補正事項１、補正事項２、補正事項５、補正事項６、補正事項７は、以下のように区分できる。
　補正事項１についての補正は、補正前請求項１の「半導体装置」を、補正後請求項１の「ＭＯＳＦＥＴ」と補正すること（補正事項１−１）と、
　補正前請求項１の「前記高濃度不純物含有層と前記各第１高濃度不純物含有領域とが接続されており」の後に、「前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短く」を付加する補正をすること（補正事項１−２）に区分できる。
　補正事項２についての補正は、補正前請求項２の「半導体装置」を、補正後請求項２の「ＭＯＳＦＥＴ」と補正すること（補正事項２−１）と、
　補正前請求項２の「単位半導体部を前記第１低濃度不純物含有層に複数し」を、補正後請求項２の「単位半導体部を前記第１低濃度不純物含有層に複数有し」と補正すること（補正事項２−２）と、
　補正前請求項２の「各単位半導体部が有する前記第１高濃度不純物含有領域同志、前記第２高濃度不純物含有領域同志および前記ゲート電極同志が接続されており」の前に、「前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短く、各単位半導体部が有する前記第１高濃度不純物含有領域同志、前記第２高濃度不純物含有領域同志および前記ゲート電極同志が接続されており」を付加する補正をすること（補正事項２−３）に区分できる。
　補正事項５についての補正は、補正前請求項５の「請求項１〜４に係る半導体装置のいずれかにおいて、　前記半導体装置は、Ｄ−ＭＯＳＦＥＴであり」を、補正後請求項５の「請求項３に係るＭＯＳＦＥＴにおいて」と補正すること（補正事項５−１）と、
「半導体装置」を「ＭＯＳＦＥＴ」と補正すること（補正事項５−２）に区分できる。
　補正事項６についての補正は、補正前請求項６の「半導体装置」を、補正後請求項６の「ＭＯＳＦＥＴ」と補正すること（補正事項６−１）と、
　補正前請求項６の「ことを特徴とする。」を、補正後請求項６の「ことを特徴とするＭＯＳＦＥＴ。」と補正すること（補正事項６−２）に区分できる。
　補正事項７についての補正は、補正前請求項７の「半導体装置の製造方法」を、補正後請求項７の「ＭＯＳＦＥＴの製造方法」と補正すること（補正事項７−１）と、
　補正前請求項７の「前記各単位半導体部が、隣接する単位半導体部と鏡像関係を有するように形成する」を、補正後請求項７の「前記各単位半導体部が、隣接する単位半導体部と鏡像関係を有するように形成し、　前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短くなるように形成する」と補正をすること（補正事項７−２）に区分できる。
　
（２）補正の適否についての検討
　補正事項１ないし７は、
（ａ）補正事項１−１、補正事項２−１、補正事項３、補正事項４、補正事項５−２、補正事項６−１と、
（ｂ）補正事項１−２、補正事項２−３と、
（ｃ）補正事項２−２と、
（ｄ）補正事項５−１と、
（ｅ）補正事項６−２と、
（ｆ）補正事項７−１と、
（ｇ）補正事項７−２
に区分して検討する。
　
（ａ）補正事項１−１、補正事項２−１、補正事項３、補正事項４、補正事項５−２、補正事項６について
　上記各補正事項についての補正は、各補正前請求項に記載される「半導体装置」を、補正後各請求項に記載されるより下位概念の「ＭＯＳＦＥＴ」に技術的に限定するものであるから、特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的とするものである。
　また、本願の願書に最初に添付した明細書又は図面（以下、「当初明細書等」という。）には、「［第１の実施の形態］
１．Ｄ−ＭＯＳＦＥＴの構成
　本発明にかかる半導体装置の第１の実施形態について図１を用いて説明する。図１は、Ｄ−ＭＯＳＦＥＴ１の斜視断面図である。」（００２２段落）と記載されているから、上記各補正事項についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
　
（ｂ）補正事項１−２、補正事項２−３について
　（ｂ１）補正事項１−２と補正事項２−３は、いずれも、補正前の請求項に「前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短く」を付加する補正であって、これらの補正は、「前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離」と「前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離」を比較して、「前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離」が短いことを技術的に限定するものであるから、特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的とするものである。
　（ｂ２）しかし、補正によって付加された「前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短く」は、「前記第２導電型の不純物含有領域」の何処の部分から、「前記第１導電型の第１高濃度不純物含有領域」の何処の部分までの距離と、「前記第２導電型の不純物含有領域」の何処の部分から、「第１導電型の高濃度不純物含有層」の何処の部分までの距離を比較して「短い」としているのかを何ら規定しておらず、「前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離」という記載には、参考図の「Ｍ」で示す距離をも含むものである。すなわち、少なくとも参考図の「Ｍ」（「前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離」に相当）と「Ｌ１」（「前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離」に相当）を比較して、「Ｍ」が「L１」よりも短いことを含むものである。
　（ｂ３）そして、少なくとも、「Ｍ」と「Ｌ１」の差が「第２導電型の不純物含有領域」の拡散深さよりも小さいが、Ｍ＜Ｌ１の場合を検討すると、補正後請求項１の「前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短」い条件を満たす場合であっても、当初明細書等の図２で示される距離「Ｌ１」と距離「Ｌ２」の関係が、Ｌ２＞Ｌ１となる場合も含むことは明らかであるが、当初明細書等には、Ｌ２＜Ｌ１の場合しか開示されていないから、上記補正事項１−２及び補正事項２−３についての補正は、当初明細書等の記載の範囲内にあるものではない。
　（ｂ４）よって、補正事項１−２及び補正事項２−３を含む補正事項１及び補正事項２についての補正は、当初明細書等の記載の範囲内でされた補正ではないから、特許法第１７条の２第３項の規定に適合しない。 
　（ｂ５）したがって、適法でない補正を含む本件補正は、特許法第１７条の２第３項の規定に適合しないものであるから、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
（ｃ）補正事項２−２について
　補正事項２−２についての補正は、補正前請求項２の「単位半導体部を前記第１低濃度不純物含有層に複数し」を、補正後請求項２の「単位半導体部を前記第１低濃度不純物含有層に複数有し」と補正するものであり、平成１６年１０月２８日付けの最後の拒絶理由通知で「請求項２において、「を有する単位半導体部を前記第１低濃度不純物含有層に複数し」とは、不明確な記載である。」と指摘された事項を補正するものであるから、明りょうでない記載の釈明を目的とするものであり、さらに当初明細書等に記載されていた事項であることは明らかである。
　
（ｄ）補正事項５−１について
　補正事項５−１についての補正は、補正前請求項５の「請求項１〜４に係る半導体装置のいずれかにおいて、　前記半導体装置は、Ｄ−ＭＯＳＦＥＴであり」を補正後請求項５の「請求項３に係るＭＯＳＦＥＴにおいて」と補正するものであり、補正前請求項５の「請求項１〜４に係る」を、補正後請求項５の「請求項３に係る」と補正することは、平成１６年１０月２８日付けの最後の拒絶理由通知で「請求項５において、請求項１〜４を引用しているが、請求項１、２には「接続用高濃度不純物含有領域」との文言はないから、対応関係が不明確である。」と指摘された事項を補正し、その補正にあわせて明りょうでない部分を補正するものであるから、明りょうでない記載の釈明を目的とするものであり、さらに当初明細書等に記載されていた事項であることは明らかである。
　しかし、補正前請求項５の「半導体装置のいずれかにおいて、　前記半導体装置は、Ｄ−ＭＯＳＦＥＴであり」を、補正後請求項５の「ＭＯＳＦＥＴにおいて」と補正することは、「Ｄ−ＭＯＳＦＥＴ」という特定のＭＯＳＦＥＴを、一般的な「ＭＯＳＦＥＴ」に補正するものであるから、特許法第１７条の２第４項第２項に規定される特許請求の範囲の減縮に該当しない。仮に、補正後請求項５の記載全てで実質的に「Ｄ−ＭＯＳＦＥＴ」を特定しているとしても、補正によって発明特定事項の限定が、何らなされていないから、特許法第１７条の２第４項第２号に規定される特許請求の範囲の減縮には該当しない。
　さらに、補正前請求項５の「半導体装置のいずれかにおいて、　前記半導体装置は、Ｄ−ＭＯＳＦＥＴであり」を、補正後請求項５の「ＭＯＳＦＥＴにおいて」と補正することは、同条同項第４号に規定される明りょうでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る）にも該当しない。
　また、同条同項第１号の請求項の削除にも、同条同項第３号の誤記の訂正にも適合しないことは明らかである。
　よって、補正事項５−１を含む補正事項５についての補正は、特許法第１７条の２第４項各号の規定に適合しない。 
　したがって、適法でない補正を含む本件補正は、特許法第１７条の２第４項各号の規定に適合しないものであるから、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
（ｅ）補正事項６−２について
　補正事項６−２についての補正は、補正前請求項６の「ことを特徴とする。」を、補正後請求項６の「ことを特徴とするＭＯＳＦＥＴ。」と補正するものであって、補正前請求項６に係る発明が「ＭＯＳＦＥＴ」であることを明りょうにするものであるから、明りょうでない記載の釈明を目的とするものであり、さらに当初明細書等に記載されていた事項であることは明らかである。
 　
（ｆ）補正事項７−１について
　補正事項７−１についての補正は、補正前請求項７の「半導体装置の製造方法」を、より下位概念の補正後請求項７の「ＭＯＳＦＥＴの製造方法」と限定するものであるから、特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的とするものである。
　また、当初明細書等には、「２．Ｄ−ＭＯＳＦＥＴの製造方法
　続いて、図３および図４を用いてＤ−ＭＯＳＦＥＴ１の製造方法を説明する。」（００３３段落）と記載されているから、上記補正事項７−１についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものである。
  　
（ｇ）補正事項７−２について
　（ｇ１）補正事項７−２は、実質的に補正前請求項７に「前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短くなるように形成すること」を付加する補正をすることであって、「前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離」と「前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離」を比較して、「前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短くなるように形成すること」を技術的に限定するものであるから、特許法第１７条の２第４項第２号に規定する特許請求の範囲の減縮を目的とするものである。
　（ｇ２）しかし、補正によって請求項７に実質的に付加された「前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短く」は、「前記第２導電型の不純物含有領域」の何処の部分から、「前記第１導電型の第１高濃度不純物含有領域」の何処の部分までの距離と、「前記第２導電型の不純物含有領域」の何処の部分から、「第１導電型の高濃度不純物含有層」の何処の部分までの距離を比較して「短い」としているのかを何ら規定しておらず、「前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離」には、参考図の「Ｍ」で示す距離をも含むものである。すなわち、少なくとも、参考図の「Ｍ」（「前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離」に相当）と「Ｌ１」（「前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離」に相当）を比較して、「Ｍ」が「Ｌ１」よりも短く形成することを含むものである。
　（ｇ３）そして、少なくとも、「Ｍ」と「Ｌ１」の差が「第２導電型の不純物拡散領域」の拡散深さよりも小さいが、Ｍ＜Ｌ１の場合を検討すると、補正後請求項７の「前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短」い条件を満たす場合であっても、当初明細書等の図２で示される距離「Ｌ１」と距離「Ｌ２」の関係が、Ｌ２＞Ｌ１となる場合も含むことは明らかであるが当初明細書等には、Ｌ２＜Ｌ１の場合しか開示されていないから、上記補正事項７−２についての補正は、当初明細書等の記載の範囲内にあるものではない。
　（ｇ４）よって、補正事項７−２を含む補正事項７についての補正は、当初明細書等の記載の範囲内でされた補正ではないから、特許法第１７条の２第３項の規定に適合しない。
　（ｇ５）したがって、適法でない補正を含む本件補正は、特許法第１７条の２第３項の規定に適合しないものであるから、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
（３）補正の目的の適否について及び新規事項の追加についてのむすび
　したがって、適法でない補正事項１−２、補正事項２−３、補正事項５−１及び補正事項７−２を含む本件補正は、特許法第１５９条第１項で読み替えて準用する特許法第５３条第１項の規定により却下されるべきものである。
　
（４）独立特許要件について
　本件補正の請求項１を補正した補正事項１は、上記のとおり特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の前記請求項１に記載された発明（以下、「補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下に検討する。
（４−１）補正発明について
　補正発明は、「１．本件補正の内容」の請求項１に記載された事項により特定される次のとおりのものである。
「第１導電型の高濃度不純物含有層、
　前記第１導電型の高濃度不純物含有層上に形成される第１導電型の低濃度不純物含有層、
　を有するＭＯＳＦＥＴであって、
　前記ＭＯＳＦＥＴは、
　前記第１導電型の低濃度不純物含有層の中に形成される島型の第２導電型の不純物含有領域、
　前記第１導電型の低濃度不純物含有層の中に形成される第１導電型の第１高濃度不純物含有領域、
　前記第２導電型の不純物含有領域の中に形成される第１導電型の第２高濃度不純物含有領域、
　前記第２導電型の不純物含有領域上に形成されるゲート電極、
　を有する単位半導体部を前記第１低濃度不純物含有層に複数有し、
　各単位半導体部は、隣接する単位半導体部と鏡像関係を形成しており、
　前記高濃度不純物含有層と前記各第１高濃度不純物含有領域とが接続されており、
　前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短く、
　各単位半導体部が有する前記第１高濃度不純物含有領域同志、前記第２高濃度不純物含有領域同志および前記ゲート電極同志が接続されており、
　前記各ゲート電極にかかる電圧によって、前記第１高濃度不純物含有領域と前記第２高濃度不純物含有領域との間に流れる電流を制御すること、
　を特徴とするＭＯＳＦＥＴ。」
　
（４−２）刊行物に記載された発明
　刊行物１：特開平２−３６５６１号公報
　本願の出願日前に日本国内において頒布され、原審の拒絶の理由で引用された刊行物である特開平２−３６５６１号公報には第１図、第３図、第７図、第８図及び第９図と共に以下の事項が記載されている。
　
「１．半導体基体表面上に形成された絶縁ゲートと、この絶縁ゲートの一方側に該ゲートを用いて上記基体表面に自己整合的に形成されたチャネル領域及びソース領域を有するとともに、上記絶縁ゲートの他方側に該ゲートを用いて上記基体表面に自己整合的に形成されたドレイン拡散層を有することを特徴とする半導体装置。」（特許請求の範囲の請求項１）
「本発明は縦型パワーＭＯＳＦＥＴＳを半導体基体の主面上に内蔵する半導体集積回路装置に関し、特にＯＮ抵抗の低いパワーＭＯＳＦＥＴＳ・・・を構成する技術に関する。」（第１頁右下欄第６〜１０行）
「第９図に示した構造は、縦型パワーＭＯＳＦＥＴのドレインをｎ−型エピタキシャル層３（３ａ）及びｎ＋型埋込層２ａを介してエピタキシャル層表面から取り出すために寄生抵抗Ｒ１，Ｒ２に起因するシリーズ抵抗が大きくなり、結果的に縦型パワーＭＯＳＦＥＴのＯＮ抵抗が大きくなる。」（第２頁左下欄第６〜１２行）
「〔課題を解決するための手段〕
　・・・
　・・・ｐ−型半導体基板の表面に形成されたシリコンからなるｎ−型エピタキシャル層上に絶縁膜を介して多結晶シリコン膜からなる縦型パワーＭＯＳＦＥＴのゲート電極を複数設け、前記複数のゲート電極のうち、りん接する２つのゲート電極によって規定された領域の前記ｎ−型エピタキシャル層内に、ドレイン引き出し用のｎ＋型拡散層を設ける。さらに、前記りん接する２つのゲート電極のおのおのの外側に、チャネル領域となるｐ型拡散層とソース領域となるｎ＋型拡散層を設けた構造とする。」（第２頁右下欄第６〜１９行）
「第１図は本発明の実施例を示すもので、縦型パワーＭＯＳＦＥＴ・・・の要部断面図である。
　第１図において、ｐ−型シリコン基板１の表面には、ｎ型不純物の選択的なイオン打ち込みによって形成されたｎ＋型埋込層２ａ、２ｂが形成されている。さらに、前記ｐ−型シリコン基板１の全面上には、エピタキシャル成長法によって形成されたｎ−型エピタキシャル層３が形成されている。・・・図中のパワーＭＯＳＦＥＴ部の前記エピタキシャル層３の主面上には、ポリシリコンからなる縦型パワーＭＯＳＦＥＴのゲート電極６が形成されている。符号４はＳｉＯ2からなるゲート絶縁膜である。
　各ゲート電極６の一方側の前記ｎ−型エピタキシャル層の表面には、ソース領域
７ａ
　ここで、「ソース領域
７ａ
８ａ
「前記複数のゲート電極６は、第１図の断面図では電気的に分離されているように見えるが、実際は縦型パワーＭＯＳＦＥＴＰＱ１，ＰＱ２の各ゲート電極は、平面的に見ると略円形状につながっており、さらに、縦型パワーＭＯＳＦＥＴＰＱ１，ＰＱ２の各ゲート電極も、同一層のポリシリコン層でつながっている。ここでは、・・・縦型パワーＭＯＳＦＥＴが複数形成されているかのように説明するが、デバイスの機能を考えると全体で一つの縦型パワーＭＯＳＦＥＴになっている（第３図参照）。
　前記ゲート電極６の他方側の前記ｎ−型エピタキシャル層の表面には、ドレイン引き出し領域１０ａが形成されている。さらに、ドレイン引き出し領域１０ａは、前記ｎ＋型埋込層２ａに電気的に接続されていてドレインの寄生直列抵抗を低減している。前記ドレイン引き出し領域１０ａは、・・・縦型パワーＭＯＳＦＥＴＰＱ１及びＰＱ２の各ゲート電極６で規定された領域に設けられている。このドレイン引き出し領域１０ａは、前記縦型パワーＭＯＳＦＥＴＰＱ１及びＰＱ２に共通のドレイン引き出し領域である。このような縦型パワーＭＯＳＦＥＴの構造とすることで各パワーＭＯＳＦＥＴのソース領域とドレイン引き出し領域とは近接して形成されるため、パワーＭＯＳＦＥＴの動作時のソース・ドレイン間の電流パス経路（ＩＰＱ１，ＩＰＱ２）を短くすることができる。したがって、ドレイン領域３ａ，３ｂ及びドレイン領域の一部となるｎ＋型埋込層２ａに起因する寄生抵抗・・・が小さくなり、・・・縦型パワーＭＯＳＦＥＴのＯＮ抵抗を低く保持することが可能である。
　また、前記ソース領域８ａ及びチャネル領域を形成するｐ型半導体領域７ａの表面上には、アルミニウム層・・・からなる電極１２が形成されている。・・・前記１２と前記ゲート電極６は、ＳｉＯ２からなる絶縁膜１１によって、電気的に分離されている。」（第３頁左下欄第１１行から第４頁左上欄第１１行）
「次に、第１図のパワーＭＯＳＦＥＴ部の平面図を第３図に示す。
　第１図の断面図は、第３図のＸ−Ｘで切った断面図である。
　第３図に示すように、ゲート電極６は、略円形状に形成されており、前記ゲート電極６の内側には、ソース領域８ａ及びチャネル領域となるｐ型半導体領域７ａが形成されている。ゲート電極６の外側には、ドレイン引き出し領域１０ａがゲート電極の輪郭部に規定された領域に形成されている。また、図示していない層間絶縁膜１３の開口部１７ａを介して、２層目のアルミニウム配線層１４がドレイン引き出し領域１０ａに接続されている。
　このような縦型パワーＭＯＳＦＥＴのレイアウトにすることによって、ソース領域８ａとドレイン引き出し領域１０ａの距離はゲート電極６の幅Ｙほど小さくすることが可能である。したがって、前記ドレイン領域３ａ，２ａの寄生抵抗Ｒ１，Ｒ２を小さくできるので、パワーＭＯＳＦＥＴのＯＮ抵抗を小さくすることが可能である。」（第５頁左上欄第１４行から同頁右上欄第１４行）
「第６図に示すように縦型パワーＭＯＳＦＥＴのソース領域８ａ・・・が形成されるべき領域上・・・の一部をホトレジスト・・・等のマスク２０で覆い、前記マスク２０とゲート電極６をマスクとして・・・Ｐ（リン）をイオン打込み拡散することによりｎ＋埋込層２ａ・・・に接続するドレイン引き出し領域１０ａ・・・を形成する。前記ホトレジスト膜２０を除去した後、第７図に示すようにドレイン引き出し領域１０ａ上・・・をホトレジスト膜２１で覆い、縦型パワーＭＯＳＦＥＴのチャネル領域となるｐ型半導体領域７ａ・・・を、・・・ボロン（Ｂ）のイオン打ち込みにより形成する。・・・前記ホトレジスト膜２１を除去した後、ポリシリコンのゲート電極を熱酸化する・・・。その後第８図に示すように、前記ｐ型半導体領域７ａ・・・上の一部ホトレジスト膜２２を形成し、・・・前記ホトレジスト膜２２とゲート電極６をマスクにヒ素・・・をイオン打ち込みすることによって、ソース領域８ａ・・・を形成する。」（第５頁右下欄第３行〜第６頁左上欄第９行）
　
　刊行物１の第１図には、ＰＱ１、ＰＱ２、ＰＱ３で示される複数のＭＯＳＦＥＴが形成されていることが記載されており、さらに、「チャネル領域を形成するｐ型半導体領域７ａ」の中に「ソース領域８ａ」が形成され、複数のＭＯＳＦＥＴ（例えば、ＰＱ２とＰＱ３）の「ドレイン引き出し領域１０ａ」同士が、「配線層１４」によって接続されていることが記載され、複数のＭＯＳＦＥＴの「ソース領域８ａ」同士も「電極１２」によって接続されていることが記載されている。
　さらに、刊行物１の「前記複数のゲート電極６は、第１図の断面図では電気的に分離されているように見えるが、・・・実際は縦型パワーＭＯＳＦＥＴＰＱ１，ＰＱ２の各ゲート電極は、平面的に見ると略円形状につながって・・・いる。・・・デバイスの機能を考えると全体で一つの縦型パワーＭＯＳＦＥＴになっている（第３図参照）。」（第３頁左下欄第１０行〜同頁右下欄第１行）と記載されており、複数のＭＯＳＦＥＴのゲート電極同士が接続されていることは明らかである。
　
　よって、刊行物１には、以下の発明が記載されている。
「半導体基板表面上にｎ＋型埋込層が形成され、その上にｎ−型エピタキシャル層が形成され、前記ｎ−エピタキシャル層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の一方側に前記ゲート電極を用いて前記ｎ−型エピタキシャル層の表面に自己整合的に形成されたチャネル領域を形成するｐ型半導体領域及びｎ＋ソース領域を有するとともに、
前記ゲート電極の他方側に該ゲート電極を用いて前記ｎ−型エピタキシャル層表面に自己整合的に形成されたｎ＋型ドレイン引き出し領域を有するＭＯＳＦＥＴを複数個備え、
前記ｎ＋ドレイン引き差し領域は、前記ｎ＋型埋込層に電気的に接続され、
前記複数のＭＯＳＦＥＴの前記ｎ＋ドレイン引き出し領域同士、ゲート電極同士、ｎ＋ソース領域同士が互いに接続されていることを特徴とする半導体装置。」
　
　刊行物２：特開昭６０−２４９３６６号公報
　本願の出願日前に日本国内において頒布され、原審の拒絶の理由で引用された刊行物である特開昭６０−２４９３６６号公報には第３図及び第４図と共に以下の事項が記載されている。
「Ｐ形基板１と素子分離用Ｐ形拡散層４で囲まれたＮ形エピタキシャル層３内に高濃度Ｎ形拡散層１０Ｘをドレインとし、Poly Si７をゲートとしP形拡散層８をチャネルとし、このチャネルと高濃度Ｎ形拡散層１０ＹをＡｌ電極で短絡し、ソースとした従来の横形絶縁ゲート形電界効果トランジスタの構造断面図である。」（第１頁右下欄第１４〜２０行）
「・・・低オン抵抗の絶縁ゲート形電界効果トランジスタを提供することにある。」（第２頁左上欄第２０行〜同頁右上欄第１行）
「第３図は本発明による絶縁ゲート形電界効果トランジスタの第１の実施例を示した構成断面図である。・・・従来構造との相違点はドレイン電極下の深い高濃度Ｎ形拡散層５と高濃度Ｎ形埋込層２を設けてある点である。このため、従来の横形絶縁ゲート電界効果トランジスタでは電流通路として主要な役割を果たしていなかった電流通路βも電流通路αと同様に主要電流通路となり、オン抵抗を従来より格段に低下させられる。
　第４図は第３図に示した本発明の第１の実施例をさらに詳しく説明するために、横方向の拡散広がりを考慮した図である。点Ａは・・・ゲート酸化膜のドレイン側の終端で酸化膜とＳｉとの境界の点である。点Ａからチャネル拡散層８までの表面はPoly Siゲート７に正の電圧が印加された時、ゲートの影響で他のエピタキシャル領域３より抵抗が十分低い。点Ｂは高濃度N形拡散層５の横方向の広がりの端で酸化膜６とＳｉの界面の点である。この点ではＮ形拡散層５の不純物濃度とエピタキシャル層３の不純物濃度が等しい。点Ｃは点Ａ直下のエピタキシャル層３とＮ形埋込層２の境界点である。・・・Ｌ１は点Ａと点Ｂの距離、Ｌ２は点Ａと点Ｃの距離である。・・・電流通路αとβの抵抗は各々、Ｌ１とＬ２で決まる。Ｌ１とＬ２の値は要求耐圧を満足する範囲で、できるだけ小さくし、Ｌ１（波線２本）Ｌ２と設定した場合に本発明の特徴を有効に発揮させることができる。」（第２頁右上欄第１０行〜同頁左下欄第１９行）
　
（４−３）対比・判断
　補正発明と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比検討する。
　
（ａ）刊行物発明の「ｎ」「型」及び「ｐ型」は、それぞれ補正発明の「第１導電型」、「第２導電型」に相当し、さらに刊行物発明の「ｎ＋型」と「ｎ−型」は、それぞれ「高濃度のｎ型」、「低濃度のｎ型」と技術的に同等の意味であるから、刊行物発明の「ｎ＋型埋込層」、「ｎ−型エピタキシャル層」、「チャネル領域を形成するｐ型半導体領域」は、それぞれ、補正発明の「第１導電型の高濃度不純物含有層」、「第１導電型の低濃度不純物含有層」、「第２導電型の不純物含有領域」に相当する。
　また、当初明細書等の００２３段落には「Ｐ-型半導体基盤３上にＮ+型埋め込み層５、さらにその上にＮ-型エピタキシャル層７が形成されている。」と記載されており、補正発明の「第１導電型の高濃度不純物含有層」が、「半導体基盤」（半導体基板）上に形成されていることは明らかであるから、刊行物発明が「半導体基板表面上にｎ＋型埋込層が形成され、その上にｎ−型エピタキシャル層が形成され」ることは、補正発明の「第１導電型の高濃度不純物含有層、前記第１導電型の高濃度不純物含有層上に形成される第１導電型の低濃度不純物含有層」を備えることに相当する。
（ｂ）前記「（ａ）」で検討したように、刊行物発明の「ｎ」「型」及び「ｐ型」は、それぞれ補正発明の「第１導電型」、「第２導電型」に相当し、さらに刊行物発明の「ｎ＋型」は、「高濃度のｎ型」と技術的に同等の意味であるから、刊行物発明の「チャネル領域を形成するｐ型半導体領域」、「ｎ＋ソース領域」及び「ｎ＋型ドレイン引き出し領域」は、それぞれ補正発明の「第２導電型の不純物含有領域」、「第１導電型の第２高濃度不純物含有領域」及び「第１導電型の第１高濃度不純物含有領域」に相当する。
　また、刊行物１には「第６図に示すように縦型パワーＭＯＳＦＥＴのソース領域８ａ・・・が形成されるべき領域上・・・の一部をホトレジスト・・・等のマスク２０で覆い、前記マスク２０とゲート電極６をマスクとして・・・Ｐ（リン）をイオン打込み拡散することによりｎ＋埋込層２ａ・・・に接続するドレイン引き出し領域１０ａ・・・を形成する。」（第５頁右下欄第３〜１２行）と記載されており、「ドレイン引き出し領域１０ａ」は、「イオン打込み拡散」によって形成されている。
　一方、当初明細書等には「図４Ｂに示すように、ゲートポリシリコン１５が形成されれば、そのゲートポリシリコン１５をマスクの一部として用いて、イオン打ち込み法および押し込み拡散によってＰ型ボディ１１を形成する。同様の手法によって、Ｎ+型ソース領域１３ａ、１３ｂおよびＮ+型ドレイン領域９を形成する。」（００４３段落）と記載されており、Ｎ+型ドレイン領域９（「第１導電型の第１高濃度不純物含有領域」に相当）は、「イオン打ち込み法および押し込み拡散」によって形成しており、その形成法は、刊行物１に記載された「ドレイン引き出し領域１０ａ」の形成法と、イオン打ち込みの後に拡散することによって形成している点で技術的に同等である。
　したがって、刊行物発明の「自己整合的に形成されたｎ＋型ドレイン引き出し領域」は、「前記ゲート電極」をマスクとして「イオン打込み拡散」によって形成される領域であって、補正発明の「第１導電型の第１高濃度不純物含有領域」に相当する。
（ｃ）刊行物発明の「前記ゲート電極の一方側の前記ｎ−型エピタキシャル層の表面に、自己整合的に形成されたチャネル領域を形成するｐ型半導体領域」について、刊行物１には「第７図に示すようにドレイン引き出し領域１０ａ上・・・をホトレジスト膜２１で覆い、縦型パワーＭＯＳＦＥＴのチャネル領域となるｐ型半導体領域７ａ・・・を、・・・ボロン（Ｂ）のイオン打ち込みにより形成する。」（第５頁右下欄第１３〜１９行）と記載されており、第７図を参照すると、「ｐ型半導体領域７ａ」は、「ゲート電極６」によって「島型」に形成されていることは明らかである。
　また、刊行物１には「第７図に示すようにドレイン引き出し領域１０ａ上・・・をホトレジスト膜２１で覆い、縦型パワーＭＯＳＦＥＴのチャネル領域となるｐ型半導体領域７ａ・・・を、・・・ボロン（Ｂ）のイオン打ち込みにより形成する。・・・前記ホトレジスト膜２１を除去した後、ポリシリコンのゲート電極を熱酸化する・・・。」（第５頁右下欄第１３行〜第６頁左上欄第４行）と記載されており、「ｐ型半導体領域７ａ」は、「イオン打ち込み」と熱処理（拡散に相当）によって形成されている。
　一方、当初明細書等には「図４Ｂに示すように、ゲートポリシリコン１５が形成されれば、そのゲートポリシリコン１５をマスクの一部として用いて、イオン打ち込み法および押し込み拡散によってＰ型ボディ１１を形成する。」（００４３段落）と記載されており、「Ｐ型ボディ１１」は、「イオン打ち込み法および押し込み拡散によって」形成されており、その形成法は、刊行物１に記足された「ｐ型半導体領域７ａ」の形成法と、イオン打ち込みの後に熱処理（拡散）することによって形成している点で技術的に同等である。
　そして、「ボディ」が、チャネルの形成される領域であることは当業者にとって明らかであるから、刊行物発明の「自己整合的に形成されたチャネル領域を形成するｐ型半導体領域」は、イオン打ち込みと熱処理によって形成されるチャネルが形成される領域であって、補正発明の「第２導電型の不純物含有領域」に相当する。
　したがって、刊行物発明の「前記ゲート電極の一方側の前記ｎ−型エピタキシャル層の表面に、自己整合的に形成されたチャネル領域を形成するｐ型半導体領域」は、島型に形成されている「チャネル領域を形成するｐ型半導体領域」を特定するものであって、補正発明の「前記第１導電型の低濃度不純物含有層の中に形成される島型の第２導電型の不純物含有領域」に相当する。
（ｄ）刊行物発明の「前記ゲート電極を用いて・・・自己整合的に形成された・・・ｎ＋ソース領域」について、刊行物１には「前記ｐ型半導体領域７ａ・・・上の一部ホトレジスト膜２２を形成し、・・・前記ホトレジスト膜２２とゲート電極６をマスクにヒ素・・・をイオン打ち込みすることによって、ソース領域８ａ・・・を形成する。」（第６頁左上欄第４〜９行）と記載されており、「ソース領域８ａ」は、「イオン打ち込み」によって形成されている。
　一方、当初明細書等には、「図４Ｂに示すように、ゲートポリシリコン１５が形成されれば、そのゲートポリシリコン１５をマスクの一部として用いて、イオン打ち込み法および押し込み拡散によってＰ型ボディ１１を形成する。同様の手法によって、Ｎ+型ソース領域１３ａ、１３ｂ・・・を形成する。」（００４３段落）と記載されており、「Ｎ+型ソース領域１３ａ、１３ｂ」（「第１導電型の第２高濃度不純物含有領域」に相当）は、「イオン打ち込み法」によって形成しているから、その形成法は、刊行物１に記載された「ソース領域８ａ」の形成法と、イオン打ち込み法によって形成している点で技術的に同等である。
　したがって、刊行物発明の「前記ゲート電極を用いて・・・自己整合的に形成された・・・ｎ＋ソース領域」は、「前記ゲート電極」をマスクとして「イオン打込み」によって形成される領域であって、補正発明の「第１導電型の第２高濃度不純物含有領域」に相当する。
（ｅ）ＭＯＳＦＥＴが、ゲート絶縁膜を備えることは明らかなことであるから、刊行物発明の「ＭＯＳＦＥＴ」が「ゲート絶縁膜を介して設けられたゲート電極」を備えることは、補正発明の「前記ＭＯＳＦＥＴは、」「ゲート電極」を備えることに相当する。
（ｆ）刊行物発明の「前記ゲート電極の一方側の前記ｎ−型エピタキシャル層の表面に、自己整合的に形成されたチャネル領域を形成するｐ型半導体領域」について、刊行物１には、「ドレイン引き出し領域１０ａ上・・・をホトレジスト膜２１で覆い、・・・チャネル領域となるｐ型半導体領域７ａ・・・を、・・・ボロン・・・のイオン打ち込みにより形成する。・・・前記ホトレジスト膜２１を除去した後、ポリシリコンのゲート電極を熱酸化する・・・。」（第５頁右下欄第１３行〜第６頁左上欄第４行）と記載され、さらに第１図の記載から、ゲート電極の下にも熱拡散によってボロンが拡散した領域、言い換えると「ｐ型半導体領域」が形成されていることは明らかである。
　したがって、刊行物発明の「前記ゲート電極の一方側の前記ｎ−型エピタキシャル層の表面に、自己整合的に形成されたチャネル領域を形成するｐ型半導体領域」は、「前記ゲート電極」の下に「チャネル領域を形成するｐ型半導体領域」を備えることを示すものであって、「チャネル領域を形成するｐ型半導体領域」の上に「ゲート電極」を備えることと技術的に同等であるから、刊行物発明の「前記ゲート電極の一方側の前記ｎ−型エピタキシャル層の表面に、自己整合的に形成されたチャネル領域を形成するｐ型半導体領域」は、刊行物発明が「ゲート電極」と「チャネル領域を形成するｐ型半導体領域」を備え、「チャネル領域を形成するｐ型半導体領域」の上に「ゲート電極」を備えることと技術的に同等であって、補正発明の「前記第２導電型の不純物含有領域上に形成されるゲート電極」に相当する。
（ｇ）刊行物発明は、「ＭＯＳＦＥＴを複数個備え」ており、さらに「ゲート電極」、「チャネル領域を形成するｐ型半導体領域」、「ｎ＋ソース領域」及び「ｎ＋型ドレイン引き出し領域」が、「ＭＯＳＦＥＴ」を構成する単位であることは明らかであるから、刊行物発明が「ｎ−型エピタキシャル層」に「チャネル領域を形成するｐ型半導体領域」、「ｎ＋ソース領域」、「ｎ＋型ドレイン引き出し領域」及び「前記ｎ−エピタキシャル層上にゲート絶縁膜を介して形成されたゲート電極」「を有するＭＯＳＦＥＴを複数個備え」ることは、補正発明が「前記第１導電型の低濃度不純物含有層の中に」「第２導電型の不純物含有領域」、「第１導電型の第１高濃度不純物含有領域」、「第１導電型の第２高濃度不純物含有領域」及び「前記第２導電型の不純物含有領域上に」「ゲート電極」、「を有する単位半導体部を前記第１低濃度不純物含有層に複数有」することに相当する。
（ｈ）刊行物発明の「半導体装置」は、「ＭＯＳＦＥＴ」であり、補正発明の「ＭＯＳＦＥＴ」に相当する。
　
　したがって、刊行物発明と、補正発明は
「第１導電型の高濃度不純物含有層、前記第１導電型の高濃度不純物含有層上に形成される第１導電型の低濃度不純物含有層、を有するＭＯＳＦＥＴであって、前記ＭＯＳＦＥＴは、　前記第１導電型の低濃度不純物含有層の中に形成される島型の第２導電型の不純物含有領域、前記第１導電型の低濃度不純物含有層の中に形成される第１導電型の第１高濃度不純物含有領域、前記第２導電型の不純物含有領域の中に形成される第１導電型の第２高濃度不純物含有領域、前記第２導電型の不純物含有領域上に形成されるゲート電極、を有する単位半導体部を前記第１低濃度不純物含有層に複数有し、
　前記高濃度不純物含有層と前記各第１高濃度不純物含有領域とが接続されており、
　各単位半導体部が有する前記第１高濃度不純物含有領域同志、前記第２高濃度不純物含有領域同志および前記ゲート電極同志が接続されていること、
を特徴とするＭＯＳＦＥＴ。」
である点で一致し、以下の点で相違する。
　
　相違点１
　補正発明が、「前記第１導電型の低濃度不純物含有層の中に形成される島型の第２導電型の不純物含有領域、前記第１導電型の低濃度不純物含有層の中に形成される第１導電型の第１高濃度不純物含有領域、前記第２導電型の不純物含有領域の中に形成される第１導電型の第２高濃度不純物含有領域、前記第２導電型の不純物含有領域上に形成されるゲート電極、を有する単位半導体部」「は、隣接する単位半導体部と鏡像関係を形成」する構成を備えるのに対して、
　刊行物発明は、上記構成について明記がない点。
　
　相違点２
　補正発明が、「前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短」い構成を備えるのに対して
　刊行物発明は、上記構成を備えない点。
　
　相違点３
　補正発明が「ゲート電極にかかる電圧によって、前記第１高濃度不純物含有領域と前記第２高濃度不純物含有領域との間に流れる電流を制御する」構成を備えるのに対して、
　刊行物発明は、上記構成について明記がない点。
　
［相違点１について］
　（ａ）刊行物１の第１図の「パワーＭＯＳＦＥＴ部」にある「ＰＱ２」と「ＰＱ３」に着目すると、「ＰＱ２」と「ＰＱ３」の間の「チャネル領域を形成するｐ型半導体領域７ａ」の中央に線を引いた場合、「パワーＭＯＳＦＥＴ部」の「ＰＱ２」と「ＰＱ３」が、鏡像関係（線対称）にあることは明らかである。また、「パワーＭＯＳＦＥＴ部」の「ＰＱ２」の「ドレイン引き出し領域１０ａ」の中央に線を引いた場合は、「パワーＭＯＳＦＥＴ部」の「ＰＱ２」と「ＰＱ１」が、鏡像関係（線対称）の関係にあることは明らかである。さらに、刊行物１の第３図においても、線の引き方によっては隣接するＭＯＳＦＥＴとの間で鏡像関係が成り立つことは明らかである。
　（ｂ）したがって、補正発明が、「前記第１導電型の低濃度不純物含有層の中に形成される島型の第２導電型の不純物含有領域、前記第１導電型の低濃度不純物含有層の中に形成される第１導電型の第１高濃度不純物含有領域、前記第２導電型の不純物含有領域の中に形成される第１導電型の第２高濃度不純物含有領域、前記第２導電型の不純物含有領域上に形成されるゲート電極、を有する単位半導体部」「は、隣接する単位半導体部と鏡像関係を形成」する構成を備える点は、実質的な相違点ではない。
　（ｃ）仮に、「単位半導体部」が「隣接する単位半導体部と鏡像関係を形成」する構成を備える点が、実質的な相違点であるとしても、ＭＯＳＦＥＴを、隣接するＭＯＳＦＥＴと鏡像関係となるように配置することは、例えば、特開平７−２６３６６５号公報の図１及び図３、特開平４−１９９７４８号公報の第６頁右上欄第１〜９行及び第２図（Ｂ）（「セルの基本形状」が「正六角形」であること、複数のＭＯＳトランジスタで「ソース」が「線対称となるように形成」と記載）に記載されるように従来周知の事項であるから、刊行物発明のＭＯＳＦＥＴを、隣接するＭＯＳＦＥＴと鏡像関係（線対称）となるように配置することは、当業者が何ら困難性なくなし得ることである。
　
［相違点２について］
　（ｄ）前記「２．本件補正についての検討」の「（２−２−２）補正事項１−２、補正事項２−３について」及び「（２−２−７）補正事項７−２について」で検討したように、補正発明の「前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短」い構成を備えることは、必ずしも当初明細書等の図２で「Ｌ１」と「Ｌ２」と示される距離が、Ｌ２＜Ｌ１の関係にあることを示しているわけではなく、Ｌ２＞Ｌ１の場合も含まれている。
　（ｅ）したがって、補正発明の「前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短」い構成を備えることに、格別な臨界的な意味は認められないから、刊行物発明において、「チャネル領域を形成するｐ型半導体領域」から「ｎ＋型埋込層」の距離と、「チャネル領域を形成するｐ型半導体領域」から「ドレイン拡散領域」の距離をどのように設定するかは、当業者が適宜なし得る設計的事項である。
　（ｆ）仮に、補正後発明１の「前記第２導電型の不純物含有領域から前記第１導電型の第１高濃度不純物含有領域までの距離より前記第２導電型の不純物含有領域から第１導電型の高濃度不純物含有層までの距離の方が短」い構成が、当初明細書等の図２で「Ｌ１」と「Ｌ２」で示される距離のことを限定しているとして検討する。
　（ｇ）刊行物２の第４図の「Ｎ形不純物層５」は、ドレイン領域である。そして、「点Ａは・・・ゲート酸化膜のドレイン側の終端で酸化膜とＳｉとの境界の点である。」、「点Ｂは高濃度Ｎ形拡散層５の横方向の広がりの端で酸化膜６とＳｉの界面の点である。」、「Ｌ１は点Ａと点Ｂの距離・・・である。」と記載されているから、「Ｎ形不純物層５」（ドレイン領域）と、「チャネル拡散層８」までの距離は、Ｌ１に点Ａから「チャネル拡散層８」の距離を加えたものである。また、「チャネル拡散層８」と「Ｎ形埋込層２」の距離は、最大でも「エピタキシャル領域３」の表面から、「Ｎ形埋込層２」までの距離である「Ｌ２」である。
　（ｈ）ここで、刊行物２は、「Ｌ１（波線２本）Ｌ２」と設定しており、Ｌ１とＬ２は、ほぼ等しいから、「Ｎ形不純物層５」（ドレイン領域）と「チャネル拡散層８」までの距離は、「チャネル拡散層８」から点Ａまでの長さ分だけ、「チャネル拡散層８」と「Ｎ形埋込層２」の距離「Ｌ２」よりも大きいことは明らかである。言い換えると、刊行物２には、「ドレイン領域」と「チャネル拡散層８」の距離よりも、「チャネル拡散層８」と「Ｎ型埋込層２」の距離の方が短くすることが記載されている。
　（ｉ）そして、刊行物２には「・・・低オン抵抗の絶縁ゲート形電界効果トランジスタを提供することにある。」（第２頁左上欄第２０行〜同頁右上欄第１行）との記載があり、オン抵抗の低減をはかるための技術であるから、刊行物１発明において、オン抵抗をさらに低減するために、「Ｎ＋型埋込層」と「チャネル領域を形成するｐ型半導体領域」の距離を、「ドレイン拡散領域」と「チャネル領域を形成するｐ型半導体領域」までの距離よりも短くすることは、当業者が何ら困難性なくなし得ることである。
　
［相違点３について］
　（ｊ）ＭＯＳＦＥＴが、ソース領域とドレイン領域の間に流れる電流をゲート電圧によって制御する素子であることは当業者にとって自明なことであるから、「ＭＯＳＦＥＴ」である刊行物発明も、補正後発明１が備える「ゲート電極にかかる電圧によって、前記第１高濃度不純物含有領域と前記第２高濃度不純物含有領域との間に流れる電流を制御する」構成は、当然備えているものであるから、相違点３は実質的なものではない。
　
　よって、補正発明は、刊行物１及び２に記載された発明に基づいて、当業者が容易に発明をすることができたものである。
　
（４−４）独立特許要件についてのむすび
　したがって、補正発明は、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するものであり、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明
　平成１６年１２月２７日付けの手続補正は原審において既に却下されており、平成１７年４月２２日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし７に係る発明は、平成１６年５月２８日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし７に記載された事項により特定されるものであり、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。
　
「第１導電型の高濃度不純物含有層、
　前記第１導電型の高濃度不純物含有層上に形成される第１導電型の低濃度不純物含有層、
　を有する半導体装置であって、
　前記半導体装置は、
　前記第１導電型の低濃度不純物含有層の中に形成される島型の第２導電型の不純物含有領域、
　前記第１導電型の低濃度不純物含有層の中に形成される第１導電型の第１高濃度不純物含有領域、
　前記第２導電型の不純物含有領域の中に形成される第１導電型の第２高濃度不純物含有領域、
　前記第２導電型の不純物含有領域上に形成されるゲート電極、
　を有する単位半導体部を前記第１低濃度不純物含有層に複数有し、
　各単位半導体部は、隣接する単位半導体部と鏡像関係を形成しており、
　前記高濃度不純物含有層と前記各第１高濃度不純物含有領域とが接続されており、
　各単位半導体部が有する前記第１高濃度不純物含有領域同志、前記第２高濃度不純物含有領域同志および前記ゲート電極同志が接続されており、
　前記各ゲート電極にかかる電圧によって、前記第１高濃度不純物含有領域と前記第２高濃度不純物含有領域との間に流れる電流を制御すること、
　を特徴とする半導体装置。」
　
第４　刊行物記載の発明
　刊行物１には、上記「第２　２．本件補正についての検討（４−２）刊行物に記載された発明」の「刊行物１」に記載されるとおりの事項が記載され、刊行物１には、以下の発明が記載されている。
　
「半導体基板表面上にｎ＋型埋込層が形成され、その上にｎ−型エピタキシャル層が形成され、
前記ｎ−エピタキシャル層上にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の一方側に前記ゲート電極を用いて前記ｎ−型エピタキシャル層の表面に自己整合的に形成されたチャネル領域を形成するｐ型半導体領域及びｎ＋ソース領域を有するとともに、前記ゲート電極の他方側に該ゲート電極を用いて前記ｎ−型エピタキシャル層表面に自己整合的に形成されたｎ＋型ドレイン引き出し領域を有するＭＯＳＦＥＴを複数個備え、
前記ｎ＋ドレイン引き差し領域は、前記ｎ＋型埋込層に電気的に接続され、
前記複数のＭＯＳＦＥＴの前記ｎ＋ドレイン引き出し領域同士、ゲート電極同士、ｎ＋ソース領域同士が互いに接続されていることを特徴とする半導体装置。」
　
第５　対比・判断
　本願発明と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比検討する。
（ａ）刊行物発明の「ｎ」「型」及び「ｐ型」は、それぞれ本願発明の「第１導電型」、「第２導電型」に相当し、さらに刊行物発明の「ｎ＋型」と「ｎ−型」は、それぞれ「高濃度のｎ型」、「低濃度のｎ型」と技術的に同等の意味であるから、刊行物発明の「ｎ＋型埋込層」、「ｎ−型エピタキシャル層」、「チャネル領域を形成するｐ型半導体領域」は、それぞれ、本願発明の「第１導電型の高濃度不純物含有層」、「第１導電型の低濃度不純物含有層」、「第２導電型の不純物含有領域」に相当する。
　また、当初明細書等の００２３段落には「Ｐ-型半導体基盤３上にＮ+型埋め込み層５、さらにその上にＮ-型エピタキシャル層７が形成されている。」と記載されており、本願発明の「第１導電型の高濃度不純物含有層」が、「半導体基盤」（半導体基板）上に形成されていることは明らかであるから、刊行物発明が「半導体基板表面上にｎ＋型埋込層が形成され、その上にｎ−型エピタキシャル層が形成され」ることは、本願発明の「第１導電型の高濃度不純物含有層、前記第１導電型の高濃度不純物含有層上に形成される第１導電型の低濃度不純物含有層」を備えることに相当する。
（ｂ）前記「（ａ）」で検討したように、刊行物発明の「ｎ」「型」及び「ｐ型」は、それぞれ本願発明の「第１導電型」、「第２導電型」に相当し、さらに刊行物発明の「ｎ＋型」は、「高濃度のｎ型」と技術的に同等の意味であるから、刊行物発明の「チャネル領域を形成するｐ型半導体領域」、「ｎ＋ソース領域」及び「ｎ＋型ドレイン引き出し領域」は、それぞれ本願発明の「第２導電型の不純物含有領域」、「第１導電型の第２高濃度不純物含有領域」及び「第１導電型の第１高濃度不純物含有領域」に相当する。
　また、刊行物１には「第６図に示すように縦型パワーＭＯＳＦＥＴのソース領域８ａ・・・が形成されるべき領域上・・・の一部をホトレジスト・・・等のマスク２０で覆い、前記マスク２０とゲート電極６をマスクとして・・・Ｐ（リン）をイオン打込み拡散することによりｎ＋埋込層２ａ・・・に接続するドレイン引き出し領域１０ａ・・・を形成する。」（第５頁右下欄第３〜１２行）と記載されており、「ドレイン引き出し領域１０ａ」は、「イオン打込み拡散」によって形成されている。
　一方、当初明細書等には「図４Ｂに示すように、ゲートポリシリコン１５が形成されれば、そのゲートポリシリコン１５をマスクの一部として用いて、イオン打ち込み法および押し込み拡散によってＰ型ボディ１１を形成する。同様の手法によって、Ｎ+型ソース領域１３ａ、１３ｂおよびＮ+型ドレイン領域９を形成する。」（００４３段落）と記載されており、Ｎ+型ドレイン領域９（「第１導電型の第１高濃度不純物含有領域」に相当）は、「イオン打ち込み法および押し込み拡散」によって形成しており、その形成法は、刊行物１に記載された「ドレイン引き出し領域１０ａ」の形成法と、イオン打ち込みの後に拡散することによって形成している点で技術的に同等である。
　したがって、刊行物発明の「自己整合的に形成されたｎ＋型ドレイン引き出し領域」は、「前記ゲート電極」をマスクとして「イオン打込み拡散」によって形成される領域であって、本願発明の「第１導電型の第１高濃度不純物含有領域」に相当する。
（ｃ）刊行物発明の「前記ゲート電極の一方側の前記ｎ−型エピタキシャル層の表面に、自己整合的に形成されたチャネル領域を形成するｐ型半導体領域」について、刊行物１には「第７図に示すようにドレイン引き出し領域１０ａ上・・・をホトレジスト膜２１で覆い、縦型パワーＭＯＳＦＥＴのチャネル領域となるｐ型半導体領域７ａ・・・を、・・・ボロン（Ｂ）のイオン打ち込みにより形成する。」（第５頁右下欄第１３〜１９行）と記載されており、第７図を参照すると、「ｐ型半導体領域７ａ」は、「ゲート電極６」によって「島型」に形成されていることは明らかである。
　また、刊行物１には「第７図に示すようにドレイン引き出し領域１０ａ上・・・をホトレジスト膜２１で覆い、縦型パワーＭＯＳＦＥＴのチャネル領域となるｐ型半導体領域７ａ・・・を、・・・ボロン（Ｂ）のイオン打ち込みにより形成する。・・・前記ホトレジスト膜２１を除去した後、ポリシリコンのゲート電極を熱酸化する・・・。」（第５頁右下欄第１３行〜第６頁左上欄第４行）と記載されており、「ｐ型半導体領域７ａ」は、「イオン打ち込み」と熱処理（拡散に相当）によって形成されている。
　一方、当初明細書等には「図４Ｂに示すように、ゲートポリシリコン１５が形成されれば、そのゲートポリシリコン１５をマスクの一部として用いて、イオン打ち込み法および押し込み拡散によってＰ型ボディ１１を形成する。」（００４３段落）と記載されており、「Ｐ型ボディ１１」は、「イオン打ち込み法および押し込み拡散によって」形成されており、その形成法は、刊行物１に記足された「ｐ型半導体領域７ａ」の形成法と、イオン打ち込みの後に熱処理（拡散）することによって形成している点で技術的に同等である。
　そして、「ボディ」が、チャネルの形成される領域であることは当業者にとって明らかであるから、刊行物発明の「自己整合的に形成されたチャネル領域を形成するｐ型半導体領域」は、イオン打ち込みと熱処理によって形成されるチャネルが形成される領域であって、本願発明の「第２導電型の不純物含有領域」に相当する。
　したがって、刊行物発明の「前記ゲート電極の一方側の前記ｎ−型エピタキシャル層の表面に、自己整合的に形成されたチャネル領域を形成するｐ型半導体領域」は、島型に形成されている「チャネル領域を形成するｐ型半導体領域」を特定するものであって、本願発明の「前記第１導電型の低濃度不純物含有層の中に形成される島型の第２導電型の不純物含有領域」に相当する。
（ｄ）刊行物発明の「前記ゲート電極を用いて・・・自己整合的に形成された・・・ｎ＋ソース領域」について、刊行物１には「前記ｐ型半導体領域７ａ・・・上の一部ホトレジスト膜２２を形成し、・・・前記ホトレジスト膜２２とゲート電極６をマスクにヒ素・・・をイオン打ち込みすることによって、ソース領域８ａ・・・を形成する。」（第６頁左上欄第４〜９行）と記載されており、「ソース領域８ａ」は、「イオン打ち込み」によって形成されている。
　一方、当初明細書等には、「図４Ｂに示すように、ゲートポリシリコン１５が形成されれば、そのゲートポリシリコン１５をマスクの一部として用いて、イオン打ち込み法および押し込み拡散によってＰ型ボディ１１を形成する。同様の手法によって、Ｎ+型ソース領域１３ａ、１３ｂ・・・を形成する。」（００４３段落）と記載されており、「Ｎ+型ソース領域１３ａ、１３ｂ」（「第１導電型の第２高濃度不純物含有領域」に相当）は、「イオン打ち込み法」によって形成しているから、その形成法は、刊行物１に記載された「ソース領域８ａ」の形成法と、イオン打ち込み法によって形成している点で技術的に同等である。
　したがって、刊行物発明の「前記ゲート電極を用いて・・・自己整合的に形成された・・・ｎ＋ソース領域」は、「前記ゲート電極」をマスクとして「イオン打込み」によって形成される領域であって、本願発明の「第１導電型の第２高濃度不純物含有領域」に相当する。
（ｅ）ＭＯＳＦＥＴが、ゲート絶縁膜を備えることは明らかなことであるから、刊行物発明の「ＭＯＳＦＥＴ」が「ゲート絶縁膜を介して設けられたゲート電極」を備えることは、本願発明の「前記ＭＯＳＦＥＴは、」「ゲート電極」を備えることに相当する。
（ｆ）刊行物発明の「前記ゲート電極の一方側の前記ｎ−型エピタキシャル層の表面に、自己整合的に形成されたチャネル領域を形成するｐ型半導体領域」について、刊行物１には、「ドレイン引き出し領域１０ａ上・・・をホトレジスト膜２１で覆い、・・・チャネル領域となるｐ型半導体領域７ａ・・・を、・・・ボロン・・・のイオン打ち込みにより形成する。・・・前記ホトレジスト膜２１を除去した後、ポリシリコンのゲート電極を熱酸化する・・・。」（第５頁右下欄第１３行〜第６頁左上欄第４行）と記載され、さらに第１図の記載から、ゲート電極の下にも熱拡散によってボロンが拡散した領域、言い換えると「ｐ型半導体領域」が形成されていることは明らかである。
　したがって、刊行物発明の「前記ゲート電極の一方側の前記ｎ−型エピタキシャル層の表面に、自己整合的に形成されたチャネル領域を形成するｐ型半導体領域」は、「前記ゲート電極」の下に「チャネル領域を形成するｐ型半導体領域」を備えることを示すものであって、「チャネル領域を形成するｐ型半導体領域」の上に「ゲート電極」を備えることと技術的に同等であるから、刊行物発明の「前記ゲート電極の一方側の前記ｎ−型エピタキシャル層の表面に、自己整合的に形成されたチャネル領域を形成するｐ型半導体領域」は、刊行物発明が「ゲート電極」と「チャネル領域を形成するｐ型半導体領域」を備え、「チャネル領域を形成するｐ型半導体領域」の上に「ゲート電極」を備えることと技術的に同等であって、本願発明の「前記第２導電型の不純物含有領域上に形成されるゲート電極」に相当する。
（ｇ）刊行物発明は、「ＭＯＳＦＥＴを複数個備え」ており、さらに「ゲート電極」、「チャネル領域を形成するｐ型半導体領域」、「ｎ＋ソース領域」及び「ｎ＋型ドレイン引き出し領域」が、「ＭＯＳＦＥＴ」を構成する単位であることは明らかであるから、刊行物発明が「ｎ−型エピタキシャル層」に「チャネル領域を形成するｐ型半導体領域」、「ｎ＋ソース領域」、「ｎ＋型ドレイン引き出し領域」及び「前記ｎ−エピタキシャル層上にゲート絶縁膜を介して形成されたゲート電極」「を有するＭＯＳＦＥＴを複数個備え」ることは、本願発明が「前記第１導電型の低濃度不純物含有層の中に」「第２導電型の不純物含有領域」、「第１導電型の第１高濃度不純物含有領域」、「第１導電型の第２高濃度不純物含有領域」及び「前記第２導電型の不純物含有領域上に」「ゲート電極」、「を有する単位半導体部を前記第１低濃度不純物含有層に複数有」することに相当する。
（ｈ）刊行物発明の「半導体装置」は、「ＭＯＳＦＥＴ」であり、本願発明の「ＭＯＳＦＥＴ」に相当する。
　
　したがって、刊行物発明と、本願発明は
「第１導電型の高濃度不純物含有層、前記第１導電型の高濃度不純物含有層上に形成される第１導電型の低濃度不純物含有層、を有するＭＯＳＦＥＴであって、
　前記ＭＯＳＦＥＴは、前記第１導電型の低濃度不純物含有層の中に形成される島型の第２導電型の不純物含有領域、前記第１導電型の低濃度不純物含有層の中に形成される第１導電型の第１高濃度不純物含有領域、前記第２導電型の不純物含有領域の中に形成される第１導電型の第２高濃度不純物含有領域、前記第２導電型の不純物含有領域上に形成されるゲート電極、を有する単位半導体部を前記第１低濃度不純物含有層に複数有し、
　前記高濃度不純物含有層と前記各第１高濃度不純物含有領域とが接続されており、
　各単位半導体部が有する前記第１高濃度不純物含有領域同志、前記第２高濃度不純物含有領域同志および前記ゲート電極同志が接続されていること、
を特徴とするＭＯＳＦＥＴ。」
である点で一致し、以下の点で相違する。
　
　相違点１
　本願発明が、「前記第１導電型の低濃度不純物含有層の中に形成される島型の第２導電型の不純物含有領域、前記第１導電型の低濃度不純物含有層の中に形成される第１導電型の第１高濃度不純物含有領域、前記第２導電型の不純物含有領域の中に形成される第１導電型の第２高濃度不純物含有領域、前記第２導電型の不純物含有領域上に形成されるゲート電極、を有する単位半導体部」「は、隣接する単位半導体部と鏡像関係を形成」する構成を備えるのに対して、
　刊行物発明は、上記構成を備えない点。
　
　相違点２
　本願発明が「ゲート電極にかかる電圧によって、前記第１高濃度不純物含有領域と前記第２高濃度不純物含有領域との間に流れる電流を制御する」構成を備えるのに対して、
　刊行物発明は、上記構成を備えない点。
　
［相違点１について］
　（ａ）刊行物１の第１図の「パワーＭＯＳＦＥＴ部」にある「ＰＱ２」と「ＰＱ３」に着目すると、「ＰＱ２」と「ＰＱ３」の間の「チャネル領域を形成するｐ型半導体領域７ａ」の中央に線を引いた場合、「パワーＭＯＳＦＥＴ部」の「ＰＱ２」と「ＰＱ３」が、鏡像関係（線対称）にあることは明らかである。また、「パワーＭＯＳＦＥＴ部」の「ＰＱ２」の「ドレイン引き出し領域１０ａ」の中央に線を引いた場合は、「パワーＭＯＳＦＥＴ部」の「ＰＱ２」と「ＰＱ１」が、鏡像関係（線対称）の関係にあることは明らかである。さらに、刊行物１の第３図においても、線の引き方によっては隣接するＭＯＳＦＥＴとの間で鏡像関係が成り立つことは明らかである。
　（ｂ）したがって、本願発明が、「前記第１導電型の低濃度不純物含有層の中に形成される島型の第２導電型の不純物含有領域、前記第１導電型の低濃度不純物含有層の中に形成される第１導電型の第１高濃度不純物含有領域、前記第２導電型の不純物含有領域の中に形成される第１導電型の第２高濃度不純物含有領域、前記第２導電型の不純物含有領域上に形成されるゲート電極、を有する単位半導体部」「は、隣接する単位半導体部と鏡像関係を形成」する構成を備える点は、実質的な相違点ではない。
　（ｃ）仮に、「単位半導体部」が「隣接する単位半導体部と鏡像関係を形成」する構成を備える点が、実質的な相違点であるとしても、ＭＯＳＦＥＴを、隣接するＭＯＳＦＥＴと鏡像関係となるように配置することは、例えば、特開平７−２６３６６５号公報の図１及び図３、特開平４−１９９７４８号公報の第６頁右上欄第１〜９行及び第２図（Ｂ）（「セルの基本形状」が「正六角形」であること、複数のＭＯＳトランジスタで「ソース」が「線対称となるように形成」と記載）に記載されるように従来周知の事項であるから、刊行物発明のＭＯＳＦＥＴを、隣接するＭＯＳＦＥＴと鏡像関係（線対称）となるように配置することは、当業者が何ら困難性なくなし得ることである。
　
［相違点２について］
　（ｄ）ＭＯＳＦＥＴは、ソース領域とドレイン領域の間に流れる電流をゲート電圧によって制御する素子であることは当業者にとって自明なことであるから、「ＭＯＳＦＥＴ」である刊行物発明も、本願発明が備える「ゲート電極にかかる電圧によって、前記第１高濃度不純物含有領域と前記第２高濃度不純物含有領域との間に流れる電流を制御する」構成は、当然備えているものであるから、相違点２は実質的なものではない。
　
　よって、本願発明は刊行物１に実質的に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができず、仮に、刊行物１に実質的に記載された発明ではないとしても、本願発明は、刊行物１に記載された発明及び従来周知の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第６　むすび
　以上のとおりであるから、本願は請求項２ないし７に係る発明について検討するまでもなく、拒絶されるべきものである。
　
　よって結論のとおり審決する。