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　特願２００２−　１５３７３「強誘電体メモリの参照装置及びその駆動方法」拒絶査定不服審判事件〔平成１５年　１月２４日出願公開、特開２００３−　２２６６９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１４年１月２４日（パリ条約による優先権主張２００１年６月２９日、大韓民国）に出願した特願２００２−１５３７３号であって、平成１９年４月１６日付けで拒絶査定がなされ、これに対して同年７月２３日に拒絶査定に対する審判請求がなされるとともに手続補正がなされ、その後当審において、平成２１年１１月５日付けで審尋がなされ、平成２２年２月１７日に回答書が提出されたものである。
　
２．平成１９年７月２３日付けの手続補正（以下「本件補正」という。）について
　［補正の却下の決定の結論］
　平成１９年７月２３日付けの手続補正を却下する。
　
　［理由］
（１）本件補正の内容
　本件補正は、補正前の特許請求の範囲の請求項１〜７を、補正後の特許請求の範囲の請求項１〜７と補正するものであって、補正後の特許請求の範囲の請求項１〜７（以下「補正後請求項１」〜「補正後請求項７」という。）は以下のとおりである。
　
　「【請求項１】　複数の単位セルを含むセルブロックに対応して、互いに隣接して第１方向に構成される参照プレートラインと参照ワードライン；
　前記単位セルに連結され、第２方向に構成される複数のビットライン；
　第１電極が前記参照プレートラインに連結され、第２電極が参照セルのストレージノードＳＮに連結され、互いに並列に構成される複数の参照キャパシタであって、前記ビットラインのすべてに対して共通に利用される前記参照キャパシタ；
　前記ストレージノードＳＮに連結され、参照セルのレベルを初期化する初期化部；
　前記ビットラインに対応して、ビットラインとストレージノードＳＮとの間に構成され、前記参照ワードラインに印加される信号により制御されるスイッチング部；
を含んで構成されることを特徴とする強誘電体メモリの参照装置。
　【請求項２】　スイッチング部は各々のビットラインに対応して一方の電極が連結され、他方の電極はストレージノードＳＮに連結され、ゲートが参照ワードラインＲＥＦ＿Ｗ／Ｌに共通に連結される複数のＮＭＯＳトランジスタから構成されることを特徴とする請求項１記載の強誘電体メモリの参照装置。
　【請求項３】　レベル初期化部はゲートに参照セル制御信号ＲＥＦ＿ＥＱが印加され、一方の電極は接地端子ＧＮＤに、他方の電極はストレージノードＳＮに連結されるＮＭＯＳトランジスタから構成されることを特徴とする請求項１記載の強誘電体メモリの参照装置。
　【請求項４】　複数の単位セルを各々包含するセルブロック；
　各々のセルブロック内に一方向に形成される複数のビットライン；
　前記各々のセルブロックに一対一に対応して、ビットラインに垂直の方向に形成される参照ワードライン；
　前記参照ワードラインと同一の方向に形成され、全セルブロックが共有している参照プレートライン；
　前記すべてのセルブロックに共通に設けられ、第１電極が前記参照プレートラインに連結され、第２電極が全セルブロックが共有しているストレージノードＳＮに連結されて、互いに並列に構成される参照キャパシタ；
　前記ストレージノードＳＮに連結され、参照セルのレベルを初期化する初期化部；
　前記ビットラインに対応して、ビットラインとストレージノードＳＮとの間に構成され、各々の該参照ワードラインに印加する信号により制御されるスイッチング部；
を含むことを特徴とする強誘電体メモリの参照装置。
　【請求項５】　ＳＮノードと参照プレートラインとを全セルブロックが共有していて、参照キャパシタの容量を決定する際に、他のセルブロックの参照キャパシタを共通に使用して調整することを特徴とする請求項４記載の強誘電体メモリの参照装置。
　【請求項６】　複数の単位セルを含むセルブロックに対応して、互いに隣接して第１方向に構成される参照プレートラインと参照ワードラインと；前記単位セルに連結され、第２方向に構成される複数のビットラインと；第１電極が前記参照プレートラインに連結され、第２電極が参照セルのストレージノードＳＮに連結され、互いに並列に構成される複数の参照キャパシタであって、前記ビットラインのすべてに対して共通に利用される前記参照キャパシタと；前記ストレージノードＳＮに連結され、参照セルのレベルを初期化する初期化部と；前記ビットラインに対応して、ビットラインとストレージノードＳＮとの間に構成され、前記参照ワードラインに印加される信号により制御されるスイッチング部とを有する強誘電体メモリの前記参照セルの駆動方法において、
　チップイネーブル信号ＣＥＢｐａｄをハイレベルからローレベルに遷移させ、チップを活性化する段階；
　活性化区間の始まる時点で参照プレートラインの印加信号をローレベルに遷移させ、この区間の時間を調整して、参照キャパシタに充電されるリニアチャージ（Ｑｎｓ）量を調整する段階；
　参照キャパシタの充電終了の時点で参照ワードラインと参照プレートラインの印加信号を同時にハイレベルに遷移させ、参照セルデータを各々のビットラインに放電する段階；　ビットラインに放電する電荷量を参照ワードラインのハイレベル維持区間の時間を用いて調整し、参照ワードラインの印加信号をローレベルに遷移する段階；
　参照ワードラインのレベルがローに遷移する時点でビットラインのセンスアンプの活性化信号をハイレベルに遷移する段階；
を備えていることを特徴とする強誘電体メモリの参照装置の駆動方法。
　【請求項７】　活性化区間の終了時点でチップイネーブル信号がハイレベルに遷移し、この時点でプリチャージ区間が始まることを特徴とする請求項６記載の強誘電体メモリの参照装置の駆動方法。」
　
（２）補正事項の整理
　本件補正による補正事項を整理すると以下のとおりである。
［補正事項１］
　補正前の請求項１の「第１電極が前記参照プレートラインに連結され、第２電極が参照セルのストレージノードＳＮに連結され、互いに並列に構成される複数の参照キャパシタ」を、
　補正後請求項１の「第１電極が前記参照プレートラインに連結され、第２電極が参照セルのストレージノードＳＮに連結され、互いに並列に構成される複数の参照キャパシタであって、前記ビットラインのすべてに対して共通に利用される前記参照キャパシタ」と補正すること。
　
［補正事項２］
　補正前の請求項６の「強誘電体メモリの参照セルの駆動方法において」を、
　補正後請求項６の「複数の単位セルを含むセルブロックに対応して、互いに隣接して第１方向に構成される参照プレートラインと参照ワードラインと；前記単位セルに連結され、第２方向に構成される複数のビットラインと；第１電極が前記参照プレートラインに連結され、第２電極が参照セルのストレージノードＳＮに連結され、互いに並列に構成される複数の参照キャパシタであって、前記ビットラインのすべてに対して共通に利用される前記参照キャパシタと；前記ストレージノードＳＮに連結され、参照セルのレベルを初期化する初期化部と；前記ビットラインに対応して、ビットラインとストレージノードＳＮとの間に構成され、前記参照ワードラインに印加される信号により制御されるスイッチング部とを有する強誘電体メモリの前記参照セルの駆動方法において」と補正すること。
　
（３）補正の目的、及び新規事項追加の有無
（３−１）補正事項１について
　補正事項１についての補正は、補正前の請求項１に係る発明における発明特定事項である「参照キャパシタ」の機能を限定する補正であるから、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、当該補正が、願書に最初に添付した明細書及び願書に最初に添付した図面（以下、願書に最初に添付した明細書、願書に最初に添付した図面を、各々「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。）に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）及び第４項に規定する要件を満たすものである。
　
（３−２）補正事項２について
　補正事項２についての補正は、補正前の請求項６に係る発明における「駆動方法」を行うための参照セルの構成を限定する補正であるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、当該補正が、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法１７条の２第３項及び第４項に規定する要件を満たすものである。
　
（４）独立特許要件について
（４−１）補正後の発明
　補正後の請求項１〜７に係る発明は、平成１９年７月２３日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜７に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正後の発明」という。）は、請求項１に記載された事項により特定される上記２．（１）の請求項１の箇所に記載されたとおりのものである。
　
（４−２）引用刊行物に記載された発明 
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１０−２０９３８７号公報（以下「引用例」という。）には、図３及び図４とともに、以下の事項が記載されている。
　なお、以下の検討において、各引用箇所の下線は当審で付した。
　
　「【０００１】
【発明の属する技術分野】本発明は半導体メモリ、特に強誘電体メモリのメモリセルアレイ構造及びデータ感知方法に関する。」
　「【００１１】上記のメモリセルを多数配列するとともにセンスアンプに基準電圧を提供する基準セルを多数配列したメモリセルアレイについて、読出／書込のための周辺回路とともに図３に示してある。
【００１２】図示のように、このメモリセルアレイはセンスアンプを中心に対称的なオープンビットライン構造を採用しており、センスアンプ３００，３１０と、基準セル及びパスゲートを多数配置した基準セル部２０，２１と、データを記憶するためのメモリセルを多数配置したメインセル部３０，３１と、ビットラインをプリチャージ及び等化するためのプリチャージ及び等化部１０，１１と、を備えている。プリチャージ及び等化部１０，１１は、２本のビットラインＢＬａ１，ＢＬａ２の間に設けられた等化用トランジスタＱ１及びプリチャージ用トランジスタＱ２，Ｑ３から構成される。図中の基準セルＲＣ１〜ＲＣ２１とメモリセルＭＣ１〜ＭＣ２１は同一工程で製造されるので、例えば基準セルＲＣ１及びメモリセルＭＣ１の中にそれぞれ存在する強誘電体キャパシタ２，２は互いに同じ分極量をもつ。
【００１３】センスアンプ３００の図中上側に位置したメインセル部３０内のメモリセルＭＣ１から記憶データを読出す場合を例にして説明する。
【００１４】この場合、基準セルＲＣ１，ＲＣ２の動作は抑止され、ビットラインＢＬｂ１に感知用基準電圧を提供するために、センスアンプ３００の図中下側に位置した基準セルＲＣ１１，ＲＣ２１が動作する。この基準セル動作のために、基準セルデータ入力端ＰＦＰＲＳ＊（＝反転），ＰＦＰＲＳ，ＲＤＩＮ＊，ＲＤＩＮにはそれぞれ論理レベル“ハイ”、“ロウ”、“ハイ”、“ロウ”が一定のパルス幅を有する信号として提供され、また、
基準セルプレートラインＲＰＬ２
　「【００２３】
【発明の実施の形態】以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００２４】図４及び図５には、
強誘電体メモリ
【００２５】まず、図４を参照すると、オープンビットラインタイプのビットラインにセンスアンプ３００，３１０が設置されている。これらセンスアンプ３００，３１０には、例えば図８に示すような構成を採用することができる。図８に示すのはインバータラッチタイプのセンシング構造で、それぞれクロスカップルされてインバータをなすＰ形及びＮ形ＭＯＳトランジスタＰ１−Ｎ１，Ｐ２−Ｎ２から構成される。信号ＳＡＰＥＮ，ＳＡＮＥＮは、それぞれ感知イネーブルのための制御信号である。
【００２６】アクセストランジスタ１及び強誘電体キャパシタ２を有してなる
メモリセルＭＣはセンスアンプを中心に対称的に配置され、ビットラインＢＬとプレートラインＭＰＬの間に多数連結される。このメインセル部２００，２１０を構成するメモリセルＭＣ１，ＭＣ２，ＭＣ１１，ＭＣ２１
アクセストランジスタ１及び強誘電体キャパシタ３を有してなる本例の基準セルＲＣ
この基準セル部１００，１１０をなす基準セルＲＣ１，ＲＣ２，ＲＣ１１，ＲＣ２１
【００２７】本例では、基準セルキャパシタ３のキャパシタンスをメモリセルキャパシタ２のキャパシタンスとは変えて製造することにより、従来構造で必須としてあったプリチャージ及び等化部１０，１１、そしてパスゲートＰＧが除去されるものである。これにより、基準セルに対するデータ入力及び等化動作が不要になって高速化を図れることになる。」
　「【００３３】図４の例を用いて読出動作について説明する。なお、センスアンプ３００で感知されるメインセル部２００内のメモリセルＭＣ１から記憶データを読出すものとし、基準セルの開口Ｄのサイズを縮小してある構造とする。
【００３４】この場合、基準セルＲＣ１，ＲＣ２の動作は抑止され、（他方の）ビットラインＢＬｂ１に感知用基準電圧を提供するために基準セルＲＣ１１のみが動作する。そして、
基準セル部１１０内の基準セル信号ＲＤＩＮ２をハイとした後、基準セルワードラインＲＷＬ２をイネーブルさせると、ビットラインＢＬｂ１には反転分極量の変化に起因した電圧が現れ２. ５Ｖの基準電圧が設定される。
基準セルキャパシタ３
【００３５】一方、メインセル部２００のワードラインＭＷＬ１とプレートラインＭＰＬ１にハイ印加されると、メモリセルＭＣ１がデータ“１”を記憶していれば分極方向が変わるため、これに従う電圧がプリチャージ済みの（一方の）ビットラインＢＬａ１にデベロープされる。このデベロープ電圧と基準電圧とを図８の構造としたセンスアンプ３００が比較してその差を増幅する結果、ビットラインＢＬａ１のデータ電圧が感知増幅される。そして、イネーブル信号Ｃｄｔａのハイ印加で伝送トランジスタＳ１がオンすれば、データラインＤ／Ｏ１へデータが出力される。データがデータラインＤ／Ｏ１を通じて読出された後は、センスアンプ３００の制御によりプリチャージが実行される。すなわち、センスアンプ３００にパルス形態の信号を印加してビットラインＢＬａ１をハーフレベルやグランドレベルとする。
【００３６】このように、ビットラインごとに指定した従来のような基準セルデータの入力や等化作業は一切必要ないため、それだけ高速化を図ることができる。」
　
　ここにおいて、００１４段落、図３及び図４に注目すると、図３の「ＲＰＬ２」は「基準セルプレートラインＲＰＬ２」（００１４段落）と記載されていることから、図３の「ＲＰＬ２」と同様な構成である図４の「ＲＰＬ２」についても、「基準セルプレートラインＲＰＬ２」であり、また、図４から、「基準セルプレートラインＲＰＬ２」と「基準セルワードラインＲＷＬ２」が互いに隣接して第１方向（図面の左右方向）に構成され、「メインセル部２１０」及び「基準セル部１１０」に対応していることは明らかである。
　また、図４の「ＢＬｂ１」が「ビットラインＢＬｂ１」（００３４段落）であることから、図４の「ＢＬｂ２」はビットラインＢＬｂ２であり、図４から、ビットラインＢＬｂ１、ＢＬｂ２は第２方向（図面の上下方向）に構成されていることは明らかである。
　また、「基準セルキャパシタ３」の第１電極が「基準セルプレートラインＲＰＬ２」に連結され、第２電極は「アクセストランジスタ１」に接続されていることが図４に示されている。
　さらに、図４から、複数の「基準セルキャパシタ３」の第１電極は「基準セルプレートラインＲＰＬ２」によって共通に接続され、第２電極は「基準セル信号ＲＤＩＮ２」が供給されるラインによって共通に接続されていることから、複数の「基準セルキャパシタ３」は互いに並列に構成されており、第２電極が「基準セル信号ＲＤＩＮ２」が供給されるラインによって共通に接続されていることから、「基準セルキャパシタ３」はビットラインＢＬｂ１、ＢＬｂ２に対して共通に利用されることは明らかである。
　また、図４から、「基準セル信号ＲＤＩＮ２」は、「基準セルキャパシタ３」の第２電極と「アクセストランジスタ１」との間に連結されたラインに供給されていることは自明である。
　そして、「アクセストランジスタ１」は、ビットラインＢＬｂ１、ＢＬｂ２に対応して、ビットラインＢＬｂ１、ＢＬｂ２と「基準セルキャパシタ３」の第２電極との間に構成されており、「アクセストランジスタ１」のゲートに「基準セルワードラインＲＷＬ２」が接続されていることから、「基準セルワードラインＲＷＬ２」に印加される信号により制御されることも明らかである。
　
　以上を総合すると、引用例には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　「メモリセルＭＣ１１，ＭＣ２１から構成されるメインセル部２１０及び基準セル部１１０に対応して、互いに隣接して第１方向に構成される基準セルプレートラインＲＰＬ２と基準セルワードラインＲＷＬ２、
　前記メモリセルＭＣ１１，ＭＣ２１に連結され、第２方向に構成されるビットラインＢＬｂ１、ＢＬｂ２、
　第１電極が前記基準セルプレートラインＲＰＬ２に連結され、第２電極がアクセストランジスタ１に連結され、互いに並列に構成される複数の基準セルキャパシタ３であって、前記ビットラインＢＬｂ１、ＢＬｂ２に対して共通に利用される基準セルキャパシタ３、
　前記基準セルキャパシタ３の前記第２電極とアクセストランジスタ１との間に連結され、基準セル信号ＲＤＩＮ２が供給されるライン、
　前記ビットラインＢＬｂ１、ＢＬｂ２に対応して、前記ビットラインＢＬｂ１、ＢＬｂ２と前記基準セルキャパシタ３の前記第２電極との間に構成され、前記基準セルワードラインＲＷＬ２に印加される信号により制御される前記アクセストランジスタ１、
を含んで構成されることを特徴とする強誘電体メモリの基準セル部１１０。」
　
（４−３）対比
　以下に補正後の発明と引用発明とを対比する。
　引用発明の「メモリセルＭＣ１１，ＭＣ２１」、「メインセル部２１０及び基準セル部１１０」、「基準セルプレートラインＲＰＬ２」、「基準セルワードラインＲＷＬ２」、「ビットラインＢＬｂ１、ＢＬｂ２」、「基準セルキャパシタ３」、「アクセストランジスタ１」は、それぞれ、補正後の発明の「複数の単位セル」、「セルブロック」、「参照プレートライン」、「参照ワードライン」、「複数のビットライン」、「参照キャパシタ」、「スイッチング部」に相当する。
　そして、引用発明の「メインセル部２１０」は「メモリセルＭＣ１１，ＭＣ２１から構成」されているのであるから、「メインセル部２１０及び基準セル部１１０」は「メモリセルＭＣ１１，ＭＣ２１」を含んでいると認められる。
　また、引用発明の「前記ビットラインＢＬｂ１、ＢＬｂ２に対して共通に利用される基準セルキャパシタ３」は、補正後の発明の「前記ビットラインのすべてに対して共通に利用される前記参照キャパシタ」に相当する。
　さらに、補正後の発明の「参照セルのストレージノードＳＮ」は、「参照キャパシタ」の「第２電極」及び「スイッチング部」の間のノードを示していることから、引用発明の「第２電極がアクセストランジスタ１に連結され」、「前記基準セルキャパシタ３の前記第２電極とアクセストランジスタ１との間に連結され」、「前記ビットラインＢＬｂ１、ＢＬｂ２と前記基準セルキャパシタ３の前記第２電極との間」は、それぞれ、補正後の発明の「第２電極が参照セルのストレージノードＳＮに連結され」、「前記ストレージノードＳＮに連結され」、「ビットラインとストレージノードＳＮとの間」に相当する。
　
　したがって、補正後の発明と引用発明とは、
「複数の単位セルを含むセルブロックに対応して、互いに隣接して第１方向に構成される参照プレートラインと参照ワードライン、
　前記単位セルに連結され、第２方向に構成される複数のビットライン、
　第１電極が前記参照プレートラインに連結され、第２電極が参照セルのストレージノードＳＮに連結され、互いに並列に構成される複数の参照キャパシタであって、前記ビットラインのすべてに対して共通に利用される前記参照キャパシタ、
　前記ビットラインに対応して、ビットラインとストレージノードＳＮとの間に構成され、前記参照ワードラインに印加される信号により制御されるスイッチング部；
を含んで構成されることを特徴とする強誘電体メモリの参照装置。」
　である点で一致し、以下の点で相違する。
　
（相違点）
　補正後の発明は、「参照セルのレベルを初期化する初期化部」を備え、当該「初期化部」が「前記ストレージノードＳＮに連結され」ているのに対して、引用発明は、補正後の発明の「初期化部」に相当するものを備えることが特定されておらず、「基準セル信号ＲＤＩＮ２が供給されるライン」が「前記基準セルキャパシタ３の前記第２電極とアクセストランジスタ１との間に連結され」ている点。
　
（４−４）判断
（４−４−１）相違点について
　引用例には、「基準セル部１１０内の基準セル信号ＲＤＩＮ２をハイとした後、基準セルワードラインＲＷＬ２をイネーブルさせると、ビットラインＢＬｂ１には反転分極量の変化に起因した電圧が現れ２. ５Ｖの基準電圧が設定される。」（００３４段落）と記載されており、引用発明は、「基準セルワードラインＲＷＬ２をイネーブルさせる」前に、「基準セル信号ＲＤＩＮ２をハイ」とした信号を「基準セル信号ＲＤＩＮ２が供給されるライン」に出力することで、参照セルのレベルを初期化することを行っているものと認められる。
　したがって、引用発明において、参照セルのレベルを初期化するための「基準セル信号ＲＤＩＮ２」を作成する初期化部を設けること、すなわち、補正後の発明のように「前記ストレージノードＳＮに連結され、参照セルのレベルを初期化する初期化部」を設けることは当業者であれば容易に想到し得た事項である。
　
（４−４−２）判断についてのまとめ 
　以上検討したとおり、補正後の発明は、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
（４−５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲により特定される発明が特許出願の際独立して特許を受けることができるものではないから、特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しないものである。
　
（５）補正却下の決定についてのむすび 
　以上のとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。 
　
３．本願発明 
　本件補正は上記のとおり却下されたので、本願の請求項１〜７に係る発明は、平成１４年１月２４日付けの明細書及び図面の記載からみて、その特許請求の範囲１〜７に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載された事項により特定される以下のとおりのものである。
　
「【請求項１】　複数の単位セルを含むセルブロックに対応して、互いに隣接して第１方向に構成される参照プレートラインと参照ワードライン；
　前記単位セルに連結され、第２方向に構成される複数のビットライン；
　第１電極が前記参照プレートラインに連結され、第２電極が参照セルのストレージノードＳＮに連結され、互いに並列に構成される複数の参照キャパシタ；
　前記ストレージノードＳＮに連結され、参照セルのレベルを初期化する初期化部；
　前記ビットラインに対応して、ビットラインとストレージノードＳＮとの間に構成され、前記参照ワードラインに印加される信号により制御されるスイッチング部；
を含んで構成されることを特徴とする強誘電体メモリの参照装置。」
　
４．引用刊行物に記載された発明 
　引用刊行物に記載された発明は、上記２．（４−２）において引用発明として認定したとおりのものである。
　
５．判断
　本願発明は、補正後の発明から、上記２．（２）に記載した補正事項１についての補正によりなされた技術的限定を省いたものである。
　そうすると、２．（４−４）において検討したとおり、補正後の発明は、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、補正後の発明から技術的限定を省いた本願発明についても、当然に、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明１は特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび 
　以上のとおり、本願の請求項１に係る発明は特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。 
　よって、結論のとおり審決する。