【事件の表示】
　特願２００２−１７０６１４「特殊メモリデバイス」拒絶査定不服審判事件〔平成１５年　６月２７日出願公開、特開２００３−１７７９５８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
　１．手続の経緯
　本願は、特許法第３６条の２第１項に規定されている外国語書面を願書に添付して平成１４年６月１１日（パリ条約による優先権主張２００１年６月１１日、米国）になされた出願であって、特許法第３６条の２第２項の規定により前記外国語書面の翻訳文（以下、単に「翻訳文」という。）が平成１４年８月８日付けで提出され、平成１７年３月２４日付けで拒絶理由通知がなされ、同年９月２８日付けで手続補正がなされたが、平成１８年６月２６日付けで拒絶査定がなされ、これに対し、同年９月２９日に審判請求がなされるとともに、同年１０月２５日付けで手続補正（以下、「本件第１補正」という。）がなされ、同年１０月２７日付けで再度の手続補正（以下、「本件第２補正」という。）がなされ、平成１９年３月３０日付けで審査官より前置報告がなされ、平成２１年５月１４日付けで当審より審尋がなされ、それに対し同年９月１６日付けで回答書が提出されたものである。
　
　２．本件第１補正についての補正却下の決定
　
　［本件第１補正についての補正却下の決定の結論］
　本件第１補正を却下する。
　
　［本件第１補正についての補正却下の決定の理由］
　2-1．本件第１補正の内容
　本件第１補正は、平成１７年９月２８日付けの手続補正により補正された特許請求の範囲（以下、「補正前の特許請求の範囲」という。）の記載
　
「【請求項１】　特殊メモリデバイスであって、
少なくとも１つの特殊メモリバンクおよび少なくとも１つの通常メモリバンクを含む少なくとも２つの別々のメモリバンクを含んだメモリモジュールと、
前記メモリモジュールと同じダイ上に内蔵され、内部バスを介して前記少なくとも１つの特殊メモリバンクへの読取り／書込みアクセスを有し、少なくとも１つの予め決定されたタスクを実行するように構成された特定用途向け信号処理ユニットＡＳＳＰＵと、
前記ＡＳＳＰＵにより実行可能な前記少なくとも１つの所定のタスクの少なくとも１つに関連するデータに対して、前記少なくとも１つの特殊メモリバンクのアドレスに対応付けられた前記特定用途向け信号処理ユニットＡＳＳＰＵのレジスタへの外部の主処理ユニットのアクセスを可能にし、前記少なくとも１つの通常メモリバンクへの前記主処理ユニットのアクセスを可能にする、外部主処理ユニットを前記メモリモジュールに結合するバスインタフェースと、および
前記主処理ユニットによる前記少なくとも１つの通常メモリバンクの少なくとも１つへのアクセスと同時に、前記ＡＳＳＰＵによる前記少なくとも１つの特殊メモリバンクの少なくとも１つへのアクセスを可能にするトラフィック管理ユニットＴＭＵとを含む特殊メモリデバイス。
　
　【請求項２】　外部ディスプレイデバイスに結合されるバスインタフェースをさらに含み、前記少なくとも１つの特殊メモリバンクは、ディスプレイデータの全フレームを格納するための充分なメモリ領域を含む請求項１記載の特殊メモリデバイス。
　
　【請求項３】　前記ＴＭＵは、前記主処理ユニットのメモリアドレスバスに示されるアドレスレンジに基づいて、前記主処理ユニットがどのバンクへのアクセスを所望するかを決定する請求項１または２記載の特殊メモリデバイス。
　
　【請求項４】　前記主処理ユニットへの前記バスインタフェースは、前記内蔵されたＡＳＳＰＵをもたないメモリモジュールと前記主処理ユニットとのあいだのバスインタフェースに対して工業規格に準拠する請求項１、２または３記載の特殊メモリデバイス。
　
　【請求項５】　前記メモリモジュールは、ダイナミックランダムアクセスメモリＤＲＡＭであり、前記主処理ユニットは、中央演算処理装置ＣＰＵおよびディジタル信号プロセッサＤＳＰを少なくとも含む群から選択される請求項１、２、３または４記載の特殊メモリデバイス。
　
　【請求項６】　主処理ユニットと、メモリモジュールと同じダイ上に内蔵された特定用途向け信号処理ユニットＡＳＳＰＵとのあいだでメモリモジュールのメモリを共有する方法であって、メモリモジュールには、主処理ユニットとＡＳＳＰＵにより共有される少なくとも１つのバンクと、主処理ユニットによりアクセス可能な少なくとも１つの通常バンクとが含まれるメモリ共有方法であって、
ＡＳＳＰＵにより実行可能な所定のタスクに関連するデータに応じて、主処理ユニットおよびＡＳＳＰＵにより共有されるメモリモジュールのバンクへのアクセスを主処理ユニットが所望するかを決定することと、
前記決定が、メモリモジュールの非共有（通常）バンクへのアクセスを主処理ユニットが所望することであれば、主処理ユニットによる前記非共有バンクへのアクセスを可能にし、同時に前記共有バンクへのＡＳＳＰＵのアクセスを可能にすることとを含む方法。
　
　【請求項７】　前記決定が、共有バンクへのアクセスを主処理ユニットが所望することであれば、主処理ユニットが前記共有バンクにアクセスするあいだ、前記共有バンクへの前記ＡＳＳＰＵのアクセスを防止することをさらに含む請求項６記載の方法。
　
　【請求項８】　少なくとも１つの特殊メモリバンクを含むメモリモジュールと、
前記メモリモジュールと同じダイ上に内蔵され、内部バスを介して前記少なくとも１つの特殊メモリバンクへの読取り／書込みアクセスを有し、少なくとも１つの予め決定されたタスクを実行するように構成された特定用途向け信号処理ユニットＡＳＳＰＵと、
主処理ユニットを前記メモリモジュールに結合し、前記少なくとも１つの特殊バンクの少なくとも１つのアドレスにマッピングされる前記ＡＳＳＰＵの少なくとも１つのレジスタへの前記主処理ユニットのアクセスを可能にするバスインタフェースと、
前記少なくとも１つのレジスタの少なくとも１つへの前記主処理ユニットによるアクセスと、前記少なくとも１つのアドレスの前記少なくとも１つを含む前記少なくとも１つの特殊メモリバンクの少なくとも１つへの前記ＡＳＳＰＵによるアクセスとを同時に可能にするトラフィック管理ユニットＴＭＵとを含む特殊メモリデバイス。
　
　【請求項９】　前記メモリモジュールは、少なくとも１つの通常バンクを含み、前記バスインタフェースは、前記少なくとも１つの通常メモリバンクの少なくとも１つへの前記主処理ユニットのアクセスを可能にし、前記ＴＭＵは、前記主処理ユニットによる前記少なくとも１つの通常メモリバンクの少なくとも１つへのアクセスと同時に、前記ＡＳＳＰＵによる前記少なくとも１つの特殊バンクの少なくとも１つへのアクセスを可能にする請求項８記載の特殊メモリデバイス。
　
　【請求項１０】　前記ＡＳＳＰＵが前記少なくとも１つの特殊バンクにアクセスするための特別のバスをさらに含み、前記少なくとも１つのレジスタは、入力ＦＩＦＯレジスタおよび出力ＦＩＦＯレジスタを含み、前記ＡＳＳＰＵが前記少なくとも１つの特殊バンクにアクセスするために前記特別なバスを使用しない場合の予備サイクル中、前記ＴＭＵは、前記特別なバスで予備サイクルを用いて、前記入力ＦＩＦＯレジスタから前記少なくとも１つの特殊バンクの少なくとも１つに書き込み、前記少なくとも１つの特殊バンクの少なくとも１つから前記出力ＦＩＦＯレジスタに読み取る請求項８または９記載の特殊メモリデバイス。
　
　【請求項１１】　外部ディスプレイデバイスに結合されるバスインタフェースをさらに含み、前記少なくとも１つの特殊メモリバンクは、ディスプレイデータの全フレームを格納するために充分なメモリ領域を含む請求項８、９または１０記載の特殊メモリデバイス。
　
　【請求項１２】　前記ＴＭＵは、前記主処理ユニットのメモリアドレスバスに示されるアドレスレンジに基づいて、前記少なくとも１つの特殊バンクの少なくとも１つへのアクセスを前記主処理ユニットが所望するかを決定する請求項８、９、１０または１１記載の特殊メモリデバイス。
　
　【請求項１３】　前記主処理ユニットへの前記バスインタフェースは、前記内蔵されたＡＳＳＰＵをもたないメモリモジュールと前記主処理ユニットとのあいだのバスインタフェースに対して工業規格に準拠する請求項８、９、１０、１１または１２記載の特殊メモリデバイス。
　
　【請求項１４】　前記メモリモジュールは、ダイナミックランダムアクセスメモリＤＲＡＭであり、前記主処理ユニットは、中央演算処理装置ＣＰＵおよびディジタル信号プロセッサＤＳＰを少なくとも含む群から選択される請求項８、９、１０、１１、１２または１３記載の特殊メモリデバイス。
　
　【請求項１５】　主処理ユニットと、メモリモジュールと同じダイ上に内蔵され、少なくとも１つの所定のタスクを実行するように構成された特定用途向け信号処理ユニットＡＳＳＰＵとのあいだでメモリモジュールのメモリを共有する方法であり、メモリモジュールには、少なくとも１つの特殊メモリバンクが含まれるメモリ共有方法であって、
前記少なくとも１つの特殊メモリバンクの１つにある少なくとも１つの所定のアドレスの１つへのアクセスを主処理ユニットが所望するかを決定することと、
前記決定が、前記少なくとも１つの特殊バンクの１つにある前記少なくとも１つの所定のアドレスの１つへのアクセスを主処理ユニットが所望することであれば、主処理ユニットによる前記１つのアドレスへマッピングされる前記ＡＳＳＰＵの少なくとも１つのレジスタへのアクセスを可能にすることと、
前記主処理ユニットのアクセス中、前記ＡＳＳＰＵが所望すれば、前記１つのアドレスを含む前記１つの特殊バンクへの前記ＡＳＳＰＵのアクセスを可能にすることとを含む方法。
　
　【請求項１６】　請求項６または７記載の方法工程を実行するための格納されたコンピュータコード部分を有するコンピュータプログラムの記録媒体。
　
　【請求項１７】　請求項１５記載の方法工程を実行するための格納されたコンピュータコード部分を有するコンピュータプログラムの記録媒体。
　
　【請求項１８】　主処理ユニットと、メモリモジュールと同じダイ上に内蔵され、少なくとも１つの所定のタスクを実行するように構成された特定用途向け信号処理ユニットＡＳＳＰＵとのあいだでメモリモジュールのメモリを共有する方法であり、メモリモジュールは、少なくとも１つの特殊メモリバンクが含まれるメモリ共有方法であって、
少なくとも１つの特殊メモリバンクの１つへのアクセスを主処理ユニットが所望するかを決定することと、
前記決定が、前記少なくとも１つの特殊バンクの１つへのアクセスを主処理ユニットが所望することであれば、前記１つの特殊バンクへの主処理ユニットの間接的なアクセスを可能にすることと、
前記主処理ユニットのアクセス中、前記ＡＳＳＰＵが所望すれば、前記１つの特殊バンクへの前記ＡＳＳＰＵの直接的なアクセスを可能にすることとを含む方法。」
　
を、
　
「【請求項１】　特殊メモリデバイスであって、
少なくとも１つの特殊メモリバンクおよび少なくとも１つの通常メモリバンクを含む少なくとも２つの別々のメモリバンクを含んだメモリモジュールと、
前記メモリモジュールと同じダイ上に内蔵され、内部バスを介して前記少なくとも１つの特殊メモリバンクへの読取り／書込みアクセスを有し、少なくとも１つの予め決定されたタスクを実行するように構成された特定用途向け信号処理ユニットＡＳＳＰＵであって、複数の制御レジスタと、当該ＡＳＳＰＵにデータを書き込むための入力ＦＩＦＯと、当該ＡＳＳＰＵによるデータ出力を受け取るための出力ＦＩＦＯと、複数のＦＩＦＯレジスタとを備え、当該制御レジスタが前記特殊メモリバンクにおけるそれぞれのアドレスと対応付けられてなる特定用途向け信号処理ユニットＡＳＳＰＵと、
前記ＡＳＳＰＵにより実行可能な前記少なくとも１つの所定のタスクの少なくとも１つに関連するデータに対して、前記少なくとも１つの特殊メモリバンクの第１のアドレスにおいて入力ＦＩＦＯレジスタへのデータを書き、第２のアドレスにおいて出力ＦＩＦＯレジスタからデータを読み出すために、主処理ユニットのアクセスを可能にし、前記少なくとも１つの通常メモリバンクへの前記主処理ユニットのアクセスを可能にする、外部主処理ユニットを前記メモリモジュールに結合するバスインタフェースと、および
前記主処理ユニットによる前記少なくとも１つの通常メモリバンクの少なくとも１つへのアクセスと同時に、前記ＡＳＳＰＵによる前記少なくとも１つの特殊メモリバンクの少なくとも１つへのアクセスを可能にするトラフィック管理ユニットＴＭＵとを含む特殊メモリデバイス。
　
　【請求項２】　外部ディスプレイデバイスに結合されるバスインタフェースをさらに含み、前記少なくとも１つの特殊メモリバンクは、ディスプレイデータの全フレームを格納するための充分なメモリ領域を含む請求項１記載の特殊メモリデバイス。
　
　【請求項３】　前記ＴＭＵは、前記主処理ユニットのメモリアドレスバスに示されるアドレスレンジに基づいて、前記主処理ユニットがどのバンクへのアクセスを所望するかを決定する請求項１または２記載の特殊メモリデバイス。
　
　【請求項４】　前記主処理ユニットへの前記バスインタフェースは、前記内蔵されたＡＳＳＰＵをもたないメモリモジュールと前記主処理ユニットとのあいだのバスインタフェースに対して工業規格に準拠する請求項１、２または３記載の特殊メモリデバイス。
　
　【請求項５】　前記メモリモジュールは、ダイナミックランダムアクセスメモリＤＲＡＭであり、前記主処理ユニットは、中央演算処理装置ＣＰＵおよびディジタル信号プロセッサＤＳＰを少なくとも含む群から選択される請求項１、２、３または４記載の特殊メモリデバイス。
　
　【請求項６】　少なくとも１つの特殊メモリバンクを含むメモリモジュールと、
前記メモリモジュールと同じダイ上に内蔵され、内部バスを介して前記少なくとも１つの特殊メモリバンクへの読取り／書込みアクセスを有し、少なくとも１つの予め決定されたタスクを実行するように構成された特定用途向け信号処理ユニットＡＳＳＰＵであって、複数の制御レジスタと、当該ＡＳＳＰＵにデータを書き込むための入力ＦＩＦＯと、当該ＡＳＳＰＵによるデータ出力を受け取るための出力ＦＩＦＯと、複数のＦＩＦＯレジスタとを備え、当該制御レジスタが前記特殊メモリバンクにおけるそれぞれのアドレスと対応付けられてなる特定用途向け信号処理ユニットＡＳＳＰＵと、
主処理ユニットを前記メモリモジュールに結合し、前記少なくとも１つの特殊バンクの前記制御レジスタのそれぞれのアドレスの前記ＡＳＳＰＵのそれぞれの制御レジスタへの前記主処理ユニットのアクセスを可能にするバスインタフェースと、
前記制御レジスタの少なくとも１つと、前記主処理ユニットによる特殊メモリバンクの少なくとも１つと、前記ＡＳＳＰＵとのアクセスを同時に制御するトラフィック管理ユニットＴＭＵと
を含む特殊メモリデバイス。
　
　【請求項７】　前記メモリモジュールは、少なくとも１つの通常バンクを含み、前記バスインタフェースは、前記少なくとも１つの通常メモリバンクの少なくとも１つへの前記主処理ユニットのアクセスを可能にし、前記ＴＭＵは、前記主処理ユニットによる前記少なくとも１つの通常メモリバンクの少なくとも１つへのアクセスと同時に、前記ＡＳＳＰＵによる前記少なくとも１つの特殊バンクの少なくとも１つへのアクセスを可能にする請求項６記載の特殊メモリデバイス。
　
　【請求項８】　外部ディスプレイデバイスに結合されるバスインタフェースをさらに含み、前記少なくとも１つの特殊メモリバンクは、ディスプレイデータの全フレームを格納するために充分なメモリ領域を含む請求項６記載の特殊メモリデバイス。
　
　【請求項１０】　前記ＴＭＵは、前記主処理ユニットのメモリアドレスバスに示されるアドレスレンジに基づいて、前記少なくとも１つの特殊バンクの少なくとも１つへのアクセスを前記主処理ユニットが所望するかを決定する請求項６記載の特殊メモリデバイス。
　
　【請求項１１】　前記主処理ユニットへの前記バスインタフェースは、前記内蔵されたＡＳＳＰＵをもたないメモリモジュールと前記主処理ユニットとのあいだのバスインタフェースに対して工業規格に準拠する請求項６記載の特殊メモリデバイス。
　
　【請求項１２】　前記メモリモジュールは、ダイナミックランダムアクセスメモリＤＲＡＭであり、前記主処理ユニットは、中央演算処理装置ＣＰＵおよびディジタル信号プロセッサＤＳＰを少なくとも含む群から選択される請求項６記載の特殊メモリデバイス。
　
　【請求項１３】　主処理ユニットと、メモリモジュールと同じダイ上に内蔵され、少なくとも１つの所定のタスクを実行するように構成された特定用途向け信号処理ユニットＡＳＳＰＵとのあいだでメモリモジュールのメモリを共有する方法であり、メモリモジュールには、少なくとも１つの特殊メモリバンクが含まれるメモリ共有方法であって、
当該メモリ共有方法が、
前記ＡＳＳＰＵの制御レジスタに対応付けられた少なくとも１つの特殊メモリバンクの所定のアドレスの１つへのアクセスを主処理ユニットが所望するかを決定する工程であって、前記ＡＳＳＰＵが複数の制御レジスタと、当該ＡＳＳＰＵにデータを書き込むための入力ＦＩＦＯと、当該ＡＳＳＰＵによるデータ出力を受け取るための出力ＦＩＦＯと、複数のＦＩＦＯレジスタとを備え、当該制御レジスタが前記特殊メモリバンクにおけるそれぞれのアドレスと対応付けられてなる工程と、
前記決定が、前記少なくとも１つの特殊バンクの所定のアドレスのアクセスを主処理ユニットが所望することであれば、前記ＡＳＳＰＵの制御レジスタへのアクセスを可能にする工程と、
前記主処理ユニットのアクセス中、前記ＡＳＳＰＵが所望すれば、前記１つの特殊バンクへの前記ＡＳＳＰＵのアクセスを可能にする工程と
を含む方法。
　
　【請求項１０】　請求項１２記載の方法工程を実行するための格納されたコンピュータコード部分を有するコンピュータプログラムの記録媒体。」（以下、「第１補正後の特許請求の範囲」という。）
　
に補正するものである（なお、補正前の特許請求の範囲に記載されている請求項と、第１補正後の特許請求の範囲に記載されている請求項を、以下ではそれぞれ「補正前の請求項」、「第１補正後の請求項」という。）。
　
　2-2．本件第１補正の適否
　2-2-A．新規事項の有無
　上記「１．手続の経緯」における翻訳文は、特許法第３６条の２第４項の規定により、願書に最初に添付した明細書及び図面とみなされるので、第１補正後の請求項の記載が、前記翻訳文に記載された事項の範囲内のものであるのか否か、すなわち、本件第１補正が特許法第１７条の２第３項の規定に適合するか否かを検討する。
　
　（イ）第１補正後の請求項１には、「特定用途向け信号処理ユニットＡＳＳＰＵであって、複数の制御レジスタと、当該ＡＳＳＰＵにデータを
書き込むための
と
受け取るための
と
とを備え
　
　（ロ）第１補正後の請求項１には、前記記載Ａが存在し、前記記載Ａには、「出力ＦＩＦＯ」が「ＡＳＳＰＵによるデータ出力を受け取るため」のものであるという趣旨の記載（以下、「記載Ｃ」という。）が存在する（第１補正後の請求項６及び１３にも、同趣旨の記載が存在する。）。
　
　（ハ）第１補正後の請求項１には、前記記載Ａが存在し、前記記載Ａにおいては、「・・・と、・・・と、・・・とを備え」という文章構造が用いられており、したがって、前記記載Ａには、「入力ＦＩＦＯ」と「出力ＦＩＦＯ」とは別の「複数のＦＩＦＯレジスタ」を特定用途向け信号処理ユニットＡＳＳＰＵが「備え」るという趣旨の記載（以下、「記載Ｄ」という。）が存在する（第１補正後の請求項６及び１３にも、同趣旨の記載が存在する。）。
　
　そこで、上記（イ）〜（ハ）で指摘した前記記載Ｂ〜Ｄが、前記翻訳文に記載された事項の範囲内のものであるか否かを、順に検討する。
　そのため、前記翻訳文における「入力ＦＩＦＯ」、「出力ＦＩＦＯ」、「ＦＩＦＯレジスタ」に関する記載を参照すると、前記翻訳文の請求項１４には、
　
「【請求項１４】  前記ＡＳＳＰＵが前記少なくとも１つの特殊バンクにアクセスするための特別のバスをさらに含み、前記少なくとも１つのレジスタは、
入力ＦＩＦＯ
出力ＦＩＦＯ
入力ＦＩＦＯ
出力ＦＩＦＯ
　
という記載が存在し、前記翻訳文の段落【００３６】、【００３８】、【００３９】、【００４２】、【００５０】には、それぞれ、
　
「【００３６】図１２に、内蔵メモリ４４０の内部構造の別の好適な実施形態が示されている。この好適な実施形態において、ＣＰＵ４１０は、特殊バンク５２０の特定のアドレスにマッピング（対応づけ）されたＡＳＳＰＵ５０５
の
の
レジスタ１２１５
入力ＦＩＦＯレジスタ１２３０
出力ＦＩＦＯレジスタ１２４０
ＦＩＦＯレジスタ１２３０および１２４０
入力ＦＩＦＯレジスタ１２３０
ＦＩＦＯ１２３０
入力レジスタ１２３０
出力レジスタ１２４０
出力ＦＩＦＯ１２４０
入力ＦＩＦＯ１２３０
　
「【００３８】ＴＭＵ１２１０は、デマルチプレクサ１２６０およびマルチプレクサ１２７０を制御する。デマルチプレクサ１２６０は、データ入力バッファ５４０からの１つの入力と、ＴＭＵ１２１０からの制御信号に応じて、データバス５８０または
ＦＩＦＯ入力レジスタ１２３０
ＦＩＦＯ出力レジスタ１２４０
　
「【００３９】以下、図６を参照して、システム４００によるビデオ伸張の例の工程を説明する。ＣＰＵ４１０は、工程６０２において、新しい圧縮フレームがメモリに入力され始めたことをＡＳＳＰＵ５０５に通知する。通知は、たとえば、メモリ４４０とＣＰＵ４１０とのあいだの外部インタフェースを通して送られるコマンドデータワードを介したものであり得る。圧縮フレームは、メモリへ入力され始める。典型的であって必然的ではないが、フレーム内のデータの順序は予め規定されているが、アドレスがフレームのどの部分が書き込まれているかを示すように使用されるか、または、特別なプレフィックスがデータ用に使用され得る。好適な実施形態に応じて、圧縮フレームは、特殊バンク５２０または
入力ＦＩＦＯレジスタ１２３０
出力ＦＩＦＯレジスタ１２４０
　
「【００４２】つぎの代替機能フローにおいては、ＣＰＵ４１０とＡＳＳＰＵ５０５とのあいだに通知がまったくないか、またはほとんどない。このような場合、たとえば図１２に示すような内部構造の場合、ＣＰＵ４１０は
出力ＦＩＦＯ１２４０
出力ＦＩＦＯ１２４０
　
「【００５０】図９は、本発明の好適な実施形態による、ビデオ機能を備えたディジタルカメラシステムを示す。本発明により、ビデオ機能を備えたカメラが使用するチップ数を、ビデオ機能をもたないカメラのものと同数にすることができる。カメラのバックエンドプロセッサＣＢＥＰ９１０とロジック内蔵メモリ４４０とのあいだの相互接続は、図４を参照して記載するＣＰＵ４１０とロジック内蔵メモリ４４０とのあいだの相互接続に類似しているため、図９は、簡潔に記載したものしか示していない。ＣＢＥＰ９１０は、ビデオ、イメージおよび／またはグラフィックデータをロジック内蔵メモリ４４０に転送する。ＣＢＥＰのメモリアドレスバス上に示されるアドレスレンジか、またはＣＢＥＰ９１０とロジック内蔵メモリ４４０とのあいだのインタフェース内の特別な専用信号のいずれかにより、このようなデータは、ＣＢＥＰ９１０とロジック内蔵メモリ４４０とのあいだで交換される他の（汎用）データと区別される。イメージ／ビデオデータは、ＡＳＳＰＵ５０５（図５）により処理され、特殊バンク５２０内に一時的に格納される。処理は、特に、圧縮、伸張、フィルタリングおよび色−空間の変換から１以上のものを含み得る。ＡＳＳＰＵ５０５は、たとえば、ＣＢＥＰ９１０を中断するために使用され得るＣＢＥＰ９１０とロジック内蔵メモリ４４０とのインタフェースで専用信号を利用することにより、あるセグメントがすでに処理されたことや、準備が完了したという信号を、ＣＢＥＰ９１０に任意に出す。別の例として、ＡＳＳＰＵ５０５は、ある所与のメモリロケーション、たとえば、特殊バンク５２０にあるアドレスにマッピングされた制御レジスタをＣＢＥＰ９１０にポーリングさせることにより、セグメントの準備が完了したという信号を出し得る。その後、ＣＢＥＰ９１０は、これらの処理されたデータセグメントを読み取り得る。別の代替例として、ＣＢＥＰ９１０は、
出力ＦＩＦＯレジスタ１２４０
　
という記載が存在するので、前記翻訳文におけるこれらの記載を踏まえて、前記記載Ｂ〜Ｄに対する検討を行う。
　
　まず、上記（イ）で指摘した前記記載Ｂであるが、前記翻訳文の請求項１４や、前記翻訳文の前記段落【００３６】には、「入力ＦＩＦＯレジスタ」から「特殊バンク」に書き込む旨の記載が存在し、同段落【００３６】には「ＡＳＳＰＵのレジスタ１２１５」に含まれる「入力ＦＩＦＯレジスタ１２３０」に対してＣＰＵ４１０が書込みを行う旨の記載が存在するが、前記記載Ｂのように、「入力ＦＩＦＯ」が、「ＡＳＳＰＵにデータを書き込むため」のものであるという趣旨の記載は前記翻訳文には存在せず、前記翻訳文の記載から自明でもない。
　
　次に、上記（ロ）で指摘した前記記載Ｃであるが、前記翻訳文の請求項１４や、前記翻訳文の前記段落【００３６】には、「特殊バンク」から「出力ＦＩＦＯレジスタ」に読み取る旨の記載が存在し、同段落【００３６】には「ＡＳＳＰＵのレジスタ１２１５」に含まれる「出力ＦＩＦＯレジスタ１２４０」からＣＰＵ４１０が読取りを行なう旨の記載が存在するが、前記記載Ｃのように、「出力ＦＩＦＯ」が「ＡＳＳＰＵによるデータ出力を受け取るため」のものであるという趣旨の記載は前記翻訳文には存在せず、前記翻訳文の記載から自明でもない。
　
　次に、上記（ハ）で指摘した前記記載Ｄであるが、前記翻訳文には「入力ＦＩＦＯレジスタ」と「出力ＦＩＦＯレジスタ」の他には「複数のＦＩＦＯレジスタ」は記載されておらず、前記記載Ｄのように、「入力ＦＩＦＯ」と「出力ＦＩＦＯ」とは別の「複数のＦＩＦＯレジスタ」を特定用途向け信号処理ユニットＡＳＳＰＵが「備え」ることは前記翻訳文には記載されておらず、前記翻訳文の記載から自明でもない。なお、前記翻訳文の段落【００３６】には、ＦＩＦＯレジスタ１２３０および１２４０のそれぞれの満／空状態を示すための「２つのさらなるレジスタ１２８０および１２９０」が記載されているが、この「２つのさらなるレジスタ１２８０および１２９０」が「ＦＩＦＯレジスタ」であることは、前記翻訳文には記載されておらず、自明でもない。
　
　以上検討したように、前記記載Ｂ〜Ｄは、いずれも、前記翻訳文に記載された事項の範囲内のものではないので、本件第１補正は、特許法第１７条の２第３項に規定されている要件を満たしていない。
　
　2-2-B．補正の目的について
　上記「2-2-A．新規事項の有無」で述べたように、本件第１補正は特許法第１７条の２第３項に規定されている要件を満たさないが、仮に、本件第１補正が特許法第１７条の２第３項に規定されている要件を満たすものと仮定した場合に、本件第１補正が特許法第１７条の２第４項の規定に適合するか否かを検討する。
　第１補正後の特許請求の範囲には、請求項１０が２つ存在する（請求項８の直後に１つと、特許請求の範囲の末尾に１つ存在する）ので、この点に留意しつつ本件第１補正を行った前後の請求項の対応関係を検討すると、
　
　　（ａ）補正前の請求項１〜５が、第１補正後の請求項１〜５に対応する。
　　（ｂ）補正前の請求項６、７は削除された。
　　（ｃ）補正前の請求項８が、第１補正後の請求項６に対応する。
　　（ｄ）補正前の請求項９が、第１補正後の請求項７に対応する。
　　（ｅ）補正前の請求項１０は削除された。
　　（ｆ）補正前の請求項１１が、第１補正後の請求項８に対応する。
　　（ｇ）補正前の請求項１２は、第１補正後の特許請求の範囲の中に２つ存在する請求項１０のうち、請求項８の直後に記載されている請求項１０に対応する。
　　（ｈ）補正前の請求項１３は、第１補正後の請求項１１に対応する。
　　（ｉ）補正前の請求項１４は、第１補正後の請求項１２に対応する。
　　（ｊ）補正前の請求項１５は、第１補正後の請求項１３に対応する。
　　（ｋ）補正前の請求項１６は削除された（なお、補正前の請求項１６は補正前の請求項６、７に記載された「方法」の発明を引用しているのに対し、第１補正後の特許請求の範囲の末尾に記載されている請求項１０が引用している第１補正後の請求項１２に記載されているのは「特殊メモリデバイス」の発明であって「方法」の発明ではないから、補正前の請求項１６が、第１補正後の特許請求の範囲の末尾に記載されている請求項１０に対応するという対応関係は認められない。）。
　　（ｌ）補正前の請求項１７は削除された（なお、補正前の請求項１７は補正前の請求項１５に記載された「方法」の発明を引用しているのに対し、第１補正後の特許請求の範囲の末尾に記載されている請求項１０が引用している第１補正後の請求項１２に記載されているのは「特殊メモリデバイス」の発明であって「方法」の発明ではないから、補正前の請求項１７が、第１補正後の特許請求の範囲の末尾に記載されている請求項１０に対応するという対応関係は認められない。）。
　　（ｍ）補正前の請求項１８は削除された。
　　（ｎ）第１補正後の特許請求の範囲の末尾に記載されている請求項１０は、上記（ｋ）及び上記（ｌ）においても述べたように、補正前のどの請求項にも対応しない請求項を
追加
　
という対応関係が存在する。
　
上記（ｎ）で述べた追加は、特許法第１７条の２第４項第１〜４号のいずれを目的とするものでもない
　次に、上記（ｃ）で指摘した補正前の請求項８と、第１補正後の請求項６との関係を更に詳細に検討すると、補正前の請求項８の「特定用途向け信号処理ユニットＡＳＳＰＵと」という記載（以下、「記載Ｅ」という。）を、第１補正後の請求項６においては「特定用途向け信号処理ユニットＡＳＳＰＵであって、複数の制御レジスタと、当該ＡＳＳＰＵにデータを書き込むための入力ＦＩＦＯと、当該ＡＳＳＰＵによるデータ出力を受け取るための出力ＦＩＦＯと、複数のＦＩＦＯレジスタとを備え、当該制御レジスタが前記特殊メモリバンクにおけるそれぞれのアドレスと対応付けられてなる特定用途向け信号処理ユニットＡＳＳＰＵと」という記載に書き換える補正（以下、「補正Ａ」という。）と、補正前の請求項８の「前記少なくとも１つのレジスタの少なくとも１つへの前記主処理ユニットによるアクセスと、前記少なくとも１つのアドレスの前記少なくとも１つを含む前記少なくとも１つの特殊メモリバンクの少なくとも１つへの前記ＡＳＳＰＵによるアクセスとを同時に可能にするトラフィック管理ユニットＴＭＵ」という記載（以下、「記載Ｆ」という。）を、第１補正後の請求項６においては「前記制御レジスタの少なくとも１つと、前記主処理ユニットによる特殊メモリバンクの少なくとも１つと、前記ＡＳＳＰＵとのアクセスを同時に制御するトラフィック管理ユニットＴＭＵ」という記載（以下、「記載Ｇ」という。）に書き換える補正（以下、「補正Ｂ」という。）とが含まれている。
　前記補正Ａは、前記記載Ｅに含まれている「特定用途向け信号処理ユニットＡＳＳＰＵ」という発明特定事項を限定するものであって、補正前後で産業上の利用分野及び解決しようとする課題を変更するものではないから、前記補正Ａは、特許法第１７条の２第４項第２号を目的とするものと認められる。
　一方、前記補正Ｂについて検討すると、
　（イ）前記補正Ｂは、請求項の削除（特許法第１７条の２第４項第１号）を目的とする補正ではない。
　（ロ）前記記載Ｆには、レジスタへ主処理ユニットがアクセスするという発明特定事項が記載されていたが、前記記載Ｇでは、主処理ユニットが何に対してアクセスするのかを特定する記載は存在せず、また、前記記載Ｆには特殊メモリバンクへＡＳＳＰＵがアクセスするという発明特定事項が記載されていたが、前記記載Ｇでは、ＡＳＳＰＵが何に対してアクセスするのかを特定する記載は存在しないので、前記記載Ｆを前記記載Ｇに書き換える前記補正Ｂは、特許法第１７条の２第４項第２号（特許請求の範囲の減縮）を目的とする補正ではない。
　（ハ）前記記載Ｆは誤記ではなかったので、前記記載Ｆを前記記載Ｇに書き換える前記補正Ｂは、特許法第１７条の２第４項第３号（誤記の訂正）を目的とする補正ではない。
　（ニ）前記記載Ｆは明りょうであったのに対し、前記記載Ｇは、
　　（i）何と何とを「同時に制御」するのか不明。
　　（ii）主処理ユニットが何にアクセスするのか不明。
　　（iii）ＡＳＳＰＵが何にアクセスするのか不明。
　　（iv）特殊メモリバンクは何に対してアクセスするのか、或いは、特殊メモリバンクは何からアクセスされるのか不明。
であるから、前記補正Ｂは、もともと明りょうであった前記記載Ｆを、不明りょうな記載Ｇに書き換える補正であるから、そのような前記補正Ｂは、特許法第１７条の２第４項第４号（明りょうでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る。））を目的とする補正でもない。
　
このように、前記補正Ｂは、特許法第１７条の２第４項第１〜４号のいずれを目的とする補正でもない
　以上検討したように、本件第１補正は、上記（ｎ）で述べた追加を行う補正と、前記補正Ｂとを含み、前記追加を行う補正と、前記補正Ｂは、どちらも、特許法第１７条の２第４項第１〜４号のいずれを目的とする補正でもないので、したがって、本件第１補正は特許法第１７条の２第４項の規定に適合しない。
　
　2-2-C．独立特許要件について
　上記「2-2-A．新規事項の有無」で述べたように、本件第１補正は特許法第１７条の２第３項に規定されている要件を満たさないが、仮に、本件第１補正が特許法第１７条の２第３項に規定されている要件を満たすものと仮定した場合、本件第１補正は、上記「2-2-B．補正の目的について」で指摘したように前記補正Ａと前記補正Ｂを含み、このうち前記補正Ａは特許法第１７条の２第４項第２号を目的とする補正であるから、第１補正後の特許請求の範囲に記載された発明が、特許出願の際、独立して特許を受けることができるものであるか否か（すなわち、本件第１補正が、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか否か）を検討する。
　第１補正後の請求項６には、前記記載Ｇが存在するが、この記載Ｇは、
　（i）何と何とを「同時に制御」するのか不明。
　（ii）主処理ユニットが何にアクセスするのか不明。
　（iii）ＡＳＳＰＵが何にアクセスするのか不明。
　（iv）特殊メモリバンクは何に対してアクセスするのか、或いは、特殊メモリバンクは何からアクセスされるのか不明。
であるから、第１補正後の請求項６の記載は不明確であり、特許法第３６条第６項第２号に規定されている要件を満たしていない。
　したがって、第１補正後の特許請求の範囲に記載されている発明は特許出願の際、独立して特許を受けることができるものではないので、本件第１補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。
　
　2-3．本件第１補正についての結び
　上記「2-2-A．新規事項の有無」で述べたように、本件第１補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　また、仮に、本件第１補正が特許法第１７条の２第３項の規定に適合するものと仮定しても、上記「2-2-B．補正の目的について」で述べたように、本件第１補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　また、仮に、本件第１補正が特許法第１７条の２第３項の規定に適合するものと仮定しても、上記「2-2-C．独立特許要件について」で述べたように、本件第１補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　したがって、前記［本件第１補正についての補正却下の決定の結論］のとおり決定する。
　
　３．本件第２補正についての補正却下の決定
　
　［本件第２補正についての補正却下の決定の結論］
　本件第２補正を却下する。
　
　［本件第２補正についての補正却下の決定の理由］
　3-1．本件第２補正の内容
　上記「２．本件第１補正についての補正却下の決定」で述べたように、本件第１補正は却下されたので、本件第２補正は、平成１７年９月２８日付けの手続補正により補正された特許請求の範囲（すなわち、上記「2-1．本件第１補正の内容」で挙げた補正前の特許請求の範囲）の記載を、
　
「【請求項１】　特殊メモリデバイスであって、
少なくとも１つの特殊メモリバンクおよび少なくとも１つの通常メモリバンクを含む少なくとも２つの別々のメモリバンクを含んだメモリモジュールと、
前記メモリモジュールと同じダイ上に内蔵され、内部バスを介して前記少なくとも１つの特殊メモリバンクへの読取り／書込みアクセスを有し、少なくとも１つの予め決定されたタスクを実行するように構成された特定用途向け信号処理ユニットＡＳＳＰＵであって、複数の制御レジスタと、当該ＡＳＳＰＵにデータを書き込むための入力ＦＩＦＯと、当該ＡＳＳＰＵによるデータ出力を受け取るための出力ＦＩＦＯと、複数のＦＩＦＯレジスタとを備え、当該制御レジスタが前記特殊メモリバンクにおけるそれぞれのアドレスと対応付けられてなる特定用途向け信号処理ユニットＡＳＳＰＵと、
前記ＡＳＳＰＵにより実行可能な前記少なくとも１つの所定のタスクの少なくとも１つに関連するデータに対して、前記少なくとも１つの特殊メモリバンクの第１のアドレスにおいて入力ＦＩＦＯレジスタへのデータを書き、第２のアドレスにおいて出力ＦＩＦＯレジスタからデータを読み出すために、主処理ユニットのアクセスを可能にし、前記少なくとも１つの通常メモリバンクへの前記主処理ユニットのアクセスを可能にする、外部主処理ユニットを前記メモリモジュールに結合するバスインタフェースと、および
前記主処理ユニットによる前記少なくとも１つの通常メモリバンクの少なくとも１つへのアクセスと同時に、前記ＡＳＳＰＵによる前記少なくとも１つの特殊メモリバンクの少なくとも１つへのアクセスを可能にするトラフィック管理ユニットＴＭＵとを含む特殊メモリデバイス。
　
　【請求項２】　外部ディスプレイデバイスに結合されるバスインタフェースをさらに含み、前記少なくとも１つの特殊メモリバンクは、ディスプレイデータの全フレームを格納するための充分なメモリ領域を含む請求項１記載の特殊メモリデバイス。
　
　【請求項３】　前記ＴＭＵは、前記主処理ユニットのメモリアドレスバスに示されるアドレスレンジに基づいて、前記主処理ユニットがどのバンクへのアクセスを所望するかを決定する請求項１または２記載の特殊メモリデバイス。
　
　【請求項４】　前記主処理ユニットへの前記バスインタフェースは、前記内蔵されたＡＳＳＰＵをもたないメモリモジュールと前記主処理ユニットとのあいだのバスインタフェースに対して工業規格に準拠する請求項１、２または３記載の特殊メモリデバイス。
　
　【請求項５】　前記メモリモジュールは、ダイナミックランダムアクセスメモリＤＲＡＭであり、前記主処理ユニットは、中央演算処理装置ＣＰＵおよびディジタル信号プロセッサＤＳＰを少なくとも含む群から選択される請求項１、２、３または４記載の特殊メモリデバイス。
　
　【請求項６】　少なくとも１つの特殊メモリバンクを含むメモリモジュールと、
前記メモリモジュールと同じダイ上に内蔵され、内部バスを介して前記少なくとも１つの特殊メモリバンクへの読取り／書込みアクセスを有し、少なくとも１つの予め決定されたタスクを実行するように構成された特定用途向け信号処理ユニットＡＳＳＰＵであって、複数の制御レジスタと、当該ＡＳＳＰＵにデータを書き込むための入力ＦＩＦＯと、当該ＡＳＳＰＵによるデータ出力を受け取るための出力ＦＩＦＯと、複数のＦＩＦＯレジスタとを備え、当該制御レジスタが前記特殊メモリバンクにおけるそれぞれのアドレスと対応付けられてなる特定用途向け信号処理ユニットＡＳＳＰＵと、
主処理ユニットを前記メモリモジュールに結合し、前記少なくとも１つの特殊バンクの前記制御レジスタのそれぞれのアドレスの前記ＡＳＳＰＵのそれぞれの制御レジスタへの前記主処理ユニットのアクセスを可能にするバスインタフェースと、
前記制御レジスタの少なくとも１つと、前記主処理ユニットによる特殊メモリバンクの少なくとも１つと、前記ＡＳＳＰＵとのアクセスを同時に制御するトラフィック管理ユニットＴＭＵと
を含む特殊メモリデバイス。
　
　【請求項７】　前記メモリモジュールは、少なくとも１つの通常バンクを含み、前記バスインタフェースは、前記少なくとも１つの通常メモリバンクの少なくとも１つへの前記主処理ユニットのアクセスを可能にし、前記ＴＭＵは、前記主処理ユニットによる前記少なくとも１つの通常メモリバンクの少なくとも１つへのアクセスと同時に、前記ＡＳＳＰＵによる前記少なくとも１つの特殊バンクの少なくとも１つへのアクセスを可能にする請求項６記載の特殊メモリデバイス。
　
　【請求項８】　外部ディスプレイデバイスに結合されるバスインタフェースをさらに含み、前記少なくとも１つの特殊メモリバンクは、ディスプレイデータの全フレームを格納するために充分なメモリ領域を含む請求項６記載の特殊メモリデバイス。
　
　【請求項９】　前記ＴＭＵは、前記主処理ユニットのメモリアドレスバスに示されるアドレスレンジに基づいて、前記少なくとも１つの特殊バンクの少なくとも１つへのアクセスを前記主処理ユニットが所望するかを決定する請求項６記載の特殊メモリデバイス。
　
　【請求項１０】　前記主処理ユニットへの前記バスインタフェースは、前記内蔵されたＡＳＳＰＵをもたないメモリモジュールと前記主処理ユニットとのあいだのバスインタフェースに対して工業規格に準拠する請求項６記載の特殊メモリデバイス。
　
　【請求項１１】　前記メモリモジュールは、ダイナミックランダムアクセスメモリＤＲＡＭであり、前記主処理ユニットは、中央演算処理装置ＣＰＵおよびディジタル信号プロセッサＤＳＰを少なくとも含む群から選択される請求項６記載の特殊メモリデバイス。
　
　【請求項１２】　主処理ユニットと、メモリモジュールと同じダイ上に内蔵され、少なくとも１つの所定のタスクを実行するように構成された特定用途向け信号処理ユニットＡＳＳＰＵとのあいだでメモリモジュールのメモリを共有する方法であり、メモリモジュールには、少なくとも１つの特殊メモリバンクが含まれるメモリ共有方法であって、
当該メモリ共有方法が、
前記ＡＳＳＰＵの制御レジスタに対応付けられた少なくとも１つの特殊メモリバンクの所定のアドレスの１つへのアクセスを主処理ユニットが所望するかを決定する工程であって、前記ＡＳＳＰＵが複数の制御レジスタと、当該ＡＳＳＰＵにデータを書き込むための入力ＦＩＦＯと、当該ＡＳＳＰＵによるデータ出力を受け取るための出力ＦＩＦＯと、複数のＦＩＦＯレジスタとを備え、当該制御レジスタが前記特殊メモリバンクにおけるそれぞれのアドレスと対応付けられてなる工程と、
前記決定が、前記少なくとも１つの特殊バンクの所定のアドレスのアクセスを主処理ユニットが所望することであれば、前記ＡＳＳＰＵの制御レジスタへのアクセスを可能にする工程と、
前記主処理ユニットのアクセス中、前記ＡＳＳＰＵが所望すれば、前記１つの特殊バンクへの前記ＡＳＳＰＵのアクセスを可能にする工程と
を含む方法。
　
　【請求項１３】　請求項１２記載の方法工程を実行するための格納されたコンピュータコード部分を有するコンピュータプログラムの記録媒体。」（以下、「第２補正後の特許請求の範囲」という。）
　
に補正するものとなる（なお、補正前の特許請求の範囲に記載されている請求項を、以下においても「補正前の請求項」といい、また、第２補正後の特許請求の範囲に記載されている請求項を、以下では「第２補正後の請求項」という。）。
　
　3-2．本件第２補正の適否
　3-2-A．新規事項の有無
　第２補正後の請求項１、６、１２には、前記「2-2-A．新規事項の有無」で指摘した記載Ｂ〜Ｄと同趣旨の記載が存在し、それらの記載は前記「2-2-A．新規事項の有無」で述べたように、前記翻訳文に記載された事項の範囲内のものではない。
　したがって、第２補正後の請求項１、６、１２の記載は前記翻訳文に記載された事項の範囲内のものではなく、本件第２補正は特許法第１７条の２第３項に規定されている要件を満たしていない。
　
　3-2-B．補正の目的について
　上記「3-2-A．新規事項の有無」で述べたように、本件第２補正は特許法第１７条の２第３項に規定されている要件を満たさないが、仮に、本件第２補正が特許法第１７条の２第３項に規定されている要件を満たすものと仮定した場合に、本件第２補正が特許法第１７条の２第４項の規定に適合するか否かを検討する。
　本件第２補正を行った前後の請求項の対応関係を検討すると、
　（ａ）補正前の請求項１〜５が、第２補正後の請求項１〜５に対応する。
　（ｂ）補正前の請求項６、７は削除された。
　（ｃ）補正前の請求項８が、第２補正後の請求項６に対応する。
　（ｄ）補正前の請求項９が、第２補正後の請求項７に対応する。
　（ｅ）補正前の請求項１０は削除された。
　（ｆ）補正前の請求項１１〜１４が、第２補正後の請求項８〜１１に対応する。
　（ｇ）補正前の請求項１５が、第２補正後の請求項１２に対応する。
　（ｈ）補正前の請求項１６は削除された。
　（ｉ）補正前の請求項１７が、第２補正後の１３に対応する。
　（ｊ）補正前の請求項１８は削除された。
　
という対応関係が存在し、上記（ｃ）で指摘した補正前の請求項８と、第２補正後の請求項６との関係を更に詳細に検討すると、上記「2-2-B．補正の目的について」において指摘した補正Ａ及び補正Ｂと、同様の補正がここでも行われている。
　そして、上記「2-2-B．補正の目的について」において述べた理由と同様の理由により、前記補正Ａと同様の補正は特許法第１７条の２第４項第２号を目的とする補正であると認められるものの、前記補正Ｂと同様の補正は、特許法第１７条の２第４項第１〜４号のいずれを目的とする補正とも認められない。
　このように、本件第２補正は、前記補正Ｂと同様の補正を含み、それは特許法第１７条の２第１〜４号のいずれを目的とする補正でもないので、本件第２補正は、特許法第１７条の２第４項の規定に適合しない。
　
　3-2-C．独立特許要件について
　上記「3-2-A．新規事項の有無」で述べたように、本件第２補正は特許法第１７条の２第３項に規定されている要件を満たさないが、仮に、本件第２補正が特許法第１７条の２第３項に規定されている要件を満たすものと仮定すると、上記「3-2-B．補正の目的について」で述べたように、本件第２補正は、前記補正Ａと同様に特許法第１７条の２第４項第２号を目的とする補正も含んでいるので、第２補正後の特許請求の範囲に記載された発明が、特許出願の際、独立して特許を受けることができるものであるか否か（すなわち、本件第２補正が、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか否か）を検討する。
　すると、第２補正後の請求項６は、上記「2-2-C．独立特許要件について」で（i）〜（iv）として指摘した記載不備と同様の記載不備を有するから、特許法第３６条第６項第２号の規定を満たしておらず、したがって、第２補正後の特許請求の範囲に記載されている発明は特許出願の際、独立して特許を受けることができるものではないので、本件第２補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。
　
　3-3．本件第２補正についての結び
　上記「3-2-A．新規事項の有無」で述べたように、本件第２補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　また、仮に、本件第２補正が特許法第１７条の２第３項の規定に適合するものと仮定しても、上記「3-2-B．補正の目的について」で述べたように、本件第２補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　また、仮に、本件第２補正が特許法第１７条の２第３項の規定に適合するものと仮定しても、上記「3-2-C．独立特許要件について」で述べたように、本件第２補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　したがって、前記［本件第２補正についての補正却下の決定の結論］のとおり決定する。
　
　４．本願発明について
　本件第１補正及び本件第２補正は、上記のとおり却下されたので、本願の請求項６に係る発明（以下、同項記載の発明を「本願発明」という。）は、平成１７年９月２８日付け手続補正によって補正された特許請求の範囲の請求項６に記載された事項により特定される、以下のとおりのものである。
　
　（本願発明）
「主処理ユニットと、メモリモジュールと同じダイ上に内蔵された特定用途向け信号処理ユニットＡＳＳＰＵとのあいだでメモリモジュールのメモリを共有する方法であって、メモリモジュールには、主処理ユニットとＡＳＳＰＵにより共有される少なくとも１つのバンクと、主処理ユニットによりアクセス可能な少なくとも１つの通常バンクとが含まれるメモリ共有方法であって、
ＡＳＳＰＵにより実行可能な所定のタスクに関連するデータに応じて、主処理ユニットおよびＡＳＳＰＵにより共有されるメモリモジュールのバンクへのアクセスを主処理ユニットが所望するかを決定することと、
前記決定が、メモリモジュールの非共有（通常）バンクへのアクセスを主処理ユニットが所望することであれば、主処理ユニットによる前記非共有バンクへのアクセスを可能にし、同時に前記共有バンクへのＡＳＳＰＵのアクセスを可能にすることとを含む方法。」
　
　（１）引用発明
　原審の拒絶の理由に引用された、特開平１０−２８９１５１号公報（以下、「引用文献１」という。）には、図面とともに、
　
「【００１９】図１は、先行技術のコンピュータシステム１０を図示する。
主演算処理装置
ＭＰＵ
１２
メインメモリ２２
ＳＩＭＭ
ＤＩＭＭ
　（中略）
【００２４】図２は、本書で「Ｂａｓａｖａ」技術と呼ぶ概念を使用して、図１に示されたアーキテクチャに関連する多くの問題への一つの解決を提供するＤＳＰ／メモリモジュールを図示する。ＤＳＰ／メモリモジュール４０は、
基板４６上に配置
ＳＩＭＭスロットまたはＤＩＭＭスロット
【００２５】作動において、ＤＳＰ／メモリモジュール４０は、メモリバス２４へ接続されたスロット内でコンピュータのシステムボード上へ配置される。ＤＳＰ／メモリモジュールのＤＳＰ機能は、最初はＭＰＵ１２にトランスペアレントである。ＤＳＰ／メモリモジュール４０は、ＤＳＰ機能が使用可能にされるまで、標準的なメモリモジュール２６として作動する。（詳細は後述するが）一度使用可能にされると、ＭＰＵ１２は多数のレジスタを通じてＤＳＰ回路４４を制御可能であり、メモリ回路４２の全部または一部を使用してＤＳＰ回路４４へデータを渡したり、ここからデータを受けたりする。
【００２６】ディジタル信号処理、音声処理、画像処理は、分割され同時的に実行されるのに適している。適当なオンチップ（ｏｎ−ｃｈｉｐ）メモリにより、いくつかの内蔵した（ｓｅｌｆ−ｃｏｎｔａｉｎｅｄ）タスクを平行して実行できる。典型的に、非常に大きなデータのセットに適用される小さなルーチンまたは演算がある。例えば、音声または
画像の処理
未知の入力ベクトル
比較
未知のベクトル
類似の尺度
ユークリッド距離
ユークリッド距離計算
ＤＳＰ／メモリモジュール４０を使用して、
入力ベクトルを移し、局所でユークリッド計算を実行し、局所で結果を記憶する。今やＭＰＵ１２はＤＳＰ／メモリモジュール４０から結果を取ってくるだけでよい
ユークリッド計算
ＭＰＵは他のタスクを自由に実行できる
　（中略）
【００６６】ベースレジスタへの書き込みに加えて、ＭＰＵ１２は、ＤＳＰに関連するＳＲＡＭ上の共用メモリサイズレジスタへ書き込むが、後者は
ホストＭＰＵ１２とＤＳＰ５６の間の共用メモリの量を指定する。共用メモリは、ＭＰＵ１２と同様にＤＳＰ５６からもアクセスできる
　（中略）
【００６８】しかしながら、
もし共用メモリがＭＰＵにより０でない値に指定されれば、そのモードはスマート共用メモリとして参照される。このモードでは、指定された額のメモリが、ＭＰＵとＤＳＰの間の共用メモリとして利用できる
【００６９】スマートメモリモードにおいて、ＭＰＵ１２は最初にセマフォビットを読み、これをテストして、共用メモリが現在ＤＳＰによりアクセスされているかどうかを決定し、もし使用されていなければ、ＭＰＵは共用メモリにアクセスするのに先立って、前記セマフォビットをセットする（そして、アクセスが完了すれば、このビットを「０」に返す）。しかしながら、セマフォビットが既にセットされていて、
ＤＳＰ５６が現在共用メモリ５４にアクセス中であることを示すならば
ＤＳＰ５６を保留させるのに適当な動作をする。すなわち、モジュールコントローラは、共用メモリ５４へのＤＳＰのアクセスを停止して、ＭＰＵ１２への共用メモリ５４のアクセスを返す。従って、共用メモリ要求ビットは、共用メモリをＤＳＰ５６が使用中でも、ＭＰＵが共用メモリへのアクセスを要求できるようにする
　（中略）
【００７１】モジュールインプリメンテーション
図９から図１２は、ＤＳＰ／メモリモジュール４０とＤＳＰ回路４４の種々な実施例を図示する。
図９
ＭＭＵ１４（図１参照）からのデータとアドレスのバス７５
メモリとアドレスのバス７５
ＤＲＡＭ
７８
これらがＤＳＰ／メモリモジュール４０上の従来のメモリを形成する
ＤＰＲＡＭ
８０
ＤＰＲＡＭは、モジュールコントローラ７６によりマップされて、共用メモリとして指定されたアドレスになっている
ＤＳＰ５６
【００７２】このモジュールは、
ＭＭＵから来る標準メモリバス信号
ＳＩＭＭ、ＤＩＭＭに典型的に見出されるアドレス線、データ線、制御線
【００７３】演算において、
モジュール上のＤＲＡＭは、ＭＰＵ１２とＤＳＰ５６に共用されていない
ＭＰＵ１２による共用メモリ５４への読み書きを、モジュールコントローラ７６が、ＤＲＡＭの対応するロケーションの代わりに、ＤＰＲＡＭ８０へパスする。ＤＳＰ５６はＤＰＲＡＭ８０にだけ読み書きでき、ＤＲＡＭ７８に対してはできない
　
という記載が存在する（なお、下線部は便宜的に当審において付与したもの。以下同じ。）。
　
　引用文献１の段落【００６６】の「後者はホストＭＰＵ１２とＤＳＰ５６の間の共用メモリの量を指定する。
共用メモリは、ＭＰＵ１２と同様にＤＳＰ５６からもアクセスできる
ＭＰＵとＤＳＰの間の共用メモリ
ＤＰＲＡＭ
８０
ＤＰＲＡＭは
共用メモリ
ＭＰＵ１２
ＤＰＲＡＭ８０
　引用文献１の段落【００２４】の「
ＤＳＰ／メモリモジュール４０
基板４６上に配置
メモリ回路４２
ＤＳＰ回路４４
ＤＳＰ／メモリモジュール４０
ＤＳＰ／メモリモジュール
ＳＩＭＭスロットまたはＤＩＭＭスロット
ＤＳＰ／メモリモジュール４０
ＤＳＰ回路４４
図９
ＤＲＡＭ
７８
ＤＳＰ／メモリモジュール４０
ＤＰＲＡＭ
８０
ＤＳＰ５６
　引用文献１の段落【００２６】の「例えば、音声または
画像の処理
ユークリッド距離
ＤＳＰ／メモリモジュール４０
ユークリッド計算
　引用文献１の段落【００７１】の「メモリとアドレスのバス７５はまた、一つまたはそれ以上のＤＲＡＭ（ダイナミックランダムアクセスメモリ）７８に結合されていて、これらがＤＳＰ／メモリモジュール４０上の従来のメモリを形成する」という記載、同段落【００７３】の「演算において、モジュール上のＤＲＡＭは、ＭＰＵ１２とＤＳＰ５６に共用されていない。（中略）ＤＳＰ５６はＤＰＲＡＭ８０にだけ読み書きでき、ＤＲＡＭ７８に対してはできない」という記載から、ＤＲＡＭ７８はＭＰＵ１２によりアクセス可能な従来のメモリを形成するものであり、また、ＤＲＡＭ７８はＤＳＰ５６からはアクセスできないものと解される。
　引用文献１の段落【００２６】の「例えば、音声または
画像の処理
入力ベクトル
ユークリッド距離
ＤＳＰ／メモリモジュール４０
入力ベクトルを移し
ユークリッド計算
　引用文献１の段落【００６９】の「
ＤＳＰ５６が現在共用メモリ５４にアクセス中
共用メモリ５４へのＤＳＰのアクセスを停止
共用メモリをＤＳＰ５６が使用中でも、ＭＰＵが共用メモリへのアクセスを要求できるようにする
ＤＰＲＡＭは
共用メモリとして
　
　したがって、引用文献１には、次の発明（以下、「引用発明」という。）が記載されている。
　
　（引用発明）
　ＭＰＵ１２と、ＤＳＰ５６であってＳＩＭＭスロットまたはＤＩＭＭスロットへ挿入される基板４６上にＤＰＲＡＭ８０及びＤＲＡＭ７８とともに配置された画像処理用のＤＳＰ５６との間でＤＰＲＡＭ８０を共有する方法であって、前記ＤＰＲＡＭ８０及びＤＲＡＭ７８には、ＭＰＵ１２とＤＳＰ５６により共有されるＤＰＲＡＭ８０と、ＭＰＵ１２によりアクセス可能な従来のメモリを形成するＤＲＡＭ７８とが含まれるＤＰＲＡＭ８０共有方法であって、
ＤＳＰ５６により実行可能なユークリッド距離計算に関連する入力ベクトルを移すために、ＭＰＵ１２およびＤＳＰ５６により共有されるＤＰＲＡＭ８０への書き込みをＭＰＵ１２が行おうとするか否かを決定することと、
前記決定が、ＤＳＰ５６からはアクセスできずＭＰＵ１２がアクセスできる前記ＤＲＡＭ７８へのアクセスをＭＰＵ１２が行おうとするものであれば、ＭＰＵ１２による前記ＤＲＡＭ７８へのアクセスを可能にし、同時に前記ＤＰＲＡＭ８０へのＤＳＰ５６のアクセスを可能にすることとを含む方法。
　
　（２）対比
　次に、上記引用発明と、本願発明とを対比する。
　引用発明の「ＭＰＵ１２」が、本願発明の「主処理ユニット」に相当する。
　引用発明の「ＤＰＲＡＭ８０及びＤＲＡＭ７８」を上位概念化して把握すると、本願発明の「メモリモジュール」に相当する。
　引用発明の「画像処理用のＤＳＰ５６」を上位概念化して把握すると、本願発明の「特定用途向け信号処理ユニットＡＳＳＰＵ」に相当する。
　引用発明の「ＳＩＭＭスロットまたはＤＩＭＭスロットへ挿入される基板４６上にＤＰＲＡＭ８０及びＤＲＡＭ７８とともに配置された」と、本願発明の「メモリモジュールと同じダイ上に内蔵された」とは、ともに、「メモリモジュールと同じ部材上に配置された」ものである点で共通する。
　引用発明の「との間でＤＰＲＡＭ８０を共有する方法」を上位概念化して把握すると、本願発明の「とのあいだでメモリモジュールのメモリを共有する方法」に相当する。
　引用発明の「前記ＤＰＲＡＭ８０及びＤＲＡＭ７８には、ＭＰＵ１２とＤＳＰ５６により共有されるＤＰＲＡＭ８０と、ＭＰＵ１２によりアクセス可能な従来のメモリを形成するＤＲＡＭ７８とが含まれるＤＰＲＡＭ８０共有方法」を上位概念化して把握すると、本願発明の「メモリモジュールには、主処理ユニットとＡＳＳＰＵにより共有される少なくとも１つのバンクと、主処理ユニットによりアクセス可能な少なくとも１つの通常バンクとが含まれるメモリ共有方法」に相当する。
　引用発明の「ＤＳＰ５６により実行可能なユークリッド距離計算に関連する入力ベクトルを移すために」を上位概念化して把握すると、本願発明の「ＡＳＳＰＵにより実行可能な所定のタスクに関連するデータに応じて」に相当する。
　引用発明の「ＭＰＵ１２およびＤＳＰ５６により共有されるＤＰＲＡＭ８０への書き込みをＭＰＵ１２が行おうとするか否かを決定すること」を上位概念化して把握すると、本願発明の「主処理ユニットおよびＡＳＳＰＵにより共有されるメモリモジュールのバンクへのアクセスを主処理ユニットが所望するかを決定すること」に相当する。
　引用発明の「前記決定が、ＤＳＰ５６からはアクセスできずＭＰＵ１２がアクセスできる前記ＤＲＡＭ７８へのアクセスをＭＰＵ１２が行おうとするものであれば、ＭＰＵ１２による前記ＤＲＡＭ７８へのアクセスを可能にし、同時に前記ＤＰＲＡＭ８０へのＤＳＰ５６のアクセスを可能にする」を上位概念化して把握すると、本願発明の「前記決定が、メモリモジュールの非共有（通常）バンクへのアクセスを主処理ユニットが所望することであれば、主処理ユニットによる前記非共有バンクへのアクセスを可能にし、同時に前記共有バンクへのＡＳＳＰＵのアクセスを可能にする」に相当する。
　したがって、引用発明と本願発明とは、以下の「一致点」において一致し、また、以下の「相違点」において相違する。
　
　（一致点）
　主処理ユニットと、
メモリモジュールと同じ部材上に配置され
ＡＳＳＰＵにより実行可能な所定のタスクに関連するデータに応じて、主処理ユニットおよびＡＳＳＰＵにより共有されるメモリモジュールのバンクへのアクセスを主処理ユニットが所望するかを決定することと、
前記決定が、メモリモジュールの非共有（通常）バンクへのアクセスを主処理ユニットが所望することであれば、主処理ユニットによる前記非共有バンクへのアクセスを可能にし、同時に前記共有バンクへのＡＳＳＰＵのアクセスを可能にすることとを含む方法。
　
　（相違点）
　前記「メモリモジュールと同じ部材上に配置され」の具体的な態様が、本願発明ではＡＳＳＰＵがメモリモジュールと同じダイ上に内蔵されるものであるのに対し、引用発明では、ＳＩＭＭスロットまたはＤＩＭＭスロットへ挿入される基板４６上にＤＳＰ５６がＤＰＲＡＭ８０及びＤＲＡＭ７８とともに配置されるものである点。
　
　（３）判断
　上記相違点について検討する。
　原審の拒絶の理由に引用された、特開平６−２０８６３２号公報（以下、「引用文献２」という。）には、図面とともに、
　
「【請求項１】データ記憶装置と、
前記データ記憶装置に記憶された命令を実行し、前記データ記憶装置においてデータを読取りかつ書込むように動作可能なプロセッサであって、
前記データ記憶装置と前記プロセッサは１つの集積回路に集積されている
前記データ記憶装置と前記プロセッサに接続され、かつ前記１つの集積回路から延びている外部リードであって、前記スマート・ビデオ・メモリが標準ビデオ・メモリ素子として外部素子から直接アクセスできるように配列された前記外部リードと、
直列データアクセス用の前記直列アクセスメモリに接続された直列データリードを含む前記外部リードの少なくとも１つと、を含むことを特徴とするスマート・ビデオ・メモリ。
　（中略）
【００１２】
【実施例】本発明とその利点をより完全に理解するために、添付の図面とともに以下の説明を参照されたい。この中で、同じ参照番号は同じ特徴を表している。
【００１３】従来の技術において論議した問題点は、
１つの集積回路の中の
ＶＲＡＭ
にプロセッサを集積する
チップ
　（中略）
【００１７】上表に示す通り、本発明の特定の実施例においては、素子は「標準」の１３２Ｋ×８ビットＶＲＡＭ素子と同じ４０ピンを有し、これには本発明の特殊機能に使用する３つの無関連（no care ）ピンが備えられている。特定の実施例においては内部バスは３２ビット幅である。オン・ボード・プロセッサは３０ナノセコンドのサイクルタイムを有し、
本チップは
　（中略）
【００１９】命令デコーダ１４と論理ユニット１６は本発明による
メモリに集積されたプロセッサ・コア
　（中略）
【００２５】本発明の他の利点はメモリのバンド幅に対するＣＰＵの改善である。メモリから生データをフェッチし、そのデータを処理し、処理した結果をメモリに書き戻すかわりに、今やホストＣＰＵは処理したデータあるいは情報だけをメモリからフェッチするのである。したがってシステムバスのトラヒックは激減する。図３のａ及び図３のｂは、本発明からの教示にしたがって作られたスマートＶＲＡＭを使用することによるトラヒックの減少を示している。ある図形処理アプリケーションでは、ベクトルに各種の行列を乗じることが多い。たとえば、ベクトルＡに行列Ｂを乗じてベクトルＣを得るものとする。図３のａに示す通り、既存の従来技術によるシステムにおいては、ホストＣＰＵは行列Ｂの要素（生データ）をフェッチし、それらにベクトルＡの要素を掛け合わせ、その積をメモリに戻す。本発明からの教示にしたがって作られたスマートＶＲＡＭを使用すれば、
ＣＰＵはベクトルＡの要素を、行列Ｂを含むスマート・ビデオ・メモリ３６に移動させる。スマート・ビデオ・メモリ３６はＡとＢの乗算を行うことによってＣを計算する。したがって、ホストＣＰＵはこのベクトルの乗算から解放される
　（中略）
【００２７】また、本発明によれば、既存システムの機能を容易にアップグレードすることが可能となる。メモリ・サブシステムを設計し、それを既存のプロセッサ・システムに追加するのであるから、プロセッサ・サブシステムを設計してそれを追加するよりはずっと簡単である。プロセッサとは全く対照的に、今日のメモリは標準化された部品であり、したがって、本発明からの教示にしたがって作られた素子も
メモリ・チップとピン互換性
　
という記載が存在する。このように、ホストＣＰＵから処理を依頼されるプロセッサと、メモリとを、外部からは従来のメモリチップに見える１つのチップ（すなわち、ダイ）に内蔵させることは周知技術であり、この周知技術を用いて、引用発明のＳＩＭＭスロットまたはＤＩＭＭスロットへ挿入される基板４６上にＤＰＲＡＭ８０及びＤＲＡＭ７８とともに配置された画像処理用のＤＳＰ５６を、前記ＤＰＲＡＭ８０及び前記ＤＲＡＭ７８とともに１つのチップ（すなわちダイ）上に内蔵されるようにすることは、当業者が容易に想到し得た事項に過ぎない。
　このように、前記相違点は格別のものではなく、本願発明の構成は引用文献１記載の引用発明と、引用文献２記載の周知技術とに基づいて当業者が容易に想到し得たものである。
　そして、当該構成の採用によって奏される作用効果も、当業者であれば当然に予測し得る程度のものであって、格別顕著なものではない。
　
　（４）結び
　以上のとおり、本願発明は、引用文献１記載の引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　よって、冒頭の結論のとおり審決する。