【事件の表示】
　特願２００５−１６８７８９「トレンチ型ＭＯＳＦＥＴ及びその製造方法」拒絶査定不服審判事件〔平成１８年１２月２１日出願公開，特開２００６−３４４７５９〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１７年６月８日の出願であって，平成１８年１０月２７日に手続補正書が提出され，平成１９年７月２３日付けで拒絶査定がされ，これに対して，平成１９年８月３０日に審判請求がされるとともに，平成１９年９月２５日に手続補正書が提出されたものである。
　
　
第２　平成１９年９月２５日に提出された手続補正書による補正（以下「本件補正」という。）についての補正の却下の決定
　
〔補正の却下の決定の結論〕
　本件補正を却下する。
　　
〔理由〕
１　本件補正について
（１）補正の内容
　本件補正のうち，特許請求の範囲についてする補正は，次のとおりである（下線を付した部分は，補正箇所である。）。
　　ア　請求項１について，同項中に，「第１の極性と反対極性の場合に空乏化しないＳｉＧｅ層」とあるのを，「第１の極性と反対極性の場合に空乏化しない
ように厚さおよびドーピング量を制御された
　　イ　請求項７について，同項中に，「第１の極性と反対極性の場合に空乏化しない上記チャネル層」とあるのを，「第１の極性と反対極性の場合に空乏化しない
ように上記チャネル層の厚さおよびドーピング量を制御して
　
（２）補正目的の適否　
　請求項１及び請求項７についてする上記補正は，いずれも，補正前の請求項１及び請求項７に規定されている技術的事項をより限定するものであるから，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第４項２号に掲げる特許請求の範囲の限定的減縮に該当するから，同特許法１７条の２第４項柱書きに規定する目的要件を満たす。
　
（３）そこで，次に，本件補正後の請求項１に係る発明（以下「本願補正発明」という。）が，同特許法１７条の２第５項において準用する特許法１２６条５項に規定する要件（独立特許要件）を満たすか否か検討する。
　　
２　本件補正が独立特許要件（進歩性）を満たすか否か
（１）本願補正発明
　　ア　本件補正によれば，本願の特許請求の範囲の請求項１に係る発明は，次のとおりである。
　
【請求項１】「第１の導電タイプである高ドープドレイン部，第１の導電タイプである低ドープドレイン部，第２の導電タイプであるチャネルボディ部，及び第１の導電タイプであるソース部が，この順に隣接して形成された半導体基板上に，底面及び側壁面に，第１の導電タイプであるチャネル層を備えているトレンチ部が形成されており，当該トレンチ部内にゲート電極が設けられているトレンチ型ＭＯＳＦＥＴであって，上記チャネル層は，上記ゲート電極に供給される電圧の前記ソース部に対する極性が，第１の極性である場合に完全空乏化となり，第１の極性と反対極性の場合に空乏化しないように厚さおよびドーピング量を制御されたＳｉＧｅ層であることを特徴とするトレンチ型ＭＯＳＦＥＴ。」
　  　
　　イ　トレンチ型ＭＯＳＦＥＴのチャネル層を「ＳｉＧｅ層」としたことの意義について，本願明細書には，次の記載がある。
「【００１２】上記の構成により，トレンチ型ＭＯＳＦＥＴのＯＮ抵抗を低くすることができる。すなわち，前記チャネル層がＳｉＧｅ層であることにより，チャネル層の結晶構造に歪み（strain）が生じるから，チャネル層におけるキャリアの移動をさらに容易すること，すなわちキャリアの移動度を向上させることができる。このため，チャネル層におけるキャリアの移動が容易となって，抵抗が低下するから，トレンチ型ＭＯＳＦＥＴのＯＮ抵抗を低くすることが可能となる。」
　
（２）引用例の記載と引用発明
（２−１）引用例とその記載内容
　　ア　原査定の拒絶の理由に引用された，本願の出願前の日本国内において頒布された刊行物である特開２００５−６４５２０号公報（以下「引用例」という。）には，「トレンチ側壁にひずみ層を有するトレンチ型ＭＯＳゲート素子」（発明の名称）について，図１〜３とともに，次の記載がある（下線は当審で付加。以下同じ。）。
　　（ア）発明が解決しようとする課題等
・「【技術分野】【０００１】
この発明は，ＭＯＳゲート素子に関し，より詳細にはキャリヤ移動度を増加させるためにシリコン基板内のトレンチがトレンチ側壁表面にひずんだシリコンゲルマニウムのエピタキシャル堆積された層を有するトレンチ型ＭＯＳゲート素子（trench type MOSgated device）に関する
【背景技術】【０００２】
パワーＭＯＳＦＥＴ及びＩＧＢＴのようなトレンチ型ＭＯＳゲート素子はよく知られており，そのような素子においては，絶縁ゲートが，離隔されたトレンチの側壁の輪郭を描き，トレンチの壁の少なくとも一部に沿って反転チャネル領域を覆っている
【０００３】
素子のオン抵抗
は，部分的に，このチャネル領域内のキャリヤ移動度によって決定される
【０００４】
オン抵抗を減少させかつ高速スイッチング性能を改善するために，トレンチ素子内の，あるいは実際には平面素子の横方向表面チャネル内の，チャネル領域の移動度を増加させることが望ましい
　
　　（イ）課題解決手段
・「【０００５】
本発明によれば，ひずんだＳｉＧｅ層（strained SiGe layer）がチャネル領域に形成され，（トレンチ素子内のトレンチ側壁）及びこのひずんだＳｉＧｅ層は次いで，薄いエピタキシャル堆積されたシリコン層で覆われる
ＳｉＧｅ層は，下にあるシリコンとの界面のためにひずめられ，これによりＳｉＧｅ層に形成されたチャネル領域内のキャリヤ移動度が増加する
　
　　（ウ）最良の実施の形態
・「【０００９】
図１，図２，及び図３は，本発明に従って作られた，複数の離隔された同一のセルのうちの，（断面における）単一のセルに対する製造プロセス及び最終素子を示す
【００１０】好ましい実施例では，
出発ウエハ１０が図１に与えられており，ウエハは，約５ミクロンの厚さと２０ボルト（又はあらゆる他の所望の電圧）素子に対して適切な抵抗率とを有するＰ型にエピタキシャル堆積された層１２を用いてあらゆる所望の厚さの本体１１を有するＰ
＋＋
ウエハとすることができる
【００１１】
Ｎ型ブランケットチャネルインプラント（N type blanket channel implant）１３がエピ領域１２の頂部表面に形成され，所望の深さまで適切に拡散される。次いでボロン又はＢＦ２インプラントがＮ領域１３の頂部に形成され，Ｐ
＋
ソース層１４を形成するために拡散される
【００１２】次いで，
一つが図１にトレンチ２０として示されている複数の離隔されたトレンチが，ウエハ１０の頂部にエッチングされ，領域１２に到達する
【００１３】その後，
図２に示すように，ウエハは，約１０ｎｍの厚さまで成長されたＳｉＧｅ層２１を有する
シリコン表面に堆積されるＳｉＧｅ層２１は，トレンチ壁のＳｉの格子間隔を取る
したがって，ＳｉＧｅの堆積は永久にひずめられる
増加した移動度，特にホール移動度を有するトランジスタチャネルを形成する永久にひずめられた格子を生成するために，ＳｉＧｅ層を薄く，好ましくは１３ｎｍよりも下に保つことが重要である
【００１４】次に例えば約１０ｎｍの厚さのシリコンの薄い層２２が層２１の頂部に成長される。このシリコン層の厚さは，好ましくは続く熱酸化段階の間にゲート酸化物を形成するために完全に消費されるように選択される。
【００１５】次いで素子は，図３に示すような従来のプロセス段階を用いて完成することができる。このように，
ゲート酸化物３０，又は他のゲート誘電体が，素子の表面にわたって約２０ｎｍの厚さまで存在する
【００１６】
次に導電性ポリシリコン層すなわちプラグ３１がゲート酸化物３０の頂部に形成される（図３）
ひずんだＳｉＧｅ層２１の表面に近いトレンチ２０内に酸化物ゲート３０及びポリシリコンゲート３１が残る
【００１７】次にＴＥＯＳのようなさらなる誘電体キャッピング層３３がウエハの頂部に堆積される。次いで窓が層３３に開けられ，
ソースコンタクトトレンチ４０及び４１がウエハの頂部表面に形成される
Ｎ
＋
コンタクト拡散４２及び４３がトレンチ４０及び４１の底部に形成される
【００１８】全てのゲートポリシリコンプラグ３１が一緒に接続されかつゲートターミナルＧへ接続されること，及びソース金属４５及び４６が一緒にかつソースターミナルへ接続されること，に留意されたい。ドレインターミナルＤへのさらなる接続が，ウエハ電極５０の裏面に形成される。
【００１９】この発明は特定の実施例に関して述べられてきたが，多くの他の変形及び修正及び他の使用が当業者に明らかとなろう。したがって，この発明は特定の開示によって限定されないことが好ましい。
　
（２−２）引用発明
　上記（ア）〜（ウ）によれば，引用例には，次の発明が記載されているといえる（以下，この発明を「引用発明」という。）。
　
　図３の符号を参照して，
「Ｐ＋＋ウエハから構成される本体１１，Ｐ型にエピタキシャル堆積された層１２，Ｎ領域１３，Ｐ＋ソース層１４が，この順に隣接して形成された半導体ウエハ１０上に，トレンチ２０と，トレンチ２０の表面に形成されたＳｉＧｅ層２１と，トレンチ内に形成されたポリシリコンゲート３１（導電性ポリシリコン層）とからなるトレンチ型ＭＯＳゲート素子であって，ＳｉＧｅ層２１に形成されるチャネル領域のキャリア移動度をＳｉＧｅ層２１に生じるひずみにより増加させたことを特徴とするトレンチ型ＭＯＳゲート素子。」
　　
（３）対比
　　ア　本願補正発明と引用発明とを対比すると，
　　（ア）引用発明は，トレンチ型ＭＯＳゲート素子のチャネルが形成される層にひずみを有するＳｉＧｅ層を採用することによって，素子のオン抵抗を減少させることを目的とする点（上記（２−１）（ア）の記載）で，本願補正発明の目的と共通する。
　　（イ）引用発明の，「Ｐ＋＋ウエハから構成される本体１１」，「Ｐ型にエピタキシャル堆積された層１２」，「Ｎ領域１３」及び「Ｐ＋ソース層１４」は，それぞれ，本願補正発明の，「第１の導電タイプである高ドープドレイン部」，「第１の導電タイプである低ドープドレイン部」，「第２の導電タイプであるチャネルボディ部」及び「第１の導電タイプであるソース部」に相当する。
　　（ウ）引用発明において，トレンチに形成される「ＳｉＧｅ層２１」が，トレンチの底面及び側壁面に形成されていることは，引用例の図１〜３の製造工程からみても明らかである。
　　（エ）引用発明においても，「ＳｉＧｅ層２１」にチャネル領域が形成されるから，チャネル領域がＳｉＧｅ層に形成されるという限度で，本願補正発明と共通する。
　　（オ）引用発明の「ポリシリコンゲート３１（導電性ポリシリコン層）」は，本願発明の「ゲート電極」に相当する。
　　（カ）引用発明の「トレンチ型ＭＯＳゲート素子」と，本願補正発明の「トレンチ型ＭＯＳＦＥＴ」は，表現が異なるだけで同じものである。
　
　　イ　そうすると，本願補正発明と引用発明との一致点及び相違点は，次のとおりとなる。
　
〈一致点〉
「第１の導電タイプである高ドープドレイン部，第１の導電タイプである低ドープドレイン部，第２の導電タイプであるチャネルボディ部，及び第１の導電タイプであるソース部が，この順に隣接して形成された半導体基板上に，底面及び側壁面に，チャネル領域となる層を備えているトレンチ部が形成されており，当該トレンチ部内にゲート電極が設けられているトレンチ型ＭＯＳＦＥＴであって，上記チャネル領域となる層は，ＳｉＧｅ層であることを特徴とするトレンチ型ＭＯＳＦＥＴ。」
〈相違点〉
　本願補正発明の「チャネル層」は，「第１の導電タイプで」あり，「前記ゲート電極に供給される電圧の前記ソース部に対する極性が，第１の極性である場合に完全空乏化となり，第１の極性と反対極性の場合に空乏化しないように厚さおよびドーピング量を制御され」たＳｉＧｅ層であるのに対し，引用発明のＳｉＧｅ層については，導電タイプ及び空乏層の存在とその伸縮についての開示がなく，むしろ，引用例の段落【０００２】の記載には，背景技術として，ゲート電極に所定電圧を印加することでＳｉＧｅ層に生成される反転層をチャネル領域とすることが開示されている点。
　
（４）相違点についての検討
（４−１）ＭＯＳＦＥＴのチャネル領域を流れる電流の制御方式の相違について
　　ア　上記相違点は，要するに，引用発明は，ＭＯＳＦＥＴのチャネル領域に流れる電流の制御を，ゲート電極直下に反転層を生成させる方式で行っているのに対し，本願補正発明では，ゲート電極直下から延びる空乏層を伸縮させる方式で行っている点ということができる。
　　イ　ところで，ＭＯＳＦＥＴのチャネル領域に流れる電流を制御する方式には，大別して，反転層の生成による方式と空乏層の伸縮による方式があり，両者ともよく用いられていることは，当業者の技術常識である。
　そして，引用例の段落【０００２】の記載は，「背景技術」の説明であって，代表的な従来技術を摘示したものと理解できること，及び，引用例の段落【０００５】以降に説明されている引用発明の原理は，チャネル領域となる部分に，ひずみを有するＳｉＧｅ層を採用すれば，このＳｉＧｅ層のキャリア移動度が高いため，低いオン抵抗のＭＯＳＦＥＴが実現できるというものであり，この原理が，ＳｉＧｅ層内にチャネル領域が形成されるものに等しく適用できることが明らかであることからすれば，引用発明のトレンチ型ＭＯＳＦＥＴにおいて，チャネル領域に流れる電流の制御を，本願補正発明のようにゲート電極直下から延びる空乏層を伸縮させる方式で行うようにすることは，引用発明に接した当業者が自然に着想することといえる。
　　ウ　本願補正発明では，ＳｉＧｅ層の不純物のドーピング量と当該層内に形成される空乏層について，より具体的に，「前記ゲート電極に供給される電圧の前記ソース部に対する極性が，第１の極性である場合に完全空乏化となり，第１の極性と反対極性の場合に空乏化しないように厚さおよびドーピング量を制御され」ている点を限定している。
　しかし，この点は，以下に述べるように，当業者の設計事項に属するものである。
　
（４−２）空乏層の伸縮によりＭＯＳＦＥＴのチャネル領域に流れる電流を制御する方式についての一般的技術水準
　　ア　周知例１〜４その記載内容
　　（ア）特開平１１−２６７６１号公報（原査定の拒絶の理由に周知例として参照されたもの）（以下「周知例１」という。）には，「ディプレッション型半導体装置」に関し，図１（ａ）〜（ｃ），図２（ａ）〜（ｃ）とともに，次の記載がある。
・「【請求項２】Ｎ型半導体基板の表面に断面がＶ字型あるいはＵ字型の溝が形成され，該Ｖ字型あるいはＵ字型の溝の内周面は薄い絶縁膜を介して導電膜が形成され，
前記Ｖ字型あるいはＵ字型の溝の外側の前記Ｎ型半導体基板の表面にはＰ型拡散領域およびＮ型拡散領域がこの順で積層形成され，該Ｐ型拡散領域に前記Ｖ字型あるいはＵ字型の溝の側壁に沿ってチャネル領域となるＮ型領域が形成されている縦型ＭＯＳＦＥＴを構成するディプレッション型半導体装置
・「【０００２】【従来の技術】図２は従来からのディプレッション型半導体装置の一例として，ディプレッション型の縦型ＭＯＳＦＥＴの構造を説明するための工程図である。
　【０００３】この図に示した
ディプレッション型半導体装置は
ゲート電極６への印加電圧が０Ｖのときオン状態である。ゲート電極に負の電圧を印加することにより，オフ状態に移行させることができる
・「【００１８】図１は本発明のディプレッション型半導体装置の一実施形態による縦型のＵ溝ＭＯＳＦＥＴの構造を説明するための工程図であり，図２と同一部材には同一番号が付してある。
【００１９】
本形態のディプレッション型半導体装置は，縦型２重拡散ＭＯＳＦＥＴ（ＶＤＭＯＳＦＥＴ）と同特性を縦型のＵ溝ＭＯＳＦＥＴで実現している
このＰ型拡散領域２に前記Ｕ字型の溝１１の側壁に沿ってチャネル領域４となるＮ型領域が形成されている
　　（イ）特開２００３−３１８０２号公報（以下「周知例２」という。）には，電界効果トランジスタに関し，図７とともに，第３実施例として，次の記載がある。
・「【００９９】次に，本実施例に係る電界効果トランジスタの動作について説明する。
ゲート電極２８２に電圧が印加されていない状態では，ゲート半導体領域２５３と埋込チャネル領域２６２の接合部からなるビルトイン電圧に対応して広がる第１の空乏層が，ボディ半導体領域２５４と埋込チャネル領域２６２の接合部からビルトイン電圧に対応して広がる第２の空乏層に接触し，これにより埋込チャネル領域２６２をピンチオフ状態とすることができる
【０１００】
その結果，ソースＳとドレインＤ間の電流を遮断することができ，ノーマリーオフとなる
【０１０１】
次に，ゲート電極２８２に対して負のバイアスを供給すると，埋込チャネル領域２６２内に，Ｎ
＋
型ソース領域２４２からＮ
−
型ドリフト領域（エピタキシャル領域）２２１方向へ延びる蓄積型のチャネル領域が形成され，オン状態にスイッチングされる
【０１０２】このように，ゲート電極２８２に負の電圧を印加することにより，埋込チャネル領域２６２内に蓄積チャネルを誘起させ，ソース電極３０２とドレイン電極２９２との間にキャリアが流れる。」
　　（ウ）特開平９−７４１９３号公報（以下「周知例３」という。）には，縦型ＭＯＳＦＥＴに関し，図１とともに，次の記載がある。
・「【００３３】こ
の溝ゲート型パワーＭＯＳＦＥＴの動作としては，ゲート電極層９に正の電圧を印加することにより，ｎ型炭化珪素半導体薄膜層７に蓄積型チャネルを誘起させ，ソース電極層１１とドレイン電極層１２との間にキャリアが流れる
ｎ型炭化珪素半導体薄膜層７がチャネル形成領域となる
【００３４】このように，ＭＯＳＦＥＴ動作モードとしてチャネルを誘起させる蓄積モードとすることで，
導電型を反転させてチャネルを誘起する反転モードのＭＯＳＦＥＴに比べ，低いゲート電圧でＭＯＳＦＥＴを動作させることができるとともに，チャネル移動度を大きくすることができ，低電流損失で閾値電圧が低くなる
ゲート電圧無印加時のソース・ドレイン電流制御は，ｐ型炭化珪素半導体層３（ボディー層）とｎ型炭化珪素半導体薄膜層７（チャネル形成層）により形成されるｐｎ接合の空乏層の広がりにより行う
ノーマリオフ特性はｎ型炭化珪素半導体薄膜層７を完全に空乏化することで達成することができる
　　（エ）国際公開第０３／０２８１１０号（２００３年４月３日国際公開）（以下「周知例４」という。）には，図１１，１２とともに，ＭＩＳＥＦＥＴに関し，次の記載がある。
・「発明の開示
　本発明の目的は，
蓄積型ＭＩＳＦＥＴ構造
　本発明の第１の半導体装置は，半導体基板と，上記半導体基板の少なくとも一部に設けられた第１導電型半導体領域と，上記第１導電型半導体領域の上に形成され，均一でない不純物濃度分布を有する，平均的に第２導電型の，変調ドープされたチャネル層と，上記チャネル層の上に形成されたゲート絶縁膜と，上記ゲート絶縁膜の上に形成されたゲート電極と，上記第１導電型半導体領域における上記ゲート電極の側方に設けられた第２導電型のソース層とを備え，上記チャネル層における表面からの深さをｙとし，深さ方向における不純物濃度を深さｙの関数Ｎ（ｙ）とし，チャネル層の平均不純物濃度をＮcmとし，上記チャネル層における不純物濃度の深さ方向における分布の重心の深さｙc を下記式
　ｙc ＝｜｛∫Ｎ（ｙ）・ｙ・ｄｙ｝／Ｎcm｜
で表したときに，チャネル層全体の厚みをＴchとすると，下記式
　ｙc ≧Ｔch／２
を満たすようにチャネル層が構成されている。
　これにより，チャネル層において，その深部には比較的大きな電界が印加され，表面部には比較的小さな電界が印加されるので，表面部におけるキャリア移動度が高くなる。その結果，ゲート絶縁膜による悪影響を抑制しつつ，チャネル抵抗を小さくして，高い電流量が得られるので，電流駆動力の高い半導体装置が得られることになる。
　上記半導体基板はＳｉＣ基板であることにより，ＳｉＣのワイドバンドギャップ特性を利用して，パワートランジスタとして高いパフォーマンスを有する半導体装置が得られる。
　
上記ゲート電極の電位が約０である時において，上記チャネル層は，上記ゲート絶縁膜から延びる空乏層と，上記第１導電型半導体領域から延びる空乏層とによってピンチオフされているように構成されていることが好ましい
　上記チャネル層の厚みＴchは，上記第１導電型半導体領域における第１導電型不純物の濃度の絶対値を｜Ｎbs｜とし，上記チャネル層の平均不純物濃度の絶対値を｜Ｎcm｜とし，真空の誘電率をεs ，電気素量をｑ，ベース層の不純物濃度をＮbs，チャネル層の表面ポテンシャルをφms，ゲート絶縁膜中の電荷をＱ，ゲート絶縁膜の容量をＣox，チャネル部とベース部との内部電位差をＶblとしたときに，下記式
　Ｔch≦√［（２εs ／ｑ）｛（Ｎcm＋Ｎbs）／（Ｎcm・Ｎbs）｝・Ｖbl｝］
＋√［（２εs ／ｑ）（１／Ｎcm）｛φms−（Ｑ／Ｃox）｝］
を満たすことが好ましい。
　
これらのチャネル層の平均不純物濃度Ｔchや，チャネル層の厚さＮcmが，ノーマリーオフ型のパワートランジスターを設計する上で重要なパラメーターの１つとなり，チャネル層の構造に依存する電気特性は，このチャネル層の平均不純物濃度，チャネル層の厚さ，およびにベース領域における不純物濃度によって大まかに見積もることができる
　上記の記載は，チャネル層に変調ドープされた層を採用した場合の記述であるが，チャネル層が一定の濃度にドープされてノーマリオフ動作をする従来のＭＩＳＦＥＴを前提としていることが明らかである。　
　
　　イ　以上の（ア）〜（エ）の周知例からも分かるように，ＭＯＳＦＥＴには，反転層によりチャネルを流れる電流を制御する方式（反転型）のほかに，空乏層の伸縮によりチャネルを流れる電流を制御する方式のものが当業者に一般に知られており，後者においては，さらに，通常状態でチャネルに電流が流れる方式（ノーマリオン）のもの（周知例１）と，通常状態でチャネルに電流が流れない方式（ノーマリオフ）のもの（周知例２〜４）が当業者に一般に知られている。そして，ＭＯＳＦＥＴをオン・オフ動作させるためにゲート電極に印加する電圧の範囲は，チャンネル層の厚さや不純物濃度等に依存して決まるものであることも技術常識である。
　そうすると，本願補正発明において，ＳｉＧｅ層の不純物のドーピング量と当該層内に形成される空乏層について，「前記ゲート電極に供給される電圧の前記ソース部に対する極性が，第１の極性である場合に完全空乏化となり，第１の極性と反対極性の場合に空乏化しないように厚さおよびドーピング量を制御され」るようにすることは，引用発明の原理をノーマリオフ動作を行うＭＯＳＦＥＴに適用する際においても，当業者が当然考慮する設計事項といえる。
　　
（５）小括
　したがって，本件補正発明は，ＭＯＳＦＥＴの動作方式についての上記一般的技術水準に照らし，当業者が引用発明に基づいて容易に発明をすることができたものである。
　
３　以上のとおり，本願補正発明は，引用発明に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により，特許を受けることができない。
　よって，本願補正発明は，特許出願の際独立して特許を受けることができるものではないから，本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項の規定に違反するので，同法１５９条１項において読み替えて準用する同法５３条１項の規定により却下すべきものである。
　
　
第３　本願発明の容易想到性について
１　以上のとおり，本件補正は却下されたので，本願の請求項１に係る発明（以下「本願発明」という。）は，平成１８年１０月２７日に提出された手続補正書の特許請求の範囲の請求項１に記載された，次のとおりのものである。
　　
【請求項１】
「第１の導電タイプである高ドープドレイン部，第１の導電タイプである低ドープドレイン部，第２の導電タイプであるチャネルボディ部，及び第１の導電タイプであるソース部が，この順に隣接して形成された半導体基板上に，底面及び側壁面に，第１の導電タイプであるチャネル層を備えているトレンチ部が形成されており，当該トレンチ部内にゲート電極が設けられているトレンチ型ＭＯＳＦＥＴであって，
　上記チャネル層は，上記ゲート電極に供給される電圧の前記ソース部に対する極性が，第１の極性である場合に完全空乏化となり，第１の極性と反対極性の場合に空乏化しないＳｉＧｅ層であることを特徴とするトレンチ型ＭＯＳＦＥＴ。」
　
２　引用例の記載と引用発明については，前記第２（２−１）（２−２）で認定したとおりである。
　
３　対比・判断
　 前記第２，１（１）（２）で検討したように，本願補正発明は，補正前の請求項１の，「第１の極性と反対極性の場合に空乏化しないＳｉＧｅ層」との記載を，「第１の極性と反対極性の場合に空乏化しない
ように厚さおよびドーピング量を制御された
　そうすると，本願発明の構成要素をすべて含み，これをより具体的に限定したものである本件補正発明が，前記第２，２（４）（５）で検討したとおり，引用発明に基づいて当業者が容易に発明をすることができたものであるから，本願発明も，同様の理由により，当業者が容易に発明をすることができたものである。
　
　
第４　結言
　以上のとおり，本願発明は，引用発明に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により，特許を受けることができない。
　よって，結論のとおり審決する。