【事件の表示】
　平成１０年特許願第２０５５５２号「ＥＳＤ保護のためのＬＯＣＯＳ  ＭＯＳ装置及びその形成方法」拒絶査定不服審判事件〔平成１１年６月２２日出願公開，特開平１１−１６８１４６〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１．手続の経緯
　本願は，平成１０年７月２１日（パリ条約による優先権主張１９９７年１２月４日，米国）の出願であって，平成１８年４月１４日付けで手続補正がなされ，同年６月６日付けで拒絶査定がなされ，これに対し，同年９月５日に拒絶査定不服審判が請求されるとともに，同年９月２８日付けで手続補正がなされ，その後当審において，平成２０年１１月１１日付けで審尋がなされ，平成２１年２月１０日に回答書が提出されたものである。
　
第２．平成１８年９月２８日付けの手続補正について
１．本件補正の内容
　平成１８年９月２８日付けの手続補正（以下，「本件補正」という。）は，特許請求の範囲を補正するものであり，その内容は以下のとおりである。
（１）補正事項１
　本件補正前の請求項１を，削除すること。
（２）補正事項２
　本件補正前の請求項１を引用する本件補正前の請求項２を，独立形式の請求項に補正して，本件補正後の請求項１に繰り上げ，
「【請求項１】　ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタよりなる群から選択されて，大きなドレイン−ゲート破壊電圧を有するＬＯＣＯＳ　ＭＯＳ装置であって，
　ドープされたシリコンウェルと，
　該ドープされたシリコンウェル内に形成された，ドープされたシリコンよりなるソース領域およびドレイン領域と，
　該ドレイン領域に隣接する前記ドープされたシリコンウェルの上において，厚いゲート酸化物領域を形成するように，１ミクロン未満の長さおよび２０００〜５０００Åの範囲の厚さに形成された選択的酸化シリコン（ＬＯＣＯＳ）領域と，
　前記ソース領域に隣接する前記ドープされたシリコンウェルの上において，薄いゲート酸化物領域を形成する薄い酸化層と，
　一部は該薄いゲート酸化物の上に位置し，一部は前記厚いＬＯＣＯＳゲート酸化物領域の上に位置する，所定の長さを有するドープされたゲート電極と，
　前記ゲート電極に隣接して設けられており，酸化物および窒化物よりなる群から選択される材料によって，第３の厚さに形成されたゲート側壁と，
　酸化物およびＴＥＯＳよりなる群から選択される材料によって，前記ゲート電極と，前記ゲート側壁と，前記ソース領域およびドレイン領域との上に設けられた誘電層間膜と，
　該誘電層間膜を貫通して，前記ゲート電極，前記ソース領域および前記ドレイン領域にそれぞれアクセスするコンタクトホールと，
　前記ＭＯＳトランジスタの活性領域への電気的接続部が形成されるとともに他の金属層とインタフェースするように，該コンタクトホール内に設けられて，前記ゲート電極，前記ソース領域および前記ドレイン領域への金属接続部を形成する金属とを備え，
　前記薄い酸化層は，加熱により成長させた２０ナノメートル（ｎｍ）未満の厚さのシリコン酸化物と等価の誘電率を得ることができる第２の厚さに形成されていることを特徴とする，ＭＯＳ装置。」と補正すること。
（３）補正事項３
　本件補正前の請求項３を，本件補正後の請求項２に繰り上げるとともに，本件補正前の請求項３の「請求項２に記載の」を，本件補正後の請求項２の「請求項１に記載の」と補正すること。
（４）補正事項４
　本件補正前の請求項４を，本件補正後の請求項３に繰り上げるとともに，本件補正前の請求項４の「請求項２に記載の」を，本件補正後の請求項３の「請求項１に記載の」と補正すること。
（５）補正事項５
　本件補正前の請求項５〜８を，それぞれ本件補正後の請求項４〜７に繰り上げること。
（６）補正事項６
　本件補正前の請求項９を，削除すること。
（７）補正事項７
　本件補正前の請求項１０を，本件補正後の請求項８に繰り上げ，本件補正前の請求項９の内容を加えて，
「【請求項８】　請求項１に記載のＬＯＣＯＳ　ＭＯＳ装置を形成する方法であって，
　ａ）ソース領域およびドレイン領域を形成するための，第１のドーパントを含むシリコンよりなるウェルを形成するステップと，
　ｂ）該ドープされたシリコンウェルの上に位置し，１ミクロン未満の長さと２０００〜５０００Åの範囲の厚さとを有する選択的酸化シリコン（ＬＯＣＯＳ）領域を形成するステップと，
　ｃ）前記ドープされたシリコンウェルおよび該ＬＯＣＯＳ領域の上に位置し，加熱により成長させた２０ナノメートル（ｎｍ）未満の厚さのシリコン酸化物と等価の誘電率を得ることができる第２の厚さを有する薄いゲート酸化物層を堆積するステップと，
　ｄ）前記ＬＯＣＯＳ領域の一部と隣接する該薄いゲート酸化物層との上にポリシリコン層を堆積してパターニングし，さらに第２のドーパントによりドーピングすることにより，所定のゲート電極長さを有するゲート電極を，前記薄いゲート酸化物層および前記厚いゲート酸化物層の両方にわたって形成するステップと，
　ｅ）ソース領域およびドレイン領域を形成するステップとを包含し，
　前記ステップｅ）は，
　ｆ）前記シリコンウェルの領域を第３のドーパントにより低密度ドーピング（ＬＤＤ（light density doping））するステップと，
　ｇ）酸化物および窒化物よりなる群から選択され，第３の厚さを有する材料を堆積およびパターニングして，ゲート側壁を形成するステップと，
　ｈ）前記薄いゲート酸化物領域に隣接する領域と，前記ＬＯＣＯＳゲート酸化物領域に隣接する領域とに第４のドーパントを注入して，前記ソース領域および前記ドレイン領域をそれぞれ形成するステップとをさらに包含する，方法。」と補正すること。
（８）補正事項８
　本件補正前の請求項１１を，本件補正後の請求項９に繰り上げるとともに，本件補正前の請求項１１の「請求項９に記載の」を，本件補正後の請求項９の「請求項８に記載の」と補正すること。
（９）補正事項９
　本件補正前の請求項１２を，本件補正後の請求項１０に繰り上げるとともに，本件補正前の請求項１２の「請求項１１に記載の」を，本件補正後の請求項１０の「請求項９に記載の」と補正すること。
（１０）補正事項１０
　本件補正前の請求項１３を，本件補正後の請求項１１に繰り上げるとともに，本件補正前の請求項１３の「請求項１０に記載の」を，本件補正後の請求項１１の「請求項８に記載の」と補正すること。
（１１）補正事項１１
　本件補正前の請求項１４を，本件補正後の請求項１２に繰り上げるとともに，本件補正前の請求項１４の「請求項９に記載の」を，本件補正後の請求項１２の「請求項８に記載の」と補正すること。
（１２）補正事項１２
　本件補正前の請求項１５を，本件補正後の請求項１３に繰り上げるとともに，本件補正前の請求項１５の「請求項９に記載の」を，本件補正後の請求項１３の「請求項８に記載の」と補正すること。
（１３）補正事項１３
　本件補正前の請求項１６を，本件補正後の請求項１４に繰り上げるとともに，本件補正前の請求項１６の「請求項１０に記載の」を，本件補正後の請求項１４の「請求項８に記載の」と補正すること。
（１４）補正事項１４
　本件補正前の請求項１７を，本件補正後の請求項１５に繰り上げること。
　
２．補正の目的の適否及び新規事項の追加の有無
（１）補正事項１及び６について
　補正事項１及び６についての補正は，本件補正前の請求項１及び９をそれぞれ削除するものであるから，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当することは明らかであり，また，本願の願書に最初に添付した明細書及び図面（以下，「当初明細書等」という。）のすべての記載を総合することにより導かれる技術的事項との関係において，新たな技術的事項を導入しないものであって，当初明細書等の範囲内においてなされたものである。
（２）補正事項２について
　補正事項２についての補正は，本件補正前の請求項１を削除することに伴って，請求項を繰り上げ，また，独立形式の請求項にして，記載を明りょうにするものであるから，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当し，また，当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において，新たな技術的事項を導入しないものであって，当初明細書等の範囲内においてなされたものである。
（３）補正事項７について
　補正事項７についての補正は，本件補正前の請求項９を削除したことに伴って，請求項を繰り上げ，また，本件補正前の請求項９の内容を加えて，記載を明りょうにするものであるから，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当し，また，当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において，新たな技術的事項を導入しないものであって，当初明細書等の範囲内においてなされたものである。
（４）補正事項３〜５及び８〜１４について
　補正事項３〜５及び８〜１４についての補正は，本件補正前の請求項１と９を削除したことに伴って，それぞれ請求項を繰り上げ，必要に応じて引用する請求項を変更して，記載を明りょうにするものであるから，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当し，また，当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において，新たな技術的事項を導入しないものであって，当初明細書等の範囲内においてなされたものである。
　
３．手続補正についてのむすび
　以上，検討したとおり，本件補正は，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第１号又は第４号に掲げる事項を目的とするものに該当するものであり，かつ，平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定に適合するから，適法になされたものである。
　
第３．本願発明について
１．本願発明
　平成１８年９月２８日付けの手続補正は，上記のとおり適法になされたものであるから，本願の請求項１〜１５に係る発明は，平成１８年９月２８日付けの手続補正により補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１〜１５に記載された事項により特定されるものであり，その内の請求項１に係る発明（以下，「本願発明」という。）は，上記第２．１．（２）に本件補正後の請求項１として記載されたとおりのものである。
　
２．刊行物の記載
（１）原審の拒絶の理由において引用された特開平３−３２０６３号公報（平成３年２月１２日出願公開，以下，「刊行物１」という。）には，次の記載がある。
ア　「この発明は上記の様な問題点を解消するためになされたもので，
入力保護トランジスタの直接サージを受けるドレイン側のゲート酸化膜の厚みを厚くすることによってサージ耐圧を向上
イ　第１図を参照して，「［実施例］
　以下，この発明の一実施例を図について説明する。第１図において，
（３）はＰ型の基板，（４）はＮ型拡散層（ドレイン）
（５）はＮ型拡散層（ソース）
（６）はゲート電極
（７）は第１のゲート酸化膜で，内部回路のトランジスタと同様の厚さ
（８）は第２のゲート酸化膜で，第１のゲート酸化膜（７）より厚い
ドレイン側のゲート酸化膜を厚く
ウ　第１図を参照して，「ここでこの発明の一実施例の製造方法の一例を述べる。まず基板（３）上に
素子分離用の酸化膜（７）を形成
第１の厚さＡのゲート酸化膜（７）を所望の位置に形成
第２の厚さＢのゲート酸化膜（８）を形成
ゲート材被覆後，所望の形状にゲート電極（６）を形成
スルーホール（９），金属配線（１０）を形成
エ　「［発明の効果］
　以上のようにこの発明によれば，入力保護トランジスタのゲート酸化膜に外部入力側を内部側に比べて厚くすることによって，入力サージ電圧に強い保護回路が得られ，より高い信頼性の半導体装置が得られる効果がある。」（２頁右下欄７〜１２行）
オ　第１図を参照すると，
薄い第１のゲート酸化膜（７）と厚い第２のゲート酸化膜（８）の上側に連続して形成されたゲート電極（６）
カ　第１図の入力保護トランジスタの構造断面図，及び，第２図の入力保護回路の等価回路図を参照すると，入力保護トランジスタ（２）は，ＭＯＳトランジスタであることが理解できる。
キ　第１図を参照すると，
スルーホール（９）が，Ｎ型拡散層（ドレイン）（４）の上側に設けられ，金属配線（１０）が，スルーホール（９）を介してＮ型拡散層（ドレイン）（４）に接続
　
（２）原審の拒絶の理由において引用された特開平８−２４１９９６号公報（平成８年９月１７日出願公開，以下，「刊行物２」という。）には，次の記載がある。
ア　図１を参照して，「【０００２】
【従来の技術】ＥＳＤ保護トランジスタの主要な機能は，それが保護する回路からＥＳＤ電流を消去する（away）ことである。かかるＥＳＤ保護トランジスタは，マイクロプロセッサ，組み込み式マイクロコントローラ，特定用途集積回路，およびその他の論理素子に用いられ，主に入出力バッファの保護を目的とする。例えば，図１に示す
半導体素子１０は，例えば線１６を通じて出力パッド１４に接続されたＮＭＯＳ出力バッファ１２を有し，厚型フィールド酸化物（ＴＦＯ）トランジスタとすることができる厚型フィールド誘電体トランジスタ１８が線１６に接続され，出力パッド１４から来るＥＳＤパルスから出力バッファ１２を保護している
イ　図３を参照して，「【００１２】図３に示すのは，
金属またはドープされたポリシリコンのような導電層を被着しパターニングすることによって，厚型フィールド酸化物領域２４，２６，２８をｐ−基板３０上に成長させ，ゲート電極４６を形成した後の，形成途中のＴＦＯ　ＥＳＤトランジスタ２２である
厚型フィールド酸化物領域２６は，ＴＦＯＥＳＤトランジスタ２２のゲート誘電体層として機能し，少なくとも１０００Åの厚さを有する
多くの場合，厚型フィールド酸化物領域２６は，仕上げられた素子において，３０００ないし６０００Åの範囲の厚さを有する
典型的に厚さが５０ないし５００Åの，出力バッファ１２内のトランジスタのような，従来のＭＯＳトランジスタのゲート誘電体層と比較されたい
　
３．刊行物１に記載された発明
（１）上記２．（１）ア及びイによれば，刊行物１には，入力保護トランジスタの直接サージを受けるドレイン側のゲート酸化膜の厚みを厚くすることによってサージ耐圧を向上させること，及び，Ｐ型の基板（３），Ｎ型拡散層（ドレイン）（４），Ｎ型拡散層（ソース）（５），ゲート電極（６）からなるトランジスタが記載されているから，ＮＭＯＳトランジスタよりなる，入力保護トランジスタの直接サージを受けるドレイン側のゲート酸化膜の厚みを厚くすることによってサージ耐圧を向上させたＭＯＳ装置，Ｐ型の基板（３），Ｐ型の基板（３）内に形成されたＮ型拡散層（ソース）（５）及びＮ型拡散層（ドレイン）（４）が開示されている。
（２）上記２．（１）イによれば，刊行物１には，内部回路のトランジスタと同様の厚さである第１のゲート酸化膜（７），及び，第１のゲート酸化膜（７）より厚い第２のゲート酸化膜（８）を形成し，ドレイン側のゲート酸化膜を厚くすることが記載されているから，Ｎ型拡散層（ドレイン）（４）に隣接するＰ型の基板（３）上に厚いゲート酸化膜を形成する第２のゲート酸化膜（８）と，Ｎ型拡散層（ソース）（５）に隣接するＰ型の基板（３）上に薄いゲート酸化膜を形成する第１のゲート酸化膜（７），及び，第１のゲート酸化膜（７）は内部回路のトランジスタと同様の厚さであることが開示されている。
（３）上記２．（１）ウ及びオによれば，刊行物１には，第１の厚さＡのゲート酸化膜（７）を所望の位置に形成し，第２の厚さＢのゲート酸化膜（８）を形成し，ゲート材被覆後，所望の形状にゲート電極（６）を形成すること，及び，薄い第１のゲート酸化膜（７）と厚い第２のゲート酸化膜（８）の上側に連続して形成されたゲート電極（６）が記載されているから，一部は第１のゲート酸化膜（７）上に位置し，一部は第２のゲート酸化膜（８）上に位置するゲート電極（６）が開示されている。
（４）上記２．（１）ウ及びキによれば，刊行物１には，スルーホール（９）が，Ｎ型拡散層（ドレイン）（４）の上側に設けられ，金属配線（１０）が，スルーホール（９）を介してＮ型拡散層（ドレイン）（４）に接続されていることが記載されているから，Ｎ型拡散層（ドレイン）（４）にアクセスするスルーホール（９）と，スルーホール（９）内に設けられて，Ｎ型拡散層（ドレイン）（４）への金属接続部を形成する金属配線（１０）が開示されている。
（５）よって，刊行物１には，以下の発明が記載されている。
「ＮＭＯＳトランジスタよりなる，入力保護トランジスタの直接サージを受けるドレイン側のゲート酸化膜の厚みを厚くすることによってサージ耐圧を向上させたＭＯＳ装置であって，
　Ｐ型の基板（３）と，
　Ｐ型の基板（３）に形成されたＮ型拡散層（ソース）（５）及びＮ型拡散層（ドレイン）（４）と，
　Ｎ型拡散層（ドレイン）（４）に隣接するＰ型の基板（３）上に厚いゲート酸化膜を形成する第２のゲート酸化膜（８）と，
　Ｎ型拡散層（ソース）（５）に隣接するＰ型の基板（３）上に薄いゲート酸化膜を形成する第１のゲート酸化膜（７）と，
　一部は第１のゲート酸化膜（７）上に位置し，一部は第２のゲート酸化膜（８）上に位置するゲート電極（６）と，
　Ｎ型拡散層（ドレイン）（４）にアクセスするスルーホール（９）と，
　スルーホール（９）内に設けられて，Ｎ型拡散層（ドレイン）（４）への金属接続部を形成する金属配線（１０）とを備え，
　第１のゲート酸化膜（７）は内部回路のトランジスタと同様の厚さであることを特徴とする，ＭＯＳ装置。」
　
４．本願発明と刊行物１に記載された発明との対比
（１）本願発明の「ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタよりなる群から選択され」ることは，「ＮＭＯＳトランジスタ」と「ＰＭＯＳトランジスタ」の択一的な記載であり，「ＮＭＯＳトランジスタ」と「ＰＭＯＳトランジスタ」のいずれか一つを選択すればよいのであるから，刊行物１に記載された発明の「ＮＭＯＳトランジスタ」は，本願発明の「ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタよりなる群から選択され」ることに相当する。そうすると，刊行物１に記載された発明の「入力保護トランジスタの直接サージを受けるドレイン側のゲート酸化膜の厚みを厚くすることによってサージ耐圧を向上させたＭＯＳ装置」は，本願発明の「大きなドレイン−ゲート破壊電圧を有する」「ＭＯＳ装置」に相当するから，刊行物１に記載された発明の「ＮＭＯＳトランジスタよりなる，入力保護トランジスタの直接サージを受けるドレイン側のゲート酸化膜の厚みを厚くすることによってサージ耐圧を向上させたＭＯＳ装置」は，本願発明の「ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタよりなる群から選択されて，大きなドレイン−ゲート破壊電圧を有するＬＯＣＯＳ　ＭＯＳ装置」に対応し，本願発明と刊行物１に記載された発明は，本願発明がＬＯＣＯＳ　ＭＯＳ装置であることは別にして，「ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタよりなる群から選択されて，大きなドレイン−ゲート破壊電圧を有するＭＯＳ装置」である点で共通する。
（２）刊行物１に記載された発明の「Ｐ型の基板（３）」は，本願発明の「ドープされたシリコンウェル」に対応し，本願発明と刊行物１に記載された発明は，本願発明が「シリコンウェル」であることは別にして，「ドープされた半導体」を具備する点で共通する。そうすると，刊行物１に記載された発明の「Ｐ型の基板（３）に形成されたＮ型拡散層（ソース）（５）及びＮ型拡散層（ドレイン）（４）」は，本願発明の「該ドープされたシリコンウェル内に形成された，ドープされたシリコンよりなるソース領域およびドレイン領域」に対応し，本願発明と刊行物１に記載された発明は，本願発明がシリコンウェルであることは別にして，「該ドープされた半導体内に形成された，ドープされた半導体よりなるソース領域およびドレイン領域」を具備する点で共通する。
（３）刊行物１に記載された発明の「Ｎ型拡散層（ドレイン）（４）に隣接するＰ型の基板（３）上に厚いゲート酸化膜を形成する第２のゲート酸化膜（８）」は，本願発明の「該ドレイン領域に隣接する前記ドープされたシリコンウェルの上において，厚いゲート酸化物領域を形成するように，１ミクロン未満の長さおよび２０００〜５０００Åの範囲の厚さに形成された選択的酸化シリコン（ＬＯＣＯＳ）領域」に対応し，本願発明と刊行物１に記載された発明とは，本願発明がシリコンウェルの上において，１ミクロン未満の長さ及び２０００〜５０００Åの範囲の厚さに形成された選択的酸化シリコン（ＬＯＣＯＳ）領域であることは別にして，「該ドレイン領域に隣接する前記ドープされた半導体の上において，厚いゲート酸化物領域を形成するように，形成された厚い酸化物領域」を具備する点で共通する。
（４）刊行物１に記載された発明の「Ｎ型拡散層（ソース）（５）に隣接するＰ型の基板（３）上に薄いゲート酸化膜を形成する第１のゲート酸化膜（７）」は，本願発明の「前記ソース領域に隣接する前記ドープされたシリコンウェルの上において，薄いゲート酸化物領域を形成する薄い酸化層」に対応し，本願発明と刊行物１に記載された発明とは，本願発明がシリコンウェルの上であることは別にして，「前記ソース領域に隣接する前記ドープされた半導体の上において，薄いゲート酸化物領域を形成する薄い酸化層」を具備する点で共通する。
（５）刊行物１に記載された発明の「一部は第１のゲート酸化膜（７）上に位置し，一部は第２のゲート酸化膜（８）上に位置するゲート電極（６）」は，本願発明の「一部は該薄いゲート酸化物の上に位置し，一部は前記厚いＬＯＣＯＳゲート酸化物領域の上に位置する，所定の長さを有するドープされたゲート電極」に対応し，刊行物１に記載された発明のゲート電極（６）が所定の長さを有することは明らかであるから，本願発明と刊行物１に記載された発明とは，本願発明が一部は厚いＬＯＣＯＳゲート酸化物領域の上に位置する，ドープされたゲート電極であることは別にして，「一部は該薄いゲート酸化物の上に位置し，一部は前記厚いゲート酸化物領域の上に位置する，所定の長さを有するゲート電極」を具備する点で共通する。
（６）刊行物１に記載された発明の「Ｎ型拡散層（ドレイン）（４）にアクセスするスルーホール（９）」は，本願発明の「該誘電層間膜を貫通して，前記ゲート電極，前記ソース領域および前記ドレイン領域にそれぞれアクセスするコンタクトホール」に対応し，本願発明と刊行物１に記載された発明とは，本願発明が誘電層間膜を貫通して，ゲート電極，ソース領域及びドレイン領域にそれぞれアクセスするコンタクトホールであることは別にして，少なくとも「前記ドレイン領域にアクセスするコンタクトホール」を具備する点で共通する。
（７）刊行物１に記載された発明の「スルーホール（９）内に設けられて，Ｎ型拡散層（ドレイン）（４）への金属接続部を形成する金属配線（１０）」は，本願発明の「前記ＭＯＳトランジスタの活性領域への電気的接続部が形成されるとともに他の金属層とインタフェースするように，該コンタクトホール内に設けられて，前記ゲート電極，前記ソース領域および前記ドレイン領域への金属接続部を形成する金属」に対応する。また，刊行物１に記載された発明の「金属配線（１０）」が，ＭＯＳトランジスタの活性領域であるＮ型拡散層（ドレイン）（４）への電気的接続部が形成されるとともに，他の金属層とインターフェースすることは明らかである。したがって，本願発明と刊行物１に記載された発明とは，本願発明がゲート電極，ソース領域及びドレイン領域への金属接続部を形成する金属であることは別にして，少なくとも「前記ＭＯＳトランジスタの活性領域への電気的接続部が形成されるとともに他の金属層とインタフェースするように，該コンタクトホール内に設けられて，前記ドレイン領域への金属接続部を形成する金属」を具備する点で共通する。
（８）以上のことを踏まえると，本願発明と刊行物１に記載された発明とは，
「ＮＭＯＳトランジスタおよびＰＭＯＳトランジスタよりなる群から選択されて，大きなドレイン−ゲート破壊電圧を有するＭＯＳ装置であって，
　ドープされた半導体と，
　該ドープされた半導体内に形成された，ドープされた半導体よりなるソース領域およびドレイン領域と，
　該ドレイン領域に隣接する前記ドープされた半導体の上において，厚いゲート酸化物領域を形成するように，形成された厚い酸化物領域と，
　前記ソース領域に隣接する前記ドープされた半導体の上において，薄いゲート酸化物領域を形成する薄い酸化層と，
　一部は該薄いゲート酸化物の上に位置し，一部は前記厚いゲート酸化物領域の上に位置する，所定の長さを有するゲート電極と，
　前記ドレイン領域にアクセスするコンタクトホールと，
　前記ＭＯＳトランジスタの活性領域への電気的接続部が形成されるとともに他の金属層とインタフェースするように，該コンタクトホール内に設けられて，前記ドレイン領域への金属接続部を形成する金属とを備えていることを特徴とする，ＭＯＳ装置。」である点で一致し，次の点で相違する。
相違点１：本願発明は，「ＬＯＣＯＳ　ＭＯＳ装置」であるのに対して，刊行物１に記載された発明は，「ＭＯＳ装置」ではあるものの，「ＬＯＣＯＳ　ＭＯＳ装置」ではない点。
相違点２：本願発明は，「ドープされたシリコンウェル」を有し，「該ドープされたシリコンウェル内に形成された，ドープされたシリコンよりなるソース領域およびドレイン領域」を有するのに対して，刊行物１に記載された発明は，「Ｐ型の基板（３）」を有し，「Ｐ型の基板（３）に形成されたＮ型拡散層（ソース）（５）及びＮ型拡散層（ドレイン）（４）」を有するのであって，「ドープされたシリコンウェル」ではない点。
相違点３：本願発明は，「１ミクロン未満の長さおよび２０００〜５０００Åの範囲の厚さに形成された選択的酸化シリコン（ＬＯＣＯＳ）領域」を有するのに対して，刊行物１に記載された発明は，「厚いゲート酸化膜を形成する第２のゲート酸化膜（８）」を有するのであって，「ＬＯＣＯＳ　ＭＯＳ装置」ではないため，「１ミクロン未満の長さおよび２０００〜５０００Åの範囲の厚さに形成された選択的酸化シリコン（ＬＯＣＯＳ）領域」を有していない点。
相違点４：本願発明は，「ドープされたゲート電極」を有するのに対して，刊行物１に記載された発明は，「ゲート電極（６）」は有するものの，「ゲート電極（６）」がドープされているかを明示しない点。
相違点５：本願発明は，「前記ゲート電極に隣接して設けられており，酸化物および窒化物よりなる群から選択される材料によって，第３の厚さに形成されたゲート側壁」を有するのに対して，刊行物１に記載された発明は，このような「ゲート側壁」を明示しない点。
相違点６：本願発明は，「酸化物およびＴＥＯＳよりなる群から選択される材料によって，前記ゲート電極と，前記ゲート側壁と，前記ソース領域およびドレイン領域との上に設けられた誘電層間膜」を有するのに対して，刊行物１に記載された発明は，「誘電層間膜」について明示しない点。
相違点７：本願発明は，「該誘電層間膜を貫通して，前記ゲート電極，前記ソース領域および前記ドレイン領域にそれぞれアクセスするコンタクトホール」を有するのに対して，本願発明の「コンタクトホール」に対応する刊行物１に記載された発明の「スルーホール（９）」は，「Ｎ型拡散層（ドレイン）（４）にアクセスする」ものの，誘電層間膜を貫通して，「ゲート電極（６）」と「Ｎ型拡散層（ソース）（５）」にアクセスするかどうかを明示しない点。
相違点８：本願発明は，「該コンタクトホール内に設けられて，前記ゲート電極，前記ソース領域および前記ドレイン領域への金属接続部を形成する金属」を有するのに対して，刊行物１に記載された発明は，本願発明の「金属」に対応する「金属配線（１０）」を有しており，刊行物１に記載された発明の「金属配線（１０）」は，「スルーホール（９）内に設けられて，Ｎ型拡散層（ドレイン）（４）への金属接続部を形成する」ものの，コンタクトホール内に設けられて，「ゲート電極（６）」や「Ｎ型拡散層（ソース）（５）」への金属接続部を形成するかどうかを明示しない点。
相違点９：本願発明は，「前記薄い酸化層は，加熱により成長させた２０ナノメートル（ｎｍ）未満の厚さのシリコン酸化物と等価の誘電率を得ることができる第２の厚さに形成されている」のに対して，刊行物１に記載された発明は，「第１のゲート酸化膜（７）」の具体的な形成方法や厚さについて明示しない点。
　
５．当審の判断
（１）相違点１について
　刊行物２には，上記２．（２）アによれば，「半導体素子１０は，例えば線１６を通じて出力パッド１４に接続されたＮＭＯＳ出力バッファ１２を有し，
厚型フィールド酸化物（ＴＦＯ）トランジスタ
厚型フィールド誘電体トランジスタ１８
厚型フィールド酸化物領域２４，２６，２８をｐ−基板３０上に成長
厚型フィールド酸化物領域２６は，ＴＦＯＥＳＤトランジスタ２２のゲート誘電体層として機能
　そうすると，上記２．（１）ウによれば，刊行物１に記載された発明においても，素子分離用の酸化膜を形成しているのであるから，この素子分離用の酸化膜と同時に厚いゲート酸化膜を形成することで，刊行物１に記載された発明の「入力保護トランジスタの直接サージを受けるドレイン側のゲート酸化膜の厚みを厚くすることによってサージ耐圧を向上させたＭＯＳ装置」として，刊行物２に記載のような厚型フィールド酸化物領域を有するトランジスタを採用し，本願発明のごとく，「ＬＯＣＯＳ　ＭＯＳ装置」とすることに，格別の困難性を認めることはできない。
（２）相違点２について
　ドープされたシリコンウェルを有すること，及び，該ドープされたシリコンウェル内に形成された，ドープされたシリコンよりなるソース領域及びドレイン領域を有することは，例えば下記の周知例のアに記載されているように，半導体装置の技術分野において周知の技術である。（なお，下記の周知例に記載された「イオン注入して」形成した「ソース」及び「ドレイン」が，本願発明の「ドープされたシリコンよりなるソース領域およびドレイン領域」に相当する。）そうすると，刊行物１に記載された発明の「Ｎ型拡散層（ソース）（５）とＮ型拡散層（ドレイン）（４）」をＰ型の基板（３）内に形成することに代えて，この周知の技術を採用し，ドープされたシリコンウェルを設け，該ドープされたシリコンウェル内にＮ型拡散層（ソース）（５）とＮ型拡散層（ドレイン）（４）を形成し，本願発明のごとく，「ドープされたシリコンウェルと，　該ドープされたシリコンウェル内に形成された，ドープされたシリコンよりなるソース領域およびドレイン領域」を有するようにすることは，必要により当業者が適宜行えばよい技術的な設計事項である。
　
周知例．特開平６−５３４２０号公報
ア　図３〜図５を参照して，
「次に，前記第１，第２及び第３埋没層５３，５４，５６上の
エピタキシャル層５７にそれぞれ第１，第２及びウェル５８，５９，６０を形成
第１及び第２ウェル５８，５９は，Ｐなどのｎ形不純物
第３ウェル６０は，Ｂなどのｐ形不純物
「次に，前記
第３ウェル６０にｎ形不純物
低濃度及び高濃度の不純物層を持つＬＤＤ構造となったｎＭＯＳトランジスタのソース７０及びドレイン７１を形成
第１ウェル５８に
ｐ形不純物
ｐＭＯＳトランジスタのソース７２及びドレイン７３を形成
「次に，第１，第２及び第３埋没層５３，５４，５６上の
エピタキシャル層にそれぞれ第１，第２及び第３ウェル５８，５９，６０を，第１及び第２ウェル５８，５９はｎ形不純物で，第３ウェル６０はｐ形不純物でそれぞれ形成
「次に図５（ｄ）に示すように，前記
第３ウェル６０にｎ形不純物
低濃度及び高濃度の不純物層を持つＬＤＤ構造となったｎＭＯＳトランジスタのソース７０と
ドレイン８２を形成
ｐ形の不純物イオン
ｐＭＯＳトランジスタのソース７２及びドレイン７３を形成
イ　図４及び図６を参照して，
「その後の全表面に２０００〜３０００Å程度の厚さの酸化膜を形成する。続いてＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）のような乾式エッチング方法で半導体基板が露出されるまで前記
酸化膜をエッチングしてゲート電極の側壁にスペーサを形成
「この
ゲート１６の側壁にＳｉＯ
２
　のスペーサ１７が形成
「次に，前述したような工程により形成された構造の全表面にＣＶＤまたはＬＴＯ（Low Temperature Oxide）の方法により２０００〜３０００Å程度の
酸化膜
ゲート６６の側壁にスペーサ６８を形成
ウ　図４（ｄ）を参照して，
「次に図４（ｄ）に示すように，
前述した工程により形成された構造の全表面にＣＶＤまたはＨＴＯ（high temperature oxidation）方法でＳｉＯ
２
またはＳｉ
３
Ｎ
４
で第２層間絶縁膜７８を形成する。続いて，前記第２層間絶縁膜７８の全表面に流れ性が良いＰＳＧ（Phospho Silicate Glass）またはＢＰＳＧ（Boro-Phospho Silicate Glass）を塗布して保護層７９を形成したあと，通常のリソグラフィにより電気的接続のための接触口を形成する。次に，前記接触口を通って金属導電層８０を形成
　
（３）相違点３について
ア　上記２．（２）イによれば，刊行物２には，「多くの場合，
厚型フィールド酸化物領域２６
３０００ないし６０００Åの範囲の厚さ
イ　次に，本願明細書に，選択的酸化シリコン（ＬＯＣＯＳ）領域を１ミクロン未満の長さに形成することについては，次の記載のみがある。
「【請求項１】・・・該ドレイン領域に隣接する前記ドープされたシリコンウェルの上において，厚いゲート酸化物領域を形成するように，
１ミクロン未満の長さ
２０００〜５０００Åの範囲の厚さに形成された選択的酸化シリコン（ＬＯＣＯＳ）領域
「【請求項８】・・・ｂ）該ドープされたシリコンウェルの上に位置し，
１ミクロン未満の長さ
２０００〜５０００Åの範囲の厚さ
を有する選択的酸化シリコン（ＬＯＣＯＳ）領域
「【０００９】
【課題を解決するための手段】・・・
ＬＯＣＯＳ領域
２０００〜５０００Åの範囲の厚さ
ＬＯＣＯＳ領域の長さは約１ミクロン未満
「【００２０】前記ステップｂ）で，
ＬＯＣＯＳ領域の長さが約１ミクロン未満であるとき，前記第１の厚さが２０００〜５０００Åの範囲
「【００２６】第１の厚さ３６を有する選択的酸化シリコン（ＬＯＣＯＳ）領域３４は，ドープされたシリコンウェル３２の上に位置し，続いて形成されるドレイン（図示せず）に隣接する厚いゲート酸化物領域を形成する。
ＬＯＣＯＳ領域の第１の厚さ３６は，２０００〜５０００Åの範囲
ＬＯＣＯＳ領域の長さ３７は約１ミクロン未満
「【００３９】・・・ステップ１０４では，ドープされたシリコンウェルの上に位置する，所定の長さおよび第１の厚さを有する選択的酸化シリコン（ＬＯＣＯＳ）領域が形成される。
ＬＯＣＯＳ領域の長さが約１ミクロン未満であるとき，ＬＯＣＯＳ領域の第１の厚さは２０００〜５０００Åの範囲
　これらの記載によれば，本願発明において，選択的酸化シリコン（ＬＯＣＯＳ）領域を１ミクロン未満の長さとすることは，ＬＯＣＯＳ領域の厚さ３６を，２０００〜５０００Åの範囲と設定するための条件であって，１ミクロン未満とすることに格別の臨界的な意義があるものではないことは明らかである。そうすると，刊行物２に「３０００ないし６０００Åの範囲の厚さ」とすることが多くの場合として記載されているのであるから，刊行物２に記載された「厚型フィールド酸化物領域２６」を刊行物１に適用するに際し，その長さを１ミクロン未満とすることは，必要により当業者が適宜設定すればよい技術的な設計事項と認められる。
（４）相違点４について
　上記２．（２）イによれば，刊行物２には，「金属または
ドープされたポリシリコン
ゲート電極４６を形成
（５）相違点５について
　ゲート電極に隣接してゲート側壁を設けること，及び，ゲート側壁の材料として酸化物を用いることは，前示の周知例のイに記載されているように，半導体装置の技術分野においていずれも周知の技術である。（なお，前示の周知例に記載された「スペーサ」が，本願発明の「ゲート側壁」に相当する。）また，一般に，ゲート側壁の材料として窒化物を用いることも，半導体装置の技術分野の慣用技術である。そうすると，刊行物１に記載された発明の「ゲート電極（６）」において，周知の技術あるいは慣用技術である，酸化物及び窒化物よりなる群から選択される材料によってゲート側壁を形成することは，当業者が必要により適宜なし得ることである。
（６）相違点６について
　刊行物１の第１図にはスルーホール（９）のみが記載され，その周りの層については明記されていないが，刊行物１に記載された発明の「Ｎ型拡散層（ドレイン）（４）にアクセスするスルーホール（９）」を形成するためには，スルーホール（９）を形成するための層が必要であり，通常，本願発明の「誘電層間膜」に相当する層を有することは半導体装置の技術分野の技術常識であるから，刊行物１に記載された発明も，本願発明の「誘電層間膜」に相当する層を有していることは明らかである。
　そして，「誘電層間膜」の材料として，酸化膜やＴＥＯＳを用いることは，周知の技術であり，例えば前示の周知例のウには，「前述した工程により形成された構造の全表面にＣＶＤまたはＨＴＯ（high temperature oxidation）方法で
ＳｉＯ
２
またはＳｉ
３
Ｎ
４
で第２層間絶縁膜７８を形成
ＰＳＧ
ＢＰＳＧ
保護層７９を形成
　したがって，刊行物１に記載された発明において，周知の材料である酸化物及びＴＥＯＳよりなる群から選択される材料を用いた本願発明の「誘電層間膜」に相当する層を有するようにすることが，格別困難であると認めることはできない。
（７）相違点７について
　前示の周知例のウ及び図４（ｄ）に，本願発明の「コンタクトホール」に相当する「接触口」が，ＭＯＳトランジスタのソースとドレインにそれぞれ接続するように形成されていることが記載されているように，ソース領域とドレイン領域にそれぞれアクセスするコンタクトホールを形成することは，半導体装置の技術分野において周知の技術である。また，ゲート電極にアクセスするコンタクトホールを形成することも，同様に必要により当業者が適宜採用すればよい技術的な設計事項である。したがって，刊行物１に記載された発明の「スルーホール（９）」は，「Ｎ型拡散層（ドレイン）（４）にアクセスする」ものであるが，さらに，「Ｎ型拡散層（ソース）（５）」や「ゲート電極（６）」にアクセスするようにし，本願発明のごとく，「該誘電層間膜を貫通して，前記ゲート電極，前記ソース領域および前記ドレイン領域にそれぞれアクセスするコンタクトホール」を有するようにすることに，格別の困難性を認めることはできない。
（８）相違点８について
ア　前示の周知例のウ及び図４（ｄ）に，本願発明の「金属接続部を形成する金属」に相当する「金属導電層８０」が，本願発明の「コンタクトホール」に相当する「接触口」を通って，ＭＯＳトランジスタのソースとドレインにそれぞれ接続するように形成されていることが記載されているように，コンタクトホール内に設けられて，ソース領域及びドレイン領域への金属接続部を形成する金属を備えることは，半導体装置の技術分野において周知の技術である。また，コンタクトホール内に設けられて，ゲート電極への金属接続部を形成する金属を備えることも，同様に必要により当業者が適宜採用すればよい技術的な設計事項である。したがって，刊行物１に記載された発明の「金属配線（１０）」は，「スルーホール（９）内に設けられて，Ｎ型拡散層（ドレイン）（４）への金属接続部を形成する」ものであるが，さらに，「Ｎ型拡散層（ソース）（５）」や「ゲート電極（６）」への金属接続部を形成し，本願発明のごとく，「該コンタクトホール内に設けられて，前記ゲート電極，前記ソース領域および前記ドレイン領域への金属接続部を形成する金属」を備えるようにすることに，格別の困難性を認めることはできない。
（９）相違点９について
ア　刊行物１に記載された発明の「第１のゲート酸化膜（７）は内部回路のトランジスタと同様の厚さである」ことに関し，上記２．（２）イによれば，刊行物２には，「典型的に厚さが５０ないし５００Åの，出力バッファ１２内のトランジスタのような，従来のＭＯＳトランジスタのゲート誘電体層と比較されたい」と記載されている。そうすると，刊行物１に記載された発明の「内部回路のトランジスタ」の一例である刊行物２に記載された「出力バッファ１２内のトランジスタのような，従来のＭＯＳトランジスタのゲート誘電体層」の厚さが，５０ないし５００Å（すなわち，５ないし５０ｎｍ）であるから，刊行物１に記載された発明の「第１のゲート酸化膜（７）」を，本願発明の「薄い酸化層」のごとく「２０ナノメートル（ｎｍ）未満の厚さのシリコン酸化物と等価の誘電率を得ることができる第２の厚さに形成」することに，格別の困難性を認めることはできない。
イ　また，ＭＯＳトランジスタのゲート酸化膜を，本願発明の「加熱により成長させた」「シリコン酸化物」に相当する，いわゆる熱酸化膜とすることは，半導体装置の技術分野の慣用技術である。
ウ　したがって，刊行物１に記載された発明の「第１のゲート酸化膜（７）」の「厚さ」として，２０ナノメートル（ｎｍ）未満の数値範囲を採用し，形成方法として上記の慣用技術を用いて，本願発明のごとく「前記薄い酸化層は，加熱により成長させた２０ナノメートル（ｎｍ）未満の厚さのシリコン酸化物と等価の誘電率を得ることができる第２の厚さに形成されている」ようになすことは，当業者が容易に想到し得たことである。
　
６．まとめ
　以上検討したとおり，本願発明は，刊行物１及び２に記載された発明並びに周知の技術・慣用技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから，本願は，他の請求項に係る発明について検討するまでもなく，拒絶されるべきものである。
　よって，結論のとおり審決する。