【事件の表示】
　平成　７年特許願第１８２７２０号「半導体記憶装置」拒絶査定不服審判事件〔平成　９年　２月　７日出願公開、特開平　９−　３５４７４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯、本願発明
　本願は、平成７年７月１９日の特許出願であって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１８年５月２９日付けの手続補正により補正された特許請求の範囲の請求項１に記載された次の事項により特定されるものと認める。
　
【請求項１】
　複数のメモリセルが接続されたビット線と、
　該ビット線にプリチャージ電圧を供給するための第１のトランジスタと、
　該ビット線をセンスアンプに接続するための第２のトランジスタと、
　前記メモリセルを選択するためのワード線と、
　電源電圧を複数段昇圧した第１の昇圧電圧を、前記ワード線および前記第２のトランジスタに供給するための第１の昇圧回路と、
　電源電圧を前記第１の昇圧回路より少ない段数昇圧した、前記第１の昇圧電圧より低い第２の昇圧電圧を前記第１のトランジスタに供給するための第２の昇圧回路と
を備えることを特徴とする半導体記憶装置。
　
２．刊行物の記載
（１）刊行物１記載発明　
　これに対して、本願の出願日前に頒布され、当審において平成１８年３月２８日付けで通知した拒絶の理由に引用された特開平６−２８２９８６号公報（平成６年１０月７日出願公開。以下、「刊行物１」という。）には、半導体メモリに関し、図面と共に、以下の記載がある。
　
【００１２】
【作用】本発明によれば、外部電源電圧ＶＣＣ又は降圧電圧ＶＲＤが充分高い場合には、該外部電源電圧ＶＣＣ又は降圧電圧ＶＲＤをメモリセルのハイレベルのデータの書き込み電圧とする。したがって、従来とは違ってメモリセルの耐圧上の問題は生じない。そして、外部電源電圧ＶＣＣ又は降圧電圧ＶＲＤが低い場合には、ハイレベルの書き込み電圧を昇圧することによりデータ保持時間の延長が図られる。
【００１３】センスアンプ回路は、メモリセルの書き込み電圧を決定する。つまり、センスアンプ回路のＭＯＳトランジスタのソースに印加された第２の内部電源電圧ＶＷは、ビット線及びメモリセル回路のＭＯＳトランジスタを通じて該メモリセル回路のキャパシタに供給され、その電圧ＶＷに応じた電荷がキャパシタに蓄積される。この際、メモリセル回路のＭＯＳトランジスタのゲートにワード線を通じて供給される第３の内部電源電圧ＶＷＯＲＤは、該メモリセル回路のＭＯＳトランジスタの完全導通を保証している。
【００１４】
【実施例】以下、図面を参照しながら本発明の実施例について説明する。
【００１５】（実施例１）図１は、本発明の第１の実施例に係る半導体メモリであるＤＲＡＭの構成を示すブロック図である。図１において、１０はメモリセル部、２０は周辺回路、３０は電源電圧制御回路、４０は電源回路である。メモリセル部１０は、メモリセルアレイ１１と、ロウデコーダ１２と、コラムデコーダ１３と、センス／スイッチ回路列１４とを備えている。センス／スイッチ回路列１４は、センスアンプ列１５と、コラムスイッチ回路列１６とを備えている。
【００１６】周辺回路２０には、外部電源電圧ＶＣＣがそのまま第１の内部電源電圧ＶＰＥＲＩとして供給される。この周辺回路２０は、メモリセル部１０にアドレスや制御信号を供給する機能と、メモリセル部１０と外部との間のデータ転送を司る機能とを有するものである。ロウデコーダ１２及びコラムデコーダ１３は、周辺回路２０から供給されたアドレスに基づいて、メモリセルアレイ１１の中のアクセスすべきメモリセルを決定する。電源電圧制御回路３０及び電源回路４０には、周辺回路２０と同じく外部電源電圧ＶＣＣが供給されている。
【００１７】図２に示すように、電源電圧制御回路３０は比較器３１を備えている。この比較器３１は、外部電源電圧ＶＣＣと参照電圧ＶＲＥＦとを比較し、ＶＣＣがＶＲＥＦより低い場合にはハイレベルの論理信号を、ＶＣＣがＶＲＥＦより高い場合にはローレベルの論理信号を各々電圧制御信号ＶＳＩＧとして出力するものである。
【００１８】図３に示すように、電源回路４０は第１及び第２の昇圧回路４１、４２を備えている。第１の昇圧回路４１は、電源電圧制御回路３０からの電圧制御信号ＶＳＩＧがローレベルである場合には外部電源電圧ＶＣＣと等しい電圧を、ＶＳＩＧがハイレベルである場合にはＶＣＣを昇圧した電圧を各々第２の内部電源電圧ＶＷとして出力するものである。第２の昇圧回路４２は、第１の昇圧回路４１から出力された第２の内部電源電圧ＶＷを更に昇圧した電圧を第３の内部電源電圧ＶＷＯＲＤとして出力するものである。これら第２及び第３の内部電源電圧ＶＷ、ＶＷＯＲＤは、メモリセル部１０に供給される。
　
【００２３】図１中のメモリセル部１０の部分詳細構成を図５に示す。図５において、１１ａはメモリセル回路、１５ａはＣＭＯＳセンスアンプ回路、１６ａはコラムスイッチ回路である。
【００２４】メモリセル回路１１ａは、図１中のメモリセルアレイ１１のうちの１コラムを構成するメモリセルを有するものである。５０はセルプレート、５１、５４はＮＭＯＳトランジスタ、５２、５５はキャパシタである。一方のＮＭＯＳトランジスタ５１は、ソースが１対のビット線のうちの一方のビット線に、ドレインが一方のキャパシタ５２を介してセルプレート５０に、ゲートが１本のワード線にそれぞれ接続されている。他方のＮＭＯＳトランジスタ５４は、ソースが他方のビット線に、ドレインが他方のキャパシタ５５を介してセルプレート５０に、ゲートが他の１本のワード線にそれぞれ接続されている。キャパシタ５２、５５は、それぞれ１ビットのデータを電荷の有無の形で蓄えるメモリセルを構成するものである。一方のキャパシタ５２で構成されるメモリセルを選択する場合にはＮＭＯＳトランジスタ５１のゲートに、他方のキャパシタ５５で構成されるメモリセルを選択する場合にはＮＭＯＳトランジスタ５４のゲートに各々ワード線を通じてロウデコーダ１２から第３の内部電源電圧ＶＷＯＲＤが供給される。
　
【００３３】（実施例２）図６は、本発明の第２の実施例に係る半導体メモリであるＤＲＡＭの構成を示すブロック図である。前記第１の実施例と異なる点は、メモリセル部１０がシェアドスイッチ回路構成を備えている点である。図６において、１１．１は第１のメモリセルアレイ、１１．２は第２のメモリセルアレイである。センス／スイッチ回路列１４は、センスアンプ列１５及びコラムスイッチ回路列１６に加えて、第１及び第２のシェアドスイッチ回路列１７．１、１７．２を備えている。第１のシェアドスイッチ回路列１７．１は第１のメモリセルアレイ１１．１のビット線を、第２のシェアドスイッチ回路列１７．２は第２のメモリセルアレイ１１．２のビット線をそれぞれセンスアンプ列１５及びコラムスイッチ回路列１６に接続するためのものである。電源電圧制御回路３０は図２の構成を、電源回路４０は図３の構成をそれぞれ有する。
【００３４】図６中のメモリセル部１０の部分詳細構成を図７に示す。図７において、１１．１ａは第１のメモリセル回路、１１．２ａは第２のメモリセル回路、１５ａはＣＭＯＳセンスアンプ回路、１６ａはコラムスイッチ回路、１７．１ａは第１のシェアドスイッチ回路、１７．２ａは第２のシェアドスイッチ回路である。
【００３５】第１のメモリセル回路１１．１ａは、図６中の第１のメモリセルアレイ１１．１のうちの１コラムを構成するメモリセルを有するものである。５０はセルプレート、５１．１、５４．１はＮＭＯＳトランジスタ、５２．１、５５．１はキャパシタである。それらの接続関係は第１の実施例の場合と同様であって、一方のＮＭＯＳトランジスタ５１．１のゲートには、ロウデコーダ１２から１本のワード線を通じて第３の内部電源電圧ＶＷＯＲＤが供給される。他方のＮＭＯＳトランジスタ５４．１も同様である。
【００３６】第２のメモリセル回路１１．２ａは、図６中の第２のメモリセルアレイ１１．２のうちの１コラムを構成するメモリセルを有するものであって、第１のメモリセル回路１１．１ａと同様、ＮＭＯＳトランジスタ５１．２、５４．２とキャパシタ５２．２、５５．２とを備えている。一方のＮＭＯＳトランジスタ５１．２のゲートには、ロウデコーダ１２から１本のワード線を通じて第３の内部電源電圧ＶＷＯＲＤが供給される。他方のＮＭＯＳトランジスタ５４．２も同様である。
【００３７】ＣＭＯＳセンスアンプ回路１５ａ及びコラムスイッチ回路１６ａは、前記第１の実施例と同様の構成を有している。センスイネーブル信号線ＳＡＰにはロウデコーダ１２から第２の内部電源電圧ＶＷが、コラム線ＣＯＬにはコラムデコーダ１３から第２の内部電源電圧ＶＷがそれぞれ供給される。
【００３８】第１のシェアドスイッチ回路１７．１ａは、図６中の第１のシェアドスイッチ回路列１７．１の一部を構成するものであって、２つのＮＭＯＳトランジスタ８１．１、８２．１を有している。一方のＮＭＯＳトランジスタ８１．１は、ソースがＣＭＯＳセンスアンプ回路１５ａ及びコラムスイッチ回路１６ａの１対のビット線（１対の共通ビット線）のうちの一方のビット線に、ドレインが第１のメモリセル回路１１．１ａの１対のビット線のうちの一方のビット線に、ゲートが第１のシェアドスイッチ信号線ＳＨ１にそれぞれ接続されている。他方のＮＭＯＳトランジスタ８２．１は、ソースが上記１対の共通ビット線のうちの他方のビット線に、ドレインが第１のメモリセル回路１１．１ａの他方のビット線に、ゲートが第１のシェアドスイッチ信号線ＳＨ１にそれぞれ接続されている。
【００３９】第２のシェアドスイッチ回路１７．２ａは、図６中の第２のシェアドスイッチ回路列１７．２の一部を構成するものであって、第２のメモリセル回路１１．２ａのビット線と共通ビット線との間に介在した２つのＮＭＯＳトランジスタ８１．２、８２．２を有している。これら両ＮＭＯＳトランジスタ８１．２、８２．２のゲートは、第２のシェアドスイッチ信号線ＳＨ２に共通接続されている。
　
　以上の記載から、刊行物１には、以下の発明（以下、「刊行物１記載発明」という。）が記載されていると認める。
　
　メモリセル部１０、周辺回路２０、電源電圧制御回路３０、電源回路４０を備え、メモリセル部１０は、シェアドスイッチ回路構成を備え第１のメモリセルアレイ１１．１と、第２のメモリセルアレイ１１．２と、ロウデコーダ１２と、コラムデコーダ１３と、センス／スイッチ回路列１４とを備え、センス／スイッチ回路列１４は、センスアンプ列１５及びコラムスイッチ回路列１６に加えて、第１及び第２のシェアドスイッチ回路列１７．１、１７．２を備え、第１のシェアドスイッチ回路列１７．１は第１のメモリセルアレイ１１．１のビット線を、第２のシェアドスイッチ回路列１７．２は第２のメモリセルアレイ１１．２のビット線をそれぞれセンスアンプ列１５及びコラムスイッチ回路列１６に接続する半導体メモリであるＤＲＡＭにおいて、
　周辺回路２０は、メモリセル部１０にアドレスや制御信号を供給する機能と、メモリセル部１０と外部との間のデータ転送を司る機能とを有するものであり、外部電源電圧ＶＣＣがそのまま第１の内部電源電圧ＶＰＥＲＩとして供給され、
　電源回路４０は、第１及び第２の昇圧回路４１、４２を備え、第１の昇圧回路４１は、電源電圧制御回路３０からの電圧制御信号ＶＳＩＧがローレベルである場合には外部電源電圧ＶＣＣと等しい電圧を、ＶＳＩＧがハイレベルである場合にはＶＣＣを昇圧した電圧を各々第２の内部電源電圧ＶＷとして出力するものであり、第２の昇圧回路４２は、第１の昇圧回路４１から出力された第２の内部電源電圧ＶＷを更に昇圧した電圧を第３の内部電源電圧ＶＷＯＲＤとして出力してメモリセル回路のＭＯＳトランジスタの完全導通を保証しているものであり、これら第２及び第３の内部電源電圧ＶＷ、ＶＷＯＲＤは、メモリセル部１０に供給され、
　第１のメモリセルアレイ１１．１のうちの１コラムを構成するメモリセルを有する第１のメモリセル回路１１．１ａは、セルプレート５０、ＮＭＯＳトランジスタ５１．１、５４．１、キャパシタ５２．１、５５．１を備え、一方のＮＭＯＳトランジスタ５１．１は、ソースが１対のビット線のうちの一方のビット線に、ドレインが一方のキャパシタ５２．１を介してセルプレート５０に、ゲートが１本のワード線にそれぞれ接続され、他方のＮＭＯＳトランジスタ５４．１は、ソースが他方のビット線に、ドレインが他方のキャパシタ５５．１を介してセルプレート５０に、ゲートが他の１本のワード線にそれぞれ接続され、キャパシタ５２．１、５５．１は、それぞれ１ビットのデータを電荷の有無の形で蓄えるメモリセルを構成するものであり、一方のキャパシタ５２．１で構成されるメモリセルを選択する場合にはＮＭＯＳトランジスタ５１．１のゲートに、他方のキャパシタ５５．１で構成されるメモリセルを選択する場合にはＮＭＯＳトランジスタ５４．１のゲートに各々ワード線を通じてロウデコーダ１２から第３の内部電源電圧ＶＷＯＲＤが供給され、他方のＮＭＯＳトランジスタ５４．１も同様であり、
　第２のメモリセルアレイ１１．２のうちの１コラムを構成するメモリセルを有する第２のメモリセル回路１１．２ａも、第１のメモリセル回路１１．１ａと同様であり、
　ＣＭＯＳセンスアンプ回路１５ａ及びコラムスイッチ回路１６ａは、センスイネーブル信号線ＳＡＰにはロウデコーダ１２から第２の内部電源電圧ＶＷが、コラム線ＣＯＬにはコラムデコーダ１３から第２の内部電源電圧ＶＷがそれぞれ供給され、
　第１のシェアドスイッチ回路列１７．１の一部を構成する第１のシェアドスイッチ回路１７．１ａは、２つのＮＭＯＳトランジスタ８１．１、８２．１を有し、一方のＮＭＯＳトランジスタ８１．１は、ソースがＣＭＯＳセンスアンプ回路１５ａ及びコラムスイッチ回路１６ａの１対のビット線（１対の共通ビット線）のうちの一方のビット線に、ドレインが第１のメモリセル回路１１．１ａの１対のビット線のうちの一方のビット線に、ゲートが第１のシェアドスイッチ信号線ＳＨ１にそれぞれ接続され、他方のＮＭＯＳトランジスタ８２．１も同様に接続され、
　第２のシェアドスイッチ回路列１７．２の一部を構成する第２のシェアドスイッチ回路１７．２ａも、２つのＮＭＯＳトランジスタ８１．２、８２．２を有し、同様に接続された半導体メモリであるＤＲＡＭ。
　
（２）刊行物２の記載
　本願の出願日前に頒布され、上記拒絶の理由で引用された特開平２−２４６０８９号公報（平成２年１０月１日出願公開。以下、「刊行物２」という。）には、ＤＲＡＭに関して、以下の記載がある。
　
（ａ）公報第４頁左上欄第６行〜同頁右上欄第１９行
　以下の実施例ではＤＲＡＭに本発明を適用した例について説明する…（中略）…第１図（ａ）は本実施例の回路構成である。この回路は従来のセンスアンプに、しきい値電圧Ｖｔｈの低い低ＶｔｈＭＯＳトランジスタ（Ｑ１’、Ｑ２’、Ｑ３’、Ｑ４’）を用いたものである。この回路のデータ線を低い電圧振幅（１．０Ｖ）で動作させた場合について、第１図（ａ”）の動作波形で説明する。ワード線Ｗ０の電圧をＶＳＳ（０Ｖ）からＶＤＨ（１．５Ｖ）にすると、蓄積容量ＣＳに蓄えられた情報がデータ線Ｄに読出される。次に、ＰＩＦをＶＤＬ（１．０Ｖ）からＶＳＳ（０Ｖ）、ＰＩＮをＶＳＳ（０Ｖ）からＶＤＬ（１．０Ｖ）にすると、センスアンプ駆動用トランジスタＱＰ、ＱＮがオンし、センスアンプ駆動線ＣＳＰがＨＶＣ（０．５Ｖ）からＶＤＬ（１．０Ｖ）に、ＣＳＮがＨＶＣ（０．５Ｖ）からＶＳＳ（０Ｖ）に変化する。このとき、本発明のセンスアンプは、しきい値電圧の低いトランジスタ（Ｑ１’、Ｑ２’、Ｑ３’、Ｑ４’）を用いているため、ゲートとソース（ドレイン）間の電圧がしきい値電圧を十分上回り、センスアンプのトランジスタが十分オンし、データ線の信号電圧を十分増幅できる。
　
（ｂ）公報第１４頁左上欄第１３行〜同欄第１９行
　Ｑ５、Ｑ６、Ｑ７、Ｃ５’、Ｑ６’、Ｑ７’、Ｑ１６、Ｑ１７、Ｑ１８・・・プリチャージ回路…（中略）…ＰＣ・・・プリチャージ信号入力端子、ＶＤＰ・・・プリチャージ電圧、ＨＶＣ・・・ＶＤＤ／２電圧端子
　
（ｃ）公報第１４頁の第１図には、ビット線にプリチャージ電圧ＶＤＤ／２を供給するためのプリチャージ回路のトランジスタＱ５、Ｑ６、Ｑ７や、トランジスタＱ５、Ｑ６、Ｑ７に、ワード線Ｗ０に供給する電圧ＶＤＨより低い電圧ＶＤＬを供給するプリチャージ信号入力端子ＰＣが示されている。
　
３．本願発明と刊行物１記載発明との比較
　
　そこで、本願発明と刊行物１記載発明とを比較すると、刊行物１記載発明の「ＣＭＯＳセンスアンプ回路１５ａ」、「半導体メモリであるＤＲＡＭ」は、それぞれ、本願発明の「センスアンプ」、「半導体記憶装置」に相当する。
　また、刊行物１記載発明において、第１のシェアドスイッチ回路列１７．１は第１のメモリセルアレイ１１．１のビット線を、第２のシェアドスイッチ回路列１７．２は第２のメモリセルアレイ１１．２のビット線をそれぞれセンスアンプ列１５及びコラムスイッチ回路列１６に接続し、第１のシェアドスイッチ回路列１７．１の一部を構成する第１のシェアドスイッチ回路１７．１ａは、２つのＮＭＯＳトランジスタ８１．１、８２．１を有し、一方のＮＭＯＳトランジスタ８１．１は、ソースがＣＭＯＳセンスアンプ回路１５ａ及びコラムスイッチ回路１６ａの１対のビット線（１対の共通ビット線）のうちの一方のビット線に、ドレインが第１のメモリセル回路１１．１ａの１対のビット線のうちの一方のビット線に接続され、他方のＮＭＯＳトランジスタ８２．１も同様に接続され、第２のシェアドスイッチ回路列１７．２の一部を構成する第２のシェアドスイッチ回路１７．２ａも、２つのＮＭＯＳトランジスタ８１．２、８２．２を有し、同様に接続されているから、刊行物１記載発明の「ＮＭＯＳトランジスタ８１．１、８２．１、ＮＭＯＳトランジスタ８１．２、８２．２」は、本願発明の「該ビット線をセンスアンプに接続するための第２のトランジスタ」に相当する。
　また、刊行物１記載発明において、電源回路４０は、第１及び第２の昇圧回路４１、４２を備え、第１の昇圧回路４１は、電源電圧制御回路３０からの電圧制御信号ＶＳＩＧがローレベルである場合には外部電源電圧ＶＣＣと等しい電圧を、ＶＳＩＧがハイレベルである場合にはＶＣＣを昇圧した電圧を各々第２の内部電源電圧ＶＷとして出力するものであり、第２の昇圧回路４２は、第１の昇圧回路４１から出力された第２の内部電源電圧ＶＷを更に昇圧した電圧を第３の内部電源電圧ＶＷＯＲＤとして出力するものであるから、刊行物１記載発明の「第２の昇圧回路４２」は、本願発明の「電源電圧を複数段昇圧した第１の昇圧電圧を、前記ワード線および前記第２のトランジスタに供給するための第１の昇圧回路」に相当し、刊行物１記載発明の「第１の昇圧回路４１」と本願発明の「電源電圧を前記第１の昇圧回路より少ない段数昇圧した、前記第１の昇圧電圧より低い第２の昇圧電圧を前記第１のトランジスタに供給するための第２の昇圧回路」とは、いずれも、「電源電圧を前記第１の昇圧回路より少ない段数昇圧した、前記第１の昇圧電圧より低い第２の昇圧電圧を供給するための第２の昇圧回路」である点で一致する。
　したがって、両者の発明の一致点及び相違点は、以下のとおりである。
　
［一致点］
　「複数のメモリセルが接続されたビット線と、
　該ビット線をセンスアンプに接続するための第２のトランジスタと、
　前記メモリセルを選択するためのワード線と、
　電源電圧を複数段昇圧した第１の昇圧電圧を、前記ワード線および前記第２のトランジスタに供給するための第１の昇圧回路と、
　電源電圧を前記第１の昇圧回路より少ない段数昇圧した、前記第１の昇圧電圧より低い第２の昇圧電圧を供給するための第２の昇圧回路と
を備える半導体記憶装置」である点。
　
［相違点］
　本願発明では、該ビット線にプリチャージ電圧を供給するための第１のトランジスタと、電源電圧を前記第１の昇圧回路より少ない段数昇圧した、前記第１の昇圧電圧より低い第２の昇圧電圧を前記第１のトランジスタに供給するための第２の昇圧回路とを備えるのに対して、刊行物１記載発明では、第１のトランジスタを備えず、「第１の昇圧回路４１」（本願発明の「第２の昇圧回路」に対応）が前記第１のトランジスタに昇圧電圧を供給するためのものでない点。
　
４．判断
　次に、この相違点について検討する。
　刊行物２、特開平６−２６７２６８号公報（段落【００１２】〜【００１３】の「ビット線プリチャージ用の各ＮチャネルＭＯＳトランジスタＮ１３，Ｎ１４…（中略）…の間のノードはビット線プリチャージ電源線ＶＢＬＰに接続されている。そして、各トランジスタＮ１３，Ｎ１４，Ｎ１５のゲートはビット線イコライズ信号線φＥＱに接続されている。尚、メモリセル電源線ＶＣＰおよびビット線プリチャージ電源線ＶＢＬＰには、常時、内部電源電圧ＶＩＮＴ（＝４Ｖ）の１／２の電圧が印加されている。」、段落【００１７】〜【００２０】の「ビット線イコライズ信号φＥＱをＨレベル（＝４Ｖ）にして…（中略）…選択した任意のワード線ＷＬ１〜ＷＬｎ…（中略）…を昇圧電位ＶＰ（＝６Ｖ）にする。」、段落【００６５】〜【００６６】の「ワード線ＷＬ１〜ＷＬｎを６Ｖの昇圧電位ＶＰまで昇圧している。その理由は、メモリセル１１のキャパシタＣｍに蓄積される２値の電位のうち、Ｈデータに対応する電位（＝内部電源電圧ＶＩＮＴ）をキャパシタＣｍに十分に蓄積させる（すなわち、ＨデータをキャパシタＣｍに書き込む）ためである。」参照）、「アドバンスト　エレクトロニクスＩ−９　超ＬＳＩメモリ」（伊藤清男著、１９９４年１１月５日初版発行、発行所株式会社培風館）（第８５頁第２０行〜第２４行の「プリチャージ動作：　メモリセル動作の前にプリチャージ動作が行われ、データ線がある定められた電圧（プリチャード電圧Ｖｐ）に初期設定される。このＶｐは、キャパシタに書き込もうとする高い電圧（ＶＤ）と低い電圧（０）の中間値に選んでおく方式、すなわちＶＤ／２プリチャージ方式が一般的である。後述するように、データ線の充放電に伴う消費電力と雑音が減らせるためである。」、第３１０頁第１４行〜第１７行の「ワードドライバ：　第２章で述べたように、ワード電圧を昇圧することによってＮＭＯＳセルトランジスタのしきい電圧ＶＴの影響をなくせるので、データ線の高レベル電圧ＶＤをセルに書き込み、また読み出し時には十分な信号電圧をデータ線にとり出すことができる。」参照）により、ＤＲＡＭにおいて、消費電力と雑音を減らすために、ビット線にプリチャージ電圧を供給するためのトランジスタを備え、読み出し時に十分な信号電圧をデータ線にとり出すために、ワード線に昇圧電圧を供給し、前記昇圧電圧より低い電圧を前記トランジスタに供給することは周知である。
　そうすると、刊行物１記載発明のＤＲＡＭにおいて、消費電力と雑音を減らすために、メモリセル部１０に上記周知のビット線にプリチャージ電圧を供給するためのトランジスタを備え、前記昇圧電圧より低い電圧を前記トランジスタに供給することは、当業者が容易に想到し得る程度のことである。
　その際に、刊行物１記載発明において、メモリセル部１０に供給される、第２及び第３の内部電源電圧ＶＷ、ＶＷＯＲＤのうち、低い方の第２の内部電源電圧ＶＷ（本願発明の「第２の昇圧電圧」に対応）を、前記第１のトランジスタに供給して、「第１の昇圧回路４１」（本願発明の「第２の昇圧回路」に対応）を、前記第１のトランジスタに昇圧電圧を供給するためのものとすることは、当業者が適宜なし得る設計事項にすぎない。
　
５．むすび
　以上のとおり、本願発明は、刊行物１記載発明及び周知技術に基づいて当業者が容易に発明をすることができたものと認められるから特許法第２９条第２項の規定によって特許を受けることができない。
　
　よって、結論のとおり審決する。