【事件の表示】
　特願２００２−５３６６２３「専用プロセッサ装置を含むプログラマブルロジック集積回路装置」拒絶査定不服審判事件〔平成１４年　４月２５日国際公開、ＷＯ０２／３３５０４、平成１６年　４月２２日国内公表、特表２００４−５１２７１６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯 ・本願発明
　本願は、２００１年１０月２日（パリ条約による優先権主張２０００年１０月２日、米国）を国際出願日とする出願であって、特許請求の範囲の請求項４４に係る発明（以下、「本願発明」という。）は、明細書及び図面の記載からみて、本願の特許請求の範囲の請求項４４に記載された以下のとおりのものと認める。
　
「プログラマブルロジック回路と、
　前記プログラマブルロジック回路と信号情報を交換するよう構成された少なくとも部分的にハード配線化された高機能性機能ユニットとからなるプログラマブルロジックデバイス。」
　
２．引用刊行物記載の発明
　
Ａ．原査定の拒絶の理由に引用された、特開平７−１７５７８４号公報（以下、「引用例１」という。）には、「プロセッサー」として、図面とともに次の事項が記載されている。
　
ア．「【産業上の利用分野】本発明は、信号処理、自動制御、画像処理などで用いられるマイクロプロセッサー等のプロセッサーに関する。」
（第２頁第１欄）
　
イ．「【０００９】本発明の目的は、ユーザーが内部のハードウエア構成をプログラム可能なプロセッサーを提供することにある。」
（第２頁第２欄）
　
ウ．「【００１２】
【実施例】図１は、本発明のプロセッサーの実施例を示す。プロセッサーは１チップの集積回路として構成されており、１チップ内にプロセッサーとして必要な複数の機能ブロックが、あらかじめ造り込まれている。図中、１はレジスタ、２は演算器、３はＲＡＭ（ランダムアクセスメモリ）である。また、プロセッサーは、デジタル信号処理で多用される積和演算に対応するため乗算器７も内蔵している。各機能ブロック間にはバスライン４が縦横に配置されている。このバスライン４と各機能ブロックあるいはバスライン間の接続は、スイッチングユニツト５によりプログラマブルに行われる。また、チップ外の導出される入出力端子 (図示せず) と各機能ブロック、バスラインとの接続は、Ｉ／Ｏセル６を通じて行われる。Ｉ／Ｏセル６の機能はプログラマブルであり、入力／出力の割当を設定できる。上記したプロセッサーにおいて、レジスタ１、演算器２、ＲＡＭ３、Ｉ／Ｏセル６、乗算器７が機能ブロックである。」
（第２頁第２欄）
　
　引用例１の上記ウ．には、プロセッサー内部の機能ブロックの例として、演算器２、レジスタ１、乗算器７が示されており、第１図では、ＡＬＵ、レジスタ、ＭＵＬＴとそれぞれ表記されている。
　引用例１のプロセッサーは、プログラマブルに構成（コンフィギュレーション）されるものとして、「バスライン４と各機能ブロックあるいはバスライン間の接続」（上記ウ．）がある一方、その反対に、「あらかじめ造り込まれ」（上記ウ．）たものとして、ＡＬＵ、レジスタ、ＭＵＬＴの機能ブロックを有するものである。このことと、引用例１において、ＡＬＵ、レジスタ、ＭＵＬＴの機能ブロック自体がプログラマブルに構成（コンフィギュレーション）される旨の特段の記載がないことを考慮すると、ＡＬＵ、レジスタ、ＭＵＬＴは、内部構成が固定的な、いわゆる一般的なハードウェアとして構成されたものであるといえる。よって、ＡＬＵ、ＭＵＬＴ、レジスタ内部の配線自体も、ハード的に配線化されたものであることは明らかである。
　引用例１のプロセッサーは、「信号処理、自動制御、画像処理などで用いられる」（上記ア．）ものであって、これら処理や制御を行うものを、“デバイス”と称すれば、引用例１には、次の発明（以下、「引用発明１」という。）が開示されていると認められる。
　
「ハード配線化されたＡＬＵ、レジスタ、ＭＵＬＴを含むプロセッサーを有したデバイス。」
　
Ｂ．原査定の拒絶の理由に引用された、特開平１０−４９５１０号公報（以下、「引用例２」という。）には、「集積回路プロセッサ」として、図面とともに次の事項が記載されている。
　
エ．「【０００１】
【発明の属する技術分野】本発明は集積回路プロセッサに関する。本発明は、特にそれに限定されるものではないが、コンピュータシステム内の専用周辺制御機能を実行するプロセッサに関する。」
（第２頁第１欄）
　
オ．「【００１０】図２は、本発明による第１の集積回路チップを示す図である。チップ２０は、カスタムロジックで動作されるマイクロプロセッサ２１と、フィールドプログラマブル  ゲートアレイ（ＦＰＧＡ）２２を有する。　・・・（　中　略　）・・・
【００１１】ＰＲＯＭ２６の内容によってＦＰＧＡの構成を制御する。従って、ＦＰＧＡは、ＰＲＯＭに適切な制御データを書き込むことにより種々の異なるロジック機能を提供するように構成することができる。この特定の例では、ＦＰＧＡ２２はＰＲＯＭの適切なプログラミングによって、図２の点線で概略的に示されるように、バス対バス  インターフェースロジック(bus-to-bus interface logic)、Ｉ／Ｏバス及び複数のインターフェースロジック回路の機能を提供するように構成される。」
（第３頁第３欄）
　
　一般に、コンピュータがプロセッサとインタフェースとを含み、これらは、互いに信号情報を適宜交換することは技術常識であることにかんがみると、引用例２には、上記エ．及びオ．の記載、並びに図面の記載からして、次の発明（以下、「引用発明２」という。）が開示されていると認められる。
　
「ＦＰＧＡにより構成されたインタフェースロジック回路と信号情報を交換するよう構成されたプロセッサー。」
　
３．対比
　本願発明と引用発明１を対比する。
　本願発明の「少なくとも部分的にハード配線化された」は、全体をハード配線化する態様を含み、引用発明１の「ハード配線化された」はこの態様と同じものである。よって、引用発明１の「ハード配線化された」は、本願発明の「少なくとも部分的にハード配線化された」に相当する。
　本願発明における「高機能性機能ユニット」は、本願明細書【０１１９】の「従って、高機能な機能ユニットの例には、ＭＡＣ回路、ＡＬＵ回路、バレルシフタ回路、およびガロア域回路が含まれる。」との記載から、態様として「ＡＬＵ回路」「ＭＡＣ回路」を含むものであるが、引用発明１の「ＡＬＵ」はこの「ＡＬＵ回路」と同じものである。また、引用発明１の「ＡＬＵ」「レジスタ」「ＭＵＬＴ」は、プロセッサーが行う典型的な演算のひとつである累算乗算（ＭＡＣ）の要素であることは明らかであり、これらは全体として、上記の「ＭＡＣ回路」に対応するものである。してみると、引用発明１の「ＡＬＵ」「レジスタ」「ＭＵＬＴ」のそれぞれ、もしくは組合せは、本願発明の「高機能性機能ユニット」に相当する。
　本願発明の「プログラマブルロジックデバイス」と引用発明１の「デバイス」とは、少なくとも「デバイス」である点で共通する。
　
　すると、引用発明１と本願発明とは次の点で一致する。
　
（一致点）
「少なくとも部分的にハード配線化された高機能性機能ユニットからなるデバイス。」
　
　一方で、両者は、次の点で相違する。
　
（相違点）
　本願発明のデバイスは、「プログラマブルロジック回路」を備え、高機能性機能ユニットは「該プログラマブルロジック回路と信号情報を交換するように構成され」ており、デバイスは全体として「プログラマブルロジックデバイス」であるのに対し、引用発明１のデバイスは、そのような構成を備えるか否か不明な点。
　
４．当審の判断
　上記相違点について検討する。
　一般に、プロセッサーがインタフェースを介して、他構成とデータを授受できるようにすることは、いわゆるコンピュータの構造として普遍的なものであって、引用発明１のプロセッサーについても、引用例１の上記ウ．に「Ｉ／Ｏセル６」と記載され、対応するインタフェースを備えることが当然に想定されていることである。そして、「ＦＰＧＡにより構成されたインタフェースロジック回路と信号情報を交換するよう構成されたプロセッサー。」（引用発明２）を参酌すれば、引用発明１におけるインタフェースとして、ＦＰＧＡにより構成されたインタフェースを採用することに格別の困難性は認められない。この場合、ＦＰＧＡが「プログラマブルロジック回路」の一種であることから、引用発明１のデバイスは、「プログラマブルロジック回路」と、「該プログラマブルロジック回路と信号情報を交換するように構成され」た高機能性機能ユニットとを備えるデバイスとなるから、引用発明１のデバイス全体の、このような構成・機能をとらえて、「プログラマブルロジックデバイス」と称することも適宜になし得ることに過ぎない。
　したがって、上記相違点は格別のものではない。
　
５．むすび
　以上のとおり、本願発明は、引用発明１、２に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。