【事件の表示】
　平成　９年特許願第２５０４９７号「高耐圧半導体装置」拒絶査定不服審判事件〔平成１０年　６月　２日出願公開、特開平１０−１５０１９３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成９年９月１６日（特許法第４１条に基づく優先権主張平成８年９月１７日）の出願であって、平成１８年８月２９日付けで拒絶査定がなされ、これに対し、同年１０月５日に拒絶査定に対する審判の請求がなされるとともに、同年１１月６日付けで手続補正がなされ、その後当審において、平成２１年３月３日付けで審尋がなされ、同年５月１１日に回答書が提出されたものである。
　
　
第２．平成１８年１１月６日付けの手続補正（以下、「本件補正」という。）について
１．本件補正の内容
　本件補正は、補正前の特許請求の範囲の請求項１ないし１６を、補正後の特許請求の範囲の請求項１ないし１６と補正するものであって、補正前及び補正後の請求項１０及び１６に係る発明は以下のとおりである。
　
（補正前）
「【請求項１０】
　横型の高耐圧半導体装置であって、
　第１導電型の第１半導体層と、
　前記第１半導体層に第２導電型キャリアを注入してその内部で導電変調をおこさせるために前記第１半導体層の第１表面に接続された第２導電型の第２半導体層と、
　前記第１半導体層に第１導電型キャリアを注入するために前記第１半導体層の前記第１表面にチャネル領域を介して接続された第１導電型の第３半導体層と、
　前記第１半導体層内に含まれる前記第２導電型キャリアを前記第１半導体層外へ移動させるために前記第３半導体層に隣接して前記第１半導体層の前記第１表面に接続された第２導電型の第４半導体層と、
　前記第１半導体層及び前記第３半導体層を選択的に接続し、第１方向に沿って電流を流すチャネルを前記チャネル領域に形成するためのＭＯＳトランジスタと、
　前記第２半導体層に接続された第１主電極と、
　前記第３及び第４半導体層に接続された第２主電極と、
を具備し、ここで、前記第３及び第４半導体層の夫々は、前記第１方向と略直角な第２方向に延在する幹部と、前記幹部から互いの幹部にまで延びる複数の枝部とを有することと、前記第３及び第４半導体層の前記枝部は交互に配置され且つ互いに補完形状を有することと、前記第３半導体層は前記第３半導体層の前記枝部を介して前記第２主電極にコンタクトすることと、前記第１方向における前記第３半導体層の前記幹部の幅Ｌａが、Ｌａ＜２μｍの関係を満足することと、
　前記第２方向における前記第３半導体層の前記枝部の夫々の間の間隔Ｌｄと、前記幅Ｌａとが、３＜Ｌｄ／Ｌａ＜１０の関係を満足することと、
を具備することを特徴とする記載の高耐圧半導体装置。」
「【請求項１６】
　前記チャネル領域上にゲート絶縁膜を介してゲート電極が配設され、前記第２主電極は前記ゲート電極に向かって凹凸をなす櫛状に形成され、前記第１方向において、前記第３半導体層の前記枝部にコンタクトする前記第２主電極の部分の前記ゲート電極側の縁部と前記ゲート電極との間の距離が、前記第４半導体層の前記枝部にコンタクトする前記第２主電極の部分の前記ゲート電極側の縁部と前記ゲート電極との間の距離よりも大きいことを特徴とする請求項１０に記載の高耐圧半導体装置。」
　
（補正後）
「【請求項１０】
　横型の高耐圧半導体装置であって、
　第１導電型の第１半導体層と、
　前記第１半導体層に第２導電型キャリアを注入してその内部で導電変調をおこさせるために前記第１半導体層の第１表面に接続された第２導電型の第２半導体層と、
　前記第１半導体層に第１導電型キャリアを注入するために前記第１半導体層の前記第１表面にチャネル領域を介して接続された第１導電型の第３半導体層と、
　前記第１半導体層内に含まれる前記第２導電型キャリアを前記第１半導体層外へ移動させるために前記第３半導体層に隣接して前記第１半導体層の前記第１表面に接続された第２導電型の第４半導体層と、
　前記第１半導体層及び前記第３半導体層を選択的に接続し、第１方向に沿って電流を流すチャネルを前記チャネル領域に形成するため、ゲート絶縁膜を介して前記チャネル領域に対向するように配設されたゲート電極と、
　前記第２半導体層に接続された第１主電極と、
　前記第３及び第４半導体層に接続された第２主電極と、
を具備し、ここで、前記第３及び第４半導体層の夫々は、前記第１方向と略直角な第２方向に延在する幹部と、前記幹部から互いの幹部にまで延びる複数の枝部とを有することと、前記第３及び第４半導体層の前記枝部は交互に配置され且つ互いに補完形状を有することと、前記第３半導体層は前記第３半導体層の前記枝部を介して前記第２主電極にコンタクトすることと、前記第１方向における前記第３半導体層の前記幹部の幅Ｌａが、Ｌａ＜２μｍの関係を満足することと、
　前記第２方向における前記第３半導体層の前記枝部の夫々の間の間隔Ｌｄと、前記幅Ｌａとが、３＜Ｌｄ／Ｌａ＜１０の関係を満足することと、
を具備することを特徴とする高耐圧半導体装置。」
「【請求項１６】
　前記第２主電極は前記ゲート電極に向かって凹凸をなす櫛状に形成され、前記第１方向において、前記第３半導体層の前記枝部にコンタクトする前記第２主電極の部分の前記ゲート電極側の縁部と前記ゲート電極との間の距離が、前記第４半導体層の前記枝部にコンタクトする前記第２主電極の部分の前記ゲート電極側の縁部と前記ゲート電極との間の距離よりも大きいことを特徴とする請求項１０に記載の高耐圧半導体装置。」
　
２．補正事項の整理
　［補正事項１］
　補正前の請求項１０の「前記第１半導体層及び前記第３半導体層を選択的に接続し、第１方向に沿って電流を流すチャネルを前記チャネル領域に形成するためのＭＯＳトランジスタと、」を、補正後の請求項１０の「前記第１半導体層及び前記第３半導体層を選択的に接続し、第１方向に沿って電流を流すチャネルを前記チャネル領域に形成するため、ゲート絶縁膜を介して前記チャネル領域に対向するように配設されたゲート電極と、」と補正すること。
　［補正事項２］
　補正前の請求項１０の「を具備することを特徴とする記載の高耐圧半導体装置。」を、補正後の請求項１０の「を具備することを特徴とする高耐圧半導体装置。」と補正すること。
　［補正事項３］
　補正前の請求項１６の「前記チャネル領域上にゲート絶縁膜を介してゲート電極が配設され、前記第２主電極は」を、補正後の請求項１６の「前記第２主電極は」と補正すること。
　
３．本件補正についての検討
　［補正事項１］
　補正事項１は、補正前の請求項１０において、「第１方向に沿って電流を流すチャネルを前記チャネル領域に形成するため」の構成要素が、「ＭＯＳトランジスタ」と不明りょうであったものを、補正後の請求項１０において、上記構成要素を「ゲート絶縁膜を介して前記チャネル領域に対向するように配設されたゲート電極」と明りょうにしたものであるから、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下単に「特許法第１７条の２第４項」という。）第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　また、補正事項１が、本願の願書に最初に添付された明細書又は図面（以下「当初明細書等」という。）の範囲内でなされたことは明らかであるから、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下単に「特許法第１７条の２第３項」という。）に規定する要件を満たす。
　［補正事項２］
　補正事項２は、補正前の請求項１０において、明らかな冗字である「記載の」を、補正後の請求項１０において削除したものであるから、特許法第１７条の２第４項第３号に掲げる誤記の訂正を目的とするものに該当する。
　また、補正事項２が、本願の当初明細書等の範囲内でなされたことは明らかであるから、特許法第１７条の２第３項に規定する要件を満たす。
　［補正事項３］
　補正事項３は、補正事項１に伴って、記載が内容的に重複することとなった「前記チャネル領域上にゲート絶縁膜を介してゲート電極が配設され、」との事項を削除したものであるから、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明を目的とするものに該当する。
　また、補正事項３が、本願の当初明細書等の範囲内でなされたことは明らかであるから、特許法第１７条の２第３項に規定する要件を満たす。
　
　したがって、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　
　
第３．本願発明
　平成１８年１１月６日付けの手続補正は、上記「第２．」において検討したとおり、適法になされたものであるから、本願の請求項１ないし１６に係る発明は、平成１８年１１月６日付けの手続補正により補正された明細書及び図面の記載から見て、その特許請求の範囲の請求項１ないし１６に記載された事項により特定されるものであり、その請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。
　
「【請求項１】
　横型の高耐圧半導体装置であって、
　高抵抗の第１導電型ベース層と、
　前記第１導電型ベース層の第１表面内に形成された第２導電型ベース層と、
　前記第２導電型ベース層の表面内に形成された低抵抗の第１導電型ソース層と、
　前記第２導電型ベース層の表面内に形成された低抵抗の第２導電型コンタクト層と、
　前記第１導電型ソース層及び前記第２導電型コンタクト層にコンタクトするソース電極と、
　前記第１導電型ベース層と前記第１導電型ソース層とで挟まれた前記第２導電型ベース層のチャネル領域上にゲート絶縁膜を介して配設されたゲート電極と、前記ゲート電極により前記チャネル領域内に第１方向に沿って電流を流すチャネルが選択的に形成されることと、
　前記第１導電型ベース層の前記第１表面内に形成された低抵抗の第２導電型ドレイン層と、前記第１導電型ソース層と前記第２導電型ドレイン層との間に前記チャネル領域が挟まれることと、
　前記第２導電型ドレイン層にコンタクトするドレイン電極と、
を具備し、ここで、
　前記ソース層は、前記チャネル領域に隣接して前記第１方向と略直角な第２方向に延在するソース層幹部と、前記ソース層幹部から前記ソース電極に向かって延び且つ前記ソース電極にコンタクトする複数のソース層枝部とを有することと、
　前記コンタクト層は、前記ソース層幹部に対向して前記第２方向に延在し且つ前記ソース電極にコンタクトするコンタクト層幹部と、前記コンタクト層幹部から前記ソース層幹部に向かって延びる複数のコンタクト層枝部とを有することと、
　前記ソース層枝部と前記コンタクト層枝部とは交互に配置され且つ互いに補完形状を有することと、
　前記チャネル領域と前記ソース層枝部との間の、前記第１方向における前記ソース層幹部の幅Ｌａが、Ｌａ＜２μｍの関係を満足することと、
　前記第２方向における前記ソース層枝部の夫々の間の間隔Ｌｄと、前記幅Ｌａとが、３＜Ｌｄ／Ｌａ＜１０の関係を満足することと、
を具備することを特徴とする高耐圧半導体装置。」
　
　
第４．引用刊行物に記載された発明
　
１．引用例１：特開昭６０−２５４６５８号公報
　原審の拒絶の理由に引用され、本願の出願前に日本国内において頒布された特開昭６０−２５４６５８号公報（以下「引用例１」という。）には、第１〜６図とともに、「導電変調型ＭＯＳＦＥＴ」（発明の名称）に関して、以下の記載がある。
　
「［発明の技術分野］
　本発明は、導電変調型ＭＯＳＦＥＴに関する。
［発明の技術的背景とその問題点］
　近年、電力用スイッチング素子として、ＤＳＡ（Ｄｉｆｆｕｓｉｏｎ　Ｓｅｌｆ　Ａｌｉｇｎ）法によりソースおよびチャネル領域を形成するパワーＭＯＳＦＥＴが市場に現れている。しかしこの素子は１０００Ｖ以上の高耐圧ではオン抵抗が高くなってしまい、大電流を流すことが難しい。これに代わる有力な素子として、ドレイン領域にソースとは逆の導電型層を設けることにより高抵抗層に導電変調を起こさせてオン抵抗を下げるようにした、いわゆる導電変調型ＭＯＳＦＥＴが知られている。その基本的な構造を第１図に示す。
１１はｐ
＋
−Ｓｉ基板であって、この上に低不純物濃度の高抵抗ｎ
−
層１２が形成され
ｎ
−
層１２の表面に
ｐベース層１３とｎ
＋
ソース層１４が形成されている
ｐベース層１３の端部に
チャネル領域１９を残した状態でｎ
＋
ソース層１４が形成される
チャネル領域１９上にはゲート絶縁膜１５を介してゲート電極１６が形成され
基板１１の裏面にはドレイン電極１８が形成されている
　この導電変調型ＭＯＳＦＥＴでは、ソース層１４からチャネル領域１９を通ってｎ−層１２に注入される電子電流に対して、ｐ＋基板１１から正孔注入が起こり、この結果ｎ−層１２には多量のキャリア蓄積による導電変調が起こる。ｎ−層１２に注入された正孔電流はｐベース層１３のソース層１４直下を通り、ソース電極１７へ抜ける。
　この構造はサイリスタと似ているがサイリスタ動作はしない。ソース電極１７がｐベース層１３とｎ＋ソース層１４を短絡してサイリスタ動作を阻止しており、ゲート・ソース間電圧を零とすれば素子はターンオフする。またこの構造は従来のパワーＭＯＳＦＥＴとも似ているが、ドレイン領域にパワーＭＯＳＦＥＴとは逆の導電型層を設けて、バイポーラ動作を行なわせている点で異なる。
　
この導電変調型ＭＯＳＦＥＴは、高耐圧化した場合にも、従来のパワーＭＯＳＦＥＴに比べて導電変調の結果として十分低いオン抵抗が得られる
　
しかしながらこの導電変調型ＭＯＳＦＥＴにも未だ問題がある。即ち素子を流れる電流密度が大きくなると、ソース層１４下の横方向抵抗による電圧降下が大きくなる。そしてｐベース層１３とｎ
＋
ソース層１４の間が順バイアスされるようになるとサイリスタ動作に入り、ゲート・ソース間バイアスを零にしても素子がオフしない、いわゆるラッチアップ現象を生じる。
　この問題を解決するために従来は、第２図に示すように、深いｐ＋層２０を拡散形成して、ｐベース層１３の抵抗を下げることが行われている。
　しかしこの方法だけでは、十分高い電流密度までラッチアップ現象を防ぐことができない。
［発明の目的］
　本発明は上記の点に鑑みてなされたもので、パターン設計により効果的に大電流領域までラッチアップ現象を生じないようにした導電変調型ＭＯＳＦＥＴを提供することを目的とする。
［発明の概要］
　本発明は、第１導電型半導体基板に高抵抗の第２導電型半導体層が形成され、この半導体層にＤＳＡ法により第１導電型ベース層とその表面に第２導電型ソース層が形成される導電変調型ＭＯＳＦＥＴにおいて、ドレイン側からベース層に注入されるキャリアのうちソース層下を通る成分を少なくして、ソース層下の横方向抵抗による電圧降下を少なくし、もって大電流までラッチアップを生じないようにする。」（第１頁右下欄１４行〜第２頁右下欄７行）
「［発明の実施例］
　本発明の実施例を以下に説明する。
第３図は一実施例の導電変調型ＭＯＳＦＥＴを示すもので、（ａ）は模式的平面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。この実施例はベース層がストライプ状に基板上に形成された例である。第１図、第２図と対応する部分にはそれらと同じ符号を付してある。
ｐ
＋
Ｓｉ基板１１
低不純物濃度で比抵抗５０Ωcm以上のｎ
−
層１２
ゲート酸化膜１５
ゲート電極１６
ｐベース層１３
ｎ
＋
ソース層１４
ｐベース層１３内に高濃度のｐ
＋
層２０を拡散形成し
このｐ
＋
層２０とｎ
＋
ソース層１４にコンタクトするソース電極１７
ドレイン電極１８
チャネル領域１９は、通常のＭＯＳＦＥＴ動作をする実効的チャネル部分１９ａと、ソース層がないためにＭＯＳＦＥＴ動作をしない部分１９ｂとが交互に配列された状態となる
　この実施例のＭＯＳＦＥＴでは、素子がオンの時に、ゲート電極１６下に開孔するｎ−層１２からｐベース層１３にドレインから注入される正孔電流の内、
チャネル部分１９ｂ
　
なお第３図では、複数のｎ
＋
ソース層１４は完全に独立したものとしたが、例えば第４図に示すようにチャネル領域側で僅かの幅をもって互いにつながっていてもよい。この場合でもチャネル部分１９ｂでのソース層の幅が十分小さいものであれば、上記実施例と同様の効果が期待できる。
　第５図（ａ），（ｂ）は本発明の別の実施例の導電変調型ＭＯＳＦＥＴを示す模式的平面図とそのＢ−Ｂ’断面図である。先の実施例と対応する部分には同じ符号を付して詳細な説明は省略する。この実施例においては、ｐベース層１３内に拡散形成するｐ＋層２０を、そのエッジが凹凸パターンとなるように、即ち、チャネル領域に終端するエッジとソース層１４下に終端するエッジが交互に現れるパターンとする。つまり、チャネル領域１９はｐ＋層２０が形成された部分１９ｂとｐ＋層のない部分１９ａが交互に形成される。なお、ｎ＋ソース層１４は従来と同様にｐベース層１３内の両側に連続的に形成している。
　この実施例では、チャネル部分１９ｂは、そのしきい値がチャネル部分１９ａでのそれに比べて高く実効的にはチャネルとして寄与しない。即ち、素子のしきい値はチャネル部分１９ａで決まる。従ってゲート電極１６にオンゲート信号を与えた時、チャネル部分１９ａがＭＯＳＦＥＴ動作によりオンし、チャネル部分１９ｂではオンしない。ｎ−層１２で導電変調が起こって大電流が流れるオン状態では、ｎ−層１２からの電流がチャネル部分１９ｂをも流れるが、チャネル部分１９ａに比べると、ｐ＋層がソース層１４の下全体に渡って形成されているため、ソース層１４下の横方向抵抗が小さく、従ってこのチャネル部分１９ｂを通る電流による電圧降下は小さい。この結果この実施例によっても、ラッチアップを生じることなく大電流を流すことができる。
　第５図の実施例では、ｎ＋ソース層１４をｐベース層１３の両側に連続的に形成しているが、このソース層１４を第３図の実施例と同様に実効的にチャネルとなる部分１９ａにのみ残して不連続的に形成すれば、即ち第３図の実施例と第５図の実施例を組合わせた構造とすれば、一層効果的である。その実施例の模式的平面図を第６図に示す。これにより、１５００Ａ／cm２程度までラッチアップを生じない導電変調型ＭＯＳＦＥＴが得られる。」（第３頁左上欄４行〜第４頁左上欄６行）
　
（１）ここで、第４図に関する実施例については、「なお第３図では、複数のｎ＋ソース層１４は完全に独立したものとしたが、例えば第４図に示すようにチャネル領域側で僅かの幅をもって互いにつながっていてもよい。この場合でもチャネル部分１９ｂでのソース層の幅が十分小さいものであれば、上記実施例と同様の効果が期待できる。」（第３頁左下欄３〜８行）と記載されているのみであるから、第４図の実施例の具体的な構成は、「チャネル領域側で僅かの幅をもって互いにつながってい」る点及びこれに関連する点を除いて、第３図の実施例に関する記載（第３頁左上欄５行〜左下欄２行）のとおりであるものと認められる。
（２）また、第３図に関する実施例については、「第３図は一実施例の導電変調型ＭＯＳＦＥＴを示すもので、（ａ）は模式的平面図、（ｂ）は（ａ）のＡ−Ａ’断面図である。この実施例はベース層がストライプ状に基板上に形成された例である。第１図、第２図と対応する部分にはそれらと同じ符号を付してある。」（第３頁左上欄５〜１１行）と記載されているように、第１図及び第２図の導電変調型ＭＯＳＦＥＴと対応する部分に対して同じ符号が用いられており、構造が同じである部分については、第１図に関する記載（第２頁左上欄７行〜右上欄１９行）及び第２図に関する記載（第２頁左下欄８〜１０行）のとおりであるものと認められる。
（３）第３図に関する実施例では、「ｐ＋−Ｓｉ基板１１」、「比抵抗５０Ωcm以上のｎ−層１２」、「ｐベース層１３」、「ｎ＋ソース層１４」、「高濃度のｐ＋層２０」、「ソース電極１７」、（「通常のＭＯＳＦＥＴ動作をする実効的チャネル部分１９ａ」と「チャネル部分１９ｂ」とが交互に配列された）「チャネル領域１９」、「ゲート酸化膜１５」、「ゲート電極１６」、「ドレイン電極１８」が「導電変調型ＭＯＳＦＥＴ」の構成要素となっているが、上記（２）の点も勘案しつつ第１図と第３図とを比較すると、第３図の実施例においても、第１図の導電変調型ＭＯＳＦＥＴと同様に、「１１はｐ＋−Ｓｉ基板であって、この上に低不純物濃度の高抵抗ｎ−層１２が形成され」ていること、「ｎ−層１２の表面に」「ｐベース層１３とｎ＋ソース層１４が形成され」ていること、「ｐベース層１３の端部に」「チャネル領域１９を残した状態でｎ＋ソース層１４が形成され」ていること、「チャネル領域１９上にはゲート絶縁膜１５を介してゲート電極１６が形成され」ていること、「基板１１の裏面にはドレイン電極１８が形成され」ていることは、明らかである。
（４）第３図（ａ）と第３図（ｂ）とを対応させると、「ストライプ状」の「ｐベース層１３内に」形成された「ｐ＋層２０」は、「ｐベース層１３」が延在する長手方向に沿って延在しているとともに、「ｐベース層１３」が延在する長手方向と略直角な方向において「ｎ＋ソース層１４」と重なり部分を有していることは明らかである。ここで、「ソース電極１７」は「このｐ＋層２０とｎ＋ソース層１４にコンタクトする」のであるから、「ソース電極１７」と「ｎ＋ソース層１４」とがコンタクトするためには、上記重なり部分が最終的にｎ型でなければならないことも明らかである。
　よって、第３図の実施例において、「ｐ＋層２０」の最終的にｐ型となっている部分の平面形状が、「ストライプ状」の「ｐベース層１３」の中央を「ｐベース層１３」の長手方向に沿って延在する部分と、「ｎ＋ソース層１４」（より具体的には、「ｐベース層１３」と「ｎ＋ソース層１４」が平面的に重なって最終的にｎ型となっている部分）間に挟まれて「ｐベース層１３」の長手方向と略直角な方向に分岐する複数の部分とを有していることは、明らかである。
　そして、上記（１）の点を勘案すれば、第４図の実施例においても同様に、「ｐ＋層２０」の最終的にｐ型となっている部分の平面形状は、「ストライプ状」の「ｐベース層１３」の中央を「ｐベース層１３」の長手方向に沿って延在する部分と、「ｎ＋ソース層１４」に挟まれて「ｐベース層１３」の長手方向と略直角な方向に分岐する複数の部分とを有しているものと認められる。
（５）第３図の実施例における「ｎ＋ソース層１４」は、「第３図（ａ）から明らかなように」「不連続的に複数個配列形成され」たものであり、第４図の実施例における「ｎ＋ソース層１４」は、これに加えて「チャネル領域側で僅かの幅をもって互いにつなが」らせたものである。ここで、第４図の実施例における「ｎ＋ソース層１４」の平面形状を全体として見れば、「チャネル領域１９」に隣接して「ストライプ状」の「ｐベース層１３」の長手方向に沿って僅かの幅をもって延在する部分と、「ｐベース層１３」の長手方向と略直角な方向に分岐する複数の部分とを有していることは、第４図及び第３図（ｂ）から明らかである。
　また、上記（４）の点も勘案すれば、「ｎ＋ソース層１４」のうち、「ｐベース層１３」の長手方向と略直角な方向に分岐する複数の部分」において、「ソース電極１７」にコンタクトしていることは、明らかである。
（６）なお、「チャネル部分１９ａ」と「チャネル部分１９ｂ」からなる「チャネル領域１９」について、第３図の実施例では「チャネル部分１９ａ」が「通常のＭＯＳＦＥＴ動作をする実効的チャネル部分」であり、「チャネル部分１９ｂ」が「ソース層がないためにＭＯＳＦＥＴ動作をしない部分」であったが、第４図の実施例においては、「チャネル領域側で僅かの幅をもって互いにつなが」らせることによって、「チャネル部分１９ｂ」に対向する部分にもソース層がある構造となったため、必ずしも「ＭＯＳＦＥＴ動作をしない部分」ではなくなっていることは明らかである。
　
　よって、上記（１）〜（６）を勘案すると、引用例１には、第４図の実施例に基づいて、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「導電変調型ＭＯＳＦＥＴであって、
　ｐ＋−Ｓｉ基板１１と、
　前記ｐ＋−Ｓｉ基板１１の上に形成された低不純物濃度の高抵抗ｎ−層１２と、
　前記ｎ−層１２の表面に形成されたストライプ状のｐベース層１３及びｎ＋ソース層１４と、
　前記ｐベース層１３内に形成されたｐ＋層２０と、
　前記ｐ＋層２０及び前記ｎ＋ソース層１４にコンタクトするソース電極１７と、
　通常のＭＯＳＦＥＴ動作をする実効的チャネル部分１９ａとチャネル部分１９ｂとが交互に配列されたチャネル領域１９上にゲート絶縁膜１５を介して形成されたゲート電極１６と、
　前記ｐ＋−Ｓｉ基板１１の裏面に形成されたドレイン電極１８と、
　を具備し、
　前記ｎ＋ソース層１４は、前記ｐベース層１３の前記チャネル領域１９側で前記チャネル領域１９に隣接し、前記ｐベース層１３の長手方向に沿って僅かの幅をもって延在する部分と、前記ｐベース層１３の長手方向と略直角な方向に分岐し、前記ソース電極１７とコンタクトする複数の部分とを有していることと、
　前記ｐ＋層２０は、前記ｐベース層１３の中央を前記ｐベース層１３の長手方向に沿って延在する部分と、前記ｎ＋ソース層１４に挟まれて前記ｐベース層１３の長手方向と略直角な方向に分岐する複数の部分とを有していることと、
を具備することを特徴とする導電変調型ＭＯＳＦＥＴ。」
　
２．引用例２：特開平４−７２６６７号公報
　原審の拒絶の理由に引用され、本願の出願前に日本国内において頒布された特開平４−７２６６７号公報（以下「引用例２」という。）には、第１７図とともに、「導電変調型ＭＯＳＦＥＴ」（発明の名称）に関して、以下の記載がある。
　
「
第１７図は、従来の横型の導電変調型ＭＯＳＦＥＴの要部構造を示す。半導体ウェハは、ｎ
＋
（またはｐ
−
またはｐ
＋
）型の基板１５に高抵抗ｎ
−
型ベース層１となるエピタキシャル層を形成したものであり、そのｎ
−
型ベース層１の表面にｐ型ベース層２が形成され、その中に選択的にｎ
＋
型ソース層３が形成されている。ｎ
−
型べ一ス層１にはまた、ｐ型ドレイン層８が形成されている。ｐ型ベース層２のｎ
＋
型ソース層３とｎ
−
型ベース層１に挟まれた領域をチャネル領域７として、この上にゲート絶縁膜５を介してゲート電極６が形成されている。
　この導電変調型ＭＯＳＦＥＴにおいて、ゲート電極６にソース電極４に対して正のバイアスを印加すると、チャネル領域７が反転してソース層３からｎ−型ベース層１に電子が注入される。この電子電流がドレイン層８に入ると、そのｐｎ接合が順バイアスされる結果、ドレイン層８から正孔がｎ−型ベース層１に注入される。こうしてｎ−型ベース層１には電子および正孔が蓄積されて導電変調が起こる。この導電変調の効果により、オン時にはｎ−型ベース層１の抵抗が実質的に小さいものとなり、小さいオン電圧が得られる。ゲート電極６をソース電極４に対して負または零にバイアスすることにより、チャネル領域７の反転層が消失してターンオフする。」（第２頁左上欄１６行〜左下欄４行）
　
　
第５．対比
　本願発明と引用発明とを対比する。
　
（１）引用発明の「導電変調型ＭＯＳＦＥＴ」は、「この導電変調型ＭＯＳＦＥＴは、高耐圧化した場合にも、従来のパワーＭＯＳＦＥＴに比べて導電変調の結果として十分低いオン抵抗が得られる。」（第２頁右上欄１７〜１９行）と記載されているように、高耐圧用の素子であることは明らかであるから、本願発明の「高耐圧半導体装置」に相当する。
（２）引用発明の「ｎ」は本願発明の「第１導電型」に相当し、引用発明の「ｎ−層１２」は本願発明の「第１導電型ベース層」に相当するから、引用発明の「低不純物濃度の高抵抗ｎ−層１２」は、本願発明の「高抵抗の第１導電型ベース層」に相当する。
（３）引用発明の「ｐ」は本願発明の「第２導電型」に相当し、引用発明の「ｐベース層１３」は本願発明の「第２導電型ベース層」に相当するから、引用発明の「前記ｎ−層１２の表面に形成された」「ｐベース層１３」は、本願発明の「前記第１導電型ベース層の第１表面内に形成された第２導電型ベース層」に相当する。
（４）引用発明の「ｎ＋ソース層１４」は本願発明の「第１導電型ソース層」に相当し、引用発明の「ｎ＋ソース層１４」が「ｐベース層１３」の表面内に形成されていることは第３図及び第４図から明らかであるから、引用発明の「前記ｎ−層１２の表面に形成された」「ｎ＋ソース層１４」は、本願発明の「前記第２導電型ベース層の表面内に形成された低抵抗の第１導電型ソース層」に相当する。
（５）引用発明の「ｐ＋層２０」は本願発明の「第２導電型コンタクト層」に相当するから、引用発明の「前記ｐベース層１３内に形成されたｐ＋層２０」は、本願発明の「前記第２導電型ベース層の表面内に形成された低抵抗の第２導電型コンタクト層」に相当する。
（６）引用発明の「ソース電極１７」は本願発明の「ソース電極」に相当するから、引用発明の「前記ｐ＋層２０及び前記ｎ＋ソース層１４にコンタクトするソース電極１７」は、本願発明の「前記第１導電型ソース層及び前記第２導電型コンタクト層にコンタクトするソース電極」に相当する。
（７）引用発明の「通常のＭＯＳＦＥＴ動作をする実効的チャネル部分１９ａとチャネル部分１９ｂとが交互に配列されたチャネル領域１９上にゲート絶縁膜１５を介して形成されたゲート電極１６」において、少なくとも「チャネル部分１９ａ」は「通常のＭＯＳＦＥＴ動作をする実効的チャネル部分」であるから、「ゲート電極１６」により「チャネル部分１９ａ」内にｐベース層１３の長手方向と略直角な方向（「ｎ＋ソース層１４」から「ｎ−層１２」への方向）に電流を流すチャネルが選択的に形成される動作をしていることは、第４図を見れば当業者の技術常識より明らかである。
　また、引用発明の「チャネル領域１９」、「ゲート絶縁膜１５」、「ゲート電極１６」はそれぞれ、本願発明の「チャネル領域」、「ゲート絶縁膜」、「ゲート電極」に相当し、引用発明の「ｐベース層１３の長手方向と略直角な方向」は本願発明の「第１方向」に相当するから、引用発明の「通常のＭＯＳＦＥＴ動作をする実効的チャネル部分１９ａとチャネル部分１９ｂとが交互に配列されたチャネル領域１９上にゲート絶縁膜１５を介して形成されたゲート電極１６」は、本願発明の「前記第１導電型ベース層と前記第１導電型ソース層とで挟まれた前記第２導電型ベース層のチャネル領域上にゲート絶縁膜を介して配設されたゲート電極と、前記ゲート電極により前記チャネル領域内に第１方向に沿って電流を流すチャネルが選択的に形成されること」に相当する。
（８）引用発明の「ｐ＋−Ｓｉ基板１１」は、「上に」「ｎ−層１２」が形成され、「裏面に」「ドレイン電極１８」が形成されることから、「導電変調型ＭＯＳＦＥＴ」のドレイン層として機能していることは明らかである。よって、本願発明の「前記第１導電型ベース層の前記第１表面内に形成された低抵抗の第２導電型ドレイン層」と引用発明の「ｐ＋−Ｓｉ基板１１」とは、「低抵抗の第２導電型ドレイン層」である点で共通する。
（９）引用発明の「ドレイン電極１８」は本願発明の「ドレイン電極」に相当するから、引用発明の「前記ｐ＋−Ｓｉ基板１１の裏面に形成されたドレイン電極１８」は、本願発明の「前記第２導電型ドレイン層にコンタクトするドレイン電極」に相当する。
（１０）上記（７）で検討したとおり、引用発明の「ｐベース層１３の長手方向と略直角な方向」は本願発明の「第１方向」に相当するから、引用発明の「ｐベース層１３の長手方向」は本願発明の「第１方向と略直角な第２方向」に相当する。
　よって、引用発明の「前記ｎ＋ソース層１４」の「前記ｐベース層１３の前記チャネル領域１９側で前記チャネル領域１９に隣接し、前記ｐベース層１３の長手方向に沿って僅かの幅をもって延在する部分」は、本願発明の「前記ソース層」の「前記チャネル領域に隣接して前記第１方向と略直角な第２方向に延在するソース層幹部」に相当する。
　また、引用発明の「前記ｎ＋ソース層１４」の「前記ｐベース層１３の長手方向と略直角な方向に分岐し、前記ソース電極１７とコンタクトする複数の部分」が「ｐ＋層２０」及び「ソース電極１７」に向かって分岐していることは、第４図及び第３図（ｂ）から明らかであるから、引用発明の「前記ｎ＋ソース層１４」の「前記ｐベース層１３の長手方向と略直角な方向に分岐し、前記ソース電極１７とコンタクトする複数の部分」は、本願発明の「前記ソース層」の「前記ソース層幹部から前記ソース電極に向かって延び且つ前記ソース電極にコンタクトする複数のソース層枝部」に相当する。
　したがって、引用発明の「前記ｎ＋ソース層１４は、前記ｐベース層１３の前記チャネル領域１９側で前記チャネル領域１９に隣接し、前記ｐベース層１３の長手方向に沿って僅かの幅をもって延在する部分と、前記ｐベース層１３の長手方向と略直角な方向に分岐し、前記ソース電極１７とコンタクトする複数の部分とを有していること」は、本願発明の「前記ソース層は、前記チャネル領域に隣接して前記第１方向と略直角な第２方向に延在するソース層幹部と、前記ソース層幹部から前記ソース電極に向かって延び且つ前記ソース電極にコンタクトする複数のソース層枝部とを有すること」に相当する。
（１１）引用発明の「前記ｐ＋層２０」の「前記ｐベース層１３の中央を前記ｐベース層１３の長手方向に沿って延在する部分」が、「前記ｎ＋ソース層１４」の「前記ｐベース層１３の前記チャネル領域１９側で前記チャネル領域１９に隣接し、前記ｐベース層１３の長手方向に沿って僅かの幅をもって延在する部分」と対向し、かつ「ソース電極１７」にコンタクトしていることは、いずれも第４図及び第３図（ｂ）から明らかであるから、引用発明の「前記ｐ＋層２０」の「前記ｐベース層１３の中央を前記ｐベース層１３の長手方向に沿って延在する部分」は、本願発明の「前記コンタクト層」の「前記ソース層幹部に対向して前記第２方向に延在し且つ前記ソース電極にコンタクトするコンタクト層幹部」に相当する。
　また、引用発明の「前記ｐ＋層２０」の「前記ｎ＋ソース層１４に挟まれて前記ｐベース層１３の長手方向と略直角な方向に分岐する複数の部分」が、「前記ｐ＋層２０」の「前記ｐベース層１３の中央を前記ｐベース層１３の長手方向に沿って延在する部分」から「前記ｎ＋ソース層１４」の「前記ｐベース層１３の前記チャネル領域１９側で前記チャネル領域１９に隣接し、前記ｐベース層１３の長手方向に沿って僅かの幅をもって延在する部分」に向かって延びることは、第４図及び第３図（ｂ）から明らかであるから、引用発明の「前記ｐ＋層２０」の「前記ｎ＋ソース層１４に挟まれて前記ｐベース層１３の長手方向と略直角な方向に分岐する複数の部分」は、本願発明の「前記コンタクト層」の「前記コンタクト層幹部から前記ソース層幹部に向かって延びる複数のコンタクト層枝部」に相当する。
　よって、引用発明の「前記ｐ＋層２０は、前記ｐベース層１３の中央を前記ｐベース層１３の長手方向に沿って延在する部分と、前記ｎ＋ソース層１４に挟まれて前記ｐベース層１３の長手方向と略直角な方向に分岐する複数の部分とを有していること」は、本願発明の「前記コンタクト層は、前記ソース層幹部に対向して前記第２方向に延在し且つ前記ソース電極にコンタクトするコンタクト層幹部と、前記コンタクト層幹部から前記ソース層幹部に向かって延びる複数のコンタクト層枝部とを有すること」に相当する。
（１２）引用発明において、「前記ｎ＋ソース層１４」の「前記ｐベース層１３の長手方向と略直角な方向に分岐し、前記ソース電極１７とコンタクトする複数の部分」と「前記ｐ＋層２０」の「前記ｎ＋ソース層１４に挟まれて前記ｐベース層１３の長手方向と略直角な方向に分岐する複数の部分」とが交互に配置されていることは、第４図から明らかであるから、引用発明は、本願発明の「前記ソース層枝部と前記コンタクト層枝部とは交互に配置され」との構成を備えている。
　
　以上を総合すると、本願発明と引用発明とは、 
「　高耐圧半導体装置であって、
　高抵抗の第１導電型ベース層と、
　前記第１導電型ベース層の第１表面内に形成された第２導電型ベース層と、
　前記第２導電型ベース層の表面内に形成された低抵抗の第１導電型ソース層と、
　前記第２導電型ベース層の表面内に形成された低抵抗の第２導電型コンタクト層と、
　前記第１導電型ソース層及び前記第２導電型コンタクト層にコンタクトするソース電極と、
　前記第１導電型ベース層と前記第１導電型ソース層とで挟まれた前記第２導電型ベース層のチャネル領域上にゲート絶縁膜を介して配設されたゲート電極と、前記ゲート電極により前記チャネル領域内に第１方向に沿って電流を流すチャネルが選択的に形成されることと、
　低抵抗の第２導電型ドレイン層と、
　前記第２導電型ドレイン層にコンタクトするドレイン電極と、
を具備し、ここで、
　前記ソース層は、前記チャネル領域に隣接して前記第１方向と略直角な第２方向に延在するソース層幹部と、前記ソース層幹部から前記ソース電極に向かって延び且つ前記ソース電極にコンタクトする複数のソース層枝部とを有することと、
　前記コンタクト層は、前記ソース層幹部に対向して前記第２方向に延在し且つ前記ソース電極にコンタクトするコンタクト層幹部と、前記コンタクト層幹部から前記ソース層幹部に向かって延びる複数のコンタクト層枝部とを有することと、
　前記ソース層枝部と前記コンタクト層枝部とは交互に配置されることと、
を具備することを特徴とする高耐圧半導体装置。」 
　である点で一致し、以下の各点で相違する。 
　
（相違点１）
　本願発明は、「横型の高耐圧半導体装置」であるのに対して、引用発明は、高耐圧の素子である「導電変調型ＭＯＳＦＥＴ」が横型ではない点。
（相違点２）
　本願発明は、「低抵抗の第２導電型ドレイン層」が「前記第１導電型ベース層の前記第１表面内に形成され」たものであるのに対して、引用発明は、ドレイン層として機能する構成要素が「ｐ＋−Ｓｉ基板１１」である点。
（相違点３）
　本願発明は、「前記第１導電型ソース層と前記第２導電型ドレイン層との間に前記チャネル領域が挟まれる」のに対して、引用発明は、そのような構成を備えていない点。
（相違点４）
　本願発明は、「前記ソース層枝部と前記コンタクト層枝部とは交互に配置され且つ互いに補完形状を有する」のに対して、引用発明は、「前記ｎ＋ソース層１４」の「前記ｐベース層１３の長手方向と略直角な方向に分岐し、前記ソース電極１７とコンタクトする複数の部分」と「前記ｐ＋層２０」の「前記ｎ＋ソース層１４に挟まれて前記ｐベース層１３の長手方向と略直角な方向に分岐する複数の部分」とが、交互に配置されてはいるものの、互いに補完形状を有してはいない点。
（相違点５）
　本願発明は、「前記チャネル領域と前記ソース層枝部との間の、前記第１方向における前記ソース層幹部の幅Ｌａが、Ｌａ＜２μｍの関係を満足する」のに対して、引用発明は、そのような関係について特定されていない点。
（相違点６）
　本願発明は、「前記第２方向における前記ソース層枝部の夫々の間の間隔Ｌｄと、前記幅Ｌａとが、３＜Ｌｄ／Ｌａ＜１０の関係を満足する」のに対して、引用発明は、そのような関係について特定されていない点。
　
　
第６．当審の判断 
　以下において、相違点１ないし６について検討する。
　ここで、引用発明の各構成要素を簡潔に表現するために、以下では必要に応じ、「前記ｎ＋ソース層１４」の「前記ｐベース層１３の前記チャネル領域１９側で前記チャネル領域１９に隣接し、前記ｐベース層１３の長手方向に沿って僅かの幅をもって延在する部分」を「前記ｎ＋ソース層１４幹部」といい、「前記ｎ＋ソース層１４」の「前記ｐベース層１３の長手方向と略直角な方向に分岐し、前記ソース電極１７とコンタクトする複数の部分」を「前記ｎ＋ソース層１４枝部」といい、「前記ｐ＋層２０」の「前記ｐベース層１３の中央を前記ｐベース層１３の長手方向に沿って延在する部分」を「前記ｐ＋層２０幹部」といい、「前記ｐ＋層２０」の「前記ｎ＋ソース層１４に挟まれて前記ｐベース層１３の長手方向と略直角な方向に分岐する複数の部分」を「前記ｐ＋層２０枝部」ということとする。
　
１．相違点１ないし相違点３について
　相違点１ないし相違点３は、互いに関連するので、まとめて検討する。
　
（１）引用発明の「導電変調型ＭＯＳＦＥＴ」は、「ｐ＋−Ｓｉ基板１１」がドレイン層として機能する、いわゆる縦型の「導電変調型ＭＯＳＦＥＴ」（「ＩＧＢＴ」とも称される）であるが、ｐ型ドレイン（「コレクタ」とも称される）層を、ｎ型ベース層に対して、ｐ型ベース層及びｎ型ソース層（「エミッタ」とも称される）と同じ表面に設ける、いわゆる横型の「導電変調型ＭＯＳＦＥＴ」も、引用例２に「第１７図は、従来の横型の導電変調型ＭＯＳＦＥＴの要部構造を示す。・・・そのｎ−型ベース層１の表面にｐ型ベース層２が形成され、その中に選択的にｎ＋型ソース層３が形成されている。ｎ−型べ一ス層１にはまた、ｐ型ドレイン層８が形成されている。」（第２頁左上欄１６行〜右上欄４行）と記載されているほか、以下の周知例１〜２にも記載されているように、従来周知の構造である。
　
　周知例１：特開平６−１５１８３８号公報
　図５〜６とともに、以下の記載がある。
ア．「【０００２】【従来の技術】IGBTは周知のようにゲート制御が可能なバイポーラトランジスタであり、・・・この個別素子としてのIGBTは従来から縦形構造とされるのが通例であるが、最近ではその動作に関連する制御回路を一体に組み込んだ集積回路であるいわゆるインテリジェント化素子の形で利用する傾向が強まっているため、IGBTにも集積化に有利な横形構造を採用する場合が増えて来ている。図５にこの
横形IGBT
イ．「【０００３】
図５はIGBT40をその単位構造で示し
IGBT40を作り込むべき半導体領域12
ｐ形のベース層42
コレクタ層43
ｎ形のソース層46
ウ．「【０００６】【発明が解決しようとする課題】上述のような従来の横形構造のIGBTでも縦形構造の場合とほぼ同様な低いオン電圧と適度のオフ動作速度をもたせることができるが、縦形構造に比べてラッチアップが発生しやすい問題がある。図６はこのラッチアップの発生原因を図５の右半分についてキャリアの流路により示すものである。IGBT40のオン時には多数キャリアである電子ｅはソース層46からゲート45の下側の
チャネル
エ．「【０００７】さて、
ｐ形のコレクタ層43とｎ形の半導体領域12とｐ形のベース層42とｎ形のソース層46はpnpnのサイリスタ構造を形成しており
ベース層42とソース層46の間のpn接合にホール電流が注入されると点弧して、エミッタ端子Ｅとコレクタ端子Ｃの間に大電流が流れるラッチアップが発生する
　
　周知例２：特開平１−２５３２７８号公報
　第８図とともに、以下の記載がある。
ア．「集積化のためには、ＩＧＢＴの３つの端子をすべて１つの表面上に形成することが望ましい。
　このような横型のＩＧＢＴ構造の例としては、特開昭５９−１３２６６７号公報記載のものがあり、第８図にその構造を示す。
　この装置では、Ｐ−型半導体基板７１上内に形成された
ｎ
−
層６１
ｐ層４１
ｎ
＋
層３２
ｐ
＋
層１３
チヤネル
イ．「上記
横型ＩＧＢＴの構造では
ｐ層４１の横方向の抵抗成分Ｒにより電位降下を起こし、この電位によりｎ
＋
層３２が順方向にバイアスされ電子の注入が起こる。これにより、ｎ
＋
層３２、ｐ層４１，ｎ
−
層６１，ｐ
十
層１３からなるサイリスタがオンするいわゆるラツチアツプが生じ
　
（２）導電変調型ＭＯＳＦＥＴにおいて、縦型であるか横型であるかを問わず、ラッチアップの防止が課題として内在していることは、引用例１に「しかしながらこの導電変調型ＭＯＳＦＥＴにも未だ問題がある。即ち素子を流れる電流密度が大きくなると、ソース層１４下の横方向抵抗による電圧降下が大きくなる。そしてｐベース層１３とｎ＋ソース層１４の間が順バイアスされるようになるとサイリスタ動作に入り、ゲート・ソース間バイアスを零にしても素子がオフしない、いわゆるラッチアップ現象を生じる。」（第２頁右上欄２０行〜左下欄７行）と記載されているほか、上記周知例１〜２、及び、以下の周知例３〜７にも記載されているように、当業者において技術常識である。
　
　周知例３：特開平１−２５６１７２号公報
　第３〜５図とともに、以下の記載がある。
ア．「第３図のようにＩＧＢＴは基本的にはＰＮＰＮの４層構造となっており、次に等価回路で示した第４図を参照してその動作を説明する。この回路はＰＮＰトランジスタ13とＮＰＮトランジスタ14が第４図のように接続されており、抵抗（ＲＰ）15を有する。トランジスタ14は第３図に示したＮ−層２，Ｐ層４，Ｎ＋層６からなるＮＰＮ寄生トランジスタに相当する。通常はゲート１６で主電流を制御することができるが、抵抗（ＲＰ）15が大きければトランジスタ14のベースとエミッタ間に一定電流以上の電位差が生じコレクタ−エミッタ間に電流が流れ、トランジスタ14が作動するようになる。その結果ゲート16を切っても主電流は流れ続け、遂には素子自体が破壊されることになる。この現象をラッチアップと称しており、ＩＧＢＴを正常に作動させるためには、このラッチアップ現象を起こさせないように素子を作製しなければならない。」（第２頁左上欄２０行〜右上欄１７行）
イ．「そのため
第３図のようにＰ
++
層５を形成することにより、ラッチアップが生ずるのを防止しようとすることが知られている
Ｐ
++
層５設ける理由は、第４図における15の抵抗Ｒ
Ｐ
を減少させ、この抵抗Ｒ
Ｐ
15の両端に生ずる電位差を下げ、寄生トランジスタ14のエミッタ−ベース間の電圧を低くして寄生トランジスタ14を作動させないようにするためである
ウ．Ｐ++層５の形成について、さらに第５図に第３図の部分拡大図を示し、ラッチアップ防止との関連で説明する。第５図はＰ++層５の一部とその近傍を示した部分拡大図であり、第３図と共通部分を同一符号で表わしである。第５図において17およびその近傍がチャネル形成部分であり、電子の流れる方向を実線の矢印18，正孔の流れを点線の矢印19で示してある。正孔が点線の矢印19のルートに沿って流れるとき、その
抵抗Ｒ
Ｐ
によって前述の電位差を生ずる
この電位差を低く抑えるためには高濃度のＰ
++
層５をできる限りチャネル部分17に近づけるように形成するのがよい
　例えば
第５図の○１までＰ
++
層５を拡散させるとチャネル自体を潰してしまうことになり、ＭＯＳ動作が不可能となる
　
　周知例４：特開昭６０−１９６９７４号公報
　第１〜２図とともに、以下の記載がある。
ア．「この導電変調型MOSFETは、高耐圧化した場合にも、従来のパワーMOSFETに比べて導電変調の結果として十分に低いオン抵抗が得られる。
　しかしながらこの導電変調型MOSFETにも末だ問題がある。即ち素子を流れる電流密度が大きくなると、
ソース層４の下の横方向抵抗による電圧降下
ラッチアップ現象
　
この問題を解決するために
第２図に示すように深いｐ
＋
型層１０を拡散形成して、ｐ型ベース層３の抵抗を下げる
　しかしこの方法では、ｐ＋型層１０のうちａの部分は横方向拡散により形成される。また
ｂの部分は、チャネル領域５の不純物濃度を上げないように、余裕としてとっておくことが必要である
　
　周知例５：特開平２−２７８８８０号公報
　第１〜６図とともに、以下の記載がある。
ア．「次に、第４図に示す絶縁ゲート型バイポーラトランジスタの作動を、第４図〜第６図を用いて説明する。・・・
〔発明が解決しようとする課題〕しかしながら、この絶縁ゲート型パイボーラトランジスタに未だ問題がある。すなわち素子を流れる電流密度が大きくなると、ソース層の下の横方向抵抗による電圧降下が大きくなる。そして、ｐ型ベース層とｎ＋型ソース層との間の接合が順バイアスされるようになり、サイリスタ動作に入ってしまう。そのため、ゲート・ソース間バイアスを零にしても半導体素子の電流がオフしない、いわゆるラッチアップ現象を生じてしまう。
　上記問題を解決するために、例えば特開昭６０−１９６９７４号公報に示される如く、ソース層直下のベース層を低抵抗化して横方向電圧降下を小さくし、大電流域までラッチアップ現象を生じない方法が提案されている。」（第２頁左下欄１０行〜第３頁左上欄１７行）
イ．「そこで本件特許出願人は、ソース層とソース電極間、もしくはソース層に電圧降下部を設け、そのソース抵抗（第５図中のＲ１）を次式に基づいて設計することにより、ラッチアップ現象を防ぐようにしたものを先に出願した（特願昭６３−９３６９２号）。
　　　Ｒ１≧Ｋ・Ｒ２　　　　　　　　　………（１）
　以下、その原理を第５図を用いて説明する。
（１）式において、Ｒ２はベース抵抗である。また、Ｋは矢印２０で示される電子の流れによる電子電流Ｉｅと、矢印２５で印される正孔の流れによる正孔電流Ｉｈの比、すなわち電流比であり、以下に定義されるものである。
　　　Ｋ＝Ｉｈ／Ｉｅ　　　　　　　　　………（２）
・・・
　以上のように、従来技術では（Ｋ×Ｒ２−Ｒ１）の値が正であるために、ラッチアップが起こりやすかった。
　従って、（Ｋ×Ｒ２−Ｒ１）の値を負にすることにより、すなわち（１）式に基づいてソース抵抗Ｒ１を設計すれば、ＶＢＥ≦０とすることができ、電子電流Ｉｅの強さにかかわらず、ｎｐｎトランジスタＱ２は順バイアスされることがなく、従来の電子、正孔のバイパスに起因するラッチアップを防ぐことができる。・・・
　そこで、本発明は上記問題を鑑みたものであり、工程が複雑になることなく、また最適なソース抵抗を容易に達成できる
ラッチアップ現象防止構造をもつ絶縁ゲート型バイポーラトランジスタ
ウ．「第１図〜第３図は、本発明の一実施例の絶縁ゲート型バイポーラトランジスタであり、第１図は、その平面図、第２図は第１図におけるＡ−Ａ断面図、第３図は第１図におけるＢ−Ｂ断面図である。なお、第４図〜第６図と対応する部分には同一符号を付してある。本実施例は、（１）式を満足するのに十分大きい値のソース抵抗Ｒ１をシート抵抗値の小さいソース層で実現するために、第１図の平面図に示す様にソース層６を形成したものである。・・・この結果、チャネル７とソースコンタクト部６０の間は
幅の狭いソース拡散領域６
その抵抗であるソース抵抗Ｒ
１
を大きくする
エ．「なお、本発明は、第１図に図示した構造に限らず、
ソース抵抗Ｒ
１
の値をソース領域のパターニングにより必要なだけ大きくし
ベース抵抗Ｒ
２
を小さくする
　
　周知例６：特開平４−１１７８０号公報
　第８〜１２図とともに、以下の記載がある。
ア．「第９図は、第８図の構造図に対応する電気的な等価回路図を示したものであり、・・・
　しかしながら、この絶縁ゲート型バイポーラトランジスタでは第９図から明らかなようにｐｎｐトランジスタＱ１とｎｐｎトランジスタＱ２とから形成される寄生サイリスタに起因するラッチアップ現象を生じることが一つの問題となっている。すなわち素子を流れる電流密度が大きくなると、ソース層の下の横方向抵抗による電圧降下が大きくなるために、ｐ型ベース層とｎ−型ソース層との間の接合が順バイアスされてサイリスタ動作に入ってしまい、ゲート・ソース間バイアスを零にしても半導体素子の電流をオフすることができなくなる。」（第２頁左下欄４行〜右下欄１３行）
イ．「これに対して種々の対策が試みられており、例えば特開昭５７−２１１７７３号公報に示されるものでは各セルについて第１０図〜第１２図のように構成している。
　第１０図はこの素子の平面図の一部である第１１図のＡ−Ａ縦断面図であり、第１２図は同様に第１１図のＢ−Ｂ縦断面図である。第１０図〜第１２図を参照してその作用を説明する。
　この素子構成においてゲート電極１０４にしきい値電圧以上の電圧を印加し、ｐ＋層１０１とｐ＋層１０５間を導通状態にしたとき、高電流状態ではｎ＋層１０６，ｐ＋層１０５，ｎ層１０２，Ｐ＋層１０１からなる寄生サイリスタを導通させ、この電流を消去することが不可能となる。
このラッチアップ現象を阻止するため
ソースアクセス領域１０６ａはソース領域のｎ
＋
層１０６と同時に同様の方法でｐ
＋
層１０５内に形成されたｎ
＋
型領域であり
ソースアクセス領域１０６ａの抵抗の大きさＲ
１
はｎ
＋
型領域の長さ対幅の寸法比によって決められ、接合を導通させない様
大きい値に設定されている
　
　周知例７：特開昭６２−２６６８７１号公報
　第１〜８図とともに、以下の記載がある。
ア．「これに対して種々の対策が試みられており、例えば特開昭５７−２１１７７３号公報に絶縁ゲートバイポーラ導通形半導体の素子構造が記載されており、各セルについて第６図〜第８図のように構成している。・・・
　この素子構成において制御電極２４にしきい値電圧以上の電圧を印加し、エミツタ１５とコレクタ１７間を導通状態にしたとき、高電流状態ではソース２１，コレクタ１７，ベース１６，エミッタ１５からなる寄生サイリスタを導通させ、この電流を消去することが不可能となる。この
ラツチアツプ現象を阻止するため
ソースアクセス領域２５はソース領域２１と同時に同様の方法でコレクタ１７内に形成されたＮ
＋
形領域であり
抵抗の大きさは領域２５の長さ対幅の寸法比によって定め
接合を導通させない大きさの値を選択すればよい
イ．「以下本発明を実施例に基づき説明する。
　第１図は本発明によるたて型MOSFETの模型的な要部断面図，第２図はその等価回路図であって、それぞれ第４図，第５図と共通部分は同一符号で示してある。第１図が第４図と異なる点は第４図のＮ＋ソース層８に相当する部分を第１のソース抵抗層２６と第２のソース抵抗層２７の二つのＮ型抵抗層で構成した所にある。第１の抵抗層２６は第４図のＮ＋ソース層８と同程度の低抵抗層とし金属接触を形成するものであり、第２の抵抗層２７は第１の抵抗層２６より大きい抵抗値をもっている。したがって等価回路で第２図が第５図と異なる点は第２図に抵抗層２６，２７からなる抵抗２８が付加されたことである。」（第３頁右上欄９行〜左下欄２行）
ウ．「
なお二つの抵抗層が直列に付加されているため、オン電圧を上昇させるという問題に対しては
オン電圧への致命的な欠点とはなり得ない
　
（３）引用例１に記載された、縦型の導電変調型ＭＯＳＦＥＴにおけるラッチアップは、ベース層とソース層の間が順バイアスされてサイリスタ動作に入ることに起因するものであるが、横型の導電変調型ＭＯＳＦＥＴにおいても、周知例１の摘記事項「エ．」及び周知例２の摘記事項「イ．」に記載されているように、縦型の導電変調型ＭＯＳＦＥＴにおけるラッチアップの原理と同様、ベース層とソース層の間が順バイアスされてサイリスタ動作に入ることに起因するものであることは、当業者における技術常識である。
　
（４）よって、縦型の導電変調型ＭＯＳＦＥＴにおけるラッチアップを解決するためになされた引用発明を、ラッチアップの原理を同じくする横型の導電変調型ＭＯＳＦＥＴに対して適用すること、すなわち、引用発明において、本願発明のごとく、「横型の高耐圧半導体装置」との構成を備えたものとなすことは、当業者が適宜なし得たことである。
　
（５）ここで、横型の導電変調型ＭＯＳＦＥＴとは、引用例２、上記周知例１〜２に記載された周知の構造であるが、上記「第４．」「２．」で摘記した引用例２の記載における「高抵抗ｎ−型ベース層１」、「ｐ型ベース層２」、「ｎ＋型ソース層３」、「チャネル領域７」、「ｐ型ドレイン層８」はそれぞれ、本願発明の「第１導電型ベース層」、「第２導電型ベース層」、「第１導電型ソース層」、「チャネル領域」、「第２導電型ドレイン層」に相当し、周知例１の摘記事項「イ．」及び「ウ．」における「半導体領域12」、「ベース層42」、「ソース層46」、「チャネル」、「コレクタ層43」はそれぞれ、本願発明の「第１導電型ベース層」、「第２導電型ベース層」、「第１導電型ソース層」、「チャネル領域」、「第２導電型ドレイン層」に相当し、周知例２の摘記事項「ア．」における「ｎ−層６１」、「ｐ層４１」、「ｎ＋層３２」、「チヤネル」、「ｐ＋層１３」はそれぞれ、本願発明の「第１導電型ベース層」、「第２導電型ベース層」、「第１導電型ソース層」、「チャネル領域」、「第２導電型ドレイン層」に相当する。
　また、引用例２の第１７図、周知例１の図５〜６、周知例２の第８図から、いずれの横型の導電変調型ＭＯＳＦＥＴ（ＩＧＢＴ）も、本願発明の「前記第１導電型ベース層の前記第１表面内に形成された低抵抗の第２導電型ドレイン層」との構成及び「前記第１導電型ソース層と前記第２導電型ドレイン層との間に前記チャネル領域が挟まれること」との構成を備えていることは明らかである。
　よって、引用発明において、「横型の高耐圧半導体装置」とするに際して、本願発明の「前記第１導電型ベース層の前記第１表面内に形成された低抵抗の第２導電型ドレイン層」との構成及び「前記第１導電型ソース層と前記第２導電型ドレイン層との間に前記チャネル領域が挟まれること」との構成を備えたものとなすことは、当業者が適宜なし得たことである。
　
２．相違点４について
（１）上記「１．」の（３）で検討したとおり、縦型と横型のいずれの場合においても、導電変調型ＭＯＳＦＥＴにおけるラッチアップが、ベース層とソース層の間が順バイアスされてサイリスタ動作に入ることに起因するものであることは、当業者における技術常識である。
　
（２）そして、ベース層とソース層の間が順バイアスされる原因の１つとして、ベース層を流れる電流による電圧降下があり、ベース層の不純物濃度が低いとベース層の寄生抵抗が大きいために上記電圧降下も大きくなること、及び、上記電圧降下を最小限に抑えるためにはベース層の不純物濃度を高くして上記寄生抵抗を小さくした方が望ましいものの、その際にチャネル領域まで高濃度化しないように配慮しなければならないことは、当業者に周知の技術である。
　例えば、周知例３の摘記事項「イ．」及び「ウ．」の記載及び第３〜５図より、「15の抵抗ＲＰを減少させ、この抵抗ＲＰ15の両端に生ずる電位差を下げ、寄生トランジスタ14のエミッタ−ベース間の電圧を低くして寄生トランジスタ14を作動させないようにするため」に、「Ｐ++層５を形成する」に際して、「抵抗ＲＰによって」生ずる「電位差を低く抑えるためには高濃度のＰ++層５をできる限りチャネル部分17に近づけるように形成するのがよい」としつつも、「第５図の○１までＰ++層５を拡散させるとチャネル自体を潰してしまうことになり、ＭＯＳ動作が不可能となる」ことが開示されている。
　また、周知例４の摘記事項「ア．」の記載及び第２図より、「ソース層４の下の横方向抵抗による電圧降下」による「ラッチアップ現象」「の問題を解決するために、」「深いｐ＋型層１０を拡散形成して、ｐ型ベース層３の抵抗を下げ」つつも、チャネル領域付近である「ｂの部分」については「チャネル領域５の不純物濃度を上げないように、余裕としてとっておく」ように配慮することが開示されている。
　
（３）よって、引用発明において、ラッチアップ現象の抑制のために上記周知技術を採用し、「ｐベース層１３」のうち、「ｎ＋ソース層１４の幹部」よりも「チャネル領域１９」側の、少なくとも「通常のＭＯＳＦＥＴ動作をする実効的チャネル部分１９ａ」に影響を与え得る部分については、高濃度化しないように配慮しつつ、他の部分を高濃度領域化することにより、「ｐベース層１３」を全体として可能な限り低抵抗化することは、当業者が適宜なし得たことである。
　したがって、「ｐベース層１３」のうち、「ｎ＋ソース層１４の幹部」に対して「チャネル領域１９」と反対側に位置する部分を、高濃度領域化、すなわち「ｐ＋層２０」で構成することにより、引用発明において、交互に配置された「ｎ＋ソース層１４枝部」と「ｐ＋層２０枝部」とが互いに補完形状を有する構造とし、本願発明のごとく、「前記ソース層枝部と前記コンタクト層枝部とは交互に配置され且つ互いに補完形状を有する」との構成を備えたものとなすことは、当業者が適宜なし得たことである。
　
３．相違点５について
（１）本願発明の「前記チャネル領域と前記ソース層枝部との間の、前記第１方向における前記ソース層幹部の幅Ｌａが、Ｌａ＜２μｍの関係を満足する」は、「ソース層幹部の幅Ｌａ」を「Ｌａ＜２μｍ」と特定したものであるが、この点に関して、本願の発明の詳細な説明には、「【００４０】図４図示の回路に、ゲート電圧として周波数７Ｈｚ、パルス幅５μｓのパルス電圧Ｖinを本実施の形態の横型ＩＧＢＴ１８のゲート電極に印加し、装置が破損するまでパルス電圧Ｖinの振幅を上昇させた。このような実験を、ｎ型ソース層５の幹部５ａのＸ方向（チャネル長方向）における幅Ｌａが１３μｍ、７μｍ、３μｍ、２μｍ、１μｍ、０．５μｍの横型ＩＧＢＴ１８のサンプルについて行なった。なお、幹部５ａの幅Ｌａとは、隣接する二つの枝部５ａの間におけるｎ型ソース層５のＸ方向における幅となる。　【００４１】使用した
ＳＯＩ基板は、シリコン酸化膜２の膜厚が０．５μｍ、ｎ型ベース層３の膜厚が１０μｍのもの
と、シリコン酸化膜２の膜厚が２μｍ、ｎ型ベース層３の膜厚が同じく１０μｍのもの
の２種類とした
ｐ型ベース層４のドーズ量は４．０×１０
13
ｃｍ
-2
、その深さは４μｍに統一した
図５から、ｎ型ソース層５の幹部５ａの幅Ｌａが２μｍより小さくなると、短絡耐量電流Ｉｗ（負荷短絡耐量）が非常に大きくなることが分かる。このような現象は今まで知られていなかった。
　すなわち、本願発明の「ソース層幹部の幅Ｌａ」の寸法を「Ｌａ＜２μｍ」と特定することによって、「短絡耐量電流Ｉｗ（負荷短絡耐量）が非常に大きくなる」という効果を奏することが記載されている。
　
（２）しかしながら、一般的に、「短絡耐量電流Ｉｗ（負荷短絡耐量）」の値は、「ソース層幹部の幅Ｌａ」の寸法のみで決まるわけではなく、ｎ型ソース層、ｐ型ベース層をはじめとする各構成要素の形状、寸法、配置、不純物濃度によっても異なるものであり、それに加えて、各端子への電位の与え方等の他の条件によっても異なるものであることは、当業者における技術常識である。
　そして、本願の請求項１にもこれらの条件について特定がなされていないから、本願発明において、「ソース層幹部の幅Ｌａ」の寸法を「Ｌａ＜２μｍ」としたことにおける、「２μｍ」という値が臨界的意義を有するためには、本願の発明の詳細な説明において、上記の様々な条件にかかわらず「２μｍ」という値が臨界的意義を有している根拠を示す必要があるものと認められる。しかしながら、本願の発明の詳細な説明の記載は、上記（１）のとおり、「ｎ型ベース層３の膜厚が１０μｍ」、「ｐ型ベース層４のドーズ量は４．０×１０13ｃｍ-2、その深さは４μｍ」という、構成要素の条件の一部のみを特定し、かつその条件を固定した上で得られた実験結果が開示されているのみであるから、そのような条件が何ら特定されていない本願発明における「２μｍ」という値が臨界的意義を有しているとは認められない。
　
（３）引用例１には、「この実施例のＭＯＳＦＥＴでは、素子がオンの時に、ゲート電極１６下に開孔するｎ−層１２からｐベース層１３にドレインから注入される正孔電流の内、
チャネル部分１９ｂ
なお第３図では、複数のｎ
＋
ソース層１４は完全に独立したものとしたが、例えば第４図に示すようにチャネル領域側で僅かの幅をもって互いにつながっていてもよい。この場合でもチャネル部分１９ｂでのソース層の幅が十分小さいものであれば、上記実施例と同様の効果が期待できる。
　そして、上記（２）において検討したとおり、本願発明における「２μｍ」という値は臨界的意義を有していないから、引用発明において、「ｎ＋ソース層１４幹部」の幅を「２μｍ」未満とし、本願発明のごとく、「前記チャネル領域と前記ソース層枝部との間の、前記第１方向における前記ソース層幹部の幅Ｌａが、Ｌａ＜２μｍの関係を満足する」との構成を備えたものとなすことは、当業者が適宜なし得たことである。
　
４．相違点６について
（１）本願発明の「前記第２方向における前記ソース層枝部の夫々の間の間隔Ｌｄと、前記幅Ｌａとが、３＜Ｌｄ／Ｌａ＜１０の関係を満足する」は、「ソース層幹部の幅Ｌａ」に対する「ソース層枝部の夫々の間の間隔Ｌｄ」の比を「３＜Ｌｄ／Ｌａ＜１０」と特定したものであるが、この点に関して、本願の発明の詳細な説明には、上記「３．」（１）で摘記した段落【００４０】〜【００４３】に続いて、「【００４４】更に、実験によれば、Ｘ方向におけるソース層幹部５ａの幅Ｌａ、ソース層幹部５ａからソース層５とソース電極１１とのコンタクトまでのソース層枝部５ｂの夫々の長さＬｂ、Ｙ方向におけるソース層枝部５ｂの夫々の幅Ｌｃ、及びＹ方向におけるソース層枝部５ｂの夫々の間の間隔Ｌｄ（即ち、コンタクト層枝部６ａの夫々の幅Ｌｄ）の間には、以下のような関係を満足させることが好ましいことが判明した。　【００４５】まず、
図６図示の如く、Ｌａ＜２μｍ、且つＬｃ＋Ｌｄ＝６μｍと一定にしたとき
Ｌｄ／Ｌａの値を大きくしていくと、短絡耐量電流Ｉｗが非常に大きくなり、負荷短絡耐量を飛躍的に大きくできることが見出された。但し、Ｌｄ／Ｌａが大きくなると、負荷短絡耐量の上昇率は下がり、それにも増してＩＧＢＴのオン抵抗Ｒｏｎが大きくなるため、トレードオフが生じる。そこで、Ｌｄ／Ｌａとしては、短絡耐量電流Ｉｗの上昇率の高い範囲を考慮した、３＜Ｌｄ／Ｌａ＜１０の関係を満足するように設定することが好ましい。なお、この関係は、Ｌｃ＋Ｌｄ＝６μｍ以外の場合においても同様である。
ソース層枝部５ｂの幅Ｌｃとコンタクト層枝部６ｂの幅Ｌｄとは、５＜Ｌｄ／Ｌｃ＜１０の関係を満足するように設定することが好ましい。Ｌｄ／Ｌｃがこの範囲より大きいと、ｎ型ソース層５における電圧降下が大きくなりすぎ、オン抵抗Ｒｏｎが上がる。逆にＬｄ／Ｌｃがこの範囲より小さいと、横方向の電圧降下の効果が十分に得られない。
　すなわち、本願発明の「ソース層幹部の幅Ｌａ」に対する「ソース層枝部の夫々の間の間隔Ｌｄ」の比を「３＜Ｌｄ／Ｌａ＜１０」と特定することによって、「負荷短絡耐量を飛躍的に大きく」しつつ（３＜Ｌｄ／Ｌａ）、「ＩＧＢＴのオン抵抗Ｒｏｎが大きくなる」のを抑えて（Ｌｄ／Ｌａ＜１０）いる。
　
（２）しかしながら、上記「３＜Ｌｄ／Ｌａ＜１０」が最適値であるのは、「Ｌａ＜２μｍ、且つＬｃ＋Ｌｄ＝６μｍと一定にしたとき」という特定の条件下で得た結果であって、確かに「なお、この関係は、Ｌｃ＋Ｌｄ＝６μｍ以外の場合においても同様である。」と記載されてはいるものの、その具体的な根拠は示されていない。
　
（３）一方、上記（１）によると、本願の発明の詳細な説明には、「ソース層枝部５ｂの幅Ｌｃとコンタクト層枝部６ｂの幅Ｌｄとは、５＜Ｌｄ／Ｌｃ＜１０の関係を満足するように設定することが好ましい。Ｌｄ／Ｌｃがこの範囲より大きいと、ｎ型ソース層５における電圧降下が大きくなりすぎ、オン抵抗Ｒｏｎが上がる。逆にＬｄ／Ｌｃがこの範囲より小さいと、横方向の電圧降下の効果が十分に得られない。」との記載もあり、「Ｌｄ／Ｌｃ」の値によって、「オン抵抗Ｒｏｎ」も「横方向の電圧降下の効果」も異なってくることが示されている。すなわち、「ソース層幹部５ａの幅Ｌａ」及び「コンタクト層枝部６ｂの幅Ｌｄ」がともに一定であって、かつ、「３＜Ｌｄ／Ｌａ＜１０」を満たしていても、「ソース層枝部５ｂの幅Ｌｃ」の値が異なれば、「Ｌｄ／Ｌｃ」の値が異なることになるから、「ｎ型ソース層５における電圧降下が大きくなりすぎ、オン抵抗Ｒｏｎが上がる。」または「横方向の電圧降下の効果が十分に得られない。」という問題が生じ得ることになる。
　よって、「３＜Ｌｄ／Ｌａ＜１０」と特定しただけでは、本願発明の効果を奏することができないことは明らかである。
　
（４）加えて、一般的に、「負荷短絡耐量」及び「ＩＧＢＴのオン抵抗Ｒｏｎ」の値は、「ソース層幹部の幅Ｌａ」の寸法及び「ソース層幹部の幅Ｌａ」に対する「ソース層枝部の夫々の間の間隔Ｌｄ」の比のみで決まるわけではなく、ｎ型ソース層、ｐ型ベース層をはじめとする各構成要素の形状、寸法、配置、不純物濃度によっても異なるものであり、それに加えて、各端子への電位の与え方等の他の条件によっても異なるものであることは、当業者における技術常識である。
　そして、本願の請求項１には、これらの条件について特定がなされていないから、本願発明において、「ソース層幹部の幅Ｌａ」に対する「ソース層枝部の夫々の間の間隔Ｌｄ」の比を「３＜Ｌｄ／Ｌａ＜１０」としたことにおける、「３」という下限値及び「１０」という上限値が臨界的意義を有するためには、本願の発明の詳細な説明において、上記の様々な条件にかかわらず「３」及び「１０」という値が臨界的意義を有している根拠を示す必要があるものと認められる。しかしながら、本願の発明の詳細な説明の記載は、上記「３．」（１）及び上記「４．」（１）のとおり、「ｎ型ベース層３の膜厚が１０μｍ」、「ｐ型ベース層４のドーズ量は４．０×１０13ｃｍ-2、その深さは４μｍ」という、構成要素の条件の一部のみを特定し、かつその条件を固定した上で得られた実験結果が開示されているのみであるから、そのような条件が何ら特定されていない本願発明における「３」及び「１０」という値が臨界的意義を有しているとは認められない。
　
（５）ところで、上記「１．」の（３）で検討したとおり、縦型と横型のいずれの場合においても、導電変調型ＭＯＳＦＥＴにおけるラッチアップが、ベース層とソース層の間が順バイアスされてサイリスタ動作に入ることに起因するものであることは、当業者における技術常識である。また、上記「２．」の（２）で検討したとおり、ベース層とソース層の間が順バイアスされる原因の１つとして、ベース層を流れる電流による電圧降下があり、ベース層の不純物濃度が低いとベース層の寄生抵抗が大きいために上記電圧降下も大きくなることは、当業者に周知であるが、ベース層とソース層の間のバイアスが、ベース層の電位とソース層の電位との相対的な関係に基づいている以上、ベース層を流れる電流による電圧降下が順バイアスの原因となるのであれば、逆に、ソース層を流れる電流による電圧降下が順バイアスを抑制する原因となることは、明らかである。そして、ソース層が有する寄生抵抗による電圧降下を利用してラッチアップを防止することも、当業者における周知技術である。
　例えば、周知例５の摘記事項「ウ．」及び「エ．」の記載及び第１〜３図より、ラッチアップを防止するために、ベース抵抗Ｒ２を小さくすると同時に、ソース抵抗Ｒ１の値を「幅の狭いソース拡散領域６」等のソース領域のパターニングにより大きくする技術が開示されている。
　また、周知例６の摘記事項「イ．」の記載及び第８〜１２図より、ラッチアップを防止するために、「ソース領域のｎ＋層１０６と同時に同様の方法でｐ＋層１０５内に形成されたｎ＋型領域」からなる「ソースアクセス領域１０６ａ」を形成し、「ｎ＋型領域の長さ対幅の寸法比によって決められ」た「ソースアクセス領域１０６ａの抵抗の大きさＲ１」を大きい値に設定する技術が開示されている。
　さらに、周知例７の摘記事項「ア．」の記載及び第６〜８図より、ラッチアップを防止するために、「ソース領域２１と同時に同様の方法でコレクタ１７内に形成されたＮ＋形領域」からなる「抵抗性ソースアクセス領域２５」を形成し、「領域２５の長さ対幅の寸法比によって定め」られた「抵抗の大きさ」を「接合を導通させない大きさの値」に設定する技術が開示されている。
　
（６）よって、引用発明において、ラッチアップ現象の抑制のために上記周知技術を採用し、「ｎ＋ソース層１４」の抵抗を大きくすること、及び、それを実現するための具体的なパターンとして、「ｎ＋ソース層１４枝部」の幅を小さくすること、及びそれに伴い、「ｎ＋ソース層１４枝部」の夫々の間の間隔を大きくすることは、当業者が適宜なし得たことである。
　
（７）ただし、引用発明において、導電変調型ＭＯＳＦＥＴとして動作させるためには、必要以上にオン抵抗を大きくするのが望ましくないことは技術常識であるから、例えば周知例７の摘記事項「ウ．」にも記載されているように、オン電圧への致命的な欠点とならない程度に抵抗値を設定することも、当業者であれば当然配慮すべきことである。
　
（８）上記（６）及び（７）より、引用発明において、ラッチアップ現象を抑制しつつ、オン電圧への致命的な欠点とならないように、「ｎ＋ソース層１４」の抵抗の下限値及び上限値を設定し、それに合わせて「ｎ＋ソース層１４枝部」の幅の上限値及び下限値を設定すること、及びそれに伴い、「ｎ＋ソース層１４枝部」の夫々の間の間隔の下限値及び上限値を設定することは、当業者が適宜なし得たことである。
　
（９）したがって、上記（４）において検討したとおり、本願発明で「３＜Ｌｄ／Ｌａ＜１０」としたことにおける「３」及び「１０」という数値に臨界的意義は認められないことを勘案すると、引用発明において、本願発明の「前記チャネル領域と前記ソース層枝部との間の、前記第１方向における前記ソース層幹部の幅Ｌａ」に相当する、引用発明の「ｎ＋ソース層１４幹部」の幅、及び、本願発明の「前記第２方向における前記ソース層枝部の夫々の間の間隔Ｌｄ」に相当する、引用発明の「ｎ＋ソース層１４枝部」の夫々の間の間隔、をそれぞれ最適化した上で、結果として前者に対する後者の比の値を、３より大きく１０より小さい値とし、本願発明のごとく、「前記第２方向における前記ソース層枝部の夫々の間の間隔Ｌｄと、前記幅Ｌａとが、３＜Ｌｄ／Ｌａ＜１０の関係を満足する」との構成を備えたものとなすことは、当業者が適宜なし得たことである。
　
５．相違点の検討についてのまとめ
　以上検討したとおりであるから、本願発明は、引用例２及び周知例１〜７に記載された周知事項を勘案することにより、引用発明に基づいて、当業者が容易に発明をすることができたものである。
　
　したがって、本願の請求項１に係る発明は、引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　
　
第７．むすび
　以上検討したとおり、本願の請求項１に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものであるから、本願の他の請求項についての検討を行うまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。