【事件の表示】
　平成　７年特許願第３４９３８５号「ファジー論理ルールを評価するためのデータ処理システムおよびその方法」拒絶査定不服審判事件〔平成　８年　９月１３日出願公開、特開平　８−２３４９８９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成７年１２月２０日（パリ条約による優先権主張１９９４年１２月２２日、米国）の出願であって、平成１６年１０月２９日付けで拒絶理由が通知され、これに対し、平成１７年５月９日に手続補正がなされたが、平成１７年７月１２日付けで拒絶査定がなされ、これに対し、同年１０月１７日に審判請求がなされ、同年１１月１６日に手続補正がなされ、平成１８年３月３日付けで当審より審尋がなされ、これに対し、同年６月７日に回答書が提出されたものである。
　
２．平成１７年１１月１６日付け手続補正についての補正却下の決定
　
［補正却下の決定の結論］
　平成１７年１１月１６日付け手続補正（以下「本件補正」という。）を却下する。
　
［理由］
（１）本件補正
　本件補正による補正後の特許請求の範囲の請求項（以下、「補正後の請求項」という。）１乃至４のそれぞれは、その内容からして補正前の特許請求の範囲の請求項（以下、「補正前の請求項」という。）１乃至４のそれぞれに対応したものであって、補正前の請求項１に記載した発明を特定するために必要な事項である「ルール強度を決定し」を、「単一のルール評価命令を用いて、ルール強度を決定し」に限定し、「制御信号」を「条件符号レジスタ中のキャリービットから供給された制御信号」に限定するものであるから、本件補正は、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的としたものに該当する。
　
　そこで、本件補正後の請求項２に記載された発明（以下、「本願補正発明１」という。）及び請求項４に記載された発明（以下、「本願補正発明２」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下検討する。
　
（２）引用文献
（２−１）引用文献１
　原査定の拒絶の理由に引用され、本願の優先権主張の日前である平成６年２月２５日に頒布された刊行物である特開平６−５１９８７号公報（以下「引用文献１」という。）には、次の記載がある。
　
（ア）「【特許請求の範囲】
【請求項１】　ファジールール評価操作を行なうためにデジタルデータプロセッサ（１０）を動作させる方法であって、
１）あるメモリロケーション（３２）からアドレス値を読出す段階、
２）前記アドレス値を第１の境界値と比較し（７２）かつもし前記アドレス値が前記第１の境界値と整合すれば前記ファジールール評価操作を終了する段階、
３）前記アドレス値を第２の境界値と比較し（７２）かつもし前記アドレス値が前記第２の境界値と整合すれば第１のフラグ信号（４７）の状態を変更する段階、
４）もし前記アドレス値が前記第１および第２の境界値のいずれとも整合せずかつ前記第１のフラグ信号が第１の状態にあれば、前記アドレス値によって特定されるメモリロケーションからメンバーシップ関数値を読出しかつ該メンバーシップ関数値を用いて第１の演算操作を行なう段階（５２）、
５）もし前記アドレス値が前記第１および第２の境界値のいずれとも整合せずかつ前記第１のフラグ信号が第２の状態にあれば、前記アドレス値によって特定されるメモリロケーションから結果値を読出し、該結果値を使用して第２の演算操作を行ない（５２）、かつ前記第２の演算操作の結果を選択的に前記アドレス値によって特定されるメモリロケーションに書き込む段階、そして
６）前記段階１）〜５）を反復する段階、
を具備することを特徴とするファジールール評価操作を行なうためにデジタルデータプロセッサを動作させる方法。
【請求項２】　ファジールール評価操作を行なうためにデジタルデータ処理システムを動作させる方法であって、
１）メモリ（３２）から、次の段階、すなわち、
ｉ）前記メモリのあるロケーションからアドレス値（７２）を読み出す段階、
ｉｉ）前記アドレス値が第１の境界値と整合するか否かを判定する段階、
ｉｉｉ）もし前記アドレス値が前記第１の境界値と整合すれば前記複数のメンバーシップ値を読出す段階を終了する段階、
ｉｖ）もし前記アドレス値が前記第１の境界値と整合しなければ、前記アドレス値によって特定される前記メモリのロケーションからメンバーシップ関数値を読出す段階、そして
ｖ）前記段階１）ｉ）〜１）ｉｖ）を反復する段階、
を行なうことによって複数のメンバーシップ関数値を読出す段階、
２）前記複数のメンバーシップ関数値（４６）の内の最も小さなものを判定する段階、そして
３）以下の段階、すなわち、
ｉ）前記メモリ（３２）のあるロケーションからアドレス値を読出す段階、
ｉｉ）前記アドレス値が第２の境界値（７２）と整合するか否かを判定する段階、
ｉｉｉ）もし前記アドレス値が前記第１の境界値と整合すれば前記複数の結果値を決定する段階を終了させる段階、
ｉｖ）もし前記アドレス値が前記第２の境界値と整合しなければ前記アドレス値によって特定される前記メモリのロケーションから結果値を読出す段階、
ｖ）前記読出した結果値を前記複数のメンバーシップ値の内の最も小さなものと比較する段階、
ｖｉ）もし前記読出した結果値が前記複数のメンバーシップ値の内の最も小さなものより小さければ、前記複数のメンバーシップ値の内の最も小さなものを前記アドレス値によって特定されるメモリの前記ロケーションに記憶する段階、そして
ｖｉｉ）前記段階３）ｉ）〜３）ｖｉ）を反復する段階、
を行なうことによって複数の結果値を決定する段階、
　を具備することを特徴とするファジールール評価操作を行なうためにデジタルデータ処理システムを動作させる方法。
【請求項３】　デジタルデータプロセッサ（１０）を動作させる方法であって、
第１の命令をデコードする段階、そして
前記第１の命令のデコードに応じて、
１）インデクスレジスタの内容によって特定されるメモリロケーションからアドレス値を読出す段階、
２）前記インデクスレジスタの内容を増分する段階、
３）前記アドレス値を第１の境界値と比較し、かつもし前記アドレス値が前記第１の境界値（４７）と整合すれば前記第１の命令の実行を終了させる段階、
４）前記アドレス値を第２の境界値と比較し、かつもし前記アドレス値が前記第２の境界値と整合すれば第１のフラグ信号の状態を変更する段階、
５）もし前記アドレス値が前記第１および第２の境界値のいずれとも整合せずかつ前記第１のフラグ信号が第１の状態にあれば、前記アドレス値によって特定されるメモリロケーションから第１のデータ値を読出しかつ該第１のデータ値を使用して第１の演算操作（５２）を行なう段階、
６）もし前記アドレス値が前記第１および第２の境界値のいずれとも整合せず、かつ前記第１のフラグ信号が第２の状態にあれば、前記アドレス値によって特定されるメモリロケーションから第２のデータ値を読出しかつ該第２のデータ値を使用して第２の演算操作（５２）を行ない、該第２の演算操作の結果を選択的に前記アドレス値によって特定されるメモリロケーションに書き込む段階、
そして
７）前記段階１）〜６）を反復する段階、
を行なう段階、
を具備することを特徴とするデジタルデータプロセッサ（１０）を動作させる方法。」
　
（イ）「【０００１】
【産業上の利用分野】この発明は一般的にはデータ処理システムに関し、かつより特定的にはデータ処理システムにおけるファジー論理操作の実行に関する。」
　
（ウ）「【０００９】
　　【発明が解決しようとする課題】従って、過剰なハードウェアを要求することなく、ルール評価ステップを迅速に達成する回路または方法の必要性が存在する。また、そのような解決方法に通常関連する専用の回路領域なしにハードウェアの解決方法によって通常得られる速度が実現できることが必要である。」
　
（エ）「【００１２】
【実施例】本発明はデータ処理システムにおいてファジー論理操作におけるルール評価ステップを高速かつ最少量の回路で実行するための回路および方法を提供する。該ルール評価ステップはデータ処理システムにおいて過剰な量の付加回路なしに効率的に実行される単一の命令によって符号化される。従って、本発明はデータ処理システムのユーザが長いかつ時間を浪費するソフトウェアプログラムなしにルール評価ステップを行うことができるようにする命令を提供する。
【００１３】ニーモニックラベルにより“ＲＥＶ”と称される、本発明の命令はデータ処理システムにメモリからのオペランドの取出しおよびこれらのオペランドを使用した演算操作の実行を含む一連のステップを行わせる。もし評価されるべきルールの前提に対するメンバーシップ関数値およびそのルールの結論が本発明のＲＥＶ命令の実行の前にメモリに適切に格納されれば、該ＲＥＶ命令の実行の結果として前記ルールの適切な評価が得られる。前提および結論がメモリに特定のフォーマットで格納されているものと仮定することにより、かつ命令の実行において可能な場合には現存するハードウェアを思慮深く使用することにより、本発明は非常に少しの付加的ハードウェアによって汎用目的のデータ処理システムにおいてファジー論理ルールの効率的な評価または計算を可能にする。例えば、データプロセッサにおいて符号付き演算を行う上で使用される条件符号のオーバフロー、またはＶビット、は本発明においてはメモリからのオペランドの処理に関連するフラグとして使用される。」
　
（オ）「【００１６】上に述べた命令および動作の方法の１つの実現方法はＭＣ６８ＨＣ１１型マイクロコントローラの修正された形式で実施される。ＭＣ６８ＨＣ１１は８ビットのマイクロコントローラであって、１６ビットのアドレスおよび記憶レジスタを含みかつアメリカ合衆国テキサス州、オースチンのモトローラ・インコーポレイテッドから入手可能である。この構成は図２にさらに詳細に示されている。図２は、ルール評価命令が実行されるデータ処理システム１０を示す。データ処理システム１０は、概略的に、中央処理ユニット（ＣＰＵ）１２、発振器２４、電源回路２６、タイミング回路２８、外部バスインターフェース３０、および内部メモリ３２を含む。ＣＰＵ１２は概略的に、実行ユニット１４、バス制御論理回路１６、命令デコード論理回路１８、制御ユニット２０、およびシーケンサ２２を有する。」
　
（カ）「【００２２】ＣＰＵ１２はデータ処理システム１０の動作の間に必要される各々の命令を実行する。内部アドレスバス３６および内部データバス３４は実行ユニット１４とデータ処理システム１０の残りの部分との間の情報を通信する。バス制御論理回路１６は命令およびオペランドをフェッチする。各々の命令は次に命令デコード論理回路１８によってデコードされかつ制御ユニット２０およびシーケンサ２２に与えられる。制御ユニット２０およびシーケンサ２２はデータ処理システム１０の計算能力を最も効率的に利用するために前記命令の各々の実行シーケンスを維持する。さらに、制御ユニット２０は複数の制御情報を実行ユニット１４、バス制御論理１６、および命令デコード論理１８にマイクロＲＯＭ制御バス６５を介して提供するマイクロＲＯＭメモリ（図示せず）を含む。前記複数の制御情報はＲＶＥ命令の適切な実行に必要なものである。」
　
（キ）「【００２３】実行ユニット１４は図３にさらに詳細に示されている。実行ユニット１４は、概略的に、データバッファ４０、第１のセレクタ４２、第２のセレクタ４４、レジスタスワップ論理回路４６、条件符号論理回路４７、Ａ−入力制御回路４８、Ａ−入力マルチプレクサ５０、演算論理ユニット（ＡＬＵ）５２、Ｂ−入力制御回路５４、Ｂ−入力マルチプレクサ５６、アキュムレータ５８、条件符号レジスタ６０、および比較器７２を含む。アキュムレータ５８および条件符号レジスタ６０に加えて、他の記憶レジスタも実行ユニット１４に設けることができる。例えば、インデクスレジスタまたは第２のアキュムレータも含めることができる。そのような記憶レジスタの構成および用途は技術的によく知られておりかつ当業者に明らかであろう。
【００２４】外部情報バス４１はアドレスおよびデータ情報をデータバッファ４０に提供する。外部情報バス４１はアドレスおよびデータ情報を内部アドレスバス３６および内部データバス３４からそれぞれ受取る。データバッファ４０は、セレクタ４２および４４がそれぞれイネーブルされて情報が転送され得るようになった場合に外部情報バス４０を介して転送された値を情報バスＡ　６８および情報バスＢ　６４を介して実行ユニット１４の残りの部分に提供する。ここでは詳細に示されていないが、情報バスＡ　６６および情報バスＢ　６４は１６ビット幅のものでありかつハイ側（ビット１５〜ビット８）およびロー側（ビット７〜ビット０）に分割されている。さらに、データバッファ４０はアドレス情報を比較器７２に提供する。
【００２５】アキュムレータ５８の第１および第２の入力は双方向的に、それぞれ、情報バスＡ　６６および情報バスＢ　６４に結合されている。アキュムレータおよびインデクスレジスタのような任意の付加的なレジスタも同様に情報バスＡ　６６および情報バスＢ　６４に接続することができる。」
　
（ク）「【００２８】条件符号論理４７はまた比較器７２に結合されてトグル信号を受取る。条件符号論理４７は条件符号レジスタ６０に結合されて「条件符号」信号を提供する。【００２９】条件符号レジスタ６０はＶＣＣＲ信号をレジスタスワップ論理４６の第２の制御入力に提供する。さらに、タイミング制御信号がレジスタスワップ論理４６の第１の制御入力に提供される。該タイミング制御信号はタイミング制御バス３８を介して与えられる。レジスタスワップ論理４６は、それぞれ「イネーブルＡ」および「イネーブルＢ」と名付けられた、第１および第２の出力を提供する。イネーブルＡ信号はセレクタ４２の第１の制御入力に与えられる。情報バスＡ　６６は双方向的にセレクタ４２に結合されている。セレクタ４２の出力はデータバッファ４０に結合されて複数の選択された信号を通信する。同様に、イネーブルＢ信号はセレクタ４４の第１の入力に与えられる。情報バスＢ　６４は双方向的にセレクタ４４に結合されている。セレクタ４４の出力は第２の複数の選択された信号を通信するためにデータバッファ４０に結合されている。
【００３０】レジスタスワップ論理４６は図４にさらに詳細に示されている。一般に、レジスタスワップ論理４６はＡＮＤゲート６２、ＡＮＤゲート７０、およびインバータ６８を含む。ＶＣＣＲ信号は第１の入力をＡＮＤゲート６２に提供しかつ入力をインバータ６８に与える。インバータ６８の出力はＡＮＤゲート７０への第１の入力を提供する。タイミング制御信号はＡＮＤゲート６２およびＡＮＤゲート７０の双方に対し第２の入力を提供する。結果バス１２０はＡＬＵ５２からの“Ｎ”と名付けられた信号をＡＮＤゲート６２およびＡＮＤゲート７０の双方の第３の入力に提供する。ＡＮＤゲート６２の出力はイネーブルＡ信号を提供しかつＡＮＤゲート７０の出力はイネーブルＢ信号を提供する。
【００３１】ファジー論理操作の実行中は、データ処理システム１０のユーザはニーモニックＲＥＶ（Ｒｕｌｅ　ＥＶａｌｕａｔｉｏｎ）を有する命令を使用してファジー入力に対しルール評価または計算ステップを行うことができる。前に述べたように、ファジー入力は、システム入力信号に複数の規定されたメンバーシップ集合の各々に対する帰属度が割当てられるファジー化ステップの結果として提供される。ここに説明する本発明の構成においては、ファジー入力に割当てられる帰属度の各々はＲＥＶ命令の実行に先立ちデータ処理システム１０の内部メモリ３２における所定のメモリ位置に格納される。複数のファジー入力に対する帰属度の各々の割当てはＪ．Ｇｒｅｇ　Ｖｉｏｔ，Ｊａｍｅｓ　Ｍ．Ｓｉｂｉｇｔｒｏｔｈ
およびＪａｍｅｓ　Ｌ．Ｂｒｏｓｅｇｈｉｎｉによる“Ａ　Ｃｉｒｃｕｉｔ　Ａｎｄ　Ｍｅｔｈｏｄ　Ｆｏｒ　Ｄｅｔｅｒｍｉｎｉｎｇ　Ｍｅｍｂｅｒｓｈｉｐ　Ｉｎ　Ａ　Ｓｅｔ　Ｄｕｒｉｎｇ　Ａ　Ｆｕｚｚｙ　Ｌｏｇｉｃ　Ｏｐｅｒａｔｉｏｎ”と題する相互参照された同時係属米国特許出願にさらに詳細に開示されている。」
　
（ケ）「【００３７】ここに説明する本発明の構成においては、メモリ記憶のために一般に内部メモリ３２が使用される。しかしながら、データ処理システムの１０の外部の他のメモリ回路（図示せず）も使用できる。そのような外部メモリ回路の構成および使用方法はデータ処理技術においてよく知られておりかつ当業者には明らかなものである。この実施例においては、各々のファジー入力は内部メモリ３２に次の形式で記憶される。
【表１】
　　メモリアドレス　　　　　ファジー入力　　　コメント
　−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−−
　　＄１０００　　　　　　　＄００　　　　　　Ｔｃｏｌｄ　
　　＄１００１　　　　　　　＄３３　　　　　　Ｔｃｏｏｌ　
　　＄１００２　　　　　　　＄ＣＣ　　　　　　Ｔｗａｒｍ　
　　＄１００３　　　　　　　＄００　　　　　　Ｔｈｏｔ　
　　＄１００４　　　　　　　＄００　　　　　　Ｐｌｉｇｈｔ　
　　＄１００５　　　　　　　＄ＦＦ　　　　　　Ｐｍｅｄｉｕｍ　
　　＄１００６　　　　　　　＄００　　　　　　Ｐｈｅａｖｙ　
　
【００３８】表１に示されるように、２つのシステム入力、温度および圧力、に対しては、「ファジー入力」と表示された帰属度が各システム入力に対する各メンバーシップ集合に対して与えられる。図１を参照して前に説明したように、第１のシステム入力はカ氏５８度の温度である。カ氏５８度の温度はファジー化されて寒い（ｃｏｌｄ）および暑い（ｈｏｔ）メンバーシップ集合において＄００の帰属度、涼しい（ｃｏｏｌ）メンバーシップ集合において＄３３の帰属度、そして暖かい（ｗａｒｍ）メンバーシップ集合において＄ＣＣの帰属度を持つ。表１に示されるように、ＴｃｏｌｄおよびＴｈｏｔの変数の値は共に＄００であり、これは第１のシステム入力がこれらの２つのメンバーシップ集合のいずれにもないことを示している。しかしながら、第１のシステム入力は＄３３の値を有するＴｃｏｏｌおよび＄ＣＣの値を有するＴｗａｒｍを有する。従って、第１の入力は涼しいのメンバーシップ集合において＄３３の帰属度を有しかつ暖かいのメンバーシップ集合において＄ＣＣの帰属度を有する。
【００３９】同様に、第２の入力がファジー化されて低い（ｌｉｇｈｔ）および高い（ｈｅａｖｙ）の圧力のメンバーシップ集合の双方において＄００の帰属度を示す。従って、ＰｌｉｇｈｔおよびＰｈｅａｖｙの変数は共に＄００であり、これは第２の入力がこれら２つのメンバーシップ集合のいずれにも含まれていないことを示す。しかしながら、第２の入力は中間（ｍｏｄｅｒａｔｅ）のメンバーシップ集合において＄ＦＦの帰属度を持つ。従って、Ｐｍｅｄｉｕｍ変数は＄ＦＦの値を持つ。」
　
（コ）「【００４０】ファジー入力と同様に、評価されるべき各々のルール（ルール１〜ルール３）も内部メモリ３２のルールアレイに記憶されている。各々のルールに対し、ファジー入力およびファジー出力の双方に対するアドレス位置が与えられている。ファジー入力およびファジー出力のアドレスは図５の形式で記憶されておりかつ前に表１で示したようなデータ値のテーブルを参照することができる。ファジー入力と同様に、ファジー出力に対応するデータ値のテーブルもアレイ形式で与えられるが、それについてはここでは詳細に説明しない。
【００４１】前記ルールアレイの始まりはデータ処理システム１０のユーザによって特定される所定のアドレスに配置される。ここに説明されかつ図５に示された例においては、該所定のアドレスは＄Ｅ０００に等しくかつＲＥＶ命令の実行の前にインデクスレジスタに格納されるルール１に対するファジー入力の第１のもののアドレスは１６進アドレス＄Ｅ０００、すなわちルールベースの始まり、に位置する。この例では、Ｔｃｏｏｌはルール１に対する第１のファジー入力でありかつ＄１００１のアドレスは前記ルールアレイのアドレス＄Ｅ０００に格納されている。Ｐｌｉｇｈｔの値はルール１の第２のファジー入力であるから、＄１００４のアドレスが前記ルールアレイのアドレス＄Ｅ００２に格納されている。
【００４２】　ファジー出力からファジー入力を分離するため、＄ＦＦＦＥの値を有するバッファが前記ルールアレイのアドレス＄Ｅ００４に記憶されている。続いて、ルール１のファジー出力がルール２のファジー入力から＄ＦＦＦＥの値を有するバッファによって分離されている。＄ＦＦＦＥの値を有するバッファによって、任意の数のファジー入力が任意の数のファジー出力から分離される、この形式は前記複数のルールのファジー入力および出力の各々がメモリに記憶されるまで反復される。その時点で、特別のバッファの値がルールベースの終りを示す。ここに述べられた例においては、ルールベースの終りは＄ＦＦＦＦの値によって示されている。同じバッファの値が各ルールのファジー出力からファジー入力を分離するために使用されるが、データ処理システム１０の設計者によって任意の数のバッファを使用できる。
【００４３】各々のルールに対するファジー入力および出力をそれぞれこのような順序に配置することにより、各々のルールがファジー入力および出力セクションの各々の間の境界の表示子としてバッファアドレスを使用することにより順次評価できる。従って、前記ルールは特定の数のファジー入力およびファジー出力（行動）を備えた固定フォーマットに従う必要はない。これはファジーシステムのためのルールを提供する上でより大きな柔軟性を可能にするルール１、ルール２、およびルール３［（１）、（２）および（３）］に見られるように、ファジー入力および対応する行動（ａｃｔｉｏｎｓ）の数は本発明のこの実施例においては、ルールごとに変わり得る。
【００４４】ＲＥＶ命令の実行を始めるためには、ルールの各々のファジー入力および出力が図５に示される所定のフォーマットを有するルールアレイでメモリに記憶されなければならない。さらに、該ルールアレイのスタートアドレスも実行ユニット１４のインデクスレジスタに格納されなければならずかつアキュムレータ５８はＲＥＶ命令の実行に先立ち＄ＦＦの１６進値で初期化されなければならない。さらに、ファジー出力の各々は＄００の１６進値を割当てられなければならない。ＲＥＶ命令の実行は次に図６に示されるフローチャートに従って行われる。該フローチャートはＲＥＶ命令の実行の間に行われる各々の機能の概略を示す。各々の機能のより詳細な説明はＲＥＶ命令の実行の例の説明の間に行われる。」
　
（サ）「【００４５】図６に示されるように、ＲＥＶ命令の実行の第１のステップは該ＲＥＶ命令がデコードされた時に行われる。ここでは“Ｘ”と称される、インデクスレジスタに格納されたアドレスが次に使用されて第１のルールオペランドをフェッチする。次に、アドレスＸが次のアドレス位置（Ｘ＋２）の点まで増分される。
【００４６】第１のルールオペランドの値は次にその値が１６進＄ＦＦＦＥに等しいか否かを判定するために調べられる。もしその値が１６進＄ＦＦＦＥに等しければ、ＶＣＣＲ信号がトグルされてバッファ値が読出されたことを表示する。トグルされた後にＶＣＣＲ信号がゼロに等しければ、ルールの第１のファジー入力が評価されるべきでありかつアキュムレータ５８は＄ＦＦの１６進値に初期化されるべきである。それ以外では、アキュムレータ５８の値は変更されない。
【００４７】もし前記第１のルールオペランドの値が＄ＦＦＦＥに等しくなければ、該値はそれが１６進＄ＦＦＦＦに等しいか否かを判定するために調べられる。もしその値が１６進＄ＦＦＦＦに等しければ、ルールアレイの終りがアクセスされかつＲＥＶ命令が終了される。
【００４８】もし前記第１のルールオペランドの値が＄ＦＦＦＦに等しくなければ、該第１のルールオペランドの値は内部メモリ３２からファジー入力または出力値をアクセスするために使用される。次に、アキュムレータ５８の内容が前記ファジー入力または出力値から減算されて符号付きの結果を提供する。該結果の符号はＮ信号の値によって表示される。
【００４９】もし該Ｎ信号がゼロに等しければ、アキュムレータ５８およびデータ４０の双方の内容が交換されるべきではなくかつインデクスレジスタに格納されたアドレスは次のルールオペランドをアクセスする。しかしながら、もし前記Ｎの値が１に等しければ、ＶＣＣＲ信号が調べられる。
【００５０】もし前記ＶＣＣＲ信号がゼロに等しければ、アキュムレータ５８の内容は前記第１のルールオペランドによってアクセスされたファジー入力値の値と交換されるべきである。従って、現在評価されているルールのファジー出力に割当てられるルール強度を決定するために最小関数（ｍｉｎｉｍｕｍ　ｆｕｎｃｔｉｏｎ）が使用される。次に、インデクスレジスタに格納されているアドレスが使用されて次のルールオペランドをアクセスする。
【００５１】もし前記ＶＣＣＲ信号が１に等しければ、データバッファ４０の内容はアキュムレータ５８におけるより強いルール強度と交換されるべきである。従って、最大ルール強度が現在評価されているファジー出力に割当てられる。次に、インデクスレジスタに格納されているアドレスが使用されて次のルールオペランドをアクセスする。」
　
（シ）「【００５２】図６に示されたフローチャートはデータ処理システム１０におけるＲＥＶ命令の実行の概略を示している。次にさらに詳細な例を示す。
【００５３】ＲＥＶ命令の基本的な動作は次の通りである。すなわち、各々の前件値（ａｎｔｅｃｅｄｅｎｔ　ｖａｌｕｅｓ）がメモリから読出されかつ最小の前件値が決定され、次に各々の結論値または後件値（ｃｏｎｓｅｑｕｅｎｃｅ　ｖａｌｕｅｓ）が読出され、ルール強度の値と比較されかつもしあらかじめ存在する後件値が該ルール強度値より小さければ、かつその場合にのみ、メモリにおいてそのルール強度値と交換される。
【００５４】前にも述べたように、複数のファジー入力はＲＥＶ命令の実行に先立ちデータ処理システム１０のユーザにより内部メモリ３２における第１の所定のメモリ位置に記憶される。前記複数のファジー入力は前記表１に従って記憶される。さらに、前記複数のファジー入力を評価するためのルールの各々も図５に示される形式で内部メモリ３２の第２の所定のメモリ位置に記憶される。ここでは詳細に示していないが、前記ファジー出力に対応するルール強度値の各々もまた前記表１と同様のアレイに＄２０００のスタートアドレスで内部メモリ３２内に記憶される。データ処理システム１０のユーザはまたＲＥＶ命令の実行に先立ちファジー出力の値のすべてに＄００の１６進値を割当てなければならない。さらに、データ処理システム１０のユーザはＲＥＶ命令の実行に先立ちアキュムレータ５８を＄ＦＦの１６進値に初期化しなければならない。前に述べたように、アキュムレータ５８が＄ＦＦに初期化された時、ＶＣＣＲ信号は否定される。
【００５５】動作においては、ユーザはＲＥＶ命令を外部に記憶されたあるいは内部メモリ３２に記憶されたソフトウェアプログラムによってデータ処理システム１０に与えることができる。ＲＥＶ命令がデータ処理システム１０の外部のソースによって与えられる場合は、該ＲＥＶ命令は外部データバス３３を介して外部バスインターフェース３０に入力されることになる。外部バスインターフェース３０は次に該ＲＥＶ命令を内部データバス３４を介してＣＰＵ１２に与える。もし該ＲＥＶ命令が内部メモリ３２内のソフトウェアプログラムによって与えられれば、該ＲＥＶ命令は内部データバス３４を介してＣＰＵ１２に与えられることになる。ＣＰＵ１２においては、実行ユニット１４が該ＲＥＶ命令をバス制御論理回路１６、制御ユニット２０、およびシーケンサ２２の各々から受信した制御信号に応じて命令デコード論理回路１８に与える。さらに、ＣＰＵ１２の各々の構成要素はタイミング制御バス３４を介してタイミング制御信号を受け取る。そのようなタイミング制御信号のルーティングおよび使用はデータ処理技術においてよく知られており、従ってここでは詳細に説明しない。
【００５６】命令デコード論理回路１８は前記ＲＥＶ命令をデコードして該ＲＥＶ命令の適切な実行のために必要な複数の制御および情報信号を提供する。ＲＥＶ命令の受信およびデコードに応じて、実行ユニット１４は内部メモリ３２に記憶された複数のファジー入力を評価するために必要なステップを開始する。図２におけるＣＰＵ１２の制御ユニット２０およびシーケンサ２２は集合的にファジー入力およびファジー出力の双方のアドレスに対するポインタを内部メモリ３２から実行ユニット１４に転送するのに必要な一連のシーケンス制御信号を提供する。
【００５７】ＲＥＶ命令の実行を始めるために、実行ユニット１４のインデクスレジスタ（図示せず）はポインタをルールベースのスタートに与える。データ処理システムにおけるインデクスレジスタおよびそれらの使用はデータ処理技術において一般に知られておりかつ、従って、ここでは詳細に説明しない。前記ポインタは涼しい（ｃｏｏｌ）温度のメンバーシップ集合における第１の入力の帰属度が記憶されている内部メモリ３２のルールベースのスタートアドレスを指し示す。該アドレスはルール１の第１のファジー入力値が記憶されているアドレスを示す。ここに説明する例では、１６進のアドレス＄１００１が内部メモリ３２のアドレス＄Ｅ０００に記憶されている。
【００５８】ルール１の第１のファジー入力値のアドレスが前記ルールアレイからアクセスされた時、該アドレスは外部情報バス４１を介してデータバッファ４０に与えられる。データバッファ４０は続いて該アドレス値を比較器７２に提供し、そこで該アドレス値は＄ＦＦＦＥの１６進値と比較される。もし該アドレスが＄ＦＦＦＥに等しければ、バッファアドレスが指し示されておりかつＶＣＣＲビットがトグルされるべきである。伝統的には、該ＶＣＣＲビットは符号付きの算術計算におけるオーバフローエラーを示すために使用される。しかしながら、本発明のこの構成においては、条件符号レジスタの該オーバフロービット（ＶＣＣＲ）はアクセスされたアドレスがファジー入力アドレス、バッファアドレス、またはファジー出力アドレスのいずれかに対応するか否かを示すためにセットされる。第１のルールのファジー入力に対応するアドレスがアクセスされた時、該ＶＣＣＲビットは否定されたままとなる。もし該アクセスされたアドレスがバッファ値であれば、該ＶＣＣＲビットがトグルされる。ここに述べる例においては、該バッファ値は＄ＦＦＦＥの１６進値に等しい。さらに、ファジー出力のアドレスがアクセスされた時、該ＶＣＣＲビットは肯定されたままとなる。
【００５９】前記アドレス値が＄ＦＦＦＥに等しい場合は、比較器７２はトグル信号を肯定する。条件符号論理回路４７は該トグル信号を受信しかつ続いて肯定された条件符号信号を条件符号レジスタ６０に提供する。次に、条件符号レジスタ６０はこれに応じて前記ＶＣＣＲ信号を肯定または否定する。
【００６０】ここに説明する例においては、＄１００１のアドレス値はアドレス＄Ｅ０００、すなわち前記ルールアレイのルール１の第１のファジー入力値のアドレス、からアクセスされる。＄１００１は＄ＦＦＦＥと等しくないから、比較器７２はトグル信号を肯定しない。従って、条件符号論理回路４７によって提供される条件符号信号はＶＣＣＲ信号をトグルするために条件符号レジスタ６０をイネーブルすることはない。
【００６１】比較器７２はまたルール１の第１のファジー入力のアドレス値を＄ＦＦＦＦの１６進値と比較する。もし該アドレス値が＄ＦＦＦＦに等しければ、ルールアレイの終りのアドレスが指し示されておりＲＥＶ命令の実行は終了する。
【００６２】さらに、アドレス＄１００１が内部メモリ３２からアクセスされる時、涼しい（ｃｏｏｌ）温度のメンバーシップ集合における第１のシステム入力の帰属度が与えられる。前記表１に示されるように、該帰属度は＄３３の１６進値に等しい。内部メモリ３２は該情報を内部データバス３４を介して実行ユニット１４のデータバッファ４０に提供する。外部情報バス４１は内部アドレスバス３６および内部データバス３４の双方を介して転送される情報を提供する。
【００６３】第１のファジー入力（＄３３）は引き続く処理のためにデータバッファ４０に記憶されるルール１の前件（ａｎｔｅｃｅｄｅｎｔｓ）の最小の帰属度を決定するため、アキュムレータ５８の現在の内容（＄ＦＦ）が前記第１のファジー入力（＄３３）から減算される。この機能を行うため、アキュムレータ５８の内容が情報バスＡ　６６に提供されかつデータバッファ４０の内容が情報バスＢ　６４に提供される。さらに、複数の制御およびタイミング信号がマイクロ−ＲＯＭ制御バス６５を介して実行ユニット１４に与えられる。複数の制御およびタイミング信号が図２の命令デコード論理１８によるＲＥＶ命令のデコードの結果として提供される。
【００６４】実行ユニット１４においては、第１のファジー入力がＡ−入力マルチプレクサ５０に提供され、かつアキュムレータ５８の内容がマイクロ−ＲＯＭ制御バス６５を介して転送されるタイミング信号に従って決定される時点でＢ−入力マルチプレクサ５６に与えられる。Ｂ−入力制御回路５４は「制御Ｂ（Ｃｏｎｔｒｏｌ　Ｂ）」信号をＢ−入力マルチプレクサ５６の動作を制御するために提供する。この例においては、制御Ｂ信号はＢ−入力マルチプレクサ４６が変更されていない第１のファジー入力値をＡＬＵ５２に受け渡すことができるようにする。同様に、Ａ−入力制御回路５４は「制御Ａ（コントロールＡ）」信号をＡ−入力マルチプレクサ５０に提供する。制御Ａ信号はＡ−入力マルチプレクサ５０がアキュムレータ５８の内容を否定し、それによって該内容がＡＬＵ５２の第１のファジー入力から減算できるようにする。
【００６５】前記第１のファジー入力値および否定されたアキュムレータの内容値の受信に応じて、ＡＬＵ５２はアキュムレータ５８の内容（＄ＦＦ）を前記第１のファジー入力（＄３３）から減算して結果を提供する。この結果は負の数（＄３３−＄ＦＦ＝−＄ＣＣ）でありかつＮ信号が肯定される。肯定されたＮ信号は結果バス１２０を介して転送される。もし前記結果が正であれば、前記Ｎフラグはセットされずかつ否定されたＮ信号が結果バス１２０を介して提供される。減算操作の数字的な結果は要求されずかつ、従って、引き続く演算操作の間にオーバライトされる。
【００６６】レジスタスワップ論理４６はユーザがあるルールの各々のファジー入力における最小帰属度を決定しかつ続いてその最小帰属度を前記ルールによって特定された各々の行動に対するルール強度として使用できるようにする。動作の間は、レジスタスワップ論理４６はアキュムレータ５８およびデータバッファ４０の内容を前記ＶＣＣＲおよびＮ信号の値に応じて切り替えてもよくあるいは切り替えなくてもよい。
【００６７】　レジスタスワップ論理４６はアキュムレータ５８およびデータバッファ４０の内容の切り替えを制御するために前記ＶＣＣＲ信号、Ｎ信号、およびタイミング制御信号を受け取る。前に述べたように、ファジー入力値が内部メモリ３２から実行ユニット１４に与えられる場合は、ＶＣＣＲ信号は否定されたままになる。さらに、ＡＬＵ５２は前記Ｎ信号を提供してデータバッファ４０の内容からアキュムレータ５８の内容を減算した結果が正であるかあるいは負であるかを示す。もしアキュムレータ５８の内容がデータバッファ４０に格納されている第１のファジー入力より大きければ、前記Ｎ信号は肯定されて負の結果を表示する。逆に、もし前記第１のファジー入力がアキュムレータ５８の内容より小さければ、前記Ｎ信号は否定されたままとなり正の結果を表示する。タイミング回路２８によって決定される適切な時間に、タイミング制御信号が肯定されてレジスタスワップ論理回路４６がアキュムレータ５８の内容をデータバッファ４０に転送するか、データバッファ４０の内容をアキュムレータ５８に転送するか、あるいはアキュムレータ５８およびデータバッファ４０の双方の内容を同じままにしておくことができるようにする。
【００６８】ルール１の前件部（“ｉｆ”ｐｏｒｔｉｏｎ）の評価の間に、アキュムレータ５８の内容が前記第１のファジー入力から減算された時、負の結果が発生される。（＄３３−＄ＦＦ＝−＄ＣＣ）。従って、前記Ｎ信号は肯定されたままとなる。さらに、前記ＶＣＣＲ信号は否定されファジー入力は内部メモリ３２から読出されることを示す。タイミング制御信号が肯定された時、ＡＮＤゲート６２の出力はゼロに等しくかつイネーブルＡ信号は肯定されない。しかしながら、インバータ６８の出力は肯定されかつＡＮＤゲート７０はイネーブルされてイネーブルＢ信号を肯定する。イネーブルＢ信号が肯定された時、セレクタ４４がイネーブルされてデータバッファ４０からのデータをアキュムレータ５８に転送できるよ
うにする。この時点における、最小帰属度は＄３３であり、かつアキュムレータ５８に格納されている。
【００６９】同様に、ルール１の第２のファジー入力がデータバッファ４０に与えられる。第２のファジー入力は軽いまたは低い圧力（Ｐｌｉｇｈｔ）のメンバーシップ集合で第２のシステム入力が持つ帰属度である。この例では、帰属度は＄００の１６進値を有する。前と同様に、内部メモリ３２は第２のファジー入力の帰属度を外部情報バス４１を介して実行ユニット１４のデータバッファ４０に提供する。
【００７０】最小の帰属度を決定するために、前記第１のファジー入力が前記第２のファジー入力から減算される。実行ユニット１４において、第１のファジー入力はＡ−入力マルチプレクサ５０に与えられ、かつマイクロ−ＲＯＭ制御バス６５を介して転送されるタイミング信号に従って決定される時点で第２のファジー入力がＢ−入力マルチプレクサ５６に与えられる。Ｂ−入力制御回路５４は「制御Ｂ」信号をＢ−入力マルチプレクサ５６の動作を制御するために提供する。この例では、制御Ｂ信号はＢ−入力マルチプレクサ４６が変更されていない第２のファジー値をＡＬＵ５２に受け渡すことができるようにする。同様に、Ａ−入力制御回路５４は「制御Ａ」信号をＡ−入力マルチプレクサ５０に提供する。制御Ａ信号はＡ−入力マルチプレクサ５０が第１のファジー入力を否定してそれがＡＬＵ５２において第２のファジー入力から減算できるようにする。
【００７１】前記第２のファジー入力値および否定された第１のファジー入力値の受信に応じてＡＬＵ５２は前記第１のファジー入力値を前記第２のものから減算して前と同様に負の結果を与える。従って、前記Ｎ信号が肯定される。さらに、前記ＶＣＣＲ信号は否定されてファジー入力が内部メモリ３２から取り出されていることを示す。
【００７２】前記タイミング制御信号が肯定された時、ＡＮＤゲート６２の出力はゼロに等しくかつイネーブルＡ信号は肯定されない。この第１の例においては、ＡＮＤゲート７０はイネーブルＢ信号を肯定する。イネーブルＢ信号が肯定された時、セレクタ４４がイネーブルされてデータをデータバッファ４０からアキュムレータ５８に転送できるようにする。従って、この時点では、最小帰属度は＄００であり、かつアキュムレータ５８に格納されている。」
　
（ス）「【００７３】ルール１に対するファジー入力のメモリロケーションの終りにおいて、バッファアドレスが比較器７２によって認識される。比較器７２は肯定されたトグル信号を条件符号論理回路４７に提供する。条件符号論理回路４７は次に該条件符号信号を条件符号レジスタに提供し、それによって条件符号レジスタ６０におけるＶピットがトグルされて肯定されたＶＣＣＲ信号が提供されるようにする。前に説明したように、ＶＣＣＲ信号は肯定されてルール１のファジー出力のアドレスが内部メモリ３２から読出されるべき次のアドレスであることを表示する。ここに説明する例においては、該ＶＣＣＲ信号は、ルール１に対するファジー出力のアドレスが内部メモリ３２から読出された時にＲＥＶ命令の後件部（“ｔｈｅｎ”ｐｏｒｔｉｏｎ）の実行の間に肯定される。
【００７４】複数のファジー出力の１つが選択された時、最大動作（ｍａｘｉｍｕｍ　ｏｐｅｒａｔｉｏｎ）が行われる。従って、ＲＥＶ命令の後件部に対しては、最大のルール強度が各ファジー出力に割当てられる。前に説明したように、最大のルール強度は各々のファジー出力に割当てられるべきである。従って、ＲＥＶ命令の前件部の実行の結果としてアキュムレータ５８に格納されている最小の帰属度の値が内部メモリ３２のファジー出力アドレスに現在記憶されているルール強度の値と比較される。現在のルール強度の値はＲＥＶ命令の後件部の実行の間アキュムレータ５８に格納されている。最大のルール強度値は常に内部メモリ３２に記憶されている。前に説明したように、最小帰属度の値は各々のファジー入力の帰属度が最小値を決定するために比較されるＲＥＶ命令の第１の部分において決定された。
【００７５】ファジー入力の最小値はアキュムレータ５８に残っている。現在評価されているルールのファジー出力に対するアドレスポインタが次に前記ルールアレイから提供される。実行ユニット１４におけるインデクスレジスタ（図示せず）は第１のファジー出力のアドレスを指し示すためにポインタを増分する。この例においては、該ポインタはアドレス＄Ｅ００６に増分される。アドレス＄Ｅ００６においては、前記第１のファジー出力のアドレス、すなわち１６進アドレス＄２０００、が与えられる。データ処理システム１０のユーザはファジー出力アレイに記憶されているすべてのデータ値にＲＥＶ命令の実行に先立ち＄００の１６進値を割当てるから内部メモリは３２はアドレス＄２０００がアクセスされた時＄００の１６進値を提供する。ファジー出力（＄００）の値は次に外部情報バス４１を介してデータバッファ４０に与えられ、そこで該ファジー出力値は次の操作のために記憶される。
【００７６】最大ルール強度値を決定するために、アキュムレータ５８の内容がデータバッファ４０の内容から減算されてより大きな値を持つものを決定する。言い換えれば、ルール評価ステップの前件部の間に計算された最小帰属度の値がルール１の前記第１のファジー出力のアドレスロケーションに現在格納されているルール強度値から減算される。この機能を達成するため、アキュムレータ５８の内容が情報バスＡ　６６に与えられかつデータバッファ４０の内容が情報バスＢ　６４に与えられる。さらに、複数の制御およびタイミング信号がマイクロ−ＲＯＭ制御バス６５を介して実行ユニット１４に与えられる。複数の制御およびタイミング信号が図２の命令デコード論理１８によるＲＥＶ命令のデコードの結果として提供される。
【００７７】実行ユニット１４においては、アキュムレータ５８に記憶された最小帰属度値がＡ−入力マルチプレクサ５０に与えられ、かつデータバッファ４０に記憶された現在のファジー出力値がマイクロ−ＲＯＭ制御バス６５を介して転送されたタイミング信号に従って決定される時点でＢ−入力マルチプレクサ５６に与えられる。Ｂ−入力制御回路５４は制御Ｂ信号をＢ−入力マルチプレクサ５６の動作を制御するために提供する。この例では、制御Ｂ信号はＢ−入力マルチプレクサが変更されていないファジー出力値を内部メモリ３２からＡＬＵ５２へ受け渡すことができるようにする。同様に、Ａ−入力制御回路４８は制御Ａ信号をＡ−入力マルチプレクサ４０に提供する。制御Ａ信号はＡ−入力マルチプレクサ５０をイネーブルしてＡＬＵ５２における後の減算操作のためにアキュムレータ５８の内容を否定できるようにする。
【００７８】Ａ−入力マルチプレクサ５０およびＢ−入力マルチプレクサ５６の双方からの値の受信に応じて、ＡＬＵ５２はアキュムレータ５８に記憶された最小帰属度値をルール１の前記第１のファジー出力に対応する所定のメモリロケーションに記憶されたファジー出力値から減算する。ここに説明する例においては、アキュムレータ５８に記憶された値は＄００の１６進値を有するルール１のファジー出力の各々は＄００の１６進値が割当てられているから、ＡＬＵ５２によって与えられる結果は＄００である。前記答えは負の数ではないから、Ｎ信号は否定されたままでありかつ続いてレジスタスワップ論理４６に提供される。
【００７９】前に説明したように、条件符号レジスタ６０はＶＣＣＲ信号をレジスタスワップ論理４６に提供する。さらに、タイミング制御信号が外部ソース、すなわちタイミング回路２８、によってレジスタスワップ論理４６に与えられる。前記ＶＣＣＲ、Ｎ、およびタイミング制御信号の各々を受信すると、レジスタスワップ論理４６はイネーブルＡおよびイネーブルＢ信号の双方を否定する。従ってセレクタ４２および４４はそれぞれイネーブルされずかつデータバッファ４０とアキュムレータ５８との間でのデータの転送を許容しない。従って、内部メモリ３２における前記第１のファジー出力のルール強度は変更されずかつ＄００の１６進値を持ち続ける。
【００８０】同様に、ルール１の第２のファジー出力に対するルール強度の決定の間には、アキュムレータ５８に記憶された値および内部メモリ３２から読出されたルール強度値の双方は＄００の１６進値を有する。従って、ＡＬＵ５２は再び前記Ｎ信号を否定しかつレジスタスワップ論理４６は続いてイネーブルされてイネーブルＡおよびイネーブルＢ信号の双方を否定する。従って、ルール１の計算の後に、前記特定されたファジー出力、アクション１およびアクション２の各々のルール強度は＄００の１６進値を有する。
【００８１】ルール１に対するファジー出力のメモリロケーションの終りに、比較器７２によってバッファアドレスが認識される。比較器７２は肯定されたトグル信号を条件符号論理回路４７に提供する。条件符号論理回路４７は条件符号信号を条件符号レジスタに提供し、それによって条件符号レジスタ６０のＶビットがトグルされて否定されたＶＣＣＲ信号を提供するようにする。前に説明したように、ＶＣＣＲ信号はルール２のファジー入力のアドレスが内部メモリ３２から読出されるべき次のアドレスであることを表示するために否定される。ここに説明する例においては、ＶＣＣＲ信号はルール２に対するファジー入力のアドレスが内部メモリ３２から読出される場合にＲＥＶ命令の前件部（“ｉｆ”ｐｏｒｔｉｏｎ）の実行の間に否定される。前記ＶＣＣＲ信号が否定された時、アキュムレータ５８の内容は再び＄ＦＦの値に初期化される。」
　
　
（２−２）引用文献２
　原査定の拒絶の理由に引用され、本願の優先権主張の日前である平成５年３月１２日に頒布された刊行物である特開平５−６１２８３号公報（以下「引用文献２」という。）には、次の記載がある。
　
（タ）「【０００２】
【従来の技術】(1)複数の複写機の管理データを、単一の中央処理装置に送信し、該処理装置にて、一括処理する方式が提案されている（特開昭５４−５４０３２号公報）。また、各複写機の管理データを、それぞれの端末装置を介して単一の中央制御装置に送信し、該制御装置にて処理することにより、複数の複写機を管理する装置が提案されている（特開昭５４−４４５２２号公報）。
【０００３】(2)エキスパートシステムとして、医療診断システムが知られている。医療診断システムは、ディスプレイ，キーボード等のマン・マシン・インターフェースを介して患者との対話を行いつつ、知識ベースを参照して患者の病名を診断し、処置方法を指示するシステムである。知識ベースとは、専門家の経験に基づく判断等が、メンバーシップ関数等に集積されたデータベースである。」
　
（チ）「【０００６】
【課題を解決するための手段】本発明は、接続されている複写機の各種のデータを収集する手段と通信回線との接続手段を備えた各複写機管理装置から、通信回線を介して集中管理装置へ送信されるデータに基づき、各複写機管理装置に対応する複写機を前記集中管理装置によって管理する複写機管理方式に於いて、複写機の各種のデータを操作入力するための手段と、複写機に関する任意のデータから導かれる複写機の状態と該状態に対する処置方法とが確信度に関連付けて記憶されている知識ベースと、前記通信回線から受信されるデータ及び／又は前記入力手段から操作入力されるデータに基づき、前記知識ベースを参照して、当該複写機の状態、処置方法、確信度を演算する診断手段と、前記診断手段による演算結果を出力する手段とを、前記集中管理装置に具備させたものである。
【０００７】前記知識ベースは、複写機の各機種の仕様書，操作マニュアル、サービスマン等の専門家の経験等の集積されたデータベースである。各種の素データに基づいて、複写機の状態、処置方法、及び、確信度を導くためのデータは、ファジー推論のメンバーシップ関数として記憶されている。これらを用いるファジー推論により、前記診断手段による演算が実行される。該演算は、前記請求項２に記載のように、複写機管理装置からのデータの受信毎に実行してもよい。」
　
（ツ）「【００１２】データターミナル1 は、複写機4 の各種情報を取入れ、所定の処理を施し、センター側のコンピュ−タ90へ送信するための装置である。センター側では、送信されて来るデータに基づいて、当該複写機についての各種の診断が行われる。即ち、複写機の状態、処置方法、確信度が演算されて表示される。また、複写機管理用のデータが集計される。」
　
（テ）「【００１６】＜データターミナル1 ＞複写機4 のデータを取り入れ、所定の発信条件（発信フラグが“１”にセットされる条件：詳細は後述）が満たされると、モデム52を起動してセンター側との通信回線を接続し、複写機の管理用データ（前記エレメントデータ，カウントデータ等）を、センターのＣＰＵ91へ送信等する装置である。
【００１７】データターミナル1 の制御ＣＰＵ11には、制御プログラムの格納されたＲＯＭ14、番号データ等を格納するための不揮発性メモリ16、バッテリーバックアップされた作業用のシステムＲＡＭ15、バッテリーバックアップされた時計ＩＣ17が接続されている。
【００１８】上記ＣＰＵ11は、複写機4 のＣＰＵ41から送信されて来るデータを、シリアルＩ／Ｆ12、又は、シリアルＩ／Ｆ13から取り入れて、所定の処理を実行する。また、図26〜図28に示す構成の信号を、複写機4 のＣＰＵ41へ送信する。また、各種操作スイッチ（プッシュスイッチ21、4 個のディップスイッチDIP ・SW1 〜DIP ・SW4 ）からの操作入力に応じて、所定の動作／モ−ドの設定等を行う。
【００１９】ディップスイッチDIP ・SW4 は初期設定モ−ドを設定するためのスイッチである。また、ディップスイッチDIP ・SW1 はセンターの選択番号（電話番号）の入力モ−ドを、ディップスイッチDIP ・SW2 はデータターミナル1 の識別用のＩＤ番号（ＤＴＩＤ）の入力モ−ドを、ディップスイッチDIP ・SW3 はセンターの識別用のＩＤ番号（センターＩＤ）の入力モ−ドを、それぞれ設定するためのスイッチである。また、プッシュスイッチ21は、初期設定発信等を指令するためのス
イッチである。
【００２０】前記のシリアルＩ／Ｆ12から、データターミナル1 へ入力される8 ビットデータb 7 −b 0 は、図5 に示す如く構成される。  即ち、用紙の排出を示す用紙排出コ−ドは、ビットb 0 の立下がりエッジ（１から０への変化）で表され、ペーパージャムの発生を示すＪＡＭコ−ドは、ビットb 7 ＝１、且つ、ビットb 6 ＝０で表される。また、各種トラブルの発生を示すトラブルコ−ドは、ビットb 7 ＝１、且つ、ビットb 6 ＝１で表される。上記の8 ビットデータは、周期的にデータターミナル1 に入力され、且つ、複写機4 にペーパージャム又はトラブルが発生したときにも入力される。【００２１】一方、制御ＣＰＵ11は、通信Ｉ／Ｆ（ＲＳ２３２ＣＩ／Ｆ）18を介して、モデム52の通信Ｉ／Ｆ（ＲＳ２３２ＣＩ／Ｆ）51に接続されている。即ち、これらの機器を介して、モデム52に対してセンター側モデム72の呼出しを指令し得るように構成されている。これにより、センター側モデム72との通信回線を接続して、センター側のＣＰＵ91との通信を行うことができる。上記ＣＰＵ11から、通信回線を介してセンター側のＣＰＵ91へ送信されるデータ（複写機4 の管理用のデータ）の内容は、後述するように、“１”にセットされた発信フラグの種類によって定まる。」
　
（ト）「【００６９】＊診断処理（図19)
図19, 図23〜図25に即して、前記の診断処理(S923)を説明する。診断は、図23に示す如きファジー推論によって行われる。図23は、ルールが2つの場合を示す。即ち、或るトラブルに関して、まず、ルール1 の条件1 及び条件2 の各メンバーシップ関数を参照して入力データをそれぞれ評価することにより、該条件1 のグレードと該条件2 のグレードとが求められ、2つのグレードのうち、小さい方がルール1 の結論のグレードとされる。該結論のグレードに、ルール1 のルール重みが乗算されて、ルール1 の確信度C1とされる。同様にして、ルール2 の確信度C2が求められる。
　次に、上記の確信度Ｃ１，Ｃ２に基づき、
　Ｃ＝Ｃ１＋（１−Ｃ１）×Ｃ２
　　＝Ｃ１＋Ｃ２−Ｃ１×Ｃ２
として、上記トラブルの合成確信度Ｃが算出される。
【００７０】例えば、図24のルールNo.1の条件1 「電源が正常」のグレードは、データターミナル側から送信されて来る複写機の電源電圧の値を、図25のメンバーシップ関数「電源が正常」を参照して評価することにより、求められる。また、図24のルールNo.5の条件1 「画像がうすい」は、オペレータのキー入力操作によって、選択画面（図22参照）から「画像がうすい」がセレクトされた時に（図16・S93 参照）、“グレード＝１”とされ、セレクトされない場合は“グレード＝０”とされる。
【００７１】診断処理が開始されると、まず、確信度Ｃ（ｋ）が、すべて“０”にクリアされる(S951)。ｋは、結論の種別に対応する番号（結論番号）であり、
　　ｋ＝ｎ（ｉ）
として、即ち、ルール番号ｉで定まる値として与えられる。
【００７２】次に、ルール番号ｉに、初期値１が代入された後(S953)、各ルールの確信度がルール番号ｉの昇順に演算され(S961 〜S971,S975)、且つ、演算されたルールｉの確信度に基づいて、各結論の確信度Ｃ（ｋ）＝Ｃ（ｎ（ｉ））が、ルール番号の昇順に（＝ｋの順番はランダムに）更新される(S973)。
【００７３】ルールｉの確信度の演算に際して、まず、ルールｉの各条件のグレードが、条件番号ｊの昇順に演算される(S961 〜S967) 。ルールｉの全条件についてのグレードが演算されると(S967;YES)、次に、演算されたグレードの最小値(minG(i,1),G(i,2),・・G(i,j-1)) に、ルールｉのルール重みＲ（ｉ）が乗算される(S971)。
　こうして、ルールｉの確信度Ｄが算出される。
【００７４】次に、結論番号ｋの確信度Ｃ（ｋ）＝Ｃ（ｎ（ｉ））が演算される。即ち、
　　Ｃ（ｎ（ｉ））←Ｃ（ｎ（ｉ））＋Ｄ−Ｃ（ｎ（ｉ））×Ｄ
に、ステップS971で演算されたルールｉの確信度Ｄが代入されて(S973)、確信度Ｃ（ｋ）＝Ｃ（ｎ（ｉ））が、ルール番号の昇順に、順次更新される。こうして、各結論の確信度Ｃ（ｋ）が算出される。」
　
（３）本願補正発明１について
（３−１）本願補正発明１
　本願補正発明１（請求項２）は次のとおりのものである。
　
　「ファジールールを評価するためのデータ処理システムであって、
　ＲＥＶ命令を含む複数の命令の内の１つの命令を受けるための入力、および前記命令に応じて複数の制御信号を提供するための出力を有する命令デコード論理回路、シーケンサ及び制御ユニット、そして
外部情報バスに結合されかつ前記命令デコード論理回路、シーケンサ及び制御ユニットの出力に結合された制御入力を有する実行ユニット、を具備し、
　前記実行ユニットはさらに条件符号レジスタを有し、該条件符号レジスタは該条件符号レジスタに記憶された値に応じて所定の制御信号を提供するための出力を有し、
　前記命令デコーダは前記実行ユニットを制御して前記ルール評価命令以外の命令に応じて前記レジスタにある値を記憶させ、
前記命令デコーダは前記実行ユニットを制御して前記実行ユニットが前記ルール評価命令に応じて前記情報バスを介して複数のファジー入力をフェッチさせ、
　前記命令デコーダはさらに前記実行ユニットを制御して前記複数のファジー入力の内の最小のものを決定しかつ前記所定の制御信号の論理状態に応じて前記複数のファジー入力の内の最小のものを選択的に重み付けしファジー出力を提供する、
ことを特徴とする、ファジー論理ルールを評価するためのデータ処理システム。」
　
　なお、「さらレジスタを有し」は、「さらにレジスタを有し」の誤記と認められる。
　
（３−２）引用発明
（３−２−１）引用発明１
　上記（２−１）の（ア）乃至（ス）を補足すると、上記（エ）乃至（カ）からすると、「データ処理システム」の「ＣＰＵ」は、「命令デコード論理回路」、「実行ユニット」等を含み、ＲＥＶ命令を含む複数の命令を実行する機能を有している。また、上記（カ）及びデコーダに関する技術常識からして、「命令デコード論理回路」のデコード結果は、「シーケンサ」及び「制御ユニット」に出力され、該「シーケンサ」及び「制御ユニット」は、複数の制御情報を「実行ユニット」に出力しており、「命令デコード論理回路」、「シーケンサ」及び「制御ユニット」は、全体としてみれば、ＲＥＶ命令を含む複数の命令の一つを受ける入力と、該命令に応じて複数の制御信号を「実行ユニット」に提供する出力を有し、逆に、「実行ユニット」は、「命令デコード論理回路」と「シーケンサ」と「制御ユニット」の出力に結合された制御入力を有していると言える。また、上記（キ）及び（ク）からすると、「実行ユニット」は、「外部情報バス」に結合され、上記（コ）からすると、「制御ユニット」からの制御信号に基づいて該「外部情報バス」からファジー入力をフェッチしている。また、上記（カ）からして、「実行ユニット」は、「条件符号レジスタ」を有し、上記（ク）からして、「条件符号レジスタ」は記憶された値に応じてＶＣＣＲ信号を出力するものであり、上記（コ）乃至（ス）からして、該ＶＣＣＲ信号は、ファジールールのファジー入力とファジー出力を分離する値＄ＦＦＦＥによって変更されるトグル信号であり、「実行ユニット」は、「制御ユニット」からの制御信号に基づいて、ＶＣＣＲ信号がゼロに等しければ、最小関数を使用してファジー入力値の最小値を求め、ＶＣＣＲ信号が１に等しければ、ファジー入力の最小値を評価中のルールの強度とし、該ルール強度とファジー出力のうち大きい方を新たなファジー出力として求めるように制御する制御信号である。つまり、「実行ユニット」は、ＶＣＣＲ信号がゼロに等しいとき、ファジー入力の内の最小のものを決定し、ＶＣＣＲ信号が１に等しいことに応じて、ファジー入力の内の最小のものをファジー出力の候補として提供している。
　
　上記（２−１）の（ア）乃至（ス）からして、引用文献１には次の発明（以下「引用発明１」という。）が記載されている。
　
　ファジールールを評価するためのデータ処理システムであって、
　ＲＥＶ命令を含む複数の命令の内の１つの命令を受けるための入力、および前記命令に応じて複数の制御信号を提供するための出力を有する、命令デコード論理回路、シーケンサ及び制御ユニット、そして
外部情報バスに結合されかつ前記命令デコード論理回路、シーケンサ及び制御ユニットの出力に結合された制御入力を有する実行ユニット、を具備し、
　前記実行ユニットはさらに条件符号レジスタを有し、該条件符号レジスタは該条件符号レジスタに記憶された値に応じてＶＣＣＲ信号を提供するための出力を有し、
　前記命令デコーダは前記実行ユニットを制御して前記ルール評価命令以外の命令に応じて前記レジスタにある値を記憶させ、
前記命令デコード論理回路、シーケンサ及び制御ユニットは前記実行ユニットを制御して前記実行ユニットが前記ＲＥＶ命令に応じて前記外部情報バスを介して複数のファジー入力をフェッチさせ、
　前記命令デコード論理回路、シーケンサ及び制御ユニットはさらに前記実行ユニットを制御して前記複数のファジー入力の内の最小のものを決定しかつ前記ＶＣＣＲ信号が１に等しいことに応じて前記複数のファジー入力の内の最小のものをファジー出力として提供する、
ことを特徴とする、ファジールールを評価するためのデータ処理システム。
　
（３−２−２）引用発明２
　上記（２−２）の（タ）乃至（ト）からして、引用文献２には次の発明（以下「引用発明２」という。）が記載されている。
　
　ルールを評価してファジー推論をするためのデータターミナルであって、
　通信回線から受信されるデータ又は入力手段から操作入力されるデータに基づき、知識ベースのルールを参照して、複写機の状態、処置方法、確信度を演算する診断手段を具備し、
　前記診断手段は、各ルールｉの各条件について入力データを評価して各条件のグレードを演算し、演算された各条件のグレートの最小値を結論のグレードとし、該結論のグレードに各ルールのルール重みＲ（ｉ）を乗算してルールｉの確信度を算出する、
ことを特徴とする、ルールを評価してファジー推論をするためのデータターミナル。
　
（３−３）対比
　本願補正発明１と引用発明１とを対比すると、引用発明１の「ファジールール」、「ＲＥＶ命令」、「命令デコード論理回路、シーケンサ及び制御ユニット」、「外部情報バス」、「条件符号レジスタ」、「ＶＣＣＲ信号」及び「ＶＣＣＲ信号が１に等しいこと」は、それぞれ本願補正発明１の「ファジー論理ルール」、「ルール評価命令」、「命令デコーダ」、「情報バス」、「レジスタ」、「所定の制御信号」及び「所定の制御信号の論理状態」に対応している。
　本願補正発明１において、「前記命令デコーダは、…（中略）…かつ前記所定の制御信号の論理状態に応じて前記複数のファジー入力の内の最小のものを選択的に重み付けしファジー出力を提供している」において、「提供」される「ファジー出力」は、「ファジー入力の内の最小のもの」を選択的に重み付けしたものであると解釈されるので、「ファジー入力の内の最小のもの」を何らかの形で「ファジー出力」として提供している点において、引用発明１と共通している。
　
　よって、両者は、
　
　ファジー論理ルールを評価するためのデータ処理システムであって、
　ルール評価命令を含む複数の命令の内の１つの命令を受けるための入力、および前記命令に応じて複数の制御信号を提供するための出力を有する命令デコーダ、そして
情報バスに結合されかつ前記命令デコーダの出力に結合された制御入力を有する実行ユニット、を具備し、
　前記実行ユニットはさらレジスタを有し、該レジスタは該レジスタに記憶された値に応じて所定の制御信号を提供するための出力を有し、
　前記命令デコーダは前記実行ユニットを制御して前記ルール評価命令以外の命令に応じて前記レジスタにある値を記憶させ、
前記命令デコーダは前記実行ユニットを制御して前記実行ユニットが前記ルール評価命令に応じて前記情報バスを介して複数のファジー入力をフェッチさせ、
　前記命令デコーダはさらに前記実行ユニットを制御して前記複数のファジー入力の内の最小のものを決定しかつ前記所定の制御信号の論理状態に応じて前記複数のファジー入力の内の最小のものを何らかの形でファジー出力として提供する、
ことを特徴とする、ファジー論理ルールを評価するためのデータ処理システム。
　
　の点で一致し、以下の点で相違している。
　
［相違点］
　「ファジー出力」として提供するものは、本願補正発明１は、「複数のファジー入力の内の最小のもの」を「選択的に重み付け」したものであるのに対し、引用発明１では、「複数のファジー入力の内の最小のもの」それ自体であり、重み付けしたものではない点。
　
（３−４）判断
　上記相違点について検討するに、引用発明２のように、ルールの条件を評価して各条件のグレード（本願補正発明１の「ファジー入力」に相当）の内の最小値を決定し、かつ、該最小値にルール毎のルール重みを選択的に乗算、すなわち、選択的に重み付けすることにより、ルールの確信度（本願補正発明１の「ファジー出力」に相当）を求めることは本願の優先権主張の日前においては周知である。
　したがって、引用発明１において、ファジー入力の最小のものをそのままファジー出力として提供することに変えて、選択的に重み付けしてからファジー出力として提供するよう構成することに格別な困難性はない。
　
　そして、本願補正発明１の作用効果も、引用発明１及び２から当業者が容易に予測できる範囲内のものである。
　
（３−５）請求人の意見
　請求人は、平成１７年１１月１６日付けの手続補正により補正された請求の理由において、次のように述べている。
「（２）　請求項１〜４の拒絶理由（特許法第２９条第２項）に関して。
　　引用文献１は、データ処理システムにおいてファジー論理操作を高速かつ少ないハードウェアの付加によって実現するものが開示されております。
　引用文献２は、複写機管理方式に関するもので、ファジー推論によって演算を実行し、複写機の状態などをセンターの集中管理装置に具備させるものが開示されております。
しかしながら、引用文献１および２は、本願特許のように、
単一のルール評価命令によって制御信号を適切に設定することにより重み付けしあるいは重み付けされない処理を行うことができるものは開示されておりません。
　
　また、請求人は、平成１８年３月３日付けの審尋に対し、平成１８年６月７日付けの回答書において、次のように述べている。
「（２）請求項１〜３に係る発明の説明
本出願は、引用文献１（特開平６−５１９８７号）とは同一の会社の出願であり、引用文献１の改良特許である。即ち、「データ処理システムにおいてファジー論理操作を高速かつ少ないハードウェアの付加によって実現する方法」に関する特許である。
　審査官の、引用文献１の「ＲＥＶ」命令と本願明細書の「ＲＥＶＷ」命令とは、いずれも「単一のルール評価命令によって」処理を行う点で差異はない、との指摘に対して、
　引用文献の「ＲＥＶ」は、各ルールについて
重み付けされない評価
本願明細書の「ＲＥＶＷ」は、各ルールについて
重み付けさた評価と、重み付けされない評価と
　「ＲＥＶＷ」においては、キャリアビットＣを用いて、重み付けされた評価をするか重み付けされない評価をするかを選択する。
　従って、「ＲＥＶ」と「ＲＥＶＷ」とは明らかに差異があります。」
　
　なお、ここで、「請求項１〜３に係る発明」は、「請求項１〜４に係る発明」の誤記と、また、「重み付けさた評価」は「重み付けされた評価」の誤記と認められる。
　
　上記主張によると、本願補正発明１（請求項２に係る発明）は、各ルールについて、制御信号により、重み付けするか重み付けしないかを選択するものである。　
　しかしながら、請求項２には、「前記所定の制御信号の論理状態に応じて前記複数のファジー入力の内の最小のものを選択的に重み付けしファジー出力を提供する」と記載されているものの、この記載からは、「制御信号の論理状態に応じて」が、「選択的に重み付け」というよりは末尾の「ファジー出力を提供する」に係ると解釈するのが日本語として自然であり、したがって、「制御信号の論理状態」により、「選択」が制御されるものと限定的に解釈することはできない。また、「選択的に重み付け」も、重み付けをするかしないかを「選択」しているとは限定されておらず、引用文献２に記載されているように、ルール毎に選択的に重み付けを行うような態様を排除していない。
　つまり、請求人の主張は、特許請求の範囲の記載に基づいたものではないので採用することができない。
　
（３−６）本願補正発明１についてのむすび
　したがって、本願補正発明１は、引用発明１及び２に基いて、当業者が容易に発明することができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
（４）本願補正発明２について
（４−１）本願補正発明２
　本願補正発明２（請求項４）は次のとおりのものである。
　
　「データ処理システムにおける、ファジー論理ルールを評価する方法であって、
　ルール評価命令を受けかつ該ルール評価命令を受けたことに応じて以下の段階、すなわち、
（ａ）テーブルアドレスを使用してテーブルからルールオペランドを読み出す段階、
（ｂ）前記テーブルアドレスを増分する段階、
（ｃ）前記ルールオペランドを使用してデータ値をフェッチする段階、
（ｄ）前記テーブルアドレスを使用して引き続く値をフェッチし、前記テーブルアドレスを増分し、かつ前記ルールオペランドを前記引き続く値により更新する段階、
（ｅ）前記データ値および前の出力の間で所定の数学的操作を行なうことにより出力を提供する段階、
（ｆ）前記ルールオペランドが第１の所定のバッファ値に等しくなるまで前記段階（ｃ）〜（ｅ）を反復しかつ最小の関数として前記所定の数学的操作を行なう段階、
（ｇ）インデクスレジスタを使用して重みをフェッチしかつ前記インデクスレジスタを増分する段階、
（ｈ）前記段階（ｄ）を繰り返す段階、
（ｉ）前記出力を前記重みによって乗算して結果を提供しかつ該結果により前記出力を更新する段階、そして
（ｊ）前記段階（ｃ）〜（ｅ）を反復しかつ最大の関数として前記所定の数学的操作を行なう段階、
（ｋ）前記ルールオペランドが前記第１の所定のバッファ値または第２の所定のバッファ値に等しくなるまで前記段階（ｊ）を反復する段階、
（ｌ）前記ルールオペランドが前記第２の所定のバッファ値に等しくない間は前記段階（ｃ）〜（ｋ）を反復する段階、
を行なう段階、
　を具備することを特徴とするデータ処理システムにおける、ファジー論理ルールを評価する方法。」
　
（４−２）引用発明
（４−２−１）引用発明３
　上記（２−１）の（ア）乃至（ス）を補足すると、上記（コ）及び（サ）からして、ファジールールはルールアレイに記憶されており、ファジー入力、ファジー出力及びファジー入力とファジー出力とを分離するバッファ値＄ＦＦＦＥ、並びに、ルールの終了を示すバッファ値＄ＦＦＦＦは、該ルールアレイのアドレスを使用してルールオペランドとして読み出されている。また、ルールオペランドがファジー入力の場合は、該ルールオペランドをアドレスとしてファジー入力のデータ値をフェッチしている。
　また、上記（サ）乃至（ス）及び図６のフローチャートからして、ルールオペランドを読み出し、ルールアレイのアドレスを増分し、ルールオペランドがバッファ値＄ＦＦＦＥに等しくなるまで、ルールオペランドを使用してデータ値（ファジー入力）をフェッチする処理と、ルールアレイのアドレスを使用して引き続く値をフェッチし、ルールアレイのアドレスを増分し、ルールオペランドを引き続く値により更新する処理と、前記データ値と引き続く値（前の出力）で所定の数学的操作（最小演算）を行って出力を提供する処理とを反復して行い、ルールオペランドがバッファ値＄ＦＦＦＥに等しくなると、ルールオペランドが再びバッファ値＄ＦＦＦＥとなるか、バッファ値＄ＦＦＦＦに等しくなるまで、ルールアレイのアドレスを使用してデータ値（ファジー出力）をフェッチする処理と、ルールアレイのアドレスを使用して引き続く値をフェッチし、ルールアレイのアドレスを増分し、ルールオペランドを引き続く値により更新する処理と、前記データ値と引き続く値（前の出力）で所定の数学的操作（最大演算）を行って出力を提供する処理とを反復している。
　
　よって、上記（２−１）の（ア）乃至（ス）からして、引用文献１には次の発明（以下「引用発明３」という。）が記載されている。
　
　データ処理システムにおける、ファジールールを評価する方法であって、
　ＲＥＶ命令を受けかつ該ＲＥＶ命令を受けたことに応じて以下の段階、すなわち、
（ａ）ルールアレイのアドレスを使用してルールアレイからルールオペランドを読み出す段階、
（ｂ）前記ルールアレイのアドレスを増分する段階、
（ｃ）前記ルールオペランドを使用してデータ値をフェッチする段階、
（ｄ）前記ルールアレイのアドレスを使用して引き続く値をフェッチし、前記ルールアレイのアドレスを増分し、かつ前記ルールオペランドを前記引き続く値により更新する段階、
（ｅ）前記データ値および前の出力の間で所定の数学的操作を行なうことにより出力を提供する段階、
（ｆ）前記ルールオペランドがバッファ値＄ＦＦＦＥに等しくなるまで前記段階（ｃ）〜（ｅ）を反復しかつ最小演算として前記所定の数学的操作を行なう段階、
（ｊ）前記段階（ｃ）〜（ｅ）を反復しかつ最大演算として前記所定の数学的操作を行なう段階、
（ｋ）前記ルールオペランドが前記バッファ値＄ＦＦＦＥまたはバッファ値＄ＦＦＦＦに等しくなるまで前記段階（ｊ）を反復する段階、
（ｌ）前記ルールオペランドが前記バッファ値＄ＦＦＦＦに等しくない間は前記段階（ｃ）〜（ｋ）を反復する段階、
を行なう段階、
　を具備することを特徴とするデータ処理システムにおける、ファジー論理ルールを評価する方法。
　
（４−２−３）引用発明４
　上記（２−２）の（タ）乃至（ト）からして、引用文献２には次の発明（以下「引用発明４」という。）が記載されている。
　
「データターミナルにおける、ルールを評価してファジー推論をする方法であって、
　通信回線から受信されるデータ又は入力手段から操作入力されるデータに基づき、知識ベースのルールを参照して、複写機の状態、処置方法、確信度を演算する診断する段階を具備し、
　前記診断する段階は、各ルールｉの各条件について入力データを評価して各条件のグレードを演算し、演算された各条件のグレートの最小値を結論のグレードとし、該結論のグレードに各ルールのルール重みＲ（ｉ）を乗算してルールｉの確信度を算出する段階、
　を具備することを特徴とするデータターミナルにおける、ルールを評価してファジー推論をする方法」
　
（４−３）対比
　本願補正発明２と引用発明３とを対比すると、引用発明１の「ファジールール」、「ＲＥＶ命令」、「ルールアレイのアドレス」、「ルールアレイ」、「バッファ値＄ＦＦＦＥ」、「最小演算」、「最大演算」及び「バッファ値＄ＦＦＦＦ」は、それぞれ本願補正発明２の「ファジー評価ルール」、「ルール評価命令」、「テーブルアドレス」、「テーブル」、「第１の所定のバッファ値」、「最小の関数」、「最大の関数」及び「第２の所定のバッファ値」に対応している。
　よって、両者は、
　
「データ処理システムにおける、ファジー論理ルールを評価する方法であって、
　ルール評価命令を受けかつ該ルール評価命令を受けたことに応じて以下の段階、すなわち、
（ａ）テーブルアドレスを使用してテーブルからルールオペランドを読み出す段階、
（ｂ）前記テーブルアドレスを増分する段階、
（ｃ）前記ルールオペランドを使用してデータ値をフェッチする段階、
（ｄ）前記テーブルアドレスを使用して引き続く値をフェッチし、前記テーブルアドレスを増分し、かつ前記ルールオペランドを前記引き続く値により更新する段階、
（ｅ）前記データ値および前の出力の間で所定の数学的操作を行なうことにより出力を提供する段階、
（ｆ）前記ルールオペランドが第１の所定のバッファ値に等しくなるまで前記段階（ｃ）〜（ｅ）を反復しかつ最小の関数として前記所定の数学的操作を行なう段階、
（ｊ）前記段階（ｃ）〜（ｅ）を反復しかつ最大の関数として前記所定の数学的操作を行なう段階、
（ｋ）前記ルールオペランドが前記第１の所定のバッファ値または第２の所定のバッファ値に等しくなるまで前記段階（ｊ）を反復する段階、
（ｌ）前記ルールオペランドが前記第２の所定のバッファ値に等しくない間は前記段階（ｃ）〜（ｋ）を反復する段階、
を行なう段階、
　を具備することを特徴とするデータ処理システムにおける、ファジー論理ルールを評価する方法。」
　
　の点で一致し、以下の点で相違している。
　
［相違点１］
　本願補正発明２は、段階（ｆ）と（ｊ）の間に、
（ｇ）インデクスレジスタを使用して重みをフェッチしかつ前記インデクスレジスタを増分する段階、
（ｉ）前記出力を前記重みによって乗算して結果を提供しかつ該結果により前記出力を更新する段階、
を有するのに対し、
引用発明３は、これら（ｇ）乃至（ｉ）の段階を有していない点。
　
［相違点２］
　本願補正発明２は、段階（ｆ）と（ｊ）の間に、
（ｈ）前記段階（ｄ）を繰り返す段階、
を有すること、つまり、ルールオペランドが所定の第１のバッファ値であるときに、テーブルから次のルールオペランドへと読み進めるのに対し
引用発明３は、当該（ｈ）の段階を有していない点。
　
（４−４）判断
　以下、上記各相違点について検討する。
　
［相違点１について］
　引用発明４にあるように、ルールｉに対してルール重みＲ（ｉ）を乗算することによりルールの確信度（ファジー出力）を算出することは、本願の優先権主張の日前においては周知であったといえる。また、上記（２−２）の（テ）からして、引用発明２の「データターミナル」はＣＰＵやＲＯＭ・ＲＡＭ等のメモリから構成された計算機であり、計算機において、データがアドレスに基づいてメモリから読み出されることは技術常識であり、実際、上記（２−１）の（コ）に記載されているように、インデクスレジスタを用いてメモリをアドレスしてその内容を読み出すように制御することは周知技術であるから、引用発明３において、インデクスレジスタを使用して重みをフェッチし、インデクスレジスタを増分し、段階（ｆ）による出力を重みによって乗算して結果を提供し、かつ、該結果により出力を更新するよう構成することは当業者が容易に想到し得たものである。
　
［相違点２について］
　引用発明１において、段階（ｆ）のとき、すなわち、ルールオペランドが第１の所定のバッファ値であるときは、最大演算又は最小演算のいずれをも行う必要がないことは当業者にとって自明であるから、ルールオペランドを一つする進めること、すなわち、段階（ｆ）の後に、（ｄ）の段階を繰り返すよう構成することに格別な困難性はない。
　なお、本願補正発明２においては、（ｄ）の段階を繰り返す段階は、（ｇ）と（ｉ）の段階の間で行われているが、（ｇ）と（ｉ）の段階は、ルールの重みに関する処理であり、ルールオペランドの処理とは独立したものであり、かつ、（ｄ）の段階を繰り返す段階は、段階（ｆ）と（ｊ）の間のいずれかで行えば足りるから、（ｇ）と（ｉ）の段階の間で行うことは単なる設計事項にすぎず、このことによって進歩性が生じない。
　
　そして、本願補正発明２の作用効果も、引用発明３及び４から当業者が容易に予測できる範囲内のものである。
　
（４−５）請求人の主張
　請求人の主張は、上記（３−５）で引用したとおりであるが、この主張によると、本願補正発明２（請求項４に係る発明）は、各ルールについて、制御信号により、重み付けするか重み付けしないかを選択するものである。
　しかしながら、請求項４には、重み付けをするかしないかを選択することについては記載されていないから、請求人の主張は、請求項４の記載に基づくものではない。
　よって、請求人の主張は、特許請求の範囲の記載に基づくものではないので採用することができない。
　
（４−６）本願補正発明２についてのむすび
　したがって、本願補正発明２は、引用発明３及び４に基いて、当業者が容易に発明することができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
（５）むすび
　以上のとおり、本件補正は、平成１５年改正前特許法第１７条の２第５項で準用する特許法第１２６条第５項の規定に違反するものであり、特許法第１５９条第１項で読み替えて準用する特許法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について、
（１）本願発明
　平成１７年１１月１６日付けの手続補正は上記のとおり却下されたので、本願の請求項２及び４に係る発明（以下、それぞれ「本願発明１」及び「本願発明２」という。）は、平成１７年５月９日付け手続補正書の特許請求の範囲の請求項２及び４に記載されたものであるが、請求項２及び４については補正がないから、本願補正発明１と本願補正発明２と同一である。
　
（２）引用例
　原査定の拒絶の理由に引用した引用文献及びその記載事項は、前記「２．（２）」に記載したとおりである。
　
（３）対比・判断
　本願発明１及び本願発明２は、前記２．で検討した本願補正発明１及び本願補正発明２と同一である。
　そうすると、本願発明１及び本願補正発明２と同一の本願補正発明１及び本願補正発明２が、前記「２．（３）」及び「２．（４）」に記載したとおり、引用発明１及び２又は引用発明３及び４に基いて、当業者が容易に発明することができたものであるから、本願発明１及び本願発明２も、同様の理由により、引用発明１及び２又は引用発明３及び４に基いて、当業者が容易に発明することができたものである。
　
（４）むすび
　以上のとおり、本願発明１及び本願発明２は、引用発明１及び２又は引用発明３及び４に基いて、当業者が容易に発明することができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。