【事件の表示】
　特願２００４−　６３５９９「アナログデジタル変換器」拒絶査定不服審判事件〔平成１７年　９月１５日出願公開、特開２００５−２５２９４０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明
　本願は、平成１６年３月８日の出願であって、特許請求の範囲の請求項１に係る発明（以下、「本願発明」という。）は、平成２０年５月２３日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された以下のとおりのものと認める。　
　
　「入力されるアナログ信号を複数ステージによりデジタル値に変換するアナログデジタル変換器であって、
　前段ステージは、
　自己のステージの入力アナログ信号から、自己のステージの変換デジタル値に相当するアナログ信号成分が除去されたアナログ信号を所定の増幅率で増幅して後段ステージに出力し、
　前記後段ステージは、
　前記前段ステージから入力されたアナログ信号と、自己のステージの変換デジタル値をアナログ値に変換した信号との差分信号を所定の増幅率で増幅して、自己のステージの入力にフィードバックする第１後段増幅回路を含む、後段のフィードバックするステージであり、
　前記前段ステージにおける変換デジタル値のビット数より、前記後段ステージにおける１回の変換デジタル値のビット数を少なく設定したことを特徴とするアナログデジタル変換器。」
　
２．引用発明
　これに対し、原査定の拒絶の理由に引用された特開平４−２６２２９号公報（以下、「引用例」という。）には、図面とともに以下の事項が記載されている。
　
イ．「〔産業上の利用分野〕
　本発明はアナログ信号をディジタル信号に変換する直並列型アナログ／ディジタル変換器とその駆動方法に関する。」
（２頁左上欄８行目〜１１行目）
　
ロ．「第４図に示す直並列型Ａ／Ｄ変換器は、入力信号を４ビットディジタル・コードに変換する４ビット並列型Ａ／Ｄ変換器ＡＤＣと、入力信号をサンプル・ホールドするサンプル・ホールド回路Ｓ／Ｈ１と、並列型Ａ／Ｄ変換器ＡＤＣの出力をアナログ信号に変換するＤ／Ａ変換器ＤＡＣと、サンプル・ホールド回路Ｓ／Ｈ１の出力からＤ／Ａ変換器ＤＡＣの出力を減算しかつ減算結果を４倍に増幅する減算器ＳＵＢと、減算器ＳＵＢの出力をサンプル・ホールドしかつ２倍に増幅するサンプル・ホールド回路Ｓ／Ｈ２と、４ビット並列型Ａ／Ｄ変換器ＡＤＣ及びサンプル・ホールド回路Ｓ／Ｈ１の入力を入力端子１から入力するか、またはサンプル・ホールド回路Ｓ／Ｈ２からの入力とするかを切替えるスイッチＳＷとで構成される。
　次に、直並列型Ａ／Ｄ変換器の動作を説明する。
　まず、入力信号を４ビット並列型Ａ／Ｄ変換器でＡ／Ｄ変換し、最上位４ビットを求めると同時に、サンプル・ホールド回路Ｓ／Ｈ１によりサンプル・ホールドする。そして、４ビット並列型Ａ／Ｄ変換器ＡＤＣの出力コードをＤ／Ａ変換器ＤＡＣでアナログ信号に変換し、サンプル・ホールド回路Ｓ／Ｈ１の出力からＤ／Ａ変換器ＤＡＣの出力を減算器ＳＵＢで減算する。ただし、減算器ＳＵＢでは４倍の増幅もあわせて行い、減算器ＳＵＢの出力は、サンプル・ホールド回路Ｓ／Ｈ１の出力からＤ／Ａ変換器ＤＡＣの出力を減算した結果の４倍になっている。減算器ＳＵＢの出力は、サンプル・ホールド回路Ｓ／Ｈ２でサンプル・ホールドされるが、サンプル・ホールド回路Ｓ／Ｈ２でも２倍の増幅を同時に行う。したがって、サンプル・ホールド回路Ｓ／Ｈ２の出力は、サンプル・ホールド回路Ｓ／Ｈ１の出力からＤ／Ａ変換器ＤＡＣの出力を減算した減算結果を８倍に増幅した電圧となっている。増幅した電圧は、再び並列型Ａ／Ｄ変換器に入力して、第２上位４ビットを求める。この操作を繰り返して、合計４回の並列型Ａ／Ｄ変換を行い、上位から４ビットずつディジタル・コードを求めて、最終的には１３ビットのディジタル・コードを得ている。上位から４ビットずつ決めるが、各サイクルのコードは、１ビットオーバラップするように、入力信号と並列型Ａ／Ｄ変換の結果との減算・増幅とを行っているので、４ビットの変換を４回行った結果は、４×４−３＝１３ビットになっている。」
（２頁右上欄２行目〜同頁右下欄９行目）
　
ハ．「本発明の直並列型Ａ／Ｄ変換器は、第１のＡＤ／ＤＡブロック（並列型Ａ／Ｄ変換器ＡＤ１，減算回路ＳＵＢ１，Ｄ／Ａ変換器ＤＡ１，サンプル・ホールド回路Ｓ／Ｈ１）と第２のＡＤ／ＤＡブロック（並列型Ａ／Ｄ変換器ＡＤ２，減算回路ＳＵＢ２，Ｄ／Ａ変換器ＤＡ２，サンプル・ホールド回路Ｓ／Ｈ３）とをパイプライン動作させ、さらに第１のＡＤ／ＤＡブロックが１回動作する間に第２のＡＤ／ＤＡブロックをｍ回（第１図、第２図の例では３回）動作させるものである。
　以下、第１図と第２図により動作を説明する。
　入力端子１から入力された入力信号を、まず、サンプル・ホールド回路Ｓ／Ｈ１によりサンプル・ホールドすると同時に、第１の４ビット並列型Ａ／Ｄ変換器で変換し、最上位４ビットを求める。次に、この４ビットによるディジタル・コードに相当する電圧を、入力信号をサンプル−ホールド回路Ｓ／Ｈ１でサンプル・ホールドした信号から減算する。減算し結果はサンプル・ホールド回路Ｓ／Ｈ２でサンプル壷ホールドされる。このサンプル会ホールドされた減算結果（第１の差信号）が並列型Ａ／Ｄ変換器ＡＤ２に入力されると、同時にサンプル・ホールド回路Ｓ／Ｈ３でサンプル・ホールドされる。
　並列型Ａ／Ｄ変換器ＡＤ２での変換結果が第２上位４ビットとなり、この４ビットのディジタル・コードに相当する電圧がサンプル・ホールド回路Ｓ／Ｈ３でホールドされた電圧から減算される。この減算結果（第２の差信号）がサンプル・ホールド回路Ｓ／Ｈ４でサンプル・ホールドされ、再び並列型Ａ／Ｄ変換器ＡＤ２に入力される。そして、このときの並列型Ａ／Ｄ変換器ＡＤ２の変換結果が第３上位４ビットとなる。前サイクルと同じ動作を繰り返し第３の差信号が求められ、もう−度、並列型Ａ／Ｄ変換器ＡＤ２で変換されて最下位４ビットが求められる。」
（４頁右上欄６行目〜同頁右下欄３行目）
　
　上記記載、関連図面ならびにこの分野における技術常識を考慮すると、上記ロ．、ハ．及び図１に記載されているように、第１のＡＤ／ＤＡブロックでは、入力信号を、まず、Ａ／Ｄ変換器ＡＤ１で変換すると同時に、入力信号をサンプル・ホールド回路Ｓ／Ｈ１によりサンプル・ホールドし、そのサンプル・ホールドされた信号から、Ａ／Ｄ変換器ＡＤ１の出力コードをＤ／Ａ変換器ＤＡ１でアナログ信号に変換した「ディジタル・コードに相当する電圧」を減算器ＳＵＢ１で減算及び４倍の増幅を行い、さらにサンプル・ホールド回路Ｓ／Ｈ２で２倍の増幅を行い、
　第２のＡＤ／ＤＡブロックでは、このサンプル・ホールドされた信号と、Ａ／Ｄ変換器ＡＤ２の出力コードをＤ／Ａ変換器ＤＡ２でアナログ信号に変換した「ディジタル・コードに相当する電圧」とを減算器ＳＵＢ２で減算した差分信号を４倍に増幅して、サンプル・ホールド回路Ｓ／Ｈ４でさらに２倍の増幅を行って、第２のＡＤ／ＤＡブロックの入力にフィードバックするものである。
　また、第１のＡＤ／ＤＡブロックと第２のＡＤ／ＤＡブロックは、それぞれ４ビットという同じビット数のアナログデジタル変換を行うものである。
　
　したがって、上記引用例には以下の発明（以下、「引用発明」という。）が開示されている。
　
　「入力信号を複数のＡＤ／ＤＡブロックによりデジタル値に変換するアナログ／デジタル変換器であって、
　第１のＡＤ／ＤＡブロックは、
　入力信号をＡ／Ｄ変換器ＡＤ１で変換すると同時に、サンプル・ホールド回路Ｓ／Ｈ１によりサンプル・ホールドし、そのサンプル・ホールドされた信号から、Ａ／Ｄ変換器ＡＤ１の出力コードをＤ／Ａ変換器ＤＡ１でアナログ信号に変換したディジタル・コードに相当する電圧を減算器ＳＵＢ１で減算及び４倍の増幅を行い、
　サンプル・ホールド回路Ｓ／Ｈ２で２倍の増幅を行って第２のＡＤ／ＤＡブロックに出力し、
　第２のＡＤ／ＤＡブロックは、
　サンプル・ホールド回路Ｓ／Ｈ２の出力と、Ａ／Ｄ変換器ＡＤ２の出力コードをＤ／Ａ変換器ＤＡ２でアナログ信号に変換した、ディジタル・コードに相当する電圧とを減算器ＳＵＢ２で減算した差分信号を４倍に増幅し、
　さらに２倍の増幅を行って、第２のＡＤ／ＤＡブロックの入力にフィードバックするサンプル・ホールド回路Ｓ／Ｈ４を含む、後段のフィードバックするＡＤ／ＤＡブロックであり、
　前記第１のＡＤ／ＤＡブロックにおける変換デジタル値のビット数と、前記第２のＡＤ／ＤＡブロックにおける１回の変換デジタル値のビット数とが同じであるように設定したアナログ／デジタル変換器。」
　
３．対比・判断
　本願発明と引用発明とを対比すると、
ａ．引用発明の「アナログ／デジタル変換器」は本願発明のように「アナログデジタル変換器」とも言うことができ、
ｂ．引用発明の「入力信号」はアナログデジタル変換器によって、デジタル値に変換されるので、当然アナログ信号であり、
ｃ．引用発明の「第１のＡＤ／ＤＡブロック」及び「サンプル・ホールド回路Ｓ／Ｈ２」は、ｄ．で詳述するように、入力アナログ信号から、これらの出力である変換デジタル値に相当するアナログ信号成分が除去されたアナログ信号、を所定の増幅率で増幅して出力するので、本願発明の「前段ステージ」に相当し、
ｄ．引用発明の「第１のＡＤ／ＤＡブロックは、入力信号をＡ／Ｄ変換器ＡＤ１で変換すると同時に、サンプル・ホールド回路Ｓ／Ｈ１によりサンプル・ホールドし、そのサンプル・ホールドされた信号から、Ａ／Ｄ変換器ＡＤ１の出力コードをＤ／Ａ変換器ＤＡ１でアナログ信号に変換したディジタル・コードに相当する電圧を減算器算器ＳＵＢ１で減算及び４倍の増幅を行った後、サンプル・ホールド回路Ｓ／Ｈ２で２倍の増幅を行って第２のＡＤ／ＤＡブロックに出力」することは、
　自己のステージである前段ステージの入力アナログ信号をＡ／Ｄ変換及びＤ／Ａ変換することにより、自己のステージのデジタル出力値に相当する変換デジタル値を持つアナログ信号成分を出力し、これを減算器ＳＵＢ１によって入力信号であるアナログ信号から減算して増幅し、第２のＡＤ／ＤＡブロックに出力しているので、
　本願発明の「前段ステージは、自己のステージの入力アナログ信号から、自己のステージの変換デジタル値に相当するアナログ信号成分が除去されたアナログ信号を所定の増幅率で増幅して後段ステージに出力」することに相当し、
ｅ．引用発明の「第２のＡＤ／ＤＡブロック」及び「サンプル・ホールド回路Ｓ／Ｈ４」は、ｇ．で詳述するように、前段ステージから入力されたアナログ信号と、出力である変換デジタル値をアナログ値に変換した信号との差分信号を所定の増幅率で増幅して、自己の入力にフィードバックする「サンプル・ホールド回路Ｓ／Ｈ４」を含むものであるので、本願発明の「後段ステージ」に相当し、
ｆ．引用発明の「サンプル・ホールド回路Ｓ／Ｈ４」は、ｇ．で後述するように、フィードバックされる信号を増幅するものなので、本願発明の「第１後段増幅回路」に相当し、
ｇ．引用発明の「第２のＡＤ／ＤＡブロックは、サンプル・ホールド回路Ｓ／Ｈ２の出力と、Ａ／Ｄ変換器ＡＤ２の出力コードをＤ／Ａ変換器ＤＡ２でアナログ信号に変換した、ディジタル・コードに相当する電圧とを算器ＳＵＢ２でで減算した差分信号を４倍に増幅し、
　さらに２倍の増幅を行って、第２のＡＤ／ＤＡブロックの入力にフィードバックするサンプル・ホールド回路Ｓ／Ｈ４を含む、後段のフィードバックするＡＤ／ＤＡブロック」は、
　前段ステージの「サンプル・ホールド回路Ｓ／Ｈ２」から入力されたアナログ信号をＡ／Ｄ変換及びＤ／Ａ変換することにより、自己のステージのデジタル出力値に相当する変換デジタル値を持つアナログ信号成分を出力し、これを減算器ＳＵＢ２によって入力信号であるアナログ信号から減算して増幅し、さらにサンプル・ホールド回路Ｓ／Ｈ４で増幅して、自己のＡＤ／ＤＡブロック、すなわち後段ステージにフィードバックしているので、
　本願発明の「後段ステージは、前段ステージから入力されたアナログ信号と、自己のステージの変換デジタル値をアナログ値に変換した信号との差分信号を所定の増幅率で増幅して、自己のステージの入力にフィードバックする第１後段増幅回路を含む、後段のフィードバックするステージ」に相当する。
　
　したがって、本願発明と引用発明は、
　
　「入力されるアナログ信号を複数ステージによりデジタル値に変換するアナログデジタル変換器であって、
　前段ステージは、
　自己のステージの入力アナログ信号から、自己のステージの変換デジタル値に相当するアナログ信号成分が除去されたアナログ信号を所定の増幅率で増幅して後段ステージに出力し、
　前記後段ステージは、
　前記前段ステージから入力されたアナログ信号と、自己のステージの変換デジタル値をアナログ値に変換した信号との差分信号を所定の増幅率で増幅して、自己のステージの入力にフィードバックする第１後段増幅回路を含む、後段のフィードバックするステージである、アナログデジタル変換器。」
　
である点で一致し、以下の点で相違する。
　
（相違点）
　「変換デジタル値のビット数」に関し、本願発明は「前段ステージにおける変換デジタル値のビット数より、前記後段ステージにおける１回の変換デジタル値のビット数を少なく設定した」のに対して、引用発明は、前段ステージと後段ステージでは同じビット数である点。
　
　相違点の「変換デジタル値のビット数」について検討するに、複数ステージを持つアナログデジタル変換器において、最初のステージの変換ビット数よりも後段のステージのビット数を少なくすることは、例えば特開平１１−８８１７２号公報（図２）に開示されているように周知である。
　また、複数のステージを有するアナログデジタル変換器においては、各ステージのビット数を少なくすることによって高速化することができるということも当業者には周知であるので、引用発明と周知事項に接した当業者が、高速化のために、引用発明のように各ステージのビット数を同じくすることに代えて、周知事項のように後段のステージのビット数を少なくすることは格別のことではない。
　
　そして、本願発明の作用・効果も引用発明及び周知技術から当業者が予測し得る範囲のものである。
　
４．むすび
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができないものである。
　
　よって、結論のとおり審決する。