【事件の表示】
　特願２０００−１６９３７２「半導体回路の解析装置、解析方法」拒絶査定不服審判事件〔平成１３年１２月２１日出願公開、特開２００１−３５０８１６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続きの経緯
　本願は、平成１２年６月６日の出願であって、平成１７年２月２４日付けで拒絶査定がされ、これに対して同年３月３０日に拒絶査定不服審判が請求されるとともに、同年５月２日に手続補正がなされたものである。
　
第２　平成１７年５月２日付けの手続補正の却下について
　１　補正却下の決定の結論
　平成１７年５月２日付けの手続補正を却下する。
　
　２　理由
　（１）　補正後の本願の発明
　本件補正により、特許請求の範囲は次のとおり補正された。
「【請求項１】　コンピュータシステムによる半導体回路の解析装置であって、
　半導体回路の回路構成情報と該半導体回路の各外部端子に少なくとも配線を介して接続できる並列された順序回路の最大数情報とを入力する入力手段と、
　前記入力手段によって入力された前記回路構成情報から前記各外部端子に少なくとも配線を介して接続されている並列された順序回路の数量を算出する算出手段と、
　前記算出手段によって算出された前記順序回路の数量と前記入力手段によって入力された前記各最大数情報とを比較する比較手段と、
　前記比較手段の比較結果に基づいて前記順序回路の数量が前記最大数を超えているかどうかを判定する判定手段とを備えることを特徴とする半導体回路の解析装置。
【請求項２】　前記判定結果を前記回路構成情報及び前記各最大数情報の入力者に報知する報知手段を備えることを特徴とする請求項１に記載の半導体回路の解析装置。
【請求項３】　前記最大数情報に係る前記各接続端子の有無を判別する判別手段を備え、
　前記判別手段によって各最大数情報のいずれかに係る接続端子がないと判別されたときに前記報知手段によってその旨を前記入力者に報知することを特徴とする請求項２に記載の半導体回路の解析装置。
【請求項４】　前記順序回路は、フリップフロップ回路又はラッチ回路であることを特徴とする請求項１又は２に記載の半導体回路の解析装置。
【請求項５】　コンピュータシステムによる半導体回路の解析方法であって、
　演算処理装置が、入力手段から半導体回路の回路構成情報と該半導体回路の各外部端子に少なくとも配線を介して接続できる並列された順序回路の最大数情報とを入力されるステップと、
　入力された前記回路構成情報から前記各外部端子に少なくとも配線を介して接続されている並列された順序回路の数量を算出するステップと、
　算出された前記順序回路の数量と前記入力手段によって入力された前記各最大数情報とを比較するステップと、
　比較結果に基づいて前記順序回路の数量が前記最大数を超えているかどうかを判定するステップとを含むことを特徴とする半導体回路の解析方法。
【請求項６】　前記判定結果を、前記回路構成情報及び前記各最大数情報の入力者に報知する報知手段に出力することを特徴とする請求項５に記載の半導体回路の解析方法。」
　
　（２）　補正前の本願の発明
　平成１６年１１月１１日付け手続補正は平成１７年２月２４日付けで却下されているので、本件補正前である拒絶査定時の特許請求の範囲（平成１６年６月７日付け手続補正書）に記載された発明（以下、「補正前発明」という。）は、次のとおりである。
「【請求項１】　コンピュータシステムによる半導体回路の解析装置であって、
　半導体回路の回路構成情報と該半導体回路の各外部端子に配線のみを介して接続できる並列された回路素子の最大数情報とを入力する入力手段と、
　前記入力手段によって入力された前記回路構成情報から前記各外部端子に配線のみを介して接続されている回路素子の数量を算出する算出手段と、
　前記算出手段によって算出された前記回路素子の数量と前記入力手段によって入力された前記各最大数情報とを比較する比較手段と、
　前記比較手段の比較結果に基づいて前記回路素子の数量が前記最大数を超えているかどうかを判定する判定手段とを備えることを特徴とする半導体回路の解析装置。
【請求項２】　前記判定結果を前記回路構成情報及び前記各最大数情報の入力者に報知する報知手段を備えることを特徴とする請求項１に記載の半導体回路の解析装置。
【請求項３】　前記最大数情報に係る前記各接続端子の有無を判別する判別手段を備え、
　前記判別手段によって各最大数情報のいずれかに係る接続端子がないと判別されたときに前記報知手段によってその旨を前記入力者に報知することを特徴とする請求項２に記載の半導体回路の解析装置。
【請求項４】　前記回路素子は、フリップフロップ回路又はラッチ回路であることを特徴とする請求項１又は２に記載の半導体回路の解析装置。
【請求項５】　コンピュータシステムによる半導体回路の解析方法であって、
　演算処理装置が、入力手段から半導体回路の回路構成情報と該半導体回路の各外部端子に配線のみを介して接続できる並列された回路素子の最大数情報とを入力されるステップと、
　入力された前記回路構成情報から前記各外部端子に配線のみを介して接続されている回路素子の数量を算出するステップと、
　算出された前記回路素子の数量と前記入力手段によって入力された前記各最大数情報とを比較するステップと、
　比較結果に基づいて前記回路素子の数量が前記最大数を超えているかどうかを判定するステップとを含むことを特徴とする半導体回路の解析方法。
【請求項６】　前記判定結果を、前記回路構成情報及び前記各最大数情報の入力者に報知する報知手段に出力することを特徴とする請求項５に記載の半導体回路の解析方法。」
　
（３）　新規事項の有無について
　まず、本件補正が特許法１７条の２第３項の規定を満たしているか検討する。
　本件補正により補正された請求項１（以下、「本願補正発明」という。）には、入力手段によって入力された回路構成情報から各外部端子に少なくとも配線を介して接続されている「並列された順序回路」の数量を算出する算出手段が記載されている。
　一方、願書に最初に添付した明細書又は図面（以下、「当初明細書」という。）には、外部端子と順序回路の接続関係について「各外部端子に配線を介して並列に接続できる順序回路の最大数情報」（請求項１及び５、段落【０００８】、【０００９】及び【００３１】）、「各外部端子にパラレルに接続できるフリップフロップ（Ｆ／Ｆ）回路、ラッチ回路などの順序回路の最大数情報」（段落【００１１】）、及び「入力された種々のデータに基づいて解析対象となる半導体回路の各外部端子にパラレルに接続されている順序回路の数量」（段落【００１１】）と記載され、また、順序回路の数量を算出する処理について、「【００２１】ステップＳ５では、まず、記憶装置４に記憶されているデータを参照して、順序回路とされる回路素子を特定する。ここでは、順序回路としてフリップフロップ回路が回路構成情報に含まれているため、図３に示す各外部端子ＩＮ１〜ＩＮ３，ＯＵＴ１，ＯＵＴ２に配線を介して接続されているフリップフロップ回路の数量を算出する。
【００２２】各外部端子ＩＮ１〜ＩＮ３，ＯＵＴ１，ＯＵＴ２のフリップフロップ回路の接続数の算出は、たとえば以下のようにして行う。すなわち入力端子ＩＮ１は配線を介してインバータに接続されているが、インバータは順序回路に該当しないため、つぎにインバータと配線を介して接続されている回路素子が順序回路であるかどうかを判別する。ここでは、インバータと配線を介して接続されている回路素子は、順序回路であるフリップフロップ回路１なので、入力端子ＩＮ１のフリップフロップ回路の接続数は１つであると算出される。
【００２３】つぎに、出力端子ＩＮ２は配線を介してバッファに接続されており、バッファはアンド回路及びデコーダにそれぞれ配線を介して接続されている。このため、配線の分岐数が２つである旨を、算出手段３２に備える図示しないメモリに格納すると共に、たとえばアンド回路側の順序回路の接続数を算出するために、アンド回路と配線を介して接続されている回路素子が順序回路であるかどうかを判別する。
【００２４】ここでは、アンド回路と配線を介して接続されている回路素子は、順序回路であるフリップフロップ回路２なので、これを算出手段３２のメモリに格納し、さらに配線に分岐があると記憶されているため、デコーダ側の順序回路の数量を算出する。そのため、デコーダと配線を介して接続されている回路素子が順序回路であるかどうかを判別する。
【００２５】ところで、デコーダは２つの出力があるため、算出手段３２に備えるメモリに回路素子の分岐数が２つである旨を格納すると共に、いずれか一方の回路素子が順序回路であるかどうかを上記のように判別する。このような手順によって、入力端子ＩＮ２のフリップフロップ回路の接続数は３であると算出される。
【００２６】すなわち、各外部端子側からみて配線に分岐があったり、順序回路以外の回路素子側からみて外部に分岐があればメモリにその旨を格納すると共に各分岐先の順序回路の数量を算出し、各外部端子側からみて順序回路以外の回路素子を、回路素子数を算出するときに考慮しないようにして、順序回路の接続数を算出する。そして、すべての分岐の終端が順序回路となるように判別すると、各外部端子の順序回路の接続数が算出される。
【００２７】こうして、すべての外部端子ＩＮ１〜ＩＮ３，ＯＵＴ１，ＯＵＴ２には、それぞれ［１］，［３］，［１］，［１］，［２］個のフリップフロップ回路が接続されていることが算出される。算出結果は、比較手段３３へ出力される。」と記載されている。
　
　当初明細書には、前記段落【００１１】に記載されているように「各外部端子にパラレルに接続されている順序回路の数量」を算出する事項について記載されている。
　しかしながら、当初明細書の前記段落【００２１】ないし【００２７】記載の事項において、算出の対象となるフリップフロップ回路はいずれも、各外部端子に少なくとも配線を介して接続されている単独の順序回路であり、各外部端子に少なくとも配線を介して接続されている「並列された順序回路」を算出の対象とする事項については当初明細書のいずれの箇所にも記載されていない。
　そして、出願時の技術常識からみて順序回路を並列して利用することが周知・慣用技術であり、「並列された順序回路」を算出の対象とすることが容易であるとしても、当初明細書には、「並列された順序回路」を算出の対象とすることを示唆する記載はなく、各外部端子に少なくとも配線を介して接続されている「並列された順序回路」の数量を算出する事項が当初明細書に記載されているのと同然であるとはいえない。
　したがって、本件補正は、当初明細書に記載した事項の範囲内においてしたものとはいえない。
　
　（４）　むすび
　以上のとおり、本件補正は、特許法１７条の２第３項の規定に違反しているものと認められるから、同法１５９条１項で準用する同法５３条１項の規定により却下すべきものである。
　
　なお、補正前発明に対する平成１６年９月９日付け拒絶理由通知書は、特許法１７条の２第３項に規定する要件を満たしていないとの理由のみを通知するもので、特許請求の範囲の記載が明りょうでないとの理由を通知するものではなく、補正前発明の請求項１に係る発明において、入力手段についての「半導体回路の各外部端子に配線のみを介して接続できる並列された回路素子の最大数情報」、算出手段についての「各外部端子に配線のみを介して接続されている回路素子の数量」、比較手段、及び判定手段についての「前記回路素子の数量」との記載はいずれも明確であり、これらが明りょうでない記載とはいえないから、これらの記載に対する補正である本件補正は平成１８年改正前特許法１７条の２第４項４号に規定された事項を目的とするものとはいえず、また、本件補正が請求項の削除、及び誤記の訂正を目的としたものに該当しないことは明らかであるが、本件補正が、本件補正前の発明を特定するために必要な事項を限定する補正であり、平成１８年改正前特許法１７条の２第４項２号の特許請求の範囲の減縮を目的とするものに該当するとした場合に、本件補正後の特許請求の範囲の請求項に記載された発明が特許出願の際独立して特許を受けることができるものであるか（平成１８年改正前特許法１７条の２第５項において準用する同法１２６条５項の規定に適合するか）について以下に検討する。
　
　（５）　特許法第３６条６項２号に関する当審の判断
　平成１６年４月６日付で通知した拒絶理由理由通知書の（１．２．１）に記載したとおり、「順序回路」とは、一般に、出力信号が入力信号の順序に依存する回路であり、個々のフリップフロップ回路又はラッチ回路自体を意味すると同時に、フリップフロップ回路又はラッチ回路等の順序回路を構成要素とする回路をも意味し、例えば並列された複数のフリップフロップ回路を一つの順序回路として把握し得ることは、当業者にとって明らかな事項である。
　本願補正発明は、発明特定事項として「前記入力手段によって入力された前記回路構成情報から前記各外部端子に少なくとも配線を介して接続されている並列された順序回路の数量を算出する算出手段」を備えるものであり、算出の対象となる「順序回路」が、個々のフリップフロップ回路又はラッチ回路自体を意味する場合と、フリップフロップ回路又はラッチ回路等の順序回路を構成要素とする回路を意味する場合とでは、異なる値として「順序回路の数量」が算出されることは明らかである。
　本願補正発明の解析処理は、算出される「順序回路の数量」が、外部端子に少なくとも配線を介して接続できる並列された順序回路の最大数を超えているかどうかを判定するものであり、同じ半導体回路を解析対象とした場合に、順序回路の意味により所定の判定結果を特定できない本願補正発明は、特許を受けようとする発明として明確であるとはいえず、特許法３６条６項第２号に規定する要件を満たしていないので特許出願の際独立して特許を受けることができないものである。
　
　（６）　特許法２９条２項に関する当審の判断
　（６−１）　引用例
　本願の出願前に頒布された特開平１−１０２６８１号公報（以下、「引用例」という。）には次の事項が図面と共に開示されている。
　ア　「２．特許請求の範囲
　複数の内部回路素子により構成された回路における外部接続端子と前記内部回路素子の入出力端子とを接続する際にこれ等端子間にバッファ素子を挿入するバッファ素子付与方式であって、前記外部接続端子と前記入出力端子との夫々に信号名を予め付与して格納する格納手段と、前記外部接続端子を抽出してこの外部接続端子と同一信号名の前記入出力端子を全て選択する端子抽出手段と、抽出された前記外部接続端子に対応して選択された前記入出力端子の数が予め定められた所定数以下の場合には、１個のバッファ素子を発生し、所定数より大なる場合には少なくとも２個のバッファ素子を発生するバッファ素子発生手段とを設け、こうして発生されたバッファ素子を介して前記外部接続端子とこれに対応する入出力端子とを接続する様にしたことを特徴とするバッファ素子付与方式。」（１ページ左下欄４ないし右下欄２行）
　イ　「本発明はバッファ付与方式に関し、特にＬＳＩ回路装置の回路図を自動生成する回路図自動生成システムにおけるバッファ素子付与方式に関するものである。」（１ページ右下欄５ないし８行）
　
　上記ア及びイの記載によると、引用例には、「ＬＳＩ回路装置の回路図を自動生成する回路図自動生成システムにおいて、
　複数の内部回路素子により構成された回路における外部接続端子と前記内部回路素子の入出力端子との夫々に信号名を予め付与して格納し、前記外部接続端子を抽出してこの外部接続端子と同一信号名の前記入出力端子を全て選択し、抽出された前記外部接続端子に対応して選択された前記入出力端子の数が予め定められた所定数以下の場合には、１個のバッファ素子を発生し、所定数より大なる場合には少なくとも２個のバッファ素子を発生する回路図自動生成システム」の発明（以下、「引用発明」という。）が記載されていると認められる。
　
　（６−２）　対比
　本願補正発明と引用発明とを対比する。
　ＬＳＩ回路は半導体回路の一形態であること、及び、回路図自動生成システムによるＬＳＩ回路装置の回路図を自動生成する処理がコンピュータシステムによりなされることはいずれも当業者にとって明らかな事項であり、また、引用発明の「ＬＳＩ回路装置の回路図を自動生成する回路図自動生成システム」は、「複数の内部回路素子により構成された回路における外部接続端子と前記内部回路素子の入出力端子との夫々に信号名を予め付与して格納し、前記外部接続端子を抽出してこの外部接続端子と同一信号名の前記入出力端子を全て選択し、抽出された前記外部接続端子に対応して選択された前記入出力端子の数」を予め定められた所定数と比較し、所定数より大なる場合を判定するという解析処理を行うものであるから、引用発明は本願補正発明と同じ「コンピュータシステムによる半導体回路の解析装置」に関するものといえる。
　引用発明の「複数の内部回路素子により構成された回路における外部接続端子と前記内部回路素子の入出力端子との夫々に信号名を予め付与し」た情報は、「半導体回路の回路構成情報」といえ、また、このような情報が解析処理前に何らかの入力手段からシステムに入力されるものであることは当業者にとって明らかな事項であるから、引用発明は当該情報を入力する入力手段を備えているといえる。
　引用発明の、抽出された外部接続端子に対応して選択された入出力端子の数と比較される「予め定められた所定数」は、「半導体回路の各外部端子に少なくとも配線を介して接続できる並列された」回路素子「の最大数情報」といえ、また、前記「予め定められた所定数」が解析処理前に何らかの入力手段からシステムに入力されるものであることは当業者にとって明らかな事項であるから、引用発明は前記「予め定められた所定数」を入力する入力手段を備えているといえる。
　引用発明の、抽出された外部接続端子に対応して選択された入出力端子の数を得るための「外部接続端子を抽出してこの外部接続端子と同一信号名の前記入出力端子を全て選択」する処理は、「回路構成情報から各外部端子に少なくとも配線を介して接続されている並列された」回路素子「の数量を算出する」処理といえ、引用発明は当該処理を行う「算出手段」を備えているといえる。
　引用発明の「抽出された前記外部接続端子に対応して選択された前記入出力端子の数が予め定められた所定数」「より大なる場合」を求める処理は、「算出された」回路素子「の数量と」「各最大数情報とを比較」し、「比較結果に基づいて」回路素子「の数量が最大数を超えているかどうかを判定する」処理といえ、引用発明は当該処理を行う「比較手段」と「判定手段」とを備えているといえる。
　
　以上を踏まえると、両者の一致点及び相違点は以下のとおりである。
【一致点】　コンピュータシステムによる半導体回路の解析装置であって、
　半導体回路の回路構成情報と該半導体回路の各外部端子に少なくとも配線を介して接続できる並列された回路素子の最大数情報とを入力する入力手段と、
　前記入力手段によって入力された前記回路構成情報から前記各外部端子に少なくとも配線を介して接続されている並列された回路素子の数量を算出する算出手段と、
　前記算出手段によって算出された前記回路素子の数量と前記入力手段によって入力された前記各最大数情報とを比較する比較手段と、
　前記比較手段の比較結果に基づいて前記順序回路の数量が前記最大数を超えているかどうかを判定する判定手段とを備える半導体回路の解析装置。
　
【相違点】
　本願補正発明が半導体回路の各外部端子に接続された順序回路を解析の対象としているのに対し、引用発明は回路素子を解析の対象としている点。
　
　（６−３）　当審の判断
　フリップフロップ回路又はラッチ回路等の順序回路を構成回路素子とする半導体回路は周知事項であるから、引用発明において、順序回路を構成回路素子とする半導体回路に対して、各外部端子に接続された順序回路を解析の対象とすることは当業者が容易に想到し得たことといえる。
　
　一方、本願補正発明の奏する効果は、引用例に記載された事項及び前記周知事項から想定できる程度のものにすぎず、格別なものとは認められない。
　したがって、本願補正発明は、引用例に記載された事項及び前記周知事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許出願の際独立して特許を受けることができないものである。
　
　（７）　むすび
　前記（５）及び（６）で検討したとおり、本件補正が、本件補正前の発明を特定するために必要な事項を限定する補正であり、平成１８年改正前特許法１７条の２第４項２号の特許請求の範囲の減縮を目的とするものに該当するとしても、本件補正は、平成１８年改正前特許法１７条の２第５項で準用する同法１２６条５項の規定に違反するものであり、特許法１５９条１項で準用する同法５３条１項の規定により却下すべきものである。
　
第３　本願発明について
　１　平成１７年５月２日付けの手続補正は上記のとおり却下され、さらに平成１６年１１月１１日付け手続補正は平成１７年２月２４日付けで却下されているので、本願の発明は、平成１６年６月７日付の手続補正書により補正された特許請求の範囲の請求項１ないし６に記載されたものと認められるところ、その請求項１に記載された発明（以下、「本願発明」という。）は、次のとおりのものである。
「【請求項１】　コンピュータシステムによる半導体回路の解析装置であって、
　半導体回路の回路構成情報と該半導体回路の各外部端子に配線のみを介して接続できる並列された回路素子の最大数情報とを入力する入力手段と、
　前記入力手段によって入力された前記回路構成情報から前記各外部端子に配線のみを介して接続されている回路素子の数量を算出する算出手段と、
　前記算出手段によって算出された前記回路素子の数量と前記入力手段によって入力された前記各最大数情報とを比較する比較手段と、
　前記比較手段の比較結果に基づいて前記回路素子の数量が前記最大数を超えているかどうかを判定する判定手段とを備えることを特徴とする半導体回路の解析装置。」
　
　２　原査定の理由
　平成１６年９月９日付け拒絶理由通知書に記載された原査定の拒絶の理由は、次のとおりである。
「　平成１６年６月７日付け手続補正書による補正は、下記の点で願書に最初に添付した明細書又は図面に記載した事項の範囲内においてしたものでないから、特許法第１７条の２第３項に規定する要件を満たしていない。
　　　　　　　　　　　　　　　　　　記
１．前記補正による、請求項１乃至６、及び、発明の詳細な説明０００８−０００９、００３１段落についての補正は、当初明細書又は図面に記載した事項の範囲内においてしたものではない。例えば、
(1)前記補正により、出願人は請求項１に
「　【請求項１】　コンピュータシステムによる半導体回路の解析装置であって、
　半導体回路の回路構成情報と該半導体回路の各外部端子に配線のみを介して接続できる並列された回路素子の最大数情報とを入力する入力手段と、
　前記入力手段によって入力された前記回路構成情報から前記各外部端子に配線のみを介して接続されている回路素子の数量を算出する算出手段と、
　前記算出手段によって算出された前記回路素子の数量と前記入力手段によって入力された前記各最大数情報とを比較する比較手段と、
　前記比較手段の比較結果に基づいて前記回路素子の数量が前記最大数を超えているかどうかを判定する判定手段とを備えることを特徴とする半導体回路の解析装置。」
という事項を追加した。
　前記事項によると、入力手段において入力される最大数情報、及び、算出手段において算出される数量は、半導体回路の各外部端子に配線のみを介して接続できる回路素子に関するものである。
　ここで、半導体回路において、各外部端子に配線のみを介して接続できる回路素子とは、半導体回路の入出力素子に他ならない。
　一方、当初明細書００２２−００２６段落の記載からすれば、算出手段において算出される数量は、半導体回路の入出力素子に関するものではないことは明白である。
　また、算出手段において算出される数量が半導体回路の入出力素子に関するものではない以上、前記数量に対する設計制約であると考えられる前記最大数情報も半導体回路の入出力素子に関するものではないことは明らかである。
　してみれば、前記事項は当初明細書又は図面と矛盾するものである。
　したがって、前記補正は当初明細書又は図面に記載した事項の範囲内においてしたものではない。
(2)(1)と同様の理由により、請求項２乃至６、及び、発明の詳細な説明０００８−０００９、００３１段落についての補正も、当初明細書又は図面に記載した事項の範囲内においてしたものではない。」
　
　３　当審の判断
　本願発明に記載された「前記入力手段によって入力された前記回路構成情報から前記各外部端子に配線のみを介して接続されている回路素子の数量を算出する算出手段」が、当初明細書に記載された範囲内の事項か否か検討する。
　当初明細書の段落【００２２】ないし【００２６】の回路素子の数量の算出に関する記載は、前記「第２＿２　（２）」に記載したとおりである。
　当初明細書の段落【００２２】ないし【００２６】記載の「フリップフロップ回路」、「インバータ」、「バッファ」、「アンド回路」、及び「デコーダ」は、いずれも回路を構成する各部分単位であるから「回路素子」といえる。
　このうち外部端子に配線のみを介して接続されているのは、順序回路以外の回路素子である「インバータ」及び「バッファ」であるが、当初明細書記載の算出処理は、段落【００２６】に記載されたとおり「各外部端子側からみて順序回路以外の回路素子を、回路素子数を算出するときに考慮しないようにして、順序回路の接続数を算出する」処理であるから、単に「各外部端子に配線のみを介して接続されている回路素子の数量を算出する」処理とは異なる処理といえ、本願発明に記載された「前記入力手段によって入力された前記回路構成情報から前記各外部端子に配線のみを介して接続されている回路素子の数量を算出する算出手段」は当初明細書に記載された事項とはいえない。
　そして、出願時の技術常識からみて、各外部端子に配線のみを介して接続されている任意の回路素子の数量を算出することが容易であるとしても、当初明細書には、「各外部端子に配線のみを介して接続されている回路素子の数量を算出する」処理を示唆する記載はなく、「各外部端子に配線のみを介して接続されている回路素子の数量を算出する」処理が当初明細書に記載されているのと同然であるとはいえない。
　よって、この補正は願書に最初に添付した明細書又は図面に記載した事項の範囲内においてしたものではない。
　
　４　むすび
　したがって、平成１６年６月７日付けの手続補正書による補正は、特許法第１７条の２第３項に規定する要件を満たしていない。
　よって、結論のとおり審決する。