【事件の表示】
　特願２０００−　５９２７９「ＤＲＡＭ回路およびその制御方法」拒絶査定不服審判事件〔平成１３年　９月１４日出願公開、特開２００１−２５０３８０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯
　本願は、平成１２年３月３日の出願であって、平成１４年１１月８日付の拒絶の理由の通知に対して、その指定された期間内である、平成１５年５月１２日付で意見書及び手続補正書を提出したが、平成１６年５月２１日付で最後の拒絶の理由が通知され、その指定された期間内である、平成１６年８月１３日付で手続補正書を提出したが、平成１７年５月２７日付でその手続補正が却下され、同日付で拒絶の査定を受けたものであり、この査定を不服として、平成１７年８月２３日付で審判請求がなされるとともに、同日付で手続補正がなされたものである。
　
２．平成１７年８月２３日付の手続補正についての補正却下の決定
　［補正却下の決定の結論］
　　平成１７年８月２３日付の手続補正を却下する。
　
  [理由]
　（１）補正後の本願発明
　本件補正により、特許請求の範囲の請求項１は、
　
「【請求項１】メモリ・セルと、
　ビット・ライン・ペアと、
　前記ビット・ライン・ペアを介してメモリ・セルと接続するセンス・アンプと、
　データ・ライン・ペアと、
　前記センス・アンプを介して前記ビット・ライン・ペアと対応する前記データ・ライン・ペアを接続するためのカラム・スイッチと、を有するＤＲＡＭ回路において、
　
前記カラム・スイッチは、前記センス・アンプとカラム・セレクト・ラインに接続する第１カラム・スイッチと、当該第１カラム・スイッチと前記データ・ライン・ペアに接続する第２カラム・スイッチとを含み、さらに、　前記第２カラム・スイッチは、ライト・マスク・オペレーションにおいて、前記データ・ライン・ペアの第一の電位に応じてオフし、そのオフ状態を自己保持しつつ、前記データ・ライン・ペアと対応する前記ビット・ライン・ペアを非導通とする
（なお、下線部は、補正箇所を示すために付したものである。）
　
と補正された。
　上記補正は、補正前の請求項１に係る発明を特定するために必要な事項である「カラム・スイッチ」について「
前記センス・アンプとカラム・セレクト・ラインに接続する第１カラム・スイッチと、当該第１カラム・スイッチと前記データ・ライン・ペアに接続する第２カラム・スイッチとを含み
前記第２カラム・スイッチ
ライト・マスク・オペレーションにおいて、前記データ・ライン・ペアの第一の電位に応じてオフし、そのオフ状態を自己保持しつつ、前記データ・ライン・ペアと対応する前記ビット・ライン・ペアを非導通とする
　そこで、本件補正後の前記請求項１に係る発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法１７条の２第５項において準用する同法１２６条５項の規定に適合するか）について以下に検討する。
　
　（２）引用刊行物
　原査定の拒絶の理由で引用された特開平８−２４９８８４号公報（以下、「引用刊行物１」という。）には、図面と共に次の事項が記載されている。
　
（イ）「【特許請求の範囲】
【請求項１】  入力端子に印加された入力データを半導体メモリへ転送するための一対のデータバスと、前記入力データに基づき一対のデータバスを駆動する一対のドライバー回路手段と、ドライバー回路手段を入力データが入力される前の一定の期間に前記入力端子に入力されたライト選択データに基づいて制御するラッチ回路手段と、一対のデータバスを所定の電圧にプリチャージするためのプリチャージ回路手段と、一対のデータバスとメモリセルの一対のビット線との間に介在されたスイッチ回路手段とを有し、前記スイッチ回路手段は、前記一対のデータバスの論理状態に基づいてオンオフすることにより、前記入力データがメモリセルに書き込まれるか否かが選択されるようにしたことを特徴とする半導体メモリのライトパービット回路。」（２ページ左欄１行〜１５行）
　
（ロ）「【０００１】
【産業上の利用分野】本発明は、半導体メモリのライトパービット回路の改良に関する。
【０００２】
【従来の技術】ライトパービット機能は、ＤＲＡＭ等の半導体メモリにおいて、任意のＩ／Ｏ端子にデータを選択的にライトする機能である。この機能を実現するために、従来の半導体メモリは、図５に示すように各Ｉ／Ｏ毎にデータバスＤＢjと、ライトビット選択をするためのライトパービット・データバスＷＢjを設けている。
【０００３】Ｉ／Ｏｊ端子に入力されるライト選択データは、制御パルスφwの発生するタイミングでラッチ回路５１〜５４に取り込まれ、ライトパービット・データバスＷＢｊに出力される。そして、このライト選択データは、半導体メモリのマット（４１）〜（４４）毎に設けられたスイッチ回路（６１）〜（６４）の開閉を制御するために用いられる。本来の入力データは、ライト選択データのラッチ後にデータバスＤＢｊを通ってスイッチ回路（６１）〜（６４）に入力される。そして、スイッチ回路（６１）〜（６４）は上記のライト選択データに応じて開閉することにより、マット（４１）〜（４４）毎に入力データをライトするか否かを選択することが可能となる。」（２ページ左欄２２行〜４４行）
　
（ハ）「【０００６】図７は、具体的な回路構成を示す図であり、図５に示す回路のうち１ビット分（Ｉ／Ｏ1）を抜き出したものである。一対のデータバスＤＢ1，＊ＤＢ1にはプリチャージ回路（７１）が接続されており、ドライバー回路（８１）によって駆動される。そして、データバスＤＢ，＊ＤＢに接続されたスイッチ回路（６１）は、ライトパイビットデータバスＷＢ1及びライトイネーブル信号ＷＥによって制御されている。なお、（９１）はビット線ＢＬ，＊ＢＬに転送されたデータを増幅するためのライト増幅器、（１０１）は、リード増幅器である。」（２ページ右欄９行〜１９行）
　
（ニ）「【００１４】
【実施例】以下で、本発明の実施例に係る半導体メモリのライトパービット回路について、図１乃至図４を参照して説明する。図１は、ライトパービット回路の１ビット分の構成を示す図である。従来例と異なる点は、ラッチ回路（５１）の出力をデータバスＤＢ１，＊ＤＢ１と共に配線するのではなく、ドライバー回路（８１）に供給しドライバートランジスタＴＲ１，ＴＲ２の制御に用いていること、スイッチ回路（６１）の制御は、データバスＤＢ１，＊ＤＢ１を２入力とするナンド回路（２１）の出力で行うことである。なお、ラッチ回路（５１）は、例えば、図２に示す回路で構成することができる。」（３ページ左欄１８行〜３０行）
　
（ホ）「【００１６】Ｉ／Ｏ1端子におけるライト選択データは、制御パルスφwの立ち上がりでラッチ回路（５１）でラッチされ、その出力ＭＥ１は、ドライバー回路（８１）の２つのナンド回路に供給される。また、一対のデータバスＤＢ１，＊ＤＢ１はライトモードに先立ち、Ｈレベルにプリチャージされている。以下、ＭＥ１がＬの場合とＨの場合に分けて説明する。
【００１７】（１）ＭＥ１＝Ｌのとき （図３）
ＭＥ１の立ち下がりに基づき、ドライバートランジスタＴＲ１，ＴＲ２は共にオフし、一対のデータバスＤＢ１，＊ＤＢ１はプリチャージされたＨレベルを保持し、その結果、そのデータバスを２入力とするナンド回路（２１）の出力はＬとなる。よって、スイッチ回路（６１）はオフ状態（ライト不可）となり、Ｉ／Ｏ１端子に、例えば「０」のデータが入力されていてもメモリセルには書き込まれない。すなわち、このビットの入力データはマスクされる。
【００１８】（２）ＭＥ１＝Ｈのとき（図４）
ライト選択データ「１」をラッチした後、Ｉ／Ｏ１端子にデータ「０」が入力されると、データバスＤＢ１はＨレベル，＊ＤＢ１は、Ｌレベルになるので、ナンド回路（２１）の出力はＨとなり、スイッチ回路（６１）はオン状態（ライト可能）となる。したがって、Ｉ／Ｏ１端子に入力された入力データはライト増幅器９１によって、メモリセル（不図示）に入力データ「０」が書き込まれる。
【００１９】このように、本発明は、一対のデータバスＤＢ１，＊ＤＢ１の論理状態によって、ライトの可否を選択するようにしたものであり、従来のようにライトパービット・データバスを削除できるので、その分パターン面積を節約することができる。」（３ページ左欄３８行〜右欄１８行）
　
　以上の記載から、引用刊行物１には、次の発明（以下「引用刊行物１記載発明」という。）が記載されているものと認める。
　
「ＤＲＡＭ等の半導体メモリにおけるライトパービット回路であって、
　入力端子Ｉ／Ｏ１に印加された入力データを半導体メモリへ転送するための一対のデータバスＤＢ１、＊ＤＢ１と、
　前記入力データに基づき一対のデータバスＤＢ１、＊ＤＢ１を駆動する一対のドライバー回路（８１）と、
　ドライバー回路（８１）を入力データが入力される前の一定の期間に前記入力端子Ｉ／Ｏ１に入力されたライト選択データに基づいて制御するラッチ回路（５１）と、
　一対のデータバスＤＢ１、＊ＤＢ１を所定の電圧にプリチャージするためのプリチャージ回路（７１）と、
　一対のデータバスＤＢ１、＊ＤＢ１とメモリセルの一対のビット線ＢＬ，＊ＢＬとの間に介在されたスイッチ回路（６１）と、
　ビット線ＢＬ，＊ＢＬに転送されたデータを増幅するためのライト増幅器（９１）及びリード増幅器（１０１）とを有し、
　Ｉ／Ｏ1端子におけるライト選択データは、制御パルスφwの立ち上がりでラッチ回路（５１）でラッチされ、その出力ＭＥ１は、ドライバー回路（８１）の２つのナンド回路に供給され、
　一対のデータバスＤＢ１，＊ＤＢ１はライトモードに先立ち、Ｈレベルにプリチャージされており、
　ＭＥ１＝Ｌのときは、
　ＭＥ１の立ち下がりに基づき、ドライバートランジスタＴＲ１，ＴＲ２は共にオフし、一対のデータバスＤＢ１，＊ＤＢ１はプリチャージされたＨレベルを保持し、その結果、そのデータバスを２入力とするナンド回路（２１）の出力はＬとなって、スイッチ回路（６１）はオフ状態（ライト不可）となり、Ｉ／Ｏ１端子に、例えば「０」のデータが入力されていてもメモリセルには書き込まれず、このビットの入力データはマスクされて、
　前記スイッチ回路（６１）は、マット毎に設けられ、マット毎に前記一対のデータバスの論理状態に基づいてオンオフすることにより、前記入力データがメモリセルに書き込まれるか否かが選択されるようにしたライトパービット回路」
　
　同じく原査定の拒絶の理由で引用された特開２０００−３０４５４号公報（以下、「引用刊行物２」という。）には、図面と共に次の事項が記載されている。
　
（ヘ）「【発明の属する技術分野】本発明は、少なくとも１つの差動増幅器を介してビット対線に接続されているデータ対線を有しており、データが差信号の形でデータ対線から差動増幅器を介してビット対線へ伝送され、そこから接続されたメモリセルへ伝送される、集積メモリに関する。
【０００２】
【従来の技術】この種のＤＲＡＭ形のメモリは、Betty Prince Semiconductor Memories−a handbook of Design, Manufacture and Application, 2. Aufl., JohnWiley and Sons, West Sussex, 1996 の258頁、図６．２６ａに示されている。差動増幅器は書き込み／読み出し増幅器であり、したがってデータはデータ対線とビット対線との間で双方向に伝送可能である。」（２ページ左欄４５行〜右欄８行）
　
（ト）「【００１４】データ対線ＤＬ、／ＤＬ間の接続線路には第１のトランジスタＴ１および第２のトランジスタＴ２が設けられており、これらのトランジスタのゲートには活性化信号ＡＫＴが接続されている。活性化信号ＡＫＴはデータ対線を差動増幅器ＳＡから分離するのに用いられる。この後この個所についてはこれ以上詳しくは言及しない。またデータ対線と差動増幅器ＳＡとの間には第３のトランジスタおよび第４のトランジスタが配置されており、データ対線のうち第１の線路ＤＬは第３のトランジスタＴ３および第１のトランジスタＴ１から成る直列回路を介して差動増幅器ＳＡの第１の端子に接続されており、データ対線の第２の線路／ＤＬは第４のトランジスタＴ４および第２のトランジスタＴ２から成る直列回路を介して差動増幅器の第２の端子に接続されている。
【００１５】図１の集積メモリはさらに２つの入力側を備えた検出器ユニットＤを有しており、入力側はそれぞれデータ対線ＤＬ、／ＤＬの線路へ接続されている。検出器ユニットＤはＯＲゲートＯＲを有しており、このゲートの入力側は検出器ユニットＤの入力側に接続されている。ＯＲゲートＯＲの出力側は第３のトランジスタＴ３のゲートと、第４のトランジスタＴ４のゲートとに接続されている。ＯＲゲートＯＲの出力側にイネーブル信号ＥＮが発生される。」（３ページ右欄２５行〜４８行）
　
（チ）「【００１７】図３によれば、同様に制御ユニットＣによって調整されるさらに別の電位状態が存在する。この第４の電位状態ではデータ対線ＤＬ、／ＤＬの２つの線路ともローレベルを有する。この電位状態は制御機能を検出器ユニットＤによってトリガするために用いられる。ここでの実施例はデータ対線の種々のタイプの第４の電位状態の評価とそこから生じる制御機能とに該当する。
【００１８】改めて図１を見てみるとわかるように、図３の表の第１の３つの列に示されているデータ対線の電位状態が検出器ユニットＤの出力側に生じた場合、イネーブル信号ＥＮは常にハイレベルを有し、これにより第３のトランジスタＴ３および第４のトランジスタＴ４が導通接続される。このためこの実施例では差動増幅器ＳＡは、活性化信号ＡＫＴが同様にハイレベルを有するかぎり、動作可能である。また図１でデータ対線ＤＬ、／ＤＬの２つの線路が放電される場合、つまりこれら２つの線路がローレベルすなわちグラウンドを有する場合には、イネーブル信号ＥＮもローレベルを有し、第３のトランジスタＴ３および第４のトランジスタＴ４は阻止される。図３の表の最後の列に示されているデータ対線の電位状態が図１で生じた場合には、差動増幅器ＳＡは活性化信号ＡＫＴの状態とは無関係にデータ対線から分離され、不活性化される。」（４ページ左欄２５行〜４７行）
　
　以上の記載から、引用刊行物２には、次の発明（以下、「引用刊行物２記載発明」という。）が記載されているものと認める。
　
「データ対線ＤＬ、／ＤＬ間の接続線路には第１のトランジスタＴ１および第２のトランジスタＴ２が設けられており、これらのトランジスタのゲートには活性化信号ＡＫＴが接続され、活性化信号ＡＫＴはデータ対線を差動増幅器ＳＡから分離するのに用いられ、
　差動増幅器を介してビット対線に接続されているデータ対線を有しており、
　データ対線と差動増幅器ＳＡとの間には第３のトランジスタおよび第４のトランジスタが配置されており、データ対線のうち第１の線路ＤＬは第３のトランジスタＴ３および第１のトランジスタＴ１から成る直列回路を介して差動増幅器ＳＡの第１の端子に接続されており、データ対線の第２の線路／ＤＬは第４のトランジスタＴ４および第２のトランジスタＴ２から成る直列回路を介して差動増幅器の第２の端子に接続されており、
　さらに２つの入力側を備えた検出器ユニットＤを有しており、入力側はそれぞれデータ対線ＤＬ、／ＤＬの線路へ接続され、
　データ対線ＤＬ、／ＤＬの２つの線路ともローレベルを有する第４の電位状態では、第３のトランジスタＴ３および第４のトランジスタＴ４は阻止され、
　差動増幅器ＳＡは活性化信号ＡＫＴの状態とは無関係にデータ対線から分離され、不活性化される
　ＤＲＡＭ形集積メモリ」
　
　（３）対比
　そこで、本願補正発明と引用刊行物１記載発明とを対比すると、「メモリセル」は、本願補正発明の「メモリ・セル」に相当し、以下同様に、「ビット線ＢＬ，＊ＢＬ」は「ビット・ライン・ペア」に、「ビット線ＢＬ，＊ＢＬに転送されたデータを増幅するためのライト増幅器（９１）」は「ビット・ライン・ペアを介してメモリ・セルと接続するセンス・アンプ」にそれぞれ相当する。
　
　引用刊行物１記載発明は、「ＤＲＡＭ等の半導体メモリにおけるライトパービット回路」であるから、「ＤＲＡＭ回路」であるということができる。
　引用刊行物１記載発明は、「一対のデータバスＤＢ１、＊ＤＢ１とメモリセルの一対のビット線ＢＬ，＊ＢＬとの間に介在されたスイッチ回路（６１）」を有することから、本願補正発明とは、「前記センス・アンプを介して前記ビット・ライン・ペアと対応する前記データ・ライン・ペアを接続するためのカラム・スイッチ」を有する点で一致するといえる。
　また、引用刊行物１記載発明は、「一対のデータバスＤＢ１，＊ＤＢ１はプリチャージされたＨレベルを保持し、その結果、そのデータバスを２入力とするナンド回路（２１）の出力はＬとなって、スイッチ回路（６１）はオフ状態（ライト不可）となり、Ｉ／Ｏ１端子に、例えば「０」のデータが入力されていてもメモリセルには書き込まれず、このビットの入力データはマスクされ」るものである。そして、引用刊行物１記載発明は、「ドライバー回路（８１）を入力データが入力される前の一定の期間に前記入力端子Ｉ／Ｏ１に入力されたライト選択データに基づいて制御するラッチ回路（５１）」を有し、「Ｉ／Ｏ1端子におけるライト選択データは、制御パルスφwの立ち上がりでラッチ回路（５１）でラッチされ、その出力ＭＥ１」が１のときに、「スイッチ回路（６１）はオフ状態（ライト不可）」となることから、引用刊行物１記載発明の「入力データが入力される前の一定の期間に」到来する「ライト選択データ」によってライト不可となるオペレーションが存在し、これは本願補正発明の「ライト・マスク・オペレーション」に相当するものであり、本願補正発明とは、カラム・スイッチがライト・マスク・オペレーションにおいてオフし、当該カラム・スイッチに接続する前記データ・ライン・ペアと対応する前記ビット・ライン・ペアが非導通となる点で一致するといえる。
　
　以上を総合して、引用刊行物１記載発明と本願補正発明とは、
　
「メモリ・セルと、
　ビット・ライン・ペアと、
　前記ビット・ライン・ペアを介してメモリ・セルと接続するセンス・アンプと、
　データ・ライン・ペアと、
　前記センス・アンプを介して前記ビット・ライン・ペアと対応する前記データ・ライン・ペアを接続するためのカラム・スイッチと、を有するＤＲＡＭ回路において、
　カラム・スイッチがライト・マスク・オペレーションにおいてオフし、当該カラム・スイッチに接続する前記データ・ライン・ペアと対応する前記ビット・ライン・ペアが非導通となる、ＤＲＡＭ回路。」
　
の点で一致し、以下の点で相違している。
　
［相違点］本願補正発明のカラム・スイッチは、センス・アンプとカラム・セレクト・ラインに接続する第１カラム・スイッチと、当該第１カラム・スイッチとデータ・ライン・ペアに接続する第２カラム・スイッチとを含み、さらに、前記第２カラム・スイッチは、ライト・マスク・オペレーションにおいて、前記データ・ライン・ペアの第一の電位に応じてオフし、そのオフ状態を自己保持しつつ、前記データ・ライン・ペアと対応する前記ビット・ライン・ペアを非導通とするのに対し、引用刊行物１記載発明のカラム・スイッチは、ライト・マスク・オペレーションにおいてライト・マスク・オペレーションにおいてオフし、当該カラム・スイッチに接続する前記データ・ライン・ペアと対応する前記ビット・ライン・ペアが非導通となるものの、センス・アンプとカラム・セレクト・ラインに接続する第１カラム・スイッチに関しての記載がなされていない点。
　
　（４）判断
　引用刊行物２記載発明の「データ対線ＤＬ、／ＤＬ」、「差動増幅器ＳＡ」は、本願補正発明の「データ・ライン・ペア」、「センス・アンプ」にそれぞれ相当する。
　引用刊行物２記載発明の「第１のトランジスタＴ１および第２のトランジスタＴ２」は、「これらのトランジスタのゲートには活性化信号ＡＫＴが接続され、活性化信号ＡＫＴはデータ対線を差動増幅器ＳＡから分離するのに用いられ」るものであり、当該活性化信号ＡＫＴは、データ線対ＤＬ、／ＤＬと差動増幅器及びビット対線との分離・接続を制御するものと認められるから、本願補正発明の「センス・アンプとカラム・セレクト・ラインに接続する第１カラム・スイッチ」に相当するといえる。同じく引用刊行物２記載発明の「第３のトランジスタＴ３」及び「第４のトランジスタＴ４」は、データ対線ＤＬ，／ＤＬとトランジスタＴ１及びＴ２とに接続されるものであるから、本願補正発明の「第１カラム・スイッチと前記データ・ライン・ペアに接続する第２カラム・スイッチ」に相当するといえる。
　そして、本願補正発明の第２のカラム・スイッチの「ライト・マスク・オペレーションにおいて、前記データ・ライン・ペアの第一の電位に応じてオフし、そのオフ状態を自己保持しつつ」とは、本願明細書の段落【００１２】の記載によると、データ・ライン・ペアをいずれもＬｏｗ（第１電位）に固定することによっていずれもオフし、その状態を自己保持することである。一方、引用刊行物２記載発明の第２カラム・スイッチは、「データ対線ＤＬ、／ＤＬの２つの線路ともローレベルを有する第４の電位状態では、第３のトランジスタＴ３および第４のトランジスタＴ４は阻止され、
　差動増幅器ＳＡは活性化信号ＡＫＴの状態とは無関係にデータ対線から分離され、不活性化される」ことから、「前記データ・ライン・ペアの第一の電位に応じてオフし、そのオフ状態を自己保持しつつ、前記データ・ライン・ペアと対応する前記ビット・ライン・ペアを非導通とする」といえるから、結局引用刊行物２記載発明は、
　
「ＤＲＡＭ回路において、
　カラム・スイッチは、センス・アンプとカラム・セレクト・ラインに接続する第１カラム・スイッチと、当該第１カラム・スイッチと前記データ・ライン・ペアに接続する第２カラム・スイッチとを含み、さらに、
　前記第２カラム・スイッチは、データ・ライン・ペアの第一の電位に応じてオフし、そのオフ状態を自己保持しつつ、前記データ・ライン・ペアと対応するビット・ライン・ペアを非導通とするＤＲＡＭ回路」
　
といえる。
　そして、引用刊行物１記載発明と引用刊行物２記載発明とは、ともにＤＲＡＭの回路であるという技術関連性を有するから、引用刊行物１記載発明のライト・マスク・オペレーションにおいてオフするカラム・スイッチとして、引用刊行物２記載発明の上記技術を採用して、カラム・スイッチを、センス・アンプとカラム・セレクト・ラインに接続する第１カラム・スイッチと、当該第１カラム・スイッチとデータ・ライン・ペアに接続する第２カラム・スイッチとを含み、さらに、前記第２カラム・スイッチは、ライト・マスク・オペレーションにおいて、前記データ・ライン・ペアの第一の電位に応じてオフし、そのオフ状態を自己保持しつつ、前記データ・ライン・ペアと対応する前記ビット・ライン・ペアを非導通とすることは当業者にとって容易である。
　
　また、本願補正発明の効果も、引用刊行物１及び２の記載に基づけば、当業者が普通に想起する範囲内のものである。
　
　（５）むすび
  したがって、本願補正発明は、引用刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。
　以上のとおり、本件補正は、特許法１７条の２第５項において準用する同法１２６条５項の規定に適合せず、特許法１５９条１項において読み替えて準用する同法５３条１項の規定により却下されるべきものである。
　
３．本願発明について
　平成１７年８月２３日付の手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１５年５月１２日付手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
　
「【請求項１】　メモリ・セルと、
  ビット・ライン・ペアと、
  前記ビット・ライン・ペアを介してメモリ・セルと接続するセンス・アンプと、
  データ・ライン・ペアと、
  前記センス・アンプを介して前記ビット・ライン・ペアと対応する前記データ・ライン・ペアを接続するためのカラム・スイッチと、を有するＤＲＡＭ回路において、
  予め選択されたカラム・スイッチがライト・マスク・オペレーションにおいてオフし、当該カラム・スイッチに接続する前記データ・ライン・ペアと対応する前記ビット・ライン・ペアが非導通となることを特徴とするＤＲＡＭ回路。」
　
（１）引用刊行物
　原査定の拒絶の理由に引用された引用刊行物、及びその記載事項は、前記「２．（２）」に記載したとおりである。
　
（２）対比・判断
　本願発明は、前記「２．（１）」で検討した本願補正発明から「カラム・スイッチ」についての「前記センス・アンプとカラム・セレクト・ラインに接続する第１カラム・スイッチと、当該第１カラム・スイッチと前記データ・ライン・ペアに接続する第２カラム・スイッチとを含み」という構成及び「前記第２カラム・スイッチは、ライト・マスク・オペレーションにおいて、前記データ・ライン・ペアの第一の電位に応じてオフし、そのオフ状態を自己保持しつつ」という構成を省いたものである。
　そうすると、本願発明の構成要件をすべて含み、さらに他の構成要件を付加したものに相当する本願補正発明が、前記「２．（４）」に記載したとおり、引用刊行物１及び２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用刊行物１及び２に記載された発明に基づいて、当業者が容易に発明をすることができたものである。
　
（３）むすび
　以上のとおり、本願発明は、引用刊行物１及び２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。