【事件の表示】
　特願２００５−１６６３８２「処理システム」拒絶査定不服審判事件〔平成１７年１１月１７日出願公開、特開２００５−３２２２６５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成４年２月５日（パリ条約による優先権主張１９９１年２月６日、米国）に出願した特願平４−１９８１５号の一部を平成１７年６月７日に新たな特許出願としたものであって、同年７月７日付けで手続補正がなされ、平成１８年８月３１日付けで拒絶理由が通知され、平成１９年３月５日付けで手続補正がなされ、同年５月１５日付けで再度拒絶理由が通知され、同年１１月２１日付けで手続補正がなされたものの、前記手続補正に対しては同年１２月１１日付けで補正の却下の決定がなされ、平成２０年８月７日付けで拒絶査定がなされた。これに対し、同年１１月１０日に拒絶査定を不服とする審判請求がなされ、同年１２月１０日付けで手続補正がなされ、平成２１年６月２９日付けで前置報告がなされ、同年８月７日付けで当審より審尋がなされたが、回答はなされなかったものである。
　
２．本願発明
　本願の請求項１に係る発明（以下、「本願発明」という。）は、平成２０年１２月１０日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された次のとおりのものである。 
　
「複数のメモリバンクを持つメモリを含む処理システムにおいて使用する方法において、
　最下位部分ではないアドレスの一部によって特定される第１メモリバンクに対するアクセスを開始するステップと、
　前記第１メモリバンクから、対応する固有アドレスによってそれぞれ特定可能である第１の複数データ単位を読み出すステップと、
　システムクロックの第１遷移において前記第１の複数データ単位を出力するステップと、
　前記第１メモリバンクから第１の複数データ単位を読み出すステップの完了前に、第２メモリバンクに対するアクセスを開始するステップと、
　前記第１メモリバンクから第１の複数データ単位を読み出すステップに続いて、前記第２メモリバンクから、対応する固有アドレスによって特定可能である第２の複数データ単位を読み出すステップと、
　前記システムクロックの第２遷移において前記第２の複数データ単位を出力するステップとを含む方法。」 
　
３．引用例
　原査定の拒絶の理由に引用された特開昭６３−４０９５４号公報（以下、「引用文献１」という。）には、 図面と共に次の事項が記載されている。
 　
Ａ．「第１図は本発明の一実施例を示すブロック図である。図において、本発明の一実施例は図示せぬ処理装置とのインタフェ−ス部１とメモリユニット２〜５とにより構成されている。 
　インタフェ−ス部１において、アドレスレジスタ１０は信号線１１１から送出されてくるアドレスをセットし、信号線１００、１０１から送出する。リクエストレジスタ１１は信号線１１２からのリクエスト信号をセットし、倍アクセスモ−ドレジスタ１２は信号線１１４からの書込み要求信号（本ビットが値「１」のときに書込み動作を行う。）をセットする。 
　書込みデ−タレジスタ１４は信号線１１５から送出されてくる書込みデ−タをセットし、信号線１０５から各メモリモジュールに対して送出する。読出しデ−タレジスタ１５は信号線２１５、３１５、４１５、５１５から送出されてくる各メモリモジュールから読出されたデ−タをセットし、信号線１１６から処理装置に対して送出する。 
　デコ−ダ１６は信号線１０１からのアドレス下２ビットと信号線１０２からのリクエスト信号とにより各メモリユニット２〜５に対するリクエスト信号を作り、信号線１０６〜１０９から夫々メモリユニット２〜５に送出する。 
　一方、メモリユニット２において、書込みデ−タレジスタ２２は信号線１０５から送出されたレジスタ１４の内容をセットする。倍アクセスモ−ドレジスタ２０は信号線１０３から送出されてくるレジスタ１２の内容をセットし、レジスタ２０の出力は信号線２００により論理積回路２９−０に送出される。論理積回路２９−０では信号線５１０より送出されてくるメモリユニット５のリクエストレジスタ５７−１の出力（レジスタ５７−１はメモリユニット５のリクエスト信号がセットされる）とレジスタ２０の値との論理積をとって信号線２０３から倍アクセスリクエスト信号として送出する。 
　セレクタ２３−０には信号線１００によりアドレスレジスタ１０の下２ビットを除いた内容と、また信号線５０７によりメモリユニット５のアドレスレジスタ５５の内容とが入力されており、信号線２０３からの値が「０」のときには信号線１００を、信号線２０３からの値が「１」のときには信号線５０７を夫々選択して信号線２０４からアドレスレジスタ２５に送出する。アドレスレジスタ２５は信号線２０４からのセレクタ２３−０の出力をセットし、この出力の下２ビットが信号線２０８によりバンクコントロ−ル回路２６へ送出され、セレクタ２３−０からの出力が信号線２０７によりバンク２４−０〜２４−３およびメモリユニット３に送出される。 
　セレクタ２３−１には信号線１０４により書込み要求レジスタ１３の内容が入力され、また、信号線５０５によりメモリユニット５の書込み要求レジスタ５１の内容が入力されている。セレクタ２３−１は信号線２０３からの値が「０」のときには信号線１０４を、値が「１」のときは信号線５０５を選択し、信号線２０１により書込み要求レジスタ２１に送出する。書込み要求レジスタ２１はセレクタ２３−１の出力をセットし、信号線２０５によりバンクコントロ−ル回路２６およびメモリユニット３のセレクタ３３−１に対して書込み要求信号を送出する。 
　倍アクセスリクエストレジスタ２７−０はメモリユニット２に対するリクエストが倍アクセスリクエストであることを示すレジスタであり、論理積回路２９−０出力を信号線２０３により入力し、論理和回路２９−１に対して信号線２１６により出力する。リクエストレジスタ２７−１はメモリユニット２に対するデコ−ダ１６からのリクエストを示すレジスタであり、信号線１０６によりデコ−ダ１６から入力され、信号線２１０により論理和回路２９−１およびメモリユニット３の論理積回路３９−０に対して出力する。 
　論理和回路２９−１は倍アクセスリクエストレジスタ２７−０とリクエストレジスタ２７−１との論理和をとり、信号線２０６によりバンクコントロ−ル回路２６に出力する。バンクコントロ−ル回路２６では信号線２０８から送出されるアドレスレジスタ２５の下２ビット（バンクアドレスを示す）と、信号線２０５から送出されてくる書込み要求信号と、信号線２０６から送出されてくるリクエスト信号とからバンク２４−０〜２４−３に対する制御信号を生成し、夫々のバンク２４−０〜２４−３に信号線２０９−０〜２０９−３から送出する。 
　バンク２４−０〜２４−３は夫々独立に動作可能なメモリバンクであり、信号線２０２により共通の書込みデ−タが書込みデ−タレジスタ２２から供給されている。また、信号線２０７によつてアドレスレジスタ２５から共通のバンク内アドレスが供給されている。 
　バンクコントロ−ル回路２６では、たとえばレジスタ２５の下２ビツトの値が「００」のとき、リクエストレジスタ２７−１の値が「１」で、書込み要求レジスタ２１の値が「０」であれば信号線２０９−０によりバンク２４−０に対して読出し要求を送出する。 
　アドレスレジスタ２５の下２ビットの値が「１０」のとき、リクエストレジスタ２７−１の値が「１」で、書込み要求レジスタ２１の値が「１」であれば信号線２０９−２により書込み要求信号がバンク２４−２に送出される。他のバンク２４−１、２４−３についても同様に信号線２０９−１、２０９−３により要求信号が送出される。 
　バンク２４−０〜２４−３からの読出しデ−タは、信号線２１１〜２１４により論理和回路２８に夫々出力されて論理和がとられ、メモリユニット２からの読出しデ−タとして信号線２１５から論理和回路１７に送出される。」（公報第２頁右上欄第１６行〜第３頁左下欄第２０行）
 　
Ｂ．「各メモリユニット２〜５の読出しデ−タの出力は信号線２１５、３１５、４１５、５１５により論理和回路１７に送出され、信号線１１０により読出しデ−タレジスタ１５に送出される。各バンクからは読出しのタイミング以外では読出しデ−タとして値「０」が出力されているので、各読出しデ−タの論理和をとることにより必要な読出しデ−タが得られる。各メモリユニット２〜５内のバンクに対するアドレスは、メモリユニット２〜５の方向に番地づけされており、バンク２４〜０、３４−０、４４−０、５４−０、２４−１、３４−１、・・・の順にアドレスが１づつ増加している。」（公報第４頁右上欄第１７行〜左下欄第８行） 
　 
Ｃ．「次に、第５図は第４図と同じアクセスを倍アクセスを用いて処理した場合のタイミングチャートである。倍アクセスとはあるリクエストが倍アクセスモ−ドで１回受けつけられると、このリクエストに対する処理にひき続き、次のアドレスに対してこのリクエストと同じ処理を行うことである。すなわち、１回のリクエストで２回の処理（読出し２回または書込み２回）が行われる。 
　まず、タイミング１でインタフェース部１にＲ０番地に対する読出しのリクエストが倍アクセスで受付けられると、Ｒ０番地にひき続いてＲｏ＋１番地（Ｒ１番地とする）の読出しの処理が行われる。Ｒ０番地はアドレスの下２ビツトが値「００」であるから信号線１０６からの値が「１」となり、リクエストはメモリユニット２に対して送出される。　また、タイミング１では倍アクセスモ−ドレジスタ２０は値「０」であるとする。このとき、セレクタ２３−０およびセレクタ２３−１へ信号線２０３により入力される選択信号は値「０」である。よって、タイミング２ではアドレスレジスタ２５にアドレスレジスタ１０の値がセットされ、書込み要求レジスタ２１には書込み要求レジスタ１３の値「０」（読出しのリクエストなのでタイミング１でレジスタ１３は値「０」である）がセットされる。さらに、リクエストレジスタ２７−１にはデコ−ダ１６からの値「１」がセットされる。この出力は論理和回路２９−１を通ってバンクコントロ−ル回路２６に送出される。バンクコントロ−ル回路２６は信号線２０８と信号線２０５との出力から＃０バンク２４−０の読出しであることを知り、信号線２０９−０からバンク２４−０に対してＲ０番地の読出しを開始する。 
　タイミング２ではメモリユニット３の倍アクセスモ−ドレジスタ３０にも値「１」がセットされる。 
　タイミング３ではインタフェ−ス部１にＲ２番地の読出しが受付けられる。タイミング２において、リクエストレジスタ２７−１の値および倍アクセスモ−ドレジスタ３０の値が「１」であつたので信号線３０３からの値が「１」となり、アドレスレジスタ３５にはメモリユニット２のアドレスレジスタ２５の内容（Ｒ０）がセットされる。書込み要求レジスタ３１にはメモリユニット２の書込み要求レジスタ２１の内容（値「０」：読出し）がセットされる。またリクエストレジスタ３７−０には値「１」がセットされるが、リクエストレジスタ３７−１にはセットされない。 
　前述のようにアドレスはメモリユニット２〜５の方向に番地づけられているので、メモリユニット２〜５全体としてはＲ０番地の次の番地であるＲ１番地の読出しをタイミング２で受けつけた時と同じ動作が行われる。すなわち、タイミング１でＲ０番地からの倍アクセスを受けつけたことにより、Ｒ０番地と次の番地であるＲ１番地を連続して読出している。 
　このようにして、以後タイミング３、５、７、・・・でそれぞれ偶数バンク側（メモリユニット２、４）の番地に対し倍アクセスの読出しを行うことにより読出しデ−タレジスタ１５にはタイミング７以降１マシンサイクル毎にＲ０番地から連続した番地の読出しデ−タがセットされる。 」（公報第５頁左上欄第１９行〜右下欄第２０行） 
　
（あ）上記Ａによれば、引用文献１の記憶装置は、処理装置とのインタフェース部と４つのメモリユニットから構成され、各メモリユニットは４つのバンクを有している。
　
（い）インタフェース部のデコーダはアドレスレジスタにセットされたアドレスの下位２ビットからリクエスト信号を作成し、各メモリユニットに送出している。また、インタフェース部は下位２ビットを除いたアドレスをメモリユニットに送出している。
　
（う）上記Ｂによれば、メモリに対しては、メモリユニット２の＃０バンク、メモリユニット３の＃１バンクの順にアドレスが割り付けられている。
　
（え）メモリユニットでは、倍アクセスモードのとき前段のメモリユニットのアドレスレジスタの内容を選択して自メモリユニットのアドレスレジスタにセットしている。
　
（お）上記Ｃ及び第５図によれば、メモリユニット２の＃０バンクからの読み出しはタイミング５で完了するのに対し、メモリユニット３の＃１バンクからの読み出しはタイミング４で開始されている。また、メモリユニット２からの読出しデータはタイミング７でインタフェース部の読出しデータレジスタにセットされ、メモリユニット３からの読出しデータはタイミング８でインタフェース部の読出しデータレジスタにセットされている。
　
　以上より、引用文献１には、次の発明（以下、「引用発明」という。）が記載されている。
　
　処理装置とのインタフェース部と、４つのバンク（＃０，＃４，＃８，＃１２）を有する４つのメモリユニット（２，３，４，５）からなる記憶装置からデータを読み出す方法であって、
　アドレスはメモリユニット２の＃０バンク、メモリユニット３の＃１バンクの順に割り付けられており、インタフェース部のアドレスレジスタの下位２ビットによってメモリユニットが選択されるものであり、
　タイミング１でインタフェース部が読み出しを倍アクセスモードで受け付けると、インタフェース部のデコーダがアドレスの下位２ビットからメモリユニット２に対してリクエストを送出し、
　タイミング２で、メモリユニット２は下位２ビットを除いたアドレスをセットされたメモリユニット２のアドレスレジスタの出力により＃０バンクから読み出しを開始し、タイミング５で完了し、また、タイミング２でメモリユニット３の倍アクセスモードレジスタは倍アクセスモードにセットされ、
　タイミング３で、メモリユニット３は倍アクセスモードであるのでメモリユニット２のアドレスレジスタの内容が選択され、メモリユニット３のアドレスレジスタにセットされ、
　タイミング４で、メモリユニット３ではメモリユニット３のアドレスレジスタの出力により＃１バンクから読み出しを開始し、
　インタフェース部の読出しデータレジスタには、メモリユニット２からの読出しデータはタイミング７でセットされ、メモリ３からの読出しデータはタイミング８でセットされるように、
　読み出しが行われる記憶装置からデータを読み出す方法
　
４．対比
　本願発明と引用発明とを対比すると、
　引用発明の「メモリユニット」「メモリユニット２」「メモリユニット３」「記憶装置」「インタフェース部のアドレスレジスタの下位２ビット」は、それぞれ、本願発明の「メモリバンク」「第１メモリバンク」「第２メモリバンク」「メモリを含む処理システム」「アドレスの一部」に相当する。
　本願発明の「対応する固有アドレス」は、第１メモリバンクにおいては第１の複数データ単位を特定し、第２メモリバンクにおいては第２の複数データ単位を特定するものである。そして、引用発明の「下位２ビットを除いたアドレス」は、メモリユニット２では＃０バンクからの読み出し位置を指定し、倍アクセスモードではメモリユニット３のアドレスレジスタにセットされ、メモリユニット３の＃１バンクからの読み出し位置を指定しているから、結局のところ、本願発明の「対応する固有アドレス」に相当するものである。
　引用発明のタイミング１，２・・・は、状態の遷移と関連する目印であり、メモリ動作においてはシステムクロックによって変化するものであるから、引用発明のタイミング１，２・・・は，本願発明の「システムクロックの遷移」と同等のものである。
　引用発明では「 タイミング２で、メモリユニット２は下位２ビットを除いたアドレスをセットされたメモリユニット２のアドレスレジスタの出力により＃０バンクから読み出しを開始し」ているから、本願発明の「第１メモリバンクから、対応する固有アドレスによってそれぞれ特定可能である第１の複数データ単位を読み出すステップ」とは、読出しデータが複数のデータ単位である点を除いて、同等のステップを有している。
　引用発明では、メモリユニット２での読み出しの動作はタイミング５で完了しているのに対し、メモリユニット３ではタイミング４において読み出し動作が開始されているから、このことは、本願発明における「前記第１メモリバンクから第１の複数データ単位を読み出すステップの完了前に、第２メモリバンクに対するアクセスを開始する」こととは、読出しデータが複数のデータ単位である点を除いて、同等である。
　引用発明では、タイミング７でメモリユニット２からの読出しデータがデータレジスタにセットされ、タイミング８でメモリユニット３からの読出しデータがデータレジスタにセットされているから、このことは、本願発明の「システムクロックの第１遷移において前記第１の複数データ単位を出力する」「前記システムクロックの第２遷移において前記第２の複数データ単位を出力する」こととは、読出しデータが複数のデータ単位である点を除いて、同等である。更に、メモリユニット２からのデータ読出しに続いてメモリユニット３からのデータ読出しが行われているから、このことは、本願発明の「前記第１メモリバンクから第１のデータ単位を読み出すステップに続いて、前記第２メモリバンクから、対応する固有アドレスによって特定可能である第２のデータ単位を読み出す」こととは、読出しデータが複数のデータ単位である点を除いて、同等である。
　
　従って、本願発明と引用発明とは、次の一致点で一致し、相違点で相違している。
　
（一致点）
　複数のメモリバンクを持つメモリを含む処理システムにおいて使用する方法において、
　アドレスの一部によって特定される第１メモリバンクに対するアクセスを開始するステップと、
　前記第１メモリバンクから、対応する固有アドレスによってそれぞれ特定可能である第１のデータ単位を読み出すステップと、
　システムクロックの第１遷移において前記第１のデータ単位を出力するステップと、
　前記第１メモリバンクから第１のデータ単位を読み出すステップの完了前に、第２メモリバンクに対するアクセスを開始するステップと、
　前記第１メモリバンクから第１のデータ単位を読み出すステップに続いて、前記第２メモリバンクから、対応する固有アドレスによって特定可能である第２のデータ単位を読み出すステップと、
　前記システムクロックの第２遷移において前記第２のデータ単位を出力するステップとを含む方法
　
（相違点１）
　第１のメモリバンクを特定するアドレスの一部が、本願発明では最下位部分でないアドレスの一部であるのに対し、引用発明ではアドレスの下位２ビットである点
　
（相違点２）
　読出しデータが、本願発明では複数データ単位であるのに対し、引用発明では複数データ単位ではない点
　
５．相違点についての検討
相違点１，２について
　本願の優先権主張日前に頒布された特開昭６１−４２０４７号公報（以下、周知文献１という。）には、以下の事項が記載されている。
　
ア．「情報処理装置において使用される記憶装置はその読み書きのデータ幅は、演算処理装置のデータ処理幅及びシステムの必要総データ量等によって種々の幅を持つ。一般には、中小型では４Ｂ（バイト）、大型では８Ｂである。」（公報右下欄８行〜１２行）
　
イ．「第１図は記憶装置に送信されてくるアドレス情報の分割例を示す図である。本例では、記憶素子として６４ＫワードのダイナミックＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を使用している場合で、ローアドレス、カラムアドレスは記憶素子アドレスを示す。カード選択、チップ選択は記憶素子をワード方向に増やした時に使用される。第１図ケース１では、記憶装置の読み書き幅がバイト単位である場合、ケース２，ケース３は各々４Ｂ，８Ｂの場合である。更らにケース４は、記憶装置の総合データ転送量を増加したい場合、見掛けのサイクルタイムを向上させる方法としてインタリーブ動作を行うことがあるが、本例は２ウエイインタリーブを実施した場合の例である。第１図で示したように記憶装置の読み書き幅に応じて、記憶装置で実質的に使用するアドレスビットは種々異なる。」（公報１頁右下欄１９行〜２頁左上欄１６行）
　
ウ．「第２図は従来の記憶装置のアドレスレジスタ用集積回路の一例の構成を示すブロック図である。（中略）更に、本記憶装置では、１つの記憶装置へのリクエストで４Ｂ読み書きが基本となっている。」（公報２頁左上欄１７行〜右上欄９行）
　
　上記の記載からみて、以下の技術事項は周知（以下、周知技術１という。）ものといえる。
　情報処理装置においては、記憶装置の読み書きデータ幅はシステム構成に従って種々のデータ幅を持ち、一般的には４Ｂや８Ｂであり（上記ア）、1つの記憶装置に４Ｂ読み書きを行う例が示されている（上記ウ）。また、記憶装置に送られるアドレス分割例として、１Ｂ幅のケース１の他に、４Ｂ幅で２ウエイインターリーブを行う場合がケース４として示され、そこでは、Ａ２１をバンク選択に使用し、Ａ２２，Ａ２３をバイト選択に使用している（上記イ）。
　
　また、本願の優先権主張日前に頒布された　「８０３８６　ハードウェア・リファレンス・マニュアル，日本，　インテルジャパン株式会社，１９８８年　６月３０日，初版，　ｐ．１５−１７，５３−５７」（以下、周知文献２という。）には、以下の事項が記載されている。
　
エ．「８０３８６は、メモリ、Ｉ／Ｏ空間を物理的に連続した３２ビット長のダブルワードで構成する（メモリは２３０３２ビット配置、Ｉ／Ｏポートは２１４，３２ビットが最大）。各ダブルワードは、４の倍数の物理アドレスに置かれ、さらにその４バイトは、各々独立したアドレスを持つ。
　ピンＡ３１〜Ａ２は、物理アドレスの最上位ビットに対応している。これらのピンで、各４バイトごとのアドレスをアクセスする。物理アドレスの最下位２ビットは、対応するバイト・イネーブル出力（ＢＥ３＃−ＢＥ０＃）のアクティブ化に用いる。」（１５頁下から１行目〜１６頁５行目）
　
オ．「６−３−３−１　３−ＣＬＫ　ＤＲＡＭコントローラ
　図６−８に３ＣＬＫのＤＲＡＭコントローラを図示する。ＤＲＡＭの配列は、３２ビット幅ＤＲＡＭの２つのバンクにより構成される。図示された配列の上部と下部の半分が２つのバンクを示す。このバンクはそれぞれが、各ダブルワードに対する４つのバイトに沿って垂直に分けられる。
（中略）
２つのロウ・アドレス・ストローブ（ＲＡＳ）信号は各バンクにつき１つ、コントローラで発生される。上部バンクはＲＡＳ０＃でアクティブにされ、８０３８６アドレス・ビットＡ２がローのＤＲＡＭメモリの位置に配される。一方、下部バンクはＲＡＳ１＃でアクティブにされるが、これはＡ２がハイの８０３８６アドレスに対応する。」（５４頁下から５行目〜５５頁６行目）
　
　上記記載からみて、以下の技術事項は周知（以下、周知技術２という。）のものといえる。
　
　図６−８のものは、３２ビット幅の２つのバンクで構成され、バンクはＡ２によって選択される。バンクの４バイトはＣＡＳで選択されるが、これはバイト・イネーブル出力（ＢＥ３＃−ＢＥ０＃）に基づいている（上記オ）。ここで、バイト・イネーブル出力（ＢＥ３＃−ＢＥ０＃）は、アドレスの最下位２ビットによってアクティブとされている（上記エ）。
　
　上記の周知技術１及び周知技術２によれば、記憶装置の読み書きデータ幅は、情報処理システムに応じて、１Ｂ幅の他に４Ｂ幅のものが利用され、４Ｂ幅で２ウエイインターリーブのものでは、周知技術１ではＡ２１，周知技術２ではＡ２という最下位ビットでないアドレスの一部でバンクが選択されている。そして、４Ｂ幅での読み出しでは１回のアクセスによって４Ｂの読み出しが行われるから、このことは読出しデータが複数データ単位で行われることに他ならない。
　従って、引用発明では読出しデータは１バイト単位であるが、これを４Ｂデータ幅で読み書きを行う情報処理システム側の要請に応じて、４バイト単位とすることは必要に応じて為されることであり、その場合には周知技術１，２でも示されるようにバンクの選択は最下位部分でないアドレスの一部が用いられるものであるから、相違点１，２はいずれも格別のものではない。
　
　そして、本願発明の構成によってもたらされる効果も、引用文献１に記載の発明から当業者ならば容易に予測することができる程度のものであって、格別のものとはいえない。 
 　 
６．むすび 
　したがって、本願発明は、引用文献に記載された発明及び周知文献１，２に記載された事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。