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　平成１０年特許願第５３２０１４号「組み合わせセンス増幅器ピッチを伴うＤＲＡＭアーキテクチャ」拒絶査定不服審判事件〔平成１０年　７月３０日国際公開、ＷＯ９８／３３１８５、平成１２年　６月２７日国内公表、特表２０００−５０８１０７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、１９９８年１月１２日（パリ条約による優先権主張外国庁受理１９９７年１月２８日、米国）を国際出願日とする出願であって、平成１６年３月１８日付で拒絶査定がされ、これに対し、同年６月２９日に拒絶査定に対する審判請求がされるとともに、同年７月２９日付で手続補正がなされたものである。
　
２．平成１６年７月２９日付の手続補正についての補正却下の決定
［補正却下の決定の結論］
　　平成１６年７月２９日付の手続補正を却下する。
　
 [理由]
（１）補正後の本願発明
　本件補正により、特許請求の範囲の請求項１は、
　
「【請求項１】
　集積回路メモリであって、
　複数のディジット線対をそれぞれが有する第１及び第２のメモリ・アレイ部（４０５，４１０）と、
　前記第１メモリ・アレイ部（４０５）及び第２メモリ・アレイ部（４１０）の間に介在されて、第１ウェル内に設けられた第１の複数の第１タイプであるセンス増幅器（４２５）であり、前記第１及び第２のメモリ・アレイ部各々における２つ毎のディジット線対（４１５，４１６）に対して第１タイプであるセンス増幅器を１つ存在させるように構成された第１の複数の第１タイプであるセンス増幅器（４２５）と、
　
前記第１メモリ・アレイ部（４０５）及び前記第２メモリ・アレイ部（４１０）の間に介在されると共に、
　前記第１メモリ・アレイ部（４０５）及び前記第１の複数の第１タイプであるセンス増幅器（４２５）の間に介在された第１絶縁スイッチ（４５０）であり、前記
第１の複数の
前記第１の複数の第１タイプであるセンス増幅器（４２５）と同一の
　前記第１の複数の第１タイプであるセンス増幅器（４２５）及び前記第２の複数の第２タイプであるセンス増幅器（４３０）の間に介在された第２絶縁スイッチ（４５５）であり、前記
第１の複数の
前記第１の複数の第１タイプであるセンス増幅器（４２５）と同一の
　前記第１及び第２絶縁スイッチが、前記第１の複数の第１タイプであるセンス増幅器を前記第１及び第２のメモリ・アレイ部における２つ毎のディジット線対（４１５，４１６）から絶縁するように接続されていることから成る集積回路メモリ。」（なお、アンダーラインは、補正箇所を示すために付したものである。）
　
と補正された。
　上記補正は、請求項１に記載した発明を特定するために必要な事項である「第２の複数の第２タイプであるセンス増幅器（４３０）」について「前記第１メモリ・アレイ部（４０５）及び前記第２メモリ・アレイ部（４１０）の間に介在されると共に」との限定を付加し、同じく「第１タイプであるセンス増幅器（４２５）」について「第１の複数の」との限定を付加し、同じく「前記第１ウェル」について「前記第１の複数の第１タイプであるセンス増幅器（４２５）と同一の」との限定を付加するものであって、特許法１７条の２第４項２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法１７条の２第５項において準用する同法１２６条５項の規定に適合するか）について以下に検討する。
　
（２）引用例
　原査定の拒絶理由に引用された特開平２−１８１９６４号公報（平成２年７月１６日出願公開。以下、「引用刊行物」という。）には、ダイナミック型半導体記憶装置に関して、図面と共に、以下の事項が記載されている。
　
a)「本発明は、ダイナミック型半導体記憶装置（ＤＲＡＭ）に係り、特に高密度ＤＲＡＭでのビット線センスアンプ部の改良に関する。」（２ページ左上欄４行〜６行）
　
b)「複数本のビット線対ＢＬ，ＢＬ￣とこれと交差する複数経本のワード線ＷＬの各交点位置に１個のＭＯＳトランジスタと１個のキャパシタからなるメモリセル２が配置されている。複数本のビット線は、一本おきに対を構成して、奇数番目の対ＢＬ０，ＢＬ０￣，ＢＬ２，ＢＬ２￣，…がメモリセルアレイ１の右端から引出され、偶数番目のものＢＬ１，ＢＬ１￣，ＢＬ３，ＢＬ３￣，…は左端から引出されている。メモリセルアレイ１の左側に１つのＮＭＯＳセンスアンプ列４１が配置され、右側にもう１つのＮＭＯＳセンスアンプ列４２が配置されて、それぞれのＮＭＯＳセンスアンプにメモリセルアレイ１から引出されたビット線対ＢＬ，ＢＬ￣が接続されている。ＰＭＯＳセンスアンプは、メモリセルアレイ１の内部、即ちこの実施例では中心部で２分されたメモリセルアレイ１１，１２の間に設けられた一つのｎ型ウェル３内に集められて、ビット線対の偶数番目用のＰＭＯＳセンスアンプ列５１と奇数番目用のＰＭＯＳセンスアンプ列５２の２列に分けて配置されている。」（３ページ右下欄６行〜４ページ左上欄６行。なお、「ＢＬ￣」は、ＢＬのアッパーバーの意味。以下同様。）
　
c)「第４図は、第２の実施例のＤＲＡＭコア回路構成であり、第５図はその要部を示す等価回路図、第６図は同じくレイアウトである。先の実施例では、一つのビット線対間に他のビット線対の一本を挿入する形のビット線レイアウトをとったのに対し、この実施例では複数本のビット線の互いに隣接するもの同士を対としている。それ以外は先の実施例と同様である。従ってこの実施例でも先の実施例と同様の効果が得られる。」（４頁左下欄末行〜右下欄８行）
　
d)「第１０図は、第４の実施例のＤＲＡＭコア回路構成である。これは第４図の実施例を変形したもので、ＰＭＯＳセンスアンプ列５１，５２をメモリセルアレイ１の内部ではなく、一方の端部に設けた一つのｎ型ウェル３にまとめて形成している。このようにしても、効果は変わらない。」（５頁左上欄８行〜１３行）
　
e)「以上の実施例では、一つのメモリセルアレイ部分のみ示したが、複数のメモリセルアレイを配置する場合の好ましい実施例を第１１図に示す。基本構成は、第４図の実施例のものである。図に示すようにＮＭＯＳセンスアンプ列４は、隣接するメモリセルアレイで共用するように、クロックφＴで選択されるトランスファゲートＭＯＳトランジスタを介して両側のメモリセルアレイに接続される。これによりＤＲＡＭ全体としてＮＭＯＳセンスアンプ列の数を減らすことができる。第１図、第７図および第１０図の実施例の場合にも同様の構成法を採用することができる。」（５頁右上欄２行〜１３行）
　
f)「本発明は、ｎ型シリコン基板を用いてｐ型ウェルを形成し、或いはｐ型シリコン基板にｎ型ウェルを形成して更にその中にｐ型ウェルを形成して、これらのｐ型ウェルにＮＭＯＳセンスアンプ列を配置する構成をとる場合に有効である。この場合は、ＮＭＯＳセンスアンプ列を一つのメモリセルアレイに一つ設けたｐ型ウェルにまとめることにより、上記実施例と同様にウェル分離のためのチップサイズ増大を効果的に抑制することができる。」（５ページ左下欄１２行〜右下欄１行）
　
　以上の記載から、引用刊行物には、第１０図及び第１１図に基づき、
　
「複数本のビット線対ＢＬ，ＢＬ￣とこれと交差する複数経本のワード線ＷＬの各交点位置に１個のＭＯＳトランジスタと１個のキャパシタからなるメモリセル２が配置され、
　複数本のビット線は、奇数番目の対ＢＬ０，ＢＬ０￣，ＢＬ２，ＢＬ２￣，…がメモリセル　アレイ１の右端から引出され、偶数番目のものＢＬ１，ＢＬ１￣，ＢＬ３，ＢＬ３￣，…は左端から引出され、メモリセルアレイ１の左側に１つのＮＭＯＳセンスアンプ列４１が配置され、右側にもう１つのＮＭＯＳセンスアンプ列４２が配置されて、それぞれのＮＭＯＳセンスアンプにメモリセルアレイ１から引出されたビット線対ＢＬ，ＢＬ￣が接続され、
　複数本のビット線の互いに隣接するもの同士を対とし、
　ＰＭＯＳセンスアンプ列５１，５２をメモリセルアレイ１の一方の端部に設けた一つのｎ型ウェル３にまとめて形成されるダイナミック型半導体記憶装置（ＤＲＡＭ）であって、
　ＮＭＯＳセンスアンプ列４は、隣接するメモリセルアレイで共用するように、クロックφＴで選択されるトランスファゲートＭＯＳトランジスタを介して両側のメモリセルアレイに接続され、ＮＭＯＳセンスアンプ列を一つのメモリセルアレイに一つ設けたｐ型ウェルにまとめることにより、ウェル分離のためのチップサイズ増大を効果的に抑制することができる
　ダイナミック型半導体記憶装置（ＤＲＡＭ）。」
　
に関する発明（以下、「刊行物記載発明」という。）が記載されているものと認める。
　
（３）対比
　本願補正発明と刊行物記載発明とを対比すると、刊行物記載発明の「ダイナミック型半導体記憶装置（ＤＲＡＭ）」は、本願補正発明の「集積回路メモリ」に相当し、以下同様に、「複数本のビット線対ＢＬ，ＢＬ￣」は「複数のディジット線対」に、「メモリセルアレイ」は「メモリ・アレイ部」に、「ＰＭＯＳセンスアンプ列５１，５２」は「複数の第２タイプであるセンス増幅器（４３０）」に、「ＮＭＯＳセンスアンプ列４」は「第１の複数の第１タイプであるセンス増幅器（４２５）」にそれぞれ相当している。
　
　刊行物記載発明の「隣接するメモリセルアレイ」のそれぞれには、ビット線対が存在することは明らかであり、刊行物記載発明は、本願補正発明の「複数のディジット線対をそれぞれが有する第１及び第２のメモリ・アレイ部」を有するものと認められる。
　刊行物記載発明の「センスアンプ列４１」及び「センスアンプ列４２」は、それぞれ、「複数本のビット線は、奇数番目の対ＢＬ０，ＢＬ０￣，ＢＬ２，ＢＬ２￣，…がメモリセル　アレイ１の右端から引出され、偶数番目のものＢＬ１，ＢＬ１￣，ＢＬ３，ＢＬ３￣，…は左端から引出され、メモリセルアレイ１の左側に１つのＮＭＯＳセンスアンプ列４１が配置され、右側にもう１つのＮＭＯＳセンスアンプ列４２が配置されて、それぞれのＮＭＯＳセンスアンプにメモリセルアレイ１から引出されたビット線対ＢＬ，ＢＬ￣が接続され」ているので、本願補正発明とは、第１メモリ・アレイ部及び第２メモリ・アレイ部の間に介在されて、第１の複数の第１タイプであるセンス増幅器であり、前記第１及び第２のメモリ・アレイ部各々における２つ毎のディジット線対に対して第１タイプであるセンス増幅器を１つ存在させるように構成された第１の複数の第１タイプであるセンス増幅器である点で一致するといえる。
　刊行物記載発明の「ＰＭＯＳセンスアンプ列５１，５２」は、「メモリセルアレイ１の一方の端部にまとめて形成」されるものであり、本願補正発明とは、「メモリ・アレイ部における各ディジット線対に対して第２タイプであるセンス増幅器を１つ存在させるように構成された第２の複数の第２タイプであるセンス増幅器」である点で一致するといえる。
　刊行物記載発明の「トランスファゲートＭＯＳトランジスタ」は、引用刊行物第１１図に示されたトランジスタの記号から、ｎ型、すなわち本願補正発明の「第１のタイプ」であることは明らかであり、「ＮＭＯＳセンスアンプ列４は、隣接するメモリセルアレイで共用するように、クロックφＴで選択されるトランスファゲートＭＯＳトランジスタを介して両側のメモリセルアレイに接続され」ることから、本願補正発明の「第１絶縁スイッチ」及び「第２絶縁スイッチ」とは、「第１メモリ・アレイ部及び前記第１の複数の第１タイプであるセンス増幅器の間に介在された第１絶縁スイッチであり、前記第１の複数の第１タイプであるセンス増幅器と同一タイプである」点、及び「前記第１の複数の第１タイプであるセンス増幅器と同一タイプである」点で一致するといえる。
　また、刊行物記載発明の「第１絶縁スイッチ」及び「第２絶縁スイッチ」は、その機能からして、「第１の複数の第１タイプであるセンス増幅器を第１及び第２のメモリ・アレイ部における２つ毎のディジット線対から絶縁するように接続されている」ことは明らかである。
　
　したがって、両者の発明の一致点、相違点は以下のとおりである。
　
［一致点］
「集積回路メモリであって、
　複数のディジット線対をそれぞれが有する第１及び第２のメモリ・アレイ部と、
　前記第１メモリ・アレイ部及び第２メモリ・アレイ部の間に介在されて、第１の複数の第１タイプであるセンス増幅器であり、前記第１及び第２のメモリ・アレイ部各々における２つ毎のディジット線対に対して第１タイプであるセンス増幅器を１つ存在させるように構成された第１の複数の第１タイプであるセンス増幅器と、
　メモリ・アレイ部における各ディジット線対に対して第２タイプであるセンス増幅器を１つ存在させるように構成された第２の複数の第２タイプであるセンス増幅器と、
　前記第１メモリ・アレイ部及び前記第１の複数の第１タイプであるセンス増幅器の間に介在された第１絶縁スイッチであり、前記第１の複数の第１タイプであるセンス増幅器と同一タイプである第１絶縁スイッチと、
　前記第１の複数の第１タイプであるセンス増幅器と同一タイプである第２絶縁スイッチと、を備え、
　前記第１及び第２絶縁スイッチが、前記第１の複数の第１タイプであるセンス増幅器を前記第１及び第２のメモリ・アレイ部における２つ毎のディジット線対から絶縁するように接続されていることから成る集積回路メモリ。」
　
［相違点１］
　本願補正発明の「第２の複数の第２タイプであるセンス増幅器」は、「前記第１メモリ・アレイ部（４０５）及び前記第２メモリ・アレイ部（４１０）の間に介在されると共に、前記第１の複数の第１タイプであるセンス増幅器と第２メモリ・アレイ部（４１０）の間に介在」され、「第２メモリ・アレイ部における各ディジット線対（４２０）に対して第２タイプであるセンス増幅器を１つ存在させるように構成」され、また本願補正発明の「第２絶縁スイッチ」は、「第１の複数の第１タイプであるセンス増幅器（４２５）及び前記第２の複数の第２タイプであるセンス増幅器（４３０）の間に介在」されるのに対し、刊行物記載発明では「ＰＭＯＳセンスアンプ列５１，５２をメモリセルアレイ１の一方の端部に設けた一つのｎ型ウェル３にまとめて形成」されるものの、当該ＰＭＯＳセンスアンプと、メモリ・アレイ部及び第２絶縁スイッチとの配置関係が不明な点。
　
［相違点２］
　本願補正発明の「第１の複数の第１タイプであるセンス増幅器（４２５）」は第１ウェル内に配置され、「第１及び第２絶縁スイッチ」は、「第１の複数の第１タイプであるセンス増幅器（４２５）と同一の前記第１ウェル内に配置」されるのに対し、刊行物記載発明では、どこに配置されるのか不明な点。
　
（４）判断
［相違点１］
　刊行物記載発明は、「ＮＭＯＳセンスアンプ列４は、隣接するメモリセルアレイで共用するように、クロックφＴで選択されるトランスファゲートＭＯＳトランジスタを介して両側のメモリセルアレイに接続され」るものであるから、ＰＭＯＳセンスアンプ列（本願補正発明の「第２の複数の第２タイプであるセンス増幅器」に相当。）と共にＮＭＯＳアンプ列（本願補正発明の「第１の複数の第１タイプであるセンス増幅器」に相当。）及びトランスファゲートＭＯＳトランジスタ（本願補正発明の「第１絶縁スイッチ」及び「第２絶縁スイッチ」に相当。）を複数のメモリセルアレイ（本願補正発明の「第１メモリ・アレイ部」及び「第２メモリ・アレイ部」に相当。）の間に介在させるといえ、そのように配置すれば、第２の複数の第２タイプであるセンス増幅器は第１メモリ・アレイ部及び第２メモリ・アレイ部の間に介在されると共に、前記第１の複数の第１タイプであるセンス増幅器と第２メモリ・アレイ部の間に介在され、第２メモリ・アレイ部における各ディジット線対に対して第２タイプであるセンス増幅器を１つ存在させるように構成されることとなり、また、第２絶縁スイッチは、第１の複数の第１タイプであるセンス増幅器及び第２の複数の第２タイプであるセンス増幅器の間に介在されることになるから、本相違は実質的なものではない。
　
［相違点２］
　相違点２について検討すると、刊行物記載発明は、「ＮＭＯＳセンスアンプ列を一つのメモリセルアレイに一つ設けたｐ型ウェルにまとめることにより、ウェル分離のためのチップサイズ増大を効果的に抑制することができる」ものであるから、刊行物記載発明の第１及び第２絶縁スイッチを第１の複数の第１タイプであるセンス増幅器と同一の第１ウェル内に配置することは、当業者にとって容易である。
　
　また、本願補正発明の効果も、引用刊行物の記載に基づけば、当業者が普通に想起する範囲内のものである。
　
（５）むすび
  したがって、本願補正発明は、刊行物記載発明に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許出願の際独立して特許を受けることができない。
　以上のとおり、本件補正は、特許法１７条の２第５項において準用する同法１２６条５項の規定に適合せず、特許法１５９条１項において読み替えて準用する同法５３条１項の規定により却下されるべきものである。
　
３．本願発明について
　平成１６年７月２９日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、同項記載の発明を「本願発明」という。）は、平成１５年９月１８日付け手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
　
「集積回路メモリであって、
　複数のディジット線対をそれぞれが有する第１及び第２のメモリ・アレイ部（４０５，４１０）と、
　前記第１メモリ・アレイ部（４０５）及び第２メモリ・アレイ部（４１０）の間に介在されて、第１ウェル内に設けられた第１の複数の第１タイプであるセンス増幅器（４２５）であり、前記第１及び第２のメモリ・アレイ部各々における２つ毎のディジット線対（４１５，４１６）に対して第１タイプであるセンス増幅器を１つ存在させるように構成された第１の複数の第１タイプであるセンス増幅器（４２５）と、
　前記第１の複数の第１タイプであるセンス増幅器と第２メモリ・アレイ部（４１０）の間に介在された第２の複数の第２タイプであるセンス増幅器（４３０）であり、前記第２メモリ・アレイ部における各ディジット線対（４２０）に対して第２タイプであるセンス増幅器を１つ存在させるように構成された第２の複数の第２タイプであるセンス増幅器（４３０）と、
　前記第１メモリ・アレイ部（４０５）及び前記第１の複数の第１タイプであるセンス増幅器（４２５）の間に介在された第１絶縁スイッチ（４５０）であり、前記第１タイプであるセンス増幅器（４２５）と同一タイプであると共に前記第１ウェル内に配置された第１絶縁スイッチ（４５０）と、
　前記第１の複数の第１タイプであるセンス増幅器（４２５）及び前記第２の複数の第２タイプであるセンス増幅器（４３０）の間に介在された第２絶縁スイッチ（４５５）であり、前記第１タイプであるセンス増幅器（４２５）と同一タイプであると共に前記第１ウェル内に配置された第２絶縁スイッチ（４５５）と、を備え、
　前記第１及び第２絶縁スイッチが、前記第１の複数の第１タイプであるセンス増幅器を前記第１及び第２のメモリ・アレイ部における２つ毎のディジット線対（４１５，４１６）から絶縁するように接続されていることから成る集積回路メモリ。」
　
（１）引用例
　原査定の拒絶の理由に引用された引用刊行物、及びその記載事項は、前記「２．（２）」に記載したとおりである。
　
（２）対比・判断
　本願発明は、前記２．で検討した本願補正発明から「第２の複数の第２タイプであるセンス増幅器（４３０）」の限定事項である「前記第１メモリ・アレイ部（４０５）及び前記第２メモリ・アレイ部（４１０）の間に介在されると共に」との構成を省き、「第１タイプであるセンス増幅器（４２５）」の限定事項である「第１の複数の」との構成を省き、「前記第１ウェル」の限定事項である「前記第１の複数の第１タイプであるセンス増幅器（４２５）と同一の」との構成を省いたものである。
　そうすると、本願発明の構成要件をすべて含み、さらに他の構成要件を付加したものに相当する本願補正発明が、前記２．（４）に記載したとおり、引用刊行物に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用刊行物に基づいて、当業者が容易に発明をすることができたものである。
　
（３）むすび
　以上のとおり、本願発明は、引用刊行物に基づいて、当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。