【事件の表示】
　平成９年特許願第２６２０７３号「化合物半導体素子の製造方法」拒絶査定不服審判事件〔平成１１年４月１３日出願公開、特開平１１−１０２９２２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成９年９月２６日を出願日とする特許出願であって、平成１９年４月１９日付けで手続補正がなされ、同年７月２０日付けで拒絶査定がなされ、これに対して、同年８月３０日に拒絶査定に対する審判請求がなされたものである。　
　
２．本願発明
　本願の請求項１〜４に係る発明は、平成１９年４月１９日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される以下のとおりのものである。
　「　【請求項１】　基板の表面側から第１のｎ型活性層、ショットキバリア形成層、第２のｎ型活性層の順に構成された層を含む化合物半導体素子の製造方法において、
　前記第１のｎ型活性層が該第１のｎ型活性層上の所定の領域に形成された電極と合金化反応することによって、前記第１のｎ型活性層の膜厚より薄い膜厚を有する合金化層を形成する工程を有し、
　前記合金化層厚が前記第１のｎ型活性層の膜厚よりも薄くなるように、前記合金化反応の時間が制御されることを特徴とする化合物半導体素子の製造方法。」
　
３．先願発明
（１）本願の出願日前である平成８年１２月２５日を出願日とする特許出願であって、本願の出願後である平成１０年７月２１日に出願公開（特開平１０−１８９９４６号公報）がなされた特願平８−３４４７９７号特許出願（以下「先願」という。）の願書に最初に添付された明細書には、図１及び図３〜８とともに、以下の記載がある（なお、下線は当合議体において付加したものである。以下同じ。）。
　「【０００１】
【発明の属する技術分野】
この発明は、電界効果トランジスタの構造に関するものである
【０００２】
【従来の技術】一般に、電界効果トランジスタの性能を向上させるには、ソースおよびドレイン各領域における接触抵抗（Ｒｃ）および直列抵抗（Ｒｓ）などの寄生抵抗の低減化が要求される。ところで、この発明にとって興味ある電界効果トランジスタとして、図５に示すような変調ドープ型ヘテロ構造の電界効果トランジスタ１や図６に示すようなドープチャンネル型ヘテロ構造の電界効果トランジスタ１１がある。
【０００３】図５に示した変調ドープ型ヘテロ構造の電界効果トランジスタ１は、半絶縁性ＧａＡｓ基板２上に、それぞれ、エピタキシャル成長法により、高抵抗半導体バッファ層３を形成し、この高抵抗バッファ層３上に、アンドープのｉ−ＩｎＧａＡｓからなる高抵抗の電子走行層４を形成し、この電子走行層４上に、Ｓｉドープされたｎ−ＡｌＧａＡｓからなる低抵抗の障壁層（電子供給層）５を形成し、さらに、その上に、ｎ−ＧａＡｓからなる低抵抗コンタクト層６を形成してなる積層構造を有している。
【０００４】上述の低抵抗コンタクト層６の表面には、オーミック電極からなるソース電極７およびドレイン電極８が形成され、それによって、ソースおよびドレイン各領域が形成される。また、低抵抗コンタクト層６の一部は除去され、それによって露出した障壁層５の表面には、ショットキー電極からなるゲート電極９が形成され、ここにゲート領域が形成される。
【０００５】
他方、図６に示すようなドープチャンネル型ヘテロ構造の電界効果トランジスタ１１は、電子走行層４がＳｉドープされた低抵抗のｎ−ＩｎＧａＡｓから構成され、障壁層５がアンドープの高抵抗のｉ−ＡｌＧａＡｓから構成されている点を除いて、上述の電界効果トランジスタ１の積層構造と実質的に同様の構造を有している
【０００６】これらの電界効果トランジスタ１および１１のように、ソースおよびドレイン各領域から電子走行層４に至る経路に、障壁層５をもって与えられるヘテロ障壁あるいは高抵抗層が存在する電界効果トランジスタの場合、ソースおよびドレイン各領域から電子走行層４に至るアクセス抵抗（ソース／ゲート間またはドレイン／ゲート間の直列抵抗）が大きくなるため、ソース電極７およびドレイン電極８を構成するオーミック電極に含まれるオーミック金属によるアロイ領域１０を、破線で示すように、電子走行層４を越える領域にまでアロイ拡散させて形成している。
【０００７】
【発明が解決しようとする課題】しかしながら、上述した図５および図６に示したようなヘテロ構造の電界効果トランジスタ１および１１には、次のような解決されるべき問題がある。
（１）  図７に示すように、低抵抗コンタクト層６の厚み（ｄｃ）を、アロイ領域１０の深さであるオーミックシンタ深さ（ｄａ）に応じて薄くする必要があるため、ソース電極７（またはドレイン電極８）からゲート電極９に至る低抵抗コンタクト層６の部分における直列抵抗Ｒｓｇが大きくなる。
【０００８】（２） 
 同じく図７に示すように、アロイ領域１０が低抵抗コンタクト層６を越えて電子走行層４にまで至ると、低抵抗コンタクト層６とアロイ領域１０との接触面積は、低抵抗コンタクト層６中にあるアロイ領域１０の側面の面積、すなわち低抵抗コンタクト層６の厚み（ｄ
ｃ
）×ソース電極７（またはドレイン電極８）の幅（Ｗ）で規定される面積に過ぎない。また、上述の（１）のように、低抵抗コンタクト層６の厚み（ｄ
ｃ
）を薄くするとき、これに比例して、アロイ領域１０と低抵抗コンタクト層６との接触面積も減少するため、結果として、接触抵抗Ｒ
ｃ
が増大する
【０００９】（３）  図８に示すように、アロイ領域１０が電子走行層４にまで至ると、電子走行層４に対して水平方向の電界成分（矢印１２）が増加するため、特に大きな電界が加わるドレイン電極８の端部では、この水平方向の電界のため、ゲート電極９直下の空乏層が水平方向に延び、実効的なゲート長が長くなる（Ｌg →Ｌg ＋ΔＬg ）。
【００１０】これらの問題は、いずれも、電界効果トランジスタの高性能化を妨げる要因となる。
そこで、この発明の目的は、接触抵抗および直列抵抗を低くすることができるとともに、実効的なゲート長を長くする効果の小さい、電界効果トランジスタを提供しようとすることである
【００１１】
【課題を解決するための手段】
この発明は、ソースおよびドレイン各領域において、オーミック電極をもってソース電極およびドレイン電極をそれぞれ表面に形成した低抵抗コンタクト層を備える、電界効果トランジスタに向けられるものであって、上述した技術的課題を解決するため、次のような構成を備えることを特徴としている
【００１２】
すなわち、この発明では、低抵抗コンタクト層の厚みが、オーミック電極のアロイ侵入深さ以上に選ばれる。この発明の好ましい実施形態では、電界効果トランジスタは、上述の低抵抗コンタクト層を含むとともに、当該低抵抗コンタクト層、障壁層および電子走行層を順次積層した積層構造を有している
【００１３】上述の実施形態において、低抵抗コンタクト層に接する障壁層が、高抵抗であり、かつ低抵抗コンタクト層と同じまたはより大きい電子親和力を有する材料から構成されていたり、あるいは、低抵抗コンタクト層に接する障壁層の少なくとも一部が、低抵抗であり、かつ電子走行層より小さい電子親和力を有する材料から構成されていたりする。
【００１４】また、この発明において、好ましくは、低抵抗コンタクト層の厚みが０．０５μｍ以下であり、オーミック電極は、低抵抗コンタクト層に接するＡｕＧｅ合金層を含み、このＡｕＧｅ合金層の厚みが０．０１μｍ以下とされる。
【００１５】
【実施例１】図１には、この発明の実施例１による電界効果トランジスタ２１の断面構造が図解的に示されている。図１を参照して、電界効果トランジスタ２１は、半絶縁性ＧａＡｓ基板２２を含む
【００１６】
ＧａＡｓ基板２２上には、エピタキシャル成長法により、キャリア濃度１×１０
１６
ｃｍ
−３
以下の高抵抗半導体バッファ層２３が形成される。高抵抗半導体バッファ層２３上には、エピタキシャル成長法により、Ｓｉドープされたｎ−ＩｎＧａＡｓからなる低抵抗の電子走行層２４が形成される。電子走行層２４上には、エピタキシャル成長法により、残留キャリア濃度１０
１６
ｃｍ
−３
以下のアンドープのｉ−ＧａＡｓからなる高抵抗の障壁層２５が形成される
【００１７】
障壁層２５上には、エピタキシャル成長法により、Ｓｉドープされたｎ−ＧａＡｓからなる低抵抗コンタクト層２６が０．１μｍの厚みをもって形成される。このようにして、ＧａＡｓ基板２２上に、高抵抗バッファ層２３、電子走行層２４、障壁層２５および低抵抗コンタクト層２６が順次積層されて得られた積層構造において、低抵抗コンタクト層２６に接する障壁層２５は、上述のように高抵抗であるとともに、低抵抗コンタクト層２６と同じ電子親和力を有する材料から構成されている
【００１８】
上述の積層構造を得た後、メサエッチングまたはイオン注入により素子間分離が行なわれる。その後、低抵抗コンタクト層２６の表面には、フォトリソグラフィ、蒸着、およびリフトオフ法により、たとえばＡｕＧｅ５０ｎｍ／Ｎｉ１５ｎｍ／Ａｕ２００ｎｍのオーミック電極からなるソース電極２７およびドレイン電極２８が形成され、それによって、ソースおよびドレイン各領域が形成される
【００１９】
このとき、ソース電極２７およびドレイン電極２８を構成するオーミック電極に含まれるＡｕＧｅ合金によって、ソース電極２７およびドレイン電極２８下において、破線で示すようなオーミックアロイ領域２９が形成される。また、再びフォトリソグラフィにより、ゲートパターンが開口され、この開口領域において、少なくとも低抵抗コンタクト層２６の厚み分がエッチングにより除去される。この除去によって露出した障壁層２５の表面には、蒸着およびリフトオフ法により、たとえばＴｉ／Ｐｔ／Ａｕショットキー電極からなるゲート電極３０が形成され、ここにゲート領域が形成される
【００２０】
このようにして、電界効果トランジスタ２１が完成される。この電界効果トランジスタ２１において、低抵抗コンタクト層２６の厚みは、オーミック電極のアロイ侵入深さ、すなわちアロイ領域２９の厚み以上に選ばれている。上述のように、たとえば、低抵抗コンタクト層２６の厚みが０．１μｍに選ばれ、かつオーミック電極に含まれるＡｕＧｅ合金層の厚みが５０ｎｍに選ばれたとき、アロイ領域２９の厚みを低抵抗コンタクト層２６の厚みの範囲内に留めることができる。これら両者の厚みに関して、低抵抗コンタクト層２６の厚みが０．０５μｍ以上であれば、ＡｕＧｅ合金層の厚みを０．０１μｍ以下とするとき、アロイ領域２９の厚みを低抵抗コンタクト層２６の厚みの範囲内に留めることができる
　
　「【００２９】
【発明の効果】この発明によれば、接触抵抗および直列抵抗が低く、また、実効的なゲート長を長くする効果の小さい、電界効果トランジスタを得ることができる。このことを、この発明に係る電界効果トランジスタにおける、ソースおよびゲート部分を図解的に示す図３、およびドレインおよびゲート部分を図解的に示す図４を参照しながら、より具体的に説明する。なお、図３および図４には、低抵抗コンタクト層２６、障壁層（電子供給層）２５および電子走行層２４を順次積層した積層構造を有する、より特定的な電界効果トランジスタが図示されている。
【００３０】
低抵抗コンタクト層２６の厚み（ｄ
ｃ
）を、アロイ領域２９の侵入深さ（ｄ
ａ
）上に厚くすることによって、図３に示すように、ソース電極２７（またはドレイン電極２８）からゲート電極３０に至る低抵抗コンタクト層２６の部分における直列抵抗Ｒ
ｓｇ
が低減される。また、低抵抗コンタクト層２６とアロイ領域２９との接触面積としては、アロイ領域２９の側面の面積だけでなく、アロイ領域２９の底面の面積も加えられるので、接触抵抗Ｒ
ｃ
も低減される
【００３１】
さらに、図４に示すように、アロイ領域２９が電子走行層２４にまで至らず、電子走行層２４の上方に位置しているので、電界を矢印３２で示すように、電子走行層２４に対して水平方向の電界成分が減少し、そのため、ゲート電極３０直下の空乏層の水平方向への拡がりが抑制される。したがって、実効的なゲート長を長くする（Ｌ
ｇ
→Ｌ
ｇ
＋ΔＬ
ｇ
）効果が小さくなるので、結果として、この実効ゲート長を短くすることができる
【００３２】したがって、この発明によれば、相互コンダクタンスおよび遮断周波数の高い電界効果トランジスタを得ることができる。」
　
（２）以上を総合すると、先願の願書に最初に添付された明細書又は図面には、以下の発明（以下「先願発明」という。）が記載されているものと認められる。
　「ＧａＡｓ基板２２上に、高抵抗バッファ層２３、Ｓｉドープされたｎ−ＩｎＧａＡｓからなる低抵抗の電子走行層２４、アンドープのｉ−ＧａＡｓからなる高抵抗の障壁層２５、及びＳｉドープされたｎ−ＧａＡｓからなる低抵抗コンタクト層２６が順次積層された積層構造を得る工程、
　及び、前記低抵抗コンタクト層２６の表面に、ＡｕＧｅ５０ｎｍ／Ｎｉ１５ｎｍ／Ａｕ２００ｎｍのオーミック電極からなるソース電極２７及びドレイン電極２８が形成され、それによって、ソースおよびドレイン各領域が形成され、このとき、前記ソース電極２７および前記ドレイン電極２８を構成する前記オーミック電極に含まれるＡｕＧｅ合金によって、前記ソース電極２７および前記ドレイン電極２８下において、オーミックアロイ領域２９が形成される工程、
　及び、ゲートパターンが開口され、この開口領域において、少なくとも前記低抵抗コンタクト層２６の厚み分がエッチングにより除去され、この除去によって露出した前記障壁層２５の表面にＴｉ／Ｐｔ／Ａｕショットキー電極からなるゲート電極３０が形成される工程を備え、
　前記低抵抗コンタクト層２６の厚みは、前記オーミック電極のアロイ侵入深さ、すなわちアロイ領域２９の厚み以上に選ばれている電界効果トランジスタ２１の製造方法。」
　
４．本願発明と先願発明との対比
（１）先願発明が、基板の表面側から、「Ｓｉドープされたｎ−ＧａＡｓからなる低抵抗コンタクト層２６」、「アンドープのｉ−ＧａＡｓからなる高抵抗の障壁層２５」、「Ｓｉドープされたｎ−ＩｎＧａＡｓからなる低抵抗の電子走行層２４」の順に構成された層を有していることは明らかである。
　そして、先願発明においては、「アンドープのｉ−ＧａＡｓからなる高抵抗の障壁層２５」と「ゲート電極３０」との間にショットキバリアが形成されているから、先願発明の「Ｓｉドープされたｎ−ＧａＡｓからなる低抵抗コンタクト層２６」、「アンドープのｉ−ＧａＡｓからなる高抵抗の障壁層２５」、「Ｓｉドープされたｎ−ＩｎＧａＡｓからなる低抵抗の電子走行層２４」は、各々本願発明の「第１のｎ型活性層」、「ショットキバリア形成層」、「第２のｎ型活性層」に相当するものである。
　また、先願発明において製造される「電界効果トランジスタ２１」は、「ＧａＡｓ」や「ＩｎＧａＡｓ」等の化合物により構成されているから、本願発明の「化合物半導体素子」に相当することが明らかである。
　したがって、先願発明に係る「電界効果トランジスタ２１の製造方法」は、本願発明と同様に、「基板の表面側から第１のｎ型活性層、ショットキバリア形成層、第２のｎ型活性層の順に構成された層を含む化合物半導体素子の製造方法」であるものと認められる。
　
（２）上記（１）において検討したとおり、先願発明の「Ｓｉドープされたｎ−ＧａＡｓからなる低抵抗コンタクト層２６」が、本願発明の「第１のｎ型活性層」に相当する。また、先願発明の「オーミック電極からなるソース電極２７およびドレイン電極２８」は、本願発明の「電極」に相当する。
　そして、先願明細書の「その後、低抵抗コンタクト層２６の表面には、フォトリソグラフィ、蒸着、およびリフトオフ法により、たとえばＡｕＧｅ５０ｎｍ／Ｎｉ１５ｎｍ／Ａｕ２００ｎｍのオーミック電極からなるソース電極２７およびドレイン電極２８が形成され、それによって、ソースおよびドレイン各領域が形成される。」（００１８段落）という記載から、先願発明においては、「Ｓｉドープされたｎ−ＧａＡｓからなる低抵抗コンタクト層２６」上の「フォトリソグラフィ」によって定められた領域、すなわち所定の領域に、「オーミック電極からなるソース電極２７およびドレイン電極２８」が形成されていることが明らかである。
　したがって、先願発明の「オーミック電極からなるソース電極２７およびドレイン電極２８」は、本願発明と同様に、「該第１のｎ型活性層上の所定の領域に形成され」ているものと認められる。
　
　次に、先願発明の「このとき、前記ソース電極２７および前記ドレイン電極２８を構成する前記オーミック電極に含まれるＡｕＧｅ合金によって、前記ソース電極２７および前記ドレイン電極２８下において、オーミックアロイ領域２９が形成される工程」についてみると、当該工程において形成される「オーミックアロイ領域２９」が、「前記ソース電極２７および前記ドレイン電極２８下」の「Ｓｉドープされたｎ−ＧａＡｓからなる低抵抗コンタクト層２６」が、その上に形成された「ソース電極２７およびドレイン電極２８を構成するオーミック電極」と合金化反応することによって形成されたものであることは、当業者にとって自明である。
　そして、先願発明においては、「前記低抵抗コンタクト層２６の厚みは、前記オーミック電極のアロイ侵入深さ、すなわちアロイ領域２９の厚み以上」なのであるから、先願発明の「オーミックアロイ領域２９」は、本願発明の「第１のｎ型活性層」に相当する「Ｓｉドープされたｎ−ＧａＡｓからなる低抵抗コンタクト層２６」の膜厚より薄い膜厚を有していることが明らかである。
　
　したがって、先願発明は、本願発明の「前記第１のｎ型活性層が該第１のｎ型活性層上の所定の領域に形成された電極と合金化反応することによって、前記第１のｎ型活性層の膜厚より薄い膜厚を有する合金化層を形成する工程」に相当する工程を有しているものと認められる。
　
（３）以上の点を総合すると、本願発明と先願発明とは、
　「基板の表面側から第１のｎ型活性層、ショットキバリア形成層、第２のｎ型活性層の順に構成された層を含む化合物半導体素子の製造方法において、
　前記第１のｎ型活性層が該第１のｎ型活性層上の所定の領域に形成された電極と合金化反応することによって、前記第１のｎ型活性層の膜厚より薄い膜厚を有する合金化層を形成する工程を有することを特徴とする化合物半導体素子の製造方法。」
　
　である点で一致し、以下の点で一応相違するものと認められる。
　
（相違点）
　本願発明は、「前記合金化層厚が前記第１のｎ型活性層の膜厚よりも薄くなるように、前記合金化反応の時間が制御される」ものであるのに対し、先願発明は、そのような事項が明示されていない点。
　
５．相違点についての当審の判断
（１）先願発明の「オーミックアロイ領域２９」は、上記４．（２）において検討したとおり、「前記ソース電極２７および前記ドレイン電極２８下」の「Ｓｉドープされたｎ−ＧａＡｓからなる低抵抗コンタクト層２６」が、その上に形成された「ソース電極２７およびドレイン電極２８を構成するオーミック電極」と合金化反応することによって形成されたものである。
　また、上記４．（２）において検討したとおり、先願発明の「オーミックアロイ領域２９」は、本願発明の「第１のｎ型活性層」に相当する「Ｓｉドープされたｎ−ＧａＡｓからなる低抵抗コンタクト層２６」の膜厚より薄い膜厚を有しているのであるから、先願発明においては、「Ｓｉドープされたｎ−ＧａＡｓからなる低抵抗コンタクト層２６」と「ソース電極２７およびドレイン電極２８を構成するオーミック電極」との合金化反応に際して、「オーミックアロイ領域２９」が、「Ｓｉドープされたｎ−ＧａＡｓからなる低抵抗コンタクト層２６」の膜厚より薄い膜厚を有するものとなるように、反応の時間、及び温度が設定されていることは自明である。
　そして、「オーミックアロイ領域２９」が、「Ｓｉドープされたｎ−ＧａＡｓからなる低抵抗コンタクト層２６」の膜厚より薄い膜厚を有するものとなるように反応の時間を設定することは、「オーミックアロイ領域２９」が、「Ｓｉドープされたｎ−ＧａＡｓからなる低抵抗コンタクト層２６」の膜厚より薄くなるように、合金化反応の時間を制御することにほかならないから、先願発明においても、本願発明と同様に「前記合金化層厚が前記第１のｎ型活性層の膜厚よりも薄くなるように、前記合金化反応の時間が制御される」構成となっているものと認められる。
　したがって、本願発明と先願発明との相違点は、文言上のものにすぎず、実質的なものではない。
　
（２）また、仮に、上記の相違点が文言上のものにすぎないとまではいえないものであったとしても、一般に、合金化を行う際に、合金化反応の時間を制御することにより合金化層の厚さを制御することは、例えば、本願の出願前に日本国内において頒布された以下の周知文献１〜３にも記載されているように、当業者における周知技術である。
（周知文献１：特開平５−２１８０９１号公報）
　「【００１０】半絶縁性ＧａＡｓ基板１に薄い活性層２が形成され、活性層２に形成された溝の外側にＡｕＧｅ／Ｎｉなどの金属のアロイからなるオーミック接触部３が形成されている。活性層２の溝の表面とオーミック接触部３の底面とはほぼ同一平面になっている。
　【００１１】製造方法としては、例えばレジストをマスクとして活性層２をバッフアード弗酸を用いてエッチングして溝を形成する。つぎに溝を覆うレジストをマスクとしてオーミック接触部３となるＡｕＧｅ／Ｎｉをスパッタまたは蒸着する。
つぎにレジストとともに余分のＡｕＧｅ／Ｎｉをリフトオフしたのち熱処理によりアロイすると、ＡｕＧｅ／Ｎｉと活性層２とがアロイしたオーミック接触部３が形成されると同時に、オーミック接触部３の端部が拡がって図１（ａ）の断面形状が得られる。熱処理の温度や時間などの条件を変えることにより、アロイ層であるオーミック接触部３の深さを制御することができる
（周知文献２：特開昭５６−２４９７９号公報）
　「第２図は、本発明の第１の実施例であり、図において、１はゲート電極であり、これを間に置いてソース電極２とドレイン電極３がＧａＡｓ活性層４の上に設けられ、
ソース電極２、ドレイン電極３によるアロイ層６の深さは、オーム性金属の厚さ、アロイ時の温度、時間によって決まり、
（周知文献３：特開平２−１９２７３８号公報）
　「その後、このようにして形成されたヘテロエピタキシヤル基板上にＡｕ・Ｇｅ／Ｎｉ等からなるオーミック金属を蒸着し、リフトオフ法によりソース電極形成部およびドレイン電極形成部に該金属を残し、合金化を行ってオーミック領域をＳｉドープＧａＡｓ層（２５）、ＳｉドープＡｌＸＧａ１−ＸＡｓ層（２４）、アンドープＡｌＸＧａ１−ＸＡｓ層（２３）、およびアンドープＧａＡｓ層（２２）内に貫通させてオーミック電極（ソース電極（２６）、ドレイン電極（２７））を形成する。」（２ページ左上欄１４行〜右上欄３行）
　「しかし、
オーミック領域の形成は拡散現象によるものであるから、合金温度及び時間によりオーミック領域の厚さが制御され、
　
　そして、本願発明において、「前記第１のｎ型活性層の膜厚より薄い膜厚を有する合金化層を形成する」するに当たり、「前記合金化層厚が前記第１のｎ型活性層の膜厚よりも薄くなるように、前記合金化反応の時間が制御される」構成とすることによる格別の効果も認められない。
　したがって、たとえ、本願発明と先願発明との相違点が文言上のものにすぎないとまではいえないものであったとしても、当該相違点は、当業者が適宜なし得る設計上の微差にすぎないものと認められるから、実質的なものではない。
　
（３）なお、審判請求人は審判請求書において、「通常、化合物半導体素子の製造ラインでは、同様な機能を有するものであっても、多種多様の化合物半導体素子が製造され、例えば、第１のｎ型活性層の厚さが異なる化合物半導体素子を同じ製造ラインで製造する場合があります。この時、第１のｎ型活性層と電極との合金化反応によって形成される合金化層の厚さも、第１のｎ型活性層の厚さに応じて変更する必要が生じます。合金化層の厚さを変更するにあたって、第１のｎ型活性層と電極との合金化反応の条件を変更することになりますが、この条件としては、合金化反応温度や合金化反応時間が考えられます。ここで、合金化反応温度を変更させようとした場合、実際には、変更先の設定温度をいったん通過（オーバーシュート等）した後に再び変更先の設定温度に向かって変化することが多く、変更先の設定温度に速やかに安定させることは現実的に困難です。つまり、変更先の合金化反応条件（設定温度）に速やかに安定するまでの時間を要することになってしまい、この結果、化合物半導体素子の生産効率が低下することになってしまいます。しかし、本願発明のように、第１のｎ型活性層と電極との合金化反応時間を変更すれば、合金化反応温度を変更させる場合のように、変更先の条件へ安定するまでに多くの時間を要することはありません。つまり、本願発明では、変更先の合金化反応条件に速やかに安定させることができるので、多種多様の化合物半導体素子を効率良く製造することができるという顕著な効果を奏することができます。」と主張している。
　
　しかしながら、一般に、半導体製造工程において、処理温度の変更には時間がかかってしまうことは、例えば、本願の出願前に日本国内において頒布された以下の周知文献４及び５にも記載されているように、当業者における技術常識である。
（周知文献４：特開平５−２６７２４９号公報）
　「【０００８】堆積性ガスを添加してテーパーエッチングする方法では、処理室内全体で堆積物が発生するために、異物が発生して歩留まりが低下するという問題があった。基板温度制御によりテーパーエッチングする方法では、基板温度を安定に制御するのが難しい、
基板温度を変えるのは時間がかかるので微妙な制御が難しい
（周知文献５：特開平４−２１２４１５号公報）
　「【０００４】一般に、各々の半導体結晶層に対して、或は、使用する原料ガスに対して単原子層成長を実現し、良好な膜質の得られる温度領域は異なる。従って、単原子層成長技術を用いて異種の半導体層を積層する場合、成長する半導体層によって基板温度を変化させる必要がある。
ただし、基板温度を変化させるには、長い時間を要するので、異種の半導体層の界面に於て長い時間成長を中断する必要がある。
　
　したがって、審判請求人が主張する効果は、半導体プロセスにおける技術常識から当業者が当然に予想できる程度のものにすぎない。
　
（４）以上検討したとおり、本願発明と先願発明との相違点は実質的なものではないから、本願発明は先願発明と同一である。
　そして、本願の発明者が先願発明に係る発明者と同一ではなく、また、本願の出願の時点において、その出願人が先願の出願人と同一でもないから、本願発明は特許法第２９条の２の規定により特許を受けることができない。
　
６．むすび　 
　以上のとおりであるから、本願は、他の請求項について検討するまでもなく、拒絶すべきものである。 
　よって、上記結論のとおり審決する。