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　特願２０００−５０９０４７「動的再形態特定可能演算用のＦＰＧＡ設計方法」拒絶査定不服審判事件〔平成１１年　３月１１日国際公開、ＷＯ９９／１２１１１、平成１３年　９月１８日国内公表、特表２００１−５１５２４７、請求項の数（８）〕について、次のとおり審決する。
【結　論】
　原査定を取り消す。
　本願の発明は、特許すべきものとする。
【理　由】
第１　本願発明
　
　本願は、平成１０年８月７日（パリ条約による優先権主張　１９９７年８月２８日　米国（ＵＳ））の出願であって、平成２０年８月２０日に手続補正されたものであるところ、その請求項１ないし８に係る発明（以下、「本願発明１」ないし「本願発明８」という）は、次のとおりのものである。
「【請求項１】　フィールドプログラマブルゲートアレイ（ＦＰＧＡ）の形態特定方法において、前記ＦＰＧＡは形態特定のためにホストプロセサへ接続されており、本方法が、
　（ａ）ハイレベルプログラミング言語における命令で前記ホストプロセサをプログラミングし、
　（ｂ）前記ハイレベルプログラミング言語と適合性を有する複数個の要素からなるライブラリから要素をインスタンス化し、該要素は前記ＦＰＧＡに対する論理及び経路付けを特定し、
　（ｃ）プログラミングした命令及びインスタンス化したライブラリ要素に応答して実行可能なコードを発生させるために前記ホストプロセサへハイレベルプログラミング言語用のコンパイラを供給し、
　（ｄ）前記実行可能なコードの実行に応答して前記ホストプロセサから前記ＦＰＧＡを形態特定させる、
上記各ステップを有している方法。
　　【請求項２】　請求項１において、前記ＦＰＧＡが動的再形態特定可能演算のために使用される方法。
　　【請求項３】　請求項１又は２において、前記ハイレベル言語がジャバである方法。
　　【請求項４】　請求項１又は２において、前記ライブラリが組合せ論理要素を有している方法。
　　【請求項５】　請求項１又は２において、前記ライブラリがフリップフロップ要素を有している方法。
　　【請求項６】　請求項１又は２において、前記ライブラリがラッチ要素を有している方法。
　　【請求項７】　請求項１又は２において、更に、
　（ｅ）パラメータ化したオブジェクトを発生するために前記ライブラリ要素を使用する、
ステップを有している方法。
　　【請求項８】　請求項７において、前記オブジェクトがカウンタ内のビット数によってパラメータ化されているカウンタである方法。」
　
第２　刊行物、及び、本願発明１と刊行物発明との対比・検討
　
１　刊行物
　原審の拒絶理由通知で引用した刊行物は次に掲げるものである。
　刊行物１：特表平８−５０４２８５号公報
　　
　刊行物１には、以下の記載がある。
ア　「15．実行を所定位置に支持する処理デバイス上に具体化するための構成形態ファイルにアルゴリズム言語のソースコードを翻訳する方法において、
    前記処理デバイスが、Ｉ／Ｏ接続部とオペレータのための接続された記憶手段とデータ記憶のための接続された記憶手段とを備えた、プログラミング可能なロジックデバイス（ＰＬＤ）であり、
    前記ＰＬＤは、ＣＰＵ、シリアルコンピューティングデバイス及びメモリデバイスから成る群中より選択されたデバイスに接続されている翻訳方法。
16．前記アルゴリズム言語が、・・・，Ｃ，Ｃ＋＋，・・・，Ｓmalltalk，・・・から成る群中より選択される請求の範囲第１５項記載の翻訳方法。
20．４個の順次の相、すなわちトークン化相、トークンマッピング相、ロジックマッピング相、ロジック最適化相、及びデバイス特異マッピング相を更に含む請求の範囲第１５項記載の方法。
23．利用可能な処理デバイス上において具体化されうるソースコードと前記処理ユニットに接続されるホストコンピュータ上において具体化されるべきソースコードとを選択するストリーム分割器を更に有する請求の範囲第２０項記載の翻訳方法。」（請求項１５，１６，２０，２３）
イ　「本発明は、Xilinx  ＸＣ３０３０分野のプログラマブル可能なゲートアレイ（ＦＰＧＡ）を中心に開発されたが、他のメーカーからの同様のパーツと同様に、他のXilinxパーツも十分によく作動する。ＰＬＤは、典型的には、構成可能なロジックエレメントと、入力−出力ブロックとを含み、通常は、いくつかの簡単な接続通路を含み、種々の状態機械又は簡単なリルーティング可能なバスの実現を可能とする。」（１７頁）
ウ　「プログラムの関数にとって必要なオペレーター（演算子）及び変数は、ＰＬＤ１１中に構造形態データの一部としてロードすることができる。」（１９頁）
エ　「本デバイスは、コンピュータプログラムにとって利用可能な、著しく増大した関数ライブラリを提供する。基本的に、従来のソースコードプログラムは、その全部もしくは一部が、一連の特殊化された回路形態に変換することができる。この回路形態は、同一の入力又は入力情報を用いて、従来のコンピュータ上において走る従来のプログラムと同一の結果をもたらすが、この結果は、多くの場合、より高速で供与される。広範な関数をハードウエアにおいて具体化できるが、主プログラムからのサブルーチンコールによってアクセスすることができる。」（４６頁）
オ　「ストリーム分割部（スプリッタ）は、各々の命令を実行するために、Ｃ命令をプログラムソースコードに分離し、各々の命令を、例えばＤＰＵ中の特定の利用可能なハードウエア資源に割当て、おそらくは、ホストコンピュータもしくは汎用コンピュータ上において走るある命令を割当てる。図１７を参照して、ストリーム分割部２０２は、Ｃプログラムソースコード２０１を、複数の部分、即ち、ホストＣＰＵにおいて走らせるのに最も適したホストＣソースコード２０３、本発明のＰＬＤにおいて走らせるのに最も適したＰＬＤ  Ｃソースコード２０４、並びに、ＤＳＰ上において走らせるのに最も適したＤＳＰ  Ｃソースコード２０５、に分割する。コンパイルは、ライブラリルーチンを必要とし、これらのルーチンは、必要な資源特に、モジュール間の制御フローを管理するためのあるＣ命
令、分割部（パーテイショナ）及びスケジューラのための予計算具体化を与えるように利用可能である。パーテイショナ及びスケジューリング資源２０３Ｂは、ハードウエアにおいて具体化されるＣコードの他の部分２０４，２０５に呼出しを連係化するように、パーテイショナ及びスケジューラライブラリ２０２ＡからホストＣソースコード２０３Ａに、必要に応じて加えられる。通信資源２０３Ｃ，２０４Ｂ及び２０５Ｂは、必要に応じて通信ライブラリ２０２Ｂから、それぞれＣソースコード部分２０３，２０４，２０５に付加され、一旦コンパイルされてシステム中に具体化されたシステム資源の相互作用を許容するように、必要なライブラリ資源を供与する。ホストＣコンパイラ２０６Ａは、ホストＣソースコード２０３Ａ、パーテイショナ及びスケジューラ資源２０３Ｂ並びに通信資源２０３Ｃを、実行可能なバイナリファイル２０７及び対応の部分２０７Ａ，  ２０７Ｂ，２０７Ｃに、合体させ、コンパイルする。ＰＬＤＣコンパイラ２０６Ｂは、ＰＬＤＣソースコード２０４Ａと通信資源２０４Ｂとを、実行可能なバイナリＰＬＤ形態ファイル２０８及び対応部分２０８Ａ，  ２０８Ｂにそれぞれ合体させてコンパイルし、ＤＳＰＣコンパイラ
２０６Ｃは、ＤＳＰ  Ｃソースコード２０５Ａ及び通信資源２０５Ｂを実行可能なＤＳＰコード２０９及び対応する部分２０９Ａ，２０９Ｂにそれぞれ合体させ、コンパイルする。」（４９−５０頁）
カ　「コンパイル方法を図２１に示す。図２１を参照して、ＤＰＵハードウエア２６１の特定の構成形態が与えられると、コンパイラ２６０は、入力フィルタを適用した後、ＤＰＵハードウエア構成形態並びに利用可能な資源、能力及び接続性を含めた環境データを集収する。スケジューラーパーテイショナは、関数及びデータ従属関係、通信分析、プラスノード割当て、パーテイション、スケジュール及びデバッグストラテジー並びにスケジュールメーカー制約条件についての情報を含む。コード発生器及びライブラリは、第３パーティＣコンパイラプラス増大Ｃシンタックスアセンブラ及びＣを用いて、Ｃソースコードをメーカーが変換するための追加の資源をＰＬＤコンパイラに供与して、入力ソースコードを最初にトークン化した後、可変割当て、Ｃ演算子、式、スレッドコントロール、データモーション（構成部分と関数との間の）並びにハードウエアサポートを含む論理マップを作製する。この論理マップは、次に、可能な論理リダクションについて評価され、最終的に、必要に応じて、使用可能なデバイスにマッピングされる。」（５２−５３頁）
キ　「プログラムが呼出されると、ホストコード２０７は、データ記憶システム２２１からホストシステム２２０の主メモリ２２３にロードされる。ホストコード２０７は、ＤＰＵ構成形態及びＤＳＰ構成形態コード２０８，２０９を適切な目的地にロードすることを制御し指図する。」（５８頁）
ク　図１７には、ＰＬＤ（ＦＰＧＡを含む）論理のコンパイル対象となるライブラリは通信ライブラリであることが図示されている。
　
２　本願発明１と刊行物発明との対比・検討
　
　本願発明１と刊行物１に記載された発明（以下、「刊行物発明」という）とを対比・検討すると、刊行物発明は、本願発明における次に掲げる主要な事項を具備していないし、刊行物１には、この主要な事項の記載も示唆もない。
「ＦＰＧＡに対する論理及び経路付けを特定する要素を含む複数の要素からなるライブラリから該要素をインスタンス化する」点、「インスタンス化したライブラリ要素に応答して実行可能なコードを発生させる」及び「前記実行可能なコードの実行に応答して前記ホストプロセサから前記ＦＰＧＡを形態特定させる」点
　そして、上記主要な事項により、本願発明１は、明細書記載の顕著な効果を奏するものである。
　したがって、本願発明１は、刊行物発明と同一であるとも、刊行物発明に基づいて当業者が容易に推考しえたものともいうことができない。
　
第３　むすび　
　
　以上のとおりであるから、本願発明１は、刊行物発明に基いて当業者が容易に発明をすることができたものということができない。
　さらに、本願発明２及び本願発明８についても同様に、刊行物発明に基いて当業者が容易に発明をすることができたものということができない。
　また、他に本願発明１ないし本願発明８に係る特許を拒絶する理由を発見しない。
　よって、結論のとおり審決する。