【事件の表示】
　特願２００２−１５３２１９「ＤＲＡＭおよびそのリフレッシュ方法」拒絶査定不服審判事件〔平成１５年１２月　５日出願公開、特開２００３−３４６４７７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１４年５月２８日に出願した特願２００２−１５３２１９号であって、平成１８年８月２２日付けで手続補正がなされ、平成１９年３月１日付けで拒絶査定がなされ、これに対して同年５月２１日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後当審において、平成２１年６月１８日付けで審尋がなされ、同年９月１６日に回答書が提出されたものである。
　
２．平成１９年５月２１日付けの手続補正（以下「本件補正」という。）について
　［補正の却下の決定の結論］
　平成１９年５月２１日付けの手続補正を却下する。
　
　［理由］
（１）本件補正の内容
　本件補正は、補正前の特許請求の範囲の請求項１〜１１を、補正後の特許請求の範囲の請求項１〜１０と補正するものであって、補正後の特許請求の範囲の請求項１〜１０（以下「補正後請求項１」〜「補正後請求項１０」という。）は以下のとおりである。
　「【請求項１】　複数のメモリーブロックに分かれたメモリーアレーであって、各々のメモリーブロックのために仕様上のデーターリテンション時間が決められている、メモリーアレーと、
　複数のメモリーブロックの中からリフレッシュする第一のメモリーブロックを選択し論理アドレスを割り当てるための選択回路であって、第一のメモリーブロックは前記仕様上のデーターリテンション時間の少なくとも２倍のデーターリテンション時間を有する、選択回路と、
　を備えるＤＲＡＭ。
【請求項２】　前記選択回路は、
　選択信号を発生する回路と、
　前記選択信号に基づいてアドレス生成信号の真または偽を選択する第一のセレクターと、
　前記第一のセレクターで選択された前記アドレス生成信号の真または偽に応じてメモリーブロックを選択する第二のセレクターと、を含む請求項１に記載のＤＲＡＭ。
【請求項３】　前記選択信号を発生する回路が、ヒューズ回路を含む請求項２に記載のＤＲＡＭ。
【請求項４】　前記ヒューズ回路と前記第一のセレクターとの間にＮＯＴ回路を含む請求項３に記載のＤＲＡＭ。
【請求項５】　前記アドレス生成信号が入力される端子と、
　該端子と前記第一のセレクターとの間にＮＯＴ回路と、を含む請求項２に記載のＤＲＡＭ。
【請求項６】　前記第一のセレクターは、ＡＮＤ回路を含む請求項２に記載のＤＲＡＭ。
【請求項７】　前記ＡＮＤ回路は、各々の前記メモリーブロックに対応して設けられる請求項６に記載のＤＲＡＭ。
【請求項８】　複数のメモリーブロックに分割されたＤＲＡＭのリフレッシュ方法であって、
　各々のメモリーブロックのために仕様上のデーターリテンション時間を決めるステップと、
　複数のメモリーブロックの中からリフレッシュする第一のメモリーブロックを選択するステップであって、第一のメモリーブロックは前記仕様上のデーターリテンション時間の少なくとも２倍のデーターリテンション時間を有するメモリセルのみを含む、ステップと、
　選択されるメモリーブロックに論理アドレスを与えるステップと、
　を含むＤＲＡＭのリフレッシュ方法。
【請求項９】　前記選択するステップが、
　メモリーブロックのアドレス生成信号を受け取るステップと、
　メモリーブロックの選択信号を受け取るステップと、
　アドレス生成信号の真または偽を選択するステップと、を含む請求項８に記載のＤＲＡＭのリフレッシュ方法。
【請求項１０】　さらに、前記アドレス生成信号を反転させるステップと、
　前記選択信号を反転させるステップを含む、請求項８に記載のＤＲＡＭのリフレッシュ方法。」
　
（２）補正事項の整理
　本件補正による補正事項を整理すると以下のとおりである。
［補正事項１］
　補正前の請求項１を補正後請求項１と補正すること。
　
［補正事項２］
　補正前の請求項２を削除すること。
　
［補正事項３］
　補正前の請求項３〜８を補正後請求項２〜７と補正すること。
　
［補正事項４］
　補正前の請求項９〜１１を補正後請求項８〜１０と補正すること。
　
（３）補正の目的、及び新規事項追加の有無
（３−１）補正事項１について
　補正事項１についての補正は、補正前の発明特定事項である「選択回路」を限定する補正であるから、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、当該補正が、願書に最初に添付した明細書及び願書に最初に添付した図面（以下、願書に最初に添付した明細書、願書に最初に添付した図面を、各々「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。）に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）及び第４項に規定する要件を満たすものである。
　
（３−２）補正事項２について
　補正事項２についての補正は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。また、当該補正が、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法１７条の２第３項及び第４項に規定する要件を満たすものである。
　
（３−３）補正事項３について
　補正事項３についての補正は、補正事項１と同様に特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、当該補正が、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法１７条の２第３項及び第４項に規定する要件を満たすものである。
　
（３−４）補正事項４について
　補正事項４についての補正は、補正前の請求項２が削除されたことに伴い、請求項の番号を変更する補正であるから、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。また、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法１７条の２第３項及び第４項に規定する要件を満たすものである。
　
（３−５）補正の目的、及び新規事項追加の有無についてのまとめ 
　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が独立特許要件を満たすものであるか否かにつき、さらに検討を進める。
　
（４）独立特許要件について
（４−１）補正後の発明
　補正後の請求項１〜１０に係る発明は、平成１９年５月２１日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１０に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正後の発明」という。）は、請求項１に記載されている事項により特定される上記２．（１）の請求項１の箇所に記載されたとおりのものである。
　
（４−２）引用刊行物に記載された発明
　本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２００２−１３３８６２号公報（以下「引用例」という。）には、第１図及び第２図とともに、以下の事項が記載されている。
　
「【０００１】
【発明の属する技術分野】本発明は、メモリセルアレイがＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）から構成されている半導体記憶装置及びその製造方法に係り、特にスタンバイ状態に対応した動作モードを有する半導体記憶装置及びその製造方法に関する。」
「【０００３】ＤＲＡＭにおけるリフレッシュ電流は、ＤＲＡＭを構成するメモリセルアレイの各セルに対するリフレッシュ動作の時間間隔、すなわちリフレッシュサイクルの長さによって決定され、リフレッシュサイクルが長いほど小さくなる。このリフレッシュサイクルは、メモリセルアレイを構成する複数のメモリセルのうち、ホールド特性の最も悪いセル（ワーストビット）で決定される。つまり、ワーストビットのセルでもデータを保持できるように、そのホールド時間よりもリフレッシュサイクルの長さを短くしなければならない。」
「【０００７】
【発明が解決しようとする課題】上述した従来の技術において、一方、ホールド特性を考慮し、行アドレス毎にリフレッシュサイクルを切り換えるものでは、特にＤＲＡＭの記憶容量を大きくしようとした場合、切り換えのための回路や切り替えの基準となるデータを保持するための回路の規模が大きくなってしまったり、それらのデータの読み出しに時間が掛かってしまったり、それらの回路を動作させるために消費電流が大きくなってしまうという課題が考えられる。他方、特開平１１−２１３６５８号公報、特開２０００−２１１６２号公報等に記載されている技術では、搭載する機器側の動作モードに適した動作モードを有してはいるものの、メモリセルのホールド特性に対する考慮がなされていないという課題があった。
【０００８】そこで、本発明は、上述したよう従来の技術における課題の解決を図り、スタンバイ状態に対応した動作モードを有する半導体記憶装置において、スタンバイ状態における平均消費電流を従来よりも低減することができる半導体記憶装置及びその製造方法を提供することを目的とする。」
「【００１２】
【発明の実施の形態】以下、図面を参照して本発明による半導体記憶装置の実施の形態について説明する。図１は、本発明による半導体記憶装置の一実施の形態の構成を示すブロック図である。本実施形態の半導体記憶装置は、メモリセルアレイ１０を分割構成する４個のセルアレイ（１）１０１、セルアレイ（２）１０２、セルアレイ（３）１０３、およびセルアレイ（４）１０４と、メモリセルアレイ１０へのアクセスを制御するための図１に示す各構成要素と、図示を省略したデータバス、アドレスラッチ回路等の他の回路とから構成されている。」
「【００２９】（２）チップセレクト信号ＣＳが“０”の場合は、半導体記憶装置はスタンバイモードで動作する。このモードでは、タイマー１６からは信号Ｔとして長い周期のクロック信号が出力される。また制御信号Ｃ１は“０”に設定される。また、リフレッシュアドレス発生回路１７から発生される信号Ａｒ０，Ａｒ１は“０”となる。この場合マルチプレクサ１１，１２はリフレッシュアドレスＡｒを選択するので、Ａｒ０，Ａｒ１＝Ａ０，Ａ１＝０，０となり、エリア設定回路１３によってＡ０，Ａ１＝０，０およびプログラム回路１４の出力Ｐ０，Ｐ１の値に基づいてアクティブとなったエリア選択信号Ｂ１〜Ｂ４のいずれか１つの信号に対応する、セルアレイ（１）１０１〜（４）１０４の中の１つのセルアレイがリフレッシュ動作の対象として選択される。そして、選択されたセルアレイ（１）１０１〜（４）１０４の中から１つのセルアレイには、リフレッシュアドレス信号Ａｒ２〜ｎに一致するアドレス信号Ａ２〜ｎが供給されるとともに、長周期のリフレッシュサイクルでリフレッシュ動作が実行される。従って、セルアレイ（１）１０１〜（４）１０４のうちの選択された１つのエリアにおいてのみデータが保持されることになる。
【００３０】図６にチップセレクト信号ＣＳとアドレス信号Ａ０，Ａ１の値を変化させたときのメモリセルアレイ１０の各領域におけるデータの保持状態およびリフレッシュサイクルの周期の変化をまとめて示す。チップセレクト信号ＣＳが“１”（＝“Ｈ”；アクティブモード）の場合、アドレス信号Ａ０，Ａ１を０，０〜１，１に変化させると、信号Ａ０，Ａ１が“０，０”、“０，１”、“１，０”、“１，１”のとき、プログラム回路１４の状態に応じてセルアレイ（１）１０１〜（４）１０４のいずれかが選択的にアクセス先に設定される。この場合、すべてのセルアレイ（１）１０１〜（４）１０４に対して短周期のリフレッシュサイクルでリフレッシュ動作が実行される。一方、チップセレクト信号ＣＳが“０”（＝“Ｌ”；スタンバイモード）の場合、セルアレイ（１）１０１〜（４）１０４のうちアドレスＡ０，Ａ１＝０，０に対応するように設定されているただ１つセルアレイがアクセス先に設定されて、長周期のリフレッシュサイクルでリフレッシュ動作が実行され、セルアレイ（１）１０１〜（４）１０４のうち残りの３つのセルアレイに対してはリフレッシュ動作が実行されなくなる。したがって、アドレス信号Ａ０，Ａ１＝０，０に対応するように設定されているセルアレイ（セルアレイ（１）１０１〜（４）１０４のいずれか１つ）においてのみデータが保持されることになる。」
「【００３２】以上述べたように本実施形態の半導体記憶装置では、エリア選択用のアドレスＡ０，Ａ１とメモリセルアレイ１０との間にそれらの間の対応関係を切り換えるためのエリア設定回路１３を設け、エリア設定回路１３がアドレスＡ０，Ａ１をそのまま通すか反転させるかすることで、外部から見たときのエリアと実際に内部でアクセスされるエリアが切り換えられるようになっている。そのため、例えば、外部アドレスＡｄｄ０，１＝０，０でアクセスされるエリアをスタンバイ状態でデータを保持するためのエリアとする場合に、Ａｄｄ０，１＝０，０でアクセスされるエリアをセルアレイ（１）〜（４）のうちでホールド特性が良好なエリアとなるようにプログラム回路１４を設定することができる。すなわち、外部からＡｄｄ０，１＝０，０で指定される範囲のメモリ領域が、４つのエリアのうちホールド特性の良いエリアとなるようにプログラム（写像）可能なので、それによって製品としてのリフレッシュサイクルを長くすることが可能となり、スタンバイ状態の消費電流であるスタンバイ電流を小さくすることが可能となる。」
「【００３５】本実施形態では、ホールド特性の良いエリアをスタンバイ時のデータ保持エリアとして選択可能とし、スタンバイ時は選択されたエリアに対してのみリフレッシュを行い、そのリフレッシュサイクルをメモリセルアレイ全体をリフレッシュする場合のものよりも長くするようにしている。長い周期のリフレッシュサイクルと短い周期のリフレッシュサイクルの設定にあたっては、ホールド特性が最も良いエリアのみリフレッシュするときのリフレッシュサイクルがメモリセルアレイ全体をリフレッシュするときのリフレッシュサイクルと如何なる関係にあるのか半導体記憶装置の製造テスト段階で測定し、この測定結果に基づいてホールド時間を適切なものに設定することが望ましい。ただし、ある程度予想がつけば、メモリセルアレイ全体をリフレッシュするときのリフレッシュサイクルの２倍、４倍、８倍等の固定値に設定することができる。」
　
　以上を総合すると、引用例には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　「メモリセルアレイ１０を分割構成する４個のセルアレイ（１）１０１、セルアレイ（２）１０２、セルアレイ（３）１０３、およびセルアレイ（４）１０４であって、アクティブモードの場合、セルアレイ（１）１０１〜（４）１０４に対するリフレッシュ動作は短周期のリフレッシュサイクルで行われ、
　ホールド特性の良いエリアをスタンバイ時のデータ保持エリアとして選択可能とし、スタンバイ時は選択されたエリアに対してのみリフレッシュを行うために、エリア選択用のアドレスＡ０，Ａ１とメモリセルアレイ１０との間にそれらの間の対応関係を切り換えるためのエリア設定回路１３を設け、エリア設定回路１３がアドレスＡ０，Ａ１をそのまま通すか反転させるかすることで、外部から見たときのエリアと実際に内部でアクセスされるエリアが切り換えられるようになっており、外部アドレスＡｄｄ０，１＝０，０でアクセスされるエリアをスタンバイ状態でデータを保持するためのエリアとする場合に、Ａｄｄ０，１＝０，０でアクセスされるエリアをセルアレイ（１）〜（４）のうちでホールド特性が良好なエリアとなるようにプログラム回路１４を設定することができ、外部からＡｄｄ０，１＝０，０で指定される範囲のメモリ領域が、４つのエリアのうちホールド特性の良いエリアとなるようにプログラム（写像）可能なので、それによって製品としてのリフレッシュサイクルを長くすることが可能である、
　ＤＲＡＭ。」
　
（４−３）対比
　以下に補正後の発明と引用発明とを対比する。
　引用発明の「メモリセルアレイ」、「セルアレイ（１）１０１〜（４）１０４」、「ホールド時間」は、各々補正後の発明の「メモリーアレー」、「複数のメモリーブロック」、「データーリテンション時間」に相当する。
　よって、引用発明の「メモリセルアレイ１０を分割構成する４個のセルアレイ（１）１０１、セルアレイ（２）１０２、セルアレイ（３）１０３、およびセルアレイ（４）１０４」は、補正後の発明の「複数のメモリーブロックに分かれたメモリーアレー」に相当する。
　引用発明は、「エリア設定回路１３」及び「プログラム回路１４」により、「４つのエリアのうち」「ホールド特性の良いエリアをスタンバイ時のデータ保持エリアとして選択可能とし、スタンバイ時は選択されたエリアに対してのみリフレッシュを行う」のであるから、引用発明の「選択されたエリア」は補正後の発明の「第一のメモリーブロック」に相当するものであり、引用発明の「エリア設定回路１３」及び「プログラム回路１４」は、補正後の発明の「選択回路」のように「複数のメモリーブロックの中からリフレッシュする第一のメモリーブロックを選択」しているものと認められる。
　また、引用発明においては、「エリア設定回路１３」が「エリア選択用のアドレスＡ０，Ａ１とメモリセルアレイ１０との間にそれらの間の対応関係を切り換え」を行い、「プログラム回路１４」が「Ａｄｄ０，１＝０，０でアクセスされるエリアをセルアレイ（１）〜（４）のうちでホールド特性が良好なエリアとなるように」設定しているから、引用発明の「エリア設定回路１３」及び「プログラム回路１４」は、補正後の発明の「選択回路」のように、「第一のメモリーブロック」に「論理アドレスを割り当て」ているものと認められる。
　したがって、引用発明の「エリア設定回路１３」及び「プログラム回路１４」は、補正後の発明の「複数のメモリーブロックの中からリフレッシュする第一のメモリーブロックを選択し論理アドレスを割り当てるための選択回路」に相当する。
　さらに、引用発明の「エリア設定回路１３」及び「プログラム回路１４」により「選択されたエリア」は「ホールド特性の良いエリア」であり、「ホールド特性の良い」とは「ホールド時間」が長いことであるので、引用発明の「選択されたエリア」が「ホールド特性の良い」ものである構成は、補正後の発明の「第一のメモリーブロックは前記仕様上のデーターリテンション時間の少なくとも２倍のデーターリテンション時間を有する」に対応しており、両者は「第一のメモリーブロックは」長い「データーリテンション時間を有する」点で共通する。
　
　したがって、補正後の発明と引用発明とは、
　「複数のメモリーブロックに分かれたメモリーアレーと、
　複数のメモリーブロックの中からリフレッシュする第一のメモリーブロックを選択し論理アドレスを割り当てるための選択回路であって、第一のメモリーブロックは長いデーターリテンション時間を有する、選択回路と、
　を備えるＤＲＡＭ。」
　である点で一致し、以下の点で相違する。
　
（相違点１）
　補正後の発明は、「各々のメモリーブロックのために仕様上のデーターリテンション時間が決められている」のに対して、引用発明は、各々のメモリーブロックに対する「リフレッシュ動作は短周期のリフレッシュサイクルで行われ」ている点で相違する。
　
（相違点２）
　「長いデーターリテンション時間」として、補正後の発明は、「第一のメモリーブロックは前記仕様上のデーターリテンション時間の少なくとも２倍のデーターリテンション時間を有する」のに対して、引用発明には、そのようなことが特定されていない点で相違する。
　
（４−４）判断
（４−４−１）相違点１について
　ＤＲＡＭはホールド時間（リテンション時間）内にリフレッシュを行う必要があり、ユーザーがＤＲＡＭを使用できるようにするためには、リフレッシュサイクルの周期又はリテンション時間を仕様で決定する必要がある。
　したがって、引用発明のＤＲＡＭにおいて、「仕様上のリテンション時間」を決めることは当業者が適宜なし得る。
　
（４−４−２）相違点２について
　引用例には、ホールド特性の良い（データーリテンション時間の長い）エリアのリフレッシュサイクルについて「ただし、ある程度予想がつけば、メモリセルアレイ全体をリフレッシュするときのリフレッシュサイクルの２倍、４倍、８倍等の固定値に設定することができる。」（００３５段落）と記載されている。そして、リフレッシュサイクルはデーターリテンション時間に応じて決定されるものであり、補正後の発明において「２倍」という数値に臨界的意義はないことから、引用発明において、補正後の発明の「第一のメモリーブロック」に相当する「選択されたエリア」の「データーリテンション時間」を仕様上のデーターリテンション時間の２倍以上とすること、すなわち補正後の発明のように「第一のメモリーブロックは前記仕様上のデーターリテンション時間の少なくとも２倍のデーターリテンション時間を有する」構成とすることは当業者が容易になし得た事項である。
　
（４−４−３）判断についてのまとめ 
　以上検討したとおり、補正後の発明は、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
（４−５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲により特定される発明が特許出願の際独立して特許を受けることができるものではないから、特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しないものである。 
　
（５）補正却下の決定についてのむすび 
　以上のとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。 
　
３．本願発明 
　本件補正は上記のとおり却下されたので、本願の請求項１〜１１に係る発明は、平成１８年８月２２日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲１〜１１に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される以下のとおりのものである。
「【請求項１】　複数のメモリーブロックに分かれたメモリーアレーであって、各々のメモリーブロックのために仕様上のデーターリテンション時間が決められている、メモリーアレーと、
　複数のメモリーブロックの中からリフレッシュする第一のメモリーブロックを選択するための選択回路であって、第一のメモリーブロックは前記仕様上のデーターリテンション時間の少なくとも２倍のデーターリテンション時間を有する、選択回路と、
　を備えるＤＲＡＭ。」
　
４．引用刊行物に記載された発明 
　引用例には、上記２．（４−２）に記載したとおり、引用発明が記載されている。
　
５．判断 
　本願発明は、補正後の発明から、上記２．（２）に記載した補正事項１についての補正によりなされた技術的限定を省いたものである。
　そうすると、２．（４−４）において検討したとおり、補正後の発明は、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、補正後の発明から技術的限定を省いた本願発明についても、当然に、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおり、本願の請求項１に係る発明（本願発明）は特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。