【事件の表示】
　特願２００１−２４１４８３「ヒューズリンクのためのオンチップトリムリンク感知ラッチ回路」拒絶査定不服審判事件〔平成１４年　５月３１日出願公開、特開２００２−１５８２８９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１３年８月９日の出願（パリ条約に基づく優先権主張２０００年８月９日　アメリカ合衆国）であって、平成１８年５月２日付けで手続補正がなされ、同年１２月１３日付けで拒絶査定がなされ、それに対して、平成１９年３月１６日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明
　本願の請求項１〜９に係る発明は、平成１８年５月２日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜９に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。　
　
　「【請求項１】　所定の持続時間のパルスを生成するパルスジェネレータと、
　ヒューズリンクと、
　前記パルスによって制御される第１のスイッチであって、該パルスが第１の論理レベルをとる時には前記ヒューズリンク内に電流を送り、該パルスが第２の論理レベルをとる時には該ヒューズリンクへの電流の流入を防ぐ第１のスイッチと、
　前記ヒューズリンクに結合されて前記パルスの間に発生した論理レベルを感知するラッチとを備え、該ラッチは該パルスのリーディングエッジによってクリアされ、前記ヒューズリンクにおいて発生した前記論理レベルは前記パルスのトレーリングエッジによって前記ラッチにラッチされ、該ラッチにラッチされた前記論理レベルは前記ヒューズリンクが溶断されているか溶断されていないかを示すようになっている集積回路。」
　
３．引用例に記載された発明
（１）本願の優先日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平８−２７４２６６号公報（以下「引用例」という。）には、図３、５及び６とともに以下の記載がある（なお、下線は当合議体において付加したものである。）。
　「【０００１】
【産業上の利用分野】本発明は、
半導体集積回路に関し、詳しくはヒューズを溶断してトリミングを行う半導体集積回路に関する
【０００２】
【従来の技術】本発明者が検討したヒューズトリミング回路は、例えば図５に示されるように、ヒューズＦの一端が抵抗Ｒ２を介して接地電位Ｖｓｓに結合され、当該ヒューズＦの他端が、抵抗Ｒ１とＰチャンネル型ＭＯＳＦＥＴＱｐを介して高電位側電源Ｖｄｄに結合される。上記ＭＯＳＦＥＴＱｐと抵抗Ｒ１との直列接続箇所をノードＮとするとき、このノードＮには、論理状態を反転するインバータＩＮＶ１の入力が結合され、さらにこのインバータＩＮＶ１の出力端子には、その出力論理レベルを反転するためのインバータＩＮＶ２が結合される。また、Ｐチャンネル型ＭＯＳＦＥＴＱｐのゲートにはヒューズトリミング回路を含む半導体集積回路の低消費電力状態を指示するパワーダウン信号ＰＤがインバータＩＮＶ３、４を介して供給される。さらに、ノードＮとＩＮＶ１の間には、ゲートにインバータＩＮＶ３の出力と結合されたＮチャンネル型ＭＯＳＦＥＴＱｎが結合されている。
このヒューズトリミング回路は、イネーブル状態のＰＤが供給されることによって、ヒューズＦの溶断／非溶断に応じたトリミング信号をノードＮから出力する。具体的には、パワーダウン信号ＰＤがローレベルのとき、すなわち、ヒューズトリミング回路が動作状態のとき、ＰチャンネルＭＯＳＦＥＴＱｐはオン状態とされ、ＮチャンネルＭＯＳＦＥＴＱｎはオフ状態とされる。よって、Ｑｐのオン抵抗をＲｏｎとすると、ヒューズ回路のノードＮの出力電位Ｖは
Ｖ＝（Ｒ１＋ＲＦ＋Ｒ２）Ｖｄｄ／（Ｒｏｎ＋Ｒ１＋ＲＦ＋Ｒ２
（式中、Ｒ１、Ｒ２、Ｒｏｎは夫々の抵抗の抵抗値を示し、ＲＦはヒューズＦの抵抗値を示す
となる。例えば、Ｒ１＝Ｒ２＝１ｋオーム、Ｒｏｎ＝５００ｋオーム、溶断前のＲＦ＝１ｋオーム、溶断後のＲＦが５Ｍオーム以上、Ｖｄｄ＝３Ｖ、とする。溶断前の出力電位Ｖは、上記式から約０．０１８Ｖとなり、溶断後のＶは３．０Ｖ程度となる。よって、０．０１８Ｖと３．０Ｖとの間の電圧を論理しきい値電圧とするインバータＩＮＶ１によって、出力信号を所定のハイレベル又はローレベルにすることができる。
　
　「【００２３】
図３の（Ａ）には、本発明の他のヒューズトリミング回路の一例が示される。同図の（Ａ）に示されるヒューズトリミング回路３００は、特に制限されないが、単結晶シリコンなどの一つの半導体基板に形成される。上記ヒューズトリミング回路３００は、一つのヒューズトリミング信号を得るための回路構成が例示されているが、実際は所望数のヒューズトリミング回路３００から所定のトリミング信号が形成される。上記ヒューズトリミング回路３００のヒューズ３１２は、一端が抵抗３１３を介して接地電位Ｖｓｓに結合され、当該ヒューズ３１２の他端が抵抗３１１を介して、Ｐチャンネル型ＭＯＳＦＥＴ３０１に結合され高電位Ｖｄｄに結合される。上記３０１のゲートには、インバータ３０６を介したパワーダウン信号ＰＤとインバータ３０８及び３０７を介したセット信号ＳＥＴとを入力とするＮＡＮＤ回路３０５の出力がさらにインバータ３０４と３０３を介して供給される。上記ヒューズ３１２の両端には、必要に応じてヒューズ３１２を溶断するためのパッド端子ＰＡＤ１及びＰＡＤ２が結合している。上記ＭＯＳＦＥＴ３０１とヒューズ３１２との直列接続箇所をノードＮ３とするとき、ノードＮ３にはこのノードＮ３の論理状態を反転するインバータ３０９が結合され、さらにこのインバータ３０９の出力端子には、その出力論理レベルを反転するためのインバータ３１０が結合され、さらにインバータ３１０の出力はラッチ回路３２０に供給されている。また、ノードＮ３はＮチャンネル型ＭＯＳＦＥＴ３０２を介して接地電位Ｖｓｓと結合されている。上記ラッチ回路３２０は、クロックドインバータ３２１、及びインバータ３２２〜３２５から構成される。入力初段目のクロックインバータ３２１の制御端子にはインバータ３０７の出力電位が供給され、例えばその電位がローレベルとされたときクロックインバータ３２１はハイインピーダンスとされ、上記ラッチ回路３２０はラッチ状態とされる。また、ラッチ段では、逆並列接続されたインバータ３２２と３２３を用いてスタティックラッチが構成される。出力段のインバータ３２４及び３２５は、ラッチデータを所定の電位で出力するために設けられている。上記ＭＯＳＦＥＴ３０２のゲートには、上記ＭＯＳＦＥＴ３０１のゲートに供給される信号が供給され、上記ＭＯＳＦＥＴ３０１と３０２とは、ＮＡＮＤ回路３０５の出力によって同時に制御されている
【００２４】次に上記ヒューズトリミング回路３００の作用を具体的に説明する。ヒューズトリミング回路３００も、前記ヒューズトリミング回路１００、２００と同様に必要に応じてヒューズ３１２が溶断される。この溶断は、パワーダウン信号ＰＤがローレベルかつセット信号ＳＥＴがハイレベル状態、すなわちＭＯＳＦＥＴ３０１がオン状態、ＭＯＳＦＥＴ３０２がオフ状態のとき、パッド端子ＰＡＤ１とＰＡＤ２間に所望の電位を印加しヒューズ３１２に電流を供給することによって行えばよい。ヒューズ３１２に許容範囲を越える電流が供給されると、ヒューズ３１２は溶け電流経路が狭められる。よって、ヒューズ３１２は高抵抗値を有するようにされる。こうして、ヒューズ３１２から接地電位Ｖｓｓへの電流経路を閉塞状態にすることができる。
【００２５】ヒューズ３１２の溶断状態を確認するときは、パッド端子ＰＡＤ１にＶｄｄとパッド端子ＰＡＤ２にＶｓｓの電位を印加してパッド端子間を流れる電流を測定して算出する。
このとき、パワーダウン信号ＰＤをローレベル、セット信号ＳＥＴをハイレベルとすれば、上記ＭＯＳＦＥＴ３０１はオン状態、ＭＯＳＦＥＴ３０２はオフ状態とされ、
【００２６】
また、図３の（Ｂ）に示す様にノードＮ３のトリミング信号は、パワーダウン信号ＰＤがローレベルとされ、かつセット信号ＳＥＴがハイレベルとされるときラッチ回路３２０に供給される。このとき、ラッチ回路の入力段を構成するクロックドインバータ３２１の制御端子にはセット信号ＳＥＴが供給され、セット信号ＳＥＴがハイレベルのときにクロックドインバータ３２１はトリミング信号を出力可能にされる。セット信号ＳＥＴがローレベルのときクロックドインバータ３２１の出力はハイインピーダンスとされるからトリミング信号は、逆並列接続されたインバータ３２２と３２３にラッチされる。
　
　「【００３１】
図６には、上記ヒューズトリミング回路４００が搭載可能な基準電位形成回路６００が示される。上記基準電位形成回路６００は、特に制限されないが、単結晶シリコンなどの一つの半導体基板に形成される。同図によれば、基準電位形成回路６００は、ヒューズトリミング回路４００の搭載部であるヒューズ回路６０１〜６０６と、各ヒューズ回路から供給されるトリミング信号を解読するデコーダ６０７と、デコーダ６０７から供給されるデコード信号によって帰還抵抗の抵抗分圧比を調整する抵抗調整回路６０８とから構成される。また、基準電位形成回路６００には、基準電圧発生回路６１０から所定の電位が供給されており、この電位を抵抗調整回路６０８に入力して所望の基準電位を形成する。上記各ヒューズ回路６０１〜６０６には、パッド端子ＰＡＤ１〜ＰＡＤ３から導出される信号線が供給され、また、パワーダウン信号ＰＤとセット信号ＳＥＴが供給されている。抵抗調整器６０８は、基準電圧発生回路６１０の出力を非反転入力端子（＋）に受ける演算増幅器ＡＭＰとデコード信号がゲートに供給されるＮチャンネルＭＯＳＦＥＴＳＷ１〜ＳＷ６４から構成される。上記ＭＯＳＦＥＴＳＷ１〜ＳＷ６４は並列に接続され１端が共通に演算増幅回路ＡＭＰの反転入力端子（−）に結合される。また、演算増幅器ＡＭＰの出力部と接地電圧Ｖｓｓとの間には抵抗ｒ１〜ｒ６５の直列回路が設けられ、ＭＯＳＦＥＴＳＷ１〜ＳＷ６４の他端は順次各抵抗の結合ノードに接続されている。これにより、ＭＯＳＦＥＴＳＷ１〜ＳＷ６４を何れか１つオン状態にするのに応じて抵抗分圧値を変えられる。こうして、ＭＯＳＦＥＴＳＷ１〜ＳＷ６４の内の一つがデコード信号にてオン状態にされることによって、帰還経路の抵抗値が決定され、演算増幅器ＡＭＰはその帰還抵抗に従った増幅度を以て基準電位を形成する。このようにして形成された基準電位は、半導体集積回路の内部における所定の参照電位若しくは内部電源として利用される
　
（２）ここにおいて、図３（Ａ）における「セット信号ＳＥＴ」が「ｔｗ」の幅を有するパルスであることは、図３（Ｂ）から明らかである。
　図３（Ａ）及び００２５段落の「このとき、パワーダウン信号ＰＤをローレベル、セット信号ＳＥＴをハイレベルとすれば、上記ＭＯＳＦＥＴ３０１はオン状態、ＭＯＳＦＥＴ３０２はオフ状態とされ」という記載から、図３（Ａ）に記載された「ヒューズトリミング回路３００」においては、「パワーダウン信号ＰＤ」が「ローレベル」の時に、「セット信号ＳＥＴ」が「ハイレベル」であれば「ＭＯＳＦＥＴ３０１」が「オン状態」となり、「セット信号ＳＥＴ」が「ローレベル」であれば「ＭＯＳＦＥＴ３０１」が「オフ状態」となるものと認められる。そして、当該「ＭＯＳＦＥＴ３０１」は、「オン状態」の時に「ヒューズ３１２」に電流を送り、「オフ状態」の時に「ヒューズ３１２」への電流の流入を防ぐものであることは図３（Ａ）から明らかである。
　
　図３（Ａ）及び００２６段落の「また、図３の（Ｂ）に示す様にノードＮ３のトリミング信号は、パワーダウン信号ＰＤがローレベルとされ、かつセット信号ＳＥＴがハイレベルとされるときラッチ回路３２０に供給される。このとき、ラッチ回路の入力段を構成するクロックドインバータ３２１の制御端子にはセット信号ＳＥＴが供給され、セット信号ＳＥＴがハイレベルのときにクロックドインバータ３２１はトリミング信号を出力可能にされる。セット信号ＳＥＴがローレベルのときクロックドインバータ３２１の出力はハイインピーダンスとされるからトリミング信号は、逆並列接続されたインバータ３２２と３２３にラッチされる。」という記載から、図３（Ａ）に記載された「ヒューズトリミング回路３００」においては、「インバータ３０９」及び「インバータ３１０」を介して、「ラッチ回路３２０」が「上記ＭＯＳＦＥＴ３０１とヒューズ３１２との直列接続箇所」である「ノードＮ３」と結合され、当該「ノードＮ３」の「トリミング信号」をラッチする構成となっているものと認められる。
　そして、「ラッチ回路３２０」は、「セット信号ＳＥＴ」が「ハイレベル」から「ローレベル」に変化した際に、「クロックドインバータ３２１」がハイインピーダンスとなる構成を備えているから、当該「ラッチ回路３２０」は、「セット信号ＳＥＴ」が「ハイレベル」から「ローレベル」に変化した際に、「ノードＮ３」の信号、すなわち「トリミング信号」をラッチする構成となっていることは明らかである。
　また、「ラッチ回路３２０」は、「セット信号ＳＥＴ」が「ハイレベル」になると、「クロックドインバータ３２１」が有効となり、ラッチが解除される構成となっていることも明らかである。
　
（３）以上を総合すると、引用例には以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　「ｔｗの幅を有するパルスであるセット信号ＳＥＴと、
ヒューズ３１２と、
　パワーダウン信号ＰＤがローレベルの時に、前記セット信号ＳＥＴがハイレベルであればオン状態となり、前記セット信号ＳＥＴがローレベルであればオフ状態となるＭＯＳＦＥＴ３０１であって、前記オン状態の時に前記ヒューズ３１２に電流を送り、前記オフ状態の時に前記ヒューズ３１２への電流の流入を防ぐＭＯＳＦＥＴ３０１と、
　前記ＭＯＳＦＥＴ３０１と前記ヒューズ３１２との直列接続箇所に結合され、前記セット信号ＳＥＴがハイレベルからローレベルに変化した際にトリミング信号をラッチし、前記セット信号ＳＥＴがハイレベルになるとラッチが解除されるラッチ回路３２０を備えた、
　ヒューズトリミング回路３００を有する半導体集積回路。」
　
４．本願発明と引用発明との対比
（１）本願発明と引用発明とを対比する。
　引用発明の「ｔｗの幅を有するパルスであるセット信号ＳＥＴ」、「ヒューズ３１２」、「ハイレベル」、「ローレベル」は、各々本願発明の「所定の持続時間のパルス」、「ヒューズリンク」、「第１の論理レベル」、「第２の論理レベル」に相当する。
　また、引用発明における「ＭＯＳＦＥＴ３０１」は、「前記セット信号ＳＥＴがハイレベルであればオン状態となり、前記セット信号ＳＥＴがローレベルであればオフ状態となる」ものであり、「セット信号ＳＥＴ」信号は「ｔｗの幅を有するパルス」であるから、引用発明の「ＭＯＳＦＥＴ３０１」は、「ｔｗの幅を有するパルス」により制御されるスイッチとして機能していることは明らかであり、本願発明の「第１のスイッチ」に相当する。
　
　したがって、引用発明の「パワーダウン信号ＰＤがローレベルの時に、前記セット信号ＳＥＴがハイレベルであればオン状態となり、前記セット信号ＳＥＴがローレベルであればオフ状態となるＭＯＳＦＥＴ３０１であって、前記オン状態の時に前記ヒューズ３１２に電流を送り、前記オフ状態の時に前記ヒューズ３１２への電流の流入を防ぐＭＯＳＦＥＴ３０１」は、本願発明の「前記パルスによって制御される第１のスイッチであって、該パルスが第１の論理レベルをとる時には前記ヒューズリンク内に電流を送り、該パルスが第２の論理レベルをとる時には該ヒューズリンクへの電流の流入を防ぐ第１のスイッチ」に相当する。
　
（２）引用発明の「ラッチ回路３２０」は、本願発明の「ラッチ」に相当する。
　そして、引用発明の「ラッチ回路３２０」は、「前記ＭＯＳＦＥＴ３０１と前記ヒューズ３１２との直列接続箇所に結合され」る構成となっているから、引用発明の「ラッチ回路３２０」は、本願発明の「ラッチ」のように「前記ヒューズリンクに結合され」る構成となっているものと認められる。
　また、引用発明の「ラッチ回路３２０」は、「前記セット信号ＳＥＴがハイレベルからローレベルに変化した際にトリミング信号をラッチ」するものであるが、「前記セット信号ＳＥＴ」とは「ｔｗの幅を有するパルスである」「前記セット信号ＳＥＴ」であるから、当該「ラッチ回路３２０」は、「ｔｗの幅を有するパルスである」「前記セット信号ＳＥＴ」が「ハイレベルからローレベルに変化した際にトリミング信号をラッチ」するものである。
　
　ここにおいて、「ラッチ回路３２０」にラッチされる「トリミング信号」についてみると、引用文献の図３（Ａ）に記載されたように、当該「トリミング信号」が「ラッチ回路３２０」に至る経路には「インバータ３０９」及び「インバータ３１０」が存在しており、当然それらによる信号の遅延が発生していると解される点、及び引用例の００２６の「上記ＭＯＳＦＥＴ３０１は、所望のトリミング信号がラッチ回路３２０でラッチされるまでの間だけオン状態とされればよい。」という記載から、「ラッチ回路３２０」によりラッチがなされる時点において「ＭＯＳＦＥＴ３０１」が「オン状態」となっていることが明らかである点を勘案すると、「ラッチ回路３２０」にラッチされる「トリミング信号」は、「ｔｗの幅を有するパルスである」「前記セット信号ＳＥＴ」が「ハイレベル」の時に発生した「トリミング信号」、換言すれば「ｔｗの幅を有するパルス」の間に発生した「トリミング信号」であるものと認められる。
　
　さらに、引用例の０００２段落の「このヒューズトリミング回路は、イネーブル状態のＰＤが供給されることによって、ヒューズＦの溶断／非溶断に応じたトリミング信号をノードＮから出力する。　具体的には、パワーダウン信号ＰＤがローレベルのとき、すなわち、ヒューズトリミング回路が動作状態のとき、ＰチャンネルＭＯＳＦＥＴＱｐはオン状態とされ、ＮチャンネルＭＯＳＦＥＴＱｎはオフ状態とされる。よって、Ｑｐのオン抵抗をＲｏｎとすると、ヒューズ回路のノードＮの出力電位Ｖは、　Ｖ＝（Ｒ１＋ＲＦ＋Ｒ２）Ｖｄｄ／（Ｒｏｎ＋Ｒ１＋ＲＦ＋Ｒ２）　（式中、Ｒ１、Ｒ２、Ｒｏｎは夫々の抵抗の抵抗値を示し、ＲＦはヒューズＦの抵抗値を示す。）　となる。例えば、Ｒ１＝Ｒ２＝１ｋオーム、Ｒｏｎ＝５００ｋオーム、溶断前のＲＦ＝１ｋオーム、溶断後のＲＦが５Ｍオーム以上、Ｖｄｄ＝３Ｖ、とする。溶断前の出力電位Ｖは、上記式から約０．０１８Ｖとなり、溶断後のＶは３．０Ｖ程度となる。よって、０．０１８Ｖと３．０Ｖとの間の電圧を論理しきい値電圧とするインバータＩＮＶ１によって、出力信号を所定のハイレベル又はローレベルにすることができる。」という引用発明の従来技術についての記載からみて、引用発明における「トリミング信号」の実体は、「ヒューズ３１２」において発生した０．０１８Ｖ又は３．０Ｖ等の電圧であると解されるが、これらの電圧は、「インバータ３０９」によりハイレベル又はローレベルに識別されることを前提としたものであるから、引用文献における「トリミング信号」が、「ヒューズ３１２」において発生したハイレベル又はローレベルという論理レベルの信号として機能していることは明らかである。
　
　したがって、引用発明の「トリミング信号」は、本願発明の「前記ヒューズリンクにおいて発生した前記論理レベル」、すなわち「前記ヒューズリンクにおいて発生した」「前記ヒューズリンクに結合されて前記パルスの間に発生した論理レベル」に相当するものであり、引用発明の「前記ＭＯＳＦＥＴ３０１と前記ヒューズ３１２との直列接続箇所に結合され、前記セット信号ＳＥＴがハイレベルからローレベルに変化した際にトリミング信号をラッチ」する「ラッチ回路３２０」は、本願発明の「前記ヒューズリンクに結合されて前記パルスの間に発生した論理レベルを感知するラッチ」、すなわち「前記ヒューズリンクにおいて発生した」「前記ヒューズリンクに結合されて前記パルスの間に発生した論理レベルを感知するラッチ」に相当する。
　
（３）引用発明においても、「ラッチ回路３２０」にラッチされた「トリミング信号」の論理レベルは、「ヒューズ３１２」が溶断されているときにはハイレベルとなり、溶断されていないときにはローレベルとなることが明らかであるから、引用発明においても本願発明のように、「該ラッチにラッチされた前記論理レベルは前記ヒューズリンクが溶断されているか溶断されていないかを示すようになっている」ものと認められる。
　また、引用発明の「ヒューズトリミング回路３００を有する半導体集積回路」は、本願発明の「集積回路」に相当する。
　
（４）以上を総合すると、本願発明と引用発明とは、
　「ヒューズリンクと、
　所定の持続時間のパルスによって制御される第１のスイッチであって、該パルスが第１の論理レベルをとる時には前記ヒューズリンク内に電流を送り、該パルスが第２の論理レベルをとる時には該ヒューズリンクへの電流の流入を防ぐ第１のスイッチと、
　前記ヒューズリンクに結合されて前記パルスの間に発生した論理レベルを感知するラッチとを備え、該ラッチにラッチされた前記論理レベルは前記ヒューズリンクが溶断されているか溶断されていないかを示すようになっている集積回路。」
　
　である点で一致し、以下の点で相違する。
（相違点１）
　本願発明は、「所定の持続時間のパルスを生成するパルスジェネレータ」を備えているのに対して、引用発明は、「ｔｗの幅を有するパルスであるセット信号ＳＥＴ」を生成するパルスジェネレータを備えることが特定されていない点。
　
（相違点２）
　本願発明は、「該ラッチは該パルスのリーディングエッジによってクリアされ、前記ヒューズリンクにおいて発生した前記論理レベルは前記パルスのトレーリングエッジによって前記ラッチにラッチされ」る構成となっているのに対して、引用発明は、「ラッチ回路３２０」が、「前記セット信号ＳＥＴがハイレベルからローレベルに変化した際にトリミング信号をラッチし、前記セット信号ＳＥＴがハイレベルになるとラッチが解除される」構成となっている点。
　
５．相違点についての当審の判断
（１）相違点１について
　引用発明においては、「ｔｗの幅を有するパルスであるセット信号ＳＥＴ」が用いられているが、そのためには、当該パルスを生成する手段、すなわちパルスジェネレータが必要であることは自明である。
　そして、引用発明の「ｔｗの幅を有するパルスであるセット信号ＳＥＴ」は、引用発明に係る「半導体集積回路」の内部において「トリミング信号」発生させるために使用されるものであるが、一般に、半導体集積回路の内部において使用されるパルスを生成するパルスジェネレータを、当該半導体集積回路に内蔵させることは、例えば、本願の優先日前に日本国内において頒布された特開平２−８７２１３号公報の「〔従来技術〕　マイクロコンピュータやプロセッサのようにクロック信号に同期動作する半導体集積回路は、クロックパルスジェネレータを内蔵し、このクロックパルスジェネレータにはシステムクロック信号のような外部クロック信号もしくは水晶振動子のような発振子にて生成されるクロック信号又はこのクロック信号レベルを反転させたクロック信号が供給される。クロックパルスジェネレータは入力クロック信号を分周したり多相化して内部動作クロック信号を生成する。動作クロック信号は半導体集積回路のマシンサイクルや各部の動作タイミングを規定する基準信号とされ、半導体集積回路はこの動作クロック信号の変化に同期動作される。」（１ページ右下欄９行〜２ページ左上欄３行）という記載からも分かるように、当業者における慣用技術であるから、引用発明において、「ｔｗの幅を有するパルスであるセット信号ＳＥＴ」を生成するパルスジェネレータを内蔵させること、すなわち、本願発明のように、「所定の持続時間のパルスを生成するパルスジェネレータ」「を備え」た「集積回路」とすることは、当業者が容易になし得たことである。
　
　したがって、相違点１は当業者が容易になし得た範囲に含まれる程度のものである。
　
（２）相違点２について
（２−１）まず、本願発明の「前記ヒューズリンクにおいて発生した前記論理レベルは前記パルスのトレーリングエッジによって前記ラッチにラッチされ」る構成と、引用発明の「ラッチ回路３２０」が、「前記セット信号ＳＥＴがハイレベルからローレベルに変化した際にトリミング信号をラッチ」する構成について検討する。
　
　引用発明において、「前記セット信号ＳＥＴ」とは「ｔｗの幅を有するパルスである」「前記セット信号ＳＥＴ」であるから、引用発明の「ラッチ回路３２０」は、「ｔｗの幅を有するパルスである」「前記セット信号ＳＥＴがハイレベルからローレベルに変化した際にトリミング信号をラッチ」するものである。
　また、上記４．（１）及び（２）において検討したとおり、引用発明の「ラッチ回路３２０」、「ｔｗの幅を有するパルスであるセット信号ＳＥＴ」は、各々本願発明の「ラッチ」、「パルス」に相当するものであり、また、上記４．（２）において検討したとおり、引用発明の「トリミング信号」は、本願発明の「ヒューズリンクにおいて発生した前記論理レベル」（「前記ヒューズリンクにおいて発生した」「前記ヒューズリンクに結合されて前記パルスの間に発生した論理レベル」）に相当するものである。
　さらに、引用発明の「ハイレベルからローレベルに変化した際に」「ラッチ」する構成は、本願発明の「トレーリングエッジによって」「ラッチ」する構成に対応しており、両者は「ハイレベルからローレベル」への変化に応じて「ラッチ」する点で共通する。
　
　したがって、本願発明の「前記ヒューズリンクにおいて発生した前記論理レベルは前記パルスのトレーリングエッジによって前記ラッチにラッチされ」る構成と、引用発明の「ラッチ回路３２０」が、「前記セット信号ＳＥＴがハイレベルからローレベルに変化した際にトリミング信号をラッチ」する構成とは、「前記ヒューズリンクにおいて発生した前記論理レベルは前記パルスの」ハイレベルからローレベルへの変化に応じて「前記ラッチにラッチされ」る構成である点で一致し、ラッチ動作に関して、本願発明は、「前記パルスのトレーリングエッジによって」「ラッチ」しているのに対して、引用発明は、「ｔｗの幅を有するパルスである」「前記セット信号ＳＥＴがハイレベルからローレベルに変化した際に」「ラッチ」している点で相違する。
　
　そして、そのような相違は、「ラッチ」を行う素子が、本願発明ではエッジトリガにより動作するものであるのに対して、引用発明ではレベルトリガにより動作するものであることに起因するものと認められるが、一般に、論理回路を構成するに際し、エッジトリガにより動作する素子を用いるか、レベルトリガにより動作する素子を用いるかは、例えば、本願の優先日前に日本国内において頒布された特開２０００−４０９６４号公報の「【００３８】また、上記実施例では、増幅回路の出力をラッチするラッチ回路ＬＴＨはクロックＣＫの立ち上がりでデータを取り込むエッジトリガタイプを用いているが、レベルが確定してからデータを取り込むレベルトリガタイプのラッチ回路であっても良い。」（００３８段落）という記載からも明らかなように、当業者が適宜選択し得る設計的事項であるから、引用発明において、エッジトリガにより動作する素子を用い、本願発明のように「前記パルスのトレーリングエッジによって」「ラッチ」する構成とすることは、当業者が容易になし得たことである。
　
（２−２）次に、本願発明の「該ラッチは該パルスのリーディングエッジによってクリアされ」る構成と、引用発明の「ラッチ回路３２０」が、「前記セット信号ＳＥＴがハイレベルになるとラッチが解除される」構成について検討する。
　
　上記（２−１）に記載したとおり、引用発明において、「セット信号ＳＥＴ」は「ｔｗの幅を有するパルス」であるから、「ラッチ回路３２０」は、「ｔｗの幅を有するパルスである」「前記セット信号ＳＥＴがハイレベルになるとラッチが解除される」ものである。
　また、上記４．（１）及び（２）において検討したとおり、引用発明の「ラッチ回路３２０」、「ｔｗの幅を有するパルスであるセット信号ＳＥＴ」は、各々本願発明の「ラッチ」、「パルス」に相当するものである。
　さらに、引用発明の「ハイレベルになるとラッチが解除される」構成は、本願発明の「リーディングエッジによってクリアされ」る構成に対応しており、両者は「ハイレベルになる」ことに応じて、それまでのラッチ内容を無効とするものである点で共通する。
　
　したがって、本願発明の「該ラッチは該パルスのリーディングエッジによってクリアされ」る構成と、引用発明の「ラッチ回路３２０」が、「前記セット信号ＳＥＴがハイレベルになるとラッチが解除される」構成とは、「該ラッチは該パルス」がハイレベルになることに応じて、それまでのラッチ内容を無効とするものである点で一致し、ラッチ動作に関して、本願発明は、「該パルスのリーディングエッジによって」「該ラッチ」を「クリア」しているのに対して、引用発明は、「ｔｗの幅を有するパルスである」「前記セット信号ＳＥＴがハイレベルになると」「ラッチ回路３２０」の「ラッチ」を「解除」している点で相違する。
　
　そして、このような相違は、上記（２−１）と同様に、「ラッチ」を行う素子が、本願発明ではエッジトリガにより動作するものであるのに対して、引用発明ではレベルトリガにより動作するものであることに起因するものと認められるが、上記（２−１）において検討したとおり、一般に、論理回路を構成するに際し、エッジトリガにより動作する素子を用いるか、レベルトリガにより動作する素子を用いるかは、当業者が適宜選択し得る設計的事項であるから、引用発明において、エッジトリガにより動作する素子を用い、本願発明のように、「該パルスのリーディングエッジによって」「該ラッチ」を「クリア」する構成とすることは当業者が容易になし得た事項である。
　
　これについて、更にいえば、引用発明においては、引用例の図３に記載されているように、レベルトリガにより動作する素子を用いているから、将来のラッチ動作に備えるために、「ｔｗの幅を有するパルスである」「前記セット信号ＳＥＴ」が「ハイレベル」のときに「ラッチ回路３２０」のラッチを解除する（「クロックドインバータ３２１」を出力可能状態とする）構成が必須であるが、本願発明においては、エッジトリガにより動作する素子を用いており、あらかじめ「ラッチ」を「クリア」することなくパルスのトレーリングエッジによってラッチを行うことができるから、将来のラッチに動作に備えて「ラッチ」を「クリア」することは必ずしも必要ではないものと認められる。
　また、本願の発明の詳細な説明又は図面にも、「ラッチ」を「クリア」することについては、例えば、「【０００７】　【発明の実施の形態】図１に示されているのは、本発明の例としての実施形態による、オンチップトリムリンク感知ラッチ回路１２を含む集積回路１０の部分の構成図である。論理ハイから論理ローに遷移する入力信号１４は、特定のヒューズリンクが溶断されているかいないかを決定するトリムリンク感知ラッチ回路の動作を開始するが、本発明はこれに限定されるものではない。
入力信号１４はリーディングエッジなどによってラッチ１６をクリアし、単安定マルチバイブレータ１８へ入力として供給される
　
　したがって、本願発明において、「ラッチ」を「クリア」することは、「ラッチ」を初期化（リセット）するという程度の技術的意義を有するにとどまるものと解されるが、一般に、論理回路を構成する論理素子を初期化することは当業者が適宜なし得ることであり、「ラッチ」を初期化することについても当然例外ではなく、例えば、本願の優先日前に日本国内において頒布された特開平９−１８１５７４号公報の図８、及び「【０００２】　【従来の技術】図８は、ＬＳＩ８０の内部に形成されたＣＭＯＳインバータ回路を用いた発振回路およびＬＳＩ外部に接続された発振用部品の従来例を示している。図８において、ＬＳＩ内部には、発振用の第１のＣＭＯＳインバータ回路８１、波形整形用の第２のＣＭＯＳインバータ回路８２および第３のインバータ回路８３、発振検出回路２０が形成されている。・・・【０００９】
一方、電源電圧ＶDDが“Ｈ”レベルに立ち上がった直後、リセット信号ＲＥＳＥＴが“Ｌ”レベルになることによって、計数回路２０がリセットされ、その発振検出出力信号ＸＯＵＴが“Ｌ”レベルになる。
　
　以上のとおりであるから、相違点２は、当業者が容易になし得た範囲に含まれる程度のものである。
　
（３）判断についてのまとめ
　以上、検討したとおり、相違点１及び２は、いずれも当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、本願発明は、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　本願は、請求項１に係る発明が特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく拒絶をすべきものである。
　よって、上記結論のとおり審決する。