【事件の表示】
　平成　９年特許願第１２８８３６号「メモリ実装判別回路およびこれを用いたメモリコントロール回路」拒絶査定不服審判事件〔平成１０年１２月　４日出願公開、特開平１０−３２０２６８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成９年５月１９日の出願であって、平成１６年７月２０日付けで拒絶の理由が通知され、同年９月１７日付けで手続補正がなされたものの、同年１１月２９日付けで拒絶の査定がなされた。その後、同年１２月２２日に拒絶査定不服審判請求がなされたものである。
   
２．本願発明
　本願の請求項１に係る発明は、平成１６年９月１７日付け手続補正書によって補正された明細書又は図面の記載からみて、特許請求の範囲の請求項１に記載された次のとおりのものである。
　
「【請求項１】　メモリコントロール回路に接続されているメモリ装置の個数を判断するメモリ実装判別回路であって、
　プルアップ制御信号がオンレベルのときにのみ前記メモリコントロール回路のデータ入力端子をプルアップするプルアップ手段と、
　プルダウン制御信号がオンレベルのときにのみ前記データ入力端子をプルダウンするプルダウン手段と、
　前記メモリ装置を１個ずつ順次選択していくチップセレクト発生部と、
　読み出しアドレスを固定した状態で、前記チップセレクト発生部がいずれかの前記メモリ装置を選択するたびに、前記プルアップ制御信号および前記プルダウン制御信号をそれぞれ前記プルアップ手段および前記プルダウン手段に供給するとともに、前記プルアップ制御信号がオンレベルで且つ前記プルダウン制御信号がオフレベルのときの前記データ入力端子の信号レベルと前記プルアップ制御信号がオフレベルで且つ前記プルダウン制御信号がオンレベルのときの前記データ入力端子の信号レベルとを比較し、これらの信号レベルが一致するときはメモリコントロール回路とメモリ装置とが接続されていると判断することにより、前記メモリ装置の個数を計数する判断手段と、
　を備えたことを特徴とするメモリ実装判別回路。」
　
３．引用文献
　原査定の拒絶の理由に引用された特開平７−６４８６６号（以下、「引用文献１」という。）には、図面と共に以下の事項が記載されている。
　
Ａ．「【００１５】
【実施例】本発明のメモリ・カードの記憶容量識別方法を、以下に図面と共に説明すると、図１はアドレス・バスがフル・デコードされている１ＭＢｙｔｅメモリ・カードのブロック図、図２はアドレス・バスがフル・デコードされている２ＭＢｙｔｅメモリ・カードのブロック図、図３はアドレス・バスがフル・デコードされている４ＭＢｙｔｅメモリ・カードのブロック図、図７はこれらのメモリ・カードを接続する本体装置のブロック図、図８はタイミング・チャート、図１１は記憶容量識別のフローチャートをそれぞれ示す。
【００１６】先ず、図１に示すアドレス・バスがフル・デコードされている１ＭＢｙｔｅメモリ・カード１１は、１ＭＢｙｔｅ容量のメモリ１２、アドレス・デコーダ１６、ライト・プロテクト・スイッチ（ＳＷ）１７、本体装置との接続コネクタ１８、ダイオードＤ、電池Ｂ、抵抗器Ｒ1〜Ｒ4などの部品から構成されている。１ＭＢｙｔｅ容量のメモリ１２は、アドレスがＡ21までフル・デコードされているため、アドレスが１ＭＢｙｔｅ未満の場合のみ、言い換えればＡ20＝０でＡ21＝０の場合にのみアクセスされ、アドレスが１ＭＢｙｔｅ以上の場合、言い換えればＡ20＝１でＡ21＝０か、Ａ20＝０でＡ21＝１か、Ａ20＝１でＡ21＝１の場合にはアクセスされない。
【００１７】図２に示すアドレス・バスがフル・デコードされている２ＭＢｙｔｅメモリ・カード２１は、１ＭＢｙｔｅ容量のメモリ２２，２３、アドレス・デコーダ２６，ライト・プロテクトＳＷ２７、本体装置との接続コネクタ２８と、電池Ｂなどその他の部品から構成されている。１ＭＢｙｔｅ容量のメモリ２２または２３は、アドレスがＡ21までフル・デコードされているため、アドレスが２ＭＢｙｔｅ未満の場合のみ、言い換えればＡ21＝０の場合にのみアクセスされ、アドレスが２ＭＢｙｔｅ以上の場合、言い換えればＡ21＝１の場合にはアクセスされない。図３に示すアドレス・バスがフル・デコードされている４ＭＢｙｔｅメモリ・カード３１は、１ＭＢｙｔｅ容量のメモリ３２，３３，３４，３５、アドレス・デコーダ３６、ライト・プロテクトＳＷ３７、本体装置との接続コネクタ３８と、電池Ｂなどその他の部品から構成されている。１ＭＢｙｔｅ容量のメモリ３２または３３または３４または３５は、アドレスがＡ21までフル・デコードされているため、アドレスが４ＭＢｙｔｅ未満の場合にアクセスされる。」
　
Ｂ．「 【００１９】上記メモリ・カード１１，２１及び３１等を接続する図７に示す本体装置７１は、その接続コネクタ７２で、例えばメモリ・カード１１の接続コネクタ１８と接続される。本体装置７１は、全体を制御するＣＰＵ７３、制御プログラムが記憶されているＲＯＭ７４、作業用メモリとして使用するＲＡＭ７５、本体装置７１に対して入力を与える入力装置７６、本体装置７１からの出力を受けとる出力装置７７、メモリ・カードとのインターフェース回路であるメモリ・カード・インターフェース７８、メモリ・カードへのデータ・バスＤ0〜Ｄ7の各信号用に用意されているプル・アップ抵抗（ＲU0〜ＲU7）７９、これらの各プル・アップ抵抗７９を各データ・バスに接続するスイッチ（ＳＷU0〜ＳＷU7）８０、同じくメモリ・カードへのデータ・バスの各信号Ｄ0〜Ｄ7用に用意されているプル・ダウン抵抗（ＲD0〜ＲD7）８１、これらの各プル・ダウン抵抗８１を各データ・バスに接続するスイッチ（ＳＷD0〜ＳＷD7）８２から構成されている。
【００２０】上記本体装置７１中のＲＡＭ７５には、データ・バスがプル・アップ時にメモリ・カードから読み込んだデータを保持するエリアのメモリＭＵ８３と、データ・バスがプル・ダウン時にメモリ・カードから読み込んだデータを保持するエリアのメモリＭＤ８４がある。またスイッチ（ＳＷU0〜ＳＷU7）８０とスイッチ（ＳＷD0〜ＳＷD7）８２のＯＮ／ＯＦＦは、ＣＰＵ７３から制御可能である。また、メモリ・カード・インターフェース７８には、データ・バスの信号Ｄ0〜Ｄ7用のバッファと方向制御の機能が、またアドレス・バスの信号Ａ0〜Ａ21とライト信号ＷＲとアウトプット・イネーブル信号ＯＥ用のバッファの機能がある。
【００２１】図８に示すタイミング・チャートにおいて、１ＭＢｙｔｅメモリ・カードと２ＭＢｙｔｅメモリ・カードとの識別方法を説明する。
【００２２】上記データ・バスの信号Ａ0〜Ａ19とＡ20，ライト信号ＷＲ，アウトプット・イネーブル信号ＯＥは、いずれも通常のＣＰＵの同等機能の信号と同じ働きである。即ち、例えば、メモリ・カード１１から本体装置７１にデータを読み込む場合は、先ず信号Ａ0〜Ａ19とＡ20で読み込みたいアドレスを決定し、信号ＷＲを“Ｈ”レベルのままで信号ＯＥを“Ｈ”レベル→“Ｌ”レベル→“Ｈ”レベルと変化させれば、アドレスが確定してして信号ＯＥが“Ｌ”になってから一定時間後にデータ・バスの信号Ｄ0〜Ｄ7が、２ＭＢｙｔｅメモリ・カードのプル・アップ時（信号「ａ」と略す），２ＭＢｙｔｅメモリ・カードのプル・ダウン時（信号「ｂ」と略す），１ＭＢｙｔｅメモリ・カードのプル・アップ時（信号「ｃ」と略す），１ＭＢｙｔｅメモリ・カードのプル・ダウン時（信号「ｄ」と略す）に、図８に示すように、メモリ・カードから出力されるので、上記アウトプット・イネーブル信号ＯＥの“Ｌ”レベルから“Ｈ”レベルの立ち上りタイミングｔ1またはｔ2で本体装置７１がデータを読み込む。尚、上記信号Ａ21は常に“Ｌ”レベルである。
【００２３】さて、上記データ読み込みタイミングｔ1での期間ｔ10では、有効なデータを本体装置７１が読み込むものであるが、この時のアドレス・バスの信号Ａ20は“Ｌ”レベルなので、０〜１ＭＢｙｔｅ−１のメモリ空間がアクセスされる。このメモリ空間には１ＭＢｙｔｅメモリ・カードでも、２ＭＢｙｔｅメモリ・カードでも、実際のメモリが存在するので、メモリ・カードの内容がそのまま本体装置７１に読み込まれる。
【００２４】上記データ読み込みタイミングｔ1に対してデータ読み込みタイミングｔ2での期間ｔ20では、有効なデータを本体装置が読み込むものであるが、この時のアドレス・バスの信号Ａ20は“Ｈ”レベルなので、１ＭＢｙｔｅ〜２ＭＢｙｔｅ−１のメモリ空間がアクセスされる。このアクセス空間には２ＭＢｙｔｅメモリ・カードでは実際のメモリが存在するので、メモリ・カードの内容がそのまま本体装置７１に読み込まれる。しかし、１ＭＢｙｔｅメモリ・カードでは実際のメモリが存在せず、なおかつメモリ・カード内部ではアドレス・バスがフル・デコードされているため、メモリ・カード内部のメモリはどれも選択されず、データ・バスの状態がそのまま本体装置７１に読み込まれる。
【００２５】ここで、図７に示すスイッチ（ＳＷU0〜ＳＷU7）８０をすべてＯＮにし、スイッチ（ＳＷD0〜ＳＷD7）８２をすべてＯＦＦにすれば、プル・アップ抵抗（ＲＵ０〜ＲＵ７）７９がデータ・バスの信号Ｄ0〜Ｄ1のラインに接続されてプル・アップ状態になり、どのメモリも選択されていない状態ではデータ・バスはすべて“Ｈ”になり、図８に示す期間ｔ20での、１ＭＢｙｔｅメモリ・カードのプル・アップ時の信号Ｄ0〜Ｄ7のように“ＦＦＨ”のデータが本体装置７１に読み込まれる。
【００２６】また、図７に示すスイッチ（ＳＷU0〜ＳＷU7）８０をすべてＯＦＦにし、スイッチ（ＳＷD0〜ＳＷD7）８２をすべてＯＮにすれば、プル・ダウン抵抗（ＲD0〜ＲD7）８１がデータ・バスの信号Ｄ0〜Ｄ7のラインに接続されてプル・ダウン状態になり、どのメモリも選択されていない状態ではデータ・バスすべて“Ｌ”になり、図８に示す期間ｔ20での１ＭＢｙｔｅメモリ・カードのプル・ダウン時の信号Ｄ0〜Ｄ7（ｄ信号）のように“００Ｈ”のデータが本体装置７１に読み込まれる。
【００２７】尚、メモリが実際に存在するアドレス空間をアクセスした場合には、データ・バスがプル・アップされていてもプル・ダウンされていても、実際のメモリの内容が本体装置に読み込まれる。これが、図８に示す期間ｔ10／ａ信号，期間ｔ10／ｂ信号，期間ｔ10／ｃ信号，期間ｔ10／ｄ信号，期間ｔ20／ａ信号及び期間ｔ20／ｂ信号である。
【００２８】以上より１ＭＢｙｔｅ〜２ＭＢｙｔｅ−１のメモリ空間をアクセスした場合に、データ・バスがプル・アップされている場合とプル・ダウンされている場合のデータが同じなら２ＭＢｙｔｅメモリ・カードであり、異なるなら１ＭＢｙｔｅメモリ・カードであると識別できる。
【００２９】上記をフローチャートにしたのが図１１である。先ず、データ・バスの信号Ｄ0〜Ｄ7のラインを抵抗ＲU0〜ＲU7でプル・アップし（Ｓ１）、１ＭＢｙｔｅ〜２ＭＢｙｔｅ−１のメモリ空間の中から任意の１Ｂｙｔｅを本体装置７１に読み込んで、これを作業用のメモリＭＵ８３のエリアに保存する（Ｓ２）。次に、データ・バスの信号Ｄ0〜Ｄ7のラインを抵抗（ＲD0〜ＲD7）８１でプル・ダウンし（Ｓ３）、上記ステップＳ２と同じ１Ｂｙｔｅを本体装置７１に読み込んで、これを作業用のメモリＭＤ８４のエリアに保存する（Ｓ４）。最後にメモリＭＵ８３とＭＤ８４の内容を比較し、等しくなければ、１ＭＢｙｔｅメモリ・カード１１であり、等しければ２ＭＢｙｔｅメモリ・カード２１であると識別する（Ｓ５）。
【００３０】尚、以上の説明では、１ＭＢｙｔｅメモリ・カード１１と２ＭＢｙｔｅメモリ・カード２１とのメモリ容量の識別方法の説明であったが、同様な方法で２ＭＢｙｔｅメモリ・カード２１と４ＭＢｙｔｅメモリ・カードとのメモリ容量の識別が可能である。」
　
　以上の記載から、引用文献１には次の発明（以下、「引用発明」という。）が記載されている。
　
　本体装置に接続コネクタを介して接続されている、内部に１ＭＢｙｔｅ容量メモリを有するメモリ・カードの記憶容量を識別するメモリ・カードの記憶容量識別回路であって、
　スイッチ８０がＯＮのときにのみメモリ・カードへのデータ・バスにプル・アップ抵抗７９を接続するスイッチ８０と、
　スイッチ８２がＯＮのときにのみメモリ・カードへのデータ・バスにプル・ダウン抵抗８１を接続するスイッチ８２と、
　読込みアドレスの上位ビットをデコードすることにより、メモリ・カード内の１ＭＢｙｔｅ容量メモリを１個ずつ選択するアドレス・デコーダと、
　読込みアドレスを切り換えてアクセスする際に、スイッチ８０をＯＮにし、スイッチ８２をＯＦＦにしてデータ・バスをプル・アップし、アクセスしたメモリ番地のデータを読み込んで作業用メモリＭＵに保存し、スイッチ８０をＯＦＦにし、スイッチ８２をＯＮにしてデータ・バスをプル・ダウンし、アクセスしたメモリ番地のデータを読み込んで作業用メモリＭＤに保存し、前記ＭＵの内容と前記ＭＤの内容を比較することにより、メモリ・カードの記憶容量を識別するメモリ・カード記憶容量識別回路
　
４．対比
　本願発明と引用発明とを対比すると、
　引用発明における「１ＭＢｙｔｅ容量メモリ」「プル・アップ抵抗７９を接続するスイッチ８０」「プル・ダウン抵抗８１を接続するスイッチ８２」は、それぞれ、本願発明における「メモリ装置」「プルアップ手段」「プルダウン手段」に相当する。
　引用発明において、本体装置にメモリ・カードが接続コネクタを介して接続され、本体装置がメモリ・カードをアクセスし、メモリ・カードの記憶容量を識別しているから、本体装置には本願発明における「メモリコントロール回路」に相当する部分が存在している。また、引用発明の「メモリ・カードの記憶容量識別回路」は、接続されているメモリカードの記憶容量を識別するものであるから、本願発明の「メモリ実装判別回路」と同等のものである。
　引用発明において、スイッチ８０，８２はＯＮやＯＦＦにされているから、スイッチ８０，８２をＯＮ、ＯＦＦする制御信号が存在することは明らかであり、スイッチ８０をＯＮ，ＯＦＦする制御信号が本願発明の「プルアップ制御信号」に相当し、スイッチ８２をＯＮ，ＯＦＦする制御信号が本願発明の「プルダウン制御信号」に相当する。そして、引用発明の「データ・バス」は接続コネクタに接続されているから、データ・バスをプル・アップ又はプル・ダウンすることは「接続コネクタ」をプル・アップ又はプル・ダウンすることになり、「接続コネクタ」はメモリコントロール回路のデータ入力端子と言って良いものであるから、引用発明の「スイッチ８０がＯＮのときにのみメモリ・カードへのデータ・バスにプル・アップ抵抗７９を接続するスイッチ８０と、スイッチ８２がＯＮのときにのみメモリ・カードへのデータ・バスにプル・ダウン抵抗８１を接続するスイッチ８２」は、本願発明の「プルアップ制御信号がオンレベルのときにのみ前記メモリコントロール回路のデータ入力端子をプルアップするプルアップ手段と、プルダウン制御信号がオンレベルのときにのみ前記データ入力端子をプルダウンするプルダウン手段」と同等のものである。
　引用発明の「アドレス・デコーダ」は、本体装置から供給される読込みアドレスの上位ビットをデコードした信号を１ＭＢｙｔｅ容量メモリのＣＳ端子に入力し、当該メモリをアクセスしているから、１ＭＢｙｔｅ容量メモリを１個ずつ選択していることになり、本願発明の「メモリ装置を１個ずつ選択していくチップセレクト発生部」に対応している。
　引用発明において、スイッチ８０，８２をＯＮ，ＯＦＦするにはスイッチ８０，８２に制御信号を印可する必要があるから、引用発明は、本願発明における「前記プルアップ制御信号および前記プルダウン制御信号をそれぞれ前記プルアップ手段および前記プルダウン手段に供給する」ことを行っている。そして、引用発明の「スイッチ８０をＯＮにし、スイッチ８２をＯＦＦにしてデータ・バスをプル・アップし、アクセスしたメモリ番地のデータを読み込んで作業用メモリＭＵに保存し、スイッチ８０をＯＦＦにし、スイッチ８２をＯＮにしてデータ・バスをプル・ダウンし、アクセスしたメモリ番地のデータを読み込んで作業用メモリＭＤに保存し、前記ＭＵの内容と前記ＭＤの内容を比較することにより、メモリ・カードの記憶容量を識別する」ことと、本願発明の「前記プルアップ制御信号がオンレベルで且つ前記プルダウン制御信号がオフレベルのときの前記データ入力端子の信号レベルと前記プルアップ制御信号がオフレベルで且つ前記プルダウン制御信号がオンレベルのときの前記データ入力端子の信号レベルとを比較し、これらの信号レベルが一致するときはメモリコントロール回路とメモリ装置とが接続されていると判断することにより、前記メモリ装置の個数を計数する判断手段」とは、比較の手法に差異はなく、比較結果に基づいてメモリ実装についての所定の判断を行う点で対応している。
　
  よって、本願発明と引用発明とは、
　
　メモリコントロール回路に接続されているメモリ装置の実装について所定の判断するメモリ実装判別回路であって、
　プルアップ制御信号がオンレベルのときにのみ前記メモリコントロール回路のデータ入力端子をプルアップするプルアップ手段と、
　プルダウン制御信号がオンレベルのときにのみ前記データ入力端子をプルダウンするプルダウン手段と、
　前記メモリ装置を１個ずつ選択していくチップセレクト発生部と、
　前記プルアップ制御信号および前記プルダウン制御信号をそれぞれ前記プルアップ手段および前記プルダウン手段に供給するとともに、前記プルアップ制御信号がオンレベルで且つ前記プルダウン制御信号がオフレベルのときの前記データ入力端子の信号レベルと前記プルアップ制御信号がオフレベルで且つ前記プルダウン制御信号がオンレベルのときの前記データ入力端子の信号レベルとを比較し、メモリ装置の実装について所定の判断を行う判断手段と、
　を備えたことを特徴とするメモリ実装判別回路
　
である点で一致し、次の点で相違する。
　
相違点１
　本願発明では、読み出しアドレスを固定した状態でメモリ装置を１個ずつ順次選択していくものであるのに対し、引用発明では、読込みアドレスを切り換えてメモリ装置を選択している点
　
相違点２
　メモリ実装についての所定の判断が、本願発明ではメモリ装置の個数を判断するものであるのに対し、引用発明ではメモリ・カード記憶容量を識別するものである点
　
５．検討
相違点１について
　引用発明では、読込みアドレスはＡ０〜Ａ２１で指定され、このうち下位ビットのＡ０〜Ａ１９が１ＭＢｙｔｅ容量メモリの内部アドレスとなり、Ａ２０，Ａ２１の上位ビットがデコードされてチップセレクト信号が生成されている。そして、メモリ容量を識別するためには上位ビットは変更していかなければならないが、メモリ内部アドレスに相当する下位ビットについてはメモリ容量識別のためには変更する必要がないから、当業者ならば固定したアドレスとしておくと考えるのが普通である。
　引用文献１には、１ＭＢｙｔｅメモリ・カードか２ＭＢｙｔｅメモリ・カードかを識別するためには１Ｍ〜２Ｍ−１番地から読込みを行えば良いと記載され、また、２ＭＢｙｔｅメモリ・カードか４ＭＢｙｔｅメモリ・カードかを識別するためには２Ｍ〜４Ｍ−１番地から読込みを行えば良いとされている。従って、１ＭＢｙｔｅから４ＭＢｙｔｅまでのメモリ・カードを識別するためにはアドレスビットＡ２０，Ａ２１を切り換えて１ＭＢｔｅ容量メモリを順次選択し、データの読込みを行えば良いことは通常の思考力により想到されるところである。
　従って、この相違点を格別のものということはできない。
　
相違点２について
　引用発明は、メモリ・カードの記憶容量を識別するために、メモリ・カード内部の１ＭＢｙｔｅ容量メモリを選択して実装されているかどうかをチェックしているから、１ＭＢｙｔｅ容量メモリの個数を判別しているみることができる。また、本願明細書【０００８】段落に「  半導体メモリ素子の使用個数を適宜選択できるようにするためには、半導体メモリ素子の実装個数または総記憶容量をメモリコントロール回路等に認識させる技術が必要となる。かかる技術としては、従来、以下のようなものが知られていた。」と記載されているように、メモリの実装個数または総記憶容量を認識する技術は非常に近接したものであるから、引用発明の記憶容量識別手法をメモリ装置の個数判別に用いることは容易に想到されるものである。
　従って、この相違点を格別のものということはできない。
　
　なお、請求人は、「本願発明は、「メモリ装置を１個ずつ順次選択していくチップセレクト発生部」を設けたので「アドレスを固定した状態で、接続された各メモリ装置の記憶容量値を考慮すること無しにメモリ装置の個数を計数することができる。」という作用効果を奏するのに対して、引用文献１の発明はこのような作用効果を奏しない。すなわち、引用文献１の発明では、チップセレクト発生部が設けられておらず、判別処理において読み出しアドレスを変更する必要があり、さらには、当該読み出しアドレスは判別対象となる記憶容量を考慮して決定しなければならない。」と主張しているが、相違点１についての項で議論したように、本願発明の「読み出しアドレス」に相当する引用発明の読込みアドレスの下位ビット（Ａ０〜Ａ１９）は、固定したアドレスと考えるのが普通であり、また、本願発明においてチップセレクト発生部がメモリ装置を順次選択していくための具体的手法が規定されているわけではないから、上記請求人の主張は、特許請求の範囲に記載された事項に基づくものとは認められない。
　
６．むすび
　したがって、本願発明は、引用文献１に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。