【事件の表示】
　平成１１年特許願第１８２５３号「ＤＲＡＭのデータ出力回路」拒絶査定不服審判事件〔平成１１年１０月８日出願公開，特開平１１−２７３３５２〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１．手続の経緯
　本願は，平成１１年１月２７日（パリ条約優先権主張１９９８年２月４日，韓国）の出願であって，平成１８年１月５日付けで手続補正がなされ，同年６月９日付けで拒絶査定がなされ，これに対し，同年９月１１日に拒絶査定不服審判が請求されるとともに，同年１０月１１日付けで手続補正がなされ，その後当審において，平成２０年１０月１５日付けで審尋がなされたものである。
　
第２．平成１８年１０月１１日付けの手続補正について
［補正却下の決定の結論］
　平成１８年１０月１１日付けの手続補正を却下する。
　
［理由］
１．補正の内容
　平成１８年１０月１１日付けの手続補正（以下，「本件補正」という。）は，本件補正前の請求項１及び３を，本件補正後の請求項１及び３とすると共に，発明の詳細な説明及び図面を補正するものであって，本件補正前後の請求項１及び３と発明の詳細な説明の記載は，以下のとおりである。
（１）本件補正前
「【請求項１】　行アドレスストローブ信号（ＲＡＳＢ）及び列アドレスストローブ信号（ＣＡＳＢ）を受け取り，両信号の入力順序が正常であることを判断してそれを表す信号を出力する正常動作認識部と，
　要求される動作が書き込みであるか又は読み取りであるかを判断し，その判断を表す信号を出力する書込／読取判断部と，
　正常動作認識部及び書込／読取判断部の出力信号を入力してデータ出力制御信号（ＤＯＥ）を出力するＤＯＥ生成部と，
　前記データ出力制御信号（ＤＯＥ）の生成を遅延させて有効データのみ出力されるよう，イコライザーミドル信号（ＥＱＭＢ）とアクセスモードを選択するモード選択信号（ＨＰＨ）とを入力して出力制御信号（ＯＥＣ）を生成する第１遅延部と，
　前記データ出力制御信号（ＤＯＥ）が列アドレスストローブ信号（ＣＡＳＢ）の最初の遷移時にのみ遷移されて前記ＤＯＥ生成部から出力されるように制御するべく，列ゼロ信号（Ｃ０Ｂ），イコライザー開始ゼロ信号（ＥＱＳ０），データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）及び行アドレスストローブ信号（ＲＡＳＢ）の内部信号であるＲＯＬ信号を入力してイコライザースイッチ信号（ＥＱＳＷＢ）を出力する制御部と，
　前記モード選択信号（ＨＰＨ），データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）及びイコライザースイッチ信号（ＥＱＳＷＢ）を入力して前記データ出力制御信号（ＤＯＥ）をスイッチングするスイッチ部と
を備えることを特徴とするＤＲＡＭのデータ出力制御回路。」
「【請求項３】　前記スイッチ部は，
　インバーターにより反転されたモード選択信号（ＨＰＨ）と前記制御部の出力信号であるイコライザースイッチ信号（ＥＱＳＷＢ）とを入力する第３ＮＯＲゲートと，
　前記第２ＮＯＲゲートの出力信号，インバーターにより反転された前記第３ＮＯＲゲートの出力信号，そしてデータ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）を入力するトランスファゲートと，
　前記イコライザースイッチ信号（ＥＱＳＷＢ）の出力端子にゲート電極が接続され，前記トランスファゲートの出力信号端子にドレインが接続され，電源電圧にソースが接続されたＰＭＯＳとから構成されることを特徴とする請求項１記載のＤＲＡＭのデータ出力制御回路。」
「【００２４】　
　【課題を解決するための手段】
　本発明の請求項１に記載のＤＲＡＭのデータ出力回路は，行アドレスストローブ信号（ＲＡＳＢ）及び列アドレスストローブ信号（ＣＡＳＢ）を受け取り，両信号の入力順序が正常であることを判断してそれを表す信号を出力する正常動作認識部と，要求される動作が書き込みであるか又は読み取りであるかを判断し，その判断を表す信号を出力する書込／読取判断部と，正常動作認識部及び書込／読取判断部の出力信号を入力してデータ出力制御信号（ＤＯＥ）を出力するＤＯＥ生成部と，前記データ出力制御信号（ＤＯＥ）の生成を遅延させて有効データのみ出力されるよう，イコライザーミドル信号（ＥＱＭＢ）とアクセスモードを選択するモード選択信号（ＨＰＨ）とを入力して出力制御信号（ＯＥＣ）を生成する第１遅延部と，前記データ出力制御信号（ＤＯＥ）が列アドレスストローブ信号（ＣＡＳＢ）の最初の遷移時にのみ遷移されて前記ＤＯＥ生成部から出力されるように制御するべく，列ゼロ信号（Ｃ０Ｂ），イコライザー開始ゼロ信号（ＥＱＳ０），データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）及び行アドレスストローブ信号（ＲＡＳＢ）の内部信号であるＲＯＬ信号を入力してイコライザースイッチ信号（ＥＱＳＷＢ）を出力する制御部と，前記モード選択信号（ＨＰＨ），データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）及びイコライザースイッチ信号（ＥＱＳＷＢ）を入力して前記データ出力制御信号（ＤＯＥ）をスイッチングするスイッチ部とを備えることを特徴とする。」
「【００２６】
　請求項３に記載の発明は，前記スイッチ部は，インバーターにより反転されたモード選択信号（ＨＰＨ）と前記制御部の出力信号であるイコライザースイッチ信号（ＥＱＳＷＢ）とを入力する第３ＮＯＲゲートと，前記第２ＮＯＲゲートの出力信号，インバーターにより反転された前記第３ＮＯＲゲートの出力信号，そしてデータ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）を入力するトランスファゲートと，前記イコライザースイッチ信号（ＥＱＳＷＢ）の出力端子にゲート電極が接続され，前記トランスファゲートの出力信号端子にドレインが接続され，電源電圧にソースが接続されたＰＭＯＳとから構成されることを特徴とする。」
「【００３２】
　そして，前記第１遅延部３３は，前記第１従来例のデータ出力回路の遅延部１３（図２参照）と同様に構成され，イコライザーミドル信号ＥＱＭＢとモード選択信号ＨＰＨとを入力して前記出力制御信号ＯＥＣを生成することにより前記ＤＯＥ生成部３４のデータ出力制御信号ＤＯＥの生成を遅延させる。」
「【００４１】
　又，前記スイッチ部３６は，図９に示すように，インバーターにより反転されたモード選択信号ＨＰＨと前記制御部３５の出力信号ＥＱＳＷＢとを入力する第３ＮＯＲゲート５０と，前記第３ＮＯＲゲート５０の出力信号とインバーターにより反転された前記第３ＮＯＲゲート５０の出力信号とデータ出力信号ＤＯＥＫＯＢとを入力するトランスファゲート５１と，前記イコライザースイッチ信号ＥＱＳＷＢの端子にゲート電極が接続され，前記トランスファゲート５１の出力信号の端子にドレインが接続され，電源電圧ＶＣＣにソースが接続されるＰＭＯＳ５２とから構成される。ＰＭＯＳ５２は，前記ゲート電極がハイレベルである場合，つまり前記イコラザースイッチ信号ＥＱＳＷＢがハイレベルである場合には第１遅延部３６の出力制御信号ＤＯＥＫＯＢをＯＥＣとして前記ＤＯＥ生成部３４に出力し，逆に前記ゲート電極がローレベルである場合には第１遅延部３６の出力制御信号ＤＯＥＫＯＢをＯＥＣとして前記ＤＯＥ生成部３４に出力しない。従って，スイッチ部３６は，前記制御部３５からのイコライザースイッチ信号ＥＱＳＷＢに従って前記第１遅延部３３の出力信号ＤＯＥＫＯＢをＯＥＣとして前記ＤＯＥ生成部３４に出力する。」
「【００４２】
　上記のように構成された本発明の一実施形態に従うＤＲＡＭのデータ出力回路の動作を以下に説明する。
　図１０に行信号ＲＡＳＢ，列信号ＣＡＳＢ，アドレス信号，イコライザー開始ゼロ信号ＥＱＳＯ，ＲＡＳゼロ信号ＲＯＬ，列ゼロ信号Ｃ０Ｂ，ノードＡにおける信号，ノードＢにおける信号，ノードＣにおける信号，イコライザースイッチ信号ＥＱＳＷＢの各々の変化を示している。」
「【００４５】
　このとき，前記制御部３５が前記列信号ＣＡＳＢのローレベルへの遷移を感知して，そおの遷移が最初のサイクルである場合にはパルスを生成する。前記パルスを前記パルスラッチ部４３に貯蔵した後，前記制御部３５はローレベルのイコライザースイッチ信号ＥＱＳＷＢを前記スイッチ部３６へ出力させる。次いで，前記スイッチ部３６は前記ローレベルのイコライザースイッチ信号ＥＱＳＷＢを入力してスイッチングすることにより，前記第１遅延部３３の出力信号ＯＥＣを前記ＤＯＥ生成部３４に出力する。」
「【００４６】
　一方，前記列信号ＣＡＳＢのローレベルへの遷移が最初のサイクルでない場合には，制御部３５から遅延して出力されるイコライザーミドル信号ＥＱＭＢ信号（図２参照）と，そのＥＱＭＢ信号に従って動作するスイッチ部３６とによって前記ＤＯＥ生成部３４のデータ出力制御信号ＤＯＥの生成を遅延させる。次いで，前記ＤＯＥ生成部３４は前記正常動作判断部３１，書込／読取判断部３２，及び第１遅延部３３からの出力値に基づいてデータ出力制御信号ＤＯＥ信号を生成してデータ出力に備える。すなわち，前記列アドレスアクセス時間ｔＡＡが経過した後，データ出力が生成される。」
（２）本件補正後
「【請求項１】　行アドレスストローブ信号（ＲＡＳＢ）及び列アドレスストローブ信号（ＣＡＳＢ）を受け取り，両信号の入力順序が正常であることを判断してそれを表す信号を出力する正常動作判断部と，
　要求される動作が書き込みであるか又は読み取りであるかを判断し，その判断を表す信号を出力する書込／読取判断部と，
　正常動作判断部及び書込／読取判断部の出力信号を入力してデータ出力制御信号（ＤＯＥ）を出力するＤＯＥ生成部と，
　前記データ出力制御信号（ＤＯＥ）の生成を遅延させて有効データのみ出力されるよう，イコラザースイッチ信号（ＥＱＳＷＢ）とアクセスモードを選択するモード選択信号（ＨＰＨ）とを入力して出力制御信号（ＯＥＣ）を生成する第１遅延部と，
　前記データ出力制御信号（ＤＯＥ）が列アドレスストローブ信号（ＣＡＳＢ）の最初の遷移時にのみ遷移されて前記ＤＯＥ生成部から出力されるように制御するべく，列ゼロ信号（Ｃ０Ｂ），イコライザー開始ゼロ信号（ＥＱＳ０），データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）及び行アドレスストローブ信号（ＲＡＳＢ）の内部信号であるＲＯＬ信号を
入力してイコライザースイッチ信号（ＥＱＳＷＢ）を出力する制御部と，
　前記モード選択信号（ＨＰＨ），出力制御信号（ＯＥＣ）及びイコライザースイッチ信号（ＥＱＳＷＢ）を入力して前記データ出力制御信号（ＤＯＥ）をスイッチングするスイッチ部と
を備えることを特徴とするＤＲＡＭのデータ出力制御回路。」
「【請求項３】　前記スイッチ部は，
　インバーターにより反転されたモード選択信号（ＨＰＨ）と前記制御部の出力信号であるイコライザースイッチ信号（ＥＱＳＷＢ）とを入力する第３ＮＯＲゲートと，
　前記第３ＮＯＲゲートの出力信号，インバーターにより反転された前記第３ＮＯＲゲートの出力信号，そして出力制御信号（ＯＥＣ）を入力するトランスファゲートと，
　前記イコライザースイッチ信号（ＥＱＳＷＢ）の出力端子にゲート電極が接続され，前記トランスファゲートの出力信号端子にドレインが接続され，電源電圧にソースが接続されたＰＭＯＳと
から構成されることを特徴とする請求項１記載のＤＲＡＭのデータ出力制御回路。」
「【００２４】
　【課題を解決するための手段】
　本発明の請求項１に記載のＤＲＡＭのデータ出力回路は，行アドレスストローブ信号（ＲＡＳＢ）及び列アドレスストローブ信号（ＣＡＳＢ）を受け取り，両信号の入力順序が正常であることを判断してそれを表す信号を出力する正常動作判断部と，要求される動作が書き込みであるか又は読み取りであるかを判断し，その判断を表す信号を出力する書込／読取判断部と，正常動作判断部及び書込／読取判断部の出力信号を入力してデータ出力制御信号（ＤＯＥ）を出力するＤＯＥ生成部と，前記データ出力制御信号（ＤＯＥ）の生成を遅延させて有効データのみ出力されるよう，イコラザースイッチ信号（ＥＱＳＷＢ）とアクセスモードを選択するモード選択信号（ＨＰＨ）とを入力して出力制御信号（ＯＥＣ）を生成する第１遅延部と，前記データ出力制御信号（ＤＯＥ）が列アドレスストローブ信号（ＣＡＳＢ）の最初の遷移時にのみ遷移されて前記ＤＯＥ生成部から出力されるように制御するべく，列ゼロ信号（Ｃ０Ｂ），イコライザー開始ゼロ信号（ＥＱＳ０），データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）及び行アドレスストローブ信号（ＲＡＳＢ）の内部信号であるＲＯＬ信号を入力してイコライザースイッチ信号（ＥＱＳＷＢ）を出力する制御部と，前記モード選択信号（ＨＰＨ），出力制御信号（ＯＥＣ）及びイコライザースイッチ信号（ＥＱＳＷＢ）を入力して前記データ出力制御信号（ＤＯＥ）をスイッチングするスイッチ部とを備えることを特徴とする。」
「【００２６】
　請求項３に記載の発明は，前記スイッチ部は，インバーターにより反転されたモード選択信号（ＨＰＨ）と前記制御部の出力信号であるイコライザースイッチ信号（ＥＱＳＷＢ）とを入力する第３ＮＯＲゲートと，前記第３ＮＯＲゲートの出力信号，インバーターにより反転された前記第３ＮＯＲゲートの出力信号，そして出力制御信号（ＯＥＣ）を入力するトランスファゲートと，前記イコライザースイッチ信号（ＥＱＳＷＢ）の出力端子にゲート電極が接続され，前記トランスファゲートの出力信号端子にドレインが接続され，電源電圧にソースが接続されたＰＭＯＳとから構成されることを特徴とする。」
「【００３２】
　そして，前記第１遅延部３３は，前記第１従来例のデータ出力回路の遅延部１３（図２参照）と同様に構成され，イコラザースイッチ信号ＥＱＳＷＢとモード選択信号ＨＰＨとを入力して前記出力制御信号ＯＥＣを生成することにより前記ＤＯＥ生成部３４のデータ出力制御信号ＤＯＥの生成を遅延させる。」
「【００４１】
　又，前記スイッチ部３６は，図９に示すように，インバーターにより反転されたモード選択信号ＨＰＨと前記制御部３５の出力信号ＥＱＳＷＢとを入力する第３ＮＯＲゲート５０と，前記第３ＮＯＲゲート５０の出力信号とインバーターにより反転された前記第３ＮＯＲゲート５０の出力信号と第１遅延部３６の出力制御信号ＯＥＣとを入力するトランスファゲート５１と，前記イコライザースイッチ信号ＥＱＳＷＢの端子にゲート電極が接続され，前記トランスファゲート５１の出力信号の端子にドレインが接続され，電源電圧ＶＣＣにソースが接続されるＰＭＯＳ５２とから構成される。ＰＭＯＳ５２は，前記ゲート電極がハイレベルである場合，つまり前記イコラザースイッチ信号ＥＱＳＷＢがハイレベルである場合には出力制御信号ＯＥＣを前記ＤＯＥ生成部３４に出力し，逆に前記ゲート電極がローレベルである場合には出力制御信号ＯＥＣを前記ＤＯＥ生成部３４に出力しない。従って，スイッチ部３６は，前記制御部３５からのイコライザースイッチ信号ＥＱＳＷＢに従って前記第１遅延部３３の出力信号ＯＥＣを前記ＤＯＥ生成部３４に出力する。」
「【００４２】
　上記のように構成された本発明の一実施形態に従うＤＲＡＭのデータ出力回路の動作を以下に説明する。
　図１０に行信号ＲＡＳＢ，列信号ＣＡＳＢ，アドレス信号，イコライザー開始ゼロ信号ＥＱＳＯ，ＲＡＳゼロ信号ＲＯＬ，列ゼロ信号Ｃ０Ｂ，ノードＡにおける信号，ノードＢにおける信号，ノードＣにおける信号，イコライザースイッチ信号ＥＱＳＷＢの各々の変化を示している。ＤＯＥＫＯＢ信号はイコライザー開始ゼロ信号（ＥＱＳ０）によって生成される信号であり，ＥＱＳ０信号がローレベルからハイレベルへ遷移したときに，ＤＯＥＫＯＢ信号はローレベルへ遷移し，所定期間（例えば遅延回路によって）ローレベルに維持される。ＥＱＳ０信号のレベルが連続的に２度ハイレベルに遷移した場合，ＥＱＳ０信号の最初のパルスに応答して，ＤＯＥＫＯＢ信号はローレベルに遷移し，それに続くＥＱＳ０信号の２度目のパルスによって，ＤＯＥＫＯＢ信号のローレベル期間が延長される。　ＥＱＳ０信号はアドレス信号と列ゼロ信号（Ｃ０Ｂ）によって生成され，ＥＱＳ０信号の１番目のパルスもアドレスＲＡＳＢ信号によって生成される。具体的に説明すれば，ＥＱＳ０信号には主にアドレス信号によって生成されるパルスと，１パルスおきにＣ０Ｂ信号によって生成されるパルスとが含まれる。ＥＱＳ０信号の最初のパルスも，アドレス信号によって生成されるが，特に行アドレスが入力される時点（すなわちＲＡＳＢ信号がローレベルへ遷移する時点）で生成される。なお，ＲＡＳＢ信号は入力バッファを経由して入力されるため，その入力バッファの通過に起因する時間遅延が生じる。この時間遅延のため，ＥＱＳ０信号のパルス生成タイミングはＲＡＳＢ信号がローレベルへ遷移したと同時ではなく，ＲＡＳＢ信号がローレベルへ遷移して前記遅延時間の経過後にＥＱＳ０信号のパルスが生成される。」
「【００４５】
　このとき，前記制御部３５が前記列信号ＣＡＳＢのローレベルへの遷移を感知して，その遷移が最初のサイクルである場合にはパルスを生成する。前記パルスを前記パルスラッチ部４３に貯蔵した後，前記制御部３５はローレベルのイコライザースイッチ信号ＥＱＳＷＢを前記スイッチ部３６へ出力させる。次いで，前記スイッチ部３６は前記ローレベルのイコライザースイッチ信号ＥＱＳＷＢを入力してスイッチングすることにより，前記第１遅延部３３の出力信号ＯＥＣを前記ＤＯＥ生成部３４に出力する。」
「【００４６】
　一方，前記列信号ＣＡＳＢのローレベルへの遷移が最初のサイクルでない場合には，制御部３５から出力されるイコラザースイッチ信号ＥＱＳＷＢの遅延（図２のイコライザーミドル信号ＥＱＭＢ信号の遅延を参照）と，そのイコラザースイッチ信号ＥＱＳＷＢに従って動作するスイッチ部３６とによって前記ＤＯＥ生成部３４のデータ出力制御信号ＤＯＥの生成は遅延される。次いで，前記ＤＯＥ生成部３４は前記正常動作判断部３１，書込／読取判断部３２，及び第１遅延部３３からの出力値に基づいてデータ出力制御信号ＤＯＥ信号を生成してデータ出力に備える。すなわち，前記列アドレスアクセス時間ｔＡＡが経過した後，データ出力が生成される。」
　
２．補正事項の整理
（１）補正事項１
ア　本件補正前の請求項１の「正常動作認識部」を，本件補正後の請求項１の「正常動作判断部」と補正すること（以下，「補正事項１−１」という。）。
イ　本件補正前の請求項１の「前記データ出力制御信号（ＤＯＥ）の生成を遅延させて有効データのみ出力されるよう，イコラザーミドル信号（ＥＱＭＢ）とアクセスモードを選択するモード選択信号（ＨＰＨ）とを入力して出力制御信号（ＯＥＣ）を生成する第１遅延部と」を，
　本件補正後の請求項１の「前記データ出力制御信号（ＤＯＥ）の生成を遅延させて有効データのみ出力されるよう，イコラザースイッチ信号（ＥＱＳＷＢ）とアクセスモードを選択するモード選択信号（ＨＰＨ）とを入力して出力制御信号（ＯＥＣ）を生成する第１遅延部と」と補正すること（以下，「補正事項１−２」という。）。
ウ　本件補正前の請求項１の「前記モード選択信号（ＨＰＨ），データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）及びイコライザースイッチ信号（ＥＱＳＷＢ）を入力して前記データ出力制御信号（ＤＯＥ）をスイッチングするスイッチ部と」を，
　本件補正後の請求項１の「前記モード選択信号（ＨＰＨ），出力制御信号（ＯＥＣ）及びイコライザースイッチ信号（ＥＱＳＷＢ）を入力して前記データ出力制御信号（ＤＯＥ）をスイッチングするスイッチ部と」と補正すること（以下，「補正事項１−３」という。）。
（２）補正事項２
　本件補正前の請求項３の「前記第２ＮＯＲゲートの出力信号，インバーターにより反転された前記第３ＮＯＲゲートの出力信号，そして出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）を入力するトランスファゲートと」を，
　本件補正後の請求項３の「前記第３ＮＯＲゲートの出力信号，インバーターにより反転された前記第３ＮＯＲゲートの出力信号，そして出力制御信号（ＯＥＣ）を入力するトランスファゲートと」と補正すること。
（３）補正事項３
　本件補正前の請求項１及び請求項３を本件補正後の請求項１及び請求項３とする補正に合わせて，本件補正前の段落【００２４】及び段落【００２６】を本件補正後の段落【００２４】及び段落【００２６】に補正すること。
（４）補正事項４
　本件補正前の段落【００３２】の「イコライザーミドル信号ＥＱＭＢとモード選択信号ＨＰＨとを入力して前記出力制御信号ＯＥＣを生成することにより前記ＤＯＥ生成部３４のデータ出力制御信号ＤＯＥの生成を遅延させる。」を，
　本件補正後の段落【００３２】の「イコラザースイッチ信号ＥＱＳＷＢとモード選択信号ＨＰＨとを入力して前記出力制御信号ＯＥＣを生成することにより前記ＤＯＥ生成部３４のデータ出力制御信号ＤＯＥの生成を遅延させる。」と補正すること。　
（５）補正事項５
ア　本件補正前の段落【００４１】の「前記第３ＮＯＲゲート５０の出力信号とインバーターにより反転された前記第３ＮＯＲゲート５０の出力信号とデータ出力信号ＤＯＥＫＯＢとを入力するトランスファゲート５１と」を，
　本件補正後の段落【００４１】の「前記第３ＮＯＲゲート５０の出力信号とインバーターにより反転された前記第３ＮＯＲゲート５０の出力信号と第１遅延部３６の出力制御信号ＯＥＣとを入力するトランスファゲート５１と」と補正すること（以下，「補正事項５−１」という。）。
イ　本件補正前の段落【００４１】の「つまり前記イコラザースイッチ信号ＥＱＳＷＢがハイレベルである場合には前記出力制御信号ＯＥＣを前記ＤＯＥ生成部３４に出力し，逆に前記ゲート電極がローレベルである場合には前記出力制御信号ＯＥＣを前記ＤＯＥ生成部３４に出力しない。従って，スイッチ部３６は，前記制御部３５からのイコライザースイッチ信号ＥＱＳＷＢに従って前記第１遅延部３３の出力信号ＤＯＥＫＯＢをＯＥＣとして前記ＤＯＥ生成部３４に出力する。」を，
　本件補正後の段落【００４１】の「つまり前記イコラザースイッチ信号ＥＱＳＷＢがハイレベルである場合には出力制御信号ＯＥＣを前記ＤＯＥ生成部３４に出力し，逆に前記ゲート電極がローレベルである場合には出力制御信号ＯＥＣを前記ＤＯＥ生成部３４に出力しない。従って，スイッチ部３６は，前記制御部３５からのイコライザースイッチ信号ＥＱＳＷＢに従って前記第１遅延部３３の出力信号ＯＥＣを前記ＤＯＥ生成部３４に出力する。」と補正すること（以下，「補正事項５−２」という。）。　　　
（６）補正事項６
　本件補正前の段落【００４２】の「図１０に行信号ＲＡＳＢ，列信号ＣＡＳＢ，アドレス信号，イコライザー開始ゼロ信号ＥＱＳＯ，ＲＡＳゼロ信号ＲＯＬ，列ゼロ信号Ｃ０Ｂ，ノードＡにおける信号，ノードＢにおける信号，ノードＣにおける信号，イコライザースイッチ信号ＥＱＳＷＢの各々の変化を示している。」を，
　本件補正後の段落【００４２】の「図１０に行信号ＲＡＳＢ，列信号ＣＡＳＢ，アドレス信号，イコライザー開始ゼロ信号ＥＱＳＯ，ＲＡＳゼロ信号ＲＯＬ，列ゼロ信号Ｃ０Ｂ，ノードＡにおける信号，ノードＢにおける信号，ノードＣにおける信号，イコライザースイッチ信号ＥＱＳＷＢの各々の変化を示している。ＤＯＥＫＯＢ信号はイコライザー開始ゼロ信号（ＥＱＳ０）によって生成される信号であり，ＥＱＳ０信号がローレベルからハイレベルへ遷移したときに，ＤＯＥＫＯＢ信号はローレベルへ遷移し，所定期間（例えば遅延回路によって）ローレベルに維持される。ＥＱＳ０信号のレベルが連続的に２度ハイレベルに遷移した場合，ＥＱＳ０信号の最初のパルスに応答して，ＤＯＥＫＯＢ信号はローレベルに遷移し，それに続くＥＱＳ０信号の２度目のパルスによって，ＤＯＥＫＯＢ信号のローレベル期間が延長される。
　ＥＱＳ０信号はアドレス信号と列ゼロ信号（Ｃ０Ｂ）によって生成され，ＥＱＳ０信号の１番目のパルスもアドレスＲＡＳＢ信号によって生成される。具体的に説明すれば，ＥＱＳ０信号には主にアドレス信号によって生成されるパルスと，１パルスおきにＣ０Ｂ信号によって生成されるパルスとが含まれる。ＥＱＳ０信号の最初のパルスも，アドレス信号によって生成されるが，特に行アドレスが入力される時点（すなわちＲＡＳＢ信号がローレベルへ遷移する時点）で生成される。なお，ＲＡＳＢ信号は入力バッファを経由して入力されるため，その入力バッファの通過に起因する時間遅延が生じる。この時間遅延のため，ＥＱＳ０信号のパルス生成タイミングはＲＡＳＢ信号がローレベルへ遷移したと同時ではなく，ＲＡＳＢ信号がローレベルへ遷移して前記遅延時間の経過後にＥＱＳ０信号のパルスが生成される。」と補正すること。
（７）補正事項７
　本件補正前の段落【００４５】の「このとき，前記制御部３５が前記列信号ＣＡＳＢのローレベルへの遷移を感知して，そおの遷移が最初のサイクルである場合にはパルスを生成する。」を，
　本件補正後の段落【００４５】の「このとき，前記制御部３５が前記列信号ＣＡＳＢのローレベルへの遷移を感知して，その遷移が最初のサイクルである場合にはパルスを生成する。」と補正すること。
（８）補正事項８
　本件補正前の段落【００４６】の「一方，前記列信号ＣＡＳＢのローレベルへの遷移が最初のサイクルでない場合には，前記第１遅延部３３はイコライザーミドル信号ＥＱＭＢ信号（図２参照）によって前記ＤＯＥ生成部３４のデータ出力制御信号ＤＯＥの生成を遅延させる。」を，
　本件補正後の段落【００４６】の「一方，前記列信号ＣＡＳＢのローレベルへの遷移が最初のサイクルでない場合には，制御部３５から出力されるイコラザースイッチ信号ＥＱＳＷＢの遅延（図２のイコライザーミドル信号ＥＱＭＢ信号の遅延を参照）と，そのイコラザースイッチ信号ＥＱＳＷＢに従って動作するスイッチ部３６とによって前記ＤＯＥ生成部３４のデータ出力制御信号ＤＯＥの生成は遅延される。」と補正すること。
　
３．新規事項の有無について
（１）補正事項１−２及び補正事項４について
ア　補正事項１−２及び補正事項４について検討すると，この補正は，本件補正前の請求項１の「イコライザーミドル信号ＥＱＭＢ」を「イコラザースイッチ信号ＥＱＳＷＢ」に補正し，本件補正後の請求項１を「前記データ出力制御信号（ＤＯＥ）の生成を遅延させて有効データのみ出力されるよう，
イコラザースイッチ信号（ＥＱＳＷＢ）と
モード選択信号（ＨＰＨ）とを入力して出力制御信号（ＯＥＣ）を生成する
イコラザースイッチ信号ＥＱＳＷＢとモード選択信号ＨＰＨとを入力して前記出力制御信号ＯＥＣを生成する
イ　一方，願書に最初に添付した明細書又は図面（以下，「当初明細書等」という。）には，「イコライザースイッチ信号ＥＱＳＷＢ」について，次の記載のみがある。
ａ．「【請求項１】　行アドレスストローブ信号（ＲＡＳＢ）及び列アドレスストローブ信号（ＣＡＳＢ）を受け取り，両信号の入力順序が正常であることを判断してそれを表す信号を出力する正常動作認識部と，
　要求される動作が書き込みであるか又は読み取りであるかを判断し，その判断を表す信号を出力する書込／読取判断部と，正常動作認識部及び書込／読取判断部の出力信号を入力してデータ出力制御信号（ＤＯＥ）を出力するＤＯＥ生成部と，
　前記データ出力制御信号（ＤＯＥ）の生成を遅延させて有効データのみ出力されるよう，イコライザーミドル信号（ＥＱＭＢ）とアクセスモードを選択するモード選択信号（ＨＰＨ）とを入力して出力制御信号（ＯＥＣ）を生成する第１遅延部と，
　前記データ出力制御信号（ＤＯＥ）が列アドレスストローブ信号（ＣＡＳＢ）の最初の遷移時にのみ遷移されて前記ＤＯＥ生成部から出力されるように制御するべく，
列ゼロ信号（Ｃ０Ｂ），イコライザー開始ゼロ信号（ＥＱＳ０），データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）及び行アドレスストローブ信号（ＲＡＳＢ）の内部信号であるＲＯＬ信号を入力してイコライザースイッチ信号（ＥＱＳＷＢ）を出力する制御部と
　
前記モード選択信号（ＨＰＨ），データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）及びイコライザースイッチ信号（ＥＱＳＷＢ）を入力して前記データ出力制御信号（ＤＯＥ）をスイッチングするスイッチ部
ｂ．「【請求項２】　前記制御部は，
　列アドレスセットアップ時間（ｔＡＳＣ）が５ｎｓ以上である時に最初のサイクルを認識する第１認識部と，
　前記列アドレスセットアップ時間（ｔＡＳＣ）が５ｎｓ以下の時に最初のサイクルを認識する第２認識部と，
　列アドレスアクセス時間（ｔＡＡ）と列アドレスストローブアクセス時間（ｔＣＡＣ）とが同時に経過するときに前記列アドレスアクセス時間（ｔＡＡ）と列アドレスストローブアクセス時間（ｔＣＡＣ）を安全にオーバーラップさせる第２遅延部と，
　前記第１認識部及び第１遅延部の出力信号を入力する第１ＮＯＲゲートと，
前記第１ＮＯＲゲートにて生成された信号によりパルスを生成するパルス生成部と，
　
前記第１ＮＯＲゲート及びパルス生成部の出力信号と行アドレスストローブゼロ信号（ＲＯＬ）とを入力する第１ＮＡＮＤゲート
　
前記第１ＮＡＮＤゲートの出力信号と行アドレスストローブゼロ信号（Ｒ０Ｌ）とを入力して，前記パルス生成部にて生成されたパルスをラッチし続けるパルスラッチ部
　
前記パルスラッチ部の出力信号をインバーターで反転させてイコライザースイッチ信号（ＥＱＳＷＢ）を出力する出力部
ｃ．「【請求項３】　前記スイッチ部は，
　
インバーターにより反転されたモード選択信号（ＨＰＨ）と前記制御部の出力信号であるイコライザースイッチ信号（ＥＱＳＷＢ）とを入力する第３ＮＯＲゲートと
　前記第２ＮＯＲゲートの出力信号，インバーターにより反転された前記第３ＮＯＲゲートの出力信号，そしてデータ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）を入力するトランスファゲートと，
　
前記イコライザースイッチ信号（ＥＱＳＷＢ）の出力端子にゲート電極が接続され，前記トランスファゲートの出力信号端子にドレインが接続され，電源電圧にソースが接続されたＰＭＯＳ
ｄ．「【００２４】
　【課題を解決するための手段】本発明の請求項１に記載のＤＲＡＭのデータ出力回路は，行アドレスストローブ信号（ＲＡＳＢ）及び列アドレスストローブ信号（ＣＡＳＢ）を受け取り，両信号の入力順序が正常であることを判断してそれを表す信号を出力する正常動作認識部と，要求される動作が書き込みであるか又は読み取りであるかを判断し，その判断を表す信号を出力する書込／読取判断部と，正常動作認識部及び書込／読取判断部の出力信号を入力してデータ出力制御信号（ＤＯＥ）を出力するＤＯＥ生成部と，前記データ出力制御信号（ＤＯＥ）の生成を遅延させて有効データのみ出力されるよう，イコライザーミドル信号（ＥＱＭＢ）とアクセスモードを選択するモード選択信号（ＨＰＨ）とを入力して出力制御信号（ＯＥＣ）を生成する第１遅延部と，前記データ出力制御信号（ＤＯＥ）が列アドレスストローブ信号（ＣＡＳＢ）の最初の遷移時にのみ遷移されて前記ＤＯＥ生成部から出力されるように制御するべく，
列ゼロ信号（Ｃ０Ｂ），イコライザー開始ゼロ信号（ＥＱＳ０），データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）及び行アドレスストローブ信号（ＲＡＳＢ）の内部信号であるＲＯＬ信号を入力してイコライザースイッチ信号（ＥＱＳＷＢ）を出力する制御部と
イコライザースイッチ信号（ＥＱＳＷＢ）を入力して前記データ出力制御信号（ＤＯＥ）をスイッチングするスイッチ部
ｅ．「【００２５】請求項２に記載の発明は，前記制御部は，列アドレスセットアップ時間（ｔＡＳＣ）が５ｎｓ以上である時に最初のサイクルを認識する第１認識部と，前記列アドレスセットアップ時間（ｔＡＳＣ）が５ｎｓ以下の時に最初のサイクルを認識する第２認識部と，列アドレスアクセス時間（ｔＡＡ）と列アドレスストローブアクセス時間（ｔＣＡＣ）とが同時に経過するときに前記列アドレスアクセス時間（ｔＡＡ）と列アドレスストローブアクセス時間（ｔＣＡＣ）を安全にオーバーラップさせる第２遅延部と，前記第１認識部及び第１遅延部の出力信号を入力する第１ＮＯＲゲートと，前記第１ＮＯＲゲートにて生成された信号によりパルスを生成するパルス生成部と，
前記第１ＮＯＲゲート及びパルス生成部の出力信号と行アドレスストローブゼロ信号（ＲＯＬ）とを入力する第１ＮＡＮＤゲートと，前記第１ＮＡＮＤゲートの出力信号と行アドレスストローブゼロ信号（Ｒ０Ｌ）とを入力して，前記パルス生成部にて生成されたパルスをラッチし続けるパルスラッチ部と，前記パルスラッチ部の出力信号をインバーターで反転させてイコライザースイッチ信号（ＥＱＳＷＢ）を出力する出力部
ｆ．「【００２６】請求項３に記載の発明は，前記スイッチ部は，インバーターにより反転されたモード選択信号（ＨＰＨ）と
前記制御部の出力信号であるイコライザースイッチ信号（ＥＱＳＷＢ）とを入力する第３ＮＯＲゲートと
前記イコライザースイッチ信号（ＥＱＳＷＢ）の出力端子にゲート電極が接続され，前記トランスファゲートの出力信号端子にドレインが接続され，電源電圧にソースが接続されたＰＭＯＳ
ｇ．「【００４０】
前記出力部４４は前記パルスラッチ部４３の出力信号をインバーターによって反転させてイコライザースイッチ信号ＥＱＳＷＢ（Ｅｑｕａｌｉｚｅｒ　Ｓｗｉｔｃｈ　Ｂａｒ）を出力する
ｈ．「【００４１】又，前記スイッチ部３６は，図９に示すように，インバーターにより反転されたモード選択信号ＨＰＨと前記制御部３５の出力信号ＥＱＳＷＢとを入力する第３ＮＯＲゲート５０と，前記第３ＮＯＲゲート５０の出力信号とインバーターにより反転された前記第３ＮＯＲゲート５０の出力信号とデータ出力信号ＤＯＥＫＯＢとを入力するトランスファゲート５１と，
前記イコライザースイッチ信号ＥＱＳＷＢの端子にゲート電極が接続され
つまり前記イコラザースイッチ信号ＥＱＳＷＢがハイレベルである場合には前記出力制御信号ＯＥＣを前記ＤＯＥ生成部３４に出力し
ｉ．「【００４２】上記のように構成された本発明の一実施形態に従うＤＲＡＭのデータ出力回路の動作を以下に説明する。
図１０に
イコライザースイッチ信号ＥＱＳＷＢ
の変化を示している
ｊ．「【００４５】このとき，
前記制御部３５が前記列信号ＣＡＳＢのローレベルへの遷移を感知して，そおの遷移が最初のサイクルである場合にはパルスを生成する。前記パルスを前記パルスラッチ部４３に貯蔵した後，前記制御部３５はローレベルのイコライザースイッチ信号ＥＱＳＷＢを前記スイッチ部３６へ出力させる。次いで，前記スイッチ部３６は前記ローレベルのイコライザースイッチ信号ＥＱＳＷＢを入力してスイッチングすることにより
ｋ．「【００４９】請求項２の発明は，
制御部は第１認識部，第２認識部，第２遅延部，第１ＮＯＲゲート，パルス生成部，第１ＮＡＮＤゲート，パルスラッチ部及び出力部から構成され，列アドレスセットアップ時間（ｔＡＳＣ）が５ｎｓ以上の時，或いは前記列アドレスセットアップ時間（ｔＡＳＣ）が５ｎｓ以下の時で最初のサイクルを認識し，列アドレスアクセス時間（ｔＡＡ）と列アドレスストローブアクセス時間（ｔＣＡＣ）とが同時に経過する時に前記列アドレスアクセス時間（ｔＡＡ）と列アドレスストローブアクセス時間（ｔＣＡＣ）とを安全にオーバーラップさせ，パルスを生成し，前記パルスをラッチし続け，イコライザースイッチ信号（ＥＱＳＷＢ）を出力する
ウ　以上の記載から，「イコライザースイッチ信号（ＥＱＳＷＢ）」について，当初明細書等には，以下の事項が記載されていると認める。
Ａ．上記ａ．及びｄ．の記載によれば，「イコライザースイッチ信号（ＥＱＳＷＢ）」は，「制御部３５」によって，「列ゼロ信号（Ｃ０Ｂ），イコライザー開始ゼロ信号（ＥＱＳ０），データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）及び行アドレスストローブ信号（ＲＡＳＢ）の内部信号であるＲＯＬ信号」から生成される信号である。
Ｂ．上記ａ．，ｄ．及びｈ．の記載によれば，「イコライザースイッチ信号（ＥＱＳＷＢ）」は，「前記モード選択信号（ＨＰＨ），データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）」と共に，「データ出力制御信号（ＤＯＥ）をスイッチングするスイッチ部」に制御信号として供給される信号である。
Ｃ．上記ｂ．及びｅ．の記載によれば，「イコライザースイッチ信号（ＥＱＳＷＢ）」は，「前記第１ＮＯＲゲート及びパルス生成部の出力信号と行アドレスストローブゼロ信号（ＲＯＬ）とを入力する第１ＮＡＮＤゲートと，前記第１ＮＡＮＤゲートの出力信号と行アドレスストローブゼロ信号（Ｒ０Ｌ）とを入力して，前記パルス生成部にて生成されたパルスをラッチし続けるパルスラッチ部」４３からの信号を「インバーターで反転」させた信号である。
Ｄ．上記ｃ．及びｆ．の記載によれば，「イコライザースイッチ信号（ＥＱＳＷＢ）」は，「スイッチ部３６」内の「第３ＮＯＲゲート」５０の一方の端子及び「トランスファゲートの出力信号端子にドレインが接続され，電源電圧にソースが接続されたＰＭＯＳトランジスタ」５２のゲート端子に印加される信号である。
Ｅ．上記ｇ．の記載によれば，「イコライザースイッチ信号（ＥＱＳＷＢ）」は，「制御部」３５内の「パルスラッチ部４３の出力信号をインバーターによって反転」して「出力部４４」から取り出される信号である。
Ｆ．上記ｊ．の記載によれば，「イコライザースイッチ信号（ＥＱＳＷＢ）」は，「列信号ＣＡＳＢのローレベルへの遷移を感知して，その遷移が最初のサイクルである場合には」，「制御部３５」によって「パルス」が生成され，この「パルスを前記パルスラッチ部４３に貯蔵した後」，該「制御部３５」から「ローレベル」の信号として「スイッチ部３６へ出力」される信号である。
Ｇ．上記ｋ．の記載によれば，「イコライザースイッチ信号（ＥＱＳＷＢ）」は，「列アドレスアクセス時間（ｔＡＡ）と列アドレスストローブアクセス時間（ｔＣＡＣ）とが同時に経過する時に前記列アドレスアクセス時間（ｔＡＡ）と列アドレスストローブアクセス時間（ｔＣＡＣ）とを安全にオーバーラップさせ，パルスを生成し，前記パルスをラッチし続け」たときに，「制御部」３５から出力される信号である。
エ　以上のとおりであるから，当初明細書等には，「イコラザースイッチ信号ＥＱＳＷＢとモード選択信号ＨＰＨとを入力して前記出力制御信号ＯＥＣを生成する」ことについては記載されていない。そして，この「イコラザースイッチ信号ＥＱＳＷＢとモード選択信号ＨＰＨとを入力して前記出力制御信号ＯＥＣを生成する」ことが，当初明細書等の記載から自明の事項とは認められない。したがって，補正事項１−２及び補正事項４についての補正は，当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において，新たな技術的事項を導入しないものではなく，当初明細書等に記載された事項の範囲内においてなされたものではないから，平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たしていない。
（２）補正事項６について
ア　補正事項６について検討すると，この補正は，段落【００４２】に，「ＤＯＥＫＯＢ信号はイコライザー開始ゼロ信号（ＥＱＳ０）によって生成される信号であり，ＥＱＳ０信号がローレベルからハイレベルへ遷移したときに，ＤＯＥＫＯＢ信号はローレベルへ遷移し，所定期間（例えば遅延回路によって）ローレベルに維持される。ＥＱＳ０信号のレベルが連続的に２度ハイレベルに遷移した場合，ＥＱＳ０信号の最初のパルスに応答して，ＤＯＥＫＯＢ信号はローレベルに遷移し，それに続くＥＱＳ０信号の２度目のパルスによって，ＤＯＥＫＯＢ信号のローレベル期間が延長される。　
ＥＱＳ０信号はアドレス信号と列ゼロ信号（Ｃ０Ｂ）によって生成され，ＥＱＳ０信号の１番目のパルスもアドレスＲＡＳＢ信号によって生成される
イ　一方，当初明細書等には，「ＥＱＳ０信号」について，次の記載のみがある。
ａ．「【請求項１】　行アドレスストローブ信号（ＲＡＳＢ）及び列アドレスストローブ信号（ＣＡＳＢ）を受け取り，両信号の入力順序が正常であることを判断してそれを表す信号を出力する正常動作認識部と，要求される動作が書き込みであるか又は読み取りであるかを判断し，その判断を表す信号を出力する書込／読取判断部と，正常動作認識部及び書込／読取判断部の出力信号を入力してデータ出力制御信号（ＤＯＥ）を出力するＤＯＥ生成部と，前記データ出力制御信号（ＤＯＥ）の生成を遅延させて有効データのみ出力されるよう，イコライザーミドル信号（ＥＱＭＢ）とアクセスモードを選択するモード選択信号（ＨＰＨ）とを入力して出力制御信号（ＯＥＣ）を生成する第１遅延部と，前記データ出力制御信号（ＤＯＥ）が列アドレスストローブ信号（ＣＡＳＢ）の最初の遷移時にのみ遷移されて前記ＤＯＥ生成部から出力されるように制御するべく，
列ゼロ信号（Ｃ０Ｂ），イコライザー開始ゼロ信号（ＥＱＳ０），データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）及び行アドレスストローブ信号（ＲＡＳＢ）の内部信号であるＲＯＬ信号を入力してイコライザースイッチ信号（ＥＱＳＷＢ）を出力する制御部と
ｂ．「【００２４】
　【課題を解決するための手段】本発明の請求項１に記載のＤＲＡＭのデータ出力回路は，行アドレスストローブ信号（ＲＡＳＢ）及び列アドレスストローブ信号（ＣＡＳＢ）を受け取り，両信号の入力順序が正常であることを判断してそれを表す信号を出力する正常動作認識部と，要求される動作が書き込みであるか又は読み取りであるかを判断し，その判断を表す信号を出力する書込／読取判断部と，正常動作認識部及び書込／読取判断部の出力信号を入力してデータ出力制御信号（ＤＯＥ）を出力するＤＯＥ生成部と，前記データ出力制御信号（ＤＯＥ）の生成を遅延させて有効データのみ出力されるよう，イコライザーミドル信号（ＥＱＭＢ）とアクセスモードを選択するモード選択信号（ＨＰＨ）とを入力して出力制御信号（ＯＥＣ）を生成する第１遅延部と，前記データ出力制御信号（ＤＯＥ）が列アドレスストローブ信号（ＣＡＳＢ）の最初の遷移時にのみ遷移されて前記ＤＯＥ生成部から出力されるように制御するべく，
列ゼロ信号（Ｃ０Ｂ），イコライザー開始ゼロ信号（ＥＱＳ０），データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）及び行アドレスストローブ信号（ＲＡＳＢ）の内部信号であるＲＯＬ信号を入力してイコライザースイッチ信号（ＥＱＳＷＢ）を出力する制御部
ｃ．「【００３６】
前記第２認識部３８は，イコライザー開始ゼロ信号ＥＱＳ０（Ｅｑｕａｌｉｚｅｒ　Ｓｔａｒｔ０）とインバーターにより反転された前記列ゼロ信号Ｃ０Ｂとを入力する第２ＮＡＮＤゲート４６と
ｄ．「【００４２】上記のように構成された本発明の一実施形態に従うＤＲＡＭのデータ出力回路の動作を以下に説明する。
図１０に
イコライザー開始ゼロ信号ＥＱＳＯ
の変化を示している
ウ　以上の記載から，「ＥＱＳ０信号」について，当初明細書等には，以下の事項が記載されていると認める。
Ａ．上記ａ．及びｂ．の記載によれば，「ＥＱＳ０信号」は，「列ゼロ信号（Ｃ０Ｂ）」，「データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）」及び「行アドレスストローブ信号（ＲＡＳＢ）の内部信号であるＲＯＬ信号」と共に，「イコライザースイッチ信号（ＥＱＳＷＢ）」を生成するための信号として「制御部」３５に供給されるものである。
Ｂ．上記ｃ．の記載によれば，「ＥＱＳ０信号」は，「
第２認識部３８
第２ＮＡＮＤゲート４６
インバーターにより反転された前記列ゼロ信号Ｃ０Ｂ
エ　以上のとおりであるから，当初明細書等には，段落【００４２】に追加する「ＥＱＳ０信号はアドレス信号と列ゼロ信号（Ｃ０Ｂ）によって生成され，ＥＱＳ０信号の１番目のパルスもアドレスＲＡＳＢ信号によって生成される」ことについては記載されていない。そして，この「ＥＱＳ０信号はアドレス信号と列ゼロ信号（Ｃ０Ｂ）によって生成され，ＥＱＳ０信号の１番目のパルスもアドレスＲＡＳＢ信号によって生成される」ことが，当初明細書等の記載から自明の事項とは認められない。したがって，補正事項６についての補正は，当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において，新たな技術的事項を導入しないものではなく，当初明細書等に記載された事項の範囲内においてなされたものではないから，平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たしていない。
　
４．補正の目的の適否
・補正事項１−３について
　補正事項１−３についての補正は，本件補正前の請求項１の「データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）」を「出力制御信号（ＯＥＣ）」に補正することで，本件補正前の請求項１を「前記モード選択信号（ＨＰＨ），出力制御信号（ＯＥＣ）及びイコライザースイッチ信号（ＥＱＳＷＢ）を入力して前記データ出力制御信号（ＤＯＥ）をスイッチングするスイッチ部とを備えることを特徴とするＤＲＡＭのデータ出力制御回路。」と補正し，「第１遅延部３３」の出力信号である出力制御信号（ＯＥＣ）を，「イコライザースイッチ信号ＥＱＳＷＢ」よって導通，非導通が制御される「スイッチ部３６」を介して「ＤＯＥ生成部３４」へ選択的に供給するように補正するものである。
　しかしながら，図１０に示されている「イコライザースイッチ信号ＥＱＳＷＢ」が論理ローレベルの期間は，「スイッチ部３６」内の「トランスファゲート５１」を構成するＰチャネルトランジスタには，ノアゲート５０を介して高電圧が供給され，Ｎチャネルトランジスタには，インバータを介して，低電圧が供給されているから，該「スイッチ部３６」が，本件補正後の請求項１の「出力制御信号（ＯＥＣ）」を「ＤＯＥ生成部３４」に送出できないことは，図９の記載から明らかである。
　したがって，補正事項１−３についての補正は，本件補正後の請求項１に係る発明の動作を不明りょうにするものであり，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に規定される，請求項の削除，特許請求の範囲の減縮，誤記の訂正，又は明りょうでない記載の釈明のいずれを目的とするものでもないから，同項に規定する要件を満たしていない。
　
５．本件補正についてのむすび
　以上のとおり，補正事項１−２，補正事項４及び補正事項６についての補正は，当初明細書等に記載された事項の範囲内においてなされたものではないから，平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たしておらず，また，補正事項１−３についての補正は，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に規定する要件を満たしていないから，本件補正は，特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．本願発明
　平成１８年１０月１１日付の手続補正は，上記のとおり却下されたので，本願の請求項１〜３に係る発明は，平成１８年１月５日付けの手続補正により補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１〜３に記載された事項により特定される以下のとおりのものである。
「【請求項１】行アドレスストローブ信号（ＲＡＳＢ）及び列アドレスストローブ信号（ＣＡＳＢ）を受け取り，両信号の入力順序が正常であることを判断してそれを表す信号を出力する正常動作認識部と，
　要求される動作が書き込みであるか又は読み取りであるかを判断し，その判断を表す信号を出力する書込／読取判断部と，
　正常動作認識部及び書込／読取判断部の出力信号を入力してデータ出力制御信号（ＤＯＥ）を出力するＤＯＥ生成部と，
　前記データ出力制御信号（ＤＯＥ）の生成を遅延させて有効データのみ出力されるよう，イコライザーミドル信号（ＥＱＭＢ）とアクセスモードを選択するモード選択信号（ＨＰＨ）とを入力して出力制御信号（ＯＥＣ）を生成する第１遅延部と，
　前記データ出力制御信号（ＤＯＥ）が列アドレスストローブ信号（ＣＡＳＢ）の最初の遷移時にのみ遷移されて前記ＤＯＥ生成部から出力されるように制御するべく，列ゼロ信号（Ｃ０Ｂ），イコライザー開始ゼロ信号（ＥＱＳ０），データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）及び行アドレスストローブ信号（ＲＡＳＢ）の内部信号であるＲＯＬ信号を入力してイコライザースイッチ信号（ＥＱＳＷＢ）を出力する制御部と，
　前記モード選択信号（ＨＰＨ），データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）及びイコライザースイッチ信号（ＥＱＳＷＢ）を入力して前記データ出力制御信号（ＤＯＥ）をスイッチングするスイッチ部と
を備えることを特徴とするＤＲＡＭのデータ出力制御回路。
　【請求項２】　前記制御部は，
　列アドレスセットアップ時間（ｔＡＳＣ）が５ｎｓ以上である時に最初のサイクルを認識する第１認識部と，
　前記列アドレスセットアップ時間（ｔＡＳＣ）が５ｎｓ以下の時に最初のサイクルを認識する第２認識部と，
　列アドレスアクセス時間（ｔＡＡ）と列アドレスストローブアクセス時間（ｔＣＡＣ）とが同時に経過するときに前記列アドレスアクセス時間（ｔＡＡ）と列アドレスストローブアクセス時間（ｔＣＡＣ）を安全にオーバーラップさせる第２遅延部と，
　前記第１認識部及び第１遅延部の出力信号を入力する第１ＮＯＲゲートと，
　前記第１ＮＯＲゲートにて生成された信号によりパルスを生成するパルス生成部と，
　前記第１ＮＯＲゲート及びパルス生成部の出力信号と行アドレスストローブゼロ信号（ＲＯＬ）とを入力する第１ＮＡＮＤゲートと，
　前記第１ＮＡＮＤゲートの出力信号と行アドレスストローブゼロ信号（Ｒ０Ｌ）とを入力して，前記パルス生成部にて生成されたパルスをラッチし続けるパルスラッチ部と，
　前記パルスラッチ部の出力信号をインバーターで反転させてイコライザースイッチ信号（ＥＱＳＷＢ）を出力する出力部と
から構成されることを特徴とする請求項１記載のＤＲＡＭのデータ出力制御回路。
　【請求項３】　前記スイッチ部は，
　インバーターにより反転されたモード選択信号（ＨＰＨ）と前記制御部の出力信号であるイコライザースイッチ信号（ＥＱＳＷＢ）とを入力する第３ＮＯＲゲートと，
　前記第２ＮＯＲゲートの出力信号，インバーターにより反転された前記第３ＮＯＲゲートの出力信号，そしてデータ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）を入力するトランスファゲートと，
　前記イコライザースイッチ信号（ＥＱＳＷＢ）の出力端子にゲート電極が接続され，前記トランスファゲートの出力信号端子にドレインが接続され，電源電圧にソースが接続されたＰＭＯＳと
から構成されることを特徴とする請求項１記載のＤＲＡＭのデータ出力制御回路。」
　
２．平成１７年６月３０日付け拒絶の理由の概要
　原査定における平成１７年６月３０日付け拒絶の理由の概要は，以下のとおりである。
ア　「この出願は，明細書及び図面の記載が下記の点で，特許法第３６条第４項及び第６項第２号に規定する要件を満たしていない。
　　　　　　　　　　　　　　　　　記
１．発明の詳細な説明に「データ出力制御信号ＤＯＥＫＯＢ」が，どのような信号を基に作成され，どのような変化を行う信号であるか説明されていないために，図８及び図１０の動作が不明である。」（以下，これを「不備１」という。）
イ　「２．発明の詳細な説明に「イコライザー開始ゼロ信号ＥＱＳ０」が，どのような信号を基に作成され，どのような変化を行う信号であるか説明されていないために，図８及び図１０の動作が不明である。」（以下，これを「不備２」という。）
ウ　「３．発明の詳細な説明に「ＲＡＳゼロ信号Ｒ０Ｌ」が，どのような信号を基に作成され，どのような変化を行う信号であるか説明されていないために，図８及び図１０の動作が不明である。」（以下，これを「不備３」という。）
エ　「４．発明の詳細な説明の「データ出力信号ＤＯＥＫＯＢとを入力するトランスファゲート５１」と「つまり前記イコラザースイッチ信号ＥＱＳＷＢがハイレベルである場合には前記出力制御信号ＯＥＣを前記ＤＯＥ生成部３４に出力し」【００４１】の記載は，互いに矛盾している。」（以下，これを「不備４」という。）
オ　「５．発明の詳細な説明の「つまり前記イコラザースイッチ信号ＥＱＳＷＢがハイレベルである場合には前記出力制御信号ＯＥＣを前記ＤＯＥ生成部３４に出力し」【００４１】と「前記スイッチ部３６は前記ローレベルのイコライザースイッチ信号ＥＱＳＷＢを入力してスイッチングすることにより，前記第１遅延部３３の出力信号ＯＥＣを前記ＤＯＥ生成部３４に出力する。」【００４５】の記載は，互いに矛盾している。」（以下，これを「不備５」という。）
カ　「６．発明の詳細な説明に「一方，前記列信号ＣＡＳＢのローレベルへの遷移が最初のサイクルでない場合には，前記第１遅延部３３はイコライザーミドル信号ＥＱＭＢ信号（図２参照）によって前記ＤＯＥ生成部３４のデータ出力制御信号ＤＯＥの生成を遅延させる。次いで，前記ＤＯＥ生成部３４は前記正常動作判断部３１，書込／読取判断部３２，及び第１遅延部３３からの出力値に基づいてデータ出力制御信号ＤＯＥ信号を生成してデータ出力に備える。すなわち，前記列アドレスアクセス時間ｔＡＡが経過した後，データ出力が生成される。」【００４６】と記載されている。
　しかしながら，第１遅延部３３は，図２と同様であり【００３２】，第１遅延部３３から出力される出力制御信号ＯＥＣは，ＥＤＯモードでは常にハイレベルとなる【００１３】。　このような，第１遅延部３３を用いて，どのようにして，【００４６】に記載されたような動作を行うのか不明である。」（以下，これを「不備６」という。）
キ　「７．図８における「Ｒ０Ｌ」と「ＥＱＳＷＢ」の関係と，図１０における「Ｒ０Ｌ」と「ＥＱＳＷＢ」の関係は，互いに矛盾している。」（以下，これを「不備７」という。）
　
３．平成１８年１月５日付けの意見書における審判請求人の主張の概要
　審判請求人は，上記不備１〜７について，平成１８年１月５日付けの意見書において以下のように主張している。
ア　不備１について
「１．ＤＯＥＫＯＢ信号について
　図９を参照すれば，スイッチ部３６はＤＯＥＫＯＢ信号を受け，選択的に出力します。出願当初の図７を参照すれば，スイッチ部３６は第１遅延部３３の出力信号をスイッチングします。したがって，ＤＯＥＫＯＢ信号は図７に示された第１遅延部３３の出力信号であると理解されます。また，スイッチ部３６はＤＯＥＫＯＢ信号をＯＥＣ信号としてＤＯＥ生成部３４に出力することが理解されます。本件補正後の図７ではこのことが明確になっており，当該拒絶理由は解消されたと思料いたします。尚，図７において，参照番号３５で示されるボックス内の部材名を遅延部から制御部に補正いたしました。この補正は段落００２９，００３４等に基づいています。」
イ　不備２について
「２．ＥＱＳＯ信号について
　ＥＱＳＯ信号の波形図は，図１０に詳細に示されており，ＥＱＳＯ信号がどのように変化するのかは図１０から理解することができます。また，他の信号と関連してＥＱＳＯ信号が図１０に示されたように出力されるように回路を具現することは，当業者であれば容易に実施することができます。したがって，必ずしもＥＱＳＯ信号がどのような信号を基に作成されるのかを知らなくても，当業者であれば本発明を実施することが可能であると思料いたします。」
ウ　不備３について
「３．ＲＯＬ信号について
　詳細な説明ではＲＯＬ信号をＲＡＳゼロ信号であると説明しています。ＲＡＳゼロ信号であるＲＯＬ信号は内部ＲＡＳ信号を意味し，ＲＯＬ信号はＲＡＳＢ信号と反対の位相を持ちます。しかしながら，図１０では，ＲＡＳＢ信号とＲＯＬ信号が同一の位相を持つように間違って示されています。そこで，ＲＯＬ信号がＲＡＳＢ信号と反対の位相を持つように図１０を補正いたしました。これにより，ＲＡＳゼロ信号Ｒ０Ｌがどのような信号をもとに作成されどのような変化を行う信号であるかが明確になっており，当該拒絶理由は解消されたと思料いたします。」
エ　不備４について
「４．段落００４１について
　従来技術の説明では遅延部の出力信号をＯＥＣ信号と定義したが，本発明では第１遅延部３３の出力信号をＤＯＥＫＯＢ信号と定義し，スイッチ部３６を通過した信号をＯＥＣ信号と定義されます（上記１．参照）。本件補正後の段落００４１では，イコライザースイッチ信号ＥＱＳＷＢがハイレベルの場合には上記出力制御信号ＤＯＥＫＯＢがＯＥＣ信号として上記ＤＯＥ生成部３４に出力されることが明確になっており，ご指摘を受けた矛盾は解消され，当該拒絶理由は解消されたと思料いたします。」
オ　不備５について
「５．段落００４５について
　ＥＱＳＷＢ信号がローレベルのとき，図９のＰＭＯＳトランジスタ５２はターンオンされてＶＣＣ電圧がＯＥＣ信号としてスイッチ部３６から出力されます。すなわち，ＥＱＳＷＢ信号がローレベルのときには，ＤＯＥＫＯＢ信号に関係なくハイレベルのＯＥＣ信号がＤＯＥ生成部３４に出力されることが理解できます。従って，段落００４５は段落００４１と矛盾しないと思料いたします。」
カ　不備６について
「６．段落００４６について
　上記の説明から，ＤＯＥＫＯＢ信号は第１遅延部３３の出力信号であることが理解されます。図８を参照すれば，ＤＯＥＫＯＢ信号は制御部３５にも供給されることは明らかです。第１遅延部３３の出力信号であるＤＯＥＫＯＢ信号が制御部３５に入力されたとき，ラッチ部４７が動作し，ラッチ部４７の出力信号は第２遅延部３９によって遅延されます。また，ＮＯＲゲート４０の出力信号はパルス発生部４１を通過しながらもう一度遅延されます。これにより，制御部（３５）の出力信号ＥＱＳＷＢが遅延されて出力されて，遅延されたＥＱＳＷＢ信号によってスイッチ部（３６）が遅延されただけ遅くターンオンされます（図７参照）。したがって，第１遅延部（３３）の出力信号がＤＯＥ発生部に遅延されて伝達されるため，ＤＯＥ信号の生成を遅延させることになります。ＤＯＥ生成部３４のＤＯＥ信号は，第１遅延部３３によって直接に遅延されるのではなく，制御部３５とスイッチ部３６によっても遅延されます。本件補正後の段落００４６では，このことが明確になっており，当該拒絶理由は解消されたと思料いたします。」
キ　不備７について
「７．ＲＯＬ信号とＥＱＳＷＢ信号の関係
　上述したように，出願当初の図１０においてＲＯＬ信号の波形が間違っています。図１０の補正により，ＲＯＬ　信号の位相がＲＡＳＢ信号と反対であり，ＲＯＬ信号とＥＱＳＷＢ信号の関係は明確になっており，当該拒絶理由は解消されたと思料いたします。」
　
４．平成１８年６月９日付け拒絶査定の概要
ア　不備１について
「１．ＤＯＥＫＯＢ信号について
　出願人は，意見書において，ＤＯＥＫＯＢ信号は図７に示された第１遅延部３３の出力信号であるとしている。
　そこで，検討する。
　明細書には「そして，前記第１遅延部３３は，前記第１従来例のデータ出力回路の遅延部１３（図２参照）と同様に構成され，イコライザーミドル信号ＥＱＭＢとモード選択信号ＨＰＨとを入力して前記出力制御信号ＯＥＣを生成することにより前記ＤＯＥ生成部３４のデータ出力制御信号ＤＯＥの生成を遅延させる。」【００３２】と記載されている。図２に記載されたものにおいて，ＥＤＯモードでは，モード選択信号ＨＰＨがハイレベルとなるので，出力ＯＥＣは，常にハイレベルとなり，図１０に記載されたＤＯＥＫＯＢの波形と矛盾している。
　よって，ＤＯＥＫＯＢ信号については，依然として不明である。」
イ　不備２について
「２．ＥＱＳＯ信号について
　出願人は，意見書において，ＥＱＳＯ信号の波形図は，図１０に詳細に示されており，ＥＱＳＯ信号がどのように変化するのかは図１０から理解することができますとしているが，図１０には，ＥＱＳＯ信号の２番目以降のパルスについては，アドレス又はＣＯＢから生成されることが示されているが，最初のパルスについては，何を基準に生成されているのか不明である。
　よって，ＥＱＳＯ信号については，依然として不明である。」
ウ　不備６について
「３．段落【００４６】の記載は，上記１．のとおり，ＤＯＥＫＯＢ信号が不明であるから，依然として不明である。」
　
５．審判請求書における審判請求人の主張の概要
ア　不備１について
「不備１について
　平成１８年１月５日付けで提出した意見書において，ＤＯＥＫＯＢ信号が第１遅延部３３の出力信号であるとの説明は間違っておりました。また，平成１８年１月５日付けで提出した手続補正書で行った図７及び第００４１段落の補正も間違っておりました。図７及び第００４１段落を再度補正するとともに，ＤＯＥＫＯＢ信号がどのような信号を基に作成され，どのような変化を行う信号であるかを以下に説明いたします。
　ＤＯＥＫＯＢ信号はイコライザー開始ゼロ信号（ＥＱＳ０）によって生成される信号です。このことは本件補正後の図１０に示されています。図１０には，ＥＱＳ０信号がローレベルからハイレベルへ遷移したときに，ＤＯＥＫＯＢ信号はローレベルへ遷移し，所定期間（例えば遅延回路によって）ローレベルに維持されることが示されています。図１０中には，ＥＱＳ０信号のレベルが連続的に２度ハイレベルに遷移したパルスが示されています。この場合，ＥＱＳ０信号の最初のパルスに応答して，ＤＯＥＫＯＢ信号はローレベルに遷移し，それに続くＥＱＳ０信号の２度目のパルスによって，ＤＯＥＫＯＢ信号のローレベル期間が延長されています。図１０には，ＤＯＥＫＯＢ信号のローレベルの幅が，ＥＱＳ０信号の１つのパルスのときよりも，ＥＱＳ０信号の連続的な２つのパルスのときの方が増加していることが示されています。このように，ＤＯＥＫＯＢ信号はＥＱＳ０信号によって生成されるものであり，ＤＯＥＫＯＢ信号のレベルはＥＱＳ０信号のパルス（レベル変化）に従って変化することが理解できます。この点を発明の詳細な説明の第００４２段落に追加しました。この補正は図面に基づいたものであり，新規事項の追加には該当しないと思料いたします。ＤＯＥＫＯＢ信号がどのような信号を基に作成され，どのような変化を行う信号であるかが図面に示されているとともに発明の詳細な説明に記載されたので，ご指摘を受けた不備は解消されたものと思料いたします。」
イ　不備２について
「不備２について
　以下に，イコライザー開始ゼロ信号（ＥＱＳ０）がどのような信号を基に作成され，どのような変化を行う信号であるかを説明いたします。
　同日付の手続補正書により，ＲＡＳＢ信号とＥＱＳ０信号との関係を明確にするように図１０を補正いたしました。本件補正後の図１０を参照すれば，ＥＱＳ０信号がアドレス信号と列ゼロ信号（Ｃ０Ｂ）によって生成されること及びＥＱＳ０信号の１番目のパルスがアドレス信号によって生成されることが理解できます。具体的に説明すれば，ＥＱＳ０信号のパルスは主にアドレス信号によって生成されます（図１０においてアドレス信号とＥＱＳ０信号との間の矢印を参照）。また，ＥＱＳ０信号には１パルスおきにＣ０Ｂ信号によって生成されるパルスが含まれます（図１０においてＣ０Ｂ信号とＥＱＳ０信号との間の矢印を参照）。ＥＱＳ０信号の最初のパルスも，アドレス信号によって生成されますが，特に行アドレスが入力される時点（すなわちＲＡＳＢ信号がローレベルへ遷移する時点）で生成されます。なお，ＲＡＳＢ信号は入力バッファを経由して入力されるので，その入力バッファの通過に起因する時間遅延が生じます。この時間遅延のため，ＥＱＳ０信号のパルス生成タイミングはＲＡＳＢ信号がローレベルへ遷移したと同時ではなく，ＲＡＳＢ信号がローレベルへ遷移して前記遅延時間の経過後にＥＱＳ０信号のパルスが生成されます。本件補正後の図１０ではこのことが明確になっています。この点を発明の詳細な説明の第００４２段落に追加しました。この補正は図面に基づいたものであり，新規事項の追加には該当しないと思料いたします。このように，ＥＱＳ０信号がどのような信号を基に作成され，どのような変化を行う信号であるかが図面に示されているとともに発明の詳細な説明に記載されたので，ご指摘を受けた不備は解消されたものと思料いたします。」
ウ　不備６について
「不備６について
　第００４６段落において，制御回路３５の出力信号がイコライザーミドル信号ＥＱＭＢではなく，イコラザースイッチ信号ＥＱＳＷＢであることを明確しました。この補正により，ご指摘を受けた不備は解消されたものと思料いたします。」
　
６．当審の判断
（１）不備１について
ア　平成１８年１０月１１日付けの手続補正は，上記第２．のとおり却下されたので，「データ出力制御信号ＤＯＥＫＯＢ」について，平成１８年１月５日付け手続補正により補正された本願明細書（以下，「本願明細書」という。）には，次の記載のみがある。
ａ．「【請求項１】　行アドレスストローブ信号（ＲＡＳＢ）及び列アドレスストローブ信号（ＣＡＳＢ）を受け取り，両信号の入力順序が正常であることを判断してそれを表す信号を出力する正常動作認識部と，
　要求される動作が書き込みであるか又は読み取りであるかを判断し，その判断を表す信号を出力する書込／読取判断部と，
　正常動作認識部及び書込／読取判断部の出力信号を入力してデータ出力制御信号（ＤＯＥ）を出力するＤＯＥ生成部と，
　前記データ出力制御信号（ＤＯＥ）の生成を遅延させて有効データのみ出力されるよう，イコライザーミドル信号（ＥＱＭＢ）とアクセスモードを選択するモード選択信号（ＨＰＨ）とを入力して出力制御信号（ＯＥＣ）を生成する第１遅延部と，
　前記データ出力制御信号（ＤＯＥ）が列アドレスストローブ信号（ＣＡＳＢ）の最初の遷移時にのみ遷移されて前記ＤＯＥ生成部から出力されるように制御するべく，
列ゼロ信号（Ｃ０Ｂ），イコライザー開始ゼロ信号（ＥＱＳ０），データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）及び行アドレスストローブ信号（ＲＡＳＢ）の内部信号であるＲＯＬ信号を入力してイコライザースイッチ信号（ＥＱＳＷＢ）を出力する制御部
　
前記モード選択信号（ＨＰＨ），データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）及びイコライザースイッチ信号（ＥＱＳＷＢ）を入力して前記データ出力制御信号（ＤＯＥ）をスイッチングするスイッチ部
ｂ．「【請求項３】　前記スイッチ部は，
　インバーターにより反転されたモード選択信号（ＨＰＨ）と前記制御部の出力信号であるイコライザースイッチ信号（ＥＱＳＷＢ）とを入力する第３ＮＯＲゲートと，
　前記第２ＮＯＲゲートの出力信号，インバーターにより反転された前記第３ＮＯＲゲートの出力信号，
そしてデータ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）を入力するトランスファゲート
　前記イコライザースイッチ信号（ＥＱＳＷＢ）の出力端子にゲート電極が接続され，前記トランスファゲートの出力信号端子にドレインが接続され，電源電圧にソースが接続されたＰＭＯＳとから構成されることを特徴とする請求項１記載のＤＲＡＭのデータ出力制御回路。」
ｃ．「【００２４】
　【課題を解決するための手段】本発明の請求項１に記載のＤＲＡＭのデータ出力回路は，行アドレスストローブ信号（ＲＡＳＢ）及び列アドレスストローブ信号（ＣＡＳＢ）を受け取り，両信号の入力順序が正常であることを判断してそれを表す信号を出力する正常動作認識部と，要求される動作が書き込みであるか又は読み取りであるかを判断し，その判断を表す信号を出力する書込／読取判断部と，正常動作認識部及び書込／読取判断部の出力信号を入力してデータ出力制御信号（ＤＯＥ）を出力するＤＯＥ生成部と，前記データ出力制御信号（ＤＯＥ）の生成を遅延させて有効データのみ出力されるよう，イコライザーミドル信号（ＥＱＭＢ）とアクセスモードを選択するモード選択信号（ＨＰＨ）とを入力して出力制御信号（ＯＥＣ）を生成する第１遅延部と，前記データ出力制御信号（ＤＯＥ）が列アドレスストローブ信号（ＣＡＳＢ）の最初の遷移時にのみ遷移されて前記ＤＯＥ生成部から出力されるように制御するべく，
列ゼロ信号（Ｃ０Ｂ），イコライザー開始ゼロ信号（ＥＱＳ０），データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）及び行アドレスストローブ信号（ＲＡＳＢ）の内部信号であるＲＯＬ信号を入力してイコライザースイッチ信号（ＥＱＳＷＢ）を出力する制御部
前記モード選択信号（ＨＰＨ），データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）及びイコライザースイッチ信号（ＥＱＳＷＢ）を入力して前記データ出力制御信号（ＤＯＥ）をスイッチングするスイッチ部
ｄ．「【００２６】請求項３に記載の発明は，前記スイッチ部は，インバーターにより反転されたモード選択信号（ＨＰＨ）と前記制御部の出力信号であるイコライザースイッチ信号（ＥＱＳＷＢ）とを入力する第３ＮＯＲゲートと，前記第２ＮＯＲゲートの出力信号，インバーターにより反転された前記第３ＮＯＲゲートの出力信号，
そしてデータ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）を入力するトランスファゲートと
ｅ．「【００３５】ここで，
前記制御部３５の前記第１認識部３７は，列ゼロ信号Ｃ０Ｂとインバーターにより反転されたデータ出力制御信号ＤＯＥＫＯＢ（Ｄａｔａ　Ｏｕｔｐｕｔ　ＥｎａｂｌｅＫＯＢ）信号とを入力する第２ＮＯＲゲート４５から構成され
ｆ．「【００３６】前記第２認識部３８は，イコライザー開始ゼロ信号ＥＱＳ０（Ｅｑｕａｌｉｚｅｒ　Ｓｔａｒｔ０）とインバーターにより反転された前記列ゼロ信号Ｃ０Ｂとを入力する第２ＮＡＮＤゲート４６と，
前記第２ＮＡＮＤゲート４６の出力信号とインバーターにより反転されたデータ出力制御信号ＤＯＥＫＯＢとを入力するラッチ部４７
ｇ．「【００４１】
　又，前記スイッチ部３６は，図９に示すように，インバーターにより反転されたモード選択信号ＨＰＨと前記制御部３５の出力信号ＥＱＳＷＢとを入力する第３ＮＯＲゲート５０と，前記第３ＮＯＲゲート５０の出力信号とインバーターにより反転された前記第３ＮＯＲゲート５０の出力信号と
データ出力信号ＤＯＥＫＯＢとを入力するトランスファゲート５１
ＰＭＯＳ５２は，前記ゲート電極がハイレベルである場合，つまり前記イコラザースイッチ信号ＥＱＳＷＢがハイレベルである場合には第１遅延部３６の出力制御信号ＤＯＥＫＯＢをＯＥＣとして前記ＤＯＥ生成部３４に出力し，逆に前記ゲート電極がローレベルである場合には第１遅延部３６の出力制御信号ＤＯＥＫＯＢをＯＥＣとして前記ＤＯＥ生成部３４に出力しない
従って，スイッチ部３６は，前記制御部３５からのイコライザースイッチ信号ＥＱＳＷＢに従って前記第１遅延部３３の出力信号ＤＯＥＫＯＢをＯＥＣとして前記ＤＯＥ生成部３４に出力する
イ　以上の記載から，「データ出力制御信号ＤＯＥＫＯＢ」について，本願明細書には，以下の事項が記載されていると認める。
Ａ．上記ａ．及びｃ．の記載によれば，「データ出力制御信号ＤＯＥＫＯＢ」は，「列ゼロ信号（Ｃ０Ｂ），イコライザー開始ゼロ信号（ＥＱＳ０）」及び「行アドレスストローブ信号（ＲＡＳＢ）の内部信号であるＲＯＬ信号」と共に，イコライザースイッチ信号（ＥＱＳＷＢ）を出力する「制御部３５」に供給される「制御信号」である。
Ｂ．上記ａ．及びｃ．の記載によれば，「データ出力制御信号ＤＯＥＫＯＢ」は，「モード選択信号（ＨＰＨ）」及び「イコライザースイッチ信号（ＥＱＳＷＢ）」と共に，「スイッチ部３６」に供給されて，「データ出力制御信号（ＤＯＥ）」をスイッチングする「制御信号」である。
Ｃ．上記ｂ．，ｄ．及びｇ．の記載によれば，「データ出力制御信号ＤＯＥＫＯＢ」は，「スイッチ部３６」を構成している「トランスファゲート５１」の入力端子に供給される「信号」である。
Ｄ．上記ｅ．の記載によれば，「データ出力制御信号ＤＯＥＫＯＢ」は，「インバータ」を介して，「列ゼロ信号Ｃ０Ｂ」と共に「制御部３５の前記第１認識部３７」を構成している「第２ＮＯＲゲート４５」に供給される「信号」である。　
Ｅ．上記ｆ．の記載によれば，「データ出力制御信号ＤＯＥＫＯＢ」は，「インバータ」を介して，「第２ＮＡＮＤゲート４６の出力信号」と共に，「制御部３５」内の「ラッチ部４７」に供給される「信号」である。
Ｆ．上記ｇ．の記載によれば，「データ出力制御信号ＤＯＥＫＯＢ」は，「第１遅延部３３（なお，平成１８年１月５日付け手続補正書の「第１遅延部３６」は「第１遅延部３３」の誤記と認め訂正する）」の出力であり，この「第１遅延部３３」の出力，すなわち「データ出力制御信号ＤＯＥＫＯＢ」は，「イコラザースイッチ信号ＥＱＳＷＢがハイレベル」であり，「ＰＭＯＳ５２」の「ゲート電極」が「ハイレベル」である場合には，「出力制御信号ＯＥＣ」として，「ＤＯＥ生成部３４」に供給される「信号」であるが，逆に「ＰＭＯＳ５２」の「ゲート電極」が「ローレベル」である場合には，「出力制御信号ＯＥＣ」として，「ＤＯＥ生成部３４」に供給されない「信号」である。
　したがって，「データ出力制御信号ＤＯＥＫＯＢ」は，「制御部３５からのイコライザースイッチ信号ＥＱＳＷ」にしたがってオンオフ動作をする「スイッチ部３６」を介して，「ＤＯＥ生成部３４」に「出力制御信号ＯＥＣ」として供給される信号である。
ウ　以上のとおりであるから，本願明細書に記載されている「データ出力制御信号ＤＯＥＫＯＢ」は，「第１遅延部３３」で生成される「信号」と，外部から「制御部３５」に入力される２つの「信号」を指すことになるが，仮に，「制御部３５」に供給される「データ出力制御信号ＤＯＥＫＯＢ」が，「第１遅延部３３」で生成された信号であると仮定すると，該「第１遅延部３３」には，「イコライザーミドル信号ＥＱＭＢ」と「モード選択信号ＨＰＨ」しか入力されていないから，この２つの信号からどのようにして「データ出力制御信号ＤＯＥＫＯＢ」を生成するのか，依然として不明りょうである。
　したがって，「データ出力制御信号ＤＯＥＫＯＢ」が，どのような信号を基に生成され，どのような変化（制御）を行う信号であるのか明確でない。
エ　また，段落【００３２】には，「そして，前記第１遅延部３３は，前記第１従来例のデータ出力回路の遅延部１３（図２参照）と同様に構成され，イコライザーミドル信号ＥＱＭＢとモード選択信号ＨＰＨとを入力して前記出力制御信号ＯＥＣを生成することにより前記ＤＯＥ生成部３４のデータ出力制御信号ＤＯＥの生成を遅延させる。」と記載されており，図２に記載されているように，ＥＤＯモードでは，モード選択信号ＨＰＨがハイレベルとなるから，「出力制御信号ＯＥＣ」が，常にハイレベルとなることは明らかであり，図１０に記載された「データ出力制御信号ＤＯＥＫＯＢ」の波形と矛盾することも明らかである。
　そして，「データ出力制御信号ＤＯＥＫＯＢ」は，本願請求項１及び３の構成要件であり，「データ出力制御信号ＤＯＥＫＯＢ」が明確でない場合には，本願請求項１及び３に係る発明を当業者が容易に実施できないことは明らかであるから，「不備１」の理由で拒絶をした原査定は，妥当なものである。
（２）不備２について
ア　「イコライザー開始ゼロ信号ＥＱＳＯ」について，本願明細書には，次の記載のみがある。
ａ．「【請求項１】　行アドレスストローブ信号（ＲＡＳＢ）及び列アドレスストローブ信号（ＣＡＳＢ）を受け取り，両信号の入力順序が正常であることを判断してそれを表す信号を出力する正常動作認識部と，
　要求される動作が書き込みであるか又は読み取りであるかを判断し，その判断を表す信号を出力する書込／読取判断部と，
　正常動作認識部及び書込／読取判断部の出力信号を入力してデータ出力制御信号（ＤＯＥ）を出力するＤＯＥ生成部と，
　前記データ出力制御信号（ＤＯＥ）の生成を遅延させて有効データのみ出力されるよう，イコライザーミドル信号（ＥＱＭＢ）とアクセスモードを選択するモード選択信号（ＨＰＨ）とを入力して出力制御信号（ＯＥＣ）を生成する第１遅延部と，
　前記データ出力制御信号（ＤＯＥ）が列アドレスストローブ信号（ＣＡＳＢ）の最初の遷移時にのみ遷移されて前記ＤＯＥ生成部から出力されるように制御するべく，
列ゼロ信号（Ｃ０Ｂ），イコライザー開始ゼロ信号（ＥＱＳ０），データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）及び行アドレスストローブ信号（ＲＡＳＢ）の内部信号であるＲＯＬ信号を入力してイコライザースイッチ信号（ＥＱＳＷＢ）を出力する制御部
　前記モード選択信号（ＨＰＨ），データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）及びイコライザースイッチ信号（ＥＱＳＷＢ）を入力して前記データ出力制御信号（ＤＯＥ）をスイッチングするスイッチ部とを備えることを特徴とするＤＲＡＭのデータ出力制御回路。」
ｂ．「【００２４】
　【課題を解決するための手段】本発明の請求項１に記載のＤＲＡＭのデータ出力回路は，行アドレスストローブ信号（ＲＡＳＢ）及び列アドレスストローブ信号（ＣＡＳＢ）を受け取り，両信号の入力順序が正常であることを判断してそれを表す信号を出力する正常動作認識部と，要求される動作が書き込みであるか又は読み取りであるかを判断し，その判断を表す信号を出力する書込／読取判断部と，正常動作認識部及び書込／読取判断部の出力信号を入力してデータ出力制御信号（ＤＯＥ）を出力するＤＯＥ生成部と，前記データ出力制御信号（ＤＯＥ）の生成を遅延させて有効データのみ出力されるよう，イコライザーミドル信号（ＥＱＭＢ）とアクセスモードを選択するモード選択信号（ＨＰＨ）とを入力して出力制御信号（ＯＥＣ）を生成する第１遅延部と，前記データ出力制御信号（ＤＯＥ）が列アドレスストローブ信号（ＣＡＳＢ）の最初の遷移時にのみ遷移されて前記ＤＯＥ生成部から出力されるように制御するべく，
列ゼロ信号（Ｃ０Ｂ），イコライザー開始ゼロ信号（ＥＱＳ０），データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）及び行アドレスストローブ信号（ＲＡＳＢ）の内部信号であるＲＯＬ信号を入力してイコライザースイッチ信号（ＥＱＳＷＢ）を出力する制御部
ｃ．「【００３６】
前記第２認識部３８は，イコライザー開始ゼロ信号ＥＱＳ０（Ｅｑｕａｌｉｚｅｒ　Ｓｔａｒｔ０）とインバーターにより反転された前記列ゼロ信号Ｃ０Ｂとを入力する第２ＮＡＮＤゲート４６と，前記第２ＮＡＮＤゲート４６の出力信号とインバーターにより反転されたデータ出力制御信号ＤＯＥＫＯＢとを入力するラッチ部４７とから構成される
ｄ．「【００４２】上記のように構成された本発明の一実施形態に従うＤＲＡＭのデータ出力回路の動作を以下に説明する。
図１０に
イコライザー開始ゼロ信号ＥＱＳＯ
の変化を示している
イ　以上の記載から，「イコライザー開始ゼロ信号ＥＱＳ０」について，本願明細書には，以下の事項が記載されていると認める。
Ａ．上記ａ．及びｂ．の記載によれば，「イコライザー開始ゼロ信号ＥＱＳ０信号」は，「列ゼロ信号（Ｃ０Ｂ）」，「データ出力制御ＫＯＢ信号（ＤＯＥＫＯＢ）」及び「行アドレスストローブ信号（ＲＡＳＢ）の内部信号であるＲＯＬ信号」と共に，「イコライザースイッチ信号（ＥＱＳＷＢ）を出力する制御部３５」に供給される「信号」である。
Ｂ．上記ｃ．の記載によれば，「イコライザー開始ゼロ信号ＥＱＳ０信号」は，「インバーターにより反転された前記列ゼロ信号Ｃ０Ｂ」と共に，「制御部３５」内の「第２認識部３８」を構成している「第２ＮＡＮＤゲート４６」に供給される「信号」である。
ウ　以上のとおりであるから，本願明細書に記載されている「イコライザー開始ゼロ信号ＥＱＳ０信号」が，どのような信号を基に生成された信号であるのか依然として不明りょうであり，また，どのように変化（制御）する信号であるのかも明りょうでない。
　そして，「イコライザー開始ゼロ信号ＥＱＳ０信号」が明確でない場合には，本願請求項１〜３に係る発明を当業者が容易に実施できないことは明らかであるから，「不備２」の理由で拒絶をした原査定は，妥当なものである。
（３）不備６について
　本願明細書の段落【００４６】の記載は，次のとおりのものである。
「【００４６】
　一方，前記列信号ＣＡＳＢのローレベルへの遷移が最初のサイクルでない場合には，
制御部３５から遅延して出力されるイコライザーミドル信号ＥＱＭＢ信号（図２参照）
そのＥＱＭＢ信号に従って動作するスイッチ部３６とによって前記ＤＯＥ生成部３４のデータ出力制御信号ＤＯＥの生成は遅延される
　この記載によれば，「イコライザーミドル信号ＥＱＭＢ信号」は，「制御部３５」から「遅延して出力される」ことになるが，図２を参酌しても，「イコライザーミドル信号ＥＱＭＢ信号」が，「制御部３５」から「遅延して出力」されていないことから，段落【００４６】の記載は，依然として不明りょうである。
　また，上記段落【００４６】によれば，「そのＥＱＭＢ信号に従って動作するスイッチ部３６とによって前記ＤＯＥ生成部３４のデータ出力制御信号ＤＯＥの生成は遅延される」と記載されているが，図９を参酌しても，「スイッチ部３６」が，「ＥＱＭＢ信号に従って動作」するように構成されていないから，この観点からしても，段落【００４６】の記載は不明りょうである。
　そうすると，段落【００４６】の記載が明りょうでない場合には，本願請求項１〜３に係る発明を当業者が容易に実施できないことは明らかであるから，「不備６」の理由で拒絶をした原査定は，妥当なものである。
　
７．まとめ
　そして，平成１８年１月５日付けの意見書及び審判請求書を参酌しても，上記の記載不備を解消することはできないから，本願の発明の詳細な説明は，本願の請求項１〜３に係る発明を，経済産業省令で定めるところにより，当業者がその実施をすることができる程度に明確かつ十分に記載したものではない。
　
第４．むすび　
　以上のとおりであるから，本願は，特許法第３６条第４項の規定に規定する要件を満たしていない。
　よって，結論のとおり審決する。