【事件の表示】
　特願２００５−　９９２３５「半導体装置とその製造方法」拒絶査定不服審判事件〔平成１７年　９月　２日出願公開，特開２００５−２３６３２１〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成８年７月１８日に出願した特願平０８−１８９４２４号（以下「原出願」という。）の一部を，平成１７年３月３０日に新たな特許出願としたものであって，平成２０年１２月２６日付けで拒絶理由通知がされ，これに対して平成２１年３月９日に手続補正書及び意見書が提出され，同年６月１０日付けで最後の拒絶理由通知がされ，これに対して同年８月１７日に手続補正書及び意見書が提出されたが，同年９月２日付けで，同年８月１７日に提出された手続補正書による補正を却下する決定，及び拒絶査定がされた。
　そして，同年１２月７日に，拒絶査定に対する審判請求がされるとともに手続補正書が提出され，その後当審において，平成２２年４月５日付けで審尋がされ，同年６月４日に回答書が提出されたものである。
　
　
第２　平成２１年１２月７日に提出された手続補正書による手続補正（以下「本件補正」という。）の却下について
　
［補正却下の決定の結論］
　
　本件補正を却下する。
　
［理由］
　
１　本件補正の内容
　本件補正による補正前後の本願の特許請求の範囲の記載は，次のとおりである。
　
・　補正前
「【請求項１】〜【請求項８】　略
【請求項９】
　基板上にゲート絶縁膜と第１の導電膜を形成し，パターニングしてゲート電極を形成する工程と，
　前記ゲート電極をマスクとして前記基板中に不純物拡散層領域を形成する工程と，
　前記ゲート電極を含む基板上に第１の絶縁膜を形成する工程と，
　前記第１の絶縁膜をエッチングして，前記不純物拡散層領域上に第１のコンタクト窓を形成する工程と，
　前記第１のコンタクト窓を第２の導電膜で埋め込むことにより，前記不純物拡散層領域に電気的に接続されたコンタクトプラグを形成する工程と，
　前記第１の絶縁膜の上方にシリコン窒化膜からなる第２の絶縁膜を形成する工程と，
　前記第２の絶縁膜の上に，前記第２の絶縁膜とは異なるエッチング特性を有する第３の絶縁膜を形成する工程と，
　前記第３および第２の絶縁膜をエッチングして，前記第２の絶縁膜を貫く第２のコンタクト窓を形成する工程と，
　前記第２のコンタクト窓の内側に第３の導電膜を形成して，シリンダ型の蓄積電極を形成する工程と，
　前記第２の絶縁膜をエッチングストッパとして前記第３の絶縁膜を除去する工程と，
　前記蓄積電極および前記第２の絶縁膜の上にキャパシタ絶縁膜を形成し，前記キャパシタ絶縁膜の上に第４の導電膜を形成し，パターニングして対向電極を形成する工程と，
　前記対向電極に合わせて前記キャパシタ絶縁膜を除去する工程と，
を有することを特徴とする半導体装置の製造方法。
【請求項１０】
　前記対向電極に合わせて前記第２の絶縁膜を除去する工程をさらに有することを特徴とする請求項９記載の半導体装置の製造方法。
【請求項１１】
　前記第２の絶縁膜を除去する工程において，前記第２の絶縁膜は前記対向電極の端部と前記第２の絶縁膜の端部とが平面的に一致する形状にパターニングされることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
　前記第１の絶縁膜と前記第２の絶縁膜の間に第４の絶縁膜を形成する工程をさらに有し，
　前記第２のコンタクト窓を形成する工程において，前記第２のコンタクト窓は前記第２の絶縁膜を貫き前記第４の絶縁膜の中にまで到達するように形成されることを特徴とする請求項１０または１１のいずれか１項記載の半導体装置の製造方法。
【請求項１３】
　前記シリンダ型の蓄積電極を形成する工程において，前記シリンダ型の蓄積電極の底面部は，前記第２のコンタクト窓の前記第４の絶縁膜中の部分に形成されることを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
　前記基板に素子分離領域を形成する工程をさらに有し，
　前記第２の絶縁膜を除去する工程において，前記第２の絶縁膜の端部は前記素子分離領域の上に形成されることを特徴とする請求項１０乃至１３のいずれか１項記載の半導体装置の製造方法。」
　
・　補正後
「【請求項１】
（ａ）メモリセル領域において，基板上にゲート絶縁膜と第１の導電膜を形成し，パターニングしてゲート電極を形成する工程と，
（ｂ）前記ゲート電極をマスクとして前記基板中に不純物拡散層領域を形成する工程と，
（ｃ）前記ゲート電極を含む基板上に第１の絶縁膜を形成する工程と，
（ｄ）前記第１の絶縁膜をエッチングして，前記不純物拡散層領域上に第１のコンタクト窓を形成する工程と，
（ｅ）前記第１のコンタクト窓を第２の導電膜で埋め込むことにより，前記不純物拡散層領域に電気的に接続されたコンタクトプラグを形成する工程と，
（ｆ）前記第１の絶縁膜の上方にシリコン窒化膜からなる第２の絶縁膜を形成する工程と，
（ｇ）前記第２の絶縁膜の上に，前記第２の絶縁膜とは異なるエッチング特性を有する第３の絶縁膜を形成する工程と，
（ｈ）前記第３および第２の絶縁膜をエッチングして，前記第３および第２の絶縁膜を貫く第２のコンタクト窓を形成する工程と，
（ｉ）前記第２のコンタクト窓の内側に第３の導電膜を形成して，シリンダ型の蓄積電極を形成する工程と，
（ｊ）前記第２の絶縁膜をエッチングストッパとして前記第３の絶縁膜を除去する工程と，
（ｋ）前記蓄積電極および前記第２の絶縁膜の上にキャパシタ絶縁膜を形成し，前記キャパシタ絶縁膜の上に第４の導電膜を形成し，パターニングして対向電極を形成する工程と，
（ｌ）前記対向電極に合わせて前記キャパシタ絶縁膜を除去する工程と，
（ｍ）前記対向電極に合わせて前記第２の絶縁膜を除去する工程と，
を有し，前記（ａ）〜（ｍ）の一連の工程により，メモリセル領域においてメモリセルを形成し，
（ｎ）前記メモリセル領域周縁の基板に素子分離領域を形成する工程，をさらに有し，
　前記第２の絶縁膜を除去する工程（ｍ）において，前記第２の絶縁膜の端部は前記素子分離領域の上に形成される
ことを特徴とする半導体装置の製造方法。
【請求項２】
　前記（ｍ）の工程において，前記第２の絶縁膜は前記対向電極の端部と前記第２の絶縁膜の端部とが平面的に一致する形状にパターニングされることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
　前記第１の絶縁膜と前記第２の絶縁膜の間に第４の絶縁膜を形成する工程をさらに有し，
　前記（ｈ）の工程において，前記第２のコンタクト窓は前記第２の絶縁膜を貫き前記第４の絶縁膜の中にまで到達するように形成されることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
　前記（ｉ）の工程において，前記シリンダ型の蓄積電極の底面部は，前記第２のコンタクト窓の前記第４の絶縁膜中の部分に形成されることを特徴とする請求項３記載の半導体装置の製造方法。
　
２　補正事項の整理
　本件補正による，本願の特許請求の範囲及び本願の明細書についての補正事項は，以下のとおりである。（下線は補正箇所を示し，当審で付加したもの。）
　
ア　　補正事項１
　補正前の請求項１〜８，請求項１０及び請求項１４を削除するとともに，補正前の請求項９及び請求項１１〜１３を，それぞれ，請求項１〜４とする。
　
イ　　補正事項２
　補正前の請求項９について次の補正を行い，補正後の請求項１とする。
・　補正事項２−１
　補正前の請求項９の発明特定事項である各工程に，それぞれ，（ａ）〜（ｌ）の記号を付す。
・　補正事項２−２
　補正前の請求項９の「基板上にゲート絶縁膜と第１の導電膜を形成し，パターニングしてゲート電極を形成する工程と，」を，「
メモリセル領域において，
・　補正事項２−３
　補正前の請求項９の「前記第３および第２の絶縁膜をエッチングして，前記第２の絶縁膜を貫く第２のコンタクト窓を形成する工程と，」を，「前記第３および第２の絶縁膜をエッチングして，前記
第３および
・　補正事項２−４
　補正前の請求項９に「
（ｍ）前記対向電極に合わせて前記第２の絶縁膜を除去する工程と，を有し，
前記第２の絶縁膜を除去する工程（ｍ）において，前記第２の絶縁膜の端部は前記素子分離領域の上に形成される
・　補正事項２−５
　補正前の請求項９に
「
前記（ａ）〜（ｍ）の一連の工程により，メモリセル領域においてメモリセルを形成し，
（ｎ）前記メモリセル領域周縁の基板に素子分離領域を形成する工程，をさらに有し，
　
ウ　　補正事項３
　補正前の請求項１１について次の補正を行い，補正後の請求項２とする。
・　補正事項３−１
　補正前の請求項１１の「前記第２の絶縁膜を除去する工程において，」を，「
前記（ｍ）の
・　補正事項３−２
　補正前の請求項１１の「請求項１０記載の半導体装置の製造方法。」を，「請求項
１
　
エ　　補正事項４
　補正前の請求項１２について次の補正を行い，補正後の請求項３とする。
・　補正事項４−１
　補正前の請求項１２の「前記第２のコンタクト窓を形成する工程において，」を，「
前記（ｈ）の
・　補正事項４−２
　補正前の請求項１２の「請求項１０または１１のいずれか１項記載の半導体装置の製造方法。」を，「請求項
１
２
　
オ　　補正事項５
　補正前の請求項１３について次の補正を行い，補正後の請求項４とする。
・　補正事項５−１
　補正前の請求項１３の「前記シリンダ型の蓄積電極を形成する工程において，」を，「
前記（ｉ）の
・　補正事項５−２
　補正前の請求項１３の「請求項１２記載の半導体装置の製造方法。」を，「請求項
３
　
カ　　補正事項６
　本願の明細書の段落【００３４】を補正する。
　
３　補正目的の適否
ア　　補正事項１について
　補正事項１は，特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる，請求項の削除を目的とするものに該当する。
　
イ　　補正事項２について
（ア）　補正事項２−１は，補正前の請求項９の発明特定事項である各工程に符号を付し，それによって，上記各工程を識別できるようにした形式的な補正である。
（イ）　本願の願書に最初に添付した明細書又は図面（以下「本願の出願当初の明細書等」という。）の段落【００７３】及び【００７４】，並びに図３（ｂ）から，補正事項２−２が，本願の出願当初の明細書等に記載された事項の範囲内において行われたものであることは明らかである。
　また，補正事項２−２は，補正前の請求項９の発明特定事項である「基板上にゲート絶縁膜と第１の導電膜を形成し，パターニングしてゲート電極を形成する工程」を，限定的に減縮するものである。
（ウ）　本願の出願当初の明細書等の段落【０１５０】及び図２５から，補正事項２−３が，本願の出願当初の明細書等に記載された事項の範囲内において行われたものであることは明らかである。
　また，補正事項２−３は，補正前の請求項９の発明特定事項である「前記第３および第２の絶縁膜をエッチングして，前記第２の絶縁膜を貫く第２のコンタクト窓を形成する工程」を，限定的に減縮するものである。
（エ）　本願の出願当初の明細書等の段落【０１５４】及び【０１５６】，並びに図２８から，補正事項２−４が，本願の出願当初の明細書等に記載された事項の範囲内において行われたものであることは明らかである。
　また，補正事項２−４は，補正前の請求項９に記載された発明特定事項である「第２の絶縁膜」に施す処理の内容を限定的に減縮するものである。
（オ）　本願の出願当初の明細書等の段落【００６８】〜【０１１０】及び段落【０１４６】〜【０１５８】，並びに図１〜１４及び図２４〜２８から，補正事項２−５が本願の出願当初の明細書等に記載された事項の範囲内において行われたものであることは明らかである。
　また，補正事項２−５は，補正前の請求項９に記載された発明特定事項である「基板」に施す処理の内容を限定的に減縮するものである。
（カ）　そうすると，補正事項２は，特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）の規定に適合する。
　また，補正事項２は，特許法第１７条の２第４項第２号に掲げる，特許請求の範囲の限定的減縮を目的とするものに該当する。
　
ウ　　補正事項３について
　補正事項３−１は，上記イ，（ア）で検討した補正事項２−１に伴い，補正前の請求項１１の「前記第２の絶縁膜を除去する工程において，」を「前記（ｍ）の工程において，」に形式的に補正したものである。
　また，補正事項３−２は，上記アで検討した補正事項１に伴い，補正前の請求項１１に記載された引用請求項を形式的に補正したものである。
　そうすると，補正事項３は，特許法第１７条の２第４項第１号に掲げる，請求項の削除を目的とするものに該当する。
　
エ　　補正事項４について
　補正事項４−１は，上記イ，（ア）で検討した補正事項２−１に伴い，補正前の請求項１２の「前記第２のコンタクト窓を形成する工程において，」を「前記（ｈ）の工程において，」に形式的に補正したものである。
　また，補正事項４−２は，上記アで検討した補正事項１に伴い，補正前の請求項１２に記載された引用請求項を形式的に補正したものである。
　そうすると，補正事項４は，特許法第１７条の２第４項第１号に掲げる，請求項の削除を目的とするものに該当する。
　
オ　　補正事項５について
　補正事項５−１は，上記イ，（ア）で検討した補正事項２−１に伴い，補正前の請求項１３の「前記シリンダ型の蓄積電極を形成する工程において，」を，「前記（ｉ）の工程において，」に形式的に補正したものである。
　また，補正事項５−２は，上記アで検討した補正事項１に伴い，補正前の請求項１３に記載された引用請求項を形式的に補正したものである。
　そうすると，補正事項５は，特許法第１７条の２第４項第１号に掲げる，請求項の削除を目的とするものに該当する。
　
カ　　補正事項６について
　補正事項６は，補正事項１及び２による，本願の特許請求の範囲の請求項１の補正に伴うものであり，上記イで検討したとおり，特許法第１７条の２第３項の規定に適合する。
　
キ　　したがって，本件補正は，特許法第１７条の２第４項柱書きの補正目的に適合する。
　
４　独立特許要件についての検討
　上記３において検討したとおり，上記補正事項２は，特許請求の範囲の限定的減縮を目的とするものに該当するから，補正後の特許請求の範囲に記載された事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき，以下に検討する。
　
（１）本願補正発明
　補正後の本願の請求項１に係る発明（以下「本願補正発明」という。）は，再掲すると，次のとおりである。
　
「【請求項１】
（ａ）メモリセル領域において，基板上にゲート絶縁膜と第１の導電膜を形成し，パターニングしてゲート電極を形成する工程と，
（ｂ）前記ゲート電極をマスクとして前記基板中に不純物拡散層領域を形成する工程と，
（ｃ）前記ゲート電極を含む基板上に第１の絶縁膜を形成する工程と，
（ｄ）前記第１の絶縁膜をエッチングして，前記不純物拡散層領域上に第１のコンタクト窓を形成する工程と，
（ｅ）前記第１のコンタクト窓を第２の導電膜で埋め込むことにより，前記不純物拡散層領域に電気的に接続されたコンタクトプラグを形成する工程と，
（ｆ）前記第１の絶縁膜の上方にシリコン窒化膜からなる第２の絶縁膜を形成する工程と，
（ｇ）前記第２の絶縁膜の上に，前記第２の絶縁膜とは異なるエッチング特性を有する第３の絶縁膜を形成する工程と，
（ｈ）前記第３および第２の絶縁膜をエッチングして，前記第３および第２の絶縁膜を貫く第２のコンタクト窓を形成する工程と，
（ｉ）前記第２のコンタクト窓の内側に第３の導電膜を形成して，シリンダ型の蓄積電極を形成する工程と，
（ｊ）前記第２の絶縁膜をエッチングストッパとして前記第３の絶縁膜を除去する工程と，
（ｋ）前記蓄積電極および前記第２の絶縁膜の上にキャパシタ絶縁膜を形成し，前記キャパシタ絶縁膜の上に第４の導電膜を形成し，パターニングして対向電極を形成する工程と，
（ｌ）前記対向電極に合わせて前記キャパシタ絶縁膜を除去する工程と，
（ｍ）前記対向電極に合わせて前記第２の絶縁膜を除去する工程と，
を有し，前記（ａ）〜（ｍ）の一連の工程により，メモリセル領域においてメモリセルを形成し，
（ｎ）前記メモリセル領域周縁の基板に素子分離領域を形成する工程，をさらに有し，
　前記第２の絶縁膜を除去する工程（ｍ）において，前記第２の絶縁膜の端部は前記素子分離領域の上に形成されることを特徴とする半導体装置の製造方法。」
　
（２）引用例１の記載と引用発明
（２−１）　引用例１
　原査定の拒絶の理由に引用され，原出願の出願前に外国で頒布された米国特許第５３３８７００号明細書（以下「引用例１」という。）には，Ｆｉｇ１〜６，Ｆｉｇ２Ａ，Ｆｉｇ４Ａ，Ｆｉｇ５Ａ，及びＦｉｇ１１とともに次の記載がある。（訳文は当審で作成した。また，下線は当審で付加したもの。以下同じ。）
　
ア　　Ｆｉｇ１を参照して
（ア）”Referring first to FIG. 1, a semiconductor wafer is indicated generally by reference numeral 10. Wafer 10 has been provided with an array of substantially electrically isolated word lines, such as the illustrated word lines 12, 14 and 16. Such word lines are of a conventional construction having a lowermost gate oxide, a lower polysilicon layer, an overlying silicide layer such as tungsten silicide, and insulating caps and side insulating spacers 18. Such spacers and caps 18 preferably comprise an insulative nitride, such as Si3N4 .”（第３欄第２５行〜第３４行）
（訳文）「図１を参照すると，半導体ウエハ１０が示されている。
図示されたワード線１２，１４，１６のように，半導体ウエハ１０には，電気的に分離された複数のワード線の列（array）が形成されている
これらのワード線は，ゲート酸化膜，ポリシリコン層及びタングステンシリサイドのようなシリサイド層が順次積層され
　
（イ）”Active areas are provided about the word lines, such as active regions 22, 24 and 26, to define an array of memory cell FETs. The discussion proceeds with reference to a FET formed with word line 14, which will be provided with a capacitor construction for definition of a single memory cell. Active region 26 defines a first active region for electrical connection with a memory cell capacitor (described below). Active region 24 defines a second active region for electrical connection with a bit line (described below). Field oxide 19 is provided, as shown. ”（第３欄第３９行〜第４９行）
（訳文）「
ワード線に対して，活性領域２２，２４，２６が形成され，メモリセルにおけるＦＥＴの列（array）が構成される
キャパシタを備えた単一のメモリセルとなる，ワード線１４で構成されるＦＥＴを参照しながら進めていく
活性領域２６は，後述するように，メモリセルキャパシタが電気的に接続される第１の活性領域である
フィールド酸化膜１９が形成されている
　
（ウ）”A planarized first layer 28 of an insulating material is provided over the word lines and active area. An example and preferred material is borophosphosilicate glass (BPSG) which is planarized back by chemical mechanical polishing (CMP) to an elevation of from about 2000 Angstroms to about 4000 Angstroms above the word line nitride caps 18 which are positioned adjacent the active areas, as opposed to the word lines over the field oxide. Such provides a planarized upper surface 30 which is elevationally above the word lines. ”（第３欄第５０行〜第５９行）
（訳文）「
表面が平坦化された第１の絶縁層２８が，複数のワード線及び活性領域を被覆して形成される
　
イ　　Ｆｉｇ２を参照して
（ア）”Referring to FIG. 2, a series of first contact openings 32 is provided through first layer 28 to second active regions 24 to provide bit line connections. ”（第３欄第６０行〜第６２行）
（訳文）「図２を参照すると，第１の絶縁層２８を貫いて第２活性領域２４に達し，ビット線接続部を形成する，第１のコンタクト開口部３２が形成される。」
　
（イ）”Thereafter, first conductive material pillars 34 are provided within first contact openings 32.”（第４欄第１１行〜第１２行）
（訳文）「そして，第１の導電性柱状体３４が，第１のコンタクト開口部３２内に形成される。」
　
ウ　　Ｆｉｇ２Ａを参照して
”Alternately in accordance with the invention, buried capacitor contacts/containers and associated pillars can be provided along with the bit line contacts and pillars. Specifically, FIG. 2A illustrates a wafer 10A having second contact openings 38 extending through first layer 28 to first active regions 26. Such are filled with second conductive material pillars 40 having upper surfaces 42 coinciding with surfaces 30 and 36. Such would be provided simultaneously with the creation of contact openings 32 and pillars 34, and accordingly preferably comprise in situ conductively doped polysilicon.”（第４欄第２０行〜第３１行）
（訳文）「その他に，この発明では，ビット線接続部及び導電性柱状体の形成とともに，複数のキャパシタ接続部／蓄積部の埋め込みとそれによる導電性柱状体の形成を行うことができる。特に，図２Ａには，
第１の絶縁層２８を貫いて第１活性領域２６に達する，第２のコンタクト開口部３８が形成された
第２のコンタクト開口部３８には，第２の導電性柱状体４０が埋め込まれており
導電性不純物がその場（in situ）で添加されたポリシリコンからなる
　
エ　　Ｆｉｇ３を参照して
（ア）”Referring to FIG. 3, a layer 44 of insulating material is provided to a thickness of from about 500 Angstroms to about 3000 Angstroms, with about 1500 Angstroms being most preferred. Layer 44 preferably principally comprises an oxide, such as SiO2 deposited by decomposition of tetraethylorthosilicate (TEOS). A layer 46 is deposited atop TEOS layer 44. Layer 46 preferably comprises Si3N4 deposited by low pressure chemical vapor deposition (LPCVD) to a thickness from about 100 Angstroms to about 1000 Angstroms, and thus defining an upper surface 48. In combination, and for purposes of the continuing discussion, layers 44 and 46 constitute a planarized base layer 50 having a defined first thickness (preferably about 2000 Angstroms) and uppermost region defined by layer 46.”（第４欄第３２行〜第４６行）
（訳文）「図３を参照すると，
絶縁材料からなる層４４が約５００〜約３０００Å，最も好ましくは約１５００Åの膜厚で形成される
ＴＥＯＳ酸化物の層４４の上に層４６が堆積形成される。層４６は，好ましくは，減圧化学気相成長法（ＬＰＣＶＤ）で堆積されたシリコン窒化物（Ｓｉ
３
Ｎ
４
）からなり
　
（イ）”An intermediate layer 52 of insulating material is provided atop uppermost region 46 of base layer 50. The insulating material of intermediate layer 52 is different in composition from the insulating material of uppermost region 46, with the insulating material of intermediate layer 52 being selectively etchable relative to the insulating material of such uppermost region 46. An example and preferred material for layer 52 is BPSG deposited to a thickness of approximately 7500 Angstroms. As illustrated, and for purposes of the continuing discussion, intermediate layer 52 and base layer 50 in combination constitute a covering layer 54. ”（第４欄第５０行〜第６２行）
（訳文）「
絶縁材料からなる中間層５２が，ベース層５０の最上部分である層４６上に形成される。中間層５２を構成する絶縁材料は，層４６を構成する絶縁材料とは組成において異なり，層４６を構成する絶縁材料に対してエッチング選択性を有するものである
　
オ　　Ｆｉｇ４及び４Ａを参照して
（ア）”Referring to FIG. 4, capacitor contact openings 56 are provided through covering layer 54 to electrically connect with first active regions 26. Such would be conducted by a series of oxide and nitride etches until first active area 26 is upwardly exposed. ”（第４欄第６４行〜第６８行）
（訳文）図４を参照すると，カバリング層５４を貫いて第１活性領域２６との電気的接続部に達する，キャパシタコンタクト開口部５６が形成される。
キャパシタコンタクト開口部５６は，第１活性領域２６の上面が露出するまで，酸化膜と窒化膜とを連続的にエッチングすることにより形成される
　
（イ）”FIG. 4A sequentially illustrates processing of wafer 10A to produce capacitor contact openings 56a, where second pillars 40 were provided. ”（第４欄第６８行〜第５欄第３行）
（訳文）「
図４Ａには，形成された第２の導電性柱状体４０の上に，引き続き，キャパシタコンタクト開口部５６ａを形成する処理が施された
　
（ウ）”A layer 58 (FIGS. 4 and 4A) of conductive material is provided over covering layer 54 (intermediate layer 52) and within capacitor contact opening 56. Conductive material layer 58 has an outer surface 60. Layer 58 preferably comprises in situ As doped hemispherical grain (HSG) polysilicon. ”（第５欄第６行〜第１１行）
（訳文）「図４及び
図４Ａにおいて，カバリング層５４（中間層５２）とキャパシタコンタクト開口部５６の内側を覆う導電性材料層５８が形成される
　
カ　　Ｆｉｇ５及び５Ａを参照して
（ア）”Referring to FIG. 5, conductive material from atop covering layer 54 is removed preferably by CMP technique to define isolated cell storage node containers 62 which electrically connect with first active regions 26. FIG. 5A illustrates a slightly differently configured isolated container 62a which connects through second pillars 40 electrically with first active regions 26. For purposes of the continuing discussion, isolated cell storage node containers 62 define or have internal sidewalls 64 and external sidewalls 66 (FIG. 5). ”（第５欄第１２行〜第２１行）
（訳文）「
図５を参照すると，カバリング層５４の上表面に形成された導電性材料層が，好ましくは化学的機械的研磨（ＣＭＰ）により除去されて，分離されたメモリセルの蓄積部６２が形成され，蓄積部６２は第１の活性領域２６に電気的に接続されている
図５Ａには，第２の導電性柱状体４０を介して第１の活性領域２６に電気的に接続されている，やや形状の異なる分離された蓄積部６２ａが示されている
　
（イ）”Insulating material of covering layer 54 is removed to expose only a portion of external sidewalls 66 of isolated cell storage node containers 62. Specifically, intermediate layer 52 is selectively etched relative to the material of isolated capacitor storage node 62 and uppermost region 46 of base layer 50. In such manner, uppermost region 46 of base layer 50 is utilized as an etch stop during such etching. ”（第５欄第２２行〜第２９行）
（訳文）「
カバリング層５４の絶縁材料を除去して，分離されたメモリセルの蓄積部６２の外側壁６６の一部のみを露出させる
中間層５２は，分離されたメモリセルの蓄積部６２，及びベース層５０の最上部分である層４６に対して，選択的にエッチングされる
この中間層５２のエッチングでは，ベース層の最上部分である層４６が，エッチングストッパとして利用される
　
キ　　Ｆｉｇ６を参照して
”Referring to FIG. 6, a conventional or other suitable capacitor cell dielectric layer 68 is provided uniformly on the wafer atop isolated storage nodes 62. Thus, insulating material of base layer 50 is interposed between first pillar upper surfaces 36 and capacitor cell dielectric layer 68. A conductive capacitor cell layer 70 is provided atop capacitor cell dielectric layer 68, thus defining an array of memory cell capacitors 72 on the wafer. ”（第５欄第３４行〜第４１行）
（訳文）「図６を参照すると，
分離されたメモリセルの蓄積部６２が形成された半導体ウエハ表面上に，慣用の構成又は他の適した構成のキャパシタセル誘電体層６８が一様に形成される
ベース層５０の絶縁材料は，第１の導電性柱状体３６の上表面とキャパシタセル誘電体層６８との間に挟まれる
キャパシタセル誘電体層６８上に，導電性キャパシタセル層７０が形成されて，半導体ウエハ上のメモリセルキャパシタ７２の列が形成される
　
ク　　Ｆｉｇ１１を参照して
”FIG. 11 illustrates an alternate process whereby cell polysilicon in the form of layer 70a is effectively patterned prior to deposition of overlying layer 78. ”（第７欄第１０行〜第１２行）
（訳文）「図１１には別の処理工程が示されており，この処理工程では，
被覆層７８の堆積形成前に，層７０ａで構成されるメモリセルのポリシリコンがパターニングされている
　
（２−２）　引用発明
ア　　上記（２−１），ア及びＦｉｇ１によれば，
半導体ウエハ１０に，メモリセルにおけるＦＥＴのゲート酸化膜，並びにポリシリコン層及びタングステンシリサイドのようなシリサイド層が順次積層されたワード線を形成
上記ワード線に対して，半導体ウエハ１０中に第１活性領域２６を形成
　
イ　　上記（２−１），ウ及びＦｉｇ２Ａによれば，第１の絶縁層２８を貫いて第１活性領域２６に達する，第２のコンタクト開口部３８に，導電性不純物がその場（in situ）で添加されたポリシリコンからなる第２の導電性柱状体４０が埋め込まれているから，
上記第２の導電性柱状体４０は，上記第１活性領域２６に電気的に接続されている
　
ウ　　上記（２−１），オ及びＦｉｇ４Ａによれば，
中間層５２及び層４６を含むカバリング層５４をエッチングして，上記中間層５２及び上記層４６を貫くキャパシタコンタクト開口部５６ａを形成
　
エ　　上記（２−１），オ及びＦｉｇ４Ａによれば，図４Ａにおいて，カバリング層５４（中間層５２）とキャパシタコンタクト開口部５６の内側を覆う導電性材料層５８が形成され，また，上記（２−１），カ及びＦｉｇ５Ａによれば，図５Ａにおいて，上記カバリング層５４の上表面に形成された上記導電性材料層５８が除去されて，分離されたメモリセルの蓄積部６２ａが形成され，さらに，上記中間層５２が選択的にエッチングされて，上記蓄積部６２ａの外側壁の一部のみを露出させているから，上記の工程により，上記導電性材料層５８からなる底面及び側壁面で形成された筒型の形状，換言すればシリンダ型の形状を有する上記蓄積部６２ａが形成されることは明らかである。
　そうすると，上記オ及びカ，並びにＦｉｇ４Ａ及び５Ａによれば，
上記キャパシタコンタクト開口部５６内部を覆う上記導電性材料層５８により，シリンダ型の上記蓄積部６２ａを形成
　
オ　　上記（２−１），キ及びク，並びにＦｉｇ６及び１１によれば，
メモリセルの蓄積部６２の上にキャパシタセル誘電体層６８を形成し，上記キャパシタセル誘電体層６８上に，導電性キャパシタセル層７０を形成しており
メモリセルの蓄積部６２ａ上にキャパシタセル誘電体層を形成し，上記キャパシタセル誘電体層上に，導電性キャパシタセル層を形成すること
　
カ　　上記（２−１），ア，並びにＦｉｇ１，Ｆｉｇ５及びＦｉｇ５Ａによれば，
半導体ウエハ１０のメモリセルの周縁部に，フィールド酸化膜１９を形成している
　
キ　　以上によれば，引用例１には，次の発明（以下「引用発明」という。）が記載されている。
　
「半導体ウエハ１０に，メモリセルにおけるＦＥＴのゲート酸化膜，並びにポリシリコン層及びタングステンシリサイドのようなシリサイド層が順次積層されたワード線を形成する工程と，
　上記ワード線に対して，上記半導体ウエハ１０中に第１活性領域２６を形成する工程と，
　複数の上記ワード線及び上記第１活性領域２６を被覆して第１の絶縁層２８を形成する工程と，
　上記第１の絶縁層２８を貫いて上記第１活性領域２６に達する，第２のコンタクト開口部３８を形成する工程と，
　上記第２のコンタクト開口部３８を，導電性不純物が添加されたポリシリコンで埋め込み，上記第１の活性領域２６に電気的に接続された第２の導電性柱状体４０を形成する工程と，
　ＴＥＯＳ酸化物の層４４を形成し，上記層４４の上にシリコン窒化物（Ｓｉ３Ｎ４）からなる層４６を形成する工程と，
　上記層４６上に上記層４６を構成する絶縁材料に対してエッチング選択性を有する中間層５２を形成する工程と，
　上記中間層５２及び上記層４６をエッチングして，上記中間層５２及び上記層４６を貫くキャパシタコンタクト開口部５６ａを形成する工程と，
　キャパシタコンタクト開口部５６ａの内側を覆う導電性材料層５８により，シリンダ型の蓄積部６２ａを形成する工程と，
　上記層４６をエッチングストッパとして上記中間層５２を除去する工程と，
　上記蓄積部６２ａの上にキャパシタセル誘電体層を形成し，上記キャパシタセル誘電体層上に，導電性キャパシタセル層を形成する工程と，
を有し，
　半導体ウエハ１０のメモリセルの周縁部に，フィールド酸化膜１９を形成する工程，をさらに有するメモリセルの製造方法。」
　
（３）対比
ア　　引用発明の「半導体ウエハ１０」，「半導体ウエハ１０に」，「ゲート酸化膜」，「ポリシリコン層及びタングステンシリサイドのようなシリサイド層」及び「ワード線」は，それぞれ，本願補正発明の「基板」，「基板上に」，「ゲート絶縁膜」，「第１の導電膜」及び「ゲート電極」に相当する。
　また，上記（２），（２−１），ア及び（２−２），アによれば，引用発明の「メモリセルにおけるＦＥＴのゲート酸化膜」及び「ワード線」が，「半導体ウエハ１０」のメモリセル領域に形成されることは当然である。
　そうすると，本願補正発明と引用発明とは，「（ａ）メモリセル領域において，基板上にゲート絶縁膜と第１の導電膜を形成し，ゲート電極を形成する工程」を有する点で共通する。
　
イ　　本願補正発明の「不純物拡散層領域」と引用発明の「第１活性領域２６」とは，「活性領域」である点で共通する。
　そうすると，本願補正発明と引用発明とは，「（ｂ）前記ゲート電極に対して，前記基板中に活性領域を形成する工程」を有する点で共通する。
　
ウ　　引用発明の「複数の上記ワード線及び上記第１活性領域２６を被覆して」及び「第１の絶縁層２８」は，それぞれ，本願補正発明の「前記ゲート電極を含む基板上」及び「第１の絶縁膜」に相当する。
　そうすると，引用発明の「複数の上記ワード線及び上記第１活性領域２６を被覆して第１の絶縁層２８を形成する工程」は，本願補正発明の「（ｃ）前記ゲート電極を含む基板上に第１の絶縁膜を形成する工程」に相当する。
　
エ　　引用発明の「上記第１の絶縁層２８を貫いて」及び「第２のコンタクト開口部３８」は，それぞれ，本願補正発明の「前記第１の絶縁膜をエッチングして，」及び「第１のコンタクト窓」に相当する。
　そうすると，本願補正発明と引用発明とは，「（ｄ）前記第１の絶縁膜をエッチングして，前記活性領域上に第１のコンタクト窓を形成する工程」を有する点で共通する。
　
オ　　引用発明の「導電性不純物が添加されたポリシリコン」及び「電気的に接続された第２の導電性柱状体４０」は，それぞれ，本願補正発明の「第２の導電膜」及び「コンタクトプラグ」に相当する。
　そうすると，本願補正発明と引用発明とは，「（ｅ）前記第１のコンタクト窓を第２の導電膜で埋め込むことにより，前記活性領域に電気的に接続されたコンタクトプラグを形成する工程」を有する点で共通する。
　
カ　　引用発明において，「ＴＥＯＳ酸化物の層４４」は「第１の絶縁層２８」（本願補正発明の「第１の絶縁膜」に相当。）上に形成されているから，引用発明の「ＴＥＯＳ酸化物の層４４を形成し，上記層４４の上に」は，本願補正発明の「前記第１の絶縁膜の上方に」に相当する。また，引用発明の「層４６」は，本願補正発明の「第２の絶縁膜」に相当する。
　そうすると，引用発明の「ＴＥＯＳ酸化物の層４４を形成し，上記層４４の上にシリコン窒化物（Ｓｉ３Ｎ４）からなる層４６を形成する工程」は，本願補正発明の「（ｆ）前記第１の絶縁膜の上方にシリコン窒化膜からなる第２の絶縁膜を形成する工程」に相当する。
　
キ　　引用発明の「上記層４６上に」，「上記層４６を構成する絶縁材料に対してエッチング選択性を有する」及び「中間層５２」は，それぞれ，本願補正発明の「前記第２の絶縁膜の上に，」，「前記第２の絶縁膜とは異なるエッチング特性を有する」，「第３の絶縁膜」に相当する。
　そうすると，引用発明の「上記層４６上に上記層４６を構成する絶縁材料に対してエッチング選択性を有する中間層５２を形成する工程」は，本願補正発明の「（ｇ）前記第２の絶縁膜の上に，前記第２の絶縁膜とは異なるエッチング特性を有する第３の絶縁膜を形成する工程」に相当する。
　
ク　　引用発明の「キャパシタコンタクト開口部５６ａ」は，本願補正発明の「第２のコンタクト窓」に相当する。
　そうすると，引用発明の「上記中間層５２及び上記層４６をエッチングして，上記中間層５２及び上記層４６を貫くキャパシタコンタクト開口部５６ａを形成する工程」は，本願補正発明の「（ｈ）前記第３および第２の絶縁膜をエッチングして，前記第３および第２の絶縁膜を貫く第２のコンタクト窓を形成する工程」に相当する。
　
ケ　　引用発明の「導電性材料層５８」，「内側を覆う導電性材料層５８により，」及び「蓄積部６２ａ」は，それぞれ，本願補正発明の「第３の導電膜」，「内側に第３の導電膜を形成して，」及び「蓄積電極」に相当する。
　そうすると，引用発明の「キャパシタコンタクト開口部５６ａの内側を覆う導電性材料層５８により，シリンダ型の蓄積部６２ａを形成する工程」は，本願補正発明の「（ｉ）前記第２のコンタクト窓の内側に第３の導電膜を形成して，シリンダ型の蓄積電極を形成する工程」に相当する。
　
コ　　引用発明の「上記層４６をエッチングストッパとして上記中間層５２を除去する工程」は，本願補正発明の「（ｊ）前記第２の絶縁膜をエッチングストッパとして前記第３の絶縁膜を除去する工程」に相当する。
　
サ　　引用発明の「キャパシタセル誘電体層」及び「導電性キャパシタセル層」は，それぞれ，本願補正発明の「キャパシタ絶縁膜」及び「対向電極」に相当する。
　そうすると，本願補正発明と引用発明とは，「（ｋ）前記蓄積電極の上にキャパシタ絶縁膜を形成し，前記キャパシタ絶縁膜の上に対向電極を形成する工程」を有している点で共通する。
　
シ　　上記アから，引用発明は，メモリセル領域においてメモリセルを形成するものであるから，本願補正発明と引用発明とは，「前記の一連の工程により，メモリセル領域においてメモリセルを形成し」ている点で共通する。
　
ス　　引用発明の「半導体ウエハ１０のメモリセルの周縁部に」及び「フィールド酸化膜１９」は，それぞれ，本願補正発明の「前記メモリセル領域周縁の基板に」及び「素子分離領域」に相当する。
　そうすると，引用発明の「半導体ウエハ１０のメモリセルの周縁部に，フィールド酸化膜１９を形成する工程」は，本願補正発明の「（ｎ）前記メモリセル領域周縁の基板に素子分離領域を形成する工程」に相当する。
　
セ　　引用発明の「メモリセルの製造方法」は，本願補正発明の「半導体装置の製造方法」に相当する。
　
　以上によれば，本願補正発明と引用発明との一致点と相違点は，次のとおりである。
　
＜　一致点　＞
「（ａ）メモリセル領域において，基板上にゲート絶縁膜と第１の導電膜を形成し，ゲート電極を形成する工程と，
（ｂ）前記ゲート電極に対して，前記基板中に活性領域を形成する工程と，
（ｃ）前記ゲート電極を含む基板上に第１の絶縁膜を形成する工程と，
（ｄ）前記第１の絶縁膜をエッチングして，前記活性領域上に第１のコンタクト窓を形成する工程と，
（ｅ）前記第１のコンタクト窓を第２の導電膜で埋め込むことにより，前記活性領域に電気的に接続されたコンタクトプラグを形成する工程と，
（ｆ）前記第１の絶縁膜の上方にシリコン窒化膜からなる第２の絶縁膜を形成する工程と，
（ｇ）前記第２の絶縁膜の上に，前記第２の絶縁膜とは異なるエッチング特性を有する第３の絶縁膜を形成する工程と，
（ｈ）前記第３および第２の絶縁膜をエッチングして，前記第３および第２の絶縁膜を貫く第２のコンタクト窓を形成する工程と，
（ｉ）前記第２のコンタクト窓の内側に第３の導電膜を形成して，シリンダ型の蓄積電極を形成する工程と，
（ｊ）前記第２の絶縁膜をエッチングストッパとして前記第３の絶縁膜を除去する工程と，
（ｋ）前記蓄積電極の上にキャパシタ絶縁膜を形成し，前記キャパシタ絶縁膜の上に対向電極を形成する工程と，
を有し，前記の一連の工程により，メモリセル領域においてメモリセルを形成し，
（ｎ）前記メモリセル領域周縁の基板に素子分離領域を形成する工程，をさらに有する半導体装置の製造方法。」
　
＜　相違点　＞
・　相違点１
　本願補正発明は，「メモリセル領域において，基板上にゲート絶縁膜と第１の導電膜を形成し，パターニングしてゲート電極を形成」するのに対し，引用発明において，「ワード線」（本願補正発明の「ゲート電極」に相当。）の形成方法について，このような特定はされていない点。
　
・　相違点２
　本願補正発明は，「前記ゲート電極をマスクとして前記基板中に不純物拡散層領域を形成」するのに対し，引用発明において，「第１活性領域２６」の形成方法について，このような特定はされておらず，また，本願補正発明は，「前記不純物拡散層領域上に第１のコンタクト窓を形成」し，「前記不純物拡散層領域に電気的に接続されたコンタクトプラグを形成する」のに対し，引用発明は，「第１活性領域２６」上に「第２のコンタクト開口部３８」（本願補正発明の「第１のコンタクト窓」に相当。）を形成し，上記「第１の活性領域２６」に電気的に接続された「第２の導電性柱状体４０」（本願補正発明の「コンタクトプラグ」に相当。）を形成するもので，引用発明の「第１の活性領域２６」は，本願補正発明の「不純物拡散層領域」のように構成が特定されていない点。
　
・　相違点３
　本願補正発明は，「前記蓄積電極および前記第２の絶縁膜の上にキャパシタ絶縁膜を形成し，前記キャパシタ絶縁膜の上に第４の導電膜を形成し，パターニングして対向電極を形成」するのに対し，引用発明は，「キャパシタセル誘電体層」（本願補正発明の「キャパシタ絶縁膜」に相当。）及び「導電性キャパシタセル層」（本願補正発明の「対向電極」に相当。）の形成方法について，このような特定はされておらず，また，本願補正発明は，「（ｌ）前記対向電極に合わせて前記キャパシタ絶縁膜を除去する工程」を有するのに対し，引用発明は，このような工程を有していない点。
　
・　相違点４
　本願補正発明は，「（ｍ）前記対向電極に合わせて前記第２の絶縁膜を除去する工程」を有し，「前記第２の絶縁膜を除去する工程（ｍ）において，前記第２の絶縁膜の端部は前記素子分離領域の上に形成される」のに対し，引用発明は，このような工程を有していない点。
　
・　相違点５
　本願補正発明は，「前記（ａ）〜（ｍ）の一連の工程により，メモリセル領域においてメモリセルを形成」するのに対し，引用発明は，本願補正発明との間に上記相違点１〜５の相違があり，本願補正発明のように，「前記（ａ）〜（ｍ）の一連の工程により，」「メモリセルを形成」するものではない点。
　
（４）相違点についての判断
（４−１）　相違点１及び２について
ア　　周知例１
　原出願の出願前に日本国内で頒布された特開平０８−０５５９６８号公報（以下「周知例１」という。）には，図１１及び図１２とともに次の記載がある。
　
「【００７２】その後，図１１に示すように，フィールド絶縁膜１１に囲まれた素子形成領域にシェアドＭＯＳ・ＦＥＴ１０やトランスファＭＯＳ・ＦＥＴ７ａ等のような半導体集積回路素子を形成するとともに，メモリセルアレイ３ｃにワード線５を形成する。
【００７３】
ワード線５，すなわち，トランスファＭＯＳ・ＦＥＴ７ａのゲート電極７ａ3は，例えば低抵抗ポリシリコンからなる導体膜，ＷＳｉ
２
等からなる導体膜およびＳｉＯ
２
等からなる絶縁膜をＣＶＤ法等によって順に堆積した後，その積層膜をフォトリソグラフィ技術によりパターニングすることによって形成する
【００７４】次いで，
トランスファＭＯＳ・ＦＥＴ７ａのゲート電極７ａ3およびシェアドＭＯＳ・ＦＥＴ１０のゲート電極１０ｃをマスクとして，半導体基板１ａに，例えばｎ形不純物のリンまたはヒ素を軽くイオン打ち込みすることにより，半導体基板１ａの上部に低濃度の半導体領域７ａ1L，１０ａを形成する
【００７５】続いて，半導体基板１ａ上に，例えばＳｉＯ２等からなる絶縁膜をＣＶＤ法等によって順に堆積した後，その絶縁膜をエッチバックすることにより，図１２に示すように，トランスファＭＯＳ・ＦＥＴ７ａのゲート電極７ａ1およびシェアドＭＯＳ・ＦＥＴ１０のゲート電極１０ｃの側壁にサイドウォール１９を形成する。
【００７６】その後，
トランスファＭＯＳ・ＦＥＴ７ａのゲート電極７ａ1およびサイドウォール１９をマスクとして，半導体基板１ａに，例えばｎ形不純物のリンまたはヒ素を高濃度にイオン打ち込みすることにより，半導体基板１ａの上部に半導体領域７ａ1H，１０ａ2 を形成する
　
イ　　判断
（ア）　相違点１について
　メモリセルのワード線となるゲート電極を，基板上にゲート絶縁膜と導電膜を形成し，パターニングして形成することは，周知例１にみられるように当該技術分野では常套手段であり，引用発明において，「ワード線」（本願補正発明の「ゲート電極」に相当。）を，「ゲート酸化膜」（本願補正発明の「ゲート絶縁膜」に相当。），並びにポリシリコン層及びタングステンシリサイドのようなシリサイド層（本願補正発明の「第１の導電膜」に相当。）を順次積層して形成し，パターニングすること（相違点１に係る構成とすること）は，当業者における設計事項である。
　
（イ）　相違点２について
　半導体基板中に形成され，ゲート電極とともにＭＯＳ型電界効果トランジスタを構成する活性領域を，上記ゲート電極をマスクとして上記半導体基板中に不純物拡散層領域を形成することにより構成することは，周知例１にみられるように当該技術分野では常套手段であり，引用発明において，「第１活性領域２６」を，「ワード線」（本願補正発明の「ゲート電極」に相当。）をマスクとして，「半導体ウエハ１０」（本願補正発明の「基板」に相当。）中に不純物拡散層領域を形成することにより構成することは，当業者における設計事項である。
　そして，引用発明において，上記「活性領域」を不純物拡散層領域で構成することにより，上記不純物拡散層領域上に「第２のコンタクト開口部３８」（本願補正発明の「第１のコンタクト窓」に相当。）を形成し，上記不純物拡散層領域に電気的に接続された「第２の導電性柱状体４０」（本願補正発明の「コンタクトプラグ」に相当。）を形成する構成となることは，当然である。
　そうすると，引用発明において，相違点２に係る構成とすることは，当業者における設計事項である。
　
（４−２）　相違点３について
ア　　周知例１
　周知例１には，図４及び図１６〜１９とともに次の記載がある。
　
（ア）「【００２３】（実施例１）図１は本発明の一実施例である半導体集積回路装置を構成する半導体チップの平面図，図２は図１の半導体集積回路装置の要部平面図，図３および図４はそれぞれ図２のＩＩＩ−ＩＩＩ線およびＩＶ−ＩＶ線の断面図，（中略）図６〜図２０および図２２〜図２５は図１の半導体集積回路装置の製造工程中における要部断面図，
（中略）
【００２４】本実施例１の半導体集積回路装置は，例えば６４ＭビットＤＲＡＭである。この半導体集積回路装置を構成する半導体チップの平面図を図１に示す。
（中略）
【００４２】次に，図２のＩＩＩ−ＩＩＩ線の断面図およびＩＶ−ＩＶ線の断面図をそれぞれ図３および図４に示す。さらに，メモリセルの回路図を図５に示す。
【００４３】なお，図３および図４には，半導体集積回路装置の各層における構造を示すため，上記した図２には記載されていなかった第２層配線および第３層配線も便宜的に記載することとした。
【００４４】半導体チップ１を構成する半導体基板１ａは，例えばｐ形のＳｉ単結晶からなる。メモリセルアレイ３ｃは，上記したように半導体基板１ａの窪んだ領域，すなわちリセス領域に形成されている。リセス段差Ａは，例えば０．３μｍ程度である。また
，半導体基板１ａの上面には，例えばＳｉＯ
２
からなる素子分離用のフィールド絶縁膜１１が形成されている
（中略）
【００４８】キャパシタ７ｂは，所定量以上の電荷の有無によって”１”，”０”の情報を記憶するための記憶部であり，データ線６よりも上層に形成されている。
キャパシタ７ｂは，下部電極７ｂ1 と，その上に被着された誘電体膜７ｂ2 と，その上に被着された上部電極７ｂ3 とから構成されており，本実施例１においては，例えば円筒形状に形成されたクラウン形のキャパシタが採用されている
【００４９】この下部電極７ｂ1 は，例えば低抵抗ポリシリコンからなる。
誘電体膜７ｂ2は，例えば酸化タンタル（Ｔａ
２
Ｏ
５
)からなり，その厚さは，例えば３nm程度である。上部電極７ｂ3 は，例えばタングステンからなる
（中略）
【００８２】続いて，絶縁膜１２ａ3上に，例えばＢＰＳＧ等からなる絶縁膜をＣＶＤ法により堆積した後，その絶縁膜の上面をエッチバックすることにより，図１６に示すように，上面の平坦な絶縁膜１２ｂを形成する。
【００８３】その後，絶縁膜１２ａ2，１２ａ3に接続孔８ｅ2を穿孔した後，半導体基板１ａ上に，例えば低抵抗ポリシリコンからなる導体膜を堆積し，さらに，その導体膜上にＳｉＯ２からなる絶縁膜を堆積する。
【００８４】次いで，その導体膜および絶縁膜をフォトリソグラフィ技術によってパターニングすることにより下部電極７ｂ1の一部を形成するとともに，その上層に絶縁膜パターン２１を形成する。
【００８５】続いて，半導体基板１ａ上に，例えば低抵抗ポリシリコンからなる導体膜をＣＶＤ法等によって堆積した後，その導体膜をエッチバックすることにより絶縁膜パターン２１の側壁に，図１７に示すように，下部電極７ｂ1 の一部であるサイドウォール７ｂ1sを形成する。
【００８６】その後，絶縁膜パターン２１を除去した後，
図１８に示すように，半導体基板１ａ上に，例えばＳｉ
３
Ｎ
４
からなる誘電体膜７ｂ2をＣＶＤ法等によって堆積する
【００８７】
次いで，その誘電体膜７ｂ2上に，例えば低抵抗ポリシリコンからなる導体膜をＣＶＤ法等によって堆積した後，その誘電体膜７ｂ2および導体膜をパターニングすることにより，下部電極７ｂ1上に誘電体膜７ｂ2を介して上部電極７ｂ3が設けられてなるキャパシタ７ｂを形成する
【００８８】続いて，図１９に示すように，例えばＢＰＳＧ等からなる絶縁膜１２ｃをＣＶＤ法等によって堆積することによりキャパシタ７ｂを被覆する。」
　
（イ）　上記（ア）の記載を参酌すれば，図４から，
「キャパシタ７ｂ」の「上部電極７ｂ3」及び「誘電体膜７ｂ2」のそれぞれの端部が，「フィールド絶縁膜１１」の上に形成されている
　
イ　　周知例２
　原出願の出願前に日本国内で頒布された特開平０８−０８８３２９号公報（以下「周知例２」という。）には，図４〜６とともに次の記載がある。
　
（ア）　「【００１２】図４〜図６は本発明の第２の実施例を説明するための工程断面図である。第２の実施例では，
ｐタイプＳｉ基板１上に素子分離領域２を形成した
その後，Ｔａ
２
Ｏ
５
膜１０を堆積し，酸素雰囲気中で熱処理をした後，Ｗ膜１１を堆積し，フォトレジストをマスクとして反応性イオンエッチングによりＷ膜１１とＴａ
２
Ｏ
５
膜１０をパターニングする（図６（ｃ））
　
（イ）　上記（ア）の記載を参酌すれば，図６（ｃ）から，
パターニングされた「Ｗ膜１１」及び「Ｔａ
２
Ｏ
５
膜１０」それぞれの端部が，「素子分離酸化膜２」の上に形成されている
　
ウ　　判断
　シリンダ型の蓄積電極を有するメモリセルキャパシタを形成する際に，上記蓄積電極及び上記蓄積電極と隣接する絶縁膜の上にキャパシタ絶縁膜を形成し，上記キャパシタ絶縁膜の上に導電膜を形成し，パターニングして対向電極を形成すること，並びに上記対向電極に合わせて上記キャパシタ絶縁膜を除去することは，引用例１第７欄第１０行〜第１２行（上記（２），（２−１），ク参照。），周知例１及び周知例２にみられるように，当該技術分野では周知の技術であり，引用発明において，「キャパシタセル誘電体層」（本願補正発明の「キャパシタ絶縁膜」に相当。）及び「導電性キャパシタセル層」（本願補正発明の「対向電極」に相当。）を形成する際に，「蓄積部６２ａ」（本願補正発明の「蓄積電極」に相当。）及びシリコン窒化物（Ｓｉ３Ｎ４）からなる「層４６」（本願補正発明の「第２の絶縁膜」に相当。）の上に上記「キャパシタセル誘電体層」を形成し，上記「キャパシタセル誘電体層」の上に導電膜を形成し，パターニングして上記「導電性キャパシタセル層」を形成すること，並びに上記「導電性キャパシタセル層」に合わせて上記「キャパシタセル誘電体層」を除去すること（相違点３に係る構成とすること）は，当業者が適宜なし得ることである。
　
（４−３）　相違点４について
ア　　引用例２
　原出願の出願前に日本国内で頒布された特開平０５−２７５６４４号公報（平成２１年９月２日付けの補正の却下の決定における追記事項，及び平成２２年４月５日付けの審尋で引用された文献。以下「引用例２」という。）には，図１〜６とともに次の記載がある。
　
（ア）　従来技術，及び解決しようとする課題
「【０００３】図４は従来のＤＲＡＭを示す。図４において，ゲート電極３１，ビット線４０をキャパシタ形成領域Ａ１にもつ半導体基板３２上にキャパシタ下部電極３４，キャパシタ絶縁膜３５，キャパシタ上部電極（プレート電極）３６からなるキャパシタが配設され，キャパシタ上に
ＢＰＳＧ膜等の層間絶縁膜３７を介してアルミ合金配線（メタル膜）３８が配設されている
キャパシタ形成領域Ａ
１
以外の領域Ｂ
１
はメモリセル以外の回路領域であり，この領域Ｂ
１
ではビット線４０とアルミ合金配線３８を接続するためのコンタクトホール４１と，不純物拡散層３２ａとアルミ合金配線３８を接続するためのコンタクトホール４４が形成されている。符号３９はキャパシタ形成前にＨＦ水溶液に侵されるのを防止するシリコン窒化膜３９である。コンタクトホール４１，４４はそのシリコン窒化膜を貫いて形成されている
【０００４】
【発明が解決しようとする課題】前述の構造のスタック型メモリセルを作製する場合，
キャパシタを形成した後のメタルコンタクト形成工程でメタルスパッタ前のＨＦ処理によって図５に示すようなシリコン窒化膜３９による庇３９ａができる。これは上述したようにこのシリコン窒化膜がＨＦ水溶液に殆ど侵されない為である。この様な庇３９ａが形成されるとスパッタリングによるメタル膜４３の堆積工程でコンタクトホール４４の底周辺部にメタル膜４３ａが堆積されない場合がある（図６参照）
　
（イ）　実施例
「【００１４】以下製造方法について説明する。図１に示すように，ゲート電極３，ビット線５をキャパシタ形成領域Ａ２にもつ半導体基板３２上にビット線５の層間絶縁膜であるＳｉＯ２膜（酸化膜）８及びシリコン窒化膜を順次積層し，その後領域Ａ２では，シリコン窒化膜，ＳｉＯ２膜８を順次開口して不純物拡散層３２ａ上にコンタクト部３３を形成し，コンタクト部３３を含むシリコン窒化膜９上にキャパシタ下部電極６を形成する。この際，シリコン窒化膜９は領域Ｂ２に渡り形成されている。
【００１５】続いて，キャパシタ下部電極６上にキャパシタ絶縁膜１０及びキャパシタ上部電極７を順次形成する（図１参照）。ここまでの工程は従来と同一工程である。次に，
キャパシタ上部電極７に覆われていない部分を含むコンタクトホール１１ａとコンタクトホール１１が形成される領域Ｂ
２
のシリコン窒化膜９を除去する（図２参照）。すなわち，キャパシタ上部電極７を形成した後，熱濃燐酸に浸してキャパシタ上部電極７に覆われていない部分のシリコン窒化膜９を選択的にエッチングする
【００１６】次いで，キャパシタ上部電極７上に層間絶縁膜１３を堆積し，領域Ｂ２にコンタクトホール１１ａとコンタクトホール１１を開口し，メタル配線１２を形成する（図３参照）。このようにしてＤＲＡＭが形成される。このように本実施例では，
ビット線上にキャパシタを形成するＤＲＡＭ素子において，回路領域Ｂ
２
にコンタクトホール１１ａとコンタクトホール１１を開口する前にキャパシタの上部電極をなすプレート電極の下部に存在する絶縁層の内，予めコンタクト部分のシリコン窒化膜９を取り除いた為，コンタクトホール１１ａ，１１内に図５に示すようなシリコン窒化膜による庇３９ａができる恐れがなくなった。また，シリコン窒化膜９の除去はキャパシタ上部電極７に対して自己整合的に行う事ができる
　
イ　　周知例３
　原査定の拒絶の理由に引用され，原出願の出願前に日本国内で頒布された特表平０７−５０８１３７号公報（以下「周知例３」という。）には，図１とともに次の記載がある。
　
（ア）　「図１において，この発明により平坦化された部品の例として半導体回路（ＤＲＡＭメモリ装置）を，活性領域に平行なセル領域の縁部における２つの隣接したメモリセル及び代表的な周辺回路の断面で，しかもこのメモリ装置が配線平面の製造を除いて仕上げられている状態で示す。
半導体基板１には異なるメモリセルを互いに分離する絶縁領域２が配置されている
コンデンサは下側の，特に深皿形に形成されたコンデンサ電極１１と，すべてのメモリセルに共通な対向電極１６と，この電極を下側コンデンサ電極１１から絶縁する誘電体４７とからなる
　
（イ）　図１から，
「対向電極１６」の端部が，「絶縁領域２」の上に形成されている
　
ウ　　判断
　上記（４−２）で検討したとおり，引用発明において，「キャパシタセル誘電体層」（本願補正発明の「キャパシタ絶縁膜」に相当。）及び「導電性キャパシタセル層」（本願補正発明の「対向電極」に相当。）を形成する際に，「蓄積部６２ａ」（本願補正発明の「蓄積電極」に相当。）及びシリコン窒化物（Ｓｉ３Ｎ４）からなる「層４６」（本願補正発明の「第２の絶縁膜」に相当。）の上に上記「キャパシタセル誘電体層」を形成し，上記「キャパシタセル誘電体層」の上に導電膜を形成し，パターニングして上記「導電性キャパシタセル層」を形成することは，当業者が適宜なし得ることである。
　そして，引用例２には，ビット線上にキャパシタを形成するＤＲＡＭ素子において，メモリセル以外の回路領域にわたり形成されている「シリコン窒化膜９」上に「キャパシタ下部電極６」を形成し，続いて，上記「キャパシタ下部電極６」上に「キャパシタ絶縁膜１０」及び「キャパシタ上部電極７」を順次形成した後，上記「キャパシタ上部電極７」に覆われていない部分の上記「シリコン窒化膜９」を選択的にエッチングすること，並びに上記の方法により，上記メモリセル以外の回路領域にコンタクトホールを形成する際に，上記コンタクトホール内に，シリコン窒化膜による庇ができる恐れがなくなることが記載されており，また，引用発明において，「半導体ウエハ１０」（本願補正発明の「基板」に相当。）にメモリセル以外の回路領域を設け，メモリセルとともに周辺回路を形成することは，当然に行われることであるから，引用発明において，導電膜をパターニングして上記「導電性キャパシタセル層」を形成した後に，上記「導電性キャパシタセル層」に覆われていない部分の上記「層４６」を選択的にエッチングすれば，メモリセル以外の回路領域にコンタクトホールを形成する際に，上記コンタクトホール内に，シリコン窒化膜による庇ができる恐れがなくなることは，引用例２に記載された発明を適用することにより，当業者が容易に想到し得たものである。
　さらに，引用発明において，導電膜をパターニングして上記「導電性キャパシタセル層」を形成する際に，上記「導電性キャパシタセル層」の端部が「フィールド酸化膜１９」（本願補正発明の「素子分離領域」に相当。）の上に形成されるようにすることは，周知例１，周知例２（上記（４−２），ア及びイ参照。）及び周知例３にみられるように周知の技術であるから，引用発明に引用例２に記載された発明を適用し，上記「導電性キャパシタセル層」に覆われていない部分の上記「層４６」を選択的にエッチングする際に，上記「層４６」の端部が上記「フィールド酸化膜１９」の上に形成されるようにすることは，当業者が適宜なし得ることである。
　そうすると，引用発明において，相違点４に係る構成とすることは，引用例２に記載された発明，及び周知例１〜３にみられるような周知の技術に基づいて，当業者が容易に想到し得たものである。
　
（４−４）　相違点５について
　上記（４−１）〜（４−３）で検討したとおり，引用発明において，相違点１及び２に係る構成とすることは，当業者における設計事項であり，相違点３に係る構成とすることは，当業者が適宜なし得ることであり，また，相違点４に係る構成とすることは，引用例２に記載された発明，及び周知例１〜３にみられるような慣用手段に基づいて，当業者が容易に想到し得たものであるから，引用発明において，本願補正発明の「（ａ）〜（ｍ）の一連の工程」により，メモリセルを形成すること（相違点５に係る構成とすること）は，引用例２に記載された発明，周知例１にみられるような常套手段，引用例１，周知例１及び周知例２にみられるような周知の技術，並びに周知例１〜３にみられるような周知の技術に基づいて，当業者が容易に想到し得たものである。
　
（４−５）　まとめ
　以上のとおり，本願補正発明は，引用例１に記載された発明（引用発明），引用例２に記載された発明，周知例１にみられるような常套手段，引用例１，周知例１及び周知例２にみられるような周知の技術，並びに周知例１〜３にみられるような周知の技術に基づいて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。
　したがって，本件補正は，特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しないので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
４　むすび
　以上検討したとおり，本件補正は，特許法第１７条の２第４項第２号に掲げる，特許請求の範囲の限定的減縮を目的とするものであるが，特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないから，本件補正は，特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明の容易想到性について
　
１　本願発明について
　平成２１年１２月７日に提出された手続補正書による手続補正は上記のとおり却下されたので，本願の請求項１〜１４に係る発明は，平成２１年３月９日に提出された手続補正書に記載されたとおりのものであり，その請求項９の記載は，再掲すると，次のとおりである。（以下，本願の請求項９に係る発明を「本願発明」という。）
　
「【請求項９】
　基板上にゲート絶縁膜と第１の導電膜を形成し，パターニングしてゲート電極を形成する工程と，
　前記ゲート電極をマスクとして前記基板中に不純物拡散層領域を形成する工程と，
　前記ゲート電極を含む基板上に第１の絶縁膜を形成する工程と，
　前記第１の絶縁膜をエッチングして，前記不純物拡散層領域上に第１のコンタクト窓を形成する工程と，
　前記第１のコンタクト窓を第２の導電膜で埋め込むことにより，前記不純物拡散層領域に電気的に接続されたコンタクトプラグを形成する工程と，
　前記第１の絶縁膜の上方にシリコン窒化膜からなる第２の絶縁膜を形成する工程と，
　前記第２の絶縁膜の上に，前記第２の絶縁膜とは異なるエッチング特性を有する第３の絶縁膜を形成する工程と，
　前記第３および第２の絶縁膜をエッチングして，前記第２の絶縁膜を貫く第２のコンタクト窓を形成する工程と，
　前記第２のコンタクト窓の内側に第３の導電膜を形成して，シリンダ型の蓄積電極を形成する工程と，
　前記第２の絶縁膜をエッチングストッパとして前記第３の絶縁膜を除去する工程と，
　前記蓄積電極および前記第２の絶縁膜の上にキャパシタ絶縁膜を形成し，前記キャパシタ絶縁膜の上に第４の導電膜を形成し，パターニングして対向電極を形成する工程と，
　前記対向電極に合わせて前記キャパシタ絶縁膜を除去する工程と，
を有することを特徴とする半導体装置の製造方法。」
　
２　引用発明
　引用発明は，前記第２，４，（２），（２−２），キで認定したとおりである。
　
３　本願発明の容易想到性について
（１）　対比
　前記第２，１及び２から明らかなように，本願発明は，本願補正発明から，平成２１年１２月７日に提出された手続補正書による手続補正の補正事項２で付加した発明特定事項（本願補正発明と引用発明との相違点４及び５に相当する。）を取り除いたものであるので，本願発明と引用発明とは，下記の点で相違し，その余の点で一致する。
　
＜　相違点　＞
・　相違点１
　本願発明は，「基板上にゲート絶縁膜と第１の導電膜を形成し，パターニングしてゲート電極を形成」するのに対し，引用発明において，「ワード線」（本願発明の「ゲート電極」に相当。）の形成方法について，このような特定はされていない点。
　
・　相違点２
　本願発明は，「前記ゲート電極をマスクとして前記基板中に不純物拡散層領域を形成」するのに対し，引用発明において，「第１活性領域２６」の形成方法について，このような特定はされておらず，また，本願発明は，「前記不純物拡散層領域上に第１のコンタクト窓を形成」し，「前記不純物拡散層領域に電気的に接続されたコンタクトプラグを形成する」のに対し，引用発明は，「第１活性領域２６」上に「第２のコンタクト開口部３８」（本願発明の「第１のコンタクト窓」に相当。）を形成し，上記「第１の活性領域２６」に電気的に接続された「第２の導電性柱状体４０」（本願発明の「コンタクトプラグ」に相当。）を形成するもので，引用発明の「第１の活性領域２６」は，本願発明の「不純物拡散層領域」のように構成が特定されていない点。
　
・　相違点３
　本願発明は，「前記蓄積電極および前記第２の絶縁膜の上にキャパシタ絶縁膜を形成し，前記キャパシタ絶縁膜の上に第４の導電膜を形成し，パターニングして対向電極を形成」するのに対し，引用発明は，「キャパシタセル誘電体層」（本願発明の「キャパシタ絶縁膜」に相当。）及び「導電性キャパシタセル層」（本願発明の「対向電極」に相当。）の形成方法について，このような特定はされておらず，また，本願発明は，「前記対向電極に合わせて前記キャパシタ絶縁膜を除去する工程」を有するのに対し，引用発明は，このような工程を有していない点。
　 
（２）　相違点についての判断
（２−１）　相違点１及び２について
　相違点１の内容は，前記第２，４，（３）で検討した，本願補正発明と引用発明との相違点１から「メモリセル領域において，」なる文言が抜けただけであり，本願補正発明と引用発明との相違点１の内容と実質的に変わらないものである。
　そうすると，前記第２，４，（４），（４−１）で検討したとおり，引用発明において，相違点１及び２に係る構成とすることは，当業者における設計事項である。
　
（２−２）  相違点３について
　前記第２，４（４），（４−２）で検討したとおり，引用発明において，相違点３に係る構成とすることは，当業者が適宜なし得ることである。
　
（２−３）　まとめ
　以上のとおり，本願発明は，引用例１に記載された発明（引用発明），周知例１にみられるような常套手段，並びに引用例１，周知例１及び周知例２にみられるような周知の技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
　
　
第４　結言
　
　以上検討したとおり，本願の請求項９に係る発明は，特許法第２９条第２項の規定により特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。
　
　よって，結論のとおり審決する。