【事件の表示】
　平成　８年特許願第２９２５４９号「データ処理方法とその方法を用いたデータ処理装置及びその方法を用いた記録装置」拒絶査定不服審判事件〔平成１０年　５月２２日出願公開、特開平１０−１３３９９８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は平成８年１１月５日の出願であって、平成１５年６月１０日付けで拒絶査定がなされ、これに対して平成１５年７月１６日に拒絶査定に対する審判が請求されるとともに、同年８月１１日付けで手続補正がなされたものである。
　
２．平成１５年８月１１日付け手続補正について
［補正却下の決定の結論］
　　平成１５年８月１１日付け手続補正（以下「本件補正」という。）を却下する。
［理由］
　補正後の本願発明
　本件補正により、特許請求の範囲の請求項１は次のとおり補正された。
「ＣＰＵとＤＭＡコントローラとがＮビットの物理的なバス幅をもつバスを介し、複数メモリにアクセスする際のデータ処理方法であって、
　前記ＣＰＵが指定するアドレスの所定ビットのレベルに基づいて、前記ＣＰＵが前記複数メモリの内の、前記ＣＰＵがアクセスするメモリを切替え、該切替えられたメモリに対してＮ１ビットの幅でアクセスする第１のモードを実行する第１のアクセス工程と、
　前記ＤＭＡコントローラが前記複数メモリにＮ２ビットの幅で同時にＤＭＡアクセス可能とする第２のモードを実行する第２のアクセス工程と、
　前記バスの占有権が引き渡された前記ＣＰＵ或は前記ＤＭＡコントローラからメモリアクセスが実行されるよう前記第１のモードと前記第２のモードの切り替えをＤＭＡ許可信号に基づいて行う切替工程とを有し、
　Ｎ、Ｎ１、Ｎ２は夫々、正の整数であり、
　Ｎ２はＮ１の整数倍であり、
　ＮはＮ２と等しいか或は大きいことを特徴とするデータ処理方法。」
　
　上記補正は、請求項１に記載した発明を特定するために必要な事項である第１のアクセス工程について「前記ＣＰＵが前記複数メモリの内の一方のメモリにＮ１ビットの幅でアクセスする第１のモードを実行する第１のアクセス工程」とあるのを「前記ＣＰＵが指定するアドレスの所定ビットのレベルに基づいて、前記ＣＰＵが前記複数メモリの内の、前記ＣＰＵがアクセスするメモリを切替え、該切替えられたメモリに対してＮ１ビットの幅でアクセスする第１のモードを実行する第１のアクセス工程と」と限定し、切替工程について「前記バスの占有権が引き渡された前記ＣＰＵ或は前記ＤＭＡコントローラからメモリアクセスが実行されるよう前記第１のモードと前記第２のモードの実行を切り替える切替工程」とあるのを「前記バスの占有権が引き渡された前記ＣＰＵ或は前記ＤＭＡコントローラからメモリアクセスが実行されるよう前記第１のモードと前記第２のモードの切り替えをＤＭＡ許可信号に基づいて行う切替工程」と補正するものであって、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　そこで、本件補正後の前記請求項１に記載された発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第４項の規定に適合するか）について以下に検討する。
　
（１）引用刊行物
　原査定の拒絶の理由に引用された、本願の出願日前に頒布された刊行物「特開昭６３−１１３６５４号公報」（以下「引用刊行物１」という。）には、図面とともに以下の記載がある。
「（産業上の利用分野）
本発明は中央処理装置を有するコンピュータシステムにおけるダイレクト・メモリ・アクセス・コントローラのクロック生成回路に関する。
（従来の技術）
　第４図はコンピュータ・システムの一構成例を示すブロック図である。同図において、例えば周辺装置１４からダイレクト・メモリ・アクセス・コントローラ（以下、ＤＭＡＣと略す）１２へデータの転送要求（ＤＭＡ要求）が出力された場合、ＤＭＡＣ１２はバス１１０の使用権を獲得するために、中央処理装置（以下、ＣＰＵ　と略す）１１に対し、ＨＯＬＤ　ＲＥＱ（１１１を出力する。これに対しＣＰＵ１１はバス１１０を開放するとともに、ＨＯＬＤ　ＡＣＫ信号１１２を出力して、ＤＭＡＣＩ２にバス使用権を譲歩することを知らせる。そして、ＣＰＵ１１はアイドル状態になる。これにより、ＤＭＡＣ１２は周辺装置１４とメモリ１３との間のデータ転送を行わせる。」（第１頁右下欄第１行〜下から第３行）
　
　第４図には、ＣＰＵ、ＤＭＡＣ、メモリ及び周辺装置がバスに接続されていることが記載されている。
　
　これらの記載から、引用刊行物１には以下の発明（以下、「引用発明」という。）が記載されているものと認められる。
「コンピュータシステムにおいて、ＤＭＡＣがバスを介し、メモリにアクセスする際の方法であって、
　バスを介してＣＰＵ、ＤＭＡＣ、メモリ、周辺装置が接続され、
　ＤＭＡＣが周辺装置とメモリとの間のデータ転送を行わせる状態を有し、
　ＤＭＡＣは、バスの使用権を獲得するためにＨＯＬＤ　ＲＥＱ信号をＣＰＵに対して出力し、これに対しＣＰＵはバスを解放すると共に、ＨＯＬＤ　ＡＣＫ信号を出力してＤＭＡＣにバス使用権を譲歩することを知らせ、ＤＭＡＣに周辺装置とメモリとの間のデータ転送を行わせる、
　ＤＭＡＣがバスを介し、メモリにアクセス可能とする方法。」
　
　同じく、原査定の拒絶の理由に引用された、本願の出願日前に頒布された刊行物「特開昭５７−１３９８３６号公報」（以下「引用刊行物２」という。）には、図面とともに以下の記載がある。
「２．特許請求の範囲
　バス構造をなす情報処理装置において、バスを所定ビット幅をもって選択的に複数組のバスに分割する手段と、この分割された複数組のバスにより複数組の処理ブロック間をそれぞれ別個に連結する制御回路とを有し、バスを選択的に分割使用して複数組の処理ブロック間におけるデータ転送を同時並行して実行せしめることを特徴としたバス制御方式。」（第１頁左下欄第４〜１２行）
　
「一般にバス構造をなす情報処理装置においては、同一のバスに複数種の処理ブロックが接続され、各処理ブロックがそれぞれ選択的にバスを使用して任意処理ブロックとの間でデータの送受を行っている。ここで、上記バスのビット幅がｎビットであるとすると、或る時点では２つの処理ブロックが上記バスを介して連結され、この連結された処理ブロック間において、ｎビット単位のデータ幅をもって何れかの方向にデータが伝達される。しかしこれら処理ブロック間において伝達されるデータの幅は常にｎビットであるとは限らず、或る特定の処理ブロック間におけるデータ転送時においては、データ幅がｎビットよりも少ないｍビット単位の場合もある。」（第１頁左下欄下から第５行〜右下欄第１０行）
　
「例えば、３２ビット（４バイト）幅のバスに、６個の処理ブロックＡＢＣＤＥＦが接続され、処理ブロックＡ−Ｂ間は３２ビット幅、処理ブロックＣ−Ｄ間およびＥ−Ｆ間は共に１６ビット幅でそれぞれデータ転送を行なうものとすると、・・・バスが有効に使用されないことになる。」（第１頁右下欄下から第３行〜第２頁左上欄第８行）
　
「以下図面を参照して本発明の一実施例を説明する。図中、１０１はバスであり、ここでは３２ビット（４バイト）幅で構成され、分割使用時は１６ビット（２バイト）幅をもってアッパ側（Ｕ）とロア側（Ｌ）とに分けられる（２分割される）ものとする。１０２Ａ，１０２Ｂ，１０２Ｃはそれぞれ上記バス１０１に接続される処理ブロックであり、ここでは１０２Ａが主処理ブロック、又、１０２Ｂ，１０２Ｃがそれぞれ従処理ブロックであるものとする。又、処理ブロック１０２Ａ，１０２Ｂは共にバス１０１のアッパ側（Ｕ），ロア側（Ｌ）の何れか一方、又はその双方に選択的に結合可能で、１６ビット幅又は３２ビット幅の何れか一方のビット単位をもって選択的にデータ転送を行なうことが可能であり、１０２Ｃはバス１０１のロア側（Ｌ）のみに選択的に結合されるもので、１６ビット幅のみのデータ転送が可能であるものとする。」（第２頁左上欄下から第６行〜右上欄第１２行）
　
「なお上記した実施例においてはバス１０１を２分割（Ｕ／Ｌ）し、かつ１０１に３つの処理ブロック１０２Ａ，１０２Ｂ，１０２Ｃが接続された場合を示したが、バスの分割数、処理ブロックの接続数等はシステム構成に応じて任意に設定することができる。」（第３頁右下欄第２〜７行）
　
　同じく、原査定の拒絶の理由に引用された、本願の出願日前に頒布された刊行物「実願昭６３−８２６６６号（実開平２−６３５３号）のマイクロフィルム」（以下「引用刊行物３」という。）には、図面とともに以下の記載がある。
「２．実用新案登録請求の範囲
  マイクロプロセッサにバスを介して周辺モジュールが接続されているマイクロコンピュータシステムにおいて、前記バスは前記周辺モジュールに整合するように分割され使用されるようになつていることを特徴とするマイクロコンピュータシステム。」（第１頁第４〜１０行）
　
「［産業上の利用分野］
　本考案は、１６ビットマイクロプロセッサ，３２ビットマイクロプロセッサなどを利用したマイクロコンピュータシステムに関し、より詳細には、バスを分割して使用するようにしたマイクロコンピュータシステムに関する。」（第１頁第１２行〜末行）
　
「［実施例］
　以下、本考案の実施例を図面に基づいて説明する。
　第１図は本考案に係るマイクロコンピュータシステムの一実施例の概略システム構成図である。このマイクロコンピュータシステムには、３２ビットマイクロプロセッサ１が用いられ、３２ビットマイクロプロセッサ１には３２ビットのアドレスバスＡ００〜Ａ３１，３２ビットのデータバスＤ００〜Ｄ３１が接続されている。
　３２ビットのアドレスバスＡ００〜Ａ３１，３２ビットのデータバスＤ００〜Ｄ３１は、それぞれ上位１６ビット、下位１６ビットに分割されて使用されるようになっており、１６ビットの周辺モジュールＡ，Ｃは下位１６ビットのアドレスバスＡ００〜Ａ１５，データバスＤ００〜Ｄ１５に接続され、１６ビットの周辺モジュールＢ，Ｄは上位１６ビットのアドレスバスＡ１６〜Ａ３１，データバスＤ１６〜Ｄ３１に接続されている。
　また１６ビットの周辺モジュールＥおよび３２ビットの周辺モジュールＦは上位１６ビット，下位１６ビット両方のアドレスバスＡ００〜Ａ３１，データバスＤ００〜Ｄ３１に接続されている。なお周辺モジュールＥは１６ビットのものであるが、６４Ｋバイト以上のアクセスを必要とするモジュールであるため、全てのアドレスバス、データバスに接続されている。」（第５頁第１行〜第６頁第７行）
　
「例えば１６ビットの周辺モジュールＡ，Ｂ，Ｃ，Ｄがそれぞれディスクユニット，スキャナインタフェース，メモリ，ディスプレイインタフェースであるとすると、周辺モジュールＡ，Ｃを下位１６ビットのバスのバスマスタとして動作させディスクユニットからメモリへのデータ転送等を行なわせながら周辺モジュールＢ，Ｄを上位１６ビットのバスのバスマスタとして動作させて、スキャナからディスプレイへ画像転送、表示等を行なわせるマルチ処理が可能となる。」（第１３頁下から第７行〜第１４頁第３行）
　
「また、上述の実施例では３２ビットマイクロプロセッサに１６ビットの周辺モジュールを接続する場合について説明したが、８ビットの周辺モジュールを接続する場合には３２ビットのバスをさらに多数に分割することができる。また、１６ビットマイクロプロセッサに例えば８ビットの周辺モジュールを接続する場合にも本考案を適用できて、この場合にも１６ビットのバスを２つに分割して使用すれば良い。」（第１５頁下から第４行〜第１６頁第５行）
　
（２）対比
　本願補正発明と引用発明を対比すると、
　引用発明の「ＤＭＡＣ」は、本願補正発明の「ＤＭＡコントローラ」に相当する。
　そして、引用発明にはコンピュータシステムにおいて、ＤＭＡコントローラがＣＰＵからバスの使用権を得て、周辺装置とメモリとの間のデータ転送を行わせることが記載されており、ＣＰＵがメモリにアクセスすることは明記されていないが、ＣＰＵがバスの使用権を有しているとき（ＤＭＡコントローラがバスの使用権をＣＰＵから得ていないとき）にＣＰＵがメモリにアクセスする状態を有することは当然のことであるから、引用発明も本願補正発明の「ＣＰＵがメモリに対してアクセスする第１のモードを実行する第１のアクセス工程」に相当する工程を有していることは明らかである。
　また、引用発明の「ＤＭＡコントローラが周辺装置とメモリとの間のデータ転送を行わせる状態」は、ＤＭＡコントローラがメモリにＤＭＡアクセス可能としていることは明らかであるから、引用発明の「ＤＭＡコントローラが周辺装置とメモリとの間のデータ転送を行わせる状態」が本願補正発明の「ＤＭＡコントローラがメモリにＤＭＡアクセス可能とする第２のモードを実行する第２のアクセス工程」に相当していることは明らかである。
　また、引用発明のＣＰＵはバスを解放すると共に、ＨＯＬＤ　ＡＣＫ信号を出力してＤＭＡコントローラにバス使用権を譲歩することを知らせ、ＤＭＡコントローラに周辺装置とメモリとの間のデータ転送を行わせるから、引用発明の「ＨＯＬＤ　ＡＣＫ信号」は、本願補正発明の「ＤＭＡ許可信号」に相当し、引用発明において、第１のアクセス工程においてＤＭＡコントローラはＤＭＡ許可信号を受けて第２のアクセス工程を実行するから、引用発明も本願補正発明の、第１のモードと前記第２のモードの切り替えをＤＭＡ許可信号に基づいて行う「切替工程」を有していることは明らかである。
　
　したがって、両者は
「ＣＰＵとＤＭＡコントローラとがバスを介し、メモリにアクセスする方法であって、
　前記ＣＰＵが前記メモリに対してアクセスする第１のモードを実行する第１のアクセス工程と、
　前記ＤＭＡコントローラが前記メモリにＤＭＡアクセス可能とする第２のモードを実行する第２のアクセス工程と、
　前記バスの占有権が引き渡された前記ＤＭＡコントローラからメモリアクセスが実行されるよう前記第１のモードと前記第２のモードの切り替えをＤＭＡ許可信号に基づいて行う切替工程とを有する、方法。」の点で一致し、以下の点で相違している。
　
相違点１
　本願補正発明は、バスの占有権が引き渡された前記ＣＰＵ或は前記ＤＭＡコントローラからメモリアクセスが実行されるよう前記第１のモードと前記第２のモードの切り替えをＤＭＡ許可信号に基づいて行う切替工程とを有しているのに対して、引用発明は、ＤＭＡ許可信号に基づいてＤＭＡコントローラからメモリアクセスが実行されるよう第１のモードと第２のモードを切り替える切替工程は記載されているが、当該切替工程がバスの占有権が引き渡されたＣＰＵからメモリアクセスが実行されるようにモードを切替えることについては記載がない点。
　
相違点２
　本願補正発明は、ＣＰＵとＤＭＡコントローラとがＮビットの物理的なバス幅をもつバスを介し、複数メモリにアクセスする際のデータ処理方法であって、ＣＰＵがＮ１ビットの幅でメモリにアクセスする第１のモードを実行する第１のアクセス工程と、ＤＭＡコントローラが前記複数メモリにＮ２ビットの幅で同時にＤＭＡアクセス可能とする第２のモードを実行する第２のアクセス工程と、を有しており、Ｎ、Ｎ１、Ｎ２は夫々、正の整数であり、Ｎ２はＮ１の整数倍であり、ＮはＮ２と等しいか或は大きいのに対して、引用発明には、ＣＰＵとＤＭＡコントローラとがバスを介し、メモリにアクセスする方法が記載されているが、バス幅については記載が無く、複数メモリにアクセスする際のデータ処理方法についても記載が無い点。
　
相違点３
　本願補正発明は、ＣＰＵが指定するアドレスの所定ビットのレベルに基づいて、前記ＣＰＵが複数メモリの内の、前記ＣＰＵがアクセスするメモリを切替えているのに対して、引用発明はこのことが記載されていない点。
　
（３）当審の判断
　以下、上記相違点について検討する。
　
相違点１について
　ＤＭＡコントローラによりＤＭＡ転送を行う場合に、バスの占有権が引き渡されたＤＭＡコントローラからメモリアクセスが実行されるようモード切り替えを行う切替工程と同様に、バスの占有権が引き渡されたＣＰＵからメモリアクセスが実行されるようモード切り替えを行う工程を有することは当然ことでああるから、引用発明において相違点の構成を採用することに格別の困難性はない。
　
相違点２について
　引用刊行物２、引用刊行物３、特開平４−３２６１４９号公報（以下、「周知刊行物１」という。第２頁【特許請求の範囲】、段落【００１０】、図１）、特開昭５９−９０１３１号公報（以下、「周知刊行物２」という。第１頁左下欄の特許請求の範囲、第３頁左上欄、第１図）に記載されているように、バスに接続されるＣＰＵ、メモリ、周辺機器、ＤＭＡコントローラ等のそれぞれが必要とするバス幅に応じて、バスを適宜の数（整数）に分割して使用することは周知である。
　更に、上記周知刊行物１、周知刊行物２（第１頁左下欄の特許請求の範囲及び第２頁右上欄下から第５行〜左下欄下から第２行には、１６ビット構成のメインメモリ、データバスを有するマイクロプロセッサシステムにおいてメインメモリの内の上位８ビット及び下位８ビットをそれぞれバスの上位ビットあるいは下位ビットに接続し、８ビットＩ／Ｏとの間でＤＭＡ転送を行うことが記載されている。）に記載されているように、バスに接続された複数個のメモリの内の１個、あるいは複数個のメモリに、ＤＭＡコントローラあるいはＣＰＵがバスの全幅、あるいは、整数に分割されたバス幅でアクセスすることも周知である。また、バス幅は一般に８ビット、１６ビット、３２ビット等の整数（Ｎビット）である。
　そうすると、引用発明のバス幅をＮ（整数）ビットとした場合に、ＣＰＵがメモリにアクセスする第１のモードを実行する第１のアクセス工程について、ＣＰＵがメモリにアクセスするバス幅をＮ１（整数）ビットとし、ＤＭＡコントローラが複数メモリに同時にＤＭＡアクセス可能とする第２のモードを実行する第２のアクセス工程について、ＤＭＡコントローラが複数メモリに同時にアクセス可能とするバス幅をＮ２（整数）ビットとし、Ｎ２をＮ１の整数倍とし、ＮはＮ２と等しいか或は大きくして本願発明のように構成することは当業者が周知技術に基づいて容易になし得ることである。
　
相違点３について
　複数メモリにアクセスする場合にアドレスの所定ビットのレベルに基づいてアクセスするメモリを切替えることは、原査定において周知文献として引用された特開平３−６５７４５号公報（第３頁右下欄第９〜１１行には、上位アドレス入力（４１）に対応して半導体記憶素子（２）（３）または（４）（５）のどちらかが選択されることが記載され、第４頁左上欄下から第７〜下から第５行には、上位アドレス入力（４０）（４１）に対応して、半導体記憶素子（２）（３）（４）（５）のどれかが選択されることが記載されている。）、上記周知刊行物２（第２頁左下欄には、アドレスバスのアドレス線Ａ０の値に応じて、メモリＭの下位８ビット、あるいは上位８ビットにアクセスすることが記載されている。）に記載されているように周知であるから、引用発明においてメモリを複数メモリとした場合（相違点２の構成）に、ＣＰＵが指定するアドレスの所定ビットのレベルに基づいて、前記ＣＰＵが前記複数メモリの内の、前記ＣＰＵがアクセスするメモリを切替える構成とすることは当業者が周知技術に基づいて適宜になし得ることである。
　
　そして、本願補正発明のように構成したことによる効果も引用刊行物１、引用刊行物２及び周知技術から予測できる程度のものである。
　
　したがって、本願補正発明（請求項１に係る発明）は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
（４）むすび
　以上のとおりであるから、その余の請求項について論及するまでもなく、本件補正は特許法第１７条の２第５項で準用する同法第１２６条第４項の規定に違反するものであり、特許法第１５９条第１項で準用する特許法第５３条第１項の規定により却下すべきものである。
　
３．本願発明について
　平成１５年８月１１日付け手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１５年２月１８日付け手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
「ＣＰＵとＤＭＡコントローラとがＮビットの物理的なバス幅をもつバスを介し、複数メモリにアクセスする際のデータ処理方法であって、
　前記ＣＰＵが前記複数メモリの内の一方のメモリにＮ１ビットの幅でアクセスする第１のモードを実行する第１のアクセス工程と、
　前記ＤＭＡコントローラが前記複数メモリにＮ２ビットの幅で同時にＤＭＡアクセス可能とする第２のモードを実行する第２のアクセス工程と、
　前記バスの占有権が引き渡された前記ＣＰＵ或は前記ＤＭＡコントローラからメモリアクセスが実行されるよう前記第１のモードと前記第２のモードの実行を切り替える切替工程とを有し、
　Ｎ、Ｎ１、Ｎ２は夫々、正の整数であり、
　Ｎ２はＮ１の整数倍であり、
　ＮはＮ２と等しいか或は大きいことを特徴とするデータ処理方法。」
　
（１）引用刊行物
　原査定の拒絶の理由に引用された引用刊行物及びその記載事項は、前記「２．（１）」に記載したとおりである。
　
（２）対比・判断
　本願発明は、前記２．で検討した本願補正発明の、第１のアクセス工程について「前記ＣＰＵが前記複数メモリの内の一方のメモリにＮ１ビットの幅でアクセスする第１のモードを実行する第１のアクセス工程」とあるのを「前記ＣＰＵが指定するアドレスの所定ビットのレベルに基づいて、前記ＣＰＵが前記複数メモリの内の、前記ＣＰＵがアクセスするメモリを切替え、該切替えられたメモリに対してＮ１ビットの幅でアクセスする第１のモードを実行する第１のアクセス工程と」と限定し、切替工程について「前記バスの占有権が引き渡された前記ＣＰＵ或は前記ＤＭＡコントローラからメモリアクセスが実行されるよう前記第１のモードと前記第２のモードの実行を切り替える切替工程」とあるのを「前記バスの占有権が引き渡された前記ＣＰＵ或は前記ＤＭＡコントローラからメモリアクセスが実行されるよう前記第１のモードと前記第２のモードの切り替えをＤＭＡ許可信号に基づいて行う切替工程」と限定する事項を削除したものである。
　そうすると、本願発明の構成要件を全て含みさらに限定を付したものに相当する本願補正発明が、前記「２．（３）」に記載したとおり、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
　
（３）むすび
　以上のとおり、本願発明（請求項１に係る発明）は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願はその余の請求項について論及するまでもなく、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。