【事件の表示】
　特願２００３−４３５８２５「不揮発性半導体記憶装置」拒絶査定不服審判事件〔平成１７年　７月２１日出願公開、特開２００５−１９７３０８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　
　本願は，平成１５年１２月２６日の出願であって，平成１９年１月１８日付けで拒絶査定がされ，これに対して同年２月２２日に拒絶査定に対する審判請求がされるとともに，同年３月２６日付けで手続補正がされ，その後当審において，平成２１年８月７日付けで審尋がされ，同年１０月６日に回答書が提出されたものである。
　
　
第２　平成１９年３月２６日付けの手続補正（以下「本件補正」という。）の却下について
　
［補正却下の決定の結論］
　
　本件補正を却下する。
　
［理由］
　
１　本件補正の内容
　本件補正は，特許請求の範囲と発明の詳細な説明を補正するものであり，特許請求の範囲については，以下のとおりである。
　
＜補正事項１＞
　補正前の請求項１を次のように補正して，補正後の請求項１とする。
・　補正前の請求項１の「第１のソース領域及びドレイン領域と，」を，
「それぞれ高不純物密度の拡散層と前記高不純物密度の拡散層の両端に配置された低不純物密度の拡散層からなる第１のソース領域及びドレイン領域と，」　に補正する。
・　補正前の請求項１の「前記第１の制御ゲート電極，前記第２のソース領域及びドレイン領域，及び前記第２のゲート領域はシリサイド化され，かつ前記第１のゲート領域もしくは前記第１のソース領域及びドレイン領域の一部分の何れかがシリサイド化される」を，
「前記第１の制御ゲート電極，前記第２のソース領域及びドレイン領域，及び前記第２のゲート領域はシリサイド化され，かつ
前記第１のゲート領域は，シリサイド化され，
もしくは前記第１のソース領域及びドレイン領域の前記高不純物密度の拡散層はシリサイド化される」　に補正する。
　
＜補正事項２＞
　補正前の請求項１に係る発明を分割して，新たに，補正後の請求項２とする。
「【請求項２】
　第１の制御ゲート電極と，前記第１の制御ゲート電極と隣接する浮遊ゲート電極とを備えるメモリセルトランジスタからなるセルアレイ領域と，
それぞれ高不純物密度の拡散層と前記高不純物密度の拡散層の両端に配置された低不純物密度の拡散層からなる第１のソース領域及びドレイン領域と，前記第１のソース領域及びドレイン領域間に配置される第１のゲート領域とを備える高電圧トランジスタを含む高電圧回路領域と，
　第２のソース領域及びドレイン領域と，前記第２のソース領域及びドレイン領域間に配置される第２のゲート領域と
　を備える低電圧トランジスタを含む低電圧回路領域
　とを半導体チップ上に備え，
　前記第１の制御ゲート電極，前記第２のソース領域及びドレイン領域，及び前記第２のゲート領域はシリサイド化され，かつ
　前記第１のゲート領域は，シリサイド化され，
　かつ前記第１のソース領域及びドレイン領域の前記高不純物密度の拡散層はシリサイド化されることを特徴とする不揮発性半導体記憶装置。」
　
＜補正事項３＞
　補正前の請求項２を次のように補正して，補正後の請求項３とする。
・　補正前の請求項２の「第１のソース領域及びドレイン領域と，」を，
「それぞれ高不純物密度の拡散層と前記高不純物密度の拡散層の両端に配置された低不純物密度の拡散層からなる第１のソース領域及びドレイン領域と，」　に補正する。
・　補正前の請求項２の「前記第１の制御ゲート電極，前記第２のソース領域及びドレイン領域，及び前記第２のゲート領域はシリサイド化され，かつ前記第１のゲート領域もしくは前記第１のソース領域及びドレイン領域の一部分の何れかがシリサイド化される」を，
「前記第１の制御ゲート電極，前記第２のソース領域及びドレイン領域，及び前記第２のゲート領域はシリサイド化され，かつ
　前記第１のゲート領域は，シリサイド化され，
　かつ前記第１のソース領域及びドレイン領域の前記高不純物密度の拡散層はシリサイド化される」　に補正する。
　
＜補正事項４＞
　補正前の請求項２に係る発明を分割して，新たに，補正後の請求項４とする。
「【請求項４】
　浮遊ゲート電極と，前記浮遊ゲート電極上に配置される絶縁層と，前記絶縁層を介して前記浮遊ゲート電極上に積層される第１の制御ゲート電極とを備えるメモリセルトランジスタからなるセルアレイ領域と，
　それぞれ高不純物密度の拡散層と前記高不純物密度の拡散層の両端に配置された低不純物密度の拡散層からなる第１のソース領域及びドレイン領域と，前記第１のソース領域及びドレイン領域間に配置される第１のゲート領域とを備える高電圧トランジスタを含む高電圧回路領域と，
第２のソース領域及びドレイン領域と，前記第２のソース領域及びドレイン領域間に配置される第２のゲート領域とを備える低電圧トランジスタを含む低電圧回路領域
　とを半導体チップ上に備え，前記第１のゲート領域及び前記第２のゲート領域はいずれも単一層からなり，
　前記第１の制御ゲート電極，前記第２のソース領域及びドレイン領域，及び前記第２のゲート領域はシリサイド化され，かつ
　前記第１のゲート領域はシリサイド化され，
　かつ前記第１のソース領域及びドレイン領域の前記高不純物密度の拡散層はシリサイド化されることを特徴とする不揮発性半導体記憶装置。」
　
＜補正事項５＞
　補正前の請求項３を次のように補正して，補正後の請求項５とする。
・　補正前の請求項３の「第２のソース領域及びドレイン領域と，」を，
「それぞれ高不純物密度の拡散層と前記高不純物密度の拡散層の両端に配置された低不純物密度の拡散層からなる第１のソース領域及びドレイン領域と，」　に補正する。
・　補正前の請求項３の「前記第１の制御ゲート電極，前記第２のソース領域及びドレイン領域，及び前記第３の制御ゲート電極はシリサイド化され，かつ前記第２の制御ゲート電極もしくは前記第１のソース領域及びドレイン領域の一部分の何れかがシリサイド化される」を，
「前記第１の制御ゲート電極，前記第２のソース領域及びドレイン領域，及び前記第３の制御ゲート電極はシリサイド化され，かつ
　前記第２の制御ゲート電極はシリサイド化され，
　もしくは前記第１のソース領域及びドレイン領域の前記高不純物密度の拡散層はシリサイド化される」　に補正する。
　
＜補正事項６＞
　補正前の請求項３に係る発明を分割して，新たに，補正後の請求項６とする。
「【請求項６】
　浮遊ゲート電極と，前記浮遊ゲート電極上に配置される絶縁層と，前記絶縁層を介して前記浮遊ゲート電極上に積層される第１の制御ゲート電極とを備えるメモリセルトランジスタからなるセルアレイ領域と，
それぞれ高不純物密度の拡散層と前記高不純物密度の拡散層の両端に配置された低不純物密度の拡散層からなる第１のソース領域及びドレイン領域と，前記第１のソース領域及びドレイン領域間に配置される第１のゲート領域と，前記第１のゲート領域上に配置される第２の制御ゲート電極とを備える高電圧トランジスタを含む高電圧回路領域と，
　第２のソース領域及びドレイン領域と，前記第２のソース領域及びドレイン領域間に配置される第２のゲート領域と，前記第２のゲート領域上に配置される第３の制御ゲート電極を備える低電圧トランジスタを含む低電圧回路領域
　とを半導体チップ上に備え，
　前記第１の制御ゲート電極，前記第２のソース領域及びドレイン領域，及び前記第３の制御ゲート電極はシリサイド化され，かつ
　前記第２の制御ゲート電極はシリサイド化され，
　かつ前記第１のソース領域及びドレイン領域の前記高不純物密度の拡散層はシリサイド化されることを特徴とする不揮発性半導体記憶装置。」
　
＜補正事項７＞
　補正前の請求項４を次のように補正し，補正後の請求項７とする。
「【請求項７】
　前記請求項１乃至請求項７のずれかに記載の不揮発性半導体記憶装置において，
　前記第１のソース領域及びドレイン領域の前記高不純物密度の拡散層は，前記第１のソース領域及びドレイン領域のコンタクトと接続する領域であることを特徴とする不揮発性半導体記憶装置。」
　
＜補正事項８＞
　補正前の請求項５を削除する。
　
２　補正目的の適否
＜補正事項２，補正事項４及び補正事項６について＞
　特許法第１７条の２第４項２号の規定は，請求項の発明特定事項を限定して，これを減縮補正することによって，当該請求項がそのままその補正後の請求項として維持されるという態様による補正を定めたものであって，一つの請求項に係る発明を複数の請求項に分割して新たな請求項を追加するというような態様による補正を予定しているものではない。（知財高裁平成１７年４月２５日判決　平成１７年（行ケ）第１０１９２号　参照。）
　先に述べたように，本件補正に係る補正事項２，補正事項４及び補正事項６は，それぞれ補正前の請求項１〜３に係る発明を複数の請求項に分割して新たな請求項２，請求項４及び請求項６とするものである。
　そうすると，本件補正は，特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）２号に掲げる，特許請求の範囲の限定的減縮を目的とするものに該当しない。
　また，補正事項２，補正事項４及び補正事項６は，特許法第１７条の２第４項３号又は４号に掲げる，誤記の訂正又は明りょうでない記載の釈明のいずれにも該当しないことは明らかである。
　したがって，その余の補正事項について検討するまでもなく，本件補正は，特許法第１７条の２第４項に規定する要件を満たさない。
　
３　むすび
　以上のとおり，本件補正は，特許法第１７条の２第４項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明の新規性について
　
１　本願発明について
　平成１９年３月２６日付けの手続補正書による手続補正は上記の通り却下されたので，本願の請求項１〜５に係る発明は，平成１８年３月２４日付けの手続補正書に記載されたとおりのものであり，その請求項２の記載は，次のとおりである。（以下，本願請求項２に係る発明を「本願発明」という。）
「【請求項２】
　浮遊ゲート電極と，前記浮遊ゲート電極上に配置される絶縁層と，前記絶縁層を介して前記浮遊ゲート電極上に積層される第１の制御ゲート電極とを備えるメモリセルトランジスタからなるセルアレイ領域と，
　第１のソース領域及びドレイン領域と，前記第１のソース領域及びドレイン領域間に配置される第１のゲート領域とを備える高電圧トランジスタを含む高電圧回路領域と，
　第２のソース領域及びドレイン領域と，前記第２のソース領域及びドレイン領域間に配置される第２のゲート領域とを備える低電圧トランジスタを含む低電圧回路領域
　とを半導体チップ上に備え，前記第１のゲート領域及び前記第２のゲート領域はいずれも単一層からなり，
　前記第１の制御ゲート電極，前記第２のソース領域及びドレイン領域，及び前記第２のゲート領域はシリサイド化され，かつ前記第１のゲート領域もしくは前記第１のソース領域及びドレイン領域の一部分の何れかがシリサイド化されることを特徴とする不揮発性半導体記憶装置。」
　
２　引用例の記載と引用発明
　原査定の拒絶の理由に引用され，本願の出願前に日本国内で頒布された特開２０００−２６９４４８号公報（以下「引用例」という。）には，図１３とともに次の記載がある。（下線は当審で付加したもの。）
　
ア　　第２の実施の形態
「【００６５】（第２の実施の形態）
本発明の第２の実施の形態は，２層ゲート電極構造の不揮発性記憶素子で構築される不揮発性記憶回路と，相補型MISFETで構築される論理回路とを同一半導体基板に搭載した半導体装置を説明するものである。
【００６６】図６に示すように，第２の実施の形態に係る半導体装置の不揮発性記憶回路を構築する不揮発性記憶素子Ｑｍは，p型ウエル領域３１で形成されるチャネル形成領域，チャネル形成領域上のトンネル絶縁膜６１，トンネル絶縁膜６１上の電荷蓄積ゲート電極７１，電荷蓄積ゲート電極７１上の中間ゲート絶縁膜６６，中間ゲート絶縁膜６６上の制御ゲート電極７５，ソース領域又はドレイン領域として使用される一対のn型半導体領域８１を備えて構成される。
すなわち，不揮発性記憶素子Ｑｍはトンネル絶縁膜６１上に形成された電荷蓄積ゲート電極７１と電荷蓄積ゲート電極７１上に中間ゲート絶縁膜６６を介在させて形成された制御ゲート電極７５とを有する２層ゲート電極構造のnチャネルMISFETで構成される。
（中略）
【００６９】周辺領域１のnチャネルMISFETＱｎ，周辺領域２のpチャネルMISFETＱｐはそれぞれ第１の実施の形態に係る半導体装置の周辺領域１のnチャネルMISFETＱｎ，周辺領域２のpチャネルMISFETＱｐのそれぞれと実質的に同一構造で構成される。
すなわち，周辺回路１のnチャネルMISFETＱｎは，p型ウエル領域３２で形成されるチャネル形成領域，ゲート絶縁膜６４，ゲート電極７４，ソース領域及びドレイン領域として使用される一対のn型半導体領域８４を備えて構成される。
（中略）
【００７０】
周辺領域２のpチャネルMISFETＱｐは，n型ウエル領域３３で形成されるチャネル形成領域，ゲート絶縁膜６３，ゲート電極７３，ソース領域及びドレイン領域として使用される一対のp型半導体領域８３を備えて構成される。
　
イ　　第３の実施の形態
「【００８１】（第３の実施の形態）本発明の第３の実施の形態は，第１の実施の形態に係る半導体装置と同様に１層ゲート電極構造の不揮発性記憶素子で構築される不揮発性記憶回路と相補型MISFETで構築される論理回路とを同一半導体基板に搭載し，さらに高耐圧MISFETを搭載した半導体装置を説明するものである。図９は本発明の第３の実施の形態に係る半導体装置の断面図である。
【００８２】図９に示すように，
半導体装置は，前述の第１の実施の形態に係る半導体装置にさらに周辺領域３を備え，この周辺領域３に高耐圧のnチャネルMISFETＱｈが配設される。
【００８３】
すなわち，高耐圧のnチャネルMISFETＱｈは，素子間分離絶縁膜４で周囲を囲まれた領域内において，p型ウエル領域３４で形成されたチャネル形成領域，チャネル形成領域上のゲート絶縁膜６７，ゲート絶縁膜６７上のゲート電極７７，ソース領域及びドレイン領域として使用される一対のn型半導体領域８７を備えて構成される。このnチャネルMISFETＱｈは，不揮発性記憶素子Ｑｍの情報書込み動作又は情報消去動作に際して高電圧の書込み電圧又は消去電圧を供給するためのドライバトランジスタとして使用される。
　
ウ　　第４の実施の形態
「【００９９】（第４の実施の形態）
本発明の第４の実施の形態は，第２の実施の形態に係る半導体装置の２層ゲート電極構造の不揮発性記憶素子で構築される不揮発性記憶回路と相補型MISFETで構築される論理回路とを同一半導体基板に搭載し，さらに第３の実施の形態に係る半導体装置の高耐圧MISFETを搭載した半導体装置を説明するものである。
【０１００】図１２に示すように，
半導体装置において，メモリセルアレイ領域にはトンネル絶縁膜６１上の電荷蓄積ゲート電極７１とこの電荷蓄積ゲート電極７１上に中間ゲート電極６６を介在させて形成された制御ゲート電極７５とを有する２層ゲート電極構造の不揮発性記憶素子Ｑｍが配設され，周辺領域３には高耐圧のnチャネルMISFETＱｈが配設される。
　
エ　　第５の実施の形態
「【０１０３】（第５の実施の形態）
本発明の第５の実施の形態は，第４の実施の形態に係る半導体装置の動作速度の高速化を向上させるためのものである。図１３は本発明の第５の実施の形態に係る半導体装置の断面図である。
【０１０４】
図１３に示すように，第５の実施の形態に係る半導体装置においては，メモリセルアレイ領域の不揮発性記憶素子Ｑｍ，周辺領域１のnチャネルMISFETＱｎ，周辺領域２のpチャネルMISFETＱｐ，周辺領域３の高耐圧のnチャネルMISFETＱｈのそれぞれにサリサイド構造が採用される。すなわち，不揮発性記憶素子Ｑｍの制御ゲート電極７５上にはシリサイド電極７５Ｓ，n型半導体領域８１上にはシリサイド電極８１Ｓのそれぞれが形成される。同様に，nチャネルMISFETＱｎのゲート電極７４にはシリサイド電極７４Ｓ，n型半導体領域８４上にはシリサイド電極８４Ｓ，pチャネルMISFETＱｐのゲート電極７３上にはシリサイド電極７３Ｓ，p型半導体領域８３上にはシリサイド電極８３Ｓがそれぞれ形成される。高耐圧のnチャネルMISFETＱｈのゲート電極７７上にはシリサイド電極７７Ｓ，n型半導体領域８７上にはシリサイド電極８７Ｓがそれぞれ形成される。
　
オ　　図１３について
・　図１３には，不揮発性記憶素子Ｑｍが半導体基板（１）上のメモリセルアレイ領域に形成され，論理回路を構築する相補型MISFETを構成するnチャネルMISFETＱｎ及びpチャネルMISFETＱｐが，それぞれ上記半導体基板（１）上の周辺領域１及び周辺領域２に形成され，上記不揮発性記憶素子Ｑｍの情報書込み動作又は情報消去動作に際して高電圧の書込み電圧又は消去電圧を供給するためのドライバトランジスタとして使用される高耐圧のnチャネルMISFETＱｈが上記半導体基板（１）上の周辺領域３に形成されることが示されている。
・　上記nチャネルMISFETＱｎのゲート電極（７４），上記pチャネルMISFETＱｐのゲート電極（７３），及び上記高耐圧のnチャネルMISFETＱｈのゲート電極（７７）がいずれも単一層からなることは，図１３から明らかである。
　
　以上によれば，引用例には，次の発明（以下「引用発明」という。）が記載されている。
　
「電荷蓄積ゲート電極（７１）と，上記電荷蓄積ゲート電極（７１）上に配置される中間ゲート絶縁膜（６６）と，上記中間ゲート絶縁膜（６６）を介して上記電荷蓄積ゲート電極（７１）上に積層される制御ゲート電極（７５）とを備える，２層ゲート電極構造のnチャネルMISFETである不揮発性記憶素子Ｑｍからなるメモリセルアレイ領域と，
　ソース領域及びドレイン領域として使用される一対のn型半導体領域（８７）と，上記一対のn型半導体領域（８７）間に配置されるゲート電極（７７）とを備える，上記不揮発性記憶素子Ｑｍの情報書込み動作又は情報消去動作に際して高電圧の書込み電圧又は消去電圧を供給するためのドライバトランジスタとして使用される高耐圧のnチャネルMISFETＱｈを含む周辺領域３と，
　ソース領域及びドレイン領域として使用される一対のn型半導体領域（８４）及び一対のp型半導体領域（８３）と，上記一対のn型半導体領域（８４）間及び上記一対のp型半導体領域（８３）間にそれぞれ配置されるゲート電極（７４）及びゲート電極（７３）とを備える，論理回路を構築する相補型MISFETを構成するnチャネルMISFETＱｎ及びpチャネルMISFETＱｐを含む周辺領域１及び周辺領域２
　とを半導体基板（１）上に備え，上記ゲート電極（７７），上記ゲート電極（７４）及びゲート電極（７３）はいずれも単一層からなり，
　上記制御ゲート電極（７５），上記一対のn型半導体領域（８４）及び一対のp型半導体領域（８３），並びに上記ゲート電極（７４）及びゲート電極（７３）はシリサイド化され，かつ上記ゲート電極（７７）はシリサイド化される半導体装置。」
　
３　対比・判断
（１）　次に本願発明と引用発明とを対比する。
ア　　引用発明の「電荷蓄積ゲート電極（７１）」，「中間ゲート絶縁膜（６６）」，「制御ゲート電極（７５）」，「２層ゲート電極構造のnチャネルMISFETである不揮発性記憶素子Ｑｍ」及び「メモリセルアレイ領域」は，それぞれ，本願発明の「浮遊ゲート電極」，「絶縁層」，「第１の制御ゲート電極」，「メモリセルトランジスタ」及び「セルアレイ領域」　に相当する。
　
イ　　本願明細書の発明の詳細な説明には，本願発明の「高電圧回路領域」及び「低電圧回路領域」について，次のように記載されている。
「【００１８】
（第１の実施の形態）
―全体平面パターンブロック構成―
　本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的ブロック構成は，例えば，図１に示すように，半導体チップ１５０上に配置されたセルアレイ領域１２０と，高電圧回路領域９０と，低電圧回路領域８０と，低電圧回路と高電圧回路と抵抗素子領域との混在からなるその他の回路領域１００とを備える。高電圧回路領域９０はセルアレイ領域１２０に対して書き込み電圧Ｖpgm，消去電圧Ｖerase等の電源電圧に比べて相対的に高い電圧パルスを印加するための回路である。低電圧回路領域８０はＣＭＯＳ等の論理回路であり，相対的に高速・低消費電力性能が要求される回路領域である。」
　
　上記の記載によれば，本願発明の「高電圧回路領域」は，「セルアレイ領域１２０に対して書き込み電圧Ｖpgm，消去電圧Ｖerase等の電源電圧に比べて相対的に高い電圧パルスを印加するための回路」を構築するトランジスタを含む領域を意味すると解されるので，引用発明の「上記不揮発性記憶素子Ｑｍの情報書込み動作又は情報消去動作に際して高電圧の書込み電圧又は消去電圧を供給するためのドライバトランジスタとして使用される高耐圧のnチャネルMISFETＱｈ」，及び該「高耐圧のnチャネルMISFETＱｈ」を含む「周辺領域３」は，それぞれ，本願発明の「高電圧トランジスタ」及び「高電圧回路領域」に相当する。
　また，引用発明の上記「高耐圧のnチャネルMISFETＱｈ」が備える「ソース領域及びドレイン領域として使用される一対のn型半導体領域（８７）」及び「ゲート電極（７７）」は，それぞれ，本願発明の上記「高電圧トランジスタ」が備える「第１のソース領域及びドレイン領域」及び「第１のゲート領域」に相当する。
　
ウ　　上記イで摘記した本願明細書の発明の詳細な説明の記載によれば，本願発明の「低電圧回路領域」は，「ＣＭＯＳ等の論理回路」を構築するトランジスタを含む領域を意味すると解されるので，引用発明の「論理回路を構築する相補型MISFETを構成するnチャネルMISFETＱｎ及びpチャネルMISFETＱｐ」，及び該「nチャネルMISFETＱｎ及びpチャネルMISFETＱｐ」を含む「周辺領域１及び周辺領域２」は，それぞれ，本願発明の「低電圧トランジスタ」及び「低電圧回路領域」に相当する。
　また，引用発明の上記「nチャネルMISFETＱｎ及びpチャネルMISFETＱｐ」が備える「ソース領域及びドレイン領域として使用される一対のn型半導体領域（８４）及び一対のp型半導体領域（８３）」，及び「ゲート電極（７４）及びゲート電極（７３）」は，それぞれ，本願発明の上記「低電圧トランジスタ」が備える「第２のソース領域及びドレイン領域」，及び「第２のゲート領域」に相当する。
　
エ　　引用発明の「半導体基板（１）」は，引用発明の「半導体チップ」に相当する。
　
オ　　本願発明の「前記第１のゲート領域もしくは前記第１のソース領域及びドレイン領域の一部分の何れかがシリサイド化される」とは，「第１のゲート領域」もしくは「第１のソース領域及びドレイン領域の一部分」の何れかがシリサイド化されることを意味し，引用発明において，「高耐圧のnチャネルMISFETＱｈ」（本願発明の「高電圧トランジスタ」に相当。）が備える「ゲート電極（７７）」（本願発明の「第１のゲート領域」に相当。）がシリサイド化されているので，引用発明の「上記ゲート電極（７７）はシリサイド化される」は，本願発明の「前記第１のゲート領域もしくは前記第１のソース領域及びドレイン領域の一部分の何れかがシリサイド化される」場合を包含する。
　
カ　　引用発明の「半導体装置」は「不揮発性記憶素子Ｑｍ」を「半導体基板（１）」上に備えたものであるので，引用発明の「半導体装置」は，本願発明の「不揮発性半導体記憶装置」に相当する。
　
（２）そうすると，本願発明と引用発明（引用例に記載された発明）とは，
　
「浮遊ゲート電極と，前記浮遊ゲート電極上に配置される絶縁層と，前記絶縁層を介して前記浮遊ゲート電極上に積層される第１の制御ゲート電極とを備えるメモリセルトランジスタからなるセルアレイ領域と，
　第１のソース領域及びドレイン領域と，前記第１のソース領域及びドレイン領域間に配置される第１のゲート領域とを備える高電圧トランジスタを含む高電圧回路領域と，
　第２のソース領域及びドレイン領域と，前記第２のソース領域及びドレイン領域間に配置される第２のゲート領域とを備える低電圧トランジスタを含む低電圧回路領域
　とを半導体チップ上に備え，前記第１のゲート領域及び前記第２のゲート領域はいずれも単一層からなり，
　前記第１の制御ゲート電極，前記第２のソース領域及びドレイン領域，及び前記第２のゲート領域はシリサイド化され，かつ前記第１のゲート領域もしくは前記第１のソース領域及びドレイン領域の一部分の何れかがシリサイド化される不揮発性半導体記憶装置。」
　
である点で一致し，結局，両者は同一発明であることに帰着する。
　
４　小括
　したがって，本願発明は，引用例に記載された発明である。
　
　
第４　結言
　
　以上のとおり，本願発明は，特許法第２９条第１項３号に掲げる発明に該当し，特許法第２９条第１項の規定により特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。
　
　
　よって，結論のとおり審決する。