(57)【要約】  インバータ装置（２０１）は３レベル電圧発生回路（２０）およびスイッチング制御回路（１００）を備える。３レベル電圧発生回路（２０）は、スイッチ素子（Ｓ１〜Ｓ４）とフライングキャパシタ（Ｃｆ）とを有し、第２のスイッチ素子（Ｓ２）と第３のスイッチ素子（Ｓ３）との接続点に３レベル電圧を発生する。スイッチング制御回路（１００）は、キャパシタ電圧検出回路（３）により検出されたキャパシタ電圧と入力電圧Vdcの1/2との誤差を検出し、この誤差が減少する方向にキャパシタ（Ｃｆ）の充放電時間の誤差を補正するとともに、スイッチ素子（Ｓ１〜Ｓ４）をＰＷＭ変調信号でスイッチングする。
2015030152.tif 000002
【特許請求の範囲】
【請求項１】
直流電源の第１入力端と第２入力端との間に直列接続された第１乃至第４のスイッチ素子と、第１のスイッチ素子と第２のスイッチ素子との接続点に第１端が接続され、第３のスイッチ素子と第４のスイッチ素子との接続点に第２端が接続されたキャパシタとを有し、第２のスイッチ素子と第３のスイッチ素子との接続点を出力端とする、３レベル電圧発生回路と、
三角波信号と変調信号との比較に応じて前記第１乃至第４のスイッチ素子をスイッチングすることにより、前記第１入力端と前記第２入力端との間への入力電圧をＰＷＭ変調して、前記出力端から出力するＰＷＭ変調手段と、
前記キャパシタの電圧を検出するキャパシタ電圧検出手段と、
前記キャパシタの電圧の前記入力電圧の1/2からの誤差を検出する手段と、
前記誤差が小さくなる方向に前記キャパシタの充電時間および放電時間を調整するキャパシタ充放電時間調整手段と、
前記変調信号を補正量だけ上昇方向に補正した第１変調信号と、前記変調信号を前記補正量だけ下降方向に補正した第２変調信号とを生成する変調信号補正手段と、を備え、
前記ＰＷＭ変調手段は、第１の三角波信号と前記第１変調信号との比較に応じて前記第１のスイッチング素子および前記第４のスイッチ素子の制御用信号を生成する第１のＰＷＭ変調手段と、前記第１の三角波信号とは位相が１８０°異なる第２の三角波信号と前記第２変調信号との比較に応じて前記第２のスイッチング素子および前記第３のスイッチ素子の制御用信号を生成する第２のＰＷＭ変調手段と、で構成され、
前記キャパシタ充放電時間調整手段は、前記誤差に応じて前記補正量を増減する、インバータ装置。
【請求項２】
直流電源の第１入力端と第２入力端との間に直列接続された第１乃至第４のスイッチ素子と、第１のスイッチ素子と第２のスイッチ素子との接続点に第１端が接続され、第３のスイッチ素子と第４のスイッチ素子との接続点に第２端が接続されたキャパシタとを有し、第２のスイッチ素子と第３のスイッチ素子との接続点を出力端とする、３レベル電圧発生回路と、
三角波信号と変調信号との比較に応じて前記第１乃至第４のスイッチ素子をスイッチングすることにより、前記第１入力端と前記第２入力端との間への入力電圧をＰＷＭ変調して、前記出力端から出力するＰＷＭ変調手段と、
前記キャパシタの電圧を検出するキャパシタ電圧検出手段と、
前記キャパシタの電圧の前記入力電圧の1/2からの誤差を検出する手段と、
前記誤差が小さくなる方向に前記キャパシタの充電時間および放電時間を調整するキャパシタ充放電時間調整手段と、を備え、
前記ＰＷＭ変調手段は、第１の三角波信号と前記変調信号との比較に応じて前記第１のスイッチング素子および前記第４のスイッチ素子の制御信号を生成する第１のＰＷＭ変調手段と、前記第１の三角波信号とは位相が１８０°異なる第２の三角波信号と前記変調信号との比較に応じて前記第２のスイッチング素子および前記第３のスイッチ素子の制御信号を生成する第２のＰＷＭ変調手段と、で構成され、
前記第１のＰＷＭ変調手段によるＰＷＭ変調信号のデッドタイムを補正量だけ増加方向に補正し、前記第２のＰＷＭ変調手段によるＰＷＭ変調信号のデッドタイムを前記補正量だけ減少方向に補正するデッドタイム補正手段を更に備え、
前記キャパシタ充放電時間調整手段は、前記誤差に応じて前記補正量を増減する、インバータ装置。
【請求項３】
前記補正量は、前記誤差に対し、前記キャパシタのキャパシタンスに関する係数および前記キャパシタに流れる電流に関する係数を乗じたものである、請求項１または２に記載のインバータ装置。
【請求項４】
前記インバータ装置は、入力部が前記キャパシタの両端に接続された、平衡入力不平衡出力の差動増幅回路を備え、
前記キャパシタ電圧検出手段は、前記キャパシタが充電された後の充電電流遮断期間での前記差動増幅回路の出力電圧と、前記キャパシタが放電された後の放電電流遮断期間での前記差動増幅回路の出力電圧と、の平均値を求める、請求項１〜３のいずれかに記載のインバータ装置。
【請求項５】
前記キャパシタ電圧検出手段は、前記第２のスイッチ素子と前記第４のスイッチ素子とがオン状態である期間の中央タイミングでの前記出力端の電圧を検出する、請求項１〜３のいずれかに記載のインバータ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フライングキャパシタを有する３レベル回路を備えたインバータ装置に関するものである。
【背景技術】
【０００２】
４つのスイッチ素子とフライングキャパシタを用いて３レベルの電圧を出力する３レベル回路を備え、スイッチ素子のＰＷＭ制御によって交流電圧を出力するように構成されたインバータ装置が特許文献１に示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特公平０６−６７２０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
直列接続した２つのキャパシタを用いて、入力電圧の1/2の電圧を発生する回路に比べ、フライングキャパシタを用いた回路では、キャパシタのサイズを小さくできたり、部品点数を減らしたりすることができるため、小型化に有利である。【０００５】
フライングキャパシタを用いて３レベルの電圧を出力する３レベル電圧発生回路は、フライングキャパシタに対する単位時間あたりの充電時間と放電時間とが等しくなるようにスイッチ素子が制御される。そのため、フライングキャパシタの両端電圧は入力電圧の1/2の電圧となる。上記３レベル電圧発生回路は、この特性を利用する回路である。【０００６】
しかし、スイッチ素子の特性やスイッチ素子を駆動する駆動回路の特性にはばらつきがあり、スイッチ素子のオン・オフタイミングの誤差に起因して、フライングキャパシタに対する単位時間あたりの充電時間と放電時間とに差（充放電時間差）が生じる場合がある。そのため、フライングキャパシタの両端電圧が入力電圧の1/2の電圧からずれる現象（電圧誤差）が生じる。そして、この電圧誤差は電流値が大きくなるほど大きくなる。【０００７】
上記電圧誤差が大きくなるほど、スイッチ素子への最大印加電圧が高くなって、耐圧の問題が生じる。すなわち、スイッチ素子が破壊するおそれがある。また、破壊を防止するためには高耐圧のスイッチ素子を用いなければならず、損失が増加および高コスト化してしまう。【０００８】
また、電力系統連系インバータ装置に適用した場合、上記電圧誤差はインバータ装置の出力電流の品質が悪化する原因となる。【０００９】
本発明の目的は、フライングキャパシタの電圧誤差に起因する、耐圧の問題および電流品質低下の問題を解消したインバータ装置を提供することにある。
【課題を解決するための手段】
【００１０】
（１）本発明のインバータ装置は、
直流電源の第１入力端と第２入力端との間に直列接続された第１乃至第４のスイッチ素子と、第１のスイッチ素子と第２のスイッチ素子との接続点に第１端が接続され、第３のスイッチ素子と第４のスイッチ素子との接続点に第２端が接続されたキャパシタとを有し、第２のスイッチ素子と第３のスイッチ素子との接続点を出力端とする、３レベル電圧発生回路と、
三角波信号と変調信号との比較に応じて前記第１乃至第４のスイッチ素子をスイッチングすることにより、前記第１入力端と前記第２入力端との間への入力電圧を（正弦波状に）ＰＷＭ変調して、前記出力端から出力するＰＷＭ変調手段と、
前記キャパシタの電圧を検出するキャパシタ電圧検出手段と、
前記キャパシタの電圧の前記入力電圧の1/2からの誤差を検出する手段と、
前記誤差が小さくなる方向に前記キャパシタの充電時間および放電時間を調整するキャパシタ充放電時間調整手段と、を備え、
前記変調信号を補正量だけ上昇方向に補正した第１変調信号と、前記変調信号を前記補正量だけ下降方向に補正した第２変調信号とを生成する変調信号補正手段を備え、
前記ＰＷＭ変調手段は、第１の三角波信号と前記第１変調信号との比較に応じて前記第１のスイッチング素子および前記第４のスイッチ素子の制御用信号を生成する第１のＰＷＭ変調手段と、前記第１の三角波信号とは位相が１８０°異なる第２の三角波信号と前記第２変調信号との比較に応じて前記第２のスイッチング素子および前記第３のスイッチ素子の制御用信号を生成する第２のＰＷＭ変調手段と、で構成され、
前記キャパシタ充放電時間調整手段は、前記誤差に応じて前記補正量を増減するものである。【００１１】
（２）また、前記ＰＷＭ変調手段は、第１の三角波信号と前記変調信号との比較に応じて前記第１のスイッチング素子および前記第４のスイッチ素子の制御信号を生成する第１のＰＷＭ変調手段と、前記第１の三角波信号とは位相が１８０°異なる第２の三角波信号と前記変調信号との比較に応じて前記第２のスイッチング素子および前記第３のスイッチ素子の制御信号を生成する第２のＰＷＭ変調手段と、で構成され、
前記第１のＰＷＭ変調手段によるＰＷＭ変調信号のデッドタイムを補正量だけ増加方向に補正し、前記第２のＰＷＭ変調手段によるＰＷＭ変調信号のデッドタイムを前記補正量だけ減少方向に補正するデッドタイム補正手段を更に備え、
前記キャパシタ充放電時間調整手段は、前記誤差に応じて前記補正量を増減するものであることが好ましい。【００１２】
（３）上記（１）または（２）において、前記補正量は、前記誤差に対し、前記キャパシタのキャパシタンスに関する係数および前記キャパシタに流れる電流に関する係数を乗じたものであることが好ましい。【００１３】
（４）上記（１）〜（３）において、
入力部が前記キャパシタの両端に接続された、平衡入力不平衡出力の差動増幅回路を備え、
前記キャパシタ電圧検出手段は、前記キャパシタが充電された後の充電電流遮断期間での前記差動増幅回路の出力電圧と、前記キャパシタが放電された後の放電電流遮断期間での前記差動増幅回路の出力電圧と、の平均値を求めることによって、キャパシタの電圧を検出するものであることが好ましい。【００１４】
（５）上記（１）〜（３）において、前記キャパシタ電圧検出手段は、前記第２のスイッチ素子と前記第４のスイッチ素子とがオン状態である期間の中央タイミングでの前記出力端の電圧を検出するものであることが好ましい。
【発明の効果】
【００１５】
本発明によれば、フライングキャパシタの電圧誤差に起因する、フライングキャパシタやスイッチング素子の耐圧の問題および電流品質の問題が解消されたインバータ装置が構成される。
【図面の簡単な説明】
【００１６】
【図１】図１は第１の実施形態に係るインバータ装置２０１の回路図である。
【図２】図２は、３レベル電圧発生回路２０の４つのスイッチ素子Ｓ１〜Ｓ４の状態と出力電圧（電位）Voとの関係を示す図である。
【図３】図３は４つの状態における３レベル電圧発生回路２０の等価回路図である。
【図４】図４は、４つのスイッチ素子Ｓ１〜Ｓ４のＰＷＭ変調について示す波形図である。
【図５】図５は、図１に示した負荷電流（インダクタＬ１に流れる電流）Io、キャパシタＣｆの両端電圧Vcfおよびインバータ装置２０１の出力電圧Vuの波形図である。
【図６】図６は目標信号Fpが正弦波信号であるときの、インバータ装置２０１の各部の電圧および状態の波形図である。
【図７】図７はキャパシタＣｆの電圧Vcfを検出するタイミングを示す図である。
【図８Ａ】図８ＡはキャパシタＣｆの電圧Vcfの平均値を変化させるための、ＰＷＭ制御について示す波形図であり、目標信号FpがVdc/2相当値未満であるときの各部の波形図である。
【図８Ｂ】図８ＢはキャパシタＣｆの電圧Vcfの平均値を変化させるための、ＰＷＭ制御について示す波形図であり、目標信号FpがVdc/2相当値を超えるときの各部の波形図である。
【図９】図９は、図１に示したスイッチング制御回路１００の回路図である。
【図１０】図１０は、スイッチ素子駆動回路９０の真理値表である。
【図１１】図１１は負荷電流Io と、負荷電流Io に関する係数k(Io)との関係を示す図である。
【図１２】図１２（Ａ）は、第１の実施形態に係るインバータ装置２０１のキャパシタＣｆの電圧Vcfの波形図である。図１２（Ｂ）はキャパシタの充放電時間の補正を行わない場合のキャパシタＣｆの電圧Vcfの波形図ある。
【図１３】図１３は、第２の実施形態に係るインバータ装置のフライングキャパシタの電圧を測定するタイミングについて示す波形図である。
【図１４】図１４は、第３の実施形態に係るインバータ装置のフライングキャパシタに対する充放電時間の調整回路を示すブロック図である。
【図１５】図１５は第４の実施形態に係るインバータ装置２０４Ａの主要部の回路図である。
【図１６】図１６は第４の実施形態に係る別のインバータ装置２０４Ｂの主要部の回路図である。
【図１７】図１７は第５の実施形態に係るインバータ装置２０５Ａの主要部の回路図である。
【図１８】図１８は第５の実施形態に係る別のインバータ装置２０５Ｂの主要部の回路図である。
【図１９】図１９は第６の実施形態に係る三相インバータ装置のブロック図である。
【発明を実施するための形態】
【００１７】
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。各実施形態は例示であり、異なる実施形態で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。
【００１８】
《第１の実施形態》
図１は第１の実施形態に係るインバータ装置２０１の回路図である。インバータ装置２０１は、直流電源電圧を入力する第１入力端ＩＮ１、第２入力端ＩＮ２、交流電圧を出力する第１出力端ＯＵＴ１および第２出力端ＯＵＴ２を備える。この例では、第２入力端ＩＮ２および第２出力端ＯＵＴ２は基準電位（グランド）に共通接続される。第１入力端ＩＮ１および第２入力端ＩＮ２には例えば太陽光発電パネルにより発電された直流電圧が印加される。
【００１９】
第１入力端ＩＮ１と第２入力端ＩＮ２との間に３レベル電圧発生回路２０が接続される。３レベル電圧発生回路２０は、第１入力端ＩＮ１と第２入力端ＩＮ２との間に直列接続された第１乃至第４のスイッチ素子（Ｓ１〜Ｓ４）と、第１のスイッチ素子Ｓ１と第２のスイッチ素子Ｓ２との接続点に第１端が接続され、第３のスイッチ素子Ｓ３と第４のスイッチ素子Ｓ４との接続点に第２端が接続されたフライングキャパシタ（以下、単に「キャパシタ」）Ｃｆと、で構成される。
【００２０】
スイッチ素子Ｓ１〜Ｓ４はいずれもMOS-FETであり、図１においてはボディダイオードも図示している。なお、スイッチ素子はMOS-FETに限定されるものではなく、その他のトランジスタなどであってもよい。
【００２１】
第２のスイッチ素子Ｓ２と第３のスイッチ素子Ｓ３との接続点が３レベル電圧発生回路２０の出力端であり、この３レベル電圧発生回路２０の出力端と第１出力端ＯＵＴ１との間にインダクタＬ１が直列に接続される。また、３レベル電圧発生回路２０の出力端と第１出力端ＯＵＴ１との間に出力電流検出回路２が接続される。
【００２２】
第１入力端ＩＮ１と第２入力端ＩＮ２との間には、入力電圧検出回路１が接続される。また、キャパシタＣｆの両端にはキャパシタ電圧検出回路３が接続される。このキャパシタ電圧検出回路３は差動増幅回路で構成される。
【００２３】
スイッチング制御回路１００は、スイッチ素子Ｓ１〜Ｓ４をＰＷＭ制御することによって、出力端ＯＵＴ１，ＯＵＴ２に所定電圧を出力する。第２入力端ＩＮ２は基準電位０Ｖであり、第１入力端ＩＮ１にVdcが印加されるので、インバータ装置２０１は0〜Vdcの範囲内の電圧を出力する。
【００２４】
また、スイッチング制御回路１００は、後に示すように、キャパシタＣｆが充電された後の充電電流遮断期間でのキャパシタ電圧検出回路３の出力電圧と、キャパシタＣｆが放電された後の放電電流遮断期間でのキャパシタ電圧検出回路３の出力電圧と、の平均値をキャパシタＣｆの電圧として検出する。キャパシタ電圧検出回路３およびスイッチング制御回路１００の上記平均演算処理部が本願の請求項に係る「キャパシタ電圧検出手段」に相当する。
【００２５】
また、スイッチング制御回路１００は、入力電圧検出回路１、出力電流検出回路２およびキャパシタ電圧検出回路３の検出結果に応じて、ＰＷＭ制御に対して調整を施す。この調整については後に詳述する。
【００２６】
図２は、３レベル電圧発生回路２０の４つのスイッチ素子Ｓ１〜Ｓ４の状態と出力電圧（電位）Voとの関係を示す図である。ここでは４つのスイッチ素子Ｓ１〜Ｓ４は４つの状態Ｈ，Ｍｃ，Ｍｄ，Ｌを採る。
【００２７】
図３は前記４つの状態における３レベル電圧発生回路２０の等価回路図である。状態Ｈではスイッチ素子Ｓ１，Ｓ２がＯＮ、Ｓ３，Ｓ４がＯＦＦであるので、出力電圧VoはVdcである。状態Ｌではスイッチ素子Ｓ３，Ｓ４がＯＮ、Ｓ１，Ｓ２がＯＦＦであるので、出力電圧Voは０である。状態Ｍｃではスイッチ素子Ｓ１，Ｓ３がＯＮ、Ｓ２，Ｓ４がＯＦＦであるので、出力電圧VoはVdc−Vcである。ここでVcはキャパシタＣｆの充電電圧である。Vc＝Vdc/2であるとすると、出力電圧Vo＝Vdc/2である。状態Ｍｄではスイッチ素子Ｓ２，Ｓ４がＯＮ、Ｓ１，Ｓ３がＯＦＦであるので、出力電圧VoはVcである。ここでVc＝Vdc/2であるとすると、出力電圧Vo＝Vdc/2である。キャパシタＣｆの充電電荷量と放電電荷量とは等しいものと見なせるので、状態Ｍｃでの出力電圧Voと状態Ｍｄでの出力電圧Voとは等しい。すなわちキャパシタＣｆの充電電圧VcはVdcの１/2であるVdc/2を中心として充放電される。キャパシタＣｆに対する充放電時定数がスイッチング周波数に対して十分に大きければ、上記充電電圧Vcの変動幅は小さく、Vc≒Vdc/2と見なせる。キャパシタＣｆの充放電による出力電圧Voの変動については後に説明する。
【００２８】
図４は、４つのスイッチ素子Ｓ１〜Ｓ４のＰＷＭ変調について示す波形図である。図４において、第１の三角波信号Vcr1と第２の三角波信号Vcr2は位相が１８０°異なる（極性が反転している）。第１のＰＷＭ変調信号AQ1は、目標信号Fpが第１の三角波信号Vcr1より高いときハイレベル（以下、「Ｈレベル」）となり、第２のＰＷＭ変調信号AQ2は、目標信号Fpが第２の三角波信号Vcr2より高いときＨレベルとなる。
【００２９】
第１のスイッチ素子Ｓ１に対するゲート信号はAQ1の立ち上がりからデッドタイムtdだけ遅れて立ち上がり、AQ1の立ち下がりと同時に立ち下がる。第４のスイッチ素子Ｓ４に対するゲート信号はAQ1の立ち上がりと同時に立ち下がり、AQ1の立ち下がりからデッドタイムtdだけ遅れて立ち上がる。
【００３０】
第２のスイッチ素子Ｓ２に対するゲート信号はAQ2の立ち上がりからデッドタイムtdだけ遅れて立ち上がり、AQ2の立ち下がりと同時に立ち下がる。第３のスイッチ素子Ｓ３に対するゲート信号はAQ2の立ち上がりと同時に立ち下がり、AQ2の立ち下がりからデッドタイムtdだけ遅れて立ち上がる。
【００３１】
図４においてSTATEは図３に示した状態に対応する。このように、目標信号FpがVdc/2未満であるときＭｃ→Ｌ→Ｍｄ→Ｌ→・・・の状態遷移を繰り返す。同様に、目標信号FpがVdc/2以上であれば、Ｍｃ→Ｈ→Ｍｄ→Ｈ→・・・の状態遷移を繰り返す。
【００３２】
図５は、図１に示した負荷電流（インダクタＬ１に流れる電流）Io、キャパシタＣｆの両端電圧Vcfおよびインバータ装置２０１の出力電圧Vuのシミュレーションによる波形図である。この結果を得た条件は次のとおりである。
【００３３】
Vdc＝100V
Ｃｆのキャパシタンス＝75μF
インダクタＬ１のインダクタンス＝500μH
並列RC負荷：R＝20Ω、C＝1.1μF
ここで、上記状態ＭｃにおけるキャパシタＣｆに対する充電時間と状態ＭｄにおけるキャパシタＣｆの放電時間とに差があると、キャパシタＣｆの両端電圧Vcfの平均値は入力電圧Vdcの1/2から変位することになる。例えば、キャパシタＣｆの充放電一周期あたりの充放電時間差が10nsであるとすると、デューティ比80%のとき、キャパシタＣｆの電圧Vcfの平均値は53.6Vとなる。すなわち充電電圧と放電電圧のアンバランス量（以下、「電圧誤差」）ΔVは3.6Vとなる。また、充放電時間差が100nsであるとすると、キャパシタＣｆの電圧Vcfの平均値は89V（電圧誤差ΔV＝39V）にもなってしまう。
【００３４】
図１に示したインバータ装置２０１のスイッチング制御回路１００は、上記電圧誤差ΔVが０になるように、スイッチ素子Ｓ１〜Ｓ４をＰＷＭ制御する。その制御については以降に示す。
【００３５】
図６は目標信号Fpが正弦波信号であるときの、インバータ装置２０１の各部の電圧および状態の波形図である。第１のＰＷＭ変調信号AQ1のタイミングにデッドタイムを設けた信号によってスイッチ素子Ｓ１，Ｓ４が制御され、また、第２のＰＷＭ変調信号AQ2のタイミングにデッドタイムを設けた信号によってスイッチ素子Ｓ２，Ｓ３が制御される（図４参照）。但し、この図６においては図の煩雑化を避けるため、デッドタイムを０として表す。図６において電圧Vo′はキャパシタＣｆの電圧が常にVdc/2であると考えたときの、３レベル電圧発生回路２０の出力電圧である。実際には、キャパシタＣｆは上記状態Ｍｃの期間で充電され、上記状態Ｍｄの期間で放電されるので、キャパシタＣｆの電圧Vcfおよび３レベル電圧発生回路２０の出力電圧Voは図６に示すように変位する。
【００３６】
図７はキャパシタＣｆの電圧Vcfを検出するタイミングを示す図である。キャパシタＣｆの電圧Vcfは、状態Ｍｃの期間に上昇し、状態Ｍｄの期間に下降する。そして、状態Ｌまたは状態Ｈのとき一定値となる。図７に示す例では、状態ＭｃまたはＭｄを挟む前後の状態Ｌの期間（図７中で丸印で表すタイミング）に電圧Vcfをサンプリングし、その平均値をキャパシタＣｆの電圧として扱う。状態Ｍｃと状態Ｍｄの間の期間が本願請求項の「充電電流遮断期間」に相当し、状態Ｍｄと状態Ｍｃの間の期間が本願請求項の「放電電流遮断期間」に相当する。
【００３７】
図８Ａ、図８ＢはキャパシタＣｆの電圧Vcfの平均値を変化させるための、ＰＷＭ制御について示す波形図である。図８Ａは目標信号FpがVdc/2相当値未満であるときの図、図８Ｂは目標信号FpがVdc/2相当値を超えるときの図である。第１のＰＷＭ変調信号AQ1を生成するＰＷＭ変調回路に対する目標信号をFp＋αとすると、第１のＰＷＭ変調信号AQ1の立ち上がりタイミングがΔTだけ早くなり、立ち下がりタイミングがΔTだけ遅くなる。すなわち、パルス幅は２ΔTだけ拡がる。また、第２のＰＷＭ変調信号AQ2を生成するＰＷＭ変調回路に対する目標信号をFp−αとすると、第２のＰＷＭ変調信号AQ2の立ち上がりタイミングがΔTだけ遅くなり、立ち下がりタイミングがΔTだけ早くなる。すなわち、パルス幅は２ΔTだけ狭まる。上記目標信号Fp＋αは本発明における「第１変調信号」に相当し、上記目標信号Fp−αは本発明における「第２変調信号」に相当する。
【００３８】
上記±αの調整を行わないときの状態遷移は図４に示したとおりである。図４と比較すれば明らかなように、上記±αの調整を行うことによって、状態Ｍｃ（キャパシタＣｆに対する充電期間）が長くなり、状態Ｍｄ（キャパシタＣｆに対する放電期間）が短くなる。その結果、キャパシタＣｆの電圧Vcfの平均値は上昇する。
【００３９】
以上の実施形態では、電流が正の向き、つまり負荷電流Ioが図１に示した方向の場合について説明した。電流が「負」の場合は、充電と放電は逆になり、ＭｃとＭｄの期間が互換される。したがって、補正の方向も逆になり、前記αに「−１」をかけて対応すればよい。
【００４０】
図９は、図１に示したスイッチング制御回路１００の回路図である。スイッチング制御回路１００は、キャパシタ充放電時間調整回路７０、ＰＷＭ変調回路８０およびスイッチ素子駆動回路９０で構成される。ＰＷＭ変調回路８０は本発明における「ＰＷＭ変調手段」に相当する。キャパシタ充放電時間調整回路７０は、補正量生成回路７１、目標信号に補正量α分の加減を行う加算回路７３および減算回路７４を備える。キャパシタ充放電時間調整回路７０は本発明における「キャパシタ充放電時間調整手段」に相当する。補正量生成回路７１は、入力電圧Vdc、キャパシタＣｆの電圧Vcfおよび負荷電流Ioに応じて目標信号の補正量αを定める。目標信号生成回路７２は上位の制御器（スイッチング制御回路１００の外部）に設けられる回路であり、例えば正弦波の値を順次求める演算処理で実現される。
【００４１】
ＰＷＭ変調回路８０は、三角波発生回路８１，８２、コンパレータ８３，８４を備える。三角波発生回路８１は第１の三角波信号Vcr1を発生し、三角波発生回路８２は第２の三角波信号Vcr2を発生する。
【００４２】
図１０は、スイッチ素子駆動回路９０の真理値表である。このスイッチ素子駆動回路９０によって、図８Ａ、図８Ｂに示したとおりの４つのスイッチ素子Ｓ１〜Ｓ４のゲート信号を発生する。
【００４３】
以上に示したＰＷＭ変調に関する説明では、図解を容易にするために、アナログ回路でＰＷＭ変調を行うことを前提とした。しかし、ディジタル回路およびディジタル演算処理によってＰＷＭ変調を行うこともできる。図９に示したキャパシタ充放電時間調整回路７０およびＰＷＭ変調回路８０をディジタル回路で構成する場合は、三角波発生回路８１，８２はカウンタ、コンパレータ８３，８４はディジタルコンパレータで実現される。そして、補正量生成回路７１は、補正量に応じて目標信号の値または三角波のカウント値の補正量を定める。すなわち、本発明における「三角波信号」はアナログ信号に限るものではなく、「三角波状に変化する値」を含むものである。
【００４４】
ここで、キャパシタに流れる電流をIc 、充電時間をTc、キャパシタのキャパシタンスをC 、キャパシタ電圧の充電時の電圧変化量をΔVc 、放電時の電圧変化量をΔVd で表すと、これらは次の関係で表される。
【００４５】
ΔVc = Ic × Tc / C
ΔVd = -Ic × Td / C
したがって、電圧誤差ΔVは、
ΔV = (Tc - Td) × Ic / C    …（１）
の関係にある。一方、充放電時間の誤差ΔTは、
ΔT = ΔV × C / Ic    …（２）
の関係にある。すなわち、充放電時間の誤差ΔTは、電圧誤差ΔV およびキャパシタＣｆのキャパシタンスC と正比例関係にある。また、充放電時間の誤差ΔTは、キャパシタ電流Ic と反比例関係にある。キャパシタ電流Icは負荷電流Ioと等しい。
【００４６】
電圧誤差ΔV は、入力電圧Vdcの1/2とキャパシタＣｆの電圧Vcfとの差から求め、この電圧誤差ΔVにフィードバックゲインkを乗じた値をΔTに関する補正量とする。上記フィードバックゲインkは、負荷電流Ioの逆数に関する係数、キャパシタンスC に関する係数、さらには、フィードバック系の安定性を確保するための係数を乗じたものである。
【００４７】
図１１は負荷電流Io と、負荷電流Io に関する係数k(Io)との関係を示す図である。負荷電流Io に関する係数k(Io)は、図１１において破線で示すように負荷電流Io と反比例するが、数学的に反比例にする必要はなく、図１１において実線で示すように係数k(Io)のランクを段階的に切り替えるようにしてもよい。
【００４８】
図１２（Ａ）は、第１の実施形態に係るインバータ装置２０１のキャパシタＣｆの電圧Vcfの波形図、図１２（Ｂ）はキャパシタの充放電時間の補正を行わない場合のキャパシタＣｆの電圧Vcfの波形図ある。いずれも目標信号の一周期分の波形図である。キャパシタＣｆに対する充電時間と放電時間に差があると、図１２（Ｂ）に表れているように、目標信号である正弦波の電圧変化に応じて、キャパシタＣｆの平均電圧が変動する。これに対し、本実施形態によれば、キャパシタＣｆに対する充電時間と放電時間に差に起因する電圧誤差が補正されるので、図１２（Ａ）に示すとおり、キャパシタＣｆの平均電圧は常にほぼVdc/2となる。
【００４９】
なお、これらの補正値には限界値を設定する。ここで、図８Ａ、図８Ｂにおける目標信号Fp＋αおよびFp−αが、（１）ＰＷＭ制御の最大値（Dmax）と最小値（Dmin）の範囲内に収まるようにすること、および（２）目標信号の平均値である（（Fp＋α）＋（Fp−α））／２が変わらないこと、の２つの条件を満たす必要がある。したがって、αの絶対値は（Dmax - Fp）と（Fp - Dmin）の値の間に制限される。
【００５０】
《第２の実施形態》
図１３は、第２の実施形態に係るインバータ装置のフライングキャパシタの電圧を測定するタイミングについて示す波形図である。インバータ装置の回路構成は第１の実施形態と同じである。状態Ｍｄの期間の開始タイミングで放電が開始され、終了タイミングで放電が終了するので、状態Ｍｄの中央タイミングでの電圧Vcfがフライングキャパシタの平均電圧を表すことになる。図１、図３を参照すると、上記状態Ｍｄは、スイッチ素子Ｓ２，Ｓ４がオン状態であるので、この状態Ｍｄにおいて、フライングキャパシタＣｆの電圧が、３レベル電圧発生回路２０の出力端に現れる。したがって、図１３に示した状態Ｍｄの中央タイミングtcで、３レベル電圧発生回路２０の出力電圧Voをサンプリングすれば、フライングキャパシタの平均電圧を求めることができる。スイッチング制御回路の上記サンプリングを行う処理部が、本願の請求項に係る「キャパシタ電圧検出手段」に相当する。
【００５１】
本実施形態によれば、第１の実施形態に比べてサンプリング周期が長く、平均値を算出するための演算も不要であるので、演算負荷を軽減できる。また、差動検出は不要であるため、センサを削減することができ、コストを低減できる。
【００５２】
《第３の実施形態》
図１４は、第３の実施形態に係るインバータ装置のフライングキャパシタに対する充放電時間の調整回路を示すブロック図である。
【００５３】
第１の実施形態では、ＰＷＭ制御における目標信号に対して±αの調整を行うことで、フライングキャパシタに対する充放電時間を調整したが、第３の実施形態では、ＰＷＭ変調信号のデッドタイムを調整することによって、フライングキャパシタに対する充放電時間を補正する。
【００５４】
図１４に示すインバータ装置は、デッドタイム調整回路５０、ＰＷＭ変調回路６０、遅延回路５１〜５４、およびデッドタイム増減回路５５，５６を備える。図１４において、デッドタイム調整回路５０は、キャパシタＣｆの電圧Vcfおよび入力電圧Vdcにより電圧誤差ΔVを求め、負荷電流Ioの逆数に関する係数に応じて、スイッチ素子Ｓ１〜Ｓ４のデッドタイム（図４中のtd参照）の補正量ΔTを定める。デッドタイム調整回路５０は本発明における「デッドタイム補正手段」に相当する。ＰＷＭ変調回路６０は、第１のスイッチ素子Ｓ１、第４のスイッチ素子Ｓ４に対するＰＷＭ変調信号、および第２のスイッチ素子Ｓ２、第３のスイッチ素子Ｓ３に対するＰＷＭ変調信号を発生する。第１のスイッチ素子Ｓ１に対する制御信号（ゲート信号）と第４のスイッチ素子Ｓ４に対する制御信号（ゲート信号）とは反転関係にあり、第２スイッチ素子Ｓ２に対する制御信号（ゲート信号）と第３のスイッチ素子Ｓ３に対する制御信号（ゲート信号）とは反転関係にある。遅延回路５１〜５４は、一定のデッドタイムに対してΔT分増減した時間だけ遅延させて、スイッチ素子Ｓ１〜Ｓ４の制御信号を出力する。
【００５５】
本実施形態のように、ＰＷＭ変調信号のデッドタイムを調整することによって、フライングキャパシタに対する充放電時間を補正してもよい。
【００５６】
《第４の実施形態》
第４の実施形態では、直流入力電圧の中性点電位をインバータ装置の出力電圧の基準電位とする例を示す。
【００５７】
図１５は第４の実施形態に係るインバータ装置２０４Ａの主要部の回路図である。インバータ装置２０４Ａの第１入力端ＩＮ１と第２入力端ＩＮ２との間にVdcが印加され、その中間電圧（中性電圧）は第２出力端ＯＵＴ２の電位である。その他の構成は図１に示した回路と同じである。
【００５８】
図１６は第４の実施形態に係る別のインバータ装置２０４Ｂの主要部の回路図である。インバータ装置２０４Ｂの第１入力端ＩＮ１と第２入力端ＩＮ２との間にキャパシタＣｉ１，Ｃｉ２の直列回路が接続され、キャパシタＣｉ１，Ｃｉ２の接続点は第２出力端ＯＵＴ２の電位である。その他の構成は図１に示した回路と同じである。
【００５９】
《第５の実施形態》
第５の実施形態では、３レベル電圧発生回路２０の後段にＨブリッジ回路３０を備えたインバータ装置について示す。
【００６０】
図１７は第５の実施形態に係るインバータ装置２０５Ａの主要部の回路図である。３レベル電圧発生回路２０の後段にＨブリッジ回路３０が接続される。その他の構成は図１に示した回路と同じである。Ｈブリッジ回路３０は、４つのスイッチ素子Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２がブリッジ接続された回路である。これら４つのスイッチ素子Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２のスイッチングにより、３レベル電圧発生回路２０の出力電圧が交互に反転されて出力される。
【００６１】
３レベル電圧発生回路２０は正弦波の半波分の電圧を発生し、Ｈブリッジ回路３０がその電圧を正弦波の周期で反転する。これにより、正弦波電圧を負荷へ出力する。
【００６２】
図１８は第５の実施形態に係る別のインバータ装置２０５Ｂの主要部の回路図である。インバータ装置２０５Ｂは、直流電源電圧を入力する第１入力端ＩＮ１、第２入力端ＩＮ２、交流電圧を出力する第１出力端ＯＵＴ１および第２出力端ＯＵＴ２を備える。第１入力端ＩＮ１および第２入力端ＩＮ２には例えば太陽光発電パネルにより発電された直流電圧が印加される。図１８においてＳｕ，ＳｗはＵ相とＷ相を有する単相三線式電力系統を表す。
【００６３】
このインバータ装置２０５Ｂは、第１入力端ＩＮ１と第２入力端ＩＮ２との間に、２つの３レベル電圧発生回路２０Ｈ，２０Ｌが接続される。２０Ｈ，２０Ｌの構成は図１に示した３レベル電圧発生回路２０と同じである。但し、目標信号の極性は、３レベル電圧発生回路２０Ｈと２０Ｌとで逆の関係である。この２つの３レベル電圧発生回路２０Ｈ，２０Ｌの接続点はインバータ装置の中性点電位である。Ｈブリッジ回路３０の出力はインダクタＬ１，Ｌ２を介して単相三線式系統に接続される。第１出力端ＯＵＴ１と中性点ＮＰとの間に実効電圧１００Ｖの交流電圧が掛かり、中性点ＮＰと第２出力端ＯＵＴ２との間に実効電圧100Vの交流電圧が掛かり、第１出力端ＯＵＴ１と第２出力端ＯＵＴ２との間に実効電圧200Vの交流電圧が掛かる。
【００６４】
《第６の実施形態》
図１９は第６の実施形態に係る三相インバータ装置のブロック図である。インバータ装置２０６Ｕ，２０６Ｖ，２０６Ｗは、例えば図１６に示したように、直流入力電圧の中性点電位をインバータ装置の基準電位とするインバータ装置である。これらインバータ装置２０６Ｕ，２０６Ｖ，２０６Ｗの出力端Ｕ，Ｖ，Ｗの電圧は、正弦波電圧であり、且つ位相差が順に120°異なる。
【００６５】
なお、以上に示した各実施形態では、スイッチ素子として、MOS-FETを用いた例を示したが、IGBT（Insulated Gate Bipolar Transistor）をスイッチ素子としてもよい。
【符号の説明】
【００６６】
AQ1，AQ2…ＰＷＭ変調信号
Ｃｆ…フライングキャパシタ
Ｃｉ１，Ｃｉ２…キャパシタ
Fp…目標信号
Ｈ，Ｍｃ，Ｍｄ，Ｌ…状態
ＩＮ１…第１入力端
ＩＮ２…第２入力端
Io…負荷電流
k…フィードバックゲイン
Ｌ１，Ｌ２…インダクタ
ＮＰ…中性点
ＯＵＴ１…第１出力端
ＯＵＴ２…第２出力端
Ｓ１…第１のスイッチ素子
Ｓ２…第２のスイッチ素子
Ｓ３…第３のスイッチ素子
Ｓ４…第４のスイッチ素子
tc…中央タイミング
td…デッドタイム
Ｕ，Ｖ，Ｗ…出力端
Vc…充電電圧
Vcf…キャパシタの電圧
Vcr1…第１の三角波信号
Vcr2…第２の三角波信号
Vdc…入力電圧
Vo…出力電圧
Vu…出力電圧
１…入力電圧検出回路
２…出力電流検出回路
３…キャパシタ電圧検出回路
２０，２０Ｈ，２０Ｌ…３レベル電圧発生回路
３０…ブリッジ回路
５０…デッドタイム調整回路
５１〜５４…遅延回路
５５，５６…デッドタイム増減回路
６０…ＰＷＭ変調回路
７０…キャパシタ充放電時間調整回路
７１…補正量生成回路
７２…目標信号生成回路
７３…加算回路
７４…減算回路
８０…ＰＷＭ変調回路
８１，８２…三角波発生回路
８３，８４…コンパレータ
９０…スイッチ素子駆動回路
１００…スイッチング制御回路
２０１…インバータ装置
２０４Ａ，２０４Ｂ…インバータ装置
２０５Ａ，２０５Ｂ…インバータ装置
２０６Ｕ，２０６Ｖ，２０６Ｗ…インバータ装置
【図１】
2015030152.tif 000003
【図２】
2015030152.tif 000004
【図３】
2015030152.tif 000005
【図４】
2015030152.tif 000006
【図５】
2015030152.tif 000007
【図６】
2015030152.tif 000008
【図７】
2015030152.tif 000009
【図８Ａ】
2015030152.tif 000010
【図８Ｂ】
2015030152.tif 000011
【図９】
2015030152.tif 000012
【図１０】
2015030152.tif 000013
【図１１】
2015030152.tif 000014
【図１２】
2015030152.tif 000015
【図１３】
2015030152.tif 000016
【図１４】
2015030152.tif 000017
【図１５】
2015030152.tif 000018
【図１６】
2015030152.tif 000019
【図１７】
2015030152.tif 000020
【図１８】
2015030152.tif 000021
【図１９】
2015030152.tif 000022
【国際調査報告】
2015030152.tif 000023
2015030152.tif 000024