【手続補正書】
【提出日】平成23年6月30日(2011.6.30)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に備えられたゲート電極および前記ゲート電極の側壁面に備えられたスペーサを含むゲート構造物と、
前記ゲート構造物の両側の前記半導体基板内に形成されたソース／ドレーン領域と、
前記ゲート構造物上に備えられたエッチング停止膜と、
を含み、
前記エッチング停止膜は、前記スペーサ上の第１領域および前記ゲート電極の上面上の第２領域を含み、
前記第１領域の厚さは、前記第２領域の厚さの８５％以下であることを特徴とする半導体素子。
【請求項２】
前記エッチング停止膜は、前記ソース／ドレーン領域上にまで延長された第３領域をさらに含み、
前記第１領域の厚さは、前記第３領域の厚さの８５％以下であることを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記エッチング停止膜を介在して、前記ゲート構造物を覆う引張応力膜をさらに含むことを特徴とする請求項１または２に記載の半導体素子。
【請求項４】
前記ゲート構造物および前記ソース／ドレーン領域はＮＭＯＳトランジスタを構成することを特徴とする請求項１〜３のいずれか一項に記載の半導体素子。
【請求項５】
前記エッチング停止膜は、ＰＥ−ＴＥＯＳ膜で形成されることを特徴とする請求項１〜４のいずれか一項に記載の半導体素子。
【請求項６】
前記第１領域の少なくとも一部は、厚さが０であることを特徴とする請求項１〜５のいずれか一項に記載の半導体素子。
【請求項７】
前記ゲート電極および前記ソース／ドレーン領域はＧｅ、Ｘｅ、Ｃ、Ｆ、またはこれらの組み合わせを含む非晶質化物質を含むことを特徴とする請求項１〜６のいずれか一項に記載の半導体素子。
【請求項８】
ＮＭＯＳトランジスタ領域およびＰＭＯＳトランジスタ領域を含む半導体基板と、
前記半導体基板の前記ＮＭＯＳトランジスタ領域上に備えられた第１ゲート電極、および前記第１ゲート電極の側壁面に備えられた第１スペーサを含む第１ゲート構造物と、
前記第１ゲート構造物の両側の前記半導体基板内に形成された第１ソース／ドレーン領域と、
前記半導体基板の前記ＰＭＯＳトランジスタ領域上に備えられた第２ゲート電極、および前記第２ゲート電極の側壁面に備えられた第２スペーサを含む第２ゲート構造物と、
前記第２ゲート構造物の両側の前記半導体基板内に形成された第２ソース／ドレーン領域と、
前記第１および前記第２ゲート構造物上に備えられたエッチング停止膜と、
を含み、
前記エッチング停止膜は、前記第１および第２スペーサ上のそれぞれの第１領域および前記第１および第２ゲート電極の上面上のそれぞれの第２領域を含み、
前記第１および第２スペーサ上のそれぞれの第１領域の厚さは、前記第１および第２スペーサ上のそれぞれの第２領域の厚さの８５％以下であることを特徴とする半導体素子。
【請求項９】
前記エッチング停止膜は、前記第１ソース／ドレーン領域および前記第２ソース／ドレーン領域上にまで延長された第３領域をさらに含み、
前記第１領域の厚さは、前記第３領域の厚さの８５％以下であることを特徴とする請求項８に記載の半導体素子。
【請求項１０】
前記エッチング停止膜を介在して、前記ＮＭＯＳトランジスタ上の前記第１ゲート構造物を覆う引張応力膜をさらに含むことを特徴とする請求項８または９に記載の半導体素子。
【請求項１１】
前記エッチング停止膜を介在して、前記ＰＭＯＳトランジスタ上の前記第２ゲート構造物を覆う圧縮応力膜をさらに含むことを特徴とする請求項８〜１０のいずれか一項に記載の半導体素子。
【請求項１２】
前記エッチング停止膜はＰＥ−ＴＥＯＳ膜で形成されることを特徴とする請求項８〜１１のいずれか一項に記載の半導体素子。
【請求項１３】
前記第１領域の少なくとも一部は厚さが０であることを特徴とする請求項８〜１２のいずれか一項に記載の半導体素子。
【請求項１４】
前記ゲート電極および前記ソース／ドレーン領域はＧｅ、Ｘｅ、Ｃ、Ｆ、またはこれらの組み合わせを含む非晶質化物質を含むことを特徴とする請求項８〜１３のいずれか一項に記載の半導体素子。
【請求項１５】
半導体基板を提供し、
前記半導体基板上にゲート電極、および前記ゲート電極の側壁面にスペーサを備えるゲート構造物を形成し、
前記ゲート構造物の両側の前記半導体基板内にソース／ドレーン領域を形成し、
前記ゲート構造物上にエッチング停止膜を形成し、
前記エッチング停止膜上に引張応力膜を形成することを含み、
前記エッチング停止膜は、前記スペーサ上の第１領域および前記ゲート電極の上面上の第２領域を含み、
前記第１領域の厚さは、前記第２領域の厚さの８５％以下であることを特徴とする半導体素子の製造方法。
【請求項１６】
前記エッチング停止膜は、前記ソース／ドレーン領域上にまで延長された第３領域をさらに含み、
前記第１領域の厚さは、前記第３領域の厚さの８５％以下であることを特徴とする請求項１５に記載の半導体素子の製造方法。
【請求項１７】
前記エッチング停止膜は、ＰＥＣＶＤ法で形成されることを特徴とする請求項１５または１６に記載の半導体素子の製造方法。
【請求項１８】
前記エッチング停止膜を形成することは、
前記ゲート構造物上に予備エッチング停止膜を形成し、
前記予備エッチング停止膜を等方性エッチングする際に、前記第２領域は残し、前記第１領域は少なくとも一部が完全に除去されるようにエッチングすることを含むことを特徴とする請求項１５〜１７のいずれか一項に記載の半導体素子の製造方法。
【請求項１９】
前記ゲート電極を非晶質化することをさらに含み、
前記引張応力膜を形成した後、非晶質化された前記第１ゲート電極を再結晶化することをさらに含む請求項１５〜１８のいずれか一項に記載の半導体素子の製造方法。
【請求項２０】
前記非晶質化することは、
前記ゲート電極にＧｅ、Ｘｅ、Ｃ、Ｆ、またはこれらの組み合わせを含む非晶質化物質をイオン注入することを含み、
前記再結晶化することは、非晶質化された前記ゲート電極を熱処理することを含むことを特徴とする請求項１９に記載の半導体素子の製造方法。
【請求項２１】
ＮＭＯＳトランジスタ領域およびＰＭＯＳトランジスタ領域を含む半導体基板を提供し、
ＮＭＯＳトランジスタ領域の前記半導体基板上に第１ゲート電極、および前記第１ゲート電極の側壁面に第１スペーサを備える第１ゲート構造物を形成し、
ＰＭＯＳトランジスタ領域の前記半導体基板上に第２ゲート電極、および前記第２ゲート電極の側壁面に第２スペーサを備える第２ゲート構造物を形成し、
前記第１ゲート構造物の両側の前記半導体基板内に第１ソース／ドレーン領域を形成し、
前記第２ゲート構造物の両側の前記半導体基板内に第２ソース／ドレーン領域を形成し、
前記第１および前記第２ゲート構造物上にエッチング停止膜を形成し、
前記エッチング停止膜上に引張応力膜を形成することを含み、
前記エッチング停止膜は、前記第１および第２スペーサ上のそれぞれの第１領域および前記第１および第２ゲート電極の上面上のそれぞれの第２領域を含み、
前記第１および第２スペーサ上のそれぞれの第１領域の厚さは、前記第１および第２スペーサ上のそれぞれの第２領域の厚さの８５％以下であることを特徴とする半導体素子の製造方法。
【請求項２２】
前記エッチング停止膜は、前記第１ソース／ドレーン領域および前記第２ソース／ドレーン領域上にまで延長された第３領域をさらに含み、
前記第１領域の厚さは、前記第３領域の厚さの８５％以下であることを特徴とする請求項２１に記載の半導体素子の製造方法。
【請求項２３】
前記エッチング停止膜は、ＰＥＣＶＤ法で形成されることを特徴とする請求項２１または２２に記載の半導体素子の製造方法。
【請求項２４】
前記エッチング停止膜を形成することは、
前記第１ゲート構造物および前記第２ゲート構造物上に予備エッチング停止膜を形成し、
前記予備エッチング停止膜を等方性エッチングする際に、前記第２領域は残し、前記第１領域は少なくとも一部が完全除去されるようにエッチングすることを含むことを特徴とする請求項２１〜２３のいずれか一項に記載の半導体素子の製造方法。
【請求項２５】
前記第１ゲート電極および前記第２ゲート電極を非晶質化することを含み、
前記引張応力膜を形成した後、非晶質化された前記第１ゲート電極および前記第２ゲート電極を再結晶化することをさらに含むことを特徴とする請求項２１〜２４のいずれか一項に記載の半導体素子の製造方法。
【請求項２６】
前記非晶質化することは、
前記第１ゲート電極および前記第２ゲート電極にＧｅ、Ｘｅ、Ｃ、Ｆ、またはこれらの組み合わせを含む非晶質化物質をイオン注入することを含み、
前記再結晶化することは非晶質化された前記第１ゲート電極、および前記第２ゲート電極を熱処理することを含む請求項２５に記載の半導体素子の製造方法。
【請求項２７】
前記再結晶化前に、前記ＰＭＯＳトランジスタ領域上の前記引張応力膜を選択的に除去することをさらに含むことを特徴とする請求項２５または２６に記載の半導体素子の製造方法。
【請求項２８】
前記ＰＭＯＳトランジスタ領域上の前記引張応力膜を選択的に除去し、
前記ＮＭＯＳ領域上の残留する前記引張応力膜および前記ＰＭＯＳ領域上のエッチング停止膜上に圧縮応力膜を形成し、
前記ＮＭＯＳ領域上の前記圧縮応力膜を選択的に除去することをさらに含む請求項２１〜２７のいずれか一項に記載の半導体素子の製造方法。