【事件の表示】
　平成１１年特許願第２７３４１７号「半導体装置」拒絶査定不服審判事件〔平成１３年　４月１３日出願公開、特開２００１−１０２４４３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１１年９月２７日の出願であって、平成１９年４月２日付けで手続補正がなされ、平成２０年３月１７日付けで拒絶査定がなされ、それに対して、同年５月７日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明
　本願の請求項１に係る発明（以下「本願発明」という。）は、平成１９年４月２日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された事項により特定される以下のとおりのものである。
　
「【請求項１】
　第１のＭＯＳＦＥＴと、それよりも低い電源電圧が供給される第２のＭＯＳＦＥＴとを有し、
　前記第１のＭＯＳＦＥＴにおける第１のゲート絶縁膜は、シリコン酸化膜から構成され、
　前記第２のＭＯＳＦＥＴにおける第２のゲート絶縁膜は、タンタル酸化膜、シリコン窒化膜、アルミナのうちのいずれかから、前記第１のゲート絶縁膜よりもキャパシタンスの大きいものとして構成され、且つこれのゲート電極はチタン窒化物及びタングステン窒化物のいずれかによって構成され、
　前記第１及び第２のＭＯＳＦＥＴのＳ／Ｄを金属シリサイドとした、
ことを特徴とする半導体装置。」
　
３．引用刊行物に記載された発明
（３−１）引用刊行物１：特開平１１−７４３６９号公報
（３−１−１）原査定の拒絶の理由に引用された、本願の出願前に日本国内で頒布された引用刊行物１には、図８ないし１９、２０ないし２５、３１とともに、以下の事項が記載されている。（下線は、当合議体にて付加したものである。以下同じ。）
　
「【０００１】
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関し、特に、同一基板上に異なる材料および／または異なる厚さのゲート酸化膜および／またはゲート電極が形成された半導体装置およびこの半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、ＤＲＡＭ(Dynamic Random Access Memory)等のＬＳＩ(Large-scale Integration) 回路装置を構成するトランジスタには、単一膜厚のゲート酸化膜を用いているのが普通である。この場合の利点として、製造工程が単純であり、それゆえにコストを低く維持でき、また歩留まりも高く維持できるという点があげられる。反面、高速動作を追求した最新のトランジスタを採用できないため、性能を犠牲にしなくてはならない面もある。
【０００３】
近年、同一基板上に２種類のゲート絶縁膜やゲート電極を形成することが要求されている。これは、同一半導体基板に形成された回路中に２種類以上の電源電圧が加わるような場合、信頼性上の制約から高電圧回路部分のトランジスタのゲート絶縁膜を厚くするなどの工夫が必要なためである。例えば、ＤＲＡＭやＥＥＰＲＯＭ(electrically erasable and programmable read-only memory) のセル内トランジスタのゲート絶縁膜を他の回路部のゲート絶縁膜に比べて厚くすることなどが要求されている。
「【００４１】
【発明の実施の形態】
第１実施形態
以下、本発明の第１実施形態に係る半導体装置の製造方法を図８から図１９を参照して説明する。
【００４２】図８はこの発明の第１実施形態〜第５実施形態に係る半導体装置の製造方法を説明するための図面であり、同一基板上に膜厚や材料の異なるゲート電極／ゲート絶縁膜が形成される半導体装置の平面構成を示している。図９から図１２は第１実施形態の製造方法における各工程を説明するための図面であり、図８に示される破断線XIａ−XIａでの断面を右側に、破断線XIｂ−XIｂの断面を左側に示している。図１３から図１６は図９から図１２に示される各工程における半導体装置の上面図である。図１７から図１８は第１実施形態の製造方法を説明するための図面であり、図８に示される破断線XIII−XIIIでの断面図を示す。図１９は第１実施形態の製造方法において図１０（ｃ）と図１４（ｃ）に示される工程時の半導体装置の斜視図を示す。
【００４３】
図８において、参照符号１は素子分離領域、参照符号２はゲート配線領域、参照符号３ａ，３ｂは拡散領域を示している。
【００４４】
先ず、シリコン基板２０１にウエル領域（図示せず）やＳＴＩ構造の素子分離領域２０２が形成される。その後、ゲート酸化膜２０３が熱酸化法で形成され、その上にポリＳｉ膜２０４、シリコン窒化膜２０５がそれぞれＣＶＤ法で積層形成される
【００４５】次に、
ポリＳｉ膜２０４／シリコン窒化膜２０５の積層膜がリソグラフィー／ドライエッチング技術によりゲート配線に対応した形状にパターニングされる。続いて、パターニングされたゲート配線をマスクとして不純物のイオン注入が行われ、ＬＤＤ(Lightly Doped Drain) 層が形成される。その後、パターニングされたゲート配線側壁にシリコン酸化膜２０７が形成される。このようにして、ダミーのゲート配線、および側壁絶縁膜２０７からなるダミーゲート配線構造が形成される。続いて、このダミーゲート配線構造をマスクとして、不純物のイオン注入が行われる。その後、熱処理を行うことによりソース・ドレイン拡散領域２０６が形成される。
【００４６】次に、
主として第１のトランジスタが形成される領域（図８の拡散領域３ａ）をフォトレジスト２０９で覆い、ＳｉＮ４膜２０５およびポリＳｉ膜２０４が、それぞれ例えば加熱燐酸溶液およびヒドラジン溶液で順次除去され、これにより、溝部２１０が形成される。
【００４７】ここで、第２のトランジスタが形成される領域（図８の拡散領域３ｂ）に形成されたダミーゲート構造が取り除かれた状態を、図１９に示す。
【００４８】次に、
露出された領域のシリコン基板２０１の表面に熱酸化法によりゲート酸化膜２１１が形成され、さらに全面にタングステン膜２１２が形成される
【００４９】次に、
ＣＭＰ法で溝部以外に形成されたタングステン膜２１２が除去され、溝内にのみタングステン膜２１２が残置される
【００５０】続いて、
ポリＳｉ膜２０４上のＳｉＮ膜２０５を、加熱燐酸溶液により剥離することにより、ポリＳｉ膜２０４が露出され、溝部２１３が形成され
【００５１】次に、
タングステン膜２１４が全面に堆積される。
【００５２】次に、
ＣＭＰ法でタングステン膜２１４が研磨され、溝内にのみタングステン膜２１４が残置される
【００５３】以上のようにして主要な工程が終了し、ゲート酸化膜の膜厚が異なる第１および第２のトランジスタを比較的簡単な工程で作製することができる。この後は、通常の配線工程等を行い、半導体集積回路が完成される。」
「【００５８】第２実施形態
次に、この発明の第２実施形態に係る半導体装置の製造方法について、図２０（ａ）から図２５（ｅ）を参照して説明する。
【００５９】この第２実施形態の製造方法により製造される半導体装置の平面構成は、第１実施形態で用いられた図８に示される構成と同様である。更に、第１実施形態と実質的に同一、あるいは対応する構成要素には、同一の参照符号を付して詳細な説明は省略する。
【００６０】図２０（ａ）から図２３（ｉ）は、この発明の第２実施形態の製造方法における各工程を説明するための図面であり、図８に示される破断線XIａ−XIａを右側に、破断線XIｂ−XIｂの断面を左側に示す。図２４（ａ）から図２５（ｅ）は、図８に示される破断線XIII−XIIIでの断面図を示す。
【００６１】
この第２実施形態の製造方法では、図２０（ａ）から図２１（ｃ）に示される工程、および図２４（ａ）に示される工程は、前述した第１実施形態における図９（ａ）から図１０（ｃ）に示される工程と、図１７（ａ）に示される工程と基本的に同じ工程である。
【００６２】
図２１（ｃ）、図２４（ａ）における工程の後、全面にゲート絶縁膜２２１として例えばＳｉＯＮ膜等が堆積される。
【００６３】続いて、
ゲート絶縁膜２２１上にタングステン膜２１２が形成され、このタングステン膜２１２により溝内が埋め込まれる
【００６４】次に、ＣＭＰ法で溝部以外に形成されたタングステン膜２１２およびゲート絶縁膜２２１が除去され、溝内にのみタングステン膜２１２が残置される（図２２（ｆ）、図２４（ｃ））。
【００６５】続いて、ポリＳｉ膜２０４上のＳｉＮ膜２０５が除去され、ポリＳｉ膜２０４が露出され、溝部２１３が形成される（図２２（ｇ））。
【００６６】次に、タングステン膜２１４が全面に堆積される。ゲート絶縁膜２２１が堆積される際には、ポリＳｉ膜２０４の断面にもこのゲート絶縁膜が堆積されるため、ポリＳｉ膜２０４とタングステン膜２１２とが絶縁される。しかし、タングステン膜２１４が形成されることにより（図２４（ｃ））、ポリＳｉ膜２０４とタングステン膜２１２とがタングステン膜２１４を介して接続される（図２３（ｈ）、図２５（ｄ））。
【００６７】次に、ＣＭＰ法でタングステン膜２１４が研磨され、溝内にのみタングステン膜２１４が残置される（図２３（ｉ）、図２５（ｅ））。
【００６８】
以上のようにして主要な工程が終了し、ゲート絶縁膜の膜種が異なる第１および第２のトランジスタが比較的簡単な工程で作製される。この後は、通常の配線工程等が行われ、半導体集積回路が完成される。
【００６９】この第２実施形態によっても、前述した第１実施形態と同様に、従来の第１および第２の問題点を解消することが可能となる。」
「【００８０】次に、前述した第１実施形態〜第３実施形態により製造される第１および第２のトランジスタを適用した例を、図３１、図３２を参照して説明する。
【００８１】第１実施形態〜第３実施形態と実質的に同一、あるいは対応する構成要素には、同一の参照符号を付している。
【００８２】
図３１（ａ）は、この発明をＤＲＡＭ(Dynamic Random Access Memory)混載デバイスに適用したものを示す。この半導体装置では、第１のトランジスタ（右側断面図）をＤＲＡＭのメモリセル部に、第２のトランジスタ（左側断面図）をロジック部に適用している。すなわち、メモリセル部には比較的厚いシリコン酸化膜２０３を用いることにより信頼性を確保し、ロジック部には薄いシリコン酸化膜２３１を用いることにより高速動作を確保している。
　
（３−１−２）引用刊行物１の「同一半導体基板に形成された回路中に２種類以上の電源電圧が加わるような場合、信頼性上の制約から高電圧回路部分のトランジスタのゲート絶縁膜を厚くするなどの工夫が必要なためである。例えば、ＤＲＡＭ・・・のセル内トランジスタのゲート絶縁膜を他の回路部のゲート絶縁膜に比べて厚くすることなどが要求されている。」（【０００３】）、「図３１（ａ）は、この発明をＤＲＡＭ(Dynamic Random Access Memory)混載デバイスに適用したものを示す。この半導体装置では、第１のトランジスタ（右側断面図）をＤＲＡＭのメモリセル部に、第２のトランジスタ（左側断面図）をロジック部に適用している。すなわち、メモリセル部には比較的厚いシリコン酸化膜２０３を用いることにより信頼性を確保し、ロジック部には薄いシリコン酸化膜２３１を用いることにより高速動作を確保している。」（【００８２】）という記載から、図３１（ａ）に記載されたＤＲＡＭにおいて、ロジック部に適用されている第２のトランジスタには、メモリセル部に適用されている第１のトランジスタよりも、低い電源電圧が供給されていることは、明らかである。
　
（３−１−３）図３１（ａ）に記載されたＤＲＡＭにおいて、「比較的厚いシリコン酸化膜２０３」及び「薄いシリコン酸化膜２３１」は、各々「第１のトランジスタ」及び「第２のトランジスタ」のゲート絶縁膜であり、第２のトランジスタのゲート絶縁膜のキャパシタンスは、第１のトランジスタのゲート絶縁膜のキャパシタンスよりも大きいことも明らかである。
　
（３−１−４）図３１（ａ）に記載されたＤＲＡＭにおいて、溝内に埋め込まれた「タングステン膜２１２」は、「第２のトランジスタ」のゲート電極であることは明らかである。
　
（３−１−５）上記記載からみて、引用刊行物１には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「第１のトランジスタと、それよりも低い電源電圧が供給される第２のトランジスタとを有し、
　前記第１のトランジスタにおけるゲート絶縁膜は、比較的厚いシリコン酸化膜２０３から構成され、
　前記第２のトランジスタにおけるゲート絶縁膜は、薄いシリコン酸化膜２３１から、前記第１のトランジスタにおけるゲート絶縁膜よりもキャパシタンスの大きいものとして構成され、かつこれのゲート電極は、タングステン膜２１２によって構成され、
　第１及び第２のトランジスタは、ソース・ドレイン拡散領域２０６を有するＤＲＡＭ混載デバイス。」
　
（３−２）引用刊行物２：特開平１０−１７８１７０号公報
　原査定の拒絶の理由に引用された、本願の出願前に日本国内で頒布された引用刊行物２には、以下の事項が記載されている。
　
「【０００１】
 【発明の属する技術分野】本発明は、微細化されたＭＯＳトランジスタにより構成される半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、半導体装置はより一層の高集積化及び微細化が促進されており、ゲート長が０．１μｍ以下のＭＯＳトランジスタの実用化が要望されている。このような微細なＭＯＳトランジスタでは、ゲート酸化膜の膜厚が２ｎｍ程度になると予想される。
【０００３】しかしながら、ゲート酸化膜の膜厚が３ｎｍ以下になると、直接トンネル現象が顕著になり、ゲートリーク電流が急増する。ゲートリーク電流が増大すると、トランジスタの信頼性が低下するだけでなく、消費電力増加も無視できない。また、従来は、通常、基板表面を熱酸化させることによりゲート酸化膜を形成している。しかし、熱酸化により膜厚が３ｎｍ以下のゲート酸化膜を制御性よく形成することは困難である。ゲート長が０．１μｍ以下のＭＯＳトランジスタの場合、ゲート酸化膜の僅かな膜厚の揺らぎにより、トランジスタのスレッショルド電圧Ｖthやゲートリーク電流等の特性が大きく変化してしまう。
【０００４】従って、ゲート長が０．１μｍ以下の微細なＭＯＳトランジスタを形成するためには、ゲート絶縁膜の材料として高誘電率材料を使用し、実膜厚を厚くする必要がある。
従来、高誘電率であり、微細なＭＯＳトランジスタのゲート絶縁膜材料として、Ｔａ
2 
Ｏ
5 
（タンタルオキサイド）が有望視されている。また、Ｔａ
2
 Ｏ
5 
は、ギガビットＤＲＡＭ用のキャパシタ材料としても研究されており、窒化膜との２層構造とすることによりリーク電流が改善されることが判明している。
【０００５】
【発明が解決しようとする課題】しかしながら、ゲート絶縁膜としてシリコン基板上にＴａ2 Ｏ5 膜又は窒化膜とＴａ2 Ｏ5 膜との２層膜を形成すると、シリコン基板とＴａ2 Ｏ5 膜との界面、シリコン基板と窒化膜の界面又は窒化膜とＴａ2 Ｏ5 膜との界面に多量の界面準位や固定電荷が存在し、トランジスタのスレッショルド電圧Ｖthが不安定になったり、増幅率（ｇm ）等の特性にばらつきが発生するという問題点がある。」
「【００１３】
 【発明の実施の形態】以下、本発明の実施の形態について、添付の図面を参照して説明する。
（第１の実施の形態）図１〜図３は本発明の実施の形態の半導体装置の製造方法を工程順に示す断面図である。
【００１４】まず、図１に示すように、通常の方法により、シリコン半導体基板１１の表面を選択酸化させて、半導体基板１１を複数の素子領域に分離するＬＯＣＯＳ（Local Oxidation of Silicon）膜１２を形成する。次に、図２に示すように、
半導体基板１１の表面を硝酸に浸漬しその表面を化学的に酸化させて、シリコン酸化膜（ＳｉＯ
2 
膜）１３を形成する。
【００１５】その後、
ＣＶＤ法により、基板１１上の全面にＴａ
2
 Ｏ
5 
を堆積して、厚さが約５ｎｍのＴａ
2 
Ｏ
5
 膜１４を形成する。なお、シリコン酸化膜１３とＴａ
2
 Ｏ
5 
膜１４とにより構成されるゲート絶縁膜の厚さは、シリコン酸化膜換算（シリコン酸化膜の比誘電率を３．９としたときの膜厚換算）で３ｎｍ以下、より好ましくは２ｎｍ程度とすることが好ましい。
【００１６】次いで、図３に示すように、
ゲート電極として、仕事関数がｐ型Ｓｉとｎ型Ｓｉとのバンドギャップのほぼ中間にあるＴｉＮをＣＶＤ法により堆積した後、フォトリソグラフィ工程によってＴｉＮを所定の形状にパターニングすることによりゲート電極１５を形成する。
　
４．対比
（４−１）刊行物発明の「第１のトランジスタ」及び「第２のトランジスタ」は、ともにＭＯＳＦＥＴであることは明らかであり、各々本願発明の「第１のＭＯＳＦＥＴ」及び「第２のＭＯＳＦＥＴ」に相当する。
　
（４−２）刊行物発明の「第１のトランジスタにおけるゲート絶縁膜」、「第２のトランジスタにおけるゲート絶縁膜」、「ソース・ドレイン拡散領域２０６」及び「ＤＲＡＭ混載デバイス」は、各々本願発明の「第１のゲート絶縁膜」、「第２のゲート絶縁膜」、「第１及び第２のＭＯＳＦＥＴのＳ／Ｄ」及び「半導体装置」に相当する。
　
（４−３）そうすると、本願発明と刊行物発明とは、
「第１のＭＯＳＦＥＴと、それよりも低い電源電圧が供給される第２のＭＯＳＦＥＴとを有し、
　前記第１のＭＯＳＦＥＴにおける第１のゲート絶縁膜は、シリコン酸化膜から構成され、
　前記第２のＭＯＳＦＥＴにおける第２のゲート絶縁膜は、前記第１のゲート絶縁膜よりもキャパシタンスの大きいものとして構成された半導体装置。」
である点で一致し、次の３点で相違する。
　
（相違点１）本願発明では、「第２のＭＯＳＦＥＴにおける第２のゲート絶縁膜は、タンタル酸化膜、シリコン窒化膜、アルミナのうちのいずれかから」「構成され」ているのに対して、刊行物発明では、「第２のトランジスタにおけるゲート絶縁膜は、薄いシリコン酸化膜２３１から」「構成され」ている点。
　
（相違点２）本願発明では、「第２のＭＯＳＦＥＴ」「のゲート電極はチタン窒化物及びタングステン窒化物のいずれかによって構成され」ているのに対して、刊行物発明では、「第２のトランジスタ」「のゲート電極は、タングステン膜２１２によって構成され」ている点。
　
（相違点３）本願発明では、「第１及び第２のＭＯＳＦＥＴのＳ／Ｄを金属シリサイドとし」ているのに対して、刊行物発明では、「ソース・ドレイン拡散領域２０６」を金属シリサイドとすることについては記載されていない点。
　
５．判断
（５−１）相違点１について
　ＭＯＳＦＥＴにおいて、高速化、低消費電力化のために、ゲート絶縁膜の膜厚を薄くしたり、ゲート絶縁膜として高誘電率材料を使用することにより、ゲート容量を大きくすることは、以下の周知例１及び２に記載されるように従来周知である。
（ア）周知例１：特開平１０−１６３１９７号公報には、以下の事項が記載されている。
「【０００４】一方、超ＬＳＩの高速化、低消費電力化のために、ＭＯＳＦＥＴのゲート酸化膜の薄膜化が行われているが、３ｎｍ以下の膜厚では直接トンネリングによるゲート・リークが顕著となる。これを回避する方法としては、微細化によりゲート面積を縮小する方法が、例えば、Ｈ．Ｓ．Ｍｏｍｏｓｅ他らによって、Ｉｎｔｅｒｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ　Ｍｅｅｔｉｎｇ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ（５９３−５９７項、１９９４年）に報告され、また、窒化膜等の高誘電膜を用いて絶縁膜厚が厚くてもゲート容量が大きくできるようにする方法が、例えば、Ｘ．Ｊ．Ｗａｎｇ他らによって、ＶＬＳＩ　Ｔｅｃｈｎｏｌｏｇｙ　Ｓｙｍｐｏｓｉｕｍ　Ｄｉｇｅｓｔ（１０９−１１０項、１９９５年）に提案されている。」
　
（イ）周知例２：特開平７−１９３１４７号公報には、以下の事項が記載されている。
「【０００２】
【従来の技術】半導体集積回路は、年々微細化の傾向にある。それに伴い絶縁膜も薄膜化の傾向にある。そのため、その薄膜化に見合う絶縁耐圧の向上が求められている。また、容量が必要な部分では、薄膜化に伴う絶縁耐圧の低下を補うために絶縁膜の誘電率を向上する努力がなされている。」
「【０００６】ＭＯＳトランジスタのゲート酸化膜も低電圧化と高速化を同時に満たすために薄膜化が必要であり、現在Ｓｉの熱酸化膜をさらに高温窒化して絶縁耐圧やホットキャリア耐圧、リーク特性をあげる開発が進んでいる。」
　
　そして、引用刊行物１には、「【０００１】　【発明の属する技術分野】本発明は・・・同一基板上に
異なる材料および／または異なる厚さのゲート酸化膜
ＤＲＡＭの
メモリセル部には比較的厚いシリコン酸化膜２０３を用いることにより信頼性を確保し、ロジック部には薄いシリコン酸化膜２３１を用いることにより高速動作を確保している。
　してみれば、刊行物発明において、第２のトランジスタのゲート絶縁膜のキャパシタンスを大きくするために、「薄いシリコン酸化膜２３１」に換えて、例えば、ＳｉＮＯ膜のようなシリコン酸化膜よりも誘電率の高い材料を採用することは、引用刊行物１に接した当業者であれば、容易に想到し得たことである。
　そして、高誘電率のゲート絶縁膜材料として、Ｔａ2 Ｏ5 （タンタルオキサイド）は、引用刊行物２に記載されているように、一般によく知られた材料であるから、刊行物発明の１の「第２のトランジスタにおけるゲート絶縁膜」である「薄いシリコン酸化膜２３１」に換えて、引用刊行物２に記載された「Ｔａ2 Ｏ5 （タンタルオキサイド）」を採用し、本願発明のように、「第２のＭＯＳＦＥＴにおける第２のゲート絶縁膜は、タンタル酸化膜」「から」「構成され」るようにすることは、当業者が容易に想到し得たことである。
　よって、相違点１は、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（５−２）相違点２について
　ＭＯＳＦＥＴのゲート電極として、ＴｉＮを使用することは、引用刊行物２に記載されており、刊行物発明において、引用刊行物２に記載されたゲート電極材料であるＴｉＮを採用することにより、本願発明のように、「第２のＭＯＳＦＥＴ」「のゲート電極」を「チタン窒化物」「によって構成」することは、当業者が容易になし得たことである。
　よって、相違点２は、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（５−３）相違点３について
　ＭＯＳＦＥＴのソース・ドレイン拡散領域をシリサイド化することは、以下の周知例３ないし５に記載されるように従来周知である。
　
（ア）周知例３：特開平１１−２２４８６３号公報には、以下の事項が記載されている。
「【０００１】
【発明の属する技術分野】この発明は、半導体装置及びその製造方法に係り、より詳しくは、ソース/ドレイン等の半導体領域に直接接するコンタクト層として（シリコンと金属元素との金属間化合物である）シリサイド層を用いる半導体装置及びその製造方法に関する。
【０００５】また、浅い半導体領域にコンタクトを形成する場合、コンタクト抵抗の増加が問題になる。コンタクト抵抗の増加を抑制するには、半導体領域の表面にＳｉ化合物であるＣｏ−Ｓｉ合金（ＣｏＳｉ2）層等のシリサイド層を形成すると効果的であることが知られている。」
　
（イ）周知例４：特開平１１−１４５４５３号公報には、以下の事項が記載されている。
　「【０００２】
【従来の技術】ＭＯＳ（Metal-Oxide-Semiconductor ）型トランジスタの微細化にともない、電流駆動能力の向上のため、ソース・ドレイン領域の低抵抗化が求められている。その方法として、チタン（Ｔｉ）、コバルト（Ｃｏ）等の金属によるシリサイド化が広く知られている。」
　
（ウ）周知例５：特開平１１−１１１９７５号公報には、以下の事項が記載されている。
　「【０００４】次に、イオン注入法により、素子形成領域２のゲート酸化膜４及びゲート電極５近傍に、例えば、二フッ化ホウ素（ＢＦ2）イオンを注入した後、窒素雰囲気中でアニール処理を施して注入したＢＦ2イオンを活性化し、ソース８及びドレイン９を形成する（図５（ｃ）参照）。次に、図６（ａ）に示すように、スパッタ法により、基板全面に所定の膜厚のチタン（Ｔｉ）膜１０を形成した後、その上に窒化チタン（ＴｉＮ）膜１１を形成する。次に、アルゴン（Ａｒ）雰囲気中でアニール処理を施して、ゲート電極５、ソース８及びドレイン９上のＴｉ膜１０及びＴｉＮ膜１１をシリサイド化してＴｉシリサイド膜１２を形成した後、素子分離酸化膜３及びサイドウォール７上の反応していないＴｉ膜１０及びＴｉＮ膜１１を除去する（図６（ｂ）参照）。この後、周知の層間絶縁膜の形成工程と配線工程を経て、ＭＯＳ電界効果トランジスタを作製する。以上説明した製造方法によれば、ゲート電極５、ソース８及びドレイン９の低抵抗化を達成できるので、ショートチャンネル効果を抑制できる。」
　
　したがって、刊行物発明に対して、上記周知の技術を適用し、ソース・ドレイン拡散領域をシリサイド化することにより、本願発明のように、「第１及び第２のＭＯＳＦＥＴのＳ／Ｄを金属シリサイドと」することは、当業者が容易になし得たことである。
　よって、相違点３は、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（５−４）まとめ
　以上検討したとおり、本願発明と刊行物発明との相違点は、当業者が、引用刊行物２に記載された公知技術及び周知技術を勘案することにより容易に想到し得た範囲に含まれる程度のものにすぎず、本願発明は、引用刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。