【事件の表示】
　特願２００２−１７８００８「液晶表示装置のデータ駆動装置及び方法」拒絶査定不服審判事件〔平成１５年７月２５日出願公開、特開２００３−２０８１３５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　この出願は、平成１４年６月１９日（パリ条約による優先権主張２００２年１月１４日、大韓民国）の特許出願であって、平成１９年３月１４日付けで最初の拒絶理由が通知され、平成１９年７月１０日付けで手続補正がされたが、平成１９年９月１３日付けで拒絶査定がされたのに対して、平成２０年１月１５日に拒絶査定不服審判の請求がされるとともに、平成２０年２月１３日付けで手続補正がされたものである。
　
第２　平成２０年２月１３日付け手続補正についての補正の却下の決定
　
［補正の却下の決定の結論］
　平成２０年２月１３日付け手続補正（以下、「本件補正」という。）を却下する。
　
［理由］
１　本件補正の内容
　本件補正は、特許請求の範囲を次のように補正する事項を含むものである。
　
（本件補正前、即ち、平成１９年７月１０日付け手続補正により補正されたもの）
「【請求項１】入力された画素データを時分割して供給するためのマルチプレクサ部と、
　前記マルチプレクサ部からの画素データを画素電圧信号に変換するためのデジタル・アナログ変換部と、
　前記デジタル・アナログ変換部からの画素電圧信号を複数の出力ラインに選択的に供給するためのディマルチプレクサ部と、
　前記ディマルチプレクサ部からの画素電圧信号をサンプリング及びホールディングして複数のデータラインに出力するためのサンプリング及びホールディング部とを具備し、
　前記マルチプレクサ部は、少なくとも２ｎ／３個(ｎは正の整数とする)のマルチプレクサを具備して少なくとも２ｎ個の画素データを少なくとも２ｎ／３個ずつ時分割して供給するマルチプレクサ・アレイであり、
　前記デジタル・アナログ変換部は、前記少なくとも２ｎ／３個のデジタル・アナログ変換器を具備して前記少なくとも２ｎ／３個の画素データを画素電圧信号に変換するデジタル・アナログ変換アレイであり、
　前記ディマルチプレクサは、少なくとも２ｎ／３個のディマルチプレクサを具備して前記少なくとも２ｎ／３個ずつの画素電圧信号を少なくとも２ｎ個の出力ラインに選択的に供給するディマルチプレクサ・アレイであり、さらに、
　信号制御部からのソース・スタート・パルスをソース・サンプリング・クロック信号により順次シフトさせ、サンプリング信号を順次発生するためのシフトレジスタ部と、
　前記サンプリング信号に応じて前記少なくとも２ｎ個の画素データを所定の単位ずつ順次ラッチして前記マルチプレクサ部に同時に出力するためのラッチ部と、
　前記サンプリング及びホールディング部からの画素電圧信号をバッファして前記複数のデータラインに出力するためのバッファ部とを具備することを特徴とする液晶表示装置のデータ駆動装置。
　【請求項２】前記デジタル・アナログ変換器はそれぞれ、
　　前記画素データを正極性の画素電圧信号に変換するための正極性部と、
　　負極性の画素電圧信号に変換するための負極性部と、
　　正極性部及び負極性部の出力を選択するマルチプレクサとを具備することを特徴とする請求項１に記載の液晶表示装置のデータ駆動装置。
　【請求項３】前記マルチプレクサはそれぞれ、第１乃至第３スイッチング制御素子のそれぞれに応じて少なくとも３個の画素データを１つのデジタル・アナログ変換器に時分割して供給するための第１乃至第３スイッチング素子を具備し、
　前記ディマルチプレクサはそれぞれ、前記第１乃至第３スイッチング制御信号のそれぞれに応じて前記デジタル・アナログ変換器からの画素電圧信号を少なくとも３個の出力ラインに選択的に供給するための第４乃至第６スイッチング素子を具備することを特徴とする請求項１に記載の液晶表示装置のデータ駆動装置。
　【請求項４】前記サンプリング及びホールディング部は、前記ディマルチプレクサ部の少なくとも２ｎ個の出力ラインのそれぞれに接続された少なくとも２ｎ個のサンプリング及びホルダを具備し、前記サンプリング及びホルダのそれぞれは、
　前記ディマルチプレクサ部の出力ラインのそれぞれに並列に接続される第１及び第２サンプリング・スイッチング素子と、
　前記サンプリング・スイッチング素子を経由した画素電圧信号を充電するための第１及び第２キャパシタと、
　前記第１及び第２キャパシタに充電された画素電圧信号をホールディングした後、前記データラインに放電する第１及び第２ホールディング・スイッチング素子とを具備することを特徴とする請求項１に記載の液晶表示装置のデータ駆動装置。
　【請求項５】前記第１キャパシタに充電される画素電圧信号をサンプリングする第１サンプリング・スイッチング素子と、前記第２キャパシタに充電された画素電圧信号をホールディング及び放電する第２ホールディング・スイッチング素子は、同一の第１スイッチング制御信号によって駆動され、
　前記第２キャパシタに充電される画素電圧信号をサンプリングする第２サンプリング・スイッチング素子と、前記第１キャパシタに充電された画素電圧信号をホールディング及び放電する第１ホールディング・スイッチング素子は、前記第１スイッチング制御信号と論理状態が反転した同一の第２スイッチング制御信号によって駆動されることを特徴とする、請求項４に記載の液晶表示装置のデータ駆動装置。
　【請求項６】シフトレジスタ部で信号制御部からのソース・スタート・パルスをソース・サンプリング・クロック信号により順次シフトさせサンプリング信号を順次発生する段階と、
　ラッチ部で前記サンプリング信号に応じて少なくとも２ｎ個(ｎは正の整数とする)の画素データを所定の単位ずつ順次ラッチし、マルチプレクサ部に同時に供給する段階と、
　前記マルチプレクサ部で入力された画素データを時分割して供給する段階と、
　デジタル・アナログ変換部で前記マルチプレクサ部からの画素データを画素電圧信号に変換する段階と、
　ディマルチプレクサ部で前記デジタル・アナログ変換部からの画素電圧信号を複数の出力ラインに選択的に供給する段階と、
　サンプリング及びホールディング部で前記ディマルチプレクサ部からの画素電圧信号をサンプリング及びホールディングする段階と、前記サンプリング及びホールディング部で出力される前記画素電圧信号をバッファし、前記少なくとも２ｎ個のデータラインに供給する段階を含むことを特徴とする液晶表示装置のデータ駆動方法。
　【請求項７】前記マルチプレクサ部で前記画素データを時分割する段階は、第１乃至第３スイッチング制御信号に応じて前記少なくとも２ｎ個の画素データを少なくとも３区間に時分割して供給する段階であり、前記ディマルチプレクサ部で前記画素電圧信号を複数の出力ラインに選択的に供給する段階は、前記第１乃至第３スイッチング制御信号に応じて前記画素電圧信号のそれぞれを少なくとも３個の出力ラインに選択的に供給する段階であることを特徴とする、請求項６に記載の液晶表示装置のデータ駆動方法。
【請求項８】前記サンプリング及びホールディング部に含まれるサンプリング及びホルダのそれぞれが、第１及び第２サンプリング・スイッチング素子と、第１及び第２キャパシタと、第１及び第２ホールディング・スイッチング素子とを具備し、
　前記サンプリング及びホールディング部で画素電圧信号をサンプリング及びホールディングする段階は、
　任意の水平期間で前記第１サンプリング・スイッチング素子が前記マルチプレクサ部からの画素電圧信号をサンプリングして前記第１キャパシタに充電にすると共に、同時に前記第２ホールディング・スイッチング素子が前記第２キャパシタに充電される前の水平期間の画素電圧信号を対応するデータラインに放電する段階と、
　次の水平期間で前記第２サンプリング・スイッチング素子が前記ディマルチプレクサ部からの画素電圧信号をサンプリングして前記第２キャパシタに充電すると共に、同時に前記第１ホールディング・スイッチング素子が前記第１キャパシタに充電される前の水平期間の画素電圧信号を対応するデータラインに放電する段階とを含むことを特徴とする、請求項６記載の液晶表示装置のデータ駆動方法。」
　
（本件補正後）
「【請求項１】入力された画素データを時分割して供給するためのマルチプレクサ部と、
　前記マルチプレクサ部からの画素データを画素電圧信号に変換するためのデジタル・アナログ変換部と、
　前記デジタル・アナログ変換部からの画素電圧信号を複数の出力ラインに選択的に供給するためのディマルチプレクサ部と、
　前記ディマルチプレクサ部からの画素電圧信号をサンプリング及びホールディングして複数のデータラインに出力するためのサンプリング及びホールディング部とを具備し、
　前記マルチプレクサ部は、少なくとも２ｎ／３個(ｎは正の整数とする)の
第１
　前記デジタル・アナログ変換部は、前記少なくとも２ｎ／３個のデジタル・アナログ変換器を具備して前記少なくとも２ｎ／３個の画素データを画素電圧信号に変換するデジタル・アナログ変換アレイであり、
　前記ディマルチプレクサ
部
　信号制御部からのソース・スタート・パルスをソース・サンプリング・クロック信号により順次シフトさせ、サンプリング信号を順次発生するためのシフトレジスタ部と、
　前記サンプリング信号に応じて前記少なくとも２ｎ個の画素データを所定の単位ずつ順次ラッチして前記マルチプレクサ部に同時に出力するためのラッチ部と、
　前記サンプリング及びホールディング部からの画素電圧信号をバッファして前記複数のデータラインに出力するためのバッファ部とを具備
し、
　
前記デジタル・アナログ変換器はそれぞれ、
　
前記画素データを正極性の画素電圧信号に変換するための正極性部と、
　
負極性の画素電圧信号に変換するための負極性部と、
　
正極性部及び負極性部の出力を選択する第２マルチプレクサとを具備し、
　
前記第１マルチプレクサはそれぞれ、第１乃至第３スイッチング制御素子のそれぞれに応じて少なくとも３個の画素データを１つのデジタル・アナログ変換器に時分割して供給するための第１乃至第３スイッチング素子を具備し、
　
前記ディマルチプレクサはそれぞれ、前記第１乃至第３スイッチング制御信号のそれぞれに応じて前記デジタル・アナログ変換器からの画素電圧信号を少なくとも３個の出力ラインに選択的に供給するための第４乃至第６スイッチング素子を具備し、
　
前記サンプリング及びホールディング部は、前記ディマルチプレクサ部の少なくとも２ｎ個の出力ラインのそれぞれに接続された少なくとも２ｎ個のサンプリング及びホルダを具備し、前記サンプリング及びホルダのそれぞれは、
　
前記ディマルチプレクサ部の出力ラインのそれぞれに並列に接続される第１及び第２サンプリング・スイッチング素子と、
　
前記サンプリング・スイッチング素子を経由した画素電圧信号を充電するための第１及び第２キャパシタと、
　
前記第１及び第２キャパシタに充電された画素電圧信号をホールディングした後、前記データラインに放電する第１及び第２ホールディング・スイッチング素子とを具備し、
　
前記第１キャパシタに充電される画素電圧信号をサンプリングする第１サンプリング・スイッチング素子と、前記第２キャパシタに充電された画素電圧信号をホールディング及び放電する第２ホールディング・スイッチング素子は、同一の第１スイッチング制御信号によって駆動され、
　
前記第２キャパシタに充電される画素電圧信号をサンプリングする第２サンプリング・スイッチング素子と、前記第１キャパシタに充電された画素電圧信号をホールディング及び放電する第１ホールディング・スイッチング素子は、前記第１スイッチング制御信号と論理状態が反転した同一の第２スイッチング制御信号によって駆動される
　【請求項２】シフトレジスタ部で信号制御部からのソース・スタート・パルスをソース・サンプリング・クロック信号により順次シフトさせサンプリング信号を順次発生する段階と、
　ラッチ部で前記サンプリング信号に応じて少なくとも２ｎ個(ｎは正の整数とする)の画素データを所定の単位ずつ順次ラッチし、マルチプレクサ部に同時に供給する段階と、
　前記マルチプレクサ部で入力された画素データを時分割して供給する段階と、
　デジタル・アナログ変換部で前記マルチプレクサ部からの画素データを画素電圧信号に変換する段階と、
　ディマルチプレクサ部で前記デジタル・アナログ変換部からの画素電圧信号を複数の出力ラインに選択的に供給する段階と、
　サンプリング及びホールディング部で前記ディマルチプレクサ部からの画素電圧信号をサンプリング及びホールディングする段階と、前記サンプリング及びホールディング部で出力される前記画素電圧信号をバッファし、前記少なくとも２ｎ個のデータラインに供給する段階を含
み、
　
前記マルチプレクサ部で前記画素データを時分割する段階は、第１乃至第３スイッチング制御信号に応じて前記少なくとも２ｎ個の画素データを少なくとも３区間に時分割して供給する段階であり、前記ディマルチプレクサ部で前記画素電圧信号を複数の出力ラインに選択的に供給する段階は、前記第１乃至第３スイッチング制御信号に応じて前記画素電圧信号のそれぞれを少なくとも３個の出力ラインに選択的に供給する段階であり、
　
前記サンプリング及びホールディング部に含まれるサンプリング及びホルダのそれぞれが、第１及び第２サンプリング・スイッチング素子と、第１及び第２キャパシタと、第１及び第２ホールディング・スイッチング素子とを具備し、
　
前記サンプリング及びホールディング部で画素電圧信号をサンプリング及びホールディングする段階は、
　
任意の水平期間で前記第１サンプリング・スイッチング素子が前記マルチプレクサ部からの画素電圧信号をサンプリングして前記第１キャパシタに充電にすると共に、同時に前記第２ホールディング・スイッチング素子が前記第２キャパシタに充電される前の水平期間の画素電圧信号を対応するデータラインに放電する段階と、
　
次の水平期間で前記第２サンプリング・スイッチング素子が前記ディマルチプレクサ部からの画素電圧信号をサンプリングして前記第２キャパシタに充電すると共に、同時に前記第１ホールディング・スイッチング素子が前記第１キャパシタに充電される前の水平期間の画素電圧信号を対応するデータラインに放電する段階とを含
　
２　本件補正の適否
（１）本件補正の目的
　本件補正で特許請求の範囲についてする補正は、以下の事項からなるものである。
ア　本件補正前の請求項１，３ないし６，８を削除すると共に、本件補正前の請求項２，７を繰り上げて、新たな請求項１，２とする事項。
イ　本件補正前の請求項２が引用する請求項１の「前記マルチプレクサ部は、少なくとも２ｎ／３個(ｎは正の整数とする)のマルチプレクサを具備して」及び「前記ディマルチプレクサは、少なくとも２ｎ／３個のディマルチプレクサを具備して」を、新たな請求項１において、それぞれ、「前記マルチプレクサ部は、少なくとも２ｎ／３個(ｎは正の整数とする)の
第１
部
ウ　本件補正前の請求項２が引用する請求項１に記載した発明特定事項である「マルチプレクサ」（上記イにより補正される第１マルチプレクサ）、「ディマルチプレクサ」及び「サンプリング及びホールディング部」を、新たな請求項１において、本件補正前の請求項３ないし５に記載した内容で限定する事項。
エ　本件補正前の請求項７が引用する請求項６に記載した発明特定事項である「サンプリング及びホールディング部」及び「サンプリング及びホールディング部で前記ディマルチプレクサ部からの画素電圧信号をサンプリング及びホールディングする段階」を、新たな請求項２において、本件補正前の請求項８に記載した内容で限定する事項。
　
　そして、上記アの事項は請求項を削除するものであり、上記イの事項は誤記を訂正するものであり、上記ウ、エの事項はそれぞれ、本件補正前の請求項２，７に記載した発明特定事項を限定するものであるから、本件補正で特許請求の範囲についてする補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第１号の請求項の削除、同第２号の特許請求の範囲の減縮及び同３号の誤記の訂正を目的とするものに該当する。
　
　そこで、本件補正後の請求項２に係る発明が、特許出願の際独立して特許を受けることができるものであるか否かについて検討する。
　
（２）独立特許要件
ア　本願補正発明
　本件補正後の請求項２に係る発明（以下、「本願補正発明」という。）は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項２に記載された事項により特定される以下のとおりのものと認める。
　
「　シフトレジスタ部で信号制御部からのソース・スタート・パルスをソース・サンプリング・クロック信号により順次シフトさせサンプリング信号を順次発生する段階と、
　ラッチ部で前記サンプリング信号に応じて少なくとも２ｎ個(ｎは正の整数とする)の画素データを所定の単位ずつ順次ラッチし、マルチプレクサ部に同時に供給する段階と、
　前記マルチプレクサ部で入力された画素データを時分割して供給する段階と、
　デジタル・アナログ変換部で前記マルチプレクサ部からの画素データを画素電圧信号に変換する段階と、
　ディマルチプレクサ部で前記デジタル・アナログ変換部からの画素電圧信号を複数の出力ラインに選択的に供給する段階と、
　サンプリング及びホールディング部で前記ディマルチプレクサ部からの画素電圧信号をサンプリング及びホールディングする段階と、前記サンプリング及びホールディング部で出力される前記画素電圧信号をバッファし、前記少なくとも２ｎ個のデータラインに供給する段階を含み、
　前記マルチプレクサ部で前記画素データを時分割する段階は、第１乃至第３スイッチング制御信号に応じて前記少なくとも２ｎ個の画素データを少なくとも３区間に時分割して供給する段階であり、前記ディマルチプレクサ部で前記画素電圧信号を複数の出力ラインに選択的に供給する段階は、前記第１乃至第３スイッチング制御信号に応じて前記画素電圧信号のそれぞれを少なくとも３個の出力ラインに選択的に供給する段階であり、
　前記サンプリング及びホールディング部に含まれるサンプリング及びホルダのそれぞれが、第１及び第２サンプリング・スイッチング素子と、第１及び第２キャパシタと、第１及び第２ホールディング・スイッチング素子とを具備し、
　前記サンプリング及びホールディング部で画素電圧信号をサンプリング及びホールディングする段階は、
　任意の水平期間で前記第１サンプリング・スイッチング素子が前記マルチプレクサ部からの画素電圧信号をサンプリングして前記第１キャパシタに充電にすると共に、同時に前記第２ホールディング・スイッチング素子が前記第２キャパシタに充電される前の水平期間の画素電圧信号を対応するデータラインに放電する段階と、
　次の水平期間で前記第２サンプリング・スイッチング素子が前記ディマルチプレクサ部からの画素電圧信号をサンプリングして前記第２キャパシタに充電すると共に、同時に前記第１ホールディング・スイッチング素子が前記第１キャパシタに充電される前の水平期間の画素電圧信号を対応するデータラインに放電する段階とを含むことを特徴とする、液晶表示装置のデータ駆動方法。」
　
イ　引用文献に記載された発明
　原査定の拒絶の理由に引用され、この出願の優先日前に頒布された刊行物である特開平１１−１７５０４２号公報（以下「引用文献１」という。）には、以下の事項が図面とともに記載されている。
　
＜記載事項１＞
「【０００１】
【発明の属する技術分野】本発明は液晶表示装置に係り、特に多数のチャネルを必要とするＴＦＴ-ＬＣＤのソースドライバのデジタル−アナログコンバータ（ＤＡＣ）のサイズをより小型化できる液晶表示装置の駆動装置に関する。」
　
＜記載事項２＞
「【０００３】以下、従来の技術による液晶表示装置の駆動装置を添付図面を参照して説明する。図１は従来の液晶表示装置の駆動装置による構成図である。図１に示すように、従来の液晶表示装置の駆動装置は、Ｒ，Ｇ，Ｂデータのシフト方向を決定するシフトレジスタ部１１と、入力されるＲ（赤），Ｇ（緑），Ｂ（青）データをシフトレジスタ部１１で決定した方向へ順次蓄積する第１ラッチ部１３と、第１ラッチ部１３に順次蓄積されたＲ，Ｇ，Ｂデータをロード信号によって各ライン別に一挙に蓄積する第２ラッチ部１５と、ライン別に蓄積されたＲ，Ｇ，Ｂデータのレベルをシフトさせるレベルシフト部１７と、１２８種類の電圧のうちレベルシフト部１７から生成された電圧範囲内で各チャネルに対応する一つの電圧を出力するデコーダ部１９と、各チャネルのデコーダ部１９から出力されたアナログ電圧を受けてＬＣＤパネルに伝達する出力バッファ部２１とから構成される。上記デコーダ部１９はＤＡＣで構成されている。
【０００４】ここで、Ｒ，Ｇ，Ｂデータはそれぞれ６ビットずつから構成されており、全体のチャネル数は２４０である。第１ラッチ部１３は、Ｒ，Ｇ，Ｂデータが入力されると、これをＲ−Ｇ−Ｂの順で１番目のチャネルから２４０番目のチャネルまで順次蓄積する。第２ラッチ部１５は一番目のチャネルから２４０番目のチャネルまで順次蓄積されたＲ，Ｇ，Ｂデータをライン別に一挙に蓄積した後、ロード信号が入力されると、その蓄積したデータをレベルシフト部１７へ伝達する。レベルシフト部１７は０〜５Ｖの電圧範囲を０〜１２Ｖの電圧範囲にシフトする。結局それぞれのチャネルは、０〜１２Ｖの電圧範囲のうちいずれか一つの電圧をもっている。従って、デコーダ部１９は１２８種類の電圧の中から各チャネルに対応する電圧を一つずつ選択して出力する。」
　
＜記載事項３＞
「【０００５】次に、このように構成された従来の液晶表示装置駆動装置による動作を説明する。図１に示すように、シフトレジスタ部１１は入出力制御信号を受けてＲ，Ｇ，Ｂデータをどの方向に蓄積するかを決定する。例えば、一番目のシフトレジスタから８０番目のシフトレジスタにデータを蓄積するか、それとも８０番目のシフトレジスタから一番目のシフトレジスタに蓄積するかを決定する。データのシフト方向が決定されると、決定された方向に応じてＲ，Ｇ，Ｂデータをその順に第１ラッチ部１３に順次蓄積する。第１ラッチ部１３は２４０のチャネルから構成されるが、各チャネルごとにＲ，Ｇ，Ｂデータのうち一つのデータを蓄積して、２４０のチャネルにそれぞれＲ，Ｇ，Ｂデータを順次蓄積する。次に、第２ラッチ部１５は第１ラッチ部１３に蓄積されたＲ，Ｇ，Ｂデータをライン別に一挙に蓄積する。
【０００６】以後、ロード信号が入力されると、ライン別に蓄積されたＲ，Ｇ，Ｂデータをレベルシフト部１７へ伝達する。そして、レベルシフト部１７は各チャネルごとにもっている電圧レベルをシフトするが、例えば０〜５Ｖ範囲の電圧レベルを０〜１２Ｖ範囲の電圧レベルにシフトさせる。従って、図１に示すように、各チャネルから出力されるビット数は０〜１２Ｖの電圧レベルを制御できるように１３ビットになる。そして、各チャネルごとに自分のデータによる電圧レベルをもっている。この時、Ｒ−ラダーから１２８種類の電圧レベルがデコーダ部１９に入力されると、前記デコーダ部１９はその１２８種類の電圧レベルの中から各チャネルの電圧レベルに相応する電圧を選択して出力バッファ部２１へ出力する。従って、出力バッファ部２１は各チャネルごとに１２８電圧レベルのうち一つの電圧を有し、これをＬＣＤパネル（図示せず）に伝達する。」
　
＜記載事項４＞
「【０００９】
【発明の実施の形態】以下、本発明実施形態による液晶表示装置の駆動装置を説明する。図２は本実施形態の液晶表示装置の駆動装置の構成図である。本液晶表示装置の駆動装置は、図２に示すように、データのシフト方向を決定するシフトレジスタ部３１と、入力されるＲ（赤），Ｇ（緑），Ｂ（青）データを順次蓄積する第１ラッチ部３３と、第１ラッチ部３３から順次出力されるデータの電圧レベルをシフトさせるレベルシフト部３５と、シフトレジスタ部３１から出力されるロード信号によってレベルシフト部３５から出力される電圧レベルを選択的に出力するＭＵＸ部３７と、Ｒ−ラダーから入力される１２８の電圧範囲の中からＭＵＸ部３７の出力に相応する電圧を選択して出力するデコーダ部３９と、デコーダ部３９の出力を受けてデマルチプレクシングして順次出力するＤＥＭＵＸ部４１と、ＤＥＭＵＸ部４１から順次出力されるアナログ電圧を受けてこれを同時に出力する第２ラッチ部４３と、第２ラッチ部４３に蓄積されたアナログ電圧をＬＣＤパネルに伝達する出力バッファ部４５とを備えている。ここで、デコーダ３９は従来同様ＤＡＣで構成させている。また、図において符号４７はＲ−ラダーであり、１２８の電圧レベルをデコーダ部３９へ出力するためのものである。」
　
＜記載事項５＞
「【００１０】デコーダ部３９はＲ−ラダー４７から入力される１２８種類の電圧レベルの中からＭＵＸ部３７の出力に対応する電圧レベルを選択してＤＥＭＵＸ部４１へ出力する。ＤＥＭＵＸ部４１はデコーダ部３９から順次出力される電圧を２４０個のチャネルに順次蓄積する。シフト部３１は、Ｒ，Ｇ，Ｂデータが第１ラッチ部３３にシフトされる方向を決定するとともに、ラッチ部３３、ＭＵＸ部３７及びＤＥＭＵＸ部４１にロード信号を出力する。」
　
＜記載事項６＞
「【００１１】シフト部３１は、シフト１からシフト８０まで構成されており、各シフトから出力されるロード信号によって第１ラッチ部３３にＲ，Ｇ，Ｂデータが蓄積される。即ち、シフト１から出力されるロード信号ＬＰ１によって第１ラッチ部３３のチャネル１，２，３に順次Ｒ，Ｇ，Ｂデータが蓄積され、シフト２から出力されるロード信号ＬＰ２によってチャネル４，５，６に、そしてシフト８０から出力されるロード信号ＬＰ８０によってチャネル２３８，２３９，２４０にＲ，Ｇ，Ｂデータが蓄積される。このように、第１ラッチ部３３は、シフト部３１から順次出力されるロード信号ＬＰ１〜ＬＰ８０を受けてＲ，Ｇ，Ｂデータを２４０のチャネルに順次蓄積する。レベルシフト部３５は第１ラッチ部３３から順次出力されるＲ，Ｇ，Ｂデータを受けて０〜５Ｖの電圧範囲を０〜１２Ｖの電圧範囲にレベルシフトさせる。」
　
＜記載事項７＞
「【００１２】ＭＵＸ部３７はレベルシフト部３５から順次出力される電圧をデコーダ部３９へ出力するもので、その構成を図３に基づいて説明する。レベルシフト部３５にはチャネル１からチャネル２４０までＲ−Ｇ−Ｂの順に繰り返しそれぞれのデータが蓄積されている。このうち、同一の色のデータをもつチャネル、例えばＲデータを蓄積しているチャネルは、チャネル１，チャネル４，チャネル７，・・・チャネル２３８である。そして、Ｇデータを蓄積しているチャネルはチャネル２，チャネル５，・・・チャネル２３９になり、Ｂデータを蓄積しているチャネルはチャネル３，チャネル６，・・・チャネル２４０である。」
　
＜記載事項８＞
「【００１３】ＭＵＸ部３７は各チャネルに連結されたスイッチング素子５１を備えている。これらのスイッチング素子としはＰＭＯＳトランジスタを使用している。もちろん、ＮＭＯＳトランジスタその他のトランジスタなどのスイッチング素子を使用することができる。それらのスイッチング素子５１を２つ一対にして２つのチャネルの一つを選択するように接続されている。ＭＵＸ部３７は、図３に示すように、レベルシフト部３５の出力のチャネル１とチャネル４を一対にし、チャネル２とチャネル５、・・・チャネル２３７とチャネル２４０をそれぞれ一対にして合計１２０対とされている。このスイッチング素子５１は順次印加されるロード信号ＬＰ１、ＬＰ２・・・ＬＰ８０によって順次動作させられる。」
　
＜記載事項９＞
「【００１４】ここで、レベルシフト部３５のチャネル１，チャネル２，チャネル３に連結されたスイッチング素子は、シフト部３１のシフト１から出力されるロード信号ＬＰ１によって一緒にイネーブルされ、チャネル４，チャネル５，チャネル６に連結されたスイッチング素子はシフト部３１のシフト２から出力されるロード信号ＬＰ２によって一緒イネーブルされる。また、チャネル２３５，チャネル２３６，チャネル２３７に連結されたスイッチング素子はシフト７９から出力されるロード信号ＬＰ７９によって一緒にイネーブルされ、チャネル２３８，チャネル２３９，チャネル２４０に連結されたスイッチング素子はシフト８０から出力されるロード信号ＬＰ８０によって一緒にイネーブルされる。要するに本実施形態のＭＵＸは三つの対のトランジスタを一組としてその対の一方の３個のトランジスタが共通のロード信号で動作し、対の他方の３個のスイッチング素子が他の共通のロード信号で動作する。」
　
＜記載事項１０＞
「【００１５】従って、ＭＵＸ部３７はチャネル１からチャネル２４０に蓄積されているデータを３つの出力端子を通して順次デコーダ部３９へ出力する。このようにＭＵＸ部３７は順次入力されるロード信号ＬＰ１〜ＬＰ８０に応じてＲ，Ｇ，Ｂごとに分離させてデータを出力する。すなわち、チャネル二つおきに三つのチャネル分のデータを一緒にデコーダ３９へ送る。ＤＡＣからなるデコーダ３９は送られてきたＲ，Ｇ，Ｂの三つのデータを一緒に処理して出力することを最後のＲ，Ｇ，Ｂ組のデータが送られてくるまで繰り返し行う。要するに、このＭＵＸは一つのロード信号で隣接する３チャネルのＲ、Ｇ、Ｂデータを一緒に出力し、それを順次繰り返す。」
　
＜記載事項１１＞
「【００１６】次に、図４に示すＤＥＭＵＸ部４１を説明する。この回路も２つのスイッチング素子を一対にして１２０対のスイッチング素子を構成する。これらのスイッチング素子も前記したＭＵＸのスイッチング素子と同様適宜のスイッチング素子を利用することができる。それぞれのスイッチング素子は印加されるロード信号によって三つずつ順次イネーブルされてデコーダ部３９の出力をデマルチプレクシングする。すなわち、一緒に送られてくるＲ，Ｇ，Ｂのデータを二つおきのチャネルへ振り分ける動作を最後に送られてくるＲ，Ｇ，Ｂのデータまで繰り返して、それぞれのチャネルに対応するデータをそれぞれのチャネルに出力する。そのデマルチプレクシングもシフト部３１から順次印加されるロード信号ＬＰ１〜ＬＰ８０によって行われる。」
　
＜記載事項１２＞
「【００１７】図５は本発明実施形態の第２ラッチ部の構成図である。図５に示すように、本実施形態の第２ラッチ部は、スイッチング素子としてのＭＯＳトランジスタ６１が各チャネル毎に接続されており、それぞれのトランジスタと並列にＤＥＭＵＸ部４１の出力を蓄積するキャパシタ６３が接続されている。これらのトランジスタ６１は全て同時にオンとなるようにそれぞれのゲートが同一のロードコントロール信号を受けるように接続されている。このため、各チャネルにそれぞれの電圧を一旦キャパシタに受け、入力されるロードコントロール信号によって一括して出力する。」
　
＜記載事項１３＞
「【００１８】次に、このように構成された本発明の液晶表示装置駆動装置による動作を説明する。図２に示すようにシフト部３１によってＲ，Ｇ，Ｂデータのシフト方向が決定されると、第１ラッチ部３３はシフト部３１から順次出力されるロード信号を受けて２４０のチャネルのＲ，Ｇ，Ｂデータを順次蓄積する。すなわち、ロード信号ＬＰ１でチャネル１、２、３にそれぞれのチャネルのＲ、Ｇ、Ｂのデータを、ロード信号ＬＰ２でチャネル４、５、６にそれぞれのＲ、Ｇ、Ｂのデータをというように続けて最後のチャネル２３８、２３９、２４０へそれぞれのＲ、Ｇ、Ｂのデータを蓄積する。そして、レベルシフト部３５は前記第１ラッチ部３３からロード信号で順次出力されるＲ，Ｇ，Ｂデータを受けて各データに対して０〜５Ｖの電圧範囲を０〜１２Ｖの電圧範囲にレベルアップさせる。」
　
＜記載事項１４＞
「【００１９】次に、シフト１からロード信号ＬＰ１がＭＵＸ部３７に印加されると、チャネル１，２，３に連結されたスイッチング素子５１がイネーブルされて動作し、それぞれのＲ，Ｇ，Ｂデータが出力される。そして、シフト２からロード信号ＬＰ２が印加されると、チャネル４，５，６に連結されたスイッチング素子がイネーブルされてそれぞれのＲ，Ｇ，Ｂデータが出力される。このような過程を通じて最後にシフト８０からロード信号ＬＰ８０が印加されると、チャネル２３８，２３９，２４０に連結されたスイッチング素子がイネーブルされてそれぞれのＲ，Ｇ，Ｂデータが出力される。結果的に、ＭＵＸ部３７はシフト部３１から順次出力されるロード信号によって三つのチャネルのＲ，Ｇ，Ｂデータを一緒にしてロード信号ごとに順次出力する。」
　
＜記載事項１５＞
「【００２０】次に、デコーダ部３９はＲ−ラダー４７から出力される１２８種類の電圧からＭＵＸ部３７の出力に相当する電圧を選択して出力する。この時、ＭＵＸ部３７の出力はロード信号ごとに順次なされるために、デコーダ部３９もＲ、Ｇ、Ｂのデータに相当する電圧を順次選択して出力する。結果的に、ＭＵＸ部３７は８０回にわたってＲ，Ｇ，Ｂデータをそれぞれ一緒に出力し、デコーダ部３９も１２８の電圧の中からそれぞれのデータに相当する電圧を８０回にわたって選択して出力する。」
　
＜記載事項１６＞
「【００２１】次に、ＤＥＭＵＸ部４１はデコーダ部３９から順次出力されてくる電圧をデマルチプレクシングして第２ラッチ部４３へ順次出力する。第２ラッチ部４３ではそのＤＥＭＵＸ部４１から出力された電圧をそれぞれのキャパシタに一旦蓄積する。全てのチャネルのキャパシタにデータが蓄積された後、ロードコントロール信号が入力されてＭＯＳトランジスタ６１が同時にターンオンされ、キャパシタに蓄積された電圧を次の段の出力バッファ部４５へ一斉に出力する。従って、ゲートドライバから入力されるゲート信号に基づいて該当画素に出力バッファ部４５の出力が伝達されて画像がディスプレイされる。」
　
（ア）記載事項１及び記載事項１３〜記載事項１６から、引用文献１には、液晶表示装置の駆動装置の動作方法、特には液晶表示装置のソースドライバの動作方法が記載されている。
　
（イ）記載事項４〜記載事項６及び記載事項１３から、引用文献１には、シフトレジスタ部３１でロード信号ＬＰ１〜ＬＰ８０を順次出力することが記載されている。
　
（ウ）記載事項４、記載事項６、記載事項７及び記載事項１３から、引用文献１には、第１ラッチ部３３でシフトレジスタ部３１から順次出力されるロード信号ＬＰ１〜ＬＰ８０を受けて２４０のチャネルにＲ，Ｇ，Ｂデータを３つずつ順次蓄積し、レベルシフト部３５に順次出力し、レベルシフト部３５で電圧レベルをシフトされたＲ，Ｇ，ＢデータをＭＵＸ部３７に順次出力することが記載されている。
　
（エ）記載事項４、記載事項７〜記載事項１０及び記載事項１４〜記載事項１５から、引用文献１には、ＭＵＸ部３７でレベルシフト部３５から出力されるＲ，Ｇ，Ｂデータを、３チャネルのＲ，Ｇ，Ｂデータを一緒にしてロード信号ＬＰ１〜ＬＰ８０ごとに順次出力することが記載されている。
　
（オ）記載事項１、記載事項４〜記載事項５、記載事項１０及び記載事項１５から、引用文献１には、デジタル−アナログコンバータＤＡＣで構成されるデコーダ部３９でＭＵＸ部３７から出力されたＲ，Ｇ，Ｂデータに相当する電圧を選択して出力することが記載されている。
　
（カ）記載事項４〜記載事項５、記載事項１１及び記載事項１６から、引用文献１には、ＤＥＭＵＸ部４１でデコーダ部３９から順次出力されてくる電圧をデマルチプレクシングして、それぞれのチャネルに対応するデータをそれぞれのチャネルに出力することが記載されている。
　
（キ）記載事項４、記載事項１２及び記載事項１６から、引用文献１には、第２ラッチ部４３でＤＥＭＵＸ部４１から出力された電圧を各チャネルそれぞれのキャパシタ６３に一旦蓄積することが記載されている。
　
（ク）記載事項４及び記載事項１６から、引用文献１には、第２ラッチ部４３から出力される電圧を出力バッファ部４５に一斉に出力し、出力バッファ部の出力をＬＣＤパネルの画素に伝達することが記載されている。ここで、記載事項４〜記載事項１６に記載されている液晶表示装置の駆動装置は、２４０のチャネルを持つソースドライバに関するものであるから、２４０のラインに出力を伝達するものであることは明らかである。そうすると、上記の出力バッファ部４５の出力のＬＣＤパネルの画素への伝達は、出力バッファ部４５の出力を液晶表示装置の２４０のラインに伝達するものであるといえる。
　よって、引用文献１には、第２ラッチ部４３から出力される電圧を出力バッファ部４５に一斉に出力し、出力バッファ部４５の出力を２４０のラインに伝達することが記載されているといえる。
　
（ケ）記載事項７〜記載事項１０及び記載事項１４〜記載事項１５から、引用文献１には、ＭＵＸ部３７でレベルシフト部３５から出力されるＲ，Ｇ，Ｂデータを、３チャネルのＲ，Ｇ，Ｂデータを一緒にしてロード信号ＬＰ１〜ＬＰ８０ごとに順次出力する際に、ロード信号ＬＰ１〜ＬＰ８０に応じてレベルシフト部３５から出力される２４０のＲ，Ｇ，Ｂデータを８０回にわたって順次出力することが記載されている。
　
（コ）記載事項１１及び記載事項１６から、引用文献１には、ＤＥＭＵＸ部４１でデコーダ部３９から順次出力されてくる電圧をデマルチプレクシングして、それぞれのチャネルに対応するデータをそれぞれのチャネルに出力する際に、ロード信号ＬＰ１〜ＬＰ８０に応じてデコーダ部３９から順次出力されてくる電圧のそれぞれを８０のチャネルにデマルチプレクシングして出力することが記載されている。
　
（サ）記載事項１２から、引用文献１には、第２ラッチ部４３の各チャネルが、キャパシタ６３と、ＭＯＳトランジスタ６１とを備えることが記載されている。
　
（シ）記載事項１６及び上記（ク）の内容から、引用文献１には、第２ラッチ部４３でＤＥＭＵＸ部４１から出力された電圧を各チャネルそれぞれのキャパシタ６３に一旦蓄積し、第２ラッチ部４３から出力される電圧を出力バッファ部４５に一斉に出力し、出力バッファ部４５の出力を２４０のラインに伝達する際に、全てのチャネルのキャパシタ６３に電圧を蓄積した後、ＭＯＳトランジスタ６１が同時にターンオンされ、キャパシタ６３に蓄積された電圧を出力バッファ部４５へ一斉に出力し、出力バッファの出力を２４０のラインに伝達することが記載されている。
　
　したがって、記載事項１及び記載事項４〜記載事項１６に基づけば、引用文献１には次の発明（以下、「引用発明１」という。）が記載されている。
「　シフトレジスタ部３１でロード信号ＬＰ１〜ＬＰ８０を順次出力し、
　第１ラッチ部３３でシフトレジスタ部３１から順次出力されるロード信号ＬＰ１〜ＬＰ８０を受けて２４０のチャネルにＲ，Ｇ，Ｂデータを３つずつ順次蓄積し、レベルシフト部３５に順次出力し、レベルシフト部３５で電圧レベルをシフトされたＲ，Ｇ，ＢデータをＭＵＸ部３７に順次出力し、
　ＭＵＸ部３７でレベルシフト部３５から出力されるＲ，Ｇ，Ｂデータを、３チャネルのＲ，Ｇ，Ｂデータを一緒にしてロード信号ＬＰ１〜ＬＰ８０ごとに順次出力し、
　デジタル−アナログコンバータＤＡＣで構成されるデコーダ部３９でＭＵＸ部３７から出力されたＲ，Ｇ，Ｂデータに相当する電圧を選択して出力し、
　ＤＥＭＵＸ部４１でデコーダ部３９から順次出力されてくる電圧をデマルチプレクシングして、それぞれのチャネルに対応するデータをそれぞれのチャネルに出力し、
　第２ラッチ部４３でＤＥＭＵＸ部４１から出力された電圧を各チャネルそれぞれのキャパシタ６３に一旦蓄積し、第２ラッチ部４３から出力される電圧を出力バッファ部４５に一斉に出力し、出力バッファ部４５の出力を２４０のラインに伝達することを含み、
　ＭＵＸ部３７でレベルシフト部３５から出力されるＲ，Ｇ，Ｂデータを、３チャネルのＲ，Ｇ，Ｂデータを一緒にしてロード信号ＬＰ１〜ＬＰ８０ごとに順次出力する際に、ロード信号ＬＰ１〜ＬＰ８０に応じてレベルシフト部３５から出力される２４０のＲ，Ｇ，Ｂデータを８０回にわたって順次出力し、ＤＥＭＵＸ部４１でデコーダ部３９から順次出力されてくる電圧をデマルチプレクシングして、それぞれのチャネルに対応するデータをそれぞれのチャネルに出力する際に、ロード信号ＬＰ１〜ＬＰ８０に応じてデコーダ部３９から順次出力されてくる電圧のそれぞれを８０のチャネルにデマルチプレクシングして出力し、
　第２ラッチ部４３の各チャネルが、キャパシタ６３と、ＭＯＳトランジスタ６１とを備え、
　第２ラッチ部４３でＤＥＭＵＸ部４１から出力された電圧を各チャネルそれぞれのキャパシタ６３に一旦蓄積し、第２ラッチ部４３から出力される電圧を出力バッファ部４５に一斉に出力し、出力バッファ部４５の出力を２４０のラインに伝達する際に、全てのチャネルのキャパシタ６３に電圧を蓄積した後、ＭＯＳトランジスタ６１が同時にターンオンされ、キャパシタ６３に蓄積された電圧を出力バッファ部４５へ一斉に出力し、出力バッファの出力を２４０のラインに伝達することを含む液晶表示装置のソースドライバの動作方法。」
　
　原査定の拒絶の理由に引用され、この出願の優先日前に頒布された刊行物である特開平１１−２５９０３６号公報（以下「引用文献２」という。）には、以下の事項が図面とともに記載されている。
　
＜記載事項１７＞
「【０００１】
【発明の属する技術分野】本発明は、マトリクスディスプレイ用のデータラインドライバ、およびこのようなドライバを含むマトリクスディスプレイに関する。ディスプレイは例えば、薄膜トランジスタ（ＴＦＴ）アクティブマトリクス液晶表示装置（ＡＭＬＣＤ）型であり得、ドライバは、大面積（ｌａｒｇｅ−ａｒｅａ）シリコンオンインシュレータ（ＳＯＩ）技術を使用してモノリシック構造に一体化され得る。」
　
＜記載事項１８＞
「【００６３】ここまでで説明したように、ラインアットアタイム駆動を実行するために、各ドライバ回路２０はさらなるアナログメモリが必要である。この目的のための記憶回路の２つの例を図１１（ａ）および図１１（ｂ）に示す。記憶回路は、デマルチプレクサ出力と対応するデータライン８との間に接続される。アナログ記憶回路は、各デマルチプレクサ２５からの出力がサンプリングされるのを可能にし、一方で、ラインドライバまたはバッファ４０が、前のイメージラインからの画素データを有するデータライン８を同時に駆動する。
【００６４】図１１（ａ）に示した記憶回路は第１および第２のキャパシタＣ１およびＣ２ならびに第１および第２のスイッチ４５および４６を含む。キャパシタＣ１は、スイッチ４５によってデマルチプレクサ２５の出力に接続され、出力信号をサンプリングし、一方で、キャパシタＣ２に格納された電荷がバッファ４０の入力を駆動する。キャパシタＣ１内の「データ」を転送するために、スイッチ４６が閉となり、そのことにより、キャパシタＣ１およびＣ２にかかる電荷が共有され、Ｃ２が新しい「データ」をバッファ４０に供給する。次にスイッチ４６が再び開となり、スイッチ４５が閉となり、次のサンプルを転送し得る。
【００６５】図１１（ｂ）は別の構成を示し、この構成では、２つのキャパシタＣ１およびＣ２が記憶要素として使用され、スイッチ４７から５０によって制御される。スイッチ４７および５０は、スイッチ４８および４９と同様に、互いに同期をとって開放または閉鎖を行うように制御される。したがって、キャパシタＣ１およびＣ２のうちの一方は、対応するスイッチ４７または４９を介してデマルチプレクサの出力から電荷が与えられ、バッファ４０から切断される。それに対して、他方のキャパシタがバッファを制御する。」
　
＜記載事項１９＞
「【００６６】図１２は、図８で示したのと同様のタイプの、高ビット解像度カラーディスプレイを示し、各列データドライバ回路２０が単一の色について動作する。各カラーコンポーネント信号が、６ビットの階調能力を有し、レジスタ２１は６ビットパラレルイン／パラレルアウトレジスタまたはラッチを含む。
【００６７】デジタル／アナログ変換が、レジスタ２１の３つの最下位ビットによって制御される、スケーリングされた(ｓｃａｌｅｄ）キャパシタ変換器２３とレジスタ２１の３つの最上位ビットによって制御されるガンマ補正電圧セレクタ５１とによって実行される点で、図１２のディスプレイは、図８のディスプレイとはさらに異なる。したがって、各画素データの最上位ビットはガンマ補正電圧を選択するが、この補正電圧は、より低い解像度デジタル／アナログ変換が変換器２３によって実行される範囲を規定する。
【００６８】図１２のディスプレイは、図１１（ａ）および１１（ｂ）に示したタイプの記憶回路を組み込み、これを、データラインバッファ４０に接続された記憶キャパシタ５２により模式的に示す。したがって、図１２に示したデジタルデータドライバ２は、ここまでで説明したラインアットアタイム駆動技術を用いて動作する。しかし、ここまでで説明したハーフラインアットアタイム駆動技術を用いて図１２のディスプレイを動作する必要がある場合、より単純な記憶回路、例えば各データラインについて、単一の記憶キャパシタおよび１つのバッファを含む記憶回路が使用され得る。」
　
＜記載事項２０＞
「【００６９】図１３は、各列データドライバ回路２０が、赤、緑、青変換を実行する点で図１２に示したドライバ回路とは異なる、ディスプレイおよびデータラインドライバ２を示す。したがって、各ドライバ回路２０は、ＲＧＢマルチプレクサ５５を介して、３つの色データバス２２に接続される。マルチプレクサ５５は、ドライバ回路２０による補正バス（ｃｏｒｒｅｃｔ  ｂｕｓ）からのデータのサンプリングを確実にする。したがって、時間ｔ（ｎ）において、列［ｎ−５］のドライバ回路２０が、青データバスをサンプリングし、列［ｎ］のドライバ回路２０が緑データバス上のデータをサンプリングし、列［ｎ＋５］のドライバ回路２０が赤データバスからのデータを受け取る。」
　
＜記載事項２１＞
　図１１の記載は次のとおりである。
　「
　　　　　　　　　　　　　　　　　　　　　　」
　
＜記載事項２２＞
図１２の記載は次のとおりである。
「
　　　　　　　　　　　　　　　　　　　　　　　　」
　
＜記載事項２３＞
図１３の記載は次のとおりである。
「
　　　　　　　　　　　　　　　　　　　　　　」
　
（ス）記載事項１７から、引用文献２には、アクティブマトリクス液晶表示装置のデータラインドライバに関する発明が記載されている。
　
（セ）記載事項２０及び記載事項２３で引用した図１３の記載から、引用文献２には、ＲＧＢマルチプレクサ５５と、基準化されたキャパシタＤ／Ａ変換器２３と、ＲＧＢデマルチプレクサ２５と、付加容量５２と、データラインバッファ４０と、画素データライン８とを順次備えた各列データドライバ回路２０（図１３ではＲＧＢ列データドライバ２０として示されている。）の複数からなるデータラインドライバ２が記載されている。
　
（ソ）記載事項１９から、引用文献２には、図１２に示される各列データドライバ回路２０（図１２では単一の色データドライバ２０として示されている。）の記憶キャパシタ５２（図１２では付加容量５２として示されている。）は、図１１（ａ）および１１（ｂ）に示されたタイプの記憶回路であることが記載されている。
　一方、上記（セ）で引用した図１３に示されるデータラインドライバ２を構成する各列データドライバ回路２０は、記載事項２０からみて図１２に示される各列データドライバ回路の変形例といえる。さらに、図１２における付加容量５２と、図１３における付加容量５２とは、同形態に図示されている。
　そうすると、図１３に示される上記データラインドライバ２における付加容量５２もまた、図１１（ａ）および１１（ｂ）に示されたタイプの記憶回路であることは、引用文献２に記載されているに等しい事項である。
　
（タ）記載事項１８及び記載事項２１で引用した図１１（ｂ）の記載から、引用文献２には、上記（ソ）における図１１（ｂ）に示されたタイプの記憶回路が、２つのキャパシタＣ１及びＣ２と、デマルチプレクサ２５の出力をサンプリングするためのスイッチ４７及び４９と、キャパシタＣ１及びＣ２に格納された電荷がバッファ４０の入力を駆動するためのスイッチ４８及び５０とを具備することが記載されている。
　また、記載事項１８から、引用文献２には、上記記憶回路は、各デマルチプレクサ２５からの出力をサンプリングし、一方でラインドライバまたはバッファ４０が、前のイメージラインからの画素データを有するデータライン８を同時に駆動するものであり、スイッチ４７及び５０と、スイッチ４８及び４９は、互いに同期をとって開放または閉鎖を行うように制御され、一方のキャパシタはデマルチプレクサ２５の出力から電荷が与えられ、バッファ４０から切断されるとともに、他方のキャパシタはバッファ４０を制御することが記載されている。
　さらに、上記のデータライン８を同時に駆動する旨の記載から、引用文献２には、データラインの駆動方法が記載されており、さらに上記（ス）の内容を考慮すれば、アクティブマトリクス液晶表示装置のデータラインドライバの駆動方法が記載されているといえる。
　
　したがって、記載事項１７〜記載事項２３に基づけば、引用文献２には次の発明（以下、「引用発明２」という。）が記載されている。
「　ＲＧＢマルチプレクサ２５と、基準化されたキャパシタＤ／Ａ変換器２３と、ＲＧＢデマルチプレクサ２５と、付加容量５２と、データラインバッファ４０と、画素データライン８とを順次備えた各列データドライバ回路２０の複数からなるデータラインドライバ２を備えたアクティブマトリクス液晶表示装置のデータラインドライバの駆動方法であって、
　付加容量５２は、２つのキャパシタＣ１及びＣ２と、デマルチプレクサ２５の出力をサンプリングするためのスイッチ４７及び４９と、キャパシタＣ１及びＣ２に格納された電荷がバッファ４０の入力を駆動するためのスイッチ４８及び５０とを具備し、
　付加容量５２は、各デマルチプレクサ２５からの出力をサンプリングし、一方でラインドライバまたはバッファ４０が、前のイメージラインからの画素データを有するデータライン８を同時に駆動するものであり、スイッチ４７及び５０と、スイッチ４８及び４９は、互いには同期をとって開放または閉鎖を行うように制御され、一方のキャパシタはデマルチプレクサ２５の出力から電荷が与えられ、バッファ４０から切断されるとともに、他方のキャパシタはバッファ４０を制御する、アクティブマトリクス液晶表示装置のデータラインドライバの駆動方法。」
　
ウ　対比
　本願補正発明と引用発明１とを比較する。
　
（ア）引用発明１の「シフトレジスタ部３１」は、本願補正発明の「シフトレジスタ部」に相当し、以下同様に、「ロード信号ＬＰ１〜ＬＰ８０を順次出力し」は、本願補正発明の「サンプリング信号を順次発生する段階」に相当する。
　そうすると、引用発明１の「シフトレジスタ部３１でロード信号ＬＰ１〜ＬＰ８０を順次出力し」と、本願補正発明の「シフトレジスタ部で信号制御部からのソース・スタート・パルスをソース・サンプリング・クロック信号により順次シフトさせサンプリング信号を順次発生する段階」とは、シフトレジスタ部でサンプリング信号を順次発生する段階である点で共通する。
　
（イ）引用発明１の「第１ラッチ部３３」は、本願補正発明の「ラッチ部」に相当し、以下同様に、「シフトレジスタ部３１から順次出力されるロード信号ＬＰ１〜ＬＰ８０を受けて」は「前記サンプリング信号に応じて」に、「２４０のチャネルにＲ，Ｇ，Ｂデータを３つずつ順次蓄積し」は「少なくとも２ｎ個(ｎは正の整数とする)の画素データを所定の単位ずつ順次ラッチし」に、「ＭＵＸ部３７」は「マルチプレクサ部」に、それぞれ相当する。
　また、引用発明１は、レベルシフト部３５を介して第１ラッチ部３３からＭＵＸ部３７にＲ，Ｇ，Ｂデータを順次出力しているといえるから、引用発明１の「レベルシフト部３５に順次出力し、レベルシフト部３５で電圧レベルをシフトされたＲ，Ｇ，ＢデータをＭＵＸ部３７に順次出力し」と、本願補正発明の「マルチプレクサ部に同時に供給する段階」とは、マルチプレクサ部に供給する段階である点で共通する。
　よって、引用発明１の「第１ラッチ部３３でシフトレジスタ部３１から順次出力されるロード信号ＬＰ１〜ＬＰ８０を受けて２４０のチャネルにＲ，Ｇ，Ｂデータを３つずつ順次蓄積し、レベルシフト部３５に順次出力し、レベルシフト部３５で電圧レベルをシフトされたＲ，Ｇ，ＢデータをＭＵＸ部３７に順次出力し」と、本願補正発明の「ラッチ部で前記サンプリング信号に応じて少なくとも２ｎ個(ｎは正の整数とする)の画素データを所定の単位ずつ順次ラッチし、マルチプレクサ部に同時に供給する段階」とは、ラッチ部で前記サンプリング信号に応じて少なくとも２ｎ個(ｎは正の整数とする)の画素データを所定の単位ずつ順次ラッチし、マルチプレクサ部に供給する段階である点で共通する。
　
（ウ）引用発明１の「レベルシフト部３５から出力されるＲ，Ｇ，Ｂデータ」は、本願補正発明の「入力された画素データ」に相当する。
　また、引用発明１の「３チャネルのＲ，Ｇ，Ｂデータを一緒にしてロード信号ＬＰ１〜ＬＰ８０ごとに順次出力」することは、Ｒ，Ｇ，Ｂデータ、即ち入力された画素データを時分割して供給することに他ならない。
　よって、引用発明１の「ＭＵＸ部３７でレベルシフト部３５から出力されるＲ，Ｇ，Ｂデータを、３チャネルのＲ，Ｇ，Ｂデータを一緒にしてロード信号ＬＰ１〜ＬＰ８０ごとに順次出力し」は、本願補正発明の「前記マルチプレクサ部で入力された画素データを時分割して供給する段階」に相当する。
　
（エ）引用発明１の「デジタル−アナログコンバータＤＡＣで構成されるデコーダ部３９」は、本願補正発明の「デジタル・アナログ変換部」に相当する。
　また、引用発明１の「ＭＵＸ部３７から出力されたＲ，Ｇ，Ｂデータに相当する電圧を選択」することは、ＭＵＸ部３７から出力されたＲ，Ｇ，Ｂデータをこれに相当する電圧に変換しているといえる。そうすると、引用発明１の「ＭＵＸ部３７から出力されたＲ，Ｇ，Ｂデータ」及び「ＭＵＸ部３７から出力されたＲ，Ｇ，Ｂデータに相当する電圧」は、本願補正発明の「前記マルチプレクサ部からの画素データ」及び「画素電圧信号」に、それぞれ相当するといえる。
　よって、引用発明１の「デジタル−アナログコンバータＤＡＣで構成されるデコーダ部３９でＭＵＸ部３７から出力されたＲ，Ｇ，Ｂデータに相当する電圧を選択して出力し」は、本願補正発明の「デジタル・アナログ変換部で前記マルチプレクサ部からの画素データを画素電圧信号に変換する段階」に相当するといえる。
　
（オ）引用発明１の「ＤＥＭＵＸ部４１」は、本願補正発明の「ディマルチプレクサ部」に相当し、以下同様に、「デコーダ部３９から順次出力されてくる電圧」は「前記デジタル・アナログ変換部からの画素電圧信号」に相当する。そして、引用発明１のＤＥＭＵＸ部４１でデコーダ部３９から順次出力されてくる電圧をデマルチプレクシングして、それぞれのチャネルに対応するデータをそれぞれのチャネルに出力する際には、デコーダ部３９から順次出力されてくる電圧をそれぞれのチャネルに対応する出力ラインに選択的に供給することは、一般的なデマルチプレクシングの動作からみて明らかなことである。
　よって、引用発明１の「ＤＥＭＵＸ部４１でデコーダ部３９から順次出力されてくる電圧をデマルチプレクシングして、それぞれのチャネルに対応するデータをそれぞれのチャネルに出力し」は、本願補正発明の「ディマルチプレクサ部で前記デジタル・アナログ変換部からの画素電圧信号を複数の出力ラインに選択的に供給する段階」に相当する。
　
（カ）引用発明１の「第２ラッチ部」は、ＤＥＭＵＸ部４１から出力された電圧を各チャネルそれぞれのキャパシタ６３に一旦蓄積し、第２ラッチ部４３から出力される電圧を出力バッファ部４５に一斉に出力するという動作からみて、本願補正発明の「サンプリング及びホールディング部」に相当するといえる。
　また、引用発明１の「ＤＥＭＵＸ部４１から出力された電圧を各チャネルそれぞれのキャパシタ６３に一旦蓄積し」は、本願補正発明の「前記ディマルチプレクサ部からの画素電圧信号をサンプリング及びホールディングする段階」に相当し、以下同様に、「第２ラッチ部４３から出力される電圧を出力バッファ部４５に一斉に出力し」は「前記サンプリング及びホールディング部で出力される前記画素電圧信号をバッファし」に、「出力バッファ部４５の出力を２４０のラインに伝達する」は「前記少なくとも２ｎ個のデータラインに供給する段階」に、それぞれ相当する。
　よって、引用発明１の「第２ラッチ部４３でＤＥＭＵＸ部４１から出力された電圧を各チャネルそれぞれのキャパシタ６３に一旦蓄積し、第２ラッチ部４３から出力される電圧を出力バッファ部４５に一斉に出力し、出力バッファ部４５の出力を２４０のラインに伝達する」は、本願補正発明の「サンプリング及びホールディング部で前記ディマルチプレクサ部からの画素電圧信号をサンプリング及びホールディングする段階と、前記サンプリング及びホールディング部で出力される前記画素電圧信号をバッファし、前記少なくとも２ｎ個のデータラインに供給する段階」に相当する。
　
（キ）引用発明１の「ロード信号ＬＰ１〜ＬＰ８０」のうちの任意の３つのロード信号は、本願補正発明の「第１乃至第３スイッチング制御信号」に相当し、以下同様に、「レベルシフト部３５から出力される２４０のＲ，Ｇ，Ｂデータ」は、「前記少なくとも２ｎ個の画素データ」に、「８０回にわたって順次出力し」は、「少なくとも３区間に時分割して供給する段階であり」に相当する。
　また、上記（オ）と同様の理由により、引用発明１の「デコーダ部３９から順次出力されてくる電圧のそれぞれを８０のチャネルにデマルチプレクシングして出力し」は、本願補正発明の「前記画素電圧信号のそれぞれを少なくとも３個の出力ラインに選択的に供給する段階であり」に相当する。
　よって、引用発明１の「ＭＵＸ部３７でレベルシフト部３５から出力されるＲ，Ｇ，Ｂデータを、３チャネルのＲ，Ｇ，Ｂデータを一緒にしてロード信号ＬＰ１〜ＬＰ８０ごとに順次出力する際に、ロード信号ＬＰ１〜ＬＰ８０に応じてレベルシフト部３５から出力される２４０のＲ，Ｇ，Ｂデータを８０回にわたって順次出力し、ＤＥＭＵＸ部４１でデコーダ部３９から順次出力されてくる電圧をデマルチプレクシングして、それぞれのチャネルに対応するデータをそれぞれのチャネルに出力する際に、ロード信号ＬＰ１〜ＬＰ８０に応じてデコーダ部３９から順次出力されてくる電圧のそれぞれを８０のチャネルにデマルチプレクシングして出力し」は、本願補正発明の「前記マルチプレクサ部で前記画素データを時分割する段階は、第１乃至第３スイッチング制御信号に応じて前記少なくとも２ｎ個の画素データを少なくとも３区間に時分割して供給する段階であり、前記ディマルチプレクサ部で前記画素電圧信号を複数の出力ラインに選択的に供給する段階は、前記第１乃至第３スイッチング制御信号に応じて前記画素電圧信号のそれぞれを少なくとも３個の出力ラインに選択的に供給する段階であり」に相当する。
　
（ク）引用発明１の「第２ラッチ部４３の各チャネル」は、本願補正発明の「前記サンプリング及びホールディング部に含まれるサンプリング及びホルダのそれぞれ」に相当する。
　また、引用発明１の、第２ラッチ部４３でＤＥＭＵＸ部４１から出力された電圧を各チャネルそれぞれのキャパシタ６３に一旦蓄積し、全てのチャネルのキャパシタ６３に電圧を蓄積した後、ＭＯＳトランジスタ６１が同時にターンオンされ、キャパシタ６３に蓄積された電圧を出力バッファ部４５へ一斉に出力するという動作からみて、引用発明１の「キャパシタ６３」及び「ＭＯＳトランジスタ６１」は、本願補正発明の「第１キャパシタ」及び「第１ホールディング・スイッチ素子」に、それぞれ相当するといえる。
　よって、引用発明１の「第２ラッチ部４３の各チャネルが、キャパシタ６３と、ＭＯＳトランジスタ６１とを備え」と、本願補正発明の「前記サンプリング及びホールディング部に含まれるサンプリング及びホルダのそれぞれが、第１及び第２サンプリング・スイッチング素子と、第１及び第２キャパシタと、第１及び第２ホールディング・スイッチング素子とを具備し」とは、前記サンプリング及びホールディング部に含まれるサンプリング及びホルダのそれぞれが、第１キャパシタと、第１ホールディング・スイッチ素子とを具備する点で共通する。
　
（ケ）引用発明１の「全てのチャネルのキャパシタ６３に電圧を蓄積し」は、本願補正発明の「前記マルチプレクサ部からの画素電圧信号をサンプリングして前記第１キャパシタに充電にする」に相当する。
　さらに、引用発明１の「ＭＯＳトランジスタ６１が同時にターンオンされ、キャパシタ６３に蓄積された電圧を出力バッファ部４５へ一斉に出力し、出力バッファの出力を２４０のラインに伝達する」と、本願補正発明の「前記第１ホールディング・スイッチング素子が前記第１キャパシタに充電される前の水平期間の画素電圧信号を対応するデータラインに放電する」とは、前記第１ホールディング・スイッチング素子が前記第１キャパシタに充電される画素電圧信号を対応するデータラインに放電する点で共通する。
　よって、引用発明１の「第２ラッチ部４３でＤＥＭＵＸ部４１から出力された電圧を各チャネルそれぞれのキャパシタ６３に一旦蓄積し、第２ラッチ部４３から出力される電圧を出力バッファ部４５に一斉に出力し、出力バッファ部４５の出力を２４０のラインに伝達する際に、全てのチャネルのキャパシタ６３に電圧を蓄積した後、ＭＯＳトランジスタ６１が同時にターンオンされ、キャパシタ６３に蓄積された電圧を出力バッファ部４５へ一斉に出力し、出力バッファの出力を２４０のラインに伝達する」と、本願補正発明の「前記サンプリング及びホールディング部で画素電圧信号をサンプリング及びホールディングする段階は、任意の水平期間で前記第１サンプリング・スイッチング素子が前記マルチプレクサ部からの画素電圧信号をサンプリングして前記第１キャパシタに充電にすると共に、同時に前記第２ホールディング・スイッチング素子が前記第２キャパシタに充電される前の水平期間の画素電圧信号を対応するデータラインに放電する段階と、次の水平期間で前記第２サンプリング・スイッチング素子が前記ディマルチプレクサ部からの画素電圧信号をサンプリングして前記第２キャパシタに充電すると共に、同時に前記第１ホールディング・スイッチング素子が前記第１キャパシタに充電される前の水平期間の画素電圧信号を対応するデータラインに放電する段階とを含む」とは、前記サンプリング及びホールディング部で画素電圧信号をサンプリング及びホールディングする段階は、前記マルチプレクサ部からの画素電圧信号をサンプリングして前記第１キャパシタに充電にする段階と、前記第１ホールディング・スイッチング素子が前記第１キャパシタに充電される画素電圧信号を対応するデータラインに放電する段階とを含む点で共通する。
　
（コ）引用発明１の「液晶表示装置のソースドライバの動作方法」は、本願補正発明の「液晶表示装置のデータ駆動方法」に相当することは明らかである。
　
　よって、本願補正発明と引用発明１の両者は、
「　シフトレジスタ部でサンプリング信号を順次発生する段階と、
　ラッチ部で前記サンプリング信号に応じて少なくとも２ｎ個(ｎは正の整数とする)の画素データを所定の単位ずつ順次ラッチし、マルチプレクサ部に供給する段階と、
　前記マルチプレクサ部で入力された画素データを時分割して供給する段階と、
　デジタル・アナログ変換部で前記マルチプレクサ部からの画素データを画素電圧信号に変換する段階と、
　ディマルチプレクサ部で前記デジタル・アナログ変換部からの画素電圧信号を複数の出力ラインに選択的に供給する段階と、
　サンプリング及びホールディング部で前記ディマルチプレクサ部からの画素電圧信号をサンプリング及びホールディングする段階と、前記サンプリング及びホールディング部で出力される前記画素電圧信号をバッファし、前記少なくとも２ｎ個のデータラインに供給する段階を含み、
　前記マルチプレクサ部で前記画素データを時分割する段階は、第１乃至第３スイッチング制御信号に応じて前記少なくとも２ｎ個の画素データを少なくとも３区間に時分割して供給する段階であり、前記ディマルチプレクサ部で前記画素電圧信号を複数の出力ラインに選択的に供給する段階は、前記第１乃至第３スイッチング制御信号に応じて前記画素電圧信号のそれぞれを少なくとも３個の出力ラインに選択的に供給する段階であり、
　前記サンプリング及びホールディング部に含まれるサンプリング及びホルダのそれぞれが、第１キャパシタと、第１ホールディング・スイッチ素子とを具備し、
　前記サンプリング及びホールディング部で画素電圧信号をサンプリング及びホールディングする段階は、
　前記マルチプレクサ部からの画素電圧信号をサンプリングして前記第１キャパシタに充電にする段階と、前記第１ホールディング・スイッチング素子が前記第１キャパシタに充電される画素電圧信号を対応するデータラインに放電する段階とを含む、液晶表示装置のデータ駆動方法。」の点で一致し、以下の点で相違する。
　
［相違点１］
　シフトレジスタ部でサンプリング信号を順次発生する段階について、本願補正発明は、信号制御部からのソース・スタート・パルスをソース・サンプリング・クロック信号により順次シフトさせるのに対して、引用発明１は、ロード信号ＬＰ１〜ＬＰ８０がどのようにして順次出力されるのか不明である点。
　
［相違点２］
　ラッチ部で画素データをマルチプレクサ部に供給する段階について、本願補正発明は、画素データをマルチプレクサ部に同時に供給するのに対して、引用発明１は、Ｒ，Ｇ，ＢデータをＭＵＸ部３７に順次出力する点。
　
［相違点３］
　サンプリング及びホルダについて、本願補正発明は、サンプリング及びホルダのそれぞれが、第１及び第２サンプリング・スイッチング素子と、第１及び第２キャパシタと、第１及び第２ホールディング・スイッチング素子とを具備するのに対して、引用発明１は、第２ラッチ部４３の各チャネルが、第１キャパシタに相当するキャパシタ６３と、第１ホールディング・スイッチ素子に相当するＭＯＳトランジスタ６１とを備えるものの、第１及び第２サンプリング・スイッチング素子と、第２キャパシタと、第２ホールディング・スイッチング素子とを備えていない点。
　
［相違点４］
　サンプリング及びホールディング部で画素電圧信号をサンプリング及びホールディングする段階について、本願補正発明は、任意の水平期間で前記第１サンプリング・スイッチング素子が前記マルチプレクサ部からの画素電圧信号をサンプリングして前記第１キャパシタに充電にすると共に、同時に前記第２ホールディング・スイッチング素子が前記第２キャパシタに充電される前の水平期間の画素電圧信号を対応するデータラインに放電する段階と、次の水平期間で前記第２サンプリング・スイッチング素子が前記ディマルチプレクサ部からの画素電圧信号をサンプリングして前記第２キャパシタに充電すると共に、同時に前記第１ホールディング・スイッチング素子が前記第１キャパシタに充電される前の水平期間の画素電圧信号を対応するデータラインに放電する段階とを含むのに対して、引用発明１は、全てのチャネルのキャパシタ６３に電圧を蓄積した後、ＭＯＳトランジスタ６１が同時にターンオンされ、キャパシタ６３に蓄積された電圧を出力バッファ部４５へ一斉に出力し、出力バッファの出力を２４０のラインに伝達する点。
　
エ　相違点についての判断
　上記相違点について検討する。
　
［相違点１について］
　シフトレジスタでサンプリング信号を順次発生する際に、信号制御部からのソース・スタート・パルスをソース・サンプリング・クロック信号により順次シフトさせることは、例えば原査定で周知例として引用された特開２００１−３０６０３８号公報（以下「周知例」という。特に、【００２３】及び【図１】、【図５】の、シフトレジスタ回路１８（本願補正発明の「シフトレジスタ部」に相当する。以下同様。）、ドライバ制御回路３（信号制御部）、スタートパルスＳＴＨ（ソース・スタート・パルス）、シフトクロックＣＬＫＨ（ソース・サンプリング・クロック信号）、シフトパルス（サンプリング信号）についての記載を参照。）にみられるように、周知技術である。
　
　よって、引用発明１においてシフトレジスタ部３１でロード信号ＬＰ１〜ＬＰ８０を順次出力するに際し、前記周知技術を参酌して、信号制御部からのソース・スタート・パルスをソース・サンプリング・クロック信号により順次シフトさせることは、当業者が容易になし得たことである。
　
　したがって、上記相違点１に係る本願補正発明の発明特定事項は、引用発明１及び周知技術に基づいて、当業者が容易に想到し得る事項である。
　
［相違点２について］
　引用発明１のように、シフトレジスタ部から順次出力される信号を受けてラッチ部にデータを順次蓄積した後に、当該データをデジタル−アナログコンバータに供給するに際し、当該ラッチ部とデジタル−アナログコンバータとの間にさらにラッチ部を設け、順次蓄積された当該データをデジタル−アナログコンバータに同時に供給することは、例えば引用文献１に従来技術として記載されているように（特に、上記記載事項２〜記載事項３の、第２ラッチ部１５は第１ラッチ部１３に蓄積されたＲ，Ｇ，Ｂデータをライン別に一挙に蓄積する旨の記載を参照。）、また、上記周知例にも記載されているように（特に、【０００３】及び【図１４】の、ラッチ回路１１２でラッチされたＲＧＢデータは、ラッチ回路１１３にて共通のラッチパルスＬＰでさらにラッチされる旨の記載を参照。）、周知技術である。
　
　そして、引用発明１において前記周知技術を参酌して、第１ラッチ部３３の後段にさらにラッチ部を設け、Ｒ，Ｇ，Ｂデータをレベルシフト部３５を介してＭＵＸ部３７に同時に供給することは、当業者が適宜なし得る設計変更の域を出るものではない。
　
　したがって、上記相違点２に係る本願補正発明の発明特定事項は、引用発明１及び周知技術に基づいて、当業者が容易に想到し得る事項である。
　
［相違点３，４について］
　上記相違点３，４について、併せて検討する。
　
　引用発明２を再掲する。
「　ＲＧＢマルチプレクサ２５と、基準化されたキャパシタＤ／Ａ変換器２３と、ＲＧＢデマルチプレクサ２５と、付加容量５２と、データラインバッファ４０と、画素データライン８とを順次備えた各列データドライバ回路２０の複数からなるデータラインドライバ２を備えたアクティブマトリクス液晶表示装置のデータラインドライバの駆動方法であって、
　付加容量５２は、２つのキャパシタＣ１及びＣ２と、デマルチプレクサ２５の出力をサンプリングするためのスイッチ４７及び４９と、キャパシタＣ１及びＣ２に格納された電荷がバッファ４０の入力を駆動するためのスイッチ４８及び５０とを具備し、
　付加容量５２は、各デマルチプレクサ２５からの出力をサンプリングし、一方でラインドライバまたはバッファ４０が、前のイメージラインからの画素データを有するデータライン８を同時に駆動するものであり、スイッチ４７及び５０と、スイッチ４８及び４９は、互いには同期をとって開放または閉鎖を行うように制御され、一方のキャパシタはデマルチプレクサ２５の出力から電荷が与えられ、バッファ４０から切断されるとともに、他方のキャパシタはバッファ４０を制御する、アクティブマトリクス液晶表示装置のデータラインドライバの駆動方法。」
　
　ここで、引用発明２の付加容量５２の構成及び駆動方法と相違点３，４に係る本願補正発明の発明特定事項とを比較する。
　まず、引用発明２の付加容量５２と構成と相違点３に係る本願補正発明の発明特定事項についてみると、引用発明２の「２つのキャパシタＣ１及びＣ２」は、本願補正発明の「第１及び第２キャパシタ」に相当し、以下同様に、「スイッチ４７及び４９」は「第１及び第２サンプリング・スイッチング素子」に、「スイッチ４８及び５０」は「第１及び第２ホールディング・スイッチング素子」に、それぞれ相当する。
　次に、引用発明２の付加容量の駆動方法と相違点４に係る本願補正発明の発明特定事項についてみると、引用発明２は、任意の水平期間でスイッチ４７によりキャパシタＣ１にデマルチプレクサ２５の出力から電荷が与えられる（即ち充電される）と共に、スイッチ５０によりキャパシタＣ２が前のイメージライン（即ち前の水平期間）で与えられた電荷によりバッファ４０を制御する（即ちデータライン８に放電する）とともに、次の水平期間でスイッチ４９によりキャパシタＣ２にデマルチプレクサ２５の出力から電荷が与えられると共に、スイッチ４８によりキャパシタＣ１が前のイメージラインで与えられた電荷によりバッファ４０を制御するよう動作することは明らかである。そして、この動作は相違点４に係る本願補正発明の発明特定事項に相当するものである。
　
　そして、引用発明２は、付加容量５２の構成及び駆動方法を上記のようにすることにより、ラインアットアタイム駆動を実行するために、付加容量５２においてデマルチプレクサ２５からの出力のサンプリングと、データライン８の駆動とを同時に行えるようにしたものである（上記記載事項１８参照。）。
　一方、引用発明１は、ＭＵＸ部（引用発明２における「ＲＧＢマルチプレクサ２５」に相当する。以下同様。）、デコーダ部（キャパシタＤ／Ａ変換器２３）、ＤＥＭＵＸ部（ＲＧＢデマルチプレクサ２５）、第２ラッチ部（付加容量５２）、出力バッファ部（データラインバッファ４０）を順次備えるソースドライバの動作方法（データラインドライバの駆動方法）に関する点で引用発明２と共通しており、ラインアットアタイム駆動（キャパシタ６３に蓄積された電圧を出力バッファ部４５へ一斉に出力していることから明らかである。）を行う点でも引用発明２と共通している。
　そうすると、引用発明１においても引用発明２と同様に、第２ラッチ部４３でＤＥＭＵＸ部４１から出力された電圧のキャパシタ６３への蓄積と、キャパシタ６３に蓄積された電圧の２４０のラインへの伝達とを同時に行うこと、即ち、サンプリングと、ラインの駆動とを同時に行うことが、駆動時間の短縮の点で好ましいことは明らかなことである。
　よって、引用発明１の第２ラッチ部の各チャネルにおいて、引用発明２と同様に２つのキャパシタＣ１及びＣ２、スイッチ４７及び４９並びにスイッチ４８及び５０を設けて、その駆動を上記のように、キャパシタＣ１及びＣ２に対して水平期間ごとに交互に充電、放電するように各スイッチを制御して、上記相違点３，４に係る本願補正発明の発明特定事項のようにすることは、当業者が容易になし得たことである。
　
　したがって、上記相違点３，４に係る本願補正発明の発明特定事項は、引用発明１，２に基づいて、当業者が容易に想到し得る事項である。
　
オ　まとめ
　よって、本願補正発明は、引用発明１，２及び周知技術に基づいて、当業者が容易に発明をすることができたものものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
３　補正の却下の決定についてのまとめ
　したがって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３　本願発明
　平成２０年２月１３日付け手続補正は上記のとおり却下されることになったので、本願の特許請求の範囲は、平成１９年７月１０日付け手続補正により補正された明細書の特許請求の範囲に記載されたとおりのものと認められるところ、本願の請求項６に係る発明（以下、「本願発明」という。）は、その請求項６に記載した事項により特定される次のとおりのものと認める。
　
「　シフトレジスタ部で信号制御部からのソース・スタート・パルスをソース・サンプリング・クロック信号により順次シフトさせサンプリング信号を順次発生する段階と、
　ラッチ部で前記サンプリング信号に応じて少なくとも２ｎ個(ｎは正の整数とする)の画素データを所定の単位ずつ順次ラッチし、マルチプレクサ部に同時に供給する段階と、
　前記マルチプレクサ部で入力された画素データを時分割して供給する段階と、
　デジタル・アナログ変換部で前記マルチプレクサ部からの画素データを画素電圧信号に変換する段階と、
　ディマルチプレクサ部で前記デジタル・アナログ変換部からの画素電圧信号を複数の出力ラインに選択的に供給する段階と、
　サンプリング及びホールディング部で前記ディマルチプレクサ部からの画素電圧信号をサンプリング及びホールディングする段階と、前記サンプリング及びホールディング部で出力される前記画素電圧信号をバッファし、前記少なくとも２ｎ個のデータラインに供給する段階を含むことを特徴とする液晶表示装置のデータ駆動方法。」
　
第４　原査定の拒絶の理由の概要
　原査定の拒絶の理由は、この出願の下記の請求項に係る発明は、その出願前に日本国内又は外国において頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない、という理由を含むものである。
　
　　　　　記　　　（引用文献等については引用文献等一覧参照）
　
・請求項　　　１，２，６−８，１１
・引用文献等　１又は２
　
・請求項　　　３，５，９，１０
・引用文献等　１−３
　
・請求項　　　４
・引用文献等　１−４
　
引用文献等一覧
１．特開平１１−２５９０３６号公報
２．特開平１１−１７５０４２号公報
３．特開平４−５２６８４号公報
４．特開平５−３０３３５３号公報
　
第５　当審の判断
１　引用文献に記載された発明
　引用文献１，２に記載された発明については、「第２　平成２０年２月１３日付け手続補正についての補正の却下の決定　２　本件補正の適否　（２）独立特許要件　イ　引用文献に記載された発明」の項に記載したとおりである。
　
２　対比及び相違点についての判断
　本願発明は、本願補正発明から次の発明特定事項、
「　前記マルチプレクサ部で前記画素データを時分割する段階は、第１乃至第３スイッチング制御信号に応じて前記少なくとも２ｎ個の画素データを少なくとも３区間に時分割して供給する段階であり、前記ディマルチプレクサ部で前記画素電圧信号を複数の出力ラインに選択的に供給する段階は、前記第１乃至第３スイッチング制御信号に応じて前記画素電圧信号のそれぞれを少なくとも３個の出力ラインに選択的に供給する段階であり、
　前記サンプリング及びホールディング部に含まれるサンプリング及びホルダのそれぞれが、第１及び第２サンプリング・スイッチング素子と、第１及び第２キャパシタと、第１及び第２ホールディング・スイッチング素子とを具備し、
　前記サンプリング及びホールディング部で画素電圧信号をサンプリング及びホールディングする段階は、
　任意の水平期間で前記第１サンプリング・スイッチング素子が前記マルチプレクサ部からの画素電圧信号をサンプリングして前記第１キャパシタに充電にすると共に、同時に前記第２ホールディング・スイッチング素子が前記第２キャパシタに充電される前の水平期間の画素電圧信号を対応するデータラインに放電する段階と、
　次の水平期間で前記第２サンプリング・スイッチング素子が前記ディマルチプレクサ部からの画素電圧信号をサンプリングして前記第２キャパシタに充電すると共に、同時に前記第１ホールディング・スイッチング素子が前記第１キャパシタに充電される前の水平期間の画素電圧信号を対応するデータラインに放電する段階とを含む」
を省いたものである。
　そうすると、本願発明の発明特定事項をすべて含み、さらに上記の発明特定事項を付加したものに相当する本願補正発明が、「第２　平成２０年２月１３日付け手続補正についての補正の却下の決定　２　本件補正の適否　（２）独立特許要件」の項に記載したとおり、原査定の拒絶の理由で引用された引用文献１，２に記載された発明である引用発明１，２及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用発明１，２及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
３　まとめ
　したがって、本願発明は、引用発明１，２及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第６　むすび
　以上のとおり、本願発明は、特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項に係る発明ついて審理するまでもなく、本願は拒絶すべきものである。
　
　よって、結論のとおり審決する。