【事件の表示】
　平成　８年特許願第　１６４０３号「半導体記憶装置及びその制御方法」拒絶査定不服審判事件〔平成　９年　８月１５日出願公開、特開平　９−２１３８９８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成８年２月１日の出願であって、平成１６年９月３０日付けで拒絶査定がなされ、これに対して、同年１１月４日に拒絶査定に対する審判請求がなされるとともに、同年１１月３０日に手続補正がなされ、その後、当審において、平成１７年１２月２１日付けで審尋がなされ、これに対して、平成１８年３月９日に回答書が提出されたものである。
　
２．平成１６年１１月３０日付けの手続補正（以下、「本件補正」という。）について
　
［補正却下の決定の結論］
　平成１６年１１月３０日付けの手続補正を却下する。
　
［理由］
（１）本件補正の内容
　本件補正は、特許請求の範囲を以下のとおりに補正するものである。
「【請求項１】
　第１導電領域と、該第１導電領域に接続された半導体領域と、該半導体領域を介して上記第１導電領域に接続された第２導電領域と、制御電極と、上記半導体領域の上に設けられた絶縁膜と、上記制御電極と上記絶縁膜との間に設けられた一個又は複数個の短径が１０ｎｍ以下の記憶領域とを有し、上記制御電極と第１導電領域・第２導電領域との間に電圧を印加することで、該記憶領域への電荷注入または該記憶領域からの電荷放出を行うことにより上記記憶領域に蓄積した電荷量の大小により第１導電領域と第２導電領域間のコンダクタンスが変化することを用いて記憶を行なう半導体記憶素子を有する半導体記憶装置において、上記半導体記憶素子に書き込み電圧を印加する第一のステップと、上記第一のステップ後に素子に記憶された情報の読みだしを行なう第二のステップと、上記第二のステップでの情報の書き込みが不十分な素子について再度書き込み電圧を印加する第三のステップとを有することを特徴とする半導体記憶装置の制御方法。
　【請求項２】
　第１導電領域と、該第１導電領域に接続された半導体領域と、該半導体領域を介して上記第１導電領域に接続された第２導電領域と、制御電極と、上記半導体領域の上に設けられた絶縁膜と、上記制御電極と上記絶縁膜との間に設けられた一個又は複数個の短径が１０ｎｍ以下の記憶領域とを有し、上記制御電極と第１導電領域・第２導電領域との間に電圧を印加することで、該記憶領域への電荷注入または該記憶領域からの電荷放出を行うことにより上記記憶領域に蓄積した電荷量の大小により第１導電領域と第２導電領域間のコンダクタンスが変化することを用いて記憶を行なう半導体記憶素子を有する半導体記憶装置において、上記半導体記憶素子外部に上記半導体記憶素子に書き込む情報を保持する情報保持回路と、上記書き込む情報に対応した書き込み電圧を所定の時間印加した後に上記情報保持回路に保持された情報と上記半導体記憶素子の記憶情報が一致しない場合に、再び書き込み動作を行わせる制御回路とを有することを特徴とする半導体記憶装置。
　【請求項３】
　第１導電領域と、該第１導電領域に接続された半導体領域と、該半導体領域を介して上記第１導電領域に接続された第２導電領域と、制御電極と、上記半導体領域の上に設けられた絶縁膜と、上記制御電極と上記絶縁膜との間に設けられた一個又は複数個の短径が１０ｎｍ以下の記憶領域とを有し、上記制御電極と第１導電領域・第２導電領域との間に電圧を印加することで、該記憶領域への電荷注入または該記憶領域からの電荷放出を行うことにより上記記憶領域に蓄積した電荷量の大小により第１導電領域と第２導電領域間のコンダクタンスが変化することを用いて記憶を行なう半導体記憶素子を複数個行列状に配置した半導体記憶装置において、上記半導体記憶素子外部に、情報“１”または情報“０”を書き込む素子のリストを保持する情報保持回路を有し、上記リストに従い上記複数個の半導体記憶素子に選択的に書き込み電圧を印加する第一のステップと、上記第一のステップにおいて書き込み電圧が印加された半導体記憶素子に記憶された情報を読み出す第二のステップと、上記第二のステップでの読み出された情報と情報保持回路の情報とが一致する半導体記憶素子についてさらなる書き込み電圧印加が不要であることを示すように上記リストを更新する第三のステップと、上記第三のステップで更新されたリスト結果に基づいて再び第一のステップに戻るか書き込み動作を終了するかを決定する第四のステップを有することを特徴とする半導体記憶装置の制御方法。
　【請求項４】
　第１導電領域と、該第１導電領域に接続された半導体領域と、該半導体領域を介して上記第１導電領域に接続された第２導電領域と、制御電極と、上記半導体領域の上に設けられた絶縁膜と、上記制御電極と上記絶縁膜との間に設けられた一個又は複数個の短径が１０ｎｍ以下の記憶領域とを有し、上記制御電極と第１導電領域・第２導電領域との間に電圧を印加することで、該記憶領域への電荷注入または該記憶領域からの電荷放出を行うことにより上記記憶領域に蓄積した電荷量の大小により第１導電領域と第２導電領域間のコンダクタンスが変化することを用いて記憶を行なう半導体記憶素子を複数個行列状に配置した半導体記憶装置において、上記半導体記憶素子外部に消去を行なう素子のリストを保持するリスト保持回路を有し、上記リストに従い上記複数個の半導体記憶素子に選択的に消去電圧を印加する第一のステップと、上記第一のステップにおいて消去電圧を印加された半導体記憶素子の情報を読み出す第二のステップと、上記第二のステップでの読み出された情報が消去状態を示す半導体記憶素子についてさらなる消去電圧印加が不要であることを示すように上記リストを更新する第三のステップと、上記第三のステップで更新されたリスト結果に基づいて第一のステップに戻るか書き込み動作を終了するかを決定する第四のステップを有することを特徴とする半導体記憶装置の制御方法。」
　
（２）本件補正の整理
　本件補正を整理すると以下のとおりである。
［補正事項１］
　本件補正前の請求項１の「上記制御電極と上記半導体領域との間又は上記半導体領域内部に設けられた一個又は複数個の粒状の記憶領域」を、「上記半導体領域の上に設けられた絶縁膜と、上記制御電極と上記絶縁膜との間に設けられた一個又は複数個の短径が１０ｎｍ以下の記憶領域」と補正すること。
［補正事項２］
　本件補正前の請求項２の「上記制御電極と上記半導体領域との間又は上記半導体領域内部に設けられた一個又は複数個の粒状の記憶領域」を、「上記半導体領域の上に設けられた絶縁膜と、上記制御電極と上記絶縁膜との間に設けられた一個又は複数個の短径が１０ｎｍ以下の記憶領域」と補正すること。
［補正事項３］
　本件補正前の請求項３の「上記制御電極と上記半導体領域との間又は上記半導体領域内部に設けられた一個又は複数個の粒状の記憶領域」を、「上記半導体領域の上に設けられた絶縁膜と、上記制御電極と上記絶縁膜との間に設けられた一個又は複数個の短径が１０ｎｍ以下の記憶領域」と補正すること。
［補正事項４］
　本件補正前の請求項４の「上記制御電極と上記半導体領域との間又は上記半導体領域内部に設けられた一個又は複数個の粒状の記憶領域」を、「上記半導体領域の上に設けられた絶縁膜と、上記制御電極と上記絶縁膜との間に設けられた一個又は複数個の短径が１０ｎｍ以下の記憶領域」と補正すること。
［補正事項５］
　本件補正前の請求項５及び請求項６を削除すること。
　
（３）補正の目的の適否及び新規事項追加の有無についての検討
［補正事項１について］
　補正事項１に対しては、以下の補正事項１−１及び補正事項１−２に分けて検討する。
〈補正事項１−１〉
　本件補正前の請求項１の「上記制御電極と上記半導体領域との間又は上記半導体領域内部に設けられた」を、「上記半導体領域の上に設けられた絶縁膜と、上記制御電極と上記絶縁膜との間に設けられた」と補正すること。
〈補正事項１−２〉
　本件補正前の請求項１の「粒状の記憶領域」を、「短径が１０ｎｍ以下の記憶領域」と補正すること。
〈補正事項１−１について〉
　補正事項１−１についての補正は、「記憶領域」を設ける位置について、本件補正前の請求項１の「上記制御電極と上記半導体領域との間」を「上記半導体領域の上に設けられた絶縁膜と、上記制御電極と上記絶縁膜との間」に限定するとともに、本件補正前の請求項１に他の選択肢として記載された「上記半導体領域内部」を削除して除外するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　そして、本願の願書に最初に添付した明細書又は図面（以下、「当初明細書等」という。）には、図１６とともに「本実施例ではメモリセルの電流経路と電荷蓄積部を独立に設け、多数用意した直径７ｎｍのシリコン結晶粒(25)に電荷を蓄積する。 … 単結晶シリコン内に設けられたドレイン(26)及びソース(27)はｎ型の拡散層である。ドレイン(26)、ソース(27)間はｐ型領域(29)であり、その上の薄いＳｉＯ２(31)上に直径７ｎｍのシリコン結晶粒(25)が多数設けられている。この上にＳｉＯ２(30)があり、その上にｎ型の多結晶シリコンからなるゲート（ワード線）(28)が設けられている。」（００３６段落）と記載されているから、補正事項１−１についての補正は、当初明細書等に記載した事項の範囲内においてなされたものであり、特許法第１７条の２第３項の規定を満たしている。
〈補正事項１−２について〉
　補正事項１−２についての補正は、「記憶領域」の形状について、当初明細書等に記載のない「粒状の」という表記を本件補正前の請求項１から削除するとともに、「記憶領域」の寸法を「短径が１０ｎｍ以下」と限定するものであるから、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明、及び同法同条同項第２号に掲げる特許請求の範囲の減縮を目的とするものである。
　そして、当初明細書等には「短径が１０ｎｍ以下の記憶領域」（請求項１ないし請求項７、請求項９、請求項１０、請求項１２、０００９段落、及び００１１段落）という記載がされているから、補正事項１−２についての補正は、当初明細書等に記載した事項の範囲内においてなされたものであり、特許法第１７条の２第３項の規定を満たしている。
［補正事項２について］
　補正事項２についての補正は、［補正事項１について］で検討したとおりの理由によって（ただし、「補正事項１」、「補正事項１−１」、「補正事項１−２」及び「請求項１」を、それぞれ「補正事項２」、「補正事項２−１」、「補正事項２−２」及び「請求項２」に読み替える。）、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明、及び同法同条同項第２号に掲げる特許請求の範囲の減縮を目的とするものであって、特許法第１７条の２第３項の規定を満たしている。
［補正事項３について］
　補正事項３についての補正は、［補正事項１について］で検討したとおりの理由によって（ただし、「補正事項１」、「補正事項１−１」、「補正事項１−２」及び「請求項１」を、それぞれ「補正事項３」、「補正事項３−１」、「補正事項３−２」及び「請求項３」に読み替える。）、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明、及び同法同条同項第２号に掲げる特許請求の範囲の減縮を目的とするものであって、特許法第１７条の２第３項の規定を満たしている。
［補正事項４について］
　補正事項４についての補正は、［補正事項１について］で検討したとおりの理由によって（ただし、「補正事項１」、「補正事項１−１」、「補正事項１−２」及び「請求項１」を、それぞれ「補正事項４」、「補正事項４−１」、「補正事項４−２」及び「請求項４」に読み替える。）、特許法第１７条の２第４項第４号に掲げる明りょうでない記載の釈明、及び同法同条同項第２号に掲げる特許請求の範囲の減縮を目的とするものであって、特許法第１７条の２第３項の規定を満たしている。
［補正事項５について］
　補正事項５についての補正は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものであって、特許法第１７条の２第３項の規定を満たしていることは明らかである。
　
　以上のとおり、補正事項１ないし補正事項５についての補正は、いずれも特許法第１７条の２第３項の規定を満たすとともに、補正事項１ないし補正事項４についての補正は、同法同条第４項第４号に掲げる明りょうでない記載の釈明、及び同法同条同項第２号に掲げる特許請求の範囲の減縮を目的とするものであり、補正事項５についての補正は、同法同条同項第１号に掲げる請求項の削除を目的とするものであるから、以下では、本件補正後の請求項１に係る発明が同法同条第５項において準用する同法第１２６条第５項に規定された独立特許要件を満たすか否かについて検討する。
　
（４）独立特許要件についての検討
　
（４−１）本件補正後の請求項１に係る発明
　本件補正後の請求項１に係る発明（以下「本件補正後発明」という。）は「（１）本件補正の内容」の特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものである。
「第１導電領域と、該第１導電領域に接続された半導体領域と、該半導体領域を介して上記第１導電領域に接続された第２導電領域と、制御電極と、上記半導体領域の上に設けられた絶縁膜と、上記制御電極と上記絶縁膜との間に設けられた一個又は複数個の短径が１０ｎｍ以下の記憶領域とを有し、上記制御電極と第１導電領域・第２導電領域との間に電圧を印加することで、該記憶領域への電荷注入または該記憶領域からの電荷放出を行うことにより上記記憶領域に蓄積した電荷量の大小により第１導電領域と第２導電領域間のコンダクタンスが変化することを用いて記憶を行なう半導体記憶素子を有する半導体記憶装置において、上記半導体記憶素子に書き込み電圧を印加する第一のステップと、上記第一のステップ後に素子に記憶された情報の読みだしを行なう第二のステップと、上記第二のステップでの情報の書き込みが不十分な素子について再度書き込み電圧を印加する第三のステップとを有することを特徴とする半導体記憶装置の制御方法。」
　
（４−２）刊行物記載の発明
（ａ）刊行物１：特開平７−１１１２９５号公報
　原査定において拒絶の理由に引用され、本願の出願日前に日本国内において頒布された上記刊行物１には、図１及び図１０とともに、以下の事項が記載されている。
「【請求項１】ソース領域と、ドレイン領域とを有し、
上記ソース領域はチャネル領域を介して上記ドレイン領域と接続され、
上記チャネル領域はゲート絶縁膜を介してゲート電極と接続され、
上記ソース領域と上記ドレイン領域との間の上記チャネル領域の電流経路の近傍には少なくとも１個のキャリアを捕獲する準位が形成されてな … る半導体素子。」
「【請求項６】請求項１記載の半導体素子を複数個配置し、
上記複数個の半導体素子をワード線とデータ線によって制御することを特徴とする半導体記憶装置。」
「【請求項７】請求項１記載の半導体素子のゲート電極とソースあるいはドレインとの間の電位差をＶｇｓと記す時、
上記複数個の半導体素子の選択された半導体素子の上記電位差Ｖｇｓを１書込み用電圧（Ｖｇ１）に設定して、該選択された半導体素子のしきい電圧を上昇せしめ、上記選択された半導体素子の上記電位差Ｖｇｓを上記１書込み用電圧（Ｖｇ１）より低い０書込み用電圧（Ｖｇ０）に外部より設定して、半導体素子のしきい電圧を下降せしめることが可能であって、
上記選択された半導体素子に上記１書込み用電圧（Ｖｇ１）と上記０書込み用電圧（Ｖｇ０）との間の電位差を電位差Ｖｇｓとして与え、さらに、上記選択された半導体素子のドレイン・ソース間に電位差を与え、上記選択された半導体素子のドレイン・ソース間の電流を検出することにより情報を読み出すことを特徴とする請求項６記載の半導体記憶装置。」
「【０００９】 … 本発明の代表的な実施形態による半導体素子は、ソース領域（１）と、ドレイン領域（２）とを有し、上記ソース領域（１）はチャネル領域（３）を介して上記ドレイン領域（２）と接続され、上記チャネル領域（３）はゲート絶縁膜（５）を介してゲート電極（４）と接続され、上記ソース領域（１）と上記ドレイン領域（２）との間の上記チャネル領域（３）の電流経路（６）の近傍には少なくとも１個のキャリアを捕獲する準位（７）が形成され … たことを特徴とする（図１参照）。
【００１０】本発明の別の実施形態によれば、ソース領域（１９）と、ドレイン領域（２０）とを有し、上記ソース領域（１９）はチャネル領域（２１）を介して上記ドレイン領域（２０）と接続され、上記チャネル領域（２１）はゲート絶縁膜（２３）を介しゲート電極（２２）と接続され、上記ソース領域（１９）と上記ドレイン領域（２０）との間の上記チャネル領域（２１）の近傍にはキャリアを閉じ込める領域（２４）を少なくとも一個有し … たことを特徴とする（図１０参照）。」
「【００１５】 … トラップ準位（７）に電子が１個捕獲されると１図の多結晶シリコン半導体素子のしきい電圧は低しきい電圧Ｖｌから高しきい電圧Ｖｈに変化する」
「【００１７】 … 低しきい値の状態では高い電流レベルが保持され、高しきい値の状態では低い電流レベルが保持された。従ってしきい値のシフトを用いて、情報の保持（記憶）が可能となる。また、この時のドレイン電流をセンスすることによって情報の読出しを行なうことができる。すなわち、電流が基準値 … より少ない状態を１として読出し、電流が基準値 … より多い状態を０として読み出すことができる … 。情報の書込みはゲート電圧を制御して行なうことができる。まず初期状態にはゲート電圧はＶｇ０にあったとする。ゲート電圧を正方向にＶｇ１まで掃引してトランジスタのしきい電圧をＶｈに設定する。これによりディジタル情報の１を書込むことができる。その後ゲート電圧を０ボルトまで負方向に掃引してしきい電圧をＶｌに変化させる。これにより、ディジタル情報の０を書込むことができる。
【００１８】 … 図１の実施形態では、キャリア閉じ込め領域としてのキャリアトラップ準位と電流経路としての実効的なチャネル領域との間の相対位置関係（距離）が定まりにくく、素子間のばらつきが大きいという問題がある。これに対して図１０の実施形態に示すように、チャネル（２１）の近傍にポテンシャルバリアにより囲まれたキャリア閉じ込め領域（２４）を独立して設けることにより、このばらつきを小さくすることができる。」
「【００２１】
【実施例】 … 図１は本実施例による記憶素子の構造図を示す。ソース（１）、およびドレイン（２）は、高不純物濃度ｎ型の多結晶シリコンからなる領域である。チャネル部（３）は、ノンドープの多結晶シリコン領域である。このソース（１）、ドレイン（２）、チャネル（３）は多結晶シリコンからなる薄く、細い線から構成される。実際に発明者らが試作した例では、チャネル幅が０．１ミクロンであり、厚さが１０ｎｍである。 … ゲート（４）はゲート絶縁膜（５）を介してチャネル（３）と交差するように設けられている。本実施例ではゲート（４）の膜厚は、０．１ミクロンである。尚、本実施例においては、チャネル（３）となる多結晶シリコン膜の周りは、すべてＳｉＯ２（１０）によって囲んでいる。 … 本実施例においては、チャネルの多結晶シリコンはＳｉＯ２上に１０ｎｍの薄いａ（アモルファス）−Ｓｉを堆積した後、７５０°Ｃの熱処理により結晶化を行なって形成した。この熱処理中、ａ−Ｓｉ中ではシリコンの結晶粒が成長していくが、結晶粒の大きさが膜厚に達すると、膜に垂直方向にはそれ以上結晶成長を行なうことができなくなる。これと同時に、膜と並行方向への結晶成長の速度も遅くなる。このため、横方向の結晶粒の大きさがほぼ膜厚と等しくなる。以上より、本実施例は、結晶粒が極めて小さいという特徴がある。このように結晶粒が小さいことは、やはりゲート・チャネル間の容量を小さくすることに貢献する。 … また、本実施例では、ゲート（４）がチャネル（３）の下側にある場合を示したが、ゲートを上側に作製しても同様の動作が可能である。」
「【００２５】実施例２
図１０は、本発明の第２の実施例を示す。基板はＳＯＩ基板を用いる。ソース（１９）、およびドレイン（２０）は高不純物濃度ｎ型のシリコンからなる低抵抗領域であり、その間のシリコンのチャネル（２１）は細線となっている。又、チャネルの上にはＳｉＯ２の薄膜（２５）が形成されており、その上にシリコンの結晶粒でキャリアを閉じ込める記憶領域（２４）が形成されている。さらにその上に、ゲート絶縁膜（２３）をはさんで、ゲート電極（２２）が設けられている。 … 書き込み、消去はゲートの電位を変えることで行なう。記憶領域（２４）へチャネル内の電子が絶縁膜（２５）によるポテンシャルバリアを越えて注入されることにより書き込みが行われ、一方、消去される場合は、記憶領域（２４）から電子が引き出される。 … 本実施例においては、記憶ノード（２４）についても、小さい結晶粒を用いること、Ｓｉ結晶粒（２４）のまわりをＳｉＯ２（２３，２５）で囲うことで周りとの間の寄生容量を小さくしている。結晶粒（２４）が小さいため容量値Ｃｔｔは自己容量で計算してよい。誘電率εの物質に囲まれた半径ｒの球体の自己容量は、４πεｒで与えられる。例えば、粒径１０ｎｍのシリコン結晶粒の場合には、記憶ノードの容量Ｃｔｔは約１ａＦとなる。」
「【００２８】次に、本実施例の製造工程を説明する。図１０に示すようにＳＯＩ基板を用い、ホトエッチング技術を用いて、ソース（１９）、ドレイン（２０）、チャネル（２１）を形成する。チャネルは細線に加工する。ソース、ドレインはｎ型不純物を高濃度にドープする。チャネルは低不純物濃度のｎ型、又はｉ型、又はＰ型にドープする。次にＣＶＤ法でＳｉＯ２膜（２５）を堆積して、さらにＣＶＤ法（化学気相堆積法）でシリコンの結晶粒（２４）を形成する。その後再びＣＶＤ法でＳｉＯ２膜（２３）を堆積し、金属膜を蒸着した後にホトエッチング技術でゲート電極（２２）を形成する。記憶領域であるシリコン結晶粒（２４）の半径ｒを微細に形成するためには、ＣＶＤ法による堆積物の形成の初期に生じる核をシリコン結晶粒（２４）として利用する。このために、このＣＶＤ法によるシリコン結晶粒（２４）の形成は低温かつ短時間で終了することが望ましい。」
　
　また、上記請求項７の「半導体素子のゲート電極とソースあるいはドレインとの間の電位差をＶｇｓと記す時、上記複数個の半導体素子の選択された半導体素子の上記電位差Ｖｇｓを１書込み用電圧（Ｖｇ１）に設定して、該選択された半導体素子のしきい電圧を上昇せしめ、上記選択された半導体素子の上記電位差Ｖｇｓを上記１書込み用電圧（Ｖｇ１）より低い０書込み用電圧（Ｖｇ０）に外部より設定して、半導体素子のしきい電圧を下降せしめる」という記載と、上記００１７段落の「情報の書込みはゲート電圧を制御して行なうことができる。まず初期状態にはゲート電圧はＶｇ０にあったとする。ゲート電圧を正方向にＶｇ１まで掃引してトランジスタのしきい電圧をＶｈに設定する。これによりディジタル情報の１を書込むことができる。その後ゲート電圧を０ボルトまで負方向に掃引してしきい電圧をＶｌに変化させる。これにより、ディジタル情報の０を書込むことができる。」という記載は同内容であるから、上記００１７段落の「ゲート電圧」が、具体的には、上記請求項７の「半導体素子のゲート電極とソースあるいはドレインとの間の電位差」である「Ｖｇｓ」を意味することは、当業者にとって技術的に明らかである。
　
　したがって、刊行物１には以下の発明（以下「刊行物発明」という。）が記載されている。
「高不純物濃度ｎ型のシリコンからなるソース領域（１９）とドレイン領域（２０）とを有し、上記ソース領域（１９）はシリコンからなるチャネル領域（２１）を介して上記ドレイン領域（２０）と接続され、上記チャネル領域（２１）上にはＳｉＯ２の薄膜（２５）が形成されており、その上に少なくとも１個のシリコンの結晶粒でキャリアを閉じこめる記憶領域（２４）が形成され、さらにその上にゲート絶縁膜（２３）をはさんでゲート電極（２２）が形成された半導体素子であって、
　上記ゲート電極（２２）と上記ソース領域（１９）あるいは上記ドレイン領域（２０）との間の電位差をＶｇｓと記す時、上記電位差Ｖｇｓを１書込み用電圧（Ｖｇ１）に設定して上記半導体素子のしきい電圧を上昇せしめることが可能であり、上記電位差Ｖｇｓを上記１書込み用電圧（Ｖｇ１）より低い０書込み用電圧（Ｖｇ０）に設定して上記半導体素子のしきい電圧を下降せしめることが可能である半導体素子を複数個配置した半導体記憶装置において、
　上記電位差Ｖｇｓを上記１書込み用電圧（Ｖｇ１）に設定するか、又は、上記０書込み用電圧（Ｖｇ０）に設定して、上記半導体素子に情報の書込みを行う上記電位差Ｖｇｓの制御方法。」
　
（ｂ）刊行物２：特開平７−３０７０９８号公報
　原査定において拒絶の理由に引用され、本願の出願日前に日本国内において頒布された上記刊行物２には、以下の事項が記載されている。
「【０００７】 … メモリセルは製造プロセスのばらつきからその特性にもばらつきが生じる。従って書込み特性を見ると、書込まれやすいメモリセルと書込まれにくいメモリセルがある。これに対して、各々のメモリセルのしきい値が所望の範囲に収まるよう書込まれるように、書込み時間を調節してベリファイを行いながら書込むという方法が提案されている … 。」
「【００６６】 … 本実施例では、データ書込みを行った後に … メモリセルのしきい値電圧を … 評価する。そして、所望のしきい値に達していないメモリセルがあれば、そのメモリセルについてのみ書込み動作を追加し、その後に再度しきい値の評価を行う。この操作を繰り返し行い、全てのメモリセルのしきい値が所望の許容範囲に収まっていることを確認したら書込み動作を終了する。つまり、データ書込みをその進行の程度をチェックしながら小刻みに繰り返すことによって、最終的にデータ書込みが終了したメモリセルアレイのしきい値分布を小さいものとすることができる。」
　
（４−３）対比・判断
　本件補正後発明と刊行物発明とを対比する。
（ａ）刊行物発明の「高不純物濃度ｎ型のシリコンからなるソース領域（１９）とドレイン領域（２０）」は導電性を有するから、それぞれ本件補正後発明の「第１導電領域」及び「第２導電領域」に相当する。
　また、刊行物発明では、「ソース領域（１９）はシリコンからなるチャネル領域（２１）を介して」「ドレイン領域（２０）」と接続されており、本件補正後発明は、「第１導電領域に接続された半導体領域と、該半導体領域を介して上記第１導電領域に接続された第２導電領域と」を有しているから、刊行物発明の「シリコンからなるチャネル領域（２１）」は、本件補正後発明の「半導体領域」に相当する。
　したがって、刊行物発明の「高不純物濃度ｎ型のシリコンからなるソース領域（１９）とドレイン領域（２０）とを有し、上記ソース領域（１９）はシリコンからなるチャネル領域（２１）を介して上記ドレイン領域（２０）と接続され」は、本件補正後発明の「第１導電領域と、該第１導電領域に接続された半導体領域と、該半導体領域を介して上記第１導電領域に接続された第２導電領域と」に相当する。
（ｂ）刊行物発明の「チャネル領域（２１）上に」形成された「ＳｉＯ２の薄膜（２５）」、「少なくとも１個のシリコンの結晶粒でキャリアを閉じこめる記憶領域（２４）」及び「ゲート電極（２２）」は、それぞれ本件補正後発明の「半導体領域の上に設けられた絶縁膜」、「一個又は複数個の」「記憶領域」及び「制御電極」に相当する。
　また、刊行物発明では「チャネル領域（２１）上にはＳｉＯ２の薄膜（２５）が形成されており、その上に少なくとも１個のシリコンの結晶粒でキャリアを閉じこめる記憶領域（２４）が形成され、さらにその上にゲート絶縁膜（２３）をはさんでゲート電極（２２）が形成され」ているから、「少なくとも１個のシリコンの結晶粒でキャリアを閉じこめる記憶領域（２４）」が「ゲート電極（２２）」と「ＳｉＯ２の薄膜（２５）」との間に設けられていることは明らかである。
　したがって、刊行物発明の「チャネル領域（２１）上にはＳｉＯ２の薄膜（２５）が形成されており、その上に少なくとも１個のシリコンの結晶粒でキャリアを閉じこめる記憶領域（２４）が形成され、さらにその上に」「ゲート電極（２２）が形成され」は、本件補正発明の「制御電極と、」「半導体領域の上に設けられた絶縁膜と、上記制御電極と上記絶縁膜との間に設けられた一個又は複数個の」「記憶領域とを有し」に相当する。
（ｃ）刊行物発明の「半導体素子」は「１」又は「０」を記憶するためのものであるから、本件補正後発明の「半導体記憶素子」に相当し、刊行物発明の「半導体素子を複数個配置した半導体記憶装置」は、本件補正後発明の「半導体記憶素子を有する半導体記憶装置」に相当する。
（ｄ）刊行物発明の「半導体記憶装置」は「半導体素子が複数個配置」されたものであるから、刊行物発明の「半導体素子に情報の書込みを行う」「電位差Ｖｇｓの制御方法」は、「半導体素子を複数個配置した半導体記憶装置」「の制御方法」と技術的に同等である。
　したがって、刊行物発明の「電位差Ｖｇｓを」「１書込み用電圧（Ｖｇ１）に設定するか、又は、」「０書込み用電圧（Ｖｇ０）に設定して、」「半導体素子に情報の書込みを行う上記電位差Ｖｇｓの制御方法」は、本件補正後発明の「半導体記憶素子に書き込み電圧を印加する第一のステップ」「を有することを特徴とする半導体記憶装置の制御方法」に相当する。
　
　したがって、本件補正後発明と刊行物発明は、
「第１導電領域と、該第１導電領域に接続された半導体領域と、該半導体領域を介して上記第１導電領域に接続された第２導電領域と、制御電極と、上記半導体領域の上に設けられた絶縁膜と、上記制御電極と上記絶縁膜との間に設けられた一個又は複数個の記憶領域とを有する半導体記憶素子を有する半導体記憶装置において、
　上記半導体記憶素子に書き込み電圧を印加する第一のステップを有することを特徴とする半導体記憶装置の制御方法。」である点で一致し、以下の点で相違する。
　
［相違点１］
　本件補正後発明は「短径が１０ｎｍ以下の記憶領域」を備えているのに対して、刊行物発明は「シリコンの結晶粒でキャリアを閉じこめる記憶領域（２４）」を備えている点。
［相違点２］
　本件補正後発明は「制御電極と第１導電領域・第２導電領域との間に電圧を印加することで、」「記憶領域への電荷注入または該記憶領域からの電荷放出を行うことにより上記記憶領域に蓄積した電荷量の大小により第１導電領域と第２導電領域間のコンダクタンスが変化することを用いて記憶を行なう半導体記憶素子」を備えているのに対して、刊行物発明は「ゲート電極（２２）と」「ソース領域（１９）あるいは」「ドレイン領域（２０）との間の電位差をＶｇｓと記す時、上記電位差Ｖｇｓを１書込み用電圧（Ｖｇ１）に設定して」「半導体素子のしきい電圧を上昇せしめることが可能であり、上記電位差Ｖｇｓを上記１書込み用電圧（Ｖｇ１）より低い０書込み用電圧（Ｖｇ０）に設定して上記半導体素子のしきい電圧を下降せしめることが可能である半導体素子」を備えている点。
［相違点３］
　本件補正後発明は「第一のステップ後に素子に記憶された情報の読みだしを行なう第二のステップと、上記第二のステップでの情報の書き込みが不十分な素子について再度書き込み電圧を印加する第三のステップ」を備えているのに対して、刊行物発明は「半導体素子に情報の書込みを行う」点。
　
　上記相違点について検討する。
［相違点１について］
　刊行物発明の「シリコンの結晶粒でキャリアを閉じこめる記憶領域（２４）」の寸法に関して、刊行物１には「本実施例においては、記憶ノード（２４）についても、小さい結晶粒を用いること、Ｓｉ結晶粒（２４）のまわりをＳｉＯ２ … で囲うことで周りとの間の寄生容量を小さくしている。結晶粒（２４）が小さいため容量値Ｃｔｔは自己容量で計算してよい。誘電率εの物質に囲まれた半径ｒの球体の自己容量は、４πεｒで与えられる。例えば、粒径１０ｎｍのシリコン結晶粒の場合には、記憶ノードの容量Ｃｔｔは約１ａＦとなる。」（００２５段落）及び「ＣＶＤ法（化学気相堆積法）でシリコンの結晶粒（２４）を形成する。」（００２８段落）と記載されており、一方、粒径が１ｎｍ以下のシリコン微粒子をＣＶＤ法で形成できることは、例えば、特開平７−３２６６８１号公報に「シリコン微粒子 … は … その粒径が１ｎｍ以下 … で構成される。」（００６１段落）及び「ＣＶＤ装置で … ポリシリコン成膜の成膜速度が極端に小さくなる条件に設定することでシリコン結晶の微小粉末は形成される。」（００６６段落）と記載されているように従来周知の技術であるから、刊行物発明の「シリコンの結晶粒でキャリアを閉じこめる記憶領域（２４）」の寄生容量を小さくするために、その粒径を１０ｎｍ以下とすることは、当業者が容易になし得たことである。
［相違点２について］
　上記（ａ）で検討した対応関係を踏まえると、刊行物発明の「ゲート電極（２２）と」「ソース領域（１９）あるいは」「ドレイン領域（２０）との間の電位差」である「Ｖｇｓ」は、本件補正後発明の「制御電極と第１導電領域・第２導電領域との間に」「印加する」「電圧」に相当する。
　また、刊行物発明の「情報の書込み」に関して、刊行物１には「低しきい値の状態では高い電流レベルが保持され、高しきい値の状態では低い電流レベルが保持された。従ってしきい値のシフトを用いて、情報の保持（記憶）が可能となる。 … 情報の書込みはゲート電圧を制御して行なうことができる。まず初期状態にはゲート電圧はＶｇ０にあったとする。ゲート電圧を正方向にＶｇ１まで掃引してトランジスタのしきい電圧をＶｈに設定する。これによりディジタル情報の１を書込むことができる。その後ゲート電圧を０ボルトまで負方向に掃引してしきい電圧をＶｌに変化させる。これにより、ディジタル情報の０を書込むことができる。」（００１７段落）、「トラップ準位（７）に電子が１個捕獲されると１図の多結晶シリコン半導体素子のしきい電圧は低しきい電圧Ｖｌから高しきい電圧Ｖｈに変化する」（００１５段落）及び「書き込み、消去はゲートの電位を変えることで行なう。記憶領域（２４）へ … 電子が … 注入されることにより書き込みが行われ、一方、消去される場合は、記憶領域（２４）から電子が引き出される。」（００２５段落）と記載されているから、刊行物１には「ゲートの電位を変えること」により「記憶領域（２４）」への電子の注入、又は「記憶領域（２４）」からの電子の引き出しを行い、この電子の注入、又は引き出しによって「高しきい値の状態」又は「低しきい値の状態」にすることが記載されている。
　また、刊行物１の「低しきい値の状態では高い電流レベルが保持され、高しきい値の状態では低い電流レベルが保持された。」（００１７段落）という記載から、「低しきい値の状態」では「ソース領域（１９）」と「ドレイン領域（２０）」の間のコンダクタンスが相対的に大きな値となる一方で、「高しきい値の状態」では上記コンダクタンスが相対的に小さな値になることは、当業者にとって技術的に明らかである。
　したがって、刊行物発明の「ゲート電極（２２）と」「ソース領域（１９）あるいは」「ドレイン領域（２０）との間の電位差をＶｇｓと記す時、上記電位差Ｖｇｓを１書込み用電圧（Ｖｇ１）に設定して」「半導体素子のしきい電圧を上昇せしめること」は、「上記電位差Ｖｇｓを１書込み用電圧（Ｖｇ１）に設定して」「記憶領域（２４）」にキャリアである電子を注入することによって「上記半導体素子のしきい電圧を上昇せしめ」て「ソース領域（１９）」と「ドレイン領域（２０）」の間のコンダクタンスを相対的に小さな値にすることを意味し、また、刊行物発明の「上記電位差Ｖｇｓを上記１書込み用電圧（Ｖｇ１）より低い０書込み用電圧（Ｖｇ０）に設定して上記半導体素子のしきい電圧を下降せしめること」は、「上記電位差Ｖｇｓを上記１書込み用電圧（Ｖｇ１）より低い０書込み用電圧（Ｖｇ０）に設定して」「記憶領域（２４）」からキャリアである電子を引き出すことによって「上記半導体素子のしきい電圧を下降せしめ」て「ソース領域（１９）」と「ドレイン領域（２０）」の間のコンダクタンスを相対的に大きな値にすることを意味するから、刊行物発明の「ゲート電極（２２）と」「ソース領域（１９）あるいは」「ドレイン領域（２０）との間の電位差をＶｇｓと記す時、上記電位差Ｖｇｓを１書込み用電圧（Ｖｇ１）に設定して」「半導体素子のしきい電圧を上昇せしめることが可能であり、上記電位差Ｖｇｓを上記１書込み用電圧（Ｖｇ１）より低い０書込み用電圧（Ｖｇ０）に設定して上記半導体素子のしきい電圧を下降せしめることが可能である半導体素子」は、実質的に本件補正後発明の「制御電極と第１導電領域・第２導電領域との間に電圧を印加することで、」「記憶領域への電荷注入または該記憶領域からの電荷放出を行うことにより上記記憶領域に蓄積した電荷量の大小により第１導電領域と第２導電領域間のコンダクタンスが変化することを用いて記憶を行なう半導体記憶素子」に相当し、相違点２は実質的なものとはいえない。
［相違点３について］
　刊行物発明の「半導体素子」のばらつきに関して、刊行物１には「図１の実施形態では、キャリア閉じ込め領域としてのキャリアトラップ準位と電流経路としての実効的なチャネル領域との間の相対位置関係（距離）が定まりにくく、素子間のばらつきが大きいという問題がある。これに対して図１０の実施形態に示すように、チャネル（２１）の近傍にポテンシャルバリアにより囲まれたキャリア閉じ込め領域（２４）を独立して設けることにより、このばらつきを小さくすることができる。」（００１８段落）と記載されているように、刊行物発明に対応する「図１０の実施形態」が「図１の実施形態」よりも素子間のばらつきが相対的に小さいことは記載されているものの、「図１０の実施形態」における素子間のばらつきが完全に解消したとまでは記載されていない。
　一方、刊行物２には「メモリセルは製造プロセスのばらつきからその特性にもばらつきが生じる。従って書込み特性を見ると、書込まれやすいメモリセルと書込まれにくいメモリセルがある。」（０００７段落）及び「データ書込みを行った後に … メモリセルのしきい値電圧を … 評価する。そして、所望のしきい値に達していないメモリセルがあれば、そのメモリセルについてのみ書込み動作を追加し、その後に再度しきい値の評価を行う。この操作を繰り返し行い、全てのメモリセルのしきい値が所望の許容範囲に収まっていることを確認したら書込み動作を終了する。つまり、データ書込みをその進行の程度をチェックしながら小刻みに繰り返すことによって、最終的にデータ書込みが終了したメモリセルアレイのしきい値分布を小さいものとすることができる。」（００６６段落）と記載されており、上記の「メモリセルのしきい値電圧を … 評価する」ことが、「メモリセル」の読み出しを行うことと技術的に同等であることは、当業者にとって明らかである。
　したがって、刊行物発明において、「電位差Ｖｇｓを」「１書込み用電圧（Ｖｇ１）に設定するか、又は、」「０書込み用電圧（Ｖｇ０）に設定して、上記半導体素子に情報の書込みを行」った後に、「半導体素子」間の書込み特性のばらつきに起因した課題を解決するために、刊行物２の上記記載に基づいて、再度しきい値電圧の評価を行い、すなわち、再度「半導体素子」の読み出しを行い、その後、所望のしきい値に達していない「半導体素子」があれば、その「半導体素子」についてのみ書込み動作を追加することは、当業者が容易になし得たことである。
　
　なお、審判請求人は「本願発明は … 引用文献 … で記載された技術課題とは異なる技術課題を見出したことで為されたものです。すなわち、本願明細書の段落番号［０００５］に記載されるように、「同じ素子に同じ書き込み電圧を印加しても電子を蓄積するのに要する時間がまちまちであり、同じ書き込み電圧を同じ時間印加した場合には蓄積される電子の数がその時々で異なってしまう」ことを実験的に観測し、その理由が量子力学的な効果、例えばトンネル又は熱励起のような確率的な振る舞いであることを見出したことで為された発明であります。」（平成１６年１１月３０日提出の手続補正書）という主張、及び「本願発明は、審判請求書で述べた通り、従来の不揮発性記憶装置のように物理的ばらつきにより異なるメモリセル間で書き込み速度が異なるのではなく、同じメモリセルであっても量子力学的な効果で書き込み動作の度に速度が異なってしまうことを初めて見出したことによりなされた発明です。」（平成１８年３月９日提出の回答書）という主張をしている。
　しかしながら、「半導体記憶装置の制御方法」である本件補正後発明には、「異なる」「半導体記憶素子」間ではなく、「同じ」「半導体記憶素子」「であっても量子力学的な効果で書き込み動作の度に速度が異なってしまうこと」は、発明特定事項として何ら記載されておらず、また、仮に記載されたとしても、記載されない場合と比べて「半導体記憶装置の制御方法」として実質的な差違があるともいえないから、上記主張は妥当でない。
　
　したがって、本件補正後発明は、刊行物１及び刊行物２に記載された発明並びに従来周知の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
（５）むすび
　以上のとおり、補正事項１についての補正は、特許法第１７条の２第３項の規定を満たすとともに、同法同条第４項第４号に掲げる明りょうでない記載の釈明、及び同法同条同項第２号に掲げる特許請求の範囲の減縮を目的とするものであるが、本件補正後発明は、同法第２９条第２項の規定により、その特許出願の際独立して特許を受けることができないから、適法でない補正事項１についての補正を含む本件補正は、同法第１７条の２第５項において準用する同法第１２６条第５項の規定を満たさず、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明
　平成１６年１１月３０日付けの手続補正は、上記のとおり却下されたので、本願の請求項１ないし請求項６に係る発明は、平成１６年７月２９日付け手続補正書により補正された特許請求の範囲の請求項１ないし請求項６に記載された事項により特定されるとおりのものであって、その請求項１に係る発明（以下「本願発明」という。）は、以下のとおりのものである。
「第１導電領域と、該第１導電領域に接続された半導体領域と、該半導体領域を介して上記第１導電領域に接続された第２導電領域と、制御電極と、上記制御電極と上記半導体領域との間又は上記半導体領域内部に設けられた一個又は複数個の粒状の記憶領域とを有し、上記制御電極と第１導電領域・第２導電領域との間に電圧を印加することで、該記憶領域への電荷注入または該記憶領域からの電荷放出を行うことにより上記記憶領域に蓄積した電荷量の大小により第１導電領域と第２導電領域間のコンダクタンスが変化することを用いて記憶を行なう半導体記憶素子を有する半導体記憶装置において、上記半導体記憶素子に書き込み電圧を印加する第一のステップと、上記第一のステップ後に素子に記憶された情報の読みだしを行なう第二のステップと、上記第二のステップでの情報の書き込みが不十分な素子について再度書き込み電圧を印加する第三のステップとを有することを特徴とする半導体記憶装置の制御方法。」
　
４．刊行物記載の発明
（１）刊行物１：特開平７−１１１２９５号公報
　原査定において拒絶の理由に引用され、本願の出願日前に日本国内において頒布された上記刊行物１には「２．［理由］（４）（４−２）（ａ）」に記載されたとおりの事項が記載されている。
　したがって、刊行物１には以下の発明（以下「刊行物発明」という。）が記載されている。
「高不純物濃度ｎ型のシリコンからなるソース領域（１９）とドレイン領域（２０）とを有し、上記ソース領域（１９）はシリコンからなるチャネル領域（２１）を介して上記ドレイン領域（２０）と接続され、上記チャネル領域（２１）上にはＳｉＯ２の薄膜（２５）が形成されており、その上に少なくとも１個のシリコンの結晶粒でキャリアを閉じこめる記憶領域（２４）が形成され、さらにその上にゲート絶縁膜（２３）をはさんでゲート電極（２２）が形成された半導体素子であって、
　上記ゲート電極（２２）と上記ソース領域（１９）あるいは上記ドレイン領域（２０）との間の電位差をＶｇｓと記す時、上記電位差Ｖｇｓを１書込み用電圧（Ｖｇ１）に設定して上記半導体素子のしきい電圧を上昇せしめることが可能であり、上記電位差Ｖｇｓを上記１書込み用電圧（Ｖｇ１）より低い０書込み用電圧（Ｖｇ０）に設定して上記半導体素子のしきい電圧を下降せしめることが可能である半導体素子を複数個配置した半導体記憶装置において、
　上記電位差Ｖｇｓを上記１書込み用電圧（Ｖｇ１）に設定するか、又は、上記０書込み用電圧（Ｖｇ０）に設定して、上記半導体素子に情報の書込みを行う上記電位差Ｖｇｓの制御方法。」
　
（２）刊行物２：特開平７−３０７０９８号公報
　原査定において拒絶の理由に引用され、本願の出願日前に日本国内において頒布された上記刊行物２には「２．［理由］（４）（４−２）（ｂ）」に記載されたとおりの事項が記載されている。
　
５．対比・判断
　本願発明と刊行物発明とを対比する。
（１）刊行物発明の「高不純物濃度ｎ型のシリコンからなるソース領域（１９）とドレイン領域（２０）」は導電性を有するから、それぞれ本願発明の「第１導電領域」及び「第２導電領域」に相当する。
　また、刊行物発明では、「ソース領域（１９）はシリコンからなるチャネル領域（２１）を介して」「ドレイン領域（２０）」と接続されており、本願発明は、「第１導電領域に接続された半導体領域と、該半導体領域を介して上記第１導電領域に接続された第２導電領域と」を有しているから、刊行物発明の「シリコンからなるチャネル領域（２１）」は、本願発明の「半導体領域」に相当する。
　したがって、刊行物発明の「高不純物濃度ｎ型のシリコンからなるソース領域（１９）とドレイン領域（２０）とを有し、上記ソース領域（１９）はシリコンからなるチャネル領域（２１）を介して上記ドレイン領域（２０）と接続され」は、本願発明の「第１導電領域と、該第１導電領域に接続された半導体領域と、該半導体領域を介して上記第１導電領域に接続された第２導電領域と」に相当する。
（２）刊行物発明の「少なくとも１個のシリコンの結晶粒でキャリアを閉じこめる記憶領域（２４）」及び「ゲート電極（２２）」は、それぞれ本願発明の「一個又は複数個の」「粒状の記憶領域」及び「制御電極」に相当する。
　また、刊行物発明では、「チャネル領域（２１）上にはＳｉＯ２の薄膜（２５）が形成されており、その上に少なくとも１個のシリコンの結晶粒でキャリアを閉じこめる記憶領域（２４）が形成され、さらにその上にゲート絶縁膜（２３）をはさんでゲート電極（２２）が形成され」ている、すなわち、「少なくとも１個のシリコンの結晶粒でキャリアを閉じこめる記憶領域（２４）」は、「ＳｉＯ２の薄膜（２５）」を介して「チャネル領域（２１）上に」形成されるとともに、「さらにその上にゲート絶縁膜（２３）をはさんでゲート電極（２２）が形成され」ているから、「少なくとも１個のシリコンの結晶粒でキャリアを閉じこめる記憶領域（２４）」が、「ゲート電極（２２）」及び「チャネル領域（２１）」のいずれにも接することなく両者の間に形成されていることは明らかである。
　したがって、刊行物発明の「チャネル領域（２１）上には」「少なくとも１個のシリコンの結晶粒でキャリアを閉じこめる記憶領域（２４）が形成され、さらにその上に」「ゲート電極（２２）が形成され」は、本件補正発明の「制御電極と、」「半導体領域との間」「に設けられた一個又は複数個の」「記憶領域とを有し」に相当する。
（３）刊行物発明の「半導体素子」は「１」又は「０」を記憶するためのものであるから、本願発明の「半導体記憶素子」に相当し、刊行物発明の「半導体素子を複数個配置した半導体記憶装置」は、本願発明の「半導体記憶素子を有する半導体記憶装置」に相当する。
（４）刊行物発明の「半導体記憶装置」は「半導体素子が複数個配置」されたものであるから、刊行物発明の「半導体素子に情報の書込みを行う」「電位差Ｖｇｓの制御方法」は、「半導体素子を複数個配置した半導体記憶装置」「の制御方法」と技術的に同等である。
　したがって、刊行物発明の「電位差Ｖｇｓを」「１書込み用電圧（Ｖｇ１）に設定するか、又は、」「０書込み用電圧（Ｖｇ０）に設定して、」「半導体素子に情報の書込みを行う上記電位差Ｖｇｓの制御方法」は、本願発明の「半導体記憶素子に書き込み電圧を印加する第一のステップ」「を有することを特徴とする半導体記憶装置の制御方法」に相当する。
　
　したがって、本願発明と刊行物発明は、
「第１導電領域と、該第１導電領域に接続された半導体領域と、該半導体領域を介して上記第１導電領域に接続された第２導電領域と、制御電極と、上記制御電極と上記半導体領域との間に設けられた一個又は複数個の粒状の記憶領域とを有する半導体記憶素子を有する半導体記憶装置において、
　上記半導体記憶素子に書き込み電圧を印加する第一のステップを有することを特徴とする半導体記憶装置の制御方法。」である点で一致し、以下の点で相違する。
　
［相違点１］
　本願発明は「制御電極と第１導電領域・第２導電領域との間に電圧を印加することで、」「記憶領域への電荷注入または該記憶領域からの電荷放出を行うことにより上記記憶領域に蓄積した電荷量の大小により第１導電領域と第２導電領域間のコンダクタンスが変化することを用いて記憶を行なう半導体記憶素子」を備えているのに対して、刊行物発明は「ゲート電極（２２）と」「ソース領域（１９）あるいは」「ドレイン領域（２０）との間の電位差をＶｇｓと記す時、上記電位差Ｖｇｓを１書込み用電圧（Ｖｇ１）に設定して」「半導体素子のしきい電圧を上昇せしめることが可能であり、上記電位差Ｖｇｓを上記１書込み用電圧（Ｖｇ１）より低い０書込み用電圧（Ｖｇ０）に設定して上記半導体素子のしきい電圧を下降せしめることが可能である半導体素子」を備えている点。
［相違点２］
　本願発明は「第一のステップ後に素子に記憶された情報の読みだしを行なう第二のステップと、上記第二のステップでの情報の書き込みが不十分な素子について再度書き込み電圧を印加する第三のステップ」を備えているのに対して、刊行物発明は「半導体素子に情報の書込みを行う」点。
　
　上記相違点について検討する。
［相違点１について］
　上記（１）で検討した対応関係を踏まえると、刊行物発明の「ゲート電極（２２）と」「ソース領域（１９）あるいは」「ドレイン領域（２０）との間の電位差」である「Ｖｇｓ」は、本願発明の「制御電極と第１導電領域・第２導電領域との間に」「印加する」「電圧」に相当する。
　また、刊行物発明の「情報の書込み」に関して、刊行物１には「低しきい値の状態では高い電流レベルが保持され、高しきい値の状態では低い電流レベルが保持された。従ってしきい値のシフトを用いて、情報の保持（記憶）が可能となる。 … 情報の書込みはゲート電圧を制御して行なうことができる。まず初期状態にはゲート電圧はＶｇ０にあったとする。ゲート電圧を正方向にＶｇ１まで掃引してトランジスタのしきい電圧をＶｈに設定する。これによりディジタル情報の１を書込むことができる。その後ゲート電圧を０ボルトまで負方向に掃引してしきい電圧をＶｌに変化させる。これにより、ディジタル情報の０を書込むことができる。」（００１７段落）、「トラップ準位（７）に電子が１個捕獲されると１図の多結晶シリコン半導体素子のしきい電圧は低しきい電圧Ｖｌから高しきい電圧Ｖｈに変化する」（００１５段落）及び「書き込み、消去はゲートの電位を変えることで行なう。記憶領域（２４）へ … 電子が … 注入されることにより書き込みが行われ、一方、消去される場合は、記憶領域（２４）から電子が引き出される。」（００２５段落）と記載されているから、刊行物１には「ゲートの電位を変えること」により「記憶領域（２４）」への電子の注入、又は「記憶領域（２４）」からの電子の引き出しを行い、この電子の注入、又は引き出しによって「高しきい値の状態」又は「低しきい値の状態」にすることが記載されている。
　また、刊行物１の「低しきい値の状態では高い電流レベルが保持され、高しきい値の状態では低い電流レベルが保持された。」（００１７段落）という記載から、「低しきい値の状態」では「ソース領域（１９）」と「ドレイン領域（２０）」の間のコンダクタンスが相対的に大きな値となる一方で、「高しきい値の状態」では上記コンダクタンスが相対的に小さな値になることは、当業者にとって技術的に明らかである。
　したがって、刊行物発明の「ゲート電極（２２）と」「ソース領域（１９）あるいは」「ドレイン領域（２０）との間の電位差をＶｇｓと記す時、上記電位差Ｖｇｓを１書込み用電圧（Ｖｇ１）に設定して」「半導体素子のしきい電圧を上昇せしめること」は、「上記電位差Ｖｇｓを１書込み用電圧（Ｖｇ１）に設定して」「記憶領域（２４）」にキャリアである電子を注入することによって「上記半導体素子のしきい電圧を上昇せしめ」て「ソース領域（１９）」と「ドレイン領域（２０）」の間のコンダクタンスを相対的に小さな値にすることを意味し、また、刊行物発明の「上記電位差Ｖｇｓを上記１書込み用電圧（Ｖｇ１）より低い０書込み用電圧（Ｖｇ０）に設定して上記半導体素子のしきい電圧を下降せしめること」は、「上記電位差Ｖｇｓを上記１書込み用電圧（Ｖｇ１）より低い０書込み用電圧（Ｖｇ０）に設定して」「記憶領域（２４）」からキャリアである電子を引き出すことによって「上記半導体素子のしきい電圧を下降せしめ」て「ソース領域（１９）」と「ドレイン領域（２０）」の間のコンダクタンスを相対的に大きな値にすることを意味するから、刊行物発明の「ゲート電極（２２）と」「ソース領域（１９）あるいは」「ドレイン領域（２０）との間の電位差をＶｇｓと記す時、上記電位差Ｖｇｓを１書込み用電圧（Ｖｇ１）に設定して」「半導体素子のしきい電圧を上昇せしめることが可能であり、上記電位差Ｖｇｓを上記１書込み用電圧（Ｖｇ１）より低い０書込み用電圧（Ｖｇ０）に設定して上記半導体素子のしきい電圧を下降せしめることが可能である半導体素子」は、実質的に本願発明の「制御電極と第１導電領域・第２導電領域との間に電圧を印加することで、」「記憶領域への電荷注入または該記憶領域からの電荷放出を行うことにより上記記憶領域に蓄積した電荷量の大小により第１導電領域と第２導電領域間のコンダクタンスが変化することを用いて記憶を行なう半導体記憶素子」に相当し、相違点１は実質的なものとはいえない。
［相違点２について］
　刊行物発明の「半導体素子」のばらつきに関して、刊行物１には「図１の実施形態では、キャリア閉じ込め領域としてのキャリアトラップ準位と電流経路としての実効的なチャネル領域との間の相対位置関係（距離）が定まりにくく、素子間のばらつきが大きいという問題がある。これに対して図１０の実施形態に示すように、チャネル（２１）の近傍にポテンシャルバリアにより囲まれたキャリア閉じ込め領域（２４）を独立して設けることにより、このばらつきを小さくすることができる。」（００１８段落）と記載されているように、刊行物発明に対応する「図１０の実施形態」が「図１の実施形態」よりも素子間のばらつきが相対的に小さいことは記載されているものの、「図１０の実施形態」における素子間のばらつきが完全に解消したとまでは記載されていない。
　一方、刊行物２には「メモリセルは製造プロセスのばらつきからその特性にもばらつきが生じる。従って書込み特性を見ると、書込まれやすいメモリセルと書込まれにくいメモリセルがある。」（０００７段落）及び「データ書込みを行った後に … メモリセルのしきい値電圧を … 評価する。そして、所望のしきい値に達していないメモリセルがあれば、そのメモリセルについてのみ書込み動作を追加し、その後に再度しきい値の評価を行う。この操作を繰り返し行い、全てのメモリセルのしきい値が所望の許容範囲に収まっていることを確認したら書込み動作を終了する。つまり、データ書込みをその進行の程度をチェックしながら小刻みに繰り返すことによって、最終的にデータ書込みが終了したメモリセルアレイのしきい値分布を小さいものとすることができる。」（００６６段落）と記載されており、上記の「メモリセルのしきい値電圧を … 評価する」ことが、「メモリセル」の読み出しを行うことと技術的に同等であることは、当業者にとって明らかである。
　したがって、刊行物発明において、「電位差Ｖｇｓを」「１書込み用電圧（Ｖｇ１）に設定するか、又は、」「０書込み用電圧（Ｖｇ０）に設定して、上記半導体素子に情報の書込みを行」った後に、「半導体素子」間の書込み特性のばらつきに起因した課題を解決するために、刊行物２の上記記載に基づいて、再度しきい値電圧の評価を行い、すなわち、再度「半導体素子」の読み出しを行い、その後、所望のしきい値に達していない「半導体素子」があれば、その「半導体素子」についてのみ書込み動作を追加することは、当業者が容易になし得たことである。
　
　したがって、本願発明は、刊行物１及び刊行物２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、請求項２ないし請求項６に係る発明について検討するまでもなく、特許法第２９条第２項の規定により特許を受けることができず、拒絶されるべきものである。
　よって、結論のとおり審決する。