【事件の表示】
　平成　６年特許願第１２７４０７号「多階調表示装置」拒絶査定不服審判事件〔平成　７年１２月２２日出願公開、特開平　７−３３４１１７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯・本願発明  
　　　　本件は、平成６年６月９日にされた特許出願（特願平６−１２７４０７号。以下、「本件出願」という。）につき、拒絶査定が平成１５年１０月１４日付けでされ、同月２１日に発送されたところ、この拒絶査定に対する審判が同年１1月２０日に請求されるとともに同年１２月２２日付けで手続補正書が提出され、当審において平成１８年８月２３日付けで通知した拒絶の理由に対し、意見書及び手続補正書が同年１０月２４日に提出されたものであって、本件出願の請求項１に係る発明は、平成１５年１２月２２日提出の手続補正書及び平成１８年１０月２４日提出の手続補正書により補正された明細書及び図面の記載からみて、特許請求の範囲の請求項１に記載されたとおりのものであって、その請求項１に係る発明（以下、「本願発明」という。）は次のとおりのものである。
 　　 
【請求項１】「　多階調表示データに基づいて電圧レベル群の内の一電圧レベルを選択して画像表示を行なう複数の表示画素を備えた表示パネルと、
　連続するｍ（ｍは２以上の正の整数）フレーム期間で一表示階調が得られるようにｍ×ｍ個の表示画素を一制御単位として制御する魔法陣に基づき構成される第１階調パターンを発生する第１階調パターン発生回路と、
　連続するｍフレーム期間で前記一表示階調が得られる前記第１階調パターンと異なるｍ×ｍ個の表示画素を一制御単位として制御する魔法陣に基づき構成される第２階調パターンを発生する第２階調パターン発生回路と、
　入力されるｋ（ｋはｊよりも大きい正の整数）ビット多階調表示データをｊビット多階調表示データに変換する表示データ変換手段と、
　ｋビット多階調表示データが前記第１もしくは第２階調パターンに基づく一表示階調電圧の中間の電圧レベルの階調に対応する場合は、前記ｊビット多階調表示データを前記第１もしくは第２階調パターンに基づいて演算処理を施して出力する演算処理回路とを備え、
　前記第１階調パターンまたは前記第２階調パターンは、ｍフレーム期間毎に乱数を発生する乱数発生回路からの出力により選択されることを特徴とする多階調表示装置。」
 　  
第２　当審の拒絶理由 
　　　　一方、当審において平成１８年８月２３日付けで通知した拒絶の理由の概要は、本件出願の請求項１及び２に係る発明は、本件出願前の昭和６３年７月２７日に頒布された特開昭６３−１８２６９５号公報（以下、「引用刊行物Ａ」という。）に記載された発明及び本件出願前の平成４年６月１２日に頒布された特開平４−１６６９８６号公報（以下、「引用刊行物Ｂ」という。）に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない、というものである。  
  　　　　　　 
第３　引用刊行物に記載された発明  
　　　　上記引用刊行物Ａには、 
（Ａ−１）「「産業上の利用分野」
　この発明は多階調ディジタル映像信号を入力して液晶セルを多階調表示する液晶表示装置に関する。」（１頁右下欄１〜４行）こと、
（Ａ−２）「多階調ディジタル映像信号により全ディジタル的に処理する駆動装置として第４図に示すものを先に提案した。すなわちシフトレジスタ１２の初段データ端子に端子１１より水平起動信号ＳＴＨが入力される。またこのシフトレジスタ１２は端子１３よりの映像信号の画素クロック、つまりドットクロツクＣＰＨによってシフトされる。シフトレジスタ１２はそれぞれシフト段１２１乃至１２ｎを有し、各シフト段１２１〜１２ｎと対応して第１ラッチ回路２１１乃至２１ｎが設けられている。これら第１ラッチ回路２１１乃至２１ｎには端子２２から多階調ディジタル映像信号が入力されており、そのディジタル映像信号の階調情報はｍビットである。この端子２２よりのディジタル映像信号は第１ラッチ回路２１１乃至２１ｎのデータ端子にそれぞれ印加されており、各クロック端子にはシフトレジスタの各段１２１乃至１２ｎの出力が対応して与えられている。従って水平起動信号（パルス）ＳＴＨの初めから順番に各画素データが第１ラッチ回路２１１乃至２１ｎに順次ラッチされる。即ち各画素クロックごとにシフトレジスタ１２内の信号ＳＴＨはシフト段１２１乃至１２ｎを順次シフトし、その出力によって各画素データが第１ラッチ回路２１１乃至２１ｎに順次ラッチされる。
　この１ライン（１主走査線）分の画素データのラッチが終了すると、水平起動信号ＳＴＨによって第２ラッチ回路２３１乃至２３ｎに第１ラッチ回２１１乃至２１ｎの各画素データがそれぞれ一斉にラッチされる。この第２ラッチ回路２３１乃至２３ｎの出力は必要に応じてレベルシフタ２４１乃至２４ｎによって電圧レベルが変換されてデコーダ２５１乃至２５ｎに供給されて、各ｍビットの画素データはデコードされ、その２mの値の何れかに応じた一つの端子に出力される。
　デコーダ２５１乃至２５ｎのそのデコード出力は選択回路２６１乃至２６ｎに供給され、選択回路２６１乃至２６ｎには共通に電圧値Ｖ。乃至ＶＳが与えられている。Ｖ。乃至ＶＳは入力映像信号のとり得る階調と対応して２ｍの種類の値をとるものである。従って各選択回路２６１乃至２６ｎにおいては、デコーダ２５１乃至２５ｎにおいてデコードされた出力に応じて電圧Ｖ。乃至ＶＳの何れか一つが選択されて出力端子２７１乃至２７ｎに出力され、この出力端子２７１乃至２７ｎは図に示してないが液晶セルの駆動端子、例えばソースバスに印加される。」（１頁右下欄１４行〜２頁左下欄１行）こと、
（Ａ−３）「「実施例」
　第１図はこの発明の実施例を示し、液晶セル３１はアクティブマトリクス形式のものであり、そのゲートバスにゲート駆動回路３２が接続され、ソースバスにソース駆動回路３３が接続される。ソース駆動回路３３は第４図（カラー映像入力の場合は第５図）に示す構成とされる。
　映像入力端子３４よりこの例では各画素がＤ０〜Ｄ３の４ビット（ｑ＝４）の多階調ディジタル映像信号が入力される。この映像入力信号中の上位３ビットＤ１〜Ｄ３はゲート３５を通じてソース駆動回路３３へ供給されると共にこの３ビットＤ１〜Ｄ３は補正回路３６にて１減算され、３ビットの出力とされる。この補正回路３６の３ビツト出力はゲート３７を通じてソース駆動回路３３へ供給される。
　この例ではｑ＝４，ｍ＝３であり、ｑ−ｍ＝１であるから各フレームは２１（２ｑ−ｍ）フィールドに分割駆動され、そのフィールド信号ＦＲがナンドゲート３９へ供給され、このナンドゲート３９に、入力映像信号の下位（ｑ−ｍ）ビット、つまりこの例ではＤ０がインバータ４１を通じて供給される。ナンドゲート３９の出力によりゲート３５が直接制御され、ナンドゲート３９の出力をインバータ４２で反転した出力でゲート３７が制御される。
　この構成において第１フィールドＦＲ＝０の場合はゲート３５が開き、ゲート３７が閉じ、入力映像信号中の上位３ビットＤ１〜Ｄ３がソース駆動回路３３へ供給される。ＦＲ＝１の第２フィールドにおいては最下位ビットＤ。が“１”の場合はゲート３５が開かれるが、Ｄ０＝０の場合はゲート３５が閉じ、ゲート３７が開き、入力ディジタル値から１だけ減算された値がソース駆動回路３３に入力されることになる。上位３ビットＤ１〜Ｄ３が共に“０”の場合は補正回路３６はＤ１〜Ｄ３を“０”のまま出力する。
　従ってソース駆動回路３３の出力、つまり第４図中の選択回路２６１〜２６ｎで選択される出力Ｖ０〜Ｖ７はその入力映像信号Ｄ０〜Ｄ３の値により第２図に示すようになる。このように最下位ビットＤ。が“１”か“０”かにより、Ｄ１〜Ｄ３の値がこれより１減算した値が駆動回路３３に入力され、第１フィールドではＤ１〜Ｄ３の値がそのまま入力されるため、１フレームで見ると、見掛上Ｖ０，Ｖ１／２，Ｖｌ，Ｖ３／２，Ｖ２，Ｖ５／２，Ｖ３，Ｖ７／２，Ｖ４，Ｖ９／２，Ｖ５，Ｖ１ｌ／２，Ｖ６．Ｖ１３／２，Ｖ７の１５種のレベルＤ０〜Ｄ３（当審注：Ｄ４はＤ３の誤記）の値に応じて選択表示される。
　補正回路３６は１減算ではなく、１加算してもよい。その場合はＤ１〜Ｄ３が共に“１”の時は、そのままＤ１〜Ｄ３を“１”として出力する。
　一般的にソース駆動回路３３の入力映像信号のビット数がｍで２ｍ＝Ｓの階調を駆動する場合に、端子３４に入力される映像信号がｑビットの場合は１フレームを２（ｑ−ｍ)＝ｌ（当審注：ｌはエル）フィールドで表示し、下位（ｑ−ｍ）ビットの内容に応じた数のフィールドだけｌ（当審注：ｌはエル）フィールド中において補正回路の出力を駆動回路へ供給する。この場合表示できる階調数Ｐは
　　Ｐ＝２（ｑ−ｍ）・２ｍ−（２ｑ−ｍ−１）
　　　＝２（ｑ−ｍ)・（２ｍ−１）＋１
となる。先に述べたｑ＝４ビット，ｍ＝３ビット，Ｓ＝８レベル，Ｐ＝１５階調については
　　Ｐ　＝２（４−３）・（２３−１）＋１＝１５となる。
　入力映像信号がｑビット、駆動回路３３へ供給されるビット数がｍの一般的構成の要部を第３図に示す。端子３４の映像入力信号の上位ｍビットはゲート３５へ直接供給されると共に補正回路３６へ供給される。補正回路３６はその入力が１加算又は１減算され、ｍビットの出力としてゲート３７へ供給される。ゲート３５，３７の両出力は駆動回路３３へ共通に供給される。
　一方、入力映像信号中の下位（ｑ−ｍ）ビットは、端子４１のフレームの開始を示す信号ＬＤで（ｑ−ｍ）ビットのダウンカウンタ４２にプリセットされ、カウンタ４２は端子４３よりのフィールドごとのクロックＣＫでダウンカウントされる。
　カウンタ４２の計数値と比較器４４で０と比較され、計数値が０または０より大である時は比較器４４の出力は“１”となり、ゲート３５を開き、ゲート３７を閉じる。しかしカウンタ４２の計数値が０より小になると、比較器４４の出力が“０”となり、カウンタ４２はディスイネーブル状態になり、計数動作を停止し、またゲート３５が閉じ、ゲート３７が開く。
　なお端子４３のクロックは１フレームを２（ｑ−ｍ)フィールドとした値をとる。このようにして駆動回路３３の出力によりｍビット入力に対する２ｍ＝Ｓの階調の各隣接するものの間に見掛上２（ｑ−ｍ)−１の階調が得られることになる。」（３頁左下欄３行〜４頁左下欄１４行）ことが記載されている。
（Ａ−４）また、第２図には、以下のことが図示されている。
Ｄ３　Ｄ２　Ｄ１　Ｄ０　第１のフィールド　第２のフィールド
　    　　　 　　　 １  　 　  　　　　     　 　              Ｖ７ 
１ 　 １　   １ 　　　　　Ｖ７　
　　　 　　　　　０   　　　　　　　　　             　Ｖ６　
　　　　　　　　
　　　　　　　　 １        　　　  　　    　　　　           Ｖ６　
１　　１　 ０　　　　　Ｖ６　
　　　　　　　　 ０          　　　　  　        　　　　   Ｖ５　
　　　　　　　　
 　　　　 　　　　１     　       　　 　        　　　　　Ｖ５ 
１　　０　　１　　　　　Ｖ５　　 　   
　 　　・　　　　・　　　　・　 　　  　  　   ・
  　 　    ・　　　　・　　　　・ 　 　　　   　       ・
   　 　   ・　　　　・　　　　・ 　  　  　　　       ・
　上記（Ａ−１）〜（Ａ−４）を総合的に参照すると、上記引用刊行物Ａには、
「多階調ディジタル映像信号を入力して選択回路２６１〜２６ｎで電圧値（例えばＶ０〜Ｖ７）を選択して表示する各画素を備えた液晶セル３１と、
　入力するｑビットの映像信号の上位ｍビットをそのままソース駆動回路３３に出力するゲート３５と、
　入力するｑビットの映像信号の上位ｍビットを１加算又は１減算したｍビット信号をゲート３７を介してソース駆動回路３３に出力する補正回路３６と、
　２（ｑ−ｍ)＝ｌ（当審注：ｌはエル）フィールド中において、入力する下位（ｑ−ｍ）ビットがプリセットされるダウンカウンタ４２を設け、プリセットされたダウンカウンタ４２の値に応じてゲート回路３５、３７を制御する比較器４４を備えたことを特徴とする多階調表示する液晶表示装置。」の発明（以下、「引用発明」という。）が記載されているものと認める。
　また、上記引用刊行物Ｂには
（Ｂ−１）「［産業上の利用分野］
　この発明は、液晶表示装置（以下、ＬＣＤと呼ぶ）・・・の２値的な表示装置で階調表示を行う階調表示装置に関し、特に所定周期内にＮ個の階調パターンを順番に表示することにより階調表示を行う階調表示装置に関する。」（１頁左下欄１９行〜右下欄５行）こと、
（Ｂ−２）「［従来の技術］
　従来、ＬＣＤ等を使用して所望する階調表示を行なう階調表示装置として、複数の階調パターンを所定周期内に順番に表示するようにした階調表示装置が知られている。
　例えばオン状態の画素の濃度を“１”、オフ状態の画素の濃度を“０”とすると、“１／３”の濃度を表示するためには、第５図（ａ），（ｂ），（ｃ）に示すような、３つのパターンを１フレームずつ順番に表示する。これにより、どの画素についても３フレームのうちの１フレームだけがオン状態となるので、全てのフレームでオン状態となる場合に比べて１／３の濃度の表示が可能になる。
　また、このように相互に異なる３つの階調パタ−ンを１フレームずつ順番に表示することにより、全画素を３フレームに１回だけ同時に表示させる場合に比べ、表示周波数を通常レベルまで高めることができ、ちらつきの発生等を防止することができる。
［発明が解決しようとする課題］
　しかしながら、このような従来の階調表示装置では、階調パターンの繰り返しの規則性により、階調パターン相互が干渉して干渉じまを発生させるという問題点がある。
　この発明は、このような問題点を解決するためになされたもので、階調パターンの表示の規則性を排除して、干渉じまの発生を防止することができる階調表示装置を提供することを目的とする。」（１頁右下欄６行〜２頁左上欄１４行）こと、
（Ｂ−３）「［実施例］・・・
　第１図は、この発明の一実施例の液晶表示装置の構成を示すブロック図である。
　ＣＰＵ１とディスプレイコントローラ２とはシステムバスを介して接続されている。ディスプレイコントローラ２には、表示用メモリ（以下、ＶＲＡＭと呼ぶ）３、階調パターン選択回路４、階調パターンメモリ５及びＬＣＤ６が接続されている。
　ＣＰＵ１は、表示に必要な各種パラメータをディスプレイコントローラ２に出力すると共に、各部の制御を司る。ディスプレイコントローラ２は、ＣＰＵ１からのパラメータに基づいて、ＶＲＡＭ３に格納された表示データをＬＣＤ６に表示するための表示制御を行う。中間調濃度を含む階調画像については、階調パターン選択回路４及び階調パターンメモリ５によって発生された階調パターンがＬＣＤ６に表示されるようになっている。
　階調パターン選択回路４は、更に具体的には、第２図に示すように構成されている。
　即ち、ディスプレイコントローラ２から出力されるフレーム同期信号（垂直同期信号）ＳＶは縦続接続された３つのＤ型フリップフロップ（以下、Ｄ−ＦＦと呼ぶ）１１，１２，１３のクロック入力端子に入力されている。初段及び２段目のＤ−ＦＦ１１，１２の出力Ｐｌ，Ｐ２は、２入力ＮＯＲゲート１４に入力されており、このＮＯＲゲート１４の出力が初段のＤ−ＦＦ１１のデータ入力端子Ｄに帰還されている。ＮＯＲゲート１４は、Ｄ−ＦＦ１１，１２の出力Ｐ１，Ｐ２がいずれも“０″であるときだけＤ−ＦＦ１１の入力に“１”を供給する。このため、Ｄ−ＦＦ１１〜１３の出力Ｐ１，Ｐ２，Ｐ３は、ただ一つだけが“１”となり、この“ｌ”がフレーム同期信号ＳＶに同期して循環するようになっている。
　Ｄ−ＦＦ１１〜１３の出力Ｐ１〜Ｐ３は、３つの切替器１５，１６，１７によってその順番が入れ替えられるようになっている。即ち、出力Ｐ１，Ｐ２は、夫々切替器１５のＡ、Ｂ入力端子に入力されている。また、出力Ｐ３は、切替器１６のＢ入力端子に入力されている。切替器１６のＡ入力端子には、切替器１５のＯ２出力が供給されている。更に、切替器１７のＡ，Ｂ入力端子には、夫々切替器１５のＯ１出力と切替器１６のＯ１出力とが与えられている。そして、切替器１７のＯ１，Ｏ２出力が階調パターン選択信号ＰＳ１，ＰＳ２、また切替器１６のＯ２出力が階調パターン選択信号ＰＳ３として、それぞれ階調パターンメモリ５に与えられている。階調パターンメモリ５には、例えば第５図（ａ），（ｂ），（ｃ）に示すような階調パターンが記憶されており、選択信号ＰＳｌが“１”のときはパターン“ｌ”、選択信号ＰＳ２が“１”のときはパターン“２”、選択信号ＰＳ３が“１”のときはパターン“３”が夫々選択されて出力されるようになっている。
　切替器１５〜１７は、選択端子ＳＥに与えられる信号が“０”のときに入力端子Ａ，Ｂを夫々出力端子Ｏ１，Ｏ２に接続し、選択端子ＳＥに与えられる信号が“１”のときに入力端子Ａ，Ｂを夫々出力端子Ｏ２，Ｏ１に接続するものである。これらの切替器１１〜１３は、例えば、第３図に示すように、並列に設けられた２つのセレクタ３１，３２と、これらのセレクタ３１，３２の選択入力信号を相互に反転させるためのインバータ３３とから構成されている。
　これらの切替器１５〜１７の切り替えは、後述するランダム系列信号Ｒ１，Ｒ２，Ｒ３によって行われるようになっている。即ち、この階調パターン選択回路４には、ランダム系列発生回路２０が設けられており、このランダム系列発生回路２０から出力されるランダム信号は、縦続接続された３つのＤ−ＦＦ２１，２２，２３からなるシフトレジスタにシフトインされるものとなっている。これらのランダム系列発生回路２０、Ｄ−ＦＦ２１〜２３には、シフトクロックとして、フレーム同期信号ＳＶの３倍の周期を持つ３フレ一ム信号Ｓ３Ｖが供給されている。従って、３フレームに１回、ランダム系列信号Ｒ１〜Ｒ３が更新され、このランダム系列信号Ｒ１，Ｒ２，Ｒ３が夫々切替器１５，１６，１７の選択入力端子ＳＥに入力されるようになっている。
　次に、このように構成された液晶表示装置の階調表示動作について説明する。
　第４図は、この液晶表示装置における階調パターン選択回路４の各部の波形図である。
　階調パターン選択回路４にフレーム同期信号Ｓｖが入力されると、Ｄ−ＦＦ１１，１２，１３が夫々シフト動作をするので、出力Ｐ１，Ｐ２，Ｐ３は、第４図に示すように、１フレームずつ順番に“１”になり、これを繰り返す。
　一方、出力Ｐｌ〜Ｐ３がー通り“１”になる３フレ一ム周期でランダム系列発生回路２０からランダム信号か出力され、Ｄ−ＦＦ２１〜２３の出力であるランダム系列信号Ｒ１〜Ｒ３が更新される。この系列信号Ｒ１〜Ｒ３と切替器１５〜１７による切り替え結果との関係は、下記第１表のようになっている。（当審注：各文字間の罫線は省略した。）
　　　　　　第１表
Ｒ１　Ｒ２　Ｒ３　　ＰＳ１　ＰＳ２　ＰＳ３
０　　０　　０　　　Ｐ１　　Ｐ２　　Ｐ３
０　　０　　１　　　Ｐ２　　Ｐ１　　Ｐ３
０　　１　　０　　　Ｐ１　　Ｐ３　　Ｐ２
０　　１　　１　　　Ｐ３　　Ｐ１　　Ｐ２
１　　０　　０　　　Ｐ２　　Ｐ１　　Ｐ３
１　　０　　１　　　Ｐ１　　Ｐ２　　Ｐ３
１　　１　　０　　　Ｐ２　　Ｐ３　　Ｐ１
１　　１　　１　　　Ｐ３　　Ｐ２　　Ｐ１
　
　従って、第４図に示すように、ランダム系列信号Ｒ１，Ｒ２，Ｒ３が“０，０，０”である場合には、Ｄ−ＦＦ１１〜１３の出力信号Ｐ１〜Ｐ３が階調パターン選択信号ＰＳ１〜ＰＳ３としてそのまま選択され出力される。この結果、最初の３フレームまでは、階調パターンメモリ５の階調パターン“１，２，３”がこの順序で選択されることになる。
　次に、第４図の４フレーム目からランダム系列信号が更新され、Ｒ１，Ｒ２，Ｒ３が“１，０，０”になると、階調パターン選択信号ＰＳ１，ＰＳ２，ＰＳ３には、夫々信号Ｐ２，Ｐ１，Ｐ３が選択されるので、次の３フレームでは、階調パターン“２，１，３”がこの順で選択されることになる。
　このように、この液晶表示装置では、３フレームおきにランダム系列信号Ｒ１〜Ｒ３が更新され、これに伴い３フレームおきに階調パターンの出力順序が変更されるので、結局、階調パターンの出力順序がランダム化され、従来のようなパターン発生の規則性に起因した干渉じまの発生を防止することができる。
　また、この実施例では、３フレームおきにパターンの出力順序を変更しているが、３フレームの周期内では、３種類の階調パターンが必ず１回ずつ選択されるので、３フレ一ム単位でみた場合の階調は一定になる。」（２頁左下欄３行〜４頁右上欄１行）ことが記載されている。
 　　　　　　　　　
第４　本願発明と引用発明の対比 
　　　  本願発明と引用発明とを対比する。 
　　(i)　引用発明の（ａ）「多階調ディジタル映像信号」、（ｂ）「電圧値（例えばＶ０〜Ｖ７）」、（ｃ）「表示する各画素」、（ｄ）「液晶セル３１」、（ｅ）「入力するｑビットの映像信号」、（ｆ）「ｍビット」、（ｇ）「多階調表示する液晶表示装置」がそれぞれ本願発明の（ａ）「多階調表示データ」、（ｂ）「電圧レベル群の内の一電圧レベル」、（ｃ）「画像表示を行なう複数の表示画素」、（ｄ）「表示パネル」、（ｅ）「ｋ（ｋはｊよりも大きい正の整数）ビット多階調表示データ」、（ｆ）「ｊビット多階調表示データ」、（ｇ）「多階調表示装置」に相当する。 
　　(ii)　引用発明は入力するｑビットのデータのうち上位ｍビットをゲート３５、補正回路３６に供給し、ゲート３５、３７からｍビットをソース駆動回路３３に出力しているから、引用発明も本願発明と同様に「入力されるｋ（ｋはｊよりも大きい正の整数）ビット多階調表示データをｊビット多階調表示データに変換する表示データ変換手段」を有するものと認められる。　　(iii)　上記引用刊行物Ａの（Ａ−３）を参照すると、入力する下位（ｑ−ｍ）ビットの値がプリセットされたダウンカウンタ４２はフィールド毎にダウンカウントされ、そのときの値が比較器４４で比較され、比較器４４の値が０より大きいか否かに応じてゲート３５、３７を選択的に開閉しているから、引用発明の「ダウンカウンタ４２、比較器４４」は本願発明の「第１階調パターン発生回路、第２階調パターン発生回路」と「階調パターンを発生する階調パターン発生回路」である点で共通するものである。
　そして、引用発明も入力するｑビットのうちの下位（ｑ−ｍ）ビットがプリセットされたダウンカウンタ４２の値を比較器で比較し、比較器４４からの出力を受けて、ゲート３５、３７、補正回路３６からは上位ｍビットそのままのｍビット又は上位ｍビットに１加算若しくは１減算したｍビットをソース駆動回路３３に出力し多階調表示しているから、引用発明の「ゲート３５、３７、補正回路３６」と本願発明の「演算処理回路」とは「ｋビット多階調表示データが階調パターンに基づく一表示階調に対応する場合は、ｊビット多階調表示データを階調パターンに基づいて演算処理を施して出力する演算処理回路」である点で共通するものである。 
　そうすると、本願発明と引用発明とは、 
「多階調表示データに基づいて電圧レベル群の内の一電圧レベルを選択して画像表示を行なう複数の表示画素を備えた表示パネルと、 
　階調パターンを発生する階調パターン発生回路と、 
　入力されるｋ（ｋはｊよりも大きい正の整数）ビット多階調表示データをｊビット多階調表示データに変換する表示データ変換手段と、 
　ｋビット多階調表示データが階調パターンに基づく一表示階調に対応する場合は、前記ｊビット多階調表示データを階調パターンに基づいて演算処理を施して出力する演算処理回路とを備えたことを特徴とする多階調表示装置。」である点で一致し、次の相違点（あ）で相違している。  　　 
・相違点（あ）  
　本願発明では階調パターン発生回路が「連続するｍ（ｍは２以上の正の整数）フレーム期間で一表示階調が得られるようにｍ×ｍ個の表示画素を一制御単位として制御する魔法陣に基づき構成される第１階調パターンを発生する第１階調パターン発生回路と、連続するｍフレーム期間で前記一表示階調が得られる前記第１階調パターンと異なるｍ×ｍ個の表示画素を一制御単位として制御する魔法陣に基づき構成される第２階調パターンを発生する第２階調パターン発生回路」であり、演算処理回路は、ｋビット多階調表示データが「第１もしくは第２階調パターンに基づく一表示階調電圧の中間の電圧レベルの階調に対応する場合」は、前記ｊビット多階調表示データを「第１もしくは第２階調パターン」に基づいて演算処理を施して出力し、「第１階調パターンまたは第２階調パターンは、ｍフレーム期間毎に乱数を発生する乱数発生回路からの出力により選択される」のに対して、引用発明ではそのような構成を備えていない点。
　　　　　　　　　　　　
第５　当審の判断
　　　　そこで、上記相違点（あ）について判断する。
　ア）　上記引用刊行物Ａの（Ａ−４）には、入力する特定のビット、例えば、上位ビットＤ３〜Ｄ１が１１１で下位ビットＤ０が１、又は上位ビットＤ３〜Ｄ１が１１０で下位ビットＤ０が１のときはそれぞれ第１フィールド、第２フィールドにおいてＶ７又はＶ６のみが選択出力され，電圧Ｖ７のみが選択される階調と電圧Ｖ６ のみが選択される階調との中間の階調である上位ビットＤ３〜Ｄ１が１１１で下位ビットＤ０が０の場合は第１フィールド、第２フィールドにおいて電圧、Ｖ７  ，Ｖ６　　の２種類の電圧が選択されることが記載され、又、上記引用刊行物Ａの（Ａ−３）には「カウンタ４２の計数値と比較器４４で０と比較され、計数値が０または０より大である時は比較器４４の出力は“１”となり、ゲート３５を開き、ゲート３７を閉じる。しかしカウンタ４２の計数値が０より小になると、比較器４４の出力が“０”となり、カウンタ４２はディスイネーブル状態になり、計数動作を停止し、またゲート３５が閉じ、ゲート３７が開く。」ことが記載されていることから、引用発明では２（ｑ−ｍ)＝ｌ（当審注：ｌはエル）フィールド中、電圧値Ｖ０〜Ｖ７のうちの何れかのみが出力される時の比較回路４４から出力される出力パターンは全て“１”が出力されるパターンであり、隣り合う電圧値、例えばＶ７ とＶ６　の２種類の電圧値が出力される時の階調は電圧Ｖ７ のみが選択される階調と電圧Ｖ６  のみが選択される階調との中間の階調であり、この中間の階調の時に比較回路４４から出力される出力パターンは“１”と“０”が一定の順序で出力されるパターンとなる。
　イ）　一方、上記引用刊行物Ｂには、階調表示する際のちらつきを防止するために、３フレーム毎に出力するランダム系列発生回路２０の出力Ｒ１、Ｒ２、Ｒ３がそれぞれ例えば０、０、０のとき、階調パタ−ン選択回路から階調パターン信号がＰＳ１、ＰＳ２、ＰＳ３の順に階調パターンメモリ５に出力されることにより、階調パターンメモリ５から３×３画素を１単位として、中間階調に応じたＰ１、Ｐ２、Ｐ３の階調パターンを出力し、ランダム系列発生回路２０の出力Ｒ１、Ｒ２、Ｒ３がそれぞれ例えば０、０、１のとき、階調パタ−ン選択回路から階調パターン信号がＰＳ２、ＰＳ１、ＰＳ３の順に階調パターンメモリ５に出力されることにより、階調パターンメモリ５から３×３画素を１単位として中間階調に応じたＰ１、Ｐ２、Ｐ３の階調パターンと異なるＰ２、Ｐ１、Ｐ３の階調パターンを出力する液晶の階調表示装置が記載されており、さらに上記引用刊行物Ｂの（Ｂ−３）の記載を参照すると、この階調パターンメモリ５から階調パターンＰ１、Ｐ２、Ｐ３を出力する場合と階調パターンＰ２、Ｐ１、Ｐ３を出力する場合とでは切替器１７の入力Ａと入力Ｂが通過するセレクタ３１、３２が異なり、それにより入力Ａ、Ｂと出力Ｏ１，Ｏ２の電気的な接続パターンがそれぞれ異なることから、上記引用刊行物Ｂには、階調パターンＰ１、Ｐ２、Ｐ３を出力する場合の電気的な接続パターンの回路と階調パターンＰ２、Ｐ１、Ｐ３を出力する場合の電気的な接続パターンの回路とではそれぞれ異なる電気的な接続パターンの回路、すなわちＰ１、Ｐ２、Ｐ３の階調パターンを出力するための回路と、Ｐ１、Ｐ２、Ｐ３の階調パターンと異なるＰ２、Ｐ１、Ｐ３の階調パターンを出力するための回路とがそれぞれ異なるように回路構成をして設けることが記載されていることは明らかである。
　ウ）　そうすると、引用発明も上記引用刊行物Ｂに記載された発明も共に複数の期間に所定のパターンを出力することにより中間調の階調表示をする液晶表示装置で共通するものであり、さらに引用発明において複数の階調パターンが形成できるのは上記　ア）　に記載したように比較回路４４から出力される出力パターンとして“１”と“０”が出力されるパターンの中間階調の時のみであることを考慮すると、引用発明においても階調表示する際のちらつきを防止するために、下位ビット（ｑ−ｍ）がプリセットされたダウンカウンタ４２と比較回路４４からの出力“１”と“０”が一定の順序で出力されるパターンにより一定の順序でゲート３５、３７を選択して中間調を表示する代わりに、連続する３フレーム中に３×３画素を１単位として中間階調に応じた３つの異なる階調パターンＰ１、Ｐ２、Ｐ３の順番で階調パターンを出力する回路と階調パターンＰ１、Ｐ２、Ｐ３の順番とは異なる、例えば階調パターンＰ２、Ｐ１、Ｐ３のような他の階調パターンを発生する回路を設け、３フレーム毎にランダム系列発生回路の出力に応じて、階調パターンＰ１、Ｐ２、Ｐ３の順番で階調パターンを選択して出力し、又は階調パターンＰ１、Ｐ２、Ｐ３の順番とは異なる、例えば階調パターンＰ２、Ｐ１、Ｐ３のような他の階調パターンを選択して出力し、その出力された階調パターンによりゲート３５、３７の出力を制御して多階調表示すること、すなわち、階調パターン発生回路が「連続するｍ（ｍは２以上の正の整数）フレーム期間で一表示階調が得られるようにｍ×ｍ個の表示画素を一制御単位として制御する第１階調パターンを発生する第１階調パターン発生回路と、連続するｍフレーム期間で前記一表示階調が得られる前記第１階調パターンと異なるｍ×ｍ個の表示画素を一制御単位として制御する第２階調パターンを発生する第２階調パターン発生回路」であり、演算処理回路は、ｋビット多階調表示データが「第１もしくは第２階調パターンに基づく一表示階調電圧の中間の電圧レベルの階調に対応する場合」は、前記ｊビット多階調表示データを「第１もしくは第２階調パターン」に基づいて演算処理を施して出力し、「第１階調パターンまたは第２階調パターンは、ｍフレーム期間毎に乱数を発生する乱数発生回路からの出力により選択される」ものとすることは当業者であれば容易になし得るものである。
　エ）　さらに、上記引用刊行物Ｂには第５図の階調パタ−ンＰ１、Ｐ２、Ｐ３が魔法陣に基づいて構成されるとは記載されていないが、第５図の階調パタ−ンＰ１、Ｐ２、Ｐ３は例えば、魔法陣の 
 ８ ６ １ 
 ３ ７ ５ 
 ４ ２ ９ 
 のうち、階調パターンＰ１は８，７，９の数字、階調パターンＰ２は６，５，４の数字、階調パターンＰ３は１，３，２の数値の位置をそれぞれオン状態のときの画素の濃度として“１”を与えたときの同じ３×３個のマトリクスの階調パターンとなっており、さらに、本願発明の魔法陣に基づき構成される第１階調パターン発生回路と魔法陣に基づき構成される第２階調パターン発生回路からそれぞれ発生する第１階調パターンと第２階調パターンは本件出願の図面の図７〜図１４に示されるように、特に魔法陣に特有の数字パターンから選択されて構成されたパターンではなく、単に図６の補助魔法陣から６フレーム中に各画素が所定の階調になるように適宜選択し所望の電圧を選択するための位置に“１”を与えた６×６個のマトリクスであるから、本願発明の魔法陣に基づき構成される第１階調パターン、第２階調パターンと上記引用刊行物Ｂの図５の３×３個のマトリクスの階調パターンと実質的な差異は認められないものであり、さらに、画像のフリッカを防止するためにｍ×ｍの画素のドットパターンとして魔法陣に基づくパターンを利用することも周知（例えば、社団法人電子情報通信学会発行の電子情報通信学会論文誌、第Ｊ７３−Ｄ−II巻　第５号 １９９０年５月２５日発行　ｐ．７４７−７５５［特に、式（２）のＳ１〜Ｓ３　、図８、ｐ．７５２の右欄下から５行〜ｐ．７５３の左欄下から１２行］参照）であることから、本願発明のごとく第１階調パターン及び第２階調パターンを「魔法陣に基づき構成される」と限定することも当業者が適宜採用しうる事項にすぎないものである。 
　そして、本願発明によってもたらされる効果は、引用発明、引用刊行物Ｂに記載された発明及び周知の技術事項から予測される範囲内のものであり、格別のものではない。 
　したがって、本願発明は、引用発明、引用刊行物Ｂに記載された発明及び周知の技術事項に基づき当業者が容易に発明をすることができたものである。
　　　　　　　
　オ）　なお、請求人は平成１８年１０月２４日提出の意見書において「（３）そこで、本願発明と引用刊行物・・・Ｂとを比較検討してみると、・・・引用刊行物Ｂには、３フレーム構成のパターンＰ１〜Ｐ３からなる階調パターンが開示されているが、このパターンＰ１〜Ｐ３はＰ１〜Ｐ３の構成によって一つの階調パターンを構成しているものであり、ランダム系列発生回路の出力によってシフトレジスタにランダム系列信号を発生させ、このランダム系列信号を３個の切替器に切替信号として供給することにより、この階調パターンの配列順序を選択するようにしているものである。従って、この引用刊行物Ｂに記載された階調パターンの選択は、３フレームに夫々対応するパターンＰ１〜Ｐ３を単にランダム系列発生回路の出力によって、その選択順序を選択して変更しているに過ぎず、本願発明の第１階調パターン発生回路もしくは第２階調パターン発生回路のいずれか１つを開示しているに過ぎないものと判断される。」旨の主張をしている。
　しかしながら、上記　イ）に記載したように上記引用刊行物Ｂに記載された発明にも階調パターンメモリ５からＰ１、Ｐ２、Ｐ３の階調パターンとＰ１、Ｐ２、Ｐ３の階調パターンと異なるＰ２、Ｐ１、Ｐ３の階調パターンを選択して出力する際に、それぞれ、Ｐ１、Ｐ２、Ｐ３の階調パターンを出力するための回路と及びＰ１、Ｐ２、Ｐ３の階調パターンと異なるＰ２、Ｐ１、Ｐ３の階調パターンを出力するための回路とが設けられていることは明らかである。
　この点について上記引用刊行物Ｂの（Ｂ−３）の記載を参照してもう少し具体的に検討してみると、上記引用刊行物Ｂには、
（a）３フレーム毎に出力するランダム系列発生回路２０の出力Ｒ１、Ｒ２、Ｒ３がそれぞれ例えば０、０、０のとき、切替器１５、１６、１７の各セレクタ３１，３２ではそれぞれ入力Ａ１、Ｂ２が選択され、選択された入力Ａ１、Ｂ２はそれぞれＯ１、Ｏ２から出力されるよう制御され、Ｄ−ＦＦ１１〜１３から順に出力される出力Ｐ１，Ｐ２，Ｐ３は、それぞれ（1）切替器１５のセレクタ３１の入力Ａ１から出力Ｏ１→セレクタ切替器１７のセレクタ３１の入力Ａ１から出力Ｏ１の経路、（2）切替器１５のセレクタ３２の入力Ｂ２から出力Ｏ２→セレクタ切替器１６のセレクタ３１の入力Ａ１から出力Ｏ１→切替器１７のセレクタ３２の入力Ｂ２から出力Ｏ２の経路、（3）切替器１６のセレクタ３１の入力Ｂ２から出力Ｏ２の経路で順にＰＳ１、ＰＳ２、ＰＳ３として出力され、このＰＳ１、ＰＳ２、ＰＳ３出力により階調パターンメモリ５から階調パターンＰ１、Ｐ２、Ｐ３が出力され、
（b）３フレーム毎に出力するランダム系列発生回路２０の出力Ｒ１、Ｒ２、Ｒ３がそれぞれ例えば０、０、１のとき、切替器１５、１６の各セレクタ３１，３２ではそれぞれ入力Ａ１、Ｂ２が選択され、選択された入力Ａ１、Ｂ２はそれぞれＯ１、Ｏ２から出力され、切替器１７のセレクタ３１，３２ではそれぞれ入力Ｂ１、Ａ２が選択され、選択された入力Ｂ１、Ａ２はそれぞれＯ１、Ｏ２から出力されるよう制御され、Ｄ−ＦＦ１１〜１３から順に出力される出力Ｐ１，Ｐ２，Ｐ３は、それぞれ（1’）切替器１５のセレクタ３１の入力Ａ１から出力Ｏ１→セレクタ切替器１７のセレクタ３２の入力Ａ２から出力Ｏ２の経路、（2’）切替器１５のセレクタ３２の入力Ｂ２から出力Ｏ２→セレクタ切替器１６のセレクタ３１の入力Ａ１から出力Ｏ１→切替器１７のセレクタ３１の入力Ｂ１から出力Ｏ１の経路、（3’）切替器１６のセレクタ３１の入力Ｂ２から出力Ｏ２の経路で順にＰＳ２、ＰＳ１、ＰＳ３として出力され、このＰＳ２、ＰＳ１、ＰＳ３出力により階調パターンメモリ５から階調パターンＰ２、Ｐ１、Ｐ３が出力されることが記載されている。
　上記（a）と（b）の記載より階調パターンＰ１、Ｐ２、Ｐ３を出力する場合と階調パターンＰ２、Ｐ１、Ｐ３を出力する場合とでは切替器１５〜１７のセレクタ３１、３２の入力Ａ１、Ｂ１、Ａ２、Ｂ２及び出力Ｏ１，Ｏ２の電気的な接続パターンはそれぞれ異なることから、上記引用刊行物Ｂに記載された発明には、階調パターンＰ１、Ｐ２、Ｐ３を出力する場合の電気的な接続パターンの回路と階調パターンＰ２、Ｐ１、Ｐ３を出力する場合の電気的な接続パターンの回路とではそれぞれ異なる電気的な接続パターンの回路、すなわちＰ１、Ｐ２、Ｐ３の階調パターンを出力するための回路と、Ｐ１、Ｐ２、Ｐ３の階調パターンと異なるＰ２、Ｐ１、Ｐ３の階調パターンを出力するための回路とがそれぞれ設けられていることは明らかであり、さらに本願発明の「第１階調パターン発生回路」及び「第２階調パターン発生回路」もそれぞれ「第１階調パターンを発生する第１階調パターン発生回路」及び「第１階調パターンと異なる・・・第２階調パターンを発生する第２階調パターン発生回路」と記載されているのみで、階調パターン発生回路の具体的な構成が引用刊行物Ｂに記載された発明と異なるように具体的に記載されていないことから、請求人の主張は採用できないものである。
　カ）　さらに、請求人は『このように各階調パターンを魔法陣によって構成することにより、段落［００５２］にも記載されているように「そして、この実施例では連続する６フレーム（Ｆ）期間を１表示期間として中間調の表示を実現しているにもかかわらず、各階調パターン発生回路（321a），（321b），（321c），（321d）に記憶される各階調パターンは、魔法陣の概念に基づいて構成されているため、フリッカを招くといったことが防止される。」という効果が得られる。
　しかも、乱数発生回路によって複数の階調パターン発生回路を選択適用させることで、段落［００５３］にも記載されているように「更に、この実施例では、乱数発生回路（313）によって発生される乱数{０}〜{３}に応じて異なる階調パターンを備えた階調パターン発生回路(321a)，(321b)，（321c），（321d）の一つが選択される構成となっている。これにより、静止画等の表示であっても、階調パターンの変化周期が視認的に確認され難くフリッカを招くといったことが一層防止される。」という効果を奏することが可能となる。』旨の主張もしているが、上記　第５　当審の判断　エ）　に記載したように、引用刊行物Ｂに記載された発明では、階調表示する際のちらつきを防止するために、階調パターンＰ1、Ｐ2、Ｐ3を魔法陣と同様のパターンで構成するとともに、異なる階調パターンがランダム系列発生回路の出力により選択的に選択されるものであるから、引用刊行物Ｂに記載された発明においても本願発明と同様の効果が得られることが当然予想され、また、画像のフリッカを防止するためにｍ×ｍの画素のドットパターンとして魔法陣に基づくパターンを利用することも周知であるから請求人の主張は採用できないものである。
　　　　　　　　　　　　
第６　むすび
　　　　以上のとおりであるから、本願発明は特許法第２９条第２項の規定により特許を受けることができないものであるので、本件出願は、当審で通知した上記拒絶の理由によって拒絶をすべきものである。
　よって、結論のとおり審決する。