【事件の表示】
　平成１１年特許願第３１９００７号「液晶表示装置」拒絶査定不服審判事件〔平成１３年　５月１８日出願公開、特開２００１−１３４２４５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　この出願は、平成１１年１１月１０日の特許出願であって、平成２０年３月７日付け（送達日：平成２０年３月１８日）で拒絶査定がされたのに対して、平成２０年４月１７日に拒絶査定不服審判の請求がされるとともに、平成２０年５月１６日付けで手続補正がされたものである。
　その後、当審において、平成２２年１月１４日付けで最初の拒絶理由を通知した後、平成２２年３月１７日付けで手続補正がされ、平成２２年４月９日付けで最後の拒絶理由（以下「当審拒絶理由」という。）を通知したところ、平成２２年６月１０日付けで手続補正（以下「本件補正」という。）がされた。
　
第２　本件補正についての補正の却下の決定
　
［補正の却下の決定の結論］
　本件補正を却下する。
　
［理由］
１　本件補正の内容
　本件補正は、特許請求の範囲を次のように補正するものである。
　
（本件補正前、即ち、平成２２年３月１７日付け手続補正により補正されたもの）
「　　【請求項１】　基板上に複数行のゲート線と複数列の信号線とをマトリックス状に配線し、これらの各交点に画素を配置してなる表示領域と、
　前記信号線のうち隣り合う信号線に逆極性の画素信号を出力すると共に、これらの信号線に出力する画素信号の極性を１水平走査期間毎に反転させる水平駆動回路と、
　前記信号線のうちの互いに隣会う複数本を１ブロックとし、前記水平駆動回路から１水平走査期間に出力される時系列の画素信号を当該１ブロック内の各信号線に時分割駆動で順次供給するセレクタスイッチとを備えた液晶表示装置において、
　前記ゲート線に印加されるゲート電位を全てオフの状態とした１水平走査期間のブランキング期間中に、前記信号線のうち逆極性の画素信号が印加された後でかつ前記セレクタスイッチによって前記水平駆動回路との接続がオフとなった状態の信号線をショートさせるためのリセットスイッチを前記基板上に設けると共に、
　前記リセットスイッチとして多結晶シリコンを用いた薄膜トランジスタからなるＣＭＯＳ構成のスイッチを用いており、
　前記リセットスイッチの入力端と出力端は、前記セレクタスイッチで時分割駆動される前記互いに隣会う複数本の信号線のうち、逆極性の画素信号が印加される２本の信号線間に電気的に接続されており、
　前記リセットスイッチの制御入力端は、前記互いに隣会う複数本の信号線と交差する方向に沿って配線された制御線と電気的に接続されている
　ことを特徴とする液晶表示装置。
　　【請求項２】　前記リセットスイッチは、前記水平駆動回路の出力端子側に設けたことを特徴とする請求項１記載の液晶表示装置。
　　【請求項３】　前記リセットスイッチは、前記信号線のうちの隣合う信号線をショートさせる
　ことを特徴とする請求項１記載の液晶表示装置。
　　【請求項４】　前記リセットスイッチは、同色の画素信号が印加される信号線の中で最も近い２本の信号線をショートさせる
　ことを特徴とする請求項１記載の液晶表示装置。」
　
（本件補正後）
「　　【請求項１】　基板上に複数行のゲート線と複数列の信号線とをマトリックス状に配線し、これらの各交点に画素を配置してなる表示領域と、
　前記信号線のうち隣り合う信号線に逆極性の画素信号を出力すると共に、これらの信号線に出力する画素信号の極性を１水平走査期間毎に反転させる水平駆動回路と、
　前記信号線のうちの互いに隣会う複数本を１ブロックとし、前記水平駆動回路から１水平走査期間に出力される時系列の画素信号を当該１ブロック内の各信号線に時分割駆動で順次供給するセレクタスイッチとを
備え、
　
前記
　前記リセットスイッチとして多結晶シリコンを用いた薄膜トランジスタからなるＣＭＯＳ構成のスイッチを用い、
　前記リセットスイッチの入力端と出力端は、前記セレクタスイッチで時分割駆動される前記互いに隣会う複数本の信号線のうち、逆極性の画素信号が印加される２本の信号線間に
、当該逆極性の画素信号が印加される２本の信号線を
ショートしかつ他の信号線とは電気的にショートしないように
　前記リセットスイッチの制御入力端は、前記互いに隣会う複数本の信号線と交差する方向に沿って配線された制御線と電気的に接続されて
おり、
　
１水平走査期間内において選択されたゲート線にゲート電位が印加されている間に、前記セレクタスイッチを順次オンとし、かつ、各セレクタスイッチに接続された信号線には順次逆極性の画素信号を印加し、
　
その後の前記ゲート線に印加されるゲート電位を全てオフの状態とした１水平走査期間のブランキング期間中に、前記信号線のうち逆極性の画素信号が印加された後でかつ前記セレクタスイッチによって前記水平駆動回路との接続がオフとなった状態の前記逆極性の画素信号が印加される２本の信号線を前記リセットスイッチでショートし、
　
次の１水平走査期間では、前記リセットスイッチによる前記信号線のショートを解除して前記信号線に対して逆極性の画素信号を印加する
　　【請求項２】　前記リセットスイッチは、前記水平駆動回路の出力端子側に設け
た請
　　【請求項３】　前記リセットスイッチは、前記信号線のうちの隣合う信号線をショートさせ
る請
　　【請求項４】　前記リセットスイッチは、同色の画素信号が印加される信号線の中で最も近い２本の信号線をショートさせ
る請
（下線は、補正箇所を明示するために請求人が付したものである。）
　
２　本件補正の適否
（１）本件補正の目的
　本件補正で特許請求の範囲についてする補正のうち、請求項１を対象とする補正は、実質的に以下の事項からなるものである。
ア　本件補正前の請求項１に記載した発明特定事項であるリセットスイッチの入力端と出力端の接続について、「逆極性の画素信号が印加される２本の信号線を電気的にショートしかつ他の信号線とは電気的にショートしないように」接続されていると限定する事項。
イ　本件補正前の請求項１に記載した発明特定事項であるゲート線、セレクタスイッチ及び信号線の動作について、ブランキング期間の前に、「１水平走査期間内において選択されたゲート線にゲート電位が印加されている間に、セレクタスイッチを順次オンとし、かつ、各セレクタスイッチに接続された信号線には順次逆極性の画素信号を印加し」と限定する事項。
ウ　本件補正前の請求項１に記載した発明特定事項であるブランキング期間中にリセットスイッチでショートする信号線について、「逆極性の画素信号が印加される２本の信号線」と限定する事項。
エ　本件補正前の請求項１に記載した発明特定事項であるセレクタスイッチ及び信号線の動作について、ブランキング期間の後に「次の１水平走査期間では、リセットスイッチによる信号線のショートを解除して前記信号線に対して逆極性の画素信号を印加する」と限定する事項。
　
　そして、上記のア〜エの事項はいずれも、特許請求の範囲の減縮を目的とするものである。
　
　したがって、本件補正で特許請求の範囲についてする補正のうち、請求項１を対象とする補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に規定される特許請求の範囲の減縮を目的とする補正に該当する。そこで、本件補正後の請求項１に係る発明が、特許出願の際独立して特許を受けることができるものであるか否かについて検討する。
　
（２）独立特許要件
ア　本願補正発明
　本件補正後の請求項１に係る発明（以下「本願補正発明」という。）は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものと認める。
　
「　基板上に複数行のゲート線と複数列の信号線とをマトリックス状に配線し、これらの各交点に画素を配置してなる表示領域と、
　前記信号線のうち隣り合う信号線に逆極性の画素信号を出力すると共に、これらの信号線に出力する画素信号の極性を１水平走査期間毎に反転させる水平駆動回路と、
　前記信号線のうちの互いに隣会う複数本を１ブロックとし、前記水平駆動回路から１水平走査期間に出力される時系列の画素信号を当該１ブロック内の各信号線に時分割駆動で順次供給するセレクタスイッチとを備え、
　前記信号線をショートさせるためのリセットスイッチを前記基板上に設けると共に、
　前記リセットスイッチとして多結晶シリコンを用いた薄膜トランジスタからなるＣＭＯＳ構成のスイッチを用い、
　前記リセットスイッチの入力端と出力端は、前記セレクタスイッチで時分割駆動される前記互いに隣会う複数本の信号線のうち、逆極性の画素信号が印加される２本の信号線間に、当該逆極性の画素信号が印加される２本の信号線を電気的にショートしかつ他の信号線とは電気的にショートしないように接続されており、
　前記リセットスイッチの制御入力端は、前記互いに隣会う複数本の信号線と交差する方向に沿って配線された制御線と電気的に接続されており、　
　１水平走査期間内において選択されたゲート線にゲート電位が印加されている間に、前記セレクタスイッチを順次オンとし、かつ、各セレクタスイッチに接続された信号線には順次逆極性の画素信号を印加し、　
　その後の前記ゲート線に印加されるゲート電位を全てオフの状態とした１水平走査期間のブランキング期間中に、前記信号線のうち逆極性の画素信号が印加された後でかつ前記セレクタスイッチによって前記水平駆動回路との接続がオフとなった状態の前記逆極性の画素信号が印加される２本の信号線を前記リセットスイッチでショートし、　
　次の１水平走査期間では、前記リセットスイッチによる前記信号線のショートを解除して前記信号線に対して逆極性の画素信号を印加する液晶表示装置。」
　
イ　引用文献に記載された発明
　当審拒絶理由通知で引用され、この出願の出願前に頒布された刊行物である特開平９−２４３９９８号公報（以下「引用文献１」という。）には、以下の事項が図面とともに記載されている。
　
＜記載事項１＞
「【０００１】
【発明の属する技術分野】本発明は表示装置に係り、特にアクティブマトリクス型の液晶表示装置の駆動回路に関する。」
　
＜記載事項２＞
「【０００２】
【従来の技術】薄型、軽量、低消費電力で高画質な表示装置として、ＴＦＴ（薄膜トランジスタ）を用いた液晶表示装置（ＴＦＴ−ＬＣＤ）が、パーソナル・コンピュータ、ＴＶ、ゲーム機等に幅広く使用されている。ＴＦＴ−ＬＣＤは、通常、画素が配設されたアレイ基板とカラーフィルタが形成された対向基板とから構成される液晶セルに液晶材料を封入し、これら両基板の外部側に偏光板を配置して背面側から照明を照射する構成となっている。
【０００３】図６は、アレイ基板の概略構成図である。各画素５０９には、信号サンプリング用のＴＦＴ５０１、電圧保持用の補助容量ＣS ５０２等が配設されている。
【０００４】図７は、液晶表示装置の画素部の断面構造を模式的に表した説明図である。対向基板は、ガラス基板６０１上に形成されたカラーフィルタ６０２及びブラックマトリクス６０３と、これらの上に順次形成された保護膜６０４、対向電極６０５、配向膜６０６等から構成されている。一方、アレイ基板は、ガラス基板６１０上に形成されたＴＦＴ及び画素、これらを覆うように順次形成された保護膜６１５、配向膜６１６等から形成されている。ＴＦＴは、ゲート電極６１１、ゲート絶縁膜６１２、アモルファスシリコン６１３、ソース電極６１７、ドレイン電極６１８等から構成されている。また、画素は、ゲート絶縁膜６１２上に形成された画素電極６１４により構成される。液晶セルは、対向基板上の配向膜６０６とアレイ基板上の配向膜６１６とが相互に対向するように２枚の基板を対向させ、基板間に液晶層６０７が挟持された構成となっている。」
　
＜記載事項３＞
「【０００９】さらに、画質劣化を防止する駆動方法として、１走査線上の１画素ごと、又は複数走査線上の複数画素ごとに、極性を反転させ、１画素ごと又は複数画素ごとに極性の正負を順次変化させる方法がある。即ち、１画素ごとの反転の場合、あるフレームにおけるデータ書込みの際、ある走査線上のある画素には正極性の電圧が、当該画素に隣接する画素には負極性の電圧が印加され、当該走査線に隣接する走査線上の各画素には、隣接する当該走査線上の各画素と逆極性の電圧が印加させるようにし、その次のフレームにおけるデータ書込みの際の電圧印加は、各画素への印加電圧の極性が直前のフレームにおける印加電圧の極性と逆極性となるように行う。この場合も、対向電極の電位は一定に保持される。この駆動方法をここでは「ＨＶ反転駆動」と称することとする。このＨＶ反転駆動では、正極性、負極性の画素が画面上において最小ピッチで配置され、フレームごとに各画素の極性を順次切り換えることにより交流駆動することができ、正極性・負極性のデータの差が平均化されて見えるため、フリッカ、ラインクロール等の画質劣化が最も少ない。」
　
＜記載事項４＞
「【００１０】
【発明が解決しようとする課題】しかしながら、ＨＶ反転駆動は、上記３つの駆動方法のうち画質劣化が最小である反面、各信号線の電位の正負を１走査期間ごとに切り換える必要があり、信号線を充放電するための消費電力が最も大きいという問題点がある。また、Ｖライン反転駆動も、Ｈライン反転駆動と並び、ＨＶ反転駆動に次いで消費電力が大きい。
【００１１】本発明は上記問題点に鑑みてなされたもので、その目的は、画質劣化が最小のＨＶ反転駆動、又はＨＶ反転駆動に次いで画質劣化の小さいＶライン反転駆動を採用した高品質表示で、かつ、消費電力が小さい表示装置、特にアクティブマトリクス型の液晶表示装置を提供することである。」
　
＜記載事項５＞
「【００１９】
【発明の実施の形態】以下、本発明に係る表示装置の実施の形態について、図面を参照しながら説明する。
【００２０】本発明に係る表示装置では、ＨＶ反転駆動において、ある走査線期間、各信号線に対し１信号線おきに交互に正極性・負極性の書込みデータ信号を印加して各画素に書込みを行い、その次の走査線に接続された画素に書込みを行う前に、相互に隣接する信号線同士又はすべての信号線を短絡し、その後、各信号線に対し１信号線おきに交互に正極性・負極性の書込みデータ信号を印加してその次の走査線に接続された画素に書込みを行う。このように断続する書込み動作間において、相互に隣接する信号線同士又はすべての信号線間を短絡しながら順次各画素に書込みを行うことに本発明に係る表示装置の特徴がある。また、Ｖライン反転駆動においても同様に、断続する書込み動作間において、相互に隣接する信号線同士又はすべての信号線間を短絡しながら順次各画素に書込みを行う。
【００２１】従って、各信号線の電位は、正（負）電位、中間電位、負（正）電位、中間電位、．．．というパターンを繰り返す。
【００２２】通常の画像データにおいては、相互に隣接する画素データ同士の相関性が高いため、相互に隣接する信号線同士を短絡することにより、双方の信号線電位は中間電位となる。信号線同士を短絡するのみであるから信号線駆動回路からの電力供給は不要であり、信号線駆動回路は各信号線電位を正（負）電位から負（正）電位へ変位させるのではなく、中間電位から負（正）電位へ変位させるのみで足りるため、消費電力は半減されることとなる。」
　
＜記載事項６＞
「【００２３】図１は、本発明の第１の実施の形態に係る表示装置の回路構成図である。表示装置（ここでは、液晶表示装置とする。）は、画素部１−１と、ゲート線駆動回路１−２と、信号線駆動回路１−３とから構成されている。
【００２４】画素部１−１には、ゲート線駆動回路１−２に接続されたゲート線Ｇ１，Ｇ２，．．．，Ｇｎと、信号線駆動回路１−３に接続された信号線Ｓ１，Ｓ２，Ｓ３，．．．，Ｓｍと、これらのゲート線及び信号線にそれぞれ接続されたＴＦＴ１−１１−１，１−１１−２，．．．と、各ＴＦＴにより駆動される画素１−１０−１，１−１０−２，．．．とが配設されている。各画素は、補助容量及び液晶容量１−１２−１，１−１２−２，．．．を有している。また、信号線駆動回路１−３には、画像データを順次転送するシフトレジスタ１−６と、シフトレジスタ１−６にそれぞれ接続され、ディジタルデータをアナログ信号に変換するＤ／Ａ変換器１−４−１，１−４−２，．．．，１−４−ｍと、各Ｄ／Ａ変換器に接続され、信号線をＳ１，Ｓ２，Ｓ３，．．．，Ｓｍを駆動するアンプ１−５−１，１−５−２，．．．，１−５−ｍと、相互に隣接する信号線同士Ｓ１とＳ２、Ｓ３とＳ４、．．．をそれぞれ短絡するスイッチ１−７−１，１−７−２，．．．とが配設されている。各Ｄ／Ａ変換器１−４−１，１−４−２，．．．，１−４−ｍはＳＷ１信号により、アンプ１−５−１，１−５−２，．．．，１−５−ｍはＩＮＨ信号により、スイッチ１−７−１，１−７−２，．．．はＳＷ２信号により、それぞれ制御される。」
　
＜記載事項７＞
「【００２５】図２は、本発明の第１の実施の形態に係る表示装置の各制御信号のタイミングチャートである。図２に基づき、第１の実施の形態に係る表示装置における信号線駆動回路の回路動作について説明する。
【００２６】ある走査線期間における第ｎの走査線Ｇｎの駆動時に、信号線Ｓ１には負極性の電位−Ｖ１が、信号線Ｓ２には正極性の電位＋Ｖ４が与えられていたとする。次の走査線期間に入ると、時刻ｔ０において、ＳＷ２信号、ＩＮＨ信号はともにＨＩＧＨレベルとなり、スイッチ１−７−１，１−７−２，．．．はすべて接続され、アンプ１−５−１，１−５−２，．．．はすべてハイインピーダンスとなる。各スイッチの接続により、信号線Ｓ１とＳ２とが短絡され、信号線Ｓ１及びＳ２の電位は（−Ｖ１＋Ｖ４）となる。一方、第１の走査線Ｇ１への各信号線Ｓ１，Ｓ２，．．．の画像データは、Ｄ／Ａ変換器１−４−１，１−４−２，．．．でアナログ信号に変換され、アナログ信号はアンプ１−５−１，１−５−２，．．．に供給される。
【００２７】その後、時刻ｔ１において、ＳＷ２信号、ＩＮＨ信号は、ともにＬＯＷレベルとなり、スイッチ１−７−１，１−７−２，．．．はすべて開放され、アンプ１−５−１，１−５−２，．．．のハイインピーダンスはすべて解除され、各アンプに供給されたアナログ信号は各信号線Ｓ１，Ｓ２，．．．に供給される。このとき、第１の走査線Ｇ１の制御信号Ｇ１はＨＩＧＨレベルとなっているため、第１の走査線Ｇ１に接続されたＴＦＴ１−１１−１，１−１１−２，．．．はオンとなっており、第１の走査線Ｇ１に接続された各画素１−１０−１，１−１０−２，．．．の補助容量及び液晶容量１−１２−１，１−１２−２，．．．にアナログ信号の書込みが行われる。信号線Ｓ１，Ｓ２に供給されたアナログ信号の電位がそれぞれ＋Ｖ２，−Ｖ３であったとすると、画素１−１０−１，１−１０−２にはそれぞれ電位＋Ｖ２，−Ｖ３のアナログ信号の書込みが行われる。
【００２８】時刻ｔ２から次の走査線期間となり、時刻ｔ２において、ＳＷ２信号、ＩＮＨ信号はともにＨＩＧＨレベルとなり、スイッチ１−７−１，１−７−２，．．．はすべて接続され、アンプ１−５−１，１−５−２，．．．はすべてハイインピーダンスとなる。各スイッチの接続により、信号線Ｓ１とＳ２とが短絡され、信号線Ｓ１及びＳ２の電位は（＋Ｖ２−Ｖ３）となる。一方、第２の走査線Ｇ２への各信号線Ｓ１，Ｓ２，．．．の画像データは、Ｄ／Ａ変換器１−４−１，１−４−２，．．．でアナログ信号に変換され、アナログ信号はアンプ１−５−１，１−５−２，．．．に供給される。
【００２９】その後、時刻ｔ３において、ＳＷ２信号、ＩＮＨ信号は、ともにＬＯＷレベルとなり、スイッチ１−７−１，１−７−２，．．．はすべて開放され、アンプ１−５−１，１−５−２，．．．のハイインピーダンスはすべて解除され、各アンプに供給されたアナログ信号は各信号線Ｓ１，Ｓ２，．．．に供給される。このとき、第２の走査線Ｇ２の制御信号Ｇ２はＨＩＧＨレベルとなっているため、第２の走査線Ｇ２に接続されたＴＦＴ１−１３−１，１−１３−２，．．．はオンとなっており、第２の走査線Ｇ２に接続された各画素１−１４−１，１−１４−２，．．．の補助容量及び液晶容量にアナログ信号の書込みが行われる。信号線Ｓ１，Ｓ２に供給されたアナログ信号の電位がそれぞれ−Ｖ５，＋Ｖ６であったとすると、画素１−１４−１，１−１４−２にはそれぞれ電位−Ｖ５，＋Ｖ６のアナログ信号の書込みが行われる。」
　
＜記載事項８＞
「【００３２】図３は、本発明の第１の実施の形態に係る表示装置における信号線駆動回路中のアンプ及び信号線間短絡回路の部分の一例の回路構成図である。
【００３３】信号線Ｓ１，Ｓ２，．．．にアナログ信号を供給するアンプ３−１，３−２，．．．と、アンプ３−１，３−２，．．．からのアナログ信号が入力され、／ＩＮＨ信号でアナログ信号の出力を制御するＭＯＳＦＥＴ４−１，４−２，．．．と、信号線Ｓ１及びＳ２、信号線Ｓ３及びＳ４にそれぞれ接続され、ＳＷ２信号で信号線Ｓ１とＳ２、信号線Ｓ３とＳ４の短絡・開放を制御するＭＯＳＦＥＴ５−１，５−２，．．．とから構成されている。
【００３４】上記の例においては、時刻ｔ０からｔ１までの期間、時刻ｔ２からｔ３までの期間、．．．は、ＭＯＳＦＥＴ４−１，４−２，．．．はオフとなり、ＭＯＳＦＥＴ５−１，５−２，．．．はオンとなって、信号線Ｓ１とＳ２、信号線Ｓ３とＳ４はそれぞれ短絡され、各信号線の電位は中間電位（約０Ｖ）とされる。各信号線の電位が中間電位とされた後、アンプ３−１，３−２，．．．から信号線にアナログ信号が供給される。
【００３５】図３においては、スイッチとしてＭＯＳＦＥＴを用いた例を示したが、ＣＭＯＳアナログスイッチ等同様の機能を有する他の素子を用いても良い。」
　
＜記載事項９＞
「【００３８】尚、以上の各実施の形態における信号線駆動回路は、表示部と別々に製造する構成としても良く、また、表示部と一体として同一の素子形成工程で製造する構成としても良い。また、上述したように、本発明の構成は、ＨＶ反転駆動の表示装置のみならずＶライン反転駆動の表示装置においても適用することができる。さらに、ＨＶ反転駆動又はＶライン反転駆動において、複数信号線ごと又は複数走査線ごとに、印加する信号の極性を反転させる場合においても、本発明の構成を適用することができる。」
　
＜記載事項１０＞
　図１の記載は次のとおりである。
「
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
　
＜記載事項１１＞
　図２の記載は次のとおりである。
「
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
　
＜記載事項１２＞
　図３の記載は次のとおりである。
「
　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　　」
　
（ア）記載事項１、記載事項４〜記載事項６及び記載事項１０で引用した図１の記載より、複数行のゲート線Ｇ１，Ｇ２，．．．，Ｇｎと複数列の信号線Ｓ１，Ｓ２，Ｓ３，．．．，Ｓｎとをマトリクス状に配線し、前記ゲート線及び前記信号線にそれぞれ接続されたＴＦＴ１−１１−１，１−１１−２，．．．により駆動される画素１−１０−１，１−１０−２，．．．が配設された画素部１−１と、画像データを順次転送するシフトレジスタ１−６が配設された信号線駆動回路１−３とを備え、ＨＶ反転駆動を採用した液晶表示装置が読み取れる。
　また、引用文献１の上記各記載事項には明記されてはいないものの、画素部１−１が基板上に形成されることは、この出願の出願時の技術常識及び引用文献１における従来の技術についての記載である記載事項２からも明らかなことである。
　
（イ）上記（ア）のＨＶ反転駆動を採用した液晶表示装置は、記載事項３に従来の技術として記載されているＨＶ反転駆動を前提としたものであることは明らかである。したがって、記載事項３、記載事項５より、上記（ア）の液晶表示装置におけるＨＶ反転駆動として、ある走査線期間に、各信号線に対し１信号線おきに交互に正極性・負極性の書込みデータ信号を印加して各画素に書き込みを行い、相互に隣接する信号線同士を短絡し、その次の走査線期間には、各信号線に対し、当該走査線期間と逆極性の書込みデータ信号を印加して各画素に書き込みを行うことが読み取れる。
　また、引用文献１には明記されてはいないものの、上記（ア）の液晶表示装置が上記のＨＶ反転駆動を行うように上記シフトレジスタに画像データを供給するための回路、すなわち、ある走査線期間に、各信号線に対し１信号線おきに交互に正極性・負極性の書込みデータ信号を印加して各画素に書き込みを行い、その次の走査線期間には、各信号線に対し、当該走査線期間と逆極性の書込みデータ信号を印加して各画素に書き込みを行うように画像データを供給するための回路を備えることは明らかなことである。
　
（ウ）記載事項６より、上記（ア）の信号線駆動回路１−３にはさらに、信号線Ｓ１，Ｓ２，Ｓ３，．．．，Ｓｎを駆動するアンプ１−５−１，１−５−２，．．．と、相互に隣接する信号線同士Ｓ１とＳ２、Ｓ３とＳ４、．．．をそれぞれ短絡するスイッチ１−７−１，１−７−２，．．．とが配設されていることが開示されている。
　
（エ）記載事項９には、上記（ア）の信号線駆動回路１−３は表示部と一体として同一の素子形成工程で製造する構成としても良いことが開示されている。そして、上記（ア）の画素部１−１が基板上に形成されることが明らかであることを併せて考慮すれば、スイッチ１−７−１，１−７−２，．．．を含む信号線駆動回路１−３もまた基板上に形成されることは、引用文献１に実質的に開示されているといえる。
　
（オ）記載事項８より、上記（ウ）のスイッチ１−７−１，１−７−２，．．．としてＭＯＳＦＥＴ５−１，５−２，．．．を用いることが開示されている。また上記（イ）、（ウ）の内容及び記載事項１２で引用した図３の記載より、ＭＯＳＦＥＴの入力端と出力端は、相互に隣接する信号線であって、正極性・負極性の書込みデータ信号が印加される２本の信号線間に、当該正極性・負極性の書込みデータ信号が印加される２本の信号線を短絡しかつ他の信号線とは短絡しないように接続され、ＭＯＳＦＥＴのゲート端子は、前記相互に隣接する信号線と交差する方向に沿って配線され、２本の信号線の短絡・開放を制御するＳＷ２信号が入力される配線と接続されることが読み取れる。
　
（カ）記載事項８にはさらに、上記（オ）のＭＯＳＦＥＴ５−１，５−２，．．．に代えてＣＭＯＳアナログスイッチを用いることが開示されている。ＭＯＳＦＥＴ５−１，５−２，．．．に代えてＣＭＯＳアナログスイッチを用いるとき、ＣＭＯＳアナログスイッチの入力端と出力端は、相互に隣接する信号線であって、正極性・負極性の書込みデータ信号が印加される２本の信号線間に、当該正極性・負極性の書込みデータ信号が印加される２本の信号線を短絡しかつ他の信号線とは短絡しないように接続され、ＣＭＯＳアナログスイッチのゲート端子は、前記相互に隣接する信号線と交差する方向に沿って配線され、２本の信号線の短絡・開放を制御する信号が入力される配線と接続されることは、上記（オ）のＭＯＳＦＥＴ５−１，５−２，．．．の入力端と出力端及びゲート端子と各配線との接続形態からみて明らかなことである。
　
（キ）上記（イ）の内容と、記載事項７及び記載事項１１で引用した図２の記載から、上記（ア）の液晶表示装置は、ある走査線期間における第１の走査線Ｇ１の制御信号がＨＩＧＨレベルである間に、各信号線に対し１信号線おきに交互に正極性・負極性の書込みデータ信号を印加し、その後、次の走査線期間において第１の走査線Ｇ１の制御信号がＬＯＷレベルであり、第２の走査線Ｇ２の制御信号がＨＩＧＨレベルである間に、正極性・負極性の書込みデータ信号が印加された後でかつアンプ１−５−１，１−５−２，．．．をハイインピーダンスとした状態で正極性・負極性の書込みデータ信号が印加される相互に隣接する２本の信号線同士をスイッチ１−７−１，１−７−２，．．．で短絡し、当該次の走査線期間において、前記スイッチ１−７−１，１−７−２，．．．を開放して信号線に対し当該走査線期間と逆極性の書込みデータ信号を印加することが読み取れる。
　
　したがって、上記記載事項１〜記載事項１２に基づけば、引用文献１には次の発明（以下「引用発明１」という。）が記載されている。
「　基板上に複数行のゲート線Ｇ１，Ｇ２，．．．，Ｇｎと複数列の信号線Ｓ１，Ｓ２，Ｓ３，．．．，Ｓｎとをマトリクス状に配線し、前記ゲート線及び前記信号線にそれぞれ接続されたＴＦＴ１−１１−１，１−１１−２，．．．により駆動される画素１−１０−１，１−１０−２，．．．が配設された画素部１−１及び信号線駆動回路１−３と、
　ある走査線期間に、各信号線に対し１信号線おきに交互に正極性・負極性の書込みデータ信号を印加して各画素に書き込みを行い、その次の走査線期間には、各信号線に対し、当該走査線期間と逆極性の書込みデータ信号を印加して各画素に書き込みを行うように画像データを供給するための回路とを備え、
　基板上の前記信号線駆動回路１−３には、前記信号線Ｓ１，Ｓ２，Ｓ３，．．．，Ｓｎを駆動するアンプ１−５−１，１−５−２，．．．と、相互に隣接する信号線同士を短絡するスイッチ１−７−１，１−７−２，．．．とが配設されており、
　前記スイッチ１−７−１，１−７−２，．．．としてＣＭＯＳアナログスイッチを用い、
　前記スイッチの入力端と出力端は、相互に隣接する信号線であって、正極性・負極性の書込みデータ信号が印加される２本の信号線間に、当該正極性・負極性の書込みデータ信号が印加される２本の信号線を短絡しかつ他の信号線とは短絡しないように接続されており、
　前記スイッチのゲート端子は、前記相互に隣接する信号線と交差する方向に沿って配線され、２本の信号線の短絡・開放を制御する信号が入力される配線と接続されており、
　ある走査線期間における第１の走査線Ｇ１の制御信号がＨＩＧＨレベルである間に、各信号線に対し１信号線おきに交互に正極性・負極性の書込みデータ信号を印加し、
　その後、次の走査線期間において第１の走査線Ｇ１の制御信号がＬＯＷレベルであり、第２の走査線Ｇ２の制御信号がＨＩＧＨレベルである間に、正極性・負極性の書込みデータ信号が印加された後でかつ前記アンプ１−５−１，１−５−２，．．．をハイインピーダンスとした状態で正極性・負極性の書込みデータ信号が印加される相互に隣接する２本の信号線同士を前記スイッチ１−７−１，１−７−２，．．．で短絡し、
　当該次の走査線期間において、前記スイッチ１−７−１，１−７−２，．．．を開放して信号線に対し当該走査線期間と逆極性の書込みデータ信号を印加する液晶表示装置。」
　
　当審拒絶理由通知で引用され、この出願の出願前に頒布された刊行物である特開昭６１−２２３７９１号公報（以下「引用文献２」という。）には、以下の事項が図面とともに記載されている。
　
＜記載事項１３＞
「　（実施例）
　以下図面により、本発明の実施例を詳細に説明する。
　第１図は、本発明の一実施例におけるアクティブマトリックス基板の回路図であり、６は、コーニング社＃７０５９、石英等の透光性基板（図示しない）上に形成した半導体薄膜（図示しない）、ゲート絶縁膜（図示しない）、ゲート配線７及びソース配線８からなる薄膜トランジスタ、９は薄膜トランジスタ６のドレインに接続した液晶表示体で、薄膜トランジスタ６と液晶表示体９とは、それぞれ、映像表示領域１０の各画素と対応する位置にマトリックス状に配設されており、而も、マトリックス状に配設された各薄膜トランジスタ６のゲートはゲート配線７によって行毎に並列接続され、ソースはソース配線８によって列毎に並列接続されている。（中略）１１は、それぞれ、映像表示領域１０の外側において各ソース配線８に直列に接続した薄膜トランジスタ、１２は隣接する３つの薄膜トランジスタ１１のソースを並列に接続した複数の映像信号入力配線、１３は３つ目毎の薄膜トランジスタ１１のゲートを順次並列に接続した複数の信号切換用ゲート配線である。」（第２頁右下欄第８行〜第３頁右上欄第５行）
　
＜記載事項１４＞
「　このように構成された本実施例の動作を、各配線に印加する駆動パルス及び信号電圧を示した第２図を参照しながら、説明する。
　先ず、時間ｔ１では、パルス信号φＧ１がゲート配線７の７１を介して各薄膜トランジスタ６のゲートに印加されると同時に、パルス信号φＡが信号切換用ゲート配線１３の１３ａを介して薄膜トランジスタｌｌａのゲートに印加されるので、映像信号入力配線１２を介して各薄膜トランジスタ１１のソースに印加されているパルス信号Ｖｓが、薄膜トランジスタｌｌａ及びソース配線８ａを介して薄膜トランジスタ６ａ１のソースに印加されて、薄膜トランジスタ６ａ１のドレイン電圧は所定の設定電圧となる。
　又、時間ｔ２では、パルス信号φＧ１がゲート配線７の７１を介して各薄膜トランジスタ６のゲートに印加されている状態で、パルス信号φＢが信号切換用ゲート配線１３の１３ｂを介して薄膜トランジスタｌｌｂのゲートに印加されるので、映像信号入力配線１２を介して各薄膜トランジスタ１１のソースに印加されているパルス信号Ｖｓが、薄膜トランジスタｌｌｂ及びソース配線８ｂを介して薄膜トランジスタ６ｂ１のソースに印加されて、薄膜トランジスタ６ｂ１のドレイン電圧が所定の設定電圧となる。
　更に、時間ｔ３では、パルス信号φＧ１がゲート配線７の７１を介して各薄膜トランジスタ６のゲートに印加されている状態で、パルス信号φＣが信号切換用ゲート配線１３の１３ｃを介して薄膜トランジスタｌｌｃのゲートに印加されるので、映像信号入力配線１２を介して各薄膜トランジスタ１１のソースに印加されているパルス信号Ｖｓが、薄膜トランジスタ１１ｃ及びソース配線８ｃを介して薄膜トランジスタ６ｃ１のソースに印加されて、薄膜トランジスタ６ｃ１のドレイン電圧が所定の設定電圧となり、第１の水平操作ラインの表示が終了する。
　次に、時間ｔ４では、パルス信号φＧ２がゲート配線７の７２を介して各薄膜トランジスタ６のゲートに印加されるが、パルス信号φＡ，φＢ及びφＣが、前述の如く、信号切換用ゲート配線１３の１３ａ，１３ｂ及び１３ｃを介して薄膜トランジスタ１１ａ，１１ｂ及びｌｌｃのゲートに順次印加されるので、映像信号入力配線１２を介して各薄膜トランジスタ１１のソースに印加されているパルス信号Ｖｓが、時間ｔ４，ｔ５及びｔ６において、時間ｔ１，ｔ２及びｔ３と同様に、薄膜トランジスタ６ａ２，６ｂ２及び６ｃ２のソースに順次印加されて、薄膜トランジスタ６ａ２，６ｂ２及び６ｃ２のドレイン電圧が順次所定の設定電圧になり、第２の水平操作ラインの表示が終了する。
　以下、前述の如き動作が順次繰り返して行なわれて、第ｎの水平操作ラインの薄膜トランジスタ６ａｎ，６ｂｎ及び６ｃｎのドレイン電圧が順次所定の設定電圧になれば、１画面分の走査が完了し、信号表示のため各画素が選択されて、画像表示が可能となる。」（第３頁右上欄第６行〜第４頁左上欄第１行）
　
＜記載事項１５＞
「　以上説明したように、本発明によれば、アクティブマトリックス基板を用いた液晶表示装置或いは他の材料を用いた表示装置において、解像度を向上させるために画素数が増加しても、複雑なシフトレジスタを形成する必要がなくなるので、フレキシブルプリント基板による実装が容易できるようになると共に、外部回路との接続本数が１／３以下になって、配線ピッチが従来の３〜６倍以上になるので、大幅な歩留りの向上と、製造原価の低減を図ることができる効果がある。」（第４頁右上欄第４行〜同第１３行）
　
（ク）記載事項１３、記載事項１５より、マトリックス状に配設された薄膜トランジスタ６と、各薄膜トランジスタ６のゲートを行毎に並列接続するゲート配線７と、各薄膜トランジスタ６のソースを列毎に並列接続するソース配線８と、各ソース配線８に直列に接続した薄膜トランジスタ１１と、隣接する３つの薄膜トランジスタ１１のソースを並列に接続した映像信号入力配線１２とを備え、外部回路との接続本数を減らした液晶表示装置が開示されている。
　
（ケ）記載事項１４より、上記（ク）の液晶表示装置について、一つの水平操作ラインの表示において、パルス信号φＧ１，φＧ２，・・・が一つのゲート配線７に印加されている状態で、映像信号入力配線１２を介して並列に接続された３つの薄膜トランジスタ１１のソースに印加されているパルス信号Ｖｓが、各ソース配線８を介して各薄膜トランジスタ６のソースに順次印加されるように、各薄膜トランジスタ１１のゲートにパルス信号φＡ，φＢ，φＣを順次印加することが開示されている。
　
　したがって、上記記載事項１３〜記載事項１５に基づけば、引用文献２には次の発明（以下「引用発明２」という。）が記載されている。
「　マトリックス状に配設された薄膜トランジスタ６と、各薄膜トランジスタ６のゲートを行毎に並列接続するゲート配線７と、各薄膜トランジスタ６のソースを列毎に並列接続するソース配線８と、各ソース配線８に直列に接続した薄膜トランジスタ１１と、隣接する３つの薄膜トランジスタ１１のソースを並列に接続した映像信号入力配線１２とを備え、一つの水平操作ラインの表示において、パルス信号φＧ１，φＧ２，・・・が一つのゲート配線７に印加されている状態で、映像信号入力配線１２を介して並列に接続された３つの薄膜トランジスタ１１のソースに印加されているパルス信号Ｖｓが、各ソース配線８を介して各薄膜トランジスタ６のソースに順次印加されるように、各薄膜トランジスタ１１のゲートにパルス信号φＡ，φＢ，φＣを順次印加する、外部回路との接続本数を減らした液晶表示装置。」
　
　当審拒絶理由通知で引用され、この出願の出願前に頒布された刊行物である特開平１０−３２６０９０号公報（以下「引用文献３」という。）には、以下の事項が図面とともに記載されている。
　
＜記載事項１６＞
「【００１３】
【発明の実施の形態】以下図面を参照して本発明の実施形態を詳細に説明する。図１は、本発明に係るアクティブマトリクス表示装置（表示パネル）の基本的な構成を示す回路図である。なお、図１５に示した従来のアクティブマトリクス表示装置と対応する部分には対応する参照番号を付して理解を容易にしている。本実施形態は、所謂複数画素同時駆動方式を採用している。但し、本発明はこれに限られるものではなく、画素１個毎に映像信号を書き込む点順次方式あるいは一行分の画素に一括で映像信号を書き込む線順次方式にも適用可能である。図示する様に、表示パネル１は行状のゲート線Ｘと、列状の信号線Ｙとを備えており、両者の交差部に画素ＰＸＬが設けられている。各画素ＰＸＬは対応する薄膜トランジスタＴｒによりスイッチング駆動される。薄膜トランジスタＴｒのゲート電極は対応するゲート線Ｘに接続され、ソース電極は対応する信号線Ｙに接続され、ドレイン電極は対応する画素電極に接続されている。各画素電極は対向電極６に対面しており、両者の間に液晶などの電気光学物質が保持されている。対向電極６には外部から共通電圧ＣＯＭが印加されている。表示パネル１はｋ本の入力線５を備えており、外部のビデオドライバから供給されるｋ個の映像信号ｓｉｇ１〜ｓｉｇｋをそれぞれ受け入れる。個々の信号線Ｙはｋ本を一単位として水平スイッチＨＳＷを介して所定の入力線５に接続されている。以上の構成に加え、表示パネル１はＶシフトレジスタ２とＨシフトレジスタ３を内蔵している。Ｖシフトレジスタ２は外部のタイミングジェネレータから供給される垂直スタートパルスＶＳＴや垂直クロックパルスＶＣＫなどのパネル駆動用パルスに応答して動作し、ゲート線Ｘを一本づつ順次走査して画素を行毎に選択する。即ち、Ｖシフトレジスタ２は垂直駆動回路を構成する。一方、Ｈシフトレジスタ３は同じくタイミングジェネレータから供給される水平スタートパルスＨＳＴや水平クロックパルスＨＣＫなどのパネル駆動用パルスに応答して動作し、順次サンプリングパルスを出力し対応する水平スイッチＨＳＷ１〜ＨＳＷｉを開閉制御して、ｋ本の信号線Ｙを一単位としてまとめ駆動する。即ち、ｋ系統の映像信号ｓｉｇ１〜ｓｉｇｋをそれぞれ対応する信号線Ｙに一斉サンプリングする。Ｈシフトレジスタ３とＨＳＷとで水平駆動回路を構成する。
【００１４】特徴事項として、本表示パネル１はリフレッシュ回路４を備えている。このリフレッシュ回路４は外部のタイミングジェネレータから供給される制御信号ＢＬＫＰに応じて動作し、映像信号ｓｉｇ１〜ｓｉｇｋのブランキング期間に信号線Ｙを外部のビデオドライバから一時的に切り離すとともに、互いに反対極性の映像信号ｓｉｇ１〜ｓｉｇｋがサンプリングされていた複数の信号線Ｙをブランキング期間で内部的に短絡させ、各信号線Ｙの電荷を外部から切り離した状態で内部的に中和する。具体的には、リフレッシュ回路４はＢＬＫＰに応じて水平スイッチＨＳＷ１〜ＨＳＷｉをブランキング期間中一時的にオフ状態にするとともに、リフレッシュ回路４の本体内で各信号線Ｙを電気的に接続する。」
　
＜記載事項１７＞
「【００１８】図５は、図４に示した各映像信号の極性を模式的に表わしている。ビデオ信号ｓｉｇは一水平期間（１Ｈ）毎に有効期間とそれ以外のブランキング期間を含んでいる。有効期間内に一行分の画素に対応した薄膜トランジスタのゲートが開き、信号線を介して各画素に映像信号が書き込まれる。映像信号ｓｉｇ１，ｓｉｇ３及びｓｉｇ５は基準電圧に対して１Ｈ毎に極性が反転する。この基準電圧はＬＣＤ１の対向電極に供給される共通電圧ＣＯＭと実質的に等しい。同様に、映像信号ｓｉｇ２，ｓｉｇ４及びｓｉｇ６も１Ｈ毎に極性が反転する。但し、ｓｉｇ１，３，５とｓｉｇ２，４，６は互いに反対極性となっている。例えば、一行目（１ライン目）に着目すると、ｓｉｇ１，３，５はＣＯＭに対して＋Ｖの電圧を有し、ｓｉｇ２，４，６はＣＯＭに対して−Ｖの電圧を有する。」
　
＜記載事項１８＞
「【００２１】次に図８に示す様に、ＨＳＷ２が導通状態となり、信号線Ｙ７〜Ｙ１２を介して画素１−７〜１−１２に＋−＋−＋−の極性の信号電位が書き込まれる。次いでＨＳＷ２が非導通状態となり、画素１−７〜１−１２及びこれらにつながる信号線Ｙ７〜Ｙ１２に図示の極性の信号電位がホールドされる。この様にして、６画素毎に画素と信号線に所定の映像信号ｓｉｇ１〜ｓｉｇ６が書き込まれホールドされていく。１ライン目の画素１−１〜１−ｍの全てに信号電位が書き込まれると、１ライン目の薄膜トランジスタＴｒが全て非導通状態となり、一行分の走査は完了する。
【００２２】この様にして一水平期間の内の有効期間が終了しブランキング期間に入る。この時、図９に示す様にタイミングジェネレータから制御信号ＢＬＫＰが入力し、ＣＳＷを介して全てのＨＳＷがオフ状態に置かれる。同時に、リフレッシュ回路４内の全てのＲＳＷがオン状態となり、全信号線Ｙが互いにショートされる。即ち、＋Ｖにチャージされていた奇数列の信号線と−Ｖにチャージされていた偶数列の信号線が互いに短絡状態となり、全信号線Ｙは±０付近の電位（ＣＯＭ）になる。この時、ＨＳＷは全てオフ状態となっているので、ＬＣＤ外部からの電流の出入りは一切ない。＋Ｖにチャージされている信号線と−Ｖにチャージされている信号線がショートされることによって、信号線は全て同電位（ＣＯＭ付近）にリフレッシュされる。」
　
（コ）記載事項１６より、行状のゲート線Ｘと、列状の信号線Ｙと、両者の交差部に設けられた画素ＰＸＬと、ゲート線Ｘ及び信号線Ｙに接続され、各画素ＰＸＬをスイッチング駆動する薄膜トランジスタＴｒと、ｋ個の映像信号ｓｉｇ１〜ｓｉｇｋをそれぞれ受け入れるｋ本の入力線５と、ｋ本の信号線Ｙを一単位として所定の入力線５に接続してまとめ駆動するための水平スイッチＨＳＷ１〜ＨＳＷｉと、リフレッシュ回路４とを備え、リフレッシュ回路４は、水平スイッチＨＳＷ１〜ＨＳＷｉをブランキング期間中一時的にオフ状態にして信号線Ｙを外部のビデオドライバから一時的に切り離すとともに、リフレッシュ回路４の本体内で互いに反対極性の映像信号ｓｉｇ１〜ｓｉｇｋがサンプリングされていた複数の信号線Ｙを電気的に接続して短絡させるアクティブマトリクス表示装置が開示されている。
　
（サ）記載事項１７には、上記（コ）のアクティブマトリクス表示装置の具体例として、ビデオ信号ｓｉｇは一水平期間（１Ｈ）毎に有効期間とそれ以外のブランキング期間を含んでおり、有効期間内に一行分の画素に対応した薄膜トランジスタのゲートが開き、信号線を介して各画素に映像信号が書き込まれることが開示されており、記載事項１８には、１ライン目の画素１−１〜１−ｍの全てに信号電位が書き込まれると、１ライン目の薄膜トランジスタＴｒが全て非導通状態となり、一行分の走査は完了し、一水平期間の内の有効期間が終了しブランキング期間に入ることが開示されている。
　そして、薄膜トランジスタＴｒの導通はゲート線Ｘに印加されるゲート電位により制御されるという技術常識を勘案すれば、上記（コ）におけるブランキング期間は、ゲート線Ｘに印加されるゲート電位を全てオフの状態とした一水平期間のブランキング期間であることが開示されているといえる。
　
　したがって、上記記載事項１６〜記載事項１８に基づけば、引用文献３には次の発明（以下「引用発明３」という。）が記載されている。
「　行状のゲート線Ｘと、列状の信号線Ｙと、両者の交差部に設けられた画素ＰＸＬと、ゲート線Ｘ及び信号線Ｙに接続され、各画素ＰＸＬをスイッチング駆動する薄膜トランジスタＴｒと、ｋ個の映像信号ｓｉｇ１〜ｓｉｇｋをそれぞれ受け入れるｋ本の入力線５と、ｋ本の信号線Ｙを一単位として所定の入力線５に接続してまとめ駆動するための水平スイッチＨＳＷ１〜ＨＳＷｉと、リフレッシュ回路４とを備え、リフレッシュ回路４は、水平スイッチＨＳＷ１〜ＨＳＷｉを、ゲート線Ｘに印加されるゲート電位を全てオフの状態とした一水平期間のブランキング期間中一時的にオフ状態にして信号線Ｙを外部のビデオドライバから一時的に切り離すとともに、リフレッシュ回路４の本体内で互いに反対極性の映像信号ｓｉｇ１〜ｓｉｇｋがサンプリングされていた複数の信号線Ｙを電気的に接続して短絡させるアクティブマトリクス表示装置。」
　
　当審拒絶理由通知で引用され、この出願の出願前に頒布された刊行物である特開平７−１９９８６６号公報（以下「引用文献４」という。）には、以下の事項が図面とともに記載されている。
　
＜記載事項１９＞
「【０００７】
【課題を解決するための手段】上記課題を解決するために本発明は、次のような構成を採用している。即ち本発明は、マトリックス配置された画素電極に画像信号を書き込むための複数本の信号線と、これらの信号線に対し隣接するもの同士を反転駆動する手段とを備えた液晶表示装置において、互いに反転駆動される隣接する２本の信号線毎に該信号線間に半導体スイッチを設けたことを特徴としている。」
　
＜記載事項２０＞
「【００１６】本発明は、(2) 式で示された信号線を駆動するための消費電力を低減するものである。つまり、ドット反転の場合、ライン毎に信号電圧の極性を反転しなければならないため (2)式においてｆh は１５ｋＨｚ以上と大きくなるため消費電力が増大する。そこで、(2) 式のＶs を下げることにより消費電力を低減するものである。以下に、実施例をもとに、その効果を検討する。
（実施例１）図１は、本発明の第１の実施例に係わる液晶表示装置の要部構成を示す図である。信号線ドライバ１０，２０により駆動される複数本の信号線が配置され、これらと直交する方向に、ゲートドライバ４０により駆動される複数本の走査線が配置されている。そして、信号線と走査線との各交点にスイッチング素子（例えばＴＦＴ）を介して画素電極が配置されるものとなっている。
【００１７】ここまでの構成は従来一般的な装置と同様であるが、本実施例ではこれに加えて、隣接する信号線間をショートするための半導体スイッチが設置された構造になっている。即ち、隣接する２本の信号線毎にこれらの信号線間に接続された半導体スイッチ５が設けられている。この半導体スイッチ５は、例えばポリシリコン膜に形成されたＭＯＳトランジスタ（ＴＦＴ）である。」
　
（シ）記載事項１９のとおり、マトリックス配置された画素電極に画像信号を書き込むための複数本の信号線と、これらの信号線に対し隣接するもの同士を反転駆動する手段とを備えた液晶表示装置において、互いに反転駆動される隣接する２本の信号線毎に該信号線間に半導体スイッチを設けた液晶表示装置が開示されている。
　
（ス）記載事項２０のとおり、上記（シ）の半導体スイッチは隣接する信号線間をショートするためのものであり、半導体スイッチをポリシリコン膜に形成されたＭＯＳトランジスタ（ＴＦＴ）とすることが開示されている。
　
　したがって、上記記載事項１９〜記載事項２０に基づけば、引用文献４には次の発明（以下「引用発明４」という。）が記載されている。
「　マトリックス配置された画素電極に画像信号を書き込むための複数本の信号線と、これらの信号線に対し隣接するもの同士を反転駆動する手段とを備えた液晶表示装置において、互いに反転駆動される隣接する２本の信号線毎に該信号線間に隣接する信号線間をショートするための半導体スイッチを設け、該半導体スイッチは、ポリシリコン膜に形成されたＭＯＳトランジスタ（ＴＦＴ）である液晶表示装置。」
　
ウ　対比
　本願補正発明と引用発明１とを比較する。
　
（ア）引用発明１の「基板」は、本願補正発明の「基板」に相当し、以下同様に、「複数行のゲート線Ｇ１，Ｇ２，．．．，Ｇｎ」は「複数行のゲート線」に、「複数列の信号線Ｓ１，Ｓ２，Ｓ３，．．．，Ｓｎ」は「複数列の信号線」に、「画素１−１０−１，１−１０−２，．．．」は「画素」に、「画素部１−１」は「表示領域」に、それぞれ相当する。
　よって、引用発明１の「基板上に複数行のゲート線Ｇ１，Ｇ２，．．．，Ｇｎと複数列の信号線Ｓ１，Ｓ２，Ｓ３，．．．，Ｓｎとをマトリクス状に配線し、前記ゲート線及び前記信号線にそれぞれ接続されたＴＦＴ１−１１−１，１−１１−２，．．．により駆動される画素１−１０−１，１−１０−２，．．．が配設された画素部１−１」は、本願補正発明の「基板上に複数行のゲート線と複数列の信号線とをマトリックス状に配線し、これらの各交点に画素を配置してなる表示領域」に相当する。
　
（イ）引用発明１の「書込みデータ信号」は、本願補正発明の「画素信号」に相当し、以下同様に、「走査線期間」は「１水平走査期間」に、「画像データを供給するための回路」は「水平駆動回路」に、それぞれ相当する。
　さらに、引用発明１の「各信号線に対し１信号線おきに交互に正極性・負極性の書込みデータ信号を印加して各画素に書き込みを行い」は、本願補正発明の「前記信号線のうち隣り合う信号線に逆極性の画素信号を出力すると共に」に相当し、以下同様に、「その次の走査線期間には、各信号線に対し、当該走査線期間と逆極性の書込みデータ信号を印加して各画素に書き込みを行う」は、「これらの信号線に出力する画素信号の極性を１水平走査期間毎に反転させる」に相当する。
　よって、引用発明１の「ある走査線期間に、各信号線に対し１信号線おきに交互に正極性・負極性の書込みデータ信号を印加して各画素に書き込みを行い、その次の走査線期間には、各信号線に対し、当該走査線期間と逆極性の書込みデータ信号を印加して各画素に書き込みを行うように画像データを供給するための回路」は、本願補正発明の「前記信号線のうち隣り合う信号線に逆極性の画素信号を出力すると共に、これらの信号線に出力する画素信号の極性を１水平走査期間毎に反転させる水平駆動回路」に相当する。
　
（ウ）引用発明１の「相互に隣接する信号線同士を短絡するスイッチ１−７−１，１−７−２，．．．」は、本願補正発明の「前記信号線をショートさせるためのリセットスイッチ」に相当する。
　よって、引用発明１の「基板上の前記信号線駆動回路１−３には、前記信号線Ｓ１，Ｓ２，Ｓ３，．．．，Ｓｎを駆動するアンプ１−５−１，１−５−２，．．．と、相互に隣接する信号線同士を短絡するスイッチ１−７−１，１−７−２，．．．とが配設されており」は、本願補正発明の「前記信号線をショートさせるためのリセットスイッチを前記基板上に設けると共に」に相当する。
　
（エ）引用発明１の「前記スイッチ１−７−１，１−７−２，．．．としてＣＭＯＳアナログスイッチを用い」と、本願補正発明の「前記リセットスイッチとして多結晶シリコンを用いた薄膜トランジスタからなるＣＭＯＳ構成のスイッチを用い」とは、「前記リセットスイッチとしてＣＭＯＳ構成のスイッチを用い」の点で共通する。
　
（オ）引用発明１の「前記スイッチの入力端と出力端」は、本願補正発明の「前記リセットスイッチの入力端と出力端」に相当し、以下同様に、「相互に隣接する信号線であって、正極性・負極性の書込みデータ信号が印加される２本の信号線間」は「前記互いに隣会う複数本の信号線のうち、逆極性の画素信号が印加される２本の信号線間」に、「短絡し」は「電気的にショートし」に、それぞれ相当する。
　よって、引用発明１の「前記スイッチの入力端と出力端は、相互に隣接する信号線であって、正極性・負極性の書込みデータ信号が印加される２本の信号線間に、当該正極性・負極性の書込みデータ信号が印加される２本の信号線を短絡しかつ他の信号線とは短絡しないように接続されており」と、本願補正発明の「前記リセットスイッチの入力端と出力端は、前記セレクタスイッチで時分割駆動される前記互いに隣会う複数本の信号線のうち、逆極性の画素信号が印加される２本の信号線間に、当該逆極性の画素信号が印加される２本の信号線を電気的にショートしかつ他の信号線とは電気的にショートしないように接続されており」とは、「前記リセットスイッチの入力端と出力端は、前記互いに隣会う複数本の信号線のうち、逆極性の画素信号が印加される２本の信号線間に、当該逆極性の画素信号が印加される２本の信号線を電気的にショートしかつ他の信号線とは電気的にショートしないように接続されており」の点で共通する。
　
（カ）引用発明１の「前記スイッチのゲート端子」は、本願補正発明の「前記リセットスイッチの制御入力端」に相当し、以下同様に、「２本の信号線の短絡・開放を制御する信号が入力される配線」は、「制御線」に相当する。
　よって、引用発明１の「前記スイッチのゲート端子は、前記相互に隣接する信号線と交差する方向に沿って配線され、２本の信号線の短絡・開放を制御する信号が入力される配線と接続されており」は、本願補正発明の「前記リセットスイッチの制御入力端は、前記互いに隣会う複数本の信号線と交差する方向に沿って配線された制御線と電気的に接続されており」に相当する。
　
（キ）引用発明１の「ある走査線期間における第１の走査線Ｇ１の制御信号がＨＩＧＨレベルである間」は、本願補正発明の「１水平走査期間内において選択されたゲート線にゲート電位が印加されている間」に相当することは明らかである。
　よって、引用発明１の「ある走査線期間における第１の走査線Ｇ１の制御信号がＨＩＧＨレベルである間に、各信号線に対し１信号線おきに交互に正極性・負極性の書込みデータ信号を印加し」と、本願補正発明の「１水平走査期間内において選択されたゲート線にゲート電位が印加されている間に、前記セレクタスイッチを順次オンとし、かつ、各セレクタスイッチに接続された信号線には順次逆極性の画素信号を印加し」とは、「１水平走査期間内において選択されたゲート線にゲート電位が印加されている間に、信号線には逆極性の画素信号を印加し」の点で共通する。
　
（ク）引用発明１の「その後、次の走査線期間において第１の走査線Ｇ１の制御信号がＬＯＷレベルであり、第２の走査線Ｇ２の制御信号がＨＩＧＨレベルである間に、正極性・負極性の書込みデータ信号が印加された後でかつ前記アンプ１−５−１，１−５−２，．．．をハイインピーダンスとした状態で正極性・負極性の書込みデータ信号が印加される相互に隣接する２本の信号線同士を前記スイッチ１−７−１，１−７−２，．．．で短絡し」と、本願補正発明の「その後の前記ゲート線に印加されるゲート電位を全てオフの状態とした１水平走査期間のブランキング期間中に、前記信号線のうち逆極性の画素信号が印加された後でかつ前記セレクタスイッチによって前記水平駆動回路との接続がオフとなった状態の前記逆極性の画素信号が印加される２本の信号線を前記リセットスイッチでショートし」とは、「その後、前記信号線のうち逆極性の画素信号が印加された後で前記逆極性の画素信号が印加される２本の信号線を前記リセットスイッチでショートし」の点で共通する。
　
（ケ）引用発明１の「前記スイッチ１−７−１，１−７−２，．．．を開放して」は、本願補正発明の「前記リセットスイッチによる前記信号線のショートを解除して」に相当する。
　よって、引用発明１の「当該次の走査線期間において、前記スイッチ１−７−１，１−７−２，．．．を開放して信号線に対し当該走査線期間と逆極性の書込みデータ信号を印加する」は、本願補正発明の「次の１水平走査期間では、前記リセットスイッチによる前記信号線のショートを解除して前記信号線に対して逆極性の画素信号を印加する」に相当する。
　
（コ）引用発明１の「液晶表示装置」は、本願補正発明の「液晶表示装置」に相当する。
　
　上記（ア）〜（コ）により、本願補正発明と引用発明の両者は、
「　基板上に複数行のゲート線と複数列の信号線とをマトリックス状に配線し、これらの各交点に画素を配置してなる表示領域と、
　前記信号線のうち隣り合う信号線に逆極性の画素信号を出力すると共に、これらの信号線に出力する画素信号の極性を１水平走査期間毎に反転させる水平駆動回路とを備え、
　前記信号線をショートさせるためのリセットスイッチを前記基板上に設けると共に、
　前記リセットスイッチとしてＣＭＯＳ構成のスイッチを用い、
　前記リセットスイッチの入力端と出力端は、前記互いに隣会う複数本の信号線のうち、逆極性の画素信号が印加される２本の信号線間に、当該逆極性の画素信号が印加される２本の信号線を電気的にショートしかつ他の信号線とは電気的にショートしないように接続されており、
　前記リセットスイッチの制御入力端は、前記互いに隣会う複数本の信号線と交差する方向に沿って配線された制御線と電気的に接続されており、
　１水平走査期間内において選択されたゲート線にゲート電位が印加されている間に、信号線には逆極性の画素信号を印加し、
　その後、前記信号線のうち逆極性の画素信号が印加された後で前記逆極性の画素信号が印加される２本の信号線を前記リセットスイッチでショートし、
　次の１水平走査期間では、前記リセットスイッチによる前記信号線のショートを解除して前記信号線に対して逆極性の画素信号を印加する液晶表示装置。」
の点で一致し、以下の点で相違する。
　
［相違点１］
　本願補正発明は、信号線のうちの互いに隣会う複数本を１ブロックとし、水平駆動回路から１水平走査期間に出力される時系列の画素信号を当該１ブロック内の各信号線に時分割駆動で順次供給するセレクタスイッチを備えるのに対して、引用発明１は、当該セレクタスイッチを備えていない点。
　
［相違点２］
　リセットスイッチについて、本願補正発明は、多結晶シリコンを用いた薄膜トランジスタからなるＣＭＯＳ構成のスイッチであるのに対して、引用発明１は、ＣＭＯＳアナログスイッチであるものの、多結晶シリコンを用いた薄膜トランジスタからなるものであるかどうか不明である点。
　
［相違点３］
　リセットスイッチの入力端と出力端の接続について、本願補正発明は、セレクタスイッチで時分割駆動される２本の信号線間に電気的に接続されるのに対して、引用発明１は、２本の信号線間に接続されるものの当該信号線がセレクタスイッチで時分割駆動されるものではない点。
　
［相違点４］
　１水平走査期間内において選択されたゲート線にゲート電位が印加されている間に、信号線には逆極性の画素信号を印加するに際し、本願補正発明は、セレクタスイッチを順次オンとし、かつ、各セレクタスイッチに接続された信号線には順次逆極性の画素信号を印加するのに対して、引用発明１は、当該セレクタスイッチを備えていないため、セレクタスイッチを順次オンせず、また、逆極性の画素信号は各セレクタスイッチに接続された信号線に順次印加されるのではない点。
　
［相違点５］
　逆極性の画素信号が印加される２本の信号線をリセットスイッチでショートする際のゲート電位について、本願補正発明は、ゲート線に印加されるゲート電位を全てオフの状態とした１水平走査期間のブランキング期間中にショートするのに対して、引用発明１は、次の走査線期間において第１の走査線Ｇ１の制御信号がＬＯＷレベルであり、第２の走査線Ｇ２の制御信号がＨＩＧＨレベルである間に短絡する点。
　
［相違点６］
　逆極性の画素信号が印加される２本の信号線をリセットスイッチでショートする際の信号線と水平駆動回路との接続について、本願補正発明は、セレクタスイッチによって水平駆動回路との接続がオフとなった状態の信号線をショートするのに対して、引用発明１は、当該セレクタスイッチを備えていないが、信号線を駆動するアンプ１−５−１，１−５−２，．．．をハイインピーダンスとした状態で短絡する点。
　
エ　相違点についての判断
　上記相違点について検討する。
　
［相違点１，３，４］について
　相違点１，３，４について、併せて検討する。
　
　引用発明２を再掲する。
「　マトリックス状に配設された薄膜トランジスタ６と、各薄膜トランジスタ６のゲートを行毎に並列接続するゲート配線７と、各薄膜トランジスタ６のソースを列毎に並列接続するソース配線８と、各ソース配線８に直列に接続した薄膜トランジスタ１１と、隣接する３つの薄膜トランジスタ１１のソースを並列に接続した映像信号入力配線１２とを備え、一つの水平操作ラインの表示において、パルス信号φＧ１，φＧ２，・・・が一つのゲート配線７に印加されている状態で、映像信号入力配線１２を介して並列に接続された３つの薄膜トランジスタ１１のソースに印加されているパルス信号Ｖｓが、各ソース配線８を介して各薄膜トランジスタ６のソースに順次印加されるように、各薄膜トランジスタ１１のゲートにパルス信号φＡ，φＢ，φＣを順次印加する、外部回路との接続本数を減らした液晶表示装置。」
　
　引用発明２の「ソース配線８」、「薄膜トランジスタ１１」、「パルス信号Ｖｓ」は、本願補正発明の「信号線」、「セレクタスイッチ」、「画素信号」に、それぞれ相当する。また、引用発明２の「一つの水平操作ラインの表示」を行う期間が、本願補正発明の「１水平走査期間」に相当することも明らかである。よって、引用発明２は、隣接する３本のソース配線８を１ブロックとし、１水平走査期間に出力される時系列のパルス信号Ｖｓを１ブロック内の各ソース配線８に時分割駆動で順次供給する３つの薄膜トランジスタ１１を備えるものということができる。
　また、引用発明２で各薄膜トランジスタ１１のゲートにパルス信号φＡ，φＢ，φＣを順次印加することは、各薄膜トランジスタ１１を順次オンとすることに他ならなず、これにより各ソース配線８に順次パルス信号Ｖｓを印加するものである。
　
　引用発明１においても、引用発明２を参酌して、外部回路との接続本数を減らすために、隣接する３本の信号線を１ブロックとし、画像データを供給するための回路から１走査線期間に出力される時系列の書込みデータ信号を当該１ブロック内の各信号線に時分割駆動で順次供給する３つの薄膜トランジスタを設けることは、当業者が容易になし得ることである。
　また、このように引用発明１において３本の信号線を１ブロックとして時分割駆動する際にも、相互に隣接する信号線同士を短絡するスイッチ１−７−１，１−７−２，．．．の入力端と出力端は、相互に隣接する信号線であって、逆極性の書込みデータ信号を印加される２本の信号線に接続するという引用発明１の形態を維持したままで適切に動作することは明らかであるから、この結果、引用発明１のスイッチの入力端と出力端は、時分割駆動される２本の信号線間に接続されることとなる。
　さらに、ある走査線期間における第１の走査線Ｇ１の制御信号がＨＩＧＨレベルである間に、各信号線に対し１信号線おきに交互に正極性・負極性の書込みデータ信号を印加するに際しては、３つの薄膜トランジスタを順次オンとし、かつ、各薄膜トランジスタに接続された信号線に順次書込みデータ信号を印加することも、引用発明１にセレクタスイッチとして機能する薄膜トランジスタを設けた際の最も自然な構成である。
　
　したがって、引用発明１において上記相違点１，３，４に係る本願補正発明の発明特定事項を採用することは、引用発明１，２に基づいて、当業者が容易に想到し得る事項である。
　
［相違点２］について
　引用発明４を再掲する。
「　マトリックス配置された画素電極に画像信号を書き込むための複数本の信号線と、これらの信号線に対し隣接するもの同士を反転駆動する手段とを備えた液晶表示装置において、互いに反転駆動される隣接する２本の信号線毎に該信号線間に隣接する信号線間をショートするための半導体スイッチを設け、該半導体スイッチは、ポリシリコン膜に形成されたＭＯＳトランジスタ（ＴＦＴ）である液晶表示装置。」
　
　引用発明１のスイッチ１−７−１，１−７−２，．．．と、引用発明４の半導体スイッチとは、いずれも逆極性の書込みデータ信号を印加される隣接する２本の信号線間をショートするという同一の機能を有するスイッチであるから、引用発明１において、引用発明４を参酌して、ＣＭＯＳアナログスイッチをポリシリコン膜に形成されたＴＦＴからなるものとすることに何ら困難性はない。
　
　したがって、引用発明１において上記相違点２に係る本願補正発明の発明特定事項を採用することは、引用発明１，４に基づいて、当業者が容易に想到し得る事項である。
　
［相違点５］について
　引用発明３を再掲する。
「　行状のゲート線Ｘと、列状の信号線Ｙと、両者の交差部に設けられた画素ＰＸＬと、ゲート線Ｘ及び信号線Ｙに接続され、各画素ＰＸＬをスイッチング駆動する薄膜トランジスタＴｒと、ｋ個の映像信号ｓｉｇ１〜ｓｉｇｋをそれぞれ受け入れるｋ本の入力線５と、ｋ本の信号線Ｙを一単位として所定の入力線５に接続してまとめ駆動するための水平スイッチＨＳＷ１〜ＨＳＷｉと、リフレッシュ回路４とを備え、リフレッシュ回路４は、水平スイッチＨＳＷ１〜ＨＳＷｉを、ゲート線Ｘに印加されるゲート電位を全てオフの状態とした一水平期間のブランキング期間中一時的にオフ状態にして信号線Ｙを外部のビデオドライバから一時的に切り離すとともに、リフレッシュ回路４の本体内で互いに反対極性の映像信号ｓｉｇ１〜ｓｉｇｋがサンプリングされていた複数の信号線Ｙを電気的に接続して短絡させるアクティブマトリクス表示装置。」
　
　引用発明１において正極性・負極性の書込みデータ信号が印加される相互に隣接する２本の信号線同士をスイッチ１−７−１，１−７−２，．．．で短絡することと、引用発明３においてゲート線Ｘに印加されるゲート電位を全てオフの状態とした一水平期間のブランキング期間中にリフレッシュ回路４の本体内で互いに反対極性の映像信号ｓｉｇ１〜ｓｉｇｋがサンプリングされていた複数の信号線Ｙを電気的に接続して短絡させることとは、いずれも正極性・負極性の書込みデータ信号が印加される信号線同士を短絡するという共通の技術に関するものである。
　よって、引用発明１において正極性・負極性の書込みデータ信号が印加される相互に隣接する２本の信号線同士をスイッチ１−７−１，１−７−２，．．．で短絡するに際し、引用発明３と同様に、ゲート線Ｇ１，Ｇ２，．．．，Ｇｎに印加されるゲート電位を全てオフの状態とした１走査線期間のブランキング期間中に信号線を短絡することは、当業者が容易になし得ることである。
　
　したがって、引用発明１において上記相違点５に係る本願補正発明の発明特定事項を採用することは、引用発明１，３に基づいて、当業者が容易に想到し得る事項である。
　
［相違点６］について
　引用発明１は、アンプ１−５−１，１−５−２，．．．をハイインピーダンスとした状態で信号線を短絡するものであるから、実質的に、画像データを供給するための回路との接続がオフとなった状態の信号線を短絡させるものであるといえる。そうすると、相違点１，３，４について上記で検討したように、引用発明１，２から容易に得られる３本の信号線を１ブロックとし、本願補正発明のセレクタスイッチに相当する薄膜トランジスタを設けた構成においても、アンプ１−５−１，１−５−２，．．．をハイインピーダンスとして画像データを供給するための回路との接続がオフとなった状態の信号線を短絡させるものであるといえる。
　
　一方、引用発明３は上記のとおり、ｋ本の信号線Ｙを一単位として所定の入力線５に接続してまとめ駆動するための水平スイッチＨＳＷ１〜ＨＳＷｉを備え、水平スイッチＨＳＷ１〜ＨＳＷｉをブランキング期間中一時的にオフ状態にして信号線Ｙを外部のビデオドライバから一時的に切り離した状態で、互いに反対極性の映像信号ｓｉｇ１〜ｓｉｇｋがサンプリングされていた複数の信号線Ｙを電気的に接続して短絡させるものである。
　そして、引用発明３の信号線Ｙを外部のビデオドライバから一時的に切り離した状態で複数の信号線Ｙを電気的に接続することは、引用発明１の画像データを供給するための回路との接続がオフとなった状態の信号線を短絡させることに相当している。
　さらに、引用発明３の水平スイッチＨＳＷ１〜ＨＳＷｉと、引用発明２の薄膜トランジスタ１１とは、１水平走査期間に出力される時系列の画素信号を複数の信号線に時分割駆動で順次供給するためのスイッチである点で共通するものである。
　
　よって、引用発明１と引用発明３とはいずれも画像データを供給するための回路との接続がオフとなった状態の信号線を短絡させるものであることと、引用発明２の薄膜トランジスタ１１と引用発明３の水平スイッチＨＳＷ１〜ＨＳＷｉとの機能の共通性とを総合勘案すれば、引用発明１，２から容易に得られる３本の信号線を１ブロックとし、本願補正発明のセレクタスイッチに相当する薄膜トランジスタを設けた構成において、正極性・負極性の書込みデータ信号が印加される相互に隣接する２本の信号線同士をスイッチ１−７−１，１−７−２，．．．で短絡するに際し、信号線と画像データを供給するための回路との接続をオフとなった状態とする手段として、アンプ１−５−１，１−５−２，．．．をハイインピーダンスとすることに代えて、セレクタスイッチ１１に相当する薄膜トランジスタをオフとすることは、当業者が適宜なし得る設計変更に過ぎない。
　
　したがって、引用発明１において上記相違点６に係る本願補正発明の発明特定事項を採用することは、引用発明１〜３に記載された発明に基づいて、当業者が容易に想到し得る事項である。
　
　また、本願補正発明によってもたらされる効果についても、引用発明１〜４から当業者が予測し得る範囲内のものである。
　
　したがって、本願補正発明は、引用発明１〜４に基づいて、当業者が容易に発明をすることができたものである。
　
オ　小括
　よって、本願補正発明は、引用発明１〜４に基づいて、当業者が容易に発明をすることができたものものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（３）補正の却下の決定についてのまとめ
　以上のとおり、本件補正で請求項１を対象とする補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、本件補正は、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
第３　本願発明
　本件補正は上記のとおり却下されることになったから、この出願の請求項１に係る発明（以下「本願発明」という。）は、平成２２年３月１７日付け手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものと認める。
「　基板上に複数行のゲート線と複数列の信号線とをマトリックス状に配線し、これらの各交点に画素を配置してなる表示領域と、
　前記信号線のうち隣り合う信号線に逆極性の画素信号を出力すると共に、これらの信号線に出力する画素信号の極性を１水平走査期間毎に反転させる水平駆動回路と、
　前記信号線のうちの互いに隣会う複数本を１ブロックとし、前記水平駆動回路から１水平走査期間に出力される時系列の画素信号を当該１ブロック内の各信号線に時分割駆動で順次供給するセレクタスイッチとを備えた液晶表示装置において、
　前記ゲート線に印加されるゲート電位を全てオフの状態とした１水平走査期間のブランキング期間中に、前記信号線のうち逆極性の画素信号が印加された後でかつ前記セレクタスイッチによって前記水平駆動回路との接続がオフとなった状態の信号線をショートさせるためのリセットスイッチを前記基板上に設けると共に、
　前記リセットスイッチとして多結晶シリコンを用いた薄膜トランジスタからなるＣＭＯＳ構成のスイッチを用いており、
　前記リセットスイッチの入力端と出力端は、前記セレクタスイッチで時分割駆動される前記互いに隣会う複数本の信号線のうち、逆極性の画素信号が印加される２本の信号線間に電気的に接続されており、
　前記リセットスイッチの制御入力端は、前記互いに隣会う複数本の信号線と交差する方向に沿って配線された制御線と電気的に接続されている
　ことを特徴とする液晶表示装置。」
　
第４　当審拒絶理由の概要
　当審拒絶理由の概要は、この出願の請求項１〜４に係る発明は、その出願前に頒布された上記引用文献１〜４に記載された発明に基づいて、その出願前に当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない、というものである。
　
第５　当審の判断
１　引用文献に記載された発明
　引用文献１〜４の記載事項及び引用発明１〜４については、「第２　２　（２）　イ」の項に記載したとおりである。
　
２　対比及び相違点についての判断
　本願発明は、本願補正発明から、「第２　２　（１）　ア〜エ」に記載した、本件補正による発明特定事項の限定を省いたものである。
　そうすると、本願発明の発明特定事項をすべて含み、さらに上記のように発明特定事項を限定した本願補正発明が、「第２　２　（２）」の項に記載したとおり、引用発明１〜４に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も同様の理由により、引用発明１〜４に基づいて、当業者が容易に発明をすることができたものである。
　
３　小括
　したがって、本願発明は、引用発明１〜４に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第６　むすび
　以上のとおり、本願発明は、特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項に係る発明ついて検討するまでもなく、本願は拒絶すべきものである。
　
　よって、結論のとおり審決する。