【事件の表示】
　特願２０００−３６８７６２「オンチップ・データ・チェック・リソース（ｏｎ−ｃｈｉｐｃｈｅｃｋｉｎｇｒｅｓｏｕｒｃｅｓ）を有する集積回路」拒絶査定不服審判事件〔平成１３年　８月１７日出願公開、特開２００１−２２２４４４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１２年１２月４日（パリ条約による優先権主張１９９９年１２月３日、台湾）の出願であって、平成１７年１１月２５日付けで拒絶理由通知がなされ、平成１８年６月５日付けで意見書が提出されるとともに手続補正がなされたが、平成１９年１月２４日付けで拒絶査定がなされ、これに対し、同年５月１日に拒絶査定に対する審判請求がなされるとともに同年５月３１日付けで手続補正がなされたものである。
　そして、平成２０年３月１２日付けで審査官により前置報告書が作成され、平成２１年５月１日付けで当審より審尋がなされ、平成２１年９月１０日付けで回答書が提出されたものである。
　
　
第２．平成１９年５月３１日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１９年５月３１日付けの手続補正を却下する。
　
［理由］
１．本件補正
　平成１９年５月３１日付けの手続補正（以下、「本件補正」という）は、平成１８年６月５日付けの手続補正により補正された特許請求の範囲の記載、
「【請求項１】
　基板と；
　特定のデータ・セットを格納する、前記基板上の非揮発性メモリ・セルアレイと；及び　前記非揮発性アレイに格納された前記特定のデータ・セットの少なくとも一部を使用して、チェック・コードを計算するための、製造試験中に適用されるようになったテストモード信号に応答する、前記基板上のロジックとを具備し、
　前記チェックコードが前記特定のデータセットより小さくなっていることを特徴とする、集積回路。
　【請求項２】
　前記特定のデータ・セットの正しいバージョンを使用して計算されたコードを格納する、前記基板上の記憶装置を含む、請求項１に記載の集積回路。
　【請求項３】
　前記特定のデータ・セットの正しいバージョンを使用して計算されたコードを格納する、前記集積回路基板上の記憶装置と；及び
　前記チェック・コードと前記格納されたコードとの比較に応答して、信号を生成するための、前記基板上のロジックと
を含む、請求項１に記載の集積回路。
　【請求項４】
　チェック・コードを計算するための前記ロジックは、前記特定のデータ・セットの一部を使用することを特徴とする、請求項１に記載の集積回路。
　【請求項５】
　チェック・コードを計算するための前記ロジックは、前記特定のデータ・セットのすべてを使用することを特徴とする、請求項１に記載の集積回路。
　【請求項６】
　前記チェック・コードが外部装置に供給される、前記基板上のポートを含む、請求項１に記載の集積回路。
　【請求項７】
　前記テストモード信号が外部装置に供給される、前記基板上のポートを含む、請求項１に記載の集積回路。
　【請求項８】
　前記特定のデータ・セットの正しいバージョンを使用して計算されたコードを格納する、前記基板上の一組の非揮発性メモリ・セルを含む、請求項１に記載の集積回路。
　【請求項９】
　前記特定のデータ・セットの正しいバージョンを使用して計算されたコードを格納する、前記基板上の一組のマスクＲＯＭセルを含む、請求項１に記載の集積回路。
　【請求項１０】
　チェック・コードを計算するための前記ロジックは：
　前記アレイからの前記特定のデータ・セットを読み取るためのアドレスを生成するためのアドレス・ロジックと；及び
　前記特定のデータ・セットに応答して、チェックサムを計算するための演算ロジックとを具備することを特徴とする、請求項１に記載の集積回路。
　【請求項１１】
　チェック・コードを計算するための前記ロジックは：
　前記特定のデータ・セットに応答して、チェックサムを計算するための演算ロジックを具備することを特徴とする、請求項１に記載の集積回路。
　【請求項１２】
　チェック・コードを計算するための前記ロジックは：
　周期冗長コード・ジェネレータ
を具備することを特徴とする、請求項１に記載の集積回路。
　【請求項１３】
　チェック・コードを計算するための前記ロジックは：
　ハッシュ・ジェネレータ
を具備することを特徴とする、請求項１に記載の集積回路。
　【請求項１４】
　読み取りロジックであって、アドレスに応答して前記ロジックに前記特定のデータ・セットを供給する読み取りロジックを含み、及びチェック・コードを計算するための前記ロジックは、前記アドレスに応答することを特徴とする、請求項１に記載の集積回路。
　【請求項１５】
　チェック・コードを計算するための前記ロジックは：
　前記アレイから前記特定のデータ・セットを読み取るためのアドレスを生成するためのアドレス・ロジックと；及び
　前記アドレス並びに前記特定のデータ・セットに応答して、チェックサムを計算するための演算ロジックと
を具備することを特徴とする、請求項１に記載の集積回路。
　【請求項１６】
　前記特定のデータ・セットは、１００メガビットを超えるデータを具備することを特徴とする、請求項１に記載の集積回路。
　【請求項１７】
　前記特定のデータ・セットは、５００メガビットを超えるデータを具備することを特徴とする、請求項１に記載の集積回路。
　【請求項１８】
　特定のデータ・セットを格納するメモリを含む集積回路を製造するための方法であって：
　前記集積回路上に非不揮発性の特定のデータセットを格納したバージョンを有する前記集積回路を製造し；
　前記特定のデータ・セットの前記格納されたバージョンのデータに応答して、オンチップ・ロジックを使用して、チェック・コードを計算し；及び
　前記特定のデータ・セットが正しいことを知らせる信号を送信するために、前記チェック・コードと、前記特定のデータ・セットの正しいバージョンを使用して計算されたテスト・コードとを比較する段階と、
を具備する前記方法。
　【請求項１９】
　前記テスト・コードを前記集積回路に格納し、及びオンチップ・ロジックを使用して、前記チェック・コードを前記テスト・コードと比較する段階を含む、請求項１８に記載の方法。
　【請求項２０】
　前記テスト・コードを前記集積回路に格納し、及びオンチップ・ロジックを使用して、前記チェック・コードを前記テスト・コードと比較し；及び
　前記チェック・コードと前記テスト・コードとの比較に応答して、外部装置に信号を供給する段階
を含む、請求項１８に記載の方法。
　【請求項２１】
　前記特定のデータ・セットの前記データの一部に基づいて、前記チェック・コードを計算する、請求項１８に記載の方法。
　【請求項２２】
　前記特定のデータ・セットの前記データのすべてに基づいて、前記チェック・コードを計算する、請求項１８に記載の方法。
　【請求項２３】
　前記テスト・コードを、一つのオンチップ・セットの非揮発性メモリ・セルに格納する段階を含む、請求項１８に記載の方法。
　【請求項２４】
　前記テスト・コードを、一つのオンチップ・セットのマスクＲＯＭセルに格納する段階を含む、請求項１８に記載の方法。
　【請求項２５】
　前記チェック・コードを計算する段階は：
　前記特定のデータ・セットのデータを読み取るためのアドレスを生成し；及び　前記読み取りデータに応答して、チェックサムを計算する段階
を具備することを特徴とする、請求項１８に記載の方法。
　【請求項２６】
　前記チェック・コードを計算する段階は：
　前記特定のデータ・セットのデータに応答して、チェックサムを計算する段階を具備することを特徴とする、請求項１８に記載の方法。
　【請求項２７】
　前記チェック・コードを計算する段階は：
　前記特定のデータ・セットのデータに応答して、周期冗長コードを計算する段階を具備することを特徴とする、請求項１８に記載の方法。
　【請求項２８】
　前記チェック・コードを計算する段階は、前記特定のデータ・セットのデータをハッシングする（hashing）段階を具備することを特徴とする、請求項１８に記載の方法。
　【請求項２９】
　アドレスに応答して、前記特定のデータ・セットを供給する読み取りロジックを含み、及びチェック・コードを計算するための前記ロジックは、前記アドレスに応答することを特徴とする、請求項１８に記載の方法。
　【請求項３０】
　チェック・コードを計算する段階は：
　前記特定のデータ・セットのデータを読み取るためのアドレスを生成し；及び　前記特定のデータ・セットの前記アドレス及びデータに応答して、チェックサムを計算する段階を具備することを特徴とする、請求項１８に記載の方法。
　【請求項３１】
　前記特定のデータ・セットは、１００メガビットを超えるデータを具備することを特徴とする、請求項１８に記載の方法。
　【請求項３２】
　前記特定のデータ・セットは、５００メガビットを超えるデータを具備することを特徴とする、請求項１８に記載の方法。
　【請求項３３】
　集積回路を製造するための方法であって：
　一つのマスクにつき対応する複数のチップを形成するために、一つのマスクにつき複数のレティクル（reticle）を有するマスク・セットを使用して、基板上に集積回路チップ（integrated circuit die）を製造するための一連の処理を実行する段階であって、前記マスク・セットにおける少なくとも一つのマスクは、第一のレティクルに対応する前記チップに格納された第一のデータ・セットを定義する特性を有する前記第一のレティクルと、及び第二のレティクルに対応する前記チップに格納された第二のデータ・セットを定義する特性を有する少なくとも第二のレティクルとを有する前記段階と；
　前記マスク・セットはさらに、チェック・コードを格納するための前記チップ上の記憶装置を定義し、及び前記チップ上に格納された前記データ・セットに応答して、コードを生成するためのロジックを定義し、及び前記比較に応答して信号を生成するために、前記コードを前記チェック・コードと比較する段階と；及び
　製造された前記集積回路チップのテスト中に、前記第一及び第二のデータ・セットの一つが、うまく前記集積回路チップに形成されたことを確証するために前記信号をチェックする段階を具備する前記方法。
　【請求項３４】
　前記格納されたチェック・コードに従って、前記集積回路チップを分類する段階を含む、請求項３３に記載の方法。
　【請求項３５】
　集積回路を分類するための方法であって：
　前記集積回路に格納された正しいバージョンのデータに応答して製造された前記集積回路上にコードを、前記データの格納されたバージョンとして格納し；
　前記格納されたバージョンに応答してチェックコードを計算し;
　前記格納されたバージョンを検証するために前記チェックコードと前記格納されたコードとを比較し;及び
　前記格納されたコードを読み取って格納中の前記集積回路を識別する段階
を具備する前記方法。」（以下、この特許請求の範囲に記載された請求項を「補正前の請求項」という）
　
を、
　
「【請求項１】
　基板と；
　特定のデータ・セットを格納する、前記基板上の非揮発性メモリ・セルアレイと；及び　前記非揮発性アレイに格納された前記特定のデータ・セットの少なくとも一部を使用して、チェック・コードを計算するための、製造試験中に適用されるようになったテストモード信号に応答する、前記基板上のロジックとを具備し、
　前記チェックコードが前記特定のデータセットの一部より小さくなっていることを特徴とする、集積回路。
　【請求項２】
　前記特定のデータ・セットの正しいバージョンを使用して計算されたコードを格納する、前記基板上の記憶装置を含む、請求項１に記載の集積回路。
　【請求項３】
　前記特定のデータ・セットの正しいバージョンを使用して計算されたコードを格納する、前記集積回路基板上の記憶装置と；及び
　前記チェック・コードと前記格納されたコードとの比較に応答して、信号を生成するための、前記基板上のロジックと
を含む、請求項１に記載の集積回路。
　【請求項４】
　チェック・コードを計算するための前記ロジックは、前記特定のデータ・セットのすべてを使用することを特徴とする、請求項１に記載の集積回路。
　【請求項５】
　前記チェック・コードが外部装置に供給される、前記基板上のポートを含む、請求項１に記載の集積回路。
　【請求項６】
　前記テストモード信号が外部装置に供給される、前記基板上のポートを含む、請求項１に記載の集積回路。
　【請求項７】
　前記特定のデータ・セットの正しいバージョンを使用して計算されたコードを格納する、前記基板上の一組の非揮発性メモリ・セルを含む、請求項１に記載の集積回路。
　【請求項８】
　前記特定のデータ・セットの正しいバージョンを使用して計算されたコードを格納する、前記基板上の一組のマスクＲＯＭセルを含む、請求項１に記載の集積回路。
　【請求項９】
　チェック・コードを計算するための前記ロジックは：
　前記アレイからの前記特定のデータ・セットを読み取るためのアドレスを生成するためのアドレス・ロジックと；及び
　前記特定のデータ・セットに応答して、チェックサムを計算するための演算ロジックとを具備することを特徴とする、請求項１に記載の集積回路。
　【請求項１０】
　チェック・コードを計算するための前記ロジックは：
　前記特定のデータ・セットに応答して、チェックサムを計算するための演算ロジックを具備することを特徴とする、請求項１に記載の集積回路。
　【請求項１１】
　チェック・コードを計算するための前記ロジックは：
　周期冗長コード・ジェネレータ
を具備することを特徴とする、請求項１に記載の集積回路。
　【請求項１２】
　チェック・コードを計算するための前記ロジックは：
　ハッシュ・ジェネレータ
を具備することを特徴とする、請求項１に記載の集積回路。
　【請求項１３】
　読み取りロジックであって、アドレスに応答して前記ロジックに前記特定のデータ・セットを供給する読み取りロジックを含み、及びチェック・コードを計算するための前記ロジックは、前記アドレスに応答することを特徴とする、請求項１に記載の集積回路。
　【請求項１４】
　チェック・コードを計算するための前記ロジックは：
　前記アレイから前記特定のデータ・セットを読み取るためのアドレスを生成するためのアドレス・ロジックと；及び
　前記アドレス並びに前記特定のデータ・セットに応答して、チェックサムを計算するための演算ロジックと
を具備することを特徴とする、請求項１に記載の集積回路。
　【請求項１５】
　前記特定のデータ・セットは、１００メガビットを超えるデータを具備することを特徴とする、請求項１に記載の集積回路。
　【請求項１６】
　前記特定のデータ・セットは、５００メガビットを超えるデータを具備することを特徴とする、請求項１に記載の集積回路。
　【請求項１７】
　特定のデータ・セットを格納するメモリを含む集積回路を製造するための方法であって：
　前記集積回路上に非不揮発性の特定のデータセットを格納したバージョンを有する前記集積回路を製造し；
　前記特定のデータ・セットの一部の前記格納されたバージョンのデータに応答して、オンチップ・ロジックを使用して、前記特定のデータセットの一部より実質的に小さいチェック・コードを計算し、；及び
　前記特定のデータ・セットが正しいことを知らせる信号を送信するために、前記チェック・コードと、前記特定のデータ・セットの正しいバージョンを使用して計算されたテスト・コードとを比較する段階と、
を具備する前記方法。
　【請求項１８】
　前記テスト・コードを前記集積回路に格納し、及びオンチップ・ロジックを使用して、前記チェック・コードを前記テスト・コードと比較する段階を含む、請求項１７に記載の方法。
　【請求項１９】
　前記テスト・コードを前記集積回路に格納し、及びオンチップ・ロジックを使用して、前記チェック・コードを前記テスト・コードと比較し；及び
　前記チェック・コードと前記テスト・コードとの比較に応答して、外部装置に信号を供給する段階
を含む、請求項１７に記載の方法。
　【請求項２０】
　前記特定のデータ・セットの前記データの一部に基づいて、前記チェック・コードを計算する、請求項１７に記載の方法。
　【請求項２１】
　前記特定のデータ・セットの前記データのすべてに基づいて、前記チェック・コードを計算する、請求項１７に記載の方法。
　【請求項２２】
　前記テスト・コードを、一つのオンチップ・セットの非揮発性メモリ・セルに格納する段階を含む、請求項１７に記載の方法。
　【請求項２３】
　前記テスト・コードを、一つのオンチップ・セットのマスクＲＯＭセルに格納する段階を含む、請求項１７に記載の方法。
　【請求項２４】
　前記チェック・コードを計算する段階は：
　前記特定のデータ・セットのデータを読み取るためのアドレスを生成し；及び　前記読み取りデータに応答して、チェックサムを計算する段階
を具備することを特徴とする、請求項１７に記載の方法。
　【請求項２５】
　前記チェック・コードを計算する段階は：
　前記特定のデータ・セットのデータに応答して、チェックサムを計算する段階を具備することを特徴とする、請求項１７に記載の方法。
　【請求項２６】
　前記チェック・コードを計算する段階は：
　前記特定のデータ・セットのデータに応答して、周期冗長コードを計算する段階を具備することを特徴とする、請求項１７に記載の方法。
　【請求項２７】
　前記チェック・コードを計算する段階は、前記特定のデータ・セットのデータをハッシングする（hashing）段階を具備することを特徴とする、請求項１７に記載の方法。
　【請求項２８】
　アドレスに応答して、前記特定のデータ・セットを供給する読み取りロジックを含み、及びチェック・コードを計算するための前記ロジックは、前記アドレスに応答することを特徴とする、請求項１７に記載の方法。
　【請求項２９】
　チェック・コードを計算する段階は：
　前記特定のデータ・セットのデータを読み取るためのアドレスを生成し；及び　前記特定のデータ・セットの前記アドレス及びデータに応答して、チェックサムを計算する段階を具備することを特徴とする、請求項１７に記載の方法。
　【請求項３０】
　前記特定のデータ・セットは、１００メガビットを超えるデータを具備することを特徴とする、請求項１７に記載の方法。
　【請求項３１】
　前記特定のデータ・セットは、５００メガビットを超えるデータを具備することを特徴とする、請求項１７に記載の方法。
　【請求項３２】
　集積回路を製造するための方法であって：
　一つのマスクにつき対応する複数のチップを形成するために、一つのマスクにつき複数のレティクル（reticle）を有するマスク・セットを使用して、基板上に集積回路チップ（integrated circuit die）を製造するための一連の処理を実行する段階であって、前記マスク・セットにおける少なくとも一つのマスクは、第一のレティクルに対応する前記チップに格納された第一のデータ・セットを定義する特性を有する前記第一のレティクルと、及び第二のレティクルに対応する前記チップに格納された第二のデータ・セットを定義する特性を有する少なくとも第二のレティクルとを有する前記段階と；
　前記マスク・セットはさらに、チェック・コードを格納するための前記チップ上の記憶装置を定義し、及び前記チップ上に格納された前記データ・セットに応答して、コードを生成するためのロジックを定義し、及び前記比較に応答して信号を生成するために、前記コードを前記チェック・コードと比較する段階と；及び
　製造された前記集積回路チップのテスト中に、前記第一及び第二のデータ・セットの一つが、うまく前記集積回路チップに形成されたことを確証するために前記信号をチェックする段階を具備する前記方法。
　【請求項３３】
　前記格納されたチェック・コードに従って、前記集積回路チップを分類する段階を含む、請求項３２に記載の方法。
　【請求項３４】
　集積回路を分類するための方法であって：
　前記集積回路に格納された正しいバージョンのデータに応答して製造された前記集積回路上にコードを、前記データの格納されたバージョンとして格納し；
　前記格納されたバージョンに応答してチェックコードを計算し;
　前記格納されたバージョンを検証するために前記チェックコードと前記格納されたコードとを比較し;及び
　前記格納されたコードを読み取って格納中の前記集積回路を識別する段階
を具備する前記方法。」（以下、この特許請求の範囲に記載された請求項を「補正後の請求項」という）、
に補正するものである。
　
２．補正の適否
　本件補正は、願書に最初に添付した明細書及び図面に記載した事項の範囲内においてなされている。
　そして、補正前の請求項と補正後の請求項の対応関係を、発明のカテゴリと独立請求項毎に示すと、以下のとおりである。
　「集積回路」の発明に関して、
　　　　　　　　　　補正前の請求項　　　　　　補正後の請求項
　　　　　　　　　　　　　１　　　　　→　　　　　　１
　　　　　　　　　　　　　２　　　　　→　　　　　　２
　　　　　　　　　　　　　３　　　　　→　　　　　　３
　　　　　　　　　　　　　４　　　　　→　　　　　 削除
　　　　　　　　　　　　　５　　　　　→　　　　　　４
　　　　　　　　　　　　　６　　　　　→　　　　　　５
　　　　　　　　　　　　　７　　　　　→　　　　　　６
　　　　　　　　　　　　　８　　　　　→　　　　　　７
　　　　　　　　　　　　　９　　　　　→　　　　　　８
　　　　　　　　　　　　１０　　　　　→　　　　　　９
　　　　　　　　　　　　１１　　　　　→　　　　　１０
　　　　　　　　　　　　１２　　　　　→　　　　　１１
　　　　　　　　　　　　１３　　　　　→　　　　　１２
　　　　　　　　　　　　１４　　　　　→　　　　　１３
　　　　　　　　　　　　１５　　　　　→　　　　　１４
　　　　　　　　　　　　１６　　　　　→　　　　　１５
　　　　　　　　　　　　１７　　　　　→　　　　　１６
　
　「集積回路を製造するための方法」に関して、
　　　　　　　　　　補正前の請求項　　　　　　補正後の請求項
　　　　　　　　　　　　１８　　　　　→　　　　　１７
　　　　　　　　　　　　１９　　　　　→　　　　　１８
　　　　　　　　　　　　２０　　　　　→　　　　　１９
　　　　　　　　　　　　２１　　　　　→　　　　　２０
　　　　　　　　　　　　２２　　　　　→　　　　　２１
　　　　　　　　　　　　２３　　　　　→　　　　　２２
　　　　　　　　　　　　２４　　　　　→　　　　　２３
　　　　　　　　　　　　２５　　　　　→　　　　　２４
　　　　　　　　　　　　２６　　　　　→　　　　　２５
　　　　　　　　　　　　２７　　　　　→　　　　　２６
　　　　　　　　　　　　２８　　　　　→　　　　　２７
　　　　　　　　　　　　２９　　　　　→　　　　　２８
　　　　　　　　　　　　３０　　　　　→　　　　　２９
　　　　　　　　　　　　３１　　　　　→　　　　　３０
　　　　　　　　　　　　３２　　　　　→　　　　　３１
　
　「集積回路を製造するための方法」に関して、
　　　　　　　　　　補正前の請求項　　　　　　補正後の請求項
　　　　　　　　　　　　３３　　　　　→　　　　　３２
　　　　　　　　　　　　３４　　　　　→　　　　　３３
　
　そして、「集積回路を分類するための方法」に関して、
　　　　　　　　　　補正前の請求項　　　　　　補正後の請求項
　　　　　　　　　　　　３５　　　　　→　　　　　３４
　
（１）補正の目的要件
　そこで、「集積回路を製造するための方法」に関する補正前の請求項１８についてした本件補正が、特許法第１７条の２第４項の規定に適合するかについて検討する。
　先ず、上記の補正前の請求項と補正後の請求項の対応関係から、補正前の請求項１８についてした本件補正が、特許法第１７条の２第４項第１号の請求項の削除に該当するものでないことは明らかである。
　
　補正前の請求項１８についてした本件補正は、補正前の請求項１８の「前記特定のデータ・セットの前記格納されたバージョンのデータに応答して、オンチップ・ロジックを使用して、チェック・コードを計算し」の記載を、補正後の請求項１７においては、「前記特定のデータ・セットの一部の前記格納されたバージョンのデータに応答して、オンチップ・ロジックを使用して、前記特定のデータセットの一部より実質的に小さいチェック・コードを計算し」と補正するものである。
　すなわち、補正前の請求項１８についてした本件補正は、
・補正前の請求項１８においては、「前記特定のデータ・セットの前記格納されたバージョンのデータ」であったものを、補正後の請求項１７においては、「前記特定のデータ・セットの一部の前記格納されたバージョンのデータ」と、「前記格納されたバージョンのデータ」を「一部の」と限定し、
・補正前の請求項１８においては、単に「チェック・コードを計算」するものであったものを、補正後の請求項１７においては、「前記特定のデータセットの一部より実質的に小さいチェック・コードを計算し」と、「チェック・コード」が「前記特定のデータセットの一部より実質的に小さい」旨を限定する、
というものである。
　したがって、補正前の請求項１８についてした本件補正は、補正前の請求項１８における発明特定事項を概念的により下位のものとする補正であって、解決しようとする課題を変更するものではない。
　以上から、補正前の請求項１８についてした本件補正は、特許法第１７条の２第４項第２号の特許請求の範囲の減縮（請求項に記載した発明を特定するために必要な事項を限定するものであつて、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。）を目的とするものである。
　
　一方、補正前の請求項１８についてした本件補正が、特許法第１７条の２第４項第３号の誤記の訂正に該当するものでないことは明らかである。さらに、特許法第１７条の２第４項第４号の明りょうでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る。）に該当するものとも認められない。
　
（２）独立特許要件
　以上のとおり、補正前の請求項１８についてした本件補正は、特許法第１７条の２第４項第２号の特許請求の範囲の減縮（請求項に記載した発明を特定するために必要な事項を限定するものであって、その補正前の当該請求項に記載された発明とその補正後の請求項に記載された発明の産業上の利用分野および解決しようとする課題が同一であるものに限る。）のみを目的とするものである。
　そこで、次に、補正前の請求項１８に対応する、補正後の請求項１７に係る発明（以下、「補正後の発明」という。）が特許出願の際独立して特許を受けることができるものであるか検討する。
　
（２−１）補正後の発明
　本件補正により、補正後の発明は、前記「１．本件補正」の補正後の請求項１７に記載されたとおりのものと認められる。
　
（２−２）引用発明
　これに対して、原査定の拒絶の理由に引用された刊行物である特開平０６−０３６６００号公報（以下、「引用文献」という。）には、図面とともに次の事項が記載されている。（備考：下線は便宜上当審で付したものである。以下、同様。）
　
Ａ．「【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係り、詳しくは、例えば、ＲＡＭ（Random Access Memory），
ＲＯＭ（Read Only Memory）等のメモリデバイスの分野に用いて好適な、デバイス試験を容易化する半導体記憶装置
［発明の背景］近年、パーソナルコンピュータ，ワードプロセッサ等に代表される情報処理装置の小型・高性能化に伴い、これら情報処理装置内に使用されるメモリも大規模・大容量化，多出力端子化が進んでいる。
【０００２】そして、このようなメモリに対する試験もメモリの大規模・大容量化に伴い、ますます複雑になり、
出荷の際にメモリを測定するＩＣテスタにも高い能力が要求されてきており
簡単な構成の安価なＩＣテスタにより、容易に試験できる半導体記憶装置が要求される
　
Ｂ．「【０００３】
【従来の技術】従来のこの種の
半導体記憶装置としては、例えば、図６に示すようなＲＯＭ（以下、単にメモリという）
【０００４】次に、メモリの試験を行う場合を説明する。図７は従来の試験方法を説明するための概略ブロック図である。図中、９はエクスクルーシブオアゲート（以下、ＥＸＯＲ回路という）、１０は比較回路、１１は期待値格納部である。メモリブロック８は、５１２ＫＢ（キロビット）のセルであり、本例では８個のセルから構成されている。
【０００５】また、
各メモリブロック８は共通のアドレスに応答して並列的に選択動作を行っており、各ブロックから１ビットずつ合計８ビットのデータが並列に出力データＯ1 〜Ｏ8 として出力される
ＥＸＯＲ回路９は、各メモリブロック８に格納された情報をセンスアンプ２を介して読み出し、排他的論理和をとることによってチェックサムを計算する
【０００６】
期待値格納部１１は、予め計算機または他の方法により計算された正規データのチェックサムを期待値として格納する
【０００７】そして、
この出力されたＸ1 が、比較回路１０によってＩＣテスタ上の期待値格納部１１に格納された期待値と比較され、一致していれば良品、不一致ならば不良品であると判定される
【０００８】すなわち、
ＩＣテスタ上の期待値格納部１１の容量は、本来４ＭＢ（メガビット）のメモリが必要であるが、５１２ＫＢ×８ｂｉｔ出力がＥＸＯＲ回路９によって５１２ＫＢ×１ｂｉｔのパリティ出力となるため、元の８分の１の容量である５１２ＫＢのメモリ容量で試験することが可能となっている。
チェックサムの計算をデバイス内部で行っている
【０００９】
【発明が解決しようとする課題】しかしながら、このような従来の半導体記憶装置にあっては、デバイス内部、あるいはＩＣテスタ上でチェックサムを計算するという構成となっていたため、チェックサムの計算時間のため、デバイスのスピード特性の評価ができないという問題点があった。
【００１０】また、前述の例では、
測定デバイスからの出力本数が８であった
　
Ｃ．「【００１２】
【課題を解決するための手段】
本発明による半導体記憶装置は
該情報読出手段２２により読み出された情報に基づいてチェックサムを計算するチェックサム算出手段２３と、該情報格納手段２１に格納された各情報におけるチェックサムを予め格納するチェックサム格納手段２４とを備え、試験時に前記チェックサム算出手段２３により算出されるチェックサムと、前記チェックサム格納手段２４に格納されたチェックサムとを外部に出力するように構成している。
【００１３】なお、この場合、前記情報格納手段２１は、所定容量毎に等分割された複数の情報格納ブロック２５からなり、該複数の情報格納ブロック２５に格納された情報を読み出すそれぞれ切り換えて出力する切換手段２６を有するように構成することが有効である。」
　
Ｄ．「【００１６】
【実施例】以下、本発明を図面に基づいて説明する。図２は本発明に係る
半導体記憶装置の一実施例
【００１７】なお、図２において、図１に示す原理図、及び、
図７に示す従来例に付された番号と同一番号は同一部分を示す。
情報格納手段２１は、８個のメモリブロック８から
構成されている
【００１８】なお、図２中、１２はチェックサム用メモリブロック２４に格納された情報を出力する際に、ＥＸＯＲ回路９からの出力タイミングと同期をとるための遅延回路である。
チェックサム用メモリブロック２４は、期待されるチェックサムの値をデバイス自身で記憶するための領域であり、メモリブロック８と同一サイズ（この場合、５１２ＫＢ）のメモリセルである。
チェックサム用メモリブロック２４には、予め期待されるチェックサムの値が格納されているため、ＥＸＯＲ回路９によって計算されるチェックサム出力と
正しいチェックサム出力とが外部に出力されることにより、比較回路１０では、各出力が等しいか否かが判定される
【００２０】この場合、図２中、(２)［注：原文には丸付き数字で記載されている。］の境界線で示すように、
デバイス上に比較回路１０の機能を持たせ、例えば、一致すれば“１”、一致しなければ“０”の信号を出力する
　
Ｅ．図２には、情報格納手段２１は複数のメモリブロック８によって、情報読出手段２２は複数のセンスアンプ２によって、それぞれ、構成されることが図示されている。そして、前記複数のセンスアンプ２の出力Ｏ1 〜Ｏ8が入力されるチェックサム算出手段２３は、ＥＸＯＲ回路９によって構成されることが図示されている。
　
　
ａ．Ａの「本発明は、半導体記憶装置に係り、詳しくは、例えば、ＲＡＭ（Random Access Memory），ＲＯＭ（Read Only Memory）等のメモリデバイスの分野に用いて好適な、デバイス試験を容易化する半導体記憶装置に関する。」、Ｄの「本実施例の半導体記憶装置は、大別して、情報格納手段２１、情報読出手段２２、チェックサム算出手段２３、チェックサム格納手段であるチェックサム用メモリブロック２４からなり、情報格納手段２１は、８個のメモリブロック８から、情報読出手段２２は、８個のセンスアンプ２から構成されている。」から、引用文献には、８個のメモリブロックを含み、デバイス試験を容易化する半導体記憶装置について記載されている。
　そして、Ｄの「次に作用を説明する。チェックサム用メモリブロック２４には、予め期待されるチェックサムの値が格納されているため、ＥＸＯＲ回路９によって計算されるチェックサム出力と、センスアンプ２’によって読み出され、遅延回路１２を介して出力される正しいチェックサム出力とが外部に出力されることにより、比較回路１０では、各出力が等しいか否かが判定されるだけでよく、図２中、(１)の境界線で示すように、ＩＣテスタ上は、アドレスを発生できる機能と、不良判定の“１”、“０”を認識する機能とが備えられるだけで試験ができる。」から、引用文献には、前記デバイス試験として、前記半導体記憶装置が格納するデータを試験する方法が記載されていると解される。
　
ｂ．Ｄの「図７に示す従来例に付された番号と同一番号は同一部分を示す。」、Ｂの「半導体記憶装置としては、例えば、図６に示すようなＲＯＭ（以下、単にメモリという）がある。このメモリ１は、センスアンプ２、コラムデコーダ３、コラムバッファ４、ワードドライバ５、ロウデコーダ６、ロウバッファ７、メモリブロック８から構成されている。」から、前記ａで認定した半導体記憶装置はＲＯＭであることが記載されている。したがって、前記半導体記憶装置の８個のメモリブロックに格納されたデータは非揮発性であると解される。
　そして、Ａの「出荷の際にメモリを測定するＩＣテスタ…(中略)…簡単な構成の安価なＩＣテスタにより、容易に試験できる半導体記憶装置が要求される。」から、前記格納するデータの試験は、データを格納する半導体記憶装置の出荷の際に行われると解される。
　以上から、引用文献には、半導体記憶装置の８個のメモリブロックに非揮発性のデータを格納した当該半導体記憶装置の出荷の際に、前記格納するデータの試験を行うこと、が記載されていると解される。
　
ｃ．Ｃの「本発明による半導体記憶装置は…(中略)…該情報読出手段２２により読み出された情報に基づいてチェックサムを計算するチェックサム算出手段２３と、該情報格納手段２１に格納された各情報におけるチェックサムを予め格納するチェックサム格納手段２４とを備え、試験時に前記チェックサム算出手段２３により算出されるチェックサムと、前記チェックサム格納手段２４に格納されたチェックサムとを外部に出力するように構成している。」から、試験時に用いるチェックサム算出手段及びチェックサム格納手段は、半導体記憶装置上に設けられていることが記載されている。
　また、Ｄの「デバイス上に比較回路１０の機能を持たせ、例えば、一致すれば“１”、一致しなければ“０”の信号を出力する」において、「デバイス」とは半導体記憶装置を指すことは明らかである。
　してみれば、引用文献には、試験時に用いるチェックサム算出手段、チェックサム格納手段及び比較回路は、半導体記憶装置上に設けられていることが記載されている。
　そして、Ｄの「図７に示す従来例に付された番号と同一番号は同一部分を示す。」及び「ＥＸＯＲ回路９によって計算されるチェックサム出力」、Ｂの「メモリデバイス内部で複数の出力（この場合、Ｏ1 〜Ｏ8 ）がある場合、メモリデバイス内のＥＸＯＲ回路９によりチェックサムが求められ、その出力Ｘ１が外部に出力される。」、及び、Ｅから、引用文献には、前記格納するデータに基づいて、半導体記憶装置上に設けられているチェックサム算出手段を使用してチェックサムを計算すること、が記載されている。
　
ｄ．Ｂの「メモリデバイス内のＥＸＯＲ回路９によりチェックサムが求められ、その出力Ｘ１が外部に出力され…(中略)…この出力されたＸ1 が、比較回路１０によってＩＣテスタ上の期待値格納部１１に格納された期待値と比較され、一致していれば良品、不一致ならば不良品であると判定される。以上の比較判定処理は、メモリブロック８が５１２ＫＢであるので…(中略)…５１２ＫＢ×８ｂｉｔ出力がＥＸＯＲ回路９によって５１２ＫＢ×１ｂｉｔのパリティ出力となるため、元の８分の１の容量である５１２ＫＢのメモリ容量で試験することが可能となっている。」なる記載は、８個のメモリブロックに格納され、それぞれ５１２ＫＢであり合計で５１２ＫＢ×８ｂｉｔのデータから求めたチェックサムのデータ量は５１２ＫＢであり、このチェックサムをメモリデバイス内に格納されたデータのエラー検出に用いる、すなわち、いわゆるパリティとして用いる、という記載であると解される。
　したがって、引用文献において、前記チェックサム算出手段を使用して計算されるチェックサムのデータ量は、前記８個のメモリブロックの１つに格納されたデータの量と同じであると解される。
　
ｅ．Ｄの「チェックサム用メモリブロック２４には、予め期待されるチェックサムの値が格納されているため、ＥＸＯＲ回路９によって計算されるチェックサム出力と、センスアンプ２’によって読み出され、遅延回路１２を介して出力される正しいチェックサム出力とが外部に出力されることにより、比較回路１０では、各出力が等しいか否かが判定される」及びＢの「期待値格納部１１は、予め計算機または他の方法により計算された正規データのチェックサムを期待値として格納するものである。以上の構成において、メモリデバイス内部で複数の出力（この場合、Ｏ1 〜Ｏ8 ）がある場合、メモリデバイス内のＥＸＯＲ回路９によりチェックサムが求められ、その出力Ｘ１が外部に出力される。…(中略)…この出力されたＸ1 が、比較回路１０によってＩＣテスタ上の期待値格納部１１に格納された期待値と比較され、一致していれば良品、不一致ならば不良品であると判定される。」から、半導体記憶装置が良品であることを判定する信号を出力するために、前記チェックサムと、正規データを使用して予め計算された期待されるチェックサムとを、比較回路で比較すること、が記載されている。
　
ｆ．前記ｃ及びｅのように、引用文献に記載された、半導体記憶装置が格納するデータの試験方法とは、前記半導体記憶装置が含む８個のメモリブロックに格納されたデータに基づいてチェックサムを計算し、当該チェックサムと、正規データを使用して予め計算された期待されるチェックサムとを比較回路で比較するというものである。そして、Ｄには「比較回路１０では、各出力が等しいか否かが判定される」と記載されている。
　したがって、８個のメモリブロックが格納するデータに基づいて計算されたチェックサムが、正規データを使用して予め計算された期待されるチェックサムと等しいときに、半導体記憶装置が良品であると判定するものである。すなわち、前記格納されたデータの試験とは、前記８個のメモリブロックが正しく前記正規データを格納しているかどうかを、チェックサムを利用して判定するものである。
　してみれば、前記格納するデータの試験が行われる前には、既に前記８個のメモリブロックは正規データが書き込まれており、その結果として、該８個のメモリブロックは前記正規データを書き込んだ結果のデータを格納している状態にあることは明らかである。そして、格納する前記正規データを書き込んだ結果のデータの試験により、前記書き込みが正しく行われたかどうかを判定していると解される。
　
　ａ〜ｆから、引用文献には、次の発明（以下、「引用発明」という。）が記載されているものと認められる。
　
　正規データを書き込んだ結果のデータを格納する８個のメモリブロックを含む半導体記憶装置が格納する前記正規データを書き込んだ結果のデータを試験する方法であって、
　前記半導体記憶装置の前記８個のメモリブロックに非揮発性の前記正規データを書き込んだ結果のデータを格納した当該半導体記憶装置の出荷の際に、格納する前記正規データを書き込んだ結果のデータの試験を行い、
　格納する前記正規データを書き込んだ結果のデータの試験は、
　前記正規データを書き込んだ結果のデータに基づいて、前記半導体記憶装置上に設けられているチェックサム算出手段を使用して、前記８個のメモリブロックの１つに格納されたデータの量と同じデータ量を有するチェックサムを計算する段階と、及び、
　前記半導体記憶装置が良品であることを判定する信号を出力するために、前記チェックサムと、前記正規データを使用して予め計算された期待されるチェックサムとを比較する段階と、
を具備することを特徴とする半導体記憶装置が格納する正規データを書き込んだ結果のデータを試験する方法。
　
　
（２−３）対比
　引用発明と補正後の発明とを対比する。
　
　引用発明の「半導体記憶装置」は、集積回路技術を用いて製造されたものであることは明らかであるから、補正後の発明の「集積回路」に相当する。
　
　次に、本願明細書の発明の詳細な説明には、「特定のデータ・セット」とは如何なるデータであるのか、特に定義されていない。しかしながら、その段落【００４１】に、「特に、前記装置に格納された特定のデータ・セットのデータ、又はデータ及びアドレスの組み合わせを使用してチェック・コードを計算するために、前記集積回路にロジックが供給される。前記チェック・コードは、前記特定のデータ・セットがうまく前記装置に格納されたか示すために、前記特定のデータ・セットの正しいバージョンを使用して生成されたテスト・コードと比較される。」と記載されている。すなわち、「特定のデータ・セット」を格納する装置に「前記特定のデータ・セットがうまく前記装置に格納されたか」どうかを、「特定のデータ・セットの正しいバージョン」を使用して生成されたテスト・コードを用いて示すことが記載されている。
　したがって、補正後の発明において、「特定のデータ・セット」とは、「特定のデータ・セットの正しいバージョン」を格納するように製造された「集積回路」に、実際に格納されているデータのセットである、と解される。
　これに対して、引用発明の「正規データを書き込んだ結果のデータ」は「８個のメモリブロック」に分けて格納されるものであるから、単一のデータではなく、組み合わせのデータであることは明らかである。そして、元となる「正規データ」も組み合わせのデータであることは明らかである。
　してみれば、引用発明の「正規データを書き込んだ結果のデータ」及び「正規データ」は、それぞれ、補正後の発明の「特定のデータ・セット」及び「特定のデータ・セットの正しいバージョン」に相当する。
　そして、引用発明における、前記正規データを書き込んだ結果のデータを格納する「８個のメモリブロック」は、補正後の発明における、特定のデータ・セットを格納する「メモリ」に相当する。
　
　本願発明において、「集積回路上に」「特定のデータセットを格納した」ことは、「集積回路」が「含む」「メモリ」に「特定のデータ・セットを格納する」ことの上位概念である。したがって、引用発明の「前記半導体記憶装置の前記８個のメモリブロックに非揮発性の前記正規データを書き込んだ結果のデータを格納した」ことは、補正後の発明の「前記集積回路上に非不揮発性の特定のデータセットを格納した」ことに相当する。
　そして、引用発明において、「前記半導体記憶装置の前記８個のメモリブロックに非揮発性の前記正規データを書き込んだ結果のデータを格納した当該半導体記憶装置」を「出荷」するためには、前提として、「前記半導体記憶装置の前記８個のメモリブロックに非揮発性の前記正規データを書き込んだ結果のデータを格納した当該半導体記憶装置」を得ていることは明らかである。
　したがって、引用発明において「前記半導体記憶装置の前記８個のメモリブロックに非揮発性の前記正規データを書き込んだ結果のデータを格納した当該半導体記憶装置の出荷」をすることと、補正後の発明における「前記集積回路上に非不揮発性の特定のデータセットを格納したバージョンを有する前記集積回路を製造」することとは、集積回路上に非不揮発性の特定のデータセットを格納した前記集積回路を得る点で共通する。
　
引用発明の「前記正規データを書き込んだ結果のデータ」と、補正後の発明の「前記特定のデータ・セットの一部の前記格納されたバージョンのデータ」とは、いずれも、特定のデータ・セットのデータである点で共通する。また、引用発明の「基づいて」は、補正後の発明の「応答して」に相当する。
　したがって、引用発明の、「前記正規データを書き込んだ結果のデータ」に基づいて「前記８個のメモリブロックの１つに格納されたデータの量と同じデータ量を有するチェックサムを計算する段階」と、補正後の発明の、「前記特定のデータ・セットの一部の前記格納されたバージョンのデータ」に応答して「前記特定のデータセットの一部より実質的に小さいチェック・コード計算」することとは、特定のデータ・セットのデータに応答してチェック・コードを計算する段階である点で共通する。
　そして、引用発明の「前記半導体記憶装置上に設けられているチェックサム算出手段」は、補正後の発明の「オンチップ・ロジック」に相当する。
　
　引用発明の「前記半導体記憶装置が良品であることを判定する信号」は、前記「（２−２）引用発明」の項の前記「ｆ」で述べたとおり、「８個のメモリブロックが正しく前記正規データを格納しているかどうか」を判定する信号である。したがって、引用発明の「前記半導体記憶装置が良品であることを判定する信号」は、補正後の発明の「前記特定のデータ・セットが正しいことを知らせる信号」に相当する。また、引用発明の「信号を出力する」ことは、補正後の発明の「信号を送信する」に相当する。
　そして、引用発明の「前記正規データを使用して予め計算された期待されるチェックサム」は、補正後の発明の「前記特定のデータ・セットの正しいバージョンを使用して計算されたテスト・コード」に相当する。
　
　さらに、補正後の発明の「集積回路を製造するための方法」が有する、「前記特定のデータ・セットの一部の前記格納されたバージョンのデータに応答して、オンチップ・ロジックを使用して、前記特定のデータセットの一部より実質的に小さいチェック・コードを計算」する段階と、「前記特定のデータ・セットが正しいことを知らせる信号を送信するために、前記チェック・コードと、前記特定のデータ・セットの正しいバージョンを使用して計算されたテスト・コードとを比較する段階」は、いづれも、「特定のデータ・セット」を試験する段階である。
　したがって、引用発明の「正規データを書き込んだ結果のデータを格納する８個のメモリブロックを含む半導体記憶装置が格納する前記正規データを書き込んだ結果のデータを試験する方法」と、補正後の発明の「特定のデータ・セットを格納するメモリを含む集積回路を製造するための方法」とは、特定のデータ・セットを格納するメモリを含む集積回路が格納する前記特定のデータ・セットを試験する段階を有する方法、である点で共通する。
　
　以上から、補正後の発明と引用発明とは、以下の点で一致し、また、相違する。
　
（一致点）
　特定のデータ・セットを格納するメモリを含む集積回路が格納する前記特定のデータ・セットを試験する段階を有する方法であって：
　前記集積回路上に非不揮発性の特定のデータセットを格納した前記集積回路を得て；
　前記特定のデータ・セットのデータに応答して、オンチップ・ロジックを使用して、チェック・コードを計算し、；及び
　前記特定のデータ・セットが正しいことを知らせる信号を送信するために、前記チェック・コードと、前記特定のデータ・セットの正しいバージョンを使用して計算されたテスト・コードとを比較する段階と、
を具備する前記方法。
　
（相違点１）
　補正後の発明が「特定のデータ・セットを格納するメモリを含む集積回路を製造するための方法」の発明であるのに対して、引用発明は「正規データを書き込んだ結果のデータを格納する８個のメモリブロックを含む半導体記憶装置が格納する前記正規データを書き込んだ結果のデータを試験する方法」の発明である点。
　
（相違点２）
　補正後の発明は「前記集積回路上に非不揮発性の特定のデータセットを格納したバージョンを有する前記集積回路を製造」するのに対して、引用発明は、「前記半導体記憶装置の前記８個のメモリブロックに非揮発性の前記正規データを書き込んだ結果のデータを格納した当該半導体記憶装置の出荷」をする以上、「前記半導体記憶装置の前記８個のメモリブロックに非揮発性の前記正規データを書き込んだ結果のデータを格納した当該半導体記憶装置」を得ていることが明らかであるにすぎない点。
　
（相違点３）
　補正後の発明においては、「前記格納されたバージョンのデータに応答して」チェック・コードを計算するのに対して、引用発明は「前記正規データを書き込んだ結果のデータに基づいて」チェックサムを計算する点。
　
（相違点４）
　補正後の発明においては、「前記特定のデータ・セットの一部の」「データ」に応答してチェック・コードを計算するのに対して、引用発明は「前記正規データを書き込んだ結果のデータに基づいて」チェックサムを計算する点。
　
（相違点５）
　補正後の発明の「チェック・コード」は「前記特定のデータセットの一部より実質的に小さい」のに対して、引用発明の「チェックサム」は「前記８個のメモリブロックの１つに格納されたデータの量と同じデータ量を有する」点。
　
　
（２−４）判断
　各相違点について検討する。
　
（相違点１〜相違点３について）
　引用文献には、半導体記憶装置の製造段階に関する記載はなく、「前記半導体記憶装置の前記８個のメモリブロックに非揮発性の前記正規データを書き込んだ結果のデータを格納した当該半導体記憶装置」をどのようにして得ているのかは不明である。
　したがって、前記半導体記憶装置の８個のメモリブロックに正規データをどのように書き込むのか、たとえば、半導体記憶装置の製造工程の一段階として書き込むことで、８個のメモリブロックに非揮発性の正規データを書き込んだ結果のデータが格納されている形式の半導体記憶装置を製造しているのか、半導体記憶装置を製品として製造した後に事後的に正規データを書き込むことで、８個のメモリブロックに非揮発性の前記正規データを書き込んだ結果のデータを格納した半導体記憶装置を得ているのかは、不明である。
　
　しかしながら、本願出願前に頒布された刊行物である特開昭６０−１４６３４９号公報には、図面とともに次の事項が記載されている。
ア．「
メモリの記憶セルに正しくデータが記憶されているか否かを判断するＲＯＭ試験
　……(中略)……
　一方、
上記のような判定は、一般に製造工程中において最終段階のみでよい。言替えれば、製造工程中、例えばウェーハ試験の段階では、歩止まりを防止するために上記試験を簡易化し
　
　同様に、本願出願前に頒布された刊行物である特開昭６１−０１２０００号公報には、図面とともに次の事項が記載されている。
イ．「〔発明の技術的背景〕
　周知のように、
ＲＯＭの良否を判定する、つまりメモリセルに正しくデータが記憶されているか否かを判定する
ウ．「〔発明の目的〕
　本発明は上記の事情に鑑みてなされたもので、
製造工程中における簡易な試験
〔発明の概要〕
　即ち、本発明の読出し専用メモリの内部試験回路は、読出し専用メモリのチップ内において、
制御信号入力が与えられることによってメモリセルアレイのデータを順次読出して累算し、その累算値と予め用意された期待値データとを照合判定し、一致・不一致の判定データを発生してチップ外部へ出力する
　この内部試験回路によれば、読出し専用メモリの製造工程中のウェハ試験などの段階で簡易な良否試験が可能となり、外部試験装置の簡易化、高速試験処理が可能となる。
〔発明の実施例〕
　以下、図面を参照して本発明の一実施例を詳細に説明する。第１図は
ＲＯＭチップ上におけるＲＯＭ部と内部試験回路部とを示しており
　
　同様に、本願出願前に頒布された刊行物である特開平１１−２４２９００号公報には、図面とともに次の事項が記載されている。
エ．「【０００１】
【発明の属する技術分野】本発明は半導体集積回路およびそのチェックビット生成方法に係わり、特にＲＯＭのテストを圧縮手段を用いることにより、期待値および圧縮結果もそれぞれ外部へ出力することなく
半導体集積回路内で試験対象の内蔵ＲＯＭの正常、異常判定を行う
【０００２】
【従来の技術】従来、ＲＯＭを内蔵した半導体集積回路において、ＲＯＭテストを行う際には、アドレスを変化させてＲＯＭ内のデータを出力させ（以下、ＲＯＭダンプと称す）、このＲＯＭダンプとＲＯＭデータの出力期待値を含むテストパタン（以下、ＲＯＭダンプパタンと称す）とを逐次比較することにより内蔵ＲＯＭが正しいかどうかのテストを行っていた。
　……(中略)……
【０００５】上述したＲＯＭを内蔵した半導体集積回路において、ＲＯＭテストが行われるまでのフローチヤートの一例を示した図７を参照すると、まず、
ＲＯＭデータ受注を行った後（処理７１）、一方ではマスクデータ作成を行い（処理７２）、作成したマスクデータを用いて半導体集積回路の製造を行う
【０００６】
ＲＯＭテスト時には、半導体集積回路から出力されるＲＯＭダンプデータとＲＯＭダンプパタンとをテスターで比較することにより、良品（正常）／不良品（異常）判定を行っていた
　
　ア〜エから、半導体記憶装置の１つであるＲＯＭの製造方法において、前記ＲＯＭの製造工程中に、あるいは、前記ＲＯＭの製造段階に引き続いて、前記ＲＯＭに正しいデータが格納されているかどうかを試験する段階を設けることは、本願出願時において既に周知技術であった。
　
　そして、本願出願前に頒布された刊行物である特開昭６２−０４０７６１号公報に、
オ．「
一般に、読み出し専用半導体記憶装置（以下、ＲＯＭと称する）は、ウェハ製造工程の途中でマスクを用いてデータが書き込まれる
と記載されるように、ＲＯＭの製造工程中にマスクを用いて該ＲＯＭにデータを書き込むこと、すなわち、ＲＯＭの製造方法として、該ＲＯＭ上に特定のマスクを用いた非不揮発性の特定のデータのセットを格納した該ＲＯＭを製造することは、本願出願時において、きわめて周知な慣用手段であった。
　
　したがって、引用発明は、「正規データを書き込んだ結果のデータを格納する８個のメモリブロックを含む半導体記憶装置が格納する前記正規データを書き込んだ結果のデータを試験する方法」であるが、当該「正規データを書き込んだ結果のデータを試験」を、前記周知技術のように、「半導体記憶装置」の製造工程中に、あるいは、該「半導体記憶装置」の製造段階に引き続く段階として行うことは、当業者が容易に想到し得たものと認められる。
　このとき、不揮発性の半導体記憶装置上に非不揮発性の特定のデータのセットを格納した該半導体記憶装置を製造することが、きわめて周知な慣用手段であることを考慮すれば、引用発明の「正規データを書き込んだ結果のデータを格納する８個のメモリブロックを含む半導体記憶装置が格納する前記正規データを書き込んだ結果のデータを試験する方法」を、「正規データを書き込んだ結果のデータを格納する８個のメモリブロックを含む半導体記憶装置」の製造工程中ないし該「半導体記憶装置」の製造段階に引き続く段階に「正規データを書き込んだ結果のデータを試験」を行うように変更すること、すなわち、「正規データを書き込んだ結果のデータを試験」を行う段階を有する「正規データを書き込んだ結果のデータを格納する８個のメモリブロックを含む半導体記憶装置」を製造するための方法とすることは、当業者であれば当然になし得た事項であると認められる。
　
　そして、「正規データを書き込んだ結果のデータを格納する８個のメモリブロックを含む半導体記憶装置」を“製造”することは、前記「半導体記憶装置」上に「非揮発性の前記正規データを書き込んだ結果のデータを格納した」形式(すなわち、バージョン)の「８個のメモリブロックを含む半導体記憶装置」を製造することに他ならない。
　
　また、上記バージョンは「非揮発性の前記正規データを書き込んだ結果のデータ」で特徴付けられるものである。してみれば、前記「半導体記憶装置」上に「非揮発性の前記正規データを書き込んだ結果のデータを格納した」バージョンの「８個のメモリブロックを含む半導体記憶装置」から読み出されるデータは、「格納されたバージョンのデータ」と言いうるものである。
　
　よって、相違点１ないし相違点３は、いづれも、格別なものではない。
　
（相違点４〜相違点５について）
　引用発明は「前記正規データを書き込んだ結果のデータに基づいて」チェックサムを計算するものである。
　そして、「前記正規データを書き込んだ結果のデータ」の、全部に「基づいて」チェックサムを計算するのか、一部に「基づいて」チェックサムを計算するのか、は引用文献には明示の記載はないが、前記「（２−２）引用発明」の項の「Ｂ」における「各メモリブロック８は共通のアドレスに応答して並列的に選択動作を行っており、各ブロックから１ビットずつ合計８ビットのデータが並列に出力データＯ1 〜Ｏ8 として出力される構成となっている。ＥＸＯＲ回路９は、各メモリブロック８に格納された情報をセンスアンプ２を介して読み出し、排他的論理和をとることによってチェックサムを計算するものである。」及び「５１２ＫＢ×８ｂｉｔ出力がＥＸＯＲ回路９によって５１２ＫＢ×１ｂｉｔのパリティ出力となる」の記載から、「前記正規データを書き込んだ結果のデータ」の全部に「基づいて」チェックサムを計算していると解される。
　
　しかしながら、本願出願前に頒布された刊行物である特開平０１−１３４５４９号公報には、図面とともに次の事項が記載されている。
カ．「〔産業上の利用分野〕
　本発明はプロセッサにより制御される装置に係り、特に該プロセッサの動作を指示する
プログラムデータを格納するメモリから読出されたプログラムデータに異常が無いかを自己診断するメモリデータ診断方式
　近年、半導体技術の発展に伴い、プロセッサにより制御される装置が多くなり、特に一つの機能単位で構成されるプリント板ユニット等に利用されるようになって来た。このようなプロセッサにより制御される装置では、一般にこのプロセッサの動作を指示する
プログラムデータが格納されるメモリにＲＯＭが使用
キ．「
プログラムデータの異常をチェックする場合
プログラムデータの一部又は全部の和をとってチェック用データを作成し、予め同様にして作成されＲＯＭに格納しであるチェック用データと比較する
　
　カ、キから、ＲＯＭに格納されたデータに異常が無いかどうかを診断する方法として、該ＲＯＭに格納されたデータの一部または全部に基づいてチェック用データを作成し、該作成されたチェック用データと、予め作成し保存したチェック用データとを比較することで、ＲＯＭに格納されたデータに異常が無いかどうかを診断することは、本願出願時において周知技術であった。
　
　したがって、引用発明において、「前記正規データを書き込んだ結果のデータ」の全部に「基づいて」チェックサムを計算することに代えて、該「データ」の一部に「基づいて」チェックサムを計算することは、当業者が容易に想到し得たものと認められる。
　
　また、引用発明の「チェックサムを計算する」方法は、具体的には、前記「（２−２）引用発明」の項の前記「Ｂ」の「各メモリブロック８は共通のアドレスに応答して並列的に選択動作を行っており、各ブロックから１ビットずつ合計８ビットのデータが並列に出力データＯ1 〜Ｏ8 として出力される構成となっている。ＥＸＯＲ回路９は、各メモリブロック８に格納された情報をセンスアンプ２を介して読み出し、排他的論理和をとることによってチェックサムを計算する」ことで行われる。
　したがって、引用発明において、「正規データを書き込んだ結果のデータ」の一部に「基づいて」チェックサムを計算する場合、該“正規データを書き込んだ結果のデータの一部”を「８個のメモリブロック」からそれぞれ読み出して「チェックサム算出手段を使用して」チェックサムを計算することで、該“正規データを書き込んだ結果のデータの一部”の１／８のデータ量のチェックサムを得ることは、当業者であれば適宜なし得たことである。なお、このとき、「前記８個のメモリブロックの１つに格納されたデータ」の一部がチェックサムの計算に用いられるのであるから、計算されるチェックサムの前記データ量は、「正規データを書き込んだ結果のデータ」の一部のデータである「前記８個のメモリブロックの１つに格納されたデータ」のデータ量より実質的に小さいことも明らかである。
　
　よって、相違点４及び相違点５は、いずれも、格別なものではない。
　
　
　以上のとおり、各相違点はいずれも格別のものではない。また、補正後の発明の効果も、引用発明、周知技術及び慣用手段から当業者が予測し得る範囲のものである。
　したがって、補正後の発明は、引用発明、周知技術及び慣用手段に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項に規定により、特許出願の際独立して特許を受けることができるものではない。
　
　
（２−５）審判請求人の主張に対して
　審判請求人は、審判請求の理由として、
・「請求項１８は、請求項１と同様の限定事項を含むように補正された独立請求項にかかる方法の請求項である。」（「請求項１８」は、「請求項１７」の誤記と認められる。）
・「補正後の請求項１は明記したようにチェックコードが特定のデータセットの一部より小さくなっているものである。この点は、引用文献１とは全く異なっており、引用文献１においては格納手段２１における情報ブロック２５と同じサイズとして計算される。」
と主張している。
　しかしながら、上記主張の点は、前記「（２−４）判断」の項の「（相違点４〜相違点５について）」において指摘したとおりである。
　
　また、審判請求人は、前記回答書において、
「引用文献１は「製造試験中に適用されるようになったテストモード信号に応答する」という請求項１の限定事項を何ら開示ないし示唆しておらず、当業者は、引用文献１に基づいて本発明を容易に想到し得るものとは到底言い得ないものと思料する。」
と主張している。
　しかしながら、前記「製造試験中に適用されるようになったテストモード信号に応答する」との事項は、補正後の発明の発明特定事項ではない。したがって、上記主張は特許請求の範囲の記載に基づかないものであり、これを採用することはできない。
　なお、引用文献には、段落【００２３】に、
「出力切換回路２７は、メモリの通常動作時（ＴＥＳＴ信号“Ｌ”）にメモリブロック８側を選択し、テスト時（ＴＥＳＴ信号“Ｈ”）にチェックサム用メモリブロック２４側を選択するものである。なお、通常動作時において、チェックサム用メモリブロック２４、センスアンプ２’、遅延回路１２、比較回路１０を動作させておいても問題なく、また、消費電力低減のため、センスアンプ２にＴＥＳＴ信号を入力して、ＴＥＳＴ信号“Ｌ”のとき、センスアンプ動作を停止させるようにしてもよい。」と記載されている。そして、引用文献の図２を参照すれば、引用文献の「ＴＥＳＴ信号」は、通常動作時にメモリブロック８から読み出したデータを出力させるか、テスト時に比較回路１０の判定結果を出力させるかを、制御する信号である。
　しかし、前記段落【００２３】には、「消費電力低減のため」に不要な部位の動作を停止させることが記載されている。よって、「通常動作時において、チェックサム用メモリブロック２４、センスアンプ２’、遅延回路１２、比較回路１０を動作させておいても問題なく」の記載は、通常動作時においては、不要な「チェックサム用メモリブロック２４、センスアンプ２’、遅延回路１２、比較回路１０」の動作を停止させることを示唆した記載であることは明らかである。
　してみれば、「チェックサム用メモリブロック２４、センスアンプ２’、遅延回路１２、比較回路１０」を、通常動作時は停止させテスト時は動作させること、その制御に前記「ＴＥＳＴ信号」を用いることは、当業者であれば当然になし得た事項であると認められる。
　したがって、仮に、「製造試験中に適用されるようになったテストモード信号に応答する」ことが補正後の発明の発明特定事項であったとしても、その点は格別のものではない。
　
　
（２−６）小括
　以上のとおりであるので、補正後の発明は特許出願の際独立して特許を受けることができるものではないから、本件補正は、特許法第１７条の２第５項の規定により準用する特許法第１２６条第５項の規定に適合していない。
　
　
３．むすび
　したがって、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　平成１９年５月３１日付けの手続補正は上記のとおり却下されたので、補正後の発明に対応する本願の請求項１８に係る発明（以下、「本願発明」という）は、平成１８年６月５日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１８に記載された以下のとおりのものと認める。
　
「特定のデータ・セットを格納するメモリを含む集積回路を製造するための方法であって：
　前記集積回路上に非不揮発性の特定のデータセットを格納したバージョンを有する前記集積回路を製造し；
　前記特定のデータ・セットの前記格納されたバージョンのデータに応答して、オンチップ・ロジックを使用して、チェック・コードを計算し；及び
　前記特定のデータ・セットが正しいことを知らせる信号を送信するために、前記チェック・コードと、前記特定のデータ・セットの正しいバージョンを使用して計算されたテスト・コードとを比較する段階と、
を具備する前記方法。」
　
　
２．引用発明、周知技術、慣用手段
　引用発明は、前記「第２．平成１９年５月３１日付けの手続補正についての補正却下の決定」の項中の「２．補正の適否」の項中の「(２)独立特許要件」の項における、「（２−２）引用発明」の項で認定したとおりである。
　そして、周知技術及び慣用手段は、前記「第２．平成１９年５月３１日付けの手続補正についての補正却下の決定」の項中の「２．補正の適否」の項中の「(２)独立特許要件」の項における、「（２−４）判断」の項で指摘したとおりである。
　
　
３．対比・判断
　本願発明は、
・補正後の発明の「前記特定のデータ・セットの一部の前記格納されたバージョンのデータ」の事項における、「一部の」という限定を削除し、
・補正後の発明の「前記特定のデータセットの一部より実質的に小さいチェック・コードを計算し」の事項における「前記特定のデータセットの一部より実質的に小さい」という限定を削除した、
ものである。
　
　そうすると、本願発明に前記削除された各構成を付加した補正後の発明が、前記「第２．平成１９年５月３１日付けの手続補正についての補正却下の決定」の項中の「２．補正の適否」の項中の「(２)独立特許要件」の項で検討したとおり、引用発明、周知技術及び慣用手段に基づいて容易に発明できたものであるから、本願発明も同様の理由により、容易に発明できたものである。
　
　
４．むすび
　以上のとおり、本願発明は、引用発明、周知技術及び慣用手段に基づいて当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。