【事件の表示】
　特願２０００−　１２１５６「集積回路」拒絶査定不服審判事件〔平成１２年１０月２０日出願公開、特開２０００−２９４６５６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１２年１月２０日の特許法第３６条の２第１項の規定による出願（パリ条約による優先権主張１９９９年１月２０日、米国）であって、平成１２年３月１６日に日本語に翻訳された明細書、図面及び要約書が提出されたものであって、平成１５年１２月２５日付けで拒絶査定がなされ、これに対して平成１６年４月５日に拒絶査定に対する審判請求がなされるとともに、同年４月３０日付けで手続補正がなされ、その後当審において、平成１７年４月２２日付けで審尋がなされ、その後同年１０月２５日に回答書が提出されたのものである。
　　
２．平成１６年４月３０日付けの手続補正（以下、「本件補正」という。）について
　［補正却下の決定の結論］
　平成１６年４月３０日付けの手続補正を却下する。
　［理由］
（１）本件補正の内容      　
　本件補正は、特許請求の範囲の請求項１及び６を補正するものであって、補正後の特許請求の範囲の請求項１及び請求項６（以下、「補正後請求項１」及び「補正後請求項６」という。）に係る発明は以下のとおりである。
　「【請求項１】所与の導電型を持ち、それとは逆の導電型の高電圧タブに形成された第１ソース／ドレイン領域を含む少なくとも１つのＥＥＰＲＯＭデバイスを有する集積回路において、前記ＥＥＰＲＯＭデバイスが前記高電圧タブに印加される高電圧によってフラッシュ消去され、前記集積回路はさらに前記高電圧タブに近接するように配置された周辺デバイスを含み、前記周辺デバイスは前記所与の導電型の第２のソース／ドレイン領域を有している、集積回路であって、
　前記高電圧が前記高電圧タブに印加された時に前記周辺デバイスが前記高電圧で直接バイアスされることによって破壊されることを防げるように前記所与の導電型の第２のソース／ドレイン領域は前記逆の導電性の保護タブの中に形成され、前記周辺デバイスは前記ＥＥＰＲＯＭに関連した機能を有し、前記保護タブは電気的に前記高電圧タブから絶縁され、前記高電圧より低い中間電圧レベルでバイアスされるように適合されている、集積回路。」
　「【請求項６】高電圧タブ内に、複数のコラムからなるアレイとして形成されたＥＥＰＲＯＭデバイスを有する集積回路において、前記ＥＥＰＲＯＭデバイスは前記ＥＥＰＲＯＭデバイスの対応するコラムと同じピッチで形成されたコラムアクセスデバイスに接続され、前記高電圧タブにかかる高電圧によって消去可能である、集積回路であって、
　前記コラムアクセスデバイスは所与の導電型を有するソース／ドレイン領域を含み、前記ソース／ドレイン領域は逆の導電型の保護タブの中に形成され、前記保護タブは前記逆の導電型を有する基板内に形成された、前記所与の導電型を有する別のタブ内に形成され、　
　前記高電圧が前記高電圧タブに印加された時に前記高電圧で直接バイアスされることによって前記コラムアクセスデバイスが破壊されることが無いように前記高電圧のレベルより低い中間電圧レベルに前記保護タブをバイアスするように前記保護タブ導体が接続されている集積回路。」
　
（２）補正事項の整理
　補正事項１
　補正前請求項１の「前記所与の導電型の第２のソース／ドレイン領域は前記逆の導電性の保護タブの中に形成され、前記周辺デバイスは前記ＥＥＰＲＯＭに関連した機能を有し、前記保護タブは電気的に前記高電圧タブから絶縁され、前記高電圧より低い中間電圧レベルでバイアスされるように適合されており、前記周辺デバイスが前記高電圧で直接バイアスされることによって破壊されることを防がれている」を、
　補正後請求項１の「前記高電圧が前記高電圧タブに印加された時に前記周辺デバイスが前記高電圧で直接バイアスされることによって破壊されることを防げるように前記所与の導電型の第２のソース／ドレイン領域は前記逆の導電性の保護タブの中に形成され、前記周辺デバイスは前記ＥＥＰＲＯＭに関連した機能を有し、前記保護タブは電気的に前記高電圧タブから絶縁され、前記高電圧より低い中間電圧レベルでバイアスされるように適合されている、」と補正すること。
　
　補正事項２
　補正前請求項６の「前記高電圧で直接バイアスされることによって前記コラムアクセスデバイスが破壊されることが無いように前記高電圧のレベルより低い中間電圧レベルに前記保護タブをバイアスするために前記保護タブ導体が接続されている」を、
　補正後請求項６の「前記高電圧が前記高電圧タブに印加された時に前記高電圧で直接バイアスされることによって前記コラムアクセスデバイスが破壊されることが無いように前記高電圧のレベルより低い中間電圧レベルに前記保護タブをバイアスするように前記保護タブ導体が接続されている」と補正すること。
　
（３）本件補正についての検討
（３−１）補正の目的の適否及び新規事項の追加について
　［補正事項１について］
　補正事項１は、「前記周辺デバイスが前記高電圧で直接バイアスされることによって破壊されることを防がれている」を「適合されており、」の後から、「前記所与の導電型の第２のソース／ドレイン領域は前記逆の導電性の保護タブの中に形成され」の前に移すとともに、「前記周辺デバイスが前記高電圧で直接バイアスされることによって破壊されることを防げるように」と補正すること（補正事項１−１）と、「前記高電圧より低い中間電圧レベルでバイアスされるように適合されており」を「前記高電圧より低い中間電圧レベルでバイアスされるように適合されている」と補正すること（補正事項１−２）と、補正後の「前記周辺デバイスが前記高電圧で直接バイアスされることによって破壊されることを防げるように」の前に「前記高電圧が前記高電圧タブに印加された時に」を追加すること（補正事項１−３）に区分して検討する。
　
　［補正事項１−１について］
　補正前請求項１の「前記周辺デバイスが前記高電圧で直接バイアスされることによって破壊されることを防がれている」は、補正前請求項１に係る発明の構成についての作用効果・機能を記載したものであり、また、補正後請求項１の「前記周辺デバイスが前記高電圧で直接バイアスされることによって破壊されることを防げるように」は、補正後請求項１に係る発明の目的を記載したものである。
　ここで、作用効果・機能「そのもの」又は目的「そのもの」は、請求項に係る発明の構成とは認められないから、補正事項１−１についての補正は、特許法第１７条２の第４項に規定される特許請求の範囲の減縮、誤記の訂正又は明りょうでない記載の釈明のいずれをも目的とするものではない。
　仮に、「前記周辺デバイスが前記高電圧で直接バイアスされることによって破壊されることを防がれている」を補正前請求項１に係る発明の構成であるとすると、補正後請求項１では、「前記周辺デバイスが前記高電圧で直接バイアスされることによって破壊されることを防がれている」との構成は実質的に削除されており、補正事項１−１についての補正は、特許法第１７条２の第４項に規定される特許請求の範囲の減縮、誤記の訂正又は明りょうでない記載の釈明のいずれをも目的とするものではない。
　［補正事項１−２について］
　「前記高電圧より低い中間電圧レベルでバイアスされるように適合されており」を「前記高電圧より低い中間電圧レベルでバイアスされるように適合されている」とする補正、言い換えると、「適合されており」を「適合されている」とする補正は、明りょうでない記載の釈明を目的とするものである。
　［補正事項１−３について］
　補正後請求項１の「前記周辺デバイスが前記高電圧で直接バイアスされることによって破壊されることを防げるように」の前に「前記高電圧が前記高電圧タブに印加された時に」を追加する補正は、「前記周辺デバイスが前記高電圧で直接バイアスされることによって破壊されることを防げるように」する時点を、「前記高電圧が前記高電圧タブに印加された時に」限定するものである。
　しかしながら、「前記高電圧が前記高電圧タブに印加された時に前記周辺デバイスが前記高電圧で直接バイアスされることによって破壊されることを防げるように」するという目的を達成するための構成を、補正後の請求項１に係る発明は、具体的構成として備えていないから、補正事項１−３についての補正は、特許法第１７条２の第４項の特許請求の範囲の減縮、誤記の訂正又は明りょうでない記載の釈明のいずれをも目的とするものではない。
　ここで、補正後請求項１の「前記所与の導電型の第２のソース／ドレイン領域は前記逆の導電性の保護タブの中に形成され、前記周辺デバイスは前記ＥＥＰＲＯＭに関連した機能を有し、前記保護タブは電気的に前記高電圧タブから絶縁され、前記高電圧より低い中間電圧レベルでバイアスされるように適合されている」なる構成について検討すると、「前記保護タブは電気的に前記高電圧タブから絶縁され、前記高電圧より低い中間電圧レベルでバイアスされるように適合されている」とは記載されているものの、他の構成要素に対する印加電圧の値（程度）及び構成要素相互の接続関係が記載されていないから、「前記高電圧が前記高電圧タブに印加された時に前記周辺デバイスが前記高電圧で直接バイアスされることによって破壊されることを防げる」との目的が達成できる構成が、補正後の請求項１に記載されているものとは認められない。
　以上のとおり、単に、発明の目的のみが記載され、目的を達成するための具体的構成が記載されていない補正後の請求項１についての「目的」は、単なる「目的」であって、構成とは言えず、「目的」を限定する補正は、補正前の請求項１に係る発明を減縮するものとは言えない。
　したがって、補正事項１−３についての補正は、特許法第１７条２の第４項に規定される特許請求の範囲の減縮、誤記の訂正又は明りょうでない記載の釈明のいずれをも目的とするものではない。
　
　よって、特許法第１７条の２第４項に規定される特許請求の範囲の減縮、誤記の訂正又は明りょうでない記載の釈明のいずれをも目的とするものでない補正事項１−１及び補正事項１−３を含む補正事項１についての補正は、特許法第１７条の２第４項に規定される特許請求の範囲の減縮、誤記の訂正又は明りょうでない記載の釈明のいずれをも目的とするものではない。
　
　［補正事項２について］
　補正後請求項６において、「前記高電圧が前記高電圧タブに印加された時に」を追加する補正は、「前記高電圧で直接バイアスされることによって前記コラムアクセスデバイスが破壊されることが無いように」する時点を「前記高電圧が前記高電圧タブに印加された時に」限定するものである。
　しかしながら、「前記高電圧が前記高電圧タブに印加された時に前記高電圧で直接バイアスされることによって前記コラムアクセスデバイスが破壊されることが無いように」するとの目的を達成するための構成が、補正後の請求項６には、具体的構成として記載されていないから、補正事項２についての補正は、特許法第１７条の２第４項に規定される特許請求の範囲の減縮、誤記の訂正又は明りょうでない記載の釈明のいずれをも目的とするものではない。
　ここで、補正後請求項６の「前記コラムアクセスデバイスは所与の導電型を有するソース／ドレイン領域を含み、前記ソース／ドレイン領域は逆の導電型の保護タブの中に形成され、前記保護タブは前記逆の導電型を有する基板内に形成された、前記所与の導電型を有する別のタブ内に形成され」る構成について検討すると、補正後の請求項６には、「前記ソース／ドレイン領域は逆の導電型の保護タブの中に形成され、前記保護タブは前記逆の導電型を有する基板内に形成された、前記所与の導電型を有する別のタブ内に形成され」及び「前記高電圧のレベルより低い中間電圧レベルに前記保護タブをバイアスするように前記保護タブ導体が接続されている」とは記載されているものの、他の構成要素に対する印加電圧の値（程度）及び構成要素相互の接続関係が記載されていないから、「前記高電圧が前記高電圧タブに印加された時に前記高電圧で直接バイアスされることによって前記コラムアクセスデバイスが破壊されることが無い」との目的を達成するための具体的構成が、補正後の請求項６に記載されているものとは認められない。
　以上のとおり、単に、発明の目的のみが記載され、目的を達成するための具体的な構成が十分に記載されていない補正後の請求項６についての「目的」は、単なる「目的」であって、構成とは言えず、「目的」を限定する補正は、補正前の請求項６に係る発明を減縮するものとは言えない。
　したがって、補正事項２についての補正は、特許法第１７条の２第４項に規定される特許請求の範囲の減縮、誤記の訂正又は明りょうでない記載の釈明のいずれをも目的とするものではない。
　
　ここで、仮に、補正事項１及び２についての補正が、特許法第１７条の２第４項に規定される特許請求の範囲の減縮、誤記の訂正又は明りょうでない記載の釈明のいずれかを目的とするものであるとして、独立特許要件について検討する。
　
（３−２）特許法第３６条第６項について
　［補正事項１について］
　補正後の請求項１の「前記保護タブは電気的に前記高電圧タブから絶縁され、前記高電圧より低い中間電圧レベルでバイアスされるように適合されている」は、作用・機能であって、「集積回路」の構成とは認められず、且つ、上記作用・機能を達成するための具体的な構成が補正後の請求項１には記載されていないから、補正後の請求項１に係る発明の構成は明確でない。
　したがって、補正後の請求項１に係る発明は、特許法第３６条第６項第２号に規定する要件を満たしていない。　
　［補正事項２について］
　補正後の請求項６の「前記高電圧が前記高電圧タブに印加された時に前記高電圧で直接バイアスされることによって前記コラムアクセスデバイスが破壊されることが無いように前記高電圧のレベルより低い中間電圧レベルに前記保護タブをバイアスするように前記保護タブ導体が接続されている」は、作用・機能であって、どのようにして、「前記高電圧が前記高電圧タブに印加された時に前記高電圧で直接バイアスされることによって前記コラムアクセスデバイスが破壊されることが無いように前記高電圧のレベルより低い中間電圧レベルに前記保護タブをバイアスする」かについて、補正後の請求項６には具体的構成が記載されておらず、「集積回路」の構成とは認められないから、補正後の請求項６に係る発明の構成が明確でない。
　また、「前記保護タブ導体」については、「保護タブ導体」が「前記」されていないから、「前記保護タブ導体」がどのような構成であるか明確でない。
　したがって、補正後の請求項６に係る発明は、特許法第３６条第６項第２号に規定する要件を満たしていない。
　
　よって、補正後請求項１に係る発明及び補正後請求項６に係る発明は、特許法第３６条第６項第２号に規定する要件を満たしておらず、本願の特許出願の際独立して特許を受けることができるものではない。
　
（３−３）特許法第２９条第２項について
　［補正後の請求項１について］
　補正後の請求項１に記載される「作用・機能及び目的」を構成と認定しない場合と構成として認定する場合に区分して検討する。
　（ａ）補正後の請求項１に記載される「作用・機能及び目的」を構成と認定しない場合
　補正後の請求項１に記載される「作用・機能及び目的」を構成と認定しない場合には、「前記高電圧が前記高電圧タブに印加された時に前記周辺デバイスが前記高電圧で直接バイアスされることによって破壊されることを防げるように前記所与の導電型の第２のソース／ドレイン領域は前記逆の導電性の保護タブの中に形成され、前記周辺デバイスは前記ＥＥＰＲＯＭに関連した機能を有し、前記保護タブは電気的に前記高電圧タブから絶縁され、前記高電圧より低い中間電圧レベルでバイアスされるように適合されている、」において、「前記高電圧が前記高電圧タブに印加された時に前記周辺デバイスが前記高電圧で直接バイアスされることによって破壊されることを防げるように」及び「、前記高電圧より低い中間電圧レベルでバイアスされるように適合され」は構成ではないものとして除外し、補正後の請求項１に係る発明は、以下のとおりと認定する。　
　「所与の導電型を持ち、それとは逆の導電型の高電圧タブに形成された第１ソース／ドレイン領域を含む少なくとも１つのＥＥＰＲＯＭデバイスを有する集積回路において、前記ＥＥＰＲＯＭデバイスが前記高電圧タブに印加される高電圧によってフラッシュ消去され、前記集積回路はさらに前記高電圧タブに近接するように配置された周辺デバイスを含み、前記周辺デバイスは前記所与の導電型の第２のソース／ドレイン領域を有している、集積回路であって、
　前記所与の導電型の第２のソース／ドレイン領域は前記逆の導電性の保護タブの中に形成され、前記周辺デバイスは前記ＥＥＰＲＯＭに関連した機能を有し、前記保護タブは電気的に前記高電圧タブから絶縁されている、集積回路。」（以下、「補正後発明１」という。）
　
　［刊行物に記載された発明］
　刊行物１．　特開平７−２４５３５２号公報
　本願の優先権主張日前に日本国内において頒布された特開平７−２４５３５２号公報には、図３ないし図６とともに以下の事項が記載されている。
「【請求項１】　第１導電型のシリコン基板（１４０）と、
　この第１導電型のシリコン基板（１４０）に形成された第２導電型の浅い第１ウェル（１１１）と、第２導電型の浅い第１ウェル（１１１）内に互いに一定距離を隔てて形成された第１導電型の第１ソース／ドレーン領域（１１２）と、この第１ソース／ドレーン領域（１１２）とオーバラップされて前記基板（１４０）上に形成された第１ゲート絶縁膜（１１３）及び第１ゲート電極（１１４）を有する周辺ＰＭＯＳ領域（１１０）と、
　前記第１導電型のシリコン基板（１４０）に形成された第２導電型の深い第２ウェル（１２１）と、この深い第２ウェル（１２１）内に形成された第１導電型の浅い第３ウェル（１２２）と、この浅い第３ウェル（１２２）内に互いに一定距離を隔てて形成された第２導電型の第２ソース／ドレーン領域（１２３）と、この第２ソース／ドレーン領域（１２３）とオーバラップされて前記基板（１４０）上に形成された第２ゲート絶縁膜（１１４）及び第２ゲート電極（１１５）を有する周辺ＮＭＯＳ領域（１２０）と、
　前記第１導電型のシリコン基板（１４０）に形成された第１導電型の浅い第４ウェル（１３１）と、この浅い第４ウェル（１３１）内に互いに一定距離を隔てて形成された第２導電型の第３ソース／ドレーン領域（１３２）と、この第３ソース／ドレーン領域（１３２）とオーバラップされて前記基板（１４０）上に順次形成された第３ゲート絶縁膜（１３３）、フローティングゲート（１３４）および制御ゲート（１３６）と、これらを絶縁させるための層間絶縁膜（１３５）を有するメモリセル（１３０）と、
　フラッシュ消去動作の際、前記メモリセル（１３０）の制御ゲート（１３６）に相対的に大きい負電圧を印加するための負電圧源（ＶG） と、
フラッシュ消去動作の際、前記周辺ＰＭＯＳ領域（１１０）の浅い第２ウェル（１１１）及び周辺ＮＭＯＳ領域（１２０）の深い第３ウェル（１２１）に相対的に小さい正電圧を印加するための第１正電圧源（ＶN） と、
　フラッシュ消去動作の際、前記周辺ＮＭＯＳ領域（１２０）の浅い第３ウェル（１２２）に０Ｖの基準電圧を印加するための基準電圧源（ＶR） と、
　フラッシュ消去動作の際、メモリセル（１３０）の浅い第４ウェル（１３１）に前記正電圧より小さい電圧を印加するための第２正電圧源（ＶP） と、を含むことを特徴とする３重ウェルＣＭＯＳ構造を有するフラッシュＥＥＰＲＯＭ。
【請求項２】　正電圧源（ＶG） から制御ゲート（１３６）に印加される負電圧は、０Ｖの基準電圧に対し−１８Ｖまでの範囲内であることを特徴とする請求項１記載の３重ウェルＣＭＯＳ構造を有するフラッシュＥＥＰＲＯＭ。
【請求項３】　周辺ＰＭＯＳ領域（１１０）の浅い第２ウェル（１１１）及び周辺ＮＭＯＳ領域（１２０）の深い第３ウェル（１２１）に印加される正電圧は、＋０．５Ｖから＋５．０Ｖまでの範囲内であることを特徴とする請求項１記載の３重ウェルＣＭＯＳ構造を有するフラッシュＥＥＰＲＯＭ。」（特許請求の範囲請求項１ないし３）
「【産業上の利用分野】本発明はフラッシュＥＥＰＲＯＭに関し、特に３重ウェルＣＭＯＳ・・・構造を有するフラッシュＥＥＰＲＯＭに関する。」（０００１段落）
「【００１１】以下、図３ないし図５を参照してフラッシュ技術について説明する。図３は最初のフラッシュ技術として知られているエクセル（ＥＸＣＥＬ）の特許・・・の主な図面である。・・・
【００１２】図３に示すように、消去の際、制御ゲート４６には０Ｖのゲート電圧Ｖｇが、ソースには１３ＶのソースＶｓ電圧が、ｐ導電型基板４１には０Ｖの基板電圧Ｖｓｕｂが印加される。フローティングゲート電極４５の物質としては主にポリシリコンが使用される。・・・
【００１３】図４は他のフラッシュ技術の例を示すもので、ＡＭＤ特許・・・の主な図面である。前記エクセル特許の、ソースにおける接合の降伏を防止するために、フローティングゲート５４に蓄積されたデータの消去の際、ソース５３には０．５Ｖの低いソース電圧Ｖｓを印加させ、制御ゲート５５には−１１Ｖの高い負の電圧Ｖｇを印加させる。・・・
【００１４】図５（ａ）及び図５（ｂ）は本発明の先行技術であるＮＥＣ論文・・・の主な図で、前記エクセル、ＡＭＤ特許とは異なる消去方式を取っている。即ちフローティングゲートからソースへのＦＮトンネルリングによるデータ消去方式ではないフローティングゲートからチャネル領域へのＦＮトンネルリングによりデータを消去する。　
【００１５】図５（ａ）のように、トリプルウェルＣＭＯＳ構造を有するＥＥＰＲＯＭはｐ型基板１００と、ｐ型基板１００上に形成された浅いｎ型ウェル６１と、この浅いｎ型ウェル６１内に互いに一定距離を隔てて形成されたｐ+ 型ソース／ドレーン領域６２と、このｐ+ 型ソース／ドレーン領域６２とオーバラップされてｐ型基板１００上に形成されたゲート酸化膜６３およびゲート電極６４からなる周辺ＰＭＯＳ領域６０と、ｐ型基板１００上に形成された浅いｐ型ウェル７１と、この浅いｐ型ウェル７１内に互いに一定距離を隔てて形成されたｎ+ 型ソース／ドレーン領域７２と、前記基板１００上に形成されたゲート酸化膜７３およびゲート電極７４からなる周辺ＮＭＯＳ領域７０と、ｐ型基板１００内に形成された深いｎ型ウェル８１と、深いｎ型ウェル８１内に形成された浅いｐ型ウェル８２と、この浅いｐ型ウェル８２内に互いに一定距離を隔てて形成されたｎ+ 型ソース／ドレーン領域８３と、このｎ+ 型ソース／ドレーン領域８３とオーバラップされて前記基板１００上に形成されたゲート酸化膜８４およびゲート電極８５からなる負電圧ＮＭＯＳ領域８０と、ｐ型基板１００内に形成された深いｎ型ウェル９１と、深いｎ型ウェル９１内に形成された浅いｐ型ウェル９２と、この浅いｐ型ウェル９２内に互いに一定距離を隔てて形成されたｎ型ソース／ドレーン領域９３と、このｎ+ 型ソース／ドレーン領域９３とオーバラップされて前記基板１００上に順次形成されたゲート酸化膜９４、フローティングゲート９５および制御ゲート９７と、これらを絶縁させるための層間絶縁膜９６からなるメモリセル９０と、を備える。
【００１６】このような構造のフラッシュＥＥＰＲＯＭは、図５（ｂ）に示すように、消去の際、メモリセル９０の浅いｐ型ウェル９２に＋５Ｖの電圧、制御ゲート９７に−１１Ｖ〜−１３Ｖの電圧を印加させる。メモリセル９０の浅いｐ型ウェル９２に５Ｖの電圧を印加するから、周辺ＮＭＯＳ領域７０の浅いｐ型ウェル７１をメモリセル９０の浅いｐ型ウェル９２より分離させる必要がある。したがってメモリセル９０をｐ型基板１００、深いｎ型ウェル９１及び浅いｎ型ウェル９２の３重ウェル（ｔｒｉｐｌｅ　ｗｅｌｌ）として構成した。図５（ｂ）は図５（ａ）のＥＥＰＲＯＭにおいて、消去時のメモリセル９０のバイアス状態を示したものである。」（００１１段落〜００１６段落）
「【００２１】また、制御ゲート９７に大きい負電圧を掛けるために負電荷ポンプ回路を使用する。このため、ＮＥＣ特許は負電圧用ＮＭＯＳ領域８０を周辺ＮＭＯＳ領域７０とメモリセル９０との間に形成した。したがって負電圧ＮＭＯＳ８０の浅いｐ型ウェル８２に大きい負電圧が印加される場合、周辺ＮＭＯＳ領域７０の浅いｐ型ウェル７１から浅いｐ型ウェル８２を分離させなければならないので、負電圧用ＮＭＯＳ領域８０にも３重ウェルを使用しなければならない。」（００２１段落）
「【実施例】以下、本発明の実施例を図面に基づいて詳述する。図６（ａ）は本発明の３重ウェルＣＭＯＳ構造を有するフラッシュＥＥＰＲＯＭの断面図である。本発明のフラッシュＥＥＰＲＯＭは、ＦＮトンネルリングによりフローティングゲートに蓄積された信号をチャネル領域に消去させる方式を使用し、周辺ＮＭＯＳ領域にのみ、３重ウェルＣＭＯＳ構造を使用し、メモリセルには単一のｐ型ウェルを使用した構造を有する。
【００２４】図６（ａ）に示すように、本フラッシュＥＥＰＲＯＭは、周辺ＮＭＯＳ領域１２０がｐ型基板１４０、深いｎ型ウェル１２１および浅いｐ型ウェル１２２の３重ウェル構造を有し、メモリセル１３０は浅いｐ型ウェル１３１のみを有する。
【００２５】したがって、消去動作の際、周辺ＮＭＯＳ領域１２０の深いｎ型ウェル１２１にｐ型基板１４０に印加される電圧と同じに＋５Ｖを印加することにより、周辺ＮＭＯＳ領域１２０の浅いｐ型ウェル１２２をメモリセル１３０のｐ型ウェル１３１より分離させる。即ち周辺ＰＭＯＳ領域１１０は基板１４０に形成されたｐ+ 型ソース／ドレーン領域１１２、ゲート絶縁膜１１３及びゲート電極１１４で構成される。
【００２６】周辺ＮＭＯＳ領域１２０は、基板１４０に形成されたｎ型ウェル１２１、深いｎ型ウェル１２１内に形成された浅いｐ型ウェル１２２、ｐ型ウェル１２２内に形成されたｎ+ 型ソース／ドレーン領域１２３、ゲート絶縁膜１２４及びゲート電極１２５で構成される。メモリセル１３０は、基板１４０に形成された浅いｐ型ウェル１３１、そのｐ型ウェル１３１内に形成されたｎ+ 型ソース／ドレーン領域１３２、ゲート膜１３３、フローティングゲート１３４及び制御ゲート１３６と、これらのゲート間を絶縁させるための層間絶縁膜１３５で構成される。
【００２７】このように構成されたＥＥＰＲＯＭは、消去動作の際、図６（ｂ）に示すように、メモリセル１３０に−１１Ｖ〜−１３Ｖ程の大きい負電圧を印加し、周辺ＰＭＯＳ領域１１０の浅いｎ型ウェル１１１と周辺ＮＭＯＳ領域１２０の深いｎ型ウェル１２１に＋５Ｖ程の小さい正電圧を印加し、周辺ＮＭＯＳ領域１２０の浅いｐ型ウェル１２２には０Ｖの基準電圧を印加し、メモリセル１３０の浅いｐ型ウェル１３１には前記浅いｎ型ウェル１１１および深いｎ型ウェル１２１に印加される電圧と同等か、若しくは小さい電圧を印加し、各ソース／ドレーン領域１１２，１２３，１３２はそれぞれフローティングすることにより、フローティングゲート１３４に蓄積された信号をＦＮトンネルリングによりチャネル領域に消去させる。」（００２３段落〜００２７段落）
　
　ここで、図６に記載される周辺ＮＭＯＳ領域１２０について、００２６段落に「周辺ＮＭＯＳ領域１２０は、基板１４０に形成されたｎ型ウェル１２１、深いｎ型ウェル１２１内に形成された浅いｐ型ウェル１２２、ｐ型ウェル１２２内に形成されたｎ+ 型ソース／ドレーン領域１２３、ゲート絶縁膜１２４及びゲート電極１２５で構成される。」と記載されるとともに、図６（ｂ）においても、周辺ＮＭＯＳ領域１２０が「ゲート絶縁膜１２４及びゲート電極１２５」を備えることは明らかであるから、請求項１の「第２ゲート絶縁膜（１１４）及び第２ゲート電極（１１５）を有する周辺ＮＭＯＳ領域（１２０）」は、「第２ゲート絶縁膜（１２４）及び第２ゲート電極（１２５）を有する周辺ＮＭＯＳ領域（１２０）」の誤記であることは明らかである。
　
　よって、刊行物１には、以下の発明（以下、「刊行物発明」という。）が記載されている。
「第１導電型のシリコン基板（１４０）と、
　この第１導電型のシリコン基板（１４０）に形成された第２導電型の浅い第１ウェル（１１１）と、第２導電型の浅い第１ウェル（１１１）内に互いに一定距離を隔てて形成された第１導電型の第１ソース／ドレーン領域（１１２）と、この第１ソース／ドレーン領域（１１２）とオーバラップされて前記基板（１４０）上に形成された第１ゲート絶縁膜（１１３）及び第１ゲート電極（１１４）を有するＰＭＯＳが形成された周辺ＰＭＯＳ領域（１１０）と、
　前記第１導電型のシリコン基板（１４０）に形成された第２導電型の深い第２ウェル（１２１）と、この深い第２ウェル（１２１）内に形成された第１導電型の浅い第３ウェル（１２２）と、この浅い第３ウェル（１２２）内に互いに一定距離を隔てて形成された第２導電型の第２ソース／ドレーン領域（１２３）と、この第２ソース／ドレーン領域（１２３）とオーバラップされて前記基板（１４０）上に形成された第２ゲート絶縁膜（１２４）及び第２ゲート電極（１２５）を有するＮＭＯＳが形成された周辺ＮＭＯＳ領域（１２０）と、
　前記第１導電型のシリコン基板（１４０）に形成された第１導電型の浅い第４ウェル（１３１）と、この浅い第４ウェル（１３１）内に互いに一定距離を隔てて形成された第２導電型の第３ソース／ドレーン領域（１３２）と、この第３ソース／ドレーン領域（１３２）とオーバラップされて前記基板（１４０）上に順次形成された第３ゲート絶縁膜（１３３）、フローティングゲート（１３４）および制御ゲート（１３６）と、これらを絶縁させるための層間絶縁膜（１３５）を有するメモリセル（１３０）と、
　フラッシュ消去動作の際、前記メモリセル（１３０）の制御ゲート（１３６）に相対的に大きい負電圧を印加するための負電圧源（ＶG） と、
　フラッシュ消去動作の際、前記周辺ＰＭＯＳ領域（１１０）の浅い第２ウェル（１１１）及び周辺ＮＭＯＳ領域（１２０）の深い第３ウェル（１２１）に相対的に小さい正電圧を印加するための第１正電圧源（ＶN） と、
　フラッシュ消去動作の際、前記周辺ＮＭＯＳ領域（１２０）の浅い第３ウェル（１２２）に０Ｖの基準電圧を印加するための基準電圧源（ＶR） と、
　フラッシュ消去動作の際、メモリセル（１３０）の浅い第４ウェル（１３１）に前記正電圧より小さい電圧を印加するための第２正電圧源（ＶP） と、を含むことを特徴とする３重ウェルＣＭＯＳ構造を有するフラッシュＥＥＰＲＯＭ。」
　
　ここで、補正後発明１と刊行物発明とを対比・判断する。
（ａ）刊行物発明は「フラッシュＥＥＰＲＯＭ」に関するものであるから、刊行物発明の「メモリセル」は、補正後発明１の「ＥＥＰＲＯＭデバイス」に相当する。
（ｂ）刊行物発明の「メモリセル」は「第１導電型」の「第４ウエル（１３１）」内に形成された「第２導電型の第３ソース／ドレイン領域（１３２）」を備えており、半導体分野において「ウエル」と「タブ」は同義で用いられる技術用語であることは従来周知であるから、刊行物発明の「第１導電型」の「第４ウエル（１３１）」及び「第２導電型の第３ソース／ドレイン領域（１３２）」は、補正後発明１の「それとは逆の導電型」の「タブ」及び「所与の導電型」の「第１ソース／ドレイン領域」に相当し、結局、刊行物発明の「第１導電型」及び「第２導電型」は、それぞれ、補正後発明１の「逆の導電型」及び「所与の導電型」に相当する。
（ｃ）「フラッシュＥＥＰＲＯＭ」も「集積回路」であるから、刊行物発明の「フラッシュＥＥＰＲＯＭ」は、補正後発明１の「ＥＥＰＲＯＭデバイスを有する集積回路」に相当する。
（ｄ）刊行物発明において、周辺回路ＮＭＯＳ領域にはＮＭＯＳがメモリセルに近接して形成されることは明らかであるから、刊行物発明の「ＮＭＯＳ」及び「第２導電型の第２ソース／ドレーン領域（１２３）」は、補正後発明１の「周辺デバイス」及び「前記所与の導電型の第２のソース／ドレイン領域」に相当する。
（ｅ）刊行物発明において、「第１導電型の浅い第３ウェル（１２２）」「内に互いに一定距離を隔てて形成された第２導電型の第２ソース／ドレーン領域（１２３）」が形成されているので、刊行物発明の「第１導電型」の「第３ウェル（１２２）」は、補正後発明１の「前記逆の導電性の保護タブ」に相当する。
（ｆ）刊行物発明において、周辺回路ＮＭＯＳ領域に形成される「ＮＭＯＳ」がＥＥＰＲＯＭのメモリセルに関連した「回路」であることは明らかであるから、刊行物発明の周辺回路ＮＭＯＳ領域に形成される「ＮＭＯＳ」は、補正後発明１の「周辺デバイス」と同様に、「ＥＰＲＯＭに関連した機能を有」することは明らかである。
（ｇ）刊行物発明において、第３ウエル（１２２）は、「前記第１導電型のシリコン基板（１４０）に形成された第２導電型の深い第２ウェル（１２１）」により、「第１導電型の浅い第４ウェル（１３１）」と電気的に絶縁されていることは明らかであるから、刊行物発明は、補正後発明１の「前記保護タブは電気的に前記高電圧タブから絶縁されている」ことに相当する構成を実質的に備えている。
（ｈ）刊行物発明において、「フラッシュ消去動作の際、メモリセル（１３０）の浅い第４ウェル（１３１）に前記正電圧より小さい電圧を印加するための第２正電圧源（ＶP）」を備えているから、刊行物発明は、補正後発明１の「前記ＥＥＰＲＯＭデバイスが前記」「電圧タブに印加される」「電圧によってフラッシュ消去され」ていることに相当する構成を実質的に備えていることは明らかである。
　
　したがって、補正後発明１と刊行物発明とは、
　「所与の導電型を持ち、それとは逆の導電型の電圧タブに形成された第１ソース／ドレイン領域を含む少なくとも１つのＥＥＰＲＯＭデバイスを有する集積回路において、前記ＥＥＰＲＯＭデバイスが前記電圧タブに印加される電圧によってフラッシュ消去され、前記集積回路はさらに前記電圧タブに近接するように配置された周辺デバイスを含み、前記周辺デバイスは前記所与の導電型の第２のソース／ドレイン領域を有している、集積回路であって、
　前記所与の導電型の第２のソース／ドレイン領域は前記逆の導電性の保護タブの中に形成され、前記周辺デバイスは前記ＥＥＰＲＯＭに関連した機能を有し、前記保護タブは電気的に前記電圧タブから絶縁されている、集積回路。」で一致し、以下の点で相違する。
　
　相違点１
　補正後発明１が、「所与の導電型を持ち、それとは逆の導電型の高電圧タブに形成された第１ソース／ドレイン領域を含む少なくとも１つのＥＥＰＲＯＭデバイスを有する集積回路において」、「前記集積回路はさらに前記高電圧タブに近接するように配置された周辺デバイスを含み、前記周辺デバイスは前記所与の導電型の第２のソース／ドレイン領域を有している、集積回路」であって、「前記保護タブは電気的に前記高電圧タブから絶縁されている」のに対して、
　刊行物発明は、「第１導電型のシリコン基板（１４０）」と「前記第１導電型のシリコン基板（１４０）に形成された第２導電型の深い第２ウェル（１２１）と、この深い第２ウェル（１２１）内に形成された第１導電型の浅い第３ウェル（１２２）と、この浅い第３ウェル（１２２）内に互いに一定距離を隔てて形成された第２導電型の第２ソース／ドレーン領域（１２３）と、この第２ソース／ドレーン領域（１２３）とオーバラップされて前記基板（１４０）上に形成された第２ゲート絶縁膜（１２４）及び第２ゲート電極（１２５）を有するＮＭＯＳが形成された周辺ＮＭＯＳ領域（１２０）と、
　前記第１導電型のシリコン基板（１４０）に形成された第１導電型の浅い第４ウェル（１３１）と、この浅い第４ウェル（１３１）内に互いに一定距離を隔てて形成された第２導電型の第３ソース／ドレーン領域（１３２）と、この第３ソース／ドレーン領域（１３２）とオーバラップされて前記基板（１４０）上に順次形成された第３ゲート絶縁膜（１３３）、フローティングゲート（１３４）および制御ゲート（１３６）と、これらを絶縁させるための層間絶縁膜（１３５）を有するメモリセル（１３０）と」を備えている点。　
　相違点２
　補正後発明１が、「前記ＥＥＰＲＯＭデバイスが前記高電圧タブに印加される高電圧によってフラッシュ消去され」るのに対して、
　刊行物発明は、「フラッシュ消去動作の際、前記メモリセル（１３０）の制御ゲート（１３６）に相対的に大きい負電圧を印加するための負電圧源（ＶG） と、
　フラッシュ消去動作の際、前記周辺ＰＭＯＳ領域（１１０）の浅い第２ウェル（１１１）及び周辺ＮＭＯＳ領域（１２０）の深い第３ウェル（１２１）に相対的に小さい正電圧を印加するための第１正電圧源（ＶN） と、
　フラッシュ消去動作の際、前記周辺ＮＭＯＳ領域（１２０）の浅い第３ウェル（１２２）に０Ｖの基準電圧を印加するための基準電圧源（ＶR） と、
　フラッシュ消去動作の際、メモリセル（１３０）の浅い第４ウェル（１３１）に前記正電圧より小さい電圧を印加するための第２正電圧源（ＶP） と」を備えた点。　
　相違点３
　刊行物発明が、「この第１導電型のシリコン基板（１４０）に形成された第２導電型の浅い第１ウェル（１１１）と、第２導電型の浅い第１ウェル（１１１）内に互いに一定距離を隔てて形成された第１導電型の第１ソース／ドレーン領域（１１２）と、この第１ソース／ドレーン領域（１１２）とオーバラップされて前記基板（１４０）上に形成された第１ゲート絶縁膜（１１３）及び第１ゲート電極（１１４）を有するＰＭＯＳが形成された周辺ＰＭＯＳ領域（１１０）と」を備え、「３重ウェルＣＭＯＳ構造を有する」ものであるのに対して、補正後発明１は、上記構成を備えているか否か明らかでない点。
　
　以下、各相違点について検討する。
　［相違点１について］
　相違点１については、補正後発明１は、「所与の導電型を持ち、それとは逆の導電型の高電圧タブに形成された第１ソース／ドレイン領域を含む少なくとも１つのＥＥＰＲＯＭデバイス」を備えているのに対して、刊行物発明は、「前記第１導電型のシリコン基板（１４０）に形成された第１導電型の浅い第４ウェル（１３１）と、この浅い第４ウェル（１３１）内に互いに一定距離を隔てて形成された第２導電型の第３ソース／ドレーン領域（１３２）と、この第３ソース／ドレーン領域（１３２）とオーバラップされて前記基板（１４０）上に順次形成された第３ゲート絶縁膜（１３３）、フローティングゲート（１３４）および制御ゲート（１３６）と、これらを絶縁させるための層間絶縁膜（１３５）を有するメモリセル（１３０）」を備えている点（相違点１−１）と、補正後発明１は、「前記集積回路はさらに前記高電圧タブに近接するように配置された周辺デバイスを含み、前記周辺デバイスは前記所与の導電型の第２のソース／ドレイン領域を有している」のに対して、刊行物発明は、「第１導電型のシリコン基板（１４０）」と「前記第１導電型のシリコン基板（１４０）に形成された第２導電型の深い第２ウェル（１２１）と、この深い第２ウェル（１２１）内に形成された第１導電型の浅い第３ウェル（１２２）と、この浅い第３ウェル（１２２）内に互いに一定距離を隔てて形成された第２導電型の第２ソース／ドレーン領域（１２３）と、この第２ソース／ドレーン領域（１２３）とオーバラップされて前記基板（１４０）上に形成された第２ゲート絶縁膜（１２４）及び第２ゲート電極（１２５）を有するＮＭＯＳが形成された周辺ＮＭＯＳ領域（１２０）」を備えている点（相違点１−２）と、補正後発明１は、「前記保護タブは電気的に前記高電圧タブから絶縁されている」のに対して、刊行物発明は、前記構成を備えているか否か明らかでない点（相違点１−３）に区分して検討する。　
　［相違点１−１について］
　補正後発明１は、ＥＥＰＲＯＭデバイスが「第１ソース／ドレイン領域」を備えており、ＥＥＰＲＯＭデバイスは、一般的に、ゲート絶縁膜、フローティングゲート及び制御ゲートを備えていることは明らかである。
　したがって、相違点１−１は、実質的でない。　
　［相違点１−２について］
　補正後発明１は、周辺デバイスを備え、「前記周辺デバイスは前記所与の導電型の第２のソース／ドレイン領域」を備えているから、周辺デバイスはＭＯＳＦＥＴであることは当業者に明らかであって、ＭＯＳＦＥＴであれば、ゲート絶縁膜及びゲート電極を備えることは明らかである。
　また、刊行物発明の「シリコン基板（１４０）に形成された第２導電型の深い第２ウェル（１２１）」については、［相違点１−３について］において、追って検討し、前記「第２ウェル（１２１）」以外の点については、上記（ｅ）及び上記（ｇ）をも参照すると、相違点１−２は、実質的でない。　
  ［相違点１−３について］
　補正後発明１は、「所与の導電型を持ち、それとは逆の導電型の高電圧タブに形成された第１ソース／ドレイン領域を含む少なくとも１つのＥＥＰＲＯＭデバイス」を備えている、言い換えると、ＥＥＰＲＯＭデバイスが形成される「タブ」が「高電圧タブ」であるが、刊行物発明においては、上記構成を備えているか否か明らかでない。
　しかしながら、「高電圧タブ」の「高電圧」がどの程度であるかについて、補正後発明１には、「前記ＥＥＰＲＯＭデバイスが前記高電圧タブに印加される高電圧によってフラッシュ消去され」るとの記載以外には、何ら記載がなく、さらに、フラッシュ消去するために、ＥＥＰＲＯＭデバイスが形成された「タブ」に印加する電圧については、制御ゲートに印加される電圧と比較してどの程度の印加電圧が必要かは、例えば、刊行物１の００１２段落、００１３段落及び００２７段落に記載されるように、当業者にとって明らかであるから、補正後発明１の「前記ＥＥＰＲＯＭデバイスが前記高電圧タブに印加される高電圧によってフラッシュ消去され」る程度に、刊行物発明において、刊行物発明の制御ゲートに印加する電圧との電圧差を考慮して、補正後発明１の「前記逆の導電性の保護タブ」に相当する刊行物発明の「第１導電型」の「第３ウェル（１２２）」に印加する電圧を設定することは、当業者が何ら困難性なくなしえたものである。
　また、刊行物発明が「シリコン基板（１４０）に形成された第２導電型の深い第２ウェル（１２１）」を備える点については、上記（ｇ）で検討したとおり、刊行物発明において、第３ウエル（１２２）は、「前記第１導電型のシリコン基板（１４０）に形成された第２導電型の深い第２ウェル（１２１）」により、「第１導電型の浅い第４ウェル（１３１）」と電気的に絶縁されていることは明らかであるから、刊行物発明は、補正後発明１の「前記保護タブは電気的に前記高電圧タブから絶縁されている」ことに相当する構成を実質的に備えている。
　
　したがって、相違点１については、刊行物１に記載された発明に基づいて、当業者が何ら困難性なくなし得たものである。
　
　［相違点２について］
（ａ）ＥＥＰＲＯＭの消去において、制御ゲート電極とソースとの間、又は制御ゲート電極とソース及びドレインが形成されたウエルとの間にそれぞれ印加される電圧の「差」の値が所定の値以上であれば、フラッシュ消去ができることは、半導体メモリの分野において十分に知られた技術的事項である。
（ｂ）また、刊行物１にも、「図３に示すように、消去の際、制御ゲート４６には０Ｖのゲート電圧Ｖｇが、ソースには１３ＶのソースＶｓ電圧が、ｐ導電型基板４１には０Ｖの基板電圧Ｖｓｕｂが印加される。・・・図４は他のフラッシュ技術の例を示すもので・・・ある。前記エクセル特許の、ソースにおける接合の降伏を防止するために、フローティングゲート５４に蓄積されたデータの消去の際、ソース５３には０．５Ｖの低いソース電圧Ｖｓを印加させ、制御ゲート５５には−１１Ｖの高い負の電圧Ｖｇを印加させる。」（００１２段落及び００１３段落）と記載されているように、制御ゲートに印加する負電圧が高ければ（絶対値が大きければ）、ソースに印加することが必要な正電圧は低くなり、逆に、制御ゲートに印加する負電圧が低ければ（絶対値が小さければ）、ソースに印加することが必要な正電圧は高くなることは明らかである。
（ｃ）ここで、刊行物発明においては、「フラッシュ消去動作の際、前記メモリセル（１３０）の制御ゲート（１３６）に相対的に大きい負電圧を」「負電圧源（ＶG）」により「印加」し、「前記周辺ＰＭＯＳ領域（１１０）の浅い第２ウェル（１１１）及び周辺ＮＭＯＳ領域（１２０）の深い第３ウェル（１２１）に相対的に小さい正電圧を」「第１正電圧源（ＶN）」から「印加」し、「前記周辺ＮＭＯＳ領域（１２０）の浅い第３ウェル（１２２）に０Ｖの基準電圧を」「基準電圧源（ＶR）」により「印加」し、「メモリセル（１３０）の浅い第４ウェル（１３１）に前記正電圧より小さい電圧を」「第２正電圧源（ＶP）」により「印加」している、言い換えると、「フラッシュ消去動作の際、前記メモリセル（１３０）の制御ゲート（１３６）に相対的に大きい負電圧を」「印加」し、「前記周辺ＮＭＯＳ領域（１２０）の浅い第３ウェル（１２２）に０Ｖの基準電圧を」「印加」し、「メモリセル（１３０）の浅い第４ウェル（１３１）に」「相対的に小さい正電圧」「より小さい電圧を」「印加」している。
（ｄ）刊行物発明の「相対的に大きい負電圧」、「０Ｖの基準電圧」及び「相対的に小さい正電圧」「より小さい電圧」は、それぞれ、相対的な電圧値の大小に過ぎず、実際にどの程度の電圧値であるかは明確でないものの、上記（ａ）及び（ｂ）で検討したように、フラシュ消去するために必要な電圧は、制御ゲートに印加する電圧と（メモリセルが形成された）第４ウェル（１３１）に印加する電圧との「差」であるから、制御ゲートに印加する負電圧を増加（絶対値を大きく）又は減少（絶対値を小さく）させることに対応して、第４ウェル（１３１）に印加する正電圧も減少又は増加することが必要であることは、当業者に明らかであって、そのための手段として制御ゲートに印加する電圧を必要に応じて増加又は減少させることも従来周知の技術的事項である。
（ｅ）したがって、刊行物発明において、メモリセルの制御ゲートに印加する負電圧を減少させるとともに、メモリセルの第４ウェルに印加する正電圧を増加させることは、当業者が必要に応じて適宜なしえるものであって、補正後発明１の如く、「前記ＥＥＰＲＯＭデバイス」の形成された「タブ」に「高電圧」を印加して「フラッシュ消去」することは、当業者が刊行物に記載される発明に基づいて容易になし得たものである。
　
　［相違点３について］
　刊行物発明においては、周辺ＰＭＯＳ領域に形成するＰＭＯＳと、周辺ＮＭＯＳ領域に形成するＮＭＯＳとにより、相補型ＭＯＳ（ＣＭＯＳ）が形成され、ＥＥＰＲＯＭの周辺回路として相補型ＭＯＳを用いるのは一般的であるが、仮に、相補型ＭＯＳとすることが必要でなければ、周辺ＰＭＯＳ領域に形成するＰＭＯＳを備えないもの、即ち、周辺ＮＭＯＳ領域に形成されるＮＭＯＳのみにより周辺回路を形成することは、当業者が必要に応じて適宜なしえる程度の事項に過ぎない。　
　また、刊行物発明において、「３重ウェルＣＭＯＳ構造を有する」点は、実質的に、周辺ＰＭＯＳ領域に形成するＰＭＯＳを備えるとともに「前記第１導電型のシリコン基板（１４０）に形成された第２導電型の深い第２ウェル（１２１）と、この深い第２ウェル（１２１）内に形成された第１導電型の浅い第３ウェル（１２２）」を備えたことを意味し、前者の「周辺ＰＭＯＳ領域に形成するＰＭＯＳ」は先に検討したとおりであり、また、後者は、補正後発明１の「前記保護タブは電気的に前記高電圧タブから絶縁され」との構成を具体的に「ウェル（タブ）」として追加することにより実現したものであるから、この点において、両者は実質的に相違しない。
　
　したがって、補正後請求項１に係る発明は、刊行物１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　（ｂ）補正後の請求項１に記載される「作用・機能及び目的」を構成と認定する場合
　補正後請求項１に係る発明は、以下のとおりである。
「所与の導電型を持ち、それとは逆の導電型の高電圧タブに形成された第１ソース／ドレイン領域を含む少なくとも１つのＥＥＰＲＯＭデバイスを有する集積回路において、前記ＥＥＰＲＯＭデバイスが前記高電圧タブに印加される高電圧によってフラッシュ消去され、前記集積回路はさらに前記高電圧タブに近接するように配置された周辺デバイスを含み、前記周辺デバイスは前記所与の導電型の第２のソース／ドレイン領域を有している、集積回路であって、
　前記高電圧が前記高電圧タブに印加された時に前記周辺デバイスが前記高電圧で直接バイアスされることによって破壊されることを防げるように前記所与の導電型の第２のソース／ドレイン領域は前記逆の導電性の保護タブの中に形成され、前記周辺デバイスは前記ＥＥＰＲＯＭに関連した機能を有し、前記保護タブは電気的に前記高電圧タブから絶縁され、前記高電圧より低い中間電圧レベルでバイアスされるように適合されている、集積回路。」（以下、「補正後発明２」という。）
　
　　ここで、補正後発明２と刊行物発明とを対比・判断する。
（ａ）刊行物発明は「フラッシュＥＥＰＲＯＭ」に関するものであるから、刊行物発明の「メモリセル」は、補正後発明２の「ＥＥＰＲＯＭデバイス」に相当する。
（ｂ）刊行物発明の「メモリセル」は「第１導電型」の「第４ウエル（１３１）」内に形成された「第２導電型の第３ソース／ドレイン領域（１３２）」を備えており、半導体分野において「ウエル」と「タブ」は同義で用いられる技術用語であることは従来周知であるから、刊行物発明の「第１導電型」の「第４ウエル（１３１）」及び「第２導電型の第３ソース／ドレイン領域（１３２）」は、補正後発明２の「それとは逆の導電型」の「タブ」及び「所与の導電型」の「第１ソース／ドレイン領域」に相当し、結局、刊行物発明の「第１導電型」及び「第２導電型」は、それぞれ、補正後発明２の「逆の導電型」及び「所与の導電型」に相当する。
（ｃ）「フラッシュＥＥＰＲＯＭ」も「集積回路」であるから、刊行物発明の「フラッシュＥＥＰＲＯＭ」は、補正後発明２の「ＥＥＰＲＯＭデバイスを有する集積回路」に相当する。
（ｄ）刊行物発明において、周辺回路ＮＭＯＳ領域にはＮＭＯＳがメモリセルに近接して形成されることは明らかであるから、刊行物発明の「ＮＭＯＳ」及び「第２導電型の第２ソース／ドレーン領域（１２３）」は、補正後発明２の「周辺デバイス」及び「前記所与の導電型の第２のソース／ドレイン領域」に相当する。
（ｅ）刊行物発明において、「第１導電型の浅い第３ウェル（１２２）」「内に互いに一定距離を隔てて形成された第２導電型の第２ソース／ドレーン領域（１２３）」が形成されているので、刊行物発明の「第１導電型」の「第３ウェル（１２２）」は、補正後発明２の「前記逆の導電性の保護タブ」に相当する。
（ｆ）刊行物発明において、周辺回路ＮＭＯＳ領域に形成される「ＮＭＯＳ」がＥＥＰＲＯＭのメモリセルに関連した「回路」であることは明らかであるから、刊行物発明の周辺回路ＮＭＯＳ領域に形成される「ＮＭＯＳ」は、補正後発明２の「周辺デバイス」と同様に、「ＥＰＲＯＭに関連した機能を有」することは明らかである。
（ｇ）刊行物発明において、第３ウエル（１２２）は、「前記第１導電型のシリコン基板（１４０）に形成された第２導電型の深い第２ウェル（１２１）」により、「第１導電型の浅い第４ウェル（１３１）」と電気的に絶縁されていることは明らかであるから、刊行物発明は、補正後発明２の「前記保護タブは電気的に前記高電圧タブから絶縁されている」ことに相当する構成を実質的に備えている。
（ｈ）刊行物発明において、「フラッシュ消去動作の際、メモリセル（１３０）の浅い第４ウェル（１３１）に前記正電圧より小さい電圧を印加するための第２正電圧源（ＶP）」を備えているから、刊行物発明は、補正後発明２の「前記ＥＥＰＲＯＭデバイスが前記」「電圧タブに印加される」「電圧によってフラッシュ消去され」ていることに相当する構成を実質的に備えていることは明らかである。
　
　したがって、補正後発明２と刊行物発明とは、
「所与の導電型を持ち、それとは逆の導電型の電圧タブに形成された第１ソース／ドレイン領域を含む少なくとも１つのＥＥＰＲＯＭデバイスを有する集積回路において、前記ＥＥＰＲＯＭデバイスが前記電圧タブに印加される電圧によってフラッシュ消去され、前記集積回路はさらに前記電圧タブに近接するように配置された周辺デバイスを含み、前記周辺デバイスは前記所与の導電型の第２のソース／ドレイン領域を有している、集積回路であって、
　前記所与の導電型の第２のソース／ドレイン領域は前記逆の導電性の保護タブの中に形成され、前記周辺デバイスは前記ＥＥＰＲＯＭに関連した機能を有し、前記保護タブは電気的に前記電圧タブから絶縁されている、集積回路。」で一致し、以下の点で相違する。
　
　相違点１
　補正後発明２が、「所与の導電型を持ち、それとは逆の導電型の高電圧タブに形成された第１ソース／ドレイン領域を含む少なくとも１つのＥＥＰＲＯＭデバイスを有する集積回路において」、「前記集積回路はさらに前記高電圧タブに近接するように配置された周辺デバイスを含み、前記周辺デバイスは前記所与の導電型の第２のソース／ドレイン領域を有している、集積回路」であって、「前記保護タブは電気的に前記高電圧タブから絶縁されている」のに対して、
　刊行物発明は、「第１導電型のシリコン基板（１４０）」と「前記第１導電型のシリコン基板（１４０）に形成された第２導電型の深い第２ウェル（１２１）と、この深い第２ウェル（１２１）内に形成された第１導電型の浅い第３ウェル（１２２）と、この浅い第３ウェル（１２２）内に互いに一定距離を隔てて形成された第２導電型の第２ソース／ドレーン領域（１２３）と、この第２ソース／ドレーン領域（１２３）とオーバラップされて前記基板（１４０）上に形成された第２ゲート絶縁膜（１２４）及び第２ゲート電極（１２５）を有するＮＭＯＳが形成された周辺ＮＭＯＳ領域（１２０）と、
　前記第１導電型のシリコン基板（１４０）に形成された第１導電型の浅い第４ウェル（１３１）と、この浅い第４ウェル（１３１）内に互いに一定距離を隔てて形成された第２導電型の第３ソース／ドレーン領域（１３２）と、この第３ソース／ドレーン領域（１３２）とオーバラップされて前記基板（１４０）上に順次形成された第３ゲート絶縁膜（１３３）、フローティングゲート（１３４）および制御ゲート（１３６）と、これらを絶縁させるための層間絶縁膜（１３５）を有するメモリセル（１３０）と」を備えている点。　
　相違点２
　補正後発明２が、「前記ＥＥＰＲＯＭデバイスが前記高電圧タブに印加される高電圧によってフラッシュ消去され」、「前記高電圧が前記高電圧タブに印加された時に前記周辺デバイスが前記高電圧で直接バイアスされることによって破壊されることを防げるように前記所与の導電型の第２のソース／ドレイン領域は前記逆の導電性の保護タブの中に形成され、前記周辺デバイスは前記ＥＥＰＲＯＭに関連した機能を有し、前記保護タブは電気的に前記高電圧タブから絶縁され、前記高電圧より低い中間電圧レベルでバイアスされるように適合されている」のに対して、
　刊行物発明は、「フラッシュ消去動作の際、前記メモリセル（１３０）の制御ゲート（１３６）に相対的に大きい負電圧を印加するための負電圧源（ＶG） と、
　フラッシュ消去動作の際、前記周辺ＰＭＯＳ領域（１１０）の浅い第２ウェル（１１１）及び周辺ＮＭＯＳ領域（１２０）の深い第３ウェル（１２１）に相対的に小さい正電圧を印加するための第１正電圧源（ＶN） と、
　フラッシュ消去動作の際、前記周辺ＮＭＯＳ領域（１２０）の浅い第３ウェル（１２２）に０Ｖの基準電圧を印加するための基準電圧源（ＶR） と、
　フラッシュ消去動作の際、メモリセル（１３０）の浅い第４ウェル（１３１）に前記正電圧より小さい電圧を印加するための第２正電圧源（ＶP） と」を備えた点。
　相違点３
　刊行物発明が、「この第１導電型のシリコン基板（１４０）に形成された第２導電型の浅い第１ウェル（１１１）と、第２導電型の浅い第１ウェル（１１１）内に互いに一定距離を隔てて形成された第１導電型の第１ソース／ドレーン領域（１１２）と、この第１ソース／ドレーン領域（１１２）とオーバラップされて前記基板（１４０）上に形成された第１ゲート絶縁膜（１１３）及び第１ゲート電極（１１４）を有するＰＭＯＳが形成された周辺ＰＭＯＳ領域（１１０）と」を備え、「３重ウェルＣＭＯＳ構造を有する」ものであるのに対して、補正後発明１は、上記構成を備えているか否か明らかでない点。
　
　以下、各相違点について検討する。
　［相違点１について］
　「（３−３）特許法第２９条第２項について」（ａ）の［相違点１について］において検討したとおりである。ただし、「補正後発明１」は「補正後発明２」と読み替えるものとする。　
　
　［相違点２について］
（ａ）補正後発明２の「前記高電圧が前記高電圧タブに印加された時に前記周辺デバイスが前記高電圧で直接バイアスされることによって破壊されることを防げるように」は、目的であって構成でなく、また、「前記高電圧が前記高電圧タブに印加された時に」なぜ、「前記周辺デバイスが前記高電圧で直接バイアスされる」のか不明であり、さらに、補正後発明２は、「前記高電圧が前記高電圧タブに印加された時に前記周辺デバイスが前記高電圧で直接バイアス」するための具体的構成を備えていない。
（ｂ）ＥＥＰＲＯＭの消去において、制御ゲート電極とソースとの間、又は制御ゲート電極とソース及びドレインが形成されたウエルとの間にそれぞれ印加される電圧の「差」の値が所定の値以上であれば、フラッシュ消去ができることは、半導体メモリの分野において十分に知られた技術的事項である。
（ｃ）また、刊行物１にも、「図３に示すように、消去の際、制御ゲート４６には０Ｖのゲート電圧Ｖｇが、ソースには１３ＶのソースＶｓ電圧が、ｐ導電型基板４１には０Ｖの基板電圧Ｖｓｕｂが印加される。・・・図４は他のフラッシュ技術の例を示すもので・・・ある。前記エクセル特許の、ソースにおける接合の降伏を防止するために、フローティングゲート５４に蓄積されたデータの消去の際、ソース５３には０．５Ｖの低いソース電圧Ｖｓを印加させ、制御ゲート５５には−１１Ｖの高い負の電圧Ｖｇを印加させる。」（００１２段落及び００１３段落）と記載されているように、制御ゲートに印加する負電圧が高ければ（絶対値が大きければ）、ソースに印加される正電圧は低くなり、逆に、制御ゲートに印加する電圧が低ければ（絶対値が小さければ）、ソースに印加する正電圧は高くなることは明らかである。
（ｄ）ここで、刊行物発明においては、「フラッシュ消去動作の際、前記メモリセル（１３０）の制御ゲート（１３６）に相対的に大きい負電圧を」「負電圧源（ＶG）」により「印加」し、「前記周辺ＰＭＯＳ領域（１１０）の浅い第２ウェル（１１１）及び周辺ＮＭＯＳ領域（１２０）の深い第３ウェル（１２１）に相対的に小さい正電圧を」「第１正電圧源（ＶN）」から「印加」し、「前記周辺ＮＭＯＳ領域（１２０）の浅い第３ウェル（１２２）に０Ｖの基準電圧を」「基準電圧源（ＶR）」により「印加」し、「メモリセル（１３０）の浅い第４ウェル（１３１）に前記正電圧より小さい電圧を」「第２正電圧源（ＶP）」により「印加」している、言い換えると、「フラッシュ消去動作の際、前記メモリセル（１３０）の制御ゲート（１３６）に相対的に大きい負電圧を」「印加」し、「前記周辺ＮＭＯＳ領域（１２０）の浅い第３ウェル（１２２）に０Ｖの基準電圧を」「印加」し、「メモリセル（１３０）の浅い第４ウェル（１３１）に」「相対的に小さい正電圧」「より小さい電圧を」「印加」している。
（ｅ）刊行物発明の「相対的に大きい負電圧」、「０Ｖの基準電圧」及び「相対的に小さい正電圧」「より小さい電圧」は、それぞれ、相対的な電圧値の大小に過ぎず、実際にどの程度の電圧値であるかは明確でないものの、上記（ｂ）及び（ｃ）で検討したように、フラシュ消去するために必要な電圧は、制御ゲートに印加する電圧と（メモリセルが形成された）第４ウェル（１３１）に印加する電圧との「差」であるから、制御ゲートに印加する負電圧を増加（絶対値を大きく）又は減少（絶対値を小さく）させることに対応して、第４ウェル（１３１）に印加する正電圧も減少又は増加することが必要であることは、当業者に明らかであって、そのための手段として制御ゲートに印加する電圧を必要に応じて増加又は減少させることも従来周知の技術的事項である。
（ｆ）したがって、刊行物発明において、メモリセルの制御ゲートに印加する負電圧を減少させ、それに応じて、メモリセルの第４ウェルに印加する正電圧を増加させるとともに、ＮＭＯＳ領域の第３ウェルに印加する電圧を増加させることは、上記（ｂ）及び（ｃ）を参照すると当業者が容易になし得たものであって、結果として、第３ウェルに印加する電圧は、第４ウェルに印加する電圧と比較すると中間レベルの電圧であることは明らかである。
（ｇ）よって、仮に、補正後発明２において、「前記高電圧より低い中間電圧レベルでバイアスされるように適合されている」が、「前記周辺デバイス」の「第２のソース／ドレイン領域は前記逆の導電性の保護タブの中に形成され」、「保護タブ」に「前記高電圧より低い中間電圧レベルでバイアス」されることを意味するとしても、刊行物発明において、「フラッシュ消去動作の際」、第３ウェルに印加する電圧を第４ウェルに印加する電圧と比較して実質的に中間レベルの電圧とすることは、当業者が容易になし得たものであるから、補正後発明２の如く、「前記ＥＥＰＲＯＭデバイス」の形成された「タブ」に「高電圧」を印加して「フラッシュ消去」する際に、「前記高電圧より低い中間電圧レベルでバイアスされるように」することは、当業者が刊行物に記載される発明に基づいて容易になし得たものである。　
　
　［相違点３について］
　「（３−３）特許法第２９条第２項について」（ａ）の［相違点３について］において検討したとおりである。ただし、「補正後発明１」は「補正後発明２」と読み替えるものとする。　
　
　したがって、補正後請求項１に係る発明は、刊行物１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、上記（ａ）及び（ｂ）のいずれの場合においても、補正後請求項１に係る発明は、刊行物１に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができず、その特許出願の際独立して特許を受けることができるものではない。
　　
（３−４）むすび
　したがって、補正事項１及び２についての補正は、特許法第１７条の２第４項に規定される特許請求の範囲の減縮、誤記の訂正又は明りょうでない記載の釈明のいずれをも目的とするものではないから、適法でない補正を含む本件補正は、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
　仮に、補正事項１及び２についての補正が、特許法第１７条の２第４項に規定される特許請求の範囲の減縮、誤記の訂正又は明りょうでない記載の釈明のいずれかを目的とするものであるとしても、補正後請求項１に係る発明及び補正後請求項６に係る発明は、特許法第３６条第６項第２号に規定する要件を満たしておらず、その特許出願の際独立して特許を受けることができるものではなく、また、補正後請求項１に係る発明は、刊行物１に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができず、その特許出願の際独立して特許を受けることができるものではない。
　したがって、補正発明１を含む本件補正は、特許法第１７条の２第５項で準用する同法第１２６条第５項の規定に適合しないものであり、適法でない補正を含む本件補正は、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明
　平成１６年４月３０日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし１０に係る発明は、平成１５年８月６日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ない１０に記載された事項により特定されるものであり、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。　
「【請求項１】
　所与の導電型を持ち、それとは逆の導電型の高電圧タブに形成された第１ソース／ドレイン領域を含む少なくとも１つのＥＥＰＲＯＭデバイスを有する集積回路において、前記ＥＥＰＲＯＭデバイスが前記高電圧タブに印加される高電圧によってフラッシュ消去され、前記集積回路はさらに前記高電圧タブに近接するように配置された周辺デバイスを含み、前記周辺デバイスは前記所与の導電型の第２のソース／ドレイン領域を有している、集積回路であって、
前記所与の導電型の第２のソース／ドレイン領域は前記逆の導電性の保護タブの中に形成され、前記周辺デバイスは前記ＥＥＰＲＯＭに関連した機能を有し、前記保護タブは電気的に前記高電圧タブから絶縁され、前記高電圧より低い中間電圧レベルでバイアスされるように適合されており、前記周辺デバイスが前記高電圧で直接バイアスされることによって破壊されることを防がれている集積回路。」
　　　
４．刊行物に記載された発明
　刊行物１の特開平７−２４５３５２号公報に記載された事項は、「２．（３−３）」の［刊行物に記載された発明］の「刊行物１．特開平７−２４５３５２号公報」に記載されるとおりである。
　ここで、図６に記載される周辺ＮＭＯＳ領域１２０について、００２６段落に「周辺ＮＭＯＳ領域１２０は、基板１４０に形成されたｎ型ウェル１２１、深いｎ型ウェル１２１内に形成された浅いｐ型ウェル１２２、ｐ型ウェル１２２内に形成されたｎ+ 型ソース／ドレーン領域１２３、ゲート絶縁膜１２４及びゲート電極１２５で構成される。」と記載されるとともに、図６（ｂ）においても、周辺ＮＭＯＳ領域１２０が「ゲート絶縁膜１２４及びゲート電極１２５」を備えることは明らかであるから、請求項１の「第２ゲート絶縁膜（１１４）及び第２ゲート電極（１１５）を有する周辺ＮＭＯＳ領域（１２０）」は、「第２ゲート絶縁膜（１２４）及び第２ゲート電極（１２５）を有する周辺ＮＭＯＳ領域（１２０）」の誤記であることは明らかである。
　
　よって、刊行物１には、以下の発明が記載されている。
「第１導電型のシリコン基板（１４０）と、
　この第１導電型のシリコン基板（１４０）に形成された第２導電型の浅い第１ウェル（１１１）と、第２導電型の浅い第１ウェル（１１１）内に互いに一定距離を隔てて形成された第１導電型の第１ソース／ドレーン領域（１１２）と、この第１ソース／ドレーン領域（１１２）とオーバラップされて前記基板（１４０）上に形成された第１ゲート絶縁膜（１１３）及び第１ゲート電極（１１４）を有するＰＭＯＳが形成された周辺ＰＭＯＳ領域（１１０）と、
　前記第１導電型のシリコン基板（１４０）に形成された第２導電型の深い第２ウェル（１２１）と、この深い第２ウェル（１２１）内に形成された第１導電型の浅い第３ウェル（１２２）と、この浅い第３ウェル（１２２）内に互いに一定距離を隔てて形成された第２導電型の第２ソース／ドレーン領域（１２３）と、この第２ソース／ドレーン領域（１２３）とオーバラップされて前記基板（１４０）上に形成された第２ゲート絶縁膜（１２４）及び第２ゲート電極（１２５）を有するＮＭＯＳが形成された周辺ＮＭＯＳ領域（１２０）と、
　前記第１導電型のシリコン基板（１４０）に形成された第１導電型の浅い第４ウェル（１３１）と、この浅い第４ウェル（１３１）内に互いに一定距離を隔てて形成された第２導電型の第３ソース／ドレーン領域（１３２）と、この第３ソース／ドレーン領域（１３２）とオーバラップされて前記基板（１４０）上に順次形成された第３ゲート絶縁膜（１３３）、フローティングゲート（１３４）および制御ゲート（１３６）と、これらを絶縁させるための層間絶縁膜（１３５）を有するメモリセル（１３０）と、
　フラッシュ消去動作の際、前記メモリセル（１３０）の制御ゲート（１３６）に相対的に大きい負電圧を印加するための負電圧源（ＶG） と、
　フラッシュ消去動作の際、前記周辺ＰＭＯＳ領域（１１０）の浅い第２ウェル（１１１）及び周辺ＮＭＯＳ領域（１２０）の深い第３ウェル（１２１）に相対的に小さい正電圧を印加するための第１正電圧源（ＶN） と、
　フラッシュ消去動作の際、前記周辺ＮＭＯＳ領域（１２０）の浅い第３ウェル（１２２）に０Ｖの基準電圧を印加するための基準電圧源（ＶR） と、
　フラッシュ消去動作の際、メモリセル（１３０）の浅い第４ウェル（１３１）に前記正電圧より小さい電圧を印加するための第２正電圧源（ＶP） と、を含むことを特徴とする３重ウェルＣＭＯＳ構造を有するフラッシュＥＥＰＲＯＭ。」
　　
５．対比・判断
　ここで、本願発明と刊行物発明１とを対比・判断する。
（ａ）刊行物発明は「フラッシュＥＥＰＲＯＭ」に関するものであるから、刊行物発明の「メモリセル」は、本願発明の「ＥＥＰＲＯＭデバイス」に相当する。
（ｂ）刊行物発明の「メモリセル」は「第１導電型」の「第４ウエル（１３１）」内に形成された「第２導電型の第３ソース／ドレイン領域（１３２）」を備えており、半導体分野において「ウエル」と「タブ」は同義で用いられる技術用語であることは従来周知であるから、刊行物発明の「第１導電型」の「第４ウエル（１３１）」及び「第２導電型の第３ソース／ドレイン領域（１３２）」は、本願発明の「それとは逆の導電型」の「タブ」及び「所与の導電型」の「第１ソース／ドレイン領域」に相当し、結局、刊行物発明の「第１導電型」及び「第２導電型」は、それぞれ、本願発明の「逆の導電型」及び「所与の導電型」に相当する。
（ｃ）「フラッシュＥＥＰＲＯＭ」も「集積回路」であるから、刊行物発明の「フラッシュＥＥＰＲＯＭ」は、本願発明の「ＥＥＰＲＯＭデバイスを有する集積回路」に相当する。
（ｄ）刊行物発明において、周辺回路ＮＭＯＳ領域にはＮＭＯＳがメモリセルに近接して形成されることは明らかであるから、刊行物発明の「ＮＭＯＳ」及び「第２導電型の第２ソース／ドレーン領域（１２３）」は、本願発明の「周辺デバイス」及び「前記所与の導電型の第２のソース／ドレイン領域」に相当する。
（ｅ）刊行物発明において、「第１導電型の浅い第３ウェル（１２２）」「内に互いに一定距離を隔てて形成された第２導電型の第２ソース／ドレーン領域（１２３）」が形成されているので、刊行物発明の「第１導電型」の「第３ウェル（１２２）」は、本願発明の「前記逆の導電性の保護タブ」に相当する。
（ｆ）刊行物発明において、周辺回路ＮＭＯＳ領域に形成される「ＮＭＯＳ」がＥＥＰＲＯＭのメモリセルに関連した「回路」であることは明らかであるから、刊行物発明の周辺回路ＮＭＯＳ領域に形成される「ＮＭＯＳ」は、本願発明の「周辺デバイス」と同様に、「ＥＰＲＯＭに関連した機能を有」することは明らかである。
（ｇ）刊行物発明において、第３ウエル（１２２）は、「前記第１導電型のシリコン基板（１４０）に形成された第２導電型の深い第２ウェル（１２１）」により、「第１導電型の浅い第４ウェル（１３１）」と電気的に絶縁されていることは明らかであるから、刊行物発明は、本願発明の「前記保護タブは電気的に前記高電圧タブから絶縁されている」ことに相当する構成を実質的に備えている。
（ｈ）刊行物発明において、「フラッシュ消去動作の際、メモリセル（１３０）の浅い第４ウェル（１３１）に前記正電圧より小さい電圧を印加するための第２正電圧源（ＶP）」を備えているから、刊行物発明は、本願発明の「前記ＥＥＰＲＯＭデバイスが前記」「電圧タブに印加される」「電圧によってフラッシュ消去され」ていることに相当する構成を実質的に備えていることは明らかである。
　
　したがって、本願発明と刊行物発明とは、
「所与の導電型を持ち、それとは逆の導電型の電圧タブに形成された第１ソース／ドレイン領域を含む少なくとも１つのＥＥＰＲＯＭデバイスを有する集積回路において、前記ＥＥＰＲＯＭデバイスが前記電圧タブに印加される電圧によってフラッシュ消去され、前記集積回路はさらに前記電圧タブに近接するように配置された周辺デバイスを含み、前記周辺デバイスは前記所与の導電型の第２のソース／ドレイン領域を有している、集積回路であって、
　前記所与の導電型の第２のソース／ドレイン領域は前記逆の導電性の保護タブの中に形成され、前記周辺デバイスは前記ＥＥＰＲＯＭに関連した機能を有し、前記保護タブは電気的に前記電圧タブから絶縁されている、集積回路。」で一致し、以下の点で相違する。
　
　相違点１
　本願発明が、「所与の導電型を持ち、それとは逆の導電型の高電圧タブに形成された第１ソース／ドレイン領域を含む少なくとも１つのＥＥＰＲＯＭデバイスを有する集積回路において」、「前記集積回路はさらに前記高電圧タブに近接するように配置された周辺デバイスを含み、前記周辺デバイスは前記所与の導電型の第２のソース／ドレイン領域を有している、集積回路」であって、「前記保護タブは電気的に前記高電圧タブから絶縁されている」のに対して、
　刊行物発明は、「第１導電型のシリコン基板（１４０）」と「前記第１導電型のシリコン基板（１４０）に形成された第２導電型の深い第２ウェル（１２１）と、この深い第２ウェル（１２１）内に形成された第１導電型の浅い第３ウェル（１２２）と、この浅い第３ウェル（１２２）内に互いに一定距離を隔てて形成された第２導電型の第２ソース／ドレーン領域（１２３）と、この第２ソース／ドレーン領域（１２３）とオーバラップされて前記基板（１４０）上に形成された第２ゲート絶縁膜（１２４）及び第２ゲート電極（１２５）を有するＮＭＯＳが形成された周辺ＮＭＯＳ領域（１２０）と、
　前記第１導電型のシリコン基板（１４０）に形成された第１導電型の浅い第４ウェル（１３１）と、この浅い第４ウェル（１３１）内に互いに一定距離を隔てて形成された第２導電型の第３ソース／ドレーン領域（１３２）と、この第３ソース／ドレーン領域（１３２）とオーバラップされて前記基板（１４０）上に順次形成された第３ゲート絶縁膜（１３３）、フローティングゲート（１３４）および制御ゲート（１３６）と、これらを絶縁させるための層間絶縁膜（１３５）を有するメモリセル（１３０）と」を備えている点。
　
　相違点２
　本願発明が、「前記ＥＥＰＲＯＭデバイスが前記高電圧タブに印加される高電圧によってフラッシュ消去され」、「前記所与の導電型の第２のソース／ドレイン領域は前記逆の導電性の保護タブの中に形成され、前記周辺デバイスは前記ＥＥＰＲＯＭに関連した機能を有し、前記保護タブは電気的に前記高電圧タブから絶縁され、前記高電圧より低い中間電圧レベルでバイアスされるように適合されており、前記周辺デバイスが前記高電圧で直接バイアスされることによって破壊されることを防がれている」のに対して、
　刊行物発明は、「フラッシュ消去動作の際、前記メモリセル（１３０）の制御ゲート（１３６）に相対的に大きい負電圧を印加するための負電圧源（ＶG） と、
　フラッシュ消去動作の際、前記周辺ＰＭＯＳ領域（１１０）の浅い第２ウェル（１１１）及び周辺ＮＭＯＳ領域（１２０）の深い第３ウェル（１２１）に相対的に小さい正電圧を印加するための第１正電圧源（ＶN） と、
　フラッシュ消去動作の際、前記周辺ＮＭＯＳ領域（１２０）の浅い第３ウェル（１２２）に０Ｖの基準電圧を印加するための基準電圧源（ＶR） と、
　フラッシュ消去動作の際、メモリセル（１３０）の浅い第４ウェル（１３１）に前記正電圧より小さい電圧を印加するための第２正電圧源（ＶP） と」を備えた点。
　相違点３
　刊行物発明が、「この第１導電型のシリコン基板（１４０）に形成された第２導電型の浅い第１ウェル（１１１）と、第２導電型の浅い第１ウェル（１１１）内に互いに一定距離を隔てて形成された第１導電型の第１ソース／ドレーン領域（１１２）と、この第１ソース／ドレーン領域（１１２）とオーバラップされて前記基板（１４０）上に形成された第１ゲート絶縁膜（１１３）及び第１ゲート電極（１１４）を有するＰＭＯＳが形成された周辺ＰＭＯＳ領域（１１０）と」備え、「３重ウェルＣＭＯＳ構造を有する」ものであるのに対して、本願発明は、上記構成を備えているか否か明らかでない点。
　
　以下、各相違点について検討する。
　［相違点１について］
  「（３−３）特許法第２９条第２項について」（ａ）の［相違点１について］において検討したとおりである。ただし、「補正後発明１」は「本願発明」と読み替えるものとする。
　
　［相違点２について］
（ａ） 本願発明の「前記高電圧より低い中間電圧レベルでバイアスされるように適合されており、前記周辺デバイスが前記高電圧で直接バイアスされることによって破壊されることを防がれている」は作用・機能であって構成ではなく、また、なぜ「前記周辺デバイスが前記高電圧で直接バイアスされることによって破壊される」のかその理由が不明であり、さらに、本願発明は、「前記高電圧が前記高電圧タブに印加された時に前記周辺デバイスが前記高電圧で直接バイアス」するための具体的構成を備えていない。
（ｂ）ＥＥＰＲＯＭの消去において、制御ゲート電極とソースとの間、又は制御ゲート電極とソース及びドレインが形成されたウエルとの間にそれぞれ印加される電圧の「差」の値が所定の値以上であれば、フラッシュ消去ができることは、半導体メモリの分野において十分に知られた技術的事項である。
（ｃ）また、刊行物１にも、「図３に示すように、消去の際、制御ゲート４６には０Ｖのゲート電圧Ｖｇが、ソースには１３ＶのソースＶｓ電圧が、ｐ導電型基板４１には０Ｖの基板電圧Ｖｓｕｂが印加される。・・・図４は他のフラッシュ技術の例を示すもので・・・ある。前記エクセル特許の、ソースにおける接合の降伏を防止するために、フローティングゲート５４に蓄積されたデータの消去の際、ソース５３には０．５Ｖの低いソース電圧Ｖｓを印加させ、制御ゲート５５には−１１Ｖの高い負の電圧Ｖｇを印加させる。」（００１２段落及び００１３段落）と記載されているように、制御ゲートに印加する負電圧が高ければ（絶対値が大きければ）、ソースに印加する正電圧は低くなり、逆に、制御ゲートに印加する負電圧が低ければ（絶対値が小さければ）、ソースに印加する正電圧は高くなることは明らかである。
（ｄ）ここで、刊行物発明においては、「フラッシュ消去動作の際、前記メモリセル（１３０）の制御ゲート（１３６）に相対的に大きい負電圧を」「負電圧源（ＶG）」により「印加」し、「前記周辺ＰＭＯＳ領域（１１０）の浅い第２ウェル（１１１）及び周辺ＮＭＯＳ領域（１２０）の深い第３ウェル（１２１）に相対的に小さい正電圧を」「第１正電圧源（ＶN）」から「印加」し、「前記周辺ＮＭＯＳ領域（１２０）の浅い第３ウェル（１２２）に０Ｖの基準電圧を」「基準電圧源（ＶR）」により「印加」し、「メモリセル（１３０）の浅い第４ウェル（１３１）に前記正電圧より小さい電圧を」「第２正電圧源（ＶP）」により「印加」している、言い換えると、「フラッシュ消去動作の際、前記メモリセル（１３０）の制御ゲート（１３６）に相対的に大きい負電圧を」「印加」し、「前記周辺ＮＭＯＳ領域（１２０）の浅い第３ウェル（１２２）に０Ｖの基準電圧を」「印加」し、「メモリセル（１３０）の浅い第４ウェル（１３１）に」「相対的に小さい正電圧」「より小さい電圧を」「印加」している。
（ｅ）刊行物発明の「相対的に大きい負電圧」、「０Ｖの基準電圧」及び「相対的に小さい正電圧」「より小さい電圧」は、それぞれ、相対的な電圧値の大小に過ぎず、実際にどの程度の電圧値であるかは明確でないものの、上記（ｂ）（ｃ）で検討したように、フラシュ消去するために必要な電圧は、制御ゲートに印加する電圧と及び（メモリセルが形成された）第４ウェル（１３１）に印加する電圧との「差」であるから、制御ゲートに印加する負電圧を増加（絶対値を大きく）又は減少（絶対値を小さく）させることに対応して、第４ウェル（１３１）に印加する正電圧も減少又は増加することが必要であることは、当業者に明らかであって、そのための手段として制御ゲートに印加する電圧を必要に応じて増加又は減少させることも従来周知の技術的事項である。
（ｆ）したがって、刊行物発明において、メモリセルの制御ゲートに印加する負電圧を減少させ、それに応じて、メモリセルの第４ウェルに印加する正電圧を増加するとともに、ＮＭＯＳ領域の第３ウェルに印加する電圧を増加することは、上記（ｂ）（ｃ）を参照すると当業者が容易になし得たものであって、結果として、第３ウェルに印加する電圧は、第４ウェルに印加する電圧と比較すると中間レベルの電圧であることは明らかである。
（ｇ）ここで、上記（ａ）で検討したとおり、本願発明の「前記高電圧より低い中間電圧レベルでバイアスされるように適合され」ることがどのような構成を意味するか明確ではないが、仮に、本願発明において、「前記高電圧より低い中間電圧レベルでバイアスされるように適合され」ることが、「前記周辺デバイス」の「第２のソース／ドレイン領域は前記逆の導電性の保護タブの中に形成され」、「保護タブ」に「前記高電圧より低い中間電圧レベルでバイアス」されることを意味するとしても、刊行物発明において、「フラッシュ消去動作の際」、第３ウェルに印加する電圧を第４ウェルに印加する電圧と比較して実質的に中間レベルの電圧とすることは、当業者が容易になし得たものであるから、本願発明の如く、「前記ＥＥＰＲＯＭデバイス」の形成された「タブ」に「高電圧」を印加して「フラッシュ消去」する際に、「前記高電圧より低い中間電圧レベルでバイアスされるように」することは、当業者が刊行物に記載される発明に基づいて容易になし得たものである。
　　
　［相違点３について］
　「（３−３）特許法第２９条第２項について」（ａ）の［相違点３について］において検討したとおりである。ただし、「補正後発明１」は「本願発明」と読み替えるものとする。
　
　よって、本願発明は、刊行物１に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　なお、審判請求人は、審尋に対する、平成１７年１０月２５日付けの回答書において特許請求の範囲の請求項の補正案を記載しているが、補正案の請求項１は、その構成が依然として不明確である。
　さらに、前審において審査官は、平成１５年１２月２５日付けの拒絶査定において、「動作（機能）」のみが記載されて、「動作（機能）」を実現するための「構成」が記載されていない場合は、刊行物に記載される発明との「構成」の差異とは認められず、請求項に記載される「構成要素」相互の位置・接続関係が明確でない場合は、請求項に係る発明の構成は明確でない旨指摘し、また、平成１６年９月２２日付けの前置審査報告書において、『仮に、引用文献との差異を物の発明として表現するのであれば、本願発明の課題に対応した事項を明記する必要がある。少なくとも、高電圧タブ内の第１のソース／ドレイン領域と保護タブ内の第２のソース／ドレイン領域とが直接接続している等の接続関係の明記、課題に対応した「中間電位」の具体的な値の明記、「……適合されている」等の本願発明以外の実施態様を含み得るような記載の削除、は必須であると思われる』と指摘しているにもかかわらず、回答書に記載される補正案は、本願の課題を解決するための具体的構成が明確に記載されておらず、依然として特許法第３６条第６項第２号に規定される要件を満たしたものではない。
　
６．むすび
　以上のとおりであるから、本願は、請求項２ないし１０について検討するまでもなく、特許法第２９条第２項の規定により拒絶されるべきものである。
　よって、結論のとおり審決する。