【事件の表示】
　平成　９年特許願第３０１３２３号「マルチプロセッサ・コンピュータ・システム」拒絶査定不服審判事件〔平成１０年　９月１１日出願公開、特開平１０−２４０６２１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成９年１０月３１日（パリ条約による優先権主張　１９９６年１２月９日　アメリカ合衆国）の出願であって、平成１８年８月１日付けで拒絶理由が通知され、同年１１月２７日付けで意見書が提出されると共に手続補正がなされたが、平成１９年２月１６日付けで拒絶査定がなされた。これに対し、同年５月２１日に審判請求がなされ、同年６月２０日で手続補正がなされ、同年９月１０日付けで前置報告がなされ、平成２１年５月１日付けで当審より審尋がなされ、同年７月６日付けで回答書が提出され、同年１０月１６日付けで当審より最後の拒絶理由が通知され、これに対し、平成２２年４月２３日付けで意見書が提出されると共に手続補正がなされたものである。
　
第２．平成２２年４月２３日付け手続補正の補正却下の決定
［結論］
　平成２２年４月２３日付けの手続補正を却下する。
　
［理由］
１．補正後の発明
　平成２２年４月２３日付けの手続補正（以下、「本件補正」という。）は、補正前の平成１８年１１月２７日付け手続補正書により補正された特許請求の範囲の請求項１及び２の記載である
「　　【請求項１】
　複数のプロセッサ（１０１Ａ、１０１Ｂ）と、
　前記複数のプロセッサの夫々に少なくともその一つが接続される複数のデータ・キャッシュ・メモリ（１２１Ａ、１２１Ｂ）と、
　前記複数のプロセッサにより共有されるシステム・メモリ（１０５Ａ、１０５Ｂ）と、
　前記システム・メモリを前記複数のデータ・キャッシュ・メモリと前記複数のプロセッサに接続する第１のバス及び第２のバスと、
　ディレクトリ・ベースの２つのステータス・キャッシュ・エレメントと、を有するマルチ・プロセッサ・コンピュータ・システムであって、
　前記２つのステータス・キャッシュ・エレメントは、分散型のプロセッサ・ライン・ステータス・テーブル（以下、「ＰＬＳＴ」という）と中央集中型のメモリ・ライン・ステータス・テーブル（以下、「ＭＬＳＴ」という）と、から構成され、
　前記ＰＬＳＴは、前記データ・キャッシュ・メモリの夫々に関連して、当該ＰＬＳＴ内の一つのラインのメモリが、前記共有されるシステム・メモリ内のラインのメモリについて、変更されているか、排他的であるか、共有されているか、そして無効であるか、を示すライン・ステータス・ビット情報を含み、
　前記ＭＬＳＴは、前記システム・メモリに関連して、前記複数のデータ・キャッシュ・メモリ内の一つのラインがキャッシュされているか、独占されているか、そして、共有されているかのステート情報を含む、ことを特徴とするマルチ・プロセッサ・コンピュータ・システム。
　　【請求項２】
　マルチプロセッサ・コンピュータ・システムにおいて、複数のプロセッサ（１０１Ａ、１０１Ｂ）により共有されるシステム・メモリ（１０５Ａ、１０５Ｂ）内のデータ・ラインと、前記複数のプロセッサの夫々に少なくともその一つが接続される複数のデータ・キャッシュ・メモリ（１２１Ａ、１２１Ｂ）内のデータ・ラインとの一致性を維持する方法であって、
　前記複数のプロセッサ（１０１Ａ、１０１Ｂ）により参照可能なディレクトリ・ベースの分散型のプロセッサ・ライン・ステータス・テーブル（以下、「ＰＬＳＴ」という）と中央集中型のメモリ・ライン・ステータス・テーブル（以下、「ＭＬＳＴ」という）と、を備え、
　前記ＰＬＳＴ内に、前記データ・キャッシュ・メモリの夫々に関連して、当該ＰＬＳＴ」内の一つのラインのメモリが、前記共有されるシステム・メモリ内のラインのメモリについて、変更されているか、排他的であるか、共有されているか、そして無効であるか、を示すライン・ステータス・ビット情報を格納するステップと、
　前記ＭＬＳＴ内に、前記システム・メモリに関連して、前記複数のデータ・キャッシュ・メモリ内の一つのラインがキャッシュされているか、独占されているか、そして、共有されているかのステート情報を格納するステップと、
の各ステップを有することを特徴とするマルチ・プロセッサ・コンピュータ・システムにおけるシステム・メモリ内のデータ・ラインとデータ・キャッシュ・メモリ内のデータ・ラインの一致性を維持する方法。」
　
を、それぞれ次のとおりに補正するものと認められる。
　
「　　【請求項１】
　複数のプロセッサ（１０１Ａ、１０１Ｂ）と、
　前記複数のプロセッサの夫々に少なくともその一つが接続される複数のデータ・キャッシュ・メモリ（１２１Ａ、１２１Ｂ）と、
　前記複数のプロセッサにより共有されるシステム・メモリ（１０５Ａ、１０５Ｂ）と、
　前記システム・メモリを前記複数のデータ・キャッシュ・メモリと前記複数のプロセッサに接続する第１のバス及び第２のバスと、
　ディレクトリ・ベースの２つのステータス・キャッシュ・エレメントと、を有するマルチ・プロセッサ・コンピュータ・システムであって、
　前記２つのステータス・キャッシュ・エレメントは、分散型のプロセッサ・ライン・ステータス・テーブル（以下、「ＰＬＳＴ」という）と中央集中型のメモリ・ライン・ステータス・テーブル（以下、「ＭＬＳＴ」という）と、から構成され、
　前記ＰＬＳＴは、前記データ・キャッシュ・メモリの夫々に関連して、当該ＰＬＳＴ内の一つのラインのメモリが、前記共有されるシステム・メモリ内のラインのメモリについて、変更されているか、排他的であるか、共有されているか、そして無効であるか、を示すライン・ステータス・ビット情報を含み、
　前記ＭＬＳＴは、前記システム・メモリに関連して、前記二つのバスには何れの前記システム・メモリが接続されているか、前記複数のデータ・キャッシュ・メモリ内の一つのラインがキャッシュされているか、独占されているか、そして共有されているかのステート情報を含む、ことを特徴とするマルチ・プロセッサ・コンピュータ・システム。
　　【請求項２】
　マルチプロセッサ・コンピュータ・システムにおいて、複数のプロセッサ（１０１Ａ、１０１Ｂ）により共有されるシステム・メモリ（１０５Ａ、１０５Ｂ）内のデータ・ラインと、前記複数のプロセッサの夫々に少なくともその一つが接続される複数のデータ・キャッシュ・メモリ（１２１Ａ、１２１Ｂ）内のデータ・ラインとの一致性を維持する方法であって、
　各プロセッサにより参照可能なディレクトリ・ベースの分散型のプロセッサ・ライン・ステータス・テーブル（以下、「ＰＬＳＴ」という）と中央集中型のメモリ・ライン・ステータス・テーブル（以下、「ＭＬＳＴ」という）と、を備え、
　前記ＰＬＳＴ内に、前記データ・キャッシュ・メモリの夫々に関連して、当該ＰＬＳＴ内の一つのラインのメモリが、前記共有されるシステム・メモリ内のラインのメモリについて、変更されているか、排他的であるか、共有されているか、そして無効であるか、を示すライン・ステータス・ビット情報を格納するステップと、
　前記ＭＬＳＴ内に、前記システム・メモリに関連して、前記二つのバスには何れの前記システム・メモリが接続されているか、前記複数のデータ・キャッシュ・メモリ内の一つのラインがキャッシュされているか、独占されているか、そして共有されているかのステート情報を格納するステップと、
の各ステップを有することを特徴とするマルチ・プロセッサ・コンピュータ・システムにおけるシステム・メモリ内のデータ・ラインとデータ・キャッシュ・メモリ内のデータ・ラインの一致性を維持する方法。」
　
２．特許法第１７条の２第３項の規定に適合するかについての検討
　上記補正が、願書に最初に添付した明細書又は図面（以下、「当初明細書等」という。）に記載した事項の範囲内においてしたものであるかについて、検討する。
　本件補正は、ＭＬＳＴのステート情報として、「システム・メモリに関連して、前記二つのバスには何れの前記システム・メモリが接続されているか」を示す情報が含まれることを当該補正前の請求項１及び２にそれぞれ追加するものである。
　しかし、当初明細書等の記載において、明細書の段落【００４６】の「ビット・パー・バス（Ｂｉｔ−ｐｅｒ　Ｂｕｓ）プロトコルはライン当たりに３つのメモリ・ステート・ビットを使ってそのラインの現在の状態を示す。１つのビットは共有されているか、あるいは所有されているかを示し、そして他の２つのビットはどのバス（ＡまたはＢ）または複数のバス（ＡおよびＢ）がその共有された、あるいは所有されたラインを持っているかを示す。バスの所有権はそのバス上のプロセッサの１つがそのラインを所有していることを示す。」との記載は、ステート情報に対応する「メモリ・ステート・ビット」に、メモリのあるラインについて、どのバス上に当該ラインをキャッシュしているプロセッサがあるかを示す情報（
当該ラインをキャッシュしているデータ・キャッシュ・メモリが接続されているのはどのバスか、を示す情報
　そして、当初明細書等の他の記載及び出願時の技術常識を参酌しても、本件補正により請求項１及び２に追加された事項である、ＭＬＳＴのステート情報として、「システム・メモリに関連して、前記二つのバスには何れの前記システム・メモリが接続されているか」を示す情報が含まれることは、当初明細書等に記載された事項とも、当初明細書等の記載から自明な事項ともいえない。
　よって、本件補正は、当初明細書等に記載した事項の範囲内においてしたものではない。
　
３．補正却下のむすび
　したがって、本件補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
第３．本願発明
　平成２２年４月２３日付け手続補正は上記のとおり却下されたので、本願の請求項１及び２に係る発明（以下、「本願発明」という。）は、補正前の平成１８年１１月２７日付け手続補正書により補正された特許請求の範囲に請求項ごとに区分して記載した事項により特定される次のとおりのものと認められる。
　
「　　【請求項１】
　複数のプロセッサ（１０１Ａ、１０１Ｂ）と、
　前記複数のプロセッサの夫々に少なくともその一つが接続される複数のデータ・キャッシュ・メモリ（１２１Ａ、１２１Ｂ）と、
　前記複数のプロセッサにより共有されるシステム・メモリ（１０５Ａ、１０５Ｂ）と、
　前記システム・メモリを前記複数のデータ・キャッシュ・メモリと前記複数のプロセッサに接続する第１のバス及び第２のバスと、
　ディレクトリ・ベースの２つのステータス・キャッシュ・エレメントと、を有するマルチ・プロセッサ・コンピュータ・システムであって、
　前記２つのステータス・キャッシュ・エレメントは、分散型のプロセッサ・ライン・ステータス・テーブル（以下、「ＰＬＳＴ」という）と中央集中型のメモリ・ライン・ステータス・テーブル（以下、「ＭＬＳＴ」という）と、から構成され、
　前記ＰＬＳＴは、前記データ・キャッシュ・メモリの夫々に関連して、当該ＰＬＳＴ内の一つのラインのメモリが、前記共有されるシステム・メモリ内のラインのメモリについて、変更されているか、排他的であるか、共有されているか、そして無効であるか、を示すライン・ステータス・ビット情報を含み、
　前記ＭＬＳＴは、前記システム・メモリに関連して、前記複数のデータ・キャッシュ・メモリ内の一つのラインがキャッシュされているか、独占されているか、そして、共有されているかのステート情報を含む、ことを特徴とするマルチ・プロセッサ・コンピュータ・システム。
　　【請求項２】
　マルチプロセッサ・コンピュータ・システムにおいて、複数のプロセッサ（１０１Ａ、１０１Ｂ）により共有されるシステム・メモリ（１０５Ａ、１０５Ｂ）内のデータ・ラインと、前記複数のプロセッサの夫々に少なくともその一つが接続される複数のデータ・キャッシュ・メモリ（１２１Ａ、１２１Ｂ）内のデータ・ラインとの一致性を維持する方法であって、
　前記複数のプロセッサ（１０１Ａ、１０１Ｂ）により参照可能なディレクトリ・ベースの分散型のプロセッサ・ライン・ステータス・テーブル（以下、「ＰＬＳＴ」という）と中央集中型のメモリ・ライン・ステータス・テーブル（以下、「ＭＬＳＴ」という）と、を備え、
　前記ＰＬＳＴ内に、前記データ・キャッシュ・メモリの夫々に関連して、当該ＰＬＳＴ」内の一つのラインのメモリが、前記共有されるシステム・メモリ内のラインのメモリについて、変更されているか、排他的であるか、共有されているか、そして無効であるか、を示すライン・ステータス・ビット情報を格納するステップと、
　前記ＭＬＳＴ内に、前記システム・メモリに関連して、前記複数のデータ・キャッシュ・メモリ内の一つのラインがキャッシュされているか、独占されているか、そして、共有されているかのステート情報を格納するステップと、
の各ステップを有することを特徴とするマルチ・プロセッサ・コンピュータ・システムにおけるシステム・メモリ内のデータ・ラインとデータ・キャッシュ・メモリ内のデータ・ラインの一致性を維持する方法。」
　
第４．当審拒絶理由通知
　本願発明に対し、当審が平成２１年１０月１６日付けで通知した拒絶理由通知（以下、「当審拒絶理由」という。）の内容は、以下のとおりである。
　
「この審判事件に関する出願は、合議の結果、以下の理由によって拒絶をすべきものです。これについて意見がありましたら、この通知書の発送の日から３ヶ月以内に意見書を提出してください 。 
　
 　　　　　　　　　　　　　　　　理　由 
　
 　　　　　　　　　　＜　＜　＜　最　後　＞　＞　＞ 
　
第１．手続の経緯 
（中略）
　 
第２．補正却下の決定 
（中略）
　
第３．本件発明について 
　平成１９年６月２０日付けの手続補正は上記のとおり却下されたので、本件に係る発明は、平成１８年１１月２７日付けの手続補正により補正された特許請求の範囲に請求項ごとに区分して記載した事項により特定されるものである。 
　
 第４．拒絶の理由 
【理由１】本件出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第１号に規定する要件を満たしていない。 
　　　　　　　　　　　　　　　　　　記 
（１）請求項１に「前記ＭＬＳＴは、前記システム・メモリに関連して、前記複数のデータ・キャッシュ・メモリ内の一つのラインがキャッシュされているか、独占されているか、そして、共有されているかのステート情報を含む」と記載され、請求項２に「前記ＭＬＳＴ内に、前記システム・メモリに関連して、前記複数のデータ・キャッシュ・メモリ内の一つのラインがキャッシュされているか、独占されているか、そして、共有されているかのステート情報を格納する」と記載された事項は、いずれも、ＭＬＳＴのステート情報に「複数のデータ・キャッシュ・メモリ内の一つのラインがキャッシュされているか」を示す情報が含まれることを特定するものと認められる。 
　しかし、本願の明細書の発明の詳細な説明及び図面には、ＭＬＳＴのステート情報として、複数のデータ・キャッシュ・メモリ内の一つのラインがキャッシュされているかを示す情報（キャッシュ・メモリの内容が、さらにキャッシュされていることを意味する記載である。）が含まれることは記載されていないから、本願の請求項１及び２に係る発明は、発明の詳細な説明に記載したものではない。 
（ＭＬＳＴは、明細書及び図面の記載によれば、”システム・メモリ”をライン単位で管理するものであるから、請求項１及び２の上記記載における「複数のデータ・キャッシュ・メモリ」は、いずれも「システム・メモリ」の誤りであると思量される。） 
　
（２）請求項２の「前記複数のプロセッサ（１０１Ａ、１０１Ｂ）により参照可能なディレクトリ・ベースの分散型のプロセッサ・ライン・ステータス・テーブル（以下、「ＰＬＳＴ」という）と中央集中型のメモリ・ライン・ステータス・テーブル（以下、「ＭＬＳＴ」という）と、を備え」との記載からみて、本願の請求項２に係る発明は、 
（ａ）ＰＬＳＴが、当該ＰＬＳＴに対応するデータ・キャッシュ・メモリが関連付けられていないプロセッサや、別のコンプレックスに属するプロセッサから参照可能であること
 （例えば、プロセッサ１０１Ａに関連付けられているデータ・キャッシュ・メモリを管理するためのＰＬＳＴを、プロセッサ１０１Ｂから参照可能であること）、及び、 
（ｂ）ＭＬＳＴは、当該ＭＬＳＴに対応するシステム・メモリが属するコンプレックス以外のコンプレックスから参照可能であること 
（例えば、コンプレックスＡに属するメモリ１０５Ａを管理するためのＭＬＳＴであるディレクトリ記憶１０６Ａを、コンプレックスＢのプロセッサである１０１Ｂから参照可能であること） 
をも包含するものと認められる。 
　しかし、本願の明細書の発明の詳細な説明及び図面には、ＰＬＳＴが当該ＰＬＳＴに対応するデータ・キャッシュ・メモリに関連付けられているプロセッサ以外のプロセッサから参照可能であることは記載されておらず、また、ＭＬＳＴが別のコンプレックスに属するプロセッサから参照可能であることも記載されていないから、本願の請求項２に係る発明は、発明の詳細な説明に記載したものではない。 
　
【理由２】本件出願は、明細書の記載が下記の点で、特許法第３６条第４項に規定する要件を満たしていない。 
　　　　　　　　　　　　　　　　　　記 
（１）（中略）
　 
（２）本願の請求項１及び２に係る発明、特に本願の請求項２に係る発明は、「プロセッサ・コンピュータ・システムにおけるシステム・メモリ内のデータ・ラインとデータ・キャッシュ・メモリ内のデータ・ラインの一致性を維持する方法」であることからすれば、本願の請求項１及び２に係る発明は、複数のコンプレックスをバスで結合して構成されるプロセッサ・コンピュータ・システムにおいて、二種類のディレクトリであるＭＬＳＴとＰＬＳＴを用いてシステム・メモリ内のデータとデータ・キャッシュ・メモリ内のデータとの一致を維持する処理（以下、「キャッシュ・コヒーレンシ処理」という。）を行うことを解決しようとする課題とするものとも考え得る。 
　しかし、本願の明細書の発明の詳細な説明及び図面の記載からは、以下に示すようにキャッシュ・コヒーレンシ処理をどのように実現すればよいのかを明確に把握することができないから、本願の明細書の発明の詳細な説明の記載は、キャッシュ・コヒーレンシ処理を実現するものとして本願の請求項１及び２に係る発明を当業者が実施することができる程度に明確かつ十分に記載されていない。 
　すなわち、ＭＬＳＴとＰＬＳＴをどのように用いてキャッシュ・コヒーレンシ処理を実現すればよいのか、より具体的には、プロセッサがあるシステム・メモリのラインに対応するデータを読み出す場合において、あるいはプロセッサがシステム・メモリのある領域にデータを書き込む場合において、システム・メモリ内のデータと、データ・キャッシュ・メモリ内のデータとを一致させるために、ＭＬＳＴとＰＬＳＴとがそれぞれ、どのような状況において、どのようなタイミングで参照されて処理が実行されるのかや、プロセッサがシステム・キャッシュ・メモリ又はシステム・メモリにアクセスしてデータの読み出し、書き込みといった処理を行った場合に、その結果がＭＬＳＴやＰＬＳＴにどのようなタイミングでどのように反映させるのかといった点が、ＭＬＳＴとＰＬＳＴとが各々どのような情報を有するものであることが記載されているに止まり、当該情報をプロセッサによる読み出し、書き込みといったメモリアクセスの際にどのように用いてキャッシュ・コヒーレンシ処理を実現すればよいのかがいずれも明確に記載されていない、請求項１及び請求項２の記載並びに本願の明細書の発明の詳細な説明及び図面の記載を見ても明確でない。 
　以上のように、本願の請求項１及び２に係る発明を、キャッシュ・コヒーレンシ処理を実現するものとしてどのように実現すればよいのかは、本願の明細書の発明の詳細な説明及び図面の記載からは明確でないから、本願の明細書の発明の詳細な説明の記載は、当業者がキャッシュ・コヒーレンシ処理を実現するものとして本願の請求項１及び２に係る発明の実施をすることができる程度に明確かつ十分に記載されていない。 
 　 
 ＜最後の拒絶理由通知とする理由＞ 
　最初の拒絶理由通知（平成１８年８月１日付け拒絶理由通知）に対する応答により通知することが必要となった拒絶の理由のみを通知する拒絶理由通知である。 」
　
第５．判断
１．当審拒絶理由の【理由１】（１）について
　当審拒絶理由において【理由１】（１）として指摘した事項である、
「請求項１に「前記ＭＬＳＴは、前記システム・メモリに関連して、前記複数のデータ・キャッシュ・メモリ内の一つのラインがキャッシュされているか、独占されているか、そして、共有されているかのステート情報を含む」と記載され、請求項２に「前記ＭＬＳＴ内に、前記システム・メモリに関連して、前記複数のデータ・キャッシュ・メモリ内の一つのラインがキャッシュされているか、独占されているか、そして、共有されているかのステート情報を格納する」と記載された事項は、いずれも、ＭＬＳＴのステート情報に「複数のデータ・キャッシュ・メモリ内の一つのラインがキャッシュされているか」を示す情報が含まれることを特定するものと認められる。 
　しかし、本願の明細書の発明の詳細な説明及び図面には、ＭＬＳＴのステート情報として、複数のデータ・キャッシュ・メモリ内の一つのラインがキャッシュされているかを示す情報（キャッシュ・メモリの内容が、さらにキャッシュされていることを意味する記載である。）が含まれることは記載されていないから、本願の請求項１及び２に係る発明は、発明の詳細な説明に記載したものではない。 」
という点は、本願発明において依然として解消していないから、本願の請求項１及び２に係る発明は、発明の詳細な説明に記載したものではない。
　
　審判請求人は、平成２２年４月２３日意見書において、当該事項に対し
「（１）請求項１及び請求項２の上記指摘箇所について、「前記ＭＬＳＴは、前記システム・メモリに関連して、前記複数のシステム・メモリ内の一つがキャッシュされているか、独占されているか、そして、共有されているかのステート情報を含む、」との記載に補正しました。」と主張している。
　しかしながら、本願発明、並びに、平成２２年４月２３日手続補正書に記載の請求項１ 及び２の記載のいずれにも、
「前記ＭＬＳＴは、前記システム・メモリに関連して、前記複数のシステム・メモリ内の一つがキャッシュされているか」という事項の記載はないから、請求項１及び２に「前記ＭＬＳＴは、前記システム・メモリに関連して、前記複数のシステム・メモリ内の一つがキャッシュされているか、独占されているか、そして、共有されているかのステート情報を含む」と記載されていることを前提とした当該主張を採用することはできない。
　
　以上のことから、当審拒絶理由において【理由１】（１）として通知したとおり、本願に請求項１及び２として記載された発明は発明の詳細な説明に記載したものでないから、特許法第３６条第６項第１号に規定する要件を満たしていない。
　
２．当審拒絶理由の【理由１】（２）について
　当審拒絶理由において【理由１】（２）として指摘した事項である
「請求項２の「前記複数のプロセッサ（１０１Ａ、１０１Ｂ）により参照可能なディレクトリ・ベースの分散型のプロセッサ・ライン・ステータス・テーブル（以下、「ＰＬＳＴ」という）と中央集中型のメモリ・ライン・ステータス・テーブル（以下、「ＭＬＳＴ」という）と、を備え」との記載からみて、本願の請求項２に係る発明は、 
（ａ）ＰＬＳＴが、当該ＰＬＳＴに対応するデータ・キャッシュ・メモリが関連付けられていないプロセッサや、別のコンプレックスに属するプロセッサから参照可能であること
 （例えば、プロセッサ１０１Ａに関連付けられているデータ・キャッシュ・メモリを管理するためのＰＬＳＴを、プロセッサ１０１Ｂから参照可能であること）、及び、 
（ｂ）ＭＬＳＴは、当該ＭＬＳＴに対応するシステム・メモリが属するコンプレックス以外のコンプレックスから参照可能であること 
（例えば、コンプレックスＡに属するメモリ１０５Ａを管理するためのＭＬＳＴであるディレクトリ記憶１０６Ａを、コンプレックスＢのプロセッサである１０１Ｂから参照可能であること） 
をも包含するものと認められる。 
　しかし、本願の明細書の発明の詳細な説明及び図面には、ＰＬＳＴが当該ＰＬＳＴに対応するデータ・キャッシュ・メモリに関連付けられているプロセッサ以外のプロセッサから参照可能であることは記載されておらず、また、ＭＬＳＴが別のコンプレックスに属するプロセッサから参照可能であることも記載されていないから、本願の請求項２に係る発明は、発明の詳細な説明に記載したものではない。 」
という点は、本願発明において依然として解消していないから、本願の請求項２に係る発明は、発明の詳細な説明に記載したものではない。
　
　審判請求人は、平成２２年４月２３日付け意見書において、当該事項に対し
「請求項２の上記指摘箇所について、「各プロセッサにより参照可能なディレクトリ・ベースの分散型のプロセッサ・ライン・ステータス・テーブル（以下、「ＰＬＳＴ」という）と中央集中型のメモリ・ライン・ステータス・テーブル（以下、「ＭＬＳＴ」という）と、」との記載に補正しました。」と主張している。
　しかし、「第２．平成２２年４月２３日付け手続補正の補正却下の決定」に記載したとおりの理由により、平成２２年４月２３日付け手続補正は却下されたため、請求項２に対して当該手続補正がなされたことを前提とした審判請求人の主張を採用することができない。
　
　以上のことから、当審拒絶理由において【理由１】（３）として通知したとおり、本願に請求項２として記載された発明は、発明の詳細な説明に記載したものでないから、特許法第３６条第６項第１号に規定する要件を満たしていない。
　
３．当審拒絶理由の【理由２】（２）について
　本願の請求項２に係る発明は「マルチ・プロセッサ・コンピュータ・システムにおけるシステム・メモリ内のデータ・ラインとデータ・キャッシュ・メモリ内のデータ・ラインの一致性を維持する方法」に係るものであるから、本願の請求項２に係る発明は、システム・メモリ内のデータとデータ・キャッシュ・メモリ内のデータとの一致を維持する処理（以下、「キャッシュ・コヒーレンシ処理」という。）を実現するための方法であると把握される。
　しかし、当審拒絶理由の【理由２】（２）に記載したとおり、本願の請求項２に係る発明を、キャッシュ・コヒーレンシ処理を実現するものとしてどのように実現すればよいのかは、本願の明細書の発明の詳細な説明及び図面の記載からは明確でないから、本願の明細書の発明の詳細な説明の記載は、当業者がキャッシュ・コヒーレンシ処理を実現するものとして本願の請求項２に係る発明の実施をすることができる程度に明確かつ十分に記載されていない。
　
　審判請求人は、平成２２年４月２３日付け意見書において、理由２に関して
「本発明は、明細書の段落００１４−００１５における「前に説明されたように、コンプレックスＢはコンプレックスＡと構造が同じである。この２つのコンプレックスは拡張バス１１５によって相互に接続されており、共有されるＩ／Ｏデバイス、キャッシュ・メモリおよび他のコンポーネント以外に、プロセッサ１０１Ａと１０１Ｂとの間、およびシステム・メモリ１０５Ａと１０５Ｂとの間の通信を可能にしている。各コンプレックスの内部では、プロセッサはプロセッサ・バス上でバス・スヌーピング・プロトコルを使う。バス・スヌーピングはプロセッサとメモリとの間でのデータの転送を追跡管理する方法である。少数の密結合プロセッサによるこのシステムに対する性能上の利点が存在する。１つのプロセッサが同じバス上で別のプロセッサのデータ・キャッシュの中にあるデータを必要とする場合、そのデータは両方のプロセッサによって共有することができる。そうでない場合、そのデータはメイン・メモリ１０５Ａまたは１０５Ｂから呼び出されなければならず、それはシステム・バスのトラヒックを必要とする、より時間の掛かる動作である。この方法はシステム・バスの競合を減らすことによってシステムの性能を高める。」との記載のとおり、本発明は、ディレクトリ・ベースのキャッシュ・コヒーレンシーと共に、第１のバス及び第２のバス間にて「スヌープ方式」を採り入れています。このスヌープ方式においては、夫々のキャッシュが自身や他のコンプレックスのプロセッサのキャッシュのライン更新状態を把握管理し、他のキャッシュとライン更新状態の情報を交換することで、どのキャッシュに最新のデータが存在するのかを知り、各キャッシュが必要なときに最新のデータを取得できるように自身の状態を変更したり、ラインのパージを行う方式です。」
と主張している。
　しかし、同意見書で挙げる箇所である本願の明細書の段落００１４及び００１５の記載を見ても、スヌープ方式に関して「各コンプレックスの内部では、プロセッサはプロセッサ・バス上でバス・スヌーピング・プロトコルを使う。」ことが読み取れるに止まり、スヌープ方式とＰＬＳＴ、ＭＬＳＴとの関連、あるいはスヌープ方式とＰＬＳＴ、ＭＬＳＴを用いたキャッシュ・コヒーレンシ処理との関連は当該箇所の記載を始め本願の明細書及び図面の記載全体、出願時の技術常識及び当該意見書の主張を参酌しても明確に把握することができないから、本願の明細書の発明の詳細な説明の記載は、本願の請求項２に係る発明である「マルチ・プロセッサ・コンピュータ・システムにおけるシステム・メモリ内のデータ・ラインとデータ・キャッシュ・メモリ内のデータ・ラインの一致性を維持する方法」を当業者が実施することができる程度に明確かつ十分に記載したものとはいえない。
　
　以上のことから、当審拒絶理由において【理由２】（２）として通知したとおり、本願の明細書の発明の詳細な説明は、当業者が本願の請求項２に係る発明の実施をすることができる程度に明確かつ十分に記載したものでないから、特許法第３６条第４項に規定する要件を満たしていない。
　
４．付記
　平成２２年４月２３日付け意見書において、審判請求人は「２．補正却下及び拒絶理由１について」の項中の「（１）」において
「請求項１及び請求項２の上記指摘箇所について、「前記ＭＬＳＴは、前記システム・メモリに関連して、前記複数のシステム・メモリ内の一つがキャッシュされているか、独占されているか、そして、共有されているかのステート情報を含む、」との記載に補正しました。」
と主張していることから、本件補正は、本来は「ステート情報」を「前記システム・メモリに関連して、前記複数のシステム・メモリ内の一つがキャッシュされているか、独占されているか、そして、共有されているかのステート情報」と補正することを意図するものであったとも考え得る。
　
　しかし、本願の請求項２に係る発明において「ステート情報」が「前記システム・メモリに関連して、前記複数のシステム・メモリ内の一つがキャッシュされているか、独占されているか、そして、共有されているかのステート情報」であると仮定してみても、「第５．判断」の項中の「３．当審拒絶理由の【理由２】（２）について」の項中と全く同様に、当審拒絶理由において【理由２】（２）として通知したとおり、本願の明細書の発明の詳細な説明は、当業者が本願の請求項２に係る発明の実施をすることができる程度に明確かつ十分に記載したものでないから、特許法第３６条第４項に規定する要件を満たしていないといえる。
　
第６．むすび
　以上のとおりであるから、この出願は、特許請求の範囲の記載が特許法第３６条第６項第１号に規定する要件を満たしていないから、特許を受けることができない。
　また、この出願は、発明の詳細な説明の記載が特許法第３６条第４項に規定する要件を満たしていないから、特許を受けることができない。
　
　よって、結論のとおり審決する。