【事件の表示】
　特願２０００−６２０６５９「ソースダウンパワートランジスタ」拒絶査定不服審判事件〔平成１２年１１月３０日国際公開、ＷＯ００／７２３５９、平成１５年　１月　７日国内公表、特表２００３−５００８５３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯　　　
　本願は、２０００年５月１０日（パリ条約による優先権主張外国庁受理１９９９年５月２１日、ドイツ連邦共和国）を国際出願日とする出願であって、平成１８年４月２４日付けで拒絶査定がなされ、これに対して、同年８月７日に拒絶査定に対する審判請求がなされたものである。
　
第２　本願発明　　
　本願の請求項１ないし５に係る発明は、平成１８年３月１７日付けの手続補正により補正された願書に添付された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし５に記載された事項により特定されるものであり、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載された以下の事項により特定されるとおりのものである。　　
「【請求項１】
　互いに対向する２つの表面を、一方の伝導型の半導体基板（１）とその上に設けられた他方の伝導型の少なくとも１つの半導体層（２ないし８）とから呈する半導体部材を有するソースダウンパワートランジスタであって、
　上記半導体基板（１）と、上記半導体部材の、上記半導体基板（１）に対向する表面との間の少なくとも１つの上記半導体層（２ないし８）に、上記表面から上記半導体基板（１）にまで達する、一方の伝導型の第１の高ドーピングされた領域（９）が設けられており、上記領域（９）と上記半導体基板（１）とが、ソース領域を形成し、
　上記第１の領域（９）から間隔を置いて一方の表面から少なくとも１つの半導体層（２ないし８）内において、一方の伝導型の第２の高ドーピングされた領域（１０）が設けられており、この領域が、ドレイン領域を形成し、このドレイン領域が、上記半導体基板（１）から間隔を置いて終っており、
　両方の領域（９，１０）の間の範囲に、その長手方向が両方の領域（９，１０）の間に延びた複数の狭いトレンチ（１１）が設けられており、これらのトレンチが、絶縁層（１３）によって覆われ、かつ導電材料（１４）によって満たされており、この導電材料が、ゲート電極を形成し、かつ、
　上記半導体部材の他方の表面を形成する上記半導体基板（１）の側に、ソース電極（２０）が設けられていることを特徴とするソースダウンパワートランジスタ。」
　　　
第３　刊行物に記載された発明　　
１．刊行物１：特開昭４８−５５６７３号公報
　原査定の拒絶の理由に引用され、本願の優先権主張日前に頒布された刊行物である特開昭４８−５５６７３号公報（以下、「刊行物１」という。）には、第１図とともに以下の事項が記載されている。
「従来、ＭＯＳ型集積回路では、回路中の共通端子をたとえば零電位に接続する場合、拡散層の表面にコンタクト窓を設け、ここから金属配線で零電位に接続するようにしていたため、コンタクト部の面積および金属配線部分が相当大きな面積を占め、したがって、集積回路全体のパターン面積もその分だけ大きくなるという欠点があった。」（第２頁左上欄第７行ないし第１４行）
「このような集積回路によれば、ＭＯＳトランジスタのソースあるいはドレイン一方の領域を半導体基体につけることにより半導体基体を電源線として使えるため、従来のＭＯＳ集積回路に必要であった配線部分および配線を行うためのコンタクト面積を省略できる。」（第２頁右上欄第７行ないし第１３行）
「第１図に示されるＭＯＳトランジスタは、ｎ型半導体基体１０１の上に有るｐ型エピタキシャル層１０２、チャンネル防止用ｐ型拡散層１０３、絶縁膜１０４、半導体基体１０１まで到達していないｎ型ドレイン拡散領域１０５、および半導体基体１０１まで到達しているｎ型ソース拡散領域１０６とから構成されている。」（第２頁右下欄第１４行ないし第２０行）
「以上述べたように、本発明によれば大幅にパターン面積を縮小されたＭＯＳ型集積回路が得られる。」（第３頁左下欄第５行ないし第７行）
「各図において、参照記号は以下のとおり　
１０１、３０１：半導体基体　
１０２、３０２：エピタキシャル層　
１０３、３０３：チャンネル防止用拡散層　
１０４、３０４：絶縁膜　
１０５、３０５：ドレイン領域　
１０６、３０６：ソース領域　
２０１　　　　：高電位接続端子　
２０２　　　　：零電位接続端子　
Ｑ１〜Ｑ６　　：ＭＯＳトランジスタ」（第３頁左下欄第１８行ないし右下欄第９行）
　
（ア）刊行物１の第２頁右下欄第１４行ないし第２０行、及び、第３頁左下欄第１８行ないし右下欄第９行の記載より、刊行物１の第１図中の「４０１」ないし「４０６」が、それぞれ「１０１」ないし「１０６」の誤記であることは明らかであり、本願の優先権主張日前である昭和５３年１２月２６日に頒布され、刊行物１に係る特許出願について特許法第１７条の２による補正がなされた旨を掲載した特許公報には、刊行物１の第１図中の「４０１」ないし「４０６」を、それぞれ「１０１」ないし「１０６」と訂正する補正の内容が記載されている。
（イ）刊行物１には、「ｎ型半導体基体１０１の上に有るｐ型エピタキシャル層１０２」（第２頁右下欄第１４行ないし第１６行）と記載されており、刊行物１の第１図には、ｐ型エピタキシャル層１０２のｎ型半導体基体１０１と対向する表面と、前記ｎ型半導体基体１０１の前記ｐ型エピタキシャル層１０２と対向する表面とが、互いに対向する構造が示されている。
（ウ）刊行物１には、「半導体基体１０１まで到達しているｎ型ソース拡散領域１０６」（第２頁右下欄第１８行ないし第２０行）と記載され、刊行物１の第１図には、ｎ型ソース拡散領域１０６が、ｐ型エピタキシャル層１０２のｎ型半導体基体１０１と対向する表面から前記ｎ型半導体基体１０１まで到達している構造が示されている。
（エ）刊行物１には、「半導体基体１０１まで到達していないｎ型ドレイン拡散領域１０５」（第２頁右下欄第１７行ないし第１８行）と記載され、刊行物１の第１図には、ｎ型ドレイン拡散領域１０５が、ｎ型ソース拡散領域１０６から間隔をおいて、ｐ型エピタキシャル層１０２のｎ型半導体基体１０１と対向する表面から設けられた構造が示されている。
　　　
　したがって、刊行物１には、以下の発明（以下、「刊行物１発明」という。）が記載されている。　　
「ｎ型半導体基体１０１及びその上に有るｐ型エピタキシャル層１０２を有するＭＯＳトランジスタであって、
　前記ｐ型エピタキシャル層１０２の前記ｎ型半導体基体１０１と対向する表面と、前記ｎ型半導体基体１０１の前記ｐ型エピタキシャル層１０２と対向する表面とが、互いに対向し、
　前記ｐ型エピタキシャル層１０２に、前記ｐ型エピタキシャル層１０２の前記ｎ型半導体基体１０１と対向する表面から前記ｎ型半導体基体１０１まで到達している、ｎ型ソース拡散領域１０６が設けられており、
　前記ｎ型ソース拡散領域１０６から間隔をおいて、前記ｐ型エピタキシャル層１０２内において、前記ｐ型エピタキシャル層１０２の前記ｎ型半導体基体１０１と対向する表面から前記ｎ型半導体基体１０１まで到達していないｎ型ドレイン拡散領域１０５が設けられ
　ていることを特徴とするＭＯＳトランジスタ。」
　
２．刊行物２：実願昭６１−１５３２０５号のマイクロフィルム（実開昭６３−５９３４９号公報）
　原査定の拒絶の理由に引用され、本願の優先権主張日前に頒布された刊行物である実願昭６１−１５３２０５号のマイクロフィルム（実開昭６３−５９３４９号公報）（以下、「刊行物２」という。）には、第１図及び第２図とともに以下の事項が記載されている。（なお、特許庁におけるシステムの都合上、丸付き記号を使用できないので、数字の前に「○」を付加することにより、丸付き数字の代用とする。）
「（１）．ソース領域とドレイン領域の間に、両領域方向に沿って両領域に接し或いは食い込むように溝を形成し、該溝内に絶縁物を充填し、該絶縁物を介してゲート電圧を印加するように構成したことを特徴とするＭＯＳトランジスタ。」（明細書第１頁第５行ないし第９行）
「第２図は最終的にＦＥＴとして構成したトランジスタの断面を示す図である。このＦＥＴの作成に当たっては、まず○１単結晶層２の上にソース領域３とドレイン領域４を従来と同様な方法で形成し、次に○２チャンネル用の溝９を選択エッチングにより形成し、次に○３その溝９の内壁及び底を酸化処理してそれらの面に酸化膜１０を形成し、次に○４その溝９内にポリシリコンを埋め込んで、ゲート電極１１を形成する。」（明細書第４頁第９行ないし第１７行）
「また、その溝９の本数は、１本に限らず、複数本にすることもでき、この場合はチャンネル幅をより広くすることができる。
［考案の効果］
　以上から本考案によれば、実効的にチャンネル幅を広くすることができ、狭チャンネル効果を伴わずに微細構造とすることができ、また電流密度の増大化、素子分離の容易化も可能となる。」（明細書第５頁第４行ないし第１１行）
　
第４　当審の判断　　
１．対比　　
　本願発明と刊行物１発明とを対比する。　　
（ア）刊行物１発明の「ｎ型半導体基体１０１」及び「ｐ型エピタキシャル層１０２」は、それぞれ、本願発明の「一方の伝導型の半導体基板（１）」及び「他方の伝導型の少なくとも１つの半導体層（２ないし８）」に相当し、刊行物１発明の「ｎ型半導体基体１０１及びその上に有るｐ型エピタキシャル層１０２を有」し、「前記ｐ型エピタキシャル層１０２の前記ｎ型半導体基体１０１と対向する表面と、前記ｎ型半導体基体１０１の前記ｐ型エピタキシャル層１０２と対向する表面とが、互いに対向」する構造は、本願発明の「互いに対向する２つの表面を、一方の伝導型の半導体基板（１）とその上に設けられた他方の伝導型の少なくとも１つの半導体層（２ないし８）とから呈する半導体部材を有する」構造に相当する。
（イ）刊行物１発明の「ＭＯＳトランジスタ」と、本願発明の「ソースダウンパワートランジスタ」とは、共にトランジスタである点で共通するものである。
（ウ）刊行物１発明の「ｎ型ソース拡散領域１０６」は、本願発明の「一方の伝導型の第１の高ドーピングされた領域（９）」に相当する。また、刊行物１発明の「ｎ型ソース拡散領域１０６」は、ＭＯＳトランジスタのソースとして機能し、刊行物１発明の「前記ｎ型半導体基体１０１まで到達している」ものであるから、刊行物１発明の「ｎ型ソース拡散領域１０６」及び「ｎ型半導体基体１０１」が、ソース領域として機能することは明らかである。よって、刊行物１発明の「前記ｐ型エピタキシャル層１０２に、前記ｐ型エピタキシャル層１０２の前記ｎ型半導体基体１０１と対向する表面から前記ｎ型半導体基体１０１まで到達している、ｎ型ソース拡散領域１０６が設けられて」いることは、本願発明の「上記半導体基板（１）と、上記半導体部材の、上記半導体基板（１）に対向する表面との間の少なくとも１つの上記半導体層（２ないし８）に、上記表面から上記半導体基板（１）にまで達する、一方の伝導型の第１の高ドーピングされた領域（９）が設けられており、上記領域（９）と上記半導体基板（１）とが、ソース領域を形成」することに相当する。
（エ）刊行物１発明の「ｎ型ドレイン拡散領域１０５」は、本願発明の「一方の伝導型の第２の高ドーピングされた領域（１０）」に相当し、刊行物１発明の「前記ｎ型ソース拡散領域１０６から間隔をおいて、前記ｐ型エピタキシャル層１０２内において、前記ｐ型エピタキシャル層１０２の前記ｎ型半導体基体１０１と対向する表面から前記ｎ型半導体基体１０１まで到達していないｎ型ドレイン拡散領域１０５が設けられ」ることは、本願発明の「上記第１の領域（９）から間隔を置いて一方の表面から少なくとも１つの半導体層（２ないし８）内において、一方の伝導型の第２の高ドーピングされた領域（１０）が設けられており、この領域が、ドレイン領域を形成し、このドレイン領域が、上記半導体基板（１）から間隔を置いて終って」いることに相当する。
　
　よって、本願発明と刊行物１発明とは、　　
「互いに対向する２つの表面を、一方の伝導型の半導体基板（１）とその上に設けられた他方の伝導型の少なくとも１つの半導体層（２ないし８）とから呈する半導体部材を有するトランジスタであって、
　上記半導体基板（１）と、上記半導体部材の、上記半導体基板（１）に対向する表面との間の少なくとも１つの上記半導体層（２ないし８）に、上記表面から上記半導体基板（１）にまで達する、一方の伝導型の第１の高ドーピングされた領域（９）が設けられており、上記領域（９）と上記半導体基板（１）とが、ソース領域を形成し、
　上記第１の領域（９）から間隔を置いて一方の表面から少なくとも１つの半導体層（２ないし８）内において、一方の伝導型の第２の高ドーピングされた領域（１０）が設けられており、この領域が、ドレイン領域を形成し、このドレイン領域が、上記半導体基板（１）から間隔を置いて終っていることを特徴とするトランジスタ。」
である点で一致し、以下の点で相違する。
〈相違点１〉
　本願発明は、「ソースダウンパワートランジスタ」であるのに対し、刊行物１発明は、「ＭＯＳトランジスタ」である点。
〈相違点２〉
　本願発明は、「両方の領域（９，１０）の間の範囲に、その長手方向が両方の領域（９，１０）の間に延びた複数の狭いトレンチ（１１）が設けられており、これらのトレンチが、絶縁層（１３）によって覆われ、かつ導電材料（１４）によって満たされており、この導電材料が、ゲート電極を形成」するのに対し、刊行物１発明は、ゲート電極の構造について特定されていない点。
〈相違点３〉
　本願発明は、「上記半導体部材の他方の表面を形成する上記半導体基板（１）の側に、ソース電極（２０）が設けられている」のに対し、刊行物１発明は、ソース電極の構造について特定されていない点。
　
２．相違点についての検討　　
　以下、上記相違点について検討する。　　
〈相違点２について〉
（ア）刊行物１には、ゲート電極の構造について明示されていないが、刊行物１発明は、「ｎ型ソース拡散領域１０６」及び「ｎ型ドレイン拡散領域１０５」が設けられた「ＭＯＳトランジスタ」であるから、刊行物１発明が、「ｎ型ソース拡散領域１０６」及び「ｎ型ドレイン拡散領域１０５」の間にゲート電極が設けられるものであることは明らかである。
（イ）刊行物２には、「ソース領域とドレイン領域の間に、両領域方向に沿って両領域に接し或いは食い込むように溝を形成し、該溝内に絶縁物を充填し、該絶縁物を介してゲート電圧を印加するようにしたことを特徴とするＭＯＳトランジスタ。」（明細書第１頁第５行ないし第９行）、「次に○２チャンネル用の溝９を選択エッチングにより形成し、次に○３その溝９の内壁及び底を酸化処理してそれらの面に酸化膜１０を形成し、次に○４その溝９内にポリシリコンを埋め込んで、ゲート電極１１を形成する。」（明細書第４頁第１３行ないし第１７行）、「また、その溝９の本数は、１本に限らず、複数本にすることもでき、この場合はチャンネル幅をより広くすることができる。　［考案の効果］　以上から本考案によれば、実行的にチャンネル幅を広くすることができ、狭チャンネル効果を伴わずに微細構造とすることができ、また電流密度の増大化、素子分離の容易化も可能となる。」（明細書第５頁第４行ないし第１１行）と記載されており、第１図には、溝９が、その長手方向がソース領域とドレイン領域の間に伸びるように設けられた構造が示されている。
　よって、刊行物２には、ＭＯＳトランジスタを、複数の狭い溝９を、その長手方向がソース領域とドレイン領域の間に延びるように設け、これらの溝９が酸化膜１０によって覆われ、かつゲート電極を形成するポリシリコンによって満たされた構造とすることにより、ＭＯＳトランジスタが占める面積を大きくすることなく、チャンネル幅を広くし、その電流密度を増大させることが記載されており、刊行物２に記載された「溝９」、「酸化膜１０」、「ポリシリコン」は、本願発明の「トレンチ」、「絶縁層」、「導電材料」に相当する。
（ウ）刊行物１には、「従来、ＭＯＳ型集積回路では、回路中の共通端子をたとえば零電位に接続する場合、拡散層の表面にコンタクト窓を設け、ここから金属配線で零電位に接続するようにしていたため、コンタクト部の面積および金属配線部分が相当大きな面積を占め、したがって、集積回路全体のパターン面積もその分だけ大きくなるという欠点があった。」（第２頁左上欄第７行ないし第１４行）、「このような集積回路によれば、ＭＯＳトランジスタのソースあるいはドレイン一方の領域を半導体基体につけることにより半導体基体を電源線として使えるため、従来のＭＯＳ集積回路に必要であった配線部分および配線を行うためのコンタクト面積を省略できる。」（第２頁右上欄第７行ないし第１３行）、及び「以上のべたように、本発明によれば大幅にパターン面積を縮小されたＭＯＳ型集積回路が得られる。」（第３頁左下欄第５行ないし第７行）と記載されており、刊行物１発明は、ＭＯＳトランジスタのパターン面積を縮小するものである。よって、刊行物１発明と刊行物２に記載された発明とは、共に、ＭＯＳトランジスタに関する技術分野に属し、面積の縮小を課題とするものである点で共通するものである。さらに、一般に、ＭＯＳトランジスタに関する技術分野において、電流密度を増大させることは、当然求められる周知の課題であり、刊行物１発明においても、電流密度が大きいことが望ましいことは明らかである。
　したがって、刊行物１発明のゲート電極の構造として、刊行物２に記載された発明を採用し、「ｎ型ソース拡散領域１０６」と「ｎ型ドレイン拡散領域１０５」の間に、その長手方向が延びるように複数の狭いトレンチを設け、これらのトレンチが絶縁層によって覆われ、かつゲート電極を形成する導電材料によって満たされた構造を採用し、本願発明の如く、「両方の領域（９，１０）の間の範囲に、その長手方向が両方の領域（９，１０）の間に延びた複数の狭いトレンチ（１１）が設けられており、これらのトレンチが、絶縁層（１３）によって覆われ、かつ導電材料（１４）によって満たされており、この導電材料が、ゲート電極を形成」したものとすることは、当業者が容易に想到し得たことである。
　
〈相違点３について〉
（ア）刊行物１には、「従来、ＭＯＳ型集積回路では、回路中の共通端子をたとえば零電位に接続する場合、拡散層の表面にコンタクト窓を設け、ここから金属配線で零電位に接続するようにしていたため、コンタクト部の面積および金属配線部分が相当大きな面積を占め、したがって、集積回路全体のパターン面積もその分だけ大きくなるという欠点があった。」（第２頁左上欄第７行ないし第１４行）、及び「このような集積回路によれば、ＭＯＳトランジスタのソースあるいはドレイン一方の領域を半導体基体につけることにより半導体基体を電源線として使えるため、従来のＭＯＳ集積回路に必要であった配線部分および配線を行うためのコンタクト面積を省略できる。」（第２頁左上欄第７行ないし第１３行）と記載されており、刊行物１発明は、従来必要であった、拡散層の表面に設けるコンタクト窓及び金属配線を省略するものであるから、「ｎ型ソース拡散領域１０６」の表面にソース電極を形成しないものであり、「ｎ型半導体基体１０１」に接続するソース電極を別途有するものであることは明らかである。
（イ）また、一方の伝導型の半導体基板とその上に設けられた他方の伝導型の半導体層を有し、前記半導体層に、前記半導体層の前記半導体基板と対向する表面から前記半導体基板にまで達し、前記半導体基板と共にソース領域を構成する、一方の伝導型の拡散領域が設けられており、前記拡散領域から間隔をおいて、前記半導体層の前記半導体基板と対向する表面から前記半導体層内において、前記半導体基板にまで到達しないドレイン領域となる一方の伝導型の拡散層が設けられ、集積化されたトランジスタにおいて、ソース電極を、前記半導体基板の前記半導体層と対向する表面に設けることは、以下の周知文献１及び２に記載されているように、本願の優先権主張日前において、周知の技術事項である。
・周知文献１：特開平８−２２７９９８号公報（０００６段落、０００８段落ないし００１０段落、００１９段落、００２２段落）には、図１及び図１０とともに、以下の事項が記載されている。
「【０００６】
【発明が解決しようとする課題】パワーＩＣの追求には二通りのアプローチがあって、一つは高耐圧素子側からのアプローチであり、もう一つはＩＣ側からのアプローチである。図１０の例のＩＣ側からのアプローチでは、パワー素子部１０１５のソース、ドレイン共に半導体基板の一方の表面に形成されるため、配線が複雑になり、大電流化、低オン抵抗化への要望に十分答えられていない。」
「【０００８】以上の問題に鑑み、本発明の目的は、大電流化、低オン抵抗化に適する構造をもち、しかもロジック部へのノイズ発生の問題のないＭＯＳＦＥＴを提供することにある。
【０００９】
【課題を解決するための手段】上記課題解決のため本発明は、第一導電型半導体基板上の第二導電型ベース層に形成された第一導電型ソース領域および第一導電型ドレインドリフト領域と、その第一導電型ドレインドリフト領の表面層に形成された第一導電型ドレイン領域と、第一導電型ソース領域と第一導電型ドレインドリフト領域とに挟まれた第二導電型ベース層の表面上にゲート絶縁膜を介して設けられたゲート電極と、第一導電型ソース領域に接続するように設けられたソース電極と、第一導電型ドレイン領域の表面上に設けられたドレイン電極とを有するＭＯＳＦＥＴにおいて、前記第一導電型ソース領域が第一導電型半導体基板と接続され、第一導電型半導体基板の裏面にソース電極を設けるものとする。
【００１０】特に、第一導電型ソース領域と第一導電型半導体基板との接続には、第一導電型ソース領域が第二導電型ベース層の表面から第一導電型半導体基板に達する深さの拡散層とすることができる。」
「【００１９】図１は、本発明第一の実施例のバックソースＭＯＳＦＥＴを組み込んだパワーＩＣの要部断面図である。図の左側部分はパワー素子部１１５の横型ＭＯＳＦＥＴの一部であり、図の右側部分はロジック部１１４のＣＭＯＳトランジスタである。これらの要素は、不純物濃度が１×１０２０ｃｍ−３程度のｎ＋基板１０１上にエピタキシャル法により積層された不純物濃度が約５×１０１６ｃｍ−３、厚さ４μｍ程度のｐベース層１０２の表面層に形成される。まず図の左側部分において、ｐベース層１０２の表面層に、ｎ＋ソース領域１０４がｎ＋基板１０１に達する拡散深さに形成されている。またｎ＋ソース領域１０４から少し離して、ｎ＋ソース領域１０４より浅いｎドレインドリフト領域１０５が、そのｎドレインドリフト領域１０５の表面層の一部にｎ＋ドレイン領域１０６が形成されている。そして、ｎ＋ソース領域１０４・ｎドレインドリフト領域１０５間のｐ型ベース層１０２の表面露出部の表面上にゲート酸化膜１０８を介して多結晶シリコンからなるゲート電極１０７が設けられている。このとき、ゲート電極１０７のｎ＋ ドレイン領域１０６に近い側は、厚い酸化膜（ＬＯＣＯＳ）１０９上に形成される。このようにしてｎチャネルＭＯＳＦＥＴが形成される。」
「【００２２】ｎ＋ソース領域１０４の拡散深さｘｊは５μｍであり、ｎ＋ソース領域１０４とｎ＋基板１０１とは完全に短絡し、ｎ＋基板１０１の裏面全体に設けられたＡｌ合金膜はソース電極１１０となる。また、ｎ＋基板１０１の表面側にはｎ＋ドレイン領域１０６に接触してドレイン電極１１１が全面に形成される。このようにソース電極１１０とドレイン電極１１１とをそれぞれ基板裏面、基板表面に形成することにより、配線面積が増大し、配線抵抗が大幅に低減できて、低オン抵抗のＭＯＳＦＥＴとすることができる。また、ｎ＋基板１０１の裏面のソース電極１１０に放熱板を形成することにより、通常のディスクリート素子並みの大電流出力化が可能となる。」
　したがって、当該周知文献１には、パワーＩＣのパワー素子部の横型ＭＯＳＦＥＴの構造であって、ｎ＋ 基板１０１上に積層されたｐベース層１０２に、ｎ＋ ソース領域１０４が、前記ｎ＋ 基板１０１に達する拡散深さに形成され、前記ｎ＋ ソース領域１０４から少し離して、ｎ＋ドレイン領域１０６が前記ｎ＋ 基板１０１に達しない拡散深さに形成され、前記ｎ＋ 基板１０１の裏面にソース電極１１０が形成された構造が記載されており、当該構造により、配線形状を簡素化できることが記載されている。そして、周知文献１に記載された「ｎ＋ 基板１０１」、「ｐベース層１０２」、「ｎ＋ ソース領域１０４」、「ｎ＋ドレイン領域１０６」及び「ソース電極１１０」は、それぞれ本願発明の「一方の伝導型の半導体基板（１）」、「他方の伝導型の少なくとも１つの半導体層（２ないし８）」、「一方の伝導型の第１の高ドーピングされた領域（９）」、「一方の伝導型の第２の高ドーピングされた領域（１０）」及び「ソース電極（２０）」に相当するものである。
・周知文献２：特開昭５０−１５２６７６号公報（第６頁左下欄第５行ないし第１５行、第７頁右上欄第１行ないし第６行、同頁左下欄第２０行ないし右下欄第２行、第８頁右上欄第１５行ないし左下欄第１３行、第９頁左上欄第１６行ないし右上欄第１６行）には、第１図、第２図及び第５図とともに、以下の事項が記載されている。
「１．第１導電型の半導体基板表面上に形成された第２導電型の半導体層内に互に離れて該層表面から形成された第１導電型のソース領域及びドレーン領域を有すると共に該ソース領域と該ドレーン領域との間の上記半導体層表面上に絶縁膜を介してゲート電極を有する絶縁ゲート型電界効果トランジスタにおいて、上記ドレーン領域（またはソース領域）を上記基板に達するものとすると共に上記基板の裏面からドレーン電極（またはソース電極を取り出すようにしたことを特徴とする絶縁ゲート型電界効果トランジスタ。」（第６頁左下欄第５行ないし第１５行）
「しかし、上記構造では、上記両領域の取り出し電極６、７が同一表面上に形成されているため、上記２、３の領域を小さくはできず、チップサイズが定められると、とり得るＷの値にも自ずと限界があり、大きな出力電流を得るためには最適な構造ではなかった。」（第７頁右上欄第１行ないし第６行）
「このような構造とした結果、出力が大きく、とくに、オン抵抗が大幅に改善されたＭＯＳＦＥＴが得られる。」（第７頁左下欄第２０行ないし右下欄第２行）
「実施例　２
　この発明の他の実施例により得られたＭＯＳＦＥＴの断面構造図を第５図に示す。これは、実施例１の構造（第４図）において、ドレーン領域１２（第４図では、１０で示してある）をソース領域２と同導電型で、かつ、低不純物濃度領域としたものである。
　上記ドレーン領域１２は、リンのイオン打込みによって形成される。その条件は、打込みエネルギー５００ＫｅＶ、打込み量５×１０１２ｃｍ−２で、打込み後、１１００℃、６０分間の熱処理を行なう。この場合、イオン打込みを用いることは、低濃度の制御が容易なこと、形成マスクが簡単であり、横方向の広がりが、拡散技術のみを用いるよりも小さくできること、などの点で有利になるからである。
　以上の構造とした結果、ドレーン耐圧が２００Ｖ以上と大幅に向上し、出力の大きなＭＯＳＦＥＴを提供することが可能になった。」（第８頁右上欄第１５行ないし左下欄第１３行）
「実施例　６
　さらに、この発明の他の実施例により得られたＭＯＳＦＥＴの断面構造を第９図に、その回路構造を第１０図に示す。この構造では、裏面にソース領域１３が基板として共通になり、ドレーン領域１４が表面に形成されている。そして第９図の右半分が、この発明の高出力ＭＯＳＦＥＴで、左半分が通常のＭＯＳＦＥＴであり、これらが第１０図のように接続されている。このように、この発明においては、複数個の素子を集積化することも可能である。」（第９頁左上欄第１６行ないし右上欄第１６行）
　したがって、当該周知文献２には、第１導電型の半導体基板表面上に形成された第２導電型の半導体層内に互に離れて該層表面からイオン注入により形成された第１導電型のソース領域及びドレーン領域を有し、前記ソース領域を前記基板に達するものとし、前記ドレーン領域を前記基板に達しないものとすると共に前記基板の裏面からソース電極を取り出すようにしたことを特徴とする集積化が可能な絶縁ゲート型電界効果トランジスタが記載されており、当該構造により、耐圧が２００Ｖ以上に向上し、出力が大きくなることが記載されている。そして、周知文献２に記載された「第１導電型の半導体基板」、「第２導電型の半導体層」、「ソース領域」、「ドレーン領域」及び「ソース電極」は、それぞれ本願発明の「一方の伝導型の半導体基板（１）」、「他方の伝導型の少なくとも１つの半導体層（２ないし８）」、「一方の伝導型の第１の高ドーピングされた領域（９）」、「一方の伝導型の第２の高ドーピングされた領域（１０）」及び「ソース電極（２０）」に相当するものである。
（ウ）そして、刊行物１発明と上記周知技術は、共に、一方の伝導型の半導体基板とその上に設けられた他方の伝導型の半導体層を有し、前記半導体層に、前記半導体層の前記半導体基板と対向する表面から前記半導体基板にまで達し、前記半導体基板と共にソース領域を構成する、一方の伝導型の拡散領域が設けられており、前記拡散領域から間隔をおいて、前記半導体層の前記半導体基板と対向する表面から前記半導体層内において、前記半導体基板にまで達しないドレイン領域となる一方の伝導型の拡散層が設けられ、集積化されたトランジスタである点で共通するものであるから、刊行物１発明において、上記周知技術を採用し、「ｎ型半導体基体１０１」に接続するソース電極を、「ｎ型半導体基体１０１」の「ｐ型エピタキシャル層１０２」と対向する表面に設けた構造とし、本願発明の如く、「上記半導体部材の他方の表面を形成する上記半導体基板（１）の側に、ソース電極（２０）が設けられている」ものとすることは、当業者が容易になし得た範囲内のことである。
　
〈相違点１について〉
（ア）相違点１は、刊行物１発明の「ＭＯＳトランジスタ」が、本願発明の「ソースダウンパワートランジスタ」に相当するものであるとの特定がなされていない点、すなわち、刊行物１発明が、本願発明の「上記半導体部材の他方の表面を形成する上記半導体基板（１）の側に、ソース電極（２０）が設けられている」ことに相当する構造を有さず、その用途がパワートランジスタに限定されていないことによるものである。
（イ）上記「〈相違点３について〉」において検討したとおり、刊行物１発明の「ｎ型半導体基体１０１」に接続するソース電極の構造として、周知技術を採用し、本願発明の如く、「上記半導体部材の他方の表面を形成する上記半導体基板（１）の側に、ソース電極（２０）が設けられている」ものとすることは、当業者が容易になし得た範囲内のことである。
（ウ）また、上記「〈相違点２について〉」において検討したとおり、刊行物１発明において、刊行物２に記載された発明を適用することは、当業者が容易になし得たことであること、及び、刊行物２に記載された発明は、チャンネル幅を広くし、その電流密度を増大させるものであることから、刊行物１発明において、刊行物２に記載された発明を適用することにより、刊行物１発明の「ＭＯＳトランジスタ」を、電流密度が大きく、高出力であるＭＯＳトランジスタ、すなわち、パワートランジスタとすることも、当業者が容易になし得たことである。
（エ）さらに、一方の伝導型の半導体基板とその上に設けられた他方の伝導型の半導体層を有し、前記半導体層に、前記半導体層の前記半導体基板と対向する表面から前記半導体基板にまで達し、前記半導体基板と共にソース領域を構成する、一方の伝導型の拡散領域が設けられており、前記拡散領域から間隔をおいて、前記半導体層の前記半導体基板と対向する表面から前記半導体層内において、前記半導体基板にまで達しないドレイン領域となる一方の伝導型の拡散層が設けられ、集積化されたＭＯＳトランジスタをパワートランジスタとして用いることは、上記「〈相違点３について〉」の「（イ）」に記載した周知文献１及び２に記載されているように、本願の優先権主張日前において、周知の技術事項である。
　そして、刊行物１発明も、上記周知技術の如く、一方の伝導型の半導体基板とその上に設けられた他方の伝導型の半導体層を有し、前記半導体層に、前記半導体層の前記半導体基板と対向する表面から前記半導体基板にまで達し、前記半導体基板と共にソース領域を構成する、一方の伝導型の拡散領域が設けられており、前記拡散領域から間隔をおいて、前記半導体層の前記半導体基板と対向する表面から前記半導体層内において、前記半導体基板にまで達しないドレイン領域となる一方の伝導型の拡散層が設けられ、集積化されたトランジスタであるから、刊行物１発明において、上記周知技術を適用し、「ＭＯＳトランジスタ」をパワートランジスタとして用いることも、当業者が容易になし得たことに過ぎない。
（オ）上記「（イ）」ないし「（エ）」に記載したとおりであるから、刊行物１発明に刊行物２に記載された発明及び周知技術を適用することにより、刊行物１発明の「ＭＯＳトランジスタ」を、本願発明の如く、「ソースダウンパワートランジスタ」とすることは、当業者が容易になし得たことである。
　
　したがって、本願の請求項１に係る発明は、刊行物１及び２に記載された発明と、周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができるものではない。
　　　
第５　むすび　　
　以上のとおりであるから、本願は、他の請求項について検討するまでもなく拒絶されるべきものである。　　
　よって、結論のとおり審決する。