【事件の表示】
　平成１１年特許願第１５３２７２号「半導体記憶装置」拒絶査定不服審判事件〔平成１２年１２月　８日出願公開、特開２０００−３３９９６０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１１年６月１日の出願であって、平成１８年１２月１８日付けで手続補正がなされ、平成１９年８月８日付けで拒絶査定がなされ、これに対し、同年９月１３日に拒絶査定不服審判が請求されるとともに、同日付けで手続補正がなされ、その後当審において、平成２１年１１月５日付けで審尋がなされ、同年１２月１７日に回答書が提出されたものである。 
 　 
 第２　平成１９年９月１３日付けの手続補正について 
　
［補正却下の決定の結論］ 
　平成１９年９月１３日付けの手続補正（以下「本件補正」という。）を却下する。
　
［理由］ 
１　本件補正の内容 
　本件補正は、補正前の特許請求の範囲の請求項１〜１０を、補正後の特許請求の範囲の請求項１〜４と補正するとともに、発明の詳細な説明についての補正を行うものであり、補正前後の特許請求の範囲は、以下のとおりである。
　 
（１）補正前の特許請求の範囲
　「【特許請求の範囲】
　　【請求項１】　メモリセルが配列された複数のバンクを有し、前記バンクに属する所望のワード線をアドレスに応じて定められた、第１の選択信号及び第２の選択信号に基づいて選択するように構成された半導体記憶装置であって、
　前記第１の選択信号をパルス信号とするとともに、前記第１の選択信号の状態変化に基づいて変化した前記第２の選択信号の状態を所定時間保持することを特徴とする半導体記憶装置。
　　【請求項２】　前記第１の選択信号は、前記複数のバンクに共通に設けた前記第１の選択信号を発生する回路から各バンクに供給されることを特徴とする請求項１に記載の半導体記憶装置。
　　【請求項３】　前記第１の選択信号を発生する回路は、前記複数のバンクが配置された全領域の略中央に配置されることを特徴とする請求項２に記載の半導体記憶装置。
　　【請求項４】　前記パルス信号の印加によって前記第２の選択信号がアクティブ状態となり、少なくともプリチャージされるまでは前記第２の選択信号のアクティブ状態を維持するラッチ回路を有することを特徴とする請求項１に記載の半導体記憶装置。
　　【請求項５】　前記ラッチ回路は、前記第２の選択信号を発生する回路内に設けられることを特徴とする請求項４に記載の半導体記憶装置。
　　【請求項６】　前記ラッチ回路は、前記メモリセルに接続されたビット線を駆動するセンスアンプと、前記第２の選択信号に基づいて前記所望のワード線を活性化するワードデコーダとの交差位置における前記第２の選択信号を発生する回路内に配置されていることを特徴とする請求項４に記載の半導体記憶装置。
　　【請求項７】　前記バンクは複数のブロックに区切られ、
　前記ブロック毎に第２の選択信号の状態を保持するラッチ回路を備えることを特徴とする請求項１に記載の半導体記憶装置。
　　【請求項８】　前記第２の選択信号の状態を所定時間保持する回路は、サブワードデコーダ群とセンスアンプ群との交差部に配置されることを特徴とする請求項１又は７に記載の半導体記憶装置。
　　【請求項９】　複数のメモリセルアレイ単位で構成される複数のバンクと、
　前記バンクに属する所望のワード線を選択するための第１の選択信号を発生する信号発生回路とを備えた半導体記憶装置であって、
　前記メモリセルアレイ単位毎に、前記第１の選択信号をパルス信号とするとともに、前記第１の選択信号の状態変化に基づいて変化した前記第２の選択信号の状態を所定時間保持するラッチ回路を備えることを特徴とする半導体記憶装置。
　　【請求項１０】　メモリセルが配列された複数のバンクを有し、前記バンクに属する所望のワード線をアドレスに応じて定められた、主ワード選択信号と副ワード選択信号に基づいて選択するように構成された半導体記憶装置であって、
　前記主ワード選択信号をパルス信号とするとともに、前記主ワード選択信号の状態変化に基づいて変化した前記副ワード選択信号の状態を所定時間保持し、保持された信号に基づいて相補の副ワード選択信号を出力することを特徴とする半導体記憶装置。」
　
（２）補正後の特許請求の範囲
 「【特許請求の範囲】
　　【請求項１】　メモリセルが配列された複数のバンクと、
　前記複数のバンクに共通に接続するパルス状の第１の選択信号を駆動する１つのワードドライバと
を有する半導体記憶装置であって、
　前記複数のバンクの各々は、
　複数のブロックと、
　前記第１の選択信号と前記ブロックを選択するブロック選択信号とから第２の選択信号を生成するサブワード信号発生回路と
を有し、
　前記サブワード信号発生回路は、前記第１の選択信号の状態変化に基づいて変化した前記第２の選択信号の状態を所定時間保持するラッチ回路を有することを特徴とする半導体記憶装置。
　　【請求項２】　前記ワードドライバは、前記複数のバンクが配置された全領域の略中央に配置されることを特徴とする請求項１に記載の半導体記憶装置。
　　【請求項３】　前記ラッチ回路は、前記第１の選択信号の印加によって前記第２の選択信号がアクティブ状態となり、少なくともプリチャージされるまでは前記第２の選択信号のアクティブ状態を維持することを特徴とする請求項１に記載の半導体記憶装置。
　　【請求項４】　前記サブワード信号発生回路は、前記メモリセルに接続されたビット線を駆動するセンスアンプと、前記第２の選択信号に基づいて前記所望のワード線を活性化するワードデコーダとの交差位置に配置されていることを特徴とする請求項１に記載の半導体記憶装置。」
　
２　補正事項の整理 
　本件補正の補正事項を整理すると、以下のとおりである。
　
（１）補正事項１ 
　補正前の請求項１の「メモリセルが配列された複数のバンクを有し、前記バンクに属する所望のワード線をアドレスに応じて定められた、第１の選択信号及び第２の選択信号に基づいて選択するように構成された半導体記憶装置であって、　前記第１の選択信号をパルス信号とするとともに、前記第１の選択信号の状態変化に基づいて変化した前記第２の選択信号の状態を所定時間保持することを特徴とする半導体記憶装置。」を、
　補正後の請求項１の「メモリセルが配列された複数のバンクと、　前記複数のバンクに共通に接続するパルス状の第１の選択信号を駆動する１つのワードドライバとを有する半導体記憶装置であって、　前記複数のバンクの各々は、　複数のブロックと、　前記第１の選択信号と前記ブロックを選択するブロック選択信号とから第２の選択信号を生成するサブワード信号発生回路とを有し、　前記サブワード信号発生回路は、前記第１の選択信号の状態変化に基づいて変化した前記第２の選択信号の状態を所定時間保持するラッチ回路を有することを特徴とする半導体記憶装置。」と補正すること。 
　
（２）補正事項２ 
　補正前の請求項２を削除すること。
　
（３）補正事項３
　補正前の請求項３の「前記第１の選択信号を発生する回路は、」を、補正後の請求項２の「前記ワードドライバは、」と補正すること。 
　
（４）補正事項４
　補正前の請求項４の「前記パルス信号の印加によって前記第２の選択信号がアクティブ状態となり、少なくともプリチャージされるまでは前記第２の選択信号のアクティブ状態を維持するラッチ回路を有する」を、補正後の請求項３の「前記ラッチ回路は、前記第１の選択信号の印加によって前記第２の選択信号がアクティブ状態となり、少なくともプリチャージされるまでは前記第２の選択信号のアクティブ状態を維持する」と補正すること。
　
（５）補正事項５
　補正前の請求項５を削除すること。
　
（６）補正事項６
　補正前の請求項６の「前記ラッチ回路は、前記メモリセルに接続されたビット線を駆動するセンスアンプと、前記第２の選択信号に基づいて前記所望のワード線を活性化するワードデコーダとの交差位置における前記第２の選択信号を発生する回路内に配置されていることを特徴とする請求項４に記載の半導体記憶装置。」を、補正後の請求項４の「前記サブワード信号発生回路は、前記メモリセルに接続されたビット線を駆動するセンスアンプと、前記第２の選択信号に基づいて前記所望のワード線を活性化するワードデコーダとの交差位置に配置されていることを特徴とする請求項１に記載の半導体記憶装置。」と補正すること。
　
（７）補正事項７
　補正前の請求項７〜１０を削除すること。
　
３　補正の目的の適否について 
　補正事項１について検討すると、この補正は、補正前の請求項１に係る発明を限定するために必要な事項について、以下の限定を行うものである。
　
（１）補正前の請求項２に記載の「前記第１の選択信号を発生する回路」を「ワードドライバ」と言い換え、該ワードドライバについて、「前記複数のバンクに共通に接続するパルス状の第１の選択信号を駆動する１つのワードドライバ」との技術的限定を加えるものである。
　
（２）補正前の請求項７に記載の「前記バンクは複数のブロックに区切られ、」に基づいて、「前記複数のバンクの各々は、複数のブロック」を有するとの技術的限定を加えるものである。
　
（３）補正前の請求項５に記載の「前記第２の選択信号を発生する回路」を「サブワード信号発生回路」と言い換え、該サブワード信号発生回路について、「前記第１の選択信号と前記ブロックを選択するブロック選択信号とから第２の選択信号を生成する」との技術的限定を加えるものである。
　
（４）補正前の請求項４に記載の「前記第２の選択信号のアクティブ状態を維持するラッチ回路を有する」、及び、補正前の請求項５に記載の「前記ラッチ回路は、前記第２の選択信号を発生する回路内に設けられる」に基づいて、「前記第２の選択信号を発生する回路」を「サブワード信号発生回路」と言い換え、「前記サブワード信号発生回路は、前記第１の選択信号の状態変化に基づいて変化した前記第２の選択信号の状態を所定時間保持するラッチ回路を有する」との技術的限定を加えるものである。
　
　したがって、この補正は、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。 
　
　したがって、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものである。
　よって、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否かにつき、さらに検討を進める。
　
４　独立特許要件の検討 
４−１　補正後の発明 
　本件補正による補正後の請求項１に係る発明（以下「補正発明」という。）は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された事項により特定される以下のとおりのものと認める。
　
 「【請求項１】　メモリセルが配列された複数のバンクと、
　前記複数のバンクに共通に接続するパルス状の第１の選択信号を駆動する１つのワードドライバと
を有する半導体記憶装置であって、
　前記複数のバンクの各々は、
　複数のブロックと、
　前記第１の選択信号と前記ブロックを選択するブロック選択信号とから第２の選択信号を生成するサブワード信号発生回路と
を有し、
　前記サブワード信号発生回路は、前記第１の選択信号の状態変化に基づいて変化した前記第２の選択信号の状態を所定時間保持するラッチ回路を有することを特徴とする半導体記憶装置。」
　
４−２　引用刊行物に記載された発明　
４−２−１　引用例１：特開平１１−５４７２２号公報
（１）原査定の拒絶の理由に引用された特開平１１−５４７２２号公報（平成１１年２月２６日出願公開、以下「引用例１」という。）には、図１〜３，６，７と共に、次の記載がある。
　
「【０００１】
【発明の属する技術分野】本発明は、例えば６４ＭビットＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）以降のシンクロナス（Synchronous ）ＤＲＡＭ、ランバス（RambusＤＲＡＭ、シンクリンク（SynchLink ）ＤＲＡＭ等の高速にデータを転送することが可能なＤＲＡＭに適用され、
独立に動作が可能な複数のバンクを有するダイナミック型半導体記憶装置に関する。
　
「【００２７】図１は、この発明の第１の実施の形態を示すものであり、半導体チップのレイアウトを概略的に示している。この例は図４４と同様に、バンクがロー方向に割り付けられている。この場合、単純にバンクを割り付けると、前述したように、ローデコーダが共有できず、各バンクの両端にそれぞれローデコーダを配置することとなり、チップサイズが増大する。そこで、この発明では、ローデコーダを構成するデコード部とワード線駆動回路とを分離し、ローデコーダをチップの中央部に配置し、ワード線駆動回路を各バンクの両側に配置している。
【００２８】すなわち、図１において、
チップ１１内には４個のセルアレイＭ０、Ｍ１、Ｍ２、Ｍ３が配置され、各セルアレイＭ０〜Ｍ３にはそれぞれ４個のバンクが割り付けられている。
【００２９】
前記セルアレイＭ０とセルアレイＭ１の相互間、及び前記セルアレイＭ２とセルアレイＭ３の相互間には、それぞれローデコーダ部ＲＤＣ０、ＲＤＣ１が配置されている。
　
「【００３２】図２は、図１のバンクＢＫｂ（例えばｂ＝１）とローデコーダ部ＲＤＣ０の構成を示している。その他のバンクの構成もバンクＢＫｂと殆ど同様である。さらに、ローデコーダ部ＲＤＣ１側の構成も図２と同様である。図３は、図２に示すバンクＢＫｂにおける１つのメモリブロック及びその周辺の構成を示している。
【００３３】
ローデコーダ部ＲＤＣ０には、各バンクのメモリブロックＭＢＬＫに対応してローデコーダＲＤＣが配置されている。各ローデコーダＲＤＣはアドレス信号に応じて複数のメインワード線ＭＷＬｎの中から１本を選択する。
　
「【００５４】
このようにして、ローアドレスプリデコーダＲＡＰＤにより選択されたローデコーダＲＤＣからメインワード線ＭＷＬｎにパルス状の選択信号ＭＷＬｎｋが出力される。つまり、メインワード線ＭＷＬｎはバンクを活性化している間中常時選択状態とはなっていず、短時間だけ選択される。
　
「【００５６】図６は、例えばバンクＢＫ０とバンクＢＫ１の境界部に設けられた
ワード線駆動回路ＷＬＤとラッチ回路ＬＴ
ワード線ＷＬ００〜ＷＬ０３
【００５７】また、バンクＢＫ０の
ラッチ回路ＬＴ０
バンク活性化信号ＢＡＣＴｂ
メインワード線ＭＷＬ０
　
「【００６１】上記構成において、図７を参照して、ワード線駆動回路とラッチ回路の動作について説明する。クロック信号ＣＬＫに同期して、例えばバンクＢＫ０を活性化するためのコマンドＢＡ０が供給されると、前述したように、
ローデコーダＲＤＣは、プリチャージ信号ＰＲＣＨ、アドレス信号ＸＡｉ、ＸＢｊに応じてメインワード線ＭＷＬｎｋ（この場合、ＭＷＬ０）が選択される
【００６２】この時、バンクプリチャージ信号ＢＰＲＣＨｂはハイレベル、ＢＰＲＣＨｂ’はローレベルであるため、ＰＭＯＳトランジスタ６１ｍはオフ、ＰＭＯＳトランジスタ６２ｍはオンであり、
バンク活性化信号ＢＡＣＴｂはハイレベル、ＢＡＣＴｂ’はローレベルであるため、ＮＭＯＳトランジスタ６１ｎ、６１ｏがオンとなり、接続ノードＮ００がローレベルとなる。このため、ラッチ回路ＬＴ０は反転し、インバータ回路Ｉ０５の出力端がローレベルとなる。
【００６３】前記インバータ回路Ｉ０５の出力端がローレベルとなると、
インバータ回路Ｉ００〜Ｉ０３を構成するＰＭＯＳトランジスタ６１ａ〜６１ｄがオンとなる。
このワード線駆動電圧ＷＤＲＶｎｂｊがオン状態のＰＭＯＳトランジスタ６１ａ〜６１ｄを介してワード線に供給される。
１つのワード線が選択される。
　
（２）よって、引用例１には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「チップ１１内には４個のセルアレイＭ０、Ｍ１、Ｍ２、Ｍ３が配置され、各セルアレイＭ０〜Ｍ３にはそれぞれ４個のバンクが割り付けられ、
　前記セルアレイＭ０とセルアレイＭ１の相互間、及び前記セルアレイＭ２とセルアレイＭ３の相互間には、それぞれローデコーダ部ＲＤＣ０、ＲＤＣ１が配置され、各ローデコーダＲＤＣはアドレス信号に応じて複数のメインワード線ＭＷＬｎの中から１本を選択し、メインワード線ＭＷＬｎにパルス状の選択信号ＭＷＬｎｋを出力するダイナミック型半導体記憶装置であって、
　クロック信号ＣＬＫに同期して、例えばバンクＢＫ０を活性化するためのコマンドＢＡ０が供給されると、ローデコーダＲＤＣは、プリチャージ信号ＰＲＣＨ、アドレス信号ＸＡｉ、ＸＢｊに応じてメインワード線ＭＷＬｎｋ（この場合、ＭＷＬ０）が選択され、
　バンク活性化信号ＢＡＣＴｂはハイレベル、ＢＡＣＴｂ’はローレベルであるため、ＮＭＯＳトランジスタ６１ｎ、６１ｏがオンとなり、接続ノードＮ００がローレベルとなり、ラッチ回路ＬＴ０は反転し、インバータ回路Ｉ０５の出力端がローレベルとなり、前記インバータ回路Ｉ０５の出力端がローレベルとなると、インバータ回路Ｉ００〜Ｉ０３を構成するＰＭＯＳトランジスタ６１ａ〜６１ｄがオンとなり、ハイレベルのワード線駆動電圧ＷＤＲＶｎｂｊをオン状態のＰＭＯＳトランジスタ６１ａ〜６１ｄを介してワード線に供給して、１つのワード線を選択、するように動作するワード線駆動回路とラッチ回路を有するダイナミック型半導体記憶装置。」
　
４−２−２　引用例２：特開平１０−２８９５７５号公報
（１）原査定の拒絶の理由に引用された特開平１０−２８９５７５号公報（平成１０年１０月２７日出願公開、以下「引用例２」という。）には、図１と共に、次の記載がある。
　
「【００２９】図１は、本実施の形態に従うＲＡＭの構造を例示する回路図である。
１つのロウデコーダＲＤ
バンクＢＡＮＫ０，ＢＡＮＫ１
サブアレイ（ＳＵＢ−ＡＲＲＡＹ）
　
４−３　補正発明と引用発明との対比 
（１）引用発明では、「セルアレイＭ０、Ｍ１、Ｍ２、Ｍ３」は、各々複数の「バンク」を有しており、「セルアレイＭ０、Ｍ１、Ｍ２、Ｍ３」が上位の分割単位（以下「上位分割単位」という。）であり、「バンク」が下位の分割単位（以下、「下位分割単位」という。）となっている。一方、補正発明においては、「バンク」が複数の「ブロック」を有しているから、「バンク」が上位分割単位、「ブロック」が下位分割単位となっている。したがって、引用発明の「セルアレイＭ０、Ｍ１、Ｍ２、Ｍ３」と、補正発明の「バンク」は、「メモリセルが配列された複数の上位分割単位」である点で共通する。
　
（２）引用発明の「パルス状の選択信号ＭＷＬｎｋ」は、補正発明の「パルス状の第１の選択信号」に相当する。また、引用発明ではローデコーダ部ＲＤＣ０内の各ローデコーダＲＤＣがアドレス信号に応じて複数のメインワード線ＭＷＬｎの中から１本を選択し、メインワード線ＭＷＬｎにパルス状の選択信号ＭＷＬｎｋを出力しているから、引用発明の「ローデコーダ部ＲＤＣ０」は、補正発明の「ワードドライバ」に相当する。
　そして、引用発明の「ローデコーダ部ＲＤＣ０」は、セルアレイＭ０とセルアレイＭ１の相互間に配置されており、１つのローデコーダ部ＲＤＣ０がセルアレイＭ０とセルアレイＭ１の両方にパルス状の選択信号ＭＷＬｎｋを出力している。ここで、上記（１）に記載したように、引用発明の「セルアレイＭ０」と「セルアレイＭ１」は、補正発明の「バンク」と「上位分割単位」である点で共通するから、引用発明の「ローデコーダ部ＲＤＣ０」と補正発明の「ワードドライバ」は、「複数の上位分割単位に共通に接続するパルス状の第１の選択信号を駆動するワードドライバ」である点で共通する。
　
（３）引用発明の「ダイナミック型半導体記憶装置」は、引用発明の「半導体記憶装置」に相当する。
　
（４）引用発明の「４個のバンク」は、各セルアレイＭ０〜Ｍ３のそれぞれが有しているものであるから、上記（１）に記載したように、セルアレイＭ０〜Ｍ３が「上位分割単位」であり、４個のバンクが「下位分割単位」となっており、補正発明における「下位分割単位」である「ブロック」に対応する。よって、引用発明の「各セルアレイＭ０〜Ｍ３にはそれぞれ４個のバンクが割り付けられ」と、補正発明の「前記複数のバンクの各々は、複数のブロック」「を有し、」は、「前記複数の上位分割単位の各々は、複数の下位分割単位を有」する点で共通する。
　
（５）引用発明の「ワード線」は、補正発明の「第２の選択信号」に相当する。そして、引用発明の「ワード線駆動回路とラッチ回路」は、ハイレベルのワード線駆動電圧ＷＤＲＶｎｂｊをワード線に供給して１つのワード線を選択しているから、補正発明の「第２の選択信号を生成するサブワード信号発生回路」に相当する。
　そして、引用発明の「ワード線駆動回路とラッチ回路」は、１つのワード線を選択する際に、ＮＭＯＳトランジスタ６１ｏに入力されるメインワード線ＭＷＬｎｋと、ＮＭＯＳトランジスタ６１ｎに入力されるバンク活性化信号ＢＡＣＴｂを用いている。ここで、メインワード線ＭＷＬｎｋとは、上記（２）に記載したように、補正発明の「第１の選択信号」に相当するものである。また、バンク活性化信号ＢＡＣＴｂとは、バンクを選択する信号であるところ、上記（４）に記載したように、引用発明の「バンク」と補正発明の「ブロック」はともに「下位分割単位」である点で共通しているから、引用発明の「バンク活性化信号ＢＡＣＴｂ」と、補正発明の「前記ブロックを選択するブロック選択信号」は、「下位分割単位を選択する下位分割単位選択信号」である点で共通する。
　よって、引用発明の、メインワード線ＭＷＬｎｋとバンク活性化信号ＢＡＣＴｂとからワード線を選択する「ワード線駆動回路とラッチ回路」と、補正発明の「前記第１の選択信号と前記ブロックを選択するブロック選択信号とから第２の選択信号を生成するサブワード信号発生回路」とは、「前記第１の選択信号と前記下位分割単位を選択する下位分割単位選択信号とから第２の選択信号を生成するサブワード信号発生回路」である点で共通する。
　
（６）引用発明の「ワード線駆動回路とラッチ回路」におけるラッチ回路は、メインワード線ＭＷＬｎｋが入力されるＮＭＯＳトランジスタ６１ｏと、バンク活性化信号ＢＡＣＴｂが入力されるＮＭＯＳトランジスタ６１ｎによって状態の変化する接続ノードＮ００のレベルをラッチするとともに、接続ノードＮ００のレベルをインバータ回路Ｉ００によってワード線ＷＬ００として駆動している。上記（２）に記載したように引用発明の「メインワード線ＭＷＬｎｋ」は補正発明の「第１の選択信号」に相当し、上記（５）に記載したように引用発明の「ワード線」は補正発明の「第２の選択信号」に相当するから、引用発明の「ワード線駆動回路とラッチ回路」がメインワード線ＭＷＬｎｋの状態変化に基づいて変化した接続ノードＮ００のレベルをラッチするラッチ回路を有する構成は、補正発明の「前記サブワード信号発生回路は、前記第１の選択信号の状態変化に基づいて変化した前記第２の選択信号の状態を所定時間保持するラッチ回路を有する」構成に相当する。
　
（７）以上のことを踏まえると、補正発明と引用発明とは、 
 「メモリセルが配列された複数の上位分割単位と、
　前記複数の上位分割単位に共通に接続するパルス状の第１の選択信号を駆動するワードドライバと
を有する半導体記憶装置であって、
　前記複数の上位分割単位の各々は、
　複数の下位分割単位と、
　前記第１の選択信号と前記下位分割単位を選択する下位分割単位選択信号とから第２の選択信号を生成するサブワード信号発生回路と
を有し、
　前記サブワード信号発生回路は、前記第１の選択信号の状態変化に基づいて変化した前記第２の選択信号の状態を所定時間保持するラッチ回路を有することを特徴とする半導体記憶装置。」
　
　である点で一致し、以下の点で相違する。 
　
（相違点１）
　補正発明では、上位分割単位が「バンク」であり、下位分割単位が「ブロック」であるのに対して、引用発明では、上位分割単位が「セルアレイＭ０、Ｍ１、Ｍ２、Ｍ３」であり、下位分割単位が「バンク」である点。
　
（相違点２）
　補正発明では、「１つのワードドライバ」を有するのに対して、引用発明では、２つの「ローデコーダ部ＲＤＣ０」と「ローデコーダ部ＲＤＣ１」を有する点。
　
４−４　当審の判断 
（１）相違点１について
　引用発明では、上位分割単位が「セルアレイＭ０、Ｍ１、Ｍ２、Ｍ３」であり、下位分割単位が「バンク」となっているが、この発明は上位分割単位と下位分割単位の階層構造を備えたメモリ回路に汎用的に適用可能な技術であることは、当業者にとって明らかである。
　そして、一般に、半導体記憶装置を階層構造で構築するに際し、上位分割単位をバンクとし、各バンク内に下位分割単位であるブロックを複数設ける構成とすることは、例えば、引用例２の【００２９】に、上位分割単位を「バンクＢＡＮＫ０，ＢＡＮＫ１」とし、下位分割単位を「サブアレイ（ＳＵＢ−ＡＲＲＡＹ）」というブロックとした構造のＲＡＭが記載されているように、当業者において周知であるから、引用発明を当該周知の半導体記憶装置に適用して、本願発明の如く、上位分割単位を「バンク」、下位分割単位を「ブロック」とすることは当業者が容易に想到し得た事項である。
　
（２）相違点２について
　引用発明では、２つの「ローデコーダ部ＲＤＣ０」と「ローデコーダ部ＲＤＣ１」を有しているが、ローデコーダ部ＲＤＣ０はセルアレイＭ０とセルアレイＭ１の相互間に配置されるものであり、ローデコーダ部ＲＤＣ１はセルアレイＭ２とセルアレイＭ３の相互間に配置されるものである。よって、例えばセルアレイＭ０とセルアレイＭ１に注目すると、接続しているローデコーダ部はＲＤＣ０の１つのみであり、１つのローデコーダ部ＲＤＣ０がセルアレイＭ０とセルアレイＭ１という複数のセルアレイに共通に接続されている。
　メモリ回路の記憶容量をどの程度にするかは当業者が適宜選択し得る設計事項であり、引用発明において記憶容量を半分にするために、セルアレイＭ０，Ｍ１及びローデコーダ部ＲＤＣ０からなる回路と、セルアレイＭ２，Ｍ３及びローデコーダ部ＲＤＣ１からなる回路のうちのいずれか一方のみを用いるようにして、複数のセルアレイＭ０，Ｍ１及び１つのローデコーダ部ＲＤＣ０とすること、すなわち、本願発明の如く、「１つのワードドライバ」とすることは当業者が容易に想到し得た事項である。
　また、引用例２の【００２９】に１つのロウデコーダＲＤと２つのバンクＢＡＮＫ０，ＢＡＮＫ１とすることが記載されており、引用例２のロウデコーダＲＤは引用発明のローデコーダ部に対応するものであるから、この点からも、引用発明においてローデコーダ部を１つとすること、すなわち、本願発明の如く、「１つのワードドライバ」とすることは当業者が容易に想到し得た事項である。
　
　以上のとおり、補正発明は、従来周知の技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。 
　
４−５　独立特許要件についてのまとめ 
　以上のとおりであるから、本件補正は、本件補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであり、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。 
　
５　本件補正についてのむすび 
　以上検討したとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないので、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
第３　本願発明について 
１　本願発明 
　平成１９年９月１３日付けの手続補正は上記のとおり却下されたので、本願の請求項１〜１０に係る発明は、平成１８年１２月１８日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１０に記載された事項により特定されるとおりのものであり、その内の請求項１に係る発明（以下「本願発明」という。）は、以下のとおりのものと認める。
　
 「【請求項１】　メモリセルが配列された複数のバンクを有し、前記バンクに属する所望のワード線をアドレスに応じて定められた、第１の選択信号及び第２の選択信号に基づいて選択するように構成された半導体記憶装置であって、
　前記第１の選択信号をパルス信号とするとともに、前記第１の選択信号の状態変化に基づいて変化した前記第２の選択信号の状態を所定時間保持することを特徴とする半導体記憶装置。」
　
２　引用刊行物に記載された発明 
　原査定の拒絶の理由に引用された引用例１には、上記第２の４−２−１（２）で認定したとおりの発明（引用発明）が記載されているものと認められる。
　
３　対比・判断 
　上記第２の３で検討したように、補正発明は、本願発明に対して技術的な限定を加えたものである。逆に言えば、補正前の発明（本願発明）は、補正発明から、このような限定をなくしたものである。
　そうすると、本願発明の構成要件をすべて含み、これをより限定したものである補正発明が、上記第２の４において検討したとおり、従来周知の技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、引用発明に基づいて当業者が容易に発明をすることができたものということができる。
　
４　まとめ 
　以上検討したとおり、本願発明は、従来周知の技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　
第４　むすび 
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶すべきものである。 
　よって、結論のとおり審決する。