【事件の表示】
　平成１０年特許願第３６５８８５号「マルチポートＳＲＡＭ」拒絶査定不服審判事件〔平成１２年　９月　８日出願公開、特開２０００−２４３０８７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１０年１２月２４日（パリ条約による優先権主張１９９７年１２月２７日、大韓民国）に出願した特願平１０−３６５８８５号であって、拒絶理由通知に応答して平成１９年４月３日付けで手続補正がなされたが、同年７月３日付けで拒絶査定がなされ、これに対し、同年１０月９日に拒絶査定に対する審判請求がなされるとともに、同年１１月７日付けで手続補正がなされ、その後当審において、平成２１年１２月３日付けで審尋がなされたものである。
　
２．平成１９年１１月７日付けの手続補正（以下「本件補正」という。）について
　［補正の却下の決定の結論］
　平成１９年１１月７日付けの手続補正を却下する。
　
　［理由］
（１）本件補正の内容
　本件補正は、特許請求の範囲を補正するとともに、明細書の００１６段落及び００１８段落〜００２０段落を補正するものであって、補正後の特許請求の範囲の請求項１及び２（以下「補正後請求項１」及び「補正後請求項２」という。）は以下のとおりである。
　
　「【請求項１】
　外部のライトワードラインドライバーの出力信号に応じて、ライトビットライン及びライトビットバーラインから入力したデータ信号をラッチするデータラッチ部と、
　前記データラッチ部にラッチされた前記データ信号を伝達する第１ドライバトランジスタ及び第２ドライバトランジスタを有する駆動部と、
　外部のリードワードラインドライバーの出力信号に応じて、前記駆動部から伝達される前記データ信号を複数のリードビットライン及び複数のリードビットバーラインにそれぞれ出力する少なくとも２つ以上のリードポートと、を備え、
　前記リードポートの各々は、
　外部の前記リードワードラインドライバーの出力信号がゲート端子に印加され、ドレイン端子が前記リードビットラインに連結された第５ＮＭＯＳトランジスタと、
　外部の前記リードワードラインドライバーの出力信号がゲート端子に印加され、ドレイン端子が前記リードビットバーラインに連結された第６ＮＭＯＳトランジスタと、から構成され、前記リードポートのそれぞれの入力端子が前記駆動部に共通に接続され、
　前記駆動部は、
　ソース端子に接地電圧が印加し、ドレイン端子が前記リードポートの各々の第５ＮＭＯＳトランジスタのソース端子に共通に連結され、前記ライトビットバーラインの信号に従属して駆動する、前記第１ドライバトランジスタとしての第７ＮＭＯＳトランジスタと、
　ソース端子に接地電圧が印加し、ドレイン端子が前記リードポートの各々の第６ＮＭＯＳトランジスタのソース端子に共通に連結され、前記ライトビットラインの信号に従属して駆動する、前記第２ドライバトランジスタとしての第８ＮＭＯＳトランジスタと、から構成されることを特徴とするマルチポートＳＲＡＭ。
　【請求項２】
　前記データラッチ部は、
　ソース端子に電源電圧が印加する第１ＰＭＯＳトランジスタと、該第１ＰＭＯＳトランジスタのドレイン端子にドレイン端子が連結され、ソース端子に接地電圧が印加する第１ＮＭＯＳトランジスタと、を備えた第１ＣＭＯＳインバータと、
　ソース端子に電源電圧が印加する第２ＰＭＯＳトランジスタと、該第２ＰＭＯＳトランジスタのドレイン端子にドレイン端子が連結され、ソース端子に接地電圧が印加する第２ＮＭＯＳトランジスタと、を備えた第２ＣＭＯＳインバータと、
　ゲート端子に前記ライトワードラインドライバーの出力信号が印加し、ソース端子に前記第１ＣＭＯＳインバータの出力信号が印加し、ドレイン端子が前記ライトビットラインに連結された第３ＮＭＯＳトランジスタと、
　ゲート端子に前記ライトワードラインドライバーの出力信号が印加し、ソース端子に前記第２ＣＭＯＳインバータの出力信号が印加し、ドレイン端子が前記ライトビットバーラインに連結された第４ＮＭＯＳトランジスタと、から構成され、
　前記第１ＣＭＯＳインバータの出力端は、前記第２ＣＭＯＳインバータの入力端に連結され、前記第１ＣＭＯＳインバータの入力端は、前記第２ＣＭＯＳインバータの出力端に連結されたことを特徴とする請求項１記載のマルチポートＳＲＡＭ。」
　
（２）補正事項の整理
　本件補正による補正事項を整理すると以下のとおりである。
　
［補正事項１］
　補正前の請求項１を引用する補正前の請求項３を補正後の請求項１とすること。
　
［補正事項２］
　補正前の請求項１、請求項４及び請求項５を削除すること。
　
［補正事項３］
　補正前の明細書の００１６段落を補正後の明細書の００１６段落と補正すること。
　
［補正事項４］
　補正前の明細書００１８段落〜００２０段落を削除すること。
　
（３）補正の目的、及び新規事項追加の有無
（３−１）補正事項１について
　補正事項１についての補正は、補正前の請求項３に係る発明における発明特定事項である「第１ドライバトランジスタ」及び「第２ドライバトランジスタ」の機能を限定する補正であるから、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、当該補正が、願書に最初に添付した明細書及び願書に最初に添付した図面（以下、願書に最初に添付した明細書、願書に最初に添付した図面を、各々「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。）に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）及び第４項に規定する要件を満たすものである。
　
（３−２）補正事項２について
　補正事項２についての補正は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。また、当該補正が当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法１７条の２第３項及び第４項に規定する要件を満たすものである。
　
（３−３）補正事項３及び４について
　補正事項３及び４についての補正は、特許請求の範囲の補正と整合を取るためのものであり、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法１７条の２第３項に規定する要件を満たすものである。
　
　次に、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かについて以下に検討する。
　
（４）独立特許要件について
（４−１）補正後の発明
　補正後の請求項１及び２に係る発明は、平成１９年１１月７日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１及び２に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正後の発明」という。）は、請求項１に記載された事項により特定される上記２．（１）の請求項１の箇所に記載されたとおりのものである。
　
（４−２）引用刊行物に記載された発明
（４−２−１）引用刊行物１
　本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平６−２８８６５号公報（以下「引用例１」という。）には、図２とともに、以下の事項が記載されている。
　
　「【０００５】
【発明が解決しようとする課題】上述したように、従来の半導体記憶装置（ＳＲＡＭ）では、セルのデータ保持ノードがトランジスタを介してビット線に接続されているため、前サイクルのライトデータやリードデータがビット線に残っていると、当該サイクルのセルデータに干渉してセルデータの破壊が起こることがある。そこで、従来の半導体記憶装置では、前サイクルのライトデータやリードデータがビット線に残らないようにビット線のリセット期間が必要となっている。しかしながら、この前サイクルデータのビット線リセット期間は、高速動作の妨げになる。」
　「【０００９】
【作用】本発明の半導体記憶装置によれば、ビット線対は、書き込み用ビット線対WBL,WBLZおよび読み出し用ビット線対RBL,RBLZにより独立に構成される。さらに、書き込み用ビット線対WBL,WBLZおよび読み出し用ビット線対RBL,RBLZとセルMC;MCi,MCjとの間には、それぞれ専用の書き込み用アクセス手段Trw1,Trw2および読み出し用アクセス手段Trr1,Trr2,Trr3,Trr4が設けられている。」
　「【００１３】図２は図１の半導体記憶装置におけるセルの構造例を示す回路図である。同図に示されるように、セルMCは、２つの書き込み用トランジスタTrw1,Trw2を介して書き込み用ワード線WLWおよび書き込み用ビット線WBL,WBLZに接続されると共に、４つの読み出し用トランジスタTrr1,Trr2,Trr3,Trr4を介して読み出し用ワード線WLRおよび読み出し用ビット線対RBL,RBLZに接続されている。
【００１４】各書き込み用トランジスタTrw1,Trw2のゲートは書き込み用ワード線WLWに接続され，ソースおよびドレインは書き込み用ビット線対WBL,WBLZおよびセルMCの２つのデータ保持ノードN1,N2にそれぞれ接続されている。さらに、読み出し用トランジスタTrr1,Trr2のゲートはデータ保持ノードN1,N2に接続され、ソースは低電位電源Vssに接続され，ドレインは読み出し用トランジスタTrr3,Trr4のソースに接続されている。また、読み出し用トランジスタTrr3,Trr4のゲートは読み出し用ワード線WLRに接続され，ドレインは読み出し用ビット線対RBL,RBLZに接続されている。」
　
　ここにおいて、００１４段落の「各書き込み用トランジスタTrw1,Trw2のゲートは書き込み用ワード線WLWに接続され，ソースおよびドレインは書き込み用ビット線対WBL,WBLZおよびセルMCの２つのデータ保持ノードN1,N2にそれぞれ接続されている。」との記載及び図２に注目すると、「セルMC」は、「書き込み用ワード線WLW」の信号に応じて、「書き込み用ビット線」「WBL」及び「書き込み用ビット線」「WBLZ」から入力したデータ信号を「保持」していることは明らかである。
　また、００１４段落の「読み出し用トランジスタTrr1,Trr2のゲートはデータ保持ノードN1,N2に接続され、ソースは低電位電源Vssに接続され，ドレインは読み出し用トランジスタTrr3,Trr4のソースに接続されている。また、読み出し用トランジスタTrr3,Trr4のゲートは読み出し用ワード線WLRに接続され，ドレインは読み出し用ビット線対RBL,RBLZに接続されている。」との記載及び図２に注目すると、「セルMC」に「保持」されたデータ信号を伝達する「読み出し用トランジスタTrr1」及び「読み出し用トランジスタ」「Trr2」が示されている。
　同じ記載箇所から、「読み出し用トランジスタTrr3」及び「読み出し用トランジスタ」「Trr4」は、「読み出し用ワード線WLR」の信号に応じて、「読み出し用トランジスタTrr1」及び「読み出し用トランジスタ」「Trr2」から伝達される前記データ信号を「読み出し用ビット線RBL」及び「読み出し用ビット線」「RBLZ」にそれぞれ出力している。さらに、「読み出し用トランジスタTrr3」は、「読み出し用ワード線WLR」の信号が「ゲート」端子に印加され、「ドレイン」端子が「読み出し用ビット線RBL」に連結されており、「読み出し用トランジスタ」「Trr4」は、「読み出し用ワード線WLR」の信号が「ゲート」端子に印加され、「ドレイン」端子が「読み出し用ビット線」「RBLZ」に連結されており、「読み出し用トランジスタTrr3」及び「読み出し用トランジスタ」「Trr4」の入力端子が「読み出し用トランジスタTrr1」及び「読み出し用トランジスタ」「Trr2」に接続されている。
　さらに、上記記載箇所から、「読み出し用トランジスタTrr1」及び「読み出し用トランジスタ」「Trr2」は、「ソース」端子に「低電位電源Vss」が印加され、「ドレイン」端子が「読み出し用トランジスタTrr3」の「ソース」端子に連結され、「書き込み用ビット線WBL」の信号に従属して駆動する、「読み出し用トランジスタTrr1」と、
「ソース」端子に「低電位電源Vss」が印加され、「ドレイン」端子が「読み出し用トランジスタ」「Trr4」の「ソース」端子に連結され、「書き込み用ビット線」「WBLZ」の信号に従属して駆動する、「読み出し用トランジスタ」「Trr2」から構成されている。
　
　以上を総合すると、引用例１には、以下の発明（以下「引用例１発明」という。）が記載されているものと認められる。
　
　「書き込み用ワード線WLWの信号に応じて、書き込み用ビット線WBL及び書き込み用ビット線WBLZから入力したデータ信号を保持するセルMCと、前記セルMCに保持されたデータ信号を伝達する読み出し用トランジスタTrr1及び読み出し用トランジスタTrr2と、
　読み出し用ワード線WLRの信号に応じて、前記読み出し用トランジスタTrr1及び読み出し用トランジスタTrr2から伝達される前記データ信号を読み出し用ビット線RBL及び読み出し用ビット線RBLZにそれぞれ出力する読み出し用トランジスタTrr3及び読み出し用トランジスタTrr4と、
　前記読み出し用トランジスタTrr3及び前記読み出し用トランジスタTrr4は、
　前記読み出し用ワード線WLRの信号がゲート端子に印加され、ドレイン端子が読み出し用ビット線RBLに連結された前記読み出し用トランジスタTrr3と、
　前記読み出し用ワード線WLRの信号がゲート端子に印加され、ドレイン端子が読み出し用ビット線RBLZに連結された前記読み出し用トランジスタTrr4と、から構成され、前記読み出し用トランジスタTrr3及び前記読み出し用トランジスタTrr4の入力端子が前記読み出し用トランジスタTrr1及び前記読み出し用トランジスタTrr2に接続され、
　前記読み出し用トランジスタTrr1及び前記読み出し用トランジスタTrr2は、
　ソース端子に低電位電源Vssが印加し、ドレイン端子が前記読み出し用トランジスタTrr3のソース端子に連結され、前記書き込み用ビット線WBLの信号に従属して駆動する読み出し用トランジスタTrr1と、
　ソース端子に低電位電源Vssが印加し、ドレイン端子が前記読み出し用トランジスタTrr4のソース端子に連結され、前記書き込み用ビット線WBLZの信号に従属して駆動する、前記読み出し用トランジスタTrr2と、から構成されることを特徴とするＳＲＡＭ。」
　
（４−２−２）引用刊行物２
　本願の優先権主張の日前に外国において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である国際公開第９７／１２３７０号（以下「引用例２」という。）には、図２とともに、以下の事項が記載されている。
　
　「背景技術
　メモリへの並列アクセス、例えば、第１ポートを介する第１メモリ位置の読み出しと、第２ポートを介する第２メモリ位置の書き込みとを同時に行うことのできる、複数のポートを有するマルチポートメモリは周知である。」（第１ページ第４行〜第７行の訳文）
　「本発明の目的
　前記複数の読取スイッチ、前記複数の書込スイッチ、前記複数の読取ビット線、複数の書込ビット線、複数の可能化線により、既知のセルの構成は半導体基板の面積を多く必要とするものになっている。この発明の目的は、同じ記憶容量を有する従来技術の装置よりも、大幅に少ない基板面積しか必要としない、所定の記憶容量を有する電子回路を提供することである。」（第１ページ第２１行〜第２７行の訳文）
　「図２は、メモリセル１００のトランジスタ図で示すＳＲＡＭの実施例である。ここで、記憶素子１０２は、ＶＤＤとＧＮＤとの間に直列にＰＦＥＴ２４０、２４２とＮＦＥＴ２４４、２４６とを各々有する２個の交差結合されたインバータを備えている。ＳＲＡＭ記憶素子１０２の対称性のために、スイッチ１０４〜１１２及びビットライン１１４〜１２２に加えて、スイッチ２０４、２０６、２０８、２１０、２１２と相補ビットライン２１４、２１６、２１８、２２０、２２２が設けられている。スイッチ１０４〜１１２と２０４〜２１２は各々ＮＦＥＴを有しかつ選択信号ＷＬ０〜ＷＬ４によって対で制御される。また書込可能化素子１２８と読取可能化素子１３０とに加えて、対称配置された書込可能化素子２２８と読取可能化素子２３０とがある。書込可能化素子１２８は、スイッチ１０４〜１１２とインバータ２４０／２４４の入力端子との間に接続された導電チャネルを有するＮＦＥＴであって、書込可能化信号ＷＲＥＮを受け取るようになっているＮＦＥＴを備える。書込可能化素子２２８は、スイッチ２０４〜２１２とインバータ２４２／２４６の入力端子との間に接続された導電チャネルを有するＮＦＥＴであって、書込可能化信号ＷＲＥＮを受け取るようになっているＮＦＥＴを備える。読取可能化素子１３０は、導電チャネルがスイッチ１０４〜１１２とＧＮＤとの間に設けられたＮＦＥＴであって、制御電極がインバータ２４０／２４４の出力端子へ接続されたＮＦＥＴを備えている。読取可能化素子２３０は、導電チャネルがスイッチ２０４〜２１２とＧＮＤとの間に設けられたＮＦＥＴであって、制御電極がインバータ２４２／２４６の出力端子へ接続されたＮＦＥＴを備えている。ビットライン１１４〜１２２（２１４〜２２２）をプリチャージするための（図示されていない）プリチャージ機構は、インバータ２４０／２４４（２４２〜２４６）の出力が論理値低である場合に、ビットライン１１４〜１２２（２１４〜２２２）のうちの選択された一つのビットラインに論理値高を生じるように作用する。」（第３ページ第１２行〜第３２行の訳文）
　
　ここにおいて、上記記載及び図２に注目すると、「ＳＲＡＭ記憶素子１０２」にラッチされたデータ信号を伝達する「読取可能化素子１３０」及び「読取可能化素子２３０」が示されているのは明らかである。
　同様に、「選択信号ＷＬ０〜ＷＬ４」に応じて、「読取可能化素子１３０」及び「読取可能化素子２３０」から伝達されるデータ信号を「ビットライン１１４〜１２２」及び「相補ビットライン」「２１４〜２２２」にそれぞれ出力する「スイッチ１０４〜１１２」及び「スイッチ２０４〜２１２」とを備え、「スイッチ１０４〜１１２」及び「スイッチ２０４〜２１２」のそれぞれの入力端子が「読取可能化素子１３０」及び「読取可能化素子２３０」に共通に接続されていることは明らかである。
　また、「ＳＲＡＭ記憶素子１０２」は、「ビットライン１１４〜１２２」及び「相補ビットライン」「２１４〜２２２」を有しているのだから、「マルチポートＳＲＡＭ」であることも明白である。
　
　以上を総合すると、引用例２には、以下の発明（以下「引用例２発明」という。）が記載されているものと認められる。
　
　「ＳＲＡＭ記憶素子１０２にラッチされたデータ信号を伝達する読取可能化素子１３０及び読取可能化素子２３０と、
　選択信号ＷＬ０〜ＷＬ４に応じて、読取可能化素子１３０及び読取可能化素子２３０から伝達されるデータ信号をビットライン１１４〜１２２及び相補ビットライン２１４〜２２２にそれぞれ出力するスイッチ１０４〜１１２及びスイッチ２０４〜２１２とを備え、スイッチ１０４〜１１２及びスイッチ２０４〜２１２のそれぞれの入力端子が読取可能化素子１３０及び読取可能化素子２３０に共通に接続されることを特徴とするマルチポートＳＲＡＭ。」
　
（４−３）対比
　以下に補正後の発明と引用例１発明とを対比する。
　引用例１発明の「書き込み用ワード線WLW」、「書き込み用ビット線WBLZ」、「書き込み用ビット線WBL」、「保持」、「セルMC」、「読み出し用トランジスタTrr1及び読み出し用トランジスタTrr2」、「読み出し用ワード線WLR」、「読み出し用ビット線RBL」、「読み出し用ビット線RBLZ」、「読み出し用トランジスタTrr3」、「読み出し用トランジスタTrr4」、「読み出し用トランジスタTrr3及び読み出し用トランジスタTrr4」は、それぞれ、補正後の発明の「ライトワードライン」、「ライトビットライン」、「ライトビットバーライン」、「ラッチ」、「データラッチ部」、「駆動部」、「リードワードライン」、「リードビットライン」、「リードビットバーライン」、「第５ＮＭＯＳ」、「第６ＮＭＯＳ」、「リードポート」に相当する。
　さらに、引用例１発明の「読み出し用トランジスタTrr1」は、補正後の発明の「第１ドライバトランジスタ」及び「第１ドライバトランジスタとしての第７ＮＭＯＳトランジスタ」に相当する。
　同様に、引用例１発明の「読み出し用トランジスタTrr2」は、補正後の発明の「第２ドライバトランジスタ」及び「第２ドライバトランジスタとしての第８ＮＭＯＳトランジスタ」に相当する。
　また、引用例１発明の「低電位電源Vss」は、引用例１の図２に記載された「読み出し用トランジスタTrr1」及び「読み出し用トランジスタTrr2」のソース端子が接地記号と接続されていることから、補正後の発明の「接地電圧」に相当する。
　
　さらに、引用例１発明の「書き込み用ワード線WLWの信号に応じて」は、補正後の発明の「外部のライトワードラインドライバーの出力信号に応じて」に対応しており、両者は、「ライトワードラインの信号に応じて」制御している点で共通する。
　同様に、引用例１発明の「読み出し用ワード線WLRの信号に応じて」、「前記読み出し用ワード線WLRの信号がゲート端子に印加され」は、それぞれ、補正後の発明の「外部のリードワードラインドライバーの出力信号に応じて」、「外部の前記リードワードラインドライバーの出力信号がゲート端子に印加され」に対応しており、両者は、「リードワードラインの信号に応じて」制御している点、「リードワードラインの信号がゲート端子に印加され」ている点で共通する。
　
　したがって、補正後の発明と引用例１発明とは、
　「ライトワードラインの信号に応じて、ライトビットライン及びライトビットバーラインから入力したデータ信号をラッチするデータラッチ部と、
　前記データラッチ部にラッチされた前記データ信号を伝達する第１ドライバトランジスタ及び第２ドライバトランジスタを有する駆動部と、
　リードワードラインの信号に応じて、前記駆動部から伝達される前記データ信号をリードビットライン及びリードビットバーラインにそれぞれ出力するリードポートと、を備え、
　前記リードポートは、
　前記リードワードラインの信号がゲート端子に印加され、ドレイン端子が前記リードビットラインに連結された第５ＮＭＯＳトランジスタと、
　前記リードワードラインの信号がゲート端子に印加され、ドレイン端子が前記リードビットバーラインに連結された第６ＮＭＯＳトランジスタと、から構成され、前記リードポートの入力端子が前記駆動部に接続され、
　前記駆動部は、
　ソース端子に接地電圧が印加し、ドレイン端子が前記リードポートの第５ＮＭＯＳトランジスタのソース端子に連結され、前記ライトビットバーラインの信号に従属して駆動する、前記第１ドライバトランジスタとしての第７ＮＭＯＳトランジスタと、
　ソース端子に接地電圧が印加し、ドレイン端子が前記リードポートの第６ＮＭＯＳトランジスタのソース端子に連結され、前記ライトビットラインの信号に従属して駆動する、前記第２ドライバトランジスタとしての第８ＮＭＯＳトランジスタと、から構成されることを特徴とするＳＲＡＭ。」
　である点で一致し、以下の点で相違する。
　
（相違点１）
　補正後の発明は、「ライトワードラインの信号」が「外部のライトワードラインドライバーの出力信号」であり、「リードワードラインの信号」が「外部のリードワードラインドライバーの出力信号」であるのに対して、引用例１発明では、そのような特定がされていない点。
　
（相違点２）
　補正後の発明は、「少なくとも２つ以上のリードポート」を備え、「前記リードポートのそれぞれの入力端子が前記駆動部に共通に接続され」ているのに対して、引用例１発明は、一つのリードポートを有している点。
　
（４−４）判断
（４−４−１）相違点１について
　引用例１発明において、「ライトワードラインの信号」及び「リードワードラインの信号」を発生するための回路が必要なことは明らかであり、その回路として、「ライトワードラインドライバー」及び「リードワードラインドライバー」を採用し、その「ドライバー」をＳＲＡＭの外部に設けることは当業者が適宜なし得る。
　
（４−４−２）相違点２について
　引用例１発明と引用例２発明とはＳＲＡＭという同一の技術分野に属し、かつ、引用例２発明の「この発明の目的は、同じ記憶容量を有する従来技術の装置よりも、大幅に少ない基板面積しか必要としない、所定の記憶容量を有する電子回路を提供することである。」（引用例２の第１ページ第２５行〜第２７行の訳文）という課題はメモリの技術分野における一般的なものであるから、引用例１発明に対して引用例２発明を適用することは当業者であれば容易に想到し得た事項である。
　ここで、引用例１発明は引用例２発明と異なり、ライトビットラインとリードビットラインが別々に設けられているが、ライトビットラインとリードビットラインが別々に設けられているメモリにおいて、リードビットラインのみを複数設けてリードポートをマルチポート化することは、例えば、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平４−３２４１８９号公報には、図１とともに、「トランジスタＧＲ１〜ＧＲ４はそれぞれ、読み出し用ワ−ド線ＷＲ１〜ＷＲ４の少なくとも１つが選択された時にオンすることにより、ビット線（読み出しポ−トＰＲ１〜ＰＲ４）とトランジスタ１２または１４とを互いに電気的に接続する。これにより、ラッチ回路１０がラッチしているデ−タはビット線へ伝えられ、デ−タが読み出される。」（００１４段落）と記載されており、また、本願の優先権主張の日前に日本国内において頒布された刊行物である特開平７−１６１１８８号公報には、図７及び図８とともに、「一般に、この種のマルチポートメモリセル回路では、データ読み出し用ポートが複数存在しても、データ書き込み用ポートは１つの場合が多い。」（００１９段落）と記載されているように周知技術である。
　このように、リードビットラインのみを複数設けてリードポートをマルチポート化することは周知技術であることから、引用例１発明に対して引用例２発明の「スイッチ１０４〜１１２及びスイッチ２０４〜２１２（補正後の発明の「少なくとも２つ以上の」「ポート」に相当）のそれぞれの入力端子が読取可能化素子１３０及び読取可能化素子２３０（補正後の発明の「駆動部」に相当）に共通に接続される」構成を適用するに当たり、リードビットラインのみを複数設けてリードポートをマルチポート化する上記周知技術を適用して、補正後の発明のように、「少なくとも２つ以上のリードポート」を備え、「前記リードポートのそれぞれの入力端子が前記駆動部に共通に接続され」る構成とすることは当業者が容易に想到し得た事項である。
　
（４−４−３）判断についてのまとめ
　以上検討したとおり、補正後の発明は、当業者における周知技術を勘案することにより、引用例１及び２に記載された発明（引用例１発明及び引用例２発明）に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
（４−５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲により特定される発明が特許出願の際独立して特許を受けることができるものではないから、特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しないものである。
　
（５）補正却下の決定についてのむすび 
　以上のとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。 
　
３．本願発明
　本件補正は上記のとおり却下されたので、本願の請求項１〜５に係る発明は、平成１９年４月３日付けの明細書及び図面の記載からみて、その特許請求の範囲１〜５に記載された事項により特定されるとおりのものであり、そのうちの請求項３に係る発明（以下「本願発明」という。）は、請求項３に記載された事項により特定される以下のとおりのものである。（なお、請求項３は請求項１を引用しているため、便宜上、請求項１も摘示した。）
　
　「【請求項１】
　外部のライトワードラインドライバーの出力信号に応じて、ライトビットライン及びライトビットバーラインから入力したデータ信号をラッチするデータラッチ部と、
　前記データラッチ部にラッチされた前記データ信号を伝達する第１ドライバトランジスタ及び第２ドライバトランジスタを有する駆動部と、
　外部のリードワードラインドライバーの出力信号に応じて、前記駆動部から伝達される前記データ信号を複数のリードビットライン及び複数のリードビットバーラインにそれぞれ出力する少なくとも２つ以上のリードポートと、を備え、
　前記第１ドライバトランジスタが前記ライトビットバーラインの信号に従属して駆動し、前記第２ドライバトランジスタが前記ライトビットラインの信号に従属して駆動し、前記各リードポートのそれぞれの入力端子が前記駆動部に共通に接続されることを特徴とするマルチポートＳＲＡＭ。
【請求項３】
　前記各リードポートは、
　外部の前記リードワードラインドライバーの出力信号がゲート端子に印加され、ドレイン端子が前記リードビットラインに連結された第５ＮＭＯＳトランジスタと、
　外部の前記リードワードラインドライバーの出力信号がゲート端子に印加され、ドレイン端子が前記リードビットバーラインに連結された第６ＮＭＯＳトランジスタと、から構成されたことを特徴とする請求項１又は請求項２記載のマルチポートＳＲＡＭ。」
　
４．引用刊行物１及び２に記載された発明 
　引用刊行物１及び２に記載された発明は、上記２．（４−２）において引用例１発明及び引用例２発明として認定したとおりのものである。
　
５．判断
　本願発明は、補正後の発明から、上記２．（２）に記載した補正事項１についての補正によりなされた技術的限定を省いたものである。
　そうすると、２．（４）において検討したとおり、補正後の発明は、当業者における周知技術を勘案することにより、引用例１及び引用例２に記載された発明（引用例１発明及び引用例２発明）に基づいて当業者が容易に発明をすることができたものであるから、補正後の発明から技術的限定を省いた本願発明についても、当然に、引用例１及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび 
　以上のとおり、本願の請求項３に係る発明は特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。