【事件の表示】
　平成１０年特許願第５４０３０１号「半導体集積回路装置の製造方法」拒絶査定不服審判事件〔平成１０年　９月２４日国際公開，ＷＯ９８／４２００９〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　　手続の経緯
　本願は，１９９７年３月１４日を国際出願日とする出願であって，平成１８年９月６日付けの拒絶理由通知に対して，同年１１月１３日付けで手続補正書及び意見書が提出されたが，平成１９年１０月１６日付けで拒絶査定がされ，同年１１月２６日に拒絶査定に対する審判請求がされたものである。
　
　
第２　　本願発明の容易想到性について
１　　本願発明
　本願の請求項１及び２に係る発明は，平成１８年１１月１３日付けの手続補正書に記載されたとおりのものであり，その請求項１の記載は，次のとおりである。（以下，本願の請求項１に係る発明を「本願発明」という。）
　
「　１．以下の工程を含むことを特徴とする半導体集積回路装置の製造方法；
（ａ）ゲート絶縁膜を形成したウエハの主面上にシリコン膜を堆積し，前記シリコン膜上に第１絶縁膜を堆積した後，前記第１絶縁膜および前記シリコン膜をパターニングすることにより，前記ウエハの第１領域に第１のＭＯＳＦＥＴのゲート電極となるべき第１ゲート電極パターンを形成し，第２領域に第２のＭＯＳＦＥＴのゲート電極となるべき第２ゲート電極パターンを形成する工程，
（ｂ）前記ウエハの第１領域に第１導電型の不純物をイオン打ち込みして，前記第１ゲート電極パターンの両側の前記ウエハに低不純物濃度の第１導電型半導体領域を形成し，前記ウエハの第２領域に第２導電型の不純物をイオン打ち込みして，前記第２ゲート電極パターンの両側の前記ウエハに低不純物濃度の第２導電型半導体領域を形成する工程，
（ｃ）前記ウエハの主面上に堆積した第２絶縁膜をパターニングして，前記第１および第２ゲート電極パターンのそれぞれの側壁にサイドウォールスペーサを形成すると共に，前記第１および第２ゲート電極パターンのそれぞれの前記第１絶縁膜を除去することにより，前記シリコン膜の表面を露出させる工程，
（ｄ）前記ウエハの第１領域に第１導電型の不純物をイオン打ち込みして，前記第１ゲート電極パターンの前記シリコン膜で第１導電型の第１ゲート電極を形成すると共に，前記第１ゲート電極の両側の前記ウエハに高不純物濃度の第１導電型半導体領域を形成し，前記ウエハの第２領域に第２導電型の不純物をイオン打ち込みして，前記第２ゲート電極パターンの前記シリコン膜で第２導電型の第２ゲート電極を形成すると共に，前記第２ゲート電極の両側の前記ウエハに高不純物濃度の第２導電型半導体領域を形成する工程，
（ｅ）Ｃｏターゲットを用いたスパッタリング法によって，前記ウエハの主面上にＣｏ膜を堆積する工程，
（ｆ）前記ウエハに第１の熱処理を施してＣｏとＳｉとを反応させることにより，前記第１および第２ゲート電極の表面と，前記高不純物濃度の第１および第２導電型半導体領域の表面とにＣｏシリサイド層を形成する工程，
（ｇ）前記Ｃｏ膜の未反応部分を除去した後，前記ウエハに第２の熱処理を施して前記Ｃｏシリサイド層を低抵抗化する工程。　」
　
２　　引用例１の記載と引用発明
（１）　引用例１
　原査定の拒絶の理由に引用され，本願の国際出願日前に日本国内で頒布された刊行物である特開平０９−０１７８８３号公報（以下「引用例１」という。）には，図３（ａ）〜（ｃ）とともに，次の記載がある。（下線は当審で付加したものである。以下同じ。）
　
ア　　発明の属する技術分野について
「　【０００１】
【発明の属する技術分野】この発明は，表面チャネル型ＭＯＳトランジスタ，相補型電界効果トランジスタ及びそれらの製造方法に関し，より詳細には，
表面チャネル型のＰＭＯＳ(P-channnel Metal-Oxide-Semiconductor)，ＮＭＯＳ(N-channnel Metal-Oxide-Semiconductor)又はこれらＰＭＯＳ及びＮＭＯＳを有する双対ゲート（Dual Gate)構造ＣＭＯＳ(Complementaly Metal-Oxide-Semiconductor）及びそれらの製造方法に関する。
　
イ　　実施の形態について
「　【００３４】
【発明の実施の形態】本発明の表面チャネル型ＭＯＳトランジスタ，ＣＭＯＳ及びそれらの製造方法の実施例を詳細に説明する。
（中略）
【００３８】実施例２
図２に本発明のＭＯＳを含む双対ゲート型ＣＭＯＳの別の実施例を示す。
（中略）
【００４０】以下，
図２に示した双対ゲート型ＣＭＯＳの形成方法を説明する。
図３（ａ）に示すように，通常の工程によりシリコン基板１に，不純物濃度１×１０
１６
〜１×１０
１８
ｃｍ
−３
程度のＰウェル２，不純物濃度１×１０
１６
〜１×１０
１８
ｃｍ
−３
程度のＮウェル３及びフィールド絶縁膜４を形成した。その後，膜厚３〜８ｎｍ程度のゲート絶縁膜５及び膜厚１００〜２００ｎｍ程度の真性ポリシリコン・ゲート電極６を形成した。
【００４１】次に，図３（ｂ）に示すように，
リソグラフィー工程を用いてＮウェル３を覆う所望の形状のレジスト（図示せず）を形成し，このレジストをマスクとして，
３１
Ｐ
＋
を１０〜３０ｋｅＶ，１０
１３
〜１０
１４
ｃｍ
−２
又は
７５
Ａｓ
＋
を２０〜５０ｋｅＶ，１０
１３
〜１０
１４
ｃｍ
−２
でイオン注入し，不純物濃度１×１０
１８
〜５×１０
１９
ｃｍ
−３
程度のｎ
−
ＬＤＤ領域７を形成した。
リソグラフィー工程を用いてＰウェル２を覆う所望の形状のレジスト（図示せず）を形成し，このレジストをマスクとして，
４９
ＢＦ
２
＋
を１０〜４０ｋｅＶ，１０
１３
〜１０
１４
ｃｍ
−２
でイオン注入し，不純物濃度１×１０
１８
〜５×１０
１９
ｃｍ
−３
程度のｐ
−
ＬＤＤ領域８を形成した。
ポリシリコン・ゲート電極６を含むシリコン基板１上全面にＣＶＤ法により膜厚３０〜２５０ｎｍのＳｉＯ
２
を堆積し，異方性エッチングによりサイドウォールスペーサ９を形成した。
【００４２】さらに，図３（ｃ）に示すように，
リソグラフィー工程を用いてＮウェル３を覆う所望の形状のレジスト（図示せず）を形成し，このレジスト，ゲート電極６及びサイドウォールスペーサ９をマスクとして，
７５
Ａｓ
＋
を４０〜１００ｋｅＶ，１〜７×１０
１５
ｃｍ
−２
でイオン注入し，ポリシリコン・ゲート電極６へのドーピングを行うとともにｎ
＋
ソース／ドレイン領域１０を形成した。続いて，リソグラフィー工程を用いてＰウェル２を覆う所望の形状のレジスト（図示せず）を形成し，このレジスト，ゲート電極６及びサイドウォールスペーサ９をマスクとして，
１１
Ｂ
＋
を１０〜２０ｋｅＶ，１〜７×１０
１５
ｃｍ
−２
でイオン注入することによりポリシリコン・ゲート電極６へのドーピングを行うとともにＰ
＋
ソース／ドレイン領域１１を形成した。
（中略）
【００４３】（中略）さらに，
スパッタリング等により，Ｔｉ等の高融点金属を膜厚１０〜５０ｎｍ程度で堆積し，選択シリサイド化のための熱処理工程を６００〜７００℃，１０〜３０秒間程度行い，ウェット・エッチングによる未反応高融点金属を除去することにより，ソース／ドレイン領域１０，１１上及びゲート電極６ａ，６ｂ上にＴｉＳｉ
２
等のシリサイド１２，１２ａを形成する。
　
ウ　　図３（ａ）〜（ｃ）について
・　上記ア及びイの内容を参酌すると，図３（ａ）には，
ゲート絶縁膜５を形成したシリコン基板１のＰウェル２上に，双対ゲート型ＣＭＯＳのＮＭＯＳのゲート電極となるべき真性ポリシリコン・ゲート電極６を形成し，上記シリコン基板１のＮウェル３上に，上記双対ゲート型ＣＭＯＳのＰＭＯＳのゲート電極となるべき真性ポリシリコン・ゲート電極６を形成したこと
　
・　上記ア及びイの内容を参酌すると，図３（ｂ）には，
真性ポリシリコン・ゲート電極６の両側に位置するシリコン基板１のＰウェル２にｎ
−
ＬＤＤ領域７を形成し，真性ポリシリコン・ゲート電極６の両側に位置するシリコン基板１のＮウェル３にｐ
−
ＬＤＤ領域８を形成し，真性ポリシリコン・ゲート電極６それぞれの側壁にサイドウォールスペーサ９を形成したこと
　
・　上記ア及びイの内容を参酌すると，図３（ｃ）には，
ポリシリコン・ゲート電極６ａの両側に位置するシリコン基板１のＰウェル２にｎ
＋
ソース／ドレイン領域１０を形成し，ポリシリコン・ゲート電極６ｂの両側に位置するシリコン基板１のＮウェル３にｐ
＋
ソース／ドレイン領域１１を形成したこと
　
（２）　引用例１に記載された，「シリコン基板１」の「Ｎウェル３」を覆う所望の形状のレジストをマスクとして，ｎ型不純物である「３１Ｐ＋」又は「７５Ａｓ＋」をイオン注入し，「真性ポリシリコン・ゲート電極６」の両側に位置する上記「シリコン基板１」の「Ｐウェル２」に「ｎ−ＬＤＤ領域７」を形成することから，引用例１には，
上記「シリコン基板１」の上記「Ｐウェル２」にｎ型不純物をイオン注入して，上記「真性ポリシリコン・ゲート電極６」の両側の上記「シリコン基板１」に上記「ｎ
−
ＬＤＤ領域７」を形成する
　また，引用例１に記載された，上記「シリコン基板１」の上記「Ｐウェル２」を覆う所望の形状のレジストをマスクとして，ｐ型不純物である「４９ＢＦ２＋」をイオン注入し，「真性ポリシリコン・ゲート電極６」の両側に位置する上記「シリコン基板１」の上記「Ｎウェル３」に「ｐ−ＬＤＤ領域８」を形成することから，引用例１には，
上記「シリコン基板１」の上記「Ｎウェル３」にｐ型不純物をイオン注入して，上記「真性ポリシリコン・ゲート電極６」の両側の上記「シリコン基板１」に上記「ｐ
−
ＬＤＤ領域８」を形成する
　
（３）　引用例１に記載された，「シリコン基板１」の「Ｎウェル３」を覆う所望の形状のレジスト，「真性ポリシリコン・ゲート電極６」，及び「サイドウォールスペーサ９」をマスクとして，ｎ型不純物である「７５Ａｓ＋」をイオン注入し，上記「真性ポリシリコン・ゲート電極６」へのドーピングを行い「ポリシリコン・ゲート電極６ａ」を形成するとともに，上記「ポリシリコン・ゲート電極６ａ」の両側に位置する上記「シリコン基板１」の「Ｐウェル２」に「ｎ＋ソース／ドレイン領域１０」を形成することから，引用例１には，
上記「シリコン基板１」の上記「Ｐウェル２」にｎ型不純物をイオン注入して，上記「真性ポリシリコン・ゲート電極６」へのドーピングを行い上記「ポリシリコン・ゲート電極６ａ」を形成すると共に，上記「ポリシリコン・ゲート電極６ａ」の両側の上記「シリコン基板１」に上記「ｎ
＋
ソース／ドレイン領域１０」を形成する
　また，引用例１に記載された，上記「シリコン基板１」の上記「Ｐウェル２」を覆う所望の形状のレジスト，「真性ポリシリコン・ゲート電極６」，及び「サイドウォールスペーサ９」をマスクとして，ｐ型不純物である「１１Ｂ＋」をイオン注入し，上記「真性ポリシリコン・ゲート電極６」へのドーピングを行い「ポリシリコン・ゲート電極６ｂ」を形成するとともに，上記「ポリシリコン・ゲート電極６ｂ」の両側に位置する上記「シリコン基板１」の上記「Ｎウェル３」に「ｐ＋ソース／ドレイン領域１１」を形成することから，引用例１には，
上記「シリコン基板１」の上記「Ｎウェル３」にｐ型不純物をイオン注入して，上記「真性ポリシリコン・ゲート電極６」へのドーピングを行い上記「ポリシリコン・ゲート電極６ｂ」を形成すると共に，上記「ポリシリコン・ゲート電極６ｂ」の両側の上記「シリコン基板１」に上記「ｐ
＋
ソース／ドレイン領域１１」を形成する
　
（４）　引用例１に記載された，「スパッタリング等により，Ｔｉ等の高融点金属を膜厚１０〜５０ｎｍ程度で堆積し，選択シリサイド化のための熱処理工程を６００〜７００℃，１０〜３０秒間程度行い，ウェット・エッチングによる未反応高融点金属を除去することにより，ソース／ドレイン領域１０，１１上及びゲート電極６ａ，６ｂ上にＴｉＳｉ２等のシリサイド１２，１２ａを形成する」ことから，引用例１には，
「スパッタリング」により，高融点金属を堆積し，「選択シリサイド化のための熱処理工程」を行い，「ポリシリコン・ゲート電極６ａ」及び「ポリシリコン・ゲート電極６ｂ」の表面と，「ｎ
＋
ソース／ドレイン領域１０」及び「ｐ
＋
ソース／ドレイン領域１１」の表面とに高融点金属シリサイドを形成し，「未反応高融点金属」をウェット・エッチングにより除去する
　
（５）　以上によれば，引用例１には，次の発明（以下「引用発明」という。）が記載されている。
　
「　以下の工程を含む双対ゲート型ＣＭＯＳの製造方法；
　ゲート絶縁膜５を形成したシリコン基板１のＰウェル２上に，双対ゲート型ＣＭＯＳのＮＭＯＳのゲート電極となるべき真性ポリシリコン・ゲート電極６（以下「第１の真性ポリシリコン・ゲート電極６」という。）を形成し，上記シリコン基板１のＮウェル３上に，上記双対ゲート型ＣＭＯＳのＰＭＯＳのゲート電極となるべき真性ポリシリコン・ゲート電極６（以下「第２の真性ポリシリコン・ゲート電極６」という。）を形成する工程，
　上記シリコン基板１の上記Ｐウェル２にｎ型不純物をイオン注入して，上記第１の真性ポリシリコン・ゲート電極６の両側の上記シリコン基板１にｎ−ＬＤＤ領域７を形成し，上記シリコン基板１の上記Ｎウェル３にｐ型不純物をイオン注入して，上記第２の真性ポリシリコン・ゲート電極６の両側の上記シリコン基板１にｐ−ＬＤＤ領域８を形成する工程，
　上記第１及び第２の真性ポリシリコン・ゲート電極６を含む上記シリコン基板１上全面にＣＶＤ法によりＳｉＯ２を堆積し，異方性エッチングにより第１の真性ポリシリコン・ゲート電極６及び第２の真性ポリシリコン・ゲート電極６それぞれの側壁にサイドウォールスペーサ９を形成する工程，
　上記シリコン基板１の上記Ｐウェル２にｎ型不純物をイオン注入して，上記第１の真性ポリシリコン・ゲート電極６へのドーピングを行いポリシリコン・ゲート電極６ａを形成すると共に，上記ポリシリコン・ゲート電極６ａの両側の上記シリコン基板１にｎ＋ソース／ドレイン領域１０を形成し，上記シリコン基板１の上記Ｎウェル３にｐ型不純物をイオン注入して，上記第２の真性ポリシリコン・ゲート電極６へのドーピングを行い上記ポリシリコン・ゲート電極６ｂを形成すると共に，上記ポリシリコン・ゲート電極６ｂの両側の上記シリコン基板１にｐ＋ソース／ドレイン領域１１を形成する工程，
　スパッタリングにより，高融点金属を堆積し，選択シリサイド化のための熱処理工程を行い，上記ポリシリコン・ゲート電極６ａ及び上記ポリシリコン・ゲート電極６ｂの表面と，上記ｎ＋ソース／ドレイン領域１０及び上記ｐ＋ソース／ドレイン領域１１の表面とに高融点金属シリサイドを形成し，未反応高融点金属をウェット・エッチングにより除去する工程。　」
　
３　　対比
ア　　引用発明の「双対ゲート型ＣＭＯＳ」は，本願発明の「半導体集積回路装置」に相当するから，引用発明の「双対ゲート型ＣＭＯＳの製造方法」は，本願発明の「半導体集積回路装置の製造方法」に相当する。
　
イ　　引用発明の「ゲート絶縁膜５」，「シリコン基板１」，「Ｐウェル２」及び「Ｐウェル２上」，「双対ゲート型ＣＭＯＳのＮＭＯＳ」，「第１の真性ポリシリコン・ゲート電極６」，「Ｎウェル３」及び「Ｎウェル３上」，「双対ゲート型ＣＭＯＳのＰＭＯＳ」，並びに「第２の真性ポリシリコン・ゲート電極６」は，それぞれ，本願発明の「ゲート絶縁膜」，「ウエハ」，「第１領域」，「第１のＭＯＳＦＥＴ」，「第１ゲート電極パターン」，「第２領域」，「第２のＭＯＳＦＥＴ」，並びに「第２ゲート電極パターン」に相当する。
　そうすると，本願発明の「（ａ）ゲート絶縁膜を形成したウエハの主面上にシリコン膜を堆積し，前記シリコン膜上に第１絶縁膜を堆積した後，前記第１絶縁膜および前記シリコン膜をパターニングすることにより，前記ウエハの第１領域に第１のＭＯＳＦＥＴのゲート電極となるべき第１ゲート電極パターンを形成し，第２領域に第２のＭＯＳＦＥＴのゲート電極となるべき第２ゲート電極パターンを形成する工程」と，引用発明の「ゲート絶縁膜５を形成したシリコン基板１のＰウェル２上に，双対ゲート型ＣＭＯＳのＮＭＯＳのゲート電極となるべき第１の真性ポリシリコン・ゲート電極６を形成し，上記シリコン基板１のＮウェル３上に，上記双対ゲート型ＣＭＯＳのＰＭＯＳのゲート電極となるべき第２の真性ポリシリコン・ゲート電極６を形成する工程」とは，「ゲート絶縁膜を形成したウエハの第１領域に第１のＭＯＳＦＥＴのゲート電極となるべき第１ゲート電極パターンを形成し，第２領域に第２のＭＯＳＦＥＴのゲート電極となるべき第２ゲート電極パターンを形成する工程」を含む点で共通する。
　
ウ　　引用発明の「ｎ型不純物」，「イオン注入」，「ｎ−ＬＤＤ領域７」，「ｐ型不純物」，及び「ｐ−ＬＤＤ領域８」はそれぞれ，本願発明の「第１導電型の不純物」，「イオン打ち込み」，「低不純物濃度の第１導電型半導体領域」，「第２導電型の不純物」，及び「低不純物濃度の第２導電型半導体領域」に相当する。
　そうすると，引用発明の「上記シリコン基板１の上記Ｐウェル２にｎ型不純物をイオン注入して，上記第１の真性ポリシリコン・ゲート電極６の両側の上記シリコン基板１にｎ−ＬＤＤ領域７を形成し，上記シリコン基板１の上記Ｎウェル３にｐ型不純物をイオン注入して，上記第２の真性ポリシリコン・ゲート電極６の両側の上記シリコン基板１にｐ−ＬＤＤ領域８を形成する工程」は，本願発明の「（ｂ）前記ウエハの第１領域に第１導電型の不純物をイオン打ち込みして，前記第１ゲート電極パターンの両側の前記ウエハに低不純物濃度の第１導電型半導体領域を形成し，前記ウエハの第２領域に第２導電型の不純物をイオン打ち込みして，前記第２ゲート電極パターンの両側の前記ウエハに低不純物濃度の第２導電型半導体領域を形成する工程」に相当する。
　
エ　　引用発明の「上記第１及び第２の真性ポリシリコン・ゲート電極６を含む上記シリコン基板１上全面」，「ＳｉＯ２」，及び「サイドウォールスペーサ９」は，それぞれ，本願発明の「前記ウエハの主面上」，「第２絶縁膜」及び「サイドウォールスペーサ」に相当する。
　また，引用発明の「サイドウォールスペーサ９」は，「ＣＶＤ法により」「堆積し」た「ＳｉＯ２」を「異方性エッチング」によりパターニングして形成されているから，引用発明の「ＣＶＤ法によりＳｉＯ２を堆積し，異方性エッチングにより第１の真性ポリシリコン・ゲート電極６及び第２の真性ポリシリコン・ゲート電極６それぞれの側壁にサイドウォールスペーサ９を形成する」は，本願発明の「堆積した第２絶縁膜をパターニングして，前記第１および第２ゲート電極パターンのそれぞれの側壁にサイドウォールスペーサを形成する」に相当する。
　そうすると，本願発明の「（ｃ）前記ウエハの主面上に堆積した第２絶縁膜をパターニングして，前記第１および第２ゲート電極パターンのそれぞれの側壁にサイドウォールスペーサを形成すると共に，前記第１および第２ゲート電極パターンのそれぞれの前記第１絶縁膜を除去することにより，前記シリコン膜の表面を露出させる工程」と，引用発明の「上記第１及び第２の真性ポリシリコン・ゲート電極６を含む上記シリコン基板１上全面にＣＶＤ法によりＳｉＯ２を堆積し，異方性エッチングにより第１の真性ポリシリコン・ゲート電極６及び第２の真性ポリシリコン・ゲート電極６それぞれの側壁にサイドウォールスペーサ９を形成する工程」とは，「前記ウエハの主面上に堆積した第２絶縁膜をパターニングして，前記第１および第２ゲート電極パターンのそれぞれの側壁にサイドウォールスペーサを形成する」工程を含む点で共通する。
　
オ　　引用発明の「ポリシリコン・ゲート電極６ａ」，「ｎ＋ソース／ドレイン領域１０」，「ポリシリコン・ゲート電極６ｂ」，及び「ｐ＋ソース／ドレイン領域１１」はそれぞれ，本願発明の「第１ゲート電極」，「高不純物濃度の第１導電型半導体領域」，「第２ゲート電極」，及び「高不純物濃度の第２導電型半導体領域」に相当する。
　そうすると，引用発明の「上記シリコン基板１の上記Ｐウェル２にｎ型不純物をイオン注入して，上記第１の真性ポリシリコン・ゲート電極６へのドーピングを行いポリシリコン・ゲート電極６ａを形成すると共に，上記ポリシリコン・ゲート電極６ａの両側の上記シリコン基板１にｎ＋ソース／ドレイン領域１０を形成し，上記シリコン基板１の上記Ｎウェル３にｐ型不純物をイオン注入して，上記第２の真性ポリシリコン・ゲート電極６へのドーピングを行い上記ポリシリコン・ゲート電極６ｂを形成すると共に，上記ポリシリコン・ゲート電極６ｂの両側の上記シリコン基板１にｐ＋ソース／ドレイン領域１１を形成する工程」は，本願発明の「（ｄ）前記ウエハの第１領域に第１導電型の不純物をイオン打ち込みして，前記第１ゲート電極パターンの前記シリコン膜で第１導電型の第１ゲート電極を形成すると共に，前記第１ゲート電極の両側の前記ウエハに高不純物濃度の第１導電型半導体領域を形成し，前記ウエハの第２領域に第２導電型の不純物をイオン打ち込みして，前記第２ゲート電極パターンの前記シリコン膜で第２導電型の第２ゲート電極を形成すると共に，前記第２ゲート電極の両側の前記ウエハに高不純物濃度の第２導電型半導体領域を形成する工程」に相当する。
　
カ　　引用発明の「スパッタリングにより，高融点金属を堆積し，」が，スパッタリング法により，「シリコン基板１」（本願発明の「ウエハ」に相当。）主面上に「高融点金属」を「堆積」することは明らかである。
　また，引用発明の「選択シリサイド化のための熱処理工程」が上記「シリコン基板１」に対して施されること，及び上記「選択シリサイド化のための熱処理工程」で上記「高融点金属」とＳｉとを反応させることにより，「高融点金属シリサイド層」が形成されることは，いずれも明らかである。
　そうすると，本願発明の「（ｅ）Ｃｏターゲットを用いたスパッタリング法によって，前記ウエハの主面上にＣｏ膜を堆積する工程」，「（ｆ）前記ウエハに第１の熱処理を施してＣｏとＳｉとを反応させることにより，前記第１および第２ゲート電極の表面と，前記高不純物濃度の第１および第２導電型半導体領域の表面とにＣｏシリサイド層を形成する工程」，及び「（ｇ）前記Ｃｏ膜の未反応部分を除去した後，前記ウエハに第２の熱処理を施して前記Ｃｏシリサイド層を低抵抗化する工程」と，引用発明の「スパッタリングにより，高融点金属を堆積し，選択シリサイド化のための熱処理工程を行い，上記ポリシリコン・ゲート電極６ａ及び上記ポリシリコン・ゲート電極６ｂの表面と，上記ｎ＋ソース／ドレイン領域１０及び上記ｐ＋ソース／ドレイン領域１１の表面とに高融点金属シリサイドを形成し，未反応高融点金属をウェット・エッチングにより除去する工程」とは，「スパッタリング法によって，前記ウエハの主面上に高融点金属膜を堆積する」工程，「前記ウエハに熱処理を施して高融点金属とＳｉとを反応させることにより，前記第１および第２ゲート電極の表面と，前記高不純物濃度の第１および第２導電型半導体領域の表面とに高融点金属シリサイド層を形成」する工程，及び「前記高融点金属膜の未反応部分を除去」する工程を含む点で共通する。
を含む点で共通する。
　
　以上から，本願発明と引用発明との一致点及び相違点は次のとおりとなる。
　
（一致点）
「　以下の工程を含む半導体集積回路装置の製造方法；
　ゲート絶縁膜を形成したウエハの第１領域に第１のＭＯＳＦＥＴのゲート電極となるべき第１ゲート電極パターンを形成し，第２領域に第２のＭＯＳＦＥＴのゲート電極となるべき第２ゲート電極パターンを形成する工程，
　前記ウエハの第１領域に第１導電型の不純物をイオン打ち込みして，前記第１ゲート電極パターンの両側の前記ウエハに低不純物濃度の第１導電型半導体領域を形成し，前記ウエハの第２領域に第２導電型の不純物をイオン打ち込みして，前記第２ゲート電極パターンの両側の前記ウエハに低不純物濃度の第２導電型半導体領域を形成する工程，
　前記ウエハの主面上に堆積した第２絶縁膜をパターニングして，前記第１および第２ゲート電極パターンのそれぞれの側壁にサイドウォールスペーサを形成する工程，
　前記ウエハの第１領域に第１導電型の不純物をイオン打ち込みして，前記第１ゲート電極パターンの前記シリコン膜で第１導電型の第１ゲート電極を形成すると共に，前記第１ゲート電極の両側の前記ウエハに高不純物濃度の第１導電型半導体領域を形成し，前記ウエハの第２領域に第２導電型の不純物をイオン打ち込みして，前記第２ゲート電極パターンの前記シリコン膜で第２導電型の第２ゲート電極を形成すると共に，前記第２ゲート電極の両側の前記ウエハに高不純物濃度の第２導電型半導体領域を形成する工程，
　スパッタリング法によって，前記ウエハの主面上に高融点金属膜を堆積する工程，
　前記ウエハに熱処理を施して高融点金属とＳｉとを反応させることにより，前記第１および第２ゲート電極の表面と，前記高不純物濃度の第１および第２導電型半導体領域の表面とに高融点金属シリサイド層を形成する工程，
　前記高融点金属膜の未反応部分を除去する工程。　」
　
（相違点）
・　相違点１
　本願発明は，「ゲート絶縁膜を形成したウエハの主面上にシリコン膜を堆積し，前記シリコン膜上に第１絶縁膜を堆積した後，前記第１絶縁膜および前記シリコン膜をパターニングする」ことにより，「第１ゲート電極パターン」及び「第２ゲート電極パターン」を形成し，「前記ウエハの主面上に堆積した第２絶縁膜をパターニングして，前記第１および第２ゲート電極パターンのそれぞれの側壁にサイドウォールスペーサを形成する」と共に，「前記第１および第２ゲート電極パターンのそれぞれの前記第１絶縁膜を除去する」ものであるのに対し，引用発明では上記の処理を行うことは特定されていない点。
　
・　相違点２
　本願発明は，「Ｃｏターゲットを用いたスパッタリング法によって，前記ウエハの主面上にＣｏ膜を堆積する工程」，「前記ウエハに第１の熱処理を施してＣｏとＳｉとを反応させることにより，前記第１および第２ゲート電極の表面と，前記高不純物濃度の第１および第２導電型半導体領域の表面とにＣｏシリサイド層を形成する工程」，及び「前記Ｃｏ膜の未反応部分を除去した後，前記ウエハに第２の熱処理を施して前記Ｃｏシリサイド層を低抵抗化する工程」を含むものであるのに対し，引用発明では，「高融点金属」の材料及び堆積方法，並びに「選択シリサイド化のための熱処理工程」について，本願発明のような特定はされていない点。
　
４　　相違点についての検討
（１）　相違点１について
ア　　周知例１
　原査定で周知例として示された，本願の国際出願日前に日本国内で頒布された刊行物である特開平０２−０９４４４５号公報（以下「周知例１」という。）には，第２図（ａ）〜（ｃ）とともに，次の記載がある。
　
「  先ず，第２図（ａ）に示すように，
Ｎ型シリコン基板（１０１）上に，熱酸化によるゲート絶縁膜（１０３），多結晶シリコン膜，ＣＶＤによるＳｉＯ
２
膜を堆積した後，フォトリソグラフィ工程によりＳｉＯ
２
膜（１０４）及び多結晶シリコン膜（１０５）をパターニングする。
（中略）その後，アモルファス領域（２０１）が再結晶化しない温度，例えば約３５０℃で
ＣＶＤにより基板（１０１）表面にＳｉＯ
２
膜を堆積する。そして，Ｃ
２
Ｆ
６
とＣＨＦ
３
の混合ガスを用いた異方性エッチングにより第２図（ｃ）に示すようにゲート電極（１０５）の周辺に側壁絶縁膜（１０７）を形成する。このとき，ゲート電極（１０５）上のＳｉＯ
２
膜（１０４）はエッチングにより除去される。
　
イ　　周知例２
　原査定で周知例として示された，本願の国際出願日前に日本国内で頒布された刊行物である特開平０８−０４６１８５号公報（以下「周知例２」という。）には，図１（Ａ）〜（Ｄ）とともに，次の記載がある。
　
「　【００１４】
【実施例】以下，本発明に係る半導体装置の製造方法を，図面に示す実施例に基づき，詳細に説明する。
第１実施例
（中略）
【００１５】次に，
ＬＯＣＯＳ１２で覆われていない半導体基板１０の表面に，ゲート絶縁膜１４を形成する。
ゲート絶縁膜１４およびＬＯＣＯＳ１２の表面に，ゲート電極と成る導電膜１６を成膜し，その上に反射防止膜１８を成膜する。導電膜１６は，たとえばポリシリコン膜
が用いられる。
【００１６】
反射防止膜１８としては，たとえばＣＶＤあるいはプラズマＣＶＤ法により成膜されるＳｉＯ
ｘ 
Ｎ
ｙ
：Ｈ膜が用いられる。
（中略）
【００１７】
反射防止膜１８の上に，レジスト膜２０を成膜し，そのレジスト膜２０をフォトリソグラフィー加工する。
【００１８】
レジスト膜２０をフォトリソグラフィー加工した後，図１（Ｂ）に示すように，レジスト膜２０をマスクとして，反射防止膜１８および導電膜１６をエッチング加工し，所定パターンのゲート電極１６ａを形成する。導電膜１６が加工されて形成されたゲート電極１６ａの上には，反射防止膜１８ａが残る。
【００１９】この状態で，ゲート電極１６ａの両側に位置する半導体基板１０の表面に，比較的低濃度のｐ型またはｎ型の不純物を導入し，ＬＤＤ用イオン注入を行う。次に，レジスト膜２０を除去し，図１（Ｃ）に示すように，
ゲート電極１６ａが形成された半導体基板１０の上に，サイドウォール形成用絶縁膜２２を成膜する。サイドウォール形成用絶縁膜２２は，たとえばＣＶＤ法により成膜される酸化シリコン（ＳｉＯ
２
）膜で構成される。
【００２０】その後，
図１（Ｄ）に示すように，絶縁膜２２の上から，ＲＩＥ（反応性イオンエッチング）などの異方性エッチングを行い，ゲート電極１６ａの両側に，絶縁性サイドウォール２２ａを形成する。
（中略）
【００２５】
反射防止膜１８ａを構成するＳｉＯ
ｘ 
Ｎ
ｙ
：Ｈを，そのエッチングレートがＳｉＯ
２
のそれに近づけることができれば，図１（Ｄ）に示すように，サイドウォール２２ａを形成するためのエッチング加工時に，オーバエッチングを適度に行うことで，反射防止膜１８ａも同時に除去できる。
【００２６】サイドウォール２２ａが形成された後，ゲート電極１６ａの両側に位置する半導体基板１０の表面に，比較的高濃度のイオン注入を行い，ＬＤＤ構造のソース・ドレイン領域を有するＭＯＳトランジスタが完成する。（後略）」
　
ウ　　検討
　ゲート絶縁膜を形成した半導体基板の主面上に多結晶のシリコン膜を堆積し，上記シリコン膜上に第１絶縁膜を堆積した後，上記第１絶縁膜及び上記シリコン膜をパターニングすることにより，ゲート電極パターンを形成すること，及び上記半導体基板の主面上に堆積した第２絶縁膜をパターニングして，上記ゲート電極パターンのそれぞれの側壁にサイドウォールスペーサを形成すると共に，上記ゲート電極パターンのそれぞれの上記第１絶縁膜を除去することは，例えば周知例１及び２にみられるように周知の技術である。
　そうすると，引用発明において，「ゲート絶縁膜５」（本願発明の「ゲート絶縁膜」に相当。）を形成した「シリコン基板１」（本願発明の「ウエハ」に相当。）の主面上に多結晶のシリコン膜を堆積し，上記シリコン膜上に第１絶縁膜を堆積した後，上記第１絶縁膜及び上記シリコン膜をパターニングすることにより，「第１の真性ポリシリコン・ゲート電極６」（本願発明の「第１ゲート電極パターン」に相当。）及び「第２の真性ポリシリコン・ゲート電極６」（本願発明の「第２ゲート電極パターン」に相当。）を形成し，上記「第１の真性ポリシリコン・ゲート電極６」及び上記「第２の真性ポリシリコン・ゲート電極６」を含む上記「シリコン基板１」上全面（本願発明の「前記ウエハの主面上」に相当。）にＣＶＤ法により「ＳｉＯ２」（本願発明の「第２絶縁膜」に相当。）を堆積し，異方性エッチングにより上記「第１の真性ポリシリコン・ゲート電極６」及び上記「第２の真性ポリシリコン・ゲート電極６」それぞれの側壁に「サイドウォールスペーサ９」（本願発明の「サイドウォールスペーサ」に相当。）を形成する際に，上記「サイドウォールスペーサ９」を形成すると共に，上記「第１の真性ポリシリコン・ゲート電極６」及び「第２の真性ポリシリコン・ゲート電極６」それぞれの上記第１絶縁膜を除去すること（相違点１に係る構成とすること）は，上記周知技術を適用することにより，当業者が容易に想到し得ることである。
　
（２）　相違点２について
ア　　引用例２
　原査定の拒絶の理由に引用され，本願の国際出願日前に日本国内で頒布された刊行物である特開平０７−１９３２３７号公報（以下「引用例２」という。）には，図２０〜図２５とともに，次の記載がある。　
　
「　【０００３】図２０〜図２５は，
従来のサリサイド構造を有するＬＤＤＭＯＳトランジスタの製造方法
【０００４】図２０を参照して，シリコン基板１の主表面に，素子領域を他の素子領域から分離するための素子分離用絶縁膜２を形成する。素子領域の上に，ゲート絶縁膜３とゲート電極４を形成する。
ゲート電極４をマスクにして，シリコン基板１の主表面にソース／ドレイン層５の低濃度不純物拡散層５ａ（１０
１７
〜１０
１８
ａｔｏｍｓ／ｃｍ
３
 ）を形成する。ゲート電極４の側壁にサイドウォールスペーサ６を形成する。ゲート電極４とサイドウォールスペーサ６をマスクにして，シリコン基板１の主表面に不純物イオンを注入し，ソース／ドレイン層５の高濃度不純物拡散層５ｂ（１０
１９
〜１０
２０
ａｔｏｍｓ／ｃｍ
３
 ）を形成する。
【０００５】図２１を参照して，
ソース／ドレイン層５の表面に接触するように金属膜８（膜厚１５０Å）を，スパッタリング法により，シリコン基板１の上に形成する。金属膜８には，たとえば，Ｃｏ膜を使用される。
【０００６】図２２を参照して，
真空または不活性雰囲気（Ｎ
２
，Ａｒ等）下で，ランプアニールを行なうことにより（４５０〜５００℃，１分間），シリコン基板１と金属膜８とが接触する部分をシリサイド化し，かつゲート電極４と金属膜８とが接触する部分をシリサイド化する。これにより，ソース／ドレイン層５の表面とゲート電極４の表面に，Ｃｏ
２
ＳｉまたはＣｏＳｉから形成される第１の金属シリサイド膜１０を形成される。
【０００７】図２２と図２３を参照して，ウェットエッチングにより，金属窒化膜９と，
金属膜８の未反応部分を除去する。
【０００８】図２３と図２４（ａ）を参照して，
真空または不活性雰囲気（Ｎ
２
 ，Ａｒ等）下で，ランプアニールを行なう（７００〜８００℃，１分間）ことにより，第１の金属シリサイド膜１０と，シリコン基板１のＳｉおよびゲート電極４のＳｉとをさらに反応させ，ＣｏＳｉ
２
からなる，低抵抗（２０μΩｃｍ以下）の第２の金属シリサイド膜１１を形成する。
　
イ　　検討
　引用例２には，サリサイド構造を有するＬＤＤＭＯＳトランジスタの製造方法において，スパッタリング法によって，シリコン基板の主面上にＣｏ膜を堆積し，上記シリコン基板に第１の熱処理を施してＣｏとＳｉとを反応させることにより，ゲート電極の表面，及びソース／ドレイン層の高濃度不純物拡散層の表面とにＣｏシリサイド層を形成し，上記Ｃｏ膜の未反応部分を除去した後，上記シリコン基板に第２の熱処理を施して上記Ｃｏシリサイド層を低抵抗化することが記載されている。
　そうすると，引用発明において，「ポリシリコン・ゲート電極６ａ」（本願発明の「第１ゲート電極」に相当。）及び「ポリシリコン・ゲート電極６ｂ」（本願発明の「第２ゲート電極」に相当。）の表面と，「ｎ＋ソース／ドレイン領域１０」（本願発明の「高不純物濃度の第１導電型半導体領域」に相当。）及び「ｐ＋ソース／ドレイン領域１１」（本願発明の「高不純物濃度の第２導電型半導体領域」に相当。）の表面とに「高融点金属シリサイド」を形成する際に，スパッタリング法によって，「シリコン基板１」（本願発明の「ウエハ」に相当。）の主面上にＣｏ膜を堆積し，上記「シリコン基板１」に第１の熱処理を施してＣｏとＳｉとを反応させることにより，上記「ポリシリコン・ゲート電極６ａ」及び上記「ポリシリコン・ゲート電極６ｂ」の表面と，上記「ｎ＋ソース／ドレイン領域１０」及び上記「ｐ＋ソース／ドレイン領域１１」の表面とにＣｏシリサイド層を形成し，上記Ｃｏ膜の未反応部分を除去した後，上記「シリコン基板１」に第２の熱処理を施して上記Ｃｏシリサイド層を低抵抗化することは，引用例２に記載された発明を適用することにより，当業者が容易に想到し得ることであり，スパッタリング法によって上記Ｃｏ膜を堆積する際に，Ｃｏターゲットを用いることは，当業者が当然に行うことである。
　以上から，引用発明において，相違点２に係る構成とすることは，引用例２に記載された発明を適用することにより，当業者が容易に想到し得ることである。
　
５　　まとめ
　上記４で検討したとおり，相違点１は，引用発明に，例えば周知例１及び２にみられるような周知技術を適用することにより，当業者が容易に想到し得ることであり，また，相違点２は，引用発明に，引用例２に記載された発明を適用することにより，当業者が容易に想到し得ることである。
　したがって，本願発明は，引用例１に記載された発明（引用発明），引用例２に記載された発明，並びに例えば周知例１及び２にみられるような周知技術に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許を受けることができない。
　
　
第３　　結言
　以上のとおり，本願発明は，特許法第２９条第２項の規定により特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。
　よって，結論のとおり審決する。