【事件の表示】
　平成１１年特許願第５３９２９９号「ＡＤＣ／ＤＡＣ複合センサ・システムを備える信号調整回路およびその方法」拒絶査定不服審判事件〔平成１１年　８月　５日国際公開、ＷＯ９９／３９４３９、平成１３年１１月２０日国内公表、特表２００１−５２３４２９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、１９９８年１２月１８日（パリ条約による優先権主張外国庁受理１９９８年２月２日、米国）を国際出願日とする出願であって、平成１８年１２月５日付けで拒絶理由が通知され、平成１９年６月５日付けで手続補正されたが、同年１０月２３日付けで拒絶査定がなされ、これに対し、平成２０年１月２８日に拒絶査定不服の審判が請求されたものである。
　
第２　本願発明
　特許請求の範囲の請求項１に係る発明（以下、「本願発明」という。）は、平成１９年６月５日付けで手続補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された以下のとおりのものと認める。
　
　「センサ（１００）のための信号調整回路（２００）であって：
　センサ出力信号を有する検知素子（１０２）；
　前記センサ出力信号を受信するために結合される信号入力端子（２１７）と、出力端子（２１９）と、アナログ制御入力端子（２２１）とを有する検知素子信号調整回路（２０２、１０６）；
　第１デジタル修正値を含むデータ構造を有するメモリ（２０８）；
　信号処理回路（２０４）；および
　アナログ信号入力端子（２２３）と、デジタル信号入力ポート（２３３）と、アナログ信号出力端子（２２７）と、デジタル信号出力ポート（２２９）とを有するアナログ−デジタル／デジタル−アナログ変換（ＡＤＣ/ＤＡＣ）回路（１１２）であって、前記アナログ−デジタル／デジタル−アナログ変換（ＡＤＣ/ＤＡＣ）回路（１１２）が：
　アナログ信号を前記検知素子信号調整回路の出力から前記アナログ信号入力端子（２２３）を介して受信し、そのデジタル表現を前記デジタル信号出力ポート（２２９）において提供すること；
　前記信号処理回路（２０４）からデジタル信号を受信し、そのアナログ表現を前記アナログ信号出力端子（２０３）において提供すること；および
　前記第１デジタル修正値を前記メモリ（２０８）から受信し、それに依存するアナログ制御信号を前記検知素子信号調整回路（２０２）のアナログ制御入力端子に提供すること；
　を行うよう適応される前記アナログ−デジタル／デジタル−アナログ変換（ＡＤＣ/ＤＡＣ）回路；
　によって構成されることを特徴とする信号調整回路。」
　
　なお、請求項１には、「前記デジタル信号出力ボート（２２９）」と記載されているが、「前記」で引用される「デジタル信号出力ポート（２２９）」の記載から、「前記デジタル信号出力ポート（２２９）」の明らかな誤記と認め、本願発明を上記のように認定した。
　
第３　引用発明
Ａ　原審の拒絶理由に引用された特開平５−５６３５６号公報（以下、「引用例１」という。）には、図面とともに以下の事項が記載されている。
　
イ．「【０００１】
【産業上の利用分野】この発明は、信号処理回路、特に複数の光電変換素子を有するライセンサ又はエリアセンサ等の固体撮像装置における画素間のオフセット出力分のばらつき、すなわち固定パターンノイズを除去し、各画素の光量に対応する信号成分をＡ／Ｄ変換する信号処理回路に関する。」（２頁１欄）
　
ロ．「【００１０】
【実施例】次に実施例について説明する。図１は、本発明に係る信号処理回路の一実施例を示す回路構成図で、この実施例は本発明をセンサの固定パターンノイズ抑圧回路に適用したものである。図において、１はセンサ、２はバッファ、３はセンサ１の出力をサンプル・ホールドするサンプル・ホールド回路、４は差動回路で、サンプル・ホールド回路３の出力と後述のＤ／Ａ変換器９の出力をサンプル・ホールドするサンプル・ホールド回路５の出力との差分を出力するものである。６は差動回路４の差分出力をＡ／Ｄ変換する逐次比較型Ａ／Ｄ変換器で、コンパレータ７と、逐次比較用シフトレジスタ８と、Ｄ／Ａ変換器９とで構成されている。この逐次比較型Ａ／Ｄ変換器６では、Ｄ／Ａ変換器９の上位ビットから１ビットずつ逐次比較用シフトレジスタ８でＤ／Ａ変換器９のデジタル入力を走査しながら、そのＤ／Ａ変換器９の出力電圧と信号入力電圧とをコンパレータ７で比較しながら上位ビットより量子化を行い、下位ビットまで走査終了した時点で完全な量子化符号が得られるようになっている。この実施例では、この逐次比較型Ａ／Ｄ変換器６は８ビットとしており、そのデジタル出力線は図において８ビットと示している。なお当然のことながら、このビット数は使用システムの用途により変えても全く問題ない。
【００１１】前記Ａ／Ｄ変換器６のデジタル出力はメモリ10に入力されるようになっており、このメモリ10はセンサ１の暗時の出力データ、すなわち固定パターンノイズデータを書き込むためのものであり、このメモリ10の出力データはスイッチＳＷ１を介してＤ／Ａ変換器９に入力されるようになっている。このスイッチＳＷ１は、前記Ｄ／Ａ変換器９を逐次比較型Ａ／Ｄ変換器６の一部として使用する場合と、メモリ10のデータをアナログ信号に変換する場合との切り換えを行うためのものであり、スイッチＳＷ１が端子Ａ／Ｄ側に接続される場合は前者の動作を行い、スイッチＳＷ１が端子Ｄ／Ａ側に接続される場合は後者の動作を行う。逐次比較型Ａ／Ｄ変換器６への入力信号は、前述のとおり、センサ１の信号をサンプル・ホールドした電圧と、メモリ10のデータをＤ／Ａ変換しサンプル・ホールドした電圧との差動回路４を介して得られる差分であり、サンプル・ホールド回路３，５の一構成例と差動回路４の一構成例を、それぞれ図２，３に示す。なお図２において、11, 12はバッファであり、図３において、13はオペアンプである。
【００１２】次に、このように構成されて固定パターンノイズ抑圧回路の動作を、図４に示したタイミングチャートを参照しながら説明する。センサ出力及びサンプル・ホールド回路３，５並びに差動回路４の各出力信号において、センサ１の暗時出力を取り込むときを破線で示し、光が入射されている時の出力を実線で示している。センサ１の暗時出力は、入射光を遮光又は絞りを小さくして得る以外に、センサ１での蓄積時間を十分短くすることによって得ることができる。
【００１３】センサ出力は、一定周期Ｔ0 で各画素に対応する信号電圧が出力される。このセンサ出力で画素の信号が現れている期間を選んで、スイッチＳＷ１をＤ／Ａ側に接続しメモリ10のデータを出力する。このメモリデータは、暗時出力を取り込むときは０にリセットしておき、光信号をＡ／Ｄ変換する場合は、各画素に対応する暗時出力のＡ／Ｄ変換データが出力されるようにしておく。図４でスイッチＳＷ１のパルスが“Ｈ”レベルのとき（期間Ｔ1 ）が、メモリデータをＤ／Ａ変換器９より出力する期間に対応する。このＴ1 の期間に信号φSHを“Ｈ”レベルにしてサンプル・ホールドを行うことにより、サンプル・ホールド回路３のＳ／Ｈ１出力にはセンサの信号出力が保持され、サンプル・ホールド回路５のＳ／Ｈ２出力にはメモリデータ出力のアナログ値が保持される。
【００１４】暗時の場合は、メモリデータが０、すなわちアナログ信号が０レベルであるため、差動回路４の出力は、センサ信号に対応する信号が現れ、すなわち暗時の固定パターンノイズがそのまま出力される。期間Ｔ2 でスイッチＳＷ１をＡ／Ｄ側に接続し、逐次比較型Ａ／Ｄ変換器６においてＡ／Ｄ変換を行い、この暗時固定パターンノイズデータをメモリ10に記憶する。
【００１５】このように一度暗時固定パターンノイズのデータをメモリ10に取り込んだ状態で、次にセンサ１において光積分を行い明時信号を出力する。暗時と同様に、Ｔ1 の期間でセンサ信号とＤ／Ａ変換信号をサンプル・ホールドし、期間Ｔ2 でＡ／Ｄ変換を行う。明時の場合は、サンプル・ホールド回路５からは、暗時で取り込んだ固定パターンノイズ信号が出力されるため、差動回路４の出力には、この固定パターンノイズが除去された信号が現れる。この信号はＡ／Ｄ変換器６でデジタル信号に変換され出力される。」（３頁３欄〜４頁５欄）
　
　上記引用例１の記載及び図面ならびにこの分野における技術常識を考慮すると、上記摘記事項ロ．の【００１０】、【００１１】、【００１３】〜【００１５】の記載、及び図１によれば、信号処理回路は、センサ（１）のためにあり、センサ出力信号を有するセンサ（１）を有している。
　また、センサ出力信号を受信するために結合されるバッファ（２）の入力端と、差動回路（４）の出力端と、サンプルホールド回路（５）の入力端とを有する回路を有しており、これらをまとめて回路Ａと称することは任意である。
　また、信号処理回路は、固定パターンノイズデータを含むデータ構造を有するメモリ（１０）を有している。
　また、信号処理回路は、コンパレータ（７）の差動回路（４）からの入力端と、逐次比較用シフトレジスタ（８）の入力端と、Ｄ／Ａ変換器（９）の出力端と、逐次比較用シフトレジスタ（８）の出力端（Ａ／Ｄ）とを有する逐次比較型Ａ／Ｄ変換器（６）を有している。
　また、逐次比較型Ａ／Ｄ変換器（６）は、アナログ信号を回路Ａの出力からコンパレータ（７）の差動回路（４）からの入力端を介して受信し、そのデジタル表現を逐次比較用シフトレジスタ（８）の出力端（Ａ／Ｄ）において提供している。
　また、逐次比較型Ａ／Ｄ変換器（６）は、固定パターンノイズデータをメモリ（１０）から受信し、それに依存するアナログ制御信号を回路Ａのサンプルホールド回路（５）の入力端に提供している。
　
　したがって、引用例１には以下の発明（以下、「引用発明１」という。）が記載されている。
　
　「センサのための信号処理回路であって：
　センサ出力信号を有するセンサ（１）；
　前記センサ出力信号を受信するために結合されるバッファ（２）の入力端と、差動回路（４）の出力端と、サンプルホールド回路（５）の入力端とを有する回路Ａ；
　固定パターンノイズデータを含むデータ構造を有するメモリ（１０）；
　および
　コンパレータ（７）の差動回路（４）からの入力端と、逐次比較用シフトレジスタ（８）の入力端と、Ｄ／Ａ変換器（９）の出力端と、逐次比較用シフトレジスタ（８）の出力端（Ａ／Ｄ）とを有する逐次比較型Ａ／Ｄ変換器（６）であって、前記逐次比較型Ａ／Ｄ変換器（６）が：
　アナログ信号を前記回路Ａの出力から前記コンパレータ（７）の差動回路（４）からの入力端を介して受信し、そのデジタル表現を前記逐次比較用シフトレジスタ（８）の出力端（Ａ／Ｄ）において提供すること；
　および
　前記固定パターンノイズデータを前記メモリ（１０）から受信し、それに依存するアナログ制御信号を前記回路Ａのサンプルホールド回路（５）の入力端に提供すること；
　を行うよう適応される前記逐次比較型Ａ／Ｄ変換器（６）；
　によって構成される信号処理回路。」
　
Ｂ　原審の拒絶理由に引用された実願昭５７−３６０９８号（実開昭５８−１４２７４７号）のマイクロフィルム（以下、「引用例２」という。）には、図面とともに以下の事項が記載されている。
　
ハ．「この考案は外部機器から供給されるアナログ信号をデジタル信号に変換するアナログ−デジタル変換装置に関する。
　第１図は、外部機器から供給されるアナログ信号をデジタル信号に変換して各種演算処理をし、この演算結果に基づく制御信号を再びアナログ信号に変換して他の外部機器へ供給する制御装置の構成を示すブロック図である。この図において１ａ、ｌｂは各々アナログ入力信号を利得１で増幅するバッファアンプであり、各出力端子は各々マルチプレクサ２の入力端子２ａ、２ｂに接続されている。一方、６は装置各部を制御する中央処理装置（以下、ＣＰＵと称す）である。前述したマルチプレクサ２はＣＰＵ６から出力ポート１１を介して供給されるデータに基づき入力端子２ａ、２ｂのいずれかを選択する。また、１０はデジタル−アナログ変換器（以外、Ｄ／Ａ変換器と称す）であり、ＣＰＵ６から出力ポート９を介して供給されるデータをアナログ信号に変換するものである。３はコンパレータでありバッファアンプ１ａまたはｌｂおよびマルチプレクサ２を介して供給されるアナログ入力信号とＤ／Ａ変換器１０の出力信号とを比較するもので、その比較結果は入力ポート４を介してＣＰＵ６へ供給される。このコンパレータ３は電源供給端子３ａ、３ｂに各々正電源十Ｖ、負電源−Ｖが供給されており、また、電源供給端子３ｂに可変抵抗Ｒ２の一方の固定端子が接続されている。そして、可変抵抗Ｒ２の他方の固定端子は接地されている。３ｃはオフセット電圧の調整端子であり、この調整端子３ｃと可変抵抗Ｒ２の可動端子との間に抵抗Ｒ１が接続されている。１３は出力用のマルチプレクサであり、ＣＰＵ６から出力ポート１２を介して供給されるデータに基づき、Ｄ／Ａ変換器１０の出力信号を出力端子１３ａ〜１３ｃのいずれかから出力するものである。１５〜１７は各々コンデンサC１〜C３とともにサンプルホールド回路を構成する演算増幅器である。演算増幅器１５の出力信号はそのまま他回路へ供給され、また、演算増幅器１６の出力信号は電圧−電流変換器１８により、この出力信号に対応する電流に変換されて他回路へ供給される。また、演算増幅器１７の出力端子と反転入力端子間に電流計２０が介挿され、非反転入力端子が抵抗Ｒ３を介して接地されている。
　また、上述した構成において、７はＣＰＵ６において用いられるプログラムが記憶されるＲＯＭ（リードオンリーメモリ）であり、８は各種データが記憶されるＲＡＭ（ランダムアクセスメモリ）であり、また、５はデータバスである。
　次に上述した制御装置において入力信号をデジタル信号に変換する動作（以下入力動作と称す）を説明する。
　まず、ＣＰＵ６がその出力信号の最上位ビットのみに「１」をたてこの信号をＤ／Ａ変換器１０に供給する。そして、コンパレータ３がこの時のＤ／Ａ変換器１０の出力信号とアナログ入力信号とを比較する。そして、アナログ入力信号の方が大の場合は、ＣＰＵ６は１つ下位のビットにさらに「１」をたて同様の比較を行い、一方、アナログ入力信号の方が小の場合は、ＣＰＵ６は１つ下位のビットのみに「１」をたて同様の比較を行う。以後同様の方法で最下位ビットまで比較を行う。そして、比較動作毎の比較結果をＲＡＭ８に記憶させると、この記憶結果がアナログ入力信号に対応するデジタル信号となる。
　そして、このデジタル信号に基づき、ＣＰＵ６は各種演算処理を行い、その結果をＤ／Ａ変換器１０、マルチプレクサ１３を介して演算増幅器１５〜１７に供給する。なお、上述した構成から解るようにＤ／Ａ変換器１０は入力動作と出力動作の両方に用いられる。」（２頁４行〜５頁１４行）
　
　上記引用例２の記載及び図面ならびにこの分野における技術常識を考慮すると、上記摘記事項ハ．における「第１図は、外部機器から供給されるアナログ信号をデジタル信号に変換して各種演算処理をし、この演算結果に基づく制御信号を再びアナログ信号に変換して他の外部機器へ供給する制御装置の構成を示すブロック図である。」、「１０はデジタル−アナログ変換器（以外、Ｄ／Ａ変換器と称す）であり、ＣＰＵ６から出力ポート９を介して供給されるデータをアナログ信号に変換するものである。」、「このデジタル信号に基づき、ＣＰＵ６は各種演算処理を行い、その結果をＤ／Ａ変換器１０、マルチプレクサ１３を介して演算増幅器１５〜１７に供給する。なお、上述した構成から解るようにＤ／Ａ変換器１０は入力動作と出力動作の両方に用いられる。」との記載、及び第１図によれば、アナログ−デジタル変換装置は、ＣＰＵ（６）を備え、前記ＣＰＵ（６）からデジタル信号を受信し、そのアナログ表現をＤ／Ａ変換器（１０）の出力端において提供していることが読み取れる。
　
　したがって、引用例２には以下の発明（以下、「引用発明２」という。）が記載されている。
　
　「ＣＰＵ（６）を備え、前記ＣＰＵ（６）からデジタル信号を受信し、そのアナログ表現をＤ／Ａ変換器（１０）の出力端において提供するアナログ−デジタル変換装置。」
　
第４　対比
　本願発明と引用発明１とを対比する。
ａ．引用発明１の「センサ（１）」、「バッファ（２）の入力端」、「差動回路（４）の出力端」、「サンプルホールド回路（５）の入力端」、「コンパレータ（７）の差動回路（４）からの入力端」、「逐次比較用シフトレジスタ（８）の入力端」、「Ｄ／Ａ変換器（９）の出力端」、及び「逐次比較用シフトレジスタ（８）の出力端（Ａ／Ｄ）」は、本願発明の「検知素子（１０２）」、「信号入力端子（２１７）」、「出力端子（２１９）」、「アナログ制御入力端子（２２１）」、「アナログ信号入力端子（２２３）」、「デジタル信号入力ポート（２３３）」、「アナログ信号出力端子（２２７）」、及び「デジタル信号出力ポート（２２９）」に対応する構成であり、それぞれの間に実質的な差異はない。
ｂ．引用発明１の「信号処理回路」は、センサ（１）のセンサ出力信号を調整しているから、信号調整回路ということができる。
ｃ．引用発明１の「回路Ａ」は、上記ａ．及びｂ．の対比を考慮すると、検知素子信号調整回路ということができる。
ｄ．引用発明１の「固定パターンノイズデータ」は、デジタル値であり、センサ（１）のセンサ出力信号を調整（修正）するものであるから、デジタル修正値ということができる。
ｅ．引用発明１の「逐次比較型Ａ／Ｄ変換器（６）」は、全体として、Ａ／Ｄ変換器であり、Ｄ／Ａ変換器（９）の機能も合わせ持つから、アナログ−デジタル／デジタル−アナログ変換回路ということができる。
　
　したがって、本願発明と引用発明１は、以下の点で一致ないし相違する。
　
＜一致点＞
　
　「センサのための信号調整回路であって：
　センサ出力信号を有する検知素子；
　前記センサ出力信号を受信するために結合される信号入力端子と、出力端子と、アナログ制御入力端子とを有する検知素子信号調整回路；
　第１デジタル修正値を含むデータ構造を有するメモリ；
　および
　アナログ信号入力端子と、デジタル信号入力ポートと、アナログ信号出力端子と、デジタル信号出力ポートとを有するアナログ−デジタル／デジタル−アナログ変換（ＡＤＣ/ＤＡＣ）回路であって、前記アナログ−デジタル／デジタル−アナログ変換（ＡＤＣ/ＤＡＣ）回路が：
　アナログ信号を前記検知素子信号調整回路の出力から前記アナログ信号入力端子を介して受信し、そのデジタル表現を前記デジタル信号出力ポートにおいて提供すること；
　および
　前記第１デジタル修正値を前記メモリから受信し、それに依存するアナログ制御信号を前記検知素子信号調整回路のアナログ制御入力端子に提供すること；
　を行うよう適応される前記アナログ−デジタル／デジタル−アナログ変換（ＡＤＣ/ＤＡＣ）回路；
　によって構成される信号調整回路。」
　
＜相違点＞
　
　本願発明は、「信号処理回路（２０４）」を備え、「前記信号処理回路（２０４）からデジタル信号を受信し、そのアナログ表現を前記アナログ信号出力端子（２０３）において提供する」のに対し、引用発明１は、その様な構成を備えていない点。
　
第５　判断
　そこで、上記相違点について検討する。
　引用発明２の「ＣＰＵ（６）」及び「Ｄ／Ａ変換器（１０）の出力端」は、本願発明の「信号処理回路（２０４）」及び「アナログ信号出力端子（２０３）」にそれぞれ相当し、引用発明１と引用発明２は、いずれも共通の技術分野に属しており、引用発明１に引用発明２を採用することに特段の阻害要因は見あたらないから、引用発明１に引用発明２の「ＣＰＵ（６）」（信号処理回路（２０４））を付加し、本願発明のように「信号処理回路（２０４）」を備え、「前記信号処理回路（２０４）からデジタル信号を受信し、そのアナログ表現を前記アナログ信号出力端子（２０３）において提供する」ことは当業者が容易に成し得ることである。
　
　そして、本願発明の作用効果も、引用発明１及び２から当業者が容易に予測できる範囲のものである。
　
第６　むすび
　以上のとおり、本願発明は、引用発明１及び２に基いて当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。