【手続補正書】
【提出日】平成24年2月2日(2012.2.2)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
複数の電圧パルス発生回路が半導体基板上に形成されて成る半導体集積回路装置であって、
前記複数の電圧パルス発生回路のそれぞれは、第１端子に複数の異なる正電圧及び負電圧のいずれかが供給され、第２端子は出力端子に共通に接続されており、制御端子に入力される制御パルス信号に基づいて前記複数の異なる正電圧及び負電圧のパルス信号を発生するように構成され、
前記複数の電圧パルス発生回路のそれぞれは、ラッチ回路とＰ型アナログスイッチ及びＮ型アナログスイッチのいずれかを有しており、
前記Ｐ型アナログスイッチ及び前記Ｎ型アナログスイッチのそれぞれは、対応する導電型の第１MOSFET及び第２MOSFETとを有し、前記第１MOSFETと前記第２MOSFETのソース端子同士が互いに接続され、前記電圧パルス発生回路の前記第１端子となる前記第１MOSFETのドレイン端子は前記複数の異なる正電圧及び負電圧のいずれか一つである第１の電圧が供給され、かつ、前記電圧パルス発生回路の前記第２端子となる前記第２MOSFETのドレイン端子は前記出力端子に接続されており、
前記ラッチ回路は、前記電圧パルス発生回路の前記制御端子に入力される前記制御パルス信号に基づいて対応する前記Ｐ型アナログスイッチ及び前記Ｎ型アナログスイッチのいずれかを制御するよう構成され、その基準電位が対応する前記第１MOSFETと前記第２MOSFETの共通接続されたソース端子の電位とされていることを特徴とする半導体集積回路装置。
【請求項２】
請求項１において、
前記複数の電圧パルス発生回路の一つである第１ラッチ回路及び第１Ｎ型アナログスイッチを有し、
前記第１Ｎ型アナログスイッチは、前記第１MOSFETに対応する第１のＮ型MOSFETと前記第２MOSFETに対応する第２のＮ型MOSFETとを有しており、
前記第１ラッチ回路の低電位側電源に前記第１のＮ型MOSFETと前記第２のＮ型MOSFETの共通接続されたソース端子が第１の浮動電圧として接続され、
前記ラッチ回路の高電位側電源に前記第１の浮動電圧よりも、低圧部電源として用いられる第２の電圧分だけ高い第３の電圧が供給される
ことを特徴とする半導体集積回路装置。
【請求項３】
請求項２において、
前記第１ラッチ回路は、
第１及び第２のＰ型MOSFETのソース端子に前記第３の電圧が供給され、
前記第１のＰ型MOSFETのドレイン端子に、前記第１及び第２のＮ型MOSFETのいずれよりも耐圧の低い第３のＮ型MOSFETのドレイン端子、前記第１及び第２のＮ型MOSFETのいずれよりも耐圧の低い第４のＮ型MOSFETのゲート端子、第３のＰ型MOSFETのドレイン端子、及び前記第１乃至第３のＰ型MOSFETのいずれよりも耐圧の低いＰ型MOSFETと前記第１及び第２のＮ型MOSFETのいずれよりも耐圧の低いＮ型MOSFETとの対から成る第１のインバータの高電位側が共通に接続され、
前記第２のＰ型MOSFETのドレイン端子に、前記第３のＮ型MOSFETのゲート端子、前記第４のＮ型MOSFETのドレイン端子、第４のＰ型MOSFETのドレイン端子、及び前記第１のインバータの入力端子が共通に接続され、
前記第１のインバータの出力端子に前記第１及び前記第２のＮ型MOSFETのゲート端子が共通に接続され、
前記第４及び前記第５のＰ型MOSFETのソース端子は共通に第１の電流源を介して前記第３の電圧に接続され、
前記第３のＮ型MOSFETのゲート端子に第１の容量の一方の電極及び第１のツェナーダイオードのカソードが共通に接続され、
前記第３のＮ型MOSFETのソース端子に前記第１の容量の他方の電極及び前記第１のツェナーダイオードのアノードが共通に接続され、
前記第４のＮ型MOSFETのゲート端子に第２の容量の一方の電極及び第２のツェナーダイオードのカソードが共通に接続され、
前記第４のＮ型MOSFETのソース端子に前記第２の容量の他方の電極及び前記第２のツェナーダイオードのアノードが共通に接続され
て構成されることを特徴とする半導体集積回路装置。
【請求項４】
請求項１において、
前記複数の電圧パルス発生回路の一つである第２ラッチ回路及び第１Ｐ型アナログスイッチを有し、
前記第１Ｐ型アナログスイッチは、前記第１MOSFETに対応する第６のＰ型MOSFETと前記第２MOSFETに対応する第７のＰ型MOSFETとを有しており、
前記第２ラッチ回路の高電位側電源に前記第６のＰ型MOSFETと前記第７のＰ型MOSFETとのソース端子が第２の浮動電圧として接続され、
前記ラッチ回路の低電位側電源に前記第２の浮動電圧よりも、低圧部電源として用いられる第２の電圧分だけ低い第４の電圧が供給される
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項４において、
前記第２ラッチ回路は、
第５及び第６のＮ型MOSFETのソース端子に前記第４の電圧が供給され、
前記第５のＮ型MOSFETのドレイン端子に、前記第６及び第７のＰ型MOSFETのいずれよりも耐圧の低い第８のＰ型MOSFETのドレイン端子、前記第６及び第７のＰ型MOSFETのいずれよりも耐圧の低い第９のＰ型MOSFETのゲート端子、第７のＮ型MOSFETのドレイン端子、及び前記第５乃至第７のＮ型MOSFETのいずれよりも耐圧の低いＮ型MOSFETと前記第６及び第７のＰ型MOSFETのいずれよりも耐圧の低いＰ型MOSFETとの対から成る第２のインバータの低電位側が共通に接続され、
前記第６のＮ型MOSFETのドレイン端子に、前記第８のＰ型MOSFETのゲート端子、前記第９のＰ型MOSFETのドレイン端子、第８のＮ型MOSFETのドレイン端子、及び前記第２のインバータの入力端子が共通に接続され、
前記第２のインバータの出力端子に前記第６及び前記第７のＰ型MOSFETのゲート端子が共通に接続され、
前記第７及び前記第８のＮ型MOSFETのソース端子は共通に第２の電流源を介して前記第４の電圧に接続され、
前記第８のＰ型MOSFETのゲート端子に第３の容量の一方の電極及び第３のツェナーダイオードのアノードが共通に接続され、
前記第８のＰ型MOSFETのソース端子に前記第３の容量の他方の電極及び前記第３のツェナーダイオードのカソードが共通に接続され、
前記第９のＰ型MOSFETのゲート端子に第４の容量の一方の電極及び第４のツェナーダイオードのアノードが共通に接続され、
前記第９のＰ型MOSFETのソース端子に前記第４の容量の他方の電極及び前記第４のツェナーダイオードのカソードが共通に接続されて構成される
ことを特徴とする半導体集積回路装置。
【請求項６】
複数の電圧パルス発生回路が半導体基板上に形成されて成る半導体集積回路装置であって、
前記複数の電圧パルス発生回路のそれぞれは、第１端子に複数の異なる正電圧及び負電圧のいずれかが供給され、第２端子は出力端子に共通に接続されており、制御端子に入力される制御パルス信号に基づいて前記複数の異なる正電圧及び負電圧のパルス信号を発生するように構成され、
前記複数の電圧パルス発生回路のそれぞれは、ラッチ回路とＰ型アナログスイッチ及びＮ型アナログスイッチのいずれかを有しており、
前記Ｐ型アナログスイッチ及び前記Ｎ型アナログスイッチのそれぞれは、対応する導電型の第１MOSFET及び第２MOSFETとを有し、前記第１MOSFETと前記第２MOSFETのソース端子同士が互いに接続され、前記電圧パルス発生回路の前記第１端子となる前記第１MOSFETのドレイン端子は前記複数の異なる正電圧及び負電圧のいずれか一つである第１の電圧が供給され、かつ、前記電圧パルス発生回路の前記第２端子となる前記第２MOSFETのドレイン端子は前記出力端子に接続されており、
前記ラッチ回路は、前記電圧パルス発生回路の前記制御端子に入力される前記制御パルス信号に基づいて対応する前記Ｐ型アナログスイッチ及び前記Ｎ型アナログスイッチのいずれかを制御するよう構成され、その基準電位が対応する前記第１MOSFETと前記第２MOSFETの共通接続されたソース端子の電位とされており、
前記複数の電圧パルス発生回路は、一単位のチャネルに対応する複数チャネル構成の超音波振動子を駆動する超音波診断装置用送信回路として機能する
ことを特徴とする半導体集積回路装置。
【請求項７】
請求項６において、
前記複数の電圧パルス発生回路の一つである第１ラッチ回路及び第１Ｎ型アナログスイッチを有し、
前記第１Ｎ型アナログスイッチは、前記第１MOSFETに対応する第１のＮ型MOSFETと前記第２MOSFETに対応する第２のＮ型MOSFETとを有しており、
前記第１ラッチ回路の低電位側電源に前記第１のＮ型MOSFETと前記第２のＮ型MOSFETの共通接続されたソース端子が第１の浮動電圧として接続され、
前記ラッチ回路の高電位側電源に前記第１の浮動電圧よりも、低圧部電源として用いられる第２の電圧分だけ高い第３の電圧が供給される
ことを特徴とする半導体集積回路装置。
【請求項８】
請求項７において、
前記第１ラッチ回路は、
第１及び第２のＰ型MOSFETのソース端子に前記第３の電圧が供給され、
前記第１のＰ型MOSFETのドレイン端子に、前記第１及び第２のＮ型MOSFETのいずれよりも耐圧の低い第３のＮ型MOSFETのドレイン端子、前記第１及び第２のＮ型MOSFETのいずれよりも耐圧の低い第４のＮ型MOSFETのゲート端子、第３のＰ型MOSFETのドレイン端子、及び前記第１乃至第３のＰ型MOSFETのいずれよりも耐圧の低いＰ型MOSFETと前記第１及び第２のＮ型MOSFETのいずれよりも耐圧の低いＮ型MOSFETとの対から成る第１のインバータの高電位側が共通に接続され、
前記第２のＰ型MOSFETのドレイン端子に、前記第３のＮ型MOSFETのゲート端子、前記第４のＮ型MOSFETのドレイン端子、第４のＰ型MOSFETのドレイン端子、及び前記第１のインバータの入力端子が共通に接続され、
前記第１のインバータの出力端子に前記第１及び前記第２のＮ型MOSFETのゲート端子が共通に接続され、
前記第４及び前記第５のＰ型MOSFETのソース端子は共通に第１の電流源を介して前記第３の電圧に接続され、
前記第３のＮ型MOSFETのゲート端子に第１の容量の一方の電極及び第１のツェナーダイオードのカソードが共通に接続され、
前記第３のＮ型MOSFETのソース端子に前記第１の容量の他方の電極及び前記第１のツェナーダイオードのアノードが共通に接続され、
前記第４のＮ型MOSFETのゲート端子に第２の容量の一方の電極及び第２のツェナーダイオードのカソードが共通に接続され、
前記第４のＮ型MOSFETのソース端子に前記第２の容量の他方の電極及び前記第２のツェナーダイオードのアノードが共通に接続され
て構成されることを特徴とする半導体集積回路装置。
【請求項９】
請求項６において、
前記複数の電圧パルス発生回路の一つである第２ラッチ回路及び第１Ｐ型アナログスイッチを有し、
前記第１Ｐ型アナログスイッチは、前記第１MOSFETに対応する第６のＰ型MOSFETと前記第２MOSFETに対応する第７のＰ型MOSFETとを有しており、
前記第２ラッチ回路の高電位側電源に前記第６のＰ型MOSFETと前記第７のＰ型MOSFETとのソース端子が第２の浮動電圧として接続され、
前記ラッチ回路の低電位側電源に前記第２の浮動電圧よりも、低圧部電源として用いられる第２の電圧分だけ低い第４の電圧が供給される
ことを特徴とする半導体集積回路装置。
【請求項１０】
請求項９において、
前記第２ラッチ回路は、
第５及び第６のＮ型MOSFETのソース端子に前記第４の電圧が供給され、
前記第５のＮ型MOSFETのドレイン端子に、前記第６及び第７のＰ型MOSFETのいずれよりも耐圧の低い第８のＰ型MOSFETのドレイン端子、前記第６及び第７のＰ型MOSFETのいずれよりも耐圧の低い第９のＰ型MOSFETのゲート端子、第７のＮ型MOSFETのドレイン端子、及び前記第５乃至第７のＮ型MOSFETのいずれよりも耐圧の低いＮ型MOSFETと前記第６及び第７のＰ型MOSFETのいずれよりも耐圧の低いＰ型MOSFETとの対から成る第２のインバータの低電位側が共通に接続され、
前記第６のＮ型MOSFETのドレイン端子に、前記第８のＰ型MOSFETのゲート端子、前記第９のＰ型MOSFETのドレイン端子、第８のＮ型MOSFETのドレイン端子、及び前記第２のインバータの入力端子が共通に接続され、
前記第２のインバータの出力端子に前記第６及び前記第７のＰ型MOSFETのゲート端子が共通に接続され、
前記第７及び前記第８のＮ型MOSFETのソース端子は共通に第２の電流源を介して前記第４の電圧に接続され、
前記第８のＰ型MOSFETのゲート端子に第３の容量の一方の電極及び第３のツェナーダイオードのアノードが共通に接続され、
前記第８のＰ型MOSFETのソース端子に前記第３の容量の他方の電極及び前記第３のツェナーダイオードのカソードが共通に接続され、
前記第９のＰ型MOSFETのゲート端子に第４の容量の一方の電極及び第４のツェナーダイオードのアノードが共通に接続され、
前記第９のＰ型MOSFETのソース端子に前記第４の容量の他方の電極及び前記第４のツェナーダイオードのカソードが共通に接続されて構成される
ことを特徴とする半導体集積回路装置。