【事件の表示】
　平成　８年特許願第３０４６８０号「半導体装置のキャパシタ及びその製造方法」拒絶査定不服審判事件〔平成１０年　６月　２日出願公開、特開平１０−１５０１６１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成８年１１月１５日の出願であって、平成１８年８月１５日付けで拒絶査定がなされ、それに対して、同年１１月２０日に拒絶査定に対する審判請求がなされ、同年１２月２０日付けで手続補正がなされ、その後当審において平成２１年３月３日付けで審尋がなされ、それに対する回答は提出されなかったものである。
　
２．平成１８年１２月２０日付けの手続補正について
【補正の却下の決定の結論】
　平成１８年１２月２０日付けの手続補正を却下する。
　
【理由】
（１）補正の内容
　平成１８年１２月２０日付けの手続補正（以下、「本件補正」という。）は、特許請求の範囲及び発明の詳細な説明を補正するものであり、特許請求の範囲についての補正は、以下のとおりである。
　
（補正事項ａ）補正前の請求項１を、補正後の請求項１の
「【請求項１】　半導体装置の積層型キャパシタであって、
　半導体基板上に形成された、ソース領域に届くコンタクトホールを有する第１及び第２層間絶縁膜と、
　前記コンタクトホールを通じて前記半導体基板のソース領域に接続され、前記半導体基板上及びコンタクトホールの内壁にチタンとチタンナイトライドとで形成された導電性接着層を含む、高融点金属のタングステンからなる金属プラグと、
　前記金属プラグに連結されてキャパシタの有効面積となる形状を有し、不純物がドーピングされた多結晶シリコンからなるストレージノードと、
　前記ストレージノードの上面及び側面に形成された誘電膜と、
　前記誘電膜の上面及び側面を覆って形成されたプレートノードとを含むことを特徴とする半導体装置の積層型キャパシタ。」
と補正したこと。
　
（補正事項ｂ）補正前の請求項２ないし４を削除したこと。
　
（補正事項ｃ）補正前の請求項５を、補正後の請求項２の
「【請求項２】　半導体装置の積層型キャパシタの製造方法であって、
　半導体基板のドレイン領域に接続するビットラインが形成された後、該ビットライン用の導電膜を除く全面を覆う平坦化された第１層間絶縁膜上に、該ビットライン用の導電膜を含む全面を覆う第２層間絶縁膜を形成して、平坦化する工程と、
　前記第１及び第２層間絶縁膜をフォトエッチングして、半導体基板のソース領域に届くコンタクトホールを形成する工程と、
　半導体基板上及びコンタクトホールの内壁に、チタンとチタンナイトライドとで形成される導電性接着層を形成する工程と、
　前記導電性接着層が形成されたコンタクトホールを埋め込むように、半導体基板の全面に高融点金属のタングステンからなる金属層を形成する工程と、
　前記金属層を前記第２層間絶縁膜が表われるまでエッチングして、前記コンタクトホールを埋めるタングステンからなる金属プラグを形成する工程と、
　前記金属プラグに連結されてキャパシタの有効面積となる形状を有し、不純物がドーピングされた多結晶シリコンからなるストレージノードを形成する工程と、
　前記ストレージノードの露出する表面に誘電膜を形成する工程と、
　前記誘電膜の露出する表面を覆うプレートノードを形成する工程とを含むことを特徴とする半導体装置の積層型キャパシタ製造方法。」
と補正したこと。
　
（補正事項ｄ）補正前の請求項６を、補正後の請求項３の
「【請求項３】　前記絶縁膜はＣＭＰ法で平坦化して形成することを特徴とする請求項２に記載の半導体装置の積層型キャパシタ製造方法。」
と補正したこと。
　
（補正事項ｅ）補正前の請求項７を、補正後の請求項４の
「【請求項４】　前記金属プラグは前記金属層をＣＭＰ法でエッチングして形成することを特徴とする請求項２に記載の半導体装置の積層型キャパシタ製造方法。」
と補正したこと。
　
（補正事項ｆ）補正前の請求項８を、補正後の請求項５の
「【請求項５】　半導体基板のソース領域上に形成されたコンタクトホールを有する第１及び第２層間絶縁膜を介して積層型キャパシタが形成される半導体装置において、
　前記積層型キャパシタが、
　　前記第１及び第２層間絶縁膜のコンタクトホールを通じて前記半導体基板のソース領域に接続され、前記半導体基板上及びコンタクトホールの内壁にチタンとチタンナイトライドとで形成された導電性接着層を含む、高融点金属のタングステンからなる金属プラグと、
　　前記金属プラグに連結されてキャパシタの有効面積となる形状を有し、不純物がドーピングされた多結晶シリコンからなるストレージノードと、
　　前記ストレージノードの上面及び側面に形成された誘電膜と、
　　前記誘電膜の上面及び側面を覆って形成されたプレートノードとを含むことを特徴とする半導体装置。」
と補正したこと。
　
（補正事項ｇ）補正前の請求項９を、補正後の請求項６の
「【請求項６】　半導体基板のソース領域上に形成されたコンタクトホールを有する第１及び第２層間絶縁膜を介して積層型キャパシタが形成される半導体装置の製造方法において、
　前記積層型キャパシタの形成が、
　　半導体基板のドレイン領域に接続するビットラインが形成された後、該ビットライン用の導電膜を除く全面を覆う平坦化された第１層間絶縁膜上に、該ビットライン用の導電膜を含む全面を覆う第２層間絶縁膜を形成して、平坦化する工程と、
　　前記第１及び第２層間絶縁膜をフォトエッチングして、半導体基板のソース領域に届くコンタクトホールを形成する工程と、
　　半導体基板上及びコンタクトホールの内壁に、チタンとチタンナイトライドとで形成される導電性接着層を形成する工程と、
　　前記導電性接着層が形成されたコンタクトホールを埋め込むように、半導体基板の全面に高融点金属のタングステンからなる金属層を形成する工程と、
　　前記金属層を前記第２層間絶縁膜が表われるまでエッチングして、前記コンタクトホールを埋めるタングステンからなる金属プラグを形成する工程と、
　　前記金属プラグに連結されてキャパシタの有効面積となる形状を有し、不純物がドーピングされた多結晶シリコンからなるストレージノードを形成する工程と、
　　前記ストレージノードの露出する表面に誘電膜を形成する工程と、
　　前記誘電膜の露出する表面を覆うプレートノードを形成する工程とを含むことを特徴とする半導体装置の製造方法。
」
と補正したこと。
　
（２）補正事項の整理
　本件補正における補正事項ａ及び補正事項ｃないし補正事項ｇを整理すると、以下のとおりである。
　
（補正事項ａ）
（補正事項ａ−１）
　補正前の請求項１における「半導体基板上に形成されたコンタクトホールを有する層間絶縁膜と、」を、補正後の請求項１における「半導体基板上に形成された、ソース領域に届くコンタクトホールを有する第１及び第２層間絶縁膜と、」と補正すること。
　
（補正事項ａ−２）
　補正前の請求項１における「前記コンタクトホールを通じて前記半導体基板に接続され、前記半導体基板上のコンタクトホールに形成された導電性接着層を含む金属プラグと、」を、補正後の請求項１における「前記コンタクトホールを通じて前記半導体基板のソース領域に接続され、前記半導体基板上及びコンタクトホールの内壁にチタンとチタンナイトライドとで形成された導電性接着層を含む、高融点金属のタングステンからなる金属プラグと、」と補正すること。
　
（補正事項ａ−３）
　補正前の請求項１における「前記金属プラグに連結され多結晶シリコンからなるストレージノード」を、補正後の請求項１における「前記金属プラグに連結されてキャパシタの有効面積となる形状を有し、不純物がドーピングされた多結晶シリコンからなるストレージノード」と補正すること。
　
（補正事項ａ−４）
　補正前の請求項１における「前記ストレージノード上に形成された誘電膜」を、補正後の請求項１における「前記ストレージノードの上面及び側面に形成された誘電膜」と補正すること。
　
（補正事項ａ−５）
　補正前の請求項１における「前記誘電膜上に形成されたプレートノード」を、補正後の請求項１における「前記誘電膜の上面及び側面を覆って形成されたプレートノード」と補正すること。
　
（補正事項ａ−６）
　補正前の請求項１における「・・・ことを特徴とする半導体装置のキャパシタ」を、補正後の請求項１における「半導体装置の積層型キャパシタであって、・・・ことを特徴とする半導体装置の積層型キャパシタ」と補正すること。
　
（補正事項ｃ）
（補正事項ｃ−１）
　補正前の請求項５における「半導体基板上にコンタクトホールを有する平坦化された絶縁膜を形成する工程と、」を、補正後の請求項２における「半導体基板のドレイン領域に接続するビットラインが形成された後、該ビットライン用の導電膜を除く全面を覆う平坦化された第１層間絶縁膜上に、該ビットライン用の導電膜を含む全面を覆う第２層間絶縁膜を形成して、平坦化する工程と、前記第１及び第２層間絶縁膜をフォトエッチングして、半導体基板のソース領域に届くコンタクトホールを形成する工程と、」と補正すること。
　
（補正事項ｃ−２）
　補正前の請求項５における「前記半導体基板上のコンタクトホール上に導電性接着層を形成する工程と、」を、補正後の請求項２における「半導体基板上及びコンタクトホールの内壁に、チタンとチタンナイトライドとで形成される導電性接着層を形成する工程と、」と補正すること。
　
（補正事項ｃ−３）
　補正前の請求項５における「前記導電性接着層が形成されたコンタクトホールを埋め込むように半導体基板の全面に金属層を形成する工程と、」を、補正後の請求項２における「前記導電性接着層が形成されたコンタクトホールを埋め込むように、半導体基板の全面に高融点金属のタングステンからなる金属層を形成する工程と、」と補正すること。
　
（補正事項ｃ−４）
　補正前の請求項５における「前記金属層をエッチングして金属プラグを形成する工程と、」を、補正後の請求項２における「前記金属層を前記第２層間絶縁膜が表われるまでエッチングして、前記コンタクトホールを埋めるタングステンからなる金属プラグを形成する工程と、」と補正すること。
　
（補正事項ｃ−５）
　補正前の請求項５における「前記金属プラグに連結され多結晶シリコンからなるストレージノードを形成する工程と、」を、補正後の請求項２における「前記金属プラグに連結されてキャパシタの有効面積となる形状を有し、不純物がドーピングされた多結晶シリコンからなるストレージノードを形成する工程と、」と補正すること。
　
（補正事項ｃ−６）
　補正前の請求項５における「前記ストレージノード上に誘電膜を形成する工程と、」を、補正後の請求項２における「前記ストレージノードの露出する表面に誘電膜を形成する工程と、」と補正すること。
　
（補正事項ｃ−７）
　補正前の請求項５における「前記誘電膜上にプレートノードを形成する工程」を、補正後の請求項２における「前記誘電膜の露出する表面を覆うプレートノードを形成する工程」と補正すること。
　
（補正事項ｃ−８）
　補正前の請求項５における「・・・ことを特徴とする半導体装置のキャパシタ製造方法」を、補正後の請求項２における「半導体装置の積層型キャパシタの製造方法であって、・・・ことを特徴とする半導体装置の積層型キャパシタ製造方法」と補正すること。
　
（補正事項ｄ）
（補正事項ｄ−１）
　補正前の請求項６における「半導体装置のキャパシタ製造方法」を、補正後の請求項３における「半導体装置の積層型キャパシタ製造方法」と補正すること。
　
（補正事項ｅ）
（補正事項ｅ−１）
　補正前の請求項７における「半導体装置のキャパシタ製造方法」を、補正後の請求項４における「半導体装置の積層型キャパシタ製造方法」と補正すること。
　
（補正事項ｆ）
（補正事項ｆ−１）
　補正前の請求項８における「半導体基板上に形成されたコンタクトホールを有する層間絶縁膜を介してキャパシタが形成される半導体装置において、」を、補正後の請求項５における「半導体基板のソース領域上に形成されたコンタクトホールを有する第１及び第２層間絶縁膜を介して積層型キャパシタが形成される半導体装置において、」と補正すること。
　
（補正事項ｆ−２）
　補正前の請求項８における「前記キャパシタが、」を、補正後の請求項５における「前記積層型キャパシタが、」と補正すること。
　
（補正事項ｆ−３）
　補正前の請求項８における「前記キャパシタが、前記層間絶縁膜のコンタクトホールを通じて前記半導体基板に接続され、前記半導体基板上のコンタクトホールに形成された導電性接着層を含む金属プラグと、」を、補正後の請求項５における「前記積層型キャパシタが、前記第１及び第２層間絶縁膜のコンタクトホールを通じて前記半導体基板のソース領域に接続され、前記半導体基板上及びコンタクトホールの内壁にチタンとチタンナイトライドとで形成された導電性接着層を含む、高融点金属のタングステンからなる金属プラグと、」と補正すること。
　
（補正事項ｆ−４）
　補正前の請求項８における「前記金属プラグに連結され多結晶シリコンからなるストレージノード」を、補正後の請求項５における「前記金属プラグに連結されてキャパシタの有効面積となる形状を有し、不純物がドーピングされた多結晶シリコンからなるストレージノード」と補正すること。
　
（補正事項ｆ−５）
　補正前の請求項８における「前記ストレージノード上に形成された誘電膜」を、補正後の請求項５における「前記ストレージノードの上面及び側面に形成された誘電膜」と補正すること。
　
（補正事項ｆ−６）
　補正前の請求項８における「前記誘電膜上に形成されたプレートノード」を、補正後の請求項５における「前記誘電膜の上面及び側面を覆って形成されたプレートノード」と補正すること。
　
（補正事項ｇ）
（補正事項ｇ−１）
　補正前の請求項９における「半導体基板上に形成されたコンタクトホールを有する層間絶縁膜を介してキャパシタが形成される半導体装置の製造方法において、」を、補正後の請求項６における「半導体基板のソース領域上に形成されたコンタクトホールを有する第１及び第２層間絶縁膜を介して積層型キャパシタが形成される半導体装置の製造方法において、」と補正すること。
　
（補正事項ｇ−２）
　補正前の請求項９における「前記キャパシタの形成が、」を、補正後の請求項６における「前記積層型キャパシタの形成が、」と補正すること。
　
（補正事項ｇ−３）
　補正前の請求項９における「半導体基板上にコンタクトホールを有する平坦化された絶縁膜を形成する工程と、」を、補正後の請求項６における「半導体基板のドレイン領域に接続するビットラインが形成された後、該ビットライン用の導電膜を除く全面を覆う平坦化された第１層間絶縁膜上に、該ビットライン用の導電膜を含む全面を覆う第２層間絶縁膜を形成して、平坦化する工程と、前記第１及び第２層間絶縁膜をフォトエッチングして、半導体基板のソース領域に届くコンタクトホールを形成する工程と、」と補正すること。
　
（補正事項ｇ−４）
　補正前の請求項９における「前記半導体基板上のコンタクトホール上に導電性接着層を形成する工程と、」を、補正後の請求項６における「半導体基板上及びコンタクトホールの内壁に、チタンとチタンナイトライドとで形成される導電性接着層を形成する工程と、」と補正すること。
　
（補正事項ｇ−５）
　補正前の請求項９における「前記導電性接着層が形成されたコンタクトホールを埋め込むように半導体基板の全面に金属層を形成する工程と、」を、補正後の請求項６における「前記導電性接着層が形成されたコンタクトホールを埋め込むように、半導体基板の全面に高融点金属のタングステンからなる金属層を形成する工程と、」と補正すること。
　
（補正事項ｇ−６）
　補正前の請求項９における「前記金属層をエッチングして金属プラグを形成する工程と、」を、補正後の請求項６における「前記金属層を前記第２層間絶縁膜が表われるまでエッチングして、前記コンタクトホールを埋めるタングステンからなる金属プラグを形成する工程と、」と補正すること。
　
（補正事項ｇ−７）
　補正前の請求項９における「前記金属プラグに連結され多結晶シリコンからなるストレージノードを形成する工程と、」を、補正後の請求項６における「前記金属プラグに連結されてキャパシタの有効面積となる形状を有し、不純物がドーピングされた多結晶シリコンからなるストレージノードを形成する工程と、」と補正すること。
　
（補正事項ｇ−８）
　補正前の請求項９における「前記ストレージノード上に誘電膜を形成する工程と、」を、補正後の請求項６における「前記ストレージノードの露出する表面に誘電膜を形成する工程と、」と補正すること。
　
（補正事項ｇ−９）
　補正前の請求項９における「前記誘電膜上にプレートノードを形成する工程」を、補正後の請求項６における「前記誘電膜の露出する表面を覆うプレートノードを形成する工程」と補正すること。
　
（３）新規事項の追加の有無
（３−１）補正事項ａ−２について
（３−１−１）補正事項ａ−２についての補正は、補正前の請求項１における「前記半導体基板上のコンタクトホールに形成された導電性接着層を含む金属プラグ」を、補正後の請求項１における「前記半導体基板上及びコンタクトホールの内壁にチタンとチタンナイトライドとで形成された導電性接着層を含む、高融点金属のタングステンからなる金属プラグ」と変更する補正を含むものである。
（３−１−２）そこで、これについて検討すると、本願の願書に最初に添付された明細書又は図面（以下、「当初明細書等」という。）において、「導電性接着層」及び「金属プラグ」に関連する記載は、図３Ｉ及び「【００２４】図３Ｉは、ストレージノード用のコンタクトホールを埋め込むように、半導体基板の全面に金属膜３１をデポジットする工程を示す。具体的には、前工程（図３Ｈ）の結果物の全面に第２層間絶縁膜２９をデポジットさせて平坦化させた後、前記第２層間絶縁膜２９上にフォトエッチング工程を用いてストレージノード用のコンタクトホールを形成して、半導体基板１の全面に前記コンタクトホールを埋め込むように金属膜３１をデポジットさせる。
前記金属膜３１をデポジットさせるに先立ち、半導体基板との接着を容易にするため、導電性接着層を形成させ得るが、チタンとチタンナイトライドとを順次にデポジットする形態を用いる。
（３−１−３）上記記載箇所の「・・・半導体基板との接着を容易にするため、導電性接着層を形成させ得るが、チタンとチタンナイトライドとを順次にデポジットする形態を用いる。・・・」という記載からみると、チタンとチタンナイトライドは、ストレージ用のコンタクトホールの底部を埋め込むように、すなわち、ストレージ用のコンタクトホールの底部に露出された半導体基板とストレージ用コンタクトホールの底部付近の内壁を覆うように形成されているものと認められる。
（３−１−４）一方、補正事項ａ−２についての補正のうち「前記半導体基板上及びコンタクトホールの内壁にチタンとチタンナイトライドとで形成された導電性接着層」という記載箇所は、チタンとチタンナイトライドが、ストレージ用のコンタクトホールの底部に露出された半導体基板及びストレージ用のコンタクトホールの内壁全面を覆うように形成されていることを意味するものと認められる。
（３−１−５）してみれば、補正事項ａ−２についての補正のうち「前記半導体基板上及びコンタクトホールの内壁にチタンとチタンナイトライドとで形成された導電性接着層」という記載箇所については、当初明細書等に記載されておらず、かつ、当初明細書等の記載から当業者にとって自明な事項とも認められない。
（３−１−６）よって、補正前の請求項１における「前記コンタクトホールを通じて前記半導体基板に接続され、前記半導体基板上のコンタクトホールに形成された導電性接着層を含む金属プラグと、」を、補正後の請求項１における「前記コンタクトホールを通じて前記半導体基板のソース領域に接続され、前記半導体基板上及びコンタクトホールの内壁にチタンとチタンナイトライドとで形成された導電性接着層を含む、高融点金属のタングステンからなる金属プラグと、」とする補正は、当初明細書等を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものであり、当初明細書等に記載した事項の範囲内においてなされたものではない。
　
（３−２）補正事項ｃ−２について
（３−２−１）補正事項ｃ−２についての補正は、補正前の請求項５における「前記半導体基板上のコンタクトホール上に導電性接着層を形成する工程と、」を、補正後の請求項２における「半導体基板上及びコンタクトホールの内壁に、チタンとチタンナイトライドとで形成される導電性接着層を形成する工程と、」と補正するものである。
（３−２−２）そこで、これについて検討すると、当初明細書等において、「導電性接着層」及び「金属プラグ」に関連する記載は、図３Ｉ及び「【００２４】図３Ｉは、ストレージノード用のコンタクトホールを埋め込むように、半導体基板の全面に金属膜３１をデポジットする工程を示す。具体的には、前工程（図３Ｈ）の結果物の全面に第２層間絶縁膜２９をデポジットさせて平坦化させた後、前記第２層間絶縁膜２９上にフォトエッチング工程を用いてストレージノード用のコンタクトホールを形成して、半導体基板１の全面に前記コンタクトホールを埋め込むように金属膜３１をデポジットさせる。
前記金属膜３１をデポジットさせるに先立ち、半導体基板との接着を容易にするため、導電性接着層を形成させ得るが、チタンとチタンナイトライドとを順次にデポジットする形態を用いる。
（３−２−３）上記記載箇所の「・・・半導体基板との接着を容易にするため、導電性接着層を形成させ得るが、チタンとチタンナイトライドとを順次にデポジットする形態を用いる。・・・」という記載からみると、チタンとチタンナイトライドは、ストレージ用のコンタクトホールの底部を埋め込むように、すなわち、ストレージ用のコンタクトホールの底部に露出された半導体基板とストレージ用コンタクトホールの底部付近の内壁を覆うように形成されているものと認められる。
（３−２−４）一方、補正事項ｃ−２についての補正である「半導体基板上及びコンタクトホールの内壁に、チタンとチタンナイトライドとで形成される導電性接着層を形成する工程」は、チタンとチタンナイトライドを、ストレージ用のコンタクトホールの底部に露出された半導体基板及びストレージ用のコンタクトホールの内壁全面を覆うように形成することを意味するものと認められる。
（３−２−５）してみれば、補正事項ｃ−２についての補正である「半導体基板上及びコンタクトホールの内壁に、チタンとチタンナイトライドとで形成される導電性接着層を形成する工程」は、当初明細書等に記載されておらず、かつ、当初明細書等の記載から当業者にとって自明な事項とも認められない。
（３−２−６）よって、補正前の請求項５における「前記半導体基板上のコンタクトホール上に導電性接着層を形成する工程と、」を、補正後の請求項２における「半導体基板上及びコンタクトホールの内壁に、チタンとチタンナイトライドとで形成される導電性接着層を形成する工程と、」とする補正は、当初明細書等を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものであり、当初明細書等に記載した事項の範囲内においてなされたものではない。
　
（３−３）補正事項ｆ−３について
（３−３−１）補正事項ｆ−３についての補正は、補正前の請求項８における「前記半導体基板上のコンタクトホールに形成された導電性接着層を含む金属プラグ」を、補正後の請求項５における「前記半導体基板上及びコンタクトホールの内壁にチタンとチタンナイトライドとで形成された導電性接着層を含む、高融点金属のタングステンからなる金属プラグ」と変更する補正を含むものである。
（３−３−２）そして、上記（３−１）において検討したように、補正事項ｆ−３についての補正のうち「前記半導体基板上及びコンタクトホールの内壁にチタンとチタンナイトライドとで形成された導電性接着層」という記載箇所については、当初明細書等に記載されておらず、かつ、当初明細書等の記載から当業者にとって自明な事項とも認められない。
（３−３−３）よって、補正前の請求項８における「前記キャパシタが、前記層間絶縁膜のコンタクトホールを通じて前記半導体基板に接続され、前記半導体基板上のコンタクトホールに形成された導電性接着層を含む金属プラグと、」を、補正後の請求項５における「前記積層型キャパシタが、前記第１及び第２層間絶縁膜のコンタクトホールを通じて前記半導体基板のソース領域に接続され、前記半導体基板上及びコンタクトホールの内壁にチタンとチタンナイトライドとで形成された導電性接着層を含む、高融点金属のタングステンからなる金属プラグと、」とする補正は、当初明細書等を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものであり、当初明細書等に記載した事項の範囲内においてなされたものではない。
　
（３−４）補正事項ｇ−４について
（３−４−１）補正事項ｇ−４についての補正は、補正前の請求項９における「前記半導体基板上のコンタクトホール上に導電性接着層を形成する工程と、」を、補正後の請求項６における「半導体基板上及びコンタクトホールの内壁に、チタンとチタンナイトライドとで形成される導電性接着層を形成する工程と、」と変更する補正を含むものである。
（３−４−２）そして、上記（３−２）において検討したように、補正事項ｇ−４についての補正である「半導体基板上及びコンタクトホールの内壁に、チタンとチタンナイトライドとで形成される導電性接着層を形成する工程」は、当初明細書等に記載されておらず、かつ、当初明細書等の記載から当業者にとって自明な事項とも認められない。
（３−４−３）よって、補正前の請求項９における「前記半導体基板上のコンタクトホール上に導電性接着層を形成する工程と、」を、補正後の請求項６における「半導体基板上及びコンタクトホールの内壁に、チタンとチタンナイトライドとで形成される導電性接着層を形成する工程と、」とする補正は、当初明細書等を総合することにより導かれる技術的事項との関係において、新たな技術的事項を導入するものであり、当初明細書等に記載した事項の範囲内においてなされたものではない。
　
（３−５）以上、検討したとおり、補正事項ａ−２、補正事項ｃ−２、補正事項ｆ−３及び補正事項ｇ−４についての補正は、当初明細書等に記載した事項の範囲内においてなされたものではないから、その他の補正について検討するまでもなく、本件補正は、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項（以下、「特許法第１７条の２第３項」という。）に規定する要件を満たしていない。
　
（４）補正の目的の適否
（４−１）補正事項ａ−２、補正事項ｃ−２、補正事項ｆ−３及び補正事項ｇ−４についての補正は、上で検討したように、当初明細書等に記載した事項の範囲内においてなされたものではないが、仮に、当該補正が当初明細書等に記載した事項の範囲内においてなされたものであるとみなして、次に、本件補正が、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下、「特許法第１７条の２第４項」という。）の各号に規定する要件を満たすかどうかについて検討する。
　
（４−２）補正事項ａについて
（４−２−１）補正事項ａ−１について
　補正前の請求項１における「半導体基板上に形成されたコンタクトホールを有する層間絶縁膜と、」を、補正後の請求項１における「半導体基板上に形成された、ソース領域に届くコンタクトホールを有する第１及び第２層間絶縁膜と、」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−２−２）補正事項ａ−２について
　補正前の請求項１における「前記コンタクトホールを通じて前記半導体基板に接続され、前記半導体基板上のコンタクトホールに形成された導電性接着層を含む金属プラグと、」を、補正後の請求項１における「前記コンタクトホールを通じて前記半導体基板のソース領域に接続され、前記半導体基板上及びコンタクトホールの内壁にチタンとチタンナイトライドとで形成された導電性接着層を含む、高融点金属のタングステンからなる金属プラグと、」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−２−３）補正事項ａ−３について
　補正前の請求項１における「前記金属プラグに連結され多結晶シリコンからなるストレージノード」を、補正後の請求項１における「前記金属プラグに連結されてキャパシタの有効面積となる形状を有し、不純物がドーピングされた多結晶シリコンからなるストレージノード」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−２−４）補正事項ａ−４について
　補正前の請求項１における「前記ストレージノード上に形成された誘電膜」を、補正後の請求項１における「前記ストレージノードの上面及び側面に形成された誘電膜」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−２−５）補正事項ａ−５について
　補正前の請求項１における「前記誘電膜上に形成されたプレートノード」を、補正後の請求項１における「前記誘電膜の上面及び側面を覆って形成されたプレートノード」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−２−６）補正事項ａ−６について
　補正前の請求項１における「・・・ことを特徴とする半導体装置のキャパシタ」を、補正後の請求項１における「半導体装置の積層型キャパシタであって、・・・ことを特徴とする半導体装置の積層型キャパシタ」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−３）補正事項ｂについて
　補正前の請求項２ないし４を削除するものであり、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものである。
　
（４−４）補正事項ｃについて
（４−４−１）補正事項ｃ−１について
　補正前の請求項５における「半導体基板上にコンタクトホールを有する平坦化された絶縁膜を形成する工程と、」を、補正後の請求項２における「半導体基板のドレイン領域に接続するビットラインが形成された後、該ビットライン用の導電膜を除く全面を覆う平坦化された第１層間絶縁膜上に、該ビットライン用の導電膜を含む全面を覆う第２層間絶縁膜を形成して、平坦化する工程と、前記第１及び第２層間絶縁膜をフォトエッチングして、半導体基板のソース領域に届くコンタクトホールを形成する工程と、」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−４−２）補正事項ｃ−２について
　補正前の請求項５における「前記半導体基板上のコンタクトホール上に導電性接着層を形成する工程と、」を、補正後の請求項２における「半導体基板上及びコンタクトホールの内壁に、チタンとチタンナイトライドとで形成される導電性接着層を形成する工程と、」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−４−３）補正事項ｃ−３について
　補正前の請求項５における「前記導電性接着層が形成されたコンタクトホールを埋め込むように半導体基板の全面に金属層を形成する工程と、」を、補正後の請求項２における「前記導電性接着層が形成されたコンタクトホールを埋め込むように、半導体基板の全面に高融点金属のタングステンからなる金属層を形成する工程と、」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−４−４）補正事項ｃ−４について
　補正前の請求項５における「前記金属層をエッチングして金属プラグを形成する工程と、」を、補正後の請求項２における「前記金属層を前記第２層間絶縁膜が表われるまでエッチングして、前記コンタクトホールを埋めるタングステンからなる金属プラグを形成する工程と、」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−４−５）補正事項ｃ−５について
　補正前の請求項５における「前記金属プラグに連結され多結晶シリコンからなるストレージノードを形成する工程と、」を、補正後の請求項２における「前記金属プラグに連結されてキャパシタの有効面積となる形状を有し、不純物がドーピングされた多結晶シリコンからなるストレージノードを形成する工程と、」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−４−６）補正事項ｃ−６について
　補正前の請求項５における「前記ストレージノード上に誘電膜を形成する工程と、」を、補正後の請求項２における「前記ストレージノードの露出する表面に誘電膜を形成する工程と、」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−４−７）補正事項ｃ−７について
　補正前の請求項５における「前記誘電膜上にプレートノードを形成する工程」を、補正後の請求項２における「前記誘電膜の露出する表面を覆うプレートノードを形成する工程」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−４−８）補正事項ｃ−８について
　補正前の請求項５における「・・・ことを特徴とする半導体装置のキャパシタ製造方法」を、補正後の請求項２における「半導体装置の積層型キャパシタの製造方法であって、・・・ことを特徴とする半導体装置の積層型キャパシタ製造方法」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−５）補正事項ｄについて
（４−５−１）補正事項ｄ−１について
　補正前の請求項６における「半導体装置のキャパシタ製造方法」を、補正後の請求項３における「半導体装置の積層型キャパシタ製造方法」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−６）補正事項ｅについて
（４−６−１）補正事項ｅ−１について
　補正前の請求項７における「半導体装置のキャパシタ製造方法」を、補正後の請求項４における「半導体装置の積層型キャパシタ製造方法」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−７）補正事項ｆについて
（４−７−１）補正事項ｆ−１について
　補正前の請求項８における「半導体基板上に形成されたコンタクトホールを有する層間絶縁膜を介してキャパシタが形成される半導体装置において、」を、補正後の請求項５における「半導体基板のソース領域上に形成されたコンタクトホールを有する第１及び第２層間絶縁膜を介して積層型キャパシタが形成される半導体装置において、」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−７−２）補正事項ｆ−２について
　補正前の請求項８における「前記キャパシタが、」を、補正後の請求項５における「前記積層型キャパシタが、」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−７−３）補正事項ｆ−３について
　補正前の請求項８における「前記キャパシタが、前記層間絶縁膜のコンタクトホールを通じて前記半導体基板に接続され、前記半導体基板上のコンタクトホールに形成された導電性接着層を含む金属プラグと、」を、補正後の請求項５における「前記積層型キャパシタが、前記第１及び第２層間絶縁膜のコンタクトホールを通じて前記半導体基板のソース領域に接続され、前記半導体基板上及びコンタクトホールの内壁にチタンとチタンナイトライドとで形成された導電性接着層を含む、高融点金属のタングステンからなる金属プラグと、」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−７−４）補正事項ｆ−４について
　補正前の請求項８における「前記金属プラグに連結され多結晶シリコンからなるストレージノード」を、補正後の請求項５における「前記金属プラグに連結されてキャパシタの有効面積となる形状を有し、不純物がドーピングされた多結晶シリコンからなるストレージノード」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−７−５）補正事項ｆ−５について
　補正前の請求項８における「前記ストレージノード上に形成された誘電膜」を、補正後の請求項５における「前記ストレージノードの上面及び側面に形成された誘電膜」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−７−６）補正事項ｆ−６について
　補正前の請求項８における「前記誘電膜上に形成されたプレートノード」を、補正後の請求項５における「前記誘電膜の上面及び側面を覆って形成されたプレートノード」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−８）補正事項ｇについて
（４−８−１）補正事項ｇ−１について
  補正前の請求項９における「半導体基板上に形成されたコンタクトホールを有する層間絶縁膜を介してキャパシタが形成される半導体装置の製造方法において、」を、補正後の請求項６における「半導体基板のソース領域上に形成されたコンタクトホールを有する第１及び第２層間絶縁膜を介して積層型キャパシタが形成される半導体装置の製造方法において、」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−８−２）補正事項ｇ−２について
　補正前の請求項９における「前記キャパシタの形成が、」を、補正後の請求項６における「前記積層型キャパシタの形成が、」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−８−３）補正事項ｇ−３について
　補正前の請求項９における「半導体基板上にコンタクトホールを有する平坦化された絶縁膜を形成する工程と、」を、補正後の請求項６における「半導体基板のドレイン領域に接続するビットラインが形成された後、該ビットライン用の導電膜を除く全面を覆う平坦化された第１層間絶縁膜上に、該ビットライン用の導電膜を含む全面を覆う第２層間絶縁膜を形成して、平坦化する工程と、前記第１及び第２層間絶縁膜をフォトエッチングして、半導体基板のソース領域に届くコンタクトホールを形成する工程と、」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−８−４）補正事項ｇ−４について
　補正前の請求項９における「前記半導体基板上のコンタクトホール上に導電性接着層を形成する工程と、」を、補正後の請求項６における「半導体基板上及びコンタクトホールの内壁に、チタンとチタンナイトライドとで形成される導電性接着層を形成する工程と、」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−８−５）補正事項ｇ−５について
　補正前の請求項９における「前記導電性接着層が形成されたコンタクトホールを埋め込むように半導体基板の全面に金属層を形成する工程と、」を、補正後の請求項６における「前記導電性接着層が形成されたコンタクトホールを埋め込むように、半導体基板の全面に高融点金属のタングステンからなる金属層を形成する工程と、」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−８−６）補正事項ｇ−６について
　補正前の請求項９における「前記金属層をエッチングして金属プラグを形成する工程と、」を、補正後の請求項６における「前記金属層を前記第２層間絶縁膜が表われるまでエッチングして、前記コンタクトホールを埋めるタングステンからなる金属プラグを形成する工程と、」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−８−７）補正事項ｇ−７について
　補正前の請求項９における「前記金属プラグに連結され多結晶シリコンからなるストレージノードを形成する工程と、」を、補正後の請求項６における「前記金属プラグに連結されてキャパシタの有効面積となる形状を有し、不純物がドーピングされた多結晶シリコンからなるストレージノードを形成する工程と、」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−８−８）補正事項ｇ−８について
　補正前の請求項９における「前記ストレージノード上に誘電膜を形成する工程と、」を、補正後の請求項６における「前記ストレージノードの露出する表面に誘電膜を形成する工程と、」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−８−９）補正事項ｇ−９について
　補正前の請求項９における「前記誘電膜上にプレートノードを形成する工程」を、補正後の請求項６における「前記誘電膜の露出する表面を覆うプレートノードを形成する工程」と補正するものであり、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
（４−９）以上、検討したとおり、補正事項ａ、補正事項ｂ、補正事項ｃ、補正事項ｄ、補正事項ｅ、補正事項ｆ及び補正事項ｇについての補正は、特許法第１７条の２第４項に規定する要件を満たす。
　
（５）独立特許要件について
（５−１）検討の前提
　上記（３）において検討したとおり、本件補正は特許法第１７条の２第３項に規定する要件を満たしていないが、仮に本件補正が当該要件を満たすものであるとみなした場合には、上記（４）において検討したとおり、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものを含むものであるから、本件補正が、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか否かについて、一応検討する。
　
（５−２）補正後の請求項１に係る発明
　本件補正による補正後の請求項１に係る発明（以下、「補正後の発明」という。）は、平成１８年１２月２０日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された事項により特定される、次のとおりのものである。
　
「【請求項１】　半導体装置の積層型キャパシタであって、
　半導体基板上に形成された、ソース領域に届くコンタクトホールを有する第１及び第２層間絶縁膜と、
　前記コンタクトホールを通じて前記半導体基板のソース領域に接続され、前記半導体基板上及びコンタクトホールの内壁にチタンとチタンナイトライドとで形成された導電性接着層を含む、高融点金属のタングステンからなる金属プラグと、
　前記金属プラグに連結されてキャパシタの有効面積となる形状を有し、不純物がドーピングされた多結晶シリコンからなるストレージノードと、
　前記ストレージノードの上面及び側面に形成された誘電膜と、
　前記誘電膜の上面及び側面を覆って形成されたプレートノードとを含むことを特徴とする半導体装置の積層型キャパシタ。」
　
（５−３）引用刊行物に記載された発明
（５−３−１）刊行物１：特開平３−２９６２６２号公報
（５−３−１−１）原査定の拒絶の理由に引用された、本願の出願前である平成３年１２月２６日に頒布された刊行物である特開平３−２９６２６２号公報（以下「引用刊行物１」という。）には、第１Ａ図ないし第１Ｊ図とともに、以下の事項が記載されている。
　
「［実施例］
　第１Ａ図ないし第１Ｊ図は、本発明の一実施例による
強誘電体型メモリセルの製造プロセス
　第１Ａ図を参照して、シリコンの半導体基板２１上に分離用のフィールド酸化膜２２およびゲート絶縁膜２３が熱酸化法などによって形成される。ゲート絶縁膜２３上には、導電性を有するように不純物を含むポリシリコン層がＬＰＣＶＤ法で堆積され、そのポリシリコン層上にはたとえばシリコン酸化膜などの絶縁膜がＣＶＤ法で堆積される。これらのポリシリコン層と絶縁膜はフォトリソグラフィでパターニングされ、上表面が絶縁膜２６で覆われたゲート電極２４が形成される。ゲート電極２４は、ポリシリコンの代わりにＷＳｉ２，ＭｏＳｉ２，ＴｉＳｉ２などのポリサイドまたはＷ，Ｍｏ，Ｔｉなどの高融点金属で形成することもできる。
　第１Ｂ図を参照して、ゲート電極２４の側壁は、さらに堆積されたシリコン酸化膜を上方から異方的にエッチングすることによって、自己整合的に絶縁膜２６ａで覆われる。
　第１Ｃ図を参照して、ゲート電極２４およびフィールド酸化膜２２をマスクとして用いながら不純物がイオン注入され、それらの注入された不純物を熱拡散させることによって、
ソース／ドレイン領域２５が自己整合的に形成される。
　第１Ｄ図を参照して、ソース／ドレイン領域２５の１つへの電気的接続を可能にするためにコンタクトホール２５ａがフォトリソグラフィによってあけられる。その後、コンタクトホール２５ａを介してソース／ドレイン領域の１つに接続されたビット線３１が形成される。ビット線３１は、コンタクトホール２５ａの底面にたとえばポリシリコン，ポリサイド，ＴｉＮなどのバリアメタル層を形成した後に、Ｗ，Ｔｉ，Ｍｏなどの高融点金属の導電層を堆積してフォトリソグラフィでパターニングすることによって形成し得る。
　第１Ｅ図を参照して、
ビット線３１を覆って層間絶縁膜３０が堆積される。
　第１Ｆ図を参照して、
ソース／ドレイン領域２５の他方の１つへの電気的接続を可能にするために、層間絶縁膜３０を貫通するもう１つのコンタクトホール２５ｂがフォトリソグラフィによってあけられる。
　第１Ｇ図を参照して、
コンタクトホール２５ｂは配線層３２によって埋められる。配線層３２は、コンタクトホール２５ｂ内に露出されたシリコン基板上にタングステン層を選択的に堆積させることによって形成し得る
　第１Ｈ図を参照して、
層間絶縁膜３０上に、たとえば白金，バナジウム，タンタルまたはタングステンなどの下キャパシタ電極層が堆積され、その上に強誘電体層が堆積される。強誘電体層上には上キャパシタ電極層が下キャパシタ電極層と同様に堆積される。
下キャパシタ電極２７，強誘電体層２８および上キャパシタ電極２９を含むキャパシタが形成される。下キャパシタ電極２７は配線層３２を介してソース／ドレイン領域２５の１つに接続されている。
　
（５−３−１−２）上記記載からみて、引用刊行物１には、以下の発明（以下、「刊行物発明」という。）が記載されているものと認められる。
　
「強誘電体型メモリセルのキャパシタであって、
ソース／ドレイン領域２５の１つへの電気的接続を可能にするコンタクトホール２５ｂを有する層間絶縁膜３０と、
前記ソース／ドレイン領域２５の１つに接続され、コンタクトホール２５ｂ底部に露出されたシリコン基板上に堆積されたタングステン層からなる配線層３２と、
配線層３２を介してソース／ドレイン領域２５の１つに接続されている白金，バナジウム，タンタルまたはタングステンなどからなる下キャパシタ電極２７と、
下キャパシタ電極２７上に堆積された強誘電体層２８と
強誘電体層２８上に形成された上キャパシタ電極２９
とを含むことを特徴とする 強誘電体型メモリセルのキャパシタ。」
　
（５−３−２）刊行物２：特開平８−１８１２８６号公報
（５−３−２−１）原査定の拒絶の理由に引用された、本願の出願前である平成８年７月１２日に頒布された刊行物である特開平８−１８１２８６号公報（以下、「引用刊行物２」という。）には、図１ないし４とともに、以下の事項が記載されている。
　
「【０００２】
【従来の技術】近年、成膜技術の進歩に伴い強誘電体薄膜を用いた不揮発性メモリセルの応用研究が盛んに進められている。この不揮発性メモリセルは、強誘電体薄膜の高速分極反転とその残留分極を利用する高速書き換えが可能な不揮発性メモリセルである。現在研究されている強誘電体薄膜不揮発性メモリセルは、強誘電体キャパシタの蓄積電荷量の変化を検出する方式と、強誘電体の自発分極による半導体の抵抗変化を検出する方式の２つに分類することができる。本発明の半導体メモリセルは前者に属する。」、
「【００３２】［工程−１１０］次に、例えばＳｉＯ2から成る下層絶縁層１８を例えばＣＶＤ法にて全面に堆積させた後、他方のソース・ドレイン領域１６の上方の下層絶縁層１８に、フォトリソグラフィ技術及びエッチング技術を用いて開口部を形成する。そして、開口部内を含む下層絶縁層１８上に例えばＣＶＤ法でポリシリコン層を堆積させた後、下層絶縁層１８上のポリシリコン層をパターニングする。こうして、図３及び図４に示すように、ビットコンタクト部１９を介して他方のソース・ドレイン領域１６に電気的に接続されたポリシリコンから成るビット線ＢＬ、ＢＬ1、ＢＬ2、ＢＬ3、ＢＬ4・・・が形成される。尚、この状態の一部断面図は省略した。
【００３３】［工程−１２０］その後、ソース・ドレイン領域及びゲート電極を絶縁層で被覆する。具体的には、例えばＢＰＳＧから成る絶縁層２０を以下に例示するＣＶＤ法にて全面に堆積させる。尚、ＢＰＳＧから成る絶縁層２０の成膜後、窒素ガス雰囲気中で例えば９００゜Ｃ×２０分間、絶縁層２０をリフローさせることが好ましい。更には、必要に応じて、例えば化学的機械的研磨法（ＣＭＰ法）にて絶縁層２０の頂面を化学的及び機械的に研磨し、絶縁層２０を平坦化することが望ましい。
使用ガス：ＳｉＨ4／ＰＨ3／Ｂ2Ｈ6　
成膜温度：４００゜Ｃ
反応圧力：常圧
【００３４】［工程−１３０］次に、一方のソース・ドレイン領域１５の上方の絶縁層に、一方のソース・ドレイン領域１５と電気的に接続されたコンタクトプラグ２２を形成する。実施例１においては、所謂ブランケットタングステンＣＶＤ法にてコンタクトプラグ２２の形成を行う。そのために、先ず、フォトリソグラフィ技術及びエッチング技術を用いて、絶縁層２０及び下層絶縁層１８に開口部２１を形成する（図１の（Ｂ）参照）。その後、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロンスパッタ法にて開口部２１内を含む絶縁層２０の上に成膜する。Ｔｉ層及びＴｉＮ層の成膜条件を以下に例示する。尚、Ｔｉ層及びＴｉＮ層を形成する理由は、オーミックな低コンタクト抵抗を得ること、ブランケットタングステンＣＶＤ法における半導体基板１０の損傷発生の防止、タングステンの密着性向上のためである。
Ｔｉ層（厚さ：２０ｎｍ）
プロセスガス：Ａｒ＝３５sccm
圧力　　　　：０．５２Ｐａ
ＲＦパワー　：２ｋＷ
基板の加熱　：無し
ＴｉＮ層（厚さ：１００ｎｍ）
プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm
圧力　　　　：１．０Ｐａ
ＲＦパワー　：６ｋＷ
基板の加熱　：無し
【００３５】次に、ＴｉＮ層の上にタングステン層を、以下に例示する条件のＣＶＤ法にて堆積させる。
使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０sccm
圧力　　：１０．７ｋＰａ
成膜温度：４５０゜Ｃ」
　
（５−４）対比
（５−４−１）刊行物発明における「強誘電体型メモリセル」は、半導体装置であるから、刊行物発明における「強誘電体型メモリセル」は、補正後の発明における「半導体装置」に相当することは明らかである。
（５−４−２）引用刊行物１の上記引用箇所の「下キャパシタ電極２７，強誘電体層２８および上キャパシタ電極２９を含むキャパシタが形成される。」という記載部分から、刊行物発明における「キャパシタ」は、積層型であると認められるから、刊行物発明における「キャパシタ」は、補正後の発明の「積層型キャパシタ」に相当することは明らかである。
（５−４−３）引用刊行物１の第１Ｅ図及び上記引用箇所の「第１Ｅ図を参照して、ビット線３１を覆って層間絶縁膜３０が堆積される。」という記載部分から、刊行物発明における「層間絶縁膜３０」は、半導体基板２１上に形成されているものと認められるから、刊行物発明における「コンタクトホール２５ｂを有する層間絶縁膜３０」は、補正後の発明ににおける「半導体基板上に形成された、コンタクトホールを有する層間絶縁膜」に相当することは明らかである。
（５−４−４）引用刊行物１の第１Ｆ図、第１Ｇ図および上記引用箇所の「第１Ｆ図を参照して、ソース／ドレイン領域２５の他方の１つへの電気的接続を可能にするために、層間絶縁膜３０を貫通するもう１つのコンタクトホール２５ｂがフォトリソグラフィによってあけられる。第１Ｇ図を参照して、コンタクトホール２５ｂは配線層３２によって埋められる。」という記載部分から、刊行物発明における「配線層２１」は、当該技術分野において、いわゆる「プラグ」と称されるものであるから、刊行物発明における「タングステン層からなる配線層３２」は、補正後の発明における「高融点金属のタングステンからなる金属プラグ」に相当することは明らかである。
　
（５−４−５）以上を勘案すると、補正後の発明と刊行物発明とは、
「半導体装置の積層型キャパシタであって、
　半導体基板上に形成されたコンタクトホールを有する層間絶縁膜と、
　前記コンタクトホールを通じて前記半導体基板に接続され、高融点金属のタングステンからなる金属プラグとを含むことを特徴とする半導体装置の積層型キャパシタ。」
である点で一致し、以下の５点で相違する。
　
（相違点１）
  補正後の発明では、「コンタクトホール」が、「ソース領域に届」いているのに対し、刊行物発明では、「コンタクトホール２５ｂ」が、「ソース／ドレイン領域２５の１つへの電気的接続を可能に」している点。
　
（相違点２）
　補正後の発明では、「層間絶縁膜」が、「第１及び第２層間絶縁膜」で構成されているのに対し、刊行物発明では、「層間絶縁膜」が、１層で構成されている点。
　
（相違点３）
　補正後の発明では、「高融点金属のタングステンからなる金属プラグ」が、「前記半導体基板のソース領域に接続され」ているのに対して、刊行物発明の「タングステン層からなる配線層３２」は、「前記ソース／ドレイン領域２５の１つに接続され」ていると記載されている点。
　
（相違点４）
　補正後の発明では、「金属プラグ」が、「前記半導体基板上及びコンタクトホールの内壁にチタンとチタンナイトライドとで形成された導電性接着層を含む」のに対して、刊行物発明の「配線層３２」は、そのような「導電性接着層」を含まない点。
　
（相違点５）
　補正後の発明の「積層型キャパシタ」は、「前記金属プラグに連結されてキャパシタの有効面積となる形状を有し、不純物がドーピングされた多結晶シリコンからなるストレージノードと、前記ストレージノードの上面及び側面に形成された誘電膜と、前記誘電膜の上面及び側面を覆って形成されたプレートノード」から構成されているのに対し、刊行物発明の「キャパシタ」は、「白金，バナジウム，タンタルまたはタングステンなどからなる下キャパシタ電極２７と、下キャパシタ電極２７上に堆積された強誘電体層２８と、強誘電体層２８上に形成された上キャパシタ電極２９」から構成されていると記載されている点。
　
（５−５）判断
（５−５−１）相違点１について
　刊行物発明において、「コンタクトホール２５ｂ」を「ソース領域」に届くように形成するか、「ドレイン領域」に届くように形成するかということは、当業者が、回路設計上、適宜選択し得る程度のことである。
　よって、相違点１は、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（５−５−２）相違点２について
　引用刊行物２には、
「【００３２】［工程−１１０］次に、例えばＳｉＯ2から成る
下層絶縁層１８を例えばＣＶＤ法にて全面に堆積させた後
下層絶縁層１８上に例えばＣＶＤ法でポリシリコン層を堆積させた後、下層絶縁層１８上のポリシリコン層をパターニングする。
ポリシリコンから成るビット線ＢＬ、ＢＬ1、ＢＬ2、ＢＬ3、ＢＬ4・・・が形成される。
【００３３】［工程−１２０］その後、
ソース・ドレイン領域及びゲート電極を絶縁層で被覆する。
絶縁層２０を以下に例示するＣＶＤ法にて全面に堆積させる。
【００３４】［工程−１３０］次に、一方のソース・ドレイン領域１５の上方の絶縁層に、一方のソース・ドレイン領域１５と電気的に接続されたコンタクトプラグ２２を形成する。実施例１においては、所謂ブランケットタングステンＣＶＤ法にてコンタクトプラグ２２の形成を行う。そのために、先ず、フォトリソグラフィ技術及びエッチング技術を用いて、
絶縁層２０及び下層絶縁層１８に開口部２１を形成する
その後、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロンスパッタ法にて開口部２１内を含む絶縁層２０の上に成膜する。
　よって、相違点２は、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（５−５−３）相違点３について
  刊行物発明において、「タングステン層からなる配線層３２」を、「ソース領域」と接続するか「ドレイン領域」と接続するかということは、当業者が、回路設計上、適宜選択し得る程度のことである。
　よって、相違点３は、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（５−５−４）相違点４について
　引用刊行物２には、
「【００３４】［工程−１３０］次に、一方のソース・ドレイン領域１５の上方の絶縁層に、
一方のソース・ドレイン領域１５と電気的に接続されたコンタクトプラグ２２を形成する。実施例１においては、所謂ブランケットタングステンＣＶＤ法にてコンタクトプラグ２２の形成を行う。
絶縁層２０及び下層絶縁層１８に開口部２１を形成する
その後、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロンスパッタ法にて開口部２１内を含む絶縁層２０の上に成膜する。
【００３５】次に、
ＴｉＮ層の上にタングステン層を、以下に例示する条件のＣＶＤ法にて堆積させる。
と記載されており、ここにおいて、「Ｔｉ層及びＴｉＮ層」が導電性接続層として機能していることは、当業者にとって自明であるから、当該引用刊行物２には、メモリセルのコンタクトプラグを、「Ｔｉ層及びＴｉＮ層」を含む導電性接着層を含むタングステン層により構成する技術が記載されているものと認められる。
　したがって、刊行物発明に対して、引用刊行物２に記載された技術を適用し、補正後の発明のように、「金属プラグ」が「前記半導体基板上及びコンタクトホールの内側にチタンとチタンナイトライドとで形成された導電性接着層を含む」構成とすることは、当業者が必要に応じて適宜なし得る程度のことに過ぎない。
　よって、相違点４は、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（５−５−５）相違点５について
　金属プラグに連結された多結晶シリコンからなる下部電極と、該下部電極を覆う誘電膜と、該誘電膜を覆うポリシリコンからなる上部電極から構成されるキャパシタは、以下の周知文献１及び２に記載されるように、当業者において常套的に用いられている周知技術である。
　
 （１）周知文献１：特開平８−２０４１４１号公報
「【０００９】・・・スパッタリング法によってポリシリコン層１８ａを積層し、コンタクトホール９ａ内部にも同時にポリシリコンを埋設し、
ストレージノードコンタクト１７を形成する。
 「【００１１】・・・
キャパシタのストレージノードの筒状部１９ｂが形成される
「【００１３】・・・ 次に、メモリセル領域にのみ誘電体層１２を領域全面に形成し、その後、上記誘電体層１２の上層に全面的に
キャパシタのセルプレート１３となるポリシリコン等の導電物質からなる層を形成する
「【００３７】・・・次に、実施例２の図９に示すように層間絶縁膜８を積層後、写真製版によってレジストパターンを形成し、これをマスクとしてエッチングを行い、
コンタクトホール３３ａ、３３ｂを形成する。
コンタクトホール３３ａ内にストレージノードコンタクト４４ａが、
形成される。
【００３８】その後、メモリセル領域に対しては層間絶縁膜８を構成するシリコン酸化膜よりもタングステンの方が選択比が大きくなるような条件下で層間絶縁膜８の上面が露出するまで全面エッチバックを行い、
ストレージノードコンタクト４４ａのみを残し、その他のタングステン膜４４ｂ等を除去する。
【００３９】 次に、メモリセル領域に対しては、さらに
上層にポリシリコン等で、キャパシタのストレージノードの一部となる導電層４６を積層する。
　
（２）周知文献２：特開平７−７８８８６号公報
「【００１４】スタックド型のメモリ・セルを有するＤＲＡＭの断面図である図１を参照すると、本発明の第１の実施例の容量素子は、
Ｐ型多結晶シリコン膜５１ａからなる上部電極と、酸化シリコン膜４３ａおよび窒化シリコン膜４１ａの２層膜からなる容量絶縁膜と、Ｐ型多結晶シリコン膜３３ａａおよび金属膜３１ａからなる下部電極とから構成されている。
上記金属膜３１ａは、例えばタングステン，モリブデン，銅，アルミニウム，窒化チタン等からなり、層間絶縁膜２１ａとゲート酸化膜１５ａとを貫通してＮ型拡散層１９Ａａに達するノード・コンタクト孔２３ａ内に埋め込まれており、このＮ型拡散層１９Ａａに直接に接続されている。
　
　また、１トランジスタ／１キャパシタ型（ＤＲＡＭ型）の強誘電体型メモリセルあるいはＤＲＡＭに関する以下の周知文献３ないし５の記載からみて、刊行物発明における
「下キャパシタ電極２７」、「上キャパシタ電極２９」が、補正後の発明における「ストレージノード」、「プレートノード」に相当することは、明らかである。
　
（３）周知文献３：特開平８−１８０６７１号公報
「【０００２】
【従来の技術】従来、半導体記憶装置において、内部に形成されたキャパシタに電荷を蓄積しその電荷の有無によりデータを記憶する方式の装置が主に用いられている。このような半導体記憶装置は、一般にダイナミック方式メモリ（以下ＤＲＡＭ）と呼ばれ、そのキャパシタの絶縁膜としてシリコン酸化膜が用いられてきた。近年、
強誘電体からなる強誘電体膜をキャパシタの絶縁膜として用いることによりデータの記憶を不揮発にしようとする半導体記憶装置
「【００５１】
【実施例】
（第１実施例）以下、本発明の第１実施例について、図面を参照しながら説明する。
【００５２】まず、本実施例に係る半導体記憶装置の構成を説明する。
【００５３】図１（ａ）は、本実施例の半導体記憶装置の一部の構成を示す電気回路図である。図１（ａ）に示すように、１ビットのデータを記憶するためのメモリセルには、ＣＭＯＳトランジスタを構成し互いにソース・ドレインが接続される２つのパストランジスタＴ１１（Ｎチャネル型トランジスタ），Ｔ１２（Ｐチャネル型トランジスタ）と、
各トランジスタのソース・ドレインにノードＮdA（ストレージノード）を介して接続される強誘電体キャパシタＣ１１
強誘電体キャパシタＣ１１の一方の電極（第１電極）に繋がるセルプレート線ＣＰ１１とがメモリセルに接続されている。
　
（４）周知文献４：特開平８−１９５３２８号公報
「【００５１】
【実施例】
　以下、図面を参照して、本発明の半導体集積回路用キャパシタの実施例を、そ
の製造プロセスに沿って説明する。なお、これら実施例は、本発明の理解を容易
にする目的で記載されるものであり、本発明を特に限定するものではない。
（実施例１）図１は、本発明の第１の実施例に係わる高誘電体膜キャパシタを用いた半導体素子の製造工程を示す断面図である。本実施例は、
下部電極（ストレージノード）
上部電極（プレート）
ＤＲＡＭ
　
（５）周知文献５：特開平７−３８０６８号公報
「【００１０】このトランスファーゲートトランジスタ３３０を覆い、かつ１対のソース／ドレイン領域３２５の一部表面を露出するように絶縁膜３２９が形成されている。この絶縁膜３２９より露出する１対のソース／ドレイン領域３２５のいずれか一方と接するようにキャパシタ３２０が形成されている。
【００１１】このキャパシタ３２０は、下部電極層３１３と、キャパシタ絶縁層３１５と、上部電極層３１７とを有している。
下部電極層（ストレージノード）３１３
上部電極層（セルプレート）３１７
　
　また、刊行物発明の「下キャパシタ電極２７」も、キャパシタの電極として機能させる以上、当該補正後の発明と同様に、「有効面積となる形状」を有しているものと認められる。
　さらに、刊行物発明において、「強誘電体層２８」を「下キャパシタ電極２７」の上面及び側面を覆うように形成すること、「上キャパシタ電極２９」を「強誘電体層２８」の上面及び側面を覆うように形成することは、当業者が、必要に応じて適宜なし得る、単なる設計的事項と認められる。
　したがって、刊行物発明において、補正後の発明のように、「積層型キャパシタ」を「前記金属プラグに連結されてキャパシタの有効面積となる形状を有し、不純物がドーピングされた多結晶シリコンからなるストレージノードと、前記ストレージノードの上面及び側面に形成された誘電膜と、前記誘電膜の上面及び側面を覆って形成されたプレートノード」から構成することは、当業者が容易になし得た事項である。
　よって、相違点５は、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（５−６）独立特許要件についての纏め
　以上、検討したとおり、補正後の発明と刊行物発明との相違点は、いずれも、当業者が、引用刊行物２に記載された発明、又は周知技術を勘案することにより容易に想到し得た範囲に含まれる程度のものにすぎず、補正後の発明は、刊行物発明及び引用刊行物２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができない。
　したがって、本件補正は、補正後の発明が、特許法第２９条第２項の規定により、特許出願の際、独立して特許を受けることができないものであるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　
（６）補正の却下についてのむすび
　本件補正は、特許法第１７条の２第３項に規定する要件を満たさないものであり、また、仮に、そのような違反がなく、本件補正が特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するとみなした場合においても、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　したがって、本件補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成１８年１２月２０日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし６に係る発明は、平成１８年７月２８日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし９に記載された事項により特定されるとおりのものであって、そのうちの、請求項１に係る発明（以下、「本願発明」という。）は、その特許請求の範囲の請求項１に記載された事項により特定される、次のとおりのものである。
　
「【請求項１】　半導体基板上に形成されたコンタクトホールを有する層間絶縁膜と、
　前記コンタクトホールを通じて前記半導体基板に接続され、前記半導体基板上のコンタクトホールに形成された導電性接着層を含む金属プラグと、
　前記金属プラグに連結され多結晶シリコンからなるストレージノードと、
　前記ストレージノード上に形成された誘電膜と、
　前記誘電膜上に形成されたプレートノードとを含むことを特徴とする半導体装置のキャパシタ。」
　
４．引用刊行物に記載された発明
　これに対して、原査定の拒絶の理由に引用された、引用刊行物１には、上において検討したとおり、上記２．（５−３−１−１）に記載したとおりの事項、及び上記２．（５−３−１−２）に記載したとおりの発明が記載されているものと認められる。
　
 ５．対比
（１）引用刊行物１の第１Ｅ図及び上記引用箇所の「第１Ｅ図を参照して、ビット線３１を覆って層間絶縁膜３０が堆積される。」という記載部分から、刊行物発明における「層間絶縁膜３０」は、半導体基板２１上に形成されているものと認められるから、刊行物発明における「コンタクトホール２５ｂを有する層間絶縁膜３０」は、本願発明における「半導体基板上に形成されたコンタクトホールを有する層間絶縁膜」に相当することは明らかである。
（２）引用刊行物１の第１Ｆ図、第１Ｇ図および上記引用箇所の「第１Ｆ図を参照して、ソース／ドレイン領域２５の他方の１つへの電気的接続を可能にするために、層間絶縁膜３０を貫通するもう１つのコンタクトホール２５ｂがフォトリソグラフィによってあけられる。第１Ｇ図を参照して、コンタクトホール２５ｂは配線層３２によって埋められる。」という記載部分から、刊行物発明における「配線層２１」は、当該技術分野において、いわゆる「プラグ」と称されるものであるから、刊行物発明における「タングステン層からなる配線層３２」は、本願発明における「金属プラグ」に相当することは明らかである。
（３）刊行物発明における「強誘電体型メモリセル」は、半導体装置であるから、刊行物発明における「強誘電体型メモリセル」は、本願発明における「半導体装置」に相当することは明らかである。
　
（４）以上を勘案すると、本願発明と刊行物発明とは、
「半導体基板上に形成されたコンタクトホールを有する層間絶縁膜と、
　前記コンタクトホールを通じて前記半導体基板に接続された金属プラグとを含むことを特徴とする半導体装置のキャパシタ。」
である点で一致し、以下の２点で相違する。
　
（相違点１）
　本願発明では、「金属プラグ」が、「前記半導体基板上のコンタクトホールに形成された導電性接着層を含む」のに対して、刊行物発明の「配線層３２」は、そのような「導電性接着層」を含まない点。
　
（相違点２）
　本願発明の「キャパシタ」は、「前記金属プラグに連結され多結晶シリコンからなるストレージノードと、前記ストレージノード上に形成された誘電膜と、前記誘電膜上に形成されたプレートノード」から構成されているのに対し、刊行物発明の「キャパシタ」は、「白金，バナジウム，タンタルまたはタングステンなどからなる下キャパシタ電極２７と、下キャパシタ電極２７上に堆積された強誘電体層２８と、強誘電体層２８上に形成された上キャパシタ電極２９」から構成されていると記載されている点。
　
６．判断
（１）相違点１について
　　引用刊行物２には、
「【００３４】［工程−１３０］次に、一方のソース・ドレイン領域１５の上方の絶縁層に、
一方のソース・ドレイン領域１５と電気的に接続されたコンタクトプラグ２２を形成する。実施例１においては、所謂ブランケットタングステンＣＶＤ法にてコンタクトプラグ２２の形成を行う。
絶縁層２０及び下層絶縁層１８に開口部２１を形成する
その後、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロンスパッタ法にて開口部２１内を含む絶縁層２０の上に成膜する。
【００３５】次に、
ＴｉＮ層の上にタングステン層を、以下に例示する条件のＣＶＤ法にて堆積させる。
と記載されており、ここにおいて、「Ｔｉ層及びＴｉＮ層」が導電性接続層として機能していることは、当業者にとって自明であるから、当該引用刊行物２には、メモリセルのコンタクトプラグを、導電性接着層を含むタングステン層により構成する技術が記載されているものと認められる。
　したがって、刊行物発明に対して、引用刊行物２に記載された技術を適用し、本願発明のように、「金属プラグ」が「前記半導体基板上のコンタクトホールに形成された導電性接着層を含む」構成とすることは、当業者が必要に応じて適宜なし得る程度のことに過ぎない。
　よって、相違点１は、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（２）相違点２について
　金属プラグに連結された多結晶シリコンからなる下部電極と、該下部電極を覆う誘電膜と、該誘電膜を覆うポリシリコンからなる上部電極から構成されるキャパシタは、２．（５−５−５）に記載した周知文献１及び２に記載されるように、当業者において常套的に用いられている周知技術である。
　また、１トランジスタ／１キャパシタ型（ＤＲＡＭ型）の強誘電体型メモリセルあるいはＤＲＡＭに関する２．（５−５−５）に記載した周知文献３ないし５の記載からみて、刊行物発明における
「下キャパシタ電極２７」、「上キャパシタ電極２９」が、本願発明における「ストレージノード」、「プレートノード」に相当することは、明らかである。
　したがって、刊行物発明において、本願発明のように、「キャパシタ」を「前記金属プラグに連結され多結晶シリコンからなるストレージノードと、前記ストレージノード上に形成された誘電膜と、前記誘電膜上に形成されたプレートノード」から構成することは、当業者が容易になし得た事項である。
　よって、相違点２は、当業者が容易に想到し得た範囲に含まれる程度のものである。
　
（３）以上、検討したとおり、本願発明と刊行物発明との相違点は、当業者が容易に想到し得た範囲に含まれる程度のものにすぎない。
　したがって、本願発明は、刊行物発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
７．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。