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　平成９年特許願第１１８８６７号「半導体メモリーのテスト方法およびその装置」拒絶査定不服審判事件〔平成１０年１１月１３日出願公開、特開平１０−３０２４９８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成９年４月２１日の出願であって、平成１８年９月２５日付けで手続補正がなされ、同年１０月２７日付けで拒絶査定がなされ、これに対して平成１９年１月１１日に拒絶査定に対する審判請求がなされたものである。
　
第２．本願発明について
　本願の請求項１及び２に係る発明は、平成１８年９月２５日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１及び２に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明は、その請求項１に記載された事項により特定される以下のとおりのものである。
　「【請求項１】　複数行、複数列にマトリクス状に配置され、フローティングゲートを持つ複数のメモリートランジスタを備えた不揮発性半導体メモリー装置のテスト方法において、
　メモリートランジスタへの書き込み動作を行なう前に、メモリートランジスタにリーク電流が流れるか否かを判定するためのスクリーニングテストとして、各メモリートランジスタのドレインに接続されたビットライン配線に書き込み電圧と同じ電圧を印加し、その時のビットライン電圧を測定し、その値がメモリートランジスタにリーク電流が流れたことを検知するために予め定められた基準値以下であれば書き込み動作を実施することなくそのチップを書き込み不良と判断することを特徴とする不揮発性半導体メモリーのテスト方法。」
　
第３．引用例に記載された発明
１．引用例：特開平３−２０５６９９号公報
（１）本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平３−２０５６９９号公報（以下、「引用例」という。）には、図１とともに、以下の事項が記載されている（下線は、当合議体において付加したものである。）。
　
（ａ）「産業上の利用分野
　本発明は、
読出し専用メモリ（Read Only Memory；以下、ＲＯＭと略称する）などの半導体記憶装置に関する
　
（ｂ）「作　　用
　本発明に従えば、メモリセル用トランジスタの出力端子部などにおいてリーク電流が発生するような不良がある場合、テスト時にテスト用信号入力手段から入力されるテスト用信号によってオンとなるテスト用スイッチ回路を通してメモリセル用トランジスタに電流が流れ込む。この電流を検出することによって半導体記憶装置の不良を短いテスト時間の間に確認できる。」（３ページ左下欄５〜１３行）
　
（ｃ）「実施例
　第１図は、本発明の一実施例である半導体記憶装置の概略的な構成を示す回路図である。第１図に示す半導体記憶装置はマスクＲＯＭであって、センスアンプ１１、出力バッア１２（審決注：「出力バッア」は「出力バッファ」の誤記である。）、充電回路１３、１４などの構成は、上述した従来の半導体記憶装置の場合と同じである。
　すなわち、第１図におい
てマトリクス状に配列されたメモリセルを構成するトランジスタＱ００〜ＱｉｋはＮＭＯＳトランジスタからなり
　
（ｄ）「
上記各メモリ用トランジスタＱ００〜Ｑｉｋの出力端子であるドレインにはビット線ＢＬがそれぞれ接続され、そのビット線ＢＬはＮＭＯＳトランジスタＱＮ１〜ＱＮｋを介してセンスアンプ１１に接続されている
　
（ｅ）「また、
各メモリセル用トランジスタＱ００〜Ｑｉｋのソースには、それぞれ仮想グランド線ＶＧＬ０、ＶＧＬ２〜ＶＧＬ（ｋ＋１）が接続され、
　
（ｆ）「この実施例のマスクＲＯＭでは、以上の構成のほかに
各メモリセル用トランジスタＱ００〜Ｑｉｋのソースおよびドレインに対してそれぞれソースが接続された複数のＮＭＯＳトランジスタＱ０〜Ｑ（ｋ＋１）からなるテスト用スイッチ回路１７が設けられており、これらのＮＭＯＳトランジスタＱ０〜Ｑ（ｋ＋１）のゲートおよびドレインはテスト用信号入力端子１８に接続されている。
　
（ｇ）「
次に、上記マスクＲＯＭのテスト時の動作について説明する
　
テスト時にテスト用信号ＴＥＳＴとしてハイレベルの電位がテスト用信号入力端子１８に与えられると、Ｘデコーダ１５およびＹデコーダ１６は動作停止の状態となり、ビット線ＢＬおよび仮想グランド線ＶＧＬ０〜ＶＧＬ（ｋ＋１）の途中のＮＭＯＳトランジスタＱＶ０、ＱＮ１〜ＱＫ（ｋ＋１）がオフになるとともに、テスト用スイッチ回路１７の各ＮＭＯＳトランジスタＱ０〜Ｑ（ｋ＋１）はオンとなる。その結果、メモリセル用トランジスタＱ００〜Ｑｉｋのソース側およびドレイン側の電位つまりビット線ＢＬおよび仮想グランド線ＶＧＬ０〜ＶＧＬ（ｋ＋１）の電位はハイレベルとなる
　
このとき、ビット線ＢＬの接合部やメモリセル用トランジスタＱ００〜Ｑｉｋのゲート酸化膜などに欠陥があって、その欠陥部からグランドへリーク電流が流れる場合には、そのリーク電流が微小でもテスト用信号入力端子１８からテスト用スイッチ回路１７のＮＭＯＳトランジスタＱ０〜Ｑ（ｋ＋１）を通してメモリセル用トランジスタＱ０〜Ｑｉｋ側へと電流が流れ込む。そこで、この電流の有無を確認することによってマスクＲＯＭの良品・不良品の判定が行われる。
　
（ｈ）「発明の効果
　以上のように、本発明の半導体記憶装置によれば、テスト時にテスト用信号入力手段によってテスト用スイッチ回路を通してメモリセル用トランジスタの出力端子側などにハイレベルの電位を与え、このときメモリセル用トランジスタ側へ流れ込む電流があるとき半導体記憶装置を不良品と判定するように構成しているので、短いテスト時間で半導体記憶装置の良品・不良品の判定を正確に行うことができる。」（５ページ右上欄３〜１２行）
　
（２）以上を総合すると、引用例には以下の発明（以下、「引用発明」という。）が記載されているものと認められる。
　「ＮＭＯＳトランジスタからなるメモリ用トランジスタＱ００〜Ｑｉｋがマトリクス状に配列されたメモリセルと、
　上記各メモリ用トランジスタＱ００〜Ｑｉｋのドレインに接続されたビット線ＢＬと、
　上記各メモリセル用トランジスタＱ００〜Ｑｉｋのソースに接続された仮想グランド線ＶＧＬ０、ＶＧＬ２〜ＶＧＬ（ｋ＋１）と、
　前記各メモリセル用トランジスタＱ００〜Ｑｉｋのソースおよびドレインに対してそれぞれソースが接続された複数のＮＭＯＳトランジスタＱ０〜Ｑ（ｋ＋１）からなるテスト用スイッチ回路１７と、
　前記ＮＭＯＳトランジスタＱ０〜Ｑ（ｋ＋１）のゲートおよびドレインに接続されたテスト用信号入力端子１８とを備えたマスクＲＯＭなどの半導体記憶装置のテスト方法において、
　テスト用信号ＴＥＳＴとしてハイレベルの電位が前記テスト用信号入力端子１８に与えられると、前記ビット線ＢＬおよび前記仮想グランド線ＶＧＬ０〜ＶＧＬ（ｋ＋１）の途中の前記ＮＭＯＳトランジスタＱＶ０、ＱＮ１〜ＱＫ（ｋ＋１）がオフになるとともに、前記テスト用スイッチ回路１７の各ＮＭＯＳトランジスタＱ０〜Ｑ（ｋ＋１）はオンとなり、その結果、前記メモリセル用トランジスタＱ００〜Ｑｉｋのソース側およびドレイン側の電位つまりビット線ＢＬおよび仮想グランド線ＶＧＬ０〜ＶＧＬ（ｋ＋１）の電位はハイレベルとなり、前記ビット線ＢＬの接合部や前記メモリセル用トランジスタＱ００〜Ｑｉｋのゲート酸化膜などに欠陥があって、その欠陥部からグランドへリーク電流が流れる場合に生ずる、前記テスト用信号入力端子１８から前記テスト用スイッチ回路１７のＮＭＯＳトランジスタＱ０〜Ｑ（ｋ＋１）を通して前記メモリセル用トランジスタＱ０〜Ｑｉｋ側へと流れ込む電流の有無を確認することによってマスクＲＯＭなどの良品・不良品の判定が行われる、読出し専用メモリなどの半導体記憶装置のテスト方法。」
　
第４．本願発明の引用発明との対比
１．引用発明の「ＮＭＯＳトランジスタからなるメモリ用トランジスタＱ００〜Ｑｉｋがマトリクス状に配列されたメモリセル」において、「メモリ用トランジスタＱ００〜Ｑｉｋ」は、複数行、複数列にマトリクス状に配置されていることが明らかであり、また、引用発明の「マスクＲＯＭ」が不揮発性メモリー装置であることは当業者における技術常識であるから、引用発明の「ＮＭＯＳトランジスタからなるメモリ用トランジスタＱ００〜Ｑｉｋがマトリクス状に配列されたメモリセルと、　上記各メモリ用トランジスタＱ００〜Ｑｉｋのドレインに接続されたビット線ＢＬと、　上記各メモリセル用トランジスタＱ００〜Ｑｉｋのソースに接続された仮想グランド線ＶＧＬ０、ＶＧＬ２〜ＶＧＬ（ｋ＋１）と、　前記各メモリセル用トランジスタＱ００〜Ｑｉｋのソースおよびドレインに対してそれぞれソースが接続された複数のＮＭＯＳトランジスタＱ０〜Ｑ（ｋ＋１）からなるテスト用スイッチ回路１７と、　前記ＮＭＯＳトランジスタＱ０〜Ｑ（ｋ＋１）のゲートおよびドレインに接続されたテスト用信号入力端子１８とを備えたマスクＲＯＭなどの半導体記憶装置のテスト方法」は本願発明の「複数行、複数列にマトリクス状に配置され、フローティングゲートを持つ複数のメモリートランジスタを備えた不揮発性半導体メモリー装置のテスト方法」に対応しており、両者は「複数行、複数列にマトリクス状に配置され」た「複数のメモリートランジスタを備えた不揮発性半導体メモリー装置のテスト方法」である点で共通する。
　
２．引用発明においては、「・・・リーク電流が流れる場合に生ずる・・・流れ込む電流の有無を確認することによってマスクＲＯＭなどの良品・不良品の判定が行われる」ものであるから、引用発明は本願発明と同様に、「メモリートランジスタにリーク電流が流れるか否かを判定するためのスクリーニングテストとして」行う「テスト方法」であるものと認められる。
　また、引用発明の「テスト用信号ＴＥＳＴとしてハイレベルの電位が前記テスト用信号入力端子１８に与えられると、前記ビット線ＢＬおよび前記仮想グランド線ＶＧＬ０〜ＶＧＬ（ｋ＋１）の途中の前記ＮＭＯＳトランジスタＱＶ０、ＱＮ１〜ＱＫ（ｋ＋１）がオフになるとともに、前記テスト用スイッチ回路１７の各ＮＭＯＳトランジスタＱ０〜Ｑ（ｋ＋１）はオンとなり、その結果、前記メモリセル用トランジスタＱ００〜Ｑｉｋのソース側およびドレイン側の電位つまりビット線ＢＬおよび仮想グランド線ＶＧＬ０〜ＶＧＬ（ｋ＋１）の電位はハイレベルとなり」という構成は、本願発明の「各メモリートランジスタのドレインに接続されたビットライン配線に書き込み電圧と同じ電圧を印加し」という構成に対応しており、両者は、「各メモリートランジスタのドレインに接続されたビットライン配線に」「電圧を」「印加」するものである点で共通する。
　
３．引用発明は「前記ビット線ＢＬの接合部や前記メモリセル用トランジスタＱ００〜Ｑｉｋのゲート酸化膜などに欠陥があって、その欠陥部からグランドへリーク電流が流れる場合に生ずる、前記テスト用信号入力端子１８から前記テスト用スイッチ回路１７のＮＭＯＳトランジスタＱ０〜Ｑ（ｋ＋１）を通して前記メモリセル用トランジスタＱ０〜Ｑｉｋ側へと流れ込む電流の有無を確認することによってマスクＲＯＭなどの良品・不良品の判定が行われる」ものであるから、引用発明においては、「前記メモリセル用トランジスタＱ００〜Ｑｉｋ」からの「リーク電流が流れる」ことを検知した場合に、「マスクＲＯＭなど」を「不良品」と「判定」する構成となっていることが明らかである。
　一方、本願発明は「その時のビットライン電圧を測定し、その値がメモリートランジスタにリーク電流が流れたことを検知するために予め定められた基準値以下であれば書き込み動作を実施することなくそのチップを書き込み不良と判断」するものであるから、本願発明においては、「メモリートランジスタにリーク電流が流れたことを検知」した場合に、「書き込み動作を実施することなくそのチップを書き込み不良と判断」する構成となっているものと認められる。
　
　したがって、引用発明の「前記ビット線ＢＬの接合部や前記メモリセル用トランジスタＱ００〜Ｑｉｋのゲート酸化膜などに欠陥があって、その欠陥部からグランドへリーク電流が流れる場合に生ずる、前記テスト用信号入力端子１８から前記テスト用スイッチ回路１７のＮＭＯＳトランジスタＱ０〜Ｑ（ｋ＋１）を通して前記メモリセル用トランジスタＱ０〜Ｑｉｋ側へと流れ込む電流の有無を確認することによってマスクＲＯＭなどの良品・不良品の判定が行われる」構成は、本願発明の「その時のビットライン電圧を測定し、その値がメモリートランジスタにリーク電流が流れたことを検知するために予め定められた基準値以下であれば書き込み動作を実施することなくそのチップを書き込み不良と判断」する構成に対応しており、両者は、「メモリートランジスタにリーク電流が流れたことを検知」した場合に、「そのチップを」「不良と判断」している点で共通する。
　
４．以上を総合すると、本願発明と引用発明とは、
　「複数行、複数列にマトリクス状に配置された複数のメモリートランジスタを備えた不揮発性半導体メモリー装置のテスト方法において、
　メモリートランジスタにリーク電流が流れるか否かを判定するためのスクリーニングテストとして、各メモリートランジスタのドレインに接続されたビットライン配線に電圧を印加し、メモリートランジスタにリーク電流が流れたことを検知した場合に、そのチップを不良と判断することを特徴とする不揮発性半導体メモリーのテスト方法。」
　である点で一致し、以下の点で相違する。
　（相違点１）
　本願発明は、「複数のメモリートランジスタ」が「フローティングゲートを持つ」ものであるのに対して、引用発明は、「ＮＭＯＳトランジスタからなるメモリ用トランジスタＱ００〜Ｑｉｋ」が「マスクＲＯＭなど」に用いられるトランジスタであって、フローティングゲートを持つことが特定されていない点。
　
　（相違点２）
　本願発明は、「メモリートランジスタへの書き込み動作を行なう前に」テストを行い、その結果により、「書き込み動作を実施することなくそのチップを書き込み不良と判断」しているのに対して、引用発明はそのように構成されていない点。
　
　（相違点３）
　本願発明は、テスト時に「ビットライン配線」に印加する電圧を「書き込み電圧と同じ」電圧としているのに対して、引用発明は、テスト時に「ビット線ＢＬ」に印加する電圧をどのような電圧とするのかについて特定されていない点。
　
　（相違点４）
　「リーク電流が流れたことを検知」する手法に関し、本願発明は、「その時のビットライン電圧を測定し、その値がメモリートランジスタにリーク電流が流れたことを検知するために予め定められた基準値以下であ」ることにより、「リーク電流が流れたことを検知」しているのに対して、引用発明は、「前記テスト用信号入力端子１８から前記テスト用スイッチ回路１７のＮＭＯＳトランジスタＱ０〜Ｑ（ｋ＋１）を通して前記メモリセル用トランジスタＱ０〜Ｑｉｋ側へと流れ込む電流の有無」によりリーク電流が流れたことを検知している点。
　
第５．当審の判断
１．相違点１について
　相違点１について検討すると、引用発明において用いられている「ＮＭＯＳトランジスタからなるメモリ用トランジスタＱ００〜Ｑｉｋ」と本願発明において用いられている「フローティングゲートを持つ複数のメモリートランジスタ」とは、ともに不揮発性半導体メモリー装置に用いられる記憶素子として周知であるとともに、いずれもＭＯＳトランジスタのしきい値の変化により情報を記憶するものである点で構造的にも類似するものであり、かつ、不良によりリーク電流が流れるおそれがある点でも共通するから、引用発明において、テストの対象となる「メモリセル」を構成するトランジスタを、「ＮＭＯＳトランジスタからなるメモリ用トランジスタＱ００〜Ｑｉｋ」に換えて、引用発明のように「フローティングゲートを持つ複数のメモリートランジスタ」とすることは、当業者が容易に想到し得たことである。
　
２．相違点２について
　一般に、フローティングゲートを持つメモリートランジスタを備える不揮発性半導体メモリー装置において、ビット線にリーク電流が流れると、書き込み時に誤動作が生じるという問題点があることは、例えば、下記周知文献１及び２にも記載されているように当業者において周知の技術事項である。
（１）周知文献１：特開平６−１７６６００号公報
　「【０００６】この様なＮＡＮＤセル型ＥＥＰＲＯＭにおいては、
ビット線にもし欠陥があり、ビット線にリークがあった場合、ビット線電位が徐々に下がり
書き込み時にビット線の電位が中間電位まで十分に昇圧されず、誤書き込みが生ずる問題があった。
　「【０００９】
以上のようにＮＡＮＤ型ＥＥＰＲＯＭではビット線にリークがあった時、書き込み時にビット線電位が充分昇圧されなくて誤動作を生じたり
　「【００１４】ま
た上記各ビット線は、フローティング状態にされたとき、欠陥リークがあるか否かのテストが行なわれるが、そのための手段は、別途設けたテスト手段５１により、ビット線電位の変化状態を検知することにより行なってもよいし、ラッチ回路７方向のルートを利用してビット線電位検出を行なうことにより実施することも可能である。
　
（２）周知文献２：特開平７−８５６８４号公報
　「【０００７】ＮＡＮＤセル型ＥＥＰＲＯＭを単一電源で動作させるために、書き込み動作時に用いられるＶＰＰ、Ｖｍ１０及びＶｍ８は、ＶＣＣを内部昇圧回路により昇圧することによって発生させられる。
昇圧回路は一般的に電流供給能力が小さく、その出力先に少しでも電流の漏れるリーク源があると、所望の電位に昇圧することができなくなる。これは、不良カラムを救済回路によって冗長カラムに置き換えても、不良カラムのビット線にリーク源があると、書き込みは制御ゲートを共有する複数個のメモリセルに対して同時に行われるため、リーク源によってＶ
ｍ８
が所望の電位を昇圧することができなくなり、誤書き込み動作を引き起こす。
　
　したがって、引用発明の「テスト方法」を、「フローティングゲートを持つ複数のメモリートランジスタを備えた不揮発性半導体メモリー装置」のテスト方法に適用するに当たり、本願発明のように、「メモリートランジスタへの書き込み動作を行なう前に」テストを行い、その結果により、「書き込み動作を実施することなくそのチップを書き込み不良と判断」する構成とすることは、当業者が容易に想到し得た事項である。
　
３．相違点３について
　相違点３について検討すると、一般に、正確なテストが行えるよう、テスト時の環境をできる限り実際の使用時に合わせることは、当業者における周知技術である。不揮発性半導体メモリー装置のテスト方法においても当然例外ではなく、例えば下記周知文献３及び４には、書き込み可能な不揮発性半導体メモリー装置のテストの際に、ビット線に印加する電圧を書き込み電圧と同じ電圧とすることが記載されている。
（１）周知文献３：特開平１−１１３９９９号公報
　「この試験時間を短縮するため、従来はＥＰＲＯＭ内に内部テスト機能を備えている。この内部テスト機能によるテストモードでは、カラムデコーダ５から出力される全てのデコード信号を高電圧とし、全てのビット線選択トランジスタ１〜４等を同時に導通状態にし、
さらに書き込み用トランジスタ７のドレインおよびゲートにデータ書き込み時と同様に書き込み用高電圧Ｖ
ＰＰ
を印加する。
　
（２）周知文献４：特開昭６２−１７７７９９号公報
　「
従って、検査用メモリセルＤＭのドレイン，コントロールゲート間に書き込み電圧Ｖ
ＰＰ
が印加されて書き込み状態となり、このセルＤＭがオン状態となる。これによって正規のメモリセルＭ
１１
，Ｍ
１２
…のドレイン印加電圧は、通常の書き込み動作と同じ値となり、
　「［発明の効果］
　
以上説明したようにこの発明によれば、ドレインストレス回路を使用した際に実際の使用状態と同じドレイン印加電圧でテストが可能な半導体記憶装置が得られる。
　
　したがって、引用発明の「テスト方法」を、「フローティングゲートを持つ複数のメモリートランジスタを備えた不揮発性半導体メモリー装置」のテスト方法に適用し、本願発明のように、「メモリートランジスタへの書き込み動作を行なう前に」テストを行い、その結果により、「書き込み動作を実施することなくそのチップを書き込み不良と判断」する構成とするに際して、テストの際にビット線に印加する電圧を書き込み電圧と同じ電圧とすること、すなわち、本願発明のように、「各メモリートランジスタのドレインに接続されたビットライン配線に書き込み電圧と同じ電圧を印加」する構成とすることは、当業者が容易になし得た事項である。
　
４．相違点４について
　一般に、半導体メモリー装置において、ビット線にリーク電流が流れていることを検知するに際して、ビット線の電圧を測定し、その電圧の低下によってリーク電流が流れたことを検知することは、例えば、上記周知文献１（「【００１４】また
上記各ビット線は、フローティング状態にされたとき、欠陥リークがあるか否かのテストが行なわれるが、そのための手段は、別途設けたテスト手段５１により、ビット線電位の変化状態を検知することにより行なってもよいし、ラッチ回路７方向のルートを利用してビット線電位検出を行なうことにより実施することも可能である。
（１）周知文献５：特開平６−１７６６００号公報
　「【００２０】
このようにテスト時に、ビット線を５Ｖのフローティング状態にしておきすべての制御ゲートあるいは一部の制御ゲート、または選択ゲートをＯＦＦ状態に保持することによって、ビット線に欠陥リークがあれば、そのビット線の電位は低下する。これによりビット線のリークを検出する。
　
　したがって、引用発明の「テスト方法」を、「フローティングゲートを持つ複数のメモリートランジスタを備えた不揮発性半導体メモリー装置」のテスト方法に適用し、本願発明のように、「メモリートランジスタへの書き込み動作を行なう前に」テストを行い、その結果により、「書き込み動作を実施することなくそのチップを書き込み不良と判断」する構成とするに際して、「その時のビットライン電圧を測定し、その値がメモリートランジスタにリーク電流が流れたことを検知するために予め定められた基準値以下であ」ることにより、「リーク電流が流れたことを検知」する構成とすることは、当業者が容易に想到し得た事項である。
　
５．判断についての纏め
　以上検討したとおり、本願発明は、当業者における周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　
第６．むすび　
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　よって、上記結論のとおり審決する。