【事件の表示】
　特願２００２−　５０６４０「ＰＬＬ回路及びその制御方法」拒絶査定不服審判事件〔平成１５年　９月１２日出願公開、特開２００３−２５８６３１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１４年２月２７日の出願であって、平成１８年１２月２２日付けで拒絶理由通知がなされ、平成１９年１月２９日付けで手続補正がなされたが、同年３月２３日付けで拒絶査定がなされ、これに対し、同年５月７日に拒絶査定不服審判の請求がなされるとともに、同年６月６日付けで手続補正がなされたものである。
　
２．平成１９年６月６日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１９年６月６日付けの手続補正を却下する。
　
［理由］
（１）補正後の請求項１に係る発明
　本件手続補正により、特許請求の範囲の請求項１は、
「入力信号と電圧制御発振器の出力との位相比較を行ってこの比較結果を一次ループゲイン部と二次ループゲイン部とを介して前記電圧制御発振器の制御信号とするようにした二次型ＰＬＬ回路であって、位相ロック状態において、前記位相比較結果に対して所定のオフセット値を加算するオフセット加算手段を含み、前記オフセット値は、抑圧すべき
、前記入力信号の瞬間的な周波数変動の幅である
と補正された。
　
　上記補正は、補正前の請求項１における「抑圧すべきステップ変動幅」を「抑圧すべき
、前記入力信号の瞬間的な周波数変動の幅である
　そこで、本件手続補正後の上記請求項１に係る発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について、以下に検討する。
　
（２）引用例
　原査定の拒絶の理由に引用された特開昭６２−２３６２０号公報（以下、「引用例」という。）には、図面とともに次の事項が記載されている。
　
Ａ．「特許請求の範囲
１．位相比較回路の両入力信号に対してＰＬＬループにおける不感帯以上にされた所定の定常位相誤差を生じしめるオフセットを持つ出力を形成するループフィルタと、このループフィルタの出力によって制御される制御型発振回路とを含むことを特徴とするＰＬＬ回路。
２．上記制御型発振回路は、上記ループフィルタの出力電圧によって制御される電圧制御型発振回路であることを特徴とする特許請求の範囲第１項記載のＰＬＬ回路。」（第１頁左下欄第３〜１３行）
　
Ｂ．「〔背景技術〕
　本願発明者は、先にＣＯＤＥＣにおける内部クロック発生回路として、ＰＬＬ回路を利用することを考えた。しかしながら、ＰＬＬ回路により形成されたパルス信号は、そのジッタが約６０ｎｓと比較的大きいので、そのパルス信号により駆動されるスイッチドキャパシタ回路により構成された各種フィルタ回路のＳ／Ｎ（信号対雑音比）の劣化が大きくなるという問題が生じた。
　本発明者の検討によれば、上記ジッタが比較的大きくなるという理由は、次の通りである。
　第１に、位相比較回路は、２つのパルス信号の位相差に従ったパルス幅のパルス（アップ又はダウン）信号を形成するものであるが、その位相差が、位相比較回路を構成する素子の応答遅延などの理由で一定の微少差Δφ１以下になると、それに従った出力信号が得られなくなるという不感帯を有する。
　第２に、ループフィルタは、例えばキャパシタに上記位相比較回路の出力パルスに従って定電流による充電又は放電を行うことによって、制御電圧を形成するものである。このループフィルタにあっても、その動作がスイッチ素子の応答遅延等により微少なパルス幅の位相比較出力に対して追随できなくなる不感帯を有する。
　第３に、電圧制御型発振回路は、例えばその制御電圧を受けるＭＯＳＦＥＴにより形成された制御電流によってその充電／放電が交互に行われることによって、発振周波数の制御が行われる。上記電圧／電流変換を行うＭＯＳＦＥＴが非線形性をもつことにより、電圧制御型発振回路にあっては、上記非線形性に起因する不感帯を持つものとなる。
　以上のことより、第６図に示すように、ＰＬＬ回路の位相同期がとれた状態は、実際には上記総合の不感帯内にあり電圧制御型発振回路に制御がかからないフリーラン状態となる。これにより、電圧制御型発振回路は、その発振周波数が上記不感帯内で変動することによる不感帯分に相当するジッタを持つことになる。
　・・・（中略）・・・
〔発明の目的〕
　この発明の目的は、簡単な構成によりジッタの発生を低減させたＰＬＬ回路を提供することにある。
　・・・（中略）・・・
〔発明の概要〕
　本願において開示される発明のうち代表的な実施例の概要を簡単に説明すれば、下記の通りである。
　すなわち、位相比較回路の一方の入力信号の立ち上がりエッジ又は立ち下がりエッジに同期したパルスを発生させ、このパルス信号に従ってループフィルタの出力電圧が一方のレベル側のオフセットを持つようにするものである。」（第１頁右下欄第１７行〜第２頁左下欄第１９行）
　
Ｃ．「〔実施例〕
　第１図には、この発明に係るＰＬＬ回路の一実施例の回路図が示されている。この実施例は、特に制限されないが、ループフィルタの出力電圧によって制御される電圧制御型発振回路を有するＰＬＬ回路に本発明を適用した例である。
　・・・（中略）・・・
　位相比較回路ＰＦＣは、その一方の入力に基準周波数φｒｅｆが供給され、他方の入力に分周回路ＣＯＵＮＴによって分周された上記電圧制御型発振回路ＶＣＯの発振出力φ（ＶＣＯ）が供給される。位相比較回路ＰＦＣは、上記両信号の位相差（周波数差）に従った位相比較出力ｕｐとｄｗを形成して、ループフィルタＬＰＦに伝える。ループフィルタＬＰＦは、上記位相比較出力ｕｐ，ｄｗを受けて、上記制御電圧ＶＣを形成する。
　例えば、基準周波数φｒｅｆに対して電圧制御型発振回路ＶＣＯの発振出力を分周したパルス信号の位相が進んでいる（周波数が高い）とき、位相比較回路ＰＦＣは、この位相差に従った位相比較出力ｄｗを出力させる。ループフィルタＬＰＦは、上記出力ｄｗを受けて制御電圧ＶＣを低くさせる。それ故に、電圧制御型発振回路ＶＣＯのキャパシタへの充電電流が小さくされる結果、その発振周波数が低くされる。
　一方、基準周波数φｒｅｆに対して電圧制御型発振回路ＶＣＯの発振出力を分周したパルス信号の位相が遅れている（周波数が低い）とき、位相比較回路ＰＦＣは、この位相差に従った位相比較出力ｕｐを出力させる。ループフィルタＬＰＦは、上記出力ｕｐを受けて制御電圧ＶＣを高くさせる。それ故に、電圧制御型発振回路ＶＣＯのキャパシタへの充電電流が大きくされる結果、その発振周波数が高くされる。
　この実施例では、上記ＰＬＬ回路における不感帯による発振出力信号のジッタを低減させるため、次の回路が付加される。特に制限されないが、基準周波数信号φｒｅｆは、後述するようなエッジ検出回路ＥＧに供給される。このエッジ検出回路ＥＧは、上記基準周波数信号φｒｅｆの立ち上がり又は立ち下がりのいずれか一方に同期したパルス信号ｄｗ′を形成する。このパルス信号ｄｗ′は、ループフィルタＬＰＦに供給され、その出力電圧ＶＣをロウレベル（又はハイレベル）方向に変化させる。言い換えるならば、ループフィルタＬＰＦは、位相比較回路ＰＦＣからの出力信号が形成されないときでも、パルス信号ｄｗ′により一方のレベルに変化させられるようなオフセットを持つようにされる。
　これによりループフィルタ（ローパスフィルタ）ＬＰＦは、上述のような動作によって位相比較回路ＰＦＣの出力信号ｕｐ，ｄｗとエッジ検出回路ＥＧの出力信号ｄｗ′とを積分して、電圧制御型発振回路ＶＣＯの発振周波数の制御電圧ＶＣを形成する。
　この電圧制御型発振回路ＶＣＯの発振周波数信号は、特に制限されないが、分周回路ＣＯＵＮＴによって１／Ｎに分周される。このようなＰＬＬ回路によって、電圧制御型発振回路ＶＣＯから、上記基準周波数φｒｅｆに対してＮ倍とされた発振出力信号が形成される。」（第２頁左下欄第２０行〜第４頁左下欄第５行）
　
Ｄ．「前記第１図に示した位相比較回路ＰＦＣは、第５図に示すように、基本周波数φｒｅｆに対して電圧制御型発振回路の発振周波数φ（ＶＣＯ）が低いとこれら２つの信号からアップ信号ｕｐを形成して、キャパシタＣへの充電動作を行い、制御電圧ＶＣを高くして電圧制御型発振回路ＶＣＯの発振周波数を高くさせる。逆に、第６図に示すように、位相比較回路ＰＦＣは、基準周波数φｒｅｆに対して電圧制御型発振回路の発掘周波数φ（ＶＣＯ）が高いとこれら２つの信号からダウン信号ｄｗを形成して、キャパシタＣの放電動作を行い、制御電圧ＶＣを低くして電圧制御型発振回路の発振周波数を低くさせる。また、上記エッジ検出回路ＥＧにより、上記位相比較動作とは無関係に基準周波数信号φｒｅｆの周期に従って常時パルス信号ｄｗ′が形成されるので、これに応じたキャパシタＣの放電動作が継続的に行われるものである。第５図および第６図に示す動作は、特に限定されないが、主として、ＰＬＬ回路起動時の発振周波数の上昇時および発振周波数が安定するまでの振動時のものである。このために、幅の広いアップ信号ｕｐ又はダウン信号ｄｗとされる。
　基準周波数φｒｅｆに対して上記発振周波数φ（ＶＣＯ）が安定した状態（定常状態）になると、第７図に示すように、位相比較動作とは無関係に生ずるパルス信号ｄｗ′によって常に基準周波数φｒｅｆより発振周波数φ（ＶＣＯ）が遅れるようにされる。この結果、位相比較回路ＰＦＣは常にアップ信号ｕｐのみを出力し、ダウン信号ｄｗは出力しない。そして、第２図又は第３図に示す回路によって一義的に定まる遅延時間に対応した幅を持つパルス信号ｄｗ′と、基準周波数φｒｅｆに対する発振周波数φ（ＶＣＯ）の種々の原因によるバラツキによって生ずる幅の異なるアップ信号ｕｐとの差によって、制御電圧ＶＣが変化させられる。
　このようなパルス信号ｄｗ′の放電動作により、第１０図の特性図が点線で示すようにオフセットが生じる。すなわち、上記パルス信号ｄｗ′によりループフィルタＬＰＦは、電圧制御型発振回路の発振周波数φ（ＶＣＯ）を低くさせるようなオフセットを持たせるよう作用する。これにより、位相比較回路ＰＦＣは、それを取り戻すよう常にアップ信号ｕｐを形成することになる。これは第１０図に示した特性図において動作点Ｐを動作点Ｐ１に移動させ定常位相誤差を持った状態でＰＬＬ回路が動作を行うことと等しい。この状態では、上記定常位相誤差が不感帯よりも大きいため、ＰＬＬ回路は常にループ制御がかかった状態で動作するため、その出力ジッタが大幅に低減させられる。」（第５頁左下欄第２０行〜第６頁右上欄第８行）
　
Ｅ．「〔効果〕
（１）位相比較回路の両入力信号にＰＬＬループにおける不感帯を越える定常位相誤差を持たせるような制御電圧を形成することにより、定常位相誤差を持った状態でＰＬＬ回路が動作を行うこととなる。この状態では、ＰＬＬ回路は常にループ制御がかかった状態で動作するため、その出力ジッタが大幅に低減させられるという効果が得られる。」（第６頁左下欄第６〜１３行）
　
　上記Ａ〜Ｅの記載及び関連する図面を参照すると、引用例には、次の発明が記載されているものと認められる。（以下、「引用例記載の発明」という。）
「基準周波数信号φｒｅｆと分周回路ＣＯＵＮＴによって分周された電圧制御型発振回路ＶＣＯの発振出力φ（ＶＣＯ）との位相比較を位相比較回路ＰＦＣにより行って、この比較結果をループフィルタＬＰＦを介して前記電圧制御型発振回路ＶＣＯの制御電圧ＶＣとするようにしたＰＬＬ回路であって、前記ループフィルタは、前記位相比較回路ＰＦＣの両入力信号に対してＰＬＬループにおける不感帯以上にされた所定の定常位相誤差を生じしめるオフセットを持つ出力を形成するものであるＰＬＬ回路。」
　
（３）対比
　本願補正発明と引用例記載の発明とを対比すると、次のことがいえる。
　
（あ）引用例記載の発明における「基準周波数信号φｒｅｆ」は、本願補正発明における「入力信号」に相当する。
　
（い）本願の図１の実施例において、入力リファレンス信号との位相比較が行われる対象となる信号は、電圧制御発振器９の出力を分周器７により分周したＰＬＬ再生信号である。すなわち、本願補正発明にいう「電圧制御発振器の出力」とは、分周器７により分周された上記「ＰＬＬ再生信号」のことであると解される。
　一方、引用例記載の発明における「分周回路ＣＯＵＮＴによって分周された電圧制御型発振回路ＶＣＯの発振出力φ（ＶＣＯ）」は、上記「ＰＬＬ再生信号」に相当する信号である。
　よって、引用例記載の発明における「分周回路ＣＯＵＮＴによって分周された電圧制御型発振回路ＶＣＯの発振出力φ（ＶＣＯ）」は、本願補正発明における「電圧制御発振器の出力」に相当する。
　
（う）引用例記載の発明における「電圧制御型発振回路ＶＣＯの制御電圧ＶＣ」は、本願補正発明における「電圧制御発振器の制御信号」に相当する。
　よって、本願補正発明と引用例記載の発明とは、入力信号（基準周波数信号φｒｅｆ）と電圧制御発振器の出力（電圧制御型発振回路ＶＣＯの発振出力φ（ＶＣＯ））との位相比較を行い、その比較結果に基づいて電圧制御発振器の制御信号（電圧制御型発振回路ＶＣＯの制御電圧ＶＣ）を生成するＰＬＬ回路を構成している点において共通するものであるということができる。
　
（え）引用例記載の発明において、「ループフィルタ」が「位相比較回路ＰＦＣの両入力信号に対してＰＬＬループにおける不感帯以上にされた所定の定常位相誤差を生じしめるオフセットを持つ出力を形成する」動作は、引用例の上記Ｄの「基準周波数φｒｅｆに対して上記発振周波数φ（ＶＣＯ）が安定した状態（定常状態）になると、第７図に示すように、位相比較動作とは無関係に生ずるパルス信号ｄｗ′によって常に基準周波数φｒｅｆより発振周波数φ（ＶＣＯ）が遅れるようにされる。この結果、位相比較回路ＰＦＣは常にアップ信号ｕｐのみを出力し、ダウン信号ｄｗは出力しない。そして、第２図又は第３図に示す回路によって一義的に定まる遅延時間に対応した幅を持つパルス信号ｄｗ′と、基準周波数φｒｅｆに対する発振周波数φ（ＶＣＯ）の種々の原因によるバラツキによって生ずる幅の異なるアップ信号ｕｐとの差によって、制御電圧ＶＣが変化させられる。」（第６頁左上欄第２〜１４行）との記載によれば、「基準周波数φｒｅｆに対して発振周波数φ（ＶＣＯ）が安定した状態（定常状態）」において、「位相比較動作とは無関係に生ずるパルス信号ｄｗ′」が加わることによってなされる動作である。
　上記「パルス信号ｄｗ′」は、本願補正発明における「オフセット」に相当するものであり、また、上記「基準周波数φｒｅｆに対して発振周波数φ（ＶＣＯ）が安定した状態（定常状態）」は、本願補正発明における「位相ロック状態」に相当する状態である。
　よって、本願補正発明と引用例記載の発明とは、実質的に、「位相ロック状態において、位相比較結果に対して所定のオフセット値を加算するオフセット加算手段」を含んでいる点において共通するものであるということができる。
　
　上記（あ）〜（え）の事項を踏まえると、本願補正発明と引用例記載の発明とは、次の点で一致し、また、相違するものと認められる。
　
（一致点）
　本願補正発明と引用例記載の発明とは、ともに、
「入力信号と電圧制御発振器の出力との位相比較を行ってこの比較結果に基づいて前記電圧制御発振器の制御信号を生成するＰＬＬ回路であって、位相ロック状態において、前記位相比較結果に対して所定のオフセット値を加算するオフセット加算手段を含んでいるＰＬＬ回路。」
である点。
　
（相違点）
　相違点１：「ＰＬＬ回路」が、本願補正発明においては、「（位相）比較結果を一次ループゲイン部と二次ループゲイン部とを介して電圧制御発振器の制御信号とするようにした二次型ＰＬＬ回路」であるのに対し、引用例記載の発明においては、そのようなものではない点。
　
　相違点２：「オフセット値」が、本願補正発明においては、「抑圧すべき、入力信号の瞬間的な周波数変動の幅であるステップ変動幅から決定された値」であるのに対し、引用例記載の発明においては、そのようなものではない点。
　
（４）判断
　そこで、上記相違点１，２について検討する。
　
（相違点１について）
　一般に、ＰＬＬ回路において、位相比較器と電圧制御発振器の間に一次ループゲイン回路と二次ループゲイン回路の２つを設けるようにすることは、例えば、特開平１１−３１２９７４号公報や特開平９−１４９０１６号公報等に見られるような周知技術にすぎない。
　よって、上記周知技術を参酌して、引用例記載の発明の対象となる「ＰＬＬ回路」を、「（位相）比較結果を一次ループゲイン部と二次ループゲイン部とを介して電圧制御発振器の制御信号とするようにした二次型ＰＬＬ回路」とすることは、当業者が適宜に設計できる事項にすぎない。
　
（相違点２について）
　一般に、何らかの技術的問題点に対して対処しようとする場合、その技術的問題点を解決するためのパラメータを、最も都合よく解決できるような値に設定することは、当業者が当然考慮すべき事項にすぎない。
　よって、位相比較結果に対して加算する「オフセット値」を「抑圧すべき、入力信号の瞬間的な周波数変動の幅であるステップ変動幅から決定された値」とすることは、当業者が適宜に設計できる事項である。
　
（本願補正発明の作用効果について）
　そして、本願補正発明の構成によってもたらされる効果も、引用例記載の発明及び上記周知技術から当業者が容易に予測することができる程度のものであって、格別のものとはいえない。
　
　したがって、本願補正発明は、引用例記載の発明及び上記周知技術に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
（５）むすび
　よって、本件手続補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するものであり、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．補正却下の決定を踏まえた検討
（１）本願発明
　平成１９年６月６日付けの手続補正は、上記のとおり却下されたので、本願の請求項１に係る発明は、平成１９年１月２９日付け手続補正書の特許請求の範囲の請求項１に記載されたとおりの次のものと認める。（以下、「本願発明」という。）
「入力信号と電圧制御発振器の出力との位相比較を行ってこの比較結果を一次ループゲイン部と二次ループゲイン部とを介して前記電圧制御発振器の制御信号とするようにした二次型ＰＬＬ回路であって、位相ロック状態において、前記位相比較結果に対して所定のオフセット値を加算するオフセット加算手段を含み、前記オフセット値は、抑圧すべきステップ変動幅から決定された値であることを特徴とするＰＬＬ回路。」
　
（２）引用例
　これに対して、原査定の拒絶の理由に引用された引用例とその記載事項は、上記２．（２）に記載したとおりである。
　
（３）対比・判断
　本願発明は、上記２．で検討した本願補正発明における「抑圧すべき
、前記入力信号の瞬間的な周波数変動の幅である
　そうすると、本願発明の構成要件を全て含み、さらに特定の限定を施したものに相当する本願補正発明が、上記２．（４）に記載したとおり、引用例記載の発明及び上記周知技術に基いて、当業者が容易に発明をすることができたものであるから、上記特定の限定を省いた本願発明は、同様に、引用例記載の発明及び上記周知技術に基いて、当業者が容易に発明をすることができたものである。
　
（４）むすび
　以上のとおり、本願発明は、引用例記載の発明及び上記周知技術に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、本願は、他の請求項について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。