【手続補正書】
【提出日】平成24年3月27日(2012.3.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
スマートパワーダウン信号がイネーブルされると、周期的にイネーブルされるパルス信号であるバッファイネーブル信号を生成するＤＬＬ制御手段；及び、
前記バッファイネーブル信号に応じて外部クロックの位相を制御して、出力クロックを生成するＤＬＬ回路を含むことを特徴とする半導体集積回路。
【請求項２】
前記ＤＬＬ制御手段は、スマートパワーダウン信号がディセーブルされると、ノーマルパワーダウン信号を駆動して前記バッファイネーブル信号を生成し、アクティブモード信号がディセーブルされると、前記バッファイネーブル信号をディセーブルさせることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記ＤＬＬ制御手段は、
前記スマートパワーダウン信号及び前記アクティブモード信号に応じて、バッファリングクロックを用いて制御クロックを生成するクロック制御部；
前記制御クロック、前記スマートパワーダウン信号及び前記ノーマルパワーダウン信号に応じて、クロックイネーブル信号を生成するパワーダウン制御部；及び、
前記クロックイネーブル信号及び前記アクティブモード信号に応じて、前記バッファイネーブル信号を生成するバッファ制御部を含むことを特徴とする請求項２に記載の半導体集積回路。
【請求項４】
前記パワーダウン制御部は、前記スマートパワーダウン信号がイネーブルされると、周期的にパルス信号を発振させて前記クロックイネーブル信号を生成し、前記スマートパワーダウン信号がディセーブルされると、前記ノーマルパワーダウン信号を反転駆動して前記クロックイネーブル信号を生成することを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
前記ＤＬＬ回路は、前記バッファイネーブル信号がイネーブルされると、活性化により前記外部クロックを用いた前記出力クロックの生成動作を行い、前記バッファイネーブル信号がディセーブルされると、前記外部クロックを用いた前記出力クロックの生成動作を中止することを特徴とする請求項１に記載の半導体集積回路。
【請求項６】
前記ＤＬＬ回路は、前記バッファイネーブル信号に応じて、前記外部クロックをバッファリングして基準クロックとして出力するクロック入力バッファを含み、前記基準クロックを遅延させて前記出力クロックを生成するが、前記出力クロックとデータ出力回路から出力されるデータとのタイミングがマッチされるように、前記基準クロックに対する遅延量を制御することを特徴とする請求項５に記載の半導体集積回路。
【請求項７】
スマートパワーダウン信号及びアクティブモード信号に応じて、バッファリングクロックを用いて制御クロックを生成するクロック制御部；
前記制御クロック、前記スマートパワーダウン信号及びノーマルパワーダウン信号に応じて、クロックイネーブル信号を生成するパワーダウン制御部；
前記クロックイネーブル信号及び前記アクティブモード信号に応じて、バッファイネーブル信号を生成するバッファ制御部；及び、
前記バッファイネーブル信号に応じて、外部クロックをバッファリングして基準クロックとして出力するクロック入力バッファを含むことを特徴とする半導体集積回路。
【請求項８】
前記クロック制御部は、前記スマートパワーダウン信号及び前記アクティブモード信号が全部イネーブルされる場合、前記バッファリングクロックを駆動して前記制御クロックを生成し、前記スマートパワーダウン信号がディセーブルされる場合又は前記アクティブモード信号がディセーブルされる場合、前記制御クロックをディセーブルさせることを特徴とする請求項３または請求項７に記載の半導体集積回路。
【請求項９】
前記パワーダウン制御部は、
前記制御クロックを既設定の分周比で分周して分周クロックを生成するクロック分周部；
前記分周クロックに応じて周期的にパルス信号を発振させて発振信号として出力する発振部；
前記スマートパワーダウン信号に応じて前記発振信号又は前記ノーマルパワーダウン信号を選択的に駆動して、前記クロックイネーブル信号を生成する選択部を含むことを特徴とする請求項７に記載の半導体集積回路。
【請求項１０】
前記選択部は、前記スマートパワーダウン信号がイネーブルされると、前記発振信号を駆動して前記クロックイネーブル信号を生成し、前記スマートパワーダウン信号がディセーブルされると、前記ノーマルパワーダウン信号を反転駆動して、前記クロックイネーブル信号を生成することを特徴とする請求項９に記載の半導体集積回路。
【請求項１１】
前記バッファ制御部は、前記アクティブモード信号がイネーブルされると、前記クロックイネーブル信号を前記バッファイネーブル信号として出力し、前記アクティブモード信号がディセーブルされると、前記バッファイネーブル信号をディセーブルさせることを特徴とする請求項３または請求項７に記載の半導体集積回路。
【請求項１２】
前記クロック入力バッファは、前記バッファイネーブル信号がイネーブルされると、活性化により前記外部クロックをバッファリングして基準クロックの生成動作を行い、前記バッファイネーブル信号がディセーブルされると、前記外部クロックをバッファリングして前記基準クロックの生成動作を中止することを特徴とする請求項７に記載の半導体集積回路。
【請求項１３】
遅延制御信号に応じて前記基準クロックを所定時間遅延させて、遅延クロックを生成する遅延ライン；
前記遅延クロックを駆動して、前記出力クロックを出力するクロックドライバ；
前記遅延クロックの出力経路に存在する遅延素子による遅延量をモデリングした遅延値を前記遅延クロックに付与して、フィードバッククロックを生成する遅延補償部；
前記基準クロック及び前記フィードバッククロックの位相を比較して、位相感知信号を生成する位相感知部；及び、
前記位相感知信号に応じて、前記遅延制御信号を生成する遅延制御部をさらに含むことを特徴とする請求項６又は請求項１２に記載の半導体集積回路。
【請求項１４】
前記スマートパワーダウン信号は、前記ＤＬＬ回路のパワーダウンモードを具現するが、周期的に前記ＤＬＬ回路を活性化させるための信号であって、フューズオプション又はテストモードを用いることにより具現される信号であることを特徴とする請求項１又は請求項７に記載の半導体集積回路。
【請求項１５】
前記アクティブモード信号は、アクティブコマンドの入力に応じてイネーブルされ、プリチャージコマンドの入力に応じてディセーブルされる信号であることを特徴とする請求項１又は請求項７に記載の半導体集積回路。
【請求項１６】
スマートパワーダウンモード時、アクティブモード信号に応じてバッファリングクロックを駆動して制御クロックを生成する段階；
前記制御クロックを用いて周期的にイネーブルされるバッファイネーブル信号を生成する段階；
前記バッファイネーブル信号に応じて周期的にＤＬＬ回路を活性化させる段階；
前記スマートパワーダウンモードが終了すれば、前記制御クロックをディセーブルさせる段階；及び、
ノーマルパワーダウンモードの実行の可否により、前記バッファイネーブル信号を生成して、前記ＤＬＬ回路の動作を制御する段階を含むことを特徴とする半導体集積回路の制御方法。
【請求項１７】
前記制御クロックを用いて前記バッファイネーブル信号を生成する段階は、
前記制御クロックを既設定の分周比で分周して、分周クロックを生成する段階；
前記分周クロックに応じて周期的にパルス信号を発振させて、発振信号として出力する段階；
前記発振信号を駆動してクロックイネーブル信号を生成する段階；及び、
前記クロックイネーブル信号及び前記アクティブモード信号に応じて、前記バッファイネーブル信号を生成する段階を含むことを特徴とする請求項１６に記載の半導体集積回路の制御方法。
【請求項１８】
前記ノーマルパワーダウンモードの実行の可否により、前記バッファイネーブル信号を生成して、前記ＤＬＬ回路の動作を制御する段階は、前記バッファイネーブル信号がイネーブルされると、前記ＤＬＬ回路を活性化させて出力クロックを生成し、前記バッファイネーブル信号がディセーブルされると、前記ＤＬＬ回路の動作を中止させる段階であることを特徴とする請求項１６に記載の半導体集積回路の制御方法。
【請求項１９】
前記アクティブモード信号は、アクティブコマンドの入力に応じてイネーブルされ、プリチャージコマンドの入力に応じてディセーブルされる信号であることを特徴とする請求項１６に記載の半導体集積回路の制御方法。