【事件の表示】
　上記当事者間の特許第３２８０１８６号発明「シリアル通信方法及び装置」の特許無効審判事件について、次のとおり審決する。
【結　論】
　訂正を認める。
　特許第３２８０１８６号の請求項１に係る発明についての特許を無効とする。
　特許第３２８０１８６号の請求項２、３に係る発明についての審判請求は、成り立たない。
　審判費用は、その３分の２を請求人の負担とし、３分の１を被請求人の負担とする。
【理　由】
第１　手続の経緯
　
　１．本件特許第３２８０１８６号の請求項１〜３に係る発明（以下それぞれ、「本件特許発明１」〜「本件特許発明３」という。）についての出願は、平成７年１月１３日に出願され、平成１４年２月２２日にその発明について特許の設定登録がされたものである。
　２．これに対して、請求人は、平成１７年１２月２日に無効理由１、２を根拠に無効審判を請求し、その無効理由１では、本件特許発明１〜３は、甲第１号証〜甲第３号証に記載された発明に基いて当業者が容易に発明することができたものであり、したがって、本件特許発明１〜３は、特許法第２９条第２項の規定に違反してなされたと主張し、また無効理由２では、本件特許発明１は、甲第５号証に記載された発明であるから、本件特許発明１は、特許法第２９条第１項３号の規定に違反してなされたと主張し、その証拠方法として周知技術を示すためのものを含め、甲第１号証〜甲１１号証を提出している。
　３．一方、被請求人は、平成１８年３月９日に訂正請求書を提出して訂正を求めた。その後、平成１８年４月２７日付で訂正拒絶理由が通知され、これに対して被請求人は平成１８年５月２９日付けの手続補正により訂正内容を補正した。当該補正により訂正の内容は、本件特許発明の明細書及び図面を訂正請求書に添付した訂正明細書及び図面のとおりに訂正しようとするものである。即ち、特許請求の範囲及び発明の詳細な説明を下記のとおり訂正することを求めるものである。
　
　３−１）平成１８年３月９日に求めた訂正事項
　ａ．特許請求の範囲の【請求項１】の「 シリアル−パラレル変換用の受信ブロック及びパラレル−シリアル変換用の送信ブロックを有するゲートアレイをそれぞれの送受信部に設けるとともに各送受信部をシリアルラインで接続しておき、送信側の送受信部では入出力ポートに入力されたパラレル送信信号を前記送信ブロックでシリアル送信出力信号に変換して送信し、受信側の送受信部では前記受信ブロックで前記シリアルラインを経由したシリアル受信入力信号をパラレル受信信号に変換して入出力ポートに出力するシリアル通信方法であって、 
 　前記送信ブロックは、前記シリアル送信出力信号のビット列を多項式とみなし、特定の多項式である生成多項式で割り切れる構成とするために伝送データに誤り検出用ビットを付加して前記シリアル送信出力信号として送信し、前記受信ブロックは前記シリアル送信出力信号を前記生成多項式で割り算し、割り切れたときに誤り無しとして正常に受信するとともに、前記送信側の送受信部に正常受信であることを示すＡＣＫ信号を返送することを特徴とするシリアル通信方法。」という記載を、  
 「シリアル−パラレル変換用の受信ブロック及びパラレル−シリアル変換用の送信ブロックと、複数の入出力ポートとを有するゲートアレイをそれぞれの送受信部に設けるとともに各送受信部をシリアルラインで接続しておき、送信側の送受信部では入出力ポートに入力されたパラレル送信信号を前記送信ブロックでシリアル送信出力信号に変換して送信し、受信側の送受信部では前記受信ブロックで前記シリアルラインを経由したシリアル受信入力信号をパラレル受信信号に変換して入出力ポートに出力する関係で、各送受信部が有する各々の入出力ポートとの間で伝送データを前記送受信ブロックを介して通信するシリアル通信方法であって、 
　前記伝送データには、各入出力ポートに対応してチャンネルアドレス０〜Ｎを割り当てし、該チャンネルアドレス順に、前記送信ブロックは、前記シリアル送信出力信号のビット列を多項式とみなし、特定の多項式である生成多項式で割り切れる構成とするために伝送データに誤り検出用ビットを付加して前記シリアル送信出力信号として送信し、前記受信ブロックは、前記シリアル送信出力信号を前記生成多項式で割り算し、割り切れたときに誤り無しとして正常に受信するとともに、前記送信側の送受信部に正常受信であることを示すＡＣＫ信号を返送することで、伝送データを、同じポート番号を持つ送信側と受信側の入出力ポート間で前記チャンネルアドレス０から通信を開始し、順次にチャンネルアドレスＮまでを１サイクルとして通信を行うことを特徴とするシリアル通信方法。」という記載に訂正する。  
 　 　　　　　　　　　　 
　ｂ．特許請求の範囲の【請求項２】の「 シリアル受信入力信号をパラレル受信信号に変換するシリアル−パラレル変換用の受信ブロックと、パラレル送信信号をシリアル送信出力信号に変換するパラレル−シリアル変換用の送信ブロックと、前記受信ブロック又は送信ブロックに選択的に接続される複数の入出力ポートとを有するゲートアレイを内蔵した複数の送受信部を備え、これらの送受信部の受信ブロック及び送信ブロック同士をシリアルラインで接続したシリアル通信装置であって、前記ゲートアレイが前記受信ブロック又は送信ブロックに選択的に接続されるＣＰＵデータバス及びデータレジスタを有し、前記ＣＰＵデータバスを介しＭＰＵで制御される前記データレジスタを入出力ポートとして使用することを特徴とするシリアル通信装置。」という記載を、  
 「シリアル受信入力信号をパラレル受信信号に変換するシリアルーパラレル変換用の受信ブロックと、パラレル送信信号をシリアル送信出力信号に変換するパラレル−シリアル変換用の送信ブロックと、前記受信ブロック又は送信ブロックに対して、選択的に接続される複数の入出力ポートとを有するゲートアレイを内蔵した複数の送受信部を備え、これらの送受信部の受信ブロック及び送信ブロック同士をシリアルラインで接続したシリアル通信装置であって、前記ゲートアレイが、前記受信ブロック又は送信ブロックに対して、選択的に接続されるＣＰＵデータバス及びデータレジスタを有すると共に、該ＣＰＵデータバスを介してＭＰＵで制御される前記データレジスタを、前記入出力ポートとして使用すべくＭＰＵが書き込み、読み出し可能に構成する一方、前記シリアルラインで接続された他方の送受信部を、前記ゲートアレイを内蔵したベースターミナルで構成し、前記ＭＰＵで制御されるデータレジスタは、前記ベースターミナル内の夫々の入出力ポートに対応して伝送データを取り扱うよう構成せしめ、該データレジスタを、前記ベースターミナル内における入出力ポートの入力／出力のポート設定に対応して、入力ポートとして使用するときは、該データレジスタに書き込まれた伝送データを出力ポートを有するベースターミナルに伝送し、出力ポートとして使用するときは、ベースターミナルの入力ポートからの伝送データをデータレジスタに格納すべく構成してあることを特徴とするシリアル通信装置。」という記載に訂正する。  
 　　　　　　　　 
　ｃ．特許請求の範囲の【請求項３】「前記送受信部が、前記ゲートアレイを内蔵したベースターミナルと、入出力機器接続用のサテライトターミナルとをパラレルラインで接続したものである請求項２記載のシリアル通信装置。」という記載を、  
 「前記ベースターミナルは、入出力機器接続用のサテライトターミナルとパラレルラインで接続されると共に、該ベースターミナル内の各入出力ポートは、全てを入力または出力ポートとし、または、入力ポートと出力ポートとを混在させて設定可能に構成されていることを特徴とする請求項２記載のシリアル通信装置。」という記載に訂正する。  
 　　　　　　　　　　　　　　 
　ｄ．発明の詳細な説明の段落【０００８】の「上記目的を達成するために、本発明のシリアル通信方法は、シリアル−パラレル変換用の受信ブロック及びパラレル−シリアル変換用の送信ブロックを有するゲートアレイをそれぞれの送受信部に設けるとともに各送受信部をシリアルラインで接続しておき、送信側の送受信部では入出力ポートに入力されたパラレル送信信号を前記送信ブロックでシリアル送信出力信号に変換して送信し、受信側の送受信部では前記受信ブロックで前記シリアルラインを経由したシリアル受信入力信号をパラレル受信信号に変換 
 して入出力ポートに出力する場合に、前記送信ブロックは、前記シリアル送信出力信号のビット列を多項式とみなし、特定の多項式である生成多項式で割り切れる構成とするために伝送データに誤り検出用ビットを付加して前記シリアル送信出力信号として送信し、前記受信ブロックは前記シリアル送信出力信号を前記生成多項式で割り算し、割り切れたときに誤り無しとして正常に受信するとともに、前記送信側の送受信部に正常受信であることを示すＡＣＫ信号を返送することを特徴としている。」という記載を、  
 「上記目的を達成するために、本発明のシリアル通信方法は、シリアル−パラレル変換用の受信ブロック及びパラレル−シリアル変換用の送信ブロックと、複数の入出力ポートとを有するゲートアレイをそれぞれの送受信部に設けるとともに各送受信部をシリアルラインで接続しておき、送信側の送受信部では入出力ポートに入力されたパラレル送信信号を前記送信ブロックでシリアル送信出力信号に変換して送信し、受信側の送受信部では前記受信ブロックで前記シリアルラインを経由したシリアル受信入力信号をパラレル受信信号に変換して入出力ポート 
 に出力する関係で、各送受信部が有する各々の入出力ポートとの間で伝送データを前記送受信ブロックを介して通信する場合に、前記伝送データに各入出力ポートに対応してチャンネルアドレス０〜Ｎを割り当てしておき、該チャンネルアドレスの順に、前記送信ブロックは、前記シリアル送信出力信号のビット列を多項式とみなし、特定の多項式である生成多項式で割り切れる構成とするために伝送データに誤り検出用ビットを付加して前記シリアル送信出力信号として送信し、前記受信ブロックは、前記シリアル送信出力信号を前記生成多項式で割り算し、 
 割り切れたときに誤り無しとして正常に受信するとともに、前記送信側の送受信部に正常受信であることを示すACK信号を返送することで、伝送データを、同じポート番号を持つ送信側と受信側の入出力ポート間で前記チャンネルアドレス０から通信を開始し、順次にチャンネルアドレスＮまでを１サイクルとして通信を行うことを特徴としている。」という記載に訂正する。  
 　 　　　　　　　 
　ｅ．発明の詳細な説明の段落【００１０】の「本発明のシリアル通信装置は、シリアル受信入力信号をパラレル受信信号に変換するシリアル−パラレル変換用の受信ブロックと、パラレル送信信号をシリアル送信出力信号に変換するパラレル−シリアル変換用の送信ブロックと、前記受信ブロック又は送信ブロックに選択的に接続される複数の入出力ポートとを有するゲートアレイを内蔵した複数の送受信部を備え、これらの送受信部の受信ブロック及び送信ブロック同士をシリアルラインで接続する構成であって、前記ゲートアレイが前記受信ブロック又は送信ブロックに選択的に接続されるＣＰＵデータバス及びデータレジスタを有し、前記ＣＰＵデータバスを介しＭＰＵで制御される前記データレジスタを入出力ポートとして使用することを特徴としている。」という記載を、
 「本発明のシリアル通信装置は、シリアル受信入力信号をパラレル受信信号に変換するシリアルーパラレル変換用の受信ブロックと、パラレル送信信号をシリアル送信出力信号に変換するパラレル−シリアル変換用の送信ブロックと、前記受信ブロック又は送信ブロックに対して、選択的に接続される複数の入出力ポートとを有するゲートアレイを内蔵した複数の送受信部を備え、これらの送受信部の受信ブロック及び送信ブロック同士をシリアルラインで接続する構成であって、前記ゲートアレイが前記受信ブロック又は送信ブロックに対して、選択的に接続されるCPUデータバス及びデータレジスタを有すると共に、該CPUデータバスを介してMPUで制御される前記データレジスタを、前記入出力ポートとして使用すべくMPUが書き込み、読み出し可能に構成する一方、前記シリアルラインで接続された他方の送受信部を、前記ゲートアレイを内蔵したベースターミナルで構成し、前記MPUで制御されるデータレジスタは、前記ベースターミナル内の夫々の入出力ポートに対応して伝送データを取り扱うよう構成せしめ、該データレジスタを、前記ベースターミナル内における入出力ポートの入力／出力のポート設定に対応して、入力ポートとして使用するときは、該データレジスタに書き込まれた伝送データを出力ポートを有するベースターミナルに伝送し、出力ポートとして使用するときは、ベースターミナルの入力ポートからの伝送データをデータレジスタに格納すべく構成してあることを特徴としている。」という記載に訂正する。  
 　 　　　　　　　 
　ｆ．発明の詳細な説明の段落【００１１】の「さらに、前記送受信部が、前記ゲートアレイを内蔵したベースターミナルと、入出力機器接続用のサテライトターミナルとをパラレルラインで接続した構成であってもよい。」という記載を、  
 「さらに、前記ベースターミナルは、入出力機器接続用のサテライトターミナルとパラレルラインで接続されると共に、該ベースターミナル内の各入出力ポートは、全てを入力または出力ポートとし、または、入力ポートと出力ポートとを混在させて設定可能とした構成であってもよい。」という記載に訂正する。  
 　 　　　　　　　　　　 
　ｇ．発明の詳細な説明の段落【００５８】【発明の効果】の「以上説明したように、本発明によれば、シリアル−パラレル変換用の受信ブロック及びパラレル−シリアル変換用の送信ブロックを有するゲートアレイをそれぞれの送受信部に設けるとともに各送受信部をシリアルラインで接続した場合において、送信側の送受信部では入出力ポートに入力されたパラレル送信信号を前記送信ブロックでシリアル送信出力信号に変換して送信し、受信側の送受信部では前記受信ブロックで前記シリアルラインを経由したシリアル受信入力信号をパラレル受信信号に変換して入出力ポートに出力することができ、高速ゲートアレイを各送受信部に用いることで、多数の入出力ポート間の高速シリアル通信が可能である。例えば、伝送遅延時間は、入出力機器の接続点数にもよるが、０．５ｍＳ以内とすることができ、コンピュータ内部バスに匹敵する程の伝送速度の高速化を図ることができる。従って、スイッチ、センサ等の入力機器からの信号入力に対するアクチュエータ等の出力機器駆動までの動作の時間差は実質的に零とみなすことが可能で、その時間差分を補償するためにスイッチ、センサ等の取付位置調整を行う必要は無くなり、多数の入出力機器を用いるＦＡ装置等の各種装置の設計も容易となる。」という記載を、 
 　「以上説明したように、本発明によれば、シリアル−パラレル変換用の受信ブロック及びパラレル−シリアル変換用の送信ブロックを有するゲートアレイをそれぞれの送受信部に設けるともに各送受信部をシリアルラインで接続した場合において、送信側の送受信部では入出力ポートに入力されたパラレル送信信号を前記送信ブロックでシリアル送信出力信号に変換して送信し、受信側の送受信部では前記受信ブロックで前記シリアルラインを経由したシリアル受信入力信号をパラレル受信信号に変換して入出力ポートに出力することができ、高速ゲートアレイを各送受信部に用いることで、ＭＰＵ制御によらずにベースターミナル同士を接続させた態様でチャンネルアドレス順のデータ通信を行うことができ、また、ＭＰＵ接続モードで動作するゲートアレイとベースターミナルとを接続させた態様の通信では、その接続した構成において、ベースターミナル内の入出力ポートの入力／出力の使用設定が可能であり、該ポート設定に対応してデータレジスタを用いることができ、何れの接続態様においても多数の入出力ポート間の高速シリアル通信が可能である。例えば、伝送遅延時間は、入出力機器の接続点数にもよるが、０．５ｍＳ以内とすることができ、コンピュータ内部バスに匹敵する程の伝送速度の高速化を図ることができる。従って、スイッチ、センサ等の入力機器からの信号入力に対するアクチュエータ等の出力機器駆動までの動作の時間差は実質的に零とみなすことが可能で、その時間差分を補償するためにスイッチ、センサ等の取付位置調整を行う必要は無くなり、多数の入出力機器を用いるＦＡ装置等の各種装置の設計も容易となる。」という記載に訂正する。  
　
　３−２）平成１８年５月２９日付けの手続補正により補正した内容
　標記手続補正によりなされた訂正請求に対する補正は、上記訂正事項のうちｃ及びｆの項の訂正を削除する、即ち、特許請求の範囲の請求項３の記載を訂正前のものと同じものとするとともに、当該請求項３の記載に関連する発明の詳細な説明の段落００１１の記載を、訂正前のものと同じものとするというものである。
  　　　　　　　　　　　　　 
第２　訂正の可否の判断  
 　　　　　　　　　　　　 
　１．訂正請求に対する補正について
　平成１８年５月２９日付けの手続補正は、訂正事項の削除に該当し、訂正請求書の要旨を変更するものではないから、この補正を認める。即ち、訂正事項ｃ及びｆは削除され、その結果、該当の訂正箇所は訂正前のものと同じものになった。
　
　２．各訂正事項について
　訂正事項ｃ及びｆは削除されたから、訂正事項ａ、ｂ、ｄ、ｅ、ｇについて、検討する。
　
　２−１）訂正事項ａについて
　訂正前の請求項１のゲートアレイについて「複数の入出力ポートとを有する」という構成を直列的に付加し、同じくシリアル通信方法について「各送受信部が有する各々の入出力ポートとの間で伝送データを前記送受信ブロックを介して通信する」という限定を付加し、同じく伝送データについて「前記伝送データには、各入出力ポートに対応してチャンネルアドレス０〜Ｎを割り当てし、該チャンネルアドレス順に」という限定を付加し、同じくシリアル通信方法について「伝送データを、同じポート番号を持つ送信側と受信側の入出力ポート間で前記チャンネルアドレス０から通信を開始し、順次にチャンネルアドレスＮまでを１サイクルとして通信を行う」という限定を付加するものだから、特許請求の範囲の減縮を目的とするものである。
　
　２−２）訂正事項ｂについて
　　訂正前の請求項２の「前記受信ブロック又は送信ブロックに選択的に接続される」を「前記受信ブロック又は送信ブロックに対して、選択的に接続される」（２カ所）とし、同じく「データレジスタを有し、前記ＣＰＵデータバスを介しＭＰＵで」を「データレジスタを有すると共に、該ＣＰＵデータバスを介してＭＰＵで」とし、同じく「前記データレジスタを入出力ポート」を「前記データレジスタを、前記入出力ポート」とする訂正は、明りょうでない記載の釈明に該当する訂正であるとともに、請求項２のシリアル通信方法について、「ＭＰＵが書き込み、読み出し可能に構成する一方、前記シリアルラインで接続された他方の送受信部を、前記ゲートアレイを内蔵したベースターミナルで構成し、前記ＭＰＵで制御されるデータレジスタは、前記ベースターミナル内の夫々の入出力ポートに対応して伝送データを取り扱うよう構成せしめ、該データレジスタを、前記ベースターミナル内における入出力ポートの入力／出力のポート設定に対応して、入力ポートとして使用するときは、該データレジスタに書き込まれた伝送データを出力ポートを有するベースターミナルに伝送し、出力ポートとして使用するときは、ベースターミナルの入力ポートからの伝送データをデータレジスタに格納すべく構成してある」という限定を付加するものだから、特許請求の範囲の減縮を目的とするものである。
　
　２−３）訂正事項ｄ、ｅ、ｇについて
　上記「３−１）平成１８年３月９日に求めた訂正事項」の項「ｄ」、「ｅ」、「ｇ」に記載した訂正は、何れも特許請求の範囲の請求項１及び２の訂正に由来して発明の詳細な説明の対応する部分の記載を訂正するものであるから、明りょうでない記載の釈明を目的とするものである。
  
　２−４）むすび
　上記訂正事項は、上記「２−１）」〜「２−３）」の項に記載したとおり、特許請求の範囲の減縮又は明りょうでない記載の釈明を目的とするものであるほか、何れの訂正事項も願書に添付した明細書、特許請求の範囲又は図面に記載した事項の範囲内においてなされたものであるとともに、実質上特許請求の範囲を拡張し、又は変更するものではない。
　したがって、平成１８年３月９日に請求され、平成１８年５月２９日付けの手続補正により補正された上記訂正は、特許法第１３４条の２第１項ただし書き、及び同条第５項の規定において準用する同法第１２６条第３項、及び第４項の規定に適合するので、当該訂正を認める。
　
第３　本件発明
　
　上記「第２　訂正の可否の判断」の項において記載したとおり、上記訂正が認められるから、本件の訂正後の請求項１〜３に係る発明（以下、「本件発明１」〜「本件発明３」という。）は、平成１８年５月２９日付けの手続補正により補正された上記訂正請求に係る訂正明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜３に記載された次のとおりのものと認める。
　
（本件発明１）
  シリアル−パラレル変換用の受信ブロック及びパラレル−シリアル変換用の送信ブロックと、複数の入出力ポートとを有するゲートアレイをそれぞれの送受信部に設けるとともに各送受信部をシリアルラインで接続しておき、送信側の送受信部では入出力ポートに入力されたパラレル送信信号を前記送信ブロックでシリアル送信出力信号に変換して送信し、受信側の送受信部では前記受信ブロックで前記シリアルラインを経由したシリアル受信入力信号をパラレル受信信号に変換して入出力ポートに出力する関係で、各送受信部が有する各々の入出力ポートとの間で伝送データを前記送受信ブロックを介して通信するシリアル通信方法であって、 
　前記伝送データには、各入出力ポートに対応してチャンネルアドレス０〜Ｎを割り当てし、該チャンネルアドレス順に、前記送信ブロックは、前記シリアル送信出力信号のビット列を多項式とみなし、特定の多項式である生成多項式で割り切れる構成とするために伝送データに誤り検出用ビットを付加して前記シリアル送信出力信号として送信し、前記受信ブロックは、前記シリアル送信出力信号を前記生成多項式で割り算し、割り切れたときに誤り無しとして正常に受信するとともに、前記送信側の送受信部に正常受信であることを示すＡＣＫ信号を返送することで、伝送データを、同じポート番号を持つ送信側と受信側の入出力ポート間で前記チャンネルアドレス０から通信を開始し、順次にチャンネルアドレスＮまでを１サイクルとして通信を行うことを特徴とするシリアル通信方法。
　
（本件発明２）
  シリアル受信入力信号をパラレル受信信号に変換するシリアルーパラレル変換用の受信ブロックと、パラレル送信信号をシリアル送信出力信号に変換するパラレル−シリアル変換用の送信ブロックと、前記受信ブロック又は送信ブロックに対して、選択的に接続される複数の入出力ポートとを有するゲートアレイを内蔵した複数の送受信部を備え、これらの送受信部の受信ブロック及び送信ブロック同士をシリアルラインで接続したシリアル通信装置であって、前記ゲートアレイが、前記受信ブロック又は送信ブロックに対して、選択的に接続されるＣＰＵデータバス及びデータレジスタを有すると共に、該ＣＰＵデータバスを介してＭＰＵで制御される前記データレジスタを、前記入出力ポートとして使用すべくＭＰＵが書き込み、読み出し可能に構成する一方、前記シリアルラインで接続された他方の送受信部を、前記ゲートアレイを内蔵したベースターミナルで構成し、前記ＭＰＵで制御されるデータレジスタは、前記ベースターミナル内の夫々の入出力ポートに対応して伝送データを取り扱うよう構成せしめ、該データレジスタを、前記ベースターミナル内における入出力ポートの入力／出力のポート設定に対応して、入力ポートとして使用するときは、該データレジスタに書き込まれた伝送データを出力ポートを有するベースターミナルに伝送し、出力ポートとして使用するときは、ベースターミナルの入力ポートからの伝送データをデータレジスタに格納すべく構成してあることを特徴とするシリアル通信装置。
　
（本件発明３）
  前記送受信部が、前記ゲートアレイを内蔵したベースターミナルと、入出力機器接続用のサテライトターミナルとをパラレルラインで接続したものである請求項２記載のシリアル通信装置。
　
第４　請求人の主張  
　
　請求人は、平成１８年４月１４日付けの弁駁書及び平成１８年７月２７日付け口頭審理陳述要領書において、本件訂正は認められるべきではない、仮に認められたとしても、本件発明１の特許は甲第１、２号証に記載された発明及び周知技術に基いて、また、本件発明２、３の特許は甲第１、３号証に記載された発明及び周知技術に基いて当業者が容易に発明できたものだから、特許法第２９条第２項の規定により特許を受けることができないものであって、本件発明１〜３に係る特許は、同法第１２３条第１項第２号の規定に該当し、無効とされるべきものである旨主張する。更に、請求人は、本件発明１は、甲第５号証に記載された発明なので、特許法第２９条第１項３号に規定された発明に該当するので特許を受けることができず、本件発明１に係る特許は、同法第１２３条第１項第２号の規定に該当し、無効とされるべきものである旨主張する。
　なお、請求人は本件訂正は認められるべきではないと主張するが、平成１８年５月２９日付けの手続補正により補正された当該訂正請求は、上記「第２　訂正の可否の判断」の項において記載したとおり、その訂正は認められるものである。
            
第５　被請求人の主張
　
　一方、被請求人は、平成１８年３月９日付けの答弁書において、本件発明１〜３は、無効理由１における甲第１〜３号証に記載された発明に基いて当業者が容易に発明できたものでもなく、また、本件発明は、甲第５号証に記載された発明ではないので、本件発明１〜３に係る特許に無効理由は存在しない旨、主張している。
　
第６　各甲号証の記載内容
　
　１．甲第１号証（特開平６−２９２２７５号公報）の記載
　甲第１号証には、信号入力装置及び信号通信装置に関する技術が、図１〜３１とともに、以下イ〜ハのとおり記載されている。
　イ．「【請求項１】  入力信号をサンプリング周期毎にサンプリングしてそのデータを記憶する第１の記憶回路と、ｉ＝２，…，ｎでｎ≧２のとき第（ｉ−１）の記憶回路の記憶しているデータをサンプリング周期毎に記憶する第ｉの記憶回路と、前記第１の記憶回路から第ｎの記憶回路が記憶しているデータの一致を検出する一致検出回路とを具備し、データの一致を検出したときの前記第１の記憶回路のデータを真正出力とすることを特徴とする信号入力装置。
・・・（中略）・・・
【請求項５】  前記第１の記憶回路と前記一致検出回路とからなるデジタルフィルタを複数の入力信号に対応して複数具備すると共に、複数の真正出力をシリアル信号に変換してシリアル通信線に送出するシリアルインタフェースを具備したことを特徴とする請求項１または請求項２に記載の信号入力装置。
【請求項６】  前記シリアルインタフェースは、シリアル信号の最初と最後を知らせるＦＬＡＧ、自己の局番およびエラーチェックコードを、複数の真正出力に付加してシリアル信号とすることを特徴とする請求項５に記載の信号入力装置。
【請求項７】  シリアル通信線から出力データシリアル信号を取り込むシリアルインタフェース回路と、前記取り込んだ出力シリアル信号から複数の出力データを取り出して保持し並列に出力する記憶回路とを具備したことを特徴とする請求項５または請求項６に記載の信号入力装置。
・・・（中略）・・・
【請求項９】  シリアル通信線からシリアル信号を取り込むシリアルインタフェース回路と、前記取り込んだ出力シリアル信号から複数の真正出力を取り出して保持し且つＲＯＭのもつインタフェースを模擬してデータバスに複数の真正出力をパラレル出力するパラレルインタフェース回路を具備したことを特徴とする信号通信装置。
【請求項１０】  ＲＡＭのもつインタフェースを模擬してデータバスから出力データパラレル信号を取り込むパラレルインタフェース回路と、前記取り込んだ出力データパラレル信号から複数の出力データを取り出しシリアル信号に変換してシリアル通信線に送出するシリアルインタフェースを具備したことを特徴とする請求項９に記載の信号通信装置。」（第２頁第１〜２欄、特許請求の範囲）、
　ロ．「【０００１】
【産業上の利用分野】本発明は、信号入力装置および信号通信装置に係わり、更に詳しくは、工作機械や産業機械と数値制御装置とを接続する装置として有用な信号入力装置および信号通信装置に係わる。」（第２頁第２欄）、
　ハ．「【００６７】実施例４．図１２は、本発明の実施例４に係る機械入出力Ｉ／Ｆホスト１０７と機械入出力Ｉ／Ｆリモート４０４の接続図である。なお、実施例４に関係しない部分は図示を省略している。１台の機械入出力Ｉ／Ｆホスト１０７に、８台の機械入出力Ｉ／Ｆリモート４０４が接続されている。４０２ＢはＡ／Ｄ変換器、４０３ＡはＤ／Ａ変換器である。
【００６８】図１３は、機械入出力Ｉ／Ｆリモート４０４の詳細図である。１１００は、機械入出力Ｉ／ＦリモートＩＣであり、機械入出力Ｉ／Ｆリモート４０４の主要機能をＩＣ化したものである。１０９５は、双方向シリアルＩ／Ｆであり、機械入出力Ｉ／Ｆホスト１０７と接続され、シリアルデータの送受信を行う。
【００６９】１１０３は、マルチプレクサである。１０９３は、Ｐ／Ｓ変換回路であり、パラレル／シリアル変換回路、ＦＬＡＧや相手側局番やＣＲＣの挿入回路、データとクロックを混合する回路などからなるＨＤＬＣ送信用の回路ブロックである。１０９９Ａはシリアルデータの先頭を示すＦＬＡＧ、１０９９Ｂは機械入出力Ｉ／Ｆリモート４０４の＃１〜＃８に対応する局番、１０９９Ｃは通信時にエラーが発生したかどうか判別するためのＣＲＣである。
【００７０】１０９４は、Ｓ／Ｐ変換回路であり、シリアル／パラレル変換回路、ＦＬＡＧ識別回路、局番識別回路、ＣＲＣエラー判別回路などからなるＨＤＬＣ受信用の回路ブロックである。１０９７は、前記Ｓ／Ｐ変換回路１０９４で８ｂｉｔのパラレルデータに変換されたデータを、８つのラッチ回路１０７７に、次々と送るためのシフトレジスタである。１０９８は、実施例３と同様のコマンドレジスタである。１０９６は、クロックとデータの混合した受信シリアルデータよりクロック部分を分離するクロック分離回路である。機械入出力Ｉ／ＦリモートＩＣ１１００では、この分離したクロックを使用する。１０８７Ｂは、実施例３と同様のサンプリングクロック＆シーケンス回路である。
【００７１】図１４は、機械入出力Ｉ／Ｆホスト１０７の詳細図である。１１１０は、機械入出力Ｉ／ＦホストＩＣであり、機械入出力Ｉ／Ｆホスト１０７の主要機能をＩＣ化したものである。１０９５は、双方向シリアルＩ／Ｆであり、機械入出力Ｉ／Ｆリモート４０４と接続され、シリアルデータの送受信を行う。
【００７２】１０９３は、Ｐ／Ｓ変換回路であり、パラレル／シリアル変換回路、ＦＬＡＧや相手側局番やＣＲＣの挿入回路、データとクロックを混合する回路などからなるＨＤＬＣ送信用の回路ブロックである。１０９９Ａはシリアルデータの先頭を示すＦＬＡＧ、１０９９Ｂは機械入出力Ｉ／Ｆリモート４０４の＃１〜＃８に対応する局番、１０９９Ｃは通信時にエラーが発生したかどうか判別するためのＣＲＣである。
【００７３】１１０１は、送信用レジスタファイルであり、図１２の８個の機械入出力Ｉ／Ｆリモート４０４に対応して、８個ある。各々の送信用レジスタファイル１１０１には、図１３の機械入出力Ｉ／ＦリモートＩＣ１１００の８個のラッチ回路１０７７Ａおよびコマンドレジスタ１０９８に対応して、８個のラッチ回路１０７７およびコマンドレジスタ１１０２がある。また、８個のラッチ回路１０７７およびコマンドレジスタ１１０２のいずれかを選択するためのマルチプレクサ１１１１を有している。１１０３は、８個の送信用レジスタファイル１１０１のいずれかを選択するためのマルチプレクサである。
【００７４】１１０４は、受信用レジスタファイルであり、図１２の８個の機械入出力Ｉ／Ｆリモート４０４に対応して、８個ある。各々の受信用レジスタファイル１１０４には、図１３の機械入出力Ｉ／ＦリモートＩＣ１１００の８個のラッチ回路１０７７に対応して、８個のラッチ回路１０７７がある。
【００７５】１０９４Ａは、Ｓ／Ｐ変換回路であり、シリアル／パラレル変換回路、ＦＬＡＧ識別回路、局番識別回路、ＣＲＣエラー判別回路などからなるＨＤＬＣ受信用の回路ブロックである。１０９７は、前記Ｓ／Ｐ変換回路１０９４Ａで８ｂｉｔのパラレルデータに変換されたデータを、８つのラッチ回路１０７７に、次々と送るためのシフトレジスタである。１０８６Ａは、前記送信用レジスタファイル１１０１および前記受信用レジスタファイル１１０４のラッチ回路１０７７のいずれか１つを有効にし、他をハイインピーダンスにするデコーダ回路であり、ＣＰＵ１０１で制御される。
【００７６】図１５は、機械入出力Ｉ／ＦホストＩＣ１１１０のアドレスマップである。図１６、図１７は、通常モードでの送信データとコマンドモードでの送信データを表すタイムチャートである。図１８は、受信データを表すタイムチャートである。図１９は、送受信のデータの一例を表すタイムチャートである。
【００７７】次に、数値制御装置１から機械入出力Ｉ／Ｆリモート４０４への出力動作について説明する。数値制御装置１のＣＰＵ１０１は、図１５のアドレスマップに従い、機械入出力Ｉ／Ｆリモート＃１の接点出力＃１〜＃８から＃７１〜＃７８までの６４点の接点出力に出力したいデータを、＄８〜Ｆ番地にライトする。また、機械入出力リモート＃２の接点出力＃１〜＃８から＃７１〜＃７８までの６４点の接点出力に出力したいデータを、＄１８〜１Ｆ番地にライトする。以下同様に、機械入出力リモートの接点出力に出力したいデータを、該当する番地にライトする。すると、これらのデータは、図１４の送信用レジスタファイル１１０１のラッチ回路１０７７に書き込まれる。
【００７８】送信用レジスタファイル１１０１のラッチ回路１０７７に書き込まれた６４点×８接点出力のデータ（６４Ｂｙｔｅ分）は、図１６の送信データ（通常モード）のタイムチャートに従って送信される。すなわち、機械入出力Ｉ／ＦホストＩＣ１１１０内部の制御回路（図示せず）に従い、リフレッシュ周期中に、マルチプレクサ１１０３は、送信用レジスタファイル＃１〜＃８を選択する。また、選択された送信用レジスタファイル１１０１のＭＰＸ１１１１は、ラッチ回路＃７〜＃０を順に選択する。ＭＰＸ１１１１で順に選択されたラッチ回路＃７〜＃０のデータ（図１６のＣ列）は、Ｐ／Ｓ変換回路１０９３に送り込まれ、ここでＦＬＡＧ１０９９Ａ、局番１０９９Ｂ、ＣＲＣ１０９９Ｃを付加され、パケット（図１６のＢ列）に変換される。かくして、機械入出力Ｉ／Ｆリモート＃１〜＃８へのパケット（図１６のＢ列）が並んだシリアルデータ（図１６のＡ列）が生成される。このシリアルデータ（図１６のＡ列）は、双方向シリアルＩ／Ｆ１０９５を通って、図１２の機械入出力Ｉ／Ｆリモート＃１〜＃８に送信される。
【００７９】機械入出力Ｉ／Ｆリモート４０４では、送信されてきたシリアルデータ（図１６のＡ列）が、図１３の双方向シリアルＩ／Ｆ１０９５を通って、機械入出力Ｉ／ＦリモートＩＣ１１００に入力される。そして、Ｓ／Ｐ変換回路１０９４に入力される。Ｓ／Ｐ変換回路１０９４は、シリアルデータ（図１６のＡ列）のＦＬＡＧ、局番、ＣＲＣから判定して、自分の局番のパケット（図１６のＢ列）のみを取り出す。そして、そのパケット（図１６のＢ列）のデータ（図１６のＣ列）を取り出して、８ｂｉｔ×８個のパラレルデータに変換し、シフトレジスタ１０９７に順に送る。シフトレジスタ１０９７は、８ｂｉｔ×８個のデータを保持した後、通常モードであるため、ラッチ回路＃７〜＃０に引き渡す。ラッチ回路１０７７Ａは、ドライバ４０３１を介して、接点出力４０３へ値を出力する。
【００８０】数値制御装置１から機械入出力Ｉ／Ｆリモート＃１〜＃８へのコマンドの送信動作は、図１７に示すタイムチャートを用いるが、実質的には前述の数値制御装置１から機械入出力Ｉ／Ｆリモート＃１〜＃８への出力動作と同様にして行われる。機械入出力Ｉ／Ｆリモート４０４では、送信されてきたコマンドをコマンドレジスタ１０９８にラッチし、サンプリングクロック＆シーケンス回路１０８７Ｂに入力する。
【００８１】次に、機械入出力Ｉ／Ｆリモート＃１〜＃８から数値制御装置１への入力動作について説明する。図１３の６４点の接点入力＃１〜＃８から＃７１〜＃７８は、ディジタルフィルタ＃１〜８から＃７１〜＃７８でサンプリングされる。サンプリング周期はサンプリングクロック＆シーケンス回路１０８７Ｂにより決められるが、図１７のＤ列に示すコマンドにより、８個の接点入力毎に、調整モード、フィルタＯＦＦ、マニュアル設定等の制御が可能になっている。ディジタルフィルタ＃１〜８から＃７１〜＃７８でサンプリングされたデータは、ラッチ回路＃０〜＃７にラッチされる。ラッチ＃０〜＃７の出力は、図１８のＣ列に示すように、ラッチ回路＃７〜＃０の順にマルチプレクサ１１０３で選択され、Ｐ／Ｓ変換回路１０９３に入力される。
【００８２】Ｐ／Ｓ変換回路１０９３は、ＦＬＡＧ１０９９Ａ、局番１０９９Ｂ、ＣＲＣ１０９９Ｃを付加してパケット（図１８のＢ列）を生成する。そして、そのパケット（図１８のＢ列）を、双方向シリアルＩ／Ｆ１０９５を介して、シリアルＢＵＳに送出する。ただし、図１８のＡ列に示すように、リフレッシュ周期を８分割して各機械入出力Ｉ／Ｆリモート＃１〜＃８に割り当てており、各機械入出力Ｉ／Ｆリモート４０４は、自己に割り当てられた期間にパケット（図１８のＢ列）を送出する。
【００８３】シリアルＢＵＳに送出されたシリアルデータ（図１８のＡ列）は、図１４の双方向シリアルＩ／Ｆ１０９５を通って、機械入出力Ｉ／ＦホストＩＣ１１１０のＳ／Ｐ変換回路１０９４Ａに入力される。Ｓ／Ｐ変換回路１０９４Ａは、シリアルデータ（図１８のＡ列）を各機械入出力Ｉ／Ｆリモート＃１〜＃８のパケット（図１８のＢ列）に分解し、そのＦＬＡＧ、局番、ＣＲＣをチェックする。次に、各パケットを８ｂｉｔごとのパラレルデータに変換し、シフトレジスタ１０９７に送る。シフトレジスタ１０９７は、８ｂｉｔ×８個のデータを保持した後、順に受信用レジスタファイル＃１から＃８のラッチ回路＃０〜＃７に引き渡す。ラッチ回路１０７７のラッチしているデータは、データバスを介して、ＣＰＵ１０１によりリードされる。
【００８４】なお、図１４のラッチ回路１０７７の出力を、適当なタイミングで、マルチプレクサ１１０３に入力すれば、エコーバック機能が可能になる。また、図１６〜図１８では、送信データ、受信データがあたかも連続して送られているように図示されているが、実際には、データが衝突しないように、例えば図１９のように交互に送信／受信が繰り返される。この制御は、機械入出力Ｉ／ＦホストＩＣ１１１０および機械入出力Ｉ／ＦリモートＩＣ１１００の内部の制御回路（図示せず）により行われる。
【００８５】以上により、ＣＰＵ１０１のＭＰＵ１０１１は、機械入出力Ｉ／Ｆホスト１０７のレジスタファイル１００１、１１０４をリード／ライトすることで、離れた場所に置かれた機械入出力Ｉ／Ｆリモート４０４に接続される接点入力４０２、接点出力４０３に対して、ＲＡＭへのアクセスと全く同じようにアクセスできることが判る。そこで、上記接点信号入力＆出力回路の方式を、接点入出力リモートＲＡＭ方式という。」（第９頁第１６欄〜第１１頁第１９欄）。
　
　上記甲第１号証の記載において、その段落００７７に記載された（機械入出力Ｉ／ＦホストＩＣの）ラッチ回路１０７７は、ＣＰＵ１０１からデータが書き込まれるのだから、入力用のラッチ回路群ということができ、同じく、段落００８３に記載された（機械入出力Ｉ／ＦホストＩＣの）ラッチ回路＃０〜＃７のデータはＣＰＵ１０１によりリードされるのだから、出力用のラッチ回路群ということができる。同様に、その段落００７９に記載された（機械入出力Ｉ／ＦリモートＩＣの）ラッチ回路＃７〜＃０は、接点出力へ値を出力するのだから、出力用のラッチ回路群ということができ、同じく、段落００８１に記載された（機械入出力Ｉ／ＦリモートＩＣの）ラッチ回路＃０〜＃７は、接点入力からデータが入力されるのだから、入力用のラッチ回路群ということができる。
　更に、上記段落００７７〜００８５の記載によれば、上記機械入出力Ｉ／ＦホストＩＣの入力用及び出力用のラッチ回路群と機械入出力Ｉ／ＦリモートＩＣ♯１〜♯８の出力用及び入力用のラッチ回路群との間で、伝送データをＰ／Ｓ変換回路及びＳ／Ｐ変換回路を介して通信するものであって、前記伝送データには、送信先の出力用のラッチ回路群に対応して局番アドレスを割り当て、１サイクルの開始から終了までの局番のアドレス順にデータの送受信を繰り返すのだから、これは各ラッチ群間を１対１で対応づけた通信に他ならず、実質的に同じ番号を持つ送信側と受信側のラッチ回路群間の通信であるということができる。
　また、上記記載されたＳ／Ｐ変換回路、Ｐ／Ｓ変換回路、入力用及び出力用のラッチ回路を含めたものはＩＣであるということができる。更に、上記甲第１号証の段落００８４等の記載によれば、図示しない制御回路により前記ＩＣ間で図１９のように交互に送信受信が繰り返されるのだから、送受信するＩＣは送受信部であるということができる。
　
  すると、上記甲第１号証の記載及び添付図面、並びにこの分野の技術常識によれば、上記甲第１号証には下記の発明（以下、「甲１発明１」という。）が開示されていると認められる。
（甲１発明１）
「シリアル−パラレル変換用のＳ／Ｐ変換回路（ＨＤＬＣ受信）及びパラレル−シリアル変換用のＰ／Ｓ変換回路（ＨＤＬＣ送信）と、入力用のラッチ回路群と出力用のラッチ回路群とを有するＩＣをそれぞれの送受信部に設けるとともに各送受信部をシリアル通信線で接続しておき、送信側の送受信部では入力用のラッチ回路群に入力されたパラレル送信信号を前記Ｐ／Ｓ変換回路（ＨＤＬＣ送信）でシリアル送信出力信号に変換して送信し、受信側の送受信部では前記Ｓ／Ｐ変換回路（ＨＤＬＣ受信）で前記シリアル通信線を経由したシリアル受信入力信号をパラレル受信信号に変換して出力用のラッチ回路に出力する関係で、各送受信部が有する各々の入力用のラッチ回路群と出力用のラッチ回路群との間で伝送データを前記Ｐ／Ｓ変換回路（ＨＤＬＣ送信）及びＳ／Ｐ変換回路（ＨＤＬＣ受信）を介して通信するシリアル通信方法であって、 
　前記伝送データには、各出力用のラッチ回路群に対応して局番アドレス番号を割り当てし、該局番アドレス順に、伝送データにＣＲＣを付加して、同じ番号を持つ送信側と受信側のラッチ回路群間で開始局番アドレス番号から通信を開始し、順次に終了局番アドレス番号までを１サイクルとして通信を行うとともに、
　前記ＩＣは、機械入出力ＩＦホスト用に使用される特定のＩＣと、機械入出力用リモート用に使用される８つのＩＣとで構成され、前記特定のＩＣには他の８つのＩＣの入力用ラッチ回路群及び出力用ラッチ回路群に対応する数の入力用ラッチ回路群及び出力用ラッチ回路群を備えることを特徴とするシリアル通信方法。」
　
　上記認定に加え、上記甲第１号証の記載及び添付図面、並びにこの分野の技術常識によれば、上記甲第１号証には下記の発明（以下、「甲１発明２」という。）が開示されていると認められる。
　
（甲１発明２）
「シリアル受信入力信号をパラレル受信信号に変換するシリアルーパラレル変換用のＳ／Ｐ変換回路（ＨＤＬＣ受信）と、パラレル送信信号をシリアル送信出力信号に変換するパラレル−シリアル変換用のＰ／Ｓ変換回路（ＨＤＬＣ送信）と、前記Ｓ／Ｐ変換回路（ＨＤＬＣ受信）に接続される出力用のラッチ回路群と、前記Ｐ／Ｓ変換回路（ＨＤＬＣ送信）に接続される入力用のラッチ回路群とを有するＩＣを内蔵した複数の送受信部を備え、これらの送受信部のＳ／Ｐ変換回路（ＨＤＬＣ受信）及びＰ／Ｓ変換回路（ＨＤＬＣ送信）同士をシリアル通信線で接続したシリアル通信装置であって、
　前記ＩＣが、前記Ｓ／Ｐ変換回路（ＨＤＬＣ受信）に接続される出力用のラッチ回路群と、前記Ｐ／Ｓ変換回路（ＨＤＬＣ送信）に接続される入力用のラッチ回路群からなるレジスタファイル、及びレジスタファイルに接続されるデータバスを有するとともに、該データバスを介してＭＰＵで制御される前記レジスタファイルを、接点入出力リモートＲＡＭとして使用すべくＭＰＵが書き込み、読み出し可能に構成する一方、前記シリアル通信線で接続された他方の送受信部を、前記ＩＣを内蔵した機械入出力Ｉ／Ｆリモートで構成し、前記ＭＰＵで制御されるレジスタファイルは、前記機械入出力Ｉ／Ｆリモート内のそれぞれの入力用及び出力用のラッチ回路群に対応して伝送データを取り扱うよう構成せしめ、該レジスタファイルを、前記機械入出力Ｉ／Ｆリモート内における出力用のラッチ回路群及び入力用のラッチ回路群の出力及び入力に対応して、該レジスタファイルの入力用のラッチ回路群に書き込まれた伝送データを出力用のラッチ回路群を有する端末に伝送し、ターミナルの入力用のラッチ回路群からの伝送データを該レジスタファイルの出力用ラッチ回路群に格納すべく構成してあることを特徴とするシリアル通信装置。」
　
　２．甲第２号証の記載
　甲第２号証には、その８３頁、及び２２２〜２２３頁に、伝送誤り制御に関する技術が、図とともに、以下イ〜ハのとおり記載されている。
　イ．その８３頁の図４．Ｂに、一般的な誤り制御の手順として、受信側が受信したデータとチェックコードに基づいて、誤りの有無を検査し、誤りが無ければＡＣＫを送信側に応答することが記載されている。
　ロ．「ＣＲＣは、データを２進数とみなします。これをメッセージ多項式と呼びます。このメッセージ多項式を、予め定められた数（生成多項式という）で割り算します（図１０．１０）。割り算の結果生じる余りが、チェックコードです。・・・（中略）・・・
送信側では、生成したチェックコードを図（ｅ）のようにデータに付けて送ります。受信側では、図（ｆ）のように割り算を行い、余りがゼロのとき誤りなしと判定します。」
　ハ．その２２２頁の「図１０．１０　ＣＲＣの計算」の（ａ）に、データの例として１１００１１が記載されているが、これは送信出力信号のビット列であり、多項式に相当するものである。同じく、（ｂ）に生成多項式として１１００１が記載され、同じく（ｄ）に割り算の実行として、多項式が生成多項式で割り算されて、その余りが１００１であり、これがチェックコードＣ（Ｘ）になることが示されている。同じく、（ｅ）に送信内容として、上記多項式のビット列１１００１１に上記チェックコード１００１が付加されたものが記載され、同じく（ｆ）では、受信部におけるチェックとして割り算を実行し、余りなしのときに誤りなしと記載されている。
　上記イ〜ハの項の記載、図面及びこの分野の技術常識によれば、上記甲２号証には、「送信出力信号のビット列を多項式とみなし、特定の多項式である生成多項式で割り切れる構成とするために伝送データに誤り検出用ビットを付加して前記シリアル送信出力信号として送信し、前記受信ブロックは、前記シリアル送信出力信号を前記生成多項式で割り算し、割り切れたときに誤り無しとして正常に受信するとともに、前記送信側の送受信部に正常受信であることを示すＡＣＫ信号を返送する」技術が開示されている。
　
　３．甲第３号証の記載
　　甲第３号証には、その１８２〜１８４頁に、シリアル通信用ＩＣに関する技術が、図とともに記載されている。特にその「図５−９８　８２５１Ａの内部構造とピン接続」には、送信データＴｘＤを送信するトランスミット・バッファ（Ｐ−Ｓ変換）及び受信データＲｘＤを受信するレシーブ・バッファ（Ｓ−Ｐ変換）がそれぞれ内部バスに接続され、更に、データバスＤ７〜Ｄ０に接続されたデータ・バス・バッファがこの内部バスに接続される様子が記載されている。
　
  ４．甲第４号証の記載
　  甲第４号証には、平成６年特許願　第３０９４７９号について、平成１５年７月２５日付けで起案された拒絶理由通知の内容が記載されている。
　
　５．甲第５号証（特開平５−１０２９８８号公報）の記載
甲第５号証には、通信制御装置に関する技術が、図１〜５とともに、以下イ〜ハのとおり記載されている。
　イ．「【構成】  複数の信号入力端子501 〜50n を特定する送信元アドレス及び信号入力がなされた信号入力端子に予め対応付けられている送信先アドレスを格納した送信元・先アドレス格納装置55と、信号が入力された信号入力端子501 〜50nに対応して送信元及び送信先アドレスを付加する送信信号発生装置56と、複数の信号出力端子511 〜51n を特定する受信元アドレス及び信号の送信元を特定する受信先アドレスを格納した受信元・先アドレス格納装置57と、これに格納されている受信元・先アドレスに一致した受信元・先アドレスを有する一つまたは複数の出力端子511 〜51n に信号を出力する受信信号解読装置58とを有している。」（第１頁、下欄、（５７）要約）、
　ロ．「【０００１】
【産業上の利用分野】本発明は通信制御装置に関し、更に詳述すれば、小規模の通信ネットワークであるローカルエリアネットワーク(LAN）システム、特にたとえば自動車等の移動体に搭載される LANシステム等に使用される通信制御装置に関する。」（第２頁第２欄）、
　ハ．「【００２３】
【実施例】以下、本発明をその実施例を示す図面に基づいて詳述する。
【００２４】図４は LANシステムの一例としての車載用LAN システムの構成例を示す模式図であり、図５はその LAN配線に複数が接続されている本発明の通信制御装置としての LAN用ICの内部構成の概略を示すブロック図である。なお、図４及び図５において前述の従来例の説明で参照した図１及び図２と同一の参照符号は同一又は相当部分を示している。
【００２５】図４, 図５において、 LAN配線１にはこの例では４個のターミナル41, 42, 43, 44が接続されている。各ターミナル41, 42, 43, 44はいずれも LAN用ICとマイクロプロセッサユニットとで構成されているが、ここではターミナル42と43とについて説明する。
【００２６】LAN配線１にはターミナル42, 43の LAN用IC 2a, 3a が接続されている。各 LAN用IC 2a, 3a は、通信用のデータの作成，処理を行うマイクロプロセッサユニット(MPU) 2b, 3bに接続されている。またターミナル42の LAN用IC 2a にはこのLAN用IC 2a により駆動される複数のアクチュエータ211 〜21n と複数のスイッチ201 〜20n とが接続されており、ターミナル43の LAN用IC 3a にはこの LAN用IC 3a により駆動される複数のアクチュエータ311 〜31n と複数のスイッチ301〜30n とが接続されている。
【００２７】各 LAN用IC 2a, 3a …は、 LAN用IC 2a を例にとると図５に示されているように構成されている。
【００２８】図５において、参照符号501 〜50n は LAN用IC 2a の入力端子であり、スイッチ201 〜20n がそれぞれ接続されている。また参照符号511 〜51n は出力端子であり、アクチュエータ211 〜21n がそれぞれ接続されている。
【００２９】参照符号55はデータの送信元（この場合はターミナル42）及び各入力端子501〜50n それぞれにを特定する送信元アドレス番号及び送信先を特定する送信先アドレス番号を格納する送信元・先アドレス格納装置であり、送信信号発生装置56と接続されている。送信信号発生装置56には上述の入力端子501 〜50n が接続されている。従って、これらの入力端子501 〜50n に接続されているスイッチ201〜20n のいずれかがオンされると、送信信号発生装置56はスイッチがオンされたことを表す信号にオンされたスイッチ201 〜20n に対応して送信元・先アドレス格納装置55に格納されている送信元・先アドレスを付加し、通信に必要なデータを加えた通信データを前述の図３に示されている基本フレームフォーマットに従ってデータを整え、更に定められた通信方式に従ってシリアル電気信号に変換してトランシーバ９へ送る。
【００３０】一方、参照符号57は受信したデータが自分宛（この場合はターミナル43）であること及びその出力端子511 〜51n 宛であることを判断するための受信元（送信元と同義）アドレスを格納する受信元アドレス格納装置であり、受信信号解読装置58と接続されている。受信信号解読装置58には上述の出力端子511 〜51n が接続されている。従って、受信した信号の送り先が自身の出力端子511 〜51n のいずれであるかを受信した信号に含まれている送信先アドレスと受信元アドレス格納装置57に格納されている受信元アドレスとを照合して判断し、またデータが正常であるか否かをも判断する。
【００３１】トランシーバ９は、送信信号発生装置56から送られてきた電気信号を LAN配線１で充分送信可能な程度の強度の電気信号に変換して LAN配線１へ送信し、またLAN配線１から受信した信号を受信信号解読装置58で受信し易い信号に変換して波形整形し、且つ受信信号が複数所個所から送られてきていて衝突していないかを判断する衝突検知等も行う。」（第４頁第５〜６欄）。
  上記イ〜ハの項の記載、図面及びこの分野の技術常識によれば、上記甲５号証には、「複数の信号入力端子を特定する送信元アドレス及び信号入力がなされた信号入力端子に予め対応付けられている送信先アドレスを格納した送信元・先アドレス格納装置と、信号が入力された信号入力端子に対応して送信元及び送信先アドレスを付加する送信信号発生装置と、複数の信号出力端子を特定する受信元アドレス及び信号の送信元を特定する受信先アドレスを格納した受信元・先アドレス格納装置と、これに格納されている受信元・先アドレスに一致した受信元・先アドレスを有する一つまたは複数の出力端子に信号を出力する受信信号解読装置を備えた通信制御装置」の発明（以下、「甲５発明」という。）が開示されている。　　
　
　６．甲第６号証の記載
　甲第６号証には、その１６２〜１６５頁に、パラレル入出力ポートに関する技術が、図とともに、以下イ〜ハのとおり記載されている（下線加筆）。
　イ．「Ｚ８０　ＰＩＯ（パラレル入出力の意味）の概要を箇条書きにして記すと次のようになります。
・５Ｖ単一電源である。
・４０ピンＤＩＰである。
・四つのモードを持っている。
（１）
出力モード
入力モード
（４）ビット・モード」（１６２頁、左欄、４〜１３行目）、
　ロ．「
各ポートは
７個のレジスタ
からなります
（１）
データ入力レジスタ
データ出力レジスタ
　ハ．「モード制御レジスタは２ビットで、前述の四つの動作モードのうちの一つを選択するのに用いられます。」（１６３頁、１〜３行目）
　　
　上記イ〜ハの項の記載、図面及びこの分野の技術常識によれば、「ポートが、データ入力レジスタやデータ出力レジスタから構成されること」及び「入力モードと出力モードが設定可能な入出力ポート」は、周知である。
　
　７．甲第７号証について
　　甲第７号証は、上記調書の５）の記載に基づいて提出されたものであるが、その発行日について、「１９９６年（平成８年）５月２０日発行」と記載されているから、本件出願（出願日平成７年１月１３日）前に公開されたものではなく、証拠として採用できない。
　
　８．甲第８号証について
　　甲第８号証は、上記調書の５）の記載に基づいて提出されたものであるが、その発行日について、「Revised December 1998（平成１０年）」と記載されているとともに、この改訂前にも甲８号証に記載された内容が掲載されていたという証拠はないから、甲第８号証は、本件出願（出願日平成７年１月１３日）前に公開されたものではなく、証拠として採用できない。
　
　９．甲第９号証の記載
　　甲第９号証は、上記調書の５）の記載に基づいて提出されたものであり、平成２年８月にその第４版が発行された、日立８ビットマイクロコンピュータのハードウエアマニュアルであって、その第３頁の図３−１に、「ブロックダイヤグラム（ＨＤ６４３１８０Ｘ、ＨＤ６４７１８０Ｘ）」が記載されている。しかしながら、これが請求人が提出した参考図６の左側の機械入出力ＩＦホストの作図を補強説明するものであるとの根拠が不明であり、新たな主張の展開であるということが相当であるから、証拠として採用できない。
　
  １０．甲第１０号証の記載
　　甲第１０号証は、上記調書の５）の記載に基づいて提出されたものであり、１９９１年（平成３年）に発行された、８ビットマイクロプロセッサＴＬＣＳ−Ｚ８０，８５のデータブック、その「３．５　Ｉ／Ｏ部動作説明」の項に、「３．５．１　Ｉ／Ｏ部ブロック図」と「３．５．２　Ｉ／Ｏ部システム構成」に関して記載がある。しかしながら、これが請求人が提出した参考図６の左側の機械入出力ＩＦホストの作図を補強説明するものであるとの根拠が不明であり、新たな主張の展開であるということが相当であるから、証拠として採用できない。
　
  １１．甲第１１号証の記載
　　甲第１１号証は、上記調書の５）の記載に基づいて提出されたものであり、甲第３号証の続き頁である第１８５〜１８８頁を提示するもので、甲第３号証に記載された８２５１Ａの補足説明が記載されている。
　
第７　対比・判断
　
１．無効理由１について
１−１）本件発明１について
　（イ）対比
　本件発明１と甲１発明１とを対比する。
　　　　　　　　　　
　ａ）甲１発明１の「Ｓ／Ｐ変換回路（ＨＤＬＣ受信）」、「Ｐ／Ｓ変換回路（ＨＤＬＣ送信）」、「シリアル通信線」は、それぞれ本件発明１の「受信ブロック」、「送信ブロック」、「シリアルライン」に相当する。
　ｂ）本件発明１の「入出力ポート」の解釈については、訂正明細書の段落【００２６】の「入出力制御部１２は各入出力ポートＰ０乃至Ｐ３の使用、不使用の設定信号を端子ＰＥＮ０乃至ＰＥＮ３で受け、各入出力ポートＰ０乃至Ｐ３を入力ポートとして使用するか出力ポートとして使用するかを設定する信号を端子ＩＯＭ０乃至ＩＭＯ３で受ける。」との記載及び関連する図面の記載からみて、各ポートにおいて入力と出力の設定が可能なものであると解釈することができる。
　この点は、平成１８年７月２７日に開催された本件の口頭審理において作成された第１回口頭審理調書（以下、「調書」という。）の【当事者の最も主張したい点】の「４）」の項に「本件発明は「入出力ポート」は入力も出力も可能であるのに対して、甲１号証の「入力ポート」及び「出力ポート」は何れか一方に固定されていると被請求人は主張し、請求人も同意した。」旨の記載にも沿うものである。
　このように、本件発明１の入出力ポートは、入力も出力も設定可能であることに加え、各々の複数の入出力ポート間で順次にサイクリックに、即ち時分割的にデータ伝送するよう使われるものであるから、単なる入出力端子や接点というよりは、データレジスタ等のデータ保持手段と一体のものと考えることが自然である。なお、例えば甲第６号証に例示されるように、「ポートが、データ入力レジスタやデータ出力レジスタから構成されること」は周知である。
　
　次に、甲第１号証の何れの部分をポートというべきかについては、甲第１号証には明示がない。また、上記調書の「１）」の項によれば、ポートに対応するものが扱うデータとして、請求人は、図１３（機械入出力Ｉ／Ｆリモート）に記載された一つのラッチ回路が扱う８ビットが該当する旨、主張する一方、被請求人は、８つのラッチ回路が扱う６４ビットが該当する旨、主張する。
　何れの主張にも特段の否定要因は見あたらないが、甲第１号証の段落００５０の「１０９０がサンプリング周期自動調整機能付信号入力回路ＩＣであり、１個で６４点の接点入力に対応できる。数値制御装置１を工作機械に適用する場合、小型機械で接点入力４０２は６４点であるから、６４点とした。」旨の記載を踏まえ、仮に甲第１号証の図１３の８つのラッチ回路が扱う６４ビットを一つのポートが扱うデータのビット数として考えるとすると、上記のとおり、本件発明１の「入出力ポート」はデータ保持手段と一体のものと考えることが自然だから、甲１発明１の機械入出力用リモート用に使用されるＩＣの入力用及び出力用のラッチ回路群は、「入力と出力の設定が可能なものである」点を除き、本願発明１の入出力ポートに相当する。即ち、これらは「入力用又は出力用のポート」という点で共通する。
　ｃ）上記調書の「３）」によれば、被請求人は、甲第１号証の図１４（機械入出力Ｉ／Ｆホスト）のラッチ回路は、本件請求項１でいうところの入出力ポートではないと主張する。しかし、上記「ｂ）」の項で述べたように、本件発明１の「入出力ポート」は、データ保持手段と一体となったものであると考えることが自然である一方、甲第１号証の段落００８５の記載によれば、入力用のラッチ回路群と出力用のラッチ回路群を「接点入出力ＲＡＭ」と呼び、接点入力及び接点出力に対して、ＲＡＭへのアクセスと全く同じようにアクセスできるものである点に加え、同じく甲第１号証の第２頁の請求項９の「データバスに複数の真正出力をパラレル出力するパラレルインタフェース回路」との記載、同じく請求項１０の「データバスから出力データパラレル信号を取り込むパラレルインタフェース回路」との記載、及び、同じく甲第１号証の段落００８４等の記載により、甲１発明１における機械入出力ＩＦリモートの入力用ラッチ回路群及び出力用ラッチ回路群と機械入出力ＩＦホストの入力用ラッチ回路群及び出力用ラッチ回路群との間のサイクリック通信は、外部ＭＰＵに依らず、機械入出力ＩＦホストＩＣ内及び機械入出力ＩＦリモートＩＣ内の制御回路（図示せず）によって行われる点を踏まえれば、機械入出力ＩＦホストＩＣ自体で見ても、そのＩＣ内の入力用ラッチ回路群及び出力用ラッチ回路群は、入力用ポート及び出力用ポートとして使用されることが明らかであるから、機械入出力ＩＦホスト用の電子回路の入力用ラッチ回路群及び出力用ラッチ回路群もまた、「入力と出力の設定が可能なものである」点を除き、本願発明１の入出力ポートに相当するものである。即ち、これらは「入力用又は出力用のポート」という点で共通する。
　ｄ）甲１発明１の「ＩＣ」と、本件発明１の「ゲートアレイ」は、何れも「ＩＣ」であるという点で共通する。
　ｅ）甲１発明１の「局番アドレス」、「局番アドレス番号」は、それぞれ、本件発明１の「チャンネルアドレス」、「チャンネルアドレス０〜Ｎ」と実質的に差異がない。
　ｆ）甲１発明１の「ＣＲＣ」は、本件発明１の「誤り検出用ビット」に相当する。
　　　　　　　　　　　　　　
　したがって、本件発明１と甲１発明１は、次の点で一致し、相違する。
（一致点）
  シリアル−パラレル変換用の受信ブロック及びパラレル−シリアル変換用の送信ブロックと、複数の入力用又は出力用のポートとを有するＩＣをそれぞれの送受信部に設けるとともに各送受信部をシリアルラインで接続しておき、送信側の送受信部では入力用のポートに入力されたパラレル送信信号を前記送信ブロックでシリアル送信出力信号に変換して送信し、受信側の送受信部では前記受信ブロックで前記シリアルラインを経由したシリアル受信入力信号をパラレル受信信号に変換して出力用のポートに出力する関係で、各送受信部が有する各々の入力用又は出力用のポートとの間で伝送データを前記送受信ブロックを介して通信するシリアル通信方法であって、
　前記伝送データには、各出力用のポートに対応してチャンネルアドレス０〜Ｎを割り当てし、該チャンネルアドレス順に、伝送データに誤り検出用ビットを付加して、同じポート番号を持つ送信側と受信側の入力用又は出力用のポート間で前記チャンネルアドレス０から通信を開始し、順次にチャンネルアドレスＮまでを１サイクルとして通信を行うことを特徴とするシリアル通信方法。
　
（相違点１）
　上記ＩＣが、本件発明１ではゲートアレイであって、そのゲートアレイが「入出力ポート」、即ち入力又は出力の設定が可能なものを有するのに対して、甲１発明１では、ＩＣがゲートアレイに特定されず、また、そのＩＣが入力用及び出力用のポートを有する点。
　
（相違点２）
　本件発明１では、「前記送信ブロックは、前記シリアル送信出力信号のビット列を多項式とみなし、特定の多項式である生成多項式で割り切れる構成とするために伝送データに誤り検出用ビットを付加して前記シリアル送信出力信号として送信し、前記受信ブロックは、前記シリアル送信出力信号を前記生成多項式で割り算し、割り切れたときに誤り無しとして正常に受信するとともに、前記送信側の送受信部に正常受信であることを示すＡＣＫ信号を返送する」のに対して、甲１発明１では、送信ブロックは伝送データに誤り検出用ビットを付加して送信するものの、その余の構成については不明である点。
　
（相違点３）
　本件発明１では、ゲートアレイが有する複数の入出力ポートの数は、各ゲートアレイ間で差異はないのに対して、甲１発明１では、機械入出力ＩＦホスト用に使用される特定のＩＣにおいては、他の８つのＩＣの入力用ラッチ回路群及び出力用ラッチ回路群に対応する数の入力用ラッチ回路群及び出力用ラッチ回路群を備える点。
　
（ロ）判断
以下、相違点について検討する。
　　　　　　　　　　　　　
　（相違点１について）
　本件発明１の「ゲートアレイ」と甲１発明１の「ＩＣ」とは、何れも、受信ブロック、送信ブロック、入力又は出力用のポートを有するという点で、その包含する構成に差異はないとともに、送受信部を「ゲートアレイ」で構成することは、例えば特開平４−２６６１４４号公報（段落００１０等参照）や実開平５−６６７０５号公報（段落００１３等参照）に開示されているように周知であるから、甲１発明１の「ＩＣ］に代えて、本件発明１のように「ゲートアレイ」を採用することは当業者が適宜なし得ることである。
　そして、上記「第６　各甲号証の記載内容」の「６．甲第６号証の記載」の項で述べたとおり、「ポートが、データ入力レジスタやデータ出力レジスタから構成されること」及び「入力モードと出力モードが設定可能な入出力ポート」は、周知であり、甲１発明１においても入力用と出力用の双方のポートが備えられているとともに、上記周知技術を甲１発明に適用することに特段の阻害要因は見あたらないから、上記周知技術を甲１発明１に適用し、本件発明１のように「入出力ポート」として構成することは、当業者が容易になし得ることである。
　
　（相違点２について）　
　上記「２．甲第２号証の記載」の項で述べたように、上記甲第２号証には「送信出力信号のビット列を多項式とみなし、特定の多項式である生成多項式で割り切れる構成とするために伝送データに誤り検出用ビットを付加して前記シリアル送信出力信号として送信し、前記受信ブロックは、前記シリアル送信出力信号を前記生成多項式で割り算し、割り切れたときに誤り無しとして正常に受信するとともに、前記送信側の送受信部に正常受信であることを示すＡＣＫ信号を返送する」ことが開示されている。
　そして、甲１発明１と甲第２号証に記載されたものはＣＲＣを使って伝送誤りを行うという点で共通するとともに、甲第２号証に記載されたものを甲１発明に適用することに特段の阻害要因は見あたらないから、上記甲第２号証に記載されたものを甲１発明１に適用し、本件発明１のように構成することは、当業者が容易になし得ることである。
　
　（相違点３について）
　甲１発明１では、機械入出力用リモートＩＣが８つ備えられているが、各々の機能や使われ方は同等であり、単に多数の機械入出力用リモートに対応することができるように所定数用意したものと認められるから、その数を８つから１つに減縮するとともに、機械入出力ＩＦホストに設けられる入力用又は出力用のポートの数を１つの機械入出力用リモートに設けられた入力用又は出力用のポートの数に対応させることは、当業者が適宜行う設計変更にすぎない。
　よって、当該設計変更により、本件発明１のように、ゲートアレイが有する複数の入出力ポートの数は、各ゲートアレイ間で差異がないよう構成することは、当業者が容易になし得ることである。
　
　上記相違点１〜３についての判断に加え、本件発明１が奏する効果は、上記各甲号証に記載されたものから当業者が予測できる範囲のものである。
　　
　したがって、本件発明１は、甲第１、２号証に記載された発明及び周知技術に基いて、当業者が容易に発明をすることができたものであり、特許法第２９条第２項の規定により特許を受けることができないものというべきである。
　
１−２）本件発明２について
　（イ）対比
　本件発明２と甲１発明２とを対比する。
　　　　　　　　　　
　ａ）甲１発明２の「Ｓ／Ｐ変換回路（ＨＤＬＣ受信）」、「Ｐ／Ｓ変換回路（ＨＤＬＣ送信）」、「シリアル通信路」、「データバス」、「機械入出力Ｉ／Ｆリモート」は、それぞれ本件発明２の「受信ブロック」、「送信ブロック」、「シリアルライン」、「ＣＰＵデータバス」、「ベースターミナル」に相当する。
　ｂ）上記「１−１）本件発明１について」の「（イ）対比」の「ｂ）」の項で述べたことと同じ理由で、本件発明２の「入出力ポート」は、各ポートにおいて入力と出力の設定が可能なものであると解釈することができるとともに、単なる入出力端子や接点にとどまらず、データレジスタ等のデータ保持手段と一体のものと考えることが自然である。
　更に、甲１発明２のＩＣの入力用及び出力用のラッチ回路群は、「入力と出力の設定が可能なものである」点を除き、本願発明１の「入出力ポート」に相当する。即ち、これらは「入力用又は出力用のポート」という点で共通する。
　ｃ）甲１発明１の「ＩＣ」と、本件発明１の「ゲートアレイ」は、何れも「ＩＣ」であるという点で共通する。
　ｄ）甲１発明２のレジスタファイルは、入力用及び出力用のラッチ回路群で構成されるとともに、接点入出力リモートＲＡＭとして使用すべくＭＰＵが書き込み、読み出し可能に構成されるのだから、甲１発明２のレジスタファイルと本件発明２のデータレジスタは、入力用又は出力用のポートとして使用すべくＭＰＵが書き込み、読み出し可能なデータレジスタという点で共通する。
　　　　　　　　　　　　　　　
　したがって、本件発明２と甲１発明２は、次の点で一致し、相違する。
（一致点）
  シリアル受信入力信号をパラレル受信信号に変換するシリアルーパラレル変換用の受信ブロックと、パラレル送信信号をシリアル送信出力信号に変換するパラレル−シリアル変換用の送信ブロックと、入力用又は出力用のポートを有するＩＣを内蔵した複数の送受信部を備え、これらの送受信部の受信ブロック及び送信ブロック同士をシリアルラインで接続したシリアル通信装置であって、
　前記電子回路が、ＣＰＵデータバス及びデータレジスタを有すると共に、該ＣＰＵデータバスを介してＭＰＵで制御される前記データレジスタを、入力用又は出力用のポートとして使用すべくＭＰＵが書き込み、読み出し可能に構成する一方、前記シリアルラインで接続された他方の送受信部を、前記ＩＣを内蔵したベースターミナルで構成し、前記ＭＰＵで制御されるデータレジスタは、前記ベースターミナル内の夫々の入力用又は出力用のポートに対応して伝送データを取り扱うよう構成せしめ、該データレジスタを、前記ベースターミナル内における入力用又は出力用のポートの入力又は出力に対応して、該レジスタに書き込まれた伝送データを出力用のポートを有するベースターミナルに伝送し、ベースターミナルの入力用のポートからの伝送データをデータレジスタに格納すべく構成してあることを特徴とするシリアル通信装置。
  　
（相違点１）
　本件発明２のゲートアレイは「前記受信ブロック又は送信ブロックに対して、選択的に接続される複数の入出力ポートとを有する」のに対して、甲１発明２では、ＩＣであって、そのＩＣは「前記受信ブロックに接続される出力用のラッチ回路群と、前記送信ブロックに接続される入力用のラッチ回路群とを有する」点。
　
（相違点２）
　本件発明２のゲートアレイは「前記受信ブロック又は送信ブロックに対して、選択的に接続されるＣＰＵデータバス及びデータレジスタを有する」のに対して、甲１発明２では、レジスタに接続されるＣＰＵデータバス、及び、受信ブロックに接続される出力用のラッチ回路群と送信ブロックに接続される入力用のラッチ回路群からなるレジスタを有する」点。
　
（相違点３）
　本件発明２のゲートアレイは、複数の入出力ポートとは別途、データレジスタを有するのに対して、甲１発明２では、入力用及び出力用のポートがデータレジスタとしても使われる点。
　
（相違点４）
  データレジスタについて、本件発明２では、「前記入出力ポートとして使用すべくＭＰＵが書き込み、読み出し可能に構成する」とともに、「前記ベースターミナル内における入出力ポートの入力／出力のポート設定に対応して、入力ポートとして使用するときは、該データレジスタに書き込まれた伝送データを出力ポートを有するベースターミナルに伝送し、出力ポートとして使用するときは、ベースターミナルの入力ポートからの伝送データをデータレジスタに格納すべく構成」されるのに対して、甲１発明２では、入力用又は出力用のポートとして使用すべくＭＰＵが書き込み、読み出し可能に構成するとともに、ベースターミナル内における出力用のポート及び入力用のポートの出力又は入力に対応して、該データレジスタに書き込まれた伝送データを出力用のポートを有するベースターミナルに伝送し、ベースターミナルの入力用のポートからの伝送データを該データレジスタに格納すべく構成される点。
　　　　　　　　　
（ロ）判断
以下、相違点について検討する。
　　　　　　　　　　　　　
　（相違点１について）
　上記「１−１）本件発明１について」の「（イ）対比」の「（相違点１について）」の項で述べたように、甲１発明２の「電子回路」に代えて、本件発明２のように「ゲートアレイ」を採用することは当業者が適宜なし得ることである。
　そして、上記「第６　各甲号証の記載内容」の「６．甲第６号証の記載」の項で述べたとおり、「ポートが、データ入力レジスタやデータ出力レジスタから構成されること」及び「入力モードと出力モードが設定可能な入出力ポート」は、周知であるとともに、上記「３．甲第３号証の記載」の項で述べたように、甲第３号証には「送信ブロック又は受信ブロックに対して、選択的に接続されるバス」が開示されている。しかしながら、「送信ブロック又は受信ブロックに対して、選択的に接続される複数の入出力ポート」の点は開示されておらず、また、他の甲号証にも記載や示唆はない。なお、「第６　各甲号証の記載内容」の項で述べたように、甲第７号証〜甲第１０号証は、本件無効事件の証拠として採用することができない。
　
　（相違点２について）
　上記「３．甲第３号証の記載」の項で述べたように、甲第３号証には「送信ブロック又は受信ブロックに対して、選択的に接続されるバス」が開示されている。しかし、本件発明２では、更に、当該バスを介してデータレジスタがＭＰＵで制御される構成を有するところ、「当該バスを介してデータレジスタがＭＰＵで制御される構成」を有する甲１発明２のバスと、上記甲第３号証に開示されたバスを同一のものにできることについては、何れの甲号証にも記載や示唆はない。
　加えて、送信ブロック又は受信ブロックに対して、選択的に接続されるデータレジスタについても、甲第３号証には開示がない。
  また、これらの点は、他の甲号証にも開示がない。なお、「第６　各甲号証の記載内容」の項で述べたように、甲第７号証〜甲第１０号証は、本件無効事件の証拠として採用することができない。
　
　（相違点３について）
　複数の入出力ポートとは別途、データレジスタを有するゲートアレイの点は、甲第３号証を始め、他の甲号証にも開示がない。なお、「第６　各甲号証の記載内容」の項で述べたように、甲第７号証〜甲第１０号証は、本件無効事件の証拠として採用することができない。
　
　（相違点４について）
　上記「６．甲第６号証の記載」の項で述べたように、「ポートが、データ入力レジスタやデータ出力レジスタから構成されること」及び「入力モードと出力モードが設定可能な入出力ポート」は、周知である。
　そして、甲１発明２の入力用又は出力用のポートを、当該周知の「入力モードと出力モードが設定可能な入出力ポート」に置換えることに特段の阻害要因は見あたらず、また、こうした場合に、甲１発明２が備えるように、例えば一方が入力用ポートであれば他方を出力用ポートとするよう、送信側と受信側のポートの入出力を対応づけることは当然のことであるから、甲１発明２に当該周知技術を適用して、本件発明２のように、「前記入出力ポートとして使用すべくＭＰＵが書き込み、読み出し可能に構成する」とともに、「該データレジスタを、前記ベースターミナル内における入出力ポートの入力／出力のポート設定に対応して、入力ポートとして使用するときは、該データレジスタに書き込まれた伝送データを出力ポートを有するベースターミナルに伝送し、出力ポートとして使用するときは、ベースターミナルの入力ポートからの伝送データをデータレジスタに格納すべく」構成することは、当業者が容易になし得ることである。
　
　そうすると、上記相違点４については、当業者が容易になし得る範囲であるが、相違点１〜３については、上記採用された甲号証には記載も示唆もないので、結局、甲第１、３号証に記載された発明及び上記周知技術をいかに組み合わせても、本件発明２に至らないことは明らかであるから、本件発明２は、甲第１号証、甲第３号証に記載された発明及び上記周知技術に基いて、当業者が容易に発明をすることができたものとはいえない。
　
１−３）本件発明３について
　
　本件発明３は、請求項２の従属項である請求項３に係る発明であるところ、請求項２に係る本件発明２は、上記「１−２）本件発明２について」で記載したとおり、甲第１号証、甲第３号証に記載された発明、及び上記周知技術に記載された発明に基いて当業者が容易に発明をすることができたものとはいえないのだから、本件発明３もまた第１号証、甲第３号証に記載された発明、及び周知技術に基いて、当業者が容易に発明をすることができたものとはいえないことが明らかである。
　
２．無効理由２について
　本件発明１と「上記５．甲第５号証（特開平５−１０２９８８号公報）の記載」で述べた甲５発明とを対比すると、少なくとも本件発明１の「各入出力ポートに対応してチャンネルアドレス０〜Ｎを割り当てし、該チャンネルアドレス順に、伝送データを、同じポート番号を持つ送信側と受信側の入出力ポート間で前記チャンネルアドレス０から通信を開始し、順次にチャンネルアドレスＮまでを１サイクルとして通信を行う」という構成について相違があり、当該相違に関する構成については、甲５号証には記載も示唆も見あたらない。
　
　よって、本件発明１は、その余の相違点について検討するまでもなく、甲第５号証に記載された発明であるということはできない。
　
　なお、被請求人は平成１８年９月１４日付けの上申書において、弁駁書の「ＩＩ．訂正後の発明についても無効理由が存在する理由」は要旨変更である旨、主張し、そうであれば、その要旨変更に係る主張については採用されないよう主張する。
　そこで、弁駁書を参照すると、その第８〜１４頁に、上記「ＩＩ．訂正後の発明についても無効理由が存在する理由」について、請求人の主張が記載され、その中で請求人は、甲第６号証を証拠として追加した上で、その第１３頁の「ＩＩＩ．まとめ」において、本件請求項１に係る発明は甲第１、２、６号証に記載された発明に基いて、また、本件請求項２、３に係る発明は甲第１、３、６号証に記載された発明に基いて、当業者が容易に発明できたものである旨、主張する。
　しかし、請求人は、その後提出した口頭審理陳述要領書の第２頁７〜８行目、及び上記調書の「４）」の項の中で、入出力ポートの入出力設定を行う機能は、甲第６号証により周知であると主張するものであるが、甲第６号証を組み合わせる発明としてではなく、これを周知技術として追加的に主張することは、請求理由の要旨変更にあたるとはいえない。
　　
第８　むすび
　以上のとおり、本件発明１は、甲５号証に記載された発明である（無効理由２）ということはできないが、甲１、２号証に記載された発明及び周知技術に基いて、当業者が容易に発明をすることができたものである（無効理由１）から、本件発明１に係る特許は、特許法第２９条第２項の規定に違反してなされたものであり、同法第１２３条第１項第２号に該当し、無効とすべきものである。
　一方、請求人の主張及び証拠方法によっては、本件発明２、３に係る特許を無効とすることはできない。
　
　審判に関する費用については、特許法１６９条２項の規定で準用する民事訴訟法６１条の規定により、３分の１を被請求人が、３分の２を請求人が負担すべきものとする。
　　　　　　　　　
　よって、結論のとおり審決する。