【事件の表示】
　平成１１年特許願第３１１６３６号「プリスケーラ及びＰＬＬ回路」拒絶査定不服審判事件〔平成１３年　５月１８日出願公開、特開２００１−１３６０５９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯 ・本願発明
　本願は、平成１１年１１月１日の出願であって、特許請求の範囲の請求項２に係る発明（以下、「本願発明」という。）は、平成１９年１１月１２日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項２に記載された以下のとおりのものと認める。
　
「分周比切り替え信号に基づいて、分周比を切り替えながら入力信号を分周する分周切り替え部と、
　前記分周切り替え部の出力信号を所定の分周比で分周するエクステンダ部と
を備えたプリスケーラであって、
　前記分周切り替え部は複数段のフリップフロップを有し、
　前記エクステンダ部は、少なくとも４段のフリップフロップを有し、少なくとも初段及び２段目のフリップフロップには前記分周切り替え部のフリップフロップの出力がクロックとして入力されて同期型カウンタを構成し、該同期型カウンタより後段のフリップフロップには該フリップフロップの前段側のフリップフロップの出力がクロックとして入力されること、
を特徴とするプリスケーラ。」
　
２．引用刊行物記載の発明
　これに対して、原査定の拒絶の理由に引用された、本願の出願の日前である平成１１年４月９日に頒布された特開平１１−９８００９号公報（以下「引用例」という。）には、「分周回路およびデジタルＰＬＬ回路」として、次のア．に示す図面とともに、イ．−カ．の事項が記載されている。
　
ア．
　（第１図）
　
イ．「【０００１】
【発明が属する技術分野】本発明は、分周回路およびデジタルＰＬＬ(Phase Locked Loop) 回路に関する。」
（第４欄第２７−２９行）
　
ウ．「【０００９】分周器１では、３２分周を行う場合には、４／５選択信号Ｓ２４をハイレベルに保持し、入力信号Ｓ０を４分周した信号Ｓ７を、回路モジュール５において８分周することで、入力信号Ｓ０を３２分周した出力信号Ｓ１を生成する。一方、分周器１では、３３分周を行う場合には、回路モジュール３を、信号Ｓ７の８周期のうち７周期だけ４分周器として機能させ、８周期のうち１周期だけ５分周器として機能させる。これにより、（４×７／８＋５×１／８）×８であるため、分周器１において、入力信号Ｓ０を３３分周した出力信号Ｓ１が生成される。」
（第６欄第１７−２７行）
　
エ．「【００１８】図１に示すように、分周器４１は、第１の分周回路としての回路モジュール３および第２の分周回路としての回路モジュール４５によって構成される。ここで、回路モジュール３は、前述した図１３に示す従来の分周器１の回路モジュール３と同じである。
　・・・（中略）・・・
【００１９】以下、図１に示す回路モジュール４５について詳細に説明する。回路モジュール４５は、Ｄ−ＦＦ４７，４９，５１，５３、分周比決定手段としての５入力のＮＯＲ回路５５およびバッファ５７から構成される。Ｄ−ＦＦ４７のＱ￣端子はＤ−ＦＦ４９のＤ端子に接続され、Ｄ−ＦＦ４９のＱ端子はＤ−ＦＦ５１のＤ端子に接続され、Ｄ−ＦＦ５１のＱ端子はＤ−ＦＦ５３のＤ端子に接続され、Ｄ−ＦＦ５３のＱ端子はＤ−ＦＦ４７のＤ端子に接続されている。すなわち、Ｄ−ＦＦ４７の出力が、Ｄ−ＦＦ４９，５１，５３に順に伝達され、Ｄ−ＦＦ５３の出力がＤ−ＦＦ４７の入力にフィードバックされる構成になっている。
【００２０】また、Ｄ−ＦＦ４７，４９，５１，５３のＣＬＫ端子は、回路モジュール３のＤ−ＦＦ７のＱ￣端子に接続され、信号Ｓ７に同期して駆動される。ここで、図２（Ｆ）〜（Ｉ）に示すように、例えば、Ｄ−ＦＦ５３のＱ端子のレベル変化の影響は、信号Ｓ７の１周期×４（Ｄ−ＦＦ４７，４９，５１，５３の段数）の時間経過後に、逆向きのレベル変化としてＤ−ＦＦ５３のＱ端子にフィードバックされる。従って、信号Ｓ４７，Ｓ４７￣，Ｓ４９，Ｓ５１，Ｓ５３は、信号Ｓ７を８分周した信号になる。
【００２１】ＮＯＲ回路５５には、Ｄ−ＦＦ４７，４９，５１，５３のＱ端子からの信号Ｓ４７，Ｓ４９，Ｓ５１，Ｓ５３と、４／５選択信号Ｓ２４とが入力され、これらのＮＯＲ演算結果が、分周比決定信号Ｓ２１として回路モジュール３に出力される。」
（第９欄第１５行−第１０欄第２行）
　
オ．「【００２３】次に、図１に示す分周器４１の動作について説明する。先ず、分周器４１が３２分周器として機能する場合の動作を図２を参照しながら説明する。
　・・・（中略）・・・
従って、図２（Ｂ），（Ｃ），（Ｅ）に示すように、信号Ｓ７，Ｓ９，Ｓ１４は、図２（Ａ）に示す入力信号Ｓ０を４分周した信号になる。
【００２４】そして、信号Ｓ７は、Ｄ−ＦＦ４７のＣＬＫ端子に入力される。ここで、前述したように、図２（Ｉ），（Ｆ），（Ｇ），（Ｈ）に示すように、信号Ｓ４７，Ｓ４７￣，Ｓ４９，Ｓ５１，Ｓ５３は、信号Ｓ７を８分周した信号、すなわち、入力信号Ｓ０を３２（＝４×８）分周した信号になる。そして、信号Ｓ５３が、バッファ５７を介して、出力信号Ｓ５７として出力される。ここで、出力信号Ｓ５７も、入力信号Ｓ０を３２分周した信号になっている。」
（第１０欄第２０−４４行）
　
カ．「【００２５】次に、分周器４１が３３分周器として機能する場合の動作を図３を参照しながら説明する。この場合には、図３に示すように、４／５選択信号Ｓ２４はローレベルを保持しており、図３（Ｊ）に示すように、分周比決定信号Ｓ２１は、信号Ｓ４７，Ｓ４９，Ｓ５１およびＳ５３に応じてローレベルあるいはハイレベルとなる。従って、ＡＮＤ回路１３は、分周比決定信号Ｓ２１がハイレベルのときに、信号Ｓ１１を信号Ｓ１３としてＯＲ回路１４に出力される。そして、ＯＲ回路１４において、信号Ｓ１３と信号Ｓ９とのＯＲ演算が行われ、その演算結果が信号Ｓ１４としてＤ−ＦＦ７のＤ端子に出力される。ここで、信号Ｓ１１は、信号Ｓ９をＤ−ＦＦ１１において１クロックサイクル遅延させた信号であるため、分周比決定信号Ｓ２１がハイレベルの期間に対応して、３クロックサイクルだけハイレベルとなるパルスＡ１が信号Ｓ１４に現れる。また、それに応じて、信号Ｓ７にも、３クロックサイクルだけローレベルとなるパルスＡ２が現れる。
【００２６】そして、信号Ｓ７がＤ−ＦＦ４７，４９，５１，５３のＣＬＫ端子に入力され、信号Ｓ７をクロック信号として、Ｄ−ＦＦ４７，４９，５１，５３が駆動される。ここで、例えば、Ｄ−ＦＦ４７では、信号Ｓ４７のレベルの切り換わりが、逆向きのレベル切り換えとして、信号Ｓ７の４周期後に生じることから、図３（Ｉ）に示すように、信号Ｓ４７がタイミングｔ１でハイレベルからローレベルに切り換わると、次に、信号Ｓ４７は、信号Ｓ７の４周期後であるタイミングｔ２でローレベルからハイレベルに切り換わる。このとき、信号Ｓ７には、３クロックサイクルだけローレベルとなるパルスＡ１があるため、信号Ｓ４７には、１７クロックサイクルだけローレベルとなるパルスＡ３が現れる。
【００２７】その後、信号４７は、１６クロックサイクルだけハイレベルを保持した後に、タイミングｔ３でハイレベルからローレベルに切り換わる。すなわち、信号４７の周期は３３クロックサイクルであり、信号４７は、入力信号Ｓ０を３３分周したものになる。また、同様に、信号Ｓ４９，Ｓ５１，Ｓ５３も、入力信号Ｓ０を３３分周したものになる。そして、信号Ｓ５３が、バッファ５７を介して、出力信号Ｓ５７として出力される。ここで、出力信号Ｓ５７も、入力信号Ｓ０を３３分周した信号になっている。
【００２８】また、ＮＯＲ回路５５では、信号Ｓ４７，Ｓ４９，Ｓ５１，Ｓ５３および４／５選択信号Ｓ２４のＮＯＲ演算が行われ、その演算結果である分周比決定信号Ｓ２１が生成される。このとき、４／５選択信号Ｓ２４はローレベルであるため、信号Ｓ４７，Ｓ４９，Ｓ５１，Ｓ５３の全てがローレベルのときに、分周比決定信号Ｓ２１はハイレベルとなる。すなわち、図３（Ｊ）に示す、タイミングｔ１，ｔ３，．．から、５クロックサイクルの間だけ分周比決定信号Ｓ２１はハイレベルとなる。」
（第１０欄第４５行−第１１欄第４５行）
　
（ａ）上記ア．に示された分周回路の回路モジュール（３）は、構成としては、複数段のフリップフロップ（７，９，１１）を有するものであって、機能としては、上記ウ．の「…３２分周を行う場合には、…入力信号Ｓ０を４分周した信号Ｓ７を…３３分周を行う場合には、回路モジュール３を、…７周期だけ４分周器として機能させ、…１周期だけを５分周器として機能させる。」の記載、及び、当該記載を詳述する上記オ．及びカ．の記載を考慮すると、“分周比決定信号（Ｓ２１）に基づいて、分周比を切り替えながら入力信号（Ｓ０）を分周する”ものといえる。
　
（ｂ）上記ア．に示された分周回路の回路モジュール（４５）は、構成としては、４段のフリップフロップ（４７，４９，５１，５３）を有するものであって、機能に関しては、上記エ．の「【００２０】また、Ｄ−ＦＦ４７，４９，５１，５３のＣＬＫ端子は、回路モジュール３のＤ−ＦＦ７のＱ￣端子に接続され、信号Ｓ７に同期して駆動される。…従って、信号Ｓ４７，Ｓ４７￣，Ｓ４９，Ｓ５１，Ｓ５３は、信号Ｓ７を８分周した信号になる。」の記載を考慮すると、“回路モジュール（３）の出力信号（Ｓ７）を所定の分周比で分周する”ものといえ、また、“回路モジュール（３）のフリップフロップ（７）の出力がクロックとして入力されて同期型カウンタ”として機能するものといえる。
　
　したがって、上記ア．−カ．，（ａ），（ｂ）からして、引用例には、次の発明（以下、「引用発明」という。）が開示されていると認められる。
　
「分周比決定信号（Ｓ２１）に基づいて、分周比を切り替えながら入力信号（Ｓ０）を分周する回路モジュール（３）と、
　前記回路モジュール（３）の出力信号（Ｓ７）を所定の分周比で分周する回路モジュール（４５）と
を備えた分周回路であって、
　前記回路モジュール（３）は複数段のフリップフロップ（７，９，１１）を有し、
　前記回路モジュール（４５）は、４段のフリップフロップ（４７，４９，５１，５３）を有し、前記４段のフリップフロップ（４７，４９，５１，５３）には前記回路モジュール（３）のフリップフロップ（７）の出力がクロックとして入力されて同期型カウンタを構成する、
分周回路。」
　
３．対比
　本願発明と引用発明を対比する。
・引用発明の「分周器決定信号（Ｓ２１）」は、本願発明の「分周比切り替え信号」に相当する。よって、引用発明の「回路モジュール（３）」は、本願発明の「分周切り換え部」と実質的に同じものである。
・引用発明の「回路モジュール（４５）」は、分周回路におけるいわゆるエクステンダの役割を担っており、本願発明の「エクステンダ部」に対応する構成である。そして、両者の詳細な構成を対比するに、引用発明の「４段のフリップフロップ（４７，４９，５１，５３）を有し、前記４段のフリップフロップ（４７，４９，５１，５３）には前記回路モジュール（３）のフリップフロップ（７）の出力がクロックとして入力されて同期型カウンタを構成する」ことと、本願発明の「少なくとも４段のフリップフロップを有し、少なくとも初段及び２段目のフリップフロップには前記分周切り替え部のフリップフロップの出力がクロックとして入力されて同期型カウンタを構成し、該同期型カウンタより後段のフリップフロップには該フリップフロップの前段側のフリップフロップの出力がクロックとして入力されること」とは、「分周切り替え部のフリップフロップの出力がクロックとして入力された同期型カウンタを含む」点において共通する。
・プリスケーラは分周回路の一態様であることから、本願発明と引用発明とは「分周回路」である点で共通する。
　
　すると、引用発明と本願発明とは次の点で一致する。
　
（一致点）
「分周比切り替え信号に基づいて、分周比を切り替えながら入力信号を分周する分周切り替え部と、
　前記分周切り替え部の出力信号を所定の分周比で分周するエクステンダ部と
を備えた分周回路であって、
　前記分周切り替え部は複数段のフリップフロップを有し、
　前記エクステンダ部は、分周切り替え部のフリップフロップの出力がクロックとして入力された同期型カウンタを含む、
分周回路。」
　
　一方で、両者は、次の点で相違する。
　
（相違点１）
　「分周切り替え部のフリップフロップの出力がクロックとして入力された同期型カウンタを含む」「エクステンダ部」の態様は、本願発明では、「少なくとも４段のフリップフロップを有し、少なくとも初段及び２段目のフリップフロップには前記分周切り替え部のフリップフロップの出力がクロックとして入力されて同期型カウンタを構成し、該同期型カウンタより後段のフリップフロップには該フリップフロップの前段側のフリップフロップの出力がクロックとして入力され」るもので、これによって、同期型カウンタ及び非同期型カウンタを混在させているのに対し、引用発明は「４段のフリップフロップ（４７，４９，５１，５３）を有し、前記４段のフリップフロップ（４７，４９，５１，５３）には前記回路モジュール（３）のフリップフロップ（７）の出力がクロックとして入力され」たもので、同期型カウンタのみ備える点。
　
（相違点２）
　分周回路の態様は、本願発明では「プリスケーラ」であるのに対し、引用発明では不明な点。
　
４．当審の判断
　上記相違点１について検討する。
　一般に、同期型カウンタ、非同期型カウンタはもちろんのこと、同期型カウンタ及び非同期型カウンタを混在させたカウンタも良く知られており、その一例である、少なくとも４段のフリップフロップを有し、少なくとも初段及び２段目のフリップフロップに計数されるべきパルスをクロックとして入力して同期型カウンタを構成し、該同期型カウンタより後段のフリップフロップには該フリップフロップの前段側のフリップフロップの出力がクロックとして入力されたカウンタも、例えば、特開平５−２２１２２号公報（第１図）、特開平４−２９９６１４号公報（第１図）、実願昭５４−６８３９３号（実開昭５５−１６８２４０号）のマイクロフィルム（第４図）にも示されるように、周知である。
　そして、引用発明における回路モジュール（４５）（「エクステンダ部」）のカウンタに関して、どのようなカウンタを採用するかは、求められる仕様（消費電力、構成規模、遅延時間、ジッタ等）に応じ、当業者が適宜に選択し得る設計的事項であり、前記周知のカウンタを採用することも必要に応じなし得る事項にすぎない。
　したがって、引用発明の回路モジュール（４５）（「エクステンダ部」）のカウンタに関して、前記周知のカウンタを適用し、上記相違点１に係る本願発明のごとく構成することは、当業者が容易になし得たものである。
　
　次に相違点２について検討する。
　一般に、分周回路を、デジタルＰＬＬにおける前置分周器、すなわちプリスケーラとして用いることは慣用であって、引用発明の分周回路を、デジタルＰＬＬにおける前置分周器として用い、「プリスケーラ」とすることに格別の困難性は認められない。
　
　そして、本願発明の作用効果も、引用発明及び周知・慣用の技術から当業者が容易に予測できる範囲のものである。
　
５．むすび
　以上のとおり、本願発明は、引用発明及び周知・慣用技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。