【事件の表示】
　特願２０００−　２９４１３「平面状にアクセスラインを具備したメモリセル」拒絶査定不服審判事件〔平成１２年　８月２９日出願公開、特開２０００−２３６０２９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１２年２月７日(パリ条約による優先権主張１９９９年２月１０日，アメリカ合衆国)の出願であって，平成１８年１１月１５日付けで拒絶査定がされ，これに対して平成１９年２月１９日に拒絶査定に対する審判請求がされるとともに，同年３月２０日付けで手続補正がされ，その後当審において，平成２１年８月７日付けで審尋がされ，同年１１月１０日に回答書が提出されたものである。
　
　
第２　平成１９年３月２０日付けの手続補正（以下「本件補正」という。）の却下について
　
［補正却下の決定の結論］
　
　本件補正を却下する。
　
［理由］
１　本件補正の内容
　本件補正は，特許請求の範囲を補正するものであり，補正内容は次のとおりである。
　
＜補正事項１＞
　補正前の請求項１の「（Ｂ）ｘ−ｙ平面のｙ方向にのびる一対の第一の書込用ビットライン」を
「（Ｂ）ｘ−ｙ平面のｙ方向にのびる一対の第１の書込用ビットライン」　に補正する。
　
＜補正事項２＞
　補正前の請求項１の「（Ｃ）前記一対の書込用ビットラインの各々と隣接する読出用ビットラインの間にのびる前記ｘ−ｙ平均のビットラインシールド用ランナーと，」を，
「（Ｃ）前記一対の書込用ビットラインの各々と隣接する読出用ビットラインの間にのびる前記ｘ−ｙ平面のビットラインシールド用ランナーと，」　に補正する。
　
＜補正事項３＞
　補正前の請求項１に，
「（Ｅ）前記読出用ワードラインと書込用ワードラインの間にのびるワードラインのシールド用ランナーと，
　（Ｆ）前記ワードラインのシールド用ランナーを，固定電位に接続する手段と」
を付加する。
　
２　補正目的の適否
（１）　補正事項１及び補正事項２について
　補正事項１及び補正事項２は，いずれも，特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）３号に掲げる，誤記の訂正に該当する。
　
（２）　補正事項３について
　補正事項３は，補正前の請求項１に，発明特定事項として「前記読出用ワードラインと書込用ワードラインの間にのびるワードラインのシールド用ランナー」及び「前記ワードラインのシールド用ランナーを，固定電位に接続する手段」を付加するものであるが，補正前の請求項１には，「読出用ワードライン」及び「書込用ワードライン」について，単に「ｘ方向にのびる読出用ワードラインおよび書込用ワードライン」を有することが記載されているだけで，メモリセルにおける「読出用ワードライン」及び「書込用ワードライン」それぞれの配置，並びに両者の位置関係について記載されていないため，補正事項３は，補正前の請求項１に記載された発明特定事項を限定するものであるということはできない。
　そうすると，補正事項３は，特許法第１７条の２第４項２号に掲げる，特許請求の範囲の限定的減縮に該当するということはできない。
　また，補正事項３は，特許法第１７条の２第４項１号，３号又は４号に掲げる，請求項の削除，誤記の訂正又は明りょうでない記載の釈明のいずれにも該当しないことは明らかである。
　
（３）　まとめ
　以上のとおり，補正事項３は，特許法第１７条の２第４項各号のいずれにも該当しないから，補正事項３を含む本件補正は，特許法第１７条の２第４項に規定する要件を満たさない。
　
３　独立特許要件についての検討
（１）　検討の前提
　上記２において検討したとおり，本件補正は特許法第１７条の２第４項に規定する要件を満たさないが，仮に，上記補正事項３が特許法第１７条の２第４項第２号に掲げる，特許請求の範囲の限定的減縮に該当し，本件補正が特許請求の範囲の限定的減縮を目的とするものとした場合において，補正後の特許請求の範囲に記載された事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき，以下に検討する。
　
（２）　本願補正発明
　補正後の本願請求項１に係る発明（以下「本願補正発明」という。）は，次のとおりである。
　
「　【請求項１】　ｘ−ｙ方向にアクセスラインを具備したメモリセルにおいて，
　（Ａ）ｘ方向にのびる読出用ワードラインおよび書込用ワードラインと，
　（Ｂ）ｘ−ｙ平面のｙ方向にのびる一対の第１の書込用ビットラインおよびｘ−ｙ平面のｙ方向にのびる一対の第２の読出用ビットラインと，
　ここで，前記書込用ビットラインの各々は，前記読出用ビットラインの１つに隣接し，
　（Ｃ）前記一対の書込用ビットラインの各々と隣接する読出用ビットラインの間にのびる前記ｘ−ｙ平面のビットラインシールド用ランナーと，
　（Ｄ）前記シールド用ランナーを固定電位に接続する手段と，
　（Ｅ）前記読出用ワードラインと書込用ワードラインの間にのびるワードラインのシールド用ランナーと，
　（Ｆ）前記ワードラインのシールド用ランナーを，固定電位に接続する手段と
を有することを特徴とするメモリセル。　」
　
（３）　引用例の記載と引用発明
（３−１）　引用例１
　原査定の拒絶の理由に引用され，本願の優先権主張の日前に日本国内で頒布された特開平０８−２７４２７１号公報（以下「引用例１」という。）には，第４図，第５図及び第７図とともに次の記載がある。（下線は当審で付加したもの。以下同じ。）
　
ア　デュアルポートメモリのメモリセルの問題点
「　【０００３】図３（審決注：「図３」は「図４」の誤記である。以下同じ。）は上述のデュアルポートメモリのメモリセルの構成を示す回路図であり，図４（審決注：「図４」は「図５」の誤記である。以下同じ。）はこのメモリセルの平面配置図である。
　【０００４】
図３および図４を参照すると，この従来の第１メモリセルは，１０個のＭＯＳトランジスタ（ＱＰ１，ＱＰ２，ＱＮ１〜ＱＮ８）と，書き込みを行うワード線Ｗｗならびにビット線Ｂｗ１およびＢｗ２と，読み出しを行うワード線Ｗｒならびにビット線Ｂｒ１およびＢｒ２，電源配線ＶＤＤならびにグランド配線のそれぞれにより構成される。
（中略）
　【０００７】再び，図４を参照すると，メモリセル１１の書き込みビット線Ｂｗ１，Ｂｗ２，読み出しビット線Ｂｒ１，Ｂｒ２は同一層で形成されたアルミニウム配線を平行に配置して構成され，
書き込みビット線Ｂｗ１と読み出しビット線Ｂｒ１との間，及び書き込みビット線Ｂｗ２と読み出しビット線Ｂｒ２との間には，寄生のカップリング容量（Ｃ１，Ｃ２）が存在する。
　【０００８】一方，微細加工技術の進歩に伴い，書き込みビット線と読み出しビット線の配線間隔は縮少され記憶セルサイズは縮少されてきたが，その逆に書き込みビット線と読み出しビット線間のカップリング容量の容量値は増加している。
このため書き込み動作により振幅の大きな書き込みビット線の電位が変化すると，このカップリング容量（Ｃ１，Ｃ２）によって微少振幅の読み出しビット線にノイズが発生し，読み出し動作において誤動作が生じる，あるいはスピードが低下するという問題が生じてきた。
　
イ　問題点を解決するための手段
「　【０００９】
このような書き込みビット線から読み出しビット線へのノイズを防止し，読み出し動作の安定化を図るメモリセル構造の従来技術が特開昭６３−２５８８１号公報に開示されている。この第２の従来のメモリセルは，書き込みビット線と読み出しビット線の間にこれらのビット線と平行にグランド線を延設する。これにより読み出しビット線を書き込みビット線からシールドし，書き込みビット線の電位変化による読み出しビット線へのノイズを防止している。
　【００１０】
図３に示す（審決注：「図３に示す」は誤記であり，本来不要な記載である。）この第２の従来のメモリセルをデュアルポートメモリのメモリセルに適用したものを図６（審決注：「図６」は「図７」の誤記である。以下同じ。）に示す。
　【００１１】
図６を参照すると，第２の従来のメモリセルは，書き込みビット線Ｂｗ１と読み出しビット線Ｂｒ１間，及び書き込みビット線Ｂｗ２と読み出しビット線Ｂｒ２との間のそれぞれにこれらのビット線と同一層に形成されるアルミニウム配線によるグランド線ＧＮＤを設けている。
　　
ウ　図面の簡単な説明
「　【図面の簡単な説明】
（中略）
【図３】本発明の一実施例の半導体記憶装置のメモリセルの平面配置図である。
【図４】第１の従来例のメモリセルの回路図である。
【図５】図３に示す第１の従来例のメモミセルの平面配置図である。
（審決注：「メモミセル」は「メモリセル」の誤記である。）
【図６】従来例のメモリセルの記憶セル列の構成図である。
【図７】第２の従来例の記憶セルの平面配置図である。
　　
エ　第７図について
・　第７図には，書き込みを行うワード線Ｗｗ，及び読み出しを行うワード線Ｗｒが，メモリセル平面上を左右方向にのびて形成されていることが示されている。
・　第７図には，書き込みビット線Ｂｗ１，読み出しビット線Ｂｒ１，書き込みビット線Ｂｗ２及び読み出しビット線Ｂｒ２が，メモリセル平面上を上下方向にのびて形成されていること，並びに書き込みビット線Ｂｗ１は読み出しビット線Ｂｒ１に隣接し，書き込みビット線Ｂｗ２は読み出しビット線Ｂｒ２に隣接していることが示されている。
・　第７図には，書き込みビット線Ｂｗ１と読み出しビット線Ｂｒ１との間，並びに書き込みビット線Ｂｗ２と読み出しビット線Ｂｒ２との間に，グランド線ＧＮＤがメモリセル平面上を上下方向にのびて形成されていることが示されている。
　
　以上によれば，引用例１には，次の発明（以下「引用発明」という。）が記載されている。
　
「　それぞれメモリセル平面の左右方向及びメモリセル平面の上下方向にのびるワード線及びビット線を具備したメモリセルにおいて，
　　メモリセル平面の左右方向にのびる書き込みを行うワード線Ｗｗ，及び読み出しを行うワード線Ｗｒと，
　　同一層で形成されたアルミニウム配線を平行に配置して構成され，メモリセル平面の上下方向にのびる，書き込みビット線Ｂｗ１，読み出しビット線Ｂｒ１，書き込みビット線Ｂｗ２及び読み出しビット線Ｂｒ２と，
　　ここで，上記書き込みビット線Ｂｗ１は上記読み出しビット線Ｂｒ１に隣接し，上記書き込みビット線Ｂｗ２は上記読み出しビット線Ｂｒ２に隣接し，
　　上記書き込みビット線Ｂｗ１と上記読み出しビット線Ｂｒ１との間，並びに上記書き込みビット線Ｂｗ２と上記読み出しビット線Ｂｒ２との間に，上記各ビット線と同一層で形成されたアルミニウム配線を上記各ビット線と平行に延設して構成された，上記読み出しビット線を上記書き込みビット線からシールドする，グランド線ＧＮＤ
を有するメモリセル。　」
　
　引用発明は，上記の構成により，読み出しビット線を書き込みビット線からシールドし，書き込みビット線の電位変化による読み出しビット線へのノイズを防止するという作用効果を奏するものである。
　
（４）対比
（４−１）　次に本願補正発明と引用発明とを対比する。
ア　　引用発明における「メモリセル平面の左右方向」及び「メモリセル平面の上下方向」の両方向をまとめたものは，本願補正発明の「ｘ−ｙ方向」に相当する。
　引用発明における「ワード線」及び「ビット線」は，所定のメモリセルにアクセスし，上記所定のメモリセルに対し書き込み及び読み出しの処理を行う信号線であるから，本願補正発明における「アクセスライン」に相当する。
　そうすると，引用発明の「それぞれメモリセル平面の左右方向及びメモリセル平面の上下方向にのびるワード線及びビット線を具備したメモリセル」は，本願補正発明の「ｘ−ｙ方向にアクセスラインを具備したメモリセル」に相当する。
　
イ　　引用発明の「メモリセル平面の左右方向」は，本願補正発明の「ｘ方向」に相当し，引用発明の「書き込みを行うワード線Ｗｗ，及び読み出しを行うワード線Ｗｒ」は，本願補正発明の「読出用ワードラインおよび書込用ワードライン」に相当する。
　そうすると，引用発明の「メモリセル平面の左右方向にのびる書き込みを行うワード線Ｗｗ，及び読み出しを行うワード線Ｗｒ」は，本願補正発明の「ｘ方向にのびる読出用ワードラインおよび書込用ワードライン」に相当する。
　
ウ　　引用発明の「メモリセル平面」及び「メモリセル平面の上下方向」は，それぞれ，本願補正発明の「ｘ−ｙ平面」及び「ｙ方向」に相当する。
　引用発明の「書き込みビット線Ｂｗ１」及び「書き込みビット線Ｂｗ２」，「読み出しビット線Ｂｒ１」及び「読み出しビット線Ｂｒ２」は，それぞれ，本願補正発明の「一対の第１の書込用ビットライン」及び「一対の第２の読出用ビットライン」に相当する。
　そうすると，引用発明の「同一層で形成されたアルミニウム配線を平行に配置して構成され，メモリセル平面の上下方向にのびる，書き込みビット線Ｂｗ１，読み出しビット線Ｂｒ１，書き込みビット線Ｂｗ２及び読み出しビット線Ｂｒ２」は，本願補正発明の「ｘ−ｙ平面のｙ方向にのびる一対の第１の書込用ビットラインおよびｘ−ｙ平面のｙ方向にのびる一対の第２の読出用ビットライン」に相当する。
　また，引用発明の「上記書き込みビット線Ｂｗ１は上記読み出しビット線Ｂｒ１に隣接し，上記書き込みビット線Ｂｗ２は上記読み出しビット線Ｂｒ２に隣接し，」は，本願補正発明の「前記書込用ビットラインの各々は，前記読出用ビットラインの１つに隣接し，」に相当する。
　
エ　　引用発明の「上記書き込みビット線Ｂｗ１と上記読み出しビット線Ｂｒ１との間，並びに上記書き込みビット線Ｂｗ２と上記読み出しビット線Ｂｒ２との間」は，本願補正発明の「前記一対の書込用ビットラインの各々と隣接する読出用ビットラインの間」に相当し，引用発明の「上記各ビット線と同一層で形成されたアルミニウム配線を上記各ビット線と平行に延設して構成された」は，本願補正発明の「のびる」に相当する。
　引用発明の「上記読み出しビット線を上記書き込みビット線からシールドするグランド線ＧＮＤ」は，本願補正発明の「ビットラインシールド用ランナー」に相当し，該「グランド線ＧＮＤ」は「メモリセル平面」に形成されているから，引用発明の「上記読み出しビット線を上記書き込みビット線からシールドする，グランド線ＧＮＤ」は，本願補正発明の「前記ｘ−ｙ平面のビットラインシールド用ランナー」に相当する。
　そうすると，引用発明の「上記書き込みビット線Ｂｗ１と上記読み出しビット線Ｂｒ１との間，並びに上記書き込みビット線Ｂｗ２と上記読み出しビット線Ｂｒ２との間に，上記各ビット線と同一層で形成されたアルミニウム配線を上記各ビット線と平行に延設して構成された，上記読み出しビット線を上記書き込みビット線からシールドする，グランド線ＧＮＤ」は，本願補正発明の「前記一対の書込用ビットラインの各々と隣接する読出用ビットラインの間にのびる前記ｘ−ｙ平面のビットラインシールド用ランナー」に相当する。
　
（４−２）　以上によれば，本願補正発明と引用発明との一致点と相違点は，次のとおりである。
　
＜　一致点　＞
　「ｘ−ｙ方向にアクセスラインを具備したメモリセルにおいて，
　ｘ方向にのびる読出用ワードラインおよび書込用ワードラインと，
　ｘ−ｙ平面のｙ方向にのびる一対の第１の書込用ビットラインおよびｘ−ｙ平面のｙ方向にのびる一対の第２の読出用ビットラインと，
　ここで，前記書込用ビットラインの各々は，前記読出用ビットラインの１つに隣接し，
　前記一対の書込用ビットラインの各々と隣接する読出用ビットラインの間にのびる前記ｘ−ｙ平面のビットラインシールド用ランナーと，
を有するメモリセル。」
　
＜　相違点　＞
・　相違点１
　本願補正発明は，「シールド用ランナーを固定電位に接続する手段」を有するものであるのに対し，当該構成を有することについて，引用発明には開示されていない点。
　
・　相違点２
　本願補正発明は，「読出用ワードラインと書込用ワードラインの間にのびるワードラインのシールド用ランナー」及び「ワードラインのシールド用ランナーを，固定電位に接続する手段」を有するものであるのに対し，引用発明は上記構成を有していない点。
　
（５）　相違点についての判断
（５−１）　相違点１について
　引用発明は，書き込みビット線Ｂｗ１と読み出しビット線Ｂｒ１との間，並びに書き込みビット線Ｂｗ２と読み出しビット線Ｂｒ２との間に，上記各ビット線と同一層で形成されたアルミニウム配線を上記各ビット線と平行に延設してなるグランド線ＧＮＤを構成し，それによって，上記読み出しビット線Ｂｒ１及びＢｒ２（本願補正発明の「一対の第２の読出用ビットライン」に相当。）を上記書き込みビット線Ｂｗ１及びＢｗ２（本願補正発明の「一対の第１の書込用ビットライン」に相当。）からシールドするという所期の目的効果を達成するものであるから，引用発明は，上記グランド線ＧＮＤを固定電位である接地電位に接続する手段を有していると理解するのが自然である。
　そうすると，上記グランド線ＧＮＤを固定電位である接地電位に接続する手段は，引用発明に開示されていなくとも，引用発明が実質的に有しているものである。
　したがって，上記相違点１に係る構成は，本願補正発明と引用発明との実質的な相違点ではない。
　
（５−２）　相違点２について
ア　　本願の優先権主張の日前に日本国内で頒布された，特開平０５−２２６３４０号公報（以下「引用例２」という。）には，第３図とともに次の記載がある。
　
「【０００９】【課題を解決するための手段】前記目的を達成するために，
本発明は，所定のメモリセルより構成されるメモリアドレスブロックと，前記メモリアレイブロックを動作させる信号を提供する周辺回路とを有する半導体メモリ装置であって，前記周辺回路内に存在する多数の信号線の間に所定のノイズ遮蔽用の配線を具備し，所定の信号線の遷移動作時にノイズの発生が抑制され，チップの誤動作が防止されることを特徴とする。
【００１０】（前略）前記の遮蔽用の配線は任意の電圧に継続的に維持され，これはフローティング状態のような電圧状態や，電源電圧または接地電圧に連結される状態である。
【００１１】
【実施例】以下，添付の図面を参照して本発明の一実施例を詳細に説明する。
本発明による所定の第１および第２信号線の間に挿入される遮蔽用の配線は，チップ内のメモリアレイブロックの周辺回路に存在する各信号線の間に設置されることを特徴とする。
（中略）
【００１２】
本発明による信号線の配置・配線方法の一実施例を図３に図示した。そして，図３の等価回路を図４Ａに図示した。図３の構成上の斜線ブロックＳ１，Ｓ２，Ｓ３が遮蔽用の配線である。前記の構成では遮蔽用の配線が３個のみ図示されているが，これは一実施例にすぎないものであり，実際に半導体メモリ装置の実現時には，これはチップ内のメモリアレイブロックの周辺回路に存在する各信号線の間毎に設置される。図示の構成によって容易に理解できるように，例えば信号線φ１の遷移動作時に，前記信号線φ１に隣接した信号線φ２への前記信号線φ１の遷移動作の影響を挿入されている遮蔽用の配線であるＳ１ブロックによって従来の回路の場合より軽減できる。そして，これは信号線φ３やφ４の場合にも同様であり，例えば信号線φ２の遷移動作時にも同様な効果が発生する。
　
イ　　上記アで摘記した事項から，引用例２には，半導体メモリ装置において，隣接した信号線の間に，電源電位，接地電位等の固定電位に接続されたノイズ遮蔽用の配線を具備することにより，所定の信号線の遷移動作時にノイズの発生を抑制し，チップの誤動作を防止することが記載されている。
　
ウ　　そうすると，引用発明において，所定の信号線の遷移動作時にノイズの発生を抑制し，チップの誤動作を防止できるようにするために，「読み出しビット線Ｂｒ１及びＢｒ２」（本願補正発明の「一対の第２の読出用ビットライン」に相当。），並びに「書き込みビット線Ｂｗ１及びＢｗ２」（本願補正発明の「一対の第１の書込用ビットライン」に相当。）以外の信号線についても，隣接した信号線の間に，電源電位，接地電位等の固定電位に接続されたノイズ遮蔽用の配線を具備させることは，引用例２に記載の教示に基づいて，当業者が容易に着想し得ることである。
　したがって，引用発明における信号線の一種である，「書き込みを行うワード線Ｗｗ」（本願補正発明の「書込用ワードライン」に相当。）とこれに隣接する「読み出しを行うワード線Ｗｒ」（本願補正発明の「読出用ワードライン」に相当。）との間に，固定電位に接続されたノイズ遮蔽用の配線を形成することは，引用例２に記載の教示に基づいて，当業者が容易に想到し得ることといえる。
　
エ　　上記のとおりであるから，引用発明において，上記「書き込みを行うワード線Ｗｗ」と上記「読み出しを行うワード線Ｗｒ」との間にのびる「ワードラインのシールド用ランナー」，及び「ワードラインのシールド用ランナーを，固定電位に接続する手段」を有する構成（相違点２に係る構成）とすることは，引用例２記載の教示を適用することにより，当業者が容易に想到し得ることである。
　
（６）　まとめ
　以上のとおり，上記相違点１に係る構成は，本願補正発明と引用発明との実質的な相違ではなく，また，上記相違点２に係る構成は，引用発明において，引用例２記載の教示を適用することにより，当業者が容易に想到し得ることであるから，本願補正発明は，引用例１及び引用例２記載の発明に基づいて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。
　したがって，本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものである。
　
４　むすび
　以上検討したとおり，本件補正は，平成１４年法律第２４号附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に規定する要件を満たしておらず，また，仮に当該要件を満たすものであったとしても，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから，いずれにしても，本件補正は，特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明１の新規性及び本願発明２の容易想到性について
　
１　本願発明１及び本願発明２について
　平成１９年３月２０日付けの手続補正書による手続補正は上記の通り却下されたので，本願の請求項１〜４に係る発明は，平成１７年７月５日付けの手続補正書に記載されたとおりのものであり，その請求項１及び請求項２の記載は，次のとおりである。（以下，本願の請求項１に係る発明を「本願発明１」，本願の請求項２に係る発明を「本願発明２」という。）
　
「　【請求項１】　ｘ−ｙ方向にアクセスラインを具備したメモリセルにおいて，
　（Ａ）ｘ方向にのびる読出用ワードラインおよび書込用ワードラインと，
　（Ｂ）ｘ−ｙ平面のｙ方向にのびる一対の第１の書込用ビットラインおよびｘ−ｙ平面のｙ方向にのびる一対の第２の読出用ビットラインと，
　ここで，前記書込用ビットラインの各々は，前記読出用ビットラインの１つに隣接し，
　（Ｃ）前記一対の書込用ビットラインの各々と隣接する読出用ビットラインの間にのびる前記ｘ−ｙ平面のビットラインシールド用ランナーと，
　（Ｄ）前記シールド用ランナーを固定電位に接続する手段と
を有することを特徴とするメモリセル。
　
　　【請求項２】　前記固定電位は，ＶＤＤであることを特徴とする請求項１記載のメモリセル。　」
　
　なお，請求項１の「第一の書込用ビットライン」は，「第１の書込用ビットライン」と表記を改め，請求項１の「前記ｘ−ｙ平均」は，「前記ｘ−ｙ平面」の誤記であると認めて，本願発明１を上記のように認定した。
　
２　引用発明
　引用発明は，上記第２の３（３）の（３−１）で認定したとおりである。
　
３　本願発明１の新規性について
（１）　対比
　前記第２の１から明らかなように，本願発明１は，本願補正発明から，平成１９年３月２０日付け手続補正の補正事項３で付加した発明特定事項（本願補正発明と引用発明との相違点２に相当する。）を取り除いたものであるので，本願発明１と引用発明とは，下記の点で相違し，その余の点で一致する。
　
・　相違点
　本願発明１は，「シールド用ランナーを固定電位に接続する手段」を有するものであるのに対し，当該構成を有することについて，引用発明には開示されていない点。
　
（２）　判断
　前記第２の３（５）の（５−１）で検討したとおり，上記相違点に係る構成は，引用発明が実質的に有している構成であり，本願発明１と引用発明との実質的な相違点であるということはできない。
　
　そうすると，本願発明１と引用発明（引用例１に記載された発明）とは，
　
「　ｘ−ｙ方向にアクセスラインを具備したメモリセルにおいて，
　ｘ方向にのびる読出用ワードラインおよび書込用ワードラインと，
　ｘ−ｙ平面のｙ方向にのびる一対の第１の書込用ビットラインおよびｘ−ｙ平面のｙ方向にのびる一対の第２の読出用ビットラインと，
　ここで，前記書込用ビットラインの各々は，前記読出用ビットラインの１つに隣接し，
　前記一対の書込用ビットラインの各々と隣接する読出用ビットラインの間にのびる前記ｘ−ｙ平面のビットラインシールド用ランナーと，
　前記シールド用ランナーを固定電位に接続する手段と
を有するメモリセル。　」
　
である点で一致し，結局，両者は同一発明であることに帰着する。
　
　したがって，本願発明１は，引用例１に記載された発明である。
　
４　本願発明２の容易想到性について
（１）　対比
　本願発明２は，本願発明１に対し，「前記固定電位は，ＶＤＤである」という限定を付したものであるので，本願発明２と引用発明との実質的な相違点は，次の点のみとなる。
　
　・　相違点
　本願発明２は，「ビットラインシールド用ランナー」がＶＤＤに接続されるものであるのに対し，引用発明は，グランド線ＧＮＤによって，「読み出しビット線」（本願発明２の「読出用ビットライン」に相当。）を「書き込みビット線」（本願発明２の「書込用ビットライン」に相当。）からシールドするものである点。
　
（２）　判断
　マルチポートＳＲＡＭのようなメモリ装置において，信号線間に固定電位に接続された導電層からなるダミーパターンを配置することにより，一方の信号線を他方の信号線からシールドする際に，上記ダミーパターンを電源線ＶＤＤ又はグランド線ＧＮＤに接続することは，当該技術分野では良く知られた事項である。
　例えば，原査定の拒絶の理由に引用され，本願の優先権主張の日前に日本国内で頒布された特開平０９−００７３７３号公報には，第１７図及び第１８図とともに次の記載がある。
　
「【００３２】第８の実施例
図１７は，本発明の第８の実施例を示すマルチポートＳＲＡＭの断面図であり，図１２に共通する要素には，共通の符号が付されている。
このマルチポートＳＲＡＭでは，異なる第２及び第４配線層に形成されたビット線対ＷＢＬ，ＷＢＬ／とビット線対ＲＢＬ，ＲＢＬ／との間に，導電層７１を設けている。
（中略）
以上のように，この第８の実施例では，ビット線対ＷＢＬ，ＷＢＬ／とビット線対ＲＢＬ，ＲＢＬ／との間に，導電層７１を設けている。そのため，ビット線対ＷＢＬ，ＷＢＬ／とビット線対ＲＢＬ，ＲＢＬ／との間の電気力線がカットされる。よって，ビット線対ＷＢＬ，ＷＢＬ／とビット線対ＲＢＬ，ＲＢＬ／間のカップリング容量が，第４の実施例よりも，さらに低減できる。
（中略）
【００３３】第９の実施例
図１８は，本発明の第９の実施例を示すマルチポートＳＲＡＭの平面図である。このマルチポートＳＲＡＭでは，第８の実施例における導電層７１をダミーパターン７２とし，そのダミーパターン７２を，このマルチポートＳＲＡＭの電源線Ｖｄｄ或いはグランド線ＧＮＤに接続している。これにより，ダミーパターン７２の電位が電源電位あるい接地電位に固定され，ビット線対ＷＢＬ，ＷＢＬ／とビット線対ＲＢＬ，ＲＢＬ／との間のアイソレーションを，より確実にする。
（中略）
以上のように，この第９の実施例では，ダミーパターン７２を，ビット線対ＷＢＬ，ＷＢＬ／とビット線対ＲＢＬ，ＲＢＬ／との間に形成し，それ電源線Ｖｄｄ或いはグランド線ＧＮＤに接続している。第８の実施例と同様にダミーパターン７２は電気力線がカットすると共に，ビット線対ＷＢＬ，ＷＢＬ／とビット線対ＲＢＬ，ＲＢＬ／の間に一定の電位を設定する。よって，ビット線対ＷＢＬ，ＷＢＬ／とビット線対ＲＢＬ，ＲＢＬ／との間のアイソレーションが，より確実になる。
　
　そうすると，引用発明において，上記「読み出しビット線」を上記「書き込みビット線」からシールドする構成として，「グランド線ＧＮＤ」に代えて電源線であるＶＤＤに接続された導電層を用いることは，当業者における設計事項にすぎない。
　したがって，本願発明２は，引用発明（引用例１記載の発明）に基づいて，当業者が容易に発明をすることができたものである。
　
　
第４　結言
　
　以上のとおり，本願の請求項１に係る発明は，特許法第２９条第１項３号に掲げる発明に該当し，特許法第２９条第１項の規定により特許を受けることができず，また，本願の請求項２に係る発明は，特許法第２９条第２項の規定により特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。
　
　よって，結論のとおり審決する。