【事件の表示】
　特願２００３−　２８４１３「不揮発性半導体記憶装置」拒絶査定不服審判事件〔平成１６年　８月２６日出願公開、特開２００４−２４１５５８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１５年２月５日の出願であって，平成１８年１２月１１日付けの拒絶理由通知に対して，平成１９年２月１６日に手続補正書が提出され，同年３月７日付けで拒絶査定がなされ，これに対し，同年４月１２日に審判請求がなされるとともに，同年５月１４日に手続補正書が提出されたものである。
　
　
第２　平成１９年５月１４日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定
　
［補正却下の決定の結論］
　本件補正を却下する。
　
［理由］
１　本件補正の内容
　本件補正は，特許請求の範囲と発明の詳細な説明を補正するものであり，補正後の特許請求の範囲の請求項１，２については，以下のとおりである。
　
〈補正事項ａ〉
　補正前の請求項１の「所定の線幅を有し，行方向に配列される複数のワード線と，
　該ワード線と直交する列方向に配列される複数のビット線と，
　それぞれ前記複数のビット線に対応して，前記列方向に配列され，かつ前記複数のワード線のいずれかにより，それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと，
　それぞれ前記複数のビット線に対応して，該メモリセルトランジスタの配列の一端側に，前記列方向に隣接して複数個配置され，前記配列されたメモリセルトランジスタを選択する第１の選択トランジスタと，
　前記列方向に複数個配置された該第１の選択トランジスタのそれぞれに対応して，前記行方向に複数配置された第１の選択ゲート配線であって，少なくとも１本の選択ゲート線の線幅は前記所定の線幅と同一の線幅を有する第１の選択ゲート線と，
　前記複数のビット線それぞれに対応して設けられたコンタクトと
　を備えることを特徴とする不揮発性半導体記憶装置。」を，
補正後の請求項１の「行方向に配列される複数のワード線と，
　該ワード線と直交する列方向に配列される複数のビット線と，
　前記列方向に配列され，ソース領域，ドレイン領域，およびゲート電極を有し，かつ前記複数のワード線のいずれかにより，それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと，
　該メモリセルトランジスタの配列の一端側に，前記列方向に隣接して複数個配置され，前記配列されたメモリセルトランジスタを選択する第１の選択トランジスタと，
　前記複数の第１の選択トランジスタのそれぞれのゲート電極に接続され，前記行方向に延伸して複数本配置され，前記ワード線の線幅と同一の線幅を有する第１の選択ゲート線と，
　前記複数のビット線それぞれに接続されたビット線コンタクトと
　を備え，
　前記複数の第１の選択ゲート線には，それぞれ異なる電位が供給されることを特徴とする不揮発性半導体記憶装置。」と，
補正後の請求項２の「行方向に配列される複数のワード線と，
　該ワード線と直交する列方向に配列される複数のビット線と，
　前記列方向に配列され，ソース領域，ドレイン領域，およびゲート電極を有し，かつ前記複数のワード線のいずれかにより，それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと，
　該メモリセルトランジスタの配列の一端側に，前記列方向に隣接して複数個配置され，前記配列されたメモリセルトランジスタを選択する第１の選択トランジスタと，
　前記複数の第１の選択トランジスタのそれぞれのゲート電極に接続され，前記行方向に延伸して複数本配置され，前記ワード線の線幅と同一の線幅を有する第１の選択ゲート線と，
　前記複数のビット線それぞれに接続されたビット線コンタクトと
　を備え，
　前記複数の第１の選択ゲート線には，それぞれ同電位が供給されることを特徴とする不揮発性半導体記憶装置。」に補正する。
　
２　補正目的の適否
補正事項ａについて
　補正事項ａについての補正は，補正前の請求項１に，「複数の第１の選択ゲート線には，それぞれ異なる電位が供給される」構成を追加して補正後の請求項１とする補正事項と，補正前の請求項１に「複数の第１の選択ゲート線には，それぞれ同電位が供給される」構成を追加して，補正後の請求項２とする補正事項を含むものであるから，この補正は，補正前の請求項１が，補正後の請求項１と補正後の請求項２となり，請求項数を増加するものである。また，この補正は，補正前の引用形式の請求項を独立形式の請求項に変更する場合に該当するものではない。
　したがって，補正事項ａについての補正は，請求項の削除，特許請求の範囲の減縮，誤記の訂正，明りょうでない記載の釈明のいずれを目的とするものにも該当しない。
　
　したがって，特許請求の範囲についての本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明 
１　以上のとおり，本件補正は却下されたので，本願の請求項１に係る発明（以下「本願発明」という。）は，本件補正前の請求項１（平成１９年２月１６日に提出された手続補正書により補正された請求項１）に記載された，次のとおりのものである。 
　
【請求項１】
「所定の線幅を有し，行方向に配列される複数のワード線と，
　該ワード線と直交する列方向に配列される複数のビット線と，
　それぞれ前記複数のビット線に対応して，前記列方向に配列され，かつ前記複数のワード線のいずれかにより，それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと，
　それぞれ前記複数のビット線に対応して，該メモリセルトランジスタの配列の一端側に，前記列方向に隣接して複数個配置され，前記配列されたメモリセルトランジスタを選択する第１の選択トランジスタと，
　前記列方向に複数個配置された該第１の選択トランジスタのそれぞれに対応して，前記行方向に複数配置された第１の選択ゲート配線であって，少なくとも１本の選択ゲート線の線幅は前記所定の線幅と同一の線幅を有する第１の選択ゲート線と，
　前記複数のビット線それぞれに対応して設けられたコンタクトと
　を備えることを特徴とする不揮発性半導体記憶装置。」
　
２　引用例の記載と引用発明
（１）引用例の記載
　原査定の拒絶の理由に引用された，本願の出願前に日本国内において頒布された刊行物である特開平８−６４６９９号公報（以下「引用例」という。）には，図１８，図１９，図２３，図２４とともに，従来技術として次の記載がある。
　
・「【０００１】
【産業上の利用分野】本発明は，不揮発性半導体記憶装置に係わり，特に
ＭＯＳトランジスタ構造のメモリセル
【０００２】
【従来の技術】近年，電気的書換可能でかつ高集積化可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）として，複数のメモリセルを１ユニットとして，これにデータ線を接続し，データ線とのコンタクトの数を減らして高集積化を図った構造のＥＥＰＲＯＭが知られている。
例えば，複数のメモリセルを直列接続したＮＡＮＤセル型ＥＥＰＲＯＭがある。この記憶装置は，複数のメモリセルをそれらのソース，ドレインを隣接するもの同士で共用する形で直列接続し，一単位としてビット線に接続することにより構成されている。メモリセルは通常，電荷蓄積層としての浮遊ゲートと制御ゲートが積層されたＦＥＴＭＯＳ構造を有する。
ＮＡＮＤセルのドレイン側は選択トランジスタを介してビット線（データ線）に接続され，ソース側はやはり選択トランジスタを介してソース線（基準電位配線）に接続される。各メモリセルの制御ゲートは，引き出し線（制御ゲート線）に連続的に接続されてワード線となる
【０００３】ところでビット線はメモリセルユニットの上を絶縁膜を介して制御ゲート線と直交する形で形成される。高集積化に伴い単位セルの寸法が微細化するとともに，ビット線の幅も狭まり，メモリセルユニットとコンタクトする面積の確保が難しくなってきている。そこで隣接する複数のメモリセルユニットに同一のビット線を接続し，それぞれのメモリセルユニットに接続された複数の選択トランジスタを使用して，いずれかのメモリセルユニットを選択する方法が考案されている。
【０００４】
図１８はこの種のＮＡＮＤセル型ＥＥＰＲＯＭのメモリセル部の概略構成を示す平面図であり，８個のメモリセルＭ
11
〜Ｍ
24
と８個の選択トランジスタＳ
11
〜Ｓ
24
が２列に平行配列されたＮＡＮＤセルが示されている。ＣＧ１〜ＣＧ４は制御ゲート線，ＳＧ１〜ＳＧ４は選択ゲート線，８は前記制御ゲート線と選択ゲート線上に絶縁層を介して隔離して形成されたビット線（ＢＬ）をそれぞれ表す。８ａはビット線８がメモリセル部と電気的に接続するビット線コンタクト部である。２列のメモリセルユニットは，素子分離領域１０によって分離されており，この２列のメモリセルユニットに共通に接続されるビット線は，そのコンタクト部８ａにおいて十分なコンタクト面積を確保できる。
【０００５】前記８個の選択トランジスタの内，Ｓ11，Ｓ14，Ｓ22，Ｓ23はエンハンスメントタイプトランジスタで，またＳ12，Ｓ13，Ｓ21，Ｓ24はディプリーションタイプトランジスタで構成され，選択ゲート信号でいずれかの列が選択されるようになっている。
【０００６】
図１９は図１８の矢視Ａ−Ａ’線に沿った断面図で，ｎ型シリコン基板１に形成されたｐ型ウェル２の一部が示されている。ＮＡＮＤセルを構成するメモリセルＭ
11
〜Ｍ
14
は，ｐ型ウェル２上に第１ゲート絶縁膜を介して多結晶シリコン膜による浮遊ゲート４（４
1
 〜４
4
 ）が形成され，さらにその上に第２ゲート絶縁膜を介して多結晶シリコン膜による制御ゲート６（６
1
 〜６
4
 ）が形成され，ｐ型ウェル２内に形成されたｎ型拡散層９をソース・ドレインとすることにより構成されている。各メモリセルの制御ゲート６は，行方向に連続的に形成されてワード線になる（図１８のＣＧ１〜ＣＧ４）。各メモリセル間には，ソース・ドレインとなる前記ｎ型拡散層９が形成され，ソース・ドレインを隣接するセル同士で共用する形で直列接続されて，ＮＡＮＤセルが構成されている
【０００７】
選択トランジスタＳ
11
〜Ｓ
14
も同様に，ｐ型ウェル２上に第１ゲート絶縁膜よりも厚い第１’ゲート絶縁膜を介して多結晶シリコン膜による第１ゲート４０（４０
1
 〜４０
4
 ）が形成され，さらに第２’ゲート絶縁膜を介して多結晶シリコン膜による第２ゲート６０（６０
1
 〜６０
4
 ）が形成され，これら二つのゲート線が不図示の場所で接続されて選択ゲートとなる。第１ゲート４０と第２ゲート６０は，メモリセル部の浮遊ゲート４および制御ゲート６とそれぞれ同時に形成される。ビット線コンタクト８ａは，ｎ型拡散層９と同時に形成されたｎ型拡散層９ａ（ビット線拡散層）に接続されている。
・「【００１１】
さらにゲート電極とトレンチ分離が自己整合的に形成される場合がある。図２３はこのような場合のメモリセル部の平面図である。図１８とほぼ同一の構成であるがメモリセルの浮遊ゲートの形成領域を表す斜線部が素子分離領域１１０にはみだしていないのが特徴である。
選択トランジスタＳ
11
〜Ｓ
14
は，ｐ型ウェル１０２上に第１’ゲート絶縁膜１３０を介して多結晶シリコン膜による第１ゲート１４０（１４０
1
 〜１４０
4
 ）が形成され，その上に多結晶シリコン膜による第２ゲート１６０（１６０
1
 〜１６０
4
 ）が直接形成され，積層型の選択ゲートとなっている。
　
（２）引用発明
　上記（１）によれば，引用例には，次の発明（以下「引用発明」という。）が記載されているといえる。
　
「行方向に形成された複数のワード線ＣＧ１〜ＣＧ４と，
　前記ワード線ＣＧ１〜ＣＧ４と直交する列方向に形成された複数のビット線（ＢＬ）と，
　前記ビット線（ＢＬ）に対応して前記列方向に２列に平行配列され，電荷蓄積層としての浮遊ゲート４（４１〜４４）と前記行方向に連続的に形成されて前記ワード線ＣＧ１〜ＣＧ４となる制御ゲート６（６１〜６４）を有するＭＯＳトランジスタ構造のメモリセルＭ１１〜Ｍ２４と，
　前記ビット線（ＢＬ）に対応して前記メモリセルＭ１１〜Ｍ２４の配列の一端側に前記列方向に２個ずつ配列された選択トランジスタＳ１１，Ｓ１２，Ｓ２１，Ｓ２２と，
　前記列方向に前記２個ずつ配列された選択トランジスタＳ１１，Ｓ１２，Ｓ２１，Ｓ２２の各々に，前記行方向に設けられた２本の選択ゲート線ＳＧ１，ＳＧ２と，
　前記複数のビット線（ＢＬ）のそれぞれに対応して設けられたビット線コンタクト部８ａと
　を備えることを特徴とする不揮発性半導体記憶装置。」
　
３　対比
（１）本願発明と引用発明とを対比する。
　ア　引用発明の「ワード線ＣＧ１〜ＣＧ４」は，引用例の図１８及び図２３の記載を参照すると，所定の線幅を有することは明らかであるから，引用発明の「行方向に形成された複数のワード線ＣＧ１〜ＣＧ４」は，本願発明の「所定の線幅を有し，行方向に配列される複数のワード線」に相当する。
　イ　引用発明の「前記ワード線ＣＧ１〜ＣＧ４と直交する列方向に形成された複数のビット線（ＢＬ）」は，本願発明の「該ワード線と直交する列方向に配列される複数のビット線」に相当する。
　ウ　引用発明の「前記ワード線ＣＧ１〜ＣＧ４となる制御ゲート６（６１〜６４）」，「電荷蓄積層としての浮遊ゲート４（４１〜４４）」，「ＭＯＳトランジスタ構造のメモリセルＭ１１〜Ｍ２４」は，それぞれ，本願発明の「前記複数のワード線のいずれか」，「電荷蓄積層」，「メモリセルトランジスタ」に対応する。また，引用発明の「ＭＯＳトランジスタ構造のメモリセルＭ１１〜Ｍ２４」は，前記ビット線（ＢＬ）に対応して前記列方向に２列に平行配列されているが，少なくとも前記ビット線（ＢＬ）に対応して前記列方向に配列されていることは明らかである。したがって，引用発明の「前記ビット線（ＢＬ）に対応して前記列方向に２列に平行配列され，電荷蓄積層としての浮遊ゲート４（４１〜４４）と前記行方向に連続的に形成されて前記ワード線ＣＧ１〜ＣＧ４となる制御ゲート６（６１〜６４）を有するＭＯＳトランジスタ構造のメモリセルＭ１１〜Ｍ２４」は，本願発明の「それぞれ前記複数のビット線に対応して，前記列方向に配列され，かつ前記複数のワード線のいずれかにより，それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタ」に相当する。
　エ　引用発明の「２個」，「選択トランジスタＳ１１，Ｓ１２，Ｓ２１，Ｓ２２」は，それぞれ，本願発明の「複数個」，「第１の選択トランジスタ」に対応し，また，引用発明の「選択トランジスタＳ１１，Ｓ１２，Ｓ２１，Ｓ２２」は，配列されたＭＯＳトランジスタ構造のメモリセルＭ１１〜Ｍ２４を選択することは明らかであるから，引用発明の「前記ビット線（ＢＬ）に対応して前記メモリセルの配列の一端側に前記列方向に２個ずつ配列された選択トランジスタＳ１１，Ｓ１２，Ｓ２１，Ｓ２２」は，本願発明の「それぞれ前記複数のビット線に対応して，該メモリセルトランジスタの配列の一端側に，前記列方向に隣接して複数個配置され，前記配列されたメモリセルトランジスタを選択する第１の選択トランジスタ」に相当する。
　オ　引用発明の「選択ゲート線ＳＧ１，ＳＧ２」は，本願発明の「第１の選択ゲート線」に対応するから，引用発明の「前記列方向に２個ずつ配列された選択トランジスタＳ１１，Ｓ１２，Ｓ２１，Ｓ２２の各々に，前記行方向に設けられた２本の選択ゲート線ＳＧ１，ＳＧ２」は，本願発明の「前記列方向に複数個配置された該第１の選択トランジスタのそれぞれに対応して，前記行方向に複数配置された第１の選択ゲート配線であ」る「第１の選択ゲート線」に相当する。
　カ　引用発明の「ビット線コンタクト部８ａ」は，本願発明の「コンタクト」に対応するから，引用発明の「前記複数のビット線（ＢＬ）のそれぞれに対応して設けられたビット線コンタクト部８ａ」は，本願発明の「前記複数のビット線それぞれに対応して設けられたコンタクト」に相当する。
　
（２）そうすると，本願発明と引用発明の一致点と相違点は，次のとおりとなる。
　
《一致点》
「所定の線幅を有し，行方向に配列される複数のワード線と，
　該ワード線と直交する列方向に配列される複数のビット線と，
　それぞれ前記複数のビット線に対応して，前記列方向に配列され，かつ前記複数のワード線のいずれかにより，それぞれ電荷蓄積状態を制御される電荷蓄積層を有するメモリセルトランジスタと，
　それぞれ前記複数のビット線に対応して，該メモリセルトランジスタの配列の一端側に，前記列方向に隣接して複数個配置され，前記配列されたメモリセルトランジスタを選択する第１の選択トランジスタと，
　前記列方向に複数個配置された該第１の選択トランジスタのそれぞれに対応して，前記行方向に複数配置された第１の選択ゲート配線である，第１の選択ゲート線と，
　前記複数のビット線それぞれに対応して設けられたコンタクトと
　を備えることを特徴とする不揮発性半導体記憶装置。」
　
《相違点》
　本願発明は，「少なくとも１本の選択ゲート線の線幅は」ワード線の線幅である「前記所定の線幅と同一の線幅を有する」のに対して，引用発明は，「２本の選択ゲート線ＳＧ１，ＳＧ２」の線幅が不明である点。
　
４　相違点についての判断
　（１）　引用例の図１８，図１９，図２３，図２４には，いずれも選択ゲート線ＳＧ１，ＳＧ２とワード線ＣＧ１〜ＣＧ４とが記載されている。
　そして，これらの図面を参照すると，図面上では，選択ゲート線ＳＧ１，ＳＧ２の線幅とワード線ＣＧ１〜ＣＧ４の線幅とが，ほぼ等しいものとして図示されており，また，引用例には，選択ゲート線ＳＧ１，ＳＧ２の線幅とワード線ＣＧ１〜ＣＧ４の線幅とを異ならせることについては，何ら記載されていない。
　したがって，引用例に接した当業者は，選択ゲート線ＳＧ１，ＳＧ２の線幅とワード線ＣＧ１〜ＣＧ４の線幅とを，ほぼ等しい線幅に設計する蓋然性が高いものと認められる。
　（２）　また，選択ゲート線の線幅とワード線の線幅とを，同一の線幅とすることは，以下の周知文献１〜３に記載されているように周知技術である。
　
　ア　周知文献１．特開平１１−１８６５２８号公報（図１３，及び，段落【０００９】の記載を参照）には，次の記載がある。
・「【０００９】このような構成のＮＡＮＤ型メモリセルアレイは，行方向と列方向ともに，フォトリソグラフィの限界解像度Ｆが適用されて，セルアレイの面積が極小化されている。すなわち，図１３に示すように，行方向の素子分離領域５（例えば，トレンチ）のＬ／Ｓ（ライン幅とスペース幅），
列方向のポリシリコン電極層（ワード線と選択ゲート線）のＬ／Ｓが，ともに限界解像度Ｆで形成されている
　上記において，「列方向のポリシリコン電極層（ワード線と選択ゲート線）のＬ／Ｓが，ともに限界解像度Ｆで形成されている」から，「選択ゲート線」の線幅と「ワード線」の線幅とは，いずれも「限界解像度Ｆ」であり，同一の線幅である。
　
　イ　周知文献２．特開２００１−１６８３０４号公報（図７，図１０等，及び，段落【０１０２】〜【０１１９】の記載を参照）には，次の記載がある。
・図７や図１０には，「Ｙｇ」が記載されており，「Ｙｇ」は，Ｙ方向の幅（長さ）であると認められる。
・そして，図７と図１０とを参照すると，周知文献２の「セレクトゲート線ＳＧ１，ＳＧ２」（例えば，段落【０１１３】）と，「制御ゲート層（ワード線）１８」（例えば，段落【０１１３】）とは，線幅がいずれも「Ｙｇ」であり，同一の線幅である。
　周知文献２の図７や図１０に記載の「Ｙｇ」は，本願発明の線幅に対応する。
　また，周知文献２の図７の「セレクトゲート線ＳＧ１，ＳＧ２」は，本願発明の「選択ゲート線」に対応し，「制御ゲート層（ワード線）１８」は，本願発明の「ワード線」に対応する。
　
　ウ　周知文献３．特開平１０−３０８５０２号公報（図１，図８，図１７，及び，段落【００３５】，【００３６】，【００４２】〜【００４５】，【００６１】，【００６２】の記載を参照）には，次の記載がある。
・「【００３５】上記構成において，メモリセルトランジスタＭＣ及び選択トランジスタＳＴの配列のピッチｄ1 は，積層ゲート配列のためのリソグラフィにおけるデザインルールに依存する。すなわち，このピッチｄ1 は，この積層ゲート配列の加工時の最小のデザインルールＦを持つリソグラフィ技術によって形成されたものとし，ｄ1 ＝２Ｆとする。ここで注目すべきは，積層ゲート配列の間隔ｄ2 は，積層ゲートの配列のピッチｄ1 の半分（つまりＦ）よりも小さくなっている。
【００３６】すなわち，この発明のメモリセルユニットは，上記最小のデザインルールＦに応じたピッチｄ1 の積層ゲート配列を有すると共に，この積層ゲートの加工幅をピッチｄ1 の距離（２Ｆ）に近付けるように大きくしていることにより，積層ゲート配列の間隔ｄ2 をデザインルールＦより小さくした構成となっている。」
・「【００４２】次に，第１ゲート６の部材上に，厚さが１５〜４０ｎｍの第２ゲート絶縁膜８を形成する。次に，第２ゲート絶縁膜８上に，厚さが１００〜４００ｎｍの第２ゲート９となる部材，例えば多結晶シリコンあるいは高融点金属等のシリサイドまたはこれらを積層したポリサイド構造の膜を堆積する。その後，ワード線及び選択ゲート線のマスク材となる第１の窒化膜１０を堆積させる（図４）。
【００４３】次に，第１の窒化膜１０をパターニングする。この際，デザインルールをＦとしたときに窒化膜１０の各線幅と配列の間隔はそれぞれＦで等しく加工される（図５）。次に，第２の窒化膜１１を全面に堆積する（図６）。次に，エッチバックにより，第１の窒化膜１０の各側壁部に第２の窒化膜１１を残す（図７）。
【００４４】その後，第１の窒化膜１０及びその各側壁部の第２の窒化膜１１をマスク材とし，ＲＩＥ法（Reactive Ion Etching）等の異方性エッチングを行うことによって，
第２ゲート９の部材，第２ゲート絶縁膜８及び第１ゲート６の部材を自己整合的に同時にエッチング加工する。
デザインルールをＦとしたとき，線幅ｄ3 が１．２Ｆ以上，配列間隔ｄ2 が０．８Ｆ以下となる積層ゲートの配列が形成される
【００４５】
このような積層ゲートの配列は，ＮＡＮＤセルの１つのメモリセルユニット，すなわち４個のメモリセルトランジスタＭＣとそれを挟む２つの選択トランジスタＳＴの各ゲートを構成する。
第２ゲート９は，メモリセルトランジスタＭＣにおいてはワード線を構成し，選択トランジスタＳＴにおいては選択ゲート線を構成する。
・「【００６１】その後，第１の窒化膜１０及びその各側壁部の第２の窒化膜１１をマスク材とし，ＲＩＥ法（Reactive Ion Etching）等の異方性エッチングによって，第２ゲート９の部材，第３ゲート絶縁膜２５，第２ゲート絶縁膜８及び第１ゲートの部材６を自己整合的に同時にエッチング加工する。この結果，デザインルールをＦとして，線幅が１．２Ｆ以上，配列間隔が０．８Ｆ以下となるゲートの配列が形成される（図１７）。
【００６２】このようなゲートの配列は，ＮＡＮＤセルの１つのメモリセルユニット，すなわち４個のメモリセルトランジスタＭＣとそれを挟む２つの選択トランジスタＳＴの各ゲートを構成する。第１ゲート６は，メモリセルトランジスタＭＣにおいては電荷蓄積用のフローティングゲートとして機能する。第２ゲート絶縁膜８，第２ゲート９は，隣接するメモリセルユニットに連続している。なお，第２ゲート９は，メモリセルトランジスタＭＣにおいてはワード線を構成し，選択トランジスタＳＴにおいては選択ゲート線を構成する。」
　上記において，「第２ゲート９の部材，第２ゲート絶縁膜８及び第１ゲート６の部材を自己整合的に同時にエッチング加工」して，「デザインルールをＦとしたとき，線幅ｄ3 が１．２Ｆ以上，配列間隔ｄ2 が０．８Ｆ以下となる積層ゲートの配列が形成される」こと，「このような積層ゲートの配列は，ＮＡＮＤセルの１つのメモリセルユニット，すなわち４個のメモリセルトランジスタＭＣとそれを挟む２つの選択トランジスタＳＴの各ゲートを構成する」こと，及び「第２ゲート９は，メモリセルトランジスタＭＣにおいてはワード線を構成し，選択トランジスタＳＴにおいては選択ゲート線を構成する」こと（いずれも，段落【００４４】，【００４５】）から，「選択ゲート線」の「線幅」と「ワード線」の「線幅」とは，いずれも「線幅ｄ3 」であり，同一の線幅である。
　
　（３）　そうすると，引用発明の「２本の選択ゲート線ＳＧ１，ＳＧ２」のうちの少なくとも１本の選択ゲート線の線幅について，引用例の図１８等に図示されているワード線ＣＧ１〜ＣＧ４の線幅とほぼ等しい線幅を，上記周知技術にあるように，ワード線の線幅と同一の線幅に設定することにより，本願発明のごとく，「少なくとも１本の選択ゲート線の線幅は前記所定の線幅と同一の線幅を有する」構成となすことは，当業者が適宜なし得た程度のことである。
　
第４　結言 
　以上のとおり，本願発明は，引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により，特許を受けることができない。 したがって，本願は，他の請求項について検討するまでもなく，拒絶すべきものである。
　
　よって，結論のとおり審決する。