(57)【要約】【解決手段】基準電圧と映像信号電圧とをデータ線に交互に供給する信号出力回路は、  データ線が接続される出力ノード、  基準電圧が印加される基準電圧ノード、  入力される階調信号に応じて映像信号電圧を出力するソースアンプ、  ソースアンプの出力側と出力ノードとの間に設けられた第１スイッチ、  基準電圧ノードと出力ノードとの間に設けられた第２スイッチ、及び、  ソースアンプの電源供給経路に設けられた第３スイッチ、を含み、  行単位で表示素子を走査する走査期間内において、第１スイッチが非導通であり且つ第２スイッチが導通する状態と第１スイッチが導通し且つ第２スイッチが非導通である状態とが切り替えられ、  第３スイッチは、第１スイッチが導通状態とされる場合には導通状態とされ、第１スイッチが非導通状態とされる場合には非導通状態とされる。
2014077200.tif 000002
【特許請求の範囲】
【請求項１】
電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子が、行方向に延びる走査線と列方向に延びるデータ線とに接続された状態で２次元マトリクス状に配列された表示部、及び、
基準電圧と映像信号電圧とをデータ線に交互に供給する信号出力回路、
を備えており、
信号出力回路は、
データ線が接続される出力ノード、
基準電圧が印加される基準電圧ノード、
入力される階調信号に応じて映像信号電圧を出力するソースアンプ、
ソースアンプの出力側と出力ノードとの間に設けられた第１スイッチ、
基準電圧ノードと出力ノードとの間に設けられた第２スイッチ、及び、
ソースアンプの電源供給経路に設けられた第３スイッチ、
を含んでおり、
行単位で表示素子を走査する走査期間内において、第１スイッチが非導通であり且つ第２スイッチが導通する状態と第１スイッチが導通し且つ第２スイッチが非導通である状態とが切り替えられ、
第３スイッチは、第１スイッチが導通状態とされる場合には導通状態とされ、第１スイッチが非導通状態とされる場合には非導通状態とされる表示装置。
【請求項２】
信号出力回路は、
所定の電源電圧が印加される電源電圧ノード、及び、
電源電圧ノードと出力ノードとの間に設けられた第４スイッチ、
を更に備えており、
行単位で表示素子を走査する走査期間内において、第１スイッチが非導通であり且つ第２スイッチが導通する状態と第１スイッチが導通し且つ第２スイッチが非導通である状態との間に、第１スイッチ及び第２スイッチが非導通の状態で第４スイッチが導通状態とされる請求項１に記載の表示装置。
【請求項３】
信号出力回路は、
第４スイッチが導通状態となる時間の長さを制御することによって出力ノードに接続されるデータ線に印加されるプリチャージ電圧の値を制御するプリチャージ制御回路を更に備えている請求項２に記載の表示装置。
【請求項４】
プリチャージ制御回路は、階調信号の値に基づいて、第４スイッチが導通状態となる時間の長さを制御する請求項３に記載の表示装置。
【請求項５】
信号出力回路は、
階調信号の値に基づいてソースアンプのバイアス電流の値を制御するバイアス制御回路を更に備えている請求項１に記載の表示装置。
【請求項６】
バイアス制御回路は、階調信号の値に基づいてソースアンプのバイアス電流の値を制御する請求項５に記載の表示装置。
【請求項７】
信号出力回路は、外部のタイミングコントローラから送られるデータを受信する差動受信部を備えると共に、受信したデータに基づいて階調信号を生成するように構成されており、
差動受信部が有する差動増幅器の電源供給経路は、外部のタイミングコントローラが画像表示に寄与するデータを送信しているか否かを示す信号に基づいて、導通状態／非導通状態が制御される請求項１に記載の表示装置。
【請求項８】
電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子が、行方向に延びる走査線と列方向に延びるデータ線とに接続された状態で２次元マトリクス状に配列された表示部のデータ線に基準電圧と映像信号電圧とを交互に供給するために用いられる信号出力回路であって、
データ線が接続される出力ノード、
基準電圧が印加される基準電圧ノード、
入力される階調信号に応じて映像信号電圧を出力するソースアンプ、
ソースアンプの出力側と出力ノードとの間に設けられた第１スイッチ、
基準電圧ノードと出力ノードとの間に設けられた第２スイッチ、及び、
ソースアンプの電源供給経路に設けられた第３スイッチ、
を含んでおり、
行単位で表示素子を走査する走査期間内において、第１スイッチが導通し且つ第２スイッチが非導通である状態と第２スイッチが非導通であり且つ第２スイッチが導通する状態とが切り替えられ、
第３スイッチは、第１スイッチが導通状態とされる場合には導通状態とされ、第１スイッチが非導通状態とされる場合には非導通状態とされる、
信号出力回路。
【請求項９】
電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子が、行方向に延びる走査線と列方向に延びるデータ線とに接続された状態で２次元マトリクス状に配列された表示部、及び、
基準電圧と映像信号電圧とをデータ線に交互に供給する信号出力回路、
を備えており、
信号出力回路は、
データ線が接続される出力ノード、
基準電圧が印加される基準電圧ノード、
入力される階調信号に応じて映像信号電圧を出力するソースアンプ、
ソースアンプの出力側と出力ノードとの間に設けられた第１スイッチ、
基準電圧ノードと出力ノードとの間に設けられた第２スイッチ、及び、
ソースアンプの電源供給経路に設けられた第３スイッチ、
を含んでいる、
表示装置の駆動方法であって、
行単位で表示素子を走査する走査期間内において、第１スイッチが導通し且つ第２スイッチが非導通である状態と第２スイッチが非導通であり且つ第２スイッチが導通する状態とを切り替え、
第１スイッチが導通状態とされる場合には第３スイッチを導通状態とし、第１スイッチが非導通状態とされる場合には第３スイッチを非導通状態とする、
表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、表示装置および表示装置の駆動方法ならびに信号出力回路に関する。
【背景技術】
【０００２】
発光部を備えた表示素子、及び、係る表示素子を備えた表示装置が周知である。例えば、有機材料のエレクトロルミネッセンス（Electroluminescence：以下、ＥＬと略称する場合がある）を利用した有機エレクトロルミネッセンス発光部を備えた表示素子（以下、単に、有機ＥＬ表示素子と略称する場合がある）は、低電圧直流駆動による高輝度発光が可能な表示素子として注目されている。【０００３】
液晶表示装置と同様に、例えば、有機ＥＬ表示素子を備えた表示装置においても、駆動方式として、単純マトリクス方式、及び、アクティブマトリクス方式が周知である。アクティブマトリクス方式は、構造が複雑になるといった欠点はあるが、画像の輝度を高いものとすることができる等の利点を有する。アクティブマトリクス方式により駆動される有機ＥＬ表示素子にあっては、発光層を含む有機層等から構成された発光部に加えて、発光部を駆動するための駆動回路を備えている。【０００４】
有機エレクトロルミネッセンス発光部（以下、単に、発光部と略称する場合がある）を駆動するための回路として、例えば、２つのトランジスタと１つの容量部から構成された駆動回路（２Ｔｒ／１Ｃ駆動回路と呼ぶ）が、特開２００７−３１０３１１号公報（特許文献１）等から周知である。２Ｔｒ／１Ｃ駆動回路は、例えば後述する図２に示すように、書込みトランジスタＴＲWと駆動トランジスタＴＲDの２つのトランジスタ、及び、１つの容量部Ｃ1から構成されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−３１０３１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述したような表示素子を備えた表示装置を良好に動作させるためには、書込みトランジスタに接続されるデータ線に、信号出力回路から基準電圧と映像信号電圧とを交互に供給する必要がある（例えば、特許文献１の図４Ａ、図４Ｄおよび図４Ｆを参照）。一般に、映像信号電圧のみを供給する構成の信号出力回路に比べて、基準電圧と映像信号電圧とを交互に供給する構成の信号出力回路は消費電力が大きくなり易い。表示装置の低消費電力化を図るといった観点から、基準電圧と映像信号電圧とを交互に供給する構成の信号出力回路においても、消費電力を抑えるといったことが求められている。【０００７】
従って、本開示の目的は、消費電力を抑えることができる信号出力回路、係る信号出力回路を備えた表示装置およびその駆動方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記の目的を達成するための本開示の表示装置は、
電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子が、行方向に延びる走査線と列方向に延びるデータ線とに接続された状態で２次元マトリクス状に配列された表示部、及び、
基準電圧と映像信号電圧とをデータ線に交互に供給する信号出力回路、
を備えており、
信号出力回路は、
データ線が接続される出力ノード、
基準電圧が印加される基準電圧ノード、
入力される階調信号に応じて映像信号電圧を出力するソースアンプ、
ソースアンプの出力側と出力ノードとの間に設けられた第１スイッチ、
基準電圧ノードと出力ノードとの間に設けられた第２スイッチ、及び、
ソースアンプの電源供給経路に設けられた第３スイッチ、
を含んでおり、
行単位で表示素子を走査する走査期間内において、第１スイッチが非導通であり且つ第２スイッチが導通する状態と第１スイッチが導通し且つ第２スイッチが非導通である状態とが切り替えられ、
第３スイッチは、第１スイッチが導通状態とされる場合には導通状態とされ、第１スイッチが非導通状態とされる場合には非導通状態とされる表示装置である。【０００９】
上記の目的を達成するための本開示の信号出力回路は、
電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子が、行方向に延びる走査線と列方向に延びるデータ線とに接続された状態で２次元マトリクス状に配列された表示部のデータ線に基準電圧と映像信号電圧とを交互に供給するために用いられる信号出力回路であって、
データ線が接続される出力ノード、
基準電圧が印加される基準電圧ノード、
入力される階調信号に応じて映像信号電圧を出力するソースアンプ、
ソースアンプの出力側と出力ノードとの間に設けられた第１スイッチ、
基準電圧ノードと出力ノードとの間に設けられた第２スイッチ、及び、
ソースアンプの電源供給経路に設けられた第３スイッチ、
を含んでおり、
行単位で表示素子を走査する走査期間内において、第１スイッチが導通し且つ第２スイッチが非導通である状態と第２スイッチが非導通であり且つ第２スイッチが導通する状態とが切り替えられ、
第３スイッチは、第１スイッチが導通状態とされる場合には導通状態とされ、第１スイッチが非導通状態とされる場合には非導通状態とされる、
信号出力回路である。【００１０】
上記の目的を達成するための本開示の表示装置の駆動方法は、
電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子が、行方向に延びる走査線と列方向に延びるデータ線とに接続された状態で２次元マトリクス状に配列された表示部、及び、
基準電圧と映像信号電圧とをデータ線に交互に供給する信号出力回路、
を備えており、
信号出力回路は、
データ線が接続される出力ノード、
基準電圧が印加される基準電圧ノード、
入力される階調信号に応じて映像信号電圧を出力するソースアンプ、
ソースアンプの出力側と出力ノードとの間に設けられた第１スイッチ、
基準電圧ノードと出力ノードとの間に設けられた第２スイッチ、及び、
ソースアンプの電源供給経路に設けられた第３スイッチ、
を含んでいる、
表示装置の駆動方法であって、
行単位で表示素子を走査する走査期間内において、第１スイッチが導通し且つ第２スイッチが非導通である状態と第２スイッチが非導通であり且つ第２スイッチが導通する状態とを切り替え、
第１スイッチが導通状態とされる場合には第３スイッチを導通状態とし、第１スイッチが非導通状態とされる場合には第３スイッチを非導通状態とする、
表示装置の駆動方法である。
【発明の効果】
【００１１】
本開示に係る表示装置および表示装置の駆動方法ならびに信号出力回路によれば、基準電圧と映像信号電圧とをデータ線に交互に供給する信号出力回路における消費電力を抑えることができる。また、信号出力回路全体として熱設計上の余裕が増すので、信号出力回路を構成する半導体装置の高集積化およびコストダウンを図ることもできる。
【図面の簡単な説明】
【００１２】
【図１】図１は、第１の実施形態に係る表示装置の概念図である。
【図２】図２は、第ｎ番目のデータ線の駆動に寄与する信号出力回路の部分の構成を説明するための模式的なブロック図と、信号出力回路および走査回路ならびに電源部と第（ｍ，ｎ）番目の表示素子との接続関係を説明するための模式的な回路図とを示した図である。
【図３】図３は、ソースアンプの構造を説明するための模式的な回路図である。
【図４】図４は、ソースアンプの他の構成例を説明するための模式的な回路図である。
【図５】図５は、ソースアンプの更に他の構成例を説明するための模式的な回路図である。
【図６】図６は、信号出力回路の動作を説明するための模式的なタイミングチャートである。
【図７】図７は、表示部における表示素子を含む部分の模式的な一部断面図である。
【図８】図８は、第ｎ番目のデータ線の駆動に寄与する信号出力回路の部分の構成を説明するための模式的なブロック図と、信号出力回路および走査回路ならびに電源部と第（ｍ，ｎ）番目の表示素子との接続関係を説明するための模式的な回路図とを示した図である。
【図９】図９は、ソースアンプの構造を説明するための模式的な回路図である。
【図１０】図１０は、ソースアンプの他の構成例を説明するための模式的な回路図である。
【図１１】図１１は、ソースアンプの更に他の構成例を説明するための模式的な回路図である。
【図１２】図１２は、信号出力回路の動作を説明するための模式的なタイミングチャートである。
【図１３】図１３は、プリチャージ電圧を設定するためのルックアップテーブルの構造を説明するための表である。
【図１４】図１４は、バイアス電流を設定するためのルックアップテーブルの構造を説明するための表である。
【図１５】図１５は、第３の実施形態に係る信号出力回路の構成を説明するための模式的なブロック図である。
【図１６】図１６Ａは、タイミングコントローラと参考例の差動受信部との接続を説明するための模式的な回路図である。図１６Ｂは、参考例の差動受信部の回路図である。
【図１７】図１７Ａは、タイミングコントローラと第３の実施形態に係る差動受信部との接続を説明するための模式的な回路図である。図１７Ｂは、第３の実施形態に係る差動受信部の回路図である。
【図１８】図１８は、表示装置の動作を説明するための模式的なタイミングチャートである。
【図１９】図１９Ａ及び図１９Ｂは、表示素子の駆動回路を構成する各トランジスタの導通状態／非導通状態等を模式的に示す図である。
【図２０】図２０Ａ及び図２０Ｂは、図１９Ｂに引き続き、表示素子の駆動回路を構成する各トランジスタの導通状態／非導通状態等を模式的に示す図である。
【図２１】図２１Ａ及び図２１Ｂは、図２０Ｂに引き続き、表示素子の駆動回路を構成する各トランジスタの導通状態／非導通状態等を模式的に示す図である。
【図２２】図２２Ａ及び図２２Ｂは、図２１Ｂに引き続き、表示素子の駆動回路を構成する各トランジスタの導通状態／非導通状態等を模式的に示す図である。
【図２３】図２３Ａ及び図２３Ｂは、図２２Ｂに引き続き、表示素子の駆動回路を構成する各トランジスタの導通状態／非導通状態等を模式的に示す図である。
【図２４】図２４は、図２３Ｂに引き続き、表示素子の駆動回路を構成する各トランジスタの導通状態／非導通状態等を模式的に示す図である。
【図２５】図２５は、表示装置を構成する駆動回路の他の例を説明するための模式的な回路図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照して、実施形態に基づいて本開示を説明する。本開示は実施形態に限定されるものではなく、実施形態における種々の数値や材料は例示である。以下の説明において、同一要素または同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は、以下の順序で行う。
１．本開示に係る表示装置および表示装置の駆動方法ならびに信号出力回路、全般に関する説明
２．第１の実施形態
３．第２の実施形態、
４．第３の実施形態、その他
【００１４】
［本開示に係る表示装置および表示装置の駆動方法ならびに信号出力回路、全般に関する説明］
本開示の信号出力回路、本開示の表示装置を構成する信号出力回路、あるいは本開示の表示装置の駆動方法に用いられる信号出力回路（以下、これらを単に、本開示の信号出力回路と呼ぶ場合がある）は、
所定の電源電圧が印加される電源電圧ノード、及び、
電源電圧ノードと出力ノードとの間に設けられた第４スイッチ、
を更に備えており、
行単位で表示素子を走査する走査期間内において、第１スイッチが非導通であり且つ第２スイッチが導通する状態と第１スイッチが導通し且つ第２スイッチが非導通である状態との間に、第１スイッチ及び第２スイッチが非導通の状態で第４スイッチが導通状態とされる構成とすることができる。
【００１５】
この場合において、信号出力回路は、第４スイッチが導通状態となる時間の長さを制御することによって出力ノードに接続されるデータ線に印加されるプリチャージ電圧の値を制御するプリチャージ制御回路を更に備えている構成とすることができる。
【００１６】
この場合において、プリチャージ制御回路は、階調信号の値に基づいて、第４スイッチが導通状態となる時間の長さを制御する構成とすることができる。
【００１７】
上述した各種の好ましい構成を含む本開示の信号出力回路は、階調信号の値に基づいてソースアンプのバイアス電流の値を制御するバイアス制御回路を更に備えている構成とすることができる。
【００１８】
この場合において、バイアス制御回路は、階調信号の値に基づいてソースアンプのバイアス電流の値を制御する構成とすることができる。
【００１９】
上述した各種の好ましい構成を含む本開示の信号出力回路にあっては、外部のタイミングコントローラから送られるデータを受信する差動受信部を備えると共に、受信したデータに基づいて階調信号を生成するように構成されており、
差動受信部が有する差動増幅器の電源供給経路は、外部のタイミングコントローラが画像表示に寄与するデータを送信しているか否かを示す信号に基づいて、導通状態／非導通状態が制御される構成とすることができる。
【００２０】
上述した各種の好ましい構成を含む本開示の信号出力回路は、周知の回路素子等を用いて構成することができる。後述する電源部や走査回路についても同様である。
【００２１】
表示装置は、所謂モノクロ表示の構成であってもよいし、カラー表示の構成であってもよい。カラー表示の構成とする場合には、１つの画素は複数の副画素から成る構成、具体的には、１つの画素は、赤色発光副画素、緑色発光副画素、及び、青色発光副画素の３つの副画素から成る構成とすることができる。更には、これらの３種の副画素に更に１種類あるいは複数種類の副画素を加えた１組（例えば、輝度向上のために白色光を発光する副画素を加えた１組、色再現範囲を拡大するために補色を発光する副画素を加えた１組、色再現範囲を拡大するためにイエローを発光する副画素を加えた１組、色再現範囲を拡大するためにイエロー及びシアンを発光する副画素を加えた１組）から構成することもできる。
【００２２】
表示装置の画素（ピクセル）の値として、ＶＧＡ（６４０，４８０）、Ｓ−ＶＧＡ（８００，６００）、ＸＧＡ（１０２４，７６８）、ＡＰＲＣ（１１５２，９００）、Ｓ−ＸＧＡ（１２８０，１０２４）、Ｕ−ＸＧＡ（１６００，１２００）、ＨＤ−ＴＶ（１９２０，１０８０）、Ｑ−ＸＧＡ（２０４８，１５３６）の他、（１９２０，１０３５）、（７２０，４８０）、（１２８０，９６０）等、画像表示用解像度の幾つかを例示することができるが、これらの値に限定するものではない。
【００２３】
表示素子を構成する電流駆動型の発光部として、有機エレクトロルミネッセンス発光部、ＬＥＤ発光部、半導体レーザ発光部などを挙げることができる。これらの発光部は、周知の材料や方法を用いて構成することができる。平面型の表示装置を構成する観点からは、中でも、発光部は有機エレクトロルミネッセンス発光部から成る構成が好ましい。
【００２４】
表示部を構成する表示素子は、或る平面内に形成され（例えば、支持体上に形成され）ており、発光部は、例えば、層間絶縁層を介して、発光部を駆動する駆動回路の上方に形成されている。
【００２５】
発光部を駆動する駆動回路は、例えば、トランジスタや容量部から成る回路として構成することができる。駆動回路を構成するトランジスタとして、例えば、ｎチャネル型の薄膜トランジスタ（ＴＦＴ）を挙げることができる。トランジスタは、エンハンスメント型であってもよいし、デプレッション型であってもよい。ｎチャネル型のトランジスタにあってはＬＤＤ構造（Lightly Doped Drain構造）が形成されていてもよい。場合によっては、ＬＤＤ構造は非対称に形成されていてもよい。例えば、駆動トランジスタに大きな電流が流れるのは表示素子の発光時であるので、発光時においてドレイン領域となる一方のソース／ドレイン領域にのみＬＤＤ構造を形成した構成とすることもできる。尚、例えば、ｐチャネル型の薄膜トランジスタを用いてもよい。データ線に規準電圧と映像信号電圧とを交互に印加するといった本開示の動作に適合する限り、駆動回路の構成は特に限定するものではない。
【００２６】
１つのトランジスタの有する２つのソース／ドレイン領域において、「一方のソース／ドレイン領域」という用語を、電源側に接続されたソース／ドレイン領域といった意味において使用する場合がある。また、トランジスタが導通状態にあるとは、ソース／ドレイン領域間にチャネルが形成されている状態を意味する。係るトランジスタの一方のソース／ドレイン領域から他方のソース／ドレイン領域に電流が流れているか否かは問わない。一方、トランジスタが非導通状態にあるとは、ソース／ドレイン領域間にチャネルが形成されていない状態を意味する。また、ソース／ドレイン領域は、不純物を含有したポリシリコンやアモルファスシリコン等の導電性物質から構成することができるだけでなく、金属、合金、導電性粒子、これらの積層構造、有機材料（導電性高分子）から成る層から構成することができる。
【００２７】
駆動回路を構成する容量部は、一方の電極、他方の電極、及び、これらの電極に挟まれた誘電体層から構成することができる。駆動回路を構成する上述したトランジスタ及び容量部は、或る平面内に形成され（例えば、支持体上に形成され）、発光部は、例えば、層間絶縁層を介して、駆動回路を構成するトランジスタ及び容量部の上方に形成されている。また、駆動トランジスタの他方のソース／ドレイン領域は、発光部の一端（発光部に備えられたアノード電極等）に、例えば、コンタクトホールを介して接続されている。尚、半導体基板等にトランジスタを形成した構成であってもよい。
【００２８】
走査線やデータ線、あるいは後述する給電線などといった各種の配線は、或る平面上（例えば、支持体上）に形成される。これらの配線は、周知の構成や構造とすることができる。
【００２９】
支持体や後述する基板の構成材料として、高歪点ガラス、ソーダガラス（Ｎａ2Ｏ・ＣａＯ・ＳｉＯ2）、硼珪酸ガラス（Ｎａ2Ｏ・Ｂ2Ｏ3・ＳｉＯ2）、フォルステライト（２ＭｇＯ・ＳｉＯ2）、鉛ガラス（Ｎａ2Ｏ・ＰｂＯ・ＳｉＯ2）等のガラス材料の他、可撓性を有する高分子材料、例えば、ポリエーテルスルホン（ＰＥＳ）やポリイミド、ポリカーボネート（ＰＣ）、ポリエチレンテレフタレート（ＰＥＴ）に例示される高分子材料を例示することができる。尚、支持体や基板の表面に各種のコーティングが施されていてもよい。支持体と基板の構成材料は、同じであってもよいし異なっていてもよい。可撓性を有する高分子材料から成る支持体および基板を用いれば、可撓性を有する表示装置を構成することができる。
【００３０】
本明細書における各種の式に示す条件は、式が数学的に厳密に成立する場合の他、式が実質的に成立する場合にも満たされる。式の成立に関し、表示素子や表示装置の設計上あるいは製造上生ずる種々のばらつきの存在は許容される。
【００３１】
以下の説明で用いるタイミングチャートにおいて、各期間を示す横軸の長さ（時間長）は模式的なものであり、各期間の時間長の割合を示すものではない。縦軸においても同様である。また、タイミングチャートにおける波形の形状も模式的なものである。
【００３２】
［第１の実施形態］
第１の実施形態は、本開示に係る表示装置および表示装置の駆動方法ならびに信号出力回路に関する。
【００３３】
図１は、第１の実施形態に係る表示装置の概念図である。表示装置１は、電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子１０が、行方向に延びる走査線ＳＣＬと列方向に延びるデータ線ＤＴＬとに接続された状態で２次元マトリクス状に配列された表示部２０、及び、基準電圧と映像信号電圧とをデータ線ＤＴＬに交互に供給する信号出力回路１２０を備えている。走査線ＳＣＬには、走査回路１１０から走査信号が供給される。表示素子１０を構成する発光部は、例えば有機エレクトロルミネッセンス発光部から成る。
【００３４】
表示部２０は、更に、行方向に並ぶ表示素子１０に接続される給電線ＰＳ１と、全ての表示素子１０に共通に接続される第２の給電線ＰＳ２を備えている。給電線ＰＳ１には、電源部１００から所定の電圧（後述するＶCC-H及びＶCC-L）が供給される。第２の給電線ＰＳ２には、共通の電圧（後述するＶCat）が供給される。尚、給電線ＰＳ１及び給電線ＰＳ２並びに走査線ＳＣＬ及びデータ線ＤＴＬと、表示素子１０との接続関係は、後述する図２を参照して、後で詳しく説明する。
【００３５】
表示部２０が画像を表示する領域（表示領域）は、行方向（図１においてＸ方向）にＮ個、列方向（図１においてＹ方向）にＭ個、合計Ｎ×Ｍ個の、２次元マトリクス状に配列された表示素子１０から構成されている。表示領域における表示素子１０の行数はＭであり、各行を構成する表示素子１０の数はＮである。尚、図１においては、３×３個の表示素子１０を図示しているが、これは、あくまでも例示に過ぎない。
【００３６】
走査線ＳＣＬ及び給電線ＰＳ１の本数はそれぞれＭ本である。第ｍ行目（但し、ｍ＝１，２・・・，Ｍ）の表示素子１０は、第ｍ番目の走査線ＳＣＬm及び第ｍ番目の給電線ＰＳ１mに接続されており、１つの表示素子行を構成する。
【００３７】
また、データ線ＤＴＬの本数はＮ本である。第ｎ列目（但し、ｎ＝１，２・・・，Ｎ）の表示素子１０は、第ｎ番目のデータ線ＤＴＬnに接続されている。
【００３８】
表示装置１は、例えばモノクロ表示の表示装置であり、１つの表示素子１０が１つの画素を構成する。走査回路１１０からの走査信号によって、表示装置１は行単位で線順次走査される。第ｍ行、第ｎ列目に位置する表示素子１０を、以下、第（ｎ，ｍ）番目の表示素子１０あるいは第（ｎ，ｍ）番目の画素と呼ぶ。
【００３９】
表示装置１にあっては、第ｍ行目に配列されたＮ個の画素のそれぞれを構成する表示素子１０が同時に駆動される。換言すれば、行方向に沿って配されたＮ個の表示素子１０にあっては、その発光／非発光のタイミングは、それらが属する行単位で制御される。表示装置１の表示フレームレートをＦＲ（回／秒）と表せば、表示装置１を行単位で線順次走査するときの１行当たりの走査期間（いわゆる水平走査期間）は、（１／ＦＲ）×（１／Ｍ）秒未満である。
【００４０】
表示装置１の信号出力回路１２０には、例えば図示せぬ装置から、表示すべき画像に応じた階調信号ＤＴinが入力される。入力される階調信号ＤＴinのうち、第（ｎ，ｍ）番目の表示素子１０に対応する階調信号をＤＴin(n,m)と表す場合がある。また、階調信号ＤＴin(n,m)の値に基づいて信号出力回路１２０がデータ線ＤＴＬnに印加する映像信号電圧をＶSig(n,m)またはＶSig_mと表す場合がある。
【００４１】
説明の都合上、階調信号ＤＴin(n,m)の階調ビット数は４ビットであるとする。入力信号ＤＴin(n,m)の階調値は、表示すべき画像の輝度に応じて、０乃至１５のいずれかの値となる。ここでは、階調値が大きいほど表示すべき画像の輝度が高いものとする。
【００４２】
図２は、第ｎ番目のデータ線の駆動に寄与する信号出力回路の部分の構成を説明するための模式的なブロック図と、信号出力回路および走査回路ならびに電源部と第（ｍ，ｎ）番目の表示素子との接続関係を説明するための模式的な回路図とを示した図である。
【００４３】
信号出力回路１２０の構成について詳しく説明する。信号出力回路１２０は、
データ線ＤＴＬnが接続される出力ノード１２６、
基準電圧ＶOfsが印加される基準電圧ノード１２２Ａ、
入力される階調信号ＤＴinに応じて映像信号電圧ＶSigを出力するソースアンプ１２４、
ソースアンプ１２４の出力側と出力ノード１２６との間に設けられた第１スイッチＳＷ１、
基準電圧ノード１２２Ａと出力ノード１２６との間に設けられた第２スイッチＳＷ２、及び、
ソースアンプ１２４の電源供給経路に設けられた第３スイッチＳＷ３、
を含んでいる。
【００４４】
第１スイッチＳＷ１、第２スイッチＳＷ２及び第３スイッチＳＷ３の非導通状態／導通状態は、スイッチ制御回路１２５からの信号ＥＮ１，ＥＮ２，ＥＮ３に基づいて制御される。
【００４５】
符号１２１は、表示装置１の走査に併せて階調信号ＤＴin(n,1)ないしＤＴin(n,M)が順次入力されるノードを示す。符号１２２Ｂは、ソースアンプ１２４を動作させるための所定の電圧ＶDD1が供給されるノードを示す。
【００４６】
電圧ＶDD1の値は、ソースアンプ１２４が映像信号電圧ＶSigの設計上の最大値を支障なく出力できるような値に設定される。
【００４７】
ノード１２１から入力される階調信号ＤＴinは、Ｄ／Ａコンバータ１２３によってアナログ化された後、例えば非反転増幅回路から成るソースアンプ１２４の入力側に入力される。そして、ソースアンプ１２４の出力側から映像信号電圧ＶSigが出力される。
【００４８】
ソースアンプ１２４を動作させるための電圧として、ノード１２２Ｂから電圧ＶDD1が供給される。図２に示す例では、ソースアンプ１２４の電源供給経路は、ノード１２２Ｂからグラウンド（ＧＮＤ）に至る経路である。第３スイッチＳＷ３は、この経路に設けられている。図に示す例では接地側にスイッチが設けられているが、電源側に設けられていてもよいし、接地側と電源側のそれぞれに設けられていてもよい。
【００４９】
ソースアンプ１２４の構成は特に限定するものではない。以下、図３ないし図５を参照して、ソースアンプ１２４の３つの構成例について説明する。
【００５０】
図３は、ソースアンプの構造を説明するための模式的な回路図である。
【００５１】
ソースアンプ１２４は、例えば電界効果トランジスタ（ＦＥＴ）から成るトランジスタ等から構成されている。ソースアンプ１２４は、例えば、差動増幅段１２４Ａと利得段１２４Ｂから成る。差動増幅段１２４Ａは、ｐチャネル型のトランジスタＱ11及びＱ12並びにｎチャネル型のトランジスタＱ13及びＱ14から成るカレントミラー回路から構成されており、トランジスタＱ13のゲートにＤ／Ａコンバータ１２３の出力が印加される。利得段１２４Ｂは、ｐチャネル型のトランジスタＱ17及びｎチャネル型のトランジスタＱ18、並びにコンデンサＣGから構成されている。
【００５２】
差動増幅段１２４Ａは、直列接続されたｎチャネル型のトランジスタＱ15及びＱ16を介して接地されている。
【００５３】
トランジスタＱ16は、ソースアンプ１２４のバイアス電流の値を設定するために用いられ、ゲートには所定の一定電圧ＶFix_biasが印加される。ＶFix_biasの値は、表示装置１の仕様などに基づいて適宜設定される。
【００５４】
また、上述したトランジスタＱ15のゲートには、スイッチ制御回路１２５からの信号ＥＮ３が印加される。トランジスタＱ15はソースアンプ１２４の電源供給経路に直列に接続されており、第３スイッチＳＷ３に対応する。
【００５５】
図３に示すソースアンプは、信号の受け側をｎチャネル型のトランジスタから構成したが、ｐチャネル型のトランジスタから構成することもできる。以下、図を参照して説明する。
【００５６】
図４は、ソースアンプの他の構成例を説明するための模式的な回路図である。
【００５７】
この構成にあっては、差動増幅段１２４Ａは、ｎチャネル型のトランジスタＱ21及びＱ22並びにｐチャネル型のトランジスタＱ23及びＱ24から成るカレントミラー回路から構成されており、トランジスタＱ23のゲートにＤ／Ａコンバータ１２３の出力が印加される。利得段１２４Ｂは、ｎチャネル型のトランジスタＱ27及びｐチャネル型のトランジスタＱ28、並びにコンデンサＣGから構成されている。
【００５８】
差動増幅段１２４Ａは、直列接続されたｐチャネル型のトランジスタＱ25及びトランジスタＱ26を介して電源側に接続されている。
【００５９】
トランジスタＱ26は、ソースアンプ１２４のバイアス電流の値を設定するために用いられ、ゲートには所定の一定電圧ＶFix_biasが印加される。ＶFix_biasの値は、表示装置１の仕様などに基づいて適宜設定される。
【００６０】
また、上述したトランジスタＱ25のゲートには、スイッチ制御回路１２５からの信号ＥＮ３が印加される。トランジスタＱ25はソースアンプ１２４の電源供給経路に直列に接続されており、第３スイッチＳＷ３に対応する。
【００６１】
図３及び図４に示す例は、差動増幅段１２４Ａにおける電流経路が第３スイッチＳＷ３によって開閉されるといった構成である。これに対し、差動増幅段１２４Ａおよび利得段１２４Ｂ全体における電流経路が第３スイッチＳＷ３によって開閉されるといった構成とすることもできる。以下、図を参照して説明する。
【００６２】
図５は、ソースアンプの更に他の構成例を説明するための模式的な回路図である。
【００６３】
差動増幅段１２４Ａは、ｐチャネル型のトランジスタＱ31及びＱ32並びにｎチャネル型のトランジスタＱ33及びＱ34から成るカレントミラー回路から構成されており、トランジスタＱ33のゲートにＤ／Ａコンバータ１２３の出力が印加される。利得段１２４Ｂは、ｐチャネル型のトランジスタＱ36及びｎチャネル型のトランジスタＱ37、並びにコンデンサＣGから構成されている。差動増幅段１２４Ａは、ｎチャネル型のトランジスタＱ35を介して接地されている。ｎチャネル型のトランジスタＱ35及びＱ37は、ソースアンプ１２４のバイアス電流の値を設定するために用いられ、それらのゲートには、所定の一定電圧ＶFix_biasが印加される。ｐチャネル型のトランジスタＱ38及びｎチャネル型のトランジスタＱ39は、ソースアンプ１２４の電源供給経路に直列に接続されており、第３スイッチＳＷ３に対応する。尚、図５では、接地側の第３スイッチを符号ＳＷ３1と表し、電源側の第３スイッチを符号ＳＷ３2と表した。トランジスタＱ38及びＱ39のゲートには、スイッチ制御回路１２５からの信号ＥＮ３が印加される。より詳しくは、トランジスタＱ38には信号ＥＮ３が直接印加され、トランジスタＱ39には反転回路ＮＴＧを介して信号ＥＮ３が印加される。尚、トランジスタＱ38及びＱ39のうち何れか一方のみを設けるといった構成とすることもできる。
【００６４】
以上、信号出力回路１２０の構成について説明した。次いで、本開示の特徴である信号出力回路１２０の動作について説明する。
【００６５】
図６は、信号出力回路の動作を説明するための模式的なタイミングチャートである。
【００６６】
図６に示すデータ線ＤＴＬnの波形は、後述する図１８に示すデータ線ＤＴＬnの波形に対応する。尚、図１８に示す波形は模式化されており、波形の鈍り等は省略されている。図６に示す符号Ｈm-2，Ｈm-1，Ｈm，Ｈm+1は、それぞれ、第（ｍ−２）行目，第（ｍ−１）行目，第ｍ行目，第（ｍ＋１）行目の表示素子１０に対応する水平走査期間を示す。他の水平走査期間においても同様である。尚、図６に示す「前の発光期間、非発光期間、発光期間」については、第３の実施形態の後半において、図１８等を参照して説明する。
【００６７】
上述したように、図２に示す信号出力回路１２０において、第１スイッチＳＷ１、第２スイッチＳＷ２及び第３スイッチＳＷ３の非導通状態／導通状態は、スイッチ制御回路１２５からの信号ＥＮ１，ＥＮ２，ＥＮ３に基づいて制御される。スイッチ制御回路１２５は、例えば外部から供給されるクロック信号に基づいて動作する。
【００６８】
そして、行単位で表示素子１０を走査する走査期間内（即ち、水平走査期間内）において、第１スイッチＳＷ１が非導通であり且つ第２スイッチＳＷ２が導通する状態と第１スイッチＳＷ１が導通し且つ第２スイッチＳＷ２が非導通である状態とが切り替えられる。従って、出力ノード１２６に接続されたデータ線ＤＴＬnには、図６に示すように、基準電圧ＶOfs（例えば０ボルト）と映像信号電圧ＶSig（例えば０〜１５ボルト）とが交互に供給される。
【００６９】
ここで、第３スイッチＳＷ３は、第１スイッチＳＷ１が導通状態とされる場合には導通状態とされ、第１スイッチＳＷ１が非導通状態とされる場合には非導通状態とされる。
【００７０】
従って、出力ノード１２６にソースアンプ１２４の出力側が接続されるときには、ソースアンプ１２４の電源供給路は遮断されないので、ソースアンプ１２４は動作状態である。一方、出力ノード１２６にソースアンプ１２４の出力側が接続されないとき（換言すれば、ソースアンプ１２４を動作させる必要がないとき）には、ソースアンプ１２４の電源供給路が遮断される。これにより、定常的にソースアンプ１２４を動作させるといった構成に比べて、ソースアンプ１２４の消費電力を抑えることができる。
【００７１】
基本的に、信号出力回路１２０は各データ線ＤＴＬの本数に対応する個数のソースアンプ１２４を備える必要がある。ソースアンプ１２４の消費電力を抑えることによって信号出力回路全体として熱設計上の余裕が増すので、信号出力回路を構成する半導体装置の高集積化およびコストダウンを図ることもできる。
【００７２】
次いで、表示素子１０の構成について説明する。尚、表示装置全体の動作は第１の実施形態と後述する第２の実施形態および第３の実施形態とで基本的に共通であるので、説明の都合上、第３の実施形態の後半において詳しく説明する。
【００７３】
図２に示すように、表示素子１０は、電流駆動型の発光部ＥＬＰと駆動回路１１を含んでいる。駆動回路１１は、ゲート電極とソース／ドレイン領域とを有する駆動トランジスタＴＲD、及び、容量部Ｃ1を少なくとも備えており、駆動トランジスタＴＲDのソース／ドレイン領域を介して発光部ＥＬＰに電流が流れる。後で図７を参照して詳しく説明するが、表示素子１０は、駆動回路１１と、この駆動回路１１に接続された発光部ＥＬＰとが積層された構造を有する。
【００７４】
駆動回路１１は、駆動トランジスタＴＲDに加えて、更に、書込みトランジスタＴＲWを備えている。駆動トランジスタＴＲDと書込みトランジスタＴＲWは、ｎチャネル型のＴＦＴから成る。尚、例えば書込みトランジスタＴＲWがｐチャネル型のＴＦＴから成る構成とすることもできる。また、駆動回路１１は更に別のトランジスタを備えていてもよい。
【００７５】
容量部Ｃ1は、駆動トランジスタＴＲDのソース領域に対するゲート電極の電圧（所謂ゲート−ソース間電圧）を保持するために用いられる。この場合の「ソース領域」とは、発光部ＥＬＰが発光するときに「ソース領域」として働く側のソース／ドレイン領域を意味する。表示素子１０の発光状態においては、駆動トランジスタＴＲDの一方のソース／ドレイン領域（図２において給電線ＰＳ１に接続されている側）はドレイン領域として働き、他方のソース／ドレイン領域（発光部ＥＬＰの一端、具体的には、アノード電極に接続されている側）はソース領域として働く。容量部Ｃ1を構成する一方の電極と他方の電極は、それぞれ、駆動トランジスタＴＲDの他方のソース／ドレイン領域とゲート電極に接続されている。
【００７６】
書込みトランジスタＴＲWは、走査線ＳＣＬに接続されたゲート電極と、データ線ＤＴＬに接続された一方のソース／ドレイン領域と、駆動トランジスタＴＲDのゲート電極に接続された他方のソース／ドレイン領域とを有する。
【００７７】
駆動トランジスタＴＲDのゲート電極は、書込みトランジスタＴＲWの他方のソース／ドレイン領域と容量部Ｃ1の他方の電極とが接続された、第１ノードＮＤ1を構成する。駆動トランジスタＴＲDの他方のソース／ドレイン領域は、容量部Ｃ1の一方の電極と発光部ＥＬＰのアノード電極とが接続された、第２ノードＮＤ2を構成する。
【００７８】
発光部ＥＬＰの他端（具体的には、カソード電極）は、第２の給電線ＰＳ２に接続されている。尚、図１に示すように、第２の給電線ＰＳ２は、全ての表示素子１０において共通である。
【００７９】
発光部ＥＬＰのカソード電極には、第２の給電線ＰＳ２から、後述する所定の電圧ＶCatが印加される。発光部ＥＬＰの容量を符号ＣELで表す。また、発光部ＥＬＰの発光に必要とされる閾値電圧をＶth-ELとする。即ち、発光部ＥＬＰのアノード電極とカソード電極との間にＶth-EL以上の電圧が印加されると、発光部ＥＬＰは発光する。
【００８０】
発光部ＥＬＰは、例えば、アノード電極、正孔輸送層、発光層、電子輸送層、及び、カソード電極等から成る周知の構成や構造を有する。
【００８１】
図２に示す駆動トランジスタＴＲDは、表示素子１０の発光状態においては、飽和領域で動作するように電圧設定されており、以下の式（１）に従ってドレイン電流Ｉdsを流すように駆動される。上述したように、表示素子１０の発光状態においては、駆動トランジスタＴＲDの一方のソース／ドレイン領域はドレイン領域として働き、他方のソース／ドレイン領域はソース領域として働く。説明の都合上、以下、駆動トランジスタＴＲDの一方のソース／ドレイン領域を単にドレイン領域と呼び、他方のソース／ドレイン領域を単にソース領域と呼ぶ場合がある。尚、
μ  ：実効的な移動度
Ｌ  ：チャネル長
Ｗ  ：チャネル幅
Ｖgs：ソース領域に対するゲート電極の電圧
Ｖth：閾値電圧
Ｃox：（ゲート絶縁層の比誘電率）×（真空の誘電率）／（ゲート絶縁層の厚さ）
ｋ≡（１／２）・（Ｗ／Ｌ）・Ｃox
とする。
【００８２】
Ｉds＝ｋ・μ・（Ｖgs−Ｖth）2    （１）
【００８３】
このドレイン電流Ｉdsが発光部ＥＬＰを流れることで、表示素子１０の発光部ＥＬＰが発光する。更には、このドレイン電流Ｉdsの値の大小によって、表示素子１０の発光部ＥＬＰにおける光の強さが制御される。
【００８４】
以下の説明において、電圧あるいは電位の値を以下のとおりとするが、これは、あくまでも説明のための値であり、これらの値に限定されるものではない。
【００８５】
ＶSig  ：映像信号電圧
・・・０ボルト〜１５ボルト
ＶOfs  ：駆動トランジスタＴＲDのゲート電極（第１ノードＮＤ1）に印加する基準電圧
・・・０ボルト
ＶCC-H ：発光部ＥＬＰに電流を流すための駆動電圧
・・・２０ボルト
ＶCC-L ：駆動トランジスタＴＲDの他方のソース／ドレイン領域（第２ノードＮＤ2）の
電位を初期化するための初期化電圧
・・・−１０ボルト
Ｖth   ：駆動トランジスタＴＲDの閾値電圧
・・・３ボルト
ＶCat  ：発光部ＥＬＰのカソード電極に印加される電圧
・・・０ボルト
Ｖth-EL：発光部ＥＬＰの閾値電圧
・・・４ボルト
【００８６】
図７に表示部における表示素子を含む部分の模式的な一部断面図を示す。駆動回路１１を構成するトランジスタＴＲD，ＴＲW及び容量部Ｃ1は支持体２１上に形成され、発光部ＥＬＰは、例えば、層間絶縁層４０を介して、駆動回路１１を構成するトランジスタＴＲD，ＴＲW及び容量部Ｃ1の上方に形成されている。また、駆動トランジスタＴＲDの他方のソース／ドレイン領域は、発光部ＥＬＰに備えられたアノード電極に、コンタクトホールを介して接続されている。尚、図７においては、駆動トランジスタＴＲDのみを図示する。その他のトランジスタは隠れて見えない。
【００８７】
図７を参照して、表示素子１０の構成を具体的に説明する。駆動トランジスタＴＲDは、ゲート電極３１、ゲート絶縁層３２、半導体層３３に設けられたソース／ドレイン領域３５，３５、及び、ソース／ドレイン領域３５，３５の間の半導体層３３の部分が該当するチャネル形成領域３４から構成されている。一方、容量部Ｃ1は、他方の電極３６、ゲート絶縁層３２の延在部から構成された誘電体層、及び、一方の電極３７から成る。ゲート電極３１、ゲート絶縁層３２の一部、及び、容量部Ｃ1を構成する他方の電極３６は、支持体２１上に形成されている。駆動トランジスタＴＲDの一方のソース／ドレイン領域３５は配線３８（給電線ＰＳ１に対応する）に接続され、他方のソース／ドレイン領域３５は一方の電極３７に接続されている。駆動トランジスタＴＲD及び容量部Ｃ1等は、層間絶縁層４０で覆われており、層間絶縁層４０上に、アノード電極５１、正孔輸送層、発光層、電子輸送層、及び、カソード電極５３から成る発光部ＥＬＰが設けられている。尚、図面においては、正孔輸送層、発光層、及び、電子輸送層を１層５２で表した。発光部ＥＬＰが設けられていない層間絶縁層４０の部分の上には、第２層間絶縁層５４が設けられ、第２層間絶縁層５４及びカソード電極５３上には透明な基板２２が配置されており、発光層にて発光した光は、基板２２を通過して、外部に出射される。尚、一方の電極３７とアノード電極５１とは、層間絶縁層４０に設けられたコンタクトホールによって接続されている。また、カソード電極５３は、第２層間絶縁層５４、層間絶縁層４０に設けられたコンタクトホール５６，５５を介して、ゲート絶縁層３２の延在部上に設けられた配線３９（第２の給電線ＰＳ２に対応する）に接続されている。
【００８８】
［第２の実施形態］
第２の実施形態も、本開示に係る表示装置および表示装置の駆動方法ならびに信号出力回路に関する。
【００８９】
第２の実施形態は、信号出力回路が、電源電圧ノードと出力ノードとの間に設けられた第４スイッチ、第４スイッチが導通状態となる時間の長さを制御することによって出力ノードに接続されるデータ線に印加されるプリチャージ電圧の値を制御するプリチャージ制御回路、及び、階調信号の値に基づいてソースアンプのバイアス電流の値を制御するバイアス制御回路を更に備えている点が、第１の実施形態と主に相違する。
【００９０】
第２の実施形態に係る表示装置２の模式図は、図１において画像表示部１を画像表示部２と、信号出力回路１２０を信号出力回路２２０と読み替えればよい。
【００９１】
表示装置２における信号出力回路２２０を除いた他の構成要素は、第１の実施形態における表示装置１の構成要素と同一である。これらについての説明は省略する。
【００９２】
図８は、第ｎ番目のデータ線の駆動に寄与する信号出力回路の部分の構成を説明するための模式的なブロック図と、信号出力回路および走査回路ならびに電源部と第（ｍ，ｎ）番目の表示素子との接続関係を説明するための模式的な回路図とを示した図である。
【００９３】
信号出力回路２２０の構成について詳しく説明する。信号出力回路２２０は、
データ線ＤＴＬnが接続される出力ノード１２６、
基準電圧ＶOfsが印加される基準電圧ノード１２２Ａ、
入力される階調信号ＤＴinに応じて映像信号電圧ＶSigを出力するソースアンプ２２４、
ソースアンプ２２４の出力側と出力ノード１２６との間に設けられた第１スイッチＳＷ１、
基準電圧ノード１２２Ａと出力ノード１２６との間に設けられた第２スイッチＳＷ２、及び、
ソースアンプ２２４の電源供給経路に設けられた第３スイッチＳＷ３、
を含んでいる。尚、ソースアンプ２２４を除く他の構成要素は、第１の実施形態において図２を参照して説明した構成要素と同様である。
【００９４】
第１スイッチＳＷ１、第２スイッチＳＷ２及び第３スイッチＳＷ３の非導通状態／導通状態は、スイッチ制御回路２２５からの信号ＥＮ１，ＥＮ２，ＥＮ３に基づいて制御される。これらのスイッチは、第１の実施形態とは異なるタイミングで制御される。
【００９５】
そして、第２の実施形態に係る信号出力回路２２０は、
所定の電源電圧ＶDD2が印加される電源電圧ノード２２２Ｃ、及び、
電源電圧ノード２２２Ｃと出力ノード１２６との間に設けられた第４スイッチＳＷ４、を更に備えている。
【００９６】
また、信号出力回路２２０は、第４スイッチＳＷ４が導通状態となる時間の長さを制御することによって出力ノード１２６に接続されるデータ線ＤＴＬに印加されるプリチャージ電圧の値を制御するプリチャージ制御回路２２７を更に備えている。そして、プリチャージ制御回路２２７は、階調信号ＤＴinの値に基づいて、第４スイッチＳＷ４が導通状態となる時間の長さを制御する。
【００９７】
また、第２の実施形態に係る信号出力回路２２０は、階調信号ＤＴinの値に基づいてソースアンプ２２４のバイアス電流の値を制御するバイアス制御回路２２８を更に備えている。バイアス制御回路２２８は、階調信号ＤＴinの値に基づいてソースアンプ２２４のバイアス電流の値を制御する。
【００９８】
ソースアンプ２２４の構成は、基本的には、第１の実施形態において説明したソースアンプ１２４の構成と同様である。符号２２４Ａは差動増幅段、符号２２４Ｂは利得段を示す。但し、第１の実施形態とは異なり、ソースアンプ２２４に流すバイアス電流の値を設定するためのトランジスタのゲートには、バイアス制御回路２２８からの信号Ｖbiasが入力される。
【００９９】
第１の実施形態において図３ないし図５を参照して説明したソースアンプに対応する構成例を、図９ないし図１１を参照して説明する。
【０１００】
図９は、ソースアンプの構造を説明するための模式的な回路図である。
【０１０１】
差動増幅段２２４ＡにおけるトランジスタＱ16のゲートにバイアス制御回路２２８からの信号Ｖbiasが入力される点が相違する他は、図３を参照して説明した構成と同様である。
【０１０２】
図１０は、ソースアンプの他の構成例を説明するための模式的な回路図である。
【０１０３】
差動増幅段２２４ＡにおけるトランジスタＱ26のゲートにバイアス制御回路２２８からの信号Ｖbiasが入力される点が相違する他は、図４を参照して説明した構成と同様である。
【０１０４】
図５は、ソースアンプの更に他の構成例を説明するための模式的な回路図である。
【０１０５】
差動増幅段２２４ＡにおけるトランジスタＱ35のゲートにバイアス制御回路２２８からの信号Ｖbiasが入力される点が相違する他は、図５を参照して説明した構成と同様である。
【０１０６】
以上、信号出力回路２２０の構成について説明した。次いで、信号出力回路２２０の動作について詳しく説明する。
【０１０７】
図１２は、信号出力回路の動作を説明するための模式的なタイミングチャートである。
【０１０８】
図１２は、第１の実施形態において参照した図６に対応する。図１２に示すデータ線ＤＴＬnの波形は、基本的には、図１８に示すデータ線ＤＴＬnの波形に対応する。尚、説明の都合上、図１８に示す波形は模式化されており、波形の鈍りや、プリチャージ電圧の供給による波形変化といったことは省略されている。
【０１０９】
第１の実施形態において説明した信号出力回路１２０と同様に、信号出力回路２２０においても、行単位で表示素子１０を走査する走査期間内（即ち、水平走査期間内）において、第１スイッチＳＷ１が非導通であり且つ第２スイッチＳＷ２が導通する状態と第１スイッチＳＷ１が導通し且つ第２スイッチＳＷ２が非導通である状態とが切り替えられる。従って、出力ノード１２６に接続されたデータ線ＤＴＬnには、基準電圧ＶOfsと映像信号電圧ＶSigとが交互に供給される。そして、第３スイッチＳＷ３は、第１スイッチＳＷ１が導通状態とされる場合には導通状態とされ、第１スイッチＳＷ１が非導通状態とされる場合には非導通状態とされる。
【０１１０】
従って、第１の実施形態において説明したのと同様に、ソースアンプ２２４を動作させる必要がないときにはソースアンプ２２４の電源供給路が遮断され、ソースアンプ２２４の消費電力を抑えることができる。
【０１１１】
しかしながら、基準電圧ＶOfsと映像信号電圧ＶSigとをデータ線ＤＴＬに交互に供給する場合、データ線ＤＴＬなどの負荷容量に応じて、ソースアンプ２２４からデータ線ＤＴＬに電流が流れる。このとき、ソースアンプ２２４では、データ線ＤＴＬに流れる電流とソースアンプ２２４内のトランジスタのオン抵抗等によって発熱が生ずる。
【０１１２】
上述した発熱は、ソースアンプ２２４の出力における電圧変化を小さくすることによって抑制することができる。
【０１１３】
そこで、信号出力回路２２０にあっては、行単位で表示素子１０を走査する走査期間内において、第１スイッチＳＷ１が非導通であり且つ第２スイッチＳＷ２が導通する状態と第１スイッチＳＷ１が導通し且つ第２スイッチＳＷ２が非導通である状態との間に、第１スイッチＳＷ１及び第２スイッチＳＷ２が非導通の状態で第４スイッチＳＷ４が導通状態とされる。プリチャージ制御回路２２７は、第４スイッチＳＷ４が導通状態となる時間の長さを制御することによって出力ノード１２６に接続されるデータ線ＤＴＬに印加されるプリチャージ電圧の値を制御する。
【０１１４】
基準電圧ＶOfsが０［ボルト］であるとすれば、プリチャージ電圧レベルＶpcgは、以下の式（２）で与えられる。尚、
ｔ  ：第４スイッチＳＷ４が導通状態となる時間の長さ
τ  ：データ線ＤＴＬの負荷容量と負荷抵抗の積
とする。
【０１１５】
Ｖpcg＝ＶDD2×｛１−ｅｘｐ（−ｔ／τ）｝    （２）
【０１１６】
プリチャージ制御回路２２７は、階調信号ＤＴinの値に基づいて、第４スイッチＳＷ４が導通状態となる時間の長さを制御する。プリチャージ制御回路２２７には、階調信号ＤＴinの値に対応したルックアップテーブルが備えられている。
【０１１７】
図１３は、プリチャージ電圧を設定するためのルックアップテーブルの構造を説明するための表である。
【０１１８】
図１３に示す例では、プリチャージ電圧の最大値は、映像信号電圧ＶSigの設計上の最大値の半分程度の値に設定されている。そして、映像信号電圧ＶSigが設計上の最大値の半分程度を下回る場合には、プリチャージ電圧は映像信号電圧ＶSigと同じ値になるように設定され、映像信号電圧ＶSigが設計上の最大値の半分程度を上回る場合には、プリチャージ電圧の最大値は、映像信号電圧ＶSigの設計上の最大値の半分程度の値となるように設定されている。
【０１１９】
図８に示す電源電圧ＶDD2の値や、ルックアップテーブルにおける符号Ｔ1-0ないし符号Ｔ2-MAXの値は、上述したプリチャージ動作が支障なく行えるように、表示装置などの仕様に応じて適宜設定すればよい。例えば、ＶDD2＝ＶDD1といった設定であってもよいし、ＶDD2＜ＶDD1といった設定であってもよい。表示装置の仕様にもよるが、ＶDD2≒ＶDD1／２といった設定であってもよい。
【０１２０】
上述したプリチャージ電圧を供給することによってソースアンプ２２４の出力における電圧変化を小さくすることができるので、ソースアンプ２２４の発熱が抑制される。尚、第４スイッチＳＷ４を含む部分においては、プリチャージに伴う充放電電流による発熱が生ずるが、信号出力回路全体としては、発熱部がＶDD1系統とＶDD2系統とに分散するので熱設計上の余裕が増す。従って、信号出力回路を構成する半導体装置の高集積化およびコストダウンを図ることもできる。尚、黒表示時（例えば、ＶSig＝０［ボルト］）などの充放電電流が生じずプリチャージを必要としない場合は、スイッチＳＷ４のオン時間を０秒としてプリチャージをしないといったことも可能である。
【０１２１】
また、信号出力回路２２０にあっては、ソースアンプ２２４のバイアス電流の値が、階調信号ＤＴinの値に基づいて制御される。
【０１２２】
バイアス制御回路２２８には、階調信号ＤＴinの値と、階調信号ＤＴinの値とに対応したルックアップテーブルが備えられている。
【０１２３】
図１４は、バイアス電流を設定するためのルックアップテーブルの構造を説明するための表である。
【０１２４】
図１４に示す例では、バイアス電流は、映像信号電圧ＶSigが設計上の最大値であるときの値を１００パーセント（Ｈレベル）として、７５パーセント、５０パーセント、２５パーセント、０パーセント（Ｌレベル）の５段階で制御される。尚、図１２ではこれを簡略化して、「Ｈ／…／Ｌ」と示した。
【０１２５】
定性的には、映像信号電圧ＶSigの値が大きくなるほどデータ線に書き込む電流量が増えるので、バイアス電流が大きくなるように制御される。
【０１２６】
これによって、表示素子１０に映像信号電圧ＶSigを書き込む際のバイアスレベルが好適に制御されるので、階調信号ＤＴinの値に関わらず一定のバイアスレベルに固定したといった構成に対して、ソースアンプによる電力消費を抑制することができる。
【０１２７】
［第３の実施形態］
第３の実施形態も、本開示に係る表示装置および表示装置の駆動方法ならびに信号出力回路に関する。
【０１２８】
通常、表示装置は、外部から伝送されるデータに基づいて画像を表示する。第３の実施形態の信号出力回路は、外部のタイミングコントローラから送られるデータを受信する差動受信部を備えると共に、受信したデータに基づいて階調信号を生成するように構成されている。そして、差動受信部が有する差動増幅器の電源供給経路は、外部のタイミングコントローラが画像表示に寄与するデータを送信しているか否かを示す信号に基づいて、導通状態／非導通状態が制御される。
【０１２９】
より具体的には、外部のタイミングコントローラが画像表示に寄与するデータを送信しているときに差動増幅器の電源供給経路を導通状態とし、そうでないときには非導通状態とする。これにより、差動受信部における消費電力を削減することができる。
【０１３０】
第３の実施形態に係る表示装置３の模式図は、図１において画像表示部１を画像表示部３と、信号出力回路１２０を信号出力回路３２０と読み替えればよい。
【０１３１】
表示装置３における信号出力回路３２０を除いた他の構成要素は、第１の実施形態における表示装置１の構成要素と同一である。これらについての説明は省略する。また、第ｎ番目のデータ線の駆動に寄与する信号出力回路の部分は、図２を参照して説明した第１の実施の形態の構成とすることもできるし、図８を参照して説明した第２の実施の形態の構成とすることもできる。従って、第ｎ番目のデータ線の駆動に関する説明は省略する。
【０１３２】
図１５は、第３の実施形態に係る信号出力回路の構成を説明するための模式的なブロック図である。
【０１３３】
信号出力回路３２０には、例えば、外部のタイミングコントローラＴｘから、データが送信される。信号出力回路３２０は、外部のタイミングコントローラＴｘからのデータを受信する差動受信部３２１（Ｒｘと呼ぶ場合もある）、差動受信部３２１のシリアル信号をパラレル信号に変換するシリアル／パラレル変換部３２０、シリアル／パラレル変換部３２０からのパラレルデータが入力されるシフトレジスタ部３２３、シフトレジスタ部３２３からの信号を保持するラッチ部３２４、ラッチ部が保持するデジタルデータを変換するＤ／Ａコンバータ３２５、Ｄ／Ａコンバータ３２５の出力を増幅してデータ線ＤＴＬに出力する出力部３２６から構成されている。
【０１３４】
ここで、理解を助けるため、参考例について説明する。
【０１３５】
図１６Ａは、タイミングコントローラと参考例の差動受信部との接続を説明するための模式的な回路図である。図１６Ｂは、参考例の差動受信部の回路図である。
【０１３６】
タイミングコントローラＴｘから参考例の差動受信部３２１’までは、差動信号伝送路を伝わってデータが伝送される。尚、符号Ｒｏは終端抵抗を示す。
【０１３７】
図１６Ｂに示すように、差動受信部３２１’は、例えば電界効果トランジスタ（ＦＥＴ）から成るトランジスタ等から構成されている。尚、図１６Ｂでは、差動受信部３２１’における利得段は図示が省略されている。差動受信部３２１’は、ｐチャネル型のトランジスタＴ1及びＴ2並びにｎチャネル型のトランジスタＴ3及びＴ4から成るカレントミラー回路から構成されており、トランジスタＴ3，Ｔ4のゲートに差動信号伝送路からの信号が印加される。トランジスタＴ5はバイアス電流を設定するトランジスタである。差動受信部３２１’を高速に動作させるほどバイアス電流を大きく設定する必要があり、バイアス電流に伴う消費電力も増加する。
【０１３８】
図１７Ａは、タイミングコントローラと第３の実施形態に係る差動受信部との接続を説明するための模式的な回路図である。図１７Ｂは、第３の実施形態に係る差動受信部の回路図である。
【０１３９】
タイミングコントローラＴｘから画像表示に寄与するデータが送信されているときには、差動受信部は正常な動作をする必要がある。しかしながら、タイミングコントローラＴｘから有効なデータが送られていないときに、差動受信部をそのまま動作状態とすると、無駄に電力を消費することとなる。
【０１４０】
そこで、図１７Ａに示すように、タイミングコントローラＴｘは、画像表示に寄与するデータを送信しているか否かを示す信号IF_ENを、差動受信部に送信する。
【０１４１】
図１７Ｂに示すように、第３の実施形態に係る差動受信部３２１にあっては、差動増幅器の電源供給経路にトランジスタＴ6が直列に接続されており、信号IF_ENは、そのゲートに入力される。そして、タイミングコントローラＴｘから画像表示に寄与するデータが送信されているときには、トランジスタＴ6は導通状態とされ、それ以外の場合には、非導通状態とされる。これによって、差動受信部３２１における消費電力の低減を図ることができる。
【０１４２】
尚、図１７Ｂに示す差動受信部３２１の構成は例示に過ぎない。例えば、図４に符号１２４Ａで示す作動増幅段のような構成であってもよい。
【０１４３】
以上、信号出力回路３２０の動作について詳しく説明した。次いで、第１の実施形態ないし第３の実施形態に共通する表示装置全体の動作の詳細を、図１８、図１９Ａ及び１９Ｂ、図２０Ａ及び２０Ｂ、図２１Ａ及び２１Ｂ、図２２Ａ及び２２Ｂ、図２３Ａ及び２３Ｂ、並びに、図２４を参照して詳細に説明する。尚、データ線ＤＴＬへのプリチャージ電圧の印加は表示素子１０の動作に影響を与えないので、説明の都合上、データ線ＤＴＬへのプリチャージ電圧の印加は省略して説明する。
【０１４４】
［期間−ＴＰ（２）-1］（図１８、図１９Ａ参照）
この［期間−ＴＰ（２）-1］は、例えば、前の表示フレームにおける動作であり、前回の各種の処理完了後に第（ｎ，ｍ）番目の表示素子１０が発光状態にある期間である。即ち、第（ｎ，ｍ）番目の画素を構成する表示素子１０における発光部ＥＬＰには、後述する式（５’）に基づくドレイン電流Ｉds’が流れており、第（ｎ，ｍ）番目の画素を構成する表示素子１０の輝度は、係るドレイン電流Ｉds’に対応した値である。ここで、書込みトランジスタＴＲWは非導通状態であり、駆動トランジスタＴＲDは導通状態である。第（ｎ，ｍ）番目の表示素子１０の発光状態は、第（ｍ＋ｍ’）行目に配列された表示素子１０の水平走査期間の開始直前まで継続される。
【０１４５】
上述したように、各水平走査期間に対応して、データ線ＤＴＬnには、基準電圧ＶOfsと映像信号電圧ＶSigとが供給される。しかしながら、書込みトランジスタＴＲWは非導通状態であるので、［期間−ＴＰ（２）-1］においてデータ線ＤＴＬnの電位（電圧）が変化しても、第１ノードＮＤ1と第２ノードＮＤ2の電位は変化しない（実際には、寄生容量等の静電結合による電位変化が生じ得るが、通常、これらは無視することができる）。後述する［期間−ＴＰ（２）0］においても同様である。
【０１４６】
図１８に示す［期間−ＴＰ（２）0］〜［期間−ＴＰ（２）6］は、前回の各種の処理完了後の発光状態が終了した後から、次の書込み処理が行われる直前までの動作期間である。［期間−ＴＰ（２）0］〜［期間−ＴＰ（２）7］において、第（ｎ，ｍ）番目の表示素子１０は原則として非発光状態にある。図１８に示すように、［期間−ＴＰ（２）5］、［期間−ＴＰ（２）6］及び［期間−ＴＰ（２）7］は第ｍ番目の水平走査期間Ｈmに包含される。
【０１４７】
また、［期間−ＴＰ（２）3］及び［期間−ＴＰ（２）5］において、走査線ＳＣＬからの走査信号に基づいて導通状態とされた書込みトランジスタＴＲWを介してデータ線ＤＴＬnから駆動トランジスタＴＲDのゲート電極に基準電圧ＶOfsを印加した状態で、給電線ＰＳ１から駆動電圧ＶCC-Hを駆動トランジスタＴＲDの一方のソース／ドレイン領域に印加し、以て、駆動トランジスタＴＲDの他方のソース／ドレイン領域の電位を基準電圧ＶOfsから駆動トランジスタＴＲDの閾値電圧を減じた電位に向かって近づける閾値電圧キャンセル処理を行う。
【０１４８】
以下の説明においては、閾値電圧キャンセル処理を複数の水平走査期間、より具体的には、第（ｍ−１）番目の水平走査期間Ｈm-1と第ｍ番目の水平走査期間Ｈmにおいて行うとして説明するが、これに限定するものではない。
【０１４９】
また、［期間−ＴＰ（２）1］において、基準電圧ＶOfsとの差が駆動トランジスタＴＲDの閾値電圧を超える初期化電圧ＶCC-Lを給電線ＰＳ１から駆動トランジスタＴＲDの一方のソース／ドレイン領域に印加し、走査線ＳＣＬmからの走査信号に基づいて導通状態とされた書込みトランジスタＴＲWを介してデータ線ＤＴＬnから駆動トランジスタＴＲDのゲート電極に基準電圧ＶOfsを印加し、以て、駆動トランジスタＴＲDのゲート電極の電位と駆動トランジスタＴＲDの他方のソース／ドレイン領域の電位とを初期化する。
【０１５０】
図１８において、［期間−ＴＰ（２）1］は、第（ｍ−２）番目の水平走査期間Ｈm-2における基準電圧期間（データ線ＤＴＬに基準電圧ＶOfsが印加される期間）に一致し、［期間−ＴＰ（２）3］は、第（ｍ−１）番目の水平走査期間Ｈm-1における基準電圧期間に一致し、［期間−ＴＰ（２）5］は、第ｍ番目の水平走査期間Ｈmにおける基準電圧期間に一致するとする。
【０１５１】
引き続き、図１８等を参照して、［期間−ＴＰ（２）0］〜［期間−ＴＰ（２）8］の各期間の動作について説明する。
【０１５２】
［期間−ＴＰ（２）0］（図１８、図１９Ｂ参照）
この［期間−ＴＰ（２）0］は、例えば、前の表示フレームから現表示フレームにおける動作である。即ち、この［期間−ＴＰ（２）0］は、前の表示フレームにおける第（ｍ＋ｍ’）番目の水平走査期間Ｈm+m'の始期から、現表示フレームにおける第（ｍ−３）番目の水平走査期間の終期までの期間である。そして、この［期間−ＴＰ（２）0］において、第（ｎ，ｍ）番目の表示素子１０は、原則として非発光状態にある。［期間−ＴＰ（２）0］の始期において、電源部１００から給電線ＰＳ１mに供給する電圧を駆動電圧ＶCC-Hから初期化電圧ＶCC-Lに切り替える。その結果、第２ノードＮＤ2の電位はＶCC-Lまで低下し、発光部ＥＬＰのアノード電極とカソード電極との間に逆方向電圧が印加され、発光部ＥＬＰは非発光状態となる。また、第２ノードＮＤ2の電位低下に倣うように、浮遊状態の第１ノードＮＤ1（駆動トランジスタＴＲDのゲート電極）の電位も低下する。
【０１５３】
［期間−ＴＰ（２）1］（図１８、図２０Ａ参照）
そして、現表示フレームにおける第（ｍ−２）番目の水平走査期間Ｈm-2が開始する。この［期間−ＴＰ（２）1］において、走査線ＳＣＬmをハイレベルとして表示素子１０の書込みトランジスタＴＲWを導通状態とする。信号出力回路２２０からデータ線ＤＴＬnに供給される電圧は基準電圧ＶOfsである。その結果、第１ノードＮＤ1の電位は、ＶOfs（０ボルト）となる。電源部１００の動作に基づき、給電線ＰＳ１mから初期化電圧ＶCC-Lを第２ノードＮＤ2に印加しているので、第２ノードＮＤ2の電位はＶCC-L（−１０ボルト）を保持する。
【０１５４】
第１ノードＮＤ1と第２ノードＮＤ2との間の電位差は１０ボルトであり、駆動トランジスタＴＲDの閾値電圧Ｖthは３ボルトであるので、駆動トランジスタＴＲDは導通状態である。尚、第２ノードＮＤ2と発光部ＥＬＰに備えられたカソード電極との間の電位差は−１０ボルトであり、発光部ＥＬＰの閾値電圧Ｖth-ELを超えない。これにより、第１ノードＮＤ1の電位及び第２ノードＮＤ2の電位が初期化される。
【０１５５】
［期間−ＴＰ（２）2］（図１８、図２０Ｂ参照）
この［期間−ＴＰ（２）2］において走査線ＳＣＬmをローレベルとする。表示素子１０の書込みトランジスタＴＲWは非導通状態となる。第１ノードＮＤ1及び第２ノードＮＤ2の電位は、基本的には従前の状態を維持する。
【０１５６】
［期間−ＴＰ（２）3］（図１８、図２１Ａ参照）
この［期間−ＴＰ（２）3］において、第１回目の閾値電圧キャンセル処理を行う。走査線ＳＣＬmをハイレベルとし表示素子１０の書込みトランジスタＴＲWを導通状態とする。信号出力回路２２０からデータ線ＤＴＬnに供給される電圧は基準電圧ＶOfsである。第１ノードＮＤ1の電位は、ＶOfs（０ボルト）である。
【０１５７】
次いで、電源部１００から給電線ＰＳ１mに供給される電圧を、電圧ＶCC-Lから駆動電圧ＶCC-Hに切り替える。その結果、第１ノードＮＤ1の電位は変化しないが（ＶOfs＝０ボルトを維持）、基準電圧ＶOfsから駆動トランジスタＴＲDの閾値電圧Ｖthを減じた電位に向かって、第２ノードＮＤ2の電位は変化する。即ち、第２ノードＮＤ2の電位が上昇する。
【０１５８】
この［期間−ＴＰ（２）3］が充分長ければ、駆動トランジスタＴＲDのゲート電極と他方のソース／ドレイン領域との間の電位差がＶthに達し、駆動トランジスタＴＲDは非導通状態となる。即ち、第２ノードＮＤ2の電位が（ＶOfs−Ｖth）に近づき、最終的に（ＶOfs−Ｖth）となる。しかしながら、図１８に示す例では、［期間−ＴＰ（２）3］の長さは、第２ノードＮＤ2の電位を充分変化させるには足りない長さであり、［期間−ＴＰ（２）3］の終期において、第２ノードＮＤ2の電位は、ＶCC-L＜Ｖ1＜（ＶOfs−Ｖth）という関係を満たす或る電位Ｖ1に達する。
【０１５９】
［期間−ＴＰ（２）4］（図１８、図２１Ｂ参照）
この［期間−ＴＰ（２）4］においては、走査線ＳＣＬmをローレベルとし、表示素子１０の書込みトランジスタＴＲWは非導通状態となる。その結果、第１ノードＮＤ1は浮遊状態となる。
【０１６０】
電源部１００から駆動トランジスタＴＲDの一方のソース／ドレイン領域に駆動電圧ＶCC-Hが印加されているので、第２ノードＮＤ2の電位は、電位Ｖ1から或る電位Ｖ2に上昇する。一方、駆動トランジスタＴＲDのゲート電極は浮遊状態であり、容量部Ｃ1が存在するが故に、ブートストラップ動作が駆動トランジスタＴＲDのゲート電極に生ずる。従って、第１ノードＮＤ1の電位は、第２ノードＮＤ2の電位変化に倣って上昇する。
【０１６１】
次の［期間−ＴＰ（２）5］における動作の前提として、［期間−ＴＰ（２）5］の始期において、第２ノードＮＤ2の電位が（ＶOfs−Ｖth）よりも低いことが必要となる。［期間−ＴＰ（２）4］の長さは、基本的には、Ｖ2＜（ＶOfs-L−Ｖth）の条件を満たすように決定されている。
【０１６２】
［期間−ＴＰ（２）5］（図１８、図２２Ａ及び２２Ｂ参照）
この［期間−ＴＰ（２）5］において、第２回目の閾値電圧キャンセル処理を行う。走査線ＳＣＬmからの走査信号に基づいて、表示素子１０の書込みトランジスタＴＲWを導通状態とする。信号出力回路２２０からデータ線ＤＴＬnに供給される電圧は基準電圧ＶOfsである。第１ノードＮＤ1の電位は、ブートストラップ動作によって上昇した電位から、再度ＶOfs（０ボルト）となる（図２２Ａ参照）。
【０１６３】
ここで、容量部Ｃ1の値を値ｃ1とし、発光部ＥＬＰの容量ＣELの値を値ｃELとする。そして、駆動トランジスタＴＲDのゲート電極と他方のソース／ドレイン領域との間の寄生容量の値をｃgsとする。第１ノードＮＤ1と第２ノードＮＤ2との間の容量値を符号ｃAで表せば、ｃA＝ｃ1＋ｃgsである。また、第２ノードＮＤ2と第２の給電線ＰＳ２との間の容量値を符号ｃBと表せば、ｃB＝ｃELである。尚、発光部ＥＬＰの両端に、追加の容量部が並列に接続されている構成であってもよいが、その場合には、ｃBには更に追加の容量部の容量値が加算される。
【０１６４】
第１ノードＮＤ1の電位が変化すると、第１ノードＮＤ1と第２ノードＮＤ2との間の電位も変化する。即ち、第１ノードＮＤ1の電位の変化分に基づく電荷が、第１ノードＮＤ1と第２ノードＮＤ2との間の容量値と、第２ノードＮＤ2と第２の給電線ＰＳ２との間の容量値に応じて、振り分けられる。然るに、値ｃb（＝ｃEL）が、値ｃA（＝ｃ1＋ｃgs）と比較して充分に大きな値であれば、第２ノードＮＤ2の電位の変化は小さい。そして、一般に、発光部ＥＬＰの容量ＣELの値ｃELは、容量部Ｃ1の値ｃ1及び駆動トランジスタＴＲDの寄生容量の値ｃgsよりも大きい。以下、第１ノードＮＤ1の電位変化により生ずる第２ノードＮＤ2の電位変化は考慮せずに説明を行う。尚、図１８に示した駆動のタイミングチャートにおいては、第１ノードＮＤ1の電位変化により生ずる第２ノードＮＤ2の電位変化を考慮せずに示した。
【０１６５】
電源部１００から駆動トランジスタＴＲDの一方のソース／ドレイン領域に駆動電圧ＶCC-Hが印加されているので、基準電圧ＶOfsから駆動トランジスタＴＲDの閾値電圧Ｖthを減じた電位に向かって、第２ノードＮＤ2の電位は変化する。即ち、第２ノードＮＤ2の電位は、電位Ｖ2から上昇し、基準電圧ＶOfsから駆動トランジスタＴＲDの閾値電圧Ｖthを減じた電位に向かって変化する。そして、駆動トランジスタＴＲDのゲート電極と他方のソース／ドレイン領域との間の電位差がＶthに達すると、駆動トランジスタＴＲDが非導通状態となる（図２２Ｂ参照）。この状態にあっては、第２ノードＮＤ2の電位は、概ね（ＶOfs−Ｖth）である。ここで、以下の式（３）が保証されていれば、云い換えれば、式（３）を満足するように電位を選択、決定しておけば、発光部ＥＬＰが発光することはない。
【０１６６】
（ＶOfs−Ｖth）＜（Ｖth-EL＋ＶCat）    （３）
【０１６７】
この［期間−ＴＰ（２）5］にあっては、第２ノードＮＤ2の電位は、最終的に、（ＶOfs−Ｖth）となる。即ち、駆動トランジスタＴＲDの閾値電圧Ｖth、及び、基準電圧ＶOfsのみに依存して、第２ノードＮＤ2の電位は決定される。そして、発光部ＥＬＰの閾値電圧Ｖth-ELとは無関係である。［期間−ＴＰ（２）5］の終期において、走査線ＳＣＬmからの走査信号に基づいて、書込みトランジスタＴＲWを導通状態から非導通状態とする。
【０１６８】
［期間−ＴＰ（２）6］（図１８、図２３Ａ参照）
書込みトランジスタＴＲWの非導通状態を維持した状態で、信号出力回路２２０からデータ線ＤＴＬnの一端に基準電圧ＶOfsに替えて映像信号電圧ＶSig_mが供給される。［期間−ＴＰ（２）5］において駆動トランジスタＴＲDが非導通状態に達しているとすれば、実質上、第１ノードＮＤ1と第２ノードＮＤ2の電位は変化しない（実際には、寄生容量等の静電結合による電位変化が生じ得るが、通常、これらは無視することができる）。尚、［期間−ＴＰ（２）5］で行う閾値電圧キャンセル処理において駆動トランジスタＴＲDが非導通状態に達していない場合には、［期間−ＴＰ（２）6］においてブートストラップ動作が生じ、第１ノードＮＤ1と第２ノードＮＤ2の電位は多少上昇する。
【０１６９】
［期間−ＴＰ（２）7］（図１８、図２３Ｂ参照）
この［期間−ＴＰ（２）7］において、走査線ＳＣＬmの走査信号に基づいて、表示素子１０の書込みトランジスタＴＲWを導通状態とする。データ線ＤＴＬnから書込みトランジスタＴＲWのゲート電極に映像信号電圧ＶSig_mを印加する。
【０１７０】
上述した書込み処理にあっては、駆動トランジスタＴＲDの一方のソース／ドレイン領域には電源部１００から駆動電圧ＶCC-Hが印加している状態で、駆動トランジスタＴＲDのゲート電極に映像信号電圧ＶSigを印加する。このため、図１８に示すように、表示素子１０にあっては［期間−ＴＰ（２）7］において第２ノードＮＤ2の電位が変化する。具体的には、第２ノードＮＤ2の電位が上昇する。この電位の上昇量を符号ΔＶで表す。
【０１７１】
駆動トランジスタＴＲDのゲート電極（第１ノードＮＤ1）の電位をＶg、駆動トランジスタＴＲDの他方のソース／ドレイン領域（第２ノードＮＤ2）の電位をＶsとしたとき、上述した第２ノードＮＤ2の電位の上昇を考慮しなければ、Ｖgの値、Ｖsの値は以下のとおりとなる。第１ノードＮＤ1と第２ノードＮＤ2の電位差、即ち、駆動トランジスタＴＲDのゲート電極とソース領域として働く他方のソース／ドレイン領域との間の電位差Ｖgsは、以下の式（４）で表すことができる。
【０１７２】
Ｖg ＝ＶSig_m
Ｖs ≒ＶOfs−Ｖth
Ｖgs≒ＶSig_m−（ＶOfs−Ｖth）      （４）
【０１７３】
即ち、駆動トランジスタＴＲDに対する書込み処理において得られたＶgsは、発光部ＥＬＰにおける輝度を制御するための映像信号電圧ＶSig_m、駆動トランジスタＴＲDの閾値電圧Ｖth、及び、基準電圧ＶOfsのみに依存している。そして、発光部ＥＬＰの閾値電圧Ｖth-ELとは無関係である。
【０１７４】
次いで、上述した第２ノードＮＤ2の電位の上昇量（ΔＶ）について説明する。上述した駆動方法にあっては、表示素子１０の駆動トランジスタＴＲDの一方のソース／ドレイン領域に駆動電圧ＶCC-Hを印加している状態で書込み処理を行う。これにより、表示素子１０の駆動トランジスタＴＲDの他方のソース／ドレイン領域の電位を変化させる移動度補正処理が併せて行われる。
【０１７５】
駆動トランジスタＴＲDを薄膜トランジスタ等から作製した場合、トランジスタ間で移動度μにばらつきが生ずることは避け難い。従って、移動度μに差異がある複数の駆動トランジスタＴＲDのゲート電極に同じ値の映像信号電圧ＶSigを印加したとしても、移動度μの大きい駆動トランジスタＴＲDを流れるドレイン電流Ｉdsと、移動度μの小さい駆動トランジスタＴＲDを流れるドレイン電流Ｉdsとの間に、差異が生じてしまう。そして、このような差異が生ずると、表示装置１の画面の均一性（ユニフォーミティ）が損なわれてしまう。
【０１７６】
上述した駆動方法にあっては、駆動トランジスタＴＲDの一方のソース／ドレイン領域には電源部１００から駆動電圧ＶCC-Hが印加された状態で、駆動トランジスタＴＲDのゲート電極に映像信号電圧ＶSigが印加される。このため、図１８に示すように、書込み処理において第２ノードＮＤ2の電位が上昇する。駆動トランジスタＴＲDの移動度μの値が大きい場合、駆動トランジスタＴＲDの他方のソース／ドレイン領域における電位（即ち、第２ノードＮＤ2の電位）の上昇量ΔＶ（電位補正値）は大きくなる。逆に、駆動トランジスタＴＲDの移動度μの値が小さい場合、駆動トランジスタＴＲDの他方のソース／ドレイン領域における電位の上昇量ΔＶは小さくなる。ここで、駆動トランジスタＴＲDのゲート電極とソース領域として働く他方のソース／ドレイン領域との間の電位差Ｖgsは、式（４）から以下の式（５）のように変形される。
【０１７７】
Ｖgs≒ＶSig_m−（ＶOfs−Ｖth）−ΔＶ      （５）
【０１７８】
尚、映像信号電圧ＶSigの書込みを行う走査信号の期間の長さは、表示素子１０や表示装置１の設計に応じて決定すればよい。また、このときの駆動トランジスタＴＲDの他方のソース／ドレイン領域における電位（ＶOfs−Ｖth＋ΔＶ）が以下の式（３’）を満足するように、走査信号の期間の長さは決定されているとする。
【０１７９】
表示素子１０にあっては、［期間−ＴＰ（２）7］において発光部ＥＬＰが発光することはない。この移動度補正処理によって、係数ｋ（≡（１／２）・（Ｗ／Ｌ）・Ｃox）のばらつきの補正も同時に行われる。
【０１８０】
（ＶOfs−Ｖth＋ΔＶ）＜（Ｖth-EL＋ＶCat）    （３’）
【０１８１】
［期間−ＴＰ（２）8］（図１８、及び、図２４参照）
駆動トランジスタＴＲDの一方のソース／ドレイン領域に電源部１００から駆動電圧ＶCC-Hが印加された状態を維持する。表示素子１０にあっては、書込み処理によって容量部Ｃ1に映像信号電圧ＶSig_mに応じた電圧が保持されている。走査線からの走査信号は終了しているので、書込みトランジスタＴＲWは非導通状態となる。従って、映像信号電圧ＶSig_mの駆動トランジスタＴＲDのゲート電極への印加が停止されることによって、書込み処理によって容量部Ｃ1に保持された電圧の値に応じた電流が駆動トランジスタＴＲDを介して発光部ＥＬＰに流れて発光部ＥＬＰが発光する。
【０１８２】
表示素子１０の動作について、より具体的に説明する。駆動トランジスタＴＲDの一方のソース／ドレイン領域に電源部１００から駆動電圧ＶCC-Hが印加された状態を維持しており、第１ノードＮＤ1は、データ線ＤＴＬnから電気的に切り離されている。従って、以上の結果として、第２ノードＮＤ2の電位は上昇する。
【０１８３】
ここで、上述したとおり、駆動トランジスタＴＲDのゲート電極は浮遊状態にあり、しかも、容量部Ｃ1が存在するが故に、所謂ブートストラップ回路におけると同様の現象が駆動トランジスタＴＲDのゲート電極に生じ、第１ノードＮＤ1の電位も上昇する。その結果、駆動トランジスタＴＲDのゲート電極とソース領域として働く他方のソース／ドレイン領域との間の電位差Ｖgsは、式（５）の値を保持する。
【０１８４】
また、第２ノードＮＤ2の電位が上昇し、（Ｖth-EL＋ＶCat）を超えるので、発光部ＥＬＰは発光を開始する。このとき、発光部ＥＬＰを流れる電流は、駆動トランジスタＴＲDのドレイン領域からソース領域へと流れるドレイン電流Ｉdsであるので、式（１）で表すことができる。ここで、式（１）と式（５）から、式（１）は、以下の式（６）のように変形することができる。
【０１８５】
Ｉds＝ｋ・μ・（ＶSig_m−ＶOfs−ΔＶ）2    （６）
【０１８６】
従って、発光部ＥＬＰを流れる電流Ｉdsは、基準電圧ＶOfsを０ボルトに設定したとした場合、発光部ＥＬＰにおける輝度を制御するための映像信号電圧ＶSig_mの値から、駆動トランジスタＴＲDの移動度μに起因した電位補正値ΔＶの値を減じた値の２乗に比例する。云い換えれば、発光部ＥＬＰを流れる電流Ｉdsは、発光部ＥＬＰの閾値電圧Ｖth-EL、及び、駆動トランジスタＴＲDの閾値電圧Ｖthには依存しない。即ち、発光部ＥＬＰの発光量（輝度）は、発光部ＥＬＰの閾値電圧Ｖth-ELの影響、及び、駆動トランジスタＴＲDの閾値電圧Ｖthの影響を受けない。そして、第（ｎ，ｍ）番目を構成する表示素子１０の輝度は、係る電流Ｉdsに対応した値である。
【０１８７】
しかも、移動度μの大きな駆動トランジスタＴＲDほど電位補正値ΔＶが大きくなるので、式（５）の左辺のＶgsの値が小さくなる。従って、式（６）において、移動度μの値が大きくとも、（ＶSig_m−ＶOfs−ΔＶ）2の値が小さくなる結果、駆動トランジスタＴＲDの移動度μのばらつき（更には、ｋのばらつき）に起因するドレイン電流Ｉdsのばらつきを補正することができる。これにより、移動度μのばらつき（更には、ｋのばらつき）に起因する発光部ＥＬＰの輝度のばらつきを補正することができる。
【０１８８】
そして、発光部ＥＬＰの発光状態を第（ｍ＋ｍ’−１）番目の水平走査期間まで継続する。この第（ｍ＋ｍ’−１）番目の水平走査期間の終期は、［期間−ＴＰ（２）-1］の終期に相当する。ここで、「ｍ’」は、１＜ｍ’＜Ｍの関係を満たし、表示装置１において所定の値である。換言すれば、発光部ＥＬＰは、［期間−ＴＰ（２）8］の始期から第（ｍ＋ｍ’）番目の水平走査期間Ｈm+m'の直前まで駆動され、この期間が発光期間となる。
【０１８９】
以上、本開示の実施形態について具体的に説明したが、本開示は、上述の実施形態に限定されるものではなく、本開示の技術的思想に基づく各種の変形が可能である。例えば、上述の実施形態において挙げた数値、構造、基板、原料、プロセスなどはあくまでも例に過ぎず、必要に応じて、これらと異なる数値、構造、基板、原料、プロセスなどを用いてもよい。
【０１９０】
例えば駆動トランジスタをｐチャネル型トランジスタとする場合には、図２５のように駆動トランジスタと発光部ＥＬＰとの結線関係を入れ替えればよい。この回路においても、閾値電圧キャンセル処理、書込み処理およびブートストラップ動作を支障なく行うことができる。
【０１９１】
なお、本開示の技術は以下のような構成も取ることができる。
［１］
電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子が、行方向に延びる走査線と列方向に延びるデータ線とに接続された状態で２次元マトリクス状に配列された表示部、及び、
基準電圧と映像信号電圧とをデータ線に交互に供給する信号出力回路、
を備えており、
信号出力回路は、
データ線が接続される出力ノード、
基準電圧が印加される基準電圧ノード、
入力される階調信号に応じて映像信号電圧を出力するソースアンプ、
ソースアンプの出力側と出力ノードとの間に設けられた第１スイッチ、
基準電圧ノードと出力ノードとの間に設けられた第２スイッチ、及び、
ソースアンプの電源供給経路に設けられた第３スイッチ、
を含んでおり、
行単位で表示素子を走査する走査期間内において、第１スイッチが非導通であり且つ第２スイッチが導通する状態と第１スイッチが導通し且つ第２スイッチが非導通である状態とが切り替えられ、
第３スイッチは、第１スイッチが導通状態とされる場合には導通状態とされ、第１スイッチが非導通状態とされる場合には非導通状態とされる表示装置。
［２］
信号出力回路は、
所定の電源電圧が印加される電源電圧ノード、及び、
電源電圧ノードと出力ノードとの間に設けられた第４スイッチ、
を更に備えており、
行単位で表示素子を走査する走査期間内において、第１スイッチが非導通であり且つ第２スイッチが導通する状態と第１スイッチが導通し且つ第２スイッチが非導通である状態との間に、第１スイッチ及び第２スイッチが非導通の状態で第４スイッチが導通状態とされる上記［１］に記載の表示装置。
［３］
信号出力回路は、
第４スイッチが導通状態となる時間の長さを制御することによって出力ノードに接続されるデータ線に印加されるプリチャージ電圧の値を制御するプリチャージ制御回路を更に備えている上記［３］に記載の表示装置。
［４］
プリチャージ制御回路は、階調信号の値に基づいて、第４スイッチが導通状態となる時間の長さを制御する上記［３］に記載の表示装置。
［５］
信号出力回路は、
階調信号の値に基づいてソースアンプのバイアス電流の値を制御するバイアス制御回路を更に備えている上記［１］ないし［４］のいずれかに記載の表示装置。
［６］
バイアス制御回路は、階調信号の値に基づいてソースアンプのバイアス電流の値を制御する上記［５］に記載の表示装置。
［７］
信号出力回路は、外部のタイミングコントローラから送られるデータを受信する差動受信部を備えると共に、受信したデータに基づいて階調信号を生成するように構成されており、
差動受信部が有する差動増幅器の電源供給経路は、外部のタイミングコントローラが画像表示に寄与するデータを送信しているか否かを示す信号に基づいて、導通状態／非導通状態が制御される上記［１］ないし［６］のいずれかに記載の表示装置。
［８］
電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子が、行方向に延びる走査線と列方向に延びるデータ線とに接続された状態で２次元マトリクス状に配列された表示部のデータ線に基準電圧と映像信号電圧とを交互に供給するために用いられる信号出力回路であって、
データ線が接続される出力ノード、
基準電圧が印加される基準電圧ノード、
入力される階調信号に応じて映像信号電圧を出力するソースアンプ、
ソースアンプの出力側と出力ノードとの間に設けられた第１スイッチ、
基準電圧ノードと出力ノードとの間に設けられた第２スイッチ、及び、
ソースアンプの電源供給経路に設けられた第３スイッチ、
を含んでおり、
行単位で表示素子を走査する走査期間内において、第１スイッチが導通し且つ第２スイッチが非導通である状態と第２スイッチが非導通であり且つ第２スイッチが導通する状態とが切り替えられ、
第３スイッチは、第１スイッチが導通状態とされる場合には導通状態とされ、第１スイッチが非導通状態とされる場合には非導通状態とされる、
信号出力回路。
［９］
電流駆動型の発光部と発光部を駆動する駆動回路とを含む表示素子が、行方向に延びる走査線と列方向に延びるデータ線とに接続された状態で２次元マトリクス状に配列された表示部、及び、
基準電圧と映像信号電圧とをデータ線に交互に供給する信号出力回路、
を備えており、
信号出力回路は、
データ線が接続される出力ノード、
基準電圧が印加される基準電圧ノード、
入力される階調信号に応じて映像信号電圧を出力するソースアンプ、
ソースアンプの出力側と出力ノードとの間に設けられた第１スイッチ、
基準電圧ノードと出力ノードとの間に設けられた第２スイッチ、及び、
ソースアンプの電源供給経路に設けられた第３スイッチ、
を含んでいる、
表示装置の駆動方法であって、
行単位で表示素子を走査する走査期間内において、第１スイッチが導通し且つ第２スイッチが非導通である状態と第２スイッチが非導通であり且つ第２スイッチが導通する状態とを切り替え、
第１スイッチが導通状態とされる場合には第３スイッチを導通状態とし、第１スイッチが非導通状態とされる場合には第３スイッチを非導通状態とする、
表示装置の駆動方法。
【符号の説明】
【０１９２】
１，２，３・・・表示装置、１０・・・表示素子、１１・・・駆動回路、２０・・・表示部、２１・・・支持体、２２・・・基板、３１・・・ゲート電極、３２・・・ゲート絶縁層、３３・・・半導体層、３４・・・チャネル形成領域、３５，３５・・・ソース／ドレイン領域、３６・・・他方の電極、３７・・・一方の電極、３８，３９・・・配線、４０・・・層間絶縁層、５１・・・アノード電極、５２・・・正孔輸送層、発光層及び電子輸送層、５３・・・カソード電極、５４・・・第２層間絶縁層、５５，５６・・・コンタクトホール、１００・・・電源部、１１０・・・走査回路、１２０，２２０，３２０・・・信号出力回路、１２１・・・階調信号入力部、１２２Ａ，１２２Ｂ，２２２Ｃ・・・電源端子、１２３・・・Ｄ／Ａコンバータ、１２４，２２４・・・ソースアンプ、１２４Ａ，２２４Ａ・・・差動増幅段、１２４Ｂ，２２４Ｂ・・・利得段、１２５，２２５・・・スイッチ制御回路、１２６・・・出力端子、２２７・・・プリチャージ制御回路、２２８・・・バイアス制御回路、３２１，３２１’・・・差動受信部、３２２・・・シリアル／パラレル変換部、３２３・・・シフトレジスタ部、３２４・・・ラッチ部、３２５・・・Ｄ／Ａコンバータ、３２６・・・出力部、ＴＲW・・・書込みトランジスタ、ＴＲD・・・駆動トランジスタ、Ｃ1・・・容量部、ＥＬＰ・・・有機エレクトロルミネッセンス発光部、ＣEL・・・発光部ＥＬＰの容量、ＮＤ1・・・第１ノード、ＮＤ2・・・第２ノード、ＳＣＬ・・・走査線、ＤＴＬ・・・データ線、ＰＳ１・・・給電線、ＰＳ２・・・第２の給電線、Ｑ11〜Ｑ18，Ｑ21〜Ｑ28，Ｑ31〜Ｑ39，Ｔ1〜Ｔ6・・・トランジスタ（ＦＥＴ）、ＣG・・・コンデンサ、ＳＷ１・・・第１スイッチ、ＳＷ２・・・第２スイッチ、ＳＷ３（ＳＷ３1，ＳＷ３2）・・・第３スイッチ、ＳＷ４・・・第４スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【国際調査報告】
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2014077200.tif 000029
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