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　特願２００２−３６５６３４「半導体記憶装置」拒絶査定不服審判事件〔平成１６年　７月１５日出願公開、特開２００４−１９９７５９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１４年１２月１７日の出願であって、平成１８年１０月２３日付けで拒絶査定がなされ、それに対して、同年１２月７日に拒絶査定に対する審判請求がなされるとともに、平成１９年１月９日付けで手続補正がなされ、平成２０年１０月１５日付けで審尋がなされ、それに対して同年１２月１９日に回答書が提出された。
　その後、平成２１年８月５日付けで当合議体から拒絶の理由が通知され、それに対して、同年１０月１３日付けで意見書が提出されるとともに、同日付けで手続補正がなされた。
　
２．本願発明について
　本願の請求項１〜１０に係る発明は、平成２１年１０月１３日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１０に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明は、請求項１に記載されている事項により特定される以下のとおりのものである。
　「【請求項１】　外部から入力される入力信号に応じてメモリセルを選択駆動し、データを出力または入出力する半導体記憶装置であって、
　互いに隣り合うように配置された複数のダミービット線及び複数のビット線を有し、上記複数のダミービット線に互いに同じ構成で異なる列に配置された所定の数のダミーメモリセルが各列に同じ構成でそれぞれ接続され、上記複数のビット線に互いに異なる上記メモリセルがそれぞれ接続されたメモリセルアレイと、
　上記ビット線に接続されたメモリセルを選択して駆動する際、上記複数のダミービット線を介して供給される信号に基づいて駆動動作のタイミングを制御するタイミング制御回路とを備え、
　上記ダミービット線に接続されたダミーメモリセルがダミーワード線に接続され、上記ビット線に接続されたメモリセルが上記ダミーワード線とは異なるワード線に接続され、
　上記タイミング制御回路が制御する駆動動作のタイミングには、上記ダミーワード線の駆動タイミングと、上記ワード線の駆動タイミングと、上記メモリセルより上記ビット線に読み出された電位を増幅して出力するセンスアンプを活性化及び不活性化させるタイミングとを含むことを特徴とする半導体記憶装置。」
　
３．引用例に記載された発明
（１）本願の出願前に日本国内において頒布され、平成２１年８月５日付けで通知した拒絶の理由において引用した特開平７−１４７０８７号公報（以下、「引用例」という。）には、図１〜６とともに、以下の記載がある（なお、下線は当合議体にて付加したものである。）。 
　「【０００１】
【産業上の利用分野】本発明は、スタティックＲＡＭ（ＳＲＡＭ）等の半導体記憶装置に関するものである。
【０００２】
【従来の技術】１対のビット線をいずれも“Ｈ”レベル（電位Ｖｄｄ）にプリチャージした後、ワード線を活性化してメモリセルの保持データを読み出すようにしたＳＲＡＭが知られている。ビット線対のうちの保持データに応じて決まる一方のビット線がメモリセルを通じてしだいに放電され、その結果生じたビット線対の電位差がセンスアンプで増幅されるのである。ところが、ワード線が活性化されたままであると、放電を開始した側のビット線の電位はグラウンドレベル（電位０Ｖ）まで下がり続けようとする。該ビット線の電荷がメモリセルを通じて失われ続けるからである。その結果、該ビット線の電位が大幅に低下し、次のプリチャージサイクルにおける充電電流が増大する。
【０００３】そこで、特開昭６０−６１９８６号公報に記載された従来のＳＲＡＭでは、ビット線の電位がグラウンドレベルまで下がり切らないうちにセンスアンプの出力電位が確定した時点で、ワード線の活性化を停止することによりメモリセルをビット線対から切り離すようにしている。これにより、ビット線の電位低下が抑制され、プリチャージ時の消費電力が低減する。センスアンプの出力電位の確定は、例えば１／２Ｖｄｄの回路しきい値を持った検知回路によって検知される。
【０００４】
【発明が解決しようとする課題】ラッチ型のセンスアンプを備えたＣＭＯＳ構成のＳＲＡＭでは、一方のビット線の電位がＶｄｄからＰＭＯＳトランジスタのしきい値電圧Ｖｔｐだけ低下した時点で、センスアンプは増幅動作を開始することができる。しかも、一方のビット線の電位がＶｄｄ−Ｖｔｐより低くなった後は、メモリセルがビット線対から切り離されても、またセンスアンプがビット線対から切り離されても、センスアンプは増幅動作を継続することができ、センスアンプの出力電位が確定する。
【０００５】
しかしながら、上記のような検知回路を備えた従来のＳＲＡＭは、センスアンプの出力電位が確定するのを待ってワード線の活性化を停止する構成であったので、ビット線電位低下の抑制が不十分であった。
【０００６】本発明の目的は、半導体記憶装置のプリチャージ時の消費電力を低減できるように、ビット線電位の低下を抑制することにある。
【０００７】
【課題を解決するための手段】上記の目的を達成するため、本発明に係る第１の
半導体記憶装置は、センスアンプの出力電位が確定する前に、かつ遅くともセンスアンプが動作できる程度に一方のビット線の電位が変化した時点で、メモリセル及びセンスアンプをビット線対から切り離すこととしたものである。
　
　「【００１１】
【実施例】以下、本発明の実施例に係る半導体記憶装置について、図１〜図７を参照しながら説明する。
【００１２】（実施例１）図１は、本発明の第１の実施例に係るＣＭＯＳ構成のＳＲＡＭの回路図である。図１において、ＷＬは複数のワード線のうちの１本を示している。ワード線ＷＬには、各々データを格納するための複数のメモリセル１０１が共通接続されている。複数のメモリセル１０１の各々のために、ビット線対ＢＬ、ＸＢＬ、データ線対ＤＬ、ＸＤＬ、プリチャージ回路１０２、スイッチ回路１０３、タイミング制御回路１０６及びセンスアンプ１０７が、各々１個のコラムを構成するようにそれぞれ設けられている。
【００１３】各コラムにおいて、プリチャージ回路１０２は、ビット線対ＢＬ、ＸＢＬを“Ｈ”レベル（電位Ｖｄｄ）にプリチャージするように、３個のＰＭＯＳトランジスタで構成される。プリチャージイネーブル信号ＰＣＥは、プリチャージ回路１０２を活性化するための信号である。スイッチ回路１０３は、ビット線対ＢＬ、ＸＢＬとデータ線対ＤＬ、ＸＤＬとの間に介在した２個のＮＭＯＳトランジスタで構成される。センスアンプ１０７は、ワード線ＷＬが活性化された際のメモリセル１０１の格納データに基づくビット線対ＢＬ、ＸＢＬの電位変化を増幅するように、データ線対ＤＬ、ＸＤＬの上に介在している。このセンスアンプ１０７は、ビット線対ＢＬ、ＸＢＬのうちの一方のビット線の電位がＶｄｄからＰＭＯＳトランジスタのしきい値電圧Ｖｔｐだけ低下した時点で増幅動作を開始することができるように、ラッチ型の内部構成を備えたものである。
センスアンプイネーブル信号ＳＡＥは、センスアンプ１０７を活性化するための信号である
【００１４】
各コラムのタイミング制御回路１０６から出力されるワード線制御信号ＷＣは、１個のＯＲゲート１０８に入力される。ＯＲゲート１０８の出力は、行デコーダ１０４の出力とともにＡＮＤゲート１０５に入力される。ＡＮＤゲート１０５の出力端子は、ワード線ＷＬに接続されている。
　
　「【００２１】次に、図１及び図２の構成を備えたＳＲＡＭの読み出し動作を説明する。図３（ａ）〜（ｄ）は、その動作説明のためのタイミング図である。
【００２２】時刻Ｔ０では、全てのコラムにおいて、“Ｈ”レベルのワード線制御信号ＷＣと“Ｈ”レベルのスイッチ制御信号ＳＣとが、タイミング制御回路１０６から出力されている。ＯＲゲート１０８の出力は“Ｈ”レベルであり、全コラムのスイッチ回路１０３は導通している。ビット線対ＢＬ、ＸＢＬ及びデータ線対ＤＬ、ＸＤＬは、プリチャージ回路１０２によって予め“Ｈ”レベル（電位Ｖｄｄ）にプリチャージされている。この際、タイミング制御回路１０６の中では、“Ｈ”レベルのクロック信号ＣＫに応じて読み出し制御信号Ｒｅが“Ｌ”レベルになっているので、第１のＰＭＯＳトランジスタ１２１並びに第１及び第４のＮＭＯＳトランジスタ１２３、１２８のみが導通状態となっている。カレントミラー１３５の電流入力ノードＮＢに電流供給回路１３４から電流が供給されないばかりか、該電流入力ノードＮＢの電位が第４のＮＭＯＳトランジスタ１２８によってグラウンドレベルに引き下げられているので、第２及び第３のＮＭＯＳトランジスタ１２６、１２７は決して導通状態にならない。したがって、出力ノードＮＡの電位は確実に“Ｈ”レベルとなっている。
【００２３】時刻Ｔ１に至ってクロック信号ＣＫが“Ｌ”レベルに遷移し、読み出しサイクルに入る。プリチャージ回路１０２は非活性化される。タイミング制御回路１０６の中では、読み出し制御信号Ｒｅが“Ｈ”レベルに転じるので、第１のＰＭＯＳトランジスタ１２１が非導通状態に、第２のＰＭＯＳトランジスタ１２２が導通状態に、第４のＮＭＯＳトランジスタ１２８が非導通状態に各々転じる。一方、行デコーダ１０４の出力に応答して、ＡＮＤゲート１０５がワード線ＷＬの活性化を開始する。全てのコラムにおいて、ビット線対ＢＬ、ＸＢＬのうちのメモリセル１０１の保持データに応じて決まる一方のビット線（図３（ｃ）に示す例ではＢＬ）の電位がＶｄｄからしだいに低下する。一方のデータ線ＤＬの電位も同様に低下する。
【００２４】
時刻Ｔ２に至って一方のビット線ＢＬ及び一方のデータ線ＤＬの電位がＶｄｄ−Ｖｔｐまで低下すると、タイミング制御回路１０６の中では、第３のＰＭＯＳトランジスタ１２４が非導通状態から導通状態に転じる。この結果、電源から第２のＰＭＯＳトランジスタ１２２、第１のＮＭＯＳトランジスタ１２３及び第３のＰＭＯＳトランジスタ１２４を経由して、カレントミラー１３５の電流入力ノードＮＢに電流が供給される。このとき、カレントミラー１３５の中では、出力ノードＮＡの電位を“Ｌ”レベルに引き下げるように、第２及び第３のＮＭＯＳトランジスタ１２６、１２７にドレイン電流が流れる。このようにあるコラムにおいてタイミング制御回路１０６の中の出力ノードＮＡの電位が“Ｌ”レベルになると、当該コラムのタイミング制御回路１０６から“Ｌ”レベルのワード線制御信号ＷＣと“Ｌ”レベルのスイッチ制御信号ＳＣとが出力される。当該コラムのスイッチ回路１０３は非導通状態となり、センスアンプ１０７及びデータ線対ＤＬ、ＸＤＬがビット線対ＢＬ、ＸＢＬから直ちに切り離される。これにより、活性化されたセンスアンプ１０７がデータ線対ＤＬ、ＸＤＬの電位を確定させるように一方のデータ線ＤＬの電位を図３（ｄ）に示すように大きく引き下げても、ビット線ＢＬの電位がセンスアンプ１０７によって引き下げられることはない。
【００２５】
時刻Ｔ３に至って全コラムのタイミング制御回路１０６から“Ｌ”レベルのワード線制御信号ＷＣが出力されるようになると、ＯＲゲート１０８の出力は“Ｌ”レベルに転じ、ＡＮＤゲート１０５は、複数のメモリセル１０１の各々を対応するビット線対ＢＬ、ＸＢＬから切り離すようにワード線ＷＬの活性化を停止する。
【００２６】以上のとおり、本実施例によれば、
センスアンプ１０７の出力電位が確定する前に、センスアンプ１０７が動作できる程度に一方のビット線ＢＬの電位がＶｄｄ−Ｖｔｐより低くなった時点でメモリセル１０１及びセンスアンプ１０７がビット線対ＢＬ、ＸＢＬから切り離されるので、ビット線ＢＬの電位低下が従来に比べて抑制され、プリチャージ時の消費電力が低減する。
　
　「【００２９】（実施例２）図４は、本発明の第２の実施例に係るＣＭＯＳ構成のＳＲＡＭの回路図である。図４の構成は、
ワード線制御信号ＷＣとスイッチ制御信号ＳＣとをダミーコラム２００から得るようにしたものである。
スイッチ制御信号ＳＣは、ダミーコラム２００の中のダミースイッチ回路２０３と、他のコラムのスイッチ回路１０３とに供給される
【００３０】
本実施例によれば、レイアウト面積を抑えながら図１の構成と同等の効果を達成することができる
【００３１】（実施例３）
図５は、本発明の第３の実施例に係るＣＭＯＳ構成のＳＲＡＭの回路図である。図５の構成は、ワード線制御信号ＷＣとスイッチ制御信号ＳＣとをメモリブロック毎に設けられたダミーコラム２００から得るようにしたものである。図５において、３５０ａ及び３５０ｂは、第１及び第２のメモリブロックを表わしている。メモリブロック毎のダミーコラム２００の中のタイミング制御回路１０６から出力されるワード線制御信号ＷＣは、ＯＲゲート１０８を介してワード線制御のためのＡＮＤゲート１０５に入力される。
【００３２】本実施例によれば、タイミング制御回路１０６の負荷軽減によりスイッチ回路１０３の高速開放を実現しながら図４の構成と同等の効果を達成することができる。」
　
　「【００３３】（実施例４）図６は、本発明の第４の実施例に係るＣＭＯＳ構成のＳＲＡＭの回路図である。図６の構成は、メモリブロック毎に図４の構成を採用したものである。図６において、３５０ａ及び３５０ｂは、第１及び第２のメモリブロックを表わしている。１０４ａ及び４０２ａは第１のメモリブロック３５０ａのために設けられた第１の行デコーダ及び第１のプリチャージ回路であり、１０４ｂ及び４０２ｂは第２のメモリブロック３５０ｂのために設けられた第２の行デコーダ及び第２のプリチャージ回路である。
第１及び第２の行デコーダ１０４ａ、１０４ｂには、同一の行アドレスＲＡが供給される。
　
（２）ここにおいて、００３３段落の「第１及び第２の行デコーダ１０４ａ、１０４ｂには、同一の行アドレスＲＡが供給される。」の記載から、図５に記載されている「行デコーダ１０４」には、外部から入力される行アドレスＲＡが、メモリセル１０１を選択駆動するための信号として供給されていることは明らかである。
　また、図５に記載されている「ＣＭＯＳ構成のＳＲＡＭ」には、データを出力または入出力する機能が備えられていることは、当業者にとって自明である。
　また、図５の記載から、「第１のメモリブロック３５０ａ」及び「第２のメモリブロック３５０ｂ」のそれぞれの「メモリブロック」内に、「ダミーセル２０１」及び「ダミービット線ＢＬ、ＸＢＬ」からなる「ダミーコラム２００」と「メモリセル１０１」及び「ビット線ＢＬ、ＸＢＬ」からなるコラムが互いに隣り合うように配置されていることは明らかである。
　また、各「ビット線ＢＬ、ＸＢＬ」の対には、それぞれ独立した「メモリセル１０１」が接続されていることも、図５の記載から明らかである。
　更に、図５において、「メモリセル１０１」及び「ビット線ＢＬ、ＸＢＬ」からなるコラムが多数存在していることは、当業者にとって自明である。
　
　００３０段落の「本実施例によれば、レイアウト面積を抑えながら図１の構成と同等の効果を達成することができる。」という記載、及び００２４段落の「時刻Ｔ２に至って一方のビット線ＢＬ及び一方のデータ線ＤＬの電位がＶｄｄ−Ｖｔｐまで低下すると、・・・出力ノードＮＡの電位を“Ｌ”レベルに引き下げるように、第２及び第３のＮＭＯＳトランジスタ１２６、１２７にドレイン電流が流れる。このようにあるコラムにおいてタイミング制御回路１０６の中の出力ノードＮＡの電位が“Ｌ”レベルになると、当該コラムのタイミング制御回路１０６から“Ｌ”レベルのワード線制御信号ＷＣと“Ｌ”レベルのスイッチ制御信号ＳＣとが出力される。当該コラムのスイッチ回路１０３は非導通状態となり、センスアンプ１０７及びデータ線対ＤＬ、ＸＤＬがビット線対ＢＬ、ＸＢＬから直ちに切り離される。」という記載から、図５に記載されている「ＣＭＯＳ構成のＳＲＡＭ」において、それぞれの「タイミング制御回路１０６」から出力される「ワード線制御信号ＷＣ」は、「ビット線ＢＬ、ＸＢＬ」に接続された「メモリセル１０１」が選択駆動された際に、「ダミービット線ＢＬ、ＸＢＬ」を介して供給される信号に基づいて生成される信号であることは明らかである。
　
　さらに、段落００２５の「時刻Ｔ３に至って全コラムのタイミング制御回路１０６から“Ｌ”レベルのワード線制御信号ＷＣが出力されるようになると、ＯＲゲート１０８の出力は“Ｌ”レベルに転じ、ＡＮＤゲート１０５は、複数のメモリセル１０１の各々を対応するビット線対ＢＬ、ＸＢＬから切り離すようにワード線ＷＬの活性化を停止する。」という記載から、「タイミング制御回路１０６」は、「ワード線ＷＬ」の活性化を停止させるための「ワード線制御信号ＷＣ」を生成し、「ワード線制御信号ＷＣ」によって「メモリセル１０１」及び「ダミーセル２０１」が同時に非選択状態とされていることが明らかである。
　
（３）以上を総合すると、引用例１には以下の発明（以下、「引用発明」という。）が記載されているものと認められる。
　「外部から入力される行アドレスＲＡに応じてメモリセル１０１を選択駆動し、センスアンプイネーブル信号ＳＡＥによって活性化されるセンスアンプ１０７によってデータを増幅して出力又は入出力するＳＲＡＭであって、
　第１のメモリブロック３５０ａと第２のメモリブロック３５０ｂのそれぞれのメモリブロック内に、ダミーセル２０１及びダミービット線ＢＬ、ＸＢＬからなるダミーコラム２００と、メモリセル１０１及びビット線ＢＬ、ＸＢＬからなる多数のコラムが互いに隣り合うように配置されており、
　前記ダミービット線ＢＬ、ＸＢＬに接続された前記ダミーセル２０１がワード線ＷＬに接続され、前記ビット線ＢＬ、ＸＢＬに接続された前記メモリセル１０１が前記ワード線ＷＬに接続され、
　前記ビット線ＢＬ、ＸＢＬに接続された前記メモリセル１０１が選択駆動された際、前記ダミービット線ＢＬ、ＸＢＬを介して供給される信号に基づいて前記ワード線ＷＬの活性化を停止させるためのワード線制御信号ＷＣを生成するタイミング制御回路１０６を備え、前記ワード線制御信号ＷＣによって前記メモリセル１０１及び前記ダミーセル２０１が同時に非選択状態とされることを特徴とするＳＲＡＭ。」
　
４．本願発明と引用発明との対比
（１）引用発明の「外部から入力される行アドレスＲＡ」は、本願発明の「外部から入力される入力信号」に相当し、引用発明の「データを出力または入出力するＳＲＡＭ」は、本願発明の「データを出力または入出力する半導体記憶装置」に相当する。
　したがって、引用発明の「外部から入力される行アドレスＲＡに応じてメモリセル１０１を選択駆動し、センスアンプイネーブル信号ＳＡＥによって活性化されるセンスアンプ１０７によってデータを増幅して出力又は入出力するＳＲＡＭ」は、本願発明の「外部から入力される入力信号に応じてメモリセルを選択駆動し、データを出力または入出力する半導体記憶装置」に相当する。
　
　引用発明においては、「ダミーセル２０１及びダミービット線ＢＬ、ＸＢＬからなるダミーコラム２００と、メモリセル１０１及びビット線ＢＬ、ＸＢＬからなる多数のコラムが互いに隣り合うように配置されて」いるから、引用発明は、本願発明と同様に、「互いに隣り合うように配置された複数のダミービット線及び複数のビット線」を備えていることは明らかである。
　また、引用発明の「コラム」は、本願発明の「列」に相当しており、引用発明における「第１のメモリブロック３５０ａ」内における「ダミーコラム２００」と「第２のメモリブロック３５０ｂ」内における「ダミーコラム２００」は、図５の記載からみて、「メモリセル１０１」を選択駆動するための同一のワード線ＷＬに接続されていることは明らかであるから、引用発明においては、各「ダミーコラム」において、ワード線数と同数の「ダミーメモリセル」が「ダミービット線」に接続されて構成されていることは明らかである。
　また、引用発明の「メモリセル１０１及びビット線ＢＬ、ＸＢＬからなる多数のコラム」における多数の「メモリセル１０１」は、それぞれ独立したセルであるから、引用発明においては、本願発明と同様に、複数の「ビット線ＢＬ、ＸＢＬ」には、互いに異なる「メモリセル１０１」が接続されている。
　
　そして、引用発明の「第１のメモリブロック３５０ａと第２のメモリブロック３５０ｂ」を合わせたものが本願発明の「メモリセルアレイ」に相当することは明らかであるから、引用発明の「第１のメモリブロック３５０ａと第２のメモリブロック３５０ｂのそれぞれのメモリブロック内に、ダミーセル２０１及びダミービット線ＢＬ、ＸＢＬからなるダミーコラム２００と、メモリセル１０１及びビット線ＢＬ、ＸＢＬからなる多数のコラムが互いに隣り合うように配置されて」いる構成は、本願発明の「互いに隣り合うように配置された複数のダミービット線及び複数のビット線を有し、上記複数のダミービット線に互いに同じ構成で異なる列に配置された所定の数のダミーメモリセルが各列に同じ構成でそれぞれ接続され、上記複数のビット線に互いに異なる上記メモリセルがそれぞれ接続されたメモリセルアレイ」を備える構成に対応しており、両者は、「互いに隣り合うように配置された複数のダミービット線及び複数のビット線を有し、上記複数のダミービット線に互いに」「異なる列に配置された所定の数のダミーメモリセルが各列に」「それぞれ接続され、上記複数のビット線に互いに異なる上記メモリセルがそれぞれ接続されたメモリセルアレイ」を備える構成である点で共通する。
　
（２）引用発明の「前記ダミービット線ＢＬ、ＸＢＬに接続された前記ダミーセル２０１がワード線ＷＬに接続され、前記ビット線ＢＬ、ＸＢＬに接続された前記メモリセル１０１が前記ワード線ＷＬに接続され」ている構成は、本願発明の「上記ダミービット線に接続されたダミーメモリセルがダミーワード線に接続され、上記ビット線に接続されたメモリセルが上記ダミーワード線とは異なるワード線に接続され」ている構成に対応しており、両者は、「上記ダミービット線に接続されたダミーメモリセルが」「ワード線に接続され、上記ビット線に接続されたメモリセルが」「ワード線に接続され」ている構成である点で共通する。
　
　また、引用発明における、「タイミング制御回路１０６」は、「前記ビット線ＢＬ、ＸＢＬに接続された前記メモリセル１０１が選択駆動された際、前記ダミービット線ＢＬ、ＸＢＬを介して供給される信号に基づいて前記ワード線ＷＬの活性化を停止させるためのワード線制御信号ＷＣを生成」し、それにより、「前記メモリセル１０１及び前記ダミーセル２０１が同時に非選択状態とされ」ているから、当該「タイミング制御回路１０６」は、「前記メモリセル１０１」を選択して駆動する際に、その駆動動作のタイミングを制御していることが明らかである。
　したがって、引用発明の「タイミング制御回路１０６」は、本願発明の「上記ビット線に接続されたメモリセルを選択して駆動する際、上記複数のダミービット線を介して供給される信号に基づいて駆動動作のタイミングを制御するタイミング制御回路」に相当するものであり、当該「タイミング制御回路１０６」は、本願発明の「上記ワード線の駆動タイミング」、すなわち、「メモリセルが」が接続された「ワード線の駆動タイミング」に相当するタイミングを制御しているものと認められる。
　
（３）以上を総合すると、本願発明と引用発明とは、
　「外部から入力される入力信号に応じてメモリセルを選択駆動し、データを出力または入出力する半導体記憶装置であって、
　互いに隣り合うように配置された複数のダミービット線及び複数のビット線を有し、上記複数のダミービット線に互いに異なる列に配置された所定の数のダミーメモリセルが各列にそれぞれ接続され、上記複数のビット線に互いに異なる上記メモリセルがそれぞれ接続されたメモリセルアレイと、　
　上記ビット線に接続されたメモリセルを選択して駆動する際、上記複数のダミービット線を介して供給される信号に基づいて駆動動作のタイミングを制御するタイミング制御回路とを備え、
　上記ダミービット線に接続されたダミーメモリセルがワード線に接続され、上記ビット線に接続されたメモリセルがワード線に接続され、
　上記タイミング制御回路が制御する駆動動作のタイミングは、上記メモリセルが接続されたワード線の駆動タイミングを含むことを特徴とする半導体記憶装置。」
　
　である点で一致し、以下の点で相違する。
（相違点１）
　「ダミーメモリセル」について、本願発明は、「上記複数のダミービット線に互いに同じ構成で異なる列に配置された所定の数のダミーメモリセルが各列に同じ構成でそれぞれ接続され」る構成となっているのに対して、引用発明は、本願発明の「同じ構成」に相当する構成を備えていることが特定されていない点。
　
（相違点２）
　本願発明は、「上記ダミービット線に接続されたダミーメモリセルがダミーワード線に接続され、上記ビット線に接続されたメモリセルが上記ダミーワード線とは異なるワード線に接続され」ているのに対して、引用発明は、「前記ダミービット線ＢＬ、ＸＢＬに接続された前記ダミーセル２０１」及び「前記ビット線ＢＬ、ＸＢＬに接続された前記メモリセル１０１」が共通の「ワード線ＷＬ」に接続されている点。
　
　（相違点３）
　本願発明は、「上記タイミング制御回路が制御する駆動動作のタイミングには、上記ダミーワード線の駆動タイミングと、」「上記メモリセルより上記ビット線に読み出された電位を増幅して出力するセンスアンプを活性化及び不活性化させるタイミングとを含む」構成を備えているのに対して、引用発明はそのような構成を備えていない点。
　
５．相違点についての当審の判断
（１）相違点１について
　引用例には、「第１のメモリブロック３５０ａ」内の「ダミーセル２０１」の構成と、「第２のメモリブロック３５０ｂ」内の「ダミーセル２０１」の構成が同じであることは明示されていないが、一般に、半導体記憶装置において、設計及び製造を簡略化するために、「メモリセル」や「ダミーメモリセル」をできるだけ同じ構成で作成するようにすることは、当業者における技術常識であり、かつ、引用発明において、「第１のメモリブロック３５０ａ」内の「ダミーセル２０１」の構成と、「第２のメモリブロック３５０ｂ」内の「ダミーセル２０１」の構成とを変えなければならない特段の事情も存在しないから、引用発明においても、「第１のメモリブロック３５０ａ」内の「ダミーセル２０１」の構成と、「第２のメモリブロック３５０ｂ」内の「ダミーセル２０１」の構成は同じであるものと認められる。
　したがって、相違点１は実質的なものではない。
　
　また、仮に、引用発明において、「第１のメモリブロック３５０ａ」内の「ダミーセル２０１」の構成と、「第２のメモリブロック３５０ｂ」内の「ダミーセル２０１」の構成が同じであるとまでは言えず、相違点１が実質的なものであったとしても、上に述べた当業者における技術常識に鑑みれば、相違点１が当業者が容易になし得る範囲に含まれる程度のものであることは明らかである。
　
（２）相違点２について
　一般に、半導体記憶装置において、ダミーセルを設け、当該ダミーセルが接続されたビット線からの信号に基づき種々のタイミングを決定する構成とするに当たり、当該ダミーセルを選択駆動するためのワード線を、通常のメモリセルを選択駆動するためのワード線とは別に設けることは、例えば、本願の出願前に日本国内において頒布された下記の周知文献１及び２に記載されているように、当業者における周知技術である。
　
　周知文献１：特開平６−１７６５６８号公報
　「【００７０】このように、本実施例では、
ダミービット線対ＤＢＬ、バーＤＢＬをビット線対ＢＬ１、バーＢＬ１、ＢＬ２、バーＢＬ２と同様に設け、ダミーワード線ＤＷＬをワード線ＷＬ１〜ＷＬ４と同様に設けた。このため、ビット線対とダミービット線対ＤＢＬ、バーＤＢＬとのデータ伝搬速度、及びワード線とダミーワード線ＤＷＬとのデータ伝搬速度は差のないものとなる。
　
　周知文献２：特開２００２−３６７３７７号公報
　「【０００８】
この従来例では、メモリセルアレイ１０内のワード線ＷＬとは別にダミーワード線ＤＷＬが、通常のメモリセルＭＣとは別にダミーメモリセルＤＭＣが、そして、通常のビット線対ＢＬ、ＢＬＸとは別にダミービット線対ＤＢＬ、ＤＢＬＸがそれぞれ設けられる。
　
　したがって、引用発明において、「ダミービット線ＢＬ、ＸＢＬに接続されたダミーセル２０１」を選択駆動するためのワード線を、「ビット線ＢＬ、ＸＢＬに接続された前記メモリセル１０１」を選択駆動するためのワード線とは別に設けること、すなわち、本願発明のように、「上記ダミービット線に接続されたダミーメモリセルがダミーワード線に接続され、上記ビット線に接続されたメモリセルが上記ダミーワード線とは異なるワード線に接続され」る構成とすることは、当業者が容易になし得たことである。
　
（３）相違点３について
（３−１）まず、本願発明の「上記タイミング制御回路が制御する駆動動作のタイミングには、上記ダミーワード線の駆動タイミングと、上記ワード線の駆動タイミングと」「を含む」構成について検討すると、上記（２）において検討したとおり、引用発明において、「ダミービット線ＢＬ、ＸＢＬに接続されたダミーセル２０１」を選択駆動するためのワード線を、「ビット線ＢＬ、ＸＢＬに接続された前記メモリセル１０１」を選択駆動するためのワード線とは別に設けることは当業者が容易になし得たことであるが、そのようにした場合において、「タイミング制御回路１０６」が生成する「前記ワード線制御信号ＷＣによって前記メモリセル１０１及び前記ダミーセル２０１が同時に非選択状態とされる」という引用発明が有する機能を担保するためには、「タイミング制御回路１０６」が生成する「ワード線制御信号ＷＣ」により、「ダミーセル２０１」を選択駆動するためのワード線、及び「メモリセル１０１」を選択駆動するためのワード線の両方を非選択状態としなければならないことは、当業者が当然に察知し得たことある。
　したがって、引用発明において、「ダミービット線ＢＬ、ＸＢＬに接続されたダミーセル２０１」を選択駆動するためのワード線を、「ビット線ＢＬ、ＸＢＬに接続された前記メモリセル１０１」を選択駆動するためのワード線とは別に設けるに際して、「タイミング制御回路１０６」が生成する「ワード線制御信号ＷＣ」により、「ダミーセル２０１」を選択駆動するためのワード線、及び「メモリセル１０１」を選択駆動するためのワード線の両方を非選択状態とすること、すなわち、本願発明のように、「上記タイミング制御回路が制御する駆動動作のタイミングには、上記ダミーワード線の駆動タイミングと、上記ワード線の駆動タイミングと」「を含む」構成とすることは、当業者が容易になし得たことである。
　
（３−２）次に、本願発明の「上記タイミング制御回路が制御する駆動動作のタイミングには、」「上記メモリセルより上記ビット線に読み出された電位を増幅して出力するセンスアンプを活性化及び不活性化させるタイミング」「を含む」構成について検討すると、一般に、半導体記憶装置において、ダミーセルを設け、当該ダミーセルが接続されたビット線からの信号に基づき種々のタイミングを決定する構成とするに当たり、当該ダミーセルが接続されたビット線からの信号に基づきセンスアンプの駆動タイミングを決定する構成とすることは、上記周知文献１及び２に記載されているように、当業者における周知技術である。
　したがって、引用発明に対して当該周知技術を適用し、「前記ダミービット線ＢＬ、ＸＢＬを介して供給される信号に基づいて前記ワード線ＷＬの活性化を停止させるためのワード線制御信号ＷＣを生成するタイミング制御回路１０６を備え、前記ワード線制御信号ＷＣによって」「センスアンプ１０７」の駆動タイミングを決定する構成とすること、すなわち、本願発明のように、「上記タイミング制御回路が制御する駆動動作のタイミングには、」「上記メモリセルより上記ビット線に読み出された電位を増幅して出力するセンスアンプを活性化及び不活性化させるタイミング」「を含む」構成とすることは、当業者が容易になし得たことである。
　
（３−３）以上のとおりであるから、引用発明において、本願発明のように「上記タイミング制御回路が制御する駆動動作のタイミングには、上記ダミーワード線の駆動タイミングと、上記ワード線の駆動タイミングと、上記メモリセルより上記ビット線に読み出された電位を増幅して出力するセンスアンプを活性化及び不活性化させるタイミングとを含む」構成とすることは当業者が容易になし得たことであり、相違点３は当業者が容易になし得た範囲に含まれる程度のものである。
　
（４）判断についての纏め
　本願発明と引用発明との相違点１〜３については、以上検討したとおりである。
　したがって、本願発明は、平成２１年８月５日付けで通知したとおり、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　
６．むすび　
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。