【事件の表示】
　特願２００１−３８６３７３「半導体装置及びその製造方法」拒絶査定不服審判事件〔平成１５年　７月　４日出願公開，特開２００３−１８８１７４〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１３年１２月１９日の出願であって，平成１９年７月１１日付けの拒絶理由通知に対して，同年９月１３日に手続補正書及び意見書が提出されたが，同年１１月２７日付けで拒絶査定がされ，これに対し，同年１２月２７日に審判請求がされるとともに，平成２０年１月２５日に手続補正書が提出され，その後当審において，平成２２年４月７日付けで審尋がされ，同年６月８日に回答書が提出されたものである。
　
　
第２　平成２０年１月２５日に提出された手続補正書による手続補正（以下「本件補正」という。）の却下について
　
［補正却下の決定の結論］
　
　本件補正を却下する。
　
［理由］
　
１　本件補正の内容
　本件補正による補正前後の本願の特許請求の範囲の記載は，次のとおりである。
　
・　補正前
「【請求項１】　半導体基板（３）に形成された第１半導体層（４）と，前記第１半導体層の上に形成された第２半導体層（５）と，前記第２半導体層の表面から前記第２半導体層を貫通して前記第１半導体層に達する深さにて形成された複数のトレンチ（６）及び該複数のトレンチ内に形成された絶縁膜（７）と，前記第２半導体層で構成され，前記トレンチに囲まれた複数の凸部のうち，半導体素子の形成領域に形成された実拡散パターン（８）及び半導体素子の非形成領域に形成された拡散ダミーパターン（９）と，前記第２半導体層の上に形成された層間絶縁膜（１０）と，該層間絶縁膜の上に形成された実配線パターン（１）及び配線ダミーパターン（２）とを有する半導体装置の製造方法であって，
　前記第１，第２半導体層（４，５）を有する前記半導体基板（３）を用意する工程と，
　前記第２半導体層の表面から前記第２半導体層を貫通して前記第１半導体層に達する深さの前記複数のトレンチ（６）を形成することで，前記実拡散パターン（８）及び前記拡散ダミーパターン（９）を形成する工程と，
　前記第２半導体層の上に前記層間絶縁膜（１０）を形成し，該層間絶縁膜に複数のスルーホール（１１）を形成する工程と，
　前記層間絶縁膜上において，前記実配線パターンを前記実拡散パターンにオーバラップするように配置して，前記スルーホールを介して該実拡散パターンと電気的に接続させると共に，前記配線ダミーパターンを前記拡散ダミーパターンにオーバラップするように配置して，前記スルーホールを介して該拡散ダミーパターンと電気的に接続させる工程とを有することを特徴とする半導体装置の製造方法。
　
【請求項２】　前記配線ダミーパターン（２）を形成する工程において，前記配線ダミーパターンを複数形成し，該配線ダミーパターンのうち少なくとも１つを複数の前記拡散ダミーパターンにオーバラップして形成し，該配線ダミーパターンを該複数の拡散ダミーパターンと電気的に接続させることを特徴とする請求項１に記載の半導体装置の製造方法。
　
【請求項３】　実配線パターン（１）及び配線ダミーパターン（２）を有する半導体装置であって，
　半導体基板（３）に形成された第１半導体層（４）と，
　前記第１半導体層の上に形成された第２半導体層（５）と，
　前記第２半導体層の表面から前記第２半導体層を貫通して前記第１半導体層に達する深さである複数のトレンチ（６）及び前記複数のトレンチ内に形成された絶縁膜（７）と，
　前記第２半導体層で構成され，前記トレンチに囲まれた複数の凸部のうち，半導体素子の形成領域に形成された実拡散パターン（８）と，半導体素子の非形成領域に形成された拡散ダミーパターン（９）と，
　前記第２半導体層の上に形成された層間絶縁膜（１０）と，
　前記層間絶縁膜に形成された複数のスルーホール（１１）と，
　前記層間膜上に形成された実配線パターン（１）及び所定形状の配線ダミーパターン（２）とを有し，
　前記実配線パターンが前記実拡散パターンとオーバラップしており，前記スルーホールを介して該実拡散パターンと電気的に接続されていることと，前記配線ダミーパターンが前記拡散ダミーパターンとオーバラップしており，前記スルーホールを介して該拡散ダミーパターンと電気的に接続されていることとを特徴とする半導体装置。
　
【請求項４】　前記配線ダミーパターン（２）は複数形成されており，該配線ダミーパターンのうち少なくとも１つが複数の前記拡散ダミーパターンにオーバラップして形成され，該配線ダミーパターンは該複数の拡散ダミーパターンと電気的に接続されていることを特徴とする請求項３に記載の半導体装置。」
　
・　補正後
「【請求項１】　半導体基板（３）に形成された第１半導体層（４）と，前記第１半導体層の上に形成された第２半導体層（５）と，前記第２半導体層の表面から前記第２半導体層を貫通して前記第１半導体層に達する深さにて形成された複数のトレンチ（６）及び該複数のトレンチ内に形成された絶縁膜（７）と，前記第２半導体層で構成され，前記トレンチに囲まれた複数の凸部のうち，半導体素子の形成領域に形成された実拡散パターン（８）及び半導体素子の非形成領域に一定間隔で形成された拡散ダミーパターン（９）と，前記第２半導体層の上に形成された層間絶縁膜（１０）と，該層間絶縁膜の上に形成された実配線パターン（１）及び拡散ダミーパターンに合わせて一定間隔で形成された配線ダミーパターン（２）とを有する半導体装置の製造方法であって，
　前記第１，第２半導体層（４，５）を有する前記半導体基板（３）を用意する工程と，前記第２半導体層の表面から前記第２半導体層を貫通して前記第１半導体層に達する深さの前記複数のトレンチ（６）を形成することで，前記実拡散パターン（８）及び前記拡散ダミーパターン（９）を形成する工程と，前記第２半導体層の上に前記層間絶縁膜（１０）を形成し，該層間絶縁膜に複数のスルーホール（１１）を形成する工程と，
　前記層間絶縁膜上において，前記実配線パターンを前記実拡散パターンにオーバラップするように配置して，前記スルーホールを介して該実拡散パターンと電気的に接続させると共に，前記配線ダミーパターンを前記拡散ダミーパターンにオーバラップするように配置して，前記スルーホールを介して該拡散ダミーパターンと電気的に接続させる工程とを有することを特徴とする半導体装置の製造方法。
　
【請求項２】　前記配線ダミーパターン（２）を形成する工程において，前記配線ダミーパターンを複数形成し，該配線ダミーパターンのうち少なくとも１つを複数の前記拡散ダミーパターンにオーバラップして形成し，該配線ダミーパターンを該複数の拡散ダミーパターンと電気的に接続させることを特徴とする請求項１に記載の半導体装置の製造方法。
　
【請求項３】　実配線パターン（１）及び配線ダミーパターン（２）を有する半導体装置であって，
　半導体基板（３）に形成された第１半導体層（４）と，前記第１半導体層の上に形成された第２半導体層（５）と，前記第２半導体層の表面から前記第２半導体層を貫通して前記第１半導体層に達する深さである複数のトレンチ（６）及び前記複数のトレンチ内に形成された絶縁膜（７）と，
　前記第２半導体層で構成され，前記トレンチに囲まれた複数の凸部のうち，半導体素子の形成領域に形成された実拡散パターン（８）と，半導体素子の非形成領域に一定間隔で形成された拡散ダミーパターン（９）と，
　前記第２半導体層の上に形成された層間絶縁膜（１０）と，
　前記層間絶縁膜に形成された複数のスルーホール（１１）と，
　前記層間膜上に形成された実配線パターン（１）及び拡散ダミーパターンに合わせて一定間隔で形成された所定形状の配線ダミーパターン（２）とを有し，
　前記実配線パターンが前記実拡散パターンとオーバラップしており，前記スルーホールを介して該実拡散パターンと電気的に接続されていることと，前記配線ダミーパターンが前記拡散ダミーパターンとオーバラップしており，前記スルーホールを介して該拡散ダミーパターンと電気的に接続されていることとを特徴とする半導体装置。
　
【請求項４】　前記配線ダミーパターン（２）は複数形成されており，該配線ダミーパターンのうち少なくとも１つが複数の前記拡散ダミーパターンにオーバラップして形成され，該配線ダミーパターンは該複数の拡散ダミーパターンと電気的に接続されていることを特徴とする請求項３に記載の半導体装置。」
　
２　補正事項の整理
　本件補正による，本願の特許請求の範囲及び本願の明細書についての補正事項は，以下のとおりである。（下線は補正箇所を示し，当審で付加したもの。）
　
・　補正事項１
　補正前の請求項１の「半導体素子の非形成領域に形成された拡散ダミーパターン（９）と，」を，補正後の請求項１の「半導体素子の非形成領域に
一定間隔で
　
・　補正事項２
　補正前の請求項１の「該層間絶縁膜の上に形成された実配線パターン（１）及び配線ダミーパターン（２）」を，補正後の請求項１の「該層間絶縁膜の上に形成された実配線パターン（１）及び
拡散ダミーパターンに合わせて一定間隔で形成された
　
・　補正事項３
　補正前の請求項３の「半導体素子の非形成領域に形成された拡散ダミーパターン（９）と，」を，補正後の請求項３の「半導体素子の非形成領域に
一定間隔で
　
・　補正事項４
　補正前の請求項３の「前記層間膜上に形成された実配線パターン（１）及び所定形状の配線ダミーパターン（２）」を，補正後の請求項３の「前記層間膜上に形成された実配線パターン（１）及び
拡散ダミーパターンに合わせて一定間隔で形成された
　
・　補正事項５
　本願の明細書の段落【００１４】の「第２半導体層で構成された実拡散パターン（８）及び拡散ダミーパターン（９）を形成する工程と，」を，「第２半導体層で構成された実拡散パターン（８）及び
一定間隔で
　
・　補正事項６
　本願の明細書の段落【００１４】の「配線ダミーパターンを拡散ダミーパターンにオーバラップするように配置して，」を，「
拡散ダミーパターンに合わせて一定間隔で形成された
　
３　補正目的の適否
ア　　補正事項１及び２について
　本願の願書に最初に添付した明細書又は図面（以下「本願の出願当初の明細書等」という。）の段落【００３３】〜【００３８】及び図４〜８から，補正事項１及び２が本願の出願当初の明細書等に記載された事項の範囲内において行われたものであることは明らかであるから，補正事項１及び２は，いずれも，特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）の規定に適合する。
　また，補正事項１は，補正前の請求項１の発明特定事項である「半導体素子の非形成領域に形成された拡散ダミーパターン（９）」を，限定的に減縮するものであり，補正事項２は，補正前の請求項１の発明特定事項である「該層間絶縁膜の上に形成された」「配線ダミーパターン（２）」を限定的に減縮するものであるから，補正事項１及び２は，いずれも，特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる，特許請求の範囲の限定的減縮を目的とするものに該当する。
　
イ　　補正事項３及び４について
　本願の願書に最初に添付した明細書又は図面（以下「本願の出願当初の明細書等」という。）の段落【００３３】〜【００３８】及び図４〜８から，補正事項３及び４が本願の出願当初の明細書等に記載された事項の範囲内において行われたものであることは明らかであるから，補正事項３及び４は，いずれも，特許法第１７条の２第３項の規定に適合する。
　また，補正事項３は，補正前の請求項３の発明特定事項である「半導体素子の非形成領域に形成された拡散ダミーパターン（９）」を限定的に減縮するものであり，補正事項４は，補正前の請求項３の発明特定事項である「前記層間膜上に形成された」「所定形状の配線ダミーパターン（２）」を限定的に減縮するものであるから，補正事項３及び４は，いずれも，特許法第１７条の２第４項第２号に掲げる，特許請求の範囲の限定的減縮を目的とするものに該当する。
　
ウ　　補正事項５及び６について
　補正事項５及び６は，それぞれ，補正事項１及び２による，本願の特許請求の範囲の請求項１の補正に伴うものであり，上記アで検討したとおり，いずれも，特許法第１７条の２第３項の規定に適合する。
　
エ　　したがって，本件補正は，特許法第１７条の２第４項柱書きの補正目的に適合する。
　
４　独立特許要件についての検討
　上記３において検討したとおり，上記補正事項１〜４は，特許請求の範囲の限定的減縮を目的とするものに該当するから，補正後の特許請求の範囲に記載された事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき，以下に検討する。
　
（１）本願補正発明
　補正後の本願の請求項３に係る発明（以下「本願補正発明」という。）は，再掲すると，次のとおりである。
　
「【請求項３】　実配線パターン（１）及び配線ダミーパターン（２）を有する半導体装置であって，
　半導体基板（３）に形成された第１半導体層（４）と，前記第１半導体層の上に形成された第２半導体層（５）と，前記第２半導体層の表面から前記第２半導体層を貫通して前記第１半導体層に達する深さである複数のトレンチ（６）及び前記複数のトレンチ内に形成された絶縁膜（７）と，
　前記第２半導体層で構成され，前記トレンチに囲まれた複数の凸部のうち，半導体素子の形成領域に形成された実拡散パターン（８）と，半導体素子の非形成領域に一定間隔で形成された拡散ダミーパターン（９）と，
　前記第２半導体層の上に形成された層間絶縁膜（１０）と，
　前記層間絶縁膜に形成された複数のスルーホール（１１）と，
　前記層間膜上に形成された実配線パターン（１）及び拡散ダミーパターンに合わせて一定間隔で形成された所定形状の配線ダミーパターン（２）とを有し，
　前記実配線パターンが前記実拡散パターンとオーバラップしており，前記スルーホールを介して該実拡散パターンと電気的に接続されていることと，前記配線ダミーパターンが前記拡散ダミーパターンとオーバラップしており，前記スルーホールを介して該拡散ダミーパターンと電気的に接続されていることとを特徴とする半導体装置。」
　
（２）引用例の記載と引用発明
（２−１）　引用例
　原査定の拒絶の理由に引用され，本願の出願前に日本国内で頒布された特開平１１−０２６５７６号公報（以下「引用例」という。）には，図１〜図８とともに次の記載がある。（下線は当審で付加したもの。以下同じ。）
　
ア　　従来の技術，及び発明が解決しようとする課題
「【０００２】
【従来の技術】
図８に，１つの半導体チップ１００における回路ブロックが形成された複数の回路形成領域１０１と，その周囲に存在し，それぞれの回路形成領域を分離する回路分離領域１０２とを示す。回路形成領域１０１では，回路を構成するゲート電極や２層以上の配線層等の段差の存在により，これらの上面に堆積された層間絶縁膜に凹凸が生じる
回路分離領域１０２においてもダミー素子領域やダミー電極，ダミー配線層を含んだダミーパターンを形成し，その上に層間絶縁膜を堆積することが行われている
（中略）
【０００７】本発明は上記事情に鑑みてなされたもので，
平坦化のために形成するダミーパターンにより浮遊容量が生じ，回路が誤動作することを防止することが可能な半導体装置及びその製造方法を提供することを目的とする
　
イ　　第１の実施の形態（図１（ａ）〜（ｇ））
「【００２０】図１に，本発明の第１の実施の形態による半導体装置の縦断面構造，及びその製造方法を工程別に示す。
以下の工程は，図８に示された半導体チップ１００のうち，回路ブロックが形成されていない回路分離領域１０２にダミーパターンを形成する方法に関するが，ダミーパターンの形成は回路ブロック１０１における素子の形成と同じ工程で，同様な方法により形成される
【００２１】先ず，図１（ａ）に示されるように，
半導体基板１の表面に，ダミー素子領域を分離するように，反応性イオンエッチングを行って深さ約０．５μｍのトレンチ溝３を形成する。化学的気相法（以下，ＣＶＤ法という）を用いて，表面全体にＴＥＯＳオゾン膜を堆積し，ＣＭＰにより表面を平坦化してトレンチ溝３の内部を埋める
【００２２】図１（ｂ）に示されたように，摂氏約９００度で熱酸化を行い，半導体基板１の表面に約１００オングストロームの膜厚のシリコン酸化膜４を形成する。
半導体基板１の表面部分に，選択的にＮ型不純物イオンを注入してＮウエル１１ａを形成し，選択的にＰ型不純物イオンを注入してＰウエル１１ｂを形成する
（中略）
【００２５】（中略）図１（ｆ）に示されたように，多結晶シリコン膜１２ａ及び１２ｂと高融点金属膜５とにパターニングを行ってダミー電極１２ａ，１２ｂ，５を形成する。これにより，Ｐウエル１１ｂが形成された半導体基板１とＰ型不純物が導入された多結晶シリコン膜１２ｂとが電気的に接続され，Ｎウエル１１ａが形成された半導体基板１とＮ型不純物が導入された多結晶シリコン膜１２ａとが電気的に接続された状態になる。
【００２６】図１（ｇ）に示されたように，表面全体にＣＶＤ法を用いてシリコン酸化膜を約５００オングストロームの膜厚で堆積し，
さらに例えばＢＰＳＧ（ボロン・リン・Ｓi Ｏ
２
・ガラス）膜からなる第１層目の層間絶縁膜６を約１００００〜２００００オングストロームの膜厚で堆積し，ＣＭＰで平坦化する
　
ウ　　第２の実施の形態（図１（ａ）〜（ｋ））
「【００２９】次に，本発明の第２の実施の形態による半導体装置及びその製造方法について説明する。上記第１の実施の形態では，ダミー電極と半導体基板とが電気的に接続されるが，本実施の形態ではさらにダミー配線層とダミー電極との間，複数のタミー配線層同志の間も接続される点に特徴がある。
【００３０】
第２の実施の形態による製造方法は，図１（ｇ）に示された，上記第１の実施の形態におけるダミー電極１２ａ，５又は１２ｂ及び５と，第１層目の層間絶縁膜６を形成する工程までは同一である
層間絶縁膜６のうちダミー電極を構成する高融点金属膜５の表面が露出するようにコンタクトホール１５を開孔する。層間絶縁膜６の表面全体およびコンタクトホール１５内部を埋めるように，ＣＶＤ法によりタングステン等の高融点金属を堆積し，エッチバックを行ってコンタクトホール１５を埋める。あるいは，ＣＶＤ法によりタングステン等の高融点金属をコンタクトホール１５の内部にのみ選択的に成長させて埋める
【００３１】図１（ｉ）に示されたように，スパッタリングによりアルミニウムを約４０００オングストロームの膜厚で堆積する。レジストを塗布して配線形状にパターニングしたレジスト膜を形成し，このレジスト膜をマスクとしてアルミニウム膜に反応性イオンエッチングを行い，
第１層目のダミー配線層７および配線層１７を形成する。これにより，ダミー電極と第１層目のダミー配線層７とが，コンタクトホール１５に埋め込まれた高融点金属を介して電気的に接続される。第１層目のダミー配線層７のパターニングは，図８に示す回路ブロック１０１に形成される素子に接続される第１層目の配線層１７のパターニングと，同じ工程で行われる
（中略）
【００３５】この第２の実施の形態によれば，最終的な断面構造を示した図３からも明らかなように，
半導体基板１とダミー電極を構成する多結晶シリコン膜１２ａ，１２ｂとが接続され，ダミー電極を構成する高融点金属膜５と第１層目のダミー配線層７とが接続され，さらに第１層目のダミー配線層７と第２層目のダミー配線層９とが接続されることで，これらの導電層の間で従来発生していた浮遊容量がほぼ全て消滅する
　
エ　　ダミー配線層と半導体基板とを接続するための構成（図４）
「【００３６】上記第２の実施の形態では，第２層目のダミー配線層９を，第１層目のダミー配線層７，ダミー電極１２ａ（１２ｂ）及び５を順に介して半導体基板１に接続している。しかし，半導体基板と第２層目の配線層との間の接続には，種々の形態が存在する。
図４に示されたように，ダミー電極を介在せずに，コンタクト領域３１において露出した半導体基板１の表面と第１層目のダミー配線層７とを，コンタクトホール１５に埋め込まれた高融点金属膜１５により接続し，第１層目のダミー配線層７と第２層目のダミー配線層９とをコンタクトホール１６に埋め込まれた高融点金属膜１６により接続してもよい
　
オ　　ダミー電極及びコンタクト領域の配置（図６及び図７）
「【００３７】次に，図６及び図７に，
ダミー素子分離領域３に囲まれたダミー素子領域３２と，ダミー素子領域３２内のダミー電極１２ａ（１２ｂ）及び５と，ダミー電極もしくはダミー配線と半導体基板１とのコンタクト領域３１の配置例を示す。図６のように，ダミー素子領域３２をマトリクス状に配置してもよく，図７のように千鳥格子状に配置してもよく，
　
カ　　発明の効果
「【００３９】
【発明の効果】以上説明したように，本発明の半導体装置及びその製造方法によれば，
ダミー電極とダミー配線層のうち少なくともいずれか一つが半導体基板と電気的に接続されるので，これらの間に従来発生していた浮遊容量が消失し，回路に誤動作が生じるのを防止することができる
　
キ　　図１
（ア）　上記イを参酌すれば，図１（ｂ）から，
複数の「トレンチ溝３」が「Ｎウエル１１ａ及びＰウエル１１ｂ」に達する深さである
　
（イ）　上記ウを参酌すれば，図１（ｈ）から，
複数の「コンタクトホール１５」が第１層目の「層間絶縁膜６」に形成された
「配線層１７」が上記第１層目の「層間絶縁膜６」上に形成された
　
ク　　図４
　上記イ〜エを参酌すれば，図４から，
「半導体基板１」の上に「第１層目の層間絶縁膜６」が堆積された
「ダミー配線層７」が「半導体基板１」の「コンタクト領域３１」上に形成され，「コンタクトホール１５」に埋め込まれた「高融点金属膜１５」により上記「コンタクト領域３１」と電気的に接続されている
　また，上記「半導体基板１」の上方からみて，
上記「ダミー配線層７」が所定形状を有する
　
ケ　　図６及び図７
　上記イ，エ及びオを参酌すれば，図６及び図７から，
「半導体チップ１００」の「回路分離領域１０２」の「トレンチ溝３」に囲まれた複数の領域に，ダミーパターンである「ダミー素子領域３２」，及び「ダミー素子領域３２」内の「ダミー配線層７」と「半導体基板１」との「コンタクト領域３１」が，いずれも，上記「半導体基板１」の上方からみて，略正方形状である四角形をなし，且つマトリクス状又は千鳥格子状に一定間隔で配置された
　
（２−２）　上記（２−１），ケから，引用発明の
「ダミー配線層７」と「半導体基板１」との「コンタクト領域３１」
ダミーパターンである
　
（２−３）　引用発明
　以上によれば，引用例には，次の発明（以下「引用発明」という。）が記載されている。
　
「配線層１７及びダミー配線層７を有する半導体チップ１００であって，
　半導体基板１に形成されたＮウエル１１ａ及びＰウエル１１ｂと，上記Ｎウエル１１ａ及びＰウエル１１ｂに達する深さである複数のトレンチ溝３及び上記複数のトレンチ溝３内に形成されたＴＥＯＳオゾン膜と，
　上記半導体チップ１００の回路分離領域１０２の上記トレンチ溝３に囲まれた複数の領域に，上記半導体基板１の上方からみて，略正方形状である四角形をなし，且つマトリクス状又は千鳥格子状に一定間隔で配置された，ダミーパターンである上記ダミー配線層７と上記半導体基板１とのコンタクト領域３１と，
　上記半導体基板１の上に堆積された第１層目の層間絶縁膜６と，
　上記第１層目の層間絶縁膜６に形成された複数のコンタクトホール１５と，
　上記第１層目の層間絶縁膜６上に形成された配線層１７及び所定形状のダミー配線層７とを有し，
　上記ダミー配線層７が上記コンタクト領域３１上に形成され，上記コンタクトホール１５に埋め込まれた高融点金属膜１５により上記コンタクト領域３１と電気的に接続されている半導体チップ１００。」
　
（３）対比
ア　　引用発明の「配線層１７」，「ダミー配線層７」及び「半導体チップ１００」は，それぞれ，本願補正発明の「実配線パターン（１）」，「配線ダミーパターン（２）」及び「半導体装置」に相当する。
　
イ　　引用発明の「半導体基板１」，「Ｎウエル１１ａ及びＰウエル１１ｂ」，「複数のトレンチ溝３」及び「上記複数のトレンチ溝３内に形成されたＴＥＯＳオゾン膜」は，それぞれ，本願補正発明の「半導体基板（３）」，「第１半導体層（４）」，「複数のトレンチ（６）」及び「前記複数のトレンチ内に形成された絶縁膜（７）」に相当する。
　そうすると，本願補正発明と引用発明とは，「半導体基板（３）に形成された第１半導体層（４）と，前記第１半導体層に達する深さである複数のトレンチ（６）及び前記複数のトレンチ内に形成された絶縁膜（７）」を有する点で共通する。
　
ウ　　引用発明の「上記トレンチ溝３に囲まれた複数の領域」，「上記半導体チップ１００の回路分離領域１０２」及び「上記半導体基板１の上方からみて，略正方形状である四角形をなし，且つマトリクス状又は千鳥格子状に一定間隔で配置された」は，それぞれ，本願補正発明の「前記トレンチに囲まれた複数の凸部」，「半導体素子の非形成領域」及び「一定間隔で形成された」に相当するから，引用発明の「上記半導体チップ１００の回路分離領域１０２の上記トレンチ溝３に囲まれた複数の領域に，上記半導体基板１の上方からみて，略正方形状である四角形をなし，且つマトリクス状又は千鳥格子状に一定間隔で配置された」は，本願補正発明の「前記トレンチに囲まれた複数の凸部のうち，」「半導体素子の非形成領域に一定間隔で形成された」に相当する。
　また，本願補正発明の「拡散ダミーパターン（９）」と引用発明の「ダミーパターンである上記ダミー配線層７と上記半導体基板１とのコンタクト領域３１」とは，いずれも，「ダミーパターン」である点で共通する。
　そうすると，本願補正発明と引用発明とは，「前記トレンチに囲まれた複数の凸部のうち，」「半導体素子の非形成領域に一定間隔で形成された」「ダミーパターン」を有する点で共通する。
　
エ　　引用発明の「上記半導体基板１の上に堆積された第１層目の層間絶縁膜６」における「堆積」及び「第１層目の層間絶縁膜６」は，それぞれ，本願補正発明の「前記第２半導体層の上に形成された層間絶縁膜（１０）」における「形成」及び「層間絶縁膜（１０）」に相当し，引用発明の「複数のコンタクトホール１５」は，本願補正発明の「複数のスルーホール（１１）」に相当する。また，引用発明の「第１層目の層間絶縁膜６」は，本願補正発明の「前記層間膜」にも相当する。
　さらに，本願補正発明の「第２半導体層（５）」は，「半導体基板（３）」に形成された「第１半導体層（４）」の上に形成されているから，本願補正発明の「層間絶縁膜（１０）」と引用発明の「第１層目の層間絶縁膜６」とは，半導体基板の上に形成されている点で共通する。
　そうすると，本願補正発明と引用発明とは，「半導体基板（３）」の上に形成された「層間絶縁膜（１０）と，前記層間絶縁膜に形成された複数のスルーホール（１１）と，前記層間膜上に形成された実配線パターン（１）及び」「所定形状の配線ダミーパターン（２）」を有する点で共通する。
　
オ　　引用発明の「上記ダミー配線層７が上記コンタクト領域３１上に形成され，」における「上に形成され」ていることは，本願補正発明の「前記配線ダミーパターンが前記拡散ダミーパターンとオーバラップしており，」における「とオーバラップして」いることに相当し，また，引用発明の「上記コンタクトホール１５に埋め込まれた高融点金属膜１５により」は，本願補正発明の「前記スルーホールを介して」に相当する。
　さらに，上記ウで検討したとおり，本願補正発明の「拡散ダミーパターン（９）」と引用発明の「上記コンタクト領域３１」とは，いずれも，「ダミーパターン」である点で共通する。
　そうすると，本願補正発明と引用発明とは，「前記配線ダミーパターンが前記」「ダミーパターンとオーバラップしており，前記スルーホールを介して該」「ダミーパターンと電気的に接続されている」点で共通する。
　
　以上によれば，本願補正発明と引用発明との一致点と相違点は，次のとおりである。
　
＜　一致点　＞
「実配線パターン（１）及び配線ダミーパターン（２）を有する半導体装置であって，
　半導体基板（３）に形成された第１半導体層（４）と，前記第１半導体層に達する深さである複数のトレンチ（６）及び前記複数のトレンチ内に形成された絶縁膜（７）と，
　前記トレンチに囲まれた複数の凸部のうち，半導体素子の非形成領域に一定間隔で形成されたダミーパターンと，
　半導体基板（３）の上に形成された層間絶縁膜（１０）と，
　前記層間絶縁膜に形成された複数のスルーホール（１１）と，
　前記層間膜上に形成された実配線パターン（１）及び所定形状の配線ダミーパターン（２）とを有し，
　前記配線ダミーパターンが前記ダミーパターンとオーバラップしており，前記スルーホールを介して該ダミーパターンと電気的に接続されている半導体装置。」
　
＜　相違点　＞
・　相違点１
　本願補正発明は，「前記第１半導体層の上に形成された第２半導体層（５）」を有し，「複数のトレンチ（６）」は，「前記第２半導体層の表面から前記第２半導体層を貫通して前記第１半導体層に達する深さである」のに対し，引用発明の「Ｎウエル１１ａ及びＰウエル１１ｂ」（本願補正発明の「第１半導体層」に相当。）の上に本願補正発明の「第２半導体層（５）」に相当する構成は形成されておらず，引用発明の「複数のトレンチ溝３」（本願補正発明の「複数のトレンチ（６）」に相当。）は，「前記第２半導体層の表面から前記第２半導体層を貫通」するものではない点。
　
・　相違点２
　本願補正発明は，「前記第２半導体層で構成され，前記トレンチに囲まれた複数の凸部のうち，半導体素子の形成領域に形成された実拡散パターン（８）」を有するのに対し，引用発明は，このような構成を有していない点。
　
・　相違点３
　本願補正発明は，「拡散ダミーパターン（９）」が「第２半導体層で構成され」ているのに対し，引用発明は，本願補正発明の「第２半導体層」に相当する構成要素を有しておらず，引用発明の「ダミー配線層７」と「半導体基板１」との「コンタクト領域３１」は，本願補正発明のように「第２半導体層で構成され」ていない点。
　
・　相違点４
　本願補正発明は，「層間絶縁膜（１０）」が「第２半導体層」の上に形成されているのに対し，引用発明は，本願補正発明の「第２半導体層」に相当する構成要素を有しておらず，引用発明の「第１層目の層間絶縁膜６」（本願補正発明の「層間絶縁膜（１０）」に相当。）は，本願補正発明のように，「第２半導体層」の上に形成されていない点。
　
・　相違点５
　本願補正発明は，所定形状の「配線ダミーパターン（２）」が「拡散ダミーパターンに合わせて一定間隔で形成」されているのに対し，引用発明の所定形状の「ダミー配線層７」（本願補正発明の「配線ダミーパターン（２）」に相当。）は，本願補正発明のように，「拡散ダミーパターンに合わせて一定間隔で形成」されていない点。
　
・　相違点６
　本願補正発明は，「前記実配線パターンが前記実拡散パターンとオーバラップしており，前記スルーホールを介して該実拡散パターンと電気的に接続されている」のに対し，引用発明は，本願補正発明の「実拡散パターン」を構成する「第２半導体層」に相当する構成要素を有しておらず，引用発明は，本願補正発明のように「前記実配線パターンが前記実拡散パターンとオーバラップしており，前記スルーホールを介して該実拡散パターンと電気的に接続されている」ものではない点。
　
・　相違点７
　本願補正発明は，「前記配線ダミーパターンが前記拡散ダミーパターンとオーバラップしており，前記スルーホールを介して該拡散ダミーパターンと電気的に接続されている」のに対し，引用発明は，本願補正発明の「拡散ダミーパターン」を構成する「第２半導体層」に相当する構成要素を有しておらず，引用発明の「ダミー配線層７」（本願補正発明の「配線ダミーパターン」に相当。）は，本願補正発明のように「拡散ダミーパターンとオーバラップしており，」「拡散ダミーパターンと電気的に接続されている」ものではない点。
　
（４）相違点についての判断
（４−１）　相違点１〜４，及び相違点７について
ア　　周知例１
　原査定の拒絶の理由に周知技術を示す文献として引用され，本願の出願前に日本国内で頒布された特開２０００−１８３０４３号公報（以下「周知例１」という。）には，図１とともに次の記載がある。
　
（ア）　実施形態１
「【００４１】（実施形態１）図１は，本発明の第１の実施形態を示したものである。
【００４２】
１１はシリコン基板内に形成されたＰウエルであり，Ｐウエル１１にはゲート絶縁膜１３，ゲート１４，ソース又はドレインとなる不純物拡散層１５からなるＮチャネルのＭＯＳトランジスタが形成されている。
【００４３】ゲート１４には実際の回路動作に使用される機能配線が接続されており，この機能配線は層間絶縁膜１６の接続孔内に形成された配線部（以下，層間接続機能配線部と呼ぶ）１７及び層間絶縁膜上に形成された配線部（以下，層上機能配線部と呼ぶ）１８から構成されている。
Ｐウエル１１の不純物拡散層１９には，実際の回路動作には使用されない（機能配線等から電気的に分離されている）ダミー配線が接続されており，このダミー配線は層間絶縁膜１６の接続孔内に形成された配線部（以下，層間接続ダミー配線部と呼ぶ）２０及び層間絶縁膜上に形成された配線部（以下，層上ダミー配線部と呼ぶ）２１から構成されている
【００４４】
同一のシリコン基板内にはＮウエル１１１が設けてあり，Ｎウエル１１１にはゲート絶縁膜１１３，ゲート１１４，ソース又はドレインとなる不純物拡散層１１５からなるＰチャネルのＭＯＳトランジスタが形成されている
　
（イ）　図１
　上記（ア）を参酌すれば，図１には，「Ｐウエル１１」及び「Ｎウエル１１１」に，それぞれ，ＭＯＳトランジスタのソース及びドレインとなる「不純物拡散層１５」及び「不純物拡散層１１５」が形成されるとともに，上記「Ｐウエル１１」に形成された「不純物拡散層１９」に，「層間接続ダミー配線部２０」及び「層上ダミー配線部２１」から構成されるダミー配線が接続された構成が示されており，図１の上記「不純物拡散層１９」に付された「Ｐ＋」から，
上記「不純物拡散層１９」は，上記「Ｐウエル１１」と同導電型を有する高濃度の不純物拡散層である
　
イ　　判断
（ア）　半導体装置において，半導体基板内に形成したウェルと上記半導体基板上に形成された層間絶縁膜上に形成された配線部とを，上記層間絶縁膜接続孔内に形成された層間接続配線部を介して接続する際に，上記層間接続配線部との接続部分となる上記ウェル上に，上記ウェルと同導電型の高濃度の不純物拡散層を形成することは，周知例１にみられるように当該技術分野では周知の技術であり，上記の構成によって，上記ウェルと上記層間接続配線部との接触抵抗が低減されることは，当業者にはよく知られたことであるから，引用発明の「半導体チップ１００」（本願補正発明の「半導体装置」に相当。）の「回路分離領域１０２」（本願補正発明の「半導体素子の非形成領域」に相当。）において，「ダミー配線層７」（本願補正発明の「配線ダミーパターン（２）」に相当。）と「半導体基板１」（本願補正発明の「半導体基板（３）」に相当。）との「コンタクト領域３１」における「Ｎウエル１１ａ及びＰウエル１１ｂ」（本願補正発明の「第１半導体層（４）」に相当。）上に，上記「Ｎウエル１１ａ」及び上記「Ｐウエル１１ｂ」のそれぞれと同導電型の高濃度の不純物拡散層となる半導体層を形成すること，及びそれによって上記「コンタクト領域３１」の接触抵抗を低減することは，周知例１にみられるような周知の技術に基づいて，当業者が容易に想到し得たものである。
　そして，引用発明の上記「半導体チップ１００」の「回路形成領域１０１」において，上記「Ｎウエル１１ａ及びＰウエル１１ｂ」上に，半導体素子を構成する不純物拡散層となる半導体層を形成することは，周知例１のＭＯＳトランジスタのソース及びドレインとなる不純物拡散層の構成にみられるように，上記「回路形成領域１０１」に半導体素子を形成する際に当業者が当然に行うことであり，また，上記（２），（２−１），イによれば，引用発明において「ダミーパターンの形成は回路ブロック１０１における素子の形成と同じ工程で，同様な方法により形成される」から，引用発明に上記周知の技術を適用して，上記「回路分離領域１０２」の上記「コンタクト領域３１」における上記「Ｎウエル１１ａ及びＰウエル１１ｂ」上に，接触抵抗を低減するための半導体層を形成する際に，この半導体層を，上記「回路形成領域１０１」の上記「Ｎウエル１１ａ及びＰウエル１１ｂ」上に形成される，半導体素子を構成する不純物拡散層となる半導体層と同じ工程で，同様な方法により形成し，上記両者を同じ半導体層で構成すること（相違点２及び３に係る構成とすること）は，引用例の記載に接した当業者が適宜設定し得る設計事項である。
　さらに，引用発明に上記周知の技術を適用し，上記「回路分離領域１０２」の上記「コンタクト領域３１」における上記「Ｎウエル１１ａ及びＰウエル１１ｂ」上に形成される，接触抵抗を低減するための半導体層と，上記「回路形成領域１０１」の上記「Ｎウエル１１ａ及びＰウエル１１ｂ」上に形成される，半導体素子を構成する不純物拡散層となる半導体層とを同じ半導体層で構成する場合に，引用発明の上記「Ｎウエル１１ａ及びＰウエル１１ｂ」に達する深さである「複数のトレンチ溝３」（本願補正発明の「複数のトレンチ（６）」に相当。）を，上記「回路分離領域１０２」及び上記「回路形成領域１０１」それぞれの上記「Ｎウエル１１ａ及びＰウエル１１ｂ」上に形成される上記半導体層の表面からこの半導体層を貫通して，上記「Ｎウエル１１ａ及びＰウエル１１ｂ」に達する深さにて形成すること（相違点１に係る構成とすること）は，上記「複数のトレンチ溝３」が素子分離溝としての所期の作用効果を奏するようにするために，当然に採用されることである。
　そうすると，引用発明において，相違点１に係る構成とすることは，周知例１にみられるような周知の技術に基づいて，当業者が容易に想到し得たものであり，また，相違点２及び３に係る構成とすることは，引用発明に上記周知の技術を適用する際に，当業者が適宜設定し得る設計事項である。
　
（イ）　引用発明に周知例１にみられるような周知の技術を適用し，上記「回路分離領域１０２」の上記「コンタクト領域３１」における上記「Ｎウエル１１ａ及びＰウエル１１ｂ」上に形成される半導体層と，上記「回路形成領域１０１」の上記「Ｎウエル１１ａ及びＰウエル１１ｂ」上に形成される半導体層とを同じ半導体層で構成する場合に，上記半導体基板１の上に堆積された引用発明の「第１層目の層間絶縁膜６」（本願補正発明の「層間絶縁膜（１０）」に相当。）が，上記半導体層の上に形成された構成となること（相違点４に係る構成となること）は，明らかである。
　そうすると，引用発明において，相違点４に係る構成とすることは，周知例１にみられるような周知の技術に基づいて，当業者が容易に想到し得たものである。
　
（ウ）　引用発明に周知例１にみられるような周知の技術を適用し，上記「ダミー配線層７」と上記「半導体基板１」との「コンタクト領域３１」における「Ｎウエル１１ａ及びＰウエル１１ｂ」（本願補正発明の「第１半導体層（４）」に相当。）上に，上記「Ｎウエル１１ａ」及び上記「Ｐウエル１１ｂ」のそれぞれと同導電型の高濃度の不純物拡散層となる半導体層を形成して，上記「コンタクト領域３１」の接触抵抗の低減を図る際に，上記「ダミー配線層７」が上記「Ｎウエル１１ａ」及び上記「Ｐウエル１１ｂ」のそれぞれと同導電型の高濃度の不純物拡散層とオーバラップし，「コンタクトホール１５」に埋め込まれた「高融点金属膜１５」により（本願補正発明の「前記スルーホールを介して」に相当。）上記「Ｎウエル１１ａ」及び上記「Ｐウエル１１ｂ」と同導電型の高濃度の不純物拡散層と電気的に接続される構成とすること（相違点７に係る構成とすること）は，当業者が適宜なし得ることである。
　
（４−２）　相違点５について
ア　　周知例２
　本願の願書に最初に添付した明細書の段落【０００５】及び【０００６】で引用され，本願の出願前に日本国内で頒布された特開２０００−２８６２６３号公報（以下「周知例２」という。）には，図１〜３とともに次の記載がある。
　
（ア）　第１実施例
「【００３２】
（中略）図１は，この発明の第１実施例である半導体装置の構成を示す平面図，図２は図１のＡ−Ａ矢視断面図，また，図３は同半導体装置の製造方法を工程順に示す工程図である。この例の半導体装置は，図１及び図２に示すように，例えば
Ｐ型シリコン基板１には選択的に素子領域となるＮ型ソース領域２及びドレイン領域３が形成されると共に，ソース領域２とドレイン領域３との間のチャネル領域４上にはゲート酸化膜５を介して，多結晶シリコン等からなるゲート電極６が形成されている
【００３３】第１層間絶縁膜７上には略０．２８μｍの配線スペースを介して互いに近接した，幅が略０．２８μｍの帯状の複数の配線８Ａ，８Ｂ，８Ｃ，…からなる第１配線８が形成されると共に，この第１配線８と第２層間絶縁膜１０を介して平面的に第１配線８と平行に，幅が略０．２８μｍの帯状の単一の配線からなる第２配線９が形成されている。（中略）
第１配線８の一部は，第１層間絶縁膜７に形成された多結晶シリコン等からなるプラグ導体１２を通じて，ソース領域２又はドレイン領域３と導通している
（中略）
【００３５】
第１層間絶縁膜７上の第１配線８と第２配線９との間の位置には，電気的に周囲から絶縁している，一辺が略０．５６μｍの正方形状の複数のダミー配線１８が，相互に略０．５６μｍの配線スペースを介して形成されている
（中略）
【００４０】次に，図３（ｂ）に示すように，
フォトリソグラフィ法により第１層間絶縁膜７にコンタクト孔を形成した後，このコンタクト孔内に多結晶シリコン等を埋め込んでプラグ導体１２を形成する
（中略）
【００４３】次に，図３（ｅ）に示すように，ＣＭＰにより第２層間絶縁膜１０の表面を平坦化して，第１配線８，第２配線９及びダミー配線１８を同時に形成する。（中略）
第１配線８と第２配線９との間の位置に，電気的に周囲から絶縁している一辺が略０．５６μｍの正方形状からなり，相互に略０．５６μｍの配線スペースを介して配置された複数のダミー配線１８とを，同時に形成する
（中略）
【００４５】この結果，第１配線８及び第２配線９は，前述のダマシン配線構造に形成され，第一層配線を構成するように形成される。また，
第１配線８の一部は，第１層間絶縁膜７に形成されたプラグ導体１２を通じて，ソース領域２又はドレイン領域３と導通するように形成される
　
（イ）　図１
　上記（ア）を参酌すれば，図１から，
「Ｐ型シリコン基板１」の上方からみた形状が正方形状の「ダミー配線１８」が形成された
　
イ　　周知例３
　本願の願書に最初に添付した明細書の段落【０００９】及び【００１１】で引用され，本願の出願前に日本国内で頒布された特開平０８−２１３７６３号公報（以下「周知例３」という。）には，図１及び図２とともに次の記載がある。
　
（ア）　実施例１
「【００２９】実施例１
図１は本発明の実施例１に係る半導体集積回路装置の多層配線構造を示す要部平面図，図２（Ｆ）は前記図１において２Ｆ−２Ｆ切断線で切った要部断面図である。本実施例の半導体集積回路装置において，下層の孤立配線４Ｂと上層の配線７との間を接続する孤立した接続孔６の周囲にはダミー配線（追加配線）４Ｄ，ダミー接続孔（追加接続孔）６Ｄ，ダミー配線７Ｄ及び第２ダミー配線４Ｄ２が配置される。
【００３０】ダミー配線４Ｄは，基本的な電気信号を伝達する本来の機能を備えておらず，主として孤立配線４Ｂの領域の段差形状を密集配線４Ａの領域の段差形状に近似する成形を行う。（中略）本実施例において，
ダミー配線４Ｄは，図中，縦方向に延在する孤立配線４Ｂが配置された領域を除き，孤立した接続孔６を中心として横方向に２箇所及び縦方向に１箇所，合計３箇所に配置される
各々のダミー配線４Ｄは，孤立した接続孔６に近接した位置に，例えば最小配線間寸法分，離間した位置に配置される
【００３１】
ダミー接続孔６Ｄは前記ダミー配線４Ｄ上に各々配置され，本実施例においてダミー配線４Ｄの配置個数と同様に合計３個配置される。ダミー接続孔６Ｄは，ダミー配線４Ｄと同様に上下配線間を電気的に導通する本来の機能を備えておらず，主として孤立配線４Ｂの領域の段差形状を密集配線４Ａの領域の段差形状に近似する成形を行う
【００３２】
ダミー配線７Ｄは配線７が配置される部分を除きダミー配線４Ｄ上に配置され，ダミー配線７Ｄはダミー接続孔６Ｄを通してダミー配線４Ｄに接続される
（中略）
【００３６】次に，本実施例に係る半導体集積回路装置の製造方法について説明する。図２（Ａ）〜図２（Ｆ）は各々多層配線構造の製造方法を各製造工程毎に示す要部断面図である。
【００３７】まず，第１工程においては，図２（Ａ）に示すように，
半導体基板１上の第１配線層（下層配線層）に複数の配線４が形成される。半導体基板１は単結晶珪素で形成され，半導体基板１と配線４との間には素子間分離絶縁膜２及び層間絶縁膜３が形成される
（中略）
【００３８】
前記配線４を形成する工程においては，図２（Ａ）及び前述の図１に示すように，密集配線４Ａ及び孤立配線４Ｂが形成され，これらと同一製造工程で孤立配線４Ｂの周囲に近接してダミー配線４Ｄ及び第２ダミー配線４Ｄ２が形成される
　
（イ）　図１
　上記（ア）を参酌すれば，図１から，
「半導体基板１」の上方からみた形状が略正方形状である四角形の「ダミー配線４Ｄ」が形成された構成がみてとれる
　
ウ　　判断
　上記ア及びイから，半導体基板上に層間絶縁膜が形成され，上記層間絶縁膜上にダミー配線が形成されてなる半導体装置において，上記半導体基板の上方からみた上記ダミー配線の形状を略正方形状である四角形とすることは，周知例２及び３にみられるように，当該技術分野では周知の技術であるから，引用発明に，周知例１にみられるような周知の技術を適用し，引用発明の「半導体チップ１００」（本願補正発明の「半導体装置」に相当。）の「回路分離領域１０２」（本願補正発明の「半導体素子の非形成領域」に相当。）において，「ダミー配線層７」（本願補正発明の「配線ダミーパターン（２）」に相当。）と「半導体基板１」（本願補正発明の「半導体基板（３）」に相当。）との「コンタクト領域３１」における「Ｎウエル１１ａ及びＰウエル１１ｂ」（本願補正発明の「第１半導体層（４）」に相当。）上に，上記「Ｎウエル１１ａ」及び上記「Ｐウエル１１ｂ」のそれぞれと同導電型の高濃度の不純物拡散層となる半導体層を形成する際に，上記「半導体基板１」の上方からみた上記「ダミー配線層７」の形状を略正方形状である四角形とすることは，当業者が適宜設定し得る設計事項である。
　そして，引用発明において，上記「コンタクト領域３１」は，上記「半導体基板１」の上方からみて，略正方形状である四角形をなし，且つマトリクス状又は千鳥格子状に一定間隔で配置されており，また，上記「ダミー配線層７」は，「第１層目の層間絶縁膜６」（本願補正発明の「層間絶縁膜（１０）」に相当。）に形成された「コンタクトホール１５」（本願補正発明の「スルーホール（１１）」に相当。）に埋め込まれた「高融点金属膜１５」により，上記「コンタクト領域３１」に電気的に接続されているから，引用発明に周知例１にみられるような周知の技術を適用し，上記「コンタクト領域３１」における上記「Ｎウエル１１ａ及びＰウエル１１ｂ」上に，上記「Ｎウエル１１ａ」及び上記「Ｐウエル１１ｂ」のそれぞれと同導電型の高濃度の不純物拡散層となる半導体層を形成する際に，上記「ダミー配線層７」の形状を，上記「コンタクト領域３１」の形状と同様，略正方形状である四角形とすれば，上記「ダミー配線層７」が，上記「コンタクト領域３１」に合わせて，マトリクス状又は千鳥格子状に一定間隔で配置されることは，引用発明における上記「コンタクト領域３１」の構成，及び上記「ダミー配線層７」と上記「コンタクト領域３１」とを電気的に接続するための構成から明らかであり，それとともに，上記「ダミー配線層７」が，上記「コンタクト領域３１」に形成される，上記「Ｎウエル１１ａ」及び上記「Ｐウエル１１ｂ」のそれぞれと同導電型の高濃度の不純物拡散層となる半導体層に合わせて，一定間隔で配置されること（相違点５に係る構成となること）も明らかである。
　そうすると，引用発明において，相違点５に係る構成とすることは，周知例１にみられるような周知の技術を適用する際に，当業者が適宜設定し得る設計事項である。
　
（４−３）　相違点６について
ア　　周知例２
　上記（４−２），ア，（ア）を参酌すれば，周知例２（特開２０００−２８６２６３号公報）の図１及び２から，
「第１配線８」が「ソース領域２」及び「ドレイン領域３」とオーバラップし，「プラグ導体１２」を介して「ソース領域２」及び「ドレイン領域３」と電気的に接続されている
　
イ　　周知例４
　本願の出願前に日本国内で頒布された特開２０００−１５０８０６号公報（以下「周知例４」という。）には，図２〜４とともに次の記載がある。
　
（ア）　一実施例であるＣＭＯＳインバータ及びその製造方法
「【００３１】以下，本発明の半導体装置及びその製造方法の実施例を図面に基づいて説明する。
【００３２】本発明の半導体装置の一実施例であるＣＭＯＳインバータは，図１及び図２に示したように，
シリコン基板１０１内に形成されたＰ型ウェル１１０内において，溝領域１２４に囲まれた活性領域β上にＮＭＯＳが，Ｎ型ウェル１０８内において，溝領域に囲まれた活性領域（図示せず）上にＰＭＯＳがそれぞれ形成されて構成されている
（中略）
【００３４】また，
ＮＭＯＳのソース領域１２０は，ＮＭＯＳ上に層間絶縁膜１２１を介して配設された配線１２３ａに接続されており，第１の基準電位が与えられる。また，この配線１２３ａは，Ｐ型ウェル１１０内の活性領域α表面に形成されたＰ型拡散層１１６を通してＰ型ウェル１１０にも第１の基準電位を与えるために利用される。同様の構造が，ＰＭＯＳ側にも形成されている
【００３５】さらに，
ＮＭＯＳのゲート電極１１２aには，ＣＭＯＳインバータへの入力線として機能する配線１２３ｃが接続されており，ＮＭＯＳのドレイン領域１１９には，ＣＭＯＳインバータへの出力線として機能する配線１２３ｂが接続されている
【００３６】また，このＣＭＯＳインバータにおけるＰ型ウェル１１０内であって，ゲート電極１１２ａが配設された活性領域β及び活性領域α以外の素子分離領域内に，一定の間隔で，長方形形状の擬似活性領域ａ〜ｆが形成されている。
（中略）
【００５８】次に，図４（ｌ）に示したように，通常の工程に従って，
膜厚６００〜９００ｎｍの層間絶縁膜１２１を形成し，ＣＭＰ法により研磨して平坦化を行い，さらにコンタクトホールの開口及びタングステン等の埋め込みによるコンタクトプラグ１２２の形成及びＡｌＣｕ等による配線１２３ａ〜１２３ｃを形成
　
（イ）　図４（ｌ）
　上記（ア）を参酌すれば，図４（ｌ）から，「活性領域β」において，
「配線１２３ａ」が「ＮＭＯＳのソース領域１２０」とオーバラップし，「コンタクトプラグ１２２」を介して上記「ＮＭＯＳのソース領域１２０」と電気的に接続されている
「配線１２３ｂ」が「ＮＭＯＳのドレイン領域１１９」とオーバラップし，「コンタクトプラグ１２２」を介して上記「ＮＭＯＳのドレイン領域１１９」と電気的に接続されている
　
ウ　　判断
　上記ア及びイから，半導体素子を構成する不純物拡散層が形成されてなる半導体基板上に層間絶縁膜が形成され，上記層間絶縁膜上に配線パターンが形成されてなる半導体装置において，上記配線パターンが，上記不純物拡散層とオーバラップし，上記層間絶縁膜に形成されたスルーホールを介してオーバラップする上記不純物拡散層と電気的に接続されている構成とすることは，周知例２及び４にみられるように，当該技術分野では常套手段であるから，引用発明に，周知例１にみられるような周知の技術を適用して，「半導体チップ１００」（本願補正発明の「半導体装置」に相当。）の「回路形成領域１０１」において，「Ｎウエル１１ａ及びＰウエル１１ｂ」（本願補正発明の「第１半導体層（４）」に相当。）上に，半導体素子を構成する不純物拡散層となる半導体層を形成する際に，「配線層１７」（本願補正発明の「実配線パターン（１）」に相当。）が上記半導体素子を構成する不純物拡散層とオーバラップし，「コンタクトホール１５」に埋め込まれた「高融点金属膜１５」により（本願補正発明の「前記スルーホールを介して」に相当。）上記半導体素子を構成する不純物拡散層と電気的に接続される構成とすること（相違点６に係る構成とすること）は，当業者が適宜なし得ることである。
　
（４−４）　本願補正発明の効果について
　本願発明は，「配線ダミーパターン」をこの下の位置に存在する「拡散ダミーパターン」と接続させることにより，「パターンの制約を少なくすること」，「配線ダミーパターンの形成以外に，新たな工程を追加する必要がないこと」，「工程が複雑にならないこと」，「他の配線層に依存しないこと」及び「いずれの電位にも固定されない配線ダミーパターンを減少させること」を全て満たすように電位固定された配線ダミーパターンがレイアウトされた半導体装置を提供するという効果を奏するものである。
　これに対し，引用発明は，上記（２），（２−１），ア〜エ，カ及びクによれば，「ダミー配線層７」（本願補正発明の「配線ダミーパターン（２）」に相当。）を，その下に位置する「半導体基板１」（本願補正発明の「半導体基板（３）」に相当。）と電気的に接続させるもので，それにより，これらの間に従来発生していた浮遊容量が消失するという作用効果を奏するものであるから，引用発明が，本願補正発明と同様，「いずれの電位にも固定されない配線ダミーパターンを減少させる」という作用効果を奏することは明らかである。また，引用発明の上記「ダミー配線層７」を，その下に位置する上記「半導体基板１」と電気的に接続させるという構成から，引用発明が，上記「ダミー配線層７」の電位を固定するための配線等の構成を，上記「半導体基板１」上方に設ける必要がないことは明らかであるから，本願補正発明が奏する他の作用効果も，引用発明の構成から，当業者が容易に予測し得る範囲内のものであり，格別のものではない。
　
（４−５）　まとめ
　以上のとおり，相違点１及び４は，引用発明及び周知例１にみられるような周知の技術に基づいて，当業者が容易に想到し得たものであり，相違点２及び３は，引用発明に上記周知の技術を適用する際に，当業者が適宜設定し得る設計事項である。
　また，相違点５は，引用発明に上記周知の技術を適用する際に，当業者が適宜設定し得る設計事項であり，相違点６及び７は，引用発明に上記周知の技術を適用する際に，当業者が適宜なし得ることである。
　したがって，本願補正発明は，引用例に記載された発明（引用発明），周知例１にみられるような周知の技術，周知例２及び３にみられるような周知の技術，並びに周知例２及び４にみられるような常套手段に基づいて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。
　よって，本件補正は，特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しない。
　
４　むすび
　以上検討したとおり，本件補正は，特許法第１７条の２第４項第２号に掲げる，特許請求の範囲の限定的減縮を目的とするものであるが，特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないから，本件補正は，特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明の容易想到性について
　
１　本願発明について
　平成２０年１月２５日に提出された手続補正書による手続補正は上記のとおり却下されたので，本願の請求項１〜４に係る発明は，平成１９年９月１３日に提出された手続補正書により補正された特許請求の範囲に記載されたとおりのものであり，その請求項３の記載は，再掲すると，次のとおりである。（以下，本願の請求項３に係る発明を「本願発明」という。）
　
「【請求項３】　実配線パターン（１）及び配線ダミーパターン（２）を有する半導体装置であって，
　半導体基板（３）に形成された第１半導体層（４）と，
　前記第１半導体層の上に形成された第２半導体層（５）と，
　前記第２半導体層の表面から前記第２半導体層を貫通して前記第１半導体層に達する深さである複数のトレンチ（６）及び前記複数のトレンチ内に形成された絶縁膜（７）と，
　前記第２半導体層で構成され，前記トレンチに囲まれた複数の凸部のうち，半導体素子の形成領域に形成された実拡散パターン（８）と，半導体素子の非形成領域に形成された拡散ダミーパターン（９）と，
　前記第２半導体層の上に形成された層間絶縁膜（１０）と，
　前記層間絶縁膜に形成された複数のスルーホール（１１）と，
　前記層間膜上に形成された実配線パターン（１）及び所定形状の配線ダミーパターン（２）とを有し，
　前記実配線パターンが前記実拡散パターンとオーバラップしており，前記スルーホールを介して該実拡散パターンと電気的に接続されていることと，前記配線ダミーパターンが前記拡散ダミーパターンとオーバラップしており，前記スルーホールを介して該拡散ダミーパターンと電気的に接続されていることとを特徴とする半導体装置。」
　
２　引用発明
　引用発明は，前記第２，４，（２），（２−３）で認定したとおりである。
　
３　本願発明の容易想到性について
（１）　対比
　前記第２，１及び２から明らかなように，本願発明は，本願補正発明から，平成２０年１月２５日に提出された手続補正書による手続補正の補正事項３で付加した発明特定事項，及び補正事項４で付加した発明特定事項（本願補正発明と引用発明との相違点５に相当する。）を取り除いたものであるので，本願発明と引用発明とは，下記の点で相違し，その余の点で一致する。
　
＜　相違点　＞
・　相違点１
　本願発明は，「前記第１半導体層の上に形成された第２半導体層（５）」を有し，「複数のトレンチ（６）」は，「前記第２半導体層の表面から前記第２半導体層を貫通して前記第１半導体層に達する深さである」のに対し，引用発明の「Ｎウエル１１ａ及びＰウエル１１ｂ」（本願発明の「第１半導体層」に相当。）の上に本願発明の「第２半導体層（５）」に相当する構成は形成されておらず，引用発明の「複数のトレンチ溝３」（本願発明の「複数のトレンチ（６）」に相当。）は，「前記第２半導体層の表面から前記第２半導体層を貫通」するものではない点。
　
・　相違点２
　本願発明は，「前記第２半導体層で構成され，前記トレンチに囲まれた複数の凸部のうち，半導体素子の形成領域に形成された実拡散パターン（８）」を有するのに対し，引用発明は，このような構成を有していない点。
　
・　相違点３
　本願発明は，「拡散ダミーパターン（９）」が「第２半導体層で構成され」ているのに対し，引用発明は，本願発明の「第２半導体層」に相当する構成要素を有しておらず，引用発明の「ダミー配線層７」と「半導体基板１」との「コンタクト領域３１」は，本願発明のように「第２半導体層で構成され」ていない点。
　
・　相違点４
　本願発明は，「層間絶縁膜（１０）」が「第２半導体層」の上に形成されているのに対し，引用発明は，本願発明の「第２半導体層」に相当する構成要素を有しておらず，引用発明の「第１層目の層間絶縁膜６」（本願発明の「層間絶縁膜（１０）」に相当。）は，本願発明のように，「第２半導体層」の上に形成されていない点。
　
・　相違点５
　本願発明は，「前記実配線パターンが前記実拡散パターンとオーバラップしており，前記スルーホールを介して該実拡散パターンと電気的に接続されている」のに対し，引用発明は，本願発明の「実拡散パターン」を構成する「第２半導体層」に相当する構成要素を有しておらず，引用発明は，本願発明のように「前記実配線パターンが前記実拡散パターンとオーバラップしており，前記スルーホールを介して該実拡散パターンと電気的に接続されている」ものではない点。
　
・　相違点６
　本願発明は，「前記配線ダミーパターンが前記拡散ダミーパターンとオーバラップしており，前記スルーホールを介して該拡散ダミーパターンと電気的に接続されている」のに対し，引用発明は，本願発明の「拡散ダミーパターン」を構成する「第２半導体層」に相当する構成要素を有しておらず，引用発明の「ダミー配線層７」（本願発明の「配線ダミーパターン」に相当。）は，本願発明のように「拡散ダミーパターンとオーバラップしており，」「拡散ダミーパターンと電気的に接続されている」ものではない点。
　 
（２）　相違点についての判断
（２−１）　相違点１〜４，及び相違点６について
　前記第２，４，（４），（４−１）で検討したとおり，引用発明において，相違点１及び４に係る構成とすることは，周知例１にみられるような周知の技術に基づいて，当業者が容易に想到し得たものであり，相違点２及び３に係る構成とすることは，引用発明に上記周知の技術を適用する際に，当業者が適宜設定し得る設計事項であり，また，相違点６に係る構成とすることは，引用発明に上記周知の技術を適用する際に，当業者が適宜なし得ることである。
　
（２−２）  相違点５について
　前記第２，４，（４），（４−３）で検討したとおり，引用発明において，相違点５に係る構成とすることは，引用発明に周知例１にみられるような周知の技術を適用する際に，当業者が適宜なし得ることである。
　
（２−３）　本願発明の効果について
　前記第２，４，（４），（４−４）で検討したとおり，本願発明の効果は，引用発明に基づいて，当業者が容易に予測し得る範囲内のものであり，格別のものではない。
　
（２−４） まとめ
　以上のとおり，相違点１及び４は，引用発明及び周知例１にみられるような周知の技術に基づいて，当業者が容易に想到し得たものであり，相違点２及び３は，引用発明に上記周知の技術を適用する際に，当業者が適宜設定し得る設計事項であり，また，相違点５及び６は，引用発明に上記周知の技術を適用する際に，当業者が適宜なし得ることであるから，本願発明は，引用例に記載された発明（引用発明），周知例１にみられるような周知の技術，並びに周知例２及び４にみられるような常套手段に基づいて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により特許を受けることができない。
　
　
第４　結言
　
　以上検討したとおり，本願の請求項３に係る発明は，特許法第２９条第２項の規定により特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。
　
　よって，結論のとおり審決する。