【事件の表示】
　特願２００４−２９４６１５「半導体装置とその製造方法」拒絶査定不服審判事件〔平成１７年２月２４日出願公開、特開２００５−５１２６８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成９年２月１２日に出願した特願平９−２８１３２号（以下、「原出願」という。）の一部を、平成１６年１０月７日に新たな出願としたものであって、平成１７年８月８日付けで手続補正がなされ、平成１８年１０月１２日付けで拒絶査定がなされ、これに対して同年１１月２４日に拒絶査定に対する審判請求がなされるとともに、同年１２月２１日付けで手続補正がなされ、その後当審において、平成２１年３月３日付けで審尋がなされたものである。
　　
２．平成１８年１２月２１日付けの手続補正（以下、「本件補正」という。）について
　［補正の却下の決定の結論］
　平成１８年１２月２１日付けの手続補正を却下する。
　
　［理由］
（１）本件補正の内容      　
　本件補正は、特許請求の範囲を補正するとともに、明細書の００１１段落及び００１２段落を補正するものであって、補正後の特許請求の範囲の請求項１〜５（以下、「補正後請求項１」〜「補正後請求項５」という。）は以下のとおりである。
　「【請求項１】
　比較的低電圧で駆動されるＭＯＳトランジスタと比較的高電圧で駆動されるＭＯＳトランジスタとを同一半導体基板上に有する半導体装置であって、
　前記比較的高電圧で駆動されるＭＯＳトランジスタは、
　前記半導体基板中の第１導電型の第１活性領域と、
　前記第１活性領域上に形成され、トランジスタの電流方向に関し、側端部に向かって中央部より増大した厚さを有するとともに、中央部の厚さを低電圧駆動時に最適な膜厚とする第１ゲート酸化膜と、
　前記第１ゲート酸化膜上に形成され、第１導電型と逆の第２導電型不純物を、空乏層発生を許す、比較的低濃度にドープされた第１ゲート電極と、
　前記第１ゲート電極両側の前記第１活性領域に形成され、前記第２導電型不純物を前記第１ゲート電極と同じドーピングにより低濃度にドープされ、前記第１ゲート電極と重なり領域を持つ第１ソース／ドレイン領域と、
　前記第１ゲート電極側壁上に形成された第１側壁スペーサと、
を有し、前記比較的低電圧で駆動されるＭＯＳトランジスタは、
　前記半導体基板中の第１導電型の第２活性領域と、
　前記第２活性領域上に、前記第１ゲート酸化膜と同一工程で形成され、トランジスタの電流方向に関し、側端部に向かって中央部より増大した厚さを有するとともに、中央部の厚さを低電圧駆動時に最適な膜厚とする第２ゲート酸化膜と、
　前記第２ゲート酸化膜上に形成され、比較的高濃度の第２導電型不純物をドープされた第２ゲート電極と、
　前記第２ゲート電極両側の前記第２活性領域に形成され、前記第２導電型不純物を前記第１ゲート電極と同じドーピングにより低濃度にドープされ、前記第２ゲート電極と一部重なり合うＬＤＤ領域と、
　前記第２ゲート電極側壁上かつＬＤＤ領域に接して形成された第２側壁スペーサと、
　前記第２側壁スペーサを挟んで前記第２ゲート電極と反対側の前記第２活性領域に、前記第２側壁スペーサの端部と位置整合して形成され、前記第２導電型不純物を、前記第２ゲート電極と同じドーピングにより高濃度にドープされた第２ソース／ドレイン領域と、
を有し、前記第１ゲート酸化膜のうち、前記中央部より増大した厚さを有する部分が前記第１ソース／ドレイン領域先端より前記第１ゲート電極中央部に向かって入り込んでいると共に、前記第２ゲート酸化膜のうち、前記中央部より増大した厚さを有する部分が前記ＬＤＤ領域先端より前記第２ゲート電極中央部に向かって入り込んでいる半導体装置。
　【請求項２】
前記第１ゲート酸化膜および第２ゲート酸化膜は、前記側端部において前記中央部の２倍以上の厚さを有する請求項１記載の半導体装置。
　【請求項３】
前記第１ゲート電極と第２ゲート電極は、トランジスタの電流方向に関し、側端部で丸められた断面形状を有する請求項１または２記載の半導体装置。
　【請求項４】
　前記比較的高電圧で駆動されるＭＯＳトランジスタは、前記第１活性領域を取り囲むフィールド絶縁膜、を有し、前記第１ソース／ドレイン領域は、前記フィールド絶縁膜と前記第１ゲート電極との間の領域に形成され、第１ゲート電極の端部と基板面内で重なり合う請求項１〜３のいずれか１項に記載の半導体装置。
　【請求項５】
　さらに、前記半導体基板中に形成された第２導電型の第３および第４の活性領域と、前記第３、第４の活性領域上に形成され、第１導電型にドープされた第３、第４のゲート電極を有する一対のＭＯＳトランジスタとを有する請求項１〜４のいずれか１項に記載の半導体装置。」
　
（２）補正事項の整理
［補正事項１］
　補正前の請求項１の「前記第１活性領域上に形成され、トランジスタの電流方向に関し、側端部において中央部より増大した厚さを有するとともに、中央部の厚さを低電圧駆動時に最適な膜厚とする第１ゲート酸化膜と」を、
　補正後請求項１の「前記第１活性領域上に形成され、トランジスタの電流方向に関し、側端部に向かって中央部より増大した厚さを有するとともに、中央部の厚さを低電圧駆動時に最適な膜厚とする第１ゲート酸化膜と」と補正すること。
　
［補正事項２］
　補正前の請求項１の「前記第１ゲート酸化膜上に形成され、第１導電型と逆の第２導電型不純物を比較的低濃度にドープされた第１ゲート電極と」を、
　補正後請求項１の「前記第１ゲート酸化膜上に形成され、第１導電型と逆の第２導電型不純物を、空乏層発生を許す、比較的低濃度にドープされた第１ゲート電極と」と補正すること。
　
［補正事項３］
　補正前の請求項１の「前記第１ゲート電極両側の前記第１活性領域に形成され、前記第２導電型不純物を前記第１ゲート電極と同じドーピングにより低濃度にドープされた第１ソース／ドレイン領域と」を、
　補正後請求項１の「前記第１ゲート電極両側の前記第１活性領域に形成され、前記第２導電型不純物を前記第１ゲート電極と同じドーピングにより低濃度にドープされ、前記第１ゲート電極と重なり領域を持つ第１ソース／ドレイン領域と」と補正すること。
　
［補正事項４］
　補正前の請求項１の「前記第２活性領域上に形成され、トランジスタの電流方向に関し、側端部において中央部より増大した厚さを有するとともに、中央部の厚さを低電圧駆動時に最適な膜厚とする第２ゲート酸化膜と」を、
　補正後請求項１の「前記第２活性領域上に、前記第１ゲート酸化膜と同一工程で形成され、トランジスタの電流方向に関し、側端部に向かって中央部より増大した厚さを有するとともに、中央部の厚さを低電圧駆動時に最適な膜厚とする第２ゲート酸化膜と」と補正すること。
　
［補正事項５］
　補正前の請求項１の「前記第２ゲート電極両側の前記第２活性領域に形成され、前記第２導電型不純物を前記第１ゲート電極と同じドーピングにより低濃度にドープされたＬＤＤ領域と」を、
　補正後請求項１の「前記第２ゲート電極両側の前記第２活性領域に形成され、前記第２導電型不純物を前記第１ゲート電極と同じドーピングにより低濃度にドープされ、前記第２ゲート電極と一部重なり合うＬＤＤ領域と」と補正すること。
　
［補正事項６］
　補正前の請求項１の「前記第２ゲート電極側壁上に形成された第２側壁スペーサと」を、
　補正後請求項１の「前記第２ゲート電極側壁上かつＬＤＤ領域に接して形成された第２側壁スペーサと」と補正すること。
　
［補正事項７］
　補正前の請求項１の「前記第２側壁スペーサを挟んで前記第２ゲート電極と反対側の前記第２活性領域に形成され、前記第２導電型不純物を、前記第２ゲート電極と同じドーピングにより高濃度にドープされた第２ソース／ドレイン領域と」を、
　補正後請求項１の「前記第２側壁スペーサを挟んで前記第２ゲート電極と反対側の前記第２活性領域に、前記第２側壁スペーサの端部と位置整合して形成され、前記第２導電型不純物を、前記第２ゲート電極と同じドーピングにより高濃度にドープされた第２ソース／ドレイン領域と」と補正すること。
　
［補正事項８］
　補正前の請求項１の「前記第１ゲート酸化膜および第２ゲート酸化膜は、前記増大した厚さを有する部分が前記第１ソース／ドレイン領域先端および前記ＬＤＤ領域先端より前記ゲート電極中央部に向かって入り込んでいる」を、
　補正後請求項１の「前記第１ゲート酸化膜のうち、前記中央部より増大した厚さを有する部分が前記第１ソース／ドレイン領域先端より前記第１ゲート電極中央部に向かって入り込んでいると共に、前記第２ゲート酸化膜のうち、前記中央部より増大した厚さを有する部分が前記ＬＤＤ領域先端より前記第２ゲート電極中央部に向かって入り込んでいる」と補正すること。
　
［補正事項９］
　補正前の請求項６及び請求項７を削除すること。
　
［補正事項１０］
　補正前の明細書の００１１段落を、補正後の明細書の００１１段落と補正すること。
　
［補正事項１１］
　補正前の明細書の００１２段落を削除すること。
　
（３）補正の目的、及び新規事項追加の有無
（３−１）請求項１についての補正 
（３−１−１）補正事項１について
　補正事項１についての補正は、補正前の請求項１に係る発明における発明特定事項である「第１ゲート酸化膜」の厚さについて、増大する方向を限定する補正であるから、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、前記の限定は、願書に最初に添付した明細書の００１７段落、００４４段落、及び願書に最初に添付した図面の図４（Ｄ）に記載されているから（以下、願書に最初に添付した明細書、願書に最初に添付した図面を、各々「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。）、当該補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであり、当初明細書等に記載された事項の範囲内においてなされたものである。 
　したがって、当該補正は、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）及び第４項に規定する要件を満たすものである。 
　
（３−１−２）補正事項２について
　補正事項２についての補正は、補正前の請求項１に係る発明における発明特定事項である「第１ゲート電極」の不純物濃度について、「空乏層発生を許す」程度に比較的低濃度であると限定する補正であるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、前記の限定は、当初明細書の００２３段落に記載されているから、当該補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであり、当初明細書等に記載された事項の範囲内においてなされたものである。
　したがって、当該補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。 
　
（３−１−３）補正事項３及び５について
　補正事項３及び５についての補正は、補正前の請求項１に係る発明における発明特定事項である、ゲート電極両側の活性領域に形成される「第１ソース／ドレイン領域」及び「ＬＤＤ領域」について、「第１ソース／ドレイン領域」及び「ＬＤＤ領域」が、ゲート電極と重なりを持つものであると限定する補正であるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、前記の限定は、当初明細書の００２９段落及び００４６段落に記載されているから、当該補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであり、当初明細書等に記載された事項の範囲内においてなされたものである。
　したがって、当該補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　
（３−１−４）補正事項４について
　補正事項４についての補正は、補正前の請求項１に係る発明における発明特定事項である「第２ゲート酸化膜」について、第１ゲート酸化膜と同一工程で形成されたものに限定するとともに、厚さの増大する方向を限定する補正であるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、前記の限定は、当初明細書の００１７段落及び００４０段落〜００４４段落に記載されているから、当該補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであり、当初明細書等に記載された事項の範囲内においてなされたものである。
　したがって、当該補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。 
　
（３−１−５）補正事項６について
　補正事項６についての補正は、補正前の請求項１に係る発明における発明特定事項である「第２側壁スペーサ」について、ＬＤＤ領域に接して形成されているものであると限定する補正であるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、前記の限定は、当初図面の図５（Ｃ）に記載されているから、当該補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであり、当初明細書等に記載された事項の範囲内においてなされたものである。
　したがって、当該補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。 
　
（３−１−６）補正事項７について
　補正事項７についての補正は、補正前の請求項１に係る発明における発明特定事項である「第２ソース／ドレイン領域」について、第２側壁スペーサの端部と位置整合して形成されたものであると限定する補正であるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、前記の限定は、当初明細書の００５０段落〜００５５段落、及び当初図面の図５（Ｄ）〜図６（Ｂ）に記載されているから、当該補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであり、当初明細書等に記載された事項の範囲内においてなされたものである。
　したがって、当該補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。 
　
（３−１−７）補正事項８について
　補正事項８についての補正は、補正前の請求項１に係る発明における発明特定事項である「第１ゲート酸化膜」及び「第２ゲート酸化膜」について、「中央部より増大した厚さを有する部分」と「第１ソース／ドレイン領域先端」及び「ＬＤＤ領域先端」との位置関係を限定する補正であるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、前記の限定は、当初明細書の請求項１及び００４３段落〜００４４段落に記載されているから、当該補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであり、当初明細書等に記載された事項の範囲内においてなされたものである。
　したがって、当該補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。 
　
（３−２）その他の請求項についての補正 
　補正事項９についての補正は、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。また、当該補正が、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。 
　したがって、当該補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。 
　
（３−３）発明の詳細な説明についての補正
　補正事項１０及び１１についての補正は、いずれも特許請求の範囲の補正と整合を取るためのものであり、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかである。 
　したがって、当該補正は、特許法第１７条の２第３項に規定する要件を満たすものである。 
　
（３−４）補正の目的、及び新規事項追加の有無についてのまとめ 
 　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が独立特許要件を満たすものであるか否かにつき、さらに検討を進める。 
　　
（４）独立特許要件について
（４−１）補正後の発明
　補正後の請求項１〜５に係る発明は、平成１８年１２月２１日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下、「補正後の発明」という。）は、上記２．（１）の請求項１の箇所に記載されたとおりのものである。　
　　
（４−２）引用文献に記載された発明 
（４−２−１）刊行物１ 
　本願の出願前に日本国内において頒布された刊行物である特開平６−３４２８８１号公報（以下、「刊行物１」という。）には、図３及び図４とともに、以下の事項が記載されている。
　「【０００１】
【産業上の利用分野】本発明は、半導体装置およびその製造方法に係り、特に同一半導体基板上に形成された動作電源電圧が異なる複数種類のＭＯＳトランジスタおよびその形成方法に関する。」
　「【００１９】
【発明が解決しようとする課題】上記したように従来の半導体装置の製造方法は、半導体装置の高速化・高密度の要求に応えるために２つの異なった電源電圧で駆動するＭＯＳトランジスタを同一基板上に設けようとすると、製造コストの上昇と信頼性の低下をまねくという問題があった。
【００２０】本発明は上記の問題点を解決すべくなされたもので、２つの異なった電源電圧で駆動されるＭＯＳトランジスタを同一基板上に設ける際、製造コストの低減、歩留まりの向上を図りながら高速化を実現し、高い信頼性を確保し、ＭＯＳトランジスタの高性能化・微細化を可能とする半導体装置おびその製造方法を提供することを目的とする。」
　「【００２３】
【作用】この半導体装置は、第２のＭＯＳトランジスタのゲート電極（第２のゲート電極）の不純物濃度が薄いので、このゲート電極に高い電圧が印加された時、このゲート電極のゲート絶縁膜側に空乏層が形成され、このゲート電極下のゲート絶縁膜の容量が実効的に低下する効果により電界が弱められる。
【００２４】換言すれば、ゲート電極の不純物濃度を制御することによりゲート絶縁膜の実効的な膜厚を制御することにより、１種類（同一膜厚）のゲート絶縁膜を用いながら実効的にあたかも２種類のゲート絶縁膜を持つデバイスとして動作する。
【００２５】従って、２つの異なった電位が印加されるような回路構成では、電界を強めることなく、与えられた電位毎にＭＯＳトランジスタを設計することが可能となり、微細化、高性能化を実現することが可能になる。
【００２６】また、この半導体装置の製造方法は、熱酸化によるゲート絶縁膜形成工程が１回で済む（従来例よりも熱工程が少なくて済む）ので、工程の簡略化による製造コストの低減化を実現でき、不純物の拡散速度の制御が容易となり、ＭＯＳトランジスタの微細化上有利となる。」
　「【００４９】図３（ａ）乃至（ｃ）および図４（ａ）乃至（ｃ）は、本発明の第２実施例に係るＣＭＯＳ型半導体装置の製造工程におけるウェハ断面構造を示している。この第２実施例は、特に耐圧が要求されるＥＰＲＯＭ（電気的再書込み可能な読み出し専用メモリ）の周辺トランジスタに一般に高い接合耐圧が見込まれるＬＤＤ（Lightly Doped Drain ）構造を用いた例である。
【００５０】以下、第２実施例について図面を参照しながら詳述する。まず、図３（ａ）に示すように、Ｐ型シリコン基板２０１の表層部の一部にＮウェル拡散層２０２を形成する。次に、ＬＯＣＯＳ法により、前記シリコン基板２０１表面に６００ｎｍの素子分離用酸化膜２０３を形成する。次に、熱酸化により前記シリコン基板上にゲート酸化膜２０４を形成する。続いて、ＬＰＣＶＤ法により、ゲート電極形成用の多結晶シリコン２０５を堆積する。
【００５１】次に、図３（ｂ）に示すように、リソグラフィー技術とエッチング技術を用いて、前記多結晶シリコン２０５を加工してゲート電極２０５を形成する。続いて、リソグラフィー技術を用いて、少なくとも前記Ｎウェル拡散層２０２を含む領域上にレジストパターン２０６を形成した後、このレジストパターン２０６をマスクとしてリンを加速エネルギー６０ｋｅＶ、ドーズ量５×１０１３／ｃｍ２でイオン注入する。
【００５２】次に、前記レジストパターン２０６を剥離した後、図３（ｃ）に示すように、Ｎチャンル型素子形成予定領域中の高い耐圧が要求される素子形成予定領域上および前記Ｎウェル拡散層２０２を含む領域上にレジストパターン２０７を形成した後、リンを加速エネルギー６０ｋｅＶ、ドーズ量１×１０１６／ｃｍ２でイオン注入する。
【００５３】次に、Ｎ2 雰囲気でアニール処理を行うことにより、図４（ａ）に示すように、リン濃度の比較的薄いｎ−型の多結晶シリコン２０５ａ、リン濃度の比較的濃いｎ＋型の多結晶シリコン２０５ｂ、ソース・ドレイン領域となるｎ−拡散層２０８およびソース・ドレイン領域となるｎ＋拡散層２０９を形成する。この後、Ｐチャンル型素子形成予定領域を除く領域にレジストパターン２１０を形成した後、ボロンを加速エネルギー２０ｋｅＶ、ドーズ量５×１０１３／ｃｍ２でイオン注入する。
【００５４】次に、図４（ｂ）に示すように、Ｐチャンル型素子形成予定領域中の高い耐圧が要求されない素子形成予定領域を除いた領域にレジストパターン２１１を形成した後、ボロンを加速エネルギー２０ｋｅＶ、ドーズ量１×１０１６／ｃｍ２でイオン注入する。
【００５５】次に、Ｎ２雰囲気でアニール処理を行うことにより、図４（ｃ）に示すように、ボロン濃度の比較的薄いｐ−型の多結晶シリコン２０５ｃ、ボロン濃度の比較的濃いｐ＋型の多結晶シリコン２０５ｄ、ソース・ドレインとなるｐ−拡散層２１２およびソース・ドレインとなるｐ＋拡散層２１３を形成する。
【００５６】この後、いずれも周知の技術により、Ａｌ配線、パッシベーション膜形成工程等を経てＣＭＯＳ型ＥＰＲＯＭメモリ装置を完成させる。上記第２実施例においても、前記第１実施例と同様の効果が得られる。
【００５７】しかも、この第２実施例では、多結晶シリコン（ゲート電極）に対するドーピング工程をシリコン基板表面にソース・ドレインを形成する工程と兼ねることができる。従って、薄い不純物濃度に設定しようとする多結晶シリコンに対するドーピング工程はＬＤＤ用のソース・ドレイン形成工程と兼ねることにより、従来のＣＭＯＳ工程に対する工程の増加は生じない。」
　
　ここにおいて、００５２段落〜００５４段落に記載された「チャンル」は「チャネル」の誤記であることは自明であるから、そのように読み替えた上で検討を進める。
　図３（ａ）において、「高電位印加用ＮＭＯＳＦＥＴ」と記載された部分に形成される「Ｎチャネル素子」が「高電位印加用ＮＭＯＳＦＥＴ」であり、「低電位印加用ＮＭＯＳＦＥＴ」と記載された部分に形成される「Ｎチャネル素子」が「低電位印加用ＮＭＯＳＦＥＴ」であることは明らかである。
　そして、「次に、熱酸化により前記シリコン基板上にゲート酸化膜２０４を形成する。」（００５０段落）という記載から、「高電位印加用ＮＭＯＳＦＥＴ」及び「低電位印加用ＮＭＯＳＦＥＴ」における「ゲート酸化膜２０４」は同一工程で形成しているものと認められる。ここにおいて、説明の都合上、「高電位印加用ＮＭＯＳＦＥＴ」における「ゲート酸化膜２０４」を「ゲート酸化膜２０４ａ」といい、「低電位印加用ＮＭＯＳＦＥＴ」における「ゲート酸化膜２０４」を「ゲート酸化膜２０４ｂ」ということとする。
　また、「次に、熱酸化により前記シリコン基板上にゲート酸化膜２０４を形成する。続いて、ＬＰＣＶＤ法により、ゲート電極形成用の多結晶シリコン２０５を堆積する。」（００５０段落）という記載、及び図３（ａ）〜（ｃ）から、「多結晶シリコン２０５ａ」、「多結晶シリコン２０５ｂ」が、各々「ゲート酸化膜２０４ａ」、「ゲート酸化膜２０４ｂ」の上に形成されたゲート電極であることは明らかである。
　また、「ｎ−拡散層２０８」は「多結晶シリコン２０５ａ」と同じドーピングによりドープされ、「ｎ＋拡散層２０９」は「多結晶シリコン２０５ｂ」と同じドーピングによりドープされていることは明らかである。
　
　以上を総合すると、刊行物１には、以下の発明（以下、「刊行物１発明」という。）が記載されているものと認められる。
　「低電位印加用ＮＭＯＳＦＥＴと高電位印加用ＮＭＯＳＦＥＴとが同一半導体基板上に形成された半導体装置であって、
　前記高電位印加用ＮＭＯＳＦＥＴは、
　Ｐ型シリコン基板２０１と、
　前記Ｐ型シリコン基板２０１上に形成されたゲート酸化膜２０４ａと、
　前記ゲート酸化膜２０４ａ上に形成され、ゲート電極に高い電圧が印加された時、空乏層が形成される、リン濃度の比較的薄いｎ−型のゲート電極である多結晶シリコン２０５ａと、
　前記Ｐ型シリコン基板２０１の表面に形成され、リンを前記多結晶シリコン２０５ａと同じドーピングによりドープされたソース・ドレイン領域となるｎ−拡散層２０８と、
を有し、前記低電位印加用ＮＭＯＳＦＥＴは、
　Ｐ型シリコン基板２０１と、
　前記Ｐ型シリコン基板２０１上に、前記ゲート酸化膜２０４ａと同一工程で形成されたゲート酸化膜２０４ｂと、
　前記ゲート酸化膜２０４ｂ上に形成され、リン濃度の比較的濃いｎ＋型のゲート電極である多結晶シリコン２０５ｂと、
　前記Ｐ型シリコン基板２０１の表面に形成され、リンを前記多結晶シリコン２０５ｂと同じドーピングによりドープされたソース・ドレイン領域となるｎ＋拡散層２０９と、
を有する半導体装置。」
　
（４−２−２）刊行物２
　本願の出願前に日本国内において頒布された刊行物である特開平７−９４７３１号公報（以下、「刊行物２」という。）には、図３（ａ）〜図３（ｄ）とともに、以下の事項が記載されている。
　「【００２２】図３（ａ）〜（ｄ）は、本発明の第２の実施例に係る半導体装置の製造工程を示す断面図である。まず、図３（ａ）に示すように、ｐ型シリコン基板２１上に素子分離用の酸化膜２２を形成し、ゲート酸化膜２５を形成した後、多結晶シリコン層２６を推積し、この多結晶シリコン層２６に４０ＫｅＶの加速電圧、３×１０１５ｃｍ−２程度のドーズ量でＡｓのイオン注入を行い、次いで、Ｗと多結晶シリコンの反応を防止する層２７を設けた後にＷ層２８を推積し、更に、保護膜３０を形成し、ゲート電極を所望の形状にパターニングして、多層構造のゲート電極を得る。
【００２３】ここで、保護膜３０としては、第１の実施例で述べた方法によりＳｉＮを推積してもよいし、常圧ＣＶＤ法やプラズマＣＶＤ法等の低温の推積法を用いてＳｉＯ２膜を推積しても良い。また、その後の工程を考慮し、充分な耐熱性や耐薬品性を有する他の絶縁膜や導電性の膜を用いても良い。
【００２４】次に、図３（ｂ）に示すように、Ｈ２ ／Ｎ２／Ｈ２Ｏの混合ガス雰囲気中で熱処理することで、Ｗ層２８及び反応防止膜２７は酸化されることなく、多結晶シリコン層２６及び基板２１の表面のみを酸化し、酸化膜３１を形成する。これは、ゲート酸化膜の両端を厚くすることによりゲート端の電界集中を緩和するためである。次に、ゲート電極をマスクとして用いて、２０ＫｅＶの加速電圧、１×１０１４ｃｍ−２程度のドーズ量で、Ａｓのイオン注入を行ない、ドレイン端での電界集中を緩和するためのいわゆるＬＤＤ(lightly doped drain) 領域３２を形成する。
【００２５】次いで、ゲート電極の側壁に絶縁膜を形成するために、図３（ｃ）に示すように、ＬＰＣＶＤ法により厚さ１００ｎｍ程度のＳｉＮ層３４を推積するが、この場合も、第１の実施例で述べたように、まず温度７８０℃、圧力０．５Ｔｏｒｒ程度の条件で、ＳｉＨ２Ｃｌ２を１０分間程度導入し、Ｗ層２８の側面に珪化物層３３を形成した後に、同一の反応室内でにおいて、ＳｉＨ２Ｃｌ２とＮＨ３を導入し、厚さ１００ｎｍのＳｉＮ層３４を推積する。このようにすることで、Ｗ層２８の表面は不均一に窒化されることがなく、ＳｉＮ層３４は均一に推積される。
【００２６】次に、図３（ｄ）に示すように、反応性イオンエッチング（ＲＩＥ）によりＳｉＮをエッチバックする事によりゲート側壁（３５）を形成する。引き続き、通常の工程により、ゲート電極及びゲート側壁をマスクとして用いて、４０ＫｅＶの加速電圧、３×１０１５ｃｍ−２程度のドーズ量で、Ａｓのイオン注入を行い、ソース３６ａ及びドレイン３６ｂを形成する。」
　
　ここにおいて、００２２段落、００２３段落、及び００２５段落に記載されている「推積」は「堆積」の誤記であることは自明であるから、そのように読み替えた上で検討を進める。
　００２４段落及び図３（ｂ）に注目すると、「ゲート酸化膜」の両端を厚くするために、「多結晶シリコン層２６」及び「ｐ型シリコン基板２１」の表面のみを酸化しているため、前記「ゲート酸化膜」は、トランジスタの電流方向に関し、側端部に向かって中央部より増大した厚さを有していることは明らかである。
　また、「ゲート酸化膜２５を形成した後、多結晶シリコン層２６を堆積し、」（００２２段落）という記載から、「ゲート電極」が「ゲート酸化膜２５」上に形成されていることは自明である。
　また、００２６段落及び図３（ｄ）に注目すると、「ソース３６ａ」及び「ドレイン３６ｂ」は、「ゲート電極」及び「ゲート側壁３５」をマスクとして用いて、「Ａｓのイオン注入」を行うことにより形成されているため、「ゲート側壁３５」と位置整合して形成されていることは明らかである。
　
　したがって、刊行物２には、以下の発明（以下、「刊行物２発明」という。）が記載されているものと認められる。
　「ｐ型シリコン基板２１と、
　ｐ型シリコン基板２１上に形成され、トランジスタの電流方向に関し、側端部に向かって中央部より増大した厚さを有するゲート酸化膜２５と、
　ゲート酸化膜２５上に形成されたゲート電極と、
　ｐ型シリコン基板２１に形成されたＡｓのイオン注入によって形成されたＬＤＤ領域３２と、
　ゲート側壁３５と、
　ｐ型シリコン基板２１に、前記ゲート側壁３５と位置整合して形成されたソース３６ａ及びドレイン３６ｂと、
を有する半導体装置。」
　
（４−３）対比
　以下に、補正後の発明と刊行物１発明とを対比する。
　刊行物１発明の「低電位印加用ＮＭＯＳＦＥＴ」、「高電位印加用ＮＭＯＳＦＥＴ」は、各々補正後の発明の「比較的低電圧で駆動されるＭＯＳトランジスタ」、「比較的高電圧で駆動されるＭＯＳトランジスタ」にそれぞれ相当する。したがって、刊行物１発明の「低電位印加用ＮＭＯＳＦＥＴと高電位印加用ＮＭＯＳＦＥＴとが同一半導体基板上に形成された半導体装置」は、補正後の発明の「比較的低電圧で駆動されるＭＯＳトランジスタと比較的高電圧で駆動されるＭＯＳトランジスタとを同一半導体基板上に有する半導体装置」に相当する。
　また、刊行物１発明の「Ｐ型」、「リン」が、各々補正後の発明の「第１導電型」、「第１導電型と逆の導電型の第２導電型不純物」に相当する。そして、一般に、半導体基板における半導体素子が形成される領域を「活性領域」と称することは当業者における常識であるから、刊行物１発明の「高電位印加用ＮＭＯＳＦＥＴ」が形成されている「Ｐ型シリコン基板２０１」の領域、「低電位印加用ＮＭＯＳＦＥＴ」が形成されている「Ｐ型シリコン基板２０１」の領域が、各々補正後の発明の「前記半導体基板中の第１導電型の第１活性領域」、「前記半導体基板中の第１導電型の第２活性領域」に相当する。
　したがって、刊行物１発明の「前記Ｐ型シリコン基板２０１上に形成されたゲート酸化膜２０４ａ」は、補正後の発明の「前記第１活性領域上に形成され、トランジスタの電流方向に関し、側端部に向かって中央部より増大した厚さを有するとともに、中央部の厚さを低電圧駆動時に最適な膜厚とする第１ゲート酸化膜」に対応しており、両者は、「前記第１活性領域上に形成され」た「第１ゲート酸化膜」である点で共通する。
　同様に、刊行物１発明の「前記Ｐ型シリコン基板２０１上に、前記ゲート酸化膜２０４ａと同一工程で形成されたゲート酸化膜２０４ｂ」は、補正後の発明の「前記第２活性領域上に、前記第１ゲート酸化膜と同一工程で形成され、トランジスタの電流方向に関し、側端部に向かって中央部より増大した厚さを有するとともに、中央部の厚さを低電圧駆動時に最適な膜厚とする第２ゲート酸化膜」に対応しており、両者は、「前記第２活性領域上に、前記第１ゲート酸化膜と同一工程で形成され」た「第２ゲート酸化膜」である点で共通する。
　また、刊行物１発明における「ｎ−」及び「ｎ＋」が、リンのドープ量が「低濃度」及び「高濃度」であることを示すことは当業者にとって自明であるから、刊行物１発明の「前記ゲート酸化膜２０４ａ上に形成され、ゲート電極に高い電圧が印加された時、空乏層が形成される、リン濃度の比較的薄いｎ−型のゲート電極である多結晶シリコン２０５ａ」、「前記ゲート酸化膜２０４ｂ上に形成され、リン濃度の比較的濃いｎ＋型のゲート電極である多結晶シリコン２０５ｂ」は、各々補正後の発明の「前記第１ゲート酸化膜上に形成され、第１導電型と逆の第２導電型不純物を、空乏層発生を許す、比較的低濃度にドープされた第１ゲート電極」、「前記第２ゲート酸化膜上に形成され、比較的高濃度の第２導電型不純物をドープされた第２ゲート電極」に相当する。
　さらに、刊行物１発明の「ソース・ドレイン領域となるｎ−拡散層２０８」、「ソース・ドレイン領域となるｎ＋拡散層２０９」が、各々補正後の発明の「第１ソース／ドレイン領域」、「第２ソース／ドレイン領域」に相当する。そして、刊行物１発明の「ソース・ドレイン領域となるｎ−拡散層２０８」、「ソース・ドレイン領域となるｎ＋拡散層２０９」が、各々「ゲート電極である多結晶シリコン２０５ａ」、「ゲート電極である多結晶シリコン２０５ｂ」の両側の「Ｐ型シリコン基板２０１」に形成されていることは図３（ａ）〜（ｃ）等から明らかである。
　したがって、刊行物１発明の「前記Ｐ型シリコン基板２０１の表面に形成され、リンを前記多結晶シリコン２０５ａと同じドーピングによりドープされたソース・ドレイン領域となるｎ−拡散層２０８」は、補正後の発明の「前記第１ゲート電極両側の前記第１活性領域に形成され、前記第２導電型不純物を前記第１ゲート電極と同じドーピングにより低濃度にドープされ、前記第１ゲート電極と重なり領域を持つ第１ソース／ドレイン領域」に対応しており、両者は「前記第１ゲート電極両側の前記第１活性領域に形成され、前記第２導電型不純物を前記第１ゲート電極と同じドーピングにより低濃度にドープされ」た「第１ソース／ドレイン領域」である点で共通する。
　同様に、刊行物１発明の「前記Ｐ型シリコン基板２０１の表面に形成され、リンを前記多結晶シリコン２０５ｂと同じドーピングによりドープされたソース・ドレイン領域となるｎ＋拡散層２０９」は、補正後の発明の「前記第２側壁スペーサを挟んで前記第２ゲート電極と反対側の前記第２活性領域に、前記第２側壁スペーサの端部と位置整合して形成され、前記第２導電型不純物を、前記第２ゲート電極と同じドーピングにより高濃度にドープされた第２ソース／ドレイン領域」に対応しており、両者は「前記第２活性領域に、」「形成され、前記第２導電型不純物を、前記第２ゲート電極と同じドーピングにより高濃度にドープされた第２ソース／ドレイン領域」である点で共通する。
　
　したがって、補正後の発明と刊行物１発明とは、
　「比較的低電圧で駆動されるＭＯＳトランジスタと比較的高電圧で駆動されるＭＯＳトランジスタとを同一半導体基板上に有する半導体装置であって、
　前記比較的高電圧で駆動されるＭＯＳトランジスタは、
　前記半導体基板中の第１導電型の第１活性領域と、
　前記第１活性領域上に形成された第１ゲート酸化膜と、
　前記第１ゲート酸化膜上に形成され、第１導電型と逆の第２導電型不純物を、空乏層発生を許す、比較的低濃度にドープされた第１ゲート電極と、
　前記第１ゲート電極両側の前記第１活性領域に形成され、前記第２導電型不純物を前記第１ゲート電極と同じドーピングにより低濃度にドープされた第１ソース／ドレイン領域と、
を有し、前記比較的低電圧で駆動されるＭＯＳトランジスタは、
　前記半導体基板中の第１導電型の第２活性領域と、
　前記第２活性領域上に、前記第１ゲート酸化膜と同一工程で形成された第２ゲート酸化膜と、
　前記第２ゲート酸化膜上に形成され、比較的高濃度の第２導電型不純物をドープされた第２ゲート電極と、
　前記第２活性領域に形成され、前記第２導電型不純物を、前記第２ゲート電極と同じドーピングにより高濃度にドープされた第２ソース／ドレイン領域と、
を有する半導体装置。」
　である点で一致し、以下の点で相違する。
　
（相違点１）
　補正後の発明は、「第１ゲート酸化膜」及び「第２ゲート酸化膜」が、「トランジスタの電流方向に関し、側端部に向かって中央部より増大した厚さを有するとともに、中央部の厚さを低電圧駆動時に最適な膜厚」とされているのに対し、刊行物１発明は、「低電位印加用ＮＭＯＳＦＥＴ」の「ゲート酸化膜２０４ａ」及び「高電位印加用ＮＭＯＳＦＥＴ」の「ゲート酸化膜２０４ｂ」が、側端部と中央部で膜厚が同じであるとともに、中央部の厚さが「低電圧駆動時に最適な膜厚」であることが特定されていない点。
　
（相違点２） 
　補正後の発明は、「第１ソース／ドレイン領域」が「前記第１ゲート電極と重なり領域を持」っているのに対し、刊行物１発明は、「ソース・ドレイン領域となるｎ−拡散層２０８」が「ゲート電極である多結晶シリコン２０５ａ」と重なり領域を持つことが特定されていない点。
　
（相違点３） 
　補正後の発明は、「前記第１ゲート電極側壁上に形成された第１側壁スペーサ」を有しているのに対し、刊行物１発明は、「ゲート電極である多結晶シリコン２０５ａ」の側壁上に形成された側壁スペーサを有していない点。
　
（相違点４） 
　補正後の発明は、「前記第２ゲート電極両側の前記第２活性領域に形成され、前記第２導電型不純物を前記第１ゲート電極と同じドーピングにより低濃度にドープされ、前記第２ゲート電極と一部重なり合うＬＤＤ領域」を有しているのに対し、刊行物１発明は、そのようなＬＤＤ領域を有することが特定されていない点。
　
（相違点５） 
　補正後の発明は、「前記第２ゲート電極側壁上かつＬＤＤ領域に接して形成された第２側壁スペーサ」を有しているのに対し、刊行物１発明は、「ゲート電極である多結晶シリコン２０５ｂ」の側壁上に形成された側壁スペーサを有していない点。
　
（相違点６） 
　補正後の発明は、「第２ソース／ドレイン領域」が「前記第２側壁スペーサを挟んで前記第２ゲート電極と反対側の前記第２活性領域に、前記第２側壁スペーサの端部と位置整合して形成され」ているのに対し、刊行物１発明は、「ソース・ドレイン領域となるｎ＋拡散層２０９」が、「前記多結晶シリコン２０５ｂと同じドーピングによりドープされ」ており、「Ｐ型シリコン基板２０１」に「ゲート電極である多結晶シリコン２０５ｂ」と位置整合して形成されている点。
　
（相違点７） 
　補正後の発明は、「前記第１ゲート酸化膜のうち、前記中央部より増大した厚さを有する部分が前記第１ソース／ドレイン領域先端より前記第１ゲート電極中央部に向かって入り込んでいると共に、前記第２ゲート酸化膜のうち、前記中央部より増大した厚さを有する部分が前記ＬＤＤ領域先端より前記第２ゲート電極中央部に向かって入り込んでいる」構成を備えているのに対し、刊行物１発明は、そのような構成を備えていない点。
　
（４−４）判断 
（４−４−１）相違点１について 
　刊行物２の「これは、ゲート酸化膜の両端を厚くすることによりゲート端の電界集中を緩和するためである。」（００２４段落）という記載から明らかなように、刊行物２発明は、ゲート端の電界集中を緩和するために、「ｐ型シリコン基板２１上に形成され、トランジスタの電流方向に関し、側端部に向かって中央部より増大した厚さを有するゲート酸化膜２５」を備えている。
　ところで、一般に、ＭＯＳＦＥＴにおいてゲート端の電界集中を緩和することは、当業者における周知の課題であるから、高電位が印加されるＭＯＳＦＥＴにおいては、特にゲート端の電界集中の緩和について配慮する必要があることは、当業者にとって自明な事項である。
　そして、刊行物１発明は、「高電位印加用ＮＭＯＳＦＥＴ」を有する半導体装置であるから、当該「高電位印加用ＮＭＯＳＦＥＴ」においてゲート端の電界集中を緩和するという課題が存在することは当業者が直ちに察知し得た事項である。
　したがって、刊行物１発明において、ゲート端の電界集中を緩和するという課題を解決するために、刊行物２発明を組合せて、「高電位印加用ＮＭＯＳＦＥＴ」の「ゲート酸化膜２０４ａ」を、補正後の発明のように「側端部に向かって中央部より増大した厚さを有する」構成とすることは当業者であれば容易に想到し得た事項である。
　
　また、刊行物２の「次に、図３（ｂ）に示すように、Ｈ２／Ｎ２／Ｈ２Ｏの混合ガス雰囲気中で熱処理することで、Ｗ層２８及び反応防止膜２７は酸化されることなく、多結晶シリコン層２６及び基板２１の表面のみを酸化し、酸化膜３１を形成する。これは、ゲート酸化膜の両端を厚くすることによりゲート端の電界集中を緩和するためである。」（００２４段落）という記載から、刊行物２発明における、「トランジスタの電流方向に関し、側端部に向かって中央部より増大した厚さを有するゲート酸化膜２５」の形成は、「Ｈ２／Ｎ２／Ｈ２Ｏの混合ガス雰囲気中で熱処理する」ことで行っていることが明らかであるから、刊行物１発明に対して刊行物２発明を組合せた際には、新たな工程を追加しない限り、「高電位印加用ＮＭＯＳＦＥＴ」のゲート酸化膜のみをトランジスタの電流方向に関し、側端部に向かって中央部より増大した厚さとすることはできないこと、及び、「低電位印加用ＮＭＯＳＦＥＴ」であってもゲート端の電界集中を緩和するという課題は程度の差はあれ存在することに鑑みれば、刊行物１発明に対して刊行物２発明を組合せるに当たり、「高電位印加用ＮＭＯＳＦＥＴ」及び「低電位印加用ＮＭＯＳＦＥＴ」の両方のゲート酸化膜について、「トランジスタの電流方向に関し、側端部に向かって中央部より増大した厚さを有する」構成とすることは、当業者が最も自然かつ容易に想到し得たことである。
　さらに、ゲート酸化膜を「トランジスタの電流方向に関し、側端部に向かって中央部より増大した厚さを有する」構成とした場合において、ＭＯＳＦＥＴの動作特性は実質的にゲート酸化膜の中央部の厚さに依存するため、ゲート酸化膜の中央部の厚さを駆動時の電圧に対して最適な厚さとすることは当業者であれば当然に配慮する事項である。
　そして、刊行物１発明においては、「高電位印加用ＮＭＯＳＦＥＴ」については、空乏層を形成することにより、ゲート酸化膜の実効的な膜厚を制御しており、「ゲート電極である多結晶シリコン２０５ａ」の厚さが実効的なゲート酸化膜の膜厚とはならないのに対し、「低電位印加用ＮＭＯＳＦＥＴ」については、ゲート酸化膜の膜厚そのものが実効的な膜厚となるから、ゲート酸化膜の中央部の厚さを低電圧駆動時に最適な膜厚とすることは、当業者が容易に想到し得たことである。
　したがって、刊行物１発明に対して刊行物２発明を組み合わせ、「低電位印加用ＮＭＯＳＦＥＴ」の「ゲート酸化膜２０４ａ」及び「高電位印加用ＮＭＯＳＦＥＴ」の「ゲート酸化膜２０４ｂ」を、補正後の発明のように「トランジスタの電流方向に関し、側端部に向かって中央部より増大した厚さを有するとともに、中央部の厚さを低電圧駆動時に最適な膜厚とする」ことは当業者が容易に想到し得たことである。
　
（４−４−２）相違点４について
　一般に、ＭＯＳＦＥＴにおいて、ドレイン端での電界集中を緩和するため、高濃度にドープされているドレイン領域に、低濃度不純物領域、すなわちＬＤＤ領域を設けることは、例えば、刊行物２の００２４段落の「次に、ゲート電極をマスクとして用いて、２０ＫｅＶの加速電圧、１×１０１４ｃｍ−２程度のドーズ量で、Ａｓのイオン注入を行ない、ドレイン端での電界集中を緩和するためのいわゆるＬＤＤ(lightly doped drain) 領域３２を形成する。」という記載、並びに本願の出願前に日本国内において頒布された刊行物である特開平４−４２９３８号公報の第２頁左上欄第９行〜右上欄第１行の「ゲート電極とｎ−層とのオーバーラップ量が少なすぎると、ホットキャリア耐性が低下するとともにトランジスタの寄生抵抗の増加を招き、電流駆動能力が低下する欠点が生じてきた。・・・このような欠点を除去し、ホットキャリア耐性を向上するとともに寄生抵抗の発生を抑えて電流駆動能力を向上するために、ゲート電極とｎ−層のような低不純物濃度の拡散層とを意図的にオーバーラップさせたゲート／ｎ−オーバーラップＬＤＤ構造が提案されるようになり」という記載、並びに本願の出願前に日本国内において頒布された刊行物である特開平７−３０１１３号公報の００１５段落及び００１６段落の「【００１５】次に、酸窒化したゲート酸化膜１２及び酸化膜１４を残したまま、ゲート電極１３をマスクにした不純物のイオン注入を行って、図１（ｃ）に示す様に、ＬＤＤ構造用の低濃度拡散領域１５を形成する。　【００１６】次に、図１（ｄ）に示す様に、酸化膜１６をＣＶＤ法で全面に堆積させ、酸化膜１６、１４及びゲート酸化膜１２の全面をエッチバックして、酸化膜１６から成る側壁をゲート電極１３に形成する。そして、ゲート電極１３と酸化膜１６とをマスクにした不純物のイオン注入を行って、ソース／ドレインとしての高濃度拡散領域１７を形成する。最後に、活性化アニールで高濃度拡散領域１７及び低濃度拡散領域１５の不純物を電気的に活性化させて、ＬＤＤ構造のＭＯＳ型トランジスタ１８を完成させる。」、及び図１（ｄ）の記載からも明らかなように、当業者における周知技術である。
　そして、刊行物１発明における「低電位印加用ＮＭＯＳＦＥＴ」は、「ソース・ドレイン領域となるｎ＋拡散層２０９」という高濃度にドープされているドレイン領域を有しており、上記（４−４−１）において検討したとおり、当該「低電位印加用ＮＭＯＳＦＥＴ」においても電界集中を緩和するという課題は当然存在しているから、刊行物１発明において上記周知技術を適用し、「ソース・ドレイン領域となるｎ＋拡散層２０９」に、ドレイン端での電界集中を緩和するために、ＬＤＤ領域を形成することは当業者が容易に想到し得た事項である。
　
　そして、ＭＯＳＦＥＴにＬＤＤ領域を設けるに当たり、当該ＬＤＤ領域をゲート電極と一部重なるように形成するか、重なりがないように形成するかは、ＭＯＳＦＥＴの用途等に応じて当業者が適宜選択し得る設計的事項であるから、刊行物１発明において、「低電位印加用ＮＭＯＳＦＥＴ」の「ソース・ドレイン領域となるｎ＋拡散層２０９」にＬＤＤ領域を形成するに際し、当該ＬＤＤ領域が「ゲート電極である多結晶シリコン２０５ｂ」と一部重なるように形成すること、すなわち補正後の発明のように、「前記第２ゲート電極両側の前記第２活性領域に形成され、前記第２導電型不純物を前記第１ゲート電極と同じドーピングにより低濃度にドープされ、前記第２ゲート電極と一部重なり合うＬＤＤ領域」を有する構成とすることは、当業者が容易になし得た事項である。
　
（４−４−３）相違点５及び６について
　上記（４−４−２）において検討したとおり、刊行物１発明において、「低電位印加用ＮＭＯＳＦＥＴ」の「ソース・ドレイン領域となるｎ＋拡散層２０９」にＬＤＤ領域を形成することは当業者が容易になし得た事項である。
　そこで、刊行物１発明において当該ＬＤＤ領域を形成するにあたり、どのような工程を経ることにより実現するかについて考察する。
　一般に、ＬＤＤ領域を有するソース／ドレイン領域を形成するに際し、ゲート電極をマスクとしてイオン注入によりＬＤＤ領域を形成した後に、ゲート側壁を形成し、ゲート電極及びゲート側壁をマスクとしてイオン注入を行うことにより、ゲート側壁と位置整合したソース領域／ドレイン領域を形成することは、例えば、刊行物２の００２４段落〜００２６段落に「次に、ゲート電極をマスクとして用いて、２０ＫｅＶの加速電圧、１×１０１４ｃｍ−２程度のドーズ量で、Ａｓのイオン注入を行ない、ドレイン端での電界集中を緩和するためのいわゆるＬＤＤ(lightly doped drain) 領域３２を形成する。・・・次いで、・・・ゲート側壁（３５）を形成する。引き続き、通常の工程により、ゲート電極及びゲート側壁をマスクとして用いて、４０ＫｅＶの加速電圧、３×１０１５ｃｍ−２程度のドーズ量で、Ａｓのイオン注入を行い、ソース３６ａ及びドレイン３６ｂを形成する。」と記載されているように、当業者における慣用技術である。
　また、刊行物１の００５７段落に注目すると、「薄い不純物濃度に設定しようとする多結晶シリコンに対するドーピング工程はＬＤＤ用のソース・ドレイン形成工程と兼ねることにより、従来のＣＭＯＳ工程に対する工程の増加は生じない。」という記載がある。
　以上を考慮すると、刊行物１発明において、上記慣用技術を適用し、刊行物１の図３（ｂ）に記載された工程で、「低電位印加用ＮＭＯＳＦＥＴ」にＬＤＤ領域を形成した後、ゲート側壁を形成してから、図３（ｃ）に記載された工程を続けることにより、ゲート側壁に位置整合した「ソース・ドレイン領域となるｎ＋拡散層２０９」を設けることは当業者が容易になし得た事項である。そして、ゲート側壁を設ける際、シリコン基板表面が露出するようにゲート側壁を形成すること、すなわちＬＤＤ領域に接するようにゲート側壁を設けることは、例えば、上記特開平７−３０１１３号公報の図１（ｄ）にも記載されているように当業者が適宜なし得る事項であるから、刊行物１発明において、補正後の発明のように、「前記第２ゲート電極側壁上かつＬＤＤ領域に接して形成された第２側壁スペーサと、　前記第２側壁スペーサを挟んで前記第２ゲート電極と反対側の前記第２活性領域に、前記第２側壁スペーサの端部と位置整合して形成され、前記第２導電型不純物を、前記第２ゲート電極と同じドーピングにより高濃度にドープされた第２ソース／ドレイン領域と」を有する構成とすることは当業者が容易になし得た事項である。
　
（４−４−４）相違点２について
　上記（４−４−２）において検討したとおり、刊行物１発明において、「低電位印加用ＮＭＯＳＦＥＴ」の「ソース・ドレイン領域となるｎ＋拡散層２０９」にＬＤＤ領域を形成するに際し、当該ＬＤＤ領域が「ゲート電極である多結晶シリコン２０５ｂ」と一部重なるように形成することは当業者が容易になし得た事項であるが、刊行物１発明において、刊行物１の図３（ｂ）に記載された工程の後に、ゲート側壁を形成してから、図３（ｃ）に記載された工程を続けることにより、「低電位印加用ＮＭＯＳＦＥＴ」にＬＤＤ領域及び「ソース・ドレイン領域となるｎ＋拡散層２０９」を形成した場合には、新たな工程を追加しない限り「低電位印加用ＮＭＯＳＦＥＴ」のＬＤＤ領域と同時に「高電位印加用ＮＭＯＳＦＥＴ」の「ソース・ドレイン領域となるｎ−拡散層２０８」が形成されるため、「低電位印加用ＮＭＯＳＦＥＴのＬＤＤ領域が「ゲート電極である多結晶シリコン２０５ｂ」に重なりを有するのと同様に、「高電位印加用ＮＭＯＳＦＥＴ」の「ソース・ドレイン領域となるｎ−拡散層２０８」が「ゲート電極である多結晶シリコン２０５ａ」と重なりを有する構成となる。
　そして、そのような構成とすることによる特段の不都合も認められないから、刊行物１発明において、「高電位印加用ＮＭＯＳＦＥＴ」の「ソース・ドレイン領域となるｎ−拡散層２０８」が「ゲート電極である多結晶シリコン２０５ａ」と重なりを有する構成とすることが当業者における自然な選択であると認められる。
　したがって、刊行物１発明において、補正後の発明のように、「第１ソース／ドレイン領域」が「前記第１ゲート電極と重なり領域を持」っている構成とすることは当業者が容易になし得た事項である。
　
（４−４−５）相違点３について
　上記（４−４−３）において検討したとおり、刊行物１発明において、刊行物１の図３（ｂ）に記載された工程の後に、ゲート側壁を形成してから、図３（ｃ）に記載された工程を続けることにより、「低電位印加用ＮＭＯＳＦＥＴ」にＬＤＤ領域及び「ソース・ドレイン領域となるｎ＋拡散層２０９」を形成することは当業者が容易になし得た事項である。
　そして、そのようにした場合には、ゲート側壁は、新たな工程を追加しない限り、「ゲート電極である多結晶シリコン２０５ａ」と「ゲート電極である多結晶シリコン２０５ｂ」に対してそれぞれ形成されるものである。
　そして、「ゲート電極である多結晶シリコン２０５ａ」に対してゲート側壁が形成されることによる特段の不都合も認められないから、刊行物１発明の「ソース・ドレイン領域となるｎ＋拡散層２０９」にＬＤＤ領域を形成した場合には、「低電位印加用ＮＭＯＳＦＥＴ」の「ゲート電極である多結晶シリコン２０５ｂ」のみならず、「高電位印加用ＮＭＯＳＦＥＴ」の「ゲート電極である多結晶シリコン２０５ａ」に対してもゲート側壁が形成される構成とすることが当業者おける自然な選択であると認められる。
　したがって、刊行物１発明において、補正後の発明のように「前記第１ゲート電極側壁上に形成された第１側壁スペーサ」を有する構成とすることは当業者にとって容易になし得た事項である。
　
（４−４−６）相違点７について
　上記（４−４−１）において検討したように、刊行物１発明において、「高電位印加用ＮＭＯＳＦＥＴ」及び「低電位印加用ＮＭＯＳＦＥＴ」の両方のゲート酸化膜を、「トランジスタの電流方向に関し、側端部に向かって中央部より増大した厚さを有する」構成とすることは、当業者が容易に想到し得た事項であり、上記（４−４−２）及び（４−４−４）において検討したとおり、刊行物１発明において、「ソース・ドレイン領域となるｎ−拡散層２０８」が「ゲート電極である多結晶シリコン２０５ａ」と重なり領域を有する構成とすること、及び、「ソース・ドレイン領域となるｎ＋拡散層２０９」にＬＤＤ領域を形成して、当該ＬＤＤ領域が「ゲート電極である多結晶シリコン２０５ｂ」と重なり領域を有する構成とすることは、当業者が容易に想到し得た事項である。
　また、上記（４−４−１）において検討したとおり、「高電位印加用ＮＭＯＳＦＥＴ」及び「低電位印加用ＮＭＯＳＦＥＴ」の両方のゲート酸化膜を、「トランジスタの電流方向に関し、側端部に向かって中央部より増大した厚さを有する」構成とする理由は、ゲート端近傍の電界集中を緩和するためであるが、ゲート端近傍における電界がゲート電極とソース／ドレイン領域（ＬＤＤ領域も含む。）との（ゲート酸化膜厚み方向の）距離が長いほど弱くなることは当業者における技術常識である。
　そして、刊行物１発明において、「高電位印加用ＮＭＯＳＦＥＴ」及び「低電位印加用ＮＭＯＳＦＥＴ」の両方のゲート酸化膜を、「トランジスタの電流方向に関し、側端部に向かって中央部より増大した厚さを有する」構成とした場合には、ソース／ドレイン領域の先端部において、ゲート電極とソース／ドレイン領域との距離が最小となるから、効果的にゲート端近傍の電界集中を緩和させるためには、ゲート電極とソース／ドレイン領域先端との間に存在するゲート酸化膜が厚いことが好ましいことは当業者にとって自明である。
　また、一般に、ゲート電極と、ソース／ドレイン領域とが重なり領域を持つ場合、その重なり部分におけるゲート酸化膜を容量とした不所望な寄生容量が生じるという当業者において周知の問題点があり、当該寄生容量はゲート酸化膜の厚さに反比例するものであるから、刊行物１発明において不所望な寄生容量を低減させるためには、ゲート電極とソース／ドレイン領域先端との間にあるゲート酸化膜が厚いことが好ましいことは当業者が直ちに察知し得た事項である。
　したがって、刊行物１発明において、「ソース・ドレイン領域となるｎ−拡散層２０８」が「ゲート電極である多結晶シリコン２０５ａ」と重なり領域を有するとともに、「ソース・ドレイン領域となるｎ＋拡散層２０９」にＬＤＤ領域を形成して、当該ＬＤＤ領域が「ゲート電極である多結晶シリコン２０５ｂ」と重なり領域を有する構成とするに際し、効果的にゲート端近傍の電界集中を緩和させること、及び、不所望な寄生容量の低減させることを目的として、「ゲート酸化膜２０４ａ」のうち、中央部より増大した厚さを有する部分が「ソース・ドレイン領域となるｎ−拡散層２０８」先端より「ゲート電極である多結晶シリコン２０５ａ」中央部に向かって入り込んでいるとともに、「ゲート酸化膜２０４ｂ」のうち、中央部より増大した厚さを有する部分がＬＤＤ領域先端より「ゲート電極である多結晶シリコン２０５ｂ」中央部に向かって入り込んでいる構成とすること、すなわち補正後の発明のように、「前記第１ゲート酸化膜のうち、前記中央部より増大した厚さを有する部分が前記第１ソース／ドレイン領域先端より前記第１ゲート電極中央部に向かって入り込んでいると共に、前記第２ゲート酸化膜のうち、前記中央部より増大した厚さを有する部分が前記ＬＤＤ領域先端より前記第２ゲート電極中央部に向かって入り込んでいる」構成とすることは当業者が容易に想到し得た事項である。
　
（４−４−７）判断についてのまとめ 
　以上検討したとおり、補正後の発明は、当業者における周知・慣用技術を勘案することにより、刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。 
　
（４−５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲により特定される発明が特許出願の際独立して特許を受けることができるものではないから、特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しないものである。 
　
（５）補正却下の決定についてのむすび 
　以上のとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。 
　
３．本願発明 
　本件補正は上記のとおり却下されたので、本願の請求項１〜７に係る発明は、平成１７年８月８日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲１〜７に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下、「本願発明１」という。）は、請求項１に記載された事項により特定される以下のとおりのものである。
「【請求項１】
　比較的低電圧で駆動されるＭＯＳトランジスタと比較的高電圧で駆動されるＭＯＳトランジスタとを同一半導体基板上に有する半導体装置であって、
　前記比較的高電圧で駆動されるＭＯＳトランジスタは、
　前記半導体基板中の第１導電型の第１活性領域と、
　前記第１活性領域上に形成され、トランジスタの電流方向に関し、側端部において中央部より増大した厚さを有するとともに、中央部の厚さを低電圧駆動時に最適な膜厚とする第１ゲート酸化膜と、
　前記第１ゲート酸化膜上に形成され、第１導電型と逆の第２導電型不純物を比較的低濃度にドープされた第１ゲート電極と、
　前記第１ゲート電極両側の前記第１活性領域に形成され、前記第２導電型不純物を前記第１ゲート電極と同じドーピングにより低濃度にドープされた第１ソース／ドレイン領域と、
前記第１ゲート電極側壁上に形成された第１側壁スペーサと、
を有し、前記比較的低電圧で駆動されるＭＯＳトランジスタは、
　前記半導体基板中の第１導電型の第２活性領域と、
　前記第２活性領域上に形成され、トランジスタの電流方向に関し、側端部において中央部より増大した厚さを有するとともに、中央部の厚さを低電圧駆動時に最適な膜厚とする第２ゲート酸化膜と、
　前記第２ゲート酸化膜上に形成され、比較的高濃度の第２導電型不純物をドープされた第２ゲート電極と、
　前記第２ゲート電極両側の前記第２活性領域に形成され、前記第２導電型不純物を前記第１ゲート電極と同じドーピングにより低濃度にドープされたＬＤＤ領域と、
　前記第２ゲート電極側壁上に形成された第２側壁スペーサと、
　前記第２側壁スペーサを挟んで前記第２ゲート電極と反対側の前記第２活性領域に形成され、前記第２導電型不純物を、前記第２ゲート電極と同じドーピングにより高濃度にドープされた第２ソース／ドレイン領域と、
を有し、前記第１ゲート酸化膜および第２ゲート酸化膜は、前記増大した厚さを有する部分が前記第１ソース／ドレイン領域先端および前記ＬＤＤ領域先端より前記ゲート電極中央部に向かって入り込んでいる半導体装置。」
　
４．引用刊行物に記載された発明 
　刊行物１及び刊行物２には、上記２．（４−２）に記載したとおり、刊行物１発明及び刊行物２発明が記載されている。 
　
５．判断 
　本願発明１は、補正後の発明から、上記２．（２）に記載した補正事項１〜８についての補正によりなされた技術的限定を省いたものである。　 
　そうすると、２．（４−４）において検討したとおり、補正後の発明は、周知・慣用技術を勘案することにより、刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、補正後の発明から技術的限定を省いた本願発明１についても、当然に、周知・慣用技術を勘案することにより、刊行物１及び２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明１は特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび 
　以上のとおり、本願の請求項１に係る発明は特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。 
　よって、結論のとおり審決する。