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　特願２０００−　１５６４３「熱的に安定で低誘電率の材料を具備するデバイス」拒絶査定不服審判事件〔平成１２年　８月１１日出願公開、特開２０００−２２３５７２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯
　本願は、平成１２年１月２５日（パリ条約による優先権主張１９９９年１月２６日、米国）の出願であって、平成１６年７月２８日付けで拒絶査定がなされ、これに対して、同年１１月１日に拒絶査定に対する審判請求がなされるとともに、同年１２月１日付けで手続補正がなされたものである。
　そして、その後当審において平成１７年１２月２１日付けで審尋がなされ、平成１８年６月２６日付けで回答書が提出されている。
　
２．本願発明
（１）平成１６年１２月１日付け手続補正の適否
　平成１６年１２月１日付け手続補正は、特許請求の範囲（請求項１ないし８）を補正するものであるが、その具体的な補正事項は、補正前の
「【請求項４】
　前記材料が、１０乃至６０体積％の間隙率を呈する請求項１記載のデバイス。」を
「【請求項４】
　前記材料が、１０乃至６０体積％の間隙率を呈する
ことを特徴とする
と補正するものである。
　この補正事項は、請求項１ないし３、５ないし８に「ことを特徴とする」との記載があることから見て、脱落していた語句を補充するものであって、特許法第１７条の２第４項第３号に規定する「誤記の訂正」を目的とするものと認める。
　また、この補正事項は、本願の願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定する要件を満たしている。
　したがって、平成１６年１２月１日付け手続補正は、特許法第１７条の２第３項及び第４項の要件を満たしており、適法なものである。
　
（２）本願発明
　本願の請求項１ないし８に係る発明は、平成１６年１２月１日付け手続補正書により補正された明細書及び図面の記載から見て、本願の特許請求の範囲の請求項１ないし８に記載された事項により特定されるものと認められ、その請求項８に係る発明は、その請求項８に記載された事項により特定される以下のとおりのものである。
「【請求項８】
　（Ａ）基板、前記基板内に有するアイソレーション構造、ゲート導体、ゲート誘電体及びゲート・ジャンクションを含む能動素子構造、前記能動素子構造に隣接して位置される１個以上の絶縁スペーサ、及び、前記能動素子構造を覆う誘電層を含むフロントエンド構造と、
（Ｂ）前記誘電層を覆うメタル・インターコネクト層を含むバックエンド構造と、
を具備し、
　前記誘電層、及び、前記アイソレーション構造及び前記１個以上の絶縁スペーサのうち少なくとも１つが、３．５より小さい誘電率を呈する材料を含む
ことを特徴とするデバイス。」（以下、「本願発明」という。）
　
３．引用した刊行物に記載の発明
（１）特開昭６１−２６８０３７号公報
　原査定の拒絶の理由に引用された、本願優先権主張日の前である昭和６１年１１月２７日に日本国内において頒布された特開昭６１−２６８０３７号公報（以下、「刊行物１」という。）には、第２図、第１０図とともに以下の事項が記載されている。
「２．特許請求の範囲
（１）絶縁膜から成る素子間分離構造を備え、前記絶縁膜の一部あるいは全部が多孔質の絶縁膜であることを特徴とする半導体装置。」（請求項１）
「〔産業上の利用分野〕
　本発明は半導体集積回路の素子間分離構造に関するものであり、さらに詳しくは、分離特性にすぐれ、寄生容量が小さく、絶縁耐圧の大きな素子間分離構造に関するものである。
〔従来の技術〕
　第１０図はＭＯＳ型集積回路に用いられる従来の素子間分離構造の一例を示す断面図である。同図において、ｐ型のシリコン基板１上に厚い酸化シリコン膜２が区域的に設けられている。この酸化シリコン膜２に覆われていない領域にゲート酸化膜３が形成されており、そのゲート酸化膜３上に区域的に多結晶シリコンゲート４が設けられている。多結晶シリコンゲート４に関連して、ソース、ドレイン用のｎ＋拡散層５が形成されている。ＣＶＤ法により形成された酸化シリコン膜６の上にＡｌ配線層７が設けられている。酸化シリコン膜２に接するシリコン基板１の表面には反転防止用のｐ型拡散層２ａが設けられることもある。この厚い酸化シリコン膜２とｐ型拡散層２ａは、２つのＭＯＳ型トランジスタ、すなわち、Ｔｒ．１とＴｒ．２の間の電気的な相互干渉を抑制するいわゆる素子間分離の機能をもつ。」（第１頁左下欄第１３行〜同頁右下欄第１５行）
「〔作用〕
　本発明においては、多孔質の絶縁膜により、しきい値電圧が高く寄生容量が小さい素子間分離構造を得ることができる。（第２頁左下欄第４ないし７行）
「この多孔質の酸化シリコン膜９の比誘電率は、通常の酸化シリコン膜の比誘電率３．９よりずっと小さな値、たとえば、１．３〜３である。」（第２頁左下欄第１４ないし１６行）
「第２図は本発明に係わる半導体装置の第２の実施例を示す断面図である。第２図において、１０は絶縁膜としての多孔質の酸化シリコン層、１０ａは反転防止用のｐ型拡散層である。第２図において第１１図と同一部分又は相当部分には同一符号が付してある。この構造では多孔質の酸化シリコン層１０がシリコン基板１内に埋置されている。この構造でも多孔質の酸化シリコン層１０の比誘電率が通常の酸化シリコン膜の比誘電率３．９よりずっと小さいことが利用されており、その結果として、しきい値電圧Ｖｔｈが大幅に高くなる。」（第２頁右下欄第５ないし１５行）
　
　ここで、第２図を参照すると、絶縁膜としての多孔質の酸化シリコン層１０はシリコン基板１内に埋置されているから、この半導体装置の素子間分離構造はシリコン基板内に埋置されている絶縁膜を含むといえる。また、同図の素子は、第１０図のＭＯＳ型トランジスタと同じである。
　したがって、刊行物１には、
「シリコン基板１、前記シリコン基板１内に埋置されている絶縁膜を含む素子間分離構造、多結晶シリコンゲート４、ゲート酸化膜３、ソース、ドレイン用のｎ＋拡散層５を含むＭＯＳ型トランジスタ、及びＣＶＤ法により形成された酸化シリコン膜６を含む構造と、
を具備し、
　前記素子間分離構造の絶縁膜が多孔質の酸化シリコン層１０を含む
半導体装置」（以下、「引用発明」という。）
が記載されている。
　
（２）特開平１０−０２７７９４号公報
　原査定の拒絶の理由に引用された、本願優先権主張日の前である平成１０年１月２７日に日本国内において頒布された特開平１０−０２７７９４号公報（以下、「刊行物２」という。）には、図１とともに以下の事項が記載されている。
「【特許請求の範囲】
【請求項１】  半導体基板上に絶縁膜を介して導電体膜が形成され、該導電体膜の上面および側面が無機系絶縁膜により被覆されている半導体装置において、前記無機系絶縁膜は、前記導電体膜の側面においてスリット状空洞を有していることを特徴とする半導体装置。
【請求項２】  前記導電体膜が前記絶縁膜をゲート絶縁膜とするＭＯＳトランジスタのゲート電極を構成しており、半導体基板の表面領域内にはゲート電極に自己整合されて低濃度のソース・ドレイン領域が形成され、かつ、前記無機系絶縁膜に整合されて高濃度のソース・ドレイン領域が形成されていることを特徴とする請求項１記載の半導体装置。」
「【００１０】次に、この半導体装置の製造方法について説明する。図１（ａ）に示すように、シリコン基板１の表面にＬＯＣＯＳ（選択酸化）法により素子分離酸化膜２を形成して素子領域を画定し、素子領域内に熱酸化などによりゲート絶縁膜４を形成する。次いで、ポリシリコンなどによりゲート電極５を形成し、素子分離酸化膜２およびゲート電極５をマスクに低濃度に不純物をドープして低濃度ソース・ドレイン領域３ａを形成する。次に、図１（ｂ）に示すように、高周波スパッタ装置にウェハを装着し、基板バイアスとして０〜−５０Ｖを印加した状態にて、図１（ｂ）に示すように、シリコン酸化膜６の成膜を行う。このとき、平坦部では通常の熱ＣＶＤでの酸化膜と同様の膜が得られるが、低バイアスの成膜条件では段差被覆性が悪いため、ゲート電極５の側面では水平方向にスリット状の空洞が入る。続いて、素子分離酸化膜２、ゲート電極５および空洞入りシリコン酸化膜６をマスクとして不純物をドープして高濃度ソース・ドレイン領域３ｂを形成する。」
　
（３）特開平１０−２５６３６３号公報
　原査定の拒絶の理由に引用された、本願優先権主張日の前である平成１０年９月２５日に日本国内において頒布された特開平１０−２５６３６３号公報（以下、「刊行物３」という。）には、図１、図２とともに以下の事項が記載されている。
「【特許請求の範囲】
【請求項１】  基板または第１の絶縁膜の上に、多孔質誘電体膜を形成し、
上記多孔質誘電体膜の上に第２の絶縁膜を形成し、
上記第２の絶縁膜および上記多孔質誘電体膜を貫通し、配線パターンと同一のパターンを有する配線溝を形成し、
上記配線溝に金属配線を形成し、
上記金属配線と上記多孔質誘電体膜との間に、凝縮膜を形成する構成を有することを特徴とする半導体装置。」
「【０００１】
【発明の属する技術分野】本発明は、半導体装置およびその製造方法に関するものである。特に、０．２５ｍｍルール以下のデバイスプロセスに用いられる多層配線形成技術に関するものである。
【０００２】
【従来の技術】半導体装置の微細化、低消費電力化および高速化などの要求に伴い、それらを実現するための手段の１つとして層間絶縁膜の低誘電率化が検討されている。」
「【００１７】なお、半導体デバイスに適用可能な比誘電率２．０以下の低誘電率膜として最も有望視されている材料の１つとして多孔質誘電体膜（ナノポーラスフィルム）が挙げられる。」
「【００２４】まず、図１Ａに示すように、シリコン基板１上に絶縁膜、すなわちシリコン酸化膜２を５００ｎｍ製膜し、その後、一般的な方法でコンタクトホールのパターンを形成し、溝にメタルプラグをダマシン法で形成する。・・・
【００２５】次に、図１Ｂに示すように、上述したシリコン酸化膜上に、多孔質誘電体膜４を８００ｎｍ形成した。この多孔質誘電体膜４は、多孔質のシリコーン樹脂からなるものである。・・・
【００２７】その後、直ちに、図１Ｂに示すように、多孔質誘電体膜４の上に絶縁膜（以下、「キャップレーヤ」という）として、シリコン酸化膜を形成した。」
「【００３６】最後に、図２Ｂに示すように、ダマシン法を用いて、多孔質誘電体膜４およびキャップレーヤ７に形成した配線パターンと同一のパターンを有する配線溝に金属を埋め込み、金属配線８を形成する。」
「【００３９】なお、実施例１においては、シリコン酸化膜上に多孔質誘電体膜４を形成した例を説明したが、このシリコン酸化膜に限らず、基板などの上に多孔質誘電体膜４を形成することもできる。」
　
４．対比
　本願発明と引用発明について、以下で対比する。
　本願発明の「デバイス」とは、「超大規模集積回路（ＵＬＳＩ）デバイス」（段落【０００１】）或いは「半導体デバイス」（段落【０００５】）を意味するから、引用発明の「半導体装置」は、本願発明の「デバイス」に相当する。
　半導体デバイスの技術分野において、「素子間分離」を「アイソレーション」と呼ぶのは技術常識であるから、引用発明の「シリコン基板１」、「素子間分離構造」は、本願発明の「基板」、「アイソレーション構造」にそれぞれ相当し、引用発明の「前記シリコン基板１内に埋置されている絶縁膜を含む素子間分離構造」は、本願発明の「前記基板内に有するアイソレーション構造」に相当する。
　本願明細書の段落【０００９】には、「この能動素子構造（即ち、所望の電気的活性が生じる構成要素）、この場合トランジスタは、一般的にはポリシリコンで形成されたゲート導線１４と、ゲート誘電体１６と、ゲート・ジャンクション１８とを包含する。・・・上記ゲート・ジャンクション１８は一般的に２つの領域、即ち、トランジスタ・チャネルに隣接し、ゲート誘電体１６の下に在る軽くドープされた領域１９とそれより大量にドープされた領域２０とから成る。」と記載されているから、本願発明の「能動素子構造」とは「トランジスタ」を意味し、また、本願の図１をも参照すると、「ゲート・ジャンクション」とは、いわゆる「ソース・ドレイン領域」を意味し、そして、「ゲート誘電体」とは、いわゆる「ゲート酸化膜」を意味することは明らかである。よって、引用発明の「多結晶シリコンゲート４」、「ゲート酸化膜３」、「ソース、ドレイン用のｎ＋拡散層５」は、本願発明の「ゲート導体」、「ゲート誘電体」、「ゲート・ジャンクション」にそれぞれ相当し、引用発明の「ＭＯＳ型トランジスタ」は本願発明の「能動素子構造」に相当する。
　引用発明の「ＣＶＤ法により形成された酸化シリコン膜６」は、その図面（第２図）から見てＭＯＳ型トランジスタを覆うように形成されているから、本願発明の「前記能動素子構造を覆う誘電層」に相当する。
　引用発明において、素子間分離構造の絶縁膜である「多孔質の酸化シリコン層１０」は、刊行物１第１図の「多孔質の酸化シリコン膜９」と実質的に同一の物質であるから、その比誘電率は「たとえば、１．３〜３」（第２頁左下欄第１４ないし１６行）であり、本願発明の「３．５より小さい誘電率を呈する材料」に相当する。
　なお、本願発明において「前記アイソレーション構造及び前記１個以上の絶縁スペーサのうち少なくとも１つ」は、「前記アイソレーション構造」のみの場合、「前記１個以上の絶縁スペーサ」のみの場合、「前記アイソレーション構造及び前記１個以上の絶縁スペーサ」の両者である場合、の３つのいずれかの場合を表すことは明らかである。
　したがって、本願発明と引用発明とは、
「（Ａ）基板、前記基板内に有するアイソレーション構造、ゲート導体、ゲート誘電体及びゲート・ジャンクションを含む能動素子構造、及び、前記能動素子構造を覆う誘電層を含む構造と、
を具備し、
　前記アイソレーション構造が、３．５より小さい誘電率を呈する材料を含む
ことを特徴とするデバイス」
であることにおいて一致し、次の３点において相違している。
（１）
　本願発明は、「（Ａ）基板、前記基板内に有するアイソレーション構造、ゲート導体、ゲート誘電体及びゲート・ジャンクションを含む能動素子構造、前記能動素子構造に隣接して位置される１個以上の絶縁スペーサ、及び、前記能動素子構造を覆う誘電層を含むフロントエンド構造」を具備するのに対して、引用発明は、「シリコン基板１、前記シリコン基板１内に埋置されている絶縁膜から成る素子間分離構造、多結晶シリコンゲート４、ゲート酸化膜３、ソース、ドレイン用のｎ＋拡散層５を含むＭＯＳ型トランジスタ、及びＣＶＤ法により形成された酸化シリコン膜６を含む構造」を備えているが、「前記能動素子構造に隣接して位置される１個以上の絶縁スペーサ」を含んでおらず、「フロントエンド構造」であることが明示されていない点。（以下、「相違点１」という。）
（２）
　本願発明は、「（Ｂ）前記誘電層を覆うメタル・インターコネクト層を含むバックエンド構造」を具備しているのに対し、引用発明は、このバックエンド構造が明示されていない点。（以下、「相違点２」という。）
（３）
　本願発明は、「前記誘電層、及び、前記アイソレーション構造及び前記１個以上の絶縁スペーサのうち少なくとも１つが、３．５より小さい誘電率を呈する材料を含む」との構成を備えるのに対して、引用発明は、「前記素子間分離構造の絶縁膜が多孔質の酸化シリコン層１０を含む」との構成を備える点。（以下、「相違点３」という。）
　
５．判断
　上記相違点について検討する。
（相違点１について）
　本願発明の「前記能動素子構造に隣接して位置される１個以上の絶縁スペーサ」とは、本願明細書における「スペーサ２２」のことであり、同明細書段落【０００９】には「軽くドープされた領域１９が前記スペーサ２２によってこの第２イオン注入から保護される。」と記載されているから、本願発明の「絶縁スペーサ」とは、ゲート電極の側壁に形成され、高濃度ソース・ドレイン領域形成のためのイオン注入の際に、マスクとして機能する絶縁膜を意味する。
　一方、刊行物２には、ゲート電極５の側面にスリット状の空洞が入ったシリコン酸化膜６を形成し、「素子分離酸化膜２、ゲート電極５および空洞入りシリコン酸化膜６をマスクとして不純物をドープして高濃度ソース・ドレイン領域３ｂを形成する」（段落【００１０】）と記載されているから、このゲート電極側面のシリコン酸化膜６は、本願発明の「前記能動素子構造に隣接して位置される１個以上の絶縁スペーサ」に相当する。
　更に、刊行物２だけではなく、例えば、特開平５−２１８０７５号公報にも、「ＬＤＤ接合を形成する従来のアプローチはソース／ドレイン注入の前にゲート端縁に沿ってＬＤＤスペーサを形成するための薄膜生成および反応性イオンエッチング（ＲＩＥ）を含む。ＬＤＤスペーサの目的はゲート端縁から高濃度のソース／ドレイン接合をずらしてホットキャリア誘導の装置劣化を低減することである。」（段落【０００４】）と記載されるように、トランジスタの製造にあたって、ゲート電極に沿ってスペーサを設けることは周知技術といえるから、引用発明において、ゲート電極の側面の絶縁スペーサ、即ち、「前記能動素子構造に隣接して位置される１個以上の絶縁スペーサ」を設けることは、当業者が適宜なし得ることである。
　そして、本願明細書の段落【００１０】には、「基板１２から第１メタル・インターコネクト層２８までの構造はフロントエンド構造と呼ばれる。」と記載されており、また、前記特開平５−２１８０７５号公報にも、「従来のフロントエンドのＭＯＳプロセス」（段落【００１７】）と記載されるように、従来より、ＭＯＳトランジスタ等のデバイス製造から第１層配線形成前までを「フロントエンド」と呼ぶことは周知のことであり、刊行物１には、ＭＯＳトランジスタから第１層配線までの構造が記載されているから、引用発明も実質的に「フロントエンド構造」を備えていると言える。
　したがって、引用発明の「シリコン基板１、前記シリコン基板１内に埋置されている絶縁膜から成る素子間分離構造、多結晶シリコンゲート４、ゲート酸化膜３、ソース、ドレイン用のｎ＋拡散層５を含むＭＯＳ型トランジスタ、及びＣＶＤ法により形成された酸化シリコン膜６を含む構造」に周知技術であるゲート電極の側面の絶縁スペーサを加え、本願発明のごとく、「（Ａ）基板、前記基板内に有するアイソレーション構造、ゲート導体、ゲート誘電体及びゲート・ジャンクションを含む能動素子構造、前記能動素子構造に隣接して位置される１個以上の絶縁スペーサ、及び、前記能動素子構造を覆う誘電層を含むフロントエンド構造」とすることは、当業者が容易になし得ることである。
（相違点２）
　刊行物１の半導体装置には、Ａｌ配線層７は記載されているものの、それより上層に形成される絶縁層や配線層は明示されていない。しかしながら、刊行物１には、発明が「半導体集積回路」に関する旨が記載されており（第１頁左下欄第１４ないし１５行）、一般に、半導体集積回路は、多数の素子間を電気的に接続する配線を、多層の配線構造として有しているものである。
　例えば、特開平９−２４６２６４号公報に、「ＶＬＳＩチップでは、金属パターンが多層化され、誘電率が低いことを特徴とする絶縁材料の層により分離されている。」（段落【０００２】）、「チップの設計に大規模集積の使用が増大するにつれて、バックエンド配線密度が増大する。」（段落【０００３】）と記載されるように、半導体集積回路において、金属パターンからなる配線層（本願発明の「メタル・インターコネクト層」に相当）を多層に含むことは周知の構成であり、第１層配線層より上の部分を「バックエンド」と呼ぶこともよく知られている。
　したがって、刊行物１に記載の半導体装置において、その回路構成に応じて、更に多層の金属配線層を設けること、即ち、引用発明において、本願発明のごとく「（Ｂ）前記誘電層を覆うメタル・インターコネクト層を含むバックエンド構造」を具備することは、当業者が容易になし得ることである。
（相違点３について）
　本願発明は、「前記誘電層」と「前記アイソレーション構造及び前記１個以上の絶縁スペーサのうち少なくとも１つ」が「、及び、」で結ばれているから、「前記誘電層」も「３．５より小さい誘電率を呈する材料」を含んでいるものと解釈する。
　これに対し、刊行物３には、「半導体装置の微細化、低消費電力化および高速化などの要求に伴い、それらを実現するための手段の１つとして層間絶縁膜の低誘電率化が検討されている。」（段落【０００２】）と記載され、「基板または第１の絶縁膜の上に、多孔質誘電体膜を形成」する「半導体装置」（請求項１、段落【００３９】を参照）が開示されている。そして、この「多孔質誘電体膜」は、「半導体デバイスに適用可能な比誘電率２．０以下の低誘電率膜として最も有望視されている材料」（段落【００１７】）であることも、記載されている。
　ここで、刊行物３の半導体装置が半導体基板にトランジスタ等の能動素子を有することは自明のことであり、「基板」「の上に、多孔質誘電体膜を形成」することは、能動素子構造の上に多孔質誘電体膜（比誘電率２．０以下の低誘電率膜）を形成することであるから、刊行物３には、「能動素子構造を覆う誘電層」を「３．５より小さい誘電率を呈する材料」とすることが開示されている。
　更に、拒絶査定において提示された先行技術文献である特開平１０−３２６８３７号公報には、「半導体基板４００の表面に弗素添加酸化膜等の低誘電率絶縁膜４３０をＬＰＣＶＤ法等により形成し、ソース・ドレイン電極及びゲート電極と上層の配線を接続するコンタクトホールをＰＥＰ及びＲＩＥ等により形成し、さらにそのコンタクトホールに金属配線４３１を形成することで、本実施形態の電界効果型トランジスタが完成する。」（段落【０１１３】、図１４）と記載されているから、第１層配線の形成前のトランジスタ（能動素子構造）を覆う絶縁層として、低誘電率絶縁膜を使用することは周知技術である。
　そして、引用発明も、半導体装置の寄生容量を小さくして、動作速度の向上を達成するものであるから、半導体装置の微細化、低消費電力化および高速化を目的とした、刊行物３に記載の能動素子構造の上に多孔質誘電体膜（「３．５より小さい誘電率を呈する材料」に相当）を形成する技術を、引用発明に適用することに、何ら困難性はない。
　したがって、引用発明において、素子間分離構造に加えて、能動素子構造を覆う絶縁層を「３．５より小さい誘電率を呈する材料」とすること、即ち、本願発明のごとく、「前記誘電層、及び、前記アイソレーション構造及び前記１個以上の絶縁スペーサのうち少なくとも１つが、３．５より小さい誘電率を呈する材料を含む」とすることは、当業者が容易になし得ることである。
　
　そして、上記相違点１ないし３を併せ考慮しても、本願発明の奏する効果は、当業者が予測し得る程度のものにすぎない。
　
　したがって、本願発明は、刊行物１ないし３に記載された発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、請求項１ないし７に係る発明について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。