【手続補正書】
【提出日】平成24年1月16日(2012.1.16)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
外部アドレスの最下位ビットが固定される半導体集積回路において、
コラム命令語に応じて、テストモード信号が活性化すればキャリーを生成し、前記外部アドレスを初期内部アドレスにラッチして、ラッチされた前記初期内部アドレスと前記キャリーとを組み合せることで、前記キャリーにより前記初期内部アドレスから順次増加するアドレスを出力するアドレス制御回路を含むことを特徴とする、半導体集積回路。
【請求項２】
前記キャリーの信号レベルにより以前の前記外部アドレスの反転の可否を制御することを特徴とする、請求項１に記載の半導体集積回路。
【請求項３】
前記コラム命令語は、読み取り命令語又は書き込み命令語であることを特徴とする、請求項１に記載の半導体集積回路。
【請求項４】
前記アドレス制御回路は、 
前記外部アドレス及びフィードバックされた前記キャリーを受信して、第１及び第２の内部用アドレスに分離し、キャリー生成用アドレスを提供する第１のアドレスラッチ部；
前記テストモード信号に応じて、前記キャリー生成用アドレスを受信して、前記キャリーを生成するキャリー生成部；及び、
読み取り動作時又は書き込み動作時、前記第１及び第２の内部用アドレスに応じて、メモリブロックを指定するクォータ用アドレスを提供する第２のアドレスラッチ部を含むことを特徴とする、請求項１に記載の半導体集積回路。
【請求項５】
書き込み動作時、前記第１及び第２の内部用アドレスを受信して、所定時間遅延された第１及び第２の内部用アドレス、並びに遅延された書き込み命令信号を提供するレイテンシシフタをさらに含むことを特徴とする、請求項４に記載の半導体集積回路。
【請求項６】
前記第１のアドレスラッチ部は、
前記コラム命令語及び１ビットの所定外部アドレスに応じて、第１のキャリー生成用アドレスを提供する第１のラッチユニット；及び、
前記初期内部アドレスとして第２の内部用アドレスを提供し、前記キャリーのレベルにより前記第１の内部用アドレスを反転させる内部アドレス信号生成部を含むことを特徴とする、請求項４に記載の半導体集積回路。
【請求項７】
前記キャリー生成部は、
前記テストモード信号の活性化時、受信された前記キャリー生成用アドレスがローレベルであればローレベルのキャリーを提供し、前記キャリー生成用アドレスがハイレバルであればハイレバルのキャリーを提供することを特徴とする、請求項４に記載の半導体集積回路。
【請求項８】
前記第２のアドレスラッチ部は、
読み取り命令信号に応じて、前記第１及び第２の内部用アドレスを前記クォータ用アドレスにラッチする第１のラッチ部；及び、
前記遅延された書き込み命令信号に応じて、遅延された前記第１及び第２の内部用アドレスを前記クォータ用アドレスにラッチする第２のラッチ部を含むことを特徴とする、請求項４に記載の半導体集積回路。
【請求項９】
前記レイテンシシフタにおける前記所定時間は、書き込み動作時、既に設定された書き込みレイテンシを満足する時間であることを特徴とする、請求項４に記載の半導体集積回路。
【請求項１０】
外部アドレスの最下位ビットが固定される半導体集積回路において、
コラム命令語に応じて、テストモード信号が活性化すれば、複数の外部アドレスを受信して、複数の第１の内部用アドレス及び初期内部アドレスである複数の第２の内部用アドレスにそれぞれ分離して、前記第２の内部用アドレスから順次増加する前記第１の外部アドレスを提供するアドレス制御回路を含むことを特徴とする、半導体集積回路。
【請求項１１】
前記コラム命令語は、読み取り命令語又は書き込み命令語であることを特徴とする、請求項１０に記載の半導体集積回路。
【請求項１２】
前記アドレス制御回路は、
前記外部アドレス及びフィードバックされた前記キャリーを受信して、前記第１及び第２の内部用アドレスに分離し、キャリー生成用アドレスを提供する第１のアドレスラッチ部；
前記テストモード信号に応じて、前記キャリー生成用アドレスを受信して、前記キャリーを生成するキャリー生成部；及び、
読み取り動作時又は書き込み動作時、前記第１及び第２の内部用アドレスに応じて、メモリブロックを指定するクォータ用アドレスを提供する第２のアドレスラッチ部を含むことを特徴とする、請求項１０に記載の半導体集積回路。
【請求項１３】
前記キャリーの信号レベルにより以前の前記外部アドレスの反転の可否を制御することを特徴とする、請求項１２に記載の半導体集積回路。
【請求項１４】
書き込み動作時に活性化される書き込み命令信号に応じて、前記第１及び第２の内部用アドレスを受信して、所定時間遅延された第１及び第２の内部用アドレス、並びに遅延された書き込み命令信号を提供するレイテンシシフタをさらに含むことを特徴とする、請求項１２に記載の半導体集積回路。
【請求項１５】
前記第１のアドレスラッチ部は、
前記コラム命令語及び１ビットの所定の外部アドレスに応じて、第１のキャリー生成用アドレスを提供する第１のラッチユニット；及び、
前記複数の外部アドレスに対応し、フィードバックされた前記キャリーに対応する複数のラッチユニットを含む内部アドレス信号生成部を含むことを特徴とする、請求項１２に記載の半導体集積回路。
【請求項１６】
前記内部アドレス信号生成部のそれぞれの前記ラッチユニットは、前記コラム命令語に応じて受信された前記外部アドレスレベルと同一の前記第２の内部用アドレス及び前記キャリー生成用アドレスを生成し、前記フィードバックされたキャリーにより前記外部アドレスと反転されたレベルの前記第１の内部用アドレスを生成することを特徴とする、請求項１５に記載の半導体集積回路。
【請求項１７】
前記レイテンシシフタにおける前記所定時間は、書き込み動作時、既に設定された書き込みレイテンシを満足する時間であることを特徴とする、請求項１４に記載の半導体集積回路。
【請求項１８】
前記レイテンシシフタは、
クロック、前記書き込み命令信号及び前記第１の内部用アドレスに応じて、 前記遅延された第１の内部用アドレスを提供する第１のレイテンシ制御部；及び、
前記クロック、前記書き込み命令信号及び前記第２の内部用アドレスに応じて、前記遅延された第２の内部用アドレスを提供する第２のレイテンシ制御部を含むことを特徴とする、請求項１４に記載の半導体集積回路。
【請求項１９】
前記第１のレイテンシ制御部は、
前記第１の内部用アドレスを前記書き込みレイテンシだけ所定時間遅延させるアドレス遅延部；及び、
前記書き込み命令信号を前記書き込みレイテンシだけ所定時間遅延させる命令語遅延部を含むことを特徴とする、請求項１８に記載の半導体集積回路。
【請求項２０】
前記第２のレイテンシ制御部は、
前記第２の内部用アドレスを前記書き込みレイテンシだけ所定時間遅延させるアドレス遅延部；及び、
前記書き込み命令信号を前記書き込みレイテンシだけ所定時間遅延させる命令語遅延部を含むことを特徴とする、請求項１８に記載の半導体集積回路。
【請求項２１】
前記それぞれのアドレス遅延部は、
前記クロックに応じてターンオンされることで、前記第１及び第２の内部用アドレスをそれぞれ転送させる前記複数の転送部；及び、
前記転送部の出力段とそれぞれ連結しているパス素子を含み、前記レイテンシ信号に応じて前記パス素子がターンオンされて前記転送部の出力信号を提供することで、既に設定されたレイテンシだけ遅延された第１及び第２の内部用アドレスをそれぞれ提供するレイテンシ活性化部を含むことを特徴とする、請求項１９又は請求項２０に記載の半導体集積回路。
【請求項２２】
外部アドレスの最下位ビットが固定される半導体集積回路において、
コラム命令語に応じて、テストモード信号が活性化すれば、外部アドレスを受信して第１及び第２の内部用アドレスを生成し、前記第２の内部用アドレスのレベルの判断により前記第１の内部用アドレスの反転の可否を制御することで、前記第２の内部用アドレスから順次増加する前記第１の内部用アドレスを提供するアドレス制御回路；及び、
前記第１及び第２の内部用アドレスをそれぞれ受信する複数のクォータが具備されたメモリブロックを含み、
前記アドレス制御回路は、
前記外部アドレス及びフィードバックされたキャリーを受信して、前記第１及び第２の内部用アドレスに分離し、キャリー生成用アドレスを提供する第１のアドレスラッチ部；
前記テストモード信号に応じて、前記キャリー生成用アドレスを受信して、前記キャリーを生成するキャリー生成部；及び、
読み取り動作時又は書き込み動作時、第１及び第２の内部用アドレスに応じて、前記メモリブロックを指定するクォータ用アドレスを提供する第２のアドレスラッチ部を含むことを特徴とする、半導体集積回路。
【請求項２３】
前記キャリーの信号レベルにより、以前の前記外部アドレスの反転の可否を制御することを特徴とする、請求項２２に記載の半導体集積回路。
【請求項２４】
前記コラム命令語は、読み取り命令語又は書き込み命令語であることを特徴とする、請求項２２に記載の半導体集積回路。
【請求項２５】
書き込み動作時に活性化される書き込み命令信号に応じて、前記第１及び第２の内部用アドレスを受信して、所定時間遅延された第１及び第２の内部用アドレス、並びに遅延された書き込み命令信号を提供するレイテンシシフタをさらに含むことを特徴とする、請求項２２に記載の半導体集積回路。
【請求項２６】
前記第１のアドレスラッチ部は、
前記コラム命令語及び１ビットの所定の外部アドレスに応じて、第１のキャリー生成用アドレスを提供する第１のラッチユニット；及び、
前記初期内部アドレスとして第２の内部用アドレス及び前記第２の内部用アドレスと同じレベルの前記キャリー生成用アドレスを提供し、前記キャリーのレベルにより前記第１の内部用アドレスを反転させる内部アドレス信号生成部を含むことを特徴とする、請求項２２に記載の半導体集積回路。
【請求項２７】
前記キャリー生成部は、前記テストモード信号の活性化時、受信された前記キャリー生成用アドレスが、ローレベルであればローレベルのキャリーを提供し、ハイレバルであればハイレバルのキャリーを提供することを特徴とする、請求項１２又は請求項２２に記載の半導体集積回路。
【請求項２８】
前記キャリー生成部は、それぞれ受信される前記キャリー生成用アドレスに応じて、それぞれのキャリーを提供する複数の生成ユニットを含むことを特徴とする、請求項２７に記載の半導体集積回路。
【請求項２９】
前記それぞれの生成ユニットは、互いに異なる遅延時間を有するそれぞれの遅延器を含むことを特徴とする、請求項２８に記載の半導体集積回路。
【請求項３０】
前記第２のアドレスラッチ部は、
読み取り動作時に活性化される読み取り命令信号に応じて、前記第１及び第２の内部用アドレスを前記クォータ用アドレスにラッチする第１のラッチ部；及び、
書き込み動作時に活性化される書き込み命令信号に応じて、遅延された前記第１及び第２の内部用アドレスを前記クォータ用アドレスにラッチする第２のラッチ部を含むことを特徴とする、請求項１２又は請求項２２に記載の半導体集積回路。
【請求項３１】
前記レイテンシシフタにおける前記所定時間は、書き込み動作時、既に設定された書き込みレイテンシを満足する時間であることを特徴とする、請求項２５に記載の半導体集積回路。
【請求項３２】
前記レイテンシシフタは、
クロック、前記書き込み命令信号及び前記第１の内部用アドレスに応じて、前記遅延された第１の内部用アドレスを提供する第１のレイテンシ制御部；及び、
前記クロック、前記書き込み命令信号及び前記第２の内部用アドレスに応じて、前記遅延された第２の内部用アドレスを提供する第２のレイテンシ制御部を含むことを特徴とする、請求項２５に記載の半導体集積回路。
【請求項３３】
前記第１のレイテンシ制御部は、
前記第１の内部用アドレスを前記書き込みレイテンシだけ所定時間遅延させるアドレス遅延部；及び、
前記書き込み命令信号を前記書き込みレイテンシだけ所定時間遅延させる命令語遅延部を含むことを特徴とする、請求項３２に記載の半導体集積回路。
【請求項３４】
前記第２のレイテンシ制御部は、
前記第２の内部用アドレスを前記書き込みレイテンシだけ所定時間遅延させるアドレス遅延部；及び、
前記書き込み命令信号を前記書き込みレイテンシだけ所定時間遅延させる命令語遅延部を含むことを特徴とする、請求項３２に記載の半導体集積回路。
【請求項３５】
前記アドレス遅延部は、
前記クロックに応じてターンオンされることで、前記第１及び第２の内部用アドレスをそれぞれ転送させる前記複数の転送部；及び、
前記転送部の出力段とそれぞれ連結しているパス素子を含み、前記レイテンシ信号に応じて前記パス素子がターンオンされて前記転送部の出力信号を提供することで、既に設定されたレイテンシだけ遅延された第１及び第２の内部用アドレスをそれぞれ提供するレイテンシ活性化部を含むことを特徴とする、請求項３３又は請求項３４に記載の半導体集積回路。
【請求項３６】
前記命令語遅延部は、
前記クロックに応じてターンオンされることで、前記書き込み命令信号を転送させる前記複数の転送部；及び、
前記転送部の出力段とそれぞれ連結しているパス素子を含み、前記レイテンシ信号に応じて前記パス素子がターンオンされて前記転送部の出力信号を提供することで、既に設定されたレイテンシだけ遅延された書き込み命令信号を提供するレイテンシ活性化部を含むことを特徴とする、請求項１９、請求項２０、請求項３３又は請求項３４に記載の半導体集積回路。
【請求項３７】
コラム命令語に応じて、テストモード信号が活性化すれば、外部アドレスを受信して、メモリブロック内のクォータに対応するように複数の第１〜第４の内部用アドレスを生成し、前記第４の内部用アドレスのレベルの判断により、前記第１〜第３の内部用アドレスの反転の可否を制御することで、前記第４の内部用アドレスから順次増加する前記第１〜第３の内部用アドレスを提供するアドレス制御回路を含むことを特徴とする、半導体集積回路。
【請求項３８】
前記コラム命令語は、読み取り命令語又は書き込み命令語であることを特徴とする、請求項３７に記載の半導体集積回路。
【請求項３９】
前記アドレス制御回路は、
前記外部アドレス及びフィードバックされた第１〜第３のキャリーグループ信号を受信して、前記第１〜第４の内部用アドレスに分離し、キャリー生成用アドレスを提供する第１のアドレスラッチ部；
前記テストモード信号に応じて、前記キャリー生成用アドレスを受信して、前記第１〜第３のキャリーグループ信号を生成するキャリー生成部；及び、
読み取り動作時又は書き込み動作時、前記第１〜第４の内部用アドレスに応じて、前記メモリブロックを指定するそれぞれのクォータ用アドレスを提供する第２のアドレスラッチ部を含むことを特徴とする、請求項３７に記載の半導体集積回路。
【請求項４０】
前記第１〜第３のキャリーグループ信号の信号レベルにより、以前の前記外部アドレスの反転の可否を制御することを特徴とする、請求項３９に記載の半導体集積回路。
【請求項４１】
前記第１のアドレスラッチ部は、
前記コラム命令語及び２ビットの所定外部アドレスに応じて、第１のキャリー生成用アドレスを提供する第１のラッチユニット；及び、
前記初期内部アドレスとして前記第４の内部用アドレス及び前記第４の内部用アドレスと同一のレベルの前記キャリー生成用アドレスを提供し、前記第１〜第３のキャリーグループ信号のレベルにより、前記第１〜第３の内部用アドレスを提供する内部アドレス信号生成部を含むことを特徴とする、請求項３９に記載の半導体集積回路。
【請求項４２】
前記キャリー生成部は、
前記テストモード信号の活性化時、受信された前記キャリー生成用アドレスが、ローレベルであればローレベルのキャリーを提供し、ハイレバルであればハイレバルのキャリーを提供することを特徴とする、請求項３９に記載の半導体集積回路。
【請求項４３】
前記キャリー生成部は、それぞれ受信される前記キャリー生成用アドレスに応じて、それぞれの第１〜第３のキャリーグループ信号を提供する複数の生成ユニットを含むことを特徴とする、請求項４２に記載の半導体集積回路。
【請求項４４】
前記それぞれの生成ユニットは、互いに異なる遅延時間を有するそれぞれの遅延器を含むことを特徴とする、請求項４３に記載の半導体集積回路。
【請求項４５】
前記第２のアドレスラッチ部は、
読み取り動作時に活性化される読み取り命令信号に応じて、前記第１〜第４の内部用アドレスを前記クォータ用アドレスにラッチする第１のラッチ部；及び、
書き込み動作時に活性化される書き込み命令信号に応じて、遅延された前記第１〜第４の内部用アドレスを前記クォータ用アドレスにラッチする第２のラッチ部を含むことを特徴とする、請求項３９に記載の半導体集積回路。