【手続補正書】
【提出日】平成24年7月27日(2012.7.27)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
セキュアモードが活性化された場合に、メモリ装置から受信された初期読出データからエラー検出コードを分離してデータプロセッシング部に送信される最終読出データを生成する読出部と、
前記データプロセッシング部からのメモリアクセス情報を使用して前記セキュアモードを活性化または非活性化させるモード選択部と、を含むことを特徴とするセキュアメモリインターフェース。
【請求項２】
前記読出部は、
前記セキュアモードが非活性化された場合に、前記初期読出データから前記エラー検出コードを分離せず、前記最終読出データを生成することを特徴とする請求項１記載のセキュアメモリインターフェース。
【請求項３】
前記メモリアクセス情報は、命令語名称を含み、
前記モード選択部は、前記命令語名称がセキュア読出命令語に該当する場合に、前記セキュアモードを活性化させ、前記命令語名称が通常の読出命令語に該当する場合に、前記セキュアモードを非活性化させる命令語デコーダーを含むことを特徴とする請求項２記載のセキュアメモリインターフェース。
【請求項４】
前記読出部及び前記命令語デコーダーは、中央処理装置ＣＰＵである前記データプロセッシング部の内部に配置されることを特徴とする請求項３記載のセキュアメモリインターフェース。
【請求項５】
前記メモリアクセス情報は、前記初期読出データのためにアクセスされる前記メモリ装置のアドレスを含み、
前記モード選択部は、前記アクセスされるメモリ装置のアドレスがセキュアアドレスである場合に、前記セキュアモードを活性化させ、前記アクセスされるメモリ装置のアドレスが非セキュアアドレスである場合に、前記セキュアモードを非活性化させるアドレスデコーダーを含むことを特徴とする請求項２記載のセキュアメモリインターフェース。
【請求項６】
前記アドレスデコーダーは、前記アクセスされるメモリ装置のアドレスを生成するＣＰＵである前記データプロセッシング部の外部に配置されることを特徴とする請求項５記載のセキュアメモリインターフェース。
【請求項７】
前記メモリアクセス情報はレジスタ名称を含み、
前記モード選択部は、前記レジスタ名称が前記セキュアモードの活性化または非活性化に相応するかの有無を示す各々のレジスタフラグを含むことを特徴とする請求項２記載のセキュアメモリインターフェース。
【請求項８】
前記読出部と前記各々のレジスタフラグは、ＣＰＵである前記データプロセッシング部の内部に配置されることを特徴とする請求項７記載のセキュアメモリインターフェース。
【請求項９】
前記読出部は、
前記セキュアモードが非活性化された場合に、前記初期読出データから前記エラー検出コードを分離して最終読出データを生成し、前記セキュアモードが非活性化された場合に、前記初期読出データから前記エラー検出コードを分離せず前記最終読出データを生成するデミキサ（ｄｅｍｉｘｅｒ）と、
相応するアドレスまたは最終読出しデータのうち、少なくとも何れかの１つから予想エラー検出コードを生成するエンコーダーと、
前記初期読出データから分離された前記エラー検出コードと前記予想エラー検出コードを比較してエラー検出信号を生成する比較器と、
を含むことを特徴とする請求項１記載のセキュアメモリインターフェース。
【請求項１０】
前記読出部は、
前記メモリアクセス情報からメモリアドレス及び読出イネーブル信号を生成して前記メモリ装置から前記初期読出データを読み出す状態機械と、
少なくとも１つのデータ幅制御信号に従ったメモリデータ幅を有する前記初期読出データを読み出すように前記状態機械を制御する幅選択器と、をさらに含み、
前記少なくとも１つのデータ幅制御信号は、前記エンコーダーと前記デミキサの動作も制御することを特徴とする請求項９記載のセキュアメモリインターフェース。
【請求項１１】
前記メモリデータ幅は、前記メモリ装置に相応し、
前記少なくとも１つのデータ幅制御信号は、前記データプロセッシング部のプロセッシングデータ幅に相応することを特徴とする請求項１０記載のセキュアメモリインターフェース。
【請求項１２】
前記データプロセッシング部は、バスによって前記メモリ装置から分離されたＣＰＵであることを特徴とする請求項１１記載のセキュアメモリインターフェース。
【請求項１３】
前記データプロセッシング部及び前記メモリ装置は、１つの集積回路チップで製作されることを特徴とする請求項１２記載のセキュアメモリインターフェース。
【請求項１４】
前記データプロセッシング部及び前記メモリ装置は２つの分離された集積回路チップで製作されることを特徴とする請求項１２記載のセキュアメモリインターフェース。
【請求項１５】
セキュアモードが活性化された場合に、初期書込データ及び前記エラー検出コードから前記メモリ装置に書込まれるための最終書込データを生成し、前記セキュアモードが非活性化された場合に、前記エラー検出コード無しで前記初期書込データから前記最終書込データを生成する書込部をさらに含むことを特徴とする請求項１記載のセキュアメモリインターフェース。
【請求項１６】
前記書込部及び前記読出部は、ハードウェア論理ゲートで具現されることを特徴とする請求項１５記載のセキュアメモリインターフェース。
【請求項１７】
セキュアモードが活性化された場合に、初期書込データ及びエラー検出コードからメモリ装置に書込されるための最終書込データを生成する書込部と、
データプロセッシング部から生成されたメモリアクセス情報を使用して前記セキュアモードを活性化または非活性化させるモード選択部と、を含むことを特徴とするセキュアメモリインターフェース。
【請求項１８】
前記書込部は、
前記セキュアモードが非活性化された場合に、前記エラー検出コード無しで前記初期書込データから前記最終書込データを生成することを特徴とする請求項１７記載のセキュアメモリインターフェース。
【請求項１９】
前記メモリアクセス情報は、命令語名称を含み、
前記モード選択部は、前記命令語名称がセキュア書込命令語に該当する場合に、前記セキュアモードを活性化させ、前記命令語名称が通常の書込命令語に該当する場合に、前記セキュアモードを非活性化させる命令語デコーダーを含むことを特徴とする請求項１８記載のセキュアメモリインターフェース。
【請求項２０】
前記メモリアクセス情報は、アクセスされる前記メモリ装置のアドレスを含み、
前記モード選択部は、前記アクセスされるメモリ装置のアドレスがセキュアアドレスである場合に、前記セキュアモードを活性化させ、前記アクセスされるメモリ装置のアドレスが非セキュアアドレスである場合に、前記セキュアモードを非活性化させるアドレスデコーダーを含むことを特徴とする請求項１８記載のセキュアメモリインターフェース。
【請求項２１】
前記メモリアクセス情報は、レジスタ名称を含み、
前記モード選択部は、前記レジスタ名称が前記セキュアモードの活性化または非活性化に相応するかの有無を示す各々のレジスタフラグを含むことを特徴とする請求項１８記載のセキュアメモリインターフェース。
【請求項２２】
前記書込部は、
相応するアドレスまたは前記初期書込データのうち、少なくとも１つから前記エラー検出コードを生成するエンコーダーと、
前記セキュアモードが活性化された場合に、前記初期書込データ及び前記エラー検出コードから混合書込データを生成し、前記セキュアモードが非活性化された場合に、前記エラー検出コード無しで前記初期書込データから前記混合書込データを生成するミキサ（ｍｉｘｅｒ）を含み、
前記混合書込データは前記最終書込データを決めることを特徴とする請求項１８記載のセキュアメモリインターフェース。
【請求項２３】
前記書込部は、
前記混合書込データから前記最終書込データ、書込イネーブル信号及び前記最終書込データを保存する前記メモリ装置のメモリアドレスを生成する状態機械と、
少なくとも１つのデータ幅制御信号によるメモリデータ幅を有する前記最終書込データを生成するように前記状態機械を制御する幅選択器をさらに含み、
前記少なくとも１つのデータ幅制御信号は、前記データプロセッシング部のプロセッシングデータ幅に相応し、
前記少なくとも１つのデータ幅制御信号は、前記エンコーダーと前記ミキサの動作を制御することを特徴とする請求項２２記載のセキュアメモリインターフェース。
【請求項２４】
前記データプロセッシング部は、バスによって前記メモリ装置から分離されたＣＰＵであることを特徴とする請求項２３記載のセキュアメモリインターフェース。
【請求項２５】
前記データプロセッシング部及び前記メモリ装置は１つの集積回路チップで製作されることを特徴とする請求項２４記載のセキュアメモリインターフェース。
【請求項２６】
前記データプロセッシング部及び前記メモリ装置は、２つの分離された集積回路チップで製作されることを特徴とする請求項２４記載のセキュアメモリインターフェース。