【事件の表示】
　平成　８年特許願第２４８３０７号「不揮発性半導体メモリ装置」拒絶査定不服審判事件〔平成　９年　４月２２日出願公開、特開平　９−１０６６８５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯、本願発明
　本願は、平成８年９月１９日（パリ条約による優先権主張１９９５年９月１９日、韓国）の特許出願であって、その請求項１に係る発明（以下、「本願発明」という。）は、平成１９年４月６日付けの手続補正により補正された特許請求の範囲の請求項１に記載された次の事項により特定されるものと認める。
　
【請求項１】　複数のセルストリング及び基準セルストリングに接続され、読出動作中にデータビットライン又は基準ビットラインに設定される複数のビットラインと、一対の入力端子を有するセンスアンプと、を備え、
　前記センスアンプの一方の入力端子は、前記複数のビットラインのうちデータビットラインに設定された複数のビットラインの中から選択される１本に接続され、前記センスアンプの他方の入力端子は、前記複数のビットラインのうち基準ビットラインに設定された複数のビットラインの中から選択される１本に接続されるように構成されていることを特徴とする不揮発性半導体メモリ装置。
　
２．刊行物の記載
（１）刊行物１記載発明　
　これに対して、本願の優先権主張の日前に頒布され、当審において平成１９年１月９日付けで通知した拒絶の理由に引用された特開平４−６４９９７号公報（平成４年２月２８日出願公開。以下、「刊行物１」という。）には、マスクＲＯＭに関し、図面と共に、以下の記載がある。
　
（イ）公報第１頁右下欄第９行〜第２頁右上欄第１３行
　「従来の技術」
　第２図は、マスクＲＯＭに具備されたセンサアンプの構成例を示す回路図である。この図において、１はメモリトランジスタであり、これらはマスクＲＯＭにおけるメモリセルとして用いられる。これらメモリトランジスタ１は、記憶するデータに応じてディプレッション形（以下、Ｄ形と記す）か、もしくはエンハンスメント形（以下、Ｅ形と記す）のＮチャネルＭＯＳトランジスタに形成される。ここで、Ｄ形のＭＯＳトランジスタとは、ゲートに電圧を加えなくてもチャネルが形成されているトランジスタである。一方、Ｅ形のＭＯＳトランジスタとは、ゲートに電圧を加えて反転層の形成を助けないと、チャネルが形成されないトランジスタである。すなわち、メモリトランジスタをＤ形にすれば接地（オン）状態、Ｅ形にすれば遮断（オフ）状態とするようにしてデータが記憶されるようになっている。また、これらメモリトランジスタ１の各ゲートには、ワード線Ｗ１〜Ｗｎが接続されており、これらには図示されていないアドレスデコーダからアドレス信号が供給される。このアドレス信号で所定のメモリトランジスタ１の「列」を指定するには、指定する「列」のワード線（Ｗ１〜Ｗｎのいずれか）にのみ“０”を、その他には“１”を供給する。
　２、２、…は、セレクトトランジスタである。このセレクトトランジスタ２、２、…の各ゲートには、それぞれセレクト線ＳＬ１−ＳＬｎが接続されており、これらには図示されていないアドレスデコーダからセレクト信号が供給される。このセレクト信号によりメモリトランジスタ１の所定の「行」が選択される。３は負荷トランジスタ３ａ、駆動トランジスタ３ｂおよびインバータ３ｃとで構成されるセンス側レベルシフト回路である。このセンス側レベルシフト回路３は、上述したアドレス信号によって指定されたメモリトランジスタ１の「列」の接続状況に応じたレベルをセンス線Ｓへ出力する。４はオン状態に設定された複数のＮチャネルＭＯＳトランジスタが直列接続されているダミートランジスタである。５はダミー側レベルシフト回路であり、負荷トランジスタ５ａの抵抗値に応じた基準レベルを発生し、これをリファレンス線Ｒへ出力する。６は差動増幅器であり、リファレンス線Ｒとセンス線Ｓとに供給される信号を差動増幅して出力する。
　
（ロ）公報第３頁左上欄第１６行〜同頁左下欄第４行
　「実施例」
　以下、図面を参照してこの発明の実施例について説明する。第１図はこの発明の一実施例の構成を示す回路図である。この図において、第２図の各部に対応する部分には同一の番号を付け、その説明を省略する。この図が第２図に示すものと異なる点は、ダミートランジスタ４がメモリトランジスタ１と同じ寄生容量を持つように構成したことである。
　すなわち、メモリトランジスタ１にあっては、ｍ段直列に接続したＮチャネルＭＯＳトランジスタを１ブロックとし、このブロックをビット線Ｂに対してＮブロック分が並列に接続されている。一方、ダミートランジスタ４にあってもこれと同様に接続されている。さらに、セレクトトランジスタ２が設けられており、これによってダミートランジスタ４におけるブロックを選択するよう構成されている。
　上記構成によれば、メモリトランジスタ１とダミートランジスタ４とにおける各ビット線Ｂに接続されるブロック数を同数にしており、これによって両者のビット線Ｂに付く寄生容量を同じにしている。この結果、メモリトランジスタ１側とダミートランジスタ４側とのビット線Ｂを同じ読み出しタイミングで切り替えれば、寄生容量分による電位低下がセンス線Ｓとリファレンス線Ｒとの両者に生じる。そして、これら電位低下が差動増幅器６によって相殺されるから、この差動増幅器６の出力信号のゆらぎが解消される。
　
　以上の記載から、刊行物１には、以下の発明（以下、「刊行物１記載発明」という。）が記載されていると認める。
　
　セレクトトランジスタ２、２、…の各ゲートには、それぞれセレクト線ＳＬ１−ＳＬｎが接続されており、アドレスデコーダからセレクト信号が供給され、このセレクト信号によりメモリトランジスタ１の所定の「行」が選択され、負荷トランジスタ３ａ、駆動トランジスタ３ｂおよびインバータ３ｃとで構成されるセンス側レベルシフト回路３は、アドレスデコーダから供給されるアドレス信号によって指定されたメモリトランジスタ１の「列」の接続状況に応じたレベルをセンス線Ｓへ出力し、ダミートランジスタ４は、オン状態に設定された複数のＮチャネルＭＯＳトランジスタが直列接続され、ダミー側レベルシフト回路５は、負荷トランジスタ５ａの抵抗値に応じた基準レベルを発生し、これをリファレンス線Ｒへ出力し、差動増幅器６は、リファレンス線Ｒとセンス線Ｓとに供給される信号を差動増幅して出力するマスクＲＯＭにおいて、
　メモリトランジスタ１にあっては、ｍ段直列に接続したＮチャネルＭＯＳトランジスタを１ブロックとし、このブロックをビット線Ｂに対してＮブロック分が並列に接続され、
　一方、ダミートランジスタ４にあってもこれと同様に接続され、セレクトトランジスタ２によってダミートランジスタ４の所定の「行」が選択され、メモリトランジスタ１とダミートランジスタ４とにおける各ビット線Ｂに接続されるブロック数を同数にしており、これによって両者のビット線Ｂに付く寄生容量を同じにしている結果、メモリトランジスタ１側とダミートランジスタ４側とのビット線Ｂを同じ読み出しタイミングで切り替えれば、寄生容量分による電位低下がセンス線Ｓとリファレンス線Ｒとの両者に生じ、これら電位低下が差動増幅器６によって相殺されるから、この差動増幅器６の出力信号のゆらぎが解消されるマスクＲＯＭ。
　
（２）刊行物２記載発明
　本願の優先権主張の日前に頒布され、上記拒絶の理由で引用された特開平７−７８４８９号公報（平成７年３月２０日出願公開。以下、「刊行物２」という。）には、ＲＯＭに関して、以下の記載がある。
　
【０００２】
【従来の技術】ＲＯＭにおけるシングルデータの読出し高速化を目的とした従来技術として特開昭５８−６５９１号公報がある。この従来技術では図７に示す様に、複数のメモリセル１または２が接続されるビット線と１つのダミーメモリセル３とが接続されるビット線を左右１対とし、この左右１対のビット線の各々に対応して設けられ対応ビット線対を差動入力とするラッチ型差動増幅センスアンプ回路４を設けることによりデータ読出しを行っている。
【０００３】メモリセルとしては２種類（１，２で示す）あり、１つのメモリセル１はそのソース電極が接地され、ドレイン電極がビット線に接続されかつゲート電極がワード線に接続されたＮＭＯＳトランジスタからなる。または他の１つのメモリセル２はソース電極がフローティングで、ドレイン電極がビット線に接続され、かつゲート電極がワード線に接続されたＮＭＯＳトランジスタからなる。
【０００４】ダミーメモリセル３はソース電極が接地され、ドレイン電極がビット線に接続されかつゲート電極がダミーワード線に接続されており、そのコンダクタンスが通常のメモリセルの約１／２となっている。尚、９はロウデコーダ、１０はメインセンスアンプ、１９はバッファを夫々示している。
　
【００３７】
【実施例】次に本発明について図面を参照して説明する。
【００３８】図１は本発明の第１の実施例の回路図であり、ＲＯＭのメモリセルとその読み出し回路を示しており、図７のＲＯＭと対応するものである。図１において、メモリセルは２種類あり、その１つは、ソース電極が接地されドレイン電極がビット線に接続されかつゲート電極がワード線に接続されたＮＭＯＳトランジスタ１からなる。また、他の１つは、ソース電極がフローティングでドレイン電極がビット線に接続されかつゲート電極がワード線に接続されたＮＭＯＳトランジスタ２からなる。
【００３９】ダミーメモリセル３は、ソース電極が接地されドレイン電極がビット線に接続されかつゲート電極がワード線に接続されており、そのコンダクタンスが通常のメモリセルの約１／２となっている。
　
【００５７】図５は本発明の第３の実施例の回路図であり、メモリセルをセンスアンプに対して２分しビット線を疑似的にダミービット線として用いる大規模ＲＯＭに本発明の回路を適応した例である。
　
　図１には、ビット線Ｂ０〜Ｂ１ｎには、複数のメモリセル１、２が接続され、ダミービット線ＢＤには、複数のダミーメモリセル３が接続され、ビット線とダミービット線とを差動入力とするラッチ型差動増幅センスアンプ回路１８が示されている。
　
　図５、図７には、メモリセルをセンスアンプに対して２分しビット線を疑似的にダミービット線として用い、ビット線Ｂ０Ｌ、Ｂ１Ｌ、Ｂ２Ｌ、Ｂ０Ｒ、Ｂ１Ｒ、Ｂ２Ｒには、複数のメモリセル１、２及び１つのダミーメモリセル３が接続され、左右１対のビット線の各々に対応して設けられ対応ビット線対を差動入力とするラッチ型差動増幅センスアンプ回路４が示されている。
　
　以上の記載から、刊行物２には、以下の発明（以下、「刊行物２記載発明」という。）が記載されていると認める。
　
　ビット線には複数のメモリセルが接続され、ダミービット線には複数のダミーメモリセルが接続される代わりに、メモリセルをセンスアンプに対して２分しビット線を疑似的にダミービット線として用い、ビット線には、複数のメモリセル及びダミーメモリセルが接続され、複数のメモリセルが接続されるビット線とダミーメモリセルとが接続されるビット線を左右１対とし、この左右１対のビット線の各々に対応して設けられ対応ビット線対を差動入力とするラッチ型差動増幅センスアンプ回路を設けることによりデータ読出しを行うＲＯＭ。
　
３．本願発明と刊行物１記載発明との比較
　
　そこで、本願発明と刊行物１記載発明とを比較すると、刊行物１記載発明の「メモリトランジスタ１のｍ段直列に接続したＮチャネルＭＯＳトランジスタ」、「ダミートランジスタ４のｍ段直列に接続したＮチャネルＭＯＳトランジスタ」、「差動増幅器６」、「マスクＲＯＭ」は、それぞれ、本願発明の「複数のセルストリング」、「基準セルストリング」、「一対の入力端子を有するセンスアンプ」、「不揮発性半導体メモリ装置」に相当する。
　また、刊行物１記載発明の「ビット線Ｂ」には、メモリトランジスタ１側のビット線Ｂとダミートランジスタ４側のビット線Ｂとがあるから、刊行物１記載発明の「ビット線Ｂ」と本願発明の「複数のビットライン」とは、いずれも「複数のセルストリング又は基準セルストリングに接続され、データビットライン又は基準ビットラインに設定される複数のビットライン」という点で一致する。
　また、刊行物１記載発明において、差動増幅器６は、メモリトランジスタ１側のビット線Ｂとダミートランジスタ４側のビット線Ｂとからそれぞれリファレンス線Ｒとセンス線Ｓとに供給される信号を差動増幅して出力するから、刊行物１記載発明の「メモリトランジスタ１側のビット線Ｂ」、「ダミートランジスタ４側のビット線Ｂ」は、それぞれ、本願発明の「前記複数のビットラインのうちデータビットラインに設定された複数のビットライン」、「前記複数のビットラインのうち基準ビットラインに設定された複数のビットライン」に相当し、前記センスアンプの一方の入力端子は、前記複数のビットラインのうちデータビットラインに設定された複数のビットラインの中から選択される１本に接続され、前記センスアンプの他方の入力端子は、前記複数のビットラインのうち基準ビットラインに設定された複数のビットラインの中から選択される１本に接続されるように構成されていることは明らかである。
　したがって、両者の発明の一致点及び相違点は、以下のとおりである。
　
［一致点］
　「複数のセルストリング又は基準セルストリングに接続され、データビットライン又は基準ビットラインに設定される複数のビットラインと、一対の入力端子を有するセンスアンプと、を備え、
　前記センスアンプの一方の入力端子は、前記複数のビットラインのうちデータビットラインに設定された複数のビットラインの中から選択される１本に接続され、前記センスアンプの他方の入力端子は、前記複数のビットラインのうち基準ビットラインに設定された複数のビットラインの中から選択される１本に接続されるように構成されている不揮発性半導体メモリ装置」である点。
　
［相違点］
　複数のビットラインは、本願発明では、複数のセルストリング及び基準セルストリングに接続され、読出動作中にデータビットライン又は基準ビットラインに設定されるのに対して、刊行物１記載発明では、常にデータビットライン又は基準ビットラインに設定される点。
　
４．判断
　次に、この相違点について検討する。
　刊行物２記載発明の「対応ビット線対を差動入力とするラッチ型差動増幅センスアンプ回路」、「ＲＯＭ」は、それぞれ、本願発明の「一対の入力端子を有するセンスアンプ」、「不揮発性半導体メモリ装置」に対応する。
　また、刊行物２記載発明においては、ビット線には、複数のメモリセル及びダミーメモリセルが接続され、複数のメモリセルが接続されるビット線とダミーメモリセル３が接続されるビット線を左右１対とし、この左右１対のビット線の各々に対応して設けられ対応ビット線対を差動入力とするラッチ型差動増幅センスアンプ回路を設けることによりデータ読出しを行うから、刊行物２記載発明の「ビット線」は、複数のセル及び基準セルに接続され、読出動作中にデータビットライン又は基準ビットラインに設定される複数のビットライン」といえ、刊行物２記載発明は、本願発明の用語を用いると、次の発明と認められる。
　
　複数のセル又は基準セルに接続され、データビットライン又は基準ビットラインに設定される複数のビットラインを備える代わりに、メモリセルをセンスアンプに対して２分しビット線を疑似的にダミービット線として用い、複数のセル及び基準セルに接続され、読出動作中にデータビットライン又は基準ビットラインに設定される複数のビットラインを備える不揮発性半導体メモリ装置。
　
　そうすると、刊行物１記載発明において、刊行物２記載発明のように、メモリセルをセンスアンプに対して２分しビット線を疑似的にダミービット線として用い、「複数のセルストリング及び基準セルストリングに接続され、読出動作中にデータビットライン又は基準ビットラインに設定される」ようにすることは、当業者が容易に想到し得る程度のことである。
　
　なお、請求人は、本願発明の「複数のビットライン」について、平成１９年４月６日付け意見書の【意見の内容】「３．本願発明の進歩性」の項において、次のように主張している。
　
　「（３）本願発明における「複数のビットライン」は、「複数のセルストリング及び基準セルストリングに接続され、読出動作中にデータビットライン又は基準ビットラインに設定される」ものです。
　一方、刊行物１に記載された「メモリトランジスタ１側のビット線Ｂ」も「ダミートランジスタ４側のビット線Ｂ」も、複数のセルストリング及び基準セルストリングに接続されたものではありませんし、当然に、読出動作中にデータビットライン又は基準ビットラインに設定されるものではありません。
（４）また、本願発明では、前記センスアンプの一方の入力端子は、前記複数のビットラインのうちデータビットラインに設定された複数のビットラインの中から選択される１本に接続され、前記センスアンプの他方の入力端子は、前記複数のビットラインのうち基準ビットラインに設定された複数のビットラインの中から選択される１本に接続されます。
　一方、刊行物１に記載された発明では、差動増幅器６の一方の入力端子は、常に、センス側レベルシフト回路３を介してメモリトランジスタ１側のビット線Ｂに接続され、差動増幅器６の他方の入力端子は、常に、ダミー側レベルシフト回路５を介してダミー側トランジスタ４側のビット線Ｂに接続されます。
（５）更に、刊行物１に記載された発明は、メモリトランジスタ１側のブロック数とダミートランジスタ４側のブロック数とを同数にすることを趣旨とする発明であり（第３ページ右上欄第１４行〜同ページ左下欄第４行）、メモリトランジスタ１側の回路とダミートランジスタ４側の回路とを差動増幅器の両側に別けて配置することを前提とするものです。
　よって、刊行物１に記載された構成を本願発明のような構成に改変しうる余地はありません。
　また、この結論は、刊行物２、３に記載された事項を考慮しても変わるものではありません。」
　
　しかし、本願発明と刊行物１記載発明との相違は、要するに、メモリセルをセンスアンプに対して２分しビット線を疑似的にダミービット線としても用いるか、ビット線を複数のメモリセルが接続されるビット線としてのみ用いるかという相違にすぎない。
　また、刊行物１記載発明において、メモリトランジスタ１側のブロック数とダミートランジスタ４側のブロック数とを同数にするのは、両者のビット線に付く寄生容量分による電位低下が差動増幅器によって相殺されるという効果を得るためであり、このような効果は、両者のビット線に付く寄生容量を同じにしている結果であり、メモリトランジスタ１側のブロック数とダミートランジスタ４側のブロック数とを同数にするというのは、このような作用効果を生じる構成の一つにすぎない。
　そして、刊行物１記載発明を刊行物２記載発明のように、メモリセルをセンスアンプに対して２分しビット線を疑似的にダミービット線として用いる構成にしても、両者のビット線に付く寄生容量分による電位低下が差動増幅器によって相殺されるという効果が生じることは、当業者が予測できることであるから、このような構成に改変する余地はないという、請求人の主張は採用できない。
　
５．むすび
　以上のとおり、本願発明は、刊行物１記載発明及び刊行物２記載発明に基づいて当業者が容易に発明をすることができたものと認められるから特許法第２９条第２項の規定によって特許を受けることができない。
　
　よって、結論のとおり審決する。