【事件の表示】
　平成　８年特許願第３０５０２９号「半導体装置」拒絶査定不服審判事件〔平成１０年　６月　２日出願公開、特開平１０−１５０１４９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成８年１１月１５日の出願であって、平成１６年８月２３日付けで拒絶査定がなされ、これに対して同年９月３０日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされ、その後当審において、平成１７年１２月２１日付けで審尋がなされ、平成１８年２月２７日に回答書が提出されたものである。
　　
２．平成１６年９月３０日付けの手続補正（以下、「本件補正」という。）について
　［補正却下の決定の結論］
　平成１６年９月３０日付けの手続補正を却下する。
　［理由］
（１）本件補正の内容      　
　本件補正は、特許請求の範囲の請求項１を補正すると共に、明細書の００２４段落、００２８段落及び図１０を補正するものであって、補正後の請求項１は以下のとおりである。
　「【請求項１】　外部に引き出される端子と、該端子にＰ型基板上に形成された第１のＮ型領域が接続されると共に前記Ｐ型基板上に形成された第１のＮ型領域より成る負のサージに対する負保護ダイオードと、所定の内部回路とが形成された半導体装置において、
　前記負保護ダイオードの近傍の前記負保護ダイオードよりの自由電子を捕獲することができる位置で、且つ少なくとも前記負保護ダイオードと前記内部回路とが対向する部分に前記負保護ダイオードとは分離された第２のＮ型領域を形成し、該第２のＮ型領域に正の電位を印加し、前記自由電子が前記第２のＮ型領域の中に入り込み、前記正の電位が印加される直流電源から流れ込む電流になるようにしたことを特徴とする半導体装置。」
　
（２）補正事項の整理
　補正事項１
　補正前の請求項１の「該第２のＮ型領域に正の電位を印加するようにしたこと」を、補正後の請求項１の「該第２のＮ型領域に正の電位を印加し、前記自由電子が前記第２のＮ型領域の中に入り込み、前記正の電位が印加される直流電源から流れ込む電流になるようにしたこと」と補正すること。
　補正事項２
　補正前の明細書の００２４段落及び００２８段落を、補正後の明細書の００２４段落及び００２８段落と補正すること。
　補正事項３
　補正前の図１０を、補正後の図１０と補正すること。
　
（３）本件補正についての検討
（３−１）補正の目的の適否及び新規事項の追加について
［補正事項１について］
　補正事項１についての補正は、「該第２のＮ型領域に正の電位を印加する」ことによる作用について、補正後の請求項１において、「該第２のＮ型領域に正の電位を印加」することにより、「前記自由電子が前記第２のＮ型領域の中に入り込み、前記正の電位が印加される直流電源から流れ込む電流になるようにした」と限定したものであって、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものであり、本願の願書に最初に添付された明細書００３５段落に「本例においては、この自由電子ｅがこの負保護ダイオード３と内部回路４とが対向する部分に形成したＮ型領域２０の中に入り込み、正の直流電源Ｖccから流れ込む電流となり、このＰ型基板９に戻ることはない。」と記載されており、補正事項１についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に規定された要件を満たす。　
［補正事項２及び３について］
　補正事項２及び３についての補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるから、特許法第１７条の２第３項に記載する要件を満たす。　　
　よって、本件補正は、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とし、且つ、願書に最初に添付した明細書又は図面に記載した事項の範囲内においてなされたものであるから、同法同条第３項に規定された要件をも満足するものである。　
（３−２）独立特許要件について
　本件補正後の請求項１に係る発明の独立特許要件について検討する。
　本件補正後の請求項１に係る発明（以下、「補正発明」という。）は、上記「（１）本件補正の内容」に記載されたとおりのものである。
（３−３）刊行物に記載された発明
　１．実願平１−１５２０１７号（実開平３−９０４５８号）のマイクロフィルム
　原査定の拒絶の理由に引用され、本願の出願日前に日本国内で頒布された、実願平１−１５２０１７号（実開平３−９０４５８号）のマイクロフィルム（以下、「刊行物１」という。）には、第１図ないし第４図とともに、以下の事項が記載されている。
「　エピタキシャルウェハーに静電破壊防止素子部が形成される半導体装置において、
　　静電破壊防止素子部は、
　　接地されるＰ拡散層と外部端子に接続されるＮ＋拡散層で構成されるダイオードと、
　　外部端子に接続されるＰ拡散層と電圧が印加されるＮ＋拡散層で構成されたダイオードと、
　　外部端子に接続されるＰ拡散層の前記外部端子と離間して内部回路に接続される端子との間で形成される抵抗器と、
　　を備えることを特徴とする半導体装置。」（実用新案登録請求の範囲）
「３．　考案の詳細な説明
　〔産業上の利用分野〕
　　本考案は静電破壊防止素子部の構成の簡素化が好適に行われる半導体装置に関する。
　〔従来の技術〕
　　従来、バイポーラＩＣ等には静電気による絶縁破壊防止のための静電破壊防止素子部が設けられるのが一般的である。
　　第３図に静電破壊防止素子部が設けられたバイポーラＩＣの断面構造を示す。なお、第４図は静電破壊防止素子部の等価回路例であり、Ｖｃｃ、ＩＣ端子、ＧＮＤ（アース）、内部回路端子との間に図示されるダイオードＤ１、Ｄ２、抵抗器Ｒが設けられている。
　　この例は、図から容易に理解される様にＳｉ基板２のエピタキシャルウェハー４に、ＧＮＤのＰ拡散層（アイランド）６と、Ｎ＋拡散層８と、Ｐ拡散層９と、Ｎ＋拡散層１２と、Ｐ拡散層１３とが設けられている。
　　そして、第４図に示されるように、Ｐ拡散層９とＮ＋拡散層１２とでダイオードＤ１が形成され、さらに、Ｐ拡散層６とＮ＋拡散層８とでダイオードＤ２が形成される。さらにＰ拡散層１３の両端部にＩＣ端子および内部回路端子を離間して接続して抵抗器Ｒを設ける。
　　このようにして、静電破壊防止素子部が形成される。
　〔考案が解決しようとする課題〕
　　しかしながら、前記の従来例の半導体装置によれば、その構成が比較的複雑である欠点を有し歩留りならびにコスト低減の要請から、その改善が課題とされている。
　　本考案は上記の課題に鑑みてなされ、静電破壊防止素子部の構成が簡素化されて、歩留り、ならびにコスト低減に優れる半導体装置を提供することを目的とする。
　〔課題を解決するための手段〕
　　前記の課題を解決するために、本考案はエピタキシャルウェハーに静電破壊防止素子部が形成される半導体装置において、静電破壊防止素子部は、接地されるＰ拡散層と外部端子に接続されるＮ＋拡散層で構成されるダイオードと、外部端子に接続されるＰ拡散層と電圧が印加されるＮ＋拡散層で構成されるダイオードと、外部端子に接続されるＰ拡散層の前記外部端子と離間して内部回路に接続される端子との間で形成される抵抗器とを備えることを特徴とする。
　〔作用〕
　　上記の構成において、一つのＰ拡散層がダイオードと抵抗器とを兼用し、これにより、アイランドの構成数が低減して、構成が簡素化される。
　〔実施例〕
　　次に、本考案に係る半導体装置の一実施例を添付図面を参照して詳細に説明する。
　　第１図は実施例の構成を示す断面図、第２図は実施例における静電破壊防止素子部の等価回路図である。
　　第２図は静電破壊防止素子部の等価回路例であり、Ｖｃｃ、ＩＣ端子、ＧＮＤ（アース）、内部回路端子間に図示されるダイオードＤ１、Ｄ２、抵抗器Ｒが設けられている。
　　この例は、図から容易に理解される様にＳｉ基板１２のエピタキシャルウェハー１４に、ＧＮＤ端が接続されるＰ拡散層（アイランド）１６と、ＩＣ端子と接続されるＮ＋拡散層１８とＰ拡散層１９と、Ｖｃｃ端が接続されるＮ＋拡散層２２とが設けられている。
　　そして、第２図に示されるように、Ｐ拡散層１９とＮ＋拡散層２２とでダイオードＤ１のカソードならびにアノードが構成される。さらに、Ｐ拡散層１６とＮ＋拡散層１８とでダイオードＤ２のカソードならびにアノードが構成される。
　　さらにＰ拡散層１９の両端部にＩＣ端子および内部回路端子が離間して接続されて、抵抗器Ｒが配設される。
　　このようにして、第２図の等価回路に示される静電破壊防止素子部が形成される。
　　この場合、Ｐ拡散層１９がダイオードＤ１と抵抗器Ｒとを兼用することになり、アイランドの構成数が低減する。
　〔考案の効果〕
　　以上のように、本考案に係るエピタキシャルウェハーに静電破壊防止素子部が形成される半導体装置において、静電破壊防止素子部は接地されるＰ拡散層と外部端子に接続されるＮ＋拡散層で構成されるダイオードと、外部端子に接続されるＰ拡散層と電圧が印加されるＮ＋拡散層で構成されるダイオードと、外部端子に接続されるＰ拡散層の前記外部端子と離間して内部回路に接続される端子との間で形成される抵抗器とを備えることを特徴としている。
　　これにより、アイランド数が低減して、その構成が簡素化されて、歩留りならびにコスト低減が効果的に行われる利点がある。」（第１頁第１６行ないし第６頁第１０行）
　
　ここで、第３図、第４図及びそれらの説明より、刊行物１には、「接地されるＰ拡散層６と、外部素子（ＩＣ端子）に接続されるＮ＋拡散層８と、前記Ｎ＋拡散層８の上表面以外の側面に接して形成されたＮ層及び該Ｎ層の下面に接して形成されたＮ＋層（埋込層）とで構成されるダイオードＤ２」、「外部端子（ＩＣ端子）に接続されるＰ拡散層９と、Ｖｃｃ電圧が印加されるＮ＋拡散層１２と、前記Ｎ＋拡散層１２の上表面以外の側面に接して形成されたＮ層及び該Ｎ層の下面に接して形成されたＮ＋層（埋込層）とで構成されるダイオードＤ１」及び「外部端子（ＩＣ端子）に接続されるＰ拡散層１３の前記外部端子（ＩＣ端子）と、内部回路に接続される端子との間に形成される抵抗器Ｒ」が記載されている。
　
　よって、刊行物１には、以下の発明（以下、「刊行物発明」という。）が記載されている。
 「Ｐ型シリコン基板２のエピタキシャルウェハー４に静電破壊防止素子部が形成される半導体装置において、
　前記静電破壊防止素子部は、
　接地されるＰ拡散層６と、外部端子（ＩＣ端子）に接続されるＮ＋拡散層８と、前記Ｎ＋拡散層８の上表面以外の側面に接して形成されたＮ層及び該Ｎ層の下面に接して形成されたＮ＋層（埋込層）とで構成されるダイオードＤ２と、
　前記外部端子（ＩＣ端子）に接続されるＰ拡散層９と、Ｖｃｃ電圧が印加されるＮ＋拡散層１２と、前記Ｎ＋拡散層１２の上表面以外の側面に接して形成されたＮ層及び該Ｎ層の下面に接して形成されたＮ＋層（埋込層）とで構成されるダイオードＤ１と、
　前記外部端子（ＩＣ端子）に接続されるＰ拡散層１３の前記外部端子（ＩＣ端子）と、内部回路に接続される端子との間に形成される抵抗器Ｒと、
　を備えることを特徴とする半導体装置。」
　
　（３−４）対比検討
　補正発明と刊行物発明とを対比検討する。
（ａ）刊行物発明の「外部端子（ＩＣ端子）」は外部に引き出される端子であることは明らかであるから、刊行物発明の「外部端子（ＩＣ端子）」は、補正発明の「外部に引き出される端子」に相当する。
（ｂ）刊行物発明の「Ｐ型シリコン基板２」は、補正発明の「Ｐ型基板」に相当する。
（ｃ）刊行物発明においては、「接地されるＰ拡散層６」と「外部素子（ＩＣ端子）に接続されるＮ＋拡散層８と、前記Ｎ＋拡散層８の上表面以外の側面に接して形成されたＮ層及び該Ｎ層の下面に接して形成されたＮ＋層（埋込層）」とで、ダイオードＤ２が形成され、また、刊行物発明の「ダイオードＤ２」と、補正発明の、「外部に引き出される端子」に「接続される」「第１のＮ型領域」と「Ｐ型基板」とで形成される「負のサージに対する負保護ダイオード」とは、いずれも、「負のサージ」に対するダイオードであるから、刊行物発明の「外部素子（ＩＣ端子）に接続されるＮ＋拡散層８と、前記Ｎ＋拡散層８の上表面以外の側面に接して形成されたＮ層及び該Ｎ層の下面に接して形成されたＮ＋層（埋込層）」、「接地されるＰ拡散層６」及び「ダイオードＤ２」は、補正発明の、「外部に引き出される端子」に「接続される」「第１のＮ型領域」、「Ｐ型基板」及び「負のサージに対する負保護ダイオード」に相当する。
（ｄ）刊行物１には、「従来、バイポーラＩＣ等には静電気による絶縁破壊防止のための静電破壊防止素子部が設けられるのが一般的である。　第３図に静電破壊防止素子部が設けられたバイポーラＩＣの断面構造を示す。」（第２頁第２ないし６行）と記載されているから、静電破壊防止素子部はバイポーラＩＣの一部を構成し、バイポーラＩＣは、静電気による絶縁破壊防止の対象となる回路が存在することは明らかである。そして、刊行物発明の「静電破壊防止素子部」は、「前記外部端子（ＩＣ端子）に接続されるＰ拡散層１３の前記外部端子（ＩＣ端子）と、内部回路に接続される端子との間に形成される抵抗器Ｒ」を備えているから、刊行物発明の「半導体装置」が当該回路として「内部回路」を備えていることは明らかである。よって、刊行物発明の「内部回路」は、補正発明の「所定の内部回路」に相当する。
（ｅ）刊行物発明の「静電破壊防止素子部」は、「ダイオードＤ１」及び「ダイオードＤ２」を備えているから、少なくとも「ダイオードＤ２」を備える点において、刊行物発明の「静電破壊防止素子部」は、補正発明の「負保護ダイオード」に相当する。
　
　よって、補正発明と刊行物発明は、
「外部に引き出される端子と、該端子にＰ型基板上に形成された第１のＮ型領域が接続されると共に前記Ｐ型基板上に形成された第１のＮ型領域より成る負のサージに対する負保護ダイオードと、所定の内部回路とが形成された半導体装置。」である点で一致し、以下の点で一応相違する。
　相違点１
　補正発明が、「前記負保護ダイオードの近傍の前記負保護ダイオードよりの自由電子を捕獲することができる位置で、且つ少なくとも前記負保護ダイオードと前記内部回路とが対向する部分に前記負保護ダイオードとは分離された第２のＮ型領域を形成し、該第２のＮ型領域に正の電位を印加し、前記自由電子が前記第２のＮ型領域の中に入り込み、前記正の電位が印加される直流電源から流れ込む電流になるようにしたことを特徴とする」との構成を備えているのに対して、
　刊行物発明が、「静電破壊防止素子部」が「前記外部端子（ＩＣ端子）に接続されるＰ拡散層９と、Ｖｃｃ電圧が印加されるＮ＋拡散層１２と、前記Ｎ＋拡散層１２の上表面以外の側面に接して形成されたＮ層及び該Ｎ層の下面に接して形成されたＮ＋層（埋込層）とで構成されるダイオードＤ１と、　前記外部端子（ＩＣ端子）に接続されるＰ拡散層１３の前記外部端子（ＩＣ端子）と、内部回路に接続される端子との間に形成される抵抗器Ｒと、を備える」点。
　
　相違点１について
（ａ）刊行物発明において、ダイオードＤ１を構成する「Ｖｃｃ電圧が印加されるＮ＋拡散層１２と、前記Ｎ＋拡散層１２の上表面以外の側面に接して形成されたＮ層及び該Ｎ層の下面に接して形成されたＮ＋層（埋込層）」（以下、「Ｎ型層１」という。）は、ダイオードＤ２を構成する「外部素子（ＩＣ端子）に接続されるＮ＋拡散層８と、前記Ｎ＋拡散層８の上表面以外の側面に接して形成されたＮ層及び該Ｎ層の下面に接して形成されたＮ＋層（埋込層）」（以下、「Ｎ型層２」という。）と分離された「Ｎ型領域」であって、「Ｎ型層２」の近傍に形成されていることは、刊行物１の第３図より明らかである。
　また、刊行物１の第３図より、ダイオードＤ１を構成する「Ｎ型層１」は、「Ｎ型層２」の近傍に位置し、また、例えば、特開平４−３０５７０号公報の第２図、第３図及びそれらの説明（第３頁右上欄第１９行ないし第４頁左上欄第５行参照）に記載されているように、半導体集積回路において、外部端子としての「入出力パッド２３」に直接接続する領域である「Ｐ型拡散領域３８」は「Ｎ−アイランド３６」、より正確には、「Ｎ−アイランド３６」、「Ｎ＋コンタクト領域（４０）」及び「Ｎ＋埋め込み層（３３）」からなる「Ｎ型領域」（以下、「Ｎ型領域３」という。）に形成され、「Ｎ型領域３」は、外部端子としての「入出力パッド２３」に直接接続する領域である「Ｎ＋コンタクト領域３２」、「第１の（Ｎ−）アイランド３０」及び「Ｎ＋埋め込み層（３３）」からなる「Ｎ型領域」（以下、「Ｎ型領域４」という。）と比較して、「内部回路」により近い部分にあり、「内部回路」は、「Ｎ型領域３」について「Ｎ型領域４」と反対側の集積回路チップの中央部分にある、言い換えると、集積回路では一般に外部端子に直接接続する領域を囲む反対導電型領域（「Ｎ型領域３」）が集積回路チップ周辺にあり、「内部回路」が集積回路チップ周辺から離れた、外部端子が直接接続する領域である「Ｎ型領域４」とは反対側の、中央部分にあるから、刊行物発明において、「Ｎ型層１」が「Ｎ型層２」と「内部回路」の間に位置することも明らかであり、結局、ダイオードＤ１を構成する「Ｎ型層１」が、ダイオードＤ２からの自由電子を捕獲できる位置にあることも明らかである。
（ｂ）さらに、刊行物１の第４頁第１１行ないし第５頁第１３行には、「第１図は実施例の構成を示す断面図、第２図は実施例における静電破壊防止素子部の等価回路図である。　第２図は静電破壊防止素子部の等価回路例であり、Ｖｃｃ、ＩＣ端子、ＧＮＤ（アース）、内部回路端子間に図示されるダイオードＤ１、Ｄ２、抵抗器Ｒが設けられている。　この例は、図から容易に理解される様にＳｉ基板１２のエピタキシャルウェハー１４に、ＧＮＤ端が接続されるＰ拡散層（アイランド）１６と、ＩＣ端子と接続されるＮ＋拡散層１８とＰ拡散層１９と、Ｖｃｃ端が接続されるＮ＋拡散層２２とが設けられている。　そして、第２図に示されるように、Ｐ拡散層１９とＮ＋拡散層２２とダイオードＤ１のカソードならびにアノードが構成される。さらに、Ｐ拡散層１６とＮ＋拡散層１８とでダイオードＤ２のカソードならびにアノードが構成される。　さらに、Ｐ拡散層１９の両端部にＩＣ端子および内部回路端子が離間して接続されて、抵抗器Ｒが配設される。」と記載され、刊行物１の第１図の構成と、第３図の構成とは、第３図の「Ｐ拡散層９」と「Ｐ拡散層１３」が、第１図においては、「Ｐ拡散層１９」と一体化された点を除いてほぼ同様の構成であるから、刊行物１の上記第１図及び第２図に関する記載は、刊行物１の第３図及び第４図を参照して認定した、刊行物発明においても機能・作用が同等であることは、当業者がとって明らかである。
　そして、負のサージが端子（刊行物発明のＩＣ端子）に印加された時、負の保護ダイオード（刊行物発明のダイオードＤ２）が動作するから、サージ電流のうちの一部は、端子に接続された「Ｎ型層２」からＰ型基板に流れるとしても、負のサージによって注入された電子のうち、内部回路側へ移動する電子に対しては、「Ｎ型層２」と「内部回路」の間に位置する、Ｖｃｃに接続された「Ｎ型層１」によって回収されるから、刊行物発明においても、補正発明の如く、「自由電子が前記第２のＮ型領域の中に入り込み、前記正の電位が印加される直流電源から流れ込む電流になるように」するという機能は実質的に備えているものと認める。
（ｃ）次に、刊行物発明は、「内部回路に接続される端子との間に形成される抵抗器Ｒ」を備えているが、補正発明は、「内部回路」との間に「抵抗」を備えているか否か明らかではない。
　しかしながら、半導体装置において、形成される「いかなる拡散層」も内部に「抵抗」を備えることは、当業者にとって明らかであり、補正発明も、実質的に、刊行物発明と同様に「抵抗」を備えることは、明らかであるから、刊行物発明が「内部回路に接続される端子との間に形成される抵抗器Ｒ」を備える点は、実質的な相違点ではない。
（ｄ）よって、相違点は実質的なものではなく、補正発明と刊行物発明は、実質的に相違せず、補正発明は、刊行物１に記載された発明であるから、特許法第２９条第１項第３号に該当し、その特許出願の際独立して特許を受けることができるものではない。
　
（３−５）むすび
　よって、補正事項１についての補正を含む本件補正は、特許法第１７条の２第５項で準用する同法第１２６条第５項の規定に適合しないものであり、適法でない補正を含む本件補正は、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明
　平成１６年９月３０日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし３に係る発明は、平成１６年４月２３日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ない３に記載された事項により特定されるものであり、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。　     
　
「【請求項１】　外部に引き出される端子と、該端子にＰ型基板上に形成された第１のＮ型領域が接続されると共に前記Ｐ型基板上に形成された第１のＮ型領域より成る負のサージに対する負保護ダイオードと、所定の内部回路とが形成された半導体装置において、
　前記負保護ダイオードの近傍の前記負保護ダイオードよりの自由電子を捕獲することができる位置で、且つ少なくとも前記負保護ダイオードと前記内部回路とが対向する部分に前記負保護ダイオードとは分離された第２のＮ型領域を形成し、該第２のＮ型領域に正の電位を印加するようにしたことを特徴とする半導体装置。」
　
４．刊行物に記載された発明
　刊行物１に記載される事項は、「２．（３−３）刊行物に記載される発明」に記載されたとおりであり、刊行物１には、以下の発明が記載されている。
「Ｐ型シリコン基板２上のエピタキシャルウェハー４に静電破壊防止素子部が形成される半導体装置において、
　前記静電破壊防止素子部は、
　接地されるＰ拡散層６と、外部端子（ＩＣ端子）に接続されるＮ＋拡散層８と、前記Ｎ＋拡散層８の上表面以外の側面に接して形成されたＮ層及び該Ｎ層の下面に接して形成されたＮ＋層（埋込層）とで構成されるダイオードＤ２と、
　前記外部端子（ＩＣ端子）に接続されるＰ拡散層９と、Ｖｃｃ電圧が印加されるＮ＋拡散層１２と、前記Ｎ＋拡散層１２の上表面以外の側面に接して形成されたＮ層及び該Ｎ層の下面に接して形成されたＮ＋層（埋込層）とで構成されるダイオードＤ１と、
　前記外部端子（ＩＣ端子）に接続されるＰ拡散層１３の前記外部端子（ＩＣ端子）と、内部回路に接続される端子との間に形成される抵抗器Ｒと、
　を備えることを特徴とする半導体装置。」
　
５．対比
　本願発明と刊行物発明とを対比検討する。
（ａ）刊行物発明の「外部端子（ＩＣ端子）」は外部に引き出される端子であることは明らかであるから、刊行物発明の「外部端子（ＩＣ端子）」は、本願発明の「外部に引き出される端子」に相当する。
（ｂ）刊行物発明の「Ｐ型シリコン基板２」は、本願発明の「Ｐ型基板」に相当する。
（ｃ）刊行物発明においては、「接地されるＰ拡散層６」と「外部素子（ＩＣ端子）に接続されるＮ＋拡散層８と、前記Ｎ＋拡散層８の上表面以外の側面に接して形成されたＮ層及び該Ｎ層の下面に接して形成されたＮ＋層（埋込層）」とで、ダイオードＤ２が形成され、ダイオードＤ２は、接地されたＰ拡散層６と、他のＮ型層との間に形成されたダイオードであって、また、刊行物発明の「ダイオードＤ２」と、本願発明の、「外部に引き出される端子」に「接続される」「第１のＮ型領域」と、「Ｐ型基板」とで形成される「負のサージに対する負保護ダイオード」とは、いずれも、「負のサージ」に対するダイオードであるから、刊行物発明の「外部素子（ＩＣ端子）に接続されるＮ＋拡散層８と、前記Ｎ＋拡散層８の上表面以外の側面に接して形成されたＮ層及び該Ｎ層の下面に接して形成されたＮ＋層（埋込層）」、「接地されるＰ拡散層６」及び「ダイオードＤ２」は、本願発明の、「外部に引き出される端子」に「接続される」「第１のＮ型領域」、「Ｐ型基板」及び「負のサージに対する負保護ダイオード」に相当する。
（ｄ）刊行物１には、「従来、バイポーラＩＣ等には静電気による絶縁破壊防止のための静電破壊防止素子部が設けられるのが一般的である。　第３図に静電破壊防止素子部が設けられたバイポーラＩＣの断面構造を示す。」（第２頁第２ないし６行）と記載されているから、静電破壊防止素子部はバイポーラＩＣの一部を構成し、バイポーラＩＣは、静電気による絶縁破壊防止の対象となる回路が存在することは明らかである。そして、刊行物発明の「静電破壊防止素子部」は、「前記外部端子（ＩＣ端子）に接続されるＰ拡散層１３の前記外部端子（ＩＣ端子）と、内部回路に接続される端子との間に形成される抵抗器Ｒ」を備えているから、刊行物発明の「半導体装置」が当該回路として「内部回路」を備えていることは明らかである。よって、刊行物発明の「内部回路」は、本願発明の「所定の内部回路」に相当する。
（ｅ）刊行物発明の「静電破壊防止素子部」は、「ダイオードＤ１」及び「ダイオードＤ２」を備えているから、少なくとも「ダイオードＤ２」を備える点において、刊行物発明の「静電破壊防止素子部」は、本願発明の「負保護ダイオード」に相当する。
　
　よって、本願発明と刊行物発明は、
 「外部に引き出される端子と、該端子にＰ型基板上に形成された第１のＮ型領域が接続されると共に前記Ｐ型基板上に形成された第１のＮ型領域より成る負のサージに対する負保護ダイオードと、所定の内部回路とが形成された半導体装置。」である点で一致し、以下の点で一応相違する。
　
　相違点１
　本願発明が、「前記負保護ダイオードの近傍の前記負保護ダイオードよりの自由電子を捕獲することができる位置で、且つ少なくとも前記負保護ダイオードと前記内部回路とが対向する部分に前記負保護ダイオードとは分離された第２のＮ型領域を形成し、該第２のＮ型領域に正の電位を印加するようにしたことを特徴とする」との構成を備えているのに対して、
　刊行物発明が、「静電破壊防止素子部」が「前記外部端子（ＩＣ端子）に接続されるＰ拡散層９と、Ｖｃｃ電圧が印加されるＮ＋拡散層１２と、前記Ｎ＋拡散層１２の上表面以外の側面に接して形成されたＮ層及び該Ｎ層の下面に接して形成されたＮ＋層（埋込層）とで構成されるダイオードＤ１と、　前記外部端子（ＩＣ端子）に接続されるＰ拡散層１３の前記外部端子（ＩＣ端子）と、内部回路に接続される端子との間に形成される抵抗器Ｒと、を備える」点。
　
６．当審の判断
　相違点１について
（ａ）刊行物発明において、ダイオードＤ１を構成する「Ｖｃｃ電圧が印加されるＮ＋拡散層１２と、前記Ｎ＋拡散層１２の上表面以外の側面に接して形成されたＮ層及び該Ｎ層の下面に接して形成されたＮ＋層（埋込層）」（以下、「Ｎ型層１」という。）は、ダイオードＤ２を構成する「外部素子（ＩＣ端子）に接続されるＮ＋拡散層８と、前記Ｎ＋拡散層８の上表面以外の側面に接して形成されたＮ層及び該Ｎ層の下面に接して形成されたＮ＋層（埋込層）」（以下、「Ｎ型層２」という。）と分離された「Ｎ型領域」であって、「Ｎ型層２」の近傍に形成されていることは、刊行物１の第３図より明らかである。
　また、刊行物１の第３図より、ダイオードＤ１を構成する「Ｎ型層１」は、「Ｎ型層２」の近傍に位置し、また、例えば、特開平４−３０５７０号公報の第２図、第３図及びそれらの説明（第３頁右上欄第１９行ないし第４頁左上欄第５行参照）に記載されているように、半導体集積回路において、外部端子としての「入出力パッド２３」に直接接続する領域である「Ｐ型拡散領域３８」は「Ｎ−アイランド３６」、より正確には、「Ｎ−アイランド３６」、「Ｎ＋コンタクト領域（４０）」及び「Ｎ＋埋め込み層（３３）」からなる「Ｎ型領域」（以下、「Ｎ型領域３」という。）に形成され、「Ｎ型領域３」は、外部端子としての「入出力パッド２３」に直接接続する領域である「Ｎ＋コンタクト領域３２」、「第１の（Ｎ−）アイランド３０」及び「Ｎ＋埋め込み層（３３）」からなる「Ｎ型領域」（以下、「Ｎ型領域４」という。）と比較して、「内部回路」により近い部分にあり、「内部回路」は、「Ｎ型領域３」について「Ｎ型領域４」と反対側の集積回路チップの中央部分にある、言い換えると、集積回路では一般に外部端子に直接接続する領域を囲む反対導電型領域（「Ｎ型領域３」）が集積回路チップ周辺にあり、「内部回路」が集積回路チップ周辺から離れた、外部端子が直接接続する領域である「Ｎ型領域４」とは反対側の、中央部分にあるから、刊行物発明において、「Ｎ型層１」が「Ｎ型層２」と「内部回路」の間に位置することも明らかであり、結局、ダイオードＤ１を構成する「Ｎ型層１」が、ダイオードＤ２からの自由電子を捕獲できる位置にあることも明らかである。
（ｂ）次に、刊行物発明は、「内部回路に接続される端子との間に形成される抵抗器Ｒ」を備えているが、本願発明は、「内部回路」との間に「抵抗」を備えているか否か明らかではない。
　しかしながら、半導体装置において、形成される「いかなる拡散層」も内部に「抵抗」を備えることは、当業者にとって明らかであり、本願発明も、実質的に、刊行物発明と同様に「抵抗」を備えることは、明らかであるから、刊行物発明が「内部回路に接続される端子との間に形成される抵抗器Ｒ」を備える点は、実質的な相違点ではない。
（ｃ）よって、相違点は実質的なものではなく、本願発明と刊行物発明は、実質的に相違せず、本願発明は、刊行物１に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　　
７．むすび
　以上のとおりであるから、本願は、請求項２及び３に係る発明について検討するまでもなく、拒絶されるべきものである。　
　よって、結論のとおり審決する。