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　特願２００３−２７６０５２「ＭＩＭキャパシタ及び高周波集積回路」拒絶査定不服審判事件〔平成１６年１月８日出願公開，特開２００４−６９５８〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成９年６月２０日に出願された特願平９−１６３８８９号の一部を分割して平成１５年７月１７日に新たな出願としたものであって，平成１６年１０月８日の出願であって，平成１９年５月２１日付けの拒絶理由通知に対して，同年７月１７日に手続補正書及び意見書が提出されたが，同年８月２２日付けで拒絶査定がされ，これに対し，同年９月２７日に審判請求がされるとともに，同日に手続補正書が提出されたものである。
　
　
第２　平成１９年９月２７日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定
　
［補正却下の決定の結論］
　本件補正を却下する。
　
［理由］
１　本件補正の内容
　特許請求の範囲についての本件補正は，請求項１を補正するものであって，その内容は，次のとおりである。
　
・補正前の請求項１
「半絶縁性基板と，該半絶縁性基板上の下層電極と，該下層電極上に形成された誘電体膜と，該誘電体膜上の上層電極からなり，下層電極がその直下に形成された前記半絶縁性基板の裏面に達するバイアホールにより配線されているＭＩＭキャパシタにおいて，半絶縁性基板上にＳｉ３Ｎ４膜が形成され，該Ｓｉ３Ｎ４膜の上にポリイミド膜と下層電極が形成され，該ポリイミド膜と下層電極の上面が同一平面上であり，上記Ｓｉ３Ｎ４膜は，上記ポリイミド膜および半絶縁性基板よりもエッチング速度が遅い膜であることを特徴とするＭＩＭキャパシタ。」
　
・補正後の請求項１（下線は，補正箇所）
「半絶縁性基板と，該半絶縁性基板上の下層電極と，該下層電極上に形成された誘電体膜と，該誘電体膜上の上層電極からなり，下層電極がその直下に形成された前記半絶縁性基板の裏面に達するバイアホールにより配線されているＭＩＭキャパシタにおいて，半絶縁性基板
の裏面からバイアホールを形成する際のエッチングストッパー層としての
半絶縁性基板上に
　
２　補正目的の適否
（１）請求項１についての上記補正内容は，要するに，半絶縁性基板上に形成されるＳｉ３Ｎ４膜が，裏面からバイアホールを形成する際のエッチングストッパー層として機能するものであることを規定したものであるから，請求項１についての本件補正は，特許請求の範囲の限定的減縮を目的とするものといえる。
　
（２）したがって，本件補正は，平成１８年法律第５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第４項の規定に適合する。
　
（３）そこで，以下，本件補正後の特許請求の範囲の請求項１に係る発明（以下「本願補正発明」という。）について，特許出願の際独立して特許を受けることができるものか（平成１８年法律第５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する同法１２６条５項に規定する独立特許要件を満たすか）について検討する。
　
３　独立特許要件についての検討
（１）本願補正発明
   本件補正発明を再掲すると，次のとおりである。
　
　【請求項１】
「半絶縁性基板と，該半絶縁性基板上の下層電極と，該下層電極上に形成された誘電体膜と，該誘電体膜上の上層電極からなり，下層電極がその直下に形成された前記半絶縁性基板の裏面に達するバイアホールにより配線されているＭＩＭキャパシタにおいて，半絶縁性基板の裏面からバイアホールを形成する際のエッチングストッパー層としてのＳｉ３Ｎ４膜が半絶縁性基板上に形成され，該Ｓｉ３Ｎ４膜の上にポリイミド膜と下層電極が形成され，該ポリイミド膜と下層電極の上面が同一平面上であり，上記Ｓｉ３Ｎ４膜は，上記ポリイミド膜および半絶縁性基板よりもエッチング速度が遅い膜であることを特徴とするＭＩＭキャパシタ。」
　
（２）引用例１の記載と引用発明
（２−１）引用例１の記載
　原査定の拒絶の理由に引用され，本願の原出願の出願前に日本国内において頒布された刊行物である，特開平３−１０２８６５号公報（以下「引用例１」という。）には，「マイクロ波集積回路」（発明の名称）の従来技術として，第４図，第５図とともに，以下の内容の記載がある（下線は当審で付加，以下同じ）。
　　ア　　従来技術を示す図について　
　第４図及び第５図は，従来例のＭＭＩＣの要部を示す断面図であり，図面符号とＭＭＩＣを構成する各要素との関係は，図の記載から，次のとおりである。
１００：ＧａＡｓ半絶縁性基板，
１０１：動作層（Ｎ層）
１０２：オーム性接触層（Ｎ＋層）
１０３：ソース電極
１０５：ゲート電極
１０６：絶縁膜
１０７：ＭＩＭキャパシタの上面電極
１０８：裏面電極
１１１：バイアホール
１１５：ＭＩＭキャパシタの下地電極
　
　　イ　従来技術の説明と第４図及び第５図との関係
　引用例１の従来技術の説明における参照図番及び参照符号は，従来技術を示す図面である第４図，第５図とは異なるが（説明文では，第２図，第３図となっている），従来技術に関する説明は，第４図及び第５図に基づくものであることが明らかである。
　
　　ウ　従来技術のその問題点についての記載事項　
「（産業上の利用分野）
　
この発明は，マイクロ波集積回路（ＭＭＩＣ）に関し，特にＭＩＭ（金属−絶縁物−金属）構造にキャパシタを有するＭＭＩＣに関する
（従来の技術）
　一般に砒化ガリウム（ＧａＡｓ）を用いたＭＭＩＣの整合回路は，集中定数素子または分布定数素子により構威されているが，ＭＭＩＣチップの小型化に有利であることから集中定数素子による構或が精力的に研究されている。例えば，第１図のような回路で示される集中定数素子で整合回路を構成したＭＭＩＣが考えられる。このような集中定数素子を用いた整合回路でＭＭＩＣの高周波特性の向上を図るには，整合回路で多く用いられているキャパシタの接地インダクタンスを小さくすることが重要である。
このキャパシタとしてはＭＩＭ構造が多く採用されており，接地インダクタンスを極力小さくするためにＭＩＭキャパシタ直下のバイアホールを通して接地を行なうことが望ましい
　
第２図に，従来の一例のＭＭＩＣとして整合回路にＭＩＭキャパシタを採用し，その接地にバイアホールを用いたものの断面図を示す。図中，２０はＧａＡｓ半絶縁性基板，２１は動作層（Ｎ層），２２はオーム性接触層（Ｎ
＋
層），２３はソース電極，２４はドレイン電極，２５はゲート電極，２６は絶縁膜（Ｓｉ
３
Ｎ
４
），２１５はＭＩＭキャパシタ下地電極，２７はＭＩＭキャパシタ上面電極，２８は裏面電極，２１１はバイアホールである。このＭＭＩＣは以下のように形成される
まず，イオン注入法，写真蝕刻法，蒸着法等により，ＧａＡｓ半絶縁性基板２０上にＮ層２１，Ｎ
＋
層２２，ソース電極２３，ドレイン電極２４，ゲート電極２５を形成する。次に写真蝕刻法及び蒸着法により，ＭＩＭキャパシタ下地電極２１５としてアルミニウム（Ａｌ）を厚さ２０００Å形成した後，プラズマＣＶＤ法により，キャパシタの絶縁膜としてＳｉ
３
Ｎ
４
２６を厚さ１５００Å堆積する。次に写真蝕刻法と蒸着法により，ＭＩＭキャパシタ上面電極２７を形成する
次に熱抵抗低減のためにＧａＡｓ半絶縁性基板２０裏面をラッピングとケミカルポリッシングにより，厚さ約１００μｍまで薄層化する
最後にＭＩＭキャパシタ下地電極２１５に対向する部分のＧａＡｓ半絶縁性基板２０裏面からＲＩＥ（Ｒｅａｃｔｉｖｅ　Ｉｏｎ　Ｅｔｃｈｉｎｇ）によりＭＩＭキャパシタ下地電極２１５に到達するバイアホール２１１を形成した後，蒸着法により，裏面電極２８を形成する
しかし，このＭＭＩＣには以下に記す欠点がある
　
まず，ＧａＡｓ半絶縁性基板裏面薄層化工程で生じた基板厚のバラツキ及びバイアホール形成工程におけるＧａＡｓ結晶のエッチング速度のバラツキ等により，バイアホール形成の際，ＭＩＭキャパシタ下地電極にエッチング孔が到達する時間が基板内の位置により大幅に異なる結果，早く到達した部分では他の部分に比べ，下地電極がＲＩＥ過程に長時間曝されることである。この程度が著しい場合には，長時間のＲＩＥにより下地電極がエッチングされ，さらにＭＩＭキャパシタの絶縁膜が侵されて，ＭＩＭキャパシタの下地電極と上面電極間の絶縁性が保てなくなることも起こり，ＭＭＩＣの歩留りが著しく低下することも多かった
　また，
上記従来例でＭＩＭキャパシタ下地電極が長時間ＲＩＥ過程に曝されて下地電極が幾分エッチングされてもキャパシタの絶縁性を保つためには，第３図に示すようにＭＩＭキャパシタ下地電極２１５の厚さを約５μｍと厚く形成することも行なわれる
しかし，今度はこれにより第３図点線内２９９に示す段差部の高さが大きくなり，その部分のＳｉ
３
Ｎ
４
２６の被覆性が悪くなるため，キャパシタの絶縁破壊電圧が低下する
これを防止するため予めＳｉ
３
Ｎ
４
２６の厚さを厚く設定して絶縁破壊電圧を十分高く保つことが行なわれるが，この場合，同じ容量値を得るためにはＭＩＭキャパシタの面積を大きくする必要があり，ＭＭＩＣチップの寸法を大きくする結果となっている
　　
（２−２）引用発明
　　ア　以上によれば，引用例１には，第４図を参照して，従来技術として，次の発明が記載されている（以下，この発明を「引用発明」という。）。
　
「ＧａＡｓ半絶縁性基板１００と，該半絶縁性基板上１００の下地電極１１５と，該下地電極１１５に形成された絶縁膜１０６と，該絶縁膜上１０６の上面電極１０７とからなり，下地電極１１５がその直下に形成された前記半絶縁性基板１００の裏面に達するバイアホール１１１により配線されているＭＩＭキャパシタ。」
　
　　イ　そして，上記のように，この引用発明には，次のような問題があったとされている。
「
ＧａＡｓ半絶縁性基板裏面薄層化工程で生じた基板厚のバラツキ及びバイアホール形成工程におけるＧａＡｓ結晶のエッチング速度のバラツキ等により，バイアホール形成の際，ＭＩＭキャパシタ下地電極にエッチング孔が到達する時間が基板内の位置により大幅に異なる結果，早く到達した部分では他の部分に比べ，下地電極がＲＩＥ過程に長時間曝されることである
この程度が著しい場合には，長時間のＲＩＥにより下地電極がエッチングされ，さらにＭＩＭキャパシタの絶縁膜が侵されて，ＭＩＭキャパシタの下地電極と上面電極間の絶縁性が保てなくなることも起こり，ＭＭＩＣの歩留りが著しく低下することも多かった
　
（３）本願補正発明と引用発明の一致点と相違点
　　ア　引用発明の「下地電極１１５」，「上面電極１０７」，「絶縁膜１０６」は，それぞれ，本願補正発明の「下層電極」，「上層電極」，「誘電体膜」に相当する。
　　イ　そうすると，本願補正発明と引用発明の一致点及び相違点は，次のとおりである。
　
〔一致点〕
「半絶縁性基板と，該半絶縁性基板上の下層電極と，該下層電極上に形成された誘電体膜と，該誘電体膜上の上層電極からなり，下層電極がその直下に形成された前記半絶縁性基板の裏面に達するバイアホールにより配線されているＭＩＭキャパシタ。」
　
〔相違点〕
〔相違点１〕本願補正発明は，「半絶縁性基板の裏面からバイアホールを形成する際のエッチングストッパー層としてのＳｉ３Ｎ４膜が半絶縁性基板上に形成され」ているのに対し，引用発明は，このような構成を備えていない点。
〔相違点２〕本願補正発明は，「該Ｓｉ３Ｎ４膜の上にポリイミド膜と下層電極が形成され，該ポリイミド膜と下層電極の上面が同一平面上であ」るのに対し，引用発明は，このような構成を備えていない点。
〔相違点３〕本願補正発明は，「上記Ｓｉ３Ｎ４膜は，上記ポリイミド膜および半絶縁性基板よりもエッチング速度が遅い膜である」のに対し，引用発明は，上記相違点１及び２で摘示したように，Ｓｉ３Ｎ４膜もポリイミド膜も備えておらず，その前提を欠く点。
　
（４）相違点についての検討
（４−１）相違点１（バイアホールを形成する際のエッチングストッパーとしてのＳｉ３Ｎ４膜の採用について）
　　ア　原査定の拒絶の理由に引用され，本願の原出願の出願前に日本国内において頒布された刊行物である，特開昭６１−２２２２６５号公報（以下「引用例２」という。）には，第１図（ａ）〜（ｇ）とともに，次の記載がある。
　　（ア）発明の背景等
・「〔発明の技術分野〕
　
本発明は半導体装置の製造方法に関し
特に，例えばトランジスタ，ダイオード，抵抗，キャパシタ，インダクタ，線路およびこれらを構成要素とするマイクロ波モノリシック集積回路装置
ＭＭＩＣと略称する
などにおいて貫通孔（バイアホール）を用いて接地を行う半導体装置の製造方法に関する
〔発明の技術的背景とその問題点〕
　ＭＭＩＣは従来のマイクロ波集積回路装置（ＭＩＣ）と比べ，トランジスタ，ダイオード，抵抗，キャパシタ，インダクタ，伝送線路などの構成部品をモノリシックに集積化できるため，小型化，軽量化に適するとともに量産性，信頼性に優れるなどの長所があるので鋭意開発が進められている。
特に，基体に半絶縁性砒化ガリウム（Ｓ．Ｉ．−ＧａＡｓ）を用いるＧａＡｓ　ＭＭＩＣは，ショットキ障壁電界効果トランジスタ（ＭＥＳ　ＦＥＴ），ショットキダイオードあるいは抵抗などの動作層，オーム性接触用高キャリア濃度領域の形成に面内均一性ならびに，再現性および量産性に優れたイオン注入法を利用できるため，すでにマイクロ波帯低雑音増幅器，電力増幅器などにおいて良好な性能が得られている
高周波化，広帯域化を図るにはＭＥＳ　ＦＥＴの高性能化のみならず，接地インダクタンスの低減が鍵と考えられるが，基体に設けた貫通孔（バイアホール）を利用して接地する方法が最も有効である
「
ところで，ＧａＡｓ基体のＲ．Ｉ．Ｅによるエッチング速度またはＧａＡｓ基体の厚さが面内，または異なる基体間でばらつく場合には，すべてのバイアホールを貫通させるために充分なエッチング（オーバエッチング）を施すので，先に貫通した孔を通して配線電極がエッチングされる
従って，配線電極のエッチングを避けるためにＧａＡｓ基体のエッチング速度およびＧａＡｓ基体の厚さとも極度に精密に製御しなければならないという制約があった
〔発明の目的〕
　
本発明は上記の欠点を除去するもので，異方性エッチングを用いたバイアホール形成に際し，配線電極のエッチングを回避できるとともに，基体のエッチング速度および基体厚の面内あるいは基体間の均一性に対する制約を緩和できるように改良された半導体装置の製造方法を提供することを目的とする
　　（イ）発明の実施例
・「〔発明の実施例〕
　以下，本発明の一実施例を第１図を参照して説明する。なお，説明において従来と変わらない部分には図中に従来と同じ符号をつけて示し説明を省略する。
　まず，
Ｓ．Ｉ．−ＧａＡｓ１００にチャンネル領域となるｎ形領域１０１，ソース領域１０２ｓ，ドレイン領域１０２ｄとなる高濃度ｎ形領域（ｎ
＋
領域）を設け，夫々の領域にオーム性接触するソース電極１０３ｓ，ドレイン電極１０３ｄと，ｎ形領域にショットキ接触するゲート電極１０３ｇを設け，ＭＥＳ　ＦＥＴ１０４を形成する。ここで上記ソース電極，ドレイン電極はともに金・ゲルマニウム合金系金属で例えば，上層に白金を重ねた白金／金・ゲルマニウム合金金属，ゲート電極にはアルミニウムを夫々用いた
　
次に，少くともバイアホール形成予定域１を含むＧａＡｓ基体１００上に，この基体に比べて異方性エッチング，例えばリアクティブイオンエッチングＲ．Ｉ．Ｅ．，に対し著るしくエッチング速度の遅い薄膜２，例えば熱分解二酸化シリコン膜（ＣＶＤＳｉＯ
２
膜）を被着する
　
次に，少くともソース電極１０３ｓと接続する配線電極３を例えば金／白金／チタニウムで前記薄膜２上を含み設ける
　
ついでＧａＡｓ基体１００を所定の厚さ，例えば５０〜２００μｍに調整したのち，この基体の裏面を，前記バイアホール形成予定域１に対応する部分に開孔１０６ａを有するマスク層１０６で被覆する
　
次に，ハロゲン化炭素ガス，例えば四塩化炭素（ＣＣｌ
４
），フロン−１２（ＣＣｌ
２
Ｆ
２
）などを用いるＲ．Ｉ．Ｅ等の異方性エッチングによってＧａＡｓ基体１００にエッチングを施し，バイアホール４を形成する
このバイアホール４は基体上面の薄膜２が異方性エッチングに対して顕著にエッチング速度の遅い，例えばＣＶＤＳｉＯ
２
であるため，エッチングがオーバエッチングになっても電極配線３はエッチングされない
　
次に，マスク層１０６を除去し，さらに薄膜２がバイアホールに面する部分を除去する
　
次に，裏面電極層５を例えば金を蒸着して形成する。これにより，裏面電極層５はバイアホール４の側面を介して配線電極３に接続しソース電極１０３ｓが接地されてＭＥＳ　ＦＥＴ１２４を得る
　
叙上において，薄膜を設けたためバイアホール形成において配線電極に対するエッチングが防止され，ＧａＡｓ基体のエッチング速度およびＧａＡｓ基体の厚さのいずれも非常に精密に制御することを必要としなくなった
　また，
上記実施例において，ＧａＡｓ　ＭＭＩＣを例示して説明したが，これに限るものでなく
キャパシタ
などに適用してよく
　さらに，異方性エッチングとしてＲ．I．Ｅを繰り上げたが，イオンミリング，増速イオンエッチング等によってもよい。
　次に，
異方向エッチングに対し著しくエッチング速度の遅い薄膜としてＣＶＤＳｉＯ
２
膜を用いたが，他の膜，例えばプラズマＳｉＯ
２
膜，プラズマ窒化シリコン（ＳｉＮｘ）などを用いてもよく
　　イ　引用例２の開示内容
　上記アの（ア），（イ）によれば，引用例２には，半絶縁性砒化ガリウム（Ｓ．Ｉ．ＧａＡｓ）からなる基板１００を用いたマイクロ波モノリシック集積回路（ＭＭＩＣ）であって，ＧａＡｓ基板１００の表面に設けられた配線電極３（第１の電極）が，その直下に形成された当該ＧａＡｓ基板１００の裏面に達するバイアホール４により配線される構造を有するものにおいて，エッチングによりバイアホール４を形成する際に，エッチング速度又はＧａＡｓ基板１００の厚さが，面内又は異なる基体間でばらつく場合は，すべてのバイアホールを貫通させるために充分なエッチング（オーバエッチング）を施すことになるので，先に貫通した孔を通して配線電極３がエッチングされるという問題意識の下，エッチングに対し著しくエッチング速度の遅い薄膜２を設け，ＧａＡｓ基板上１００上の配線電極３がエッチングされないように（エッチングストッパーとなるように）した技術が開示されている。
　そして，ＭＭＩＣを構成するＭＥＳＦＥＴの電極配線に適用した場合が実施例として説明されているが，引用例２には，これに限らず，キャパシタにも適用できることが記載されている。さらに，エッチングストッパーとなる，エッチング速度の遅い薄膜２として，プラズマ窒化シリコンを用いることができることも記載されている。
　　ウ　そうすると，引用発明の課題（バイアホール形成時のエッチングの問題）を解決する手段が引用例２に開示されているのであるから，引用発明と引用例２の記載に接した当業者にとって，引用発明に係るＭＩＭキャパシタの下地電極直下のバイアホールをエッチングにより形成する際に，引用例２の技術を適用し，エッチングストッパーとしてエッチング速度の遅い窒化シリコンの簿膜を設けることは，自然に考えることである。本願補正発明が採用しているＳｉ３Ｎ４は，窒化シリコンの代表的なものである。
　
（４−２）相違点２（ポリイミド膜の使用による同一平面化について）
　　ア　基板上に電極を積層させて素子を構成する場合，電極配線に生じる段差が大きいと段差の部分で電界集中が生じ，素子特性が劣化することは，当業者によく知られていることである。この問題は，引用例１においても指摘されている（引用例１の２頁右上欄下から５行〜同左下欄４行）。
　　イ　他方，原査定の拒絶の理由に引用され，本願の原出願の出願前に日本国内において頒布された刊行物である，特開平６−３３８５８８号公報（以下「引用例３」という。）には，基板上にＭＩＳキャパシタを形成する場合において，基板上に絶縁層（実施例ではシリコン酸化膜４）と当該キャパシタを構成する電極３を形成し，両者の上面を同一平面化することにより，キャパシタを平面で構成し，電極配線に段差が生じないようにする技術が開示されている（引用例３の図１，図４及び段落【０００２】〜【０００８】，段落【００２４】【００２５】）の記載を参照）。引用例３においては，基板上に形成する絶縁層にシリコン酸化膜４を用いているが，基板上に電極配線を形成する場合において，電極配線間に用いる絶縁層の材料として，比誘電率が低く余分な容量が発生しにくいポリイミドが好ましいことは周知の事項である。
・周知例１：特開平９−９２７８６号公報（図１及び段落【００１７】〜【００１９】の記載。）
・周知例２：特開平９−３６２２６号公報（図４及び段落【０００４】及び【０００５】の記載）
・周知例３：特開平７−１３３３５０号公報（段落【０００８】の記載）　
　　ウ　そうすると，引用発明に係るＭＩＭキャパシタにおいて，その電極を構成する場合に，引用例３の平面化技術を採用し，その際，平面化のために用いる絶縁層にポリイミドを用いることは，当業者が容易に想到し得ることといえる。
　　
（４−３）相違点３について（Ｓｉ３Ｎ４膜のエッチング速度の選択について）
　　ア　そもそも，エッチングストッパーは，半絶縁性基板よりエッチング速度が遅くなければその機能を果たさない。
　また，上に検討したように，エッチングストッパーとして窒化膜を用いることは引用例２に開示され，電極配線の同一平面化技術は引用例３に開示され，Ｓｉ３Ｎ４膜は窒化シリコン膜の代表的なものであり，電極配線間に用いる絶縁膜としてポリイミドは周知なのであるから，結局，相違点３が前提とする材料の組合せは，引用発明（基板は本願の実施例と同じ半絶縁性ＧａＡｓ基板であり，エッチング法も本願の実施例と同じＲＩＥ法である）に，引用例２のエッチングストッパー技術と引用例３の電極配線の同一平面化技術を適用することにより当業者が容易に到達できる材料の組合せである。
　　イ　したがって，相違点３は，相違点１及び２を備えることにより，自然に満たされる構成といえる。
　　ウ　なお，本願の補正後の特許請求の範囲の請求項１には，「Ｓｉ３Ｎ４膜は，上記ポリイミド膜および半絶縁性基板よりもエッチング速度が遅い膜である」との記載があるが，本来，エッチング速度の関係は，単に材料だけの関係では決まらず，エッチャントを特定してはじめて意味をもつものである。ところで，エッチャントは，「物（ＭＩＭキャパシタ）」の「製造」の過程で使用するものであるから，エッチャントを特定するためには，その前提として「製造方法」の発明として表現されていなければならない。しかるところ，本願補正発明は，「物の発明」（ＭＩＭキャパシタ）として特許請求しているため，エッチャントとの関係が規定できない。そうすると，「物の発明」に向けられている本願補正発明において，単に「Ｓｉ３Ｎ４膜は，上記ポリイミド膜および半絶縁性基板よりもエッチング速度が遅い膜である」と規定しただけでは意味をなさない，ともいえる。
　
（４−４）小括
　したがって，相違点１〜３は，当業者が容易に想到し得たものであり，本願補正発明は，引用発明，引用例２に記載された発明及び引用例３に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により，独立して特許を受けることができないものである。
　
４　したがって，本件補正は，平成１８年法律５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項の規定に違反するので，特許法１５９条１項において読み替えて準用する特許法５３条１項の規定により却下すべきものである。
　
第３　本願発明 
１　以上のとおり，本件補正は却下されたので，本願の請求項１に係る発明（以下「本願発明」という。）は，本件補正前の請求項１（平成１９年７月１７日に提出された手続補正書により補正された請求項１）に記載されたとおりのものであり，再掲すると次のとおりである。 
 　 
「半絶縁性基板と，該半絶縁性基板上の下層電極と，該下層電極上に形成された誘電体膜と，該誘電体膜上の上層電極からなり，下層電極がその直下に形成された前記半絶縁性基板の裏面に達するバイアホールにより配線されているＭＩＭキャパシタにおいて，半絶縁性基板上にＳｉ３Ｎ４膜が形成され，該Ｓｉ３Ｎ４膜の上にポリイミド膜と下層電極が形成され，該ポリイミド膜と下層電極の上面が同一平面上であり，上記Ｓｉ３Ｎ４膜は，上記ポリイミド膜および半絶縁性基板よりもエッチング速度が遅い膜であることを特徴とするＭＩＭキャパシタ。」
　
２　本願発明の容易想到性について
　前記第２の２（１）で検討したように，本件補正後の請求項１の内容（本願補正発明）は，本件補正前の請求項１の記載事項を限定的に減縮したものである。
　そうすると，本願発明の構成要件をすべて含み，これをより限定した本願補正発明が，引用発明，引用例２に記載された発明，及び引用例３に記載された発明に基づいて当業者が容易に発明をすることができたものなのであるから，本願発明も，同様の理由により，当業者が容易に発明をすることができたものであり，特許法２９条２項の規定により特許を受けることができない。
　　
第４　結言 
　以上のとおり，本願発明（請求項１に係る発明）は，特許法２９条２項の規定により特許を受けることができないから，請求項２について検討するまでもなく，本願は拒絶をすべきものである。 
　よって，結論のとおり審決する。