【事件の表示】
　平成１１年特許願第　４６３８９号「半導体装置およびその製造方法」拒絶査定不服審判事件〔平成１２年　９月　８日出願公開、特開２０００−２４３９５８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１１年２月２４日の出願であって，平成１８年１２月１８日付けで手続補正がされ，平成１９年３月６日付けで拒絶査定がされ，これに対して同年４月１２日に拒絶査定に対する審判請求がされるとともに，同年５月１４日付けで手続補正がされ，その後当審において，平成２１年１０月１９日付けで審尋がされ，同年１２月１８日に回答書が提出されたものである。
　
　
第２　平成１９年５月１４日付けの手続補正（以下「本件補正」という。）の却下について
　
［補正却下の決定の結論］
　
　本件補正を却下する。
　
［理由］
１　本件補正の内容
　本件補正は，特許請求の範囲及び明細書の発明の詳細な説明を補正するものであり，補正内容は次のとおりである。（各補正事項における下線は補正箇所を示し，当審で付加したもの。）
　
＜補正事項１＞
　補正前の請求項１の「前記ソース領域と前記ドレイン領域の下に，第１導電型のパンチスルー・ストッパ層を形成し，前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く，かつ前記ソース領域及びドレイン領域は素子分離領域上には延在しない」を，「前記ソース領域と前記ドレイン領域の下に，第１導電型のパンチスルー・ストッパ層を形成し，前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く，かつ前記ソース領域及びドレイン領域は素子分離領域上には延在
せず，前記パンチスルー・ストッパ層は，第１の高濃度不純物層と第２の高濃度不純物層から構成され，前記第１の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され，前記第２の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され，前記第１の高濃度不純物層と前記第２の高濃度不純物層とは接しており，前記第１の高濃度不純物層の不純物濃度は前記ゲート絶縁膜との界面近傍における前記チャネル領域よりも高くかつ前記第２の高濃度不純物層よりも低い
　
＜補正事項２＞
　補正前の請求項２の「前記ソース領域と前記ドレイン領域の下に，第１導電型のパンチスルー・ストッパ層を形成し，前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く，かつ前記ソース領域及びドレイン領域は素子分離領域上には延在しない」を，「前記ソース領域と前記ドレイン領域の下に，第１導電型のパンチスルー・ストッパ層を形成し，前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く，かつ前記ソース領域及びドレイン領域は素子分離領域上には延在
せず，前記パンチスルー・ストッパ層は，第１の高濃度不純物層と第２の高濃度不純物層から構成され，前記第１の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され，前記第２の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され，前記第１の高濃度不純物層と前記第２の高濃度不純物層とは接しており，前記第１の高濃度不純物層の不純物濃度は前記ゲート絶縁膜との界面近傍における前記チャネル領域よりも高くかつ前記第２の高濃度不純物層よりも低い
　
＜補正事項３＞
　補正前の請求項５の「前記ソース領域と前記ドレイン領域の下に，前記高濃度不純物層を形成し，前記ゲート絶縁膜との界面近傍における前記ソース領域と前記ドレイン領域との間に形成された第１導電型のチャネル領域は前記高濃度不純物層よりも不純物濃度が低くなる」を，「前記ソース領域と前記ドレイン領域の下に，前記高濃度不純物層を形成し，前記ゲート絶縁膜との界面近傍における
前記チャネル領域は
，前記高濃度不純物層は，第１の高濃度不純物層と第２の高濃度不純物層から構成され，前記第１の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され，前記第２の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され，前記第１の高濃度不純物層と前記第２の高濃度不純物層とは接しており，前記第１の高濃度不純物層の不純物濃度は前記ゲート絶縁膜との界面近傍における前記チャネル領域よりも高くかつ前記第２の高濃度不純物層よりも低い
　
＜補正事項４＞
　補正前の請求項７の「前記ソース領域と前記ドレイン領域の下に，前記高濃度不純物層を形成し，前記ソース領域と前記ドレイン領域との間に形成された第１導電型のチャネル領域上のゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低くなる」を，「前記ソース領域と前記ドレイン領域の下に，前記高濃度不純物層を形成し，
前記チャネル領域上の
，前記高濃度不純物層は，第１の高濃度不純物層と第２の高濃度不純物層から構成され，前記第１の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され，前記第２の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され，前記第１の高濃度不純物層と前記第２の高濃度不純物層とは接しており，前記第１の高濃度不純物層の不純物濃度は前記ゲート絶縁膜との界面近傍における前記チャネル領域よりも高くかつ前記第２の高濃度不純物層よりも低い
　
＜補正事項５＞
　補正前の請求項８の「前記ソース領域と前記ドレイン領域の下に，前記高濃度不純物層を形成し，前記ソース領域と前記ドレイン領域との間に形成された第１導電型のチャネル領域上のゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低くなる」を，「前記ソース領域と前記ドレイン領域の下に，前記高濃度不純物層を形成し，
前記チャネル領域上の
，前記高濃度不純物層は，第１の高濃度不純物層と第２の高濃度不純物層から構成され，前記第１の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され，前記第２の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され，前記第１の高濃度不純物層と前記第２の高濃度不純物層とは接しており，前記第１の高濃度不純物層の不純物濃度は前記ゲート絶縁膜との界面近傍における前記チャネル領域よりも高くかつ前記第２の高濃度不純物層よりも低い
　
＜補正事項６＞
　補正前の請求項２０の「前記ソース領域と前記ドレイン領域の下に，前記高濃度不純物層を形成し，前記ソース領域と前記ドレイン領域との間に形成された第１導電型のチャネル領域上のゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低くなる」を，「前記ソース領域と前記ドレイン領域の下に，前記高濃度不純物層を形成し，
前記チャネル領域上の
，前記高濃度不純物層は，第１の高濃度不純物層と第２の高濃度不純物層から構成され，前記第１の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され，前記第２の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され，前記第１の高濃度不純物層と前記第２の高濃度不純物層とは接しており，前記第１の高濃度不純物層の不純物濃度は前記ゲート絶縁膜との界面近傍における前記チャネル領域よりも高くかつ前記第２の高濃度不純物層よりも低い
　
＜補正事項７＞
　補正前の請求項２１の「前記ソース領域と前記ドレイン領域の下に，前記高濃度不純物層を形成し，前記ソース領域と前記ドレイン領域との間に形成された第１導電型のチャネル領域上のゲート絶縁膜との界面近傍における前記チャネル領域は前記高濃度不純物層よりも不純物濃度が低くなる」を，「前記ソース領域と前記ドレイン領域の下に，前記高濃度不純物層を形成し，
前記チャネル領域上の
，前記高濃度不純物層は，第１の高濃度不純物層と第２の高濃度不純物層から構成され，前記第１の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され，前記第２の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され，前記第１の高濃度不純物層と前記第２の高濃度不純物層とは接しており，前記第１の高濃度不純物層の不純物濃度は前記ゲート絶縁膜との界面近傍における前記チャネル領域よりも高くかつ前記第２の高濃度不純物層よりも低い
　
＜補正事項８＞
　補正前の明細書の段落【００１２】の「このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている半導体装置であって，前記ソース領域と前記ドレイン領域の下に，第１導電型のパンチスルー・ストッパ層を形成し，前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く，かつ前記ソース領域及びドレイン領域は素子分離領域上には延在しない」を，「このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている半導体装置であって，前記ソース領域と前記ドレイン領域の下に，第１導電型のパンチスルー・ストッパ層を形成し，前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く，かつ前記ソース領域及びドレイン領域は素子分離領域上には延在
せず，パンチスルー・ストッパ層は，第１の高濃度不純物層と第２の高濃度不純物層から構成され，第１の高濃度不純物層はソース領域及びドレイン領域と隔離されて形成され，第２の高濃度不純物層はソース領域及びドレイン領域と一部重なりかつ少なくともチャネル領域の下部に選択的に形成され，第１の高濃度不純物層と第２の高濃度不純物層とは接しており，第１の高濃度不純物層の不純物濃度はゲート絶縁膜との界面近傍におけるチャネル領域よりも高くかつ第２の高濃度不純物層よりも低い
　
＜補正事項９＞
　補正前の明細書の段落【００１３】の「このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている半導体装置であって，前記ソース領域と前記ドレイン領域の下に，第１導電型のパンチスルー・ストッパ層を形成し，前記ゲート絶縁膜との界面における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く，かつ前記ソース領域及びドレイン領域は素子分離領域上には延在しない」を，「このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている半導体装置であって，前記ソース領域と前記ドレイン領域の下に，第１導電型のパンチスルー・ストッパ層を形成し，前記ゲート絶縁膜との界面における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く，かつ前記ソース領域及びドレイン領域は素子分離領域上には延在
せず，パンチスルー・ストッパ層は，第１の高濃度不純物層と第２の高濃度不純物層から構成され，第１の高濃度不純物層はソース領域及びドレイン領域と隔離されて形成され，第２の高濃度不純物層はソース領域及びドレイン領域と一部重なりかつ少なくともチャネル領域の下部に選択的に形成され，第１の高濃度不純物層と第２の高濃度不純物層とは接しており，第１の高濃度不純物層の不純物濃度はゲート絶縁膜との界面近傍におけるチャネル領域よりも高くかつ第２の高濃度不純物層よりも低い
　
＜補正事項１０＞
　補正前の明細書の段落【００２３】の「前記高濃度不純物層の形成後の工程は，７００℃以下の条件で行い，前記ソース領域と前記ドレイン領域の下に，前記高濃度不純物層を形成し，前記ゲート絶縁膜との界面近傍における前記ソース領域と前記ドレイン領域との間に形成された第１導電型のチャネル領域は前記高濃度不純物層よりも不純物濃度が低くなる」を，「前記高濃度不純物層の形成後の工程は，７００℃以下の条件で行い，前記ソース領域と前記ドレイン領域の下に，前記高濃度不純物層を形成し，前記ゲート絶縁膜との界面近傍における
前記チャネル領域は
，高濃度不純物層は，第１の高濃度不純物層と第２の高濃度不純物層から構成され，第１の高濃度不純物層はソース領域及びドレイン領域と隔離されて形成され，第２の高濃度不純物層はソース領域及びドレイン領域と一部重なりかつ少なくともチャネル領域の下部に選択的に形成され，第１の高濃度不純物層と第２の高濃度不純物層とは接しており，第１の高濃度不純物層の不純物濃度はゲート絶縁膜との界面近傍におけるチャネル領域よりも高くかつ第２の高濃度不純物層よりも低い
　
２　補正の適否
（１）　補正事項１について
ア　　当初明細書等に記載した事項
　本願の願書に最初に添付した明細書又は図面（以下「当初明細書等」という。また，本願の願書に最初に添付した明細書を「当初明細書」という。）には，補正事項１で追加された，「パンチスルー・ストッパ層」が「第１の高濃度不純物層」と「第２の高濃度不純物層」から構成される点について，次の記載がある。（下線は当審で付加したもの。以下同じ。）
　
・　「　【００１８】
（４）
高濃度不純物層は第１の高濃度不純物層と第２の高濃度不純物層から構成され，該第１の高濃度不純物層はソース領域及びドレイン領域と隔離されて形成され，該第２の高濃度不純物層はソース領域及びドレイン領域と一部重なり，かつ少なくともチャネル領域の下部に選択的に形成されてなる。
　
・　「　【００７６】
　（第３実施形態）
　図１１は本発明の第３実施形態に係る半導体装置の製造工程途中における全体構成を示す図である。本実施形態の半導体装置の製造工程は図２〜図８とほぼ同じでありその詳細な説明は省略し，図７のＡ−Ａ’断面図に対応する図を（ａ）に，チャネル幅方向で切断した断面図（図１におけるＢ−Ｂ’断面図に対応する図）を（ｂ）に示す。
　　　【００７７】
　
本実施形態では，ソース・ドレイン拡散層１０８の底部の大部分とパンチスルー・ストッパ層１０２の間に距離ｄを設ける構造に関する。例えば距離ｄは０．０１μｍ程度である。
　　　【００７８】
　また，第１のパンチスルー・ストッパ層１４１のピーク不純物濃度位置（Ｒp）を第１実施形態のパンチスルー・ストッパ層１０２よりも下方に形成したことによりショートチャネル効果を抑制する能力が低下した場合には，
図１１に示すように第２のパンチスルー・ストッパ層１４２をゲート電極１０７の直下のチャネル領域に選択的に形成する事で対応しても良い。
　　　【００７９】
　本実施形態に係る半導体装置の製造工程は第１実施形態と共通するが，本実施形態では，第１のパンチスルー・ストッパ層１４１の形成の直前又は直後に，第２のパンチスルー・ストッパ層１４２の形成を行う点が異なる。
この第２のパンチスルー・ストッパ層１４２は，シリコン基板１０１表面にレジスト膜（図示せず）をマスクにして選択的に所望の領域にイオン注入することにより形成される。あるいは，エピタキシャルＳｉ層を形成した後にレジスト膜マスクのイオン注入法で形成しても良い。
　　　【００８０】
　
いずれにしても，チャネル領域のエピタキシャルＳｉ層１０３表面が５×１０
１６
ｃｍ
−３
以下程度の低濃度領域となり，ショートチャネル効果を低減できるようにチャネル領域の直下に高濃度のパンチスルー・ストッパ層１４２が形成される構造となっていればよい。
　　　【００８１】
　このようにソース・ドレイン拡散層１０８の底部の大部分とパンチスルー・ストッパ層１４１の間に距離ｄを設ける構造とする理由について以下説明する。
　　　【００８２】
　第１実施形態では，トランジスタのチャネル領域はエピタキシャルＳｉ層１０３で形成され，シリコン基板１０１に形成したパンチスルー・ストッパ層１０２からエピタキシャルＳｉ層１０３に後の熱工程により高濃度不純物がわずかに再拡散するように設計されている。
　　　【００８３】
　
しかし，シリコン基板１０１中の高濃度パンチスルー・ストッパ層１０２と高濃度ソース・ドレイン拡散層１０８がソース・ドレイン拡散層１０８の底部で接触している構造となっていた。このような構造では高濃度ｐｎ接合が形成され，接合リーク電流が増加することもそれぞれの濃度関係から考えられ，デバイスによっては使用できない事も予想される。
　　　【００８４】
　
そこで本実施形態のようにソース・ドレイン拡散層１０８と第１のパンチスルー・ストッパ層１４１の間に距離ｄを設ける構造とすることにより，高濃度不純物の再拡散も起こりにくく，またｐｎ接合の形成が防止でき，接合リーク電流の低減を図ることができる。また，第２のパンチスルー・ストッパ層１４２がゲート電極１０７の下部の低濃度チャネル領域の下部に形成されるため，ショートチャネル効果も抑制できる。
　　　【００８５】
　また，第２のパンチスルー・ストッパ層１４２を設けることなくショートチャネル効果を抑制できる場合であれば，第２のパンチスルー・ストッパ層１４２を省略することもできる。この場合のＡ−Ａ’断面図は図１２に示すようになる。ソース・ドレイン拡散層１０８と第１のパンチスルー・ストッパ層１４１の間の距離ｄ２は０．０１μｍから０．００５μｍ程度に設定することができる。
　　　【００８６】
　このような構造でも，ソース・ドレイン拡散層１０８と第１のパンチスルー・ストッパ層１４１の高濃度ｐｎ接合面積を低減できるため，ソース・ドレイン接合リーク電流を低減できる。　」
　
・　　
図１１（ａ）及び（ｂ）に，第１のパンチスルー・ストッパ層１４１と第２のパンチスルー・ストッパ層１４２とが接している構成
　
イ　　当初明細書等に記載した事項の範囲内のものであるか否かの検討
（ア）　上記アのとおり，補正事項１のうち，「パンチスルー・ストッパ層は，第１の高濃度不純物層と第２の高濃度不純物層から構成され」ること，「第１の高濃度不純物層はソース領域及びドレイン領域と隔離されて形成され」ること，「第２の高濃度不純物層はソース領域及びドレイン領域と一部重なりかつ少なくともチャネル領域の下部に選択的に形成され」ること，及び「前記第１の高濃度不純物層の不純物濃度は前記ゲート絶縁膜との界面近傍における前記チャネル領域よりも高」いことは，当初明細書等に記載されている。
　しかしながら，当初明細書等の上記アの摘記事項には，「パンチスルー・ストッパ層」を構成する「第１の高濃度不純物層」及び「第２の高濃度不純物層」それぞれの不純物濃度，及び両者の不純物濃度の大小関係のいずれも記載されておらず，また，当初明細書等の上記アの摘記以外の記載をみても，上記の事項は記載されていないから，補正事項１における「前記第１の高濃度不純物層の不純物濃度は」「前記第２の高濃度不純物層よりも低い」ことは，当初明細書等に記載されていない。
　
（イ）　上記アのとおり，当初明細書の段落【００７６】〜【００８６】には，上記「第１の高濃度不純物層」は，「高濃度不純物の再拡散も起こりにくく，またｐｎ接合の形成が防止でき，接合リーク電流の低減を図ることができる」ようにするために，ソース領域及びドレイン領域と隔離して形成されたことが記載されているから，この点を考慮すると，上記ソース領域及びドレイン領域と隔離された上記「第１の高濃度不純物層」は，パンチスルーの発生を防止するために，その不純物濃度を高く設定することが可能であること，及び上記ソース領域及びドレイン領域と一部重なる上記「第２の高濃度不純物層」は，その不純物濃度を高く設定すると，高濃度不純物の再拡散や高濃度ｐｎ接合の形成による接合リーク電流が発生するおそれがあることは，当初明細書等の記載から自明な事項であるといえる。
　しかしながら，補正事項１における「前記第１の高濃度不純物層の不純物濃度は」「前記第２の高濃度不純物層よりも低い」ことは，当初明細書等の上記アの摘記事項からは，自明であるということはできず，また，当初明細書等の上記アの摘記以外の記載をみても，補正事項１における上記の事項が自明であるとはいえない。
　
（ウ）　そうすると，補正事項１における「前記第１の高濃度不純物層の不純物濃度は」「前記第２の高濃度不純物層よりも低い」ことは，当初明細書等に記載されておらず，また，当初明細書等の記載からみて自明な事項であるとはいえないから，補正事項１は，当初明細書等に記載した事項の範囲内のものであるとはいえない。
　
（２）　補正事項２について
　当初明細書等には，補正事項２で追加された，「パンチスルー・ストッパ層」が「第１の高濃度不純物層」と「第２の高濃度不純物層」から構成される点について，上記（１）アのとおりの記載があり，上記（１）イで検討したとおり，補正事項２における「前記第１の高濃度不純物層の不純物濃度は」「前記第２の高濃度不純物層よりも低い」ことは，当初明細書等に記載されておらず，また，当初明細書等の記載からみて自明な事項であるとはいえないから，補正事項２は，当初明細書等に記載した事項の範囲内のものであるとはいえない。
　
（３）　補正事項３について
ア　　当初明細書等に記載された事項
　当初明細書等には，補正事項３で追加された，「高濃度不純物層」が「第１の高濃度不純物層」と「第２の高濃度不純物層」から構成される点について，上記（１）アのとおりの記載がある。
　
イ　　当初明細書等に記載した事項の範囲内のものであるか否かの検討
　上記（１）イで検討したとおり，当初明細書等には，「高濃度不純物層」である「パンチスルー・ストッパ層」を構成する「第１の高濃度不純物層」及び「第２の高濃度不純物層」それぞれの不純物濃度は記載されておらず，また，両者の不純物濃度の大小関係も記載されていないから，補正事項３における「前記第１の高濃度不純物層の不純物濃度は」「前記第２の高濃度不純物層よりも低い」ことは，当初明細書等に記載されていない。
　さらに，上記（１）イで検討したとおり，ソース領域及びドレイン領域と隔離された上記「第１の高濃度不純物層」は，パンチスルーの発生を防止するために，その不純物濃度を高く設定することが可能であること，及び上記ソース領域及びドレイン領域と一部重なる上記「第２の高濃度不純物層」は，その不純物濃度を高く設定すると，高濃度不純物の再拡散や高濃度ｐｎ接合の形成による接合リーク電流が発生するおそれがあることは，当初明細書等の記載から自明な事項であるといえるが，補正事項３における「前記第１の高濃度不純物層の不純物濃度は」「前記第２の高濃度不純物層よりも低い」ことは，当初明細書等の記載から自明であるとはいえない。
　そうすると，補正事項３における「前記第１の高濃度不純物層の不純物濃度は」「前記第２の高濃度不純物層よりも低い」ことは，当初明細書等に記載されておらず，また，当初明細書等の記載からみて自明な事項であるとはいえないから，補正事項３は，当初明細書等に記載した事項の範囲内のものであるとはいえない。
　
（４）　補正事項４〜７について
　当初明細書等には，補正事項４〜７で追加された，「高濃度不純物層」が「第１の高濃度不純物層」と「第２の高濃度不純物層」から構成される点について，上記（１）アのとおりの記載があり，上記（３）イで検討したとおり，補正事項４〜７における「前記第１の高濃度不純物層の不純物濃度は」「前記第２の高濃度不純物層よりも低い」ことは，当初明細書等に記載されておらず，また，当初明細書等の記載からみて自明な事項であるとはいえないから，補正事項４〜７は，当初明細書等に記載した事項の範囲内のものであるとはいえない。
　
（５）　補正事項８及び９について
　当初明細書等には，補正事項８及び９で追加された，「パンチスルー・ストッパ層」が「第１の高濃度不純物層」と「第２の高濃度不純物層」から構成される点について，上記（１）アのとおりの記載があり，上記（１）イで検討したとおり，補正事項８及び９における「前記第１の高濃度不純物層の不純物濃度は」「前記第２の高濃度不純物層よりも低い」ことは，当初明細書等に記載されておらず，また，当初明細書等の記載からみて自明な事項であるとはいえないから，補正事項８及び９は，当初明細書等に記載した事項の範囲内のものであるとはいえない。
　
（６）　補正事項１０について
　当初明細書等には，補正事項１０で追加された，「高濃度不純物層」が「第１の高濃度不純物層」と「第２の高濃度不純物層」から構成される点について，上記（１）アのとおりの記載があり，上記（３）イで検討したとおり，補正事項１０における「前記第１の高濃度不純物層の不純物濃度は」「前記第２の高濃度不純物層よりも低い」ことは，当初明細書等に記載されておらず，また，当初明細書等の記載からみて自明な事項であるとはいえないから，補正事項１０は，当初明細書等に記載した事項の範囲内のものであるとはいえない。
　
（７）　まとめ
　以上のとおり，上記補正事項１〜１０は，当初明細書等に記載した事項の範囲内のものであるとはいえず，本件補正は，新たな技術的事項を導入するものである。
　したがって，本件補正は，特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項の規定をいう。以下同じ。）の規定に違反するので，同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
３　独立特許要件についての検討
（１）　検討の前提
　上記２において検討したとおり，本件補正は，特許法第１７条の２第３項に規定する要件に違反するが，仮に，本件補正が，特許法第１７条の２第３項に規定する要件を満たし，かつ特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる，特許請求の範囲の限定的減縮を目的とするものとした場合において，補正後の特許請求の範囲に記載された事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき，以下に検討する。
　
（２）　本願補正発明
　補正後の本願請求項１に係る発明（以下「本願補正発明」という。）は，次のとおりである。
　
「　【請求項１】
　第１導電型の半導体基板の主平面上に形成された第１導電型の単結晶半導体層と，少なくとも前記単結晶半導体層に互いに離間して形成された第２導電型のソース領域及びドレイン領域と，このソース領域とドレイン領域との間に形成された第１導電型のチャネル領域と，このチャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを含むトランジスタ構造を有し，このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている半導体装置であって，
　前記ソース領域と前記ドレイン領域の下に，第１導電型のパンチスルー・ストッパ層を形成し，前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く，かつ前記ソース領域及びドレイン領域は素子分離領域上には延在せず，
　前記パンチスルー・ストッパ層は，第１の高濃度不純物層と第２の高濃度不純物層から構成され，前記第１の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され，前記第２の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され，前記第１の高濃度不純物層と前記第２の高濃度不純物層とは接しており，前記第１の高濃度不純物層の不純物濃度は前記ゲート絶縁膜との界面近傍における前記チャネル領域よりも高くかつ前記第２の高濃度不純物層よりも低いことを特徴とする半導体装置。」
　
（３）　引用例の記載と引用発明
（３−１）　引用例１
　原査定の拒絶の理由に引用され，本願の出願日前に日本国内で頒布された特開平０８−２１３４７８号公報（以下「引用例１」という。）には，図１及び図１８〜２３とともに次の記載がある。
　
ア　　実施例１
（ア）　半導体基板２，半導体基板本体２Ｓ，エピタキシャル層２Ｅ２の構成
「　【００５９】（実施例１）
図１は本発明の一実施例である半導体集積回路装置の要部断面図
【００６０】図１に示すように，
本実施例１の半導体集積回路装置１を構成する半導体基板２は，半導体基板本体２Ｓと，その上層に形成されたエピタキシャル層２Ｅとを有している。
【００６１】
半導体基板本体２Ｓは，例えば比抵抗１０Ωｃｍ，厚さ５００μｍ程度のｐ
−
形のシリコン（Ｓｉ）単結晶等からなる。
【００６２】半導体基板本体２Ｓの上部には，ウエル（第１半導体領域）３ａとウエル（第２半導体領域）３ｂとが互いに隣接するように形成されている。ウエル３ａ，３ｂには，互いに導電形の異なる不純物が導入され，その両ウエル３ａ，３ｂによってＰＮ接合Ｊが構成される。
（中略）
【００６５】
半導体基板本体２Ｓの主面上には，エピタキシャル層２Ｅが形成されており，そのエピタキシャル層２Ｅ上において，フィールド絶縁膜（第１酸化膜）４に囲まれた素子形成領域に，例えばｐチャネル形のＭＯＳ・ＦＥＴ（以下，ｐＭＯＳという）５Ｐおよびｎチャネル形のＭＯＳ・ＦＥＴ（以下，ｎＭＯＳという）５Ｎ等のような素子が形成されている。
【００６６】
エピタキシャル層２Ｅは，例えばＳｉ単結晶からなり，
（中略）
【００６８】また，
エピタキシャル層２Ｅのうち，ウエル３ｂ上のエピタキシャル層２Ｅ２には，例えばｐ形不純物のホウ素が導入されており，
　
（イ）　ｎＭＯＳ５Ｎの構成（半導体領域５Ｎ１，５Ｎ２，パンチスルーストッパ５Ｎ３，ゲート絶縁膜５Ｎ４，ゲート電極５Ｎ５）
「　【００８７】一方，
ｎＭＯＳ５Ｎは，以下の構成要素を有している。すなわち，エピタキシャル層２Ｅの上部に互いに離間した状態で形成された一対の半導体領域（第７半導体領域）５Ｎ１，５Ｎ２と，その一対の半導体領域５Ｎ１，５Ｎ２の間に形成されたパンチスルーストッパ（第８半導体領域）５Ｎ３と，エピタキシャル層２Ｅ上に形成されたゲート絶縁膜５Ｎ４と，ゲート絶縁膜５Ｎ４上に形成されたゲート電極５Ｎ５とである。
【００８８】
半導体領域５Ｎ１，５Ｎ２は，ｎＭＯＳ５Ｎのソース・ドレイン領域を構成する領域であり，半導体領域５Ｎ１，５Ｎ２には，例えばｎ形不純物のリンまたはヒ素が導入されている。
（中略）
【００９１】
パンチスルーストッパ５Ｎ３は，半導体領域５Ｎ１，５Ｎ２間のパンチスルー耐圧を向上させるために設けられた半導体領域であり，これを設けたことにより，ソース・ドレイン間のパンチスルー耐圧を向上させることが可能となっている。
【００９２】
パンチスルーストッパ５Ｎ３には，例えばｐ形不純物のホウ素が導入されている。パンチスルーストッパ５Ｎ３の不純物濃度は，エピタキシャル層２Ｅ２の不純物濃度よりも高く，例えば５×１０
１６
〜１×１０
１８
atoms ／ｃｍ
３
 程度，好ましくは例えば２×１０
１７
atoms ／ｃｍ
３
 程度である。パンチスルーストッパ５Ｎ３の深さは，その不純物濃度のピーク領域が半導体領域５Ｎ１，５Ｎ２の途中深さ位置に配置されるように設定されている。
　
イ　　実施例８
・　溝形構造の素子分離部の構成と形成方法について
「　【０２２６】（実施例８）
図１８は本発明の他の実施例である半導体集積回路装置の要部断面図
図１９〜図２３は図１８の半導体集積回路装置の製造工程中における要部断面図
【０２２７】
本実施例８においては，図１８に示すように，素子分離部が溝形構造となっている。これ以外は，前記実施例１と同様である。
【０２２８】
素子分離部２１は，半導体基板２のウエル３ａ，３ｂに達するように形成された溝２１ａ内に絶縁膜２１ｂ，２１ｃが埋め込まれて形成されている。
（中略）
【０２３１】次に，本実施例８の半導体集積回路装置の製造方法を図１８〜図２３によって説明する。
【０２３２】まず，図１９に示すように，半導体基板２のエピタキシャル層２Ｅ上に素子分離領域が露出するようなフォトレジストパターン１３ｂをフォトリソグラフィ技術によって形成する。なお，この段階では，エピタキシャル層２Ｅに不純物が含有されていない。また，半導体基板本体２Ｓの上部には，ウエル３ａ，３ｂが形成されている。
【０２３３】
続いて，このフォトレジストパターン１３ｂをエッチングマスクとして，フォトレジストパターン１３ｂから露出するエピタキシャル層２Ｅおよび半導体基板本体２Ｓの上部を，例えばドライエッチング法によってエッチング除去することにより，図２０に示すように，素子分離領域に溝２１ａを形成する。
【０２３４】
その後，半導体基板２に対して，例えば熱酸化処理を施すことにより，図２１に示すように，溝２１ａの形成された半導体基板２の主面上に，例えば厚さ１０００Å程度のＳｉＯ
２
 からなる絶縁膜２１ｂを形成する。
【０２３５】
その後，図２２に示すように，その絶縁膜２１ｂ上に，例えばＳｉＯ
２
 からなる絶縁膜２１ｃをＳＯＧ法等によって堆積した後，その絶縁膜２１ｃが溝２１ａ内にのみ残るように，絶縁膜２１ｃの上部をエッチバック法またはＣＭＰ（Chemical Mechanical Polishing)法によって除去することにより，図２３に示すように，半導体基板２の上面を平坦にする。
　
ウ　　図１８
（ア）　上記イのとおり，図１８の半導体集積回路装置は，素子分離部の構成と製造方法以外は，上記アの実施例１と同様であるから，上記ア（ア）及び（イ）と相俟って，図１８には，ｐ−形の半導体基板本体２Ｓの主平面上に形成されたＳｉ単結晶からなるｐ形のエピタキシャル層２Ｅ２と，上記エピタキシャル層２Ｅ２に形成されたｎチャネル形のＭＯＳ・ＦＥＴ５Ｎのソース・ドレイン領域を構成する半導体領域５Ｎ１及び半導体領域５Ｎ２と，この半導体領域５Ｎ１と半導体領域５Ｎ２との間に位置する上記エピタキシャル層２Ｅ２上に形成されたゲート絶縁膜５Ｎ４と，ゲート絶縁膜５Ｎ４上に形成されたゲート電極５Ｎ５からなるＭＯＳ・ＦＥＴが示されている。
　　
（イ）　上記ア（イ）と相俟って，図１８には，半導体領域５Ｎ１と半導体領域５Ｎ２との間に位置し，その上にゲート絶縁膜５Ｎ４，及びゲート電極５Ｎ５が形成される，エピタキシャル層２Ｅ２からなる領域の下に，ｐ形のパンチスルーストッパ５Ｎ３が形成された構成がみてとれる。
　
（ウ）　図１８には，
ＭＯＳ・ＦＥＴ５ＮとＭＯＳ・ＦＥＴ５Ｐが，互いに溝型構造の素子分離部２１を挟んで形成された構成
　
（３−２）　引用例１の図１８の半導体集積回路装置のＭＯＳ・ＦＥＴ５Ｎにおいて，上記半導体領域５Ｎ１と上記半導体領域５Ｎ２との間に位置し，その上にゲート絶縁膜５Ｎ４，及びゲート電極５Ｎ５が形成される，上記エピタキシャル層２Ｅ２からなる領域は，ＭＯＳ・ＦＥＴのチャネル領域であることは明らかであるから，上記（３−１）のウ（ア）から，引用例１の図１８の半導体集積回路装置のＭＯＳ・ＦＥＴ５Ｎが，
ｐ
−
形の半導体基板本体２Ｓの主平面上に形成されたＳｉ単結晶からなるｐ形のエピタキシャル層２Ｅ２と，上記エピタキシャル層２Ｅ２に形成されたｎチャネル形のＭＯＳ・ＦＥＴ５Ｎのソース・ドレイン領域を構成する半導体領域５Ｎ１及び半導体領域Ｎ２と，この半導体領域５Ｎ１と半導体領域５Ｎ２との間に形成されたｐ形のエピタキシャル層２Ｅ２からなるチャネル領域と，このチャネル領域上にゲート絶縁膜５Ｎ４を介して形成されたゲート電極５Ｎ５とを含むＭＯＳ・ＦＥＴ
　
（３−３）　上記（３−１）のイのとおり，図１８の半導体集積回路装置は，素子分離部の構成と製造方法以外は，上記（３−１）のアの実施例１と同様であり，上記（３−１）のア（イ）によれば，「パンチスルーストッパ５Ｎ３の不純物濃度は，エピタキシャル層２Ｅ２の不純物濃度よりも高」く，また，上記（３−１）のウ（イ）から，ｐ形のパンチスルーストッパ５Ｎ３は，ｎチャネル形のＭＯＳ・ＦＥＴ５Ｎのソース・ドレイン領域を構成する半導体領域５Ｎ１と半導体領域５Ｎ２との間に位置し，その上にゲート絶縁膜５Ｎ４，及びゲート電極５Ｎ５が形成される，エピタキシャル層２Ｅ２からなる領域の下に形成されているから，引用例１の図１８の半導体集積回路装置のＭＯＳ・ＦＥＴ５Ｎにおいて，
ｐ形のパンチスルーストッパ５Ｎ３
チャネル領域の下に，上記ｐ形のエピタキシャル層２Ｅ２の不純物濃度より高い不純物濃度で形成
　
（３−４）　上記（３−１）のイから，図１８の半導体集積回路装置における溝型構造の素子分離部２１は，素子分離領域に形成された溝２１ａ内を埋める絶縁膜２１ｃの上部を平坦化し，半導体基板本体２Ｓの主表面上にエピタキシャル層２Ｅを形成してなる半導体基板２の上面を平坦にすることにより形成されているので，引用例１の図１８の半導体集積回路装置のＭＯＳ・ＦＥＴ５Ｎにおいて，ｐ形のエピタキシャル層２Ｅ２に形成された，
ｎチャネル形のＭＯＳ・ＦＥＴ５Ｎのソース・ドレイン領域を構成する半導体領域５Ｎ１，５Ｎ２が，溝形構造の素子分離部２１上には延在しない構成
　
（３−５）　以上によれば，引用例１には，次の発明（以下「引用発明」という。）が記載されている。
　
「　ｐ−形の半導体基板本体２Ｓの主平面上に形成されたＳｉ単結晶からなるｐ形のエピタキシャル層２Ｅ２と，上記エピタキシャル層２Ｅ２に形成されたｎチャネル形のＭＯＳ・ＦＥＴ５Ｎのソース・ドレイン領域を構成する半導体領域５Ｎ１及び半導体領域５Ｎ２と，この半導体領域５Ｎ１と半導体領域５Ｎ２との間に形成されたｐ形のエピタキシャル層２Ｅ２からなるチャネル領域と，このチャネル領域上にゲート絶縁膜５Ｎ４を介して形成されたゲート電極５Ｎ５とを含むＭＯＳ・ＦＥＴ５Ｎを有し，ＭＯＳ・ＦＥＴ５ＮとＭＯＳ・ＦＥＴ５Ｐが互いに溝型構造の素子分離部２１を挟んで形成されている半導体集積回路装置であって，
　ｐ形のパンチスルーストッパ５Ｎ３を，上記チャネル領域の下に，上記ｐ形のエピタキシャル層２Ｅ２の不純物濃度より高い不純物濃度で形成し，かつ上記半導体領域５Ｎ１及び半導体領域５Ｎ２は上記素子分離部２１上には延在しない半導体集積回路装置。　」
　
（４）対比
（４−１）　次に本願補正発明と引用発明とを対比する。
ア　　引用発明の「ｐ−形」及び「ｐ形」は，本願補正発明の「第１導電型」に相当し，引用発明の「ｎ形」は，本願補正発明の「第２導電型」に相当する。
　
イ　　引用発明の「ｐ−形の半導体基板本体２Ｓ」，「Ｓｉ単結晶からなるｐ形のエピタキシャル層２Ｅ２」，「ｎチャネル形のＭＯＳ・ＦＥＴ５Ｎのソース・ドレイン領域を構成する半導体領域５Ｎ１及び半導体領域５Ｎ２」，「ｐ形のエピタキシャル層２Ｅ２からなるチャネル領域」，「ゲート絶縁膜５Ｎ４」，「ゲート電極５Ｎ５」，「溝型構造の素子分離部２１」，「半導体集積回路装置」及び「ｐ形のパンチスルーストッパ５Ｎ３」は，それぞれ，本願補正発明の「第１導電型の半導体基板」，「第１導電型の単結晶半導体層」，「第２導電型のソース領域及びドレイン領域」，「第１導電型のチャネル領域」，「ゲート絶縁膜」，「ゲート電極」，「素子分離領域」，「半導体装置」及び「第１導電型のパンチスルー・ストッパ層」に相当する。　
　また，引用発明の「ＭＯＳ・ＦＥＴ５Ｎ」及び「ＭＯＳ・ＦＥＴ５Ｐ」は，本願補正発明の「トランジスタ構造」に相当し，引用発明の「ＭＯＳ・ＦＥＴ５ＮとＭＯＳ・ＦＥＴ５Ｐが互いに溝型構造の素子分離部２１を挟んで形成されている」は，本願補正発明の「このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている」に相当する。
　
ウ　　引用発明の「ｐ形のパンチスルーストッパ５Ｎ３」（本願補正発明の「第１導電型のパンチスルー・ストッパ層」に相当。）は，「ｐ形のエピタキシャル層２Ｅ２」（本願補正発明の「第１導電型の単結晶半導体層」に相当。）からなる「ｎチャネル形のＭＯＳ・ＦＥＴ５Ｎ」の「チャネル領域の下に，上記ｐ形のエピタキシャル層２Ｅ２の不純物濃度より高い不純物濃度で形成」されるから，「ゲート絶縁膜５Ｎ４」（本願補正発明の「ゲート絶縁膜」に相当。）との界面近傍における上記「チャネル領域」は，上記「パンチスルーストッパ５Ｎ３」よりも不純物濃度が低く形成されることは明らかである。
　そうすると，引用発明の「ｐ形のパンチスルーストッパ５Ｎ３を，上記チャネル領域の下に，上記ｐ形のエピタキシャル層２Ｅ２の不純物濃度より高い不純物濃度で形成し，」は，本願補正発明の「第１導電型のパンチスルー・ストッパ層を形成し，前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く，」に相当する。
　
（４−２）　以上によれば，本願補正発明と引用発明との一致点と相違点は，次のとおりである。
　
＜　一致点　＞
「　第１導電型の半導体基板の主平面上に形成された第１導電型の単結晶半導体層と，少なくとも前記単結晶半導体層に互いに離間して形成された第２導電型のソース領域及びドレイン領域と，このソース領域とドレイン領域との間に形成された第１導電型のチャネル領域と，このチャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを含むトランジスタ構造を有し，このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている半導体装置であって，
　第１導電型のパンチスルー・ストッパ層を形成し，前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く，かつ前記ソース領域及びドレイン領域は素子分離領域上には延在しない半導体装置。　」
　
＜　相違点　＞
　本願補正発明は，「前記ソース領域と前記ドレイン領域の下に，第１導電型のパンチスルー・ストッパ層を形成し，」「前記パンチスルー・ストッパ層は，第１の高濃度不純物層と第２の高濃度不純物層から構成され，前記第１の高濃度不純物層は前記ソース領域及び前記ドレイン領域と隔離されて形成され，前記第２の高濃度不純物層は前記ソース領域及び前記ドレイン領域と一部重なりかつ少なくとも前記チャネル領域の下部に選択的に形成され，前記第１の高濃度不純物層と前記第２の高濃度不純物層とは接しており，前記第１の高濃度不純物層の不純物濃度は前記ゲート絶縁膜との界面近傍における前記チャネル領域よりも高くかつ前記第２の高濃度不純物層よりも低い」ものであるのに対し，引用発明は上記の構成を有していない点。
　
（５）　相違点についての判断
（５−１）　本願の出願時における技術水準について
　絶縁ゲート型電界効果トランジスタ（以下「ＭＯＳＦＥＴ」と記す。）にパンチスルー・ストッパ層を形成する際に，当該パンチスルー・ストッパ層を，上記ＭＯＳＦＥＴのソース領域及びドレイン領域の下に形成し，上記ＭＯＳＦＥＴのソース領域及びドレイン領域と隔離されて形成された第１の高濃度不純物層と，上記ソース領域及び上記ドレイン領域と一部重なりかつ少なくとも上記ＭＯＳＦＥＴのチャネル領域の下部に選択的に形成された第２の高濃度不純物層とから構成し，上記第１の高濃度不純物層と上記第２の高濃度不純物層とは接した構成とすることにより，ソース領域及びドレイン領域における接合容量を増加させることなく，パンチスルーの発生を防止することは，例えば次の文献にみられるように，周知の技術である。
 　
ア　　周知例１
　本願の出願前に日本国内で頒布された，特開平０５−３４３６７７号公報（以下「周知例１」という。）には，図１とともに次の記載がある。
（ア）　発明の目的，概要及び実施例
　「【０００６】本発明の目的は，
パンチスルーを抑えるための基板内部高濃度不純物層を形成し，かつ，チャネル部では，キャリアの移動度の低下を避けるため，高濃度不純物層がチャネルとなる基板表面から離れており，かつ，寄生容量を低下させるため，高濃度層とソースおよびドレイン電極はさらに離れた素子構造を有する半導体装置
【０００７】
【課題を解決するための手段】上記目的を達成するため，本発明は絶縁ゲート型電界効果トランジスタにおいて，ゲート電極側面にゲートに比べ厚い層を自己整合的に作り，部分的に厚さの異なる高濃度不純物層のイオン打ち込みマスクを有する素子構造を形成し，これにより，
チャネル部，ゲート両脇部，および，ソース，ドレイン部の高濃度不純物層と基板表面からの距離とをそれぞれ変化させる。
【０００８】
【作用】
チャネル部では，高濃度不純物層は基板内部にあるため，基板表面の不純物濃度は低く，また，ゲート両脇では，パンチスルーを抑える高濃度不純物層が基板表面付近に形成され，かつ，ソース，ドレイン部では高濃度不純物層がソース，ドレイン電極と離れているため，低寄生容量が実現される。
【０００９】
【実施例】図１は，本発明構造のシリコン基板上に形成された絶縁ゲート型電界効果トランジスタの素子断面を示すものである。
【００１０】１００はシリコン基板，１５０は素子分離領域を形成するフィールド酸化膜層，３００はゲート電極，２２０および２１０は不純物拡散層電極（ソースおよびドレイン），９３０はゲート絶縁膜，２５０は基板中に形成された高濃度不純物層，４２０はゲート側面に形成された，高濃度不純物層をイオン打ち込みする際のゲート両脇部をマスクするスペーサ層，６０１は，それぞれ，ゲート，ソース，ドレインへの配線層である。基本的トランジスタ構造およびその動作は，従来と同様である。
本発明構造を特徴づける高濃度不純物層２５０は，（１）チャネル部（ゲート直下），（２）ゲート両脇部，（３）ソースおよびドレイン部，（４）素子分離領域部，のそれぞれにおいて基板表面からの深さが変わり，課題を満たす構造が実現されている。
　
（イ）　図１
・　上記（ア）と相俟って，図１には，絶縁ゲート型電界効果トランジスタにおいて，
パンチスルーを抑える高濃度不純物層が，不純物拡散層電極（ソースおよびドレイン）２２０の下部に該不純物拡散層電極（ソースおよびドレイン）２２０から隔離されて形成されるとともに，チャネル部（ゲート直下）の下部にも形成された構成であって，一方の不純物拡散層電極（ソースおよびドレイン）２２０の下部から，ゲート両脇部の一方，上記チャネル部（ゲート直下）の下部，上記ゲート両脇部の他方，及び他方の不純物拡散層電極（ソースおよびドレイン）２２０の下部にかけて，上記高濃度不純物層が連続して形成された構成
　
・　図１には，
不純物拡散層電極（ソースおよびドレイン）２１０のゲート両脇部において，パンチスルーを抑える高濃度不純物層が上記不純物拡散層電極２１０と一部重なっている構成
　
イ　　周知例２
　本願の出願前に日本国内で頒布された，特開平０２−１４２１８９号公報（以下「周知例２」という。）には，第１図〜第３図とともに次の記載がある。
（ア）　発明の実施例
「　〔発明の実施例〕
　以下，この発明の一実施例をＮチャネルＳｉゲートＭＯＳＦＥＴの図について説明する。
　第１図において，１はＰ型シリコン基板，２はゲート酸化膜，３はゲート電極となるポリシリコン，４はしきい値電圧調整用のためのイオン注入層（この場合はボロンを注入する），５はソース・ドレイン領域，
６Ａはチャネル領域に深くイオン注入された層，６Ｂはソース・ドレイン領域の下に深くイオン注入された層
　第１図（ａ）はＰ型シリコン基板１上にゲート酸化膜２を形成し，ポリシリコン３を堆積した所である。なお，ゲート酸化膜２を形成する前に，しきい値電圧調整用にボロンを注入し，イオン注入層４を形成しておく。第１図（ｂ）は写真製版技術によって，ゲート電極となる部分を残してエツチングした所である。
第１図（ｃ）は
さらに本発明の重要な部分である高エネルギー（この場合３００〜６００ＫｅＶ程度）でシリコン基板１と同じ導電型のイオン粒（この場合はボロンである）をイオン注入する。この時の高エネルギーの選択はゲート電極であるポリシリコン３を通過して，ソース・ドレイン領域端（Ｐ−Ｎ接合）の深さにピーク濃度がくるようにするとよい。
　
（イ）　作用効果
「　次にこのＭＯＳＦＥＴの作用について，第２図及び第３図を使って説明する。
第２図は第１図（ｄ）においてａ−ａ’の断面のチャネル領域の不純分布（審決注．「不純物分布」の誤記と認める。）を示したものである。２つのピークが存在するが，深い側のピークが高エネルギー注入によって形成された不純物分布であり，浅い側ピークはチャネルドープの不純物分布である。この２つの不純物分布によって，ドレイン側の空乏層の拡がりが抑制され，高耐圧ＭＯＳＦＥＴとなる。
第３図は第１図（ｄ）において，ｂ−ｂ’の断面のソース・ドレイン領域の不純物分布を示したものである。深い側のピークはポリシリコン３を通過させずに，高エネルギー注入をしているので，第２図の時とは異なり，より深く注入されている。浅い側のピークは第２図の同じ位置にあり，ソース・ドレイン領域５のＮ
＋
分布より内側にある。このため，ソース・ドレイン領域５は，従来のソース・ドレイン領域と同じように，Ｎ
＋
層が濃い反対導電型層（この場合はＰ型ボロン）とは接触しないので，接合容量の増加がない。
　
（ウ）　第１図
・　上記（ア）と相俟って，第１図（ｄ）には，ＭＯＳＦＥＴにおいて，
ドレイン側の空乏層の拡がりを抑制するシリコン基板と１と同じ導電型の高濃度不純物層が，ソース・ドレイン領域５の下部に該ソース・ドレイン領域５から隔離されて形成されるとともに，チャネル領域の下部にも形成された構成であって，一方のソース・ドレイン領域５の下部から一方のソース・ドレイン領域５のチャネル領域側端部，チャネル領域の下部，他方のソース・ドレイン領域５のチャネル領域側端部，及び上記他方のソース・ドレイン領域５の下部にかけて，上記高濃度不純物層が連続して形成された構成
　
・　上記（イ）と相俟って，第２図及び第３図から，第１図（ｄ）のＭＯＳＦＥＴにおいて，
チャネル領域の下部に選択的に形成された，ドレイン側の空乏層の拡がりを抑制するシリコン基板１と同じ導電型の高濃度不純物層が，ソース・ドレイン領域５のチャネル領域側側端部で，上記ソース・ドレイン領域５と一部重なっている構成
　
（５−２）　判断
　引用発明において，「ｐ形のパンチスルーストッパ５Ｎ３」（本願補正発明の「第１導電型のパンチスルー・ストッパ層」に相当。）を，「ｎチャネル形のＭＯＳ・ＦＥＴ５Ｎ」のソース・ドレイン領域を構成する「半導体領域５Ｎ１及び半導体領域５Ｎ２」（本願補正発明の「第２導電型のソース領域及びドレイン領域」）の下に形成し，上記「半導体領域５Ｎ１」及び「半導体領域５Ｎ２」と隔離されて形成された第１の高濃度不純物層と，上記「半導体領域５Ｎ１」及び「半導体領域５Ｎ２」と一部重なりかつ少なくとも上記「ｎチャネル形のＭＯＳ・ＦＥＴ５Ｎ」の「チャネル領域」の下部に選択的に形成された第２の高濃度不純物層とから構成し，上記第１の高濃度不純物層と上記第２の高濃度不純物層とは接した構成とすることは，ソース領域及びドレイン領域における接合容量を増加させることなく，パンチスルーの発生を防止することを目的として，例えば周知例１及び２にみられるような周知技術を適用することにより，当業者が容易に想到し得ることである。
　また，本願の明細書及び図面の記載からみて，本願補正発明において，「前記第１の高濃度不純物層の不純物濃度は前記ゲート絶縁膜との界面近傍における前記チャネル領域よりも高くかつ前記第２の高濃度不純物層よりも低い」構成とすることにより，格別の作用効果を奏するとはいえず，当該構成に技術的意義があるとはいえないから，引用発明において，上記周知技術を適用する際に，上記第１の高濃度不純物層の不純物濃度と，上記ｎチャネル形のＭＯＳ・ＦＥＴ５Ｎのチャネル領域，及び上記第２の高濃度不純物層それぞれの不純物濃度との大小関係を，本願補正発明のように設定することは，当業者における設計事項である。
　そうすると，引用発明において，上記「ｐ形のパンチスルーストッパ５Ｎ３」を，相違点に係る構成とすることは，上記周知技術に基いて，当業者が容易に想到し得ることである。　
　
（６）　まとめ
　以上のとおり，本願補正発明は，引用例１記載の発明（引用発明），並びに例えば周知例１及び２にみられるような周知技術に基づいて，当業者が容易に発明をすることができたものであり，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができないものである。
　したがって，本件補正は，特許法第１７条の２第５項において準用する同法第１２６条第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項をいう。以下同じ。）の規定に違反するものである。
　
４　　むすび
　以上検討したとおり，本件補正は，特許法第１７条の２第３項に規定する要件に違反するものであり，仮に，本件補正が，特許法第１７条の２第３項に規定する要件を満たし，かつ特許法第１７条の２第４項第２号に掲げる，特許請求の範囲の限定的減縮に該当し，本件補正が特許請求の範囲の限定的減縮を目的とするものであったとしても，特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するから，いずれにしても，本件補正は，特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明の容易想到性について
　
１　本願発明について
　平成１９年５月１４日付けの手続補正書による手続補正は上記の通り却下されたので，本願の請求項１に係る発明は，平成１８年１２月１８日付けの手続補正書に記載されたとおりのものであり，その請求項１の記載は，次のとおりである。（以下，本願の請求項１に係る発明を「本願発明」という。）
　
「　【請求項１】
　第１導電型の半導体基板の主平面上に形成された第１導電型の単結晶半導体層と，少なくとも前記単結晶半導体層に互いに離間して形成された第２導電型のソース領域及びドレイン領域と，このソース領域とドレイン領域との間に形成された第１導電型のチャネル領域と，このチャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを含むトランジスタ構造を有し，このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている半導体装置であって，
　前記ソース領域と前記ドレイン領域の下に，第１導電型のパンチスルー・ストッパ層を形成し，前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く，かつ前記ソース領域及びドレイン領域は素子分離領域上には延在しないことを特徴とする半導体装置。　」
　
２　引用発明
　引用発明は，前記第２の３（３）の（３−５）で認定したとおりである。
　
３　本願発明の容易想到性について
（１）　対比
　前記第２の３（４）の（４−１）で検討した結果から，本願発明と引用発明との一致点と相違点は，次のとおりである。
　
＜　一致点　＞
「　第１導電型の半導体基板の主平面上に形成された第１導電型の単結晶半導体層と，少なくとも前記単結晶半導体層に互いに離間して形成された第２導電型のソース領域及びドレイン領域と，このソース領域とドレイン領域との間に形成された第１導電型のチャネル領域と，このチャネル領域上にゲート絶縁膜を介して形成されたゲート電極とを含むトランジスタ構造を有し，このトランジスタ構造同士は互いに素子分離領域を挟んで形成されている半導体装置であって，
　第１導電型のパンチスルー・ストッパ層を形成し，前記ゲート絶縁膜との界面近傍における前記チャネル領域は前記パンチスルー・ストッパ層よりも不純物濃度が低く，かつ前記ソース領域及びドレイン領域は素子分離領域上には延在しない半導体装置。　」
　
＜　相違点　＞
　本願発明は，「前記ソース領域と前記ドレイン領域の下に，第１導電型のパンチスルー・ストッパ層を形成し」たものであるのに対し，引用発明の「ｐ形のパンチスルーストッパ５Ｎ３」（本願発明の「第１導電型のパンチスルー・ストッパ層」に相当。）は，「ｐ形のエピタキシャル層２Ｅ２」（本願発明の「第１導電型の単結晶半導体層」に相当。）からなる「チャネル領域」（本願発明の「チャネル領域」に相当。）の下に形成されており，「ｎチャネル形のＭＯＳ・ＦＥＴ５Ｎのソース・ドレイン領域を構成する半導体領域５Ｎ１及び半導体領域５Ｎ２」（本願発明の「第２導電型のソース領域及びドレイン領域」に相当。）の下に形成されたものではない点。
　
（２）　相違点についての判断
（２−１）　本願の出願時における技術水準について
　ＭＯＳＦＥＴにパンチスルー・ストッパ層を形成する際に，当該パンチスルー・ストッパ層を，上記ＭＯＳＦＥＴのソース領域及びドレイン領域の下に形成し，パンチスルーの発生を防止することは，例えば次の文献にみられるように，周知の技術である。
　
ア　　周知例３
　本願の出願前に日本国内で頒布された特開平０８−１７２１９３号公報（平成１９年３月６日付け拒絶査定で，周知技術を示すために挙げられた文献。以下「周知例３」という。）には，図１とともに次の記載がある。
　
・「　【００１０】
【発明の実施の形態】本発明のによる実施例を図ｌを用いて詳しく説明する。
なお図１（ｆ）は本発明によるＭＯＳ型トランジスタの最終工程断面図であるが，１０１はＰ型シリコン基板，１０２はシリコン酸化膜，１０３はシリコン基板より高濃度のＰ型不純物層，１０４はゲート電極，１０５は低濃度Ｎ型不純物層，１０６はシリコン酸化膜によるサイドウォール，１０７は高濃度Ｎ型不純物層である。
（中略）
【００１１】
また，ソース領域およびドレイン領域は深くなってはいるが，それより深い部分に図１（ｆ）の高濃度Ｐ型不純物層１０３が存在するために空乏層ののびがおさえられパンチスルーしにくく，ＭＯＳ型トランジスタを微細化できる。
　
・　図１（ｆ）には，
高濃度Ｐ型不純物層１０３が，低濃度Ｎ型不純物層１０５及び高濃度Ｎ型不純物層１０７からなる，ソース領域及びドレイン領域の下に形成された構成
　
イ　　周知例４
　本願の出願前に日本国内で頒布された特開平０７−２６３６７３号公報（平成１９年３月６日付け拒絶査定で，周知技術を示すために挙げられた文献。以下「周知例４」という。）には，図２とともに次の記載がある。
　
「　【０００６】図２は従来例断面工程図であり，電界効果トランジスタの断面を表している。
（中略）
【００１１】次いで，熱処理して，図２（ｅ）を参照して，
パンチスルーストッパ２１に底部が接するソース領域６及びドレイン領域７を形成する。
　
（２−２）　判断
　引用発明において，「ｐ形のパンチスルーストッパ５Ｎ３」（本願発明の「第１導電型のパンチスルー・ストッパ層」に相当。）を，「ｎチャネル形のＭＯＳ・ＦＥＴ５Ｎのソース・ドレイン領域を構成する半導体領域５Ｎ１及び半導体領域５Ｎ２」（本願発明の「第２導電型のソース領域及びドレイン領域」）の下に形成すること（相違点に係る構成とすること）は，例えば周知例３及び４にみられるような周知技術を適用することにより，当業者が容易に想到し得ることである。
　
（３）　まとめ
　したがって，本願発明は，引用例１記載の発明（引用発明）及び例えば周知例３及び４にみられるような周知技術に基づいて，当業者が容易に発明をすることができたものである。
　
　
第４　結言
　
　以上のとおり，本願の請求項１に係る発明は，特許法第２９条第２項の規定により特許を受けることができないから，その余の請求項について検討するまでもなく，本願は拒絶されるべきものである。
　
　よって，結論のとおり審決する。