【事件の表示】
　平成１０年特許願第２９１０６４号「半導体メモリ装置」拒絶査定不服審判事件〔平成１２年　４月２８日出願公開、特開２０００−１２３５７８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１０年１０月１３日の出願であって、平成１６年９月１０日付けで拒絶査定がなされ、これに対して同年１０月２１日に拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされたものである。
　
第２．平成１６年１０月２１日付けの手続補正（以下、「本件補正」という。）について
　［補正却下の決定の結論］
　平成１６年１０月２１日付けの手続補正を却下する。
　［理由］
　１．本件手続補正の内容
　本件補正は、特許請求の範囲の請求項１，２及び４ないし８を補正するものであって、補正後の特許請求の範囲の請求項１，２及び４ないし８（以下、「補正後の請求項１」，「補正後の請求項２」及び「補正後の請求項４ないし８」という。）に係る発明は以下のとおりである。
「【請求項１】　強誘電体膜を採用した記憶用キヤパシタと、ＭＯＳトランジスタとを有するメモリセルがマトリクス状に配列されたメモリセルアレイにおいて、
　同一行のＭＯＳトランジスタのゲートは同一のワード線に接続され、
　同一列のＭＯＳトランジスタのソースとドレインのいずれか一方が同一のビットラインに、他方が記憶用キヤパシタの一方の電極に接続され、
　記憶用キヤパシタのもう一方の電極はプレートラインに接続されており、
　行方向または列方向にプレートラインで複数個の記憶用キヤパシタが選択される構成をもち、
　電源投入時に、ワード線に接続されているＭＯＳトランジスタのゲートに所定の電圧を供給することによりＭＯＳトランジスタを活性化させビットラインと記憶用キヤパシタの一方の電極を接続することで、ＭＯＳトランジスタを介してビットラインと記憶用キヤパシタの電極を同電位にするゲート電圧供給手段と、
　電源投入時に、ビットラインとプレートラインを同帯電電位にすることで記憶用キヤパシタの両極を同帯電電位とする電位制御手段とを有し、
　電位制御手段は、電源投入時に発信される電源投入検出信号に基づいて、ビットラインとプレートラインに、ビットラインとプレートラインを同帯電電位とするための所定帯電電圧を供給して双方を同帯電電位にする電圧供給回路を有することを特徴とする半導体メモリ装置。」
「【請求項２】　強誘電体膜を採用した記憶用キヤパシタと、ＭＯＳトランジスタとを有するメモリセルがマトリクス状に配列されたメモリセルアレイにおいて、
　記憶用キヤパシタの一方の電極がプレートラインに接続され、
　同一行のＭＯＳトランジスタのゲートは同一のワード線に接続され、
　同一列のＭＯＳトランジスタのソースとドレインのいずれか一方が同一のビットラインに、他方が記憶用キヤパシタの一方の電極に接続され、
　行方向または列方向にプレートラインで複数個の記憶用キヤパシタが選択される構成をもち、
　電源投入後において、第１の所定帯電電圧が供給されたプレートラインもしくはビットラインを、消費電力低減のために第２の所定帯電電圧まで低下させるパワーダウンモードを有し、
　前記パワーダウンモードからプレートラインもしくはビットラインを前記第１の所定帯電電圧に復帰させるパワーダウンモード復帰時に、ワード線に接続されているＭＯＳトランジスタのゲートに所定の電圧を供給することによりＭＯＳトランジスタを活性化させビットラインと記憶用キヤパシタの一方の電極を接続することで、ＭＯＳトランジスタを介してビットラインと記憶用キヤパシタの電極を同電位にするゲート電圧供給手段と、
　前記パワーダウンモード復帰時に、ビットラインとプレートラインを同帯電電位にすることで記憶用キヤパシタの両極を同帯電電位にする電位制御手段とを有することを特徴とする半導体メモリ装置。」
「【請求項４】　電位制御手段は、所定帯電電圧を供給する電圧供給回路と、前記電圧供給回路からの電圧をビットライン、および／または、プレートラインに供給する為のスイッチングトランジスタとを有し、
　前記スイッチングトランジスタのゲートに所定電圧を供給して活性化させることにより、ビットラインとプレートラインを同帯電電位にすることを特徴とする請求項２に記載の半導体メモリ装置。」
「【請求項５】　電位制御手段は、パワーダウンモードから復帰時に発信される電源投入検出信号に基づいて、ビットラインとプレートラインに所定帯電電圧を供給して双方を同帯電電位にする電圧供給回路を有することを特徴とする請求項２に記載の半導体メモリ装置。」
「【請求項６】　電位制御手段は、請求項３から５に記載した電位制御手段を組み合わせて用いることにより、ビットラインとプレートラインを同帯電電位にすることを特徴とする請求項２に記載の半導体メモリ装置。」
「【請求項７】　ゲート電圧供給手段は、パワーダウンモードからの復帰時から所定時間、ＭＯＳトランジスタのゲートに接続されている少なくとも１本以上のワード線に所定出力電圧を供給することでＭＯＳトランジスタを活性化させて、ビットラインと記憶用キヤパシタの電極を接続するとともに、スイッチングトランジスタのゲートに所定出力電圧を供給することでスイッチングトランジスタを活性化させて、記憶用キヤパシタの両極の電位を同帯電電位にするパワーオンリセット回路であることを特徴とする請求項３又は４に記載の半導体メモリ装置。」
「【請求項８】　ゲート電圧供給手段は、電源投入時もしくはパワーダウンモードからの復帰時から所定時間、ＭＯＳトランジスタのゲートに接続されている少なくとも１本以上のワード線に所定出力電圧を供給することでＭＯＳトランジスタを活性化させて、ビットラインと記憶用キヤパシタの電極を接続するとともに、電圧供給回路に電源投入検出信号を供給することで、ビットラインとプレートラインに所定帯電電圧を供給して双方を同帯電電位にするパワーオンリセット回路であることを特徴とする請求項１又は５に記載の半導体メモリ装置。」
　
２．補正事項の整理
　補正事項１
（ａ）補正前の請求項１の「電源投入時に、ビットラインとプレートラインを同電位にすることで記憶用キヤパシタの両極を同電位とする電位制御手段」を、
　補正後の請求項１の「電源投入時に、ビットラインとプレートラインを同帯電電位にすることで記憶用キヤパシタの両極を同帯電電位とする電位制御手段」と補正すること（補正事項１−１）。
（ｂ）補正前の請求項１の「電位制御手段は、電源投入時に発信される電源投入検出信号に基づいて、ビットラインとプレートラインに所定電圧を供給して双方を同電位にする電圧供給回路を有すること」を、
　補正後の請求項１の「電位制御手段は、電源投入時に発信される電源投入検出信号に基づいて、ビットラインとプレートラインに、ビットラインとプレートラインを同帯電電位とするための所定帯電電圧を供給して双方を同帯電電位にする電圧供給回路を有すること」と補正すること（補正事項１−２）。
　補正事項２
（ａ）補正前の請求項２の「電源投入後において、第１の所定電圧が供給されたプレートラインもしくはビットラインを、消費電力低減のために第２の所定電圧まで低下させるパワーダウンモードを有し」を、
　補正後の請求項２の「電源投入後において、第１の所定帯電電圧が供給されたプレートラインもしくはビットラインを、消費電力低減のために第２の所定帯電電圧まで低下させるパワーダウンモードを有し」と補正すること（補正事項２−１）。
（ｂ）補正前の請求項２の「前記パワーダウンモードからプレートラインもしくはビットラインを前記第１の所定電圧に復帰させるパワーダウンモード復帰時に、ワード線に接続されているＭＯＳトランジスタのゲートに所定の電圧を供給することによりＭＯＳトランジスタを活性化させビットラインと記憶用キヤパシタの一方の電極を接続することで、ＭＯＳトランジスタを介してビットラインと記憶用キヤパシタの電極を同電位にするゲート電圧供給手段」を、
　補正後の請求項２の「前記パワーダウンモードからプレートラインもしくはビットラインを前記第１の所定帯電電圧に復帰させるパワーダウンモード復帰時に、ワード線に接続されているＭＯＳトランジスタのゲートに所定の電圧を供給することによりＭＯＳトランジスタを活性化させビットラインと記憶用キヤパシタの一方の電極を接続することで、ＭＯＳトランジスタを介してビットラインと記憶用キヤパシタの電極を同電位にするゲート電圧供給手段」と補正すること（補正事項２−２）。
（ｃ）補正前の請求項２の「前記パワーダウンモード復帰時に、ビットラインとプレートラインを同電位にすることで記憶用キヤパシタの両極を同電位にする電位制御手段とを有する」を、
　補正後の請求項２の「前記パワーダウンモード復帰時に、ビットラインとプレートラインを同帯電電位にすることで記憶用キヤパシタの両極を同帯電電位にする電位制御手段とを有する」と補正すること（補正事項２−３）。
　補正事項３
（ａ）補正前の請求項４の「所定電圧を供給する電圧供給回路と」を、
　補正後の請求項４の「所定帯電電圧を供給する電圧供給回路と」と補正すること（補正事項３−１）。
（ｂ）補正前の請求項４の「前記スイッチングトランジスタのゲートに所定電圧を供給して活性化させることにより、ビットラインとプレートラインを同電位にする」を、
　補正後の請求項４の「前記スイッチングトランジスタのゲートに所定電圧を供給して活性化させることにより、ビットラインとプレートラインを同帯電電位にする」と補正すること（補正事項３−２）。
　補正事項４
　補正前の請求項５の「ビットラインとプレートラインに所定電圧を供給して双方を同電位にする電圧供給回路を有する」を、
　補正後の請求項５の「ビットラインとプレートラインに所定帯電電圧を供給して双方を同帯電電位にする電圧供給回路を有する」と補正すること。
　補正事項５
　補正前の請求項６の「ビットラインとプレートラインを同電位にすること」を、
　補正後の請求項６の「ビットラインとプレートラインを同帯電電位にすること」と補正すること。
　補正事項６
　補正前の請求項７の「スイッチングトランジスタのゲートに所定出力電圧を供給することでスイッチングトランジスタを活性化させて、記憶用キヤパシタの両極の電位を同電位にするパワーオンリセット回路であること」を、
　補正後の請求項７の「スイッチングトランジスタのゲートに所定出力電圧を供給することでスイッチングトランジスタを活性化させて、記憶用キヤパシタの両極の電位を同帯電電位にするパワーオンリセット回路であること」と補正すること。
　補正事項７
　補正前の請求項８の「電圧供給回路に電源投入検出信号を供給することで、ビットラインとプレートラインに所定電圧を供給して双方を同電位にするパワーオンリセット回路であること」を、
　補正後の請求項８の「電圧供給回路に電源投入検出信号を供給することで、ビットラインとプレートラインに所定帯電電圧を供給して双方を同帯電電位にするパワーオンリセット回路であること」と補正すること。
　
３．本件補正についての検討
（１）補正の目的の適否及び新規事項の追加について
　補正事項１について
　補正事項１−１について検討すると、補正事項１−１についての補正は、補正前の請求項１の「ビットラインとプレートライン」を「同電位」とすることによって、「記憶用キヤパシタの両極を同電位」とする「電位制御手段」の構成において、「ビットラインとプレートライン」を「同帯電電位」とすることによって、「記憶用キヤパシタの両極を同帯電電位」とする「電位制御手段」に限定するものであるから、補正事項１−１についての補正は、特許請求の範囲の減縮を目的とするものであり、特許法第１７条の２第４項第２号に規定する要件を満たしている。
　補正事項１−２について検討すると、補正事項１−２についての補正は、補正前の請求項１の「所定電圧を供給して」を「ビットラインとプレートラインを同帯電位とするための所定帯電電圧を供給して」とし、また、補正前の請求項１の「双方を同電位にする」を「双方を同帯電電位にする」とすることにより、補正前の請求項１の「電圧供給回路」の構成を限定するものであるから、補正事項１−２についての補正は、特許請求の範囲の減縮を目的とするものであり、特許法第１７条の２第４項第２号に規定する要件を満たしている。
　補正事項２について
　補正事項２−１について検討すると、補正事項２−１についての補正は、補正前の請求項２の「第１の所定電圧」を「第１の所定帯電電圧」と限定し、また、補正前の請求項２の「第２の所定電圧」を「第２の所定帯電電圧」と限定するものであるから、補正事項２−１についての補正は、特許請求の範囲の減縮を目的とするものであり、特許法第１７条の２第４項第２号に規定する要件を満たしている。
　補正事項２−２について検討すると、補正事項２−２についての補正は、補正前の請求項２の「前記第１の所定電圧に復帰させる」を「前記第１の所定帯電電圧に復帰させる」として、補正前の請求項２の「ゲート電圧供給手段」の構成を限定するものであるから、補正事項２−２についての補正は、特許請求の範囲の減縮を目的とするものであり、特許法第１７条の２第４項第２号に規定する要件を満たしている。
　補正事項２−３について検討すると、補正事項２−３についての補正は、補正前の請求項２の「ビットラインとプレートラインを同電位にする」を「ビットラインとプレートラインを同帯電電位にする」とし、また、「記憶用キヤパシタの両極を同電位にする」を「記憶用キヤパシタの両極を同帯電電位にする」として、補正前の請求項２の「電位制御手段」の構成を限定するものであるから、補正事項２−３についての補正は、特許請求の範囲の減縮を目的とするものであり、特許法第１７条の２第４項第２号に規定する要件を満たしている。
　補正事項３について
　補正事項３−１について検討すると、補正事項３−１についての補正は、補正前の請求項４の「所定電圧」を「所定帯電電圧」として、補正前の請求項４の「電圧供給回路」の構成を限定するものであるから、補正事項３−１についての補正は、特許請求の範囲の減縮を目的とするものであり、特許法第１７条の２第４項第２号に規定する要件を満たしている。
　補正事項３−２について検討すると、補正事項３−２についての補正は、補正前の請求項４の「同電位」を「同帯電電位」として、補正前の請求項４の「電位制御手段」の構成を限定するものであるから、補正事項３−２についての補正は、特許請求の範囲の減縮を目的とするものであり、特許法第１７条の２第４項第２号に規定する要件を満たしている。
　補正事項４について
　補正事項４についての補正は、補正前の請求項５の「所定電圧を供給して双方を同電位にする」を「所定帯電電圧を供給して双方を同帯電電位にする」として、補正前の請求項５の「電圧供給回路」の構成を限定するものであるから、補正事項４についての補正は、特許請求の範囲の減縮を目的とするものであり、特許法第１７条の２第４項第２号に規定する要件を満たしている。
　補正事項５について
　補正事項５についての補正は、補正前の請求項６の「ビットラインとプレートラインを同電位にすること」を「ビットラインとプレートラインを同帯電電位にすること」として、補正前の請求項６の「電圧供給回路」の構成を限定するものであるから、補正事項５についての補正は、特許請求の範囲の減縮を目的とするものであり、特許法第１７条の２第４項第２号に規定する要件を満たしている。
　補正事項６について
　補正事項６についての補正は、補正前の請求項７の「同電位」を「同帯電電位」として、補正前の請求項７の「パワーオンリセット回路」の構成を限定するものであるから、補正事項６についての補正は、特許請求の範囲の減縮を目的とするものであり、特許法第１７条の２第４項第２号に規定する要件を満たしている。
　補正事項７について
　補正事項７についての補正は、補正前の請求項８の「所定電圧を供給して双方を同電位にする」を「所定帯電電圧を供給して双方を同帯電電位にする」として、補正前の請求項８の「パワーオンリセット回路」の構成を限定するものであるから、補正事項７についての補正は、特許請求の範囲の減縮を目的とするものであり、特許法第１７条の２第４項第２号に規定する要件を満たしている。
　
　以上のとおり、本件補正は、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当しているから、以下において、同条第５項で準用する同法１２６条第５項に規定する要件について検討する。
　
（２）独立特許要件について
（２−１）特許法第３６条に関して
　補正後の請求項１について
（ａ）補正後の請求項１の「電源投入時に、ビットラインとプレートラインを同帯電電位にすることで記憶用キヤパシタの両極を同帯電電位とする電位制御手段」における「同帯電電位」は、その技術的意味が明りょうでないので、発明の詳細な説明を参酌すると、【００５５】段落に「もし、ビットラインＢＬ−プレートラインＰＬ間が、導通した場合には、所定電圧供給回路ＶＳからプレートラインＰＬに供給される電位に両ラインＢＬ，ＰＬが帯電されることとなる。」との記載がなされているものの、【００５５】段落では、「同帯電電位」という技術用語を用いて説明されておらず、【００５５】段落の記載を参酌しても、「同帯電電位」が如何なる電位を指し、また、どのようにして生成された電位であるのか明確でない。
　したがって、補正後の請求項１に係る発明は、特許法第３６条第６項第２号に規定する要件を満たしていない。
（ｂ）補正後の請求項１の「電位制御手段は、電源投入時に発信される電源投入検出信号に基づいて、ビットラインとプレートラインに、ビットラインとプレートラインを同帯電電位とするための所定帯電電圧を供給して双方を同帯電電位にする電圧供給回路」における「同帯電電位とするための所定帯電電圧」は、その技術的意味が明りょうでないので、発明の詳細な説明を参酌すると、【００５５】段落に「もし、ビットラインＢＬ−プレートラインＰＬ間が、導通した場合には、所定電圧供給回路ＶＳからプレートラインＰＬに供給される電位に両ラインＢＬ，ＰＬが帯電されることとなる。」との記載はなされているものの、【００５５】段落では、「同帯電電位」及び「所定帯電電圧」という技術用語を用いて説明されておらず、【００５５】段落の記載を参酌しても、「同帯電電位」及び「所定帯電電圧」が如何なる電圧を指し、また、どのようにして生成された電位であるのか明確でない。
　したがって、補正後の請求項１に係る発明は、特許法第３６条第６項第２号に規定する要件を満たしていない。
　補正後の請求項２について
（ａ）補正後の請求項２の「電源投入後において、第１の所定帯電電圧が供給されたプレートラインもしくはビットラインを、消費電力低減のために第２の所定帯電電圧まで低下させるパワーダウンモードを有し」における「第１の所定帯電電圧」及び「第２の所定帯電電圧」は、その技術的意味が明りょうでなく、「補正後の請求項１について」（ｂ）において検討したとおりの理由により、補正後の請求項２に係る発明は、明確でない。
（ｂ）補正後の請求項２の「前記パワーダウンモードからプレートラインもしくはビットラインを前記第１の所定帯電電圧に復帰させる」における「所定帯電電圧」は、その技術的意味が明りょうでなく、「補正後の請求項１について」（ｂ）において検討したとおりの理由により、補正後の請求項２に係る発明は、明確でない。
（ｃ）補正後の請求項２の「前記パワーダウンモード復帰時に、ビットラインとプレートラインを同帯電電位にすることで記憶用キヤパシタの両極を同帯電電位にする電位制御手段」における「同帯電電圧」は、その技術的意味が明りょうでなく、「補正後の請求項１について」（ａ）において検討したとおりの理由により、補正後の請求項２に係る発明は、明確でない。
　したがって、補正後の請求項２に係る発明は、特許法第３６条第６項第２号に規定する要件を満たしていない。
　補正後の請求項４について
（ａ）補正後の請求項４の「電位制御手段は、所定帯電電圧を供給する電圧供給回路」における「所定帯電電圧」は、その技術的意味が明りょうでなく、「補正後の請求項１について」（ｂ）において検討したとおりの理由により、補正後の請求項４に係る発明は、明確でない。
（ｂ）補正後の請求項４の「前記スイッチングトランジスタのゲートに所定電圧を供給して活性化させることにより、ビットラインとプレートラインを同帯電電位にする」における「同帯電電位」は、その技術的意味が明りょうでなく、「補正後の請求項１について」（ａ）において検討したとおりの理由により、補正後の請求項４に係る発明は、明確でない。
　したがって、補正後の請求項４に係る発明は、特許法第３６条第６項第２号に規定する要件を満たしていない。
　補正後の請求項５について
　補正後の請求項５の「ビットラインとプレートラインに所定帯電電圧を供給して双方を同帯電電位にする電圧供給回路を有する」の記載における「所定帯電電圧」及び「同帯電電位」は、その技術的意味が明りょうでなく、「補正後の請求項１について」（ｂ）において検討したとおりの理由により、補正後の請求項５に係る発明は、明確でない。
  　したがって、補正後の請求項５に係る発明は、特許法第３６条第６項第２号に規定する要件を満たしていない。
　補正後の請求項６について
　補正後の請求項６の「ビットラインとプレートラインに所定帯電電圧を供給して双方を同帯電電位にする電圧供給回路を有する」の記載における「所定帯電電圧を供給して双方を同帯電電位にする」は、その技術的意味が明りょうでなく、「補正後の請求項１について」（ｂ）において検討したとおりの理由により、補正後の請求項６に係る発明は、明確でない。
　したがって、補正後の請求項６に係る発明は、特許法第３６条第６項第２号に規定する要件を満たしていない。
　補正後の請求項７について
　補正後の請求項７の「記憶用キヤパシタの両極の電位を同帯電電位にするパワーオンリセット回路」の記載における「同帯電電位」は、その技術的意味が明りょうでなく、「補正後の請求項１について」（ａ）において検討したとおりの理由により、補正後の請求項７に係る発明は、明確でない。
　したがって、補正後の請求項７に係る発明は、特許法第３６条第６項第２号に規定する要件を満たしていない。
　補正後の請求項８について
　補正後の請求項８の「ビットラインとプレートラインに所定帯電電圧を供給して双方を同帯電電位にするパワーオンリセット回路」の記載における「同帯電電位」の記載は、その技術的意味が明りょうでなく、「補正後の請求項１について」（ａ）において検討したとおりの理由により、補正後の請求項８に係る発明は、明確でない。
　したがって、補正後の請求項８に係る発明は、特許法第３６条第６項第２号に規定する要件を満たしていない。
　
　そして、補正後の請求項３は、補正後の請求項２を引用し、補正後の請求項９は、補正後の請求項７又は８を引用しているので、補正後の請求項３に係る発明及び補正後の請求項９に係る発明は、補正後の請求項１に係る発明と同様な理由で不明りょうである。
　よって、補正後の請求項１ないし９に係る発明は、特許法第３６条第６項第２号に規定する要件を満たしておらず、その特許出願の際、独立して特許を受けることができないから、特許法第１７条の２第５項で準用する同法第１２６条第５項の規定に適合しない。
　
　仮に、本件補正が、特許法第３６条第６項に規定する要件を満たしているものとして、特許法第２９条第２項について以下で検討する。
　
（２−２）
　特許法第２９条第２項に関して
（２−２−１）［補正後の請求項１に係る発明］　
　本件補正後の請求項１に係る発明は、上記「１．本件補正の内容」に記載したとおりのものである。
　
（２−２−２）［刊行物に記載された発明］
（ａ）刊行物１．特開平１０−１０６２７２号公報
　原査定の拒絶の理由に引用され、本願の出願日前に日本国内において頒布された特開平１０−１０６２７２号公報には、図１ないし図３と共に以下の事項が記載されている。
「【０００２】
【従来の技術】強誘電体材料を情報の記憶に利用する半導体記憶装置（フェロエレクトリック・ランダム・アクセス・メモリ；以下では・・・「強誘電体メモリ」と称する）は、強誘電体材料の分極の方向によって２値の情報を記憶する不揮発性メモリである。図３は、典型的な強誘電体メモリの構成の一例を示す図である。
【０００３】具体的には、図３には強誘電体メモリの構成の一部として、列方向に互いに平行に配置される複数のビット線のうちの隣接する一対（２本）のビット線ＢＬ及び／ＢＬ、ならびにその周辺の構成が示されている。
【０００４】対を成すビット線ＢＬ及び／ＢＬにおいて、一方のビット線ＢＬに対して他方のビット線／ＢＬを「相補ビット線」とも称する。なお、以下の説明では相補ビット線を示す符号として「／ＢＬ」を使用しているが、図面では、「ＢＬ」の上に「￣」を引いた符号によって相補ビット線を表している。
【０００５】ビット線ＢＬ及び相補ビット線／ＢＬの一端は、ビット線ＢＬ及び相補ビット線／ＢＬの間の電位差を増幅して検出するセンス増幅器３０に接続されている。また、ビット線に直交する行方向には、互いに平行な複数のワード線２８と互いに平行な複数のドライブ線ＤＬとが配置されている。ワード線２８とドライブ線ＤＬとは、１本ずつ交互に配置されている。　【０００６】隣接するビット線ＢＬ及び相補ビット線／ＢＬの間には、複数のメモリセル２５が接続されている。これらのメモリセル２５は、ビット線ＢＬ及び／ＢＬとワード線２８及びドライブ線ＤＬとの交点に対応して、全体としてマトリクス状に配置されている。　
【０００７】それぞれのメモリセル２５は、対向して配置されている２つの電極間に強誘電体膜が配されることによってそれぞれ形成されている２つの強誘電体キャパシタ２３及び２４（以下では、単に「キャパシタ」とも称する）と、それぞれのキャパシタ２３及び２４とビット線ＢＬ及び相補ビット線／ＢＬとの間にそれぞれ接続されたＮチャネルＭＯＳトランジスタ２１及び２２と、を含んでいる。一方のＭＯＳトランジスタ２１のドレインはビット線ＢＬに、ゲートはワード線２８に、ソースはキャパシタ２３の一方の電極に、それぞれ接続されている。他方のＭＯＳトランジスタ２２のドレインは相補ビット線／ＢＬに、ゲートはワード線２８に、ソースはキャパシタ２４の一方の電極に、それぞれ接続されている。また、それぞれのキャパシタ２３及び２４の他方の電極は、ドライブ線ＤＬに接続されている。」（０００２段落〜０００７段落）
「【００３７】上記のように、本発明の半導体記憶装置は、電源投入時から基板電圧が安定に発生し終えるまでの期間にワード線に選択的に所定の正の電圧を印加するパワーオンリセット回路を有している。電源投入時に、基板電圧が発生し始めてから十分に安定するまでの間に、パワーオンリセット回路の作用によってワード線に選択的に正電圧を印加してワード線を立ち上げることによって、メモリセルに含まれるスイッチングトランジスタがオン状態になり、これを介してビット線と強誘電体キャパシタの電荷蓄積ノードとが電気的に導通する。これによって、強誘電体キャパシタの電荷蓄積ノードの電位は、ビット線と同電位にクランプされる。　
【００３８】好ましくは、パワーオンリセット回路の出力（所定の正の電位）がワード線に印加されている期間において、ビット線（具体的には、強誘電体キャパシタが接続されていないビット線）の電位を所定のレベルに設定して、強誘電体キャパシタに含まれる強誘電体膜に印加される電圧を強誘電体膜の分極反転が生じる最小電圧よりも小さい値に設定する手段を、さらに設ける。具体的には、ビット線の電位を、例えば接地電位に設定する。上記プロセスにおいては、強誘電体キャパシタの電荷蓄積ノードの電位はビット線と同じ電位（例えば接地電位）にクランプされるが、ビット線電位を以上のように設定することによって、基板電圧の降下に伴って強誘電体キャパシタの接合部の電位が基板とのカップリングによって引き下げられようとしても、そのカップリングの影響を打ち消して、強誘電体キャパシタの電荷蓄積ノードの電位の負方向への変化を防ぐことができる。　
【００３９】従って、負の基板電圧が発生し始めても、それに伴って強誘電体キャパシタの電荷蓄積ノードの電位が負方向に引き下げられることはない。この結果、強誘電体キャパシタに含まれる強誘電体膜にはその抗電界を越える電界が印加されることはなく、強誘電体膜の分極方向が反転して記録されている不揮発性データが破壊されるという現象の発生が、抑制される。
【００４０】
【発明の実施の形態】図１は、本発明に従って構成されたワード線駆動回路１００の構成を示す回路図である。このワード線駆動回路１００は、強誘電体メモリのワード線ＷＬに接続される。なお、強誘電体メモリの構成は、先に図３を参照して説明した典型的な強誘電体メモリの構成と同様にすることができる。以下に示すワード線ＷＬは、図３のワード線２８に相当するものである。
【００４１】ワード線駆動回路１００は、行デコーダ１、レベルシフト回路２、パワーオンリセット回路３、トランジスタ対８及び９を含んでいる。行デコーダ１の出力は、インバータを介してレベルシフト回路２に供給される。レベルシフト回路２の出力は、トランジスタ対８を構成する１対のＮチャネルトランジスタＱＮ３及びＰチャネルトランジスタＱＰ３のゲートに、それぞれ接続されている。一方、パワーオンリセット回路３の出力は、インバータを介して、トランジスタ対９を構成する１対のＮチャネルトランジスタＱＮ４及びＰチャネルトランジスタＱＰ４のゲートに、それぞれ接続されている。ワード線ＷＬは、トランジスタ対８を構成するＮチャネルトランジスタＱＮ３及びＰチャネルトランジスタＱＰ３の接続点に接続されている。
【００４２】電源投入時には、ワード線及びドライブ線は、どちらも接地電位ＧＮＤに接続される。また、不揮発性データの読み出しにあたって、ビット線ＢＬ及び相補ビット線／ＢＬは、それぞれ接地電位ＧＮＤにプリチャージされる。」（００３７段落〜００４２段落）
「【００４５】図２は、図１に示したパワーオンリセット回路３の詳細な回路構成を示す図である。
【００４６】電源の投入前には、ノードＡの電位は０Ｖである。電源が投入されて、電源電圧Ｖｃｃが電圧レベル検知部５に含まれるＮチャネルトランジスタ１１のしきい電圧よりも大きくなると、Ｎチャネルトランジスタ１１がオンして、ノードＡの電位が上昇し始める。
【００４７】ノードＡの電位は、Ｎチャネルトランジスタ１３のゲートに与えられる。ノードＡの電位がＮチャネルトランジスタ１３のしきい電圧に到達するまでは、Ｎチャネルトランジスタ１３はオフ状態にあり、代わりにＰチャネルトランジスタ１２がオンしている。この結果、ノードＢの電位が、電源電圧Ｖｃｃの変化にほぼ追随して上昇する。これにともなって、Ｐチャネルトランジスタ１４を介して得られるノードＣの電位は、電源投入直後にはＨｉｇｈレベルにある。
【００４８】しかし、ノードＡの電位の上昇に伴って、Ｎチャネルトランジスタ１３が導通し始めるので、ノードＢの電位は次第に下降する。この結果、トランジスタ１３が電気的に導通し始める一方で、トランジスタ１２の電気的導通が確保され難くなり、ノードＡの電位上昇速度が速まる。この結果、電源電圧Ｖｃｃの上昇に伴って、ノードＡ及びＣの電位は、最終的にはそれぞれＶｃｃ及び０Ｖになる。
【００４９】図２に示されているＶＢＢ検知回路４は、基板電圧ＶＢＢが所定の電圧（例えば−２Ｖ）以上の場合にはＬｏｗレベルの信号を出力し、所定の電圧以下である場合には、Ｈｉｇｈレベルの信号を出力するように構成されている。ＶＢＢ検知回路４は、具体的には、例えば図８に示すような回路構成とすることができる。図８に示す回路構成では、基板電圧ＶＢＢ及び制御信号ＳＥを受け取って、基板電圧ＶＢＢのレベルに応じてＨｉｇｈレベル或いはＬｏｗレベルの信号を出力する。
【００５０】電源投入直後には、電圧レベル検知部５からの出力に相当するノードＣの電位はＨｉｇｈレベルである一方で、ＶＢＢ検知回路４からフリップフロップ回路７に与えられる出力信号の電位はＬｏｗレベルである。この結果、フリップフロップ回路７の出力ノードＤの電位は、電源投入直後にはＨｉｇｈレベルにある。この後にノードＣの電位がＬｏｗレベルに変化してもノードＤの電位は反転しないが、基板電圧ＶＢＢのレベルが十分に低下してＶＢＢ検知回路４の出力信号がＨｉｇｈレベルに変化すると、ノードＤの電位はＬｏｗレベルに変化する。
【００５１】すなわち、パワーオンリセット回路３からは、電源投入直後から基板電圧ＶＢＢが十分に下降して安定するまでの間は、一時的にＨｉｇｈレベルの信号が出力される。ここで、基板電圧ＶＢＢの安定したレベルとは、例えば約−２Ｖ〜約−３Ｖである。このようにパワーオンリセット回路３からＨｉｇｈレベルの出力が得られる間には、図１に示す回路構成において、トランジスタ対９に含まれるＰチャネルトランジスタＱＰ４が導通して、トランジスタ対８に含まれるワード線駆動トランジスタ（Ｎチャネルトランジスタ）ＱＮ３のソースに電源電圧Ｖｃｃが供給される。この結果、ワード線ＷＬには、電源電圧Ｖｃｃ、或いはレベルシフト回路２の出力電圧からトランジスタＱＮ３のしきい電圧を引いた電圧のうちで、いずれか低いほうの電圧が供給される。
【００５２】このとき、メモリセルに含まれていてワード線ＷＬに接続されている強誘電体キャパシタ２３及び２４（図６参照）の電荷蓄積ノードの電位は、電荷蓄積ノードに形成される接合部と負電位に引き下げられようとする基板とのカップリングにより、０Ｖ以下に引き下げられようとしている。従って、ワード線ＷＬの電位がこのように低いレベルであっても、メモリセルに含まれているＭＯＳトランジスタ２１及び２２（図６参照）は導通される。従って、強誘電体キャパシタ２３及び２４の電荷蓄積ノードは、ビット線ＢＬ或いは相補ビット線／ＢＬに接続され、その電位は、接続されるビット線ＢＬ或いは相補ビット線／ＢＬの電位であるＧＮＤレベルに等しくなる（すなわち、クランプされる）。
【００５３】このように、ビット線と強誘電体キャパシタの電荷蓄積ノードとが電気的に導通して、電荷蓄積ノードの電位がビット線と同電位のＧＮＤレベルにクランプされることによって、基板電圧が発生し始めて負電位になっても、電荷蓄積ノードの電位が負方向に引き下げられることはない。この結果、強誘電体キャパシタに含まれる強誘電体膜にはその抗電界を越える電界が印加されることはなく、強誘電体膜の分極方向が反転して記録されている不揮発性データが破壊される現象の発生が、抑制される。
【００５４】なお、通常の書き込み・読み出し動作においては、ビット線やドライブ線の電位は従来技術においてと同様に制御され、電源投入時にはそれぞれＧＮＤレベルに設定される。」（００４５段落〜００５４段落）
「【００５９】
【発明の効果】以上に説明したように、本発明の半導体記憶装置の構成によれば、電源投入時に、基板電圧ＶＢＢの変化などの外乱によって変動しやすい強誘電体キャパシタの電荷蓄積ノードの電位が、ドライブ線と同じＧＮＤレベルにクランプされる。これによって、強誘電体キャパシタに含まれる強誘電体膜の分極方向が望ましくないタイミングで反転することがなく、分極方向として記録されている不揮発性データの破壊が抑制される。」（００５９段落）
　
　よって、刊行物１には以下の発明が記載されている。
　「行デコーダ１、レベルシフト回路２、パワーオンリセット回路３、トランジスタ対８及び９を含んでいるワード線駆動回路１００を備え、
　ビット線に直交する行方向には、互いに平行な複数のワード線２８と互いに平行な複数のドライブ線ＤＬとが配置され、
　ワード線２８とドライブ線ＤＬとは、１本ずつ交互に配置されており、
　隣接するビット線ＢＬ及び相補ビット線／ＢＬの間には、複数のメモリセル２５が接続されており、
　これらのメモリセル２５は、ビット線ＢＬ及び／ＢＬとワード線２８及びドライブ線ＤＬとの交点に対応して、全体としてマトリクス状に配置されており、
　それぞれのメモリセル２５は、対向して配置されている２つの電極間に強誘電体膜が配されることによってそれぞれ形成されている２つの強誘電体キャパシタ２３及び２４と、それぞれの強誘電体キャパシタ２３及び２４とビット線ＢＬ及び相補ビット線／ＢＬとの間にそれぞれ接続されたＮチャネルＭＯＳトランジスタ２１及び２２と、を含んでおり、
　一方のＮチャネルＭＯＳトランジスタ２１のドレインはビット線ＢＬに、ゲートはワード線２８に、ソースは強誘電体キャパシタ２３の一方の電極に、それぞれ接続され、
　他方のＮチャネルＭＯＳトランジスタ２２のドレインは相補ビット線／ＢＬに、ゲートはワード線２８に、ソースは強誘電体キャパシタ２４の一方の電極に、それぞれ接続されており、　
　それぞれの強誘電体キャパシタ２３及び２４の他方の電極は、ドライブ線ＤＬに接続されている強誘電体メモリであって、
　電源投入時から基板電圧が安定に発生し終えるまでの期間にワード線２８に選択的に所定の正の電圧を印加するパワーオンリセット回路３を更に備え、
　電源投入時には、ワード線２８及びドライブ線ＤＬは、どちらも接地電位ＧＮＤに接続されており、　
　電源投入時に、基板電圧が発生し始めてから十分に安定するまでの間に、パワーオンリセット回路３の作用によってワード線２８に選択的に正電圧を印加してワード線２８を立ち上げることによって、メモリセル２５に含まれるスイッチングトランジスタ２１，２２がオン状態になり、これを介してビット線ＢＬ，／ＢＬと強誘電体キャパシタ２３，２４の電荷蓄積ノードとが電気的に導通し、これによって、強誘電体キャパシタ２３，２４の電荷蓄積ノードの電位は、ビット線ＢＬ，／ＢＬと同電位にクランプされ、
　パワーオンリセット回路３の出力（所定の正の電位）がワード線２８に印加されている期間において、ビット線ＢＬ，／ＢＬ（具体的には、強誘電体キャパシタが接続されていないビット線）の電位を所定のレベルに設定して、強誘電体キャパシタ２３，２４に含まれる強誘電体膜に印加される電圧を強誘電体膜の分極反転が生じる最小電圧よりも小さい値に設定する手段を設け、
　ビット線ＢＬ，／ＢＬの電位を、例えば接地電位に設定し、
　上記プロセスにおいては、強誘電体キャパシタ２３，２４の電荷蓄積ノードの電位はビット線ＢＬ，／ＢＬと同じ電位（例えば接地電位）にクランプされることを特徴とする強誘電体メモリ。」
　
（２−２−３）
　本件補正後の請求項１に係る発明（以下、「補正発明」という。）と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比する。
（ａ）刊行物発明の「対向して配置されている２つの電極間に強誘電体膜が配されることによってそれぞれ形成されている２つの強誘電体キャパシタ２３及び２４」は、補正発明の「強誘電体膜を採用した記憶用キャパシタ」に相当し、刊行物発明の「ＮチャネルＭＯＳトランジスタ２１及び２２」は、「ワード線２８」がハイレベルとなると導通して、「ビット線ＢＬ，／ＢＬ」と「強誘電体キャパシタ２３，２４の電荷蓄積ノード」との間を接続するものであり、補正発明の「ＭＯＳトランジスタ」に相当しているから、刊行物発明の「ＮチャネルＭＯＳトランジスタ２１及び２２」及び「強誘電体キャパシタ２３，２４」からなる刊行物発明の「メモリセル２５」は、補正発明の「メモリセル」に相当する。
（ｂ）刊行物発明の「これらのメモリセル２５は、ビット線ＢＬ及び／ＢＬとワード線２８及びドライブ線ＤＬとの交点に対応して、全体としてマトリクス状に配置されており」との構成から、刊行物発明では、「メモリセル２５」を「マトリクス状に配置」して、メモリセルアレイが構成されていることは明らかであって、刊行物発明は、補正発明の「強誘電体膜を採用した記憶用キヤパシタと、ＭＯＳトランジスタとを有するメモリセルがマトリクス状に配列されたメモリセルアレイ」に相当する構成を備えており、また、刊行物発明の「強誘電体メモリ」は、補正発明の「半導体メモリ装置」に相当する。
（ｃ）刊行物発明の「一方のＭＯＳトランジスタ２１のドレインはビット線ＢＬに、ゲートはワード線２８に、ソースは強誘電体キャパシタ２３の一方の電極に、それぞれ接続され」るとの構成及び図３から、刊行物発明において、同一行の「ＮチャネルＭＯＳトランジスタ２１，２２」のゲートが、同一の「ワード線２８」に接続されることは明らかであるから、刊行物発明は、補正発明の「同一行のＭＯＳトランジスタのゲートは同一のワード線に接続され」ることに相当する構成を備えている。
（ｄ）刊行物発明の「それぞれの強誘電体キャパシタ２３及び２４とビット線ＢＬ及び相補ビット線／ＢＬとの間にそれぞれ接続されたＮチャネルＭＯＳトランジスタ２１及び２２と、を含んでおり、　一方のＭＯＳトランジスタ２１のドレインはビット線ＢＬに、ゲートはワード線２８に、ソースは強誘電体キャパシタ２３の一方の電極に、それぞれ接続され」ること及び図３から、刊行物発明において、同一列のＭＯＳトランジスタのドレインが同一のビット線ＢＬに、他方が強誘電体キャパシタ２３及び２４の一方の電極に接続されることは明らかであるから、刊行物発明は、補正発明の「同一列のＭＯＳトランジスタのソースとドレインのいずれか一方が同一のビットラインに、他方が記憶用キヤパシタの一方の電極に接続され」に相当する構成を備えている。
（ｅ）補正発明の「プレートライン」は、「記憶用キャパシタ」の「電極」にドライブ電圧を供給するためのものであり、刊行物発明の「ドライブ線ＤＬ」も、「強誘電体キャパシタ２３及び２４」の「電極」にドライブ電圧を供給するためのものであるから、刊行物発明の「ドライブ線ＤＬ」は、補正発明の「プレートライン」に相当し、また、刊行物発明の「それぞれのキャパシタ２３及び２４の他方の電極は、ドライブ線ＤＬに接続されている」ことは、補正発明の「記憶用キヤパシタのもう一方の電極はプレートラインに接続されて」いることに相当する。
（ｆ）刊行物１の図３より、刊行物発明の「ドライブ線ＤＬ」は、列方向に多数配列されていて、この「ドライブ線ＤＬ」と他の「ドライブ線ＤＬ」とによって、２個の「強誘電体キャパシタ２３及び２４」を選択できることは明らかであるから、刊行物発明は、補正発明の「行方向または列方向にプレートラインで複数個の記憶用キヤパシタが選択される構成をも」つことに相当する構成を備えている。
（ｇ）刊行物発明の「電源投入時に、基板電圧が発生し始めてから十分に安定するまでの間に、パワーオンリセット回路３の作用によってワード線２８に選択的に正電圧を印加してワード線２８を立ち上げることによって、メモリセル２５に含まれるスイッチングトランジスタ２１，２２がオン状態になり、これを介してビット線ＢＬ，／ＢＬと強誘電体キャパシタ２３，２４の電荷蓄積ノードとが電気的に導通し、これによって、強誘電体キャパシタ２３，２４の電荷蓄積ノードの電位は、ビット線ＢＬ，／ＢＬと同電位にクランプされ」ることは、補正発明の「電源投入時に、ワード線に接続されているＭＯＳトランジスタのゲートに所定の電圧を供給することによりＭＯＳトランジスタを活性化させビットラインと記憶用キヤパシタの一方の電極を接続することで、ＭＯＳトランジスタを介してビットラインと記憶用キヤパシタの電極を同電位にする」ことに相当しており、刊行物発明の「パワーオンリセット回路３」を備えた「ワード線駆動回路１００」は、補正発明の「ゲート電圧供給手段」に相当する。
（ｈ）刊行物発明の「パワーオンリセット回路３の出力（所定の正の電位）」は、電源投入時に、電源投入検出信号として出力されるから、補正発明の「電源投入時に発信される電源投入検出信号」に相当し、刊行物発明が「電源投入時に」「これによって、強誘電体キャパシタ２３，２４の電荷蓄積ノードの電位は、ビット線ＢＬ，／ＢＬと同電位にクランプされ、　パワーオンリセット回路３の出力（所定の正の電位）がワード線２８に印加されている期間において、ビット線ＢＬ，／ＢＬ（具体的には、強誘電体キャパシタが接続されていないビット線）の電位を所定のレベルに設定して、強誘電体キャパシタ２３，２４に含まれる強誘電体膜に印加される電圧を強誘電体膜の分極反転が生じる最小電圧よりも小さい値に設定する手段」を備えることは、補正発明が「電源投入時に、ビットラインとプレートラインを同帯電電位にすることで記憶用キヤパシタの両極を同帯電電位とする電位制御手段とを有し、　電位制御手段は、電源投入時に発信される電源投入検出信号に基づいて、ビットラインとプレートラインに、ビットラインとプレートラインを同帯電電位とするための所定帯電電圧を供給して双方を同帯電電位にする電圧供給回路を有すること」に対応する。
　そして、刊行物発明の「ビット線ＢＬ，／ＢＬの電位を、例えば接地電位に設定し、上記プロセスにおいては、強誘電体キャパシタ２３，２４の電荷蓄積ノードの電位はビット線ＢＬ，／ＢＬと同じ電位（例えば接地電位）にクランプされること」及び「電源投入時には、ワード線２８及びドライブ線ＤＬは、どちらも接地電位ＧＮＤに接続されて」いることから、刊行物発明の「パワーオンリセット回路３の出力（所定の正の電位）がワード線２８に印加されている期間」においては、刊行物発明の「ドライブ線ＤＬ」の電位と「強誘電体キャパシタ２３，２４の電荷蓄積ノードの電位」は共に同電位となっていることは明らかであるから、刊行物発明には、電源投入時に、「ビット線ＢＬ，／ＢＬ」と「ドライブ線ＤＬ」を同電位にすることで「強誘電体キャパシタ２３，２４」の両極を同電位とする手段を有していることは明らかであり、この手段は、補正発明の電位制御手段に対応する。
　
　よって、補正発明と刊行物発明とは、
　「強誘電体膜を採用した記憶用キヤパシタと、ＭＯＳトランジスタとを有するメモリセルがマトリクス状に配列されたメモリセルアレイにおいて、
　同一行のＭＯＳトランジスタのゲートは同一のワード線に接続され、
　同一列のＭＯＳトランジスタのソースとドレインのいずれか一方が同一のビットラインに、他方が記憶用キヤパシタの一方の電極に接続され、
　記憶用キヤパシタのもう一方の電極はプレートラインに接続されており、
　行方向または列方向にプレートラインで複数個の記憶用キヤパシタが選択される構成をもち、
　電源投入時に、ワード線に接続されているＭＯＳトランジスタのゲートに所定の電圧を供給することによりＭＯＳトランジスタを活性化させビットラインと記憶用キヤパシタの一方の電極を接続することで、ＭＯＳトランジスタを介してビットラインと記憶用キヤパシタの電極を同電位にするゲート電圧供給手段と、
　電源投入時に、ビットラインとプレートラインを同電位にすることで記憶用キヤパシタの両極を同電位とする電位制御手段とを有し、
　電位制御手段は、電源投入検出信号に基づいて、ビットラインとプレートラインを同電位にすることを特徴とする半導体メモリ装置。」である点で一致し、以下の点で相違する。
　
　相違点
　補正発明は、「電源投入時に、ビットラインとプレートラインを同帯電電位にすることで記憶用キヤパシタの両極を同帯電電位とする電位制御手段とを有し、
　電位制御手段は、電源投入時に発信される電源投入検出信号に基づいて、ビットラインとプレートラインに、ビットラインとプレートラインを同帯電電位とするための所定帯電電圧を供給して双方を同帯電電位にする電圧供給回路」を備えているのに対して、
　刊行物発明は、「電源投入時に、基板電圧が発生し始めてから十分に安定するまでの間に、パワーオンリセット回路３の作用によってワード線２８に選択的に正電圧を印加してワード線２８を立ち上げることによって、メモリセル２５に含まれるスイッチングトランジスタ２１，２２がオン状態になり、これを介してビット線ＢＬ，／ＢＬと強誘電体キャパシタ２３，２４の電荷蓄積ノードとが電気的に導通し、これによって、強誘電体キャパシタ２３，２４の電荷蓄積ノードの電位は、ビット線ＢＬ，／ＢＬと同電位にクランプされ、
　パワーオンリセット回路３の出力（所定の正の電位）がワード線２８に印加されている期間において、ビット線ＢＬ，／ＢＬ（具体的には、強誘電体キャパシタが接続されていないビット線）の電位を所定のレベルに設定して、強誘電体キャパシタ２３，２４に含まれる強誘電体膜に印加される電圧を強誘電体膜の分極反転が生じる最小電圧よりも小さい値に設定する手段を設け、
　ビット線ＢＬ，／ＢＬの電位を、例えば接地電位に設定し、
　上記プロセスにおいては、強誘電体キャパシタ２３，２４の電荷蓄積ノードの電位はビット線ＢＬ，／ＢＬと同じ電位（例えば接地電位）にクランプされること」との構成を備えている点。
　　
（２−２−４）相違点の検討
　以下、相違点について検討する。　
（ａ）補正発明の「ビットラインとプレートラインに、ビットラインとプレートラインを同帯電電位とするための所定帯電電圧を供給して双方を同帯電電位にする」ことの技術的意味が明りょうでないので、発明の詳細な説明の【００５５】段落及び【００６０】段落を参照すると、「ビットラインとプレートラインに、ビットラインとプレートラインを同帯電電位とするための所定帯電電圧を供給して双方を同帯電電位にする」の技術的な意味は、「ＭＯＳトランジスタ」が導通している時に、「プレートライン」と「ビットライン」の電圧を同じ値とすると共に、「ビットラインとプレートライン」を接地電位以外の所定電圧とすることを意味していると解することができる。
（ｂ）すなわち、補正発明の「ビットラインとプレートラインに、ビットラインとプレートラインを同帯電電位とするための所定帯電電圧を供給して双方を同帯電電位にする」とは、「プレートライン」と「ビットライン」は、同電位であり、且つ、「プレートライン」と「ビットライン」は、共に、接地電位以外の所定電圧の値を有していることを意味していると解することができる。
（ｃ）一方、刊行物発明において、「電源投入時」には、「ドライブ線ＤＬ」は、「接地電位ＧＮＤに接続されて」いること及び「具体的には、ビット線ＢＬ，／ＢＬの電位を、例えば接地電位に設定」することから、刊行物発明において、「電源投入時」には、「ドライブ線ＤＬ」と「ビット線ＢＬ，／ＢＬの電位」は、共に、「接地電位ＧＮＤ」とされており、この状態で、「ワード線２８に接続されているＭＯＳトランジスタ２１，２２のゲートに所定の電圧を供給することによりＭＯＳトランジスタ２１，２２を活性化させビットラインＢＬ，／ＢＬと記憶用キヤパシタ２３，２４の一方の電極を接続」させると、刊行物発明において「ビットラインＢＬ，／ＢＬ」と「ドライブ線ＤＬ」とは、同電位となり、且つ、「ビットラインＢＬ，／ＢＬ」と「ドライブ線ＤＬ」は、共に、接地電位ＧＮＤと同電位となることは明らかである。
（ｄ）これらの点を踏まえると、補正発明と刊行物発明の相違点は、
　補正発明は、「電圧供給回路」からの電圧を用いて、「電源投入時」に「プレートライン」と「ビットライン」を、接地電位以外の所定電圧としているのに対して、刊行物発明は、「電圧供給回路」を用いるか否か明らかでなく、且つ、「電源投入時」に「プレートライン」と「ビットライン」の電圧を接地電位ＧＮＤとしている点で相違している。
（ｅ）そこで、この相違点について検討すると、刊行物１には、「ビット線・・・の電位を所定のレベルに設定して、強誘電体キャパシタに含まれる強誘電体膜に印加される電圧を強誘電体膜の分極反転が生じる最小電圧よりも小さい値」とする（００３８段落）こと、それによって、「負の基板電圧が発生し始めても・・・強誘電体キャパシタに含まれる強誘電体膜にはその抗電界を越える電界が印加されることはなく、強誘電体膜の分極方向が反転して記録されている不揮発性データが破壊されるという現象の発生が、抑制される。」（００３９段落）と記載されているから、強誘電体膜の分極方向が反転しないようにするために、ドライブ線（「プレートライン」に相当）とビット線（ビットラインに相当）との間には、強誘電体膜の分極方向が反転しない程度の電圧を印加することが開示され、また、ドライブ線とビット線に印加する電圧の具体的な例として、ドライブ線とビット線をともに接地電位ＧＮＤとして、同電位とすることも記載されている。そして、分極反転を起こさないようにするためには、ドライブ線とビット線との間の電位差（電圧）が問題になるのであって、個々の電位が問題とならないことは技術的に見て明らかであるから、ドライブ線とビット線の電位を同電位とする際に、個々の電位として接地電位以外の所定電圧を設定することは当業者が適宜選択しうる設計的事項に過ぎない。　
　そして、刊行物１の【００５４】段落「通常の書き込み・読み出し動作においては、ビット線やドライブ線の電位は従来技術においてと同様に制御され、電源投入時にはそれぞれＧＮＤレベルに設定される。」の記載から、刊行物発明の「ドライブ線ＤＬ」には、ドライブ線にＧＮＤレベルの電位を供給するための電圧供給回路が接続されることは明らかであるから、当該電圧供給回路によって電源投入時に供給される電圧を接地電位以外の所定電位とすることは当業者が容易になし得たものである。
　
　したがって、補正発明は、刊行物１に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項に規定する要件を満たさず、その特許出願の際、独立して特許を受けることができないから、特許法第１７条の２第５項により準用する同法第１２６条第５項の規定に適合しない。　
　
４．むすび
　以上のとおりであるから、補正後の請求項１ないし９に係る発明は、特許法第３６条第６項第２号に規定する要件を満たしておらず、また、仮に、補正後の請求項１に係る発明が、特許法第３６条第６項第２号に規定する要件を満たしているものとしても、補正後の請求項１に係る発明は、特許法第２９条第２項に規定する要件を満たさず、その特許出願の際、独立して特許を受けることができないから、本件補正は、特許法第１７条の２第５項により準用する同法第１２６条第５項の規定に適合しない。　
　よって、本件補正は、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明
　平成１６年１０月２１日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし９に係る発明は、平成１５年１０月１４日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし９に記載された事項により特定されるものであり、その請求項１に係る発明は、その請求項１に記載されている事項により特定される以下のとおりのものである。
　「【請求項１】　強誘電体膜を採用した記憶用キヤパシタと、ＭＯＳトランジスタとを有するメモリセルがマトリクス状に配列されたメモリセルアレイにおいて、
　同一行のＭＯＳトランジスタのゲートは同一のワード線に接続され、
　同一列のＭＯＳトランジスタのソースとドレインのいずれか一方が同一のビットラインに、他方が記憶用キヤパシタの一方の電極に接続され、
　記憶用キヤパシタのもう一方の電極はプレートラインに接続されており、
　行方向または列方向にプレートラインで複数個の記憶用キヤパシタが選択される構成をもち、
　電源投入時に、ワード線に接続されているＭＯＳトランジスタのゲートに所定の電圧を供給することによりＭＯＳトランジスタを活性化させビットラインと記憶用キヤパシタの一方の電極を接続することで、ＭＯＳトランジスタを介してビットラインと記憶用キヤパシタの電極を同電位にするゲート電圧供給手段と、
　電源投入時に、ビットラインとプレートラインを同電位にすることで記憶用キヤパシタの両極を同電位とする電位制御手段とを有し、
　電位制御手段は、電源投入時に発信される電源投入検出信号に基づいて、ビットラインとプレートラインに所定電圧を供給して双方を同電位にする電圧供給回路を有することを特徴とする半導体メモリ装置。」
　
第４．刊行物に記載された発明
　刊行物１に記載される事項は、「第２　（２−２−２）［刊行物に記載された発明］」に記載したとおりであり、刊行物１には、「第２　（２−２−２）［刊行物に記載された発明］」に記載した以下のとおりの刊行物発明が記載されている。
　「行デコーダ１、レベルシフト回路２、パワーオンリセット回路３、トランジスタ対８及び９を含んでいるワード線駆動回路１００を備え、
　ビット線に直交する行方向には、互いに平行な複数のワード線２８と互いに平行な複数のドライブ線ＤＬとが配置され、
　ワード線２８とドライブ線ＤＬとは、１本ずつ交互に配置されており、
　隣接するビット線ＢＬ及び相補ビット線／ＢＬの間には、複数のメモリセル２５が接続されており、
　これらのメモリセル２５は、ビット線ＢＬ及び／ＢＬとワード線２８及びドライブ線ＤＬとの交点に対応して、全体としてマトリクス状に配置されており、
　それぞれのメモリセル２５は、対向して配置されている２つの電極間に強誘電体膜が配されることによってそれぞれ形成されている２つの強誘電体キャパシタ２３及び２４と、それぞれの強誘電体キャパシタ２３及び２４とビット線ＢＬ及び相補ビット線／ＢＬとの間にそれぞれ接続されたＮチャネルＭＯＳトランジスタ２１及び２２と、を含んでおり、
　一方のＮチャネルＭＯＳトランジスタ２１のドレインはビット線ＢＬに、ゲートはワード線２８に、ソースはキャパシタ２３の一方の電極に、それぞれ接続され、
　他方のＮチャネルＭＯＳトランジスタ２２のドレインは相補ビット線／ＢＬに、ゲートはワード線２８に、ソースは強誘電体キャパシタ２４の一方の電極に、それぞれ接続されており、　
　それぞれの強誘電体キャパシタ２３及び２４の他方の電極は、ドライブ線ＤＬに接続されている強誘電体メモリであって、
　電源投入時から基板電圧が安定に発生し終えるまでの期間にワード線２８に選択的に所定の正の電圧を印加するパワーオンリセット回路３を更に備え、
　電源投入時には、ワード線２８及びドライブ線ＤＬは、どちらも接地電位ＧＮＤに接続されており、　
　電源投入時に、基板電圧が発生し始めてから十分に安定するまでの間に、パワーオンリセット回路３の作用によってワード線２８に選択的に正電圧を印加してワード線２８を立ち上げることによって、メモリセル２５に含まれるスイッチングトランジスタ２１，２２がオン状態になり、これを介してビット線ＢＬ，／ＢＬと強誘電体キャパシタ２３，２４の電荷蓄積ノードとが電気的に導通し、これによって、強誘電体キャパシタ２３，２４の電荷蓄積ノードの電位は、ビット線ＢＬ，／ＢＬと同電位にクランプされ、
　パワーオンリセット回路３の出力（所定の正の電位）がワード線２８に印加されている期間において、ビット線ＢＬ，／ＢＬ（具体的には、強誘電体キャパシタが接続されていないビット線）の電位を所定のレベルに設定して、強誘電体キャパシタ２３，２４に含まれる強誘電体膜に印加される電圧を強誘電体膜の分極反転が生じる最小電圧よりも小さい値に設定する手段を設け、
　ビット線ＢＬ，／ＢＬの電位を、例えば接地電位に設定し、
　上記プロセスにおいては、強誘電体キャパシタ２３，２４の電荷蓄積ノードの電位はビット線ＢＬ，／ＢＬと同じ電位（例えば接地電位）にクランプされることを特徴とする強誘電体メモリ。」
　
第５．対比
　本願の請求項１に係る発明（以下、「本願発明」という。）と刊行物発明とを対比する。
（ａ）刊行物発明の「対向して配置されている２つの電極間に強誘電体膜が配されることによってそれぞれ形成されている２つの強誘電体キャパシタ２３及び２４」は、本願発明の「強誘電体膜を採用した記憶用キャパシタ」に相当し、刊行物発明の「ＮチャネルＭＯＳトランジスタ２１及び２２」は、「ワード線２８」がハイレベルとなると導通して、「ビット線ＢＬ，／ＢＬ」と「強誘電体キャパシタ２３，２４の電荷蓄積ノード」との間を接続するものであり、本願発明の「ＭＯＳトランジスタ」に相当しているから、刊行物発明の「ＮチャネルＭＯＳトランジスタ２１及び２２」及び「強誘電体キャパシタ２３，２４」からなる刊行物発明の「メモリセル２５」は、本願発明の「メモリセル」に相当する。
（ｂ）刊行物発明の「これらのメモリセル２５は、ビット線ＢＬ及び／ＢＬとワード線２８及びドライブ線ＤＬとの交点に対応して、全体としてマトリクス状に配置されており」との構成から、刊行物発明では、「メモリセル２５」を「マトリクス状に配置」して、メモリセルアレイが構成されていることは明らかであって、刊行物発明は、本願発明の「強誘電体膜を採用した記憶用キヤパシタと、ＭＯＳトランジスタとを有するメモリセルがマトリクス状に配列されたメモリセルアレイ」に相当する構成を備えており、また、刊行物発明の「強誘電体メモリ」は、本願発明の「半導体メモリ装置」に相当する。
（ｃ）刊行物発明の「一方のＭＯＳトランジスタ２１のドレインはビット線ＢＬに、ゲートはワード線２８に、ソースは強誘電体キャパシタ２３の一方の電極に、それぞれ接続され」との構成及び図３から、刊行物発明において、同一行の「ＮチャネルＭＯＳトランジスタ２１，２２」のゲートが、同一の「ワード線２８」に接続されることは明らかであるから、刊行物発明は、本願発明の「同一行のＭＯＳトランジスタのゲートは同一のワード線に接続され」ることに相当する構成を備えている。
（ｄ）刊行物発明の「それぞれの強誘電体キャパシタ２３及び２４とビット線ＢＬ及び相補ビット線／ＢＬとの間にそれぞれ接続されたＮチャネルＭＯＳトランジスタ２１及び２２と、を含んでおり、　一方のＭＯＳトランジスタ２１のドレインはビット線ＢＬに、ゲートはワード線２８に、ソースは強誘電体キャパシタ２３の一方の電極に、それぞれ接続され」ること及び図３から、刊行物発明において、同一列のＭＯＳトランジスタのドレインが同一のビット線ＢＬに、他方が強誘電体キャパシタ２３及び２４の一方の電極に接続されることは明らかであるから、刊行物発明は、本願発明の「同一列のＭＯＳトランジスタのソースとドレインのいずれか一方が同一のビットラインに、他方が記憶用キヤパシタの一方の電極に接続され」に相当する構成を備えている。
（ｅ）本願発明の「プレートライン」は、「記憶用キャパシタ」の「電極」にドライブ電圧を供給するためのものであり、刊行物発明の「ドライブ線ＤＬ」も、「強誘電体キャパシタ２３及び２４」の「電極」にドライブ電圧を供給するためのものであるから、刊行物発明の「ドライブ線ＤＬ」は、本願発明の「プレートライン」に相当し、また、刊行物発明の「それぞれのキャパシタ２３及び２４の他方の電極は、ドライブ線ＤＬに接続されている」ことは、本願発明の「記憶用キヤパシタのもう一方の電極はプレートラインに接続されて」いることに相当する。
（ｆ）刊行物の図３より、刊行物発明の「ドライブ線ＤＬ」は、列方向に多数配列されていて、この「ドライブ線ＤＬ」と他の「ドライブ線ＤＬ」とによって、２個の「強誘電体キャパシタ２３及び２４」を選択できることは明らかであるから、刊行物発明は、本願発明の「行方向または列方向にプレートラインで複数個の記憶用キヤパシタが選択される構成をも」つことに相当する構成を備えている。
（ｇ）刊行物発明の「電源投入時に、基板電圧が発生し始めてから十分に安定するまでの間に、パワーオンリセット回路３の作用によってワード線２８に選択的に正電圧を印加してワード線２８を立ち上げることによって、メモリセル２５に含まれるスイッチングトランジスタ２１，２２がオン状態になり、これを介してビット線ＢＬ，／ＢＬと強誘電体キャパシタ２３，２４の電荷蓄積ノードとが電気的に導通し、これによって、強誘電体キャパシタ２３，２４の電荷蓄積ノードの電位は、ビット線ＢＬ，／ＢＬと同電位にクランプされ」ることは、本願発明の「電源投入時に、ワード線に接続されているＭＯＳトランジスタのゲートに所定の電圧を供給することによりＭＯＳトランジスタを活性化させビットラインと記憶用キヤパシタの一方の電極を接続することで、ＭＯＳトランジスタを介してビットラインと記憶用キヤパシタの電極を同電位にする」ことに相当しており、刊行物発明の「パワーオンリセット回路３」を備えた「ワード線駆動回路１００」は、本願発明の「ゲート電圧供給手段」に相当する。
（ｈ）刊行物発明の「パワーオンリセット回路３の出力（所定の正の電位）」は、電源投入時に、電源投入検出信号として出力されるから、本願発明の「電源投入時に発信される電源投入検出信号」に相当し、刊行物発明が「電源投入時に」「これによって、強誘電体キャパシタ２３，２４の電荷蓄積ノードの電位は、ビット線ＢＬ，／ＢＬと同電位にクランプされ、　パワーオンリセット回路３の出力（所定の正の電位）がワード線２８に印加されている期間において、ビット線ＢＬ，／ＢＬ（具体的には、強誘電体キャパシタが接続されていないビット線）の電位を所定のレベルに設定して、強誘電体キャパシタ２３，２４に含まれる強誘電体膜に印加される電圧を強誘電体膜の分極反転が生じる最小電圧よりも小さい値に設定する手段」を備えることは、本願発明が「電源投入時に、ビットラインとプレートラインを同電位にすることで記憶用キヤパシタの両極を同電位とする電位制御手段とを有し、　電位制御手段は、電源投入時に発信される電源投入検出信号に基づいて、ビットラインとプレートラインに、所定電圧を供給して双方を同電位にする電圧供給回路を有すること」に対応する。
　そして、刊行物発明の「ビット線ＢＬ，／ＢＬの電位を、例えば接地電位に設定し、上記プロセスにおいては、強誘電体キャパシタ２３，２４の電荷蓄積ノードの電位はビット線ＢＬ，／ＢＬと同じ電位（例えば接地電位）にクランプされること」及び「電源投入時には、ワード線２８及びドライブ線ＤＬは、どちらも接地電位ＧＮＤに接続されて」いることから、刊行物発明の「パワーオンリセット回路３の出力（所定の正の電位）がワード線２８に印加されている期間」においては、刊行物発明の「ドライブ線ＤＬ」の電位と「強誘電体キャパシタ２３，２４の電荷蓄積ノードの電位」は共に同電位となっていることは明らかであるから、刊行物発明には、電源投入時に、「ビット線ＢＬ，／ＢＬ」と「ドライブ線ＤＬ」を同電位にすることで「強誘電体キャパシタ２３，２４」の両極を同電位とする手段を有していることは明らかであり、この手段は、本願発明の電位制御手段に相当する。
　
　よって、本願発明と刊行物発明とは、
　「強誘電体膜を採用した記憶用キヤパシタと、ＭＯＳトランジスタとを有するメモリセルがマトリクス状に配列されたメモリセルアレイにおいて、
　同一行のＭＯＳトランジスタのゲートは同一のワード線に接続され、
　同一列のＭＯＳトランジスタのソースとドレインのいずれか一方が同一のビットラインに、他方が記憶用キヤパシタの一方の電極に接続され、
　記憶用キヤパシタのもう一方の電極はプレートラインに接続されており、
　行方向または列方向にプレートラインで複数個の記憶用キヤパシタが選択される構成をもち、
　電源投入時に、ワード線に接続されているＭＯＳトランジスタのゲートに所定の電圧を供給することによりＭＯＳトランジスタを活性化させビットラインと記憶用キヤパシタの一方の電極を接続することで、ＭＯＳトランジスタを介してビットラインと記憶用キヤパシタの電極を同電位にするゲート電圧供給手段と、
　電源投入時に、ビットラインとプレートラインを同電位にすることで記憶用キヤパシタの両極を同電位とする電位制御手段とを有し、
　電位制御手段は、電源投入検出信号に基づいて、ビットラインとプレートラインを同電位にすることを特徴とする半導体メモリ装置。」である点で一致し、以下の点で相違する。
　
　相違点
　本願発明は、「電源投入時に、ビットラインとプレートラインを同電位にすることで記憶用キヤパシタの両極を同電位とする電位制御手段とを有し、
　電位制御手段は、電源投入時に発信される電源投入検出信号に基づいて、ビットラインとプレートラインに、所定電圧を供給して双方を同電位にする電圧供給回路」を備えているのに対して、
　刊行物発明は、「電源投入時に、基板電圧が発生し始めてから十分に安定するまでの間に、パワーオンリセット回路３の作用によってワード線２８に選択的に正電圧を印加してワード線２８を立ち上げることによって、メモリセル２５に含まれるスイッチングトランジスタ２１，２２がオン状態になり、これを介してビット線ＢＬ，／ＢＬと強誘電体キャパシタ２３，２４の電荷蓄積ノードとが電気的に導通し、これによって、強誘電体キャパシタ２３，２４の電荷蓄積ノードの電位は、ビット線ＢＬ，／ＢＬと同電位にクランプされ、
　パワーオンリセット回路３の出力（所定の正の電位）がワード線２８に印加されている期間において、ビット線ＢＬ，／ＢＬ（具体的には、強誘電体キャパシタが接続されていないビット線）の電位を所定のレベルに設定して、強誘電体キャパシタ２３，２４に含まれる強誘電体膜に印加される電圧を強誘電体膜の分極反転が生じる最小電圧よりも小さい値に設定する手段を設け、
　ビット線ＢＬ，／ＢＬの電位を、例えば接地電位に設定し、
　上記プロセスにおいては、強誘電体キャパシタ２３，２４の電荷蓄積ノードの電位はビット線ＢＬ，／ＢＬと同じ電位（例えば接地電位）にクランプされること」との構成を備えている点。
　
第６．当審の判断
　以下、相違点について検討する。
（ａ）本願発明の「ビットラインとプレートラインに、所定電圧を供給して双方を同電位にする」ことの技術的意味は、発明の詳細な説明の【００５５】段落及び【００６０】段落を参照すると、「ＭＯＳトランジスタ」が導通している時に、「プレートライン」と「ビットライン」の電圧を同じ値とすると共に、「ビットラインとプレートライン」を接地電位以外の所定電圧とすることを意味する。
（ｂ）すなわち、本願発明の「ビットラインとプレートラインに、所定電圧を供給して双方を同電位にする」とは、「プレートライン」と「ビットライン」は、同電位であり、且つ、「プレートライン」と「ビットライン」は、共に、接地電位以外の所定電圧の値を有していることを意味する。
（ｃ）刊行物発明において、「電源投入時」には、「ドライブ線ＤＬ」は、「接地電位ＧＮＤに接続されて」いること及び「具体的には、ビット線ＢＬ，／ＢＬの電位を、例えば接地電位に設定」することから、刊行物発明において、「電源投入時」には、「ドライブ線ＤＬ」と「ビット線ＢＬ，／ＢＬの電位」は、共に、「接地電位ＧＮＤ」とされており、この状態で、「ワード線２８に接続されているＭＯＳトランジスタ２１，２２のゲートに所定の電圧を供給することによりＭＯＳトランジスタ２１，２２を活性化させビットラインＢＬ，／ＢＬと記憶用キヤパシタ２３，２４の一方の電極を接続」させると、刊行物発明において「ビットラインＢＬ，／ＢＬ」と「ドライブ線ＤＬ」とは、同電位となり、且つ、「ビットラインＢＬ，／ＢＬ」と「ドライブ線ＤＬ」は、共に、接地電位ＧＮＤと同電位となることは明らかである。
  （ｄ）これらの点を踏まえると、補正発明と刊行物発明の相違点は、
　補正発明は、「電圧供給回路」からの電圧を用いて、「電源投入時」に「プレートライン」と「ビットライン」を、接地電位以外の所定電圧としているのに対して、刊行物発明は、「電圧供給回路」を用いるか否か明らかでなく、且つ、「電源投入時」に「プレートライン」と「ビットライン」の電圧を接地電位ＧＮＤとしている点で相違している。
（ｅ）そこで、この相違点について検討すると、刊行物１には、「ビット線・・・の電位を所定のレベルに設定して、強誘電体キャパシタに含まれる強誘電体膜に印加される電圧を強誘電体膜の分極反転が生じる最小電圧よりも小さい値」とする（００３８段落）こと、それによって、「負の基板電圧が発生し始めても・・・強誘電体キャパシタに含まれる強誘電体膜にはその抗電界を越える電界が印加されることはなく、強誘電体膜の分極方向が反転して記録されている不揮発性データが破壊されるという現象の発生が、抑制される。」（００３９段落）と記載されているから、強誘電体膜の分極方向が反転しないようにするために、ドライブ線（「プレートライン」に相当）とビット線（ビットラインに相当）との間には、強誘電体膜の分極方向が反転しない程度の電圧を印加することが開示され、また、ドライブ線とビット線に印加する電圧の具体的な例として、ドライブ線とビット線をともに接地電位ＧＮＤとして、同電位とすることも記載されている。そして、分極反転を起こさないようにするためには、ドライブ線とビット線との間の電位差（電圧）が問題になるのであって、個々の電位が問題とならないことは技術的に見て明らかであるから、ドライブ線とビット線の電位を同電位とする際に、個々の電位として接地電位以外の所定電圧を設定することは当業者が適宜選択しうる設計的事項に過ぎない。　
　そして、刊行物１の【００５４】段落「通常の書き込み・読み出し動作においては、ビット線やドライブ線の電位は従来技術においてと同様に制御され、電源投入時にはそれぞれＧＮＤレベルに設定される。」の記載から、刊行物発明の「ドライブ線ＤＬ」には、ドライブ線にＧＮＤレベルの電位を供給するための電圧供給回路が接続されることは明らかであるから、当該電圧供給回路によって電源投入時に供給される電圧を接地電位以外の所定電位とすることは当業者が容易になし得たものである。
　
　よって、本願発明は、刊行物１に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　
第７．むすび　
　以上のとおりであるから、本願は、請求項２ないし９に係る発明は検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。