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　特願２００２−１５９９３３「ゲートアレイ半導体装置のレイアウト方法」拒絶査定不服審判事件〔平成１６年　１月　８日出願公開、特開２００４−　　６５１４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１４年５月３１日の出願であって、平成１５年８月１１日付けで拒絶理由が通知され、同年１０月１４日付けで意見書及び手続補正書が提出され、同年１２月２５日付けで最後の拒絶理由が通知され、平成１６年３月８日付けで意見書及び手続補正書が提出されたが、同年６月２１日付けで、平成１６年３月８日付け手続補正が却下されるとともに、拒絶査定がなされ、これに対し、同年７月２９日に拒絶査定に対する審判請求がなされるとともに、同日付で手続補正書が提出され、その後当審において、平成１７年８月９日付けで審尋がなされ、同年１０月１７日に回答書が提出されたものである。
　
２．平成１６年７月２９日付けの手続補正（以下、「本件補正」という。）について
［補正却下の決定の結論］
　平成１６年７月２９日付けの手続補正を却下する。
［理由］
（１）本件補正の内容
　本件補正は、補正前の特許請求の範囲の請求項１ないし請求項５を、補正後の特許請求の範囲の請求項１ないし請求項４と補正するとともに、明細書の【０００７】段落及び【０００８】段落を補正するものであって、補正後の請求項１に係る発明は以下のとおりである。
「【請求項１】　ゲートアレイ半導体装置のレイアウト方法であって，
　第１のＰチャネル型ＭＯＳトランジスタと，第１のＮチャネル型ＭＯＳトランジスタとを，第１のゲートを共有，もしくは分離して配置し，
　第２のＰチャネル型ＭＯＳトランジスタと，第２のＮチャネル型ＭＯＳトランジスタとを，第２のゲートを共有，もしくは分離して配置し，
　前記第１のゲートは，順に，第１の直線部と，前記第１の直線部の延在する方向に対して前記第２のゲート側に４５°折り曲がる第１の折曲部と，第２の直線部と，前記第２の直線部の延在する方向に対して前記第２のゲートとは反対側に４５°折り曲がる第２の折曲部と，第３の直線部とを有し，
　前記第２のゲートは，順に，第１の直線部と，前記第１の直線部の延在する方向に対して前記第１のゲート側に４５°折り曲がる第１の折曲部と，第２の直線部と，前記第２の直線部の延在する方向に対して前記第１のゲートとは反対側に４５°折り曲がる第２の折曲部と，第３の直線部とを有し，
　前記第１，第２のゲート上コンタクト，前記第１，第２のＰチャネル型ＭＯＳトランジスタ，および，前記第１，第２のＮチャネル型ＭＯＳトランジスタ上のコンタクト（ＭＯＳトランジスタ上コンタクト）の一部を，前記第１，第２のＰチャネル型ＭＯＳトランジスタ，および，前記第１，第２のＮチャネル型ＭＯＳトランジスタのグリッドから外して配置し，
　前記コンタクトに接続された第１のメタル引出線をグリッド上に配置し，
　その後，第２のメタル引出線を前記第１のメタル引出線に接続し，
　前記ＭＯＳトランジスタ上コンタクトを配置する際に，前記ＭＯＳトランジスタ上コンタクトと前記第１，第２のゲートとの間隔がゲート−コンタクト間隔違反を起こさない間隔になるように，かつ，前記ＭＯＳトランジスタ上コンタクトとアクティブエッジとの間隔が余裕違反を起こさない間隔になるようにレイアウトし，
　前記第１，第２のゲート間，もしくは前記第１，第２のゲートのそれぞれの外側に，前記第１，第２のＰチャネル型ＭＯＳトランジスタの突き出し部，および，前記第１，第２のＮチャネル型ＭＯＳトランジスタの突き出し部を設け，
　ＮＯＲゲートを含むゲートアレイ半導体装置のレイアウトを行うことを特徴とする，ゲートアレイ半導体装置のレイアウト方法。」
　ここで、補正後の請求項１に係る発明は、補正前の請求項１及び請求項３に記載された発明特定事項を全て含むことから、補正前の請求項１を引用する補正前の請求項３に係る発明を補正したものと認められる。
　
（２）本件補正の内容の整理
　補正後の請求項１についての主な補正内容を、以下に整理する。
補正事項１
　補正前の請求項３の「前記第１，第２のゲート上コンタクト，前記第１，第２のＰチャネル型ＭＯＳトランジスタ，および，前記第１，第２のＮチャネル型ＭＯＳトランジスタ上のコンタクトの一部」を、補正後の請求項１の「前記第１，第２のゲート上コンタクト，前記第１，第２のＰチャネル型ＭＯＳトランジスタ，および，前記第１，第２のＮチャネル型ＭＯＳトランジスタ上のコンタクト（ＭＯＳトランジスタ上コンタクト）の一部」と補正し、
　補正前の請求項３に「前記ＭＯＳトランジスタ上コンタクトを配置する際に，前記ＭＯＳトランジスタ上コンタクトと前記第１，第２のゲートとの間隔がゲート−コンタクト間隔違反を起こさない間隔になるように，かつ，前記ＭＯＳトランジスタ上コンタクトとアクティブエッジとの間隔が余裕違反を起こさない間隔になるようにレイアウトし，」という発明特定事項を追加すること。
補正事項２
　補正前の請求項３に「ＮＯＲゲートを含むゲートアレイ半導体装置のレイアウトを行う」という発明特定事項を追加すること。
　
（３）本件補正についての検討
（３−１）補正の目的の適否について
［補正事項１について］
　後段の発明特定事項を考慮して、「前記第１，第２のＰチャネル型ＭＯＳトランジスタ，および，前記第１，第２のＮチャネル型ＭＯＳトランジスタ上のコンタクト」の後に「（ＭＯＳトランジスタ上コンタクト）」との記載を加えることは、請求項の限定的減縮に該当する。しかしながら、補正前の請求項３に記載された発明には、ＭＯＳトランジスタ上コンタクトと第１，第２のゲートとの間隔や、ＭＯＳトランジスタ上コンタクトとアクティブエッジとの間隔については何ら記載されていない。よって、補正後の請求項１において「前記ＭＯＳトランジスタ上コンタクトと前記第１，第２のゲートとの間隔がゲート−コンタクト間隔違反を起こさない間隔になるように」との、ＭＯＳトランジスタ上コンタクトと第１，第２のゲートとの間隔を限定する事項を追加することや、「前記ＭＯＳトランジスタ上コンタクトとアクティブエッジとの間隔が余裕違反を起こさない間隔になるように」との、ＭＯＳトランジスタ上コンタクトとアクティブエッジとの間隔を限定する事項を追加することは、補正前の請求項３に記載された発明の発明特定事項を限定するものには該当しない。
　そうすると、補正事項１についての補正は、平成１８年改正前特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮（第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するもの）を目的とするものには該当せず、かつ、請求項の削除を目的とするものにも、誤記の訂正を目的とするものにも、明りょうでない記載の釈明を目的とするものにも該当しない。
　したがって、補正事項１についての補正は、平成１８年改正前特許法第１７条の２第４項に規定する要件を満たしていない。
［補正事項２について］
　補正事項２についての補正によって、補正後の請求項１は「ＮＯＲゲートを含むゲートアレイ半導体装置」という発明特定事項を有するようになった。しかし、ゲートアレイ半導体装置の論理を限定することは、補正前の請求項３の発明特定事項（ゲートの形状、コンタクトとグリッドとの関係、第１のメタル引出線とグリッドとの関係、ゲートと突き出し部の関係など）のいずれを概念的に下位にするものでもない。また、「ＮＯＲゲートを含むゲートアレイ半導体装置」が「ゲートアレイ半導体装置」の下位概念化であるとしても、この補正により、補正後の請求項１に係る発明には「外部からの通過グリッド数の増加を図る」という新たな課題が追加されることとなり、この補正後の発明の課題は、「基本セルの領域を圧縮する」という補正前の発明の課題を概念的に下位にしたものでも、同種のものでもないから、補正前後の発明の解決しようとする課題は同一ではない。
　そうすると、補正事項２についての補正は、平成１８年改正前特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮（第３６条第５項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであつて、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるもの）を目的とするものには該当せず、かつ、請求項の削除を目的とするものにも、誤記の訂正を目的とするものにも、明りょうでない記載の釈明を目的とするものにも該当しない。
　したがって、補正事項２についての補正は、平成１８年改正前特許法第１７条の２第４項に規定する要件を満たしていない。
　
（３−２）独立特許要件の検討
　上記（３−１）で検討したとおり、上記補正事項１及び２についての補正を含む本件補正は、補正の目的に関する要件を満たしていないが、仮に、本件補正に係る請求項１についての補正が、平成１８年改正前特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮に該当しているものとして、本件補正後の請求項１に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることができるものであるか否か、すなわち、平成１８年改正前特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか否かについても、さらに検討する。
　
（３−２−１）補正後の発明
　本件補正後の請求項１に係る発明（以下、「補正発明」という。）は、上記「２．［理由］（１）本件補正の内容」に記載したとおりである。
　
（３−２−２）刊行物に記載された発明
刊行物１．　特開２００１−３６０５０号公報
　原査定の拒絶の理由に引用され、本願の出願日前に日本国内において頒布された刊行物である特開２００１−３６０５０号公報（以下、「刊行物１」という。）には、図１とともに以下の事項が記載されている。（なお、下線は、強調のため本審決において付加したもの。）
「【００３６】図１は、本発明の基本セルの一実施例のレイアウト図である。図示例の
基本セルは、ゲートアレイ方式の半導体集積回路で用いられるもの
「【００３７】各々の基本セル１０（１０ａ，１０ｂ）は、図中上側から順番に、それぞれチャンネル幅の異なる２つのＰ型トランジスタ１２ａ，１２ｂ（１２）と、Ｎ型トランジスタ１４とによって構成されている。これらのＰ型およびＮ型トランジスタ１２，１４を構成する
Ｐ型およびＮ型アクティブ領域１６，１８の上には、２本の共通のゲート電極２０ａ，２０ｂが配置されている。Ｐ型およびＮ型アクティブ領域の、ゲート電極の両側には、それぞれＮ型およびＰ型拡散領域が形成される。これらの拡散領域が、トランジスタのソースおよびドレインを構成する。
「【００３９】各々の基本セル１０において、
２本のゲート電極２０ａ，２０ｂは、Ｐ型およびＮ型アクティブ領域１６，１８上の途中でそれぞれ反対の方向に４５°ずつ２回折り曲げられながら
「【００４１】各トランジスタ１２，１４，２２の拡散領域は、各々１つのコンタクト３０のみを配置可能なサイズである。すなわち、各々１つの端子接続箇所を有する。これらの拡散領域は、それぞれの１つのコンタクト３０を介して、その上層のメタル１配線層に形成された配線３２に接続されている。そして、このコンタクト３０の配置を、例えば図１５に示す従来の基本セルでは、左右方向に直線的に並べていたところを上下にずらして互い違いに配置することにより、基本セル１０ａ，１０ｂの左右方向の寸法（幅）を縮小可能にしている。具体的には、同一の０．２５μｍルール製造プロセスの使用を前提にして、図１５の従来の基本セルの幅が３．１２μｍであるのに対して、図１の基本セルの幅は２．６４μｍと、約１５％縮小されている。
【００４２】すなわち、例えば、図１の一番上のＰ型トランジスタでは、図の上側において、２本のゲート電極の外側の拡散領域へのコンタクトが配置されている。一方、２本のゲート電極に挟まれた拡散領域へのコンタクトは、図の下側にずれた位置に設けられている。外側の拡散領域へのコンタクトが配置された部分においては、２本のゲート電極間の距離が短くなっており、その間に挟まれた拡散領域には、ゲート電極とコンタクトの間でショートを発生しないために必要な間隔を保って、コンタクトを配置することはできない。一方ゲート電極に挟まれた拡散領域へのコンタクトが配置された部分においては、２本のゲート電極間の距離が広げられており、その間にコンタクトを配置することが可能である。しかし、拡散領域の外縁とゲート電極との間隔が狭く、ゲート電極の外側へは、ゲートに対してショートを発生しないために必要な間隔と、拡散領域に対して必要なマージンとの両方を保ってコンタクトを配置することはできない。」
「【００４３】これらの、トランジスタの端子にコンタクトで接続されたメタル１配線層の配線３２は、他のトランジスタの端子には接続されておらず、それだけでは回路を構成しない。後から述べるように、これらのメタル１配線層に形成された配線と、さらに上層の配線層に形成される配線とがヴィアを介して接続され、この、上層の配線を通じてトランジスタ間の接続が形成され、回路が構成される。すなわち、メタル１配線層の配線は、トランジスタの端子をメタル１配線層に引き出し、上層の配線と接続可能にする機能を有している。この意味で、
これらメタル１配線層に形成された、トランジスタの端子にコンタクトを介して接続された配線を「端子配線」と呼ぶ。
「【００４５】図１に黒い点（・）で示されたのは、ヴィア１を配置することが可能な位置を示す配置グリッド点３４である。メタル２配線およびメタル３配線も、この配置グリッド点間を結ぶように配置される。また、メタル２配線とメタル３配線とを接続するヴィア２も、この配置グリッド点３４上に配置される。
【００４６】
トランジスタ１２，１４，２２の拡散領域に１つのコンタクト３０を介して接続された端子配線３２は、配置グリッド点３４を少なくとも１つ、好ましくは複数含み
メタル２配線層に形成する回路配線を端子配線３２に接続する
「【００５１】配置グリッド点３４のピッチは、半導体集積回路を製造するために使用するプロセス技術によって決められる。例えば、ヴィア１が設けられたメタル１配線相互間、および、ヴィア１によって接続されたメタル２配線相互間でショートが起きないことを保証できる最小の間隔に等しくする。これに対して
コンタクト３０は、図１５に示された従来の基本セルの場合と同様に、例えば、ゲート電極とコンタクトとのショートが発生しないように配置される。従って、ヴィア１の配置グリッド点３４とコンタクトが配置可能な位置とは必ずしも一致しない。
【００５２】この結果、
トランジスタ１２，１４，２２のゲート、ソースおよびドレイン端子に設けられたコンタクト３０
　
　ここで、刊行物１には「ゲートアレイ方式の半導体集積回路」のみならず、そのレイアウト方法が記載されているのは明らかである。したがって、刊行物１には以下の発明（以下、「刊行物発明」という。）が記載されている。
「ゲートアレイ方式の半導体集積回路のレイアウト方法であって、
　Ｐ型およびＮ型アクティブ領域１６，１８の上には、２本の共通のゲート電極２０ａ，２０ｂが配置され、Ｐ型およびＮ型アクティブ領域の、ゲート電極の両側には、それぞれトランジスタのソースおよびドレインを構成するＮ型およびＰ型拡散領域が形成され、
　２本のゲート電極２０ａ，２０ｂは、Ｐ型およびＮ型アクティブ領域１６，１８上の途中でそれぞれ反対の方向に４５°ずつ２回折り曲げられ、
　トランジスタ１２，１４のゲート、ソースおよびドレイン端子に設けられたコンタクト３０を、配置グリッド点３４とは必ずしも一致しないで配置し、
　トランジスタ１２，１４の拡散領域に１つのコンタクト３０を介して接続され、メタル１配線層に形成された端子配線３２は、配置グリッド点３４を少なくとも１つ含み、
　メタル２配線層に形成する回路配線を端子配線３２に接続し、
コンタクト３０は、ゲート電極とコンタクトとのショートが発生しないように配置されるゲートアレイ方式の半導体集積回路のレイアウト方法。」
　
刊行物２．　特開平８−２１３５７４号公報
　原査定の拒絶の理由に引用され、本願の出願日前に日本国内において頒布された刊行物である特開平８−２１３５７４号公報（以下、「刊行物２」という。）には、図１及び図２とともに以下の事項が記載されている。
「【００２０】
【発明の実施の形態】１９８６年にアディソン・ウェズリー（Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ）社から出版されたＮ．Ｈ．Ｅ．ウェスト（Ｎ．Ｈ．Ｅ．  Ｗｅｓｔｅ）及びＫ．エシュラギアン（Ｋ．  Ｅｓｈｒａｇｈｉａｎ）による「ＣＭＯＳ  ＶＬＳＩ設計原理（Ｐｒｉｎｃｉｐｌｅｓ  ｏｆ  ＣＭＯＳ  ＶＬＳＩ  Ｄｅｓｉｇｎ）」の２４２ページの図６．２．ｃ．に記載されている如き従来技術のゲートアレイ装置の一部を図示した図１を参照する。該図１に示したのは２ゲート論理セル１２のコラム１０であり、該コラム１０に沿った前記論理セル１２のピッチをＰとする。」
「【００２３】本発明の好適な実施例に従って構成され且つ作動するゲートアレイ装置の一部を図示した図２を参照する。該図２には２ゲート論理セル３２のコラム３０が示されており、該コラム３０に沿った論理セル３２のピッチをＱとする。」
「【００２５】２乃至３個のサイト（図１）がコラムに沿って論理セル１２の両側に並列に配置された従来の技術とは対照的に、本発明においては、論理セルの両側にそれより少数の接点サイトが配置され、且つ、それらが非ジグザグ配列に配置されている点に留意する必要がある。図２において明白に分かるジグザグ配置によればコラム３０に沿って３個の領域３４を有する論理セルのピッチＱはピッチＰ（図１）より短い。更に、ピッチＱは従来の技術の領域１４の長さの３倍とコラム１０に沿ったゲート１６を合わせた長さより短い。
【００２６】更に、従来の技術においては、導電ゲート１６が概ねコラム１０に垂直な直線に沿って伸長しているが、本発明のゲートアレイでは導電ゲート３６は多数の曲がり部を含んで接点サイト４０がジグザグの配列になるように収容している点に留意する必要がある。」
　また、図２には、一方の導電ゲート３６は、順に、第１の直線部と、第１の直線部の延在する方向に対して他方の導電ゲート３６側に折り曲がる第１の折曲部と、第２の直線部と、前記第２の直線部の延在する方向に対して他方の導電ゲート３６とは反対側に折り曲がる第２の折曲部と、第３の直線部とを有しており、また、それに対応する他方の導電ゲート３６は、一方の導電ゲートと対象の形状、すなわち、順に、第１の直線部と、第１の直線部の延在する方向に対して一方の導電ゲート３６側に折り曲がる第１の折曲部と、第２の直線部と、前記第２の直線部の延在する方向に対して一方の導電ゲート３６とは反対側に折り曲がる第２の折曲部と、第３の直線部とを有することが図示されている。
　
刊行物３．　特開平７−２０２１４４号公報
　原査定の拒絶の理由に引用され、本願の出願日前に日本国内において頒布された刊行物である特開平７−２０２１４４号公報（以下、「刊行物３」という。）には、図３、図６とともに以下の事項が記載されている。
「【０００２】
【従来の技術】ゲートアレイは半導体ウエーハ内にＭＯＳＦＥＴ回路を提供するために、ＶＬＳＩ集積回路チップ内に用いられる。ＭＯＳゲートアレイは、チャネルによって分離されたＭＯＳトランジスタのソースとドレンのアレイで構成され、その上には、チャネルの伝導率、ひいてはトランジスタの状態を制御するためのゲートが形成されている。これらのゲートのアレイ（及びそのソースとドレン）は他の適切な素子に対し導電配線によって接続された場合にのみ機能可能となる。」
「【００２８】図３は図１に示すセル１０より更に高い対称性を備えたコアセル１００を示す。図１の従来構造が８個のトランジスタを必要とするのに対し、図３に示す実施例のゲートアレイコアセル１００は、４個のトランジスタ１２０ａ〜１２０ｂ及び１４０ａ〜１４０ｂを有する。」
「【００３７】図６は本発明に基づくコアセル４００を示す。図３に示すコアセルに対応する部分は図６においても同一であり、同一名称を用いて示す。接点部分５０１はコアセル４００内の他の部分への接続に影響を及ぼすことなく、線１４１を介して協働する基板タップとの直接接続を促進する。コアセル４００は接点部分５０１内に別の接点１９１を備えた拡張部１８１を有する。より詳細には、部分２７３に位置する複数の接点を別の目的に使用することが可能である。本実施例では、拡張部１８１は接点部分５０１の一部を形成している。接点１９１への接続がセルの活性部分５００，６００への他の接続を阻害することを防止するために、拡張部１８１は外側に向かって延出している。拡張部１８１はトランジスタ２２０ａ、２２０ｂ、２４０ａ及び２４０ｂの各端部に対し実質的に隣接して配置されている。拡張部１８１はセルの配線を改善する別の接点を提供する。換言するならば、ゲートの使用を改善するためにセルを更に有効にデザインすることが可能である。この結果、部分２７３に位置する複数の接点を他の目的に使用することが可能である。
【００３８】拡張部１８１の使用により、従来のゲートアレイが必要とする内部アーキテクチャ内の接続に影響を及ぼすことなく、接点部分５０１から電源線またはアース線への接続を形成することが可能である。これによりゲートアレイ内における配線の複雑さが緩和されるとともに、更に密度の高い構造が提供される。」
　また、図６には、ｐ型トランジスタ２２０ａ，２２０ｂとｎ型トランジスタ２４０ａ，２４０ｂのそれぞれの間に、接点部分５０１の一部を形成している拡張部１８１を有するコアセル４００が図示されている。
　
刊行物４．　特開２００１−６８６５３号公報
　本願の出願日前に日本国内において頒布された刊行物である特開２００１−６８６５３号公報（以下、「刊行物４」という。）には、図１、図４ないし図５とともに以下の事項が記載されている。
「【０００３】例えば、図５に示すように、マスタスライス方式の半導体集積回路に搭載されている一般的な基本セル１００は、Ｐ型ＭＯＳトランジスタのゲート電極１０１，１０２、ドレイン端子又はソース端子となるＰ型不純物拡散領域１０３、Ｎ型ＭＯＳトランジスタのゲート電極１０４，１０５、ドレイン端子又はソース端子となるＮ型不純物拡散領域１０６、及び二本の電源配線領域１０７，１０８を有して構成されている。」
「【００２５】図１に示すように、この実施形態の半導体集積回路において、その半導体基板に形成された基本セル１０上には、例えばポリシリコンからなるＰ型ＭＯＳトランジスタのゲート電極１１，１２、及びＮ型ＭＯＳトランジスタのゲート電極１４，１５が設けられている。各ゲート電極１１，１２，１４，１５の端部は幅広になっており、コンタクトホールを介してのメタル配線との接続などに使用される。また、同基本セル１０にあって、上記ゲート電極１１，１２の下部にはＰ型不純物拡散領域１３が形成され、上記ゲート電極１４，１５の下部にはＮ型不純物拡散領域１６が形成されている。同図１に示されるように、本実施形態にあって、これらＰ型及びＮ型不純物拡散領域１３，１６は、それぞれ延出部（延出領域）１３ａ，１６ａを有してその全体が平面から見て凸状に形成されており、それら延出部１３ａ，１６ａの先端部がそれぞれ当該基本セル１０の両端部に設けられている電源配線領域１７，１８の下部に位置するようになっている。」
「【００３２】・上記実施形態の基本セル１０では、Ｐ型及びＮ型不純物拡散領域１３，１６を凸状に形成したが、図４に示すようにＰ型及びＮ型不純物拡散領域の形状を変更してもよい。図４（ａ）に示す基本セル３０では、Ｐ型及びＮ型不純物拡散領域３３，３６の全体を平面から見てＬ字状に形成した。図４（ｂ）に示す基本セル４０では、Ｐ型及びＮ型不純物拡散領域４３，４６の全体を平面から見て凹状に形成した。図４（ｃ）に示す基本セル５０では、Ｐ型及びＮ型不純物拡散領域４３，４６の全体を平面から見て略山字状に形成した。これらの基本セル３０，４０，５０でも、各不純物拡散領域の延出部の先端部には、コンタク部（コンタクトホール）Ｃを介して電源配線領域１７，１８に敷設される電源配線（メタル１層配線）と電気的に接続される。」
　また、図１には、Ｐ型ＭＯＳトランジスタのゲート電極１１，１２、及びＮ型ＭＯＳトランジスタのゲート電極１４，１５のそれぞれの間に、Ｐ型及びＮ型不純物拡散領域１３，１６がそれぞれ有する延出部（延出領域）１３ａ，１６ａが形成されていることが図示されている。
　
刊行物５．　特開２００１−３３８９８９号公報
　原査定の拒絶の理由に引用され、本願の出願日前に日本国内において頒布された刊行物である特開２００１−３３８９８９号公報（以下、「刊行物５」という。）には、図６とともに以下の事項が記載されている。
「【００３０】・また、同じくゲート幅の異なる３種類のトランジスタを設けた基本セルは、図６（ａ）〜図６（ｃ）に例示する態様をもって実現することもできる。すなわちここでは、基本セル２００Ｓと同様の基本セル２００Ｓ’に加えて、それよりゲート幅の大きなトランジスタを設けた２種類の基本セル２００Ｍ’及び２００Ｌ’を備えた構成となる。ここで、基本セル２００Ｍ’は、２度にわたり４５°屈曲されることで、配線領域間を結ぶ線分に対し４５°屈曲した領域の分だけゲート幅を稼いだゲート電極が形成されたトランジスタを備える。」
「【００３２】・以上、本発明にかかる半導体集積回路をマスタスライス方式のゲートアレイに適用する場合について述べたが、本発明の半導体集積回路としては、これに限られず、ゲート幅を調整したい任意の半導体集積回路に適用することができる。」
  　
刊行物６．　特開平８−１８１２１６号公報
　原査定の拒絶の理由に引用され、本願の出願日前に日本国内において頒布された刊行物である特開平８−１８１２１６号公報（以下、「刊行物６」という。）には、以下の事項が記載されている。
「【０００２】
【従来の技術】半導体集積回路（以下ＬＳＩと呼ぶ）の論理回路は、インバータ、ＮＡＮＤゲート、ＮＯＲゲート等の論理ゲートや、フリップフロップ回路等のように数ゲートから数十ゲート規模の論理的にまとまりのある機能ブロックから構成される。」
　
（３−２−３）　対比・判断
　補正発明と刊行物発明とを対比する。
（ａ）刊行物発明の「ゲートアレイ方式の半導体集積回路」は補正発明の「ゲートアレイ半導体装置」に相当する。
（ｂ）刊行物発明は「Ｐ型およびＮ型アクティブ領域の、ゲート電極の両側には、それぞれトランジスタのソースおよびドレインを構成するＮ型およびＰ型拡散領域が形成され」ているのであるから、Ｐ型アクティブ領域にはＮチャネル型電界効果トランジスタが、Ｎ型アクティブ領域にはＰチャネル型電界効果トランジスタがそれぞれ形成されていることは明らかである。
（ｃ）刊行物発明の「ゲート電極」は補正発明の「ゲート」に相当する。
（ｄ）刊行物発明は「Ｐ型およびＮ型アクティブ領域１６，１８の上には、２本の共通のゲート電極２０ａ，２０ｂが配置され」ているのであるから、上記（ｂ）を参照すると、刊行物発明は、Ｐチャネル型電界効果トランジスタと、Ｎチャネル型電界効果トランジスタとを、ゲート電極を共通させて配置しており、ゲート電極を共通させて配置したＰチャネル型電界効果トランジスタと、Ｎチャネル型電界効果トランジスタとの対は２つ存在することが明らかである。そして、上記（ｃ）を参照すると、刊行物発明のゲート電極を「共通」させて配置することは、補正発明のゲートを「共有」して配置することに相当し、補正発明の「ゲートを共有，もしくは分離して配置し，」との択一的記載の少なくとも一方を満たす。よって、刊行物発明の「Ｐ型およびＮ型アクティブ領域１６，１８の上には、２本の共通のゲート電極２０ａ，２０ｂが配置され、Ｐ型およびＮ型アクティブ領域の、ゲート電極の両側には、それぞれトランジスタのソースおよびドレインを構成するＮ型およびＰ型拡散領域が形成され」ることは、補正発明の「第１のＰチャネル型」「トランジスタと，第１のＮチャネル型」「トランジスタとを，第１のゲートを共有，もしくは分離して配置し，　第２のＰチャネル型」「トランジスタと，第２のＮチャネル型」「トランジスタとを，第２のゲートを共有，もしくは分離して配置し」ていることに相当する。
（ｅ）刊行物発明においては、「２本のゲート電極２０ａ，２０ｂは、Ｐ型およびＮ型アクティブ領域１６，１８上の途中でそれぞれ反対の方向に４５°ずつ２回折り曲げられ」ているのであるから、刊行物発明の「ゲート電極」はＰ型アクティブ領域１６上及びＮ型アクティブ領域１８上の２箇所で「４５°」「折り曲」がる折曲部を有することは明らかである。よって、上記（ｃ）を参照すると、刊行物発明の「２本のゲート電極２０ａ，２０ｂは、Ｐ型およびＮ型アクティブ領域１６，１８上の途中でそれぞれ反対の方向に４５°ずつ２回折り曲げられ」ることは、補正発明の「前記第１のゲートは，」「４５°折り曲がる第１の折曲部と，」「４５°折り曲がる第２の折曲部と，」「を有し，　前記第２のゲートは，」「４５°折り曲がる第１の折曲部と，」「４５°折り曲がる第２の折曲部と，」「を有し」ていることに相当する。
（ｆ）補正発明において「前記第１，第２のＰチャネル型ＭＯＳトランジスタ，および，前記第１，第２のＮチャネル型ＭＯＳトランジスタのグリッド」とは、本願明細書の「未説明の符号６は，基本セルのグリッド（Ｇｒｉｄ）を示す。ここでグリッドはゲートアレイ上の配置配線における配線引出点であり，」（【００１８】段落）及び「基本セル２００は，図１に示したように，第１の実施の形態における基本セル１００に対して，コンタクト７１〜７３がＰＭＯＳトランジスタＰ１，Ｐ２上，およびＮＭＯＳトランジスタＮ１，Ｎ２上にグリッド６から外れて配置されている。」（【００２５】段落）との記載から、基本セルのグリッドのうちＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ上に配置されているものを意味するものと解される。そして、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ上に配置されている基本セルのグリッド、すなわち「前記第１，第２のＰチャネル型ＭＯＳトランジスタ，および，前記第１，第２のＮチャネル型ＭＯＳトランジスタのグリッド」は、ゲートアレイ上の配置配線における配線引出点と共通である。
　一方、刊行物１には、図１とともに、「図１に黒い点（・）で示されたのは、ヴィア１を配置することが可能な位置を示す配置グリッド点３４である。メタル２配線およびメタル３配線も、この配置グリッド点間を結ぶように配置される。また、メタル２配線とメタル３配線とを接続するヴィア２も、この配置グリッド点３４上に配置される。」（【００４５】段落）と記載されているのであるから、刊行物発明の「配置グリッド点３４」は、トランジスタ上において配線におけるヴィアを配置することが可能な位置を意味しており、補正発明の「グリッド」と実質的に同等の機能を有するものである。よって、上記（ｄ）を参照すると、刊行物発明の「配置グリッド点３４」は補正発明の「前記第１，第２のＰチャネル型」「トランジスタ，および，前記第１，第２のＮチャネル型」「トランジスタのグリッド」に相当する。
（ｇ）上記（ｄ）を参照すると、刊行物発明ではゲート電極は２つ存在しているのであるから、刊行物発明の「トランジスタ１２，１４のゲート」「端子に設けられたコンタクト３０」は、補正発明の「前記第１，第２のゲート上コンタクト」に相当する。また、刊行物発明の「トランジスタ１２，１４の」「ソースおよびドレイン端子に設けられたコンタクト３０」は、トランジスタ上に設けられることは技術常識であるから、上記（ｂ）及び（ｄ）を参照すると、刊行物発明の「トランジスタ１２，１４の」「ソースおよびドレイン端子に設けられたコンタクト３０」は、補正発明の「前記第１，第２のＰチャネル型」「トランジスタ，および，前記第１，第２のＮチャネル型」「トランジスタ上のコンタクト（」「トランジスタ上コンタクト）」に相当する。そして、刊行物発明において「コンタクト３０を、配置グリッド点３４とは必ずしも一致しないで配置し」たときには、コンタクト３０の一部を配置グリッド点３４から外して配置することは明らかである。よって、上記（ｆ）を参照すると、刊行物発明の「トランジスタ１２，１４のゲート、ソースおよびドレイン端子に設けられたコンタクト３０を、配置グリッド点３４とは必ずしも一致しないで配置し」ていることは、補正発明の「前記第１，第２のゲート上コンタクト，前記第１，第２のＰチャネル型」「トランジスタ，および，前記第１，第２のＮチャネル型」「トランジスタ上のコンタクト（」「トランジスタ上コンタクト）の一部を，前記第１，第２のＰチャネル型」「トランジスタ，および，前記第１，第２のＮチャネル型」「トランジスタのグリッドから外して配置し」ていることに相当する。
（ｈ）刊行物発明においては「端子配線３２」は「メタル１配線層に形成され」ているのであるから、刊行物発明の「端子配線３２」はメタル配線であることは明らかであり、補正発明の「第１のメタル引出線」に相当する。
（ｉ）刊行物発明においては、「端子配線３２」は「１つのコンタクト３０を介して」「トランジスタ１２，１４の拡散領域に」「接続され」ているのであるから、刊行物発明の「端子配線３２」は「コンタクト３０」に接続されていると言える。また、刊行物発明においては、「端子配線３２は、配置グリッド点３４を少なくとも１つ含」んでいるのであるから、「端子配線３２」を「配置グリッド点３４」上に配置していると言える。よって、上記（ｆ）及び（ｈ）を参照すると、刊行物発明の「トランジスタ１２，１４の拡散領域に１つのコンタクト３０を介して接続され、メタル１配線層に形成された端子配線３２は、配置グリッド点３４を少なくとも１つ含」むことは、補正発明の「前記コンタクトに接続された第１のメタル引出線をグリッド上に配置し」ていることに相当する。
（ｊ）刊行物発明においては「回路配線」は「メタル２配線層に形成」されているのであるから、刊行物発明の「回路配線」はメタル配線であることは明らかであり、補正発明の「第２のメタル引出線」に相当する。よって、上記（ｈ）を参照すると、刊行物発明の「メタル２配線層に形成する回路配線を端子配線３２に接続し」ていることは、補正発明の「その後，第２のメタル引出線を前記第１のメタル引出線に接続し」ていることに相当する。
（ｋ）刊行物発明の「コンタクト３０」のうち「ゲート電極とコンタクトとのショートが発生しないように配置される」ものは、トランジスタのゲート端子に設けられたコンタクトを含まず、ソースおよびドレイン端子に設けられたトランジスタ上コンタクトを意味することは明らかである。また、刊行物発明において「ゲート電極とコンタクトとのショートが発生」するときは、ゲート−コンタクト間隔違反であると言える。よって、刊行物発明の「コンタクト３０は、ゲート電極とコンタクトとのショートが発生しないように配置される」ことは、補正発明の「前記」「トランジスタ上コンタクトを配置する際に，前記」「トランジスタ上コンタクトと前記第１，第２のゲートとの間隔がゲート−コンタクト間隔違反を起こさない間隔になるように，」「レイアウトし」ていることに相当する。
　
　よって、補正発明と刊行物発明とは、
「ゲートアレイ半導体装置のレイアウト方法であって，
　第１のＰチャネル型トランジスタと，第１のＮチャネル型トランジスタとを，第１のゲートを共有，もしくは分離して配置し，
　第２のＰチャネル型トランジスタと，第２のＮチャネル型トランジスタとを，第２のゲートを共有，もしくは分離して配置し，
　前記第１のゲートは，４５°折り曲がる第１の折曲部と，４５°折り曲がる第２の折曲部とを有し，
　前記第２のゲートは，４５°折り曲がる第１の折曲部と，４５°折り曲がる第２の折曲部とを有し，
　前記第１，第２のゲート上コンタクト，前記第１，第２のＰチャネル型トランジスタ，および，前記第１，第２のＮチャネル型トランジスタ上のコンタクト（トランジスタ上コンタクト）の一部を，前記第１，第２のＰチャネル型トランジスタ，および，前記第１，第２のＮチャネル型トランジスタのグリッドから外して配置し，
　前記コンタクトに接続された第１のメタル引出線をグリッド上に配置し，
　その後，第２のメタル引出線を前記第１のメタル引出線に接続し，
　前記トランジスタ上コンタクトを配置する際に，前記トランジスタ上コンタクトと前記第１，第２のゲートとの間隔がゲート−コンタクト間隔違反を起こさない間隔になるようにレイアウトし、
　ゲートアレイ半導体装置のレイアウトを行うことを特徴とする，ゲートアレイ半導体装置のレイアウト方法。」
であることにおいて一致しており、以下の点で相違している。
　
［相違点１］
　補正発明は、トランジスタの種類が「ＭＯＳトランジスタ」と規定されているのに対し、刊行物発明は、トランジスタの種類が電界効果トランジスタであることは明らかなものの、ゲート絶縁膜構造が明記されておらず、ＭＯＳトランジスタを構成していることが明らかでない点。
［相違点２］
　補正発明は、「前記第１のゲートは，順に，第１の直線部と，前記第１の直線部の延在する方向に対して前記第２のゲート側に４５°折り曲がる第１の折曲部と，第２の直線部と，前記第２の直線部の延在する方向に対して前記第２のゲートとは反対側に４５°折り曲がる第２の折曲部と，第３の直線部とを有し，　前記第２のゲートは，順に，第１の直線部と，前記第１の直線部の延在する方向に対して前記第１のゲート側に４５°折り曲がる第１の折曲部と，第２の直線部と，前記第２の直線部の延在する方向に対して前記第１のゲートとは反対側に４５°折り曲がる第２の折曲部と，第３の直線部とを有し」ているのに対し、刊行物発明は、「２本のゲート電極２０ａ，２０ｂは、Ｐ型およびＮ型アクティブ領域１６，１８上の途中でそれぞれ反対の方向に４５°ずつ２回折り曲げられ」ている点。
［相違点３］
　補正発明は、「前記ＭＯＳトランジスタ上コンタクトを配置する際に，前記ＭＯＳトランジスタ上コンタクトと前記第１，第２のゲートとの間隔がゲート−コンタクト間隔違反を起こさない間隔になるように，かつ，前記ＭＯＳトランジスタ上コンタクトとアクティブエッジとの間隔が余裕違反を起こさない間隔になるようにレイアウトし」ているのに対し、刊行物発明は、「コンタクト３０は、ゲート電極とコンタクトとのショートが発生しないように配置される」ものの、コンタクト３０とアクティブエッジとの間隔については明らかではない点。
［相違点４］
　補正発明は、「前記第１，第２のゲート間，もしくは前記第１，第２のゲートのそれぞれの外側に，前記第１，第２のＰチャネル型ＭＯＳトランジスタの突き出し部，および，前記第１，第２のＮチャネル型ＭＯＳトランジスタの突き出し部を設け」ているのに対し、刊行物発明は、このような突き出し部を設けていない点。
［相違点５］
　補正発明は、「ＮＯＲゲートを含むゲートアレイ半導体装置のレイアウトを行う」のに対し、刊行物発明は、「ゲートアレイ方式の半導体集積回路」がＮＯＲゲートを含むか否か明らかではない点。
　
　以下、各相違点について検討する。
　［相違点１について］
　刊行物２ないし刊行物４に記載されるように、ゲートアレイ半導体装置で使用されるトランジスタとしてはＭＯＳトランジスタが通常用いられているものである。また、ＭＯＳトランジスタは刊行物発明で用いられている電界効果トランジスタの一種である。
　よって、刊行物発明において、電界効果トランジスタとしてゲートアレイ半導体装置で通常用いられている「ＭＯＳトランジスタ」を採用することは、当業者が容易に想到できたものである。
　［相違点２について］
（ａ）刊行物２には、ゲートアレイ装置の一部として、従来の「２ゲート論理セル１２のコラム１０」（図１）と改良された「２ゲート論理セル３２のコラム３０」（図２）が対比されており、「従来の技術においては、導電ゲート１６が概ねコラム１０に垂直な直線に沿って伸長しているが、本発明のゲートアレイでは導電ゲート３６は多数の曲がり部を含んで接点サイト４０がジグザグの配列になるように収容している」（【００２６】段落）ことにより、「図２において明白に分かるジグザグ配置によればコラム３０に沿って３個の領域３４を有する論理セルのピッチＱはピッチＰ（図１）より短い。更に、ピッチＱは従来の技術の領域１４の長さの３倍とコラム１０に沿ったゲート１６を合わせた長さより短い。」（【００２５】段落）との作用・効果を奏することが記載されている。そして、刊行物２の図２には、一方の導電ゲート３６は、順に、第１の直線部と、第１の直線部の延在する方向に対して他方の導電ゲート３６側に折り曲がる第１の折曲部と、第２の直線部と、前記第２の直線部の延在する方向に対して他方の導電ゲート３６とは反対側に折り曲がる第２の折曲部と、第３の直線部とを有しており、また、それに対応する他方の導電ゲート３６は、順に、第１の直線部と、第１の直線部の延在する方向に対して一方の導電ゲート３６側に折り曲がる第１の折曲部と、第２の直線部と、前記第２の直線部の延在する方向に対して一方の導電ゲート３６とは反対側に折り曲がる第２の折曲部と、第３の直線部とを有することが図示されている。
（ｂ）一方、刊行物１には「各々の基本セル１０において、２本のゲート電極２０ａ，２０ｂは、Ｐ型およびＮ型アクティブ領域１６，１８上の途中でそれぞれ反対の方向に４５°ずつ２回折り曲げられながら、図中概略上下方向に延びている。」（【００３９】段落）ことにより、「このコンタクト３０の配置を、例えば図１５に示す従来の基本セルでは、左右方向に直線的に並べていたところを上下にずらして互い違いに配置することにより、基本セル１０ａ，１０ｂの左右方向の寸法（幅）を縮小可能にしている。」（【００４１】段落）との作用・効果を奏することが記載されている。
（ｃ）さらに、刊行物１や刊行物５に記載されるように、ゲートアレイ半導体装置においてゲートを折り曲げて配置するときの折り曲げ角度を４５°とすることは一般的に行われているものである。
（ｄ）そして、刊行物１に記載の基本セル１０と刊行物２に記載の論理セル３２は、共に、ゲートアレイ半導体装置の２本のゲート電極を備えた基本セルであって、そのゲート電極は同等の機能を有するものであり、また、上記（ａ）、（ｂ）のとおり、刊行物１に記載された２本のゲート電極２０ａ，２０ｂの折り曲げ構造による作用・効果と、刊行物２に記載された導電ゲートの構造による作用・効果は共通のものである。よって、刊行物発明のゲート電極の形状を、刊行物発明と共通の効果を奏する刊行物２に記載された導電ゲートの形状に変更し、その折り曲げ角度を一般的に行われている４５°とすること、すなわち、補正発明のように「前記第１のゲートは，順に，第１の直線部と，前記第１の直線部の延在する方向に対して前記第２のゲート側に４５°折り曲がる第１の折曲部と，第２の直線部と，前記第２の直線部の延在する方向に対して前記第２のゲートとは反対側に４５°折り曲がる第２の折曲部と，第３の直線部とを有し，　前記第２のゲートは，順に，第１の直線部と，前記第１の直線部の延在する方向に対して前記第１のゲート側に４５°折り曲がる第１の折曲部と，第２の直線部と，前記第２の直線部の延在する方向に対して前記第１のゲートとは反対側に４５°折り曲がる第２の折曲部と，第３の直線部とを有し」ているものとすることは、当業者が容易になしえたものである。
［相違点３について］
　補正発明において「アクティブエッジ」とは、本願明細書の「このように図５（ａ）では，コンタクトとアクティブエッジの余裕違反，また，折曲部を有するゲートに関してはゲート−コンタクト間隔違反となる。」（【００２８】段落）との記載や、図５（ａ）において、コンタクトとＰＭＯＳ又はＮＭＯＳアクティブの外縁を示す線との間隔に対して「アクティブ−コンタクト余裕違反」という記載がなされていることから、ＰＭＯＳ又はＮＭＯＳアクティブの外縁を指している。
　一方、刊行物１には「一方ゲート電極に挟まれた拡散領域へのコンタクトが配置された部分においては、２本のゲート電極間の距離が広げられており、その間にコンタクトを配置することが可能である。しかし、拡散領域の外縁とゲート電極との間隔が狭く、ゲート電極の外側へは、ゲートに対してショートを発生しないために必要な間隔と、拡散領域に対して必要なマージンとの両方を保ってコンタクトを配置することはできない。」（【００４２】段落）と記載されており、拡散領域へのコンタクトを配置するときには、拡散領域の外縁に対して必要なマージン（すなわち、余裕違反を起こさない間隔）を保つことは当業者が当然に考慮することである。
　よって、相違点１での検討事項も併せて考慮すると、刊行物発明において、拡散領域へのコンタクトを拡散領域の外縁に対して必要なマージンを保って配置することを規定し、補正発明のように「前記ＭＯＳトランジスタ上コンタクトを配置する際に，前記ＭＯＳトランジスタ上コンタクトと前記第１，第２のゲートとの間隔がゲート−コンタクト間隔違反を起こさない間隔になるように，かつ，前記ＭＯＳトランジスタ上コンタクトとアクティブエッジとの間隔が余裕違反を起こさない間隔になるようにレイアウトし」ているとすることは、当業者が容易に想到できたものである。
［相違点４について］
　本願明細書の「基本セル３００は，図６に示したように，図１に示した基本セル１００，図４に示した基本セル２００に対して，ＰＭＯＳアクティブ２からの突き出し部２０が第１，第２のゲート１１，１２間，およびグリッド６を含むように配置されている。また，ＮＭＯＳアクティブ３からの突き出し部２１が第１，第２のゲート１１，１２間，およびグリッド６を含むように配置されている。」（【００３０】段落）及び「図６にて，グリッド６を含む突き出し部２０，２１をレイアウトすることにより，配線の自由度が高くなる。例えば，電源配線が，ＰＭＯＳトランジスタＰ１，Ｐ２上の突き出し部２０に接続され，第１，第２のゲート１１，１２に対してソースとして電位が供給される。」（【００３１】段落）との記載から、補正発明における「前記第１，第２のＰチャネル型ＭＯＳトランジスタの突き出し部，および，前記第１，第２のＮチャネル型ＭＯＳトランジスタの突き出し部」とは、ＰＭＯＳアクティブ２からの突き出し部２０及びＮＭＯＳアクティブ３からの突き出し部２１を意味するものと解される。
　一方、刊行物３に記載の「拡張部１８１」及び刊行物４に記載の「延出部１３ａ，１６ａ」は、補正発明の「突き出し部」に相当しており、刊行物３及び刊行物４に記載されているように、ゲートアレイ半導体装置において、ゲート間に不純物拡散領域からの突き出し部を設け、突き出し部と電源配線及びＧＮＤ配線とを接続する技術は周知である。また、刊行物発明において、電源配線及びＧＮＤ配線の配置位置は特に限定されるものではないから、刊行物発明のＰ型およびＮ型トランジスタ１２，１４を構成するＰ型およびＮ型アクティブ領域１６，１８に突き出し部を設けることに何ら阻害要因はない。よって、相違点１での検討事項も併せて考慮すると、刊行物発明において、Ｐ型およびＮ型トランジスタ１２，１４を構成するＰ型およびＮ型アクティブ領域１６，１８に突き出し部を設けること、すなわち補正発明のように「前記第１，第２のゲート間，もしくは前記第１，第２のゲートのそれぞれの外側に，前記第１，第２のＰチャネル型ＭＯＳトランジスタの突き出し部，および，前記第１，第２のＮチャネル型ＭＯＳトランジスタの突き出し部を設け」ることは、当業者が容易になしえたものである。
［相違点５について］
　刊行物６に記載されているように、半導体集積回路の論理回路としてＮＯＲゲートを含むものは慣用的に用いられている。そして、刊行物発明においてレイアウトされる論理回路は当業者が必要に応じて適宜選択し得るものであるから、刊行物発明においてＮＯＲゲートを含む論理回路を構成することに何ら困難性はない。よって、刊行物発明において、ゲートアレイ半導体装置の論理回路としてＮＯＲゲートを含むものを用いること、すなわち補正発明のように「ＮＯＲゲートを含むゲートアレイ半導体装置のレイアウトを行う」ことは、当業者が容易に想到できたものである。
　
　なお、請求人は審判請求書において、補正発明は「技術的特徴（ｇ）」（すなわち、前記第１，第２のゲート間，もしくは前記第１，第２のゲートのそれぞれの外側に，前記第１，第２のＰチャネル型ＭＯＳトランジスタの突き出し部，および，前記第１，第２のＮチャネル型ＭＯＳトランジスタの突き出し部を設けること）を加えることにより、電源からの引き出し線，およびゲート／ドレイン共有接続に関する使用グリッド数が低減できるという効果が得られ、配線可能な領域が増えるため，集積度向上に見合った有効使用ゲート数の向上が得られるといったメリットがあり，ＮＯＲゲートの構成について大きい効果が得られると主張している。
　しかし、ＮＯＲゲートの構成について大きい効果が得られるとの主張の根拠としている、本願明細書の【００４０】段落及び図８について検討すると、突き出し部がＧＮＤ配線と接続された図面に基づいて外部からの通過グリッド数が増加することが説明されているものの、補正発明には電源配線又はＧＮＤ配線の配置については特定されておらず、また、「突き出し部」の接続関係も記載されていないから、請求人の主張は、請求項に記載された発明の構成に基づかないものである。
　また、本願明細書の【００４０】段落において、第３の実施形態によるＮＯＲゲートのレイアウト（補正発明に対応）のほうが、第４の実施形態によるＮＯＲゲートのレイアウトよりも外部からの通過グリッド数が増加することが説明されているものの、図８（ｂ）に記載されたレイアウトはＮＯＲゲートが構成されておらず、その効果の根拠を欠くため、請求人が主張する本願明細書の【００４０】段落に記載された発明の効果に関する主張は採用することができない。
　
　よって、補正発明は、刊行物１及び刊行物２に記載された発明及び周知・慣用の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができず、補正発明は、特許出願の際独立して特許を受けることができない。
　
（３−３）まとめ
　よって、補正発明を含む本件補正は、平成１８年改正前特許法第１７条の２第４項に規定する要件を満たしておらず、平成１８年改正前特許法第１７条の２第５項において準用する同法第１２６条第５項に規定する要件を満たさないものであり、特許法第１５９条第１項で読み替えて準用する同法５３条第１項の規定により却下すべきものである。
　
３．本願発明
　平成１６年７月２９日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし５に係る発明は、平成１５年１０月１４日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし５に記載された事項により特定されるものであり、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。
「【請求項１】　ゲートアレイ半導体装置のレイアウト方法であって，
　第１のＰチャネル型ＭＯＳトランジスタと，第１のＮチャネル型ＭＯＳトランジスタとを，第１のゲートを共有，もしくは分離して配置し，
　第２のＰチャネル型ＭＯＳトランジスタと，第２のＮチャネル型ＭＯＳトランジスタとを，第２のゲートを共有，もしくは分離して配置し，
　前記第１のゲートは，順に，第１の直線部と，前記第１の直線部の延在する方向に対して前記第２のゲート側に４５°折り曲がる第１の折曲部と，第２の直線部と，前記第２の直線部の延在する方向に対して前記第２のゲートとは反対側に４５°折り曲がる第２の折曲部と，第３の直線部とを有し，
　前記第２のゲートは，順に，第１の直線部と，前記第１の直線部の延在する方向に対して前記第１のゲート側に４５°折り曲がる第１の折曲部と，第２の直線部と，前記第２の直線部の延在する方向に対して前記第１のゲートとは反対側に４５°折り曲がる第２の折曲部と，第３の直線部とを有し，
　前記第１，第２のゲート上コンタクト，前記第１，第２のＰチャネル型ＭＯＳトランジスタ，および，前記第１，第２のＮチャネル型ＭＯＳトランジスタ上のコンタクトの一部を，前記第１，第２のＰチャネル型ＭＯＳトランジスタ，および，前記第１，第２のＮチャネル型ＭＯＳトランジスタのグリッドから外して配置し，
　前記コンタクトに接続された第１のメタル引出線をグリッド上に配置し，
　その後，第２のメタル引出線を前記第１のメタル引出線に接続することを特徴とする，
ゲートアレイ半導体装置のレイアウト方法。」
　
４．刊行物記載の発明
　刊行物１ないし刊行物６に記載される事項は、上記「２．（３−２−２）刊行物に記載された発明」に記載したとおりであり、刊行物１には、以下の発明（以下、「刊行物発明２」という。）が記載されている。
「ゲートアレイ方式の半導体集積回路のレイアウト方法であって、
　Ｐ型およびＮ型アクティブ領域１６，１８の上には、２本の共通のゲート電極２０ａ，２０ｂが配置され、Ｐ型およびＮ型アクティブ領域の、ゲート電極の両側には、それぞれトランジスタのソースおよびドレインを構成するＮ型およびＰ型拡散領域が形成され、
　２本のゲート電極２０ａ，２０ｂは、Ｐ型およびＮ型アクティブ領域１６，１８上の途中でそれぞれ反対の方向に４５°ずつ２回折り曲げられ、
　トランジスタ１２，１４のゲート、ソースおよびドレイン端子に設けられたコンタクト３０を、配置グリッド点３４とは必ずしも一致しないで配置し、
　トランジスタ１２，１４の拡散領域に１つのコンタクト３０を介して接続され、メタル１配線層に形成された端子配線３２は、配置グリッド点３４を少なくとも１つ含み、
　メタル２配線層に形成する回路配線を端子配線３２に接続するゲートアレイ方式の半導体集積回路のレイアウト方法。」
　
５．対比・判断
　本願発明と刊行物発明２とを対比する。
（ａ）刊行物発明２の「ゲートアレイ方式の半導体集積回路」は本願発明の「ゲートアレイ半導体装置」に相当する。
（ｂ）刊行物発明２は「Ｐ型およびＮ型アクティブ領域の、ゲート電極の両側には、それぞれトランジスタのソースおよびドレインを構成するＮ型およびＰ型拡散領域が形成され」ているのであるから、Ｐ型アクティブ領域にはＮチャネル型電界効果トランジスタが、Ｎ型アクティブ領域にはＰチャネル型電界効果トランジスタがそれぞれ形成されていることは明らかである。
（ｃ）刊行物発明２の「ゲート電極」は本願発明の「ゲート」に相当する。
（ｄ）刊行物発明２は「Ｐ型およびＮ型アクティブ領域１６，１８の上には、２本の共通のゲート電極２０ａ，２０ｂが配置され」ているのであるから、上記（ｂ）を参照すると、刊行物発明２は、Ｐチャネル型電界効果トランジスタと、Ｎチャネル型電界効果トランジスタとを、ゲート電極を共通させて配置しており、ゲート電極を共通させて配置したＰチャネル型電界効果トランジスタと、Ｎチャネル型電界効果トランジスタとの対は２つ存在することが明らかである。そして、上記（ｃ）を参照すると、刊行物発明２のゲート電極を「共通」させて配置することは、本願発明のゲートを「共有」して配置することに相当し、本願発明の「ゲートを共有，もしくは分離して配置し，」との択一的記載の少なくとも一方を満たす。よって、刊行物発明２の「Ｐ型およびＮ型アクティブ領域１６，１８の上には、２本の共通のゲート電極２０ａ，２０ｂが配置され、Ｐ型およびＮ型アクティブ領域の、ゲート電極の両側には、それぞれトランジスタのソースおよびドレインを構成するＮ型およびＰ型拡散領域が形成され」ることは、本願発明の「第１のＰチャネル型」「トランジスタと，第１のＮチャネル型」「トランジスタとを，第１のゲートを共有，もしくは分離して配置し，　第２のＰチャネル型」「トランジスタと，第２のＮチャネル型」「トランジスタとを，第２のゲートを共有，もしくは分離して配置し」ていることに相当する。
（ｅ）刊行物発明２においては、「２本のゲート電極２０ａ，２０ｂは、Ｐ型およびＮ型アクティブ領域１６，１８上の途中でそれぞれ反対の方向に４５°ずつ２回折り曲げられ」ているのであるから、刊行物発明２の「ゲート電極」はＰ型アクティブ領域１６上及びＮ型アクティブ領域１８上の２箇所で「４５°」「折り曲」がる折曲部を有することは明らかである。よって、上記（ｃ）を参照すると、刊行物発明２の「２本のゲート電極２０ａ，２０ｂは、Ｐ型およびＮ型アクティブ領域１６，１８上の途中でそれぞれ反対の方向に４５°ずつ２回折り曲げられ」ることは、本願発明の「前記第１のゲートは，」「４５°折り曲がる第１の折曲部と，」「４５°折り曲がる第２の折曲部と，」「を有し，　前記第２のゲートは，」「４５°折り曲がる第１の折曲部と，」「４５°折り曲がる第２の折曲部と，」「を有し」ていることに相当する。
（ｆ）本願発明において「前記第１，第２のＰチャネル型ＭＯＳトランジスタ，および，前記第１，第２のＮチャネル型ＭＯＳトランジスタのグリッド」とは、本願明細書の「未説明の符号６は，基本セルのグリッド（Ｇｒｉｄ）を示す。ここでグリッドはゲートアレイ上の配置配線における配線引出点であり，」（【００１８】段落）及び「基本セル２００は，図１に示したように，第１の実施の形態における基本セル１００に対して，コンタクト７１〜７３がＰＭＯＳトランジスタＰ１，Ｐ２上，およびＮＭＯＳトランジスタＮ１，Ｎ２上にグリッド６から外れて配置されている。」（【００２５】段落）との記載から、基本セルのグリッドのうちＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ上に配置されているものを意味するものと解される。そして、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタ上に配置されている基本セルのグリッド、すなわち「前記第１，第２のＰチャネル型ＭＯＳトランジスタ，および，前記第１，第２のＮチャネル型ＭＯＳトランジスタのグリッド」は、ゲートアレイ上の配置配線における配線引出点と共通である。
　一方、刊行物１には、図１とともに、「図１に黒い点（・）で示されたのは、ヴィア１を配置することが可能な位置を示す配置グリッド点３４である。メタル２配線およびメタル３配線も、この配置グリッド点間を結ぶように配置される。また、メタル２配線とメタル３配線とを接続するヴィア２も、この配置グリッド点３４上に配置される。」（【００４５】段落）と記載されているのであるから、刊行物発明２の「配置グリッド点３４」は、トランジスタ上において配線におけるヴィアを配置することが可能な位置を意味しており、本願発明の「グリッド」と実質的に同等の機能を有するものである。よって、上記（ｄ）を参照すると、刊行物発明２の「配置グリッド点３４」は本願発明の「前記第１，第２のＰチャネル型」「トランジスタ，および，前記第１，第２のＮチャネル型」「トランジスタのグリッド」に相当する。
（ｇ）上記（ｄ）を参照すると、刊行物発明２ではゲート電極は２つ存在しているのであるから、刊行物発明２の「トランジスタ１２，１４のゲート」「端子に設けられたコンタクト３０」は、本願発明の「前記第１，第２のゲート上コンタクト」に相当する。また、刊行物発明２の「トランジスタ１２，１４の」「ソースおよびドレイン端子に設けられたコンタクト３０」は、トランジスタ上に設けられることは技術常識であるから、上記（ｂ）及び（ｄ）を参照すると、刊行物発明２の「トランジスタ１２，１４の」「ソースおよびドレイン端子に設けられたコンタクト３０」は、本願発明の「前記第１，第２のＰチャネル型」「トランジスタ，および，前記第１，第２のＮチャネル型」「トランジスタ上のコンタクト」に相当する。そして、刊行物発明において「コンタクト３０を、配置グリッド点３４とは必ずしも一致しないで配置し」たときには、コンタクト３０の一部を配置グリッド点３４から外して配置することは明らかである。よって、上記（ｆ）を参照すると、刊行物発明２の「トランジスタ１２，１４のゲート、ソースおよびドレイン端子に設けられたコンタクト３０を、配置グリッド点３４とは必ずしも一致しないで配置し」ていることは、本願発明の「前記第１，第２のゲート上コンタクト，前記第１，第２のＰチャネル型」「トランジスタ，および，前記第１，第２のＮチャネル型」「トランジスタ上のコンタクト」「の一部を，前記第１，第２のＰチャネル型」「トランジスタ，および，前記第１，第２のＮチャネル型」「トランジスタのグリッドから外して配置し」ていることに相当する。
（ｈ）刊行物発明２においては「端子配線３２」は「メタル１配線層に形成され」ているのであるから、刊行物発明２の「端子配線３２」はメタル配線であることは明らかであり、本願発明の「第１のメタル引出線」に相当する。
（ｉ）刊行物発明２においては、「端子配線３２」は「１つのコンタクト３０を介して」「トランジスタ１２，１４の拡散領域に」「接続され」ているのであるから、刊行物発明２の「端子配線３２」は「コンタクト３０」に接続されていると言える。また、刊行物発明２においては、「端子配線３２は、配置グリッド点３４を少なくとも１つ含」んでいるのであるから、「端子配線３２」を「配置グリッド点３４」上に配置していると言える。よって、上記（ｆ）及び（ｈ）を参照すると、刊行物発明２の「トランジスタ１２，１４の拡散領域に１つのコンタクト３０を介して接続され、メタル１配線層に形成された端子配線３２は、配置グリッド点３４を少なくとも１つ含」むことは、本願発明の「前記コンタクトに接続された第１のメタル引出線をグリッド上に配置し」ていることに相当する。
（ｊ）刊行物発明２においては「回路配線」は「メタル２配線層に形成」されているのであるから、刊行物発明２の「回路配線」はメタル配線であることは明らかであり、本願発明の「第２のメタル引出線」に相当する。よって、上記（ｈ）を参照すると、刊行物発明２の「メタル２配線層に形成する回路配線を端子配線３２に接続する」ことは、本願発明の「その後，第２のメタル引出線を前記第１のメタル引出線に接続する」ことに相当する。
　
　よって、本願発明と刊行物発明２とは、
「ゲートアレイ半導体装置のレイアウト方法であって，
　第１のＰチャネル型トランジスタと，第１のＮチャネル型トランジスタとを，第１のゲートを共有，もしくは分離して配置し，
　第２のＰチャネル型トランジスタと，第２のＮチャネル型トランジスタとを，第２のゲートを共有，もしくは分離して配置し，
　前記第１のゲートは，４５°折り曲がる第１の折曲部と，４５°折り曲がる第２の折曲部とを有し，
　前記第２のゲートは，４５°折り曲がる第１の折曲部と，４５°折り曲がる第２の折曲部とを有し，
　前記第１，第２のゲート上コンタクト，前記第１，第２のＰチャネル型トランジスタ，および，前記第１，第２のＮチャネル型トランジスタ上のコンタクトの一部を，前記第１，第２のＰチャネル型トランジスタ，および，前記第１，第２のＮチャネル型トランジスタのグリッドから外して配置し，
　前記コンタクトに接続された第１のメタル引出線をグリッド上に配置し，
　その後，第２のメタル引出線を前記第１のメタル引出線に接続することを特徴とする，
ゲートアレイ半導体装置のレイアウト方法。」
であることにおいて一致しており、以下の点で相違している。
　
［相違点１］
　本願発明は、トランジスタの種類が「ＭＯＳトランジスタ」と規定されているのに対し、刊行物発明２は、トランジスタの種類が電界効果トランジスタであることは明らかなものの、ゲート絶縁膜構造が明記されておらず、ＭＯＳトランジスタを構成していることが明らかでない点。
［相違点２］
　本願発明は、「前記第１のゲートは，順に，第１の直線部と，前記第１の直線部の延在する方向に対して前記第２のゲート側に４５°折り曲がる第１の折曲部と，第２の直線部と，前記第２の直線部の延在する方向に対して前記第２のゲートとは反対側に４５°折り曲がる第２の折曲部と，第３の直線部とを有し，　前記第２のゲートは，順に，第１の直線部と，前記第１の直線部の延在する方向に対して前記第１のゲート側に４５°折り曲がる第１の折曲部と，第２の直線部と，前記第２の直線部の延在する方向に対して前記第１のゲートとは反対側に４５°折り曲がる第２の折曲部と，第３の直線部とを有し」ているのに対し、刊行物発明２は、「２本のゲート電極２０ａ，２０ｂは、Ｐ型およびＮ型アクティブ領域１６，１８上の途中でそれぞれ反対の方向に４５°ずつ２回折り曲げられ」ている点。
　
　以下、各相違点について検討する。
　［相違点１について］
　刊行物２ないし刊行物４に記載されるように、ゲートアレイ半導体装置で使用されるトランジスタとしてはＭＯＳトランジスタが通常用いられているものである。また、ＭＯＳトランジスタは刊行物発明２で用いられている電界効果トランジスタの一種である。
　よって、刊行物発明２において、電界効果トランジスタとしてゲートアレイ半導体装置で通常用いられている「ＭＯＳトランジスタ」を採用することは、当業者が容易に想到できたものである。
　［相違点２について］
（ａ）刊行物２には、ゲートアレイ装置の一部として、従来の「２ゲート論理セル１２のコラム１０」（図１）と改良された「２ゲート論理セル３２のコラム３０」（図２）が対比されており、「従来の技術においては、導電ゲート１６が概ねコラム１０に垂直な直線に沿って伸長しているが、本発明のゲートアレイでは導電ゲート３６は多数の曲がり部を含んで接点サイト４０がジグザグの配列になるように収容している」（【００２６】段落）ことにより、「図２において明白に分かるジグザグ配置によればコラム３０に沿って３個の領域３４を有する論理セルのピッチＱはピッチＰ（図１）より短い。更に、ピッチＱは従来の技術の領域１４の長さの３倍とコラム１０に沿ったゲート１６を合わせた長さより短い。」（【００２５】段落）との作用・効果を奏することが記載されている。そして、刊行物２の図２には、一方の導電ゲート３６は、順に、第１の直線部と、第１の直線部の延在する方向に対して他方の導電ゲート３６側に折り曲がる第１の折曲部と、第２の直線部と、前記第２の直線部の延在する方向に対して他方の導電ゲート３６とは反対側に折り曲がる第２の折曲部と、第３の直線部とを有しており、また、それに対応する他方の導電ゲート３６は、順に、第１の直線部と、第１の直線部の延在する方向に対して一方の導電ゲート３６側に折り曲がる第１の折曲部と、第２の直線部と、前記第２の直線部の延在する方向に対して一方の導電ゲート３６とは反対側に折り曲がる第２の折曲部と、第３の直線部とを有することが図示されている。
（ｂ）一方、刊行物１には「各々の基本セル１０において、２本のゲート電極２０ａ，２０ｂは、Ｐ型およびＮ型アクティブ領域１６，１８上の途中でそれぞれ反対の方向に４５°ずつ２回折り曲げられながら、図中概略上下方向に延びている。」（【００３９】段落）ことにより、「このコンタクト３０の配置を、例えば図１５に示す従来の基本セルでは、左右方向に直線的に並べていたところを上下にずらして互い違いに配置することにより、基本セル１０ａ，１０ｂの左右方向の寸法（幅）を縮小可能にしている。」（【００４１】段落）との作用・効果を奏することが記載されている。
（ｃ）さらに、刊行物１や刊行物５に記載されるように、ゲートアレイ半導体装置においてゲートを折り曲げて配置するときの折り曲げ角度を４５°とすることは一般的に行われているものである。
（ｄ）そして、刊行物１に記載の基本セル１０と刊行物２に記載の論理セル３２は、共に、ゲートアレイ半導体装置の２本のゲート電極を備えた基本セルであって、そのゲート電極は同等の機能を有するものであり、また、上記（ａ）、（ｂ）のとおり、刊行物１に記載された２本のゲート電極２０ａ，２０ｂの折り曲げ構造による作用・効果と、刊行物２に記載された導電ゲートの構造による作用・効果は共通のものである。よって、刊行物発明２のゲート電極の形状を、刊行物発明２と共通の効果を奏する刊行物２に記載された導電ゲートの形状に変更し、その折り曲げ角度を一般的に行われている４５°とすること、すなわち、本願発明のように「前記第１のゲートは，順に，第１の直線部と，前記第１の直線部の延在する方向に対して前記第２のゲート側に４５°折り曲がる第１の折曲部と，第２の直線部と，前記第２の直線部の延在する方向に対して前記第２のゲートとは反対側に４５°折り曲がる第２の折曲部と，第３の直線部とを有し，　前記第２のゲートは，順に，第１の直線部と，前記第１の直線部の延在する方向に対して前記第１のゲート側に４５°折り曲がる第１の折曲部と，第２の直線部と，前記第２の直線部の延在する方向に対して前記第１のゲートとは反対側に４５°折り曲がる第２の折曲部と，第３の直線部とを有し」ているものとすることは、当業者が容易になしえたものである。
　
　よって、本願発明は、刊行物１及び刊行物２に記載された発明及び周知の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、請求項２ないし請求項５に係る発明について検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。