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　特願２０００−３３１０８２「半導体装置及びその製造方法」拒絶査定不服審判事件〔平成１４年　４月２６日出願公開，特開２００２−１２４６３９〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１　手続の経緯
　本願は，平成１２年１０月３０日の出願（国内優先権主張：平成１２年８月９日）であって，平成１９年１月２５日付けで拒絶査定がされ，これに対し，平成１９年３月１日に審判請求がされ，その後，平成２２年１月２５日付けで当審による拒絶理由（以下「当審拒絶理由」という。）が通知され，その指定期間内である平成２２年３月２５日に意見書及び手続補正書が提出されたものである。
　
２　本願発明
　平成２２年３月２５日の手続補正書による請求項１の補正は，補正前には「多結晶シリコンよりなる抵抗体」とされていた抵抗体について，「多結晶シリコンよりなる」との限定をなくす補正と，補正前にはなかった「エッチングの早さを調節する膜」について，これが「抵抗体」の上に設けられていることを限定する補正と，半導体素子と接続された金属電極層が，コンタクトホールを介して第二の電極に接続されていることを限定する補正内容を含むものである。
　平成２２年３月２５日の意見書によれば，補正後の請求項１は，本願明細書に記載された図６に例示される実施例に係る物の発明を，その内容とするものである。
　補正後の請求項１の記載は，次のとおりである（以下，請求項１に係る発明を「本願発明」という。）。
　
【請求項１】
「半導体基板上に形成され，ゲート電極とソース領域とドレイン領域を含む半導体素子と，
　前記半導体素子上に形成された第一の絶縁膜と，
　前記第一の絶縁膜上に配設され，前記第一の絶縁膜に形成されたコンタクトホールを介して前記半導体素子と接続された金属電極層と，
　前記第一の絶縁膜と前記金属電極層上に形成され，その表面をＣＭＰで平坦化された第二の絶縁膜と，
　前記第二の絶縁膜上に形成され，ラダー抵抗回路を形成するために直列に接続された平坦な複数の抵抗体と，
　前記複数の抵抗体の上に設けられた，前記抵抗体上にコンタクトホールを形成する際のエッチングの速さを調節する膜と，
　前記エッチングの速さを調節する膜と前記第二の絶縁膜の上に設けられた第三の絶縁膜と，
　前記複数の抵抗体の上面両端部の前記第三の絶縁膜と前記エッチングの速さを調節する膜とに設けられた第一のコンタクトホールと，
　前記金属電極層の上の前記第二の絶縁膜と前記第三の絶縁膜とに設けられた第二のコンタクトホールと，
　前記第一のコンタクトホールを介して前記複数の抵抗体の両端部に接続された第一の電極と，前記第二のコンタクトホールを介して前記金属電極層に接続された第二の電極と，
を備え，
　前記複数の抵抗体が形成された領域は，少なくともひとつの前記半導体素子及び前記金属電極層が形成された領域を覆っていることを特徴とする半導体装置。」
　
３　平成２２年１月２５日付けの当審拒絶理由の要点
　当審拒絶理由（請求項１に係る部分）の要点は，次のとおりである。
（１）半導体基板上にゲート電極，ソース領域，ドレイン領域を含む半導体素子が形成され，その上に絶縁膜が形成され，この絶縁膜に設けられたコンタクトホールを介して半導体素子と接続された金属電極層が形成され，さらに，絶縁膜上に，ラダー抵抗回路を構成するために直列に接続された平坦な複数の多結晶シリコンよりなる抵抗体が形成され，この抵抗体の両端に電極が接続されるようになされた半導体装置は，本願の優先日前に公知である。
（２）半導体素子が形成された領域の上面に，絶縁層を介して多結晶シリコンよりなる抵抗体を設けることにより，集積度を高めることは，本願の優先日前に周知の技術である。
（３）本願の請求項１に係る発明は，ラダー抵抗回路を構成する抵抗体に多結晶シリコンからなるものを用いた公知の半導体装置において，集積度を高めるために，当該抵抗体を半導体素子が形成された領域上に絶縁層を介してこれを覆うようにしたものに相当するが，高集積化は，半導体装置に常に求められる要請であるところ，半導体素子が形成された領域の上面に，絶縁層を介して多結晶シリコンよりなる抵抗体を設けることにより，集積度を高めることは，本願の優先日前に周知の技術であったのであるから，ラダー抵抗回路を構成する抵抗体に多結晶シリコンからなるものを用いた公知の半導体装置において，集積度を高めるために，当該抵抗体を半導体素子が形成された領域上に絶縁層を介してこれを覆うようにすることは，当業者がきわめて自然に発想することである。 
（４）上面に抵抗体を形成する絶縁層の表面をＣＭＰにより平坦化することは，素子を積層化する際に採用される周知の常套手段である。 
（５）請求項１に係る発明は，高集積化と高精度の設計を望む当業者に普通に期待される程度のものである。
（６）したがって，請求項１に係る発明は，特許法２９条２項の規定により，特許を受けることができない。 
  　
４　当審判合議体は，上記補正にも拘わらず，周知技術に照らして，本願発明は拒絶をすべきものと判断する。その理由は，以下のとおりである。
　
５　引用例の記載と引用発明
（１）当審拒絶理由に引用した，本願の優先日前に日本国内において頒布された刊行物である特開２０００−５８７５５号公報（以下「引用例」という。）には，図１〜１０とともに，次の記載がある（なお，下線は当審で付加したもの。以下同じ。）。
　　ア　発明の課題等
「【０００１】【発明の属する技術分野】
本発明は半導体装置，特に多結晶シリコン抵抗体を用いたラダー抵抗回路を有する半導体装置とその製造方法に関する
【０００２】【従来の技術】従来，Ｎ型の不純物を導入した多結晶シリコン抵抗体を用いたラダー抵抗回路は広く利用されているが，分圧電圧出力誤差が小さい，高精度なラダー抵抗回路を得るためには多結晶シリコン抵抗体の長さを長くしたものが知られていた。
【０００３】【発明が解決しようとする課題】しかしながら，従来のＮ型多結晶シリコン抵抗体を用いたラダー抵抗回路は，分圧電圧出力誤差を小さくする為に抵抗体の長さを長くする手段を用いているため，ラダー抵抗回路の占有面積が大きくなってしまうと言う問題点を有していた。
【０００４】
本発明は，従来のＮ型多結晶シリコン抵抗体を用いたラダー抵抗回路では不可能であった分圧電圧出力誤差が小さい，高精度なラダー抵抗回路を小さな占有面積で提供することを目的とする
　　イ　発明の実施の形態
・「【００１４】【発明の実施の形態】
本発明の半導体装置は，小さな占有面積で分圧電圧出力誤差が小さい，高精度なラダ−抵抗回路をP型の不純物を導入した多結晶シリコン抵抗体
を用いて実現する事ができる
【００１５】
図１は本発明の半導体装置の一実施例を示すラダー抵抗回路の回路図である。端子Ａ11と端子Ｂ12との間に印加された電圧Ｖを各々の抵抗R1，及びR2により端子C13から分圧電圧Voを得る
・「【００２２】
図２は本発明の製造方法による半導体装置の一実施例を示す模式的断面図である
本発明のラダー抵抗回路に用いられている抵抗素子の断面図である図２はシリコン半導体基板１０１上にフィールド酸化膜１０３を介してＰ型の不純物である，BF
2
あるいはボロンが導入された低濃度不純物領域の高抵抗多結晶シリコン抵抗体１０２が設けられている
同抵抗体の両端には，アルミニウム配線105と十分なコンタクトを取れるよう不純物の濃度を高めたＰ型の高濃度領域１０７を有する
その高濃度領域の上には中間絶縁膜１０４のコンタクトホールを介して金属電極１０５が設けられる
その上には保護膜106が設けられている
【００２３】
図６は本発明の図２の製造方法を示す工程順断面図である
シリコン基板１０１表面に酸化膜１０３を形成し
多結晶シリコン膜１０２を酸化膜１０３上に被着し
【００２４】
図６(ｂ)はフォトリソグラフィー法とドライエッチング法により多結晶シリコン抵抗体１０２をパターニングした様子
【００２５】この後，フォトレジスト１０７を取り去り，
CVD法等により中間絶縁膜１０４を形成し，熱処理により平坦化される
次に，中間絶縁膜１０４を選択的に多結晶シリコン抵抗体の高不純物濃度領域１０８に連通するコンタクトホールを形成する
続いてコンタクトリフロー処理を行い，最後に真空蒸着あるいはスパッタリング等により金属材料等を前面的に成膜した後フォトリソグラフィ及びエッチングを行いパタニングされたメタル配線１０５を形成し，半導体基板の前面を表面保護膜１０６で被覆する
・「【００３０】図８(ｄ)はフォトリソグラフィー法とドライエッチング法により第2の多結晶シリコン抵抗体２０６，２０７をパターニングした様子を示している。その際，多結晶シリコン抵抗体は10μmから150μmの長さにする必要がある。図８(ｅ)はフォトリソグラフィー法によりＮ型トランジスタの拡散領域２０８とするための領域上を開口するようにフォトレジストをパターニングし，Ｎ型の不純物である砒素をイオン注入法によりドーズ量３×1015〜5×1019atom/cm2を注入した後，高温熱処理を施し注入した不純物の活性化及び拡散を行う。次に，フォトリソグラフィー法により多結晶シリコン抵抗体にアルミニウム配線と十分なコンタクトをとるためにＰ型の高不純物濃度領域２１１とするための領域とＰ型トランジスタの拡散領域２０９とするための領域上を開口するようにフォトレジスト１０７をパターニングし，Ｐ型の不純物であるBF2をイオン注入法によりを導入した様子を示している。本発明では，多結晶シリコン抵抗体のアルミニウム配線と十分なコンタクトをとるための高不純物濃度領域２１１に，Ｐ型の不純物であるBF2を5×1015atom/cm2導入した。
【００３１】この後，フォトレジストを取り去り，
CVD法等により中間絶縁膜１０４を形成し，熱処理により平坦化される
次に，中間絶縁膜１０４を選択的に多結晶シリコン抵抗体の高不純物濃度領域２１１に連通するコンタクトホールを形成する
続いてコンタクトリフロー処理を行い，最後に真空蒸着あるいはスパッタリング等により金属材料等を前面的に成膜した後フォトリソグラフィ及びエッチングを行いパタニングされたメタル配線１０５を形成し，半導体基板の前面を保護膜１０６で被覆する
図７は，このようにして形成されたＰ型多結晶シリコン抵抗体の様子を示している
　　ウ　発明の効果
「【００３７】【発明の効果】上述したように本発明によれば，多結晶シリコン抵抗体を用いたラダー抵抗回路における，多結晶シリコン抵抗体にP型の不純物を導入することで従来よりもシート抵抗値が高く，また長さが短く，温度係数の小さい状態を作る事ができる。これによって，従来のＮ型多結晶シリコン抵抗体を用いたラダー抵抗回路では不可能であった抵抗体の長さが短く分圧電圧出力誤差の小さいラダー抵抗回路を得ることができる。
これにより，高精度なラダー抵抗回路を小さい占有面積で実現する事が出来，コストダウンが可能となる他，チップサイズに制約のあるＩＣにも適用できる
　　エ　図の説明
・図１は，引用例の発明に係る半導体装置のラダー抵抗回路の回路図である。
・図２は，図１に示した引用例の発明の半導体装置の抵抗素子を示す模式的断面図である。
・図６は，図１に示した半導体装置の抵抗素子の製造方法を示す図である。
・図７は，引用例の発明をＭＯＳ型トランジスタ及びコンデンサを含む半導体装置に応用した場合の断面図である。
・図８は，引用例の発明をＭＯＳ型トランジスタ及びコンデンサを含む半導体装置に応用した場合の製造方法を示す図である。
・図７，図８に示された断面図から，シリコン半導体基板２０１に，ＭＯＳ型トランジスタのソース・ドレイン領域２０９，ゲート電極２０３が形成され，フィールド酸化膜２０２上に，多結晶シリコン膜からなる抵抗体が形成され，ＭＯＳ型トランジスタと抵抗体の上面には中間絶縁層１０４が形成され，最上層が保護膜１０６で覆われた半導体装置を見て取ることができる。
　
（２）引用例のＭＯＳ型トランジスタ及びラダー抵抗素子の構成について
　　ア　図７，図８には，本来ＭＯＳ型トランジスタのソース・ドレイン領域２０９に接続されるはずの金属電極層が明示されていないが，単に省略されているだけであり，中間絶縁層１０４上に配設された金属電極層を有し，コンタクトホールを介してソース・ドレイン領域２０９と接続されているものと理解するのが自然である。
　　イ　図１の回路構成からも明らかなように，ラダー抵抗回路は，直列に接続された複数の抵抗体１０２で構成されるものであり，また，図２，図６〜８の断面図からみても，引用例で採用されている抵抗体が平坦な構造のものであることは明らかである。
　
（３）以上によれば，引用例には，次の半導体装置が開示されている（以下，この半導体装置の発明を「引用発明」という。）。
　
「半導体基板上に形成され，ゲート電極とソース領域とドレイン領域を含むＭＯＳ型トランジスタと，
　前記ＭＯＳ型トランジスタ上に形成された中間絶縁層１０４と，
　前記中間絶縁層１０４上に配設され，前記中間絶縁層１０４に形成されたコンタクトホールを介して前記ＭＯＳ型トランジスタと接続された金属電極層と，
　前記中間絶縁層１０４と前記金属電極層上に形成された保護膜１０６と，
　フィールド酸化膜２０２上に形成され，ラダー抵抗回路を形成するために直列に接続された平坦な複数の抵抗体と，
　前記複数の抵抗体の上に設けられた中間絶縁層１０４と，
　前記複数の抵抗体の上面両端部の中間絶縁層１０４に設けられたコンタクトホールと，
　前記コンタクトホールを介して前記複数の抵抗体の両端部に接続された電極と，
を備えた半導体装置。」
　
６　本願発明と引用発明の対比
（１）両者を対比すると，
　　ア　引用発明の「ＭＯＳ型トランジスタ」は，本願発明の「半導体素子」に相当し，
　　イ　引用発明の「中間絶縁層１０４」は，本願発明の「第一の絶縁膜」に相当し，
　　ウ　引用発明の「保護膜１０６」は，本願発明の「第二の絶縁膜」に相当する。
　そうすると，本願発明と引用発明の一致点及び相違点は，次のとおりである。
　
（２）一致点及び相違点
　〈一致点〉
「半導体基板上に形成され，ゲート電極とソース領域とドレイン領域を含む半導体素子と，
　前記半導体素子上に形成された第一の絶縁膜と，
　前記第一の絶縁膜上に配設され，前記第一の絶縁膜に形成されたコンタクトホールを介して前記半導体素子と接続された金属電極層と，
　前記第一の絶縁膜と前記金属電極層上に形成された第二の絶縁膜と，
　ラダー抵抗回路を形成するために直列に接続された平坦な複数の抵抗体と，
を備えた半導体装置。」
〈相違点〉
〈相違点１〉ラダー回路を構成する抵抗体が，本願発明では，第二の絶縁膜を介して半導体素子領域と金属電極層を覆って設けられているのに対し，引用発明では，フィールド酸化膜上に，半導体素子と重ならないように設けられている点。
　より具体的には，本願発明は，
「第二の絶縁膜上に形成され，ラダー抵抗回路を形成するために直列に接続された平坦な複数の抵抗体と，
　前記第二の絶縁膜の上に設けられた第三の絶縁膜と，
　前記複数の抵抗体の上面両端部の前記第三の絶縁膜に設けられた第一のコンタクトホールと，　
　前記第一のコンタクトホールを介して前記複数の抵抗体の両端部に接続された第一の電極と，
を備え，
　前記複数の抵抗体が形成された領域は，少なくともひとつの前記半導体素子及び前記金属電極層が形成された領域を覆っている」
のに対し，引用発明は，
「フィールド酸化膜２０２上に形成され，ラダー抵抗回路を形成するために直列に接続された平坦な複数の抵抗体と，
　前記複数の抵抗体の上に設けられた中間絶縁層１０４と，
　前記複数の抵抗体の上面両端部の中間絶縁層１０４に設けられたコンタクトホールと，
　前記コンタクトホールを介して前記複数の抵抗体の両端部に接続された電極と」
を備えるにとどまる。
　
〈相違点２〉本願発明は，「第二の絶縁膜」は，「その表面」が「ＣＭＰで平坦化されたもの」であるのに対し，引用発明は，平坦化について言及がない点。
　
〈相違点３〉本願発明では，「複数の抵抗体の上」に設けられた「前記抵抗体上にコンタクトホールを形成する際のエッチングの速さを調節する膜」を備え，「第一のコンタクトホール」が，「複数の抵抗体の上面両端部の前記第三の絶縁膜と前記エッチングの速さを調節する膜とに」設けられているのに対し，引用発明は，「抵抗体上」に「コンタクトホールを形成する際のエッチングの速さを調節する膜」も「第三の絶縁膜」も備えていない点。
　
〈相違点４〉本願発明は，「前記金属電極層の上の前記第二の絶縁膜と前記第三の絶縁膜とに設けられた第二のコンタクトホール」と，「前記第二のコンタクトホールを介して前記金属電極層に接続された第二の電極」を備えているのに対し，引用発明は，このような構成を備えていない点。
　
（３）相違点についての検討
（３−１）相違点１について
　　ア　相違点１は，引用発明においては，ラダー抵抗回路（複数の抵抗体，抵抗体の上面の絶縁層，当該絶縁層に設けたコンタクトホール，当該コンタクトホールを介して前記複数の抵抗体の両端部に接続された電極を有する）が，半導体素子の形成されていないフィールド酸化膜上に設けられているのに対し，本願発明では，ラダー抵抗回路が，第二の絶縁膜上に設けられ，少なくともひとつの半導体素子及び前記金属電極層が形成された領域を覆うようなされていることである。換言すれば，引用発明のラダー抵抗回路を，第二の絶縁膜を介して，半導体素子及び金属電極層が形成された領域に重ねて，これを覆うように形成したものが，本願発明の相違点１に係る構成である。
　　イ　しかし，半導体基板上に，半導体素子の形成されていない領域に設けられていた抵抗体を，層間絶縁膜を介して，半導体素子や金属電極層が形成された領域に重ねて設けることにより，半導体装置の集積度を上げることは，次の周知例にもあるように，古くから知られ，必要に応じて採用されている周知技術である。　
　　（ア）周知例１（特開昭５７−２１０６５９号公報）
　図１〜３及び公報２頁左上欄２行〜同右下欄２行の記載。バイポーラＮＰＮトランジスタ（半導体素子）が形成された領域上に，層間絶縁膜１０を介して，多結晶シリコンからなる抵抗１３が形成されている。　
　　（イ）周知例２（特開平５−３２６８４７号公報））
　図１〜６及び公報３頁段落【００１２】〜【００１７】の記載。バイポーラトランジスタ，ＣＭＯＳトランジスタ，ＢｉＣＭＯＳトランジスタなどの半導体素子が形成された領域上に，絶縁膜１１を介して，マッチング抵抗素子１２が形成されている。
　　（ウ）周知例３（特開平１０−３２６８４０号公報）
　図１２及び公報３頁段落【０００８】【０００９】の記載。ＭＯＳトランジスタが形成された領域上に，絶縁膜９又は１４を介して，多結晶シリコンからなる高抵抗負荷素子１１又は２１が形成されたものが，従来技術として説明されている。
　　ウ　そして，引用発明のラダー抵抗回路（複数の抵抗体，抵抗体の上面の絶縁層，当該絶縁層に設けたコンタクトホール，当該コンタクトホールを介して前記複数の抵抗体の両端部に接続された電極により構成）によれば，高精度のラダー抵抗回路を小さい占有面積で実現することができる（引用例の段落【００３７】を参照）のであるから，更に集積度を高めるべく，引用発明のラダー抵抗回路を半導体素子及び金属電極層が形成された領域に重ねてこれを覆うように形成することは，上記の周知技術に照らし，当業者が格別の創意工夫を要することなく容易になし得たものである。
　そして，その結果，相違点１に係る構成となるから，相違点１は，当業者が容易に想到し得たものである。
　
（３−２）相違点２について
　　ア　平坦化の処理は，多層構造を有する半導体装置の製造過程において必要に応じて行われていることである。引用例においても，中間絶縁膜１０４は平坦化処理がされるとの開示がある（引用例の段落【００２５】，【００３１】）。そして，以下の周知例にもあるように，平坦化の手段として，ＣＭＰ（化学的機械研磨法）は周知の技術である。
　　（ア）周知例４（特開平１０−２０９２９９号公報）
　図１，７及び公報２頁段落【０００３】，３頁段落【００１５】〜【００２１】，５頁段落【００５８】の記載。段落【００５８】には，化学的機械研磨法（ＣＭＰ）で平坦化することが記載されている。
　　（イ）周知例５（特開平７−１９３１８８号公報）
　図１及び公報３頁段落【０００８】の記載。化学的機械的研磨法（ＣＭＰ）で平坦化してもよいことが記載されている。
　　イ　そして，積み重ねる層が多層になればなるほど，平坦化処理の必要性は高くなることは技術常識であるから，引用発明において，ラダー抵抗回路を半導体素子及び金属電極層を覆うように積層する際に，第二の絶縁膜の表面をＣＭＰにより平坦化することは，当業者が適宜なし得る設計事項といえる。
　　ウ　したがって，相違点２は，当業者が容易に想到し得たものである。
　
（３−３）相違点３について
　　ア　多結晶シリコン膜からなる抵抗体において，抵抗体の両端にコンタクトホールを形成する際のエッチング工程により多結晶シリコン膜が浸蝕される問題を解決するための技術手段として，窒化膜等の薄層を介在させてエッチングの度合いを調節する技術があることは，当業者に周知である。　
　　（ア）周知例６（特開平１０−１６３４３０号公報）　
　公報３頁段落【０００７】，【００１５】の記載。
　　（イ）周知例７（特開平１１−３３０３６５号公報）
　公報３頁段落【０００５】，【０００６】，【０００８】の記載。
　　（ウ）周知例８（特開平３−６００６４号公報）
　公報３頁右上欄１４行〜同左下欄５行。
　　イ　そして，この技術は，ラダー抵抗回路を半導体素子及び金属電極層を覆うように積層した場合も適用できることは明らかであるから，引用発明のラダー抵抗回路を半導体素子及び金属電極層が形成された領域に重ねてこれを覆うように形成する際に，ラダー抵抗回路を構成する抵抗体上に「コンタクトホールを形成する際のエッチングの速さを調節する膜」を備えるようにすることは，当業者が必要に応じて採用する設計事項である。
　　ウ　したがって，相違点３は，当業者が容易に想到し得たものである。
　
（３−４）相違点４について
　　ア　相違点４は，本願発明が，「前記金属電極層の上の前記第二の絶縁膜と前記第三の絶縁膜とに設けられた第二のコンタクトホール」と，「前記第二のコンタクトホールを介して前記金属電極層に接続された第二の電極」とを備えるのに対し，引用発明はこのような構成を備えていないというものである。
　　イ　ところで，ラダー抵抗回路は，一般に，半導体素子に接続されて電圧を分圧するために用いられるものであり，引用発明のラダー抵抗回路も，明示はされていないが，抵抗体の一端は，半導体素子であるＭＯＳ型トランジスタのソース又はドレイン領域の金属電極層に，金属配線等により接続されるものと理解できる。引用発明のラダー抵抗回路を半導体素子及び金属電極層が形成された領域に重ねてこれを覆うように形成した場合も，抵抗体の一端と半導体素子が接続される点で変わるところがない。そして，上記の周知例１，２，３にもあるように，半導体素子上に抵抗体を積層したものにおいて，両者を電気的に接続する場合，半導体素子の金属電極層と抵抗体の一端の電極の間を，層間絶縁膜に形成したコンタクトホールを介して接続する構成とすることは，多層配線の常套手段である。
　そうすると，相違点４は，引用発明のラダー抵抗回路を半導体素子及び金属電極層が形成された領域に重ねてこれを覆うように形成する場合に，当業者が自然に発想することである。
　　ウ　したがって，相違点４は，当業者が容易に想到し得たものである。
　
（４）以上のとおり，相違点１〜４は，周知技術に照らし，引用発明に基づいて当業者が容易に想到し得たものである。
　したがって，本願発明は，引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない。
  　
７　結言
　以上の次第で，本願発明（請求項１に係る発明）は，特許法２９条２項の規定により特許を受けることができないものであるから，その余の請求項について検討するまでもなく，本願は拒絶をすべきものである。
　よって，結論のとおり審決する。