【手続補正書】
【提出日】平成24年2月24日(2012.2.24)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
低電圧系電源電圧と接地電位を振幅とする入力信号を受け、高電圧系電源電圧と接地電位の間の電圧振幅に変換した出力信号電圧を出力するレベルシフト電圧生成回路と、
前記レベルシフト電圧生成回路の素子と同一の素子構成を有し、低電圧系の閾値電圧と高電圧系の閾値電圧を監視し、入力電圧を低電圧系の論理閾値とし、出力電圧を高電圧系の論理閾値として、入力電圧が低電圧系の論理閾値を横切るとき、出力電圧が高電圧系の論理閾値を横切るように、同期した出力電圧を生成させるレプリカ回路と、
前記レベルシフト電圧生成回路の出力電圧と前記レプリカ回路の出力電圧の変動を調整するためのバイアスを生成し、前記レベルシフト電圧生成回路と前記レプリカ回路に供給するバイアス生成回路と、
を備えたことを特徴とするレベルシフト回路。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正の内容】
【００７６】
（Ｃ）高周波信号入力時に温度変動が発生しても、入力信号のデューティ比を維持したまま、レベルシフト動作出来る。
上記した実施形態は以下のように付記される（ただし、以下に限定されない）。
（形態１）
低電圧系電源電圧と接地電位を振幅とする入力信号を受け、高電圧系電源電圧と接地電位の間の電圧振幅に変換した出力信号電圧を出力するレベルシフト電圧生成回路と、
前記レベルシフト電圧生成回路の素子と同一の素子構成を有し、低電圧系の閾値電圧と高電圧系の閾値電圧を監視し、入力電圧を低電圧系の論理閾値とし、出力電圧を高電圧系の論理閾値として、入力電圧が低電圧系の論理閾値を横切るとき、出力電圧が高電圧系の論理閾値を横切るように、同期した出力電圧を生成させるレプリカ回路と、
前記レベルシフト電圧生成回路の出力電圧と前記レプリカ回路の出力電圧の変動を調整するためのバイアスを生成し、前記レベルシフト電圧生成回路と前記レプリカ回路に供給するバイアス生成回路と、
を備えたことを特徴とするレベルシフト回路。
（形態２）
前記レプリカ回路が、前記低電圧系電源電圧と接地電位で振幅する全帰還接続された低電圧論理回路と、
前記高電圧系電源と接地電位で振幅する全帰還接続され高電圧論理回路と、
を備え、前記低電圧論理回路の低電圧系閾値電圧と前記高電圧論理回路の高電圧系閾値電圧が監視される、ことを特徴とする形態１記載のレベルシフト回路。
（形態３）
前記バイアス生成回路は、前記レプリカ回路の高電圧系の出力と、前記高電圧系閾値電圧を比較する比較回路を備え、
前記比較結果に基づき、前記レベルシフト電圧生成回路と、前記レプリカ回路を調整する電圧を生成する、ことを特徴とする形態１又は２記載のレベルシフト回路。
（形態４）
前記レプリカ回路が高電圧系電源電圧と接地電位に接続されたプッシュプル回路を備え、
前記高電圧系電源と前記バイアス生成回路の出力間に接続されたトランジスタと、前記レプリカ回路のプッシュプル回路の高電圧系電源側のトランジスタがカレントミラーを構成する、ことを特徴とする形態１記載のレベルシフト回路。
（形態５）
前記レベルシフト電圧生成回路は、
前記低電圧系電源と前記接地電位間に接続され入力信号を入力する第１の論理回路と、
前記バイアス生成回路の出力と前記第１の論理回路の出力の間に直列に接続されている第１の抵抗素子と容量素子と、
前記高電圧系電源と前記接地電位間に接続された第１、第２のトランジスタを含む第１のプッシュプル回路であって、前記第１のトランジスタの制御端子は、前記第１の抵抗素子と前記容量素子の接続ノードに接続され、前記第２のトランジスタの制御端子は、前記第１の論理回路の出力に接続された第１のプッシュプル回路と、
前記高電圧系電源と前記接地電位間に接続され、前記第１のプッシュプル回路の出力を入力し、前記高電圧系電源と前記接地電位間の振幅の出力信号を出力する第２の論理回路と、
を備えている、ことを特徴とする形態１記載のレベルシフト回路。
（形態６）
前記レプリカ回路は、
前記低電圧系電源と前記接地電位間に接続され、出力が入力に全帰還され、出力が論理閾値電圧を与える第３の論理回路と、
前記高電圧系電源と前記接地電位間に接続された第３、第４のトランジスタを含む第２のプッシュプル回路であって、前記第３のトランジスタの制御端子は、第２の抵抗素子を介して前記バイアス生成回路の出力に接続され、前記第２のトランジスタの制御端子は、前記第３の論理回路の出力に接続された第２のプッシュプル回路と、
前記高電圧系電源と前記接地電位間に接続され、出力が入力に全帰還され、出力が論理閾値電圧を与える第４の論理回路と、
を備え、
前記第３の論理回路は前記第１の論理回路と同一構成とされ、前記第４の論理回路は前記第２の論理回路と同一構成とされ、前記第３のトランジスタは前記第１のトランジスタと同一構成とされ、前記第４のトランジスタは前記第２のトランジスタと同一構成とされ、前記第２の抵抗素子は前記第１の抵抗素子と同一の抵抗値とされている、ことを特徴とする形態５記載のレベルシフト回路。
（形態７）
前記バイアス生成回路は、
前記レプリカ回路の前記第４の論理回路の出力電圧と前記第２のプッシュプル回路の出力電圧を電圧比較する比較回路と、
前記高電圧系電源と前記バイアス回路の出力の間に接続され、ダイオード接続された第５のトランジスタと、前記バイアス回路の出力と前記接地電位の間に接続され、前記比較回路の出力電圧を制御端子に入力する第６のトランジスタと、
を備え、前記第１のトランジスタと前記第５のトランジスタは同一構成とされ、前記第２のトランジスタと前記第６のトランジスタは同一構成とされる、形態５又は６記載のレベルシフト回路。
（形態８）
前記第１、第３、第５のトランジスタはカレントミラーを構成する、形態７記載のレベルシフト回路。
（形態９）
レベルシフト電圧生成回路と、レプリカ回路と、バイアス生成回路と、を備え、
前記レベルシフト電圧生成回路は、
低電圧系電源と接地電位間に接続され入力信号を入力する第１の論理回路と、
バイアス生成回路の出力と前記第１の論理回路の出力の間に直列に接続されている第１の抵抗素子と容量素子と、
高電圧系電源と接地電位間に接続された第１、第２のトランジスタを含む第１のプッシュプル回路であって、前記第１のトランジスタの制御端子は、前記第１の抵抗素子と前記容量素子の接続ノードに接続され、前記第２のトランジスタの制御端子は、前記第１の論理回路の出力に接続された第１のプッシュプル回路と、
前記高電圧系電源と前記接地電位間に接続され、前記第１のプッシュプル回路の出力を入力し、前記高電圧系電源と前記接地電位間の振幅の出力信号を出力する第２の論理回路と、
を備え、
前記レプリカ回路は、
前記低電圧系電源と前記接地電位間に接続され、出力が入力に全帰還され、出力が論理閾値電圧を与える第３の論理回路と、
前記高電圧系電源と前記接地電位間に接続された第３、第４のトランジスタを含む第２のプッシュプル回路であって、前記第３のトランジスタの制御端子は、第２の抵抗素子を介して前記バイアス生成回路の出力に接続され、前記第２のトランジスタの制御端子は、前記第３の論理回路の出力に接続された第２のプッシュプル回路と、
前記高電圧系電源と前記接地電位間に接続され、出力が入力に全帰還され、出力が論理閾値電圧を与える第４の論理回路と、
を備え、
前記第３の論理回路は前記第１の論理回路と同一構成とされ、前記第４の論理回路は前記第２の論理回路と同一構成とされ、前記第３のトランジスタは前記第１のトランジスタと同一構成とされ、前記第４のトランジスタは前記第２のトランジスタと同一構成とされ、前記第２の抵抗素子は前記第１の抵抗素子と同一の抵抗値とされ、
前記バイアス生成回路は、
前記レプリカ回路の前記第４の論理回路の出力電圧と前記第２のプッシュプル回路の出力電圧を電圧比較する比較回路と、
前記高電圧系電源と前記バイアス回路の出力の間に接続され、ダイオード接続された第５のトランジスタと、前記バイアス回路の出力と前記接地電位の間に接続され、前記比較回路の出力電圧を制御端子に入力する第６のトランジスタと
を備えたレベルシフト回路。
（形態１０）
前記第１、第２、第３、第４の論理回路がインバータ回路を含む形態９記載のレベルシフト回路。