【事件の表示】
　平成１０年特許願第１５６４６６号「高集積強誘電体メモリ装置及びその製造方法」拒絶査定不服審判事件〔平成１１年４月２３日出願公開，特開平１１−１１１９３３〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１０年６月４日（パリ条約による優先権主張１９９７年９月２９日，韓国）の出願であって，平成１８年７月２５日付けで手続補正がなされ，同年８月１０日付けで拒絶査定がなされ，これに対し，同年１１月１３日に拒絶査定不服審判が請求されるとともに，同日付けで手続補正がなされ，その後当審において，平成２１年３月３日付けで審尋がなされたものである。
　
第２　平成１８年１１月１３日付けの手続補正について
１　本件補正の内容
　平成１８年１１月１３日付けの手続補正（以下「本件補正」という。）は，特許請求の範囲を補正するものであり，その内容は，以下のとおりである。
（１）補正事項１
　本件補正前の請求項１〜９を削除すること。
（２）補正事項２
　本件補正前の請求項１０〜３３を，本件補正後の請求項１〜２４に繰り上げるとともに，それぞれが引用する請求項を，本件補正後の請求項の番号に合わせて補正すること。
（３）補正事項３
　本件補正前の請求項１９の「前記障壁層はＡｌ2Ｏ2よりなること」を，本件補正後の請求項１０の「前記障壁層はＡｌ2Ｏ3よりなること」と補正すること。
（４）補正事項４
　本件補正前の請求項２３の「前記キャッピング層はＴｉＯ2膜よりなること」を，本件補正後の請求項１４の「前記キャッピング層はＴｉＯ2膜よりなること」と補正すること。
（５）補正事項５
　本件補正前の請求項３３の「前記障壁層はＡｌ2Ｏ3よりなること」を，本件補正後の請求項２４の「前記障壁層はＡｌ2Ｏ3よりなること」と補正すること。
　
２　補正の目的の適否
（１）補正事項１は，本件補正前の請求項１〜９を削除するものであるから，請求項の削除を目的とするものに該当する。
（２）補正事項２は，本件補正前の請求項１〜９を削除したことに伴って，それぞれ請求項を繰り上げ，必要に応じて引用する請求項を変更して，記載を明りょうにするものであるから，明りょうでない記載の釈明を目的とするものに該当する。
（３）補正事項３〜５はそれぞれ，「Ａｌ2Ｏ2」を「Ａｌ2Ｏ3」と，「ＴｉＯ2膜」を「ＴｉＯ2膜」と，「Ａｌ2Ｏ3」を「Ａｌ2Ｏ3」と，いずれも誤記の訂正を行うものであるから，誤記の訂正を目的とするものに該当する。
　
３　本件補正についてのむすび
　以上，検討したとおり，本件補正は，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第１号，第３号又は第４号に掲げる事項を目的とするものに該当するものであるから，適法になされたものである。
　
第３　本願発明について
１　本願発明
　平成１８年１１月１３日付けの手続補正は，上記のとおり適法になされたものであるから，本願の請求項１〜２４に係る発明は，平成１８年１１月１３日付けの手続補正により補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１〜２４に記載された事項により特定されるものであり，その内の請求項１に係る発明（以下「本願発明」という。）は，次のとおりのものである。 
「【請求項１】
　（ａ）　半導体基板の活性領域上及び素子分離膜上に，ゲート電極及びキャパシタの下部電極を同時にそれぞれ形成する段階と，
　（ｂ）　前記ゲート電極及び下部電極の側壁に各々絶縁膜スペーサを形成する段階と，
　（ｃ）　前記ゲート電極の両側に各々ソース領域及びドレイン領域を形成してトランジスタを形成する段階と，
　（ｄ）　前記トランジスタを含む半導体基板上に前記下部電極の上面のみを露出させる開口部の形成された第１層間絶縁膜を形成する段階と，
　（ｅ）　前記開口部内に強誘電体膜を形成する段階と，
　（ｆ）　前記強誘電体膜上に上部電極を形成して強誘電体キャパシタを形成する段階とを含むことを特徴とする強誘電体メモリ装置の製造方法。」
　
２　引用例に記載された発明
（１）原査定の拒絶の理由に引用された特開平６−２９５９８３号公報（平成６年１０月２１日出願公開，以下「引用例１」という。）には，次の記載がある。
ア　「【０００１】
【産業上の利用分野】この発明は，少くとも
ＭＯＳ
トランジスタとキャパシタとを同一半導体基板上に有する半導体装置
の製造方法
イ　図１を参照して，「【００３０】
【実施例】図１ないし図２を用いてこの発明の第１の実施例を示し，以下に説明する。なお，第１の従来例と同一の部分については同じ符号を付与している。
【００３１】まず，図１（ａ）に示すように，従来同様，
Ｐ形シリコン基板１を用いＬＯＣＯＳ法によりフィールド酸化膜２を設け，ＭＯＳ領域にゲート酸化膜７を形成
【００３２】次に，１５０ｎｍの厚さのＮ形ポリシリコン膜９と２６０ｎｍの厚さのシリサイド膜を１０を生成（図１（ｂ））した後，周知のフォトリソ技術を用いて
ＭＯＳトランジスタ形成領域にトランジスタのゲートゲート電極９１とフィールド酸化膜７上にキャパシタの第１の電極（下部電極，以下同様）４１を形成
【００３３】次いで，ＭＯＳトランジスタのソース・ドレイン形成のためのＮ形拡散源となるイオン例えばＰ＋，Ａｓ＋等をゲート電極９１とフィールド酸化膜２に対しセルフアライン的に注入する（図１（ｄ））。その後，スパッタシリコン膜例えば２０ｎｍの厚さのアモルファスシリコン膜１５を生成し（図１（ｅ）），それを熱処理雰囲気中で９５０℃，６０分の熱処理することによって４０ｎｍの厚さの熱酸化膜１６を得，同時にＭＯＳトランジスタ部の不純物を活性化しソース・ドレイン１１を形成する（図１（ｆ））。
熱酸化膜１６は
キャパシタ絶縁膜として良い材料
ウ　図３及び図４を参照して，「【００３５】次に第２の実施例を図３ないし図４に示す。
【００３６】まず図３（ａ）に示すように
Ｐ形シリコン基板１を用いＬＯＣＯＳ法によりフィールド酸化膜２を設け，ＭＯＳ領域にゲート酸化膜７を形成
【００３７】次に，１５０ｎｍの厚さのＮ形ポリシリコン膜９と２６０ｎｍの厚さのシリサイド膜１０を生成（図３（ｂ））した後，周知のフォトリソ技術を用いて
第１の実施例同様，ゲート電極９１とキャパシタの第１の電極４１を形成
【００３８】次いで，
Ｐ
＋
イオンをゲート電極９１とフィールド酸化膜２に対しセルフアライン的に注入
【００３９】次に，
絶縁膜でサイドウォール１７を
ゲート電極９１とキャパシタ第１電極の側壁に形成しイオン注入マスク７１を形成し，Ａｓ
＋
イオン注入を行い熱処理を経てソース・ドレイン層１１の形成
【００４０】
次にスパッタシリコン膜
を生成し，それを
酸化することによって
熱酸化膜１６を得る
【００４１】この熱処理膜１６の形成工程はソース・ドレイン層形成のためのイオン注入の前に行ない，イオン注入用マスク７１の形成を省くこともできる。これは熱酸化膜１６をイオン注入用マスクとして使えるからである。
【００４２】
次に，Ｎ形ポリシリコン６を生成し
キャパシタの第２の電極６１を形成
（２）上記（１）アによれば，引用例１に記載された発明は，ＭＯＳトランジスタとキャパシタとを同一半導体基板上に有する半導体装置の製造方法に関するものである。
（３）上記（１）イ及びウによれば，引用例１には，第１の実施例として，ＭＯＳトランジスタ形成領域にトランジスタのゲート電極９１とフィールド酸化膜７上にキャパシタ第１電極４１を形成すること，及び，Ｐ形シリコン基板１を用いＬＯＣＯＳ法によりフィールド酸化膜２を設け，ＭＯＳ領域にゲート酸化膜７を形成し，第１の実施例同様，ゲート電極９１とキャパシタ第１電極４１を形成することが記載されており，しかもゲート電極９１とキャパシタ第１電極４１とを同時に形成していることは明らかであるから，Ｐ形シリコン基板１のＭＯＳトランジスタ形成領域にトランジスタのゲート電極９１と，フィールド酸化膜７上にキャパシタ第１電極４１を同時に形成することが開示されている。
（４）上記（１）ウによれば，引用例１には，絶縁膜でサイドウォール１７を，ゲート電極９１とキャパシタ第１電極４１の側壁に形成することが記載されている。
（５）上記（１）ウによれば，引用例１には，Ｐ＋イオンをゲート電極９１とフィールド酸化膜２に対しセルフアライン的に注入し，また，サイドウォール１７を形成しイオン注入マスク７１を形成し，Ａｓ＋イオン注入を行い熱処理を経てソース・ドレイン層１１を形成することが記載されているから，図３（ｄ）及び図３（ｅ）におけるゲート電極９１とソース・ドレイン層１１との位置関係を参酌すると，ゲート電極９１の両側にソース・ドレイン層１１が形成され，また，これによりＭＯＳトランジスタが形成されることが開示されていることは，明らかである。
（６）上記（１）イ及びウによれば，引用例１には，熱酸化膜１６はキャパシタ絶縁膜の材料となること，及び，スパッタシリコン膜を生成し，それを酸化することによって熱酸化膜１６を得て，次に，Ｎ形ポリシリコン６を生成しキャパシタ第２電極６１を形成することが記載されているから，スパッタシリコン膜を生成し，それを酸化することによって熱酸化膜１６を得てキャパシタ絶縁膜を形成し，また，Ｎ形ポリシリコン６を生成し，キャパシタ第２電極６１を形成することが開示されている。
（７）よって，引用例１には，以下の発明（以下「引用発明１」という。）が記載されている。
「Ｐ形シリコン基板１のＭＯＳトランジスタ形成領域にトランジスタのゲート電極９１と，フィールド酸化膜７上にキャパシタ第１電極４１を同時に形成し，
　絶縁膜でサイドウォール１７を，ゲート電極９１とキャパシタ第１電極４１の側壁に形成し，
　ゲート電極９１の両側にソース・ドレイン層１１を形成することによりＭＯＳトランジスタが形成され，
　スパッタシリコン膜を生成し，それを酸化することによって熱酸化膜１６を得てキャパシタ絶縁膜を形成し，
　Ｎ形ポリシリコン６を生成し，キャパシタ第２電極６１を形成することを特徴とするＭＯＳトランジスタとキャパシタとを同一半導体基板上に有する半導体装置の製造方法。」
　
３　本願発明と引用発明１との対比
（１）引用発明１の「Ｐ形シリコン基板１」，「ＭＯＳトランジスタ形成領域」，「フィールド酸化膜７」，「ゲート電極９１」，「キャパシタ第１電極４１」は，本願発明の「半導体基板」，「活性領域」，「素子分離膜」，「ゲート電極」，「キャパシタの下部電極」にそれぞれ相当するから，引用発明１の「Ｐ形シリコン基板１のＭＯＳトランジスタ形成領域にトランジスタのゲート電極９１と，フィールド酸化膜７上にキャパシタ第１電極４１を同時に形成」することは，本願発明の「（ａ）　半導体基板の活性領域上及び素子分離膜上に，ゲート電極及びキャパシタの下部電極を同時にそれぞれ形成する段階」に相当する。
（２）引用発明１の「サイドウォール１７」は，絶縁膜であるから，本願発明の「絶縁膜スペーサ」に相当する。したがって，引用発明１の「絶縁膜でサイドウォール１７を，ゲート電極９１とキャパシタ第１電極４１の側壁に形成」することは，本願発明の「（ｂ）　前記ゲート電極及び下部電極の側壁に各々絶縁膜スペーサを形成する段階」に相当する。
（３）引用発明１の「ソース・ドレイン層１１」，「ＭＯＳトランジスタ」は，本願発明の「ソース領域及びドレイン領域」，「トランジスタ」にそれぞれ相当するから，引用発明１の「ゲート電極９１の両側にソース・ドレイン層１１を形成することによりＭＯＳトランジスタが形成され」ることは，本願発明の「（ｃ）　前記ゲート電極の両側に各々ソース領域及びドレイン領域を形成してトランジスタを形成する段階」に相当する。
（４）以上のことを踏まえると，本願発明と引用発明１とは，
「（ａ）　半導体基板の活性領域上及び素子分離膜上に，ゲート電極及びキャパシタの下部電極を同時にそれぞれ形成する段階と，
　（ｂ）　前記ゲート電極及び下部電極の側壁に各々絶縁膜スペーサを形成する段階と，
　（ｃ）　前記ゲート電極の両側に各々ソース領域及びドレイン領域を形成してトランジスタを形成する段階とを含むことを特徴とする装置の製造方法。」
である点で一致し，以下の相違点１及び相違点２で相違する。
相違点１：本願発明は，「強誘電体メモリ装置の製造方法」であるのに対して，引用発明１は，「ＭＯＳトランジスタとキャパシタとを同一半導体基板上に有する半導体装置の製造方法」である点。
相違点２：本願発明は，「（ｄ）　前記トランジスタを含む半導体基板上に前記下部電極の上面のみを露出させる開口部の形成された第１層間絶縁膜を形成する段階と」，「（ｅ）　前記開口部内に強誘電体膜を形成する段階と」，「（ｆ）　前記強誘電体膜上に上部電極を形成して強誘電体キャパシタを形成する段階とを含む」のに対して，引用発明１は，これらの段階がない点。
　
４　当審の判断
（１）相違点１について
　引用発明１は，「ＭＯＳトランジスタとキャパシタとを同一半導体基板上に有する半導体装置の製造方法」であるが，「ＭＯＳトランジスタとキャパシタとを同一半導体基板上に有する半導体装置」としては，１トランジスタ／１キャパシタ型のＤＲＡＭが周知であって，代表的なものである。また，１トランジスタ／１キャパシタ型のＤＲＡＭに関する構成を，１トランジスタ／１キャパシタ型の強誘電体メモリ装置にも適用できることは，例えば原査定の拒絶の理由に引用された下記の引用例２に記載されているように，強誘電体メモリ装置の製造方法の技術分野において周知であって，必要により当業者が適宜行うことができる技術的な設計事項である。そうすると，引用発明１の「ＭＯＳトランジスタとキャパシタとを同一半導体基板上に有する半導体装置の製造方法」を，本願発明のような「強誘電体メモリ装置の製造方法」に適用することは，当業者が容易になし得ることである。
　
引用例２：特表平９−５０４４１２号公報（平成９年４月２８日公表）
「本発明は，
集積回路用のコンデンサ，特に強誘電体ＲＡＭのための強誘電体コンデンサの構造およびその製造方法
「図２に示すように，他の
よく知られた従来技術のＤＲＡＭセル３２は，基板３８上に形成されたコンデンサ３４とトランジスタ３６で構成
コンデンサ３４は，フィールド分離領域４２の上にある誘電体４０の層上
電極４４，４６は，その間にコンデンサ誘電体層５０を挿んで形成
コンデンサ誘電体が強誘電体材料
「本発明は，
シリコン集積回路と互換性のある高強度誘電体または強誘電体を含むコンデンサを提供
強誘電体コンデンサ構造は，ＢｉＣＭＯＳ，ＣＭＯＳ
と共に集積化することが可能
（これらの記載によれば，引用例２には，従来技術のＤＲＡＭセル構造において，コンデンサ誘電体として強誘電体材料を用いるだけで，強誘電体ＲＡＭ（すなわち，強誘電体メモリ装置）が得られることが開示されている。）
　
（２）相違点２について
ア　まず，前示の引用例２には，次の記載がある。
「本発明の実施の形態１による集積回路において，
メモリ素子のコンデンサ５０
他の電子装置構造（図示せず）を含む
基板上に設けられた第１の導電層は
コンデンサの第１（下部）電極５４を形成
その上に横たわる従来の誘電体６０は，貫通孔６２を形成
この貫通孔はコンデンサ誘電体材料６６で埋められる
コンデンサ誘電体材料６６は
強誘電体材料を含む
第２の導電性電極６８は
誘電体材料６６の上に設けられ，コンデンサ構造を完成
イ　この記載によれば，引用例２に記載された発明（以下「引用発明２」という。）の「他の電子装置構造（図示せず）を含む」「基板上に」「コンデンサの第１（下部）電極５４を形成」し，「その上に横たわる」「誘電層６０」に「貫通孔６２を形成」することは，本願発明の「（ｄ）　前記トランジスタを含む半導体基板上に前記下部電極の上面のみを露出させる開口部の形成された第１層間絶縁膜を形成する段階」に相当し，引用発明２の「この貫通孔は」「強誘電体材料」の「コンデンサ誘電体材料６６で埋められ」ることは，本願発明の「（ｅ）　前記開口部内に強誘電体膜を形成する段階」に相当し，引用発明２の「第２の導電性電極６８」が「誘電体材料６６の上に設けられ，コンデンサ構造を完成させる」ことは，本願発明の「（ｆ）　前記強誘電体膜上に上部電極を形成して強誘電体キャパシタを形成する段階」に相当する。
ウ　１トランジスタ／１キャパシタ型のＤＲＡＭに関する構成を，１トランジスタ／１キャパシタ型の強誘電体メモリ装置にも適用できることが，引用例２に記載されていることは前示（１）のとおりであるから，同様に，引用発明２の「強誘電性コンデンサ構造」及びその製造方法を引用発明１の「ＭＯＳトランジスタとキャパシタとを同一半導体基板上に有する半導体装置の製造方法」に適用することに，格別の困難性を認めることはできない。したがって，引用発明１の「スパッタシリコン膜を生成し，それを酸化することによって熱酸化膜１６を得てキャパシタ絶縁膜を形成し，Ｎ形ポリシリコン６を生成し，キャパシタ第２電極６１を形成する」ことに代えて，熱酸化膜１６ではなく強誘電体材料をコンデンサ誘電体材料とする引用発明２の「他の電子装置構造（図示せず）を含む」「基板上に」「コンデンサの第１（下部）電極を形成」し，「その上に横たわる」「誘電層６０」に「貫通孔６２を形成」し，「この貫通孔は」「強誘電体材料」の「コンデンサ誘電体材料６６で埋められ」，「第２の導電性電極６８」が「誘電体材料６６の上に設けられ，コンデンサ構造を完成させる」構成を採用し，本願発明の「（ｄ）　前記トランジスタを含む半導体基板上に前記下部電極の上面のみを露出させる開口部の形成された第１層間絶縁膜を形成する段階と」，「（ｅ）　前記開口部内に強誘電体膜を形成する段階と」，「（ｆ）　前記強誘電体膜上に上部電極を形成して強誘電体キャパシタを形成する段階とを含む」構成とすることは，当業者が容易に想到し得るものである。
　
５　まとめ
　以上検討したとおり，本願発明は，引用発明１及び引用発明２に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。 
　
第４　むすび
　以上のとおりであるから，本願は，他の請求項に係る発明について検討するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。