【事件の表示】
　平成９年特許願第５３６５７５号「シリコンカーバイトＣＭＯＳ及びその製造方法」拒絶査定不服審判事件〔平成９年１０月２３日国際公開、ＷＯ９７／３９４８５、平成１２年７月４日国内公表、特表２０００−５０８４７７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、１９９７年４月１４日（パリ条約による優先権主張外国庁受理１９９６年４月１５日、アメリカ合衆国）を国際出願日とする出願であって、平成２０年４月１４日付けで手続補正がなされ、同年６月２０日付けで拒絶査定がなされ、これに対して同年９月２９日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明
　本願の請求項１〜４０に係る発明は、平成２０年４月１４日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜４０に記載されている事項により特定されるとおりのものであり、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。　
　「１．相補型のＭＯＳ集積デバイスにおいて、
　第１の導電型のシリコンカーバイド層と、
　前記シリコンカーバイド層に形成された第２の導電型のシリコンカーバイドからなる第１の領域であって、第２の導電型のシリコンカーバイドのウエルを提供する第１の領域と、
　前記第２の導電型のシリコンカーバイドからなる第１の領域から離間して前記シリコンカーバイド層に形成された第２の導電型のシリコンカーバイドからなる第１のソース領域及び第１のドレイン領域と、
　前記第１の領域に形成された前記第１の導電型のシリコンカーバイドからなる第２のソース領域及び第２のドレイン領域と、
　前記第１のソース領域と前記第１のドレイン領域との間に形成された第１のゲート誘電体層と、
　前記第２のソース領域と前記第２のドレイン領域との間に形成された第２のゲート誘電体層と、
　前記第１のゲート誘電体層上に形成された第１のゲート電極であって、該第１のゲート電極にバイアスが供給されたときに、前記第１のソース領域と前記第１のドレイン領域との間の前記第１の導電型のシリコンカーバイド層に能動チャネル領域を提供する第１のゲート電極と、
　前記第２のゲート誘電体層上に形成された第２のゲート電極であって、該第２のゲート電極にバイアスが供給されたときに、前記第２のソース領域と前記第２のドレイン領域との間の前記第２の導電型のシリコンカーバイドからなる第１の領域に能動チャネル領域を提供する第２のゲート電極と、
　前記第１のソース領域上に形成された第１のソース・オーミック・コンタクトと、
　前記第１のドレイン領域上に形成された第１のドレイン・オーミック・コンタクトと、
　前記第２のソース領域上に形成された第２のソース・オーミック・コンタクトと、
　前記第２のドレイン領域上に形成された第２のドレイン・オーミック・コンタクトと
からなり、
　前記第１の導電型のシリコンカーバイドと前記第２の導電型のシリコンカーバイドとは反対の導電型のシリコンカーバイドであり、前記第１のソース・オーミック・コンタクト及び前記第１のドレイン・オーミック・コンタクト並びに前記第２のソース・オーミック・コンタクト及び前記第２のドレイン・オーミック・コンタクトは同一のコンタクト材料から形成されることを特徴とするＭＯＳ集積デバイス。」　
　
３．刊行物に記載された発明
（１）刊行物１
（１−１）それに対して、原査定の根拠となった平成２０年１月２３日付けで通知した拒絶の理由（以下、「拒絶の理由」という。）において引用した、本願の優先日前に日本国内において頒布された特開平２−２３６５２号公報（以下、「刊行物１」という。）には、図１及び２とともに、以下の事項が記載されている。
　「〔産業上の利用分野〕
　本発明は半導体素子の製造方法に係り、詳しくはＬＤＤ構造のＣＭＯＳ　ＩＣの製造方法に関するものである。」（１ページ右下欄３〜６行）
　「〔実施例〕
　本発明製造方法に係る一実施例を、第１図にＣＭＯＳの工程断面図及び第２図に同平面図を示して説明する。
　先ず、第１図（ａ）に示す如く、濃度が５×１０１４〜５×１０１５ｃｍ−３のＮ型Ｓｉ基板１の上部所定位置に、表面不純物濃度が１０１９〜１０２１ｃｍ−３のＰＭＯＳのソース層２及びドレイン層３並びにＮＭＯＳのＰウエル４を夫々形成すると同時に、このＰウエル４の上部所定位置に、ＮＭＯＳへの寄生ＭＯＳ防止用のＰ型チャネルストッパー層５及びＰウエル電位固定層６を、形成し、熱処理により上記Ｓｉ基板１上には、フィールド酸化膜７を成長形成する。
　次に、第１図（ｂ）に示す如く、ホトリソ技術を以て上記フィールド酸化膜７の所定部を開孔し、Ｐウエル４上部のチャネルストッパー層５とＰウエル電位固定層６との間に、ＮＭＯＳのドレイン耐圧の向上及びホットエレクトロン対策のために、Ｎ型不純物、例えば３１Ｐ＋をイオン注入法により１０１２〜１０１４ｃｍ−２注入し、低濃度ドレイン層８及び低濃度ソース層９を形成すると同時に、上記Ｓｉ基板１上部のドレイン層３とＰウエル４との間にＰＭＯＳの低濃度のチャネルストッパー層１０を形成する。
　その後、第１図（ｃ）に示す如く、熱処理を行ない、フィールド酸化膜７を更に成長させ、これを上記同様ホトリソ技術を以て開孔し、Ｎ型不純物、例えば３１Ｐ＋を１０１５〜１０１６ｃｍ−２の濃度でイオン注入又は熱拡散することにより、低濃度ドレイン層８に囲まれた高濃度ドレイン層１１と、部分が低濃度ソース層９に重合する高濃度ソース層１２と、Ｓｉ基板１上部のソース層２を囲み、上記チャネルストッパー層１０とパターン的に接続されるＮ型不純物層の高濃度の基板電位固定層１３とを同時に形成する。
　更に、第１図（ｄ）に示す如く、熱処理を行ない、上記フィールド酸化膜７を再度成長させた後、ホトリソ技術を以て基板電位固定層１３及びソース層２上にコンタクトホール１４ａ、ドレイン層３及び高濃度ドレイン領域１１上にコンタクトホール１４ｂ及び高濃度ソース領域１２及びＰウエル電位固定層６上にコンタクトホール１４ｃを夫々形成すると共に、ソース層２及びドレイン層３間並びにドレイン層８, １１及びソース層９，１２間を跨ぐようにＰＭＯＳのゲート酸化膜１５とＮＭＯＳのゲート酸化膜１６とを夫々形成する。
　しかる後、第１図（ｅ）に示す如く、Ｓｉ基板１上に、メタル蒸着を行なった後、上記コンタクトホール１４ａ上に、ＰＭＯＳのソース電極１７、コンタクトホール１４ｂ上に、出力電極１８及びコンタクトホール１４ｃ上に、ＮＭＯＳのソース電極１９、更にゲート酸化膜１５, １６上に、ＰＭＯＳのゲート電極２０並びにＮＭＯＳのゲート電極２１が夫々形成されるようにメタルの配線ホトリソを行なう。斯くして、出力電極１８は、ＰＭＯＳのドレイン層３及びＮＭＯＳの高濃度ドレイン層１１に接続されるため、出力信号が得られ、第２図に示すように、ソース電極１９は、Ｐウエル電位固定層６及びチャネルストッパー層５に夫々接続される。更に、ソース電極１７は、基板電位固定層１３及びチャネルストッパー層１０に接続され、このチャネルストッパー層１０は、ドレイン層３及びゲート酸化膜１５を囲み且つソース側において、高濃度の基板電位固定層１３に重ね合される。」（２ページ右下欄７行〜３ページ左下欄１０行）
　
　ここにおいて、「Ｐウエル４」と「ＰＭＯＳのソース層２及びドレイン層３」とが離間していることは、第１図（ａ）〜（ｅ）から明らかである。
　また、「ＰＭＯＳ」及び「ＮＭＯＳ」のトランジスタとしての動作を勘案すれば、「ＰＭＯＳ」及び「ＮＭＯＳ」のそれぞれの「ゲート電極」にバイアスを供給することによって、それぞれの「ソース層」と「ドレイン層」との間に能動チャネル領域を提供することは当業者にとって自明のことである。
　また、「ソース電極１７」、「ソース電極１９」が、各々「ソース層２」、「高濃度ソース層１２」に接続されていることは、第１図（ｄ）及び（ｅ）から明らかである。
　さらに、「出力電極１８」が「ＰＭＯＳ」及び「ＮＭＯＳ」のドレイン電極を兼ねていることは、「斯くして、出力電極１８は、ＰＭＯＳのドレイン層３及びＮＭＯＳの高濃度ドレイン層１１に接続されるため、」（３ページ左下欄１〜３行）という記載及び図１（ｅ）から明らかである。そこで、以下においては説明の都合上、「出力電極１８」のうち、「ドレイン層３」に接続されている部分、すなわち「ＰＭＯＳ」のドレイン電極として機能している部分を「ドレイン電極１８ａ」といい、「高濃度ドレイン層１１」に接続されている部分、すなわち「ＮＭＯＳ」のドレイン電極として機能している部分を「ドレイン電極１８ｂ」ということとする。
　
（１−２）したがって、刊行物１には、以下の発明（以下、「刊行物１発明」という。）が記載されているものと認められる。
 「ＣＭＯＳ　ＩＣにおいて、
　Ｎ型Ｓｉ基板１と、
　前記Ｎ型Ｓｉ基板１の上部所定位置に形成されたＰウエル４と、
　前記Ｐウエル４から離間して前記Ｎ型Ｓｉ基板１の上部所定位置に形成されたＰＭＯＳのソース層２及びドレイン層３と、
　前記Ｐウエル４上部に形成されたＮＭＯＳの低濃度ドレイン層８及び低濃度ソース層９と、
　前記低濃度ドレイン層８に囲まれた高濃度ドレイン層１１と、部分が前記低濃度ソース層９に重合する高濃度ソース層１２と、
　前記ソース層２及び前記ドレイン層３間並びに前記ドレイン層８、１１及び前記ソース層９、１２間を跨ぐように形成された前記ＰＭＯＳのゲート酸化膜１５と前記ＮＭＯＳのゲート酸化膜１６と、
　前記ゲート酸化膜１５、１６上に形成された前記ＰＭＯＳのゲート電極２０並びに前記ＮＭＯＳのゲート電極２１と、
　前記ソース層２に接続されたソース電極１７と、
　前記ドレイン層３に接続されたドレイン電極１８ａと、
　前記高濃度ソース層１２に接続されたソース電極１９と、
　前記高濃度ドレイン層１１に接続されたドレイン電極１８ｂと、
　を備えたＣＭＯＳ　ＩＣ。」
　
（２）刊行物２
（２−１）拒絶の理由において引用した、本願の優先日前に外国において頒布された「D.B.Slater Jr. et al.，'NMOS and PMOS high temperature enhancement-mode devices and circuits in 6H-SiC'，Inst. Phys. Conf. Ser.，1996，No.142，P.805-808」（以下、「刊行物２」という。）には、以下の事項が記載されている。
　「要約　６Ｈ−ＳｉＣにおけるエンハンスメントモードの、ｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴ及び回路の動作が、２５℃以下〜５００℃の間で、ＳｉＣ ＣＭＯＳで実現可能であることを実証する。」（８０５ページ「要約」１行及び２行の訳文）
　
　ここにおいて、「ＳｉＣ ＣＭＯＳ」とは、シリコンカーバイド基板に形成されたＣＭＯＳであることは明かである。
　
（２−２）したがって、刊行物２には、以下の発明（以下、「刊行物２発明」という。）が記載されているものと認められる。
「シリコンカーバイド基板に形成されたＣＭＯＳ」
　
４．対比
（１）刊行物１発明の「ＣＭＯＳ　ＩＣ」は、本願発明の「相補型のＭＯＳ集積デバイス」に相当する。
　刊行物１発明の「Ｎ型」及び「Ｎ」、「Ｐ」は、各々本願発明の「第１の導電型」、「第２の導電型」に相当する。
　刊行物１発明の「Ｎ型Ｓｉ基板１」は、本願発明の「第１の導電型のシリコンカーバイド層」に対応しており、両者は「第１の導電型の」半導体「層」である点で共通する。
　
　刊行物１発明の「前記Ｎ型Ｓｉ基板１の上部所定位置に形成されたＰウエル４」がＰ型の「Ｓｉ」からなる領域であることは明らかであり、かつ、当該領域がウエルを提供していることは自明であるから、刊行物１発明の「前記Ｎ型Ｓｉ基板１の上部所定位置に形成されたＰウエル４」は、本願発明の「前記シリコンカーバイド層に形成された第２の導電型のシリコンカーバイドからなる第１の領域であって、第２の導電型のシリコンカーバイドのウエルを提供する第１の領域」に対応しており、両者は「前記」半導体「層に形成された第２の導電型の」半導体「からなる第１の領域であって、第２の導電型の」半導体「のウエルを提供する第１の領域」である点で共通する。
　
　刊行物１発明の「前記Ｐウエル４から離間して前記Ｎ型Ｓｉ基板１の上部所定位置に形成されたＰＭＯＳのソース層２及びドレイン層３」についてみると、当該「ＰＭＯＳのソース層２及びドレイン層３」が「Ｓｉ」からなるものであることは自明であるから、刊行物１発明の「前記Ｐウエル４から離間して前記Ｎ型Ｓｉ基板１の上部所定位置に形成されたＰＭＯＳのソース層２及びドレイン層３」は、本願発明の「前記第２の導電型のシリコンカーバイドからなる第１の領域から離間して前記シリコンカーバイド層に形成された第２の導電型のシリコンカーバイドからなる第１のソース領域及び第１のドレイン領域」に対応しており、両者は「前記第２の導電型の」半導体「からなる第１の領域から離間して前記」半導体「層に形成された第２の導電型の」半導体「からなる第１のソース領域及び第１のドレイン領域」である点で共通する。
　
　刊行物１発明においては、「低濃度ドレイン層８」と「低濃度ドレイン層８に囲まれた高濃度ドレイン層１１」を合わせたものが「ＮＭＯＳ」のドレイン領域として機能し、「低濃度ソース層９」及び「部分が前記低濃度ソース層９に重合する高濃度ソース層１２」とを合わせたものが「ＮＭＯＳ」のソース領域として機能していることが明らかである。そして、「ＮＭＯＳ」のソース領域がＮ型であることは明らかであり、「低濃度ドレイン層８」、「高濃度ドレイン層１１」、「低濃度ソース層９」及び「高濃度ソース層１２」が「Ｓｉ」からなるものであることは自明であるから、刊行物１発明の「前記Ｐウエル４上部に形成されたＮＭＯＳの低濃度ドレイン層８及び低濃度ソース層９と、　前記低濃度ドレイン層８に囲まれた高濃度ドレイン層１１と、部分が前記低濃度ソース層９に重合する高濃度ソース層１２」は、本願発明の「前記第１の領域に形成された前記第１の導電型のシリコンカーバイドからなる第２のソース領域及び第２のドレイン領域」に対応しており、両者は「前記第１の領域に形成された前記第１の導電型の」半導体「からなる第２のソース領域及び第２のドレイン領域」である点で共通する。
　
　刊行物１発明の「前記ソース層２及び前記ドレイン層３間」「を跨ぐように形成された前記ＰＭＯＳのゲート酸化膜１５」は、本願発明の「前記第１のソース領域と前記第１のドレイン領域との間に形成された第１のゲート誘電体層」に相当し、刊行物１発明の「前記ドレイン層８、１１及び前記ソース層９、１２間を跨ぐように形成された」「前記ＮＭＯＳのゲート酸化膜１６」は、本願発明の「前記第２のソース領域と前記第２のドレイン領域との間に形成された第２のゲート誘電体層」に相当する。
　
　刊行物１発明において、「ＰＭＯＳ」及び「ＮＭＯＳ」のトランジスタとしての動作を勘案すれば、「ＰＭＯＳ」及び「ＮＭＯＳ」は、それぞれの「ゲート電極」にバイアスを供給することによって、それぞれの「ソース層」と「ドレイン層」との間に能動チャネル領域を提供するものであることは当業者にとって自明のことである。
　したがって、刊行物１発明の「前記ゲート酸化膜１５」「上に形成された前記ＰＭＯＳのゲート電極２０」は、本願発明の「前記第１のゲート誘電体層上に形成された第１のゲート電極であって、該第１のゲート電極にバイアスが供給されたときに、前記第１のソース領域と前記第１のドレイン領域との間の前記第１の導電型のシリコンカーバイド層に能動チャネル領域を提供する第１のゲート電極」に対応しており、両者は「前記第１のゲート誘電体層上に形成された第１のゲート電極であって、該第１のゲート電極にバイアスが供給されたときに、前記第１のソース領域と前記第１のドレイン領域との間の前記第１の導電型の」半導体「層に能動チャネル領域を提供する第１のゲート電極」である点で共通する。
　また、刊行物１発明の「前記ゲート酸化膜」「１６上に形成された」「前記ＮＭＯＳのゲート電極２１」は、本願発明の「前記第２のゲート誘電体層上に形成された第２のゲート電極であって、該第２のゲート電極にバイアスが供給されたときに、前記第２のソース領域と前記第２のドレイン領域との間の前記第２の導電型のシリコンカーバイドからなる第１の領域に能動チャネル領域を提供する第２のゲート電極」に対応しており、両者は「前記第２のゲート誘電体層上に形成された第２のゲート電極であって、該第２のゲート電極にバイアスが供給されたときに、前記第２のソース領域と前記第２のドレイン領域との間の前記第２の導電型の」半導体「からなる第１の領域に能動チャネル領域を提供する第２のゲート電極」である点で共通する。
　
　刊行物１発明において、「Ｎ型」及び「Ｎ」の領域がＮ型の「Ｓｉ」からなり、「Ｐ」の領域がＰ型の「Ｓｉ」からなることは当業者にとって自明であり、Ｎ型とＰ型が反対導電型であることは当業者における技術常識であるから、刊行物１発明においても、本願発明の「前記第１の導電型のシリコンカーバイドと前記第２の導電型のシリコンカーバイドとは反対の導電型のシリコンカーバイドであ」る構成に対応する、Ｐ型の「Ｓｉ」とＮ型の「Ｓｉ」とは反対の導電型の「Ｓｉ」である構成を有しており、両者は「前記第１の導電型の」半導体「と前記第２の導電型の」半導体「とは反対の導電型の」半導体「であ」る構成である点で共通する。
　
（２）したがって、本願発明と刊行物１発明とを比較すると、両者は、
　「相補型のＭＯＳ集積デバイスにおいて、
　第１の導電型の半導体層と、
　前記半導体層に形成された第２の導電型の半導体からなる第１の領域であって、第２の導電型の半導体のウエルを提供する第１の領域と、
　前記第２の導電型の半導体からなる第１の領域から離間して前記半導体層に形成された第２の導電型の半導体からなる第１のソース領域及び第１のドレイン領域と、
　前記第１の領域に形成された前記第１の導電型の半導体からなる第２のソース領域及び第２のドレイン領域と、
　前記第１のソース領域と前記第１のドレイン領域との間に形成された第１のゲート誘電体層と、
　前記第２のソース領域と前記第２のドレイン領域との間に形成された第２のゲート誘電体層と、
　前記第１のゲート誘電体層上に形成された第１のゲート電極であって、該第１のゲート電極にバイアスが供給されたときに、前記第１のソース領域と前記第１のドレイン領域との間の前記第１の導電型の半導体層に能動チャネル領域を提供する第１のゲート電極と、
　前記第２のゲート誘電体層上に形成された第２のゲート電極であって、該第２のゲート電極にバイアスが供給されたときに、前記第２のソース領域と前記第２のドレイン領域との間の前記第２の導電型の半導体からなる第１の領域に能動チャネル領域を提供する第２のゲート電極と、
からなり、
　前記第１の導電型の半導体と前記第２の導電型の半導体とは反対の導電型の半導体であることを特徴とするＭＯＳ集積デバイス。」
　
である点で一致し、以下の６点で相違する。 
（相違点１）
　「第１の導電型の半導体層」に関して、本願発明は「半導体」が「シリコンカーバイド」であるのに対して、刊行物１発明は「半導体」が「Ｓｉ」である点。
　
（相違点２）
　「前記半導体層に形成された第２の導電型の半導体からなる第１の領域であって、第２の導電型の半導体のウエルを提供する第１の領域」に関して、本願発明は「半導体」が「シリコンカーバイド」であるのに対して、刊行物１発明は「半導体」が「Ｓｉ」である点。
　
（相違点３）
　「前記第２の導電型の半導体からなる第１の領域から離間して前記半導体層に形成された第２の導電型の半導体からなる第１のソース領域及び第１のドレイン領域と、　前記第１の領域に形成された前記第１の導電型の半導体からなる第２のソース領域及び第２のドレイン領域」に関して、本願発明は「半導体」が「シリコンカーバイド」であるのに対して、刊行物１発明は「半導体」が「Ｓｉ」である点。
　
（相違点４）
　「前記第１のゲート誘電体層上に形成された第１のゲート電極であって、該第１のゲート電極にバイアスが供給されたときに、前記第１のソース領域と前記第１のドレイン領域との間の前記第１の導電型の半導体層に能動チャネル領域を提供する第１のゲート電極と、　前記第２のゲート誘電体層上に形成された第２のゲート電極であって、該第２のゲート電極にバイアスが供給されたときに、前記第２のソース領域と前記第２のドレイン領域との間の前記第２の導電型の半導体からなる第１の領域に能動チャネル領域を提供する第２のゲート電極」に関して、本願発明は「半導体」が「シリコンカーバイド」であるのに対して、刊行物１発明は「半導体」が「Ｓｉ」である点。
　
（相違点５）
　「前記第１の導電型の半導体と前記第２の導電型の半導体とは反対の導電型の半導体であ」る構成に関して、本願発明は「半導体」が「シリコンカーバイド」であるのに対して、刊行物１発明は「半導体」が「Ｓｉ」である点。
　
（相違点６）
　本願発明は、「前記第１のソース領域上に形成された第１のソース・オーミック・コンタクトと、　前記第１のドレイン領域上に形成された第１のドレイン・オーミック・コンタクトと、　前記第２のソース領域上に形成された第２のソース・オーミック・コンタクトと、　前記第２のドレイン領域上に形成された第２のドレイン・オーミック・コンタクトと　からなり」、「前記第１のソース・オーミック・コンタクト及び前記第１のドレイン・オーミック・コンタクト並びに前記第２のソース・オーミック・コンタクト及び前記第２のドレイン・オーミック・コンタクトは同一のコンタクト材料から形成され」ているのに対し、刊行物１発明は、そのような構成となっていることが特定されていない点。
　
 ５．判断 
 （１）相違点１〜５について
　相違点１〜５はすべて、使用されている半導体の材料が、本願発明では「シリコンカーバイド」であるのに対し、刊行物１発明では「Ｓｉ」であることに起因する相違点であるから、まとめて検討する。
　シリコンカーバイドはバンドギャップが大きく、また化学的にも安定な材料であるため、Ｓｉと比較して高温でも動作が可能な半導体デバイスを製造できる半導体材料として、当業者に周知である。そして、刊行物２発明には、ＣＭＯＳをシリコンカーバイド基板に形成する発明が記載されているから、刊行物１発明において、高温でも動作可能な「ＣＭＯＳ　ＩＣ」を形成するために、刊行物２発明を組み合わせて、刊行物１発明において、使用する半導体材料を、「Ｓｉ」に換えて本願発明のように「シリコンカーバイド」とすること、すなわち、「第１の導電型の半導体層」、「前記半導体層に形成された第２の導電型の半導体からなる第１の領域であって、第２の導電型の半導体のウエルを提供する第１の領域」、「前記第２の導電型の半導体からなる第１の領域から離間して前記半導体層に形成された第２の導電型の半導体からなる第１のソース領域及び第１のドレイン領域と、　前記第１の領域に形成された前記第１の導電型の半導体からなる第２のソース領域及び第２のドレイン領域」、及び「前記第１のゲート誘電体層上に形成された第１のゲート電極であって、該第１のゲート電極にバイアスが供給されたときに、前記第１のソース領域と前記第１のドレイン領域との間の前記第１の導電型の半導体層に能動チャネル領域を提供する第１のゲート電極と、　前記第２のゲート誘電体層上に形成された第２のゲート電極であって、該第２のゲート電極にバイアスが供給されたときに、前記第２のソース領域と前記第２のドレイン領域との間の前記第２の導電型の半導体からなる第１の領域に能動チャネル領域を提供する第２のゲート電極」における「半導体」を、「Ｓｉ」に換えて本願発明のように「シリコンカーバイト」とし、「前記第１の導電型のシリコンカーバイドと前記第２の導電型のシリコンカーバイドとは反対の導電型のシリコンカーバイドであ」るように構成することは当業者が容易に想到し得たことである。
　
（２）相違点６について
　刊行物１には、「しかる後、第１図（ｅ）に示す如く、Ｓｉ基板１上に、メタル蒸着を行なった後、上記コンタクトホール１４ａ上に、ＰＭＯＳのソース電極１７、コンタクトホール１４ｂ上に、出力電極１８及びコンタクトホール１４ｃ上に、ＮＭＯＳのソース電極１９、更にゲート酸化膜１５, １６上に、ＰＭＯＳのゲート電極２０並びにＮＭＯＳのゲート電極２１が夫々形成されるようにメタルの配線ホトリソを行なう。斯くして、出力電極１８は、ＰＭＯＳのドレイン層３及びＮＭＯＳＯ高濃度ドレイン層１１に接続されるため、出力信号が得られ、第２図に示すように、ソース電極１９は、Ｐウエル電位固定層６及びチャネルストッパー層５に夫々接続される。」（３ページ右上欄１３行〜左下欄６行）との記載があり、刊行物１発明では、「ＰＭＯＳのソース電極１７」、「ＰＭＯＳのドレイン電極１８ａ」、「ＮＭＯＳのソース電極１８」、及び「ＮＭＯＳのドレイン電極１８ｂ」はすべて同一材料で形成されているものと認められるとともに、それらはその下の各ソース層及び各ドレイン層と当然にオーミック接触をしているものと認められる。
　ここで、上記（１）において検討したとおり、刊行物１発明において、使用する半導体材料を、「Ｓｉ」に換えて本願発明のように「シリコンカーバイド」とすることは当業者が容易に想到し得たことであるが、その場合には、「ＰＭＯＳのソース電極１７」、「ＰＭＯＳのドレイン電極１８ａ」、「ＮＭＯＳのソース電極１８」、及び「ＮＭＯＳのドレイン電極１８ｂ」を、それら各電極が接触するシリコンカーバイド基板上のＰ型又はＮ型の領域とオーミック接触を形成できる材料とすることは、当業者が当然に行う設計変更である。
　そして、半導体の技術分野においては、製造プロセスの簡略化を図ることは当業者が常に念頭に置いている普遍的な課題であるから、上記設計変更を行うに際して、「ＰＭＯＳのソース電極１７」、「ＰＭＯＳのドレイン電極１８ａ」、「ＮＭＯＳのソース電極１８」、及び「ＮＭＯＳのドレイン電極１８ｂ」を、設計変更前と同様に同一の材料とすることは、当業者が当然に察知し得た課題である。
　
　一方、Ｐ型シリコンカーバイドとＮ型シリコンカーバイドとに、同一の材料でオーミック接触を形成することは、例えば、本願の優先日前に日本国内において頒布された刊行物である特開平６−２０９１０２号の図３及び００１４〜００１６段落の「【００１４】本比較例を第１の実施例と比較すると、比較例のＮｉ電極２５は剥離しやすく良好なオーミック電極とならなかった。また電極の抵抗値も実施例１と比べると約５０％高かった。この様に本発明によると良好なオーミック電極を有する炭化珪素半導体装置を提供することが可能となる。図３において本発明の第２の実施例である炭化珪素ｐｎ接合型発光素子について説明する。　【００１５】まず、キャリア濃度が３×１０１７ｃｍ−３のｎ型
炭化珪素基板３１に
ｐ型炭化珪素層３３をこの順で積層する。
この積層基板の両面にＮｉ膜３４を３０００Ａ及びＷ膜３５を１００Ａこの順で積層し
オーミック特性を示す電極となった。
ソース接点２６”をｎ＋ソース２５”及びｐ−チャンネル２４”領域上に形成する。
次に、ｐ−チャンネル領域２４'''とソース接点２６'''との間の接触のために、ｎ＋ソース領域２５'''中にＰ＋領域３３をインプラントする。ｐ−チャンネル領域２４'''とソース接点２６'''との間の接触のためにｐ＋インプラントした領域３３も
　
　したがって、刊行物１発明において、使用する半導体材料を、「Ｓｉ」に換えて本願発明のように「シリコンカーバイド」とするに際して、上記周知技術を適用し、「ＰＭＯＳのソース電極１７」、「ＰＭＯＳのドレイン電極１８ａ」、「ＮＭＯＳのソース電極１８」、及び「ＮＭＯＳのドレイン電極１８ｂ」を、Ｐ型及びＮ型のシリコンカーバイドとオーミック接触を形成できる同一の材料とすること、すなわち、本願発明のように、「前記第１のソース領域上に形成された第１のソース・オーミック・コンタクトと、　前記第１のドレイン領域上に形成された第１のドレイン・オーミック・コンタクトと、　前記第２のソース領域上に形成された第２のソース・オーミック・コンタクトと、　前記第２のドレイン領域上に形成された第２のドレイン・オーミック・コンタクトと　からなり」、「前記第１のソース・オーミック・コンタクト及び前記第１のドレイン・オーミック・コンタクト並びに前記第２のソース・オーミック・コンタクト及び前記第２のドレイン・オーミック・コンタクトは同一のコンタクト材料から形成され」ている構成とすることは当業者が容易に想到し得た事項である。
　
（３）判断についてのまとめ
　以上、検討したとおり　本願発明は、刊行物１及び２に記載された発明、並びに、上記の周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。