【事件の表示】
　平成１１年特許願第１２０５９５号「炭化珪素静電誘導トランジスタおよびその製造方法」拒絶査定不服審判事件〔平成１２年１１月７日出願公開，特開２０００−３１２００８〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
　
第１　手続の経緯
　本願は，平成１１年４月２７日の出願であって，平成１９年２月２７日付けで拒絶査定がされ，これに対し，平成１９年３月２６日に審判の請求がされ，同日に手続補正書が提出されたものである。
　
第２　平成１９年３月２６日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定
　
[補正却下の決定の結論]
　
　本件補正を却下する。
　
[理由]
１　本件補正の内容
　本件補正は，特許請求の範囲の請求項１の補正を含むものであるところ，請求項１の本件補正前後の記載は，次のとおりである。
　
（補正前）
【請求項１】
「炭化珪素からなる，第一導電型ドリフト層と，該第一導電型ドリフト層上にトレンチ構造により分離された第二導電型第一のゲート領域と，該第一のゲート領域上部に設けられた第一導電型チャネル層と第二導電型第二のゲート領域を含み，前記第一導電型チャネル層はエピタキシャル成長により形成された厚さが０．２〜３μｍの層からなり，前記第一導電型ドリフト層と前記トレンチ構造底部において接触し，前記トレンチ構造側壁部において，前記第一導電型チャネル層は前記第二導電型第一のゲート領域と前記第二導電型第二のゲート領域によりサンドイッチ状に挟まれた構造を有し，前記チャネル層を流れる電流を制限すべく前記第一のゲート領域および第二のゲート領域に同一の電圧を印加する手段を設けたことを特徴とする炭化珪素静電誘導トランジスタ。」
　
（補正後）（下線部は補正か所）　
【請求項１】
「炭化珪素からな
る第
１
の
２
の
この順に設けられ，前記第一導電型ドリフト層と第一導電型チャネル層は
で
該
で
１
の
２
の
する炭化珪素静電誘導トランジスタにおいて，前記第１のゲートはエピタキシャル成長により形成された５×１０
１７
〜５×１０
１９
ｃｍ
−３
の濃度で０．５〜５μｍの厚さからなる領域であり，前記第一導電型チャネル層はエピタキシャル成長により形成された１×１０
１５
〜５×１０
１７
ｃｍ
−３
の濃度で０．２〜３μｍの厚さからなる層であり，前記第一導電型チャネル層を流れる電流を制限すべく前記第１のゲートの領域および前記第２のゲートの領域に同一の電圧を印加する手段を設け，前記同一の電圧を印加する手段が，前記第１のゲートの領域と前記第２のゲートの領域とを外部電極または同一導電型領域のいずれかによって電気的に短絡する手段からなる
　
２　補正目的の適否
（１）請求項１についての補正内容は，炭化珪素静電誘導トランジスタを構成する第１のゲートの領域及び第一導電型チャネル層について，それらの厚さ，不純物濃度等を限定したものと理解できるから，平成１８年法律５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第４項２号に掲げる特許請求の範囲の限定的減縮に該当するといえる。
　
（２）そこで，次に，上記補正内容が，同特許法１７条の２第５項において準用する特許法１２６条５項の規定（独立特許要件）を満たすかどうかについて検討する。　
　
３　独立特許要件（容易想到性）
（１）補正発明
　本件補正後の特許請求の範囲の請求項１を再掲すると，次のとおりである（以下，補正後の請求項１に係る発明を「本願補正発明」という。）。
　 
 「炭化珪素からなる第一導電型ドリフト層と，該第一導電型ドリフト層上にトレンチ構造により分離された第二導電型第１のゲートの領域と，該第１のゲートの領域上部に第一導電型チャネル層と第二導電型第２のゲートの領域がこの順に設けられ，前記第一導電型ドリフト層と第一導電型チャネル層は前記トレンチ構造底部で接触し，該トレンチ構造側壁部で前記第一導電型チャネル層は前記第二導電型第１のゲートの領域と前記第二導電型第２のゲートの領域によりサンドイッチ状に挟まれた構造を有する炭化珪素静電誘導トランジスタにおいて，前記第１のゲートはエピタキシャル成長により形成された５×１０１７〜５×１０１９ｃｍ−３の濃度で０．５〜５μｍの厚さからなる領域であり，前記第一導電型チャネル層はエピタキシャル成長により形成された１×１０１５〜５×１０１７ｃｍ−３の濃度で０．２〜３μｍの厚さからなる層であり，前記第一導電型チャネル層を流れる電流を制限すべく前記第１のゲートの領域および前記第２のゲートの領域に同一の電圧を印加する手段を設け，前記同一の電圧を印加する手段が，前記第１のゲートの領域と前記第２のゲートの領域とを外部電極または同一導電型領域のいずれかによって電気的に短絡する手段からなることを特徴とする炭化珪素静電誘導トランジスタ。」
　
（２）引用例の記載と引用発明
（２−１）引用例とその記載内容　
　原査定の拒絶の理由に引用された，本願の出願前に日本国内において頒布された刊行物である，特開昭５３−１０４１８２号公報（以下「引用例」という。）には，第１図及び第２図ａ，ｂ，ｃとともに，次の記載がある（下線は当審で付加したもの）。
　
・「発明の詳細な説明
　
この発明は，縦形接合ゲート電界効果トランジスタに関し
・「この発明の１つの目的は，オン抵抗を低減するとともに種々のカットオフ特性を容易に得ることのできる新規な縦形接合電界効果トランジスタを提供することにある。
　この発明の他の目的は，ピンチオフ又はカットオフ電圧の低減とオン抵抗の低減とを両立させうる新規な縦形接合電界効果トランジスタを提供することにある。」（２頁右下欄１〜８行）
・「
第１図は，この発明の一実施例による縦形接合ＦＥＴの要部断面を示すものであり，１０Ａは，ドレイン用ｎ
＋
型半導体層１０，ドレイン用ｎ
−
型半導体層１２，ゲート用ｐ型半導体層１４ａ，１４ｂを含む例えばシリコンからなる半導体基板である
この基板１０Ａは例えばｎ
−
型シリコン基板の一方の主面にドナー不純物を拡散してｎ
＋
型層１０に対応するｎ
＋
型層を形成するとともに反対側の主面上にエピタキシャル成長法によりｐ型層１４ａ，１４ｂに対応するｐ型層を形成することにより準備されうる
ｐ型層１４ａ，１４ｂとｎ
−
型層１２との間には基板主面にほぼ平行なｐｎ接合Ｊ１が形成されている
基板１０Ａの表面には，断面Ｖ字状のゲート溝１６がメッシュ状あるいはストライプ状のような所定のゲートパターンに対応した平面パターンで形成されており，１６ＡはこのＶ字状溝１６の内壁面を示すものである
この内壁面１６Ａに沿って且つ実質的に平行に延長するｎ型チャンネル拡散領域１８及びｐ
＋
型ゲート拡散領域２０が設けられ，ｐ型半導体層１４ａとｎ型チャンネル拡散領域１８との間にはｐｎ接合Ｊ２ｂが，さらにｐ
＋
型ゲート拡散領域２０とｎ型チャンネル拡散領域１８との間にはｐｎ接合Ｊ３がそれぞれ規定されている。ｐｎ接合Ｊ２ａ，Ｊ２ｂは，ドレイン用ｎ
−
型半導体層１２とゲート用ｐ型半導体層１４ａ，１４ｂとの間にそれぞれ形成されるｐｎ接合Ｊ１に交叉するようにＶ字状溝１６の内壁面１６Ａに平行に延長しており，またｎ型チャンネル拡散領域１８はＶ字状溝１６の最深部下方でｎ
−
型半導体層１２に接続されている
ｎ型不純物が高濃度にドープされた多結晶シリコンからなるソース用ｎ
＋
型半導体層２２ａ，２２ｂが基板表面においてＶ字状溝１６の両側に形成されており，これらの層２２ａ，２２ｂはそれぞれｐ型層１４ａ，１４ｂにｐｎ接合を介して隣接するとともに，ｎ型チャンネル拡散領域１８のチャンネル部分Ｃｈ１，Ｃｈ２にそれぞれオーミック接触されている
接続手段２６がｎ
＋
型層２２ａ，２２ｂを相互接続し，この接続手段２６にはソース端子Ｓが結合されている
ｐ
＋
型ゲート拡散領域２０には第１のゲート端子Ｇ１が結合され，所望により，ｐ型層１４ａ及び１４ｂには第２のゲート端子Ｇ２が結合されている
基板下面のｎ
＋
型層１０にはドレイン端子Ｄが結合されている
　
上記した構造のＦＥＴにおいては，主ゲート接合としてのｐｎ接合Ｊ３を（所望により副ゲートｐｎ接合Ｊ２ａ，Ｊｂ２をも）ゲートＧ１−ソースＳ間に印加される制御電圧に応じて逆方向にバイアスして接合空乏層の広がりを制御することにより，ソースＳ−ドレインＤ間にチャンネル部分Ｃｈ１，Ｃｈ２を介して流れるキャリア流を制御することができる
・「
第１図のＦＥＴは，断面Ｖ字状の溝の内壁面１６Ａに沿って平行に且つ直線的に接合Ｊ１，Ｊ２，Ｊ３が延長する構造になっているので，１つの半導体チップに微細なゲート・チャンネル部分を多数配置して電流容量を増大させることができ，チップ利用効率を高めるうるものである。また，チャンネル部分Ｃｈ１，Ｃｈ２はそれ自体ソース，ゲート又はドレイン領域とは独立にその寸法や不純物濃度を決定できるので，変換コンダクタンスの増大や低雑音化を図ることと，ソース，ゲート，ドレインの直列抵抗を減少させ且つドレイン耐圧を高めることなどとは矛盾しなくなり，この種のＦＥＴの性能向上を図ることが可能になるとともにその設計が大幅に簡略化される
　なお，
上記実施例において，断面Ｖ字状のゲート溝１６は，実質的に（１００）結晶面を呈するシリコン基板を基板１０Ａとして使用し，これに異方性エッチング処理を適用することにより簡単に且つ再現性よく形成することができる
・「第２ａ〜第２ｃ図は，ゲート構造の変形例を示すもので，第１図におけると同一符号は同一部分を示す。第２ａ図の例は，ゲート溝を設けずに選択的２重拡散法によりｎ型チャンネル拡散領域１８及びｐ＋型ゲート拡散領域２０を形成したものであり，第２ｂ図の例は，断面半円状のゲート溝１６’を設けた後，同様な方法で同様な領域１８，２０を形成したものであり，さらに
第２ｃ図の例は断面Ｕ字状のゲート溝１６’’を設けた後，同様な方法で同様な領域１８，２０を形成したものである
第２ｃ図に示すような断面Ｕ字状のゲート溝１６’’は，実質的に（１１０）結晶面を呈するシリコン基板を基板１０Ａとして使用し，これに異方性エッチング処理を適用することにより容易に且つ歩留りよく形成することができる
　図示の実施例では，ｐｎ接合Ｊ３を主ゲート接合としたが，ｐｎ接合Ｊ２ａ，Ｊ２ｂからｐｎ接合Ｊ３に向けて漸減する不純物濃度勾配をもつようにチャンネルＣｈ１，Ｃｈ２の不純物濃度分布を定めるならば，ｐｎ接合Ｊ２ａ，Ｊ２ｂの少なくとも一方を主ゲート接合にすることができる。」（４頁左下欄５行〜右下欄１１行）
　
　図１，図２ｂ，２ｃと，図面の簡単な説明の記載から，断面Ｖ字ないしＵ字状溝（凹部）１６，１６’，１６’’は，ドレイン用ｎ−型半導体層１２と，層１２上に設けられていることが分かる。
　また，ゲート用ｐ型半導体層１４ａ，１４ｂの上にｎ型チャンネル拡散領域１８があり，その上に，ｐ＋型ゲート拡散領域２０があることが分かる。
　チャンネル部分Ｃｈ１，Ｃｈ２は，ｎ型チャンネル拡散領域１８のゲート用ｐ型半導体層１４ａ，１４ｂとｐ＋型ゲート拡散領域２０とで挟まれた部分に形成されている。
　そして，ゲート用ｐ型半導体層１４ａと１４ｂは，層１２上に設けられた断面Ｖ字ないしＵ字状溝（凹部）１６，１６’，１６’’により隔てられている。
　
（２−２）引用発明　
　上記によれば，引用例には，次の縦形接合ゲート電界効果トランジスタ（以下「引用発明」という。）が開示されている。
　
「シリコンからなるドレイン用ｎ−型半導体層１２と，層１２上に設けられた断面Ｖ字ないしＵ字状溝（凹部）１６，１６’，１６’’と，当該溝により隔てられたゲート用ｐ型半導体層１４ａ，１４ｂと，ゲート用ｐ型半導体層１４ａ，１４ｂの上に設けられたｎ型チャンネル拡散領域１８と，ｎ型チャンネル拡散領域１８上に設けられたｐ＋型ゲート拡散領域２０とを有し，ｎ型チャンネル拡散領域１８は断面Ｖ字ないしＵ字状溝１６，１６’，１６’’の最深部下方でｎ−型半導体層１２に接続されており，ｎ型チャンネル領域１８のゲート用ｐ型半導体層１４ａ，１４ｂとｐ＋型ゲート拡散領域２０とで挟まれた部分に，断面Ｖ字ないしＵ字状溝１６の内壁面１６Ａに沿って平行かつ直線的な構造を有するチャンネル部分Ｃｈ１，Ｃｈ２が形成されるようなされた，縦形接合ゲート電界効果トランジスタ。」　
　
（３）対比
　　ア　引用発明の「ドレイン用ｎ−型半導体層１２」は，本願補正発明の「第一導電型ドリフト層」に相当する。
　　イ　引用発明の「ゲート用ｐ型半導体層１４ａ，１４ｂ」，「ｐ＋型ゲート拡散領域２０」及び「ｎ型チャンネル拡散領域１８」は，それぞれ，本願補正発明の「第二導電型第１のゲートの領域」，「第二導電型第２のゲートの領域」及び「第一導電型チャネル層」に相当する。
　　ウ　引用例では，「静電誘導トランジスタ」との表現は用いられていないが，引用発明は縦形接合ゲート電界効果トランジスタであり，また，引用例において，「
上記した構造のＦＥＴにおいては，主ゲート接合としてのｐｎ接合Ｊ３を（所望により副ゲートｐｎ接合Ｊ２ａ，Ｊｂ２をも）ゲートＧ１−ソースＳ間に印加される制御電圧に応じて逆方向にバイアスして接合空乏層の広がりを制御することにより，ソースＳ−ドレインＤ間にチャンネル部分Ｃｈ１，Ｃｈ２を介して流れるキャリア流を制御することができる
　　エ　引用例の「
この内壁面１６Ａに沿って且つ実質的に平行に延長するｎ型チャンネル拡散領域１８及びｐ
＋
型ゲート拡散領域２０が設けられ，ｐ型半導体層１４ａとｎ型チャンネル拡散領域１８との間にはｐｎ接合Ｊ２ｂが，さらにｐ
＋
型ゲート拡散領域２０とｎ型チャンネル拡散領域１８との間にはｐｎ接合Ｊ３がそれぞれ規定されている。ｐｎ接合Ｊ２ａ，Ｊ２ｂは，ドレイン用ｎ
−
型半導体層１２とゲート用ｐ型半導体層１４ａ，１４ｂとの間にそれぞれ形成されるｐｎ接合Ｊ１に交叉するようにＶ字状溝１６の内壁面１６Ａに平行に延長しており
　　オ　引用発明の「断面Ｖ字ないしＵ字状溝（凹部）」と本願補正発明の「トレンチ構造」とを対比すると，どちらも凹状の構造である点で共通するといえる。もっとも，引用例の記載によれば，引用発明では，凹部に不純物を拡散することによってサンドイッチ状に挟まれたチャネル層を形成しているのに対し，本願の明細書の記載によれば，本願補正発明では，トレンチ（溝）にエピタキシャル成長をすることにより，サンドイッチ状に挟まれた構造としている点で，相違が認められる。なお，引用発明においても，「ゲート用ｐ型半導体層１４ａ，１４ｂ」は，エピタキシャル成長により形成されている。
　　カ　引用発明も，上記オの製造方法の違いを別にすれば，「ゲート用ｐ型半導体層１４ａ，１４ｂ」の上に「ｎ型チャンネル拡散領域１８」と「ｐ＋型ゲート拡散領域２０」とがこの順に設けられるといえるから，「第１のゲートの領域上部に第一導電型チャネル層と第二導電型第２のゲートの領域がこの順に設けられ」る点で，本願補正発明と共通する。
　　キ　引用発明の「ｎ型チャンネル拡散領域１８は断面Ｖ字ないしＵ字状溝１６，１６’，１６’’の最深部下方でｎ−型半導体層１２に接続され」ている構成と，本願補正発明の「第一導電型ドリフト層と第一導電型チャネル層は前記トレンチ構造底部で接触し」ている構成は，「物」の発明である「縦形接合ゲート電界効果トランジスタ」の構成としては同じことであり，どちらも，凹部の壁面に平行に設けられたチャネル層が，凹部下方でドリフト層に接触していること（チャネルがドリフト層まで貫通していること）を表現したものと理解できる。
　　ク　「シリコン」も「炭化珪素」も，ともに「半導体」である。
　
　そうすると，本願補正発明と引用発明の一致点及び相違点は，次のとおりとなる。
　
《一致点》
「半導体からなる第一導電型ドリフト層と，該第一導電型ドリフト層上に凹部により隔てられた第二導電型第１のゲートの領域と，該第１のゲートの領域上部に第一導電型チャネル層と第二導電型第２のゲートの領域がこの順に設けられ，前記第一導電型ドリフト層と第一導電型チャネル層は前記凹部下方で接触し，該凹部側壁に沿って前記第一導電型チャネル層は前記第二導電型第１のゲートの領域と前記第二導電型第２のゲートの領域によりサンドイッチ状に挟まれた構造を有する静電誘導トランジスタにおいて，前記第１のゲートはエピタキシャル成長により形成される領域であり，前記第一導電型チャネル層を流れる電流を制限すべく前記第１のゲートの領域および前記第２のゲートの領域に電圧を印加する手段を設けた，静電誘導トランジスタ。」
　
《相違点》
《相違点１》
　本願補正発明では，静電誘導トランジスタを構成する半導体が「炭化珪素」であるのに対し，引用発明では，「シリコン」である点。
《相違点２》　
　第１のゲート領域とチャネル層について
　本願補正発明では，「第１のゲート」だけでなく，「第一導電型チャネル層」もエピタキシャル成長により形成されたものであり，「第１のゲート」は，「５×１０１７〜５×１０１９ｃｍ−３の濃度で０．５〜５μｍの厚さからなる領域」とされ，「第一導電型チャネル層」はエピタキシャル成長により形成された「１×１０１５〜５×１０１７ｃｍ−３の濃度で０．２〜３μｍの厚さからなる層」とされているのに対し，引用発明では，「第１のゲート」の不純物濃度と厚さについては教示がなく，「第一導電型チャネル層」は不純物拡散により形成されたものであり，不純物濃度と厚さについては教示がない点。
《相違点３》
　上記（３）オで述べたように，引用発明の「断面Ｖ字ないしＵ字状溝（凹部）」と本願補正発明の「トレンチ構造」とは，どちらも凹状の構造である点で共通するが，引用発明では，凹部に不純物を拡散することによってチャネル層を形成しているのに対し，本願補正発明では，トレンチ（溝）にエピタキシャル成長をすることにより，チャネル層を形成しているため，引用発明は，本願補正発明のように「トレンチ構造により分離された第二導電型第１のゲートの領域と，該第１のゲートの領域上部に第一導電型チャネル層と第二導電型第２のゲートの領域がこの順に設けられ，前記第一導電型ドリフト層と第一導電型チャネル層は前記トレンチ構造底部で接触し」ている，とは言えない点。
《相違点４》
　第１のゲートの領域と第２のゲートの領域の関係
  本願補正発明では，「第１のゲートの領域および第２のゲートの領域に同一の電圧を印加する手段」が設けられており，「前記同一の電圧を印加する手段が，前記第１のゲートの領域と前記第２のゲートの領域とを外部電極または同一導電型領域のいずれかによって電気的に短絡する手段からなる」ものであるのに対し，引用発明では，第１のゲートの領域と第２のゲートの領域が設けられ，第１又は第２のゲートの一方又は両方に電圧を印加してチャネル層を流れる電流を制限するようにすることは明記されているものの，同一の電圧を印加することについては，教示がない点。
　
（４）相違点についての検討
（４−１）炭化珪素（シリコンカーバイド，ＳｉＣ）からなる縦型電界効果半導体素子についての一般的技術水準について
　以下の周知例１〜５の記載から，炭化珪素は，シリコンと比べてバンドギャップが大きく，化学的にも安定なため，高耐圧，高温動作を要する縦型電界効果トランジスタの材料として期待されていたこと，炭化珪素はシリコンに比べて微細加工が容易でなく，また，不純物の拡散速度（拡散係数）もきわめて小さいため，シリコンに用いられているようなｎ型層やｐ型層の形成に拡散法を実質的に使用できない等の問題があるが，エピタキシャル成長法による成膜と，エッチング法による加工（トレンチの形成）との組合せにより，縦型電界効果トランジスタを構成する素子領域（ゲート領域，チャネル領域等）を形成することができること，以上は，本願の出願前に当業者の技術常識となっていたものと認められる。なお，周知例１〜４は，原査定の拒絶の理由（拒絶査定）でも，周知例として引用されたものである。
　
周知例１（特開平１０−３４１０２５号公報）
・「【０００１】【発明の属する技術分野】
本発明は，炭化ケイ素(SiC) を用いた縦形接合形電界効果トランジスタに関する
・「【０００３】電力トランジスタに要求されることは，第１にオフ時の耐圧が高く，第２にオン時のオン抵抗が低いことである。この点に関して，
SiC半導体はその絶縁破壊電界がシリコン(Si)に比べ約１桁高いという物性を有する
このため，SiCを用いた電力トランジスタを完成させるには，シリコンを用いた電力トランジスタに比べてオン抵抗を大幅に低減させることが切に要求されている
・「【０００７】このように，
このＦＥＴはチャネルが形成される基板１とｐｎ接合してチャネル幅を制御するゲート領域２が不純物拡散で形成されている
しかしながら，炭化ケイ素の場合には不純物の熱拡散速度が極めて遅く，不純物拡散が実質的に使用できないために，このSi−ＦＥＴと同一構造を用いることができないという問題がある
【０００８】従って
，本発明は上記の課題を解決するために成されたものであり，その目的はチャネルにおけるキャリア移動度の大きい，従って，オン抵抗の小さい炭化ケイ素を用いた新規構造の縦形接合形電界効果トランジスタを提供するもの
・「【００１５】次に，上記構造のＦＥＴの製造方法について，図２〜図１０を参照して説明する。図２に示すように，基板８の上にドレイン層９を次の条件でエピタキシャル成長した。キャリアガスとしてH２ガス，反応ガスとしてSiH４, C３H８ガス，ｎ形不純物ガスとして窒素ガスが用いられた。成長温度は約1500℃である。ガスの流量は，H２は10SLM ，SiH４は2 SCCM，C３H８は1.2 SCCM，N２は適宜加える。この場合の成長速度は1.5μｍ/hであった。このようにして，厚さ約10μｍ，不純物濃度1×１０１６/cm３，ｎ−SiCのドレイン層９が得られた。
【００１６】次に，
ドレイン層９の上にゲート層１０を次の条件でエピタキシャル成長した
これにより，厚さ1.5 μｍ，不純物濃度5 ×１０
１７
/cm
３
，ｐ−SiC のゲート層１０が得られた
【００１７】次に，図２に示すように表面上に一様に形成されたコンタクト層１１の上に，ＣＶＤ法により一様にシリコン酸化膜１７を約１μｍの厚さに堆積した。次に，シリコン酸化膜１７をパターニングした後，そのシリコン酸化膜１７をマスク材とし，露出されたコンタクト層１１をＲＩＥ法によりエッチングした。これにより，図３に示すように，ゲート層１０に対するコンタクト層１１が形成された。
【００１８】次に，シリコン酸化膜１７を除去した後，ＣＶＤ法により，表面上一様に厚さ１μｍにシリコン酸化膜１８を堆積した。次に，溝３０の厚さ方向であるｘ軸方向がゲート層１０の1-100 方向となるように，シリコン酸化膜１８をパターニングしてゲート層１０の一部を露出させた。次に，シリコン酸化膜１８をマスクとして，
ＲＩＥ法により露出されたゲート層１０をエッチングして，(1-100) 面を側壁面とする溝３０が，図４に示すように形成された
この溝３０は，ゲート層１０を完全に貫通し，ドレイン層９の上面を0.1 μｍ程度エッチングするように形成された
【００１９】次に，マスクとして用いられたシリコン酸化膜１８を除去した後熱酸化し，その後，その熱酸化膜の除去を行った。次に，N２ガスの流量を調整する他，ドレイン層９の形成条件と同一条件で，
図５に示すように，表面上一様にｎ−SiC をエピタキシャル成長した
【００２０】次に，シリコン酸化膜１９を除去した後，再び，ＣＶＤ法により酸化シリコン膜２０を表面上一様に形成した。次に，溝３０及びその周辺部分にシリコン酸化膜２０が残るようにパターニングした。その酸化シリコン膜２０をマスクとして露出した下
層のｎ−SiC をＲＩＥ法により除去した
これにより，図７に示すように，溝３０及び溝３０の周辺部のゲート層１０の表面上にｎ−SiC のＴ字形状のチャネル層１２が形成された
【００２１】次に，シリコン酸化膜２０を除去した後，表面上一様にシリコン酸化膜２１を堆積し，チャネル層１２の表面上の一部が露出するよに，シリコン酸化膜２１をパターニングした。次に，そのシリコン酸化膜２１をマスクとして窒素イオンを注入し，
図８に示すように，ｎ
＋
−SiC から成るソース層１３をエピタキシャル成長のチャネル層１３に形成した
【００２２】次に，シリコン酸化膜２１を除去した後，再度，素子の保護膜となるシリコン酸化膜１４を表面上一様に形成し，ソース層１３，コンタクト層１１の表面が露出するようにパターニングを行い，図１０に示すように，露出したソース層１３の表面にソース電極１６を，露出したコンタクト層１１の表面にゲート電極１５を，それぞれ，形成した。又，基板８の裏面にドレイン電極７を形成した。・・・」
　
周知例２（特開平７−９９３２５号公報）
・「【０００１】【産業上の利用分野】
本発明は，半導体材料として炭化けい素 (以下SiＣと記す) を用いたSiC半導体素子に関する
【０００２】【従来の技術】
SiCは最大電界強度がシリコンに比して約１桁大きい
・「【０００７】【実施例】図１に示す本発明の一実施例はショットキー接合を用いた耐圧1000Ｖクラスのたて形ＪＦＥＴである。
SiＣ半導体基体10は，ｎ
＋
SiＣ基板１上に１０
１６
cm
−３
程度の不純物濃度で厚さ数μｍのｎベース層２，それより低不純物濃度で厚さ１μｍ程度のｎ
−
層３の表面層に薄いｎ
＋
領域４が形成され
・「【０００８】
図２に示す別の実施例は，ｐｎ接合を用いたたて形ＦＥＴで，ｎ
−
層３の上にエピタキシーによりさらにｐ層９を積層したSiC基体10が用いられている
　
周知例３（特開平９−３６３５９号公報）
・「【０００１】【発明の属する技術分野】
この発明は，高温や放射線化など過酷な条件下において使用可能な炭化けい素を用いたの電界効果トランジスタ（以下ＦＥＴと称する）に関する
【０００２】【従来の技術】炭
化けい素（以下ＳｉＣと略す）は，バンドギャップが大きく，また化学的に安定な材料であるため，シリコンと比較すると高温や放射線下でも使用可能な各種の半導体デバイスが期待されて，研究されている
【０００３】さて，ＳｉＣの重要な半導体デバイス応用として，パワーデバイスがある。しかし，
デバイスを製造しようとした場合，プロセス技術において幾つかの困難がある
最もその製造を困難にしているのは，深い不純物拡散である
不純物の拡散係数は，シリコンと比較すると著しく小さく，そのため，１５００℃以上の高温熱処理が必要であるが，このような高温に耐える材料が限られており，そのような電気炉を安定的に運転することは困難である
従って，ＳｉＣでは，このような困難を回避するためのデバイス構造が考案されなければならない
【０００４】
縦型ＭＯＳＦＥＴは，ＳｉＣの電力用半導体デバイスへの適用を考える上で重要なデバイスである
・「【０００９】以上の問題に鑑み，本発明の目的は，可制御電流が大きくまた，ゲート絶縁膜の絶縁破壊が起きない，アバランシェ耐量の大きい，また，オン抵抗が小さく，大電流用途に適するＳｉＣ縦型ＦＥＴを提供することにある。」
・「【００１８】【実施例】以下，図面を参照しながら，本発明の実施例について説明する。図１は，本発明を実施例のＳｉＣ縦型ＭＯＳＦＥＴの要部断面図である。図に示したのは，電流のオン・オフを行う活性領域であり，ＭＯＳＦＥＴには，この他に主に周縁部に耐圧を担う部分があるが，その部分は本発明の本質に関わる部分ではないので記述を省略する。また，ｐ，ｎを冠した層，領域等は，それぞれ正孔，電子を多数キャリアとして含む層，領域等を意味するものとする。
【００１９】図において，
ｎ
＋
サブストレート１１上にそれより不純物濃度の低い，例えば，不純物濃度が１×１０
１５
ないし１×１０
１６
ｃｍ
−３
で厚さが２ないし５０μｍのｎドリフト層１２と，不純物濃度が１×１０
１６
ないし１×１０
１７
ｃｍ
−３
で厚さが１ないし１０μｍのｐ型のｐベース層１３をエピタキシャル成長したＳｉＣ基板のｐベース層１３の表面層に，イオン注入により選択的に高濃度のｎソース領域１４が形成され，そのｎソース領域１４の一部に，表面からｎドリフト層１２に達するトレンチ１５が形成されている
　
周知例４（特開平１０−２９４４７１号公報）
・「【０００１】【発明の属する技術分野】
本発明は炭化けい素半導体装置の構造およびその製造方法に関する
【０００２】【従来の技術】
半導体装置の一つとして静電誘導トランジスタがある
・「【０００６】
ところで，最近，シリコン以外の半導体材料として炭化けい素が注目を集めている
炭化けい素は，最大電界強度が，シリコンと比べて一桁以上大きく，バンドギャップが大きいため，高耐圧素子や高温用半導体素子に最適と考えられている
炭化けい素で耐圧５ｋＶ，電圧増幅率μ１００の静電誘導トランジスタを作製した場合，ゲート，ソース間距離は０.２５μｍ となる
したがって，シリコンプロセスの１０倍以上の微細加工が要求され，既存のデバイスプロセス技術ではこのような加工精度を達成することは極めて困難である
【０００７】ゲート，ソース間距離を０.２５μｍ より広くとり，実現可能な加工技術で作製した場合，以下の問題が生じる。耐圧５ｋＶクラスの静電誘導トランジスタのドリフト領域濃度はシリコンが１０１３cm−３であるのに対して，炭化けい素では１０１５cm−３となる。よって，炭化けい素の空乏層の伸びはシリコンの約１／１０となる。加工精度に余裕をとるとブロックするために必要なゲート電圧が高くなり，ブロッキング特性が悪化する。
【０００８】他の手段として空乏層が拡がりやすいよう，ドリフト領域濃度を低くすることが考えられる。しかし，この手段をとると，ドリフト領域の比抵抗が大きくなり，炭化けい素を用いた静電誘導トランジスタの利点である低オン抵抗が犠牲となる。」
　
周知例５（特開平９−１７２１８７号公報）
・「【０００１】【発明の属する技術分野】
本発明は，半導体材料として炭化珪素を用いる接合型電界効果半導体装置及びその製造方法に関する
・「【０００５】このような問題を打破するため，
近年になって，半導体装置の構成材料として，エネルギ・バンドギャップの大きな炭化珪素(ＳｉＣ)の単結晶が注目されている
このＳｉＣはＳｉに比べてエネルギ・バンドギャップや絶縁破壊電界が数倍以上も大きく，小型の半導体装置でも，高電圧による動作及び大電流による動作が可能になる
らに，動作可能温度も原理的にＳｉより数１００℃以上も大きくできる可能性が有る
そして，ＳｉＣからなる半導体装置は，高電圧動作及び大電流動作においても，Ｓｉからなる半導体装置を十分上回る高周波特性が得られる可能性が有る
・「【００１２】【課題を解決するための手段】
本発明は，まず，六方晶の炭化珪素単結晶を半導体材料とした接合型電界効果半導体装置であることが特徴である
・「【００１８】【発明の実施の形態】図１は本発明を実施した接合型電界効果トランジスタの断面図である。本実施例は六方晶ＳｉＣを半導体材料として形成されるものである。抵抗率が低いｎ型（ｎ＋型）層１１に接してこの層よりも抵抗率が高いｎ型（ｎ−型）のドレイン層１２が設けられる。
ソース側においては，溝部１６が形成され，半導体表面に凹凸を有する
凹部すなわち溝部１６の側壁２１および溝部１６の底部には，ｐ型層１３が設けられる
【００１９】本実施例は，ドレイン電極１７に所定の正の作動電圧を供給した状態において，ゲート電極１９に電圧が印加されないとオン状態になる。ゲート電極１９に負のゲート電圧を印加すると，溝部の側壁２１に平行でｐ型層１３とドレイン層１２からなるｐｎ接合には逆方向電圧が印加された状態になり，空乏層が拡がってソース電極とドレイン電極との間を流れるドレイン電流は制限される。そして，十分大きなゲート電圧下で本実施例はオフ状態になる。」
 ・「【００２３】図１に示した実施例においては，ソース層１４はイオン注入で，
ｐ型層１３はエピタキシャル成長で形成する
・「【００２７】前述したように，溝部１６の側壁面及び底面はｐｎ接合の接合面となるから，可能な限り平坦である必要がある。
通常，溝部１６を形成するには反応性イオンエッチング法などの手法が用いられる
　
（４−２）相違点１，２について
　　ア　上記のように，本願の出願前において，炭化珪素は，シリコンと比べてバンドギャップが大きく，化学的にも安定なため，高耐圧，高温動作を要する縦型電界効果トランジスタの材料として期待されていたものの，炭化珪素はシリコンに比べて微細加工が容易でなく，また，不純物の拡散速度（拡散係数）もきわめて小さいため，シリコンに用いられているようなｎ型層やｐ型層の形成に拡散法が実質的に使用できない等の問題があることが技術常識となっており，それに適した構造や製法が当業者に求められていた。
　そして，前記のように，引用例には，「
上記した構造のＦＥＴにおいては，主ゲート接合としてのｐｎ接合Ｊ３を（所望により副ゲートｐｎ接合Ｊ２ａ，Ｊｂ２をも）ゲートＧ１−ソースＳ間に印加される制御電圧に応じて逆方向にバイアスして接合空乏層の広がりを制御することにより，ソースＳ−ドレインＤ間にチャンネル部分Ｃｈ１，Ｃｈ２を介して流れるキャリア流を制御することができる
第１図のＦＥＴは，断面Ｖ字状の溝の内壁面１６Ａに沿って平行に且つ直線的に接合Ｊ１，Ｊ２，Ｊ３が延長する構造になっているので，１つの半導体チップに微細なゲート・チャンネル部分を多数配置して電流容量を増大させることができ，チップ利用効率を高めるうるものである。また，チャンネル部分Ｃｈ１，Ｃｈ２はそれ自体ソース，ゲート又はドレイン領域とは独立にその寸法や不純物濃度を決定できるので，変換コンダクタンスの増大や低雑音化を図ることと，ソース，ゲート，ドレインの直列抵抗を減少させ且つドレイン耐圧を高めることなどとは矛盾しなくなり，この種のＦＥＴの性能向上を図ることが可能になるとともにその設計が大幅に簡略化される
　そして，炭化珪素はシリコンに比べて微細加工が容易でなく，また，不純物の拡散速度（拡散係数）もきわめて小さいため，シリコンに用いられているようなｎ型層やｐ型層の形成に拡散法が実質的に使用できない等の問題があるが，エピタキシャル成長法による成膜と，エッチング法による加工（トレンチの形成）との組合せにより，縦型電界効果トランジスタを構成する素子領域（ゲート領域，チャネル領域等）を形成できることも，本願の出願前に技術常識となっていたのであるから，凹部のチャネル層を，不純物拡散に代えてエピタキシャル成長により形成することは，当業者が直ちに着想する設計変更である。
　　イ　ゲートの領域やチャネル層の厚さや不純物濃度は，接合型電界効果トランジスタや静電誘導トランジスタの特性を決めるパラメータであり，これらのパラメータを所望の素子特性に応じて最適化することは，一般に，当業者に普通に期待できる設計事項であるところ，本願補正発明の数値限定は，「第１のゲートはエピタキシャル成長により形成された５×１０１７〜５×１０１９ｃｍ−３の濃度で０．５〜５μｍの厚さからなる領域であり，前記第一導電型チャネル層はエピタキシャル成長により形成された１×１０１５〜５×１０１７ｃｍ−３の濃度で０．２〜３μｍの厚さからなる層」というものである。
　そこで，次に，この数値限定が，当業者が容易に考えつかないような特殊なものかどうか検討する。
　まず，上記周知例１〜３の記載から，炭化珪素からなる縦型電界効果半導体素子を構成するゲートないしベース層の厚さは１〜１０μｍ程度，不純物濃度は，１０１６〜１０１７ｃｍ−３程度であることが分かるが，これらの数値範囲は，本願補正発明の数値範囲と重なる。
　さらに，特開平１０−３４１０２５号公報（上記周知例１と同じ公報。）には，図１１，１２，１３とともに，次の記載がある。
・「【００２４】次に，設計すべきチャネル層１２の厚さ（w)及びチャネル層１２の不純物濃度(N) の値を決定する方法について説明する。これらの値は，ゲート／ソース間耐圧及びピンチオフ電圧(V) の設定値により決定される。具体的にはデバイスシミュレーション等の方法により決定されるが，チャネル層１２の厚さ（W)及び不純物濃度(N) の概算値を求める方法について次に説明する。ピンチオフ電圧は通常の使用範囲と考えられる−３０Ｖ付近とした。チャネルに関して，簡単のため，図１１に示す平面接合のｐｎ接合を考える。印加電圧(V) と空乏層厚さ(D) の関係は，次式で与えられる。
【００２５】【数１】  D=(2εV/qN)1/2         …（１）
但し，εはSiC の誘電率，q は電子の素電荷である。
（１）式から，−３０ｖのピンチオフ電圧ｖと，不純物濃度N とで決定される空乏層厚さD よりも，チャネル層１２の厚さW を薄く設計する必要があることが理解される。よって，チャネル層１２の厚さW が薄い程，不純物濃度N を大きくすることができる。
【００２６】一方，チャネル幅１μｍのチャネル層１２のシート抵抗（Ｒ□）は，次式で求められる。
【数２】Ｒ□＝1/( 1 μｍ・N μｑ）          …（２）
ここで，μは電子の移動度，ｑは電子の素電荷である。
【００２７】電子移動度μと不純物濃度Nとの関係は次式が成立することが知られている。
【数３】μ＝947/(1+(N/1.11×1018)0.59        …（３）
よって，シート抵抗の逆数は，次式で表される。
【数４】１／Ｒ□＝ 947qN・１μｍ /(1+(N/1.11×1018)0.59  …（４）
となる。
【００２８】（４）式から理解されることは，不純物濃度N が大きい程，シート抵抗が小さくなり，オン電圧を小さくすることが可能となる。前述したように，不純物濃度N を大きくすると，同じピンチオフ電圧の場合には，チャネル層１２の厚さW を薄くする必要がある。よって，チャネル抵抗を小さくするためには，不純物濃度N を大きくすると共にチャネル層１２の厚さW を製造限界まで薄くすることが良いと考えられる。
【００２９】チャネル層１２の厚さW を変化させ，各厚さW に対して，上記のようにピンチオフ電圧が−３０Ｖとなるようにチャネル層１２の不純物濃度N を設計した場合のオン電圧とソース・ドレイン間の絶縁耐圧をシミュレートした。それらの結果を図１２，図１３に示す。但し，
チャネル層１２の厚さW が，0.64,0.76,0.9 μｍの場合の不純物濃度N は，それぞれ，1.00×１０
１７
，4.00×１０
１６
，2.00×１０
１６
/cm
３
である
【００３０】尚，ドレイン層９の不純物濃度は，およそ，1 ×１０１４/cm３〜 1×１０１７/cm３の範囲で，チャネル層１２の不純物濃度よりも低いことが必要である。」
　ここで，図１１のモデル自体は，縦型接合型電界効果トランジスタ（縦形接合電界効果トランジスタ）の特性を評価するために普通に想定されるものである。そして，そこで実際に評価に用いられている数値は，チャネル層の厚さは１μｍ程度，不純物濃度は２×１０１６〜１０１７ｃｍ−３であり，本願補正発明のチャネル層の数値範囲と重なる。
　そうすると，本願補正発明における「第１のゲートはエピタキシャル成長により形成された５×１０１７〜５×１０１９ｃｍ−３の濃度で０．５〜５μｍの厚さからなる領域であり，前記第一導電型チャネル層はエピタキシャル成長により形成された１×１０１５〜５×１０１７ｃｍ−３の濃度で０．２〜３μｍの厚さからなる層」との数値限定も，炭化珪素からなる縦型接合型電界効果トランジスタについて当業者が普通に想定する数値の範囲といえる。
　
　　ウ　したがって，相違点１，２に係る構成とすることは，当業者が容易に想到できたものである。　
　
（４−３）相違点３について
　上記（３）オでも述べたように，相違点３は，チャネル層の形成方法の違いによりもたらされる相違であり，引用発明において，凹部のチャネル層を不純物拡散に代えてエピタキシャル成長により行うことにより必然的にもたらされる構成である。
　
（４−４）相違点４について
　引用発明においては，種々のカットオフ制御が行えるように，第１のゲートと第２のゲートを独立に制御できるようにしている（必要に応じて２つのゲートに同時に制御電圧を印加する態様も含まれる）ところ，上部ゲートと下部ゲートを有する接合型電界効果トランジスタを，両ゲートを電気的に接続して用いることは，原査定の拒絶の理由に引用された特開昭５９−４１８７１号公報にも記載されているように当業者に普通に知られた使用形態であるから，引用発明において，第１のゲートと第２のゲートを電気的に接続するよう構成することは，当業者が必要に応じてなし得たものである。そして，電気的な接続手段として，外部電極によるものと不純物領域によるものとは，ともに常套手段である。
　
（４−５）審判請求人の主張について
　審判請求人は，引用発明は，エピタキシャル成長では不純物が均一となってしまうという課題認識の下で，不純物拡散の採用によりチャネル層の不純物濃度を積極的に不均一にしているのであるから，引用発明において不純物拡散に代えてエピタキシャル成長を採用する契機に欠ける旨主張する。
　確かに，引用発明は，リモートカットオフ特性を得るために，不純物拡散による不純物の濃度勾配を積極的に利用するものである。しかし，凹部を有し，第1のゲートと第2のゲートからチャネルに延びる空乏層を制御して主電流を制御する縦型接合型電界効果トランジスタ（静電誘導トランジスタ）である点で異なるところはなく（リモートカットオフ特性を得るにしても，この構成が大前提となる。），また，不純物を含む半導体層の形成方法として，不純物拡散による方法とエピタキシャルによる方法は代替的に用いられている方法であるから，引用発明においてチャネル層の形成に不純物拡散が用いられていることは，引用発明の構成を炭化珪素からなる電界効果トランジスタに適用することの妨げとはならない。
　　
（５）小括
　以上のとおり，本願補正発明は，引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができないものであり，独立特許要件を満たさない。
　
４　補正却下の結論
　したがって，本件補正は，平成１８年法律５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第５項において準用する特許法１２６条５項の規定に違反するので，特許法１５９条１項において読み替えて準用する特許法５３条１項の規定により却下すべきものである。
　　
第３　本願発明の容易想到性
１　本願発明
　本件補正は前記のとおり却下されたので，本願発明は，本件補正前の特許請求の範囲の請求項１に記載された次のとおりのものとなる。
【請求項１】
「炭化珪素からなる，第一導電型ドリフト層と，該第一導電型ドリフト層上にトレンチ構造により分離された第二導電型第一のゲート領域と，該第一のゲート領域上部に設けられた第一導電型チャネル層と第二導電型第二のゲート領域を含み，前記第一導電型チャネル層はエピタキシャル成長により形成された厚さが０．２〜３μｍの層からなり，前記第一導電型ドリフト層と前記トレンチ構造底部において接触し，前記トレンチ構造側壁部において，前記第一導電型チャネル層は前記第二導電型第一のゲート領域と前記第二導電型第二のゲート領域によりサンドイッチ状に挟まれた構造を有し，前記チャネル層を流れる電流を制限すべく前記第一のゲート領域および第二のゲート領域に同一の電圧を印加する手段を設けたことを特徴とする炭化珪素静電誘導トランジスタ。」
　
２　対比・判断
　前記第２，２（１）で検討したように，本願補正発明は，本願発明の炭化珪素静電誘導トランジスタを構成する第１ゲート及び第一導電型チャネル層について，それらの厚さ，不純物濃度等を限定したものに相当する。逆に言えば，本願発明は，本願補正発明からこれらの限定をなくしたものである。
　そうすると，本願発明の構成要素をすべて含み，これをより限定したものである本願補正発明が上に検討したとおり，引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから，本願発明も，同様の理由により，当業者が容易に発明をすることができたものである。
　　
３　小括
　以上のとおり，本願発明は，引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない。
　
第４　結言
　以上のとおりであるから，本願は，その余の請求項に係る発明について検討するまでもなく，拒絶をすべきものである。
　よって，結論のとおり審決する。