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　平成　９年特許願第１６２００３号「メモリをアクセスする方法」拒絶査定不服審判事件〔平成１０年　３月３１日出願公開、特開平１０−　８３３４３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯と本願発明
　本願は、平成９年６月４日（パリ条約による優先権主張１９９６年６月６日、米国）の出願であって、平成１８年２月２２日付けで拒絶理由通知がなされ、同年８月２８日付けで意見書が提出されるとともに手続補正がなされたが、同年９月１９日付けで拒絶査定がなされ、これに対し、同年１２月２５日付けで審判請求がなされ、平成１９年１月２２日付けで手続補正がなされた。
　そして、平成１９年３月９日付けで審査官により前置報告書が作成され、平成２０年１１月２６日付けで当審より審尋がなされ、平成２１年２月２５日付けで回答書が提出され、同年８月１１日付けで当審より拒絶理由通知がなされ、同年１１月１８日付けで意見書が提出されるとともに手続補正がなされたものである
　
　そして、本願の特許請求の範囲の請求項１に係る発明（以下、「本願第１発明」という。）は、平成２１年１１月１８日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された次のとおりのものである。
「メモリの第1領域への第1のアクセスを検出して、同第1のアクセスをしている間に、チップ選択信号を活性化する工程と、
該第1のアクセスの後に所定の数の第2のアクセスをするために、チップ選択信号を活性化させておく工程であって、該所定の数の第2のアクセスはそれぞれ、該第1のアクセスとは異なる領域にされる前記工程と、
異なる領域に第3のアクセスが行われたのに応じて、チップ選択信号を非活性化する工程であって、該第3のアクセスは該所定の数の第2のアクセスの後にすぐに発生する前記工程と、
該所定の数を規定する数を格納する工程と、
からなる、メモリをアクセスする方法。」
　
　また、本願の特許請求の範囲の請求項４に係る発明（以下、「本願第２発明」という。）は、平成２１年１１月１８日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項４に記載された次のとおりのものである。
「メモリアクセスの開始を検出する工程と、
該メモリアクセスが所定の領域にアクセスされるか否かを予測する工程と、
該メモリアクセスが該所定の領域にアクセスされることを予測した場合、第1のチップ選択信号を活性化する工程と、
該メモリアクセスが実際に該所定の領域にアクセスされているか否かを判断するために該メモリアクセスのアドレスを調べる工程と、
同アドレスを調べる工程を基に、該メモリアクセスが該所定の領域にアクセスされていると判断した場合、第2のチップ選択信号を活性化することによって該メモリアクセスを完了する工程と、
該メモリアクセスが、該所定の領域ではない第2の領域にアクセスされていると判断した場合は、該第2のチップ選択信号を不活性にする工程と、
からなるメモリをアクセスする方法。」
　
　
２．当審の拒絶理由
　平成２１年８月１１日付けで当審より通知した拒絶の理由の概要は、次のとおりである。
　
「１．この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第１号に規定する要件を満たしていない。 
 　　 
 　　　　　　　　　　　　　　　　　記 
 　 
 　本願の各請求項の記載内容について、平成１９年１月２２日付けの手続補正書(方式)において「手続補正により請求項１乃至４の内容を変えず、文言を補正して内容を明確にしました。」と記載されているところ、平成１８年８月２８日付けの意見書において「補正請求項１の内容は、段落００３４，００３５に記載されている。補正請求項２の内容は、段落００３４，００３５、および段落００３１と図２に記載されている。補正請求項３の内容は、段落００３４，００３５、および００３８に記載されている。補正請求項４の内容は、段落００３４，００３５、および００２６に記載されている。」と主張されている。 
 　したがって、本願の各請求項に係る発明が、本願明細書の発明の詳細な説明に記載されているかどうか、段落【００３４】及び【００３５】の記載を中心に以下に検討する。
　
 (１)請求項１において、「所定の数の第2のアクセスをするために、同第2のアクセスをする領域を特定するためのチップ選択信号を活性化させておく工程」は、段落【００３４】に記載の「４（ＨＰＣＥ＝００）または８（ＨＰＣＥ＝０１）のバスサイクルのオプションレジスタ５２によって示される期間が経過しておらず」そのため「ＨＰＣＥ状態マシン６０が状態６２に留まっている限り絶えずチップイネーブル信号をアクティブに保つ」工程を意味するものと仮定できる。 
 　段落【００３４】には、該「ＨＰＣＥ状態マシン６０が状態６２に留まっている限り絶えずチップイネーブル信号をアクティブに保つ」工程が行われる状態６２の前は、ＨＰＣＥ状態マシン６０は「“ＣＥ＿ＯＦＦ）と名付けられかつ領域に関連するチップイネーブルが不活性またはインアクティブ（ｉｎａｃｔｉｖｅ）とされるべき」状態６１にとどまっており、「リセットがインアクティブである間に前記領域への整合がある場合、あるいはオプションレジスタ１がＣＥ信号が決して否定されるべきでないことを示しかつリセットがインアクティブである場合」に前記状態６２に遷移することが記載されている。 
 　すなわち、段落【００３４】には、チップイネーブルが不活性である状態において、「領域への整合がある」かオプションレジスタのＨＰＣＥフィールドが「ＣＥ信号が決して否定されるべきでないことを示し」ているかどうかを判定し、どちらかが満たされた場合に、前記「ＨＰＣＥ状態マシン６０が状態６２に留まっている限り絶えずチップイネーブル信号をアクティブに保つ」工程を実行すること、が記載されているだけである。 
 　したがって、 
 1-1)「メモリの第1領域への第1のアクセスを検出して、同第1のアクセスをしている間に、次にアクセスする領域を特定するためのチップ選択信号を起動し活性化する工程」を実行すること、 
 1-2)「該第1のアクセスの後」に、前記「所定の数の第2のアクセスをするために、同第2のアクセスをする領域を特定するためのチップ選択信号を活性化させておく工程」を実行すること、そして、 
 1-3)「該所定の数の第2のアクセスはそれぞれ、該第1のアクセスとは異なる領域にされる」ことは、 
 本願明細書の発明の詳細な説明に記載されているとは、認められない。 
 （記載されていると主張するのであれば、本願明細書の段落を指摘し、当該段落の具体的な記載を挙げて説明されたい。） 
 　以上の点は、請求項２についても同様である。 
　
 (２)段落【００３５】には、該「ＨＰＣＥ状態マシン６０が状態６２に留まっている限り絶えずチップイネーブル信号をアクティブに保つ」工程が行われる状態６２にあるとき、ＨＰＣＥ状態マシン６０は「ＣＥ＿ＯＮ期間に関連するタイマが経過した場合」、「オプションレジスタ５２がＣＥが常に否定されるべきことを示している場合（ＨＰＣＥ＝１１）」、あるいは「リセットが生じた場合」に前記状態６１に戻ることが記載されている。
 　すなわち、段落【００３５】には、「第2のアクセスをするために、同第2のアクセスをする領域を特定するためのチップ選択信号を活性化させておく」状態において、所定の数の第2のアクセスが行われたのに応じて(すなわち、「ＣＥ＿ＯＮ期間に関連するタイマが経過した場合」に)「第2のアクセスをする領域を特定するためのチップ選択信号を非活性化する工程」を実行することが記載されているだけである。 
 　したがって、第2のアクセスをする領域を特定するためのチップ選択信号を活性化させておく工程の後に、「異なる領域に第3のアクセスが行われたのに応じて」第2のアクセスをする領域を特定するためのチップ選択信号を非活性化する工程であって「該第3のアクセスは該所定の数の第2のアクセスの後にすぐに発生する前記工程」を実行することは、本願明細書の発明の詳細な説明に記載されているとは、認められない。 
 （記載されていると主張するのであれば、本願明細書の段落を指摘し、当該段落の具体的な記載を挙げて説明されたい。） 
 　以上の点は、請求項２及び請求項４についても同様である。 
　
 (３)請求項３についても、前記段落【００３４】及び【００３５】を中心に検討する。 
 3-1)請求項３に記載される「該メモリアクセスが該所定の領域にアクセスされることを予測した場合」とは、段落【００３４】に記載の「前記領域への整合がある場合」に相当すると仮定できる。 
 　この場合、段落【００３４】に、「前記領域への整合がある場合」に「チップイネーブル信号をアクティブに保つ」状態６２に遷移することが記載されているから、該記載は同項の「該メモリアクセスが該所定の領域にアクセスされることを予測した場合、アクセスをする領域を特定するための第1のチップ選択信号を活性化する」と整合する。 
 　しかしながら、この場合、前記「活性化する」工程の後の、 
 ・「該メモリアクセスが実際に該所定の領域にアクセスされているか否かを判断するために該メモリアクセスのアドレスを調べる工程」と、 
 ・「同アドレスを調べる工程を基に、該メモリアクセスが該所定の領域にアクセスされていると判断した場合、同第2のアクセスをする領域を特定するための第2のチップ選択信号を起動し活性化することによって該メモリアクセスを完了する工程」と、 
 ・「該メモリアクセスが、該所定の領域ではなくて第2の領域にアクセスされていると判断した場合は、該第2のチップ選択信号を不活性にすることによって、該所定の領域へのメモリアクセスを中断する工程」、 
 は、それぞれ、本願明細書のどの記載に相当するのか、不明である。 
 　 
 3-2)段落【００２３】に「ベースアドレス比較器５３はＩＡＤＤＲ（２３：１５）をベースアドレスレジスタ５３からのベースアドレスと比較する。ベースアドレス比較器５３は「整合（ＭＡＴＣＨ）」と名付けられた出力信号を活性化」すると記載されている。 
 　したがって、請求項３の「該メモリアクセスが実際に該所定の領域にアクセスされているか否かを判断するために該メモリアクセスのアドレスを調べる工程」は、段落【００２３】の前記記載を指すと仮定できる。 
 　その場合、「該メモリアクセスが所定の領域にアクセスされるか否かを予測する工程」とは、ベースアドレスレジスタ５３に格納するベースアドレスを求める工程に相当すると認められる。しかし、ベースアドレスを求めただけで、「アクセスをする領域を特定するための第1のチップ選択信号を活性化する」ことは、本願明細書のどこに記載されているのか、不明である。 
 　以上3-1及び3-2から、請求項３に係る発明が、本願明細書の発明の詳細な説明に記載されているとは、認められない。 
 （記載されていると主張するのであれば、本願明細書の段落を指摘し、当該段落の具体的な記載を挙げて説明されたい。） 
　……（中略）……
　よって、請求項１〜４に係る発明は、発明の詳細な説明に記載したものでない。
　……（中略）……
 ４．この出願の下記の請求項に係る発明は、その出願前日本国内又は外国において頒布された下記の刊行物に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
 　 
 　　　　　　　　　　　　　　　　　記 
 　 
 　　　　　　　　　　　引　用　文　献　等　一　覧 
 　　　　　　　　１．特開平０７−１５２６３９号公報 
 　　　　　　　　２．特開平０８−０２２４４４号公報 
 　　　　　　　　３．特開平０８−０７７０６１号公報 
 　　　　　　　　４．特開昭６１−０９７７５８号公報 
 　　　　　　　　５．特開平０１−２６３８４９号公報 
　
 ・請求項　　：１ 
 ・引用文献等：１、２ 
 ・備考　　　　 
 　　文献１には、図面とともに以下の事項が記載されている
　……（中略）……
 　相違点１及び相違点２について検討する。
　……（中略）……
 　したがって、相違点１及び相違点２は格別のものではない。 
 ……（中略）……
 ・請求項　　：３ 
 ・引用文献等：３〜５ 
 ・備考　　　　 
 　文献３の段落【００１９】〜【００２１】、及び、図５〜７には、 
 メモリアクセスの開始を検出する工程(「処理５０１」)と、 
 該メモリアクセスが所定の領域にアクセスされるか否かを予測する工程(「処理５０２」)と、 
 該メモリアクセスが該所定の領域にアクセスされることを予測した場合、アクセスをする領域を特定するための第1のチップ選択信号を活性化する工程(「処理５０３」のＹＥＳの場合)と、 
 該メモリアクセスが実際に該所定の領域にアクセスされているか否かを判断するために該メモリアクセスのアドレスを調べる工程(「処理６０２」)と、 
 同アドレスを調べる工程を基に、該メモリアクセスが該所定の領域にアクセスされていると判断した場合、同第2のアクセスをする領域を特定するための第2のチップ選択信号を起動し活性化することによって該メモリアクセスを完了する工程(「処理７０２」〜「処理７０４」)と、 
 該メモリアクセスが、該所定の領域ではなくて第2の領域にアクセスされていると判断した場合は、通常処理を行う工程(「処理７０５」〜「処理７０６」)と、 
 からなるメモリをアクセスする方法、 
 が記載されている。 
 　 
 　そして、文献３において、前記通常処理として、前記第2のチップ選択信号を不活性にすることによって、該所定の領域へのメモリアクセスの処理を中断させることは、当業者が容易に想到し得たものと認められる。 
 　 
 　なお、文献４の、第１頁左下欄第５〜１７行、第２頁左下欄第６行〜第３頁右上欄第１６行、第１図及び第２図、また、文献５の特に第１頁左下欄第５〜１８行にも、文献３の前記指摘したと同様の記載がある。 
　……(後略)……」
　
　
３．拒絶理由の１について
　平成２１年１１月１８日付けでなされた手続補正の趣旨は、
・当該手続補正前の請求項３及び請求項４を、それぞれ、前記手続補正後においては請求項４及び請求項３と記載順を入れ換えるとともに、
　
　前記手続補正後の請求項１に関しては、
・前記手続補正前の「次にアクセスする領域を特定するためのチップ選択信号を起動し活性化する工程」の記載を、「チップ選択信号を活性化する工程」と補正し、
・前記手続補正前の「同第2のアクセスをする領域を特定するためのチップ選択信号を活性化させておく工程であって」の記載を、「チップ選択信号を活性化させておく工程であって」と補正し、
・前記手続補正前の「第2のアクセスをする領域を特定するためのチップ選択信号を非活性化する工程であって」の記載を、「チップ選択信号を非活性化する工程であって」と補正する、
とともに、
　
　前記手続補正後の請求項４に関しては、
・前記手続補正前の「アクセスをする領域を特定するための第1のチップ選択信号」の記載を、「第1のチップ選択信号」と補正し、
・前記手続補正前の「同第2のアクセスをする領域を特定するための第2のチップ選択信号を起動し」の記載を、「第2のチップ選択信号を」と補正し、
・前記手続補正前の「該所定の領域ではなくて第2の領域にアクセスされていると判断した」の記載を、「該所定の領域ではない第2の領域にアクセスされていると判断した」と補正し、
・前記手続補正前の「該第2のチップ選択信号を不活性にすることによって、該所定の領域へのメモリアクセスを中断する」の記載を、「該第2のチップ選択信号を不活性にする」と補正する、
というものである。
　
　そこで、本願の特許請求の範囲が上記のように補正されたことを踏まえて、特許を受けようとする本願第１発明及び本願第２発明が、本願明細書の発明の詳細な説明に記載したものであるのかについて、以下に検討する。
　
３−１．審判請求人の主張
　平成２１年１１月１８日付けで提出された意見書には、
「平成２１年８月１１日起案（発送日　平成２１年８月１８日）の拒絶理由通知書によれば、本件平成９年特許願第１６２００３号の請求項１乃至４に係る発明は特許法第２９条第２項および第３６条の規定によって拒絶すべきものである旨を指摘されています。
　この御指摘に対し、この意見書と同日付け提出の手続補正書により、請求項１乃至４を補正しましたので、各請求項に記載の発明は特許されるべきものであると思料致します。以下において、その理由を説明致します。」
という記載があり、前記「第３６条の規定」の「指摘」に対する「その理由」は、
・「明細書の段落００１７」には、「データ処理システムにおける高速メモリアクセスおよび低電力消費の要求を実現する方法」及び「チップ選択回路がメモリチップを駆動するための信号を活性化する」ことが記載されており、
・「明細書の段落００２６」には、「ＨＰＣＥフィールドはユーザが低電力消費および高性能の間で最適なトレードオフを行うためにシステムを選択できる。すなわち、チップ選択信号が活性化されているのとは異なる領域にアクセスするサイクル数を決定し、そのサイクル数が過ぎるとそのチップ選択信号を不活性化する」ことが記載されており、
・したがって、「現在のアクセス領域以外の次のアクセス領域のアクセス数をユーザが選択してチップ選択信号を活性化しておく。選択したアクセス数へのアクセスが終了するとチップ選択信号は非活性化される。」ものであり、「次にアクセスする領域を予め活性化しておくので高速アクセスが可能になり、かつ、ユーザの必要に応じてアクセス数を選択できるので電力消費が抑制される。」
というものである。
　
　
３−２．本願第１発明についての検討
　本願明細書を見ると、前記「明細書の段落００１７」には、「本発明はある範囲の解決および用途と共に高速アクセスおよび低電力消費という競合する要求をめざす。本発明はシステム設計のプロセスを考慮しながら、装置アクセスの速度を増大することへの柔軟性ある手法である。」ということが記載されているだけである。
　したがって、本願明細書の段落【００１７】には、「データ処理システムにおける高速メモリアクセスおよび低電力消費の要求を実現する方法」を実現しようとすることは記載されているものの、「チップ選択回路がメモリチップを駆動するための信号を活性化する」ことが記載されているとは、認められない。
　
　一方、前記「明細書の段落００２６」には、「オプションレジスタ５２」の「ＨＰＣＥフィールド」を使用して「チップ選択回路」が果たす機能について説明されている。
　前記説明のうち、方法に関連する記載を工程別に挙げると、
ア．「ＨＰＣＥフィールドはバースト状態マシン５４が信号ＣＥをアクティブに保つ他の領域にアクセスするサイクルの数を決定する。ＨＰＣＥフィールドが００にセットされた場合、バースト状態マシンは信号ＣＥを他の領域への４つの連続するアクセスの間アクティブに保つ。」、「０１の符号化は００の符号化と同様であるが、例外としてバースト状態マシン５４が他の領域への８つの連続するアクセスの間信号ＣＥをアクティブに保ち」、
イ．「他の領域への第５の引き続くアクセスの開始時に、バースト状態マシンは信号ＣＥを非活性化またはデアクティベイト（ｄｅａｃｔｉｖａｔｅｓ）する。また、この領域へのアクセスが前記第５のアクセスの開始の前に発生すれば、バースト状態マシン５４は再びゼロからカウントを始める。」、「０１の符号化は００の符号化と同様であるが…(中略)…かつ他の領域への第９の引き続くアクセスの開始時に信号ＣＥを非活性化する。」、
との記載がある。そして、本願明細書の段落【００２７】には、
ウ．「００および０１の符号化が利用できることはアプリケーションにとって最適の低電力および高性能の間でトレードオフを行うためにユーザがチップ選択回路４０をプログラム可能に構築できるようにする。この選択に影響を与え得る要因はループにおける命令の平均数、その領域が符号であるかデータ領域であるか、その他を含む。」、
と記載されている。
　してみれば、本願明細書の段落【００２６】及び【００２７】には、
　前記アの“所定の数(すなわち、「４つ」ないし「８つ」)のアクセスをするために、信号ＣＥを活性化させておく工程であって、該所定の数のアクセスはそれぞれ、「信号ＣＥをアクティブに保つ他の領域」にされる前記工程”と、
　前記イの“「他の領域への第５の引き続くアクセス」が行われたのに応じて、信号ＣＥを非活性化する工程であって、該「アクセス」は該所定の数のアクセスの後にすぐに発生する前記工程”と、
　前記ウの“該所定の数を規定する数を格納する工程”
は記載されている。
　
　そこで、上記各記載について、さらに検討する。
(１)先ず、前記アに、たとえば「バースト状態マシンは信号ＣＥを他の領域への４つの連続するアクセスの間アクティブに保つ。」と記載されている。
　してみれば、前記「他の」、「領域への４つの連続するアクセス」をする前に、当該「他の領域」とは“他の”領域にアクセスしていたことが示唆されているとも考えられる。
　そして、前記イの「この領域へのアクセスが前記第５のアクセスの開始の前に発生すれば、バースト状態マシン５４は再びゼロからカウントを始める。」の記載における「この領域へのアクセス」とは、前記「他の領域」へのアクセスを指すものであるから、前記「他の領域」とは“他の”領域へのアクセスが、前記イの「この領域へのアクセス」ではないことは明らかである。
　そして、前記「他の領域」とは“他の”領域へのアクセスが、前記アの「他の領域への４つの連続するアクセス」とは別の領域への４つの連続するアクセスの４番目のアクセスを指すとも考えられる。しかし、この場合、対応するメモリの領域は異なるものの、信号ＣＥはアクティブの状態を保持され続けることとなり、「また、頻繁にアクセスされる装置はアドレス情報を整合しかつＣＥを肯定するためにバスサイクルを消費し続ける。」という本願明細書の段落【０００８】に記載される「発明が解決しようとする課題」を解決できるとは認められない。また、前記アに「信号ＣＥを他の領域への４つの連続するアクセスの間アクティブに保つ」と記載されるように、該４番目のアクセスの間はアクティブに保たれているのであって、該４番目のアクセスをしている間に信号ＣＥをアクティブにするものではない。
　また、本願明細書の他の記載を参照しても、その次の工程におけるアクセスされる領域とは「異なる」、「メモリの第1領域への第1のアクセスを検出して、同第1のアクセスをしている間に、チップ選択信号を活性化する工程」は記載されていない。
　
　したがって、本願第１発明の「メモリの第1領域への第1のアクセスを検出して、同第1のアクセスをしている間に、チップ選択信号を活性化する工程」は、本願明細書の発明の詳細な説明には記載されていない。
　
(２)前記イの「他の領域への第５の引き続くアクセスの開始時に、バースト状態マシンは信号ＣＥを非活性化またはデアクティベイト（ｄｅａｃｔｉｖａｔｅｓ）する。」の記載において、「第５の引き続くアクセス」はどの領域へのものであるは、特に記載されていない。
　そして、本願明細書の他の記載を参照しても、たとえば、段落【００１３】に、「【課題を解決するための手段】」として、
「高性能チップイネーブル（ＨＰＣＥ）信号はアクセスのデューティサイクルに基づき最後の有効な装置アクセスの後に所定の数のバスサイクルの間肯定された状態に留まっているよう機能的にプログラム可能である。前記アクセスのデューティサイクルは特定の装置に対するアクセスの可能性ある数を考慮する。それぞれのアクセスに関して整合なしにＨＰＣＥを肯定することはアドレスデコードおよびチップ選択に関連するクロックサイクルを除去しかつ従って装置へのアクセスの速度を増大する。一例として、ＨＰＣＥは、常に肯定された状態に留まり、決して肯定されず、有効なアドレス整合の後４サイクルに、あるいは有効な整合の後８サイクルに肯定された状態に留まる。」
と記載されている。
　すなわち、「最後の有効な装置アクセスの後に」高性能チップイネーブル（ＨＰＣＥ）信号が「肯定された状態に留まっている」バスサイクルの「所定の数」を設定し、高性能チップイネーブル（ＨＰＣＥ）信号が肯定されると、該「所定の数のバスサイクルの間」は「それぞれのアクセスに関して整合なしにＨＰＣＥを肯定する」ことが、「課題を解決するための手段」であるというものである。そして、当該手段を具備することによって、明細書記載の発明は、段落【０００７】に記載の課題を解決して、「連続的に装置のチップ選択（ＣＥ）を肯定」して「合計のアクセス時間からアドレスデコードおよびＣＥの肯定時間を除去する」と同時に「ＣＥの連続的な肯定」による「電力消費」を防止できる、ものと認められる。
　したがって、「所定の数のバスサイクル」の次のサイクルでのアクセスにおいては、そのアクセスしようとする領域の如何にかかわらず、すなわち、該「所定の数のバスサイクル」においてアクセスした領域と同じ領域に対するアクセスであっても、あるいは、異なる領域に対するアクセスであっても、高性能チップイネーブル（ＨＰＣＥ）信号を否定することは、明らかである。
　
　一方、本願第１発明の、
「異なる領域に第3のアクセスが行われたのに応じて、チップ選択信号を非活性化する工程であって、該第3のアクセスは該所定の数の第2のアクセスの後にすぐに発生する前記工程」という工程は、
「異なる領域」という特定の領域に「第3のアクセスが行われた」場合にのみ、「チップ選択信号を非活性化する工程であって、該第3のアクセスは該所定の数の第2のアクセスの後にすぐに発生する」という工程、
を含んでいることは明らかである。
　そして、審判請求人が挙げた本願明細書の段落【００２６】にも、前述のとおり、そのような工程は記載されていない。
　
　以上、(１)及び(２)から、平成２１年１１月１８日付けでなされた手続補正により補正されたにもかかわらず、本願第１発明は、依然として本願明細書の発明の詳細な説明に記載したものではない。
　
　
３−３．本願第２発明についての検討
　前記「３−１．審判請求人の主張」は、上述のとおり、実質的には本願第１発明についてのものであると認められる。
　すなわち、前記手続補正前の請求項３に対応する前記手続補正後の請求項４に係る本願第２発明が本願明細書の発明の詳細な説明に記載したものであるとの主張は、前記意見書では、何ら、なされていない。
　そこで、平成２１年１１月１８日付けでなされた手続補正によって補正された請求項４に係る本願第２発明が、本願明細書の発明の詳細な説明に記載したものであるか、改めて以下に検討する。
　
エ．本願明細書の段落【００２３】に、「ベースアドレス比較器５３はＩＡＤＤＲ（２３：１５）をベースアドレスレジスタ５３からのベースアドレスと比較する。ベースアドレス比較器５３は「整合（ＭＡＴＣＨ）」と名付けられた出力信号を活性化してクリティカルアドレスビットＩＡＤＤＲ（２３：１５）がベースアドレスレジスタ５１で規定された範囲内にあることを指示する。」と、
オ．同段落【００４９】に「該「整合」と名付けられた出力は前記クリティカルアドレスビットＩＡＤＤＲ（２３：１５）によって表わされるアドレスがベースアドレスレジスタ１１１において規定される範囲内にあることを示す。」と記載されている。
　すなわち、本願明細書において、「整合」とは、ＣＰＵから出力されたアドレス信号の一部が、チップ選択回路が有するベースアドレスレジスタからのベースアドレスと一致することであると定義されているものと認められる。
　
　そして、本願明細書の発明の詳細な説明における「【発明の実施の形態】」の開示内容を検討すると、
カ．段落【００３４】に「ＨＰＣＥ状態マシン６０」の動作を説明して、「前記領域への整合がある場合…(中略)…“ＣＥ＿ＯＮ”と名付けられた、状態６２へと遷移し…(中略)…状態６２に留まっている限り絶えずチップイネーブル信号をアクティブに保つ」ことが記載されている。すなわち、「整合」があると判断した場合は「チップイネーブル信号」をアクティブにすること、が記載されている。
　
　また、
キ．段落【００３７】に「ＢＣＳ状態マシン７０」の動作を説明して、「もしＨＰＣＥ状態マシン６０がＢＣＳ状態マシン７０が
状態Ｍ０
にある間にＣＥ＿ＯＦＦ状態６１にあり、整合が生じ
ＢＣＳ状態マシン７０は
“Ｍ２Ｗ”と名付けられた状態７６へと遷移を行ないアクセスが開始する前に信号ＨＰＣＥの活性化によってメモリを初期的にパワーアップする。
次に
Ｍ１／Ｍ３状態７２へと遷移する
遅延なしにメモリアクセスを開始する
ク．段落【００３６】に「ＢＣＳ状態マシン７０」の動作を説明して、「
整合が検出された場合
ＣＥ＿ＯＮ状態６２にあれば
“Ｍ１／Ｍ３”と名付けられた状態７２への遷移
　
　前記キ及びクは、「整合」が検出されると、自動的に信号ＨＰＣＥを活性化してメモリアクセスを開始するというものである。
　そして、段落【００３７】の「信号ＬＢＡが活性化されかつＭ１Ｗ状態７５への遷移９０はＨＰＣＥ状態マシン６０が遷移６５を行なうのに対応する。」との記載から、前記カの、「整合」があると判断した場合は「チップイネーブル信号」をアクティブにする場合も、該「チップイネーブル信号」によりメモリアクセスが開始されると解される。
　
　以上の点を踏まえて、さらに検討する。
(３)前述のように、「整合」するかどうかを検出することは、ＣＰＵから出力された「実際」のメモリアクセスのアドレス信号の一部が、チップ選択回路が有するベースアドレスレジスタからのベースアドレスと一致するかどうかを調べるというものである。
　してみれば、「整合」するかどうかを検出することは、“メモリアクセスが、ベースアドレスで特定される「所定の領域」へのアクセスである、ということを予測する”もの、あるいは、“メモリアクセスが実際にベースアドレスで特定される「所定の領域」にアクセスされているか否かを判断するために該メモリアクセスの実際のアドレスを調べる”ものであると、解することができる。
　
　前者の、「整合」するかどうかを検出することが、“メモリアクセスが、ベースアドレスで特定される「所定の領域」へのアクセスである、ということを予測する”ものであると解するとき、本願第２発明の「該メモリアクセスが実際に該所定の領域にアクセスされているか否かを判断するために該メモリアクセスのアドレスを調べる工程」という発明特定事項は、本願明細書の発明の詳細な説明における他の記載を参酌しても、本願明細書の発明の詳細な説明に記載されたものであるとは、認められない。
　
　また、後者の、「整合」するかどうかを検出することが、“メモリアクセスが実際にベースアドレスで特定される「所定の領域」にアクセスされているか否かを判断するために該メモリアクセスの実際のアドレスを調べる”ものであると解した場合について、検討する。
　上記「整合」するかどうかを検出することは、具体的には、前記エの「ベースアドレス比較器５３はＩＡＤＤＲ（２３：１５）をベースアドレスレジスタ５３からのベースアドレスと比較する。」ことである。
　してみれば、「整合」において「ベースアドレス比較器５３」で「ＩＡＤＤＲ（２３：１５）」と比較する「ベースアドレスレジスタ５３からのベースアドレス」(「ベースアドレスレジスタ５３」はベースアドレスレジスタ５１の誤記であることは明らかである。)を求める処理工程が、本願第２発明の「メモリアクセスが所定の領域にアクセスされるか否かを予測する工程」に対応すると考えられる。
　しかしながら、「整合」することを検出したとき「ベースアドレス比較器５３は「整合（ＭＡＴＣＨ）」と名付けられた出力信号を活性化してクリティカルアドレスビットＩＡＤＤＲ（２３：１５）がベースアドレスレジスタ５１で規定された範囲内にあることを指示する。」ことは、前記エに記載されているものの、該「整合（ＭＡＴＣＨ）」と名付けられた出力信号」は、前記カ〜クに記載されるように「ＨＰＣＥ状態マシン６０」及び「ＢＣＳ状態マシン７０」の状態を制御する信号であって、本願明細書の段落【００１０】に定義される「アクセスすべき特定の装置を示すために使用」される「チップ選択信号」に相当する信号であるとは、認められない。
　そして、本願明細書の他の記載を参照しても、前記「ベースアドレス」を求めた場合に、あるいは、前記「ベースアドレス」をベースアドレスレジスタ５１に格納した場合、または、前記「ベースアドレス」をベースアドレスレジスタ５１から読み出した場合に、何らかの「チップ選択信号」を活性化することは、記載されていない。
　また、本願明細書の他の記載を参照しても、本願第２発明の「該メモリアクセスが該所定の領域にアクセスされることを予測した場合、第1のチップ選択信号を活性化する工程」との発明特定事項に相当する記載を見出すことができない。
　
　したがって、本願第２発明の少なくとも、
「該メモリアクセスが所定の領域にアクセスされるか否かを予測する工程と、
該メモリアクセスが該所定の領域にアクセスされることを予測した場合、第1のチップ選択信号を活性化する工程と、
該メモリアクセスが実際に該所定の領域にアクセスされているか否かを判断するために該メモリアクセスのアドレスを調べる工程」、
は本願明細書の発明の詳細な説明に記載されていない。
　
(４)なお、本願明細書の発明の詳細な説明における、「【課題を解決するための手段】」には、段落【００１４】に「次のアクセスが他の装置への場合は、推論的アクセスは中止される。」と記載されており、この手順が、本願第２発明の「該メモリアクセスが、該所定の領域ではない第2の領域にアクセスされていると判断した場合は、該第2のチップ選択信号を不活性にする工程」に相当するとも、考えられる。
　しかしながら、これは、本願第２発明における１つの「工程」を断片的に記載したにすぎないものである。
　
　以上、(３)、(４)から、本願明細書の発明の詳細な説明を全体として参照しても、「メモリアクセスの開始を検出する工程」と「該メモリアクセスが所定の領域にアクセスされるか否かを予測する工程」と「該メモリアクセスが該所定の領域にアクセスされることを予測した場合、第1のチップ選択信号を活性化する工程」と「該メモリアクセスが実際に該所定の領域にアクセスされているか否かを判断するために該メモリアクセスのアドレスを調べる工程」と「同アドレスを調べる工程を基に、該メモリアクセスが該所定の領域にアクセスされていると判断した場合、第2のチップ選択信号を活性化することによって該メモリアクセスを完了する工程」と「該メモリアクセスが、該所定の領域ではない第2の領域にアクセスされていると判断した場合は、該第2のチップ選択信号を不活性にする工程」という、一連の各「工程」が組み合わされて、「メモリをアクセスする方法」を提供するという本願第２発明が、本願明細書の発明の詳細な説明に記載されているとは認められない。
　
　
３−４．拒絶理由の１についてのまとめ
　以上のとおり、本願第１発明及び本願第２発明は本願明細書の発明の詳細な説明に記載したものではない。
　したがって、本願は、特許請求の範囲の少なくとも請求項１及び請求項４の記載が、特許法第３６条第６項第１号に規定する要件を満たしておらず、特許を受けることができない。
　
　
４．拒絶理由４について
　前記「３．拒絶理由の１について」で述べたとおり、本願第１発明及び本願第２発明は、本願明細書の発明の詳細な説明に記載したものではない。
　しかしながら、仮に、本願第１発明及び本願第２発明が、いずれも、本願明細書の発明の詳細な説明に記載されているとした場合について、拒絶の理由４に関して、以下に検討する。
　
４−１．本願第１発明についての検討
４−１−１．引用発明
　前記平成２１年８月１１日付けの拒絶理由通知で引用し、本願のパリ条約による優先権主張の日の前に頒布された刊行物である、特開平０７−１５２６３９号公報（以下、「引用文献１」という。）には、図面とともに以下の事項が記載されている(下線は、参考のため当審において付したもの。以下、同様。)。
　
Ａ．「【０００１】
【産業上の利用分野】本発明は、例えば文書作成装置等のデータ処理装置に係り、特にＲＯＭ、ＳＲＡＭ（スタティックＲＡＭ）等のメモリチップを高速にアクセス可能なデータ処理装置及びメモリアクセス方法に関する。
【０００２】
【従来の技術】従来、文書作成装置等のデータ処理装置において、ＲＯＭ、ＳＲＡＭ等のメモリチップからデータを読出す場合には、そのアクセス対象が同一メモリチップであるか、または異種メモリチップであるかに関係なく、（１）アドレス信号をデコードしてアクセス対象となるメモリチップをセレクトし、（２）このメモリチップのチップイネーブル信号（ＣＥ）をアクティブ状態にし、（３）アウトプットイネーブル信号（ＯＥ）をアクティブ状態にする、といった手順でデータの読出しを行っていた。」
　
Ｂ．「【０００３】 
【発明が解決しようとする課題】ところで、メモリチップからデータを高速に読出すためには、アクセススピードの早いＣＰＵを使用すればよい。しかしながら、従来の方式では、同一メモリチップに対するアクセスであっても、アドレス信号が切替わる度にチップイネーブル信号が一旦インアクティブ状態となり、その間にデータの読出しができなかった。このため、ＣＰＵクロックを高速化しても、ウエイトが入ることになり、その結果、リードサイクルが始まってからデータが実際に出力されるまでの時間が長くなり、高速アクセスに支障を来す問題があった。
【０００４】本発明は上記のような点に鑑みなされたもので、
同一メモリチップを継続してアクセスする場合に、ウエイトサイクルを少なくして高速アクセスを可能とする
メモリアクセス方法
　
Ｃ．「【０００６】
【作用】上記の構成によれば、ＣＰＵアドレスのデコードによりチップイネーブル信号が生成された際に、そのチップイネーブル信号は他のメモリチップがアクセスされるまでアクティブ状態に保たれる。したがって、前回のチップイネーブル信号と今回のチップイネーブル信号との比較により、同一信号と判定された場合には、アウトプットイネーブル信号のコントロールのみによって、高速アクセスを行うことができる。」
　 
Ｄ．「【０００９】なお、図１において、アドレスラッチ信号（ＡＬＥ）、履歴ラッチ信号（ＨＬＤ）等の各信号はＣＰＵを制御するためのゲートアレイ回路から出力される。図２はメモリアクセス回路の構成を示すブロック図である。このメモリアクセス回路は、レディ信号発生回路２１、ＣＰＵ２２、ゲートアレイ回路２３およびＲＯＭ２４ａ、２４ｂ…等からなる。レディ信号発生回路２１は、図１のコンパレータ１４によって得られる比較結果に応じてレディ信号（ＲＤＹ）を発生する。ＣＰＵ２２は、本装置全体の制御を行うものであり、レディ信号発生回路２１から出力されるレディ信号によってウエイトを入れるか、または０ウエイトで動作する。ゲートアレイ回路２３は、ＣＰＵ２２から出力されるメモリリード信号とレディ信号発生回路２１から出力されるレディ信号によってアウトプットイネーブル信号を生成し、アクセス対象となるＲＯＭ２４ａ、２４ｂ…に出力する。
【００１０】このような構成において、基本的には、以下のような手順でデータの読出し動作が実行される。（１）
最初のアクセスはウエイトを入れておき、通常のアクセスを行う。この際、
チップイネーブル信号をフリップフロップ回路１２にセットしておく。
再び同一ＲＯＭがアクセスされるまで保持される
【００１１】（２）フリップフロップ回路１２にセットされた
チップイネーブル信号を
ラッチ回路１３にラッチしておく
【００１２】（３）
次のアクセスの際に、サイクルの初めでラッチ回路１３にラッチした前回のチップイネーブル信号と今回のチップイネーブル信号とをコンパレータ１４で比較する
【００１３】（４）
同一信号の場合、
０ウエイトで、アウトプットイネーブル信号をアクティブ状態にしたままデータを継続的に読出す
【００１４】（５）
異なる信号の場合、通常アクセスを行う
ウエイトを入れ、新たなチップイネーブル信号とアウトプットイネーブル信号によりデータを読出す
　
Ｅ．「【００１５】次に、
図３および図４を参照し、２つの異なるＲＯＭ１，２をアクセスする場合の動作を説明する。図３はインテル製ＣＰＵ（８０２８６）を用いて、２個のＲＯＭをアクセスした場合でのタイミングチャートである。
【００１６】ＳＹＳ１はＲＯＭ１のデコード信号、ＳＹＳ２はＲＯＭ２のデコード信号を示している。なお、ＳＹＳ１における斜線部分は上述したＣＰＵアドレスの不定の部分に相当する。
ＣＥ１はＲＯＭ１のチップイネーブル信号、ＣＥ２はＲＯＭ２のチップイネーブル信号を示している。
【００１７】　図４は図３に基づいた動作手順を示すフローチャートである。ＣＰＵがＲＯＭをアクセスするサイクルに入ると、
ＣＰＵアドレスがデコーダ１１によりデコードされ
このデコード出力は
当該ＲＯＭのチップイネーブル信号として用いられる
【００１８】ここで、
既にラッチ回路１３にラッチされている前回のチップイネーブル信号と今回のチップイネーブル信号とがコンパレータ１４で比較され、その結果、同一信号の場合にはＯＥコントロールアクセス、異なる信号の場合には通常アクセスに切り換えられる
【００１９】次に、アウトプットイネーブル信号がアクティブ状態となり、ＲＯＭからデータが読出される（ステップＳ５）。このとき、次のサイクルで他のデバイスがアクセスされても、現在のチップイネーブル信号はフリップフロップ回路１２によってアクティブ状態に保たれている。
【００２０】
再びＲＯＭのアクセスが行われると（次サイクル）
このチップイネーブル信号が他のＲＯＭに対するものであった場合（ステップＳ７のＹｅｓ）、現在フリップフロップ回路１２にセットされているチップイネーブル信号はインアクティブ状態となり
【００２１】
一方、同じＲＯＭに対するチップイネーブル信号であった場合
フリップフロップ回路１２にセットされているチップイネーブル信号はそのままアクティブ状態に保持され
当該ＲＯＭからデータが読出される
アウトプットイネーブル信号をアクティブ状態とするだけで、継続的にデータを読出すことができる
【００２２】このようにして、アクセス対象となるＲＯＭのチップイネーブル信号をアクティブ状態にすると共に、アウトプットイネーブル信号をアクティブ状態にしてデータを順次読出していく（ステップＳ１５）。この場合、同一ＲＯＭを継続してアクセスすると、チップイネーブル信号はアクティブ状態に保たれるため、アウトプットイネーブル信号のコントロールのみによる高速アクセスが可能となる。また、ＲＯＭ以外の他のデバイスをアクセス中でも、チップイネーブル信号はアクティブ状態のまま保たれるため、同一ＲＯＭをアクセスしている際に、他のデバイスのアクセスが入っても、引き続き高速アクセスを実行することができる。
【００２３】なお、上記実施例では、ＲＯＭをアクセスする場合について説明したが、例えばＳＲＡＭ（スタテイックＲＡＭ）等、チップイネーブル信号およびアウトプットイネーブル信号によってアクセスされる他のメモリチップに対しても、本発明を適用できるものである。」
　
Ｆ．「【図面の簡単な説明】」には、「【図３】」の説明として、「同実施例の動作を説明するためのタイミングチャート」と、「【図４】」の説明として、「同実施例の動作を説明するためのフローチャート」と記載されている。
　そして、図３には、前記「同実施例」である「２つの異なるＲＯＭ１，２をアクセスする場合の動作(前記Ｅの段落【００１５】参照)」のタイミングチャートが図示されており、図４には、当該「動作」においてはＳ１〜Ｓ１５の２サイクル分の処理を実行すること、メモリアクセスを継続する場合においては、Ｓ１５の判断の後にＳ１にジャンプして、Ｓ１〜Ｓ１５の処理を繰り返すことが図示されている。
　
　
ａ．Ｃの「ＣＰＵアドレスのデコードによりチップイネーブル信号が生成された際に、そのチップイネーブル信号は他のメモリチップがアクセスされるまでアクティブ状態に保たれる。」、Ｅの「図３および図４を参照し、２つの異なるＲＯＭ１，２をアクセスする場合の動作を説明する。」から、アクセス対象となるメモリチップであるＲＯＭは複数個存在することは明らかである。
　したがって、Ｂの「本発明は上記のような点に鑑みなされたもので、同一メモリチップを継続してアクセスする場合に、ウエイトサイクルを少なくして高速アクセスを可能とするデータ処理装置及びメモリアクセス方法を提供することを目的とする」から、引用文献１には、
　同一ＲＯＭを継続してアクセスする場合に高速アクセスを可能とする、複数のＲＯＭをアクセス対象とするメモリアクセス方法、
が記載されていると解される。
　
ｂ．Ｄの「最初のアクセスはウエイトを入れておき、通常のアクセスを行う。この際、図１に示すデコーダ１１でＣＰＵアドレスをデコードして作成したチップイネーブル信号をフリップフロップ回路１２にセットしておく。このときセットされたチップイネーブル信号は、再び同一ＲＯＭがアクセスされるまで保持される。」及び「フリップフロップ回路１２にセットされたチップイネーブル信号を次回のアクセス時に履歴情報として使用するため、ラッチ回路１３にラッチしておく。」、Ｅの「ＣＰＵがＲＯＭをアクセスするサイクルに入ると、ＣＰＵアドレスがデコーダ１１によりデコードされる（ステップＡ１）。このデコード出力はアドレスラッチ信号ＡＬＥでフリップフロップ回路１２にセットされ、そのフリップフロップ回路１２の出力が当該ＲＯＭのチップイネーブル信号として用いられる（ステップＳ２）。」から、引用文献１には、
　ＣＰＵからＣＰＵアドレスを受けると、前記ＣＰＵアドレスをデコードして作成したチップイネーブル信号をフリップフロップ回路にセットし、前記フリップフロップ回路の出力をＲＯＭのチップイネーブル信号として用いるとともに、このとき、前記セットされたチップイネーブル信号をラッチ回路でラッチしておくこと、が記載されていると解される。
　
ｃ．Ｄの「次のアクセスの際に、サイクルの初めでラッチ回路１３にラッチした前回のチップイネーブル信号と今回のチップイネーブル信号とをコンパレータ１４で比較する。」、Ｅの「既にラッチ回路１３にラッチされている前回のチップイネーブル信号と今回のチップイネーブル信号とがコンパレータ１４で比較され」から、引用文献１には、次のアクセスがあると、そのＣＰＵアドレスをデコードして得たチップイネーブル信号と、前記ラッチ回路でラッチしておいたチップイネーブル信号とを比較すること、が記載されていると解される。
　
ｄ．Ｄの「同一信号の場合、アウトプットイネーブル信号のコントロールのみによって高速アクセスを行う（０ウエイトで、アウトプットイネーブル信号をアクティブ状態にしたままデータを継続的に読出す）。」、Ｅの「既にラッチ回路１３にラッチされている前回のチップイネーブル信号と今回のチップイネーブル信号とがコンパレータ１４で比較され、その結果、同一信号の場合にはＯＥコントロールアクセス…(中略)…に切り換えられる（ステップＳ３）。」及び「同じＲＯＭに対するチップイネーブル信号であった場合（ステップＳ７のＮｏ）、現在フリップフロップ回路１２にセットされているチップイネーブル信号はそのままアクティブ状態に保持され、履歴情報の比較、更新の後（ステップＳ１３およびＳ１４）、当該ＲＯＭからデータが読出される（ステップＳ１２）。この場合、前回と同じＲＯＭのアクセスであるため、ＯＥコントロールによるアクセスにより、アウトプットイネーブル信号をアクティブ状態とするだけで、継続的にデータを読出すことができる。」から、引用文献１には、前記次のアクセスにおいて、前記比較する工程での結果、同一信号と判定された場合は、前記フリップフロップ回路にセットされているチップイネーブル信号はそのままアクティブ状態に保持すること、が記載されている。
　
ｅ．Ｄの「異なる信号の場合、通常アクセスを行う（ウエイトを入れ、新たなチップイネーブル信号とアウトプットイネーブル信号によりデータを読出す）。また、このときフリップフロップ回路１２にセットされていたチップイネーブル信号をインアクティブ状態にする（このとき他のチップイネーブル信号が出力され、フリップフロップ回路１２はリセットされる）。」、Ｅの「既にラッチ回路１３にラッチされている前回のチップイネーブル信号と今回のチップイネーブル信号とがコンパレータ１４で比較され、その結果…(中略)…異なる信号の場合には通常アクセスに切り換えられる（ステップＳ３）。」及び「再びＲＯＭのアクセスが行われると（次サイクル）、上記同様、ＣＰＵアドレスがデコードされて、チップイネーブル信号が生成される（ステップＳ６）。このチップイネーブル信号が他のＲＯＭに対するものであった場合（ステップＳ７のＹｅｓ）、現在フリップフロップ回路１２にセットされているチップイネーブル信号はインアクティブ状態となり（ステップＳ８）」から、引用文献１には、前記次のアクセスにおいて、前記比較する工程での結果、異なる信号と判定された場合は、前記フリップフロップ回路をリセットして当該フリップフロップ回路にセットされていたチップイネーブル信号をインアクティブ状態にすること、が記載されている。
　
ｆ．Ｆに記載したように、図３には「２つの異なるＲＯＭ１，２をアクセスする場合の動作」の「タイミングチャートが図示されて」いる。そして、同図を参照すると、「１ウェイト」と記載された１回目のアクセスのサイクルの次に、前記１回目のアクセスのサイクルより２クロック周期分だけ短い「０ウェイト」と記載された２回目のアクセスのサイクルが示されている。そして、前記１回目のアクセスのサイクルの初めで、Ｅの「ＲＯＭ１のチップイネーブル信号」である「ＣＥ１」がアクティブ状態となり、前記２回目のアクセスのサイクルが終わった後、直ちにＥの「ＲＯＭ２のチップイネーブル信号」である「ＣＥ２」がアクティブ状態となることが示されている。
　ところで、図３には、前記１回目のアクセスのサイクルの前には、すべての信号がインアクティブ状態にあり、何らの動作も行っていないかのように示されている。
　しかしながら、ＣＰＵが動作中であり、次々にアクセスを要求する通常の動作状態にあっては、Ｆの「Ｓ１〜Ｓ１５の処理を繰り返す」から、前記１回目のアクセスのサイクルの前にも、アクセスのサイクルが存在することは明らかである。
　そして、Ｅに「既にラッチ回路１３にラッチされている前回のチップイネーブル信号と今回のチップイネーブル信号とがコンパレータ１４で比較され、その結果、同一信号の場合にはＯＥコントロールアクセス、異なる信号の場合には通常アクセスに切り換えられる」と記載されているところ、前記１回目のアクセスのサイクルは、前記２回目のアクセスのサイクルより２クロック周期分だけ長いことから、前記１回目のアクセスのサイクルは前記「通常アクセス」のサイクルであり、すなわち、前記「前回のチップイネーブル信号と今回のチップイネーブル信号とがコンパレータ１４で比較」の結果は「異なる信号の場合」であったことも、明らかである。
　したがって、前記１回目のアクセスのサイクルが前記「ＲＯＭ１」へのアクセスのサイクルであるのに対して、前記１回目のアクセスのサイクルの「前回」のサイクルは、前記「ＲＯＭ２」へのアクセスのサイクルであったと認められる。そして、この、１回目のアクセスのサイクルの「前回」のサイクルにおいては、図３のように、当該「前回」のサイクルの初めで「ＲＯＭ２のチップイネーブル信号」である「ＣＥ２」がアクティブ状態にされたのか、当該「前回」のサイクルの以前から「ＲＯＭ２のチップイネーブル信号」である「ＣＥ２」はアクティブ状態であったかは不明であるものの、前記ｂ〜ｄを参酌すれば、少なくとも、ＣＰＵからＣＰＵアドレスを受けて、アクティブ状態である「ＲＯＭ２のチップイネーブル信号」に基づいて当該「ＲＯＭ２」へのアクセスが実行されたものと認められる。
　そして、ｂで述べたとおり「ＣＰＵからＣＰＵアドレスを受けると、前記ＣＰＵアドレスをデコードして作成したチップイネーブル信号をフリップフロップ回路にセットし、前記フリップフロップ回路の出力をＲＯＭのチップイネーブル信号として用い」てアクセスを実行するものであるから、「チップイネーブル信号」はアクセス対象のＲＯＭを特定する信号であると解される。
　してみれば、引用文献１には、
　前回のアクセスのサイクルにおいて、ＣＰＵからＣＰＵアドレスを受けて、アクティブ状態でありアクセス対象のＲＯＭを特定するチップイネーブル信号に基づいてアクセスを実行する工程、
が記載されていると解される。
　
ｇ．ｆで述べたとおり、１回目のアクセスのサイクルの初めで、「ＲＯＭ１のチップイネーブル信号」である「ＣＥ１」がアクティブ状態となり、２回目のアクセスのサイクルが終わった後、直ちに「ＲＯＭ２のチップイネーブル信号」である「ＣＥ２」がアクティブ状態となっている。すなわち、前記２回目のアクセスのサイクルは、前記１回目のアクセスのサイクルと同じく、「ＲＯＭ１」アクセスのサイクルである。したがって、前記前回のアクセスにおいては、ＣＰＵアドレスは「ＲＯＭ２」に対するアドレスであったものが、１回目及び２回目のアクセスにおいては、ＣＰＵアドレスは、前記「ＲＯＭ２」に対するアドレスとは異なる「ＲＯＭ１」に対するアドレスである。
　そして、前記ｄで述べたとおり「前記次のアクセスにおいて、前記比較する工程での結果、同一信号と判定された場合は、前記フリップフロップ回路にセットされているチップイネーブル信号はそのままアクティブ状態に保持」している。
　してみれば、引用文献１には、
　前記前回のアクセスのサイクルの後に行われる、前記前回のアクセスのアクセス対象のＲＯＭとは異なるＲＯＭを対象とする複数回のアクセスのサイクルにおいて、前記前回のアクセスのアクセス対象のＲＯＭとは異なるＲＯＭを特定するチップイネーブル信号を、前記前回のアクセスのアクセス対象のＲＯＭとは異なる同一ＲＯＭを対象とするアクセスであると判定している間はアクティブ状態に保持する工程であって、前記複数回のアクセスはそれぞれ、前記前回のアクセスとは異なるアドレスにされる前記工程、
が記載されていると解される。
　
ｈ．ｆで述べたとおり、１回目のアクセスのサイクルの初めで、「ＲＯＭ１のチップイネーブル信号」である「ＣＥ１」がアクティブ状態となり、２回目のアクセスのサイクルが終わった後、直ちに「ＲＯＭ２のチップイネーブル信号」である「ＣＥ２」がアクティブ状態となっている。したがって、前記２回目のアクセスのサイクルの次の回のアクセスのサイクルは、「ＲＯＭ２」へのアクセスのサイクルである。
　そして、前記ｅで述べたとおり、「前記次のアクセスにおいて、前記比較する工程での結果、異なる信号と判定された場合は、前記フリップフロップ回路をリセットして当該フリップフロップ回路にセットされていたチップイネーブル信号をインアクティブ状態にする」ものである。
　してみれば、引用文献１には、
　異なるＲＯＭを対象とするアクセスであると判定されたのに応じて、前記アクティブ状態に保持されていたチップイネーブル信号をインアクティブ状態にする工程であって、当該異なるＲＯＭを対象とするアクセスのサイクルは前記複数回のアクセスのサイクルの次に発生する前記工程、
が記載されていると解される。
　
ｉ．Ｃの「ＣＰＵアドレスのデコードによりチップイネーブル信号が生成された際に、そのチップイネーブル信号は他のメモリチップがアクセスされるまでアクティブ状態に保たれる。したがって、前回のチップイネーブル信号と今回のチップイネーブル信号との比較により、同一信号と判定された場合には、アウトプットイネーブル信号のコントロールのみによって、高速アクセスを行うことができる。」、Ｅの「このようにして、アクセス対象となるＲＯＭのチップイネーブル信号をアクティブ状態にすると共に、アウトプットイネーブル信号をアクティブ状態にしてデータを順次読出していく（ステップＳ１５）。この場合、同一ＲＯＭを継続してアクセスすると、チップイネーブル信号はアクティブ状態に保たれるため、アウトプットイネーブル信号のコントロールのみによる高速アクセスが可能となる。」から、引用文献１には、
　同一ＲＯＭを継続してアクセスする間は前記チップイネーブル信号はアクティブ状態に保つことで、高速アクセスを可能とすること、
が記載されている。
　
ａ〜ｉから、引用文献１には、次の発明(以下、「引用第１発明」という。)が記載されている。
　
　前回のアクセスのサイクルにおいて、ＣＰＵからＣＰＵアドレスを受けて、アクティブ状態でありアクセス対象のＲＯＭを特定するチップイネーブル信号に基づいてアクセスを実行する工程と、
　前記前回のアクセスのサイクルの後に行われる、前記前回のアクセスのアクセス対象のＲＯＭとは異なるＲＯＭを対象とする複数回のアクセスのサイクルにおいて、前記前回のアクセスのアクセス対象のＲＯＭとは異なるＲＯＭを特定するチップイネーブル信号を、前記前回のアクセスのアクセス対象のＲＯＭとは異なる同一ＲＯＭを対象とするアクセスであると判定している間はアクティブ状態に保持する工程であって、前記複数回のアクセスはそれぞれ、前記前回のアクセスとは異なるアドレスにされる前記工程と、
　異なるＲＯＭを対象とするアクセスであると判定されたのに応じて、前記アクティブ状態に保持されていたチップイネーブル信号をインアクティブ状態にする工程であって、当該異なるＲＯＭを対象とするアクセスのサイクルは前記複数回のアクセスのサイクルの次に発生する前記工程と、
からなり、同一ＲＯＭを継続してアクセスする間は前記チップイネーブル信号はアクティブ状態に保つことで高速アクセスを可能とする、複数のＲＯＭをアクセス対象とするメモリアクセス方法。
　
　
４−１−２．対比
　本願第１発明と引用第１発明とを対比する。
　
　引用第１発明の「ＲＯＭ」は、本願第１発明の「メモリ」に対応する。
　引用第１発明の「ＣＰＵアドレス」は、「アクセス対象のＲＯＭ」のアクセスすべき領域を特定する情報であるから、本願第１発明における「領域」に対応している。
　また、引用第１発明の「チップイネーブル信号」は「アクセス対象のＲＯＭを特定する」信号である。これに対して、本願第１発明の「チップ選択信号」は、文字通り、アクセス対象の「チップ」を「選択」する信号である。したがって、引用第１発明の「チップイネーブル信号」は、本願第１発明の「チップ選択信号」に対応する。
　そして、引用第１発明の「アクティブ状態」及び「インアクティブ状態」にすることは、それぞれ、本願第１発明の「活性化」及び「非活性化」することに相当する。
　
　ところで、本願の特許請求の範囲の請求項１には、「活性化する工程」、「活性化させておく工程」及び「非活性化する工程」のそれぞれで、「チップ選択信号」という語が用いられている。しかし、本願第１発明の「チップ選択信号」は、アクセス対象のチップを選択する信号であるから、アクセスすべき「領域」に応じて変わり得るものであり、請求項１の各「工程」に記載された「チップ選択信号」は、必ずしも、すべて同じ信号を指すのではないことは明らかである。そこで、前記各「工程」に記載された「チップ選択信号」について検討する。
　本願第１発明の「活性化する工程」における「チップ選択信号」は、「メモリの第1領域」に対する信号であるから、引用第１発明における「複数のＲＯＭ」の最初のものである「前回のアクセス」における「ＣＰＵアドレス」に対する「アクセス対象のＲＯＭを特定するチップイネーブル信号」に相当する。
　本願第１発明の「活性化させておく工程」における「チップ選択信号」は、「該第1のアクセスとは異なる領域」に対する信号であるから、引用第１発明の、「複数回のアクセスのサイクル」におけるＣＰＵアドレスに対する「前回のアクセスのアクセス対象とは異なるＲＯＭ」を特定する「チップイネーブル信号」に相当する。
　また、本願第１発明の「非活性化する工程」における「非活性化」される「チップ選択信号」は、前記「活性化させておく工程」において「活性化させてお」かれた「チップ選択信号」であることは明らかである。してみれば、引用第１発明における「アクティブ状態に保持されていたチップイネーブル信号」は、本願第１発明の「非活性化する工程」における「チップ選択信号」に相当する。
　
　引用第１発明の「前回のアクセスのサイクルにおいて、ＣＰＵからＣＰＵアドレスを受け」ることは、「アクセス対象のＲＯＭ」のアクセスすべき領域を特定する情報であるＣＰＵアドレスを、受けて、すなわち、検出することで「前回のアクセス」を要求されることである。したがって、引用第１発明の「前回のアクセス」は、本願第１発明の「第1のアクセス」に相当し、引用第１発明の「前回のアクセスのサイクルにおいて、ＣＰＵからＣＰＵアドレスを受け」ることは、本願第１発明における「メモリの第1領域への第1のアクセスを検出」することに相当する。
　また、引用第１発明の「前回のアクセスのサイクル」における「ＣＰＵアドレス」は、本願第１発明の前記「第1領域」に相当する。
　以上から、引用第１発明の「前回のアクセスのサイクルにおいて、ＣＰＵからＣＰＵアドレスを受けて、アクティブ状態でありアクセス対象のＲＯＭを特定するチップイネーブル信号に基づいてアクセスを実行する工程」と、本願第１発明の「メモリの第1領域への第1のアクセスを検出して、同第1のアクセスをしている間に、チップ選択信号を活性化する工程」とは、メモリの第1領域への第1のアクセスを検出して、同第1のアクセスをしている間、チップ選択信号が活性化されている工程、である点で共通する。
　
　引用第１発明の「前回のアクセスのアクセス対象のＲＯＭとは異なるＲＯＭを対象とする複数回のアクセス」は、前記「前回のアクセスのサイクルの後に行われる」ものである。すなわち、引用第１発明の「前回のアクセスのアクセス対象のＲＯＭとは異なるＲＯＭを対象とする複数回のアクセス」と、本願第１発明の「該第1のアクセスの後に所定の数の第2のアクセス」とは、第1のアクセスの後に行われる複数の第2のアクセスである点で共通する。
　そして、引用第１発明の「前回のアクセスとは異なるアドレス」は、本願第１発明の「第1のアクセスとは異なる領域」に相当する。
　したがって、引用第１発明の「前記前回のアクセスのサイクルの後に行われる、前記前回のアクセスのアクセス対象のＲＯＭとは異なるＲＯＭを対象とする複数回のアクセスのサイクルにおいて、前記前回のアクセスのアクセス対象のＲＯＭとは異なるＲＯＭを特定するチップイネーブル信号を、前記前回のアクセスのアクセス対象のＲＯＭとは異なる同一ＲＯＭを対象とするアクセスであると判定している間はアクティブ状態に保持する工程であって、前記複数回のアクセスはそれぞれ、前記前回のアクセスとは異なるアドレスにされる前記工程」と、本願第１発明の「該第1のアクセスの後に所定の数の第2のアクセスをするために、チップ選択信号を活性化させておく工程であって、該所定の数の第2のアクセスはそれぞれ、該第1のアクセスとは異なる領域にされる前記工程」とは、該第1のアクセスの後に複数の第2のアクセスをするために、チップ選択信号を活性化させておく工程であって、該複数の第2のアクセスはそれぞれ、該第1のアクセスとは異なる領域にされる前記工程、である点で共通する。
　
　引用第１発明の「異なるＲＯＭを対象とするアクセスサイクル」が行われたことは、異なるＲＯＭにおけるアドレスにアクセスサイクルが行われたことを意味する。したがって、引用第１発明の「異なるＲＯＭを対象とするアクセスサイクル」が行われたことは、本願第１発明の「異なる領域に第3のアクセスが行われた」ことに相当する。
　そして、引用第１発明の「異なるＲＯＭへのアクセスであると判定された」とは、前記「異なるＲＯＭへのアクセス」という事象が行われたということを「判定」するものである。よって、引用第１発明の「異なるＲＯＭへのアクセスであると判定された」は、本願第１発明の「異なる領域に第3のアクセスが行われた」に相当する。
　また、引用第１発明の「当該異なるＲＯＭへのアクセス」は、前記「複数回のアクセス」が対象とする「ＲＯＭ」とは「異なるＲＯＭ」への「アクセス」であるから、本願第１発明の「該第3のアクセス」に相当する。
　上述のとおり、引用第１発明の「前回のアクセスのアクセス対象のＲＯＭとは異なるＲＯＭを対象とする複数回のアクセス」と、本願第１発明の「該第1のアクセスの後に所定の数の第2のアクセス」とは、第1のアクセスの後に行われる複数の第2のアクセスである点で共通するから、引用第１発明において、前記「複数回のアクセスのサイクルの次に発生する」ことは、本願第１発明の「所定の数の第2のアクセスの後にすぐ発生する」こととは、複数の第2のアクセスの後にすぐ発生する点で共通する。
　以上から、引用第１発明の「異なるＲＯＭへのアクセスであると判定されたのに応じて、前記アクティブ状態に保持されていたチップイネーブル信号をインアクティブ状態にする工程であって、当該異なるＲＯＭへのアクセスのサイクルは前記前回のアクセスのアクセス対象のＲＯＭとは異なる同一ＲＯＭへの複数回のアクセスのサイクルの次に発生する前記工程」と、本願第１発明の「異なる領域に第3のアクセスが行われたのに応じて、チップ選択信号を非活性化する工程であって、該第3のアクセスは該所定の数の第2のアクセスの後にすぐに発生する前記工程」とは、異なる領域に第3のアクセスが行われたのに応じて、チップ選択信号を非活性化する工程であって、該第3のアクセスは該複数の第2のアクセスの後にすぐに発生する前記工程、である点で共通する。
　
　そして、引用第１発明の「同一ＲＯＭを継続してアクセスする間は前記チップイネーブル信号はアクティブ状態に保つことで高速アクセスを可能とする、複数のＲＯＭをアクセス対象とするメモリアクセス方法」と。本願第１発明の「メモリをアクセスする方法」とは、ともに、メモリをアクセスする方法である点で一致する。
　
　以上から、引用第１発明と本願第１発明とは、以下の点で一致し、また、以下の点で相違している。
　
（一致点）
　メモリの第1領域への第1のアクセスを検出して、同第1のアクセスをしている間、チップ選択信号が活性化されている工程と、
　該第1のアクセスの後に複数の第2のアクセスをするために、チップ選択信号を活性化させておく工程であって、該複数の第2のアクセスはそれぞれ、該第1のアクセスとは異なる領域にされる前記工程と、
　異なる領域に第3のアクセスが行われたのに応じて、チップ選択信号を非活性化する工程であって、該第3のアクセスは該複数の第2のアクセスの後にすぐに発生する前記工程と、
からなる、メモリをアクセスする方法。
　
（相違点１）
　前記「第1のアクセスをしている間、チップ選択信号が活性化されている工程」において、本願第１発明は「第1のアクセスをしている間に、チップ選択信号を活性化する」ことで当該チップ選択信号が活性化されている状態とするのに対して、引用第１発明においては、「前回のアクセスのサイクルにおいて」は「チップイネーブル信号」が「アクティブ状態であ」る点。
　
（相違点２）
　前記「チップ選択信号を活性化させておく工程」及び前記「チップ選択信号を非活性化する工程」における前記「複数の第2のアクセス」が、本願第１発明は「所定の数の第2のアクセス」であるのに対して、引用第１発明は、「前回のアクセスのアクセス対象のＲＯＭとは異なるＲＯＭを対象とする」ところの「複数回のアクセスのサイクル」である点。
　
（相違点３）
　本願第１発明は「該所定の数を規定する数を格納する工程」を有するのに対して、引用第１発明は、そのような工程は有していない点。
　
　
４−１−３．判断
（相違点１について）
　前記「４−１−２．対比」の項で述べたとおり、引用文献１の図３の「１ウェイト」と記載された１回目のアクセスのサイクルの「前回」のサイクルにおいては、当該「前回」のサイクルの初めで「ＲＯＭ２のチップイネーブル信号」である「ＣＥ２」がアクティブ状態にされたのか、当該「前回」のサイクルの以前から「ＲＯＭ２のチップイネーブル信号」である「ＣＥ２」はアクティブ状態であったかは不明である。
　すなわち、引用第１発明において、
　「前回のサイクル」の、その前のアクセスのサイクルにおいては、「前回のアクセスのサイクル」におけるアクセス対象である「ＲＯＭ」とは異なるＲＯＭをアクセス対象としていたため、前記「前回のサイクル」の初めで前記「前回のアクセスのサイクル」におけるアクセス対象である「ＲＯＭ」を特定する「チップイネーブル信号」を「アクティブ状態」になったのか、
　「前回のサイクル」の、その前のアクセスのサイクルから、「同一ＲＯＭを継続してアクセス」していたため、前記「前回のサイクル」の前のアクセスのサイクルから前記「同一のＲＯＭ」を特定する「チップイネーブル信号」が既に「アクティブ状態」にあったのか、
は不明である。
　
　しかしながら、「前回のサイクル」のアクセス対象のＲＯＭと、その前のアクセスのサイクルのアクセス対象のＲＯＭとが、同じであるか、異なっているかは、ＣＰＵの制御に依存するものであって、そのどちらのケースも当然に存在するものである。
　したがって、「前回のサイクル」のアクセス対象のＲＯＭが、その前のアクセスのサイクルのアクセス対象のＲＯＭと異なっているケースを想定して対処することは、当業者であれば当然に為すと認められ、その対処として、前回のサイクルの初めで、当該前回のアクセスのサイクルにおけるアクセス対象であるＲＯＭを特定するチップイネーブル信号を、アクティブ状態にするように制御することは、当業者であれば当然に為し得た事項である。
　
　したがって、相違点１は格別のものではない。
　
　
（相違点２及び相違点３について）
　引用第１発明の「メモリアクセス方法」は、「同一ＲＯＭを継続してアクセスする間」は、「アクセス対象」の前記「同一ＲＯＭ」を「特定する」「チップイネーブル信号はアクティブ状態に保つことで高速アクセスを可能とする」ものである。
　
　そして、前記平成２１年８月１１日付けの拒絶理由通知で引用し、本願のパリ条約による優先権主張の日の前に頒布された刊行物である、特開平０８−０２２４４４号公報（以下、「引用文献２」という。）には、図面とともに以下の事項が記載されている。
　
Ｇ．「【請求項１】　メモリと複数のデバイス間でデータを転送するデータ転送装置であって、
　メモリと何れかのデバイス間でデータを転送する制御手段と、
　制御手段がデータを１回転送する毎に１つカウントするカウント手段と、
　カウント手段のカウント値をデコードして、カウント値に応じて複数のデバイスのうちの何れか１つを選択する解読手段とを備え、
　前記制御手段は、解読手段により選択されたデバイスとメモリとの間のデータ転送を制御する
　ことを特徴とするデータ転送装置。
　……（中略）……
　　【請求項３】　前記カウント手段は、
　
連続転送すべきデータ回数を保持するレジスタ
　制御手段が１回転送する毎に１つカウントし、レジスタに保持された回数カウントする毎にクロックを出力する第１のカウンタと、
　前記クロックが出力される毎にカウントし、カウント値を前記解読手段に出力する第２のカウンタと
　を有することを特徴とする請求項１記載のデータ転送装置。」
　
Ｈ．「【００１７】
【実施例】（実施例１）以下本発明の第１の実施例におけるデータ転送装置について、以下図面を参照しながら説明する。図１は、本発明の実施例におけるデータ転送装置の適用例の１つとして並列計算機システムの概略構成を示す。この並列計算機システムは、ネットワーク１００に接続された複数のプロエセッサエレメント１１０、１２０、１３０・・・１ｎを有している。プロセッサエレメント（以下ＰＥと略す）の数は、実際には数台から数百台あるいはそれ以上任意に構成し得る。各ＰＥは同等のものであるのでＰＥ１１０のみを説明する。
【００１８】ＰＥ１１０は、データ転送部１１１、メモリ１１２、プロセッサ１１３を有しており、例えば配列演算などを他のＰＥと分担して計算する。そのため、他のＰＥの演算結果を必要とするときは、ネットワーク１００を介してデータを相互に転送する。通常このようなデータ転送は頻繁に発生する。ネットワーク１００は、ＰＥ間で相互に転送されるデータを伝達する。具体的には
ネットワーク１００は、ＦＩＦＯ(First In First Out)メモリにより構成されるバッファＦ１１〜Ｆｎｎが格子状に配置され、ＰＥ間を相互に接続する。
【００１９】
データ転送部１１１は、メモリ１１２のデータをネットワーク１００を通じて他のＰＥに送信し、また、他のＰＥからネットワーク１００を通じてデータを受信してメモリ１１２に格納する。
ＰＥ１１０がＰＥ１２０に対してデータを送信する場合には、データ転送部１１１はメモリ１１２のデータを読み出しバッファＦ１２に書き込む。逆にＰＥ１２０からのデータを受信する場合には、データ転送部１１１は、バッファＦ２１のデータを読み出し、メモリ１１２に書き込む。
【００２０】プロセッサ１１３は、メモリ１１２中のプログラムに従ってメモリ１１２のデータに対して演算処理を実行する。図２は、図１においてＰＥが２台の場合におけるデータ転送部１１１、１２１、ネットワーク１００のより詳細な構成を示すブロック図である。同図において
データ転送部１１１は、メモリ１１２からネットワーク１００へデータを転送する場合には、データ線１００ｅ、データ線１００ａ、書き込み信号１０１ａ、チップ選択信号１０２ａ、チップ選択信号１０２ｂをアクティブにすることによりデータ転送を行い、逆に、ネットワーク１００からメモリ１１２にデータを転送する場合には、データ線１００ｆ、データ線１００ｃ、読み出し信号１０３ａ、チップ選択信号１０２ｅ、チップ選択信号１０２ｆをアクティブにすることによりデータ転送を行う。
【００２１】バッファＦ１１は、チップ選択信号１０２ａにより選択されたとき、書き込み信号１０１ａがアクティブになることによりデータ線１００ａ上のデータが内部に書き込まれ、チップ選択信号１０２ｆにより選択されたとき、読み出し信号１０３ａがアクティブになると内部のデータが読み出されデータ線１００ｃ上に出力される。バッファＦ１２、Ｆ２１、Ｆ２２も同様である。」
　
Ｉ．「【００３０】（実施例２）本発明の第２の実施例におけるデータ転送装置及びネットワークの構成、及びバッファの内部構成は、第１の実施例で示した図２、図４と同様であるので、説明を省略する。
　……（中略）……
【００３１】制御部１２ａは、制御部１０ａ、語数カウンタ１１ａ、語数レジスタ２５ａで構成される。
語数レジスタ２５ａは、一つのバッファに一度に連続して書き込む語数を保持する。
例えば、語数レジスタ２５ａが'３'であれば、語数カウンタ１１ａは０,１,２,０,１,２と動作する。このとき、２から０に戻る際にカウンタ８ａをカウントさせるクロックを出力する。その結果、カウンタ８ａは、３回のデータ転送を行う毎に１つカウントすることになる。
【００３２】
カウントリミットレジスタ２６ａは、カウンタ８ａのカウントの上限を示す値を保持する。例えば、カウントリミットレジスタ２６が'４'であれば、カウンタ８ａは０,１,２,３,０,１,２,３と動作する。
【００３３】以上のように構成された本発明の第２の実施例におけるデータ転送装置について、その動作タイミングを示す図７のタイムチャートを用いて説明する。語数カウンタ１１ａ,１１ｂには'２'、カウントリミットレジスタ２６ａ,２６ｂには'２'が設定されているものとする。語数カウンタ１１ａは、サイクルＣ０で０、サイクルＣ２で１になる。このときカウンタ８ａはカウント動作をしないので、
データ転送部１１１は、サイクルＣ０、Ｃ２では、書き込み信号１０１ａ、チップ選択信号１０２ａを出力してバッファＦ１１に連続的にデータを書き込む。
【００３４】
サイクルＣ２でのデータ転送終了時点で、語数カウンタ１１ａは１から０に戻り、カウンタ８ａにクロックを出力する。これによりカウンタ８ａは値が反転するので、デコーダ９ａは、他方のチップ選択信号１０２ｂがアクティブにする。
以下同様にバッファＦ１１,Ｆ１２に２つずつデータが送信される。
【００３５】以上述べたように、本実施例によれば、
転送対象のバッファを任意の語数毎に高速に切り替えることが可能となる
　
Ｊ．「【００４４】 
【発明の効果】以上説明してきたように、請求項１の発明に係るデータ転送装置によれば、転送回数を示すカウント値に応じて解読手段がデバイスを選択するので、
データ転送先／元となるデバイスの切り換えが高速に行うことができるので、高速なデータ転送を実現できる
【００４５】…(中略)…請求項３の発明に係るデータ転送装置によれば、請求項１に加えて、
１つのデバイスに対してデータ転送をレジスタに保持された回数連続して行われる後に、転送先／元となるデバイスが高速に切り換えられる
　
　Ｇ〜Ｊから、引用文献２には、　
　アクセス対象となる複数のメモリの１つをチップ選択信号により特定する装置において、レジスタに連続転送すべき回数を保持させ、１つのメモリを特定するチップ選択信号を、前記レジスタに保持された前記回数を上限として連続してアクティブにすることで前記１つのメモリに対するアクセスを前記レジスタに保持された前記回数連続して行った後、すぐに、前記１つのメモリとは異なるメモリを特定するチップ選択信号をアクティブにすることで、高速なデータ転送を実現する、
という「公知技術」が記載されていると認められる。
　
　ところで、本願のパリ条約による優先権主張の日の前に頒布された刊行物である、特開昭６１−１０４３８６号公報には、図面とともに以下の事項が記載されている。
「メモリ回路は、アドレス信号に応答してメモリ回路の出力端子上に特定のデータワードを供給すべく構成されている。一般的に、これらのデータワードは幾つかの他のデバイスに接続されているデータバス上に与えられる。
多くの適用において、メモリ回路は連続的な列をなすデータワードを供給するものでは無く、外部回路からの命令によってデータワードを供給する。
多くのメモリ回路は、データが該メモリ回路から必要とされない場合に該メモリ回路が該データバスから実効的に遮断される
　多くのメモリ回路は「チップイネーブル」及び／又は「出力イネーブル」入力端子が具備されており、これらは該メモリ回路をイネーブルさせるか又はディスエーブルさせる信号を受け取る。
チップイネーブル入力リードは該メモリデバイス内の回路への電力を制御する。チップイネーブル信号が受け取られると、該メモリデバイス内の全ての回路が完全に電力供給される。
出力イネーブル信号は出力イネーブル信号が受け取られない場合、即ち該出力バッファの出力端子は電流を湧き出させることも吸い込むことも出来す従ってそれらが接続されているデータバスに何の影響も与えることがない場合、に該メモリ回路の出力バッファによって高インピーダンス出力を供給させる。
　回路設計者が、チップイネーブル機能又は出力イネーブル機能の何れかを持ったメモリ回路を好むかは種々の条件の比較考量によって決定される。
チップイネーブル機能を持ったメモリ回路
メモリ回路がデータワードを供給することが要求されると、アドレスされたデータワードを供給する為に回路をパワーアップする為に成る期間の時間を必要とする。
出力イネーブル機能を持ったメモリ回路は電力を連続的に消費し、従ってチップイネーブル機能を持ったメモリ回路よりも一層多くの電力を必要とする。
　
　したがって、
・「チップイネーブル信号」及び「出力イネーブル信号」は、「データが該メモリ回路から必要と」されるときや、「メモリ回路がデータワードを供給することが要求される」ときに、前記メモリ回路が受け取る信号であって、
・「チップイネーブル信号」は、「メモリデバイス内の回路への電力を制御する」信号であり、前記回路をパワーアップする為に成る期間の時間を必要とするものの、前記回路は前記「チップイネーブル信号」を受け取ったときにのみ電力を消費し、
・「出力イネーブル信号」は、メモリ回路が電流を湧き出させ乃至吸い込むことを可能とする信号であって、上記時間は不要であるが、前記メモリ回路は、回路動作に要する電力を連続して常時消費するほか、前記「出力イネーブル信号」を受け取ったときは前記電流を湧き出させ乃至吸い込むための電力を消費し、
・回路設計にあっては、「種々の条件」、すなわち、メモリアクセスの処理に要する時間と回路の消費電力を比較考量する、
ことは、本願の優先権主張の日においては、既に技術常識であったと認められる。
　
　上記技術常識から、メモリ回路が受け取るイネーブル信号が前記「チップイネーブル信号」と前記「出力イネーブル信号」のいずれであっても、メモリ回路がイネーブル信号を印加されているときに消費する電力は、印加されていないときに消費する電力より大きいことも、技術常識であったと認められる。
　
　したがって、引用第１発明のように、「同一ＲＯＭを継続してアクセスする間は前記チップイネーブル信号はアクティブ状態に保つ」という制御を行った場合、前記チップイネーブル信号はアクティブ状態に保つことに伴って前記ＲＯＭが消費する電力は相当程度、大きくなることは、当業者であれば当然に予期し得た事項であると認められる。そして、回路の消費電力を抑えようとすることは、当業者が通常行う事項にすぎない。
　そこで、引用第１発明において、装置の消費電力に上限を設定するために、同じＲＯＭをアクセスしている間はチップイネーブル信号をアクティブ状態に保つことに代えて、前記公知技術のように、連続してチップイネーブル信号をアクティブ状態に保持するアクセスのサイクルの回数の上限をレジスタに格納し、該回数分のアクセスのサイクルの処理が行われたら、直ちに、「異なるＲＯＭを対象とするアクセスであると判定されたのに応じて、前記アクティブ状態に保持されていたチップイネーブル信号をインアクティブ状態にする」こと、そして、別途、前記サイクルの回数の上限をレジスタに格納する工程を設けることは、当業者が容易に想到し得たものと認められる。
　
　したがって、相違点２及び相違点３は格別のものではない。
　
　
４−１−４．審判請求人の主張
　審判請求人は、平成２１年１１月１８日付けで提出された意見書において、
「（４）本願と引用文献との差異」として、
「引用文献１乃至５は、ＣＰＵがメモリアクセスする時間を短縮するために、次にアクセスするメモリを予測して前以てアクセスしておく方法である。
　本願は、引用文献の発明と分野は同じであるが、次にアクセスするメモリを予測して前以てアクセスしておく場合、そのアクセス数を選択することによって、電力消費を抑える。」と主張している。
　しかしながら、上記主張については、前記「４−１−３．判断」の項の「（相違点２及び相違点３について）」に記載したとおりである。
　
　
４−１−５．小括
　以上のとおり、本願第１発明は、引用文献１及び２に記載された発明及び技術常識から、当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により、特許を受けることができない。
　
　
４−２．本願第２発明についての検討
４−２−１．引用発明
　前記平成２１年８月１１日付けの拒絶理由通知で引用し、本願のパリ条約による優先権主張の日の前に頒布された刊行物である、特開昭６１−０９７７５８号公報（以下、「引用文献３」という。）には、図面とともに以下の事項が記載されている（下線は、参考のため、当審において付したもの。以下、同様。）。
　
Ａ．「２．　特許請求の範囲
　ＣＰＵから出力されたアドレスをアドレスバスおよびアドレスバツフアを介してデコーダに取込み、デコーダで選択されたメモリアドレスのデータをデータバスを介してＣＰＵに取込むものにおいて、上記
アドレスバツフアから出力された前回メモリアクセスアドレスにデータバス幅に応じた整数値を加算して次回アドレスを予測しこの予測アドレスにより予めメモリをアクセスしておく
予測アドレスと実アクセスアドレスとを比較し
一致した場合には予測アドレスのデータをＣＰＵに取込むとともに、不一致の場合には実アクセスアドレスにより再度メモリをアクセスする
３．　発明の詳細な説明
〔産業上の利用分野〕
　この発明はメモリ制御方式、特に
メモリをアクセスしてデータをＣＰＵに取込むメモリ制御方式の改良に関するものである
　
Ｂ．「また（４０１）はクロックで、転送単位であるバスサイクル（４０７）、（４０８）、（４０９）は、メモリ（３０８）の速度等により複数クロックで１バスサイクルを構成している。（４０２）は上記バスサイクル（４０７）、（４０８）、（４０９）内で出力されるＣＰＵ出力アドレス、（４０３）は転送を示す信号としてのストローブ、（４０４）は＋１ラツチアドレス、
（４０５）はメモリ（３０８）に入力されるアドレスとしてのメモリアドレス、（４０６）はメモリ側でデータが準備されたことをＣＰＵ（３０２）に知らせる信号としての転送レデイである
　次に動作について説明する。
ＣＰＵ（３０１）がメモリ（３０８）からデータを取込む場合には、まずＣＰＵ（３０１）から出力されたアドレスが
入力される
　ここで、加算器（３１４）への
一方の入力は、メモリ（３０８）がバイトアドレスで割付けられているとすれば、次回アクセスのメモリアドレスの予測値は、データバス（３１７）が８ビツトの系では＋１、１６ビツトの系では＋２、３２ビツトの系では＋４となる。すなわち、加算器（３１４）ではアドレスバツフア（３０６）からのアドレス値に＋１、＋２または＋４が加算される。そしてこの加算器（３１４）の出力は、レジスタ（３１２）にラツチされる。このレジスタ（３１２）の更新は、転送サイクルの完了を示すストローブ（４０３）の後エツジに同期し、命令読出しが通常はシーケンシャルである特徴を利用するため、レジスタ（３１２）へ入力されたアドレスが命令読出（フエツチ）であるという条件がＡＮＤゲート（３１５）によりとられることによりなされる
　
レジスタ（３１２）の出力は、セレクタ（３１０）を通りデコーダ（３０９）およびメモリ（３０８）に供給され、前回アクセスが終わると同時に予測アドレスにより次回のアドレスが開始される
　
一方、レジスタ（３１２）の出力とアドレスバツフア（３０６）の出力は比較器（３１３）により比較され
不一致の時は、レジスタ（３１２）からのアドレスはセレクタ（３１０）の切換動作によりブロツクされ、アドレスバツフア（３０６）の出力がセレクタ（３１０）を通りデコーダ（３０９）およびメモリ（３０８）に供給されて再度メモリアクセスが開始される
　第２図はこの動作を示すタイムチャートで、図において＋１ラツチアドレス（４０４）に、ストローブ（４０３）の後エツジで実行されている。バスサイクル（４０８）時においてラツチされていないのは、このバスサイクル（４０８）が命令読出サイクルでないことを検出したからである。
ストローブ（４０３）の前エツジでＣＰＵ出力アドレス（４０２）、＋１ラツチアドレス（４０４）は比較され
一致の時は＋１ラツチアドレス（４０４）がそのままメモリアドレス（４０５）として用いられ、転送レデイ（４０６）も早く発せられている。
不一致検出時（第２図においてはバスサイクル（４０８）の時）には、メモリアドレス（４０５）は一旦＋１ラツチアドレス（４０４）が発せられ、その後ＣＰＵ出力アドレス（４０２）に切換えられており、この場合には、転送レデイ（４０６）に遅れて発せられている。
　
ａ．Ｂの「ＣＰＵ（３０１）がメモリ（３０８）からデータを取込む場合には、まずＣＰＵ（３０１）から出力されたアドレスが、アドレスバツフア（３０３）及びアドレスバス（３１８）を介してメモリボード（３０５）のアドレスバツフア（３０６）に導かれ、さらに加算器（３１４）とセレクタ（３１０）に入力される。」から、引用文献３には、
　データを取込む場合には、まずＣＰＵから出力されたアドレスが入力される工程、
ことが記載されている。
　
ｂ．Ａの「アドレスバツフアから出力された前回メモリアクセスアドレスにデータバス幅に応じた整数値を加算して次回アドレスを予測し」、Ｂの「一方の入力は、メモリ（３０８）がバイトアドレスで割付けられているとすれば、次回アクセスのメモリアドレスの予測値は、データバス（３１７）が８ビツトの系では＋１、１６ビツトの系では＋２、３２ビツトの系では＋４となる。すなわち、加算器（３１４）ではアドレスバツフア（３０６）からのアドレス値に＋１、＋２または＋４が加算される。」において、Ａの「アドレスバツフアから出力された前回メモリアクセスアドレスにデータバス幅に応じた整数値を加算して次回アドレスを予測」するとは、次回メモリアクセスが、前回メモリアクセスのアドレスにデータバス幅に応じた整数値を加算して得たアドレスにアクセスされるものであると予測することに他ならない。
　したがって、引用文献３には、
　次回メモリアクセスが、前回メモリアクセスのアドレスに所定の整数値を加算して得たアドレスにアクセスされるものであると予測する工程、
が記載されていると解される。
　
ｃ．Ａの「この予測アドレスにより予めメモリをアクセスしておく」、Ｂの「そしてこの加算器（３１４）の出力は、レジスタ（３１２）にラツチされる。このレジスタ（３１２）の更新は、転送サイクルの完了を示すストローブ（４０３）の後エツジに同期し、命令読出しが通常はシーケンシャルである特徴を利用するため、レジスタ（３１２）へ入力されたアドレスが命令読出（フエツチ）であるという条件がＡＮＤゲート（３１５）によりとられることによりなされる。
　レジスタ（３１２）の出力に、セレクタ（３１０）を通りデコーダ（３０９）およびメモリ（３０８）に供給され、前回アクセスが終わると同時に予測アドレスにより次回のアドレスが開始される。」から、引用文献３には、
　前記予測したアドレスはメモリに供給されて、前記予測したアドレスによるアクセスを開始する工程、
が記載されていると解される。
　
ｄ．Ａの「予測アドレスと実アクセスアドレスとを比較し」、Ｂの「レジスタ（３１２）の出力とアドレスバツフア（３０６）の出力は比較器（３１３）により比較され」及び「ストローブ（４０３）の前エツジでＣＰＵ出力アドレス（４０２）、＋１ラツチアドレス（４０４）は比較され」から、引用文献３には、
　前記予測したアドレスがＣＰＵから出力されたアドレスと比較する工程、
が記載されている。
　
ｅ．Ａの「一致した場合には予測アドレスのデータをＣＰＵに取込む」、Ｂの「（４０５）はメモリ（３０８）に入力されるアドレスとしてのメモリアドレス、（４０６）はメモリ側でデータが準備されたことをＣＰＵ（３０２）に知らせる信号としての転送レデイである」及び「一致の時に＋１ラツチアドレス（４０４）がそのままメモリアドレス（４０５）として用いられ、転送レデイ（４０６）も早く発せられている。」から、引用文献３には、
　前記比較の結果、一致した場合には、前記予測したアドレスをメモリに入力されるアドレスとして用い、前記メモリ側でデータが準備されたことを知らせる転送レディを出力する工程、
が記載されていると解される。
　
ｆ．Ｂの「不一致の時は、レジスタ（３１２）からのアドレスはセレクタ（３１０）の切換動作によりブロツクされ、アドレスバツフア（３０６）の出力がセレクタ（３１０）を通りデコーダ（３０９）およびメモリ（３０８）に供給されて再度メモリアクセスが開始される。」において、「アドレスバツフア（３０６）の出力」は、前記ａから、「ＣＰＵから出力されたアドレス」を指すものである。
　したがって、Ａの「不一致の場合には実アクセスアドレスにより再度メモリをアクセスする」、Ｂの上記記載、及び、「不一致検出時（第２図においてはバスサイクル（４０８）の時）には、メモリアドレス（４０５）は一旦＋１ラッチアドレス（４０４）が発せられ、その後ＣＰＵ出力アドレス（４０２）に切換えられており、この場合には、転送レデイ（４０６）に遅れて発せられている。」から、引用文献３には、
　前記比較の結果、不一致の場合には、前記メモリに入力されるアドレスを、前記予測したアドレスから前記ＣＰＵから出力されたアドレスに切り換え、前記ＣＰＵから出力されたアドレスによるメモリアクセスを開始する工程、
が記載されている。
　
ｇ．そして、Ａの「この発明はメモリ制御方式、特にメモリをアクセスしてデータをＣＰＵに取込むメモリ制御方式の改良に関するものである」から、引用文献３には、
　メモリアクセスを制御する方法、
が記載されていると解される。
　
　
　ａ〜ｇから、引用文献３には、次の発明(以下、「引用第２発明」という。)が記載されている。
　
　データを取込む場合には、まずＣＰＵから出力されたアドレスが入力される工程と、
　次回メモリアクセスが、前回メモリアクセスのアドレスに所定の整数値を加算して得たアドレスにアクセスされるものであると予測する工程と、
　前記予測したアドレスはメモリに供給されて、前記予測したアドレスによるアクセスを開始する工程と、
　前記予測したアドレスがＣＰＵから出力されたアドレスと比較する工程と、
　前記比較の結果、一致した場合には、前記予測したアドレスをメモリに入力されるアドレスとして用い、前記メモリ側でデータが準備されたことを知らせる転送レディを出力する工程と、
　前記比較の結果、不一致の場合には、前記メモリに入力されるアドレスを、前記予測したアドレスから前記ＣＰＵから出力されたアドレスに切り換え、前記ＣＰＵから出力されたアドレスによるメモリアクセスを開始する工程と、
からなるメモリアクセスを制御する方法。
　
　
４−２−２．対比
　本願第２発明と引用第２発明とを対比する。
　
　引用第２発明において、「まずＣＰＵから出力されたアドレスが入力される」ことで、「データを取込む」という、「メモリ」へのアクセスが開始される。すなわち、「ＣＰＵから出力されたアドレス」の入力を検出することで「データを取込む」という「メモリ」アクセスが開始されるものである。
　したがって、引用第２発明の「まずＣＰＵから出力されたアドレスが入力される工程」は、本願第２発明の「メモリアクセスの開始を検出する工程」に相当する。
　
　引用第２発明の「メモリアクセスのアドレス」は、アクセスしようとするメモリの領域を特定するものである。したがって、引用第２発明の「アドレス」は、本願第２発明の「アクセスされる」「領域」に対応している。
　また、引用第２発明の「次回メモリアクセス」は、前記「ＣＰＵから出力されたアドレスが入力される」ことに基づいて、これから行われるメモリアクセスを言う。これに対して、本願第２発明の「該メモリアクセス」は、「メモリアクセスの開始を検出する」ことに基づいて「開始」される「メモリアクセス」を指す。したがって、引用第２発明の「次回メモリアクセス」は、本願第２発明の「該メモリアクセス」に相当する。
　そして、引用第２発明の「次回メモリアクセスが、前回メモリアクセスのアドレスに所定の整数値を加算して得たアドレスにアクセスされるものであると予測する工程」は、次回メモリアクセスが、前回メモリアクセスのアドレスに所定の整数値を加算して得たアドレスで特定される領域にアクセスされるということを予測する工程、と言いうるものである。そして、この、前回メモリアクセスのアドレスに所定の整数値を加算して得たアドレスで特定される領域は、所定の領域に他ならない。
　以上から、引用第２発明の「次回メモリアクセスが、前回メモリアクセスのアドレスに所定の整数値を加算して得たアドレスにアクセスされるものであると予測する工程」は、本願第２発明の「該メモリアクセスが所定の領域にアクセスされるか否かを予測する工程」に相当する。
　
　引用第２発明において、「アドレス」は、先に述べたとおり、アクセスしようとするメモリの領域を特定するアドレスであるから、換言すれば、「メモリアクセス」の対象のアドレスを特定する信号である。これに対して、本願第２発明における「チップ選択信号」は、文字通り、「メモリアクセス」の対象である「チップ」を「選択」する「信号」であると解される。したがって、引用第２発明の「アドレス」と、本願第２発明の「チップ選択信号」とは、メモリアクセスの対象を特定する信号である点で共通する。
　引用第２発明の「前記予測したアドレスはメモリに供給されて」において、「メモリに供給」する以上、先に行われた「次回メモリアクセスが、前回メモリアクセスのアドレスに所定の整数値を加算して得たアドレスにアクセスされるものであると予測する工程」において、「前記予測したアドレス」、すなわち、「前回メモリアクセスのアドレスに所定の整数値を加算して得たアドレス」が得られたことは明らかである。そして、この「前記予測したアドレス」が得られたということは、換言すれば、次回メモリアクセスが「前記予測したアドレス」で特定される領域にアクセスされることが予測された、ということである。
　また、引用第２発明の「予測したアドレス」とは、このメモリアクセスの対象の予測された領域のアドレスを特定する信号である。これに対して、本願第２発明の「第1のチップ選択信号」は、本願の請求項４の記載から、「該所定の領域にアクセスされることを予測した」当該「所定の領域」を有する「チップ」を「選択」する信号であると解される。してみれば、引用第２発明の「予測したアドレス」と、本願第２発明の「第1のチップ選択信号」とは、予測した所定の領域を特定する信号である点で共通する。
　なお、引用第２発明において、「予測したアドレスはメモリに供給されて、前記予測したアドレスによるアクセスを開始する」のであるから、「メモリに供給され」る「予測したアドレス」を表す信号は、活性化されたものが「供給」されることは明らかである。
　以上から、引用第２発明の「前記予測したアドレスはメモリに供給されて、前記予測したアドレスによるアクセスを開始する工程」と、本願第２発明の「該メモリアクセスが該所定の領域にアクセスされることを予測した場合、第1のチップ選択信号を活性化する工程」とは、該メモリアクセスが該所定の領域にアクセスされることを予測した場合、前記予測した該所定の領域を特定する信号を活性化する工程である点で共通する。
　
　引用第２発明の「ＣＰＵから出力されたアドレス」は、ＣＰＵが実際にアクセスしようとしているアドレスである。
　したがって、引用第２発明における「前記予測したアドレスがＣＰＵから出力されたアドレスと比較する」ことは、換言すれば、予測したアドレスによる次回メモリアクセスが、実際にＣＰＵから出力されたアドレスにアクセスされているか否か、該メモリアクセスの予測したアドレスを調べること、である。
　以上から、引用第２発明の「前記予測したアドレスがＣＰＵから出力されたアドレスと比較する工程」は、本願第２発明の「該メモリアクセスが実際に該所定の領域にアクセスされているか否かを判断するために該メモリアクセスのアドレスを調べる工程」に相当する。
　
　引用第２発明において、「前記比較の結果、一致した場合」とは、換言すれば、その前の工程である「比較する工程」を基に、予測したアドレスによる次回メモリアクセスが実際にＣＰＵから出力されたアドレスにアクセスされていると判断された場合である。
　また、引用第２発明において、「前記予測したアドレスをメモリに入力されるアドレスとして用い、前記メモリ側でデータが準備された」とは、前記「予測したアドレス」を「メモリに入力されるアドレス」として活性化することで、前記予測したアドレスによるメモリアクセスを完了させて、アクセス要求されたデータを準備することを意味している。
　そして、引用第２発明において、前記「メモリに入力されるアドレス」としての「予測したアドレス」は、前記「一致した場合」にアクセスしようとする領域のアドレスを特定する信号である。これに対して、本願第２発明の「第2のチップ選択信号」は、本願の請求項４の記載から、「該所定の領域にアクセスされていると判断した場合」の、前記「判断」された「所定の領域」を有する「チップ」を「選択」する信号であると解される。したがって、引用第２発明の前記「メモリに入力されるアドレス」としての「予測したアドレス」と、本願第２発明の「第2のチップ選択信号」とは、アクセスされていると判断した所定の領域を特定する信号である点で共通する。
　以上から、引用第２発明の「前記比較の結果、一致した場合には、前記予測したアドレスをメモリに入力されるアドレスとして用い、前記メモリ側でデータが準備されたことを知らせる転送レディを出力する工程」と、本願第2発明の「同アドレスを調べる工程を基に、該メモリアクセスが該所定の領域にアクセスされていると判断した場合、第2のチップ選択信号を活性化することによって該メモリアクセスを完了する工程」とは、同アドレスを調べる工程を基に、該メモリアクセスが該所定の領域にアクセスされていると判断した場合、前記アクセスされていると判断した所定の領域を特定する信号を活性化することによって該メモリアクセスを完了する工程、である点で共通する。
　
　引用第２発明において、「前記比較の結果、不一致の場合」とは、換言すれば、その前の工程である「比較する工程」を基に、次回メモリアクセスが、予測したアドレスではない別のアドレスにアクセスされていると判断された場合である。そして、この別のアドレスは、本願第２発明の「第2の領域」に相当する。
　また、引用第２発明において「前記予測したアドレスから前記ＣＰＵから出力されたアドレスに切り換え」ることは、「不一致」と判断された「予測したアドレス」は「メモリ」に供給しないということである。これに対し、本願第２発明における「該第2のチップ選択信号を不活性にする」とは、本願の請求項４の記載から、「該所定の領域にアクセスされていると判断した場合」の前記「判断」された「所定の領域」を有する「チップ」を「選択」する信号を不活性にする、というものである。
　そして、引用第２発明の「前記メモリに入力されるアドレスを、前記予測したアドレスから前記ＣＰＵから出力されたアドレスに切り換え」ることと、本願第２発明の「該第2のチップ選択信号を不活性にする」こととは、前記アクセスされていると判断した所定の領域を特定する信号をメモリに供給しない点で一致する。
　以上から、引用第２発明の「前記比較の結果、不一致の場合には、前記メモリに入力されるアドレスを、前記予測したアドレスから前記ＣＰＵから出力されたアドレスに切り換え、前記ＣＰＵから出力されたアドレスによるメモリアクセスを開始する工程」と、本願第２発明の「該メモリアクセスが、該所定の領域ではない第2の領域にアクセスされていると判断した場合は、該第2のチップ選択信号を不活性にする工程」とは、該メモリアクセスが、該所定の領域ではない第2の領域にアクセスされていると判断した場合は、前記アクセスされていると判断した所定の領域を特定する信号をメモリに供給しない工程、である点で共通する。
　
　そして、引用第２発明の「メモリアクセスを制御する方法」と、本願第２発明の「メモリをアクセスする方法」とは、メモリをアクセスする方法である点で一致する。
　
　以上から、本願第２発明と引用第２発明とは、以下の点で、一致し、また、相違している。
（一致点）
　メモリアクセスの開始を検出する工程と、
　該メモリアクセスが所定の領域にアクセスされるか否かを予測する工程と、
　該メモリアクセスが該所定の領域にアクセスされることを予測した場合、前記予測した該所定の領域を特定する信号を活性化する工程と、
　該メモリアクセスが実際に該所定の領域にアクセスされているか否かを判断するために該メモリアクセスのアドレスを調べる工程と、
　同アドレスを調べる工程を基に、該メモリアクセスが該所定の領域にアクセスされていると判断した場合、前記アクセスされていると判断した所定の領域を特定する信号を活性化することによって該メモリアクセスを完了する工程と、
　該メモリアクセスが、該所定の領域ではない第2の領域にアクセスされていると判断した場合は、前記アクセスされていると判断した所定の領域を特定する信号をメモリに供給しない工程と、
からなるメモリをアクセスする方法。
　
（相違点１）
　「前記予測した該所定の領域を特定する信号」が、本願第２発明においては「第1のチップ選択信号」であるのに対して、引用第２発明においては「予測したアドレス」である点。
　
（相違点２）
　「前記アクセスされていると判断した所定の領域を特定する信号」が、本願第２発明においては「第2のチップ選択信号」であるのに対して、引用第２発明においては「メモリに入力されるアドレス」としての「予測したアドレス」である点。
　
（相違点３）
　「アクセスされていると判断した所定の領域を特定する信号をメモリに供給しない」方法が、本願第２発明においては「該第2のチップ選択信号を不活性にする」のに対して、引用第２発明においては「前記メモリに入力されるアドレスを、前記予測したアドレスから前記ＣＰＵから出力されたアドレスに切り換え」る点。
　
　
４−２−３．判断
（相違点１〜相違点３について）
　引用第２発明において、アクセス対象である「メモリ」は、引用文献３の第１図を参照すれば、１個のメモリ３０８である。
　
　しかしながら、本願のパリ条約による優先権主張の日の前に頒布された刊行物である、特開昭６２−１２９９９３号公報には、図面とともに以下の事項が記載されている。
Ｃ．「（実施例）
　第１図は本発明の実施例を示すＳＲＡＭの制御装置の構成ブロック図である。
　図において、１
０は複数個のＣＭＯＳ型フリップフロップメモリセル等で構成されたＳＲＡＭ
ＳＲＡＭｌ０はアドレス信号Ａ及びチップ選択信号ＣＳを入力する入力端子
　このＳＲＡＭｌ０の書込みおよび読出しを制御する制御装置は、ＣＰＵ１１、アドレスデコーダ１２、ラッチ回路１３、制御回路１４、及び２入力ｌ出力の否定入力型ナンドゲート（以下、単にゲートという）１５を備えている。
　ＣＰＵ１１はアドレスバス１６、データバス１７及び制御信号線１８によってＳＲＡＭｌ０に接続されており、入力されるクロック信号ＣＰに同期してアドレス信号Ａ及び制御信号であるメモリリード信号ＭＲを出力し、それらをアドレスバス１６と制御信号線１８及び出力イネーブル信号端子ＯＥとを介してそれぞれＳＲＡＭｌ０に与える。また、ＣＰＵ１１はＳＲＡＭｌ０との間で、データバス１７を介してデータＤの送受を行う。」（第２頁下右欄第１５行〜第３頁上左欄第１９行）
　
Ｄ．「次に、第３図の信号波形図を参照しつつ動作を説明する。なお、第３図中、ｔｌ〜ｔ９は所定区間の時間を表わしている。
　先ず、
ＣＰＵ１１は
アドレス信号Ａを出力してアドレスバス１６に送出する。アドレスデコーダ１２は、アドレスバス１６上のアドレス信号Ａを解読し、Ｌレベルのメモリ選択信号Ｓを出力して制御回路１４及びゲート１５に与える。
ゲート１５からＬレベルのチップ選択信号ＣＳが出力され、それがＳＲＡＭ１０に与えられる。これにより、ＳＲＡＭｌ０は動作状態となる
　遅延時間ｔ２経過後、ＣＰＵＩＩはクロック信号ＣＰに同期してＬレベルのメモリリード信号ＭＲを出力し、それを制御信号線１８を介して制御回路１４及びＳＲＡＭ１０に与える。これにより、ＳＲＡＭｌ０はデータＤに基づきメモリセルの選択動作を開始する。
チップ選択信号ＣＳがＬレベルでＳＲＡＭｌ０は動作状態となり、アクセス時間ｔ３の経過後、データバス１７にリードデータＤを出力する
（なお、前記Ｃ及びＤの記載において、「チップ選択信号ＣＳ」の記載の「ＣＳ」、「端子ＯＥ」の記載の「ＯＥ」、「メモリリード信号ＭＲ」の記載の「ＭＲ」、「メモリ選択信号Ｓ」の記載の「Ｓ」、「マスク信号Ｍ」の「Ｍ」は、いずれも、アッパーラインが付されていたものである。）
　
　同様に、本願のパリ条約による優先権主張の日の前に頒布された刊行物である、特開平０７−０３６７７０号公報には、図面とともに以下の事項が記載されている。
Ｅ．「【０００９】
【実施例】以下、本発明の実施例を図面に基づいて詳細に説明する。図１は、本発明による半導体メモリ装置の一実施例を示すシステムブロック図である。図１において、
ＣＰＵ１１は、
メモリ１２に対してアドレス・バス１３を介してアドレス信号ＡＤＤを出力するとともに、メモリ１２からのデータＤＡＴＡの読出しを指示するデータ読出し指示信号ＣＴＲＬを出力する。
実際には、１つのＣＰＵ１１に対して複数のメモリやＩ／Ｏが接続されるものとする。
【００１０】ＣＰＵ１１から出力されたデータ読出し指示信号ＣＴＲＬはコントローラ１４に供給される。この
コントローラ１４は、外部からのクロック信号ＣＬＫに同期して動作し、メモリ１２に対してライト・イネーブル信号ＷＥN を出力するとともに、データ読出し指示信号ＣＴＲＬに応答してメモリ１２に対してチップ・イネーブル信号ＣＥN を出力する。
チップ・イネーブル信号ＣＥN が供給されたときにアウトプット・イネーブル信号を生成し、このアウトプット・イネーブル信号に応じてデータ・バス１５へデータＤＡＴＡを出力する
　
　Ｃ〜Ｅから、ＣＰＵのアクセス対象を複数のメモリチップとし、前記ＣＰＵが前記複数のメモリチップで構成されるメモリ群の特定のアドレスにアクセスしようとするとき、前記特定のアドレスからアクセス対象となるメモリチップを選択するチップ選択信号(チップイネーブル信号)を生成し、前記複数のメモリチップに、前記アドレスとともに前記チップ選択信号(チップイネーブル信号)を活性化させて供給することは、
本願の優先権主張の日において既に常套手段であったと認められる。
　
　ところで、記憶容量を大きくしようとすることは通常試みられる事項であるから、引用第２発明に前記常套手段を適用して、
　アクセス対象である「メモリ」を複数のメモリチップから構成されるメモリとし、メモリアクセスに際しては、アドレスとともにアクセスすべきメモリチップを特定するために使用されるチップ選択信号を活性化させて供給することで、
　「予測したアドレス」を前記複数のメモリチップに供給するときは該「予測したアドレス」を有するメモリチップを選択するチップ選択信号を活性化させて供給し、
　「予測したアドレス」を「メモリに入力されるアドレス」として供給するときは該「メモリに入力されるアドレス」を有するメモリチップを選択するチップ選択信号を活性化させて供給し、
そして、
　前記「該メモリアクセスが、該所定の領域ではない第2の領域にアクセスされていると判断した場合は、前記アクセスされていると判断した所定の領域を特定する信号をメモリに供給しない」方法として、上記のように、活性化させた「メモリに入力されるアドレス」を有するメモリチップを選択するチップ選択信号を不活性にする、
ことは当業者が容易に想到し得たものと認められる。
　
　以上から、相違点１ないし相違点３は格別のものではない。
　
　
４−２−４．審判請求人の主張
　審判請求人は、平成２１年１１月１８日付けで提出された意見書において、
「（４）本願と引用文献との差異」として、
「引用文献１乃至５は、ＣＰＵがメモリアクセスする時間を短縮するために、次にアクセスするメモリを予測して前以てアクセスしておく方法である。
　本願は、引用文献の発明と分野は同じであるが、次にアクセスするメモリを予測して前以てアクセスしておく場合、そのアクセス数を選択することによって、電力消費を抑える。」と主張している。
　しかしながら、本願第２発明は「そのアクセス数を選択する」という発明特定事項を有していない。
　すなわち、上記主張は、本願第２発明についてなされたものではないことは明らかであり、本願第２発明と引用文献との差異については何らの主張もされていない。
　
　
４−２−５．小括
　以上のとおり、本願第２発明は、引用文献３に記載された発明及び常套手段から、当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により、特許を受けることができない。
　
　
４−３．拒絶理由４についてのまとめ
　したがって、本願第１発明は引用文献１及び２に記載された発明及び技術常識から、また、本願第２発明は引用文献３に記載された発明及び常套手段から、いずれも、当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により、特許を受けることができない。
　
　
５．むすび
　したがって、本願は、特許請求の範囲の記載が、特許法第３６条第６項第１号に規定する要件を満たしていない。
　また、本願第１発明及び本願第２発明は、いずれも、引用文献に記載された発明に基づいて当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により、特許を受けることができない。
　
　よって、結論のとおり審決する。