【事件の表示】
　平成　７年特許願第１７９０８６号「メモリ制御装置」拒絶査定不服審判事件〔平成　９年　２月　７日出願公開、特開平　９−　３４８２７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成７年７月１４日の出願であって、平成１６年６月３日付けで拒絶査定がなされ、これに対し、同年７月８日に拒絶査定不服審判が請求されるとともに、同年８月９日付けで手続補正がなされたものである。
　
２．平成１６年８月９日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１６年８月９日付けの手続補正（以下、「本件補正」という。）を却下する。
　
［理由］
（１）補正後の本願発明
　本件補正により、特許請求の範囲の請求項１は、
　「【請求項１】　バーストアクセスを行うためのメモリ制御装置において、
　アドレスをカウントアップし、バーストサイクル中の各ワードを選択するメモリアドレス線に当該カウントアップしたアドレスを出力可能なカウンタ手段と、
　メモリから
処理装置へのデータパス上で
ラッチ
ラッチ
　前記処理装置が発生するメモリリードサイクルのバーストアクセスの開始を示す信号に応じて、最初のアドレスを当該メモリに出力するとともに前記カウンタ手段にロードさせ、バーストアクセスの
各アドレス出力から所定クロック後の
ラッチ
現アドレスからの
ラッチ
かつ
当該データラッチ手段からの
を備えたことを特徴とするメモリ制御装置。」
と補正された。
　
　上記補正後の請求項１は、補正前の請求項１に対応するものと認められ、 上記補正は、「読み出し」を「
処理装置へのデータパス上で
前記
ラッチ
ラッチ
当該データラッチ手段からの
ラッチ
現アドレスからの
ラッチ
当該データラッチ手段からの
各アドレス出力から所定クロック後の
　そこで、本件補正後の前記請求項１に係る発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下に検討する。
　
（２）刊行物
　原査定の拒絶の理由に引用された特開平３−１１１９４９号公報（以下、「刊行物１」という。）には、以下の記載が認められる。（当審注：刊行物１原文においては、ＯＥ、ＷＥ、ＴＡＳは、それぞれアッパーラインがあるが、システム上「アッパーライン」を入力できないため、本審決中では省略する。）
　
　「第６図は従来のマイクロコンピュータシステムの構成を示すブロック図である。
　データの入出力処理及びマイクロコンピュータシステム全体を制御するマイクロプロセッサ１００と、このマイクロプロセッサ１００の処理データ及びプログラムを格納する記憶回路２０６とは、アドレスデータバス（以下、ＡＤバスと呼ぶ）３００を介して接続されている。マイクロプロセッサ１００は、命令を実行する処理実行部１０１と、記憶回路２０６から読み出された命令コード及び処理データ等の情報を順番に記憶し、処理実行部１０１からの要求に応じてその情報を処理実行部１０１に送るデータキュー１０２と、マイクロプロセッサ１００全体の動作を制御する実行制御部１０３とから構成されている。マイクロプロセッサ１００は、ＯＥ信号よって記憶回路２０６から処理データ及びプログラムをリードする。また、ＡＤバス３００にはアドレスラッチ２０２が接続されている。アドレスラッチ２０２は、マイクロプロセッサ１００からＡＤバス３００を介して与えられるマルチブレクスされたアドレスとデータとをデマルチプレクスしてアドレス情報のみをアドレスラッチ信号（以下、ＡＳＴＢ信号と呼ぶ）に従ってラッチし、内部アドレスバス（以下、ＡＤＲバスと呼ぶ）２１０を介して記憶回路２０６のアドレスを指定する。
　次に連続したアドレスに配置されたプログラムの連続的な入力におけるマイクロプロセッサ１００とＡＤバス３００上のアドレス情報及びデータの流れについて第７図のタイミングチャートを参照して説明する。
　一般にプログラムは連続したメモリ領域に順に格納されており、マイクロプロセッサ１００は、これらのプログラムをアドレス順序に従ってＡＤバス３００を介して読み出し、実行する。
　先ず、マイクロプロセッサ１００は、ＡＳＴＢ信号をアクティブにすると同時に、読み出しアドレスをＡＤバス３００上に出力する。これにより、アドレスラッチ２０２はＡＤバス３００上のアドレスをラッチし、ＡＤＲバス２１０上に読み出しアドレスを供給する。続いてＯＥ信号をアクティブレベルにする。これにより、ＯＥ信号に同期して記憶回路２０６からＡＤバス３００上にデータが読み出される。マイクロプロセッサ１００は、所定のタイミングでＡＤバス３００上のデータを取り込む。以上の一連の処理により、プログラム入力の１つのデータリードサイクルが完了する。」（第２頁左上欄第１４行〜左下欄最下行）
　
　「［発明が解決しようとする課題］
　しかしながら、上述した従来のマイクロコンピュータシステムでは、マイクロプロセッサがアドレスを出力してから、そのアドレスに対応するデータを受は取るまでの間、マイクロプロセッサは、データが入力されるのを待っているだけであり、この遊び時間がマイクロコンピュータ全体の処理速度を低下させている。特に、プログラムの入力に要する時間は命令の実行時間に比較して十分長く、データリードサイクル中、マイクロプロセッサがデータ待ち状態となる頻度が高い。その結果、マイクロプロセッサの処理能力に余裕があるにも拘らず、その処理速度の向上に結びついていないという問題点を有している。
　本発明はかかる問題点に鑑みてなされたものであって、高速処理が可能なマイクロコンピュータシステムを提供することを目的とする。」（第２頁右下欄第１行〜第１４行）
　
　「第１図は本発明の第１の実施例に係るマイクロコンピュータシステムの構成を示すブロック図である。
　このマイクロコンピュータシステムは、データの入出力処理、演算処理及びマイクロコンピュータ全体の制御を行なうマイクロプロセッサ１００と、このマイクロプロセッサ１００が実行するプログラム及び演算に必要なデータを格納するＬＳＩ化されたメモリユニット２００とにより構成されている。
　マイクロプロセッサ１００は、更に命令を実行する処理実行部１０１と、メモリユニット２００から読み出された命令及びデータを読み出し順に記憶し、処理実行部１０１からの要求に応じてそれら記憶内容を順次出力するデータキュー１０２と、マイクロプロセッサ１００全体の動作を制御する実行制御部１０３とから構成されている。処理実行部１０１は、命令実行に伴って、実行制御部１０３に対し、後述するメモリユニット２００内の記憶回路２０６との間のデータリードサイクルの起動を要求するバスリクエスト信号ＢＲＱと、記憶回路２０６のアクセス先のアドレス情報ＡＤＲＳとを出力する。実行制御部１０３は、バスリクエスト信号ＢＲＱを受けて処理実行部１０１ヘアクノリツジ信号ＡＣＫを出力する。
　このマイクロプロセッサ１００とメモリユニット２００とは、アドレスとデータとが時分割で多重化されたアドレスデータバス（以下、ＡＤバスと呼ぶ）３００によって接続されている。また、マイクロプロセッサ１００からメモリユニット２００へは、制御信号としてＡＳＴＢ信号、ＯＥ信号、ＷＥ信号、ＴＡＳ信号及びＴＭＤ信号が供給されている。ＡＳＴＢ信号は、ＡＤバス３００上のアドレス情報を後述するラッチ２０２にラッチさせるための信号である。ＯＥ信号は、後述する記憶回路２０６からデータの読出を行なうためのロウアクティブ信号、ＷＥ信号は、メモリユニット２００内の図示しない記憶回路（ＲＡＭ）に対し、データの書込を行なうためのロウアクティブ信号、ＴＡＳ信号は、連続的な情報の転送を行なう際の同期信号、ＴＭＤ信号は単独の情報転送を行なうか連続的な情報転送を行なうかを指定する信号である。
　メモリユニット２００は、次のように構成されている。
　即ち、マイクロプロセッサ１００との間のアドレス及びデータのインタフェース部分には、バスインタフェース２０１が設けられている。このバスインタフェース２０１は、マイクロプロセッサ１００からのアドレス及びデータを分離して、アドレス情報を内部アドレスバス（ＡＤＲバス）２１０に、またデータを内部データバス２２２に出力する。
　バスインタフェース２０１から内部アドレスバス２１０を介して供給されたアドレス情報は、ラッチ２０２に与えられている。このラッチ２０２の出力は、セレクタ２０３の一方の選択入力端に与えられている。このセレクタ２０３の他方の選択入力端には、別のラッチ２０５の出力が与えられている。セレクタ２０３は、これら両ラッチ２０２，２０５からのアドレスを選択し、この選択したアドレスを内部アドレスバス２１４を介して記憶回路２０６にアドレス情報として供給する。また、バス２１４上のセレクタ２０３の出力は、演算回路２０４にも与えられている。演算回路２０４は、入力されたアドレス情報を更新してラッチ２０５に供給している。つまり、セレクタ２０３は、単独読み出し期間においては、ラッチ２０２からのアドレスを選択し、連続読み出し期間においては、最初のアクセスを除きラッチ２０５からのアドレスを選択する。
　記憶回路２０６は、マイクロプロセッサ１００のプログラム及びデータを格納するりードオンリメモリ（ＲＯＭ）である。この記憶回路２０６の出力は、ラッチ２０７を介してセレクタ２０８の一方の入力端に与えられると共に、セレクタ２０８の他方の入力端に直接与えられている。セレクタ２０８は、これら両入力端に入力されたデータを選択し、選択したデータを内部データバス２２２を介してバスインタフェース２０１に供給する。
　また、マイクロプロセッサ１００から供給される上述した各種の制御信号は、制御回路２０９に入力されている。この制御回路２０９は、例えば第２図に示すように、ＡＳＴＢ信号を波形整形してＩＡＳＴＢ信号を出力するバッファ４０１と、ＯＥ倍信号びＷＥ倍信号夫々反転させてＩＯＥ信号及びＩＷＥ信号を生成するインバータ４０２，４０３と、ＴＡＳ信号を反転させてＬＤＦＰ信号及びＬＤＣＤＬ信号を生成するインバータ４０４と、ＴＭＤ信号を反転させてＳＬＦＰ信号及びＳＬＣＤＬ信号を生成するインバータ４０５とにより構成されている。ＩＡＳＴＢ信号は、ラッチ２Ｏ２へのアドレスラッチタイミングを与える信号、ＬＤＦＰ信号はラッチ２０５へのアドレスラッチタイミングを与える信号、ＬＤＣＤＬ信号はラッチ２０７へのラッチタイミングを与える信号である。また、ＳＬＦＰ信号はセレクタ２０３でいずれのアドレス情報を選択するかを指定する信号、ＳＬＣＤＬ信号はセレクタ２０８でいずれのデータを選択するかを指定する信号である。
　次に、第３図の動作波形図に従って、上記のように構成されたマイクロコンピュータシステムの動作について説明する。
　先ず、１回のアドレス指定で１連の連続したアドレス情報をアドレスの再送出なしに読み出す連続読み出し期間について説明する。
　マイクロプロセッサ１００から連続読み出しを開始するアドレスＡがＡＤバス３００を通じて与えられると、このアドレスＡは、バスインタフェース２０１及び内部アドレスバス２１０を介してラッチ２０２に送られ、ＩＡＳＴＢ信号が“１”のときにラッチ２０２に取り込まれ、ＩＡＳＴＢ信号が“０”の期間保持される。ラッチ２０２に記憶されたアドレスＡは、ＴＭＤ信号が“１”の期間、つまりＳＬＦＰ信号及びＳＬＣＤＬ信号が“０”の期間、セレクタ２０３によって選択されて記憶回路２０６に与えられ、この間、セレクタ２０８は記憶回路２０６の出力を選択してバス２２２に出力する。
　次にマイクロプロセッサ１００は、連続した読み出し動作を行なうためにＴＡＳ信号として同期信号を出力する。制御回路２０９は、これを基にＬＤＣＤＬ信号を出力する。ラッチ２０７は、ＬＤＣＤＬ信号が“１”の期間に、記憶回路２０６の出力側のバス２１８の値Ｄ（Ａ）を取り込み、ＬＤＣＤＬ信号の立ち下がりのタイミングでその値を保持する。更に、制御回路２０９は、ＬＤＣＤＬ信号を出力するタイミングでＬＤＦＰ信号を出力し、ラッチ２０５は、ＬＤＦＰ信号が“１”の期間に演算回路２０４がバス２１５に出力しているアドレス、つまり次に読み出しを行なうアドレスＡ＋１を取り込み、ＬＤＦＰ信号の立ち下がりのタイミングでその値を保持する。
　次にマイクロプロセッサ１００は、バス２２２上に出力された情報を読み込むため、ＯＥ信号を“０“にし、連続読み出しを行なうためにＴＭＤ信号を“０”にする。制御回路２０９はこれを検出し、ＳＬＣＤＬ信号を“１”にし、ラッチ２０７が保持している情報をバス２２２に出力させる。この情報は、バスインタフェース２０１及びＡＤバス３００を介してマイクロプロセッサ１００に転送される。
　また、制御回路２０９はＳＬＦＰ信号を“１”にする。セレクタ２０３は、ＳＬＦＰ信号“１”になったことで、記憶回路２０６に与えるアドレスをラッチ２０２からラッチ２０５に切り換える。このとき、ラッチ２０５は、演算回路２０４によって算出された次の読み出しアドレスＡ＋１を保持しているので、記憶回路２０６には、アドレスＡ＋１が与えられ、演算回路２０４は次に読み出しを行なうアドレスＡ＋２を算出し、内部アドレスバス２１５に出力する。
　マイクロプロセッサ１００が２回目の同期信号としてＴＡＳ信号を出力すると、制御回路２０９によって前回と同様のタイミング信号が生成され、ラッチ２０７は、アドレスＡ＋１のデータ（Ａ＋１）を記憶し、内部データバス２２２、バスインタフェース２０１及びＡＤバス３００を通じてマイクロプロセッサ１００にそのデータを転送する。ラッチ２０５はアドレスＡ＋２を保持し、次の読み出しに備える。
　ここで、単独の読み出し要求が発生すると、処理実行部１０１が指定する記憶回路２０６のアドレスから処理実行部１０１へ１回の情報を読み出す単独の読み出し処理が行なわれる。以下、この動作を説明する。
　マイクロプロセッサ１００は、ＴＡＳ信号として３回目の同期信号を出力した後、ＯＥ信号を“１”にし、ＴＭＤ信号を“１”にする。これにより、バスインタフェース２０１は、ラッチ２０７がアドレスＡ＋２のデータ（Ａ＋２）をラッチした時点で出力を禁止する。制御回路２０９は、マイクロプロセッサ１００からの情報を受け取るため、ＳＬＦＰ信号とＳＬＣＤＬ信号を“０”にする。セレクタ２０３は、ＳＬＦＰ信号が“０”になったことで、記憶回路２０６に与えるアドレスをラッチ２０５からラッチ２０２に切り換える。このとき、ラッチ２０５にはアドレスＡ＋３が保持されている。
　マイクロプロセッサ１００は、単独の読み出しを行なうため、ＡＤバス３００にアドレスＢを出力し、ＡＳＴＢ信号を出力する。連続の読み出しと同様に、単独の読み出しを行なうアドレスＢは、ラッチ２０２に記憶され、セレクタ２０３を介して記憶回路２０６に与えられる。これにより、アドレスＢのデータ（Ｂ）が読み出される。
　この場合、ＴＡＳ信号が“１”に固定されたままであるため、ラッチ２０５の値は、Ａ＋３のまま変化せず、またＬＤＣＤＬ信号が発生しないので、ラッチ２０７の値も変化しない。
　マイクロプロセッサ１００がＯＥ信号を“０”にし、情報を読み出そうとすると、アドレスＢのデータ（Ｂ）は、内部データバス２２５を通って直接セレクタ２０８へ送られ、内部データバス２２２、バスインタフエース２０１及びＡＤバス３００を通してマイクロプロセッサ１００に転送される。
　単独の読み出し要求が終了すると、マイクロプロセッサ１００は再びＴＭＤ信号を“０”にし、制御回路２０９は、ＳＬＦＰ信号とＳＬＣＤＬ信号とを“１”にし、ラッチ２０７のデータ（Ａ＋２）を内部データバス２２２、バスインタフェース２０１及びＡＤバス３００を通してマイクロプロセッサ１００に転送する。セレクタ２０３は、ＳＬＦＰ信号が“１”になったことで、記憶回路２０６に与えるアドレスをラッチ２０２からラッチ２０５に切り換える。
　マイクロプロセッサ１００がＴＡＳ信号として同期信号を出力すると、ラッチ２０７は、次のデータ（Ａ＋３）を記憶し、ラッチ２０５の値はＡ＋４になる。このように、連続した読み出しを行なっている間、単独の読み出しが行なわれても正常に連続した読み出し動作を再開することができる。」（第３頁左下欄第９行〜第６頁右上欄第２行）
　
　第１図には、演算回路２０４から内部アドレスバス２１５、ラッチ２０５、セレクタ２０３を介して記憶回路（ROM)２０６にいたるアドレスバス線が示されている。
　
　第３図には、連続読み出し期間の動作波形として、第１のリードサイクルにおいて、ＡＤバス３００、内部アドレスバス２１０、セレクタ２０３にアドレスＡ、演算回路２０４にはアドレスＡ＋１が存在すると共に、当該リードサイクルの後半には記憶回路２０６、セレクタ２０８にアドレスＡのデータ（Ａ）が存在し、これに続く第２のリードサイクルにおいて、ラッチ２０５及びセレクタ２０３にアドレスＡ＋１、演算回路２０４にはアドレスＡ＋２、当該リードサイクルの後半に記憶回路２０６にアドレスＡ＋１のデータ（Ａ＋１）が存在し、セレクタ２０８及びＡＤバス３００にはアドレスＡのデータ（Ａ）が供給され、さらにこれに続く第３のリードサイクルにおいて、ラッチ２０５及びセレクタ２０３にアドレスＡ＋２、演算回路２０４にはアドレスＡ＋３、当該リードサイクルの後半に記憶回路２０６にアドレスＡ＋２のデータ（Ａ＋２）が存在し、セレクタ２０８及びＡＤバス３００にはアドレスＡ＋１のデータ（Ａ＋１）が存在することが図示されている。
　
　
　以上の記載から、刊行物１には、次の発明（以下「刊行物１発明」という。）が記載されているものと認める。
　「このマイクロコンピュータシステムは、データの入出力処理、演算処理及びマイクロコンピュータ全体の制御を行なうマイクロプロセッサ１００と、このマイクロプロセッサ１００が実行するプログラム及び演算に必要なデータを格納するＬＳＩ化されたメモリユニット２００とにより構成されていて、
　マイクロプロセッサ１００は、更に命令を実行する処理実行部１０１と、メモリユニット２００から読み出された命令及びデータを読み出し順に記憶し、処理実行部１０１からの要求に応じてそれら記憶内容を順次出力するデータキュー１０２と、マイクロプロセッサ１００全体の動作を制御する実行制御部１０３とから構成されていて、処理実行部１０１は、命令実行に伴って、実行制御部１０３に対し、後述するメモリユニット２００内の記憶回路２０６との間のデータリードサイクルの起動を要求するバスリクエスト信号ＢＲＱと、記憶回路２０６のアクセス先のアドレス情報ＡＤＲＳとを出力し、実行制御部１０３は、バスリクエスト信号ＢＲＱを受けて処理実行部１０１ヘアクノリツジ信号ＡＣＫを出力し、
　このマイクロプロセッサ１００とメモリユニット２００とは、アドレスとデータとが時分割で多重化されたアドレスデータバス（以下、ＡＤバスと呼ぶ）３００によって接続されていて、また、マイクロプロセッサ１００からメモリユニット２００へは、制御信号としてＡＳＴＢ信号、ＯＥ信号、ＷＥ信号、ＴＡＳ信号及びＴＭＤ信号が供給されていて、ＡＳＴＢ信号は、ＡＤバス３００上のアドレス情報を後述するラッチ２０２にラッチさせるための信号であって、ＯＥ信号は、後述する記憶回路２０６からデータの読出を行なうためのロウアクティブ信号、ＷＥ信号は、メモリユニット２００内の記憶回路（ＲＡＭ）に対し、データの書込を行なうためのロウアクティブ信号、ＴＡＳ信号は、連続的な情報の転送を行なう際の同期信号、ＴＭＤ信号は単独の情報転送を行なうか連続的な情報転送を行なうかを指定する信号であり、
　メモリユニット２００は、次のように構成されていて、
　即ち、マイクロプロセッサ１００との間のアドレス及びデータのインタフェース部分には、バスインタフェース２０１が設けられていて、このバスインタフェース２０１は、マイクロプロセッサ１００からのアドレス及びデータを分離して、アドレス情報を内部アドレスバス（ＡＤＲバス）２１０に、またデータを内部データバス２２２に出力し、
　バスインタフェース２０１から内部アドレスバス２１０を介して供給されたアドレス情報は、ラッチ２０２に与えられていて、このラッチ２０２の出力は、セレクタ２０３の一方の選択入力端に与えられていて、このセレクタ２０３の他方の選択入力端には、別のラッチ２０５の出力が与えられていて、セレクタ２０３は、これら両ラッチ２０２，２０５からのアドレスを選択し、この選択したアドレスを内部アドレスバス２１４を介して記憶回路２０６にアドレス情報として供給し、また、バス２１４上のセレクタ２０３の出力は、演算回路２０４にも与えられていて、演算回路２０４は、入力されたアドレス情報を更新してラッチ２０５に供給していて、つまり、セレクタ２０３は、単独読み出し期間においては、ラッチ２０２からのアドレスを選択し、連続読み出し期間においては、最初のアクセスを除きラッチ２０５からのアドレスを選択し、
　記憶回路２０６は、マイクロプロセッサ１００のプログラム及びデータを格納するりードオンリメモリ（ＲＯＭ）であり、この記憶回路２０６の出力は、ラッチ２０７を介してセレクタ２０８の一方の入力端に与えられると共に、セレクタ２０８の他方の入力端に直接与えられていて、セレクタ２０８は、これら両入力端に入力されたデータを選択し、選択したデータを内部データバス２２２を介してバスインタフェース２０１に供給し、
　また、マイクロプロセッサ１００から供給される上述した各種の制御信号は、制御回路２０９に入力されていて、この制御回路２０９は、ＡＳＴＢ信号を波形整形してＩＡＳＴＢ信号を出力するバッファ４０１と、ＯＥ倍信号びＷＥ倍信号夫々反転させてＩＯＥ信号及びＩＷＥ信号を生成するインバータ４０２，４０３と、ＴＡＳ信号を反転させてＬＤＦＰ信号及びＬＤＣＤＬ信号を生成するインバータ４０４と、ＴＭＤ信号を反転させてＳＬＦＰ信号及びＳＬＣＤＬ信号を生成するインバータ４０５とにより構成されていて、ＩＡＳＴＢ信号は、ラッチ２Ｏ２へのアドレスラッチタイミングを与える信号、ＬＤＦＰ信号はラッチ２０５へのアドレスラッチタイミングを与える信号、ＬＤＣＤＬ信号はラッチ２０７へのラッチタイミングを与える信号であり、また、ＳＬＦＰ信号はセレクタ２０３でいずれのアドレス情報を選択するかを指定する信号、ＳＬＣＤＬ信号はセレクタ２０８でいずれのデータを選択するかを指定する信号であり、
　上記のように構成されたマイクロコンピュータシステムの動作について説明すると、
　先ず、１回のアドレス指定で１連の連続したアドレス情報をアドレスの再送出なしに読み出す連続読み出し期間について説明すると、
　マイクロプロセッサ１００から連続読み出しを開始するアドレスＡがＡＤバス３００を通じて与えられると、このアドレスＡは、バスインタフェース２０１及び内部アドレスバス２１０を介してラッチ２０２に送られ、ＩＡＳＴＢ信号が“１”のときにラッチ２０２に取り込まれ、ＩＡＳＴＢ信号が“０”の期間保持され、ラッチ２０２に記憶されたアドレスＡは、ＴＭＤ信号が“１”の期間、つまりＳＬＦＰ信号及びＳＬＣＤＬ信号が“０”の期間、セレクタ２０３によって選択されて記憶回路２０６に与えられ、この間、セレクタ２０８は記憶回路２０６の出力を選択してバス２２２に出力し、
　次にマイクロプロセッサ１００は、連続した読み出し動作を行なうためにＴＡＳ信号として同期信号を出力し、制御回路２０９は、これを基にＬＤＣＤＬ信号を出力し、ラッチ２０７は、ＬＤＣＤＬ信号が“１”の期間に、記憶回路２０６の出力側のバス２１８の値Ｄ（Ａ）を取り込み、ＬＤＣＤＬ信号の立ち下がりのタイミングでその値を保持し、更に、制御回路２０９は、ＬＤＣＤＬ信号を出力するタイミングでＬＤＦＰ信号を出力し、ラッチ２０５は、ＬＤＦＰ信号が“１”の期間に演算回路２０４がバス２１５に出力しているアドレス、つまり次に読み出しを行なうアドレスＡ＋１を取り込み、ＬＤＦＰ信号の立ち下がりのタイミングでその値を保持し、
　次にマイクロプロセッサ１００は、バス２２２上に出力された情報を読み込むため、ＯＥ信号を“０“にし、連続読み出しを行なうためにＴＭＤ信号を“０”にし、制御回路２０９はこれを検出し、ＳＬＣＤＬ信号を“１”にし、ラッチ２０７が保持している情報をバス２２２に出力させ、この情報は、バスインタフェース２０１及びＡＤバス３００を介してマイクロプロセッサ１００に転送され、
　また、制御回路２０９はＳＬＦＰ信号を“１”にし、セレクタ２０３は、ＳＬＦＰ信号“１”になったことで、記憶回路２０６に与えるアドレスをラッチ２０２からラッチ２０５に切り換え、このとき、ラッチ２０５は、演算回路２０４によって算出された次の読み出しアドレスＡ＋１を保持しているので、記憶回路２０６には、アドレスＡ＋１が与えられ、演算回路２０４は次に読み出しを行なうアドレスＡ＋２を算出し、内部アドレスバス２１５に出力し、
　マイクロプロセッサ１００が２回目の同期信号としてＴＡＳ信号を出力すると、制御回路２０９によって前回と同様のタイミング信号が生成され、ラッチ２０７は、アドレスＡ＋１のデータ（Ａ＋１）を記憶し、内部データバス２２２、バスインタフェース２０１及びＡＤバス３００を通じてマイクロプロセッサ１００にそのデータを転送し、ラッチ２０５はアドレスＡ＋２を保持し、次の読み出しに備える
マイクロコンピュータシステム。」
　
　
（３）対比
　そこで、本願補正発明と刊行物１発明とを比較すると、刊行物１発明の「メモリユニット２００」は、マイクロプロセッサ１００のプログラム及びデータを格納するリードオンリメモリ（ROM）である「記憶回路２０６」を備え、マイクロプロセッサ１００から制御信号に基づいて、「記憶回路２０６」にアドレスを与え、連続的にデータの読み出しを行うから、「メモリユニット２００」の「記憶回路２０６」を除く部分は、本願補正発明の「バーストアクセスを行うためのメモリ制御装置」に相当する。
　また、刊行物１発明では、連続したメモリ領域に順に格納された連続的な情報（本願補正発明の「ワード」）の転送を行う際に、演算回路２０４は入力されたアドレス情報を更新して内部アドレスバス２１５を介してラッチ２０５に供給し、さらに内部アドレスバスを介してセレクタ２０３に供給し、セレクタ２０３は連続読み出し期間においては最初のアクセス後はラッチ２０５からのアドレスを選択し、内部アドレスバスを介して記憶回路２０６に供給しているから、刊行物１発明の記憶回路２０６に至る内部アドレスバスは、本願補正発明の「バーストサイクル中の各ワードを選択するメモリアドレス線」に相当する。
　また、刊行物１発明では、１回のアドレス指定で１連の連続したアドレス情報をアドレスの再送出なしに読み出す連続読み出し期間において、マイクロプロセッサ１００から連続読み出しを開始するアドレスＡがメモリユニット２００に与えられると、このアドレスＡが記憶回路２０６にアドレス情報として供給されると共に、内部アドレスバス２１４上のセレクタ２０３の出力は、演算回路２０４にも与えられ、演算回路２０４は、次の読み出しアドレスＡ＋１を算出し、以降同様にアドレスが記憶回路２０６に供給される毎にＡ＋２・・・と次に読み出しを行うアドレスを算出し、算出されたアドレスは記憶回路２０６に至る内部アドレスバスに出力されるから、刊行物１発明の「演算回路２０４」は、本願補正発明の「カウンタ手段」とは、「アドレスをカウントアップし、バーストサイクル中の各ワードを選択するメモリアドレス線に当該カウントアップしたアドレスを出力可能な演算手段」である点で一致する。
　また、刊行物１発明の「ラッチ２０７」は、ＬＤＣＤＬ信号が”１”の期間に、記憶回路２０６の出力側のバス２１８の値（Ａ）を取り込み、ＬＤＣＤＬ信号の立ち下がりのタイミングでその値を保持し、また、ラッチ２０７のデータ（Ａ）は内部データバス２２２、バスインタフェース２０１及びＡＤバス３００を通してマイクロプロセッサ１００に転送されるから、本願補正発明の「メモリから処理装置へのデータパス上で読み出しデータをラッチするためのデータラッチ手段」に相当する。
　また、刊行物１発明では、マイクロプロセッサ１００からメモリユニット２００へは、制御信号としてＡＳＴＢ信号が供給され、ＡＳＴＢ信号は、ＡＤバス３００上のアドレス情報を後述するラッチ２０２にラッチさせるための信号であり、マイクロプロセッサ１００から供給される制御信号は、制御回路２０９に入力され、制御回路２０９は、ＡＳＴＢ信号を波形整形してＩＡＳＴＢ信号を出力し、ＩＡＳＴＢ信号は、ラッチ２０２へのアドレスラッチタイミングを与え、ＩＡＳＴＢ信号が”１”の時にラッチ２０２に取り込まれ、ＩＡＳＴＢ信号が”０”の期間保持され、ラッチ２０２に記憶されたアドレスＡは、ＴＭＤ信号が”１”の期間、つまりＳＬＦＰ信号及びＳＬＣＤＬ信号が”０”の期間、セレクタ２０３によって選択されて記憶回路２０６に与えられ、この間、セレクタ２０８は記憶回路２０６の出力を選択してバス２２２に出力し、この出力された情報はＡＤバス３００を介してマイクロプロセッサ１００に転送される。さらに、従来のマイクロコンピュータシステムの構成を示すブロック図である第６図の説明として次のように記載されている。マイクロプロセッサ１００は、記憶回路２０６からデータをアドレス順序に従ってＡＤバス３００を介して読み出すにあたって、先ず、ＡＳＴＢ信号をアクティブにすると同時に、最初の読み出しアドレスＡをＡＤバス３００上に出力し、これにより、アドレスラッチ２０２はＡＤバス３００上のアドレスをラッチし、ＡＤＲバス２１０上に最初の読み出しアドレスＡを供給し、続いてＯＥ信号をアクティブレベルにし、これにより、ＯＥ信号に同期して記憶回路２０６からＡＤバス３００上にデータが読み出され、さらに、このＡＳＴＢ信号は連続読み出し及び単独読み出しの両方の場合において先ずマイクロプロセッサ１００からメモリユニット２００に供給される。一方、本願補正発明の「バーストアクセスの開始を示す信号」は、発明の詳細な説明中の記載を参酌すると、アクセスの始まりを示すアドレスストローブ信号（ＡＳ）を意味すると解され、この（ＡＳ）信号は１ワードのアクセスの場合も、バーストアクセスの場合もアドレスバスにアドレスＡをセットし、アドレスストローブ信号を出力し、メモリアドレスＡに記憶しているデータをメモリデータバス上に出力するものである。よって、刊行物１発明の「ＡＳＴＢ信号」は、本願発明の「処理装置が発生するメモリリードサイクルのバーストアクセスの開始を示す信号」に相当する。
　また、刊行物１発明では、マイクロプロセッサ１００がメモリユニット２００に供給するＡＳＴＢ信号に応じて、（ＩＡＳＴＢ信号、ＯＥ信号が与えられ、）最初のアドレスＡを記憶回路２０６に出力すると共に、内部アドレスバス２１４を介して演算回路２０４にロードさせているから、本願補正発明の「処理装置が発生するメモリリードサイクルのバーストアクセスの開始を示す信号に応じて、最初のアドレスを当該メモリに出力するとともに演算手段にロードさせ」る点で一致する。
　また、刊行物１発明では、連続読み出し期間において、第１のリードサイクルでＡＤバス３００にアドレスＡが出力され、例えば第３のリードサイクルでＡＤバス３００にアドレスＡ＋１のデータ（Ａ＋１）が出力されるが、このデータの読み込みが完了する以前の第１のリードサイクルにおいて、演算回路２０４のアドレスはＡ＋１にカウントアップされているとともに、第２のリードサイクルにおいて、アドレスＡ＋１がセレクタ２０３を介して記憶回路２０６に出力されると同時に、データラッチ手段２０７にアドレスＡのデータ（Ａ）のラッチをＬＤＣＤＬ信号により指示しており、本願補正発明の「バーストアクセスの各アドレス出力から所定時間後の各リードサイクルのデータ読み込みの完了以前に、前記カウンタ手段をカウントアップさせて当該カウンタ手段から次のアドレスを前記メモリに出力すると同時に、前記データラッチ手段に現アドレスからの読み出しデータのラッチを指示」することに相当する。
　
　したがって、両者は、
　「バーストアクセスを行うためのメモリ制御装置において、
　アドレスをカウントアップし、バーストサイクル中の各ワードを選択するメモリアドレス線に当該カウントアップしたアドレスを出力可能な演算手段と、
　メモリから処理装置へのデータパス上で読み出しデータをラッチするためのデータラッチ手段と、
　前記処理装置が発生するメモリリードサイクルのバーストアクセスの開始を示す信号に応じて、最初のアドレスを当該メモリに出力するとともに前記演算手段にロードさせ、バーストアクセスの各アドレス出力から所定時間後の各リードサイクルのデータ読み込みの完了以前に、前記演算手段をカウントアップさせて当該演算手段から次のアドレスを前記メモリに出力すると同時に、前記データラッチ手段に現アドレスからの読み出しデータのラッチを指示する制御手段と
を備えたことを特徴とするメモリ制御装置。」
である点で一致し、以下の点で相違している。
　
［相違点１］
　アドレスのカウントアップする演算手段が、本願補正発明は「カウンタ手段」であるのに対して、刊行物１発明では演算回路である点。
　
［相違点２］
　「バーストアクセスの各アドレス出力から所定時間後の各リードサイクルのデータ読み込みの完了以前」の「所定時間後」について、本願補正発明が「所定クロック後」であるのに対して、刊行物１発明では、明らかでない点。
　
［相違点３］
　本願補正発明が、「前記処理装置に当該データラッチ手段からのデータの読み出し可能を示すレディ信号を出力する制御手段」を備えるのに対して、刊行物１発明では、制御手段がレディ信号を出力することについて開示されていない点。
　
　
（４）判断
［相違点１］
　アドレスをカウントアップする演算回路としてカウンタ手段は技術常識であり、刊行物１発明の演算回路において当該技術常識を用いてカウンタ手段と特定することに格別の困難性はない。
　
［相違点２］
　刊行物１発明では、アドレス出力からデータの読み込み完了までの所定時間とクロックとの関係が明らかではないものの、マイクロコンピュータシステムにおけるメモリ制御装置において、アドレス出力やデータ読み込みなどをクロックのタイミングで行うことは技術常識であるから、刊行物１発明における「所定時間後」を「所定クロック後」と特定することに格別の困難性はない。
　
［相違点３］
　処理装置がメモリからデータを読み出すにあたって、データの読み出し可能を示すレディ信号を処理装置に出力するように制御することは、周知技術（例えば、特開平３−７２７５５号公報第９頁右下欄第１行〜第１０頁右上欄第１１行、特開平７−１３４７０１号公報第２１３〜２１９段落、特開平２−２１４２３８号公報第８頁左下欄第５行〜第９頁左上欄第１７行）であって格別のことではない。
　
　
　以上のとおり、本願補正発明の上記相違点１〜３に係る構成はいずれも格別のものではなく、上記各相違点を総合しても格別の事項は見いだせない。また、本願補正発明の作用効果も、刊行物１発明及び周知技術・技術常識から当業者が予測できる範囲のものであり、格別顕著な効果は認められない。
　
　
　したがって、本願補正発明は、刊行物１発明及び周知技術・技術常識に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないものである。
　
（５）むすび
　以上のとおり、本件補正は、特許法第１７条の２第５項で準用する同法第１２６条第５項の規定に違反するのものであり、特許法第１５９条第１項で準用する特許法第５３条第１項の規定により却下されるべきものである。
　
　
３．本願発明について
　平成１６年８月９日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１５年１０月２８日付け手続補正書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
　
「【請求項１】　バーストアクセスを行うためのメモリ制御装置において、
　アドレスをカウントアップし、バーストサイクル中の各ワードを選択するメモリアドレス線に当該カウントアップしたアドレスを出力可能なカウンタ手段と、
　メモリからの読み出しデータを一時的に保持するためのデータ保持手段と、
　データをメモリから読み出す処理装置が発生するメモリリードサイクルのバーストアクセスの開始を示す信号に応じて、最初のアドレスを当該メモリに出力するとともに前記カウンタ手段にロードさせ、バーストアクセスの各リードサイクルのデータ読み込みの完了以前に、前記カウンタ手段をカウントアップさせて当該カウンタ手段から次のアドレスを前記メモリに出力すると同時に、前記データ保持手段に読み出しデータの保持を指示し、当該メモリへの各アドレス出力から所定期間経過後に前記処理装置にデータの読み出し可能を示すレディ信号を出力する制御手段と
を備えたことを特徴とするメモリ制御装置。」
　
　
（１）刊行物
　原査定の拒絶の理由に引用された刊行物１の記載事項は、前記「２．平成１６年８月９日付けの手続補正についての補正却下の決定」の「（２）刊行物」に記載したとおりである。
　
（２）対比・判断
　本願発明は、前記「２．平成１６年８月９日付けの手続補正についての補正却下の決定」「（１）補正後の本願発明」で検討した本件補正後の請求項１に係る発明と対比すると、同じく「（１）補正後の本願発明」で指摘した限定を省いたものである。 
　そうすると、本願発明の構成要件を全て含み、さらに他の構成要件を付加したものに相当する本願補正発明が、前記「２．平成１６年８月９日付けの手続補正についての補正却下の決定」の「（４）判断」に記載したとおり、刊行物１発明及び周知技術・技術常識に基づいて当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、刊行物１発明及び周知技術・技術常識に基づいて、当業者が容易に発明をすることができたものである。
　
　
（３）むすび
　以上のとおり、本願発明は、刊行物１発明及び周知技術・技術常識に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。