【事件の表示】
　特願２００３−５８４９１７「不揮発性メモリにデータを記憶する方法」拒絶査定不服審判事件〔平成１５年１０月２３日国際公開、ＷＯ０３／８８０４１、平成１７年７月２８日国内公表、特表２００５−５２２８１１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１５年４月１０日（パリ条約に基づく優先権主張、外国庁受理　２００２年４月１６日、ノルウェー国）を国際出願日とする特許出願であって、平成１９年６月１８日付けで手続補正がなされ、同年９月２７日付けで拒絶査定がなされ、これに対し、平成２０年１月４日に拒絶査定に対する審判が請求されたものである。
　
第２．本願発明
　本願の請求項１〜４に係る発明は、平成１９年６月１８日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される以下のとおりのものである。
　「【請求項１】
　不揮発性強誘電体ランダムアクセスメモリ（ＦＲＡＭ）特に、強誘電体メモリ材料が強誘電体ポリマーであるメモリにデータを記憶する方法であって、記憶場所はマトリックスの要素として与えられそしてマトリックスのワード及びビットラインを形成する電極を経由してアクセスされ、また記憶場所に対する破壊読出し動作に続き再書き込み動作が行なわれるこの方法は、
　（ａ）前記データの複数の同一のコピーを複数の記憶場所に記憶するステップであって、前記記憶場所は如何なる共通のワードラインも持たない記憶場所である、前記記憶するステップと、
　（ｂ）前記データの前記同一のコピーの少なくとも第１のコピーから成る第１のワードライン全体を読取り、前記第１のワードラインから読取ったデータを前記第１のワードラインの中へ再書込みして戻し、そして前記第１のワードラインから読取ったデータをメモリ制御論理回路へ転送するステップと、
　（ｃ）前記データの前記同一のコピーの少なくとも次のコピーから成る次のワードライン全体を読取り、前記次のワードラインから読取ったデータを前記次のワードラインの中へ再書込みして戻し、そして前記次のワードラインから読取ったデータを前記メモリ制御論理回路へ転送するステップと、
　（ｄ）前記データの前記同一のコピーから成る前記ワードラインから読取った前記データが前記メモリ制御論理回路へ転送されてしまうまでステップ（ｃ）を繰り返すステップと、
　（ｅ）前記データの前記複数の同一のコピーのコピーから成る前記ワードラインから読取った前記データを、前記メモリ制御論理回路においてビットについて比較することにより、または、誤り訂正コード（ＥＣＣ）を前記データと共に含めることにより、如何なるビット誤りをも検出するステップと、そして
　（ｆ）ビット誤りがステップ（ｅ）において検出された時は、訂正されたデータを、ビット誤りを保持する前記記憶場所におけるメモリセルへ書込むステップとを有する連続するステップにより特徴付けられるデータを記憶する方法。」
　
第３．引用刊行物に記載された発明
１．引用例１：特開平１０−２２２９９０号公報
（１）本願の優先権主張の日前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平１０−２２２９９０号公報（以下「引用例１」という。）には、図１及び図５〜１０とともに、以下の記載がある。（なお、下線は当合議体にて付加したものである。以下同じ。）
　「【０００１】
【発明の属する技術分野】本発明は、品種設定機能を備えた強誘電体メモリなどの不揮発メモリおよび該不揮発メモリを含む半導体装置に係り、特に、価格の上昇を抑えた、また一度品種を決定した後であってもその品種を変更することが可能な不揮発メモリ、該不揮発メモリを含む半導体装置に関する。」
　「【００１０】さらに、
本発明の強誘電体メモリなどの不揮発メモリおよびそれを含む半導体装置は、上記設定モード記憶領域（１１２）に格納された情報に冗長性を持たせ、該領域の記憶ビットのいずれかに誤りが発生した場合は、この誤りを検知し自動的に訂正する機能を有する（図９参照）。
【００１１】
【発明の実施の形態】次に本発明の実施例を図面を用いて詳細に説明する。本発明は如何なる不揮発メモリにも適用できるが、以下では特に強誘電体メモリを例にして説明する。
図１は、本発明の強誘電体メモリの一実施例のチップ構成図である。同図に示すように、強誘電体メモリチップ（１０１）は、メモリアレー（１０２）と周辺回路（１０３）からなっている。メモリアレー（１０２）は、通常のメモリとしての機能を果たす情報記憶領域（１１１）と、該チップの品種を決定する情報を保持する設定モード記憶領域（１１２）とで構成されている。ワード線（１２１）とビット線（１２３）との交点に配置された強誘電体メモリセル（１２２）は、上記両領域において、ともに強誘電体キャパシタ（１２５）と電界効果トランジスタ（１２６）とから構成され、同様の不揮発性構造を有している。周辺回路（１０３）には、外部からの信号によりモードを設定する動作に入ったことを認識するモード判定回路（１３１）と、設定されたモードに従ってメモリを内部動作させるモード設定回路（１３２）とが設けられている
【００１２
】図２は、図１の情報記憶領域（１１１）および設定モード記憶領域（１１２）の両領域に共通して配置される強誘電体メモリセル（１２２）の断面構造の２つの実施例である。
　「【００１６】
図３は、図１の構成の強誘電体メモリにおける品種設定方法の一実施例を説明するための工程図である。
【００１７】次に、図３の工程図に沿って本発明の強誘電体メモリの品種設定方法を詳細に説明する。まず、ステップ１のウェハプロセスにおいて、図１に示された構成の強誘電体メモリが形成される。このウェハプロセスにおいては、特に制限されないが、ウェハプロセスの最終工程であるウェハプロービングにおいて、電気的な試験が行なわれる。次のステップ２の組み立て工程において、強誘電体メモリのうち上記プロービング工程により良品とされたものだけが選別されて、ワイヤーボンディング工程等を含むパッケージへの組み立てが行なわれる。
【００１８】次のステップ３のバーンイン共通試験工程において、初期不良を洗い出すためのバーンイン（またはエージング）が行なわれ、それとともにＩＣハンドラ等を用いた共通試験が行なわれる。この共通試験は、情報記憶領域（１１１）だけではなく設定モード記憶領域（１１２）の試験を含む（図１参照）。次のステップ４では、前記ステップ３のバーンイン共通試験をパスした強誘電体メモリだけがメーカ工場の倉庫に入庫される。この時、強誘電体メモリチップは、複数の品種に展開が可能な１つの品種の半導体記憶装置として管理される。従って、この時点ではパッケージに対する最終製品としてのマーキングは未だ行なわれていない。
【００１９】マーキングは、モード設定をした後、機能試験をして正常な製品に対してのみ行われる。モード設定，機能試験，マーキングは、メーカ営業所でもユーザ工場でも行うことが可能である。まず、メーカ営業所においてモード設定，機能試験，マーキングを行う場合を説明する。ユーザからの仕様に基づいてメーカ営業所でモード設定を行う（ステップ５）。
すなわち、メーカ営業所ではユーザの発注に対応してメーカ工場から適合可能な強誘電体メモリチップを取り寄せて、その仕様に対応したメモリ機能を実現するために、図１の設定モード記憶領域（１１２）のメモリセルに書込みを行う。これによって、設定可能な複数のメモリ機能のうちのいずれかの機能がモード設定回路によって選択され、特定のメモリ機能を持つ１つの品種の強誘電体メモリが設定される。
【００２０】次に、ユーザ工場においてモード設定，機能試験，マーキングを行う場合を説明する。複数の品種に展開が可能な強誘電体メモリをユーザ工場に取り寄せて、図１の設定モード記憶領域（１１２）のメモリセルに書込みを行って必要なモード設定を行う（ステップ８）。その後、前述したメーカ営業所で行なわれるのと同様な機能試験（ステップ９）およびマーキング（ステップ１０）を実施する。
【００２１】前記ステップ７またはステップ１０においてメーカ営業所またはユーザ工場でマーキングされた製品を実装（アッセンブル）した後に（ステップ１１）、製品として出荷する（ステップ１２）。
【００２２】
また、本発明では製品出荷された強誘電体メモリを品種モードを再設定して再利用することも可能である。これは、前記ステップ１２において製品出荷された強誘電体メモリを、再度、ステップ８のユーザ工場におけるモード設定に戻りその品種モードを設定し直すことによって行うことができる。これは、従来用いられたヒューズとは異なり、本発明における設定モードを保存する強誘電体メモリセル（設定モード記憶領域１１２）が書換え可能であるからである
【００２３】一例をあげれば、図３において、最初に１ビットの単位（×１）でのアクセスを行うメモリとして「ワークステーション」に組み込まれた強誘電体メモリを出荷し（ステップ１〜１２）、例えば、その数年後に回収し（ステップ１２からステップ８に戻る）、ステップ８において８ビットの単位（×８）でのアクセスを行うメモリに再設定して、機能試験（ステップ９）およびマーキング（ステップ１０）を再び実施する。そして今度はワークステーションより下位機種のコンピュータシステムである「パソコン」に再実装（ステップ１１）して製品出荷（ステップ１２）することができる。これにより強誘電体メモリが再利用できる。」
　「【００２５】図１から図３で説明した本発明の実施例によれば、強誘電体メモリのウェハプロセスから組み立て工程までを複数の品種間で共通化できるので量産性を高めることおよびその管理が容易となり、しかもメーカ営業所やユーザ工場でモードを設定するようにしているため、ユーザ個々の仕様に適合したメモリ機能を持つ強誘電体メモリを短時間で提供することが可能になる。このような効果は、チップ面積や工程数の増加によるチップコスト上昇という弊害もほとんどなく得ることができる。
なぜなら、品種に関する情報が強誘電体メモリセルに保持されるので、ヒューズに保持される従来の場合に比べて数十分の一の占有面積でモード設定用の不揮発性素子を構成でき、また、該不揮発性素子は通常の情報記憶領域のメモリセルと同じプロセス工程で形成できるからである。
　「【００２８】
図５は、上述した品種展開を可能にした強誘電体メモリの一実施例のブロック図である。本実施例では、メモリアレーとしては、設定モード記憶領域と８Ｍビットの情報記憶領域とを合わせ持つものが、＃０から＃７までの８個設けられている。
　「【００３１】
設定モード情報を記憶する設定モード記憶用メモリセルは、Ｘデコーダに与えられるアドレス信号ＡＸＭおよびＹデコーダに与えられるアドレス信号ＡＹＭにより選択される。
　「【００３３】図６（ａ）はモード設定時のタイミング図である。以下、同図により、モード設定時の図５のブロック図における信号の流れを説明する。タイミング回路からのタイミング信号ＬＦはＷＣＢＲのタイミングで発生されるタイミング信号である。すなわち、図６（ａ）に示すように、信号ＲＡＳＢがロウレベルにされたときに信号ＣＡＳＢおよびＷＥＢが共にロウレベルであるとき（すなわちＷＣＢＲ）に発生するタイミング信号である。このタイミング信号ＬＦは、モード判定回路に供給される。モード判定回路には、その他にモードを指定するための下位２ビットのＹアドレス信号ＡＹ０とＡＹ１が供給される。モード判定回路において、モード設定モードであると判定されるとモード設定信号ＭＳが発生される。
【００３４】モード設定信号ＭＳは、モード設定回路および設定モード呼び出し・格納制御回路に供給される。モード設定信号ＭＳによりモード設定回路が活性化され、モード指定のためのアドレス信号ＡＹ２とＡＹ３が取り込まれる。このアドレス信号ＡＹ２とＡＹ３の値により、モード設定回路内に設けられているモード設定用ラッチ（揮発性）の状態が確定し、新たにモード指定信号ＳＸ１およびＳＸ４が生成される。モード指定信号ＳＸ１は１ビット単位でのアクセスを指定し、モード指定信号ＳＸ４は４ビット単位でのアクセスを指定するものである。
【００３５】一方、モード設定回路内に設けられたモード設定用ラッチの状態は、モード設定信号ＭＳにより活性化された設定モード呼び出し・格納制御回路により設定モード記憶用メモリセルに不揮発情報として格納される。すなわち、図６（ａ）に示すように、設定モード呼び出し・格納制御回路は信号ＭＣをハイレベルとしてメインアンプの接続先をモード設定回路内のモード設定用ラッチとするとともに、アドレス信号ＡＸＭおよびＡＹＭを生成する。また、リード／ライト信号制御回路に与える内部状態信号ＷＥＢＭをロウレベルとすることにより、該リード／ライト信号制御回路の出力信号ＷＥＢ０（内部リード／ライト信号）をロウレベルとし、メモリ内部をライト状態とする。この結果、揮発性であるモード設定用ラッチの状態が設定モード記憶用メモリセルに不揮発情報として書き込まれる。」
　「【００３８】図６（ｂ）は、設定モード記憶用メモリセルの不揮発情報をモード設定用ラッチへ自動転送する動作を示すタイミング図であり、この動作は、図５および図６（ａ）で説明したモード設定動作の後に、一旦電源をオフし、再び電源をオンした時に行なわれる。図５における電源電圧検知回路が、メモリへの電源電圧の供給がある一定以上の値になったことを検知すると、該検知回路の出力信号ＶＤＴ（電源電圧検知回路出力信号）をハイレベルにする。電源電圧検知回路出力信号ＶＤＴは設定モード呼び出し・格納制御回路に与えられる。
【００３９】該設定モード呼び出し・格納制御回路は信号ＭＣをハイレベルとしてメインアンプの接続先をモード設定回路内のモード設定用ラッチとするとともに、アドレス信号ＡＸＭおよびＡＹＭを生成する。また、リード／ライト信号制御回路に与える内部状態信号ＷＥＢＭをハイレベルとすることにより、該リード／ライト信号制御回路の出力信号ＷＥＢ０（内部リード／ライト信号）をハイレベルとし、メモリ内部をリード状態とする。この結果、設定モード記憶用メモリセルの不揮発情報がモード設定用ラッチ（揮発性）へ自動転送される。なお、該転送動作終了後には設定モード呼び出し・格納制御回路のすべての出力信号をロウレベルとする。これにより、メインアンプはメインアンプ選択回路に接続されるとともに、内部リード／ライト信号ＷＥＢ０はライトイネーブル信号ＷＥＢに一致する。」
　「【００４２】図８（ｂ）は、モード設定回路の一実施例を示す図である。フリップフロップ回路ＦＦ１が図５のモード設定用ラッチを構成している。モード指定信号ＳＸ１を形成するためのモード設定回路においては、前記図７の条件に合致してフリップフロップＦＦ１の状態が定まるように、アドレス信号ＡＹ２，ＡＹ３，およびモード設定信号ＭＳを入力としてインバータＮ２〜Ｎ４，３入力のナンドゲートＧ２により論理回路が組まれる。すなわち、モード指定信号ＳＸ１がハイレベルとなる条件（ＡＹ２およびＡＹ３が共にロウレベル）では、３入力ナンドゲートＧ２の出力がロウレベル、上記論理回路のインバータＮ４の出力がハイレベルとなり、フリップフロップＦＦ１の状態はモード指定信号ＳＸ１をハイレベルに設定する。モード指定信号ＳＸ１がロウレベルとなる条件（ＡＹ２またはＡＹ３の少なくとも一方がハイレベル）では、上記３入力ナンド回路Ｇ２の出力がハイレベル、上記論理回路のＮ４の出力はロウレベルとなり、フリップフロップＦＦ１の出力にあるインバータＮ５の入力側のノードに接続されたコンデンサの働きにより該ノードは電源オン時にロウレベルとなっているので、これが保持される。その結果、モード指定信号ＳＸ１はロウレベルに設定される。
【００４３】上記のようにして、一旦アドレス信号ＡＹ２、ＡＹ３、モード設定信号ＭＳによりフリップフロップＦＦ１の状態が設定されると、図６（ａ）に既に示したように、この出力がメインアンプ入力へ送られ、設定モード記憶用メモリセルに不揮発情報として書き込まれる。そして、以降電源をオンする度に、メインアンプ出力と信号ＭＣが入力される２入力ナンドゲートＧ３およびインバータＮ７で構成される論理回路により、設定モード記憶用メモリセルに書き込まれている不揮発情報はフリップフロップＦＦ１に呼び出される。すなわち、インバータＮ７の出力は、信号ＭＣがロウレベルの時は常にロウレベルであり、電源オン直後にはフリップフロップＦＦ１に接続されたコンデンサの働きによりモード指定信号ＳＸ１はロウレベルに設定される。前記図６（ｂ）に示した電源オン時の内部動作により、設定モード記憶用のメモリセルの不揮発情報がメインアンプに読み出され、一方ＭＣがハイレベルに変化するので該メインアンプ出力は図８（ｂ）のＮ７の出力となる。そして、該メインアンプ出力がハイレベルとなった場合に限り、すなわち上記不揮発情報が”１”であった場合に限り、フリップフロップＦＦ１の状態が反転し、モード指定信号ＳＸ１がハイレベルに設定される。【００４４】以上述べたように、図８（ｂ）に示したモード指定信号ＳＸ１を形成するためのモード設定回路により、一旦アドレスＡＹ２、ＡＹ３およびモード設定信号ＭＳによりモード指定信号ＳＸ１を設定した後は、電源をオンオフしても、メモリは該設定モードに従い内部動作する。図８（ｂ）に示したモード指定信号ＳＸ４を形成するためのモード設定回路についても同様である。なお、以上の動作から明らかなように、再びアドレス信号ＡＹ２、ＡＹ３およびモード設定信号ＭＳによりモード指定信号ＳＸ１およびＳＸ４を設定し直すことも可能である。
【００４５】図８（ｃ）は、リード／ライト制御回路の一実施例を示す図である。２入力ノア回路Ｇ４およびインバータＮ８で構成される論理回路により、ライトイネーブル信号ＷＥＢ、内部状態信号ＷＥＢＭがともにロウレベルであるときに限り内部リード／ライト信号ＷＥＢ０もロウレベルとなり、メモリは書込み動作のモードに設定される。通常動作時（非モード設定時）には内部状態信号ＷＥＢＭはロウレベルであるため、内部リード／ライト信号ＷＥＢ０はライトイネーブル信号ＷＥＢに常に一致する。それとは逆に、ＷＣＢＲのタイミングでのモード設定時にはライトイネーブル信号ＷＥＢはロウレベルであるため、内部リード／ライト信号ＷＥＢ０は内部状態信号ＷＥＢＭに一致する。このようにして、メモリ内部のリード／ライト状態は所望の状態に設定される。
【００４６】
図４から８で説明した本発明の実施例によれば、メモリアレー内の設定モード記憶用メモリセルに保持された設定モードに関する不揮発情報が電源オン時に自動的にモード設定回路に読み出され、メモリは該設定モードに従って内部動作する。したがって、使い勝手の良い強誘電体メモリが得られる。また、本実施例によれば、ヒューズを使って品種設定可能なメモリチップを形成する場合に比べて、チップ面積の増加を小さく押さえることができ、低コストかつ高付加価値のチップが得られる。さらに、ＤＲＡＭと互換性のあるピン配置により、使い勝手の良い強誘電体メモリが得られる
【００４７】
図９は、モード指定信号ＳＸ１を生成するための他の一実施例を示す図である。図９（ａ）は、本実施例におけるモード設定回路の回路構成図であり、図９（ｂ）は、設定モード記憶用メモリセルの不揮発情報をモード設定用ラッチへ自動転送する際のタイミング図である。この実施例は、モード設定動作の高信頼性を指向したものである。すなわち、今まで説明した実施例では、一旦誤動作により設定モード記憶用メモリセルの情報あるいはモード設定用ラッチの状態が反転してしまうと、以降モード指定信号ＳＸ１の値が変化し、メモリの内部動作が設定した動作と異なったものになってしまう。そこで、本実施例では、図９（ａ）に示すように、１つのモード指定信号ＳＸ１に対して３つのフリップフロップ回路を用いたモード設定回路を設け、それぞれの出力信号ＳＸ１Ａ〜ＳＸ１Ｃを多数決論理回路に供給して、実際にモード設定を行うモード指定信号ＳＸ１を形成するようにしている。そして、モード指定信号ＳＸ１の出力を、例えば、ＳＸ１Ａを与えるフリップフロップＦＦ１にフィードバックして、フリップフロップＦＦ１の状態が反転していた場合にはこれを訂正するようにしている。なお、図９（ａ）中のＣ１は、図８（ｂ）のＣ１に対応している
【００４８】
図９（ｂ）に示すように、電源オン時の自動転送において、内部状態信号ＷＥＢＭがハイレベルからロウレベルへ途中で変化したとする。この結果、設定モード記憶用メモリセルの不揮発情報がフリップフロップＦＦ１に一旦呼び出された後、上記図９（ａ）の回路によりフリップフロップＦＦ１の状態が訂正され、この状態が設定モード記憶用メモリセルにフィードバックされる。以上のようにして、３つの設定モード記憶用メモリセルあるいはモード設定回路内のフリップフロップのうちひとつが誤動作しても、正しいモード指定信号ＳＸ１が得られ、設定モード記憶用メモリセルの不揮発情報も訂正される。なお、図９（ａ）においては出力信号ＳＸ１Ａを与える回路のみ詳細に示しているが、ＳＸ１Ｂ、ＳＸ１Ｃを与える回路も同様に構成される。また、モード指定信号ＳＸ４を形成するモード設定回路についても同様である。本発明の実施例によれば、品種を外部からの電気信号により設定できる強誘電体メモリを、簡単に信頼性高く構成することが可能になる。
　
（２）ここにおいて、００１６段落の「図３は、図１の構成の強誘電体メモリにおける品種設定方法の一実施例を説明するための工程図である。」、００１９段落の「すなわち、メーカ営業所ではユーザの発注に対応してメーカ工場から適合可能な強誘電体メモリチップを取り寄せて、その仕様に対応したメモリ機能を実現するために、図１の設定モード記憶領域（１１２）のメモリセルに書込みを行う。これによって、設定可能な複数のメモリ機能のうちのいずれかの機能がモード設定回路によって選択され、特定のメモリ機能を持つ１つの品種の強誘電体メモリが設定される。」、及び００２５段落の「図１から図３で説明した本発明の実施例によれば・・・ユーザ個々の仕様に適合したメモリ機能を持つ強誘電体メモリを短時間で提供することが可能になる。このような効果は、チップ面積や工程数の増加によるチップコスト上昇という弊害もほとんどなく得ることができる。なぜなら、品種に関する情報が強誘電体メモリセルに保持されるので、ヒューズに保持される従来の場合に比べて数十分の一の占有面積でモード設定用の不揮発性素子を構成でき、また、該不揮発性素子は通常の情報記憶領域のメモリセルと同じプロセス工程で形成できるからである。」という記載等を勘案すると、引用例１には、「強誘電体メモリに強誘電体メモリの品種に関する情報を記憶する方法」が記載されているものと認められる。
　
　また、００４７段落〜００４８段落の記載から、引用例１には、多数決論理をとるために、同一の情報を複数の記憶場所である「３つの設定モード記憶用メモリセル」に記憶することが記載されていることが明らかである。
　
　また、００４８段落の「この結果、設定モード記憶用メモリセルの不揮発情報がフリップフロップＦＦ１に一旦呼び出された後、上記図９（ａ）の回路によりフリップフロップＦＦ１の状態が訂正され、この状態が設定モード記憶用メモリセルにフィードバックされる。」という記載において、「設定モード記憶用メモリセルの不揮発情報」を読み出すために、「３つの設定モード記憶用メモリセル」におけるそれぞれの「設定モード記憶用メモリセル」に対応した「ワード線１２１」が活性化され、「設定モード記憶用メモリセルの不揮発情報」が読み出されて、誤り訂正回路付き多数決回路（図９（ａ））へ転送されることは明らかである。
　
　また、００４８段落に記載された「上記図９（ａ）の回路によりフリップフロップＦＦ１の状態が訂正され、この状態が設定モード記憶用メモリセルにフィードバックされる。」という動作が行われるのは、「誤り訂正回路付き多数決回路（図９（ａ））」によって、ビット誤りが検出されたときであることは明らかである。
　
（３）以上を総合すると、引用例１には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　「強誘電体メモリに強誘電体メモリの品種に関する情報を記憶する方法であって、強誘電体メモリの品種に関する情報を、ワード線（１２１）とビット線（１２３）との交点に配置された強誘電体メモリセル（１２２）からなる３つの設定モード記憶用メモリセルに記憶する方法であり、この方法は、
　（ａ）前記強誘電体メモリの品種に関する同一の情報を複数の記憶場所である前記３つの設定モード記憶用メモリセルにそれぞれ記憶するステップと、
　（ｂ）前記３つの設定モード記憶用メモリセルが各々接続されているワード線１２１を活性化させて、前記３つの設定モード記憶用メモリセルから読み取った強誘電体メモリの品種に関する情報を誤り訂正回路付き多数決回路へ転送するステップと、
　（ｃ）前記誤り訂正回路付き多数決回路によって、前記３つの設定モード記憶用メモリセルから読み取ったそれぞれの強誘電体メモリの品種に関する情報の多数決を取ることによって、前記強誘電体メモリの品種に関する情報の誤りを訂正するステップと、そして
　（ｄ）ビット誤りが上記ステップ（ｃ）において検出された時は、訂正された強誘電体メモリの品種に関する情報を、ビット誤りを保持する前記設定モード記憶用メモリセルに書込むステップにより特徴付けられる強誘電体メモリの品種に関する情報を記憶する方法。」
　
２．引用例２：特開２００１−２２６５０号公報
　本願の優先権主張の日前に頒布され、原査定の根拠となった拒絶の理由において引用された特開２００１−２２６５０号公報（以下「引用例２」という。）には、図１とともに以下の記載がある。
　「【０００１】
【発明の属する技術分野】この発明は、電気的に書換え可能な不揮発性メモリ、例えば、フラッシュＥＰＲＯＭ等の半導体不揮発性記憶装置に関するものである。」
　「【００２３】次に動作について説明する
。図１に示す実施の形態１の半導体不揮発性記憶装置としてのフラッシュＥＰＲＯＭのメモリ領域２には、ユーザのプログラムデータを記憶させ、メモリ領域３には、メモリ領域２と同一のプログラムデータを記憶させておく
【００２４】そして、メモリ領域２のデータを外部へ読み出す場合に、データの信頼性を高くしたい場合には、ＣＰＵ（図示せず）等の制御手段が、Ｈレベルのモード制御信号を生成し、生成したＨレベルのモード制御信号を切り替え制卸回路（審決注：「制御回路」の誤記と認められるので、以下そのように読み替える。）９へ出力する。
【００２５】切り替え制御回路９がＨレベルのモード制御信号を入力し、メモリ領域２を選択するＬレベルのアドレス信号を入力すると、切り替え制御回路９内のＥＸＯＲ素子２１はＨレベルの信号Ａ１を出力する。この信号Ａ１は、メモリ領域１に対応して設けられているワード線デコーダ７へ出力される。一方、インバータ素子２４は、Ｌレベルのアドレス信号を入力し、入力したＬレベルのアドレス信号を反転し、Ｈレベルの信号Ａ２を出力する。この信号Ａ２はメモリ領域２に対応して設けられているワード線デコーダ８へ出力される。
即ち、切り替え制御回路９から出力される信号Ａ１，Ａ２は、同時に“Ｈ”レベルになり、ワード線デコーダ７，８を有効に（活性化）し、メモリ領域１とメモリ領域２のワード線がそれぞれ１本選択される
【００２６】
アドレス信号Ａ１，Ａ２により選択されたワード線とセレクタ４−１，４−２で選択されたビット線の交点に位置するメモリ素子（図４に示すメモリ素子４７）が選択される。次に、センスアンプ５−１，５−２を通して、選択されたメモリ素子内のデータが読み出される
【００２７】メモリ領域１およびメモリ領域２は同一の構成を有するメモリ領域なので、それぞれ対応するセンスアンプ５−１，５−２から、同時に、データが読み出される。
読み出されたメモリ領域１および２のデータは比較回路６内のＥＸＯＲ素子６１へ入力され比較され、両データが一致しているか否かの判定が行われる
【００２８】例えば、メモリ領域１および２から読み出されたデータが同一の値の場合、ＥＸＯＲ素子６１には同一レベルの信号が入力されるので、ＥＸＯＲ素子６１からＬレベルの信号が出力される。
即ち、比較回路６内のＥＸＯＲ素子６１から“Ｌ”レベルの信号が出力される場合、メモリ領域１および２から読み出された両データは値が一致することを意味するので、読み出されたデータは正しいデータであると比較回路６は判断し、メモリ領域２から読み出したデータをフラッシュＥＰＲＯＭの外部へ出力する
【００２９】一方、ＥＸＯＲ素子６１の出力がＨレベルの信号の場合、メモリ領域１および２から読み出された両データは一致しないことを意味するので、読み出されたデータは誤ったデータであると比較回路６は判断し、メモリ領域２から読み出したデータが誤りであることを示すＨレベルの信号を、エラー情報として、ＥＸＯＲ素子６１からＣＰＵ（図示せず）へ出力する。次に、メモリ領域２に対応して設けられているセンスアンプ５−２から出力されたデータおよびＥＸＯＲ素子６１から出力されたＨレベルの信号は、ＥＸＯＲ素子６２へ入力される。そして、ＥＸＯＲ素子６２から出力される信号は、トランスミッションゲート６５を経由し、さらに、ＣＰＵ（図示せず）から送られてくるデータ制御出力信号に基づいて活性化されるトライステートバッファ６６を経由して比較回路６の外部へ出力される。」
　
第４．本願発明と引用発明との対比
１．引用発明の「強誘電体メモリ」、「強誘電体メモリに強誘電体メモリの品種に関する情報」は、各々本願発明の「不揮発性強誘電体ランダムアクセスメモリ（ＦＲＡＭ）」、「データ」に相当しているから、引用発明の「強誘電体メモリに強誘電体メモリの品種に関する情報を記憶する方法」は、本願発明の「不揮発性強誘電体ランダムアクセスメモリ（ＦＲＡＭ）特に、強誘電体メモリ材料が強誘電体ポリマーであるメモリにデータを記憶する方法」に対応しており、両者は、「不揮発性強誘電体ランダムアクセスメモリ（ＦＲＡＭ）にデータを記憶する方法」である点で一致する。
　
２．引用発明の「強誘電体メモリセル（１２２）」は、「ワード線（１２１）とビット線（１２３）との交点に配置された」ものであるから、引用発明においても、本願発明のように「記憶場所はマトリックスの要素として与えられそしてマトリックスのワード及びビットラインを形成する電極を経由してアクセスされ」るものであることは、当業者にとって自明である。
　
３．引用発明の「（ａ）前記強誘電体メモリの品種に関する同一の情報を複数の記憶場所である前記３つの設定モード記憶用メモリセルにそれぞれ記憶するステップ」は、本願発明の「（ａ）前記データの複数の同一のコピーを複数の記憶場所に記憶するステップであって、前記記憶場所は如何なる共通のワードラインも持たない記憶場所である、前記記憶するステップ」に対応しており、両者は、「前記データの複数の同一のコピーを複数の記憶場所に記憶するステップ」である点で一致する。
　
４．引用発明の「誤り訂正回路付き多数決回路」は、本願発明の「メモリ制御論理回路」に相当しているから、引用発明の「（ｂ）前記３つの設定モード記憶用メモリセルが各々接続されているワード線１２１を活性化させて、前記３つの設定モード記憶用メモリセルから読み取った強誘電体メモリの品種に関する情報を誤り訂正回路付き多数決回路へ転送するステップ」は、本願発明の「（ｂ）前記データの前記同一のコピーの少なくとも第１のコピーから成る第１のワードライン全体を読取り、前記第１のワードラインから読取ったデータを前記第１のワードラインの中へ再書込みして戻し、そして前記第１のワードラインから読取ったデータをメモリ制御論理回路へ転送するステップと、　（ｃ）前記データの前記同一のコピーの少なくとも次のコピーから成る次のワードライン全体を読取り、前記次のワードラインから読取ったデータを前記次のワードラインの中へ再書込みして戻し、そして前記次のワードラインから読取ったデータを前記メモリ制御論理回路へ転送するステップと、　（ｄ）前記データの前記同一のコピーから成る前記ワードラインから読取った前記データが前記メモリ制御論理回路へ転送されてしまうまでステップ（ｃ）を繰り返すステップ」に対応しており、両者は、「前記データの前記同一のコピーから成る前記ワードラインから読取った前記データを前記メモリ制御論理回路へ転送するステップ」である点で一致する。
　
５．引用発明の「（ｃ）前記誤り訂正回路付き多数決回路によって、前記３つの設定モード記憶用メモリセルから読み取ったそれぞれの強誘電体メモリの品種に関する情報の多数決を取ることによって、前記強誘電体メモリの品種に関する情報の誤りを訂正するステップ」は、本願発明の「前記データの前記複数の同一のコピーのコピーから成る前記ワードラインから読取った前記データを、前記メモリ制御論理回路においてビットについて比較することにより、または、誤り訂正コード（ＥＣＣ）を前記データと共に含めることにより、如何なるビット誤りをも検出するステップ」に相当する。
　
６．引用発明の「（ｄ）ビット誤りがステップ（ｃ）において検出された時は、訂正された強誘電体メモリの品種に関する情報を、ビット誤りを保持する前記設定モード記憶用メモリセルに書込むステップ」は、本願発明の「（ｆ）ビット誤りがステップ（ｅ）において検出された時は、訂正されたデータを、ビット誤りを保持する前記記憶場所におけるメモリセルへ書込むステップ」に相当する。
　
７．以上を総合すると、本願発明と引用発明とは、
　「不揮発性強誘電体ランダムアクセスメモリ（ＦＲＡＭ）にデータを記憶する方法であって、記憶場所はマトリックスの要素として与えられそしてマトリックスのワード及びビットラインを形成する電極を経由してアクセスされるこの方法は、
　前記データの複数の同一のコピーを複数の記憶場所に記憶するステップと、
　前記データの前記同一のコピーから成る前記ワードラインから読取った前記データを前記メモリ制御論理回路へ転送するステップと、
　（ｅ）前記データの前記複数の同一のコピーのコピーから成る前記ワードラインから読取った前記データを、前記メモリ制御論理回路においてビットについて比較することにより、または、誤り訂正コード（ＥＣＣ）を前記データと共に含めることにより、如何なるビット誤りをも検出するステップと、そして
　（ｆ）ビット誤りがステップ（ｅ）において検出された時は、訂正されたデータを、ビット誤りを保持する前記記憶場所におけるメモリセルへ書込むステップとを有する連続するステップにより特徴付けられるデータを記憶する方法。」
　
　である点で一致し、次の点で相違する。
（相違点１）
　本願発明は、「不揮発性強誘電体ランダムアクセスメモリ（ＦＲＡＭ）」が「特に、強誘電体メモリ材料が強誘電体ポリマーであるメモリ」であるのに対して、引用発明は、そのような特定がなされていない点。
　
（相違点２）
　本願発明は、「記憶場所に対する破壊読出し動作に続き再書き込み動作が行なわれる」のに対して、引用発明は、そのような特定がなされていない点。
　
（相違点３）
　「前記データの複数の同一のコピーを複数の記憶場所に記憶するステップ」が、本願発明では、「前記記憶場所は如何なる共通のワードラインも持たない記憶場所である」という特定がなされているのに対して、引用発明では、そのような特定がなされていない点。
　
（相違点４）
　「前記データの前記同一のコピーから成る前記ワードラインから読取った前記データを前記メモリ制御論理回路へ転送ステップ」が、本願発明では、「（ａ）前記データの複数の同一のコピーを複数の記憶場所に記憶するステップであって、前記記憶場所は如何なる共通のワードラインも持たない記憶場所である、前記記憶するステップと、　（ｂ）前記データの前記同一のコピーの少なくとも第１のコピーから成る第１のワードライン全体を読取り、前記第１のワードラインから読取ったデータを前記第１のワードラインの中へ再書込みして戻し、そして前記第１のワードラインから読取ったデータをメモリ制御論理回路へ転送するステップと、　（ｃ）前記データの前記同一のコピーの少なくとも次のコピーから成る次のワードライン全体を読取り、前記次のワードラインから読取ったデータを前記次のワードラインの中へ再書込みして戻し、そして前記次のワードラインから読取ったデータを前記メモリ制御論理回路へ転送するステップと、　（ｄ）前記データの前記同一のコピーから成る前記ワードラインから読取った前記データが前記メモリ制御論理回路へ転送されてしまうまでステップ（ｃ）を繰り返すステップ」であるのに対して、引用発明では、「（ｂ）前記３つの設定モード記憶用メモリセルが各々接続されているワード線１２１を活性化させて、前記３つの設定モード記憶用メモリセルから読み取った強誘電体メモリの品種に関する情報を誤り訂正回路付き多数決回路へ転送するステップ」である点。
　
第５．相違点についての当審の判断
１．相違点１について
　一般に、強誘電体メモリの材料として、強誘電体ポリマーを使用することは、例えば、本願の優先権主張の日前に日本国内において頒布された下記の周知文献１及び２に記載されているように当業者における周知技術である。
（１）周知文献１：特表２００１−５１５２５６号公報
　「【０００１】
  本発明は、特に、能動または受動電気的アドレス指定によってデータの処理および／または記憶を行うための強電体データ処理装置に関する。この強電体データ処理装置は、強電体物質の薄膜の形態のデータ搬送媒体を備え、この強電体物質は、電界の印可により、無秩序状態から極性状態の一方へ、または第１の極性状態から第２の極性状態もしくはその逆へと切り替えられることによって、第１または第２の極性状態を達成することができる。強電体物質は、論理素子を備える。また、論理素子に割り当てられた極性状態が、この論理素子の論理値を表す。」
　「【０００４】
上述のように、データ搬送媒体は、薄膜の形態の強電体物質である。かかる強電体の薄膜は、無機、セラミック物質、ポリマーまたは液晶のいずれかとすることができるが、以前から公知であり、
　
（２）周知文献２：特開２００１−２９１８４２号公報
　「【０００１】
【発明の属する技術分野】本発明は強誘電体メモリのメモリセル構造に関し、特に、スタック型メモリセルのメモリセルの構造及びその製造方法に関する。」
　「【００１３】まず、図１（ａ）に示すように、メモリセルのキャパシタアレイを形成するために、原盤１１及び１２が用意される。これ等の原盤には、キャパシタアレイの誘電体のパターンがエッチングされており、両原盤によって強誘電体材料（あるいは前駆体）１３を挟持し、必要に応じて圧縮することによってパターンが転写される。原盤１１及び１２の製造工程については、後述する。
【００１４】
強誘電体材料１３としては、
有機高分子系強誘電体等を使用可能である
　
　したがって、引用発明において、「強誘電体メモリ」を本願発明のように「強誘電体ポリマー」で構成することは、当業者が容易になし得たことである。
　したがって、相違点１は当業者が容易になし得た範囲に含まれる程度のものである。
　
２．相違点２について
　一般に、強誘電体メモリにおいて、読み込みの際に、データの読み出しを破壊読み出しで行い、この破壊読み出し後に続いてデータの再書き込み動作を行う構成とすることは、例えば、本願の優先権主張の日前に日本国内において頒布された下記の周知文献３及び４に記載されているように当業者における周知技術である。
（１）周知文献３：特開平２−１９８０９４号公報
　「強誘電体メモリの動作方法は、既述したように一度読み出しの動作を行なうと書き込みによる強誘電体コンデンサの残留分極はその方向に関係なく読み出しのために印加された電圧と同方向に向く。
これによって、書き込まれていた情報を判別するが、これに伴って蓄積されていた情報も失われる。かかる読み出し方法は、破壊読み出しと呼ばれている。一度破壊された情報をメモリセルに残しておくためには、読み出された情報を判別した後、再び同じ情報をメモリセルの強誘電体コンデンサに書き込む必要がある。
　
（２）周知文献４：特開２００１−２５０３７５号公報
　「【０００３】
【発明が解決しようとする課題】各種半導体メモリにおいては、メモリセルアレイの特定領域の書き換え（書き込みや消去）を禁止するプロテクト機能を持たせることがしばしば行われる。強誘電体メモリにおいても同様のプロテクト機能を持たせることが望まれる。
しかし、強誘電体メモリの場合、データ読み出しは破壊読み出しであり、再書き込み動作が必要である。
　
　したがって、引用発明において、引用発明の「強誘電体メモリセル（１２２）」に記憶されている「強誘電体メモリの品種に関する情報」の読み出しを破壊読出し動作で行い、この破壊読み出しに続き再書き込み動作を行う構成とすること、すなわち、本願発明のように、「記憶場所に対する破壊読出し動作に続き再書き込み動作が行なわれる」構成とすることは、当業者が容易になし得たことである。
　したがって、相違点２は当業者が容易になし得た範囲に含まれる程度のものである。
　
３．相違点３について
　上記引用例２には、「【００２３】次に動作について説明する。図１に示す実施の形態１の半導体不揮発性記憶装置としてのフラッシュＥＰＲＯＭのメモリ領域２には、ユーザのプログラムデータを記憶させ、メモリ領域３には、メモリ領域２と同一のプログラムデータを記憶させておく。　【００２４】そして、メモリ領域２のデータを外部へ読み出す場合に、データの信頼性を高くしたい場合には、ＣＰＵ（図示せず）等の制御手段が、Ｈレベルのモード制御信号を生成し、生成したＨレベルのモード制御信号を切り替え制御回路９へ出力する。　【００２５】切り替え制御回路９がＨレベルのモード制御信号を入力し、メモリ領域２を選択するＬレベルのアドレス信号を入力すると、切り替え制御回路９内のＥＸＯＲ素子２１はＨレベルの信号Ａ１を出力する。この信号Ａ１は、メモリ領域１に対応して設けられているワード線デコーダ７へ出力される。一方、インバータ素子２４は、Ｌレベルのアドレス信号を入力し、入力したＬレベルのアドレス信号を反転し、Ｈレベルの信号Ａ２を出力する。この信号Ａ２はメモリ領域２に対応して設けられているワード線デコーダ８へ出力される。即ち、切り替え制御回路９から出力される信号Ａ１，Ａ２は、同時に“Ｈ”レベルになり、ワード線デコーダ７，８を有効に（活性化）し、メモリ領域１とメモリ領域２のワード線がそれぞれ１本選択される。」と記載されており、半導体不揮発性記憶装置において、信頼性を高めるために同一データを複数の記憶場所に記憶させるに当たり、各々異なるワード線を有する記憶場所に記憶する構成とする発明が記載されているものと認められる。
　そして、引用発明と引用例２に記載された発明とは、共に半導体不揮発性記憶装置という共通の技術分野に属するとともに、信頼性を高くするという共通の技術課題を有するものであるから、引用発明と引用例２に記載された発明とを組み合わせ、引用発明の「（ａ）前記強誘電体メモリの品種に関する同一の情報を複数の記憶場所である前記３つの設定モード記憶用メモリセルにそれぞれ記憶するステップ」において、各「設定モード記憶用メモリセル」のワード線を各々異なるようにすること、すなわち、本願発明のように、「（ａ）前記データの３つの同一のコピーを３つの記憶場所に記憶するステップであって、前記記憶場所は如何なる共通のワードラインも持たない記憶場所である、前記記憶するステップ」とすることは、当業者が容易になし得たことである。
　したがって、相違点３は当業者が容易になし得た範囲に含まれる程度のものである。
　
４．相違点４について
（１）相違点４の整理
　相違点は、以下のように整理できるので、その各々について検討する。
（１−１）相違点４−１
　本願発明は、「データ」を読み取る際に、「ワードライン全体」の読み取りを行い、読み取りの都度、ワードラインから読み取ったデータを当該ワードラインの中へ再書き込みして戻しているのに対して、引用発明は「強誘電体メモリの品種に関する情報」を読み取る際に、そのようなことが特定されていない点。
　
（１−２）相違点４−２
　「前記データの前記同一のコピーから成る前記ワードラインから読取った前記データを前記メモリ制御論理回路へ転送」するに際し、本願発明では、（ｂ）〜（ｄ）までのステップを繰り返すことにより実現している、すなわち、まず、「第１のワードラインから読取ったデータ」を転送し、次いで、「次のワードラインから読取ったデータ」を転送し、コピーを持つ全ワードラインを読み取るまでそれを繰り返すことにより実現しているのに対して、引用発明では、「前記３つの設定モード記憶用メモリセルから読み取った強誘電体メモリの品種に関する情報を誤り訂正回路付き多数決回路へ転送するステップ」が、本願発明のような繰り返しの手順で行われることが特定されていない点。
　
（２）相違点４−１について
　一般に、不揮発性メモリを含むメモリ全般において、データを読み取る際に、ワードライン全体の読み取りを行うこと、すなわち、ワードライン単位で一括してデータの読み取りを行うことは、例えば、本願の優先権主張の日前に頒布された下記の周知文献５及び６に記載されているように当業者における周知技術である。
（２−１）周知文献５：特開平１０−１４４８０７号公報
　「【０００１】
【発明の属する技術分野】本発明は、電気的に書き換え可能な不揮発性メモリ、例えば、フラッシュＥＥＰＲＯＭなどの不揮発性半導体記憶装置に関するものである。」
　「【０００９】消去は、ワード線単位で行われ、選択したワード線に正電圧（例えば、１２Ｖ）、非選択ワード線を０Ｖとすることによりワード線単位で行われる。書き込みは、選択ワード線に負電圧（例えば、−７Ｖ）を印加し、データ書き込みを行う（“０”状態）ビット線には電源電圧ＶＣＣ、例えば、３．３Ｖの電圧、書き込みを行わない（“１”状態）ビット線には０Ｖの電圧を印加し、選択したワード線に対して一括して行う。
読み出し動作もワード線を選択することにより、ワード線単位で一括して行われる。例えば、選択されたワード線に電源電圧Ｖ
ＣＣ
、例えば、３．３Ｖの電圧、非選択ワード線に０Ｖの電圧を印加し、メモリセルの導通、非導通によりデータを判別する。
　
（２−２）周知文献６：特開平１０−１１９８４号公報
　「【０００２】
【従来の技術】従来、ＥＰＲＯＭ、フラッシュメモリ等の半導体不揮発性記憶装置においては、１個のメモリトランジスタに１ビットのデジタルデータを記録する１値型のメモリセル構造が通常である。しかし、最近の半導体不揮発性記憶装置の大容量化の要望にともない、１個のメモリトランジスタに少なくとも２ビット以上のデジタルデータを記録する、いわゆる、多値型の半導体不揮発性記憶装置が要望されている。
【０００３】図５（ａ）、図５（ｂ）は、それぞれＮＡＮＤ型、ＤＩＮＯＲ型フラッシュメモリにおける、メモリアレイ構造を示す図である。
これらの半導体不揮発性記憶装置は、選択するワード線に接続された各メモリトランジスタ一括にページ読み出しおよびページプログラムを行う半導体不揮発性記憶装置である
　
　したがって、引用発明において、当該周知技術を適用し、本願発明のように、「ワードライン全体」の読み取りを行う構成とすることは、当業者が容易になし得たことである。
　また、読み取りの都度、ワードラインから読み取ったデータを当該ワードラインの中へ再書き込みして戻すことは、上記２．において検討したとおり当業者における周知技術であるから、引用発明に対して当該周知技術を適用し、本願発明のように、ワードラインから読み取ったデータを当該ワードラインの中へ書き戻す構成とすることも、当業者が容易になし得たことである。
　したがって、引用発明において、本願発明のように、「データ」を読み取る際に、「ワードライン全体」の読み取りを行い、読み取りの都度、ワードラインから読み取ったデータを当該ワードラインの中へ書き戻す構成とすることは当業者が容易になし得たことであるから、相違点４−１は当業者が容易になし得た範囲に含まれる程度のものである。
　
（３）相違点４−２について
　一般に、メモリにおいて、記憶されている複数のデータを読み取って他の場所へ転送するためには、各データを一つずつ読み取って他の場所へ転送するという手順を、全てのデータが転送されるまで繰り返すことが必要であることは、当業者にとって自明である。
　したがって、引用発明の「前記３つの設定モード記憶用メモリセルから読み取った強誘電体メモリの品種に関する情報を誤り訂正回路付き多数決回路へ転送するステップ」においても、各「強誘電体メモリの品種に関する情報」を一つずつ読み取って、「誤り訂正回路付き多数決回路へ転送する」へ転送するという手順を、全ての「強誘電体メモリの品種に関する情報」が転送されるまで繰り返すこと、すなわち、本願発明のように、まず、「第１のワードラインから読取ったデータ」を転送し、次いで、「次のワードラインから読取ったデータ」を転送し、コピーを持つ全ワードラインを読み取るまでそれを繰り返すことが行われているものと認められるから、相違点４−２は実質的なものではない。
　また、仮に、引用発明の「前記３つの設定モード記憶用メモリセルから読み取った強誘電体メモリの品種に関する情報を誤り訂正回路付き多数決回路へ転送するステップ」において、各「強誘電体メモリの品種に関する情報」を一つずつ読み取って、「誤り訂正回路付き多数決回路へ転送する」へ転送するという手順を、全ての「強誘電体メモリの品種に関する情報」が転送されるまで繰り返すことが行われているとまではいえないものであったとしても、それ以外の手法を採用するとすれば、３つのデータを同時に読み出して転送する等の特別な工夫が必要となることが明らかであるから、引用発明の「前記３つの設定モード記憶用メモリセルから読み取った強誘電体メモリの品種に関する情報を誤り訂正回路付き多数決回路へ転送するステップ」において、各「強誘電体メモリの品種に関する情報」を一つずつ読み取って、「誤り訂正回路付き多数決回路へ転送する」へ転送するという手順を、全ての「強誘電体メモリの品種に関する情報」が転送されるまで繰り返すという手法を採用すること、すなわち、本願発明のように、まず、「第１のワードラインから読取ったデータ」を転送し、次いで、「次のワードラインから読取ったデータ」を転送し、コピーを持つ全ワードラインを読み取るまでそれを繰り返すという手法を採用することは、当業者が容易に想到し得たことである。
　したがって、相違点４−２は実質的なものではなく、また、仮に実質的なものではないとまではいえないものであったとしても、当業者が容易になし得た範囲に含まれる程度のものである。
　
　以上のとおりであるから、本願発明は、周知技術を勘案することにより、引用発明及び引用例２に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は特許法第２９条第２項の規定により特許を受けることができない。
　
第６．むすび
　以上検討したとおり、本願発明は、特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、上記結論のとおり審決する。