(57)【要約】  単位回路１を多段接続してシフトレジスタを構成する。出力トランジスタＴｒ１は、ゲート電位に応じて、クロック信号ＣＫＡを出力するか否かを切り替える。初期化トランジスタＴｒａのドレイン端子をＴｒ１のゲート端子に接続し、ソース端子を出力端子ＯＵＴまたはクロック端子ＣＫＡに接続する。Ｔｒａのソース端子を初期時にはローレベル電位を有し、かつ、ハイレベル電位を有するクロック信号を出力するときにはクロック信号と同じレベルの電位を有する節点に接続する。これにより、ハイレベル電位を有するクロック信号を出力するときに、Ｔｒａのソース−ドレイン間に高電圧が印加されることを防止し、初期化トランジスタの劣化や破壊を防止する。
2014148171.tif 000002
【特許請求の範囲】
【請求項１】
複数の単位回路を多段接続した構成を有するシフトレジスタであって、
前記単位回路は、
第１導通端子がクロック信号を入力するためのクロック端子に接続され、第２導通端子が前記クロック信号を出力するための出力端子に接続された出力トランジスタと、
前記出力トランジスタの制御端子にオン電位とオフ電位を切り換えて印加する出力制御部と、
第１導通端子が前記出力トランジスタの制御端子に接続され、制御端子に初期化信号が与えられた初期化トランジスタとを備え、
前記初期化トランジスタの第２導通端子は、初期化時にはオフ電位を有し、かつ、前記出力端子からオン電位を有するクロック信号が出力されるときには前記クロック信号と同じレベルのオン電位を有する節点に接続されていることを特徴とする、シフトレジスタ。
【請求項２】
複数の単位回路を多段接続した構成を有するシフトレジスタであって、
前記単位回路は、
第１導通端子がクロック信号を入力するためのクロック端子に接続され、第２導通端子が前記クロック信号を出力するための出力端子に接続された出力トランジスタと、
第１導通端子が第１節点に接続され、第２導通端子が前記出力トランジスタの制御端子に接続され、制御端子にオン電位が固定的に印加された耐圧用トランジスタと、
前記第１節点にオン電位とオフ電位を切り換えて印加する出力制御部と、
第１導通端子が前記第１節点または前記出力トランジスタの制御端子に接続され、制御端子に初期化信号が与えられた初期化トランジスタとを備え、
前記初期化トランジスタの第２導通端子は、初期化時にはオフ電位を有し、かつ、前記出力端子からオン電位を有するクロック信号が出力されるときには前記クロック信号と同じレベルのオン電位を有する節点に接続されていることを特徴とする、シフトレジスタ。
【請求項３】
前記初期化トランジスタの第２導通端子は、前記出力端子に接続されていることを特徴とする、請求項１または２に記載のシフトレジスタ。
【請求項４】
前記単位回路は、第１導通端子が前記出力端子に接続され、第２導通端子にオフ電位が固定的に印加され、制御端子に前記初期化信号が与えられた出力初期化トランジスタをさらに含むことを特徴とする、請求項３に記載のシフトレジスタ。
【請求項５】
前記初期化トランジスタの第２導通端子は、前記クロック端子に接続されていることを特徴とする、請求項１または２に記載のシフトレジスタ。
【請求項６】
前記出力制御部は、
第１導通端子に前記単位回路に対する入力信号が与えられ、第２導通端子が前記出力トランジスタの制御端子に接続されたセットトランジスタと、
前記セットトランジスタの制御端子にオン電位とオフ電位を切り換えて印加するセット制御部と、
第１導通端子が前記セットトランジスタの制御端子に接続され、制御端子に前記初期化信号が与えられた第２初期化トランジスタとを含み、
前記第２初期化トランジスタの第２導通端子は、初期化時にはオフ電位を有し、かつ、前記出力トランジスタの制御端子にオン電位が印加される期間の少なくとも一部で前記出力トランジスタの制御端子と同じレベルのオン電位を有する節点に接続されていることを特徴とする、請求項１に記載のシフトレジスタ。
【請求項７】
前記出力制御部は、
第１導通端子に前記単位回路に対する入力信号が与えられ、第２導通端子が前記第１節点に接続されたセットトランジスタと、
前記セットトランジスタの制御端子にオン電位とオフ電位を切り換えて印加するセット制御部と、
第１導通端子が前記セットトランジスタの制御端子に接続され、制御端子に前記初期化信号が与えられた第２初期化トランジスタとを含み、
前記第２初期化トランジスタの第２導通端子は、初期化時にはオフ電位を有し、かつ、前記第１節点にオン電位が印加される期間の少なくとも一部で前記第１節点と同じレベルのオン電位を有する節点に接続されていることを特徴とする、請求項２に記載のシフトレジスタ。
【請求項８】
前記第２初期化トランジスタの第２導通端子は、前記単位回路に対する第２入力信号を入力するための第２入力端子に接続されていることを特徴とする、請求項６または７に記載のシフトレジスタ。
【請求項９】
互いに平行に配置された複数の走査線と、
前記走査線と直交するように互いに平行に配置された複数のデータ線と、
前記走査線および前記データ線の交点に対応して配置された複数の画素回路と、
前記走査線を駆動する走査線駆動回路として、請求項１または２に記載のシフトレジスタとを備えた、表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタに関し、特に、表示装置の駆動回路などに好適に使用されるシフトレジスタに関する。
【背景技術】
【０００２】
アクティブマトリクス型の表示装置は、２次元状に配置された画素回路を行単位で選択し、選択した画素回路に表示データに応じた電圧を書き込むことにより、画像を表示する。画素回路を行単位で選択するためには、走査線駆動回路として、クロック信号に基づき出力信号を順にシフトするシフトレジスタが用いられる。また、点順次駆動を行う表示装置では、データ線駆動回路の内部に同様のシフトレジスタが設けられる。【０００３】
液晶表示装置などでは、画素回路内のＴＦＴ（Thin Film Transistor）を形成するための製造プロセスを用いて、画素回路の駆動回路を画素回路と一体に形成することがある。この場合には、製造コストを削減するために、シフトレジスタを含む駆動回路をＴＦＴと同じ導電型のトランジスタで形成することが好ましい。【０００４】
シフトレジスタについては、従来から各種の回路が提案されている。図６３は、特許文献１に記載されたシフトレジスタの構成を示すブロック図である。図６３に示すシフトレジスタは、図６４に示す単位回路９１を多段接続して構成され、図６５に示すタイミングチャートに従い動作する。このシフトレジスタでは、ブートストラップ方式が採用されている。以下、トランジスタの閾値電圧をＶｔｈ、ハイレベル電位をＶＤＤとする。【０００５】
単位回路９１には、入力信号ＩＮとして、前段の単位回路９１の出力信号ＯＵＴ（または、スタートパルスＳＴ）が与えられる。入力信号ＩＮがハイレベルになると、トランジスタＱ２がオンし、節点Ｎ１の電位は（ＶＤＤ−Ｖｔｈ）まで上昇する。次にクロック信号ＣＫがローレベルからハイレベルに変化すると、トランジスタＱ１のゲート−チャネル間の容量および容量Ｃ１によって、節点Ｎ１の電位は突き上げられて（ＶＤＤ−Ｖｔｈ＋α）まで上昇する（ただし、αはクロック信号ＣＫの振幅にほぼ等しい）。通常はＶＤＤ−Ｖｔｈ＋α＞ＶＤＤ＋Ｖｔｈが成立するので、クロック信号ＣＫがトランジスタＱ１を通過するときに、クロック信号ＣＫのハイレベル電位はトランジスタＱ１の閾値電圧分だけ低下しない。したがって、閾値落ちのないハイレベル電位ＶＤＤを出力信号ＯＵＴとして出力することができる。また、出力信号ＯＵＴのハイレベル期間では、トランジスタＱ１のゲート−ソース間の電圧は（ＶＤＤ−Ｖｔｈ＋α）−ＶＤＤ＝α−Ｖｔｈになる。トランジスタＱ１のゲート端子にクロック信号ＣＫのハイレベル電位よりも十分に高い電位を与えることにより、出力信号ＯＵＴのなまりを小さくすることができる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２００９／３４７５０号
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ここで、上記従来のシフトレジスタを非アクティブ状態に初期化することを考える。初期化を行うためには、単位回路９１に対して図６６に示すトランジスタＱ３、Ｑ４を追加すればよい。トランジスタＱ３、Ｑ４のゲート端子にハイレベルの初期化信号ＩＮＩＴを与えることにより、シフトレジスタを非アクティブ状態に初期化することができる。【０００８】
しかしながら、上述したように、節点Ｎ１の電位は、突き上げによって最高で（ＶＤＤ−Ｖｔｈ＋α）になる。一方、トランジスタＱ３のソース電位はゼロであるので、トランジスタＱ３のソース−ドレイン間の電圧は最高で（ＶＤＤ−Ｖｔｈ＋α）になる。トランジスタのソース−ドレイン間にこのような高電圧を印加すると、トランジスタの劣化や破壊が起こることがある。この問題を解決する方法として、トランジスタＱ３としてデュアルゲートトランジスタを用いる方法や、トランジスタＱ３のＬ長を長くする方法が考えられる。しかし、これらの方法には、シフトレジスタのレイアウト面積が増大するという問題がある。【０００９】
それ故に、本発明は、従来とは異なる方法で、初期化トランジスタの劣化や破壊を防止したシフトレジスタを提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の第１の局面は、複数の単位回路を多段接続した構成を有するシフトレジスタであって、
前記単位回路は、
第１導通端子がクロック信号を入力するためのクロック端子に接続され、第２導通端子が前記クロック信号を出力するための出力端子に接続された出力トランジスタと、
前記出力トランジスタの制御端子にオン電位とオフ電位を切り換えて印加する出力制御部と、
第１導通端子が前記出力トランジスタの制御端子に接続され、制御端子に初期化信号が与えられた初期化トランジスタとを備え、
前記初期化トランジスタの第２導通端子は、初期化時にはオフ電位を有し、かつ、前記出力端子からオン電位を有するクロック信号が出力されるときには前記クロック信号と同じレベルのオン電位を有する節点に接続されていることを特徴とする。【００１１】
本発明の第２の局面は、複数の単位回路を多段接続した構成を有するシフトレジスタであって、
前記単位回路は、
第１導通端子がクロック信号を入力するためのクロック端子に接続され、第２導通端子が前記クロック信号を出力するための出力端子に接続された出力トランジスタと、
第１導通端子が第１節点に接続され、第２導通端子が前記出力トランジスタの制御端子に接続され、制御端子にオン電位が固定的に印加された耐圧用トランジスタと、
前記第１節点にオン電位とオフ電位を切り換えて印加する出力制御部と、
第１導通端子が前記第１節点または前記出力トランジスタの制御端子に接続され、制御端子に初期化信号が与えられた初期化トランジスタとを備え、
前記初期化トランジスタの第２導通端子は、初期化時にはオフ電位を有し、かつ、前記出力端子からオン電位を有するクロック信号が出力されるときには前記クロック信号と同じレベルのオン電位を有する節点に接続されていることを特徴とする。【００１２】
本発明の第３の局面は、本発明の第１または第２の局面において、
前記初期化トランジスタの第２導通端子は、前記出力端子に接続されていることを特徴とする。【００１３】
本発明の第４の局面は、本発明の第３の局面において、
前記単位回路は、第１導通端子が前記出力端子に接続され、第２導通端子にオフ電位が固定的に印加され、制御端子に前記初期化信号が与えられた出力初期化トランジスタをさらに含むことを特徴とする。【００１４】
本発明の第５の局面は、本発明の第１または第２の局面において、
前記初期化トランジスタの第２導通端子は、前記クロック端子に接続されていることを特徴とする。【００１５】
本発明の第６の局面は、本発明の第１の局面において、
前記出力制御部は、
第１導通端子に前記単位回路に対する入力信号が与えられ、第２導通端子が前記出力トランジスタの制御端子に接続されたセットトランジスタと、
前記セットトランジスタの制御端子にオン電位とオフ電位を切り換えて印加するセット制御部と、
第１導通端子が前記セットトランジスタの制御端子に接続され、制御端子に前記初期化信号が与えられた第２初期化トランジスタとを含み、
前記第２初期化トランジスタの第２導通端子は、初期化時にはオフ電位を有し、かつ、前記出力トランジスタの制御端子にオン電位が印加される期間の少なくとも一部で前記出力トランジスタの制御端子と同じレベルのオン電位を有する節点に接続されていることを特徴とする。【００１６】
本発明の第７の局面は、本発明の第２の局面において、
前記出力制御部は、
第１導通端子に前記単位回路に対する入力信号が与えられ、第２導通端子が前記第１節点に接続されたセットトランジスタと、
前記セットトランジスタの制御端子にオン電位とオフ電位を切り換えて印加するセット制御部と、
第１導通端子が前記セットトランジスタの制御端子に接続され、制御端子に前記初期化信号が与えられた第２初期化トランジスタとを含み、
前記第２初期化トランジスタの第２導通端子は、初期化時にはオフ電位を有し、かつ、前記第１節点にオン電位が印加される期間の少なくとも一部で前記第１節点と同じレベルのオン電位を有する節点に接続されていることを特徴とする。【００１７】
本発明の第８の局面は、本発明の第６または第７の局面において、
前記第２初期化トランジスタの第２導通端子は、前記単位回路に対する第２入力信号を入力するための第２入力端子に接続されていることを特徴とする。【００１８】
本発明の第９の局面は、表示装置であって、
互いに平行に配置された複数の走査線と、
前記走査線と直交するように互いに平行に配置された複数のデータ線と、
前記走査線および前記データ線の交点に対応して配置された複数の画素回路と、
前記走査線を駆動する走査線駆動回路として、第１または第２の発明に係るシフトレジスタとを備える。
【発明の効果】
【００１９】
本発明の第１または第２の局面によれば、初期化トランジスタの第２導通端子を、初期化時にはオフ電位を有し、かつ、オン電位を有するクロック信号を出力するときにはクロック信号と同じレベルのオン電位を有する節点に接続することにより、初期化時に出力トランジスタをオフ状態に制御し、シフトレジスタの状態と出力信号を初期化することができる。また、オン電位を有するクロック信号を出力するときでも、初期化トランジスタの導通端子間にトランジスタの駆動電圧を超える高電圧は印加されない。したがって、動作時に初期化トランジスタの導通端子間に高電圧を印加することなく、シフトレジスタの初期化を行うことができる。【００２０】
本発明の第２の局面によれば、耐圧用トランジスタの作用により、オン電位を有するクロック信号を出力するときに、第１節点の電位は出力制御部によって印加されたオン電位から変化しない。したがって、第１節点に接続されたトランジスタの端子間に高電圧を印加することを防止することができる。【００２１】
本発明の第３の局面によれば、初期化時に出力端子の電位をオフ電位に制御することにより、出力トランジスタをオフ状態に制御し、シフトレジスタの状態と出力信号を初期化することができる。また、初期化トランジスタの第２導通端子は出力されるクロック信号と常に同じ電位を有するので、オン電位を有するクロック信号を出力するときでも、初期化トランジスタの導通端子間に高電圧は印加されない。したがって、動作時に初期化トランジスタの導通端子間に高電圧を印加することなく、初期化を行うことができる。【００２２】
本発明の第４の局面によれば、出力初期化トランジスタを設けることにより、初期化時に出力端子の電位をオフ電位に制御することができる。【００２３】
本発明の第５の局面によれば、初期化時にクロック端子の電位をオフ電位に制御することにより、出力トランジスタをオフ状態に制御し、シフトレジスタの状態と出力信号を初期化することができる。また、初期化トランジスタの第２導通端子は入力されるクロック信号と常に同じ電位を有するので、オン電位を有するクロック信号を出力するときでも、初期化トランジスタの導通端子間に高電圧は印加されない。したがって、動作時に初期化トランジスタの導通端子間に高電圧を印加することなく、初期化を行うことができる。【００２４】
本発明の第６の局面によれば、初期化時にはセットトランジスタをオフ状態に制御し、入力信号と出力トランジスタの制御端子を電気的に切り離して、出力トランジスタを確実にオフ状態に制御することができる。また、出力トランジスタの制御端子にオン電位を印加する期間の少なくとも一部で、第２初期化トランジスタの第２導通端子の電位を出力トランジスタの制御端子と同じレベルのオン電位に制御することにより、第２初期化トランジスタの導通端子間に高電圧が印加される時間を短くすることができる。【００２５】
本発明の第７の局面によれば、初期化時にはセットトランジスタをオフ状態に制御し、入力信号と第１節点を電気的に切り離して、出力トランジスタを確実にオフ状態に制御することができる。また、第１節点にオン電位を印加する期間の少なくとも一部で、第２初期化トランジスタの第２導通端子の電位を出力トランジスタの制御端子と同じレベルのオン電位に制御することにより、第２初期化トランジスタの導通端子間に高電圧が印加される時間を短くすることができる。【００２６】
本発明の第８の局面によれば、好適な第２入力信号を用いることにより、第２初期化トランジスタの導通端子間に高電圧が印加される時間を短くすることができる。【００２７】
本発明の第９の局面によれば、上記第１または第２の局面に係るシフトレジスタを走査線駆動回路として用いることにより、動作時に初期化トランジスタの導通端子間に高電圧を印加することなく、走査線駆動回路の初期化を行うことができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施形態に係るシフトレジスタの単位回路の基本構成を示す図である。
【図２】本発明の実施形態に係るシフトレジスタの単位回路の他の基本構成を示す図である。
【図３】第１の実施形態に係るシフトレジスタの構成を示すブロック図である。
【図４】第１の実施形態に係るシフトレジスタの単位回路の回路図である。
【図５】第１の実施形態に係るシフトレジスタの他の単位回路の回路図である。
【図６】第１の実施形態に係るシフトレジスタのタイミングチャートである。
【図７】第１の実施形態に係るシフトレジスタの信号波形図である。
【図８】第２の実施形態に係るシフトレジスタの単位回路の回路図である。
【図９】第２の実施形態に係るシフトレジスタの他の単位回路の回路図である。
【図１０】第３の実施形態に係るシフトレジスタの単位回路の回路図である。
【図１１】第３の実施形態に係るシフトレジスタの他の単位回路の回路図である。
【図１２】第４の実施形態に係るシフトレジスタの単位回路の回路図である。
【図１３】第４の実施形態に係るシフトレジスタの他の単位回路の回路図である。
【図１４】第５の実施形態に係るシフトレジスタの構成を示すブロック図である。
【図１５】第５の実施形態に係るシフトレジスタの単位回路の回路図である。
【図１６】第５の実施形態に係るシフトレジスタの他の単位回路の回路図である。
【図１７】第５の実施形態に係るシフトレジスタのタイミングチャートである。
【図１８】第５の実施形態に係るシフトレジスタの信号波形図である。
【図１９】第６の実施形態に係るシフトレジスタの単位回路の回路図である。
【図２０】第６の実施形態に係るシフトレジスタの他の単位回路の回路図である。
【図２１】第６の実施形態に係るシフトレジスタの信号波形図である。
【図２２】第７の実施形態に係るシフトレジスタの単位回路の回路図である。
【図２３】第７の実施形態に係るシフトレジスタの他の単位回路の回路図である。
【図２４】第７の実施形態に係るシフトレジスタの信号波形図である。
【図２５】第８の実施形態に係るシフトレジスタの構成を示すブロック図である。
【図２６】第８の実施形態に係るシフトレジスタの単位回路の回路図である。
【図２７】第８の実施形態に係るシフトレジスタの他の単位回路の回路図である。
【図２８】第８の実施形態に係るシフトレジスタの逆方向スキャンのときのタイミングチャートである。
【図２９】第８の実施形態に係るシフトレジスタのスキャン切替回路の第１例の回路図である。
【図３０】第８の実施形態に係るシフトレジスタのスキャン切替回路の第２例の回路図である。
【図３１】第８の実施形態に係るシフトレジスタのスキャン切替回路の第３例の回路図である。
【図３２】第９の実施形態に係るシフトレジスタの単位回路の回路図である。
【図３３】第９の実施形態に係るシフトレジスタの他の単位回路の回路図である。
【図３４】第９の実施形態に係るシフトレジスタの信号波形図である。
【図３５】第１０の実施形態に係るシフトレジスタの単位回路の回路図である。
【図３６】第１０の実施形態に係るシフトレジスタの他の単位回路の回路図である。
【図３７】第１０の実施形態に係るシフトレジスタの信号波形図である。
【図３８】第１１の実施形態に係るシフトレジスタの単位回路の回路図である。
【図３９】第１１の実施形態に係るシフトレジスタの他の単位回路の回路図である。
【図４０】第１２の実施形態に係るシフトレジスタの構成を示すブロック図である。
【図４１】第１２の実施形態に係るシフトレジスタの単位回路の回路図である。
【図４２】第１２の実施形態に係るシフトレジスタの他の単位回路の回路図である。
【図４３】第１２の実施形態に係るシフトレジスタの信号波形図である。
【図４４】第１３の実施形態に係るシフトレジスタの単位回路の回路図である。
【図４５】第１３の実施形態に係るシフトレジスタの他の単位回路の回路図である。
【図４６】第１３の実施形態に係るシフトレジスタの信号波形図である。
【図４７】第１４の実施形態に係るシフトレジスタの構成を示すブロック図である。
【図４８】第１４の実施形態に係るシフトレジスタのタイミングチャートである。
【図４９】第１５の実施形態に係るシフトレジスタの構成を示すブロック図である。
【図５０】第１５の実施形態に係るシフトレジスタの単位回路の回路図である。
【図５１】第１５の実施形態に係るシフトレジスタの他の単位回路の回路図である。
【図５２】第１５の実施形態に係るシフトレジスタの信号波形図である。
【図５３】第１５の実施形態の変形例に係るシフトレジスタの構成を示すブロック図である。
【図５４】図５３に示すシフトレジスタのタイミングチャートである。
【図５５】第１６の実施形態に係るシフトレジスタの単位回路の回路図である。
【図５６】第１６の実施形態に係るシフトレジスタの他の単位回路の回路図である。
【図５７】本発明の実施形態に係るシフトレジスタを備えた液晶表示装置の第１の構成例を示すブロック図である。
【図５８】本発明の実施形態に係るシフトレジスタを備えた液晶表示装置の第２の構成例を示すブロック図である。
【図５９】本発明の実施形態に係るシフトレジスタを備えた液晶表示装置の第３の構成例を示すブロック図である。
【図６０】図５９に示す液晶表示装置のタイミングチャートである。
【図６１】本発明の実施形態に係るシフトレジスタを備えた液晶表示装置の第４の構成例を示すブロック図である。
【図６２】図６１に示す液晶表示装置のタイミングチャートである。
【図６３】従来のシフトレジスタの構成を示すブロック図である。
【図６４】従来のシフトレジスタの単位回路の回路図である。
【図６５】従来のシフトレジスタのタイミングチャートである。
【図６６】初期化機能を有する単位回路の回路図である。
【発明を実施するための形態】
【００２９】
以下、図面を参照して、本発明の実施形態に係るシフトレジスタについて説明する。以下の説明では、トランジスタの導通端子がソース端子にもドレイン端子にもなる場合には、一方の導通端子を固定的にソース端子と呼び、他方の導通端子を固定的にドレイン端子と呼ぶ。また、ある端子経由で入力または出力される信号を当該端子と同じ名称で呼ぶ（例えば、クロック端子ＣＫＡ経由で入力される信号をクロック信号ＣＫＡという）。また、ゲート端子に与えたときにトランジスタがオンする電位をオン電位、トランジスタがオフする電位をオフ電位という。例えば、Ｎチャネル型トランジスタについては、ハイレベル電位がオン電位、ローレベル電位がオフ電位である。また、トランジスタの閾値電圧をＶｔｈ、ハイレベル電位をＶＤＤ、ローレベル電位をＶＳＳとする。
【００３０】
なお、以下に示す各トランジスタを直列接続された２個以上のトランジスタで構成してもよい。また、以下に示す各トランジスタをＴＦＴで構成してもよい。特に、ＴＦＴとして、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、および酸素（Ｏ）を主成分とする酸化物半導体であるＩｎＧａＺｎＯｘ（「ＩＧＺＯ」とも呼ばれる）を用いてチャネル層を形成したＩＧＺＯ−ＴＦＴを用いてもよい。
【００３１】
図１および図２は、本発明の実施形態に係るシフトレジスタに含まれる単位回路の基本構成を示す図である。図１に示す単位回路１ａは、トランジスタＴｒ１、Ｔｒａ、および、出力制御部２を含んでいる。トランジスタＴｒ１のドレイン端子はクロック端子ＣＫＡに接続され、トランジスタＴｒ１のソース端子は出力端子ＯＵＴに接続され、トランジスタＴｒ１のゲート端子には出力制御部２の出力が与えられる。トランジスタＴｒａのドレイン端子はトランジスタＴｒ１のゲート端子に接続され、トランジスタＴｒａのソース端子は出力端子ＯＵＴに接続され、トランジスタＴｒａのゲート端子は初期化端子ＩＮＩＴに接続される。トランジスタＴｒ１、Ｔｒａは、それぞれ、出力トランジスタ、および、初期化トランジスタとして機能する。出力制御部２は、トランジスタＴｒ１のゲート端子にハイレベル電位ＶＤＤとローレベル電位ＶＳＳを切り替えて印加する。図２に示す単位回路１ｂは、単位回路１ａについて、トランジスタＴｒａのソース端子の接続先をクロック端子ＣＫＡに変更したものである。
【００３２】
以下、図１および図２に示す基本構成を有する単位回路を多段接続して構成したシフトレジスタについて説明する。以下の各実施形態では、トランジスタＴｒａの第２導通端子を出力端子ＯＵＴに接続した単位回路と、トランジスタＴｒａの第２導通端子をクロック端子ＣＫＡに接続した単位回路とを示す。２種類の単位回路は同様に動作し、どちらの単位回路を備えたシフトレジスタも同じ効果を奏する。そこで、以下では、主に前者の単位回路について説明し、後者の単位回路については説明を省略する。なお、単位回路１ａ、１ｂではトランジスタＴｒ１、Ｔｒ２はＮチャネル型であるとしたが、トランジスタＴｒ１、Ｔｒ２はＰチャネル型でもよい。
【００３３】
（第１の実施形態）
図３は、本発明の第１の実施形態に係るシフトレジスタの構成を示すブロック図である。図３に示すシフトレジスタ１０は、ｎ個（ｎは２以上の整数）の単位回路１１を多段接続して構成されている。単位回路１１は、クロック端子ＣＫＡ、ＣＫＢ、入力端子ＩＮ、初期化端子ＩＮＩＴ、および、出力端子ＯＵＴを有する。シフトレジスタ１０には外部から、スタートパルスＳＴ、２相のクロック信号ＣＫ１、ＣＫ２、および、初期化信号ＩＮＩＴが供給される。初期化信号ＩＮＩＴは、ｎ個の単位回路１１の初期化端子ＩＮＩＴに与えられる。スタートパルスＳＴは、１段目の単位回路１１の入力端子ＩＮに与えられる。クロック信号ＣＫ１は、奇数段目の単位回路１１のクロック端子ＣＫＡと偶数段目の単位回路１１のクロック端子ＣＫＢに与えられる。クロック信号ＣＫ２は、偶数段目の単位回路１１のクロック端子ＣＫＡと奇数段目の単位回路１１のクロック端子ＣＫＢに与えられる。単位回路１１の出力信号ＯＵＴは、出力信号Ｏ１〜Ｏｎとして外部に出力されると共に、次段の単位回路１１の入力端子ＩＮに与えられる。
【００３４】
単位回路１１には、図４に示す単位回路１１ａ、または、図５に示す単位回路１１ｂが用いられる。単位回路１１ａは、５個のＮチャネル型トランジスタＴｒ１〜Ｔｒ３、Ｔｒａ、Ｔｒｂを含んでいる。トランジスタＴｒ１のドレイン端子はクロック端子ＣＫＡに接続され、トランジスタＴｒ１のソース端子は出力端子ＯＵＴに接続される。トランジスタＴｒ２のゲート端子とドレイン端子は入力端子ＩＮに接続され、トランジスタＴｒ２のソース端子はトランジスタＴｒ１のゲート端子とトランジスタＴｒ３のドレイン端子に接続される。トランジスタＴｒ３のソース端子は入力端子ＩＮに接続され、トランジスタＴｒ３のゲート端子はクロック端子ＣＫＢに接続される。トランジスタＴｒａのドレイン端子はトランジスタＴｒ１のゲート端子に接続され、トランジスタＴｒａのソース端子は出力端子ＯＵＴに接続される。トランジスタＴｒｂのドレイン端子は出力端子ＯＵＴに接続され、トランジスタＴｒｂのソース端子にはローレベル電位ＶＳＳが印加される。トランジスタＴｒａ、Ｔｒｂのゲート端子は、初期化端子ＩＮＩＴに接続される。トランジスタＴｒ１、Ｔｒａ、Ｔｒｂは、それぞれ、出力トランジスタ、初期化トランジスタ、および、出力初期化トランジスタとして機能し、トランジスタＴｒ２、Ｔｒ３は出力制御部として機能する。単位回路１１ｂは、単位回路１１ａについて、トランジスタＴｒａのソース端子の接続先をクロック端子ＣＫＡに変更したものである。以下、トランジスタＴｒ１のゲート端子が接続された節点をｎ１という。
【００３５】
図６は、シフトレジスタ１０のタイミングチャートである。図６に示すように、クロック信号ＣＫ１は、所定の周期でハイレベルとローレベルになる。ただし、クロック信号ＣＫ１のハイレベル期間は、クロック信号ＣＫ１のローレベル期間よりも短い。クロック信号ＣＫ２は、クロック信号ＣＫ１を半周期遅延させた信号である。スタートパルスＳＴは、シフト開始時にクロック信号ＣＫ２のハイレベル期間でハイレベルになる。
【００３６】
図７は、シフトレジスタ１０の信号波形図である。なお、単位回路１１ａを備えたシフトレジスタ１０の信号波形図と単位回路１１ｂを備えたシフトレジスタ１０の信号波形図は同じである。以下に示す各実施形態でも、これと同様である。
【００３７】
図７を参照して、単位回路１１の動作を説明する。時刻ｔａより前では、節点ｎ１の電位と出力信号ＯＵＴは不定である。時刻ｔａにおいて、初期化信号ＩＮＩＴはローレベルからハイレベルに変化する。これに伴い、トランジスタＴｒａ、Ｔｒｂはオンする。トランジスタＴｒｂがオンすることにより、出力信号ＯＵＴはローレベルに初期化される。単位回路１１ａでは、トランジスタＴｒａがオンすると、節点ｎ１はトランジスタＴｒａを介して出力端子ＯＵＴに電気的に接続される。このとき出力信号ＯＵＴはローレベルであるので、節点ｎ１の電位はローレベルに初期化される。単位回路１１ｂでは、トランジスタＴｒａがオンすると、節点ｎ１はトランジスタＴｒａを介してクロック端子ＣＫＡに電気的に接続される。初期化時にクロック信号ＣＫ１、ＣＫ２をローレベルに制御することにより、節点ｎ１の電位はローレベルに初期化される。時刻ｔｂにおいて、初期化信号ＩＮＩＴはローレベルに変化する。これに伴い、トランジスタＴｒａ、Ｔｒｂはオフする。
【００３８】
時刻ｔ１より前では、節点ｎ１の電位と出力信号ＯＵＴはローレベルである。時刻ｔ１において、入力信号ＩＮとクロック信号ＣＫＢはローレベルからハイレベルに変化する。これに伴い、トランジスタＴｒ２、Ｔｒ３はオンする。このとき入力端子ＩＮから節点ｎ１に向けて、トランジスタＴｒ２を通過する電流とトランジスタＴｒ３を通過する電流が流れ、節点ｎ１の電位はハイレベルになる（節点ｎ１のチャージ）。節点ｎ１の電位は、（ＶＤＤ−Ｖｔｈ）まで上昇する。節点ｎ１の電位が所定レベルを超えると、トランジスタＴｒ１はオンする。このときクロック信号ＣＫＡはローレベルであるので、トランジスタＴｒ１がオンした後も、出力信号ＯＵＴはローレベルを保つ。時刻ｔ２において、入力信号ＩＮとクロック信号ＣＫＢはローレベルに変化する。これに伴い、トランジスタＴｒ２、Ｔｒ３はオフし、節点ｎ１はフローティング状態になる。トランジスタＴｒ２、Ｔｒ３がオフした後も、節点ｎ１の電位はハイレベルを保ち、トランジスタＴｒ１はオン状態を保つ。
【００３９】
時刻ｔ３において、クロック信号ＣＫＡはローレベルからハイレベルに変化する。これに伴い、時刻ｔ３以降、クロック信号ＣＫＡのハイレベル電位が出力信号ＯＵＴとして出力される。また、出力信号ＯＵＴの電位が上昇すると、トランジスタＴｒ１のゲート−チャネル間の容量によって、節点ｎ１の電位は突き上げられてαだけ（ただし、αはクロック信号ＣＫＡの振幅にほぼ等しい）上昇する（節点ｎ１の突き上げ）。αは、クロック信号ＣＫＡの振幅を（トランジスタＴｒ１のゲート−チャネル間の容量の容量値）／（節点ｎ１に付随するすべての容量の容量値の合計）倍したものである。このとき節点ｎ１の電位は（ＶＤＤ＋Ｖｔｈ）以上になるので、クロック信号ＣＫＡがトランジスタＴｒ１を通過するときに、クロック信号ＣＫＡのハイレベル電位はトランジスタＴｒ１の閾値電圧分だけ低下しない。したがって、閾値落ちのないハイレベル電位ＶＤＤを出力信号ＯＵＴとして出力することができる。時刻ｔ４において、クロック信号ＣＫＡはローレベルに変化する。これに伴い、出力信号ＯＵＴはローレベルに変化する。また、節点ｎ１の突き上げが終了するので、節点ｎ１の電位は（ＶＤＤ−Ｖｔｈ）に下降する。
【００４０】
時刻ｔ５において、クロック信号ＣＫＢはハイレベルに変化する。これに伴い、トランジスタＴｒ３はオンする。このとき入力信号ＩＮはローレベルであるので、節点ｎ１から入力端子ＩＮに向けてトランジスタＴｒ３を通過する電流が流れ、節点ｎ１の電位は下降してローレベルになる（節点ｎ１のディスチャージ）。このように単位回路１１の出力信号ＯＵＴは、入力信号ＩＮがハイレベルとなった後のクロック信号ＣＫＡのハイレベル期間でハイレベルになる。このとき出力信号ＯＵＴの電位は、閾値落ちのないハイレベル電位ＶＤＤになる。
【００４１】
図６に示すように、１段目の単位回路１１の出力信号Ｏ１は、スタートパルスＳＴがハイレベルになった後のクロック信号ＣＫ１のハイレベル期間でハイレベルになる。２段目の単位回路１１の出力信号Ｏ２は、出力信号Ｏ１がハイレベルになった後のクロック信号ＣＫ２のハイレベル期間でハイレベルになる。同様に、単位回路１１の出力信号Ｏｉは、前段の単位回路１１の出力信号Ｏｉ−１がハイレベルになった後のクロック信号ＣＫ１またはＣＫ２のハイレベル期間でハイレベルになる。したがって、シフトレジスタ１０の出力信号Ｏ１〜Ｏｎは、クロック信号ＣＫ１の半周期ずつ遅れて昇順に（Ｏ１、Ｏ２、…、Ｏｎの順に）ハイレベルになる。
【００４２】
単位回路１１ａでは動作時に、節点ｎ１の電位は、突き上げによって最高で（ＶＤＤ−Ｖｔｈ＋α）になる。節点ｎ１の突き上げ期間では、出力信号ＯＵＴの電位はＶＤＤであるので、トランジスタＴｒａのソース−ドレイン間には電圧（α−Ｖｔｈ）が印加される。αは最大でもクロック信号ＣＫＡの振幅にしかならないので、この電圧はトランジスタの駆動電圧よりも低い。したがって、単位回路１１ａを備えたシフトレジスタ１０によれば、動作時にトランジスタＴｒａのソース−ドレイン間に高電圧を印加することなく、初期化を行うことができる。
【００４３】
単位回路１１ｂでも動作時に、節点ｎ１の電位は、突き上げによって最高で（ＶＤＤ−Ｖｔｈ＋α）になる。節点ｎ１の突き上げ期間では、クロック信号ＣＫＡの電位はＶＤＤであるので、トランジスタＴｒａのソース−ドレイン間には電圧（α−Ｖｔｈ）が印加され。したがって、単位回路１１ｂを備えたシフトレジスタ１０によれば、単位回路１１ａを備えたシフトレジスタ１０と同様に、動作時にトランジスタＴｒａのソース−ドレイン間に高電圧を印加することなく、初期化を行うことができる。
【００４４】
なお、単位回路１１では、節点ｎ１の突き上げ期間では、トランジスタＴｒａのゲート−ドレイン間に高電圧（ＶＤＤ−Ｖｔｈ＋α−ＶＳＳ）が印加される。しかし、トランジスタのゲート−ドレイン間に高電圧を印加したときには、トランジスタのソース−ドレイン間に高電圧を印加したときほど、トランジスタの劣化や破壊は起こらない。したがって、本実施形態に係るシフトレジスタ１０によれば、トランジスタＴｒａのゲート−ドレイン間に高電圧が印加されるものの、有効な耐圧対策を行うことができる。
【００４５】
このように単位回路１１ａは、第１導通端子がクロック端子ＣＫＡに接続され、第２導通端子が出力端子ＯＵＴに接続された出力トランジスタＴｒ１と、出力トランジスタＴｒ１の制御端子にオン電位（ハイレベル電位）とオフ電位（ローレベル電位）を切り換えて印加する出力制御部（トランジスタＴｒ２、Ｔｒ３）と、第１導通端子が出力トランジスタＴｒ１の制御端子に接続され、第２導通端子が出力端子ＯＵＴに接続され、制御端子に初期化信号ＩＮＩＴが与えられた初期化トランジスタＴｒａと、第１導通端子が出力端子ＯＵＴに接続され、第２導通端子にオフ電位が固定的に印加され、制御端子に初期化信号ＩＮＩＴが与えられた出力初期化トランジスタＴｒｂとを含んでいる。単位回路１１ｂでは、初期化トランジスタＴｒａの第２導通端子は、クロック端子ＣＫＡに接続される。
【００４６】
出力初期化トランジスタＴｒｂを設けることにより、初期化時に出力端子ＯＵＴの電位をオフ電位に制御することができる。このため、単位回路１１ａでは、初期化時に出力トランジスタＴｒ１をオフ状態に制御し、シフトレジスタの状態と出力信号を初期化することができる。また、単位回路１１ａでは、初期化トランジスタＴｒａの第２導通端子は出力されるクロック信号と常に同じ電位を有するので、オン電位を有するクロック信号を出力するときでも、初期化トランジスタＴｒａの導通端子間に高電圧は印加されない。単位回路１１ｂでは、初期化時にクロック端子ＣＫＡの電位をオフ電位に制御することにより、出力トランジスタＴｒ１をオフ状態に制御し、シフトレジスタの状態と出力信号を初期化することができる。また、単位回路１１ｂでは、初期化トランジスタＴｒａの第２導通端子は入力されるクロック信号と常に同じ電位を有するので、オン電位を有するクロック信号を出力するときでも、初期化トランジスタＴｒａの導通端子間に高電圧は印加されない。したがって、本実施形態に係るシフトレジスタ１０によれば、動作時に初期化トランジスタＴｒａの導通端子間に高電圧を印加することなく、初期化を行うことができる。
【００４７】
（第２の実施形態）
本発明の第２の実施形態に係るシフトレジスタは、図３に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路１１に代えて、図８に示す単位回路１２ａ、または、図９に示す単位回路１２ｂを備えている。単位回路１２ａは、単位回路１１ａ（図４）に容量Ｃ１を追加したものである。容量Ｃ１は、トランジスタＴｒ１のゲート−ソース間に設けられる。単位回路１２ｂは、単位回路１２ａについて、トランジスタＴｒａのソース端子の接続先をクロック端子ＣＫＡに変更したものである。
【００４８】
容量Ｃ１を設けることにより、出力信号ＯＵＴがローレベルからハイレベルに変化したときの節点ｎ１の突き上げ効果を大きくすることができる。したがって、本実施形態に係るシフトレジスタによれば、節点ｎ１の突き上げ効果を大きくすることにより、出力信号ＯＵＴとして閾値落ちのないハイレベル電位ＶＤＤをより確実に出力し、トランジスタの閾値電圧の変動に対する動作マージンを大きくすることができる。
【００４９】
（第３の実施形態）
本発明の第３の実施形態に係るシフトレジスタは、図３に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路１１に代えて、図１０に示す単位回路１３ａ、または、図１１に示す単位回路１３ｂを備えている。単位回路１３ａは、単位回路１２ａ（図８）にＮチャネル型トランジスタＴｒ４を追加したものである。トランジスタＴｒ４のドレイン端子は出力端子ＯＵＴに接続され、トランジスタＴｒ４のソース端子にはローレベル電位ＶＳＳが印加され、トランジスタＴｒ４のゲート端子はクロック端子ＣＫＢに接続される。単位回路１３ｂは、単位回路１３ａについて、トランジスタＴｒａのソース端子の接続先をクロック端子ＣＫＡに変更したものである。
【００５０】
出力信号ＯＵＴは、ハイレベルからローレベルに変化した後は、次に入力信号ＩＮがハイレベルになるまでローレベルを保つ必要がある。しかし、トランジスタＴｒ１のオフリーク電流や出力端子ＯＵＴに接続される回路におけるリーク電流などによって、出力信号ＯＵＴがローレベルを保つことができず、シフトレジスタが誤動作することがある。単位回路１３ａ、１３ｂでは、トランジスタＴｒ４を用いて、出力信号ＯＵＴはトランジスタＴｒ１のオフ期間ではローレベルに固定される。したがって、本実施形態に係るシフトレジスタによれば、出力信号ＯＵＴの電位上昇に起因する誤動作を防止することができる。
【００５１】
（第４の実施形態）
本発明の第４の実施形態に係るシフトレジスタは、図３に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路１１に代えて、図１２に示す単位回路１４ａ、または、図１３に示す単位回路１４ｂを備えている。単位回路１４ａは、単位回路１３ａ（図１０）にＮチャネル型トランジスタＴｒ５を追加したものである。トランジスタＴｒ５のドレイン端子はトランジスタＴｒ１のゲート端子に接続され、トランジスタＴｒ５のソース端子は出力端子ＯＵＴに接続され、トランジスタＴｒ５のゲート端子はクロック端子ＣＫＡに接続される。単位回路１４ｂは、単位回路１４ａについて、トランジスタＴｒａのソース端子の接続先をクロック端子ＣＫＡに変更したものである。
【００５２】
単位回路１４ａ、１４ｂでは、クロック信号ＣＫＡがハイレベルのときには、トランジスタＴｒ５がオンし、節点ｎ１はトランジスタＴｒ５を介して出力端子ＯＵＴに電気的に接続される。したがって、本実施形態に係るシフトレジスタによれば、節点ｎ１の電位を安定化することができる。
【００５３】
（第５の実施形態）
図１４は、本発明の第５の実施形態に係るシフトレジスタの構成を示すブロック図である。図１４に示すシフトレジスタ２０は、ｎ個の単位回路２１を多段接続して構成されている。単位回路２１は、クロック端子ＣＫＡ、ＣＫＢ、入力端子ＩＮａ、ＩＮｂ、初期化端子ＩＮＩＴ、および、出力端子ＯＵＴを有する。シフトレジスタ２０には外部から、スタートパルスＳＴａ、ＳＴｂ、４相のクロック信号ＣＫ１〜ＣＫ４、および、初期化信号ＩＮＩＴが供給される。初期化信号ＩＮＩＴは、ｎ個の単位回路２１の初期化端子ＩＮＩＴに与えられる。スタートパルスＳＴａは、１段目の単位回路２１の入力端子ＩＮａと２段目の単位回路２１の入力端子ＩＮｂに与えられる。スタートパルスＳＴｂは、１段目の単位回路２１の入力端子ＩＮｂに与えられる。単位回路２１の出力信号ＯＵＴは、出力信号Ｏ１〜Ｏｎとして外部に出力されると共に、次段の単位回路２１の入力端子ＩＮａと２段後の単位回路２１の入力端子ＩＮｂに与えられる。
【００５４】
１以上ｎ／４以下の整数をｋとしたとき、クロック信号ＣＫ１は、（４ｋ−３）段目の単位回路２１のクロック端子ＣＫＡと（４ｋ−１）段目の単位回路２１のクロック端子ＣＫＢに与えられる。クロック信号ＣＫ２は、（４ｋ−２）段目の単位回路２１のクロック端子ＣＫＡと４ｋ段目の単位回路２１のクロック端子ＣＫＢに与えられる。クロック信号ＣＫ３は、（４ｋ−１）段目の単位回路２１のクロック端子ＣＫＡと（４ｋ−３）段目の単位回路２１のクロック端子ＣＫＢに与えられる。クロック信号ＣＫ４は、４ｋ段目の単位回路２１のクロック端子ＣＫＡと（４ｋ−２）段目の単位回路２１のクロック端子ＣＫＢに与えられる。
【００５５】
単位回路２１には、図１５に示す単位回路２１ａ、または、図１６に示す単位回路２１ｂが用いられる。単位回路２１ａは、単位回路１４ａ（図１２）にＮチャネル型トランジスタＴｒ６、Ｔｒ７、Ｔｒｃと容量Ｃ２を追加し、トランジスタＴｒ２のゲート端子の接続先を変更したものである。トランジスタＴｒ６のゲート端子とドレイン端子は入力端子ＩＮｂに接続され、トランジスタＴｒ６のソース端子はトランジスタＴｒ２のゲート端子に接続される。トランジスタＴｒ７、Ｔｒｃのドレイン端子はトランジスタＴｒ２のゲート端子に接続され、トランジスタＴｒ７、Ｔｒｃのソース端子は入力端子ＩＮｂに接続される。トランジスタＴｒ７、Ｔｒｃのゲート端子は、それぞれ、クロック端子ＣＫＡ、および、初期化端子ＩＮＩＴに接続される。容量Ｃ２は、トランジスタＴｒ２のゲート−ドレイン間に設けられる。トランジスタＴｒ２、Ｔｒ３、Ｔｒ６、Ｔｒ７、Ｔｒｃは、出力制御部として機能する。トランジスタＴｒ２、Ｔｒｃは、それぞれ、セットトランジスタ、および、第２初期化トランジスタとして機能し、トランジスタＴｒ６、Ｔｒ７はセット制御部として機能する。単位回路２１ｂは、単位回路２１ａについて、トランジスタＴｒａのソース端子の接続先をクロック端子ＣＫＡに変更したものである。
【００５６】
図１７は、シフトレジスタ２０のタイミングチャートである。図１７に示すように、クロック信号ＣＫ１は、所定の周期でハイレベルとローレベルになる。ただし、クロック信号ＣＫ１のハイレベル期間は、クロック信号ＣＫ１のローレベル期間よりも短い。クロック信号ＣＫ２〜ＣＫ４は、それぞれ、クロック信号ＣＫ１を１／４周期、半周期、および、３／４周期遅延させた信号である。スタートパルスＳＴｂは、シフト開始時にクロック信号ＣＫ３のハイレベル期間でハイレベルになる。スタートパルスＳＴａは、スタートパルスＳＴｂをクロック信号ＣＫ１の１／４周期遅延させた信号である。
【００５７】
図１８は、シフトレジスタ２０の信号波形図である。図１８を参照して、単位回路２１の動作を説明する。時刻ｔａより前では、節点ｎ１、ｎ２の電位と出力信号ＯＵＴは不定である。時刻ｔａにおいて、初期化信号ＩＮＩＴはローレベルからハイレベルに変化する。これに伴い、トランジスタＴｒａ〜Ｔｒｃはオンする。トランジスタＴｒａ、Ｔｒｂがオンすることにより、節点ｎ１の電位と出力信号ＯＵＴはローレベルに初期化される。トランジスタＴｒｃがオンすることにより、節点ｎ２はトランジスタＴｒｃを介して入力端子ＩＮｂに接続される。このとき３〜ｎ段目の単位回路２１では、入力信号ＩＮｂ（２段前の単位回路２１の出力信号ＯＵＴ）はローレベルであるので、節点ｎ２の電位はローレベルに初期化される。また、初期化時にスタートパルスＳＴａ、ＳＴｂをローレベルに制御することにより、１段目および２段目の単位回路２１についても節点ｎ２の電位をローレベルに初期化することができる。時刻ｔｂにおいて初期化信号ＩＮＩＴがローレベルに変化すると、トランジスタＴｒａ〜Ｔｒｃはオフする。
【００５８】
時刻ｔ１より前では、節点ｎ１、ｎ２の電位と出力信号ＯＵＴはローレベルである。時刻ｔ１において、入力信号ＩＮｂとクロック信号ＣＫＢはローレベルからハイレベルに変化する。これに伴い、トランジスタＴｒ６はオンし、入力端子ＩＮｂから節点ｎ２に向けてトランジスタＴｒ６を通過する電流が流れ、節点ｎ２の電位は上昇する（節点ｎ２のチャージ）。節点ｎ２の電位が（ＶＤＤ−Ｖｔｈ）まで上昇すると、トランジスタＴｒ６はオフし、節点ｎ２はこれ以降フローティング状態になる。節点ｎ２の電位が所定レベルを超えると、トランジスタＴｒ２はオンする。また、時刻ｔ１において、トランジスタＴｒ３はオンする。このように時刻ｔ１からしばらく経つと、トランジスタＴｒ２、Ｔｒ３は共にオン状態になる。このとき入力信号ＩＮａはローレベルであるので、トランジスタＴｒ２、Ｔｒ３がオンした後も節点ｎ１の電位はローレベルを保つ。
【００５９】
時刻ｔ２において、入力信号ＩＮａはローレベルからハイレベルに変化する。このときトランジスタＴｒ２、Ｔｒ３はオン状態であるので、入力端子ＩＮａから節点ｎ１に向けてトランジスタＴｒ２を通過する電流とトランジスタＴｒ３を通過する電流が流れ、節点ｎ１の電位は上昇する（節点ｎ１のチャージ）。節点ｎ１の電位が所定レベルを超えると、トランジスタＴｒ１はオンする。また、節点ｎ１の電位が上昇すると、トランジスタＴｒ２のゲート−チャネル間の容量および容量Ｃ２によって、節点ｎ２の電位は突き上げられて上昇する（節点ｎ２の突き上げ）。容量Ｃ２を設けることにより、入力信号ＩＮａがローレベルからハイレベルに変化したときの節点ｎ２の突き上げ効果を大きくすることができる。節点ｎ２の電位が（ＶＤＤ＋Ｖｔｈ）以上になると、節点ｎ１の電位はハイレベル電位ＶＤＤになる。時刻ｔ３において、入力信号ＩＮｂとクロック信号ＣＫＢはローレベルに変化する。これに伴い、トランジスタＴｒ３はオフする。トランジスタＴｒ３がオフした後も、節点ｎ１、ｎ２の電位はハイレベルを保ち、トランジスタＴｒ１はオン状態を保つ。
【００６０】
時刻ｔ４において、クロック信号ＣＫＡはローレベルからハイレベルに変化する。これに伴い、時刻ｔ４以降、クロック信号ＣＫＡのハイレベル電位が出力信号ＯＵＴとして出力される。また、出力信号ＯＵＴの電位が上昇すると、トランジスタＴｒ１のゲート−チャネル間の容量および容量Ｃ１によって、節点ｎ１の電位は突き上げられてαだけ（ただし、αはクロック信号ＣＫＡの振幅にほぼ等しい）上昇する（節点ｎ１の突き上げ）。このとき節点ｎ１の電位は（ＶＤＤ＋Ｖｔｈ）以上になるので、閾値落ちのないハイレベル電位ＶＤＤを出力信号ＯＵＴとして出力することができる。また、時刻ｔ４において、トランジスタＴｒ７はオンする。このとき入力信号ＩＮｂはローレベルであるので、節点ｎ２から入力端子ＩＮｂに向けてトランジスタＴｒ７を通過する電流が流れ、節点ｎ２の電位は下降してローレベルになる（節点ｎ２のディスチャージ）。このため、トランジスタＴｒ２はオフする。また、時刻ｔ４において、トランジスタＴｒ５はオンする。このため、出力端子ＯＵＴは、トランジスタＴｒ５を介してクロック端子ＣＫＡに電気的に接続される。
【００６１】
時刻ｔ５において、入力信号ＩＮａはローレベルに変化する。このときトランジスタＴｒ２、Ｔｒ３はオフ状態であるので、節点ｎ１、ｎ２の電位は変化しない。時刻ｔ６において、クロック信号ＣＫＡはローレベルに変化する。これに伴い、出力信号ＯＵＴはローレベルに変化し、トランジスタＴｒ５、Ｔｒ７はオフする。また、節点ｎ１の突き上げが終了するので、節点ｎ１の電位はハイレベル電位ＶＤＤに下降する。時刻ｔ７において、クロック信号ＣＫＢはハイレベルに変化する。これに伴い、トランジスタＴｒ３はオンする。このとき入力信号ＩＮａはローレベルであるので、節点ｎ１から入力端子ＩＮａに向けてトランジスタＴｒ２を通過する電流が流れ、節点ｎ１の電位は下降してローレベルになる（節点ｎ１のディスチャージ）。
【００６２】
図１７に示すように、１段目の単位回路２１の出力信号Ｏ１は、スタートパルスＳＴａがハイレベルになった後のクロック信号ＣＫ１のハイレベル期間でハイレベルになる。２段目の単位回路２１の出力信号Ｏ２は、出力信号Ｏ１がハイレベルになった後のクロック信号ＣＫ２のハイレベル期間でハイレベルになる。３段目の単位回路２１の出力信号Ｏ３は、出力信号Ｏ２がハイレベルになった後のクロック信号ＣＫ３のハイレベル期間でハイレベルになる。４段目の単位回路２１の出力信号Ｏ４は、出力信号Ｏ３がハイレベルになった後のクロック信号ＣＫ４のハイレベル期間でハイレベルになる。同様に、単位回路２１の出力信号Ｏｉは、前段の単位回路２１の出力信号Ｏｉ−１がハイレベルになった後のクロック信号ＣＫ１〜ＣＫ４のいずれかのハイレベル期間でハイレベルになる。したがって、シフトレジスタ２０の出力信号Ｏ１〜Ｏｎは、クロック信号ＣＫ１の１／４周期ずつ遅れて昇順にハイレベルになる。
【００６３】
単位回路２１ａでは動作時に、節点ｎ１、ｎ２の電位は、突き上げによって最高で（ＶＤＤ−Ｖｔｈ＋α）になる。節点ｎ１の突き上げ期間では、出力信号ＯＵＴの電位はＶＤＤであるので、トランジスタＴｒａのソース−ドレイン間には電圧（α−Ｖｔｈ）が印加される。節点ｎ２の突き上げ期間の多くの部分（図１８に示す時刻ｔ２〜ｔ３）では、入力信号ＩＮｂの電位はＶＤＤであるので、トランジスタＴｒ７、Ｔｒｃのソース−ドレイン間には同じ電圧（α−Ｖｔｈ）が印加される。電圧（α−Ｖｔｈ）は、トランジスタの駆動電圧よりも低い。単位回路２１ｂでも、これと同様である。
【００６４】
このように単位回路２１ａ、２１ｂでは、トランジスタＴｒａのソース−ドレイン間に高電圧は印加されず、トランジスタＴｒ７、Ｔｒｃのソース−ドレイン間に高電圧が印加される時間は短い。このため、トランジスタＴｒ７、Ｔｒａ、Ｔｒｃには従来の耐圧対策（複数のトランジスタやＬ長の長いトランジスタを用いる方法）を行う必要がない。したがって、本実施形態に係るシフトレジスタによれば、レイアウト面積を増大させずにトランジスタの劣化や破壊を防止することができる。
【００６５】
なお、図１８に示す時刻ｔ３〜ｔ４では、節点ｎ２の電位が（ＶＤＤ−Ｖｔｈ＋α）になり、クロック信号ＣＫＢがローレベルになる。この期間では、トランジスタＴｒ７、Ｔｒｃのソース−ドレイン間に高電圧（ＶＤＤ−Ｖｔｈ＋α−ＶＳＳ）が印加される。これを防止するためには、クロック信号ＣＫ１〜ＣＫ４のデューティ比を５０％にし、スタートパルスＳＴａ、ＳＴｂのハイレベル期間をクロック信号ＣＫ１〜ＣＫ４のハイレベル期間と同じ長さにすればよい。
【００６６】
このように単位回路２１ａは、第１導通端子がクロック端子ＣＫＡに接続され、第２導通端子が出力端子ＯＵＴに接続された出力トランジスタＴｒ１と、出力トランジスタＴｒ１の制御端子にオン電位（ハイレベル電位）とオフ電位（ローレベル電位）を切り換えて印加する出力制御部（トランジスタＴｒ２、Ｔｒ３、Ｔｒ６、Ｔｒ７、Ｔｒｃ）と、第１導通端子が出力トランジスタＴｒ１の制御端子に接続され、第２導通端子が出力端子ＯＵＴに接続され、制御端子に初期化信号ＩＮＩＴが与えられた初期化トランジスタＴｒａと、第１導通端子が出力端子ＯＵＴに接続され、第２導通端子にオフ電位が固定的に印加され、制御端子に初期化信号ＩＮＩＴが与えられた出力初期化トランジスタＴｒｂとを含んでいる。単位回路２１ｂでは、初期化トランジスタＴｒａの第２導通端子は、クロック端子ＣＫＡに接続される。したがって、本実施形態に係るシフトレジスタ２０によれば、動作時に初期化トランジスタＴｒａの導通端子間に高電圧を印加することなく、初期化を行うことができる。
【００６７】
また、単位回路２１ａ、２１ｂの出力制御部は、第１導通端子に単位回路に対する入力信号ＩＮａが与えられ、第２導通端子が出力トランジスタＴｒ１の制御端子に接続されたセットトランジスタＴｒ２と、セットトランジスタＴｒ２の制御端子にオン電位とオフ電位を切り換えて印加するセット制御部（トランジスタＴｒ６、Ｔｒ７）と、第１導通端子がセットトランジスタＴｒ２の制御端子に接続され、第２導通端子が第２入力端子ＩＮｂに接続され、制御端子に初期化信号ＩＮＩＴが与えられた第２初期化トランジスタＴｒｃとを含んでいる。第２入力信号ＩＮｂは、出力トランジスタＴｒ１の制御端子にオン電位を印加する期間の少なくとも一部で、出力トランジスタＴｒ１の制御端子と同じレベルのオン電位になる。
【００６８】
初期化時に入力信号ＩＮｂをオフレベルに制御することにより、セットトランジスタＴｒ２をオフ状態に制御し、入力信号ＩＮａと出力トランジスタＴｒ１の制御端子を電気的に切り離して、出力トランジスタＴｒ１を確実にオフ状態に制御することができる。また、出力トランジスタＴｒ１の制御端子にオン電位を印加する期間の少なくとも一部で、第２初期化トランジスタＴｒｃの第２導通端子の電位を出力トランジスタＴｒ１の制御端子と同じレベルのオン電位に制御することにより、第２初期化トランジスタＴｒｃの導通端子間に高電圧が印加される時間を短くすることができる。
【００６９】
（第６の実施形態）
本発明の第６の実施形態に係るシフトレジスタは、図３に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路１１に代えて、図１９に示す単位回路１５ａ、または、図２０に示す単位回路１５ｂを備えている。単位回路１５ａは、９個のＮチャネル型トランジスタＴｒ１、Ｔｒ４、Ｔｒ１１〜Ｔｒ１４、Ｔｒａ、Ｔｒｂ、Ｔｒｄ、容量Ｃ１、および、抵抗Ｒ１を含んでいる。トランジスタＴｒ１のドレイン端子はクロック端子ＣＫＡに接続され、トランジスタＴｒ１のソース端子は出力端子ＯＵＴとトランジスタＴｒ４のドレイン端子に接続される。トランジスタＴｒ１１のゲート端子とドレイン端子は入力端子ＩＮに接続され、トランジスタＴｒ１１のソース端子はトランジスタＴｒ１のゲート端子とトランジスタＴｒ１２のドレイン端子に接続される。トランジスタＴｒ１３のドレイン端子にはハイレベル電位ＶＤＤが印加され、トランジスタＴｒ１３のソース端子は抵抗Ｒ１の一端に接続される。抵抗Ｒ１の他端は、トランジスタＴｒ１４のドレイン端子とトランジスタＴｒ４、Ｔｒ１２のゲート端子に接続される。トランジスタＴｒ４、Ｔｒ１２、Ｔｒ１４のソース端子には、ローレベル電位ＶＳＳが印加される。トランジスタＴｒ１３、Ｔｒ１４のゲート端子は、それぞれ、クロック端子ＣＫＢ、および、入力端子ＩＮに接続される。容量Ｃ１は、トランジスタＴｒ１のゲート−ソース間に設けられる。以下、トランジスタＴｒ４のゲート端子が接続された節点をｎ３という。
【００７０】
トランジスタＴｒａのドレイン端子はトランジスタＴｒ１のゲート端子に接続され、トランジスタＴｒａのソース端子は出力端子ＯＵＴに接続される。トランジスタＴｒｂのドレイン端子は出力端子ＯＵＴに接続され、トランジスタＴｒｂのソース端子にはローレベル電位ＶＳＳが印加される。トランジスタＴｒｄのドレイン端子にはハイレベル電位ＶＤＤが印加され、トランジスタＴｒｄのソース端子は節点ｎ３に接続される。トランジスタＴｒａ、Ｔｒｂ、Ｔｒｄのゲート端子は、初期化端子ＩＮＩＴに接続される。トランジスタＴｒ１１、Ｔｒ１２は、出力制御部として機能する。単位回路１５ｂは、単位回路１５ａについて、トランジスタＴｒａのソース端子の接続先をクロック端子ＣＫＡに変更したものである。
【００７１】
本実施形態に係るシフトレジスタのタイミングチャートは、図６に示すタイミングチャートと同じである。図２１は、本実施形態に係るシフトレジスタの信号波形図である。図２１を参照して、単位回路１５ａ、１５ｂの動作を説明する。時刻ｔａより前では、節点ｎ１、ｎ３の電位と出力信号ＯＵＴは不定である。時刻ｔａにおいて、初期化信号ＩＮＩＴはローレベルからハイレベルに変化する。これに伴い、トランジスタＴｒａ、Ｔｒｂ、Ｔｒｄはオンする。トランジスタＴｒａ、Ｔｒｂがオンすることにより、節点ｎ１の電位と出力信号ＯＵＴはローレベルに初期化される。トランジスタＴｒｄがオンすることにより、節点ｎ３の電位はハイレベルに初期化される。時刻ｔｂにおいて初期化信号ＩＮＩＴがローレベルに変化すると、トランジスタＴｒａ、Ｔｒｂ、Ｔｒｄはオフする。
【００７２】
時刻ｔ１より前では、節点ｎ１の電位と出力信号ＯＵＴはローレベルであり、節点ｎ３の電位は（ＶＤＤ−Ｖｔｈ）である。時刻ｔ１において、入力信号ＩＮとクロック信号ＣＫＢはローレベルからハイレベルに変化する。これに伴い、トランジスタＴｒ１１はオンし、入力端子ＩＮから節点ｎ１に向けてトランジスタＴｒ１１を通過する電流が流れ、節点ｎ１の電位は上昇する（節点ｎ１のチャージ）。節点ｎ１の電位が（ＶＤＤ−Ｖｔｈ）まで上昇すると、トランジスタＴｒ１１はオフし、節点ｎ１はこれ以降フローティング状態になる。また、節点ｎ１の電位が所定レベルを超えると、トランジスタＴｒ１はオンする。このときクロック信号ＣＫＡはローレベルであるので、トランジスタＴｒ１がオンした後も、出力信号ＯＵＴはローレベルを保つ。また、時刻ｔ１において、トランジスタＴｒ１３、Ｔｒ１４はオンする。このとき抵抗Ｒ１による電流制限によって、節点ｎ３の電位はＶＳＳに近いローレベル電位に下降する。このため、トランジスタＴｒ１２はオフする。時刻ｔ２において、クロック信号ＣＫＢと入力信号ＩＮはローレベルに変化する。これに伴い、トランジスタＴｒ１３、Ｔｒ１４はオフする。トランジスタＴｒ１３、Ｔｒ１４がオフした後も、節点ｎ３の電位はローレベルを保つ。
【００７３】
時刻ｔ３において、クロック信号ＣＫＡはローレベルからハイレベルに変化する。これに伴い、節点ｎ１の突き上げが行われ、閾値落ちのないハイレベル電位ＶＤＤが出力信号ＯＵＴとして出力される。時刻ｔ４において、クロック信号ＣＫＡはローレベルに変化する。これに伴い、出力信号ＯＵＴはローレベルに変化する。また、節点ｎ１の突き上げが終了するので、節点ｎ１の電位はハイレベル電位ＶＤＤに下降する。時刻ｔ５において、クロック信号ＣＫＢはハイレベルに変化する。これに伴い、トランジスタＴｒ１３はオンし、節点ｎ３の電位は（ＶＤＤ−Ｖｔｈ）まで上昇する。このため、トランジスタＴｒ４、Ｔｒ１２はオンする。トランジスタＴｒ４がオンすることにより、出力信号ＯＵＴはローレベルになる。トランジスタＴｒ１２がオンすることにより、節点ｎ１の電位はローレベルになる（節点ｎ１のディスチャージ）。
【００７４】
単位回路１５ａでは動作時に、節点ｎ１の電位は、突き上げによって最高で（ＶＤＤ−Ｖｔｈ＋α）になる。節点ｎ１の突き上げ期間では、出力信号ＯＵＴの電位はＶＤＤであるので、トランジスタＴｒａのソース−ドレイン間には電圧（α−Ｖｔｈ）が印加される。電圧（α−Ｖｔｈ）は、トランジスタの駆動電圧よりも低い。単位回路１５ｂでも、これと同様である。したがって、本実施形態に係るシフトレジスタによれば、動作時にトランジスタＴｒａのソース−ドレイン間に高電圧を印加することなく、初期化を行うことができる。また、単位回路１５ａ、１５ｂでは、クロック信号ＣＫＢは周期的にハイレベルになり、トランジスタＴｒ１３は周期的にオンする。このため、トランジスタＴｒ１４のオフリーク電流によって節点ｎ３の電位が下降しても、節点ｎ３の電位は周期的に（ＶＤＤ−Ｖｔｈ）になる。したがって、本実施形態に係るシフトレジスタによれば、トランジスタＴｒ１のオフ期間では節点ｎ３の電位をハイレベルに保つことができる。
【００７５】
なお、単位回路１５ａ、１５ｂに代えて、トランジスタＴｒ１３と抵抗Ｒ１を逆の順序で接続した単位回路（抵抗Ｒ１の一端にハイレベル電位ＶＤＤを印加し、抵抗Ｒ１の他端をトランジスタＴｒ１３のドレイン端子に接続し、トランジスタＴｒ１３のソース端子をトランジスタＴｒ１４のドレイン端子とトランジスタＴｒ４、Ｔｒ１２のゲート端子とトランジスタＴｒｄのソース端子に接続した回路）を用いてもよい。この単位回路を備えたシフトレジスタによれば、単位回路１５ａ、１５ｂを備えたシフトレジスタと同様の効果が得られる。
【００７６】
（第７の実施形態）
本発明の第７の実施形態に係るシフトレジスタは、図３に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路１１に代えて、図２２に示す単位回路１６ａ、または、図２３に示す単位回路１６ｂを備えている。単位回路１６ａは、単位回路１５ａ（図１９）にトランジスタＴｒ１５、Ｔｒ１６と容量Ｃ２を追加し、トランジスタＴｒ１１のゲート端子の接続先を変更したものである。トランジスタＴｒ１１のドレイン端子は入力端子ＩＮに接続され、トランジスタＴｒ１１のソース端子はトランジスタＴｒ１２、Ｔｒ１６のドレイン端子に接続される。トランジスタＴｒ１５のドレイン端子はクロック端子ＣＫＢに接続され、トランジスタＴｒ１５のソース端子はトランジスタＴｒ１１のゲート端子に接続され、トランジスタＴｒ１５のゲート端子にはハイレベル電位ＶＤＤが印加される。容量Ｃ２はトランジスタＴｒ１１のゲート−ドレイン間に設けられる。トランジスタＴｒ１６のソース端子はトランジスタＴｒ１のゲート端子に接続され、トランジスタＴｒ１６のゲート端子にはハイレベル電位ＶＤＤが印加される。トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１５は出力制御部として機能し、トランジスタＴｒ１６は耐圧用トランジスタとして機能する。以下、トランジスタＴｒ１１のゲート端子が接続された節点をｎ４、トランジスタＴｒ１６のドレイン端子が接続された節点をｎ５、トランジスタＴｒ１６のソース端子が接続された節点をｎ６という。単位回路１６ｂは、単位回路１６ａについて、トランジスタＴｒａのソース端子の接続先をクロック端子ＣＫＡに変更したものである。
【００７７】
本実施形態に係るシフトレジスタのタイミングチャートは、図６に示すタイミングチャートと同じである。図２４は、本実施形態に係るシフトレジスタの信号波形図である。図２４を参照して、単位回路１６ａ、１６ｂの動作を説明する。時刻ｔａより前では、節点ｎ３、ｎ５、ｎ６の電位と出力信号ＯＵＴは不定である。このときクロック信号ＣＫ１、ＣＫ２をローレベルに制御することにより、節点ｎ４の電位はローレベルになる。時刻ｔａにおいて、初期化信号ＩＮＩＴはローレベルからハイレベルに変化する。これに伴い、トランジスタＴｒａ、Ｔｒｂ、Ｔｒｄはオンする。トランジスタＴｒａ、Ｔｒｂがオンすることにより、節点ｎ６の電位と出力信号ＯＵＴはローレベルに初期化される。このとき、節点ｎ５の電位もローレベルに初期化される。トランジスタＴｒｄがオンすることにより、節点ｎ３の電位はハイレベルに初期化される。
【００７８】
時刻ｔ１より前では、節点ｎ４〜ｎ６の電位と出力信号ＯＵＴはローレベルであり、節点ｎ３の電位は（ＶＤＤ−Ｖｔｈ）である。時刻ｔ１において、入力信号ＩＮとクロック信号ＣＫＢはローレベルからハイレベルに変化する。これに伴い、クロック端子ＣＫＢから節点ｎ４に向けてトランジスタＴｒ１５を通過する電流が流れ、節点ｎ４の電位は上昇する（節点ｎ４のチャージ）。節点ｎ４の電位が所定レベルを超えると、トランジスタＴｒ１１はオンする。このとき入力信号ＩＮはハイレベルであるので、入力端子ＩＮから節点ｎ５に向けてトランジスタＴｒ１１を通過する電流が流れ、節点ｎ５の電位は上昇する。節点ｎ４の電位が（ＶＤＤ−Ｖｔｈ）まで上昇すると、トランジスタＴｒ１５はオフし、節点ｎ４はこれ以降フローティング状態になる。トランジスタＴｒ１５がオフした後も、節点ｎ５の電位は上昇し続ける。節点ｎ５の電位が上昇すると、トランジスタＴｒ１１のゲート−チャネル間の容量および容量Ｃ２によって、節点ｎ４の電位は突き上げられて上昇する（節点ｎ４の突き上げ）。節点ｎ４の電位が（ＶＤＤ＋Ｖｔｈ）以上になると、節点ｎ５の電位はハイレベル電位ＶＤＤになる。
【００７９】
このときトランジスタＴｒ１６はオン状態であるので、節点ｎ５の電位がローレベルからハイレベルに変化すると、節点ｎ６の電位も同じように変化する（節点ｎ６のチャージ）。ただし、節点ｎ６の電位が（ＶＤＤ−Ｖｔｈ）まで上昇すると、トランジスタＴｒ１６はオフし、節点ｎ５と節点ｎ６は電気的に切り離される。したがって、節点ｎ６の電位は、この時点では（ＶＤＤ−Ｖｔｈ）までしか上昇しない。節点ｎ６の電位が所定レベルを超えると、トランジスタＴｒ１はオンする。また、時刻ｔ１において、トランジスタＴｒ１３、Ｔｒ１４はオンする。このため、節点ｎ３の電位はＶＳＳに近いローレベル電位に下降し、トランジスタＴｒ１２はオフする。
【００８０】
時刻ｔ２において、クロック信号ＣＫＢと入力信号ＩＮはローレベルに変化する。これに伴い、トランジスタＴｒ１５はオンし、節点ｎ４からクロック端子ＣＫＢに向けてトランジスタＴｒ１５を通過する電流が流れ、節点ｎ４の電位は下降してローレベルになる（節点ｎ４のディスチャージ）。節点ｎ４の電位が所定以下になると、トランジスタＴｒ１１はオフする。トランジスタＴｒ１１がオフした後も、節点ｎ５、ｎ６の電位は変化せず、トランジスタＴｒ１はオン状態を保つ。また、時刻ｔ２において、トランジスタＴｒ１３、Ｔｒ１４はオフする。トランジスタＴｒ１３、Ｔｒ１４がオフした後も、節点ｎ３の電位はローレベルを保つ。
【００８１】
時刻ｔ３において、クロック信号ＣＫＡはローレベルからハイレベルに変化する。これに伴い、時刻ｔ３以降、節点ｎ６の突き上げが行われ、閾値落ちのないハイレベル電位ＶＤＤが出力信号ＯＵＴとして出力される。時刻ｔ４において、クロック信号ＣＫＡはローレベルに変化する。これに伴い、出力信号ＯＵＴはローレベルに変化する。また、節点ｎ６の突き上げが終了するので、節点ｎ６の電位は（ＶＤＤ−Ｖｔｈ）に下降する。
【００８２】
時刻ｔ５において、クロック信号ＣＫＢはハイレベルに変化する。これに伴い、節点ｎ４の電位は（ＶＤＤ−Ｖｔｈ）まで上昇し、トランジスタＴｒ１１はオンする。このとき入力信号ＩＮはローレベルであるので、節点ｎ６から入力端子ＩＮに向けてトランジスタＴｒ１１、Ｔｒ１６を通過する電流が流れる。また、時刻ｔ５において、トランジスタＴｒ１３はオンする。このため、節点ｎ３の電位は（ＶＤＤ−Ｖｔｈ）まで上昇し、トランジスタＴｒ１２はオンする。したがって、節点ｎ５、ｎ６の電位はローレベルになる（節点ｎ６のディスチャージ）。
【００８３】
単位回路１６ａでは動作時に、節点ｎ６の電位は、突き上げによって最高で（ＶＤＤ−Ｖｔｈ＋α）になる。節点ｎ６の突き上げ期間では、出力信号ＯＵＴの電位はＶＤＤであるので、トランジスタＴｒａのソース−ドレイン間には電圧（α−Ｖｔｈ）が印加される。電圧（α−Ｖｔｈ）は、トランジスタの駆動電圧よりも低い。単位回路１６ｂでも、これと同様である。したがって、本実施形態に係るシフトレジスタによれば、動作時にトランジスタＴｒａのソース−ドレイン間に高電圧を印加することなく初期化を行うことができる。
【００８４】
また、単位回路１６ａでは、節点ｎ６の突き上げ期間では、節点ｎ５の電位はＶＤＤであるので、トランジスタＴｒ１１のゲート−ソース間およびソース−ドレイン間には、トランジスタの駆動電圧よりも低い電圧（ＶＤＤ−ＶＳＳ）が印加される。トランジスタＴｒ１２のゲート−ドレイン間およびソース−ドレイン間にも同じ電圧が印加される。また、トランジスタＴｒ１６のゲート−ソース間およびソース−ドレイン間には電圧（α−Ｖｔｈ）が印加される。このようにトランジスタＴｒ１６を用いて、トランジスタＴｒ１１、Ｔｒ１２の端子間に駆動電圧よりも低い電圧を与えることにより、トランジスタＴｒ１１、Ｔｒ１２の劣化や破壊を防止することができる。
【００８５】
また、単位回路１６ａでは、トランジスタＴｒ１５の作用により、入力信号ＩＮがハイレベルである期間の一部において、節点ｎ４がフローティング状態になる。このため、節点ｎ４の電位はハイレベル電位ＶＤＤよりも高くなり、節点ｎ５の電位は閾値落ちのないハイレベル電位ＶＤＤまで上昇する。このため、出力信号ＯＵＴがハイレベルになると、節点ｎ６の電位は突き上げによって（ＶＤＤ−Ｖｔｈ＋α）まで上昇する。単位回路１６ｂでも、これと同様である。したがって、本実施形態に係るシフトレジスタによれば、トランジスタＴｒ１のゲート端子にクロック信号ＣＫＡのハイレベル電位よりも十分に高い電位を与えて、出力信号ＯＵＴのなまりを小さくすることができる。また、トランジスタの閾値電圧が元々高い場合や、温度変化やトランジスタの劣化によって高くなる場合でも、波形なまりの影響を抑えて、トランジスタの閾値電圧の変動に対する動作マージンを大きくすることができる。
【００８６】
このように単位回路１６ａは、第１導通端子がクロック端子ＣＫＡに接続され、第２導通端子が出力端子ＯＵＴに接続された出力トランジスタＴｒ１と、第１導通端子が第１節点（節点ｎ５）に接続され、第２導通端子が出力トランジスタＴｒ１の制御端子に接続され、制御端子にオン電位（ハイレベル電位）が固定的に印加された耐圧用トランジスタＴｒ１６と、第１節点にオン電位とオフ電位（ローレベル電位）を切り換えて印加する出力制御部（トランジスタＴｒ１１、Ｔｒ１２、Ｔｒ１５）と、第１導通端子が出力トランジスタＴｒ１の制御端子に接続され、第２導通端子が出力端子ＯＵＴに接続され、制御端子に初期化信号ＩＮＩＴが与えられた初期化トランジスタＴｒａと、第１導通端子が出力端子ＯＵＴに接続され、第２導通端子にオフ電位が固定的に印加され、制御端子に初期化信号ＩＮＩＴが与えられた出力初期化トランジスタＴｒｂとを含んでいる。単位回路１６ｂでは、初期化トランジスタＴｒａの第２導通端子は、クロック端子ＣＫＡに接続される。したがって、本実施形態に係るシフトレジスタによれば、第１の実施形態と同様に、動作時に初期化トランジスタＴｒａの導通端子間に高電圧を印加することなく、初期化を行うことができる。
【００８７】
また、耐圧用トランジスタＴｒ１６の作用により、オン電位を有するクロック信号を出力するときに、第１節点の電位は出力制御部によって印加されたオン電位から変化しない。したがって、第１節点に接続されたトランジスタＴｒ１１、Ｔｒ１２の端子間に高電圧を印加することを防止することができる。
【００８８】
（第８の実施形態）
図２５は、本発明の第８の実施形態に係るシフトレジスタの構成を示すブロック図である。図２５に示すシフトレジスタ３０は、ｎ個の単位回路３１を多段接続して構成されている。単位回路３１は、クロック端子ＣＫＡ、ＣＫＢ、入力端子ＩＮ１、ＩＮ２、初期化端子ＩＮＩＴ、制御端子ＵＤ、ＵＤＢ（図示せず）、および、出力端子ＯＵＴを有する。シフトレジスタ３０には外部から、スタートパルスＳＴ、２相のクロック信号ＣＫ１、ＣＫ２、初期化信号ＩＮＩＴ、および、制御信号ＵＤ、ＵＤＢ（図示せず）が供給される。クロック信号ＣＫ１、ＣＫ２は、第１の実施形態に係るシフトレジスタ１０（図３）と同様に各端子に与えられる。初期化信号ＩＮＩＴと制御信号ＵＤ、ＵＤＢは、それぞれ、ｎ個の単位回路３１の初期化端子ＩＮＩＴと制御端子ＵＤ、ＵＤＢに与えられる。スタートパルスＳＴは、１段目の単位回路３１の入力端子ＩＮ１とｎ段目の単位回路３１の入力端子ＩＮ２に与えられる。単位回路３１の出力信号ＯＵＴは、出力信号Ｏ１〜Ｏｎとして外部に出力されると共に、次段の単位回路３１の入力端子ＩＮ１と前段の単位回路３１の入力端子ＩＮ２に与えられる。
【００８９】
単位回路３１には、図２６に示す単位回路３１ａ、または、図２７に示す単位回路３１ｂが使用される。単位回路３１ａは、単位回路１６ａ（図２２）にスキャン切替回路３２を追加したものである。制御信号ＵＤは、順方向スキャンのときにはハイレベルに制御され、逆方向スキャンのときにはローレベルに制御される。制御信号ＵＤＢは、制御信号ＵＤの反転信号である。スキャン切替回路３２は、制御信号ＵＤ、ＵＤＢに従い、順方向スキャンのときには入力信号ＩＮ１を出力し、逆方向スキャンのときには入力信号ＩＮ２を出力する。スキャン切替回路３２の出力信号Ｏｓは、トランジスタＴｒ１１のドレイン端子に与えられる。単位回路３１ｂは、単位回路３１ａについて、トランジスタＴｒａのソース端子の接続先をクロック端子ＣＫＡに変更したものである。以下、スキャン切替回路３２の出力端子Ｏｓが接続された節点をｎ７という。
【００９０】
順方向スキャンのときには、単位回路３１は、前段の単位回路３１の出力信号ＯＵＴを入力信号として動作する。このときシフトレジスタ３０の出力信号Ｏ１〜Ｏｎは、昇順にハイレベルになる（図６を参照）。逆方向スキャンのときには、単位回路３１は、次段の単位回路３１の出力信号ＯＵＴを入力信号として動作する。このときシフトレジスタ３０の出力信号Ｏ１〜Ｏｎは、降順に（Ｏｎ、Ｏｎ−１、…、Ｏ１の順に）ハイレベルになる（図２８を参照）。
【００９１】
図２９〜図３１は、スキャン切替回路３２の例を示す回路図である。図２９に示すスキャン切替回路３２ｐでは、順方向スキャンのときには、トランジスタＴｒ２１はオンし、トランジスタＴｒ２２はオフする。このときスキャン切替回路３２ｐは、入力端子ＩＮ１に与えられた前段の単位回路３１の出力信号ＯＵＴを節点ｎ７に与える。逆方向スキャンのときには、トランジスタＴｒ２１はオフし、トランジスタＴｒ２２はオンする。このときスキャン切替回路３２ｐは、入力端子ＩＮ２に与えられた次段の単位回路３１の出力信号ＯＵＴを節点ｎ７に与える。スキャン切替回路３２ｐを用いて入力信号を選択することにより、図６および図２８に示すようにスキャン方向を切り替えることができる。
【００９２】
スキャン切替回路３２ｐでは、出力端子Ｏｓから出力されるハイレベル電位は（ＶＤＤ−Ｖｔｈ）であるので、動作マージンが小さい。そこで動作マージンを大きくするために、スキャン切替回路３２ｐに代えて、図３０に示すスキャン切替回路３２ｑ、または、図３１に示すスキャン切替回路３２ｒを使用してもよい。
【００９３】
スキャン切替回路３２ｒにおいて、トランジスタＴｒ３４のゲート端子が接続された節点をｎ８という。スキャン切替回路３２ｒでは、順方向スキャンのときには、トランジスタＴｒ３２の作用により、節点ｎ８の電位は（ＶＤＤ−Ｖｔｈ）になり、節点ｎ８はフローティング状態になる。入力信号ＩＮ１がローレベルからハイレベルに変化すると、トランジスタＴｒ３４のゲート−チャネル間の容量によって、節点ｎ８の電位は突き上げられて上昇する。したがって、出力端子Ｏｓから閾値落ちのないハイレベル電位ＶＤＤを出力することができる。トランジスタＴｒ３３は、このときにトランジスタＴｒ３１に高電圧が印加されることを防止する。逆方向スキャンのときには、トランジスタＴｒ３１、Ｔｒ３３がオンするので、節点ｎ８の電位は制御信号ＵＤと同じくローレベルになり、トランジスタＴｒ３４はオフする。スキャン切替回路３２ｒを用いることにより、動作マージンを大きくしながらスキャン方向を切り替えることができる。
【００９４】
スキャン切替回路３２ｑを用いた場合、順方向スキャンのときには、トランジスタＴｒ２４、Ｔｒ２６のゲート端子には、それぞれ、（ＶＤＤ−Ｖｔｈ）、および、ＶＳＳが与えられる。逆方向スキャンのときには、トランジスタＴｒ２４、Ｔｒ２６のゲート端子には、それぞれ、ＶＳＳ、および、（ＶＤＤ−Ｖｔｈ）が与えられる。したがって、スキャン切替回路３２ｑでも、スキャン切替回路３２ｒと同様の効果が得られる。
【００９５】
本実施形態に係るシフトレジスタによれば、スキャン方向を切り替えるシフトレジスタについて、動作時にトランジスタＴｒａのソース−ドレイン間に高電圧を印加することなく初期化を行うことができる。また、図３０および図３１に示すスキャン切替回路３２ｑ、３２ｒを用いることにより、入力信号ＩＮ１、ＩＮ２が通過するトランジスタのゲート端子に閾値落ちのないハイレベル電位ＶＤＤを与え、動作マージンを大きくすることができる。
【００９６】
（第９の実施形態）
本発明の第９の実施形態に係るシフトレジスタは、図３に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路１１に代えて、図３２に示す単位回路１７ａ、または、図３３に示す単位回路１７ｂを備えている。単位回路１７ａは、単位回路１６ａ（図２２）をＰチャネル型トランジスタを用いて構成したものである。単位回路１７ａは、１１個のＰチャネル型トランジスタＴｒｐ１、Ｔｒｐ４、Ｔｒｐ１１〜Ｔｒｐ１６、Ｔｒｐａ、Ｔｒｐｂ、Ｔｒｐｄ、容量Ｃ１、Ｃ２、および、抵抗Ｒ１を含んでいる。単位回路１７ｂは、単位回路１７ａについて、トランジスタＴｒｐａのドレイン端子の接続先をクロック端子ＣＫＡに変更したものである。
【００９７】
一般に、Ｎチャネル型トランジスタを用いて構成された回路をＰチャネル型トランジスタを用いて構成するためには、Ｎチャネル型トランジスタをＰチャネル型トランジスタに置換し、電源の極性を入れ替え（ハイレベル電位ＶＤＤとローレベル電位ＶＳＳを逆にする）、入力信号の極性を反転させればよい（ハイレベルとローレベルを逆にする）。図３４は、本実施形態に係るシフトレジスタの信号波形図である。図３４に示す信号波形図は、図２４に示す信号波形図について、信号と節点の電位の極性を反転させたものである。
【００９８】
本実施形態に係るシフトレジスタによれば、Ｐチャネル型トランジスタを用いて構成されたシフトレジスタについて、動作時にトランジスタＴｒｐａのソース−ドレイン間に高電圧を印加することなく初期化を行うことができる。なお、ここでは、例として、第７の実施形態に係る単位回路１６ａ、１６ｂをＰチャネル型トランジスタを用いて構成する場合について説明したが、第１〜第６および第８の実施形態、および、後述する第１０〜第１６の実施形態に係る単位回路についても同様の方法を適用することができる。
【００９９】
（第１０の実施形態）
本発明の第１０の実施形態に係るシフトレジスタは、図１４に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路２１に代えて、図３５に示す単位回路２２ａ、または、図３６に示す単位回路２２ｂを備えている。単位回路２２ａは、単位回路２１ａ（図１５）から容量Ｃ１を削除し、Ｎチャネル型トランジスタＴｒ１７を追加し、トランジスタＴｒａのドレイン端子の接続先を変更したものである。トランジスタＴｒ１７、Ｔｒａのドレイン端子はトランジスタＴｒ２のソース端子に接続され、トランジスタＴｒ１７のソース端子はトランジスタＴｒ１のゲート端子に接続され、トランジスタＴｒ１７のゲート端子にはハイレベル電位ＶＤＤが印加される。トランジスタＴｒ１７は、耐圧用トランジスタとして機能する。単位回路２２ｂは、単位回路２２ａについて、トランジスタＴｒａのソース端子の接続先をクロック端子ＣＫＡに変更したものである。以下、トランジスタＴｒ１７のドレイン端子が接続された節点をｎ９、トランジスタＴｒ１７のソース端子が接続された節点をｎ１０という。
【０１００】
図３７は、本実施形態に係るシフトレジスタの信号波形図である。図３７に示す信号波形図は、図１８に示す信号波形図から節点ｎ１の電位の変化を削除し、節点ｎ９、ｎ１０の電位の変化を追加したものである。トランジスタＴｒ１６を含む単位回路１６ａ（図２２）と同様に、トランジスタＴｒ１７を含む単位回路２２ａ、２２ｂでは、節点ｎ１０の突き上げ期間でも、トランジスタＴｒ２、Ｔｒ３、Ｔｒａの端子間にはトランジスタの駆動電圧よりも低い電圧が与えられる。したがって、本実施形態に係るシフトレジスタによれば、トランジスタの劣化や破壊を防止することができる。
【０１０１】
また、単位回路２２ａ、２２ｂでは、トランジスタＴｒ６の作用により、入力信号ＩＮａがハイレベルである期間の一部において、節点ｎ２がフローティング状態になる。このため、節点ｎ２の電位はハイレベル電位ＶＤＤよりも高くなり、トランジスタＴｒ２の出力インピーダンスは低くなるので、節点ｎ１０のチャージを高速に行うことができる。したがって、動作周波数が高い場合でも、節点ｎ１０の電位は所定時間内に（ＶＤＤ−Ｖｔｈ）に到達する。よって、本実施形態に係るシフトレジスタによれば、トランジスタＴｒ６を含まないシフトレジスタに耐圧対策を行った場合と比べて、トランジスタの劣化や破壊を防止しながら動作マージンを大きくすることができる。
【０１０２】
このように単位回路２２ａは、第１導通端子がクロック端子ＣＫＡに接続され、第２導通端子が出力端子ＯＵＴに接続された出力トランジスタＴｒ１と、第１導通端子が第１節点（節点ｎ９）に接続され、第２導通端子が出力トランジスタＴｒ１の制御端子に接続され、制御端子にオン電位（ハイレベル電位）が固定的に印加された耐圧用トランジスタＴｒ１７と、第１節点にオン電位とオフ電位（ローレベル電位）を切り換えて印加する出力制御部（トランジスタＴｒ２、Ｔｒ３、Ｔｒ６、Ｔｒ７、Ｔｒｃ）と、第１導通端子が出力トランジスタＴｒ１の制御端子に接続され、第２導通端子が出力端子ＯＵＴに接続され、制御端子に初期化信号ＩＮＩＴが与えられた初期化トランジスタＴｒａと、第１導通端子が出力端子ＯＵＴに接続され、第２導通端子にオフ電位が固定的に印加され、制御端子に初期化信号ＩＮＩＴが与えられた出力初期化トランジスタＴｒｂとを含んでいる。単位回路２２ｂでは、初期化トランジスタＴｒａの第２導通端子は、クロック端子ＣＫＡに接続される。したがって、本実施形態に係るシフトレジスタによれば、第１の実施形態と同様に、動作時に初期化トランジスタＴｒａの導通端子間に高電圧を印加することなく、初期化を行うことができる。
【０１０３】
また、単位回路２２ａ、２２ｂの出力制御部は、第１導通端子に単位回路に対する入力信号ＩＮａが与えられ、第２導通端子が第１節点に接続されたセットトランジスタＴｒ２と、セットトランジスタＴｒ２の制御端子にオン電位とオフ電位を切り換えて印加するセット制御部（トランジスタＴｒ６、Ｔｒ７）と、第１導通端子がセットトランジスタＴｒ２の制御端子に接続され、第２導通端子が第２入力端子ＩＮｂに接続され、制御端子に初期化信号ＩＮＩＴが与えられた第２初期化トランジスタＴｒｃとを含んでいる。第２入力信号ＩＮｂは、第１節点にオン電位を印加する期間の少なくとも一部で、出力トランジスタＴｒ１の制御端子と同じレベルのオン電位になる。
【０１０４】
初期化時に入力信号ＩＮｂをオフレベルに制御することにより、セットトランジスタＴｒ２をオフ状態に制御し、入力信号ＩＮａと第１節点を電気的に切り離して、出力トランジスタＴｒ１を確実にオフ状態に制御することができる。また、第１節点にオン電位を印加する期間の少なくとも一部で、第２初期化トランジスタＴｒｃの第２導通端子の電位を第１節点と同じレベルのオン電位に制御することにより、第２初期化トランジスタＴｒｃの導通端子間に高電圧が印加される時間を短くすることができる。
【０１０５】
また、耐圧用トランジスタＴｒ１７の作用により、オン電位を有するクロック信号を出力するときに、第１節点の電位は出力制御部によって印加されたオン電位から変化しない。したがって、第１節点に接続されたトランジスタＴｒ２、Ｔｒ３、Ｔｒａの端子間に高電圧を印加することを防止することができる。
【０１０６】
（第１１の実施形態）
本発明の第１１の実施形態に係るシフトレジスタは、図１４に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路２１に代えて、図３８に示す単位回路２３ａ、または、図３９に示す単位回路２３ｂを備えている。単位回路２３ａは、単位回路２１ａ（図１５）から容量Ｃ１を削除し、トランジスタＴｒ７のゲート端子の接続先を出力端子ＯＵＴに変更したものである。単位回路２３ｂは、単位回路２３ａについて、トランジスタＴｒａのソース端子の接続先をクロック端子ＣＫＡに変更したものである。
【０１０７】
本実施形態に係るシフトレジスタの信号波形図は、図１８に示す信号波形図と同じである。時刻ｔ４より前では、単位回路２３ａ、２３ｂは単位回路２１ａと同様に動作する。時刻ｔ４においてクロック信号ＣＫＡがローレベルからハイレベルに変化すると、時刻ｔ４以降、クロック信号ＣＫＡのハイレベル電位が出力信号ＯＵＴとして出力される。また、出力信号ＯＵＴがハイレベルになると、トランジスタＴｒ７はオンする。このとき入力信号ＩＮｂはローレベルであるので、節点ｎ２の電位は下降してローレベルになる（節点ｎ２のディスチャージ）。このため、トランジスタＴｒ２はオフする。
【０１０８】
単位回路２１ａでは、トランジスタＴｒ７のゲート端子はクロック端子ＣＫＡに接続される。これに対して単位回路２３ａ、２３ｂでは、トランジスタＴｒ７のゲート端子は出力端子ＯＵＴに接続される。出力信号ＯＵＴが変化する頻度は、クロック信号ＣＫＡが変化する頻度よりも小さい。したがって、本実施形態に係るシフトレジスタによれば、トランジスタＴｒ７のゲート端子に付随する寄生容量の充放電を減らし、消費電力を削減することができる。
【０１０９】
（第１２の実施形態）
図４０は、本発明の第１２の実施形態に係るシフトレジスタの構成を示すブロック図である。図４０に示すシフトレジスタ４０は、ｎ個の単位回路４１を多段接続して構成されている。単位回路４１は、クロック端子ＣＫＡ、ＣＫＢ、入力端子ＩＮａ、初期化端子ＩＮＩＴ、および、出力端子ＯＵＴを有する。シフトレジスタ４０には外部からスタートパルスＳＴａ、４相のクロック信号ＣＫ１〜ＣＫ４、および、初期化信号ＩＮＩＴが供給される。クロック信号ＣＫ１〜ＣＫ４と初期化信号ＩＮＩＴは、第５の実施形態に係るシフトレジスタ２０（図１４）と同様に各端子に与えられる。スタートパルスＳＴａは、１段目の単位回路４１の入力端子ＩＮａに与えられる。単位回路４１の出力信号ＯＵＴは、出力信号Ｏ１〜Ｏｎとして外部に出力されると共に、次段の単位回路４１の入力端子ＩＮａに与えられる。
【０１１０】
単位回路４１には、図４１に示す単位回路４１ａ、または、図４２に示す単位回路４１ｂが使用される。単位回路４１ａは、単位回路２１ａ（図１５）から容量Ｃ１を削除し、トランジスタＴｒ６のゲート端子およびドレイン端子、並びに、トランジスタＴｒ７、Ｔｒｃのソース端子の接続先をクロック端子ＣＫＢに変更したものである。単位回路４１ｂは、単位回路４１ａについて、トランジスタＴｒａのソース端子の接続先をクロック端子ＣＫＡに変更したものである。
【０１１１】
図４３は、シフトレジスタ６０の信号波形図である。図４３に示す信号波形図は、入力信号ＩＮｂの電位の変化が削除されている点、および、時刻ｔ７以降において節点ｎ２の電位が周期的に所定レベル（ＶＤＤ−Ｖｔｈ）になる点を除き、図１８に示す信号波形図と同じである。時刻ｔ１より前では、節点ｎ１、ｎ２の電位と出力信号ＯＵＴはローレベルである。時刻ｔ１においてクロック信号ＣＫＢがハイレベルに変化すると、トランジスタＴｒ６はオンし、クロック端子ＣＫＢから節点ｎ２に向けてトランジスタＴｒ６を通過する電流が流れ、節点ｎ２の電位は上昇する（節点ｎ２のチャージ）。時刻ｔ１からしばらく経つと、トランジスタＴｒ２、Ｔｒ３は共にオン状態になる。
【０１１２】
時刻ｔ２において入力信号ＩＮａがハイレベルに変化すると、節点ｎ１のチャージと節点ｎ２の突き上げが行われる。時刻ｔ３においてクロック信号ＣＫＢがローレベルに変化すると、トランジスタＴｒ３はオフする。トランジスタＴｒ３がオフした後も、節点ｎ１、ｎ２の電位は変化せず、トランジスタＴｒ１はオン状態を保つ。時刻ｔ３〜ｔ７では、単位回路４１ａ、４１ｂは単位回路２１ａと同様に動作する。
【０１１３】
時刻ｔ７においてクロック信号ＣＫＢがハイレベルに変化すると、トランジスタＴｒ３はオンし、節点ｎ１のディスチャージが行われる。また、時刻ｔ７において、トランジスタＴｒ６はオンする。このため、クロック端子ＣＫＢから節点ｎ２に向けてトランジスタＴｒ６を通過する電流が流れ、節点ｎ２の電位は上昇する。時刻ｔ７以降において、節点ｎ２の電位は、クロック信号ＣＫＢがハイレベルに変化すると（ＶＤＤ−Ｖｔｈ）に変化し、クロック信号ＣＫＡがハイレベルに変化するとローレベルに変化する。
【０１１４】
シフトレジスタ４０にはスタートパルスＳＴｂを供給する必要がなく、単位回路４１ａ、４１ｂには２段前の単位回路４１ａ、４１ｂの出力信号ＯＵＴを与える必要がない。したがって、本実施形態に係るシフトレジスタ４０によれば、単位回路間の配線を削減し、回路のレイアウト面積を削減することができる。
【０１１５】
（第１３の実施形態）
本発明の第１３の実施形態に係るシフトレジスタは、図４０に示す構成を有する。ただし、本実施形態に係るシフトレジスタは、単位回路４１に代えて、図４４に示す単位回路４２ａ、または、図４５に示す単位回路４２ｂを備えている。単位回路４２ａは、単位回路４１ａ（図４１）について、トランジスタＴｒ７のゲート端子の接続先を出力端子ＯＵＴに変更したものである。単位回路４２ｂは、単位回路４２ａについて、トランジスタＴｒａのソース端子の接続先をクロック端子ＣＫＡに変更したものである。
【０１１６】
図４６は、本実施形態に係るシフトレジスタの信号波形図である。図４６に示す信号波形図は、節点ｎ２の電位の変化を除いて、図１８に示す信号波形図と同じである。時刻ｔ２より前では、節点ｎ１の電位と出力信号ＯＵＴはローレベル、節点ｎ２の電位は（ＶＤＤ−Ｖｔｈ）であり、節点ｎ２はフローティング状態であり、トランジスタＴｒ２はオン状態である。
【０１１７】
時刻ｔ２において入力信号ＩＮａがハイレベルに変化すると、節点ｎ１のチャージと節点ｎ２の突き上げが行われる。時刻ｔ３においてクロック信号ＣＫＢがローレベルに変化すると、トランジスタＴｒ３はオフする。トランジスタＴｒ３がオフした後も、節点ｎ１、ｎ２の電位は変化せず、トランジスタＴｒ１、Ｔｒ２はオン状態を保つ。時刻ｔ４においてクロック信号ＣＫＡがローレベルからハイレベルに変化すると、節点ｎ１の突き上げが行われ、閾値落ちのないハイレベル電位ＶＤＤが出力信号ＯＵＴとして出力される。また、出力信号ＯＵＴがハイレベルになると、トランジスタＴｒ７はオンする。このときクロック信号ＣＫＢはローレベルであるので、節点ｎ２の電位は下降してローレベルになる（節点ｎ２のディスチャージ）。このため、トランジスタＴｒ２はオフする。
【０１１８】
時刻ｔ５において、入力信号ＩＮａはローレベルに変化する。このときトランジスタＴｒ２、Ｔｒ３はオフ状態であるので、節点ｎ１、ｎ２の電位は変化しない。時刻ｔ６においてクロック信号ＣＫＡがローレベルに変化すると、出力信号ＯＵＴはローレベルに変化し、トランジスタＴｒ７はオフする。また、節点ｎ１の突き上げが終了するので、節点ｎ１の電位はハイレベル電位ＶＤＤに下降する。時刻ｔ７においてクロック信号ＣＫＢがハイレベルに変化すると、節点ｎ１のディスチャージが行われる。また、時刻ｔ７においてトランジスタＴｒ６はオンするので、節点ｎ２の電位は上昇して（ＶＤＤ−Ｖｔｈ）になる（節点ｎ２のチャージ）。
【０１１９】
本実施形態に係るシフトレジスタによれば、第１１の実施形態と同様に、トランジスタＴｒ７のゲート端子に付随する寄生容量の充放電を減らし、消費電力を削減することができる。また、節点ｎ２のディスチャージは、出力信号ＯＵＴがハイレベルのときにだけ行われる。したがって、本実施形態に係るシフトレジスタによれば、節点ｎ２に付随する寄生容量の充放電を減らし、消費電力を削減することができる。
【０１２０】
（第１４の実施形態）
図４７は、本発明の第１４の実施形態に係るシフトレジスタの構成を示すブロック図である。図４７に示すシフトレジスタ５０は、ｎ個の単位回路５１を多段接続し、その前段にダミー単位回路５２を接続したものである。単位回路５１は、クロック端子ＣＫＡ、ＣＫＢ、入力端子ＩＮａ、ＩＮｂ、初期化端子ＩＮＩＴ、および、出力端子ＯＵＴを有する。ダミー単位回路５２は、クロック端子ＣＫＡ、ＣＫＢ、入力端子ＩＮａ、初期化端子ＩＮＩＴ、および、出力端子ＯＵＴを有する。例えば、単位回路５１には単位回路２２ａ（図３５）が用いられ、ダミー単位回路５２には単位回路４１ａ（図４１）が用いられる。
【０１２１】
シフトレジスタ５０には外部から、スタートパルスＳＴａ、４相のクロック信号ＣＫ１〜ＣＫ４、および、初期化信号ＩＮＩＴが供給される。クロック信号ＣＫ１〜ＣＫ４は、第５の実施形態に係るシフトレジスタ２０（図１４）と同様に各端子に与えられる。これに加えて、クロック信号ＣＫ２はダミー単位回路５２のクロック端子ＣＫＢに与えられ、クロック信号ＣＫ４はダミー単位回路５２のクロック端子ＣＫＡに与えられる。スタートパルスＳＴａは、ダミー単位回路５２の入力端子ＩＮａと１段目の単位回路５１の入力端子ＩＮｂに与えられる。初期化信号ＩＮＩＴは、ｎ個の単位回路５１とダミー単位回路５２の初期化端子ＩＮＩＴに与えられる。ダミー単位回路５２の出力信号ＯＵＴは、外部に出力されることなく、１段目の単位回路５１の入力端子ＩＮａと２段目の単位回路５１の入力端子ＩＮｂに与えられる。単位回路５１の出力信号ＯＵＴは、出力信号Ｏ１〜Ｏｎとして外部に出力されると共に、次段の単位回路５１の入力端子ＩＮａと２段後の単位回路５１の入力端子ＩＮｂに与えられる。
【０１２２】
図４８は、シフトレジスタ５０のタイミングチャートである。図４８に示すように、スタートパルスＳＴａとクロック信号ＣＫ１〜ＣＫ４は、第５の実施形態と同じタイミングで変化する（図１７を参照）。ダミー単位回路５２の出力信号ＯＵＴ（以下、ダミー出力信号Ｏｄｍｙという）は、スタートパルスＳＴａをクロック信号ＣＫ１の１／４周期遅延させた信号となる。スタートパルスＳＴａとダミー出力信号Ｏｄｍｙは、それぞれ、第５の実施形態に係るシフトレジスタ２０におけるスタートパルスＳＴｂ、ＳＴａと同じ役割を有する。
【０１２３】
このようにシフトレジスタ５０は、スタートパルスＳＴａをクロック信号の１／４周期遅延させた信号を出力するダミー単位回路５２を備えている。このため、シフトレジスタ５０に供給するスタートパルスは１本でよい。したがって、本実施形態に係るシフトレジスタ５０によれば、スタートパルスを供給する入力端子とスタートパルスを伝搬する配線の分だけ、レイアウト面積を削減することができる。
【０１２４】
（第１５の実施形態）
図４９は、本発明の第１５の実施形態に係るシフトレジスタの構成を示すブロック図である。図４９に示すシフトレジスタ６０は、ｎ個の単位回路６１と２個のダミー単位回路６２、６３を多段接続して構成されている。単位回路６１は、クロック端子ＣＫＡ、ＣＫＢ、入力端子ＩＮａ、ＩＮｂ、初期化端子ＩＮＩＴ、リセット端子Ｒ、および、出力端子ＯＵＴを有する。ダミー単位回路６２、６３は、クロック端子ＣＫＡ、ＣＫＢ、入力端子ＩＮａ、ＩＮｂ、初期化端子ＩＮＩＴ、および、出力端子ＯＵＴを有する。
【０１２５】
シフトレジスタ６０には外部から、スタートパルスＳＴａ、ＳＴｂ、４相のクロック信号ＣＫ１〜ＣＫ４、および、初期化信号ＩＮＩＴが供給される。スタートパルスＳＴａ、ＳＴｂとクロック信号ＣＫ１〜ＣＫ４は、第５の実施形態に係るシフトレジスタ２０（図１４）と同様に各端子に与えられる。これに加えて、クロック信号ＣＫ１〜ＣＫ４は、それぞれ、ダミー単位回路６２のクロック端子ＣＫＡ、ダミー単位回路６３のクロック端子ＣＫＡ、ダミー単位回路６２のクロック端子ＣＫＢ、および、ダミー単位回路６３のクロック端子ＣＫＢに与えられる。初期化信号ＩＮＩＴは、ｎ個の単位回路６１とダミー単位回路６２、６３の初期化端子ＩＮＩＴに与えられる。単位回路６１の出力信号ＯＵＴは、出力信号Ｏ１〜Ｏｎとして外部に出力されると共に、次段の単位回路６１（または、ダミー単位回路６２）の入力端子ＩＮａ、２段後の単位回路６１（または、ダミー単位回路６２、６３）の入力端子ＩＮｂ、および、２段前の単位回路６１のリセット端子Ｒに与えられる。ダミー単位回路６２の出力信号ＯＵＴ（以下、ダミー出力信号Ｏｄｍｙ１という）は、ダミー単位回路６３の入力端子ＩＮａ、および、（ｎ−１）段目の単位回路６１のリセット端子Ｒに与えられる。ダミー単位回路６３の出力信号ＯＵＴ（以下、ダミー出力信号Ｏｄｍｙ２という）は、ｎ段目の単位回路６１のリセット端子Ｒに与えられる。
【０１２６】
単位回路６１には、図５０に示す単位回路６１ａ、または、図５１に示す単位回路６１ｂが使用される。単位回路６１ａは、単位回路４２ａ（図４４）について、トランジスタＴｒ３のゲート端子の接続先をリセット端子Ｒに変更したものである。単位回路６１ｂは、単位回路６１ａについて、トランジスタＴｒａのソース端子の接続先をクロック端子ＣＫＡに変更したものである。ダミー単位回路６２には、リセット端子Ｒを有しない単位回路（例えば、単位回路４２ａ）が用いられる。
【０１２７】
シフトレジスタ６０では、２段後の単位回路６１の出力信号ＯＵＴがゲート端子に与えられたトランジスタＴｒ３を用いて、節点ｎ１のディスチャージが行われる。（ｎ−１）段目およびｎ段目の単位回路６１に２段後の単位回路６１の出力信号ＯＵＴを与えるために、シフトレジスタ６０はダミー単位回路６２、６３を備えている。（ｎ−１）段目の単位回路６１のトランジスタＴｒ３のゲート端子には、ダミー出力信号Ｏｄｍｙ１が与えられる。ｎ段目の単位回路６１のトランジスタＴｒ３のゲート端子には、ダミー出力信号Ｏｄｍｙ２が与えられる。
【０１２８】
図５２は、シフトレジスタ６０の信号波形図である。図５２に示す信号波形図は、図１８に示す信号波形図にリセット信号Ｒの変化を追加したものである。出力信号ＯＵＴは、時刻ｔ４においてハイレベルに変化し、時刻ｔ６においてローレベルに変化する。これよりもクロック信号ＣＫ１の半周期遅れて、リセット信号Ｒは、時刻ｔ７においてハイレベルに変化し、時刻ｔ８においてローレベルに変化する。時刻ｔ６においてクロック信号ＣＫＡがローレベルに変化すると、節点ｎ１の突き上げが終了し、節点ｎ１の電位はハイレベル電位ＶＤＤに下降する。時刻ｔ７においてリセット信号Ｒがハイレベルに変化すると、トランジスタＴｒ３はオンし、節点ｎ１の電位は下降してローレベルになる（節点ｎ１のディスチャージ）。
【０１２９】
単位回路４２ａでは、クロック信号ＣＫＢがハイレベルのときに、トランジスタＴｒ３がオンし、節点ｎ１のディスチャージが行われる。これに対して単位回路６１ａ、６１ｂでは、リセット信号Ｒがハイレベルのときに、トランジスタＴｒ３がオンし、節点ｎ１のディスチャージが行われる。リセット信号Ｒが変化する頻度は、クロック信号ＣＫＢが変化する頻度よりも小さい。したがって、本実施形態に係るシフトレジスタ６０によれば、トランジスタＴｒ３のゲート端子に付随する寄生容量の充放電を減らし、消費電力を削減することができる。
【０１３０】
本実施形態に係るシフトレジスタ６０については、図５３に示す変形例を構成することができる。図５３に示すシフトレジスタ６４は、（ｎ＋２）個の単位回路６１を多段接続して構成されている。（ｎ＋１）段目および（ｎ＋２）段目の単位回路６１は、ダミー単位回路として機能する。シフトレジスタ６４には外部からスタートパルスＳＴａ、ＳＴｂ、４相のクロック信号ＣＫ１〜ＣＫ４、初期化信号ＩＮＩＴ、および、リセット信号Ｒが供給される。リセット信号Ｒは、（ｎ＋１）段目および（ｎ＋２）段目の単位回路６１のリセット端子Ｒに与えられる。それ以外の信号は、シフトレジスタ６０と同様に各端子に与えられる。
【０１３１】
シフトレジスタ６４では、シフトレジスタ６０と同様に、２段後の単位回路６１の出力信号ＯＵＴがゲート端子に与えられたトランジスタＴｒ３を用いて、節点ｎ１のディスチャージが行われる。（ｎ−１）段目およびｎ段目の単位回路６１に２段後の単位回路６１の出力信号ＯＵＴを与えるために、シフトレジスタ６４は（ｎ＋１）段目およびｎ段目の単位回路６１を備えている。（ｎ−１）段目の単位回路６１のトランジスタＴｒ３のゲート端子には、（ｎ＋１）段目の単位回路６１の出力信号ＯＵＴ（以下、ダミー出力信号Ｏｄｍｙ１という）が与えられる。ｎ段目の単位回路６１のトランジスタＴｒ３のゲート端子には、（ｎ＋２）段目の単位回路６１の出力信号ＯＵＴ（以下、ダミー出力信号Ｏｄｍｙ２という）が与えられる。
【０１３２】
図５４は、シフトレジスタ６４のタイミングチャートである。図５４に示すように、ダミー出力信号Ｏｄｍｙ１は、ｎ段目の単位回路６１の出力信号ＯＵＴがハイレベルになった後のクロック信号ＣＫ１のハイレベル期間でハイレベルになる。ダミー出力信号Ｏｄｍｙ２は、ダミー出力信号Ｏｄｍｙ１がハイレベルになった後のクロック信号ＣＫ２のハイレベル期間でハイレベルになる。リセット信号Ｒは、ダミー出力信号Ｏｄｍｙ２のハイレベル期間の後にハイレベルになる。リセット信号Ｒがハイレベルになると、（ｎ＋１）段目およびｎ段目の単位回路６１において、トランジスタＴｒ３はオンし、節点ｎ１の電位はローレベルになる。
【０１３３】
シフトレジスタ６４でも、シフトレジスタ６０と同様に、トランジスタＴｒ３のゲート端子に付随する寄生容量の充放電を減らし、消費電力を削減することができる。なお、シフトレジスタ６４には、初期化信号ＩＮＩＴとリセット信号Ｒに代えて、初期化時とリセット時にハイレベルになる制御信号を供給してもよい。この場合、単位回路６１からトランジスタＴｒ３、Ｔｒａのうち一方を削除してもよい。
【０１３４】
（第１６の実施形態）
本発明の第１６の実施形態に係るシフトレジスタは、図４９または図５３に示す構成を有する。本実施形態に係るシフトレジスタは、単位回路６１に代えて、図５５に示す単位回路６５ａ、または、図５６に示す単位回路６５ｂを備えている。単位回路６５ａは、単位回路６１ａ（図５０）にトランジスタＴｒ１８を追加したものである。トランジスタＴｒ１８のドレイン端子は出力端子ＯＵＴに接続され、トランジスタＴｒ１８のソース端子にはローレベル電位ＶＳＳが印加され、トランジスタＴｒ１８のゲート端子はリセット端子Ｒに接続される。本実施形態に係るシフトレジスタの信号波形図は、第１５の実施形態に係る信号波形図と同じである。
【０１３５】
単位回路２１ａ（図１５）では、出力信号ＯＵＴがローレベルになる前にトランジスタＴｒ１がオフした場合、出力信号ＯＵＴはローレベルにならずに中間電位になる。単位回路６１ａは、出力信号ＯＵＴをローレベルにするために、ゲート端子がクロック端子ＣＫＢに接続されたトランジスタＴｒ４を含んでいる。しかし、出力信号ＯＵＴを確実にローレベルにするためにトランジスタＴｒ４のサイズを大きくすると、消費電力が増大する。この問題を解決するために、単位回路６５ａ、６５ｂはゲート端子がリセット端子Ｒに接続されたトランジスタＴｒ１８を含んでいる。
【０１３６】
単位回路６５ａ、６５ｂでは、リセット信号Ｒがハイレベルになると、トランジスタＴｒ１８がオンするので、出力信号ＯＵＴは確実にローレベルになる。このため、単位回路６５ａ、６５ｂでは、トランジスタＴｒ１８のサイズを大きくする必要はない。また、出力信号ＯＵＴが変化する頻度は、クロック信号ＣＫＢが変化する頻度よりも小さい。このため、トランジスタＴｒ１８のサイズを大きくしても、トランジスタＴｒ４を大きくしたときほど、消費電力は増大しない。したがって、本実施形態に係るシフトレジスタによれば、消費電力を増大させずに、出力信号ＯＵＴを確実にローレベルにすることができる。
【０１３７】
また、トランジスタＴｒ４は、クロック信号ＣＫＢに基づき周期的にオンする。したがって、トランジスタＴｒ１のリーク電流などによって出力信号ＯＵＴの電位が上昇しても、トランジスタＴｒ４を用いて出力信号ＯＵＴの電位を周期的にローレベルにすることができる。なお、単位回路６５ａ、６５ｂはトランジスタＴｒ４、Ｔｒ１８を含むこととしたが、トランジスタＴｒ１８を含めば、必ずしもトランジスタＴｒ４を含む必要はない。
【０１３８】
以下、本発明の実施形態に係るシフトレジスタを備えた表示装置の例を説明する。図５７は、本発明の実施形態に係るシフトレジスタを備えた液晶表示装置の第１の構成例を示すブロック図である。図５７に示す液晶表示装置は、ｎ本の走査線ＧＬ１〜ＧＬｎ、ｍ本（ｍは２以上の整数）のデータ線ＳＬ１〜ＳＬｍ、（ｍ×ｎ）個の画素回路１０１、データ線駆動回路１１１、および、シフトレジスタ１２１、１２２を備えている。
【０１３９】
走査線ＧＬ１〜ＧＬｎは互いに平行に配置され、データ線ＳＬ１〜ＳＬｍは走査線ＧＬ１〜ＧＬｎと直交するように互いに平行に配置される。（ｍ×ｎ）個の画素回路１０１は、走査線ＧＬ１〜ＧＬｎとデータ線ＳＬ１〜ＳＬｍの交点に対応して配置される。画素回路１０１は、トランジスタＴｗ、液晶容量Ｃｌｃ、および、補助容量Ｃｃｓを含んでいる。トランジスタＴｗのゲート端子は１本の走査線に接続され、トランジスタＴｗのソース端子は１本のデータ線に接続される。以下、画素回路１０１の配置領域を領域Ａという。
【０１４０】
データ線駆動回路１１１は、領域Ａの一辺（図５７では上辺）に沿って配置される。データ線駆動回路１１１は、データ線ＳＬ１〜ＳＬｍの一端（図５７では上端）に接続され、データ線ＳＬ１〜ＳＬｍを駆動する。
【０１４１】
シフトレジスタ１２１、１２２は、それぞれｎ個の出力端子Ｏ１〜Ｏｎを有し、走査線駆動回路として機能する。シフトレジスタ１２１、１２２には、例えば、第１〜第４および第６〜第９の実施形態に係るシフトレジスタが用いられる。シフトレジスタ１２１、１２２には同じ回路が用いられ、同じ信号が供給される。シフトレジスタ１２１は領域Ａの一辺（図５７では左辺）に沿って配置され、シフトレジスタ１２２は領域Ａの対向する辺（図５７では右辺）に沿って配置される。シフトレジスタ１２１の出力端子Ｏ１〜Ｏｎは、それぞれ、走査線ＧＬ１〜ＧＬｎの一端（図５７では左端）に接続される。シフトレジスタ１２１は、走査線ＧＬ１〜ＧＬｎを一端側から駆動する。シフトレジスタ１２２の出力端子Ｏ１〜Ｏｎは、それぞれ、走査線ＧＬ１〜ＧＬｎの他端（図５７では右端）に接続される。シフトレジスタ１２２は、走査線ＧＬ１〜ＧＬｎを他端側から駆動する。このように図５７に示す液晶表示装置では、走査線ＧＬ１〜ＧＬｎは、２個のシフトレジスタ１２１、１２２を用いて両側から駆動される。
【０１４２】
図５８は、本発明の実施形態に係るシフトレジスタを備えた液晶表示装置の第２の構成例を示すブロック図である。図５８に示す液晶表示装置は、図５７に示す液晶表示装置においてシフトレジスタ１２１、１２２を、それぞれ、シフトレジスタ１２３、１２４に置換したものである。シフトレジスタ１２３、１２４は、それぞれｎ個の出力端子Ｏ１〜Ｏｎを有し、走査線駆動回路として機能する。シフトレジスタ１２３、１２４には、例えば、第５および第１０〜第１６の実施形態に係るシフトレジスタが用いられる。
【０１４３】
なお、図５７および図５８に示す液晶表示装置は、領域Ａの対向する２辺に沿って配置された２個のシフトレジスタを用いて、走査線ＧＬ１〜ＧＬｎを両側から駆動することとした。これに代えて、本発明の実施形態に係るシフトレジスタを備えた液晶表示装置は、領域Ａの一辺に沿って配置された１個のシフトレジスタを用いて、走査線ＧＬ１〜ＧＬｎを片側から駆動してもよい。
【０１４４】
図５９は、本発明の実施形態に係るシフトレジスタを備えた液晶表示装置の第３の構成例を示すブロック図である。図５９に示す液晶表示装置は、２ｎ本の走査線ＧＬ１〜ＧＬ２ｎ、ｍ本のデータ線ＳＬ１〜ＳＬｍ、（ｍ×２ｎ）個の画素回路１０１、データ線駆動回路１１１、および、シフトレジスタ１２１、１２２を備えている。走査線ＧＬ１〜ＧＬ２ｎ、データ線ＳＬ１〜ＳＬｍ、（ｍ×２ｎ）個の画素回路１０１、および、データ線駆動回路１１１は、図５７に示す液晶表示装置と同様に配置される。
【０１４５】
シフトレジスタ１２１、１２２には同じ回路が用いられ、初期化信号ＩＮＩＴを除いて異なる信号が与えられる。シフトレジスタ１２１、１２２には、例えば、第１〜第４および第６〜第９の実施形態に係るシフトレジスタが用いられる。シフトレジスタ１２１の出力端子Ｏ１〜Ｏｎは、それぞれ、奇数番目の走査線ＧＬ１、ＧＬ３、…、ＧＬ２ｎ−１の一端（図５９では左端）に接続される。シフトレジスタ１２１は、奇数番目の走査線ＧＬ１、ＧＬ３、…、ＧＬ２ｎ−１を一端側から駆動する。シフトレジスタ１２２の出力端子Ｏ１〜Ｏｎは、それぞれ、偶数番目の走査線ＧＬ２、ＧＬ４、…、ＧＬ２ｎの他端（図５９では右端）に接続される。シフトレジスタ１２２は、偶数番目の走査線ＧＬ２、ＧＬ４、…、ＧＬ２ｎを他端側から駆動する。このように図５９に示す液晶表示装置では、奇数番目の走査線ＧＬ１、ＧＬ３、…、ＧＬ２ｎ−１はシフトレジスタ１２１を用いて一端側から駆動され、偶数番目の走査線ＧＬ２、ＧＬ４、…、ＧＬ２ｎはシフトレジスタ１２２を用いて他端側から駆動される。
【０１４６】
図６０は、図５９に示す液晶表示装置のタイミングチャートである。シフトレジスタ１２１に供給されるクロック信号ＣＫ１Ｌは、所定の周期でハイレベルとローレベルになる。ただし、クロック信号ＣＫ１Ｌのハイレベル期間は、クロック信号ＣＫ１Ｌの１／４周期よりも短い。クロック信号ＣＫ２Ｌは、クロック信号ＣＫ１Ｌを半周期遅延させた信号である。シフトレジスタ１２２に供給されるクロック信号ＣＫ１Ｒ、ＣＫ２Ｒは、それぞれ、クロック信号ＣＫ１Ｌを１／４周期、および、３／４周期遅延させた信号である。シフトレジスタ１２１に供給されるスタートパルスＳＴＬは、シフト開始時にクロック信号ＣＫ２Ｒのハイレベル期間でハイレベルになる。シフトレジスタ１２２に供給されるスタートパルスＳＴＲは、スタートパルスＳＴＬをクロック信号ＣＫ１Ｌの１／４周期遅延させた信号である。シフトレジスタ１２１の出力信号Ｏ１のハイレベル期間は、スタートパルスＳＴＬのハイレベル期間からクロック信号の１／４周期遅れる。シフトレジスタ１２１の出力信号Ｏ２〜Ｏｎのハイレベル期間は、それぞれ、シフトレジスタ１２１の出力信号Ｏ１〜Ｏｎ−１のハイレベル期間からクロック信号の半周期遅れる。シフトレジスタ１２２の出力信号Ｏ１のハイレベル期間は、シフトレジスタ１２１の出力信号Ｏ１のハイレベル期間からクロック信号の１／４周期遅れる。シフトレジスタ１２２の出力信号Ｏ２〜Ｏｎのハイレベル期間は、それぞれ、シフトレジスタ１２２の出力信号Ｏ１〜Ｏｎ−１のハイレベル期間からクロック信号の半周期遅れる。したがって、図６０に示すように、走査線ＧＬ１〜ＧＬ２ｎの電位は、クロック信号の１／４周期ずつ遅れて昇順にハイレベルになる。
【０１４７】
図６１は、本発明の実施形態に係るシフトレジスタを備えた液晶表示装置の第４の構成例を示すブロック図である。図６１に示す液晶表示装置は、図５９に示す液晶表示装置においてシフトレジスタ１２１、１２２を、それぞれ、シフトレジスタ１２３、１２４に置換したものである。シフトレジスタ１２３、１２４には同じ回路が用いられ、初期化信号ＩＮＩＴを除いて異なる信号が与えられる。シフトレジスタ１２３、１２４には、例えば、第５および第１０〜第１６の実施形態に係るシフトレジスタが用いられる。
【０１４８】
図６２は、図６１に示す液晶表示装置のタイミングチャートである。シフトレジスタ１２３に供給されるスタートパルスＳＴａＬ、ＳＴｂＬおよびクロック信号ＣＫ１Ｌ〜ＣＫ４Ｌは、それぞれ、図１７に示すスタートパルスＳＴａ、ＳＴｂおよびクロック信号ＣＫ１〜ＣＫ４と同じタイミングで変化する。シフトレジスタ１２４に供給されるスタートパルスＳＴａＲ、ＳＴｂＲおよびクロック信号ＣＫ１Ｒ〜ＣＫ４Ｒは、シフトレジスタ１２３に供給される信号よりもクロック信号の１／８周期遅れて変化する。シフトレジスタ１２３の出力信号Ｏ１のハイレベル期間は、スタートパルスＳＴａＬのハイレベル期間からクロック信号の１／４周期遅れる。シフトレジスタ１２３の出力信号Ｏ２〜Ｏｎのハイレベル期間は、それぞれ、シフトレジスタ１２３の出力信号Ｏ１〜Ｏｎ−１のハイレベル期間からクロック信号の１／４周期遅れる。シフトレジスタ１２４の出力信号Ｏ１のハイレベル期間は、シフトレジスタ１２３の出力信号Ｏ１のハイレベル期間からクロック信号の１／８周期遅れる。シフトレジスタ１２４の出力信号Ｏ２〜Ｏｎのハイレベル期間は、それぞれ、シフトレジスタ１２４の出力信号Ｏ１〜Ｏｎ−１のハイレベル期間からクロック信号の１／４周期遅れる。したがって、図６２に示すように、走査線ＧＬ１〜ＧＬ２ｎの電位は、クロック信号の１／８周期ずつ遅れて昇順にハイレベルになる。
【０１４９】
以上に示す液晶表示装置によれば、第１〜第１６の実施形態に係るシフトレジスタを走査線駆動回路として用いることにより、動作時に初期化トランジスタの導通端子間に高電圧を印加することなく、走査線駆動回路の初期化を行うことができる。また、図５７および図５８に示す液晶表示装置では、走査線１本分の幅に対応した領域にシフトレジスタの単位回路を１個配置する必要がある。これに対して図５９および図６１に示す液晶表示装置では、走査線２本分の幅に対応した領域にシフトレジスタの単位回路を１個配置すればよい。したがって、図５９および図６１に示す液晶表示装置によれば、画素回路の配置領域の外周部分に設けるシフトレジスタのレイアウト領域の幅を小さくすることができる。また、図５７および図５８に示す液晶表示装置によれば、走査線ＧＬ１〜ＧＬｎを両側から駆動することにより、片側から駆動する場合と比べて出力信号のなまりをさらに小さくすることができる。
【０１５０】
以上に示すように、本発明のシフトレジスタによれば、初期化トランジスタの第２導通端子を、初期化時にはオフ電位を有し、かつ、オン電位を有するクロック信号が出力されるときにはクロック信号と同じレベルのオン電位を有する節点に接続することにより、動作時に初期化トランジスタの導通端子間に高電圧を印加することなく、初期化を行うことができる。
【０１５１】
なお、以上に述べたシフトレジスタについては、複数の単位回路の特徴をその性質に反しない限り任意に組み合わせて、各種の変形例に係るシフトレジスタを構成することができる。例えば、耐圧用トランジスタを含む単位回路から耐圧用トランジスタを削除し、得られた単位回路を多段接続してシフトレジスタを構成してもよい。あるいは、耐圧用トランジスタを含まない単位回路に耐圧用トランジスタを追加し、得られた単位回路を多段接続してシフトレジスタを構成してもよい。また、耐圧用トランジスタを含む単位回路については、初期化トランジスタの導通端子を出力トランジスタの制御端子に接続してもよく、耐圧用トランジスタの第１導通端子に接続してもよい。
【産業上の利用可能性】
【０１５２】
本発明のシフトレジスタは、初期化トランジスタの劣化や破壊を防止できるという特徴を有するので、表示装置の駆動回路など、各種の回路に利用することができる。
【符号の説明】
【０１５３】
１０、２０、３０、４０、５０、６０、６４、１２１〜１２４…シフトレジスタ
１、１１〜１７、２１〜２３、３１、４１、４２、５１、６１、６５…単位回路
２…出力制御部
３２…スキャン切替回路
５２、６２、６３…ダミー単位回路
Ｔｒ１〜Ｔｒ７、Ｔｒ１１〜Ｔｒ１８、Ｔｒ２１〜Ｔｒ２６、Ｔｒ３１〜Ｔｒ３８、Ｔｒａ〜Ｔｒｃ、Ｔｒｐ１、Ｔｒｐ４、Ｔｒｐ１１〜Ｔｒｐ１６、Ｔｒｐａ、Ｔｒｐｂ、Ｔｒｐｄ…トランジスタ
【図１】
2014148171.tif 000003
【図２】
2014148171.tif 000004
【図３】
2014148171.tif 000005
【図４】
2014148171.tif 000006
【図５】
2014148171.tif 000007
【図６】
2014148171.tif 000008
【図７】
2014148171.tif 000009
【図８】
2014148171.tif 000010
【図９】
2014148171.tif 000011
【図１０】
2014148171.tif 000012
【図１１】
2014148171.tif 000013
【図１２】
2014148171.tif 000014
【図１３】
2014148171.tif 000015
【図１４】
2014148171.tif 000016
【図１５】
2014148171.tif 000017
【図１６】
2014148171.tif 000018
【図１７】
2014148171.tif 000019
【図１８】
2014148171.tif 000020
【図１９】
2014148171.tif 000021
【図２０】
2014148171.tif 000022
【図２１】
2014148171.tif 000023
【図２２】
2014148171.tif 000024
【図２３】
2014148171.tif 000025
【図２４】
2014148171.tif 000026
【図２５】
2014148171.tif 000027
【図２６】
2014148171.tif 000028
【図２７】
2014148171.tif 000029
【図２８】
2014148171.tif 000030
【図２９】
2014148171.tif 000031
【図３０】
2014148171.tif 000032
【図３１】
2014148171.tif 000033
【図３２】
2014148171.tif 000034
【図３３】
2014148171.tif 000035
【図３４】
2014148171.tif 000036
【図３５】
2014148171.tif 000037
【図３６】
2014148171.tif 000038
【図３７】
2014148171.tif 000039
【図３８】
2014148171.tif 000040
【図３９】
2014148171.tif 000041
【図４０】
2014148171.tif 000042
【図４１】
2014148171.tif 000043
【図４２】
2014148171.tif 000044
【図４３】
2014148171.tif 000045
【図４４】
2014148171.tif 000046
【図４５】
2014148171.tif 000047
【図４６】
2014148171.tif 000048
【図４７】
2014148171.tif 000049
【図４８】
2014148171.tif 000050
【図４９】
2014148171.tif 000051
【図５０】
2014148171.tif 000052
【図５１】
2014148171.tif 000053
【図５２】
2014148171.tif 000054
【図５３】
2014148171.tif 000055
【図５４】
2014148171.tif 000056
【図５５】
2014148171.tif 000057
【図５６】
2014148171.tif 000058
【図５７】
2014148171.tif 000059
【図５８】
2014148171.tif 000060
【図５９】
2014148171.tif 000061
【図６０】
2014148171.tif 000062
【図６１】
2014148171.tif 000063
【図６２】
2014148171.tif 000064
【図６３】
2014148171.tif 000065
【図６４】
2014148171.tif 000066
【図６５】
2014148171.tif 000067
【図６６】
2014148171.tif 000068
【手続補正書】
【提出日】平成27年9月24日(2015.9.24)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
本発明の第９の局面は、表示装置であって、
互いに平行に配置された複数の走査線と、
前記走査線と直交するように互いに平行に配置された複数のデータ線と、
前記走査線および前記データ線の交点に対応して配置された複数の画素回路と、
前記走査線を駆動する走査線駆動回路として、第１または第２の局面に係るシフトレジスタとを備える。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正の内容】
【００２５】
本発明の第７の局面によれば、初期化時にはセットトランジスタをオフ状態に制御し、入力信号と第１節点を電気的に切り離して、出力トランジスタを確実にオフ状態に制御することができる。また、第１節点にオン電位を印加する期間の少なくとも一部で、第２初期化トランジスタの第２導通端子の電位を第１節点と同じレベルのオン電位に制御することにより、第２初期化トランジスタの導通端子間に高電圧が印加される時間を短くすることができる。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
単位回路１１ｂでも動作時に、節点ｎ１の電位は、突き上げによって最高で（ＶＤＤ−Ｖｔｈ＋α）になる。節点ｎ１の突き上げ期間では、クロック信号ＣＫＡの電位はＶＤＤであるので、トランジスタＴｒａのソース−ドレイン間には電圧（α−Ｖｔｈ）が印加される。したがって、単位回路１１ｂを備えたシフトレジスタ１０によれば、単位回路１１ａを備えたシフトレジスタ１０と同様に、動作時にトランジスタＴｒａのソース−ドレイン間に高電圧を印加することなく、初期化を行うことができる。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】０１０３
【補正方法】変更
【補正の内容】
【０１０３】
また、単位回路２２ａ、２２ｂの出力制御部は、第１導通端子に単位回路に対する入力信号ＩＮａが与えられ、第２導通端子が第１節点に接続されたセットトランジスタＴｒ２と、セットトランジスタＴｒ２の制御端子にオン電位とオフ電位を切り換えて印加するセット制御部（トランジスタＴｒ６、Ｔｒ７）と、第１導通端子がセットトランジスタＴｒ２の制御端子に接続され、第２導通端子が第２入力端子ＩＮｂに接続され、制御端子に初期化信号ＩＮＩＴが与えられた第２初期化トランジスタＴｒｃとを含んでいる。第２入力信号ＩＮｂは、第１節点にオン電位を印加する期間の少なくとも一部で、第１節点と同じレベルのオン電位になる。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０１３１
【補正方法】変更
【補正の内容】
【０１３１】
シフトレジスタ６４では、シフトレジスタ６０と同様に、２段後の単位回路６１の出力信号ＯＵＴがゲート端子に与えられたトランジスタＴｒ３を用いて、節点ｎ１のディスチャージが行われる。（ｎ−１）段目およびｎ段目の単位回路６１に２段後の単位回路６１の出力信号ＯＵＴを与えるために、シフトレジスタ６４は（ｎ＋１）段目および（ｎ＋２）段目の単位回路６１を備えている。（ｎ−１）段目の単位回路６１のトランジスタＴｒ３のゲート端子には、（ｎ＋１）段目の単位回路６１の出力信号ＯＵＴ（以下、ダミー出力信号Ｏｄｍｙ１という）が与えられる。ｎ段目の単位回路６１のトランジスタＴｒ３のゲート端子には、（ｎ＋２）段目の単位回路６１の出力信号ＯＵＴ（以下、ダミー出力信号Ｏｄｍｙ２という）が与えられる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】０１３２
【補正方法】変更
【補正の内容】
【０１３２】
図５４は、シフトレジスタ６４のタイミングチャートである。図５４に示すように、ダミー出力信号Ｏｄｍｙ１は、ｎ段目の単位回路６１の出力信号ＯＵＴがハイレベルになった後のクロック信号ＣＫ１のハイレベル期間でハイレベルになる。ダミー出力信号Ｏｄｍｙ２は、ダミー出力信号Ｏｄｍｙ１がハイレベルになった後のクロック信号ＣＫ２のハイレベル期間でハイレベルになる。リセット信号Ｒは、ダミー出力信号Ｏｄｍｙ２のハイレベル期間の後にハイレベルになる。リセット信号Ｒがハイレベルになると、（ｎ＋１）段目および（ｎ＋２）段目の単位回路６１において、トランジスタＴｒ３はオンし、節点ｎ１の電位はローレベルになる。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】０１３６
【補正方法】変更
【補正の内容】
【０１３６】
単位回路６５ａ、６５ｂでは、リセット信号Ｒがハイレベルになると、トランジスタＴｒ１８がオンするので、出力信号ＯＵＴは確実にローレベルになる。このため、単位回路６５ａ、６５ｂでは、トランジスタＴｒ４のサイズを大きくする必要はない。また、出力信号ＯＵＴが変化する頻度は、クロック信号ＣＫＢが変化する頻度よりも小さい。このため、トランジスタＴｒ１８のサイズを大きくしても、トランジスタＴｒ４を大きくしたときほど、消費電力は増大しない。したがって、本実施形態に係るシフトレジスタによれば、消費電力を増大させずに、出力信号ＯＵＴを確実にローレベルにすることができる。
【国際調査報告】
2014148171.tif 000069
2014148171.tif 000070
2014148171.tif 000071
2014148171.tif 000072