【事件の表示】
　平成１０年特許願第１０４７１７号「集積回路」拒絶査定不服審判事件〔平成１１年　１月１２日出願公開、特開平１１−　　８５５０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯 ・本願発明
　本願は、平成１０年４月１５日（優先権主張１９９７年４月１５日、仏国）の出願であって、特許請求の範囲の請求項１に係る発明（以下、「本願発明」という。）は、平成１９年２月１日付け手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された次のとおりのものと認める。
　
「第１の周波数を有する信号を受ける対称入力端と、Ｎを少なくとも２に等しい整数とした場合にこの第１の周波数の値の２Ｎ分の１の値とした第２の周波数を有する信号を生じる対称出力端とを有する分周器を具える集積回路であって、前記分周器は複数のメモリセルを以って構成され、各メモリセルは対称データ入力端と、対称クロック入力端と、対称データ出力端とを有している当該集積回路において、
　前記分周器が２Ｎ個のメモリセルを有し、ｉ番目のメモリセルのデータ出力端がｉ＝１〜２Ｎ−１に対しｉ＋１番目のメモリセルのデータ入力端に接続され、２Ｎ番目のメモリセルのデータ出力端が１番目のメモリセルのデータ入力端に交差接続され、これらメモリセルのうちの１つのメモリセルのデータ出力端が分周器の出力端を構成し、奇数番目の各メモリセルのクロック入力端が分周器の入力端に接続され、偶数番目の各メモリセルのクロック入力端が分周器の入力端に交差接続されていることを特徴とする集積回路。」
　
２．引用刊行物記載の発明及び周知技術
　
Ａ．原査定の拒絶の理由に引用された、特開平８−１６２９４６号公報（以下「引用例」という。）には、「カウンタ回路」として図面とともに次の事項が記載されている。
　
ア．「【０００２】
【従来の技術】従来から、ＬＳＩ等の回路の設計に於いて、カウンタ回路は必要不可欠な回路として使用されて来ている。係るカウンタ回路としては、複数個のフリップフロップ（ＦＦ１〜ＦＦｎ）がシリアルに接続して構成された構成のものが一般的に使用されており、中でも図２２に示す様に、少なくとも３個のフリップフロップがシリアルに接続されている状態に於いて、該シリアルに接続されたフリップフロップ群に於ける最終段の該フリップフロップＦＦｎの出力が、反転して初段の該フリップフロップＦＦ１の入力端子に接続される様に構成されたジョンソンカウンタ回路が、頻繁に使用されている。
【０００３】即ち、図２２に示す従来のジョンソンカウンタ回路に於いては、フリップフロップの段数がｎ段の場合に、各フリップフロップの出力がクロックの１／ｎの分周波形をクロックの１周期ずつずらせて出力する様に構成されたものである。」
（第５欄第３５行−第６欄第２行。なお、段落３の原文における「１周忌」を誤記と認め、「１周期」と正して摘記した。）
　
イ．「【０００６】即ち、図２２に於けるカウンタ回路に於いて４個のフリップフロップ（ＦＦ１〜ＦＦ４）が使用されているとした場合、当該カウンタ回路に於ける各フリップフロップの出力レベルにおける所望の動作は、例えば、表１に示される通りである。
【０００７】
【表１】
状　態　　　　FF1　　　　FF2　　　　FF3　　　　FF4
（１）　　　　 0　　　　　0　　　　　0　　　　　0
（２）　　　　 1　　　　　0　　　　　0　　　　　0
（３）　　　　 1　　　　　1　　　　　0　　　　　0
（４）　　　　 1　　　　　1　　　　　1　　　　　0
（５）　　　　 1　　　　　1　　　　　1　　　　　1
（６）　　　　 0　　　　　1　　　　　1　　　　　1
（７）　　　　 0　　　　　0　　　　　1　　　　　1
（８）　　　　 0　　　　　0　　　　　0　　　　　1
（１）　　　　 0　　　　　0　　　　　0　　　　　0
　
【０００８】つまり、上記のカウンタ回路に於いては、各フリップフロップの出力は、クロック信号の周期の１／４の周期となり、且つ、クロック１周期ずつ位相がずれて出力される事になる。」
（第６欄第３０行−第７欄第２行）
　
　引用例図２２には、従来のジョンソンカウンタ回路の具体的構成が、上記ア．及びイ．の記載とともに図示されている。ジョンソンカウンタ回路は、上記ア．の「フリップフロップ」の記載、及び図２２に記載されたフリップフロップの「Ｄ」の記号から、Ｄ型フリップフロップ（以下、「ＤＦＦ」という。）を使用するものである。そして、ジョンソンカウンタ回路は、上記ア．の「該シリアルに接続されたフリップフロップ群に於ける最終段の該フリップフロップＦＦｎの出力が、反転して初段の該フリップフロップＦＦ１の入力端子に接続される」の記載、「…従来のジョンソンカウンタ回路に於いては、…各フリップフロップの出力がクロックの…分周波形を…出力する…」の記載、及び図２２を考慮すると、縦続接続された複数個のＤＦＦからなる分周器を備え、ＤＦＦの個数をＮ個とすれば、Ｎ番目のＤＦＦのデータ出力端が１番目のＤＦＦのデータ入力端に反転接続されるものということができる。
　ここで、例としてＮ＝４の場合に、入力クロックの周期と各ＤＦＦから出力される分周波形の周期との関係を詳細に検討すると、これは、上記イ．の【表１】から導きだせるものであって、上記イ．の「状態（１）」「状態（２）」…「状態（８）」のそれぞれに入力クロックの１クロック分が対応するので、（分周波形の周期）＝８×（入力クロックの周期）であることを見いだすことができる。そして、任意のＮに対しては、帰納的に、（分周波形の周期）＝２Ｎ×（入力クロックの周期）となることを見いだすことができる。周期と周波数とは互いに逆数の関係にあることにかんがみ、入力クロックの周波数を「第１の周波数」、分周波形の周波数を「第２の周波数」とすれば、上記関係は、（第２の周波数）＝（１／２Ｎ）×（第１の周波数）と表すことができる。
　したがって、引用例には、従来のジョンソンカウンタ回路として、次の発明（以下、「引用発明」という。）が開示されていると認められる。
　
「第１の周波数を有する信号を受ける入力端と、Ｎを整数（例：Ｎ＝４）とした場合にこの第１の周波数の値の２Ｎ分の１の値とした第２の周波数を有する信号を生じる出力端とを有する分周器を備えるジョンソンカウンタ回路において、
　前記分周器が縦続接続されたＮ個のＤＦＦを有し、Ｎ番目のＤＦＦのデータ出力端が１番目のＤＦＦのデータ入力端に反転接続されているジョンソンカウンタ回路。」
　
Ｂ．原査定の拒絶の理由で周知例として引用された、実願昭６３−１６９５３２号（実開平２−９０５４１号）のマイクロフィルム（以下、「周知例１」という。）には、図面とともに次の事項が記載されている。
　
ウ．「［産業上の利用分野］
　本考案はＥＣＬ回路（エミッタ結合論理回路）の段間結合回路に係り、特に低い電源電圧で動作するフリップフロップによる分周回路に関する。」
（第１頁第１４−１７行）
　
エ．「［従来の技術］
　従来この種の分周回路は、第４図に示すような構成となっていた。
　第４図において、第１，第２のＥＣＬによるフリップフロップ７，８は、それぞれＱ出力がＤバー入力に、Ｑバー出力がＤ入力に接続され、
　・・・（中　略）・・・
　第１，第２のフリップフロップ７，８は、ＥＣＬ回路で構成されておりその具体的回路例を第５図に示す。第５図において、本フリップフロップ７０は、ＥＣＬ回路からなるＤ型フリップフロップであり、相補なＤ，Ｄバー入力を有し、相補なＱ，Ｑバー出力を有し、相補なクロックＣＫ，ＣＫバー入力により、作動する。同図に示すように、一対のｎｐｎトランジスタ３３，３４；３５，３６；３７，３８；３９，４０；５１，５２；５３，５４；５５，５６を備え、さらに抵抗６４，６５，６６，６７，６８，６９を設けている。」
（第２頁第１行−第３頁第６行。なお、周知例１の原文において、「Ｄ」、「Ｑ」及び「ＣＫ」の文字に上線を付した記載は、それぞれ、「Ｄバー」、「Ｑバー」及び「ＣＫバー」と置き換えて摘記した。）
　
Ｃ．同じく、原査定の拒絶の理由で周知例として引用された、特開昭５２−１４９９４９号公報（以下、「周知例２」という。）には、図面とともに次の事項が記載されている。
　
オ．「第１図は本発明に係る分周回路の一実施例を示すものである。図においてトランジスタＱ１，Ｑ２は自己保持回路を構成するもので、そのエミッタが共通接続され、コレクタがそれぞれ抵抗Ｒ０を介して電源ＶＳに接続され、更にベース・コレクタが交差接続されている。このトランジスタＱ１，Ｑ２に対して後述のように相補的に動作するように制御されたトランジスタＱ３，Ｑ４が設けられている。このトランジスタＱ３，Ｑ４はエミッタが共通接続され、コレクタが前記トランジスタＱ１，Ｑ２のコレクタに相互接続され、更にベースが後述するトランジスタＱ８，Ｑ９のコレクタに相互接続されている。前記トランジスタＱ１，Ｑ２とＱ３，Ｑ４とを相補的に動作させるためにトランジスタＱ５，Ｑ６が設けられている。このトランジスタＱ５，Ｑ６はエミッタが共通に接続されてトランジスタＱ７，抵抗ＲＥから成る電流源に接続され、またそれぞれコレクタが前記トランジスタＱ１，Ｑ２の共通エミッタ及びトランジスタＱ３，Ｑ４の共通エミッタに接続されている。そしてベース間に入力電圧Ｖ１が印加されて差動的に動作する。尚、前記トランジスタＱ６のエミッタには後述するように通常抵抗ｒを挿入することが望ましい。また電流源を構成するトランジスタＱ７のベースは抵抗ＲＢを介して電源ＶＢに接続され、またこのトランジスタＱ７のベースと抵抗ＲＢの一端間には直列接続された２個のダイオードＤ１，Ｄ２が設けられ、ダイオードＤ２のカソードは設置されている。これら抵抗ＲＢダイオードＤ１，Ｄ２はバイアス回路を構成する。
　一方上記回路構成に対して全く同様な回路が対称的に構成されている。即ちトランジスタＱ８，Ｑ９により自己保持回路が構成され、これと相補的に動作するようトランジスタ対Ｑ１０，Ｑ１１が設けられている。但し、このトランジスタＱ１０，Ｑ１１のベースはそれぞれ前記トランジスタＱ１，Ｑ２のコレクタに相互接続されている。
　そして、これらトランジスタＱ８，Ｑ９及びトランジスタＱ１０，Ｑ１１を相補的に動作させるために入力電圧Ｖ１によって差動的に動作するトランジスタＱ１２，Ｑ１３が設けられている。
　尚、このトランジスタＱ１２，Ｑ１３のエミッタにはトランジスタＱ１４，抵抗ＲＥにより構成される電流源が接続されている。この電流源は前記トランジスタＱ７，抵抗ＲＥとによって構成された電流源に対して並列に設けられている。また、前記トランジスタＱ１２のベースには前記と同様に抵抗ｒが設けられている。」
（第２頁左下欄第１５行−第３頁右上欄第２行）
　
　周知例１の第５図に記載されたフリップフロップは、ＥＣＬ形式の“一方のラッチ回路”（トランジスタ３３，３４；３５，３６；５１，５２；５５、抵抗６４，６５，６８）及び、ＥＣＬ形式の“他方のラッチ回路”（トランジスタ３７，３８；３９，４０；５３，５４；５６、抵抗６６，６７，６９）よりなることをみてとることができ、これら２個のラッチ回路は互いに逆相に動作するもので、これは、一方のラッチ回路をマスターラッチ、他方のラッチ回路をスレーブラッチとする、典型的なマスタースレーブ型のＤＦＦといえるものである。
　周知例１の第４，５図よりなる分周回路は、正相の信号線（Ｄ，Ｑ，ＣＫ）及び逆相の信号線（Ｄバー，Ｑバー，ＣＫバー）の、合計２本の信号線が用いられた、いわゆる差動表現による信号の入出力がなされており、これに伴い、第５図に記載された２個のラッチ回路が「対称入力端」（Ｄ，Ｄバーまたはトランジスタ３７及び３８のベース入力端）、「対称クロック入力端」（トランジスタ５１及び５２のベース入力端またはトランジスタ５３及び５４のベース入力端）、及び「対称データ出力端」（トランジスタ３５及び３６のコレクタ出力端またはトランジスタ３９及び４０のコレクタ出力端）を備えているといえるものである。また、２個のラッチ回路を互いに逆相で動作させるため、一方のラッチ回路（１番目のラッチ回路）内のトランジスタ５１及び５２にはクロックＣＫ及びクロックＣＫバーが接続されるとともに、他方のラッチ回路（２番目のラッチ回路）内のトランジスタ５３及び５４には、反対にクロックＣＫバー及びクロックＣＫが接続されており、これは、クロックの接続に関し交差接続がなされているといえるものである。したがって、周知例１に記載されるように、
　
「差動表現のマスタースレーブ型ＤＦＦを用いた分周回路であって、マスタースレーブ型ＤＦＦにおける２個のラッチ回路が、それぞれ、対称入力端、対称クロック入力端及び対称データ出力端を有したラッチ回路であり、１番目のラッチ回路にクロックを接続するとともに、２番目のラッチ回路にクロックを交差接続した、差動表現のマスタースレーブ型ＤＦＦを用いた分周回路。」
　
　は周知技術（以下、「周知技術１」という。）と認められる。
　
　また、周知例１第４図に記載された分周回路は、ＱバーがＤに接続され、ＱがＤバーに接続され、すなわち交差接続されることで、データ出力端（Ｑ，Ｑバー）において、２本の信号線により差動表現された値をデータ入力端（Ｄ，Ｄバー）へ反転接続するといえるものである。同様に、周知例２第１図の分周回路は、電圧Ｖ４がトランジスタＱ３のベースに与えられ、電圧Ｖ５がトランジスタＱ４のベースへ与えられ、すなわち交差接続されることで、データ出力端（電圧Ｖ４及びＶ５）において２本の信号線により差動表現された値をデータ入力端（トランジスタＱ４のベース）へ反転接続するといえるものである。したがって、周知例１及び２に記載されるように
　
「差動表現のマスタースレーブ型ＤＦＦを用いた分周回路において、データ出力端において差動表現された値をデータ入力端へ反転接続する際に、データ出力端がデータ入力端に交差接続される、差動表現のマスタースレーブ型ＤＦＦを用いた分周回路。」
　
　は周知技術（以下、「周知技術２」という。）と認められる。
　
３．対比
　本願発明と引用発明を対比する。
　
（１）引用発明の「入力端」は、本願発明の「対称入力端」に対応し、両者は、少なくとも「入力端」である点で共通する。
　
（２）本願発明における「Ｎを少なくとも２に等しい整数とした場合」とは、Ｎ≧２の場合を意味し、Ｎ＝４の態様を含むから、引用発明の「Ｎを整数（例：Ｎ＝４）とした場合にこの第１の周波数の値の２Ｎ分の１の値とした第２の周波数」は、本願発明の「Ｎを少なくとも２に等しい整数とした場合にこの第１の周波数の値の２Ｎ分の１の値とした第２の周波数」に相当する。
　
（３）引用発明の「出力端」は、本願発明の「対称出力端」に対応し、両者は、少なくとも「出力端」である点で共通する。
　
（４）引用発明の「ジョンソンカウンタ回路」は、上記ア．「…ＬＳＩ等の回路設計…」のように、実装上は集積化されることが明らかであって、本願発明の「集積回路」と実質的に同じものである。
　
（５）本願発明の「分周器」については、本願図３に示されるように、縦続接続されたメモリセル２個（例：ＤＬ１及びＤＬ２）から典型的なマスタースレーブ型のＤＦＦ１個が形成され、このＤＦＦがＮ個集まり縦続接続されて分周器が構成され、その結果として、合計で「２Ｎ個のメモリセル」を分周器が有することを含むものである。この意味で、本願発明の「メモリセル」２個単位で、引用発明の「ＤＦＦ」１個に対応づけることができる。そして、メモリセル２個により、少なくとも１ビットの情報を記憶・保持できることは明らかであるから、メモリセル２個と引用発明の「ＤＦＦ」とは、いわゆる『メモリ』として共通するといえる。
　そうすると、本願発明の「前記分周器が２Ｎ個のメモリセルを有し、ｉ番目のメモリセルのデータ出力端がｉ＝１〜２Ｎ−１に対しｉ＋１番目のメモリセルのデータ入力端に接続され」と、引用発明の「前記分周器が縦続接続されたＮ個のＤＦＦを有し、」とを対比すると、本願発明の「ｉ番目のメモリセルのデータ出力端がｉ＝１〜２Ｎ−１に対しｉ＋１番目のメモリセルのデータ入力端に接続され」とは、縦続接続することを意味するから、両者は、「分周器が縦続接続されたＮ個のメモリを有する」点で一致するものである。
　また、本願発明の「２Ｎ番目のメモリセルのデータ出力端が１番目のメモリセルのデータ入力端に交差接続され、」と、引用発明の「Ｎ番目のＤＦＦのデータ出力端が１番目のＤＦＦのデータ入力端に反転接続され」とを対比すると、交差接続は、２本の信号線を用いて差動表現された値について、その値を反転して接続するものと解せるから、両者は、「Ｎ番目のメモリのデータ出力端が１番目のメモリのデータ入力端に反転接続される」点で共通するものである。
　
　すると、引用発明と本願発明とは次の点で一致する。
　
（一致点）
「第１の周波数を有する信号を受ける入力端と、Ｎを整数とした場合にこの第１の周波数の値の２Ｎ分の１の値とした第２の周波数を有する信号を生じる出力端とを有する分周器を具える集積回路において、
　前記分周器が縦続接続されたＮ個のメモリを有し、Ｎ番目のメモリのデータ出力端が１番目のメモリのデータ入力端に反転接続されている集積回路。」
　
　一方で、両者は、次の点で相違する。
　
（相違点１）
　本願発明では、メモリ１個が、一方のメモリセルのデータ出力端が他方のメモリセルのデータ入力端に接続された２個のメモリセルから構成されるため、「分周器」としては、「分周器が２Ｎ個のメモリセルを有し、ｉ番目のメモリセルのデータ出力端がｉ＝１〜２Ｎ−１に対しｉ＋１番目のメモリセルのデータ入力端に接続され」、「２Ｎ番目のメモリセルのデータ出力端が１番目のメモリセルのデータ入力端に」「接続」されるものであるのに対し、引用発明ではメモリ１個は「ＤＦＦ」１個であり、分周器としては「分周器が縦続接続されたＮ個のＤＦＦを有し、Ｎ番目のＤＦＦのデータ出力端が１番目のＤＦＦのデータ入力端に」「接続」されるものである点、
　
（相違点２）
　本願発明では、信号入出力が２本の信号線を用いた差動表現であるため、「各メモリセルは対称データ入力端と、対称クロック入力端と、対称データ出力端とを有している」ものであり、「奇数番目の各メモリセルのクロック入力端が分周器の入力端に接続され、偶数番目の各メモリセルのクロック入力端が分周器の入力端に交差接続」であり、データ入力端に反転接続する構成は、「データ入力端に交差接続」する構成であるのに対し、引用発明では不明な点。
　
（相違点３）
　本願発明では、「これらメモリセルのうちの１つのメモリセルのデータ出力端が分周器の出力端を構成」するのに対し、引用発明では不明な点。
　
４．当審の判断
　上記相違点（１）について検討する。
　一般に、メモリ１個を、一方のメモリセルのデータ出力端が他方のメモリセルのデータ入力端に接続された２個のメモリセルから構成することは、いわゆるマスタースレーブ型のＤＦＦとして周知の技術であって、この点は、周知例１（第２頁第１６行−第３頁第６行，第５図）の記載からも明らかである。そして、引用発明におけるメモリ（ＤＦＦ）に対し、当該周知技術を適用することに格別の困難はないから、引用発明のメモリ（ＤＦＦ）について、一方のメモリセルのデータ出力端が他方のメモリセルのデータ入力端に接続された２個のメモリセルから構成するようにし、その結果、分周器全体としては、「分周器が２Ｎ個のメモリセルを有し、ｉ番目のメモリセルのデータ出力端がｉ＝１〜２Ｎ−１に対しｉ＋１番目のメモリセルのデータ入力端に接続され」、「２Ｎ番目のメモリセルのデータ出力端が１番目のメモリセルのデータ入力端に」「接続」するようにすることは当業者が容易になし得たものである。
　
　次に、上記相違点（２）について検討する。
　一般に信号の入出力を、１本の信号線を用いた、いわゆるシングルエンドで行うか、２本の信号線を用いた差動表現で行うかは、両者の長所短所に鑑み適宜選択・変更し得るものであって、引用発明の信号入出力についても２本の信号線を用いた差動表現で行うようにすることは適宜になし得ることに過ぎない。
　この場合に、「差動表現のマスタースレーブ型ＤＦＦを用いた分周回路であって、マスタースレーブ型ＤＦＦにおける２個のラッチ回路が、それぞれ、対称入力端、対称クロック入力端及び対称データ出力端を有したラッチ回路であり、１番目のラッチ回路にクロックを接続するとともに、２番目のラッチ回路にクロックを交差接続した、差動表現のマスタースレーブ型ＤＦＦを用いた分周回路。」（周知技術１）において、各ラッチ回路の構成が、「対称データ入力端」「対称クロック入力端」及び「対称データ出力端」を有している点を考慮すると、引用発明において、各メモリセル（各ラッチ回路）の構成が、「各メモリセルは対称データ入力端と、対称クロック入力端と、対称データ出力端とを有し」たものとなることは明らかである。また、周知技術１において、ＤＦＦ内の１番目のラッチ回路にクロックを接続するとともに、２番目のラッチ回路にクロックを交差接続した点を考慮すると、引用発明の各ＤＦＦ内の１番目のラッチ回路にクロックを接続するとともに、２番目のラッチ回路にクロックを交差接続することになるから、その結果、分周器は全体として、「奇数番目の各メモリセルのクロック入力端が分周器の入力端に接続され、偶数番目の各メモリセルのクロック入力端が分周器の入力端に交差接続」されたものになることも明らかである。
　また、引用発明におけるデータ入力端に反転接続する構成については、「差動表現のマスタースレーブ型ＤＦＦを用いた分周回路において、データ出力端において差動表現された値をデータ入力端へ反転接続する際に、データ出力端がデータ入力端に交差接続される、差動表現のマスタースレーブ型ＤＦＦを用いた分周回路。」（周知技術２）を考慮すれば、「データ入力端に交差接続」する構成となることも自明的に導き出せる事項である。
　したがって、相違点（２）については格別のものではない。
　
　最後に相違点（３）について検討する。引用例には、段落３（「２．引用刊行物記載の発明及び周知技術」における、摘記ア．）に「…各フリップフロップの出力が…分周波形をクロックの１周期ずつずらせて出力する様に構成されたもの…」と、各フリップフロップからは分周波形が得られることが示唆されており、さらに、フリップフロップを用いたカウンタを分周器として利用する場合に、フリップフロップの出力端を分周器の出力端とすることが技術常識であることを考慮すれば、引用発明を分周器として利用し、「これらメモリセルのうちの１つのメモリセルのデータ出力端が分周器の出力端を構成」するようにすることに格別の困難を要するものではない。
　
　そして、本願発明の作用効果も、引用発明及び周知技術から当業者が容易に予測できる範囲のものである。
　
５．むすび
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。