(57)【要約】  本発明のスイッチトキャパシタ回路（３００）は、第１端子と第２端子とを有し第１端子に入力電圧が印加されるように配置された容量（３１１）と、第３端子と第４端子とを有し第３端子が第２端子と接続された容量（３２１）と、第２入力端子と第２出力端子とを有し第２入力端子が第４端子と接続された反転増幅器（３３２）と、第５端子と第６端子とを有し第６端子が出力端子（２０８）に接続された容量（３５１）と、第７端子と第８端子とを有し第２出力端子と第５端子との電気経路上に配置された容量（３４１）と、第９端子と第１０端子とを有し第９端子が第２端子に接続されるよう、かつ、第１０端子が第６端子に接続されるように配置された容量（３６１）とを具備する。
2014083736.tif 000002
【特許請求の範囲】
【請求項１】
入力電圧が入力される第１入力端子と、
出力電圧が出力される第１出力端子と、
第１端子と第２端子とを有し、前記第１端子に前記入力電圧が印加されるように配置されたサンプリング容量と、
第３端子と第４端子とを有し、前記第３端子が前記第２端子と接続された第１クランプ容量と、
第２入力端子と第２出力端子とを有し、前記第２入力端子が前記第４端子と接続された第１反転増幅器と、
第５端子と第６端子とを有し、前記第６端子が前記第１出力端子と接続されたレベルシフト容量と、
第７端子と第８端子とを有し、前記第２出力端子と前記第５端子との電気経路上に配置された第２クランプ容量と、
第９端子と第１０端子とを有し、前記第９端子が前記第２端子に接続されるよう、かつ、前記第１０端子が前記第６端子に接続されるように配置された蓄積容量と、
を具備するスイッチトキャパシタ回路。
【請求項２】
前記第２クランプ容量は、前記第２入力端子と前記第２出力端子とが接続された短絡状態であるときに、前記第１反転増幅器の短絡電圧と基準電圧との電位差をサンプリングし、
前記レベルシフト容量は、前記第２クランプ容量の前記第８端子と前記第１出力端子との間に電気的に直列挿入されたときに、前記第２出力端子の電圧レベルをシフトする、
請求項１に記載のスイッチトキャパシタ回路。
【請求項３】
サンプリング期間において、
前記サンプリング容量は、前記第１端子に入力された前記入力電圧と基準電圧との電位差をサンプリングし、
前記第１クランプ容量及び前記第２クランプ容量は、それぞれ、前記第２入力端子と前記第２出力端子とが接続されて短絡状態となった前記第１反転増幅器の短絡電圧と前記基準電圧との電位差をサンプリングし、
前記第５端子と前記第６端子とが短絡され、
前記蓄積容量を介した前記第２端子から前記第１出力端子に至る経路は開放される、
請求項１または２に記載のスイッチトキャパシタ回路。
【請求項４】
前記サンプリング期間においてサンプリングされた電圧が転送される転送期間、及び、転送された前記電圧により前記第２出力端子の電圧レベルがシフトするレベルシフト期間において、
前記サンプリング容量の前記第１端子は前記基準電圧となり、
前記第１クランプ容量は、前記サンプリング期間においてサンプリングされた電位差が保持された状態で、前記第２端子と前記第１入力端子との間に電気的に直列挿入され、
前記転送期間において、
前記レベルシフト容量は、前記基準電圧と前記第２出力端子の電圧との電位差を保持し、
前記レベルシフト期間において、
前記レベルシフト容量は、前記転送期間において保持された電位差を保持した状態で、前記第８端子と前記第１出力端子との間に電気的に直列挿入される、
請求項３に記載のスイッチトキャパシタ回路。
【請求項５】
さらに、
サンプリング期間において、前記第１端子と前記第１入力端子とを接続し、前記第２入力端子と前記第２出力端子とを短絡し、前記第６端子と前記第８端子とを接続し、前記第５端子と前記第６端子とを基準電圧に設定し、前記蓄積容量を介した前記第２端子から前記第１出力端子に至る経路を開放し、
前記サンプリング期間においてサンプリングされた電圧が転送される転送期間、及び、転送された前記電圧により前記第２出力端子の電圧レベルがシフトするレベルシフト期間において、前記第１端子を前記基準電圧に設定し、前記第１クランプ容量を前記第２端子と前記第１入力端子との間に電気的に直列挿入し、
前記転送期間において、前記第２出力端子と前記第６端子とを接続し、前記蓄積容量を介した前記第２端子から前記第１出力端子に至る経路を接続し、
前記レベルシフト期間において、前記第２クランプ容量を前記第２出力端子と前記第５端子との間に電気的に直列挿入し、前記レベルシフト容量を、前記第８端子と前記第１出力端子との間に電気的に直列挿入する駆動部を備える、
請求項１に記載のスイッチトキャパシタ回路。
【請求項６】
入力電圧が入力される第１入力端子と、
出力電圧が出力される第１出力端子と、
第１端子と第２端子とを有し、前記第１端子に前記入力電圧が印加されるように配置されたサンプリング容量と、
第２入力端子と第２出力端子とを有し、前記第２入力端子に前記第２端子が接続された第１反転増幅器と、
第３入力端子と第３出力端子とを有し、前記第３入力端子と前記第３出力端子とが短絡された、前記第１反転増幅器と同じ短絡電圧を有する第２反転増幅器と、
第５端子と第６端子とを有し、前記第６端子が前記第１出力端子に接続され、第５端子が前記第３出力端子または第２出力端子に接続されるよう配置されたレベルシフト容量と、
第７端子と第８端子とを有し、前記第７端子が前記第２端子に接続されるよう、かつ、前記第８端子が前記第６端子に接続されるように配置された蓄積容量と、
を具備するスイッチトキャパシタ回路。
【請求項７】
前記レベルシフト容量は、前記第２反転増幅器の短絡電圧と前記第２出力端子の電圧との電位差をサンプリングし、前記第２出力端子と前記第１出力端子との間に電気的に直列挿入されたときに、前記第２出力端子の電圧レベルをシフトする、
請求項６に記載のスイッチトキャパシタ回路。
【請求項８】
前記第１反転増幅器は、インバータ回路を含む、
請求項１〜７のいずれか１項に記載のスイッチトキャパシタ回路。
【請求項９】
前記インバータ回路は、スイッチトカレント型のバイアス回路を具備する、
請求項８に記載のスイッチトキャパシタ回路。
【請求項１０】
請求項１〜９のいずれか１項に記載のスイッチトキャパシタ回路を備える積分器であって、
さらに、前記蓄積容量に蓄えられた電荷を放電する初期化機構を具備し、
サンプリング期間、前記サンプリング期間においてサンプリングされた電圧が転送される転送期間、及び、転送された前記電圧により前記第２出力端子の電圧レベルがシフトするレベルシフト期間が、前記サンプリング期間、前記転送期間及び前記レベルシフト期間の順に繰り返し実行され、
前記初期化機構は、最初の前記サンプリング期間が開始される前のみに作動する、
積分器。
【請求項１１】
請求項１〜９のいずれか１項に記載のスイッチトキャパシタ回路を備えるサンプルホールド回路であって、
さらに、前記蓄積容量に蓄えられた電荷を放電する初期化機構を具備し、
サンプリング期間、前記サンプリング期間においてサンプリングされた電圧が転送される転送期間、及び、転送された前記電圧により前記第２出力端子の電圧レベルがシフトするレベルシフト期間が、前記サンプリング期間、前記転送期間及び前記レベルシフト期間の順に実行され、
前記レベルシフト期間と前記サンプリング期間との間において、前記初期化機構が作動する、
サンプルホールド回路。
【請求項１２】
請求項１０に記載の積分器、または、請求項１１に記載のサンプルホールド回路を具備する、
センサ回路。
【請求項１３】
請求項１０に記載の積分器、または、請求項１１に記載のサンプルホールド回路を具備する、
アナログデジタル変換器。
【請求項１４】
請求項１３に記載のアナログデジタル変換器を具備する、
システムＬＳＩ。
【請求項１５】
請求項１３に記載のアナログデジタル変換器を具備する、
撮像素子。
【請求項１６】
請求項１５に記載の撮像素子を具備する、
デジタルカメラ。
【請求項１７】
入力電圧端子から入力された入力電圧の電圧レベルを変換し、当該変換された電圧を出力電圧端子から出力するスイッチトキャパシタ回路の駆動方法であって、
前記出力電圧端子に接続され、反転増幅器の出力端子の電圧レベルをシフトするためのレベルシフト容量の両端子を短絡し、かつ、前記入力電圧の印加が可能なサンプリング容量と前記出力電圧端子との間に配置された蓄積容量を介した電気経路を開放した状態で、前記入力電圧と基準電圧との電位差を前記サンプリング容量によりサンプリングし、かつ、前記反転増幅器の入力端子と出力端子とが短絡された状態の前記反転増幅器の短絡電圧と前記基準電圧との電位差を、それぞれ、第１クランプ容量及び第２クランプ容量によりサンプリングするサンプリングステップと、
前記サンプリングステップの後、前記サンプリング容量の両端子のうち前記入力電圧の印加が可能な入力印加端子を前記基準電圧に設定し、前記第１クランプ容量を前記反転増幅器の入力端子と前記サンプリング容量の両端子のうち前記入力印加端子と異なる端子との間に電気的に直列挿入し、前記電流経路を接続して前記サンプリング容量から前記蓄積容量へ電荷を転送し、前記レベルシフト容量に前記基準電圧と前記反転増幅器の出力端子の電圧との電位差を保持する転送ステップと、
前記転送ステップの後、前記第２クランプ容量の一方の端子を前記反転増幅器の出力端子に接続し、前記レベルシフト容量を前記第２クランプ容量の他方の端子と前記出力電圧端子との間に電気的に直列挿入するレベルシフトステップとを含む、
スイッチトキャパシタ回路の駆動方法。
【請求項１８】
請求項１７に記載のスイッチトキャパシタ回路の駆動方法を含む積分器の駆動方法であって、
前記サンプリングステップ、前記転送ステップ及び前記レベルシフトステップを、この順で繰り返し実行し、
さらに、最初の前記サンプリングステップの前のみに、前記蓄積容量に蓄えられた電荷を放電する初期化ステップを含む、
積分器の駆動方法。
【請求項１９】
請求項１７に記載のスイッチトキャパシタ回路の駆動方法を含むサンプルホールド回路の駆動方法であって、
前記サンプリングステップ、前記転送ステップ及び前記レベルシフトステップを、この順で実行し、
さらに、前記レベルシフトステップと前記サンプリングステップとの間においてのみ、前記蓄積容量に蓄えられた電荷を放電する初期化ステップを含む、
サンプルホールド回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、スイッチトキャパシタ回路及びその駆動方法に関し、特に、相関レベルシフト動作を行うスイッチトキャパシタ回路に関する。
【背景技術】
【０００２】
従来のスイッチトキャパシタ回路を用いた積分器及びサンプルホールド回路においては、スイッチトキャパシタ回路の反転アンプのゲインにより、それらの精度が決定される。しかしながら、一般に、高ゲインアンプには大きな消費電流や遅い動作速度に難点があるため、上記積分器及びサンプルホールド回路を、高ゲインアンプを用いて高精度化する場合には、消費電力や速度の課題がある。【０００３】
これに対して、高速動作を行う反転アンプとして、インバータをそのままアンプとして用いる手法が提案されている（非特許文献１）。インバータ型アンプは非線形動作時に大電流駆動を行うことができるため、高速反転アンプに適する。しかしながら、ゲインは高々３０ｄＢ程度であり、積分器やサンプルホールド回路等に組み込んでも、それら単体では高精度を実現することは不可能である。【０００４】
これを解決するために、相関レベルシフト（Ｃｏｒｒｅｌａｔｅｄ  Ｌｅｖｅｌ  Ｓｈｉｆｔｉｎｇ：以下、ＣＬＳと記す）技術が提案されている（非特許文献２）。このＣＬＳ技術を、例えば、積分回路やサンプルホールド回路に適用する場合、蓄積容量に並列に接続された補償容量を充電した後に、当該補償容量をアンプ出力端子と積分容量との間に直列に接続し直すことで、出力電圧の「上げ底」（レベルシフト）を実現している。この場合、「上げ底」（レベルシフト）の底の部分に位置するアンプ出力端の電圧を自己フィードバック状態とほぼ等しくできるため、出力変動による入力換算オフセットが最小化され、低いゲインのアンプを用いているにもかかわらず、あたかも高いゲインのアンプを用いたに等しい高精度積分器を実現することができる。【０００５】
図１７は、非特許文献２に開示された従来のスイッチトキャパシタ回路の構成図である。同図に開示されたスイッチトキャパシタ回路は、ＣＬＳ技術を組み込んでおり、２倍増幅器として動作する。このスイッチトキャパシタ回路は、容量１００１、１００２及び１００４と、演算増幅器１００３と、スイッチ１００５、１００６、１００７及び１００８と、基準電圧源１００９と、入力端子１０１０と、出力端子１０１１とで構成される。動作にあたっては、各スイッチのオンオフ制御により、サンプリング期間、転送期間、及びＣＬＳ期間に順番に遷移する。なお、スイッチトキャパシタ回路であるため、各期間は同一時刻で互いに重なり合ってはならない。以下、上記スイッチトキャパシタ回路の動作を、上記期間ごとに説明する。【０００６】
図１８Ａ、図１８Ｂ及び図１８Ｃは、それぞれ、非特許文献２に開示されたスイッチトキャパシタ回路のサンプリング期間、転送期間、及びＣＬＳ期間における接続関係を表す回路図である。【０００７】
まず、図１８Ａに示されるように、サンプリング期間では、スイッチ１００５及び１００６は入力端子１０１０と接続され、スイッチ１００７は短絡され、スイッチ１００８の一方により基準電圧源１００９と容量１００４とが接続され、他方により演算増幅器１００３の出力端と出力端子１０１１とが接続される。このとき、入力端子１０１０の電圧をＶｉｎ［Ｖ］、基準電圧源１００９の基準電圧を０［Ｖ］とすると、容量１００１には図中左側を正極としてＣ・Ｖｉｎ［Ｃ］の電荷が蓄積される。一方、容量１００２には図中右側を正極としてＣ・Ｖｉｎ［Ｃ］の電荷が蓄積される。【０００８】
次に、図１８Ｂに示されるように、転送期間では、スイッチ１００５は基準電圧源１００９と接続され、スイッチ１００６は出力端子１０１１と接続され、スイッチ１００７は開放され、スイッチ１００８の接続関係は維持される。このとき、容量１００１に蓄積された電荷は、全て容量１００２に転送されようとする。つまり、容量１００２の両端電圧は２Ｖｉｎ［Ｖ］になろうとする。また、容量１００４も演算増幅器１００３に駆動されて、その両端電圧は２Ｖｉｎ［Ｖ］になろうとする。【０００９】
しかしながら、演算増幅器１００３のゲインが充分でない場合、演算増幅器１００３の負入力端子の電圧（すなわち、システムの仮想接地電圧）が浮き上がってしまう。このため、容量１００１の電荷は、完全には容量１００２に転送されず、出力端子１０１１の電圧は正確に２Ｖｉｎ［Ｖ］とはならない。これは、演算増幅器１００３の出力端電圧が約２Ｖｉｎ［Ｖ］となり、仮想接地電圧（=基準電圧源１００９の電圧）から大きくずれてしまうため生じる。【００１０】
次に、図１８Ｃに示されるように、ＣＬＳ期間では、スイッチ１００５、１００６及び１００７の接続関係は維持され、スイッチ１００８の一方により演算増幅器１００３の出力端と容量１００４とが接続され、他方は開放される。このとき、演算増幅器１００３の出力端と出力端子１０１１との間に容量１００４が挿入される。容量１００４には約２Ｖｉｎ［Ｖ］の両端電圧があるため、これが「上げ底効果」（レベルシフト効果）となり、約２Ｖｉｎ［Ｖ］であった演算増幅器１００３の出力端の電圧は基準電圧源１００９の電圧（＝０Ｖ）とほぼ等しい電圧になる。これにより、演算増幅器１００３の負入力端電圧（＝システムの仮想接地電圧）の浮き上がりが大きく抑制されるので、容量１００１の電荷はほぼ完全に容量１００２に転送される。よって、結果的に、容量１００２の両端電圧は、ほとんど２Ｖｉｎと等しくなり、低いゲインの演算増幅器を用いているにもかかわらず、高精度な２倍増幅動作を達成できる。
【先行技術文献】
【非特許文献】
【００１１】
【非特許文献１】Ｙ．Ｃｈａｅ，ｅｔ  ａｌ．，“Ａ  ２．１Ｍ  Ｐｉｘｅｌｓ， １２０  Ｆｒａｍｅｓ／ｓ  ＣＭＯＳ  Ｉｍａｇｅ  Ｓｅｎｓｏｒ  Ｗｉｔｈ  Ｃｏｌｕｍｎ−Ｐａｒａｌｌｅｌ  ΔΣＡＤＣ  Ａｒｃｈｉｔｅｃｔｕｒｅ，”  ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  ｖｏｌ．４６，ｎｏ．１，ｐｐ．２３６−２４７，Ｊａｎ．２０１１．
【非特許文献２】Ｂ．Ｒ．Ｇｒｅｇｏｉｒｅ，ｅｔ  ａｌ．，“Ａｎ  Ｏｖｅｒ−６０ｄＢ  Ｔｒｕｅ  Ｒａｉｌ−ｔｏ−Ｒａｉｌ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｕｓｉｎｇ  Ｃｏｒｒｅｌａｔｅｄ  Ｌｅｖｅｌ  Ｓｈｉｆｔｉｎｇ  ａｎｄ  ａｎ  ＯｐａｍｐＷｉｔｈ  Ｏｎｌｙ  ３０ｄＢ  Ｌｏｏｐ  Ｇａｉｎ，”  ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  ｖｏｌ．４３，ｎｏ．１２，ｐｐ．２６２０−２６３０，Ｄｅｃ．２００８．
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、前述した非特許文献２に開示されたスイッチトキャパシタ回路では、差動型の演算増幅器を用いているため、回路動作の高速化、低消費電力化及び回路の小面積化ができないという課題を有する。【００１３】
そこで、本発明は、回路動作の高速化、低消費電力化及び小面積化が可能であり、かつ、高精度であるスイッチトキャパシタ回路及びその駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の一形態に係るスイッチトキャパシタ回路は、入力電圧が入力される第１入力端子と、出力電圧が出力される第１出力端子と、第１端子と第２端子とを有し、前記第１端子に前記入力電圧が印加されるように配置されたサンプリング容量と、第３端子と第４端子とを有し、前記第３端子が前記第２端子と接続された第１クランプ容量と、第２入力端子と第２出力端子とを有し、前記第２入力端子が前記第４端子と接続された第１反転増幅器と、第５端子と第６端子とを有し、前記第６端子が前記第１出力端子と接続されたレベルシフト容量と、第７端子と第８端子とを有し、前記第２出力端子と前記第５端子との電気経路上に配置された第２クランプ容量と、第９端子と第１０端子とを有し、前記第９端子が前記第２端子に接続されるよう、かつ、前記第１０端子が前記第６端子に接続されるように配置された蓄積容量とを具備する。
【発明の効果】
【００１５】
本発明に係るスイッチトキャパシタ回路及びその駆動方法によれば、差動型の演算増幅器でなく、シングルエンド型の反転増幅器を用いていることから、高速動作、低消費電力及び小面積を実現でき、かつ、出力電圧にオフセット電圧が印加されない高精度な積分動作及びサンプルホールド動作が可能となる。
【図面の簡単な説明】
【００１６】
【図１】図１は、２倍増幅器を有するスイッチトキャパシタを適用した積分器の一例を示す回路構成図である。
【図２Ａ】図２Ａは、２倍増幅器を有するスイッチトキャパシタを適用した積分器のサンプリング期間における接続関係を表す回路図である。
【図２Ｂ】図２Ｂは、２倍増幅器を有するスイッチトキャパシタを適用した積分器の転送期間における接続関係を表す回路図である。
【図２Ｃ】図２Ｃは、２倍増幅器を有するスイッチトキャパシタを適用した積分器のＣＬＳ期間における接続関係を表す回路図である。
【図３】図３は、実施の形態１に係るスイッチトキャパシタ回路の機能ブロック図である。
【図４】図４は、実施の形態１に係るスイッチトキャパシタ回路の回路構成図である。
【図５Ａ】図５Ａは、実施の形態１に係るスイッチトキャパシタ回路のサンプリング期間における接続関係を表す回路図である。
【図５Ｂ】図５Ｂは、実施の形態１に係るスイッチトキャパシタ回路の転送期間における接続関係を表す回路図である。
【図５Ｃ】図５Ｃは、実施の形態１に係るスイッチトキャパシタ回路のＣＬＳ期間における接続関係を表す回路図である。
【図６】図６は、スイッチトカレント型のバイアス回路を具備したインバータ回路の一例を示す回路図である。
【図７Ａ】図７Ａは、非特許文献１に開示された従来の積分器の積分特性を表すグラフである。
【図７Ｂ】図７Ｂは、実施の形態１に係るスイッチトキャパシタ回路の積分特性と非特許文献１に開示された従来の積分器の積分特性とを比較するグラフである。
【図７Ｃ】図７Ｃは、積分回数と１積分動作あたりの出力電圧変化との関係を表すグラフである。
【図８】図８は、実施の形態２に係るスイッチトキャパシタ回路の機能ブロック図である。
【図９】図９は、実施の形態２に係るスイッチトキャパシタ回路の回路構成図である。
【図１０Ａ】図１０Ａは、実施の形態２に係るスイッチトキャパシタ回路のサンプリング期間における接続関係を表す回路図である。
【図１０Ｂ】図１０Ｂは、実施の形態２に係るスイッチトキャパシタ回路の転送期間における接続関係を表す回路図である。
【図１０Ｃ】図１０Ｃは、実施の形態２に係るスイッチトキャパシタ回路のＣＬＳ期間における接続関係を表す回路図である。
【図１１Ａ】図１１Ａは、実施の形態３及び４に係る蓄積容量部の構成図である。
【図１１Ｂ】図１１Ｂは、実施の形態３の変形例及び実施の形態４の変形例に係る蓄積容量部の構成図である。
【図１２Ａ】図１２Ａは、実施の形態３及びその変形例に係る制御信号のタイミングチャートである。
【図１２Ｂ】図１２Ｂは、実施の形態４及びその変形例に係る制御信号のタイミングチャートである。
【図１３】図１３は、本開示の積分器を備えるΔΣ変調器のブロック構成図である。
【図１４】図１４は、本開示のΔΣ変調器を備えるセンサ回路のブロック構成図である。
【図１５】図１５は、本開示のＡＤ変換器を備える撮像素子のブロック構成図である。
【図１６Ａ】図１６Ａは、デジタルスチルカメラの一例を示す外観図である。
【図１６Ｂ】図１６Ｂは、本開示の撮像素子を備えるデジタルカメラのブロック構成図である。
【図１７】図１７は、非特許文献２に開示された従来のスイッチトキャパシタ回路の構成図である。
【図１８Ａ】図１８Ａは、非特許文献２に開示された従来のスイッチトキャパシタ回路のサンプリング期間における接続関係を表す回路図である。
【図１８Ｂ】図１８Ｂは、非特許文献２に開示された従来のスイッチトキャパシタ回路の転送期間における接続関係を表す回路図である。
【図１８Ｃ】図１８Ｃは、非特許文献２に開示された従来のスイッチトキャパシタ回路のＣＬＳ期間における接続関係を表す回路図である。
【発明を実施するための形態】
【００１７】
（発明の基礎となった知見）
本発明者は、以下の課題を見出した。
【００１８】
非特許文献２に開示された従来のスイッチトキャパシタ回路では、２倍増幅の例のみが開示されている。そこで、まず、上記従来技術を積分回路に一般化した上で、本発明にて解決する課題を説明する。
【００１９】
図１は、２倍増幅器を有するスイッチトキャパシタを適用した積分器の一例を示す回路構成図である。同図に示された積分器１００は、容量１０１、１０２及び１０４と、演算増幅器１０３と、スイッチ１０５、１０６、１０７、１０８及び１０９と、基準電圧源１１０と、入力端子１１１と、出力端子１１２とで構成される。積分器１００の動作においては、各スイッチのオンオフ制御により、サンプリング期間、転送期間及びＣＬＳ期間に順番に遷移する。なお、スイッチトキャパシタ回路を基本動作とするため、各期間は同一時刻で互いに重なり合ってはならない。以下、上記積分器１００の動作を、上記期間ごとに説明する。
【００２０】
図２Ａ、図２Ｂ及び図２Ｃは、それぞれ、２倍増幅器を有するスイッチトキャパシタを適用した積分器のサンプリング期間、転送期間、及びＣＬＳ期間における接続関係を表す回路図である。
【００２１】
まず、図２Ａに示されるように、サンプリング期間では、スイッチ１０５及び１０９は短絡、スイッチ１０６及び１０８は開放、スイッチ１０７の一方により基準電圧源１１０と容量１０４とが接続され、スイッチ１０７の他方により演算増幅器１０３の出力端と出力端子１１２とが接続される。このとき、入力端子１１１の電圧をＶｉｎ［Ｖ］、基準電圧源１１０の基準電圧を０Ｖとすると、容量１０１には図中左側を正極としてＣｓ・Ｖｉｎ［Ｃ］の電荷が蓄積される。一方、容量１０２は、過去の状態を保持している。ここでは、説明を簡単にするため、容量１０２の初期電荷を０［Ｃ］とする。
【００２２】
次に、図２Ｂに示されるように、転送期間では、スイッチ１０５及び１０９は開放、スイッチ１０６及び１０８は短絡、スイッチ１０７は上記接続を維持する。このとき、容量１０１に蓄積された電荷は、全て容量１０２に転送されようとする。つまり、容量１０２の両端電圧は、Ｃｓ・Ｖｉｎ／Ｃｉ［Ｖ］になろうとする。また、容量１０４も演算増幅器１０３に駆動され、その両端電圧はＣｓ・Ｖｉｎ／Ｃｉ［Ｖ］になろうとする。
【００２３】
しかしながら、演算増幅器１０３のゲインが充分でない場合、演算増幅器１０３の負入力端子の電圧（すなわち、システムの仮想接地電圧）が浮き上がってしまう。このため、容量１０１の電荷は、完全には容量１０２に転送されず、出力端子１１２の電圧は、正確にＣｓ・Ｖｉｎ／Ｃｉ［Ｖ］とはならない。これは、演算増幅器１０３の出力端の電圧が約Ｃｓ・Ｖｉｎ／Ｃｉ［Ｖ］となり、仮想接地電圧（=基準電圧源１１０の電圧）から大きくずれてしまうため生じる。
【００２４】
次に、図２Ｃに示されるように、ＣＬＳ期間では、スイッチ１０５及び１０９は開放を維持、スイッチ１０６及び１０８は短絡を維持、スイッチ１０７の一方により演算増幅器１０３の出力端と容量１０４とが接続され、スイッチ１０７の他方は開放される。このとき、演算増幅器１０３の出力端と出力端子１１２との間に容量１０４が挿入される。容量１０４には約Ｃｓ・Ｖｉｎ／Ｃｉ［Ｖ］の両端電圧があるため、これが「上げ底効果」（レベルシフト効果）となり、約Ｃｓ・Ｖｉｎ／Ｃｉ［Ｖ］であった演算増幅器１０３の出力端の電圧は基準電圧源１１０の基準電圧（=０Ｖ）とほぼ等しい電圧になる。これにより、演算増幅器１０３の負入力端電圧（＝システムの仮想接地電圧）の浮き上がりが大きく抑制されるので、容量１０１の電荷は、ほぼ完全に容量１０２に転送される。よって、結果的に、容量１０２の両端電圧は、ほとんどＣｓ・Ｖｉｎ／Ｃｉ［Ｖ］と等しくなり、低いゲインの演算増幅器を用いているにもかかわらず、高精度な電荷転送を達成できる。
【００２５】
以降、上記サンプリング期間から上記ＣＬＳ期間を繰り返すことで、低いゲインの演算増幅器を用いているにもかかわらず、高精度な積分動作を達成できる。
【００２６】
しかしながら、図１に示された積分器１００では、差動型の演算増幅器１０３が用いられているため、高速動作、低消費電力及び小面積という観点からは十分でない。やはり、シングルエンド型の反転増幅器を用いる方が上記観点では優れている。
【００２７】
そこで、本発明は、上記課題を解決するものであり、高速動作、低消費電力、小面積が可能であり、かつ、高精度であるスイッチトキャパシタ回路及びその駆動方法、さらには、当該スイッチトキャパシタ回路を適用した積分器を提供することを目的とする。
【００２８】
以下、本発明の実施の形態を、図面を参照して詳しく説明する。なお、図中の同一又は相当部分には同一の符号を付しその説明は繰り返さない。
【００２９】
なお、以下で説明する実施の形態は、いずれも本発明の一具体例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本発明を限定する主旨ではない。本発明は、請求の範囲によって特定される。よって、以下の実施の形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、本発明の課題を達成するのに必ずしも必要ではないが、より好ましい形態を構成するものとして説明される。
【００３０】
上記目的を達成するために、本発明の一形態に係るスイッチトキャパシタ回路は、入力電圧が入力される第１入力端子と、出力電圧が出力される第１出力端子と、第１端子と第２端子とを有し、前記第１端子に前記入力電圧が印加されるように配置されたサンプリング容量と、第３端子と第４端子とを有し、前記第３端子が前記第２端子と接続された第１クランプ容量と、第２入力端子と第２出力端子とを有し、前記第２入力端子が前記第４端子と接続された第１反転増幅器と、第５端子と第６端子とを有し、前記第６端子が前記第１出力端子と接続されたレベルシフト容量と、第７端子と第８端子とを有し、前記第２出力端子と前記第５端子との電気経路上に配置された第２クランプ容量と、第９端子と第１０端子とを有し、前記第９端子が前記第２端子に接続されるよう、かつ、前記第１０端子が前記第６端子に接続されるように配置された蓄積容量とを具備する。
【００３１】
この構成によれば、第２クランプ容量及びレベルシフト容量を、入力電圧をサンプリングする期間、サンプリングされた電圧を転送する期間、及び第１反転増幅器の第２出力端子の電圧をレベルシフトする期間に応じて、適宜、第１反転増幅器の第２出力端子と第１出力端子との間に配置することにより、当該第１反転増幅器が低ゲインであっても、出力電圧にオフセット電圧が印加されない高精度な積分動作またはサンプルホールド動作を実現することが可能となる。
【００３２】
また、前記第２クランプ容量は、前記第２入力端子と前記第２出力端子とが接続された短絡状態であるときに、前記第１反転増幅器の短絡電圧と基準電圧との電位差をサンプリングし、前記レベルシフト容量は、前記第２クランプ容量の前記第８端子と前記第１出力端子との間に電気的に直列挿入されたときに、前記第２出力端子の電圧レベルをシフトする。
【００３３】
また、サンプリング期間において、前記サンプリング容量は、前記第１端子に入力された前記入力電圧と基準電圧との電位差をサンプリングし、前記第１クランプ容量及び第２クランプ容量は、それぞれ、前記第２入力端子と前記第２出力端子とが接続されて短絡状態となった前記第１反転増幅器の短絡電圧と前記基準電圧との電位差をサンプリングし、前記第５端子と前記第６端子とが短絡され、前記蓄積容量を介した前記第２端子から前記第１出力端子に至る経路は開放される。
【００３４】
また、前記サンプリング期間においてサンプリングされた電圧が転送される転送期間、及び、転送された前記電圧により前記第２出力端子の電圧レベルがシフトするレベルシフト期間において、前記サンプリング容量の前記第１端子は前記基準電圧となり、前記第１クランプ容量は、前記サンプリング期間においてサンプリングされた電位差が保持された状態で、前記第２端子と前記第１入力端子との間に電気的に直列挿入され、前記転送期間において、前記レベルシフト容量は、前記基準電圧と前記第２出力端子の電圧との電位差を保持し、前記レベルシフト期間において、前記レベルシフト容量は、前記転送期間において保持された電位差を保持した状態で、前記第８端子と前記第１出力端子との間に電気的に直列挿入される。
【００３５】
上記構成によれば、サンプリング期間では、第１及び第２クランプ容量には第１反転増幅器の短絡電圧が保持される。また、サンプリング容量には、第１電極を正極として入力電圧に対応した電荷が蓄積される。次に、転送期間では、サンプリング容量に蓄積された電荷は、蓄積容量に転送されようとするが、反転増幅器が低ゲインである場合、第２入力端子の電圧が短絡電圧から浮き上がってしまう。また、同時に、第３端子の電圧が基準電圧から浮き上がってしまう。このため、サンプリング容量の電荷は、完全には蓄積容量に転送されず、出力端子の電圧は、正確に、蓄積容量とサンプリング容量との容量比に対応した電圧とはならない。上記転送期間に続く期間では、第２出力端子と第１出力端子との間に、レベルシフト容量及び第２クランプ容量が直列に挿入される。これにより、第２出力端子の電圧が、短絡電圧とほぼ等しい電圧になる。これにより、システムの仮想接地端子である第２端子の浮き上がりが大きく抑制されるので、サンプリング容量の電荷は、ほぼ完全に蓄積容量に転送される。よって、結果的に、蓄積容量の両端電圧は、ほとんど蓄積容量とサンプリング容量との容量比に対応した電圧と等しくなり、低ゲインの第１反転増幅器を用いているにもかかわらず、高精度な電荷転送を達成できる。よって、低ゲインの第１反転増幅器を用いても、高速動作、低消費電力及び小面積を実現しつつ、出力電圧にオフセット電圧が印加されない高精度なスイッチトキャパシタ回路を実現できる。
【００３６】
また、さらに、サンプリング期間において、前記第１端子と前記第１入力端子とを接続し、前記第２入力端子と前記第２出力端子とを短絡し、前記第６端子と前記第８端子とを接続し、前記第５端子と前記第６端子とを前記基準電圧に設定し、前記蓄積容量を介した前記第２端子から前記第１出力端子に至る経路を開放し、前記サンプリング期間においてサンプリングされた電圧が転送される転送期間、及び、転送された前記電圧により前記第２出力端子の電圧レベルがシフトするレベルシフト期間において、前記第１端子を前記基準電圧に設定し、前記第１クランプ容量を前記第２端子と前記第１入力端子との間に電気的に直列挿入し、前記転送期間において、前記第２出力端子と前記第６端子とを接続し、前記蓄積容量を介した前記第２端子から前記第１出力端子に至る経路を接続し、前記レベルシフト期間において、前記第２クランプ容量を前記第２出力端子と前記第５端子との間に電気的に直列挿入し、前記レベルシフト容量を、前記第８端子と前記第１出力端子との間に電気的に直列挿入する駆動部を備える。
【００３７】
これにより、スイッチトキャパシタ回路自体が、上述した各期間において各端子の接続を切り換えることが可能となる。
【００３８】
また、入力電圧が入力される第１入力端子と、出力電圧が出力される第１出力端子と、第１端子と第２端子とを有し、前記第１端子に前記入力電圧が印加されるように配置されたサンプリング容量と、第２入力端子と第２出力端子とを有し、前記第２入力端子に前記第２端子が接続された第１反転増幅器と、第３入力端子と第３出力端子とを有し、前記第３入力端子と前記第３出力端子とが短絡された、前記第１反転増幅器と同じ短絡電圧を有する第２反転増幅器と、第５端子と第６端子とを有し、前記第６端子が前記第１出力端子に接続され、第５端子が前記第３出力端子または第２出力端子に接続されるよう配置されたレベルシフト容量と、第７端子と第８端子とを有し、前記第７端子が前記第２端子に接続されるよう、かつ、前記第８端子が前記第６端子に接続されるように配置された蓄積容量とを具備する。
【００３９】
この構成によれば、片側端子が第２反転増幅器の短絡電圧で基準化されたレベルシフト容量を、第１反転増幅器の第２出力端子の電圧をレベルシフトする期間に、第１反転増幅器の第２出力端子と第１出力端子と間に配置することにより、当該反転増幅器が低ゲインであっても、出力電圧にオフセット電圧が印加されない高精度な積分動作またはサンプルホールド動作を実現することが可能となる。
【００４０】
また、前記レベルシフト容量は、前記第２反転増幅器の短絡電圧と前記第２出力端子の電圧との電位差をサンプリングし、前記第２出力端子と前記出力端子との間に電気的に直列挿入されたときに、前記第２出力端子の電圧レベルをシフトする。
【００４１】
また、前記第１反転増幅器は、インバータ回路を含む。
【００４２】
これにより、反転増幅器を、低ゲインではあるが１入力１出力型の素子により構成できるので、回路の高速動作、低消費電力及び小面積が可能となる。
【００４３】
また、前記インバータ回路は、スイッチトカレント型のバイアス回路を具備する。
【００４４】
これにより、反転増幅器の電流のばらつきを抑制することが可能となる。
【００４５】
また、本発明は、このようなスイッチトキャパシタ回路を備える各種機器として実現できる。例えば、本発明は、上記スイッチトキャパシタ回路を備える積分器、サンプルホールド回路、センサ回路、アナログデジタル変換器、当該アナログデジタル変換器を備えるシステムＬＳＩ及び撮像素子、ならびに、当該撮像素子を備えるデジタルカメラとして実現できる。
【００４６】
さらに、本発明は、このようなスイッチトキャパシタ回路として実現できるだけでなく、スイッチトキャパシタ回路に含まれる特徴的な手段をステップとするスイッチトキャパシタ回路の駆動方法として実現できる。
【００４７】
（実施の形態１） 
図３は、実施の形態１に係るスイッチトキャパシタ回路の機能ブロック図である。同図に記載されたスイッチトキャパシタ回路２００は、サンプリング容量部２０１と、第１のクランプ容量部２０２と、反転増幅部２０３と、第２のクランプ容量部２０４と、ＣＬＳ部２０５と、蓄積容量部２０６と、入力端子２０７と、出力端子２０８と、駆動部２０９とを備える。スイッチトキャパシタ回路２００の動作は、駆動部２０９が各部を制御することにより、サンプリング期間、転送期間及びＣＬＳ期間に順番に遷移する。なお、スイッチトキャパシタ回路２００は、各期間が同一時刻で互いに重なり合ってはならない。
【００４８】
サンプリング容量部２０１は入力端及び出力端を有し、サンプリング期間では、入力端が入力端子２０７と接続され、入力端子２０７に印加される入力電圧と第１の基準電圧との電位差をサンプリングする。また、サンプリング容量部２０１は、転送期間及びＣＬＳ期間では、入力端が入力端子２０７と非接続となり、入力端には第１の基準電圧が印加される。
【００４９】
第１のクランプ容量部２０２は、サンプリング期間では、第１の基準電圧と反転増幅部２０３の入力端の電圧との電位差をサンプリングする。また、転送期間及びＣＬＳ期間では、上記電位差を保持する容量が、サンプリング容量部２０１の出力端と反転増幅部２０３の入力端との間に直列挿入される。
【００５０】
反転増幅部２０３は入力端及び出力端を有し、サンプリング期間では、入力端と出力端とが短絡され、転送期間及びＣＬＳ期間では、当該短絡が解放される。
【００５１】
第２のクランプ容量部２０４は、サンプリング期間では、反転増幅部２０３の出力端と第１の基準電圧との電位差をサンプリングする。また、第２のクランプ容量部２０４は、転送期間では、反転増幅部２０３の出力端とＣＬＳ部２０５の入力端とが短絡されると同時に上記電位差を保持する。また、ＣＬＳ期間では、上記電位差が保持された容量が、反転増幅部２０３の出力端とＣＬＳ部２０５の入力端との間に直列挿入される。
【００５２】
ＣＬＳ部２０５は入力端及び出力端を有し、サンプリング期間及び転送期間では、第１の基準電圧と第２のクランプ容量部２０４の出力端の電圧との電位差をサンプリングするのと同時に、ＣＬＳ部２０５の入力端及び出力端が短絡される。また、ＣＬＳ期間では、上記電位差を保持した容量が、第２のクランプ容量部２０４の出力端と出力端子２０８との間に挿入される。
【００５３】
また、サンプリング期間では、蓄積容量部２０６を含んだ、サンプリング容量部２０１の出力端から出力端子２０８に至る経路が開放され、転送期間およびＣＬＳ期間では、当該経路が接続される。
【００５４】
駆動部２０９は、上述した各端子間の接続及び開放、ならびに、容量の挿入を制御する。
【００５５】
図４は、実施の形態１に係るスイッチトキャパシタ回路の回路構成図である。同図に示されたスイッチトキャパシタ回路３００は、図３に示されたスイッチトキャパシタ回路２００を構成する各部（駆動部２０９を除く）の回路構成を例示したものである。ここで、入力端子２０７は第１入力端子であり、出力端子２０８は第１出力端子である。
【００５６】
サンプリング容量部２０１は、容量３１１と、入力端子２０７及び容量３１１の第１電極を接続または開放するスイッチ３１２と、容量３１１の第１電極及び基準電圧源３１４を接続または開放するスイッチ３１３とで構成される。なお、基準電圧源３１４は、基準電圧が設定されており、本実施の形態では、基準電圧は０Ｖである。容量３１１は、第１端子と第２端子とを有し、第１端子に入力電圧が印加されるように配置されたサンプリング容量である。
【００５７】
第１のクランプ容量部２０２は、容量３２１と、容量３２１の第１電極及び基準電圧源３１４を接続または開放するスイッチ３２２とで構成される。容量３２１は、第３端子と第４端子とを有し、第３端子が第２端子と接続された第１クランプ容量である。
【００５８】
反転増幅部２０３は、シングルエンド型の反転増幅器３３２と、反転増幅器３３２の入力端及び出力端を接続または開放するスイッチ３３１とで構成される。反転増幅部３３２は、第２入力端子と第２出力端子とを有し、第２入力端子が第４端子と接続された第１反転増幅器である。
【００５９】
第２のクランプ容量部２０４は、容量３４１と、容量３４１の第２電極及びＣＬＳ部２０５の入力端を接続または開放するスイッチ３４２及び３４３と、容量３４１の第１電極及びＣＬＳ部２０５の入力端を接続または開放するスイッチ３４４と、ＣＬＳ部２０５の入力端及び基準電圧源３１４を接続または開放するスイッチ３５３とで構成される。容量３４１は、第７端子と第８端子とを有し、第２出力端子と第５端子との電気経路上に配置された第２クランプ容量である。容量３４１は、第２入力端子と第２出力端子とが接続された短絡状態であるときに、反転増幅器３３２の短絡電圧と基準電圧との電位差をサンプリングする。
【００６０】
ＣＬＳ部２０５は、容量３５１と、スイッチ３５２とで構成される。スイッチ３５２は、容量３５１の第１電極と基準電圧源３１４または第２のクランプ容量部２０４の出力端との接続を選択し、第２のクランプ容量部２０４の出力端及び出力端子２０８を接続または開放する。容量３５１は、第５端子と第６端子とを有し、第６端子が第１出力端子に接続されたレベルシフト容量である。容量３５１は、容量３４１の第８端子と第１出力端子との間に電気的に直列挿入されたときに、第２出力端子の電圧レベルをシフトする。
【００６１】
蓄積容量部２０６は、容量３６１と、容量３６１の第２電極及び出力端子２０８を接続または開放するスイッチ３６２とで構成される。容量３６１は、第９端子と第１０端子とを有し、第９端子が第２端子に接続されるよう、かつ、第１０端子が第６端子に接続されるように配置された蓄積容量である。
【００６２】
また、図３に示された駆動部２０９は、図４の回路構成としては図示していないが、各部のスイッチ３１２、３１３、３２２、３３１、３４２、３４３、３４４、３５２、３５３及び３６２の動作を制御する。
【００６３】
スイッチトキャパシタ回路３００の動作においては、各スイッチのオンオフ制御により、サンプリング期間、転送期間及びＣＬＳ期間に順番に遷移する。なお、スイッチトキャパシタ回路であるため、各期間は同一時刻で互いに重なり合ってはならない。以下、上記スイッチトキャパシタ回路３００の動作を、上記期間ごとに説明する。
【００６４】
図５Ａ、図５Ｂ及び図５Ｃは、それぞれ、実施の形態１に係るスイッチトキャパシタ回路のサンプリング期間、転送期間、及びＣＬＳ期間における接続関係を表す回路図である。
【００６５】
まず、図５Ａに示されるように、各容量により電圧をサンプリングするサンプリング期間では、スイッチ３１２、３２２、３３１、３４３及び３５３は短絡、スイッチ３１３、３４２、３４４及び３６２は開放、スイッチ３５２の一方により基準電圧源３１４と容量３５１とが接続され、スイッチ３５２の他方によりスイッチ３４３の出力端と出力端子２０８とが接続される。このとき、反転増幅器３３２は入力端と出力端とが短絡されており、その短絡電圧はＶｘ［Ｖ］に等しい。そのため、容量３２１には、第４電極（図中右側）を正極としてＶｘ［Ｖ］の両端電圧がかかる。一方、容量３４１には、第７電極（図中左側）を正極としてＶｘ［Ｖ］の両端電圧がかかる。また、入力端子２０７の電圧をＶｉｎ［Ｖ］、基準電圧源３１４の基準電圧を０［Ｖ］とすると、容量３１１には、第１電極（図中左側）を正極としてＣｓ・Ｖｉｎ［Ｃ］の電荷が蓄積される。一方、容量３６１は、過去の状態を保持している。ここでは、説明を簡単にするために、容量３６１の初期電荷を０［Ｃ］とする。
【００６６】
つまり、上記サンプリング期間において、駆動部２０９は、第１端子と第１入力端子とを接続し、第２入力端子と第２出力端子とを短絡し、第６端子と第８端子とを接続し、第５端子と第６端子とを基準電圧に設定し、容量３６１を介した第２端子から第１出力端子に至る経路を開放する。これにより、容量３１１は、第１端子に入力された入力電圧と基準電圧との電位差をサンプリングする。また、容量３２１及び容量３４１は、それぞれ、第２入力端子と第２出力端子とが接続されて短絡状態となった反転増幅器３３２の短絡電圧と基準電圧との電位差をサンプリングする。また、容量３５１は、基準電圧と第８端子の電圧との電位差をサンプリングする。
【００６７】
次に、図５Ｂに示されるように、サンプリングされた電圧が転送される転送期間では、スイッチ３１２、３２２、３３１、３４２、３４３及び３５３は開放となっており、スイッチ３１３、３６２及び３４４は短絡され、スイッチ３５２は上記接続を維持している。このとき、容量３１１に蓄積されたＣｓ・Ｖｉｎ［Ｃ］に相当する電荷は、全て容量３６１に転送されようとする。つまり、容量３６１の両端電圧はＣｓ・Ｖｉｎ／Ｃｉ［Ｖ］になろうとする。また、容量３５１も反転増幅器３３２に駆動されて、その両端電圧はＣｓ・Ｖｉｎ／Ｃｉ［Ｖ］になろうとする。
【００６８】
しかしながら、反転増幅器３３２のゲインが充分でない場合、反転増幅器３３２の第２入力端子の電圧（すなわち、反転増幅器３３２の仮想接地電圧）がＶｘ［Ｖ］から浮き上がってしまう。また、同時に、容量３２１の第３端子の電圧（すなわち、システム全体の仮想接地電圧）が０［Ｖ］から浮き上がってしまう。このため、容量３１１の電荷は、完全には容量３６１に転送されず、出力端子２０８の電圧は、正確にＣｓ・Ｖｉｎ／Ｃｉ［Ｖ］とはならない。これは、反転増幅器３３２の第２出力端子の電圧が約Ｃｓ・Ｖｉｎ／Ｃｉ［Ｖ］となり、仮想接地電圧Ｖｘ［Ｖ］から大きくずれてしまうため生じる。なお、容量３４１の電流パスは切断されているため、その両端電圧Ｖｘ［Ｖ］は保持される。
【００６９】
つまり、上記転送期間では、駆動部２０９は、第１端子を基準電圧に設定し、容量３２１を第２端子と第２入力端子との間に電気的に直列挿入する。また、駆動部２０９は、第２出力端子と第６端子とを接続し、容量３６１を介した第２端子から第１出力端子に至る経路を接続する。これにより、容量３５１は、基準電圧と第２出力端子の電圧との電位差を保持する。
【００７０】
次に、図５Ｃに示されるように、転送期間で転送された電圧により第２出力端子の電圧レベルがシフトするＣＬＳ期間では、スイッチ３１２、３２２、３３１、３４３、３４４及び３５３は開放となり、スイッチ３１３、３６２及び３４２は短絡され、スイッチ３５２の一方によりスイッチ３４２の出力端と容量３５１とが接続され、スイッチ３５２の他方は開放される。つまり、駆動部２０９は、ＣＬＳ期間において、容量３４１を第２出力端子と第５端子との間に電気的に直列挿入し、第５端子と第８端子とを接続し第６端子と第１出力端子とを接続することで、容量３５１を第８端子と第１出力端子との間に電気的に直列挿入する。これにより、反転増幅器３３２の第２出力端子と出力端子２０８との間に、容量３５１及び３４１が直列に挿入される。容量３５１には約Ｃｓ・Ｖｉｎ／Ｃｉ［Ｖ］の両端電圧が保持され、また、容量３４１にはＶｘ［Ｖ］の両端電圧が保持されているため、これが「上げ底効果」（レベルシフト効果）となり、約Ｃｓ・Ｖｉｎ／Ｃｉ［Ｖ］であった反転増幅器３３２の第２出力端子の電圧が、仮想接地電圧Ｖｘ［Ｖ］とほぼ等しい電圧になる。これにより、システムの仮想接地電圧の浮き上がりが大きく抑制されるので、容量３１１の電荷は、ほぼ完全に容量３６１に転送される。よって、結果的に、容量３６１の両端電圧は、ほとんどＣｓ・Ｖｉｎ／Ｃｉ［Ｖ］と等しくなり、低いゲインの反転増幅器を用いているにもかかわらず、高精度な電荷転送を達成できる。
【００７１】
上記構成によれば、差動型の演算増幅器でなく、１個のシングルエンド型の反転増幅器を用いていることから、高速動作、低消費電力及び小面積を実現しつつ、出力電圧にオフセット電圧が印加されない高精度なスイッチトキャパシタ回路を実現できる。
【００７２】
なお、反転増幅器３３２は、例えば、インバータ回路で構成される。また、反転増幅器３３２を構成するインバータ回路は、例えば、スイッチトカレント型のバイアス回路を具備しても良い。
【００７３】
図６は、スイッチトカレント型のバイアス回路を具備したインバータ回路の一例を示す回路図である。同図において、反転増幅部２０３は、直列接続されたｐ型トランジスタ２５１とｎ型トランジスタ２５２とが、電源端子（電圧Ｖｃｃ）と接地端子（電圧０Ｖ）との間に配置されたインバータ回路の基本構成を有する。さらに、反転増幅部２０３は、ｐ型トランジスタ２５１とでカレントミラー回路を構成するｐ型トランジスタ２５３を有する。
【００７４】
上記回路構成において、入力電圧Ｖ１を反転増幅して出力電圧Ｖ２を出力する増幅モードでは、スイッチＳ１を開放し、スイッチＳ２を入力端側に接続し、スイッチＳ３を開放する。これにより、基本的なインバータ動作が実行される。
【００７５】
一方、入力端と出力端とを短絡する短絡モードでは、スイッチＳ１を短絡し、スイッチＳ２を接地端子に接続し、スイッチＳ３を短絡する。これにより、ｐ型トランジスタ２５３を流れる参照電流Ｉｂと同一の電流を、常にｐ型トランジスタ２５１及びｎ型トランジスタ２５２に流すことが可能となる。短絡モードでは、参照電流Ｉｂにより、ｐ型トランジスタ２５１及びｎ型トランジスタ２５２に流れる電流が常に一定に保たれるため、プロセス、温度および電源電圧の変動に依存しない安定した特性、特に安定した消費電流を実現できる。よって、１個のシングルエンド型のインバータ回路を用いていることから、高速動作、低消費電力及び小面積を実現しつつ、出力電圧にオフセット電圧が印加されない高精度なスイッチトキャパシタ回路を実現できる。
【００７６】
また、上記サンプリング期間から上記ＣＬＳ期間が繰り返されることにより、低いゲインの演算増幅器を用いているにもかかわらず、高精度な積分動作を達成できる。
【００７７】
図７Ａは、非特許文献１に開示された従来の積分器の積分特性を表すグラフであり、図７Ｂは、実施の形態１に係るスイッチトキャパシタ回路の積分特性と非特許文献１に開示された従来の積分器の積分特性とを比較するグラフである。図７Ａ及び図７Ｂに表されたグラフは、入力電圧Ｖｉｎを５０ｍＶ、容量３１１、３２１、３４１、３５１及び３６１の容量値Ｃｓ、Ｃｃ１、Ｃｃ２、Ｃｌｓ及びＣｉを全て１００ｆＦとした場合の過渡特性のシミュレーション結果であり、横軸は積分回数を表し、縦軸は積分値（出力電圧：Ｖ）を表している。なお、積分を２０回実行した場合には、積分値は理想的には１Ｖ（５０ｍＶ×２０回）に到達する。
【００７８】
図７Ａに表された従来の積分器では、反転増幅器のゲインが８０ｄＢである場合には、１回の積分動作ごとに高精度な積分値が得られており、積分回数と積分値とはほぼ線形の関係となっている。これに対して、反転増幅器のゲインが３０ｄＢ及び２０ｄＢの場合には、積分回数と積分値との線形特性は崩れ、積分を２０回実行した場合の積分値が目標積分電圧（１Ｖ）から逸脱している。
【００７９】
これに対して、図７Ｂに表された実施の形態１に係るスイッチトキャパシタ回路３００では、反転増幅器のゲインが３０ｄＢである場合には、１回の積分動作ごとに高精度な積分値が得られており、積分回数と積分値とはほぼ線形の関係となっている。さらに、反転増幅器のゲインが２０ｄＢである場合でも、低ゲインの反転増幅器を有する従来の積分器と比較して、特性が大幅に改善されている。
【００８０】
図７Ｃは、積分回数と１積分あたりの出力電圧変化との関係を表すグラフである。同図において、縦軸は、１回あたりの積分により増加した出力電圧ΔＶ［Ｖ］である。図７Ｃのグラフからも、実施の形態１に係るスイッチトキャパシタ回路３００の反転増幅器ゲインが３０ｄＢである場合には、従来の積分器の反転増幅器ゲインが８０ｄＢである場合と同様に、ΔＶは、各積分においてほぼ一定値５０ｍＶとなっている。
【００８１】
以上の比較結果より、１個のシングルエンド型の反転増幅器、ならびに、第１及び第２のクランプ容量部が配置されることにより、出力電圧にオフセット電圧が印加されない高精度な積分器が実現されることが解る。
【００８２】
なお、本実施の形態において、駆動部２０９は、図３に示されたスイッチトキャパシタ回路２００が有する各部に対して、各期間で同期的に制御信号を供給することにより、サンプリング期間、転送期間及びＣＬＳ期間に遷移するとしたが、この制御方式に限られない。例えば、各部が備えるスイッチのオンオフの切り換えタイミングを受けて、または、当該タイミングに連動してその他のスイッチが非同期的かつ自律的に切り換え動作を実行してもよい。
【００８３】
（実施の形態２） 
本実施の形態では、実施の形態１に係るスイッチトキャパシタ回路が有する第１及び第２のクランプ容量部の代わりに、短絡接続されたシングルエンド型の反転増幅器を追加配置することで、出力電圧にオフセット電圧が印加されない高精度なスイッチトキャパシタ回路を実現している。
【００８４】
図８は、実施の形態２に係るスイッチトキャパシタ回路の機能ブロック図である。同図に記載されたスイッチトキャパシタ回路４５０は、サンプリング容量部４５１と、反転増幅部４５２と、ＣＬＳ部４５３と、蓄積容量部４５４と、オフセット補償部４５５と、入力端子４１２と、出力端子４１３と、駆動部４５６とを備える。スイッチトキャパシタ回路４５０の動作は、駆動部４５６が各部を制御することにより、サンプリング期間、転送期間及びＣＬＳ期間に順番に遷移する。なお、スイッチトキャパシタ回路４５０は、各期間が同一時刻で互いに重なり合ってはならない。
【００８５】
サンプリング容量部４５１は入力端及び出力端を有し、サンプリング期間では、入力端が入力端子４１２と接続され、入力端子４１２に印加される入力電圧と第１の基準電圧との電位差をサンプリングする。また、サンプリング容量部４５１は、転送期間及びＣＬＳ期間では、入力端が入力端子４１２と非接続となり、入力端には第１の基準電圧が印加される。
【００８６】
反転増幅部４５２は入力端及び出力端を有し、サンプリング期間では、入力端と出力端とが短絡され、転送期間及びＣＬＳ期間では、当該短絡が解放される。
【００８７】
ＣＬＳ部４５３は入力端及び出力端を有し、サンプリング期間及び転送期間では、オフセット補償部４５５の短絡電圧と反転増幅部４５２の出力端の電圧との電位差をサンプリングする。
【００８８】
オフセット補償部４５５は、入力端と出力端とが短絡され、サンプリング期間及び転送期間では、当該短絡電圧がＣＬＳ部４５３の入力端に印加される。
【００８９】
また、サンプリング期間では、蓄積容量部４５４を含んだ、サンプリング容量部４５１の出力端から出力端子４１３に至る経路が開放され、転送期間およびＣＬＳ期間では、当該経路が接続される。
【００９０】
図９は、実施の形態２に係るスイッチトキャパシタ回路の回路構成図である。同図に示されたスイッチトキャパシタ回路４００は、図８に示されたスイッチトキャパシタ回路４５０を構成する各部（駆動部４５６を除く）の回路構成を例示したものである。スイッチトキャパシタ回路４００は、容量４０１、４０２及び４０４と、反転増幅器４０３及び４０５と、スイッチ４０６、４０７、４０８、４０９及び４１０と、基準電圧源４１１と、入力端子４１２と、出力端子４１３とで構成される。
【００９１】
また、図８に示された駆動部４５６は、図９の回路構成としては図示していないが、各部のスイッチ４０６、４０７、４０８、４０９及び４１０の動作を制御する。
【００９２】
入力端子４１２は第１入力端子であり、出力端子４１３は第１出力端子である。
【００９３】
容量４０１は、第１端子と第２端子とを有し、第１端子に入力電圧が印加されるように配置されたサンプリング容量である。
【００９４】
反転増幅器４０３は、第２入力端子と第２出力端子とを有し、第２入力端子に第２端子が接続された第１反転増幅器である。
【００９５】
反転増幅器４０５は、第３入力端子と第３出力端子とを有し、第３入力端子と第３出力端子とが短絡された、反転増幅器４０３と同じ短絡電圧を有する第２反転増幅器である。
【００９６】
容量４０４は、第５端子と第６端子とを有し、第６端子が第１出力端子に接続され、第５端子が第３出力端子または第２出力端子に接続されるよう配置されたレベルシフト容量である。容量４０４は、反転増幅器４０５の短絡電圧Ｖｘと第２出力端子の電圧との電位差をサンプリングし、第２出力端子と出力端子４１３との間に電気的に直列挿入されたときに、第２出力端子の電圧レベルをシフトする。
【００９７】
容量４０２は、第７端子と第８端子とを有し、第７端子が第２端子に接続されるよう、かつ、第８端子が第６端子に接続されるように配置された蓄積容量である。
【００９８】
スイッチトキャパシタ回路４００の動作においては、各スイッチのオンオフ制御により、サンプリング期間、転送期間及びＣＬＳ期間に順番に遷移する。なお、スイッチトキャパシタ回路であるため、各期間は同一時刻で互いに重なり合ってはならない。なお、反転増幅器４０５は、反転増幅器４０３のレプリカであり、第３入力端子と第３出力端子とが短絡され、その短絡電圧Ｖｘ［Ｖ］は、容量４０４のバイアス電圧となる。また、短絡電圧Ｖｘ［Ｖ］は、反転増幅器４０３の仮想接地電圧でもあるため、出力端子４１３の電圧はＶｘ［Ｖ］のオフセットが付加された電圧となる。以下、上記スイッチトキャパシタ回路４００の動作を、上記期間ごとに説明する。
【００９９】
図１０Ａ、図１０Ｂ及び図１０Ｃは、それぞれ、実施の形態２に係るスイッチトキャパシタ回路のサンプリング期間、転送期間、及びＣＬＳ期間における接続関係を表す回路図である。
【０１００】
まず、図１０Ａに示されるように、サンプリング期間では、スイッチ４０６及び４０９は短絡され、スイッチ４０７及び４１０は開放され、スイッチ４０８の一方により反転増幅器４０５の出力端と容量４０４とが接続され、スイッチ４０８の他方により反転増幅器４０３の第２出力端子と出力端子４１３とが接続される。このとき、反転増幅器４０３は第２入力端子と第２出力端子とが短絡されており、その短絡電圧はＶｘ［Ｖ］に等しい。ここで、入力端子４１２の電圧をＶｉｎ［Ｖ］とし、基準電圧源４１１の基準電圧を０［Ｖ］とすると、容量４０１の第１端子（図中左側）を正極としてＣｓ（Ｖｉｎ−Ｖｘ）［Ｃ］の電荷が蓄積される。一方、容量４０２は過去の状態を保持している。ここでは、説明を簡単にするために容量４０２の初期電荷を０［Ｃ］とする。
【０１０１】
次に、図１０Ｂに示されるように、転送期間では、スイッチ４０６及び４０９は開放され、スイッチ４０７及び４１０は短絡され、スイッチ４０８は上記接続を維持する。このとき、容量４０１に蓄積されたＣｓ・Ｖｉｎ［Ｃ］に相当する電荷は、全て容量４０２に転送されようとする。つまり、容量４０２の両端電圧はＣｓ・Ｖｉｎ／Ｃｉ［Ｖ］になろうとする。また、容量４０４も反転増幅器４０３に駆動されて、その両端電圧はＣｓ・Ｖｉｎ／Ｃｉ［Ｖ］になろうとする。
【０１０２】
しかしながら、反転増幅器４０３のゲインが充分でない場合、反転増幅器４０３の第２入力端子の電圧（すなわち、システムの仮想接地電圧）がＶｘ［Ｖ］から浮き上がってしまう。このため、容量４０１の電荷は、完全には容量４０２に転送されず、出力端子４１３の電圧は、正確にＣｓ・Ｖｉｎ／Ｃｉ＋Ｖｘ［Ｖ］とはならない。これは、反転増幅器４０３の第２出力端子の電圧が約Ｃｓ・Ｖｉｎ／Ｃｉ＋Ｖｘ［Ｖ］となり、仮想接地電圧Ｖｘ［Ｖ］から大きくずれてしまうため生じる。
【０１０３】
次に、図１０Ｃに示されるように、ＣＬＳ期間では、スイッチ４０６及び４０９は開放を維持し、スイッチ４０７及び４１０は短絡を維持し、スイッチ４０８の一方により反転増幅器４０３の出力端と容量４０４とが接続され、スイッチ４０８の他方は開放される。このとき、反転増幅器４０３の第２出力端子と出力端子４１３との間に、容量４０４が挿入される。容量４０４には、約Ｃｓ・Ｖｉｎ／Ｃｉ［Ｖ］の両端電圧が保持されているため、これが「上げ底効果」（レベルシフト効果）となり、約Ｃｓ・Ｖｉｎ／Ｃｉ＋Ｖｘ［Ｖ］であった反転増幅器４０３の第２出力端子の電圧が、仮想接地電圧Ｖｘ［Ｖ］とほぼ等しい電圧になる。これにより、反転増幅器４０３の第２入力端子の電圧（＝システムの仮想接地電圧）の浮き上がりが大きく抑制されるので、容量４０１の電荷は、ほぼ完全に容量４０２に転送される。よって、結果的に、容量４０２の両端電圧は、ほとんどＣｓ・Ｖｉｎ／Ｃｉ［Ｖ］と等しくなり、低いゲインの反転増幅器を用いているにもかかわらず、高精度な電荷転送を達成できる。
【０１０４】
また、上記サンプリング期間から上記ＣＬＳ期間が繰り返されることにより、低いゲインの演算増幅器を用いているにもかかわらず、高精度な積分動作を達成できる。
【０１０５】
上記構成によれば、差動型の演算増幅器でなく、シングルエンド型の反転増幅器を用いていることから、高速動作を実現しつつ高精度なスイッチトキャパシタ回路を実現できる。
【０１０６】
なお、本実施の形態において、駆動部４５６は、図８に示されたスイッチトキャパシタ回路４５０が有する各部に対して各期間で同期的に制御信号を供給することにより、サンプリング期間、転送期間及びＣＬＳ期間に遷移するとしたが、この制御方式に限られない。例えば、各部が備えるスイッチのオンオフの切り換えタイミングを受けて、または、当該タイミングに連動してその他のスイッチが非同期的かつ自律的に切り換え動作を実行してもよい。
【０１０７】
（実施の形態３）
実施の形態１または２に係るスイッチトキャパシタ回路を積分器に適用する場合、図１１Ａに示されるように、蓄積容量部２０６を構成することができる。
【０１０８】
図１１Ａは、実施の形態３に係る蓄積容量部の構成図である。同図に示された蓄積容量部２０６は、容量３６３と、容量３６３に並列に配置されたスイッチ３６４とを備える。スイッチ３６４は、駆動部２０９からのリセット信号５９１によって短絡または開放される。
【０１０９】
リセット信号５９１がＨｉｇｈの時にスイッチ３６４が短絡され、リセット信号５９１がＬｏｗの時にスイッチ３６４が開放されるとすると、リセット信号５９１の起動タイミングは、図１１Ａのタイミングチャート５０１に表されたタイミングとなる。
【０１１０】
図１２Ａは、実施の形態３に係る制御信号のタイミングチャートである。同図に表されたように、積分動作の開始前に、一回だけリセット信号５９１をＨｉｇｈにし、それ以後はＬｏｗを維持すればよい。リセット信号５９１をＨｉｇｈにすることにより、リセット時に容量３６３の電荷が０［Ｃ］に初期化される。
【０１１１】
また、実施の形態１または２に係るスイッチトキャパシタ回路を積分器に適用する場合、図１１Ｂに示されるように、蓄積容量部２０６を構成することができる。
【０１１２】
図１１Ｂは、実施の形態３の変形例に係る蓄積容量部の構成図である。同図に示された蓄積容量部２０６は、容量３６３と、容量３６３の一方の端子及び基準電圧源５９８を接続するスイッチ３６４ａと、容量３６３の他方の端子及び基準電圧源５９９を接続するスイッチ３６４ｂとを備える。スイッチ３６４ａ及び３６４ｂは、駆動部２０９からのリセット信号５９１により短絡または開放される。リセット信号５９１の起動タイミングは、図１２Ａのタイミングチャート５０１に表されたタイミングである。蓄積容量部２０６の上記構成及びリセット信号５９１の上記起動タイミングにより、リセット時に容量３６３の電圧が、基準電圧源５９８及び５９９で規定される一定電圧に初期化される。
【０１１３】
（実施の形態４）
実施の形態１または２に係るスイッチトキャパシタ回路をサンプルホールド回路に適用する場合、図１１Ａに示されるように、蓄積容量部２０６を構成することができる。スイッチ３６４は、駆動部２０９からのリセット信号５９１によって短絡または開放される。
【０１１４】
リセット信号５９１がＨｉｇｈの時にスイッチ３６４が短絡され、リセット信号５９１がＬｏｗの時にスイッチ３６４が開放されるとすると、リセット信号５９１の起動タイミングは、図１２Ｂのタイミングチャート５０２に表されたタイミングとなる。
【０１１５】
図１２Ｂは、実施の形態４に係る制御信号のタイミングチャートである。同図に表されたように、初期化時、ならびに、ＣＬＳ期間とサンプリング期間との間にリセット期間が必要となる。
【０１１６】
また、実施の形態１または２に係るスイッチトキャパシタ回路をサンプルホールド回路に適用する場合、図１１Ｂに示されるように、蓄積容量部２０６を構成することができる。スイッチ３６４ａ及び３６４ｂは、駆動部２０９からのリセット信号５９１により短絡または開放される。リセット信号５９１の起動タイミングは、図１２Ｂのタイミングチャート５０２に表されたタイミングとなる。
【０１１７】
図１２Ｂは、実施の形態４の変形例に係る制御信号のタイミングチャートである。同図に表されたように、初期化時、ならびに、ＣＬＳ期間とサンプリング期間との間にリセット期間が必要となり、リセット時に容量３６３の電圧が、基準電圧源５９８及び５９９で規定される一定電圧に初期化される。
【０１１８】
（実施の形態５）
本実施の形態では、上記実施の形態１〜４で説明したスイッチトキャパシタ回路、積分器及びサンプルホールド回路のいずれかを用いた機器について説明する。
【０１１９】
図１３は、本開示の積分器を備えるΔΣ変調器のブロック構成図である。実施の形態３及びその変形例に係る積分器を、図１３に示されたΔΣ変調器６００に適用することができる。図１３に開示されたΔΣ変調器の構成は、例えば、非特許文献３（Ｍ．Ａ．Ｐ．Ｐｅｒｔｉｊｓ，ｅｔ  ａｌ．，“Ａ  ＣＭＯＳ  Ｓｍａｒｔ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｓｅｎｓｏｒ  Ｗｉｔｈａ  ３σ  Ｉｎｎａｃｃｕｒａｃｙ  ｏｆ  ±０．１℃  Ｆｒｏｍ  −５５℃  ｔｏ  １２５℃，”  ＩＥＥＥ  Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  ｖｏｌ．４０，ｎｏ．１２，ｐｐ．２８０５−２８１５，Ｄｅｃ．２００５．）に記載されたΔΣ変調器の積分器を、本発明の積分器に置き換えたものである。ΔΣ変調器６００は、本発明の積分器６０１と、クロック同期型コンパレータ６０２とを備える。本発明の積分器６０１により、低消費電流を維持しつつ高速かつ高精度な積分動作を実現できるため、ΔΣ変調器６００全体を高精度化することが可能となる。
【０１２０】
さらに、図１３に示されたΔΣ変調器６００をＡＤ変換器に用いることで、温度センサを実現できる。
【０１２１】
図１４は、本開示のΔΣ変調器を備えるセンサ回路のブロック構成図である。図１４に開示された温度センサ回路は、非特許文献３で提案されている温度センサ回路のＡＤ変換器を、本開示のＡＤ変換器７００に置き換えたものである。同図に記載された温度センサ回路は、ＡＤ変換器７００と、バイアス回路７０１と、バイポーラコア７０２とを備える。ＡＤ変換器７００は、本開示のΔΣ変調器６００と、デシメーションフィルタ７１１とを備える。上記構成の温度センサ回路において、システム全体の精度はＡＤ変換器７００によって決定される。本開示のスイッチトキャパシタ回路による積分器６０１を組み込んだＡＤ変換器７００を用いることで、低消費電流を維持しつつ高速かつ高精度な温度センサ回路を実現できる。
【０１２２】
（実施の形態６）
本実施の形態では、上記実施の形態５で説明したＡＤ変換器を用いた撮像素子及びデジタルカメラについて説明する。図１４に示されたＡＤ変換器７００を撮像素子に適用することが可能である。
【０１２３】
図１５は、本開示のＡＤ変換器を備える撮像素子のブロック構成図である。同図に示された撮像素子８００は、ＡＤ変換器アレイ８０１及び８０２と、複数の受光素子が行列状に配置された受光素子アレイ８０３と、コントローラ８０４と、周辺回路８０５とを備える。
【０１２４】
一般にＣＭＯＳイメージセンサに搭載される撮像素子の画素数は受光素子の感度で決まるが、ＡＤ変換器の消費電力も重要な要素である。一般的なカラム並列型のＡＤ変換器の場合、受光素子アレイ８０３の上下にＡＤ変換器アレイ８０１及び８０２が配置される。また、各ＡＤ変換器アレイ８０１及び８０２には、数千個のオーダーで、ＡＤ変換器が配置されている。これにより、こられのＡＤ変換器での合計消費電力は大きく、熱及びバッテリ寿命の問題で画素数の拡大が難しい。
【０１２５】
これに対して、上述したＡＤ変換器７００を用いることで、消費電流を必要最小限度まで絞ることができる。これにより、画素数の拡大、発熱の低減及びバッテリ寿命の延長を実現できる。また、小面積化に貢献できる。このように、本開示のスイッチトキャパシタ回路による積分器を組み込んだＡＤ変換器７００を用いることで、低消費電流を維持しつつ高速かつ高精度な撮像素子を実現できる。
【０１２６】
さらに、本発明は、上記撮像素子８００を備える、デジタルスチルカメラ又はデジタルビデオカメラ等のデジタルカメラ又は携帯電話として実現してもよい。撮像素子８００は、図１６Ａに示されたデジタルスチルカメラ、さらには、携帯電話等のモバイル機器向けカメラモジュール等の撮像装置において、その撮像デバイスとして用いて好適なものである。
【０１２７】
図１６Ｂは、本開示の撮像素子を備えるデジタルカメラのブロック構成図である。同図に示されたように、本実施の形態に係るデジタルカメラ９００は、レンズ８７０を含む光学系、撮像デバイス８１０、カメラ信号処理回路８５０及びシステムコントローラ８６０等によって構成されている。レンズ８７０は、被写体からの像光を撮像デバイス８１０の撮像面に結像する。撮像デバイス８１０は、レンズ８７０によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この撮像デバイス８１０として、本実施の形態に係る撮像素子８００が用いられる。
【０１２８】
カメラ信号処理回路８５０は、撮像デバイス８１０から出力される画像信号に対して種々の信号処理を行う。システムコントローラ８６０は、撮像デバイス８１０やカメラ信号処理回路８５０に対する制御を行う。
【０１２９】
上記構成により、低消費電力の特性が反映されたバッテリ寿命の延長、かつ高精度なデジタルカメラ９００を実現できる。
【０１３０】
以上、実施の形態１〜６に係るスイッチトキャパシタ回路及びその駆動方法、ならびに当該スイッチトキャパシタ回路を用いた機器について説明したが、本発明は、この実施の形態に限定されるものではない。
【０１３１】
また、上記実施の形態に係るＡＤ変換器及び撮像素子に含まれる各処理部は典型的には集積回路であるシステムＬＳＩとして実現される。これらは個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。
【０１３２】
また、集積回路化はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後にプログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ）、又はＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。
【０１３３】
また、上記各実施の形態に係る、スイッチトキャパシタ回路、ＡＤ変換器、及びそれらの変形例の機能又は構成のうち少なくとも一部を組み合わせてもよい。
【０１３４】
また、上記で用いた数字は、全て本発明を具体的に説明するために例示するものであり、本発明は例示された数字に制限されない。さらに、Ｈｉｇｈ／Ｌｏｗにより表されるスイッチング状態は、本発明を具体的に説明するために例示するものであり、例示されたスイッチング状態の異なる組み合わせにより、同等な結果を得ることも可能である。また、トランジスタ等のｎ型及びｐ型等は、本発明を具体的に説明するために例示するものであり、これらを反転させることで、同等の結果を得ることも可能である。また、構成要素間の接続関係は、本発明を具体的に説明するために例示するものであり、本発明の機能を実現する接続関係はこれに限定されない。
【０１３５】
また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェア又はソフトウェアが並列又は時分割に処理してもよい。
【０１３６】
また、上記説明では、ＭＯＳトランジスタを用いた例を示したが、他の種類のトランジスタを用いてもよい。
【０１３７】
また、上記回路図に示す回路構成は、一例であり、本発明は上記回路構成に限定されない。つまり、上記回路構成と同様に、本発明の特徴的な機能を実現できる回路も本発明に含まれる。例えば、上記回路構成と同様の機能を実現できる範囲で、ある素子に対して、直列又は並列に、スイッチング素子（トランジスタ）、抵抗素子、又は容量素子等の素子を接続したものも本発明に含まれる。言い換えると、上記実施の形態における「接続される」とは、２つの端子（ノード）が直接接続される場合に限定されるものではなく、同様の機能が実現できる範囲において、当該２つの端子（ノード）が、素子を介して接続される場合も含む。
【０１３８】
更に、本発明の主旨を逸脱しない限り、本実施の形態に対して当業者が思いつく範囲内の変更を施した各種変形例も本発明に含まれる。
【産業上の利用可能性】
【０１３９】
本発明は、低消費電力かつ高精度が要求されるＡＤ変換器、温度センサ、撮像素子、及びデジタルカメラ等に有用である。
【符号の説明】
【０１４０】
１００    積分器
１０１、１０２、１０４、３１１、３２１、３４１、３５１、３６１、３６３、４０１、４０２、４０４、１００１、１００２、１００４    容量
１０３、１００３    演算増幅器
１０５、１０６、１０７、１０８、１０９、３１２、３１３、３２２、３３１、３４２、３４３、３４４、３５２、３５３、３６２、３６４、３６４ａ、３６４ｂ、４０６、４０７、４０８、４０９、４１０、１００５、１００６、１００７、１００８    スイッチ
１１０、３１４、４１１、５９８、５９９、１００９    基準電圧源
１１１、２０７、４１２、１０１０    入力端子
１１２、２０８、４１３、１０１１    出力端子
２００、３００、４００、４５０    スイッチトキャパシタ回路
２０１、４５１    サンプリング容量部
２０２    第１のクランプ容量部
２０３、４５２    反転増幅部
２０４    第２のクランプ容量部
２０５、４５３    ＣＬＳ部
２０６、４５４    蓄積容量部
２０９、４５６    駆動部
２５１、２５３    ｐ型トランジスタ
２５２    ｎ型トランジスタ
３３２、４０３、４０５    反転増幅器
４５５    オフセット補償部
５９１    リセット信号
５９２    サンプリング信号
５９３    転送信号
５９４    ＣＬＳ信号
６００    ΔΣ変調器
６０１    積分器
６０２    クロック同期型コンパレータ
７００    ＡＤ変換器
７０１    バイアス回路
７０２    バイポーラコア
７１１    デシメーションフィルタ
８００    撮像素子
８０１、８０２    ＡＤ変換器アレイ
８０３    受光素子アレイ
８０４    コントローラ
８０５    周辺回路
８１０    撮像デバイス
８５０    カメラ信号処理回路
８６０    システムコントローラ
８７０    レンズ
９００    デジタルカメラ
【図１】
2014083736.tif 000003
【図２Ａ】
2014083736.tif 000004
【図２Ｂ】
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【図２Ｃ】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図５Ｃ】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図８】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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【図１６Ａ】
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【図１６Ｂ】
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【図１７】
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【図１８Ａ】
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【図１８Ｂ】
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【図１８Ｃ】
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【国際調査報告】
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