【事件の表示】
　平成１０年特許願第３３０６３３号「半導体記憶装置」拒絶査定不服審判事件〔平成１２年　６月　６日出願公開、特開２０００−１５６０９６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯　
　本願は、平成１０年１１月２０日の出願であって、平成１９年１月２４日付けで拒絶査定がなされ、これに対して、同年３月１日に拒絶査定に対する審判の請求がなされるとともに、同年４月２日付けで手続補正がなされ、その後、平成２１年６月１８日付けで審尋がなされ、それに対する回答はなされなかったものである。　
　
第２．本願発明　
　本願の請求項１〜１４に係る発明は、平成１９年４月２日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される以下のとおりのものである。　
　「【請求項１】　複数のワード線とビット線の交点にマトリックス状に配置されたメモリセルと、前記複数のワード線を分割したワード線群毎に設けられ、該ワード線群のワード線を駆動するドライバ回路と、前記ドライバ回路を選択するための第１のデコーダ回路と、前記ドライバ回路に接続されたワード線のうち所定のワード線を選択するための第２のデコーダ回路とを備えた半導体記憶装置において、
　前記第１のデコーダ回路はテストモード時に入力されるテストモード信号に基づいて複数の前記ドライバ回路を同時に選択し、前記第２のデコーダ回路は前記テストモード信号に基づいて前記ドライバ回路に接続するワード線のうち所定のワード線を選択し、
　前記所定のワード線の選択は、制御信号に基づいて、選択される複数のワード線の数の切り換えが可能であることを特徴とする半導体記憶装置。」
　
第３．引用例に記載された発明　
１．原査定の拒絶の理由に引用され、本願の出願日前に日本国内において頒布された特開平９−１７１９８号公報（以下「引用例」という。）には、図１、図２、図６、図９、図１１〜図１２とともに、以下の記載がある（ここにおいて、下線は当合議体にて付加したものである。）。　
　「【００６２】
［実施例１］図１は、この発明の実施例１によるＤＲＡＭの全体構成を示すブロック図である。
【００６３】図２は、図１中のメモリセルアレイ１１、センスアンプ列１４および入出力回路１５の一部構成を示すブロック図である。
図２を参照して、このメモリセルアレイ１１は、行方向に配置された複数のワード線ＷＬと、列方向に配置された複数のビット線対ＢＬ，／ＢＬと、ワード線ＷＬおよびビット線対ＢＬ，／ＢＬの交点に対応して設けられた複数のダイナミックメモリセル１１１とを備える。
　「【００６９】
このＤＲＡＭは通常モードおよびテストモードを有する。
他方、テストモードではたとえば接地電位ＧＮＤがマルチセレクションパッド２０に供給される。マルチセレクション信号発生回路２１はマルチセレクションパッド２０の電位が接地電位ＧＮＤのときＨレベルのマルチセレクション信号ＭＬＴを発生する。したがって、通常モードではマルチセレクション信号ＭＬＴはＬレベルとなり、テストモードではマルチセレクション信号ＭＬＴはＨレベルとなる
【００７０】このマルチセレクション信号ＭＬＴは行デコーダ１２に与えられる。Ｌレベルのマルチセレクション信号ＭＬＴが与えられると、行デコーダ１２は従来と同様に通常動作を行なう。すなわち、行デコーダ１２は行アドレス信号に応答してメモリセルアレイ１１中の１つのワード線ＷＬを選択して駆動する。これにより、読出時にはその駆動されたワード線ＷＬに接続されるすべてのメモリセル１１１からビット線対ＢＬ，／ＢＬにデータが読出される。データが読出されることによりビット線ＢＬおよび／ＢＬの間に生じた電位差はセンスアンプ１４１によって増幅され、それにより一方のビット線ＢＬまたは／ＢＬの電位がＨレベルまで振幅され、他方のビット線／ＢＬまたはＢＬの電位がＬレベルまで振幅される。列デコーダ１３は列アドレス信号に応答して１つのビット線対ＢＬ，／ＢＬを選択する。すなわち、列選択信号ＣＳのうち１つがＨレベルとなり、それにより対応する列選択ゲート１５１および１５２はオンになる。そのため、対応するビット線対ＢＬ，／ＢＬ上の増幅されたデータは入出力線対ＩＯ，／ＩＯを介して出力バッファ１８に与えられる。出力バッファ１８は出力イネーブル信号／ＯＥに応答してそれらのデータを入出力データＤＱ１〜ＤＱ４として出力する。他方、書込時には入力バッファ１７が書込イネーブル信号／ＷＥに応答して入出力データＤＱ１〜ＤＱ４を入出力回路１５に供給する。
【００７１】
また、Ｈレベルのマルチセレクション信号ＭＬＴが与えられると、行デコーダ１２はメモリセルアレイ１１中のすべてのワード線ＷＬを選択して駆動する。したがって、テストモードではすべてのワード線ＷＬが活性化され、それによりすべてのメモリセル１１１中のアクセストランジスタ１１２にテスト用のストレスが与えられる
　「【００７６】
図６は、図１中の行デコーダ１２の具体的な構成を示すブロック図である。図６を参照して、この行デコーダ１２は、行アドレス信号ＲＡ１，／ＲＡ１〜ＲＡ４，／ＲＡ４に応答してプリデコード信号Ｘ１〜Ｘ８を生成する行プリデコーダ１２１と、それらのプリデコード信号Ｘ１〜Ｘ８が供給されるプリデコード信号線１２２と、行アドレス信号ＲＡ５，／ＲＡ５〜ＲＡ８，／ＲＡ８に応答してデコード信号Ｄ１〜Ｄｎを生成する複数の行デコーダユニットＲＤ１〜ＲＤｎと、プリデコード信号Ｘ１〜Ｘ８およびデコード信号Ｄ１〜Ｄｎに応答してワード線ＷＬを駆動する複数のワードドライバＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２４，ＷＤｎ１〜ＷＤｎ４とを含む。
【００７７】通常モードではＬレベルのマルチセレクション信号ＭＬＴが行プリデコーダ１２１に与えられる。この場合、行プリデコーダ１２１は行アドレス信号ＲＡ１，／ＲＡ１，ＲＡ２，／ＲＡ２に応答してプリデコード信号Ｘ１〜Ｘ４のうち１つをＨレベルに活性化するとともに、行アドレス信号ＲＡ３，／ＲＡ３，ＲＡ４，／ＲＡ４に応答してプリデコード信号Ｘ５〜Ｘ８のうち１つをＨレベルに活性化する。他方、テストモードではＨレベルのマルチセレクション信号ＭＬＴが行プリデコーダ１２１に与えられる。この場合、行プリデコーダ１２１は行アドレス信号ＲＡ１，／ＲＡ１〜ＲＡ４，／ＲＡ４にかかわらずすべてのプリデコード信号Ｘ１〜Ｘ８をＨレベルに活性化する。
【００７８】
行デコーダユニットＲＤ１〜ＲＤｎの各々は、ワードドライバＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２４，ＷＤｎ１〜ＷＤｎ４のうち４つに対応して設けられる。たとえば行デコーダユニットＲＤ１はワードドライバＷＤ１１〜ＷＤ１４に対応して設けられる。行デコーダユニットＲＤ２はワードドライバＷＤ２１〜ＷＤ２４に対応して設けられる。行デコーダユニットＲＤｎはワードドライバＷＤｎ１〜ＷＤｎ４に対応して設けられる。
　「【００８０】
他方、テストモードではＨレベルのマルチセレクション信号ＭＬＴが行デコーダユニットＲＤ１〜ＲＤｎに与えられる。この場合、行デコーダユニットＲＤ１〜ＲＤｎはすべてのデコード信号Ｄ１〜ＤｎをＨレベルに活性化する。このＨレベルのデコード信号Ｄ１〜ＤｎはすべてのワードドライバＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２４，ＷＤｎ１〜ＷＤｎ４に与えられるので、すべてのワードドライバが活性化可能な状態となる。
　「【００８３】
図９は、図６中の行デコーダユニットＲＤ１〜ＲＤ８の具体的な構成を示す回路図である。図９を参照して、行デコーダユニットＲＤ１〜ＲＤ８の各々は、２つのＮＯＲゲート（１２４１〜１２４８，１２５１〜１２５８）および１つのインバータ（１２６１〜１２６８）を含む。たとえば行デコーダユニットＲＤ１はＮＯＲゲート１２４１および１２５１ならびにインバータ１２６１を含む。ＮＯＲゲート１２４１〜１２４８の各々は行アドレス信号ＲＡ５または／ＲＡ５と行アドレス信号ＲＡ６または／ＲＡ６とを受ける。ＮＯＲゲート１２５１〜１２５８の各々は、マルチセレクション信号ＭＬＴと対応するＮＯＲゲートの出力信号とを受ける。た
【００８４】したがって、通常モードではＬレベルのマルチセレクション信号ＭＬＴがＮＯＲゲート１２５１〜１２５８に与えられるので、これらのＮＯＲゲート１２５１〜１２５８はインバータとして機能する。そのため、ともにＨレベルの行アドレス信号が与えられる行デコーダユニットだけがＨレベルのデコード信号を生成する。たとえば行アドレス信号／ＲＡ５および／ＲＡ６がともにＨレベルならば行デコーダユニットＲＤ１がＨレベルのデコード信号Ｄ１を生成し、他の行デコーダユニットＲＤ２〜ＲＤ４はそれぞれＬレベルのデコード信号Ｄ２〜Ｄ４を生成する。また、行アドレス信号／ＲＡ７および／ＲＡ８がともにＨレベルならば行デコーダユニットＲＤ５がＨレベルのデコード信号Ｄ５を生成し、他の行デコーダユニットＲＤ６〜ＲＤ８がそれぞれＬレベルのデコード信号Ｄ６〜Ｄ８を生成する。
他方、テストモードではＨレベルのマルチセレクション信号ＭＬＴがＮＯＲゲート１２５１〜１２５８に与えられるので、行アドレス信号ＲＡ５，／ＲＡ５〜ＲＡ８，／ＲＡ８にかかわらず行デコーダユニットＲＤ１〜ＲＤ８がすべてＨレベルのデコード信号Ｄ１〜Ｄ８を生成する。
　「【００９１】［実施例２］
上記実施例１による構成において、テストモード中にＨレベルのマルチセレクション信号ＭＬＴを継続的に行デコーダ１２に与えるのではなく、Ｈレベルのマルチセレクション信号ＭＬＴを断続的に行デコーダ１２に与えることも可能である。すなわち、所定周期でＨおよびＬレベルに変化するマルチセレクション信号ＭＬＴが行デコーダ１２に与えられると、ワード線にはＡＣストレスが与えられる。ＡＣストレスは、ワード線の活性／非活性を交互に繰り返すことによりワード線に断続的なストレスを与える加速試験である。
したがって、実施例１のような構成ではＡＣストレスのような加速試験を効果的に行なうことは困難である
【００９２】
図１１は、このような問題を解消することができる本発明の実施例２によるＤＲＡＭの行プリデコーダの具体的な構成を示す回路図である。この行プリデコーダ１２３は図６および７に示された行プリデコーダ１２１の代わりに用いられる。図１１を参照して、この行プリデコーダ１２３は図８に示された行プリデコーダ１２１と異なり、２つのマルチセレクション信号ＭＬＴ１およびＭＬＴ２を受ける。一方のマルチセレクション信号ＭＬＴ１はＮＯＲゲート１２２１，１２２２，１２２５，１２２６に共通に与えられ、他方のマルチセレクション信号ＭＬＴ２はＮＯＲゲート１２２３，１２２４，１２２７，１２２８に共通に与えられる
【００９３】
図１２は、マルチセレクション信号ＭＬＴ１およびＭＬＴ２を生成するための回路を示すブロック図である。図１２を参照して、この行プリデコーダ１２３はさらに、マルチセレクション信号発生回路２１から与えられるマルチセレクション信号ＭＬＴに応答してＨおよびＬレベルに交互に変化するマルチセレクション信号ＭＬＴ１を生成する発振器１２４と、その生成されたマルチセレクション信号ＭＬＴ１を反転してマルチセレクション信号ＭＬＴ２を生成するインバータ１２５とを含む。したがって、Ｈレベルのマルチセレクション信号ＭＬＴが発振器１２４に与えられると、所定周期のマルチセレクション信号ＭＬＴ１が生成されるとともに、マルチセレクション信号ＭＬＴ１と相補的なマルチセレクション信号ＭＬＴ２が生成される。したがって、マルチセレクション信号ＭＬＴ１がＨレベルならばマルチセレクション信号ＭＬＴ２はＬレベルである。この場合、プリデコード信号Ｘ１，Ｘ２，Ｘ５，Ｘ６のみがＨレベルとなる。他方、マルチセレクション信号ＭＬＴ１がＬレベルならばマルチセレクション信号ＭＬＴ２はＨレベルである。この場合、プリデコード信号Ｘ３，Ｘ４，Ｘ７，Ｘ８のみがＨレベルとなる
【００９４】
したがって、Ｈレベルのプリデコード信号Ｘ１，Ｘ２，Ｘ５，Ｘ６に応答して半数のワード線が駆動され、Ｈレベルのプリデコード信号Ｘ３，Ｘ４，Ｘ７，Ｘ８に応答して残り半数のワード線が駆動される。このように実施例２ではワード線ＷＬが２つのワード線グループに分割され、これにより同時に駆動されるワード線の数が減少する
【００９５】
そのため、すべてのワード線の活性化／不活性化を交互に繰り返す場合に比べて、同時に充放電しなければならないワード線の容量が減少し、ワード線に効果的なＡＣストレスを与えることができる
【００９６】同時に駆動されるワード線ＷＬ１またはＷＬ２は、図１３に示されるように交互に配置されるのが好ましい。図１３では、半数のワード線ＷＬ１が１つのグループを構成し、残り半数のワード線ＷＬ２がもう１つのグループを構成する。たとえばマルチセレクション信号ＭＬＴ１がＨレベルならばワード線ＷＬ１のみが駆動され、マルチセレクション信号ＭＬＴ２がＨレベルならばワード線ＷＬ２のみが駆動される。
　
２．ここにおいて、図６、並びに「図６を参照して、この行デコーダ１２は、行アドレス信号ＲＡ１，／ＲＡ１〜ＲＡ４，／ＲＡ４に応答してプリデコード信号Ｘ１〜Ｘ８を生成する行プリデコーダ１２１と、それらのプリデコード信号Ｘ１〜Ｘ８が供給されるプリデコード信号線１２２と、行アドレス信号ＲＡ５，／ＲＡ５〜ＲＡ８，／ＲＡ８に応答してデコード信号Ｄ１〜Ｄｎを生成する複数の行デコーダユニットＲＤ１〜ＲＤｎと、プリデコード信号Ｘ１〜Ｘ８およびデコード信号Ｄ１〜Ｄｎに応答してワード線ＷＬを駆動する複数のワードドライバＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２４，ＷＤｎ１〜ＷＤｎ４とを含む。各ワードドライバは３入力ＡＮＤゲートから構成され、デコード信号Ｄ１〜Ｄｎのうち１つとプリデコード信号Ｘ１〜Ｘ４のうち１つとプリデコード信号Ｘ５〜Ｘ８のうち１つとに応答して対応するワード線ＷＬを駆動する。」（００７６段落）及び「行デコーダユニットＲＤ１〜ＲＤｎの各々は、ワードドライバＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２４，ＷＤｎ１〜ＷＤｎ４のうち４つに対応して設けられる。」（００７８段落）の記載より、図６において、「ワードドライバ」「ＷＤ１１〜ＷＤ１４」，「ＷＤ２１〜ＷＤ２４」，・・・，「ＷＤｎ１〜ＷＤｎ４」は、複数の「ワード線ＷＬ」を４本のワード線ずつに分割したワード線群ごとに設けられ、該ワード線群のワード線を駆動するものであることが明らかである。
　また、「デコーダユニットＲＤ１〜ＲＤｎ」は、その出力「Ｄ１」〜「Ｄｎ」により、所定の「ワードドライバ」「ＷＤ１１〜ＷＤ１４」，「ＷＤ２１〜ＷＤ２４」，・・・，「ＷＤｎ１〜ＷＤｎ４」を選択しており、「行プリデコーダ１２３」は、その出力「Ｘ１」〜「Ｘｎ」により、「ワードドライバ」「ＷＤ１１〜ＷＤ１４」，「ＷＤ２１〜ＷＤ２４」，・・・，「ＷＤｎ１〜ＷＤｎ４」に接続された「ワード線ＷＬ」のうち所定の「ワード線ＷＬ」を選択していることは明らかである。
　
　また、００８４段落に記載された「他方、テストモードではＨレベルのマルチセレクション信号ＭＬＴがＮＯＲゲート１２５１〜１２５８に与えられるので、行アドレス信号ＲＡ５，／ＲＡ５〜ＲＡ８，／ＲＡ８にかかわらず行デコーダユニットＲＤ１〜ＲＤ８がすべてＨレベルのデコード信号Ｄ１〜Ｄ８を生成する。」という構成は、図１１に示される実施例２にも適用できるのものであることは明らかである。
　
３．したがって、引用例には、「実施例２」として、以下の発明（以下「引用発明」という。）が記載されているものと認められる。　
　「行方向に配置された複数のワード線ＷＬと列方向に配置された複数のビット線対ＢＬ，／ＢＬとの交点に対応して設けられた複数のダイナミックメモリセル１１１と、前記複数のワード線ＷＬを４本のワード線ずつに分割したワード線群毎に設けられ、該ワード線群のワード線を駆動するワードドライバＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２４，・・・，ＷＤｎ１〜ＷＤｎ４と、所定の前記ワードドライバＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２４，・・・，ＷＤｎ１〜ＷＤｎ４を選択する行デコーダユニットＲＤ１〜ＲＤｎと、前記ワードドライバＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２４，・・・，ＷＤｎ１〜ＷＤｎ４に接続されたワード線ＷＬのうち所定のワード線ＷＬを選択する行プリデコーダ１２３とを備えた半導体記憶装置において、
　前記行デコーダユニットＲＤ１〜ＲＤｎは、テストモード時に入力されるマルチセレクション信号ＭＬＴのＨレベルに基づいて、前記複数のワードドライバＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２４，・・・，ＷＤｎ１〜ＷＤｎ４のそれぞれにＨレベルのデコード信号Ｄ１〜Ｄ８を出力し、前記行プリデコーダ１２３は、前記マルチセレクション信号ＭＬＴから生成されたマルチセレクション信号ＭＬＴ１及び該信号と反転した信号であるマルチセレクション信号ＭＬＴ２に基づき、前記マルチセレクション信号ＭＬＴ１がＨレベルならばプリデコード信号Ｘ１，Ｘ２，Ｘ５，Ｘ６のみをＨレベルとして対応する半数のワード線ＷＬを選択し、前記マルチセレクション信号ＭＬＴ２がＨレベルならばプリデコード信号Ｘ３，Ｘ４，Ｘ７，Ｘ８のみをＨレベルとして対応する残りの半数のワード線ＷＬを選択することを特徴とする半導体記憶装置。」
　
第４．本願発明と引用発明との対比　
１．以下に、本願発明と引用発明とを対比する。　
　引用発明の「行方向に配置された複数のワード線ＷＬと列方向に配置された複数のビット線対ＢＬ，／ＢＬとの交点に対応して設けられた複数のダイナミックメモリセル１１１」は、本願発明の「複数のワード線とビット線の交点にマトリックス状に配置されたメモリセル」に相当する。
　また、引用発明の「前記複数のワード線ＷＬを４本のワード線ずつに分割したワード線群毎に設けられ、該ワード線群のワード線を駆動するワードドライバＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２４，・・・，ＷＤｎ１〜ＷＤｎ４」は、本願発明の「前記複数のワード線を分割したワード線群毎に設けられ、該ワード線群のワード線を駆動するドライバ回路」に相当する。
　また、引用発明の「所定の前記ワードドライバＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２４，・・・，ＷＤｎ１〜ＷＤｎ４を選択する行デコーダユニットＲＤ１〜ＲＤｎ」は、本願発明の「前記ドライバ回路を選択するための第１のデコーダ回路」に相当する。
　さらに、引用発明の「前記ワードドライバＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２４，・・・，ＷＤｎ１〜ＷＤｎ４に接続されたワード線ＷＬのうち所定のワード線ＷＬを選択する行プリデコーダ１２３」は、本願発明の「前記ドライバ回路に接続されたワード線のうち所定のワード線を選択するための第２のデコーダ回路」に相当する。
　
２．引用発明の「テストモード時に入力されるマルチセレクション信号ＭＬＴ」は、本願発明の「テストモード時に入力されるテストモード信号」に相当しており、引用発明において、「前記複数のワードドライバＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２４，・・・，ＷＤｎ１〜ＷＤｎ４のそれぞれにＨレベルのデコード信号Ｄ１〜Ｄ８を出力」することは、「前記複数のワードドライバＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２４，・・・，ＷＤｎ１〜ＷＤｎ４」を同時に選択することに他ならないから、引用発明の「前記行デコーダユニットＲＤ１〜ＲＤｎは、テストモード時に入力されるマルチセレクション信号ＭＬＴのＨレベルに基づいて、前記複数のワードドライバＷＤ１１〜ＷＤ１４，ＷＤ２１〜ＷＤ２４，・・・，ＷＤｎ１〜ＷＤｎ４のそれぞれにＨレベルのデコード信号Ｄ１〜Ｄ８を出力」する構成は、本願発明の「前記第１のデコーダ回路はテストモード時に入力されるテストモード信号に基づいて複数の前記ドライバ回路を同時に選択」する構成に相当する。
　
３．引用発明の「前記行プリデコーダ１２３は、前記マルチセレクション信号ＭＬＴから生成されたマルチセレクション信号ＭＬＴ１及び該信号と反転した信号であるマルチセレクション信号ＭＬＴ２に基づき、前記マルチセレクション信号ＭＬＴ１がＨレベルならばプリデコード信号Ｘ１，Ｘ２，Ｘ５，Ｘ６のみをＨレベルとして対応する半数のワード線ＷＬを選択し、前記マルチセレクション信号ＭＬＴ２がＨレベルならばプリデコード信号Ｘ３，Ｘ４，Ｘ７，Ｘ８のみをＨレベルとして対応する残りの半数のワード線ＷＬを選択する」構成は、本願発明の「前記第２のデコーダ回路は前記テストモード信号に基づいて前記ドライバ回路に接続するワード線のうち所定のワード線を選択」する構成に相当する。
　
４．したがって、本願発明と引用発明とは、　
　「複数のワード線とビット線の交点にマトリックス状に配置されたメモリセルと、前記複数のワード線を分割したワード線群毎に設けられ、該ワード線群のワード線を駆動するドライバ回路と、前記ドライバ回路を選択するための第１のデコーダ回路と、前記ドライバ回路に接続されたワード線のうち所定のワード線を選択するための第２のデコーダ回路とを備えた半導体記憶装置において、
　前記第１のデコーダ回路はテストモード時に入力されるテストモード信号に基づいて複数の前記ドライバ回路を同時に選択し、前記第２のデコーダ回路は前記テストモード信号に基づいて前記ドライバ回路に接続するワード線のうち所定のワード線を選択することを特徴とする半導体記憶装置。」
　
　である点で一致し、以下の点で相違する。　
　（相違点）　
　本願発明は、「前記所定のワード線の選択は、制御信号に基づいて、選択される複数のワード線の数の切り換えが可能である」のに対して、引用発明はそのような構成を備えていない点。
　
第５．相違点についての当審の判断　
　引用例における００７１段落の「また、Ｈレベルのマルチセレクション信号ＭＬＴが与えられると、行デコーダ１２はメモリセルアレイ１１中のすべてのワード線ＷＬを選択して駆動する。したがって、テストモードではすべてのワード線ＷＬが活性化され、それによりすべてのメモリセル１１１中のアクセストランジスタ１１２にテスト用のストレスが与えられる。」という記載、及び００９１段落の「［実施例２］上記実施例１による構成において、テストモード中にＨレベルのマルチセレクション信号ＭＬＴを継続的に行デコーダ１２に与えるのではなく、Ｈレベルのマルチセレクション信号ＭＬＴを断続的に行デコーダ１２に与えることも可能である。すなわち、所定周期でＨおよびＬレベルに変化するマルチセレクション信号ＭＬＴが行デコーダ１２に与えられると、ワード線にはＡＣストレスが与えられる。ＡＣストレスは、ワード線の活性／非活性を交互に繰り返すことによりワード線に断続的なストレスを与える加速試験である。しかしながら、各ワード線はｐＦオーダの寄生容量を有するため、すべてのワード線を同時に活性化するには非常に長い時間が必要となる。したがって、実施例１のような構成ではＡＣストレスのような加速試験を効果的に行なうことは困難である。」という記載から、引用例には、テスト時に半数のワード線を活性化する「実施例２」すなわち引用発明とともに、テスト時に同時に全てのワード線を活性化する発明である「実施例１」も記載されている。
　
　そして、一般に、半導体記憶装置のテストを行う際等に、制御信号に基づいて選択されるワード線の数を切り替えることは、例えば、以下の周知文献１及び２に記載されているように、当業者における周知技術である。
　
（周知文献１）特開平９−７３９９号公報
　本願の出願前に日本国内において頒布された特開平９−７３９９号公報（以下「周知文献１」という。）には以下の記載がある。
　「【０００４】すなわち、マーチングテストは全記憶セルに“０”を書き込んだ後、下位番地から上位番地へ順次に“０”読み出しと“１”書き込みとを１セルずつ実行し、次に上位番地から下位番地まで１セルずつ“１”読みだしと“０”書き込みとを行なう。さらに“１”“０”を反転したデータについても同様のシーケンスを繰り返すようになっている。このテストにより番地系の固定不良がほぼ完全に検出出来るものである。
【０００５】一方、チェッカーテストは全記憶セルに市松模様のチェッカーデータを書き込み、読み出す。隣接する記憶セルとの短絡不良、記憶セル間のデータ干渉、および最下位アドレスビットの多重選択不良が検出出来るものである。」
　「【００３２】次に、
チェッカーテストモード時には、チェッカーテストモード信号が“１”レベルになり
　「【００３８】
すなわち、上述した書き込み動作により、チェッカーテストモード時には、番地指定信号の最下位ビットＡＤ０の状態により活性化されるワード線が選択され、
　「【００４０】次に、
マーチングテストモード時には、マーチングテストモード信号が“１”レベルに、チェッカーテストモード信号が“０”レベルになる。このマーチングテストモード信号の“１”レベルはＡＮＤ−ＯＲ回路１１および１２のＯＲ側に直接供給されているので、これら両回路の出力は番地指定信号ＡＤ０によらず一義的に“０”レベルとなってその信号が供給されるＮＡＮＤ回路７〜１０のワード０〜３出力は全て一義的に“１”レベルとなって活性化される
【００４１】この状態でワード０〜３で選択された全ての記憶セルに書込データ線を介して例えば“０”を一斉に書き込む。あるいは“１”を一斉に書きこむことにより、１つの書き込みサイクルで全記憶セルに対して同一のデータを書き込むことが出来る。
【００４２】すなわち、上述した書き込み動作により、
マーチングテストモード時には、番地指定信号の最下位ビットＡＤ０の状態によらず、マーチングテストモード信号のみにより全てのワード線が選択され、
　
　これらの記載を総合すると、上記周知文献１には、半導体記憶装置のテストを行う際に、「チェッカーテストモード信号」及び「マーチングテストモード信号」という制御信号により、番地指定信号の最下位ビットＡＤ０の状態により活性化されるワード線が選択される「チェッカーテストモード」と、全てのワード線が選択される「マーチングテストモード」（当然、両モードにおいて選択されるワード線の数は異なっている。）とを切り替えることが記載されているものと認められる。
　
（周知文献２）特開平５−１８０９０７号公報
　本願の出願前に日本国内において頒布された特開平５−１８０９０７号公報（以下「周知文献２」という。）には以下の記載がある。
　「【０００１】
【産業上の利用分野】本発明はアドレス線選択回路に係わり、特に、マルチビットテストを行うために複数のメモリセルを同時に書き込み可能な状態に活性化させるものに用いて好適なものである。」
　「【００１０】
【実施例】
図１は、本発明の一実施例を示すアドレス線選択回路の構成図である。図１から明らかなように、本実施例のアドレス線選択回路は８本のワード線ＷＬ０〜ＷＬ７を選択するようにしている。
　「【００１６】表１から明らかなように、マルチ動作モード設定信号ＳＭを“０”レベルにすれば、動作モード制御回路１から出力される信号の論理レベルは全て“０”レベルとなるので、ノーマルモードとして動作する。また、マルチ動作モード設定信号ＳＭを“１”レベルにするとともに、
表１に示したような論理レベルの組合せで各アドレス信号（×０／×０Ｂ）、（×１／×１Ｂ）、（×２／×２Ｂ）を入力すれば、その組合せに応じて種々の動作モードを選択することができる。例えば、各アドレス信号を“０”にすれば、動作モード制御回路１から出力する信号の論理レベルを全て“１”レベルにすることができるので、×８動作モードに設定することができる
　
　これらの記載を総合すると、上記周知文献２には、メモリのテストにおいて、「各アドレス信号（×０／×０Ｂ）、（×１／×１Ｂ）、（×２／×２Ｂ）」という制御信号に基づいて、選択される「ワード線ＷＬ０〜ＷＬ７」の数を切り替えることが記載されているものと認められる。
　
　したがって、上記周知技術を勘案すれば、制御信号に基づいて、テスト時に半数のワード線を活性化する「実施例２」すなわち引用発明と、テスト時に同時に全てのワード線を活性化する発明である「実施例１」を切り替える構成とすること、すなわち、本願発明のように、「前記所定のワード線の選択は、制御信号に基づいて、選択される複数のワード線の数の切り換えが可能である」構成とすることは、当業者が容易に想到し得たことである。
　したがって、本願発明は、当業者における周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第６．むすび　　
　以上のとおりであるから、本願は、請求項２〜１４について検討するまでもなく、拒絶をすべきものである。　
　よって、結論のとおり審決する。