【事件の表示】
　平成１０年特許願第１４３３７１号「プログラム書換システム」拒絶査定不服審判事件〔平成１１年１２月１０日出願公開、特開平１１−３３８６８７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明 
　本願は、平成１０年５月２５日の出願であって、平成１６年７月２０日付けで拒絶理由通知がなされ、同年９月２４日付けで手続補正がなされたが、同年１０月１４日付けで拒絶査定がなされ、これに対し、同年１１月１８日に審判請求がなされるとともに、同年１２月１７日付けで手続補正がなされたものである。 
　 
２．平成１６年１２月１７日付けの手続補正についての補正却下の決定 
［補正却下の決定の結論］ 
　平成１６年１２月１７日付けの手続補正を却下する。 
［理由］ 
（１）本件補正 
　上記本件手続補正により、特許請求の範囲は、次のとおりに補正された。（以下、この特許請求の範囲に記載された請求項を「補正後の請求項」という。） 
「【請求項１】　ホストシステムに対して拡張バスを介して接続される拡張ユニット内に格納されたプログラムの書き換えを行うプログラム書換システムにおいて、 
　前記拡張ユニットは、 
　該拡張ユニット内を制御する１つのＣＰＵと、 
　前記ＣＰＵで実行されるプログラムを格納する書き換え可能な不揮発性メモリと、 
　前記ホストシステムから前記不揮発性メモリにアクセスするとともに、前記ホストシステムから前記ＣＰＵへリセット出力が可能なインターフェイス回路と、 
　を有し、 
　前記ホストシステムが、前記インターフェイス回路を介して前記ＣＰＵをリセット状態とし、当該ＣＰＵがリセット状態である間に前記不揮発性メモリに直接アクセスして、前記不揮発性メモリに格納されたプログラム内容を書き換え、このプログラムの書き換え後にインターフェイス回路を介して前記ＣＰＵのリセット状態を解除することで、当該リセット状態を解除されたＣＰＵが更新されたプログラムを実行することを特徴とするプログラム書換システム。 
　　【請求項２】　前記インターフェイス回路は、割込み信号によって前記ホストシステムへの割込みを発生させる信号処理回路と、前記ホストシステムからの要求に基づいて前記ＣＰＵをリセット状態とするリセットシーケンス回路と、前記リセットシーケンス回路からのセレクト信号により前記不揮発性メモリに接続されるバスを前記ホストシステムあるいは前記ＣＰＵのうち一方に切り替えるバスセレクタと、 
　を有し、 
　前記ホストシステムは、前記リセットシーケンス回路により前記ＣＰＵをリセット状態とし、前記バスセレクタにより前記不揮発性メモリに接続されたバスをホストシステムに接続して、前記不揮発性メモリに格納されているプログラム内容を書き換えることを特徴とする請求項１に記載のプログラム書換システム。」 
　 
（２）補正の適否  
（２．１）特許法第１７条の２第４項に規定する要件についての検討  
　ここで、補正後の請求項１は、その記載から見て、補正前の請求項１に対応したものである。 
　そして、補正後の請求項１は、その記載からして、少なくとも次の事項を含んでいる。 
　 
（イ）前記ホストシステムが、前記インターフェイス回路を介して前記ＣＰＵをリセット状態とし、当該ＣＰＵがリセット状態である間に前記不揮発性メモリに直接アクセスして、前記不揮発性メモリに格納されたプログラム内容を書き換え、
このプログラムの書き換え後にインターフェイス回路を介して前記ＣＰＵのリセット状態を解除することで、当該リセット状態を解除されたＣＰＵが更新されたプログラムを実行すること
　 
　そこで、（イ）について検討する。 
　補正前の請求項１における発明は、「ホストシステムが前記ＣＰＵを動作停止状態としている間に前記不揮発性メモリに直接アクセスして、前記不揮発性メモリに格納されたプログラム内容を書き換える」ものである。 
　これに対して、補正後の請求項１記載の発明は、「このプログラムの書き換え後にインターフェイス回路を介して前記ＣＰＵのリセット状態を解除することで、当該リセット状態を解除されたＣＰＵが更新されたプログラムを実行する」構成を新たに追加したものである。 
　しかしながら、「プログラムの書き換え後にインターフェイス回路を介して前記ＣＰＵのリセット状態を解除することで、当該リセット状態を解除されたＣＰＵが更新されたプログラムを実行する」構成は、書き換える事項を特定するものでなく、書き換えた後の処理と構成を特定するものであるから、補正前の請求項１における発明の発明特定事項である「不揮発性メモリに格納されたプログラム内容を書き換える」事項を限定するものでない。また、「不揮発性メモリに格納されたプログラム内容を書き換える」ことを概念的に下位にしたものでもない。 
　よって、この補正は、請求項に記載した発明を特定するために必要な事項を限定したものではなく、特許法第１７条の２第４項第２号の特許請求の範囲の減縮（請求項に記載した発明を特定するために必要な事項を限定するものであって、その補正前の当該請求項に記載された発明とその補正後の請求項に記載された発明の産業上の利用分野及び解決しようとする課題が同一であるもの）を目的とするものとは認められない。 
　また、上記補正が、特許法第１７条の２第４項第１号の請求項の削除、第３号の誤記の訂正に該当するものでないことは明らかである。さらに、原査定の拒絶の理由では、明りょうでない記載について指摘していないことから、特許法第１７条の２第４項第４号の明りょうでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る。）に該当するものとも認められない。 
　以上のとおり、本件手続補正は、特許法第１７条の２第４項の規定に違反するものであり、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。 
　 
（２．２）独立特許要件  
　仮に、本件手続補正が、請求項に記載した発明を特定するために必要な事項を限定したものであって、特許法第１７条の２第４項第２号の特許請求の範囲の減縮（請求項に記載した発明を特定するために必要な事項を限定するものであって、その補正前の当該請求項に記載された発明とその補正後の請求項に記載された発明の産業上の利用分野及び解決しようとする課題が同一であるもの）を目的とするものと仮定した場合に、上記補正後の請求項１に記載された発明（以下、「補正後の発明」という。）が特許出願の際独立して特許を受けることができるものであるのかどうかについて以下に検討する。  
　  
　１）補正後の発明  
　本件手続補正により、補正後の発明は、以下に記載されたものと認められる。 
　 
　ホストシステムに対して拡張バスを介して接続される拡張ユニット内に格納されたプログラムの書き換えを行うプログラム書換システムにおいて、 
　前記拡張ユニットは、 
　該拡張ユニット内を制御する１つのＣＰＵと、 
　前記ＣＰＵで実行されるプログラムを格納する書き換え可能な不揮発性メモリと、 
　前記ホストシステムから前記不揮発性メモリにアクセスするとともに、前記ホストシステムから前記ＣＰＵへリセット出力が可能なインターフェイス回路と、 
　を有し、 
　前記ホストシステムが、前記インターフェイス回路を介して前記ＣＰＵをリセット状態とし、当該ＣＰＵがリセット状態である間に前記不揮発性メモリに直接アクセスして、前記不揮発性メモリに格納されたプログラム内容を書き換え、このプログラムの書き換え後にインターフェイス回路を介して前記ＣＰＵのリセット状態を解除することで、当該リセット状態を解除されたＣＰＵが更新されたプログラムを実行することを特徴とするプログラム書換システム。 
　 
　２）引用文献 
　これに対して、原査定の拒絶の理由に引用された特開平９−２１８７８８号公報（以下「引用文献１」という。）には、図面とともに次の事項が記載されている。 
　 
（ア）「【０００９】 
【課題を解決するための手段】図１は、本発明の原理的構成を示したものである。図中、３はソフトウエア・ダウンロード制御ＣＰＵユニットであって、メインＣＰＵに対するプログラムの転送，新旧プログラムの切り換え，起動・停止および動作状態の監視等の制御を行なうＣＰＵ５と、管理ネットワーク２を介してネットワーク管理装置１と通信するネットワーク管理インタフェース４とを備えている。 
【００１０】９は被ダウンロードＣＰＵユニットであって、メインＣＰＵ１４と、ＣＰＵ１４の実行プログラムを格納し、ＣＰＵ５とＣＰＵ１４の双方からアクセス可能な共有記憶素子１３を備えるとともに、共有記憶素子１３に対するＣＰＵ５とＣＰＵ１４のアクセスを調停し、選択されたＣＰＵのバスを共有記憶素子１３に接続するバス調停回路１２と、ＣＰＵ１４の起動・停止の制御を行なうＣＰＵ起動・停止制御回路１０と、ＣＰＵ１４の動作状態の監視を行なうＣＰＵ動作監視回路１１とを備えている。 
【００１１】本発明においては、上述の課題を解決するために、図１に示された構成において、次のような各具体的手段を備えている。 
【００１２】(1) 被ダウンロードＣＰＵ１４に対して、ＣＰＵ１４のソフトウエア・バージョンやソフトウエアの更新を管理するＣＰＵ５と、ＣＰＵ１４の動作プログラムを保持するとともに、ＣＰＵ１４とＣＰＵ５の双方からアクセス可能な共有記憶素子１３を備え、ＣＰＵ５が、外部から新たなプログラム・データを受け取って共有記憶素子１３に書き込むとともに、必要により共有記憶素子１３に書き込まれたプログラム・データの正常性を調べて正常であることを確認したとき、ＣＰＵ１４の動作を停止して共有記憶素子１３におけるＣＰＵ１４の動作プログラムを旧プログラムから新プログラムに変更したのち、ＣＰＵ１４を動作させてＣＰＵ１４による新プログラムの実行が正常に行なわれていることを確認する処理を、ＣＰＵ１４の共有記憶素子１３における旧プログラム・データの実行との競合を避けながら行なうことによって、インサービスでＣＰＵ１４に対する新プログラムのダウンロードを行なう。」 
　 
（イ）「【００３１】図３は、本発明の実施形態(2) を示したものであって、図２に示された実施形態(1) の場合と同じものを、同じ番号で示している。２２は２：２バススイッチ（ＳＷ）であって、ＥＥＰＲＯＭ１５とＥＥＰＲＯＭ１６とを、共通バスであるバス８と、メインＣＰＵのバスであるバス８Ｂとに交互に入れ換えて接続する。２０は現用・予備切り換え回路であって、２：２バスＳＷ２２の切り換えの制御を行なう。 
【００３２】以下、図３に示された実施形態(2) の動作を説明する。はじめに、ＥＥＰＲＯＭ１５が現用記憶素子であり、ＥＥＰＲＯＭ１６が予備記憶素子になっているものとする。被ダウンロードＣＰＵユニット９において、２：２バスＳＷ２２によって、現用記憶素子であるＥＥＰＲＯＭ１５のバスは、メインＣＰＵのバスであるバス８Ｂを経てＣＰＵ１４に接続され、予備記憶素子ＥＥＰＲＯＭ１６のバスは、共通バスであるバス８を経てＣＰＵ５に接続されており、ＣＰＵ１４は現用記憶素子であるＥＥＰＲＯＭ１５のプログラム・データを実行している。 
【００３３】次に新しいプログラム・データを、ＣＰＵ１４にダウンロードする場合の動作を説明する。ＣＰＵ５は、ネットワーク管理装置インタフェース４に接続されている管理ネットワーク２を介して、ネットワーク管理装置１から新しいプログラム・データを受け取る。ＣＰＵ５は、受け取った新しいプログラム・データを、予備記憶素子であるＥＥＰＲＯＭ１６に書き込む。 
【００３４】このとき、予備記憶素子であるＥＥＰＲＯＭ１６のバスは、２：２バスＳＷ２２により、ＣＰＵ５のバスに接続されていて、現用記憶素子であるＥＥＰＲＯＭ１５やＣＰＵ１４のバスとは独立している。また現用記憶素子であるＥＥＰＲＯＭ１５のバスは、２：２バスＳＷ２２により、ＣＰＵ１４のバスに接続されていて、予備記憶素子であるＥＥＰＲＯＭ１６やＣＰＵ５のバスとは独立している。従って、ＣＰＵ１４は、プログラム・データのダウンロード中に、通常の処理を継続することができ、インサービスでＣＰＵ１４に新しいプログラム・データをダウンロードすることができる。
【００３５】ＣＰＵ５が、予備記憶素子であるＥＥＰＲＯＭ１６に対する書き込みの処理を完了したのち、必要があれば、ＣＰＵ５はＥＥＰＲＯＭ１６に書き込まれた新しいプログラム・データに誤りがないか否かの確認を行なう。 
【００３６】次に、ＣＰＵ５は、ＣＰＵ起動・停止回路１０を操作してＣＰＵ１４の動作を停止する。その後、ＣＰＵ５は現用・予備切り換え回路２０を操作して、２：２バスＳＷ２２を切り換えることによって、ＥＥＰＲＯＭ１５のバスをＣＰＵ５のバスに接続し、ＥＥＰＲＯＭ１６のバスをＣＰＵ１４のバスに接続する。 
【００３７】この操作によって、新しいプログラム・データを書き込まれたＥＥＰＲＯＭ１６が新たな現用記憶素子となり、古いプログラム・データが書き込まれているＥＥＰＲＯＭ１５が新たな予備記憶素子となる。その後、ＣＰＵ５は、ＣＰＵ起動・停止回路１０を操作してＣＰＵ１４をリスタートさせ、これによって、ＣＰＵ１４はＥＥＰＲＯＭ１６の新しいプログラム・データを実行する。」 
　 
　上記（ア）及び図１の記載から、引用文献１には、 
　ＣＰＵ５に対してバス８を介して接続される被ダウンロードＣＰＵユニット９内に格納されたプログラムの更新を行うプログラム更新システムが記載されていると解される。 
　 
　また、（ア）、（イ）の段落【００３６】、及び図１の記載から、 
　前記被ダウンロードＣＰＵユニット９は、 
　前記被ダウンロードＣＰＵユニット９内を制御する１つのＣＰＵ１４と、
　前記ＣＰＵで実行されるプログラムを格納する書き換え可能な記憶素子を二重化した共有記憶素子１３と、
　前記ＣＰＵ５から書き換え可能な共有記憶素子１３にアクセスするとともに、
　前記ＣＰＵ１４の起動・停止の制御を行うＣＰＵ起動・停止回路１０と、
　を有していると認められる。 
　 
　また、（ア）及び図１の記載から、 
　前記ＣＰＵ５が前記書き換え可能な共有記憶素子１３に直接アクセスして、前記共有記憶素子１３に格納されているプログラム内容を書き込み、
前記ＣＰＵ起動・停止回路１０を介して前記ＣＰＵ１４を停止状態とし、 
前記共有記憶素子１３におけるＣＰＵ１４のプログラムを旧プログラムから更新されたプログラムに変更した後に、 
前記ＣＰＵ起動・停止回路１０を介して前記ＣＰＵ１４の停止状態を解除することで、当該停止状態を解除されたＣＰＵ１４が更新されたプログラムを実行すること 
を特徴とするプログラム・データ更新システム 
　が記載されていると認められる。 
　 
　そして、（イ）の段落【００３６】に、 
　「ＣＰＵ５は、ＣＰＵ起動・停止回路１０を操作してＣＰＵ１４の動作を停止する」と記載されていることからすると、 
前記ＣＰＵ５から前記ＣＰＵ起動・停止回路１０に対して、ＣＰＵ１４を動作停止または起動させるための信号出力がなされると認められる。 
　 
　また、（イ）の段落【００３４】〜【００３７】の記載によると、 
　前記書き換え可能な共有記憶素子１３は、記憶素子を二重化することにより、ＣＰＵ１４が使用している記憶素子（現用）とは別の記憶素子（予備）に、ＣＰＵ５が書き込みを行うことで、ＣＰＵ５が共有記憶素子１３に書き込み中においても、ＣＰＵ１４が現用記憶素子を用いて、通常の処理を継続できるようにするとともに、 
このプログラムの書き込み後に、前記ＣＰＵ起動・停止回路１０を介して前記ＣＰＵ１４を停止状態とし、前記ＣＰＵ１４が停止状態である間に前記書き換えられた共有記憶素子１３に接続されたバスを前記ＣＰＵ１４に接続することで、前記ＣＰＵ１４の実行するプログラム内容を変更し、このプログラムの変更後にＣＰＵ起動・停止回路１０を介して前記ＣＰＵ１４の停止状態を解除することで、当該停止状態を解除されたＣＰＵ１４が更新されたプログラムを実行するようにしていると認められる。 
　 
　したがって、上記（ア）、（イ）の記載、及び関連する図面を参酌すると、引用文献１には、次の発明（「以下、「引用発明」という）が記載されていると認められる。 
　 
　ＣＰＵ５に対してバス８を介して接続される被ダウンロードＣＰＵユニット９内に格納されたプログラムの更新を行うプログラム更新システムにおいて、 
　前記被ダウンロードＣＰＵユニット９は、 
　前記被ダウンロードＣＰＵユニット９内を制御する１つのＣＰＵ１４と、
　前記ＣＰＵで実行されるプログラムを格納する、書き換え可能な記憶素子を二重化した共有記憶素子１３と、
　前記ＣＰＵ５から前記ＣＰＵ１４へ動作停止または起動をさせるための信号出力が可能な、ＣＰＵ起動・停止回路１０と、 
　を有し、 
　前記ＣＰＵ５が、前記共有記憶素子１３に直接アクセスして、前記共有記憶素子１３に格納されているプログラム内容を書き込み、前記ＣＰＵ起動・停止回路１０を介して前記ＣＰＵ１４を停止状態とし、前記ＣＰＵ１４が停止状態である間に前記書き換えられた共有記憶素子１３に接続されたバスを前記ＣＰＵ１４に接続することで、前記ＣＰＵ１４の実行するプログラム内容を変更し、 
　このプログラムの変更後に 
　ＣＰＵ起動・停止回路１０を介して前記ＣＰＵ１４の停止状態を解除することで、当該停止状態を解除されたＣＰＵ１４が更新されたプログラムを実行すること 
を特徴とするプログラム・データ更新システム。 
　 
　３）対比 
　そこで、補正後の発明と引用発明とを対比する。 
　引用発明の「ＣＰＵ５」は、「被ダウンロードＣＰＵユニット９」と「バス８」を介して接続され、「被ダウンロードＣＰＵユニット９」内に格納されたプログラムの更新を行うことから、引用発明の「ＣＰＵ５」、「バス８」、及び「被ダウンロードＣＰＵユニット９」は、それぞれ補正後の発明の「ホストシステム」、「拡張バス」、及び「拡張ユニット」に対応する。 
　また、引用発明の「ＣＰＵ１４」は、「被ダウンロードＣＰＵユニット９」内を制御することから、補正後の発明の「１つのＣＰＵ」に対応する。 
　また、引用発明の「動作停止または起動をさせるための信号出力」、及び「ＣＰＵ１４へ動作停止または起動をさせるための信号出力が可能な、ＣＰＵ起動・停止回路１０」は、補正後の発明の「リセット出力」、及び「ＣＰＵへリセット出力が可能なインターフェイス回路」に対応する。 
　同じく、引用発明の「停止状態」は、補正後の発明の「リセット状態」に対応する。 
　 
　そして、引用発明の「書き換え可能な記憶素子を二重化した共有記憶素子１３」は、ＣＰＵ１４で実行されるプログラムを格納する書き換え可能な不揮発性メモリであることから、補正後の発明の「書き換え可能な不揮発性メモリ」とはともに、実行されるプログラムを格納する「書き換え可能な記憶素子」である点で共通する。 
　また、引用発明の「ＣＰＵ５（「ホストシステム」に対応）が、前記共有記憶素子１３（「書き換え可能な記憶素子」に対応）に直接アクセスして、前記共有記憶素子１３に格納されているプログラム内容を書き込み、前記ＣＰＵ起動・停止回路１０（「インターフェイス回路」に対応）を介して前記ＣＰＵ１４（「ＣＰＵ」に対応）を停止状態（「リセット状態」に対応）とし、前記ＣＰＵ１４が停止状態である間に前記書き換えられた共有記憶素子１３に接続されたバスを前記ＣＰＵ１４に接続することで、前記ＣＰＵ１４の実行するプログラム内容を変更する」ことと、補正後の発明の「ホストシステムが、前記インターフェイス回路を介して前記ＣＰＵをリセット状態とし、当該ＣＰＵがリセット状態である間に前記不揮発性メモリ（「書き換え可能な記憶素子」に対応）に直接アクセスして、前記不揮発性メモリに格納されたプログラム内容を書き換え」ることとはともに、 
「ホストシステムが、前記書き換え可能な記憶素子に直接アクセスして、前記書き換え可能な記憶素子に格納されたプログラム内容を、インターフェイス回路を介して前記ＣＰＵをリセット状態とし、前記ＣＰＵがリセット状態である間に、バージョンアップ」する点で共通する。 
　また、引用発明の「ＣＰＵ起動・停止回路１０（「インターフェイス回路」に対応）を介して前記ＣＰＵ１４（「ＣＰＵ」に対応）の停止状態（「リセット状態」に対応）を解除することで、当該停止状態を解除されたＣＰＵ１４が更新されたプログラムを実行する」ことは、補正後の発明の「インターフェイス回路を介して前記ＣＰＵのリセット状態を解除することで、当該リセット状態を解除されたＣＰＵが更新されたプログラムを実行する」ことに対応する。 
　 
　したがって、補正後の発明と引用発明とは、 
　 
　ホストシステムに対して拡張バスを介して接続される拡張ユニット内に格納されたプログラムのバージョンアップを行うプログラムバージョンアップシステムにおいて、 
　前記拡張ユニットは、 
　該拡張ユニット内を制御する１つのＣＰＵと、 
　前記ＣＰＵで実行されるプログラムを格納する書き換え可能な記憶素子と、 
　前記ホストシステムから前記書き換え可能な記憶素子にアクセスするとともに、前記ホストシステムから前記ＣＰＵへリセット出力が可能なインターフェイス回路と、 
　を有し、 
　前記ホストシステムが、前記書き換え可能な記憶素子に直接アクセスして、前記書き換え可能な記憶素子に格納されたプログラム内容を、インターフェイス回路を介して前記ＣＰＵをリセット状態とし前記ＣＰＵがリセット状態である間に、バージョンアップし、
　このプログラムのバージョンアップ後に
　インターフェイス回路を介して前記ＣＰＵのリセット状態を解除することで、当該リセット状態を解除されたＣＰＵが更新されたプログラムを実行することを特徴とするプログラムバージョンアップシステム。 
　 
［相違点１］ 
　「書き換え可能な記憶素子」について、補正後の発明が「書き換え可能な不揮発性メモリ」であるのに対して、引用発明は、「書き換え可能な記憶素子を二重化した共有記憶素子１３」である点。 
　 
［相違点２］ 
　「プログラムのバージョンアップ」について、 
　補正後の発明が、「ホストシステムが、前記インターフェイス回路を介して前記ＣＰＵをリセット状態とし、当該ＣＰＵがリセット状態である間に、前記不揮発性メモリに直接アクセスして、前記不揮発性メモリに格納されたプログラム内容を書き換える」のに対して、引用発明は、「ＣＰＵ５（「ホストシステム」に対応）が、前記共有記憶素子１３に直接アクセスして、前記共有記憶素子１３に格納されているプログラム内容を書き込み、ＣＰＵ起動・停止回路１０（「インターフェイス回路」に対応）を介してＣＰＵ１４（「ＣＰＵ」に対応）を停止状態（「リセット状態」に対応）とし、当該ＣＰＵ１４が停止状態である間に前記書き換えられた共有記憶素子１３に接続されたバスをＣＰＵ１４に接続することで、ＣＰＵ１４の実行するプログラムを変更する」点。 
　 
　４）判断 
［相違点１］〜［相違点２］について 
　本願の出願日前である平成５年１０月１５日に頒布された刊行物である、特開平５−２６６２１９号公報に 
　「【００１８】〔１〕全面フラッシュメモリ採用のマイクロコンピュータ 
【００１９】　・・・（中略）・・・　マイクロコンピュータＭＣＵは、中央処理装置ＣＰＵ、及びこの中央処理装置ＣＰＵが処理すべき情報を電気的な消去・書込みによって書換え可能な不揮発性のフラッシュメモリＦＭＲＹ、　・・・（中略）・・・　このフラッシュメモリＦＭＲＹには所要のデータやプログラムが書き込まれる。　・・・（中略）・・・　 
【００２０】フラッシュメモリＦＭＲＹは、　・・・（中略）・・・　汎用ＰＲＯＭライタのような前記半導体チップＣＨＰの外部装置の制御に基づいてその記憶情報を書換え可能にされる。」 
　「【００２３】〔３〕汎用ＰＲＯＭライタによる情報書き込み 
【００２４】・・・（中略）・・・　図３の例では汎用ＰＲＯライタによる書換え制御とは直接関係ない中央処理装置ＣＰＵ，ランダム・アクセス・メモリＲＡＭ，マスク・リード・オンリ・メモリＭＡＳＫＲＯＭなどの内蔵機能ブロックは、スタンバイ信号ＳＴＢＹ＊（記号＊はそれが付された信号がロウ・アクティブ信号であることを意味する）により低消費電力モードにされている。低消費電力モードにおいて前記トライステート出力回路が高出力インピーダンス状態に制御されるなら、モード信号でＭＤ０乃至ＭＤ２による第２動作モードの指定に呼応してそれらの機能ブロックに低消費電力モードを設定して、汎用ＰＲＯライタＰＲＷによる書換え制御とは直接関係ないＣＰＵ，ＲＡＭ，ＲＯＭなどの内蔵機能ブロックの実質的な動作を抑制してもよい。」と記載されており、 
　また、本願の出願日前である昭和６２年５月９日に頒布された刊行物である、特開昭６２−９９８５６号公報に 
「従来のＥＰＲＯＭ内蔵シングルチップマイクロコンピュータにおいては、ＥＰＲＯＭへの書き込みはマイクロコンピュータを停止させた状態でＥＰＲＲＯＭライタ等の外部装置によってアドレス及びデータを入力して行なう必要があり、」（２頁右欄下から８行目〜４行目参照。）と記載されているように、 
　ＣＰＵで実行するプログラム・データを格納する、現用系のみからなる書き換え可能な不揮発性メモリに、前記ＣＰＵとは異なる外部装置が直接アクセスして、前記書き換え可能な不揮発性メモリに格納されたプログラム・データを書き換える場合に、前記ＣＰＵを活動停止状態とし、当該ＣＰＵが活動停止状態である間に、前記書き換え可能な不揮発性メモリに直接アクセスして、前記書き換え可能な不揮発性メモリに格納されたプログラム・データを書き換えることは、当業者にとって周知の技術である。 
　 
　ここで、引用発明における技術と前記周知技術とは、ともに、ＣＰＵで実行するプログラム・データを格納する書き換え可能な記憶素子に、前記ＣＰＵとは異なる外部装置が直接アクセスして、前記書き換え可能な記憶素子に格納されたプログラム・データを更新する点において、両者は技術的に共通の分野に属する。 
　そして、引用発明の「書き換え可能な記憶素子を二重化した共有記憶素子１３」に前記周知技術の「現用系のみからなる書き換え可能な不揮発性メモリ」を適用することで、前記「共有記憶素子１３」を現用系のみからなる書き換え可能な不揮発性メモリとし、ＣＰＵ１４が実行するプログラム・データを格納する、（現用系のみからなる）書き換え可能な不揮発性メモリに、前記ＣＰＵ１４とは異なるＣＰＵ５が直接アクセスして、前記現用系のみからなる書き換え可能な不揮発性メモリに格納されたプログラム・データを書き換える場合に、前記ＣＰＵを活動停止状態とし、当該ＣＰＵが活動停止状態である間に、前記書き換え可能な不揮発性メモリに直接アクセスして、前記書き換え可能な不揮発性メモリに格納されたプログラム・データを書き換えるようにすることは、当業者であれば、適宜なし得たことである。 
　 
　よって、引用発明に前記周知技術を適用することで、 
　「書き換え可能な記憶素子」について、引用発明の「書き換え可能な記憶素子を二重化した共有記憶素子１３」を補正後の発明のように「書き換え可能な不揮発性メモリ」とし、 
　「プログラムのバージョンアップ」について、 
　引用発明の「ＣＰＵ５（「ホストシステム」に対応）が、前記共有記憶素子１３に直接アクセスして、前記共有記憶素子１３に格納されているプログラム内容を書き込み、ＣＰＵ起動・停止回路１０（「インターフェイス回路」に対応）を介してＣＰＵ１４（「ＣＰＵ」に対応）を停止状態（「リセット状態」に対応）とし、当該ＣＰＵ１４が停止状態である間に前記書き換えられた共有記憶素子１３に接続されたバスをＣＰＵ１４に接続することで、ＣＰＵ１４の実行するプログラムを変更する」ことを 
補正後の発明のように「ＣＰＵ５（「ホストシステム」に対応）が、前記ＣＰＵ起動・停止回路１０（「インターフェイス回路」に対応）を介して前記ＣＰＵ１４（「ＣＰＵ」に対応）を停止状態（「リセット状態」に対応）とし、当該ＣＰＵ１４が停止状態である間に、前記書き換え可能な不揮発性メモリ（「共有記憶素子１３」への適用）に直接アクセスして、前記書き換え可能な不揮発性メモリに格納されたプログラム内容を書き換える」ものとすることは、当業者であれば、適宜なし得たことである。 
　よって、相違点１〜相違点２は格別のものではない。 
　 
　そして、補正後の発明の作用効果も、引用発明及び前記周知技術から当業者が予測することができる程度のものであって、格別のものとはいえない。 
　したがって、補正後の発明は、引用発明及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　 
　よって、仮に本件手続補正について、特許法第１７条の２第４項第２号の特許請求の範囲の減縮（請求項に記載した発明を特定するために必要な事項を限定するものであって、その補正前の当該請求項に記載された発明とその補正後の請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるもの）を目的とするものであると仮定した場合においても、補正後の発明が特許出願の際独立して特許を受けることができるものではないから、特許法第１７条の２第５項の規定により準用する特許法第１２６条第５項の規定に適合していない。 
　 
（３）むすび 
　よって、本件手続補正は、特許法第１７条の２第４項の規定に違反する補正を含むものであることから、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。 
　また、仮に本件手続補正について、特許法第１７条の２第４項第２号の特許請求の範囲の減縮（請求項に記載した発明を特定するために必要な事項を限定するものであって、その補正前の当該請求項に記載された発明とその補正後の請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるもの）を目的とするものであると仮定した場合においても、上記（２）の（２．２）で検討したとおり、補正後の発明が特許出願の際独立して特許を受けることができるものではないから、特許法第１７条の２第５項の規定により準用する特許法第１２６条第５項の規定に適合していない。  
　したがって、いずれにしても、本件手続補正は、特許法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　 
３．本願発明について  
（１）本願発明  
　平成１６年１２月１７日付けの手続補正は上記のとおり却下されたので、本願の請求項１、及び請求項３に係る発明は、それぞれ、平成１６年９月２４日付けの手続補正書の特許請求の範囲の請求項１、及び請求項３に記載された事項により特定される、以下のとおりのものである。  
　  
　「【請求項１】ホストシステムに対して拡張バスを介して接続される拡張ユニット内に格納されたプログラムの書き換えを行うプログラム書換システムにおいて、  
　前記拡張ユニットには、  
　該拡張ユニット内を制御する１つのＣＰＵと、  
　前記ＣＰＵで実行されるプログラムを格納する書き換え可能な不揮発性メモリと、  
　前記ホストシステムから前記不揮発性メモリにアクセスするとともに、前記ホストシステムから前記ＣＰＵへリセット出力が可能なインターフェイス回路と、　を有し、
　前記ホストシステムが前記ＣＰＵを動作停止状態としている間に前記不揮発性メモリに直接アクセスして、前記不揮発性メモリに格納されたプログラム内容を書き換えることを特徴とするプログラム書換システム。」、及び  
　 
　「【請求項３】ホストシステムに対して拡張バスを介して接続される拡張ユニット内に格納されたプログラムの書き換えを行うプログラム書換システムにおいて、 
　前記拡張ユニットには、 
　該拡張ユニット内を制御する１つのＣＰＵと、 
　前記ＣＰＵで実行されるプログラムを格納する書き換え可能な不揮発性メモリと、 
　前記ユニット本体の動作時に前記不揮発性メモリに格納されたプログラム内容を転送して実行する実行用メモリと、 
　前記ホストシステムから前記不揮発性メモリにアクセスするとともに、前記ホストシステムから前記ＣＰＵへリセット出力が可能なインターフェイス回路と、　を有し、
　前記ホストシステムが前記不揮発性メモリに直接アクセスして、前記不揮発性メモリに格納されているプログラム内容を書き換えることを特徴とするプログラム書換システム。」 
　  
（２）引用発明  
原査定の拒絶の理由に引用された、引用文献およびその記載事項は、前記「２．（２）」の「（２．２）」の「２）引用文献」に記載したとおりである。  
　  
（３）対比・判断  
　１）請求項１に係る発明について
　請求項１に係る発明は、前記「２．（２）」の「（２．２）」で検討した補正後の発明を特定するために必要な事項である「ホストシステムが、前記インターフェイス回路を介して前記ＣＰＵをリセット状態とし、当該ＣＰＵがリセット状態である間に」から、「前記インターフェイス回路を介して」という構成を省き、「ホストシステムが前記ＣＰＵを動作停止状態としている間に」と上位概念にするとともに、
　補正後の発明から、前記「２．（２）」の「（２．１）」において、「限定的減縮の要件を満たさない」と指摘した「このプログラムの書き換え後にインターフェイス回路を介して前記ＣＰＵのリセット状態を解除することで、当該リセット状態を解除されたＣＰＵが更新されたプログラムを実行する」という、新たに追加された構成を省いたものである。
　そうすると、請求項１に係る発明の構成要件を全て含み、さらに特定の構成要件に限定要件を付加するとともに、前記「限定的減縮の要件を満たさない」と指摘した、新たに追加された構成を付加したものに相当する補正後の発明が、前記「２．（２）」の「（２．２）」の「３）及び４）」に記載したとおり、引用発明、及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、請求項１に係る発明も、同様の理由により、引用発明、及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
　 
　２）請求項３に係る発明について
　請求項３に係る発明は、前記「２．（２）」の「（２．２）」で検討した補正後の発明から「ホストシステムが、前記インターフェイス回路を介して前記ＣＰＵをリセット状態とし、当該ＣＰＵがリセット状態である間に」という構成と、前記「限定的減縮の要件を満たさない」と指摘した「このプログラムの書き換え後にインターフェイス回路を介して前記ＣＰＵのリセット状態を解除することで、当該リセット状態を解除されたＣＰＵが更新されたプログラムを実行する」という、新たに追加された構成を省き、単に
「前記ホストシステムが前記不揮発性メモリに直接アクセスして、前記不揮発性メモリに格納されているプログラム内容を書き換える」と上位概念にするとともに、
　「拡張ユニット」が、「ユニット本体の動作時に前記不揮発性メモリに格納されたプログラム内容を転送して実行する実行用メモリ」を有する構成としたものである。
　そうすると、引用発明の「ＣＰＵ５（「ホストシステム」に対応）が、前記共有記憶素子１３に直接アクセスして、前記共有記憶素子１３に格納されているプログラム内容を書き込み、前記ＣＰＵ起動・停止回路１０を介して前記ＣＰＵ１４を停止状態とし、前記ＣＰＵ１４が停止状態である間に前記書き換えられた共有記憶素子１３に接続されたバスを前記ＣＰＵ１４に接続することで、前記ＣＰＵ１４の実行するプログラム内容を変更」することは、まさしく、「ＣＰＵ５（「ホストシステム」に対応）が記憶素子（「不揮発性メモリ」に対応）に直接アクセスして、前記記憶素子に格納されているプログラム内容を変更する（「書き換える」に対応）」ことであることからすると、請求項３に係る発明の「前記ホストシステムが前記不揮発性メモリに直接アクセスして、前記不揮発性メモリに格納されているプログラム内容を書き換える」に対応するものである。
　したがって、請求項３に係る発明と引用発明とは、以下の点で相違するだけである。
　 
［相違点］
　請求項３に係る発明の「拡張ユニット」が、「ユニット本体の動作時に前記不揮発性メモリに格納されたプログラム内容を転送して実行する実行用メモリ」を有するのに対して、引用発明の「被ダウンロードＣＰＵユニット９（「拡張ユニット」に対応）」が「被ダウンロードＣＰＵユニット９（「拡張ユニット」に対応）の動作時に前記不揮発性メモリに格納されたプログラム内容を転送して実行する実行用メモリ」を有するかどうか、明らかでない点。
　  
　ここで、前記相違点を検討する。
　本願の出願日前である平成９年９月１９日に頒布された刊行物である、特開平９−２４７３３８号公報に
「【００６８】さらに、記憶媒体から読み出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書き込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵ等が実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。」と記載されているように、
　ＣＰＵの動作時にプログラムコードをメモリに書き込んで実行することは、当業者にとって自明であることを勘案すれば、引用発明の「被ダウンロードＣＰＵユニット９（「ユニット本体」に対応）」が、請求項３に係る発明のように「被ダウンロードＣＰＵユニット９（「ユニット本体」に対応）の動作時に前記不揮発性メモリに格納されたプログラム内容を転送して実行する実行用メモリ」を有するものとして構成することは、当業者であれば適宜なし得たことである。
　よって、前記相違点は格別のものではない。
　したがって、請求項３に係る発明も、引用発明、及び周知技術に基づいて、当業者が容易に発明をすることができたものである。
　  
（３）むすび  
　以上のとおり、本願の請求項１、及び請求項３に係る発明は、それぞれ、引用発明、及び周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。