【事件の表示】
　平成１１年特許願第３０５７０２号「半導体装置及びその製造方法」拒絶査定不服審判事件〔平成１３年　５月１１日出願公開、特開２００１−１２７２７０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１１年１０月２７日の出願であって、平成１６年４月１３日付けで上申書の提出がなされ、平成１７年８月２２日付けで手続補正がなされるとともに意見書の提出がなされ、平成１９年３月２２日付けで拒絶査定がなされ、それに対して、同年３月２９日に審判請求がなされ、その後、平成２２年２月２３日付けで当審による拒絶理由（以下「当審拒絶理由」という。）が通知され、その指定期間内である同年４月３０日付けで意見書が提出されるとともに、同日付けで手続補正がなされたものである。
　
第２．本願発明
　本願の請求項１〜９に係る発明は、平成２２年４月３０日付けの手続補正により補正された、明細書の特許請求の範囲の請求項１〜９に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載された事項により特定される以下のとおりのものである。（なお、下線は請求人が補正箇所に付加したとおりである。）
　
「　【請求項１】　メモリセルとデコーダとセンスアンプを含むＤＲＡＭ部と、ロジック部とを有し、
　前記ＤＲＡＭ部と前記ロジック部とが同一基板上に形成され、
　前記ロジック部は、ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタを有し、前記ｐ−ＭＯＳトランジスタはｐ型
の
の
　前記ＤＲＡＭ部における前記メモリセルのトランジスタは、ｎ−ＭＯＳトランジスタであり、
　前記メモリセル、前記デコーダ、前記センスアンプおよび前記ロジック部のトランジスタのソース、ドレインが、それぞれ、第１不純物領域と、該第１不純物領域よりも不純物濃度が高い第２不純物領域とを有し、
　前記第２不純物領域の全面及び
前記
電極
コバルトシリサイド
　
　なお、この請求項１に関する手続補正は、補正前の請求項１に記載されていた「ｐ型ゲート電極」、「ｎ型ゲート電極」、及び「前記第２不純物領域の全面及びゲートの表面」を、明細書全体を通じて用語を統一する目的で、それぞれ補正後の請求項１に記載される「ｐ型
の
の
前記
電極
前記
電極
　
第３．引用刊行物に記載された発明
（１）当審拒絶理由に引用した、本願の出願前に外国において頒布された刊行物である韓国公開特許第１９９８−０３１９３０号公報（以下「引用例１」という。）には、図１ないし図３とともに次の記載がある。（なお、下線は当合議体にて付加したもの。以下同じ。）
　
「発明が属する技術及びその分野の従来技術
　
　本発明は半導体素子の製造方法に関するものであり、特にメモリセルを持つ半導体素子のトランジスタの製造方法に関するものである。 
　
　半導体素子の種類には様々なものがあり、これら様々な半導体素子のうちメモリセルにデータを保存あるいはメモリセルに保存されたデータを外部へ送信させる機能を持つ半導体記憶素子、及び上記半導体記憶素子から入力されるデータを演算処理する機能を持つ論理素子は、コンピュータ及び家電製品に広く使われている。 
　
　一方、コンピュータ及び家電製品がますます小型化されるにつれ、半導体素子の性能、例えば作動速度及び雑音余裕度(noise margin)も非常に重要な特性の中の一つとして浮び上がってきている。これに伴い、論理素子の機能とメモリ素子の機能を一つの素子内に結合させた(combining)エンベデッドメモリ論理素子(embedded memory logic device)が出現した。
このようなエンベデッド メモリ論理素子は、多数のメモリセルが位置するセルアレイ領域と、上記セルアレイ領域内に保存された情報を演算処理して新しい情報を作り出す論理回路領域で構成されている。ここで、上記セルアレイ領域内のメモリセルとしてDRAMセルまたはSRAMセルが広く使われており、エンベデッドメモリ論理素子の作動速度をさらに向上させるために、トランジスタのゲート電極及びソース/ドレーン領域上にだけ比抵抗の低い金属シリサイド膜を選択的に形成する、サリサイド(salicide;　self-aligned silicide)工程技術が広く使われている。
　
　
図1ないし図3は、DRAMセルを使う従来のエンベデッドメモリ論理素子のトランジスタ製造方法を説明するための断面図である。ここで紹介されているそれぞれの図面において、参照符号a及びbで表わした部分は、各々セルアレイ領域及び論理回路領域を示している。
　
　図1は、ゲート酸化膜(9)及び導電膜(11)を形成する段階を説明するための断面図である。まず、半導体基板(1)の主表面に、通常のツインウェル形成工程を使用し、Pウェル領域及びNウェル領域(7)を形成する。ここで、上記Pウェル領域は第1Pウェル領域(5a)及び第2Pウェル領域(5b)に区分され、第1Pウェル領域(5a)はメモリセルが形成されるセルアレイ領域(a)に形成され、第2Pウェル領域(5b)及びNウェル領域(7)は論理回路領域(b)に形成される。次に、上記結果物の所定領域に活性領域及び非活性領域を限定する素子分離膜(3)を形成し、上記活性領域上にゲート酸化膜(9)を形成する。ここで、上記素子分離膜(3)は上記ツインウェル形成工程の前に形成することもできる。続いて、上記ゲート酸化膜(9)が形成された結果物の全面に無添加(undoped)ポリシリコン膜(11)を形成する。 
　
　
図2は、第1ないし第3ゲートパターン(11a,11b,11c)、セルトランジスタのソース/ドレーン領域、論理回路領域のNMOSトランジスタ及びPMOSトランジスタのソース/ドレーン領域を形成する段階を説明するための断面図である。具体的に説明すれば、上記無添加ポリシリコン膜(11)をパターンニングして、上記第1Pウェル領域(5a)上に形成されたゲート酸化膜(9)の所定領域上に第1ゲートパターン(11a)を形成すると同時に、上記第2Pウェル領域(5b)及びNウェル領域(7)上に形成されたゲート酸化膜(9)の所定領域上に各々第2ゲートパターン(11b)及び第3ゲートパターン(11c)を形成する。続いて、上記第1及び第2ゲートパターン(11a,11b)及び上記素子分離膜(3)をイオン注入マスクとして用い、上記第1及び第2Pウェル領域(5a,5b)にN型不純物を選択的にイオン注入し、所定の温度で熱処理することにより、上記第1及び第2ゲートパターン(11a,11b)の両側の活性領域表面に各々1.0 S10
17
/cm
3
ないし1.0 S10
18
/cm
3
の不純物濃度を持つ第1低濃度ソース/ドレーン領域(13a)及び第2低濃度ソース/ドレーン領域(13b)を形成する。次に、上記第3ゲートパターン(11c)及び上記素子分離膜(3)をイオン注入マスクとして用い、上記Nウェル領域(7)にP型の不純物を選択的にイオン注入し、所定の温度で熱処理することにより、上記第3ゲートパターン(11c)の両側の活性領域表面に1.0 S10
17
/cm
3
ないし1.0 S10
18
/cm
3
の不純物濃度を持つ第3低濃度ソース/ドレーン領域(15)を形成する。
　
　
続いて、上記結果物の全面にCVD酸化膜を形成し、これを異方性エッチングし、上記第1ないし第3ゲートパターン(11a,11b,11c)の側壁にスペーサ(16)を形成する。 次に、上記スペーサ(16)、第1及び第2ゲートパターン(11a,11b)、及び素子分離膜(3)をイオン注入マスクとして用い、上記第1及び第2Pウェル領域(5a,5b)にN型の不純物、例えばヒ素イオン(arsenic ion)を選択的にイオン注入し、所定の温度で熱処理することにより、上記第1及び第2ゲートパターン(11a,11b)の両側の第1及び第2低濃度ソース/ドレーン領域(13a,13b)に各々1.0 S10
19
ないし1.0 S10
21
/cm
3
の不純物濃度でドーピングされたN型の第1及び第2高濃度ソース/ドレーン領域(17a,17b)を形成する。
　
　
上記第1及び第2高濃度ソース/ドレーン領域(17a,17b)が形成されると、図示されている通り第1及び第2ゲートパターン(11a,11b)の側壁に形成されたスペーサ(16)下部に上記第1及び第2低濃度ソース/ドレーン領域(13a,13b)が残存し、上記第1及び第2ゲートパターン(11a,11b)は全てN型の不純物でドーピングされる。
　
　続いて、上記スペーサ(16)、第3ゲートパターン(11c)、及び素子分離膜(3)をイオン注入マスクとして用い、上記Nウェル領域(7)にP型の不純物を選択的にイオン注入し、その結果物を所定の温度で熱処理することにより、上記第3ゲートパターン(11c)の両側の第3低濃度ソース/ドレーン領域(15)に1.0 S1019ないし1.0 S1021/cm3の不純物濃度でドーピングされたP型の第3高濃度ソース/ドレーン領域(19)を形成する。
このように第3高濃度ソース/ドレーン領域(19)が形成されると、図示されている通り第3ゲートパターン(11c)の側壁に形成されたスペーサ(16)下部に上記第3低濃度ソース/ドレーン領域(15)が残存し、上記第3ゲートパターン(11c)はP型の不純物でドーピングされる。
　
　
図3は、サリサイド(salicide;　self-aligned silicide)工程を適用し、第1ないし第3チタニウムシリサイド膜(21a,21b,21c)を形成する段階を説明するための断面図である。もう少し詳細に説明すれば、上記第3高濃度ソース/ドレーン領域(19)が形成された結果物を全面酸化膜エッチング(blanket oxide etch)し、第1ないし第3高濃度ソース/ドレーン領域(17a,17b,19)を露出させる。このとき、上記ゲート酸化膜(9)の厚さは上記スペーサ(16)の厚さに比べて非常に薄いため、上記スペーサ(16)の高さ及び幅はほとんど変化を見せず、上記第1ないし第3ゲートパターン(11a,11b,11c)表面の自然酸化膜も一緒に除去され、第1ないし第3ゲートパターン(11a,11b,11c)の表面も露出する。続いて、上記結果物上に200Å程度のチタニウム膜を形成し、その結果物を窒素雰囲気でアニーリングする。このようにチタニウム膜をアニーリングすれば、第1ゲートパターン(11a)及び第1高濃度ソース/ドレーン領域(17a)表面に第1チタニウムシリサイド膜(21a)が形成されると同時に、第2ゲートパターン(11b)及び第2高濃度ソース/ドレーン領域(17b)表面に第2チタニウムシリサイド膜(21b)が形成され、また、第3ゲートパターン(11c)及び第3高濃度ソース/ドレーン領域(19)表面にも第3チタニウムシリサイド膜(21c)が選択的に形成される。このとき、酸化膜でできたスペーサ(16)及び素子分離膜(3)上に形成されたチタニウム膜は反応していない状態で残存する。続いて、上記反応していないチタニウム膜を特定化学溶液、例えば水酸化アンモニウムが含まれた溶液で除去し、ゲート パターン(11a,11b,11c)とこれら両側のソース/ドレーン領域を互いに隔離させる。
　
　続いて、図示はしなかったが、上記結果物上に層間絶縁膜を形成し、上記セルトランジスタのソース領域(またはドレーン領域)と連結するビット線を形成する。次に、上記ビット線が形成された結果物の全面に平坦化絶縁膜を形成し、上記セルトランジスタのドレーン領域(またはソース領域)と連結するストレージ電極、誘電膜、及びプレート電極で構成されるセルキャパシタを形成することにより、DRAMセルを完成する。 
　
　上述した従来のトランジスタ製造方法によれば、第1及び第2高濃度ソース/ドレーン領域、特にセルトランジスタのソース/ドレーン領域を構成する第1高濃度ソース/ドレーン領域に結晶欠陥が生成され、接合漏洩電流を増加させる。したがって、セルキャパシタのストレージ電極に保存された電荷が消滅しやすく、半導体素子が誤作動する可能性がある。このような半導体素子の誤作動を防止するためには、セルに電荷を周期的に供給するリフレッシュ作動の周期が短くなるように回路を設計しなければならない。しかし、リフレッシュ作動の周期が短い回路を採択すれば、半導体素子の電力消耗が増加するという問題点がある。」（１０−１ページから１０−３ページにかけて記載された「発明が属する技術及びその分野の従来技術」欄の訳文）
　
（２）ここで、引用例１において「図1ないし図3は、DRAMセルを使う従来のエンベデッドメモリ論理素子のトランジスタ製造方法を説明するための断面図である。ここで紹介されているそれぞれの図面において、参照符号a及びbで表わした部分は、各々セルアレイ領域及び論理回路領域を示している。」と説明される、「各々セルアレイ領域及び論理回路領域を示」す「参照符号a及びbで表わした部分」は、図１ないし図３から、明らかに「同一基板上に形成され」ることが見て取れる。
　また、引用例１に記載された「セルトランジスタ」は、「DRAMセルを使う従来のエンベデッドメモリ論理素子」の「DRAMセル」部分のトランジスタであって、かつ、その製造方法に関する一連の記載からみて、「NMOSトランジスタ」となっていることも明らかである。
　また、引用例１に記載された「第1高濃度ソース/ドレーン領域(17a)」、「第2高濃度ソース/ドレーン領域(17b)」、及び「第3高濃度ソース/ドレーン領域(19)」は、それぞれ、「第1低濃度ソース/ドレーン領域(13a)」、「第2低濃度ソース/ドレーン領域(13b)」、及び「第3低濃度ソース/ドレーン領域(15)」よりも「不純物濃度が高い」ことも明らかである。
　さらに、引用例１に記載された「第1ないし第3チタニウムシリサイド膜(21a,21b,21c)」は、「チタニウムシリサイド」からなるものであるとともに、これらは「第1高濃度ソース/ドレーン領域(17a)」、「第2高濃度ソース/ドレーン領域(17b)」、及び「第3高濃度ソース/ドレーン領域(19)」の「全面」に形成されていることも明らかである。
　
（３）そうすると、引用例１には以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
「多数のDRAMセルが位置するセルアレイ領域と、論理回路領域で構成され、
　前記セルアレイ領域と前記論理回路領域とが同一基板上に形成され、
　前記論理回路領域は、PMOSトランジスタとNMOSトランジスタを有し、前記PMOSトランジスタはP型の不純物でドーピングされる第3ゲートパターン(11c)を有し、かつ、前記NMOSトランジスタはN型の不純物でドーピングされる第2ゲートパターン(11b)を有し、
　前記セルアレイ領域における前記DRAMセルのトランジスタは、NMOSトランジスタであり、
　前記DRAMセルのトランジスタおよび前記論理回路領域のPMOSトランジスタとNMOSトランジスタのソース/ドレーン領域が、それぞれ、第1低濃度ソース/ドレーン領域(13a)、第3低濃度ソース/ドレーン領域(15)、及び第2低濃度ソース/ドレーン領域(13b)と、これら各領域よりもそれぞれ不純物濃度が高い第1高濃度ソース/ドレーン領域(17a)、第3高濃度ソース/ドレーン領域(19)、及び第2高濃度ソース/ドレーン領域(17b)とを有し、
　前記第1高濃度ソース/ドレーン領域(17a)、前記第3高濃度ソース/ドレーン領域(19)、及び前記第2高濃度ソース/ドレーン領域(17b)の全面及び前記第3ゲートパターン(11c)及び前記第2ゲートパターン(11b)の表面にチタニウムシリサイドが形成されていることを特徴とするエンベデッドメモリ論理素子。」
　
（４）当審拒絶理由に引用した、本願の出願前に日本国内において頒布された刊行物である特開平１１−０９７６４９号公報 （以下「引用例２」という。）には、「ＤＲＡＭ部のメモリセルアレイ」に対し「カラムデコーダ」及び「センスアンプ」が周辺に配置された「ＤＲＡＭのチップアーキテクチャ」が図１に示されており、また、図１０とともに次の記載がある。
　
「【００６６】実施の形態５．次に、この発明の実施の形態５について説明する。図１０はこの発明の実施の形態５の半導体装置のデバイズ構造、パターンレイアウトの概念図を示す。この実施の形態５の特徴はＤＲＡＭメモリセル領域３６内に非シリサイド領域３４とシリサイド領域３５を設けている点にある。また図１０の符号３７は
カラムデコーダ、センスアンプ、
等のカラム系周辺回路
「【００７８】
【発明の効果】以下に、この発明の各請求項の効果について記載する。この発明の請求項１による半導体装置によれば、メモリセル部分を非シリサイド領域とし、メモリセル以外の周辺回路領域または
周辺回路領域を含む論理回路領域をシリサイド領域とする
シリサイド領域では、トランジスタのゲート電極表面及びソース／ドレイン領域表面にシリサイド層を形成し、配線抵抗、コンタクト抵抗の低抵抗化を図り高速動作を可能とする半導体装置を得られる。
　
（５）当審拒絶理由に引用した、本願の出願前に日本国内において頒布された刊行物である特開平０９−１５３６１６号公報 （以下「引用例３」という。）には、次の記載がある。
　
「【０００７】ここで、
金属シリサイドであるＮｉＳｉ、ＣｏＳｉ
2
 は、ＴｉＳｉ
2
 とは異なり、ソース／ドレイン拡散層７、ゲート電極３のサイズが小さくなっても抵抗が高くなるということはなく、微細なＭＯＳＦＥＴに好適であることが知られている
　
（６）当審拒絶理由に引用した、本願の出願前に日本国内において頒布された刊行物である特開平１１−１７７０８５号公報 （以下「引用例４」という。）には、次の記載がある。
　
「【００１５】Ｎ+ 型のゲート電極７は、例えばＮ型不純物であるヒ素（Ａｓ）が高濃度に導入された２００ｎｍ程度の厚みのポリシリコン（Poly−Ｓｉ）膜からなり、ＰＭＯＳＦＥＴのゲート電極に連続して形成されてライン状に形成されている。
このゲート電極７上には、例えばＴｉＳｉ
x
 層からなる金属シリサイド層８が形成されている。なお、金属シリサイド層８は、ＴｉＳｉ
x
 層に限られることはなく、その他、ＣｏＳｉ
x
 層，タングステンシリサイド（ＷＳｉ
x
 ）層，ニッケルシリサイド（ＮｉＳｉ
x
 ）層等の高融点金属シリサイド層等で構成することも可能である。
　
 第４．本願発明と引用発明との対比・判断
（１）本願発明と引用発明とを対比すると、
　引用発明の「DRAMセル」、「多数のDRAMセルが位置するセルアレイ領域」、「論理回路領域」、「PMOSトランジスタ」、「NMOSトランジスタ」、「P型の不純物でドーピングされる第3ゲートパターン(11c)」、「N型の不純物でドーピングされる第2ゲートパターン(11b)」、「ソース/ドレーン領域」、「第1低濃度ソース/ドレーン領域(13a)、第3低濃度ソース/ドレーン領域(15)、及び第2低濃度ソース/ドレーン領域(13b)」、「第1高濃度ソース/ドレーン領域(17a)、第3高濃度ソース/ドレーン領域(19)、及び第2高濃度ソース/ドレーン領域(17b)」及び「エンベデッドメモリ論理素子」は、本願発明の「メモリセル」、「メモリセル」を含む「ＤＲＡＭ部」、「ロジック部」、「ｐ−ＭＯＳトランジスタ」、「ｎ−ＭＯＳトランジスタ」、「ｐ型のゲート電極」、「ｎ型のゲート電極」、「ソース、ドレイン」、「第１不純物領域」、「第２不純物領域」、及び「ＤＲＡＭ混載半導体装置」に相当する。
　また、引用発明の「構成され」との表現は、本願発明の「有し」との表現と、同じ意味のものである。
　さらに、引用発明の「チタニウムシリサイド」は、「金属シリサイド」である点において、本願発明の「コバルトシリサイド」と共通している。
　
（２）そうすると、本願発明と引用発明とは、
「メモリセルを含むＤＲＡＭ部と、ロジック部とを有し、  
　前記ＤＲＡＭ部と前記ロジック部とが同一基板上に形成され、  
　前記ロジック部は、ｐ−ＭＯＳトランジスタとｎ−ＭＯＳトランジスタを有し、前記ｐ−ＭＯＳトランジスタはｐ型のゲート電極を有し、かつ前記ｎ−ＭＯＳトランジスタはｎ型のゲート電極を有し、  
　前記ＤＲＡＭ部における前記メモリセルのトランジスタは、ｎ−ＭＯＳトランジスタであり、 
　前記メモリセルおよび前記ロジック部のトランジスタのソース、ドレインが、それぞれ、第１不純物領域と、該第１不純物領域よりも不純物濃度が高い第２不純物領域とを有し、  
　前記第２不純物領域の全面及び前記ゲート電極の表面に金属シリサイドが形成されていることを特徴とするＤＲＡＭ混載半導体装置。」
である点で一致し、以下の点で相違する。 
　
（相違点１）
　本願発明は、「ＤＲＡＭ部」が「メモリセル」のみならず「デコーダ」と「センスアンプ」をも含んでおり、かつ、これら「デコーダ」及び「センスアンプ」のトランジスタのソース、ドレインは、「メモリセル」及び「ロジック部」のトランジスタと同様、それぞれ「第１不純物領域と、該第１不純物領域よりも不純物濃度が高い第２不純物領域とを有し」、かつ、「前記第２不純物領域の全面及び前記ゲート電極の表面に金属シリサイドが形成されている」構成を有するのに対し、引用発明はそのような構成を有していない点。
　
（相違点２）
　第２不純物領域の全面及びゲートの表面に形成されている「金属シリサイド」として、本願発明は「コバルトシリサイド」を採用しているのに対し、引用発明では「チタニウムシリサイド」を採用している点。  　
　
（３）相違点についての検討
（３−１）相違点１について
　一般に、本願発明のような「ＤＲＡＭ混載半導体装置」において、「メモリセル」の周辺に「デコーダ」及び「センスアンプ」が備えられること、また、「ロジック部」の「トランジスタ」とこれら「デコーダ」及び「センスアンプ」の「トランジスタ」とに高速動作が求められることは、本願出願時の当業者にとっての周知技術である。
　例えば、引用例２には、「ＤＲＡＭ部のメモリセルアレイ」に対し「カラムデコーダ」及び「センスアンプ」が周辺に配置された「ＤＲＡＭのチップアーキテクチャ」が図１において示され、００６６段落に「カラム系周辺回路」の一部として「カラムデコーダ」及び「センスアンプ」が記載され、また、００７８段落には「周辺回路領域を含む論理回路領域」の「トランジスタ」において「高速動作を可能とする」ことが示唆されている。ここで、引用例２に記載された「ＤＲＡＭ部のメモリセルアレイ」、「カラムデコーダ」は、それぞれ本願発明の「メモリセル」及び「デコーダ」に相当しており、また、引用例２に記載された「周辺回路領域を含む論理回路領域」は、「カラムデコーダ」及び「センスアンプ」が存在する周辺回路領域の一部領域とは別に、本願発明の「ロジック部」に相当する領域をも含んでいる。さらに、引用例２に記載された「ＤＲＡＭ部のメモリセルアレイ」、「カラムデコーダ」及び「センスアンプ」を含む領域（ただし、本願発明の「ロジック部」に相当するとはいえない領域に限る。）は、本願発明の「ＤＲＡＭ部」に相当する。そして、引用例２に記載の「周辺回路領域を含む論理回路領域」の「トランジスタ」において「高速動作を可能とする」ことは、当該「周辺回路領域を含む論理回路領域」のうち、本願発明の「ＤＲＡＭ部」に含まれる「デコーダ」及び「センスアンプ」並びに「ロジック部」に相当する領域の「トランジスタ」において高速動作が求められることを意味している。
　そうすると、引用発明に接した当業者であれば、上記周知技術を勘案することで、そこに当然に備えられるべき「ＤＲＡＭ部」の「デコーダ」や「センスアンプ」をも含んだ「エンベデッドメモリ論理素子」を容易に設計しえたものと考えられる。そして、生産性の向上や製造コストの削減といった当該技術分野では当然の技術課題に照らし、そのような「エンベデッドメモリ論理素子」を製造するにあたって、高速動作が求められる点において共通する「ＤＲＡＭ部」の「デコーダ」及び「センスアンプ」並びに「ロジック部」に相当する領域の各「トランジスタ」につき製造プロセスの共通化を図る工夫をした結果、「ＤＲＡＭ部」の「デコーダ」及び「センスアンプ」それぞれの「トランジスタ」についても、それぞれ「第１不純物領域と、該第１不純物領域よりも不純物濃度が高い第２不純物領域とを有し」、かつ、「前記第２不純物領域の全面及び前記ゲート電極の表面に金属シリサイドが形成されている」ものとし、上記相違点１に係る構成とすることは、当業者が適宜なし得たことである。
　
（３−２）相違点２について
（３−２−１）
　トランジスタのソース、ドレイン、及びゲートに形成される「金属シリサイド」として、例えば、引用例３の０００７段落に「ＣｏＳｉ2 」と記載され、引用例４の００１５段落に「ＣｏＳｉx 」と記載される「コバルトシリサイド」を採用することは、本願出願時の当業者にとって周知技術であり、引用発明における「チタニウムシリサイド」に代えて、「コバルトシリサイド」を採用し、上記相違点２に係る構成とすることは、当業者が適宜なし得たことである。
　
（３−２−２）
　また、そのようにトランジスタのソース、ドレイン、及びゲートに形成される「金属シリサイド」として「コバルトシリサイド」を採用することが、仮に周知技術とまではいえなかったとしても、引用文献３の０００７段落には「金属シリサイドであるＮｉＳｉ、ＣｏＳｉ2 は、ＴｉＳｉ2 とは異なり、ソース／ドレイン拡散層７、ゲート電極３のサイズが小さくなっても抵抗が高くなるということはなく、微細なＭＯＳＦＥＴに好適であることが知られている」との記載が存在するから、引用例３に記載の「ＣｏＳｉ2 」（本願発明の「コバルトシリサイド」に相当）を、「ソース／ドレイン拡散層７、ゲート電極３のサイズが小さくなっても抵抗が高くなるということはな」いとの効果を期待の上で、引用発明の「チタンシリサイド」に代えて使用し、上記相違点２に係る構成とすることも、当業者が適宜なし得たことである。 
　
（３−２−３）
　なお、請求人は、平成１６年４月１３日付け上申書及び平成１７年８月２２日付け意見書において、「出願後に発明者がさらなる実験により確認した、チタンシリサイドに対するコバルトシリサイド…（略）…が有する有利な効果」を根拠として本願発明が進歩性を有する旨主張しているところ、そのような効果は、願書に最初に添付した明細書又は図面に記載されておらず、またそれらの記載から自明なものでもない。そしてこのように、出願時に開示しておらず、かつ自明でもない効果を後に明らかにして、それを根拠に、本願発明の特許性（進歩性）を主張することは許されないから、請求人の上記主張は採用できない。　
　また、上記請求人の主張が、仮に出願時に開示された技術的事項の範囲内にあるものだとしても、上記上申書及び上記意見書に示された「実験グラフ」は、具体的にどのようなサンプルに対して、どのような条件で測定された結果なのかが不明であるから、請求人の主張する効果を検証するには不十分なものといわざるを得ず、たとえ発明者の選択した特定の実験条件下では多少効果に差異があったとしても、本願発明が上に述べた容易想到性の推論を妨げるほどに顕著な効果を奏するものとは認められない。したがって、その場合においても、請求人の上記主張は採用できない。
　
（３−２−４）
　さらに、審判請求人は、平成２２年４月３０日付けで提出された意見書において、
「また引用文献３の段落０００８及び段落０００９は、コバルトシリサイド及びニッケルシリサイドを用いると、シリサイドとＳｉ基板の界面に凹凸が形成されるため接合リークが大きくなる、と記載されています。従って、当業者は、引用文献３に基づく限り、接合リークが問題になるメモリセルのトランジスタのソース・ドレインにはコバルトシリサイド及びニッケルシリサイドを用いないようにする、と考えるのが自然です。従いまして、当業者は、引用文献１に引用文献３に記載の技術を組み合わせることを避けると思われます。
　また引用文献４の段落００３８を踏まえると、当業者が引用文献１に引用文献４に記載の技術を組み合わせるときには、メモリセルのトランジスタのソース・ドレインにはシリサイドを用いないようにする、と考えるのが自然です。」
（審決注：当該意見書中の「引用文献１」，「引用文献３」及び「引用文献４」は、上記第４．に示す「引用例１」，「引用例３」及び「引用例４」に相当。また、「引用文献４の段落００３８」との記載は、「引用文献４の段落００３７」の誤記と考えられ、以下そのように読替える。）との主張をしている。
　そして、審判請求人がそのような主張の根拠とする引用例３の０００８段落及び０００９段落には、
「　　【０００８】
　ＮｉＳｉはシリサイド材料の中でも非常に酸化され易く、図２７（ｂ）の拡大図に示すごとく、ＮｉＳｉ膜１７とＳｉ基板１との界面領域には凹凸が大きく形成され、このため接合リークが生じるという問題があった。
　　　【０００９】
　また、ＣｏＳｉ2 についても、酸化によりＳｉ基板との間に大きい凹凸が形成されることが知られており、ソース／ドレイン領域の接合の深さが浅くなると、接合リークを起こすという問題があった。」
との記載があり、また、引用例４の００３７段落には、
「　　【００３７】
　一方、メモリセル領域２０ｂは、各セルが例えばＮＭＯＳＦＥＴ２およびキャパシタ２７により構成されている。そして、低リーク電流特性が要求される領域であることから、ＮＭＯＳＦＥＴ２の拡散層１１の表層に金属シリサイド層８が形成されておらず、埋め込み導電層１４も有していない領域となっている。」
との記載がある。
　しかしながら、上記（３−２−１）で上記周知技術の例として提示した引用例３及び引用例４に記載された事項は、引用発明の「エンベデッドメモリ論理素子」に用いられる「チタニウムシリサイド」を、当該周知技術にあるような「コバルトシリサイド」に代えた場合、「エンベデッドメモリ論理素子」として機能し得ない程度に重大な事態が起こるといえる程度にまで、設計変更の妨げとなるものではない。すなわち、上記（３−２−１）で述べたように、当審が上記周知技術が適用できると判断した引用発明の「エンベデッドメモリ論理素子」は、もともと「メモリセル」の「第２不純物領域の全面及び前記ゲート電極の表面に金属シリサイドが形成されている」ものであって、そこに金属シリサイドが形成されることに伴う多少のリークは許容できる程度の性能のものと推定されるから、たとえ引用例４に００３７段落のような記載があったとしても、「メモリセル」の「第２不純物領域の全面及び前記ゲート電極の表面に金属シリサイドが形成されている」範囲内で引用発明の設計変更を行うことは、当業者が適宜なし得たことと認められる。また、引用例３には、審判請求人が指摘をする０００８段落及び０００９段落に「従来の技術」における不具合が開示されている一方、例えば００１２段落に
「　　【００１２】
　本発明はこのような問題に鑑みて為されたものであり、金属シリサイド膜とシリコン基板等との界面を平坦なものとできるニッケルシリサイド膜およびコバルトシリサイド膜の形成方法と、これらの膜を備えた半導体装置およびその製造方法を提供することを目的とする。」
とも記載されているように、他方では、上記不具合の起こらない「コバルトシリサイド膜の形成方法」等に関する発明が開示されているから、引用発明に対し、そのような発明を適用することで、引用発明の「エンベデッドメモリ論理素子」の接合リークを性能上許容される範囲に収めることも、当業者が適宜なし得たことと認められる。
　そうすると、上記（３−２−１）で述べたように引用発明に対し引用例３や引用例４に開示されている上記周知技術を適用すること、または、上記（３−２−２）で述べたように引用発明に対し引用例３に記載された発明を適用することに、当業者にとっての格別な困難性があるものとも認められず、審判請求人の上記主張は採用できない。
　
（４）小括
　以上のとおり、本願発明の上記相違点１及び２に係る構成は、引用発明及び周知技術に基づいて、または、引用発明、周知技術及び引用例３に記載された発明に基づいて、当業者が容易に発明することができたものである。
　したがって、本願発明は当審拒絶理由において指摘したとおり、特許法第２９条第２項の規定により特許を受けることができない。
　
第５．結言
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、上記結論のとおり審決する。