【事件の表示】
　平成８年特許願第１０８６８７号「集積半導体回路」拒絶査定不服審判事件〔平成８年１２月３日出願公開，特開平８−３２１５８６〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成８年４月５日（パリ条約による優先権主張１９９５年４月６日，オーストリア）の出願であって，平成１８年５月３１日付け及び平成２０年４月１４日付けで手続補正がなされ，平成２０年７月１１日付けで拒絶査定がなされ，これに対して，同年１０月１５日に拒絶査定不服審判が請求されたものである。
　
第２　本願発明について
１．本願発明
　本願の請求項１〜５に係る発明は，平成２０年４月１４日付けの手続補正により補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１〜５に記載された事項により特定されるとおりのものであり，その内の請求項１に係る発明（以下，「本願発明」という。）は，次のとおりのものである。
「【請求項１】　作動中に半導体回路の第１の供給電位（ＶＳＳ‐ｉ）を導く複数個の第１の電位母線（Ｐ１‐ｉ）と，
　作動中に半導体回路の第２の供給電位（ＶＣＣ‐ｉ）を導く複数個の第２の電位母線（Ｐ２‐ｉ）と，
　半導体基板（Ｓｕｂ）上に形成されており，電圧を供給するためにそれぞれ第１の電位母線の１つと第２の電位母線の１つとの間に接続されている複数個の回路部分（Ｓｉ）と，
　半導体基板（Ｓｕｂ）上に形成されており，各々回路部分（Ｓｉ）に対応付けられており，回路部分（Ｓｉ）の作動中に各回路部分（Ｓｉ）に対する各々の入力または出力信号を与えられている複数の接続個所（ＰＡＤ‐ｉｊ）と，
　各々接続箇所（ＰＡＤ‐ｉｊ）の１つに対応付けられており，かつ半導体基板（Ｓｕｂ）上に形成されており，入力側で各回路部分の付設の接続個所（ＰＡＤ‐ｉｊ）と，また出力側で各回路部分と各々接続されている複数の過電圧保護回路（ＥＳＤ‐ｉ）と
を有する集積半導体回路において，
　各保護回路（ＥＳＤ‐ｉ）が各々過電圧を導き出す役割をする放電経路（ＥＰ）を有し，この放電経路（ＥＰ）が作動中に回路部分（Ｓｉ）のすべての接続個所（ＰＡＤ‐ｉｊ）に対して共通の基準電位（ＶＥＳＤ）を導く集合電位母線（Ｐ‐ＥＳＤ）と結ばれており，
　集合電位母線（Ｐ‐ＥＳＤ）が各々少なくとも１つのダイオード装置（Ｄ１，Ｄ２）を介して第１および第２の電位母線（Ｐ１‐ｉ，Ｐ２‐ｉ）と接続されており，この際複数のダイオード装置（Ｄ１，Ｄ２）は，それらのアノードが各々集合電位母線（Ｐ‐ＥＳＤ）に接続されていることを特徴とする集積半導体回路。」
　
２．刊行物の記載
　原査定の拒絶の理由において引用された特開平７−８６５１０号公報（平成７年３月３１日出願公開，以下，「刊行物」という。）には，次の記載がある。
（１）「【０００１】
【産業上の利用分野】本発明は
半導体装置に関し，特に半導体集積回路の静電破壊保護に関する
（２）図１を参照して，「【００２７】図１は本発明の一実施例を示す回路図である。この図１では本発明の一実施例を基板電位がグランド電位であるＣＭＯＳ回路の入出力保護に適用した例を示している。
【００２８】すなわち，
入力端子１１から入力される信号は
インバータ５のゲートに入力
Ｖｃｃ端子１０及びグランド（Ｇｎｄ）端子１２はインバータ５や内部回路４に夫々電源電位あるいはグランド電位を供給する端子
【００２９】
出力端子１４は
出力トランジスタ６の出力に接続
これに接続される電源電位及びグランド電位を，内部回路４用の電源電位及びグランド電位とは別に設けたＶｃｃＱ端子１３及びＧｎｄＱ端子１５から供給
【００３０】上記のような回路構成をとる集積回路において，
各端子近傍を通る共通放電線１を設け，グランド端子
を除く各端子を電圧クランプ素子２−ｉ
及びダイオード３−ｉの並列素子によって共通放電線１に接続
【００３１】
共通放電線１は
半導体基板
）に接続されている配線
スクライブ配線
と兼用
（３）図２を参照して，「【００３３】図２は
本発明の一実施例の動作
グランド端子
を除く任意の端子１ａ，１ｂ間に静電パルスが印加された場合
グランド端子１ｇと端子１ａとの間に静電パルスが印加された場合
【００３４】図２（ａ）において，
例えば端子１ａに正極の静電パルスがかかり，端子１ｂに負極の静電パルスがかかった場合，端子１ａに印加された静電パルスは，電圧クランプ素子２−ａ→共通放電線１→ダイオード３−ｂという経路を経て端子１ｂに放電
【００３５】
逆に，端子１ｂに正極の静電パルスがかかった場合，端子１ｂに印加された静電パルスは，電圧クランプ素子２−ｂ→共通放電線１→ダイオード３−ａという経路を経て端子１ａに放電
【００３６】また，図２（ｂ）においてはグランド端子１ｇが共通放電線１に直接つながっているので，
端子１ａに正極の静電パルスが印加された場合，端子１ａに印加された静電パルスは，電圧クランプ素子２−ａ→共通放電線１という経路を経てグランド端子１ｇに放電
【００３７】
端子１ａに負極の静電パルスが印加された場合，端子１ａに印加された静電パルスは，ダイオード３−ａ→共通放電線１→グランド端子１ｇという経路で放電
【００３８】つまり，
任意の端子間に任意の極性の静電パルスが印加された場合に対して夫々放電経路が決定しており，多くとも電圧クランプ素子１個と順方向のダイオード素子１個とによって放電される
（４）図１を参照して，「【００４５】この状態で，任意の端子が接地金属に触れるなどして上記の電荷が急速に流出あるいは流入する場合について考える。例えば，入力端子１１から放電する場合，
内部回路４の電源線（Ｖｃｃ端子１０に接続された電源線）
【００４６】また，
内部回路４のアースライン（グランド端子１２に接続されたアースライン）
（５）図１を参照して，「【００５６】上述した保護技術では半導体基板の電位がグランド電位の例であるため，グランド端子をスクライブ配線１に直接接続している。しかしながら，
半導体基板の電位をグランド電位とは異なる電位発生回路に接続する場合
グランド端子も他の端子と同様に，電圧クランプ素子とダイオードとによってスクライブ配線１に接続すればよい
【００５７】このように，半導体基体上のＶｃｃ端子１０，入力端子１１，ＶｃｃＱ端子１３，出力端子１４，ＧｎｄＱ端子１５，……，端子１ｎ各々に共通に接続される共通放電線１を上記の端子各々の近傍を通るように配設し，グランド端子１２，１６，……を除く上記の
各端子を電圧クランプ素子２−１〜２−ｍ及びダイオード３−１〜３−ｍからなる保護素子で共通放電線１に接続して
静電破壊から保護
　
３．刊行物に記載された発明
（１）上記２．（１）によれば，刊行物に記載された発明は，半導体集積回路の静電破壊保護を行う「半導体装置」であるから，「集積半導体回路」に関するものである。
（２）上記２．（４）によれば，刊行物には，内部回路４が，
Ｖｃｃ端子１０に接続された電源線
Ｇｎｄ端子１２に接続されたアースライン
Ｖｃｃ端子１０及びＧｎｄ端子１２はインバータ５
に夫々電源電位あるいはグランド電位を供給する端子
出力トランジスタ６に接続される電源電位及びグランド電位を，内部回路４用の電源電位及びグランド電位とは別に設けたＶｃｃＱ端子１３及びＧｎｄＱ端子１５から供給
（３）上記２．（２）によれば，刊行物には，入力端子１１から入力される信号はインバータ５のゲートに入力され，出力端子１４は出力トランジスタ６の出力に接続されていることが記載されている。したがって，入力端子１１及び出力端子１４は，ともに半導体基板上に形成されており，また，インバータ５及び出力トランジスタ６の作動中に入力又は出力信号を与えられていることは明らかであるから，刊行物には，半導体基板上に形成されており，インバータ５に対応付けられ，インバータ５の動作中にインバータ５に対する入力信号を与えられる入力端子１１と，出力トランジスタ６に対応付けられ，出力トランジスタ６の動作中に出力トランジスタ６に対する出力信号を与えられる出力端子１４が開示されている。
（４）図１には，電圧クランプ素子２−２及びダイオード３−２の並列素子が，入力端子１１に接続され，さらに入力端子１１及び配線を介してインバータ５と接続されていること，また，電圧クランプ素子２−４及びダイオード３−４の並列素子が，出力端子１４に接続され，さらに出力端子１４及び配線を介して出力トランジスタ６と接続されていることが図示されている。そして，上記２．（５）によれば，刊行物には，各端子を電圧クランプ素子２−１〜２−ｍ及びダイオード３−１〜３−ｍからなる保護素子で共通放電線１に接続して，静電破壊から保護することが記載されている。そうすると，電圧クランプ素子２−ｉ及びダイオード３−ｉの並列素子が半導体基板上に形成されていることは明らかであるから，刊行物には，入力端子１１に対応付けられており，かつ半導体基板上に形成されており，インバータ５に付設された入力端子１１と，また入力端子１１及び配線を介してインバータ５と各々接続され，静電破壊から保護する電圧クランプ素子２−２及びダイオード３−２の並列素子と，出力端子１４に対応付けられており，かつ半導体基板上に形成されており，出力トランジスタ６に付設された出力端子１４と，また出力端子１４及び配線を介して出力トランジスタ６と各々接続され，静電破壊から保護する電圧クランプ素子２−４及びダイオード３−４の並列素子が開示されている。
（５）上記２．（２）及び（３）によれば，刊行物には，各端子近傍を通る共通放電線１を設け，各端子を電圧クランプ素子２−ｉ及びダイオード３−ｉの並列素子によって共通放電線１に接続し，
任意の端子間に
静電パルスが印加
放電経路が決定
グランド電位とは異なる電位発生回路に接続
作動中に
（６）上記２．（２）によれば，刊行物には，グランド端子を除く各端子を電圧クランプ素子２−ｉ及びダイオード３−ｉの並列素子によって共通放電線１に接続することが記載され，また，図１には，Ｖｃｃ端子１０，ＶｃｃＱ端子１３，ＧｎｄＱ端子１５に接続された電圧クランプ素子２−ｉ及びダイオード３−ｉ（ｉ＝１，３，５）の並列素子が，それぞれ電圧クランプ素子２−ｉのエミッタ側，ダイオード３−ｉのアノード側で共通放電線１に接続されていることが図示されている。そして，上記２．（５）によれば，刊行物には，半導体基板の電位をグランド電位とは異なる電位発生回路に接続する場合には，グランド端子も他の端子と同様に，電圧クランプ素子とダイオードとによってスクライブ配線１（すなわち，共通放電線１）に接続すればよいことも記載されており，Ｇｎｄ端子１２が，他の端子と同様にダイオード３−ｉによって共通放電線１に接続された場合には，当然にダイオード３−ｉのアノード側で共通放電線１に接続されるものと認められる。したがって，刊行物には，共通放電線１が各々ダイオード３−ｉを介して，Ｇｎｄ端子１２に接続されたアースライン，ＧｎｄＱ端子１５に接続されたアースライン，Ｖｃｃ端子１０に接続された電源線及びＶｃｃＱ端子１３に接続された電源線と接続されており，この際ダイオード３−ｉは，それらのアノードが各々共通放電線１に接続されていることが開示されている。
（７）よって，刊行物には，以下の発明が記載されている。
「作動中に半導体回路のグランド電位を供給する，Ｇｎｄ端子１２に接続されたアースライン及びＧｎｄＱ端子１５に接続されたアースラインと，
　作動中に半導体回路の電源電位を供給する，Ｖｃｃ端子１０に接続された電源線及びＶｃｃＱ端子１３に接続された電源線と，
　半導体基板上に形成されており，電圧を供給するために，Ｇｎｄ端子１２に接続されたアースラインとＶｃｃ端子１０に接続された電源線との間に接続されたインバータ５と，ＧｎｄＱ端子１５に接続されたアースラインとＶｃｃＱ端子１３に接続された電源線との間に接続された出力トランジスタ６と，
　半導体基板上に形成されており，インバータ５に対応付けられ，インバータ５の動作中にインバータ５に対する入力信号を与えられる入力端子１１と，出力トランジスタ６に対応付けられ，出力トランジスタ６の動作中に出力トランジスタ６に対する出力信号を与えられる出力端子１４と，
　入力端子１１に対応付けられており，かつ半導体基板上に形成されており，インバータ５に付設された入力端子１１と，また入力端子１１及び配線を介してインバータ５と各々接続され，静電破壊から保護する電圧クランプ素子２−２及びダイオード３−２の並列素子と，出力端子１４に対応付けられており，かつ半導体基板上に形成されており，出力トランジスタ６に付設された出力端子１４と，また出力端子１４及び配線を介して出力トランジスタ６と各々接続され，静電破壊から保護する電圧クランプ素子２−４及びダイオード３−４の並列素子と
を有する集積半導体回路において，
　電圧クランプ素子２−２及びダイオード３−２の並列素子と電圧クランプ素子２−４及びダイオード３−４の並列素子が，静電パルスに対する放電経路を決定し，放電経路が作動中にインバータ５の入力端子１１と出力トランジスタ６の出力端子１４に対して共通の，グランド電位とは異なる電位を供給する共通放電線１に接続されており，
　共通放電線１が各々ダイオード３−ｉを介して，Ｇｎｄ端子１２に接続されたアースライン，ＧｎｄＱ端子１５に接続されたアースライン，Ｖｃｃ端子１０に接続された電源線及びＶｃｃＱ端子１３に接続された電源線と接続されており，この際ダイオード３−ｉは，それらのアノードが各々共通放電線１に接続されていることを特徴とする集積半導体回路。」
　
４．本願発明と刊行物に記載された発明との対比
（１）刊行物に記載された発明の「グランド電位」は，本願発明の「第１の供給電位（ＶＳＳ‐ｉ）」に相当するから，刊行物に記載された発明の「Ｇｎｄ端子１２に接続されたアースライン」と「ＧｎｄＱ端子１５に接続されたアースライン」は，いずれも本願発明の「第１の電位母線（Ｐ１‐ｉ）」に相当する。したがって，刊行物に記載された発明の「作動中に半導体回路のグランド電位を供給する，Ｇｎｄ端子１２に接続されたアースライン及びＧｎｄＱ端子１５に接続されたアースライン」は，本願発明の「作動中に半導体回路の第１の供給電位（ＶＳＳ‐ｉ）を導く複数個の第１の電位母線（Ｐ１‐ｉ）」に相当する。
（２）刊行物に記載された発明の「電源電位」は，本願発明の「第２の供給電位（ＶＣＣ‐ｉ）」に相当するから，刊行物に記載された発明の「Ｖｃｃ端子１０に接続された電源線」と「ＶｃｃＱ端子１３に接続された電源線」は，いずれも本願発明の「第２の電位母線（Ｐ２‐ｉ）」に相当する。したがって，刊行物に記載された発明の「作動中に半導体回路に電源電位を供給する，Ｖｃｃ端子１０に接続された電源線及びＶｃｃＱ端子１３に接続された電源線」は，本願発明の「作動中に半導体回路の第２の供給電位（ＶＣＣ‐ｉ）を導く複数個の第２の電位母線（Ｐ２‐ｉ）」に相当する。
（３）刊行物に記載された発明の「Ｇｎｄ端子１２に接続されたアースライン」と「ＧｎｄＱ端子１５に接続されたアースライン」がいずれも本願発明の「第１の電位母線（Ｐ１‐ｉ）」に相当し，また，刊行物に記載された発明の「Ｖｃｃ端子１０に接続された電源線」と「ＶｃｃＱ端子１３に接続された電源線」がいずれも本願発明の「第２の電位母線（Ｐ２‐ｉ）」に相当することは，前示（１）及び（２）のとおりであるから，刊行物に記載された発明の「インバータ５」と「出力トランジスタ６」は，いずれも本願発明の「回路部分（Ｓｉ）」に相当する。したがって，刊行物に記載された発明の「半導体基板上に形成されており，電圧を供給するために，Ｇｎｄ端子１２に接続されたアースラインとＶｃｃ端子１０に接続された電源線との間に接続されたインバータ５と，ＧｎｄＱ端子１５に接続されたアースラインとＶｃｃＱ端子１３に接続された電源線との間に接続された出力トランジスタ６」は，本願発明の「半導体基板（Ｓｕｂ）上に形成されており，電圧を供給するためにそれぞれ第１の電位母線の１つと第２の電位母線の１つとの間に接続されている複数個の回路部分（Ｓｉ）」に相当する。
（４）刊行物に記載された発明の「インバータ５」と「出力トランジスタ６」がいずれも本願発明の「回路部分（Ｓｉ）」に相当することは，前示（３）のとおりであるから，刊行物に記載された発明の「入力端子１１」と「出力端子１４」は，いずれも本願発明の「接続個所（ＰＡＤ‐ｉｊ）」に相当する。したがって，刊行物に記載された発明の「半導体基板上に形成されており，インバータ５に対応付けられ，インバータ５の動作中にインバータ５に対する入力信号を与えられる入力端子１１と，出力トランジスタ６に対応付けられ，出力トランジスタ６の動作中に出力トランジスタ６に対する出力信号を与えられる出力端子１４」は，本願発明の「半導体基板（Ｓｕｂ）上に形成されており，各々回路部分（Ｓｉ）に対応付けられており，回路部分（Ｓｉ）の作動中に各回路部分（Ｓｉ）に対する各々の入力または出力信号を与えられている複数の接続個所（ＰＡＤ‐ｉｊ）」に相当する。
（５）刊行物に記載された発明の「インバータ５」と「出力トランジスタ６」がいずれも本願発明の「回路部分（Ｓｉ）」に相当し，また，刊行物に記載された発明の「入力端子１１」と「出力端子１４」がいずれも本願発明の「接続個所（ＰＡＤ‐ｉｊ）」に相当することは，前示（３）及び（４）のとおりであるから，刊行物に記載された発明の「電圧クランプ素子２−２及びダイオード３−２の並列素子」と「電圧クランプ素子２−４及びダイオード３−４の並列素子」は，いずれも本願発明の「保護回路（ＥＳＤ‐ｉ）」に対応する。そうすると，静電破壊からの保護が，過電圧保護の一種であることは明らかであるから，刊行物に記載された発明の「入力端子１１に対応付けられており，かつ半導体基板上に形成されており，インバータ５に付設された入力端子１１と，また入力端子１１及び配線を介してインバータ５と各々接続され，静電破壊から保護する電圧クランプ素子２−２及びダイオード３−２の並列素子と，出力端子１４に対応付けられており，かつ半導体基板上に形成されており，出力トランジスタ６に付設された出力端子１４と，また出力端子１４及び配線を介して出力トランジスタ６と各々接続され，静電破壊から保護する電圧クランプ素子２−４及びダイオード３−４の並列素子」は，本願発明の保護回路（ＥＳＤ‐ｉ）が「入力側で」各回路部分の付設の接続個所（ＰＡＤ‐ｉｊ）と，また「出力側で」各回路部分と各々接続されていることは別にして，本願発明の「各々接続箇所（ＰＡＤ‐ｉｊ）の１つに対応付けられており，かつ半導体基板（Ｓｕｂ）上に形成されており，」「各回路部分の付設の接続個所（ＰＡＤ‐ｉｊ）と，また」「各回路部分と各々接続されている複数の過電圧保護回路（ＥＳＤ‐ｉ）」に相当する。
（６）刊行物に記載された発明の「インバータ５」と「出力トランジスタ６」がいずれも本願発明の「回路部分（Ｓｉ）」に相当し，刊行物に記載された発明の「入力端子１１」と「出力端子１４」がいずれも本願発明の「接続個所（ＰＡＤ‐ｉｊ）」に相当し，また，刊行物に記載された発明の「電圧クランプ素子２−２及びダイオード３−２の並列素子」と「電圧クランプ素子２−４及びダイオード３−４の並列素子」がいずれも本願発明の「保護回路（ＥＳＤ‐ｉ）」に対応することは，前示（３）〜（５）のとおりである。そして，「静電パルス」が，「過電圧」の一形態であることは明らかであるから，刊行物に記載された発明の「電圧クランプ素子２−２及びダイオード３−２の並列素子と電圧クランプ素子２−４及びダイオード３−４の並列素子が，静電パルスに対する放電経路を決定」することは，本願発明の「各保護回路（ＥＳＤ‐ｉ）が各々過電圧を導き出す役割をする放電経路（ＥＰ）を有」することに相当する。そうすると，刊行物に記載された発明の「グランド電位とは異なる電位」及び「共通放電線１」が，本願発明の「基準電位（ＶＥＳＤ）」及び「集合電位母線（Ｐ‐ＥＳＤ）」に相当するから，刊行物に記載された発明の「電圧クランプ素子２−２及びダイオード３−２の並列素子と電圧クランプ素子２−４及びダイオード３−４の並列素子が，静電パルスに対する放電経路を決定し，放電経路が作動中にインバータ５の入力端子１１と出力トランジスタ６の出力端子１４に対して共通の，グランド電位とは異なる電位を供給する共通放電線１に接続されて」いることは，本願発明の「各保護回路（ＥＳＤ‐ｉ）が各々過電圧を導き出す役割をする放電経路（ＥＰ）を有し，この放電経路（ＥＰ）が作動中に回路部分（Ｓｉ）のすべての接続個所（ＰＡＤ‐ｉｊ）に対して共通の基準電位（ＶＥＳＤ）を導く集合電位母線（Ｐ‐ＥＳＤ）と結ばれて」いることに相当する。
（７）刊行物に記載された発明の「Ｇｎｄ端子１２に接続されたアースライン」と「ＧｎｄＱ端子１５に接続されたアースライン」がいずれも本願発明の「第１の電位母線（Ｐ１‐ｉ）」に相当し，また，刊行物に記載された発明の「Ｖｃｃ端子１０に接続された電源線」と「ＶｃｃＱ端子１３に接続された電源線」がいずれも本願発明の「第２の電位母線（Ｐ２‐ｉ）」に相当することは，前示（１）及び（２）のとおりである。そうすると，刊行物に記載された発明の「共通放電線１」及び「ダイオード３−ｉ」が，本願発明の「集合電位母線（Ｐ‐ＥＳＤ）」及び「ダイオード装置（Ｄ１，Ｄ２）」に相当するから，刊行物に記載された発明の「共通放電線１が各々ダイオード３−ｉを介して，Ｇｎｄ端子１２に接続されたアースライン，ＧｎｄＱ端子１５に接続されたアースライン，Ｖｃｃ端子１０に接続された電源線及びＶｃｃＱ端子１３に接続された電源線と接続されており，この際ダイオード３−ｉは，それらのアノードが各々共通放電線１に接続されている」ことは，本願発明の「集合電位母線（Ｐ‐ＥＳＤ）が各々少なくとも１つのダイオード装置（Ｄ１，Ｄ２）を介して第１および第２の電位母線（Ｐ１‐ｉ，Ｐ２‐ｉ）と接続されており，この際複数のダイオード装置（Ｄ１，Ｄ２）は，それらのアノードが各々集合電位母線（Ｐ‐ＥＳＤ）に接続されている」ことに相当する。
（８）以上のことを踏まえると，本願発明と刊行物に記載された発明とは，
「作動中に半導体回路の第１の供給電位（ＶＳＳ‐ｉ）を導く複数個の第１の電位母線（Ｐ１‐ｉ）と，
　作動中に半導体回路の第２の供給電位（ＶＣＣ‐ｉ）を導く複数個の第２の電位母線（Ｐ２‐ｉ）と，
　半導体基板（Ｓｕｂ）上に形成されており，電圧を供給するためにそれぞれ第１の電位母線の１つと第２の電位母線の１つとの間に接続されている複数個の回路部分（Ｓｉ）と，
　半導体基板（Ｓｕｂ）上に形成されており，各々回路部分（Ｓｉ）に対応付けられており，回路部分（Ｓｉ）の作動中に各回路部分（Ｓｉ）に対する各々の入力または出力信号を与えられている複数の接続個所（ＰＡＤ‐ｉｊ）と，
　各々接続箇所（ＰＡＤ‐ｉｊ）の１つに対応付けられており，かつ半導体基板（Ｓｕｂ）上に形成されており，各回路部分の付設の接続個所（ＰＡＤ‐ｉｊ）と，また各回路部分と各々接続されている複数の過電圧保護回路（ＥＳＤ‐ｉ）と
を有する集積半導体回路において，
　各保護回路（ＥＳＤ‐ｉ）が各々過電圧を導き出す役割をする放電経路（ＥＰ）を有し，この放電経路（ＥＰ）が作動中に回路部分（Ｓｉ）のすべての接続個所（ＰＡＤ‐ｉｊ）に対して共通の基準電位（ＶＥＳＤ）を導く集合電位母線（Ｐ‐ＥＳＤ）と結ばれており，
　集合電位母線（Ｐ‐ＥＳＤ）が各々少なくとも１つのダイオード装置（Ｄ１，Ｄ２）を介して第１および第２の電位母線（Ｐ１‐ｉ，Ｐ２‐ｉ）と接続されており，この際複数のダイオード装置（Ｄ１，Ｄ２）は，それらのアノードが各々集合電位母線（Ｐ‐ＥＳＤ）に接続されていることを特徴とする集積半導体回路。」
である点で一致し，次の点で相違する。
相違点：本願発明は，保護回路（ＥＳＤ‐ｉ）が，入力側で各回路部分の付設の接続個所（ＰＡＤ‐ｉｊ）と，また出力側で各回路部分と各々接続されているのに対して，刊行物に記載された発明は，電圧クランプ素子２−２及びダイオード３−２の並列素子が，インバータ５に付設された入力端子１１と，また入力端子１１及び配線を介してインバータ５と各々接続され，電圧クランプ素子２−４及びダイオード３−４の並列素子が，出力トランジスタ６に付設された出力端子１４と，また出力端子１４及び配線を介して出力トランジスタ６と各々接続されているものの，本願発明の「保護回路（ＥＳＤ‐ｉ）」が，「入力側で各回路部分の付設の接続個所（ＰＡＤ‐ｉｊ）」と，また「出力側で各回路部分と各々接続されている」ことについての記載がない点。
　
５．当審の判断
（１）刊行物の図１によれば，刊行物に記載された発明の「入力端子１１」に接続された「電圧クランプ素子２−２及びダイオード３−２の並列素子」は，略正方形の形状をした「入力端子１１」のどの辺に接続しても同様の機能が得られるものであるから，略正方形の形状をした「入力端子１１」のどの辺に接続しても良いものである。したがって，「電圧クランプ素子２−２及びダイオード３−２の並列素子」を，図１に記載されているように「入力端子１１」の左側の辺に接続する代わりに，「入力端子１１」の右側の辺に接続することもでき，その場合についても，「入力端子１１」の左側の辺に接続したときと同様の機能が得られることは明らかである。そうすると，「電圧クランプ素子２−２及びダイオード３−２の並列素子」を，図１の「入力端子１１」の右側の辺に接続した場合には，「電圧クランプ素子２−２及びダイオード３−２の並列素子」の左側，すなわち入力側に「入力端子１１」が存在し，「電圧クランプ素子２−２及びダイオード３−２の並列素子」の右側，すなわち出力側に「インバータ５」が存在することになる。
（２）また，上記（１）と同様に，刊行物の図１によれば，刊行物に記載された発明の「出力端子１４」に接続された「電圧クランプ素子２−４及びダイオード３−４の並列素子」は，略正方形の形状をした「出力端子１４」のどの辺に接続しても同様の機能が得られるものであるから，略正方形の形状をした「出力端子１４」のどの辺に接続しても良いものである。したがって，「電圧クランプ素子２−４及びダイオード３−４の並列素子」を，図１に記載されているように「出力端子１４」の左側の辺に接続する代わりに，「出力端子１４」の右側の辺に接続することもでき，その場合についても，「入力端子１１」の左側の辺に接続したときと同様の機能が得られることは明らかである。そうすると，「電圧クランプ素子２−４及びダイオード３−４の並列素子」を，図１の「出力端子１４」の右側の辺に接続した場合には，「電圧クランプ素子２−４及びダイオード３−４の並列素子」の左側，すなわち入力側に「出力端子１４」が存在し，「電圧クランプ素子２−４及びダイオード３−４の並列素子」の右側，すなわち出力側に「出力トランジスタ６」が存在することになる。
（３）上記（１）及び（２）の記載から，刊行物の図１において，「電圧クランプ素子２−２及びダイオード３−２の並列素子」又は「電圧クランプ素子２−４及びダイオード３−４の並列素子」を，図１の「入力端子１１」又は「出力端子１４」の右側の辺に接続した場合には，「電圧クランプ素子２−２及びダイオード３−２の並列素子」又は「電圧クランプ素子２−４及びダイオード３−４の並列素子」の左側，すなわち入力側に「入力端子１１」又は「出力端子１４」が存在し，「電圧クランプ素子２−２及びダイオード３−２の並列素子」又は「電圧クランプ素子２−４及びダイオード３−４の並列素子」の右側，すなわち出力側に「インバータ５」又は「出力トランジスタ６」が存在することになるから，本願発明の「保護回路（ＥＳＤ‐ｉ）」が，「入力側で各回路部分の付設の接続個所（ＰＡＤ‐ｉｊ）」と，また「出力側で各回路部分と各々接続されている」構成と，格別に相違するものではない。したがって，引用例に記載された発明において，電圧クランプ素子２−２及びダイオード３−２の並列素子が，入力側でインバータ５に付設された入力端子１１と，また出力側で配線を介してインバータ５と各々接続され，電圧クランプ素子２−４及びダイオード３−４の並列素子が，入力側で出力トランジスタ６に付設された出力端子１４と，また出力側で配線を介して出力トランジスタ６と各々接続されている構成，すなわち，本願発明の「保護回路（ＥＳＤ‐ｉ）」が，「入力側で各回路部分の付設の接続個所（ＰＡＤ‐ｉｊ）」と，また「出力側で各回路部分と各々接続されている」構成とすることは，当業者が容易になし得たことである。
（４）また，刊行物の図８及び図９には，従来の技術として，端子と内部回路の間に，静電破壊保護のための保護素子を接続する構成が図示されている。そうすると，静電破壊のための保護素子を，入力側で接続箇所と，また出力側で回路部分と接続することは，従来行われていた技術であるから，この観点からしても，刊行物に記載された発明において，電圧クランプ素子２−２及びダイオード３−２の並列素子が，入力側でインバータ５に付設された入力端子１１と，また出力側で配線を介してインバータ５と各々接続され，電圧クランプ素子２−４及びダイオード３−４の並列素子が，入力側で出力トランジスタ６に付設された出力端子１４と，また出力側で配線を介して出力トランジスタ６と各々接続されている構成を採用することに，格別の困難性を認めることはできない。
（５）そして，本願明細書に，ＥＳＤ負荷について，次の記載がある。
「【０００５】多くの電圧供給を有する公知の集積半導体回路では，特にＭＩＬ標準に従って特徴付けられ得る２つの形式の臨界的なＥＳＤ負荷の事例が存在する。
【０００６】第１の形式は電圧供給に対するＰＡＤのＥＳＤ負荷の場合に関する。
ｉ≠ｋの場合には電圧供給ＶＣＣ‐ｉまたはＶＳＳ‐ｉに対する接続個所ＰＡＤ‐ｋｊのＥＳＤ負荷が存在
【０００７】臨界的なＥＳＤ負荷の事例の第２の形式はＰＡＤに対するＥＳＤ負荷ＰＡＤに関する。ｉ＝ｋの場合にはＰＡＤ‐ｋｍ（共通のＶＣＣ‐ｋまたはＶＳＳ‐ｋ母線に対する接続個所）に対するＰＡＤ‐ｋｊの負荷が存在する。この場合，公知の集積半導体回路ではＥＳＤ放電が経路ＰＡＤ‐ｋｊ─ＥＳＤ─ＶＣＣ‐ｋまたはＶＳＳ‐ｋ─ＥＳＤ─ＰＡＤ‐ｋｍを経て行われる。すなわちその際に両ＥＳＤ保護構造が直列に接続されている。
ｉ≠ｋの場合にはＰＡＤ‐ｋｍ（相い異なるＶＣＣまたはＶＳＳ母線における接続個所またはＰＡＤ）に対するＰＡＤ‐ｉｊのＥＳＤ負荷が存在
【０００８】
公知のＥＳＤ保護回路では集積半導体回路の多重の供給電圧接続の際に，特にＥＳＤ負荷の際に接続個所（ＰＡＤ）と局部的でない電圧供給との間に，たとえばＰＡＤ１‐ｎとＶＳＳ‐２との間に“交叉を経て”局部的ＥＳＤ保護回路が放電経路内に配置されていないという欠点
「【００１１】
【発明が解決しようとする課題】この従来の技術から出発して，本発明の課題は，公知の集積半導体回路を，ＥＳＤ保護のより高度の要求に適合し，また特にＥＳＤ保護回路の占有場所を拡大することなしに
交叉点を経てのＥＳＤ負荷が避けられ得るように改良
「【００２２】こうして本発明による集積半導体回路ではすべてのＥＳＤ負荷の事例が任意の供給電位に対して対称であり，従って特に
交叉点を経てのＥＳＤ負荷も有効に避けられ得る
　これらの記載によれば，本願発明は，ｉ≠ｋの場合における，電圧供給ＶＣＣ‐ｉ又はＶＳＳ‐ｉに対する接続個所ＰＡＤ‐ｋｊのＥＳＤ負荷と，ＰＡＤ‐ｋｍ（相い異なるＶＣＣ又はＶＳＳ母線における接続個所またはＰＡＤ）に対するＰＡＤ‐ｉｊのＥＳＤ負荷を避けるためのものである。
　これに対し，上記２．（３）によれば，刊行物には，一実施例の動作として，
ア　グランド端子を除く任意の端子１ａ，１ｂ間に静電パルスが印加された場合において，
例えば端子１ａに正極の静電パルスがかかり，端子１ｂに負極の静電パルスがかかったときには，端子１ａに印加された静電パルスは，電圧クランプ素子２−ａ→共通放電線１→ダイオード３−ｂという経路を経て端子１ｂに放電され，
逆に，端子１ｂに正極の静電パルスがかかったときには，端子１ｂに印加された静電パルスは，電圧クランプ素子２−ｂ→共通放電線１→ダイオード３−ａという経路を経て端子１ａに放電されることが記載され，
イ　グランド端子１ｇと端子１ａとの間に静電パルスが印加された場合において，
端子１ａに正極の静電パルスが印加されたときには，端子１ａに印加された静電パルスは，電圧クランプ素子２−ａ→共通放電線１という経路を経てグランド端子１ｇに放電され，
端子１ａに負極の静電パルスが印加されたときには，端子１ａに印加された静電パルスは，ダイオード３−ａ→共通放電線１→グランド端子１ｇという経路で放電されることが記載されている。
　そうすると，刊行物に記載された発明においても，本願発明と同様，ｉ≠ｋの場合に，電圧供給ＶＣＣ‐ｉ又はＶＳＳ‐ｉに対する接続個所ＰＡＤ‐ｋｊのＥＳＤ負荷と，ＰＡＤ‐ｋｍに対するＰＡＤ‐ｉｊのＥＳＤ負荷を避けるという効果が得られることは，当然に期待されることである。そして，この刊行物に記載された発明における効果は，刊行物の図１に記載された入力抵抗７とＭＯＳトランジスタ８からなる回路の存在に関係しないものであり，専ら３．（７）で認定した刊行物に記載された発明の構成により得られるものであることは明らかである。したがって，ｉ≠ｋの場合に，電圧供給ＶＣＣ‐ｉ又はＶＳＳ‐ｉに対する接続個所ＰＡＤ‐ｋｊのＥＳＤ負荷と，ＰＡＤ‐ｋｍに対するＰＡＤ‐ｉｊのＥＳＤ負荷を避けるという本願発明の効果は，当業者であれば容易に予測することができるものであって，格別の顕著なものとはいえない。
　
６．まとめ
　以上検討したとおり，本願発明は，刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
第３　むすび
　以上のとおりであるから，本願は，他の請求項に係る発明について検討するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。