【事件の表示】
　特願２００１−　４０１００「マルチレベルキャッシュ転送時間の改善方法および装置」拒絶査定不服審判事件〔平成１３年　９月１４日出願公開、特開２００１−２４９８４７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１３年２月１６日（パリ条約に基づく優先権主張、２０００年２月１８日、アメリカ合衆国）の出願であって、平成１６年９月８日付けで手続補正がなされ、平成１９年４月１２日で拒絶理由通知がなされ、同年７月１１日付けで手続補正を行うと共に意見書を提出したが、同年７月２０日付けで拒絶査定された。これに対し、同年１０月２２日付けで審判が請求されると共に、同年１１月２０日付けで手続補正がなされて前置審査に付され、平成２０年１月４日付けで審査官より前置報告がなされ、平成２１年８月２５日付けで当審より審尋がなされ、同年１１月２４日に回答書が提出されたものである。
　
２．本願発明
　本願の請求項３に係る発明（以下、「本願発明」という。）は、平成１９年１１月２０日付け手続補正により補正された特許請求の範囲の記載からみて、その請求項３に記載された通りの次のものと認める。
　
　エラー保護の符号化された符号ワードを記憶する第１のメモリと、
　前記第１のメモリに接続され、エラーを含むか否かをかかわらず、前記符号ワードのいずれかに対応するデータが、前記第１のメモリから転送される第２のメモリと、
　前記第１のメモリおよび前記第２のメモリに接続され、前記第１のメモリから前記第２のメモリに転送されるデータが、検出可能なエラーを含むときに、前記データ転送の完了前に、少なくとも前記第２のメモリの一部をディスエーブルするエラー検出回路と
　を有する装置。
　
３．引用発明
　これに対し、原審の拒絶理由通知に引用された特開平１−１４２８４３号公報（以下、「引用文献１」という。）には、図面と共に以下の事項が記載されている。
　
（あ）「第８図は、情報処理装置の基本構成をブロック図で示したものである。図において、４０はＣＰＵで、内部にＳユニット（Storage Unit：ＳＵ）１０、Ｉユニット（Instruction Unit：ＩＵ）２０、Ｅユニット(Excution Unit：ＥＵ）３０を備えている。
　Ｓユニット１０は、内部にアレイ状に構成されたＣＡＣＨＥ１１、プライオリティ・コントローラ（Priority Controller:ＰＲＩＯ−ＣＮＴＬ）１２、ブロック・フェッチ・コントローラ（Block Fetch Controller：ＢＦ−ＣＮＴＬ）１３等を備え、仮想記憶方式におけるアドレス変換処理を行い、ＣＡＣＨＥ１１の制御、ＭＳＵアクセス制御を行い、命令語、データ語をＩユニット２０、Ｅユニット３０へ供給する。」
（引用文献１の第２頁左下欄下から１行乃至同頁右下欄第１４行）
　
（い）「５０は記憶制御装置（ＭＣＵ）、６０は主記憶装置（ＭＳＵ）で、ＭＣＵ５０は、ＣＰＵ４０のＳユニット１０からのＭＳＵ６０に対するアクセス制御を行う。」
（引用文献１の第３頁左上欄第６行乃至同第９行）
　
（う）「第１０図は、ＳユニットにおけるＰＲＩＯ−ＣＮＴＬ１２及びＢＦ−ＣＮＴＬ１３以外のエラー処理に関係する回路構成を示したものである。
　図において、１０１はセレクタ（ＳＥＬ）で、入力されるＩＵ−ＲＥＱのアドレス（ＩＵ−ＲＥＱ−ＡＤＲＳ）と後に説明するポートアドレス（ＰＯＲＴ−ＡＤＲＳ）と同じく後に説明するブロック・フェッチ・アドレス（ＢＦ−ＡＤＲＳ）の１つを、ＰＲＩＯ−ＣＮＴＬ１２からのＳＥＬ−ＴＯ−ＴＥＡＲ信号により、パイプライン処理のＰサイクルにおいて選択する。
（中略）
　１０２は実行アドレスレジスタ（ＴＥＡＲ）で、セレクタ１０１によって選択された実行アドレスが、パイプライン処理のＴサイクルにおいてセットされる。
（中略）
　１０５は変換索引バッファ（ＴＬＢ）で、ＴＥＡＲ１０２の実行アドレスをＭＳＵ６０の絶対アドレスに変換する。
　１０６は絶対アドレスレジスタ（ＢＡＡＲ）で、パイプライン処理のＢサイクルにおいて、ＴＬＢ１０５で生成された絶対アドレスがセットされる。
（中略）
　１０８はブロック・フェッチ・アドレスレジスタ（ＢＦＡＲ）で、ＢＡＡＲ１０６の絶対アドレスがセットされて保持される。以下、ＢＦＡＲ１０８に保持される絶対アドレスをブロック・フェッチ・アドレス（ＢＦ−ＡＤＲＳ）と呼ぶ。
　１０９はラッチ回路（ＬＡＴＣＨ）で、後に説明するＭＳＵ６０からのＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号をラッチして、ブロック・フェッチされたＭＳデータにエラーが存在することを示す状態信号（ＢＦ−ＥＲＲＯＲ−ＳＴＡＴＥ）を発生し、ＭＳデータを要求する信号（ＭＳ−ＲＥＱ）が加えられるまでＢＦ−ＥＲＲＯＲ−ＳＴＡＴＥ信号を保持する。」
（引用文献１の第４頁左上欄第１０行乃至同頁右下欄第１行）
　
（え）「第１１図において、（イ）はＳユニット１０において行われるパイプライン処理サイクル（Ｔａ１〜Ｔｂ１７　等間隔τ）を示し、（ロ）は、Ｓユニット１０において行われるパイプライン処理を示し、（ハ）はＭＳデータをＣＡＣＨＥ１１にムーブ・インするパイプライン処理を示す。Ｐ，Ｔ，Ｂ，Ｒ，Ｗ，Ｓで示す各サイクルの処理内容は、次のとおりである。
Ｐ（Priorityサイクル）：ＰＲＩＯ−ＣＮＴＬ１２における優先制御処理が行われる。
Ｔ（アドレス変換サイクル）：ＴＬＢ１０５によるアドレス変換処理が行われる。
Ｂ（キャッシュ・サイクル）：ＣＡＣＨＥ１１をアクセスしてリクエスト・データを読み出す処理が行われる。
（中略）
　以下、Ｓユニット１０内のパイプライン処理の手順に従って、正常時動作を説明する。
（中略）
　次のＢサイクル（第１２図（イ）、（ロ）のＴａ３サイクル）において、ＴＥＡＲ１０２の実効アドレスはＢＥＡＲ１０３にセットされ、更に、ＰＯＲＴ１０４の空きポートにセットされる。また、ＴＬＢ１０５で生成された絶対アドレスは、ＢＡＡＲ１０６にセットされ、更に、ＭＳＡＲ１０７及びＢＦＡＲ１０８にそれぞれセットされる。」
（引用文献１の第６頁左上欄第４行乃至同頁右下欄第１１行）
　
（お）「（Ｂ）エラー処理動作（Ｉ）
（中略）
○１　ＭＳＵ６０には、エラー修正機能を持つＥＣＣコードがあり、ＥＣＣコレクション回路（図示せず）を通すことにより、１ビット誤りは自動訂正することができる。しかし、メモリ・アクセスの高速化のため、通常のＢＦ要求の場合には、ＥＣＣコレクション回路をバイパスしてデータをＣＰＵ４０に渡し、データにエラーがする（当審注：「する」は「ある」の誤記と認められる。）場合には同時にエラーの存在を指示するＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号を送出する制御をとる場合が多い。第１２図のエラー処理動作（Ｉ）においてもＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号が、ＰサイクルにおいてＭＣＵ５０よりＳユニット１０に送出される（第１２図（ロ），（リ）のＴｂ１サイクル）。
○２　ＭＣＵ５０より送出されたＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号は、次のＴサイクルにおいてＬＡＴＣＨ１０９によりラッチされてＢＦ−ＥＲＲＯＲ−ＳＴＡＴＥ信号をＯＮにし、次のＭＳ−ＲＥＱ信号が出るまで、ＯＮ状態を継続させる（第１３図（イ），（ロ），（ヨ）のＴｂ２サイクル）。」
（引用文献１の第８頁右上欄下から６行乃至同頁右下欄第８行）
（当審注：○１、○２は、引用文献１の文中では○の内に数字が付されたものを表す。以下同じ。）
　
（か）「（Ｃ）エラー処理動作（ＩＩ）
　ＭＣＵ５０より送出されたＭＳデータ中のバイパス対象以外のデータにエラーが存在する場合のエラー処理動作（ＩＩ）を、第１３図を参照して説明する。エラーは８バイトデータ「３」において検出され、ＥＲＲＯＲ　ＰＲＥＳＥＮＴ信号（当審注：「ＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号」の誤記と認められる。）がデータ「３」とともにＭＣＵ５０より送出されたものとする。
　第１３図の（イ）〜（ワ）に示す動作、すなわち、Ｉユニット２０からのリクエスト・データがＳユニット１０のＣＡＣＨＥ１１内に存在しない場合に、Ｓユニット１０がＭＣＵ５０にＭＳ−ＲＥＱ信号及びＭＳ−ＲＥＱ−ＡＤＲＳ信号を送出してＭＳＵ６０より上記リクエスト・データを含むブロック・フェッチ（ＢＦ）を行い、ＭＣＵ５０よりＭＳデータがＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号とともにＳユニット１０に送出され、ＭＳデータがＣＡＣＨＥ１１にムーブ・インされるとともに、ムーブ・インされるデータの有効性指示信号及びアドレスがＣＡＣＨＥ−ＤＩＲＥＣＴＯＲＹ１１０に格納されるまでの動作は、第１２図のエラー処理動作（Ｉ）の動作と同じである。
　ＭＣＵ５０より送出されたＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号は、ＬＡＴＣＨ１０９によりラッチされてＢＦ−ＥＲＲＯＲ−ＳＴＡＴＥ信号をＯＮにし、次のＭＳ−ＲＥＱ信号が出るまで、ＯＮ状態を継続させる（第１３図（カ）参照）。
（中略）
　ＣＡＣＨＥ１１にＭＳデータがムーブ・インされることによりＣＡＣＨＥ−ＤＩＲＥＣＴＯＲＹ１１０のＶＡＬＩＤ部へ書き込まれる有効性指示信号は、ＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号とＢＦ−ＥＲＲＯＲ−ＳＴＡＴＥ信号により２回目以降のＷサイクルにおいては無効（ＩＮＶＡＬＩＤ）となる。これにより、ムーブ・インされる６４バイトの全データは無効となり、エラーの存在するＭＳデータのＣＡＣＨＥ１１への書込みを無効なものとしている。」
（引用文献１の第９頁右下欄第７行乃至第１０頁右上欄第８行）
　
（き）「［第１の実施例］
　本発明の第１の実施例を、第２図〜第４図及び第８図を参照して説明する。第２図及び第３図は第１の実施例の実施に使用するＳユニットの内部構成の説明図、第４図は第１の実施例の動作タイミングチャートである。第８図は情報処理装置で、Ｓユニット（ＳＵ）１０、Ｉユニット（ＩＵ）２０、Ｅユニット（ＥＵ）３０を備えたＣＰＵ４０とＭＣＵ５０とＭＳＵ６０で構成され、それらの内容については既に説明したとおりである。
　第１の実施例の実施に使用する情報処理装置は、Ｓユニット（１０Ａで示す）の構成が異なるが、その他の構成は第８図と同じである。
　
（Ａ）第１の実施例のＳユニットの構成
　第２図(A)はＳユニット１０Ａに設けられたＰＲＩＯ−ＣＮＴＬ（１２Ａで示す）で、入力信号としてＢＦ−ＥＲＲＯＲ−ＳＴＡＴＥ信号が付加された点を除いたその他の構成及び機能・・・（中略）・・・は、第９図(A)のＰＲＩＯ−ＣＮＴＬ１２と同じである。
　新たに設けられたＢＦ−ＥＲＲＯＲ−ＳＴＡＴＥ信号が入力されると、ＰＲＩＯ−ＣＮＴＬ１２Ａは、優先制御を行うことがインターロックされる。」
（引用文献１の第１１頁右上欄下から８行乃至同頁左下欄第１９行）
　
（く）「（Ｂ）第１の実施例の動作
　第１の実施例の動作を、第４図の動作タイムチャートを参照して説明する。ＭＳデータのバイパスデータにエラーが存在する場合の動作も、バイパスデータ以外にエラーが存在する場合の動作も、第１の実施例のエラー処理動作においては同じであるので、バイパスデータ以外のデータ（ＭＳデータ「３」、第４図（チ））にエラーが存在する場合を例にとって説明する。
　第４図において、（イ）〜（タ）のＴａ１〜Ｔｂ１０サイクルにおける動作、すなわち、Ｉユニット２０からのリクエストデータがＳユニット１０ＡのＣＡＣＨＥ１１内に存在しない場合に、Ｓユニット１０ＡがＭＣＵ５０にＭＳ−ＲＥＱ信号及びＭＳ−ＲＥＱ−ＡＤＲＳ信号を送出してＭＳＵ６０より上記リクエストデータを含むブロック・フェッチを行い、ＭＣＵ５０よりＭＳデータがＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号とともにＳユニット１０Ａに送出され、ＭＳデータがＣＡＣＨＥ１１にムーブインされるとともに、ムーブインされるデータの有効性指示信号及びアドレスがＣＡＣＨＥ−ＤＩＲＥＣＴＯＲＹ１１０に格納されるまでの動作は、次の諸点を除き前述の第１３図（エラー処理動作（ＩＩ））の（イ）〜（タ）の動作と同じである。
（ｉ）ＶＡＬＲ１１２には常に有効（ＶＡＬＩＤ）信号「１」がセットされているので、ＭＳデータにおけるエラーの有無、すなわちＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号の有無に関係なく、ＣＡＣＨＥ−ＤＩＲＥＣＴＯＲＹ１１０のＶＡＬＩＤ部には、有効（ＶＡＬＩＤ）が書き込まれる。
（ｉｉ）ＣＡＣＨＥ１１にＭＳデータのムーブ・インが終了しても、ＢＦ−ＶＡＬ信号はオン状態を保持する。
（ｉｉｉ）ＬＡＴＣＨ１０９は、ＢＦ−ＣＮＴＬ１３ＡからのＲＥＴＲＹ−ＢＦ−ＥＮＤ信号によってリセットされて、ＢＦ−ＥＲＲＯＲ−ＳＴＡＴＥ信号をオフにする。
（ｉｖ）ＬＡＴＣＨ１０９が発生したＢＦ−ＥＲＲＯＲ−ＳＴＡＴＥ信号がＰＲＩＯ−ＣＮＴＬ１２Ａに加えられ、ＰＲＩＯ−ＣＮＴＬ１２Ａの優先制御処理をインターロックする。これにより、エラーデータがＣＡＣＨＥ１１にムーブ・インされた後のＰＲＩＯ−ＣＮＴＬ１２Ａの優先制御処理がインターロックされるので、エラーデータＭＳデータ「３」がムーブ・インされた直後からＣＡＣＨＥへのアクセスが禁止され、エラーデータの読出しが阻止される（第４図（チ）、（カ）のＴｂ４及びＴｂ５サイクル）。」
（引用文献１の第１２頁右上欄第２行乃至同頁右下欄第１０行）
　
（け）「［第２の実施例］
　本発明の第２の実施例を、第５図〜第７図及び第８図を参照して説明する。第５図及び第６図は第２の実施例の実施に使用するＳユニットの内部構成の説明図、第７図は第２の実施例の動作タイミングチャートである。第８図の情報処理装置については、既に説明したとおりである。
　第２の実施例の実施に使用する情報処理装置は、Ｓユニット（１０Ｂで示す）の構成が異なるが、その他の構成は第８図と同じである。」
（引用文献１の第１３頁左下欄第１行乃至同第１０行）
　
（こ）「第２の実施例の動作」
　第２の実施例の動作を、第７図の動作タイムチャートを参照して説明する。ＭＳデータのバイパスデータにエラーが存在する場合の動作も、バイパスデータ以外のデータにエラーが存在する場合の動作も、第２の実施例のエラー処理動作においては同じであるので、バイパスデータ以外のデータ（ＭＳデータ「３」、第７図（チ））にエラーが存在する場合を例にとって説明する。
　第７図において、（イ）〜（タ）のＴａ１〜Ｔｂ１０サイクルにおける動作、すなわち、Ｉユニット２０からのリクエストデータがＳユニット１０ＡのＣＡＣＨＥ１１内に存在しない場合に、Ｓユニット１０ＡがＭＣＵ５０にＭＳ−ＲＥＱ信号及びＭＳ−ＲＥＱ−ＡＤＲＳ信号を送出してＭＳＵ６０より上記リクエストデータを含むブロック・フェッチを行い、ＭＣＵ５０よりＭＳデータがＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号とともにＳユニット１０Ａに送出され、ＭＳデータがＣＡＣＨＥ１１にムーブ・インされるとともに、ムーブ・インされるデータの有効性指示信号として常に有効（ＶＡＬＩＤ）信号「１」及びアドレスがＣＡＣＨＥ−ＤＩＲＥＣＴＯＲＹ１１０に格納されるまでの動作は、次の諸点を除き、前述の第４図（第１の実施例の動作フローチャート）の（イ）〜（タ）の動作と同じである。
（ｉ）第４図の第１の実施例では、ＬＡＴＣＨ１０９が発生したＢＦ−ＥＲＲＯＲ−ＳＴＡＴＥ信号によりＰＲＩＯ−ＣＮＴＬ１２Ａの優先制御処理をインターロックするが、第２の実施例では、ＢＦ−ＥＲＲＯＲ−ＳＴＡＴＥ信号はＰＲＩＯ−ＣＮＴＬ１２Ｂに加えられない。したがって、ＰＲＩＯ−ＣＮＴＬ１２Ｂは、ＢＦ−ＥＲＲＯＲ−ＳＴＡＴＥ信号発生後も優先制御処理を行う。
（ｉｉ）ＢＦ−ＥＲＲＯＲ−ＳＴＡＴＥ信号に基づいて、Ｂ−ＦＯＲＣＥ−ＬＭＤ信号が発生される。」
（引用文献１の第１４頁左上欄下から８行乃至同頁左下欄第９行）
　
（さ）「次に、前記（ｉｉ）のＢ−ＦＯＲＣＥ−ＬＭＤ信号発生動作及びそれに続く第２の実施例のエラー処理動作について説明する。
（中略）
　ＬＡＴＣＨ１０９が発生したＢＦ−ＥＲＲＯＲ−ＳＴＡＴＥ信号は、ＢＦ−ＣＮＴＬ１３Ｂに加えられるとともに、ＡＮＤ回路１３３の一方の入力端子に加えられる。
　一方、ＭＡＴＣＨ１３２は、ＢＡＡＲ１０６のアドレスとＢＦＡＲ１０８のアドレスを照合し、両アドレスが一致したときに、一致信号をＡＮＤ回路１３３の他方の入力端子に入力する。ＩＵからの後続のリクエストについて、ＡＮＤ回路１３３で、ＢＦ−ＥＲＲＯＲ−ＳＴＡＴＥ信号と一致信号のＡＮＤ条件が満足された場合、該リクエストのＢサイクルにおいてＢ−ＦＯＲＣＥ−ＬＭＤ信号を発生し、ＢＦ−ＣＮＴＬ１３Ｂに加える（第７図（ヤ）、（マ）のＴｂ７サイクル）。
　ＢＦ−ＣＮＴＬ１３Ｂは、このＢ−ＦＯＲＣＥ−ＬＭＤ信号を受け、次のＲサイクルにおいてＬＭＤ信号をＩユニット２０に送出し、エラーデータの読出しを禁止する（第７図（ヤ）、（マ）のＴｂ８サイクル）。
　これにより、エラーを含むデータをＣＡＣＨＥ１１へ書き込んだ直後から、ＣＡＣＨＥ１１に対するアクセスはキャッシュのヒット・ミスとして処理され、エラーデータの読出しが禁止される。」
（引用文献１の第１４頁左下欄第１０行乃至同頁右下欄第２０行）
　
（し）第６図
「第２の実施例に使用するＳユニットの内部構成」との表題の下に、「ＥＲＲＯＲ−ＰＲＥＳＥＮＴ」が供給されて「（Ｄ）ＢＦ−ＥＲＲＯＲ−ＳＴＡＴＥ」を出力する「ＬＡＴＣＨ１０９」の記載、「ＢＡＡＲ１０６」の出力と「ＢＦＡＲ１０８」からの「ＢＦ−ＡＤＲＳ」とが入力される「ＭＡＴＣＨ１３２」、及び、「ＣＡＣＨＥ１１」の記載が読み取れる。
　
（す）第７図
「第２の実施例の動作フローチャート」との表題の下に、ＭＳ−ＤＡＴＡ（同図（チ）の０から７まで）がＴｂ１からＴｂ８まで存在し、Ｔｂ４においてＭＳ−ＤＡＴＡの３と同時にＥＲＲＯＲ−ＰＲＥＳＥＮＴ（同図（リ））が存在し、ＢＦ−ＥＲＲＯＲ−ＳＴＡＴＥ（同図（カ））が、Ｔｂ５から存在し、Ｂ−ＦＯＲＣＥ−ＬＭＤ（同図（マ））がＴｂ７にあり、ＬＭＤ（同図（ケ））がＴｂ８にあることが読み取れる。
　
（せ）第８図
「情報処理装置の基本構成」との表題の下に、ＣＰＵ４０内のＳＵ１０とＭＣＵ５０、ＭＣＵ５０とＭＳＵ６０とがそれぞれ接続されていること、ＳＵ１０にはＣＡＣＨＥ１１、ＰＲＩＯ−ＣＮＴＬ１２及びＢＦ−ＣＮＴＬ１３を有すること、ＳＵ１０にはＭＣＵ５０からＭＳ−ＤＡＴＡとＥＲＲＯＲ−ＰＲＥＳＥＮＴが出力されていることがそれぞれ読み取れる。
　
（ａ）上記（あ）の記載、上記（い）の記載、上記（け）の記載、及び、上記（せ）の記載から、引用文献１には、第２の実施例として、主記憶装置ＭＳＵ、Ｓユニット、記憶制御装置ＭＣＵを有する情報処理装置
　が記載されたものと認められる。
　
（ｂ）上記（こ）の「ＭＳＵ６０より上記リクエストデータを含むブロック・フェッチを行い、ＭＣＵ５０よりＭＳデータが・・・Ｓユニット１０Ａに送出され」との記載からみて、引用文献１に第２の実施例として記載された情報処理装置が有する主記憶装置ＭＳＵ６０は、ブロック・フェッチされてＳユニットに送出される対象となるデータを記憶しているものと解される。
　上記（お）の「○１　ＭＳＵ６０には、エラー修正機能を持つＥＣＣコードがあり、」との記載は、エラー修正機能を持つＥＣＣコードをＭＳＵ６０が記憶していることを意味することは自明であり、また、上記（け）の記載からみて、上記（お）の記載は引用文献１に第２の実施例として記載された情報処理装置が有する主記憶装置ＭＳＵにも該当するものと解されるから、引用文献１に第２の実施例として記載された情報処理装置が有する主記憶装置ＭＳＵは
　ブロック・フェッチされてＳユニットに送出される対象となるデータと、エラー修正機能を持つＥＣＣコードとを記憶するもの
　であると認められる。
　
（ｃ）上記（し）の記載から、引用文献１に第２の実施例として記載された情報処理装置が有するＳユニットは、ＣＡＣＨＥを有するものであると解されると共に、上記（け）及び上記（せ）の記載から、該Ｓユニットは記憶制御装置ＭＣＵを介して主記憶装置ＭＳＵに接続されているものと解される。
　そして、上記（こ）の「Ｓユニット１０ＡがＭＣＵ５０にＭＳ−ＲＥＱ信号及びＭＳ−ＲＥＱ−ＡＤＲＳ信号を送出してＭＳＵ６０より上記リクエストデータを含むブロック・フェッチを行い、ＭＣＵ５０よりＭＳデータがＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号とともにＳユニット１０Ａに送出され、ＭＳデータがＣＡＣＨＥ１１にムーブインされる」との記載において、ＭＣＵ５０より送出される「ＭＳデータ」とは、ＭＳＵ６０に記憶されているデータであることは明らかであり、データが送出されてムーブインされるとは、データが転送されることを意味するから、引用文献１に第２の実施例として記載された情報処理装置が有するＳユニットは、主記憶装置ＭＳＵに記憶されているＭＳデータが、主記憶装置ＭＳＵから転送されるものと解される。
　また、上記（お）の「○１　ＭＳＵ６０には、エラー修正機能を持つＥＣＣコードがあり、ＥＣＣコレクション回路（図示せず）を通すことにより、１ビット誤りは自動訂正することができる。しかし、メモリ・アクセスの高速化のため、通常のＢＦ要求の場合には、ＥＣＣコレクション回路をバイパスしてデータをＣＰＵ４０に渡し、データにエラーがする（当審注：「する」は「ある」の誤記と認められる。）場合には同時にエラーの存在を指示するＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号を送出する制御をとる場合が多い。第１２図のエラー処理動作（Ｉ）においてもＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号が、ＰサイクルにおいてＭＣＵ５０よりＳユニット１０に送出される（第１２図（ロ），（リ）のＴｂ１サイクル）。」との記載から、ＭＳデータの転送は、当該ＭＳデータにエラーがあるか否かにかかわらず行われるものと解されると共に、上記（く）及び上記（こ）の記載からみて、ＭＳデータの転送を、ＭＳデータにエラーがあるか否かにかかわらず行うことは引用文献１に記載の第２の実施例においても行われるものと解される。
　よって、引用文献１に第２の実施例として記載された情報処理装置が有するＳユニットは、
　ＣＡＣＨＥを有し、主記憶装置ＭＳＵに記憶制御装置ＭＣＵを介して接続され、データにエラーがあるか否かにかかわらず、主記憶装置ＭＳＵに記憶されたＭＳデータが、主記憶装置ＭＳＵから転送されるもの
　であると認められる。
　
（ｄ）上記（お）の「○１　ＭＳＵ６０には、エラー修正機能を持つＥＣＣコードがあり、ＥＣＣコレクション回路（図示せず）を通すことにより、１ビット誤りは自動訂正することができる。しかし、メモリ・アクセスの高速化のため、通常のＢＦ要求の場合には、ＥＣＣコレクション回路をバイパスしてデータをＣＰＵ４０に渡し、データにエラーがする（当審注：「する」は「ある」の誤記と認められる。）場合には同時にエラーの存在を指示するＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号を送出する制御をとる場合が多い。第１２図のエラー処理動作（Ｉ）においてもＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号が、ＰサイクルにおいてＭＣＵ５０よりＳユニット１０に送出される（第１２図（ロ），（リ）のＴｂ１サイクル）。」との記載から、ＭＳＵから送出されるデータにエラーがある場合には、ＭＣＵにおいて当該データと共にエラーの存在を指示するＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号がＳユニットに送出されることが読み取れ、また、上記（う）の「１０９はラッチ回路（ＬＡＴＣＨ）で、後に説明するＭＳＵ６０からのＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号をラッチして、ブロック・フェッチされたＭＳデータにエラーが存在することを示す状態信号（ＢＦ−ＥＲＲＯＲ−ＳＴＡＴＥ）を発生し、ＭＳデータを要求する信号（ＭＳ−ＲＥＱ）が加えられるまでＢＦ−ＥＲＲＯＲ−ＳＴＡＴＥ信号を保持する。」との記載から、ＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号はＭＳＵからの信号であると解されることから、ＭＳＵには、ＭＣＵにＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号をＳユニットに送出させるための手段があると解される。
　そして、上記（く）及び上記（け）の記載からみて、ＭＳＵについての上記記載は引用文献１に第２の実施例として記載された情報処理装置が有する主記憶装置ＭＳＵについても該当するものと解され、また、上記（こ）の「バイパスデータ以外のデータ（ＭＳデータ「３」、第７図（チ））にエラーが存在する場合を例にとって説明する。・・・（中略）・・・ＭＣＵ５０よりＭＳデータがＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号とともにＳユニットに送出され」との記載、及び、上記（す）のＭＳ−ＤＡＴＡの「３」とＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号が出る時刻とが共にＴｂ３であることを示す記載とを併せると、該第２の実施例において、ＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号と共に送出されるデータはＭＳデータであると解される。
　よって、引用文献１に第２の実施例として記載された情報処理装置が有する主記憶装置ＭＳＵは
　送出されるＭＳデータにエラーがある場合に、エラーの存在を指示するＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号を記憶制御装置ＭＣＵにおいて当該ＭＳデータと共にＳユニットに送出させるための手段
を有するものと認められる。
　
（ｅ）上記（か）の「ＭＣＵ５０より送出されたＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号は、ＬＡＴＣＨ１０９によりラッチされてＢＦ−ＥＲＲＯＲ−ＳＴＡＴＥ信号をＯＮにし、次のＭＳ−ＲＥＱ信号が出るまで、ＯＮ状態を継続させる（第１３図（カ）参照）。」との記載、上記（こ）の記載及び上記（し）の記載を併せると、引用文献１に第２の実施例として記載された情報処理装置において、ＭＣＵより送出されたＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号は、Ｓユニット内でＬＡＴＣＨ１０９によりラッチされてＢＦ−ＥＲＲＯＲ−ＳＴＡＴＥ信号をＯＮにするものと解され、上記（さ）の記載から、Ｓユニット内でＢＦ−ＥＲＲＯＲ−ＳＴＡＴＥ信号がＯＮとなり、かつ、ＢＡＡＲ１０６のアドレスとＢＦＡＲ１０８のアドレスとが一致したときにＢ−ＦＯＲＣＥ−ＬＭＤ信号が発生され、次いでＬＭＤ信号が送出されてＳユニット内のＣＡＣＨＥ１１に対するアクセスがキャッシュのヒット・ミスとして処理されるようになることが読み取れる。
　そして、上記（え）の記載から、ＢＡＡＲ１０６のアドレスとＢＦＡＲ１０８のアドレスが一致するときには、ＣＡＣＨＥ１１をアクセスしてリクエスト・データを読み出す処理を行うときが該当することが読み取れることと併せると、引用文献１に第２の実施例として記載された情報処理装置は、ＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号が送出されると、Ｓユニット内でＢＦ−ＥＲＲＯＲ−ＳＴＡＴＥ信号がＯＮとなることによって、それ以降のＳユニット内のＣＡＣＨＥをアクセスしてリクエスト・データを読み出す処理がキャッシュのヒット・ミスとして処理されるものと解される。
　さらに、上記（す）の記載から、ＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号がＳユニットに送出される時刻Ｔｂ４、ＢＦ−ＥＲＲＯＲ−ＳＴＡＴＥ信号がＯＮになる時刻Ｔｂ５のいずれでも、ＭＳデータの転送は続いて行われていること、すなわち、Ｓユニット内でＢＦ−ＥＲＲＯＲ−ＳＴＡＴＥ信号がＯＮになる時刻は、ＭＳデータの転送の完了前であることが読み取れることと併せると、引用文献１に第２の実施例として記載された情報処理装置は、
　ＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号が送出されると、ＭＳデータの転送の完了前に、Ｓユニット内のＣＡＣＨＥをアクセスしてリクエスト・データを読み出す処理がキャッシュのヒット・ミスとして処理されるようになるものである
と認められる。
　
　よって、引用文献１には、第２の実施例として以下の発明（以下、「引用発明」という。）が記載されている。
　主記憶装置ＭＳＵ、Ｓユニット、記憶制御装置ＭＣＵを有する情報処理装置であって、
　前記主記憶装置ＭＳＵは、ブロック・フェッチされてＳユニットに送出される対象となるデータと、エラー修正機能を持つＥＣＣコードとを記憶するものであり、
　前記Ｓユニットは、ＣＡＣＨＥを有し、前記主記憶装置ＭＳＵに前記記憶制御装置ＭＣＵを介して接続され、データにエラーがあるか否かにかかわらず、前記主記憶装置ＭＳＵに記憶されたＭＳデータが、主記憶装置ＭＳＵから転送されるものであり、
　前記主記憶装置ＭＳＵは、送出されるＭＳデータにエラーがある場合に、エラーの存在を指示するＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号を記憶制御装置ＭＣＵにおいて当該ＭＳデータと共にＳユニットに送出させるための手段を有し、
　ＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号が送出されると、ＭＳデータの転送の完了前に、Ｓユニット内のＣＡＣＨＥをアクセスしてリクエスト・データを読み出す処理がキャッシュのヒット・ミスとして処理されるようになるものである
情報処理装置。
　
４．対比
　本願発明と、引用発明とを対比する。
　引用発明の「ブロック・フェッチされてＳユニットに送出される対象となるデータと、エラー修正機能を持つＥＣＣコード」と、本願発明における「エラー保護の符号化された符号ワード」とは、”エラー保護の符号化されたデータ”である点で一致し、引用発明の「ブロック・フェッチされてＳユニットに送出される対象となるデータと、エラー修正機能を持つＥＣＣコードとを記憶するものであ」る「主記憶装置ＭＳＵ」と、本願発明における「エラー保護の符号化された符号ワードを記憶する第１のメモリ」とは、
”エラー保護の符号化されたデータを記憶する第１の記憶手段”である点で一致する。
　
　引用発明の「Ｓユニット」と、本願発明の「第２のメモリ」とを対比すると、
　引用発明のＳユニットが、「前記主記憶装置ＭＳＵに前記記憶制御装置ＭＣＵを介して接続され」ることは、本願発明の「前記第１のメモリに接続され」と、”前記第１の記憶手段に接続され”ていることで一致し、
　引用発明の「データにエラーがあるか否かにかかわらず」は、本願発明の「エラーを含むか否かをかかわらず」と同じことであり、
　引用発明の「主記憶装置ＭＳＵに記憶されたＭＳデータ」とは、「主記憶手段ＭＳＵ」に記憶されたデータである「ブロック・フェッチされてＳユニットに送出される対象となるデータと、エラー修正機能を持つＥＣＣコード」のうち、主記憶装置ＭＳＵからＳユニットに転送される一部のデータを指すものであるから、本願発明の「前記符号ワードのいずれかに対応するデータ」と、”前記エラー保護の符号化されたデータ”である点で一致するものであり、
　引用発明の「Ｓユニット」は、ＣＡＣＨＥを有する”メモリ”といえるものである。
　以上より、引用発明の「Ｓユニットは、ＣＡＣＨＥを有し、前記主記憶装置ＭＳＵに前記記憶制御装置ＭＣＵを介して接続され、データにエラーがあるか否かにかかわらず、前記主記憶装置ＭＳＵに記憶されたＭＳデータが、主記憶装置ＭＳＵから転送されるものであり」と、本願発明の「第２のメモリ」とは、
”前記第１の記憶手段に接続され、エラーを含むか否かをかかわらず、前記エラー保護の符号化されたデータが、前記第１の記憶手段から転送される第２のメモリ”
である点で一致する。
　
　引用発明の「送出されるＭＳデータにエラーがある場合に、エラーの存在を指示するＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号を記憶制御装置ＭＣＵにおいて当該ＭＳデータと共にＳユニットに送出させるための手段」と、本願発明の「前記第１のメモリおよび前記第２のメモリに接続され、前記第１のメモリから前記第２のメモリに転送されるデータが、検出可能なエラーを含むときに、前記データ転送の完了前に、少なくとも前記第２のメモリの一部をディスエーブルするエラー検出回路」とを対比すると、
　引用発明の「送出されるＭＳデータにエラーがある場合」における「送出されるＭＳデータ」とは、主記憶装置ＭＳＵからＳユニットに転送されるデータであること、及び、「エラーがある場合」とは、当該ＭＳデータが検出可能なエラーを含む場合であることはいずれも明らかであり、
　本願発明の「データ転送の完了前に、少なくとも前記第２のメモリの一部をディスエーブルする」という用語は、本願の明細書の【００１４】段落の記載を参酌すると、誤り検出回路および訂正回路が、コントローラに制御信号ＤＩＳＡＢＬＥを送出させ、当該制御信号ＤＩＳＡＢＬＥによって、Ｌ０キャッシュが単純に機能を停止するかまたはすべてのアクセスに対してミスを返すようになることを意味すると解されることに照らすと、引用発明の「エラーの存在を指示するＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号を記憶制御装置ＭＣＵにおいて当該ＭＳデータと共にＳユニットに送出させる」ことによって、「当該ＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号が送出されると、ＭＳデータの転送の完了前に、Ｓユニット内のＣＡＣＨＥをアクセスしてリクエスト・データを読み出す処理がキャッシュのヒット・ミスとして処理されるようになるものである」ことは、ＭＳデータの転送の完了前に、Ｓユニットの一部であるキャッシュを”ディスエーブルする”ことといえるから、引用発明の「送出されるＭＳデータにエラーがある場合に、エラーの存在を指示するＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号を記憶制御装置ＭＣＵにおいて当該ＭＳデータと共にＳユニットに送出させるための手段」と、本願発明の「前記第１のメモリおよび前記第２のメモリに接続され、前記第１のメモリから前記第２のメモリに転送されるデータが、検出可能なエラーを含むときに、前記データ転送の完了前に、少なくとも前記第２のメモリの一部をディスエーブルするエラー検出回路」とは、
”前記第１のメモリから前記第２のメモリに転送されるデータが、検出可能なエラーを含むときに、前記データ転送の完了前に、少なくとも前記第２のメモリの一部をディスエーブルする手段”
である点で一致する。
　
　そして、引用発明の「情報処理装置」と、本願発明の「装置」とは、第１の記憶手段、第２のメモリ及びディスエーブルする手段を有する装置である点で一致する。
　
　したがって、本願発明と引用発明とは、以下の一致点で一致し、相違点で相違する。
　
（一致点）
　エラー保護の符号化されたデータを記憶する第１の記憶手段と、
　前記第１の記憶手段に接続され、エラーを含むか否かをかかわらず、前記エラー保護の符号化されたデータのいずれかに対応するデータが、前記第１の記憶手段から転送される第２のメモリと、
　前記第１の記憶手段から前記第２のメモリに転送されるデータが、検出可能なエラーを含むときに、前記データ転送の完了前に、少なくとも前記第２のメモリの一部をディスエーブルする手段と
を有する装置
　
（相違点）
（相違点１）
　エラー保護の符号化されたデータを記憶する第１の記憶手段について、本願発明が「エラー保護の符号化された符号ワードを記憶する」ものであるのに対し、引用発明は、主記憶装置ＭＳＵが、エラー保護の符号化された符号ワードを記憶するものであることが明らかではない点。
　
（相違点２）
　第２のメモリの一部をディスエーブルする手段に関し、本願発明は、第１のメモリおよび第２のメモリに接続されるエラー検出回路であるのに対して、引用発明のＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号を記憶制御装置ＭＣＵにおいてＭＳデータと共にＳユニットに送出させるための手段はどのように構成されているのかが明らかではない点。
　
５．判断
　上記相違点について判断する。
（相違点１）について；
　本願の優先権主張の基となった出願の出願日前に公知になった刊行物である、特開平７−１２９４６６号公報の【００１６】段落に「記憶装置上のデータフォーマットを図３に示す、８バイトのデータと、８ビットのＥＣＣコードとをラインとよび、これがエラーチェック単位である。ライン８つを１ブロック（６４バイト）とする。各階層の記憶装置は一時に１ラインを単位としてアクセスし、各階層間のデータ転送は１ラインを単位として１ブロック分連続して行なう。したがって、その場合は記憶装置のアクセスも１ブロック分連続して行なう。」と記載されているように、階層構造を持つ記憶装置において、エラー保護のためのＥＣＣの符号化された符号ワードであるラインを記憶させることは周知の技術である。
　よって、階層構造を持つ記憶装置に係る発明である引用発明において、ブロック・フェッチされてＳユニットに送出される対象となるデータと、エラー修正機能を持つＥＣＣコードとの記憶にあたり、当該周知の技術を用いて、エラー保護の符号化された符号ワードを主記憶装置ＭＳＵに記憶させるよう構成することは当業者が容易に想到し得た事項である。
　したがって、相違点１は格別のものではない。
　
（相違点２）について；
　本願の優先権主張の基となった出願の出願日前に公知になった刊行物である、特開平７−１２９４６６号公報の【図１】に、主記憶装置ＭＳＵと接続され、また障害通知手段３を介してバッファ記憶装置ＢＳにも接続された「５　チェック回路」が図示されているように、階層構造を持つ記憶装置において、エラーの検出を行ってバッファ記憶装置ＢＳに通知を行う回路を第１のメモリ及び第２のメモリに接続されるものとして実現することは当業者にとり周知の技術である。
　よって、階層構造を持つ記憶装置に係る発明である引用発明において、当該周知の技術を用いることで、主記憶装置ＭＳＵが有する手段である、ＥＲＲＯＲ−ＰＲＥＳＥＮＴ信号を記憶制御装置ＭＣＵにおいてＭＳデータと共にＳユニットに送出させるための手段を、主記憶装置ＭＳＵ及びＳユニットに接続された検出回路として構成することは当業者が容易に想到し得た事項である。
　したがって、相違点２は格別のものではない。
　
　そして、本願発明の奏する効果について検討しても、引用発明及び周知の技術から当業者が容易に予測し得た程度のものである。
　
６．むすび
　以上のとおり、本願の請求項３に係る発明は、引用発明及び周知の技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができない。
　よって、結論のとおり審決する。