【手続補正書】
【提出日】平成24年6月25日(2012.6.25)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
内部電極の設けられた誘電体シートが積層され、該内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタの回路基板への実装構造であって、
前記積層セラミックキャパシタの内部電極層と前記回路基板とは、互いに水平方向になるように配置されて、前記外部端子電極と前記回路基板のランドとを導電接続し、
前記外部端子電極と前記ランドとを導電接続する導電材の高さ（Ｔｓ）は、前記積層セラミックキャパシタの厚さ（ＴＭＬＣＣ）の１／３未満である積層セラミックキャパシタの回路基板実装構造。
【請求項２】
前記積層セラミックキャパシタは、水平方向に実装されるようにテーピング処理され、その幅（ＷＭＬＣＣ）及び厚さ（ＴＭＬＣＣ）が同一または類似である請求項１に記載の積層セラミックキャパシタの回路基板実装構造。
【請求項３】
前記積層セラミックキャパシタの誘電体層の層数は、２００層以上である請求項１または２に記載の積層セラミックキャパシタの回路基板実装構造。
【請求項４】
前記積層セラミックキャパシタの誘電体層の誘電体の厚さは、３μｍ以下である請求項１または２に記載の積層セラミックキャパシタの回路基板実装構造。
【請求項５】
前記積層セラミックキャパシタの誘電体層は、層数が２００層以上で、誘電体の厚さは、３μｍ以下である請求項１または２に記載の積層セラミックキャパシタの回路基板実装構造。
【請求項６】
内部電極の設けられた誘電体シートが積層され、前記内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタの回路基板への実装方法であって、
前記積層セラミックキャパシタの内部電極層と前記回路基板が互いに水平方向になるように配置されて前記外部端子電極と前記回路基板のランドとを導電接続し、
前記外部端子電極と前記ランドとを導電接続する導電材の高さ（Ｔｓ）は、前記積層セラミックキャパシタの厚さ（ＴＭＬＣＣ）の１／３未満である積層セラミックキャパシタの回路基板実装方法。
【請求項７】
前記積層セラミックキャパシタは、水平方向に実装されるように整列するテーピング処理され、その幅（ＷＭＬＣＣ）及び厚さ（ＴＭＬＣＣ）が同一または類似である請求項６に記載の積層セラミックキャパシタの回路基板実装方法。
【請求項８】
前記積層セラミックキャパシタの誘電体層の層数は、２００層以上である請求項６または７に記載の積層セラミックキャパシタの回路基板実装方法。
【請求項９】
前記積層セラミックキャパシタの誘電体層の誘電体の厚さは、３μｍ以下である請求項６または７に記載の積層セラミックキャパシタの回路基板実装方法。
【請求項１０】
前記積層セラミックキャパシタの誘電体層の誘電体の厚さは、３μｍ以下である請求項６または７に記載の積層セラミックキャパシタの回路基板実装方法。
【請求項１１】
内部電極の設けられた誘電体シートが積層され、前記内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタの回路基板への実装方法であって、
前記回路基板の表面に前記積層セラミックキャパシタが実装されるランドを設け、
前記積層セラミックキャパシタの内部電極層と前記回路基板が互いに水平方向になるように配置して前記外部端子電極と前記回路基板のランドとを導電接続し、
前記ランドは、前記積層セラミックキャパシタの外部端子電極の設けられた個所に対応するように離間されて前記回路基板の表面に複数個設けられ、
前記積層セラミックキャパシタの幅をＷＭＬＣＣ、長さをＬＭＬＣＣとして定義し、前記離間された各ランドのうちのいずれか一方のランドの外側縁と他方のランドの外側縁とを基準として、基板で占める幅をＷＬＡＮＤ（ａ）、長さをＬＬＡＮＤ（ａ）として定義すると、
ＷＭＬＣＣ、ＬＭＬＣＣ、ＷＬＡＮＤ（ａ）及びＬＬＡＮＤ（ａ）の関係は、下式、
０＜ＬＬＡＮＤ（ａ）／ＬＭＬＣＣ≦１．２
０＜ＷＬＡＮＤ（ａ）／ＭＬＣＣＣ≦１．２
を満たす積層セラミックキャパシタの回路基板実装方法。
【請求項１２】
内部電極の設けられた誘電体シートが積層され、前記内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタの回路基板への実装方法であって、
前記回路基板の表面に前記積層セラミックキャパシタが実装されるランドを設け、
前記積層セラミックキャパシタの内部電極層と前記回路基板とが互いに水平方向になるように配置して前記外部端子電極と前記回路基板のランドとを導電接続し、
前記ランドは、ハンダ付け量の減少のために、前記積層セラミックキャパシタの外部端子電極の設けられた縁部に対応するように離間されて前記回路基板の表面に複数個設けられる、積層セラミックキャパシタの回路基板実装方法。
【請求項１３】
前記積層セラミックキャパシタの幅をＷＭＬＣＣ、長さをＬＭＬＣＣとして定義し、前記離間された各ランドのうちのいずれか一方の外側縁と他方のランドの外側縁とを基準として、基板で占める幅をＷＬＡＮＤ（ｂ）、長さをＬＬＡＮＤ（ｂ）として定義すると、
ＷＭＬＣＣ、ＬＭＬＣＣ、ＷＬＡＮＤ（ｂ）及びＬＬＡＮＤ（ｂ）の関係は、下式、
０＜ＬＬＡＮＤ（ｂ）／ＬＭＬＣＣ≦１．２
０＜ＷＬＡＮＤ（ｂ）／ＷＭＬＣＣ≦１．２
を満たす請求項１２に記載の積層セラミックキャパシタの回路基板実装方法。
【請求項１４】
前記外部端子電極と前記ランドとを導電接続する導電材の高さ（Ｔｓ）は、前記積層セラミックキャパシタの厚さ（ＴＭＬＣＣ）の１／３未満である請求項１１〜１３のうちのいずれか一つに記載の積層セラミックキャパシタの回路基板実装方法。
【請求項１５】
前記積層セラミックキャパシタは、水平方向に実装されるように整列するテーピング処理され、その幅（ＷＭＬＣＣ）及び厚さ（ＴＭＬＣＣ）が同一または類似である請求項１２に記載の積層セラミックキャパシタの回路基板実装方法。
【請求項１６】
前記積層セラミックキャパシタは、水平方向に実装されるように整列するテーピング処理され、その幅（ＷＭＬＣＣ）及び厚さ（ＴＭＬＣＣ）が同一または類似である請求項１４に記載の積層セラミックキャパシタの回路基板実装方法。
【請求項１７】
内部電極の設けられた誘電体シートが積層され、前記内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタが実装される回路基板上のランドパターンであって、
前記ランドパターンは、前記積層セラミックキャパシタの外部端子電極の設けられた個所に対応するように離間されて前記回路基板の表面に複数個設けられ、
前記積層セラミックキャパシタの幅をＷＭＬＣＣ、長さをＬＭＬＣＣとして定義し、前記離間された各ランドのうちのいずれか一方のランドの外側縁と他方のランドの外側縁とを基準として、基板で占める幅をＷＬＡＮＤ（ａ）、長さをＬＬＡＮＤ（ａ）として定義すると、
ＷＭＬＣＣ、ＬＭＬＣＣ、ＷＬＡＮＤ（ａ）及びＬＬＡＮＤ（ａ）の関係は、下式、
０＜ＬＬＡＮＤ（ａ）／ＬＭＬＣＣ≦１．２
０＜ＷＬＡＮＤ（ａ）／ＷＭＬＣＣ≦１．２
を満たす回路基板上のランドパターン。
【請求項１８】
内部電極の設けられた誘電体シートが積層され、前記内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタが実装される回路基板上のランドパターンであって、
前記ランドパターンは、ハンダ付け量の減少のために、前記積層セラミックキャパシタの外部端子電極の設けられた縁部に対応するように離間されて前記回路基板の表面に複数個設けられ、
前記積層セラミックキャパシタの幅をＷＭＬＣＣ、長さをＬＭＬＣＣとして定義し、前記離間された各ランドのうちのいずれか一方の外側縁と他方のランドの外側縁とを基準として、基板で占める幅をＷＬＡＮＤ（ｂ）、長さをＬＬＡＮＤ（ｂ）として定義すると、
ＷＭＬＣＣ、ＬＭＬＣＣ、ＷＬＡＮＤ（ｂ）及びＬＬＡＮＤ（ｂ）の関係は、下式、
０＜ＬＬＡＮＤ（ｂ）／ＬＭＬＣＣ≦１．２
０＜ＷＬＡＮＤ（ｂ）／ＷＭＬＣＣ≦１．２
を満たす回路基板上のランドパターン。
【請求項１９】
内部電極の設けられた誘電体シートが積層され、前記内部電極と並列接続する外部端子電極が両端部に設けられた積層セラミックキャパシタと、
前記積層セラミックキャパシタが収納される収納部が設けられる包装シートと、を含み、
前記内部電極は、前記収納部の底面を基準に水平に配置されるように整列され、前記積層セラミックキャパシタが整列された包装シートがリール形態に巻き取られた積層セラミックキャパシタの包装体。
【請求項２０】
前記包装シートに結合され、前記積層セラミックキャパシタを覆う包装膜をさらに含む請求項１９に記載の積層セラミックキャパシタの包装体。
【請求項２１】
前記積層セラミックキャパシタは、水平方向に実装されるように整列するテーピング処理され、その幅（ＷＭＬＣＣ）及び厚さ（ＴＭＬＣＣ）が同一または類似である請求項１９または２０に記載の積層セラミックキャパシタの包装体。
【請求項２２】
幅（ＷＭＬＣＣ）及び厚さ（ＴＭＬＣＣ）が同一または類似な積層セラミックキャパシタの水平方向整列方法であって、
前記積層セラミックキャパシタを連続して移送すると共に、前記積層セラミックキャパシタの一定に整列されている一対のガイド部が設けられた移送部に実装して、該積層セラミックキャパシタが連続して移送されるようにするステップと、
前記移送部によって移送される前記積層セラミックキャパシタに磁場を印加し、内部電極層が該磁場及び磁気抵抗が減る方向に整列されるようにする磁場印加ステップと、を含む積層セラミックキャパシタの水平方向整列方法。
【請求項２３】
前記磁場印加ステップを経った前記積層セラミックキャパシタの前記内部電極層は、前記移送部の進行方向を基準に水平に配置される請求項２２に記載の積層セラミックキャパシタの水平方向整列方法。
【請求項２４】
前記一対のガイド部間の間隔ｇは、前記積層セラミックキャパシタの幅をＷＭＬＣＣ、厚さをＴＭＬＣＣ、長さをＬＭＬＣＣとして定義すると、下式、
√（Ｗ２ＭＬＣＣ＋Ｔ２ＭＬＣＣ）＜ｇ＜ｍｉｎ〔√（Ｌ２ＭＬＣＣ＋Ｔ２ＭＬＣＣ），√（Ｌ２ＭＬＣＣ＋Ｗ２ＭＬＣＣ）〕
を満足する請求項２２に記載の積層セラミックキャパシタの水平方向整列方法。
【請求項２５】
前記外部端子電極と前記ランドとを導電接続する前記導電材の高さ（Ｔｓ）は、前記積層セラミックキャパシタの厚さ（ＴＭＬＣＣ）の１／５未満である請求項６に記載の積層セラミックキャパシタの回路基板実装方法。
【請求項２６】
前記外部端子電極と前記ランドとを導電接続する前記導電材の高さ（Ｔｓ）は、前記積層セラミックキャパシタの厚さ（ＴＭＬＣＣ）の１／５未満である請求項６に記載の積層セラミックキャパシタの回路基板実装方法。
【請求項２７】
前記ＷＭＬＣＣ、ＬＭＬＣＣ、ＷＬＡＮＤ（ａ）及びＬＬＡＮＤ（ａ）間の関係は、下式、０．８＜ＬＬＡＮＤ（ａ）／ＬＭＬＣＣ≦１．１０．６＜ＷＬＡＮＤ（ａ）／ＭＬＣＣＣ≦１．０を満たす請求項１１に記載の積層セラミックキャパシタの回路基板実装方法。
【請求項２８】
前記ＷＭＬＣＣ、ＬＭＬＣＣ、ＷＬＡＮＤ（ａ）及びＬＬＡＮＤ（ａ）間の関係は、下式、０．８＜ＬＬＡＮＤ（ａ）／ＬＭＬＣＣ≦１．１０．６＜ＷＬＡＮＤ（ａ）／ＭＬＣＣＣ≦１．０を満たす請求項１７に記載の回路基板上のランドパターン。
【請求項２９】
前記積層セラミックキャパシタの幅（ＷＭＬＣＣ）に対する厚さ（ＴＭＬＣＣ）の比（ＴＭＬＣＣ／ＷＭＬＣＣ）は０．７５≦ＴＭＬＣＣ／ＷＭＬＣＣ≦１．２５である請求項１９または２０に記載の積層セラミックキャパシタ包装体。
【請求項３０】
前記積層セラミックキャパシタの幅（ＷＭＬＣＣ）に対する厚さ（ＴＭＬＣＣ）の比（ＴＭＬＣＣ／ＷＭＬＣＣ）は、０．９≦ＴＭＬＣＣ／ＷＭＬＣＣ≦１．１である請求項２９に記載の積層セラミックキャパシタ包装体。
【請求項３１】
前記積層セラミックキャパシタの幅（ＷＭＬＣＣ）に対する厚さ（ＴＭＬＣＣ）の比（ＴＭＬＣＣ／ＷＭＬＣＣ）は、０．９５≦ＴＭＬＣＣ／ＷＭＬＣＣ≦１．０５である請求項３０に記載の積層セラミックキャパシタ包装体。
【請求項３２】
前記積層セラミックキャパシタの誘電体層の層数は、２００層以上である請求項１９または２０に記載の積層セラミックキャパシタ包装体。
【請求項３３】
前記積層セラミックキャパシタの誘電体層の誘電体厚さは、３μｍ以下である請求項１９または２０に記載の積層セラミックキャパシタ包装体。
【請求項３４】
前記積層セラミックキャパシタの誘電体層は、層数が２００層以上で、誘電体の厚さは３μｍ以下である請求項１９または２０に記載の積層セラミックキャパシタ包装体。