【事件の表示】
　特願２００５−２２５８４９「トレンチ型ＭＩＳＦＥＴ」拒絶査定不服審判事件〔平成１９年　２月１５日出願公開、特開２００７−　４２８９２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯  
　本願は、平成１７年８月３日の出願であって、平成１８年１２月２５日付けで手続補正がなされ、平成１９年２月２２日付けで拒絶査定がなされ、これに対して平成１９年３月２９日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明
　本願の請求項１ないし３に係る発明は、平成１８年１２月２５日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし３に記載された事項により特定されるとおりのものであり、その請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載された事項により特定される以下のとおりのものである。
　
「【請求項１】
　第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプであるソース部が、この順に隣接して形成された半導体基板上に、その内部にゲート電極が埋め込まれたトレンチ部が設けられたトレンチ型ＭＩＳＦＥＴであって、
　上記ソース部には、ソース拡散部とボディ拡散部とが形成されており、
　上記トレンチ部は、
　上記ソース拡散部およびボディ拡散部の形成領域で、幅の広い領域と幅の狭い領域とが交互に形成され、ソース拡散部およびボディ拡散部の形成領域を上記幅の狭い領域で個々のユニットセルに区分しており、
　ボディ拡散部は、上記トレンチ部によって区分される領域内の幅の広い領域に配置されていることを特徴とするトレンチ型ＭＩＳＦＥＴ。」
　
３．刊行物に記載された発明
（１）特開平１１−１１１９７６号公報　
　原査定の拒絶の理由に引用され、本願の出願前に日本国内で頒布された特開平１１−１１１９７６号公報（以下「刊行物１」という。）には、第１ないし３図とともに以下の事項が記載されている。（下線は、当合議体にて付加したものである。以下同じ。）
　
「【０００１】
【発明の属する技術分野】
本発明は、トレンチ型の埋込み絶縁ゲートを有する半導体装置に係わり、特に、トレンチの配列パターン及びソースとベースの同時コンタクトの方式を改善することにより、チャネル密度を向上し得る半導体装置に関する。
「【００１９】
【発明の実施の形態】以下、本発明に係る各実施形態について図面を参照しながら説明する。
（第１の実施形態）図１は本発明の第１の実施形態に係る半導体装置の半導体層の構成を示す平面図であり、図２は図１の２−２線矢視断面図である。なお、図２は、半導体層の断面構成に加え、図１では省略された電極構造をも示している。
この半導体装置では、ｎ
- 
型基板１１上にｐ型ベース層１２が形成されている。ｐ型ベース層１２表面には、ｐ型ベース層１２を略マトリックス状に点在させて露出するように、ｐ型ベース層１２のコンタクト領域を除く全面にイオン注入もしくは固相拡散により、ｎ
+
 型ソース層１３が選択的に形成されている。
ｎ
+ 
型ソース層１３表面には、露出された各ｐ型ベース層１２を交互に迂回するように方形波状の平面形状を有する複数のトレンチ１４が、ｎ
+
 型ソース層１３からｐ型ベース層１２を貫通してｎ
- 
型基板１１に到達する深さまで選択的に０．６μｍ幅で形成されている。各トレンチ１４は、ゲート絶縁膜１５を介してポリシリコン等からなるゲート電極１６が埋め込まれている。また、ｎ
+ 
型ソース層１３上には、各ｐ型ベース層１２とその周囲０．５μｍ幅のｎ
+ 
型ソース層１３とからなるコンタクト領域Ｃを露出させるように、層間絶縁層１７が選択的に形成されている。
【００２０】ここで、ｎ+ 型ソース層１３及びｐ型ベース層１２とのコンタクト領域Ｃは、各トレンチ１４の相互間に形成され、ｎ+ 型ソース層１３の周囲０．５μｍ幅の合わせマージンの設定により、トレンチゲートとの短絡が阻止されている。また、これにより、ソース電極１８とのコンタクト領域Ｃを挟む位置の各トレンチ１４間の距離Ｔ1 は、従来と同じく、３μｍとなる。この３μｍは、横１μｍのｐ型ベース層１２と、その両側の夫々０．５μｍ幅のｎ+ 型ソース層１３と、その両側の夫々０．５μｍ幅の合わせマージンとの合計である。
なお、本発明に係るソース電極１８とのコンタクト領域Ｃを挟まない位置の各トレンチ１４間の距離Ｔ
2 
は、１μｍとし、コンタクト領域Ｃを挟む位置の各トレンチ１４間の距離Ｔ
1 
よりも短くなっている（Ｔ
2 
＜Ｔ
1 
）。
【００２１】
一方、ｎ
- 
型基板１１の裏面には、ｎ
+ 
型ドレイン層１９を介してドレイン電極２０が形成されている。
【００２２】具体的には、半導体層表面におけるｎ+ 型ソース層１３とｐ型ベース層１２とからなるソース電極１８とのコンタクト領域Ｃを略マトリックス状に点在させ、且つ各コンタクト領域Ｃを交互に迂回するように方形波状のトレンチ１４を設けるように、トレンチ１４の配列パターン及びソースとベースにおける同時コンタクトを改善し、単位面積当りのトレンチ密度を増加させたことにより、チャネル密度を向上させることができる。」
　
　したがって、刊行物１には、以下の発明（以下「刊行物発明」という。）が記載されている。
　
「ｎ- 型基板１１上にｐ型ベース層１２が形成され、ｐ型ベース層１２表面には、ｐ型ベース層１２を略マトリックス状に点在させて露出するように、ｐ型ベース層１２のコンタクト領域を除く全面にイオン注入もしくは固相拡散により、ｎ+ 型ソース層１３が選択的に形成され、ｎ+ 型ソース層１３表面には、露出された各ｐ型ベース層１２を交互に迂回するように方形波状の平面形状を有する複数のトレンチ１４が、ｎ+ 型ソース層１３からｐ型ベース層１２を貫通してｎ- 型基板１１に到達する深さまで選択的に０．６μｍ幅で形成され、各トレンチ１４は、ゲート絶縁膜１５を介してポリシリコン等からなるゲート電極１６が埋め込まれ、ｎ+ 型ソース層１３上には、各ｐ型ベース層１２とその周囲０．５μｍ幅のｎ+ 型ソース層１３とからなるコンタクト領域Ｃを露出させるように、層間絶縁層１７が選択的に形成され、ソース電極１８とのコンタクト領域Ｃを挟まない位置の各トレンチ１４間の距離Ｔ2 は、１μｍとし、コンタクト領域Ｃを挟む位置の各トレンチ１４間の距離Ｔ1 よりも短くなっており（Ｔ2 ＜Ｔ1 ）、ｎ- 型基板１１の裏面には、ｎ+ 型ドレイン層１９を介してドレイン電極２０が形成されている、
トレンチ型の埋込み絶縁ゲートを有する半導体装置。」
　
（２）特開平１０−２７０６８９号公報　
　原査定の拒絶の理由に引用され、本願の出願前に日本国内で頒布された特開平１０−２７０６８９号公報（以下「刊行物２」という。）には、図１ないし３とともに以下の事項が記載されている。
　
「【０００１】
【発明の属する技術分野】本発明は、半導体装置に関し、特に、トレンチゲート構造の半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】電力増幅回路、電源回路、コンバータ或は電源保護回路等にはパワートランジスタが用いられているが、これらのパワートランジスタには大電力を扱うために高耐圧化及び大電流化が要求される。
【０００３】ＭＩＳＦＥＴの場合には、大電流化を達成する方法として、チャネル幅を増大させることによって容易に達成できる。そして、このようなチャネル幅の増大を行なうことによってチップ面積が増大するのを回避するために、ゲート電極の平面配置について、例えばストライプ構造或はメッシュゲート構造が用いられている。
【０００４】ストライプ構造では単位チップ面積当りのチャネル幅が小さく無効領域が多いが、メッシュゲート構造では、ゲートが平面的に格子状に配置されており、このため単位チップ面積当りのチャネル幅を大きくすることができる。メッシュゲート構造のＦＥＴについてはオーム社刊「半導体ハンドブック」第４２９頁乃至第４３０頁に記載されている。」
「【００２４】
【発明の実施の形態】
（実施の形態１）図１は、本発明の一実施の形態である半導体装置のトレンチゲート構造のパワーＭＩＳＦＥＴの要部を示す平面図であり、図２は、図１中ａ‐ａ線に沿った縦断面図であり、図３は、図１中ａ‐ａ線に沿った部分のトレンチゲートの溝部をエッチングした状態を示す斜視図である。なお図１にては、説明のためにソース取り出し配線及びＢＰＳＧ膜を図示しない。
【００２５】本実施の形態のＭＩＳＦＥＴは、ＮＰＮ型であり、半導体基板主面の深層部であるＮ＋型層１上のＮ型層２をドレインとし、Ｎ型層２上に形成されたＰ−型層３をチャネルとしている。トレンチゲート４は、半導体基板主面に延設されＮ型層２に達する溝部にゲート絶縁膜となる酸化珪素膜５を介して設けられている。このトレンチゲート４周辺の半導体基板主面表層部に形成されるＮ＋型層６がソースとなる。
【００２６】ソースとなるＮ＋型層６には、半導体基板主面上に設けたソース取り出し配線７が接続しており、このソース取り出し配線７は、ベース電位を一定とするためにソースとなるＮ＋層６とチャネルとなるＰ−層３のコンタクト領域となるＰ＋層８の双方に接続されている。ソース取り出し配線７とトレンチゲート４とはＢＰＳＧ膜９によって絶縁分離されている。
【００２７】また、半導体基板裏面の全面には、ドレインとなるＮ型層２と導通するドレイン電極１０が形成されており、各トレンチゲート４は、半導体チップの外周部近傍にて終端しており、この終端部分にて半導体基板主面上に設けたゲート取り出し配線（図示せず）と接続している。」
　
４．対比
（１）刊行物発明の「ｎ+ 型ドレイン層１９」、「ｎ- 型基板１１」、「ｐ型ベース層１２」、「ｎ+ 型ソース層１３」及び「トレンチ型の埋込み絶縁ゲートを有する半導体装置」は、各々本願発明の「第１の導電タイプである高ドープドレイン部」、「第１の導電タイプである低ドープドレイン部」、「第２の導電タイプであるチャネルボディ部」、「第１の導電タイプであるソース部」に形成されている「ソース拡散部」及び「トレンチ型ＭＩＳＦＥＴ」に相当する。
　
（２）刊行物発明において、「ｎ+ 型ドレイン層１９」、「ｎ- 型基板１１」、「ｐ型ベース層１２」及び「ｎ+ 型ソース層１３」が、この順に隣接して形成されていることは明らかである。
　
（３）刊行物発明において、「ゲート絶縁膜１５を介してポリシリコン等からなるゲート電極１６が埋め込まれ」た「トレンチ１４」は、本願発明における「その内部にゲート電極が埋め込まれたトレンチ部」に相当する。
　
（４）刊行物発明において、「ｐ型ベース層１２表面には、ｐ型ベース層１２を略マトリックス状に点在させて露出するように、ｐ型ベース層１２のコンタクト領域を除く全面にイオン注入もしくは固相拡散により、ｎ+ 型ソース層１３が選択的に形成され、ｎ+ 型ソース層１３表面には、露出された各ｐ型ベース層１２を交互に迂回するように方形波状の平面形状を有する複数のトレンチ１４」が形成され、前記露出された「各ｐ型ベース層１２とその周囲」「のｎ+ 型ソース層１３とからなるコンタクト領域Ｃ」「を挟まない位置の各トレンチ１４間の距離Ｔ2 は、」前記「コンタクト領域Ｃを挟む位置の各トレンチ１４間の距離Ｔ1 よりも短くなって」いることから、刊行物発明の「トレンチ１４」は、「ｎ+ 型ソース層１３」、「露出された各ｐ型ベース層１２」の形成領域で、幅の広い領域と幅の狭い領域とが交互に形成され、前記「露出された各ｐ型ベース層１２」は、「トレンチ１４」によって区分される領域内の幅の広い領域に配置されていることは明らかである。
　
（５）よって、本願発明と刊行物発明は、
「第１の導電タイプである高ドープドレイン部、第１の導電タイプである低ドープドレイン部、第２の導電タイプであるチャネルボディ部、及び第１の導電タイプであるソース部が、この順に隣接して形成された半導体基板上に、その内部にゲート電極が埋め込まれたトレンチ部が設けられたトレンチ型ＭＩＳＦＥＴであって、
　上記ソース部には、ソース拡散部が形成されており、
　上記トレンチ部は、幅の広い領域と幅の狭い領域とが交互に形成されていることを特徴とするトレンチ型ＭＩＳＦＥＴ。」である点で一致し、以下の４点で相違する。
　
（相違点１）
　本願発明では、「上記ソース部には、ソース拡散部とボディ拡散部とが形成されて」いるのに対して、刊行物発明では、「ｎ+ 型ソース層１３表面には」、本願発明における「第２の導電タイプであるチャネルボディ部」に相当する「各ｐ型ベース層１２」が露出されているものの、当該「各ｐ型ベース層１２」の露出部が、前記「チャネルボディ部」と不純物濃度などの点で区別される所謂「ボディ拡散部」とはいえない点。
　
（相違点２）
　本願発明では、「上記トレンチ部は、上記ソース拡散部およびボディ拡散部の形成領域で、幅の広い領域と幅の狭い領域とが交互に形成され」ているのに対して、刊行物発明では、「トレンチ１４」は、「ｎ+ 型ソース層１３」、「露出された各ｐ型ベース層１２」の形成領域で、幅の広い領域と幅の狭い領域とが交互に形成されている点。
　
（相違点３）
　本願発明では、「ソース拡散部およびボディ拡散部の形成領域を上記幅の狭い領域で個々のユニットセルに区分して」いるのに対して、刊行物発明では、 「ｎ+ 型ソース層１３」、「露出された各ｐ型ベース層１２」の形成領域を、幅の狭い領域で個々のユニットセルに区分していない点。
　
（相違点４）
　本願発明では、「ボディ拡散部は、上記トレンチ部によって区分される領域内の幅の広い領域に配置され」ているのに対して、刊行物発明では、「露出された各ｐ型ベース層１２」が、「トレンチ１４」によって区分される領域内の幅の広い領域に配置されている点。
　
５．判断
（１）相違点１について
　トレンチ型ＭＩＳＦＥＴにおいて、ソース領域及びボディー領域とソース電極を接続する際に、基板表面に露出したボディー領域に不純物を拡散させて、コンタクト抵抗を低くすることは、以下の周知例１、２に記載されるように従来周知である。
　
（ア）周知例１（刊行物２）：特開平１０−２７０６８９号公報には、図２とともに、以下の事項が記載されている。
「【００２５】本実施の形態のＭＩＳＦＥＴは、ＮＰＮ型であり、半導体基板主面の深層部であるＮ＋型層１上のＮ型層２をドレインとし、Ｎ型層２上に形成されたＰ−型層３をチャネルとしている。トレンチゲート４は、半導体基板主面に延設されＮ型層２に達する溝部にゲート絶縁膜となる酸化珪素膜５を介して設けられている。このトレンチゲート４周辺の半導体基板主面表層部に形成されるＮ＋型層６がソースとなる。
【００２６】ソースとなるＮ＋型層６には、半導体基板主面上に設けたソース取り出し配線７が接続しており、このソース取り出し配線７は、ベース電位を一定とするためにソースとなるＮ＋層６とチャネルとなるＰ−層３のコンタクト領域となるＰ＋層８の双方に接続されている。ソース取り出し配線７とトレンチゲート４とはＢＰＳＧ膜９によって絶縁分離されている。」
　
（イ）周知例２：特開２００４−５５８０３号公報には、図６ないし８とともに、以下の事項が記載されている。
「【００２９】
次いで、図６および図７に示すように、基板１上に酸化シリコン膜１９を形成した後、図示しないレジスト膜をマスクに、複数の八角形のパターン（ｎ+型半導体領域１７上）内の基板１（ｐ-型半導体領域１５およびｎ+型半導体領域１７）をエッチングすることによりコンタクト溝（ソースコンタクト）２１ｓを形成する。この際、酸化シリコン膜１９の開口部の径より基板１（１７、１５）の開口部の径が小さくなるよう、エッチング条件を調整する。
【００３０】
このコンタクト溝２１ｓの側壁からはｎ+型半導体領域１７が露出し、その底部からはｐ-型半導体領域１５が露出している。言い換えれば、このコンタクト溝２１ｓの深さは、ｎ+型半導体領域１７を越え、ｐ-型半導体領域１５まで達している。
【００３１】
また、図示はしないが、この際、多結晶シリコン膜パターンＰ上の酸化シリコン膜１９を除去しコンタクト溝（ゲートコンタクト）を形成する。
【００３２】
次いで、図８に示すように、コンタクト溝２１ｓの底部に、ｐ型不純物として、例えばフッ化ホウ素（ＢＦ2）を注入し、拡散させることによりｐ+型半導体領域（バックゲートコンタクト領域）２３を形成する。即ち、コンタクト溝２１ｓ上に形成されるソース電極は、ソース領域１７に接続され、また、ｐ+型半導体領域２３を介してバックゲートと接続される。」
　
　したがって、刊行物発明において、「露出された各ｐ型ベース層１２」に、ｐ型不純物を拡散し、本願発明のように、「上記ソース部に」「ソース拡散部とボディ拡散部と」を「形成」することは、周知技術に基づいて、当業者が容易になし得たものである。
　よって、相違点１は、当業者が容易に想到し得る範囲に含まれる程度のものである。
　
（２）相違点２について
　上記（１）において検討したように、刊行物発明において、「露出された各ｐ型ベース層１２」に、ｐ型不純物を拡散し、本願発明のように、「上記ソース部に」「ソース拡散部とボディ拡散部と」を「形成」することが、周知技術に基づいて、当業者が容易になし得たものであるならば、刊行物発明において、本願発明のように、「上記トレンチ部」が、「上記ソース拡散部およびボディ拡散部の形成領域で、幅の広い領域と幅の狭い領域とが交互に形成され」るようにすることも、当業者が容易になし得たものである。
　よって、相違点２は、当業者が容易に想到し得る範囲に含まれる程度のものである。
　
（３）相違点３について
　刊行物２には、従来の技術に関して、「【０００３】ＭＩＳＦＥＴの場合には、大電流化を達成する方法として、チャネル幅を増大させることによって容易に達成できる。そして、このようなチャネル幅の増大を行なうことによってチップ面積が増大するのを回避するために、ゲート電極の平面配置について、例えばストライプ構造或はメッシュゲート構造が用いられている。　【０００４】ストライプ構造では単位チップ面積当りのチャネル幅が小さく無効領域が多いが、
メッシュゲート構造では、ゲートが平面的に格子状に配置されており、このため単位チップ面積当りのチャネル幅を大きくすることができる。
このトレンチゲート４周辺の半導体基板主面表層部に形成されるＮ＋型層６がソースとなる。
　ここで、図１及び２を参照すると、刊行物２の実施の形態は、「トレンチゲート４」は、「半導体基板主面表層部に形成されるＮ＋型層６」（ソース）を介して、「コンタクト領域となるＰ＋層８」を取り囲んだ形状を有しているともいえ、このような構成を有することにより、ストライプ状のトレンチゲートに比べて、チャネル幅が大きくなっていることは明らかである。
　してみれば、刊行物発明において、チャネル幅を大きくするために、刊行物２に記載された技術および上記（１）において記載した周知技術を適用して、「露出された各ｐ型ベース層１２」に、ｐ型不純物を拡散するとともに、「ソース電極１８とのコンタクト領域Ｃを挟まない位置の各トレンチ１４間」を「ゲート電極１６が埋め込まれた」「トレンチ」で接続し、「コンタクト領域Ｃ」を「トレンチ」で取り囲んだ形状にすること、すなわち、本願発明のように、「ソース拡散部およびボディ拡散部の形成領域を上記幅の狭い領域で個々のユニットセルに区分」することは、当業者が容易になし得たことである。
　
（４）相違点４について
　上記（１）において検討したように、刊行物発明において、「露出された各ｐ型ベース層１２」に、ｐ型不純物を拡散し、本願発明のように、「上記ソース部に」「ソース拡散部とボディ拡散部と」を「形成」することが、周知技術に基づいて、当業者が容易になし得たものであるならば、刊行物発明において、本願発明のように、「ボディ拡散部」を、「上記トレンチ部によって区分される領域内の幅の広い領域に配置され」るようにすることも、当業者が容易になし得たものである。
　よって、相違点４は、当業者が容易に想到し得る範囲に含まれる程度のものである。
　
（５）まとめ
　よって、本願発明は、刊行物１、２に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、請求項２及び３に係る発明について検討するまでもなく、拒絶されるべきものである。　
　よって、結論のとおり審決する。