【事件の表示】
　平成　７年特許願第　９０１５７号「半導体装置」拒絶査定不服審判事件〔平成　８年１０月１１日出願公開、特開平　８−２６４７９８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成７年３月２３日に出願された特許出願であって、平成１６年３月１６日付けで拒絶査定がなされ、これに対して平成１６年４月１５日付けで拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされたものである。
　
２．平成１６年４月１５日付けの手続補正（以下、「本件補正」という。）について
　
［補正却下の決定の結論］
　平成１６年４月１５日付けの手続補正を却下する。
　
［理由］
（１）本件補正の内容
　本件補正は、特許請求の範囲を以下のとおりに補正するものである。（以下、請求項１ないし請求項８を、それぞれ「補正後請求項１」ないし「補正後請求項８」という。）
「【請求項１】
　第２のＰチャネル型ＴＦＴと第１のＰチャネル型ＴＦＴと第１のＮチャネル型ＴＦＴと第２のＮチャネル型ＴＦＴとが順に直列に接続されているＣＭＯＳ回路と、
　前記第１のＰチャネル型ＴＦＴと前記第２のＰチャネル型ＴＦＴのしきい電圧より高いしきい電圧を有する第３のＰチャネル型ＴＦＴと、
　前記第１のＮチャネル型ＴＦＴと前記第２のＮチャネル型ＴＦＴのしきい電圧より高いしきい電圧を有する第３のＮチャネル型ＴＦＴと、
　第１の電源制御回路と第２の電源制御回路と、
を有する半導体装置であって、
　前記第２のＰチャネル型ＴＦＴのソース電極に前記第３のＰチャネル型ＴＦＴのソース電極またはドレイン電極が接続され、
　前記第２のＮチャネル型ＴＦＴのソース電極に前記第３のＮチャネル型ＴＦＴのソース電極またはドレイン電極が接続され、
　前記第１のＰチャネル型ＴＦＴのゲート電極と前記第１のＮチャネル型ＴＦＴのゲート電極が接続されており、
　前記第２のＰチャネル型ＴＦＴのゲート電極と前記第２のＮチャネル型ＴＦＴのゲート電極には、互いに反転する動作クロックが入力され、
　前記第３のＰチャネル型ＴＦＴのゲート電極は前記１の電源制御回路に接続され、前記第３のＮチャネル型ＴＦＴのゲート電極には前記第２の電源制御回路に接続され、
　前記第１乃至第３のＰチャネル型ＴＦＴ及び前記第１乃至第３のＮチャネル型ＴＦＴのそれぞれは、結晶性シリコンを用いて形成されており、かつ、チャネル領域にしきい電圧を制御するための不純物がドープされていることを特徴とする半導体装置。
【請求項２】
　請求項１において、
　前記ＣＭＯＳ回路はクロックドインバータであることを特徴とする半導体装置。
【請求項３】
　請求項１において、
　前記第１乃至第３のＰチャネル型ＴＦＴ及び前記第１乃至第３のＮチャネル型ＴＦＴそれぞれのチャネル形成領域における不純物の濃度は、５×１０15〜５×１０17原子／ｃｍ3であることを特徴とする半導体装置。
【請求項４】
　第２のＰチャネル型ＴＦＴと第１のＰチャネル型ＴＦＴと第１のＮチャネル型ＴＦＴと第２のＮチャネル型ＴＦＴとが順に直列に接続されている第１のＣＭＯＳ回路と、
　前記第１のＣＭＯＳ回路を構成するＴＦＴのしきい電圧より高いしきい電圧を有するＴＦＴで構成される第２のＣＭＯＳ回路、第３のＣＭＯＳ回路と、
　第１の電源制御回路と第２の電源制御回路と、
　前記第１のＰチャネル型ＴＦＴと前記第２のＰチャネル型ＴＦＴのしきい電圧より高いしきい電圧を有する第３のＰチャネル型ＴＦＴと、
　前記第１のＮチャネル型ＴＦＴと前記第２のＮチャネル型ＴＦＴのしきい電圧より高いしきい電圧を有する第３のＮチャネル型ＴＦＴと、
を有する半導体装置であって、
　前記第３のＰチャネル型ＴＦＴのソース電極またはドレイン電極が前記第２のＰチャネル型ＴＦＴのソース電極に接続され、前記第３のＰチャネル型ＴＦＴのゲート電極が前記第１の電源制御回路に接続され、
　前記第３のＮチャネル型ＴＦＴのソース電極またはドレイン電極が前記第２のＮチャネル型ＴＦＴのソース電極に接続され、前記第３のＮチャネル型ＴＦＴのゲート電極が前記第２の電源制御回路に接続され、
　前記第１のＰチャネル型ＴＦＴのゲート電極と前記第１のＮチャネル型ＴＦＴのゲート電極とが接続され、
　前記第２のＮチャネル型ＴＦＴのゲート電極と前記第２のＰチャネル型ＴＦＴのゲート電極には、互いに反転する動作クロックが入力され、
　前記第１のＰチャネル型ＴＦＴと前記第１のＮチャネル型ＴＦＴとによる出力が前記第２のＣＭＯＳ回路の出力と前記第３のＣＭＯＳ回路の入力に接続され、
　前記第２のＣＭＯＳ回路の入力と前記第３のＣＭＯＳ回路の出力とが接続されており、
　前記第１乃至第３のＰチャネル型ＴＦＴ及び前記第１乃至第３のＮチャネル型ＴＦＴのそれぞれは、結晶性シリコンを用いて形成されており、かつ、チャネル領域にしきい電圧を制御するための不純物がドープされていることを特徴とする半導体装置。
【請求項５】
　請求項４において、
　前記第１のＣＭＯＳ回路はクロックドインバータであることを特徴とする半導体装置。
【請求項６】
　請求項４又は請求項５において、
　前記第２のＣＭＯＳ回路または前記第３のＣＭＯＳ回路はインバータであることを特徴とする半導体装置。
【請求項７】
　請求項４乃至６のいずれか一項において、
　前記第１のＣＭＯＳ回路、前記第２のＣＭＯＳ回路および前記第３のＣＭＯＳ回路によりタイミング発生回路が構成されることを特徴とする半導体装置。
【請求項８】
　請求項４において、
　前記第１乃至第３のＰチャネル型ＴＦＴ及び前記第１乃至第３のＮチャネル型ＴＦＴそれぞれのチャネル形成領域における不純物の濃度は、５×１０15〜５×１０17原子／ｃｍ3であることを特徴とする半導体装置。」
　
　本件補正は、平成１５年１０月８日付けで補正された以下の特許請求の範囲の請求項１ないし請求項１６（以下、それぞれ「補正前請求項１」ないし「補正前請求項１６」という。）を補正するものである。
「【請求項１】
　ＣＭＯＳ回路を構成する第１のＰチャネル型ＴＦＴのソース電極に前記第１のＰチャネル型ＴＦＴのしきい電圧より高いしきい電圧を有する第２のＰチャネル型ＴＦＴのソース電極またはドレイン電極が接続され、
　前記ＣＭＯＳ回路を構成する第１のＮチャネル型ＴＦＴのソース電極に前記第１のＮチャネル型ＴＦＴのしきい電圧より高いしきい電圧を有する第２のＮチャネル型ＴＦＴのソース電極またはドレイン電極が接続されており、
　前記第１及び第２のＰチャネル型ＴＦＴ並びに前記第１及び第２のＮチャネル型ＴＦＴのそれぞれは、チャネル領域にしきい電圧を制御するための不純物がドープされていることを特徴とする半導体装置。
【請求項２】
　第１のＰチャネル型ＴＦＴと第２のＰチャネル型ＴＦＴと第１のＮチャネル型ＴＦＴと第２のＮチャネル型ＴＦＴとが直列に接続されているＣＭＯＳ回路と、
　前記第１のＰチャネル型ＴＦＴと前記第２のＰチャネル型ＴＦＴのしきい電圧より高いしきい電圧を有する第３のＰチャネル型ＴＦＴと、
　前記第１のＮチャネル型ＴＦＴと前記第２のＮチャネル型ＴＦＴのしきい電圧より高いしきい電圧を有する第３のＮチャネル型ＴＦＴと、
を有する半導体装置であって、
　前記第２のＰチャネル型ＴＦＴのソース電極に前記第３のＰチャネル型ＴＦＴのソース電極またはドレイン電極が接続され、
　前記第２のＮチャネル型ＴＦＴのソース電極に前記第３のＮチャネル型ＴＦＴのソース電極またはドレイン電極が接続されており、
　前記第１乃至第３のＰチャネル型ＴＦＴ及び前記第１乃至第３のＮチャネル型ＴＦＴのそれぞれは、チャネル領域にしきい電圧を制御するための不純物がドープされていることを特徴とする半導体装置。
【請求項３】
　第１のＰチャネル型ＴＦＴと第２のＰチャネル型ＴＦＴと第１のＮチャネル型ＴＦＴと第２のＮチャネル型ＴＦＴとが直列に接続されているＣＭＯＳ回路と、
　前記第１のＰチャネル型ＴＦＴと前記第２のＰチャネル型ＴＦＴのしきい電圧より高いしきい電圧を有する第３のＰチャネル型ＴＦＴと、
　前記第１のＮチャネル型ＴＦＴと前記第２のＮチャネル型ＴＦＴのしきい電圧より高いしきい電圧を有する第３のＮチャネル型ＴＦＴと、
を有する半導体装置であって、
　前記第２のＰチャネル型ＴＦＴのソース電極に前記第３のＰチャネル型ＴＦＴのソース電極またはドレイン電極が接続され、
　前記第２のＮチャネル型ＴＦＴのソース電極に前記第３のＮチャネル型ＴＦＴのソース電極またはドレイン電極が接続され、
　前記第１のＰチャネル型ＴＦＴのゲート電極と前記第１のＮチャネル型ＴＦＴのゲート電極が接続されており、
　前記第１乃至第３のＰチャネル型ＴＦＴ及び前記第１乃至第３のＮチャネル型ＴＦＴのそれぞれは、チャネル領域にしきい電圧を制御するための不純物がドープされていることを特徴とする半導体装置。
【請求項４】
　請求項１乃至３のいずれか一項において、
　前記ＣＭＯＳ回路はクロックドインバータであることを特徴とする半導体装置。
【請求項５】
　請求項１において、
　前記第１及び第２のＰチャネル型ＴＦＴ並びに前記第１及び第２のＮチャネル型ＴＦＴそれぞれのチャネル形成領域における不純物の濃度は、５×１０15〜５×１０17原子／ｃｍ3であることを特徴とする半導体装置。
【請求項６】
　請求項２又は請求項３において、
　前記第１乃至第３のＰチャネル型ＴＦＴ及び前記第１乃至第３のＮチャネル型ＴＦＴそれぞれのチャネル形成領域における不純物の濃度は、５×１０15〜５×１０17原子／ｃｍ3であることを特徴とする半導体装置。
【請求項７】
　第１のＰチャネル型ＴＦＴと第１のＮチャネル型ＴＦＴとを有する第１のＣＭＯＳ回路と、
　前記第１のＣＭＯＳ回路を構成するＴＦＴのしきい電圧より高いしきい電圧を有するＴＦＴで構成される第２のＣＭＯＳ回路、第３のＣＭＯＳ回路と、
　前記第１のＰチャネル型ＴＦＴのしきい電圧より高いしきい電圧を有する第２のＰチャネル型ＴＦＴと、
　前記第１のＮチャネル型ＴＦＴのしきい電圧より高いしきい電圧を有する第２のＮチャネル型ＴＦＴと、
を有する半導体装置であって、
　前記第１のＰチャネル型ＴＦＴのソース電極に前記第２のＰチャネル型ＴＦＴのソース電極またはドレイン電極が接続され、
　前記第１のＮチャネル型ＴＦＴのソース電極に前記第２のＮチャネル型ＴＦＴのソース電極またはドレイン電極が接続され、
　前記第１のＣＭＯＳ回路の出力が前記第２のＣＭＯＳ回路の出力と前記第３のＣＭＯＳ回路の入力に接続され、
　前記第２のＣＭＯＳ回路の入力と前記第３のＣＭＯＳ回路の出力とが接続されており、
　前記第１及び第２のＰチャネル型ＴＦＴ並びに前記第１及び第２のＮチャネル型ＴＦＴのそれぞれは、チャネル領域にしきい電圧を制御するための不純物がドープされていることを特徴とする半導体装置。
【請求項８】
　第１のＰチャネル型ＴＦＴと第２のＰチャネル型ＴＦＴと第１のＮチャネル型ＴＦＴと第２のＮチャネル型ＴＦＴとが直列に接続されている第１のＣＭＯＳ回路と、
　前記第１のＣＭＯＳ回路を構成するＴＦＴのしきい電圧より高いしきい電圧を有するＴＦＴで構成される第２のＣＭＯＳ回路と第３のＣＭＯＳ回路と、
　前記第１のＰチャネル型ＴＦＴと前記第２のＰチャネル型ＴＦＴのしきい電圧より高いしきい電圧を有する第３のＰチャネル型ＴＦＴと、
　前記第１のＮチャネル型ＴＦＴと前記第２のＮチャネル型ＴＦＴのしきい電圧より高いしきい電圧を有する第３のＮチャネル型ＴＦＴと、
を有する半導体装置であって、
　前記第２のＰチャネル型ＴＦＴのソース電極に前記第３のＰチャネル型ＴＦＴのソース電極またはドレイン電極が接続され、
　前記第２のＮチャネル型ＴＦＴのソース電極に前記第３のＮチャネル型ＴＦＴのソース電極またはドレイン電極が接続され、
　前記第１のＰチャネル型ＴＦＴのゲート電極と前記第１のＮチャネル型ＴＦＴのゲート電極とが接続され、
　前記第２のＰチャネル型ＴＦＴと前記第１のＮチャネル型ＴＦＴとによる出力が前記第２のＣＭＯＳ回路の出力と前記第３のＣＭＯＳ回路の入力に接続され、
　前記第２のＣＭＯＳ回路の入力と前記第３のＣＭＯＳ回路の出力とが接続されており、
　前記第１乃至第３のＰチャネル型ＴＦＴ及び前記第１乃至第３のＮチャネル型ＴＦＴのそれぞれは、チャネル領域にしきい電圧を制御するための不純物がドープされていることを特徴とする半導体装置。
【請求項９】
　第１のＰチャネル型ＴＦＴと第１のＮチャネル型ＴＦＴとを有する第１のＣＭＯＳ回路と、
　前記第１のＣＭＯＳ回路を構成するＴＦＴのしきい電圧より高いしきい電圧を有するＴＦＴで構成される第２のＣＭＯＳ回路、第３のＣＭＯＳ回路、第４のＣＭＯＳ回路、第５のＣＭＯＳ回路と、
　前記第１のＰチャネル型ＴＦＴのしきい電圧より高いしきい電圧を有する第２のＰチャネル型ＴＦＴと、
　前記第１のＮチャネル型ＴＦＴのしきい電圧より高いしきい電圧を有する第２のＮチャネル型ＴＦＴと、
を有する半導体装置であって、
　前記第２のＰチャネル型ＴＦＴのソース電極またはドレイン電極が前記第１のＰチャネル型ＴＦＴのソース電極に接続され、前記第２のＰチャネル型ＴＦＴのゲート電極が前記第４のＣＭＯＳ回路に接続され、
　前記第２のＮチャネル型ＴＦＴのソース電極またはドレイン電極が前記第１のＮチャネル型ＴＦＴのソース電極に接続され、前記第２のＮチャネル型ＴＦＴのゲート電極が前記第５のＣＭＯＳ回路に接続され、
　前記第１のＣＭＯＳ回路の出力が前記第２のＣＭＯＳ回路の出力と前記第３のＣＭＯＳ回路の入力に接続され、
　前記第２のＣＭＯＳ回路の入力と前記第３のＣＭＯＳ回路の出力とが接続されており、
　前記第１及び第２のＰチャネル型ＴＦＴ並びに前記第１及び第２のＮチャネル型ＴＦＴのそれぞれは、チャネル領域にしきい電圧を制御するための不純物がドープされていることを特徴とする半導体装置。
【請求項１０】
　第１のＰチャネル型ＴＦＴと第２のＰチャネル型ＴＦＴと第１のＮチャネル型ＴＦＴと第２のＮチャネル型ＴＦＴとが直列に接続されている第１のＣＭＯＳ回路と、
　前記第１のＣＭＯＳ回路を構成するＴＦＴのしきい電圧より高いしきい電圧を有するＴＦＴで構成される第２のＣＭＯＳ回路、第３のＣＭＯＳ回路、第４のＣＭＯＳ回路、第５のＣＭＯＳ回路と、
　前記第１のＰチャネル型ＴＦＴと前記第２のＰチャネル型ＴＦＴのしきい電圧より高いしきい電圧を有する第３のＰチャネル型ＴＦＴと、
　前記第１のＮチャネル型ＴＦＴと前記第２のＮチャネル型ＴＦＴのしきい電圧より高いしきい電圧を有する第３のＮチャネル型ＴＦＴと、
を有する半導体装置であって、
　前記第３のＰチャネル型ＴＦＴのソース電極またはドレイン電極が前記第２のＰチャネル型ＴＦＴのソース電極に接続され、前記第３のＰチャネル型ＴＦＴのゲート電極が前記第４のＣＭＯＳ回路に接続され、
　前記第３のＮチャネル型ＴＦＴのソース電極またはドレイン電極が前記第２のＮチャネル型ＴＦＴのソース電極に接続され、前記第３のＮチャネル型ＴＦＴのゲート電極が前記第５のＣＭＯＳ回路に接続され、
　前記第１のＰチャネル型ＴＦＴのゲート電極と前記第１のＮチャネル型ＴＦＴのゲート電極とが接続され、
　前記第１のＰチャネル型ＴＦＴと前記第１のＮチャネル型ＴＦＴとによる出力が前記第２のＣＭＯＳ回路の出力と前記第３のＣＭＯＳ回路の入力に接続され、
　前記第２のＣＭＯＳ回路の入力と前記第３のＣＭＯＳ回路の出力とが接続されており、
　前記第１乃至第３のＰチャネル型ＴＦＴ及び前記第１乃至第３のＮチャネル型ＴＦＴのそれぞれは、チャネル領域にしきい電圧を制御するための不純物がドープされていることを特徴とする半導体装置。
【請求項１１】
　請求項７乃至１０のいずれか一項において、
　前記第１のＣＭＯＳ回路はクロックドインバータであることを特徴とする半導体装置。
【請求項１２】
　請求項７乃至１１のいずれか一項において、
　前記第２のＣＭＯＳ回路または前記第３のＣＭＯＳ回路はインバータであることを特徴とする半導体装置。
【請求項１３】
　請求項７乃至１２のいずれか一項において、
　前記第１のＣＭＯＳ回路、前記第２のＣＭＯＳ回路および前記第３のＣＭＯＳ回路によりタイミング発生回路が構成されることを特徴とする半導体装置。
【請求項１４】
　請求項９または１０において、
　前記第４のＣＭＯＳ回路または第５のＣＭＯＳ回路は電源制御回路であることを特徴とする半導体装置。
【請求項１５】
　請求項７又は請求項９において、
　前記第１及び第２のＰチャネル型ＴＦＴ並びに前記第１及び第２のＮチャネル型ＴＦＴそれぞれのチャネル形成領域における不純物の濃度は、５×１０15〜５×１０17原子／ｃｍ3であることを特徴とする半導体装置。
【請求項１６】
　請求項８又は請求項１０において、
　前記第１乃至第３のＰチャネル型ＴＦＴ及び前記第１乃至第３のＮチャネル型ＴＦＴそれぞれのチャネル形成領域における不純物の濃度は、５×１０15〜５×１０17原子／ｃｍ3であることを特徴とする半導体装置。」
　
（２）本件補正の整理
　補正補正を整理すると以下のとおりである。
　
（補正１）
　補正前請求項１、２、５、７、８、９、１４、及び１５を削除する補正。
　
（補正２）
　補正前請求項の削除に伴い、補正前請求項の請求項番号３、４、６、１０、１１、１２、１３、及び１６を、それぞれ補正後請求項の請求項番号１ないし８に変更するとともに、
　補正前請求項４の「請求項１乃至３のいずれか一項において」を補正後請求項２の「請求項１において」に、
　補正前請求項６の「請求項２又は請求項３において」を補正後請求項３の「請求項１において」に、
　補正前請求項１１の「請求項７乃至１０のいずれか一項において」を補正後請求項５の「請求項４において」に、
　補正前請求項１２の「請求項７乃至１１のいずれか一項において」を補正後請求項６の「請求項４又は請求項５において」に、
　補正前請求項１３の「請求項７乃至１２のいずれか一項において」を補正後請求項７の「請求項４乃至６のいずれか一項において」に、及び
　補正前請求項１６の「請求項８又は請求項１０において」を補正後請求項８の「請求項４において」に、それぞれ変更する補正。
　
（補正３）
　補正前請求項３の「第１のＰチャネル型ＴＦＴと第２のＰチャネル型ＴＦＴと第１のＮチャネル型ＴＦＴと第２のＮチャネル型ＴＦＴとが直列に接続されているＣＭＯＳ回路」を、
　補正後請求項１の「第２のＰチャネル型ＴＦＴと第１のＰチャネル型ＴＦＴと第１のＮチャネル型ＴＦＴと第２のＮチャネル型ＴＦＴとが順に直列に接続されているＣＭＯＳ回路」とする補正。
　
（補正４）
　補正前請求項３の「第３のＮチャネル型ＴＦＴと、を有する半導体装置」を、
　補正後請求項１の「第３のＮチャネル型ＴＦＴと、第１の電源制御回路と第２の電源制御回路と、を有する半導体装置」にするとともに、
　補正前請求項３の「前記第１のＰチャネル型ＴＦＴのゲート電極と前記第１のＮチャネル型ＴＦＴのゲート電極が接続されており、」を、
　補正後請求項１の「前記第１のＰチャネル型ＴＦＴのゲート電極と前記第１のＮチャネル型ＴＦＴのゲート電極が接続されており、前記第２のＰチャネル型ＴＦＴのゲート電極と前記第２のＮチャネル型ＴＦＴのゲート電極には、互いに反転する動作クロックが入力され、前記第３のＰチャネル型ＴＦＴのゲート電極は前記１の電源制御回路に接続され、前記第３のＮチャネル型ＴＦＴのゲート電極には前記第２の電源制御回路に接続され、」とする補正。
　
（補正５）
　補正前請求項３の「前記第１乃至第３のＰチャネル型ＴＦＴ及び前記第１乃至第３のＮチャネル型ＴＦＴのそれぞれは、チャネル領域にしきい電圧を制御するための不純物がドープされている」を、
　補正後請求項１の「前記第１乃至第３のＰチャネル型ＴＦＴ及び前記第１乃至第３のＮチャネル型ＴＦＴのそれぞれは、結晶性シリコンを用いて形成されており、かつ、チャネル領域にしきい電圧を制御するための不純物がドープされている」とする補正。
　
（補正６）
　補正前請求項１０の「第１のＰチャネル型ＴＦＴと第２のＰチャネル型ＴＦＴと第１のＮチャネル型ＴＦＴと第２のＮチャネル型ＴＦＴとが直列に接続されている第１のＣＭＯＳ回路」を、
　補正後請求項４の「第２のＰチャネル型ＴＦＴと第１のＰチャネル型ＴＦＴと第１のＮチャネル型ＴＦＴと第２のＮチャネル型ＴＦＴとが順に直列に接続されている第１のＣＭＯＳ回路」とする補正。
　
（補正７）
　補正前請求項１０の「第２のＣＭＯＳ回路、第３のＣＭＯＳ回路、第４のＣＭＯＳ回路、第５のＣＭＯＳ回路と、」を、
　補正後請求項４の「第２のＣＭＯＳ回路、第３のＣＭＯＳ回路と、第１の電源制御回路と第２の電源制御回路と、」にするとともに、
　請求前請求項１０の「前記第３のＰチャネル型ＴＦＴのゲート電極が前記第４のＣＭＯＳ回路に接続され、」及び「前記第３のＮチャネル型ＴＦＴのゲート電極が前記第５のＣＭＯＳ回路に接続され、」を、
　補正後請求項４の「前記第３のＰチャネル型ＴＦＴのゲート電極が前記第１の電源制御回路に接続され、」及び「前記第３のＮチャネル型ＴＦＴのゲート電極が前記第２の電源制御回路に接続され、」とする補正。
　
（補正８）
　補正前請求項１０の「前記第１のＰチャネル型ＴＦＴのゲート電極と前記第１のＮチャネル型ＴＦＴのゲート電極とが接続され、」を、
　補正後請求項４の「前記第１のＰチャネル型ＴＦＴのゲート電極と前記第１のＮチャネル型ＴＦＴのゲート電極とが接続され、前記第２のＮチャネル型ＴＦＴのゲート電極と前記第２のＰチャネル型ＴＦＴのゲート電極には、互いに反転する動作クロックが入力され、」とする補正。
　
（補正９）
　補正前請求項１０の「前記第１乃至第３のＰチャネル型ＴＦＴ及び前記第１乃至第３のＮチャネル型ＴＦＴのそれぞれは、チャネル領域にしきい電圧を制御するための不純物がドープされている」を、
　補正後請求項４の「前記第１乃至第３のＰチャネル型ＴＦＴ及び前記第１乃至第３のＮチャネル型ＴＦＴのそれぞれは、結晶性シリコンを用いて形成されており、かつ、チャネル領域にしきい電圧を制御するための不純物がドープされている」とする補正。
　
（３）新規事項追加の有無及び補正の目的の適否
　上記補正１ないし補正９について、新規事項追加の有無及び補正の目的の適否を順次検討する。
　
（補正１について）
　補正１は、請求項の削除を目的とするものである。
　
（補正２について）
　補正２は、請求項の削除に伴って、請求項の請求項番号を変更するとともに、引用形式で記載された請求項の引用される請求項番号を変更するものであるから、明りょうでない記載の釈明を目的とするものである。
　
（補正３について）
　本願の願書に最初に添付した明細書又は図面（以下、「本願当初明細書等」という。）には、図７とともに以下の記載がされている。
「ＦＦi-2 〜ＦＦi+2 はタイミング発生回路で、図７に回路図を示す。タイミング発生回路は、低いしきい電圧の薄膜トランジスタで構成されたクロックトインバータ１個と、高いしきい電圧の薄膜トランジスタで構成されたインバータ２個で構成される。」（００３３段落）
　また、図７の「ＦＦiの構成」には、２つの「低Ｖth」のＰチャネル型薄膜トランジスタと、２つの「低Ｖth」のＮチャネル型薄膜トランジスタとが順に直列に接続された回路が記載されている。
　よって、補正３は、本願当初明細書等に記載した事項の範囲内においてなされたものであって、「ＣＭＯＳ回路」を構成する「第１のＰチャネル型ＴＦＴ」、「第２のＰチャネル型ＴＦＴ」、「第１のＮチャネル型ＴＦＴ」、及び「第２のＮチャネル型ＴＦＴ」の接続関係を明確にするためのものであるから、明りょうでない記載の釈明を目的とするものである。
　
（補正４について）
　本願当初明細書には、図６及び図７とともに以下の記載がされている。
「アクティブマトリクス表示装置における駆動回路を構成するシフトレジスタについて、リーク電流を低減する回路を図６に示す。
　シフトレジスタの１個の出力信号は、１個のタイミング発生回路と２個の電源制御回路から作られる。
　ＦＦi-2 〜ＦＦi+2 はタイミング発生回路で、図７に回路図を示す。タイミング発生回路は、低いしきい電圧の薄膜トランジスタで構成されたクロックトインバータ１個と、高いしきい電圧の薄膜トランジスタで構成されたインバータ２個で構成される。
　これらの、しきい電圧の異なる薄膜トランジスタは、実施例１に記載の方法によって作製された。
　タイミング発生回路は、アクティブマトリクス表示装置の走査タイミングまたは画像信号の出力タイミングを発生する。
　図中信号ｃｌｋはタイミング発生回路の動作クロックである。＊ｃｌｋはｃｌｋを論理反転した信号である。」（００３３段落）
　また、図６のｉ番目の回路においては、「高Ｖth」のＰチャネル型薄膜トランジスタに電源制御回路「Ｖci」が接続されるとともに、「高Ｖth」のＮチャネル型薄膜トランジスタに別の電源制御回路「Ｖci」が接続されており、図７の「ＦＦiの構成」においては、クロックドインバータを構成する２つの「低Ｖth」のＰチャネル型薄膜トランジスタと２つの「低Ｖth」のＮチャネル型薄膜トランジスタのうち、一番上のＰチャネル型薄膜トランジスタのゲート電極に動作クロック「ｃｌｋ」が入力されるとともに、一番下のＮチャネル型薄膜トランジスタのゲート電極に「ｃｌｋ」を論理反転した動作クロック「＊ｃｌｋ」が入力されている。
　よって、補正４は、本願当初明細書に記載した事項の範囲内においてなされたものであり、補正前請求項３の「ＣＭＯＳ回路」に対して「前記第２のＰチャネル型ＴＦＴのゲート電極と前記第２のＮチャネル型ＴＦＴのゲート電極には、互いに反転する動作クロックが入力され」ることを限定する補正は、補正前発明と産業上の利用分野及び解決しようとする課題が同一である発明の構成に欠くことができない事項の範囲内において、その補正前発明の構成に欠くことができない事項の全部又は一部を限定するものである特許請求の範囲の減縮を目的とするものである。
　しかしながら、補正４は、補正前請求項３に「第１の電源回路」及び「第２の電源回路」という新たな事項を追加する補正を含むから、補正４は、請求項の削除、補正前発明と産業上の利用分野及び解決しようとする課題が同一である発明の構成に欠くことができない事項の範囲内において、その補正前発明の構成に欠くことができない事項の全部又は一部を限定するものである特許請求の範囲の減縮、誤記の訂正、又は明りょうでない記載の釈明のいずれを目的とするものでもない。
　
（補正５について）
　本願当初明細書等には、「本発明は、結晶性シリコンで構成される薄膜半導体集積回路、特にアクティブマトリクス液晶表示装置の周辺駆動回路の、消費電力を低減する構成を提供することを目的とする。」（０００７段落）と記載されているから、補正５は、本願当初明細書等に記載した事項の範囲内においてなされたものであって、補正前請求項３の「第１乃至第３のＰチャネル型ＴＦＴ」及び「第１乃至第３のＮチャネル型ＴＦＴ」が「結晶性シリコンを用いて形成されて」いることを限定するものであるから、補正前発明と産業上の利用分野及び解決しようとする課題が同一である発明の構成に欠くことができない事項の範囲内において、その補正前発明の構成に欠くことができない事項の全部又は一部を限定するものである特許請求の範囲の減縮を目的とするものである。
　
（補正６について）
　本願の願書に最初に添付した明細書又は図面（以下、「本願当初明細書等」という。）には、図７とともに以下の記載がされている。
「ＦＦi-2 〜ＦＦi+2 はタイミング発生回路で、図７に回路図を示す。タイミング発生回路は、低いしきい電圧の薄膜トランジスタで構成されたクロックトインバータ１個と、高いしきい電圧の薄膜トランジスタで構成されたインバータ２個で構成される。」（００３３段落）
　また、図７の「ＦＦiの構成」には、２つの「低Ｖth」のＰチャネル型薄膜トランジスタと、２つの「低Ｖth」のＮチャネル型薄膜トランジスタとが順に直列に接続された回路が記載されている。
　よって、補正６は、本願当初明細書等に記載した事項の範囲内においてなされたものであって、「第１のＣＭＯＳ回路」を構成する「第１のＰチャネル型ＴＦＴ」、「第２のＰチャネル型ＴＦＴ」、「第１のＮチャネル型ＴＦＴ」、及び「第２のＮチャネル型ＴＦＴ」の接続関係を明確にするためのものであるから、明りょうでない記載の釈明を目的とするものである。
　
（補正７について）
　本願当初明細書には、図６とともに以下の記載がされている。
「アクティブマトリクス表示装置における駆動回路を構成するシフトレジスタについて、リーク電流を低減する回路を図６に示す。
　シフトレジスタの１個の出力信号は、１個のタイミング発生回路と２個の電源制御回路から作られる。」（００３３段落）
　また、図６のｉ番目の回路においては、「高Ｖth」のＰチャネル型薄膜トランジスタに電源制御回路「Ｖci」が接続されるとともに、「高Ｖth」のＮチャネル型薄膜トランジスタに別の電源制御回路「Ｖci」が接続されている。
　よって、補正７は、本願当初明細書等に記載した事項の範囲内においてなされたものであって、補正前請求項１０の「第４のＣＭＯＳ回路」及び「第５のＣＭＯＳ回路」が、それぞれ「第１の電源制御回路」及び「第２の電源制御回路」であることを明確にするためのものであるから、明りょうでない記載の釈明を目的とするものである。
　
（補正８について）
　本願当初明細書には、図６及び図７とともに以下の記載がされている。
「アクティブマトリクス表示装置における駆動回路を構成するシフトレジスタについて、リーク電流を低減する回路を図６に示す。
　シフトレジスタの１個の出力信号は、１個のタイミング発生回路と２個の電源制御回路から作られる。
　ＦＦi-2 〜ＦＦi+2 はタイミング発生回路で、図７に回路図を示す。タイミング発生回路は、低いしきい電圧の薄膜トランジスタで構成されたクロックトインバータ１個と、高いしきい電圧の薄膜トランジスタで構成されたインバータ２個で構成される。
　これらの、しきい電圧の異なる薄膜トランジスタは、実施例１に記載の方法によって作製された。
　タイミング発生回路は、アクティブマトリクス表示装置の走査タイミングまたは画像信号の出力タイミングを発生する。
　図中信号ｃｌｋはタイミング発生回路の動作クロックである。＊ｃｌｋはｃｌｋを論理反転した信号である。」（００３３段落）
　また、図７の「ＦＦiの構成」においては、クロックドインバータを構成する２つの「低Ｖth」のＰチャネル型薄膜トランジスタと２つの「低Ｖth」のＮチャネル型薄膜トランジスタのうち、一番上のＰチャネル型薄膜トランジスタのゲート電極に動作クロック「ｃｌｋ」が入力されるとともに、一番下のＮチャネル型薄膜トランジスタのゲート電極に「ｃｌｋ」を論理反転した動作クロック「＊ｃｌｋ」が入力されている。
　よって、補正８は、本願当初明細書に記載した事項の範囲内においてなされたものであり、補正前請求項１０の「第１のＣＭＯＳ回路」に対して「前記第２のＮチャネル型ＴＦＴのゲート電極と前記第２のＰチャネル型ＴＦＴのゲート電極には、互いに反転する動作クロックが入力され」ることを限定する補正であるから、補正前発明と産業上の利用分野及び解決しようとする課題が同一である発明の構成に欠くことができない事項の範囲内において、その補正前発明の構成に欠くことができない事項の全部又は一部を限定するものである特許請求の範囲の減縮を目的とするものである。
　
（補正９について）
　本願当初明細書等には、「本発明は、結晶性シリコンで構成される薄膜半導体集積回路、特にアクティブマトリクス液晶表示装置の周辺駆動回路の、消費電力を低減する構成を提供することを目的とする。」（０００７段落）と記載されているから、補正９は、本願当初明細書等に記載した事項の範囲内においてなされたものであって、補正前請求項１０の「第１乃至第３のＰチャネル型ＴＦＴ」及び「第１乃至第３のＮチャネル型ＴＦＴ」が「結晶性シリコンを用いて形成されて」いることを限定するものであるから、補正前発明と産業上の利用分野及び解決しようとする課題が同一である発明の構成に欠くことができない事項の範囲内において、その補正前発明の構成に欠くことができない事項の全部又は一部を限定するものである特許請求の範囲の減縮を目的とするものである。
　
（４）むすび
　以上のとおり、補正４を含む本件補正は、特許法第１７条の２第３項第１号ないし第４号に掲げるいずれの事項をも目的とするものではないから、特許法第１５９条第１項で準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明
　平成１６年４月１５日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし請求項１６に係る発明は、平成１５年１０月８日付け手続補正書により補正された特許請求の範囲の請求項１ないし請求項１６に記載されたとおりのものであって、その請求項１に係る発明（以下、「本願発明１」という。）は、以下のとおりのものである。
「ＣＭＯＳ回路を構成する第１のＰチャネル型ＴＦＴのソース電極に前記第１のＰチャネル型ＴＦＴのしきい電圧より高いしきい電圧を有する第２のＰチャネル型ＴＦＴのソース電極またはドレイン電極が接続され、
　前記ＣＭＯＳ回路を構成する第１のＮチャネル型ＴＦＴのソース電極に前記第１のＮチャネル型ＴＦＴのしきい電圧より高いしきい電圧を有する第２のＮチャネル型ＴＦＴのソース電極またはドレイン電極が接続されており、
　前記第１及び第２のＰチャネル型ＴＦＴ並びに前記第１及び第２のＮチャネル型ＴＦＴのそれぞれは、チャネル領域にしきい電圧を制御するための不純物がドープされていることを特徴とする半導体装置。」
　
４．刊行物記載の発明
　原査定において拒絶の理由に引用された、本願出願前に頒布された刊行物である特開昭６４−７５５９号公報（以下、「刊行物１」という。）には、第１図、第３図、及び第４図とともに、以下の記載がされている。
「発明は、等倍型光センサの駆動回路にＴＦＴ（薄膜トランジスタ）を用いたダイナミック，スタテック・シフト・レジスタ回路を採用し、センサ駆動回路の小面積化、集積化および、動作の安定化を図ることを目的としてなされたものである。」（第２ページ左下欄第１３行ないし第１７行）、
「第３図は、第１図に示した駆動回路部３の断面図であるが、該駆動回路部３はＣＭＯＳ（相補型ＭＯＳ）インバータで構成されており、図中、３１は石英基板、３２はＰ＋型拡散層（ボロンドープの多結晶Ｓｉ）、３３はｎ＋型拡散層（リンドープの多結晶Ｓｉ）、３４は活性層（多結晶Ｓｉ）、３５は層間絶縁膜（ＳｉＯ２又はＳｉ３Ｎ４）、３６はゲート酸化膜（ＳｉＯ２）、３７はゲート電極（多結晶（Ｓｉ）、３８は金属電極、３９は保護膜（ＳｉＯ２又はＳｉ３Ｎ４）」（第３ページ左上欄第１７行ないし同右上欄第６行）、
「第４図は、第１図に示した駆動回路３に用いるダイナミック・シフト・レジスタの一例を説明するための電気回路図、・・・該ダイナミック・シフト・レジスタは、第４図に示すように、ＣＭＯＳインバータ２段により１ビット（ｂｉｔ）を構成している。２つのＣＭＯＳインバータのうち、（ａ）部は２相クロックにより動作するクロック同期型（クロックのＨレベル，Ｌレベルにより動作，非動作を繰り返す）で、（ｂ）部はクロックに影響されないインバータとなっている。図示の場合、クロックφ＝“Ｈ”で動作する１ｂｉｔとなっている。」（第３ページ左下欄第９行ないし同右下欄第１行）
　また、第４図の点線で囲まれた「（ａ）部」には、「２相クロックにより動作するクロック同期型」の「ＣＭＯＳインバータ」を構成する２つのＰチャネル型ＴＦＴと２つのＮチャネル型ＴＦＴが記載されており、上記２つのＰチャネル型ＴＦＴのうち、上側のＰチャネルＴＦＴ（以下、「Ｐチャネル型ＴＦＴ」という。）のソース電極又はドレイン電極は高電位の電源線である「ＧＮＤ」に接続され、ゲート電極には反転したクロック信号「￣φ」（実際は「φ」の上部に「￣」が記載されている。）が入力されている。また、上記２つのＮチャネルＴＦＴのうち、下側のＮチャネルＴＦＴ（以下、「Ｎチャネル型ＴＦＴ」という。）のソース電極又はドレイン電極は低電位の電源線である「ＶＳＳ」に接続され、ゲート電極にはクロック信号「φ」が入力されている。
　よって、刊行物１には、以下の発明（以下、「刊行物１発明」という。）が記載されている。
「ＣＭＯＳインバータを構成するＰチャネル型ＴＦＴと、前記ＣＭＯＳインバータを構成するＮチャネル型ＴＦＴとからなり、前記Ｐチャネル型ＴＦＴのソース電極又はドレイン電極は高電位の電源線に接続され、前記Ｎチャネル型ＴＦＴのソース電極又はドレイン電極は低電位の電源線に接続され、前記Ｐチャネル型ＴＦＴ及び前記Ｎチャネル型ＴＦＴは多結晶Ｓｉで形成された活性層を備えている駆動回路部。」
　
　同じく原査定において拒絶の理由に引用された本願出願前に頒布された刊行物である特開平６−２９８３４号公報（以下、「刊行物２」という。）には、図１とともに以下の記載がされている。
「【請求項１】　複数の低スレッシュホルドの電界効果トランジスタからなる論理回路要素を備えた低スレッシュホルド論理回路と、
前記低スレッシュホルド論理回路への電力供給源となる第１および第２の電源線対と、
前記低スレッシュホルド論理回路に電源を供給する電源供給回路とから構成され、
前記電源供給回路は、
前記低スレッシュホルド論理回路の電源端子の一つに接続される第１の疑似電源線およびこの第１の疑似電源線と第１の電源線との間に配置される高スレッシュホルドの第１の制御トランジスタとによって構成される第１電源供給回路と、
前記低スレッシュホルド論理回路の残りの電源回路に接続される第２の疑似電源線およびこの第２の疑似電源線と第２の電源線との間に接続される高スレッシュホルドの第２の制御トランジスタとによって構成される第２電源供給回路との双方あるいは一方から構成されることを特徴とする論理回路。」
「【０００４】
【発明が解決しようとする課題】しかしながら、このような構成に用いられるスイッチングトランジスタは、単一のしきい値電圧をもつトランジスタのように構成されているため、以下のような問題を生じた。
【０００５】例えば、乾電池動作を想定して、この論理回路の電源電圧を従来の５Ｖから１Ｖに低下させた場合、動作時（ＣＳ＝Ｈレベル、ＣＳＢ＝Ｌレベル）には、各トランジスタのしきい値電圧と電源電圧が接近するため、各トランジスタの相互コンダクタンスが極端に小さくなり、各論理回路素子の遅延時間が大きくなる問題があった。
【０００６】また論理回路を構成する各トランジスタのしきい値電圧を低下させると、非動作時（ＣＳ＝Ｌレベル，ＣＳＢ＝Ｈレベル）にリーク電流が大きくなり、電池の寿命が極端に小さくなる。さらに、制御トランジスタが非導通状態になるため、記憶情報が破壊されるという問題も生じる。
【０００７】本発明はこのような状況に鑑みてなされたもので、電源電圧が低下しても高速動作が可能で、非動作時の消費電力を低減できるようにしたものである。」
「【００１３】
【作用】低スレッシュホルドドランジスタは高スレッシュホルドトランジスタを介して電源が供給されるようになっているので、高スレッシュホルドトランジスタがオフの時は電流が流れない。
【００１４】
【実施例】図１は本発明に係る論理回路の一実施例を示しており、クロック信号ＣＫからそのクロック信号ＣＫと、反転クロック信号ＣＫＢとを作る低スレッショルド論理回路２０と、これらのクロックによって駆動される高スレッショルド論理回路の構成を示している。
【００１５】同図において、制御回路１０は後述する制御トランジスタをオン・オフさせるための制御信号ＣＳ、ＣＳＢを送出するものであり、制御信号ＣＳＢは制御信号ＣＳを反転させた信号である。
【００１６】また電界効果型ＭＯＳ制御トランジスタは、記号Ｔs1およびＴs2で表し、ｐチャンネル型のトランジスタＴS1は、電源電圧ＶDDが供給される電源線ＰＬ１と、疑似電源線ＱＬ１との接続をオン／オフし、ｎチャンネル型トランジスタＴS2は接地された電源線ＰＬ２と、疑似電源線ＱＬ２との接続をオン／オフする機能を有する。
【００１７】低スレッシュホルドのＣＭＯＳ素子で構成された低スレッシュホルド回路２０は、本例ではクロック信号ＣＫから反転クロック信号ＣＫＢを作るために２個のインバータＩＮＶ１、ＩＮＶ２として構成されている。たとえば、インバータＩＮＶ１は出力電極が縦属接続され、入力電極が共通接続された低スレッシュホルドの２個のＭＯＳトランジスタＴ21およびトランジスタＴ22によって構成され、トランジスタＴ21はｐチャンネル型、トランジスタＴ22はｎチャンネル型を用いている。
【００１８】また、トランジスタＴ21の出力電極の一つは疑似電源線ＱＬ１に接続され、トランジスタＴ22の出力電極の一つは疑似電源線ＱＬ２に接続されている。更に、インバータＩＮＶ２も入力としてインバータＩＮＶ１の出力を受けている点を除いてはインバータＩＮＶ１と同じ構成であり、そのため簡略化した記号で示してある。
【００１９】本発明では低スレッシュホルド回路を２０を構成するすべての論理素子に対して共通の疑似電源線ＱＬ１、ＱＬ２が接続されている。そして疑似電源線ＱＬ１はトランジスタＴs1の出力電極を介して電源線ＰＬ１（たとえばＶDDの電位）に接続され、疑似電源線ＱＬ２はトランジスタＴS2の出力電極を介して電源線（たとえば接地電位）に接続されている。
【００２０】この低スレッシュホルド回路の構成はあくまでも一例であり、用途あるいはその他の要因を考慮してアンドゲート、オアゲート、ナンドゲート等の論理要素を用いて種々の構成に組み立てられる。したがって、このスレッシュホルド回路２０はこの実施例の回路に限定されない。なお、トランジスタＴS1およびＴS2の入力電極にはそれぞれ、制御信号ＣＳＢおよびＣＳが供給される。」
「【００３０】つぎに、制御信号ＣＳおよび、ＣＳＢが選択されない場合、すなわちこれらの信号がトランジスタＴS1およびトランジスタＴS2に供給されず、これらのトランジスタが非導通状態にある場合には、疑似電源線ＱＬ１、ＱＬ２に電源電圧が現われず、低スレッシュホルド回路２０には電源電圧が印加されないことになる。
【００３１】換言すれば、この低スレッシュホルド回路２０は非動作状態におかれることになる。このとき、制御トランジスタＴS1およびＴS2は高スレッシュホルドであるため、この下流に接続された低スレッショルド回路２０が低スレッシュホルドの論理素子であっても、非動作時の消費電力の増大は起きない。これにより、この論理回路の動作遅延時間を抑えることができる。」
「【００７５】
【発明の効果】以上説明したように本発明は、低スレッシュホルドトランジスタを使用した論理回路に、高スレッシュホルドトランジスタを介して電源を供給するようにしたので、閾値識別は高スレッシュホルドトランジスタで行えるため、低スレッシュホルドトランジスタの閾値を下げなくてもすみ、論理回路の遅延時間を小さくできる。また、高スレッシュホルドトランジスタがオフになっているときは低スレッシュホルドトランジスタに電流が流れないので、リーク電流が少なくなる。このため、１Ｖ程度の低電圧で動作させることが可能になるという効果を有する。」
　
５．対比・判断
　本願発明１と刊行物１発明とを対比する。
　刊行物１発明における「Ｐチャネル型ＴＦＴ」、「Ｎチャネル型ＴＦＴ」、及び「ＣＭＯＳインバータ」は、それぞれ、本願発明１の「第１のＰチャネル型ＴＦＴ」、「第１のＮチャネル型ＴＦＴ」、及び「ＣＭＯＳ回路」に相当し、刊行物１発明の「駆動回路部」は、「活性層」が「多結晶Ｓｉ」で形成されたＰチャネル型ＴＦＴ及びＮチャネル型ＴＦＴからなるから、本願発明１の「半導体装置」に相当する。
　また、刊行物１の第３図及び「第３図は、第１図に示した駆動回路部３の断面図であるが、・・・、図中、・・・、３２はＰ＋型拡散層（ボロンドープの多結晶Ｓｉ）、３３はｎ＋型拡散層（リンドープの多結晶Ｓｉ）、３４は活性層（多結晶Ｓｉ）」（第３ページ左上欄第１７行ないし同右上欄第２行）という記載を参酌すると、刊行物１発明の「活性層」は、「ＴＦＴ」のソース領域及びドレイン領域を形成する高不純物濃度領域を含まないことは明らかであるから、本願発明の「チャネル領域」に相当する。
　よって、両者は、
「ＣＭＯＳ回路を構成する第１のＰチャネル型ＴＦＴと、前記ＣＭＯＳ回路を構成する第１のＮチャネル型ＴＦＴからなり、前記第１のＰチャネル型ＴＦＴ及び前記第１のＮチャネル型ＴＦＴはチャネル領域を備えている半導体装置。」
である点で一致し、以下の点で相違する。
（相違点）
　本願発明１では、「第１のＰチャネル型ＴＦＴのソース電極に前記第１のＰチャネル型ＴＦＴのしきい電圧より高いしきい電圧を有する第２のＰチャネル型ＴＦＴのソース電極またはドレイン電極が接続され」るとともに、「第１のＮチャネル型ＴＦＴのソース電極に前記第１のＮチャネル型ＴＦＴのしきい電圧より高いしきい電圧を有する第２のＮチャネル型ＴＦＴのソース電極またはドレイン電極が接続されており、前記第１及び第２のＰチャネル型ＴＦＴ並びに前記第１及び第２のＮチャネル型ＴＦＴのそれぞれは、チャネル領域にしきい電圧を制御するための不純物がドープされている」のに対して、
　刊行物１発明では、Ｐチャネル型ＴＦＴのソース電極又はドレイン電極は高電位の電源線に接続され、Ｎチャネル型ＴＦＴのソース電極又はドレイン電極は低電位の電源線に接続されるとともに、前記Ｐチャネル型ＴＦＴ及び前記Ｎチャネル型ＴＦＴの活性層にしきい電圧を制御するための不純物がドープされているか否かが明確でない点。
　
　上記相違点について検討する。
　刊行物２の図１及び００１４段落ないし００２０段落には、「低スレショルド論理回路２０」を構成するｐチャンネル型の「ＭＯＳトランジスタＴ21」のソース電極又はドレイン電極を「疑似電源線ＱＬ１」を介して「高スレッショルド」のｐチャンネル型の「電界効果型ＭＯＳ制御トランジスタ」「Ｔs1」の一方のソース電極又はドレイン電極に接続し、当該ｐチャンネル型の「電界効果型ＭＯＳ制御トランジスタ」「Ｔs1」の他方のドレイン電極又はソース電極を高電位の電源線である「ＰＬ１」に接続するとともに、当該「低スレッショルド論理回路２０」を構成するｎチャンネル型の「ＭＯＳトランジスタＴ22」のソース電極又はドレイン電極を「疑似電源線ＱＬ２」を介して「高スレッショルド」のｎチャンネル型の「電界効果型ＭＯＳ制御トランジスタ」「Ｔs2」の一方のソース電極又はドレイン電極に接続し、当該ｎチャンネル型の「電界効果型ＭＯＳ制御トランジスタ」「Ｔs2」の他方のドレイン電極又はソース電極を低電位の電源線である「ＰＬ２」に接続する技術が記載されており、刊行物２には、当該技術を採用することにより、「低スレッシュホルドトランジスタを使用した論理回路に、高スレッシュホルドトランジスタを介して電源を供給するようにしたので・・・高スレッシュホルドトランジスタがオフになっているときは低スレッシュホルドトランジスタに電流が流れないので、リーク電流が少なくな」（００７５段落）り、「低スレッショルド回路２０が低スレッシュホルドの論理素子であっても、非動作時の消費電力の増大は起きない」（０００３１段落）ことが記載されている。
　さらに、刊行物２には、「この低スレッシュホルド回路の構成はあくまでも一例であり、用途あるいはその他の要因を考慮してアンドゲート、オアゲート、ナンドゲート等の論理要素を用いて種々の構成に組み立てられる。したがって、このスレッシュホルド回路２０はこの実施例の回路に限定されない。」（００２０段落）と、上記技術が図１に記載された「低スレショルド論理回路２０」以外のＣＭＯＳ回路に対しても消費電力低減の効果がある旨の記載がされている。
　そして、刊行物１発明においても、「ＣＭＯＳインバータ」の非動作時の消費電力を低減することが望ましいことは、当業者であれば、明らかなことであると認められ、また、多結晶ＳｉからなるＴＦＴのチャネルとなる領域にしきい電圧を制御するための不純物を注入する技術は、特開平４−３０２１４７号公報（特に、「ＴＦＴとしての素子領域を形成した後、しきい値電圧制御用のイオン注入種３（例えばボロン）を・・・注入する。」（００１２段落）という記載を参照）や、特開平５−８２５５２号公報（特に、「薄膜トランジスタの閾値を制御するために、該シリコン層を形成後、例えばイオン注入法により必要量の不純物を注入する。」（００２１段落）という記載を参照）に記載されるように従来周知の技術である。
　また、ＭＯＳ型の電界効果トランジスタにおいては、特段の事情がない限り、ソース領域及びドレイン領域をゲート電極に対して構造上の差違なく対称に形成すること、したがって、当該ＭＯＳ型の電界効果トランジスタの接続に際してはソース電極又はドレイン電極のいずれを選択しても回路構成上の差違がないことは当業者の技術常識であり、刊行物１及び刊行物２には、それぞれ「ＴＦＴ」及び「ＭＯＳトランジスタ」のソース領域及びドレイン領域をゲート電極に対して構造上特に非対称に形成する旨の記載はされていない。
　したがって、刊行物１発明において、「ＣＭＯＳインバータ」の非動作時の消費電力を低減するために、刊行物２に記載された上記技術に基づいて、活性層が多結晶Ｓｉで形成されたＰチャネル型ＴＦＴの高電位の電源線である「ＧＮＤ」に接続されたソース電極に、活性層が多結晶Ｓｉで形成され、前記Ｐチャネル型ＴＦＴのしきい電圧より高いしきい電圧を有する他のＰチャネル型ＴＦＴの一方のソース電極又はドレイン電極を接続し、当該他のＰチャネル型ＴＦＴの他方のドレイン電極又はソース電極を高電位の電源線である「ＧＮＤ」に接続し、さらに、活性層が多結晶Ｓｉで形成されたＮチャネル型ＴＦＴの低電位の電源線である「ＶＳＳ」に接続されたソース電極に、活性層が多結晶Ｓｉで形成され、前記Ｎチャネル型ＴＦＴのしきい電圧よりも高いしきい電圧を有する他のＮチャネル型ＴＦＴの一方のソース電極又はドレイン電極を接続し、当該他のＮチャネル型ＴＦＴの他方のドレイン電極又はソース電極を低電位の電源線である「ＶＳＳ」に接続するとともに、上記各ＴＦＴを形成する際のしきい電圧制御手段として上記周知の技術を用いることは、当業者であれば容易に想到し得た事項である。
　よって、本願発明１は、刊行物１及び刊行物２に記載された発明、並びに上記周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび
　以上のとおりであるから、本願は、請求項２ないし請求項１６に係る発明について判断するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。