(57)【要約】  スイッチング損失を低減することができる半導体装置を提供する。半導体装置を、直列に接続した第１半導体素子（Ｓｕ）〜（Ｓｗ）と第２半導体素子（Ｓｘ）〜（Ｓｚ）と有し、第１半導体素子を第２半導体素子のスイッチング損失より小さいスイッチング損失を有する低スイッチング損失半導体素子で構成し、第２半導体素子を第１半導体素子の導通損失より小さい導通損失を有する低導通損失半導体素子で構成した。
2017038214.tif 000002
【特許請求の範囲】
【請求項１】
直列に接続した第１半導体素子と第２半導体素子と有し、
前記第１半導体素子を前記第２半導体素子のスイッチング損失より小さいスイッチング損失を有する低スイッチング損失半導体素子で構成し、
前記第２半導体素子を前記第１半導体素子の導通損失より小さい導通損失を有する低導通損失半導体素子で構成したことを特徴とする半導体装置。
【請求項２】
直列に接続した第１半導体素子と第２半導体素子とを有するスイッチングアーム部を複数並列に接続したブリッジ回路を備え、
前記ブリッジ回路の上アームを構成する前記第１半導体素子を前記第２半導体素子のスイッチング損失より小さいスイッチング損失を有する低スイッチング損失半導体素子で構成し、
前記ブリッジ回路の下アームを構成する前記第２半導体素子を前記第１半導体素子の導通損失より小さい導通損失を有する低導通損失半導体素子で構成したことを特徴とする半導体装置。
【請求項３】
直列に接続した第１半導体素子と第２半導体素子とを有するスイッチングアーム部を３相分並列に接続したブリッジ回路と、
前記ブリッジ回路の各第１半導体素子及び各第の半導体素子をスイッチング動作させて誘導性負荷を駆動する制御回路とを備え、
前記ブリッジ回路の上アームを構成する前記第１半導体素子を前記第２半導体素子のスイッチング損失より小さいスイッチング損失を有する低スイッチング損失半導体素子で構成し、
前記ブリッジ回路の下アームを構成する前記第２半導体素子を前記第１半導体素子の導通損失より小さい導通損失を有する低導通損失半導体素子で構成し、
前記制御回路は、前記誘導性負荷に印加する３相電圧の各相電圧において、前記上アーム及び前記下アームの一方を２π／３毎に順番にオン状態に制御し、他方をオフ状態として各相電圧を周期的に固定させる２相変調方式で駆動する
ことを特徴とする半導体装置。
【請求項４】
前記低スイッチング損失半導体素子は、絶縁ゲートバイポーラトランジスタのスイッチング損失より小さいスイッチング損失を有する半導体素子で構成されていることを特徴とする請求項１から３の何れか１項に記載の半導体装置。
【請求項５】
前記低導通損失半導体素子は、ＭＯＳＦＥＴの導通損失より小さい導通損失を有する半導体素子で構成されていることを特徴とする請求項１から４の何れか１項に記載の半導体装置。
【請求項６】
前記第１半導体素子及び前記第２半導体素子は、スイッチング半導体素子と該スイッチング半導体素子と逆並列に接続されたダイオードとで構成され、下アームを構成する第２の半導体素子のダイオードが上アームを構成する第１半導体素子のダイオードの導通損失より小さい導通損失の小さいワイドバンドギャップダイオードで構成したことを特徴とする請求項１から３の何れか１項に記載の半導体装置。
【請求項７】
前記第１半導体素子及び前記第２半導体素子のスイッチング半導体素子が同一の半導体素子であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１半導体素子及び前記第２半導体素子のスイッチング半導体素子は、Ｓｉ−絶縁ゲートバイポーラトランジスタで構成されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
直列に接続した第３半導体素子と第４半導体素子と有し、
前記第３半導体素子を絶縁ゲートバイポーラトランジスタのスイッチング損失より小さいスイッチング損失のワイドバンドギャップダイオードで構成し、
前記第４半導体素子をＭＯＳＦＥＴの導通損失より小さい導通損失を有する低導通損失半導体素子で構成したことを特徴とする半導体装置。
【請求項１０】
前記ワイドバンドギャップダイオードと、前記低導通損失半導体素子と、前記ワイドバンドギャップダイオード及び前記低導通損失半導体素子の接続点と入力側との間に接続されたリアクトルとで電力変換装置の力率改善回路を構成していることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記ワイドバンドギャップダイオードと前記低導通損失半導体素子とで電力変換装置のブレーキ回路部を構成していることを特徴とする請求項９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直列に接続した第１半導体素子及び第２半導体素子を有する電力変換装置等に適用される半導体装置に関する。
【背景技術】
【０００２】
従来、電動モータ、掃除機、空気調和機、溶接機等に電力変換装置としてのインバータが適用されている。このインバータやその周辺回路である力率改善回路、ブレーキ回路等には第１半導体素子と第２半導体素子を直列に接続した半導体装置が使用されている。
直列に接続した第１半導体素子及び第２半導体素子を複数列並列に接続したインバータでは、通常、上アームを構成する第１半導体素子及び下アームを構成する第２半導体素子にはＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）等の同一種類のスイッチング半導体素子を使用するようにしている。【０００３】
そして、例えば電気掃除機に使用するインバータ制御回路では、インバータ回路を構成する下アーム側のスイッチング素子として、上アーム側のスイッチング素子（例えばＩＧＢＴ）よりも高速スイッチングが可能なスイッチング素子（例えば窒化ガリウム（ＧａＮ）、炭化珪素（ＳｉＣ）、ダイヤモンド等を使用したワイドギャップバンド半導体素子）を適用している（例えば、特許文献１参照）。この特許文献１では、モータに印加する３相電圧の各相電圧において、２π／３毎に順番に上アームのスイッチング素子をオンさせ、下アームのスイッチング素子をオフして各相電圧を周期的に固定させるようにした二相変調方式のインバータ制御を行っている。
【先行技術文献】
【特許文献】
【０００４】
特開２０１２−２４９４８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、特許文献１に記載された従来例では、下アーム側に上アーム側のスイッチング素子よりスイッチング速度の速いスイッチング素子を使用し、さらに、二相変調方式のインバータ制御を行うことにより、上下アームのスイッチング素子毎におけるスイッチング損失（発熱）のばらつきを低減するようにしている。【０００６】
しかしながら、上記従来例のように、下アームのスイッチング素子のスイッチング速度を上アームのスイッチング素子のスイッチング速度より速くするだけでは、下アームのスイッチング素子のターンオン時のスイッチング損失を改善することが十分にできないという課題がある。
そこで、本発明は、上記従来例の課題に着目してなされたものであり、スイッチング素子のターンオン時のスイッチング損失を低減して上下アームのトータル損失を低減することができる半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
上記目的を達成するために、本発明に係る半導体装置の一態様は、直列に接続した第１半導体素子と第２半導体素子と有し、第１半導体素子を第２半導体素子のスイッチング損失より小さいスイッチング損失を有する低スイッチング損失半導体素子で構成し、第２半導体素子を第１半導体素子の導通損失より小さい導通損失を有する低導通損失半導体素子で構成している。
【発明の効果】
【０００８】
本発明の一態様によれば、スイッチング素子のターンオン時におけるスイッチング損失を低減して上下アームのトータル損失を低減することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明に係る半導体装置の第１の実施形態を示す回路図である。
【図２】三相正弦波制御波形及び下張付の２相変調制御波形を示す波形図である。
【図３】第１の実施形態における下張付の２相変調方式の各相の信号波形図である。
【図４】図２（ｂ）におけるＷ相の電力供給路を示す説明図であって、（ａ）は通電区間Ｔ１の電力供給路を示し、（ｂ）は区間Ｔ２の電力供給路を示す。
【図５】第１の実施形態におけるＵ相アームを構成するインテリジェントパワーモジュールの回路図である。
【図６】図５の上アーム及び下アームのターンオン時及びターンオフ時のコレクタ−エミッタ間電圧とコレクタ電流とを示す信号波形図である。
【図７】１つのスイッチングアーム部の各損失のシミュレーション結果を表す図であって、（ａ）は比較例の損失を表すグラフ、（ｂ）は第２の実施形態の損失をグラフである。
【図８】本発明に係る半導体装置の第２の実施形態を示す回路図である。
【図９】第２の実施形態に対応する比較例の１相分アームを示す回路図である。
【図１０】図９の上アームのターンオン時のコレクタ−エミッタ間電圧及びコレクタ電流の波形図と下アームのフリーホイーリングダイオードの逆回復時の還流電流と逆回復電圧の波形図である。
【図１１】１つのスイッチングアーム部の各損失のシミュレーション結果を表す図であって、（ａ）は比較例の損失を表すグラフ、（ｂ）は第２の実施形態の損失をグラフである。
【図１２】本発明に係る半導体装置の第３の実施形態を示す回路図である。
【図１３】本発明に係る半導体装置の変形例を示す回路図である。
【発明を実施するための形態】
【００１０】
次に、図面を参照して、本発明の一実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
また、以下に示す実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。本発明の技術的思想は、特許請求の範囲に記載された請求項が規定する技術的範囲内において、種々の変更を加えることができる。
【００１１】
以下、本発明の一の実施の形態に係る半導体素子の駆動装置について図面を参照して説明する。本実施形態では、半導体素子として電圧駆動型半導体素子を例にとり、半導体素子の駆動装置として半導体素子のゲート駆動装置を例にとって説明する。
まず、本実施形態による半導体装置を備えた電力変換装置１０について図１を用いて説明する。
【００１２】
図１に示すように、電力変換装置１０は、三相交流電源１１から入力される三相交流電力を直流電力に変換する全波整流回路１２と、全波整流回路１２の正極ラインＬｐ及び負極ラインＬｎから出力される直流電力を平滑化する平滑用コンデンサ１３と、平滑用コンデンサ１３と並列に接続されたブレーキ回路１４と、ブレーキ回路１４と並列に接続された負荷としての三相電動機１７を駆動するインバータ部１５と、ブレーキ回路１４及びインバータ部１５を制御する制御部１６とを備えている。
【００１３】
全波整流回路１２は、正極ラインＬｐ及び負極ラインＬｎ間に、２個のダイオードを直列に接続した直列回路１２Ａ、１２Ｂ及び１２Ｃを並列に接続したフルブリッジ回路で構成されている。三相交流電源１１の各相電力が各直列回路１２Ａ、１２Ｂ及び１２Ｃのダイオード間の接続点に供給され、各相電力が各ダイオードで全波整流されて正極ラインＬｐ及び負極ラインＬｎ間から直流電力が出力される。
【００１４】
ブレーキ回路１４は、三相電動機１７を回生制動する際にインバータ部１５に加わる過電圧から保護するために、抵抗を通じて回生電流を消費するようにしている。ブレーキ回路１４は、サージ吸収用のダイオード１４ａと、スイッチング半導体素子１４ｂと、ダイオード１４ａと並列に接続された外付けの抵抗１４ｃとで構成されている。
そして、ダイオード１４ａのカソードと抵抗１４ｃの一端とが正極ラインＬｐに接続され、ダイオード１４ａのアノードと抵抗１４ｃの他端との接続点がスイッチング半導体素子１４ｂとなる絶縁ゲートバイポーラトランジスタ（以下、ＩＧＢＴと称す）のコレクタに接続されている。ＩＧＢＴのエミッタは負極ラインＬｎに接続され、ゲートは制御部１６に接続されている。
【００１５】
インバータ部１５は、正極ラインＬｐ及び負極ラインＬｎ間に並列に接続されたＵ相スイッチングアーム部１５Ｕ、Ｖ相スイッチングアーム部１５Ｖ及びＷ相スイッチングアーム部１５Ｗを備えている。
Ｕ相スイッチングアーム部１５Ｕは、正極ラインＬｐに接続される上アーム部がＩＧＢＴよりスイッチング損失が小さいＮチャネル形のＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）で構成される第１半導体素子Ｓｕと、この第１半導体素子Ｓｕと逆並列に接続されたフリーホイーリングダイオードＤｕとで構成されている。
【００１６】
Ｕ相スイッチングアーム部１５Ｕは、負極ラインＬｎに接続される下アーム部がＭＯＳＦＥＴより導通損失が小さいＩＧＢＴで構成される第２半導体素子Ｓｘと、この第２半導体素子Ｓｘと逆並列に接続されたフリーホイーリングダイオードＤｘとで構成されている。
【００１７】
そして、第１半導体素子Ｓｕを構成するＭＯＳＦＥＴのドレインが正極ラインＬｐに接続され、ソースが第２半導体素子Ｓｘを構成するＩＧＢＴのコレクタに接続され、第２半導体素子Ｓｘを構成するＩＧＢＴのエミッタが負極ラインＬｎに接続されている。
Ｖ相スイッチングアーム部１５Ｖは、正極ラインＬｐに接続される上アーム部がＭＯＳＦＥＴで構成される第１半導体素子Ｓｖと、この第１半導体素子Ｓｖに逆並列に接続されたフリーホイーリングダイオードＤｖとで構成され、負極ラインＬｎに接続される下アーム部がＩＧＢＴで構成される第２半導体素子Ｓｙと、この第２半導体素子Ｓｙに逆並列に接続されたフリーホイーリングダイオードＤｙとで構成されている。
【００１８】
Ｗ相スイッチングアーム部１５Ｗは、正極ラインＬｐに接続される上アーム部がＭＯＳＦＥＴで構成される第１半導体素子Ｓｗと、この第１半導体素子Ｓｗに逆並列に接続されたフリーホイーリングダイオードＤｗとで構成され、負極ラインＬｎに接続される下アーム部がＩＧＢＴで構成される第２半導体素子Ｓｚと、この第２半導体素子Ｓｚに逆並列に接続されたフリーホイーリングダイオードＤｚとで構成されている。
【００１９】
これらＶ相スイッチングアーム部１５Ｖ及びＷ相スイッチングアーム部１５Ｗの第１半導体素子Ｓｖ，Ｓｗ及び第２半導体素子Ｓｙ，Ｓｚの接続関係は、前述したＵ相スイッチングアーム部１５Ｕと同様の接続関係とされている。
そして、各相スイッチングアーム部１５Ｕ〜１５Ｗの第１半導体素子Ｓｕ〜Ｓｗ及び第２半導体素子Ｓｘ〜Ｓｚのゲートが制御部１６に接続されている。
【００２０】
各相スイッチングアーム部１５Ｕ、１５Ｖ及び１５Ｗの第１半導体素子Ｓｕ，Ｓｖ，Ｓｗ及び第２半導体素子Ｓｘ，Ｓｙ，Ｓｚの接続点から出力されるＵ相出力、Ｖ相出力及びＷ相出力が負荷としての三相電動機１７のＵ相巻線、Ｖ相巻線及びＷ相巻線にそれぞれ出力される。
制御部１６は、インバータ部１５の出力ラインＬｕ、Ｌｖ及びＬｗの出力電流を検出する電流検出器１９ｕ、１９ｖ及び１９ｗからＵ相電流検出値、Ｖ相電流検出値及びＷ相電流検出値が入力される。また、制御部１６には、平滑用コンデンサ１３の両端間の端子電圧を検出する電圧検出器２０から電圧検出値が入力されている。
【００２１】
制御部１６は、電圧検出器２０から入力される端子電圧に基づいて回生制動時の三相電動機１７から入力される回生電力によって端子電圧が過電圧とならないようにブレーキ回路１４の第４半導体素子となるＩＧＢＴのゲートを制御する。
また、制御部１６は、電流検出器１９ｕ〜１９ｗから入力される電流検出値と図示しない電流指令値とに基づいてＵ相スイッチングアーム部１５Ｕの第１半導体素子１５ａ及び第２半導体素子１５ｂを下張付２相変調制御する。
【００２２】
ここで、下張付２相変調制御は、３相交流電圧で、常に最低電圧の相から他の２相をみることで三相交流を表現する方法である。結果として、三相交流を二相交流で表現していることになる。すなわち、図２（ａ）に示す三相交流の区間ＡではＷ相が最低電圧であり、Ｗ相から見たＵ相及びＶ相の電圧で三相交流を表現することである。平衡三相電流においては、位相のみ異なる三相交流波形で定義されるが、実は平衡三相交流は２つの交流波形で表現できることを示している。
【００２３】
この二相変調方式を採用すると、交流波形は、図２（ｂ）に示すように、１２０度毎に何れかの相が零電位に張り付いた尻状波形となる。この尻状波形を得るための制御部１６による各相スイッチングアーム部１５Ｕ〜１５Ｗの第１半導体素子Ｓｕ〜Ｓｗ及び第２半導体素子Ｓｘ〜Ｓｚの駆動波形を図３に示す。
この制御部１６の動作を、図２（ｂ）でＷ相が零電位に張り付いている区間Ｔ１及びＴ２について説明する。
【００２４】
区間Ｔ１では、上アームとなるＵ相スイッチングアーム部１５Ｕの第１半導体素子Ｓｕが、図３（ｂ）に示すように、デューティ比が大きい（半導体素子のオンを指示するパルス幅が広い）Ｈｉデューティ比でパルス幅変調（ＰＷＭ）駆動される。また、Ｖ相スイッチングアーム部１５Ｖの第１半導体素子Ｓｖが、図３（ｃ）に示すように、中間デューティ比でパルス幅変調（ＰＷＭ）駆動される。さらに、Ｗ相スイッチングアーム部１５Ｗの第１半導体素子Ｓｗが、図３（ｄ）に示すように、オフ状態に制御されている。
【００２５】
一方、下アームとなるＵ相スイッチングアーム部１５Ｕの第２半導体素子Ｓｘが、図３（ｅ）に示すように、オフ状態となり、フリーホイーリングダイオードＤｘには還流電流が流れる。また、Ｖ相スイッチングアーム部１５Ｖの第２半導体素子Ｓｙが、図３（ｆ）に示すように、オフ状態で、フリーホイーリングダイオードＤｙには還流電流が流れる。さらに、Ｗ相スイッチングアーム部１５Ｗの第２半導体素子Ｓｚが、図３（ｇ）に示すように、常時オン状態に制御されている。
【００２６】
このため、区間Ｔ１でのインバータ部１５及び三相電動機１７の電流経路は、図４（ａ）で太い実線Ｌ１で示すように流れる。すなわちモータ電流は、正極ラインＬｐからＵ相スイッチングアーム部１５Ｕの第１半導体素子Ｓｕを通り、三相電動機１７のＵ相巻線を通り、中性点からＶ相巻線及びＷ相巻線をそれぞれ通ってＶ相スイッチングアーム部１５Ｖの第２半導体素子Ｓｙ又はフリーホイーリングダイオードＤｙ（電流は、Ｖ相に実際に流れる電流の向きにより、第２半導体素子Ｓｙにそのまま流れるか、もしくはフリーホイーリングダイオードＤｙの還流電流が減る形で流れる。以下、同様。）及びＷ相スイッチングアーム部１５Ｗの第２半導体素子Ｓｚを通って負極ラインＬｎに流れる。
【００２７】
一方、三相電動機１７からの還流電流は、細い実線Ｌ２で示すように流れる。すなわち、三相電動機１７のＶ相巻線からの還流電流がＶ相スイッチングアーム部１５Ｖの上アーム部のフリーホイーリングダイオードＤｖ−正極ラインＬｐ−Ｕ相スイッチングアーム部１５Ｕの第１半導体素子Ｓｕを通って三相電動機１７のＵ相巻線に向かって流れる。また、三相電動機１７のＷ相巻線からの還流電流がＷ相スイッチングアーム部１５Ｗの第２半導体素子Ｓｚ−負極ラインＬｎ−Ｕ相スイッチングアーム部１５Ｕの下アーム部のフリーホイーリングダイオードＤｘを通って三相電動機１７のＵ相巻線に向かって流れる。
【００２８】
さらに、全ての半導体素子がオフ状態であるときには、三相電動機１７からの還流電流が、図４（ａ）において細い破線Ｌ３で示すように流れる。すなわち、三相電動機１７のＶ相巻線からの還流電流がＶ相スイッチングアーム部１５Ｖの上アーム部のフリーホイーリングダイオードＤｖ−正極ラインＬｐ−平滑用コンデンサ１３−負極ライン−Ｕ相スイッチングアーム部１５Ｕの下アーム部のフリーホイーリングダイオードＤｘを通って三相電動機１７のＵ相巻線に流れる。また、三相電動機１７のＷ相巻線からの還流電流がＷ相スイッチングアーム部１５Ｗの上アーム部のフリーホイーリングダイオードＤｗ−正極ラインＬｐ−平滑用コンデンサ１３−負極ライン−Ｕ相スイッチングアーム部１５Ｕの下アーム部のフリーホイーリングダイオードＤｘを通って三相電動機１７のＵ相巻線に流れる。
【００２９】
一方、区間Ｔ２では、制御部１６によって、インバータ部１５が図３に示すように制御される。すなわち、Ｕ相スイッチングアーム部１５Ｕの第１半導体素子Ｓｕが、図３（ｂ）に示すように、オフ状態に制御される。また、Ｖ相スイッチングアーム部１５Ｖの第１半導体素子Ｓｖが、図３（ｃ）に示すように、比較的広いパルス幅のＨｉデューティ比でパルス幅変調制御される。さらに、Ｗ相スイッチングアーム部１５Ｗの第１半導体素子Ｓｗが、図３（ｄ）に示すように、オフ状態に制御される。
同時に、Ｕ相スイッチングアーム部１５Ｕの第２半導体素子Ｓｘが、図３（ｅ）に示すように、中間デューティ比でパルス幅変調（ＰＷＭ）制御される。また、Ｖ相スイッチングアーム部１５Ｖの第２半導体素子Ｓｙが、図３（ｆ）に示すように、オフ状態に制御されるとともに、フリーホイーリングダイオードＤｙに還流電流が流れる。さらに、Ｗ相スイッチングアーム部１５Ｗの第２半導体素子Ｓｚが、図３（ｇ）に示すように、常時オン状態に制御される。
【００３０】
このため、区間Ｔ２でのインバータ部１５及び三相電動機１７の電流経路は、図４（ｂ）で太い実線Ｌ４で示すように流れる。すなわち、モータ電流は、正極ラインＬｐからＶ相スイッチングアーム部１５Ｖの第１半導体素子Ｓｖを通り、三相電動機１７のＶ相巻線を通り、中性点からＵ相巻線／フリーホイーリングダイオードＤｘ及びＷ相巻線をそれぞれ通ってＵ相スイッチングアーム部１５Ｕの第２半導体素子Ｓｘ及びＷ相スイッチングアーム部１５Ｗの第２半導体素子Ｓｚを通って負極ラインＬｎに流れる。
【００３１】
一方、三相電動機１７からの還流電流は、細い実線Ｌ５で示すように流れる。すなわち、三相電動機１７のＵ相巻線からの還流電流がＵ相スイッチングアーム部１５Ｕの上アーム部のフリーホイーリングダイオードＤｕ−正極ラインＬｐ−Ｖ相スイッチングアーム部１５Ｖの第１半導体素子Ｓｖを通って三相電動機１７のＶ相巻線に向かって流れる。また、三相電動機１７のＷ相巻線からの還流電流がＷ相スイッチングアーム部１５Ｗの第２半導体素子Ｓｚ−負極ラインＬｎ−Ｕ相スイッチングアーム部１５Ｕの下アーム部のフリーホイーリングダイオードＤｘを通って三相電動機１７のＶ相巻線に向かって流れる。
【００３２】
さらに、全ての半導体素子がオフ状態であるときには、三相電動機１７からの還流電流が、図４（ｂ）で細い破線Ｌ３で図示のように流れる。すなわち、三相電動機１７のＵ相巻線からの還流電流がＵ相スイッチングアーム部１５Ｕの上アーム部のフリーホイーリングダイオードＤｕ−正極ラインＬｐ−平滑用コンデンサ１３−負極ライン−Ｕ相スイッチングアーム部１５Ｖの下アーム部のフリーホイーリングダイオードＤｙを通って三相電動機１７のＶ相巻線に流れる。また、三相電動機１７のＷ相巻線からの還流電流がＷ相スイッチングアーム部１５Ｗの上アーム部のフリーホイーリングダイオードＤｗ−正極ラインＬｐ−平滑用コンデンサ１３−負極ライン−Ｕ相スイッチングアーム部１５Ｕの下アーム部のフリーホイーリングダイオードＤｙを通って三相電動機１７のＶ相巻線に流れる。
【００３３】
したがって、Ｕ相２相変調波形は、図２（ｂ）に示すように、区間Ｔ１の始まりから増加してピーク値をとった後に減少し、区間Ｔ２で減少を継続して最低電位（図中で−０．２００と記してある電位。以下、簡単に零電位とも記す。）まで低下する。逆にＶ相２相変調波形は、図２（ｂ）に示すように、区間Ｔ１の始まりで零電位から増加を開始し、区間Ｔ２でも増加を継続してピーク値を取った後減少する。さらに、Ｗ相２相変調波形は、図２（ｂ）に示すように、区間Ｔ１及び区間Ｔ２の間で零電位を維持する。
【００３４】
結局、Ｕ相２相変調波形、Ｖ相２相変調波形及びＷ相２相変調波形のそれぞれは、図２（ｂ）に示すように、上側に尻状波形を有し、電気角で２４０度（２π／３）毎に１２０度の間零電位を継続する同一波形となり、各相間で１２０度の位相差を有している。
このように、インバータ部１５を構成する第１半導体素子Ｓｕ〜Ｓｗ及び第２半導体素子Ｓｘ〜Ｓｚを２相変調制御することにより、例えばＵ相電圧は、図３（ｈ）に示すように、台形波状となり、Ｕ相電流は、図３（ｉ）に示すように、正弦波に近い状態となる。なお、図３（ｈ），（ｉ）は、上述のＨｉデューティ比および中間デューティ比を固定とした場合に相当する。
【００３５】
この２相変調制御では、常に何れかのスイッチングアーム部１５Ｕ〜１５Ｗの第２半導体素子Ｓｘ〜Ｓｚの何れかがスイッチングすることなく常時オン状態に維持されるので、この分三相正弦波駆動する場合に比較してスイッチング損失を低減することができる。しかも、電源利用率が高く、負荷となる三相電動機１７の線間電圧の最大値は全波整流回路１２から出力される直流電圧Ｖｄｃとなる。
【００３６】
これに対して、従来の三相正弦波駆動の場合には、常時３相のスイッチングアーム部を構成する第１半導体素子及び第２半導体素子がパルス幅変調（ＰＷＭ）制御される。このため、三相正弦波駆動では、スイッチング損失が多く、電源利用率が低く、負荷となる三相電動機１７の線間電圧の最大値は全波整流回路１２から出力される直流電圧Ｖｄｃの√３Ｖｄｃ／２＝０．８６Ｖｄｃとなる。
【００３７】
このように、インバータ部１５を２相変調制御することにより、三相正弦波制御に対してスイッチング損失を低減することが可能となる。
ところで、インバータ部１５を２相変調制御する場合に、上述したように、下アーム部の第２半導体素子Ｓｘ〜Ｓｚをスイッチング動作させずに常時オン状態として上側に尻状波形を形成する下張付２相変調制御と、特許文献１に記載されている上アーム部の第１半導体素子Ｓｕ〜Ｓｗをスイッチング動作させずに常時オン状態とした下側に尻状波形を形成する上張付２相変調制御とがある。
しかしながら、上記実施形態で説明した下張付２相変調制御の方が上張付２相変調制御に対してスイッチング損失をより低減することができる。
【００３８】
この理由は、以下の通りである。通常、インバータ部１５は、Ｕ相スイッチングアーム部１５Ｕ、Ｖ相スイッチングアーム部１５Ｖ及びＷ相スイッチングアーム部１５Ｗの３つのアームを一つのモジュールとしたインテリジェントパワーモジュール（ＩＰＭ）として構成している。
このインテリジェントパワーモジュールは、例えば、Ｕ相スイッチングアーム部１５Ｕを抜き出した場合の回路構成は、図５に示すようになる。
【００３９】
すなわち、インテリジェントパワーモジュール２５は、正極端子Ｐ及び負極端子Ｎ間に、直列に接続されたＵ相スイッチングアーム部１５Ｕの上アーム部を構成する第１半導体素子Ｓｕ及びフリーホイーリングダイオードＤｕと、下アーム部を構成する第２半導体素子Ｓｘ及びフリーホイーリングダイオードＤｘとを備えている。
第１半導体素子Ｓｕのゲートには第１ゲート駆動回路ＧＤｕ１が接続され、第２半導体素子Ｓｘのゲートには第２ゲート駆動回路ＧＤｕ２が接続されている。第１ゲート駆動回路ＧＤｕ１及び第２ゲート駆動回路ＧＤｕ２は、それぞれ直流制御電源２６の正極側が接続される電源端子ＶｃｃＨ及びＶｃｃＬに接続されているとともに、直流制御電源２６の負極側と接地との接続点が接続される共通接地端子ＣＯＭに接続されて、制御電源が印加される。
【００４０】
第１ゲート駆動回路ＧＤｕ１は、第１半導体素子Ｓｕのエミッタが接続される基準電圧端子Ｖｓが設けられ、この基準電圧端子Ｖｓの基準電圧が第１半導体素子Ｓｕのゲート駆動信号の基準となる。
また、インテリジェントパワーモジュール２５の正極端子Ｐと接地との間には直流電源Ｖｄｃ及び平滑用コンデンサＣとの並列回路が接続され、負極端子Ｎと接地との間にはＵ相電流を検出するシャント抵抗Ｒｓが接続されている。
【００４１】
このように、第１ゲート駆動回路ＧＤｕ１および第１半導体素子Ｓｕは、第１半導体素子Ｓｕのエミッタに基準電圧端子Ｖｓが内部配線で接続されている。このため、第１半導体素子Ｓｕのエミッタ及び基準電圧端子Ｖｓ間のインピーダンスは内部配線インピーダンスだけであるので小さい値となる。
一方、第２ゲート駆動回路ＧＤｕ２および第２半導体素子Ｓｘは、第２半導体素子Ｓｘのエミッタがシャント抵抗Ｒｓを介して共通接地端子ＣＯＭに接続されている。このため、シャント抵抗Ｒｓ及び外部配線を含む大きなインピーダンスの共通インピーダンスの影響を受けることになる。
【００４２】
したがって、第１半導体素子Ｓｕのターンオン時のスイッチング特性は、図６（ａ）に示すように、コレクタ電流Ｉｃが特性線Ｌ２１で示すように、±ｄｉ／ｄｔが急峻でシャープな波形となり、ターンオン時のスイッチング損失Ｅｏｎが０．２４ｍＪと比較的少ないものとなる。
これに対して、第２半導体素子Ｓｘのターンオン時のスイッチング特性は、図６（ｂ）に示すように、電流検出用のシャント抵抗Ｒｓの配線インピーダンスの影響により±ｄｉ／ｄｔが第１半導体素子Ｓｕよりも鈍くなることにより、ターンオン時のスイッチング損失Ｅｏｎが０．３８ｍＪとなって、第１半導体素子Ｓｕより悪化する。
【００４３】
第１半導体素子Ｓｕ及び第２半導体素子Ｓｘのターンオフ時のスイッチング損失Ｅｏｆｆについては、図６（ｃ）及び（ｄ）に示すように、第１半導体素子ＳｕがＥｏｆｆ＝０．１２ｍＪ、第２半導体素子ＳｘがＥｏｆｆ＝０．１４ｍＪであり、両者に大きな差異は生じていない。
このように、インテリジェントパワーモジュール２５を構成した場合に、下アーム側となる第２半導体素子Ｓｘのスイッチング損失が上アーム側となる第１半導体素子Ｓｕのスイッチング損失より悪化することになる。
【００４４】
したがって、上述したように、インバータ部１５に対して制御部１６で下張付の２相変調制御を行うことにより、第２半導体素子Ｓｘ〜Ｓｚを常時オン状態に制御する区間を設けることができ、これにより第２半導体素子Ｓｘ〜Ｓｚのスイッチング損失を低減することができる。
この結果、インテリジェントパワーモジュール２５を構成した場合の第２半導体素子Ｓｘ〜Ｓｚのスイッチング損失の悪化を補うことができる。このため、第１半導体素子Ｓｕ〜Ｓｗ及び第２半導体素子Ｓｘ〜Ｓｚのトータルスイッチング損失を低減することができる。これに対し、特許文献１の下側に尻状波形を形成する上張付２相変調制御では、逆にトータルスイッチング損失を増加させてしまうことになる。
【００４５】
さらに、インバータ部１５に対して上述した下張付の２相変調制御を行う場合について、第１半導体素子Ｓｕ〜Ｓｗ及び第２半導体素子Ｓｘ〜Ｓｚを同一のＩＧＢＴで構成するとともに、ダイオードを同一のフリーホイーリングダイオードとした比較例についてシミュレーションを行った結果を図７（ａ）に示す。この比較例の場合には、上アーム側の第１半導体素子Ｓｕの導通損失がＶｏｎ＝１．８ｍＪ、ターンオン時のスイッチング損失がｔｏｎ＝３．１ｍＪ、ターンオフ時のスイッチング損失がｔｏｆｆ＝１．４ｍＪ、フリーホイーリングダイオードＤｕの導通損失がＶｆ＝０．１４ｍＪ、リカバリー損失がｔｒｒ＝０．１ｍＪとなった。
【００４６】
一方、下アーム側の第２半導体素子Ｓｘの導通損失がＶｏｎ＝２．２ｍＪ、ターンオン時のスイッチング損失がｔｏｎ＝０．７ｍＪ、ターンオフ時のスイッチング損失がｔｏｆｆ＝０．３ｍＪ、フリーホイーリングダイオードＤｘの導通損失がＶｆ＝０．６ｍＪ、リカバリー損失がｔｒｒ＝０．５ｒｍＪとなった。そして、トータル損失は１０．９ｍＪであった。
【００４７】
この図７（ａ）のシミュレーション結果から、上アーム部では第１半導体素子Ｓｕのターンオン時のスイッチング損失が支配的となっている。この第１半導体素子Ｓｕのターンオン時のスイッチング損失は下アーム部のフリーホイーリングダイオードの特性にも依存する。
これに対して、下アーム部では、第２半導体素子Ｓｘの導通損失が支配的となっている。
【００４８】
このため、上記第１実施形態のように、第１半導体素子Ｓｕ〜Ｓｗとしてターンオン時のスイッチング損失がＩＧＢＴに比較して少ないＭＯＳＦＥＴを使用し、第２半導体素子Ｓｘ〜ＳｚとしてＭＯＳＦＥＴに対して導通損失が少ないＩＧＢＴを使用した場合のシミュレーション結果を図７（ｂ）に示す。
この図７（ｂ）から明らかなように、第１半導体素子としてＭＯＳＦＥＴを使用し、第２半導体素子としてＩＧＢＴを使用することにより、第１半導体素子Ｓｕ〜Ｓｗの導通損失がＶｏｎ＝０．７ｍＪ、ターンオン時のスイッチング損失がｔｏｎ＝２．７ｍＪ、ターンオフ時のスイッチング損失がｔｏｆｆ＝０．２ｍＪ、フリーホイーリングダイオードＤｕ〜Ｄｗの導通損失がＶｆ＝０．０９ｍＪ、リカバリー損失がｔｒｒ＝０．１ｍＪとなり、比較例に対して大幅に減少している。
【００４９】
一方、第２半導体素子Ｓｘ〜Ｓｚの導通損失がＶｏｎ＝２．２ｍＪは比較例と変化なく、ターンオン時のスイッチング損失はｔｏｎ＝１．５ｍＪとなって比較例の倍程度に増加している。また、ターンオフ時のスイッチング損失がｔｏｆｆ＝０．３ｍＪ、フリーホイーリングダイオードＤｘ〜Ｄｚの導通損失がＶｆ＝０．６ｍＪであり比較例と変化がなく、リカバリー損失はｔｒｒ＝０．６ｍＪとなって比較例に対して僅かに増加している。
【００５０】
そして、トータル損失が９．０となって、図７（ａ）の従来例と比較するとトータル損失を１５％程度改善することができた。
なお、上記第１の実施形態では、第１半導体素子Ｓｕ〜ＳｗとしてＳｉ−ＭＯＳＦＥＴを使用した場合について説明したが、これに限定されるものではなく、第１半導体素子Ｓｕ〜Ｓｗとしてよりターンオン時のスイッチング損失が少ない、ＳｉＣ、ＧａＮ、ダイヤモンド等のワイドバンドギャップ半導体素子を適用するようにしてもよい。この場合にはトータル損失をより低減することができる。
【００５１】
次に、本発明に係る半導体装置の第２の実施形態について図８を伴って説明する。
この第２の実施形態では、前述した第１の実施形態のように、第１半導体素子Ｓｕ〜Ｓｗとしてスイッチング損失が少ない半導体素子を使用し、第２半導体素子Ｓｘ〜Ｓｚとして導通損失が少ない半導体素子を使用する場合に代えて、第１半導体素子Ｓｕ〜Ｓｗ及び第２半導体素子Ｓｘ〜Ｓｚとして共通の半導体スイッチング素子を使用し、下アーム部のフリーホイーリングダイオードのみを上アーム部のスイッチング損失より小さいスイッチング損失のダイオードに変更したものである。
【００５２】
すなわち、第２の実施形態では、図８に示すように、インバータ部１５の第１半導体素子Ｓｕ〜Ｓｗ及び第２半導体素子Ｓｘ〜Ｓｚとして導通損失の少ないＩＧＢＴを使用し、上アーム部のフリーホイーリングダイオードＤｕ〜Ｄｗとしてスイッチング損失が大きいＳｉ−フリーホイーリングダイオードを使用している。また、下アーム部のフリーホイーリングダイオードＤｘ〜Ｄｚとしてスイッチング損失（逆回復電流によるリカバリー損失）がＳｉ−フリーホイーリングダイオードのスイッチング損失より少ないワイドバンドギャップダイオードであるＳｉＣ−ショットキーダイオードを使用している。その他の構成は、前述した第１の実施形態と同様の構成を有し、図１との対応部分には同一符号を付し、その詳細説明はこれを省略する。
【００５３】
この第２の実施形態は、Ｕ相スイッチングアーム部１５Ｕ、Ｖ相スイッチングアーム部１５Ｖ及びＷ相スイッチングアーム部１５Ｗの下アーム部のフリーホイーリングダイオードＤｘ〜Ｄｚのスイッチング損失に着目したものである。
第１の実施形態で前述したように、インバータ部１５を第１半導体素子Ｓｕ〜Ｓｗ及び第２半導体素子Ｓｘ〜Ｓｚを同じ半導体スイッチング素子で構成し、フリーホイーリングダイオードも同じＳｉ−フリーホイーリングダイオードで構成している。このインバータ部１５に対して下張付の２相変調制御を行った場合、第１半導体素子Ｓｕ〜Ｓｗのターンオン時のスイッチング損失が支配的となっている。
【００５４】
この第２の実施形態では、対向アームとなる下アームのフリーホイーリングダイオードのスイッチング損失（リカバリー損失）を低減させることで、第１半導体素子Ｓｕ〜Ｓｗのターンオン時のスイッチング損失を低減させるようにしている。
すなわち、Ｕ相スイッチングアーム部１５Ｕ、Ｖ相スイッチングアーム部１５Ｖ及びＷ相スイッチングアーム部１５Ｗのそれぞれについてスイッチング損失を検討する。
例えばＵ相スイッチングアーム部１５Ｕを代表とした場合、図９に示すように、上アーム部のフリーホイーリングダイオードＤｕ及び下アーム部のフリーホイーリングダイオードＤｘについてスイッチング損失が大きいＳｉ−フリーホイーリングダイオードを使用するときのスイッチング特性は図１０に示すようになる。
【００５５】
すなわち、上アーム部の第１半導体素子Ｓｕをオフ状態からターンオンさせ、下アーム部のフリーホイーリングダイオードＤｘをオン状態からオフ状態とする場合を考える。このときの第１半導体素子Ｓｕ及び第２半導体素子Ｓｘの接続点から三相電動機１７のＵ相巻線に流れる主回路電流をＩＣとし、下アーム部のフリーホイーリングダイオードＤｘを流れるＵ相コイルからの還流電流をＩＦとする。
【００５６】
この場合、下アーム部のフリーホイーリングダイオードＤｘには、図１０（ｂ）に示すように、前回の主回路電流ＩＣに応じた還流電流ＩＦが流れている順バイアス状態から逆バイアス電圧が印加された状態となり、還流電流ＩＦが減少を開始する。
一方、上アーム部の第１半導体素子Ｓｕはオフ状態からターンオンするので、主回路電流ＩＣは図１０（ａ）に示すように零から増加を開始し、第１半導体素子Ｓｕのコレクタ・エミッタ間電圧ＶＣＥは図１０（ａ）に示すように減少を開始する。
【００５７】
このとき、下アーム部のフリーホイーリングダイオードＤｘは、逆バイアス電圧が印加された状態となっているので、還流電流が零となった後短時間にダイオードの逆方向に大きな逆回復電流が流れる。この逆回復電流は負側のピーク値に到達した後零に復帰する。
一方、上アーム部の第１半導体素子Ｓｕでは、主回路電流ＩＣに下アーム部のフリーホイーリングダイオードＤｘの逆回復ピーク電流が重畳されて、図１０（ａ）に示すように、大きく跳ね上がった後減少して第１半導体素子Ｓｕのゲート電圧に応じた略一定値となる。
【００５８】
このため、下アーム部のフリーホイーリングダイオードＤｘとして逆回復電流が小さく、スイッチング損失（リカバリー損失）がＳｉ−フリーホイーリングダイオードより小さいワイドバンドギャップダイオードである例えばＳｉＣ−フリーホイーリングダイオードを使用することにより、上アーム部の第１半導体素子Ｓｕのターンオン時のスイッチング損失を低減することができる。なお、フリーホイーリングダイオードＤｘ〜Ｄｚとしては、ＳｉＣ−フリーホイーリングダイオードに限らず、ＳｉＣ−ショットキーダイオードやＪＢＳ（Ｊｕｎｃｔｉｏｎ  Ｂａｒｒｉｅｒ  Ｓｃｈｏｔｔｋｙ）構造を適用したダイオードでもよく、さらにはＧａＮ−フリーホイーリングダイオードやダイヤモンド−フリーホイーリングダイオードなどのスイッチング損失（リカバリー損失）がＳｉフリーホイーリングダイオードより小さいダイオードを使用することができる。
【００５９】
このように、Ｕ相スイッチングアーム部１５Ｕ、Ｖ相スイッチングアーム部１５Ｖ及びＷ相スイッチングアーム部１５Ｗのそれぞれについて上アーム部のフリーホイーリングダイオードＤｕ〜Ｄｗについてはスイッチング損失（リカバリー損失）が大きいＳｉ−フリーホイーリングダイオードとしたままとする。一方、対向アームとなる下アーム部のフリーホイーリングダイオードＤｘ〜Ｄｚをスイッチング損失（リカバリー損失）がＳｉ−フリーホイーリングダイオードより小さいＳｉＣ−フリーホイーリングダイオードを使用する。これにより、第１半導体素子Ｓｕ〜Ｓｗのターンオン時のスイッチング損失を低減させて、トータル損失を低減することができる。
【００６０】
この第２の実施形態における１つのスイッチングアーム部について第１の実施形態と同様のシミュレーションを行った結果を図１１（ｂ）に示す。なお、図１１（ａ）は第１半導体素子Ｓｕ〜Ｓｗ及び第２半導体素子Ｓｘ〜ＳｚをＩＧＢＴとし、上アーム部のフリーホイーリングダイオードＤｕ〜Ｄｗ及び下アーム部のフリーホイーリングダイオードＤｘ〜ＤｚをＳｉ−フリーホイーリングダイオードとした従来例の損失を示す。
【００６１】
この図１１（ｂ）から明らかなように、第２の実施形態によると、第１半導体素子Ｓｕ〜Ｓｗの導通損失がＶｏｎ＝１．８ｍＪと従来例と変わらないが、ターンオン時のスイッチング損失がｔｏｎ＝１．４ｍＪに大きく減少している。また、ターンオフ時のスイッチング損失はｔｏｆｆ＝０．１４ｍＪと従来例と変わらず、フリーホイーリングダイオードＤｕ〜Ｄｗの導通損失がＶｆ＝０．１４ｍＪと従来例と変わらないが、リカバリー損失がｔｒｒ＝０．０２ｍＪに大きく減少している。
【００６２】
また、第２半導体素子Ｓｘ〜Ｓｚについては、導通損失がＶｏｎ＝２．２ｍＪ、ターンオン時のスイッチング損失がｔｏｎ＝０．７ｍＪ、ターンオフ時のスイッチング損失がｔｏｆｆ＝０．３ｍＪ、フリーホイーリングダイオードＤｘ〜Ｄｚの導通損失がＶｆ＝０．７ｍＪ、リカバリー損失がｔｒｒ＝０．５ｍＪと、従来例とほぼ同様の値となっている。
したがって、トータル損失が９．２となって、図７（ａ）の従来例と比較するとトータル損失を１２％程度改善することができた。
【００６３】
この第２実施形態では、第１半導体素子Ｓｕ〜Ｓｗ及び第２半導体素子Ｓｘ〜Ｓｚについては導通損失が小さいＩＧＢＴを使用し、上アーム部のフリーホイーリングダイオードＤｕ〜Ｄｗは、スイッチング損失（リカバリー損失）の大きいＳｉ−フリーホイーリングダイオードを使用し、下アーム部のフリーホイーリングダイオードＤｘ〜ＤｚのみをＳｉ−フリーホイーリングダイオードに比較してスイッチング損失（リカバリー損失）が小さいワイドバンドギャップダイオードを使用するだけで、上アーム部となる第１半導体素子のターンオン時のスイッチング損失を低減してトータル損失を低減することができる。
【００６４】
また、第１実施形態にならって、第１半導体素子Ｓｕ〜ＳｗをＩＧＢＴよりスイッチング損失が小さいＮチャネル形のＭＯＳＦＥＴとしてもよい。
なお、上記実施形態においては、誘導性負荷を駆動する電力変換装置のインバータ部に本発明に係る半導体装置を適用した場合について説明したが、これに限定されるものではなく、誘導性負荷に代えて溶接機でアークを発生させる制御装置にも適用することができる。
【００６５】
すなわち、溶接機用制御装置３０は、図１２に示すように、商用単相交流電源３１を全波整流する全波整流回路３２と、この全波整流回路３２から直流電力を出力する正極ラインＬｐ及び負極ラインＬｎに接続された力率改善回路３３と、力率改善回路３３の出力側の正極ラインＬｐ及び負極ラインＬｎ間に接続された平滑用コンデンサ３４と、正極ラインＬｐ及び負極ラインＬｎ間に平滑用コンデンサ３４と並列に接続されたインバータ部３５と、インバータ部３５の出力側に接続されたトランス３６と、トランス３６の二次側に接続された出力側整流回路３７とを備えている。
【００６６】
ここで、全波整流回路３２は、４つのダイオードで単相フルブリッジ回路を構成し、商用交流電力を直流電力に変換する。
力率改善回路３３は、正極ラインＬｐに接続された第３半導体素子３３ａと、第３半導体素子３３ａの入力側と負極ラインＬｎとの間に接続された第４半導体素子３３ｂと、第３半導体素子３３ａ及び第４半導体素子３３ｂの接続点と全波整流回路３２の正極側との間に接続されたリアクトル３３ｃとを備えた昇圧チョッパーの構成を有する。
【００６７】
ここで、第３半導体素子３３ａはスイッチング損失（リカバリー損失）がＳｉ−フリーホイーリングダイオードのスイッチング損失（リカバリー損失）より小さいＳｉＣ−フリーホイーリングダイオード、ＳｉＣ−ショットキーダイオード、ＧａＮ−ダイオード、ダイヤモンド−ダイオード等のワイドバンドギャップ半導体素子で構成されている。
第４半導体素子３３ｂは、ＭＯＳＦＥＴより導通損失が小さい低導通損失半導体素子であるＩＧＢＴで構成されている。
【００６８】
インバータ部３５は、正極ラインＬｐ及び負極ラインＬｎ間に、第１半導体素子Ｓａと第２半導体素子Ｓｃとを直列に接続した第１スイッチングアーム部３５Ａと、正極ラインＬｐ及び負極ラインＬｎ間に、第１半導体素子Ｓｂと第２半導体素子Ｓｄとを直列に接続した第２スイッチングアーム部３５Ｂとを備え、これら第１スイッチングアーム部３５Ａ及び第２スイッチングアーム部３５Ｂで単相フルブリッジ回路を構成している。
【００６９】
各第１半導体素子Ｓａ及びＳｂには、フリーホイーリングダイオードＤａ及びＤｂが逆並列に接続され、これらフリーホイーリングダイオードＤａ及びＤｂと並列にコンデンサＣａ及びＣｂが接続されている。
各第２半導体素子Ｓｃ及びＳｄにも、フリーホイーリングダイオードＤｃ及びＤｄが逆並列に接続され、これらフリーホイーリングダイオードＤｃ及びＤｄと並列にコンデンサＣｃ及びＣｄが接続されている。
【００７０】
トランス３６は、一次側巻線の一端がインバータ部３５の第１半導体素子Ｓａ及び第２半導体素子Ｓｃの接続点にリアクトル３５ａを介して接続され、他端が第１半導体素子Ｓｂ及び第２半導体素子Ｓｄの接続点との間に直接接続されている。トランス３６の二次側巻線に出力側整流回路３７が接続されている。
出力側整流回路３７は、トランス３６の二次側巻線の両端にアノードが接続されたダイオード３７ａ及び３７ｂと、ダイオード３７ａ及び３７ｂのカソードが互いに接続されて正極側出力端子ｔｐに接続され、トランス３６の二次側巻線の中間タップが直接負極側出力端子ｔｎに接続され、正極側出力端子ｔｐ及び負極側出力端子ｔｎ間に平滑用コンデンサ３７ｃが接続されている。そして、正極側出力端子ｔｐ及び負極側出力端子ｔｎが溶接機の溶接用端子及び溶接対称物に接続される。
【００７１】
この第２の実施形態によると、商用単相交流電源３１から入力される商用交流電力が全波整流回路３２で全波整流されて直流電力に変換され、この直流電力が力率改善回路３３に入力される。この力率改善回路３３の出力が平滑用コンデンサ３４に蓄積され、インバータ部３５で単相交流に変換された後トランス３６で昇圧されてから出力側整流回路３７で直流に変換されて溶接機に供給される。
【００７２】
ところで、力率改善回路３３では、第４半導体素子３３ｂを図示しない制御部でスイッチング制御することにより、第４半導体素子３３ｂがオン状態であるときにリアクトル３３ｃに電気エネルギーを蓄積し、リアクトル３３ｃに蓄積された電気エネルギーを第４半導体素子３３ｂがオフ状態となっている間に第３半導体素子３３ａを介して平滑用コンデンサ３４に蓄積することを繰り返す。
【００７３】
このとき、第４半導体素子３３ｂがオフ状態であるときにはリアクトル３３ｃに蓄積された電気エネルギーがダイオードで構成される第３半導体素子３３ａを通じて平滑用コンデンサ３４へ流れるので、第３半導体素子３３ａは順バイアス状態となっている。
この順バイアス状態から第４半導体素子３３ｂがオフ状態からターンオン状態となると、第３半導体素子３３ａを構成するダイオードのアノード側が第４半導体素子３３ｂを介して負極ラインＬｎに接続されることになる。このため、ダイオードのカソード側に平滑用コンデンサ３４に蓄積された直流電圧が逆バイアス電圧として印加される状態となる。
【００７４】
この結果、第３半導体素子３３ａに流れていた電流が所定の減少率（−ｄｉ／ｄｔ）で徐々に減少し、一端は零になるがその後短時間にダイオードの逆方向へ大きな逆回復電流が流れ，この逆回復電流が第４半導体素子３３ｂに加わる。このため、第４半導体素子３３ｂとしてスイッチング損失（リカバリー損失）が大きいＳｉ−フリーホイーリングダイオードを使用した場合には、前述した第１の実施形態の図１０（ａ）と同様に、第４半導体素子３３ｂのコレクタ電流Ｉｃに逆回復電流が重畳されてコレクタ電流のピーク値が大きく跳ね上がることになり、第４半導体素子３３ｂのターンオン時のスイッチング損失が増加する。
【００７５】
しかしながら、上記第２の実施形態では、第３半導体素子３３ａとしてスイッチング損失（リカバリー損失）がＳｉ−フリーホイーリングダイオードに比較して十分に小さいＳｉＣ−フリーホイーリングダイオード、Ｓｉｃ−ショットキーダイオード、ＧａＮ−ダイオード、ダイヤモンド−ダイオード等のワイドハンドギャップダイオードを使用している。このため、前述した第１の実施形態と同様に、第４半導体素子３３ｂのターンオン時のスイッチング損失を大幅に低減してトータル損失を低減することができる。
【００７６】
なお、インバータ部３５を、前述した第２の実施形態と同様に、上アーム部となるフリーホイーリングダイオードＤａ及びＤｂをスイッチング損失（リカバリー損失）の大きいＳｉ−フリーホイーリングダイオードを使用し、下アーム部となるフリーホイーリングダイオードＤｃ及びＤｄを、Ｓｉ−フリーホイーリングダイオードのスイッチング損失（リカバリー損失）より小さいスイッチング損失（リカバリー損失）のワイドバンドギャップダイオードを使用することにより、第１半導体素子Ｓａ及びＳｂのターンオン時のスイッチング損失を低減して、トータル損失を低減することができる。
【００７７】
この場合の力率改善回路と同様の効果を前述した第１の実施形態におけるブレーキ回路１４でも発揮することができる。
すなわち、図１３に示すように、図１及び図８に示したブレーキ回路１４のダイオード１４ａを第３半導体素子４４ａとし、スイッチング半導体素子１４ｂを第４半導体素子４４ｂとし、抵抗１４ｃを抵抗４４ｃとする。
【００７８】
第３半導体素子４４ａは、Ｓｉ−ｐｉｎダイオードより逆回復電流の少ないワイドバンドギャップ素子であるＳｉＣ−フリーホイーリングダイオード、ＧａＮ−フリーホイーリングダイオード、ＳｉＣ−ショットキーバリアダイオード等のＳｉ−ｐｉｎダイオードよりスイッチング損失（リカバリー損失）が少なく逆回復電流の少ないワイドバンドギャップ素子を使用する。第４半導体素子４４ｂは、導通損失がＭＯＳＦＥＴより小さい半導体素子、例えばＩＧＢＴを使用する。その他の構成については第１実施形態と同様の構成を有し、図１３において、図１との対応部分には同一符号を付し、その詳細説明はこれを省略する。
【００７９】
このようにブレーキ回路１４を構成することにより、負荷となる三相電動機１７を制動する際に、インバータ部１５を制御部１６によって全波整流回路として動作させることにより、三相電動機１７を発電機として動作させて回生制動を行うことができる。
この回生制動時には、三相電動機１７から出力される三相交流電力がインバータ部１５で全波整流されて平滑用コンデンサ１３に蓄積される。このとき、ブレーキ回路の第４半導体素子４４ｂを制御部１６でスイッチング制御することにより、抵抗４４ｃを及び第４半導体素子４４ｂを通じて電流が流れ、インバータ部１５に対する電流バイパス路が形成される。この際に抵抗４４ｃで電力消費することで、インバータ部１５に加わる直流電圧Ｖｄｃの上昇を抑制する。この際発生するサージ電圧を第３半導体素子４４ａで吸収する。
【００８０】
このブレーキ回路４４では、抵抗４４ｃで回生電力を消費するので、抵抗４４ｃの抵抗値が大きな値に設定されている。このため、回生制動状態となって、第４半導体素子４４ｂをスイッチング動作させたときに、回生電力によって第３半導体素子４４ａを構成するダイオードが逆バイアス状態となる。この第３半導体素子４４ａとしてＳｉ−フリーホイーリングダイオードを使用した場合に、前述した溶接機制御回路の力率改善回路３３と同様に第３半導体素子４４ａを流れる逆回復電流が多くなり、第４半導体素子４４ｂのターンオン時のスイッチング損失を増加させる。
【００８１】
しかしながら、第４半導体素子４４ｂとしてＳｉＣ−ショットキーダイオード等のワイドバンドギャップダイオードを使用することにより、スイッチング損失（リカバリー損失）を低下させるとともに、逆回復電流のピーク値を抑制することができる。この場合も、図１２の場合と同様に、第４半導体素子４４ｂのターンオン時のスイッチング損失を低減することができ、第３半導体素子４４ａ及び第４半導体素子４４ｂのトータル損失を低減することができる。
【００８２】
なお、上記実施形態においては、本発明の半導体装置を電力変換装置や溶接機用制御装置に適用した場合について説明したが、これに限定されるものではなく、他の第１半導体素子及び第２半導体素子又は第３半導体素子及び第４半導体素子を直列に接続する直列回路を有する装置に本発明を適用することができる。
また、上記実施形態のうちのブレーキ回路があるものについては、ブレーキ回路は全てのアプリケーションで必要とされるものではないことから、ブレーキ回路を必要としないアプリケーションではブレーキ回路を省略してもよい。
【符号の説明】
【００８３】
１０…電力変換装置、１１…三相交流電源、１２…全波整流回路、１３…平滑用コンデンサ、１４…ブレーキ回路、１５…インバータ部、Ｓｕ〜Ｓｗ…第１半導体素子、Ｓｘ〜Ｓｚ…第２半導体素子、Ｄｕ〜Ｄｗ，Ｄｘ〜Ｄｚ…フリーホイーリングダイオード、１６…制御部、１７…三相電動機、２５…インテリジェントパワーモジュール、３０…溶接機用制御装置、３１…商用単相交流電源、３２…全波整流回路、３３…力率改善回路、３３ａ…第３半導体素子、３３ｂ…第４半導体素子、３３ｃ…リアクトル、３４…平滑用コンデンサ、３５…インバータ部、Ｓａ，Ｓｂ…第１半導体素子、Ｓｃ，Ｓｄ…第２半導体素子、Ｄａ〜Ｄｄ…フリーホイーリングダイオード、３６…トランス、３７…出力側整流回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【国際調査報告】
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