【事件の表示】
　特願２００３−５６２９４２「分離素子を不要としたＭＲＡＭ」拒絶査定不服審判事件〔平成１５年　７月３１日国際公開、ＷＯ０３／６３１７３、平成１７年７月７日国内公表、特表２００５−５２０２７１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１５年１月９日（パリ条約による優先権主張外国庁受理　２００２年１月１８日、アメリカ合衆国）を国際出願日とする出願であって、平成１９年８月６日付けで拒絶査定がなされ、これに対し、同年１１月１９日に拒絶査定に対する審判が請求されものである。 
　
第２．本願発明
　本願の請求項１〜４に係る発明は、明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜４に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される以下のとおりのものである。
「【請求項１】
　分離素子のない磁気抵抗ランダム・アクセス・メモリ・アーキテクチャであって、
　関連する列ビットラインと複数の離間したディジットラインとを各々含む、複数のデータ列であって、該複数のデータ列の各々が、各々ＲｍａｘおよびＲｍｉｎ状態の一方にプログラム可能であり、内部に情報を格納するように接続されている第１の複数の不揮発性磁気抵抗エレメントを含み、前記データ列の各々における前記第１の複数の不揮発性磁気抵抗エレメントが、各々、一端において前記関連する列ビットラインに接続され、他端において、前記複数のディジット・ラインの内１本のディジットラインに、それぞれ接続されている、前記複数のデータ列と、
　前記データ列に隣接して配置された第２の複数の不揮発性磁気抵抗エレメントを含む基準列であって、前記第２複数の不揮発性磁気抵抗エレメントに結合されている関連する基準ビットラインを有する前記基準列と、
　複数のデータ電流伝達回路であって、各１つが前記関連する列ビットラインの各々に結合されており、各データ電流伝達回路が出力端子を有する、前記複数のデータ電流伝達回路と、
　前記基準ビットラインに結合され、かつ出力端子を有する基準電流伝達回路と、
　第１および第２入力を有する差動アンプと、
　前記複数のデータ電流伝達回路から選択された１つの出力端子を前記差動アンプの第１入力に結合し、前記基準電流伝達回路の出力端子を前記差動アンプの第２入力に結合し、前記複数のデータ電流伝達回路から選択された１つから発生するデータ電圧を、前記基準電流伝達回路から発生する基準電圧と比較し、データ出力信号を提供する選択回路と、
を備えている磁気抵抗ランダム・アクセス・メモリ・アーキテクチャ。」
　
　なお、ここにおいて、「
前記第２複数の
前記第２の複数の
　
第３．引用刊行物に記載された事項
１．引用例１：国際公開第００／６０６００号
（１）本願の優先権主張の日前に頒布され、原査定の根拠となった拒絶の理由において引用された国際公開第００／６０６００号（以下「引用例１」という。）には、図１とともに次の記載がある。（なお、下線は当合議体にて付したものである。以下同じ。）
ａ．「本発明は、参照セルを用いて磁気抵抗メモリセルの磁気的に変化する電気抵抗を評価する装置に関する。そのようなメモリセルは典型的に、軟磁性層と硬磁性層を有し、これらの層は電気的に導通しており、またトンネル酸化膜によって互いに分離している。ここでトンネル確率ひいては電気抵抗は両方の層の極性方向に依存している。
　
そのような装置は、ＵＳ５，１７３，８７３により、例えば図４により公知である。この装置では、それぞれの列ごとにただ１つの基準セルだけをメモリセルの評価に利用し、そしてこれによって評価は迅速に且つ僅かな損失電力で行われる
　製造許容差に基づき、セル抵抗はメモリセルフィールド全体にわたっては一定ではなく、例えば大きなメモリセルフィールドであれば、すぐに誤った評価が発生する。つまり記憶された情報の変化に基づいた１つのメモリセルの相対的な抵抗の変化は極僅かなものだからである
　ここで本発明の基礎とする課題は、可能な限り僅かなコストを追加するだけで、例えば大きなＭＲＡＭでも、評価の確実性が可能な限り高いものとなる、磁気抵抗メモリ（ＭＲＡＭ）におけるセル抵抗の評価装置を提供することである。
　この課題は、本発明によれば請求項１記載の特徴でもって解決される。本発明の有利な実施形態は請求項２に記載されている。
　
本発明の本質は、セルフィールドに、例えば規則的な間隔において、参照セルを備えた行が設けられ、そしてそれぞれ１つのセル抵抗が、次に来る２つのそれぞれの参照セル抵抗の平均値と比較されるということであり、この際セル抵抗の２つのグループに対しそれぞれ１つの参照セル抵抗が比較に利用される。
　
ｂ．「続けて本発明の有利な実施形態を図面の実施例に基づき以下詳細に説明する。
　
図面は、ビット線ｙ＋４．．．ｙ．．．ｙ−６及びワード線ｘ−２．．．ｘ．．．ｘ＋３のマトリクス状の配置を示し、この配置は磁気抵抗メモリセルフィールドの断面図を表す
　各ビット線と各ワード線との間には、磁気抵抗メモリセルの抵抗が設けられており、この抵抗は通常互いに重なった、そしてトンネル酸化膜によって分離された軟磁性領域及び硬磁性領域から成る。
図示されたセルフィールドにおいては、例えばビット線ｙ＋３に接続された全てのセル抵抗及びｙ−４に接続された全てのセル抵抗は、その他のセル抵抗と比べて、ここでは太く表されている、参照セル抵抗を形成する。選択された１つのワード線ｘと選択された１つのビット線ｙとの間にはセル抵抗Ｒが存在し、同一のワード線と次に来る２つの基準ビット線ｙ＋３及びｙ−４との間には基準セル抵抗ＲＲ１及びＲＲ２が存在する。」
　
ｃ．「ワード線の選択ないしアドレッシングは、ここでは切り替えスイッチＵＳ−２．．．ＵＳ＋３を用いて行われ、この切り替えスイッチは順番にワード線ｘ−２．．．ｘ＋３に接続されており、それぞれ１つのワード線、ここではワード線ｘを介してワード線電圧ＶＷＬに接続され、そして他のワード線を介して基準電位ＧＮＤに接続されている
。参照ビット線、例えばｙ＋３及びｙ−４はスイッチ、例えばＳ−４及びＳ＋３を介して共通の参照線ＲＬに導通接続される。つまりアドレッシングされたセル抵抗Ｒに一番近くに位置しているからである。選択されたビット線ｙはスイッチＳによって共通の線Ｌに接続される。
　
ｄ．「
ワード線ｘに接続された全てのセル抵抗ではなく、アドレッシングされたビット線に接続されたセル抵抗Ｒだけが共通の線Ｌに導通接続されるように、通常のビット線と共通の線Ｌに接続された他の全てのスイッチ、例えばＳ−６及びＳ−５は開いたままである
　
参照セル抵抗ＲＲ１及びＲＲ２は一緒に、抵抗Ｒ
Ｇ２
を介して帰還演算増幅器ＯＰ
２
を用いて、反転加算増幅器を形成し、この加算増幅器はその出力側において２つのセル抵抗ＲＲ１とＲＲ２の平均値に依存した電圧を供給する。セル抵抗Ｒは、抵抗Ｒ
Ｇ１
を介して帰還演算増幅器ＯＰ
１
を用いて、同様に反転電圧増幅器を形成し、ここで帰還抵抗Ｒ
Ｇ１
は、演算増幅器ＯＰ
２
の帰還抵抗Ｒ
Ｇ２
の２倍の値を有する。したがって加算増幅器の参照信号と比較することが可能な信号が発生する。つまり両方の参照セル抵抗を介して、個々の抵抗Ｒを流れる電流の２倍の電流が供給されるからである
　
反転加算増幅器ＯＰ
２
の出力電圧は反転入力側に供給され、そして反転増幅器ＯＰ
１
の出力電圧は比較器ＣＯＭＰの非反転入力側に供給され、この比較器の出力側ではそれぞれのセル抵抗に依存した評価信号Ｖ
ＯＵＴ
が発生する。
　
ｅ．「通常のビット線と参照ビット線の数の比率は、パラメータの変動及び相対的な抵抗変化に応じて選択することができ、それによって誤った評価は生じない。ここで実施例においては、それぞれ８番目のビット線が参照ビット線を表す。
　
上述の実施例の有利な実施形態においては、付加的に第１の電流シンクＩ
２
及び別の電流シンクＩ
１
が設けられており、それぞれの参照セル抵抗と加算増幅器の帰還抵抗Ｒ
Ｇ２
との間の接続ノードは、第１の電流シンクＩ
２
を介して基準電位ＧＮＤに接続されており、ならびにアドレッシングされたそれぞれのセル抵抗Ｒと２倍の増幅度を有する増幅器の帰還抵抗Ｒ
Ｇ１
との間の接続ノードは、別の電流シンクＩ
１
を介して基準電位に接続されている。
　
（２）図１には、「参照セルを用いて磁気抵抗メモリセルの磁気的に変化する電気抵抗を評価する装置」の「磁気抵抗メモリセルフィールドの断面図」を表した回路図が記載されているが、同回路図には、ビット線ｙ−４がスイッチＳ−４を介して共通の線Ｌと接続され、共通の参照線ＲＬと交差する（接続されない）構成が記載されているが、上記（１）ｃ．の「参照ビット線、例えばｙ＋３及びｙ−４はスイッチ、例えばＳ−４及びＳ＋３を介して共通の参照線ＲＬに導通接続される。」等の記載からみて、上記の構成は誤記であり、正しくは、ビット線ｙ−４がスイッチＳ−４を介して共通の参照線ＲＬと接続され、共通の線Ｌと交差する（接続されない）構成であることが明らかであるから、以下においては、そのような正しい構成が図１に記載されているものとみなして、検討を進める。
　
（３）図１に記載された「参照セルを用いて磁気抵抗メモリセルの磁気的に変化する電気抵抗を評価する装置」の「磁気抵抗メモリセル」には、分離素子が用いられていないことは明らかである。
　また、図１において、ビット線ｙ−６〜ｙ＋４及びワード線ｘ−２〜ｘ＋３には、磁気抵抗メモリセルの抵抗が接続されているが、上記（１）ａ．及びｃ．を参照しつつ、図１を分析すると、図１に記載された「参照セルを用いて磁気抵抗メモリセルの磁気的に変化する電気抵抗を評価する装置」は、以下の二つの磁気抵抗メモリセルの抵抗の列をそなえていることが明らかである。
ａ．基準ビット線ｙ＋３，ｙ−４を除くビット線ｙ＋４〜ｙ−６と、ワード線ｘ−２〜ｘ＋３とを各々含む複数の磁気抵抗メモリセルの抵抗の列であって、複数の列の各々が、複数のセル抵抗を備え、磁気抵抗メモリセルの抵抗の列の各々における複数のセル抵抗が、各々一端においてビット線ｙ＋３，ｙ−４を除くビット線ｙ＋４〜ｙ−６に接続され、他端において、ワード線ｘ−２〜ｘ＋３のうちの１本のワード線に、それぞれ接続されている複数の磁気抵抗メモリセルの抵抗の列。
　
ｂ．複数の基準セル抵抗を含む磁気抵抗メモリセルの抵抗の列であって、複数の基準セル抵抗に結合されている基準ビット線ｙ−４，ｙ＋３を有する磁気抵抗メモリセルの抵抗の列。
　
（４）図１及び上記（１）ｃ．〜ｅ．より、図１に記載された「参照セルを用いて磁気抵抗メモリセルの磁気的に変化する電気抵抗を評価する装置」は、スイッチＳ−４，Ｓ＋３を除くスイッチＳ−６〜Ｓ＋４を介して基準ビット線ｙ＋３，ｙ−４を除くビット線ｙ＋４〜ｙ−６に結合された帰還演算増幅器ＯＰ１を用いた反転電圧増幅器及び電流シンクＩ１からなる手段と、スイッチＳ−４，Ｓ＋３を介して基準ビット線ｙ＋３，線ｙ−４に結合された帰還演算増幅器ＯＰ２を用いた反転電圧増幅器及び電流シンクＩ２からなる手段と、非反転入力及び反転入力を有する比較器ＣＯＭＰと、帰還演算増幅器ＯＰ１を用いた反転電圧増幅器及び電流シンクＩ１からなる手段の出力を比較器ＣＯＭＰの非反転入力に結合し、帰還演算増幅器ＯＰ２を用いた反転電圧増幅器及び電流シンクＩ２からなる手段の出力を比較器ＣＯＭＰの反転入力の出力に結合し、比較器ＣＯＭＰの出力に評価信号ＶＯＵＴを発生する回路を備えた構成となっていることが明らかである。
　
（５）以上を総合すると、引用例１には以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　「分離素子のない、参照セルを用いて磁気抵抗メモリセルの磁気的に変化する電気抵抗を評価する装置あって、
　基準ビット線ｙ＋３，ｙ−４を除くビット線ｙ＋４〜ｙ−６と、ワード線ｘ−２〜ｘ＋３とを各々含む複数の磁気抵抗メモリセルの抵抗の列であって、該複数の列の各々が、複数のセル抵抗を備え、前記磁気抵抗メモリセルの抵抗の列の各々における前記複数のセル抵抗が、各々、一端において前記基準ビット線ｙ＋３，ｙ−４を除くビット線ｙ＋４〜ｙ−６に接続され、他端において、前記ワード線ｘ−２〜ｘ＋３のうちの１本のワード線に、それぞれ接続されている前記複数の磁気抵抗メモリセルの抵抗の列と、
　複数の基準セル抵抗を含む磁気抵抗メモリセルの抵抗の列であって、前記複数の基準セル抵抗に結合されている前記基準ビット線ｙ−４，ｙ＋３を有する前記磁気抵抗メモリセルの抵抗の列と、
　スイッチＳ−４，Ｓ＋３を除くスイッチＳ−６〜Ｓ＋４を介して前記基準ビット線ｙ＋３，ｙ−４を除くビット線ｙ＋４〜ｙ−６に結合された、帰還演算増幅器ＯＰ１を用いた反転電圧増幅器及び電流シンクＩ１からなる手段と、
　前記スイッチＳ−４，Ｓ＋３を介して前記基準ビット線ｙ＋３，線ｙ−４に結合された、帰還演算増幅器ＯＰ２を用いた反転電圧増幅器及び電流シンクＩ２からなる手段と、
　非反転入力及び反転入力を有する比較器ＣＯＭＰと、
　前記帰還演算増幅器ＯＰ１を用いた反転電圧増幅器及び電流シンクＩ１からなる手段の出力を前記比較器ＣＯＭＰの前記非反転入力に結合し、前記帰還演算増幅器ＯＰ２を用いた反転電圧増幅器及び電流シンクＩ２からなる手段の出力を前記比較器ＣＯＭＰの前記反転入力の出力に結合し、前記比較器ＣＯＭＰの出力に評価信号ＶＯＵＴを発生する回路を備えている、
参照セルを用いて磁気抵抗メモリセルの磁気的に変化する電気抵抗を評価する装置。」
　
２．引用例２：国際公開第０１／７５８９１号公報
（１）本願の優先権主張の日前に頒布され、原査定の根拠となった拒絶の理由において引用された国際公開第０１／７５８９１号（以下「引用例２」という。）には、図４及び５とともに次の記載がある。
ａ．「発明の分野
  
本発明は、ＭＴＪメモリに関し、特に、ＭＴＪメモリに記憶されたデータを読み取るための装置と方法に関する。
　
ｂ．「 次に、図１において、従来技術による１０で示すＭＴＪ読み出し回路の模式図を示す。回路１０は、複数の磁気トンネル接合メモリセル１１，１２等を含む。この分野では既知のように、セル１１，１２等の各セルには、抵抗ＲＭＴＪとして示すＭＴＪデバイスと、制御すなわち起動トランジスタが含まれる。」（３ページ２６行〜４ページ４行の訳文）
　
ｃ．「
次に、図４において、本発明に基づく全体的に６０で示す他の実施形態によるＭＴＪ読み出し回路の概略模式図を示す。回路６０は、全体的に上述したように、データ読み出し線６３によって少なくとも１つのＭＴＪメモリセル６２に接続された電流コンベア６１を含む。電流コンベア６１には、図２の電流コンベア３０で説明したように接続されるトランジスタ６２と演算増幅器６６とが含まれる。この実施形態において、データ読み出し線６３は、ビット線であり、列復号化スイッチすなわちトランジスタ６４を含む。又、電流源６５は、上述したように、電流コンベア６１を介してデータ読み出し線６３に接続される
　
第２電流コンベア６７は、電流源６５と電流コンベア６１との間の接合部６８に接続される。電流コンベア６７は、実質的に電流コンベア６１と同じであり、接合部６８に接続される第１電流端子（この実施形態ではドレイン端子）を有するトランジスタ７０と、接地等の電流帰線に接続される第２電流端子（ソース端子）を含む。更に、電流コンベア６７には、負帰還用の接合部６８に接続された第１入力端子と、第２バイアス電圧Ｖ
ｂｉａｓ２
を受け取るために接続された第２入力端子と、トランジスタ７０のゲートに接続された出力端子とを有する演算増幅器７１が含まれる。出力信号Ｖｏは、トランジスタ７０のゲートに接続される端子７２において得られる
　ＭＴＪ読み出し回路６０は、ＭＴＪ読み出し回路４０と２５の全ての利点に加えて、幾つか他の利点を有する。具体的には、電流コンベア６１は、データ読み出し線６３をＶｂｉａｓ１（電流コンベア６１の演算増幅器のバイアス）にクランプする。このようにして、ＲＭＴＪの絶対変化は、データ読み出し線６３の電流Ｉｂ１を変化させず、読み取り動作は、ＲＭＴＪの変動範囲が電流コンベア６１の線形範囲内にある限り、ＲＭＴＪの変化の影響を受けない。
電流コンベア６１のトランジスタ６２は、ソースフォロアであり、すなわち、データ読み出し線６３からトランジスタ６２のソース端子を見たインピーダンスは低い。このことは、データ読み出し線６３の電圧の振れ幅をかなりの程度まで解消し、電流モード動作を可能にする
　上記利点のほかに、第２電流コンベア６７は、次の機能・利点を提供する。トランジスタ６２は、電流源６５の高インピーダンスとトランジスタ７０の出力インピーダンスからデータ読み出し線６３（この実施形態においてはビット線とデータ線）を絶縁するが、このことによって、接合部６８のインピーダンスが非常に影響を受け易く又高くなる。
　
第２電流コンベア６７によって提供される他の重要な利点は、図３の読み出し回路４０の抵抗４７と同様に、電流コンベア６７が、ＭＴＪメモリセル６２のＲ
ＭＴＪ
の変化によって生じる電流の変化に基づき、出力電圧を上げることである。トランジスタ７０は、深い飽和状態で動作するため、ドレイン端子とソース端子との間の抵抗（ｒ
ｄｓ
）は、Ｒ
ＭＴＪ
よりもはるかに大きい。Ｒ
ＴＭＪ
の抵抗の変化（Ｒ
ｍｉｎ
からＲ
ｍａｘ
及びその逆）によるデータ読み出し線６３の電流（Ｉ
ｂ１
）のわずかな変化は、トランジスタ７０によって増幅される。
　
ｄ．「最も重要なことは、オフセットの無い出力を提供するために電流コンベア６７を接続し得ることである。回路６０と同様の２つのＭＴＪ読み出し回路が、
図５に示すように、差動動作を行なうように接続された場合、演算増幅器７１の入力部における如何なる入力起因のオフセットも出力Ｖｏに影響を及ぼさない。更に図５において、図４のＭＴＪ読み出し回路と同様、差動動作を行なうように接続される２つのＭＴＪ読み出し回路７６と７７とを備える差動読み出し回路７５の概略模式図を示す。差動読み出し回路７５において、回路７６は、基準ＭＴＪセル７８（通常、複数のセルを含む）の電流を検出するために接続され、また、回路７７は、メモリＭＴＪセル７９（審決注：「メモリＭＴＪセル９０」の誤記、以下そのように読み替える。）（通常、同様な複数セルを含む）の電流を検出するために接続される。
　
（２）ここにおいて、図５の７８及び９０、８２及び９２、８４及び９４、８５及び９５が、各々図４のＭＴＪメモリセル６２、電流コンベア６１、電流源６５、電流コンベア６７に相当していることが明らかである。
　したがって、上記（１）ｃ．の記載と図４及び５とを合わせて解釈すれば、引用例２には、以下の発明が記載されているものと認められる。
　「ＭＴＪデバイスを用いたメモリにおいて、メモリＭＴＪセル９０内のＭＴＪデバイスに接続されたＭＴＪ読み出し回路７７、及び基準ＭＴＪセル７８内のブロック内のＭＴＪデバイスに接続されたＭＴＪ読み出し回路７６を、低インピーダンスの回路である電流コンベア９２及び８２、並びに高インピーダンスの回路である９５及び８５により構成した、ＭＴＪデバイスを用いたメモリ。」
　
第４．本願発明と引用発明との対比
１．引用発明の「参照セルを用いて磁気抵抗メモリセルの磁気的に変化する電気抵抗を評価する装置」は、本願発明の「磁気抵抗ランダム・アクセス・メモリ・アーキテクチャ」に相当する。
　
２．引用発明の「基準ビット線ｙ＋３，ｙ−４を除くビット線ｙ＋４〜ｙ−６」、「ワード線ｘ−２〜ｘ＋３」は、その機能からみて、各々本願発明の「関連する列ビットライン」、「複数の離間したディジットライン」にそれぞれ相当する。
　したがって、引用発明の「基準ビット線ｙ＋３，ｙ−４を除くビット線ｙ＋４〜ｙ−６と、ワード線ｘ−２〜ｘ＋３とを各々含む複数の磁気抵抗メモリセルの抵抗の列」は、本願発明の「関連する列ビットラインと複数の離間したディジットラインとを各々含む、複数のデータ列」に相当する。
　また、引用発明において、「磁気抵抗メモリセルの抵抗」のうちの「セル抵抗」が、「各々ＲｍａｘおよびＲｍｉｎ状態の一方にプログラム可能」であり、「内部に情報を格納するように接続されている」ことは当業者にとって自明なことであるから、引用発明の「複数のセル抵抗」は本願発明の「第１の複数の不揮発性磁気抵抗エレメント」に相当する。
　
　したがって、引用発明の「基準ビット線ｙ＋３，ｙ−４を除くビット線ｙ＋４〜ｙ−６と、ワード線ｘ−２〜ｘ＋３とを各々含む複数の磁気抵抗メモリセルの抵抗の列であって、該複数の列の各々が、複数のセル抵抗を備え、前記磁気抵抗メモリセルの抵抗の列の各々における前記複数のセル抵抗が、各々、一端において前記基準ビット線ｙ＋３，ｙ−４を除くビット線ｙ＋４〜ｙ−６に接続され、他端において、前記ワード線ｘ−２〜ｘ＋３のうちの１本のワード線に、それぞれ接続されている前記複数の磁気抵抗メモリセルの抵抗の列」は、本願発明の「関連する列ビットラインと複数の離間したディジットラインとを各々含む、複数のデータ列であって、該複数のデータ列の各々が、各々ＲｍａｘおよびＲｍｉｎ状態の一方にプログラム可能であり、内部に情報を格納するように接続されている第１の複数の不揮発性磁気抵抗エレメントを含み、前記データ列の各々における前記第１の複数の不揮発性磁気抵抗エレメントが、各々、一端において前記関連する列ビットラインに接続され、他端において、前記複数のディジット・ラインの内１本のディジットラインに、それぞれ接続されている、前記複数のデータ列」に相当する。
　
３．引用発明の「複数の基準セル抵抗」、「基準セル抵抗を含む磁気抵抗メモリセルの抵抗の列」、「基準ビット線ｙ−４，ｙ＋３」は、各々本願発明の「第２の複数の不揮発性磁気抵抗エレメント」、「前記データ列に隣接して配置された第２の複数の不揮発性磁気抵抗エレメントを含む基準列」、「基準ビットライン」に相当する。
　したがって、引用発明の「複数の基準セル抵抗を含む磁気抵抗メモリセルの抵抗の列であって、前記複数の基準セル抵抗に結合されている前記基準ビット線ｙ−４，ｙ＋３を有する前記磁気抵抗メモリセルの抵抗の列」は、本願発明の「前記データ列に隣接して配置された第２の複数の不揮発性磁気抵抗エレメントを含む基準列であって、前記第２の複数の不揮発性磁気抵抗エレメントに結合されている関連する基準ビットラインを有する前記基準列」に相当する。
　
４．引用発明の「帰還演算増幅器ＯＰ１を用いた反転電圧増幅器及び電流シンクＩ１からなる手段」は、本願発明の「データ電流伝達回路」に対応しており、両者は、列ビットラインに結合されており、出力端子を有するデータ読み出し回路である点で一致する。
　また、引用発明の「帰還演算増幅器ＯＰ２を用いた反転電圧増幅器及び電流シンクＩ２からなる手段」は、本願発明の「基準電流伝達回路」に対応しており、両者は、基準ビットラインに結合されており、出力端子を有する基準データ読み出し回路である点で一致する。
　また、引用発明の「非反転入力」、「反転入力」、「比較器ＣＯＭＰ」、「評価信号ＶＯＵＴ」は、各々本願発明の「第１入力」、「第２入力」、「差動アンプ」、「データ出力信号」に相当する。
　
　したがって、引用発明の「スイッチＳ−４，Ｓ＋３を除くスイッチＳ−６〜Ｓ＋４を介して前記基準ビット線ｙ＋３，ｙ−４を除くビット線ｙ＋４〜ｙ−６に結合された、帰還演算増幅器ＯＰ１を用いた反転電圧増幅器及び電流シンクＩ１からなる手段と、　前記スイッチＳ−４，Ｓ＋３を介して前記基準ビット線ｙ＋３，線ｙ−４に結合された、帰還演算増幅器ＯＰ２を用いた反転電圧増幅器及び電流シンクＩ２からなる手段と、　非反転入力及び反転入力を有する比較器ＣＯＭＰと、　前記帰還演算増幅器ＯＰ１を用いた反転電圧増幅器及び電流シンクＩ１からなる手段の出力を前記比較器ＣＯＭＰの前記非反転入力に結合し、前記帰還演算増幅器ＯＰ２を用いた反転電圧増幅器及び電流シンクＩ２からなる手段の出力を前記比較器ＣＯＭＰの前記反転入力の出力に結合し、前記比較器ＣＯＭＰの出力に評価信号ＶＯＵＴを発生する回路」を備えている構成は、本願発明の「複数のデータ電流伝達回路であって、各１つが前記関連する列ビットラインの各々に結合されており、各データ電流伝達回路が出力端子を有する、前記複数のデータ電流伝達回路と、　前記基準ビットラインに結合され、かつ出力端子を有する基準電流伝達回路と、　第１および第２入力を有する差動アンプと、　前記複数のデータ電流伝達回路から選択された１つの出力端子を前記差動アンプの第１入力に結合し、前記基準電流伝達回路の出力端子を前記差動アンプの第２入力に結合し、前記複数のデータ電流伝達回路から選択された１つから発生するデータ電圧を、前記基準電流伝達回路から発生する基準電圧と比較し、データ出力信号を提供する選択回路」を備えている構成に対応しており、両者は、「データ読み出し回路であって、列ビットラインに結合されており、出力端子を有する、データ読み出し回路と、前記基準ビットラインに結合され、かつ出力端子を有する基準データ読み出し回路と、第１および第２入力を有する差動アンプと、前記データ読み出し回路からの出力端子を前記差動アンプの第１入力に結合し、前記基準データ読み出し回路の出力端子を前記差動アンプの第２入力に結合し、前記データ読み出し回路から発生するデータ電圧を、前記基準データ読み出し回路から発生する基準電圧と比較し、データ出力信号を提供する回路」を備える構成である点で一致する。
　
５．以上を総合すると、本願発明と引用発明とは、
　「分離素子のない磁気抵抗ランダム・アクセス・メモリ・アーキテクチャであって、
　関連する列ビットラインと複数の離間したディジットラインとを各々含む、複数のデータ列であって、該複数のデータ列の各々が、各々ＲｍａｘおよびＲｍｉｎ状態の一方にプログラム可能であり、内部に情報を格納するように接続されている第１の複数の不揮発性磁気抵抗エレメントを含み、前記データ列の各々における前記第１の複数の不揮発性磁気抵抗エレメントが、各々、一端において前記関連する列ビットラインに接続され、他端において、前記複数のディジット・ラインの内１本のディジットラインに、それぞれ接続されている、前記複数のデータ列と、
　前記データ列に隣接して配置された第２の複数の不揮発性磁気抵抗エレメントを含む基準列であって、前記第２の複数の不揮発性磁気抵抗エレメントに結合されている関連する基準ビットラインを有する前記基準列と、
　データ読み出し回路であって、列ビットラインに結合されており、出力端子を有する、データ読み出し回路と、
　前記基準ビットラインに結合され、かつ出力端子を有する基準データ読み出し回路と、
　第１および第２入力を有する差動アンプと、
　前記データ読み出し回路からの出力端子を前記差動アンプの第１入力に結合し、前記基準データ読み出し回路の出力端子を前記差動アンプの第２入力に結合し、前記データ読み出し回路から発生するデータ電圧を、前記基準データ読み出し回路から発生する基準電圧と比較し、データ出力信号を提供する回路と、
を備えている磁気抵抗ランダム・アクセス・メモリ・アーキテクチャ。」
　
　である点で一致し、以下の点で相違する。
（相違点）
　本願発明は、「複数のデータ電流伝達回路であって、各１つが前記関連する列ビットラインの各々に結合されており、各データ電流伝達回路が出力端子を有する、前記複数のデータ電流伝達回路と、　前記基準ビットラインに結合され、かつ出力端子を有する基準電流伝達回路と、　第１および第２入力を有する差動アンプと、　前記複数のデータ電流伝達回路から選択された１つの出力端子を前記差動アンプの第１入力に結合し、前記基準電流伝達回路の出力端子を前記差動アンプの第２入力に結合し、前記複数のデータ電流伝達回路から選択された１つから発生するデータ電圧を、前記基準電流伝達回路から発生する基準電圧と比較し、データ出力信号を提供する選択回路」を備えているのに対して、引用発明は、「スイッチＳ−４，Ｓ＋３を除くスイッチＳ−６〜Ｓ＋４を介して前記基準ビット線ｙ＋３，ｙ−４を除くビット線ｙ＋４〜ｙ−６に結合された、帰還演算増幅器ＯＰ１を用いた反転電圧増幅器及び電流シンクＩ１からなる手段と、　前記スイッチＳ−４，Ｓ＋３を介して前記基準ビット線ｙ＋３，線ｙ−４に結合された、帰還演算増幅器ＯＰ２を用いた反転電圧増幅器及び電流シンクＩ２からなる手段と、　非反転入力及び反転入力を有する比較器ＣＯＭＰと、　前記帰還演算増幅器ＯＰ１を用いた反転電圧増幅器及び電流シンクＩ１からなる手段の出力を前記比較器ＣＯＭＰの前記非反転入力に結合し、前記帰還演算増幅器ＯＰ２を用いた反転電圧増幅器及び電流シンクＩ２からなる手段の出力を前記比較器ＣＯＭＰの前記反転入力の出力に結合し、前記比較器ＣＯＭＰの出力に評価信号ＶＯＵＴを発生する回路」を備えている点。
　
第５．相違点についての当審の判断
１．相違点の整理
　上記の相違点について分析すると、当該相違点は次のように整理することができるので、以下において、その各々について検討する。
（相違点１）
　「データ読み出し回路」及び「基準データ読み出し回路」が、本願発明では「データ電流伝達回路」及び「基準電流伝達回路」であるのに対して、引用発明では、「帰還演算増幅器ＯＰ１を用いた反転電圧増幅器及び電流シンクＩ１からなる手段」及び「帰還演算増幅器ＯＰ２を用いた反転電圧増幅器及び電流シンクＩ２からなる手段」である点。
　
（相違点２）
　本願発明は、本願の図９に記載されているように、複数の「列ビットライン」の各々に対して「データ電流伝達回路」を設け、複数の「列ビットライン」の各々を対応する「データ電流伝達回路」に結合し、複数の「データ電流伝達回路」の出力のうちの一つを選択して「差動アンプ」に結合する構成となっているのに対して、引用発明は、引用例１の図１に記載されているように、本願発明の複数の「列ビットライン」に相当する「ビット線ｙ＋３，ｙ−４を除くビット線ｙ＋４〜ｙ−６」に対して「帰還演算増幅器ＯＰ１を用いた反転電圧増幅器及び電流シンクＩ１からなる手段」を一つ設け、「ビット線ｙ＋３，ｙ−４を除くビット線ｙ＋４〜ｙ−６」のうちの一つを選択して「帰還演算増幅器ＯＰ１を用いた反転電圧増幅器及び電流シンクＩ１からなる手段」に結合し、当該「帰還演算増幅器ＯＰ１を用いた反転電圧増幅器及び電流シンクＩ１からなる手段」の出力を本願発明の「差動アンプ」に相当する「比較器ＣＯＭＰ」に結合する構成となっている点。
　
２．相違点１についての検討
　上記第３．２．（２）において検討したとおり、上記引用例２の第５図には、引用発明の「磁気抵抗メモリセル」に相当する「ＭＪＴセル」を用いたメモリにおいて、引用発明の「セル抵抗」に相当する「メモリＭＴＪセル９０内のＭＴＪデバイス」に接続された「ＭＴＪ読み出し回路７７」、及び引用発明の「基準セル抵抗」に相当する「基準ＭＴＪセル７８内のＭＴＪデバイス」に接続された「ＭＴＪ読み出し回路７６」を、「低インピーダンスの回路である電流コンベア９２及び８２」、並びに「高インピーダンスの回路である９５及び８５」からなる回路により構成する発明が記載されている。
　そして、一般に「磁気抵抗メモリセル」を用いたメモリを含めたメモリ全般において、読み出しの感度を上げること、すなわち、メモリセルに生じたわずかな変化に対して読み出し電圧を大きく変化させるようにすることは、当業者における周知の課題といえるものであるから、引用発明において読み出しの感度を上げるという課題が存在することは、当業者であれば当然察知し得たものと認められる。
　したがって、引用例１及び２の双方に接した当業者であれば、引用発明において、「セル抵抗」及び「基準セル抵抗」からの読み出しの感度を上げるという課題を解決するために、引用例２に記載された発明を組み合わせ、「帰還演算増幅器ＯＰ１を用いた反転電圧増幅器及び電流シンクＩ１からなる手段」及び「帰還演算増幅器ＯＰ２を用いた反転電圧増幅器及び電流シンクＩ２からなる手段」に換えて、低インピーダンスの回路及び高インピーダンスの回路からなる読み出し回路を用いること、すなわち、本願発明のように、「データ電流伝達回路」及び「基準電流伝達回路」を用いることは当業者が容易になし得たことである。
　したがって、相違点１は当業者が容易になし得た範囲に含まれる程度のものである。
　
３．相違点２についての検討
（１）一般に、本願発明のように、いわゆる磁気抵抗効果素子をメモリセルとして用いるメモリ装置において、各列ビットラインごとにメモリセルの記憶内容を読み出すための読み出し回路を直接結合する構成とすることは、例えば、下記の周知文献１及び２に記載されているように、当業者における周知技術である。
ａ．周知文献１：特表２００１−５１９５８２号公報
　「【００４１】
　このメモリセル装置は互いに基本的に平行に延在するビットラインＢＬｉ，ｉ＝１，２，．．．ｎを有する。これらのビットラインに対して横方向にワードラインＷＬｊ，ｊ＝１，２，．．．ｍが延在する。これらのワードラインＷＬｊは同様に互いに平行に延在している。ビットラインＢＬｉとワードラインＷＬｊとの交点に各層においてそれぞれメモリ素子Ｓｉ，ｊが配置されている（図３参照）。
【００４２】
　
ビットラインＢＬｉはそれぞれ演算増幅器ＯＰｉ，ｉ＝１，２，．．．ｎの反転入力側に接続されている。演算増幅器ＯＰｉの非反転入力側はアース電位に接続されている。演算増幅器ＯＰｉは帰還されており、それぞれ帰還抵抗ＲＫｉを有する。演算増幅器ＯＰｉはそれぞれ出力側Ａｉを有する。」
　メモリセル装置に格納されている情報の読み出しのためには、メモリ素子Ｓｉ，ｊに格納された情報の読み出しのためにワードラインＷＬｊが制御される。このために、ワードラインＷＬｊは例えば＋１ボルトの電位に置かれる。他の全てのワードラインＷＬｌ、ｌ≠ｊは０ボルトに置かれる
。全ビットラインＢＬｉ，ｉ＝１，２，．．．ｎも同様に０ボルトに置かれる。というのも、これらの全ビットラインＢＬｉ，ｉ＝１，２，．．．ｎは帰還演算増幅器ＯＰｉの反転入力側に接続されており、この反転入力側は常に０ボルトに調整されるからである。
Ｕｏｕｔ＝１Ｖ・Ｒ／（Ｒｘ＋Ｒｌ）
が取り出される。ただしこの場合、Ｒは帰還抵抗ＲＫｉの抵抗であり、Ｒｘはメモリ素子Ｓｉ，ｊの抵抗であり、Ｒｌは電流が流れるワードラインＷＬｊ及びビットラインＢＬｉのライン部分の抵抗である。この電圧からメモリ素子Ｓｉ，ｊの抵抗Ｒｘが計算される。なぜなら、その他の数値が既知だからである。」
　
ｂ．周知文献２：国際公開第０１／１８８１６号
　「
図４は、メモリーセル構造の読み出しのための、他の電気回路要素を示す図である。
　「したがって、
情報を読み出すには、第２線ＬＩＩｊ上で、電圧が０よりも大きいか０より小さいかを決定すれば十分である。この評価は、例えばシュミットトリガーあるいは高ゲイン差異増幅器（Ｄｉｆｆｅｒｅｎｚｖｅｒｓｔａｒｋｅｒ）の、双安定回路によって達成されることが好ましい。
　
第１線ＬＩｉの数から独立した信号Ｕ
ｊ
の、信頼性のある評価のために、第２線ＬＩＩｊは、それぞれ、抵抗器Ｒｋｊ（図４参照）を経由したフィードバックを有する演算増幅器ＯＰ
ｊ
の反転入力部（ｉｎｖｅｒｔｉｅｒｅｎｄｅｎ　Ｅｉｎｇａｎｇ）に接続される（図４参照）
　
「なお、第１線ＬＩｉはそれぞれワード線として使用され、第２線ＬＩＩｊは、ビット線として使用されてもよい。一方で、第１線ＬＩｉをビット線として使用し、第２線ＬＩＩｊをビット線として使用することも可能である。
　
（２）したがって、当該周知技術に鑑みれば、引用発明において、「帰還演算増幅器ＯＰ１を用いた反転電圧増幅器及び電流シンクＩ１からなる手段」に換えて「データ電流伝達回路」とするに際して、「ビット線ｙ＋３，ｙ−４を除くビット線ｙ＋４〜ｙ−６」のうちの一つを選択して「データ電流伝達回路」に結合し、当該「データ電流伝達回路」の出力を「比較器ＣＯＭＰ」に結合するのではなく、「ビット線ｙ＋３，ｙ−４を除くビット線ｙ＋４〜ｙ−６」の各々に対して「データ電流伝達回路」を設け、「ビット線ｙ＋３，ｙ−４を除くビット線ｙ＋４〜ｙ−６」の各々を対応する「データ電流伝達回路」に結合し、複数の「データ電流伝達回路」のうちの一つを選択して「比較器ＣＯＭＰ」と結合する構成とすること、すなわち本願発明のように「複数のデータ電流伝達回路であって、各１つが前記関連する列ビットラインの各々に結合されており、各データ電流伝達回路が出力端子を有する、前記複数のデータ電流伝達回路と、　前記基準ビットラインに結合され、かつ出力端子を有する基準電流伝達回路と、　第１および第２入力を有する差動アンプと、　前記複数のデータ電流伝達回路から選択された１つの出力端子を前記差動アンプの第１入力に結合し、前記基準電流伝達回路の出力端子を前記差動アンプの第２入力に結合し、前記複数のデータ電流伝達回路から選択された１つから発生するデータ電圧を、前記基準電流伝達回路から発生する基準電圧と比較し、データ出力信号を提供する選択回路」を備える構成とすることは当業者が容易になし得たことである。
　したがって、相違点２は当業者が容易になし得た範囲に含まれる程度のものである。
　
４．予備的な検討
（１）本願発明と引用発明との相違点及びそれについての当審の判断は以上のとおりであるが、仮に、本願発明が本願の明細書及び図面に記載された実施例に限定されたものであるとみなした場合には、上記相違点のほかに以下のような相違点（相違点３）が存在すると認められるので、当該相違点３についても一応検討する。
（相違点３）
　本願発明では、「基準ビットライン」が一つであるのに対して、引用発明では「基準ビット線」が「ｙ＋３」及び「ｙ＋４」の二つである点。
　
（２）引用発明において、「基準ビット線」を「ｙ＋３」及び「ｙ＋４」の二つ設けている理由は、上記第３．１．（１）ａ．の「この装置では、それぞれの列ごとにただ１つの基準セルだけをメモリセルの評価に利用し、そしてこれによって評価は迅速に且つ僅かな損失電力で行われる。　製造許容差に基づき、セル抵抗はメモリセルフィールド全体にわたっては一定ではなく、例えば大きなメモリセルフィールドであれば、すぐに誤った評価が発生する。・・・この課題は、本発明によれば請求項１記載の特徴でもって解決される。本発明の有利な実施形態は請求項２に記載されている。　本発明の本質は、セルフィールドに、例えば規則的な間隔において、参照セルを備えた行が設けられ、そしてそれぞれ１つのセル抵抗が、次に来る２つのそれぞれの参照セル抵抗の平均値と比較されるということであり、この際セル抵抗の２つのグループに対しそれぞれ１つの参照セル抵抗が比較に利用される。」という記載からみて、二つの基準セルの平均を取ることにより、製造許容差があっても誤った評価を発生しないようにするためであることは明らかである。
　したがって、この点に関して、引用発明は「基準ビットライン」が一つである本願発明よりも進歩したものということができ、引用発明において、本願発明のように「基準ビット線」を一つとしても、製造許容差により誤った評価を発生するおそれは高くなるものの、それなりに動作が可能であることは、当業者であれば即座に察知し得たことである。
　したがって、相違点３も当業者が容易になし得た範囲に含まれる程度のものである。
　
５．判断についてのまとめ
　以上検討したとおり、本願発明と引用発明との相違点である相違点１及び２は、引用例２に記載された発明及び周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものである。
　また、仮に、本願発明が本願の明細書及び図面に記載された実施例に限定されたものであるとみなしたとしても、本願発明と引用発明との相違点である相違点１〜３は、引用例２に記載された発明及び周知技術を勘案することにより当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、本願発明は、引用例１及び２に記載された発明並びに周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
第６．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。