【手続補正書】
【提出日】平成24年8月21日(2012.8.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
スタティックランダムアクセスメモリを有する半導体装置の製造方法であって、
半導体基板の主表面に素子分離絶縁膜を形成することにより、第１導電型のトランジスタが形成されるべき第１素子形成領域および第２導電型のトランジスタが形成されるべき第２素子形成領域をそれぞれ規定する工程と、
前記第１素子形成領域において、互いに距離を隔てられた第１領域および第２領域の間に位置する領域上に配置される第１ゲート構造、および、前記第２領域と、前記第２領域とは距離を隔てられた第３領域との間に位置する領域上に配置される第２ゲート構造を含むゲート構造を形成する工程と、
前記第１ゲート構造の前記第２領域の側に位置する第１側面を露出するとともに、前記第１側面から所定の距離を隔てられた前記第２領域の部分までを露出する第１開口部を有し、前記第１ゲート構造の前記第１領域の側に位置する第２側面、前記第１領域および前記第２素子形成領域を覆う第１注入マスクを形成する工程と、
前記第１注入マスクを介して、前記第１開口部に対し、前記半導体基板の前記主表面に垂直な方向から傾斜した角度をもって第１不純物を注入する工程と、
前記第１注入マスクを除去する工程と、
前記第１ゲート構造、前記第２ゲート構造、前記第１領域、前記第２領域および前記第３領域を露出する第２開口部を有し、前記第２素子形成領域を覆う第２注入マスクを形成する工程と、
前記第２注入マスクを介して、前記第２開口部に対し、前記半導体基板の前記主表面に垂直な方向から傾斜した角度をもって、前記第２導電型の第２不純物を注入する工程と、
前記第２注入マスクを除去する工程と、
前記第１領域に電気的に接続されるビット線を形成するとともに、前記第２素子形成領域の前記第２導電型のトランジスタのソースまたはドレイン電極となる領域を前記第２領域に電気的に接続して記憶ノードとなる配線を形成する工程と
を備えた、半導体装置の製造方法。
【請求項２】
前記第１注入マスクを形成する工程では、前記第１開口部は、前記第１ゲート構造の前記第１側面から前記第２ゲート構造の前記第２領域の側に位置する第３側面までの領域を露出する、請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１注入マスクを形成する工程では、前記第１開口部は、前記第１ゲート構造の前記第１側面から前記第２ゲート構造の前記第２領域の側に位置する第３側面までの領域を露出するとともに、前記第２ゲート構造の前記第３領域の側に位置する第４側面から所定の距離を隔てられた前記第３領域の部分までを露出する、請求項１記載の半導体装置の製造方法。
【請求項４】
前記ゲート構造を形成する工程では、前記第１素子形成領域において、前記第３領域と、前記第３領域とは距離を隔てられた第４領域との間に位置する領域上に配置される第３ゲート構造、および、前記第４領域と、前記第４領域とは距離を隔てられた第５領域との間に位置する領域上に配置される第４ゲート構造を形成する工程を含み、
前記第１注入マスクを形成する工程では、前記第１注入マスクは、前記第１開口部が、前記第１ゲート構造の前記第１側面から前記第４ゲート構造の前記第４領域側に位置する第５側面までを露出し、前記第４ゲート構造の前記第５領域の側に位置する第６側面を覆うように形成され、
前記第２注入マスクを形成する工程では、前記第２注入マスクは、前記第３ゲート構造、前記第４ゲート構造、前記第４領域および前記第５領域を露出するように形成される、請求項３記載の半導体装置の製造方法。
【請求項５】
前記第１注入マスクを介して、前記第１導電型の第３不純物を、前記第１領域〜前記第５領域のそれぞれに注入する工程を備えた、請求項４記載の半導体装置の製造方法。
【請求項６】
前記第１注入マスクを除去する工程および前記第２注入マスクを除去する工程の後に、前記第１ゲート構造〜前記第４ゲート構造のそれぞれにサイドウォールスペーサを形成する工程を備え、
前記サイドウォールスペーサを形成する工程の後に、前記第１領域〜前記第５領域のそれぞれに、前記第１導電型の第４不純物を注入する工程を備えた、請求項４または５に記載の半導体装置の製造方法。
【請求項７】
前記第１注入マスクを形成する工程では、前記第１注入マスクは、前記第２ゲート構造の前記第４側面および前記第３領域を覆うように形成される、請求項２記載の半導体装置の製造方法。
【請求項８】
前記第１注入マスクを介して、前記第１導電型の第３不純物を前記第１領域、前記第２領域および前記第３領域のそれぞれに注入する工程を備えた、請求項７記載の半導体装置の製造方法。
【請求項９】
前記第１注入マスクを除去する工程および前記第２注入マスクを除去する工程の後に、前記第１ゲート構造および前記第２ゲート構造のそれぞれにサイドウォールスペーサを形成する工程を備え、
前記サイドウォールスペーサを形成する工程の後に、前記第１領域、前記第２領域および前記第３領域のそれぞれに前記第１導電型の第４不純物を注入する工程を備えた、請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記第１注入工程では、前記第１不純物としてカーボンが注入される、請求項１〜９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記第１注入工程では、前記第１注入マスクを介して前記第２導電型の不純物がさらに注入される、請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記第１注入工程では、前記第１不純物として前記第２導電型の不純物が注入される、請求項１〜９のいずれかに記載の半導体装置の製造方法。
【請求項１３】
複数行複数列のマトリクス状に配置される複数のメモリセルを含むスタティックランダムアクセスメモリを有する半導体装置の製造方法であって、
半導体基板の主表面に素子分離絶縁膜を形成することにより、複数のメモリセルのそれぞれに含まれる第１導電型のトランジスタが形成されるべき複数の素子形成領域を規定する工程と、
複数の前記素子形成領域のそれぞれにおいて、互いに距離を隔てられた第１領域および第２領域の間に位置する領域上に配置され、互いに同じ方向に延在する第１ゲート構造を含むゲート構造を形成する工程と、
前記第１ゲート構造が延在する方向と直交する第１方向と第２方向のそれぞれから、前記半導体基板の前記主表面に垂直な方向から傾斜した角度をもって、複数の前記素子形成領域のそれぞれに所定の第１不純物を注入する工程と、
一つの列に沿って位置する複数の前記素子形成領域のそれぞれの前記第１領域に電気的に接続されるビット線を複数列ごとに形成し、複数の前記素子形成領域のそれぞれの前記第２領域に電気的に接続されてそれぞれのメモリセルの記憶ノードとなる配線を形成する工程と
を備え、
前記半導体基板の前記主表面を平面視して、前記第１領域から前記第２領域に向かう方向は、複数の前記素子形成領域のそれぞれにおいて同じであり、
前記注入工程では、前記第１方向から注入する前記第１不純物の量と前記第２方向から注入する前記第１不純物の量とを異ならせて、前記第２領域に注入される前記第１不純物の量が前記第１領域に注入される前記第１不純物の量よりも多くなるように設定された、半導体装置の製造方法。
【請求項１４】
複数行複数列のマトリクス状に配置される複数のメモリセルを含むスタティックランダムアクセスメモリを有する半導体装置の製造方法であって、
半導体基板の主表面に素子分離絶縁膜を形成することにより、複数のメモリセルのそれぞれに含まれる第１導電型のトランジスタが形成されるべき複数の素子形成領域を規定する工程と、
複数の前記素子形成領域のそれぞれにおいて、互いに距離を隔てられた第１領域および第２領域の間に位置する領域上に配置され、互いに同じ方向に延在する第１ゲート構造を含むゲート構造を形成する工程と、
前記第１ゲート構造が延在する方向と直交する第１方向と第２方向のそれぞれから、前記半導体基板の前記主表面に垂直な方向から傾斜した角度をもって、複数の前記素子形成領域のそれぞれに所定の第１不純物を注入する工程と、
一つの列に沿って位置する複数の前記素子形成領域のそれぞれの前記第１領域に電気的に接続されるビット線を複数列ごとに形成し、複数の前記素子形成領域のそれぞれの前記第２領域に電気的に接続されて複数のメモリセルのそれぞれの記憶ノードとなる配線を形成する工程と
を備え、
前記半導体基板の前記主表面を平面視して、前記第１領域から前記第２領域に向かう方向は、複数の前記素子形成領域のそれぞれにおいて同じであり、
前記注入工程では、前記半導体基板の前記主表面を平面視して、前記第１方向が前記第１領域から前記第２領域に向かう方向と一致し、前記第２方向が前記第２領域から前記第１領域に向かう方向と一致し、
前記第２方向から注入する際の傾斜角度は、前記第１方向から注入する際の角度よりも大きくなるように設定された、半導体装置の製造方法。
【請求項１５】
スタティックランダムアクセスメモリを有する半導体装置の製造方法であって、
半導体基板の主表面に素子分離絶縁膜を形成することにより、第１導電型のトランジスタが形成されるべき第１素子形成領域および第２導電型のトランジスタが形成されるべき第２素子形成領域をそれぞれ規定する工程と、
前記第１素子形成領域において、互いに距離を隔てられた第１領域および第２領域の間に位置する領域上に配置される第１ゲート構造、および、前記第２領域と、前記第２領域とは距離を隔てられた第３領域との間に位置する領域上に配置される第２ゲート構造を含むゲート構造を形成する工程と、
前記第１素子形成領域を露出する開口部を有し、前記第２素子形成領域を覆う注入マスクを形成する工程と、
前記注入マスクを介して、前記開口部に対し、前記半導体基板の前記主表面に垂直な方向から傾斜した角度をもって第１不純物を注入する工程と、
前記注入マスクを除去する工程と、
前記第１領域に電気的に接続されるビット線を形成するとともに、前記第２素子形成領域の前記第２導電型のトランジスタのソースまたはドレイン電極となる領域を前記第２領域に電気的に接続して記憶ノードとなる配線を形成する工程と
を備え、
前記ゲート構造を形成する工程では、前記第１ゲート構造は、前記第１領域の側に位置する第１側面および前記第２領域の側に位置する第２側面を有するように形成されるとともに、前記半導体基板の前記主表面を平面視して、前記第１素子形成領域と重なる前記第１ゲート電極構造の部分において、前記第１ゲート構造が延在する方向に進むにしたがい、前記第１ゲート構造の前記延在する方向と直交する方向の前記第１ゲート構造の幅が変化するように形成される、半導体装置の製造方法。
【請求項１６】
配線をパターニングするための第１方向に延在する配線パターンを有するフォトマスクを用意する工程を備え、
前記ゲート構造を形成する工程は、
前記フォトマスクを介して露光処理を施すことにより、前記半導体基板に形成されたフォトレジストに前記配線パターンを転写する工程と、
前記フォトレジストに転写された前記配線パターンを用いて、前記第１ゲート構造の前記第１素子形成領域と重なる部分の形状をパターニングする工程と
を含み、
前記フォトマスクの前記配線パターンは、前記半導体基板の前記主表面を平面視して、前記第１方向に延在する直線状の第１辺と、前記第１辺と平行な直線状の第２辺と、前記第１辺と平行な直線状の第３辺とを有し、
前記第２方向における前記第１辺と前記第２辺との間隔は、前記第１辺と前記第３辺との間隔よりも大きく設定された、請求項１５記載の半導体装置の製造方法。
【請求項１７】
スタティックランダムアクセスメモリを有する半導体装置であって、
データを記憶する第１記憶ノードおよび第２記憶ノードと、
データの入出力を行う第１ビット線および第２ビット線と、
前記第１記憶ノードと前記第１ビット線との間に接続された第１アクセストランジスタと、
前記第２記憶ノードと前記第２ビット線との間に接続された第２アクセストランジスタと、
前記第１記憶ノードと接地配線との間に接続された第１ドライブトランジスタと、
前記第２記憶ノードと接地配線との間に接続された第２ドライブトランジスタと
を有し、
前記第１アクセストランジスタおよび前記第２アクセストランジスタのそれぞれは、
所定の方向に延在するアクセスゲート電極と、
対応する前記第１ビット線または前記第２ビット線に接続された、第１導電型の不純物を有する第１ソースまたはドレイン領域と、
対応する前記第１記憶ノードまたは第２記憶ノードに接続された、前記第１導電型の不純物を有する第２ソースまたはドレイン領域と、
前記アクセスゲート電極の直下の領域において、前記第１ソースまたはドレイン領域に隣接する、前記第１導電型とは異なる第２導電型の不純物を有する第１ハロ領域と、
前記アクセスゲート電極の直下の領域において、前記第２ソースまたはドレイン領域に隣接する、前記第１ハロ領域の不純物濃度より高い不純物濃度の前記第２導電型の不純物を有する第２ハロ領域と
を備え、
前記第１ドライブトランジスタおよび前記第２ドライブトランジスタのそれぞれは、
所定の方向に延在するドライブゲート電極と、
対応する前記第１記憶ノードまたは前記第２記憶ノードに接続された、第１導電型の不純物を有する第３ソースまたはドレイン領域と、
接地配線に接続された、前記第１導電型の不純物を有する第４ソースまたはドレイン領域と、
前記ドライブゲート電極の直下の領域において、前記第３ソースまたはドレイン領域に隣接する、前記第２ハロ領域の不純物濃度と同程度の不純物濃度の前記第２導電型の不純物を有する第３ハロ領域と、
前記ドライブゲート電極の直下の領域において、前記第４ソースまたはドレイン領域に隣接する、前記第２ハロ領域の不純物濃度と同程度の不純物濃度の前記第２導電型の不純物を有する第４ハロ領域と
を備えた、半導体装置。
【請求項１８】
スタティックランダムアクセスメモリを有する半導体装置であって、
データを記憶する第１記憶ノードおよび第２記憶ノードと、
データの入出力を行う第１ビット線および第２ビット線と、
前記第１記憶ノードと前記第１ビット線との間に接続された第１アクセストランジスタと、
前記第２記憶ノードと前記第２ビット線との間に接続された第２アクセストランジスタと、
前記第１記憶ノードと接地配線との間に接続された第１ドライブトランジスタと、
前記第２記憶ノードと接地配線との間に接続された第２ドライブトランジスタと
を有し、
前記第１アクセストランジスタおよび前記第２アクセストランジスタのそれぞれは、
所定の方向に延在するアクセスゲート電極と、
対応する前記第１ビット線または前記第２ビット線に接続された、第１導電型の不純物を有する第１ソースまたはドレイン領域と、
対応する前記第１記憶ノードまたは第２記憶ノードに接続された、前記第１導電型の不純物を有する第２ソースまたはドレイン領域と、
前記アクセスゲート電極の直下の領域において、前記第１ソースまたはドレイン領域に隣接する、第２導電型の不純物を有する第１ハロ領域と、
前記アクセスゲート電極の直下の領域において、前記第２ソースまたはドレイン領域に隣接する、前記第１ハロ領域の不純物濃度より高い不純物濃度の前記第２導電型の不純物を有する第２ハロ領域と
を備え、
前記第１ドライブトランジスタおよび前記第２ドライブトランジスタのそれぞれは、
所定の方向に延在するドライブゲート電極と、
対応する前記第１記憶ノードまたは前記第２記憶ノードに接続された、第１導電型の不純物を有する第３ソースまたはドレイン領域と、
接地配線に接続された、前記第１導電型の不純物を有する第４ソースまたはドレイン領域と、
前記ドライブゲート電極の直下の領域において、前記第３ソースまたはドレイン領域に隣接する、前記第２ハロ領域の不純物濃度と同程度の不純物濃度の前記第２導電型の不純物を有する第３ハロ領域と、
前記ドライブゲート電極の直下の領域において、前記第４ソースまたはドレイン領域に隣接する、前記第１ハロ領域の不純物濃度と同程度の不純物濃度の前記第２導電型の不純物を有する第４ハロ領域と
を備えた、半導体装置。
【請求項１９】
スタティックランダムアクセスメモリを有する半導体装置であって、
データを記憶する第１記憶ノードおよび第２記憶ノードと、
データの入出力を行う第１ビット線および第２ビット線と、
前記第１記憶ノードと前記第１ビット線との間に接続された第１アクセストランジスタと、
前記第２記憶ノードと前記第２ビット線との間に接続された第２アクセストランジスタと、
前記第１記憶ノードと接地配線との間に接続された第１ドライブトランジスタと、
前記第２記憶ノードと前記接地配線との間に接続された第２ドライブトランジスタと
を備え、
前記第１アクセストランジスタおよび前記第２アクセストランジスタのそれぞれは、
アクセスゲート電極と、
対応する前記第１ビット線または前記第２ビット線に接続された、第１導電型の不純物を有する第１ソースまたはドレイン領域と、
対応する前記第１記憶ノードまたは第２記憶ノードに接続された、前記第１導電型の不純物を有する第２ソースまたはドレイン領域と、
前記アクセスゲート電極の直下の領域において、前記第１ソースまたはドレイン領域に隣接する、前記第１導電型とは異なる第２導電型の不純物を有する第１ハロ領域と、
前記アクセスゲート電極の直下の領域において、前記第２ソースまたはドレイン領域に隣接する、前記第２導電型の不純物とともにカーボンを有する第２ハロ領域と
を有した、半導体装置。
【請求項２０】
スタティックランダムアクセスメモリを有する半導体装置であって、
データを記憶する第１記憶ノードおよび第２記憶ノードと、
データの入出力を行なう第１ビット線および第２ビット線と、
前記第１記憶ノードと前記第１ビット線との間に接続された第１アクセストランジスタと、
前記第２記憶ノードと前記第２ビット線との間に接続された第２アクセストランジスタと
を有し、
前記第１アクセストランジスタおよび前記第２アクセストランジスタのそれぞれは、所定の方向に延在するアクセスゲート電極を備え、
前記アクセスゲート電極は、半導体基板の主表面に形成され、素子分離絶縁膜によってその周縁が規定される素子形成領域を横切って配置され、
前記半導体基板の前記主表面を平面視して、前記アクセスゲート電極の前記第１素子形成領域と重なる部分において、前記アクセスゲート電極の延在する方向に進むにしたがい、前記アクセスゲート電極の前記延在する方向に直交する方向の幅が変化するように前記アクセスゲート電極が形成された、半導体装置。