【手続補正書】
【提出日】平成24年8月21日(2012.8.21)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、
AD変換の対象となるアナログ信号の入力に係るタイミングで前記アナログ信号と前記参照信号の比較処理を開始し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで前記比較処理を終了する比較部と、
複数の遅延ユニットを有し、前記比較処理の開始に係るタイミングで遷移動作を開始する円環遅延回路と、
前記比較処理の終了に係る第１のタイミングで、前記複数の遅延ユニットの論理状態である下位論理状態をラッチする下位ラッチ部と、
前記円環遅延回路からのクロックをカウントし、前記比較処理の終了に係る前記第１のタイミングでカウント値を上位論理状態として保持するカウント部と、
前記下位ラッチ部および前記カウント部のデータに基づいて前記アナログ信号に応じたデジタル信号を算出する演算部と、
を有するAD変換器。
【請求項２】
前記円環遅延回路は、奇数個の遅延ユニットを有し、その出力は等価的に偶数となる非対称発振回路である、
請求項１に係るAD変換器。
【請求項３】
前記偶数は、2のべき乗である、
請求項２に係るAD変換器。
【請求項４】
前記複数の遅延ユニットは、その遅延量を制御可能となるよう構成される、
請求項１から請求項３の何れか１つに係るAD変換器。
【請求項５】
前記複数の遅延ユニットの遅延量は、その遅延ユニットに流れる電流により制御される、
請求項４に係るAD変換器。
【請求項６】
前記演算部は、前記複数の遅延ユニットからの出力である前記下位ラッチ部のデータを、一定の時間間隔で順に立上る、又は、一定の時間間隔で順に立下る信号群に並び変え、
前記演算部は、前記比較処理の終了に係る前記第１のタイミングでの前記信号群における状態の遷移位置を検出する、
請求項１から請求項５の何れか１つに係るAD変換器。
【請求項７】
前記参照信号生成部は、積分回路を用いて構成される、
請求項１から請求項６の何れか１つに係るAD変換器。
【請求項８】
前記参照信号生成部は、DAC回路を用いて構成される、
請求項１から請求項６の何れか１つに係るAD変換器。
【請求項９】
前記参照信号生成部は、前記DAC回路の後段に更にＬＰＦ回路を有する、
請求項８に係るAD変換器。
【請求項１０】
前記ＬＰＦ回路のフィルタ定数は、少なくとも前記遅延ユニットの遅延量および前記DAC回路の量子化ステップ、に応じて制御される、
請求項９に係るAD変換器。
【請求項１１】
入射される電磁波の大きさに応じて画素信号を出力する画素が複数、行列状に配された撮像部と、
前記画素信号に応じたアナログ信号をAD変換の対象となるアナログ信号とする請求項１から請求項１０に係るAD変換器と、
前記撮像部および前記AD変換器を制御する制御部と、
を有する固体撮像装置。
【請求項１２】
前記撮像部の１列毎に前記カウント部を設けてカラムカウント部とし、
前記円環遅延回路からのクロックを、前記カラムカウント部のカウントクロックとして用いる、
請求項１１に係る固体撮像装置。
【請求項１３】
前記カラムカウント部は、アップカウントモードおよびダウンカウントモードを有し、前記第１の比較処理に係るカウントをダウンカウントまたはアップカウントの一方で行い、前記第２の比較処理に係るカウントをダウンカウントまたはアップカウントの他方で行う、
請求項１２に係る固体撮像装置。
【請求項１４】
時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、
AD変換の対象となるアナログ信号の入力に係るタイミングで前記アナログ信号と前記参照信号の比較処理を開始し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで前記比較処理を終了する比較部と、
複数の遅延ユニットを有し、前記比較処理の開始に係るタイミングで遷移動作を開始する円環遅延回路と、
前記円環遅延回路からのクロックをカウントするカウント部と、
前記比較処理の終了に係る第１のタイミングで、前記複数の遅延ユニットの論理状態である下位論理状態をラッチする下位ラッチ部と、
前記比較処理の終了に係る前記第１のタイミングで、前記カウント部の論理状態である上位論理状態をラッチする上位ラッチ部と、
前記下位ラッチ部および前記上位ラッチ部のデータに基づいて前記アナログ信号に応じたデジタル信号を算出する演算部と、
を有するAD変換器。
【請求項１５】
前記複数の遅延ユニットの個数は、奇数個である、
請求項１４に係るAD変換器。
【請求項１６】
前記複数の遅延ユニットの個数は、奇数個であり、前記複数の遅延ユニットの各々は、更に奇数個の反転素子を有する、
請求項１４に係るAD変換器。
【請求項１７】
前記奇数個の遅延ユニットで構成された前記円環遅延回路の出力は等価的に偶数となる非対称発振回路である、
請求項１５または請求項１６の何れか１つに係るAD変換器。
【請求項１８】
前記偶数は、2のべき乗である、
請求項１７に係るAD変換器。
【請求項１９】
前記遅延ユニットを構成する前記奇数個の前記反転素子は全差動型反転回路で構成される、
請求項１６に係るAD変換器。
【請求項２０】
前記複数の遅延ユニットは、その遅延量を制御可能となるよう構成される、
請求項１４から請求項１９の何れか１つに係るAD変換器。
【請求項２１】
前記複数の遅延ユニットの遅延量は、その遅延ユニットに流れる電流により制御される、
請求項２０に係るAD変換器。
【請求項２２】
前記演算部は、前記複数の遅延ユニットからの出力である前記下位ラッチ部のデータを、一定の時間間隔で順に立上る、又は、一定の時間間隔で順に立下る信号群に並び変え、
前記演算部は、前記比較処理の終了に係る前記第１のタイミングでの前記信号群における状態の遷移位置を検出する、
請求項１４から請求項２１の何れか１つに係るAD変換器。
【請求項２３】
前記カウント部は、前記上位論理状態以外に冗長上位論理状態を出力し、
ラッチ部として前記下位ラッチ部および前記上位ラッチ部以外に、前記冗長上位論理状態をラッチする冗長上位ラッチ部を有し、
前記冗長上位論理状態は前記上位論理状態の少なくとも一部をある時間だけ遅延させたものである、または前記上位論理状態は前記冗長上位論理状態の少なくとも一部をある時間だけ遅延させたものである、
請求項１４から請求項２１の何れか１つに係るAD変換器。
【請求項２４】
前記比較部は、前記比較処理の終了に係る前記第１のタイミングを示す信号と、前記第１のタイミングをある遅延時間だけ遅延させた第２のタイミングを示す信号とを出力する、
請求項１４から請求項２１の何れか１つに係るAD変換器。
【請求項２５】
前記参照信号生成部は、積分回路を用いて構成される、
請求項１４から請求項２４の何れか１つに係るAD変換器。
【請求項２６】
前記参照信号生成部は、DAC回路を用いて構成される、
請求項１４から請求項２４の何れか１つに係るAD変換器。
【請求項２７】
前記参照信号生成部は、前記DAC回路の後段に更にＬＰＦ回路を有する、
請求項２６に係るAD変換器。
【請求項２８】
前記ＬＰＦ回路のフィルタ定数は、少なくとも前記遅延ユニットの遅延量および前記DAC回路の量子化ステップ、に応じて制御される、
請求項２７に係るAD変換器。
【請求項２９】
入射される電磁波の大きさに応じて画素信号を出力する画素が複数、行列状に配された撮像部と、
前記画素信号に応じたアナログ信号をAD変換の対象となるアナログ信号とする請求項１４から請求項２８のいずれか１つに係るAD変換器と、
前記撮像部および前記AD変換器を制御する制御部と、
を有する固体撮像装置。
【請求項３０】
前記画素信号は、基準レベルと信号レベルとを含んでおり、
前記比較部は、前記基準レベルと前記参照信号とを比較する第１の比較処理と、前記信号レベルと前記参照信号とを比較する第２の比較処理とを実行し、
前記上位ラッチ部は、第１の上位ラッチ部および第２の上位ラッチ部を有し、
前記下位ラッチ部は、第１の下位ラッチ部および第２の下位ラッチ部を有し、
前記第１の比較処理に係る第１のデータと、前記第２の比較処理に係る第２のデータと、を保持する、
請求項２９に係る固体撮像装置。
【請求項３１】
前記第１のデータを前記第１の上位ラッチ部および前記第１の下位ラッチ部に保持し、保持された第１のデータを前記第２の上位ラッチ部および前記第２の下位ラッチ部に転送した後、前記第２のデータを前記第１の上位ラッチ部および前記第１の下位ラッチ部に保持する、
請求項３０に係る固体撮像装置。
【請求項３２】
前記カウント部は、前記上位論理状態以外に、更に前記冗長上位論理状態を出力し、
前記上位ラッチ部は、前記第１の上位ラッチ部および前記第２の上位ラッチ部以外に、更に第１の前記冗長上位ラッチ部および第２の前記冗長上位ラッチ部を有し、
前記下位ラッチ部は、第１の下位ラッチ部および第２の下位ラッチ部を有する、
請求項３０に係る固体撮像装置。
【請求項３３】
前記第１のデータを前記第１の上位ラッチ部、前記第１の冗長上位ラッチ部、および前記第１の下位ラッチ部に保持し、保持されたデータを前記第２の上位ラッチ部、前記第２の冗長上位ラッチ部、および前記第２の下位ラッチ部に転送した後、前記第２のデータを前記第１の上位ラッチ部、前記第１の冗長上位ラッチ部、および前記第１の下位ラッチ部に保持する、
請求項３２に係る固体撮像装置。
【請求項３４】
前記第１あるいは前記第２の上位ラッチ部でのデータの保持は、前記比較処理の終了に係る前記第１のタイミングまたは前記比較処理の終了に係る前記第１のタイミングをある遅延時間だけ遅延させた前記第２のタイミングの一方で行い、前記第１あるいは前記第２の冗長上位ラッチ部のデータ保持は、前記比較処理の終了に係る前記第１のタイミングまたは前記比較処理の終了に係る前記第１のタイミングをある遅延時間だけ遅延させた前記第２のタイミングの他方で行う、
請求項３２に係る固体撮像装置。
【請求項３５】
前記撮像部の１列、または複数列毎に前記カウント部を設けてカラムカウント部とし、
前記円環遅延回路からのクロックを、前記カラムカウント部のカウントクロックとして用いる、
請求項２９〜請求項３４のいずれか１つに係る固体撮像装置。
【請求項３６】
前記カラムカウント部は、アップカウントモードおよびダウンカウントモードを有し、前記第１の比較処理に係るカウントをダウンカウントまたはアップカウントの一方で行い、前記第２の比較処理に係るカウントをダウンカウントまたはアップカウントの他方で行う、
請求項３５に係る固体撮像装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１６
【補正方法】変更
【補正の内容】
【００１６】
本発明は、上記の課題を解決するためになされたもので、時間の経過とともに増加また減少する参照信号を生成する参照信号生成部と、AD変換の対象となるアナログ信号の入力に係るタイミングで前記アナログ信号と前記参照信号の比較処理を開始し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで前記比較処理を終了する比較部と、複数の遅延ユニットを有し、前記比較処理の開始に係るタイミングで遷移動作を開始する円環遅延回路と、前記比較処理の終了に係る第１のタイミングで、前記複数の遅延ユニットの論理状態である下位論理状態をラッチする下位ラッチ部と、前記円環遅延回路からのクロックをカウントし、前記比較処理の終了に係る前記第１のタイミングでカウント値を上位論理状態として保持するカウント部と、前記下位ラッチ部および前記カウント部のデータに基づいて前記アナログ信号に応じたデジタル信号を算出する演算部とを有するAD変換器である。
また、本発明のAD変換器において、前記円環遅延回路は、奇数個の遅延ユニットを有し、その出力は等価的に偶数となる非対称発振回路である。
また、本発明のAD変換器において、前記偶数は、2のべき乗である。
また、本発明のAD変換器において、前記複数の遅延ユニットは、その遅延量を制御可能となるよう構成される。
また、本発明のAD変換器において、前記複数の遅延ユニットの遅延量は、その遅延ユニットに流れる電流により制御される。
また、本発明のAD変換器において、前記演算部は、前記複数の遅延ユニットからの出力である前記下位ラッチ部のデータを、一定の時間間隔で順に立上る、又は、一定の時間間隔で順に立下る信号群に並び変え、前記演算部は、前記比較処理の終了に係る前記第１のタイミングでの前記信号群における状態の遷移位置を検出する。
また、本発明のAD変換器において、前記参照信号生成部は、積分回路を用いて構成される。
また、本発明のAD変換器において、前記参照信号生成部は、DAC回路を用いて構成される。
また、本発明のAD変換器において、前記参照信号生成部は、前記DAC回路の後段に更にＬＰＦ回路を有する。
また、本発明のAD変換器において、前記ＬＰＦ回路のフィルタ定数は、少なくとも前記遅延ユニットの遅延量および前記DAC回路の量子化ステップ、に応じて制御される。
また、本発明は、入射される電磁波の大きさに応じて画素信号を出力する画素が複数、行列状に配された撮像部と、前記画素信号に応じたアナログ信号をAD変換の対象となるアナログ信号とする請求項１から請求項１０に係るAD変換器と、前記撮像部および前記AD変換器を制御する制御部とを有する固体撮像装置である。
また、本発明の固体撮像装置において、前記撮像部の１列毎に前記カウント部を設けてカラムカウント部とし、前記円環遅延回路からのクロックを、前記カラムカウント部のカウントクロックとして用いる。
また、本発明の固体撮像装置において、前記カラムカウント部は、アップカウントモードおよびダウンカウントモードを有し、前記第１の比較処理に係るカウントをダウンカウントまたはアップカウントの一方で行い、前記第２の比較処理に係るカウントをダウンカウントまたはアップカウントの他方で行う。
また、本発明は、時間の経過とともに増加または減少する参照信号を生成する参照信号生成部と、AD変換の対象となるアナログ信号の入力に係るタイミングで前記アナログ信号と前記参照信号の比較処理を開始し、前記参照信号が前記アナログ信号に対して所定の条件を満たしたタイミングで前記比較処理を終了する比較部と、複数の同一構成の遅延ユニットを有し、前記比較処理の開始に係るタイミングで遷移動作を開始する円環遅延回路と、前記円環遅延回路からのクロックをカウントするカウント部と、前記比較処理の終了に係る第１のタイミングで、前記複数の遅延ユニットの論理状態である下位論理状態をラッチする下位ラッチ部と、前記比較処理の終了に係る前記第１のタイミングで、前記カウント部の論理状態である上位論理状態をラッチする上位ラッチ部と、前記下位ラッチ部および前記上位ラッチ部のデータに基づいて前記アナログ信号に応じたデジタル信号を算出する演算部と、を有するAD変換器である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正の内容】
【００１８】
また、本発明のAD変換器において、前記複数の遅延ユニットの個数は、奇数個であり、前記複数の遅延ユニットの各々は、更に奇数個の反転素子を有する、ことを特徴とする。
また、本発明のAD変換器において、前記奇数個の遅延ユニットで構成された前記円環遅延回路の出力は等価的に偶数となる非対称発振回路である。
また、本発明のAD変換器において、前記偶数は、2のべき乗である。