【手続補正書】
【提出日】平成24年8月13日(2012.8.13)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の外部電圧が供給される複数の第１の電源パッドと、
複数のデータ出力パッドと、
前記複数の第１の電源パッドに共通接続された第１の電源線と、
前記第１の電源線に共通に接続されるとともに、それぞれが前記複数のデータ出力パッドのうちの対応する１つに接続された複数の出力バッファと、
それぞれが前記第１の電源線と前記複数の出力バッファのうちの対応する１つとの間に挿入された複数のローパスフィルタ回路と、を備えることを特徴とする半導体装置。
【請求項２】
第２の外部電圧が供給される複数の第２の電源パッドと、
前記複数の第２の電源パッドに共通に接続された第２の電源線と、を更に備え、
前記複数のローパスフィルタ回路のそれぞれは、前記第１の電源線と前記複数の出力バッファのうちの前記対応する１つとの間に直列接続された第１の抵抗素子と、前記第１の抵抗素子の一端に一方の電極が接続され他方の電極が前記第２の電源線に接続された第１の容量素子とを含むことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記複数のローパスフィルタ回路のそれぞれは、前記第２の電源線と前記複数の出力バッファのうちの対応する１つとの間に直列に接続された第２の抵抗素子と、前記第２の抵抗素子の一端に一方の電極が接続され他方の電極が前記第１の電源線に接続された第２の容量素子とをさらに含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数のローパスフィルタ回路のそれぞれの前記第１の抵抗素子が、第１のトランジスタを含むことを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記複数のローパスフィルタ回路のそれぞれの前記第１のトランジスタの制御電極に、制御信号を供給する制御回路であって、前記第１及び第２の外部電圧の供給開始後の第１の期間前記複数のローパスフィルタ回路のそれぞれの前記第１のトランジスタを非導通状態とする前記制御回路をさらに備えることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の外部電圧に基づいて第１の内部電圧を生成する第１の内部電圧生成回路をさらに備え、前記制御回路は、前記電源投入後の前記第１の期間に続く第２の期間に、前記複数のローパスフィルタ回路のそれぞれの前記第１のトランジスタの前記制御電極に前記第１の内部電圧を供給して前記複数のローパスフィルタ回路のそれぞれの前記第１のトランジスタを導通状態とすることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１の外部電圧に基づいて第２の内部電圧を生成する第２の内部電圧生成回路と、前記複数の出力バッファに入力信号を供給する内部回路とをさらに備え、前記内部回路は前記第２の内部電圧によって動作することを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記複数の第１の電源パッドと前記第２の内部電圧生成回路との間に挿入された第２のトランジスタをさらに備え、
前記制御回路は、前記制御信号を前記第２のトランジスタの制御電極に供給することを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１の内部電圧は前記第１の外部電圧よりも高く、前記第２の内部電圧は前記第１の外部電圧よりも低いことを特徴とする請求項７に記載の半導体装置。
【請求項１０】
一対のデータストローブパッドと、
前記第１の電源線に共通に接続され、前記複数の出力バッファのそれぞれが前記複数のデータ出力パッドのうちの対応する１つを駆動するタイミングと実質的に同じタイミングで前記一対のデータストローブパッドを駆動する一対のストローブバッファとをさらに備えることを特徴とする請求項１に記載の半導体装置。
【請求項１１】
第１の外部電圧が供給される複数の第１の電源パッドと、
複数のデータ出力パッドと、
前記複数の第１の電源パッドに共通接続された第１の電源線と、
それぞれが前記第１の電源線から供給される前記第１の外部電圧で動作し、活性化されると前記複数のデータ出力パッドのうちの対応する１つを第１及び第２の論理レベルのうちの一方に駆動する複数の出力バッファと、
それぞれが前記複数の出力バッファのうちの対応する１つに対応して設けられ、前記複数の出力バッファのうちの対応する１つが動作したときに発生しうるノイズが、前記複数の出力バッファのうちの対応する１つから前記第１の電源線に伝播する前に前記ノイズを取り除く、複数のローパスフィルタ回路と、を備えることを特徴とする半導体装置。
【請求項１２】
第２の外部電圧が供給される複数の第２の電源パッドと、
前記複数の第２の電源パッドに共通に接続された第２の電源線と、を更に備
え、
前記複数のローパスフィルタ回路のそれぞれは、前記第１の電源線と前記複数の出力バッファのうちの前記対応する１つとの間に直列接続された第１の抵抗素子と、前記第１の抵抗素子の一端に一方の電極が接続され他方の電極が前記第２の電源線に接続された第１の容量素子とを含むことを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記複数のローパスフィルタ回路のそれぞれは、前記第２の電源線と前記複数の出力バッファのうちの対応する１つとの間に直列に接続された第２の抵抗素子と、前記第２の抵抗素子の一端に一方の電極が接続され他方の電極が前記第１の電源線に接続された第２の容量素子とをさらに含むことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記複数のローパスフィルタ回路のそれぞれの前記第１の抵抗素子が、第１のトランジスタを含むことを特徴とする請求項１２に記載の半導体装置。
【請求項１５】
前記複数のローパスフィルタ回路のそれぞれの前記第１のトランジスタの制御電極に、制御信号を供給する制御回路であって、前記第１及び第２の外部電圧の供給開始後の第１の期間前記複数のローパスフィルタ回路のそれぞれの前記第１のトランジスタを非導通状態とする前記制御回路をさらに備えることを特徴とする請求項１４に記載の半導体装置。
【請求項１６】
前記第１の外部電圧に基づいて第１の内部電圧を生成する第１の内部電圧生成回路をさらに備え、前記制御回路は、前記電源投入後の前記第１の期間に続く第２の期間に、前記複数のローパスフィルタ回路のそれぞれの前記第１のトランジスタの前記制御電極に前記第１の内部電圧を供給して前記複数のローパスフィルタ回路のそれぞれの前記第１のトランジスタを導通状態とすることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記第１の外部電圧に基づいて第２の内部電圧を生成する第２の内部電圧生成回路と、前記複数の出力バッファに入力信号を供給する内部回路とをさらに備え、前記内部回路は前記第２の内部電圧によって動作することを特徴とする請求項１５に記載の半導体装置。
【請求項１８】
前記複数の第１の電源パッドと前記第２の内部電圧生成回路との間に挿入された第２のトランジスタをさらに備え、
前記制御回路は、前記制御信号を前記第２のトランジスタの制御電極に供給することを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記第１の内部電圧は前記第１の外部電圧よりも高く、前記第２の内部電圧は前記第１の外部電圧よりも低いことを特徴とする請求項１７に記載の半導体装置。
【請求項２０】
前記複数のデータ出力パッドが複数のデータストローブパッドを含み、前記複数の出力バッファが、それぞれが前記複数のデータストローブパッドのうちの対応する１つを前記第１及び第２の論理レベルのうちの一方に駆動する複数のストローブバッファを含むことを特徴とする請求項１１に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００９
【補正方法】変更
【補正の内容】
【０００９】
【図１】本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【図２】半導体装置１０のレイアウトを説明するための全体図である。
【図３】データ入出力回路７０におけるデータ出力回路７０ｏのブロック図である。
【図４】本発明の好ましい実施形態による複数のデータ出力回路７０ｏと、これらに電源を供給する電源幹線及び電源パッドやデータ出力パッド等を示す模式図である。
【図５】本発明の好ましい第１の実施形態による半導体装置におけるローパスフィルタ回路１０００の詳細を説明するための模式図である。
【図６】半導体装置１０における電源投入後（パワーオンリセット信号ＰＯＮが入力されてから）の電源電圧ＶＤＤと内部電圧ＶＰＥＲＩの時間経過にともなう電位変化を示す図である。
【図７】図６に示す問題の対応を説明するための模式図である。
【図８】図７に示す問題の対応を行った半導体装置１０における電源投入後（パワーオンリセット信号ＰＯＮが入力されてから）の電源電圧ＶＤＤと内部電圧ＶＰＥＲＩの時間経過にともなう電位変化を示す図である。
【図９】第２の実施形態による半導体装置におけるローパスフィルタ回路１０００の詳細を説明するための模式図である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正の内容】
【００２３】
以上が本実施形態による半導体装置１０の全体構成である。図１に示した各要素のうち、パッド群１００は２つのパッド列に配置され、アレイ系回路２００はメモリセルアレイ領域に配置され、その他の周辺回路３００は周辺回路領域に配置される。ここで、パッド群１００とは、上述の通り、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子１４、電源端子１５ａ，１５ｂ、データ入出力用の電源端子１６ａ，１６ｂ及びデータストローブ端子１７ａ，１７ｂを含む外部端子群である。一方、アレイ系回路２００とは、メモリセルアレイ６０、ロウデコーダ６１、カラムデコーダ６２、センス回路６３及びデータアンプ６４からなる回路群である。また、周辺回路３００とは、アレイ系回路２００を除く他の全ての回路である。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４４
【補正方法】変更
【補正の内容】
【００４４】
図６に示すように、パワーオンリセット信号ＰＯＮの電位の上昇とともに電源電圧ＶＤＤの電位も上昇するが内部電源発生回路によって生成される内部電圧ＶＰＥＲＩの電位は初期段階において不定である。このため、例えば、図３に示すデータ出力回路７０ｏにおいて、電源電圧ＶＤＤと接地電圧ＶＳＳとの間で動作するレベル変換回路７１１，７１２内のＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタがともにオンし、貫通電流が流れてしまうこととなる。これにより、電源電圧ＶＤＤの電位も期待値まで上がらないという問題が生じ、したがって、内部電圧ＶＰＥＲＩの電位も予定の電位まで上がらないことになってしまう。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４５
【補正方法】変更
【補正の内容】
【００４５】
このような問題に対応する構成を図７に示す。図７に示すように、電源電圧ＶＤＤが供給される電源パッド１１５に接続される電源配線にＮチャネル型ＭＯＳトランジスタ８００を挿入し、このゲート電極に内部電圧ＶＰＰを入力させるとともに、電源投入後の一定期間、トランジスタ８００をオフさせるスイッチ回路９００を設ける。スイッチ回路９００としては、ゲート電極にパワーオンリセット信号ＰＯＮを受け、ドレイン電極が内部電圧ＶＰＰの供給ライン７００に接続され、ソース電極が接地電圧に接続されたＮチャネル型ＭＯＳトランジスタにより構成することができる。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００４７
【補正方法】変更
【補正の内容】
【００４７】
ここで、パワーオンリセット信号ＰＯＮが入力されている間、電源電圧ＶＤＤのレベル変換回路７１１，７１２への供給をストップさせていることにより、図３に示すデータ出力回路７０ｏにおいて、電源電圧ＶＤＤＱと接地電圧ＶＳＳＱとの間で動作する出力バッファ７２に入力される電位も不定となり、出力バッファ７２に貫通電流が流れるおそれが生じる。しかしながら、第１の実施形態によれば、図５に示すように、電源電圧ＶＤＤＱが供給される電源パッド１１１と出力バッファ７２との間にはゲート電極に内部電圧ＶＰＰが入力されるトランジスタ１０１ａ１が設けられ、接地電圧ＶＳＳＱが供給される電源パッド１１２と出力バッファ７２との間にはゲート電極に内部電圧ＶＰＰが入力されるトランジスタ１０１ｂ１が設けられていることから、図７に示すような構成となる。すなわち、パワーオンリセット信号ＰＯＮの電位が入力されている間はスイッチ回路（トランジスタ）９００がオンすることにより内部電圧ＶＰＰの供給ライン７００の電位が接地電位となり、これにより、トランジスタ８００と同様、トランジスタ１０１ａ１及び１０１ｂ１もオフする。したがって、トランジスタ１０１ａ１のソース電極には電源電圧ＶＤＤＱが供給されず、その電位ＶＤＤＱｃｌａｍｐは上がらない。また、トランジスタ１０１ｂ１の電極パッド１１２と反対側の電極に接地電圧ＶＳＳＱは供給されない。その後、パワーオンリセット信号ＰＯＮの入力が終了し、スイッチ回路（トランジスタ）９００がオフすることから内部電圧ＶＰＰの電位が上がっていき、トランジスタ１０１ａ１がオンすることにより、トランジスタ１０１ａ１のソース電極の電位ＶＤＤＱｃｌａｍｐもＶＤＤｃｌａｍｐと同様、問題なく期待値まで上昇する。また、トランジスタ１０１ｂ１の電極パッド１１２と反対側の電極に接地電圧ＶＳＳＱが電位ＶＳＳＱｃｌａｍｐとして供給される。
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正の内容】
【図７】
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