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　平成　９年特許願第　３８０７１号「厚さが均一な再充填層を有する半導体デバイス」拒絶査定不服審判事件〔平成　９年　９月　５日出願公開，特開平　９−２３２４１７〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
１　手続の経緯
  本願は，平成９年２月２１日（パリ条約による優先権主張１９９６年２月２１日，米国）の出願であって，平成１８年４月２１日付けの拒絶理由通知に対して，平成１８年１０月２０日に手続補正書及び意見書が提出されたが，平成１９年６月２８日付けで拒絶査定がされ，これに対し，同年１０月２０日に審判請求がされたものである。
　
２　本願発明
　本願の請求項１に係る発明（以下，「本願発明」という。）は，平成１８年１０月２０日に提出された手続補正書における特許請求の範囲の請求項１に記載された，次のとおりのものである。 
「【請求項１】　基板の上に第１分離層を作成する段階を有し，
　デバイスの活性領域になる前記基板の第１領域を定める段階を有し，
　前記活性領域に隣接しかつ前記活性領域から間隔距離を有して配置されかつ前記デバイスの見かけの活性領域になる前記基板の第２領域を定める段階を有し，ここで前記見かけの活性領域は，見かけの活性領域の複数の柱状体よりなり，少なくともその柱状体の１つは，前記活性領域に隣接ししかし前記活性領域から離れており，かつ
　前記第１分離層の上に再充填層を沈着する段階を有し，
　前記再充填層を化学的機械的研磨（ＣＭＰ）で研磨して，前記第１分離層を露出する段階を有し，ここで第１レベルのメタライゼーションの形成される領域には，見かけの活性領域は形成されない，ことを特徴とする，
　ＭＯＳ半導体デバイスの活性領域を分離するための方法。」
　
３　引用例の記載と引用発明
（１）引用例の記載
　原査定の拒絶の理由に引用された，本願の優先権主張日前に日本国内において頒布された刊行物である特開平６−１７７２３５号公報（以下「引用例」という。）には，図１〜３とともに，次の記載がある（下線は当審で付加。以下同じ。）。
　
「【００１７】本発明は，前記した諸問題に鑑み成されたものであって，その目的は，SOI基板を用いた半導体装置において，
第１に，配線領域，抵抗部などの対基板間容量を低減すること
第３に，研磨による平坦化処理に伴う前記した“へこみ”を解消すること
　
「【００２６】（第１実施例）図１は，本発明の第１実施例を説明するための工程順(工程Ａ〜Ｄ)に示した半導体チップの断面図である。まず，図１工程Ａに示すように，シリコン基板１上に酸化シリコン膜２を介して形成された単結晶シリコン層３を有するSOI基板を用意する。
【００２７】上記SOI基板としては，SIMOX法や基板貼合せ法により形成したものを用いることができる。これをバイポ−ラ型集積回路に応用する場合，単結晶シリコン層３の厚さを約2μｍとし，ｎ+埋込層３ａ及びｎ型エピタキシャル層３ｂから成る(図１工程Ａ参照)。また，酸化シリコン膜２の厚さを0.3〜0.1μｍとする。
【００２８】次に，同じく図１工程Ａに示すように，
単結晶シリコン層３上に，後工程でのエッチングストッパとしての窒化シリコン膜４を薄く形成した後，通常のフォトリソグラフィ−を用いた加工により非素子領域６の窒化シリコン膜４及び単結晶シリコン層３を部分的にドライエッチング法にて除去し，素子領域５に島状の単結晶シリコン層３を形成する
【００２９】次に，
図１工程Ｂに示すように，全面に酸化シリコン膜８を厚く堆積させる
研磨によって酸化シリコン膜８を削っていき，図１工程Ｃに示すように平坦化する
【００３０】このような
研磨手段としては，通常，アルカリ溶液中に20〜30ｎｍ程度のシリカ粒を混入したスラリ−が使われることが多く，このスラリ−及び研磨板を適当な条件で使用することにより，酸化シリコン膜と窒化シリコン膜又はそれ以外の物質との研磨レ−トを異なった値にすることができる
【００３１】本第１実施例においては，
窒化シリコン膜４を酸化シリコン膜８の研磨のためのストッパ−として使うことができる
【００３２】次に，この窒化シリコン膜４を除去した後，図１工程Ｄに示すように，従来と同様の手段で
素子領域５の単結晶シリコン層３に半導体素子（エミッタ領域３ｃ，ベ−ス領域３ｄ，コレクタ領域３ｅ）を形成する
　
「【００３６】更に，本第１実施例によれば，図13で示した従来例と比較して大幅な製造工程削減が可能である。例えば図13では，深い溝と浅い溝の２回のフォトリソグラフィ−工程が必要であるが，本第１実施例では，１回でよく，このように
素子分離のための工程数を削減し得る効果が生じる
　
　「【００４０】（第２実施例）図３は，本発明の第２実施例を説明するための工程順(工程Ａ〜Ｄ)に示した半導体チップの断面図である。本第２実施例の目的は，前記第１実施例の“平坦化に差が生じる”という問題点を解決することにある。
【００４１】まず，第１実施例と同様のSOI基板を用意する。次に，図３工程Ａに示すように，
第１実施例同様，単結晶シリコン層３上に，後工程でのエッチングストッパ−としての窒化シリコン膜４を薄く形成した後，通常のフォトリソグラフィ−を用いた加工により非素子領域６の窒化シリコン膜４及び単結晶シリコン層３を部分的にドライエッチング法にて除去する
【００４２】
このとき，素子の密集していない非素子領域６の一部をダミ−領域11として素子領域３と同様の構造に形成する(図３工程Ａ参照)
【００４３】本第２実施例を行うに当たっては，次の点を考慮に入れることでその効果を十分に発揮させることができる。
ダミ−領域11は，素子領域５以外の領域に広い面積で配置すると，その直上の配線に対基板容量が付くため，5μｍ四方の面積のものを例えば間隔が50μｍを越えないように，ところどころに柱状に配置すれば十分である
【００４４】このようにダミ−領域11を柱状に配置することにより，配線に余分な容量を付けることなく素子間埋設のための酸化シリコン膜８の研磨を多少余分に行ったとしても，酸化シリコン埋設領域に生じるへこみ量は，最小限にすることが可能である。
【００４５】ダミ−領域11の配置間隔が少ない程同じオ−バ−研磨量におけるへこみは少なくなるが，ダミ−領域11をあまり密集させることは意味がなく，素子領域５の厚さ，酸化シリコン膜８の膜厚ばらつき，基板内膜厚ばらつき，研磨速度の基板内ばらつき等を考慮したうえで，問題とならないへこみ量での間隔でダミ−領域11を配置すればよい。」
　
（２）引用例に記載された発明
　上記（特に，段落【００４０】〜【００４３】，【００２８】〜【００２９】，【００３２】，【００３６】を参照。）によれば，引用例には次の発明が記載されている。
「単結晶シリコン層３を有するＳＯＩ基板上にエッチングストッパーとしての窒化シリコン膜４を薄く形成する段階を有し，
  非素子領域６の窒化シリコン膜４及び単結晶シリコン層３を部分的にドライエッチング法にて除去し，素子領域５に島状の単結晶シリコン層３を形成する段階を有し，
　素子の密集していない非素子領域６の一部をダミ−領域11として素子領域３と同様の構造に形成する段階を有し，ここで前記ダミー領域は，前記ダミー領域の複数の柱状体よりなり，
　全面に酸化シリコン膜８を厚く堆積させる段階を有し，
　研磨によって酸化シリコン膜８を削っていき，平坦化する段階を有する，ことを特徴とする，
バイポーラ半導体デバイスの素子領域を分離するための方法。」
　
４　対比・判断
（１）本願発明と引用発明の対比
　本願発明と，引用例に記載された発明（以下「引用発明」という。）とを対比する。
　ア　引用発明の「単結晶シリコン層３を有するＳＯＩ基板」，「窒化シリコン膜４」及び「酸化シリコン膜８」が，本願発明の「基板」「第１分離層」及び「再充填層」に，それぞれ相当する。また，引用発明の「素子領域５」に形成された「島状の単結晶シリコン層３」が本願発明の「デバイスの活性領域になる前記基板の第１領域」に相当し，引用発明の「ダミー領域１１」が本願発明の「デバイスの見かけの活性領域になる前記基板の第２領域」に相当する。また，本願発明と引用発明はいずれも「半導体デバイスの活性領域を分離するための方法。」であるといえる。
　イ　引用発明における「単結晶シリコン層３を有するＳＯＩ基板上にエッチングストッパーとしての窒化シリコン膜４を薄く形成する段階」は，本願発明における「基板の上に第１分離層を作成する段階」に相当する。
　ウ　引用発明における「非素子領域６の窒化シリコン膜４及び単結晶シリコン層３を部分的にドライエッチング法にて除去し，素子領域５に島状の単結晶シリコン層３を形成する段階」は，本願発明における「デバイスの活性領域になる前記基板の第１領域を定める段階」に相当する。
　エ　引用発明における「素子の密集していない非素子領域６の一部をダミ−領域11として素子領域３と同様の構造に形成する段階」は，本願発明における「前記デバイスの見かけの活性領域になる前記基板の第２領域を定める段階」に相当する。
　オ　引用例の段落【００４３】の「ダミ−領域11は，素子領域５以外の領域に広い面積で配置すると，その直上の配線に対基板容量が付くため，5μｍ四方の面積のものを例えば間隔が50μｍを越えないように，ところどころに柱状に配置すれば十分である。」と記載されていること，及び図３に照らして，引用発明においても，「ダミー領域11」は「素子領域に形成された島状の単結晶シリコン層３に隣接しかつ前記単結晶シリコン層３から間隔距離を有して配置され」ているといえる。
　カ　引用例の段落【００３０】の「このような研磨手段としては，通常，アルカリ溶液中に20〜30ｎｍ程度のシリカ粒を混入したスラリ−が使われることが多く，このスラリ−及び研磨板を適当な条件で使用する」との記載からみて，引用発明における「研磨」は「化学的機械的研磨（ＣＭＰ）」を意味するものと認められる。また，引用例の段落【００３１】の「本第１実施例においては，窒化シリコン膜４を酸化シリコン膜８の研磨のためのストッパ−として使うことができる。」との記載及び図３に照らして，引用発明における「研磨によって酸化シリコン膜８を削っていき，平坦化する段階」により，「窒化シリコン膜４」は露出するものと認められる。よって，引用発明における「研磨によって酸化シリコン膜８を削っていき，平坦化する段階」は，本願発明における「前記再充填層を化学的機械的研磨（ＣＭＰ）で研磨して，前記第１分離層を露出する段階」に相当する。
　キ　引用例における，段落【００４３】の「ダミ−領域11は，素子領域５以外の領域に広い面積で配置すると，その直上の配線に対基板容量が付くため，5μｍ四方の面積のものを例えば間隔が50μｍを越えないように，ところどころに柱状に配置すれば十分である。」との記載，及び段落【００１７】の「本発明は，前記した諸問題に鑑み成されたものであって，その目的は，SOI基板を用いた半導体装置において，第１に，配線領域，抵抗部などの対基板間容量を低減すること」との記載からみて，引用例には，対基板間容量を低減するための望ましい配置として，配線の直下にダミー領域が存在しないようにすること，すなわち「第１レベルのメタライゼーションの形成される領域には，見かけの活性領域は形成されない」ことが開示されているものと認められる。
　
　そうすると，本願発明と引用発明の一致点及び相違点は，次のとおりとなる。
　
＜一致点＞
　「基板の上に第１分離層を作成する段階を有し，
　デバイスの活性領域になる前記基板の第１領域を定める段階を有し，
　前記活性領域に隣接しかつ前記活性領域から間隔距離を有して配置されかつ前記デバイスの見かけの活性領域になる前記基板の第２領域を定める段階を有し，ここで前記見かけの活性領域は，見かけの活性領域の複数の柱状体よりなり，少なくともその柱状体の１つは，前記活性領域に隣接ししかし前記活性領域から離れており，かつ
　前記第１分離層の上に再充填層を沈着する段階を有し，
　前記再充填層を化学的機械的研磨（ＣＭＰ）で研磨して，前記第１分離層を露出する段階を有し，ここで第１レベルのメタライゼーションの形成される領域には，見かけの活性領域は形成されない，ことを特徴とする，
　半導体デバイスの活性領域を分離するための方法。」
　
＜相違点＞
　本願発明は「半導体デバイスの活性領域」が「ＭＯＳ半導体デバイスの活性領域」であるのに対し，引用発明は「バイポーラ半導体デバイスの活性領域」である点。
　
（２）相違点についての判断
　バイポーラ半導体デバイスとＭＯＳ半導体デバイスは，共に周知の半導体デバイスであり，また，引用発明の「研磨による平坦化処理に伴う前記した“へこみ”を解消する」との課題や引用発明の各段階の実施が，「デバイスの活性領域」の種類によらないものであることは，当業者にとって明らかなことである。よって，引用発明において「デバイスの活性領域」を「ＭＯＳ半導体デバイスの活性領域」とすることは，当業者が適宜なし得たことである。
　
（３）小括
　したがって，本願発明は，引用発明及び周知の事項に基いて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により特許を受けることができない。
　
４　結言
　以上のとおり，本願の請求項１に係る発明は，特許法第２９条第２項の規定により特許を受けることができないから，本願は拒絶をすべきものである。
　よって，結論のとおり審決する。