【事件の表示】
　平成１１年特許願第６９９３８号「電界効果トランジスタチップの実装構造」拒絶査定不服審判事件〔平成１２年９月２９日出願公開、特開２０００−２６９２６０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
【１】手続の経緯
　本願は、平成１１年３月１６日の出願であって、平成１６年８月２４日付けで拒絶理由が通知され、その指定期間内の同年１１月１日に意見書及び手続補正書が提出されたが、平成１６年１１月２５日付けで拒絶査定がなされ、これに対し、平成１７年１月６日に拒絶査定に対する審判請求がなされるとともに、その法定期間内の平成１７年２月７日に手続補正書が提出されたものである。
　　　
【２】補正却下の決定
［補正却下の決定の結論］
　平成１７年２月７日付けの手続補正を却下する。
［理由］
［１］補正後の発明
　本件補正は、明細書の特許請求の範囲について、
　補正前の請求項１の、
「矩形状の電界効果トランジスタチップを基板の表面に実装した電界効果トランジスタチップの実装構造であって、前記電界効果トランジスタチップは、２個の電界効果トランジスタを１個のチップに造り込み、前記各電界効果トランジスタの一方の入出力端と制御端とを前記チップの一方の主面に臨ませ、前記一方の主面の相対向する２辺の近傍に、前記一方の入出力端に導通する一対のパッドと前記制御端に導通する一対のパッドとを、それぞれ前記チップの略対角線上に位置するように前記各電界効果トランジスタ毎に個々に形成し、前記各電界効果トランジスタの他方の入出力端を前記チップの他方の主面に臨ませ、前記他方の主面に、前記各電界効果トランジスタの他方の入出力端を互いに接続する導体膜を形成した構成とされ、前記基板の表面には、前記各パッドにそれぞれ対応する導体パターンが形成されており、前記基板と前記チップとは、前記基板の表面と前記導体膜とが対向するように互いにボンディングされ、前記各パッドとそれに対応する前記各導体パターンとがワイヤボンディングにより接続されていることを特徴とする、電界効果トランジスタチップの実装構造。」を、補正後の、
「矩形状の電界効果トランジスタチップを基板の表面に実装した電界効果トランジスタチップの実装構造であって、前記電界効果トランジスタチップは、２個の電界効果トランジスタを１個のチップに造り込み、前記各電界効果トランジスタの一方の入出力端と制御端とを前記チップの一方の主面に臨ませ、前記一方の主面の相対向する２辺の近傍に、前記一方の入出力端に導通するパッドと前記制御端に導通するパッドとを、前記一方の入出力端に導通するパッドが前記チップの一方の略対角線上に位置し、かつ、前記制御端に導通するパッドが前記チップの他方の略対角線上に位置するようにするとともに、互いに独立して並ぶように前記各電界効果トランジスタ毎に個々に形成し、前記各電界効果トランジスタの他方の入出力端を前記チップの他方の主面に臨ませ、前記他方の主面に、前記各電界効果トランジスタの他方の入出力端を互いに接続する導体膜を形成した構成とされ、前記基板の表面には、前記各パッドにそれぞれ対応する導体パターンが形成されており、前記基板と前記チップとは、前記基板の表面と前記導体膜とが対向するように互いにボンディングされ、前記各パッドとそれに対応する前記各導体パターンとがワイヤボンディングにより接続されていることを特徴とする、電界効果トランジスタチップの実装構造。」(以下、「本件発明」という)へと、その発明特定事項である「一方の主面の相対向する２辺の近傍に、前記一方の入出力端に導通する一対のパッドと前記制御端に導通する一対のパッドとを、それぞれ前記チップの略対角線上に位置するように前記各電界効果トランジスタ毎に個々に形成」を「一方の主面の相対向する２辺の近傍に、前記一方の入出力端に導通するパッドと前記制御端に導通するパッドとを、前記一方の入出力端に導通するパッドが前記チップの一方の略対角線上に位置し、かつ、前記制御端に導通するパッドが前記チップの他方の略対角線上に位置するようにするとともに、互いに独立して並ぶように前記各電界効果トランジスタ毎に個々に形成」に限定して減縮するものである。
　また、補正後の請求項２についても、同様の発明特定事項を限定して減縮するものである。
　したがって、審判請求人が平成１７年２月７日付けで、明細書の特許請求の範囲についてした補正は、特許法第１７条の２第４項第２号に規定された事項を目的とするものに該当する。
　そこで、本件発明が特許出願の際独立して特許を受けることができるものであるか(特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか)について次で検討する。
　　　
［２］刊行物の記載事項および、その開示内容
　刊行物；特開平８−３２０６０号公報(原審の拒絶理由通知で提示された引用文献１である)
　　　
［２-1］刊行物の記載事項
　段落【0001】に、
(刊ａ)「本発明は、半導体集積回路装置およびその製造技術に関し、例えば２個のＭＯＳ・ＦＥＴ部によって構成された双方向スイッチ回路を有する半導体集積回路装置に適用して有効な技術に関するものである」と記載され、
　段落【0003】に、
(刊ｂ)「双方向スイッチ回路を用いた半導体製品としては、例えばリチウム（Ｌｉ）イオン２次電池の保護回路がある。この保護回路は、Ｌｉイオン２次電池が過充電または過放電となった際に電流経路を遮断することによってＬｉイオン２次電池を保護する回路である」と記載され、
　段落【0005】〜【0009】に、
(刊ｃ)「ところが、１つの双方向スイッチ回路を別々にパッケージングされたＭＯＳ・ＦＥＴによって構成する上記従来の技術においては、以下の問題があることを本発明者は見い出した。
すなわち、従来は、双方向スイッチ回路を構成する２個のＭＯＳ・ＦＥＴをそれぞれ別々のパッケージに収容しているので、２個のパッケージ分のパッケージ配置領域や各々のパッケージを接続する配線のための配置領域が必要となり、双方向スイッチ回路の占有面積の縮小を阻害する問題があった。
また、双方向スイッチ回路を小形にするには、チップサイズを小さくしたり、パッケージの厚さを薄くしたりする等、高度な技術が必要となるので、半導体製品のコスト低減を阻害する問題があった。
本発明は上記課題に着目してなされたものであり、その目的は、双方向スイッチ回路を有する半導体集積回路装置を小形にすることのできる技術を提供することにある。
本発明の他の目的は、双方向スイッチ回路を有する半導体集積回路装置をコストを高くすることなく小形にすることのできる技術を提供することにある」と記載され、
　段落【0036】〜【0038】に、
(刊ｄ)「ところで、本実施例１においては、図３および図４に示すように、上記した２個のＭＯＳ・ＦＥＴ部３ａ，３ｂが、１個の半導体チップ５に形成されている。このため、２個のＭＯＳ・ＦＥＴ部３ａ，３ｂを１個のパッケージに封止することができるので、双方向スイッチ回路３を小形にすることが可能となっている。
半導体チップ５を構成する半導体基板６は、例えばｎ形のシリコン（Ｓｉ）単結晶からなり、半導体基板層６ａと、その上層のエピタキシャル層６ｂとから構成されている。
半導体基板６の主面上には、上記したＭＯＳ・ＦＥＴ部３ａ，３ｂのゲート電極３ａg,３ｂgおよびソース電極３ａs,３ｂsが形成されている。ゲート電極３ａg,３ｂg およびソース電極３ａs,３ｂs は、例えばアルミニウム（Ａｌ）−Ｓｉ−銅（Ｃｕ）合金からなる」と記載され、
　段落【0042】に、
(刊ｅ)「・・・半導体基板６の裏面には、金属層９が形成されている」と記載され、
　段落【0047】に、
(刊ｆ)「・・・半導体基板６の主面側に形成されたソース領域３ａs1と、それに隣接するチャネル領域３ａcと、チャネル領域３ａc上にゲート絶縁膜３ａOXを介して形成されたゲート電極３ａg1と、半導体基板６の裏面側に形成されたドレイン領域３ａd1とを有している」と記載され、
　段落【0050】，【0051】に、
(刊ｇ)「ドレイン領域３ａd1は、半導体基板層６ａによって構成されている。・・・
そして、本実施例１においては、ＭＯＳ・ＦＥＴ部３ａ，３ｂのドレイン領域３ａd1，３ｂd1が共通になっている。これにより、ＭＯＳ・ＦＥＴ部３ａ，３ｂを同一の半導体基板６上に形成することが可能となっている」と記載され、
　段落【0065】〜【0068】に、
(刊ｈ)「上記した本実施例１の半導体チップ５は、図１１および図１２に示すように、ダイパッド（ドレイン電極部）１５Ｐ上に接合層１６ａ（図１１には図示せず）によって電気的に接続された状態で実装されている。
リード１５Ｌおよびダイパッド１５Ｐは、例えば４２アロイからなり、リード１５Ｌのうちの中央のドレイン電極用のリード１５ＬDは、ダイパッド１５Ｐと一体的に成形されている。
半導体チップ５のＭＯＳ・ＦＥＴ部３ａ，３ｂにおけるゲート電極３ａg,３ｂgは、ボンディングワイヤ１７を通じて、それぞれリード１５Ｌのうちの最外側のゲート電極用のリード１５ＬGと電気的に接続されている。
また、半導体チップ５のＭＯＳ・ＦＥＴ部３ａ，３ｂにおけるソース電極３ａs,３ｂsは、ボンディングワイヤ１７を通じて、それぞれリード１５Ｌのうちのソース電極用のリード１５ＬSと電気的に接続されている」と記載され、
　段落【0109】に、
(刊ｉ)「また、パッケージの構造は、前記実施例１〜３に限定されるものではなく種々変更可能であり、例えば図２６に示すように、ＭＯＳ・ＦＥＴ部３ａ，３ｂの各々から複数のボンディングワイヤ１７によってソース電極を引き出すようにしても良い。これにより、双方向スイッチ回路の抵抗を下げることが可能となる。この場合、ゲート電極３ａg,３ｂgが互いに点対象となるように配置している」と記載され、
　図面【図２６】に、
(刊ｊ)「矩形状の半導体チップの主面の相対向する２辺の近傍に、ソース電極とゲート電極とに対して、前記ソース電極に接続するボンディングワイヤが前記半導体チップの一方の略対角線上に位置し、かつ、前記ゲート電極に接続するボンディングワイヤが前記半導体チップの他方の略対角線上に位置するようにするとともに、互いに独立して並ぶように各ＭＯＳ・ＦＥＴ部毎に個々に引き出された構造」が記載されており、
　また、図面【図２６】には、
(刊ｋ)「矩形状の半導体チップの主面の相対向する２辺の近傍に、ソース電極とゲート電極とに対して、前記ソース電極に接続するボンディングワイヤと前記ゲート電極に接続するボンディングワイヤとが、それぞれ前記半導体チップの略対角線上に位置するように各ＭＯＳ・ＦＥＴ部毎に個々に引き出された構造」が記載されている。
　　　
［２-2］刊行物の開示内容の【認定】
　上記(刊ｄ),(刊ｈ),(刊ｊ)に、「２個のＭＯＳ・ＦＥＴ部３ａ，３ｂが、１個の半導体チップ５に形成されている」，「半導体チップ５は、図１１および図１２に示すように、ダイパッド（ドレイン電極部）１５Ｐ上に接合層１６ａ（図１１には図示せず）によって電気的に接続された状態で実装されている」，「矩形状の半導体チップの主面の相対向する２辺の近傍に、・・・ボンディングワイヤが・・・各ＭＯＳ・ＦＥＴ部毎に個々に引き出された構造」と記載されていることから、
　(１)「矩形状のＭＯＳ・ＦＥＴ半導体チップをダイパッドの表面に実装したＭＯＳ・ＦＥＴ半導体チップの実装構造であって、前記ＭＯＳ・ＦＥＴ半導体チップは、２個のＭＯＳ・ＦＥＴ部を１個の半導体チップに形成されている」ことが開示されており、
　そして、上記(刊ｄ)に、「半導体チップ５を構成する半導体基板６は、・・・から構成されている。半導体基板６の主面上には、上記したＭＯＳ・ＦＥＴ部３ａ，３ｂのゲート電極３ａg,３ｂgおよびソース電極３ａs,３ｂsが形成されている」と記載されていることから、
　(２)「前記各ＭＯＳ・ＦＥＴ部のソース電極とゲート電極とを前記半導体チップの主面に形成させ」ていることが開示されており、
　また、上記(刊ｊ)には、
　(３)「半導体チップの主面の相対向する２辺の近傍に、ソース電極とゲート電極とに対して、前記ソース電極に接続するボンディングワイヤが前記半導体チップの一方の略対角線上に位置し、かつ、前記ゲート電極に接続するボンディングワイヤが前記半導体チップの他方の略対角線上に位置するようにするとともに、互いに独立して並ぶように各ＭＯＳ・ＦＥＴ部毎に個々に引き出され」ていることが開示されており、
　さらに、上記(刊ｄ)〜(刊ｇ)に、「半導体チップ５を構成する半導体基板６は、・・・半導体基板６の主面上には、上記したＭＯＳ・ＦＥＴ部３ａ，３ｂのゲート電極３ａg,３ｂgおよびソース電極３ａs,３ｂsが形成されている」，「半導体基板６の裏面には、金属層９が形成されている」，「半導体基板６の裏面側に形成されたドレイン領域３ａd1とを有している」，「ドレイン領域３ａd1は、半導体基板層６ａによって構成されている」と記載されていることから、
　(４)「前記各ＭＯＳ・ＦＥＴ部のドレイン領域を前記半導体チップの裏面に形成させ、前記裏面に、前記各ＭＯＳ・ＦＥＴ部のドレイン領域に金属層を形成した構成」としたことが開示されており、
　加えて、上記(刊ｄ)，(刊ｅ)，(刊ｈ)に、「半導体チップ５を構成する半導体基板６」，「半導体基板６の裏面には、金属層９が形成されている」，「半導体チップ５は、図１１および図１２に示すように、ダイパッド（ドレイン電極部）１５Ｐ上に接合層１６ａ（図１１には図示せず）によって電気的に接続された状態で実装されている。リード１５Ｌおよびダイパッド１５Ｐは、例えば４２アロイからなり、リード１５Ｌのうちの中央のドレイン電極用のリード１５ＬDは、ダイパッド１５Ｐと一体的に成形されている。半導体チップ５のＭＯＳ・ＦＥＴ部３ａ，３ｂにおけるゲート電極３ａg,３ｂgは、ボンディングワイヤ１７を通じて、それぞれリード１５Ｌのうちの最外側のゲート電極用のリード１５ＬGと電気的に接続されている。また、半導体チップ５のＭＯＳ・ＦＥＴ部３ａ，３ｂにおけるソース電極３ａs,３ｂsは、ボンディングワイヤ１７を通じて、それぞれリード１５Ｌのうちのソース電極用のリード１５ＬSと電気的に接続されている」と記載されていることから、
　(５)「リードおよびダイパッドは、前記各電極にそれぞれ対応するリードが形成されており、前記ダイパッドと前記半導体チップとは、前記ダイパッドの表面と前記金属層とが対向するように互いに接合され、前記各電極とそれに対応する前記各リードとがワイヤボンディングにより接続されていることを特徴とする、ＭＯＳ・ＦＥＴ半導体チップの実装構造」が開示されている。
　したがって、前記(１)〜(５)の開示内容から、刊行物には、
(刊ｚ)「矩形状のＭＯＳ・ＦＥＴ半導体チップをダイパッドの表面に実装したＭＯＳ・ＦＥＴ半導体チップの実装構造であって、前記ＭＯＳ・ＦＥＴ半導体チップは、２個のＭＯＳ・ＦＥＴ部を１個の半導体チップに形成し、前記各ＭＯＳ・ＦＥＴ部のソース電極とゲート電極とを前記半導体チップの主面に形成させ、前記半導体チップの主面の相対向する２辺の近傍に、前記ソース電極と前記ゲート電極とに対して、前記ソース電極に接続するボンディングワイヤが前記半導体チップの一方の略対角線上に位置し、かつ、前記ゲート電極に接続するボンディングワイヤが前記半導体チップの他方の略対角線上に位置するようにするとともに、互いに独立して並ぶように前記各ＭＯＳ・ＦＥＴ部毎に個々に引き出され、前記各ＭＯＳ・ＦＥＴ部のドレイン領域を前記半導体チップの裏面に形成させ、前記裏面に、前記各ＭＯＳ・ＦＥＴ部のドレイン領域に金属層を形成した構成とされ、リードおよびダイパッドは、前記各電極にそれぞれ対応するリードが形成されており、前記ダイパッドと前記半導体チップとは、前記ダイパッドの表面と前記金属層とが対向するように互いに接合され、前記各電極とそれに対応する前記各リードとがワイヤボンディングにより接続されていることを特徴とする、ＭＯＳ・ＦＥＴ半導体チップの実装構造」の発明(以下、「刊行物発明」という)が開示されていると認められる。
　　　
［３］本件発明と刊行物発明との対比
　本件発明と刊行物発明とを対比すると、
　刊行物発明の「ＭＯＳ・ＦＥＴ半導体チップ」，「ＭＯＳ・ＦＥＴ部」，「半導体チップ」，「形成し」，「ソース電極」，「ゲート電極」，「主面」，「形成させ」，「ドレイン領域」，「裏面」，「接合」は、
　本件発明の「電界効果トランジスタチップ」，「電界効果トランジスタ」，「チップ」，「造り込み」，「一方の入出力端」，「制御端」，「一方の主面」，「臨ませ」，「他方の入出力端」，「他方の主面」，「ボンディング」に相当する。
　そして、「電界効果トランジスタチップ」を実装するものとして、配線基板，リードフレーム，フィルムキャリアなどがあり、これ等は「チップ」の「被実装部材」と総称できる。また、上記両者の発明において、「電界効果トランジスタチップ」に対して入出力信号や制御信号を授受するには「ボンディングワイヤ」を「チップ」上の所定箇所に接続することが必要である。
　したがって、両者は「矩形状の電界効果トランジスタチップを被実装部材の表面に実装した電界効果トランジスタチップの実装構造であって、前記電界効果トランジスタチップは、２個の電界効果トランジスタを１個のチップに造り込み、前記各電界効果トランジスタの一方の入出力端と制御端とを前記チップの一方の主面に臨ませ、前記チップの一方の主面の相対向する２辺の近傍に、前記一方の入出力端と前記制御端とに対して、前記一方の入出力端に接続するボンディングワイヤが前記チップの一方の略対角線上に位置し、かつ、前記制御端に接続するボンディングワイヤが前記チップの他方の略対角線上に位置するようにするとともに、互いに独立して並ぶように前記各電界効果トランジスタ毎に個々に引き出され、前記各電界効果トランジスタの他方の入出力端を前記チップの他方の主面に臨ませ、前記他方の主面に、前記各電界効果トランジスタの他方の入出力端に導体層を形成した構成とされ、被実装部材には、前記各端子にそれぞれ対応する接続部が形成されており、前記被実装部材と前記チップとは、前記被実装部材の表面と前記導体層とが対向するように互いにボンディングされ、前記各端子とそれに対応する前記各接続部とがワイヤボンディングにより接続されていることを特徴とする、電界効果トランジスタチップの実装構造」であることで一致する。
　一方、次の三点で相違する。
　相違点１；本件発明では、被実装部材が「表面に導体パターンが形成された(配線)基板」であるのに対して、刊行物発明では、被実装部材は「リードおよびダイパッドからなる、いわゆるリードフレーム」である。
　相違点２；本件発明では「チップの一方の主面の相対向する２辺の近傍に、前記一方の入出力端に導通するパッドと前記制御端に導通するパッドとを、前記一方の入出力端に導通するパッドが前記チップの一方の略対角線上に位置し、かつ、前記制御端に導通するパッドが前記チップの他方の略対角線上に位置するようにするとともに、互いに独立して並ぶように前記各電界効果トランジスタ毎に個々に形成し」ているのに対して、刊行物発明では「ボンディングワイヤの引き出し接続箇所が同様な配置」となっているが、パッドそのもの自体の配置についての記載はない。
　相違点３；本件発明では「他方の主面に、各電界効果トランジスタの他方の入出力端を互いに接続する導体膜を形成した構成とされ」ているのに対して、刊行物発明では「半導体チップの裏面に、各電界効果トランジスタのドレイン領域に金属層を形成した構成とされ」ている。
　　　
［４］相違点１〜３の検討
［４-1］相違点１について
　表面に導体パターンを有する配線基板に実装するか、リードフレームに実装するかは、最終的に意図するパッケージ品の形態等に応じて、当業者が自由に選択できた事項であるから、この相違点１は、当業者が適宜容易に想到できたものと認められる。
　　　
［４-2］相違点２について
　刊行物発明ではボンディングワイヤの接続箇所が略対角線上に位置しているが、半導体チップに対するボンディングワイヤの接続箇所近傍にのみパッドを設ける、すなわち、半導体チップ上に個々に独立してボンディングパッドを並ぶように形成することは常套手段であるから、この相違点２は、当業者が容易に想到できた設計事項であると認められる。
　　　
［４-3］相違点３について
　刊行物発明の「各ＭＯＳ・ＦＥＴ部のドレイン領域を(前記)半導体チップの裏面に形成させ、前記裏面に、前記各ＭＯＳ・ＦＥＴ部のドレイン領域に金属層を形成した構成」では、金属層は各電界効果トランジスタの各ドレイン領域に繋がっていることから、本件発明と実質的な差はない。
　したがって、この相違点３は、当業者において適宜の事項であり、そこに何等の困難性も認められない。
　　　
［５］まとめ
　以上のとおり、本件発明は、刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものと認められ、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　したがって、本件補正は、特許法第１７条の２第５項で準用する同法第１２６条第５項の規定に違反するものであり、特許法第１５９条第１項で準用する特許法第５３条第１項の規定により却下されるべきものである。
　　　
【３】この出願の発明
　平成１７年２月７日付けの手続補正を上記のとおり却下したので、本願の請求項１，２に係る発明は、平成１６年１１月１日付けの手続補正書により補正された明細書の、特許請求の範囲の請求項１，２に記載された事項により特定されるとおりのものであり、
　そして、その請求項１に係る発明(以下、「本願発明」という)は、
「矩形状の電界効果トランジスタチップを基板の表面に実装した電界効果トランジスタチップの実装構造であって、前記電界効果トランジスタチップは、２個の電界効果トランジスタを１個のチップに造り込み、前記各電界効果トランジスタの一方の入出力端と制御端とを前記チップの一方の主面に臨ませ、前記一方の主面の相対向する２辺の近傍に、前記一方の入出力端に導通する一対のパッドと前記制御端に導通する一対のパッドとを、それぞれ前記チップの略対角線上に位置するように前記各電界効果トランジスタ毎に個々に形成し、前記各電界効果トランジスタの他方の入出力端を前記チップの他方の主面に臨ませ、前記他方の主面に、前記各電界効果トランジスタの他方の入出力端を互いに接続する導体膜を形成した構成とされ、前記基板の表面には、前記各パッドにそれぞれ対応する導体パターンが形成されており、前記基板と前記チップとは、前記基板の表面と前記導体膜とが対向するように互いにボンディングされ、前記各パッドとそれに対応する前記各導体パターンとがワイヤボンディングにより接続されていることを特徴とする、電界効果トランジスタチップの実装構造。」である。
　　　
【４】原審における拒絶理由の要点
　原審における拒絶理由は、
「 この出願の下記の請求項に係る発明は、その出願前国内において頒布された下記の刊行物に記載された発明に基いて、その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　　　　記　（引用文献等については引用文献等一覧参照）
　請求項１，２
　引用文献１
　備考　引用文献１の実施例関連の記載を参照。・・・
　　　　　引用文献等一覧
　１．特開平８−３２０６０号公報(以下でも、「刊行物」という)
　２．実願昭６２−４９７１３号（実開昭６３−１５５６３４号）のマイクロフィルム 」である。
　　　
【５】刊行物(特開平８−３２０６０号公報)の記載事項
　刊行物(特開平８−３２０６０号公報)は、上記【２】段落の［補正却下の決定］中の［２］で挙げたものとおなじ文献であるから、その記載事項については［２-1］の内容を援用する。
　　　
【６】当審の判断
［１］刊行物の開示内容の認定
　上記(刊ｄ),(刊ｈ),(刊ｋ)に、「２個のＭＯＳ・ＦＥＴ部３ａ，３ｂが、１個の半導体チップ５に形成されている」，「半導体チップ５は、図１１および図１２に示すように、ダイパッド（ドレイン電極部）１５Ｐ上に接合層１６ａ（図１１には図示せず）によって電気的に接続された状態で実装されている」，「矩形状の半導体チップの主面の相対向する２辺の近傍に、・・・ボンディングワイヤとが・・・各ＭＯＳ・ＦＥＴ部毎に個々に引き出された構造」と記載されていることから、
　(１)「矩形状のＭＯＳ・ＦＥＴ半導体チップをダイパッドの表面に実装したＭＯＳ・ＦＥＴ半導体チップの実装構造であって、前記ＭＯＳ・ＦＥＴ半導体チップは、２個のＭＯＳ・ＦＥＴ部を１個の半導体チップに形成されている」ことが開示されており、
　そして、上記(刊ｄ)に、「半導体チップ５を構成する半導体基板６は、・・・から構成されている。半導体基板６の主面上には、上記したＭＯＳ・ＦＥＴ部３ａ，３ｂのゲート電極３ａg,３ｂgおよびソース電極３ａs,３ｂsが形成されている」と記載されていることから、
　(２)「前記各ＭＯＳ・ＦＥＴ部のソース電極とゲート電極とを前記半導体チップの主面に形成させ」ていることが開示されており、
　また、上記(刊ｋ)には、
　(３)「半導体チップの主面の相対向する２辺の近傍に、ソース電極とゲート電極とに対して、前記ソース電極に接続するボンディングワイヤと前記ゲート電極に接続するボンディングワイヤとが、それぞれ前記半導体チップの略対角線上に位置するように各ＭＯＳ・ＦＥＴ部毎に個々に引き出され」ていることが開示されており、
　さらに、上記(刊ｄ)〜(刊ｇ)に、「半導体チップ５を構成する半導体基板６は、・・・半導体基板６の主面上には、上記したＭＯＳ・ＦＥＴ部３ａ，３ｂのゲート電極３ａg,３ｂgおよびソース電極３ａs,３ｂsが形成されている」，「半導体基板６の裏面には、金属層９が形成されている」，「半導体基板６の裏面側に形成されたドレイン領域３ａd1とを有している」，「ドレイン領域３ａd1は、半導体基板層６ａによって構成されている」と記載されていることから、
　(４)「前記各ＭＯＳ・ＦＥＴ部のドレイン領域を前記半導体チップの裏面に形成させ、前記裏面に、前記各ＭＯＳ・ＦＥＴ部のドレイン領域に金属層を形成した構成」としたことが開示されており、
　加えて、上記(刊ｄ)，(刊ｅ)，(刊ｈ)に、「半導体チップ５を構成する半導体基板６」，「半導体基板６の裏面には、金属層９が形成されている」，「半導体チップ５は、図１１および図１２に示すように、ダイパッド（ドレイン電極部）１５Ｐ上に接合層１６ａ（図１１には図示せず）によって電気的に接続された状態で実装されている。リード１５Ｌおよびダイパッド１５Ｐは、例えば４２アロイからなり、リード１５Ｌのうちの中央のドレイン電極用のリード１５ＬDは、ダイパッド１５Ｐと一体的に成形されている。半導体チップ５のＭＯＳ・ＦＥＴ部３ａ，３ｂにおけるゲート電極３ａg,３ｂgは、ボンディングワイヤ１７を通じて、それぞれリード１５Ｌのうちの最外側のゲート電極用のリード１５ＬGと電気的に接続されている。また、半導体チップ５のＭＯＳ・ＦＥＴ部３ａ，３ｂにおけるソース電極３ａs,３ｂsは、ボンディングワイヤ１７を通じて、それぞれリード１５Ｌのうちのソース電極用のリード１５ＬSと電気的に接続されている」と記載されていることから、
　(５)「リードおよびダイパッドは、前記各電極にそれぞれ対応するリードが形成されており、前記ダイパッドと前記半導体チップとは、前記ダイパッドの表面と前記金属層とが対向するように互いに接合され、前記各電極とそれに対応する前記各リードとがワイヤボンディングにより接続されていることを特徴とする、ＭＯＳ・ＦＥＴ半導体チップの実装構造」が開示されている。
　したがって、前記(１)〜(５)の開示内容から、刊行物には、
「矩形状のＭＯＳ・ＦＥＴ半導体チップをダイパッドの表面に実装したＭＯＳ・ＦＥＴ半導体チップの実装構造であって、前記ＭＯＳ・ＦＥＴ半導体チップは、２個のＭＯＳ・ＦＥＴ部を１個の半導体チップに形成し、前記各ＭＯＳ・ＦＥＴ部のソース電極とゲート電極とを前記半導体チップの主面に形成させ、前記半導体チップの主面の相対向する２辺の近傍に、前記ソース電極と前記ゲート電極とに対して、前記ソース電極に接続するボンディングワイヤと前記ゲート電極に接続するボンディングワイヤとが、それぞれ前記半導体チップの略対角線上に位置するように前記各ＭＯＳ・ＦＥＴ部毎に個々に引き出され、前記各ＭＯＳ・ＦＥＴ部のドレイン領域を前記半導体チップの裏面に形成させ、前記裏面に、前記各ＭＯＳ・ＦＥＴ部のドレイン領域に金属層を形成した構成とされ、リードおよびダイパッドは、前記各電極にそれぞれ対応するリードが形成されており、前記ダイパッドと前記半導体チップとは、前記ダイパッドの表面と前記金属層とが対向するように互いに接合され、前記各電極とそれに対応する前記各リードとがワイヤボンディングにより接続されていることを特徴とする、ＭＯＳ・ＦＥＴ半導体チップの実装構造」の発明(以下、「引用発明」という)が開示されていると認められる。
　　　
［２］本願発明と引用発明との対比
　本願発明と引用発明とを対比すると、
　引用発明の「ＭＯＳ・ＦＥＴ半導体チップ」，「ＭＯＳ・ＦＥＴ部」，「半導体チップ」，「形成し」，「ソース電極」，「ゲート電極」，「主面」，「形成させ」，「ドレイン領域」，「裏面」，「接合」は、
　本願発明の「電界効果トランジスタチップ」，「電界効果トランジスタ」，「チップ」，「造り込み」，「一方の入出力端」，「制御端」，「一方の主面」，「臨ませ」，「他方の入出力端」，「他方の主面」，「ボンディング」に相当する。
　そして、「電界効果トランジスタチップ」を実装するものとして、配線基板，リードフレーム，フィルムキャリアなどがあり、これ等は「チップ」の「被実装部材」と総称できる。また、上記両者の発明において、「電界効果トランジスタチップ」に対して入出力信号や制御信号を授受するには「ボンディングワイヤ」を「チップ」上の所定箇所に接続することが必要である。
　したがって、両者は「矩形状の電界効果トランジスタチップを被実装部材の表面に実装した電界効果トランジスタチップの実装構造であって、前記電界効果トランジスタチップは、２個の電界効果トランジスタを１個のチップに造り込み、前記各電界効果トランジスタの一方の入出力端と制御端とを前記チップの一方の主面に臨ませ、前記チップの一方の主面の相対向する２辺の近傍に、前記一方の入出力端と前記制御端とに対して、前記一方の入出力端に接続するボンディングワイヤと前記制御端に接続するボンディングワイヤとが、それぞれ前記チップの略対角線上に位置するように前記各電界効果トランジスタ毎に個々に引き出され、前記各電界効果トランジスタの他方の入出力端を前記チップの他方の主面に臨ませ、前記他方の主面に、前記各電界効果トランジスタの他方の入出力端に導体層を形成した構成とされ、被実装部材には、前記各端子にそれぞれ対応する接続部が形成されており、前記被実装部材と前記チップとは、前記被実装部材の表面と前記導体層とが対向するように互いにボンディングされ、前記各端子とそれに対応する前記各接続部とがワイヤボンディングにより接続されていることを特徴とする、電界効果トランジスタチップの実装構造」であることで一致する。
　一方、次の三点で相違する。
　相違点１；本願発明では、被実装部材が「表面に導体パターンが形成された(配線)基板」であるのに対して、引用発明では、被実装部材は「リードおよびダイパッドからなる、いわゆるリードフレーム」である。
　相違点２；本願発明では「チップの一方の主面の相対向する２辺の近傍に、前記一方の入出力端に導通する一対のパッドと前記制御端に導通する一対のパッドとを、それぞれ前記チップの略対角線上に位置するように前記各電界効果トランジスタ毎に個々に形成し」ているのに対して、引用発明では「ボンディングワイヤの引き出し接続箇所が同様な配置」となっているが、パッドそのもの自体の配置についての記載はない。
　相違点３；本願発明では「他方の主面に、各電界効果トランジスタの他方の入出力端を互いに接続する導体膜を形成した構成とされ」ているのに対して、引用発明では「半導体チップの裏面に、各電界効果トランジスタのドレイン領域に金属層を形成した構成とされ」ている。
　　　
［３］相違点１〜３の検討
［３-1］相違点１について
　表面に導体パターンを有する配線基板に実装するか、リードフレームに実装するかは、最終的に意図するパッケージ品の形態等に応じて、当業者が自由に選択できた事項であるから、この相違点１は、当業者が適宜容易に想到できたものと認められる。
　　　
［３-2］相違点２について
　引用発明において、２個の電界効果トランジスタが１個の半導体チップに形成されているから、ソース電極とゲート電極はそれぞれ一対存在することは明らかであり、かつ、それぞれの電極に対するボンディングワイヤの接続箇所は略対角線上に位置している。そして、半導体チップに対するボンディングワイヤの接続箇所近傍にのみパッドを設ける、すなわち、半導体チップ上に個々にボンディングパッドを形成配置することは常套手段であるから、この相違点２は、当業者が容易に想到できた設計事項であると認められる。
　　　
［３-3］相違点３について
　引用発明の「各ＭＯＳ・ＦＥＴ部のドレイン領域を(前記)半導体チップの裏面に形成させ、前記裏面に、前記各ＭＯＳ・ＦＥＴ部のドレイン領域に金属層を形成した構成」では、金属層は各電界効果トランジスタの各ドレイン領域に繋がっていることから、本願発明と実質的な差はない。
　したがって、この相違点３は、当業者において適宜の事項であり、そこに何等の困難性も認められない。
　　　
【７】むすび
　以上のとおりであるから、本願発明(請求項１に係る発明)は、上記の刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　したがって、その余の請求項に係る発明について検討するまでもなく、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。