【事件の表示】
　平成１１年特許願第３５１３９６号「不揮発性半導体記憶装置」拒絶査定不服審判事件〔平成１３年　６月２９日出願公開、特開２００１−１７６２９０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　
　本願は、平成１１年１２月１０日の出願であって、平成１８年１２月１２日付けで拒絶理由が通知され、平成１９年２月１９日付けで手続補正がなされ、同年３月２３日付けで最後の拒絶理由通知が通知され、同年６月４日付けで手続補正がなされたが、同年１０月５日付けで平成１９年６月４日付けの手続補正が却下されるとともに、同日付けで拒絶査定がなされ、それに対して同年１１月１５日に拒絶査定不服審判が請求されるとともに、同年１２月１７日付けで手続補正がなされ、その後、平成２１年１２月３日付けで審尋がなされ、それに対して、平成２２年２月８日に回答書が提出されたものである。　
　
第２．補正の却下の決定
　
［補正の却下の決定の結論］
　平成１９年１２月１７日付けの手続補正を却下する。
　
　［理由］
１．本件補正の内容
　
　平成１９年１２月１７日付けの手続補正（以下「本件補正」という。）は、補正前の特許請求の範囲の請求項１〜１３の中の請求項４を削除して、補正後の特許請求の範囲の請求項１〜１２と補正するものであり、補正前後の請求項１は、以下のとおりである。
　
　（補正前）
　「【請求項１】　電気的書き換え可能な、実効データを格納するための本体セルを含む複数の不揮発性メモリセルが配列されたメモリセルアレイと、
　前記メモリセルアレイ内の前記複数の不揮発性メモリセルのうちの一部に設定されメモリ動作条件を決定する初期設定データが書き込まれる初期設定データ領域と、
　アドレス信号により前記メモリセルアレイの内のメモリセル選択を行うデコード回路と、
　前記メモリセルアレイのデータを検知増幅するセンスアンプ回路と、
　前記メモリセルアレイの初期設定データが読み出されて転送保持される初期設定データラッチ回路と、
　前記メモリセルアレイのデータ書き込み及び消去の動作を制御すると共に、前記メモリセルアレイの初期設定データを読み出して前記初期設定データラッチ回路に転送して保持させる初期設定動作を制御する制御回路と、
を備えたことを特徴とする不揮発性半導体記憶装置。」　
　
　（補正後）
　「【請求項１】　電気的書き換え可能な、実効データを格納するための本体セルを含む複数の不揮発性メモリセルが配列されたメモリセルアレイと、
　前記メモリセルアレイ内の前記複数の不揮発性メモリセルのうちの一部に設定されメモリ動作条件を決定する初期設定データが書き込まれる初期設定データ領域と、
　アドレス信号により前記メモリセルアレイの内のメモリセル選択を行うデコード回路と、
　前記メモリセルアレイのデータを検知増幅するセンスアンプ回路と、
　前記メモリセルアレイの初期設定データが読み出されて転送保持される初期設定データラッチ回路と、
　前記メモリセルアレイのデータ書き込み及び消去の動作を制御すると共に、前記メモリセルアレイの初期設定データを読み出して前初期設定データラッチ回路に転送して保持させる初期設定動作を制御する制御回路と、を備え、
　前記メモリセルアレイは、複数個のメモリセルが複数個直列接続されたＮＡＮＤセルユニットを備えており、
　ワード線が共通に配設された複数の前記ＮＡＮＤセルユニットによりＮＡＮＤセルブロックが構成され、
　複数の前記ＮＡＮＤセルブロックがビット線を共有するように配置されており、
　前記ＮＡＮＤセルブロックが、前記初期設定データ領域の最小単位とされていることを特徴とする不揮発性半導体記憶装置。」
　
　なお、ここにおいて、補正後の請求項１の「前初期設定データラッチ回路」は、「前記初期設定データラッチ回路」の誤記であることが明らかであるから、以下においてはそのように読み替える。
　
２．補正事項の整理
　
　本件補正の補正事項を整理すると、以下のとおりである。
　
　（補正事項１）
　補正前の請求項４を削除し、それに伴い補正前の請求項５〜１３を、引用する請求項の番号を適宜修正した上で補正後の請求項４〜１２と補正すること。
　
　（補正事項２）
　補正前の請求項１の「電気的書き換え可能な、実効データを格納するための本体セルを含む複数の不揮発性メモリセルが配列されたメモリセルアレイと」を、補正後の請求項１の「電気的書き換え可能な、実効データを格納するための本体セルを含む複数の不揮発性メモリセルが配列されたメモリセルアレイと、前記メモリセルアレイは、複数個のメモリセルが複数個直列接続されたＮＡＮＤセルユニットを備えており、　ワード線が共通に配設された複数の前記ＮＡＮＤセルユニットによりＮＡＮＤセルブロックが構成され、　複数の前記ＮＡＮＤセルブロックがビット線を共有するように配置されており、　前記ＮＡＮＤセルブロックが、前記初期設定データ領域の最小単位とされていること」と補正すること。
　
３．補正の目的の適否、及び新規事項の追加の有無について
　
（１）補正事項１について
　
　この補正は、請求項４を削除するものであるから、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる請求項の削除を目的とするものに該当する。
　
（２）補正事項２について
　
　この補正は、補正前の請求項１の「メモリセルアレイ」を「前記メモリセルアレイは、複数個のメモリセルが複数個直列接続されたＮＡＮＤセルユニットを備えており、ワード線が共通に配設された複数の前記ＮＡＮＤセルユニットによりＮＡＮＤセルブロックが構成され、複数の前記ＮＡＮＤセルブロックがビット線を共有するように配置されており、前記ＮＡＮＤセルブロックが、前記初期設定データ領域の最小単位とされていること」と補正するものであり、この補正は、補正前の請求項１の「メモリセルアレイ」に技術的限定を加えるものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　
　したがって、補正事項２は、特許法第１７条の２第４項に規定する要件を満たすものである。
　また、補正後の請求項１の「ワード線が共通に配設された複数の前記ＮＡＮＤセルユニットによりＮＡＮＤセルブロックが構成され、　複数の前記ＮＡＮＤセルブロックがビット線を共有するように配置されており、　前記ＮＡＮＤセルブロックが、前記初期設定データ領域の最小単位とされていること」は、本願の願書に最初に添付した明細書の００１１〜００１３段落に記載されているものと認められるから、補正事項２は本願の願書に最初に添付した明細書及び図面（以下「当初明細書等」という。）のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　
　したがって、補正事項２は、当初明細書等に記載された事項の範囲内においてなされたものであるから、特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすものである。　
　
（３）以上検討したとおりであるから、本件補正は特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。
　そして、本件補正は、特許法第１７条の２第４項第１号及び２号に掲げる事項を目的とするものに該当するから、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正がいわゆる独立特許要件を満たすものであるか否かにつき、以下において更に検討する。
　
４．独立特許要件について
　
（１）補正後の発明
　
　本件補正による補正後の請求項１〜１２に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１２に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される、以下のとおりのものである。
　「【請求項１】　電気的書き換え可能な、実効データを格納するための本体セルを含む複数の不揮発性メモリセルが配列されたメモリセルアレイと、
　前記メモリセルアレイ内の前記複数の不揮発性メモリセルのうちの一部に設定されメモリ動作条件を決定する初期設定データが書き込まれる初期設定データ領域と、
　アドレス信号により前記メモリセルアレイの内のメモリセル選択を行うデコード回路と、
　前記メモリセルアレイのデータを検知増幅するセンスアンプ回路と、
　前記メモリセルアレイの初期設定データが読み出されて転送保持される初期設定データラッチ回路と、
　前記メモリセルアレイのデータ書き込み及び消去の動作を制御すると共に、前記メモリセルアレイの初期設定データを読み出して前記初期設定データラッチ回路に転送して保持させる初期設定動作を制御する制御回路と、を備え、
　前記メモリセルアレイは、複数個のメモリセルが複数個直列接続されたＮＡＮＤセルユニットを備えており、
　ワード線が共通に配設された複数の前記ＮＡＮＤセルユニットによりＮＡＮＤセルブロックが構成され、
　複数の前記ＮＡＮＤセルブロックがビット線を共有するように配置されており、
　前記ＮＡＮＤセルブロックが、前記初期設定データ領域の最小単位とされていることを特徴とする不揮発性半導体記憶装置。」　
　
（２）引用刊行物に記載された発明
　
（２−１）本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平７−３３４９９９号公報（以下「引用例１」という。）には、不揮発性半導体記憶装置に関して、図１と共に以下の記載がある（なお、下線は当合議体にて付加したものである。）。
　「【０００２】
【従来の技術】本発明者はＥＥＰＲＯＭやフラッシュメモリのような不揮発性半導体記憶装置のメモリセルアレイにおける欠陥救済について検討した。
メモリセルアレイの欠陥を冗長記憶素子で救済する公知の技術において、救済されるべき記憶素子のアドレスは例えばヒューズの選択的な溶断によってプログラム可能にされる。
【０００３】特開平３−１３９８号公報には、ＥＰＲＯＭを内蔵した１チップマイクロコンピュータにおいて当該ＥＰＲＯＭが不良であった場合、補助ＥＰＲＯＭに切換える回路を内蔵する技術が記載される。特開昭６２−１０７５００には、不揮発性記憶素子に記憶された不良アドレス情報をパワーオン時にデコーダ内のラッチに転送し、不良アドレスが選択された場合にデコーダの切換えを行う技術が記載される。また、特開平２−１１８９９９号公報に記載の技術は、ＥＥＰＲＯＭ内蔵マイクロコンピュータにおいて当該ＥＥＰＲＯＭの不良アドレスを特定領域に記憶しておき、ＥＥＰＲＯＭアクセス時にはＣＰＵがその不良アドレスをチェックし、一致した場合には代替領域を使うようにするものである。特開平３−１６２７９８号公報には、救済すべき不良アドレス情報をメモリセルアレイの特定の記憶素子に記憶させ、読出しアドレスによって当該記憶素子から読出される情報に従って冗長記憶素子へのアクセス切換えを行うようにすることが記載されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記特開平３−１３９８、特開昭６２−１０７５００の各号公報に記載の技術において救済されるべきアドレスなどの救済情報はメモリセルアレイとは別の場所に配置された不揮発性記憶素子が保持するため、書換えのための周辺回路をそれ専用に設けなければならない。
【０００５】特開平３−１６２７９８号公報に記載の技術は救済情報をメモリセルアレイに含まれる不揮発性記憶素子に保持させるが、その救済情報はアクセスの度にそのアクセスアドレスによって読出されるため、データの読出し動作は比較的遅くなると予想される。特開平２−１１８９９９号公報に記載の技術においても不良箇所アドレスのような救済情報は不揮発性記憶素子に保持させるので上記同様にデータ読出し動作は比較的遅くなると予想される。
【０００６】また、特開平２−１１８９９９号公報に記載の技術においてＥＥＰＲＯＭをデータ領域として利用する場合には救済は比較的容易であるが、そのＥＥＰＲＯＭをプログラム領域として利用する場合を想定すると、不良の領域を避けるにはジャンプ命令などを用いてその領域の利用を回避しなければならない。そのためにはプログラムのコンパイル（アッセンブル）やリンクからやり直す必要があると考えられる。したがって、不揮発性半導体記憶装置若しくはそれをオンチップで内蔵するデータプロセッサを回路基板に実装したまま（所謂オンボードの状態）で、プログラムが格納された不揮発性記憶素子の欠陥救済を行うことは難しいと考えられる。
【０００７】本発明の目的は、救済を施した場合でも読出し動作の高速化を図ることができる不揮発性半導体記憶装置そして当該半導体記憶装置を搭載したデータプロセッサを提供することにある。
本発明の別の目的は、プログラム情報とデータ情報の区別なく共にオンボードの状態でメモリセルアレイの欠陥を救済できる不揮発性半導体記憶装置を提供することにある。
【０００８】
更に別の目的は、ヒューズ方式等に比らべて救済の為に必要な回路規模を最少にし
「【００３１】
〔２〕予備データ線を持つフラッシュメモリ図１には本発明の一実施例に係るフラッシュメモリＦＭＲＹの一例回路図が示される。同図に示されるフラッシュメモリＦＭＲＹは、８ビットのデータ入出力端子Ｄ０〜Ｄ７を有し、各データ入出力端子毎にメモリアレイＡＲＹ０〜ＡＲＹ７を備える。各メモリアレイＡＲＹ０〜ＡＲＹ７は同じ様に構成され、それらによって一つのメモリセルアレイを成す。
【００３２】
夫々のメモリアレイＡＲＹ０〜ＡＲＹ７には前記図１０で説明した２層ゲート構造の絶縁ゲート型電界効果トランジスタによって構成されたメモリセルＭＣ，ＭＣ−Ｒ，ＭＣ−Ｃがマトリクス配置されている。メモリセルＭＣは欠陥がある場合に救済可能にされる被救済用のメモリセルであり、メモリセルＭＣ−Ｒは救済されるべきメモリセルＭＣを代替するための冗長用のメモリセルであり、ＭＣ−ＣはメモリセルＭＣ−Ｒによって代替すべきメモリセルＭＣを指定するための救済情報を格納する救済情報格納用のメモリセルである。各メモリセルＭＣ，ＭＣ−Ｒ，ＭＣ−Ｃの配置は全てのメモリアレイＡＲＹ０〜ＡＲＹ７で共通とされる。
【００３３】
同図においてＷＬ０〜ＷＬｎ、ＷＬ−Ｃは全てのメモリアレイＡＲＹ０〜ＡＲＹ７に共通のワード線である。同一行に配置されたメモリセルのコントロールゲートは、それぞれ対応するワード線に接続される。ワード線ＷＬ−ＣはメモリセルＭＣ−Ｃに専用化されたワード線である。
【００３４】
前記ソース線ＳＬにはインバータ回路のような電圧出力回路ＶＯＵＴから消去に利用される高電圧Ｖｐｐが供給される
これによって、フラッシュメモリＦＭＲＹは全体が一括消去可能にされる。メモリセルＭＣ−Ｃは斯る全面消去の対象から除外されている。
前記ワード線ＷＬ０〜ＷＬｎの選択は、ＸアドレスラッチＸＡＬＡＴを介して取り込まれるＸアドレス信号ＡＸをＸアドレスデコーダＸＡＤＥＣが解読することによって行われる。ワードドライバＷＤＲＶはＸアドレスデコーダＸＡＤＥＣから出力される選択信号に基づいてワード線を駆動する。
【００３６】
ワード線ＷＬ−Ｃは救済ビット選択回路ＲＳＥＬの出力を受けるワードドライバＷＤＲＶ−Ｃによって駆動される。駆動電圧はワードドライバＷＤＲＶと同様に電圧選択回路ＶＳＥＬによって与えられる。
　「【００３８】
メモリセルＭＣから共通データ線ＣＤに読出されたデータは選択スイッチＲＳを介してセンスアンプＳＡに与えられ、ここで増幅されて、データ出力バッファＤＯＢを介してデータバスに出力される。
ＣＬＡＴはメモリセルＭＣ−Ｃから読出された救済情報を格納する救済情報ラッチである。
　「【００４１】
ここで図１のフラッシュメモリＦＭＲＹにおける欠陥救済のための構成を詳細に説明する。
【００４２】先ず、８ビット分の救済情報ラッチＣＬＡＴは図３の（Ａ）に示されるように、最下位から３ビットは欠陥アドレスＡ２〜Ａ０が格納され、４ビット目には救済イネーブルビットＲＥ＊が格納される。図１に従えば、各メモリアレイＡＲＹ０〜ＡＲＹ７には夫々８本のデータ線ＤＬ０〜ＤＬ７と１本の予備データ線ＤＬ−Ｒを有するから、アドレス信号の下位３ビットによって欠陥アドレスを特定できる。救済イネーブルビットＲＥ＊はそのローレベルによって救済情報ラッチＣＬＡＴの下位３ビットの値が有効であることを示す。即ち、救済イネーブルビットＲＥ＊がローレベルである場合に初めて救済情報ラッチＣＬＡＴの下位３ビットは欠陥アドレスとみなされる。
【００４３】
概略的には上記救済ビット選択回路ＲＳＥＬは救済情報格納用のメモリセルＭＣ−Ｃの選択を制御し、アドレス比較回路ＡＣＭＰは予備データ線ＤＬ−Ｒ選択のための制御を行う。救済ビット選択回路ＲＳＥＬには救済モード信号ＭＤ１とリセット信号ＭＤ２が供給される。アドレス比較回路ＡＣＭＰには救済ビット選択回路ＲＳＥＬの出力、ＹアドレスラッチＹＬＡＴの出力及び救済情報ラッチＣＬＡＴから出力される救済情報が供給される。フラッシュメモリＦＭＲＹは、救済モード信号ＭＤ１がアクティブレベルのときは救済プログラムモードとされ、リセット信号ＭＤ２がアクティブレベルのときは救済情報ラッチモードとされ、救済モード信号ＭＤ１及びリセット信号ＭＤ２がインアクティブレベルのときは通常モードとされる。
【００４４】
救済モード信号ＭＤ１がアクティブレベルにされて上記救済プログラムモードが設定されると、救済ビット選択回路ＲＳＥＬはローレベルの制御信号φによってＸアドレスデコーダＸＡＤＥＣによるワード線選択動作を禁止し、それに代えて救済情報格納用のメモリセルＭＣ−Ｃに専用化されたワード線ＷＬ−Ｃを選択制御する。
【００４５】
リセット信号ＭＤ２がアクティブレベルにされて上記救済情報ラッチモードが設定されると、救済ビット選択回路ＲＳＥＬはローレベルの制御信号φによってＸアドレスデコーダＸＡＤＥＣによるワード線選択動作を禁止し、それに代えて救済情報格納用のメモリセルＭＣ−Ｃに専用化されたワード線ＷＬ−Ｃを選択制御する。そしてアドレス比較回路ＡＣＭＰにはＹアドレスデコーダＹＡＤＥＣによるＹ選択スイッチＹＳ０〜ＹＳ７の選択動作を禁止させ、それに代えて予備データ線ＤＬ−Ｒに専用化されたＹ選択スイッチＹＳ−Ｒをアドレス比較回路ＡＣＭＰに選択させる。さらに、救済ビット選択回路ＲＳＥＬは制御信号ＲＥＡＤを選択レベルにすると共に、センスアンプＳＡを活性化し、且つ救済情報ラッチＣＬＡＴをラッチ動作させる。これにより、メモリセルＭＣ−Ｃに格納された救済情報が救済情報ラッチＣＬＡＴに内部転送される。内部転送された救済情報はアドレス比較回路ＡＣＭＰに向けて出力される。リセット信号ＭＤ２は、特に制限されないが、フラッシュメモリＦＭＲＹが適用されるシステムのパワーオンリセット信号又はフラッシュメモリＦＭＲＹに対するリセット信号とされる。したがって、不揮発的にメモリセルＭＣ−Ｃに保持されている救済情報は電源投入と共に救済情報ラッチＣＬＡＴにロードされる。
【００４６】
　上記通常モードにおいてアドレス比較回路ＡＣＭＰはＹアドレスラッチＹＡＬＡＴから出力されるアドレス信号と救済情報ラッチＣＬＡＴから出力される欠陥アドレスとを比較する。その比較結果が一致である場合、換言すれば欠陥を有する被救済用のメモリセルＭＣがアクセスされる場合には、ＹアドレスデコーダＹＡＤＥＣによるＹ選択スイッチＹＳ０〜ＹＳ７の選択動作を禁止させ、それに代えて予備データ線ＤＬ−Ｒに専用化されたＹ選択スイッチＹＳ−Ｒを選択する。これにより、欠陥アドレスＡ２〜Ａ０と同じ下位アドレスを含むアドレス信号による読出し又は書込みアクセスでは予備データ線ＤＬ−Ｒが選択される。尚、アドレス比較回路ＡＣＭＰによる一致出力は上記救済イネーブルビットＲＥ＊がローレベルのようなアクティブレベルにされている場合に限られる。
【００４７】
　アドレス比較回路ＡＣＭＰの一例は図４に示される。即ち、排他的負論理和ゲートＥＸＮＯＲで各アドレスビットＡ０，Ａ１，Ａ２の一致検出を行い、全ビットが一致で且つ救済イネーブルビットＲＥ＊がローレベルの場合にのみ論理積ゲートＡＮＤの出力がハイレベルにされる。論理積ゲートＡＮＤの出力と救済ビット選択回路ＲＳＥＬの出力信号φの反転信号とは負論理和ゲートＮＯＲに供給され、その出力を受けるドライバ回路ＤＲＶの出力によって予備データ線選択信号が形成される。上記信号φは救済プログラムモード及び救済情報ラッチモードにおいてローレベルにされる。」
　
（２−２）ここにおいて、「救済情報格納用のメモリセルＭＣ−Ｃ」は「前記メモリセルアレイ」内の「所定の領域」に配置されていることは、図１の記載から明らかである。
　
　また、引用例１の図１に記載されたフラッシュメモリには、制御回路が設けられていて、この「制御回路」によって、「メモリアレイＡＲＹ０〜ＡＲＹ７からなるメモリセルアレイ」のデータ書き込み及び消去の動作が制御されると共に、「メモリアレイＡＲＹ０〜ＡＲＹ７からなるメモリセルアレイ」内の「メモリセルＭＣ−Ｃ」に格納されている「救済情報」を読み出して「救済情報ラッチＣＬＡＴ」に転送する読み出し／転送動作が制御されていることは明らかであり、また、００４５段落の「したがって、不揮発的にメモリセルＭＣ−Ｃに保持されている救済情報は電源投入と共に救済情報ラッチＣＬＡＴにロードされる。」の記載から、前記「読み出し／転送動作」は、「初期設定動作」であるといえる。
　
（２−３）よって、引用例１には以下の発明（以下、「引用発明」という。）が記載されているものと認められる。 
　「欠陥がある場合に救済可能にされる被救済用のメモリセルＭＣと、救済されるべき前記メモリセルＭＣを代替するための冗長用のメモリセルＭＣ−Ｒと、前記メモリセルＭＣ−Ｒによって代替すべき前記メモリセルＭＣを指定するための救済情報を格納する救済情報格納用のメモリセルＭＣ−Ｃを含む複数の不揮発性メモリセルが配列された複数のメモリアレイＡＲＹ０〜ＡＲＹ７からなるメモリセルアレイと、
　ＸデコーダＸＡＤＥＣ及びＹデコーダＹＡＤＥＣと、
　前記メモリセルアレイのデータを検知増幅するセンスアンプＳＡと、
　前記メモリセルアレイの救済情報格納用のメモリセルＭＣ−Ｃに格納されている前記救済情報が読み出されて転送保持される救済情報ラッチＣＬＡＴと、
　前記メモリセルアレイのデータ書き込み及び消去の動作を制御すると共に、前記メモリセルアレイの救済情報を読み出して前記救済情報ラッチＣＬＡＴに転送して保持させる初期設定動作を制御する制御回路と、を備えることを特徴とする不揮発性半導体記憶装置。」
　
（３）補正発明と引用発明との対比
　
（３−１）引用発明の「欠陥がある場合に救済可能にされる被救済用のメモリセルＭＣ」は、実効データを格納する電気的書き換え可能なメモリセルであるといえるので、引用発明の「欠陥がある場合に救済可能にされる被救済用のメモリセルＭＣと、救済されるべき前記メモリセルＭＣを代替するための冗長用のメモリセルＭＣ−Ｒと、前記メモリセルＭＣ−Ｒによって代替すべき前記メモリセルＭＣを指定するための救済情報を格納する救済情報格納用のメモリセルＭＣ−Ｃを含む複数の不揮発性メモリセルが配列された複数のメモリアレイＡＲＹ０〜ＡＲＹ７からなるメモリセルアレイ」は、補正発明の「電気的書き換え可能な、実効データを格納するための本体セルを含む複数の不揮発性メモリセルが配列されたメモリセルアレイ」に相当する。
　
（３−２）引用発明の「メモリセルＭＣ−Ｃ」は「メモリアレイ内」に設けられたものであることは、引用例１の図１等から明らかである。また、００４５段落の「したがって、不揮発的にメモリセルＭＣ−Ｃに保持されている救済情報は電源投入と共に救済情報ラッチＣＬＡＴにロードされる。」の記載から、引用発明の「救済情報」は、メモリ動作条件を決定する初期設定データであるといえるので、引用発明の「メモリセルＭＣ−Ｃ」と、補正発明の「前記メモリセルアレイ内の前記複数の不揮発性メモリセルのうちの一部に設定されメモリ動作条件を決定する初期設定データが書き込まれる初期設定データ領域」とは、「前記メモリセルアレイ内に設定されメモリ動作条件を決定する初期設定データが書き込まれる初期設定データ領域」である点で一致する。
　
（３−３）引用発明の「ＸデコーダＸＡＤＥＣ」及び「Ｙデコーダ回路ＹＡＤＥＣ」は、補正発明の「アドレス信号により前記メモリセルアレイの内のメモリセル選択を行うデコード回路」に相当する。
　
（３−３）引用発明の「前記メモリセルアレイのデータを検知増幅するセンスアンプＳＡ」は、補正発明の「前記メモリセルアレイのデータを検知増幅するセンスアンプ回路」に相当する。
　
（３−４）引用発明の「前記メモリセルアレイの救済情報格納用のメモリセルＭＣ−Ｃに格納されている前記救済情報が読み出されて転送保持される救済情報ラッチＣＬＡＴ」は、補正発明の「前記メモリセルアレイの初期設定データが読み出されて転送保持される初期設定データラッチ回路」に相当する。
　
（３−５）引用発明の「前記メモリセルアレイのデータ書き込み及び消去の動作を制御すると共に、前記メモリセルアレイの救済情報を読み出して前記救済情報ラッチＣＬＡＴに転送して保持させる初期設定動作を制御する制御回路」は、補正発明の「前記メモリセルアレイのデータ書き込み及び消去の動作を制御すると共に、前記メモリセルアレイの初期設定データを読み出して前初期設定データラッチ回路に転送して保持させる初期設定動作を制御する制御回路」に相当する。
　
（３−６）以上のことを踏まえると、補正発明と引用発明とは、
　「電気的書き換え可能な、実効データを格納するための本体セルを含む複数の不揮発性メモリセルが配列されたメモリセルアレイと、
　前記メモリセルアレイ内に設定されメモリ動作条件を決定する初期設定データが書き込まれる初期設定データ領域と、
　アドレス信号により前記メモリセルアレイの内のメモリセル選択を行うデコード回路と、
　前記メモリセルアレイのデータを検知増幅するセンスアンプ回路と、
　前記メモリセルアレイの初期設定データが読み出されて転送保持される初期設定データラッチ回路と、
　前記メモリセルアレイのデータ書き込み及び消去の動作を制御すると共に、前記メモリセルアレイの初期設定データを読み出して前初期設定データラッチ回路に転送して保持させる初期設定動作を制御する制御回路と、を備えたことを特徴とする不揮発性半導体記憶装置。」
　である点で一致し、以下の点で相違する。
　
　（相違点１）
　「初期設定データ領域」が補正発明では、「前記メモリセルアレイの内の前記複数の不揮発性メモリセルのうちの一部」に設定されているのに対して、引用発明では、メモリセルアレイ内には、設定されているが、「前記複数の不揮発性メモリセルの一部」に設定される構成とはなっていない点。
　
　（相違点２）　
　「前記メモリセルアレイ」が、補正発明は、「前記メモリセルアレイは、複数個のメモリセルが複数個直列接続されたＮＡＮＤセルユニットを備えており、ワード線が共通に配設された複数の前記ＮＡＮＤセルユニットによりＮＡＮＤセルブロックが構成され、複数の前記ＮＡＮＤセルブロックがビット線を共有するように配置されており、前記ＮＡＮＤセルブロックが、前記初期設定データ領域の最小単位とされている」のに対して、引用発明は、このように構成されていない点。
　
（４）相違点についての当審の判断
　
（４−１）相違点１について
　まず、相違点１について検討すると、通常の情報を記憶する不揮発性メモリセルの一部に通常の情報とは異なる制御情報を記憶する構成とすることは、例えば、下記周知文献１及び下記周知文献２に記載されているように、当業者において従来周知の技術事項である。
　
（ア）周知文献１：特開平９−１２８９８７号公報　
（ａ）「【００２３】図１に示されるフラッシュメモリ１０は、特に制限されないが、行アドレスバッファ及び行アドレスデコーダ（ＸＡＤＢ，ＸＤＣＲ）１１、フラッシュメモリセルアレイ１２、ソース電圧制御回路（ＳＶＣ）１３、フラッシュヒューズ回路（Ｆ）１４、データラッチ及びセンスアンプ（ＤＲ，ＳＡ）１５、列ゲートアレイ回路（ＹＧ）１６、データ入力バッファ（ＤＩＢ）１７、データ出力バッファ（ＤＯＢ）１８、マルチプレクサ回路（ＭＰ）１９、モードコントロール回路（ＭＣＯ）２０、コントロール信号バッファ回路（ＣＳＢ）２１、内蔵電源回路（ＶＳ）２２、列アドレスバッファ及び列アドレスデコーダ（ＹＡＤＢ，ＹＤＣＲ）２３を含む。」
　
（ｂ）「【００２８】
フラッシュヒューズ回路１４は、不良データ線の情報を記憶する機能を有し、この実施例ではフラッシュメモリセルアレイ１２とは別個のフラッシュメモリセルによって形成される。そのためこの実施例では、冗長救済のための不良データ線判定素子としてのポリシリコンヒューズは存在しない。
　
（ｃ）「【００６１】以上本発明者によってなされた発明を実施例に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００６２】
例えば、フラッシュヒューズ回路１４をフラッシュメモリセルアレイ１２の一部を使用して形成することができる。
【００６３】
また、フラッシュメモリセルアレイの構成については、図５に示されるものの他に、種々の回路構成を採用することができる。
図９に示されるようなＮＡＮＤ型フラッシュメモリセルアレイを採用することができる。
　
（イ）周知文献２：特開平２−２９９０３９号公報
（ａ）「（作　用）
　
チップ面積を縮小するためにフラッグ用のメモリセルはメモリセルアレイの１部として配列し、フラッグ用のセンスアンプ及び書き込み回路を通常のデータ書き込み、読み出し用と兼用する。
　
（ｂ）「（実施例）
　以下、図面を参照してこの発明を実施例により説明する。
　第１図はこの発明の一実施例装置におけるメモリセルアレイ周辺の構成を示す回路図である。そ
れぞれフローティングゲートを有する複数の不揮発性トランジスタからなるＥＥＰＲＯＭ　（ｅｒａｓａｂｌｅｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ　）セル１がマトリクス状に配置されてメモリセルアレイ２が形成されている。
　
（ｃ）「
また、上記メモリセルアレイ２内には通常のデータ記憶用として用いられ、通常のリードモード時に読み出されるメモリセル１の他に通常のデータ以外、例えばフラッグ記憶用で通常のリードモード以外のモードで読み出されるメモリセル９が例えば１列分設けられている。上記メモリセル９の各ドレインは上記複数の各ビット線４にそれぞれ接続されており、各ゲートは上記複数のワード線５のうちの１本であるワード線１０に接続されている。
　
　したがって、引用発明の「メモリセルＭＣ−Ｃ」をメモリセルアレイ内における通常の情報を記憶する不揮発性メモリの一部に設ける構成とすること、すなわち補正発明のように、「初期設定データ領域」を「前記メモリセルアレイ内の前記複数の不揮発性メモリセルのうちの一部」に設定する構成とすることは、当業者が容易になし得たことである。
　
（４−２）相違点２について
　相違点２について検討すると、複数個のメモリセルが複数個直列接続されたＮＡＮＤセルブロックで構成されたメモリセルアレイ自体は当業者において慣用的に用いられている技術である。また、一般に、複数個のメモリセルが複数個直列接続されたＮＡＮＤセルブロックで構成されたメモリセルアレイにおいては、ビット線を共有し、ワード線が共通に配設された複数のＮＡＮＤセルユニットによりＮＡＮＤセルブロックが構成され、このＮＡＮＤセルブロックが消去の最小単位であることは、以下の周知文献３及び４に、記載されているように，当業者における技術常識であり、また、フラッシュ型メモリにおいて、消去単位である各ブロック内で、別々の情報が混在しないようにし、書き込み、消去などが競合しないようにすることは、以下の周知文献５及び６に記載されているように、当業者において従来周知の技術事項である。
　
（ウ）周知文献３：特開平８−３０６１９６号公報
　「【構成】  
複数のブロックに分割され、該ブロックを最小消去単位として構成されたメモリセルアレイを備えた不揮発性半導体記憶装置において
　「【００６４】
図１２は、このようなＮＡＮＤセルがマトリックス配列されたメモリセルアレイの等価回路を示している。図１２中の破線内の部分がＮＡＮＤセルブロックであり、上記してきた１個のブロックに相当する。
【００６５】このＮＡＮＤセル型ＥＥＰＲＯＭの動作は次の通りである。データ書き込みの動作は、ビット線コンタクトから最も離れた位置のメモリセルから順に行う。選択されたメモリセルの制御ゲートには高電圧Ｖpp（＝２０Ｖ程度）を印加し、それよりビット線コンタクト側にあるメモリセルの制御ゲート及び選択ゲートには中間電位Ｖｍ（＝１０Ｖ程度）を印加し、ビット線にはデータに応じて０Ｖ又は中間電位Ｖｍを与える。ビット線に０Ｖが与えられた時、その電位は選択メモリセルのドレインまで伝達されて、ドレインから浮遊ゲートに電子注入が生じる。これにより、その選択されたメモリセルのしきい値は正方向にシフトする。この状態を例えば“１”とする。ビット線に中間電位が与えられた時は電子注入が起こらず、従ってしきい値は変化せず、負に止まる。この状態は“０”である。
　【００６６】
データ消去は、選択されたＮＡＮＤセルブロック内の全てのメモリセルに対して同時に行われる。
　
（エ）周知文献４：特開平１０−１８８５７８号公報
　「【０００９】
図１１は、上述のＮＡＮＤセルをアレイ状に集積させることにより形成したＥＥＰＲＯＭの回路を示す。
また、同一の制御ゲート線に接続されたドレイン側の選択トランジスタ群と同一の制御ゲート線に接続されたソース側の選択トランジスタ群とに挟まれたページの集合は、１ＮＡＮＤブロック又は単に１ブロックと呼ばれる。通常、１ブロックは、独立に消去可能な最小単位となる。
　
（オ）周知文献５：特開平１１−２６５２８３号公報
「【０００２】
　【従来の技術】
　不揮発性半導体メモリを用いた記憶装置として、フラッシュメモリを用いた記憶装置がある。
フラッシュメモリは、データの書き込みを行う前に、データ書き込みを行う一つ以上のセクタから構成されるブロックを消去しなければならない。
「【００２４】
　図２に、フラッシュメモリ２２のチップ０の内部構成を示す。
　【００２５】
　
ブロックアドレス０〜ｎ−１には、ユーザデータが格納される。ブロックアドレスｎには、修正されたファームウェアが格納される。ブロックアドレスｎ以降のブロックは、フラッシュメモリ２２を管理するための情報が格納される。
　
（カ）周知文献６：特開平１１−１４３７６４号公報
　「【００２０】
　ここで、それぞれの物理ブロックを管理している情報のヘッダ領域としてｊバイト分を確保したとすると、各物理ブロックに割り当てられる実行プログラム領域あるいはデ−タファイル領域のサイズは、ｉ−ｊバイトとなる。
そして、同一ブロックの記憶領域には、実行プログラム領域とデ−タファイル領域の混在は認めないことにする。
　「【００２３】
　図５に示す例では、実行プログラム領域が分割して配置されている。まず、
図５［Ａ］の例では、物理ブロック０〜７に実行プログラム領域(1)が割り当てられており、物理ブロック８にはデ−タファイル領域が割り当てられている。そして、物理ブロック９〜Ｆ−１に実行プログラム(2)が割り当てられており、物理ブロックＦ以後はデ−タファイル領域用に確保されている。
　
　したがって、引用発明において、「メモリセルＭＣ−Ｃ」を、「前記メモリセルアレイ内の前記複数の不揮発性メモリセルのうちの一部」に設定する構成とするに当たり、「メモリセルアレイ」を、「複数個のメモリセルが複数個直列接続されたＮＡＮＤセルユニット」で構成し、「ワード線ＷＬ０〜ＷＬｎ」が共通に配設された複数の前記「ＮＡＮＤセルユニット」により「ＮＡＮＤセルブロック」を構成し、複数の前記「ＮＡＮＤセルブロック」が「ビット線」を共有するように配置し、「救済情報格納用のメモリセルＭＣ−Ｃの存在する領域」が「ＮＡＮＤセルブロック」の「最小単位」となるようにして、補正発明のように構成することは、当業者が容易になし得たことである。
　
　したがって、補正発明は、当業者における周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ
　
　本件補正は、補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しない。
　
５．補正の却下の決定についてのむすび
　
　以上検討したとおり、本件補正は、特許法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
　
　平成１９年１２月１７日付けの手続補正は上記のとおり却下されたので、本願の請求項１〜１３に係る発明は、平成１９年２月１９日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１３に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に記載されている事項により特定される、上記第２．１．における「（補正前）」の箇所に記載したとおりのものである。
　一方、本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された特開平７−３３４９９９号公報（引用例）には、上記第２．４．（２）に記載したとおりの事項、及び発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．において検討したとおり、当業者における周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に基づいて当業者が容易に発明をすることができたものである。
　
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、結論のとおり審決する。