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　平成　８年特許願第２１９３０７号「集積半導体メモリ装置」拒絶査定不服審判事件〔平成　９年　２月２５日出願公開、特開平　９−　５５０９５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯
　本願は、平成８年８月１日（パリ条約による優先権主張１９９５年８月９日、オーストリア）の出願であって、平成１６年１１月１１日付で拒絶査定がされ、これに対し、平成１７年２月１６日に拒絶査定に対する審判請求がされるとともに、同年３月１７日付で手続補正がなされたものである。
　
２．平成１７年３月１７日付の手続補正についての補正却下の決定
　［補正却下の決定の結論］
　　平成１７年３月１７日付の手続補正を却下する。
　
  [理由]
　（１）補正後の本願発明
　本件補正により、特許請求の範囲の請求項１は、
　
「【請求項１】　集積半導体メモリ装置の故障したメモリセル（５）を、同じく半導体基板（１）上に構成されている冗長メモリセル（６）の選択により置換するために、半導体メモリ装置の半導体基板（１）上に構成されている冗長回路装置（２）を有し、集積半導体メモリ装置のメモリセル（５）がブロックごとに構成されアドレス指定可能であり、冗長メモリセル（６）が統一的に冗長回路装置（２）からアドレス指定可能な冗長メモリセル領域（７）に一括されて配置されており、また冗長回路装置（２）が任意のメモリセルブロック（４）からの故障したメモリセル（５）を置換するために統一的な冗長メモリセル領域（７）から冗長メモリセル（６）を選択するための冗長選択回路（１３、１４、１５、２０）を有する集積半導体メモリ装置において、冗長回路装置（２）が、ブログラムされた冗長選択信号（ＲＥＤＸ）に関係して正常なメモリセル（５）のデータ内容もしくは正常なメモリセルの故障の場合に相応に置換される冗長メモリセル領域（７）の冗長メモリセル（６）のデータ内容をレリーズする冗長制御回路（１５、２０、２３〜３０）を有し、冗長制御回路（１５、２０、２３〜３０）が、正常なメモリセルから読出すべきデータに対する読出し増幅器回路の後にも、冗長メモリセルから読出すべき冗長データに対する読出し増幅器回路（１６、１７、１８、１９）の後にも接続され、冗長選択回路（１３、１４、１５、２０）が集積半導体メモリ装置の特定の個所に、個々のメモリセルブロック（４）または正常なメモリセル（５）から空間的に隔てられて配置または構成されていることを特徴とする集積半導体メモリ装置。」
　
と補正された。
　本件補正前の特許請求の範囲の請求項１は次のとおりである。
　
「【請求項１】　集積半導体メモリ装置の故障したメモリセル（５）を、同じく半導体基板（１）上に構成されている冗長メモリセル（６）の選択により置換するために、半導体メモリ装置の半導体基板（１）上に構成されている冗長回路装置（２）を有し、冗長メモリセルと冗長回路装置とはメモリセルから空間的に分離して配置され、集積半導体メモリ装置のメモリセル（５）がブロックごとに構成されアドレス指定可能であり、冗長メモリセル（６）が統一的に冗長回路装置（２）からアドレス指定可能な冗長メモリセル領域（７）に一括されて配置されており、また冗長回路装置（２）が任意のメモリセルブロック（４）からの故障したメモリセル（５）を置換するために統一的な冗長メモリセル領域（７）から冗長メモリセル（６）を選択するための冗長選択回路（１３、１４、１５、２０）を有し、冗長回路装置（２）が、ブログラムされた冗長選択信号（ＲＥＤＸ）に関係して正常なメモリセル（５）のデータ内容もしくは正常なメモリセルの故障の場合に相応に置換される冗長メモリセル領域（７）の冗長メモリセル（６）のデータ内容をレリーズする冗長制御回路（１５、２０、２３〜３０）を有し、冗長制御回路（１５、２０、２３〜３０）が、正常なメモリセルから読出すべきデータに対する読出し増幅器回路の後にも、冗長メモリセルから読出すべき冗長データに対する読出し増幅器回路（１６、１７、１８、１９）の後にも接続され、正常なデータが出力されるか冗長データが出力されるかの決定が本来のデータ出力の際に初めて行われるようにしたことを特徴とする集積半導体メモリ装置。」
　
　上記特許請求の範囲の補正について検討すると、本件補正前に「冗長メモリセルと冗長回路装置とはメモリセルから空間的に分離して配置され」とする構成、及び「正常なデータが出力されるか冗長データが出力されるかの決定が本来のデータ出力の際に初めて行われるようにした」とする構成が削除され、「冗長選択回路（１３、１４、１５、２０）」が「集積半導体メモリ装置の特定の個所に、個々のメモリセルブロック（４）または正常なメモリセル（５）から空間的に隔てられて配置または構成」されるとの限定はされているものの、「冗長メモリセル」に関する「メモリセル」との配置関係についての限定が削除されており、上記補正は、請求項の削除、特許請求の範囲の減縮、誤記の訂正、明りょうでない記載の釈明のいずれをも目的とするものではない。
　したがって、本件補正は、特許法１７条の２第４項の規定に違反するものであり、特許法１５９条１項において読み替えて準用する同法５３条１項の規定により却下されるべきものである。
　
３．本願発明について
　平成１７年３月１７日付の手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１６年９月９日付手続補正によって補正された明細書の特許請求の範囲の請求項１に記載された事項により特定される、以下のとおりのものである。
　
「【請求項１】　集積半導体メモリ装置の故障したメモリセル（５）を、同じく半導体基板（１）上に構成されている冗長メモリセル（６）の選択により置換するために、半導体メモリ装置の半導体基板（１）上に構成されている冗長回路装置（２）を有し、冗長メモリセルと冗長回路装置とはメモリセルから空間的に分離して配置され、集積半導体メモリ装置のメモリセル（５）がブロックごとに構成されアドレス指定可能であり、冗長メモリセル（６）が統一的に冗長回路装置（２）からアドレス指定可能な冗長メモリセル領域（７）に一括されて配置されており、また冗長回路装置（２）が任意のメモリセルブロック（４）からの故障したメモリセル（５）を置換するために統一的な冗長メモリセル領域（７）から冗長メモリセル（６）を選択するための冗長選択回路（１３、１４、１５、２０）を有し、冗長回路装置（２）が、ブログラムされた冗長選択信号（ＲＥＤＸ）に関係して正常なメモリセル（５）のデータ内容もしくは正常なメモリセルの故障の場合に相応に置換される冗長メモリセル領域（７）の冗長メモリセル（６）のデータ内容をレリーズする冗長制御回路（１５、２０、２３〜３０）を有し、冗長制御回路（１５、２０、２３〜３０）が、正常なメモリセルから読出すべきデータに対する読出し増幅器回路の後にも、冗長メモリセルから読出すべき冗長データに対する読出し増幅器回路（１６、１７、１８、１９）の後にも接続され、正常なデータが出力されるか冗長データが出力されるかの決定が本来のデータ出力の際に初めて行われるようにしたことを特徴とする集積半導体メモリ装置。」
　
（１）引用例
　これに対して、原査定の拒絶の理由で引用された特開平３−３７８９９号公報（以下、「引用例」という。）には、図面と共に次の事項が記載されている。
　
a.「本発明は、半導体メモリ装置に関し、特に、不良ビットを救済するための冗長構成を備えた半導体メモリ装置に関する。」（２ページ左上欄９行〜１１行）
　
b.「第２図には本発明の一実施例としての半導体メモリ装置の回路構成が示される。なお、以下の記述において特に規定しない限り、トランジスタとはｎチャネルトランジスタを指すものとする。同図において、ＢＣ０、ＢＣ１、……はセルアレイ・ブロックを示し、各ブロックは、メモリセルアレイＭＡ（ＭＡ００〜ＭＡ０１０２４，ＭＡ１０〜ＭＡ１１０２４）とセンスアンプＳＡとコラムゲートＳＢを１組にして複数組が配列されてなる構成を有している。メモリセルアレイＭＡ００，ＭＡ１０は冗長用セルとして割り当てられ、他のメモリセルアレイは本来のセルとして割り当てられている。」（３ページ右上欄４行〜１５行）
　
c.「第３図にセルアレイの一構成例が示される。図示の回路構成はブロック単位内の１対のデータバス線に対応している。メモリセルアレイＭＡは、複数のワード線ＭＬ１，ＭＬ２，……とビット線ＢＬ，ＢＬＸの交差部に折り返しビット線方式で１トランジスタ・１キャパシタ型のダイナミック・セルが配設されてなる構成を有している。」（３ページ右上欄１６行〜左下欄３行）
　
d.「第２図に戻って、１１はアドレス信号ＡＤＤ１に応答してセルアレイ・ブロックのいずれかを選択するブロック・セレクタ、１２０，１２１，……はブロック・セレクタ１１によって選択された時に対応するブロック内のメモリセルアレイＭＡにおけるワード線のいずれかを選択するロウデコーダ、１３０，１３１，……はブロック・セレクタ１１によって選択された時に対応するブロック内のセンスアンプＳＡを駆動するセンスアンプ（Ｓ／Ａ）ドライバ、１４０，１４１，……はブロック・セレクタ１１によって選択された時に対応するブロック内のコラムゲートＳＥを選択するセレクタ、１５はアドレス信号ＡＤＤ２に基づいて各ブロック内の２５６対のデータバス線のいずれかを選択するコラムデコーダを示す。」（４ページ左上欄２行〜１５行）
　
e.「４対のデータバス線ＤＢ０，ＤＢＸ０〜ＤＢ３，ＤＢＸ３にはそれぞれ、セルからの読み出しデータを増幅するためのデータラッチ（データ増幅器）１６０〜１６３とセルへの書き込みデータを増幅するためのライトアンプ１７０〜１７３が接続されている。また、冗長用のセルアレイから延びている１対の冗長用データバス線ＲＤＢ，ＲＤＢＸには、同様の機能を有する冗長用データラッチ１８と冗長用ライトアンプ１９が接続されている。この場合、冗長用のデータラッチ１８およびライトアンプ１９はデータラッチ１６０〜１６３およびライトアンプ１７０〜１７３の近傍に配置される。」（４ページ左上欄１６行〜右上欄７行）
　
f.「２０は冗長アドレス一致検出回路であって、入力アドレスＡＤＤ０が冗長アドレスと一致するか否かを検出し、両者が一致した時に４つの出力信号φａ，φｂ，φｃおよびφｄのいずれかを“Ｈ”レベルにするための回路である。」（４ページ右上欄１４行〜１８行）
　
g.「上述した構成において、アドレス一致検出回路２０の出力信号φａ，φｂ，φｃ，φｄがすべて“Ｌ”レベルの時、インバータ２２ａ，２２ｂ，２２ｃ，２２ｄの出力はすべて“Ｌ”レベルとなるのでトランジスタ２４ａ，２５ａ；２４ｂ，２５ｂ；２４ｃ，２５ｃ；２４ｄ，２５ｄはカットオフし、インバータ２３ａ，２３ｂ，２３ｃ，２３ｄの出力はすべて“Ｈ”レベルとなるのでトランジスタ２６ａ，２７ａ；２６ｂ，２７ｂ；２６ｃ，２７ｃ；２６ｄ，２７ｄはオンする。これによって、冗長用のデータラッチ１８およびライトアンプ１９はデータバス線ＣＢ０，ＣＢＸ０〜ＣＢ３，ＣＢＸ３から切り離され、本来のデータラッチ１６０〜１６３およびライトアンプ１７０〜１７３がそれぞれデータバス線ＣＢ０，ＣＢＸ０〜ＣＢ３，ＣＢＸ３に接続される。
　これに対し、例えば出力信号φａが“Ｈ”レベルで、他の出力信号φｂ，φｃ，φｄが“Ｌ”レベルの場合には、インバータ２２ａの出力のみが“Ｈ”レベルとなってトランジスタ２４ａ，２５ａがオンし、また、インバータ２３ａの出力のみが“Ｌ”レベルとなってトランジスタ２６ａ，２７ａはカットオフする。これによって、データバスＤＢ０，ＤＢＸ０に対応するデータラッチ１６０およびライトアンプ１７０の代わりに、冗長用データバスＲＤＢ，ＲＤＢＸ（ＲＣＢ，ＲＣＢＸ）に対応する冗長用データラッチ１８および冗長用ライトアンプ１９がデータバス線ＣＢ０，ＣＢＸ０に接続される。」（４ページ右下欄１３行〜５ページ左上欄１６行）
　
h.「つまり、冗長アドレス一致検出回路２０の出力に基づいて冗長用のデータラッチ１８およびライトアンプ１９とデータラッチ１６０（または１６１，１６２，１６３）およびライトアンプ１７０（または１７１，１７２，１７３）の切り換えが行われ、それによって冗長用セルのデータが不良セルのデータと置換される。」（５ページ右上欄２行〜７行）
　
　以上の記載から、引用例には、次の発明（以下「引用例発明」という。）が記載されているものと認める。
　
「複数のワード線ＭＬ１，ＭＬ２，……とビット線ＢＬ，ＢＬＸの交差部に折り返しビット線方式で１トランジスタ・１キャパシタ型のダイナミック・セルが配設されてなるメモリセルアレイＭＡ（ＭＡ００〜ＭＡ０１０２４，ＭＡ１０〜ＭＡ１１０２４）とセンスアンプＳＡとコラムゲートＳＢを１組にして複数組が配列されてなり、メモリセルアレイＭＡ００，ＭＡ１０は冗長用セルとして割り当てられ、他のメモリセルアレイは本来のセルとして割り当てられる、セルアレイ・ブロック（ＢＣ０、ＢＣ１、……）と、
　アドレス信号ＡＤＤ１に応答してセルアレイ・ブロックのいずれかを選択するブロック・セレクタ１１と、ブロック・セレクタ１１によって選択された時に対応するブロック内のメモリセルアレイＭＡにおけるワード線のいずれかを選択するロウデコーダ（１２０，１２１，……）と、ブロック・セレクタ１１によって選択された時に対応するブロック内のコラムゲートＳＥを選択するセレクタ（１４０，１４１，……）と、アドレス信号ＡＤＤ２に基づいて各ブロック内の２５６対のデータバス線のいずれかを選択するコラムデコーダ１５と、
　４対のデータバス線ＤＢ０，ＤＢＸ０〜ＤＢ３，ＤＢＸ３にはそれぞれ、セルからの読み出しデータを増幅するためのデータラッチ（データ増幅器）１６０〜１６３とセルへの書き込みデータを増幅するためのライトアンプ１７０〜１７３が接続され、冗長用のセルアレイから延びている１対の冗長用データバス線ＲＤＢ，ＲＤＢＸには、同様の機能を有する冗長用データラッチ１８と冗長用ライトアンプ１９が接続され、冗長用のデータラッチ１８およびライトアンプ１９はデータラッチ１６０〜１６３およびライトアンプ１７０〜１７３の近傍に配置され、
　冗長アドレス一致検出回路（２０）で、入力アドレスＡＤＤ０が冗長アドレスと一致するか否かを検出し、両者が一致した時に４つの出力信号φａ，φｂ，φｃおよびφｄのいずれかを“Ｈ”レベルにし、
　アドレス一致検出回路２０の出力信号φａ，φｂ，φｃ，φｄがすべて“Ｌ”レベルの時、トランジスタ２６ａ，２７ａ；２６ｂ，２７ｂ；２６ｃ，２７ｃ；２６ｄ，２７ｄはオンして冗長用のデータラッチ１８およびライトアンプ１９はデータバス線ＣＢ０，ＣＢＸ０〜ＣＢ３，ＣＢＸ３から切り離され、本来のデータラッチ１６０〜１６３およびライトアンプ１７０〜１７３がそれぞれデータバス線ＣＢ０，ＣＢＸ０〜ＣＢ３，ＣＢＸ３に接続され、出力信号φａが“Ｈ”レベルで、他の出力信号φｂ，φｃ，φｄが“Ｌ”レベルの場合には、トランジスタ２４ａ，２５ａがオンしてデータバスＤＢ０，ＤＢＸ０に対応するデータラッチ１６０およびライトアンプ１７０の代わりに、冗長用データバスＲＤＢ，ＲＤＢＸ（ＲＣＢ，ＲＣＢＸ）に対応する冗長用データラッチ１８および冗長用ライトアンプ１９がデータバス線ＣＢ０，ＣＢＸ０に接続されて、冗長アドレス一致検出回路２０の出力に基づいて冗長用のデータラッチ１８およびライトアンプ１９とデータラッチ１６０（または１６１，１６２，１６３）およびライトアンプ１７０（または１７１，１７２，１７３）の切り換えが行われ、それによって冗長用セルのデータが不良セルのデータと置換される
　不良ビットを救済するための冗長構成を備えた半導体メモリ装置。」
　
（２）対比
　そこで、本願発明と引用例発明とを対比すると、引用例発明の「半導体メモリ装置」は、本願発明の「集積半導体メモリ装置」に相当し、以下同様に、「冗長用セル」は「冗長メモリセル（６）」に、「本来のセル」は、「正常なメモリセル」に、「セルからの読み出しデータを増幅するためのデータラッチ（データ増幅器）１６０〜１６３」は「正常なメモリセルから読出すべきデータに対する読出し増幅器回路」に、「同様の機能を有する冗長用データラッチ１８」は「冗長メモリセルから読出すべき冗長データに対する読出し増幅器回路」に、それぞれ相当する。
　引用例発明の「冗長アドレス一致検出回路（２０）」並びに「トランジスタ２６ａ，２７ａ；２６ｂ，２７ｂ；２６ｃ，２７ｃ；２６ｄ，２７ｄ」及び「トランジスタ２４ａ，２５ａ」によって、「冗長アドレス一致検出回路（２０）で、入力アドレスＡＤＤ０が冗長アドレスと一致するか否かを検出し、両者が一致した時に４つの出力信号φａ，φｂ，φｃおよびφｄ」のいずれかを“Ｈ”レベルまたは“Ｌ”レベルとすると、「冗長用セルのデータが不良セルのデータと置換される」ことから、引用例発明は、本願発明の「集積半導体メモリ装置の故障したメモリセル（５）を、同じく半導体基板（１）上に構成されている冗長メモリセル（６）の選択により置換するために、半導体メモリ装置の半導体基板（１）上に構成されている冗長回路装置（２）」を有していると言える。
　引用例発明の「セルアレイ・ブロック（ＢＣ０、ＢＣ１、……）」及び「アドレス信号ＡＤＤ１に応答してセルアレイ・ブロックのいずれかを選択するブロック・セレクタ１１」の構成から、引用例発明も「集積半導体メモリ装置のメモリセル（５）がブロックごとに構成されアドレス指定可能」であることは明らかである。
　また、引用例発明において「冗長セル」として割り当てられるメモリセルアレイＭＡ００，ＭＡ１０に対応する「メモリセルアレイＭＡにおけるワード線のいずれかを選択するロウデコーダ（１２０，１２１，……）」、「ブロック・セレクタ１１によって選択された時に対応するブロック内のコラムゲートＳＥを選択するセレクタ（１４０，１４１，……）」、「アドレス信号ＡＤＤ２に基づいて各ブロック内の２５６対のデータバス線のいずれかを選択するコラムデコーダ１５」などは、本願発明の「冗長メモリセル領域（７）から冗長メモリセル（６）を選択するための冗長選択回路（１３、１４、１５、２０）」であるといえる。
　引用例発明の「出力信号φａ，φｂ，φｃ，φｄ」は、これらの信号の出力レベル（“Ｈ”レベル又は“Ｌ”レベル）によって、冗長用セルのデータが不良セルのデータと置換されることになるから、本願発明の「ブログラムされた冗長選択信号（ＲＥＤＸ）」であるといえる。
　そして、本願発明において「データ内容を
レリーズ
enables
the data content
the data content
　すると、引用例発明において、「メモリセルアレイＭＡ００，ＭＡ１０は冗長用セルとして割り当てられ、他のメモリセルアレイは本来のセルとして割り当てられ」て、「冗長アドレス一致検出回路（２０）で、入力アドレスＡＤＤ０が冗長アドレスと一致するか否かを検出し、両者が一致した時に４つの出力信号φａ，φｂ，φｃおよびφｄのいずれかを“Ｈ”レベルにし、アドレス一致検出回路２０の出力信号φａ，φｂ，φｃ，φｄがすべて“Ｌ”レベルの時、トランジスタ２６ａ，２７ａ；２６ｂ，２７ｂ；２６ｃ，２７ｃ；２６ｄ，２７ｄはオンして冗長用のデータラッチ１８およびライトアンプ１９はデータバス線ＣＢ０，ＣＢＸ０〜ＣＢ３，ＣＢＸ３から切り離され、本来のデータラッチ１６０〜１６３およびライトアンプ１７０〜１７３がそれぞれデータバス線ＣＢ０，ＣＢＸ０〜ＣＢ３，ＣＢＸ３に接続され、出力信号φａが“Ｈ”レベルで、他の出力信号φｂ，φｃ，φｄが“Ｌ”レベルの場合には、トランジスタ２４ａ，２５ａがオンしてデータバスＤＢ０，ＤＢＸ０に対応するデータラッチ１６０およびライトアンプ１７０の代わりに、冗長用データバスＲＤＢ，ＲＤＢＸ（ＲＣＢ，ＲＣＢＸ）に対応する冗長用データラッチ１８および冗長用ライトアンプ１９がデータバス線ＣＢ０，ＣＢＸ０に接続されて、冗長アドレス一致検出回路２０の出力に基づいて冗長用のデータラッチ１８およびライトアンプ１９とデータラッチ１６０（または１６１，１６２，１６３）およびライトアンプ１７０（または１７１，１７２，１７３）の切り換えが行われ、それによって冗長用セルのデータが不良セルのデータと置換される」構成から、引用例発明の「冗長アドレス一致検出回路（２０）」、「トランジスタ２６ａ，２７ａ；２６ｂ，２７ｂ；２６ｃ，２７ｃ；２６ｄ，２７ｄ」、「トランジスタ２４ａ，２５ａ」などは本願発明の「冗長制御回路（１５、２０、２３〜３０）」に相当するといえ、また、「冗長制御回路（１５、２０、２３〜３０）が、正常なメモリセルから読出すべきデータに対する読出し増幅器回路の後にも、冗長メモリセルから読出すべき冗長データに対する読出し増幅器回路（１６、１７、１８、１９）の後にも接続され」ているともいえるから、以上を総合して両者は、
　
「集積半導体メモリ装置の故障したメモリセル（５）を、同じく半導体基板（１）上に構成されている冗長メモリセル（６）の選択により置換するために、半導体メモリ装置の半導体基板（１）上に構成されている冗長回路装置（２）を有し、集積半導体メモリ装置のメモリセル（５）がブロックごとに構成されアドレス指定可能であり、また冗長回路装置（２）が任意のメモリセルブロック（４）からの故障したメモリセル（５）を置換するために統一的な冗長メモリセル領域（７）から冗長メモリセル（６）を選択するための冗長選択回路（１３、１４、１５、２０）を有し、冗長回路装置（２）が、ブログラムされた冗長選択信号（ＲＥＤＸ）に関係して正常なメモリセル（５）のデータ内容もしくは正常なメモリセルの故障の場合に相応に置換される冗長メモリセル領域（７）の冗長メモリセル（６）のデータ内容をレリーズする冗長制御回路（１５、２０、２３〜３０）を有し、冗長制御回路（１５、２０、２３〜３０）が、正常なメモリセルから読出すべきデータに対する読出し増幅器回路の後にも、冗長メモリセルから読出すべき冗長データに対する読出し増幅器回路（１６、１７、１８、１９）の後にも接続される集積半導体メモリ装置。」　
の点で一致し、以下の点で相違している。
　
［相違点１］本願発明は、「冗長メモリセルと冗長回路装置とはメモリセルから空間的に分離して配置」され、「冗長メモリセル（６）が統一的に冗長回路装置（２）からアドレス指定可能な冗長メモリセル領域（７）に一括されて配置」されているのに対し、引用例発明では冗長メモリセルと冗長回路装置の配置は不明である点。
　
［相違点２］本願発明では、「正常なデータが出力されるか冗長データが出力されるかの決定が本来のデータ出力の際に初めて行われる」のに対し、引用例発明では正常なデータが出力されるか冗長データが出力されるかの決定がいつ行われるのか不明な点。
　
（３）判断
［相違点１］
　引用例発明で冗長用セルとして割り当てられるメモリセルアレイＭＡ（ＭＡ００〜ＭＡ０１０２４，ＭＡ１０〜ＭＡ１１０２４）と本来のセルとして割り当てられる他のメモリセルアレイが、「空間的に分離されて配置」されることは、空間的に分離せずに配置することが物理的に不可能なことからも明らかである。また、「冗長メモリセル（６）が統一的に…中略…一括されて配置」することは周知であり（特開平６−３６５９４号公報の図１又は図２の記載（図１，２の「冗長メモリセル」には、沢山の「冗長セル」が集まって全体として冗長メモリセルアレイを構成していることは当然のことである。）、又は特開平６−２７５０９５号公報の図１０の記載を参照。）、引用例発明において、「冗長メモリセルと冗長回路装置と」を「メモリセルから空間的に分離して配置」したり、「冗長メモリセル（６）が統一的に冗長回路装置（２）からアドレス指定可能な冗長メモリセル領域（７）に一括されて配置」するよう構成することは当業者にとって容易である。
　
［相違点２］
　引用例発明において、正常なデータが出力されるか冗長データが出力されるかは、半導体メモリ装置からのデータ出力の直前にあるトランジスタ２６ａ，２７ａ；２６ｂ，２７ｂ；２６ｃ，２７ｃ；２６ｄ，２７ｄやトランジスタ２４ａ，２５ａのどちらかがオンして決定されることは明らかであり、このことはすなわち正常なデータが出力されるか冗長データが出力されるかの決定が本来のデータ出力の際に初めて行われることを意味するものであるから、本相違は実質的なものではない。
　
　また、本願発明の効果も、引用例及び周知技術に基づけば、当業者が普通に想起する範囲内のものである。
　
（４）むすび
　したがって、本願発明は、引用例に記載された発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。