(57)【要約】  有機ＥＬ素子（１０１）と駆動トランジスタ（１０２）とを有する画素（１１０）が行列状に配置された表示部（１１）を有する表示パネル（１）の製造方法であって、表示階調信号を反映しない輝度で発光する所定の画素列である線欠陥を有する表示パネルにおいて、一様の表示階調信号が入力された画素列である点灯ラインを表示部（１１）に表示させ、当該点灯ラインを表示部（１１）内で行方向に走査して当該点灯ラインと線欠陥とを重ねて表示させる工程と、線欠陥と重ねて表示された点灯ラインに属する画素列に入力される表示階調を、点灯ラインにおいて一様に変更することにより、線欠陥上の明部範囲または暗部範囲を縮小する工程と、縮小された明部範囲または暗部範囲の表示部（１１）における位置から線欠陥の起点となる欠陥画素を特定する工程とを含む。
2015136589.tif 000002
【特許請求の範囲】
【請求項１】
発光素子と当該発光素子を駆動する駆動素子とを有し、入力された表示階調信号を反映した輝度で発光する画素が行列状に複数配置された表示部を有する表示パネルの製造方法であって、
前記表示階調信号を反映しない輝度で発光する所定の画素行及び画素列の少なくともいずれかである線欠陥を有する前記表示パネルにおいて、一様の表示階調信号を入力して発光した画素行または画素列である点灯ラインを前記表示部に表示させ、当該点灯ラインを前記表示部内で行方向または列方向に走査して当該点灯ラインと前記線欠陥とを重ねて表示させる工程と、
前記線欠陥と重ねて表示された前記点灯ラインに入力される前記一様の表示階調信号、または、前記駆動素子を駆動する駆動電源電圧を、前記点灯ラインを構成する全画素について一様に変更することにより、前記線欠陥上の明部範囲または暗部範囲を縮小する工程と、
縮小された前記明部範囲または暗部範囲の前記表示部における位置から、前記線欠陥の起点となる欠陥画素を特定する工程とを含む
表示パネルの製造方法。
【請求項２】
前記点灯ラインと前記線欠陥とを重ねて表示させる工程、前記線欠陥上の明部範囲または暗部範囲を縮小する工程、及び、前記欠陥画素を特定する工程では、前記点灯ラインに属さない画素を消灯する
請求項１に記載の表示パネルの製造方法。
【請求項３】
前記点灯ラインと前記線欠陥とを重ねて表示させる工程において、前記点灯ラインと前記線欠陥とを重ねた結果、前記点灯ラインの表示態様が、前記点灯ラインの一端から他端にわたり、順に、明、暗、明と変化する場合、
前記線欠陥上の明部範囲または暗部範囲を縮小する工程では、表示階調を高くするよう前記点灯ラインにおいて一様に前記一様の表示階調信号を変更する、または、前記点灯ラインにおいて一様に前記駆動電源電圧を大きくすることにより、前記暗部範囲を縮小する
請求項１または２に記載の表示パネルの製造方法。
【請求項４】
前記点灯ラインと前記線欠陥とを重ねて表示させる工程において、前記点灯ラインと前記線欠陥とを重ねた結果、前記点灯ラインの表示態様が、前記点灯ラインの一端から他端にわたり、順に、暗、明、暗と変化する場合、
前記線欠陥上の明部範囲または暗部範囲を縮小する工程では、表示階調を低くするよう前記点灯ラインにおいて一様に前記一様の表示階調信号を変更する、または、前記点灯ラインにおいて一様に前記駆動電源電圧を小さくすることにより、前記明部範囲を縮小する
請求項１または２に記載の表示パネルの製造方法。
【請求項５】
さらに、
前記点灯ラインと前記線欠陥とを重ねて表示させる工程の前に、基板上に複数の前記画素を形成する工程と、
前記欠陥画素を特定する工程の後に、前記欠陥画素をリペアする工程とを含む
請求項１〜４のいずれか１項に記載の表示パネルの製造方法。
【請求項６】
さらに、
前記画素を形成する工程の後、かつ、前記点灯ラインと前記線欠陥とを重ねて表示させる工程の前に、前記表示パネルをエージングし、当該エージングの後に前記表示部における前記線欠陥の有無を検査する工程を含む
請求項５に記載の表示パネルの製造方法。
【請求項７】
前記表示部の一端及び当該一端に対向する他端には、それぞれ、前記表示階調信号を前記画素に供給する第１のソースドライバ回路及び第２のソースドライバ回路が配置され、
前記明部範囲または暗部範囲を縮小する工程では、前記第１のソースドライバ回路及び前記第２のソースドライバ回路の一方と前記点灯ラインに属する画素とを非導通とし、前記第１のソースドライバ回路及び前記第２のソースドライバ回路の他方から前記点灯ラインを構成する全画素に対して前記一様の表示階調信号を供給しつつ、前記一様の表示階調信号または前記駆動電源電圧を、前記点灯ラインを構成する全画素において一様に変更することにより、前記線欠陥上の明部範囲または暗部範囲を縮小する
請求項１〜６のいずれか１項に記載の表示パネルの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、表示パネルの製造方法に関する。
【背景技術】
【０００２】
アクティブマトリクス型の有機ＥＬディスプレイでは、複数の走査線と複数のデータ線との交点に薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が設けられ、このＴＦＴに容量素子及び駆動トランジスタのゲートが接続されている。そして、選択した走査線を通じてこのＴＦＴをオンさせ、データ線からのデータ信号を駆動トランジスタ及び容量素子に入力し、その駆動トランジスタ及び容量素子によって有機ＥＬ素子の発光タイミングを制御する。ここで、ＴＦＴ、容量素子、駆動トランジスタ及び有機ＥＬ素子で構成される画素回路の構成が複雑になるほど、また、発光画素数が増加するほど、微細加工を必要とする製造工程において、回路素子や配線の短絡や開放といった電気的な不具合が発生してしまう。【０００３】
これに対して、回路素子及び配線の形成後に、不具合が生じた画素を修正する方法が提案されている。特許文献１では、回路素子の短絡等により常に発光状態となり輝点化された欠陥画素を修正するために、全ての画素に、他の導電部及び配線から離間して接続された非重畳部が設けられている。欠陥画素の非重畳部にレーザーを照射することにより、当該非重畳部を切断する。これにより、不良画素は、電気信号の伝達が遮断され、しかも、レーザー照射によるダメージを受けることなく滅点化される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２０３６３６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
特許文献１に開示された画素修正方法では、レーザーを照射して欠陥画素をリペアする前段階として、黒表示における輝点画素または白表示における滅点画素を特定しなければならない。【０００６】
しかしながら、欠陥モードによっては、点（画素）欠陥としてではなく線（画素行または画素列）欠陥として観察される場合がある。この場合には、さらに、線欠陥に含まれる画素を１つずつ詳細に観察してリペアすべき欠陥画素を特定しなければならない。このため、欠陥画素を特定する工程が煩雑化及び長時間化するという課題を生じる。【０００７】
そこで、本開示は、欠陥画素の検査工程が簡素化及び短縮化された表示パネルの製造方法を提供する。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本開示の一態様に係る表示パネルの製造方法は、発光素子と当該発光素子を駆動する駆動素子とを有し、入力された表示階調信号を反映した輝度で発光する画素が行列状に複数配置された表示部を有する表示パネルの製造方法であって、前記表示階調信号を反映しない輝度で発光する所定の画素行及び画素列の少なくともいずれかである線欠陥を有する前記表示パネルにおいて、一様の表示階調信号を入力して発光した画素行または画素列である点灯ラインを前記表示部に表示させ、当該点灯ラインを前記表示部内で行方向または列方向に走査して当該点灯ラインと前記線欠陥とを重ねて表示させる工程と、前記線欠陥と重ねて表示された前記点灯ラインに入力される前記一様の表示階調信号、または、前記駆動素子を駆動する駆動電源電圧を、前記点灯ラインを構成する全画素について一様に変更することにより、前記線欠陥上の明部範囲または暗部範囲を縮小する工程と、縮小された前記明部範囲または暗部範囲の前記表示部における位置から、前記線欠陥の起点となる欠陥画素を特定する工程とを含む。
【発明の効果】
【０００９】
本開示によれば、線欠陥を有する表示パネルの検査工程が簡素化及び短縮化できる。
【図面の簡単な説明】
【００１０】
【図１】図１は、実施の形態に係る表示パネルの構成概略図である。
【図２】図２は、実施の形態に係る画素回路の一例を示す回路構成図である。
【図３Ａ】図３Ａは、線欠陥パターンＡが現れた場合の表示部の画像図である。
【図３Ｂ】図３Ｂは、線欠陥パターンＢが現れた場合の表示部の画像図である。
【図４】図４は、実施の形態に係る表示パネルの製造方法を示す動作フローチャートである。
【図５Ａ】図５Ａは、線欠陥パターンＡが現れた場合の実施の形態に係る欠陥画素特定工程を説明する動作フローチャートである。
【図５Ｂ】図５Ｂは、線欠陥パターンＢが現れた場合の実施の形態に係る欠陥画素特定工程を説明する動作フローチャートである。
【図６】図６は、実施の形態の変形例１に係る表示パネルの製造方法を説明する動作フローチャートである。
【図７】図７は、実施の形態の変形例２に係る表示パネルの構成概略図である。
【図８】図８は、実施の形態に係る表示パネルの製造方法を用いて製造された薄型フラットＴＶの外観図である。
【発明を実施するための形態】
【００１１】
以下、表示パネルの製造方法の一実施の形態について、図面を用いて説明する。なお、以下に説明する実施の形態は、いずれも本開示における好ましい一具体例を示すものである。したがって、以下の実施の形態で示される、数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、工程、並びに、工程の順序などは、一例であって本発明を限定する主旨ではない。よって、以下の実施の形態における構成要素のうち、本発明における最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
【００１２】
なお、各図は、模式図であり、必ずしも厳密に図示されたものではない。また、各図において、実質的に同一の構成に対しては同一の符号を付しており、重複する説明は省略又は簡略化する。
【００１３】
（実施の形態）
［１．表示パネルの構成］
まず、本実施の形態に係る表示パネル１の構成について、図１を用いて説明する。
【００１４】
図１は、実施の形態に係る表示パネルの構成概略図である。図１に示すように、本実施の形態に係る表示パネル１は、表示部１１と、ゲート信号線１２１〜１２４と、ソース信号線１３１と、ゲートドライバ回路１２と、ソースドライバ回路１３とを備える。
【００１５】
表示部１１は、画素１１０が行列状に配置されて構成され、外部から入力された映像信号に基づいて画像を表示する。
【００１６】
ゲート信号線１２１〜１２４は、表示部１１の画素行ごとに配置され、画素１１０が有するスイッチの導通及び非導通を切り換える制御信号を伝達する走査線である。ゲート信号線１２１〜１２４は、ゲートドライバ回路１２に接続され、各画素行に属する画素１１０に接続されている。
【００１７】
ソース信号線１３１は、表示部１１の画素列ごとに配置され、外部入力された映像信号を反映した表示階調信号であるデータ電圧を画素１１０に伝達するデータ線である。
【００１８】
ゲートドライバ回路１２は、表示部１１の周辺回路であり、ゲート信号線１２１〜１２４に上記制御信号を出力する。ゲートドライバ回路１２は、画素１１０にデータ電圧を書き込むタイミングを制御する機能や、画素１１０に初期化電圧や参照電圧などの各種電圧を印加するタイミングを制御する機能などを有する。
【００１９】
ソースドライバ回路１３は、表示部１１の周辺回路であり、ソース信号線１３１にデータ電圧を出力する。
【００２０】
次に、表示部１１の画素回路構成について説明する。
【００２１】
図２は、実施の形態に係る画素回路の一例を示す回路構成図である。同図には、表示部１１が有する複数の画素１１０のうちの１つの画素１１０の回路構成、及び、当該画素１１０と周辺回路との接続構成が示されている。同図に示すように、画素１１０は、有機ＥＬ素子１０１と、駆動トランジスタ１０２と、スイッチ１０３−１０６と、容量素子１０７とを備える。
【００２２】
有機ＥＬ素子１０１は、発光素子の一例であり、駆動トランジスタ１０２の駆動電流により発光する。有機ＥＬ素子１０１は、カソードにはＥＬカソード電圧Ｖｓｓが印加され、アノードには駆動トランジスタ１０２のソースが接続されている。
【００２３】
駆動トランジスタ１０２は、有機ＥＬ素子１０１への電流の供給を制御する電圧駆動の駆動素子である。駆動トランジスタ１０２は、ゲートが容量素子１０７の第１電極と接続され、ソースが容量素子１０７の第２電極及び有機ＥＬ素子１０１のアノードに接続されている。駆動トランジスタ１０２は、スイッチ１０５がオン状態である場合に、表示階調に対応したデータ電圧に応じた電流である駆動電流を有機ＥＬ素子１０１に流すことにより有機ＥＬ素子１０１を発光させる。また、駆動トランジスタ１０２の閾値電圧は、スイッチ１０６がオン状態、スイッチ１０３がオフ状態、スイッチ１０４がオフ状態、及びスイッチ１０５がオン状態である間に、容量素子１０７にて検出される。
【００２４】
容量素子１０７は、駆動トランジスタ１０２に流す電流量を決める電圧を保持する。容量素子１０７の第１電極は、駆動トランジスタ１０２のゲートに接続され、さらに、参照電圧Ｖｒｅｆがとスイッチ１０６を介して印加される。容量素子１０７は、例えば、スイッチ１０６がオフ状態となった後も、印加された参照電圧Ｖｒｅｆを維持し、継続して駆動トランジスタ１０２のゲートにその参照電圧Ｖｒｅｆを供給する。また、容量素子１０７は、スイッチ１０３がオン状態となった場合に、データ電圧が印加され、スイッチ１０６がオフ状態になった後、そのデータ電圧を保持する。そして、スイッチ１０５がオン状態となった後の駆動トランジスタ１０２に駆動電流を供給させる。
【００２５】
スイッチ１０３は、ゲートがゲート信号線１２１に電気的に接続され、ソースが駆動トランジスタ１０２のゲートと電気的に接続され、ドレインがソース信号線１３１と電気的に接続されたスイッチ用ＮＭＯＳトランジスタである。上記接続構成により、スイッチ１０３は、データ電圧を供給するためのソース信号線１３１と容量素子１０７の第１電極との導通及び非導通を切り換える。
【００２６】
スイッチ１０６は、ゲートがゲート信号線１２３に電気的に接続され、ソースが駆動トランジスタ１０２のゲートと電気的に接続され、ドレインには参照電圧Ｖｒｅｆが印加されるスイッチ用ＮＭＯＳトランジスタである。スイッチ１０６は、参照電圧Ｖｒｅｆを容量素子１０７の第１電極へ印加する、及び印加しない、を切り換える。
【００２７】
スイッチ１０４は、ゲートがゲート信号線１２４に電気的に接続され、ソースが駆動トランジスタ１０２のソースと電気的に接続され、ドレインには初期化電圧Ｖｉｎｉが印加されるスイッチ用ＮＭＯＳトランジスタである。スイッチ１０４は、初期化電圧Ｖｉｎｉを容量素子１０７の第２電極へ印加する、及び印加しない、を切り換える。
【００２８】
スイッチ１０５は、ゲートがゲート信号線１２２に電気的に接続され、ソースが駆動トランジスタ１０２のドレインに電気的に接続され、ドレインにはＥＬアノード電源電圧Ｖｄｄが印加されるスイッチ用ＮＭＯＳトランジスタである。なお、ＥＬアノード電源電圧Ｖｄｄは、駆動トランジスタ１０２を駆動する駆動電源電圧である。上記接続構成により、スイッチ１０５は、ＥＬアノード電源電圧Ｖｄｄを駆動トランジスタ１０２のドレインへ印加する、及び印加しない、を切り換える。スイッチ１０５は、駆動トランジスタ１０２のドレインに電位Ｖｄｄを与える機能と、駆動トランジスタ１０２の閾値電圧Ｖｔｈの検出を行わせる機能を有する。
【００２９】
なお、スイッチ１０３〜１０６は、ｎ型ＴＦＴとして説明を行うが、ｐ型ＴＦＴであってもよく、また、ｎ型ＴＦＴとｐ型ＴＦＴとが混在して用いられてもよい。
【００３０】
［２．線欠陥の発生メカニズム］
ここで、表示パネル１の画像上に現れる、いわゆる、線欠陥の発生メカニズムについて説明する。
【００３１】
図３Ａは、線欠陥パターンＡが現れた場合の表示部の画像図であり、図３Ｂは、線欠陥パターンＢが現れた場合の表示部の画像図である。
【００３２】
図３Ａ及び図３Ｂに表された画像は、表示部１１の全画素１１０に対して一様な表示階調に対するデータ電圧がソースドライバ回路１３から供給された場合の画像であるが、当該画像には縦筋状の線欠陥が視認される。この縦筋状の線欠陥は、入力された表示階調信号であるデータ電圧を反映しない輝度で発光する所定の画素列で構成されている。より具体的には、図３Ａの画像では、表示部１１の上下端部から中央に向かうにつれ、明から暗へと段階的に変化している。一方、図３Ｂの画像では、表示部１１の上下端部から中央に向かうにつれ、暗から明へと段階的に変化している。
【００３３】
図３Ａ及び図３Ｂの画像が得られる原因としては、例えば、画素回路を構成するスイッチの短絡不良などが挙げられる。例えば、図２に示された画素回路において、表示部１１の有する１つの画素１１０のスイッチ１０３のドレイン−ゲート間が短絡している場合である。通常、ゲートドライバ回路１２からゲート信号線１２１を介してスイッチ１０３のゲートに印加された制御電圧ＧＳと、ソースドライバ回路１３からデータ線を介してスイッチ１０３のドレインに印加されたデータ電圧Ｖｄａｔａとは、異なる電圧値が設定されている。しかしながら、ある１つの画素１１０において、スイッチ１０３のドレイン−ゲート間が短絡すると、ソース信号線１３１の電圧は、ゲート信号線１２１制御電圧ＧＳの電圧の影響を受けて、ソースドライバ回路１３から出力されるデータ電圧Ｖｄａｔａの電圧値から変動してしまう。この電位変動を受けたソース信号線１３１は、スイッチ１０３のドレイン−ゲート間が短絡している上記画素１１０（以下、欠陥画素と記す）が属する画素列に配置されている。よって、上記画素列に属する画素１１０は、この電位変動を受けたソース信号線１３１から、入力された表示階調信号を反映しないデータ電圧の供給を受けることとなる。ここで、ソース信号線１３１は、所定の配線抵抗を有していることから、電位変動を受けたソース信号線１３１において、欠陥画素に近いほど電位変動が激しくなる。このため、欠陥画素と同じ画素列に属し当該欠陥画素に近い画素ほど、欠陥画素の発光輝度に近い輝度で発光し、欠陥画素と同じ画素列に属し当該欠陥画素から遠い画素ほど、欠陥画素の発光輝度と異なる輝度で発光することとなる。
【００３４】
例えば、データ電圧が正の電圧値に設定されており、当該電圧値が高いほど高階調（明）を表示し、制御電圧ＧＳが０Ｖ以下の電圧値に設定されている場合、欠陥画素近傍のソース信号線１３１の電位は、低くなる方向へ変動する。この場合には、同じ画素列に属し欠陥画素に近い画素１１０は、本来表示されるべき輝度よりも低い輝度で発光し、線欠陥パターンＡが現れる。一方、データ電圧が正の電圧値に設定されており、当該電圧値が低いほど高階調（明）を表示し、制御電圧ＧＳが０Ｖ以下の電圧値に設定されている場合、欠陥画素近傍のソース信号線１３１の電位は、低くなる方向へ変動する。この場合には、同じ画素列に属し欠陥画素に近い画素１１０は、本来表示されるべき輝度よりも高い輝度で発光し、線欠陥パターンＢが現れる。
【００３５】
なお、上述した線欠陥は、ソース信号線１３１の電位変動による縦筋状の線欠陥のみならず、スイッチ１０４−１０６のゲート−ドレイン間及びゲート−ソース間の短絡などにより発生する横筋状の線欠陥も含まれる。但し、ソース信号線１３１は、画素１１０へのデータ電圧の高速供給が要求されるため、ゲート信号線１２１−１２４と比較して低インピーダンスに設定されている。このため、ソース信号線１３１のほうが、ゲート信号線１２１−１２４よりも電位変動の影響を受け易く、横筋状よりも縦筋状の線欠陥のほうが顕著に現れる。
【００３６】
以上のように、画素回路を構成するスイッチ用トランジスタの短絡などにより、表示画像上に線欠陥が発生するため、当該表示画像から上記欠陥画素を特定することは困難である。
【００３７】
これに対して、本実施の形態に係る表示パネルの製造方法により、上記欠陥画素を特定することが可能となることを、以下、説明する。
【００３８】
［３．表示パネルの製造方法］
図４は、実施の形態に係る表示パネルの製造方法を示す動作フローチャートである。本開示の表示パネルの製造方法は、表示パネルの形成工程、欠陥画素の特定工程、及びリペア工程を含む。
【００３９】
［３−１．表示パネル形成工程］
まず、表示パネル基板上に表示パネルを形成する（Ｓ１０）。具体的には、例えば、図２に示された駆動トランジスタ１０２、スイッチ１０３−１０６、容量素子１０７、ゲート信号線１２１〜１２４、及びソース信号線１３１などを適宜配置させた駆動回路層を形成する。次に、上記駆動回路層の上に、当該駆動回路層の平坦化工程を経た後、有機ＥＬ素子１０１を有する発光層を形成する。上記発光層は、例えば、陽極、正孔注入層、正孔輸送層、有機発光層、バンク層、電子注入層、及び透明陰極を有する。
【００４０】
次に、欠陥画素を特定する（Ｓ２０）。以下、本開示に係る表示パネルの製造方法の要部であるステップＳ２０について詳細に説明する。以下では、表示部１１の上端部から下端部へ向けて明、暗、明と変化する縦筋状の線欠陥パターンＡ、及び、表示部１１の上端部から下端部へ向けて暗、明、暗と変化する縦筋状の線欠陥パターンＢの欠陥画素特定工程について、順に説明する。
【００４１】
［３−２−１．点灯ラインが明−暗−明と変化する場合の欠陥画素特定工程］
図５Ａは、線欠陥パターンＡが現れた場合の実施の形態に係る欠陥画素特定工程を説明する動作フローチャートである。
【００４２】
表示パネル形成工程の後、線欠陥パターンＡが現れた画像において、欠陥線上に線状の点灯ラインを重ねて表示させる（Ｓ２０１）。具体的には、一様の表示階調信号がソースドライバ回路１３から入力された画素列である点灯ラインを表示部１１に表示させる。次に、上記点灯ラインを表示部１１内で行方向（列走査方向、表示部左右方向）に走査して当該点灯ラインと線欠陥とを重ねて表示させる。ここで、点灯ラインに属さない画素は、一様に消灯させていることが望ましい。これにより、上記点灯ラインとその他の画素とのコントラストが向上し、当該点灯ラインの視認度を上げることが可能となる。
【００４３】
ステップＳ２０１において、上記点灯ラインを表示させる具体的方法として、ゲートドライバ回路１２に対して、行順次にゲート信号線１２１−１２４にＨＩＧＨレベルの制御電圧ＧＳ、ＧＥ、ＧＲ及びＧＩを供給させる。また、ソースドライバ回路１３に対して、所定の画素列に配置されたソース信号線１３１のみに、当該画素列を一様に点灯させる表示階調信号であるデータ電圧を供給させる。次に、ソースドライバ回路１３に対して、上記データ電圧を供給するソース信号線１３１を、列順次に走査させる。観測者（操作者）は、列順次にシフトする点灯ラインが、予め観測された線欠陥を有する画素列と重なった時点で、点灯ラインの列走査を停止する。
【００４４】
次に、点灯ラインの表示階調を増加させる（Ｓ２０３）。上記点灯ラインの表示階調を増加させる具体的方法として、ソースドライバ回路１３に対して、上記点灯ラインが重ねられた、欠陥画素が属する画素列に配置されたソース信号線１３１に印加されているデータ電圧を、当該点灯ラインの表示階調が高くなるよう変化させる。これにより、欠陥画素が属する画素列の有機ＥＬ素子１０１の発光輝度が上昇するので、線欠陥の暗部範囲を縮小することが可能となる。
【００４５】
なお、ステップＳ２０３において、上記線欠陥と重ねられた点灯ラインの表示階調を高くする方法として、データ電圧を変更する代わりに、ＥＬアノード電源電圧Ｖｄｄを大きくしてもよい。これにより、欠陥画素が属する画素列の有機ＥＬ素子１０１に流れる発光電流が大きくなり有機ＥＬ素子１０１の発光輝度が上昇するので、線欠陥の暗部範囲を縮小することが可能となる。
【００４６】
次に、線欠陥の起点箇所を特定する（Ｓ２０５）。具体的には、ステップＳ２０３において縮小された上記暗部範囲の表示部１１における位置から、当該線欠陥の起点となる欠陥画素を特定する。
【００４７】
前述した線欠陥の発生メカニズムより、ステップＳ２０３において、線欠陥の表示階調を線欠陥の画素列において一様に高くするにもかかわらず暗部として残存する箇所に欠陥画素が含まれるものと判断できる。
【００４８】
これにより、線欠陥を観測した後、当該線欠陥に含まれる画素を１つずつ詳細に観察することなく、点灯ラインの表示階調を一様に高くすることで上記暗部範囲を狭めて欠陥画素を特定することが可能となる。よって、欠陥画素の特定工程を簡素化及び短縮化することが可能となる。
【００４９】
［３−２−２．点灯ラインが暗−明−暗と変化する場合の欠陥画素特定工程］
図５Ｂは、線欠陥パターンＢが現れた場合の実施の形態に係る欠陥画素特定工程を説明する動作フローチャートである。
【００５０】
表示パネル形成工程の後、線欠陥パターンＢが現れた画像において、欠陥線上に線状の点灯ラインを重ねて表示させる（Ｓ２１１）。具体的には、一様の表示階調信号がソースドライバ回路１３から入力された画素列である点灯ラインを表示部１１に表示させる。次に、上記点灯ラインを表示部１１内で行方向（列走査方向、表示部左右方向）に走査して当該点灯ラインと線欠陥とを重ねて表示させる。ここで、点灯ラインに属さない画素は、一様に消灯させていることが望ましい。これにより、上記点灯ラインとその他の画素とのコントラストが向上し、当該点灯ラインの視認度を上げることが可能となる。
【００５１】
ステップＳ２１１において、上記点灯ラインを表示させる具体的方法として、ゲートドライバ回路１２に対して、行順次にゲート信号線１２１−１２４にＨＩＧＨレベルの制御電圧ＧＳ、ＧＥ、ＧＲ及びＧＩを供給させる。また、ソースドライバ回路１３に対して、所定の画素列に配置されたソース信号線１３１のみに、当該画素列を一様に点灯させる表示階調信号であるデータ電圧を供給させる。次に、ソースドライバ回路１３に対して、上記データ電圧を供給するソース信号線１３１を、列順次に走査させる。観測者（操作者）は、列順次にシフトする点灯ラインが、予め観測された線欠陥を有する画素列と重なった時点で、点灯ラインの列走査を停止する。
【００５２】
次に、点灯ラインの表示階調を減少させる（Ｓ２１３）。上記点灯ラインの表示階調を減少させる具体的方法として、ソースドライバ回路１３に対して、上記点灯ラインが重ねられた、欠陥画素が属する画素列に配置されたソース信号線１３１に印加されているデータ電圧を、当該点灯ラインの表示階調が低くなるよう変化させる。これにより、欠陥画素が属する画素列の有機ＥＬ素子１０１の発光輝度が下降するので、線欠陥の明部範囲を縮小することが可能となる。
【００５３】
なお、ステップＳ２１３において、上記線欠陥と重ねられた点灯ラインの表示階調を低くする方法として、データ電圧を変更する代わりに、ＥＬアノード電源電圧Ｖｄｄを小さくしてもよい。これにより、欠陥画素が属する画素列の有機ＥＬ素子１０１に流れる発光電流が小さくなり有機ＥＬ素子１０１の発光輝度が下降するので、線欠陥の明部範囲を縮小することが可能となる。
【００５４】
次に、線欠陥の起点箇所を特定する（Ｓ２１５）。具体的には、ステップＳ２１３において縮小された上記明部範囲の表示部１１における位置から、当該線欠陥の起点となる欠陥画素を特定する。
【００５５】
前述した線欠陥の発生メカニズムより、ステップＳ２１３において、線欠陥の表示階調を線欠陥の画素列において一様に低くするにもかかわらず明部として残存する箇所に欠陥画素が含まれるものと判断できる。
【００５６】
これにより、線欠陥を観測した後、当該線欠陥に含まれる画素を１つずつ詳細に観察することなく、点灯ラインの表示階調を一様に低くすることで上記明部範囲を狭めて欠陥画素を特定することが可能となる。よって、欠陥画素の特定工程を簡素化及び短縮化することが可能となる。
【００５７】
なお、上記欠陥画素特定工程において、点灯ラインに属さない画素は、一様に消灯させているとした。しかしながら、出現する線欠陥の輝度及び輝度変化の態様などにより、点灯ラインに属さない画素と線欠陥とのコントラストがより明瞭化できるのであれば、点灯ラインに属さない画素を一様消灯するのではなく所定の輝度で一様に点灯させてもよい。
【００５８】
［３−３．欠陥画素のリペア工程］
最後に、欠陥画素をリペアする（Ｓ３０）。具体的には、ステップＳ２０にて特定された欠陥画素の欠陥状態を観察し、当該欠陥画素がリペア可能と判断する場合には当該欠陥画素をリペアする。一方、当該欠陥画素がリペア不可能と判断する場合には当該欠陥画素をリペアせず、リペア不可能と判断された欠陥画素を有する表示パネル、または、リペア不可能と判断された欠陥画素の数が所定値以上となった表示パネルは、ＮＧ品として処理する。
【００５９】
なお、欠陥画素のリペア方法としては、欠陥箇所にレーザーを照射する、または、欠陥箇所に所定値以上のパルス電流を流すなどにより、欠陥箇所の短絡または開放を解消することが挙げられる。
【００６０】
上記表示パネルの製造方法によれば、表示パネルに表示される検査用画像において、入力された一様な表示階調信号を反映しない輝度で発光する線欠陥に対して、（１）一様の表示階調信号が入力された点灯ラインを行方向または列方向に走査して当該点灯ラインと線欠陥とを重ねて表示させ、（２）線欠陥と重ねて表示された点灯ラインに属する画素行または画素列に入力される表示階調信号、または、駆動電源電圧を点灯ラインにおいて一様に変更することにより、線欠陥上の明部範囲または暗部範囲を縮小し、（３）縮小された明部範囲または暗部範囲の表示部における位置から、線欠陥の起点となる欠陥画素を特定する。これにより、線欠陥を観測した後、当該線欠陥に含まれる画素を１つずつ詳細に観察することなく、点灯ラインの表示階調を一様に変更することで上記明部範囲または暗部範囲を狭めて欠陥画素を特定することが可能となる。よって、欠陥画素の特定工程を簡素化及び短縮化することが可能となる。
【００６１】
なお、上記製造方法では、画素列または画素行からなる線欠陥が表示された場合の欠陥画素の特定方法を例示したが、本開示の表示パネルの製造方法はこれに限られない。例えば、画素列及び画素行の組み合わせからなる線欠陥、及び、複数の画素列または複数の画素行からなる線欠陥が表示パネルに出現する場合おいても、上記実施の形態に係る欠陥画素の特定工程を適用できる。この場合には、上述したステップＳ２０に含まれる各ステップを組み合わせることにより欠陥画素を特定することが可能となる。
【００６２】
また、上記製造方法では、表示パネル１が有するゲートドライバ回路１２及びソースドライバ回路１３を介して、点灯ラインの表示及び点灯ラインの表示階調の変更を実行したが、これに限られない。例えば、表示パネルの製造工程において、ゲートドライバ回路１２及びソースドライバ回路１３が実装される前の表示パネルに対して、上記ステップＳ２０の欠陥画素の特定工程を適用してもよい。この場合には、各制御電圧及びデータ電圧を所定のタイミングで出力する出力回路を内蔵する検査装置に表示パネルを配置することにより、上記ステップＳ２０の欠陥画素の特定工程が実行される。
【００６３】
［４．表示パネルの製造方法の変形例１］
本変形例では、上述した欠陥画素を特定する工程であるステップＳ２０を、表示パネルの製造工程の変化態様に対応すべく、複数回実行する製造方法を説明する。
【００６４】
図６は、実施の形態の変形例１に係る表示パネルの製造方法を説明する動作フローチャートである。
【００６５】
まず、表示パネル基板上に表示パネルを形成する（Ｓ１０）。
【００６６】
次に、表示パネルの周辺部に、ゲートドライバ回路及びソースドライバ回路などの回路基板を実装する（Ｓ１５）。
【００６７】
次に、表示パネルをエージングし、その後、表示画像にて線欠陥が発生しているか否かを観察する（Ｓ１６）。
【００６８】
ステップＳ１６で線欠陥が確認された場合（Ｓ１６のＹ）、上記実施の形態にて実行された欠陥画素の特定を実行する（Ｓ２０）。特定された欠陥画素がリペア可能であると判断される場合（Ｓ２６のＹ）には、当該欠陥画素をリペアする（Ｓ３０）。特定された欠陥画素がリペア不可能であると判断される場合（Ｓ２６のＮ）には、当該表示パネルをＮＧ品として処理する。
【００６９】
次に、ステップＳ１６で線欠陥が確認されない場合（Ｓ１６のＮ）、表示パネルの点灯確認を行い、点灯画像にて線欠陥が発生しているか否かを観察する（Ｓ１７）。
【００７０】
ステップＳ１７で線欠陥が確認された場合（Ｓ１７のＹ）、上記実施の形態にて実行された欠陥画素の特定を実行する（Ｓ２０）。特定された欠陥画素がリペア可能であると判断される場合（Ｓ２７のＹ）には、当該欠陥画素をリペアする（Ｓ３０）。特定された欠陥画素がリペア不可能であると判断される場合（Ｓ２７のＮ）には、当該表示パネルをＮＧ品として処理する。
【００７１】
次に、ステップＳ１７で線欠陥が確認されない場合（Ｓ１７のＮ）、表示パネルの常時輝点リペア行い、その後、表示画像にて線欠陥が発生しているか否かを観察する（Ｓ１８）。
【００７２】
ステップＳ１８で線欠陥が確認された場合（Ｓ１８のＹ）、上記実施の形態にて実行された欠陥画素の特定を実行する（Ｓ２０）。特定された欠陥画素がリペア可能であると判断される場合（Ｓ２８のＹ）には、当該欠陥画素をリペアする（Ｓ３０）。特定された欠陥画素がリペア不可能であると判断される場合（Ｓ２８のＮ）には、当該表示パネルをＮＧ品として処理する。
【００７３】
次に、ステップＳ１８で線欠陥が確認されない場合（Ｓ１８のＮ）、表示パネルの輝度補正を行い、その後、表示画像にて線欠陥が発生しているか否かを観察する（Ｓ１９）。
【００７４】
ステップＳ１９で線欠陥が確認された場合（Ｓ１９のＹ）、上記実施の形態にて実行された欠陥画素の特定を実行する（Ｓ２０）。特定された欠陥画素がリペア可能であると判断される場合（Ｓ２９のＹ）には、当該欠陥画素をリペアする（Ｓ３０）。特定された欠陥画素がリペア不可能であると判断される場合（Ｓ２９のＮ）には、当該表示パネルをＮＧ品として処理する。
【００７５】
次に、ステップＳ１９で線欠陥が確認されない場合（Ｓ１９のＮ）、表示パネルのセット組み立てを実行する（Ｓ４０）。
【００７６】
上述した変形例１に係る表示パネルの製造方法により、温度負荷や電気的負荷が加えられた工程の後において、当該工程ごとに本実施の形態に係る欠陥画素の特定工程が実行されるので、欠陥画素の検出精度が向上し、表示パネルの製造歩留まりが向上する。
【００７７】
［５．表示パネルの製造方法の変形例２］
本変形例では、上述した欠陥画素を特定する工程であるステップＳ２０において、上記明部範囲または暗部範囲を、より効果的に縮小する方法について説明する。
【００７８】
図７は、実施の形態の変形例２に係る表示パネルの構成概略図である。図７に示すように、本変形例に係る表示パネル２は、表示部１１と、ゲート信号線１２１〜１２４と、ソース信号線１３１と、ゲートドライバ回路１２ａ及び１２ｂと、ソースドライバ回路１３ａ及び１３ｂとを備える。
【００７９】
ゲート信号線１２１〜１２４は、ゲートドライバ回路１２ａ及び１２ｂに接続され、各画素行に属する画素１１０に接続されている。
【００８０】
ソース信号線１３１は、ソースドライバ回路１３ａ及び１３ｂに接続され、各画素列に属する画素１１０に接続されている。
【００８１】
ゲートドライバ回路１２ａ及び１２ｂは、表示部１１の周辺回路であり、ゲート信号線１２１〜１２４に制御信号を出力する。ゲートドライバ回路１２ａは、表示部１１の左側端部に配置されている。また、ゲートドライバ回路１２ｂは、表示部１１の右側端部に配置され、行列状に配置された複数の画素１１０を挟んで、ゲートドライバ回路１２ａと対向するように配置されている。ここで、ゲートドライバ回路１２ａ及び１２ｂは、ゲート信号線１２１〜１２４との導通及び非導通を切り換えるスイッチを有している。
【００８２】
ソースドライバ回路１３ａ及び１３ｂは、表示部１１の周辺回路であり、ソース信号線１３１にデータ電圧を出力する。ソースドライバ回路１３ａは、表示部１１の上側端部に配置されている。また、ソースドライバ回路１３ｂは、表示部１１の下側端部に配置され、行列状に配置された複数の画素１１０を挟んで、ソースドライバ回路１３ａと対向するように配置されている。ここで、ソースドライバ回路１３ａ及び１３ｂは、ソース信号線１３１との導通及び非導通を切り換えるスイッチを有している。
【００８３】
上記構成を有する表示パネル２の、本変形例に係る製造方法を説明する。本変形例に係る表示パネル２の製造方法は、実施の形態に係る表示パネル１の製造方法と比較して、欠陥画素を特定する工程（Ｓ２０）のうち、表示階調を変化させる工程（Ｓ２０３及びＳ２１３）のみが異なる。以下、実施の形態に係る表示パネル１の製造方法と同じ点は説明を省略し、異なる点のみ説明する。
【００８４】
線欠陥パターンＡが現れた画像において、当該欠陥線上に線状の点灯ラインを重ねて表示させた後、ソースドライバ回路１３ａまたはソースドライバ回路１３ｂをソース信号線１３１と非接続状態にする。例えば、線欠陥に重ねられた点灯ラインの暗部範囲が、表示部１１の下方領域に観察される場合には、ソースドライバ回路１３ａを非接続状態とし、線欠陥に重ねられた点灯ラインの暗部範囲が、表示部１１の上方領域に観察される場合には、ソースドライバ回路１３ｂを非接続状態とする。
【００８５】
上記暗部範囲が表示部１１の下方領域に観察される場合には、欠陥画素は、上記線欠陥である画素列の下方に存在する確率が高い。また、上記暗部範囲が表示部１１の上方領域に観察される場合には、欠陥画素は、上記線欠陥である画素列の上方に存在する確率が高い。ソースドライバ回路１３ａまたは１３ｂを非接続状態とすることにより、ソース信号線１３１のインピーダンスを変更できるので、上記暗部領域の範囲を縮小することが可能となる。
【００８６】
ソースドライバ回路１３ａまたはソースドライバ回路１３ｂをソース信号線１３１と非接続状態にした後、点灯ラインの表示階調を増加させる（Ｓ２０３）。
【００８７】
これにより、線欠陥の暗部範囲をより効果的に縮小することが可能となる。
【００８８】
なお、線欠陥パターンＢが現れた画像においても、上述した、線欠陥パターンＡが現れた画像における製造方法と同様に、ソースドライバ回路１３ａまたはソースドライバ回路１３ｂをソース信号線１３１と非接続状態にすることにより、線欠陥の明部範囲をより効果的に縮小することが可能となる。
【００８９】
［６．効果など］
以上のように、本実施の形態に係る表示パネルの製造方法は、入力された表示階調信号を反映しない輝度で発光する所定の画素行及び画素列の少なくともいずれかである線欠陥を有する表示パネルにおいて、一様の表示階調信号が入力された画素行または画素列である点灯ラインを表示部１１に表示させ、当該点灯ラインを表示部１１内で行方向または列方向に走査して当該点灯ラインと線欠陥とを重ねて表示させる工程と、線欠陥と重ねて表示された点灯ラインに属する画素行または画素列に入力される表示階調信号の電圧レベル、または、駆動トランジスタを駆動する駆動電源電圧を、点灯ラインを構成する全画素に対して一様に変更することにより、線欠陥上の明部範囲または暗部範囲を縮小する工程と、縮小された明部範囲または暗部範囲の表示部１１における位置から、線欠陥の起点となる欠陥画素を特定する工程とを含む。
【００９０】
これによれば、線欠陥を観測した後、当該線欠陥に含まれる画素を１つずつ詳細に観察することなく、点灯ラインの表示階調を一様に変更することで上記明部範囲または暗部範囲を狭めて欠陥画素を特定することが可能となる。よって、欠陥画素の特定工程を簡素化及び短縮化することが可能となる。
【００９１】
なお、点灯ラインと線欠陥とを重ねて表示させる工程、線欠陥上の明部範囲または暗部範囲を縮小する工程、及び、欠陥画素を特定する工程では、点灯ラインに属さない画素を消灯してもよい。
【００９２】
これにより、点灯ラインとその他の画素とのコントラストが向上し、当該点灯ラインの視認度を上げることが可能となる。
【００９３】
また、例えば、点灯ラインと線欠陥とを重ねて表示させる工程において、点灯ラインと線欠陥とを重ねた結果、点灯ラインの表示態様が、点灯ラインの一端から他端にわたり、順に、明、暗、明と変化する場合、線欠陥上の明部範囲または暗部範囲を縮小する工程では、表示階調を高くするよう点灯ラインにおいて一様に表示階調信号の電圧レベルを変更する、または、点灯ラインにおいて一様に駆動電源電圧を大きくすることにより、暗部範囲を縮小する。
【００９４】
これにより、点灯ラインの表示階調を一様に変更することで暗部範囲を狭めて欠陥画素を特定することが可能となる。
【００９５】
また、例えば、点灯ラインと線欠陥とを重ねて表示させる工程において、点灯ラインと線欠陥とを重ねた結果、点灯ラインの表示態様が、点灯ラインの一端から他端にわたり、順に、暗、明、暗と変化する場合、線欠陥上の明部範囲または暗部範囲を縮小する工程では、表示階調を低くするよう点灯ラインにおいて一様に表示階調信号の電圧レベルを変更する、または、点灯ラインにおいて一様に駆動電源電圧を小さくすることにより、明部範囲を縮小する。
【００９６】
これにより、点灯ラインの表示階調を一様に変更することで明部範囲を狭めて欠陥画素を特定することが可能となる。
【００９７】
また、さらに、特定された欠陥画素をリペアする工程を含んでもよい。
【００９８】
これにより、欠陥画素が正常画素となるので、表示パネルの製造歩留まりを向上させることが可能となる。
【００９９】
また、さらに、画素を形成する工程の後、かつ、点灯ラインと線欠陥とを重ねて表示させる工程の前に、表示パネルをエージングし、当該エージングの後に表示部における線欠陥の有無を検査する工程を含んでもよい。
【０１００】
これにより、温度負荷が加えられた工程の後において、線欠陥の有無を検査し、欠陥画素を特定する工程が実行されるので、欠陥画素の検出精度が向上し、表示パネルの製造歩留まりが向上する。
【０１０１】
また、表示部の一端及び当該一端に対向する他端には、それぞれ、表示階調信号に対応したデータ電圧を画素に供給する第１のソースドライバ回路及び第２のソースドライバ回路が配置され、明部範囲または暗部範囲を縮小する工程では、第１のソースドライバ回路及び第２のソースドライバ回路の一方と画素とを非導通とし、第１のソースドライバ回路及び第２のソースドライバ回路の他方から点灯ラインを構成する全画素に対して一様なデータ電圧を供給しつつ、データ電圧または駆動電源電圧を、点灯ラインを構成する全画素において一様に変更することにより、線欠陥上の明部範囲または暗部範囲を縮小してもよい。
【０１０２】
これにより、線欠陥の明部範囲または暗部範囲をより効果的に縮小することが可能となる。
【０１０３】
（他の実施の形態）
以上、実施の形態に係る表示パネルの製造方法について説明したが、本開示の表示パネルの製造方法は、上述した実施の形態に限定されるものではない。上記実施の形態に対して、本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、実施の形態に係る表示パネルの製造方法を用いて製造した表示パネルも本発明に含まれる。
【０１０４】
また、上記実施の形態では、本開示の表示パネル１及び２が有する画素回路構成の一例を挙げたが、画素１１０の回路構成は上記回路構成に限定されない。例えば、上記実施の形態では、ＥＬアノード電源電圧ＶｄｄとＥＬカソード電源電圧Ｖｓｓとの間に、スイッチ１０５、駆動トランジスタ１０２及び有機ＥＬ素子１０１が、この順に配置されている構成を例示したが、これらの３素子が異なる順で配置されていてもよい。つまり、本開示の表示パネル１及び２は、駆動トランジスタがｎ型であってもｐ型であっても、駆動トランジスタ１０２のドレイン及びソース、ならびに有機ＥＬ素子１０１のアノード及びカソードが、ＥＬアノード電源電圧ＶｄｄとＥＬカソード電源電圧Ｖｓｓとの間の電流径路上に配置されていればよく、駆動トランジスタ１０２及び有機ＥＬ素子１０１の配置順には限定されない。
【０１０５】
また、上記実施の形態では、スイッチ１０３〜１０６は、ゲート、ソース及びドレインを有するＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）であることを前提として説明してきたが、これらのトランジスタには、ベース、コレクタ及びエミッタを有するバイポーラトランジスタが適用されてもよい。この場合にも、本開示の目的が達成され同様の効果を奏する。
【０１０６】
また、上記実施の形態に係る表示パネルの製造方法では、有機ＥＬ素子１０１を用いた表示パネルを製造する場合を例に述べたが、有機ＥＬ素子以外の発光素子を用いた表示パネルの製造方法に適用してもよい。
【０１０７】
また、例えば、上記実施の形態に係る表示パネルの製造方法は、図８に示されたような薄型フラットＴＶに適用される。上記実施の形態に係る表示パネルの製造方法を用いることにより、製造工程が簡素化及び短縮化された表示パネルを有する薄型フラットＴＶが実現される。
【産業上の利用可能性】
【０１０８】
本開示に係る表示パネルの製造方法は、例えば、有機ＥＬ表示パネルなどの製造方法に利用することができる。
【符号の説明】
【０１０９】
１、２    表示パネル
１１    表示部
１２、１２ａ、１２ｂ    ゲートドライバ回路
１３、１３ａ、１３ｂ    ソースドライバ回路
１０１    有機ＥＬ素子
１０２    駆動トランジスタ
１０３、１０４、１０５、１０６    スイッチ
１０７    容量素子  
１１０    画素
１２１、１２２、１２３、１２４    ゲート信号線
１３１    ソース信号線
【図１】
2015136589.tif 000003
【図２】
2015136589.tif 000004
【図３Ａ】
2015136589.tif 000005
【図３Ｂ】
2015136589.tif 000006
【図４】
2015136589.tif 000007
【図５Ａ】
2015136589.tif 000008
【図５Ｂ】
2015136589.tif 000009
【図６】
2015136589.tif 000010
【図７】
2015136589.tif 000011
【図８】
2015136589.tif 000012
【国際調査報告】
2015136589.tif 000013
2015136589.tif 000014
2015136589.tif 000015
2015136589.tif 000016