【事件の表示】
　特願２００２−１８２７７６「半導体装置の製造方法」拒絶査定不服審判事件〔平成１６年　１月２９日出願公開、特開２００４−　３１４８４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１４年６月２４日の出願であって、平成１９年４月９日付けで手続補正がなされ、同年１９年４月２５日付けで拒絶査定がなされ、それに対して、同年６月６日に拒絶査定に対する審判請求がなされるとともに、同年７月３日付けで手続補正がなされ、その後当審において平成２１年８月７日付けで審尋がなされ、同年１０月９日付けで回答書が提出されたものである。
　
２．平成１９年７月３日付けの手続補正について
【補正の却下の決定の結論】
　平成１９年７月３日付けの手続補正を却下する。
　
【理由】
（１）補正の内容 
  平成１９年７月３日付けの手続補正（以下「本件補正」という。）は、特許請求の範囲及び発明の詳細な説明を補正するものであり、特許請求の範囲についての補正は、以下のとおりである。
　
（補正事項ａ）補正前の請求項１を、補正後の請求項１の
「【請求項１】　半導体基板上に金属材料を含むゲート電極を形成する工程と、
　上記半導体基板に、ソース領域およびドレイン領域となるｎ型の低濃度不純物拡散層を形成する工程と、
　上記ゲート電極の形成後に、上記ゲート電極を構成する金属材料が酸化または昇華しない５００℃以下の条件のＣＶＤ法によって、上記半導体基板上に５０〜３００オングストロームの膜厚を有し、上記ゲート電極の損傷や剥離を防止するイオン注入損傷の保護用シリコン酸化膜を形成する工程と、
　上記ゲート電極を注入マスクとして、上記半導体基板の上記ソース領域およびドレイン領域に上記シリコン酸化膜を介してヒ素をイオン注入することで、ｎ型の高濃度不純物拡散層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。」
と補正すること。
　
（補正事項ｂ）補正前の請求項２を、補正後の請求項２の
「【請求項２】　半導体基板上に金属材料を含むゲート電極を形成する工程と、
　上記ゲート電極を注入マスクとしてソース領域およびドレイン領域にｎ型の低濃度不純物拡散層を形成する工程と、
　上記低濃度不純物拡散層の形成後に上記ゲート電極の側面にサイドウォールを形成する工程と、
　上記サイドウォール形成後に、上記ゲート電極を構成する金属材料が酸化または昇華しない５００℃以下の条件のＣＶＤ法によって、上記半導体基板上に５０〜３００オングストロームの膜厚を有し、上記ゲート電極の損傷や剥離を防止するイオン注入損傷の保護用シリコン酸化膜を形成する工程と、
　上記ゲート電極および上記サイドウォールを注入マスクとして、上記半導体基板の上記ソース領域および上記ドレイン領域に上記シリコン酸化膜を介してヒ素をイオン注入することで、ｎ型の高濃度不純物拡散層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。」
と補正すること。
　
（２）補正の目的の適否についての検討
　補正事項ａは、補正前の請求項１の「半導体基板上に金属材料を含むゲート電極を形成する工程と、」の後に、「上記半導体基板に、ソース領域およびドレイン領域となるｎ型の低濃度不純物拡散層を形成する工程と、」を付け加える補正を含むものであって、当該補正は新たな工程を追加するものであり、補正前の請求項１に係る発明の発明特定事項を限定したものとはいえず、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の減縮に該当せず、さらに、同法同条同項第１号、第３号、第４号に掲げる請求項の削除、誤記の訂正、明りょうでない記載の釈明のいずれの事項をも目的とするものではないので、補正事項ａは、特許法第１７条の２第４項に規定する要件を満たしていない。
　
（３）むすび
　したがって、補正事項ａの他の補正内容及び補正事項ｂの補正内容について、検討するまでもなく、本件補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
３．本願発明
　平成１９年７月３日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし３に係る発明は、平成１９年４月９日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし３に記載された事項により特定されるとおりのものであって、そのうちの、請求項１に係る発明（以下「本願発明」という。）は、その請求項１に記載された事項により特定される以下のとおりのものである。
　
「【請求項１】　半導体基板上に金属材料を含むゲート電極を形成する工程と、
上記ゲート電極の形成後に、上記ゲート電極を構成する金属材料が酸化または昇華しない５００℃以下の条件のＣＶＤ法によって、上記半導体基板上に５０〜３００Åの膜厚を有するシリコン酸化膜を形成する工程と、
上記ゲート電極を注入マスクとして、上記半導体基板のソース領域およびドレイン領域に上記シリコン酸化膜を介してイオン注入することで、高濃度不純物拡散層を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。」
　
４．引用刊行物に記載された発明
　刊行物：特開平８−１９５４８９号公報
（１）原査定の拒絶の理由に引用された、本願の出願前である平成８年７月３０日に頒布された刊行物である特開平８−１９５４８９号公報（以下「引用刊行物」という。）には、第１図及び第２図とともに、以下の事項が記載されている（ここにおいて、下線は、当合議体にて付加したものである。）。
　
「【０００１】
【産業上の利用分野】本願の発明は、不純物領域及びゲート電極の何れもがボロンを含む
ＭＯＳ型半導体装置の製造方法に関するものである。
「【００２２】
【実施例】以下、ＬＤＤ構造のＰＭＯＳトランジスタの製造に適用した本願の発明の第１及び第２実施例を、図１、２を参照しながら説明する。なお、図１、２に示す第１及び第２実施例のうちで、図３に示した一従来例と対応する構成部分には、図３と同一の符号を付してある。
【００２３】図１が、第１実施例を示している。この第１実施例では、図１（ａ）に示す様に、まず、
Ｓｉ基板１１の素子分離領域の表面に、９５０℃のウエット酸化によるＬＯＣＯＳ法でＳｉＯ
2
 膜１２を形成する。
【００２４】次に、図１（ｂ）に示す様に、Ｈ2 ／Ｏ2 雰囲気中における８５０℃のパイロジェニック酸化によって、
ＳｉＯ
2 
膜１２に囲まれている素子活性領域の表面に、膜厚が８ｎｍのＳｉＯ
2 
膜１４をゲート酸化膜として形成する。
非晶質Ｓｉ膜２４を堆積させる。
【００２５】その後、ＷＦ6 ／ＳｉＣｌ2 Ｈ2 を原料ガスとし堆積温度が６８０℃である減圧ＣＶＤ法で、膜厚が７０ｎｍの
ＷＳｉ膜１６を堆積させて、非晶質Ｓｉ膜２４とＷＳｉ膜１６とでタングステンポリサイド層２５を形成する。
【００２６】その後、ゲート電極のパターンのレジスト（図示せず）をリソグラフィ法でＳｉＯ2 膜２６上に形成し、このレジストをマスクにすると共にフロロカーボン系のガスをエッチングガスとする異方性エッチングでＳｉＯ2 膜２６をエッチングする。そして、更に、Ｃｌ2 ／Ｏ2 をエッチングガスとするＥＣＲエッチングで
タングステンポリサイド層２５をエッチングして、ゲート電極を形成する。
【００２７】次に、図１（ｃ）に示す様に、
ＳｉＯ
2 
膜１２、２６をマスクにして、ＢＦ
2 
+
 をイオン注入してＰ
- 
領域２１を形成し、
【００２８】その後、膜厚が２５０ｎｍのＳｉＯ2 膜２２を堆積させ、ＳｉＯ2 膜２２の全面を異方性エッチングすることによって、このＳｉＯ2 膜２２から成る側壁をタングステンポリサイド層２５に形成する。
【００２９】次に、図１（ｄ）に示す様に、Ｐ- 領域２１を形成するためのＢＦ2 + のイオン注入及びその後のＦ+ のイオン注入でフッ素が多量に導入されたＳｉＯ2 膜２６を弗酸溶液によるウエットエッチングで除去する。この時、ＳｉＯ2 膜２２も弗酸溶液で膜減りする。
【００３０】次に、図１（ｅ）に示す様に、タングステンポリサイド層２５及びＳｉＯ2 膜１２、２２をマスクにして、１０ｋｅＶの加速エネルギー及び３×１０15ｃｍ-2のドーズ量でＢ+ をイオン注入してＰ+ 領域２３を形成する。
【００３１】この時、タングステンポリサイド層２５にも同時にＢ+ がイオン注入されるので、このタングステンポリサイド層２５もＰ+ 型になる。その後、１０００℃、１０秒間の高速アニールで不純物を活性化及び拡散させ、更に従来公知の工程を実行して、このＰＭＯＳトランジスタを完成させる。  」
「【００３５】図２が、第２実施例を示している。この第２実施例では、図２（ｂ）の工程で堆積させるＳｉＯ2 膜２６の膜厚が３０ｎｍである。また、図２（ｃ）の工程でＦ+ をイオン注入する際の加速エネルギーが１０ｋｅＶでその投影飛程が２２ｎｍ付近であり、タングステンポリサイド層２５に側壁を形成するために堆積させるＳｉＯ2 膜２２の膜厚が２００ｎｍである。
【００３６】以上の点を除いて、図２（ａ）〜（ｄ）に示す様に、ＳｉＯ2 膜２６を弗酸溶液によるウエットエッチングで除去するまでは、この第２実施例も上述の第１実施例と実質的に同様の工程を実行する。その後、この第２実施例では、図２（ｄ）に示す様に、ＳｉＨ4 ／Ｏ2 を原料ガスとし
堆積温度が４２０℃であるＣＶＤ法で、膜厚が３０ｎｍのＳｉＯ
2 
膜２７を堆積させる。
【００３７】次に、図２（ｅ）に示す様に、
ＳｉＯ
2 
膜２７上から、タングステンポリサイド層２５及びＳｉＯ
2 
膜１２、２２をマスクにして、１０ｋｅＶの加速エネルギー及び５×１０
15
ｃｍ
-2
のドーズ量でＢ
+ 
をイオン注入してＰ
+
 領域２３を形成する。
Ｂ
+ 
はＳｉＯ
2
 膜２７とＳｉ基板１１及びタングステンポリサイド層２５との界面近傍に最も多くイオン注入される。
【００３８】
その後、１０００℃、１０秒間の高速アニールで不純物を活性化及び拡散させるが、この時、ＳｉＯ
2 
膜２７からＳｉ基板１１及びタングステンポリサイド層２５へボロンが固相拡散する。
　
（２）したがって、引用刊行物には、以下の発明（以下「刊行物発明」という。）が記載されているものと認められる。
　
「Ｓｉ基板１１の表面に、タングステンポリサイド層２５からなるゲート電極を形成し、ＳｉＯ2 膜１２、２６をマスクにして、ＢＦ2 + をイオン注入してＰ- 領域２１を形成し、堆積温度が４２０℃であるＣＶＤ法で、膜厚が３０ｎｍのＳｉＯ2 膜２７を堆積させ、
前記ＳｉＯ2 膜２７上から、前記タングステンポリサイド層２５からなるゲート電極をマスクにして、Ｂ+ をＳｉＯ2 膜２７とＳｉ基板１１との界面近傍に最も多くイオン注入して、Ｐ+ 領域２３を形成し、その後、１０００℃、１０秒間の高速アニールで不純物を活性化及び拡散させ、ＳｉＯ2 膜２７からＳｉ基板１１へボロンを固相拡散させ、そして、更に従来公知の工程を実行してＰＭＯＳトランジスタを完成させる、ＭＯＳ型半導体装置の製造方法。」
　
５．対比
（１）刊行物発明における「Ｓｉ基板１１」、「タングステンポリサイド層２５からなるゲート電極」、「ＳｉＯ2 膜２７」、「ＭＯＳ型半導体装置の製造方法」は、各々本願発明における「半導体基板」、「金属材料を含むゲート電極」、「シリコン酸化膜」、「半導体装置の製造方法」に相当する。
　
（２）刊行物発明における「堆積温度が４２０℃であるＣＶＤ法」は、「５００℃以下の条件のＣＶＤ法」であることは明らかである。
　
（３）刊行物発明の「前記ＳｉＯ2 膜２７上から、前記タングステンポリサイド層２５からなるゲート電極をマスクにして、Ｂ+ をＳｉＯ2 膜２７とＳｉ基板１１との界面近傍に最も多くイオン注入して、Ｐ+ 領域２３を形成し、その後、１０００℃、１０秒間の高速アニールで不純物を活性化及び拡散させ、ＳｉＯ2 膜２７からＳｉ基板１１へボロンを固相拡散させ」る工程は、本願発明の「上記ゲート電極を注入マスクとして、上記半導体基板のソース領域およびドレイン領域に上記シリコン酸化膜を介してイオン注入することで、高濃度不純物拡散層を形成する工程」に対応しており、両者は、「上記ゲート電極を注入マスクとして、」「上記シリコン酸化膜を介してイオン注入する」工程を経て、「高濃度不純物拡散層を形成する工程」である点で共通する。
　
（４）以上を勘案すると、本願発明と刊行物発明とは、
「半導体基板上に金属材料を含むゲート電極を形成する工程と、
上記ゲート電極の形成後に、５００℃以下の条件のＣＶＤ法によって、上記半導体基板上にシリコン酸化膜を形成する工程と、
上記ゲート電極を注入マスクとして、上記シリコン酸化膜を介してイオン注入する工程を経て、高濃度不純物拡散層を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。」
である点で一致し、以下の３点で相違する。
　
（相違点１）
　本願発明では、「シリコン酸化膜」「を形成する工程」が「上記ゲート電極を構成する金属材料が酸化または昇華しない５００℃以下の条件のＣＶＤ法」によるのに対し、刊行物発明では、単に、「５００℃以下の条件のＣＶＤ法」による点。
　
（相違点２）
　「シリコン酸化膜」の膜厚が、本願発明では、「５０〜３００Å」であるのに対し、刊行物発明の「ＳｉＯ2 膜２７」の膜厚は、「３０ｎｍ」である点。
　
（相違点３）
　「高濃度不純物拡散層」を形成するに際して、本願発明では、「上記半導体基板のソース領域およびドレイン領域に上記シリコン酸化膜を介してイオン注入することで」「形成」しているのに対し、刊行物発明では、「前記ＳｉＯ2 膜２７上から、前記タングステンポリサイド層２５からなるゲート電極をマスクにして、Ｂ+ をＳｉＯ2 膜２７とＳｉ基板１１との界面近傍に最も多くイオン注入して、Ｐ+ 領域２３を形成し、その後、１０００℃、１０秒間の高速アニールで不純物を活性化及び拡散させ、ＳｉＯ2 膜２７からＳｉ基板１１へボロンを固相拡散させ」て形成している点。
　
６．判断
（１）相違点１について
　刊行物発明のゲート電極材料は、「タングステンポリサイド」であり、「ＳｉＯ2 膜２７」の堆積温度である４２０℃では、当該タングステンポリサイドの上部に形成されているタングステンシリサイドが酸化または昇華しないことは明らかである。
　よって、相違点１は、実質的なものでない。
　
（２）相違点２について
　本版発明の「シリコン酸化膜」の膜厚と、刊行物発明の「ＳｉＯ2 膜２７」の膜厚は、３００Å（３０ｎｍ）という点において一致している。そして、本願発明において、「シリコン酸化膜」の膜厚を「５０〜３００Å」とすることの格別の臨界的意義が明らかでなく、そうだとすれば、刊行物発明において、「ＳｉＯ2 膜２７」の膜厚を「５０〜３００Å」とすることは、当業者が必要に応じて適宜設定し得る、単なる設計的事項である。
　よって、相違点２は、当業者が容易に想到し得る範囲に含まれる程度のものである。
　
（３）相違点３について
    一般に、イオン注入において、注入されたイオンは、投影飛程、すなわち注入されたイオンの濃度のピークを示す深さ位置を中心に濃度が低くなるような、いわゆる山型の濃度分布を示すことは、当業者にとって、周知の事項である。
　ここで、引用発明では、「Ｂ+ をＳｉＯ2 膜２７とＳｉ基板１１との界面近傍に最も多くイオン注入して」いることから、注入されたＢ+ は、ＳｉＯ2 膜２７とＳｉ基板１１との界面近傍を中心に山型の分布を有しており、Ｓｉ基板１１の内部にも、当然Ｂ+ が注入されているものと考えられる。
　してみれば、刊行物発明においても、「Ｂ+ を」「イオン注入して、」高濃度不純物拡散層を形成しているものと認められる。
　よって、相違点３は、実質的なものでない。
　
（４）まとめ
　以上、検討したとおり、本願発明と刊行物発明との相違点は、いずれも、実質的なものでないか、当業者が、周知技術を勘案することにより容易に想到し得た範囲に含まれる程度のものにすぎず、本願発明は、引用刊行物に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
７．むすび
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶されるべきものである。
　よって、結論のとおり審決する。