【手続補正書】
【提出日】平成24年7月6日(2012.7.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１のプロトコルにしたがってデータを処理する第１のプロトコルスタックであって、前記第１のプロトコルスタックをトンネリングインターコネクトにインターフェースするインターフェースロジックを有する前記第１のプロトコルスタックと、
第２のプロトコルにしたがってデータを処理する第２のプロトコルスタックと、
前記第１のプロトコルスタックおよび前記第２のプロトコルスタックに共有される共通物理層と、
前記第１のプロトコルスタックおよび前記第２のプロトコルスタックをリンクに結合する前記トンネリングインターコネクトと
を備え、
前記インターフェースロジックは、前記トンネリングインターコネクトによるトンネリングによって発生するタイミング遅延に少なくとも部分的に基づいて前記第１のプロトコルスタックの少なくとも１つのタイマを制御する
装置。
【請求項２】
前記インターフェースロジックは、前記タイミング遅延に対応付けられているタイミング遅延情報を、前記第１のプロトコルスタックの少なくとも１つのスタックロジックの、タイミングについての制約を示すタイミング要件に対応付ける
請求項１に記載の装置。
【請求項３】
前記インターフェースロジックは、前記タイミング遅延情報、及び前記タイミング遅延情報に対応付けられている前記タイミング要件に少なくとも部分的に基づいて、前記第１のプロトコルスタックの前記少なくとも１つのタイマを制御することによって、前記第１のプロトコルスタックのタイミングを変更するか否かを判断する
請求項２に記載の装置。
【請求項４】
前記インターフェースロジックは、前記タイミング遅延情報を前記タイミング要件に動的に対応付けして、前記第１のプロトコルスタックは、前記トンネリングインターコネクトの前記共通物理層または別の物理層に動的に結合される
請求項２に記載の装置。
【請求項５】
前記インターフェースロジックは、前記第１のプロトコルスタックの第１のスタックロジックが、前記第１のプロトコルの、タイミングについての制約を示すリンクタイミング要件を満たすべく、前記第１のスタックロジックに第１のクロック信号を供給する第１のクロックを、予め定められた時間にわたってディセーブルする
請求項１に記載の装置。
【請求項６】
前記トンネリングインターコネクトは、前記トンネリングインターコネクトのプロトコルによって、前記第１のプロトコルのパケットを前記リンクにトンネリングする
請求項５に記載の装置。
【請求項７】
前記リンクは、前記第１のプロトコルスタックと前記第２のプロトコルスタックとの間で共有する統合型インターコネクトであり、前記第１のプロトコルスタックは、ＰＣＩｅ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｅｘｐｒｅｓｓ（登録商標））スタックである
請求項１から６のいずれか１項に記載の装置。
【請求項８】
前記トンネリングインターコネクトは、前記第１のプロトコルスタックに第１のスロットおよび第２のスロットを割り当てて、前記第２のプロトコルスタックに第３のスロットを割り当てる
請求項７に記載の装置。
【請求項９】
前記リンクに結合されており、前記トンネリングインターコネクトによりトンネリングされたパケットを受信する受信機
をさらに備え、
前記受信機は、前記リンクに結合されているインターフェースロジックによって、割り当てられた前記第１のスロットおよび前記第２のスロットを利用する
請求項８に記載の装置。
【請求項１０】
トンネリングインターコネクトに結合されている第１のプロトコルスタックのインターフェースロジックにおいて通信を受信する段階と、
前記通信の通信種類に基づいてテーブルにアクセスして、前記通信種類に対応付けられている、前記トンネリングインターコネクトによるトンネリングによって発生するタイミング遅延を示すタイミング遅延情報を取得する段階と、
前記タイミング遅延情報が示す遅延に対応するべく、前記通信の通信種類について前記第１のプロトコルスタックの少なくとも１つのスタックロジックのタイミングを制御するべきか否かを決定する段階と、
前記決定する段階において変更するべきと決定した場合に、前記第１のプロトコルスタックの前記少なくとも１つのスタックロジックのタイミングを調整して、前記遅延に対応する段階と、
調整された前記タイミングを用いて前記第１のプロトコルスタックにおいて前記通信を処理する段階と、
第２のプロトコルにしたがって、前記トンネリングインターコネクトに結合されている第２のプロトコルスタックにおいて第２の通信を処理する段階と
を備える方法。
【請求項１１】
前記テーブルは、不揮発性メモリに格納されており、前記トンネリングインターコネクトと前記第１のプロトコルスタックとの間のマッピングを含む第１の部分と、前記トンネリングインターコネクトと前記トンネリングインターコネクトに結合されている前記第２のプロトコルスタックとの間のマッピングを含む第２の部分とを有する
請求項１０に記載の方法。
【請求項１２】
前記第１のプロトコルスタックと前記第２のプロトコルスタックとの間で前記トンネリングインターコネクトを共有する段階と、
前記第１のプロトコルスタックがあるスロットにおいて通信対象の情報を持たない場合に、前記第２のプロトコルスタックに前記第１のプロトコルスタックの前記スロットを与える段階と
をさらに備える、請求項１１に記載の方法。
【請求項１３】
前記少なくとも１つのスタックロジックの前記タイミングは、前記少なくとも１つのスタックロジックに結合されているクロックをオフにすることによって調整される
請求項１０から１２のいずれか１項に記載の方法。
【請求項１４】
前記遅延に少なくとも部分的に基づいて、第２のスタックロジックのクロックを遅延させる段階
をさらに備える、請求項１３に記載の方法。
【請求項１５】
前記クロックを遅延して、予め定められた時間が経過するまで、前記トンネリングインターコネクトによって時間要件が満たされない場合にトリガされる、受信機からの肯定応答を受領していない旨を指し示すエラー信号が発行されないようにする段階
をさらに備える、請求項１４に記載の方法。
【請求項１６】
リンクに結合されている物理層、および、前記物理層に結合されているプロトコルスタックを有する送信機と、
前記リンクを介して前記送信機に結合されており、第１のプロトコルにしたがってデータを処理する第１のプロトコルスタックを有する受信機と、
前記受信機に結合されているダイナミックランダムアクセスメモリ（ＤＲＡＭ）と
を備え、
前記第１のプロトコルスタックは、トンネリング物理層を介して、前記リンクに前記第１のプロトコルスタックをインターフェースする第１のインターフェースロジックを含み、前記第１のインターフェースロジックは、前記トンネリング物理層によるトンネリングによって発生するタイミング遅延に少なくとも部分的に基づいて、少なくとも１つの第１のスタックロジックの少なくとも１つのタイマの制御によって、前記第１のプロトコルスタックの少なくとも１つの第１のスタックロジックのタイミングを変更する
システム。
【請求項１７】
前記受信機はさらに、第２のプロトコルにしたがってデータを処理する第２のプロトコルスタックを有し、前記第２のプロトコルスタックは、前記タイミング遅延に少なくとも部分的に基づいて前記第２のプロトコルスタックの少なくとも１つの第２のスタックロジックのタイミングを変更する第２のインターフェースロジックを含む
請求項１６に記載のシステム。
【請求項１８】
前記トンネリング物理層は、前記第１のプロトコルスタックまたは前記第２のプロトコルスタックを選択して前記送信機からのパケットを受信させるコントローラを含む
請求項１７に記載のシステム。
【請求項１９】
前記第１のインターフェースロジックは、前記トンネリング物理層を介して前記送信機から受信したパケットの通信種類に基づいてテーブルにアクセスして、前記通信種類に対応付けられている、タイミング遅延情報を取得し、前記タイミング遅延情報が示す遅延に対応するべく、前記通信種類について前記第１のプロトコルスタックの前記少なくとも第１のスタックロジックのタイミングを変更するべきか否かを決定する
請求項１６から１８のいずれか１項に記載のシステム。