(57)【要約】  ゲートリーク電流を低減し、パワースイッチング素子に適用可能なノーマリオフ型の半導体装置を提供する。  第１の窒化物半導体層の上に、第１の窒化物半導体層よりもバンドギャップが大きい第２の窒化物半導体層が形成され、その上にｐ型の第３の窒化物半導体層およびゲート電極が順に形成された半導体装置で、第３の窒化物半導体層の直下の領域において、第２の窒化物半導体層の上面から、第１窒化物半導体層と第２の窒化物半導体層との界面から１ｎｍ以上の下方まで１×１０１８ｃｍ−３以上のマグネシウムが添加されている。
2015008430.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成されたチャネルを含む第１の窒化物半導体層と、
前記第１の窒化物半導体層の上に形成され、前記第１の窒化物半導体層と比べてバンドギャップエネルギーが大きい第２の窒化物半導体層と、
前記第１の窒化物半導体層または前記第２の窒化物半導体層の上に形成されたソース電極及びドレイン電極と、
前記第２の窒化物半導体層の上に形成されたｐ型の第３の窒化物半導体層と、
前記第３の窒化物半導体層の上に形成され、前記ソース電極及び前記ドレイン電極間に配置されたゲート電極とを備え、
前記第３の窒化物半導体層の直下の領域において、前記第２の窒化物半導体層の上面から前記第１の窒化物半導体層と第２の窒化物半導体層との界面を超えるまで、１×１０１８ｃｍ−３以上のマグネシウムが添加されていることを特徴とする半導体装置。
【請求項２】
前記１×１０１８ｃｍ−３以上のマグネシウムが添加された前記第３の窒化物半導体層の直下の領域は、前記第１の窒化物半導体層と第２の窒化物半導体層との界面から１ｎｍ以上かつ１０ｎｍ以下の下方までであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
基板と、
前記基板の上に形成されたチャネルを含む第１の窒化物半導体層と、
前記第１の窒化物半導体層の上に形成され、前記第１の窒化物半導体層と比べてバンドギャップエネルギーが大きい第２の窒化物半導体層と、
前記第１の窒化物半導体層または前記第２の窒化物半導体層の上に形成されたソース電極及びドレイン電極と、
前記第２の窒化物半導体層の上に形成されたｐ型の第３の窒化物半導体層と、
前記第３の窒化物半導体層の上に形成され、前記ソース電極及び前記ドレイン電極間に配置されたゲート電極とを備え、
前記第３の窒化物半導体層の直下の領域において、前記第１の窒化物半導体層に第１の凹部が形成され、前記第１の凹部に前記第４の窒化物半導体層が埋め込まれ、前記第４の窒化物半導体層に１×１０１８ｃｍ−３以上のマグネシウムが添加されている半導体装置。
【請求項４】
前記第３の窒化物半導体層の直下の領域において、前記第２の窒化物半導体層に第２の凹部が形成され、前記第２の凹部に前記第３の窒化物半導体層が埋め込まれていることを特徴とする請求項１または３に記載の半導体装置。
【請求項５】
前記第２の凹部を除く前記第４の窒化物半導体層において、前記第２の凹部下方のマグネシウム添加領域の深さと同じ深さ分、表面部に１×１０１８ｃｍ−３以上のマグネシウムが添加されていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１の凹部の深さが１ｎｍ以上であることを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記第３の窒化物半導体層を除いた前記１×１０１８ｃｍ−３以上のマグネシウム添加領域のマグネシウムの濃度が１×１０１９ｃｍ−３以下であることを特徴とする請求項１から６のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ及び電源回路等に用いられるパワースイッチング素子に適用できる半導体装置に関するものである。
【背景技術】
【０００２】
近年、パワースイッチング素子として窒化ガリウム（ＧａＮ）に代表される窒化物半導体材料を用いた電界効果トランジスタ（ＦＥＴ：Field  Effect  Transistor）の研究が活発に行われている。ＧａＮは、シリコン（Ｓｉ）と比較してバンドギャップが約３倍大きく、絶縁破壊電界は１桁大きい。また、ＧａＮはＳｉと比べて飽和電子速度も大きいため、デバイスの高速化ができるという優れた材料特性を持つ。現在、パワースイッチング素子としてはＳｉを用いたＭＯＳＦＥＴ（Metal  Oxide  Semiconductor  Field  Effect  Transistor）やＩＧＢＴ（Insulated  Gate  Bipolar  Transistor）が使用されているが、ＧａＮを用いたＦＥＴへの置き換えを実現することにより、素子の小型軽量化や、電力損失の低減が期待されている。【０００３】
パワースイッチング素子では、電力損失低減のために低オン抵抗の実現が必要である。加えて、安全性の観点からゼロバイアス時に電流を遮断するノーマリオフ特性が不可欠である。ＧａＮを用いたＦＥＴのノーマリオフ化と低オン抵抗化を実現する技術としては、ゲート部にｐ型窒化物半導体層を用い、さらにそのｐ型窒化物半導体層下にゲートリセスを形成した例が報告されている（特許文献１の第１実施例）。この構造により、ゲート電極直下における２次元電子ガス濃度を低減できるため、ノーマリオフ特性の容易化と低オン抵抗化を両立できる。【０００４】
また、その他の背景技術として、ゲート部のｐ型窒化物半導体層下にｐ型不純物の拡散層を形成した例が報告されている（特許文献１の第２実施例）。この例においても前述の例と同様に、ゲート電極直下における２次元電子ガス濃度を低減できる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２００３９５号公報
【発明の概要】
【０００６】
しかしながら、ゲート部にｐ型窒化物半導体を用いた従来のＦＥＴでは、これまでＧａＮを用いたＦＥＴにおける主流の構造であったＡｌＧａＮバリア層上に形成したショットキーゲート電極構造に比べて大幅にゲートリーク電流を低減できるものの、Ｓｉを用いたパワースイッチング素子と同等レベルのリーク電流を実現するためには、さらなるゲートリーク電流の低減が必要であった。
【０００７】
なお、ここでＡｌＧａＮとはＡｌＮとＧａＮとの混晶を表す。すなわち、ＡｌｘＧａ１−ｘＮ（ｘは０＜ｘ＜１の範囲におけるある値）である。
【０００８】
本発明は上記の課題に鑑み、ゲートリーク電流を低減することにより、パワースイッチング素子に適用可能なノーマリオフ型の半導体装置を提供することを目的とする。
【０００９】
上記課題を解決するために、本発明の半導体装置は、基板と、基板の上に形成されたチャネルを含む第１の窒化物半導体層と、第１の窒化物半導体層の上に形成され、第１の窒化物半導体層と比べてバンドギャップエネルギーが大きい第２の窒化物半導体層とを備える。さらに第１もしくは第２の窒化物半導体層の上に形成されたソース電極及びドレイン電極と、第２の窒化物半導体層の上に形成されたｐ型の第３の窒化物半導体層と、第３の窒化物半導体層の上に形成され、ソース電極及びドレイン電極間に配置されたゲート電極とを備えを備える。さらに第３の窒化物半導体層の直下の領域において、第１の窒化物半導体層上に第１の凹部が形成されていない場合は、第２の窒化物半導体層の上面から第１と第２の窒化物半導体層の界面を超えるまで、１×１０１８ｃｍ−３以上のマグネシウムが添加される。また第１の窒化物半導体層上に第１の凹部が形成され、第１の凹部に第４の窒化物半導体層が埋め込まれている場合は、第４の窒化物半導体層に１×１０１８ｃｍ−３以上のマグネシウムが添加されている。
【００１０】
この構成によれば、ゲートリーク電流の主要因となっている、ｐ型の第３の窒化物半導体層の直下の領域における第２の窒化物半導体層から第２と第１の窒化物半導体層のヘテロ界面にかけての格子欠陥起因の残留ｎ型不純物を、１×１０１８ｃｍ−３以上の高濃度のマグネシウムが補償するため、ゲートリーク電流を低減することができる。
【００１１】
本発明の半導体装置は、１×１０１８ｃｍ−３以上のマグネシウムが添加された第３の窒化物半導体層の直下の領域は、第１の窒化物半導体層と第２の窒化物半導体層との界面から１ｎｍ以上かつ１０ｎｍ以下の下方までである。
【００１２】
また、本発明の半導体装置は、基板と、基板の上に形成されたチャネルを含む第１の窒化物半導体層と、第１の窒化物半導体層の上に形成され、第１の窒化物半導体層と比べてバンドギャップエネルギーが大きい第２の窒化物半導体層とを備える。さらに第１の窒化物半導体層または第２の窒化物半導体層の上に形成されたソース電極及びドレイン電極と、第２の窒化物半導体層の上に形成されたｐ型の第３の窒化物半導体層と、第３の窒化物半導体層の上に形成され、ソース電極及びドレイン電極間に配置されたゲート電極とを備える。さらに第３の窒化物半導体層の直下の領域において、第１の窒化物半導体層に第１の凹部が形成され、第１の凹部に第４の窒化物半導体層が埋め込まれ、第４の窒化物半導体層に１×１０１８ｃｍ−３以上のマグネシウムが添加されている。
【００１３】
これにより、ゲート領域以外のチャネル抵抗を低減して、半導体装置のオン抵抗を低減することができる。
【００１４】
また、本発明の半導体装置は、第３の窒化物半導体層の直下の領域において、第２の窒化物半導体層に第２の凹部が形成され、第２の凹部に第３の窒化物半導体層が埋め込まれている半導体装置である。
【００１５】
これにより、Ｍｇを拡散させる必要がなく、ＡｌＧａＮ層中にドーピングしたＭｇによってチャネルのヘテロ界面に形成される格子欠陥起因の残留ｎ型不純物を補償できるため、残留ｎ型不純物を介したゲートリーク電流を低減することができる。
【００１６】
また、本発明の半導体装置は、第２の凹部を除く第２の窒化物半導体層において、第２の凹部下方の１×１０１８ｃｍ−３以上のマグネシウム添加領域の深さと同じ深さ分、表面部に１×１０１８ｃｍ−３以上のマグネシウムが添加されている半導体装置である。
【００１７】
これにより、ゲート領域以外のチャネル抵抗を低減して、半導体装置のオン抵抗を低減することができる。
【００１８】
また、本発明の半導体装置は、第１の凹部の深さが１ｎｍ以上である半導体装置である。
【００１９】
これにより、高濃度のＭｇ拡散領域が、高密度の格子欠陥が存在するｉ型ＡｌＧａＮ層とｉ型ＧａＮ層のヘテロ界面に到達するので、ゲートリーク電流低減効果を得られる。
【００２０】
本発明の半導体装置は、第３の窒化物半導体層を除いた１×１０１８ｃｍ−３以上のマグネシウム添加領域のマグネシウムの濃度が１×１０１９ｃｍ−３以下である半導体装置である。
【００２１】
これにより、Ｍｇ濃度を抑制し、またはＭｇによる格子欠陥の増加を抑制することで、２次元電子ガス濃度の低減を抑制することができる。
【００２２】
以上説明したように、本発明の半導体装置によれば、ゲートリーク電流を低減したノーマリオフ型の半導体素子を実現することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図
【図２】本発明の第２の実施形態に係る半導体装置を示す断面図
【図３】（ａ）〜（ｃ）第２の実施形態に係る半導体装置の製造方法を示す断面図
【図４】（ａ）〜（ｃ）第２の実施形態に係る半導体装置の製造方法を示す断面図
【図５】（ａ）〜（ｃ）本発明の第３の実施形態に係る半導体装置を示す断面図
【図６】（ａ）〜（ｃ）第３の実施形態に係る半導体装置の製造方法を示す断面図
【図７】（ａ）〜（ｃ）第３の実施形態に係る半導体装置の製造方法を示す断面図
【発明を実施するための形態】
【００２４】
（第１の実施形態）
図１は、本実施形態に係る半導体装置を示す断面図である。本実施形態に係る半導体装置は、電界効果トランジスタである。図１に示すように、本実施形態の半導体装置は、Ｓｉからなる基板１０１の上に、厚さ２μｍのバッファ層１０２と、厚さ２μｍのアンドープであるｉ型ＧａＮ層１０３と、厚さ２５ｎｍ、Ａｌ組成比１５％のｉ型ＡｌＧａＮ層１０４と、厚さ２００ｎｍのｐ型ＧａＮ層１０５とが順次形成された構成を有している。バッファ層１０２は、ＡｌＮ層（図示せず）とＡｌＧａＮ層（図示せず）とを交互に複数回繰り返して形成される積層構造からなる。また、ｐ型ＧａＮ層１０５は、ｉ型ＡｌＧａＮ層１０４の上の所定の領域（以下、ゲート領域という）に選択的に形成されている。ここで、「アンドープ（ｉ型）」とは、半導体層をエピタキシャル成長した時に、半導体層に対し不純物が意図的にドーピングされていないことを意味する。ｐ型ＧａＮ層１０５の上にはＰｄからなるゲート電極１０８が設けられている。また、ｉ型ＡｌＧａＮ層１０４の上には、ともにＴｉとＡｌからなるソース電極１０６及びドレイン電極１０７が設けられている。ｐ型ＧａＮ層１０５とゲート電極１０８との接触は、オーミック接触である。また、ソース電極１０６およびドレイン電極１０７とｉ型ＡｌＧａＮ層１０４との接触は、それぞれオーミック接触である。すなわち、ソース電極１０６およびドレイン電極１０７はそれぞれ、ｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面に形成される２次元電子ガスチャネル(図示せず)と電気的に接続されている。なお、ｉ型ＧａＮ層１０３上の一部にｉ型ＡｌＧａＮ層１０４が形成される場合は、ソース電極１０６及びドレイン電極１０７が、ｉ型ＧａＮ層１０３上のｉ型ＡｌＧａＮ層１０４が形成されていない領域に形成されてもよい。
【００２５】
ｐ型ＧａＮ層１０５とゲート電極１０８とは、ソース電極１０６の側に偏った位置に形成されている。これはゲート電極１０８とドレイン電極１０７との距離を大きくすることにより、高いドレイン電圧が印加されたときに生じる電界を緩和して、半導体素子の破壊耐圧を向上させるためである。例えば、耐圧６００Ｖのパワースイッチング素子へ適用する場合、ゲート部となるｐ型ＧａＮ層１０５とドレイン電極１０７との距離は１０〜２０μｍ程度とすることが好ましく、本実施の形態では１０μｍとしている。なお、ソース電極１０６とゲート電極１０８との間隔は、１μｍであり、ゲート長は１μｍである。なお、ここでゲート長とは、ｐ型ＧａＮ層１０５の、ソース電極１０６とドレイン電極１０７とを結ぶ方向に沿った幅のことである。
【００２６】
ｐ型ＧａＮ層１０５の表面近傍を除く領域の大部分は、５×１０１９ｃｍ−３程度のＭｇがドーピングされ、５×１０１７ｃｍ−３程度のキャリア濃度となっている。ｐ型ＧａＮ層１０５の表面から深さ方向に１０ｎｍ程度まで入った領域（図示せず）は、２×１０２０ｃｍ−３程度のＭｇがドーピングされている。ゲート領域であるｐ型ＧａＮ層１０５の直下において、ｉ型ＡｌＧａＮ層１０４からｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面までの深さにわたりＭｇが１×１０１８ｃｍ−３以上の濃度で存在するＭｇ拡散領域１０９が形成されている。ｐ型ＧａＮ層１０５のＭｇ濃度について、ｐ型化するのに十分な濃度は１×１０１９ｃｍ−３程度であるが、本発明においては、ｐ型化するのに十分な濃度の１×１０１９ｃｍ−３程度よりも数倍高濃度のＭｇをドーピングしたｐ型ＧａＮ層１０５を設けることにより、ｐ型ＧａＮ層１０５からのＭｇの熱拡散を容易にしている。
【００２７】
ｉ型ＧａＮ層１０３あるいはｉ型ＡｌＧａＮ層１０４には、通常、窒素原子の未結合等に基づく高密度の格子欠陥が存在している。この格子欠陥は残留ｎ型不純物として作用するため、アンドープ層であっても、濃度が１×１０１６ｃｍ−３程度のｎ型不純物がドーピングされた状態と同様になる。Ｍｇ拡散領域１０９においては、ｐ型不純物であるＭｇによって残留ｎ型不純物が補償された状態となる。ＧａＮ中あるいはＡｌＧａＮ中のＭｇの活性化率は通常１％程度となるため、Ｍｇ拡散領域１０９のＭｇ濃度は、残留ｎ型不純物濃度よりも２桁高濃度の１×１０１８ｃｍ−３以上が必要となる。
【００２８】
本発明者らは、チャネルのヘテロ界面まで１×１０１８ｃｍ−３以上の高濃度のＭｇ拡散領域を形成することにより、ゲートリーク電流を従来のＦＥＴよりも１桁以上低減できることを見出した。これは、拡散された高濃度のＭｇにより、ゲート領域の窒化物半導体層及びそのヘテロ界面に形成される格子欠陥起因の残留ｎ型不純物を補償しているためと考えられる。したがって、本実施形態では残留ｎ型不純物を介したゲートリーク電流を低減することができる。
【００２９】
１×１０１８ｃｍ−３以上の高濃度のＭｇ拡散領域１０９がｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３のヘテロ界面まで到達した場合、Ｍｇ拡散領域１０９において２次元電子ガスチャネルの抵抗が高くなる。しかしながら本発明のＦＥＴではソース電極１０６とドレイン電極１０７との間の距離に比べてゲート長が小さく、全チャネル長さに対して１×１０１８ｃｍ−３以上の高濃度のＭｇ拡散領域１０９のチャネル長さの占める割合は１／１０以下と小さいため、ＦＥＴのオン抵抗の上昇に与える影響は軽微である。
【００３０】
なお、十分なゲートリーク電流低減効果を得るために、１×１０１８ｃｍ−３以上の高濃度のＭｇ拡散領域１０９は、高密度の格子欠陥が存在するｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面に少なくとも到達していればよく、少し超える程度がよい。具体的には、ｐ型ＧａＮ層１０５の直下のＭｇ拡散領域はｉ型ＧａＮ層１０３中に１ｎｍ以上の深さに到達していればよい。ただ、ｉ型ＧａＮ層１０３中に拡散するＭｇ拡散領域の深さが１０ｎｍを超えると２次元電子ガスチャネルの抵抗が高くなり好ましくない。また、Ｍｇ濃度が高くなり過ぎるとアンドープ層がｐ型化する、あるいはＭｇによる格子欠陥が増加することによって、２次元電子ガス濃度が下がり、チャネル抵抗が上昇するため、１×１０１９ｃｍ−３以下が好ましい。
【００３１】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置の断面図を図２に示す。図２において図１と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００３２】
本実施形態の半導体装置では、Ａｌ組成比１５％のｉ型ＡｌＧａＮ層１０４の厚さが６０ｎｍと厚く、且つｉ型ＡｌＧａＮ層１０４の表面からの深さが３５ｎｍのゲートリセス部２０１が形成されており、ゲートリセス部２０１を埋めるようにｐ型ＧａＮ層１０５が形成されている。Ｍｇ拡散領域１０９は、ゲートリセス部２０１の直下の領域においてｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面に到達している。Ｍｇ拡散領域１０９のＭｇ濃度は、１×１０１８ｃｍ−３以上である。ゲートリセス部２０１の直下以外の領域では、ゲートリセス部２０１の直下と同じ深さでｉ型ＡｌＧａＮ層１０４の表面に一様にＭｇ拡散領域１０９が形成されている。ここで、ゲートリセス部２０１の底部の、ソース電極１０６とドレイン電極１０７とを結ぶ方向に沿った幅は、１μｍである。
【００３３】
このようにｉ型ＡｌＧａＮ層１０４を厚膜化してゲートリセス部２０１を形成することにより、ゲート領域以外のチャネル抵抗を低減して、半導体装置のオン抵抗を低減することができる。
【００３４】
ゲートリセス部２０１の直下においては、第１の実施形態と同様に、チャネルのヘテロ界面に形成される格子欠陥起因の残留ｎ型不純物が高濃度Ｍｇにより補償されるため、ゲートリーク電流を低減することができる。ゲートリセス部２０１の直下の領域以外においては、上述のようにｉ型ＡｌＧａＮ層１０４の表面に１×１０１８ｃｍ−３以上の高濃度のＭｇ拡散領域１０９を一様に形成した場合でも、ゲートリセス部２０１の直下以外の領域では高濃度のＭｇ拡散領域１０９がｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面に到達しないため、ゲートリセス部２０１の直下以外のチャネル抵抗の上昇を抑制することができる。さらに、ｉ型ＡｌＧａＮ層１０４の表面に高濃度のＭｇ拡散領域を形成することによって、ドレイン電極１０７からｐ型ＧａＮ層１０５に至るゲートリーク電流経路において、ｉ型ＡｌＧａＮ層１０４の表面の残留ｎ型不純物を介したゲートリーク電流を低減することができる。
【００３５】
以下に、第２の実施形態に係る半導体装置の製造方法を、図３（ａ）〜（ｃ）および図４（ａ）〜（ｃ）を用いて説明する。なお、図４（ａ）〜（ｃ）に示す工程は、図３（ａ）〜（ｃ）に示す工程の後に続く工程である。まず、図３（ａ）に示すように、Ｓｉからなる基板１０１上に有機金属気相成長法（ＭＯＣＶＤ：Metal  Organic  Chemical  Vapor  Deposition）を用いて、厚さ２μｍのＡｌＮ及びＡｌＧａＮの積層からなるバッファ層１０２と、厚さ２μｍのｉ型ＧａＮ層１０３と、厚さ６０ｎｍ、Ａｌ組成比１５％のｉ型ＡｌＧａＮ層１０４を順次エピタキシャル成長する。
【００３６】
次に、図３（ｂ）に示すように、例えば塩素ガスを用いたＩＣＰ（Inductive-Coupled  Plasma）エッチングなどのドライエッチングによってゲート領域のｉ型ＡｌＧａＮ層１０４を除去して、深さ３５ｎｍのゲートリセス部２０１を形成する。
【００３７】
次に、図３（ｃ）に示すように、ＭＯＣＶＤ法により厚さ２００ｎｍのｐ型ＧａＮ層１０５をエピタキシャル成長する。このとき、エピタキシャル成長時もしくは成長後の熱拡散により、深さ約３０ｎｍのＭｇ拡散領域１０９を形成する。Ｍｇ拡散領域１０９の濃度と深さは、エピタキシャル成長時もしくは成長後の熱処理温度とｐ型ＧａＮ層１０５中のＭｇ濃度により制御することができ、例えば成長時に約１０００℃の熱処理を行う。チャネルに到達する深さまで濃度が１×１０１８ｃｍ−３以上のＭｇ拡散領域を形成するためには、ｐ型ＧａＮ層１０５中のＭｇ濃度は５×１０１９ｃｍ−３程度まで高くすることが望ましい。またエピタキシャル成長界面には、Ｃ、Ｏ等のｎ型ドーパントになる不純物が結晶中に取り込まれ、ゲートリーク電流増加の要因となるが、Ｍｇ拡散領域１０９中のＭｇにより補償されるため、ゲートリーク電流の増加を抑制することができる。
【００３８】
次に、図４（ａ）に示すように、ＩＣＰドライエッチング等により、ｐ型ＧａＮ層１０５のゲート領域以外の領域に形成された部分を選択的に除去する。このとき、塩素ガスに酸素ガスを添加することにより、ｐ型ＧａＮ層１０５よりもｉ型ＡｌＧａＮ層１０４のエッチング速度を小さくした選択エッチングをすることが望ましい。
【００３９】
次に、図４（ｂ）に示すように、Ｔｉ層とＡｌ層の積層を形成した後、窒素雰囲気において６００℃の熱処理を行い、ソース電極１０６及びドレイン電極１０７を形成する。
【００４０】
続いて、図４（ｃ）に示すように、ｐ型ＧａＮ層１０５の上にＰｄからなるゲート電極１０８を形成する。
【００４１】
以上の説明では、ｐ型ＧａＮ層１０５のエピタキシャル成長時にＭｇ拡散領域１０９を形成するため、ｐ型ＧａＮ層１０５の下のＭｇ拡散領域１０９の深さと、上にｐ型ＧａＮ層１０５がない領域のｉ型ＡｌＧａＮ層１０４中のＭｇ拡散領域深さは同じである。しかし図４（ａ）のｐ型ＧａＮ層エッチング後に熱処理によってＭｇ拡散領域１０９を形成した場合は、ｐ型ＧａＮ層１０５下のＭｇ拡散領域１０９の深さの方が深くなる。この場合でも同様にゲートリーク電流の低減効果が得られる。
【００４２】
上記のように、Ｍｇ拡散領域１０９がｐ型ＧａＮ層１０５のドライエッチング前後のどちらで形成されても、ゲートリセス部２０１の直下のＭｇ拡散領域深さは、ゲート領域以外のＭｇ拡散領域深さと比べて同じかもしくは深くなる。
【００４３】
本願発明者らは、ｐ型ＧａＮ層１０５の熱処理温度をパラメータとして、図２に示すＦＥＴを作成し、検討した。ｐ型ＧａＮ層１０５を形成した時の熱処理温度を９７０℃、９８０℃、１０００℃としたサンプルをそれぞれサンプルＡ，サンプルＢ，サンプルＣとする。それぞれのサンプルについて、ゲートリーク電流とＭｇ拡散領域１０９がｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面を越える距離との関係は、表１のようになった。
【００４４】
【表１】
2015008430.tif 000003
【００４５】
なお、ゲートリーク電流の値は、ソース電極１０６とドレイン電極１０７との間の電圧を６００Ｖとしたときの値である。
【００４６】
表１から明らかなように、ｐ型ＧａＮ層１０５に対する熱処理温度が高いほどＭｇ拡散距離が大きく、ゲートリーク電流が低減されていることがわかる。特にサンプルＣは、サンプルＡと比較してゲートリーク電流が１／２０以下となっている。これは、拡散された高濃度のＭｇにより、ゲート領域の窒化物半導体層及びそのヘテロ界面に形成される格子欠陥起因の残留ｎ型不純物を補償しているためと考えられる。
【００４７】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置の断面図を図５に示す。図５において図２と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００４８】
本実施形態の半導体装置では、ゲート領域のｐ型ＧａＮ層１０５直下以外においては、チャネルとなるｉ型ＧａＮ層１０３上に、厚さ３５ｎｍ、Ａｌ組成比１５％のｉ型ＡｌＧａＮ層１０４、厚さ２５ｎｍ、Ａｌ組成比１５％のＭｇドープＡｌＧａＮ層４０１が順次積層されている。ｐ型ＧａＮ層１０５直下のゲートリセス部２０１では、ｉ型ＡｌＧａＮ層１０４は完全に除去されて第２の凹部が形成され、ｉ型ＧａＮ層１０３に約１０ｎｍの深さの凹み（第１の凹部）が形成されており、ＭｇドープＡｌＧａＮ層４０１とｉ型ＧａＮ層１０３のヘテロ界面にチャネルが形成されている。ＭｇドープＡｌＧａＮ層４０１のＭｇ濃度は、約２×１０１８ｃｍ−３である。ここで、ゲートリセス部２０１の底部の、ソース電極１０６とドレイン電極１０７とを結ぶ方向に沿った幅は、１μｍである。
【００４９】
ｉ型ＧａＮ層１０３に形成された凹みにＭｇドープＡｌＧａＮ層４０１が埋め込まれていることにより、Ｍｇを拡散させる必要がなく、ＭｇドープＡｌＧａＮ層４０１中にドーピングしたＭｇによってチャネルのヘテロ界面に形成される格子欠陥起因の残留ｎ型不純物を補償できるため、残留ｎ型不純物を介したゲートリーク電流を低減することができる。
【００５０】
以下に、第３の実施形態に係る半導体装置の製造方法を、図６（ａ）〜（ｃ）および図７（ａ）〜（ｃ）を用いて説明する。なお、図７（ａ）〜（ｃ）に示す工程は、図６（ａ）〜（ｃ）に示す工程の後に続く工程である。まず、図６（ａ）に示すように、ＭＯＣＶＤ法によりＳｉ基板１０１上に、バッファ層１０２、ｉ型ＧａＮ層１０３、ｉ型ＡｌＧａＮ層１０４を順次エピタキシャル成長する。
【００５１】
次に、図６（ｂ）に示すように、ＩＣＰドライエッチング等によりゲートリセス部２０１を形成する。このときｉ型ＡｌＧａＮ層１０４を完全に除去し、ｉ型ＧａＮ層１０３に到達する深さまでエッチングする。ｉ型ＧａＮ層１０３のエッチング深さは、ｉ型ＡｌＧａＮ層１０４を完全に除去できるように、ｉ型ＡｌＧａＮ層１０４の膜厚ばらつき、ドライエッチングレートばらつきを考慮して決定されるが、少なくとも１ｎｍ以上必要である。一方、ｉ型ＧａＮ層１０３のエッチングが深くなり過ぎると、チャネルの湾曲が大きくなり、チャネル抵抗が大きくなるため、５０ｎｍ程度以下にすることが望ましい。
【００５２】
次に、図６（ｃ）に示すように、ＭＯＣＶＤ法により厚さ２５ｎｍのＭｇドープＡｌＧａＮ層４０１、厚さ２００ｎｍのｐ型ＧａＮ層１０５を順次エピタキシャル成長する。このときエピタキシャル成長界面には、Ｃ、Ｏ等のｎ型ドーパントになる不純物が結晶中に取り込まれ、ゲートリーク電流増加の要因となるが、ＭｇドープＡｌＧａＮ層４０１中のＭｇにより補償されるため、ゲートリーク電流増加を抑制することができる。
【００５３】
次にＩＣＰドライエッチング等により、ｐ型ＧａＮ層１０５のゲート領域以外の領域に形成された部分を選択的に除去し（図７（ａ））、ソース電極１０６及びドレイン電極１０７を形成後（図７（ｂ））、ｐ型ＧａＮ層１０５上にゲート電極１０８を形成する（図７（ｃ））。
【００５４】
本実施の形態では、チャネルを形成するヘテロ界面におけるＭｇ濃度は、ＭｇドープＡｌＧａＮ層４０１の結晶成長時のドーピング量で制御されるため、熱拡散と比較してＭｇ濃度の制御性が良く、安定してゲートリーク電流を低減することができる。
【００５５】
また半導体装置の閾値電圧を決定する重要なパラメータであるゲートリセス部のＭｇドープＡｌＧａＮ層４０１の膜厚は、図６（ｃ）のエピタキシャル成長のみで決定されるため、閾値電圧の制御性が向上し、ばらつきを抑制することができる。
【００５６】
以上の実施の形態では、ｐ型窒化物半導体層をＧａＮとしたが、その下のｉ型ＡｌＧａＮ層と同等以下のＡｌ組成比を有するｐ型ＡｌＧａＮ層でもよく、例えば、Ａｌ組成比１０％程度のｐ型ＡｌＧａＮ層もしくはｐ型ＧａＮ層との積層であってもよい。
【００５７】
また、ｉ型ＧａＮ層とｉ型ＡｌＧａＮ層は、ｎ型であってもよい。
【００５８】
また、ｉ型ＧａＮ層の代わりにｉ型Ａｌｘ１Ｇａ１−ｘ１−ｙ１Ｉｎｙ１Ｎ層（０≦ｘ１＜１、０≦ｙ１≦１、但しバンドギャップをＥｇ１とする）を用いてもよく、ｉ型ＡｌＧａＮ層の代わりにｉ型Ａｌｘ２Ｇａ１−ｘ２−ｙ２Ｉｎｙ２Ｎ層（０≦ｘ２≦１、０≦ｙ２＜１、但しバンドギャップをＥｇ２とする）を用いてもよい。但し、Ｅｇ１＜Ｅｇ２である。
【００５９】
また、ｐ型ＧａＮ層の代わりにｐ型Ａｌｘ３Ｇａ１−ｘ３−ｙ３ｎｙ３Ｎ層（０≦ｘ３≦１、０≦ｙ３≦１）を用いてもよい。
【００６０】
また、Ｓｉ基板を用いた半導体装置の例を示したが、基板の材料は、サファイア或いはＳｉＣ、ＧａＮなどでもよく、窒化物半導体層を形成できる材料であればよい。
【産業上の利用可能性】
【００６１】
本発明の半導体装置は、低消費電力で且つ実用上問題ないレベルまでゲートリーク電流を低減することができるため、インバータ及び電源回路等に用いられるパワースイッチング素子として有用である。
【符号の説明】
【００６２】
１０１  基板
１０２  バッファ層
１０３  ｉ型ＧａＮ層（第１の窒化物半導体層）
１０４  ｉ型ＡｌＧａＮ層（第２の窒化物半導体層）
１０５  ｐ型ＧａＮ層（第３の窒化物半導体層）
１０６  ソース電極
１０７  ドレイン電極
１０８  ゲート電極
１０９  Ｍｇ拡散領域
２０１  ゲートリセス部
４０１  ＭｇドープＡｌＧａＮ層（第４の窒化物半導体層）
【図１】
2015008430.tif 000004
【図２】
2015008430.tif 000005
【図３】
2015008430.tif 000006
【図４】
2015008430.tif 000007
【図５】
2015008430.tif 000008
【図６】
2015008430.tif 000009
【図７】
2015008430.tif 000010
【手続補正書】
【提出日】平成28年1月12日(2016.1.12)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
基板と、
前記基板の上に形成された第１の窒化物半導体層、及び該第１の窒化物半導体層の上に形成され、該第１の窒化物半導体層と比べてバンドギャップエネルギーが大きい第２の窒化物半導体層とを含む半導体層積層体と、
前記半導体層積層体の上に形成されたソース電極及びドレイン電極と、
前記第２の窒化物半導体層の上に形成され、前記ソース電極及び前記ドレイン電極間に配置されたｐ型の第３の窒化物半導体層と、
前記第３の窒化物半導体層の上に形成されたゲート電極とを備え、
前記第３の窒化物半導体層の直下において、前記第２の窒化物半導体層の上面から前記第１の窒化物半導体層と前記第２の窒化物半導体層との界面を下方に超えたところまで１×１０１８ｃｍ−３以上のマグネシウムが添加された第１のマグネシウム添加領域を有することを特徴とする半導体装置。
【請求項２】
前記第１のマグネシウム添加領域の下面位置は、前記第１の窒化物半導体層と前記第２の窒化物半導体層との界面から１ｎｍ以上かつ１０ｎｍ以下の下方位置であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のマグネシウム添加領域のマグネシウムの濃度が、１×１０１９ｃｍ−３以下であることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第３の窒化物半導体層の直下において、前記第２の窒化物半導体層の上面にリセス部が形成され、前記リセス部に前記第３の窒化物半導体層が埋め込まれていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記第２の窒化物半導体層の前記リセス部を除く領域において、前記第２の窒化物半導体層の上面から前記第１のマグネシウム添加領域の深さと同じ深さ分、１×１０１８ｃｍ−３以上のマグネシウムが添加された第２のマグネシウム添加領域を有することを特徴とする請求項４に記載の半導体装置。
【請求項６】
基板と、
前記基板の上に順次形成され、リセス部が形成された第１の窒化物半導体層、該第１の窒化物半導体層と比べてバンドギャップエネルギーが大きく、且つ、前記第１の窒化物半導体層の前記リセス部以外の領域に形成された第２の窒化物半導体層、及び前記リセス部の内壁を含み、前記第１及び前記第２の窒化物半導体層を覆うように積層され、該第１の窒化物半導体層と比べてバンドギャップエネルギーが大きい第４の窒化物半導体層とを含む半導体層積層体と、
前記リセス部上方の前記第４の窒化物半導体層の上に形成されたｐ型の第３の窒化物半導体層と、
前記第３の窒化物半導体層の上に形成されたゲート電極と、
前記第３の窒化物半導体層の両側方の前記半導体層積層体の上にそれぞれ形成されたソース電極及びドレイン電極とを備え、
前記第４の窒化物半導体層にマグネシウムが添加されていることを特徴とする半導体装置。
【請求項７】
前記リセス部の深さが１ｎｍ以上であることを特徴とする請求項６に記載の半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータ及び電源回路等に用いられるパワースイッチング素子に適用できる半導体装置に関するものである。
【背景技術】
【０００２】
近年、パワースイッチング素子として窒化ガリウム（ＧａＮ）に代表される窒化物半導体材料を用いた電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の研究が活発に行われている。ＧａＮは、シリコン（Ｓｉ）と比較してバンドギャップが約３倍大きく、絶縁破壊電界は１桁大きい。また、ＧａＮはＳｉと比べて飽和電子速度も大きいため、デバイスの高速化ができるという優れた材料特性を持つ。現在、パワースイッチング素子としてはＳｉを用いたＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）が使用されているが、ＧａＮを用いたＦＥＴへの置き換えを実現することにより、素子の小型軽量化や、電力損失の低減が期待されている。
【０００３】
パワースイッチング素子では、電力損失低減のために低オン抵抗の実現が必要である。加えて、安全性の観点からゼロバイアス時に電流を遮断するノーマリオフ特性が不可欠である。ＧａＮを用いたＦＥＴのノーマリオフ化と低オン抵抗化を実現する技術としては、ゲート部にｐ型窒化物半導体層を用い、さらにそのｐ型窒化物半導体層下にゲートリセスを形成した例が報告されている（特許文献１の第１実施例）。この構造により、ゲート電極直下における２次元電子ガス濃度を低減できるため、ノーマリオフ特性の容易化と低オン抵抗化を両立できる。
【０００４】
また、その他の背景技術として、ゲート部のｐ型窒化物半導体層下にｐ型不純物の拡散層を形成した例が報告されている（特許文献１の第２実施例）。この例においても前述の例と同様に、ゲート電極直下における２次元電子ガス濃度を低減できる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２００３９５号公報
【発明の概要】
【０００６】
しかしながら、ゲート部にｐ型窒化物半導体を用いた従来のＦＥＴでは、これまでＧａＮを用いたＦＥＴにおける主流の構造であったＡｌＧａＮバリア層上に形成したショットキーゲート電極構造に比べて大幅にゲートリーク電流を低減できるものの、Ｓｉを用いたパワースイッチング素子と同等レベルのリーク電流を実現するためには、さらなるゲートリーク電流の低減が必要であった。
【０００７】
なお、ここでＡｌＧａＮとはＡｌＮとＧａＮとの混晶を表す。すなわち、ＡｌｘＧａ１−ｘＮ（ｘは０＜ｘ＜１の範囲におけるある値）である。
【０００８】
本発明は上記の課題に鑑み、ゲートリーク電流を低減することにより、パワースイッチング素子に適用可能なノーマリオフ型の半導体装置を提供することを目的とする。
【０００９】
上記課題を解決するために、本発明の半導体装置は、基板と、半導体層積層体と、半導体層積層体の上に形成されたソース電極及びドレイン電極とを有している。半導体層積層体は、基板の上に形成された第１の窒化物半導体層、及び第１の窒化物半導体層の上に形成され、第１の窒化物半導体層と比べてバンドギャップエネルギーが大きい第２の窒化物半導体層とを含む。半導体装置は、さらに、第２の窒化物半導体層の上に形成され、ソース電極及びドレイン電極間に配置されたｐ型の第３の窒化物半導体層と、第３の窒化物半導体層の上に形成されたゲート電極とを備えている。また、半導体装置は、第３の窒化物半導体層の直下において、第２の窒化物半導体層の上面から第１の窒化物半導体層と第２の窒化物半導体層との界面を下方に超えたところまで１×１０１８ｃｍ−３以上のマグネシウムが添加された第１のマグネシウム添加領域を有する。
【００１０】
この構成によれば、ゲートリーク電流の主要因となっている、ｐ型の第３の窒化物半導体層の直下の領域における第２の窒化物半導体層から第２と第１の窒化物半導体層のヘテロ界面にかけての格子欠陥起因の残留ｎ型不純物を、１×１０１８ｃｍ−３以上の高濃度のマグネシウムが補償するため、ゲートリーク電流を低減することができる。
【００１１】
本発明の半導体装置は、第１のマグネシウム添加領域の下面位置は、第１の窒化物半導体層と第２の窒化物半導体層との界面から１ｎｍ以上かつ１０ｎｍ以下の下方位置であってもよい。
【００１２】
また、本発明の半導体装置は、基板と、半導体層積層体とを有している。半導体層積層体は、基板の上に順次形成され、リセス部が形成された第１の窒化物半導体層、第１の窒化物半導体層と比べてバンドギャップエネルギーが大きく、且つ、第１の窒化物半導体層のリセス部以外の領域に形成された第２の窒化物半導体層、及びリセス部の内壁を含み、第１及び第２の窒化物半導体層を覆うように積層され、第１の窒化物半導体層と比べてバンドギャップエネルギーが大きい第４の窒化物半導体層とを含む。半導体装置は、さらに、リセス部上方の第４の窒化物半導体層の上に形成されたｐ型の第３の窒化物半導体層と、第３の窒化物半導体層の上に形成されたゲート電極と、第３の窒化物半導体層の両側方の半導体層積層体の上にそれぞれ形成されたソース電極及びドレイン電極とを備えている。そして、第４の窒化物半導体層にマグネシウムが添加されている。
【００１３】
これにより、マグネシウムが添加された第４の窒化物半導体層をリセス部の内壁と、第１及び第２の窒化物半導体層を覆うように積層することで、マグネシウム濃度を高精度に制御することができ、安定してゲートリーク電流を低減することができる。
【００１４】
また、本発明の半導体装置は、第２の窒化物半導体層のリセス部を除く領域において、第２の窒化物半導体層の上面から第１のマグネシウム添加領域の深さと同じ深さ分、１×１０１８ｃｍ−３以上のマグネシウムが添加された第２のマグネシウム添加領域を有してもよい。
【００１５】
これにより、第２の窒化物半導体層の表面を介したゲートリーク電流を低減することができる。
【００１６】
また、本発明の半導体装置は、リセス部の深さが１ｎｍ以上であってもよい。
【００１７】
これにより、高濃度のマグネシウム添加領域が、高密度の格子欠陥が存在するｉ型ＡｌＧａＮ層とｉ型ＧａＮ層のヘテロ界面に到達するので、ゲートリーク電流低減効果を得られる。
【００１８】
本発明の半導体装置は、第１のマグネシウム添加領域のマグネシウムの濃度が１×１０１９ｃｍ−３以下であってもよい。
【００１９】
これにより、マグネシウム濃度を抑制し、またはマグネシウムによる格子欠陥の増加を抑制することで、２次元電子ガス濃度の低減を抑制することができる。
【００２０】
以上説明したように、本発明の半導体装置によれば、ゲートリーク電流を低減したノーマリオフ型の半導体素子を実現することができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施形態に係る半導体装置を示す断面図
【図２】本発明の第２の実施形態に係る半導体装置を示す断面図
【図３】（ａ）〜（ｃ）第２の実施形態に係る半導体装置の製造方法を示す断面図
【図４】（ａ）〜（ｃ）第２の実施形態に係る半導体装置の製造方法を示す断面図
【図５】本発明の第３の実施形態に係る半導体装置を示す断面図
【図６】（ａ）〜（ｃ）第３の実施形態に係る半導体装置の製造方法を示す断面図
【図７】（ａ）〜（ｃ）第３の実施形態に係る半導体装置の製造方法を示す断面図
【発明を実施するための形態】
【００２２】
（第１の実施形態）
図１は、本実施形態に係る半導体装置を示す断面図である。本実施形態に係る半導体装置は、電界効果トランジスタである。図１に示すように、本実施形態の半導体装置は、Ｓｉからなる基板１０１の上に、厚さ２μｍのバッファ層１０２と、厚さ２μｍのアンドープであるｉ型ＧａＮ層１０３と、厚さ２５ｎｍ、Ａｌ組成比１５％のｉ型ＡｌＧａＮ層１０４と、厚さ２００ｎｍのｐ型ＧａＮ層１０５とが順次形成された構成を有している。バッファ層１０２は、ＡｌＮ層（図示せず）とＡｌＧａＮ層（図示せず）とを交互に複数回繰り返して形成される積層構造からなる。また、ｐ型ＧａＮ層１０５は、ｉ型ＡｌＧａＮ層１０４の上の所定の領域（以下、ゲート領域という）に選択的に形成されている。ここで、「アンドープ（ｉ型）」とは、半導体層をエピタキシャル成長した時に、半導体層に対し不純物が意図的にドーピングされていないことを意味する。ｐ型ＧａＮ層１０５の上にはパラジウム（Ｐｄ）からなるゲート電極１０８が設けられている。また、ｉ型ＡｌＧａＮ層１０４の上には、ともにチタン（Ｔｉ）とアルミニウム（Ａｌ）からなるソース電極１０６及びドレイン電極１０７が設けられている。ｐ型ＧａＮ層１０５とゲート電極１０８との接触は、オーミック接触である。また、ソース電極１０６およびドレイン電極１０７とｉ型ＡｌＧａＮ層１０４との接触は、それぞれオーミック接触である。すなわち、ソース電極１０６およびドレイン電極１０７はそれぞれ、ｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面に形成される２次元電子ガスチャネル(図示せず)と電気的に接続されている。なお、ｉ型ＧａＮ層１０３上の一部にｉ型ＡｌＧａＮ層１０４が形成される場合は、ソース電極１０６及びドレイン電極１０７が、ｉ型ＧａＮ層１０３上のｉ型ＡｌＧａＮ層１０４が形成されていない領域に形成されてもよい。
【００２３】
ｐ型ＧａＮ層１０５とゲート電極１０８とは、ソース電極１０６の側に偏った位置に形成されている。これはゲート電極１０８とドレイン電極１０７との距離を大きくすることにより、高いドレイン電圧が印加されたときに生じる電界を緩和して、半導体素子の破壊耐圧を向上させるためである。例えば、耐圧６００Ｖのパワースイッチング素子へ適用する場合、ゲート部となるｐ型ＧａＮ層１０５とドレイン電極１０７との距離は１０〜２０μｍ程度とすることが好ましく、本実施の形態では１０μｍとしている。なお、ソース電極１０６とゲート電極１０８との間隔は、１μｍであり、ゲート長は１μｍである。なお、ここでゲート長とは、ｐ型ＧａＮ層１０５の、ソース電極１０６とドレイン電極１０７とを結ぶ方向に沿った幅のことである。
【００２４】
ｐ型ＧａＮ層１０５の表面近傍を除く領域の大部分は、５×１０１９ｃｍ−３程度のマグネシウム（Ｍｇ）がドーピングされ、５×１０１７ｃｍ−３程度のキャリア濃度となっている。ｐ型ＧａＮ層１０５の表面から深さ方向に１０ｎｍ程度まで入った領域（図示せず）は、２×１０２０ｃｍ−３程度のＭｇがドーピングされている。ゲート領域であるｐ型ＧａＮ層１０５の直下において、ｉ型ＡｌＧａＮ層１０４から、ｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面までの深さにわたりＭｇが１×１０１８ｃｍ−３以上の濃度で存在するマグネシウム添加領域１０９が形成されている。ｐ型ＧａＮ層１０５のＭｇ濃度について、ｐ型化するのに十分な濃度は１×１０１９ｃｍ−３程度であるが、本発明においては、ｐ型化するのに十分な濃度の１×１０１９ｃｍ−３程度よりも数倍高濃度のＭｇをドーピングしたｐ型ＧａＮ層１０５を設けることにより、ｐ型ＧａＮ層１０５からのＭｇの熱拡散を容易にしている。
【００２５】
ｉ型ＧａＮ層１０３あるいはｉ型ＡｌＧａＮ層１０４には、通常、窒素原子の未結合等に基づく高密度の格子欠陥が存在している。この格子欠陥は残留ｎ型不純物として作用するため、アンドープ層であっても、濃度が１×１０１６ｃｍ−３程度のｎ型不純物がドーピングされた状態と同様になる。マグネシウム添加領域１０９においては、ｐ型不純物であるＭｇによって残留ｎ型不純物が補償された状態となる。ＧａＮ中あるいはＡｌＧａＮ中のＭｇの活性化率は通常１％程度となるため、マグネシウム添加領域１０９のＭｇ濃度は、残留ｎ型不純物濃度よりも２桁高濃度の１×１０１８ｃｍ−３以上が必要となる。
【００２６】
本発明者らは、チャネルのヘテロ界面まで１×１０１８ｃｍ−３以上の高濃度のマグネシウム添加領域を形成することにより、ゲートリーク電流を従来のＦＥＴよりも１桁以上低減できることを見出した。これは、拡散された高濃度のＭｇにより、ゲート領域の窒化物半導体層及びそのヘテロ界面に形成される格子欠陥起因の残留ｎ型不純物を補償しているためと考えられる。したがって、本実施形態では残留ｎ型不純物を介したゲートリーク電流を低減することができる。
【００２７】
１×１０１８ｃｍ−３以上の高濃度のマグネシウム添加領域１０９がｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３のヘテロ界面まで到達した場合、マグネシウム添加領域１０９において２次元電子ガスチャネルの抵抗が高くなる。しかしながら本発明のＦＥＴではソース電極１０６とドレイン電極１０７との間の距離に比べてゲート長が小さく、全チャネル長さに対して１×１０１８ｃｍ−３以上の高濃度のマグネシウム添加領域１０９のチャネル長さの占める割合は１／１０以下と小さいため、ＦＥＴのオン抵抗の上昇に与える影響は軽微である。
【００２８】
なお、十分なゲートリーク電流低減効果を得るために、１×１０１８ｃｍ−３以上の高濃度のマグネシウム添加領域１０９は、高密度の格子欠陥が存在するｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面に少なくとも到達していればよく、少し超える程度がよい。具体的には、ｐ型ＧａＮ層１０５の直下のマグネシウム添加領域はｉ型ＧａＮ層１０３中に１ｎｍ以上の深さに到達していればよい。ただ、ｉ型ＧａＮ層１０３中に拡散するマグネシウム添加領域の深さが１０ｎｍを超えると２次元電子ガスチャネルの抵抗が高くなり好ましくない。また、Ｍｇ濃度が高くなり過ぎるとアンドープ層がｐ型化する、あるいはＭｇによる格子欠陥が増加することによって、２次元電子ガス濃度が下がり、チャネル抵抗が上昇するため、１×１０１９ｃｍ−３以下が好ましい。
【００２９】
（第２の実施形態）
本発明の第２の実施形態に係る半導体装置の断面図を図２に示す。図２において図１と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００３０】
本実施形態の半導体装置では、Ａｌ組成比１５％のｉ型ＡｌＧａＮ層１０４の厚さが６０ｎｍと厚く、且つｉ型ＡｌＧａＮ層１０４の表面からの深さが３５ｎｍのゲートリセス部２０１が形成されており、ゲートリセス部２０１を埋めるようにｐ型ＧａＮ層１０５が形成されている。マグネシウム添加領域１０９は、ゲートリセス部２０１の直下の領域においてｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面に到達している。マグネシウム添加領域１０９のＭｇ濃度は、１×１０１８ｃｍ−３以上である。ゲートリセス部２０１の直下以外の領域では、ゲートリセス部２０１の直下と同じ深さでｉ型ＡｌＧａＮ層１０４の表面に一様にマグネシウム添加領域１０９が形成されている。ここで、ゲートリセス部２０１の底部の、ソース電極１０６とドレイン電極１０７とを結ぶ方向に沿った幅は、１μｍである。
【００３１】
このようにｉ型ＡｌＧａＮ層１０４を厚膜化してゲートリセス部２０１を形成することにより、ゲート領域以外のチャネル抵抗を低減して、半導体装置のオン抵抗を低減することができる。
【００３２】
ゲートリセス部２０１の直下においては、第１の実施形態と同様に、チャネルのヘテロ界面に形成される格子欠陥起因の残留ｎ型不純物が高濃度Ｍｇにより補償されるため、ゲートリーク電流を低減することができる。ゲートリセス部２０１の直下の領域以外においては、上述のようにｉ型ＡｌＧａＮ層１０４の表面に１×１０１８ｃｍ−３以上の高濃度のマグネシウム添加領域１０９を一様に形成した場合でも、ゲートリセス部２０１の直下以外の領域では高濃度のマグネシウム添加領域１０９がｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面に到達しないため、ゲートリセス部２０１の直下以外のチャネル抵抗の上昇を抑制することができる。さらに、ｉ型ＡｌＧａＮ層１０４の表面に高濃度のマグネシウム添加領域を形成することによって、ドレイン電極１０７からｐ型ＧａＮ層１０５に至るゲートリーク電流経路において、ｉ型ＡｌＧａＮ層１０４の表面の残留ｎ型不純物を介したゲートリーク電流を低減することができる。
【００３３】
以下に、第２の実施形態に係る半導体装置の製造方法を、図３（ａ）〜（ｃ）および図４（ａ）〜（ｃ）を用いて説明する。なお、図４（ａ）〜（ｃ）に示す工程は、図３（ａ）〜（ｃ）に示す工程の後に続く工程である。まず、図３（ａ）に示すように、Ｓｉからなる基板１０１上に有機金属気相成長法（ＭＯＣＶＤ：Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて、厚さ２μｍのＡｌＮ及びＡｌＧａＮの積層からなるバッファ層１０２と、厚さ２μｍのｉ型ＧａＮ層１０３と、厚さ６０ｎｍ、Ａｌ組成比１５％のｉ型ＡｌＧａＮ層１０４を順次エピタキシャル成長する。
【００３４】
次に、図３（ｂ）に示すように、例えば塩素ガスを用いたＩＣＰ（Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）エッチングなどのドライエッチングによってゲート領域のｉ型ＡｌＧａＮ層１０４を除去して、深さ３５ｎｍのゲートリセス部２０１を形成する。
【００３５】
次に、図３（ｃ）に示すように、ＭＯＣＶＤ法により厚さ２００ｎｍのｐ型ＧａＮ層１０５をエピタキシャル成長する。このとき、エピタキシャル成長時もしくは成長後の熱拡散により、深さ約３０ｎｍのマグネシウム添加領域１０９を形成する。マグネシウム添加領域１０９の濃度と深さは、エピタキシャル成長時もしくは成長後の熱処理温度とｐ型ＧａＮ層１０５中のＭｇ濃度により制御することができ、例えば成長時に約１０００℃の熱処理を行う。チャネルに到達する深さまで濃度が１×１０１８ｃｍ−３以上のマグネシウム添加領域を形成するためには、ｐ型ＧａＮ層１０５中のＭｇ濃度は５×１０１９ｃｍ−３程度まで高くすることが望ましい。またエピタキシャル成長界面には、炭素（Ｃ）、酸素（Ｏ）等のｎ型ドーパントになる不純物が結晶中に取り込まれ、ゲートリーク電流増加の要因となるが、マグネシウム添加領域１０９中のＭｇにより補償されるため、ゲートリーク電流の増加を抑制することができる。
【００３６】
次に、図４（ａ）に示すように、ＩＣＰドライエッチング等により、ｐ型ＧａＮ層１０５のゲート領域以外の領域に形成された部分を選択的に除去する。このとき、塩素ガスに酸素ガスを添加することにより、ｐ型ＧａＮ層１０５よりもｉ型ＡｌＧａＮ層１０４のエッチング速度を小さくした選択エッチングをすることが望ましい。
【００３７】
次に、図４（ｂ）に示すように、Ｔｉ層とＡｌ層の積層を形成した後、窒素雰囲気において６００℃の熱処理を行い、ソース電極１０６及びドレイン電極１０７を形成する。
【００３８】
続いて、図４（ｃ）に示すように、ｐ型ＧａＮ層１０５の上にＰｄからなるゲート電極１０８を形成する。
【００３９】
以上の説明では、ｐ型ＧａＮ層１０５のエピタキシャル成長時にマグネシウム添加領域１０９を形成するため、ｐ型ＧａＮ層１０５の下のマグネシウム添加領域１０９の深さと、上にｐ型ＧａＮ層１０５がない領域のｉ型ＡｌＧａＮ層１０４中のマグネシウム添加領域深さは同じである。しかし図４（ａ）のｐ型ＧａＮ層エッチング後に熱処理によってマグネシウム添加領域１０９を形成した場合は、ｐ型ＧａＮ層１０５下のマグネシウム添加領域１０９の深さの方が深くなる。この場合でも同様にゲートリーク電流の低減効果が得られる。
【００４０】
上記のように、マグネシウム添加領域１０９がｐ型ＧａＮ層１０５のドライエッチング前後のどちらで形成されても、ゲートリセス部２０１の直下のマグネシウム添加領域深さは、ゲート領域以外のマグネシウム添加領域深さと比べて同じかもしくは深くなる。
【００４１】
本願発明者らは、ｐ型ＧａＮ層１０５の熱処理温度をパラメータとして、図２に示すＦＥＴを作成し、検討した。ｐ型ＧａＮ層１０５を形成した時の熱処理温度を９７０℃、９８０℃、１０００℃としたサンプルをそれぞれサンプルＡ，サンプルＢ，サンプルＣとする。それぞれのサンプルについて、ゲートリーク電流とマグネシウム添加領域１０９がｉ型ＡｌＧａＮ層１０４とｉ型ＧａＮ層１０３とのヘテロ界面を越える距離との関係は、表１のようになった。
【００４２】
【表１】
2015008430.tif 000011
【００４３】
なお、ゲートリーク電流の値は、ソース電極１０６とドレイン電極１０７との間の電圧を６００Ｖとしたときの値である。
【００４４】
表１から明らかなように、ｐ型ＧａＮ層１０５に対する熱処理温度が高いほどＭｇ拡散距離が大きく、ゲートリーク電流が低減されていることがわかる。特にサンプルＣは、サンプルＡと比較してゲートリーク電流が１／２０以下となっている。これは、拡散された高濃度のＭｇにより、ゲート領域の窒化物半導体層及びそのヘテロ界面に形成される格子欠陥起因の残留ｎ型不純物を補償しているためと考えられる。
【００４５】
（第３の実施形態）
本発明の第３の実施形態に係る半導体装置の断面図を図５に示す。図５において図２と同一の構成要素には同一の符号を付すことにより説明を省略する。
【００４６】
本実施形態の半導体装置では、ゲート領域のｐ型ＧａＮ層１０５直下以外においては、チャネルとなるｉ型ＧａＮ層１０３上に、厚さ３５ｎｍ、Ａｌ組成比１５％のｉ型ＡｌＧａＮ層１０４、厚さ２５ｎｍ、Ａｌ組成比１５％のＭｇドープＡｌＧａＮ層４０１が順次積層されている。ｐ型ＧａＮ層１０５直下のゲートリセス部２０１では、ｉ型ＡｌＧａＮ層１０４は完全に除去されて第２の凹部が形成され、ｉ型ＧａＮ層１０３に約１０ｎｍの深さの凹み（第１の凹部）が形成されており、ＭｇドープＡｌＧａＮ層４０１とｉ型ＧａＮ層１０３のヘテロ界面にチャネルが形成されている。ＭｇドープＡｌＧａＮ層４０１のＭｇ濃度は、約２×１０１８ｃｍ−３である。ここで、ゲートリセス部２０１の底部の、ソース電極１０６とドレイン電極１０７とを結ぶ方向に沿った幅は、１μｍである。
【００４７】
ｉ型ＧａＮ層１０３に形成された凹みにＭｇドープＡｌＧａＮ層４０１が埋め込まれていることにより、Ｍｇを拡散させる必要がなく、ＭｇドープＡｌＧａＮ層４０１中にドーピングしたＭｇによってチャネルのヘテロ界面に形成される格子欠陥起因の残留ｎ型不純物を補償できるため、残留ｎ型不純物を介したゲートリーク電流を低減することができる。
【００４８】
以下に、第３の実施形態に係る半導体装置の製造方法を、図６（ａ）〜（ｃ）および図７（ａ）〜（ｃ）を用いて説明する。なお、図７（ａ）〜（ｃ）に示す工程は、図６（ａ）〜（ｃ）に示す工程の後に続く工程である。まず、図６（ａ）に示すように、ＭＯＣＶＤ法によりＳｉ基板１０１上に、バッファ層１０２、ｉ型ＧａＮ層１０３、ｉ型ＡｌＧａＮ層１０４を順次エピタキシャル成長する。
【００４９】
次に、図６（ｂ）に示すように、ＩＣＰドライエッチング等によりゲートリセス部２０１を形成する。このときｉ型ＡｌＧａＮ層１０４を完全に除去し、ｉ型ＧａＮ層１０３に到達する深さまでエッチングする。ｉ型ＧａＮ層１０３のエッチング深さは、ｉ型ＡｌＧａＮ層１０４を完全に除去できるように、ｉ型ＡｌＧａＮ層１０４の膜厚ばらつき、ドライエッチングレートばらつきを考慮して決定されるが、少なくとも１ｎｍ以上必要である。一方、ｉ型ＧａＮ層１０３のエッチングが深くなり過ぎると、チャネルの湾曲が大きくなり、チャネル抵抗が大きくなるため、５０ｎｍ程度以下にすることが望ましい。
【００５０】
次に、図６（ｃ）に示すように、ＭＯＣＶＤ法により厚さ２５ｎｍのＭｇドープＡｌＧａＮ層４０１、厚さ２００ｎｍのｐ型ＧａＮ層１０５を順次エピタキシャル成長する。このときエピタキシャル成長界面には、Ｃ、Ｏ等のｎ型ドーパントになる不純物が結晶中に取り込まれ、ゲートリーク電流増加の要因となるが、ＭｇドープＡｌＧａＮ層４０１中のＭｇにより補償されるため、ゲートリーク電流増加を抑制することができる。
【００５１】
次にＩＣＰドライエッチング等により、ｐ型ＧａＮ層１０５のゲート領域以外の領域に形成された部分を選択的に除去し（図７（ａ））、ソース電極１０６及びドレイン電極１０７を形成後（図７（ｂ））、ｐ型ＧａＮ層１０５上にゲート電極１０８を形成する（図７（ｃ））。
【００５２】
本実施の形態では、チャネルを形成するヘテロ界面におけるＭｇ濃度は、ＭｇドープＡｌＧａＮ層４０１の結晶成長時のドーピング量で制御されるため、熱拡散と比較してＭｇ濃度の制御性が良く、安定してゲートリーク電流を低減することができる。
【００５３】
また半導体装置の閾値電圧を決定する重要なパラメータであるゲートリセス部のＭｇドープＡｌＧａＮ層４０１の膜厚は、図６（ｃ）のエピタキシャル成長のみで決定されるため、閾値電圧の制御性が向上し、ばらつきを抑制することができる。
【００５４】
以上の実施の形態では、ｐ型窒化物半導体層をＧａＮとしたが、その下のｉ型ＡｌＧａＮ層と同等以下のＡｌ組成比を有するｐ型ＡｌＧａＮ層でもよく、例えば、Ａｌ組成比１０％程度のｐ型ＡｌＧａＮ層もしくはｐ型ＧａＮ層との積層であってもよい。
【００５５】
また、ｉ型ＧａＮ層とｉ型ＡｌＧａＮ層は、ｎ型であってもよい。
【００５６】
また、ｉ型ＧａＮ層の代わりにｉ型Ａｌｘ１Ｇａ１−ｘ１−ｙ１Ｉｎｙ１Ｎ層（０≦ｘ１＜１、０≦ｙ１≦１、但しバンドギャップをＥｇ１とする）を用いてもよく、ｉ型ＡｌＧａＮ層の代わりにｉ型Ａｌｘ２Ｇａ１−ｘ２−ｙ２Ｉｎｙ２Ｎ層（０≦ｘ２≦１、０≦ｙ２＜１、但しバンドギャップをＥｇ２とする）を用いてもよい。但し、Ｅｇ１＜Ｅｇ２である。
【００５７】
また、ｐ型ＧａＮ層の代わりにｐ型Ａｌｘ３Ｇａ１−ｘ３−ｙ３Ｉｎｙ３Ｎ層（０≦ｘ３≦１、０≦ｙ３≦１）を用いてもよい。
【００５８】
また、Ｓｉ基板を用いた半導体装置の例を示したが、基板の材料は、サファイア或いはＳｉＣ、ＧａＮなどでもよく、窒化物半導体層を形成できる材料であればよい。
【産業上の利用可能性】
【００５９】
本発明の半導体装置は、低消費電力で且つ実用上問題ないレベルまでゲートリーク電流を低減することができるため、インバータ及び電源回路等に用いられるパワースイッチング素子として有用である。
【符号の説明】
【００６０】
１０１    基板
１０２    バッファ層
１０３    ｉ型ＧａＮ層（第１の窒化物半導体層）
１０４    ｉ型ＡｌＧａＮ層（第２の窒化物半導体層）
１０５    ｐ型ＧａＮ層（第３の窒化物半導体層）
１０６    ソース電極
１０７    ドレイン電極
１０８    ゲート電極
１０９    マグネシウム添加領域
２０１    ゲートリセス部
４０１    ＭｇドープＡｌＧａＮ層（第４の窒化物半導体層）
【国際調査報告】
2015008430.tif 000012
2015008430.tif 000013
2015008430.tif 000014
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