【事件の表示】
　平成１１年特許願第２３４２４５号「液晶表示装置」拒絶査定不服審判事件〔平成１３年２月２７日出願公開、特開２００１−５６４８６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１１年８月２０日の出願であって、平成１８年７月３１日付けで拒絶査定がなされ、それに対して、同年９月７日に拒絶査定に対する審判請求がなされるとともに同日付けで手続補正がなされ、平成２０年１１月１１日付けで審尋がなされ、同年１２月２５日に回答書が提出された。
　その後、平成２１年３月１０日付けで拒絶理由通知が発せられ、それに対して、同年５月８日に意見書が提出されるとともに、同日付けで手続補正がなされ、更に、同年５月２６日付けで最後の拒絶理由通知が発せられ、それに対して同年７月３０日に意見書が提出されるとともに、同日付けで手続補正がなされた。
　
第２．平成２１年７月３０日付けの手続補正について
［補正の却下の決定の結論］
　平成２１年７月３０日付けの手続補正を却下する。
　
［理由］
１．補正の内容
　平成２１年７月３０日付けの手続補正（以下、「本件補正」という。）は、補正前の特許請求の範囲の請求項１を、補正後の特許請求の範囲の請求項１と補正するものであって、補正前後の請求項１は以下のとおりである。
（補正前）
　「【請求項１】
　液晶表示装置に設けられたドレイン信号線に信号を供給するＩＣ駆動回路を備える液晶表示装置であって、
　該ＩＣ駆動回路は互いに素子分離された複数のＭＩＳトランジスタが組み込まれているとともに、これらＭＩＳトランジスタは高耐圧ＭＩＳトランジスタとそれ以外のＭＩＳトランジスタとからなり、
　前記高耐圧ＭＩＳトランジスタとそれ以外のＭＩＳトランジスタは、それぞれ同一の濃度からなるウェル層に形成され、
　かつ前記高耐圧ＭＩＳトランジスタのソース領域およびドレイン領域のコンタクト層はＬＯＣＯＳ層からなる素子分離領域からオフセットされて形成され、前記ソース領域およびドレイン領域は、前記ＬＯＣＯＳ層をマスクとして不純物が拡散されて形成されることで前記素子分離領域に接続し、前記ソース領域およびドレイン領域は低濃度拡散層で形成され、前記コンタクト層は高濃度拡散層で形成され、前記高耐圧ＭＩＳトランジスタを囲む素子分離層の下にはチャネルストッパ層が形成されていないことを特徴とする液晶表示装置。」
　
（補正後）
　「【請求項１】
　液晶表示装置に設けられたドレイン信号線に信号を供給するＩＣ駆動回路を備える液晶表示装置であって、
　該ＩＣ駆動回路は互いに素子分離された複数のＭＩＳトランジスタが組み込まれているとともに、これらＭＩＳトランジスタは高耐圧ＭＩＳトランジスタとそれ以外のＭＩＳトランジスタとからなり、
　前記高耐圧ＭＩＳトランジスタとそれ以外のＭＩＳトランジスタは、それぞれ同一の濃度からなるウェル層に形成され、
　かつ前記高耐圧ＭＩＳトランジスタのソース領域およびドレイン領域のコンタクト層はＬＯＣＯＳ層からなる素子分離領域からオフセットされて形成され、前記ソース領域およびドレイン領域は、前記ＬＯＣＯＳ層をマスクとして不純物が拡散されて形成されることで前記素子分離領域に接続し、前記ソース領域およびドレイン領域を形成する低濃度拡散層は、前記高耐圧ＭＩＳトランジスタのゲート電極から前記素子分離領域までの間に形成されて前記素子分離領域に接続し、前記コンタクト層は高濃度拡散層で形成され、前記高耐圧ＭＩＳトランジスタを囲む素子分離領域の下にはチャネルストッパ層が形成されていないことを特徴とする液晶表示装置。」
　
２．補正の目的及び新規事項の追加の有無についての検討
　本件補正による補正事項を整理すると、補正前の請求項１の「前記高耐圧ＭＩＳトランジスタのソース領域およびドレイン領域のコンタクト層はＬＯＣＯＳ層からなる素子分離領域からオフセットされて形成され、前記ソース領域およびドレイン領域は、前記ＬＯＣＯＳ層をマスクとして不純物が拡散されて形成されることで前記素子分離領域に接続し、前記ソース領域およびドレイン領域は低濃度拡散層で形成され、前記コンタクト層は高濃度拡散層で形成され、前記高耐圧ＭＩＳトランジスタを囲む素子分離層の下にはチャネルストッパ層が形成されていない」という構成を、補正後の請求項１の「前記高耐圧ＭＩＳトランジスタのソース領域およびドレイン領域のコンタクト層はＬＯＣＯＳ層からなる素子分離領域からオフセットされて形成され、前記ソース領域およびドレイン領域は、前記ＬＯＣＯＳ層をマスクとして不純物が拡散されて形成されることで前記素子分離領域に接続し、前記ソース領域およびドレイン領域を形成する低濃度拡散層は、前記高耐圧ＭＩＳトランジスタのゲート電極から前記素子分離領域までの間に形成されて前記素子分離領域に接続し、前記コンタクト層は高濃度拡散層で形成され、前記高耐圧ＭＩＳトランジスタを囲む素子分離領域の下にはチャネルストッパ層が形成されていない」という構成に補正するものである。
　
　そして、当該補正は、補正前の請求項１に係る発明の発明特定事項である「前記ソース領域およびドレイン領域」の「低濃度拡散層」について、「前記高耐圧ＭＩＳトランジスタのゲート電極から前記素子分離領域までの間に形成されて前記素子分離領域に接続」するものであるという技術的限定を付すものであるから、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下「特許法第１７条の２第４項」という。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、補正後の請求項１に記載された事項は、本願の願書に最初に添付した明細書の００３６段落及び本願の願書に最初に添付した図面の図１に記載されているものと認められるから（以下、本願の願書に最初に添付した明細書、本願の願書に最初に添付した図面を、各々「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。）、本件補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　したがって、本件補正は、当初明細書等に記載された事項の範囲内においてなされたものであるから、平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項に規定する要件を満たすものである。
　
３．独立特許要件に付いての検討
（１）検討の前提
　本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当するから、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が独立特許要件を満たすものであるか否かについて検討する。
　
（２）補正後の発明
　本件補正による補正後の請求項１に係る発明（以下、「補正発明」という。）は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された事項により特定される上記第２．１．の「補正後」の箇所に記載したとおりのものである。
　
（３）引用刊行物に記載された発明
（３−１）引用例１：特開平１１−２６７６４号公報
（３−１−１）本願の出願前に日本国内において頒布され、平成２１年５月２６日付けの拒絶理由通知書（以下、「拒絶理由通知書」という。）において引用した刊行物である特開平１１−２６７６４号公報（以下、「引用例１」という。）には、図１〜３とともに以下の事項が記載されている。
　「【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方法に関し、特に高電圧駆動用トランジスタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】電界効果トランジスタ（ＦＥＴ；Field Effect Transistor ）は電圧駆動型の半導体装置であり、バイポーラ系のトランジスタの電流駆動型の半導体装置とは異なり、真空管に似た特性を持つ小型能動素子であり、近年の半導体装置においては重要な役割を果たしている。
【０００３】上記の電界効果トランジスタの代表例として、金属−酸化物−半導体積層型電界効果トランジスタ（ＭＯＳＦＥＴ；Metal-Oxide-Semiconductor FET ）がある。これは、ＤＲＡＭ（Dynamic Random Access Memories）などの半導体記憶装置や、Ａ／Ｄコンバータなどの半導体装置、あるいは論理演算素子などの半導体装置などに広く用いられているトランジスタであり、ＬＤＤ構造など、様々な構造を有するものが開発されている。」
　「【００２３】
【発明の実施の形態】以下に、本発明の実施の形態について、図面を参照して説明する。
【００２４】図１は、本実施形態の半導体装置の断面図である。図面上左側の領域に高電圧駆動用の３重構造拡散層を有するｎチャネル型電界効果型トランジスタ（ＶＰＰＴｒ）が形成されており、右側の領域に２重構造拡散層を有するｎチャネル型電界効果型トランジスタ（ＶＣＣＴｒ）が形成されている。まず、左側の領域の高電圧駆動用の３重構造拡散層を有する電界効果型トランジスタ（ＶＰＰＴｒ）について説明する。例えばＬＯＣＯＳ法により形成された素子分離絶縁膜２０により区切られたｐ型半導体基板あるいはｐウェル１０のチャネル形成領域上に、例えば膜厚が４０ｎｍの酸化シリコンからなる第１ゲート絶縁膜２１ａが形成されており、その上層に例えばポリシリコンとタングステンシリサイドのポリサイドからなるゲート電極３０が形成されている。ゲート電極３０の側壁部をサイドウォール絶縁膜２２が被覆している。ゲート電極３０の両側部のｐ型半導体基板あるいはｐウェル１０中には、ｎ型の第１低濃度拡散層１１、第１中濃度拡散層１２、および第１高濃度拡散層１３からなる３重構造の第１ソース・ドレイン拡散層ＳＤａが形成されており、電界効果トランジスタ（ＶＰＰＴｒ）が形成されている。
【００２５】一方、図１の図面上右側の領域には２重構造拡散層を有する電界効果型トランジスタ（ＶＣＣＴｒ）が形成されている。例えばＬＯＣＯＳ法により形成された素子分離絶縁膜２０により区切られたｐ型半導体基板あるいはｐウェル１０のチャネル形成領域上に、例えば膜厚が９ｎｍの酸化シリコンからなる第２ゲート絶縁膜２１ｂが形成されており、その上層に例えばポリシリコンとタングステンシリサイドのポリサイドからなるゲート電極３０が形成されている。ゲート電極３０の側壁部をサイドウォール絶縁膜２２が被覆している。ゲート電極３０の両側部のｐ型半導体基板あるいはｐウェル１０中には、ｎ型の第２低濃度拡散層１４および第２高濃度拡散層１５からなる２重構造の第２ソース・ドレイン拡散層ＳＤｂが形成されており、電界効果トランジスタ（ＶＣＣＴｒ）が形成されている。
【００２６】かかる構造の半導体装置は、拡散層の構造を３重構造とすることにより、接合耐圧の向上、寄生バイポーラ動作の抑制を行うことができ、ＭＯＳＦＥＴ本来の動作特性を安定に維持することができる、高電圧駆動に適した電界効果型トランジスタと、従来の２重構造の拡散層を有する電界効果型トランジスタとを有する半導体装置である。
【００２７】以下に、上記の本実施形態の半導体装置の製造方法について説明する。まず、図２（ａ）に示すように、図面上左側の領域が高電圧駆動用の３重構造拡散層を有するｎチャネル型電界効果型トランジスタ（ＶＰＰＴｒ）の形成領域であり、右側の領域が２重構造拡散層を有するｎチャネル型電界効果型トランジスタ（ＶＣＣＴｒ）の形成領域である。ｐ型シリコン半導体基板１０に対して、例えばＬＯＣＯＳ法により素子分離絶縁膜２０を形成し、ウェルなどのチャネル形成領域を形成するイオン注入や、パンチスルー抑制のためのイオン注入などを行った後、ＶＰＰＴｒ形成領域のチャネル形成領域上に、例えば熱酸化法により４０ｎｍの膜厚の酸化シリコンである第１ゲート絶縁膜２１ａを形成し、一方、ＶＣＣＴｒ形成領域のチャネル形成領域上に、例えば熱酸化法により９ｎｍの膜厚の酸化シリコンである第２ゲート絶縁膜２１ｂを形成する。
【００２８】次に、図２（ｂ）に示すように、第１ゲート絶縁膜２１ａおよび第２ゲート絶縁膜２１ｂの上層に、例えばＣＶＤ法によりポリシリコンおよびタングステンシリサイドを積層させ、ゲートパターンに加工して、ポリサイド構造のゲート電極３０を形成する。
【００２９】次に、図２（ｃ）に示すように、ＶＰＰＴｒ形成領域をレジスト膜Ｒ１で保護し、ＶＣＣＴｒ形成領域において、ゲート電極３０をマスクとして例えばＰあるいはＡｓなどのｎ型の導電性不純物Ｄ１を１〜６×１０１２atms/cm２のドーズ量でイオン注入し、第２低濃度拡散層１４を形成する。
【００３０】次に、図３（ｄ）に示すように、レジスト膜Ｒ１を除去した後、例えばＣＶＤ法により酸化シリコンを堆積させ、ＲＩＥ（反応性イオンエッチング）などのエッチングによりエッチバックして、ゲート電極３０の側部にサイドウォール絶縁膜２２を形成する。次に、ＶＣＣＴｒ形成領域をレジスト膜Ｒ２で保護し、ＶＰＰＴｒ形成領域において、サイドウォール絶縁膜２２をマスクとして例えばＰあるいはＡｓなどのｎ型の導電性不純物Ｄ２を１〜６×１０１２atms/cm２のドーズ量、９０ｋｅＶのエネルギーで、例えば基板１０に対して４５度の角度でイオン注入し、第１低濃度拡散層１１を形成する。このとき、基板に対して斜めにイオン注入することで、サイドウォール絶縁膜２２の下部にまでｎ型の導電性不純物を回り込ませることができる。
【００３１】次に、図３（ｅ）に示すように、ＶＣＣＴｒ形成領域をレジスト膜Ｒ２で保護したまま、ＶＰＰＴｒ形成領域において、サイドウォール絶縁膜２２をマスクとして例えばＰあるいはＡｓなどのｎ型の導電性不純物Ｄ３を６×１０１２〜１×１０１３atms/cm２のドーズ量で、基板１０に対して垂直にイオン注入し、第１中濃度拡散層１２を形成する。このとき、基板に対して垂直にイオン注入することで、第１低濃度拡散層の形成時のように、サイドウォール絶縁膜２２の下部にまでｎ型の導電性不純物を回り込むことはない。
【００３２】次に、図３（ｆ）に示すように、レジスト膜Ｒ２を除去した後、ＶＰＰＴｒの高濃度拡散層形成領域とＶＣＣＴｒ形成領域を開口したレジスト膜Ｒ３を形成する。次に、ＶＰＰＴｒ形成領域においてはレジスト膜Ｒ３をマスクとして、ＶＣＣＴｒ形成領域においてはサイドウォール絶縁膜２２をマスクとして、例えばＰあるいはＡｓなどのｎ型の導電性不純物Ｄ４を１×１０１５atms/cm２以上のドーズ量でイオン注入し、ＶＰＰＴｒ形成領域において第１高濃度拡散層１３を、ＶＣＣＴｒ形成領域において第２高濃度拡散層１５形成する。
【００３３】次に、レジスト膜Ｒ３を除去した後、上記で注入したｎ型の導電性不純物を活性化するために、アニール処理を行い、ＶＰＰＴｒ形成領域において第１低濃度拡散層１１、第１中濃度拡散層１２、および第１高濃度拡散層１３からなる３重構造の第１ソース・ドレイン拡散層ＳＤａを、ＶＣＣＴｒ形成領域において第２低濃度拡散層１４および第２高濃度拡散層１５からなる２重構造の第２ソース・ドレイン拡散層ＳＤｂを形成し、高電圧駆動用の３重構造拡散層を有するｎチャネル型電界効果型トランジスタ（ＶＰＰＴｒ）と、２重構造拡散層を有するｎチャネル型電界効果型トランジスタ（ＶＣＣＴｒ）とを形成する。
【００３４】次に、例えばＣＶＤ法により上記のトランジスタ（ＶＰＰＴｒ、ＶＣＣＴｒ）を被覆して全面に酸化シリコンを堆積させて層間絶縁膜２３を形成し、層間絶縁膜２３を貫通してソース・ドレイン拡散層ＳＤに達するコンタクトホールを開口し、例えばタングステンなどでコンタクトホール内に埋め込み電極３１を形成し、さらに例えばアルミニウムなどで上層配線３２を形成し、さらにＣＶＤ法により酸化シリコンの保護絶縁膜２４を形成するなどを行い、図１に示すような所望の半導体装置を形成する。
【００３５】上記の本実施形態の半導体装置の製造方法によれば、レジストパターニング工程の増加を抑え、製造コストの削減を可能とした高電圧下での駆動の適したトランジスタを有する半導体装置の製造方法を提供することができる。
【００３６】本発明は、高度に微細化および高集積化したＥＥＰＲＯＭなどの半導体不揮発性記憶装置、ＤＲＡＭなどの半導体記憶装置、Ａ／Ｄコンバータなどの半導体装置、あるいは論理演算素子などの半導体装置など、ＭＯＳ型電界効果トランジスタを有する半導体装置であればなんでも適用でき、特に高電圧駆動用のＭＯＳトランジスタを有する半導体装置の製造に好ましく適用可能である。」
　
（３−１−２）ここにおいて、図１及び「図１は、本実施形態の半導体装置の断面図である。図面上左側の領域に高電圧駆動用の３重構造拡散層を有するｎチャネル型電界効果型トランジスタ（ＶＰＰＴｒ）が形成されており、右側の領域に２重構造拡散層を有するｎチャネル型電界効果型トランジスタ（ＶＣＣＴｒ）が形成されている。まず、左側の領域の高電圧駆動用の３重構造拡散層を有する電界効果型トランジスタ（ＶＰＰＴｒ）について説明する。例えばＬＯＣＯＳ法により形成された素子分離絶縁膜２０により区切られたｐ型半導体基板あるいはｐウェル１０のチャネル形成領域上に、例えば膜厚が４０ｎｍの酸化シリコンからなる第１ゲート絶縁膜２１ａが形成されており、その上層に例えばポリシリコンとタングステンシリサイドのポリサイドからなるゲート電極３０が形成されている・・・・」（００２４段落）という記載から、「図１」に記載された「半導体装置」は、互いに「例えばＬＯＣＯＳ法により形成された素子分離絶縁膜２０により区切られたｐ型半導体基板あるいはｐウェル１０」に、「３重構造拡散層を有するｎチャネル型電界効果型トランジスタ（ＶＰＰＴｒ）」及び「２重構造拡散層を有するｎチャネル型電界効果型トランジスタ（ＶＣＣＴｒ）」を備えていることが明らかである。
　また、前記「ＶＰＰＴｒ」の「第１高濃度拡散層１３」についてみると、図３（ｆ）から明らかなように、当該「第１高濃度拡散層１３」は、「素子分離絶縁膜２０」付近の「基板１０」の表面を覆う「レジスト膜Ｒ３」をマスクとしたイオン注入により形成されているから、当該「第１高濃度拡散層１３」は、「素子分離絶縁膜２０」からオフセットされて形成されているものと認められる。
　また、「次に、図３（ｅ）に示すように、ＶＣＣＴｒ形成領域をレジスト膜Ｒ２で保護したまま、ＶＰＰＴｒ形成領域において、サイドウォール絶縁膜２２をマスクとして例えばＰあるいはＡｓなどのｎ型の導電性不純物Ｄ３を・・・基板１０に対して垂直にイオン注入し、第１中濃度拡散層１２を形成する。」（００３１段落）という記載、及び図３（ｅ）から、「ＶＰＰＴｒ」の「第１中濃度拡散層１２」は、「素子分離絶縁膜２０」をマスクとしてイオン注入が行われることにより形成されていることが明らかであり、また、そのように形成されることで、当該「第１中濃度拡散層１２」が「素子分離絶縁膜２０」領域に接続する構成となっていることは、当業者にとって自明である。
　また、「次に、図３（ｄ）に示すように、レジスト膜Ｒ１を除去した後、例えばＣＶＤ法により酸化シリコンを堆積させ、ＲＩＥ（反応性イオンエッチング）などのエッチングによりエッチバックして、ゲート電極３０の側部にサイドウォール絶縁膜２２を形成する。次に、ＶＣＣＴｒ形成領域をレジスト膜Ｒ２で保護し、ＶＰＰＴｒ形成領域において、サイドウォール絶縁膜２２をマスクとして例えばＰあるいはＡｓなどのｎ型の導電性不純物Ｄ２を１〜６×１０１２atms/cm２のドーズ量、９０ｋｅＶのエネルギーで、例えば基板１０に対して４５度の角度でイオン注入し、第１低濃度拡散層１１を形成する。このとき、基板に対して斜めにイオン注入することで、サイドウォール絶縁膜２２の下部にまでｎ型の導電性不純物を回り込ませることができる。」（００３０段落）という記載、及び図３（ｄ）についてみると、「ＶＰＰＴｒ」の「第１低濃度拡散層１１」が「サイドウォール絶縁膜２２」及び「素子分離絶縁膜２０」をマスクとしてイオン注入が行われることにより形成されていることが明らかである。
　そして、「ＶＰＰＴｒ」の「第１低濃度拡散層１１」のゲート側の端部は、「ゲート電極３０の側部に」形成された「サイドウォール絶縁膜２２の下部」に位置することが明らかである。また、「第１低濃度拡散層１１」の「素子分離絶縁膜２０」側の端部については、当該「第１低濃度拡散層１１」が「基板１０に対して４５度の角度でイオン注入」を行うことにより形成されているため、端部が「素子分離絶縁膜２０」に到達しているか否かは必ずしも明らかではないが、少なくとも「素子分離絶縁膜２０」の近傍に位置していることは明らかである。
　したがって、以上から、「第１低濃度拡散層１１」は、「ＶＰＰＴｒ」の「ゲート電極３０の側部に」形成された「サイドウォール絶縁膜２２」の下部から少なくとも「素子分離絶縁膜２０」の近傍までの間に形成されているものと認められる。
　また、「次に、例えばＣＶＤ法により上記のトランジスタ（ＶＰＰＴｒ、ＶＣＣＴｒ）を被覆して全面に酸化シリコンを堆積させて層間絶縁膜２３を形成し、層間絶縁膜２３を貫通してソース・ドレイン拡散層ＳＤに達するコンタクトホールを開口し、例えばタングステンなどでコンタクトホール内に埋め込み電極３１を形成し、」（００３４段落）という記載、及び図１から、「ＶＰＰＴｒ」の「第１高濃度拡散層１３」に「埋め込み電極３１」が接触していることが明らかである。
　
（３−１−３）以上を総合すると、引用例１には以下の発明（以下、「引用発明」という。）が記載されているものと認められる。
　「ＭＯＳ型電界効果トランジスタを有する半導体装置であって、
　前記半導体装置は、互いに例えばＬＯＣＯＳ法により形成された素子分離絶縁膜２０により区切られたｐ型半導体基板あるいはｐウェル１０に、第１低濃度拡散層１１、第１中濃度拡散層１２、及び第１高濃度拡散層１３からなる３重構造の第１ソース・ドレイン拡散層ＳＤａを有する高電圧駆動用のｎチャネル型電界効果型トランジスタ（ＶＰＰＴｒ）、並びに２重構造拡散層を有するｎチャネル型電界効果型トランジスタ（ＶＣＣＴｒ）を備えており、
　前記第１高濃度拡散層１３は前記素子分離絶縁膜２０からオフセットされて形成され、前記第１低濃度拡散層１１及び前記第１中濃度拡散層１２は、前記素子分離絶縁膜２０をマスクとしてイオン注入が行われることにより形成されることで、前記第１中濃度拡散領域１２が前記素子分離絶縁膜２０に接続し、前記第１低濃度拡散層１１は前記ＶＰＰＴｒのゲート電極３０の側部に形成されたサイドウォール絶縁膜２２の下部から少なくとも素子分離絶縁膜２０の近傍までの間に形成され、前記第１高濃度拡散層１３に埋め込み電極３１が接触していることを特徴とする半導体装置。」
　
（３−２）引用例２：特開昭６３−７０５５５号公報
　本願の出願前に日本国内において頒布され、拒絶理由通知書において引用した刊行物である特開昭６３−７０５５５号公報（以下、「引用例２」という。）には、第１図とともに以下の事項が記載されている。
　「〔産業上の利用分野〕
　本発明は、半導体集積回路装置、特に、高耐圧用ＭＩＳＦＥＴと相補型ＭＩＳＦＥＴとを有する半導体集積回路装置に適用して有効な技術に関するものである。
〔従来の技術〕
　ＬＣＤ（
L
C
D
　「〔実施例〕
　本発明の一実施例である半導体集積回路装置を第１図（要部断面図）で示す。
　第１図に示すように、半導体集積回路装置には、高耐圧用相補型ＭＩＳＦＥＴと、低耐圧用相補型ＭＩＳＦＥＴとが設けられている。」（第２ページ右下欄１行〜６行）
　
（３−３）引用例３：特開平８−２０４０２１号公報
　本願の出願前に日本国内において頒布され、拒絶理由通知書において引用した刊行物である特開平８−２０４０２１号公報（以下、「引用例３」という。）には以下の事項が記載されている。
　「【０００１】
【産業上の利用分野】本発明は、半導体装置およびその製造方法に関し、特には異なる電源電圧によって駆動する高耐圧トランジスタと低耐圧トランジスタとを同一基板上に形成するＣＣＤ駆動ＩＣ，ＬＣＤ駆動ＩＣおよび高耐圧マイクロコンピュータのような半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】異なる電源電圧によって駆動する高耐圧トランジスタと低耐圧トランジスタは別々のプロセスによって形成していた。すなわち、異なる電源電圧に対して拡散層を最適に形成するために、高耐圧トランジスタと低耐圧トランジスタを同一基板に形成したＣＭＯＳ型の半導体装置は、ゲート電極を形成した後、それぞれ個別にＬＤＤ（Lightly Doped Drain ）拡散層を形成するためのイオン注入を行い、その後ＬＤＤ用のサイドウォールを形成し、続いてソース・ドレイン拡散層を形成するためのイオン注入およびアニーリング等を行っていた。」
　「【０００８】
【課題を解決するための手段】本発明は、上記目的を達成するためになされた半導体装置およびその製造方法である。第１の半導体装置は、異なる電源電圧によって駆動する高耐圧トランジスタと低耐圧トランジスタとを同一基板上に形成したもので、上記高耐圧トランジスタには電界緩和のためのオフセット拡散層が該高耐圧トランジスタのゲート電極の少なくともドレイン側における半導体基板に形成され、このオフセット拡散層の拡散層深さＸｊは２μｍ≦Ｘｊ≦４μｍの範囲内に設定されているものである。」
　
（３−４）引用例４：特開平４−２１２４６５号公報
　本願の出願前に日本国内において頒布され、拒絶理由通知書において引用した刊行物である特開平４−２１２４６５号公報（以下、「引用例４」という。）には、図７〜１１とともに以下の事項が記載されている。
　「【０００１】
【産業上の利用分野】本発明は、高耐圧ＭＩＳトランジスタ、およびこのトランジスタを有する相補型トランジスタの製造方法に関し、その電流駆動能力を向上するものである。」
　「【００２９】次に、上記第１実施例をＣＭＯＳのＰチャネルトランジスタに適用して２重オフセット構造とした場合（図７参照）の製造方法を図８〜図１１を用いて説明する。まず、Ｐ−基板を用意し、このＰ−基板の主表面上に酸化膜を形成する。その後、後述するＮ−ウェル１００を形成すべき領域上を選択的にレジストにてマスクし、Ｐ−基板内にボロン（Ｂ）を導入することによりＰ−ウェル２００を形成する。そして、このＰ−ウェル２００上を選択的にレジストにてマスクし、Ｐ−基板内にリン（Ｐ）を導入することによりＮ−ウェル１００を形成する。そうした上でドライブインを行うことによりＰ−ウェル２００及びＮ−ウェル１００の拡散深さを制御する。尚、図はこれらのＰ−ウェル２００及びＮ−ウェル１００を選択的にぬき出して描いている。
【００３０】次に、いわゆるＬＯＣＯＳ酸化を行うことによりフィールド酸化膜３０１を形成する。その際に形成した窒化膜及び前述のウェル領域を形成する前に形成した酸化膜を除去し、３００Å〜４００Åの膜厚のゲート酸化膜３００を形成する。次にＬＰＣＶＤ法により多結晶シリコンを堆積し、パターニングすることによりゲート電極３０２を形成し、このゲート電極３０２の表面を酸化する。尚、必要に応じてチャネルストッパ領域１０４，２０４を形成しておいても良い。」
　
（３−５）引用例５：特開平１０−３０８４５９号公報
　本願の出願前に日本国内において頒布され、拒絶理由通知書において引用した刊行物である特開平１０−３０８４５９号公報（以下、「引用例５」という。）には、図２及び３とともに以下の事項が記載されている。
　「【０００１】
【発明の属する技術分野】本発明は、冗長回路を有する半導体記憶装置に関する。」
　「【００１７】このような構成の半導体記憶装置を作製するには、まず、図２（ａ）、（ｂ）に示すようにＮ型シリコン基板等からなる半導体基板１０を用意し、ＬＯＣＯＳ（Local Oxidation of Silicon）法等によって素子分離用のフィールド酸化膜１１を選択的に形成する。フィールド酸化膜１１を形成するには、まず、パッド用酸化膜、窒化シリコン膜等の酸化阻止膜をこの順に積層し、これらをドライエッチングにより所定パターンに加工した後、ＬＯＣＯＳ酸化を行う。これにより、素子間分離が達成される。
【００１８】次に、必要に応じてチャネルストッパ用のイオン注入を行い、そのアニール後に、前記酸化阻止膜を除去し、この上から熱酸化法等を用いて、ゲート酸化膜（図示略）を成膜し、次いで、例えばＣＶＤ（Chemical Vapor Deposition ）法を用いて全面にポリシリコン膜（図示略）を堆積する。続いて、このポリシリコン膜に例えばＰ（リン）をドープしてこれを低抵抗化し、その後ＷＳｉｘ（タングステンシリサイド）を堆積させて第１ポリサイド膜（図示略）を形成する。そして、フォトリソグラフィ技術、エッチング技術を用いて第１ポリサイド膜を所定の形状にパターニングし、図３（ａ）、（ｂ）に示すように第１ポリサイド膜からなる、すなわちポリサイド構造のヒューズ１、およびゲート電極１ａを形成する。なお、これらヒューズ１、ゲート電極１ａについては、ポリサイド膜によって形成することなく、ポリシリコン膜などによって形成してもよい。」
　
（４）補正発明と引用発明との対比
（４−１）引用発明の「ＭＯＳ型電界効果トランジスタ」が補正発明の「ＭＩＳトランジスタ」に相当することは明らかである。
　そして、補正発明の「ＩＣ駆動回路」が「ＭＩＳトランジスタ」を用いていることは明らかであるから、引用発明の「ＭＯＳ型電界効果トランジスタを有する半導体装置」は補正発明の「液晶表示装置に設けられたドレイン信号線に信号を供給するＩＣ駆動回路」に対応しており、両者はＭＩＳトランジスタを用いた装置である点で共通する。
　
　また、引用発明の「第１低濃度拡散層１１、第１中濃度拡散層１２、及び第１高濃度拡散層１３からなる３重構造の第１ソース・ドレイン拡散層ＳＤａを有する高電圧駆動用のｎチャネル型電界効果型トランジスタ（ＶＰＰＴｒ）、「２重構造拡散層を有するｎチャネル型電界効果型トランジスタ（ＶＣＣＴｒ）」が、各々補正発明の「高耐圧ＭＩＳトランジスタ」、「それ以外のＭＩＳトランジスタ」に相当することは明らかである。
　そして、引用発明においても、「第１低濃度拡散層１１、第１中濃度拡散層１２、及び第１高濃度拡散層１３からなる３重構造の第１ソース・ドレイン拡散層ＳＤａを有する高電圧駆動用のｎチャネル型電界効果型トランジスタ（ＶＰＰＴｒ）」という「ＭＯＳ型電界効果トランジスタ」と、「２重構造拡散層を有するｎチャネル型電界効果型トランジスタ（ＶＣＣＴｒ）」という「ＭＯＳ型電界効果トランジスタ」とが、「互いに例えばＬＯＣＯＳ法により形成された素子分離絶縁膜２０により区切られ」ている構成となっている。
　したがって、引用発明の「ＭＯＳ型電界効果トランジスタを有する半導体装置であって、　前記半導体装置は、互いに例えばＬＯＣＯＳ法により形成された素子分離絶縁膜２０により区切られたｐ型半導体基板あるいはｐウェル１０に、第１低濃度拡散層１１、第１中濃度拡散層１２、及び第１高濃度拡散層１３からなる３重構造の第１ソース・ドレイン拡散層ＳＤａを有する高電圧駆動用のｎチャネル型電界効果型トランジスタ（ＶＰＰＴｒ）、並びに２重構造拡散層を有するｎチャネル型電界効果型トランジスタ（ＶＣＣＴｒ）を備えて」いる構成は、補正発明の「液晶表示装置に設けられたドレイン信号線に信号を供給するＩＣ駆動回路を備える液晶表示装置であって、　該ＩＣ駆動回路は互いに素子分離された複数のＭＩＳトランジスタが組み込まれているとともに、これらＭＩＳトランジスタは高耐圧ＭＩＳトランジスタとそれ以外のＭＩＳトランジスタとからな」る構成に対応しており、両者は、ＭＩＳトランジスタを用いた装置を備える装置であって、該ＭＩＳトランジスタを用いた装置は、「互いに素子分離された複数のＭＩＳトランジスタが組み込まれているとともに、これらＭＩＳトランジスタは高耐圧ＭＩＳトランジスタとそれ以外のＭＩＳトランジスタとからな」る構成である点で共通する。
　
（４−２）引用発明においては、「ＶＰＰＴｒ」と「ＶＣＣＴｒ」とは、ともに「ｐ型半導体基板あるいはｐウェル１０」という同一の領域に形成されており、同一の領域であれば同一の濃度を有することは明らかであるから、引用発明の「ＶＰＰＴｒ」と「ＶＣＣＴｒ」とは、補正発明のように「それぞれ同一の濃度からなるウェル層に形成され」ているものと認められる。
　
（４−３）引用発明の「ＶＰＰＴｒ」においては、「第１高濃度拡散層１３に埋め込み電極３１が接触」、すなわちコンタクトする構成となっており、引用発明の「ＶＰＰＴｒ」の「第１高濃度拡散層１３」は、補正発明の「前記高耐圧ＭＩＳトランジスタのソース領域およびドレイン領域のコンタクト層」に相当するから、引用発明も補正発明と同様、「前記コンタクト層は高濃度拡散層で形成され」る構成となっている。
　そして、引用発明の「素子分離絶縁膜２０」は「例えばＬＯＣＯＳ法により形成された」ものであるから、引用発明の「前記第１高濃度拡散層１３は前記素子分離絶縁膜２０からオフセットされて形成され」る構成は、補正発明の「かつ前記高耐圧ＭＩＳトランジスタのソース領域およびドレイン領域のコンタクト層はＬＯＣＯＳ層からなる素子分離領域からオフセットされて形成され」る構成に相当する。
　
（４−４）引用発明の「ＶＰＰＴｒ」は、「第１ソース・ドレイン拡散層ＳＤａ」が「第１低濃度拡散層１１、第１中濃度拡散層１２、及び第１高濃度拡散層１３からなる３重構造」を有するものであるが、このうち、「第１低濃度拡散層１１」及び「第１中濃度拡散層１２」は、ともに不純物濃度が「埋め込み電極３１が接触」している「第１高濃度拡散層１３」と比較して低いものであり、かつ、補正発明においても、「高耐圧ＭＩＳトランジスタの」「前記ソース領域およびドレイン領域を形成する低濃度拡散層」が単一の拡散層であるとの限定はなされていないから、引用発明における「ＶＰＰＴｒ」の「第１低濃度拡散層１１」と「第１中濃度拡散層１２」とを合わせた領域が、補正発明における「高耐圧ＭＩＳトランジスタの」「前記ソース領域およびドレイン領域を形成する低濃度拡散層」に相当するものと認められる。
　そして、引用発明においては、「前記第１中濃度拡散領域１２が前記素子分離絶縁膜２０に接続」しているから、「ＶＰＰＴｒ」の「第１低濃度拡散層１１」と「第１中濃度拡散層１２」とを合わせた領域の一部である「前記第１中濃度拡散領域１２」が「素子分離絶縁膜２０」まで形成されていることは明らかである。
　したがって、引用発明の「前記第１低濃度拡散層１１及び前記第１中濃度拡散層１２は、前記素子分離絶縁膜２０をマスクとしてイオン注入が行われることにより形成されることで、前記第１中濃度拡散領域１２が前記素子分離絶縁膜２０に接続し、前記第１低濃度拡散層１１は前記ＶＰＰＴｒのゲート電極３０の側部に形成されたサイドウォール絶縁膜２２の下部から少なくとも素子分離絶縁膜２０の近傍までの間に形成され」る構成は、補正発明の「前記ソース領域およびドレイン領域は、前記ＬＯＣＯＳ層をマスクとして不純物が拡散されて形成されることで前記素子分離領域に接続し、前記ソース領域およびドレイン領域を形成する低濃度拡散層は、前記高耐圧ＭＩＳトランジスタのゲート電極から前記素子分離領域までの間に形成されて前記素子分離領域に接続」する構成に対応しており、両者は、「前記ソース領域およびドレイン領域は、前記ＬＯＣＯＳ層をマスクとして不純物が拡散されて形成されることで前記素子分離領域に接続し、前記ソース領域およびドレイン領域を形成する低濃度拡散層は、前記高耐圧ＭＩＳトランジスタのゲート電極」の近傍から「前記素子分離領域までの間に形成されて前記素子分離領域に接続」している点で共通する。
　
（４−５）以上を総合すると、補正発明と引用発明とは、
　「ＭＩＳトランジスタを用いた装置を備える装置であって、
　該ＭＩＳトランジスタを用いた装置は、互いに素子分離された複数のＭＩＳトランジスタが組み込まれているとともに、これらＭＩＳトランジスタは高耐圧ＭＩＳトランジスタとそれ以外のＭＩＳトランジスタとからなり、
　前記高耐圧ＭＩＳトランジスタとそれ以外のＭＩＳトランジスタは、それぞれ同一の濃度からなるウェル層に形成され、
　かつ前記高耐圧ＭＩＳトランジスタのソース領域およびドレイン領域のコンタクト層はＬＯＣＯＳ層からなる素子分離領域からオフセットされて形成され、前記ソース領域およびドレイン領域は、前記ＬＯＣＯＳ層をマスクとして不純物が拡散されて形成されることで前記素子分離領域に接続し、前記ソース領域およびドレイン領域を形成する低濃度拡散層は、前記高耐圧ＭＩＳトランジスタのゲート電極の近傍から前記素子分離領域までの間に形成されて前記素子分離領域に接続し、前記コンタクト層は高濃度拡散層で形成されていることを特徴とする装置。」
　
　である点で一致し、以下の点で相違する。
（相違点１）
　補正発明は、「ＭＩＳトランジスタを用いた装置」が「液晶表示装置に設けられたドレイン信号線に信号を供給するＩＣ駆動回路」であり、当該「ＩＣ駆動回路」を備えた「液晶表示装置」に関する発明であるのに対して、引用発明は、「ＭＩＳトランジスタを用いた装置」が「ＭＯＳ型電界効果トランジスタを有する半導体装置」であり、「半導体装置」そのものに関する発明であって、当該「半導体装置」がどのような回路や装置に適用されるかが特定されていない点。
　
（相違点２）
　補正発明は、「前記ソース領域およびドレイン領域を形成する低濃度拡散層は、前記高耐圧ＭＩＳトランジスタのゲート電極から」「形成されて」いるのに対して、引用発明は、「前記第１低濃度拡散層１１は前記ＶＰＰＴｒのゲート電極３０の側部に形成されたサイドウォール絶縁膜２２の下部から」「形成され」されている点。
　
（相違点３）
　補正発明は、「前記高耐圧ＭＩＳトランジスタを囲む素子分離領域の下にはチャネルストッパ層が形成されていない」のに対して、引用発明はそのような特定がなされていない点。
　
（５）相違点についての当審の判断
（５−１）相違点１について
　液晶表示装置に用いるＩＣ駆動回路において、高耐圧ＭＩＳトランジスタとそれ以外のＭＩＳトランジスタを組み込むことは、当業者における周知技術である。
　
　例えば、引用例２には、第１図とともに、「ＬＣＤ（
L
C
D
　
　また、液晶表示装置に用いるＩＣ駆動回路が、当該液晶表示装置に設けられたドレイン信号線に信号を供給するものであることは当業者における技術常識である。
　そして、引用例１の００３６段落には、「本発明は、高度に微細化および高集積化したＥＥＰＲＯＭなどの半導体不揮発性記憶装置、ＤＲＡＭなどの半導体記憶装置、Ａ／Ｄコンバータなどの半導体装置、あるいは論理演算素子などの半導体装置など、ＭＯＳ型電界効果トランジスタを有する半導体装置であればなんでも適用でき、特に高電圧駆動用のＭＯＳトランジスタを有する半導体装置の製造に好ましく適用可能である。」と記載されているから、引用発明を「液晶表示装置に設けられたドレイン信号線に信号を供給するＩＣ駆動回路を備える液晶表示装置」における「ＩＣ駆動回路」に適用し、当該「ＩＣ駆動回路を備え」た「液晶表示装置」を実現することは当業者が容易になし得たことである。
　
（５−２）相違点２について
　一般に、ＭＩＳトランジスタにおいて、ソース領域及びドレイン領域とゲート電極との位置関係をどのようにするかということ、すなわち、ソース領域及びドレイン領域をゲート電極とをオーバーラップさせる構成、ソース領域及びドレイン領域をゲート電極からオフセットさせる構成、又はソース領域及びドレイン領域の端部をゲート電極の端部とをそろえる構成のいずれを採用するかということは、当該ＭＩＳトランジスタに要求される特性に応じて当業者が適宜選択し得る設計的事項である。
　したがって、引用発明において、「前記第１低濃度拡散層１１」の端部を「ゲート電極３０」の端部とそろえ、補正発明のように「前記ソース領域およびドレイン領域を形成する低濃度拡散層は、前記高耐圧ＭＩＳトランジスタのゲート電極から」「形成され」る構成とすることは、当業者が適宜なし得たことである。
　
（５−３）相違点３について
　一般に、ＬＯＣＯＳ層の下にチャネルストッパ層を設けるか否かは、ＬＯＣＯＳ層の酸化膜の厚さや大きさ、要求される耐圧性能等に応じて、当業者が適宜選択し得る設計的事項である。
　例えば、引用例４には、「次に、いわゆるＬＯＣＯＳ酸化を行うことによりフィールド酸化膜３０１を形成する。・・・尚、必要に応じてチャネルストッパ領域１０４，２０４を形成しておいても良い。」（００３０段落）と記載されており、また、引用例５には、「・・・ＬＯＣＯＳ酸化を行う。これにより、素子間分離が達成される。・・・次に、必要に応じてチャネルストッパ用のイオン注入を行い・・・」（００１７段落及び００１８段落）と記載されており、これらの引用例には、いずれもＬＯＣＯＳ層の下にチャネルストッパ層を設けるか否かが任意であることが記載されているものと認められる。
　したがって、引用発明において、「例えばＬＯＣＯＳ法により形成された素子分離絶縁膜２０」の下にチャネルストッパ層を設けない構成とすること、すなわち、補正発明のように、「前記高耐圧ＭＩＳトランジスタを囲む素子分離領域の下にはチャネルストッパ層が形成されていない」構成とすることは、当業者が適宜なし得た事項である。
　
（５−４）判断についてのまとめ
　以上のとおりであるから、補正発明は、当業者における周知技術を参酌することにより、引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、補正発明は、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。
　
（６）独立特許要件についてのまとめ
　本件補正は、補正後の請求項１に係る発明が特許出願の際独立して特許を受けることができないものであるから、特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しない。
　
４．補正の却下の決定のむすび
　以上検討したとおり、平成２１年７月３０日付けの手続補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について検討
　平成２１年７月３０日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成２１年５月８日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された事項により特定される上記第２．１．の「補正前」の箇所に記載したとおりのものである。
　一方、平成２１年５月２６日付けの拒絶理由通知書において引用した刊行物である引用例１〜５には、上記第２．３．（３）に記載したとおりの事項が記載されており、引用例１には、上記第２．３．（３−１−３）に記載したとおりの発明（引用発明）が記載されているものと認められる。
　そして、本願発明に対して技術的限定を付した補正発明は、上記第２．３．（５−４）において検討したとおり、当業者における周知技術を参酌することにより、引用文献１に記載された発明に基づいて発明者が容易に発明をすることができたものであるから、補正発明から上記技術的限定を除外した発明である本願発明も当然に、当業者における周知技術を参酌することにより、引用文献１に記載された発明に基づいて発明者が容易に発明をすることができたものである。
　したがって、本願発明は、平成２１年５月２６日付けの拒絶理由通知書に記載したとおり、特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから、本願は拒絶をすべきものである。
　よって、上記結論のとおり審決する。