【事件の表示】
　特願２００４−２３６３１９「ストローブ信号に対して整合されたクロックを使用するデータ信号受信ラッチ制御」拒絶査定不服審判事件〔平成１７年　３月１７日出願公開、特開２００５−　７１３５４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１６年８月１６日（パリ条約による優先権主張２００３年８月２７日，米国）を出願日とする出願であって、その後の手続きの経緯は次のとおりである。 
拒絶理由通知　　　　　　平成１８年５月２３日　
意見、手続補正　　　　　平成１８年１１月１７日　
拒絶査定　　　　　　　　平成１８年１１月３０日　
拒絶査定謄本送達　　　　平成１８年１２月４日　
審判請求　　　　　　　　平成１９年３月５日　
手続補正　　　　　　　　平成１９年３月２８日　
前置報告　　　　　　　　平成１９年９月７日　
審尋　　　　　　　　　　平成２１年３月１３日　
回答　　　　　　　　　　平成２１年６月８日　
補正却下の決定　　　　　平成２１年１０月２１日　
当審の拒絶理由通知　　　平成２１年１０月２１日　
意見、手続補正　　　　　平成２２年１月１２日　
　
２．本願発明
　本願の請求項１に係る発明は、平成２２年１月１２日付けの手続補正書により補正された特許請求の範囲の請求項１に記載されたとおりの次の事項により特定されるものである。（以下「本願発明」という。）
　
「所定期間内にストローブ信号を受け取らなかった場合に、送信装置（１１０）からのストローブ信号（１１４）を要求する段階と、
　前記ストローブ信号のエッジに対して整合されたクロック信号（３５４，５１２）を生成する段階（２０２，４０４）と、
　前記クロック信号に対して整合された１つ以上のラッチ制御信号（３５８，６１２）であって、前記クロック信号に対してそれぞれ所定の時間量だけ遅延している１つ以上のラッチ制御信号を生成する段階（４０６）と、
　前記送信装置から受け取った１つ以上のデータ信号（１１２）それぞれを、対応する前記１つ以上のラッチ制御信号それぞれによってラッチする段階（２０４，４０８）と
　を有する方法。」
　
３．引用刊行物
　当審の拒絶の理由に引用された、本願優先権主張日前に頒布された刊行物である、国際公開第０３／０６９４８６号（２００３年８月２１日公開。以下「刊行物１」と記す。）には、図面と共に以下の事項が記載されている（なお、日本語訳の作成に際しては、パテントファミリーである特表２００５−５２５６２３号公報を参照した。）。 
Ａ．「 In the present embodiment, the memory modules  210  comprise DDR SDRAMs from Micron, such as Micron MT46V64M4 256 Mb DDR SDRAMs. 
  The memory controller  212  controls access to, including data transfers to and from, the memory module  210 , and may perform further functions and operations as well. Data may be exchanged between the memory system  104  and the data source/destination  106  along a set of n data lines according to any appropriate method or technique. In the present embodiment, a conventional data transfer process transfers data by capturing data in a data valid window (DVW) of a data signal. For example, referring to  FIG. 3 , in a source synchronous system according to the present embodiment, data is suitably asserted on the data lines upon the crossing of a clock signal (CK) and a complementary clock signal (CK#). 」（３頁末行〜４頁１０行）
Ａ．の訳；「 本実施形態では、メモリモジュール２１０は、ＭＴ４６Ｖ６４Ｍ４  ２５６Ｍｂ  ＤＤＲＳＤＲＡＭ等のＭｉｃｒｏｎのＤＤＲ  ＳＤＲＡＭを含む。
  メモリコントローラ２１２は、メモリモジュール２１０へのアクセスを制御し、メモリコントローラ２１２は、メモリモジュール２１０におよびそれへのデータ転送装置を含み、そして同様にさらなる機能および動作を実行し得る。データは、任意の適切な方法または技術に従って、ｎ個のデータ線の組に沿って、メモリシステム１０４とデータソース／デスティネーション１０６との間で交換され得る。本実施形態では、従来のデータ転送プロセスは、データ信号のデータをデータ有効ウインドウ（ＤＶＷ）でキャプチャすることによってデータを転送する。例えば、図３を参照すると、本実施形態に係るソース同期システムでは、データは、クロック信号（ＣＫ）と相補的クロック信号（ＣＫ＃）の交差時に、データ線上で適切にアサートされる。」
　
 Ｂ．「SUMMARY OF THE INVENTION  
 A memory system and method according to various aspects of the present invention includes a memory and an adaptive timing system for controlling access to the memory. The adaptive timing system captures data in a data valid window (DVW) in a data signal. In one embodiment, the adaptive timing system includes a delay circuit for sampling the data signal at a midpoint of the DVW. The adaptive timing system may also include an identifying circuit for identifying whether the midpoint of the DVW corresponds to an actual midpoint of the DVW and adjusting the delay circuit accordingly.」（２頁１１行〜１８行） 
 Ｂ．の訳；「 （発明の要旨） 
　本発明の種々の局面に係るメモリシステムおよび方法は、メモリおよびメモリへのアクセスを制御するための適応タイミングシステムを含む。この適応タイミングシステムは、データ信号中のデータをデータ有効ウインドウ（ＤＶＷ）でキャプチャする。一実施形態では、適応タイミングシステムは、ＤＶＷの中間点においてデータ信号をサンプリングするための遅延回路を含む。適応タイミングシステムはまた、ＤＶＷの中間点がＤＶＷの実際の中間点に対応するかどうかを識別し、かつそれに従って遅延回路を調整するための識別回路を含み得る。」 
　
 Ｃ．「 Referring to FIG. 4 , in the present embodiment, the adaptive timing system 214 includes a delay circuit 410 , a plurality of latch circuits 412 , and at least one compare circuit 414 . Generally, the delay circuit 410 asserts multiple delay clock signals at different times with respect to a timing signal and/or data signal. The latch circuit 412 receives the timing signal and/or data signal from the data source 106 and delay clock signals from the delay circuit 410 to latch data at the time of the delay clock signal, and provides the latched signal to the compare circuit 414 and the data destination 106 . The compare circuit 414 receives latched signals from the latch circuits 412 sampled at different times, compares the latched signals to identify differences among them, and may adjust the timing of the delay clock signals generated by the delay circuit 410 accordingly.  
 In particular, the delay circuit 410 of the present embodiment asserts multiple signals at different times. The delay circuit 410 may comprise any appropriate system for generating signals at different times, such as a programmable multi-tap delay line. The delays programmed into the taps may correspond to any appropriate intervals and any appropriate DVW 300 size. For example, the delay circuit 410 may comprise a three-tap delay line having a center tap corresponding to the nominal approximate midpoint of the DVW 300 . The other two taps suitably correspond to a setup guardband and a hold guardband, respectively, on either side of the DVW 300 nominal midpoint. The delay circuit 410 also receives an internal clock signal 416 , for example a general free-running memory controller 212 clock signal, that suitably operates at a higher frequency than the data signal to facilitate multiple sampling of the timing and/or data signal in the DVW 300 .」（５頁２１行〜６頁８行） 
 Ｃ．の訳；「 図４を参照すると、本実施形態では、適応タイミングシステム２１４は、遅延回路４１０、複数のラッチ回路４１２、および少なくとも１つの比較回路４１４を含む。概して、遅延回路４１０は、タイミング信号および／またはデータ信号に対する異なる時刻において多重遅延クロック信号をアサートする。ラッチ回路４１２は、遅延クロック信号のその時刻におけるデータをラッチするように、データソース１０６からタイミング信号および／またはデータ信号、ならびに遅延回路４１０からの遅延クロック信号を受信し、比較回路４１４およびデータデスティネーション１０６へのラッチ信号を供給する。比較回路４１４は、ラッチ回路４１２から、異なる時刻でサンプリングされたラッチ信号を受信し、ラッチ信号を比較してその信号間の差異を識別し、そしてそれに従って遅延回路４１０によって生成された遅延クロック信号のタイミングを調整し得る。 
　特に、本実施形態の遅延回路４１０は、異なる時刻で複数の信号をアサートする。…（中略）…この遅延回路４１０はまた、内部クロック信号４１６（ＤＶＷ３００におけるタイミングおよび／またはデータ信号の多重サンプリングを容易にするようにデータ信号よりも高い周波数で適切に動作する一般的な自走メモリコントローラ２１２のクロック信号）を生成する。」 
 　 
 Ｄ．「When the various taps of the delay circuit 410 assert their respective delay clock signals, each latch circuit 412 is activated to capture the input data received by the latch circuit 412 when the delay clock signal is asserted. Thus, each latch circuit 412 captures data received from the data source 106 at different times, such as the midpoint and the leading and trailing edges 310 , 312 of the timing and/or data signal. 」（６頁３０行〜７頁２行） 
Ｄ．の 訳；「 遅延回路４１０の種々のタップが各遅延クロック信号をアサートする場合、各ラッチ回路４１２は、遅延クロック信号がアサートされる場合にラッチ回路によって受信される入力データをキャプチャするようにアクティブ化される。従って、各ラッチ回路４１２は、タイミングおよび／またはデータ信号の中間点ならびに立ち上がりエッジおよび立ち下がりエッジ３１０、３１２の等の、データソース１０６から受信されたデータを異なる時刻でキャプチャする。」 
 　 
 Ｅ．「The memory system 104 may initially calibrate the adaptive timing system 214 . Calibration provides initial values for the nominal midpoint and leading and trailing edges 310 , 312 . The initial values may be provided in any appropriate manner, such as by using preselected default values or testing for DVW 300 information. For example, referring to FIG. 5 , for a calibration process of the present embodiment, the memory controller 212 initially requests a known timing signal from the relevant memory module 210 (step 510 ). The timing signal may be any suitable signal, such as a predetermined timing signal, a conventional strobe signal, a WRITE and READ operation to generate a known signal, or the data signal itself. In one embodiment, the timing signal is a toggling signal alternating between binary high and low signals.  
 When the timing signal is asserted, the memory controller 212 samples the timing signal at several points in the timing signal (step 512 ), for example using the adaptive timing circuit. In the present embodiment, the memory controller suitably samples the timing signal over several points within one or more cycles of the timing signal to conduct a sweep of the timing signal. The samples may then be analyzed to identify the approximate leading and trailing edges 310 , 312 of the signal#s DVW 300 (steps 514 , 516 ) and calculate the approximate midpoint relative to the free-running clock (step 518 ). For example, the memory controller 212 may identify a first and a last sample following a data strobe that achieve a threshold value known to be in the timing signal. The delay circuit 410 is then suitably programmed to place the center tap delay at the approximate midpoint of the DVW 300 and the outer taps near the approximate leading and trailing edges 310 , 312 (step 520 ). The memory system 104 may then proceed with normal operation, using the center tap as the latch circuit signal to capture data. The calibration process may be repeated at any time, such as at periodic intervals. 」（８頁９行〜３２行） 
Ｅ．の訳；「 メモリシステム１０４は、適応タイミングシステム２１４を最初に較正し得る。較正は、名目上の中間点ならびに立ち上がりおよび立下りエッジ３１０、３１２のための初期値を提供する。この初期値は、例えば、予め選択されたデフォルト値を使用することまたはＤＶＷ３００情報をテストすることによって、任意の適切な態様で提供され得る。例えば、図５を参照すると、本発明の較正プロセスに対して、メモリコントローラ２１２は、関連したメモリモジュール２１０から既知のタイミング信号を最初に要求する（ステップ５１０）。タイミング信号は、所定のタイミング信号、従来のストローブ信号、既知の信号を生成させるＷＲＩＴＥおよびＲＥＡＤ動作、またはデータ信号自体等の任意の適応可能な信号であり得る。一実施形態では、タイミング信号は、バイナリハイとロウ信号との間で交互に変化するトグル信号である。 
　タイミング信号がアサートされる場合、メモリコントローラ２１２は、例えば、適応タイミング回路を用いて、タイミング信号中のいくつかの点においてタイミング信号をサンプリングする（ステップ５１２）。本実施形態では、メモリコントローラは、タイミング信号の掃引を導くように、タイミング信号の１以上のサイクル内部のいくつかの点にわたって、タイミング信号を適切にサンプリングする。次いで、このサンプルは、その信号のＤＶＷ３００の近似的な立ち上がりエッジおよび立ち下がりエッジ３１０、３１２を識別するように解析され得（ステップ５１４、５１６）、自走クロックに対して近似的な中間点を計算する（ステップ５１８）。例えば、メモリコントローラ２１２は、タイミング信号中に存在することがわかっている閾値に達する、後の第１および最後のサンプルを識別し得る。次いで、遅延回路４１０は、ＤＶＷ３００の近似的な中間点に、ならびに近似的な立ち上がりおよび立ち下がりエッジ３１０、３１２付近の中心タップ遅延を配置させるように適切にプログラムされる（ステップ５２０）。次いで、メモリシステム１０４は、データをキャプチャするように、ラッチ回路信号として中心タップを用いて通常動作と共に進め得る。…（中略）…」 
 　 
 Ｆ．「After the memory system 104 has been calibrated, the system may be adjusted at any desired time. While the memory system 104 operates, the adaptive timing system 214 may check the DVW 300 to determine whether the midpoint of the DVW 300 has drifted. The adaptive timing system 214 may check the DVW 300 at any time, for example continuously, at periodic intervals, or upon expiration of a timer. Further, the adaptive timing system 214 may adjust the nominal midpoint and leading and trailing edges 310 , 312 in the event of drift. If the memory controller 212 operates with multiple memory modules 210 or sections, the adaptive timing system 214 may perform an adjustment process for each memory module 210 A, B or section of memory.  
 For example, as the memory module 210 heats up, the DVW 300 may move. The memory system 104 may be configured to occasionally check the DVW 300 , such as in accordance with a thermal and/or voltage time constant of the system. For example, the memory controller 212 may provide a CALIBRATE command to the memory to request the timing signal at regular intervals no longer than the thermal and/or voltage time constant. In another embodiment, the memory controller 212 may include a time constant timer to trigger the adjustment process. If the memory controller 212 reads a toggling pattern (such as using the data signal) in normal operation sufficient to verify the characteristics of the DVW 300 , the time constant timer may be reset. If the time constant timer expires, the adjustment process may then be initiated. Thus, the adaptive timing system 214 may continuously sample the strobes on READ operations and update the delay circuit 410 opportunistically when no READ operations are occurring. Consequently, the full adjustment process is performed only when a sufficient pattern has not been received and the time constant timer has expired.  
 Referring to FIG. 6 , the memory controller 212 of the present embodiment performs a timing adjustment process by receiving the timing signal, which may be any appropriate signal for identifying shifts in the DVW 300 , such as a predetermined signal generated by the memory module 210 , the conventional strobe signal, or the data signal itself . When the timing signal is received, the delay circuit 410 taps generate signals that cause the latch circuits 412 to capture the signal at various times (step 610 ), such as at the nominal leading and trailing edges 310 , 312 and midpoint. The output signals from the latch circuits 412 are provided to the compare circuits 414 that compare the various signals to determine whether the leading and/or trailing edges 310 , 312 of the data signal have shifted. For example, the compare circuit 414 A may compare the leading edge 310 data to the midpoint (step 612 ). If the data are the same (step 614 ), then the nominal leading edge 310 is still within the DVW 300 , and no adjustment is necessary. If the data are not the same, then the DVW 300 has moved. Accordingly, the nominal leading and trailing edges 310 , 312 and midpoint may be increased a selected amount (step 616 ) or according to any selected criteria or algorithm.  
 Similarly, the compare circuit 414 B may compare the trailing edge 312 data to the midpoint data (step 618 ). If the data are the same (step 620 ), then the nominal trailing edge 312 is still within the DVW 300 , and no adjustment is necessary. If the data are not the same, then the DVW 300 has moved. Accordingly, the nominal leading and trailing edges 310 , 312 and midpoint may be decreased a selected amount (step 622 ) or according to any selected criteria or algorithm. Thus, the delay circuit 410 is suitably programmed to shift the various delays associated with the taps so that the center tap is repositioned to an adjusted midpoint and adjusted leading and trailing edges 310 , 312 . 」（９頁１行〜１０頁１３行） 
Ｆ．の訳；「 メモリシステム１０４が較正された後、システムは、任意の所望の時間で調整され得る。メモリシステム１０４が動作する間、適応タイミングシステム２１４は、ＤＶＷ３００がドリフトされたかどうかを決定するために、ＤＶＷ３００をチェックし得る。適応タイミングシステム２１４は、例えば、連続的に、周期的な間隔で、またはタイマーの終了に応じて任意の時間でＤＶＷ３００をチェックし得る。さらに、適応タイミングシステム２１４は、ドリフトの結果、近似的な中間点、ならびに近似的な立ち上がりおよび立ち下がりエッジ３１０、３１２を調整し得る。メモリコントローラ２１２が、各メモリモジュール２１０Ａ、Ｂまたはメモリのセクションのための調整プロセスを実行し得る。 
　例えば、メモリモジュール２１０が昇温した場合、ＤＶＷ３００が移動し得る。メモリシステム１０４が、例えば、システムの熱および／または電圧時定数に従って、ＤＶＷ３００を時折チェックするように構成され得る。例えば、メモリコントローラ２１２は、熱および／または電圧時定数よりも短い規則的間隔でタイミング信号をリクエストするようにメモリにＣＡＬＩＢＲＡＴＥコマンドを供給し得る。別の実施形態では、メモリコントローラ２１２は、ＤＶＷ３００の特性を確認するのに十分な通常動作でトグルパターン（データ信号を用いること等）を読み出す場合、その時定数を有するタイマーがリセットされ得る。時定数を有するタイマーが終了する場合、調整プロセスが初期化され得る。従って、適応タイミングシステム２１４は連続的にＲＥＡＤ動作に対してストローブをサンプリングし、ＲＥＡＤ動作が発生しない場合、便宜的に遅延回路４１０を更新する。その結果、十分なパターンが受信されず、時定数を有するタイマーが終了する場合に限り、全調整プロセスが実行される。 
　図６を参照すると、本実施形態のメモリコントローラ２１２は、タイミング信号を受信することによってタイミング調整プロセスを実行し、この信号は、メモリモジュール２１０によって発生された所定の信号、従来のストローブ信号、またはデータ信号自体等のＤＶＷ３００内のシフトを識別するための任意の適切な信号であり得る。タイミング信号が受信される場合、遅延回路４１０タップは、ラッチ回路４１２に種々の時間（名目上の立ち上がりおよび立ち下がりエッジ３１０、３１２、ならびに中間点）で信号をキャプチャさせる信号を発生させる（ステップ６１０）。ラッチ回路４１２からの出力信号が、データ信号の立ち上がりおよび立ち下がりエッジ３１０、３１２がシフトされるかどうか決定するために種々の信号を比較する比較回路４１４に供給される。例えば、比較回路４１４Ａは、立ち上がりエッジ３１０のデータを中間点と比較し得る（ステップ６１２）。データが同じである場合（ステップ６１４）、依然として名目上の立ち上がりエッジ３１０はＤＶＷ３００内部にあり、調整は必要ない。データが同じでない場合、ＤＶＷ３００が移動する。従って、名目上の立ち上がりおよび立ち下がりエッジ３１０、３１２および中間点が、選択された量（ステップ６１６）だけまたは任意の選択された基準またはアルゴリズムに従って増加され得る。 
　同様に、比較回路４１４Ｂは、立ち下がりエッジ３１２のデータを中間点データと比較し得る（ステップ６１８）。データが同じ場合（ステップ６２０）、名目上の立ち下がりエッジ３１２は依然としてＤＶＷ３００内部にあり、調整は必要ない。データが同じでない場合、ＤＶＷ３００が移動される。従って、名目上の立ち上がりおよび立ち下がりエッジ３１０、３１２および中間点が、選択された量（ステップ６２２）だけまたは任意の選択された基準またはアルゴリズムに従って減少され得る。従って、遅延回路４１０は、タップに関連した種々の遅延をシフトさせるように適切にプログラムされ、その結果中心タップは、調整された中間点および調整された立ち上がりおよび立ち下がりエッジ３１０、３１２に再配置される。」 
 　 
（Ａ）Ａ．によれば、メモリモジュール（送信装置に相当）がマイクロンのＤＤＲ  ＳＤＲＡＭであり、データは、ｎ個のデータ線の組に沿って、メモリシステムとメモリモジュール（データソース／デスティネーション）との間で交換され、データは、クロック信号（ＣＫ）と相補的クロック信号（ＣＫ＃）の交差時に、データ線上で適切にアサートされる旨記載されている。前記ＤＤＲ（ダブルデータレート）ＳＤＲＡＭにおいて、１つ以上のデータ信号それぞれがＤＤＲ  ＳＤＲＡＭから線上に出力されることは技術的常識（必要なら、ＷＯ０１／１６９５７；２００１年３月８日国際公開、パテントファミリー；特表２００３−５０８８７２号のマイクロンのＤＤＲ  ＳＤＲＡＭにおける、図４、図６〜図７のデータ信号ＤＱ、データストローブ信号ＤＱＳとバースト長８を参照。）である。
（Ｂ）Ｅ．によれば、メモリコントローラ２１２は、関連したメモリモジュール２１０から既知のタイミング信号（例えば従来のストローブ信号）を最初に要求する。Ｆ．によれば、メモリコントローラ（の適応タイミングシステム２１４）は、任意の所望の時間で調整され得て、例えば、連続的に、周期的な間隔で、またはタイマーの終了に応じて任意の時間でＤＶＷ（データ有効ウインドウ。以下、「ＤＶＷ」と略す。）をチェックし得て、例えば、ＤＶＷの時折チェックでは、メモリコントローラは、熱および／または電圧時定数よりも短い規則的間隔でタイミング信号をリクエストする旨記載されている。また、別の実施形態では、メモリコントローラは、ＤＶＷの特性を確認するのに十分な通常動作でトグルパターン（データ信号を用いること等）を読み出す場合、その時定数を有するタイマーがリセットされ、時定数を有するタイマーが終了する場合、調整プロセスが初期化され得ること、適応タイミングシステムは連続的にＲＥＡＤ動作に対してストローブをサンプリングし、ＲＥＡＤ動作が発生しない場合、便宜的に遅延回路４１０を更新し、十分なパターンが受信されず、時定数を有するタイマーが終了する場合に限り、全調整プロセスが実行される旨記載されている。
　これらによれば、メモリコントローラ（適応タイミングシステムを含む。）は、タイマーの終了に応じて任意の時間にタイミング信号（ストローブ信号）をリクエストすることができ、タイマーが終了する場合、調整プロセスは初期化されることができることから、タイマーが終了する場合に全調整プロセスが実行される段階でタイミング信号（ストローブ信号）をリクエストすることができると認められる。
　したがって、メモリコントローラ（適応タイミングシステム）は、連続的にＲＥＡＤ動作に対してストローブをサンプリングし、ＲＥＡＤ動作が発生しないで、時定数を有するタイマーが終了する場合にメモリモジュール（ＤＤＲ  ＳＤＲＡＭ）からタイミング信号（ストローブ信号）をリクエストする段階を含む全調整プロセスが示されている。
（Ｃ）Ｅ．によれば、較正は、名目上の中間点ならびに立ち上がりおよび立下りエッジ３１０、３１２に初期値（予め選択されたデフォルト値、ＤＶＷ情報のテスト）が提供され、ＤＶＷ情報のテストに、タイミング信号（ストローブ信号）を用いる場合、タイミング信号（ストローブ信号）の１以上のサイクル内部のいくつかの点にわたって、タイミング信号（ストローブ信号）を適切にサンプリングし、このサンプルは、タイミング信号（ストローブ信号）のＤＶＷの近似的な立ち上がりエッジおよび立ち下がりエッジ３１０、３１２を識別するように解析され（ステップ５１４、５１６）、自走クロックに対して近似的な中間点を計算し（ステップ５１８）、遅延回路４１０は、ＤＶＷの近似的な中間点、近似的な立ち上がりおよび立ち下がりエッジ３１０、３１２付近の中心タップ遅延を配置させる。この配置された中心タップ遅延を受ける信号は、Ｂ．の記載によれば、内部クロック信号４１６を遅延させた遅延回路４１０からの遅延クロック信号である（図４参照）ことが読み取れる。
　これらによれば、タイミング信号（ストローブ信号）のＤＶＷの近似的な立ち上がりエッジおよび立ち下がりエッジ３１０、３１２を識別するように解析し、自走クロックに対して近似的な中間点として計算された中心タップ遅延を受けた遅延クロック信号を生成する段階が示されている。
（Ｄ）遅延回路４１０の出力である遅延クロック信号は、Ｂ．によれば、タイミング信号及び／又はデータ信号に対して、内部クロック信号４１６を遅延させた信号であり（図４参照）、ラッチ回路４１２に入力される。Ｃ．によれば、各ラッチ回路４１２は、遅延クロック信号がアサートされる場合にラッチ回路をアクティブ化して受信される入力データをキャプチャすることから、前記遅延クロック信号は、ラッチ回路に受信される入力データをキャプチャするためのラッチ制御信号とみれる。
（Ｅ）Ａ．Ｂ．Ｃ．Ｅ．Ｆ．によれば、遅延クロック信号を使用して関連するメモリモジュール（ＤＤＲ  ＳＤＲＡＭ）からｎ個の線上で受け取った（ダブルデータレートの）少なくとも１つのデータ信号それぞれを、対応する少なくとも１つの遅延クロック信号（ラッチ制御信号）それぞれによってラッチする段階が読み取れる。 
　
 （Ａ）〜（Ｅ）をふまえると、刊行物１には、適応タイミングシステムにおける次の方法の発明（以下「刊行物１の発明」という。）が示されている。　
　メモリコントローラ（適応タイミングシステムを含む。）は、連続的にＲＥＡＤ動作に対してストローブをサンプリングし、ＲＥＡＤ動作が発生しないで、時定数を有するタイマーが終了する場合にメモリモジュール（ＤＤＲ  ＳＤＲＡＭ）からタイミング信号（ストローブ信号）をリクエストする段階と、 
　タイミング信号（ストローブ信号）のＤＶＷの近似的な立ち上がりエッジおよび立ち下がりエッジを識別するように解析し、自走クロックに対して近似的な中間点として計算された中心タップ遅延を受けた遅延クロック信号を生成する段階と、 
　ラッチ回路に受信される入力データをキャプチャするためのラッチ制御信号を生成する段階と、 
　遅延クロック信号を使用して関連するＤＤＲ ＳＤＲＡＭメモリモジュールからｎ個の線上で受け取った（ダブルデータレートの）少なくとも１つのデータ信号それぞれを、対応する少なくとも１つの遅延クロック信号（ラッチ制御信号）それぞれによってラッチする段階と
　を有する方法。 
 　　 
（３）対比 
（３．１）刊行物１の発明の「連続的にＲＥＡＤ動作に対してストローブをサンプリングし、ＲＥＡＤ動作が発生しないで、時定数を有するタイマーが終了する場合」は、ストローブ信号を受け取れない等の原因でＲＥＡＤ動作ができないことは当然であるから、前記ＲＥＡＤ動作が発生しない場合にはストローブ信号を受け取らない場合が含まれると解される。また、刊行物１の発明のタイマーが終了する「時定数（内）」は本願発明の「所定の期間内」に相当する。これらをふまえると、刊行物１の発明の、「連続的にＲＥＡＤ動作に対してストローブをサンプリングし、ＲＥＡＤ動作が発生しないで、時定数を有するタイマーが終了する場合にメモリモジュール（ＤＤＲ  ＳＤＲＡＭ）からタイミング信号（ストローブ信号）をリクエストする段階」と、本願発明の「所定期間内にストローブ信号を受け取らなかった場合に、送信装置（１１０）からのストローブ信号（１１４）を要求する段階」と実質的な差異はない。
（３．２）刊行物１の発明の「タイミング信号（ストローブ信号）のＤＶＷの近似的な立ち上がりエッジおよび立ち下がりエッジを識別するように解析し、自走クロックに対して近似的な中間点として計算された中心タップ遅延を受けた遅延クロック信号を生成する段階」と、「ストローブ信号のエッジに対して整合されたクロック信号（３５４，５１２）を生成する段階」と実質的な差異はない。
（３．３）刊行物１の発明の「ラッチ回路に受信される入力データをキャプチャするためのラッチ制御信号を生成する段階」は、「クロック信号に対して整合された１つ以上のラッチ制御信号（３５８，６１２）であって、前記クロック信号に対してそれぞれ所定の時間量だけ遅延している」とまでは言えないまでも、ラッチ制御信号は少なくとも１つのラッチ制御信号を生成する段階であり、一方、本願発明の「クロック信号に対して整合された１つ以上のラッチ制御信号（３５８，６１２）であって、前記クロック信号に対してそれぞれ所定の時間量だけ遅延している１つ以上のラッチ制御信号を生成する段階」も、上位概念では「１つ以上のラッチ制御信号を生成する段階」であるから、両発明は、この点で共通する。 
（３．４）刊行物１の発明の「遅延クロック信号を使用して関連するＤＤＲ  ＳＤＲＡＭメモリモジュールからｎ個の線上で受け取った（ダブルデータレートの）少なくとも１つのデータ信号それぞれを、対応する少なくとも１つの遅延クロック信号（ラッチ制御信号）それぞれによってラッチする段階」と本願発明の「送信装置から受け取った１つ以上のデータ信号（１１２）それぞれを、対応する前記１つ以上のラッチ制御信号それぞれによってラッチする段階」と実質的な差異はない。
  　 
 　以上の対比によれば、本願発明と刊行物１の発明とは、次の事項を有する点で一致し、そして、次の点で差異が認められる。 
 〈一致点〉 
  所定期間内にストローブ信号を受け取らなかった場合に、送信装置（１１０）からのストローブ信号（１１４）を要求する段階と、
　前記ストローブ信号のエッジに対して整合されたクロック信号（３５４，５１２）を生成する段階（２０２，４０４）と、
　１つ以上のラッチ制御信号を生成する段階（４０６）と、
　前記送信装置から受け取った１つ以上のデータ信号（１１２）それぞれを、対応する前記１つ以上のラッチ制御信号それぞれによってラッチする段階（２０４，４０８）と
　を有する方法。
　
〈相違点〉１つ以上のラッチ制御信号が、本願発明は、「クロック信号に対して整合された１つ以上のラッチ制御信号（３５８，６１２）であって、前記クロック信号に対してそれぞれ所定の時間量だけ遅延している」のに対し、刊行物１の発明は、そのような記載がない点。 
　
（４）当審判断 
　ＤＤＲ  ＳＤＲＡＭメモリモジュールのメモリコントローラにおいて、そのラッチ制御信号を、クロック信号に対して整合された１つ以上のラッチ制御信号であって、前記クロック信号に対してそれぞれ所定の時間量だけ遅延している１つ以上のラッチ制御信号とすることは、本願優先権主張日前周知の技術にすぎない。例えば、特開２００２−７４９５５号には図面とともに次の記載がある。
「【０００１】
【発明の分野】この発明は、一般的に、集積回路メモリ装置の分野に関する。特に、この発明はタイムスキューしたシングルデータレート（「ＳＤＲ」）およびダブルデータレート（「ＤＤＲ」）同期式ダイナミックランダムアクセスメモリ（「ＳＤＲＡＭ」）集積回路（「ＩＣ」）メモリ装置または埋込型ＤＲＡＭを組入れた他の装置の同期式再調整技法に関する。」
「【０００６】クロック−データ間のストローブ遅延が大きいとき、いつデータがシステムクロックに対して有効であるのかが不確定のため、出力データを捕捉してデータをシステムクロックに再同期するのは難しい。ここで開示される説明は、多数の同期化レジスタにスキューした出力データを連続して捕捉し、続いて同期化レジスタ内のデータが有効であるとわかっている特定のクロックで、同期化レジスタから連続してデータを出力することにより、スキューした出力データをクロックと「厳密に」同期した状態に戻すように再同期することにより、この問題を解決する。」
「【００１６】動作においては、回路１０は、集積回路メモリ装置または埋込メモリからの動力線３０上の出力データをシステムクロック信号（「ＣＬＫ」）に同期化するように動作する。ＱＳ制御回路１２は、線１６上の遅延した「読出」信号および線１４上のメモリＱＳ出力クロックストローブ信号に応答して、Ａ、Ｂ、ＣおよびＤの出力ＱＳクロックシーケンスを発生させるように動作する。シーケンシャルマルチプレクサ回路２４は線１６上の遅延した読出信号および線２８上のマスタクロック信号に応答してＡ、Ｂ、ＣおよびＤからデータを選択する。任意であるが、線１６上の信号はＱＳ制御回路１２とシーケンシャルマルチプレクサ回路２４の動作を調整するために使用されてもよい。この実施例では、１ＧＨｚレートのＤＤＲデータは線２８上のＣＬＫ信号に同期化され、さらに５００ＭＨｚクロック信号の各遷移（立上がりおよび立下がり）において線３０上に出力される。ここで使われる、「偶数」および「奇数」の指定はそれぞれＤＤＲデータシーケンスの中の第１および第２のデータに関連する。」
「【００３３】加えて図７においては、この発明の実施例の特定の実現化例に従った同期化レジスタクロック回路１３０の詳細な概略図が示される。回路１３０は、入力線１３２上のデータストローブバー（「ＱＳＢ」）信号を受取り、それぞれ出力線１３４、１３６上にＱＳＣＬＫＢおよびＱＳＣＬＫ信号を与える。回路１３０は偶数個のインバータ１３８０からインバータ１３８５を含み、それは定められた量だけ線１３２上の信号ＱＳＢを遅延させるように働く。インバータ１３８４の出力において奇数個の反転の出力をとると、出力線１３６において遅延し反転した信号が得られ、インバータ１３８５の出力において偶数個の反転を利用すると、出力線１３４においてやや長く遅延し、非反転した信号が得られる。
【００３４】加えて図８においては、この発明の実施例の特定の実現化例に従ったトグルフリップフロップ回路１５０の詳細な概略図が示される。回路１５０は、それぞれ入力線１５２および１５４上でＱＳＣＬＫおよび相補なＱＳＣＬＫＢ信号を受取り、それぞれ出力線１５６および１５８上にＱＳ０＜ＥＶＥＮ＞および相補なＱＳ１＜ＯＤＤ＞信号を与える。」
「【００４０】加えて、図９においては、この発明の実施例の特定の実現例に従った、同期化レジスタ（「ＳＲＥＧ」）回路２００の詳細な概略図が示される。」
　前記図１、図３のＱストローブ（「ＱＳ」）制御（「ＣＴＬ」）回路１２は、図７の同期化レジスタクロック回路１３０と図８のトグルフリップフロップ回路１５０から成る構成が対応し、この同期化レジスタクロック回路１３０（図７）の出力がトグルフリップフロップ回路１５０（図８）に入力され、このトグルフリップフロップ回路１５０（図８）の出力（即ち、ＱＳ　ＣＴＬ回路１２の出力）であるＱＳ０＜ＥＶＥＮ＞、ＱＳ１＜ＯＤＤ＞が図１の同期レジスタ（ＳＲＥＧ）１８ＡないしＤに、あるいは図３の同期レジスタ（ＳＲＥＧ）１８Ａ及び１８Ｂに、その制御信号として供給される。図２の実施例ではＱＳ　ＣＴＬ回路１２が図６のクロック選択回路を含むＱＳ　ＣＴＬ　ＱＳＰＨＡＳＥ回路１２である回路が示され、この出力としてＱＳ０＜ＥＶＥＮ／ＯＤＤ＞、ＱＳ１＜ＥＶＥＮ／ＯＤＤ＞が同期レジスタ１８Ａ、Ｂに制御信号として供給される。図７の同期化レジスタクロック回路１３０においてデータストローブバー信号ＱＳＢを受け取り定められた量だけ遅延されて出力されるＱＳＣＬＫ及び相補なＱＳＣＬＫＢ信号は「ストローブ信号のエッジに対して整合されたクロック信号」に相当し、この図７の回路の出力ＱＳＣＬＫ及び相補なＱＳＣＬＫＢ信号を受取り、図８のトグルフリップフロップ回路から出力されて同期レジスタ回路に供給されるＱＳ０＜ＥＶＥＮ＞および相補なＱＳ１＜ＯＤＤ＞信号、ないし、前記ＱＳ０＜ＥＶＥＮ／ＯＤＤ＞、ＱＳ１＜ＥＶＥＮ／ＯＤＤ＞信号は、「前記クロック信号に対してそれぞれ所定の時間量だけ遅延している１つ以上の信号」に相当し、これらの信号が供給されＱ＜ＭＥＭＯＲＹ　ＯＵＴ＞（図１〜図３参照）が入力される同期レジスタ（ＳＲＥＧ）１８Ａ、１８Ｂの各々は、その内部構成を示す図９から明らかなように、それぞれ入力されたＱ＜ＭＥＭＯＲＹ　ＯＵＴ＞というデータを、それぞれＱＳ０＜ＥＶＥＮ＞或いはＱＳ１＜ＯＤＤ＞という与えられた制御信号でラッチする回路であるから、ラッチ制御信号を「前記クロック信号に対して整合された１つ以上のラッチ制御信号であって、前記クロック信号に対してそれぞれ所定の時間量だけ遅延している１つ以上のラッチ制御信号」とする手法を読み取ることができ、このような手法は周知の技術である。
　刊行物１の発明において、１つ以上のラッチ制御信号を、「クロック信号に対して整合された１つ以上のラッチ制御信号（３５８，６１２）であって、前記クロック信号に対してそれぞれ所定の時間量だけ遅延している」ものとすることは、前記周知の技術を参酌することにより当業者が容易になし得たことである。
　しかも、それによって奏される効果も格別顕著なものではなく、刊行物１に記載された発明及び前記周知の技術より当業者が当然予想し得る範囲内のものと認められる。 
　
５．むすび
　以上のとおり、本願発明は、刊行物１に記載された発明及び周知技術に基いて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。