【事件の表示】
　平成９年特許願第１４９９７５号「複合化フラッシュメモリ及びそれを搭載した携帯用機器」拒絶査定不服審判事件〔平成１０年１２月８日出願公開、特開平１０−３２６４９３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成９年５月２３日の出願であって、平成１８年１２月２０日付けで拒絶査定がなされ、これに対して、平成１９年２月１５日に拒絶査定に対する審判請求がなされるとともに、同年３月１６日付けで手続補正がなされ、その後、平成２１年１月１４日付けで審尋がなされ、それに対する回答はなされなかったものである。
　
第２．平成１９年３月１６日付けの手続補正（以下、「本件補正」という。）について
１．本件手続補正の内容
　本件補正は、補正前の特許請求の範囲の請求項１〜９を、補正後の特許請求の範囲の請求項１〜８と補正するものであって、補正前後の各請求項は以下のとおりである。
　（補正前）
　「【請求項１】　フラッシュメモリ素子からなる第１のメモリ部と第２のメモリ部を備え、
　前記第１のメモリ部と第２のメモリ部は消去単位であるセクターで構成され、互いにそのセクター数とメモリサイズが異なり、
　前記第１のメモリ部は複数個のメモリ素子からなる最小消去単位の均一なサイズのセクターに分割されており、
　前記第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しを行なうことができることを特徴とする複合化フラッシュメモリ。
　【請求項２】　フラッシュメモリ素子からなる第１のメモリ部と第２のメモリ部を備え、
　前記第１のメモリ部と第２のメモリ部は消去単位であるセクターで構成され、互いにそのセクター数とメモリサイズが異なり、
　前記第１のメモリ部は複数個のメモリ素子からなるセクターに分割され、該セクターは最小消去単位の均一なサイズのものと、それとはサイズの異なる消去単位のものとを含んでおり、
　前記第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しを行なうことができることを特徴とする複合化フラッシュメモリ。
　【請求項３】　前記第１のメモリ部はデータ格納用のデータメモリ部であり、前記第２のメモリ部は制御命令格納用の制御命令メモリ部である請求項１又は２に記載の複合化フラッシュメモリ。
　【請求項４】　前記第１のメモリ部と第２のメモリ部はアドレスピンを共用しそれぞれのアドレス空間の全部又は一部を使用してアクセスされることにより前記第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しが行なわれる請求項１から３のいずれかに記載の複合化フラッシュメモリ。
　【請求項５】　前記第１のメモリ部のアクセスを可能にするイネーブル信号と前記第２のメモリ部のアクセスを可能にするイネーブル信号とを備え、
　これらのイネーブル信号を切り替えることにより前記第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しが行なわれる請求項１から４のいずれかに記載の複合化フラッシュメモリ。
　【請求項６】　前記第１のメモリ部と第２のメモリ部は適当な大きさの単位に機能ブロック化されており、かつその両メモリ部は機能ブロックを単位として適当な大きさのメモリサイズに設計されたものである請求項１から５のいずれかに記載の複合化フラッシュメモリ。
　【請求項７】　前記第１のメモリ部は、セクター単位で消去するモードと、複数のセクターをまとめて同時に消去するモードとを任意に選択できる選択回路を備えている請求項１から６のいずれかに記載の複合化フラッシュメモリ。
　【請求項８】　請求項１から７のいずれかに記載の複合化フラッシュメモリを搭載した携帯用機器。
　【請求項９】　該携帯用機器は携帯電話である請求項９に記載の携帯用機器。」
　
　（補正後）
　「【請求項１】　フラッシュメモリ素子からなる第１のメモリ部と第２のメモリ部を備え、
　前記第１のメモリ部と第２のメモリ部は消去単位であるセクターで構成され、互いにそのセクター数とメモリサイズが異なり、
　前記第１のメモリ部は複数個のメモリ素子からなる最小消去単位の均一なサイズのセクターに分割されており、かつ、前記第１のメモリ部は、セクター単位で消去するモードと、複数のセクターをまとめて同時に消去するモードとを任意に選択できる選択回路を備えており、
　前記第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しを行なうことができることを特徴とする複合化フラッシュメモリ。
　【請求項２】　フラッシュメモリ素子からなる第１のメモリ部と第２のメモリ部を備え、
　前記第１のメモリ部と第２のメモリ部は消去単位であるセクターで構成され、互いにそのセクター数とメモリサイズが異なり、
　前記第１のメモリ部は複数個のメモリ素子からなるセクターに分割され、該セクターは最小消去単位の均一なサイズのものと、それとはサイズの異なる消去単位のものとを含んでおり、
　前記第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しを行なうことができることを特徴とする複合化フラッシュメモリ。
　【請求項３】　前記第１のメモリ部はデータ格納用のデータメモリ部であり、前記第２のメモリ部は制御命令格納用の制御命令メモリ部である請求項１又は２に記載の複合化フラッシュメモリ。
　【請求項４】　前記第１のメモリ部と第２のメモリ部はアドレスピンを共用しそれぞれのアドレス空間の全部又は一部を使用してアクセスされることにより前記第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しが行なわれる請求項１から３のいずれかに記載の複合化フラッシュメモリ。
　【請求項５】　前記第１のメモリ部のアクセスを可能にするイネーブル信号と前記第２のメモリ部のアクセスを可能にするイネーブル信号とを備え、
　これらのイネーブル信号を切り替えることにより前記第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しが行なわれる請求項１から４のいずれかに記載の複合化フラッシュメモリ。
　【請求項６】　前記第１のメモリ部と第２のメモリ部は適当な大きさの単位に機能ブロック化されており、かつその両メモリ部は機能ブロックを単位として適当な大きさのメモリサイズに設計されたものである請求項１から５のいずれかに記載の複合化フラッシュメモリ。
　【請求項７】　請求項１から６のいずれかに記載の複合化フラッシュメモリを搭載した携帯用機器。
　【請求項８】　該携帯用機器は携帯電話である請求項７に記載の携帯用機器。」
　
２．補正事項の整理
（１）補正事項１
　補正前の請求項１及び３〜６を削除するとともに、補正前の請求項７のうちの、補正前の請求項１及び３〜６を引用する部分を、補正後の請求項１及び３〜６と補正すること。
　
（２）補正事項２
　補正前の請求項８及び９を、補正後の請求項７及び８と補正すること。
　
３．本件補正の適否についての検討
（１）補正事項１について
　補正事項１は、補正前の請求項１及び３〜６を削除するとともに、削除に伴い、補正前の請求項７を補正後の請求項１及び３〜６と形式的に補正したにすぎないものであるから、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる請求項の削除を目的とするものに該当する。
　また、当該補正が特許法第１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）に規定する要件を満たすことは明らかである。
　
（２）補正事項２について
　補正事項２は、補正事項１に伴う形式的な補正であるから、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。
　また、当該補正が特許法第１７条の２第３項に規定する要件を満たすことは明らかである。
　
４．本件補正についてのまとめ
　以上検討したとおり、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものであるから、適法になされたものである。
　
第３．本願発明
　上記第２．において検討したとおり、平成１９年３月１６日付けの手続補正は適法になされたものであるから、本願の請求項１〜８に係る発明は、平成１９年３月１６日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜８に記載された事項により特定されるとおりのものであり、そのうちの請求項２に係る発明（以下、「本願発明」という。）は、その請求項２に記載された事項により特定される以下のとおりのものである。
　「フラッシュメモリ素子からなる第１のメモリ部と第２のメモリ部を備え、
　前記第１のメモリ部と第２のメモリ部は消去単位であるセクターで構成され、互いにそのセクター数とメモリサイズが異なり、
　前記第１のメモリ部は複数個のメモリ素子からなるセクターに分割され、該セクターは最小消去単位の均一なサイズのものと、それとはサイズの異なる消去単位のものとを含んでおり、
　前記第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しを行なうことができることを特徴とする複合化フラッシュメモリ。」
　
第４．引用例に記載された発明
１．本願の出願前に日本国内において頒布され、原査定の拒絶の理由に引用された特開平９−１０６６８８号公報（以下、「引用例」という。）には、図１〜６、８及び９とともに、以下の事項が記載されている（なお、下線は当合議体において付加したものである。）。
　
　「【０００１】
【発明の属する技術分野】
本発明は不揮発性、特に、フラッシュＥＥＰＲＯＭメモリ装置に関する
【０００２】
【従来の技術】従来の不揮発性、特に、フラッシュＥＥＰＲＯＭメモリは、１つのセクタの読み出しと他のセクタの書き込みまたは消去とを同時に行うことはできず、つまり、メモリはブロックされ、他のセクタでの書き込みまたは消去を終えるまで、機能（例えば、読み出し）を実行することができなかった。消去に長時間費やす観点から、このような制限は不都合であり、特に、メモリがマイクロコントローラーの一部を形成する場合、該マイクロコントローラーはフラッシュメモリへのアクセスをブロックする適切な回路を設けなければならず、システムがより複雑化してしまう。
【０００３】
【発明が解決しようとする課題】本発明に関する問題に対する概念について、列に配置されたセクタを有するフラッシュメモリの構造が図１に示されている。
【０００４】
本発明に適切な部分のみ示されている図１において、メモリ１は、行および列に配置され、矢印８、９で図示されたワード線およびビット線によりアドレスされたメモリセルで構成されるメモリアレイ２と、ワード線８がアレイ２の選択された行をバイアスするよう伸ばされた行デコーダ３と、ビット線９を接続し、アドレスされたアレイ２のビット線をバイアスし、また、出力ユニットへ接続するよう設けられた列デコーダ４と、複数のセンスアンプからなり、デコーダ３、４により選択されたメモリセルにコードされた情報をセンスするよう行デコーダ４に接続されたセンスアンプユニット５と、ユニット５にセンスされたデータを一時的に保持するようセンスアンプユニット５に接続された出力ユニット６と、行および列デコーダ３、４にアドレスを発生し、ユニット５、６に制御信号を発生する、例えば、ＦＳＭ（Ｆｉｎｉｔｅ　Ｓｔａｔｅ　Ｍａｃｈｉｎｅ）のような制御ユニット７とを有する。
【０００５】
アレイ２のセルはセクタに分類され、同一のセクタのセルは共通の端子、例えば、ソース端子を与え、一括消去される。図では、メモリセルは列に配置された３つのセクタ２ａ、２ｂ、２ｃに分類されているが、以下の説明では行に配置されたセクタにも同様に適用することができる
【０００６】セクタを消去する場合、一連の動作が開始され、前提条件の段階および、実際の消去過程および確認過程を含む消去段階が実施される。
【０００７】前提条件の段階では、実際の消去前に、セクタにおけるすべてのセルが同一の条件にされ、そのすべてが同様に消去されるよう保証する。この目的のため、セルに記憶されたデジタルワードを構成するバイトが連続的にアドレスされ、バイトに対応するセルが書き込まれ、行および列デコーダ３、４とセンスアンプユニット５を用いて確認される。実際の消去過程および確認過程においても、行および列デコーダ３、４とセンスアンプユニット５が使用され、セクタの消去に数時間（１秒程度）費やされる。その間、デコーダおよびアンプユニット３〜５はバイアスおよび確認に費やされ、その他の機能を実行することができないという好ましくない状況が発生する。
【０００８】そこで、
本発明の目的は、異なるセクタにおいて異なる機能を実行する（例えば、１つのセクタの読み出しと同時に他のセクタを消去する）ことができる不揮発性メモリ装置を提供することにある。
　「【００１０】
【課題を解決するための手段】本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１１】すなわち、本発明によれば、複数のセクタに分類される一定数のメモリセルを含むメモリアレイを有するメモリ装置であって、前記メモリアレイの前記セクタのうち少なくとも２つを同時にアドレスするための手段を有することを特徴とする不揮発性メモリ装置を提供する。
【００１２】本発明の様々な好適な実施形態が、添付図面を参照する仕方により以下に説明されるであろう。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１４】本発明の第１の特性によれば、図１にはメモリ装置の全体構造が示されており、メモリアレイは、異なるセクタにおいて複数の機能を同時に実行させるよう形成されている。
図２ではメモリアレイの実施形態が例示されており、アレイ２は異なる大きさの１２のセクタＳ１〜Ｓ１２を有し、セクタＳ１〜Ｓ６の大きさはより小さく、データの格納に用いられ、セクタＳ７〜Ｓ１２の大きさはより大きく、プログラムの格納に用いられる
【００１５】セクタＳ１〜Ｓ１２は２つの直交する直線方向を規定する行１１および列１２に配置されている。詳細には、セクタＳ１〜Ｓ６は第１行に、セクタＳ７〜Ｓ９は第２行に、セクタＳ１０〜Ｓ１２は第３行に配置され、大きさの差異について、各列にはより小さいセクタから２つづつ配置されている（即ち、第１列にはセクタＳ１，Ｓ２，Ｓ７，Ｓ１０が配置されている）。本発明の目的（即ち、２つのセクタが読み出しおよび消去するための、即ち、異なる機能を実行するための同時のアドレス）のため、同一の列の小さなセクタＳ１〜Ｓ６の各対は以降、単一のセクタとして考慮する。また、多少複雑化してしまうが、セクタＳ１〜Ｓ６は独立に扱われる。グローバルバイアス線（実施形態ではグローバルビット線）１３は、２つの直線方向の１つに配置されたすべてのアレイ２に沿って（実施形態では列セクタ１２に充分な長さに沿って）伸びており、ローカルバイアス線１４（前記直線方向に配置された個々のセクタのローカルバイアス線であり、この場合、列セクタ１２に配置された３つのセクタの各々のローカルバイアス線）に接続している。グローバルバイアス線１３と対応する個々のローカルバイアス線１４との間には、スイッチ１５が設けられ、選択されたグローバルビット線１３と関連する３つのローカルビット線１４のうち１つだけを選択的に接続し、異なる線（行および列）の一部を形成する２つの異なるセクタにおいて同時に、また、独立に機能（読み出し、消去、書き込み）を実行するようセクタをバイアスする。
【００１６】同一のセクタにおけるスイッチ１５は共通に制御される（セクタ対Ｓ１〜Ｓ２，Ｓ３〜Ｓ４，Ｓ５〜Ｓ６を除く、同一の制御信号に制御される個々の対のセクタ）が、他のセクタに対しては独立に制御される。このため、スイッチ１５の制御端子は制御線１６（各セクタに１つ）に接続され、更に、１つまたは複数のローカルデコーダ１７に接続されている。図２の実施形態では、同一の行のセクタに対応する制御線１６はそれぞれのローカル列デコーダ１７に接続されている。
【００１７】図２にはまた、個々のセクタの読み出し、書き込みおよび消去の段階に従って、線２０にバイアスするよう制御ユニット７に制御されたソースデコーダ２１、更に、そのデコーダに接続されたソース線２０（各セクタに１つ）が例示されている。
【００１８】セクタＳ１〜Ｓ１２において、機能を同時に実行させるため、ユニット３〜５に適切な変更、例えば、ユニットを単純に複製するなどがなされなければならないことは明らかである。
【００１９】図２のメモリアレイの更なる実施形態として、図３には多数のメモリアレイおよびセクタＳ７〜Ｓ１２のスイッチのみが示されているが、セクタＳ７〜Ｓ１２として示されている構造は、セクタＳ１〜Ｓ６として示されているものと同じである。
【００２０】図３の実施形態において、各セクタの各グローバルビット線は、セルの緻密化を図るため、２つのローカルビット線２５，２６に接続されており、グローバルビット線１３（通常、第２金属レベル（第２配線層）に形成されている）が、接続に大きさが充分であるようローカルビット線１４（通常、第１金属レベル（第１配線層）に形成されている）より太くされることを考慮している。６つの制御線１６が各セクタの行１１に設けられている。図３にはまた、図２における３つのデコーダの機能を合わせた１つのローカル列デコーダ１７’のみが設けられている。
【００２１】各セクタＳ７〜Ｓ１２（図示してしない各セクタＳ１〜Ｓ６も）は、行と列に配置された多数のメモリセル３０を有している。従来、各セクタにおける全てのセル３０は、同一の共通のソース線２０に接続されたソース端子を有し、同一の行におけるセル３０は、同一のワード線３１（隣接するセルの同一の行における全てのセルに共通）に接続された制御ゲート端子を有している。同一の列におけるセルは、２つのローカルビット線のうちの一方に接続されるドレイン端子を有し、詳細には、ローカルビット線２５に接続されるセルとローカルビット線２６に接続されるセルとがワード線３１の方向に交互になるよう接続されている。
【００２２】ローカルビット線２５，２６の各々の対は、それぞれグローバルビット線１３に対して選択トランジスタ３２，３３を介して接続されており、それぞれのトランジスタは制御線１６に接続されるゲート端子を有している。詳細には、各々のセクタにおけるトランジスタ３２（セクタにおけるグローバルビット線１３と各ローカルビット線２５との間に設けられている）は、全て同一の制御線１６に接続されており、さらにそれぞれのセクタにおけるトランジスタ３３（グローバルビット線１３と各ローカルビット線２６との間に設けられている）は、全て異なった制御線１６に接続されている（セクタＳ７，Ｓ１０を参照）。実施形態に示されるように、各々の行セクタ１１は３つのセクタ（またはセクタＳ１〜Ｓ６の場合、集合セクタ）を有し、各々の行セクタ１１について６本の制御線１６で充分である。
【００２３】制御線１６は、好適には、２つの異なった行セクタ１１の間に通常存在する隙間の中を伸びており、好適には、第１レベル（第１配線層）の金属線を形成している。実施形態においては、共通のソース線２０は２つの異なった列セクタ１２の間に通常存在する隙間の中を伸びているが、逆に、グローバルバイアス線がワード線である場合、列の間のスペースに、対応するローカルワード線の選択トランジスタのための制御線を設けるようにしても良く、例えば、ゲートの応力が考慮されない場合には、適用することができる。
【００２４】
図２および図３に示されるように、メモリアレイを設けることにより、所定の行および列セクタ１１，１２を読み、かつ別の行と列における他のセクタを消去することができる。図示されるローカルデコーディング装置によって可能となることが、図２および図３に示されたセクタ構造について図４に概念的に示されている。詳細には、図４に示すように、セクタＳ１またはＳ２における操作（読み出し、書き込み、消去）の実行（つまりセクタＳ１またはＳ２に対するアクセス）により、セクタＳ８，Ｓ１１，Ｓ９，Ｓ１２の１つにおける操作を同時に実行（つまりアクセス）することができ、セクタＳ３またはＳ４にアクセスすると、同時にセクタＳ９，Ｓ１２，Ｓ７，Ｓ１０の１つにアクセスすることができ、セクタＳ５またはＳ６にアクセスすると、同時にセクタＳ８，Ｓ１１，Ｓ７，Ｓ１０の１つにアクセスすることができる
【００２５】例えば、プログラムセクタＳ９，Ｓ１２に記憶されたプログラムの実行を妨げることなくデータセクタＳ３を消去するためには、セクタＳ３を消去する際にプログラムセクタをアクセス可能な状態に維持しなければならないが、セクタＳ３に接続された共通のソース線２０を１２Ｖに、そして、セクタＳ３の全ての行を０Ｖに維持することが可能となり、このときには、ＦＳＭ７（図１）は消去時間を制御する。同時に、ＦＳＭ７は、セクタＳ９，Ｓ１２の行と列をアドレスし、プログラムを読み出すため（あるいは他の操作を実行するため）に設けられている。」
　「【００３２】従来、メモリアレイ出力は同一のワードにおけるビットが、（他のセクタに属する）１つの行に分配されるように実際に構成されている。これに対して、本発明にあっては、メモリアレイ２の出力は同一のセクタ内に集中されている。このタイプの構造を充足する列デコーダは、図６に示されており、セクタＳ１０，Ｓ１１に関するセクタＳ１２における１つの行についての異なった数のセルのために、そして、これらのセクタから伸びる異なった数のグローバルビット線のために、セクタＳ１２から伸びるビット線が２つのレベルにディコードされる。
【００３３】図６において、各々のセクタはセンスアンプ５に送られるべき１６ビットに対応して１６の出力を与えるようになっている。つまり、セクタＳ１０，Ｓ１１（同一の列セクタ１２における対応するセクタ）は１６本のグローバルビット線に接続されるようになっており、セクタＳ１２は４８本のグローバルビット線に接続されるようになっている。しかしながら、以下に述べるように、異なった数の出力（例えば、８つ）やセクタから伸びる異なった数のビット線を有する異なった形態の構造とすることも可能である。
【００３４】すなわち、図６におけるデコーダ４は、一端部でセンスアンプ５に接続され、かつ選択トランジスタ５８〜６０を介してアレイセクタのグローバルビット線１３に他端部で接続された１６本の出力線Ｂ１，Ｂ２，・・・，Ｂ１６（各々のワードにおける１６ビットに対応する）を有している。詳細には、セクタＳ１０，Ｓ１１からの１６本のグローバルビット線は、それぞれの第１の選択トランジスタ５８によってそれぞれの出力線Ｂ１〜Ｂ１６に対して接続され、その結果、セクタＳ１０の第１のグローバルビット線１３はセクタＳ１１の第１のグローバルビット線１３と第１の出力線Ｂ１とに接続され、セクタＳ１０の第２のグローバルビット線１３はセクタＳ１１の第２のグローバルビット線１３と第２の出力線Ｂ２とに接続され、以下同様なっている。同一の出力線Ｂ１〜Ｂ１６に接続されたセクタＳ１０，Ｓ１１のグローバルビット線についての選択トランジスタ５８は、制御ユニット７に接続されたそれぞれの制御線６２を介して供給される同一の制御信号ＹＮ１〜ＹＮ１６によって制御される。
【００３５】
セクタＳ１２のグローバルビット線１３の三重線６３は、また、制御線６４を介して供給されるそれぞれの信号ＹＭ１〜ＹＭ１６によって制御される第２の選択トランジスタ６０により出力線Ｂ１〜Ｂ１６に接続され、さらに制御ユニット７に接続されている。
　「【００４１】
本発明のメモリは、異なるユーザーの要求に合わせてセクタの数を増加させる構成となっている。実際、同一の回路素子を用い、また、行デコーダの大きさを増加することにより、メモリアレイ２と行デコーダ３のみを示した図８のように、更なるデータセクタを設けることができる。セクタＳ１〜Ｓ１２に加えて、アレイ２もまた、更なるセクタＳＡ，ＳＢ，ＳＣ，ＳＤ，ＳＥ，ＳＦを供する。これらは、各々のローカルビット線１４またはローカルビット線２５，２６を供し（セクタＳ１〜Ｓ１２と同様）、かつ、セクタＳ１〜Ｓ１２のように、各制御線１６によって制御される各選択スイッチ１５によって同一のグローバルビット線１３に接続される
【００４２】行デコーダが、（例えば、マルチプレクサ３５および図５の実施の形態と関連する回路を加えることによって）、セクタＳＡ〜ＳＦの行が独立してアドレスするように形成されている場合、例えば、セクタＳＡと同時に消去セクタＳ４を読み出すことが可能である。
【００４３】提案されている構成は、メモリスペースにアドレスするので、セクタが近接していない配置を覆い隠し、そのため、近接したセクタ配列で動作している印象をユーザーに与える。
【００４４】この目的のために、マップテーブルは、セクタが近接していない実際の配置を明らかに近接している配置と関連させるため、ユニット７から上流にのみ設けられる必要がある。これは、図９（ａ）に概略が示されており、そこには制御ユニット７とメモリ１のマップテーブル７３のみが示されている。マップテーブル７３は、外部から供給されかつユーザーによって求められる「理想的な」配列に呼応するアドレスを受け取り（矢印７ａ）、セクタの実際の配列に対応する実際の内部アドレスを供給する（矢印７５）。実際のアドレス７５もまた、行および列デコーダに直接供給することができる。
【００４５】マップテーブル７３は、論理回路またはメモリ要素のように、いかようにも形成することができる。また、後者の場合、それは、特殊なメモリアレイにより、あるいは、図９（ａ）に概略が示されているメモリアレイ２の一部を用いることによってなされる。
【００４６】従って、直線的なセクタ配列とは反対に、また、図９（ｂ）に既知のメモリマップのように、配列は、図９（ｃ）に示されたように、ユーザーの要求にどちらがより合っているかによって達成される。そして、例えば、データセクタの隣りにプログラム格納セクタを維持することにより、メモリスペースをより便利なように組織化する。
【００４７】さらに、消去可能な形態のマップテーブル７３の場合、ユーザーによって自由にプログラムされ得る再プログラム可能なメモリは、求められるメモリスペース内でセクタの相対的位置を変更し得る。」
　
２．以上を総合すると、引用例には、以下の発明（以下、「引用発明」という。）が記載されているものと認められる。
　「フラッシュＥＥＰＲＯＭメモリ装置において、
　メモリセルで構成されるメモリアレイ２は異なる大きさの１２のセクタＳ１〜Ｓ１２を有し、セクタＳ１〜Ｓ６の大きさはより小さく、データの格納に用いられ、セクタＳ７〜Ｓ１２の大きさはより大きく、プログラムの格納に用いられ、
　セクタＳ１またはＳ２における操作（読み出し、書き込み、消去）の実行（つまりセクタＳ１またはＳ２に対するアクセス）により、セクタＳ８，Ｓ１１，Ｓ９，Ｓ１２の１つにおける操作を同時に実行（つまりアクセス）することができることを特徴とするフラッシュＥＥＰＲＯＭメモリ装置。」
　
第５．本願発明と引用発明との対比
１．引用発明の「メモリセル」は本願発明の「フラッシュメモリ素子」に相当する。
　そして、引用発明においては、「セクタＳ１〜Ｓ６」がデータの格納に用いられる一方、「セクタＳ７〜Ｓ１２」はプログラムの格納に用いられ、両者の役割が明確に区別されているから、引用発明の「セクタＳ１〜Ｓ６」からなる部分、「セクタＳ７〜Ｓ１２」からなる部分が、各々本願発明の「第１のメモリ部」、「第２のメモリ部」に相当するものと認められる。
　したがって、引用発明の「メモリセルで構成されるメモリアレイ２は」「セクタＳ１〜Ｓ１２を有し、セクタＳ１〜Ｓ６」は「データの格納に用いられ、セクタＳ７〜Ｓ１２」は「プログラムの格納に用いられ」る構成は、本願発明の「フラッシュメモリ素子からなる第１のメモリ部と第２のメモリ部を備え」る構成に相当する。
　
２．引用発明の「セクタ」は本願発明の「セクター」に相当する。
　そして、引用発明において、本願発明の「第１のメモリ部」に相当する「セクタＳ１〜Ｓ６」からなる部分、及び本願発明の「第２のメモリ部」に相当する「セクタＳ７〜Ｓ１２」からなる部分が「セクタ」で構成されていることは自明である。
　また、引用例における「アレイ２のセルはセクタに分類され、同一のセクタのセルは共通の端子、例えば、ソース端子を与え、一括消去される。」（０００５段落）という従来技術に関する記載からも明らかなように、引用発明においては、「セクタ」ごとに消去が行われる、すなわち「セクタ」が消去単位となっているものと認められる。
　さらに、引用発明においては、「セクタＳ１〜Ｓ６の大きさはより小さく」、「セクタＳ７〜Ｓ１２の大きさはより大き」い構成となっているが、ここにおいて「小さい」、「大きい」とは、メモリサイズの大きさについて述べたものであることは明らかである。
　したがって、引用発明は、本願発明の「前記第１のメモリ部と第２のメモリ部は消去単位であるセクターで構成され、互いにその」「メモリサイズが異な」る構成に相当する構成を有しているものと認められる。
　
３．引用発明において、本願発明の「第１のメモリ部」に相当する「セクタＳ１〜Ｓ６」からなる部分が、本願発明のように「複数個のメモリ素子からなるセクターに分割され」る構成となっていることは明らかである。
　また、引用発明においては、「セクタＳ１またはＳ２における操作（読み出し、書き込み、消去）の実行（つまりセクタＳ１またはＳ２に対するアクセス）により、セクタＳ８，Ｓ１１，Ｓ９，Ｓ１２の１つにおける操作を同時に実行（つまりアクセス）することができる」構成となっているから、引用発明は本願発明と同様に、「前記第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しを行なうことができる」構成を備えているものと認められる。
　さらに、引用発明の「フラッシュＥＥＰＲＯＭメモリ装置」は本願発明の「複合化フラッシュメモリ」に相当するものと認められる。
　
４．以上を総合すると、本願発明と引用発明とは、
　「フラッシュメモリ素子からなる第１のメモリ部と第２のメモリ部を備え、
　前記第１のメモリ部と第２のメモリ部は消去単位であるセクターで構成され、互いにそのメモリサイズが異なり、
　前記第１のメモリ部は複数個のメモリ素子からなるセクターに分割され、
　前記第１のメモリ部の書込み又は消去時に第２のメモリ部の読出しを行なうことができることを特徴とする複合化フラッシュメモリ。」
　
　である点で一致し、以下の点で相違する。
（相違点１）
　本願発明は、「前記第１のメモリ部と第２のメモリ部は」「互いにそのセクター数」「が異な」るものであるのに対して、引用発明は、「セクタＳ１〜Ｓ６」からなる部分、及び「セクタＳ７〜Ｓ１２」からなる部分が、各々６個のセクタを有しており、互いのセクタ数が同じである点。
　
（相違点２）
　本願発明は、「前記第１のメモリ部」において、「該セクターは最小消去単位の均一なサイズのものと、それとはサイズの異なる消去単位のものとを含んで」いる構成となっているのに対して、引用発明は、「セクタＳ１〜Ｓ６」からなる部分において、そのような構成となっていることが特定されていない点。
　
第６．相違点についての当審の判断
１．相違点１について
　引用例には、「更なるデータセクタを設けることができる。セクタＳ１〜Ｓ１２に加えて、アレイ２もまた、更なるセクタＳＡ，ＳＢ，ＳＣ，ＳＤ，ＳＥ，ＳＦを供する。これらは、各々のローカルビット線１４またはローカルビット線２５，２６を供し（セクタＳ１〜Ｓ１２と同様）、かつ、セクタＳ１〜Ｓ１２のように、各制御線１６によって制御される各選択スイッチ１５によって同一のグローバルビット線１３に接続される。」（００４１段落）と記載されているから、引用発明において、更に「セクタＳＡ，ＳＢ，ＳＣ，ＳＤ，ＳＥ，ＳＦ」を追加することは当業者が容易になし得たことである。
　ここにおいて、「セクタＳＡ，ＳＢ，ＳＣ，ＳＤ，ＳＥ，ＳＦ」は、「セクタＳ１〜Ｓ６」からなる部分と同様に、データの格納に用いられるセクタであるから、引用発明において、更に「セクタＳＡ，ＳＢ，ＳＣ，ＳＤ，ＳＥ，ＳＦ」を追加することは、引用発明において、本願発明の「第１のメモリ部」に相当する「セクタＳ１〜Ｓ６」からなる部分を、「セクタＳ１〜Ｓ６」及び「セクタＳＡ，ＳＢ，ＳＣ，ＳＤ，ＳＥ，ＳＦ」からなる部分に拡大することにほかならない。
　そして、その結果として、本願発明の「第１のメモリ部分」に相当する部分のセクタ数が１２となり、本願発明の「第２のメモリ部分」に相当する「セクタＳ７〜Ｓ１２」からなる部分のセクタ数である６となって、両セクタ数が互いに異なるものとなることは明らかである。
　したがって、引用発明において、本願発明のように、「前記第１のメモリ部と第２のメモリ部は」「互いにそのセクター数」「が異な」る構成とすることは当業者が容易になし得たことである。
　
２．相違点２について
　引用例には、引用発明の「セクタＳ１〜Ｓ６」の大きさについて、具体的に記載されていないが、図２及び図８において、セクタＳ１〜Ｓ４が同じ大きさで小さく描かれ、セクタＳ５及びＳ６がセクタＳ１〜Ｓ４と比較して顕著に大きく描かれている点、及び、図６において、セクタＳ５及びＳ６と同一の列に存在するセクタＳ１２から引き出されている「グローバルビット線１３」の数が他と比較して多くなっており、当該列に存在するセクタは、他の列に存在するセクタよりもサイズが大きいと解される点からみて、引用発明も、「セクタＳ１〜Ｓ６」からなる部分において、同じ大きさの小さなサイズのセクタＳ１〜Ｓ４と、それよりも大きいサイズのセクタＳ５及びＳ６とを含んでいる構成、すなわち、本願発明のように「前記第１のメモリ部」において、「該セクターは最小消去単位の均一なサイズのものと、それとはサイズの異なる消去単位のものとを含んで」いる構成となっているものと解されるから、相違点２は実質的なものではない。
　また、仮に、引用発明が、「セクタＳ１〜Ｓ６」からなる部分において、同じ大きさの小さなサイズのセクタＳ１〜Ｓ４と、それよりも大きいサイズのセクタＳ５及びＳ６とを含んでいる構成となっているとまではいえず、相違点２が実質的なものであったとしても、引用発明は元々「セクタＳ１〜Ｓ６」と「セクタＳ７〜Ｓ１２」という大きさの異なるセクタを同一メモリアレイ内に混在させる構成となっており、かつ、「セクタＳ１〜Ｓ６」の大きさを全て同一にしなければならない特段の事情も存在しないから、引用例の図２又は図８に描かれた各セクタの大きさを参考にして、引用発明において、セクタＳ１〜Ｓ４を小さな一定の大きさ、すなわち本願発明の「最小消去単位の均一なサイズ」に相当するものとするとともに、セクタＳ５及びＳ６を、セクタＳ１〜Ｓ４よりも大いものとする、すなわち本願発明の「それとはサイズの異なる消去単位」に相当するものとすること、換言すれば、引用発明において、本願発明のように「該セクターは最小消去単位の均一なサイズのものと、それとはサイズの異なる消去単位のものとを含んで」いる構成とすることは、当業者が容易に想到し得たことである。したがって、たとえ相違点２が実質的なものであったとしても、相違点２は当業者が容易に想到し得た範囲に含まれる程度のものである。
　
３．判断についてのまとめ
　以上のとおりであるから、本願発明は、引用例に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明は、特許法第２９条第２項の規定により特許を受けることができない。
　
第７．むすび
　以上検討したとおり、本願の請求項２に係る発明は、特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、上記結論の通り審決する。