【事件の表示】
　特願２０００−　６５５２２「半導体集積回路装置」拒絶査定不服審判事件〔平成１３年　９月２１日出願公開、特開２００１−２５６７９３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１２年３月９日に出願した特願２０００−６５５２２号であって、平成２０年５月１９日付けで手続補正がなされ、同年９月１９日付けで拒絶査定がなされ、これに対して同年１０月２４日に拒絶査定に対する審判請求がなされたものである。
　
２．本願発明
　本願の請求項１〜６に係る発明は、平成２０年５月１９日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲１〜６に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される以下のとおりのものである。
　
　「【請求項１】
　Ｎビットの外部アドレスから変換されたＮ＋１ビットの変換アドレスにより選択可能な２Ｎ個よりも多いＭ個のメモリセル列により構成されるメモリセルアレイを有するメモリ部と、
　前記Ｎビットの外部アドレスを、前記Ｍ個のメモリセル列から不良メモリセル列を避けて２Ｎ個以下のメモリセル列を選択する前記Ｎ＋１ビットの変換アドレスに変換するアドレス変換回路と
　を備え、
　前記アドレス変換回路は、前記メモリ部を含む半導体チップの外部に配置されていることを特徴とする半導体集積回路装置。」
　
３．引用刊行物に記載された発明
　本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開２０００−２１１９０号公報（以下「引用例」という。）には、図９、図１０とともに、以下の事項が記載されている。
　なお、以下の検討において、各引用箇所の下線は当審で付した。
　
　「【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置に係り、
特に不良救済を行う冗長回路を備えた半導体記憶装置に関する。
　「【００１５】
【発明の実施の形態】以下、図面を参照して、この発明の実施例を説明する。図１は、この発明の一実施例によるＤＲＡＭのブロック構成を示している。メモリセルアレイ１は、詳細な説明を省くが、ワード線とビット線の各交差部にダイナミック型メモリセルを配置して構成される。このメモリセルアレイ１に対して、不良メモリセルの救済のための冗長セルアレイ２（２1，２2，…，２m）が配置される。各冗長セルアレイ２は、予備ワード線或いは予備カラム選択線のいずれか、或いは両方である。但し、予備ワード線或いは予備カラム選択線が複数本の束である場合も含む。
【００１６】この実施例では、メモリセルアレイ１の全メモリセルを選択するに必要なアドレスのうち、一部アドレスを使用禁止として、その使用禁止アドレスが冗長セルアレイ２の選択のために割り当てられる。その具体例は後述するが、この様なアドレス割り当てを行うことにより、メモリセルアレイ１と冗長セルアレイ２に対して区別なくメモリセル選択を行うアドレスデコード回路３が設けられる。メモリセルアレイ１及び冗長セルアレイ２のデータの読み／書きを行うためにセンスアンプ回路４が設けられている。
【００１７】
外部アドレスはアドレス入力回路５により取り込まれる。アドレス入力回路５により取り込まれた第１の内部アドレスＡＩＮは
【００１８】
アドレス入力回路５により取り込まれた第１の内部アドレスＡＩＮは、分岐されてアドレス変換回路６（６1，６2，…，６ｍ）に入力される。アドレス変換回路６は、入力された第１の内部アドレスＡＩＮが不良アドレスであるか否かを判定すると同時に、不良アドレスである場合にその第１の内部アドレスＡＩＮを冗長セルアレイ２の選択に用いられる第２の内部アドレスＢＩＮに変換する
　「【００３０】上述のように、不良アドレスが入力されたとき、フューズデータＮ０，Ｎ１，…，Ｎｍと、第１の内部アドレスａ０，ａ１，…，ａｍとのそれぞれの排他的論理和により冗長セルアレイ２を選択する第２の内部アドレスが生成される。図２に示した、この第２の内部アドレスを発生する論理ゲート６２の部分は、具体的には例えば、図３に示すように、ＣＭＯＳトランスファゲートを用いて構成される。即ち、第１の内部アドレスａ０，ａ１，…，ａｍとこれをインバータＩ32により反転したデータをそれぞれ転送するためのＣＭＯＳトランスファゲートＴ32，Ｔ31が、それらの転送出力側を共通にして併設される。」
　「【００４１】図９は、その様な好ましい実施例によるＤＲＡＭを図１に対応させて示す。この実施例では、冗長セルアレイ選択を行うために、
外部アドレスに対して識別ビットを１ビット付加した内部アドレスを生成する。
内部アドレス切り替え回路７から得られる第１の内部アドレスＡＩＮ及び第２の内部アドレスＢＩＮに対して、それらの最上位ビットに識別ビットを付加する識別ビット付加回路８を設けている。
【００４２】識別ビットｄm+1は例えば、図１０に示すように、アドレス変換回路６から得られる全識別信号Ｓ１，Ｓ２，…，ＳｍのＮＯＲ論理をとるＮＯＲゲートＧ101により構成することができる。即ち、全識別信号Ｓ１，Ｓ２，…，Ｓｍが“０”の場合、ｄm+1＝１となり、識別信号Ｓ１，Ｓ２，…，Ｓｍのいずれかが“１”の場合に、ｄm+1＝０となる。
【００４３】この識別ビットｄm+1は、内部アドレスと共にアドレスデコード回路３に入る。アドレスデコード回路３の各デコーダがＮＡＮＤゲートである場合、図１０に示すように、メモリセルアレイ１を選択する全デコーダに共通に識別ビットｄm+1を入力し、冗長セルアレイ２を選択する全デコーダには共通に識別ビットｄm+1の反転データを入力する。これにより、
メモリセルアレイ１側のアクセスと冗長セルアレイ２側のアクセスの一方を選択的に活性にすることができる。
【００４４】この実施例の場合、図１０から明らかなように、アドレスデコード回路３に入力されるアドレス信号線の本数が先の実施例に比べて、識別ビット分の２本が増えることになる。しかしこの実施例によると、通常メモリセルを選択する第１の内部アドレスＡＩＮと、冗長セルを選択する第２の内部アドレスＢＩＮとが重複することが許容される。言い換えれば、外部アドレスとしてはメモリセルアレイ１の全メモリセルを選択するに必要な全アドレスを有効として、このメモリセルアレイ１とは無関係に冗長セルアレイ２に対してアドレスを割り当てることができる。」
　
　ここにおいて、「外部アドレスはアドレス入力回路５により取り込まれる。アドレス入力回路５により取り込まれた第１の内部アドレスＡＩＮは、」（００１７段落）という記載より、「外部アドレス」と「第１の内部アドレスＡＩＮ」とは同じアドレス信号であり、また、「第１の内部アドレスａ０，ａ１，…，ａｍ」（００３０段落）という記載より、「第１の内部アドレスＡＩＮ」はｍビットであることから、「外部アドレス」もｍビットであることは明らかである。
　さらに、「
この識別ビットｄm+1は、内部アドレスと共にアドレスデコード回路３に入る。
これにより、メモリセルアレイ１側のアクセスと冗長セルアレイ２側のアクセスの一方を選択的に活性にすることができる。
　
　以上によれば、引用例には、以下の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「識別ビットを１ビット付加した第１の内部アドレスＡＩＮ及び第２の内部アドレスＢＩＮにより一方を選択的に活性にすることができるメモリセルアレイ１と冗長セルアレイ２と、
　ｍビットの外部アドレスはアドレス入力回路５により取り込まれ、前記アドレス入力回路５により取り込まれた前記第１の内部アドレスＡＩＮは、分岐されてアドレス変換回路６に入力され、前記アドレス変換回路６は、入力された前記第１の内部アドレスＡＩＮが不良アドレスである場合に前記冗長セルアレイ２の選択に用いられる前記第２の内部アドレスＢＩＮに変換し、内部アドレス切り替え回路７から得られる前記第１の内部アドレスＡＩＮ及び前記第２の内部アドレスＢＩＮに対して、それらの最上位ビットに前記識別ビットを付加する識別ビット付加回路８を設けていることを特徴とする半導体記憶装置。」
　
４．対比
（１）以下に本願発明と引用発明とを対比する。
　引用発明の「ｍビットの外部アドレス」、「メモリセルアレイ１と冗長セルアレイ２」、「半導体記憶装置」は、それぞれ、本願発明の「Ｎビットの外部アドレス」、「メモリ部」、「半導体集積回路装置」に相当する。
　また、引用発明の「アドレス変換回路６」、「内部アドレス切り替え回路７」、「識別ビット付加回路８」は、本願発明の「アドレス変換回路」に相当する。
　そして、引用発明の「識別ビットを１ビット付加した第１の内部アドレスＡＩＮ及び第２の内部アドレスＢＩＮ」は、「アドレス変換回路６」、「内部アドレス切り替え回路７」、「識別ビット付加回路８」によって、「ｍビットの外部アドレス」（「第１の内部アドレスＡＩＮ」）を変換し、「識別ビットを１ビット付加」したアドレスであることから、ｍ＋１ビットから構成されていることは明らかである。
　よって、引用発明の「識別ビットを１ビット付加した第１の内部アドレスＡＩＮ及び第２の内部アドレスＢＩＮ」は、本願発明の「Ｎビットの外部アドレスから変換されたＮ＋１ビットの変換アドレス」に相当する。
　さらに、引用例の「外部アドレスとしてはメモリセルアレイ１の全メモリセルを選択するに必要な全アドレスを有効として、このメモリセルアレイ１とは無関係に冗長セルアレイ２に対してアドレスを割り当てることができる。」（００４４段落）という記載より、引用発明の「メモリセルアレイ１」は、「Ｎビットの外部アドレス」の「全アドレス」により「全メモリセル」が選択されるのであるから、引用発明も、本願発明でいう２Ｎ個のメモリセル列を有するものと認められる。
　したがって、引用発明において、「メモリセルアレイ１」の２Ｎ個のメモリセル列と「冗長セルアレイ２」のメモリセル列を合わせたメモリセル列は、本願発明でいう２Ｎ個よりも多いＭ個のメモリセル列を有するものと認められる。
　また、引用発明において、「前記アドレス変換回路６は、入力された前記第１の内部アドレスＡＩＮが不良アドレスである場合に前記冗長セルアレイ２の選択に用いられる前記第２の内部アドレスＢＩＮに変換」することで、「メモリセルアレイ１」の不良アドレスを避けて「冗長セルアレイ２」に置き換えることを行っており、不良アドレスがある場合でも選択されるメモリセル列の数は、「メモリセルアレイ１」が有するメモリセル列の数以下で変化しないことから、「識別ビットを１ビット付加した第１の内部アドレスＡＩＮ及び第２の内部アドレスＢＩＮ」が選択するメモリセル列の数は、「メモリセルアレイ１」が有する２Ｎ個以下である。よって、引用発明の「識別ビットを１ビット付加した第１の内部アドレスＡＩＮ及び第２の内部アドレスＢＩＮ」は、Ｍ個のメモリセル列（「メモリセルアレイ１」と「冗長セルアレイ２」を合わせたメモリセル列）から不良メモリセル列（「不良アドレス」のメモリセル列）を避けて２Ｎ個以下のメモリセル列を選択していると認められる。
　
（２）したがって、本願発明と引用発明とは、
　「Ｎビットの外部アドレスから変換されたＮ＋１ビットの変換アドレスにより選択可能な２Ｎ個よりも多いＭ個のメモリセル列により構成されるメモリ部と、
　前記Ｎビットの外部アドレスを、前記Ｍ個のメモリセル列から不良メモリセル列を避けて２Ｎ個以下のメモリセル列を選択する前記Ｎ＋１ビットの変換アドレスに変換するアドレス変換回路と
　を備えていることを特徴とする半導体集積回路装置。」
　である点で一致し、以下の点で相違する。
　
（相違点１）
　本願発明は、「Ｍ個のメモリセル列により構成されるメモリセルアレイを有するメモリ部」であるのに対して、引用発明は、本願発明の「Ｍ個のメモリセル列」に相当する「メモリセルアレイ１」と「冗長セルアレイ２」を合わせたメモリセル列が「メモリセルアレイ」を構成していることが特定されていない点。
　
（相違点２）
　本願発明は、「アドレス変換回路」が「前記メモリ部を含む半導体チップの外部に配置されている」のに対して、引用発明は、「アドレス変換回路６」、「内部アドレス切り替え回路７」、「識別ビット付加回路８」が前記メモリ部を含む半導体チップの内部に配置されている点。
　
５．判断
（１）相違点１について
　通常のメモリ部と予備のメモリ部とを同一のメモリアレイにて構成することは、例えば、本願の出願前に日本国内において頒布された刊行物である特開昭５３−３２号公報の「
予備モジュールの位置を特定することなく、不良モジュールを任意の良品モジュールに切換えて選択させることができ、
　したがって、引用発明における「メモリセルアレイ１」と「冗長セルアレイ２」を合わせたメモリセル列に対して、上記周知技術を適用し、本願発明のように「メモリセルアレイ」として構成することは当業者が容易に想到し得た事項である。
　
（２）相違点２について
　半導体集積回路装置を作製する場合に、どのような回路を同一チップ内に集積するのかは当業者が適宜選択し得る設計事項であり、また、本願の出願前に日本国内において頒布され、原査定の根拠となった拒絶の理由において引用された刊行物である特開平１０−２７１３８号公報には、「
プログラマブルなクロスバー２０２は
新しい冗長アドレスを、その冗長アドレスにおいて未使用の冗長ロウまたはカラムを含んでいる別の選択されたメモリユニット２０１へと割り当てなおすことを可能にする。
メモリユニット２０１はそれぞれ
ＤＲＡＭチップ
　
　したがって、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものである。
　
　以上検討したとおり、本願発明は、引用例に記載された発明（引用発明）及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
５．むすび
　以上のとおり、本願の請求項１に係る発明（本願発明）は特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。
　よって、結論のとおり審決する。