【事件の表示】
　平成　８年特許願第２７７５７３号「情報処理装置」拒絶査定不服審判事件〔平成１０年　４月２４日出願公開、特開平１０−１０５５０７〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続きの経緯
　本願は、平成８年９月２７日の出願であって、「情報処理装置」に関するものであり、平成１６年３月１５日付けで拒絶理由が通知され、同年５月１８日に手続補正書が提出され、同年８月６日付けで拒絶理由が通知され、同年１１月４日付けで拒絶査定がなされたところ、これに対して同年１２月１３日に拒絶査定に対する審判請求がなされたものである。
　
　出願当初の本願特許請求の範囲は、次のとおりである。
「【請求項１】
　ホスト装置からの送信コードを受信する受信手段と、
　前記送信コードを記憶する記憶手段と、
　前記受信手段から前記記憶手段へのＤＭＡ転送を実行するＤＭＡ制御手段と、
　前記送信コードに含まれる制御コードに基づく処理を実行する処理手段と、
を有する情報処理装置において、
　前記ＤＭＡ制御手段は、前記受信手段によって前記ＤＭＡ転送中に受信された送信コードと、制御コード記憶手段に予め記憶された制御コードとを比較し、
　前記処理手段は、前記ＤＭＡ制御手段の前記比較の結果が一致する場合に、前記受信された送信コードに基づく処理を実行する
ことを特徴とする情報処理装置。
【請求項２】
　請求項１の情報処理装置において、
　前記ＤＭＡ制御手段は、
　前記受信された送信コードと、制御コード記憶手段に予め記憶された制御コードとの比較の結果が一致する場合に、前記処理手段に対し、割り込み信号を送信することを特徴とする情報処理装置。
【請求項３】
　請求項２の情報処理装置において、
　前記ＤＭＡ制御手段は、前記処理手段への割り込み信号の送信とともに、ＤＭＡ転送を停止することを特徴とする情報処理装置。
【請求項４】
　請求項１、２又は３の情報処理装置において、
　前記制御コード記憶手段は、複数の制御コードを記憶可能であることを特徴とする情報処理装置。」
　
　平成１６年５月１８日付けでした手続補正による補正により、本願特許請求の範囲は、
「【請求項１】
　ホスト装置からの送信コードを受信する受信手段と、
　前記送信コードを記憶する記憶手段と、
　前記受信手段から前記記憶手段へのＤＭＡ転送を実行するＤＭＡ制御手段と、
　前記送信コードに含まれる制御コードに基づく処理を実行する処理手段と、
　前記記憶手段、ＤＭＡ制御手段及び処理手段を接続するバスと、
を有する情報処理装置において、
　前記ＤＭＡ制御手段は、前記受信手段によって前記ＤＭＡ転送中に受信された送信コードと、制御コード記憶手段に予め記憶された制御コードとを比較し、比較の結果が一致する場合に、ＤＭＡ転送を停止した後に、上記処理手段に対して該バスを通して割り込み信号を送信するものであり、
　前記処理手段は、この割り込み信号を検知した場合に、前記受信された送信コードに基づく処理を実行するものである
ことを特徴とする情報処理装置。
【請求項２】
　請求項１の情報処理装置において、
　前記制御コード記憶手段は、複数の制御コードを記憶可能であることを特徴とする情報処理装置。」
と補正されている。
　
２．原査定の理由１
（１）原査定の拒絶の理由（平成１６年８月６日付け拒絶理由通知）の概要は、次のとおりである。
「平成１６年５月１８日付けでした手続補正は、下記の点で願書に最初に添付した明細書又は図面に記載した事項の範囲内においてしたものでないから、特許法第１７条の２第３項に規定する要件を満たしていない。
　
　　　　　　　　　　　　　　　記
　上記手続き補正により、本願の請求項１および段落０００５に「比較の結果が一致する場合に、ＤＭＡ転送を停止した後に、上記処理手段に対して該バスを通して割り込み信号を送信するものであり、」が追加された。
しかしながら、上記追加された点は、当初明細書および図面には記載も示唆もされておらず、また、これらの記載内容および当該技術分野における本願の出願時点での技術常識を勘案したとしても直接かつ一義的に導きだせたものとはいえない。」
　
（２）当審の判断
　平成１６年５月１８日付けでした手続補正により、本願の請求項１及び明細書の段落【０００５】に、割り込み信号が「該バス」即ち、請求項１及び明細書の段落【０００５】に記載された「記憶手段、ＤＭＡ制御手段及び処理手段を接続するバス」を通して送信することが新たに追加された。
　審判請求人は、請求の理由の３．本願が特許される理由（１）において、「「本願の願書に最初に添付した図３において、ホストインターフェース１５に対して、ホスト装置６から送られてくる送信コードを受信するための信号線、内部のアドレスカウンタ４３と外部のシステムバス１９とを接続するための信号線、及び、内部の受信バッファ４０と外部のシステムバス１９とを接続するための信号線、の３つしか接続されていない」点と、「段落番号００３４や００３７に記載されているホスト装置６とＣＰＵ１８との交信の具体的態様」とを総合的に勘案すれば、当業者であれば、当初明細書について「ホストインターフェース１５がＣＰＵ１８に対してシステムバス１９を介して割り込み信号を送信する」ことが記載されていのと同然であると理解すると考えます。即ち、本願においては、願書に添付した図３と、当初明細書においける段落番号００３４や００３７などの記載から、「ホストインターフェース１５がＣＰＵ１８に対してシステムバス１９を介して割り込み信号を送信する」ことが当初明細書等の記載から自明な事項であると考えます。」と主張している。
　しかしながら、本願明細書の発明の詳細な説明の記載（段落【００１５】、【００３３】、【００４０】）によれば、請求項１に記載された「記憶手段、ＤＭＡ制御手段及び処理手段を接続するバス」とは、システムバス１９を意味しているところ、本願出願当初明細書には、割り込み信号をシステムバスを通して送信することについては記載がない。
　本願明細書の段落【００３４】や【００３７】には、バスや割り込み信号の記載はなく、「割り込み信号」に関する記載は、段落【００４１】の「ＤＭＡ制御手段であるホストインターフェース１５は、ＣＰＵに対して割り込み信号を送信し、受信した送信コードが特殊コードであることを通知する。」という記載だけである。
　また、図３にはアドレスバスとデータバスは記載されているが、判定部１からシステムバス１９への割り込み信号線は記載されていない。
　割り込み信号を送信する信号線を特定する記載は当初明細書および図面のいずれにもみあたらない。
　また、一般にＣＰＵに対して割り込み信号を送信する際に、システムバスとは別の信号線を使用することも周知であるから、割り込み信号をシステムバスを通して送信することが本願の当初明細書及び図面から自明ということもできない。
　したがって、「処理手段に対して該バスを通して割り込み信号を送信する」とする補正は、本願の当初明細書又は図面に記載した範囲内においてなされたものではい。
　
（３）まとめ
　したがって、平成１６年５月１８日付けでした手続補正は、特許法第１７条の２第３項に規定する要件を満たしておらず、本願は拒絶すべきものである。　
　
３．原査定の理由２
　上記のとおり本願は拒絶すべきものであるが、以下念のため、原査定の拒絶理由（平成１６年３月１５日付け拒絶理由通知）についても検討する。
　
（１）本願発明
　本願の請求項１に係る発明は、平成１６年５月１８日付けでした手続補正により補正された特許請求の範囲の請求項１に記載された事項により特定される以下のとおりである（以下、同項記載の発明を「本願発明」という。）。
　
「ホスト装置からの送信コードを受信する受信手段と、
　前記送信コードを記憶する記憶手段と、
　前記受信手段から前記記憶手段へのＤＭＡ転送を実行するＤＭＡ制御手段と、
　前記送信コードに含まれる制御コードに基づく処理を実行する処理手段と、
　前記記憶手段、ＤＭＡ制御手段及び処理手段を接続するバスと、
を有する情報処理装置において、
　前記ＤＭＡ制御手段は、前記受信手段によって前記ＤＭＡ転送中に受信された送信コードと、制御コード記憶手段に予め記憶された制御コードとを比較し、比較の結果が一致する場合に、ＤＭＡ転送を停止した後に、上記処理手段に対して該バスを通して割り込み信号を送信するものであり、
　前記処理手段は、この割り込み信号を検知した場合に、前記受信された送信コードに基づく処理を実行するものであることを特徴とする情報処理装置。」
　
（２）引用例
（２）−１
　原査定の拒絶の理由に引用された、特開平４−３５３４７７号公報（以下、「引用例１」という。）には、図面とともに以下のような記載がある。
　
（イ）「【０００８】
【発明が解決しようとする課題】ＤＭＡ転送を行っている画像形成装置では、ＣＰＵを介さない為に種々のデ−タやコマンドなどすべてＲＡＭに記憶されるので、コマンド処理ができない。また、種々の情報をＲＡＭに記憶させる必要があるので、ＲＡＭ容量を増大化する必要がある問題がある。
【０００９】よって、この発明は、ＲＡＭの容量を必要以上に増大化させることなく、通常のデ−タ転送の速度が高く、かつＣＰＵにより特定のコマンドに対応した処理も可能である画像形成装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】この発明の画像形成装置は、複数の比較デ−タを記憶する手段と、外部装置から受信したデ−タをラッチする手段と、ラッチ手段によりラッチした受信デ−タと比較デ−タとを比較し、一致、不一致を判定する手段と、判定手段が一致したと判断した場合、受信デ−タを記憶せずに、受信デ−タの特殊コ−ドによる処理を行う手段と、判定手段が不一致であると判断した場合、受信デ−タを記憶する手段と、処理手段及び受信デ−タ記憶手段を制御する制御手段とを備えている。
【００１１】
【作用】この発明の画像形成装置は、ＤＭＡにより外部からの情報を直接メモリに記憶させると共に、ＤＭＡ制御回路により特殊なコマンドの情報をＣＰＵで処理可能である。」（段落【０００８】〜【００１１】第２頁第２欄第２２行〜第４９行）
（ロ）「ホストインタフェ−ス７０８は、例えば、電子計算機或いは、画像読取り装置で構成されるホスト装置７０９とこのプリンタ制御（図示しない）との間のデータの受渡しを行うので、シリアル転送ライン７１０ａ、およびパラレル転送ライン７１０ｂの２種類を備えている。・・・中略・・・ＣＰＵ７０１とホストインタフェ−ス７０８との間には、ＤＭＡを制御するＤＭＡ制御回路７２０が配置されている。また、ＤＭＡ制御回路７２０の制御により外部からの情報を操作するコマンド検知及び割込み発生回路７２２が接続されている。・・・中略・・・また、内部バス７１２は上記ＣＰＵ７０１、ＲＯＭ７０２、ＲＡＭ７０３、拡張メモリ７０４、ビデオＲＡＭ７０５、操作パネル制御回路７０７、ホストインタ−フェイス７０８、エンジンインタ−フェイス７１１、および接続回路７１３との間で相互にデ−タの受渡しを行うバスである。」（段落【００３４】第５頁第７欄第３３行〜第８欄第９行）
（ハ）「【００３６】図５に、プリンタ制御基板の電気回路の一部であるＤＭＡ制御回路周辺の接続状態を詳しく示している。ＣＰＵ７０１は、内部バス７１２によりホストインタフェ−ス７０８と、ＲＡＭ７０３とに接続されている。そして、ＣＰＵ７０１とホストインタフェ−ス７０８との間には、ＤＭＡ制御回路７２０が配置されている。また、ＣＰＵ７０１には、コマンド検知及び割込み発生回路７２２が接続されている。コマンド検知及び割込み発生回路７２２は、受信デ−タとコマンドコ−ドとを比較するの受信デ−タ・コマンドコ−ド比較部７２４、コマンドコ−ドを記憶しているコマンドコ−ド保持部７２６、割込みを要求する割込み要求発生部７２８、及び比較有効切替部７３０を有している。
【００３７】図５に示した回路では、ホストインタフェ−ス７０８から受信したデ−タは、コマンド検知及び割込み発生回路７２２に送られる。コマンド検知及び割込み発生回路７２２に送られた受信デ−タは、受信デ−タ・コマンドコ−ド比較部７２４に入力され、コマンドコ−ド保持部７２６に保持されたコマンドコ−ドと比較される。この受信デ−タが受信デ−タ・コマンドコ−ド比較部７２４により比較され、コマンドコ−ドとは異なる場合には、ＤＭＡ制御回路７２０によりこの受信デ−タをＲＡＭ７０３に入力させて記憶させる。また、この受信デ−タが受信デ−タ・コマンドコ−ド比較部７２４により比較され、コマンドコ−ドと一致した（受信デ−タが特殊コ−ドである）場合には、割込み要求発生部７２８により割込み要求が発生されて比較有効切替部７３０により切り替えられ、ＤＭＡ制御回路７２０による受信デ−タのＲＡＭ７０３への入力が中断され、ＣＰＵ７０１に対してＤＭＡ終了割込みを発生させて、コマンド処理を実行する。ところで、コマンドコ−ド保持部７２６は、予めソフトウエアにより種々のコマンド（例えば、カレントジョブの中断や、ステ−タスを返すなど）が入力されている。」
（段落【００３６】、【００３７】第５頁第８欄第１９行〜第６頁第９欄第２行）
　　
　以上の記載によれば、この引用例１には以下のような発明（以下、「引用例１記載の発明」という。）が開示されていると認められる。
　
「ホスト装置７０９からの受信データを受信するホストインターフェース７０８と、
　前記受信データを記憶するＲＡＭ７０３と、
　前記ホストインターフェース７０８から前記ＲＡＭ７０３へのＤＭＡ転送を実行するＤＭＡ制御回路７２０と、
　前記受信データに含まれるコマンドコードに基づくコマンド処理を実行するＣＰＵ７０１と、
　前記ＲＡＭ７０３、ＤＭＡ制御回路７２０及びＣＰＵ７０１を接続する内部バス７１２と、
を有する画像形成装置において、
　コマンド検知及び割込み発生回路７２２が前記ホストインターフェース７０８によって受信された受信データと、コマンドコード保持部７２６に予め保持されたコマンドコードとを比較し、比較の結果が一致した場合には、割り込み要求発生部７２８により割り込み要求が発生され、ＤＭＡ制御回路７２０による受信デ−タのＲＡＭ７０３への入力が中断され、ＣＰＵ７０１に対してＤＭＡ終了割込みを発生させて、コマンド処理を実行する画像形成装置。」
　
（２）−２
　同じく原査定の拒絶の理由に引用された、特開昭６４−２６９６４号公報（以下、「引用例２」という。）には、図面とともに以下のような記載がある。
　
（イ）「［従来の技術］
　従来において、第２図に示された装置が提案されている。
　第２図において共通バス１０のデータバス１２，アドレスバス１４，制御バス１６にＣＰＵ１８及びメモリ２０が接続されており、メモリ２０の記憶内容がＣＰＵ１８の処理に利用されている。
　そしてデータバス１２，アドレスバス１４，制御バス１６にＤＭＡ転送回路２２の共通バス制御回路２４も接続されており、共通バス制御回路２４はＤＭＡ転送回路２２の内部に設けられたデータバス２６に接続されている。
　このデータバス２６にはシリアルインターフェイス制御回路２８が接続されてあり、シリアルインターフェイス制御回路２８にはＲＳ２３２Ｃインターフェイス３０を介してバーコードリーダ３２からシリアルのコードデータが送信されている。
　シリアルインターフェイス制御回路２８ではこの送信データが受信されると、これがパラレルのコードデータに変換されてデータバス２６へ送出されている。
　さらにデータバス２６上のコードデータは共通バス制御回路２４を介してメモリ２０へＤＭＡ転送されてあり、その際における共通バス１０の使用権はＣＰＵ１８の管理下で共通バス制御回路２４との間で調整される。」（第２頁左上欄第１７行〜左下欄第１行）
（ロ）「またこの時、シリアルインターフェース制御回路２８からオアゲート４２を介して、最初のデータを受信したという割り込み要求が共通バス制御回路２４に与えられ、その旨がＣＰＵ１８に通知される。
　ＣＰＵ１８は上記割り込みによりデータの受信が開始されたことを知ると、一定時間後にメモリ２０の内容を調べてすべてのデータが送られたことを確認する。
　そして、シリアルインターフェイス制御回路２８では一文字分のコードデータが受信される毎に、それらがメモリ２０へ逐次ＤＭＡ転送される。
　さらに、ＤＭＡ転送制御回路３４に設定されていたバイト長のデータ転送が完了したとき、あるいはその転送に要する時間が経過してデータ転送の完了がメモリ２０の記憶内容から確認されたときに、ＣＰＵ１８はその受信したデータの処理を開始する。」（第３頁右上欄第１４行〜左下欄第１１行）
　　
（３）対　比
  そこで、本願発明と上記引用例１記載の発明とを対比すると、引用例１記載の発明の「受信データ」、「ホストインターフェース７０８」、「ＲＡＭ７０３」、「ＤＭＡ制御回路７２０」、「コマンドコードに基づくコマンド処理を実行するＣＰＵ７０１」、「ＲＡＭ７０３、ＤＭＡ制御回路７２０及びＣＰＵ７０１を接続する内部バス７１２」、「コマンドコード保持部７２６」、「予め保持されたコマンドコード」及び「画像形成装置」は、それぞれ本願発明の「送信コード」、「受信手段」、「送信コードを記憶する記憶手段」、「ＤＭＡ制御手段」、「制御コードに基づく処理を実行する処理手段」、「記憶手段、ＤＭＡ制御手段及び処理手段を接続するバス」、「制御コード記憶手段」、「予め記憶された制御コード」及び「情報処理装置」に相当するものと認められる。
　そして、引用例１記載の発明の「コマンド検知及び割込み発生回路７２２が前記ホストインターフェース７０８によって受信された受信データと、コマンドコード保持部７２６に予め保持されたコマンドコードとを比較し、比較の結果が一致した場合には、割り込み要求発生部７２８により割り込み要求が発生され、ＤＭＡ制御回路７２０による受信デ−タのＲＡＭ７０３への入力が中断され、ＣＰＵ７０１に対してＤＭＡ終了割込みを発生させて、コマンド処理を実行する」点は、本願発明の「前記受信手段によって前記ＤＭＡ転送中に受信された送信コードと、制御コード記憶手段に予め記憶された制御コードとを比較し、比較の結果が一致する場合に、ＤＭＡ転送を停止した後に、上記処理手段に対して割り込み信号を送信するものであり、前記処理手段は、この割り込み信号を検知した場合に、前記受信された送信コードに基づく処理を実行する」点に対応している。
　
　したがって、両者は、
「ホスト装置からの送信コードを受信する受信手段と、
　前記送信コードを記憶する記憶手段と、
　前記受信手段から前記記憶手段へのＤＭＡ転送を実行するＤＭＡ制御手段と、
　前記送信コードに含まれる制御コードに基づく処理を実行する処理手段と、
　前記記憶手段、ＤＭＡ制御手段及び処理手段を接続するバスと、
を有する情報処理装置において、
　前記受信手段によって前記ＤＭＡ転送中に受信された送信コードと、制御コード記憶手段に予め記憶された制御コードとを比較し、比較の結果が一致する場合に、ＤＭＡ転送を停止した後に、上記処理手段に対して割り込み信号を送信するものであり、
　前記処理手段は、この割り込み信号を検知した場合に、前記受信された送信コードに基づく処理を実行するものであることを特徴とする情報処理装置。」
　で一致するものであり、次の（ａ），（ｂ）の点で相違している。
　
（ａ）受信手段によって前記ＤＭＡ転送中に受信された送信コードと、制御コード記憶手段に予め記憶された制御コードとを比較し、比較の結果が一致する場合に、ＤＭＡ転送を停止した後に、上記処理手段に対して割り込み信号を送信するものが、本願発明では、ＤＭＡ制御手段であるのに対し、引用例１記載の発明では、コマンド検知及び割込発生回路７２２である点。
　
（ｂ）本願発明では、処理手段に対して該バスを通して割り込み信号を送信するものであるのに対し、引用例１記載の発明は、記憶手段、ＤＭＡ制御手段及び処理手段を接続するバス（内部バス）を通して割り込み信号を送信するものではない点。
　
（４）当審の判断
　そこで、上記相違点について検討する。
　
・相違点（ａ）について
　引用例１記載の発明の「ＤＭＡ制御回路７２０」と「コマンド検知及び割込み発生回路７２２」は連携して受信デ−タのＲＡＭ７０３へのＤＭＡ転送及び中断を行うものであるから、「ＤＭＡ制御回路７２０」と「コマンド検知及び割込み発生回路７２２」をまとめて「ＤＭＡ制御手段」といえるものあるから、この点に実質的な差異は認められない。
　
・相違点（ｂ）について
　引用例２には、「最初のデータを受信したという割り込み要求が共通バス制御回路２４に与えられ、その旨がＣＰＵ１８に通知される。」（記載事項（ロ））ことが記載されており、割り込み信号が共通バスを通してＤＭＡ転送回路からＣＰＵ１８に通知されることが示されている。
　なお、割り込み発生部からプロセッサ（処理手段）に対して割り込み信号をシステムバスを通して送信することは周知（特開平２−１５３４５０号公報第３頁左上欄の記載、特開平６−２０２７１５号公報段落【００４８】の記載参照）である。
　したがって、引用例１記載の発明において、処理手段に対して内部バスを通して割り込み信号を送信するように変更することは、上記引用例２記載の技術や周知の技術を考慮すれば、当業者が容易になし得ることである。
　
　結局、上記の相違点は、格別なものではなく、また、前記相違点を総合的に検討しても奏される効果は当業者であれば、引用例１，２及び周知技術から予想できる範囲内のものである。
　
（５）まとめ
　以上のとおり、本願発明は、上記引用例１，２記載の発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許を受けることができないものである。
　
４．むすび
　したがって、平成１６年５月１８日付けでした手続補正は、特許法第１７条の２第３項に規定する要件を満たしておらず、本願は拒絶すべきものである。
　また、本願発明（本願請求項１に係る発明）は、上記引用例１，２記載の発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、本願は特許法第２９条第２項の規定により拒絶すべきものである。
　よって、結論のとおり審決する。