【手続補正書】
【提出日】平成24年4月6日(2012.4.6)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
３又は３以上の所定の複数をＮで表わし、所定の自然数をＳで表わしたときに、
「『第１定電位から第Ｎ定電位まで番号順にこれらの定電位が高くなって行く、又は、低くなって行くＮ個の定電位』を供給し、その各定電位と０〜（Ｎ−１）の各整数がその第１定電位とその整数０から順々に１対１ずつ対応すると定義された第１定電位供給手段〜第Ｎ定電位供給手段」と、
「Ｓ個の入力電位信号の入口となる第１の入口手段〜第Ｓの入口手段」と、
「出力電位信号の出口となる出口手段」と、
「その第２定電位供給手段〜その第（Ｎ−１）定電位供給手段のうち、１つの特定定電位供給手段と前記出口手段の間に接続され、オン駆動されたとき前記出口手段の電位を前記特定定電位供給手段の特定定電位にプル・アップするかプル・ダウンするかのどちらか一方を行い、オフ駆動されたとき前記出口手段の少なくとも『オン駆動時プル・アップするならプル・アップ方向、プル・ダウンするならプル・ダウン方向』の出力を開放する出力電位プル・スイッチング手段」と、
「『Ｓ＝１の場合は１つの前記入力電位信号に対応する整数、Ｓ≧２の場合は［Ｓ個の前記入力電位信号のそれぞれに対応するＳ個の整数のすべて］か［Ｓ個の前記入力電位信号のそれぞれに対応するＳ個の整数のうち、少なくとも１つ］』が『１〜（Ｎ−２）の整数の中で前記特定定電位に対応する特定値』に対して等しいかそうでないかを判別するのであるが、『前記特定定電位を基準にしてあらかじめ決められたプラス側とマイナス側の両しきい値電位』に基づいて等しいか、『前記特定定電位より１つ上の前記定電位を基準にしてあらかじめ決められたマイナス側のしきい値電位と、前記特定定電位より１つ下の前記定電位を基準にしてあらかじめ決められたプラス側のしきい値電位』に基づいてそうでないかを判別する数値判別手段」と、
「前記数値判別手段によって制御され、『等しければ前記出力電位プル・スイッチング手段をオン駆動し、そうでなければ前記出力電位プル・スイッチング手段をオフ駆動する』か『正反対に等しければ前記出力電位プル・スイッチング手段をオフ駆動し、そうでなければ前記出力電位プル・スイッチング手段をオン駆動する』オン・オフ駆動手段」、
を有することを特徴とする多値論理回路。
ただし、１つの前記手段が複数の前記手段を兼ねることもある。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【発明の詳細な説明】
【発明の名称】多値論理回路
【技術分野】
【０００１】
本発明は、Ｎ値（Ｎ≧３）の０から（Ｎ−１）の各整数が第１定電位供給手段〜第Ｎ定電位供給手段（例：電源線など。）の各定電位（又は各定電圧）と互いに順々に１対１ずつ対応すると定義された多値論理回路（又は多進法論理回路）に関する。
なお、本発明者は『特定値（あらかじめ設定された整数値）』という概念を多値論理に持ち込んでいるが、本発明の場合「１≦特定値≦（Ｎ−２）」に限定している。                                                                                
また、本発明の多値論理回路では「第１定電位から第Ｎ定電位まで番号順にこれらの定電位が高くなって行く場合」と「正反対に第１定電位から第Ｎ定電位まで番号順にこれらの定電位が低くなって行く場合」が有るが、後者の場合「２値論理回路で言えば正論理に対する負論理の論理回路の様な多値論理回路」に相当する。                                                                                
これらの多値論理回路は多値演算回路（又は多進法演算回路）や多値コンピューター（又は多進法コンピューター。特に４、８、『１０』、１６、３２、６４、「１００」、１２８進法コンピューター等）や多値制御手段（又は多進法制御手段）に利用できる。
【０００２】


本発明では本発明者は『特定値（＝特定整数）』と『出力開放』という概念を多値論理に持ち込み、例えば、「その入力整数が１個の場合は『その入力整数』、その入力整数が複数個の場合は『その複数個の入力整数のすべて』か『その複数個の入力整数のうち、少なくとも１つ』」が「整数１から整数（Ｎ−２）の中の１つの特定値」に対して「等しいかそうでないか」を判別し、「等しければその特定値に対応する特定定電位（又は特定定電圧）を出力し、そうでなければその出力を開放する」か「正反対に等しければその出力を開放し、そうでなければその特定定電位を出力する」。こういう独自の機能に本発明者は限定している。


なお、本発明は、複数の多値論理回路の出口手段（例：出力端子等。）同士を｛、場合によっては入口手段（例：入力端子等。）同士も｝、接続して論理機能を発展、強化させることができる。本発明はそういう自由度が有り、自由開放・発展型の多値論理回路である。
また、『出力開放』とは２値論理回路で言えば、オープン・コレクタ等と呼ばれる出力の仕方のことである。
【０００３】
前述したそれぞれの独自機能を持つ各・多値論理回路に対して本発明者は１つずつ名前を付けて呼んでいる。具体的には、その各回路名とその機能は以下の通りである。
■■先ず、その入力整数の個数が１個で、その１つの入力整数がその判別対象の場合である。
●ａ）『多値特定値ＥＱＵＡＬ（イコール）回路』は「その１つの入力整数がその特定値と『等しいかそうでないか』つまり『等しいか等しくないか』を判別する多値論理回路」である。その１つの入力整数がその特定値と等しければその特定値を出力し、そうでなければ（＝その特定値以外の整数であれば）その出力を開放する。 
●ｂ）『多値特定値ＮＯＴ回路』は「多値特定値ＥＱＵＡＬ回路の否定回路」なので、その出力の仕方は正反対になる。その１つの入力整数がその特定値と等しければその出力を開放し、そうでなければ（＝その特定値以外の整数であれば）その特定値を出力する。
【０００４】
■■次に、その入力整数の個数が複数個で、その複数個の入力整数が判別対象の場合である。
●ｃ）『多値特定値ＡＮＤ回路』は「そのすべての入力整数がその特定値と等しいかそうでないかを判別する多値論理回路」である。そのすべての入力整数がその特定値と等しければその特定値を出力し、「そうでなければ」つまり「その少なくとも１つの入力整数がその特定値以外の整数であれば」その出力を開放する。 
●ｄ）『多値特定値ＮＡＮＤ回路』は「多値特定値ＡＮＤ回路の否定回路」なので、その出力の仕方は正反対になる。そのすべての入力整数がその特定値と等しければその出力を開放し、「そうでなければ」つまり「その少なくとも１つの入力整数がその特定値以外の整数であれば」その特定値を出力する。
【０００５】
■■同じく、その入力整数の個数が複数個で、その複数個の入力整数が判別対象の場合である。
●ｅ）『多値特定値ＯＲ回路』は「その少なくとも１つの入力整数がその特定値と等しいかそうでないかを判別する多値論理回路」である。その少なくとも１つの入力整数がその特定値と等しければその特定値を出力し、「そうでなければ」つまり「そのすべての入力整数がその特定値以外の整数であれば」その出力を開放する。 
●ｆ）『多値特定値ＮＯＲ回路』は「多値特定値ＯＲ回路の否定回路」なので、その出力の仕方は正反対になる。その少なくとも１つの入力整数がその特定値と等しければその出力を開放し、「そうでなければ」つまり「そのすべての入力整数がその特定値以外の整数であれば」その特定値を出力する。





【背景技術】
【０００６】
特開２００３−２０４２５９の多値論理回路では基本的にスイッチング手段２つが電源の両端間に直列接続され、その上、両入力駆動部が完全に独立しているため、同時オンによる電源短絡を引き起こす入力信号、入力変数の組合せでは使用できず、特に使用方法に注意する必要が有る。しかも、整数に対応する電源電位と電源電位の間の電位差（＝電圧）が一定ではない。つまり、各電位差が等しくないので、２値論理回路でも常識なノイズ・マージン（雑音余裕）の面が考慮されておらず、論理回路としては不完全である。
例えば３値３入力（この先行特許の図１）の場合、入力変数の組合せは３の３乗＝２７通り有るにもかかわらず、その真理値表（この先行特許の図２）に４通りしか表記されておらず、多値論理処理機能としてきわめて効率が低い。また、３値に対応する電源電位が「０」、「３．０」、「３．５」ボルトで、各電位差が等しくなく、片寄っており、ノイズにより誤動作し易い。さらに、電源短絡を引き起こす入力変数の組合せは全組合せの半分近くまで占め、もし電源電位差を等しく設定する等すれば、その電源短絡の組合せの占有数は全体の過半数より大きくなる。
【０００７】
それに対して、多値論理の処理機能を持つと言えるものに特表２００２−５１７９３７の多値論理回路が有る。説明のため分かり易く簡単化した、この大本（おおもと）の基本回路（３値１入力）を図２１に示す。尚、特許公報の回路図は誤り（ゲート絶縁型ＦＥＴのノーマリィ・オン表示とノーマリィ・オフ表示が正反対。）なので正している。
図２１の回路では最高電位ｖ２と最低電位ｖ０の間の中間電位ｖ１を出力する出力手段として、ノーマリィ・オン（ディプレッション・モード）のＰ、Ｎチャネルのゲート絶縁型ＦＥＴ（Ｑ２とＱ３）２つを直列接続した双方向性スイッチング手段が用いられている。しかも、図２１の回路は「入力電位に対応する入力整数」が「その中間電位に対応する整数」に該当するかどうかを判別する判別手段としても、「両トランジスタＱ２、Ｑ３のゲート電圧ゼロによるオン駆動」すなわち「入力電位と中間電位ｖ１の電位差（＝電圧）がゼロなら両トランジスタＱ２、Ｑ３がオンになる特性」を利用している。
この出力手段と判別手段の兼用により、その論理機能の割には部品点数が少なく、回路構成が簡単であるという利点が有る。その動作は、入力電位がｖ０なら出力電位はｖ２、入力電位がｖ１なら出力電位はｖ１、入力電位がｖ２なら出力電位はｖ０である。
【０００８】
なお、Ｐ、Ｎチャネルの接合型ＦＥＴ２つをそれらゲート絶縁型ＦＥＴの代わりに使うことはできない。なぜなら、トランジスタＱ３がＰチャネルの接合型ＦＥＴの場合、入力電位がｖ０でトランジスタＱ１がオンのとき、電源短絡電流がトランジスタＱ１からトランジスタＱ３のドレイン・ゲート間ＰＮ接合を経て入力端子Ｔｉｎへ流れてしまう、からである。一方、トランジスタＱ２がＮチャネルの接合型ＦＥＴの場合、トランジスタＱ２のゲート・ドレイン間ＰＮ接合が入力電位の上限を電源電位ｖ１にクランプし、やはり電源短絡電流などが流れてしまう、からである。その上、トランジスタＱ２、Ｑ３の両ゲート・ソース間が並列接続されているので、接合型ＦＥＴを使うと両ＰＮ接合が逆並列接続されることになり、それぞれに充分なゲート逆バイアス電圧を印加できない、からである。
【０００９】
しかしながら、「特表２００２−５１７９３７号に開示された、どの多値論理回路」も「少ない部品点数」を優先して、その機能を固定化しているために、「同号に開示された他の多値論理回路」と出力端子Ｔｏｕｔ同士を接続することができない。無理に接続すれば、電源短絡が起きてしまう。そして、例えば出力端子Ｔｏｕｔにプル・アップ抵抗やプル・ダウン抵抗などを接続して出力電位（又は出力電圧）の変更もできない。しかも、その開示された多値論理回路の数が多いとは言っても、下記『多値論理処理の種類の超・爆発的な膨大（ぼうだい）さ』からすれば、微々たるものである。
そこで、多値論理出力の仕方に「出力を開放する」という出力の仕方（例：２値論理回路でオープン・コレクタ等と呼ばれる出力の仕方。）が有れば、複数の多値論理回路の出口手段（例：出力端子、出力電極、ドレイン電極など。）同士を自由に接続して｛、場合によっては入口手段（例：入力端子、入力電極、ゲート電極など。）同士も自由に接続して｝、互いに不足する機能を補充し合って、その多値論理機能を「要求される多値論理処理」に合わせて柔軟に発展、強化させることができる。また、例えば、その出口手段にプル・アップ抵抗やプル・ダウン抵抗などを接続して出力電位（又は出力電圧）を自由に変更することもできる。
その柔軟な機能発展・強化能力、機能変更能力は下記『多値論理処理の種類の超・爆発的な膨大（ぼうだい）さ』に柔軟に対応する上でとても有利な対応能力となる。
そういう訳で、『他の多値論理回路と出口手段同士を接続して、多値論理機能を発展、強化させることができない上に、機能変更もできない』すなわち『出力を開放するという多値論理出力の仕方ができることが望まれる』という課題が従来の多値論理回路に有る。
（  課    題  ）
【００１０】
ここで、数学的に考えられる前述した『多値論理処理の種類の超・爆発的ぼう大さ』について説明する。２値２入力の論理回路の場合なら、入力変数の組合せは２の２乗＝４組有り、その４組の各組において出力の仕方には整数「０」と「１」の２通りが有るので、論理処理、論理関数の種類は２の４乗＝１６種類有る。
【非特許文献１】『トランジスタ回路入門講座５  ディジタル回路の考え方』、（株）オーム社が昭和５６年５月２０日発行。監修：雨宮好文・小柴典居（つねおり）。著者：清水賢資（けんすけ）・曽和将容（まさひろ）。ｐ．３４の『表３・８  ２入力変数からなる論理関数』。
【００１１】
同様に、３値２入力の多値論理回路の場合なら入力変数の組合せは３の２乗＝９組有り、その９組の各組において出力の仕方には整数「０」、「１」、「２」の３通りが有るので、論理処理、論理関数の種類は３の９乗＝１９，６８３種類も有る。
同様に、４値２入力の多値論理回路の場合なら４の１６乗≒４，２９４，９６８，０００種類も有り、５値２入力の多値論理回路の場合なら５の２５乗≒２．９８０２３３×（１０の１７乗）種類である。
この様に多値数（例えば、Ｎ値ならＮのこと。１０値なら１０のこと。以後こう呼ぶ。）が増えて行くと、多値論理処理の種類は超・爆発的に増加する。この事は「必要とする論理処理」に対して最適な多値論理処理機能を持つ多値論理回路を実現、選択できれば、少ない回路でも「要求される多種の論理処理」に対応できることを意味しており、これは問題処理対応能力の面でソフトウェアのプログラミングに似ていて、新しい極めて大きな可能性が多値論理、多進法論理に埋もれているかもしれないことを示唆（しさ）している。ひょっとして多進法コンピューター、特に１０進法コンピューターは２進法の量子コンピューターを軽く凌駕（りょうが）するかもしれない。
なお、論理関数、論理処理には「意味の有るもの」と「意味の無いもの」が有る様で、「意味の有る論理処理」の種類数が全体の数分の１としても、やはりその種類が超・爆発的に増加することに変わりが無い。



【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平７−３８４２０（多値論理回路）
【特許文献２】特開２００１−２６７９１０（多値論理回路）
【特許文献３】特開２００３−２０４２５９（多値論理回路）
【特許文献４】特表２００２−５１７９３７（多値論理回路）
【特許文献５】特願２００３−１０９６１９（本発明者の先の出願、同一発明）
【特許文献６】特許第３４２３７８０号（本発明者の双方向性絶縁型スイッチと１方向性絶縁型スイッチ）
【非特許文献】
【００１３】
【非特許文献１】『トランジスタ回路入門講座５  ディジタル回路の考え方』、（株）オーム社が昭和５６年５月２０日発行。監修：雨宮好文・小柴典居（つねおり）。著者：清水賢資（けんすけ）・曽和将容（まさひろ）。ｐ．３４の『表３・８  ２入力変数からなる論理関数』。
【非特許文献２】『数理科学２月号（１９８０年、Ｎｏ．２００）  特集  多値論理』、（株）サイエンス社が昭和５５年２月１日発行。
【非特許文献３】日経産業新聞（東京版）の技術記事：『ハイテク教室  多値論理回路  ＩＣ集積度増して二値も三値も行かず』、日経産業新聞が昭和６０年（１９８５年）１１月２２日（金曜日）に発行。執筆：石塚興彦。
【非特許文献４】『多値情報処理  ―ポストバイナリエレクトロニクス―』、著者：樋口龍雄・亀山充隆（みちたか）、昭晃堂（しょうこうどう）が１９８９年６月に発行。
【非特許文献５】『トランジスタ技術１９９７年９月号』、ＣＱ出版（株）が１９９７年９月１日発行。そのｐ．３７４〜ｐ．３７５に掲載の『屋根裏の資料室  多値論理』。執筆：井上秀和。
【００１４】
ついでながら、本発明者の関連出願の多値記憶手段を以下に示す。
【特許文献７】特許第２８５３０４１号
【特許文献８】特願２００３−２０３３４７
【発明の概要】
【発明が解決しようとする課題】
【００１５】
従って、『他の多値論理回路と出口手段同士を接続して、多値論理機能を発展、強化させることができない上に、機能変更もできない』すなわち『その出力を開放するという多値論理出力の仕方ができることが望まれる』という課題が従来の多値論理回路に有る。


【課題を解決するための手段】
【００１６】
即ち、本発明は、
３又は３以上の所定の複数をＮで表わし、所定の自然数をＳで表わしたときに、
「『第１定電位から第Ｎ定電位まで番号順にこれらの定電位が高くなって行く、又は、低くなって行くＮ個の定電位』を供給し、その各定電位と０〜（Ｎ−１）の各整数がその第１定電位とその整数０から順々に１対１ずつ対応すると定義された第１定電位供給手段〜第Ｎ定電位供給手段」と、
「Ｓ個の入力電位信号の入口となる第１の入口手段〜第Ｓの入口手段」と、
「出力電位信号の出口となる出口手段」と、
「その第２定電位供給手段〜その第（Ｎ−１）定電位供給手段のうち、１つの特定定電位供給手段と前記出口手段の間に接続され、オン駆動されたとき前記出口手段の電位を前記特定定電位供給手段の特定定電位にプル・アップするかプル・ダウンするかのどちらか一方を行い、オフ駆動されたとき前記出口手段の少なくとも『オン駆動時プル・アップするならプル・アップ方向、プル・ダウンするならプル・ダウン方向』の出力を開放する出力電位プル・スイッチング手段」と、
「『Ｓ＝１の場合は１つの前記入力電位信号に対応する整数、Ｓ≧２の場合は［Ｓ個の前記入力電位信号のそれぞれに対応するＳ個の整数のすべて］か［Ｓ個の前記入力電位信号のそれぞれに対応するＳ個の整数のうち、少なくとも１つ］』が『１〜（Ｎ−２）の整数の中で前記特定定電位に対応する特定値』に対して等しいかそうでないかを判別するのであるが、『前記特定定電位を基準にしてあらかじめ決められたプラス側とマイナス側の両しきい値電位』に基づいて等しいか、『前記特定定電位より１つ上の前記定電位を基準にしてあらかじめ決められたマイナス側のしきい値電位と、前記特定定電位より１つ下の前記定電位を基準にしてあらかじめ決められたプラス側のしきい値電位』に基づいてそうでないかを判別する数値判別手段」と、
「前記数値判別手段によって制御され、『等しければ前記出力電位プル・スイッチング手段をオン駆動し、そうでなければ前記出力電位プル・スイッチング手段をオフ駆動する』か『正反対に等しければ前記出力電位プル・スイッチング手段をオフ駆動し、そうでなければ前記出力電位プル・スイッチング手段をオン駆動する』オン・オフ駆動手段」、
を有する多値論理回路である。
ただし、１つの前記手段が複数の前記手段を兼ねることもある。
【００１７】
このことによって、先ず第１に、前述の通り「第１定電位から第Ｎ定電位まで番号順にこれらの定電位が高くなって行く場合」と「正反対に第１定電位から第Ｎ定電位まで番号順にこれらの定電位が低くなって行く場合」が有るが、後者の場合「２値論理回路で言えば正論理に対する負論理の論理回路の様な多値論理回路」に相当する。
→→  参照：最後の補足説明［段落番号００４９］の●ｃ）項。
そして第２に、本発明者は『特定値（＝あらかじめ設定された整数値）』と『出力開放』という概念を多値論理に持ち込んでいる。具体的には「その入力整数が１個の場合は『その入力整数』、その入力整数が複数個の場合は『その複数個の入力整数のすべて』か『その複数個の入力整数のうち、少なくとも１つ』」が「整数１から整数（Ｎ−２）の中の１つの特定値」に対して「等しいかそうでないか」を判別し、「その判別結果が等しければその特定値に対応する特定定電位（又は特定定電圧）を出力し、そうでなければその出力を開放する」か「正反対に等しければその出力を開放し、そうでなければその特定定電位を出力する」。こういう独自の機能に本発明者は限定している。
もちろん、『出力開放』とは２値論理回路で言えば、オープン・コレクタ等と呼ばれる出力の仕方のことである。
ただし、発明者は『特定値（特定整数）』という概念を多値論理に持ち込んでいるが、本発明の場合「１≦特定値≦（Ｎ−２）」に限定している。
【００１８】
その結果、前記数値判別手段はその判別すべき内容を判別し、その判別結果に基づいて前記オン・オフ駆動手段は前記出力電位プル・スイッチング手段をオン・オフ駆動するので、本発明の多値論理回路は「その特定定電位を出力する」か「その出力を開放する」かする。
従って、『その出力を開放するという多値論理出力の仕方をすることができる』という効果が本発明の多値論理回路に有る。                          （  本発明の効果 ）
このため、本発明の複数の多値論理回路の出口手段（例：出力端子、出力電極、ドレイン電極など。）同士を自由に接続して｛、場合によっては入口手段（例：入力端子、入力電極、ゲート電極など。）同士も自由に接続して｝、互いに不足する機能を補充し合って、その多値論理機能を「要求される多値論理処理」に合わせて柔軟に発展、強化させることができる。また、例えばその出口手段にプル・アップ抵抗やプル・ダウン抵抗などを接続してその出力電位（又は出力電圧）を自由に変更することもできる。本発明はそういう自由度が有り、自由開放・発展型の多値論理回路である。
【００１９】
なお、そのＮ（≧３）はＮ値の多値数Ｎを指しており、その使用する整数は０〜（Ｎ−１）である。その第１定電位が整数０に、その第２定電位が整数１に、………、その第Ｎ定電位が整数（Ｎ−１）にそれぞれ対応する。
そして、その各整数とその各・論理（電位）レベルの対応関係は次の通りである。
■  前記第１定電位から前記第Ｎ定電位まで番号順に電位が高くなって行く場合  ■
ある電位信号が「その第１定電位を基準にしたプラス側しきい値電位」より低ければ、その電位信号は整数０に対応する。ある電位信号が「その第２定電位を基準にしたマイナス側しきい値電位とプラス側しきい値電位の間」にあれば、その電位信号は整数１に対応する。以下同様に、ある電位信号が順々に「その第３定電位から第（Ｎ−１）定電位までの各定電位を基準にしたプラス側、マイナス側の両しきい値電位間」にあれば、その電位信号は順々に「整数２から整数（Ｎ−２）までの各整数」に対応する。ある電位信号が「その第Ｎ定電位を基準にしたマイナス側しきい値電位」より高ければ、その電位信号は整数（Ｎ−１）に対応する。
■  前記第１定電位から前記第Ｎ定電位まで番号順に電位が低くなって行く場合  ■
ある電位信号が「その第１定電位を基準にしたマイナス側しきい値電位」より高ければ、その電位信号は整数０に対応する。ある電位信号が「その第２定電位を基準にしたマイナス側しきい値電位とプラス側しきい値電位の間」にあれば、その電位信号は整数１に対応する。以下同様に、ある電位信号が順々に「その第３定電位から第（Ｎ−１）定電位までの各定電位を基準にしたプラス側、マイナス側の両しきい値電位間」にあれば、その電位信号は順々に「整数２から整数（Ｎ−２）までの各整数」に対応する。ある電位信号が「その第Ｎ定電位を基準にしたプラス側しきい値電位」より低ければ、その電位信号は整数（Ｎ−１）に対応する。
【００２０】
このため、一般的に、どちらの場合も特定値（＝特定の整数）の論理レベルのマイナス側しきい値電位は「特定定電位」と「特定定電位と『特定定電位より１つ下の定電位』の真ん中電位」の間に設定される一方、特定値の論理レベルのプラス側しきい値電位は「『特定定電位より１つ上の定電位』と特定定電位の真ん中電位」と「特定定電位」の間に設定される。
以上の様に、前記第１定電位から前記第Ｎ定電位まで番号順に電位が高くなって行く場合、「２値論理回路で言えば正論理の論理回路の様な多値論理回路」に相当する一方、正反対に前記第１定電位から前記第Ｎ定電位まで番号順に電位が低くなって行く場合、「２値論理回路で言えば負論理の論理回路の様な多値論理回路」に相当する。両者は電圧方向または電圧極性に関して互いに対称的な関係に有る。
→→  最後の補足説明［段落番号００４９］の●ｃ）項。
【００２１】
【非特許文献１】『トランジスタ回路入門講座５  ディジタル回路の考え方』、ｐ．４６〜ｐ．４７の『４・６  論理回路使用上の注意  〔１〕論理電圧レベルと雑音余裕』。監修：雨宮好文・小柴典居（つねおり）。著者：清水賢資（けんすけ）・曽和将容（まさひろ）。（株）オーム社が昭和５６年５月２０日発行。
【非特許文献６】『よくわかるディジタル電子回路』、ｐ．７６〜ｐ．８０の『［１］論理レベル〜［２］雑音余裕度』。著者：関根慶太郎、（株）オーム社が平成９年７月２５日発行。
【非特許文献７】『論理回路入門』、ｐ．１２６〜ｐ．１２８の『６．４  ＩＣの特性  （１）信号の電圧値と雑音余裕度』。著者：浜辺隆二、森北出版（株）が２００１年９月２８日発行。
【非特許文献８】『パルス・ディジタル回路』、ｐ．１２５〜ｐ．１３０の『５．回路の基本特性  ５・１  パルス・ディジタル回路の振幅特性』。著者：川又晃。日刊工業新聞社が１９９５年２月１５日発行。
【非特許文献９】『パルスとデジタル回路』、ｐ．１２８の『スレッショルドレベル』とｐ．１２９の『論理レベル』。編集：米山正雄。執筆：大原茂之・吉川（きっかわ）澄男・篠崎寿夫・高橋史郎。東海大学出版会が２００１年４月５日発行。
【非特許文献１０】『実践入門シリーズ  ＣＭＯＳ回路の使い方〔１〕』、４４頁の『素子しきい値電圧』と５０頁の『回路しきい値電圧』。著者：鈴木八十二（やそじ）。（株）工業調査会が１９９７年１０月１５日発行。
【発明の効果】
【００２２】
そういう訳で、前記数値判別手段はその判別すべき内容を判別し、その判別結果に基づいて前記オン・オフ駆動手段は前記出力電位プル・スイッチング手段をオン・オフ駆動するので、本発明の多値論理回路は「その特定定電位を出力する」か「その出力を開放する」かする。
従って、『その出力を開放するという多値論理出力の仕方をすることができる』という効果が本発明の多値論理回路に有る。                          （  本発明の効果 ）
このため、本発明の複数の多値論理回路の出口手段（例：出力端子、出力電極、ドレイン電極など。）同士を自由に接続して｛、場合によっては入口手段（例：入力端子、入力電極、ゲート電極など。）同士も自由に接続して｝、互いに不足する機能を補充し合って、その多値論理機能を「要求される多値論理処理」に合わせて柔軟に発展、強化させることができる。また、例えばその出口手段にプル・アップ抵抗やプル・ダウン抵抗などを接続して出力電位（又は出力電圧）を自由に変更することもできる。本発明はそういう自由度が有り、自由開放・発展型の多値論理回路である。
【図面の簡単な説明】
【００２３】
【図１】乃至（ないし）
【図１８】各図は、本発明の各実施例を１つずつ示す回路図である。
【図１９】本発明の実施例ではない多値論理回路の１例を示す回路図である。
【図２０】本発明の実施例ではない多値論理回路の１例を示す回路図である。
【図２１】先行発明の多値論理回路の大本（おおもと）の基本回路を示す回路図である。   
【発明を実施するための形態】
【００２４】
本発明をより詳細に説明するために以下添付図面に従ってこれを説明する。ただし、各図中でｎが前述したＮに相当し、ｍが前述した特定値（＝特定整数）に相当する。
また、各実施例において「ｎ≧３」、「ｎ−１≧ｍ＋１」、「ｍ−１≧０」の関係が有る。
さらに、これから主に「第１定電位から第Ｎ定電位まで番号順に電位が高くなって行く場合（正論理に相当。）」について説明するが、「第１定電位から第Ｎ定電位まで番号順に電位が低くなって行く場合（負論理に相当。）」については各実施例において各電源電位の高低を正反対にして、各可制御スイッチング手段を「それと相補関係に有る可制御スイッチング手段（例：Ｎチャネル型ＭＯＳ・ＦＥＴに対するＰチャネル型ＭＯＳ・ＦＥＴ）」で１つずつ置き換え、方向性の有る各構成要素（例：ダイオード）の向きを逆にした「元の実施例に対して電圧方向または電圧極性に関して対称的な関係に有る実施例」がその場合に相当する。但し、その負論理に相当する場合、その機能が元と同じ場合（正論理に相当。）も有るし、違う場合も有る。
それから、電源線Ｖ０、……、特定電源線Ｖｍ、……、電源線Ｖｎ−１の各電源電位を順々に電源電位ｖ０、……、特定電源電位ｖｍ、……、電源電位ｖｎ−１で表わしている。
そして、各実施例において点線で示す各ダイオードは有っても良いし、無くても良いことを示す。
【実施例１】
【００２５】
図１に示す実施例１（出力プル・ダウン型）は、本発明者が「多値特定値ＥＱＵＡＬ回路」と名付けた多値論理回路で、その入力整数Ｎｉｎがその特定値ｍと等しいとき出力端子Ｔｏｕｔの出力電位ｖｏｕｔを特定電源電位ｖｍにプル・ダウンし、そうでなければその出力を開放する。
図１の実施例では次の通り各構成要素が前述した（段落番号［００１６］中の）各構成手段（＝請求項１記載中の各構成手段）に相当し、Ｓ＝１である。

●ａ）「電源線Ｖ０、……、電源線Ｖｍ−１、特定電源線Ｖｍ、電源線Ｖｍ＋１、……、電源線Ｖｎ−１」それぞれが前述した「第１定電位供給手段〜第Ｎ定電位供給手段」それぞれに。
●ｂ）入力端子Ｔｉｎが前述した入口手段に。
●ｃ）出力端子Ｔｏｕｔが前述した出口手段に。
●ｄ）特定電源線Ｖｍが前述した特定定電位供給手段に。
●ｅ）特定電源電位ｖｍが前述した特定定電位に。
●ｆ）「特定電源線Ｖｍと出力端子Ｔｏｕｔの間に接続され、トランジスタ３、６とダイオード９、１２によって構成される１方向性スイッチング手段」が前述した出力電位プル・スイッチング手段に。
☆尚、この１方向性スイッチング手段の場合オフ駆動時にその各スイッチ端子・そのオン・オフ駆動部（ゲート、ソース部）間は双方向に完全にオフで、そのオフ状態は各スイッチ端子の電位に全く影響されない。（参考：特許第３，４２３，７８０号）
●ｇ）「電源線Ｖｍ＋１、電源線Ｖｍ−１およびトランジスタ１〜２の接続体」等が前述した数値判別手段に。

●ｈ）「トランジスタ１、２、ツェナー・ダイオード１３、１４及び抵抗１５、１６の接続体」等が前述したオン・オフ駆動手段に。
【００２６】
★注意１：図１中の１方向性スイッチング手段の場合オフ駆動時にその各スイッチ端子・そのオン・オフ駆動部（ゲート、ソース部）間は双方向に完全にオフで、そのオフ状態はその各スイッチ端子の電位にまったく影響されない。（参考：特許第３，４２３，７８０号）
★注意２：上記●ｇ）項中の数値判別手段のオン・オフ動作に関して特定値（＝特定整数）ｍのマイナス側オン・オフしきい値電位は電源線Ｖｍ−１の電位とトランジスタ２のオン・オフしきい値電圧の大きさで決まり、特定値ｍのプラス側オン・オフしきい値電位は電源線Ｖｍ＋１の電位とトランジスタ１のオン・オフしきい値電圧の大きさで決まる。
★注意３：前述［段落番号００１９］した『その各整数とその各・論理（電位）レベルの対応関係（正論理の場合）』を繰り返して言えば次の通りである。ある電位信号が「その第１定電位（＝電源電位ｖ０）を基準にしたプラス側のしきい値電位」より低ければ、その電位信号は整数０に対応する。ある電位信号が「その第２定電位（＝電源電位ｖ１）を基準にしたマイナス側のしきい値電位とプラス側のしきい値電位の間」にあれば、その電位信号は整数１に対応する。同様に、ある電位信号が順々に「その第３定電位（＝電源電位ｖ２）からその第（Ｎ−１）定電位（＝電源電位ｖｎ−２）までの各定電位を基準にしたプラス側、マイナス側の両しきい値電位間」にあれば、その電位信号は順々に「整数２から整数（Ｎ−２）までの各整数」に対応する。ある電位信号が「その第Ｎ定電位（＝電源電位ｖｎ−１）を基準にしたマイナス側のしきい値電位」より高ければ、その電位信号は整数（Ｎ−１）に対応する。
★注意４：このため、図１の実施例１に限らず、一般的に、特定値ｍの論理レベルのマイナス側しきい値電位は「特定電源電位ｖｍ」と「特定電源電位ｖｍと電源電位ｖｍ−１の真ん中電位」の間に設定される一方、特定値ｍの論理レベルのプラス側しきい値電位は「電源電位ｖｍ＋１と特定電源電位ｖｍの真ん中電位」と「特定電源電位ｖｍ」の間に設定される。
【００２７】
図１の実施例１の回路動作は次の通りである。入力端子Ｔｉｎの入力電位ｖｉｎが上記（前・段落番号中の★注意２。）の「特定電源電位ｖｍを基準にしたマイナス側オン・オフしきい値電位とプラス側オン・オフしきい値電位」の間にあれば、トランジスタ１、２が同時オンとなるため、トランジスタ３、６がオン駆動される。その結果、出力端子Ｔｏｕｔは特定電源線Ｖｍと１方向に導通となるので、出力端子Ｔｏｕｔの出力電位ｖｏｕｔは特定電源電位ｖｍにプル・ダウンされ、出力端子Ｔｏｕｔは特定電源電位ｖｍを出力する。
一方、入力端子Ｔｉｎの電位が「その両オン・オフしきい値電位（前・段落番号中の★注意２。）間」に無ければ、トランジスタ１、２の一方または両方がオフとなり、抵抗１５、１６がトランジスタ３、６をオフ駆動するため、出力端子Ｔｏｕｔは開放となる。この１方向性スイッチング手段に関してトランジスタ１、２はその一方のオンだけではトランジスタ３、６をオン駆動できない。つまり、トランジスタ１、２が同時にオンのときだけトランジスタ１、２はトランジスタ３、６をオン駆動できる。
【００２８】
一方、図１の実施例１の論理動作に関して、入力整数Ｎｉｎ（入力電位ｖｉｎ信号に対応する整数）が特定値ｍ（特定電源電位ｖｍに対応する整数）と等しいとき特定値ｍを出力し、入力整数Ｎｉｎが特定値ｍと等しくないときその出力を開放する。
従って、論理（電位）レベルとの関係で言えば次の通りである。入力整数Ｎｉｎが特定値ｍと等しいかを判別する場合は、入力電位ｖｉｎ信号が「特定電源電位ｖｍを基準にしたプラス側とマイナス側の両しきい値電位間」に有るかを判別することになる。一方、入力整数Ｎｉｎが特定値ｍと等しくないかを判別する場合は、入力電位ｖｉｎ信号が「特定電源電位ｖｍより１つ上の電源電位ｖｍ＋１を基準にしたマイナス側しきい値電位」より高いか、又は、「特定電源電位ｖｍより１つ下の電源電位ｖｍ−１を基準にしたプラス側しきい値電位」より低いかを判別することになる。
【００２９】
尚、「出力端子Ｔｏｕｔをプル・アップ用の抵抗等を介して『特定電源線Ｖｍより電位の高い他の電源線』または『特定電源線Ｖｍより電位が高く、電源線Ｖｍ＋１〜Ｖｎ−１以外の追加・電源線』に接続する」という使い方も考えられる。また、「その特定電源電位ｖｍが互いに異なる図１の実施例１を複数個用意して入力端子Ｔｉｎ同士を接続し、出力端子Ｔｏｕｔ同士を接続する」という使い方も考えられる。さらに、「電源電位ｖ０≦出力電位ｖｏｕｔ≦電源電位ｖｎ−１」の関係に有れば、ダイオード７、８は無くても構わないし、ツェナー・ダイオード１３、１４も無くても構わない。
それから、抵抗１５、１６の代わりにそのゲート・ソース間を直結した「接合型ＦＥＴまたはノーマリィ・オン型ＭＯＳ・ＦＥＴ」を抵抗手段として１つずつ使用できる。そして、ダイオード９、１２の代わりに「そのゲート、バックゲート及びソースを直結したノーマリィ・オフ型ＭＯＳ・ＦＥＴ」を１つずつ使用できる。これらの事は後述する図２〜図１８に示す実施例２〜１８それぞれについても同様に当てはまる。加えて、トランジスタ３の代わりにＮチャネルＩＧＢＴを使い、トランジスタ６の代わりにＰチャネル型ＩＧＢＴを使うことも可能である。この場合、各ＩＧＢＴが逆阻止型ならダイオード９、１２は要らない。
【実施例２】
【００３０】
図２に示す実施例２（出力プル・アップ型）は、図１の実施例１においてその出力プル・ダウン機能を出力プル・アップ機能に変更する為に、「トランジスタ３、６とダイオード９、１２が構成する１方向性スイッチング手段」の各スイッチ端子に１つずつ接続される「特定電源線Ｖｍと出力端子Ｔｏｕｔ」の両接続を互いにただ入れ換えただけである。
このため、その出力プル機能の変更以外の事は図１の実施例１の説明と同じである。その機能変更以外については、その入力整数Ｎｉｎがその特定値ｍと等しいとき出力電位ｖｏｕｔを特定電源電位ｖｍにプル・アップし、そうでなければその出力を開放する。
また、「出力端子Ｔｏｕｔをプル・ダウン用の抵抗等を介して『特定電源線Ｖｍより電位の低い他の電源線』または『特定電源線Ｖｍより電位が低く、電源線Ｖ０〜Ｖｍ−１以外の追加・電源線』に接続する」という使い方も考えられる。


【実施例３】
【００３１】
本発明者が「多値特定値ＥＱＵＡＬ回路」と名付けた図３の実施例３（出力プル・ダウン型）ではトランジスタ１、２両方がオンである時だけトランジスタ４をオン駆動する為に、トランジスタ１７がトランジスタ２のオン・オフを検出を検出する。      そして、トランジスタ１、２両方がオンの時トランジスタ１、１７の直列回路がトランジスタ４をオン駆動する。    
その論理動作に関して図３の実施例３は、図１の実施例１と同じで、入力整数Ｎｉｎが特定値ｍと等しいとき特定値ｍを出力し、等しくない時その出力を開放する。もちろん、特定値ｍを出力するときはプル・ダウン動作となる。
【実施例４】
【００３２】
本発明者が「多値特定値ＥＱＵＡＬ回路」と名付けた図４の実施例４（出力プル・アップ型）ではトランジスタ１、２両方がオンである時だけトランジスタ６をオン駆動する為に、トランジスタ１８がトランジスタ１のオン・オフを検出を検出する。そして、トランジスタ１、２両方がオンの時トランジスタ１８、２の直列回路がトランジスタ６をオン駆動する。
その論理動作に関して図４の実施例４は、図２の実施例２と同じで、入力整数Ｎｉｎが特定値ｍと等しいとき特定値ｍを出力し、等しくない時その出力を開放する。もちろん、特定値ｍを出力するときはプル・アップ動作となる。
【実施例５】
【００３３】
本発明者が「多値特定値ＥＱＵＡＬ回路」と名付けた図５の実施例５（出力プル・ダウン型）はバイポーラ・トランジスタ等で構成され、その論理動作は図１の実施例１と同じである。
【実施例６】
【００３４】
本発明者が「多値特定値ＥＱＵＡＬ回路」と名付けた図６の実施例６（出力プル・アップ型）はバイポーラ・トランジスタ等で構成され、その論理動作は図２の実施例２と同じである。
【実施例７】
【００３５】
本発明者が「多値特定値ＮＯＴ回路」と名付けた図７の実施例７（出力プル・ダウン型）は、入力電位ｖｉｎの別の数値判別方法を用いたものである。特定電源線Ｖｍ以外は図示を省略している。ダイオード９の代わりに「コレクタとベースを直結したＰＮＰ又はＮＰＮトランジスタ」を用いても構わない。また、トランジスタ８２の代わりにＰチャネル型のＢＳＩＴ（バイポーラ・モードの静電誘導型トランジスタ）やＧＴＢＴ（接地した溝形電極を持つバイポーラ方ＦＥＴ）を用いても良いし、トランジスタ８１、８３それぞれの代わりにＮチャネル型のＢＳＩＴやＧＴＢＴを１つずつ用いても良い。これらの置換えは後述する図１３の実施例１３についても同様に言える。
その論理動作に関して図７の実施例７では入力整数Ｎｉｎが特定値ｍと等しい時その出力を開放し、入力整数Ｎｉｎが特定値ｍと等しくないとき特定値ｍを出力する。もちろん、特定値ｍを出力するときはプル・ダウン動作となる。
【実施例８】
【００３６】
本発明者が「多値特定値ＮＯＴ回路」と名付けた図８の実施例８（出力プル・アップ型）も、入力電位ｖｉｎの別の数値判別方法を用いたものである。特定電源線Ｖｍ以外は図示を省略している。ダイオード１２の代わりに「コレクタとベースを直結したＰＮＰ又はＮＰＮトランジスタ」を用いても構わない。また、トランジスタ８４、８６それぞれの代わりにＰチャネル型のＢＳＩＴ（バイポーラ・モードの静電誘導型トランジスタ）やＧＴＢＴ（接地した溝形電極を持つバイポーラ方ＦＥＴ）を１つずつ用いても良いし、トランジスタ８５の代わりにＮチャネル型のＢＳＩＴやＧＴＢＴを用いても良い。これらの置換えは後述する図１４の実施例１４についても同様に言える。
その論理動作に関して図８の実施例８では入力整数Ｎｉｎが特定値ｍと等しい時その出力を開放し、入力整数Ｎｉｎが特定値ｍと等しくないとき特定値ｍを出力する。もちろん、特定値ｍを出力するときはプル・アップ動作となる。
【実施例９】
【００３７】
本発明者が「多値特定値ＮＯＴ回路」と名付けた図９の実施例９（出力プル・ダウン型）は、図７の実施例７をＭＯＳ・ＦＥＴで実現したもので、特定電源線Ｖｍ以外は図示を省略している。なお、入力端子Ｔｉｎをプル・アップ用抵抗を介して電源線Ｖｍ＋１に接続し、同時に入力端子Ｔｉｎをプル・ダウン用抵抗を介して電源線Ｖｍ−１に接続した実施例も可能である。
その論理動作に関して図９の実施例９は、図７の実施例７と同じで、入力整数Ｎｉｎが特定値ｍと同じ時その出力を開放し、入力整数Ｎｉｎが特定値ｍと違うとき特定値ｍを出力する。当然、特定値ｍを出力するときはプル・ダウン動作となる。
【実施例１０】
【００３８】
本発明者が「多値特定値ＮＯＴ回路」と名付けた図１０の実施例１０（出力プル・アップ型）は、図８の実施例８をＭＯＳ・ＦＥＴで実現したもので、特定電源線Ｖｍ以外は図示を省略している。なお、、入力端子Ｔｉｎをプル・アップ用抵抗を介して電源線Ｖｍ＋１に接続し、同時に入力端子Ｔｉｎをプル・ダウン用抵抗を介して電源線Ｖｍ−１に接続した実施例も可能である。
その論理動作に関して図１０の実施例１０は、図８の実施例８と同じで、入力整数Ｎｉｎが特定値ｍと同じ時その出力を開放し、入力整数Ｎｉｎが特定値ｍと違うとき特定値ｍを出力する。当然、特定値ｍを出力するときはプル・アップ動作となる。
【実施例１１】
【００３９】
本発明者が「多値特定値ＡＮＤ回路」と名付けた図１１の実施例１１（出力プル・ダウン型）は、図１の実施例１においてトランジスタ１の代わりに「それと同型のトランジスタ３個」が直列接続され、トランジスタ２の代わりに「それと同型のトランジスタ３個」が直列接続され、入力端子Ｔｉｎ１、Ｔｉｎ２、Ｔｉｎ３の３つが設けられたものである。
入力端子Ｔｉｎ１、Ｔｉｎ２、Ｔｉｎ３の各電位が上述（段落番号［００２６］中の★注意２。）した「特定電源電位ｖｍを基準にしたマイナス側オン・オフしきい値電位とプラス側オン・オフしきい値電位」の間にあれば、出力端子Ｔｏｕｔは特定電源電位ｖｍを出力する一方、入力端子Ｔｉｎ１、Ｔｉｎ２、Ｔｉｎ３の電位ｖｉｎ１、ｖｉｎ２、ｖｉｎ３のうち、１つでも「その両オン・オフしきい値電位（段落番号［００２６］中の★注意２。）間」に無ければ、出力端子Ｔｏｕｔは開放となる。
その論理動作に関して図１１の実施例１１は、３つの入力整数Ｎｉｎ１、Ｎｉｎ２、Ｎｉｎ３すべてが特定値ｍと等しいとき特定値ｍを出力し、３つの入力整数Ｎｉｎ１、Ｎｉｎ２、Ｎｉｎ３のうち、少なくとも１つが特定値ｍと等しくないときその出力を開放する。当然、特定値ｍを出力するときはプル・ダウン動作となる。
【実施例１２】
【００４０】
図１２に示す実施例１２（出力プル・アップ型）は、図１１の実施例１１においてその出力プル・ダウン機能を出力プル・アップ機能に変更する為に、「トランジスタ３、６とダイオード９、１２が構成する１方向性スイッチング手段」の各スイッチ端子に１つずつ接続される「特定電源線Ｖｍと出力端子Ｔｏｕｔ」の両接続を互いにただ入れ換えただけである。
このため、その出力プル機能の変更以外の事は図１１の実施例１１の説明と全く同じである。当然、特定値ｍを出力するときはプル・アップ動作となる。
【実施例１３】
【００４１】
本発明者が「多値特定値ＮＡＮＤ回路」と名付けた図１３の実施例１３（出力プル・ダウン型）は、マルチ・エミッタのＮＰＮトランジスタ８７を用いたもので、図７の実施例７を応用したものである。なお、エミッタ接地のＮＰＮトランジスタ８３のベース部は２値のダイオードＯＲ回路になっているが、この組合せの代わりに「コレクタ同士、エミッタ同士それぞれを接続した４つのＮＰＮトランジスタをエミッタ接地した２値のトランジスタＯＲ回路」を使うことができる。
また、その論理動作に関して図１３の実施例１３は、４つの入力整数Ｎｉｎ１、Ｎｉｎ２、Ｎｉｎ３、Ｎｉｎ４すべてが特定値ｍと等しいときその出力を開放し、４つの入力整数Ｎｉｎ１、Ｎｉｎ２、Ｎｉｎ３、Ｎｉｎ４のうち、少なくとも１つが特定値ｍと等しくないとき特定値ｍを出力する。特定値ｍを出力するときはプル・ダウン動作となる。
【実施例１４】
【００４２】
本発明者が「多値特定値ＮＡＮＤ回路」と名付けた図１４の実施例１４（出力プル・アップ型）は、マルチ・エミッタのＰＮＰトランジスタ８８を用いたもので、図８の実施例８を応用したものである。なお、エミッタ接地のＰＮＰトランジスタ８６のベース部は２値のダイオードＯＲ回路になっているが、この組合せの代わりに「コレクタ同士、エミッタ同士それぞれを接続した４つのＰＮＰトランジスタをエミッタ接地した２値のトランジスタＯＲ回路」を使うことができる。
また、その論理動作に関して図１４の実施例１４は、４つの入力整数Ｎｉｎ１、Ｎｉｎ２、Ｎｉｎ３、Ｎｉｎ４すべてが特定値ｍと等しいときその出力を開放し、４つの入力整数Ｎｉｎ１、Ｎｉｎ２、Ｎｉｎ３、Ｎｉｎ４のうち、少なくとも１つが特定値ｍと等しくないとき特定値ｍを出力する。特定値ｍを出力するときはプル・アップ動作となる。
【実施例１５】
【００４３】
本発明者が「多値特定値ＯＲ回路」と名付けた図１５の実施例１５（出力プル・ダウン型）では、入力端子Ｔｉｎ１、Ｔｉｎ２、Ｔｉｎ３の電位ｖｉｎ１、ｖｉｎ２、ｖｉｎ３のうち、１つでも上述（段落番号［００２６］中の★注意２。）した「特定電源電位ｖｍを基準にしたマイナス側オン・オフしきい値電位とプラス側オン・オフしきい値電位」の間にあれば、出力端子Ｔｏｕｔは特定電源電位ｖｍを出力する一方、入力端子Ｔｉｎ１、Ｔｉｎ２、Ｔｉｎ３の電位ｖｉｎ１、ｖｉｎ２、ｖｉｎ３すべてが「その両オン・オフしきい値電位（段落番号［００２６］中の★注意２。）間」の外に有れば、出力端子Ｔｏｕｔは開放となる。尚、この回路では符号ａ、ｂ、ｃを付した各導線同士は接続状態に有る。
また、その論理動作に関して図１５の実施例１５は、３つの入力整数Ｎｉｎ１、Ｎｉｎ２、Ｎｉｎ３のうち、少なくとも１つが特定値ｍと等しいとき特定値ｍを出力し、その３つの入力整数Ｎｉｎ１、Ｎｉｎ２、Ｎｉｎ３すべてが特定値ｍと違うときその出力を開放する。特定値ｍを出力するときはプル・ダウン動作となる。
【実施例１６】
【００４４】
図１６に示す実施例１６（出力プル・アップ型）は、図１５の実施例１５においてその出力プル・ダウン機能を出力プル・アップ機能に変更する為に、「トランジスタ３、６とダイオード９、１２が構成する１方向性スイッチング手段」の各スイッチ端子に１つずつ接続される「特定電源線Ｖｍと出力端子Ｔｏｕｔ」の両接続を互いにただ入れ換えただけである。
このため、その出力プル機能の変更以外の事は図１５の実施例１５の説明と全く同じである。当然、特定値ｍを出力するときはプル・アップ動作となる。
【実施例１７】
【００４５】
本発明者が「多値特定値ＮＯＲ回路」と名付けた図１７の実施例１７（出力プル・ダウン型）では、図１５の実施例１５において「トランジスタ３９と抵抗５７を直列接続した２値インバーター回路」を用いてオン・オフ駆動信号を反転させて、多値特定値ＯＲ回路の補出力を出力させる様にしたものである。従って、この回路でも符号ａ、ｂ、ｃを付した各導線同士は接続状態に有る。
その論理動作に関して図１７の実施例１７は、３つの入力整数Ｎｉｎ１、Ｎｉｎ２、Ｎｉｎ３のうち、少なくとも１つが特定値ｍと等しい時その出力を開放し、その３つの入力整数Ｎｉｎ１、Ｎｉｎ２、Ｎｉｎ３すべてが特定値ｍと違うとき特定値ｍを出力する。特定値ｍを出力するときはプル・ダウン動作となる。
【実施例１８】
【００４６】
図１８に示す実施例１８（出力プル・アップ型）は、図１７の実施例１７においてその出力プル・ダウン機能を出力プル・アップ機能に変更する為に、「トランジスタ３、６とダイオード９、１２が構成する１方向性スイッチング手段」の各スイッチ端子に１つずつ接続される「特定電源線Ｖｍと出力端子Ｔｏｕｔ」の両接続を互いにただ入れ換えただけである。
このため、その出力プル機能の変更以外の事は図１７の実施例１７の説明と全く同じである。当然、特定値ｍを出力するときはプル・アップ動作となる。
【実施例１９】
【００４７】
後述（段落番号［００４９］。）する「最後の補足」の●ｃ）項で述べる通り、各実施例には『電圧方向または電圧極性に関して対称的な関係に有る多値論理回路』が存在する。
この場合、前述（段落番号［００１６〜００１７、００１９］。）の通り「前記第１定電位から前記第Ｎ定電位まで番号順にこれらの定電位が高くなって行く」のではなく、正反対に前記第１定電位から前記第Ｎ定電位まで番号順にこれらの定電位が低くなって行き、前記しきい値電位の各極性が正反対に入れ換わる等している。
その結果、本発明の各多値論理回路が「前記第１定電位から前記第Ｎ定電位まで番号順にこれらの定電位が低くなって行く場合」、これらは「２値論理回路で言えば正論理の論理回路に対する負論理の論理回路の様な負論理の多値論理回路」に相当する。
【００４８】
ついでながら、図１９に「本発明の実施例ではない、最高電源電位ｖｎ−１の電源線Ｖｎ−１用の多値論理回路（本発明者は多値特定値ＡＮＤ回路と呼ぶ。）」を示す。２値インバーター回路を途中に接続すれば、図１９の多値論理回路は最高電源電位ｖｎ−１の電源線Ｖｎ−１用の「多値特定値ＮＡＮＤ回路と呼ぶ多値論理回路」になる。点線で示す各ダイオードは有っても無くても構わない。当然、図１９の多値論理回路に対して負論理の多値論理回路が存在する。
一方、図２０に「本発明の実施例ではない、最低電源電位ｖ０の電源線Ｖ０用の多値論理回路（本発明者は多値特定値ＡＮＤ回路と呼ぶ。）」を示す。２値インバーター回路を途中に接続すれば、図２０の多値論理回路は最低電源電位ｖ０の電源線Ｖ０用の「多値特定値ＮＡＮＤ回路と呼ぶ多値論理回路」になる。点線で示す各ダイオードは有っても無くても構わない。当然、図２０の多値論理回路に対して負論理の多値論理回路が存在する。
【００４９】
＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊
＊＊＊＊＊＊＊＊＊＊＊＊＊    最  後  の  補  足    ＊＊＊＊＊＊＊＊＊＊＊＊＊＊
＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊
最後に以下の事を補足する。
●ａ）各実施例において点線で示す各ダイオードは有っても良いし、無くても良いことを示す。
●ｂ）各実施例において各ダイオードの代わりに「そのコレクタとベースを直結したバイポーラ・トランジスタ」、「そのドレインとソースを直結した接合型ＦＥＴ」、「そのドレインとゲートを直結したバイポーラ・モードのＳＩＴ又はＧＴＢＴ」、「そのゲート、バックゲート及びソースを接続したノーマリィ・オフ型ＭＯＳ・ＦＥＴ」又は「そのドレイン・バックゲート間、そのソース・バックゲート間それぞれが導通しない様にそのバックゲート電位を保ち、そのドレインとゲートを接続したノーマリィ・オフ型ＭＯＳ・ＦＥＴ」を１つずつ使用できる。
●ｃ）各実施例において各電源電位の高低を正反対にして、各可制御スイッチング手段を「それと相補関係に有る可制御スイッチング手段（例：Ｎチャネル型ＭＯＳ・ＦＥＴに対するＰチャネル型ＭＯＳ・ＦＥＴ）」で１つずつ置き換え、方向性の有る各構成要素（例：ダイオード）の向きを逆にした「元の実施例に対して電圧方向または電圧極性に関して対称的な関係に有る実施例」もまた可能である。但し、その場合、その機能が元と同じ場合も有るし、違う場合も有る。


【００５０】
●ｄ）『多値特定値ＥＱＵＡＬ回路』は『多値特定値ＳＡＭＥ回路』又は『多値特定値判定回路』という呼び名でも良い。
●ｅ）本発明の場合、多値数（Ｎ値のＮのこと。）がいくつであっても、その回路構成を変更する必要が無く、５値でも１０値でも１００値でも同じ回路構成で良く、自由度、柔軟性、対応力が有る。ただ接続する電源線などの接続を変更するだけで済む。
●ｆ）本発明では「出力を開放する」という多値論理出力の仕方ができるので、出口手段（例：出力端子など。）を「プル・アップ抵抗またはプル・ダウン抵抗」などで『特定定電位供給手段（例：特定電源線Ｖｍ。）以外の定電位供給手段』又は『定電位供給手段Ｖ０〜Ｖｎ−１以外の追加・定電位供給手段』に接続して「出力電位プル・スイッチング手段がオフの時の出力電位」を自由に変更することができる。
詳細には、プル・ダウン型の各多値論理回路の場合には、その出力端子Ｔｏｕｔをプル・アップ抵抗等を介して「特定電源線Ｖｍより電位の高い他の電源線」または「特定電源線Ｖｍより電位が高く、電源線Ｖｍ＋１〜Ｖｎ−１以外の追加・電源線」に接続する。
一方、プル・アップ型の各多値論理回路の場合には、その出力端子Ｔｏｕｔをプル・ダウン抵抗等を介して「特定電源線Ｖｍより電位の低い他の電源線」または「特定電源線Ｖｍより電位が低く、電源線Ｖ０〜Ｖｍ−１以外の追加・電源線」に接続する。
【００５１】
●ｇ）前述（段落番号００１０〜００１１）した『多値論理処理の種類数の超・爆発的ぼう大さ』に関する数学的説明では、控え目に１桁（けた）２入力の場合で説明したが、さらに桁数や入力数の増加により『超・超・……超・爆発的ぼう大さ』になる。例えば１０値1桁３入力の場合でさえ１０の１，０００乗もの種類の多値論理処理、多値論理関数が有り、まさに天文学的数字である。
●ｈ）半導体の（基板）多層化技術（＝３次元化ＩＣ技術）や低電圧化技術は『多進法論理回路、多進法演算回路、多進法記憶回路、多進法コンピューター等』の実用化を強力にアシストする。もし半導体の多層化技術、低電圧駆動と耐電圧維持の両立技術、省エネルギー技術、冷却技術などがどんどん進歩すれば、６４進法、１００進法、１２８進法の論理回路、演算回路、記憶回路もしくはコンピューター等も可能になり、６４進法、１００進法、１２８進法の超・超・………超ウルトラ・スーパー・コンピューターが出現するかもしれない。
●ｉ）ところで１０進法コンピューター『ＤＣ』（Ｄｅｃｉｍａｌ  Ｃｏｍｐｕｔｅｒ）が「現在の２進法コンピューターが引き起こす『コンピューター過剰適応症』と呼ばれる症候群」を無くしたり、予防したり、緩和（かんわ）したり、又は、治（なお）したり、することが期待される。『コンピューター過剰適応症』では「０」か「１」しかないコンピューターの２進法的な思考に同一化して、「曖昧（あいまい）な余地を残す他者」とのコミュニケーションができなくなり、人間関係が悪化する。
参考：日本経済新聞（東京版）の２００２年３月１１日付け朝刊のｐ．３４『心蝕  （むしば）むテクノストレス』。
この事は『人間ぽい、人に優しいコンピューター、ニューロ・コンピューターまたは人工知能を造るには多進法、特に１０進法の方が良い』こと、及び、『ファジィー制御にも多進法、特に１０進法の方が向いている』ことを示唆（しさ）している。
ただこれらの事は『曖昧な表現をする文化』を持つ日本などアジア系では当てはまり、『ＹＥＳ、ＮＯがはっきりした文化』を持つ欧米系では当てはまらないかもしれない。であるなら、『多進法コンピューター等は日本などアジア系が向いていて、得意分野ではないだろうか？』


【００５２】
●ｊ）多進法論理回路、多進法コンピューター等が２進法のそれらより、たとえ消費電力が大きくなったり、部品点数が多くなったりしたとしても、これら欠点を上回る高性能や利点が有れば実用化の価値が有る。上述の『人に優しい』もその利点の1つであるが、同じデータ線の数なら送れる情報量の多さ、１０進法なら２進数・１０進数の変換誤差が無いこと、桁上りの回数が少ないこと、等もその利点である。他にも有る。
●ｋ）電力損失に関して直感的には電源電圧の大きさから１０進法回路は２進法回路の電圧１０倍の２乗＝１００倍も電力損失が大きいと思われるが……。１０進法回路の場合、１０電源電位に必要な電源数は９個で、合計電圧は９倍である。また、各信号がいつも最低電位と最高電位の間をフル・スウィングする訳ではないから、その電力損失の算出には統計処理が必要である。その上、各電源線による互いの静電遮蔽（しゃへい）効果、シールド効果が働く？から、充放電エネルギーと関係する信号線などの浮遊静電容量の影響がどうなるか？


●ｌ）多値化によってクロック周波数などを下げることができる可能性がある。なぜなら、送れる情報量、扱う情報量が多いからである。低周波化によってＣ・ＭＯＳ・ＦＥＴのゲート・ソース間静電容量などの充放電回数が減るので、電力消費は下がる。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2011097637.tif 000001
【図２】
2011097637.tif 000002
【図３】
2011097637.tif 000003
【図４】
2011097637.tif 000004
【図５】
2011097637.tif 000005
【図６】
2011097637.tif 000006
【図７】
2011097637.tif 000007
【図８】
2011097637.tif 000008
【図９】
2011097637.tif 000009
【図１０】
2011097637.tif 000010
【図１１】
2011097637.tif 000011
【図１２】
2011097637.tif 000012
【図１３】
2011097637.tif 000013
【図１４】
2011097637.tif 000014
【図１５】
2011097637.tif 000015
【図１６】
2011097637.tif 000016
【図１７】
2011097637.tif 000017
【図１８】
2011097637.tif 000018
【図１９】
2011097637.tif 000019
【図２０】
2011097637.tif 000020
【図２１】
2011097637.tif 000021