【事件の表示】
　特願２００２−５８０４９２「多相クロックを生成するためのシステム及び方法」拒絶査定不服審判事件〔平成１４年１０月１７日国際公開、ＷＯ０２／８２６５２、平成１６年１２月　９日国内公表、特表２００４−５３７１８８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯・本願発明 
　本願は、２００２年４月９日（パリ条約による優先権主張外国庁受理２００１年４月９日、米国）を国際出願日とする出願であって、
　原審において平成１８年１１月９日付けで拒絶査定となり、これに対し平成１９年２月１３日に拒絶査定不服の審判請求がなされ、同年３月１４日に手続補正がなされ、平成２０年１１月１０日付けの当審よりの審尋に対し、平成２１年５月１１日に回答があったものであるところ、
　本件出願の請求項１３に係る発明（以下、「本願発明」という。）は、平成１９年３月１４日付けで補正された明細書および図面の記載からみて、その特許請求の範囲の請求項１３に記載された次のとおりのものである。
　
「　多相クロックを生成するための方法であって、
　　複数の出力クロック信号を生成するステップと、及び
　　多相クロック信号を生成するために前記複数の出力クロック信号を分周するステップとを含み、
　前記複数の出力クロック信号を分周するステップが、
　　多数の状態にわたってカウントするステップであって、それらの状態の少なくともいくつかが、関連した出力カウント状態信号を有する、ステップと、
　　少なくとも前記出力クロック信号のいくつかに基づいて複数のビットを格納するステップと、及び
　　前記格納された複数のビットを少なくとも前記出力カウント状態信号のいくつかに基づいて出力するステップであって、前記複数のビットが前記多相クロックに対応する、ステップとをさらに含み、
　前記多数の状態にわたってカウントするステップが、初期状態において少なくとも１つのカウンタ状態の再発生を防止するステップを含むことからなる、
多相クロックを生成するための方法。」
　
　なお、上記請求項１３は、上記平成１９年３月１４日付け補正において実質的な補正はなされておらず、原審拒絶査定における拒絶の対象であった、平成１８年９月２８日付け補正書にある特許請求の範囲の請求項１３と同一である。
　
　
 ２．引用例に記載された発明 
 （１）原査定の拒絶の理由に引用された刊行物である、特開平９−５１２５５号公報（以下、「引用例」という。）には、「遅延クロック生成回路」として図面と共に次の記載がある。 
 　
 イ．「【請求項１】  基本クロックを１／ｐ（ｐは２以上の整数）分周した分周クロックを発生する分周器と、前記分周器からの分周クロックを前記基本クロックの１周期毎に順次シフトした複数のシフト分周クロックを発生するシフトレジスタと、前記基本クロックをそのクロック周期より短い時間で順次遅延して第１〜第ｎの遅延クロックを発生する遅延クロック発生回路と、前記シフト分周クロックを第１〜第ｎの遅延クロック毎にシフトすることで複数の分周遅延クロックを発生する分周遅延クロック発生回路とを含む遅延クロック生成回路。
【請求項２】  前記遅延クロック発生回路は、前記基本クロックを順次遅延する第１から第ｎの遅延回路を有し、前記第１から第ｎの遅延クロックは前記第１から第ｎの遅延回路の出力信号であることを特徴とする請求項１のクロック生成回路。
【請求項３】  前記分周遅延クロック発生回路は、前記シフト分周クロックを第１〜第ｎの遅延クロック毎にシフトする複数のシフトレジスタであることを特徴とする請求項２の遅延クロック生成回路。」（２頁１欄） 
　
ロ．「【００１６】
【発明の実施の形態】つぎに本発明の実施の形態について図面を参照して詳細に説明する。
【００１７】図１に示す本発明の実施例のクロック生成回路において、基本クロックＣＫｉｎは、分周器１と、シフトレジスタ２と、遅延クロック発生回路３とに供給される。
【００１８】分周器１は、基本クロックを１／４分周し分周クロックを出力する。シフトレジスタ２は、図６のタイミングチャートに示すように、分周クロックを基本クロックＣＫｉｎに従って順次シフトすることにより、基本クロック周期ずつシフトした第１から第４のシフト分周クロックＬ１〜Ｌ４を発生する。遅延クロック発生回路３は、図５のタイミングチャートに示すように、基本クロック周期Ｔの１／４倍の時間で基本クロックを順次遅延した第１から第４の遅延クロックＫ１〜Ｋ４を発生する。第４の遅延クロックＫ４は基本クロックと同じ位相である。
【００１９】分周遅延クロック発生回路４は、第１から第４のシフト分周クロックＬ１〜Ｌ４をそれぞれ第１から第４の遅延クロックＫ１〜Ｋ４に同期してシフトすることにより、第１から第１６の分周遅延クロックＭ１〜Ｍ１６を発生する。たとえば、第１から第４の分周遅延クロックＭ１〜Ｍ４は、図７に示すように、第１のシフト分周クロックＬ１を第１から第４の遅延クロックＫ１〜Ｋ４にそれぞれ同期してシフトしたものである。同様に、第５から第８の分周遅延クロックＭ５〜Ｍ８は、第２のシフト分周クロックＬ２を第１から第４の遅延クロックＫ１〜Ｋ４にそれぞれ同期してシフトすることにより得られ、第９から第１２の分周遅延クロックＭ９〜Ｍ１２は、第３のシフト分周クロックＬ３を遅延クロックＫ１〜Ｋ４にそれぞれ同期してシフトすることにより、第１３から第１６の遅延クロックＭ１３〜Ｍ１６は、第４のシフト分周クロックＬ４を遅延クロックＫ１〜Ｋ４にそれぞれ同期してシフトすることにより得られる。このように、分周遅延クロック発生回路４は、シフト分周クロック１つに対して、第１から第４の遅延クロックにそれぞれ同期した４つの分周遅延クロックを発生する。各分周遅延クロックは、基本クロック周期Ｔの１／４倍（分周クロックに対しては１／１６倍）ずつ遅延している。
【００２０】図１のクロック発生回路において、遅延クロック発生回路３は、基本クロックを順次遅延する遅延回路で構成されるが、それ以外は、分周回路、シフトレジスタで構成される。このため、第１から第１６の分周遅延クロックは、最小限の遅延回路で構成でき、温度による遅延時間の変化を抑えることができる。
【００２１】つぎに図１のクロック発生回路の各回路要素の詳細について説明する。
【００２２】シフトレジスタ２は、図２に示すようにゲート回路２１０と、直列に接続したフリップフロップ２０１〜２０４によって構成される。フリップフロップ２０１〜２０４は、分周器１からの分周クロックを基本クロックＣＫｉｎに同期してシフトし、図６に示す第１から第４のシフト分周クロックＬ１〜Ｌ４を発生する。
【００２３】遅延クロック発生回路３は、図３に示すように直列に接続した遅延回路３０１〜３０４によって構成され、基本クロックＣＫｉｎをＴ／４時間ずつ遅延し、図５に示す第１から第４の遅延クロックＫ１〜Ｋ４を発生する。
【００２４】分周遅延クロック回路４は、図４に示すシフトレジスタ群で構成される。シフトレジスタ群４００〜４０３は、第１のシフト分周クロックＬ１を第１から第４の遅延クロックＫ１〜Ｋ４に同期して順次シフトする。シフトレジスタ群４１０〜４１３は、第２のシフト分周クロックＬ２を第１から第４の遅延クロックＫ１〜Ｋ４に同期して順次シフトする。シフトレジスタ群４２０〜４２３は、第３のシフト分周クロックＬ３を第１から第４の遅延クロックＫ１〜Ｋ４に同期して順次シフトする。シフトレジスタ群４３０〜４３３は、第４のシフト分周クロックＬ４を第１から第４の遅延クロックＫ１〜Ｋ４に同期して順次シフトする。シフトレジスタ群の各シフトレジスタから第１から第１６の遅延クロックＭ１〜Ｍ１６がそれぞれ出力される。
【００２５】本発明の実施例によれば、遅延クロック発生回路２の遅延回路の直列接続数がｎ（ｎは整数）、シフトレジスタからのシフト分周クロック数がｉ（ｉは２以上の整数）、分周遅延クロック発生回路が発生する分周遅延クロック数がｋ（ｋは２以上の整数）とすると、ｋ＝ｉ×ｎで表される。したがって、本発明のクロック生成回路に使用される遅延回路の直列接続数は、単純に遅延回路を直列接続した従来のクロック生成回路に比べ１／ｉ倍となり、温度変化の影響を小さくできる。」
（４頁５欄〜５頁７欄）
　
　
　上記引用例の記載及び関連する図面ならびにこの分野における技術常識を考慮すると、
まず、「遅延クロック生成回路」が開示された上記引用例は、その動作説明として「遅延クロック」を生成する方法をも開示するものであって、
　上記ロ．【００１９】にあるように、生成される「遅延クロック」は、引用例図１の「第１から第１６の分周遅延クロックＭ１〜Ｍ１６」である。
　また、この「分周遅延クロックＭ１〜Ｍ１６」を生成するためのステップとして、引用例には「遅延クロック発生回路３」が、引用例図５のタイミングチャートに示されるような「第１から第４の遅延クロックＫ１〜Ｋ４」を生成すること、
および、この「遅延クロックＫ１〜Ｋ４」を入力されて動作する「分周遅延クロック発生回路４」が、前記「分周遅延クロックＭ１〜Ｍ１６」を生成することが記載されている。
　またさらに、引用例の上記ロ．【００１８】、【００１９】には、上記「分周遅延クロック発生回路４」が、上記「遅延クロックＫ１〜Ｋ４」を入力されて動作するほかに、「分周器１」、および「シフトレジスタ２」によって、分周およびシフトされて生成された「第１から第４のシフト分周クロックＬ１〜Ｌ４」をも入力されて動作することが開示されていて、
これら「分周器１」、および「シフトレジスタ２」が多数の内部状態を有していて、『多数の状態にわたって状態遷移』して動作し、それらの状態の少なくともいくつかが、関連した「シフト分周クロックＬ１〜Ｌ４」として出力されるものであるのは技術常識から明らかである。
　そして、上記ロ．【００２４】によれば、前記「分周遅延クロック回路４は、図４に示すシフトレジスタ群で構成される。」とあって、「シフトレジスタ群」が『複数のビットを格納する』のは、これも技術常識であり、
図４からも明らかなように、各「シフトレジスタ群」は下方から入力される「遅延クロックＫ１〜Ｋ４」に基づいて『複数のビットを格納する』ものであり、
上記ロ．【００１９】の記載も参照すれば、これらの「ビット」は、図４の各「シフトレジスタ群」の左端から前記「シフト分周クロックＬ１〜Ｌ４」として順次入力されてシフト、格納され、『格納された複数のビット』に対応する信号が「分周遅延クロックＭ１〜Ｍ１６」として上方に出力されているから、『格納された複数のビット』を出力するステップであって、前記複数のビットが、対応する「分周遅延クロックＭ１〜Ｍ１６」として出力されるステップをも開示するものである。
　したがって、引用例には以下の発明（以下、「引用発明」という。）が記載されている。
　
（引用発明）
「　分周遅延クロックＭ１〜Ｍ１６を生成するための方法であって、
　　遅延クロックＫ１〜Ｋ４を生成するステップと、及び
　　分周遅延クロックＭ１〜Ｍ１６を生成するために前記遅延クロックＫ１〜Ｋ４を入力されて動作するステップとを含み、
　前記遅延クロックＫ１〜Ｋ４を入力されて動作するステップが、
　　多数の状態にわたって状態遷移するステップであって、それらの状態の少なくともいくつかが、関連したシフト分周クロックＬ１〜Ｌ４を有する、ステップと、
　　少なくとも前記遅延クロックＫ１〜Ｋ４のいくつかに基づいて複数のビットを格納するステップと、及び
　　前記格納された複数のビットを出力するステップであって、前記複数のビットが前記分周遅延クロックＭ１〜Ｍ１６に対応する、ステップとをさらに含む、
分周遅延クロックＭ１〜Ｍ１６を生成するための方法。」
　
　
３．対比・判断 
　本願発明と引用発明とを対比する。 
　引用発明の「分周遅延クロックＭ１〜Ｍ１６」は、引用例図７にあるように異なる多数の位相を有するクロックであるから、本願発明の「多相クロック」に相当する。
　また、引用発明の「遅延クロックＫ１〜Ｋ４」は、上述のように「遅延クロック発生回路３」から生成、すなわち出力される複数のクロック信号であるから、本願発明の「複数の出力クロック信号」に相当する。
　また、引用発明の「入力されて動作するステップ」は、本願発明の「分周するステップ」と対比した場合、ともに入力に基づいて行われる動作であるから、「入力動作するステップ」である点において一致する。
　また、引用発明の「多数の状態にわたって状態遷移するステップ」は、本願発明の「多数の状態にわたってカウントするステップ」と対比した場合、「カウント」とは計数動作のことであるから、計数された値という状態が遷移する動作であって、ともに「状態遷移するステップ」である点において一致する。
　また、引用発明の「シフト分周クロックＬ１〜Ｌ４」は、本願発明の「出力カウント状態信号」と対比した場合、前記「多数の状態にわたって状態遷移する」状態の少なくともいくつかが出力される信号であるから、ともに「出力状態信号」である点において一致する。
　
　したがって、本願発明と引用発明とは、以下の点で一致し、また相違する。
　
（一致点）
「　多相クロックを生成するための方法であって、
　　複数の出力クロック信号を生成するステップと、及び
　　多相クロック信号を生成するために前記複数の出力クロック信号を入力動作するステップとを含み、
　前記複数の出力クロック信号を入力動作するステップが、
　　多数の状態にわたって状態遷移するステップであって、それらの状態の少なくともいくつかが、関連した出力状態信号を有する、ステップと、
　　少なくとも前記出力クロック信号のいくつかに基づいて複数のビットを格納するステップと、及び
　　前記格納された複数のビットを出力するステップであって、前記複数のビットが前記多相クロックに対応する、ステップとをさらに含むことからなる、
多相クロックを生成するための方法。」
　
（相違点１）
　「入力動作するステップ」に関し、本願発明が「分周するステップ」であるのに対し、引用発明は「入力されて動作するステップ」である点。
　
（相違点２）
　「状態遷移するステップ」および「出力状態信号」に関し、
本願発明が「カウントするステップ」および「出力カウント状態信号」であるのに対し、引用発明は「状態遷移するステップ」および「シフト分周クロックＬ１〜Ｌ４」である点。
　
（相違点３）
　「格納された複数のビットを出力するステップ」に関し、本願発明は「少なくとも前記出力カウント状態信号のいくつかに基づいて」出力するステップであるのに対し、引用発明にはそのような要件がない点。
　
（相違点４）
 　本願発明が「前記多数の状態にわたってカウントするステップが、初期状態において少なくとも１つのカウンタ状態の再発生を防止するステップを含む」のに対し、引用発明にはそのような要件がない点。
　
　
　まず、上記相違点１について検討するに、本願発明における「分周するステップ」の内容を検討すると、
これは「多相クロック信号」を生成（出力）するために前記「複数の出力クロック信号」を入力として動作するステップであるのは、上記一致点の認定で述べたとおりであって、
本願明細書にあるこれら入出力される信号（本願図１０の「ck0〜ck5」（複数の出力クロック信号）、「s0からs29」（多相クロック信号））を、引用発明における対応する信号（引用例【００１９】および図７の「遅延クロックＫ１〜Ｋ４」、「分周遅延クロックＭ１〜Ｍ１６」）と対比すると、信号数の相違（本願発明は、６および３０であるのに対し、引用例では４および１６）を除き、同様な位相関係にある入力信号、および出力信号であることを見て取ることができるから、
本願発明において「分周するステップ」と称するステップは、引用発明の「入力されて動作するステップ」と比べて、動作方法のステップとして実質的な相違は認めることができず、相違点１は格別のことではない。
　
　つぎに、上記相違点２の「状態遷移するステップ」および「出力状態信号」について検討するに、
引用発明の「状態遷移するステップ」および「出力状態信号」は、上記引用発明の認定においても述べたように、引用例にある「分周器１」、および「シフトレジスタ２」が実行するステップ、および出力する信号であって、
少なくとも「分周器」が「カウンタ」により実現可能であるのは周知のこと（必要とあれば、例えば、特開平１１−４１６０号公報（【０００３】）、特開平３−２２６１１号公報（２頁左上欄１１〜１３行）、特開昭６３−１９０４２４号公報（２頁右上欄１２〜１４行）、特開昭６２−２６４７２４号公報（３頁左上欄１３〜１６行）等を参照）であるから、
引用発明の「状態遷移するステップ」を「カウンタ」により実行される「カウントするステップ」となして、その「出力状態信号」（シフト分周クロックＬ１〜Ｌ４）を「出力カウント状態信号」とするのは当業者の適宜になし得ることであって、相違点２も格別のことではない。
　
　つぎに、上記相違点３の「格納された複数のビットを出力するステップ」について検討するに、
本願明細書、図面にあるこれら「格納された複数のビットを出力する」回路部分（本願図４の「改良型シフトレジスタ３０６〜３１４」）を、引用発明における対応する回路部分（引用例【００１９】および図４の「シフトレジスタ群４００〜４３３」）と対比すると、
引用発明の「格納された複数のビットを出力」する「シフトレジスタ群４００〜４３３」にも、本願発明の「出力カウント状態信号」に相当する「シフト分周クロックＬ１〜Ｌ４」が左側より入力されているのを見て取ることができるから、
引用発明の「格納された複数のビットを出力するステップ」も本願発明と同様な意味で、「少なくとも前記出力カウント状態信号のいくつかに基づいて」出力するステップであるということができるから、相違点３も格別のことではない。
　
　最後に、上記相違点４の「カウンタ状態の再発生を防止するステップ」について検討するに、
本願発明の「多数の状態にわたってカウントするステップ」を実行する「カウンタ」において、「カウンタ状態の再発生を防止する」手段（本願明細書及び図５にある「抑止論理回路318」相当）を設けることは、例えば、特開平８−１６２９４６号公報（図１〜図４の「論理回路２」）、特開平５−１７５８３２号公報（【０００２】、【０００３】および図８の「ブービー・トラップ回路６０」）にあるように周知技術であって、
これを引用発明に適用して「前記多数の状態にわたってカウントするステップが、初期状態において少なくとも１つのカウンタ状態の再発生を防止するステップを含む」ようになすことは、当業者であれば容易になし得ることであるから、相違点４も格別のことではない。
　
　そして、本願発明の効果も上記引用発明及び周知技術から当業者が予測し得る範囲のものであり、当審の審尋に対する回答書を参酌しても、上記認定を覆すに足りるものは見あたらない。
　
　
４．むすび 
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　
　よって、結論のとおり審決する。