【事件の表示】
　特願２０００−２５０１８５「半導体記憶装置」拒絶査定不服審判事件〔平成１４年　２月２８日出願公開、特開２００２−　６３７８８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１２年８月２１日に出願した特願２０００−２５０１８５号であって、平成１９年１月２２日付けで手続補正がなされ、同年３月１６日付けで拒絶査定がなされ、これに対して同年４月２６日に拒絶査定に対する審判請求がなされるとともに、同年５月２８日付けで手続補正がなされ、その後当審において、平成２１年６月１８日付けで審尋がなされ、同年８月１９日に回答書が提出されたものである。
　
２．平成１９年５月２８日付けの手続補正（以下「本件補正」という。）について
　［補正の却下の決定の結論］
　平成１９年５月２８日付けの手続補正を却下する。
　
　［理由］
（１）本件補正の内容      　
　本件補正は、補正前の特許請求の範囲の請求項１〜１３を、補正後の特許請求の範囲の請求項１〜１０と補正するとともに、明細書の００１３段落を補正するものであって、補正後の特許請求の範囲の請求項１〜１０（以下「補正後請求項１」〜「補正後請求項１０」という。）は以下のとおりである。
　「【請求項１】
　メモリセルのデータを伝播するビット線と、
　該ビット線に接続され外部からのアクセスにより該ビット線に現れるデータを増幅するセンスアンプ回路と、
　該ビット線に該センスアンプ回路と共に接続され該ビット線に現れるリフレッシュ対象のデータを増幅してラッチするラッチ回路と、
　該ビット線と該ラッチ回路との間に、該ビット線と該ラッチ回路との接続／非接続を切り替えるスイッチとを備え、
　該スイッチを該外部からのアクセスに応じて非接続とした後の該ラッチ回路のデータ増幅動作と、該センスアンプ回路のデータ増幅動作とを並行して行なうことを特徴とする半導体記憶装置。
【請求項２】
　メモリセルのデータを伝播するビット線と、
　該ビット線に接続され外部からのアクセスにより該ビット線に現れるデータを増幅するセンスアンプ回路と、
　該ビット線に該センスアンプ回路と共に接続され該ビット線に現れるリフレッシュ対象のデータを増幅してラッチするラッチ回路と、
　該ビット線と該ラッチ回路との間に、該ビット線と該ラッチ回路との接続／非接続を切り替えるスイッチとを備え、
　該スイッチを該外部からのアクセスに応じて非接続とした後の該ラッチ回路のデータ増幅動作中に、該センスアンプ回路のデータ増幅動作を開始することを特徴とする半導体記憶装置。
【請求項３】
　メモリセルのデータを伝播するビット線と、
　該ビット線に常時接続され、外部からのアクセスにより該ビット線に現れるデータを増幅するセンスアンプ回路と、
　該ビット線に接続され、該ビット線に現れるリフレッシュ対象データを増幅してラッチするラッチ回路と、
　該ビット線と該ラッチ回路との間に、該ビット線と該ラッチ回路との接続／非接続を切り替えるスイッチとを備え、
　該スイッチを該外部からのアクセスに応じて非接続とした後の該ラッチ回路のデータ増幅動作と、該センスアンプ回路のデータ増幅動作とを並行して行なうことを特徴とする半導体記憶装置。
【請求項４】
　第１メモリセルのデータを伝播する第１ビット線と、
　第２メモリセルのデータを伝播する第２ビット線と、
　該第１ビット線および該第２ビット線に接続され、外部からのアクセスにより該第１ビット線および該第２ビット線に現れるデータを増幅するセンスアンプ回路と、
　該第１ビット線および該第２ビット線に接続され、該第１ビット線および該第２ビット線に現れるリフレッシュ対象デ−夕を増幅してラッチし、該センスアンプ回路に隣接するラッチ回路と、
　該第１及び第２ビット線と該ラッチ回路との間に、該第１及び第２ビット線と該ラッチ回路との接続／非接続を切り替えるスイッチとを含み、
　該第１メモリセルと該第２メモリセルとは、該センスアンプと該ラッチ回路との基点に対して対向して配置し、
　該スイッチを該外部からのアクセスに応じて非接続とした後の該ラッチ回路のデータ増幅動作と、該センスアンプ回路のデータ増幅動作とを並行して行なうことを特徴とする半導体記憶装置。
【請求項５】
　メモリセルのデータを伝播するビット線と、
　該ビット線に接続され、外部からのアクセスにより該ビット線に現れるデータを増幅するセンスアンプ回路と、
　該ビット線に接続され、該ビット線に現れるリフレッシュ対象データを増幅してラッチするラッチ回路と、
　該ビット線と該ラッチ回路との間に接続されたスイッチと、
　該外部アクセスに対応する第１ワード線と、
　該リフレッシュ対象データに対応する第２ワード線とを含み、
　該第２ワード線の活性化期間は、該第１ワード線の活性化期間を含み、該スイッチは該第１ワード線の活性化期間において、該ビット線と該ラッチ回路とを該外部からのアクセスとともに非接続にすることを特徴とする半導体記憶装置。
【請求項６】
　前記メモリセルを前記ビット線に接続するワード線を含み、前記スイッチは、該ワード線が前記外部からのアクセスにより活性化されている期間に、前記ビット線と前記ラッチ回路とを非接続とすることを特徴とする請求項１〜４のいずれか一項に記載の半導体記憶装置。
【請求項７】
　前記リフレッシュ対象に対するワード線活性化期間は、前記外部からのアクセスによるワード線活性化期間よりも長いことを特徴とする請求項６記載の半導体記憶装置。
【請求項８】
　一定のリフレッシュ周期ごとにリフレッシュ信号を生成するリフレッシュタイミング生成回路と、
　該リフレッシュ信号に応じてリフレッシュアドレスを生成する内部アドレス生成回路とを含み、
　前記リフレッシュ対象データは、該リフレッシュアドレスに対応するデータであることを特徴とする請求項１〜７のいずれか一つに記載の半導体記憶装置。
【請求項９】
　前記ビット線の対を等電位に設定するビット線リセット回路を含み、
　該ビット線リセット回路は、前記リフレッシュ対象に対するワード線の活性化後であって、前記外部からのアクセスによるワード線の活性化がされる前に、該ビット線を等電位にすることを特徴とする請求項５〜８のいずれか一つに記載の半導体記憶装置。
【請求項１０】
　前記ビット線をプリチャージするプリチャージ回路を含み、
　該プリチャージ回路は、前記ビット線リセット回路と異なるタイミングで動作することを特徴とする請求項９記載の半導体記憶装置。」
　
（２）補正事項の整理
　本件補正による補正事項を整理すると以下のとおりである。
［補正事項１］
　補正前の請求項１〜４及び請求項７を削除すること。
　
［補正事項２］
　補正前の請求項１を引用する補正前の請求項８を補正後請求項１と補正すること。
　
［補正事項３］
　補正前の請求項２を引用する補正前の請求項８を補正後請求項２と補正すること。
　
［補正事項４］
　補正前の請求項６を通じて補正前の請求項３を引用する補正前の請求項８を補正後請求項３と補正すること。
　
［補正事項５］
　補正前の請求項６を通じて補正前の請求項４を引用する補正前の請求項８を補正後請求項４と補正すること。
　
［補正事項６］
　補正前の請求項５を補正後請求項５と補正すること。
　
［補正事項７］
　補正前の請求項９〜１３を引用する請求項を補正した上で補正後請求項６〜１０と補正すること。
　
［補正事項８］
　補正前の明細書の００１３段落を補正後の明細書の００１３段落と補正すること。
　
（３）補正の目的、及び新規事項追加の有無
（３−１）補正事項１について
　補正事項１についての補正は、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第１号に掲げる請求項の削除を目的とするものに該当する。また、当該補正が、願書に最初に添付した明細書及び願書に最初に添付した図面（以下、願書に最初に添付した明細書、願書に最初に添付した図面を、各々「当初明細書」、「当初図面」といい、これらをまとめて「当初明細書等」という。）に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法１７条の２第３項（平成１４年法律第２４号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第３項をいう。以下同じ。）及び第４項に規定する要件を満たすものである。
　
（３−２）補正事項２〜５について
　補正事項２〜５についての補正は、補正前の請求項８に係る発明における発明特定事項である「ラッチ回路」のデータ増幅動作のタイミングを限定する補正であるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、前記の限定は、当初明細書の００３３段落、当初図面の図５（ｃ）、（ｅ）、（ｆ）及び図６（ｃ）、（ｄ）のタイミング図から自明な事項であるから、当該補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであり、当初明細書等に記載された事項の範囲内においてなされたものである。
　したがって、当該補正は、特許法１７条の２第３項及び第４項に規定する要件を満たすものである。
　
（３−３）補正事項６について
　補正事項６についての補正は、補正前の請求項５に係る発明における発明特定事項である「ラッチ回路」の非接続のタイミングを限定する補正であるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。また、前記の限定は、当初明細書の００３３段落、当初図面の図５（ａ）及び（ｃ）のタイミング図から自明な事項であるから、当該補正は、当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものであり、当初明細書等に記載された事項の範囲内においてなされたものである。
　したがって、当該補正は、特許法１７条の２第３項及び第４項に規定する要件を満たすものである。
　
（３−４）補正事項７について
　補正事項７についての補正は、補正前の請求項９〜１３が引用する補正前の請求項の番号が変更されたことに伴い、引用する請求項を変更する補正であるから、特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当し、当初明細書等に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法１７条の２第３項及び第４項に規定する要件を満たすものである。
　
（３−５）補正事項８について
　補正事項８についての補正は、特許請求の範囲と整合を取るためのものであり、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものであることは明らかである。
　したがって、当該補正は、特許法１７条の２第３項に規定する要件を満たすものである。
 　
（３−６）補正の目的、及び新規事項追加の有無についてのまとめ 
 　以上のとおりであるから、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものである。そして、本件補正は、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものであるから、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か、すなわち、本件補正が独立特許要件を満たすものであるか否かにつき、さらに検討を進める。 
　
（４）独立特許要件について
（４−１）補正後の発明
　補正後の請求項１〜１０に係る発明は、平成１９年５月２８日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜１０に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正後の発明」という。）は、上記２．（１）の請求項１の箇所に記載されたとおりのものである。　
　
（４−２）引用文献に記載された発明 
　本願の出願前に日本国内において頒布された刊行物である特開昭６３−２４７９９７号公報（以下、「引用例１」という。）には、第２図とともに、以下の事項が記載されている。
「（産業上の利用分野）
　この発明は、自己リフレッシュ機能を持った半導体記憶装置のバックグランドリフレッシュ方式の改良に関する。」（第２ページ左上欄第４行〜第７行）
「〔発明が解決しようとする問題点〕
　従来のＶＳＲＡＭは以上のように構成されているため、通常アクセス要求とリフレッシュ要求とが競合した場合には、一方の動作からメモリセルが解放されるまで、他方が待機しなければならない。特に、リフレッシュ動作中に通常アクセス要求があった場合には、通常アクセスが待機状態とされるために、アクセスタイムがリフレッシュ時間だけ長くなる。」（第３ページ右上欄第５行〜第１３行）
　「この発明は上記のような問題点を解消するためになされたもので、通常アクセスのアクセスタイムを均一に短縮することができ、それによってアクセスの高速化を実現することのできる半導体記憶装置を提供することを目的とする。」（第３ページ右下欄第８行〜第１２行）
　「例示したメモリセル２５ａ〜２５ｎはワード線Ｗａ〜Ｗｎとビット線Ｂａとにそれぞれ接続されており、ワード線Ｗａ〜Ｗｎによってメモリセル２５ａ〜２５ｎのゲートの開閉が行なわれる。」（第４ページ左下欄第８行〜第１１行）
　「また、センスアンプ２ａとビット線対Ｂａ，Ｂｂとは、スイッチングトランジスタ２８ａ，２８ｂを介して接続されている。さらに、リフレッシュセンスアンプ２０ａとビット線対Ｂａ，Ｂｂとは、スイッチングトランジスタ２９ａ，２９ｂを介して接続されている。」（第４ページ左下欄第１９行〜右下欄第５行）
　「そこで以下では、第１図および第２図に示したＶＳＲＡＭの詳細な動作を、リフレッシュ動作中に通常アクセス要求があった場合を例にとって説明する。まず、メモリセル２５ａ〜２５ｎが通常アクセスから解放されている期間中にリフレッシュ要求ＲＥＦＲＥＱが与えられたものとする。すると、アービタ回路１１からのマルチプレクス信号によってアドレスマルチプレクサ８はリフレッシュアドレスカウンタ９側に切換わる。それによって、リフレッシュアドレスカウンタ９から与えられたアドレスＲＥＦが行デコーダ３に出力される。以下、このアドレスＲＦＡは第２図中のワード線Ｗａを選択するものであると想定する。
　行デコーダ３はこのアドレスＲＦＡをデコードして、第２図のワード線Ｗａおよびダミーワード線ＤＷの電位を立上らせる。この動作が第３図（ｃ）にＷ１として示されている。
　このときには、一方のゲート信号Ｇ１によって第２図のスイッチングトランジスタ２８ａ，２８ｂはオフとされ、他方のゲート信号Ｇ２によってスイッチングトランジスタ２９ａ，２９ｂはオンとされている。したがって、ビット線対Ｂａ，Ｂｂはセンスアンプ２ａから切離され、リフレッシュセンスアンプ２０ａに接続されている。このため、ワード線Ｗａおよびダミーワード線ＤＷの電位を立上げることによってメモリセル２５ａから読出されたデータは、ビット線対Ｂａ，Ｂｂを介してリフレッシュセンスアンプ２０ａに取込まれる。そして、リフレッシュセンスアンプ２０ａによるビット線対Ｂａ，Ｂｂ上でのリフレッシュ動作が開始される。ここまでのビット線Ｂａ，Ｂｂの電位変化が第３図（ｄ）にＲＦｌとして示されている。
　このようなリフレッシュ動作を行なっている途中で通常アクセスのアドレスが変化し、リフレッシュの対象となっている行アドレスと異なる行アドレスに属するメモリセル２５ｎについての通常アクセス要求が新たに行なわれたものとする。すると、通常アクセス要求信号ＡＣＳＲＥＱに応答して、アービタ回路１１はアドレスマルチプレクサ８に与えているマルチプレクス信号を切換え、通常アクセスにおける行アドレスＲＡを行デコーダ３に出力させる。このときには、アドレス一致検出回路２１は特別な動作は行なわず、単なるラッチ回路として機能する。
　また、これに先だって、第２図のスイッチングトランジスタ２８ａ，２８ｂをオンとするとともに、リフレッシュセンスアンプ２０ａ側のスイッチングトランジスタ２９ａ，２９ｂをオフとする。したがって、ビット線対Ｂａ，Ｂｂはリフレッシュセンスアンプ２０ａから切離され、センスアンプ２ａ側に接続される。そして、リフレッシュセンスアンプ２０ａは、メモリセル２５ａからその内部に既に取込んだデータを破壊しないように保持しておく。これは、従来から使用されているセンスアンプ回路（たとえばフリップフロップ形式の回路）をリフレッシュセンスアンプ２０ａとして使用し、上記のようにスイッチングトランジスタ２９ａ，２９ｂをオフとしておくことによって実現できる。」（第５ページ右上欄第２０行〜第６ページ左上欄第１９行）
　「ここで想定しているように、通常アクセスによって指定された行アドレスＲＡがリフレッシュ中の行のアドレスＲＦＡと異なるときには、以後の動作は次のようになる。まず、通常アクセスによって選択されたワード線Ｗｎおよびダミーワード線ＤＷの電位が、第３図（ｂ）にＷ２で示すように立上り、メモリセル２５ｎおよびダミーセル２６とビット線対Ｂａ，Ｂｂとが接続される。それによって、メモリセル２５ｎに記憶されていたデータは、ビット線Ｂａ，Ｂｂの間の電位変化として取出される。これと並行してセンスアンプ２ａが信号φ１に応答して活性化され、それによって、ビット線Ｂａ，Ｂｂ上の電位が、第３図（ｄ）にＤとして示すように増幅される。」（第６ページ右上欄第６行〜第１９行）
　「すなわち、まず、スイッチングトランジスタ２９ａ，２９ｂをオンとしてリフレッシュセンスアンプ２０ａとビット線対Ｂａ，Ｂｂと接続する。そして、ワード線Ｗａおよびダミーワード線ＤＷの電位を再び立上げることにより、メモリセル２５ａおよびダミーセル２６をビット線対Ｂａ，Ｂｂに接続する。リフレッシュセンスアンプ２０ａはメモリセル２５ａに記憶されていたデータを保持し続けているため、この時点においてリフレッシュ動作は速やかに再開される。この様子は第３図（ｄ）にＲＦ２として示されている。」（第６ページ右下欄第５行〜第１５行）
　「したがって、リフレッシュ開始後に通常アクセス要求があった場合でも、リフレッシュのためのワード線Ｗａの電位の立上げと、リフレッシュセンスアンプ２０ａへのデータの取込みとに要する時間が経過するまでは通常アクセスを待たせなければならない。」（第７ページ左上欄第１５行〜第２０行）
　
　以上を総合すると、引用例１には、以下の発明（以下「引用例１発明」という。）が記載されているものと認められる。
　「ワード線Ｗａ〜Ｗｎとビット線Ｂａとにそれぞれ接続されたメモリセル２５ａ〜２５ｎと、
　スイッチングトランジスタ２８ａ，２８ｂを介してビット線対Ｂａ，Ｂｂと接続されているセンスアンプ２ａと、
　スイッチングトランジスタ２９ａ，２９ｂを介して前記ビット線対Ｂａ，Ｂｂと接続されているリフレッシュセンスアンプ２０ａとを備え、
　リフレッシュ要求ＲＥＦＲＥＱが与えられた際に、前記スイッチングトランジスタ２８a，２８ｂはオフとされるとともに、前記スイッチングトランジスタ２９ａ，２９ｂはオンとされ、前記ビット線対Ｂａ，Ｂｂは、前記センスアンプ２ａから切り離され、前記リフレッシュセンスアンプ２０ａと接続されることにより、メモリセル２５ａから読み出されたデータが、前記ビット線対Ｂａ，Ｂｂを介して前記リフレッシュセンスアンプ２０ａに取り込まれ、前記リフレッシュセンスアンプ２０ａによる前記ビット線対Ｂａ，Ｂｂ上でのリフレッシュ動作が開始され、
　前記リフレッシュ動作を行っている際にメモリセル２５ｎについての通常アクセス要求が新たに行われた場合に、前記スイッチングトランジスタ２８ａ，２８ｂをオンとするとともに、前記スイッチングトランジスタ２９ａ，２９ｂをオフとし、前記ビット線対Ｂａ，Ｂｂは、前記リフレッシュセンスアンプ２０ａから切り離され、前記センスアンプ２ａ側に接続され、前記センスアンプ２ａが活性化され、それによって、前記ビット線対Ｂａ，Ｂｂ上の電位が増幅される
　ことを特徴とする半導体記憶装置。」
　
（４−３）対比
　以下に補正後の発明と引用例１発明とを対比する。
　引用例１発明の「メモリセル２５ａ〜２５ｎ」、「ビット線Ｂａ，Ｂｂ」、「センスアンプ２ａ」、「スイッチングトランジスタ２９ａ，２９ｂ」は、各々補正後の発明の「メモリセル」、「ビット線」、「センスアンプ回路」、「該ビット線と該ラッチ回路との接続／非接続を切り替えるスイッチ」に相当する。
　したがって、引用例１発明の「ワード線Ｗａ〜Ｗｎとビット線Ｂａとにそれぞれ接続されたメモリセル２５ａ〜２５ｎと、」は補正後の発明の「メモリセルのデータを伝播するビット線と、」に相当する。
　同様に、引用例１発明の「通常アクセス」は、引用例１に「このメモリアレイ１に対して通常アクセス（すなわち、データの読書きのためのアクセス）を行なう際には、第５図（ａ）に示すようなタイミングで行アドレスＲＡおよび列アドレスＣＡが外部から与えられ」（第２ページ右上欄第８行〜第１２行）と記載されていることから、補正後の発明の「外部からのアクセス」に相当する。そして、引用例１発明のセンスアンプ回路は、「通常アクセス要求が新たに行われた場合に、前記スイッチングトランジスタ２８ａ，２８ｂをオンとするとともに、前記スイッチングトランジスタ２９ａ，２９ｂをオフとし、前記ビット線対Ｂａ，Ｂｂは、前記リフレッシュセンスアンプ２０ａから切り離され、前記センスアンプ２ａ側に接続され、前記センスアンプ２ａが活性化され、それによって、前記ビット線対Ｂａ，Ｂｂ上の電位が増幅される」のであるから、引用例１発明の「スイッチングトランジスタ２８ａ，２８ｂを介してビット線対Ｂａ，Ｂｂと接続されているセンスアンプ２ａ」は、補正後の発明の「該ビット線に接続され外部からのアクセスにより該ビット線に現れるデータを増幅するセンスアンプ回路」に相当する。
　また、「リフレッシュセンスアンプ２０ａはメモリセル２５ａに記憶されていたデータを保持し続け」（第６ページ右下欄第１１行〜第１３行）るのであるから、ラッチ回路であり、センスアンプであることから増幅も当然行っている。したがって、引用例１発明の「前記スイッチングトランジスタ２９ａ，２９ｂを介して前記ビット線対Ｂａ，Ｂｂと接続されているリフレッシュセンスアンプ２０ａとを備え」る構成は、補正後の発明の「該ビット線に該センスアンプ回路と共に接続され該ビット線に現れるリフレッシュ対象のデータを増幅してラッチするラッチ回路と、
　該ビット線と該ラッチ回路との間に、該ビット線と該ラッチ回路との接続／非接続を切り替えるスイッチとを備え」る構成に相当する。
　さらに、引用例１発明の「通常アクセス要求が新たに行われた場合に、前記スイッチングトランジスタ２８ａ，２８ｂをオンとするとともに、前記スイッチングトランジスタ２９ａ，２９ｂをオフとし、前記ビット線対Ｂａ，Ｂｂは、前記リフレッシュセンスアンプ２０ａから切り離され、前記センスアンプ２ａ側に接続され、前記センスアンプ２ａが活性化され、それによって、前記ビット線対Ｂａ，Ｂｂ上の電位が増幅される」は、補正後の発明の「該スイッチを該外部からのアクセスに応じて非接続とした後の該ラッチ回路のデータ増幅動作と、該センスアンプ回路のデータ増幅動作とを並行して行なう」に対応しており、両者は、「該スイッチを該外部からのアクセスに応じて非接続とした後」に、「該センスアンプ回路のデータ増幅動作」を行う点で共通する。
　
　したがって、補正後の発明と引用例１発明とは、
「メモリセルのデータを伝播するビット線と、
　該ビット線に接続され外部からのアクセスにより該ビット線に現れるデータを増幅するセンスアンプ回路と、
　該ビット線に該センスアンプ回路と共に接続され該ビット線に現れるリフレッシュ対象のデータを増幅してラッチするラッチ回路と、
　該ビット線と該ラッチ回路との間に、該ビット線と該ラッチ回路との接続／非接続を切り替えるスイッチとを備え、
　該スイッチを該外部からのアクセスに応じて非接続とした後に、該センスアンプ回路のデータ増幅動作を行なうことを特徴とする半導体記憶装置。」
　である点で一致し、以下の点で相違する。
　
（相違点）
　補正後の発明は、「該ラッチ回路のデータ増幅動作と、該センスアンプ回路のデータ増幅動作とを並行して行なう」のに対して、引用例１発明はセンスアンプ回路のデータ増幅動作中にラッチ回路のデータ増幅動作が行われていることが明らかではない点。
　
（４−４）判断
（４−４−１）相違点について
　引用例１には「したがって、リフレッシュ開始後に通常アクセス要求があった場合でも、リフレッシュのためのワード線Ｗａの電位の立上げと、リフレッシュセンスアンプ２０ａへのデータの取込みとに要する時間が経過するまでは通常アクセスを待たせなければならない。」（第７ページ左上欄第１５行〜第２０行）」と記載されているように、ラッチ回路へのデータの取込みが終了してから、外部からのアクセスによるデータの読み出しを行うことが示されている。
　また、引用例１発明は「リフレッシュ動作中に通常アクセス要求があった場合には、通常アクセスが待機状態とされるために、アクセスタイムがリフレッシュ時間だけ長くなる。」（第３ページ右上欄第１０行〜第１３行）ことを解決し、「通常アクセスのアクセスタイムを均一に短縮することができ、それによってアクセスの高速化を実現することのできる半導体記憶装置を提供することを目的とする。」（第３ページ右下欄第９行〜第１２行）ものである。
　以上を考慮すると、引用例１発明において、外部からのアクセスによるデータの読み出しを開始する前に、ラッチ回路へのデータの取込みを終了する必要があることから、引用例１発明の目的である、外部からのアクセスによるデータ読み出しの高速化を実現するためには、ラッチ回路へのデータの取込みをできるだけ早期に終了する必要があることは明らかである。
　したがって、ラッチ回路へのデータの取込みをできるだけ早期に終了するために、ラッチ回路がリフレッシュ対象のデータを完全に増幅することを待つことなく、リフレッシュ対象のデータであるビット線の電位をラッチ回路に取込むことが可能となる期間が終了した時点でスイッチを非接続として、その後のラッチ回路の増幅動作を外部からのアクセスによりビット線に現れるデータと並行して行うこと、すなわち、「該ラッチ回路のデータ増幅動作と、該センスアンプ回路のデータ増幅動作とを並行して行なう」構成とすることは当業者であれば容易に想到し得た事項である。
　
（４−４−２）判断についてのまとめ 
　以上検討したとおり、補正後の発明は、引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができない。 　
（４−５）独立特許要件についてのまとめ
　本件補正は、補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものではないから、特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しないものである。 
　
（５）補正却下の決定についてのむすび 
　以上のとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないものであるから、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。 
　
３．本願発明 
　本件補正は上記のとおり却下されたので、本願の請求項１〜１３に係る発明は、平成１９年１月２２日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲１〜１３に記載された事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明１」という。）は、請求項１に記載された事項により特定される以下のとおりのものである。
「【請求項１】
　メモリセルのデータを伝播するビット線と、
　該ビット線に接続され外部からのアクセスにより該ビット線に現れるデータを増幅するセンスアンプ回路と、
　該ビット線に該センスアンプ回路と共に接続され該ビット線に現れるリフレッシュ対象のデータを増幅してラッチするラッチ回路とを備え、
　該ラッチ回路のデータ増幅動作と該センスアンプ回路のデータ増幅動作とを並行して行なうことを特徴とする半導体記憶装置。」
　
４．引用文献に記載された発明 
　引用例１には、上記２．（４−２）に記載したとおり、引用例１発明が記載されている。
　
５．判断 
　本願発明１は、補正後の発明から、上記２．（２）に記載した補正事項２についての補正によりなされた技術的限定を省いたものである。　 
　そうすると、２．（４−４）において検討したとおり、補正後の発明は、引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものであるから、補正後の発明から技術的限定を省いた本願発明１についても、当然に、引用例１に記載された発明に基づいて当業者が容易に発明をすることができたものである。
　したがって、本願発明１は特許法第２９条第２項の規定により特許を受けることができない。
　
６．むすび 
　以上のとおり、本願の請求項１に係る発明は特許法第２９条第２項の規定により特許を受けることができないものであるから、他の請求項について検討するまでもなく、本願は拒絶すべきものである。 
　よって、結論のとおり審決する。