【事件の表示】
　特願２００３−１８８６９５「液晶表示装置用アレー基板及びその製造方法」拒絶査定不服審判事件〔平成１６年　５月２０日出願公開、特開２００４−１４５２７０〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯・本願発明
　本願は、平成１５年６月３０日（パリ条約による優先権主張２００２年１０月２１日、大韓民国）に特許出願したものであって、平成２０年４月７日付けで手続補正がなされ、同年４月２４日付けで拒絶査定がなされ、これに対して同年８月５日付けで拒絶査定に対する審判請求がなされるとともに、同日付けで手続補正がなされたものである。
　
　そして、平成２０年８月５日付け手続補正により補正された特許請求の範囲の請求項１の記載は次のものである。
　
「第１方向に配列された複数のゲートラインと、
　前記ゲートラインと直角に交差するように第２方向に配列された複数のデータラインと、
　前記ゲートラインとデータラインが重なる領域と前記重畳領域からゲートライン上に所定部分さらに突出して形成された半導体層と；
　前記ゲートライン及びデータラインの重畳領域から離隔されて、前記半導体層と一部接触するように配置され、両端が前記半導体層とゲートライン外部に位置するドレイン電極と、
　前記ゲートラインを向かい合う面に前記ドレイン電極と電気的に連結された一対の画素電極が含まれ、前記一対の画素電極は、前記画素領域を通過するゲートラインから所定間隔離隔されて各々形成され、前記画素領域に対して単一ピクセルを構成する
ことを特徴とする液晶表示装置用アレー基板。」
　
　ここで、上記請求項１中の「前記ゲートラインを向かい合う面に前記ドレイン電極と電気的に連結された一対の画素電極が含まれ、」との記載は、本願明細書及び図面（特に図５）の記載から、「前記ゲートラインを挟んで向かい合うように前記ドレイン電極と電気的に連結された一対の画素電極が形成され、」の意味と認められる。
　また、同じく請求項１中の最初に記載された「前記画素領域」は、その前に記載されたものではないから、「画素領域」の誤りであることは明らかである。
　よって、上記請求項１に係る発明は次のとおりのものであると認められる。
　
「第１方向に配列された複数のゲートラインと、
　前記ゲートラインと直角に交差するように第２方向に配列された複数のデータラインと、
　前記ゲートラインとデータラインが重なる領域と前記重畳領域からゲートライン上に所定部分さらに突出して形成された半導体層と；
　前記ゲートライン及びデータラインの重畳領域から離隔されて、前記半導体層と一部接触するように配置され、両端が前記半導体層とゲートライン外部に位置するドレイン電極と、
　前記ゲートラインを挟んで向かい合うように前記ドレイン電極と電気的に連結された一対の画素電極が形成され、前記一対の画素電極は、画素領域を通過するゲートラインから所定間隔離隔されて各々形成され、前記画素領域に対して単一ピクセルを構成する
ことを特徴とする液晶表示装置用アレー基板。」（以下「本願発明」という。）
　
　
２　刊行物の記載事項
　本願の優先日前に頒布され、原査定の拒絶の理由に引用された刊行物である特開平６−９０００１号公報（以下「引用刊行物」という。）には、図とともに下記の事項が記載されている。
　
　ア　「【特許請求の範囲】
【請求項１】  ストリップタイプのゲートアドレスラインとソース信号ラインの交差点に薄膜トランジスタがマトリックス状に配列される液晶表示装置用薄膜トランジスタにおいて、前記薄膜トランジスタは前記ゲートアドレスライン上に形成される絶縁層、チャンネル伝導層である半導体層、チャンネル層の一方の一部の上を経由して形成される前記ソース信号ラインと、これに離隔されて平行配置される第１ドレイン電極と、このドレイン電極のいずれかの一方に連結される少なくとも１つの画素電極を含んでマトリックス状に配置されることを特徴とする液晶表示装置用薄膜トランジスタ。」
　
　イ　「【０００１】
【産業上の利用分野】本発明は液晶表示装置用薄膜トランジスタのマトリックスアレイに係り、・・・」
　
　ウ　「【０００５】
【発明の目的】本発明は・・・、その目的は製造工程が容易であり、オン電流がより改善された薄膜トランジスタのマトリックスに配列された構造を提供することであり、アドレスラインの中に素子形成のためのゲート電極部を形成することなしにライン上に形成されるようにしたマトリックスアレイ上に配置された液晶表示装置用薄膜トランジスタを提供することである。」
　
　エ　「【００１０】
【実施例】・・・
【００１１】図１はマトリックス上において配列された場合の本発明の液晶表示装置用薄膜トランジスタに対する概略的な平面図であり、同図に示すように、本発明の液晶表示装置用薄膜トランジスタはゲートアドレスライン４上に形成される。同図のＡ−Ａ′に沿い取られた断面図である図２に示すように、ゲートアドレスライン４上のトランジスタ形成のためのゲート電極部が必要ではない。
【００１２】基板Ｓ上に形成されたストリップタイプのこのライン上には電極間の電気的分離のための絶縁層５が形成される。この上にチャンネル形成のためのすなわち、伝導層である、たとえば、非晶質シリコン層で形成される半導体層６が設けられる。次いで、この上には信号ラインであるソースライン７がパターン形成され、このラインに対して所定距離をもってドレイン電極８が形成される。そして、このドレイン電極は工程進行の単純化のためソースラインに平行離隔配置され、その形態はほぼ棒状を有している。
・・・
【００１４】説明したようにゲートアドレスライン４上にスイッチング素子である本発明の薄膜トランジスタが形成されること、すなわち、ゲートラインをゲート電極で活用してなる構造であるため、構造の単純化および開口率の増加という長所は得られる。・・・
【００１５】構造の単純化およびこれに従う工程上効率を有するようにした本発明の液晶表示装置用薄膜トランジスタに対する表示装置への適用例において、通常のトランジスタと同様にゲートラインにゲート電圧が印加されてくると、信号ラインからドレイン電極に信号電圧が伝達されてドレイン電極に連結される透明な画素電極に伝達され、この画素電極上に置かれる液晶層に電圧が加えられ、したがって、液晶が動作状態に突入されるようになる。係る脈絡から以下に説明する多数の適用例は本発明のトランジスタに対して透明電極であるＩＴＯ電極の多様な配置を可能にする。」
　
　オ　「【００１８】図４は、第２応用例であって、ドレイン電極の両側に２つの画素電極を配置したことを示すものである。１つのトランジスタで画素を２つ駆動させた例でありドレイン電極８はソースライン７と平行離隔されている。係る構造の単純化は工程を容易に進行するようにする。」
　
　カ　「【符号の説明】
　・・・
　１２  ＩＴＯ電極」
　
　キ　図４から、以下の（ア）及び（イ）が見て取れる。
　（ア）ゲートアドレスライン４とソースライン７とは、互いに直角に交差すること。
　（イ）２つの画素電極（ＩＴＯ電極）１２は、ゲートアドレスライン４を挟んで、該ゲートアドレスライン４から離隔して各々形成されること。
　
　ク　図１、図２及び上記エを踏まえて上記オを読むと、図４に示された第２応用例において、
　（ア）「液晶表示装置用薄膜トランジスタ」は、
　　ａ　基板Ｓ上にアレー状に複数形成されるものであって、
　　ｂ　基板Ｓ上のゲートアドレスライン４上に、電極間の電気的分離のための絶縁層５が形成され、この上にチャンネル形成のための半導体層６が設けられ、次いで、この上には信号ラインであるソースライン７がパターン形成され、このラインに対して所定距離をもってドレイン電極８が形成され、このドレイン電極８の両側に２つの画素電極（ＩＴＯ電極）１２が配置されたものであり、
　（イ）半導体層６は、ゲートアドレスライン４とソースライン７が重なる重畳領域と、該重畳領域からさらにゲートアドレスライン４上に延長して形成されており、
　（ウ）ドレイン電極８は、前記重畳領域から離隔し、その中央部が前記半導体層６と接触し、両端部が前記半導体層６と前記ゲートアドレスライン４の外部に位置し、
　（エ）ドレイン電極８の前記両端部に、前記２つの画素電極（ＩＴＯ電極）１２がそれぞれ配置されている、
といえる。
　
　よって、上記記載事項等を総合すると、引用刊行物には次の発明（以下「引用発明」という。）が記載されている、といえる。
　
「基板Ｓ上にアレー状に複数形成され、基板Ｓ上のゲートアドレスライン４上に、電極間の電気的分離のための絶縁層５が形成され、この上にチャンネル形成のための半導体層６が設けられ、次いで、この上に信号ラインであるソースライン７がパターン形成され、このラインに対して所定距離をもってドレイン電極８が形成され、このドレイン電極８の両側に２つの画素電極（ＩＴＯ電極）１２が配置され、１つのトランジスタで画素を２つ駆動させる液晶表示装置用薄膜トランジスタであって、
　ゲートアドレスライン４とソースライン７とは、互いに直角に交差し、
　半導体層６は、ゲートアドレスライン４とソースライン７が重なる重畳領域と、該重畳領域からさらにゲートアドレスライン４上に延長して形成され、
　ドレイン電極８は、前記重畳領域から離隔し、その中央部が前記半導体層６と接触し、両端部が前記半導体層６と前記ゲートアドレスライン４の外部に位置し、
　ドレイン電極８の前記両端部に、前記２つの画素電極（ＩＴＯ電極）１２がそれぞれ配置され、該２つの画素電極（ＩＴＯ電極）１２は、ゲートアドレスライン４を挟んで、該ゲートアドレスライン４から離隔して各々形成される、
　液晶表示装置用薄膜トランジスタ。」
　
　
３　対比
　本願発明と引用発明とを対比する。
　
　ア　引用発明の「液晶表示装置用薄膜トランジスタ」は、「基板Ｓ上にアレー状に複数形成されるもの」であって、「基板Ｓ」上に、「ゲートアドレスライン４」、「絶縁層５」、「半導体層６」、「ソースライン７」、「ドレイン電極８」及び「２つの画素電極（ＩＴＯ電極）１２」を形成してなるものであるから、引用発明は、本願発明の「液晶表示装置用アレー基板」を備えるものといえる。
　
　イ　引用発明の「ゲートアドレスライン４」と「ソースライン７」とは、「互いに直角に交差」するものであり、それぞれ、複数配列されたものであることは明らかであるから、
　（ア）引用発明の「ゲートアドレスライン４」及び「ソースライン７」は、それぞれ、本願発明の「（第１方向に配列された複数の）ゲートライン」及び「（前記ゲートラインと直角に交差するように第２方向に配列された複数の）データライン）」に相当し、
　（イ）引用発明は、本願発明の「第１方向に配列された複数のゲートラインと、前記ゲートラインと直角に交差するように第２方向に配列された複数のデータラインとが含まれ」との事項を備える。
　
　ウ　引用発明の「半導体層６」は、「ゲートアドレスライン４とソースライン７が重なる重畳領域と、該重畳領域からさらにゲートアドレスライン４上に延長して形成され」るから、
　（ア）引用発明の「半導体層６」は、本願発明の「半導体層」に相当し、
　（イ）引用発明は、本願発明の「前記ゲートラインとデータラインが重なる領域と前記重畳領域からゲートライン上に所定部分さらに突出して形成された半導体層とが含まれ」との事項を備える。
　
　エ　引用発明の「ドレイン電極８」は、「前記重畳領域から離隔し、その中央部が前記半導体層６と接触し、両端部が前記半導体層６と前記ゲートアドレスライン４の外部に位置」するから、
　（ア）引用発明の「ドレイン電極８」は、本願発明の「ドレイン電極」に相当し、
　（イ）引用発明は、本願発明の「前記ゲートライン及びデータラインの重畳領域から離隔されて、前記半導体層と一部接触するように配置され、両端が前記半導体層とゲートライン外部に位置するドレイン電極とが含まれ」との事項を備える。
　
　オ（ア）引用発明の「２つの画素電極（ＩＴＯ電極）１２」は、「ドレイン電極８の前記両端部に」「それぞれ配置され」、「ゲートアドレスライン４を挟んで、該ゲートアドレスライン４から離隔して各々形成される」ものであり、本願発明の「一対の画素電極」に相当する。
　（イ）引用発明の「２つの画素電極（ＩＴＯ電極）１２」は、隣接する２本のソースライン７の間の領域で、「ゲートアドレスライン４を挟んで」形成されるものといえることは明らかである。
　（ウ）引用発明の「液晶表示装置用薄膜トランジスタ」は、「１つのトランジスタで画素を２つ駆動させる」ものであるところ、本願明細書の「・・・薄膜トランジスタＴがオン状態になれば、液晶駆動電圧が前記データライン１３から薄膜トランジスタＴのチャネル３７ａを経てドレイン電極３５を経由して前記一対の画素電極１７、１７′に印加されるので、このとき前記一対の画素電極１７、１７′には同一な液晶駆動電圧が印加され、これは結局前記一対の画素電極１７、１７′が一つの単一ピクセルとして役割を有する・・・」（【００３７】）との記載、及び、「本発明によるアレー基板の単位画素は、左右に隣接したデータライン１５、１５′及び前記データライン１５、１５′と交差するゲートライン１３の上下に所定領域として定義される画素領域Ｐ内に形成され」（【００３３】）との記載によれば、引用発明の「２つの画素電極（ＩＴＯ電極）１２」も、「１つのトランジスタで」駆動されるものであり、かつ、上記（イ）のとおり、隣接する２本のソースライン７の間の領域で「ゲートアドレスライン４を挟んで」形成されるものといえるから、引用発明の「２つの画素電極（ＩＴＯ電極）１２」は、「画素領域に対して単一ピクセルを構成する」ものであるといえるとともに、引用発明の「ゲートアドレスライン４」は、「（前記）画素領域を通過する」ものであるといえる。
　（エ）上記（ア）及び（ウ）より、引用発明は、本願発明の「前記ゲートラインを挟んで向かい合うように前記ドレイン電極と電気的に連結された一対の画素電極が形成され、前記一対の画素電極は、画素領域を通過するゲートラインから所定間隔離隔されて各々形成され、前記画素領域に対して単一ピクセルを構成する」との事項を備えるといえる。
　
　したがって、両者は、　  
 「第１方向に配列された複数のゲートラインと、
　前記ゲートラインと直角に交差するように第２方向に配列された複数のデータラインと、
　前記ゲートラインとデータラインが重なる領域と前記重畳領域からゲートライン上に所定部分さらに突出して形成された半導体層と；
　前記ゲートライン及びデータラインの重畳領域から離隔されて、前記半導体層と一部接触するように配置され、両端が前記半導体層とゲートライン外部に位置するドレイン電極と、
　前記ゲートラインを挟んで向かい合うように前記ドレイン電極と電気的に連結された一対の画素電極が形成され、前記一対の画素電極は、画素領域を通過するゲートラインから所定間隔離隔されて各々形成され、前記画素領域に対して単一ピクセルを構成する
液晶表示装置用アレー基板。」
である点で一致し、両者の間には相違点は存在しないから、本願発明は引用刊行物に記載された発明である。
　
　
４　むすび
　上記３のとおり、本願発明は引用刊行物に記載された発明であるから、特許法第２９条第１項第３号に該当し、特許を受けることができない。
　
　よって、結論のとおり審決する。