【事件の表示】
　特願２００２−５２１６０「半導体装置および半導体装置の形成方法」拒絶査定不服審判事件〔平成１４年１０月２５日出願公開，特開２００２−３１４０９４〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１　手続の経緯
　本願は，平成１４年２月２７日（パリ条約による優先権主張２００１年３月１６日，米国）の出願であって，平成１８年４月１８日付けの拒絶理由通知に対して，同年７月１３日に手続補正書及び意見書が提出されたが，平成同年１２月２０日付けで拒絶査定がされ，これに対し，平成１９年３月１２日に審判請求がされるとともに，同日付けで手続補正書が提出されたものである。
　
第２　平成１９年３月１２日に提出された手続補正書による補正（以下「本件補正」という。）についての補正却下の決定
　
［補正却下の決定の結論］
　本件補正を却下する。
　
［理由］
１　本件補正の内容
　本件補正は，特許請求の範囲を補正するものであり，その内容は以下のとおりである（下線は当審で付加）。
　
（１）請求項１について
　　ア　請求項１に「前記領域上及び前記誘電体層まで延びて形成されたゲート誘電体」とあるのを，「前記半導体素子層の前記半導体材料を含む領域上及び前記誘電体層まで延びて形成されたゲート誘電体」と補正すること。
　　イ　請求項１に「前記埋め込み本体コンタクトが前記絶縁層を通じて，更に前記半導体素子層の合計の厚さ未満に渡って延び，前記埋め込み本体コンタクトが，前記半導体素子層の前記半導体材料を含む領域と導電接触する」とあるのを，「前記埋め込み本体コンタクトが前記絶縁層を通じて，更に前記半導体素子層の合計の厚さ未満に渡たり
前記領域の端面と接触する面積が大きくなるまで延び
　
（２）請求項１０について
　　ア　請求項１０に「前記領域上及び前記誘電体層にまで延びたゲート誘電体を形成するステップ」とあるのを，「前記半導体素子層の前記半導体材料を含む領域上及び前記誘電体層にまで延びたゲート誘電体を形成するステップ」と補正すること。
　　イ　請求項１０に「前記埋め込み本体コンタクトが前記絶縁層を通じて，更に前記半導体素子層の合計の厚さ未満に渡り，前記導電基板の上面から高さＨまで延び，前記埋め込み本体コンタクトが，前記半導体素子層の前記半導体材料を含む領域と導電接触する」とあるのを，「前記埋め込み本体コンタクトが前記絶縁層を通じて，更に前記半導体素子層の合計の厚さ未満に渡たり
前記領域の端面と接触する面積が大きくなるまで延ばし
　
２　補正目的の適否の検討
（１）請求項１の補正について
　請求項１についての補正のうち，前段の「前記領域上及び前記誘電体層まで延びて形成されたゲート誘電体」を，補正後の請求項１の「前記半導体素子層の前記半導体材料を含む領域上及び前記誘電体層まで延びて形成されたゲート誘電体」とする補正（上記１（１）アの補正事項）は，補正前の請求項１の「前記領域上」を，補正後の請求項１の「前記半導体素子層の前記半導体材料を含む領域上」と補正して，「前記領域」を，より明確にしたものと理解できるから，明りょうでない記載の釈明を目的とする補正ということができる。
　しかしながら，請求項１の後段の「前記埋め込み本体コンタクトが前記絶縁層を通じて，更に前記半導体素子層の合計の厚さ未満に渡って延び，前記埋め込み本体コンタクトが，前記半導体素子層の前記半導体材料を含む領域と導電接触する」との記載を，「前記埋め込み本体コンタクトが前記絶縁層を通じて，更に前記半導体素子層の
合計の厚さ未満に渡たり前記領域の端面と接触する面積が大きくなるまで延び
　なぜならば，「前記埋め込み本体コンタクトが」「前記領域の端面と接触する面積が大きくなるまで延び」との記載では，埋め込み本体コンタクトの前記領域の端面と接触する面積が，何に対して大きいのか，又はどの程度大きいのか，その比較の基準又は程度が不明であり，内容を特定することができないからである。
　これについて，審判請求人は，平成２２年１月１５日に提出した回答書において，「『前記埋め込み本体コンタクトが（中略）前記領域の端面と接触する面積が大きくなるまで延び』とは，半導体素子層の端面において，埋め込み本体コンタクトと接触する部分の面積が，埋め込み本体コンタクトの非接触部分の面積より大きくなるまで，当該埋め込み本体コンタクトが延びるということを意味するものであり，このことは，図６に記載された『埋め込み本体コンタクト２１』と『シリコン本体４５（半導体素子領域に相当）』との位置関係に基づいて，当業者であれば当然に導出することができる自明な事項であります。」と主張する。
　しかし，図６は，断面図ではあるが，模式図であって，縦横の比や寸法，各構成要素の配置関係が，必ずしも正確に示されているものではなく，上記主張の「図６に記載された「埋め込み本体コンタクト２１」と「シリコン本体４５（半導体素子領域に相当）」との位置関係に基づいて，」「半導体素子層の端面において，埋め込み本体コンタクトと接触する部分の面積が，埋め込み本体コンタクトの非接触部分の面積より大きくなるまで，当該埋め込み本体コンタクトが延びる」ことが，「当業者であれば当然に導出することができる自明な事項」とはいえないから，上記の主張は，採用できない。本願明細書の記載から理解できることは，「領域の端面と接触」する部分は，「過剰な正孔または電子」を急速に分散させて「浮遊体効果」を抑止するために十分であれば足りるということまでである。
　したがって，請求項１の後段の上記補正は，請求項１の記載内容を不明瞭にするものといわざるを得ない。
　
（２）請求項１０の補正について
　請求項１０についての補正内容は，実質的に，請求項１についての補正内容と同じである。
　そうすると，請求項１について検討したのと同様の理由により，請求項１０の前段の補正（上記１（２）アの補正事項）は，明りょうでない記載の釈明を目的とする補正ということができるが，後段の補正（上記１（２）イの補正事項）は，請求項１０の記載内容を不明瞭にするものといわざるを得ない。
　
３　以上のとおり，本件補正は，請求項１及び請求項１０の記載内容を不明瞭にする補正内容を含むものであり，請求項の削除，特許請求の範囲の減縮，誤記の訂正，明りょうでない記載の釈明のいずれの補正目的にも該当しないから，平成１８年法律５５号改正附則３条１項によりなお従前の例によるとされる同法による改正前の特許法１７条の２第４項の規定に違反するので，同法１５９条１項において読み替えて準用する同法５３条１項の規定により却下すべきものである。
　
４　仮定的判断
　上に検討したとおり，本件補正は，特許法１７条の２第４号各号に掲げるいずれの補正目的にも該当せず，却下すべきものであるが，仮に，審判請求人が主張するように，本件補正後の請求項１における「前記埋め込み本体コンタクトが（中略）前記領域の端面と接触する面積が大きくなるまで延び」とは，半導体素子層の端面において，埋め込み本体コンタクトと接触する部分の面積が，埋め込み本体コンタクトの非接触部分の面積より大きくなるまで，当該埋め込み本体コンタクトが延びるということを意味する」ものと善解したとしても，原査定の拒絶の理由は解消されない。
　その理由は，以下のとおりである。
　
（１）本願補正発明
　本件補正後の請求項１の記載は，次のとおりである（以下，請求項１に係る発明を「本願補正発明」という。）。
　
【請求項１】
「導電基板と，
　前記導電基板上の絶縁層と，
　前記絶縁層上にあって，半導体材料を含む半導体素子層と，
　前記導電基板と導電接触する導電性の埋め込み本体コンタクトと，
　前記埋め込み本体コンタクト上に形成され，前記半導体素子層の上面と同一平面となる上面を有する誘電体層と，
　前記半導体素子層の前記半導体材料を含む領域上及び前記誘電体層まで延びて形成されたゲート誘電体と，
　前記ゲート誘電体上に形成されたゲートと
　を含み，
　前記埋め込み本体コンタクトが前記絶縁層を通じて，更に前記半導体素子層の合計の厚さ未満に渡たり前記領域の端面と接触する面積が大きくなるまで延び，前記埋め込み本体コンタクトの上面と，前記端面とが，垂直に配置されて導電接触する半導体装置。」
　
（２）引用例の表示
　　引用例１：特開平９−４５７８９号公報
　　引用例２：特開２０００−２５２４７１号公報
　
（３）引用例１の記載，引用発明と，引用例２の記載
（３−１）引用例１の記載
　原査定の拒絶の理由に引用された，本願の優先権主張日前に日本国内において頒布された刊行物である，特開平９−４５７８９号公報（以下「引用例１」という。）には，「半導体装置およびその製造方法」（発明の名称）に関して，図２〜図９とともに，次の記載がある。
　
　　ア　特許請求の範囲
・「【請求項１】第１導電型を有する半導体基板と，当該半導体基板の主表面上に形成された第１の絶縁膜と，当該第１の絶縁膜の所定領域上に形成された上記第１導電型を有する単結晶半導体膜と，当該単結晶半導体膜を包囲して上記第１の絶縁膜上に形成された素子分離絶縁膜と，上記第１の絶縁膜に設けられた開口部を充填する導電性膜を具備し，上記単結晶半導体膜は，上記導電性膜を介して上記半導体基板と電気的に導通していることを特徴とする半導体装置。」
・「【請求項４】上記導電性膜の上部の側面は，上記単結晶半導体膜および上記素子分離絶縁膜に接していることを特徴とする請求項１に記載の半導体装置。」
・「【請求項６】上記単結晶半導体膜は，単結晶シリコン膜であることを特徴とする請求項１から５のいずれか一に記載の半導体装置。
【請求項７】上記導電性膜は，上記第１導電型を有する低抵抗の多結晶シリコン膜であることを特徴とする請求項１から６のいずれか一に記載の半導体装置。
【請求項８】上記多結晶シリコン膜の上部には，上記多結晶シリコン膜の露出された部分を酸化して形成された酸化シリコン膜が形成されていることを特徴とする請求項７に記載の半導体装置。」
・「【請求項１１】第１導電型を有する単結晶半導体膜内に形成された活性領域と，当該活性領域の上方を横断して設けられたゲート電極と，当該ゲート電極の一方の端部に形成された，当該ゲート電極と電気的に接続された第１のコンタクトと，上記ゲート電極の上記一方の端部とは対向する側の端部近傍に設けられた第２のコンタクトを具備し，当該第２のコンタクトは，上記単結晶半導体膜と当該単結晶半導体膜の下方に絶縁膜を介して形成された半導体基板と電気的に接続されていることを特徴とする半導体装置。」
・「【請求項１３】上記第２のコンタクトは，上記ゲート電極の上記端部の下方の，上記活性領域に接した位置に形成されていることを特徴とする請求項１１に記載の半導体装置。」
　
　　イ　発明の背景等
・「【０００１】
【産業上の利用分野】本発明は，半導体装置およびその製造方法に関し，詳しくは，寄生容量が小さいために高性能化に有利な，ＳＯＩ（Silicon on Insulator）膜に形成された，金属−酸化膜−半導体型の電界効果半導体装置（Metal Oxide Semiconductor Field Effect Transistor；以下，ＭＯＳＦＥＴと記す)およびその製造方法に関する。」
・「【０００６】この問題を根本的に解決するために，図４に示したように，ＳＯＩ膜を用いて形成されたＭＯＳＦＥＴ（ＳＯＩ−ＭＯＳＦＥＴ）が提案されている。ＳＯＩ膜とは，半導体基板１０の表面上に形成された酸化膜１１の上に，さらに形成された単結晶半導体膜をいう。図３の場合は，ＭＯＳＦＥＴのゲート電極２１直下のチャネル領域やソース・ドレイン接合３０が，ＳＯＩ膜内に形成されている。
【０００７】このような構造のＳＯＩ−ＭＯＳＦＥＴでは，ソースドレイン接合３０が，内部に埋め込まれた酸化膜１１に達しているため，チャネル領域と接するわずかな部分を除いて，接合容量が形成されないという特徴がある。ソースドレイン接合３０によって作られる接合容量の大部分は，ソースドレイン接合３０の底面と半導体基板１０との間で発生するので，上記底面と半導体基板１０との接触が無くなることは，接合容量の低減には極めて有効である。具体的には，図３に示した従来ＭＯＳＦＥＴと比べて，接合容量を１／１０程度に減少させることが可能である。
【０００８】
【発明が解決しようとする課題】しかし，図４に示した従来のＳＯＩ−ＭＯＳＦＥＴには，ＳＯＩ膜が絶縁膜１１上に形成されているという構造に起因する大きな問題が存在する。すなわち，ＭＯＳＦＥＴが形成されているＳＯＩ膜が電気的に浮遊状態になり，ＳＯＩ膜の電位を所定の電位に固定できないという問題である。ＭＯＳＦＥＴが動作している時には，ソース・ドレイン間で電子や正孔が移動しているのみではなく，これらの電子や正孔が，基板の原子と衝突することによって，新たに電子や正孔が発生している。しかも，発生する電子や正孔が雪崩的に増加するという現象，すなわち，衝突電離と呼ばれる現象が起っている。通常の半導体基板を用いた従来構造のｎ−ＭＯＳＦＥＴでは，正孔が発生するが，その大部分は基板に電位を与える端子に向かって流れるので，障害は起こらない。しかし，ＳＯＩ膜を用いた場合は，正孔を引き抜く場所が存在しないので，正孔はチャネル領域に溜りやすく，その結果，基板の電位が上昇するという現象が起こる。基板電位が上昇することは，基板に正電位を与えたことと同じであり，基板とソース間が順バイアス状態となって，ポテンシャル障壁が低下し，その結果として，ソース領域からリーク電流が流れ出てしまうという，極めて好ましくない状態になってしまう。
【０００９】この問題を根本的に解決するためには，ＳＯＩ膜に外部から電位を与えることが必要であり，その方法の一つが，アイイーイーイー・ジャーナル・オブ・ソリッド・ステート・サーキット，第１，２９巻，第１３２３頁１９９４年（IEEE Journal of Solid-State Circuits, vol. 29, No. 11, p1323, 1994)に開示されている。ここに開示されているＭＯＳＦＥＴの構造を，模式的に図５に示した。図５はＭＯＳＦＥＴのパターンを上方から見た図である。図５において，符号１は活性領域を表わし，素子分離酸化膜（図示せず）によって包囲されている。この活性領域１の一部４が露出されるようにゲート電極３が配置されている。図５に示したように，活性領域１には，コンタクト孔５を設けるための高濃度不純物領域４が設けられている。この高濃度不純物領域４は，導電型が基板と同じで不純物濃度が高いので，配線６と電気的に接続することができ，ゲート電極３直下の基板領域は，この高濃度不純物領域４を介して電位が固定される。  このような構造を用いることによって，基板の電位を固定することは可能であるが，ＭＯＳＦＥＴの占有面積が大きくなる，およびゲート電極３にコンタクト孔５を形成するための領域が活性領域１上にあるために，ゲート容量が大きくなる，などの問題が生じる。そのため，図５に示した従来のＳＯＩ−ＭＯＳＦＥＴでは，ＳＯＩ−ＭＯＳＦＥＴの本来の性能を十分に引き出すのは困難であった。
【００１０】本発明の目的は，上記従来の問題を解決し，基板の電位を固定させることできるＳＯＩ−ＭＯＳＦＥＴおよびその製造方法を提供することである。」
　
　　ウ　課題を解決するための手段
・「【００１５】図２（ａ），（ｂ）は，上記高不純物濃度領域１９を形成しない場合の構造を示し，コンタクト孔２は，活性領域１と素子分離酸化膜１５の両者にまたがるように形成され，これによって，基板コンタクトを形成するのに必要なコンタクト孔が設けられる。なお，図２（ａ）は上面図であり，図２（ｂ）は図２（ａ）のＡ−Ａ’断面図である。
【００１６】上記のように，本発明によれば，第１導電型を有する単結晶半導体膜（ＳＯＩ膜）が，第１導電型を有する単結晶半導体基板上に形成された第１の絶縁膜の上に形成され，上記ＳＯＩ膜のうち，ソース・ドレイン領域とは異なる第１導電型領域と上記半導体基板は，当該半導体基板表面上の第１の絶縁膜に形成された開口部を埋める，第１導電型を有し，かつ，上記ＳＯＩ膜および上記半導体基板より低抵抗の多結晶半導体によって，電気的に導通される。さらに，当該多結晶半導体の表面には，この表面を酸化して酸化膜を形成することができ，上記開口部の一部を上記単結晶半導体膜内に形成し，他の一部を素子分離酸化膜領域に形成することもできる。
【００１７】ゲート電極２１は，図１（ａ），（ｂ）に示したように，上記熱酸化膜１８の上方に到達していなくてもよく，図２（ａ），（ｂ）に示したように，上記熱酸化膜１８の上方に延伸していてもよい。また，上記半導体基板１０，多結晶シリコン１７およびＳＯＩ膜１２の導電型をｐ型として，ｎチャネルＭＯＳＦＥＴをＳＯＩ層１２内に形成してもよく，上記導電型をｎ型として，ｐチャネルＭＯＳＦＥＴを形成してもよい。」
　
　　エ　実施例１
・「【００２５】
【実施例】
〈実施例１〉本発明の第１の実施例を，図６を用いて説明する。本実施例はｎ−ＭＯＳＦＥＴの例を示したが，導電型を逆にすることによって，ｐ−ＭＯＳＦＥＴを同様に形成できることはいうまでもない。まず，図６（ａ）に示したように，半導体基板１０，埋め込み酸化膜１１およびＳＯＩ膜１２を有するＳＯＩ基板を，周知の方法を用いて形成した。すなわち，第１の半導体基板１０の表面に，周知の熱酸化法によってシリコン酸化膜１１を形成し，別途用意した第２の単結晶シリコン基板と上記シリコン酸化膜１１を互いに対向，密着させて両者を貼り合わせた。次に，第２の単結晶シリコン基板を，研削など周知の手段を用いて薄くし，ＳＯＩ膜１２を形成した。
【００２６】シリコン窒化膜１４をマスクとして用いる周知の選択酸化法を用いて，上記ＳＯＩ膜１２の所定部分を選択酸化して，素子分離酸化膜１５を形成し，ＳＯＩ基板が形成された。上記ＳＯＩ膜１２の膜厚は５０から１００ｎｍであり，膜厚が１００から２００ｎｍの素子分離酸化膜１５が形成された。なお，シリコン窒化膜１４の下には，厚さ数１０ｎｍの薄い酸化膜１３が形成された。
【００２７】次に，図６（ｂ）に示したように，上記ＳＯＩ基板の表面上にホトレジスト膜１６を全面に塗布した後，周知のリソグラフィ法を用いて，所望部分を除去した後，このレジスト膜１６をマスクにして，シリコン窒化膜１４，酸化膜１３，ＳＯＩ膜１２および埋め込み酸化膜１１の露出された部分を，周知のドライエッチ法を用いて順次エッチングしてコンタクト孔を形成し，半導体基板１０の表面を露出させた。形成されたコンタクト孔の径は０．３μｍ程度であった。
【００２８】ドライエッチングにともなう汚染を，周知の清浄化処理によって除去した後，図６（ｃ）に示したように，基板１０と同じ導電型で，かつ，不純物を高濃度に含む多結晶シリコン１７によって上記コンタクト孔を埋めて，コンタクトを形成した。本実施例では，ボロンを１０20／ｃｍ3程度含んだ多結晶シリコンを，周知の低圧気相成長法を用いて，上記コンタクト孔が埋まる程度に堆積した後に，全面異方性エッチングを行って，上記多結晶シリコンを，コンタクト孔内のみに残し，他の部分は除去した。
【００２９】図６（ｄ）に示したように，上記シリコン窒化膜１４をマスクにして，上記コンタクト孔を埋めた多結晶シリコン１７の露出された表面を選択的に酸化して，多結晶シリコン１７の表面にシリコン酸化膜１８を形成した。本実施例では，酸化膜１８の厚さは，５０から１００ｎｍとした。
【００３０】図７（ａ）に示したように，上記多結晶シリコン１７とＳＯＩ膜１２との電気的な導通を良くするために，ＳＯＩ膜１２の一部１９に，ホトレジストマスク１６およびシリコン酸化膜１８をマスクとして不純物イオンを打ち込みし，低抵抗化した。本実施例では，ボロンを打ち込み，領域１９の不純物濃度が１０18／ｃｍ3程度になるようにした。
【００３１】上記ホトレジストマスク１６およびシリコン酸化膜１３を除去した後，図７（ｂ）に示したように，膜厚が５から１０ｎｍのゲート酸化膜２０を，周知の熱酸化法を用いて形成した。このゲート酸化膜２０の上に，高濃度（１０20／ｃｍ3程度）のリンを含む多結晶シリコン膜からなるゲート電極２１を形成し，さらに，このゲート電極２１をマスクにして，ヒ素を２×１０15／ｃｍ2程度イオン打ち込みし，熱処理を行なって打ち込まれた不純物を活性化し，ソースドレインを形成した。なお，本実施例では，理解を容易にするために，最も単純なソースドレイン構造を形成した例を示したが，ドレイン端での電界を緩和できる周知のＬＤＤ（Lightly DopedDrain)構造などを形成してもよい。
【００３２】ゲート電極２１を形成した後，周知の方法を用いて層間絶縁膜２２の形成およびゲート電極２１へのコンタクト孔の形成を行った後，最後に，図７（ｃ）に示したように，タングステンなどの金属２３によってコンタクト孔を埋め，さらにアルミニューム膜と高融点金属膜などの積層膜を配線２４として形成して，本実施例の半導体装置が完成した。」
　
　　オ　実施例２
・「【００３３】〈実施例２〉本発明の第２の実施例を，図８を用いて説明する。まず，上記実施例１と同様に処理し，図８（ａ）に示したように，ＳＯＩ膜１２の所定部分を選択酸化して，素子分離酸化膜１５を形成した。
【００３４】次に，ホトレジストマスク１６を用いた選択エッチングによって，図８（ｂ）に示したように，半導体基板１０の表面に達するコンタクト孔を形成した。ただし，本実施例では，上記実施例１と異なり，素子分離酸化膜１５の一部に，コンタクト孔がかかるようにする。
【００３５】次に，図８（ｃ）に示したように，実施例１と同様に処理して，多結晶シリコン１７によってコンタクト孔を埋め戻した。図８（ｄ）に示したように，周知の熱酸化方を用いて，多結晶シリコン膜１４の表面に酸化膜１８を成長させて，多結晶シリコン膜１４を絶縁した。図９（ａ），（ｂ）は，上記第１の実施例と同じであるが，実施例１とは異なり，ゲート電極２１は素子分離酸化膜１５にまたがっているために，図７（ａ）のように，あらかじめ高濃度不純物領域を形成するためのイオン打ち込みは不要である。」
　
　　カ　発明の効果
・「【００３８】
【発明の効果】上記説明から明らかなように，本発明によれば，所要面積や寄生容量の増大なしに，ＳＯＩ膜の電位を完全に固定することができるＳＯＩ−ＭＯＳＦＥＴが実現できる。その結果，動作中における基板電位の変動に起因する特性の変化，たとえば，ドレイン耐圧の低下やリーク電流などが生ずる恐れはない。このため，寄生容量が少ないというＳＯＩ−ＭＯＳＦＥＴの特徴を活かした，低電力でかつ高性能なＬＳＩが実現され，さらに，占有面積の増加が効果的に抑制される。」
　
（３−２）引用発明
　上記ア〜カによれば，引用例１には，次の発明（以下「引用発明」という。）が記載されている。
　
「第１導電型を有する半導体基板と，前記半導体基板の主表面上に形成された第１の絶縁膜と，前記第１の絶縁膜の所定領域上に形成された第１導電型を有する単結晶半導体膜と，前記単結晶半導体膜を包囲して上記第１の絶縁膜上に形成された素子分離絶縁膜と，前記第１の絶縁膜に設けられた開口部を充填する導電性膜であり，前記単結晶半導体膜と前記半導体基板とを電気的に導通するコンタクト孔を埋め戻した多結晶シリコン膜からなる導電性膜と，前記導電性膜の上部の，前記導電性膜の露出された部分を酸化して形成された酸化シリコン膜と，前記単結晶半導体膜上のゲート酸化膜と，前記ゲート酸化膜の上にあり，前記素子分離絶縁膜と前記酸化シリコン膜の上にまたがっているゲート電極と，を有することを特徴とする半導体装置。」
　
（３−３）引用例２の記載
　原査定の拒絶の理由に引用された，本願の優先権主張日前に日本国内において頒布された刊行物である，特開２０００−２５２４７１号公報（以下「引用例２」という。）には，「電界効果型トランジスタ及びその製造方法」（発明の名称）に関して，図１，図１２，図３６，図３７とともに，次の記載がある。
　
　　ア　発明の背景等
・「【０００１】
【発明の属する技術分野】本発明は，電界効果型トランジスタ及びその製造方法に関し，特に詳しくは，ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造を持つ電界効果型トランジスタに関する。更には，ＬＳＩの構成要素となるＳＯＩ構造の電界効果型トランジスタにおいて，基板浮遊効果を抑制し，素子領域端でのリーク電流を防止する電界効果型トランジスタ及びその製造方法に関する。」
・「【０００４】しかし，絶縁体上の半導体層（ＳＯＩ層）にチャネルが形成されるＳＯＩ電界効果型トランジスタ（ＳＯＩ−ＭＯＳＦＥＴ）では，衝突電離によって発生した第二導電型キャリアが，有効に排除されない。その例として，ｎチャネルＳＯＩ−ＭＯＳＦＥＴの場合を，図２７に示す。記号２は埋め込み酸化膜，３はシリコンよりなるＳＯＩ層である。この場合，衝突電離によって発生した正孔は，絶縁体である埋め込み酸化膜２に邪魔されて基板１に流れ込めない。このため，チャネル近傍に余剰な正孔が蓄積し，素子の特性が変動してしまう。
【０００５】この問題は基板浮遊効果，または寄生バイポーラ効果等と呼ばれる。余剰となる第二導電型キャリアは，ｎチャネルトランジスタでは正孔，ｐチャネルトランジスタでは電子である。ＳＯＩ−ＭＯＳＦＥＴの基板浮遊効果を解消または抑制するには，何らかの方法で余剰なキャリアを取り除けば良い。ＬＳＩにおいては，図３０に示すように，電界効果型トランジスタの主要部を成す素子領域１０と，それを囲む素子分離領域１１が配置される。
【０００６】素子領域にはソース／ドレイン領域９とチャネル形成領域５（ゲート電極下の不純物濃度の低い領域）が形成される。チャネル形成領域から余剰なキャリアを除くには，図中の矢印のように，チャネル形成領域と素子分離領域とが接する位置から，素子分離領域側に余剰キャリアを流せば良い。余剰キャリアを素子分離領域に流して取り除く例として，チェンらによって，１９９６シンポジウム・オン・ブイエルエスアイ・テクノロジー・ダイジェスト・オブ・テクニカル・ペーパーズ，９２〜９３頁（Ｗ．Ｃｈｅｎ，１９９６Ｓｙｍｐ．ＶＬＳＩ  Ｔｅｃｈ．）に報告された構造を，図２８から図３０を用いて説明する。
【０００７】ここで図３０は上面図，図２８は図３０におけるＢ１０５−Ｂ１０５' 断面の立面図，図２９は図３０におけるＡ１０５−Ａ１０５'断面の立面図である。このトランジスタは，素子分離領域に於て，シリコン基板１上に埋め込み酸化膜２を介して，シリコン膜層３が設けられる。素子領域１０のシリコン層には，不純物濃度の低いｐ- 型のチャネル形成領域５と，チャネル形成領域５を挟んで設けられるｎ+ 型のソース／ドレイン領域９が設けられる。
【０００８】チャネル形成領域５の上部には，ゲート絶縁膜７を介してゲート電極８が設けられる。素子分離領域１１では，シリコン膜層３は素子領域１０よりも薄く形成され，素子分離領域シリコン層４を成す。当該素子分離領域シリコン層４の上部にはフィールド酸化膜６が形成される。このフィールド酸化膜６はＬＯＣＯＳ法（選択酸化法）により形成される。
【０００９】処で，上記従来例に於て，当該素子分離領域にＬＯＣＯＳにより形成されたシリコン膜を使用することは，寄生容量が付着し易くなるので，実用的ではない。即ち，図３６に示す様に，素子分離領域にＬＯＣＯＳ分離膜を使用した場合には，当該フィールド酸化膜６の膜厚は，素子領域から素子分離領域にかけてなだらかに遷移する。
【００１０】この場合，素子分離領域の端部では，フィールド酸化膜６は十分に厚くなく，徐々に素子分離領域内部に移動するにつれて当該膜厚は増大する。処で，ゲート電極８とシリコン膜層３との間の寄生容量は，フィールド酸化膜６の厚さに反比例する事が知られているので，従って，図３６に於いては，当該素子分離領域の端部で当該フィールド酸化膜６の厚みは極端に薄くなっており，図示の寄生容量Ｃ1 とＣ2 の様に大きな寄生容量が付く事になる。
【００１１】係る寄生容量は，素子のスイッチング速度を大幅に劣化させる事になる。従って，高速に素子をスイッチングさせる為には，ＬＯＣＯＳの様に，その膜厚が徐々に変化する様な構造のものでは不適切であり，図３７に示す様に，当該素子領域と素子分離領域の境界或いはその近傍に於て，当該フィールド酸化膜６の膜厚が急峻に変化する様な構成にして，ゲート電極８とシリコン膜層３との間の寄生容量Ｃ3 ，Ｃ4 を出来るだけ小さくする事が望ましい。」
・「【００３４】本発明の目的は，上記した従来技術の欠点を改良し，ＬＯＣＯＳを使用することなく，ＳＯＩ−ＭＯＳＦＥＴの基板浮遊効果を抑制するとともに，素子分離領域でゲート電極と半導体層間，あるいは配線と半導体層間に寄生容量が付くことを抑制する事が可能であり，然も，キャリア排出路の上部にゲート酸化膜よりも厚い酸化膜層を設けることにより，キャリア排出路とゲート電極間の寄生容量を低減する事が可能な電界効果型トランジスタを提供するものである。」
　
　　イ　実施例
・「【００６２】以下に，本発明に係る当該電界効果型トランジスタ１００の具体例の構成と製造方法を図面を参照しながら詳細に説明する。
第１の実施例
第１の実施例の構成
本発明の第１の実施形態を，図１，図２及び図３を参照して説明する。図２は上面図，図１は図２のＡ２−Ａ２' 断面における断面図，図３は図２のＢ２−Ｂ２' 断面における断面図である。なお，第１導電型はソース／ドレイン領域の導電型を，第２導電型は第１導電型とは極性の異なる導電型をそれぞれ指す。
【００６３】本発明の第１の実施例は以下の構成を持つ。即ち，素子領域１０においてはシリコン基板１上に，埋め込み酸化膜２を介して単結晶のＳｉよりなる，ＳＯＩ層３が設けられる。素子領域１０の外側にある素子分離領域１１では，素子領域１０のＳＯＩ層３に変えて，ＣＶＤ法等の成膜技術により絶縁膜を体積して形成したフィールド酸化膜６が設けられる。
【００６４】素子領域１０と素子分離領域１１との間の少なくとも一部の領域に，素子領域１０に於ける当該ＳＯＩ層３よりも膜厚の小さい膜厚をもったＳＯＩ層により形成される第２導電型のキャリア流路１２が設けられる。本発明に於いては，当該キャリア流路１２と素子領域を構成する当該半導体層３との接続部が急峻な形状に形成されている事及び当該キャリア流路１２の上面が平坦に形成されている事が重要である。
【００６５】そして，本具体例に於いては，当該キャリア流路１２の上面部には，例えば，ＬＯＣＯＳとは異なる分離方法，例えばＳｉ層をある深さまでエッチングにより除去し，続いてＣＶＤ等の製膜技術により酸化膜を埋め込む方法によって形成されたフィールド酸化膜６が設けられる。素子領域１０のＳＯＩ層３上には，ゲート絶縁膜７を介してゲート電極８が適当な形にパターニングされる。ゲート電極８の一部は素子分離領域１１上にまで延長される。キャリヤー流路領域１２に接続した素子分離領域１１内の一部の領域には，不純物濃度の高い第２導電型のボディコンタクト引き出し部１３が設けられる。
【００６６】ＳＯＩ層３のうち，ゲート電極８の下部に当たる領域は，不純物濃度の低いチャネル形成領域５を成し，チャネル形成領域５の両側には，不純物濃度高い第１導電型のソース／ドレイン領域９が設けられる。図１４に示す様に，ボディコンタクト引き出し部１３の中には，ボディコンタクト引き出し部１３と配線を接続するボディコンタクト４２が設けられる。この実施例においては，キャリア流路１２の幅Ｗ１は，ソース／ドレイン領域９とボディコンタクト４２との最短距離４１よりも小さくする。
【００６７】この素子では，チャネル形成領域５において衝突電離によって発生した余剰な第２導電型キャリアは，キャリヤー流路１２を通して排除され，ボディコンタクト引き出し部１３にボディコンタクト４２によって接続された配線から排除される。この作用により，余剰な第２導電型キャリアがチャネル形成領域に蓄積することを防ぎ，基板浮遊効果を抑制する。」
・「【０１０５】以下に，上記した実施例に開示されている電界効果型トランジスタ１００の製造方法の具体例に付いて詳細に説明する。即ち，図１０に示す様に，シリコンウェハよりなる支持基板１上に厚さ１００ｎｍのＳｉＯ2 よりなる埋め込み酸化膜２を介して厚さ２５０ｎｍの単結晶シリコン層よりなるＳＯＩ層３が設けられたＳＯＩ基板において，その表面を３０ｎｍ酸化してパッド酸化膜２０を形成し，続いて厚さ１２０ｎｍの窒化シリコン膜２１をＣＶＤにより堆積する。
【０１０６】続いてＳＯＩ層３，パッド酸化膜２００及び窒化シリコン膜２１０よりなる積層構造を，通常のフォトリソグラフィ（第１のフィールドＰＲ）とＲＩＥ（反応性イオンエッチング）により幅７μｍに加工する。続いて，幅５μｍのフォトリソグラフィにより第２のフィールドＰＲレジスト２２０を，第１のフィールドＰＲによりパターニングされた前記積層構造上に設け，第２のフィールドＰＲレジスト２２をマスクに，窒化シリコン膜２１０とパッド酸化膜２００をＲＩＥによりエッチングする。続いて同じレジストをマスクに，ＳＯＩ層３を厚さ１５０ｎｍにわたってエッチングする。
【０１０７】これにより，図１１に示す様に，ＳＯＩ層３は中央の幅５μｍの領域ではその厚さが２５０ｎｍ，両端の幅１μｍの領域ではその厚さが１００ｎｍとなる。続いて，全体に厚さ３５０ｎｍの酸化膜をＣＶＤ法により堆積し，ＣＭＰ（ケミカル  メカニカル  ポリッシュ）により酸化膜を研磨し平坦化する。このとき，窒化シリコン膜２１０がストッパになり，ＣＭＰがその上面の位置で停止する。
【０１０８】続いて，ＲＩＥにより，窒化シリコン膜２１０，パッド酸化膜２００，その両側の酸化膜を，ＳＯＩ層が露出するまでエッチングし除去すると，図１２のように，ＳＯＩ層３の回りの，ＳＯＩ層が薄くなった部分１２の上部にフィールド酸化膜６がある構造が得られる。」
・「【０１１５】上記した様に，本発明に於ける電界効果型トランジスタの製造方法に於いては，薄膜化された当該キャリヤー流路領域１８に於ける当該２の上面及び素子分離領域部に，絶縁膜６を堆積し，該絶縁膜６をＣＭＰにより平坦化することが望ましい。また，ＣＭＰ以外の方法により平坦化しても良い。例えば，全体にＳＯＧ（スピンオングラス）や有機膜等の平坦化材を塗布した上，エッチバックする方法等，ＣＭＰ以外の方法により該絶縁膜を平坦化しても良い。また，最初から平坦な形状になるように該絶縁膜を堆積しても良い。」
・「【０１４２】また，ＧａＡｓ等，基板抵抗が高い半絶縁性基板上に形成される素子についても本発明は同様の効果がある。図２２の形態はＳＯＩ層が厚い場合，図２３の形態はバルクＦＥＴにおいて余剰キャリアを排出することに適した構造である。通常ＳＯＩ層が厚い場合やバルクＦＥＴにおいてトレンチ分離を行うと，余剰キャリアは一旦基板に流入し，トレンチの下の基板を経由し，ウェルコンタクトに流れ込み排出される。
【０１４３】この時，余剰キャリアの排出には，基板不純物濃度が高くすることにより，基板抵抗を下げることが有利であるが，チャネル表面からチャネルの下部の深い位置，トレンチの下までに至る広い範囲に均一に高濃度の不純物を導入しようとすると，高エネルギーイオン注入や，エネルギーを何通りかに変化させる多段のイオン注入等が必要となり，製造工程が複雑になる。」
　
　　ウ　発明の効果
・「【０１５２】
【発明の効果】本発明は，ＳＯＩ−ＭＯＳＦＥＴの基板浮遊効果を抑制するとともに，素子分離領域でゲート電極と半導体層間，あるいは配線と半導体層間に寄生容量が付くことを抑制する。  また，キャリア排出路の上部にゲート酸化膜よりも厚い酸化膜層を設けることにより，キャリア排出路とゲート電極間の寄生容量を低減する。」
・「【０１５５】また，半導体層の端部において，半導体層をある一定の厚さまでエッチングにより除去し，この領域にキャリア排出路を設けることにより，，キャリアを排出するための経路となる領域の膜厚，不純物濃度，電位分布が均一になる。キャリア排出路の上に，ＣＶＤ及びＣＭＰを用いて絶縁膜を埋め込むことにより，チャネル形成領域，素子分離領域，キャリア排出路の三者間において段差のない，平坦な形状が得られる。」
　
（４）対比
（４−１）次に，本願補正発明と引用発明とを対比する。
　　ア　引用発明の「第１導電型を有する半導体基板」，「前記半導体基板の主表面上に形成された第１の絶縁膜」，「前記第１の絶縁膜の所定領域上に形成された第１導電型を有する単結晶半導体膜」は，それぞれ，本願補正発明の「導電基板」，「前記導電基板上の絶縁層」，「前記絶縁層上にあって，半導体材料を含む半導体素子層」に相当する。
　　イ　引用発明の「前記第１の絶縁膜に設けられた開口部を充填する導電性膜であり，前記単結晶半導体膜と前記半導体基板とを電気的に導通するコンタクト孔を埋め戻した多結晶シリコン膜からなる導電性膜」は，本願補正発明の「前記導電基板と導電接触する導電性の埋め込み本体コンタクト」に相当するとともに，引用例１の図２，図８，図９の記載も参照すると，引用発明の「前記第１の絶縁膜に設けられた開口部を充填する導電性膜であり，前記単結晶半導体膜と前記半導体基板とを電気的に導通するコンタクト孔を埋め戻した多結晶シリコン膜からなる導電性膜」は，本願補正発明の「前記埋め込み本体コンタクトが前記絶縁層を通じて，更に前記半導体素子層の合計の厚さ未満に渡たり」「延び，」（半導体素子層の前記半導体材料を含む領域と）「導電接触する」ことに相当する。
　　ウ　引用発明の「前記導電性膜の上部の，前記導電性膜の露出された部分を酸化して形成された酸化シリコン膜」は，本願補正発明の「前記埋め込み本体コンタクト上に形成され」た「誘電体層」に相当する。
　　エ　引用発明の「前記単結晶半導体膜上のゲート酸化膜」は，本願補正発明の「前記半導体素子層の前記半導体材料を含む領域上」に「形成されたゲート誘電体」に相当する。
　　オ　引用発明の「ゲート電極」は，本願補正発明の「ゲート」に対応するから，引用発明の「前記ゲート酸化膜の上にあり，前記素子分離絶縁膜と前記酸化シリコン膜の上にまたがっているゲート電極」は，本願補正発明の「前記ゲート誘電体上に形成されたゲート」に相当する。
　
（４−２）そうすると，本願補正発明と引用発明の一致点と相違点は，次のとおりとなる。
　
《一致点》
「導電基板と，
　前記導電基板上の絶縁層と，
　前記絶縁層上にあって，半導体材料を含む半導体素子層と，
　前記導電基板と導電接触する導電性の埋め込み本体コンタクトと，
　前記埋め込み本体コンタクト上に形成された誘電体層と，
　前記半導体素子層の前記半導体材料を含む領域上に形成されたゲート誘電体と，
　前記ゲート誘電体上に形成されたゲートと
　を含み，
　前記埋め込み本体コンタクトが前記絶縁層を通じて，更に前記半導体素子層の合計の厚さ未満に渡たり延び，導電接触する半導体装置。」
　
《相違点》
《相違点１》
　本願補正発明は，「前記埋め込み本体コンタクト上に形成され，前記半導体素子層の上面と同一平面となる上面を有する誘電体層」を有するのに対して，引用発明は，本願補正発明の「前記埋め込み本体コンタクト上に形成され」た「誘電体層」に対応する「前記導電性膜の上部の」「酸化シリコン膜」を有するものの，引用発明の「酸化シリコン膜」は，「前記半導体素子層の上面と同一平面となる上面を有」するものではない点。
　
《相違点２》
　本願補正発明は，「前記半導体素子層の前記半導体材料を含む領域上及び前記誘電体層まで延びて形成されたゲート誘電体」を有するのに対して，引用発明は，本願補正発明の「前記半導体素子層の前記半導体材料を含む領域上」に「形成されたゲート誘電体」に対応する「前記単結晶半導体膜上のゲート酸化膜」を有するものの，引用発明の「ゲート酸化膜」は，「前記誘電体層まで延びて形成され」ているかどうかが，不明である点。
　
《相違点３》
　本願補正発明は，「前記埋め込み本体コンタクトが前記絶縁層を通じて，更に前記半導体素子層の合計の厚さ未満に渡たり前記領域の端面と接触する面積が大きくなるまで延び，前記埋め込み本体コンタクトの上面と，前記端面とが，垂直に配置されて導電接触する」のに対して，引用発明は，本願補正発明の「前記埋め込み本体コンタクトが前記絶縁層を通じて，更に前記半導体素子層の合計の厚さ未満に渡たり」「延び，」「導電接触する」ことに対応する「前記第１の絶縁膜に設けられた開口部を充填する導電性膜であり，前記単結晶半導体膜と前記半導体基板とを電気的に導通するコンタクト孔を埋め戻した多結晶シリコン膜からなる導電性膜」を有するものの，本願補正発明の「埋め込み本体コンタクト」に対応する引用発明の「コンタクト孔を埋め戻した多結晶シリコン膜からなる導電性膜」は，「前記領域の端面と接触する面積が大きくなるまで延び」ているかどうか不明であり，また，「前記埋め込み本体コンタクトの上面と，前記端面とが，垂直に配置されて導電接触する」ものでない点。
　
（５）相違点１〜３についての検討
（５−１）相違点１について
　　ア　引用発明の「酸化シリコン膜」は，「前記導電性膜の露出された部分を酸化して形成された」ものであるのに対し，本願補正発明の「誘電体層」は，誘電体を付着して，平坦化することにより形成されたものである。
　しかし，引用発明の「酸化シリコン膜」と本願補正発明の「誘電体層」とは，いずれも，本願補正発明の「埋め込み本体コンタクト」に相当するものの上に，ゲート電極等の導電物質が形成されても，本願補正発明の「埋め込み本体コンタクト」に相当するものとの間で短絡しないようにする機能を有する点で，共通する。
　換言すれば，引用発明の「酸化シリコン膜」と，本願補正発明の「誘電体層」とは，同じ機能を有する層であり，その表面形状の違いは，専ら，形成方法の違いによるものと理解できる，
　　イ　そこで，引用例２を見ると，同引用例の段落【０１１５】には，「本発明に於ける電界効果型トランジスタの製造方法に於いては，薄膜化された当該キャリヤー流路領域１８に於ける当該２の上面及び素子分離領域部に，絶縁膜６を堆積し，該絶縁膜６をＣＭＰにより平坦化することが望ましい。また，ＣＭＰ以外の方法により平坦化しても良い。」との記載がある。
　また，同引用例の図１，図１２，図３７等には，ＳＯＩ層３の上面と同一平面となる上面を有する，絶縁膜を堆積して形成したフィールド酸化膜６が，示唆されている。
　　ウ　そうすると，引用発明の「前記導電性膜の上部の，前記導電性膜の露出された部分を酸化して形成された酸化シリコン膜」に代えて，同等の機能を有する層として，引用例２に記載の方法により形成された「ＳＯＩ層３の上面と同一平面となる上面を有する，絶縁膜を堆積して形成したフィールド酸化膜６」のような層を採用し，本願補正発明のように，「前記埋め込み本体コンタクト上に形成され，前記半導体素子層の上面と同一平面となる上面を有する誘電体層」とすること（相違点１に係る構成とすること）は，当業者が適宜なし得たことといえる。
　
（５−２）相違点２について
　　ア　引用例１の図２，図９を参照すると，本願補正発明の「ゲート誘電体」に対応する「ゲート酸化膜２０」は，本願補正発明の「半導体材料を含む半導体素子層」に対応する「ＳＯＩ膜１２」の上に形成されているとともに，本願補正発明の「誘電体層」に対応する「酸化膜１８」に接していることが，示唆されている。
　そして，本願補正発明の「前記誘電体層まで延びて形成されたゲート誘電体」は，「ゲート誘電体」が，「前記誘電体層」の上に「延びて形成」ていなくても，「ゲート誘電体」が，「前記誘電体層」に接していれば足りると理解できるので，引用例１において示唆された，「酸化膜１８」に接するまで延びた「ゲート酸化膜２０」は，本願補正発明の「前記誘電体層まで延びて形成されたゲート誘電体」に対応するものといえる。
　　イ　したがって，相違点２は，実質的なものではない。
　
（５−３）相違点３について
　　ア　引用発明の「コンタクト孔を埋め戻した多結晶シリコン膜からなる導電性膜」は，本願補正発明の「埋め込み本体コンタクト」に対応するものである。
　そして，引用発明の「コンタクト孔を埋め戻した多結晶シリコン膜からなる導電性膜」は，「前記単結晶半導体膜と前記半導体基板とを電気的に導通する」から，本願補正発明の「半導体素子層の前記半導体材料を含む領域」に対応する引用発明の「単結晶半導体膜」と接触しており，引用例１の図２，図９の記載を参照すると，引用発明の「コンタクト孔を埋め戻した多結晶シリコン膜からなる導電性膜」が，「単結晶半導体膜」の端面と接触することも，明らかである。
　　イ　本願補正発明では，「前記埋め込み本体コンタクトが」「前記半導体素子層の合計の厚さ未満に渡たり前記領域の端面と接触する面積が大きくなるまで延び」ているが，「埋め込み本体コンタクト」と「前記領域の端面と接触する面積」については，本願補正発明と引用発明との共通の課題である，「浮遊体効果」（本願明細書の段落【０００３】と，引用例１の「ＭＯＳＦＥＴが形成されているＳＯＩ膜が電気的に浮遊状態になり，ＳＯＩ膜の電位を所定の電位に固定できないという問題」（段落【０００８】）部分を参照のこと）を抑止できる面積であれば，任意の面積とすることができるものと理解でき，引用発明においても，「浮遊体効果」が抑止できるものであるから，「埋め込み本体コンタクト」の「前記領域の端面と接触する面積」について，本願補正発明のように「前記埋め込み本体コンタクトが」「前記半導体素子層の合計の厚さ未満に渡たり前記領域の端面と接触する面積が大きくなるまで延び」るようにすることは，当業者が必要に応じて適宜設定できる設計事項といえる。
　　ウ　次に，本願補正発明における「埋め込み本体コンタクトの上面」と，「端面」との配置関係について検討すると，引用発明の「前記導電性膜の上部の」「酸化シリコン膜」は，「前記導電性膜の露出された部分を酸化して形成された」ものであり，引用例１の図８を参照すると，コンタクト孔の部分ではあるが，いわゆる，ＬＯＣＯＳ分離法と同様な方法で熱酸化されたものであるため，厚みに傾斜が見られ，平坦な膜とはなっていない。このため，引用発明の「コンタクト孔を埋め戻した多結晶シリコン膜からなる導電性膜」の上面は平坦ではなく，引用発明の「コンタクト孔を埋め戻した多結晶シリコン膜からなる導電性膜」と，引用発明の「単結晶半導体膜」の端面とは，本願補正発明のように「垂直」に配置されているとはいえない。
　　エ　しかし，この相違は，専ら，誘電体層（酸化シリコン膜）の形成方法に起因するものである。そして，素子分離絶縁膜の形成方法として，ＬＯＣＯＣ分離法のような熱酸化による方法と，引用例２の図１，図１２，図３７等に見られるような，トレンチ溝（溝の底は平坦）に絶縁体を堆積した後，表面を平坦化する「トレンチ分離法」は，ともに当業者の周知の技術である。そして，引用発明において，「前記導電性膜の上部の」「酸化シリコン膜」を，「前記導電性膜の露出された部分を酸化して形成」することに代えて，上記慣用技術であるトレンチ分離法をコンタクト孔部分に採用した場合，引用発明の「コンタクト孔を埋め戻した多結晶シリコン膜からなる導電性膜」の上面は平坦となるから，「多結晶シリコン膜からなる導電性膜」と，引用発明の「単結晶半導体膜」の端面とは，必然的に，垂直に配置されることになる。
　　オ　そうすると，本願補正発明の「前記埋め込み本体コンタクトの上面と，前記端面とが，垂直に配置されて導電接触する」との構成は，引用発明において，「前記導電性膜の上部の」「酸化シリコン膜」を，「前記導電性膜の露出された部分を酸化して形成」することに代えて，上記周知のトレンチ分離法を適用することによりにもたらされるものであり，当業者にとって容易想到であったといえる。
　　カ　したがって，相違点３に係る構成とすることは，当業者が容易に想到できたものである。　
　
（６）以上のとおりであるから，本願補正発明は，引用発明及び引用例２の記載に基づいて当業者が容易に発明をすることができたものであり，特許法２９条２項の規定により特許を受けることができず，独立して特許を受けることができないものである。
　
５　以上の次第で，本件補正は特許法１７条の２第４項各号に掲げるいずれの補正目的にも該当せず，また，仮に，本件補正の内容を審判請求人が主張する意味に理解した上で，本件補正が特許請求の範囲の限定的減縮を目的とするものに該当するとした場合でも，本願補正発明は独立特許要件を満たさず，平成１８年法律５５号改正附則３条１項によりなお従前の例によるとされる同法により改正前の特許法１７条の２第５項において準用する同法１２６条５項の規定に違反するので，同法１５９条１項において読み替えて準用する同法５３条１項の規定により却下すべきもにである。
　したがって，いずれにしても，本件補正は，却下すべきものである。
　
第３　本願発明 
１　以上のとおり，本件補正は却下されたので，本願の請求項１に係る発明（以下，「本願発明」という。）は，本件補正前の請求項１（平成１８年７月１３日に提出された手続補正書により補正された請求項１）に記載された，次のとおりのものである。 
 　 
【請求項１】
「導電基板と，
　前記導電基板上の絶縁層と，
　前記絶縁層上にあって，半導体材料を含む半導体素子層と，
　前記導電基板と導電接触する導電性の埋め込み本体コンタクトと，
　前記埋め込み本体コンタクト上に形成され，前記半導体素子層の上面と同一平面となる上面を有する誘電体層と，
　前記領域上及び前記誘電体層まで延びて形成されたゲート誘電体と，
　前記ゲート誘電体上に形成されたゲートと
　を含み，
　前記埋め込み本体コンタクトが前記絶縁層を通じて，更に前記半導体素子層の合計の厚さ未満に渡って延び，前記埋め込み本体コンタクトが，前記半導体素子層の前記半導体材料を含む領域と導電接触する半導体装置。」
 　 
２　引用例１，２の記載と引用発明については，前記第２，３，（３−１），（３−２），（３−３）において認定したとおりである。
　
３　対比・判断 
 　前記第２，１（１）「請求項１について」において記したように，本件補正は，本件補正前の請求項１の「前記埋め込み本体コンタクトが前記絶縁層を通じて，更に前記半導体素子層の合計の厚さ未満に渡って延び，前記埋め込み本体コンタクトが，前記半導体素子層の前記半導体材料を含む領域と導電接触する」との記載を，「前記埋め込み本体コンタクトが前記絶縁層を通じて，更に前記半導体素子層の合計の厚さ未満に渡たり前記領域の端面と接触する面積が大きくなるまで延び，前記埋め込み本体コンタクトの上面と，前記端面とが，垂直に配置されて導電接触する」とする補正内容を含むものであるところ，仮に，この補正内容を，審判請求人が主張するとおりに理解して，請求項の限定的減縮を目的とする補正に該当するとした場合でも，本願補正発明が，引用発明及び引用例２の記載に基づいて当業者が容易に発明をすることができたものであり，特許法２９条２項の規定により特許を受けることができないことは，上記第２，４「仮定的判断」において検討したとおりである。
　他方，本件補正前の発明（本願発明）は，本願補正発明から，上記の限定をなくしたものである。
　そうすると，本願発明の構成要件をすべて含み，これをより限定した本願補正発明が，引用発明及び引用例２の記載に基づいて当業者が容易に発明をすることができたものなのであるから，本願発明も，同様の理由により，当業者が容易に発明をすることができたものである。
　　
第４　結言 
 　以上のとおり，本願発明は，引用発明及び引用例２の記載に基づいて当業者が容易に発明をすることができたものであるから，特許法２９条２項の規定により，特許を受けることができない。 
 　よって，結論のとおり審決する。