【事件の表示】
　平成８年特許願第１８８８６０号「シングル・エンド転送回路」拒絶査定不服審判事件〔平成９年１月１７日出願公開，特開平９−１７１７７〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１．手続の経緯
　本願は，平成８年６月２８日の出願（パリ条約による優先権主張１９９５年６月３０日，米国）であって，平成１９年１月３１日付けで拒絶査定がなされ，これに対して同年５月２９日に拒絶査定に対する審判請求がなされたものである。
　
第２．本願発明について
　本願の請求項１〜１３に係る発明は，平成１８年７月２４日付けの手続補正により補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１〜１３に記載された事項により特定されるものであり，その内の請求項４に係る発明（以下，「本願発明」という。）は，以下のとおりのものと認める。
　「【請求項４】　複数のダイナミック・メモリ・セルを有するダイナミック・メモリ・アレイと，
　複数のスタティック・メモリ・セルを有するスタティック・メモリと，
　前記スタティック・メモリと前記ダイナミック・メモリ・アレイとに結合された複数の単一転送線であって，各単一転送線が前記複数のダイナミック・メモリ・セルのうちの１つのセルと前記複数のスタティック・メモリ・セルのうちの１つのセルとの間でデータを転送する複数の単一転送線と，
　前記複数の単一転送線に接続され，該複数の単一転送線を所定の電圧レベルに荷電するプリチャージ回路と，
　前記複数のスタティック・メモリ・セルに接続され，該複数のスタティック・メモリ・セルを所定の電圧レベルに平衡させる平衡回路と，を有することを特徴とする集積メモリ回路。」
　なお，本願の請求項４には，「前記スタティック・メモリと前記ダイナミック・メモリとに結合された複数の単一転送線であって，」と記載されているが，これが「前記スタティック・メモリと前記ダイナミック・メモリ・アレイとに結合された複数の単一転送線であって，」の誤記であることは文脈上明らかであるから，本願発明を上記のように認定した。
　
第３．刊行物に記載された発明
１．特開平５−１５９５６７号公報
（１）原査定の拒絶の理由に引用された特開平５−１５９５６７号公報（平成５年６月２５日出願公開，以下，「刊行物１」という。）には，次の記載がある。
ア　「【０００１】
【産業上の利用分野】この発明は，ランダムにアクセス可能なランダムアクセスメモリとシーケンシャルにアクセス可能なシーケンシャルアクセスメモリとを備える
デュアルポートメモリ
デュアルポートメモリにおけるデータ転送方法
イ　図３を参照して，「【０１０７】
メモリアレイブロック１１００ｂは，複数のワード線１１１，それらのワード線１１１に交差する複数のビット線１１２，およびそれらの交点に設けられるダイナミック型メモリセル１１０を含む
複数のビット線対に対応して複数の転送用ビット線２０００が設けられる
【０１０８】一方，
シリアルレジスタ１３００は，メモリアレイブロック１１００ｂ内の複数のビット線対に対応して，複数のスタティック型メモリセル（データレジスタ）３１０を含む
ウ　図３を参照して，「【０１１２】
シリアルレジスタ１３００の各メモリセル３１０は
転送用ビット線２０００に接続
各転送用ビット線２０００は
対応するセンスアンプ１２０のセンスノードＮＳ１に接続
【０１１３】また，
メモリアレイブロック１１００ｂ内の各ビット線対１１１，１１１は
対応するセンスアンプ１２０のセンスノードＮＳ１，ＮＳ２に接続
エ　「【０１２２】また，
転送用ビット線２０００はプリチャージ信号２０１０により予め電源電位Ｖｃｃの２分の１のレベルにプリチャージ
（２）上記（１）アによれば，刊行物１に記載された発明は，「デュアルポートメモリ」であって，集積されたメモリ回路であることは明らかであるから，「集積メモリ回路」に関するものである。
（３）上記（１）イによれば，刊行物１には，メモリアレイブロック１１００ｂが，複数のワード線１１１，それらのワード線１１１に交差する複数のビット線１１２，及びそれらの交点に設けられるダイナミック型メモリセル１１０を含むことが記載されているから，複数のダイナミック型メモリセル１１０を有するメモリアレイブロック１１００ｂが開示されている。
（４）上記（１）イによれば，刊行物１には，シリアルレジスタ１３００が，複数のスタティック型メモリセル（データレジスタ）３１０を含むことが記載されているから，複数のスタティック型メモリセル（データレジスタ）３１０を有するシリアルレジスタ１３００が開示されている。
（５）上記（１）イによれば，刊行物１には，
複数のビット線対に対応して複数の転送用ビット線２０００
シリアルレジスタ１３００は，メモリアレイブロック１１００ｂ内の複数のビット線対に対応
シリアルレジスタ１３００の各メモリセル３１０は転送用ビット線２０００に接続
各転送用ビット線２０００は対応するセンスアンプ１２０のセンスノードＮＳ１に接続
メモリアレイブロック１１００ｂ内の各ビット線対１１１，１１１は対応するセンスアンプ１２０のセンスノードＮＳ１，ＮＳ２に接続
（６）上記（１）エ及び図３によれば，刊行物１には，プリチャージ信号２０１０を受けたトランジスタにより，転送用ビット線２０００が予め電源電位Ｖｃｃの２分の１のレベルにプリチャージされることが記載されているから，複数の転送用ビット線２０００に接続され，プリチャージ信号２０１０を受けて，複数の転送用ビット線２０００を電源電位Ｖｃｃの２分の１のレベルにプリチャージするトランジスタが開示されている。
（７）よって，刊行物１には，以下の発明が記載されている。
「複数のダイナミック型メモリセル１１０を有するメモリアレイブロック１１００ｂと，
　複数のスタティック型メモリセル（データレジスタ）３１０を有するシリアルレジスタ１３００と，
　シリアルレジスタ１３００とメモリアレイブロック１１００ｂとに結合された複数の転送用ビット線２０００であって，各転送用ビット線２０００が複数のダイナミック型メモリセル１１０のうちの１つのセルと複数のスタティック型メモリセル（データレジスタ）３１０のうちの１つのセルとの間でデータを転送する複数の転送用ビット線２０００と，
　複数の転送用ビット線２０００に接続され，プリチャージ信号２０１０を受けて，複数の転送用ビット線２０００を電源電位Ｖｃｃの２分の１のレベルにプリチャージするトランジスタと，
　を有することを特徴とする集積メモリ回路。」
　
２．特開平５−８９６７５号公報
（１）原査定の拒絶の理由に引用された特開平５−８９６７５号公報（平成５年４月９日出願公開，以下，「刊行物２」という。）には，次の記載がある。
ア　「【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し，特に，
装置内におけるデータ転送動作
【０００２】
【従来の技術】一般的に半導体記憶装置（以下メモリーと略す）は，外部よりあたえられた任意のアドレスに応じてメモリーセルを選択し，その情報を読み出しまたは書き込み動作を行う。これらランダムアクセスを行うメモリーに対して，近年，シリアルアクセスを行うメモリーが，用途に応じて開発されている。例としては，ＦＩＦＯと呼ばれるシリアルアクセス専用メモリー，また
ランダムアクセスメモリーとシリアルアクセス機能を同一装置上に有するデュアルポートメモリー
【０００３】
これらのメモリーは，複数のメモリーセルを一括して読み出し増幅した後，一括してシリアル読み出し部へ転送し，シリアルアクセスを行う。この転送動作を一般にデータ転送と呼ぶ
イ　「【０００４】ワード線により選択された複数のメモリーセルは，同数のセンスアンプＳＡｏからＳＡｎにより一括して読み出され増幅される。このセンスアンプとデータ保持が可能なデータレジスタはデータ転送ゲート（以下ＤＴＧと略す）により接続され，ＤＴＧが開くとセンスアンプ（以下ＳＡと略す）のデータがデータレジスタ（以下ＤＲと略す）へ伝達される。これが一般的な，データ転送動作である。なお，ＤＲはシリアル選択を行うシリアルデコーダーによりシリアルバスに接続されシリアルに読み出される。」
ウ　「【００１３】
【実施例】次に本発明について図面を参照して説明する。図１は本発明の一実施例のＤＴ回路を有するメモリーの回路図である。１はメモリーセル部であり一般的なランダムアクセスメモリーと同様にＳＡにより一括して読み出される。３はＤＴＧであり４はＤＴＧを制御する信号ＤＴ１であり，
電源切断型のＤＲ（電源切断Ｔｒ８，９とＦ／Ｆ７により構成される）
ＤＲの電源切断制御信号としてＰＣＰ１，ＰＣＮ１とＰＣＰ２，ＰＣＮ２
が入力
【００１４】さらに，
ＤＲの平衡のためにＴｒ５が接続され，その制御信号ＢＡＬ
が入力
【００１５】このようなＤＴ回路においてその動作を図２タイミング波形を用いて説明する。ＤＴ動作が時刻ｔ０より開始されるものとする。まずＢＡＬ，ＰＣＰ１，ＰＣＮ１，ＰＣＰ２，ＰＣＮ２が変化する。すなわち，
ＤＲの電源が一勢に全台数がＯＦＦ
ＢＡＬがＯＮすることにより，Ｄ１，Ｄ２またはＤ３，Ｄ４が，電位的に中間電位に平衡
【００１６】次に
ＢＡＬがＯＦＦしＤＴＧがＯＮしてＤＴ動作が開始
ＤＲは中間電位
ＤＴＧがＯＮと同時にＳＡの情報がＤＲ側へ伝達
【００１７】伝達スピードはＳＡ側の容量，ＳＡの駆動能力とＤＲ側の時定数により定まる。ＤＲ平衡状態からＤＴになっているのでわずかな差電位がＤ１，Ｄ２，またはＤ３，Ｄ４につけば，ＤＴの動作は完了したことになる。なぜなら
ＤＲはＦ／Ｆで構成
この時点で，ＤＲに電源が投入
エ　「【符号の説明】
３，１６    ＤＴＧ
５    平衡用Ｔｒ
８，９    電源切断Ｔｒ
７    Ｆ／Ｆ
１０，１１    ＰＣＰ１，ＰＣＮ１
１２，１３    ＰＣＰ２，ＰＣＮ２」
（２）上記（１）ウによれば，刊行物２には，データレジスタＤＲがＦ／Ｆ７で構成されていることが記載されているから，刊行物２のデータレジスタＤＲがスタティック・メモリ・セルであることは，明らかである。
（３）上記（１）ウによれば，刊行物２には，
データレジスタＤＲの平衡のために，制御信号ＢＡＬが入力される平衡用Ｔｒ５と電源切断Ｔｒ８，９が接続
Ｄ１，Ｄ２又はＤ３，Ｄ４が，電位的に中間電位に平衡
（４）したがって，中間電位が所定の電圧レベルであり，また，平衡用Ｔｒ５と電源切断Ｔｒ８，９からなる回路が平衡回路に相当することは明らかであるから，刊行物２には，「スタティック・メモリ・セルに接続され，スタティック・メモリ・セルを所定の電圧レベルに平衡させる平衡回路」が記載されている。
　
第４．本願発明と刊行物１に記載された発明との対比
（１）刊行物１に記載された発明の「複数のダイナミック型メモリセル１１０を有するメモリアレイブロック１１００ｂ」は，本願発明の「複数のダイナミック・メモリ・セルを有するダイナミック・メモリ・アレイ」に相当する。
（２）刊行物１に記載された発明の「複数のスタティック型メモリセル（データレジスタ）３１０を有するシリアルレジスタ１３００」は，本願発明の「複数のスタティック・メモリ・セルを有するスタティック・メモリ」に相当する。
（３）刊行物１に記載された発明の「転送用ビット線２０００」は，図３を参照すると，
単一の線
（４）刊行物１に記載された発明の「電源電位Ｖｃｃの２分の１のレベル」が，所定の電圧レベルであることは明らかであるから，刊行物１に記載された発明の「複数の転送用ビット線２０００に接続され，プリチャージ信号２０１０を受けて，複数の転送用ビット線２０００を電源電位Ｖｃｃの２分の１のレベルにプリチャージするトランジスタ」は，本願発明の「前記複数の単一転送線に接続され，該複数の単一転送線を所定の電圧レベルに荷電するプリチャージ回路」に相当する。
（５）以上のことを踏まえると，本願発明と刊行物１に記載された発明とは，
「複数のダイナミック・メモリ・セルを有するダイナミック・メモリ・アレイと，
　複数のスタティック・メモリ・セルを有するスタティック・メモリと，
　前記スタティック・メモリと前記ダイナミック・メモリ・アレイとに結合された複数の単一転送線であって，各単一転送線が前記複数のダイナミック・メモリ・セルのうちの１つのセルと前記複数のスタティック・メモリ・セルのうちの１つのセルとの間でデータを転送する複数の単一転送線と，
　前記複数の単一転送線に接続され，該複数の単一転送線を所定の電圧レベルに荷電するプリチャージ回路と，
　を有することを特徴とする集積メモリ回路。」
である点で一致し，次の点で相違する。
相違点：本願発明は，「前記複数のスタティック・メモリ・セルに接続され，該複数のスタティック・メモリ・セルを所定の電圧レベルに平衡させる平衡回路」を有するのに対して，刊行物１に記載された発明では，複数のスタティック型メモリセル（データレジスタ）３１０に，そのような平衡回路が接続されていない点。
　
第５．当審の判断
（１）「スタティック・メモリ・セルに接続され，スタティック・メモリ・セルを所定の電圧レベルに平衡させる平衡回路」は，刊行物２に記載されているように従来行われている技術事項である。そうすると，刊行物１及び刊行物２は共に，デュアルポートメモリにおけるデータ転送に関するものであるから（上記第３．の１．（１）ア及び２．（１）アの記載参照），刊行物２に記載された技術事項である「スタティック・メモリ・セルに接続され，スタティック・メモリ・セルを所定の電圧レベルに平衡させる平衡回路」を，刊行物１に記載された発明の「複数のスタティック型メモリセル（データレジスタ）３１０」に適用し，複数のスタティック型メモリセル（データレジスタ）３１０に接続され，複数のスタティック型メモリセル（データレジスタ）３１０を所定の電圧レベルに平衡させる平衡回路を設ける構成とすることは，当業者が容易になし得ることである。
（２）また，本願明細書に，高速な読取り転送動作を実現するという本願発明の効果については，次の記載がある。
「【００３１】スタティック・メモリ・セルに記憶されているデータを上書きするために，ｐセンス増幅器がかなりの電流を受けることがわかる。図４に示すスタティック・メモリ平衡回路によって，ダイナミック・メモリ・セルからスタティック・メモリ・セルへの読取り転送を行うために使用される電流が少なくなる。
スタティック・メモリ・セルに平衡回路を付加
読取り転送動作の前にスタティック・メモリを平衡
【００３２】図４の集積回路は，図２を参照して前述したように，ダイナミック・メモリとセンス増幅器を有する。しかし，スタティック・メモリ・セル２０１は，平衡トランジスタ２０２を備え，そのソースがノード２０４に接続され，ドレインがノード２０６に接続されている。
平衡トランジスタは，ＳＡＭ　ＥＱ線に接続されたゲートを有する
【００３３】
平衡回路によって，ダイナミック・メモリからの新しいデータの転送が行われる前にスタティック・メモリ・セルを非アクティブにし，平衡することができ，次にディジット線を介してスタティック・メモリ・セルにデータが結合された後で再びアクティブにすることができる
従来の読取り転送動作よりも高速な読取り転送動作を実現する
【００３４】図５を参照して，平衡回路を使用した読取り転送動作時のスタティック・メモリのタイミングについて説明する。それぞれＳＡＭ　０及びＳＡＭ　０＊と呼ぶスタティック・メモリ・セル・ノード２０４及び２０６が，相反する状態にラッチされる。
読取り転送を行うには，ＳＷ線を上げて，プルアップ・トランジスタ２１６をディスエーブルする。それと同時に，ＳＥＬＴ＊ノードがローになり，トランジスタ２１２及び２１４を接地から切断する。次に，ＳＡＭ　ＥＱ線がハイになり，トランジスタ２０８及び２０２をアクティブにする。それによってＳＡＭ　０とＳＡＭ　０＊がトランジスタ２１２及び２１４を介してＶｃｃ／２に等化される。
　この記載によれば，高速な読取り転送動作を実現するという本願発明の効果は，専ら，平衡回路によって，新しいデータの転送が行われる前にスタティック・メモリ・セルを非アクティブにして平衡し，次にディジット線を介してスタティック・メモリ・セルにデータが結合された後で再びアクティブにすることに起因するものである。これに対し，刊行物２に，
データレジスタＤＲの電源がＯＦＦ
電位的に中間電位に平衡
情報がデータレジスタＤＲ側へ伝達され，この時点でデータレジスタＤＲに電源が投入
　
第６．むすび
　以上検討したとおり，本願発明は，刊行物１に記載された発明及び刊行物２に記載されている技術事項に基づいて，当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。　
　以上のとおりであるから，本願は，他の請求項に係る発明について審理するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。