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　特願２００３−１６８４２４「ＬＶＤＳレシーバ」拒絶査定不服審判事件〔平成１７年　１月　６日出願公開、特開２００５−　　６１２３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１５年６月１２日の出願であって、平成１９年６月２９日付で手続補正がなされたが、平成２０年１月２８日付で拒絶査定され、同年２月２８日に拒絶査定不服審判が請求されるとともに、同年３月２７日付で手続補正がなされたものである。
　
　
第２．平成２０年３月２７日付の手続補正についての補正却下の決定
　
［補正却下の決定の結論］
　　平成２０年３月２７日付の手続補正を却下する。
　
［理由］
１．補正後の本願発明
　上記手続補正（以下、「本件補正」という。）は、補正前の特許請求の範囲の請求項１に記載された
　
「複数段のリングオシレータを有する電圧制御発振器および逓倍比が偶
数である分周器を備え、該電圧制御発振器における各段の出力信号の一つを該分周器で分周するＰＬＬ回路と、
　該電圧制御発振器における各段の出力信号を用い、該ＰＬＬ回路がロックしている入力信号エッジの遷移状態と同一遷移状態のエッジから等間隔の複数相のクロック信号を作成する信号作成手段と、
　該信号作成手段により作成された該クロック信号を用いてシリアル・パラレル変換を行うシリアル・パラレル変換器とを具備するＬＶＤＳレシーバ。」
　
　という発明を、その請求項１の記載において、
　
「複数段のリングオシレータを有する電圧制御発振器および逓倍比が偶数である分周器を備え、該電圧制御発振器における各段の出力信号の一つを該分周器で分周するＰＬＬ回路と、
　
信号エッジの遷移時間変化の影響を受けずに、スキューマージンを最大とするように
の立上りエッジおよび立下りエッジのどちらか一方だけを
　該信号作成手段により作成された該クロック信号を用いてシリアル・パラレル変換を行うシリアル・パラレル変換器とを具備するＬＶＤＳレシーバ。」
　
　という発明（下線部は補正箇所を示す。以下、「補正後の発明」という。）に変更することを含むものである。
　
２．新規事項の有無、補正の目的要件について
　上記補正は、願書に最初に添付した明細書又は図面に記載した事項の範囲内において、
・「信号作成手段」に関して、「信号エッジの遷移時間変化の影響を受けずに、スキューマージンを最大とするように」という作用を付加することにより限定し、
・「信号作成手段」に関して、補正前の「各段の出力信号を用い、」を、「各段の出力信号の立上りエッジおよび立下りエッジのどちらか一方だけを用い、」と限定して、
　特許請求の範囲を減縮するものであるから、特許法第１７条の２第３項（新規事項）及び平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号（補正の目的）の規定に適合している。
　
３．独立特許要件について
　上記補正は特許請求の範囲の減縮を目的とするものであるから、上記補正後の発明が特許出願の際独立して特許を受けることができるものであるのかどうかについて以下に検討する。
　
（１）補正後の発明
　上記「１．補正後の本願発明」の項で認定したとおりである。
　
（２）引用発明
　原査定の拒絶の理由に引用された、本願の出願の日前である平成１５年５月９日に頒布された特開２００３−１３３９６５号公報（以下、「引用例」という。）には「シリアル・パラレル変換装置、及び半導体装置」として、図面とともに以下の事項が記載されている。
　
ア．「【０００１】
【発明の属する技術分野】本発明は、クロック信号に対するデータ信号のスキューを自己補正するシリアル・パラレル変換装置に関する。」
（第２欄第８−１１行）
　
イ．「【００５２】次に、本発明の実施形態について、さらに詳細に説明する。以下、本発明のシリアル・パラレル変換装置において、１クロック周期に７ビットシリアルデータが送信される構成について説明する。図６は、１クロック周期に７ビットシリアルデータが送信されるシリアル・パラレル変換装置の構成を示したブロック図である。シリアル・パラレル変換装置１０１は、図６に示したように、図１に示したシリアル・パラレル変換装置１と同様の構成であり、シリアル・パラレル変換ロジック回路１１１、ＰＬＬ回路１１２、ストローブ作成回路１１３、ストローブ選択回路１１４、及びスキュー検出回路１１５によって構成される。
【００５３】まず、ＰＬＬ回路１１２について説明する。図７は、ＰＬＬ回路１１２の構成を示したブロック図、及びＶＣＯ１２４の構成を示した回路図である。ＰＬＬ回路１１２は、図２に示したＰＬＬ回路１２の構成と同様であり、位相比較器１２１、チャージポンプ１２２、ループフィルタ１２３、ＶＣＯ１２４、及び分周器１２５を備えた構成であり、各部の動作は図２に基づいて説明した通りである。なお、本発明のシリアル・パラレル変換装置において、１クロック周期に７ビットシリアルデータが送信される構成であるため、ＶＣＯ１２４が備えるリング発振器１３１の段数Ｍ＝７とし、また、分周器１２５の分周比Ｎ＝２とする。
【００５４】図７（Ｂ）に示したように、ＶＣＯ１２４が備える７段構成のリング発振器１３１は、インバータ素子が７段直列に接続されたループ回路であり、各インバータ素子の出力は、出力信号ｐｈｉ１〜ｐｈｉ７となる。また、各インバータ素子には、制御電圧Ｖｃが印加される。
【００５５】次に、ストローブ作成回路１１３について説明する。図８は、ストローブ作成回路におけるストローブ信号ｓｔｂ１〜ｓｔｂ７を生成する構成を示した回路図である。図９は、ストローブ作成回路におけるストローブ信号ｓｔｂ１′〜ｓｔｂ７′を生成する構成を示した回路図である。図１０は、ストローブ作成回路におけるストローブ信号ｓｔｂ１″〜ｓｔｂ７″を生成する構成を示した回路図である。
【００５６】ストローブ作成回路１１３は、７ビットシリアルデータとクロック信号ＣＬＫＩＮとのスキューの有無に応じて適切なストローブ信号を供給するために、ストローブ作成回路１１３ａ〜１１３ｃで、ＰＬＬ回路１１２の出力信号ｐｈｉ１〜ｐｈｉ７から、ストローブ信号ｓｔｂ１〜ｓｔｂ７、ストローブ信号ｓｔｂ１′〜ｓｔｂ７′、及びストローブ信号ｓｔｂ１″〜ｓｔｂ７″をそれぞれ作成する。
【００５７】ストローブ作成回路１１３ａは、図８に示したように、７個のＤフリップフロップｄ１１〜ｄ１７のクロック入力端子ＣＫに、ＰＬＬ回路１１２の出力信号ｐｈｉ１〜ｐｈｉ７が、ｐｈｉ１、ｐｈｉ４、ｐｈｉ７、ｐｈｉ３、ｐｈｉ６、ｐｈｉ２、ｐｈｉ５の順に、それぞれ入力されるように接続する。また、出力信号ｐｈｉ１をクロック入力端子に入力するＤフリップフロップｄ１１のみ、出力端子／Ｑをデータ入力端子Ｄに接続する。さらに、Ｄフリップフロップｄ１１〜ｄ１６の各出力端子Ｑを、次段のＤフリップフロップｄ１２〜ｄ１７のデータ入力端子Ｄに、それぞれ接続する。そして、Ｄフリップフロップｄ１１〜ｄ１７の各出力端子Ｑから出力される信号をストローブ信号ｓｔｂ１〜ｓｔｂ７とする。なお、Ｄフリップフロップｄ１１〜ｄ１７の各出力端子Ｑから出力されるストローブ信号は、ｓｔｂ４、ｓｔｂ３、ｓｔｂ２、ｓｔｂ１、ｓｔｂ７、ｓｔｂ６、ｓｔｂ５の順となる。
　・・・（中略）・・・
【００６２】ストローブ選択回路１１４は、ＭＵＸ（マルチプレクサ）回路等で構成され、スキュー検出回路１１５の検出結果に基づき、適切なストローブ信号を選択する。すなわち、スキューが存在しない場合、シリアルデータの各ビットデータそれぞれについて、ストローブ信号ｓｔｂ１〜ｓｔｂ７を選択する。一方、データが遅れたためにスキューが発生した場合は、ストローブ信号ｓｔｂ１″〜ｓｔｂ７″を選択する。また、データが進んだためにスキューが発生した場合は、ストローブ信号ｓｔｂ１′〜ｓｔｂ７′を選択する。よって、絶えずシリアルデータの各ビットデータのセンタとなるようなストローブが選択されるようになる。」
（第１１欄第２行−第１３欄第２５行）
　
ウ．「【００６５】次に、シリアル・パラレル変換装置１０１の全体の動作を、図１３に基づいて説明する。図１３は、シリアル・パラレル変換装置１０１における各部の入出力信号のタイミングチャートである。図１３に示したように、シリアル・パラレル変換装置１０１に、クロック信号ＣＬＫＩＮの立ち下がりのタイミングで７ビットシリアルデータを入力する。
【００６６】前記のように、ＰＬＬ回路１１２の分周器１２５の分周比を１／２とすることにより、ＶＣＯ１２４は基準信号ｆｒとして入力されるクロック信号ＣＬＫＩＮの周波数の２倍で発振するため、ＶＣＯ１２４のタップ出力信号ｐｈｉ１〜ｐｈｉ７は、図１３に示したタイミングで変動する信号波形となる。
【００６７】この時、クロック信号ＣＬＫＩＮを周期Ｔの矩形波とすると、出力信号ｐｈｉ１は、周期Ｔ／２の矩形波となり、クロック信号ＣＬＫＩＮの立ち下がりのタイミングで、出力信号ｐｈｉ１は立ち下がる。また、分周器１２５の分周比Ｎ＝２であるので、出力信号ｐｈｉ２は、出力信号ｐｈｉ１と同様に周期Ｔ／２の矩形波であり、７段のリング発振器（Ｍ＝７）で構成される１段目のタップ出力であるため、Ｔ／１４遅れるとともに、出力信号ｐｈｉ１の反転波形となる。同様に、出力信号ｐｈｉ３は、出力信号ｐｈｉ２からＴ／１４遅れるとともに、出力信号ｐｈｉ２の反転波形となる。出力信号ｐｈｉ４〜ｐｈｉ７についても同様であり、図１３に示したタイミングで変動する。
【００６８】ストローブ作成回路１１３に出力信号ｐｈｉ１〜ｐｈｉ７が入力されると、ストローブ作成回路１１３ａ〜１１３ｃから、ストローブ信号ｓｔｂ１〜ｓｔｂ７、ストローブ信号ｓｔｂ１′〜ｓｔｂ７′、ストローブ信号ｓｔｂ１″〜ｓｔｂ７″が出力される。
【００６９】例えば、ストローブ信号ｓｔｂ１は、周期Ｔの矩形波であり、７ビットシリアルデータのＤ１におけるほぼ中央値で立ち上がる。ストローブ信号ｓｔｂ１′は、周期Ｔであり、ストローブ信号ｓｔｂ１に対してＴ／１４進んでいる。ストローブ信号ｓｔｂ１″は、周期Ｔであり、ストローブ信号ｓｔｂ１に対してＴ／１４遅れている。」
（第１４欄第２−３９行）
　
（ａ）引用例第６図にはシリアル・パラレル変換装置の概略図が示されている。シリアル・パラレル変換装置には、ＰＬＬ回路(112)が含まれ、その具体的構成は、第７図、上記イ．段落５３，５４の記載から、複数段の（インバータ素子で構成された）リング発振器(131)を有するＶＣＯ(124)および分周比（逓倍比）が２である分周器(125)を備え、該ＶＣＯ(124)における出力信号（phi1）を該分周器(125)で分周するものである。
　
（ｂ）上記イ．段落６２の「ストローブ選択回路１１４は、ＭＵＸ（マルチプレクサ）回路等で構成され、スキュー検出回路１１５の検出結果に基づき、適切なストローブ信号を選択する。すなわち、スキューが存在しない場合、シリアルデータの各ビットデータそれぞれについて、ストローブ信号ｓｔｂ１〜ｓｔｂ７を選択する。」の記載から、引用例のシリアル・パラレル変換装置においてスキューが存在しない場合は、第６図及び第１１図に示されたストローブ選択回路(114)によって、ストローブ信号(stb1-7)が選択されてシリアル・パラレル変換ロジック回路(111)に与えられるものである。
　
（ｃ）上記イ．段落５５，５６の記載から、上記（ｂ）におけるストローブ信号(stb1-7)の作成は、ストローブ作成回路(113)に含まれるストローブ作成回路(113a)が担うことを読みとることができる。その具体的構成は第８図に示されており、立下がりエッジトリガーであることを意味する白丸（○）がクロック入力に表記された複数のＤフリップフロップ(d11-d17)のみで構成され、各クロック入力に、ＶＣＯ(124)から出力信号（phi1-7)を与えることでストローブ信号(stb1-7)を発生させるものである。このことと、第１３図に記載される出力信号(phi1-7)のタイミングチャートの記載を勘案すると、ストローブ作成回路(113a)は、“ＶＣＯ(124)における各段の出力信号（phi1-7）の立下がりエッジだけを用い”、該立下がりエッジから“複数相のストローブ信号（stb1-7）を作成する”ものということができる。
　
（ｄ）第７図(A)に示されたＰＬＬ回路(112)の詳細図において、出力信号(phi1)が逓倍比２の分周器(125)を介して位相比較器(121)に帰還される点、及び、第１３図に記載される“CLKIN”,“Nbitシリアルデータ”,“phi1”〜“phi7”のタイミングチャートの記載、上記ウ．段落６５−６７の記載を参酌すると、ＰＬＬ回路(112)は、入力信号(CLKIN)における立下がりエッジ−立下がりエッジ間の期間Ｔを、出力信号(phi1)の立下がりエッジで開始する２周期分の周期波形でロックすることを読みとることができ、このことから、出力信号(phi1)及び、出力信号(phi1)の遅延波形である出力信号(phi2-7)は、立下がりエッジ−立ち下がりエッジ間が期間Ｔ／２に保持された信号であるといえる。そして、このような特性を有する出力信号(phi1-7)を、上記（ｃ）のように、立ち下がりエッジだけを用いるストローブ作成回路(113a)に入力すれば、複数相のストローブ信号(stb1-7)は“等間隔”に保持されることは明らかなことである。
　また、入力信号(CLKIN)エッジのうち、ロックされている遷移状態（エッジ）は立ち下がりエッジであり、ストローブ作成回路(113a)で用いられる出力信号(phi1-7)の遷移状態（エッジ）も立ち下がりエッジであり、両者は、立ち下がりエッジである点で同じであり、“同一遷移状態のエッジ”といえるものである。
　
　したがって、上記ア．〜ウ．及び（ａ）〜（ｄ）からして、引用例には、スキューが存在しないときに構成されるシリアル・パラレル変換装置として、次の発明（以下、「引用発明」という。）が開示されていると認められる。
　
「複数段のリング発振器(131)を有するＶＣＯ(124)および逓倍比が２である分周器(125)を備え、該ＶＣＯ(124)における出力信号（phi1）を該分周器(125)で分周するＰＬＬ回路(112)と、
　該ＶＣＯ(124)における各段の出力信号（phi1-7）の立下がりエッジだけを用い、該ＰＬＬ回路(112)がロックしている入力信号(CLKIN)エッジの遷移状態と同一遷移状態のエッジから等間隔の複数相のストローブ信号（stb1-7）を作成するストローブ作成回路（113a）と、
　該ストローブ作成回路（113a）により作成された該ストローブ信号（stb1-7）を用いてシリアル・パラレル変換を行うシリアル・パラレル変換ロジック回路(111)とを具備するシリアル・パラレル変換装置。」
　
（３）対比
　補正後の発明と引用発明とを対比する。
ａ）引用発明の「リング発振器(131)」は、補正後の発明の「リングオシレータ」に相当する。
ｂ）引用発明の「ＶＣＯ(124)」は、Voltage Controlled Oscillator（電圧制御発振器）であり、補正後の発明の「電圧制御発振器」に相当する。
ｃ）引用発明の「逓倍比が２」は、補正後の発明の「逓倍比が偶数」に相当する。
ｄ）引用発明の「立ち下がりエッジだけを用い」は、補正後の発明の「立上りエッジおよび立下りエッジのどちらか一方だけを用い」に相当する。
ｅ）引用発明の「ストローブ信号(stb1-7)」は、シリアル・パラレル変換ロジック回路(111)の動作クロックとして用いられることは技術的に明らかであるから、補正後の発明の「クロック信号」と実質的に同じである。
ｆ）引用発明の「ストローブ作成回路(113a)」は、上記ｅ）に示すクロック信号を作成する手段といえるから、補正後の発明の「信号作成手段」に対応する構成であって、両者は、「電圧制御発振器における各段の出力信号の立上りエッジおよび立下りエッジのどちらか一方だけを用い、」「ＰＬＬ回路がロックしている入力信号エッジの遷移状態と同一遷移状態のエッジから等間隔の複数相のクロック信号を作成する信号作成手段」である点で共通する。
ｇ）引用発明の「シリアル・パラレル変換ロジック回路(111)」は、補正後の発明の「シリアル・パラレル変換器」に相当する。
ｈ）補正後の発明の「ＬＶＤＳレシーバ」は、ＬＶＤＳレシーバという装置といえるから、引用発明の「シリアル・パラレル変換装置」とは、少なくとも「装置」である点で共通する。
　
　したがって、補正後の発明と引用発明とは、以下の点で一致ないし相違している。
　
（一致点）
「複数段のリングオシレータを有する電圧制御発振器および逓倍比が偶数である分周器を備え、該電圧制御発振器における各段の出力信号の一つを該分周器で分周するＰＬＬ回路と、
　該電圧制御発振器における各段の出力信号の立上りエッジおよび立下りエッジのどちらか一方だけを用い、該ＰＬＬ回路がロックしている入力信号エッジの遷移状態と同一遷移状態のエッジから等間隔の複数相のクロック信号を作成する信号作成手段と、
　該信号作成手段により作成された該クロック信号を用いてシリアル・パラレル変換を行うシリアル・パラレル変換器とを具備する装置。」
　
（相違点１）
　「信号作成手段」に関し、補正後の発明は「信号エッジの遷移時間変化の影響を受けずに、スキューマージンを最大とするよう」動作するのに対し、引用発明では不明な点。
　
（相違点２）
　装置の態様は、補正後の発明では「ＬＶＤＳレシーバ」であるのに対し、引用発明では「シリアルパラレル変換装置」である点。
　
（４）当審の判断
　相違点１について検討する。
　引用発明における「信号作成手段」（ストローブ作成回路(113a)）において、上記（ｄ）に示された複数相のストローブ信号(stb1-7)を“等間隔”に保持する動作は、回路的な手段により実現されるから、製造プロセスのばらつき等を原因とするリング発振器(131)の信号エッジの遷移時間変化があったとしても、変化に応じた電圧制御がリング発振器(131)（ＶＣＯ(124)）になされることで、その保持動作は変わらず実現されることが技術的に自明であり、ひいては、スキューマージンが最大となることも明らかである。
　よって、引用発明の「信号作成手段」において、「信号エッジの遷移時間変化の影響を受けずにスキューマージンを最大とするよう」動作するようにすることに格別の困難性は認められない。
　次に相違点２について検討する。
　一般に、シリアル・パラレル変換機能を有するＬＶＤＳレシーバは、例えば、特開２００２−１６９７７０号公報（段落７）、請求人が本願明細書において先行技術文献として挙げた特開２００２−９４３６０号公報（段落２３）にも示されるように周知である。そして、引用発明におけるシリアル・パラレル変換機能を周知のＬＶＤＳレシーバのシリアル・パラレル変換機能として用いることにも困難はないから、引用発明を「ＬＶＤＳレシーバ」とすることは当業者が容易になし得るものである。
　
　以上のとおり、補正後の発明は引用発明及び周知技術に基づいて当業者が容易に発明できたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
４．結語
　以上のとおり、本件補正は、補正後の発明が特許出願の際独立して特許を受けることができないものであるから、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項の規定において準用する特許法第１２６条第５項の規定に適合していない。したがって、本件補正は、同法第１５９条第１項において準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３．本願発明について
１．本願発明
　平成２０年３月２７日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明（以下、「本願発明」という。）は、平成１９年６月２９日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された以下のとおりのものと認める。
　
「複数段のリングオシレータを有する電圧制御発振器および逓倍比が偶数である分周器を備え、該電圧制御発振器における各段の出力信号の一つを該分周器で分周するＰＬＬ回路と、
　該電圧制御発振器における各段の出力信号を用い、該ＰＬＬ回路がロックしている入力信号エッジの遷移状態と同一遷移状態のエッジから等間隔の複数相のクロック信号を作成する信号作成手段と、
　該信号作成手段により作成された該クロック信号を用いてシリアル・パラレル変換を行うシリアル・パラレル変換器とを具備するＬＶＤＳレシーバ。
」
　
２．引用発明
　引用発明は、上記「第２．平成２０年３月２７日付の手続補正についての補正却下の決定」の項中の「３．独立特許要件について」の項中の「（２）引用発明」の項で認定したとおりである。
　
３．対比・判断
　そこで、本願発明と引用発明とを対比するに、本願発明は上記補正後の発明から当該補正に係る限定を省いたものである。
　そうすると、本願発明の構成に当該補正に係る限定を付加した補正後の発明が、上記「第２．平成２０年３月２７日付の手続補正についての補正却下の決定」の項中の「３．独立特許要件について」の項で検討したとおり、引用発明及び周知技術に基づいて容易に発明できたものであるから、本願発明も同様の理由により、容易に発明できたものである。
　
４．むすび
　以上のとおり、本願発明は、引用発明及び周知技術に基づいて当業者が容易に発明をすることができたものと認められるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。