【事件の表示】
　特願２０００−２０９３５６「デバッグ装置」拒絶査定不服審判事件〔平成１４年１月２５日出願公開、特開２００２−２４０１２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯 
 　本願は、平成１２年７月１１日の出願であって、平成１６年５月２０日付けで拒絶理由通知がなされ、同年７月２１日付けで手続補正がなされ、これに対し同年８月１０日付けで拒絶理由通知がなされ、同年１０月１日付けで手続補正がなされたが、同年１０月２１日付けで拒絶査定がなされ、これに対し、同年１１月２２日に拒絶査定に対する審判請求がなされるとともに、同年１２月２日付けで手続補正がなされたものである。 
 　 
２．平成１６年１２月２日付けの手続補正についての補正却下の決定 
 ［補正却下の決定の結論］ 
 　平成１６年１２月２日付けの手続補正を却下する。 
 　 
 ［理由］ 
　（１）補正の内容
　上記平成１６年１２月２日付けの手続補正（以下「本件手続補正」という。）は、平成１６年１０月１日付けの手続補正により補正された特許請求の範囲（以下、「補正前の請求項」という。）の記載を補正するものであり、本件手続補正により、特許請求の範囲の請求項１（以下、「補正後の請求項１」という。）は、
 「複数の処理ステップで構成される命令の演算処理を実行するために、これらの処理ステップに対応して設けられた複数の処理ユニットと、命令の実行順序を変更する分岐ユニットと、前記複数の処理ユニット及び分岐ユニットの処理結果をクロック信号のタイミングに従って格納する状態レジスタと、前記状態レジスタに格納された前記複数の処理ユニット及び分岐ユニットの処理結果を前記クロック信号に同期して該クロック信号と共に外部に並列に出力する出力手段とを備え、外部または内蔵メモリに格納された一連の命令を前記クロック信号に基づいて生成される命令アドレスに従って順番に読み出して前記複数の処理ユニットで逐次オーバーラップして処理するパイプライン制御方式のマイクロプロセッサのプログラムを試験するデバッグ装置であって、
　前記マイクロプロセッサから出力される前記命令アドレスが所望のアドレスになったときに書き込み動作を開始させる書き込み制御部と、
　前記書き込み制御部によって動作が開始され、前記マイクロプロセッサから出力される前記クロック信号に従って、該マイクロプロセッサの出力手段から出力される前記複数の処理ユニット及び分岐ユニットの処理結果を格納する読み出し可能なメモリとを備えたことを特徴とするデバッグ装置。」
　 と補正された。 
　
　（２）補正の目的の適否について 
　本件手続補正の目的が特許法第１７条の２第４項の規定に適合するか否かを検討する。
　ここで、補正前の請求項１〜８に記載された発明は、次のとおりのものである。
 「【請求項１】　
　複数の処理ステップで構成される命令の演算処理を実行するために、これらの処理ステップに対応して設けられた複数の処理ユニットと、命令の実行順序を変更する分岐ユニットとを備え、メモリに格納された一連の命令をクロック信号に従って順番に読み出し、前記複数の処理ユニットで逐次オーバーラップして処理するパイプライン制御方式のマイクロプロセッサにおいて、
　前記複数の処理ユニット及び分岐ユニットの処理結果を前記クロック信号のタイミングに従って格納する状態レジスタと、
　前記状態レジスタに格納された前記複数の処理ユニット及び分岐ユニットの処理結果を、前記クロック信号に同期して該クロック信号と共に外部に並列に出力する出力手段とを、
　設けたことを特徴とするマイクロプロセッサ。
　　【請求項２】
　前記出力手段は、前記クロック信号に同期して前記状態レジスタから読み出された前記複数の処理ユニット及び分岐ユニットの処理結果を該クロック信号と共に外部に並列に出力する複数の出力端子で構成されたことを特徴とする請求項１記載のマイクロプロセッサ。
　　【請求項３】
　前記複数の処理ユニットは、
　前記メモリに格納された命令を順番に読み出すために、読み出し対象の命令が存在する命令アドレスを出力する命令フェッチ部と、
　前記メモリから読み出された命令を解読する命令解読部と、
　前記命令解読部で解読された命令を実行する命令実行部と、
　前記命令実行部で実行された結果をメモリまたはレジスタに書き込む結果書き込み部とを、
　有することを特徴とする請求項２記載のマイクロプロセッサ。
　　【請求項４】
　請求項１または２記載のマイクロプロセッサのプログラムを試験するデバッグ装置であって、
　前記マイクロプロセッサから出力される前記クロック信号に従って、該マイクロプロセッサの出力手段から出力される前記複数の処理ユニット及び分岐ユニットの処理結果を格納する読み出し可能なメモリを備えたことを特徴とするデバッグ装置。
　　【請求項５】
　請求項３記載のマイクロプロセッサのプログラムを試験するデバッグ装置であって、
　前記マイクロプロセッサの命令フェッチ部から出力される前記命令アドレスが所望のアドレスになったときに許可信号を出力する書き込み制御手段と、
　前記許可信号が与えられたときに、前記マイクロプロセッサから出力される前記クロック信号に従って、該マイクロプロセッサの出力手段から出力される前記複数の処理ユニット及び分岐ユニットの処理結果を格納する読み出し可能なメモリとを、
　備えたことを特徴とするデバッグ装置。
　　【請求項６】
　前記マイクロプロセッサから与えられる前記クロック信号をカウントし、そのカウント値を前記メモリに対する書き込み用のアドレスとして出力するカウンタを有することを特徴とする請求項４または５記載のデバッグ装置。
　　【請求項７】
　複数の処理ステップで構成される命令の演算処理を実行するために、これらの処理ステップに対応して設けられた複数の処理ユニットと、命令の実行順序を変更する分岐ユニットと、これらの複数の処理ユニット及び分岐ユニットの処理結果をクロック信号のタイミングに従って格納する状態レジスタと、該状態レジスタに格納された処理結果を、該クロック信号に同期して該クロック信号と共に外部に出力する出力手段とを備え、メモリに格納された一連の命令をクロック信号に従って順番に読み出し、前記複数の処理ユニットで逐次オーバーラップして処理するパイプライン制御方式のマイクロプロセッサのデバッグ装置であって、
　前記マイクロプロセッサから出力される前記クロック信号に従って、該マイクロプロセッサの出力手段から出力される前記複数の処理ユニット及び分岐ユニットの処理結果を格納する読み出し可能なメモリと、
　前記マイクロプロセッサから与えられる前記クロック信号をカウントし、そのカウント値を前記メモリに対する書き込み用のアドレスとして出力するカウンタとを備え、
　前記カウンタのカウント値が所定の値になったときに、前記メモリに対する書き込み動作を停止するように構成したことを特徴とするデバッグ装置。
　　【請求項８】
　複数の処理ステップで構成される命令の演算処理を実行するために、これらの処理ステップに対応して設けられた複数の処理ユニットと、命令の実行順序を変更する分岐ユニットと、これらの複数の処理ユニット及び分岐ユニットの処理結果をクロック信号のタイミングに従って格納する状態レジスタと、該状態レジスタに格納された処理結果を、該クロック信号に同期して該クロック信号と共に外部に出力する出力手段とを備え、メモリに格納された一連の命令をクロック信号に従って順番に読み出し、前記複数の処理ユニットで逐次オーバーラップして処理するパイプライン制御方式のマイクロプロセッサのデバッグ装置であって、
　前記マイクロプロセッサから出力される前記クロック信号に従って、該マイクロプロセッサの出力手段から出力される前記複数の処理ユニット及び分岐ユニットの処理結果を格納する読み出し可能なメモリと、
　前記マイクロプロセッサから与えられる前記クロック信号をカウントし、そのカウント値を前記メモリに対する書き込み用のアドレスとして出力するカウンタとを備え、
　前記カウンタのカウント値が所定の値になったときに、前記メモリに対する書き込み動作を停止すると共に該カウント値をリセットするように構成したことを特徴とするデバッグ装置。」 
　
　まず、補正後の請求項１に記載された発明は、「マイクロプロセッサ」ではなく「デバッグ装置」に係る発明であるので、補正後の請求項１に記載された発明が、補正前の請求項１〜３に記載された「マイクロプロセッサ」に係る発明を特定するために必要な事項を限定したものでないことは明らかである。
　したがって、補正後の請求項１に記載された「デバッグ装置」に係る発明が、補正前の請求項４〜８に記載された「デバッグ装置」に係る発明を特定するために必要な事項を限定して特許請求の範囲の減縮をしたものに該当するか否かについて、以下に検討する。
 　 
　補正前の請求項４と補正後の請求項１とを比較すると、補正後の請求項１は、補正前の請求項４における「前記マイクロプロセッサから出力される前記クロック信号に従って、該マイクロプロセッサの出力手段から出力される前記複数の処理ユニット及び分岐ユニットの処理結果を格納する読み出し可能なメモリ」とは別の構成要件として「前記マイクロプロセッサから出力される前記命令アドレスが所望のアドレスになったときに書き込み動作を開始させる書き込み制御部」を備えるものであるのに対し、補正前の請求項４は、上記「・・・書き込み制御部」を備えるものではない。
　よって、補正後の請求項１に記載された発明は、補正前の請求項４に存在しない新たな構成要件を追加するものであり、該補正前の請求項４に記載された発明を特定するために必要な事項を限定して特許請求の範囲の減縮をしたものとは認められず、特許法第１７条の２第４項第２号の規定に適合しない。 
 　また、上記補正前の請求項４を補正後の請求項１とする補正が、特許法第１７条の２第４項第１号の請求項の削除に該当しないことは明らかであり、第３号の誤記の訂正であるとも認められない。 
 　さらに、原審において、上記補正前の請求項４について、その記載が不明りょうであると指摘したわけではないので、上記補正は、特許法第１７条の２第４項第４号の明りょうでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る。）にも該当しない。
　
　次に、補正前の請求項５と補正後の請求項１とを比較すると、補正前の請求項５は補正前の請求項３に記載された発明の内容を含む従属形式で記載された請求項に係る発明であるので、「複数の処理ユニット」は、「前記メモリに格納された命令を順番に読み出すために、読み出し対象の命令が存在する命令アドレスを出力する命令フェッチ部と、前記メモリから読み出された命令を解読する命令解読部と、前記命令解読部で解読された命令を実行する命令実行部と、前記命令実行部で実行された結果をメモリまたはレジスタに書き込む結果書き込み部」とを、有するものである。
　しかしながら、補正後の請求項１に記載された発明の「複数の処理ユニット」は、補正前の請求項５に記載された発明の発明特定事項「複数の処理ユニット」の限定事項となる「前記メモリに格納された命令を順番に読み出すために、読み出し対象の命令が存在する命令アドレスを出力する命令フェッチ部と、前記メモリから読み出された命令を解読する命令解読部と、前記命令解読部で解読された命令を実行する命令実行部と、前記命令実行部で実行された結果をメモリまたはレジスタに書き込む結果書き込み部」を削除したものである。
　さらに、補正前の請求項５に記載された発明の発明特定事項「書き込み制御手段」は、「・・・許可信号を出力する」ものであるが、補正後の請求項１に記載された発明の「書き込み制御部」は、補正前の請求項５に記載された前記「・・・許可信号を出力する」を削除したものである。
　したがって、補正後の請求項１に記載された発明が、補正前の請求項５に記載された発明を特定するために必要な事項を限定して特許請求の範囲の減縮をしたものとは認められず、特許法第１７条の２第４項第２号の規定に適合しない。 
 　また、上記補正前の請求項５を補正後の請求項１とする補正が、特許法第１７条の２第４項第１号の請求項の削除に該当しないことは明らかであり、第３号の誤記の訂正であるとも認められない。 
 　さらに、原審において、上記補正前の請求項５について、その記載が不明りょうであると指摘したわけではないので、上記補正は、特許法第１７条の２第４項第４号の明りょうでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る。）にも該当しない。
　
　次に、補正前の請求項６と補正後の請求項１とを比較すると、補正前の請求項６は補正前の請求項４または５に記載された発明の内容を含む従属形式で記載された請求項に係る発明である。そして、上記のとおり、補正後の請求項１が、該補正前の請求項４または５に記載された発明を特定するために必要な事項を限定して特許請求の範囲の減縮をしたものとは認められず、特許法第１７条の２第４項第２号の規定に適合しない。
　してみると、補正後の請求項１に記載された発明が、（補正前の請求項４または５に記載された発明の内容を含む従属形式で記載された）補正前の請求項６に記載された発明を特定するために必要な事項を限定して特許請求の範囲の減縮をしたものでないことは明らかであり、特許法第１７条の２第４項第２号の規定に適合しない。
　また、上記補正前の請求項６を補正後の請求項１とする補正が、特許法第１７条の２第４項第１号の請求項の削除に該当しないことは明らかであり、第３号の誤記の訂正であるとも認められない。 
 　さらに、原審において、上記補正前の請求項６について、その記載が不明りょうであると指摘したわけではないので、上記補正は、特許法第１７条の２第４項第４号の明りょうでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る。）にも該当しない。
　
　最後に、補正前の請求項７、８と補正後の請求項１とを比較すると、補正前の請求項７、８に記載された発明は、ともに「前記マイクロプロセッサから与えられる前記クロック信号をカウントし、そのカウント値を前記メモリに対する書き込み用のアドレスとして出力するカウンタ」を備えるとともに、補正前の請求項７に記載された発明が、「前記カウンタのカウント値が所定の値になったときに、前記メモリに対する書き込み動作を停止する」ものであり、補正前の請求項８に記載された発明が、「前記カウンタのカウント値が所定の値になったときに、前記メモリに対する書き込み動作を停止すると共に該カウント値をリセットする」ものである。
　しかしながら、補正後の請求項１に記載された発明は、少なくとも補正前の請求項７に記載された発明の発明特定事項の「・・・カウンタ」を削除するとともに、補正前の請求項７に記載された発明の発明特定事項の「前記カウンタのカウント値が所定の値になったときに、前記メモリに対する書き込み動作を停止する」構成を削除したものである。
　同じく、補正後の請求項１に記載された発明は、少なくとも補正前の請求項８に記載された発明の発明特定事項の「・・・カウンタ」を削除するとともに、補正前の請求項８に記載された発明の発明特定事項の「前記カウンタのカウント値が所定の値になったときに、前記メモリに対する書き込み動作を停止すると共に該カウント値をリセットする」構成を削除したものである。
　したがって、補正後の請求項１に記載された発明が、補正前の請求項７、８に記載された発明を特定するために必要な事項を限定して特許請求の範囲の減縮をしたものとは認められず、特許法第１７条の２第４項第２号の規定に適合しない。 
 　また、上記補正前の請求項７、８を補正後の請求項１とする補正が、特許法第１７条の２第４項第１号の請求項の削除に該当しないことは明らかであり、第３号の誤記の訂正であるとも認められない。 
 　さらに、原審において、上記補正前の請求項７、８について、その記載が不明りょうであると指摘したわけではないので、上記補正は、特許法第１７条の２第４項第４号の明りょうでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る。）にも該当しない。
　 
 （３）むすび 
 　よって、本件手続補正は、特許法第１７条の２第４項に違反するものであり、特許法第１５９条第１項で準用する同法第５３条第１項の規定により却下されるべきものである。 
 　 
３．補正却下の決定を踏まえた検討 
 （１）本願発明 
 　平成１６年１２月２日付けの手続補正は、上記のとおり却下されたので、本願の請求項１に係る発明は、平成１６年１０月１日付け手続補正書の特許請求の範囲の請求項１に記載されたとおりの次のものと認める。（以下、「本願発明」という。） 
　
 「複数の処理ステップで構成される命令の演算処理を実行するために、これらの処理ステップに対応して設けられた複数の処理ユニットと、命令の実行順序を変更する分岐ユニットとを備え、メモリに格納された一連の命令をクロック信号に従って順番に読み出し、前記複数の処理ユニットで逐次オーバーラップして処理するパイプライン制御方式のマイクロプロセッサにおいて、
　前記複数の処理ユニット及び分岐ユニットの処理結果を前記クロック信号のタイミングに従って格納する状態レジスタと、
　前記状態レジスタに格納された前記複数の処理ユニット及び分岐ユニットの処理結果を、前記クロック信号に同期して該クロック信号と共に外部に並列に出力する出力手段とを、
　設けたことを特徴とするマイクロプロセッサ。」　 
 　 
　（２）引用例 
　（２−１）これに対して、原査定の拒絶の理由に引用された特開平１−１９３９４３号公報（以下、「引用例１」という。）には、図面とともに次の事項が記載されている。 
 　 
（ア）「産業上の利用分野
　本発明はパイプライン処理方式を持つマイクロコンピュータに関するものである。」（１頁右欄３行目〜５行目。）
　
（イ）「以上のように構成されたこの実施例について、以下その動作を説明する。
　外部メモリ上に格納された命令語は、バス制御手段７を介して命令先読み手段１によって読みこまれて命令バッファ２に格納される。命令バッファ２に格納された命令語は、命令フェッチ制御手段３０が命令フェッチ信号３０１を出力するたびに、最も以前に格納された命令語の先頭より順次読みだされて、命令レジスタ３にセットされる。
命令解読手段４は命令レジスタにセットされたデータを解読して実行制御信号４２を出力し、次のデータをセットすることを要求する命令フェッチ要求信号４３を出力する。命令フェッチ制御手段３０は、命令フェッチ要求信号４３がアクティブであり、命令バッファ２によみだす命令語が格納されている時、命令フェッチ信号３０１を出力し、命令フェッチ信号３０１は命令フェッチ信号出力手段３００によって外部に出力される。命令解読終了判別手段４０は、命令語長が命令レジスタのサイズ（この実施例においては２バイトとする。）に等しい場合は、最初の２バイトを解読した時点で命令解読終了信号４０１を出力する。命令語長が命令レジスタのサイズの複数倍の場合は、命令語の最後の２バイトを解読した時点で命令解読終了信号４０１を出力し、命令解読終了信号４０１は命令解読終了信号出力手段４００によって外部に出力される。実行制御信号４２は、ＦＩＦＯメモリによって構成されたデコードキュー４１に一時的に格納され、実行に必要なデータが、アドレス計算手段６やバス制御手段７によって用意された時点で命令実行手段５によって実行される。命令実行終了判別手段５０は、命令の実行終了毎に命令実行終了信号５０１を出力し、命令実行終了信号出力手段５００によって外部に出力される。
　次に分岐命令実行時の動作について説明する。
まず、命令解読手段４は分岐命令解読信号４４を出力し、命令の先読みを停止する。命令実行手段５は分岐先のアドレス及び条件分岐命令の場合は分岐するか否かが確定した時点で分岐命令を実行する。分岐命令が実行されると、まず命令バッファ２に格納されているデータが無効化され、命令先読み手段１は再び分岐先アドレスより命令を先読みして命令バッファ２に格納する。この時分岐命令実行判別手段６０は分岐命令実行信号６０１を出力し、分岐命令実行信号６０１は分岐命令実行信号出力手段６００によって外部に出力される。尚、命令解読終了判別手段４０、命令実行終了判別手段５０、分岐命令実行判別手段６０は、命令解読手段４や命令実行手段５が出力する特定の信号を、特定のタイミングで調べることによって実現でき、ハードウェア量はわずかである。」（３頁右上欄８行目〜右下欄１８行目。）
　
（ウ）「また、カウンタ２０００の入力にはマイクロコンピュータのアドレスバス１００１が、ロード信号には分岐命令実行信号６０２が、カウントアツプ信号には命令フェッチ信号３０２が接続されており、ＦＩＦＯメモリ３０００のプッシュ信号にはＯＲゲートを介して分岐命令実行信号６０２と命令解読終了信号５０２が、ポツプ信号には命令実行終了信号５０２が、フラッシュ信号には分岐命令実行信号が接続されている。」（４頁右上欄１行目〜９行目。）
　
（エ）「ある分岐命令によって１００番地に分岐したとすると、マイクロコンピュータ１０００からはアドレスバス１００１に分岐先アドレスである１００が出力されるとともに、分岐命令実行信号６０２が出力される。・・・（中略）・・・
マイクロコンピュータ１０００は、分岐先の命令が命令バッファ２に格納された時点で命令フェッチ信号３０２を出力し、命令の最初の２バイトを命令レジスタ３にセットする。・・・（中略）・・・さらに、マイクロコンピュータ１０００は１００番地の命令の最初の２バイトを解読した時点で再び命令フェッチ信号３０２を出力し、・・・（中略）・・・。さらに、マイクロコンピュータ１０００は１００番地の命令の最後の２バイトを解読した時点で命令フェッチ信号３０２と命令解読終了信号４０２を出力し、・・・（中略）・・・。一方、マイクロコンピュータは１００番地の命令の実行が終了した時点で命令実行終了信号５０２を出力し、・・・（後略）」（４頁右上欄１６行目〜右下欄１７行目。）
　
　ここで、上記引用例１記載のものは、上記（ア）の記載によれば、「パイプライン制御方式のマイクロコンピュータ」に関するものであると解される。
　そして、上記（イ）の記載によると、前記「パイプライン制御方式のマイクロコンピュータ」は、「命令先読み」、「命令フェッチ」、「命令解読」、及び「命令実行」の複数の処理ステップで構成される命令の演算処理を実行するために、これらの処理ステップに対応して設けられた、「命令先読み手段」、「命令フェッチ制御手段」、「命令解読手段」、及び「命令実行手段」からなる複数の処理制御手段とを備え、「外部メモリ」に格納された一連の命令を順番に読み出し、前記複数の処理制御手段で逐次オーバーラップして処理するパイプライン制御方式のマイクロコンピュータであると認められる。
　そして、前記「命令実行手段」は、命令の実行順序を変更する分岐命令実行も行うものと解される。
　なお、前記「マイクロコンピュータ」において、「外部メモリ」に格納された一連の命令をクロック信号に従って順番に読み出すことは、自明である。
　そして、前記（イ）〜（エ）の記載、第１図、及び第２図を参酌すると、マイクロコンピュータ内に設けられた、「命令フェッチ信号出力手段３００」、「命令解読終了信号出力手段４００」、「命令実行終了信号出力手段５００」、及び「分岐命令実行信号出力手段６００」は、それぞれ、前記「命令フェッチ制御手段」、「命令解読手段」、及び「命令実行手段」からなる複数の処理制御手段の処理結果である、「命令フェッチ信号３０１」、「命令解読終了信号４０１」、「命令実行終了信号５０１」、及び「分岐命令実行信号６０１」を、各処理を実行したタイミングで、入力するとともに、前記信号をマイクロコンピュータの外部のデバッグ装置に、「命令フェッチ信号３０２」、「命令解読終了信号４０２」、「命令実行終了信号５０２」、及び「分岐命令実行信号６０２」として出力する、信号出力手段であると認められる。
　そして、第４図に記載されているように、４つの処理ステップが並列して実行され、各処理ステップを実行したタイミングで、それぞれが対応する信号を出力するものと解される。そして、第１図及び第２図によると、前記信号は外部に並列に出力されていると認められる。
　　
 　よって、上記（ア）〜（エ）の記載及び図面を参照すると、引用例１には、次の発明（以下、「引用発明１」という。）が記載されているものと認められる。 
　
　複数の処理ステップで構成される命令の演算処理を実行するために、これらの処理ステップに対応して設けられた、命令フェッチ制御手段、命令解読手段、及び命令実行手段からなる複数の処理制御手段を備え、前記命令実行手段は、命令の実行順序を変更する分岐命令も実行する処理制御手段であって、
　外部メモリに格納された一連の命令をクロック信号に従って順番に読み出し、前記複数の処理制御手段で逐次オーバーラップして処理するパイプライン制御方式のマイクロコンピュータにおいて、
　前記複数の処理制御手段の分岐命令実行結果を含む処理結果を、各処理を実行したタイミングで、外部に並列に出力する信号出力手段を、
　設けたことを特徴とするマイクロコンピュータ。
　
　（２−２）また、原査定の拒絶の理由に引用された特開２０００−２０３４５号公報（以下、「引用例２」という。）には、図面とともに次の事項が記載されている。
　
（オ）「【００７８】図２は、データ処理システム２４の構成を詳細に示すブロック図である。データ処理システム２４のマイクロプロセッサ２１は、５段の各パイプライン・ステージ、つまりＩＦ(Instruction Fetch)ステージ、ＲＦ(Register Fetch)ステージ、ＥＸ(Execute)ステージ、ＤＦ(Data Fetch)ステージ、及びＷＢ(Write Back)ステージに分割されている。さらに、マイクロプロセッサ２１は、これらのステージを制御するパイプライン制御部３７と、これらのステージと外部とデータを授受する外部バス制御部４８と、トレース回路３１に被トレースデータを出力するデータトレースバス制御部５２とを備える。
【００７９】ＩＦ（命令・フェッチ）ステージは、プログラムカウンタ生成部３２と、命令コードを授受する命令キャッシュ２５と、プログラム・カウンタ（ＰＣ）３４とを備える。
【００８０】プログラム・カウンタ（ＰＣ）３４は、現在実行中の命令フェッチアドレスを保持する機能と、現アドレスに所定数を加算して次にフェッチすべきアドレスを生成する機能とを有する。命令フェッチによって、プログラム・カウンタ３４中のアドレスを用いて命令キャッシュ２５またはＲＯＭ１９から命令コードが読み出され、ＲＦパイプライン・レジスタ７３に書き込まれる。プログラム・カウンタ生成部３２は、分岐命令などを実行したとき、分岐先の命令フェッチアドレスを生成し、このアドレスをプログラム・カウンタ（ＰＣ）３４に保持させる。」
　
（カ）「【００９１】マイクロプロセッサ２１は更に、被トレースデータの出力端子として、アドレス信号（ADDR）出力端子６３と、データ信号（DATA）出力端子６４と、リード／ライト信号（R/W）出力端子６５と、ステータス信号（STATUS）出力端子６６と、クロック信号(ＣＬＫ)出力端子６７と、イネーブル信号(ENABLE)出力端子６８とを備えている。各出力端子６３〜６８には、データトレースバス制御部５２を含むデータ供給手段５３（図３参照）に備えた後述の出力端子６３ａ〜６８ａが夫々接続されるとともに、データトレース・バス１０を介してトレース回路３１が接続される。」
　
（キ）「【００９８】マイクロプロセッサ２１は、パイプクロック信号PIPECLKを出力するパイプクロック生成回路を有し、パイプクロック生成回路は２入力ＡＮＤゲート５４で構成される。２入力ＡＮＤゲート５４の入力は、システム・クロック信号CLKとパイプマスク信号PIPEMKの反転信号とに接続される。２入力ＡＮＤゲート５４の出力PIPECLKは、ラッチ３９ａ、３９ｂ、５６、４４ａ、４４ｂ、５７、４５、４６、４９ａ、４９ｂ、６０、５０、５１などのクロック端子と夫々接続される。２入力ＡＮＤゲート５４は、パイプマスク信号PIPEMKがロウレベルの間、クロック信号CLKを出力し、ハイレベルの間はクロック信号CLKの出力を止めてロウレベルを出力する。このように、パイプクロック生成回路は、パイプライン処理における各種信号の進行を制御する。」
　
（ク）「【０１０１】・・・（中略）・・・　トレース回路３１は、被トレースデータを記憶するトレースメモリ部５８と、・・・（中略）・・・　クロック信号CLK入力端子６７、・・・（中略）・・・　とを有している。トレースメモリ部５８は、クロック信号CLKの入力端子MCLKと、・・・（中略）・・・　とを備える。・・・（中略）・・・　また、入力端子MCLKに入力されたクロック信号CLKは、トレースメモリ部５８に書き込むための同期信号として利用される。」
　
（ケ）「【０１４０】時刻ｔ２のＲＦステージでは、・・・（中略）・・・　パイプライン制御部３７は、第２命令Inst2のデコード結果に基づきメモリリクエスト信号MRQ#RF、リード信号R#RF、ステータス信号STATUS#RFを出力し、パイプクロックPIPECLKに同期してトレース用ラッチ３９にラッチさせる。
【０１４１】時刻ｔ３のＥＸステージでは、ＡＬＵ４３は、ラッチ４０、４１の内容をもとに演算して、演算結果であるＢ０１番地をラッチ４５にラッチさせる。
　・・・（中略）・・・　
【０１４４】時刻ｔ５のＷＢステージでは、パイプライン制御部３７は、パイプクロックPIPEKLCに同期して、ラッチ５１の内容をレジスタファイル３８の所定のレジスタに書き込む。これと同時に、ラッチ５０、５１は、アドレス信号ADDRとデータ信号DATAをアドレス信号ADDRの出力端子６３ａとデータ信号DATAの出力端子６４ａに出力する。　・・・（後略）」
　
（コ）図３には、各パイプラインステージにおける被トレースデータを、クロック信号のタイミングでラッチすること、及び前記ラッチされた被トレースデータをクロック信号に同期して該クロック信号と共に外部に並列に出力する前記ラッチ回路と出力端子を設けていることが記載されていると認められる。
　ここで、上記（オ）〜（コ）の記載、及び図３を参酌すると、引用例２には、次の発明（以下、「引用発明２」という。）が記載されているものと認められる。 
　
　パイプライン制御方式のマイクロプロセッサであって、
　複数のパイプラインステージにおける被トレースデータを、各パイプラインステージを実行した時点で、
クロック信号のタイミングに従って
　前記複数のパイプラインステージにおける被トレースデータを、前記
クロック信号に同期して、該クロック信号と共に
　を特徴とするマイクロプロセッサ。
　
　（３）対比 
 　本願発明と引用発明１とを対比すると、引用発明１における「マイクロコンピュータ」、及び「外部メモリ」は、それぞれ本願発明における「マイクロプロセッサ」、及び「メモリ」に相当する。 
　そして、引用発明１において、「複数の処理制御手段」は、命令の実行順序を変更する分岐命令も実行する」ものであることから、引用発明１における「命令フェッチ制御手段、命令解読手段、及び命令実行手段からなる複数の処理制御手段」と、本願発明における「複数の処理ユニットと、命令の実行順序を変更する分岐ユニット」とはともに、命令の実行順序を変更する機能を含む複数の処理手段であるという点で共通する。
　そして、本願発明における「前記複数の処理ユニット及び分岐ユニットの処理結果を前記クロック信号のタイミングに従って格納する状態レジスタと、前記状態レジスタに格納された前記複数の処理ユニット及び分岐ユニットの処理結果を、前記クロック信号に同期して該クロック信号と共に外部に並列に出力する出力手段」は、複数の処理ユニットの分岐命令実行結果を含む処理結果をを外部に並列に出力するものであることから、本願発明と引用発明１とは、ともに、「複数の処理手段の分岐命令実行結果を含む処理結果を外部に並列に出力する出力手段」を備えているということができる。 
　 
 　よって、本願発明と引用発明１とは、ともに、
　
　複数の処理ステップで構成される命令の演算処理を実行するために、これらの処理ステップに対応して設けられた、命令の実行順序を変更する機能を含む複数の処理手段を備え、メモリに格納された一連の命令をクロック信号に従って順番に読み出し、前記複数の処理手段で逐次オーバーラップして処理するパイプライン制御方式のマイクロプロセッサにおいて、
　前記複数の処理手段の分岐命令実行結果を含む処理結果を外部に並列に出力する出力手段を、
　設けたことを特徴とするマイクロプロセッサ。
　
 である点で一致し、次の点で相違する。
　
［相違点１］  
　「命令の実行順序を変更する機能を含む複数の処理手段」について、
　本願発明が「命令の実行順序を変更する分岐ユニット」を備え、「分岐ユニットの処理結果」を出力するのに対して、引用発明１は、前記「命令の実行順序を変更する分岐ユニット」を備えておらず、前記「処理手段」が、分岐命令の処理結果を出力する点。
　
［相違点２］
　本願発明が、「複数の処理ユニット及び分岐ユニットの処理結果を前記クロック信号のタイミングに従って格納する状態レジスタ」を備えるのに対して、
　引用発明１は、「複数の複数の処理手段の分岐命令実行結果を含む処理結果を前記クロック信号のタイミングに従って格納する状態レジスタ」を備えているかどうか明らかでない点。
　
［相違点３］
　本願発明が、「前記状態レジスタに格納された前記複数の処理ユニット及び分岐ユニットの処理結果を、前記クロック信号に同期して該クロック信号と共に外部に並列に出力する」のに対して、引用発明１は、「複数の処理制御手段の分岐命令実行結果を含む処理結果を、各処理を実行したタイミングで外部に並列に出力する」点。
　
 （４）判断 
　まず、相違点１について検討する。 
　本願の出願日前である平成１２年１月２１日に頒布された刊行物（緒方正暢，”最新ＲＩＳＣ  ＣＰＵ事情　ＷＳから組み込み機器までカバーするＰｏｗｅｒ  ＰＣファミリ”，インターフェース  第２１巻  第１１号，ＣＱ出版株式会社，１９９５年１１月１日 ， 第２１巻  第１１号，Ｐ．１２０ ）に、
「ＰｏｗｅｒＰＣの大きな特徴は，分岐ユニットが実行ユニットの一つとして独立していることである．分岐命令，トラップ，システム・コールといった制御の流れを変える命令は，分岐ユニットによって処理される．」（１２０頁左欄１７行目〜２０行目。）と記載されているように、パイプライン制御処理方式のプロセッサが、制御の流れを変える命令を処理する分岐ユニットを備えることは、当業者にとって周知の技術である。
　したがって、引用発明１における「複数の処理制御手段」について、本願発明のように「命令の実行順序を変更する分岐ユニット」を備え、分岐命令の「処理結果」を該「分岐ユニット」が出力する構成とすることは、当業者であれば適宜なし得たことである。
　よって、前記相違点１は格別のものではない。 
　
　次に相違点２〜３について検討する。
　本願の出願日前である１９８６年１月２０日に頒布された刊行物（情報・通信・マイクロコンピュータ辞典編集委員会，”情報・通信マイクロコンピュータ辞典”，丸善株式会社，１９８６年１月２０日 ， Ｐ．２０７、２９４、３５３、３５４、４３４ ）に、
「専用レジスタ 　［ｄｅｄｉｃａｔｅｄ　ｒｅｇｉｓｔｅｒ］ 
データの一時記憶を特定機能毎に専用化されたレジスタ．たとえば，あるマイクロコンピュータでは，・・・（中略）・・・
入出力ポートでのデータを保持するためのレジスタ
「人出カポート 　［ｉｎｐｕｔ／ｏｕｔｐｕｔ　ｐｏｒｔ］ 
ＣＰＵが，周辺機器，外部機器との間でデータの転送を行う部分．　・・・（中略）・・・　通常は並列入出力を行うときの入力ラッチ，
出力ラッチを意味する
「フリップフロップ ［ｆｌｉｐ−ｆｌｏｐ］ 
・・・（中略）・・・フリップフロップは論理回路を構成する基本回路の一つであり，二つの状態，すなわち０と１の２値を記憶することができるため，２進データの１桁を表現し保持することができる．また，
トリガ（クロック信号）に同期してデータを入力したり出力したりする
「レジスタ 　・・・（中略）・・・ 
・・・（中略）・・・　
レジスタの構成は，複数のフリップフロップ，桁送り回路，単純なデータラッチ回路
　また、本願の出願日前である１９９７年３月１日に頒布された刊行物（増田佳泰，”ＰＣ  ＵＮＩＸ活用講座（番外編３）　Ｖ８２１ボードにＩ／Ｏポートを追加する”，Ｉｎｔｅｒｆａｃｅ  第２１巻  第１１号，ＣＱ出版株式会社，１９９７年３月１日 ， 第２３巻  第３号，Ｐ．１８２ ）に、
「マイコン・ボートにＩ／０ポートを作るには， ラッチ回路等を使う方法と，８２５５Ａなどの専用ＩＣを使う方法とかあります．　・・・（中略）・・・　
「出力専用の端子が８個ほしい」のように，あらかじめ用途がはっきりしている場合には， ラッチ回路等を使用した
　また、本願の出願日前である平成１２年１月７日に頒布された刊行物である、特開２０００−３９９４号公報に、
「【０００９】すなわち、複数の回路ブロックで構成された半導体集積回路において、・・・（中略）・・・　
出力端子に対応して出力用ラッチ回路を設ける
出力用ラッチ回路の動作タイミングを与えるクロック信号
　マイクロコンピュータが信号を外部に出力する信号出力手段において、
出力端子に対応してラッチ回路等からなる専用レジスタを設けて、前記信号を、動作タイミングを与えるトリガ（クロック信号）のタイミングに従って、前記専用レジスタにラッチ（格納）し、前記専用レジスタにラッチ（格納）された信号を、動作タイミングを与えるトリガ（クロック信号）に同期して、前記出力端子を介して外部へ並列に出力する構成とすることは、当業者にとって、周知技術である。
　そして、引用発明２のパイプライン制御方式のマイクロプロセッサは、「
クロック信号のタイミングに従って
クロック信号に同期して
該クロック信号と共に
　してみると、引用発明１のパイプライン制御方式のマイクロコンピュータにおける信号出力手段に前記周知技術を適用し、その際に、引用発明２のように、トリガーとしてクロック信号を用い、信号出力時にクロック信号と共に出力するようにすることで、引用発明１における信号出力手段を、本願発明のように「複数の処理ユニット及び分岐ユニットの処理結果を前記クロック信号のタイミングに従って格納する状態レジスタ」を備え、「前記状態レジスタに格納された前記複数の処理ユニット及び分岐ユニットの処理結果を、前記クロック信号に同期して該クロック信号と共に外部に並列に出力する」構成とすることは、当業者であれば、容易に想到し得たことである。
　よって、前記相違点２〜３は格別のものではない。
　
　そして、本願発明の構成によってもたらされる効果も、引用発明１、引用発明２、及び上記周知技術から当業者ならば容易に予測することができる程度のものであって、格別のものとはいえない。 
 　 
 （５）むすび 
 　したがって、本願発明は、引用発明１、引用発明２、及び周知技術に基いて、当業者が容易に発明をすることができたものであるので、特許法第２９条第２項の規定により特許を受けることができない。 
 　よって、結論のとおり審決する。