【事件の表示】
　特願２００３−３９５４０３「不揮発性メモリ・システム内でのプログラミング電圧保護」拒絶査定不服審判事件〔平成１６年５月２７日出願公開、特開２００４−１５２４８４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１０年１月８日に出願した特願平１０−５３１０９７号（パリ条約に基づく優先権主張　外国庁受理１９９７年１月８日、アメリカ合衆国）の一部を平成１５年１１月２６日に新たな特許出願としたものであって、平成１８年７月１８日付けで手続補正がなされ、同年１１月２日付けで拒絶査定がなされ、これに対して平成１９年２月１３日に拒絶査定に対する審判請求がなされるとともに、同年３月１５日付け（同年３月１９日特許庁受付）で手続補正がなされたものである。
　
第２．平成１９年３月１５日付けの手続補正についての却下の決定
［結論］
　平成１９年３月１５日付けの手続補正を却下する。
　
［理由］
１．補正の内容
　平成１９年３月１５日付けの手続補正（以下、「本件補正」という。）は、補正前の特許請求項の範囲の請求項１〜３０を、補正後の特許請求の範囲の請求項１〜３０と補正するものであり、補正前後の請求項１及び２は以下のとおりである。
（補正前）
　「【請求項１】
　メモリ・システムであって、
　複数のメモリセルから成るアレイ（１２）と、
　プログラミング電圧を受け取るプログラミング電圧ノード（ＶＰＰ）と、
　前記メモリセルから成るアレイ（１２）に対するプログラミング動作を制御する状態マシン（１２０）と、
　前記状態マシン（１２０）及び前記プログラミング電圧ノード（ＶＰＰ）に結合された電圧検出回路（３００）であり、前記プログラミング電圧が第１電圧を超えていれば、前記状態マシン（１２０）をイネーブルに為して、前記プログラミング動作の内の１つを始動させ、もし前記プログラミング電圧が前記第１電圧未満であり且つ少なくとも１つのタイミング信号（１１０）の状態によって決定される第２電圧を超えていれば、前記プログラミング動作を続行させ、そしてもし前記プログラミング電圧が前記第２電圧を下回って降下すれば、前記プログラミング動作を終了させるように構成された電圧検出回路（３００）と、
を備えることを特徴とするメモリ・システム。
　　【請求項２】
　前記プログラミング電圧ノード（ＶＰＰ）、前記電圧検出回路（３００）、並びに、前記アレイ（１２）の間に結合されて、前記プログラミング電圧から押し上げられた電圧を生成する充電ポンプ（３１０）と、
　前記電圧検出回路（３００）が、もし前記プログラミング電圧が第３電圧未満であり且つ第４電圧よりも大きく、前記第３電圧が前記第１電圧未満であれば、前記プログラミング動作の内の１つを実行させるように、そして、前記プログラミング電圧が前記第３電圧及び前記第４電圧の間である際に、前記アレイ（１２）に対して前記押し上げられた電圧を提供する前記充電ポンプを結合させるように、前記状態マシン（１２０）をイネーブルに為す要素又は指示を有することと、
を更に含むことを特徴とする、請求項１に記載のメモリ・システム。」
　
（補正後）
　「【請求項１】
　メモリ・システムであって、
　複数のメモリセルから成るアレイ（１２）と、
　プログラミング電圧を受け取るプログラミング電圧ノード（ＶＰＰ）と、
　前記メモリセルから成るアレイ（１２）に対するプログラミング動作を制御する状態マシン（１２０）と、
　前記状態マシン（１２０）及び前記プログラミング電圧ノード（ＶＰＰ）に結合された電圧検出回路（３００）であり、セットアップ状態でプログラミングを始動させるときは、
前記プログラミング電圧が第１電圧を超えていれば、プログラミング電圧ＶＰＰをそのまま用いてプログラミングを始動させ、セットアップ状態でプログラミング始動後のプログラミング実行状態では、前記プログラミング電圧が前記第１電圧よりも低い第２電圧を超えていれば前記プログラミング動作を続行させ、そしてもし前記プログラミング電圧が前記第２電圧を下回って降下すれば、前記プログラミング動作を終了させるように構成され、
各々が前記プログラミング電圧ノード（ＶＰＰ）及びシステム接地の間に直列結合された４つのインピーダンス（ＲＡ，ＲＢ，ＲＣ，ＲＤ），（Ｒ１，Ｒ２，Ｒ３，Ｒ４）を有する第１及び第２の電圧分割器であり、これら第１及び第２電圧分割器の各々が、前記４つのインピーダンスの間にそれぞれ接続された第１、第２、並びに第３のノード（Ｎ１，Ｎ２，Ｎ３）を有し、前記プログラミング電圧が当該第１及び第２電圧分割器によって分割されて、前記第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）に前記プログラミング電圧の分割部をそれぞれ生成することから成る第１及び第２電圧分割器と、
　　前記第１及び第２電圧分割器の間に接続されると共に、前記状態マシン（１２０）から制御信号（１１０）を受信すべく結合されたスイッチング回路（１３２，１３４，１３６，１３８）であり、前記制御信号（１１０）が当該スイッチング回路（１３２，１３４，１３６，１３８）に指図して、前記第１及び第２電圧分割器各々の前記第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）を相互に結合させるかそれらの結合を解除させることから成るスイッチング回路（１３２，１３４，１３６，１３８）と、
　　前記第２電圧分割器の前記第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）に接続されると共に前記状態マシン（１２０）に接続された制御回路であり、前記状態マシン（１２０）をイネーブルに為して、もし前記プログラミング電圧が第１電圧を超えればプログラミング動作を始動させ、もし前記プログラミング電圧が前記第１電圧未満であり且つ少なくとも１つのタイミング信号（１１０）の状態によって決定される第２電圧を超えれば前記プログラミング動作を続行させ、そして、もしプログラミング電圧が前記第２電圧を下回って降下すれば前記プログラミング動作を終了させるように構成された制御回路と、を含む電圧検出回路（３００）と、を備え、
　前記スイッチング回路が、前記第１及び第２電圧分割器の前記第１、第２、並びに第３ノード（Ｎ１，Ｎ２，Ｎ３）各々間にそれぞれ接続された３つの結合トランジスタ（１３４，１３６，１３９）と、前記第１及び第２電圧分割器の一方と前記システム接地との間にそれぞれ接続された２つのイネーブルリング・トランジスタ（１３２，１４０）と、を含み、前記結合トランジスタ（１３４，１３６，１３８）及び前記イネーブリング・トランジスタ（１３２，１４０）の各々が、前記状態マシンからの制御信号を受信すべく結合された制御端子を有して、前記第１及び第２電圧分割器をイネーブルに為して、それらを一体的に結合することを特徴とするメモリ・システム。
　　【請求項２】
　前記プログラミング電圧ノード（ＶＰＰ）、前記電圧検出回路（３００）、並びに、前記アレイ（１２）の間に結合されて、前記プログラミング電圧から押し上げられた電圧を生成する充電ポンプ（３１０）を備え、
　上記セットアップ状態では、前記電圧検出回路（３００）が、前記プログラミング電圧が前記第１電圧及び第２電圧よりも低い第３電圧未満であり且つ第４電圧よりも大きければ前記充電ポンプで昇圧した電圧でプログラミングを始動させるように作動することを特徴とする、請求項１に記載のメモリ・システム。」
　
２．補正の適否についての検討
（１）補正前の請求項１、２を、各々補正後の請求項１、２とする補正は、特許法第１７条の２第４項（平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的としたものに該当する。
　そこで、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否かにつき検討する。
　
（２）補正後の請求項２に係る発明は、「上記セットアップ状態では、前記電圧検出回路（３００）が、前記プログラミング電圧が前記第１電圧及び第２電圧よりも低い第３電圧未満であり且つ第４電圧よりも大きければ前記充電ポンプで昇圧した電圧でプログラミングを始動させるように作動すること」という構成を含むものである。
　ここにおいて、補正後の請求項１の記載より、「前記第１電圧」とは、「プログラミング電圧ＶＰＰをそのまま用いてプログラミングを始動させ」る場合における「前記プログラミング電圧」の下限値であり、「前記」「第２電圧」とは、「前記プログラミング動作を続行させ」る場合における「前記プログラミング電圧」の下限値（又は、「前記プログラミング動作を終了させる」場合における「前記プログラミング電圧」の上限値）である。
　
（３）一方、本願の発明の詳細な説明において、「充電ポンプ」による昇圧と「プログラミング電圧」との関係に関連して記載された箇所は以下のとおりである。
　「【００３４】
  図３はプログラム電圧制御回路１３０のブロック線図である。このプログラム電圧制御回路１３０は、電圧検出回路３００によって受け取られる外部から供給されたプログラミング電圧又は外部供給プログラミング電圧ＶＰＰに接続されている。この電圧検出回路３００も状態マシン１２０から制御信号１１０を受信して、書込み動作に備えてＶＰＰの電圧レベルをサンプリングさせられる。電圧検出回路３００はLevelOK信号１１５を生成してこれを状態マシン１２０に対して供給し、ＶＰＰが許容可能な電圧範囲内にあるか否かを表示する。更に、ＶＰＰの電圧レベルがメモリセルを直にプログラムするには不充分であるが、充電ポンプ回路３１０に適切なプログラミング電圧レベルを作り出させるには充分な電圧範囲内にある際、電圧検出回路３００は充電ポンプ選択信号を生成する。以下に説明されるように、充電ポンプ選択信号は、電圧ＶＰＰが＋６ボルト未満で＋３ボルトを上回るの大きさを有するときのみアクティブである。アクティブである際、この充電ポンプ選択信号はスイッチ３３０に充電ポンプ回路３１０の入力をＶＰＰに接続させる一方で、同時にスイッチ３４０に電圧調整器３２０のＶＰＰＷＬ入力を充電ポンプ回路３１０の出力に接続させる。次いで電圧調整器３２０の出力は充電ポンプ回路３１０からの電圧レベル出力（例えば＋１２ボルト）を用いて、ＶＰＰＢＬとして適切な電圧を生成する（例えば＋７ボルト）。
【００３５】
  逆に、ＶＰＰの電圧レベルがプログラミング電圧レベルを直に供給するに充分高ければ（例えば＋１０ボルト以上）、電圧検出回路３００は、スイッチ３３０によって、ＶＰＰの充電ポンプ回路３１０に対する接続を解除させ、ＶＰＰ乃至ＶＰＰＢＬをスイッチ３３０及び３４０を介して電圧調整器３２０の入力に直に結合させる。次いでＶＰＰが用いられて、ＶＰＰＷＬを電圧調整器３２０に対して直に提供しこれを駆動して、ＶＰＰＢＬを作り出させる。幾つかの適用例において、電圧ＶＰＰＷＬを生成するために更なる電圧調整器（不図示）を提供することが望ましい場合もある。その場合、そうした電圧調整器は調整器３２０のようにスイッチ３４０の出力に接続された入力を有することとなって、電圧ＶＰＰＷＬが電圧ＶＰＰＢＬと同一な方式で調整される。これは、入力ＶＰＰがあまりも大きくなる際、ＶＰＰＷＬが最大仕様値を超えないことを確保することになる。留意することは、ＶＰＰＷＬを作り出すべく使用される任意のそうした調整器が電圧における降下を引き起こして、別の充電ポンプ回路をその調整器及びスイッチ３４０の間に提供する必要性があるかもしれないことである。電圧ＶＰＰＷＬは殆ど電流を吸い込まないワード線に接続されているので、そうした追加の充電ポンプ回路の電流要件は小さくなる。
【００３６】
  電圧ＶＰＰが＋１０ボルト未満である場合、その電圧はメモリを直にプログラムするためには使用できず、回路３１０等の充電ポンプ回路が使用可能となる。しかしながら、もし電圧が＋６ボルトを上回るものであれば、この大きさの電圧は典型的には充電ポンプ回路３１０を具現化すべく使用されるＣＭＯＳ回路を恐らくは損なうことになるので、依然として使用され得ない。損傷は、ポンプ３１０のＣＭＯＳインバータが、一方の状態から他方の状態へスイッチングする際、動作のスナップバック（反動）・モードに入ったときに典型的には生じる。こうして、ＶＰＰが＋６ボルトを上回る際に充電ポンプ選択信号をイナクティブに為すことによって、充電ポンプ回路３１０に印加される＋６ボルトを上回る電圧が全くないことを確保することが必要である。」
　「【００４５】
  充電ポンプ選択信号は、インバータ１５７をＡＮＤゲート１５９と共に用いて、信号Gt3vLevを信号Gt6vLevの逆数と組み合わせることによって生成される。こうして先に留意したように充電ポンプ選択信号は、電圧ＶＰＰが＋６ボルト未満であり且つ＋３ボルトを上回るときのみにアクティブとなる。」
　「【００５２】
  Ｎ１での状況と同様に、Ｎ２での電圧はトランジスタ１４４を介してコンパレータ１５０の入力まで通過して、Gt6vLevを作り出す。この例の場合、基準電圧１７２とＲＡ乃至ＲＤ及びＲ１乃至Ｒ４に対する抵抗値とは、ＶＰＰが＋６Ｖを上回る際、Gt6vLevが高となるように選択される。もし電圧が＋１０Ｖ未満であれば、Gt10vLevが低となって、ＮＡＮＤゲート１６０の出力が低に付勢されることなる。この低い値はLeverOK１１５出力まで伝播してそれが低に付勢されることになる。LevelOK上の低論理レベルは、ＶＰＰでの電圧が、メモリ・アレイ１２内のセルをプログラムするために直に使用するには低過ぎること、そしてセルに対するプログラミング電圧を生成するために充電ポンプを使用するには高過ぎることを表示している。ＩＳＭ１２０は、LevelOK１１５からのその低論理出力を観測すると、プログラミング動作が進行することを禁止して、ＶＰＰ故障ビットがステータス・レジスタ内にセットされる。
【００５３】
  同様に、Ｎ３での電圧はトランジスタ１４６を介してサンプリング用のコンパレータ１５２の正の入力まで通過する。上述のノードＮ１及びＮ２の場合のように、基準電圧１７２とＲＡ乃至ＲＤ及びＲ１乃至Ｒ４に対する抵抗値とは、ＶＰＰが＋３Ｖを上回る際、Gt3vLevが高となるように選択される。Gt3vLevが低である際、ＶＰＰでの電圧はプログラミング電圧レベルを提供するか或は充電ポンプにプログラミング電圧レベルを生成させるには低過ぎ、LevelOK１１５は低に付勢されて、ＩＳＭ１２０に対して、プログラミング動作の更なる実行を阻止するような信号で合図する。もし、Gt3vLevが高であるが、Gt6vLevが低であれば、電圧は＋３Ｖを上回るが＋６Ｖ未満であるので、充電ポンプが動作することを表示し、ＮＡＮＤゲート１５４の両入力が高となり、それがLevelOK１１５を高とし、よってＩＳＭ１２０に対して、ＶＰＰが充電ポンプを動作するには少なくとも充分であることを信号で合図し、ＩＳＭ１２０がプログラミング動作を進めることになる。」
　
（４）ここにおいて、「充電ポンプ選択信号は、電圧ＶＰＰが＋６ボルト未満で＋３ボルトを上回るの大きさを有するときのみアクティブである。」（００３４段落）等の記載から、発明の詳細な説明には、補正後の請求項２の「第３電圧」、「第４電圧」に相当する電圧が、各々「＋６ボルト」、「＋３ボルト」であることが記載されているものと認められる。
　一方、「ＶＰＰが＋３Ｖを上回る際、Gt3vLevが高となるように選択される。Gt3vLevが低である際、ＶＰＰでの電圧はプログラミング電圧レベルを提供するか或は充電ポンプにプログラミング電圧レベルを生成させるには低過ぎ、・・・プログラミング動作の更なる実行を阻止するような信号で合図する。」（００５３段落）の記載から、発明の詳細な説明に記載されている「前記プログラミング動作を続行させ」る場合における「前記プログラミング電圧」の下限値（又は、「前記プログラミング動作を終了させる」場合における「前記プログラミング電圧」の上限値）である「第２電圧」は、「＋３Ｖ」であるものと認められる。
　したがって、発明の詳細な説明には、「第３電圧」が「第２電圧」よりも大きいことが記載されており、請求項２に記載された「上記セットアップ状態では、前記電圧検出回路（３００）が、
前記プログラミング電圧が前記第１電圧及び第２電圧よりも低い第３電圧未満であり
　
　したがって、補正後の請求項２に係る発明は、発明の詳細な説明に記載されたものではないから、特許法第３６条第６項第１号に規定する要件を満たしておらず、特許出願の際独立して特許を受けることができない。
　よって、補正前の請求項２を補正後の請求項２と補正する補正を含む本件補正は、特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しない。
　
３．補正の却下の決定についてのむすび
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないから、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明
　平成１９年３月１５日付けの手続補正は上記のとおり却下されたので、本願の請求項１〜３０に係る発明は、平成１８年７月１８日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜３０に記載された事項により特定されるとおりのものであり、そのうちの請求項６に係る発明（以下、「本願発明」という。）は、請求項６に記載された事項により特定される以下のとおりのものである。
　「【請求項６】
　複数のメモリセルから成るアレイ（１２）を含むメモリ・システムの動作を制御する方法であって、
　プログラミング電圧を受け取り、
　もし前記プログラミング電圧が第１電圧を超えていれば、前記アレイ（１２）に対するプログラミング動作を始動し、
　もし前記プログラミング電圧が前記第１電圧未満であり且つ少なくとも１つのタイミング信号（１１０）の状態によって決定される第２電圧よりも大きく維持されていれば、前記プログラミング動作を継続し、
　もし前記プログラミング電圧が前記第２電圧を下回って降下すれば、前記プログラミング動作を終了することを特徴とする方法。」
　
第４．引用例に記載された発明
１．本願の優先権主張の日前に日本国内又は外国において頒布され、原査定の根拠となった拒絶の理由において引用された特開平３−２９６９９７号公報（以下、「引用例」という。）には、第１〜４図とともに、以下の事項が記載されている（下線は、当合議体において付加したものである。）。
　
（ａ）「〔産業上の利用分野〕
　
本発明は判定基準レベルに対する外部電圧の印加状態を検出して内部状態を設定可能にされた半導体集積回路、さらには、斯る外部印加電圧で一旦設定された内部状態の不所望な解除防止の技術に関し、例えばＥＰＲＯＭ（エレクトリカリ・プログラマブル・リード・オンリ・メモリ）における書込みモードの設定や
　
（ｂ）「この高電圧検出回路における判定レベルは、電源電圧Ｖｃｃに前記ＭＯＳＦＥＴＱ１、Ｑ２の夫々のしきい値電圧を加算したレベルに固定され、その判定レベルを境に端子Ｖｐｐに印加される電圧レベルを判定する。
通常書込み用高電圧や電源電圧には回路動作を保証し得る許容範囲が定められており、前記判定レベルが電源電圧Ｖｃｃの最大定格値と書込み用高電圧の最低定格値の間に入るように回路定数が決定されている。
　
（ｃ）「〔実　施　例〕
　第３図には、本発明の一実施例に係るＥＰＲＯＭのブロック図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術によって、単結晶シリコンのような１個の半導体基板上に形成される。
　同図には、
メモリセルアレイ１０とそれに関連する入出力回路が１ビット分代表的に示されている。本実施例のＥＰＲＯＭは、特に制限されないが、全体として１６ビットのように複数ビットの単位でデータ読出しが可能にされ、これに従えば、メモリセルアレイ１０や入出力回路は１６組配置される。
　
（ｄ）「尚、特に制限されないが、書込み動作において、Ｘアドレスデコーダ１１やＹアドレスデコーダ１４などには昇圧回路２２で内部電圧Ｖｃｃ１が電源電圧Ｖｃｃに代えて供給されるようになっている。
　
制御回路２１は、書込み用高電圧Ｖｐｐとチップイネーブル信号ＣＥ及び出力イネーブル信号ＯＥとを受けて、内部の動作に必要な各種の制御信号やタイミング信号を形成する。
　
（ｅ）「
ここで、第４図にはページフログラムモードの動作例が示されている
　
ページプログラムモードは、１２．５Ｖのような書込み高電圧Ｖｐｐが印加され、且つアウトプットイネーブル信号ＯＥの入力端子にも１２．５Ｖのような高電圧が印加されることによって設定される。
　
（ｆ）「本実施例におけるページプログラムにおけるデータの書込みでは、同時に６４個のメモリセルに対する書込み動作が行われる。従って、このとき最大６４個のメモリセルトランジスタのソース・ドレイン間に同時に書込み電流が流れることになる。
従って、斯るページプログラム動作においては書込み電圧ＶｐｐはＥＰＲＯＭ内部において降下することが予想される
　
本実施例においてそのような書込み電圧ＶｐｐのＥＰＲＯＭ内部での降下が、既に設定されているページプログラムモードに影響を与えないようにするため、制御回路２１において、出力イネーブル信号ＯＥを受ける入力回路及びＶｐｐ電源入力回路に含まれる、電源電圧Ｖｃｃ以上の高電圧検出回路は、ヒステリシス特性を持ち、一旦設定されるページプログラムモードが書込み電圧Ｖｐｐの前記不所望な降下によってキャンセルされないようになっている。以下このための電圧検出回路の一例を説明する。
　
（ｇ）「第１図は斯る電圧検出回路３０の一例が示される。
　
同図に示される電圧検出回路３０は、判定部３１と増幅部３２を含み、前記判定部３１は、増幅部３２の出力論理レベルの変化に従って相互にレベルの異なるバイアス電圧ＶＰ１を生成するバイアス電圧生成部３３と、書込み電圧Ｖｐｐが印加される端子を含む直流電流経路に、前記バイアス電圧ＶＰ１をゲート電極に受けるＰチャンネル型ＭＯＳＦＥＴＱ３０を介在させて成る検出部３４とによって構成される
　前記検出部３４はダイオード接続されたＮチャンネル型ＭＯＳＦＥＴＱ３１、前記ＭＯＳＦＥＴＱ３０、及びＮチャンネル型ＭＯＳＦＥＴＱ３２が、端子Ｖｐｐと回路の接地端子Ｖｓｓとの間に直列接続されて成る。端子Ｖｐｐから供給される電圧は前記ＭＯＳＦＥＴＱ３１を通してそのしきい値電圧だけレベルシフトされ、ＭＯＳＦＥＴＱ３０、Ｑ３２によって構成されるＣＭＯＳインバータの動作電圧とされる。前記ＭＯＳＦＥＴＱ３０のゲート電極には前記バイアス電圧ＶＰ１が印加され、またＭＯＳＦＥＴＱ３２のゲート電極には電源電圧Ｖｃｃが定常的に供給される。斯るＭＯＳＦＥＴＱ３２のコンダクタンスは比較的小さく設定されている。
　
したがって、端子Ｖｐｐがバイアス電圧ＶＰ１のような比較的低いレベルにされているときには、Ｐチャンネル型ＭＯＳＦＥＴＱ３０がオフ状態にされることなどにより、その出力電圧ＶＰ２は回路の接地電位Ｖｓｓにのようなローレベルの論理値を採る。一方、端子Ｖｐｐにバイアス電圧ＶＰ１以上の所定の高電圧が印加された状態ではＭＯＳＦＥＴＱ３１を通した動作電圧がそのしきい値電圧以上にされることによって前記ＭＯＳＦＥＴＱ３０がオン状態にされ、その合成コンダクタンスとＭＯＳＦＥＴＱ３２のコンダクタンスとの比に従って出力電圧ＶＰ２はハイレベルにされる。
　
（ｈ）「前記増幅部３２は、その電圧ＶＰ２を夫々のゲートに受けるＰチャンネル型ＭＯＳＦＥＴＱ３４とＮチャンネル型ＭＯＳＦＥＴＱ３５から成るＣＭＯＳインバータと、このＣＭＯＳインバータの出力を夫々のゲートに受けるＰチャンネル型ＭＯＳＦＥＴＱ３６とＮチャンネル型ＭＯＳＦＥＴＱ３７から成るＣＭＯＳインバータとによって構成され、
最終段のＣＭＯＳインバータの出力ＶＰが、その論理レベルに応じて、端子Ｖｐｐに所定の高電圧が印加されているか否かを示す。
　
（ｉ）「前記バイアス電圧生成部３３は、増幅段３２の出力信号ＶＰを夫々ゲート電極に受けるＰチャンネル型ＭＯＳＦＥＴＱ４０とＮチャンネル型ＭＯＳＦＥＴＱ４１，Ｑ４２を含む。前記ＭＯＳＦＥＴＱ４０，Ｑ４１のソース電極は夫々電源電圧Ｖｃｃを受け、その共通ドレイン電極にはＭＯＳＦＥＴＱ４２のドレイン電極が結合され、当該ノードに形成される電圧が前記バイアス電圧ＶＰ１とされる。
　前記電圧ＶＰが回路の接地電位Ｖｓｓのようなローレベルのとき、ＭＯＳＦＥＴＱ４０はオン状態に、そしてＭＯＳＦＥＴＱ４１，Ｑ４２はオフ状態にされるため、バイアス電圧ＶＰ１は電源電圧Ｖｃｃにされる。
　一方前記電圧ＶＰが電源電圧Ｖｃｃのようなハイレベルのときは、ＭＯＳＦＥＴＱ４０がオフ状態、並びにＭＯＳＦＥＴＱ４１，Ｑ４２がオン状態にされるから、バイアス電圧ＶＰ１は、ＭＯＳＦＥＴＱ４１とＱ４２のコンダクタンス比に従ったハイレベルにされる。このとき、ＭＯＳＦＥＴＱ４２のコンダクタンスを比較的小さくしておけば、バイアス電圧ＶＰ１は
ＶＰ１＝Ｖｃｃ−Ｖｔｈ（Ｑ４１）で示されるように電源電圧Ｖｃｃよりも低くされる。尚、同式においてＶｔｈ（Ｑ４１）はＭＯ８ＦＥＴＱ４１のしきい値電圧である。」（６頁左下欄１行〜右下欄６行）
　
（ｊ）「この電圧検出回路３０において、印加電圧Ｖｐｐが、電源電圧ＶｃｃとＭＯＳＦＥＴＱ３１のしきい値電圧Ｖｔｈ（Ｑ３１）とＭＯＳＦＥＴＱ３０のしきい値電圧Ｖｔｈ（Ｑ３０）との総和以下のレベルである場合、即ち下記式
Ｖｐｐ≦Ｖｃｃ＋Ｖｔｈ（Ｑ３１）＋Ｖｔｈ（Ｑ３０）
を満足するとき、ＭＯＳＦＥＴＱ３０はオフ状態を採り、電圧ＶＰがローレベルにされる。このときバイアス電圧ＶＰ１はＭＯＳＦＥＴＱ４０を介して電源電圧Ｖｃｃにされる。
　この状態で
Ｖｐｐ＞Ｖｃｃ＋Ｖｔｈ（Ｑ３１）＋Ｖｔｈ（Ｑ３０）の関係を満足する電圧Ｖｐｐが印加されると、ＭＯＳＦＥＴＱ３０がオン状態にされ、ＭＯＳＦＥＴＱ３４、Ｑ３５で構成されるＣＭＯＳインバータが、電圧ＶＰ２をハイレベルと検出することができるレベルの高電圧Ｖｐｐ入力に呼応して、増幅部３２の出力電圧ＶＰが電源電圧Ｖｃｃに相当するようなハイレベルにされる。
電圧ＶＰがハイレベルにされると、バイアス電圧ＶＰ１は
ＶＰ１＝Ｖｃｃ−Ｖｔｈ（Ｑ４１
の関係を持つことになる。従って、高電圧Ｖｐｐの印加を検出した後は、当該電圧Ｖｐｐが
Ｖｐｐ＜Ｖｃｃ−Ｖｔｈ（Ｑ４１）＋Ｖｔｈ（Ｑ３１）＋Ｖｔｈ（Ｑ３０）の関係を満足するまで下がらない限り、高電圧Ｖｐｐ印加の検出状態を維持することができる
　
したがって、高電圧検出前の状態において、高電圧印加を検出する判定基準レベルは
Ｖｃｃ＋Ｖｔｈ（Ｑ３１）＋Ｖｔｈ（Ｑ３０）とされ
高電圧印加を検出した後における判定基準レベルは
Ｖｃｃ−Ｖｔｈ（Ｑ４１）＋Ｖｔｈ（Ｑ３１）＋Ｖｔｈ（Ｑ３０）とされる
　
このように、外部から供給される電圧Ｖｐｐが判定レベルを超えて高電圧の印加が検出されると、その判定基準レベルは、そのときの外部印加電圧Ｖｐｐとの差を増す方向、即ちレベルが低くなる方向へにＶｔｈ（Ｑ４１）分だけレベルシフトされという、ヒステリシス特性を持つことになる
　
これにより、第２図に示されるように書込み用高電圧Ｖｐｐの印加によってＥＰＲＯＭにページプログラムモードが設定されたとき、ページプログラム動作で同時に大きな書込み電流が流れて、当該書込み電圧Ｖｐｐが内部で降下しても、電圧検出回路３０のヒステリシス特性故にそのときの判定基準レベルは最初の基準レベルよりも低くされているから、ページプログラムモードが途中で解除されるような虞はない。
　
（ｋ）「上記実施例によれば以下の作用効果がある。
（１）外部から供給される電圧Ｖｐｐが判定レベルを超えて電圧検出回路３０により高電圧の印加が検出されると、その判定基準レベルは、そのときの外部印加電圧Ｖｐｐとの差を増す方向、即ちレベルが低くなる方向へにＶｔｈ（Ｑ４１）分だけレベルシフトされという、ヒステリシス特性を電圧検出回路３０は持つから、書込み用高電圧Ｖｐｐの印加によってＥＰＲＯＭにページプログラムモードが設定されたとき、ページプログラム動作で同時に大きな書込み電流が流れて、当該書込み電圧Ｖｐｐが内部で降下しても、そのときの判定基準レベルは最初の基準レベルよりも低くされている故に、ページプログラムモードが途中で解除されて誤動作することを防止することができる。
（２）上記作用効果から、ページプログラムモード時の書込み高電圧の降下がある程度許容されることにより、
　
２．ここにおいて、引用例には、「ＥＰＲＯＭ」における「ページフログラムモードの動作」をどのように制御するかについて記載されているから、当該引用例には、「ＥＰＲＯＭ」における「ページフログラムモードの動作」を制御する方法が記載されていることは明らかである。
　
３．また、摘記事項（ｅ）の「ページプログラムモードは、１２．５Ｖのような書込み高電圧Ｖｐｐが印加され、且つアウトプットイネーブル信号ＯＥの入力端子にも１２．５Ｖのような高電圧が印加されることによって設定される。」という記載、摘記事項（ｆ）の「本実施例においてそのような書込み電圧ＶｐｐのＥＰＲＯＭ内部での降下が、既に設定されているページプログラムモードに影響を与えないようにするため、制御回路２１において、出力イネーブル信号ＯＥを受ける入力回路及びＶｐｐ電源入力回路に含まれる、電源電圧Ｖｃｃ以上の高電圧検出回路は、ヒステリシス特性を持ち、一旦設定されるページプログラムモードが書込み電圧Ｖｐｐの前記不所望な降下によってキャンセルされないようになっている。」という記載、及び摘記事項（ｊ）の「したがって、高電圧検出前の状態において、高電圧印加を検出する判定基準レベルは、Ｖｃｃ＋Ｖｔｈ（Ｑ３１）＋Ｖｔｈ（Ｑ３０）とされ、高電圧印加を検出した後における判定基準レベルは、Ｖｃｃ−Ｖｔｈ（Ｑ４１）＋Ｖｔｈ（Ｑ３１）＋Ｖｔｈ（Ｑ３０）とされる。　このように、外部から供給される電圧Ｖｐｐが判定レベルを超えて高電圧の印加が検出されると、その判定基準レベルは、そのときの外部印加電圧Ｖｐｐとの差を増す方向、即ちレベルが低くなる方向へにＶｔｈ（Ｑ４１）分だけレベルシフトされという、ヒステリシス特性を持つことになる。　これにより、第２図に示されるように書込み用高電圧Ｖｐｐの印加によってＥＰＲＯＭにページプログラムモードが設定されたとき、ページプログラム動作で同時に大きな書込み電流が流れて、当該書込み電圧Ｖｐｐが内部で降下しても、電圧検出回路３０のヒステリシス特性故にそのときの判定基準レベルは最初の基準レベルよりも低くされているから、ページプログラムモードが途中で解除されるような虞はない。」という記載を総合し、更に、「書込み高電圧Ｖｐｐ」と「書込み電圧Ｖｐｐ」が同一のものを指していることは自明であるから、「書込み電圧Ｖｐｐ」に統一して表記すると、引用例に記載された書き込み動作を制御する方法においては、「１２．５Ｖのような」「Ｖｃｃ＋Ｖｔｈ（Ｑ３１）＋Ｖｔｈ（Ｑ３０）」を超えている「書込み電圧Ｖｐｐ」の印加によって「ＥＰＲＯＭにページプログラムモードが設定され」る構成となっていること、及び、「書込み電圧Ｖｐｐ」が「Ｖｃｃ−Ｖｔｈ（Ｑ４１）＋Ｖｔｈ（Ｑ３１）＋Ｖｔｈ（Ｑ３０）」よりも大きく維持されていれば「ページプログラムモードが途中で解除され」ず、「書込み電圧Ｖｐｐ」が「Ｖｃｃ−Ｖｔｈ（Ｑ４１）＋Ｖｔｈ（Ｑ３１）＋Ｖｔｈ（Ｑ３０）」を下回って降下すれば、「ページプログラムモードが途中で解除される」構成となっていることが明らかである。
　
４．したがって、引用例には以下の発明（以下、「引用発明」という。）が記載されているものと認められる。
　「メモリセルアレイ１０を有するＥＰＲＯＭにおけるページプログラムモードの動作を制御する方法であって、
　１２．５Ｖのような、Ｖｃｃ＋Ｖｔｈ（Ｑ３１）＋Ｖｔｈ（Ｑ３０）を超えている書込み電圧Ｖｐｐの印加によって前記ＥＰＲＯＭにページプログラムモードが設定され、前記書込み電圧ＶｐｐがＶｃｃ−Ｖｔｈ（Ｑ４１）＋Ｖｔｈ（Ｑ３１）＋Ｖｔｈ（Ｑ３０）よりも大きく維持されていれば前記ページプログラムモードが途中で解除されず、前記書込み電圧ＶｐｐがＶｃｃ−Ｖｔｈ（Ｑ４１）＋Ｖｔｈ（Ｑ３１）＋Ｖｔｈ（Ｑ３０）を下回って降下すれば、前記ページプログラムモードが途中で解除されることを特徴とする方法。」
　
第５．本願発明と引用発明との対比
１．引用発明の「メモリセルアレイ１０」が、本願発明の「アレイ（１２）のように「複数のメモリセルから成」るものであること、及び引用発明の「ＥＰＲＯＭ」が本願発明の「メモリ・システム」に相当することは、当業者における技術常識である。
　また、引用発明の「ＥＰＲＯＭにおけるページプログラムモードの動作を制御する方法」が、「ＥＰＲＯＭ」「の動作を制御する方法」に含まれることは自明である。
　したがって、引用発明の「メモリセルアレイ１０を有するＥＰＲＯＭにおけるページプログラムモードの動作を制御する方法」は、本願発明の「複数のメモリセルから成るアレイ（１２）を含むメモリ・システムの動作を制御する方法」に相当する。
　
２．引用発明においては、「ページプログラムモードが設定され」ることによりプログラミング動作が開始され、「前記ページプログラムモードが途中で解除されること」により、プログラミング動作が終了されることは明らかである。
　そして、引用発明の「１２．５Ｖのような、Ｖｃｃ＋Ｖｔｈ（Ｑ３１）＋Ｖｔｈ（Ｑ３０）」、「Ｖｃｃ−Ｖｔｈ（Ｑ４１）＋Ｖｔｈ（Ｑ３１）＋Ｖｔｈ（Ｑ３０）」は、各々本願発明の「第１電圧」、「第２電圧」に相当する。
　したがって、引用発明の「１２．５Ｖのような、Ｖｃｃ＋Ｖｔｈ（Ｑ３１）＋Ｖｔｈ（Ｑ３０）を超えている書込み電圧Ｖｐｐの印加によって前記ＥＰＲＯＭにページプログラムモードが設定され」る構成は、本願発明の「プログラミング電圧を受け取り、　もし前記プログラミング電圧が第１電圧を超えていれば、前記アレイ（１２）に対するプログラミング動作を始動」する構成に相当する。
　また、引用発明の「前記書込み電圧ＶｐｐがＶｃｃ−Ｖｔｈ（Ｑ４１）＋Ｖｔｈ（Ｑ３１）＋Ｖｔｈ（Ｑ３０）よりも大きく維持されていれば前記ページプログラムモードが途中で解除され」ない構成は、本願発明の「もし前記プログラミング電圧が前記第１電圧未満であり且つ少なくとも１つのタイミング信号（１１０）の状態によって決定される第２電圧よりも大きく維持されていれば、前記プログラミング動作を継続」する構成に対応しており、両者は、「もし前記プログラミング電圧が前記第１電圧未満であり且つ」「第２電圧よりも大きく維持されていれば、前記プログラミング動作を継続」するものである点で共通する。
　さらに、引用発明の「前記書込み電圧ＶｐｐがＶｃｃ−Ｖｔｈ（Ｑ４１）＋Ｖｔｈ（Ｑ３１）＋Ｖｔｈ（Ｑ３０）を下回って降下すれば、前記ページプログラムモードが途中で解除される」構成は、本願発明の「もし前記プログラミング電圧が前記第２電圧を下回って降下すれば、前記プログラミング動作を終了する」構成に相当する。
　
３．したがって、本願発明と引用発明とは、
　「複数のメモリセルから成るアレイ（１２）を含むメモリ・システムの動作を制御する方法であって、
　プログラミング電圧を受け取り、
　もし前記プログラミング電圧が第１電圧を超えていれば、前記アレイ（１２）に対するプログラミング動作を始動し、
　もし前記プログラミング電圧が前記第１電圧未満であり且つ第２電圧よりも大きく維持されていれば、前記プログラミング動作を継続し、
　もし前記プログラミング電圧が前記第２電圧を下回って降下すれば、前記プログラミング動作を終了することを特徴とする方法。」
　
　である点で一致し、以下の点で相違する。
（相違点）
　本願発明は、「第２電圧」が「少なくとも１つのタイミング信号（１１０）の状態によって決定される」ものであるのに対して、引用発明は、そのようなことが特定されていない点。
　
第６．相違点についての当審の判断
　引用発明において、本願発明の「第２電圧」に相当する「Ｖｃｃ−Ｖｔｈ（Ｑ４１）＋Ｖｔｈ（Ｑ３１）＋Ｖｔｈ（Ｑ３０）」がどのようにして決定されるのかについてみると、引用例の第１図から、当該「Ｖｃｃ−Ｖｔｈ（Ｑ４１）＋Ｖｔｈ（Ｑ３１）＋Ｖｔｈ（Ｑ３０）」という値は、「ＥＰＲＯＭ」に対して「１２．５Ｖのような、Ｖｃｃ＋Ｖｔｈ（Ｑ３１）＋Ｖｔｈ（Ｑ３０）を超えている書込み電圧Ｖｐｐ」が印加された結果、第１図の「ＶＰ」で示されている電圧がローレベルからハイレベルへと変化し、それによってＱ４１及びＱ４２がオン、Ｑ４０がオフとなることにより決定されるものであることが明らかである。
　したがって、引用発明においては、「書込み電圧Ｖｐｐ」が「Ｖｃｃ−Ｖｔｈ（Ｑ４１）＋Ｖｔｈ（Ｑ３１）＋Ｖｔｈ（Ｑ３０）」を決定するタイミング信号として機能しており、換言すれば、「書込み電圧Ｖｐｐ」というタイミング信号により、「Ｖｃｃ−Ｖｔｈ（Ｑ４１）＋Ｖｔｈ（Ｑ３１）＋Ｖｔｈ（Ｑ３０）」が決定されているものと認められるから、上記相違点は実質的なものではない。
　また、仮に、「書込み電圧Ｖｐｐ」がタイミング信号とまではいえないものであり、上記相違点が実質的なものであったとしても、一般に、メモリ・システムにおいて、内部で取り扱われる信号を、タイミング信号であるクロック信号そのもの、又は当該クロック信号に基づいて作成される種々のタイミング信号と同期させる構成とすることは当業者における常套手段であるから、引用発明において、「書込み電圧Ｖｐｐ」をタイミング信号であるクロック信号そのもの、又は当該クロック信号に基づいて作成されるタイミング信号と同期させる構成とすること、換言すれば、「Ｖｃｃ−Ｖｔｈ（Ｑ４１）＋Ｖｔｈ（Ｑ３１）＋Ｖｔｈ（Ｑ３０）」がタイミング信号であるクロック信号そのもの、又は当該クロック信号に基づいて作成されるタイミング信号の状態によって決定される構成とすることは、当業者が容易になし得たことである。
　
　以上検討したとおり、上記相違点は実質的なものではなく、また、仮に実質的なものであったとしても、当業者が容易になし得た範囲に含まれる程度のものである。
　したがって、本願発明は引用発明に基づいて当業者が容易に発明することができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　なお、以上の判断は、上記第２．において検討したとおり、平成１９年３月１５日付けの手続補正が却下されたことを前提としたものであるが、仮に当該手続補正が適法になされたものであるとしても、請求項６については当該手続補正により補正がなされていないから、結論において変わりはない。
　
第７．むすび
　以上のとおりであるから、他の請求項について検討するまでもなく、本願は拒絶をすべきものである。
　よって、上記結論のとおり審決する。