【事件の表示】
　平成１１年特許願第２４２４４１号「高速たたみ込み演算方式とその演算器および高速補間方式と高速補間器」拒絶査定不服審判事件〔平成１３年　３月１６日出願公開、特開２００１−　６７３３８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、
平成１１年８月３０日付けの出願であって、
平成１９年１１月３０日付けで最初の拒絶理由通知（同年１２月４日発送）がなされ、
平成２０年１月３１日付けで意見書が提出されるとともに、手続補正がなされ、
同年６月２５日付けで拒絶査定（同年７月２２日発送）がなされ、
同年８月２１日付けで審判請求がされたものである。
　
２．本願発明の認定
　本願の請求項１に係る発明（以下、「本願発明」と言う。）は、上記平成２０年１月３１日付けの手続補正により補正された明細書及び図面の記載からみて、本願の特許請求の範囲の請求項１に記載されたとおりの次のものと認められる。
　
「２個の入力ａと入力ｂとを接続し、重みＷと前記入力ｂとの積及び前記入力ａの和を出力する出力ｆと、前記入力ｂを出力とする出力ｇと、出力ｆと出力ｇとの各々に遅延器を有する積和計算部とを備えることを特徴とする高速たたみ込み演算方式。」
　
３．引用発明の認定
　原審が拒絶理由通知において引用した特開昭５９−５２３７６号公報（昭和５９年３月２６日出願公開。以下、「引用例１」という。）には、図面とともに以下の技術事項が記載されている。
　
（１−１）
「本発明は、実時間相関器、特に一次元の繰返し回路により、実時間で入力信号系列と与えられた係数列との相関あるいは畳み込み（コンボリユーシヨン）をとる実時間信号処理装置等における実時間相関器に関するものである。」（第１頁左下欄下から３行目〜同頁右下欄第２行目）
　
（１−２）
「実時間の相関器を、繰返し回路によつて実現する方式として、いわゆるシストリツク・アレイ（ｓｙｓｔｏｌｉｃ　ａｒｒａｙ）に代表されるものが、従来提案されている。この回路の基本となる構成は、例えば第２図図示の如くである。第２図において、符号２は基本回路、３は第１レジスタ、４は係数レジスタ、５は第２レジスタ、６は乗算器、７は加算器を表わす。
　基本回路２への入力信号ｘは、第１レジスタ３にセツトされ、次のクロックで隣の基本回路（図示省略）に送出される。一方、入力信号ｘに対して、乗算器６によつて、係数レジスタ４に予め設定された係数ａｉの乗算が行われる。第２レジスタ５には、他の基本回路による演算結果ｙ’が入力されており、この値と乗算器６の出力とが、加算器７によつて加算されて、前段の基本回路に出力される。
　従来の相関器１は、第２図に示した基本回路２を、第３図図示基本回路２−０，２−１，２−２、・・・２−（Ｎ−１）の如く、Ｎ段カスケードに接続することによつて構成され、実時間の相関を得るようにされていた。」（第２頁左上欄下から７行目〜同頁右上欄第１５行目）
　
（１−３）
「レジスタ１３は、奇数項処理回路１１の出力を１クロック分遅延させるための遅延回路の働きをすると考えてよい。」（第３頁右上欄第１行目〜同頁同欄第３行目）
　
　上記（１−１）の記載事項から、引用例１における実時間相関器（相関器１）は、実時間でたたみ込み演算を行うものである。したがって、引用例１には、前記実時間相関器（相関器１）を用いる高速たたみ込み演算方式が記載されていると認められる。
　
　上記（１−２）の記載事項及び引用例１の図面第２図の記載事項から、引用例１における実時間相関器（相関器１）内の基本回路２は、入力ｙ’と入力ｘとを有し、係数ａｉと入力ｘの積に入力ｙ’を加えた和（つまり、ａｉ×ｘ＋ｙ’）を乗算器６と加算器７によって計算して計算結果を出力ｙとし、入力ｘの値をそのまま出力ｘ’とし、入力ｙ’に第２レジスタ５を有し、出力ｘ’に第１レジスタ３を有する、積和演算を行う構成であると認められる。
　
　上記（１−３）の記載事項にも示されているように、一般にレジスタは信号を遅延させる働きをするものであるから、引用例１の基本回路２における第１レジスタ３と第２レジスタ５は遅延器であると認められる。
　
　上記引用例１の記載事項及び図面を総合勘案すると、引用例１には、次の発明（以下、「引用例１発明」という。）が記載されていると認められる。
　
「入力ｙ’と入力ｘとを有し、係数ａｉと入力ｘの積に入力ｙ’を加えた和（つまり、ａｉ×ｘ＋ｙ’）を乗算器６と加算器７によって計算して計算結果を出力ｙとし、入力ｘの値をそのまま出力ｘ’とし、入力ｙ’に遅延器である第２レジスタ５を有し、出力ｘ’に遅延器である第１レジスタ３を有する、積和演算を行う基本回路２を備えることを特徴とする高速たたみ込み演算方式。」
　
４．対比
　本願発明と引用例１発明とを比較する。
　
　引用例１発明における「入力ｙ’」、「入力ｘ」及び「出力ｘ’」は、それぞれ、本願発明における「入力ａ」、「入力ｂ」及び「出力ｇ」に相当する。
　本願の請求項１における「２個の入力ａと入力ｂとを接続し、」との記載は、「入力ａ」と「入力ｂ」という「２個」の入力を「接続」することを意味するのは明らかである。そのため、引用例１発明における「入力ｙ’と入力ｘとを有し、」は、本願発明における「２個の入力ａと入力ｂとを接続し、」に相当する。
　引用例１発明における「係数ａｉ」は本願発明における「重みＷ」に相当する。
　本願の請求項１における「重みＷと前記入力ｂとの積及び前記入力ａの和を出力する出力ｆ」との記載は、積和演算部において、「重みＷ」と「入力ｂ」との積に入力ａを加えた和（つまり、Ｗ×ｂ＋ａ）を計算して計算結果を出力ｆとすることを意味するのは明らかである。そのため、引用例１発明における「係数ａｉと入力ｘの積に入力ｙ’を加えた和（つまり、ａｉ×ｘ＋ｙ’）を乗算器６と加算器７によって計算して計算結果を出力ｙと」するところの「出力ｙ」は、本願発明における「重みＷと前記入力ｂとの積及び前記入力ａの和を出力する出力ｆ」であるところの「出力ｆ」に相当する。
　本願の請求項１には「出力ｆと出力ｇとの各々に遅延器を有する」と記載されており、この記載は、本願発明に「出力ｆ」が有する「遅延器」と「出力ｇ」が有する「遅延器」があることを意味する。一方で、引用例１発明に「入力ｙ’」が有する「第２レジスタ５」と「出力ｘ’」が有する「第１レジスタ３」がある。このうち、引用例１発明における「第１レジスタ３」は、本願発明における「出力ｇ」が有する「遅延器」に相当する。
　引用例１発明における「基本回路２」は、係数ａｉ、入力ｘ、入力ｙ’を用いて積和演算を行うものであるから、本願発明における「積和演算部」とは積和演算回路である点で一致する。
　
　すると、本願発明と引用例１発明とは、次の点で一致する。
　
＜一致点＞
　２個の入力ａと入力ｂとを接続し、重みＷと前記入力ｂとの積及び前記入力ａの和を出力する出力ｆと、前記入力ｂを出力とする出力ｇと、出力ｇに遅延器を有する積和計算部とを備えることを特徴とする高速たたみ込み演算方式。
　
　一方で、両者は、次の点で相違する。
　
＜相違点＞
　本願発明は「出力ｆと出力ｇとの各々に遅延器を有する」のに対し、引用例１発明は、（本願発明の出力ｇに相当する）出力ｘ’には遅延器である第１レジスタ３を有するものの、（本願発明の出力ｆに相当する）出力ｙには遅延器であるレジスタを有さない代わりに（本願発明の入力ａに相当する）入力ｙ’に遅延器である第２レジスタ５を有する点。
　
５．判断
　そこで、上記相違点について検討する。
　
　上記（１−２）の記載事項、引用例１の図面第２図の記載事項、及び、引用例１の図面第３図の記載事項から、引用例１発明における基本回路２は、Ｎ個分をカスケード接続されて用いられるものである。特に、Ｎ個の基本回路２−０，２−１，２−２、・・・２−（Ｎ−１）のそれぞれにおいて、ある基本回路２−ｉの出力ｙは前段の基本回路２−（ｉ−１）への入力ｙ’に接続されている。また、基本回路２は入力ｙ’に遅延器である第２レジスタ５を有している。つまり、ある基本回路２−ｉの出力ｙから前段の基本回路２−（ｉ−１）への入力ｙ’に至る経路において遅延器である第２レジスタ５を介在させており、結局のところは、ある基本回路２−ｉの（本願発明の出力ｆに相当する）出力ｙを遅延器で遅延させるものである。
　また、ある基本回路２−ｉの出力ｘ’から後段の基本回路２−（ｉ＋１）への入力ｘに至る経路においては、ある基本回路２−ｉの出力ｘ’を遅延器で遅延させる作用効果を得るために、遅延器である第１レジスタ３をある基本回路２−ｉの（本願発明の出力ｇに相当する）出力ｘ’に備えるようにしている。
　このように、ある回路の出力から別の回路への入力に至る経路において、その経路上の信号を遅延させるために、（引用例１発明の入力ｙ’が有する第２レジスタ５のように）当該別の回路への入力が遅延器を有するようにするか、または、（引用例１発明の出力ｘ’が有する第１レジスタ３のように）当該ある回路の出力が遅延器を有するようにするかは、当業者が適宜選択し得たことである。
　上記で指摘したことをあわせて考慮すれば、ある基本回路２−ｉからの出力ｙから前段の基本回路２−（ｉ−１）への入力ｙ’に至る経路において、ある基本回路２−ｉからの出力ｙを遅延器で遅延させる作用効果を得るために、遅延器であるレジスタを前段の基本回路２−（ｉ−１）への入力ｙ’に備えることに代えて、遅延器であるレジスタをある基本回路２−ｉからの出力ｙに備えるように設計変更することは、当業者が容易になし得たことである。
　
　なお、審判請求人は平成２０年９月１８日付けで提出した（審判請求書における請求の理由についての）手続補正書において、本願発明における遅延器は積和計算部の外側にあるのに対し、引用例１発明における遅延器である第１レジスタ３と第２レジスタ５は基本回路２の内部にある点で相違する旨を主張している。
　しかしながら、本願の請求項１には「出力ｆと出力ｇとの各々に遅延器を有する積和計算部」と記載されているのであって、この記載は遅延器が積和計算部の内部にあるか外部にあるかを示したものではない。よって、審判請求人の上記主張は本願の請求項１の記載に基づかないものであり、採用することはできない。
　念のため指摘するならば、例えば、特開昭６２−２６６６６８号公報（昭和６２年１１月１９日出願公開）にはアレイ１０の構成単位である論理セル１２の外部に、論理セル１２の出力を遅延させる遅延ユニット２２を備えることが記載されており、特開平１１−１７５５１０号公報（平成１１年７月２日出願公開）にはシストリックアレーの構成単位であるバウンダリーセルＢＣの外部に、バウンダリーセルＢＣの出力を遅延させる遅延素子Ｄを備えることが記載されているように、アレイの構成単位からの出力を遅延させる遅延器を、構成単位の外部に設けるようにすることは当業者であれば適宜検討することである。
　
　また、本願発明が有する作用効果は、引用例１発明から当業者が予測できた範囲内のものである。
　
　よって、本願発明は、引用例１発明に基いて、当業者が容易に発明をすることができたものである。
　　
６．むすび
　したがって、本願の請求項１に係る発明は、その出願前に日本国内において頒布された刊行物に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、他の請求項について検討をするまでもなく、本願は特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。