【事件の表示】
　特願２００２−３５３７３４「不揮発性半導体記憶装置」拒絶査定不服審判事件〔平成１６年　７月　２日出願公開、特開２００４−１８５７５５〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成１４年１２月５日の出願であって、平成１９年１０月２２日付けで手続補正がなされ、平成２０年４月４日付けで拒絶査定がなされ、これに対し、同年５月８日に審判請求がなされるとともに、同年５月２８日付けで手続補正がなされ、その後当審において、平成２２年１月１５日付けで審尋がなされ、それに対して、同年３月２３日に回答書が提出されたものである。
 　 
 第２　平成２０年５月２８日付けの手続補正について 
［補正の却下の決定の結論］ 
　平成２０年５月２８日付けの手続補正（以下「本件補正」という。）を却下する。
　
［理由］ 
１　本件補正の内容 
　本件補正は、補正前の特許請求の範囲の請求項１〜３を補正後の特許請求の範囲の請求項１〜３と補正するものであって、そのうち、補正前後の請求項１及び２は以下のとおりである。
　
　（補正前）
　「【請求項１】
　不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを有する半導体記憶装置であって、
　前記メモリセルは、２端子構造の可変抵抗素子の一端側と選択トランジスタのソースとを接続してなり、
　前記可変抵抗素子は、前記２端子間に印加される電気的ストレスにより電気抵抗が変化し、前記電気抵抗の変化により情報を記憶する可変抵抗素子であり、
　前記メモリセルアレイ内において、前記選択トランジスタのドレインが前記列方向に沿って共通の前記ビット線に接続し、前記可変抵抗素子の他端側がソース線に接続し、前記選択トランジスタのゲートが前記行方向に沿って共通の前記ワード線に接続してなることを特徴とする不揮発性半導体記憶装置。
　【請求項２】
　不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを有する半導体記憶装置であって、
　前記メモリセルは、２端子構造の可変抵抗素子の一端側と第１の選択トランジスタのソースとを接続し、更に、前記可変抵抗素子の他端側と第２の選択トランジスタのドレインとを接続してなり、
　前記可変抵抗素子は、前記２端子間に印加される電気的ストレスにより電気抵抗が変化し、前記電気抵抗の変化により情報を記憶する可変抵抗素子であり、
　前記メモリセルアレイ内において、前記第１の選択トランジスタのドレインが前記列方向に沿って共通の前記ビット線に接続し、前記第２の選択トランジスタのソースがソース線に接続し、前記第１及び第２の選択トランジスタのゲートが夫々前記行方向に沿って共通の前記ワード線に接続してなることを特徴とする不揮発性半導体記憶装置。」
　
　（補正後）
　「【請求項１】
　不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを有する半導体記憶装置であって、
　前記メモリセルは、２端子構造の可変抵抗素子の一端側と選択トランジスタのソースとを接続してなり、
　前記可変抵抗素子は、前記２端子間に印加される電気的ストレスにより電気抵抗が変化し、前記電気抵抗の変化により情報を記憶する可変抵抗素子であり、
　前記メモリセルアレイ内において、前記選択トランジスタのドレインが前記列方向に沿って共通の前記ビット線に接続し、前記可変抵抗素子の他端側がソース線に接続し、前記選択トランジスタのゲートが前記行方向に沿って共通の前記ワード線に接続してなり、
　読み出し動作及び書き込み動作の各動作時において、前記各動作の対象となる前記メモリセルと同一行の選択行に位置する前記メモリセルの前記選択トランジスタのゲートと接続する選択ワード線に前記選択トランジスタをオン状態とする電圧が印加され、前記選択行と異なる非選択行に位置する前記メモリセルの前記選択トランジスタのゲートと接続する非選択ワード線に前記選択トランジスタをオフ状態とする電圧が印加され、前記各動作の対象となる前記メモリセルと同一列の選択列に位置する前記メモリセルの前記選択トランジスタのドレインと接続する選択ビット線に前記各動作に対応した所定の電圧が印加されることを特徴とする不揮発性半導体記憶装置。
　【請求項２】
　不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを有する半導体記憶装置であって、
　前記メモリセルは、２端子構造の可変抵抗素子の一端側と第１の選択トランジスタのソースとを接続し、更に、前記可変抵抗素子の他端側と第２の選択トランジスタのドレインとを接続してなり、
　前記可変抵抗素子は、前記２端子間に印加される電気的ストレスにより電気抵抗が変化し、前記電気抵抗の変化により情報を記憶する可変抵抗素子であり、
　前記メモリセルアレイ内において、前記第１の選択トランジスタのドレインが前記列方向に沿って共通の前記ビット線に接続し、前記第２の選択トランジスタのソースがソース線に接続し、前記第１及び第２の選択トランジスタのゲートが夫々前記行方向に沿って共通の前記ワード線に接続してなり、
　読み出し動作及び書き込み動作の各動作時において、前記各動作の対象となる前記メモリセルと同一行の選択行に位置する前記メモリセルの前記第１及び第２の選択トランジスタのゲートと接続する選択ワード線に前記第１及び第２選択トランジスタをオン状態とする電圧が印加され、前記選択行と異なる非選択行に位置する前記メモリセルの前記第１及び第２選択トランジスタのゲートと接続する非選択ワード線に前記第１及び第２選択トランジスタをオフ状態とする電圧が印加され、前記各動作の対象となる前記メモリセルと同一列の選択列に位置する前記メモリセルの前記第１の選択トランジスタのドレインと接続する選択ビット線に前記各動作に対応した所定の電圧が印加されることを特徴とする不揮発性半導体記憶装置。」
　
２．補正事項の整理
　本件補正の補正事項を整理すると、以下のとおりである。
　（補正事項１）
　補正前の請求項１の「前記選択トランジスタのゲートが前記行方向に沿って共通の前記ワード線に接続してなることを特徴とする不揮発性半導体記憶装置」を、補正後の請求項１の「前記選択トランジスタのゲートが前記行方向に沿って共通の前記ワード線に接続してなり、　読み出し動作及び書き込み動作の各動作時において、前記各動作の対象となる前記メモリセルと同一行の選択行に位置する前記メモリセルの前記選択トランジスタのゲートと接続する選択ワード線に前記選択トランジスタをオン状態とする電圧が印加され、前記選択行と異なる非選択行に位置する前記メモリセルの前記選択トランジスタのゲートと接続する非選択ワード線に前記選択トランジスタをオフ状態とする電圧が印加され、前記各動作の対象となる前記メモリセルと同一列の選択列に位置する前記メモリセルの前記選択トランジスタのドレインと接続する選択ビット線に前記各動作に対応した所定の電圧が印加されることを特徴とする不揮発性半導体記憶装置」と補正すること。
　
　（補正事項２）
　補正前の請求項２の「前記第１及び第２の選択トランジスタのゲートが夫々前記行方向に沿って共通の前記ワード線に接続してなることを特徴とする不揮発性半導体記憶装置」を、補正後の請求項２の「前記第１及び第２の選択トランジスタのゲートが夫々前記行方向に沿って共通の前記ワード線に接続してなり、　読み出し動作及び書き込み動作の各動作時において、前記各動作の対象となる前記メモリセルと同一行の選択行に位置する前記メモリセルの前記第１及び第２の選択トランジスタのゲートと接続する選択ワード線に前記第１及び第２選択トランジスタをオン状態とする電圧が印加され、前記選択行と異なる非選択行に位置する前記メモリセルの前記第１及び第２選択トランジスタのゲートと接続する非選択ワード線に前記第１及び第２選択トランジスタをオフ状態とする電圧が印加され、前記各動作の対象となる前記メモリセルと同一列の選択列に位置する前記メモリセルの前記第１の選択トランジスタのドレインと接続する選択ビット線に前記各動作に対応した所定の電圧が印加されることを特徴とする不揮発性半導体記憶装置」と補正すること。
　
３　補正の目的の適否及び新規事項の追加の有無についての検討
（１）補正事項１について
　この補正は、補正前の請求項１の「前記２端子間に印加される電気的ストレス」の印加を、「読み出し動作及び書き込み動作の各動作時において、前記各動作の対象となる前記メモリセルと同一行の選択行に位置する前記メモリセルの前記選択トランジスタのゲートと接続する選択ワード線に前記選択トランジスタをオン状態とする電圧が印加され、前記選択行と異なる非選択行に位置する前記メモリセルの前記選択トランジスタのゲートと接続する非選択ワード線に前記選択トランジスタをオフ状態とする電圧が印加され、前記各動作の対象となる前記メモリセルと同一列の選択列に位置する前記メモリセルの前記選択トランジスタのドレインと接続する選択ビット線に前記各動作に対応した所定の電圧が印加されること」として、「前記２端子間に印加される電気的ストレス」がどのように印加されるかをより具体的に限定するものであるから、特許法第１７条の２第４項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項をいう。以下同じ。）第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、補正後の請求項１の「読み出し動作及び書き込み動作の各動作時において、前記各動作の対象となる前記メモリセルと同一行の選択行に位置する前記メモリセルの前記選択トランジスタのゲートと接続する選択ワード線に前記選択トランジスタをオン状態とする電圧が印加され、前記選択行と異なる非選択行に位置する前記メモリセルの前記選択トランジスタのゲートと接続する非選択ワード線に前記選択トランジスタをオフ状態とする電圧が印加され、前記各動作の対象となる前記メモリセルと同一列の選択列に位置する前記メモリセルの前記選択トランジスタのドレインと接続する選択ビット線に前記各動作に対応した所定の電圧が印加されること」は、本願の願書に最初に添付した明細書に記載されているものと認められるから、本件補正は本願の願書に最初に添付した明細書及び図面（以下「当初明細書等」という。）のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　
（２）補正事項２について
　この補正は、補正前の請求項２の「前記２端子間に印加される電気的ストレス」の印加を、「読み出し動作及び書き込み動作の各動作時において、前記各動作の対象となる前記メモリセルと同一行の選択行に位置する前記メモリセルの前記第１及び第２の選択トランジスタのゲートと接続する選択ワード線に前記第１及び第２選択トランジスタをオン状態とする電圧が印加され、前記選択行と異なる非選択行に位置する前記メモリセルの前記第１及び第２選択トランジスタのゲートと接続する非選択ワード線に前記第１及び第２選択トランジスタをオフ状態とする電圧が印加され、前記各動作の対象となる前記メモリセルと同一列の選択列に位置する前記メモリセルの前記第１の選択トランジスタのドレインと接続する選択ビット線に前記各動作に対応した所定の電圧が印加されること」として「前記２端子間に印加される電気的ストレス」がどのように印加されるかをより具体的に限定するものであるから、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
　また、補正後の請求項２の「読み出し動作及び書き込み動作の各動作時において、前記各動作の対象となる前記メモリセルと同一行の選択行に位置する前記メモリセルの前記第１及び第２の選択トランジスタのゲートと接続する選択ワード線に前記第１及び第２選択トランジスタをオン状態とする電圧が印加され、前記選択行と異なる非選択行に位置する前記メモリセルの前記第１及び第２選択トランジスタのゲートと接続する非選択ワード線に前記第１及び第２選択トランジスタをオフ状態とする電圧が印加され、前記各動作の対象となる前記メモリセルと同一列の選択列に位置する前記メモリセルの前記第１の選択トランジスタのドレインと接続する選択ビット線に前記各動作に対応した所定の電圧が印加されること」は、本願の願書に最初に添付した明細書に記載されているものと認められるから、本件補正は当初明細書等のすべての記載を総合することにより導かれる技術的事項との関係において新たな技術的事項を導入しないものである。
　
（３）補正の目的の適否及び新規事項の追加の有無についてのまとめ
　以上検討したとおり、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たすものであり、かつ、特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とする補正を含むものである。
　よって、本件補正による補正後の特許請求の範囲に記載されている事項により特定される発明が、特許出願の際独立して特許を受けることが出来るものであるか否かにつき、さらに検討を進める。
　
４　独立特許要件の検討
（１）補正発明
　本件補正による補正後の請求項１〜３に係る発明は、本件補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜３に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「補正発明」という。）は、請求項１に記載されている事項により特定される以下のとおりのものである。
　
　「【請求項１】
　不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを有する半導体記憶装置であって、
　前記メモリセルは、２端子構造の可変抵抗素子の一端側と選択トランジスタのソースとを接続してなり、
　前記可変抵抗素子は、前記２端子間に印加される電気的ストレスにより電気抵抗が変化し、前記電気抵抗の変化により情報を記憶する可変抵抗素子であり、
　前記メモリセルアレイ内において、前記選択トランジスタのドレインが前記列方向に沿って共通の前記ビット線に接続し、前記可変抵抗素子の他端側がソース線に接続し、前記選択トランジスタのゲートが前記行方向に沿って共通の前記ワード線に接続してなり、
　読み出し動作及び書き込み動作の各動作時において、前記各動作の対象となる前記メモリセルと同一行の選択行に位置する前記メモリセルの前記選択トランジスタのゲートと接続する選択ワード線に前記選択トランジスタをオン状態とする電圧が印加され、前記選択行と異なる非選択行に位置する前記メモリセルの前記選択トランジスタのゲートと接続する非選択ワード線に前記選択トランジスタをオフ状態とする電圧が印加され、前記各動作の対象となる前記メモリセルと同一列の選択列に位置する前記メモリセルの前記選択トランジスタのドレインと接続する選択ビット線に前記各動作に対応した所定の電圧が印加されることを特徴とする不揮発性半導体記憶装置。」
　
（２）引用例に記載された発明　
引用例：特開平２００２−１５１６６１号公報
（２−１）本願の出願前に日本国内において頒布され、原査定の拒絶の理由に引用された特開２００２−１５１６６１号公報（平成１４年５月２４日出願公開、以下「引用例」という。）には、第１図〜第３図、第１３図、第２６図及び第８８図とともに、次の記載がある。（なお、下線は当合議体にて付加したものである。）
　
　「【０００２】
　【従来の技術】低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）デバイスが注目されている。
ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置
　
　「【０００４】図８８は、磁気トンネル接合部を有するメモリセル（以下、単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
　【０００５】
図８８を参照して、ＭＴＪメモリセルは、記憶データのデータレベルに応じて抵抗値が変化する磁気トンネル接合部ＭＴＪと、アクセストランジスタＡＴＲとを備える。アクセストランジスタＡＴＲは、電界効果トランジスタで形成され、磁気トンネル接合部ＭＴＪと接地電圧Ｖｓｓとの間に結合される。
　【０００６】ＭＴＪメモリセルに対しては、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を指示するためのリードワード線ＲＷＬと、データ読出時およびデータ書込時において記憶データのレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。」
　
　「【０００９】
磁気トンネル接合部ＭＴＪの抵抗値は、固定磁気層ＦＬと自由磁気層ＶＬとの間の磁界方向の相対関係に応じて変化する。具体的には、固定磁気層ＦＬの磁界方向と自由磁気層ＶＬに書込まれた磁界方向とが同一である場合には、両者の磁界方向が異なる場合に比べて磁気トンネル接合部ＭＴＪの抵抗値は小さくなる。
　
　「【００６５】図３は、実施の形態１に従うメモリセルに対するデータ書込およびデータ読出を説明するタイミングチャートである。
　【００６６】
まず、データ書込時の動作について説明する。ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するライトワード線ＷＷＬの電圧を選択状態（Ｈレベル）に駆動する。非選択行においては、ライトワード線ＷＷＬの電圧レベルは非選択状態（Ｌレベル）のままである。
　【００６７】
リードワード線ＲＷＬは、データ書込時においては、活性化されず非選択状態（Ｌレベル）に維持される。ワード線電流制御回路４０によって、各ライトワード線ＷＷＬは、接地電圧Ｖｓｓと結合されているので、選択行のライトワード線ＷＷＬにはデータ書込電流Ｉｐが流される。一方、非選択行のライトワード線ＷＷＬには電流は流れない。
　【００６８】
読出／書込制御回路５０および６０は、メモリアレイ１０の両端におけるビット線ＢＬの電圧を制御することによって、書込データのデータレベルに応じた方向のデータ書込電流を生じさせる。たとえば“１”の記憶データを書込む場合には、読出／書込制御回路６０側のビット線電圧を高電圧状態（電源電圧Ｖｃｃ）に設定し、反対側の読出／書込制御回路５０側のビット線電圧を低電圧状態（接地電圧Ｖｓｓ）に設定する。これにより、読出／書込制御回路６０から５０へ向かう方向にデータ書込電流＋Ｉｗがビット線ＢＬを流れる。一方、“０”の記憶データを書込む場合には、読出／書込制御回路５０側および６０側のビット線電圧を高電圧状態（電源電圧Ｖｃｃ）および低電圧状態（接地電圧Ｖｓｓ）にそれぞれ設定し、読出／書込制御回路５０から６０へ向かう方向にデータ書込電流−Ｉｗがビット線ＢＬを流れる。
　【００６９】
この際に、データ書込電流±Ｉｗを各ビット線に流す必要はなく、読出／書込制御回路５０および６０は、列デコーダ２５の列選択結果に応じて、選択列に対応する一部のビット線に対してデータ書込電流±Ｉｗを選択的に流すように、上述したビット線ＢＬの電圧を制御すればよい。
　【００７０】
このようにデータ書込電流Ｉｐおよび±Ｉｗの方向を設定することによって、データ書込時において、書込まれる記憶データのレベル“１”，“０”に応じて、逆方向のデータ書込電流＋Ｉｗおよび−Ｉｗのいずれか一方を選択し、ライトワード線ＷＷＬのデータ書込電流Ｉｐをデータレベルに関係なく一定方向に固定することによって、ライトワード線ＷＷＬに流れるデータ書込電流Ｉｐの方向を常に一定にすることができる。
　【００７１】
次にデータ読出動作について説明する。データ読出時において、ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するリードワード線ＲＷＬを選択状態（Ｈレベル）に駆動する。非選択行に対応するリードワード線ＲＷＬの電圧レベルは、非選択状態（Ｌレベル）に維持される。データ読出時においては、ライトワード線ＷＷＬは活性化されることなく非選択状態（Ｌレベル）に維持されたままである。
　【００７２】
データ読出動作前において、ビット線ＢＬはたとえば高電圧状態（電源電圧Ｖｃｃ）にプリチャージされる。この状態からデータ読出が開始されて、選択行においてリードワード線ＲＷＬがＨレベルに活性化されると、対応するアクセストランジスタＡＴＲがターンオンする。
　【００７３】これに応じて、メモリセルにおいては、アクセストランジスタＡＴＲを介して、接地電圧Ｖｓｓを供給する基準電圧配線ＳＬとビット線ＢＬとの間にセンス電流Ｉｓの電流経路が形成される。センス電流Ｉｓにより、メモリセルの記憶データのデータレベルに応じて異なる電圧降下がビット線ＢＬに生じる。図３においては、一例として記憶されるデータレベルが“１”である場合に、固定磁気層ＦＬと自由磁気層ＶＬとにおける磁界方向が同一であるとすると、記憶データが“１”である場合にビット線ＢＬの電圧降下ΔＶ１は小さく、記憶データが“０”である場合のビット線ＢＬの電圧降下ΔＶ２は、ΔＶ１よりも大きくなる。これらの電圧降下ΔＶ１およびΔＶ２の差を検知することによって、メモリセルに記憶されたデータのレベルを読出すことができる。
　【００７４】基準電圧配線ＳＬの電圧レベルは、データ読出時においては、センス電流を流すために接地電圧Ｖｓｓに設定される必要がある。一方、データ書込時においては、アクセストランジスタＡＴＲがターンオフされるため、基準電圧配線ＳＬが磁気トンネル接合部ＭＴＪに特に影響を及ぼすことはない。よって、基準電圧配線ＳＬの電圧レベルは、データ読出時と同様に接地電圧Ｖｓｓに設定できる。したがって、基準電圧配線ＳＬは、接地電圧Ｖｓｓを供給するノードと結合する態様とすればよい。」
　
　「【０１４１】図１３は、実施の形態２に従うメモリアレイ１０および周辺回路の構成を示すブロック図である。
　【０１４２】
図１３を参照して、メモリアレイ１０は、行列状に配置された複数のメモリセルＭＣを有する。リードワード線ＲＷＬ、ライトワード線ＷＷＬは、メモリセル行にそれぞれ対応して行方向に沿って配置され、ビット線ＢＬは、メモリセル列にそれぞれ対応して、列方向に沿って配置される。また、基準電圧配線ＳＬは、隣接する２個のメモリセル列で形成されるメモリセル列の組ごとに配置され、同一の組に属するメモリセル列間で共有される。ワード線電流制御回路４０は、各ライトワード線ＷＷＬを接地電圧Ｖｓｓと結合する。これにより、ライトワード線ＷＷＬを選択状態（Ｈレベル，電源電圧Ｖｃｃ）に活性化した場合に、各ライトワード線にデータ書込電流Ｉｐを流すことができる。
　【０１４３】メモリセルＭＣは、メモリセル行およびメモリセル列の１行および１列ごとに交互配置されるので、各ビット線ＢＬに対しては、メモリセルＭＣは１行おきに接続される。したがって、隣接する２個のメモリセル列によって形成されるメモリセル列の組ごとに、対応する２本のビット線を用いてビット線対を構成できる。たとえば、第１番目および第２番目のメモリセル列にそれぞれ対応するビット線ＢＬ１およびＢＬ２によって、ビット線対ＢＬＰ１を構成することができる。この場合は、ビット線ＢＬ２は、ビット線ＢＬ１と相補のデータを伝達するので、ビット線／ＢＬ１とも表記する。以降のメモリセル列に対しても同様に、メモリセル列の組ごとにビット線対を構成するように、各ビット線は配置される。」
　
　「【０２６７】［実施の形態３の変形例６］図２６は、実施の形態３の変形例６に従うメモリアレイ１０および周辺回路の構成を示すブロック図である。
　【０２６８】図２６を参照して、行列状に配置された実施の形態３に従うメモリセルに対して、実施の形態２と同様に、隣接する２個のメモリセル列によって形成されるメモリセル列の組ごとに、対応する２本のビット線を用いて折返し型ビット線構成が実現される。
　【０２６９
】図２６においては、各メモリセルＭＣにおいて、アクセストランジスタＡＴＲとビット線とが接続され、磁気トンネル接合部ＭＴＪと基準電圧配線ＳＬとが接続される点が、図１３の構成と異なる。
　【０２７０】
その他の部分の構成と、データ読出およびデータ書込時における動作とは、図１３の場合と同様であるので、詳細な説明は繰り返さない。
　
（２−２）ここにおいて、０００５段落の「ＭＴＪメモリセルは、記憶データのデータレベルに応じて抵抗値が変化する磁気トンネル接合部ＭＴＪと」の記載及び０００９段落の「磁気トンネル接合部ＭＴＪの抵抗値は、固定磁気層ＦＬと自由磁気層ＶＬとの間の磁界方向の相対関係に応じて変化する。」の記載から、「磁気トンネル接合部ＭＴＪ」は、「ライトワード線ＷＷＬ」に流れる「データ書込電流値Ｉｐ」と「ビット線ＢＬ」に流れる「データ書込電流Ｉｗ」の電流の向き（方向）に応じて電気抵抗が変化し、この電気抵抗の変化により情報を記憶する可変抵抗素子であるといえる。
　また、図２６の「メモリセルＭＣ」は、「磁気トンネル接合部ＭＴＪ」の一端側と「アクセストランジスタＡＴＲ」の「ソース」とを接続して構成されていることは明らかである。
　
（２−３）よって、引用例には、次の発明（以下「引用発明」という。）が記載されているものと認められる。
　
　「行列状に配置された複数のメモリセルＭＣを有し、その中から所定のメモリセルＭＣを選択するために行方向と列方向に夫々複数のリードワード線ＲＷＬと複数のビット線ＢＬとを配列し、更に、データ書込のためのライトワード線ＷＷＬを配置してなるメモリセルアレイ１０を有する薄膜磁性体記憶装置であって、
　前記メモリセルＭＣは、磁気トンネル接合部ＭＴＪとアクセストランジスタＡＴＲのソースとを接続してなり、
　前記磁気トンネル接合部ＭＴＪは、前記ライトワード線ＷＷＬに流れるデータ書込電流値Ｉｐと前記ビット線ＢＬに流れるデータ書込電流Ｉｗの電流の向き（方向）に応じて電気抵抗が変化し、前記電気抵抗の変化により情報を記憶する可変抵抗素子であり、
　前記メモリセルアレイ１０内において、前記アクセストランジスタＡＴＲのドレインが前記列方向に沿って共通の前記ビット線ＢＬに接続し、前記可変抵抗素子の他端側が基準電圧配線ＳＬに接続し、前記アクセストランジスタＡＴＲのゲートが前記行方向に沿って共通の前記リードワード線ＲＷＬに接続してなり、
　データ読出動作時には、読出動作の対象となる前記メモリセルＭＣと同一行の選択行に位置する前記メモリセルＭＣの前記アクセストランジスタＡＴＲのゲートと接続する選択リードワード線ＲＷＬに前記アクセストランジスタＡＴＲをオン状態とする電圧が印加され、前記選択行と異なる非選択行に位置する前記メモリセルＭＣの前記アクセストランジスタＡＴＲのゲートと接続する非選択ワード線に前記アクセストランジスタＡＴＲをオフ状態とする電圧が印加され、前記読出動作の対象となる前記メモリセルＭＣと同一列の選択列に位置する前記メモリセルＭＣの前記アクセストランジスタＡＴＲのドレインと接続する選択ビット線ＢＬにプリチャージ電圧Ｖｃｃが印加され、
　データ書込動作時には、書込動作の対象となる前記メモリセルＭＣの選択行に対応するライトワード線ＷＷＬの電圧をＨレベルとすると共に、書込動作の対象となる前記メモリセルＭＣと同一列の選択列に位置する前記メモリセルの前記アクセストランジスタＡＴＲのドレインと接続する選択ビット線に書込データに応じた向き（方向）のデータ書込電流Ｉｗを流すことを特徴とする不揮発性半導体記憶装置。」
　
（３）補正発明と引用発明との対比
（３−１）引用発明の「メモリセルＭＣ」は、「不揮発性のメモリセル」であり、また、０００２段落の「【従来の技術】低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。」の記載から、引用発明の「薄膜磁性体記憶装置」は、「半導体記憶装置」であるといえ、また、引用発明の「複数のリードワード線ＲＷＬ」は、「所定のメモリセルＭＣを選択」するための「ワード線」として機能しているから、引用発明の「行列状に配置された複数のメモリセルＭＣを有し、その中から所定のメモリセルＭＣを選択するために行方向と列方向に夫々複数のリードワード線ＲＷＬと複数のビット線ＢＬとを配列し、更に、データ書込のためのライトワード線ＷＷＬを配置してなるメモリセルアレイ１０を有する薄膜磁性体記憶装置」は、補正発明の「不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを有する半導体記憶装置」に相当する。
　
（３−２）引用発明の「磁気トンネル接合部ＭＴＪ」及び「アクセストランジスタＡＴＲ」は、それぞれ「可変抵抗素子」及び「選択トランジスタ」であるといえるから、引用発明の「前記メモリセルＭＣは、磁気トンネル接合部ＭＴＪとアクセストランジスタＡＴＲのソースとを接続してなり」という構成は、補正発明の「前記メモリセルは、２端子構造の可変抵抗素子の一端側と選択トランジスタのソースとを接続してなり」という構成に対応しており、両者は、「前記メモリセルは、可変抵抗素子の一端側と選択トランジスタのソースとを接続して」いる点で共通する。
　
（３−３）引用発明の「前記磁気トンネル接合部ＭＴＪは、前記ライトワード線ＷＷＬに流れるデータ書込電流値Ｉｐと前記ビット線ＢＬに流れるデータ書込電流Ｉｗの電流の向き（方向）に応じて電気抵抗が変化し、前記電気抵抗の変化により情報を記憶する可変抵抗素子であり」という構成は、補正発明の「前記可変抵抗素子は、前記２端子間に印加される電気的ストレスにより電気抵抗が変化し、前記電気抵抗の変化により情報を記憶する可変抵抗素子であり」という構成に対応しており、両者は、「前記可変抵抗素子は、前記電気抵抗の変化により情報を記憶する可変抵抗素子」である点で共通する。
　
（３−４）引用発明の「基準電圧配線ＳＬ」は、「ソース線」として機能していることは明らかであるから、引用発明の「前記メモリセルアレイ１０内において、前記アクセストランジスタＡＴＲのドレインが前記列方向に沿って共通の前記ビット線ＢＬに接続し、前記可変抵抗素子の他端側が基準電圧配線ＳＬに接続し、前記アクセストランジスタＡＴＲのゲートが前記行方向に沿って共通の前記リードワード線ＲＷＬに接続してなり」という構成は、補正発明の「前記メモリセルアレイ内において、前記選択トランジスタのドレインが前記列方向に沿って共通の前記ビット線に接続し、前記可変抵抗素子の他端側がソース線に接続し、前記選択トランジスタのゲートが前記行方向に沿って共通の前記ワード線に接続してなり」という構成に相当する。
　
（３−５）引用発明の「データ読出動作時には、読出動作の対象となる前記メモリセルＭＣと同一行の選択行に位置する前記メモリセルＭＣの前記アクセストランジスタＡＴＲのゲートと接続する選択リードワード線ＲＷＬに前記アクセストランジスタＡＴＲをオン状態とする電圧が印加され、前記選択行と異なる非選択行に位置する前記メモリセルＭＣの前記アクセストランジスタＡＴＲのゲートと接続する非選択ワード線に前記アクセストランジスタＡＴＲをオフ状態とする電圧が印加され、前記読出動作の対象となる前記メモリセルＭＣと同一列の選択列に位置する前記メモリセルＭＣの前記アクセストランジスタＡＴＲのドレインと接続する選択ビット線ＢＬにプリチャージ電圧Ｖｃｃが印加され、データ書込動作時には、書込動作の対象となる前記メモリセルＭＣの選択行に対応するライトワード線ＷＷＬの電圧をＨレベルとすると共に、書込動作の対象となる前記メモリセルＭＣと同一列の選択列に位置する前記メモリセルの前記アクセストランジスタＡＴＲのドレインと接続する選択ビット線に書込データに応じた向き（方向）のデータ書込電流Ｉｗを流すこと」は、補正発明の「読み出し動作及び書き込み動作の各動作時において、前記各動作の対象となる前記メモリセルと同一行の選択行に位置する前記メモリセルの前記選択トランジスタのゲートと接続する選択ワード線に前記選択トランジスタをオン状態とする電圧が印加され、前記選択行と異なる非選択行に位置する前記メモリセルの前記選択トランジスタのゲートと接続する非選択ワード線に前記選択トランジスタをオフ状態とする電圧が印加され、前記各動作の対象となる前記メモリセルと同一列の選択列に位置する前記メモリセルの前記選択トランジスタのドレインと接続する選択ビット線に前記各動作に対応した所定の電圧が印加されること」に対応しており、両者は、「読み出し動作時において、読み出し動作の対象となる前記メモリセルと同一行の選択行に位置する前記メモリセルの前記選択トランジスタのゲートと接続する選択ワード線に前記選択トランジスタをオン状態とする電圧が印加され、前記選択行と異なる非選択行に位置する前記メモリセルの前記選択トランジスタのゲートと接続する非選択ワード線に前記選択トランジスタをオフ状態とする電圧が印加され」る点で共通する。
　
（３−６）以上によれば、補正発明と引用発明とは、 
　「不揮発性のメモリセルを行方向及び列方向に夫々複数配列し、その中から所定のメモリセルまたはメモリセル群を選択するために行方向と列方向に夫々複数のワード線と複数のビット線とを配列してなるメモリセルアレイを有する半導体記憶装置であって、
　前記メモリセルは、可変抵抗素子の一端側と選択トランジスタのソースとを接続してなり、
　前記可変抵抗素子は、前記電気抵抗の変化により情報を記憶する可変抵抗素子であり、
　前記メモリセルアレイ内において、前記選択トランジスタのドレインが前記列方向に沿って共通の前記ビット線に接続し、前記可変抵抗素子の他端側がソース線に接続し、前記選択トランジスタのゲートが前記行方向に沿って共通の前記ワード線に接続してなり、
　読み出し動作時において、読み出し動作の対象となる前記メモリセルと同一行の選択行に位置する前記メモリセルの前記選択トランジスタのゲートと接続する選択ワード線に前記選択トランジスタをオン状態とする電圧が印加され、前記選択行と異なる非選択行に位置する前記メモリセルの前記選択トランジスタのゲートと接続する非選択ワード線に前記選択トランジスタをオフ状態とする電圧が印加されることを特徴とする不揮発性半導体記憶装置。」
　である点で一致し、以下の点で相違する。
　
（相違点）
　「可変抵抗素子」が、補正発明では、「前記２端子間に印加される電気的ストレスにより電気抵抗が変化」する「２端子構造の可変抵抗素子」であり、「読み出し動作及び書き込み動作の各動作時において、前記各動作の対象となる前記メモリセルと同一行の選択行に位置する前記メモリセルの前記選択トランジスタのゲートと接続する選択ワード線に前記選択トランジスタをオン状態とする電圧が印加され、前記選択行と異なる非選択行に位置する前記メモリセルの前記選択トランジスタのゲートと接続する非選択ワード線に前記選択トランジスタをオフ状態とする電圧が印加され、前記各動作の対象となる前記メモリセルと同一列の選択列に位置する前記メモリセルの前記選択トランジスタのドレインと接続する選択ビット線に前記各動作に対応した所定の電圧が印加され」ているのに対して、「可変抵抗素子」が、引用発明では、「メモリセルアレイ１０」内に設けた「前記ライトワード線ＷＷに流れるデータ書込電流値Ｉｐと前記ビット線ＢＬに流れるデータ書込電流Ｉｗの電流の向き（方向）に応じて電気抵抗が変化」する「磁気トンネル接合部ＭＴＪ」であり、「データ読出動作時には、読出動作の対象となる前記メモリセルＭＣと同一行の選択行に位置する前記メモリセルＭＣの前記アクセストランジスタＡＴＲのゲートと接続する選択リードワード線ＲＷＬに前記アクセストランジスタＡＴＲをオン状態とする電圧が印加され、前記選択行と異なる非選択行に位置する前記メモリセルＭＣの前記アクセストランジスタＡＴＲのゲートと接続する非選択ワード線に前記アクセストランジスタＡＴＲをオフ状態とする電圧が印加され、前記読出動作の対象となる前記メモリセルＭＣと同一列の選択列に位置する前記メモリセルＭＣの前記アクセストランジスタＡＴＲのドレインと接続する選択ビット線ＢＬにプリチャージ電圧Ｖｃｃが印加され、　データ書込動作時には、書込動作の対象となる前記メモリセルＭＣの選択行に対応するライトワード線ＷＷＬの電圧をＨレベルとすると共に、書込動作の対象となる前記メモリセルＭＣと同一列の選択列に位置する前記メモリセルの前記アクセストランジスタＡＴＲのドレインと接続する選択ビット線に書込データに応じた向き（方向）のデータ書込電流Ｉｗを流」している点。
　
（４）当審の判断
（４−１）相違点について検討すると、不揮発性のメモリ素子として、２端子間に印加される電気的ストレスにより電気抵抗が変化する２端子構造の可変抵抗素子を用い、該２端子構造の不揮発性のメモリ素子に対するデータの書き込みは、書き込み電圧を印加して書き込みを行い、前記メモリ素子からデータを読み出す際には、読み出し電圧を用いてデータを読み出すことは、下記周知文献１及び２に記載されているように、当業者における周知技術事項である。
　そして、一般に、メモリ素子には種々の構造のものがあり、それぞれが長所と短所を併せ持つため、どのような構造のメモリ素子を用いるかは当該メモリに要求される機能やコスト等を勘案して当業者が適宜選択し得る設計的事項であると認められる。
　したがって、引用発明における、「前記ライトワード線ＷＷに流れるデータ書込電流値Ｉｐと前記ビット線ＢＬに流れるデータ書込電流Ｉｗの電流の向き（方向）に応じて電気抵抗が変化」する「磁気トンネル接合部ＭＴＪ」を、周知の「２端子構造の可変抵抗素子」とし、「リードワード線ＲＷＬ」を書き込み時にも用いる「ワード線」として、「読み出し動作及び書き込み動作の各動作時において、前記各動作の対象となる前記メモリセルＭＣと同一行の選択行に位置する前記メモリセルＭＣの前記アクセストランジスタＡＴＲのゲートと接続する選択ワード線に前記アクセストランジスタＡＴＲをオン状態とする電圧が印加され、前記選択行と異なる非選択行に位置する前記メモリセルＭＣの前記アクセストランジスタＡＴＲのゲートと接続する非選択ワード線に前記アクセストランジスタＡＴＲをオフ状態とする電圧が印加され、前記各動作の対象となる前記メモリセルＭＣと同一列の選択列に位置する前記メモリセルＭＣの前記アクセストランジスタＡＴＲのドレインと接続する選択ビット線ＢＬに前記各動作に対応した所定の電圧が印加され」るようにして、補正発明のように構成することは、当業者が容易になし得たことである。
　
（ａ）周知文献１：米国特許第６４７３３３２号明細書
　本願の出願前に頒布され、原査定の拒絶の理由に引用された米国特許第６４７３３３２号明細書（以下「周知文献１」という。）には、図１、２および５とともに、以下の記載がある。
　
　「T
he elements of the present invention are writable and erasable at moderate voltages (normally 5V or less) using short electric pulses and are readable at normal integrated circuit voltages of generally 2V or less.
　（本発明の素子は、短い電気的パルスを用いて適量な電圧（通常５Ｖ以下）で書き込みおよび消去可能であり、一般的に２Ｖ以下の通常の集積回路電圧で読み取り可能である。）
　
　「
Referring now to  FIG. 5 , an illustrative embodiment of an array-type mass-memory apparatus of this invention, generally 500 is shown to include a sense amplifier 502 used to read and/or write to a multi-state or variable resistance memory or storage element 504
　（ここで図５を参照すると、多値あるいは可変抵抗メモリ又は記憶素子５０４の読み出し／書き込み時に用いられるセンスアンプ５０２を有する本発明のアレイ型大規模メモリ装置の実施例５００が示されている。）
　
　「
The active element 504 can be any element of this invention including the specific elements illustrated in  FIGS. 1 and 2 . A source voltage Vs 506 provides a read voltage to the element 504.
　（能動素子５０４は、図１および２の中で説明されたこの発明の具体的な素子が用いられる。電源電圧Ｖｓ５０６は、素子５０４に読み出し電圧を供給する。）
　
　「The array also include standard row select circuitry 508 and column select circuitry 510. 
Write voltages are delivered along a left side 512 of a column 514.
　（アレイは、一般的な行選択回路５０８と列選択回路５１０を含む。書き込み電圧は、列５１４の左側５１２に沿って伝えられる。伝送ゲート５１６と５１８は、アレイ５００上の特定の行及び列に接続されるメモリ素子５０４を選択する。）
　
　「
For writing to the memory element (setting the memory element to a given state), with the element 504 addressed by the column select 510 and row select 508,the write line 530 can be pulsed to set the resistance value of the memory element 504 to a particular state.
　（メモリ素子に書き込む（メモリ素子を与えられた状態にセットする）には、列選択５１０と行選択５０８によって素子５０４が選択され、書き込みライン５３０にメモリ素子５０４の抵抗値を特定の値に設定するためのパルスが与えられる。）
　
（ｂ）周知文献２：米国特許第５８８３８２７号明細書
　本願の出願前に頒布された米国特許第５８８３８２７号明細書（以下「周知文献２」という。）には、図２、６、１０および１２とともに、以下の記載がある。
　
　「［57］ABSTRACT
 
The present invention relates to circuitry and a related method to reliably write data to an array of programmable resistance elements by selectively applying pulses of a sufficient level to impart either a first (high) or second (low) resistance state to selected programmable resistance elements to store either a binary 1 or 0, respectively.
　（［５７］要約
　本発明は、バイナリの「１」または「０」のどちらかをそれぞれ蓄える選択されたプログラム可能な抵抗素子の第１の(高い)または第２の(低い)抵抗状態のどちらかとするために十分なレベルのパルスを選択的に適用することによって、確実にプログラム可能な抵抗素子のアレイにデータを書き込むための回路と方法に関するものである。）
　
　「FIG. 2 is a detailed schematic of array 40. For simplicity, a 4×4 array of memory cells (one indicated at 206) is shown. It should be appreciated that much higher capacity memories are contemplated by the present invention.
　As shown in FIG. 2, each memory cell is coupled to one of column lines 241 to 244 and to one of row lies 202 to 205. For example, 
memory cell 206 includes a programmable resistor 208
　（図２はアレイ４０の詳細な図である。単純化するため、メモリセル(２０６で示される)の４×４のアレイを示す。実際は、大容量のメモリがこの発明によって提供されると解すべきである。
　図２に示されるように、各メモリセルはそれぞれカラムライン２４１〜２４４のうちの１つ及びローライン２０２〜２０５のうちの１つと結合される。例えば、メモリセル２０６は、カルコゲナイドから成る材料を含むプログラム可能な抵抗２０８を含み、カラムライン２４１に接続された第１端子と、ポテンシャル障壁デバイス又はダイオード２１０を介してローライン２０５に接続された第２端子を備えている。各カラムライン２４１〜２４４は第１のパストランジスタ２７２〜２７５を通して第１比較器の入力６２に接続され、ゲートはカラムデコーダ５０の出力２５１〜２５４にそれぞれ接続されている。）
　
　「Alternatively, 
as shown in FIG. 12, second pass transistors 235 to 238 can be replaced by isolation transistors respectively coupled to each programmable resistor in array 40.
　（あるいは、図１２に示されるように、第２のパストランジスタ２３５〜２３８はアレイ４０中の個々のプログラム可能な抵抗にそれぞれつながれた分離トランジスタに置き換えることができる。例えば、メモリセル２０６中の分離トランジスタ２８０は、ドレイン電極が、プログラム可能な抵抗２０８を介してカラムライン２４１に接続され、ソース電極が、他の分離トランジスタ列のソース電極とグランドとに一緒に接続される。）
　
　「FIG. 6 illustrates read circuit 60 in greater detail. Read circuit 60 include an isolation circuit 610, helper flip-flop, cross-coupled latch or amplifier circuit 620 and precharge circuit 630.」（第６欄第１９〜２２行）
　（図６は、読み取り回路６０をより詳しく示す。読み取り回路６０は分離回路６１０、補助フリップ・フロップ、交差結合のラッチ、増幅回路６２０、およびプリチャージ回路６３０を含んでいる。）
　
　「Write circuit 70 will now be described with reference to FIG. 10. 」（第８欄第５１〜５２行）
　（書き込み回路７０が、図１０に示される。）
　
　ここにおいて、図６の回路構成から、図１２の「プログラム可能な抵抗２０８」からデータを読み出すデータ読み出し時には、図６の「読み取り回路６０」の「ＲＥＡＤ_ＲＥＧ」が、端子６１、６２を介して、図１２の「ビット線２４１〜２４４」に読み取り電圧として供給されていることは明らかである。
　また、図１０の回路構成から、図１２の「プログラム可能な抵抗２０８」に対して、データを書き込むデータ書き込み時には、図１０の「書き込み回路７０」の「ＳＥＴ_ＲＥＧ」及び「ＲＥＳＥＴ_ＲＥＧ」が、「端子１０２６」を介して、図１２の「ビット線２４１〜２４４」に書き込み電圧として供給されていることは明らかである。　
　
　したがって、周知文献２には、「２端子間に印加される電気的ストレスにより電気抵抗が変化する２端子構造のプログラム可能な抵抗２０８を不揮発性のメモリ素子として用い、該プログラム可能な抵抗２０８に対するデータの書き込みは、書き込み回路７０の「ＳＥＴ_ＲＥＧ」及び「ＲＥＳＥＴ_ＲＥＧ」に基づく書き込み電圧を用い、前記プログラム可能な抵抗２０８からデータを読み出す場合には、「読み取り回路６０」の「ＲＥＡＤ_ＲＥＧ」に基づく読み出し電圧を用いること」が記載されているものと認められる。　
　
（４−２）相違点については以上のとおりであるが、本願明細書の００２０段落に記載の「読み出し並びに書き込み動作時における非選択メモリセルの可変抵抗素子に対する電圧ストレスを軽減し、より高信頼度のデータ保持特性を確保できる」という効果について付言する。
　一般に、電源からスイッチ手段を介して回路素子に電圧を印加するにあたり、回路素子に高電圧がかかることによる悪影響を未然に防ぐために、電源のホット側にスイッチ手段を挿入することは、当業者における慣用手段であるから、本願明細書の００２０段落に記載された効果は当然に予測し得たものと認められる。
　さらにいえば、一般にメモリ装置においては、用いているメモリ素子の種類を問わず、選択トランジスタとメモリ素子との直列回路をビット線とソース線の間に設ける構成が一般的であるところ、直列接続の態様としては、選択トランジスタをメモリ素子のビット線側に設けるか、ソース線側に設けるかの２通りしかなく、実際、引用例１の他に、周知文献３及び４に記載されるように、種々のメモリ素子において選択トランジスタをビット線側に設けることは当業者において普通に行われていることである。
　したがって、引用発明において、「磁気トンネル接合部ＭＴＪ」に換えて２端子間に印加される電気的ストレスにより電気抵抗が変化する２端子構造の周知の可変抵抗素子を用いるにあたり、ビット線側に選択トランジスタを設ける構成とすることは、本願明細書の００２０段落に記載された効果を有するか否かを問わず、当業者が最も自然かつ容易になし得たことである。
　
（ａ）周知文献３：米国特許第６３１４０１４号明細書
　本願の出願前に頒布された米国特許第６３１４０１４号明細書（以下「周知文献３」という。）には、図３および４とともに、以下の記載がある。
　
　「
FIG. 3 shows a single memory cell (or reference cell) from FIG. 2A interconnecting a column line CL with a row line RL. As shown, the memory element M is directly coupled to the voltage source VA (through the power line PL) while the programmable resistance element M is selectively coupled to the column line CL through the current path of the isolation MOS transistor Q
I
.
　（図２ＡにおいてカラムラインＣＬとロウラインＲＬで相互接続しているメモリセル（または参照セル）の１つを図３に示す。図示のとおり、プログラム可能な抵抗素子Ｍが分離ＭＯＳトランジスタＱＩの電流経路を通じてカラムラインＣＬに選択的に接続する一方、メモリ素子Ｍは電源電圧ＶＡに（パワーラインＰＬを通じて）直接接続する。
　
　「
A second embodiment of a memory cell configuration which uses a power line PL is shown in FIG. 4. In this case, the memory element M is directly coupled to the column line CL while the power line PL (and the voltage source VA) is selectively coupled to the memory element through the current path of the isolation MOS transistor Q
I
.
　（パワーラインＰＬを用いるメモリセル構成の第２の実施例を図４に示す。この実施例では、パワーラインＰＬ（と電源電圧ＶＡ）が分離ＭＯＳトランジスタＱＩの電流経路を通じてメモリ素子に選択的に接続する一方、メモリ素子ＭはカラムラインＣＬに直接接続する。）
　
（ｂ）周知文献４：特開昭４８−２６０３９号公報
　本願の出願前に頒布された特開昭４８−２６０３９号公報（以下「周知文献４」という。）には、図２とともに、以下の記載がある。
　
「
第２図は１つの行のデータ記憶セルを、それに関連する再記憶回路１２と共に概略的に表現している。
各メモリセル１０はトランジスタＱｉｊのような１つのＩＧＦＥＴを有する。トランジスタＱｉｊのドレイン２０はデータ線Ｂｊに結ばれており、ソース２２はコンンデンサーＣｉｊを通して接地２４されている。
　
（４−３）よって、補正発明は、当業者における周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法２９条第２項の規定により、特許出願の際独立して特許を受けることができない。
　
（５）独立特許要件についてのまとめ 
　以上のとおりであるから、本件補正は、本件補正後の特許請求の範囲の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであり、特許法第１７条の２第５項（平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項をいう。以下同じ。）において準用する同法第１２６条第５項の規定に適合しない。 
　
５　本件補正についてのむすび 
　以上検討したとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないので、同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
第３　本願発明について 
　平成２０年５月２８日付けの手続補正は上記のとおり却下されたので、本願の請求項１〜３に係る発明は、平成１９年１０月２２日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜３に記載されている事項により特定されるとおりのものであり、そのうちの請求項１に係る発明（以下「本願発明」という。）は、請求項１に記載されている事項により特定される、上記第２．１．における「（補正前）」の箇所に記載したとおりのものである。 
　一方、本願の出願日前に日本国内において頒布され、原査定の拒絶の理由に引用された特開２００２−１５１６６１号公報（引用例）には、上記第２．４．（２）に記載したとおりの事項、及び発明（引用発明）が記載されているものと認められる。 
　そして、本願発明に対して技術的限定を加えた発明である補正発明は、上記第２．４．（４）において検討したとおり、当業者における周知技術を勘案することにより、引用発明に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるから、本願発明も当然に、引用発明に記載された技術事項に基づいて当業者が容易に発明をすることができたものである。
　以上検討したとおり、本願発明は、当業者における周知技術を勘案することにより、引用発明に基づいて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　
第４　むすび 
　以上のとおりであるから、本願は、他の請求項に係る発明について検討するまでもなく、拒絶すべきものである。 
　よって、結論のとおり審決する。