【事件の表示】
　平成１１年特許願第　　８５５６号「半導体記憶装置」拒絶査定不服審判事件〔平成１２年　８月　４日出願公開、特開２０００−２１５６７６〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯
　本願は、平成１１年１月１４日の出願であって、平成１６年９月１０日付けで拒絶査定がなされ、これに対して同年１０月１４日に拒絶査定に対する審判請求がなされるとともに、同年１１月１５日に手続補正がなされたものである。
　
第２．平成１６年１１月１５日付けの手続補正（以下、「本件補正」という。）について
　［補正却下の決定の結論］
　平成１６年１１月１５日付けの手続補正を却下する。
　［理由］
　１．本件手続補正の内容
　本件補正は、補正前の特許請求の範囲の請求項１〜５を補正後の特許請求の範囲の請求項１〜４と補正するとともに、発明の詳細な説明を補正するものであって、補正後の請求項１〜４に係る発明は以下のとおりである。
　「【請求項１】　行方向および列方向に配置された複数のメモリセル、前記行方向に延びる複数のワード線、前記列方向に延びる複数のビット線、前記各ビット線とそれぞれ対をなすように配置されて前記列方向に延びる複数のビット線バー、対をなすビット線とビット線バーの間において前記列方向に延びるようにそれぞれ配置された複数のカラム選択プレート駆動線、複数のイコライズ／プリチャージ回路、および複数のセンスアンプを備えた半導体記憶装置であって、
　前記複数のメモリセルのそれぞれは、１つの容量素子と１つのトランジスタを有し、
　前記各容量素子は、それぞれ、第１電極と前記第１電極に対向する第２電極との間に強誘電体膜を挟んで形成され、前記強誘電体膜の分極状態により２値情報をそれぞれ記憶・保持し、
　前記各トランジスタは、第１電極、第２電極、ゲート電極をそれぞれ有し、前記各トランジスタの第１電極が、各トランジスタとともに前記メモリセルを構成する前記容量素子の第１電極に接続され、
　前記行方向に隣接する一対のメモリセルは、それぞれに設けられた各トランジスタの前記ゲート電極が、相互に隣接する各ワード線にそれぞれ接続され、各トランジスタの第２電極が、それぞれ、前記対をなすビット線およびビット線バーに接続され、該対をなすビット線およびビット線バーの間のカラム選択プレート駆動線に、各メモリセルにそれぞれ設けられた各容量素子の第２電極が接続され、
　前記各センスアンプが、前記対をなすビット線とビット線バーとの間の電圧差をそれぞれ増幅し、
　前記各イコライズ／プリチャージ回路は、前記対をなすビット線とビット線バーとの電圧をそれぞれプリチャージおよびイコライズする構成であり、
　前記複数のカラム選択プレート駆動線を駆動するカラム選択駆動回路をさらに有し、
　該カラム選択駆動回路は、プレート駆動信号生成回路と、前記プレート駆動信号生成回路からの信号が出力されるメイン線と、該メイン線にそれぞれ接続されるとともに、前記複数のカラム選択プレート駆動線のそれぞれに接続される複数のスイッチ手段とを備え、該メイン線に供給される該プレート駆動信号生成回路の出力と、カラムデコーダによって生成される列アドレス信号のデコード信号とに基づいて前記複数のスイッチ手段の少なくとも１つが選択的に活性化されて活性化されたスイッチ手段によって出力信号を生成して、該出力信号を該活性化されたスイッチ手段に接続された前記カラム選択プレート駆動線に出力し、
　該出力信号が伝播されたカラム選択プレート駆動線が選択状態となり、該出力信号が伝播されないカラム選択プレート駆動線がフローティング状態（非選択状態）となる、半導体記憶装置。」
　「【請求項２】　前記複数のスイッチ手段のそれぞれが、ＮチャネルトランジスタおよびＰチャネルトランジスタとを並列に接続して成るトランスファゲートである請求項１に記載の半導体記憶装置。」
　「【請求項３】　行方向および列方向に配置された複数のメモリセル、前記行方向に延びる複数のワード線、前記列方向に延びる複数のビット線、前記各ビット線とそれぞれ対をなすように配置されて前記列方向に延びる複数のビット線バー、対をなすビット線とビット線バーの間において前記列方向に延びるようにそれぞれ配置された複数のカラム選択プレート駆動線、複数のイコライズ／プリチャージ回路、および複数のセンスアンプを備えた半導体記憶装置であって、
　前記複数のメモリセルのそれぞれは、１つの容量素子と１つのトランジスタを有し、
　前記各容量素子は、それぞれ、第１電極と前記第１電極に対向する第２電極との間に強誘電体膜を挟んで形成され、前記強誘電体膜の分極状態により２値情報をそれぞれ記憶・保持し、
　前記各トランジスタは、第１電極、第２電極、ゲート電極をそれぞれ有し、前記各トランジスタの第１電極が、各トランジスタとともに前記メモリセルを構成する前記容量素子の第１電極に接続され、
　前記行方向に隣接する一対のメモリセルは、それぞれに設けられた各トランジスタの前記ゲート電極が、相互に隣接する各ワード線にそれぞれ接続され、各トランジスタの第２電極が、それぞれ、前記対をなすビット線およびビット線バーに接続され、該対をなすビット線およびビット線バーの間のカラム選択プレート駆動線に、各メモリセルにそれぞれ設けられた各容量素子の第２電極が接続され、
　前記各センスアンプが、前記対をなすビット線とビット線バーとの間の電圧差をそれぞれ増幅し、
　前記各イコライズ／プリチャージ回路は、前記対をなすビット線とビット線バーとの電圧をそれぞれプリチャージおよびイコライズする構成であり、
　前記複数のカラム選択プレート駆動線を駆動するカラム選択駆動回路をさらに有し、
　該カラム選択駆動回路は、プレート駆動信号生成回路を備え、該プレート駆動信号生成回路の出力とカラムデコーダによって生成される列アドレス信号のデコード信号との論理積により出力信号を生成し、
　該出力信号が伝播されたカラム選択プレート駆動線が選択状態となり、該出力信号が伝播されないカラム選択プレート駆動線がフローティング状態（非選択状態）となる、半導体記憶装置。」
　「【請求項４】　前記センスアンプは、選択されるカラム選択プレート駆動線に対応して、択一的に動作状態なる請求項１〜３のいずれか１つに記載の半導体記憶装置。」
　
２．補正事項の整理
　補正事項１
　補正前の請求項１を削除すること。
　補正事項２
　補正前の請求項２を独立形式の請求項とし、その項番を繰り上げ、補正後の請求項１とすると共に、
　補正前の請求項２の「各トランジスタのゲート」を、
　補正後の請求項１の「各トランジスタの前記ゲート電極」と補正すること（補正事項２−１）。
　補正前の請求項２の「列アドレス信号のデコード信号」を、
　補正後の請求項１の「カラムデコーダによって生成される列アドレス信号のデコード信号」と補正すること（補正事項２−２）。
　補正前の請求項２の「該プレート駆動信号生成回路の出力」を、
　補正後の請求項１の「該メイン線に供給される該プレート駆動信号生成回路の出力」と補正すること（補正事項２−３）。
　補正前の請求項２の「前記複数のスイッチ手段の少なくとも１つが選択的に活性化されて前記出力信号を出力する」を、
　補正後の請求項１の「前記複数のスイッチ手段の少なくとも１つが選択的に活性化されて活性化されたスイッチ手段によって出力信号を生成して、該出力信号を該活性化されたスイッチ手段に接続された前記カラム選択プレート駆動線に出力し」と補正すること（補正事項２−４）。
　補正事項３
　補正前の請求項３の項番を繰り上げ、補正後の請求項２とすると共に、補正前の請求項３の「請求項２に記載の半導体記憶装置。」を、
　補正後の請求項２の「請求項１に記載の半導体記憶装置。」と補正すること。
　補正事項４
　補正前の請求項４を独立形式の請求項とし、その項番を繰り上げ、補正後の請求項３とすると共に、
　補正前の請求項４の「各トランジスタのゲート」を、
　補正後の請求項３の「各トランジスタの前記ゲート電極」と補正すること（補正事項４−１）。
　補正前の請求項４の「列アドレス信号のデコード信号」を、
　補正後の請求項３の「カラムデコーダによって生成される列アドレス信号のデコード信号」と補正すること（補正事項４−２）。
　補正事項５
　補正前の請求項５の項番を繰り上げ、補正後の請求項４とすると共に、補正前の請求項５の「択一的に動作状態なる請求項１〜４のいずれか１つに記載の半導体記憶装置。」を、
　補正後の請求項４の「択一的に動作状態なる請求項１〜３のいずれか１つに記載の半導体記憶装置。」と補正すること。
　補正事項６
　補正前の明細書の段落【００４１】及び【００４３】を削除するとともに、
　補正前の明細書の段落【００３９】、【００４２】を、
　補正後の明細書の段落【００３９】、【００４２】とそれぞれ補正すること。
　
３．本件補正についての検討
（３−１）補正の目的の適否及び新規事項の追加について
　補正事項１について
　この補正は、請求項の削除を目的とするものであり、特許法第１７条の２第４項第１号に該当する。
　補正事項２について
　補正事項２−１について検討すると、この補正は、補正前の請求項２の「ゲート」を「前記ゲート電極」とするものであるから、この補正は、明りょうでない記載の釈明を目的とするものであり、特許法第１７条の２第４項第４号に該当する。
　補正事項２−２について検討すると、この補正は、補正前の請求項２の「列アドレス信号」が「カラムデコーダ」によって生成されるものであることを明確にし、且つ限定するものであるから、この補正は、特許請求の範囲の減縮を目的とするものであり、特許法第１７条の２第４項第２号に該当する。
　補正事項２−３について検討すると、この補正は、補正前の請求項２の「該プレート駆動信号生成回路の出力」が「該メイン線に供給される」ことを明確にし、且つ限定するものであるから、この補正は、特許請求の範囲の減縮を目的とするものであり、特許法第１７条の２第４項第２号に該当する。
　補正事項２−４について検討すると、この補正は、補正前の請求項２の「前記複数のスイッチ手段の少なくとも１つが選択的に活性化されて前記出力信号を出力する」ことが、「活性化されたスイッチ手段によって出力信号を生成して」、更に「該出力信号を該活性化されたスイッチ手段に接続された前記カラム選択プレート駆動線に出力」するものであることを明確にし、且つ限定するものであるから、この補正は、特許請求の範囲の減縮を目的とするものであり、特許法第１７条の２第４項第２号に該当する。
　補正事項３について
　この補正は、補正前の請求項３の項番を繰り上げて、補正後の請求項２としたことに付随し、整合をとるための補正であるから、この補正は、明りょうでない記載の釈明を目的とするものであり、特許法第１７条の２第４項第４号に該当する。
　補正事項４について　　
　補正事項４−１について検討すると、この補正は、補正前の請求項４の「ゲート」を「前記ゲート電極」とするものであるから、この補正は、明りょうでない記載の釈明を目的とするものであり、特許法第１７条の２第４項第４号に該当する。
　補正事項４−２について検討すると、この補正は、補正前の請求項４の「列アドレス信号」が「カラムデコーダ」によって生成されるものであることを明確にし、且つ限定するものであるから、この補正は、特許請求の範囲の減縮を目的とするものであり、特許法第１７条の２第４項第２号に該当する。
　補正事項５について
　この補正は、補正前の請求項５の項番を繰り上げて、補正後の請求項４としたことに付随し、整合をとるための補正であるから、この補正は、明りょうでない記載の釈明を目的とするものであり、特許法第１７条の２第４項第４号該当する。
　そして、上記補正事項１ないし５、及び補正事項６の補正は、いずれも願書に最初に添付した明細書又は図面に記載した事項の範囲内においてしたものである。
　
　以上のとおり、本件補正は、特許法第１７条の２第３項及び第４項に規定する要件を満たしているから、以下において、同条第５項の要件について検討する。
　
（３−２）独立特許要件の検討
（３−２−１）刊行物に記載された発明
刊行物１．特開平４−４２４９８号公報
　本願の出願日前に国内において頒布された特開平４−４２４９８号公報には、第１〜第２図及び第３１〜第３２図とともに以下の事項が記載されている。
　
（ａ）第１図に示したような本発明に係るメモリセル（１１）は、１個のＭＯＳ型トランジスタ（１７）と１個の強誘電体コンデンサ（１８）とからなり、ＭＯＳ型トランジスタ（Ｉ７）のゲート電極が第１の駆動線、すなわちワード線ＷＬ（４）と結合する。さらに、ＭＯＳ型トランジスタ（１７）のソース及びドレインの一方が読み出し・書き込み線、すなわちビット線ＢＬ（１６）に、また他方が強誘電体コンデンサ（１８）の一方の電極と結合し、強誘電体コンデンサ（１８）の他方の電極は第２の駆動線、換言すればプレート線ＰＬ（１３）と結合する。（第６頁右下欄第１１行〜第７頁左上欄第２行）
（ｂ）上述したような構成よりなるメモリセルは、第２図に示すようにマトリックス状に配置され、ワード線（４）ＷＬはビット線ＢＬ（１６−１）、／ＢＬ（１６−２）と直交し、プレート線ＰＬ（１３）はビット線ＢＬ（１６−１）、／ＢＬ（１６−２）と平行になる。すなわち第２図に示したような構成では、ワード線ＷＬ（４）とプレート線ＰＬ（１３）が直交して形成され、各ワード線ＷＬ（４）と各プレート線ＰＬ（１３）とが交差するに当たり、係るワード線ＷＬ（４）及びプレート線ＰＬ（１３）と結合するメモリセル（１１）が１個形成される。［注：「／ＢＬ」は「ＢＬ」の上に「−」を付したもの。以下同じ。］（第７頁左上欄第３行〜同第１３行）
（ｃ）さらに第２図では、ビット線ＢＬ（１６−１）とビット線／ＢＬ（１６−２）はビット線対を構成し、係るビット線対は、プレート線ＰＬ（１３）を挟んでその両側に形成される。メモリセル（１１）はビット線対のいずれか一方に結合され、ビット線対、すなわちビット線ＢＬ（１６−１）及びビット線／ＢＬ（１６−２）に結合されるメモリセル（１１）の数は等しい。（第７頁左上欄第１４行〜同末行）
（ｄ）また第３１図に、本発明に係る半導体記憶装置のさらに他の態様を示す。
　このような半導体記憶装置では、カラム毎に設けられたセンスアンプＳ／Ａ（２０）、Ｉ／Ｏ接続回路（２３）、プリチャージ回路（２４）、イコライズ回路（２５）、プレート線ドライバ（５５）が、それぞれの駆動を行なうための信号を伝達する信号線とカラムアドレス選択線ＣＳＬ（３２）と結合され、これら２種類の信号線により伝達される信号によって制御される。すなわちこのような半導体記憶装置においては、プレート線ドライバ（５５）の駆動を行なうための信号は、プレート線ドライバ駆動線（４２）を介してカラム毎に設けられたプレート線ドライバ（５５）の全てに伝達される。（第１９頁右上欄第３行〜同第１６行）
（ｅ）しかしながらプレート線ドライバ（５５）は、このようにプレート線ドライバ駆動線（４２）を介して上述したような信号が入力されただけでは駆動せず、カラムアドレス選択線ＣＳＬ（３２）よりＨレベルの信号が伝達されたときに始めて駆動する。従って、カラムアドレス選択線ＣＳＬ（３２）をカラムアドレスによって選択することにより、駆動を行なうプレート線ドライバ（５５）を選択することができる。また第３１図に示した半導体記憶装置においては、カラムアドレス選択線ＣＳＬ（３２）はカラムアドレス選択線デコーダ（３６）と結合し、係るカラムアドレス選択線デコーダ（３６）によりカラムアドレス選択線ＣＳＬ（３２）の選択が行なわれる。（第１９頁右上欄第１６行〜左下欄第９行）
（ｆ）さらに第３１図に示した半導体記憶装置では、センスアンプＳ／Ａ（２０）、Ｉ／Ｏ接続回路（２３）、プリチャージ回路（２４）、イコライズ回路（２５）及びプレート線ドライバ（５５）が同一のカラムアドレス選択線ＣＳＬ（３２）と結合されている。（第１９頁左下欄第１６行〜同末行）
（ｇ）まず第３２図に、係る半導体記憶装置において用いられているプレート線ドライバの回路図を示す。このようなプレート線ドライバでは、カラムアドレス選択線ＣＳＬ（３２）により伝達されるカラムアドレス選択信号φＣＳＬｎと、プレート線ドライバ駆動線（４２）により伝達されるプレート線ドライバ駆動信号φＰＬによって制御されて、プレート線ＰＬ（１３）にプレート線電位ＰＬｎという形で出力する。このためにＮＡＮＤ回路（４３）とインバータ回路（４４）で、プレート線ドライバ（５５）を構成している。（第２０頁左上欄第９行〜同第１８行）
（ｈ）第１表に示されるようにこのようなプレート線ドライバは、カラムアドレス選択信号φＣＳＬｎ及びプレート線ドライバ駆動信号φＰＬが真のときのみ駆動が行なわれる。［第１表は省略］
換言すればこのようなプレート線ドライバでは、プレート線ドライバ駆動線が活性化されプレート線ドライバ駆動信号φＰＬが入力されても、カラムアドレス選択線が選択されない限りプレート線は活性化されず、選択されたカラムについてのみプレートの活性化を行なうことを可能とする。（第２０頁右上欄第３行〜同第１２行）
　
　そして、第２図又は第３１図の記載から、刊行物１における行方向に隣接する一対のメモリセル（１１）、（１１）の各々は、それぞれ第１電極、第２電極及びゲート電極からなるトランジスタ（１７）、（１７）と電極の一方が前記第１電極に接続された強誘電体コンデンサ（１８）、（１８）からなり、前記一対のメモリセル（１１）、（１１）のそれぞれに設けられた前記各トランジスタ（１７）、（１７）の前記ゲート電極が、相互に隣接する各ワード線ＷＬ１とＷＬ２、ＷＬ３とＷＬ４、…ＷＬ（ｎ−１）とＷＬｎにそれぞれ接続され、各前記トランジスタ（１７）、（１７）の第２電極が、それぞれ、対をなすビット線ＢＬ１およびビット線／ＢＬ１、ＢＬ２および／ＢＬ２、…ＢＬｎおよび／ＢＬｎに接続され、該対をなすビット線ＢＬおよびビット線／ＢＬの間のプレート線ＰＬ１、ＰＬ２…ＰＬｎに、各メモリセル（１１）、（１１）にそれぞれ設けられた各強誘電体コンデンサ（１８）、（１８）の他方の電極が接続されていることは明らかである。
　また、刊行物１の「プレート線ドライバ駆動線（４２）」は「プレート線ドライバ駆動信号」を伝達するものであるから、「プレート線ドライバ駆動線（４２）」には、「プレート線ドライバ駆動信号」を生成してそれを送り出すための生成・駆動回路が接続されていることは当然のことである。
　よって、刊行物１には以下の発明が記載されている。
　「メモリセル（１１）は、マトリックス状に配置され、
　ビット線ＢＬ１〜ＢＬｎ（１６−１）とビット線／ＢＬ１〜／ＢＬｎ（１６−２）は、ビット線対を構成し、係るビット線対は、プレート線ＰＬ１〜ＰＬｎ（１３）を挟んでその両側に形成され、
　ワード線ＷＬ１〜ＷＬｎ（４）と前記プレート線ＰＬ１〜ＰＬｎ（１３）が直交して形成され、前記各ワード線ＷＬ１〜ＷＬｎ（４）と前記各プレート線ＰＬ１〜ＰＬｎ（１３）とが交差するに当たり、係るワード線及びプレート線と結合するメモリセル（１１）が１個形成され、
　カラム毎に設けられたセンスアンプＳ／Ａ（２０）、Ｉ／Ｏ接続回路（２３）、プリチャージ回路（２４）、イコライズ回路（２５）、プレート線ドライバ（５５）が、それぞれの駆動を行なうための信号を伝達する信号線４９−１〜４９−２，３７，３１，３５，４２とカラムアドレス選択線ＣＳＬ１〜ｎ（３２）と結合され、これら２種類の信号線により伝達される信号によって制御される半導体記憶装置において、
　一対のメモリセル（１１）、（１１）の各々は、それぞれ第１電極、第２電極及びゲート電極からなるトランジスタ（１７）、（１７）と電極の一方が前記第１電極に接続された強誘電体コンデンサ（１８）、（１８）からなり、
　行方向に隣接する前記一対のメモリセル（１１）、（１１）のそれぞれに設けられた前記各トランジスタ（１７）、（１７）の前記ゲート電極が、相互に隣接する各ワード線ＷＬ１とＷＬ２、ＷＬ３とＷＬ４、…ＷＬ（ｎ−１）とＷＬｎにそれぞれ接続され、各前記トランジスタ（１７）、（１７）の第２電極が、それぞれ、対をなすビット線ＢＬ１およびビット線／ＢＬ１、ＢＬ２および／ＢＬ２、…ＢＬｎおよび／ＢＬｎに接続され、該対をなすビット線ＢＬおよびビット線／ＢＬの間のプレート線ＰＬ１、ＰＬ２…ＰＬｎに、各メモリセル（１１）、（１１）にそれぞれ設けられた各強誘電体コンデンサ（１８）、（１８）の他方の電極が接続され、
　前記プレート線ドライバ（５５）は、前記カラムアドレス選択線ＣＳＬ１〜ｎ（３２）により伝達されるカラムアドレス選択信号φＣＳＬｎと、
　プレート線ドライバ駆動信号φＰＬを生成してそれを送り出すための生成・駆動回路から送出され、プレート線ドライバ駆動線（４２）により伝達される前記プレート線ドライバ駆動信号φＰＬとによって出力が制御されて、前記プレート線ＰＬ１〜ＰＬｎ（１３）にプレート線電位ＰＬｎを送出することを特徴とする半導体記憶装置。」
　
（３−２−２）対比
　本件補正後の請求項１に係る発明（以下、「補正発明」という。）と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比する。
（ａ）刊行物発明において、「メモリセル（１１）」は、複数存在しており、「メモリセル（１１）」を「マトリックス状に配置」することは、複数のメモリセルを行方向及び列方向に配置することに他ならないから、刊行物発明の「メモリセル（１１）は、マトリックス状に配置され」は、補正発明の「前記行方向および列方向に配置された複数のメモリセル」を備えることに相当する。
（ｂ）刊行物発明の「ワード線ＷＬ１〜ＷＬｎ（４）」は複数存在しており、これらの「ワード線ＷＬ１〜ＷＬｎ（４）」は、行方向に延びて配置されていることは、第３１図の記載から明らかであるから、刊行物発明の「ワード線ＷＬ１〜ＷＬｎ（４）」は、補正発明の「前記行方向に延びる複数のワード線」に相当する。
（ｃ）刊行物発明の「ビット線ＢＬ１〜ＢＬｎ（１６−１）」は複数本存在していて、それぞれ列方向に延びて配置されていることは、第３１図の記載から明らかであるから、刊行物発明の「ビット線ＢＬ１〜ＢＬｎ（１６−１）」は、補正発明の「前記列方向に延びる複数のビット線」に相当する。
（ｄ）刊行物発明の「ビット線／ＢＬ１〜／ＢＬｎ（１６−２）」は複数本存在していて、「ビット線ＢＬ１〜ＢＬｎ（１６−１）」とそれぞれ対をなすように、列方向に延びて配置されていることは、第３１図の記載から明らかであるから、刊行物発明の「ビット線／ＢＬ１〜／ＢＬｎ（１６−２）」は、補正発明の「前記各ビット線とそれぞれ対をなすように配置されて前記列方向に延びる複数のビット線バー」に相当する。
（ｅ）刊行物発明の「プレート線ＰＬ１〜ＰＬｎ（１３）」は、「強誘電体コンデンサ（１８）の他方の電極」に選択的に電圧を印加するためのものであり、複数本存在していることは、第３１図の記載から明らかであるから、刊行物発明の「プレート線ＰＬ１〜ＰＬｎ（１３）」は、補正発明の「複数のカラム選択プレート駆動線」に相当し、刊行物発明の「係るビット線対は、プレート線ＰＬ１〜ＰＬｎ（１３）を挟んでその両側に形成され」ることは、補正発明の「対をなすビット線とビット線バーの間において前記列方向に延びるようにそれぞれ配置された複数のカラム選択プレート駆動線」を備えることに相当する。
（ｆ）刊行物発明の「プリチャージ回路（２４）、イコライズ回路（２５）」及び「センスアンプＳ／Ａ（２０）」は、それぞれ「カラム毎に」複数設けられているので、刊行物発明の「プリチャージ回路（２４）、イコライズ回路（２５）」及び「センスアンプＳ／Ａ（２０）」は、補正発明の「複数のイコライズ／プリチャージ回路」及び「複数のセンスアンプ」にそれぞれ相当する。
（ｇ）刊行物発明の「強誘電体コンデンサ（１８）、（１８）」は、補正発明の「容量素子」に相当し、第１電極と前記第１電極に対向する第２電極との間に強誘電体膜を挟んで形成されていて、強誘電体膜の分極状態により２値情報を記憶・保持していることは明らかである。そして、刊行物発明の「強誘電体コンデンサ（１８）（１８）」の「電極の一方」は、補正発明の「前記容量素子」の「第１電極」に相当しているから、刊行物発明の「一対のメモリセル（１１）、（１１）の各々は、それぞれ第１電極、第２電極及びゲート電極からなるトランジスタ（１７）、（１７）と電極の一方が前記第１電極に接続された強誘電体コンデンサ（１８）、（１８）からなり」は、補正発明の「前記複数のメモリセルのそれぞれは、１つの容量素子と１つのトランジスタを有し、　前記各容量素子は、それぞれ、第１電極と前記第１電極に対向する第２電極との間に強誘電体膜を挟んで形成され、前記強誘電体膜の分極状態により２値情報をそれぞれ記憶・保持し、　前記各トランジスタは、第１電極、第２電極、ゲート電極をそれぞれ有し、前記各トランジスタの第１電極が、各トランジスタとともに前記メモリセルを構成する前記容量素子の第１電極に接続」されることに相当する。
（ｈ）刊行物発明の「各強誘電体コンデンサ（１８）、（１８）の他方の電極」は、補正発明の「各容量素子の第２電極」に相当するので、刊行物発明の「行方向に隣接する前記一対のメモリセル（１１）、（１１）のそれぞれに設けられた前記各トランジスタ（１７）、（１７）の前記ゲート電極が、相互に隣接する各ワード線ＷＬ１とＷＬ２、ＷＬ３とＷＬ４、…ＷＬ（ｎ−１）とＷＬｎにそれぞれ接続され、各前記トランジスタ（１７）、（１７）の第２電極が、それぞれ、対をなすビット線ＢＬ１およびビット線／ＢＬ１、ＢＬ２および／ＢＬ２、…ＢＬｎおよび／ＢＬｎに接続され、該対をなすビット線ＢＬおよびビット線／ＢＬの間のプレート線ＰＬ１、ＰＬ２…ＰＬｎに、各メモリセル（１１）、（１１）にそれぞれ設けられた各強誘電体コンデンサ（１８）、（１８）の他方の電極が接続」されることは、補正発明の「前記行方向に隣接する一対のメモリセルは、それぞれに設けられた各トランジスタの前記ゲート電極が、相互に隣接する各ワード線にそれぞれ接続され、各トランジスタの第２電極が、それぞれ、前記対をなすビット線およびビット線バーに接続され、該対をなすビット線およびビット線バーの間のカラム選択プレート駆動線に、各メモリセルにそれぞれ設けられた各容量素子の第２電極が接続」されることに相当する。
（ｉ）刊行物発明の「カラム毎に設けられたセンスアンプＳ／Ａ（２０）」は、「ビット線対」をなす「ビット線ＢＬ１〜ＢＬｎ（１６−１）とビット線／ＢＬ１〜／ＢＬｎ（１６−２）」間に接続されており、この「ビット線ＢＬ１〜ＢＬｎ（１６−１）とビット線／ＢＬ１〜／ＢＬｎ（１６−２）」との間の電圧差を増幅していることは明らかであるから、刊行物発明は、補正発明の「前記各センスアンプが、前記対をなすビット線とビット線バーとの間の電圧差をそれぞれ増幅」する構成を実質的に備えている。
（ｊ）刊行物発明の「プリチャージ回路（２４）、イコライズ回路（２５）」は、「ビット線対」をなす「ビット線ＢＬ１〜ＢＬｎ（１６−１）とビット線／ＢＬ１〜／ＢＬｎ（１６−２）」との電圧をプリチャージ及びイコライズするためのものであるから、刊行物発明は、補正発明の「前記各イコライズ／プリチャージ回路は、前記対をなすビット線とビット線バーとの電圧をそれぞれプリチャージおよびイコライズする構成であり」に相当する構成を実質的に備えている。
（ｋ）刊行物発明の「カラムアドレス選択信号φＣＳＬｎ」は、カラムデコーダによって生成される列アドレス信号のデコード信号であるので、刊行物発明の「カラムアドレス選択信号φＣＳＬｎ」は、補正発明の「カラムデコーダによって生成される列アドレス信号のデコード信号」に相当する。
（ｌ）刊行物発明の「プレート線ドライバ駆動信号φＰＬを生成してそれを送り出すための生成・駆動回路から送出され、プレート線ドライバ駆動線（４２）により伝達される前記プレート線ドライバ駆動信号φＰＬ」は、「カラムアドレス選択信号φＣＳＬｎ」と共に、「プレート線ドライバ５５」に供給されるものであるから、刊行物発明の「プレート線ドライバ駆動信号φＰＬを生成してそれを送り出すための生成・駆動回路」及び「プレート線ドライバ駆動線（４２）」は、補正発明の「プレート駆動信号生成回路」及び「メイン線」にそれぞれ相当し、刊行物発明の「プレート線ドライバ駆動線（４２）により伝達される前記プレート線ドライバ駆動信号φＰＬ」は、補正発明の「該メイン線に供給される該プレート駆動信号生成回路の出力」に相当する。
（ｍ）刊行物発明の「プレート線ドライバ５５」は、その出力によって、「プレート線ＰＬ１〜ＰＬｎ（１３）」を選択状態（活性化）とするものであるから、刊行物発明の「プレート線ドライバ５５」は、補正発明の「スイッチ手段」に相当する。
（ｎ）刊行物発明の「プレート線ドライバ５５」、「プレート線ドライバ駆動線（４２）」及び「プレート線ドライバ駆動信号φＰＬを生成してそれを送り出すための生成・駆動回路」とが合わさって、「プレート線ＰＬ１〜ＰＬｎ（１３）」上に送出する「プレート線電位ＰＬｎ」を生成しているので、刊行物発明の「プレート線ドライバ５５」、「プレート線ドライバ駆動線（４２）」及び「プレート線ドライバ駆動信号φＰＬを生成してそれを送り出すための生成・駆動回路」は全体として、補正発明の「カラム選択駆動回路」に相当する。
（ｏ）刊行物発明において、「プレート線ＰＬ１〜ＰＬｎ（１３）」はプレート線電位ＰＬｎが送出されると選択された状態となるので、刊行物発明の「プレート線ＰＬ１〜ＰＬｎ（１３）にプレート線電位ＰＬｎを送出する」ことは、補正発明の「該出力信号が伝播されたカラム選択プレート駆動線が選択状態」となることに相当する。
　
　よって、補正発明と刊行物発明とは、
　「行方向および列方向に配置された複数のメモリセル、前記行方向に延びる複数のワード線、前記列方向に延びる複数のビット線、前記各ビット線とそれぞれ対をなすように配置されて前記列方向に延びる複数のビット線バー、対をなすビット線とビット線バーの間において前記列方向に延びるようにそれぞれ配置された複数のカラム選択プレート駆動線、複数のイコライズ／プリチャージ回路、および複数のセンスアンプを備えた半導体記憶装置であって、
　前記複数のメモリセルのそれぞれは、１つの容量素子と１つのトランジスタを有し、
　前記各容量素子は、それぞれ、第１電極と前記第１電極に対向する第２電極との間に強誘電体膜を挟んで形成され、前記強誘電体膜の分極状態により２値情報をそれぞれ記憶・保持し、
　前記各トランジスタは、第１電極、第２電極、ゲート電極をそれぞれ有し、前記各トランジスタの第１電極が、各トランジスタとともに前記メモリセルを構成する前記容量素子の第１電極に接続され、
　前記行方向に隣接する一対のメモリセルは、それぞれに設けられた各トランジスタの前記ゲート電極が、相互に隣接する各ワード線にそれぞれ接続され、各トランジスタの第２電極が、それぞれ、前記対をなすビット線およびビット線バーに接続され、該対をなすビット線およびビット線バーの間のカラム選択プレート駆動線に、各メモリセルにそれぞれ設けられた各容量素子の第２電極が接続され、
　前記各センスアンプが、前記対をなすビット線とビット線バーとの間の電圧差をそれぞれ増幅し、
　前記各イコライズ／プリチャージ回路は、前記対をなすビット線とビット線バーとの電圧をそれぞれプリチャージおよびイコライズする構成であり、
　前記複数のカラム選択プレート駆動線を駆動するカラム選択駆動回路をさらに有し、
　該カラム選択駆動回路は、プレート駆動信号生成回路と、前記プレート駆動信号生成回路からの信号が出力されるメイン線と、該メイン線にそれぞれ接続されるとともに、前記複数のカラム選択プレート駆動線のそれぞれに接続される複数のスイッチ手段とを備え、該メイン線に供給される該プレート駆動信号生成回路の出力と、カラムデコーダによって生成される列アドレス信号のデコード信号とに基づいて前記複数のスイッチ手段の少なくとも１つが選択的に活性化されて活性化されたスイッチ手段によって出力信号を生成して、該出力信号を該活性化されたスイッチ手段に接続された前記カラム選択プレート駆動線に出力し、
　該出力信号が伝播されたカラム選択プレート駆動線が選択状態となる、半導体記憶装置。」である点で一致し、以下の点で相違する。
　
　相違点
　補正発明は、「該出力信号が伝播されないカラム選択プレート駆動線がフローティング状態（非選択状態）となる」のに対して、刊行物発明は、このことが記載されていない点。
　
（３−２−３）相違点の検討
　以下、相違点について検討する。
　刊行物１には、プレート線ドライバは、カラムアドレス選択信号φＣＳＬｎ及びプレート線ドライバ駆動信号φＰＬが真のときのみ駆動して、選択されたカラムについてのみプレート線の活性化を行い、他の条件のときはプレート線の活性化を行わないことが記載されているから（第２０頁右上欄第３行〜同第１２行）、刊行物発明においても、プレート線ドライバ（補正発明の「スイッチ手段」に相当）が駆動せず、プレート線電位ＰＬｎが送出されないプレート線（補正発明の「カラム選択プレート駆動線」に相当）は、活性化されない状態、即ち、「非選択状態」となることは明らかである。
　そして、強誘電体キャパシタを有する半導体記憶装置において、非選択状態のプレート線をフローティング状態とすることは、例えば、特開平８−１８０６７１号公報（特に、図８及び【００８２】段落の「すなわち、メモリセルが非選択状態のときには、デコード信号ＲＤが低電位”Ｌ”で、セルプレート線ＣＰの信号はフローティング状態（ＨｉｇｈーＺ状態）となる。」の記載を参照。）及び特開平９−１４８５４１号公報（特に、【０００８】段落の「なお、この時、データが書き換えられないように選択したワード線（ＷＬ）８７にも５．０Ｖの電圧を印加すると共に、非選択のプレート線（ＰＬ）８８及びワード線（ＷＬ）８７をフローティング状態とする。」の記載を参照。）に記載されているように従来周知の技術事項である。
　そして、上述の従来周知の技術事項を適用して、刊行物発明において、「プレート線ＰＬ１〜ＰＬｎ（１３）」に「プレート線電位ＰＬｎ」が出力されない非選択状態の時に、該「プレート線ＰＬ１〜ＰＬｎ（１３）」をフローティング状態とすること、即ち、補正発明のごとく「該出力信号が伝播されないカラム選択プレート駆動線がフローティング状態（非選択状態）となる」ことは、当業者がその必要に応じて適宜なし得たことである。
　
　したがって、補正発明は、刊行物１に記載された発明及び従来周知の技術事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項に規定する要件を満たさず、その特許出願の際、独立して特許を受けることができないから、特許法第１７条の２第５項により準用する同法第１２６条第５項の規定に適合しない。　
　
４．むすび
　以上のとおりであるから、補正後の請求項１に係る発明は、特許法第１７条の２第５項により準用する同法第１２６条第５項の規定に適合しないものであり、適法でない補正前の請求項２についての補正を含む本件補正は、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明
　平成１６年１１月１５日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし５に係る発明は、平成１５年１０月２０日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし５に記載された事項により特定されるものであり、その請求項１に係る発明は、その請求項１に記載されている事項により特定される以下のとおりのものである。
　「【請求項１】行方向および列方向に配置された複数のメモリセル、前記行方向に延びる複数のワード線、前記列方向に延びる複数のビット線、前記各ビット線とそれぞれ対をなすように配置されて前記列方向に延びる複数のビット線バー、対をなすビット線とビット線バーの間において前記列方向に延びるようにそれぞれ配置された複数のカラム選択プレート駆動線、複数のイコライズ／プリチャージ回路、および複数のセンスアンプを備えた半導体記憶装置であって、
　前記複数のメモリセルのそれぞれは、１つの容量素子と１つのトランジスタを有し、
　前記各容量素子は、それぞれ、第１電極と前記第１電極に対向する第２電極との間に強誘電体膜を挟んで形成され、前記強誘電体膜の分極状態により２値情報をそれぞれ記憶・保持し、
　前記各トランジスタは、第１電極、第２電極、ゲート電極をそれぞれ有し、前記各トランジスタの第１電極が、各トランジスタとともに前記メモリセルを構成する前記容量素子の第１電極に接続され、
　前記行方向に隣接する一対のメモリセルは、それぞれに設けられた各トランジスタのゲートが、相互に隣接する各ワード線にそれぞれ接続され、各トランジスタの第２電極が、それぞれ、前記対をなすビット線およびビット線バーに接続され、該対をなすビット線およびビット線バーの間のカラム選択プレート駆動線に、各メモリセルにそれぞれ設けられた各容量素子の第２電極が接続され、
　前記各センスアンプが、前記対をなすビット線とビット線バーとの間の電圧差をそれぞれ増幅し、
　前記各イコライズ／プリチャージ回路は、前記対をなすビット線とビット線バーとの電圧をそれぞれプリチャージおよびイコライズする構成であり、
　前記複数のカラム選択プレート駆動線を駆動するカラム選択駆動回路をさらに有し、
　該カラム選択駆動回路は、プレート駆動信号生成回路を備え、該プレート駆動信号生成回路の出力と列アドレス信号のデコード信号とに基づいて出力信号を生成し、
　該出力信号が伝播されたカラム選択プレート駆動線が選択状態となり、該出力信号が伝播されないカラム選択プレート駆動線がフローティング状態（非選択状態）となる、半導体記憶装置。」（以下、「本願発明」という。）
　
第４．刊行物に記載された発明
　刊行物１に記載される事項は、「第２．（３−２−１）刊行物に記載された発明」に記載したとおりであり、刊行物１には、「第２．（３−２−１）刊行物に記載された発明」で示した以下の刊行物発明が記載されている。
　「メモリセル（１１）は、マトリックス状に配置され、
　ビット線ＢＬ１〜ＢＬｎ（１６−１）とビット線／ＢＬ１〜／ＢＬｎ（１６−２）は、ビット線対を構成し、係るビット線対は、プレート線ＰＬ１〜ＰＬｎ（１３）を挟んでその両側に形成され、
　ワード線ＷＬ１〜ＷＬｎ（４）と前記プレート線ＰＬ１〜ＰＬｎ（１３）が直交して形成され、前記各ワード線ＷＬ１〜ＷＬｎ（４）と前記各プレート線ＰＬ１〜ＰＬｎ（１３）とが交差するに当たり、係るワード線及びプレート線と結合するメモリセル（１１）が１個形成され、
　カラム毎に設けられたセンスアンプＳ／Ａ（２０）、Ｉ／Ｏ接続回路（２３）、プリチャージ回路（２４）、イコライズ回路（２５）、プレート線ドライバ（５５）が、それぞれの駆動を行なうための信号を伝達する信号線４９−１〜４９−２，３７，３１，３５，４２とカラムアドレス選択線ＣＳＬ１〜ｎ（３２）と結合され、これら２種類の信号線により伝達される信号によって制御される半導体記憶装置において、
　一対のメモリセル（１１）、（１１）の各々は、それぞれ第１電極、第２電極及びゲート電極からなるトランジスタ（１７）、（１７）と電極の一方が前記第１電極に接続された強誘電体コンデンサ（１８）、（１８）からなり、
　行方向に隣接する前記一対のメモリセル（１１）、（１１）のそれぞれに設けられた前記各トランジスタ（１７）、（１７）の前記ゲート電極が、相互に隣接する各ワード線ＷＬ１とＷＬ２、ＷＬ３とＷＬ４、…ＷＬ（ｎ−１）とＷＬｎにそれぞれ接続され、各前記トランジスタ（１７）、（１７）の第２電極が、それぞれ、対をなすビット線ＢＬ１およびビット線／ＢＬ１、ＢＬ２および／ＢＬ２、…ＢＬｎおよび／ＢＬｎに接続され、該対をなすビット線ＢＬおよびビット線／ＢＬの間のプレート線ＰＬ１、ＰＬ２…ＰＬｎに、各メモリセル（１１）、（１１）にそれぞれ設けられた各強誘電体コンデンサ（１８）、（１８）の他方の電極が接続され、
　前記プレート線ドライバ（５５）は、前記カラムアドレス選択線ＣＳＬ１〜ｎ（３２）により伝達されるカラムアドレス選択信号φＣＳＬｎと、
　プレート線ドライバ駆動信号φＰＬを生成してそれを送り出すための生成・駆動回路から送出され、プレート線ドライバ駆動線（４２）により伝達される前記プレート線ドライバ駆動信号φＰＬとによって出力が制御されて、前記プレート線ＰＬ１〜ＰＬｎ（１３）にプレート線電位ＰＬｎを送出することを特徴とする半導体記憶装置。」
　
第５．対比
　本願発明と刊行物発明とを対比する。
（ａ）刊行物発明において、「メモリセル（１１）」は、複数存在しており、「メモリセル（１１）」を「マトリックス状に配置」することは、複数のメモリセルを行方向及び列方向に配置することに他ならないから、刊行物発明の「メモリセル（１１）は、マトリックス状に配置され」は、本願発明の「前記行方向および列方向に配置された複数のメモリセル」を備えることに相当する。
（ｂ）刊行物発明の「ワード線ＷＬ１〜ＷＬｎ（４）」は複数存在しており、これらの「ワード線ＷＬ１〜ＷＬｎ（４）」は、行方向に延びて配置されていることは、第３１図の記載から明らかであるから、刊行物発明の「ワード線ＷＬ１〜ＷＬｎ（４）」は、本願発明の「前記行方向に延びる複数のワード線」に相当する。
（ｃ）刊行物発明の「ビット線ＢＬ１〜ＢＬｎ（１６−１）」は複数本存在していて、それぞれ列方向に延びて配置されていることは、第３１図の記載から明らかであるから、刊行物発明の「ビット線ＢＬ１〜ＢＬｎ（１６−１）」は、本願発明の「前記列方向に延びる複数のビット線」に相当する。
（ｄ）刊行物発明の「ビット線／ＢＬ１〜／ＢＬｎ（１６−２）」は複数本存在していて、「ビット線ＢＬ１〜ＢＬｎ（１６−１）」とそれぞれ対をなすように、列方向に延びて配置されていることは、第３１図の記載から明らかであるから、刊行物発明の「ビット線／ＢＬ１〜／ＢＬｎ（１６−２）」は、本願発明の「前記各ビット線とそれぞれ対をなすように配置されて前記列方向に延びる複数のビット線バー」に相当する。
（ｅ）刊行物発明の「プレート線ＰＬ１〜ＰＬｎ（１３）」は、「強誘電体コンデンサ（１８）の他方の電極」に選択的に電圧を印加するためのものであり、複数本存在していることは、第３１図の記載から明らかであるから、刊行物発明の「プレート線ＰＬ１〜ＰＬｎ（１３）」は、本願発明の「複数のカラム選択プレート駆動線」に相当し、刊行物発明の「係るビット線対は、プレート線ＰＬ１〜ＰＬｎ（１３）を挟んでその両側に形成され」ることは、本願発明の「対をなすビット線とビット線バーの間において前記列方向に延びるようにそれぞれ配置された複数のカラム選択プレート駆動線」を備えることに相当する。
（ｆ）刊行物発明の「プリチャージ回路（２４）、イコライズ回路（２５）」及び「センスアンプＳ／Ａ（２０）」は、それぞれ「カラム毎に」複数設けられているので、刊行物発明の「プリチャージ回路（２４）、イコライズ回路（２５）」及び「センスアンプＳ／Ａ（２０）」は、本願発明の「複数のイコライズ／プリチャージ回路」及び「複数のセンスアンプ」にそれぞれ相当する。
（ｇ）刊行物発明の「強誘電体コンデンサ（１８）、（１８）」は、本願発明の「容量素子」に相当し、第１電極と前記第１電極に対向する第２電極との間に強誘電体膜を挟んで形成されていて、強誘電体膜の分極状態により２値情報を記憶・保持していることは明らかである。そして、刊行物発明の「強誘電体コンデンサ（１８）、（１８）」の「電極の一方」は、本願発明の「前記容量素子」の「第１電極」に相当しているから、刊行物発明の「一対のメモリセル（１１）、（１１）の各々は、それぞれ第１電極、第２電極及びゲート電極からなるトランジスタ（１７）、（１７）と電極の一方が前記第１電極に接続された強誘電体コンデンサ（１８）、（１８）からなり」は、本願発明の「前記複数のメモリセルのそれぞれは、１つの容量素子と１つのトランジスタを有し、　前記各容量素子は、それぞれ、第１電極と前記第１電極に対向する第２電極との間に強誘電体膜を挟んで形成され、前記強誘電体膜の分極状態により２値情報をそれぞれ記憶・保持し、　前記各トランジスタは、第１電極、第２電極、ゲート電極をそれぞれ有し、前記各トランジスタの第１電極が、各トランジスタとともに前記メモリセルを構成する前記容量素子の第１電極に接続」されることに相当する。
（ｈ）刊行物発明の「各強誘電体コンデンサ（１８）、（１８）の他方の電極」は、本願発明の「各容量素子の第２電極」に相当するので、刊行物発明の「行方向に隣接する前記一対のメモリセル（１１）、（１１）のそれぞれに設けられた前記各トランジスタ（１７）、（１７）の前記ゲート電極が、相互に隣接する各ワード線ＷＬ１とＷＬ２、ＷＬ３とＷＬ４、…ＷＬ（ｎ−１）とＷＬｎにそれぞれ接続され、各前記トランジスタ（１７）、（１７）の第２電極が、それぞれ、対をなすビット線ＢＬ１およびビット線／ＢＬ１、ＢＬ２および／ＢＬ２、…ＢＬｎおよび／ＢＬｎに接続され、該対をなすビット線ＢＬおよびビット線／ＢＬの間のプレート線ＰＬ１、ＰＬ２…ＰＬｎに、各メモリセル（１１）、（１１）にそれぞれ設けられた各強誘電体コンデンサ（１８）、（１８）の他方の電極が接続」されることは、本願発明の「前記行方向に隣接する一対のメモリセルは、それぞれに設けられた各トランジスタの前記ゲート電極が、相互に隣接する各ワード線にそれぞれ接続され、各トランジスタの第２電極が、それぞれ、前記対をなすビット線およびビット線バーに接続され、該対をなすビット線およびビット線バーの間のカラム選択プレート駆動線に、各メモリセルにそれぞれ設けられた各容量素子の第２電極が接続」されることに相当する。
（ｉ）刊行物発明の「カラム毎に設けられたセンスアンプＳ／Ａ（２０）」は、「ビット線対」をなす「ビット線ＢＬ１〜ＢＬｎ（１６−１）とビット線／ＢＬ１〜／ＢＬｎ（１６−２）」間に接続されており、この「ビット線ＢＬ１〜ＢＬｎ（１６−１）とビット線／ＢＬ１〜／ＢＬｎ（１６−２）」との間の電圧差を増幅していることは明らかであるから、刊行物発明は、本願発明の「前記各センスアンプが、前記対をなすビット線とビット線バーとの間の電圧差をそれぞれ増幅」する構成を実質的に備えている。
（ｊ）刊行物発明の「プリチャージ回路（２４）、イコライズ回路（２５）」は、「ビット線対」をなす「ビット線ＢＬ１〜ＢＬｎ（１６−１）とビット線／ＢＬ１〜／ＢＬｎ（１６−２）」との電圧をプリチャージ及びイコライズするためのものであるから、刊行物発明は、本願発明の「前記各イコライズ／プリチャージ回路は、前記対をなすビット線とビット線バーとの電圧をそれぞれプリチャージおよびイコライズする構成であり」に相当する構成を実質的に備えている。
（ｋ）刊行物発明の「カラムアドレス選択信号φＣＳＬｎ」は、カラムデコーダによって生成される列アドレス信号のデコード信号であるので、刊行物発明の「カラムアドレス選択信号φＣＳＬｎ」は、本願発明の「カラムデコーダによって生成される列アドレス信号のデコード信号」に相当する。
（ｌ）刊行物発明の「プレート線ドライバ５５」、「プレート線ドライバ駆動線（４２）」及び「プレート線ドライバ駆動信号φＰＬを生成してそれを送り出すための生成・駆動回路」とが合わさって、「プレート線ＰＬ１〜ＰＬｎ（１３）」上に送出する「プレート線電位ＰＬｎ」を生成しているので、刊行物発明の「プレート線ドライバ５５」、「プレート線ドライバ駆動線（４２）」及び「プレート線ドライバ駆動信号φＰＬを生成してそれを送り出すための生成・駆動回路」は全体として、本願発明の「カラム選択駆動回路」に相当する。
（ｍ）刊行物発明において、「プレート線ＰＬ１〜ＰＬｎ（１３）」はプレート線電位ＰＬｎが送出されると選択された状態となるので、刊行物発明の「プレート線ＰＬ１〜ＰＬｎ（１３）にプレート線電位ＰＬｎを送出する」ことは、本願発明の「該出力信号が伝播されたカラム選択プレート駆動線が選択状態」となることに相当する。
　
　よって、本願発明と刊行物発明とは、
　「行方向および列方向に配置された複数のメモリセル、前記行方向に延びる複数のワード線、前記列方向に延びる複数のビット線、前記各ビット線とそれぞれ対をなすように配置されて前記列方向に延びる複数のビット線バー、対をなすビット線とビット線バーの間において前記列方向に延びるようにそれぞれ配置された複数のカラム選択プレート駆動線、複数のイコライズ／プリチャージ回路、および複数のセンスアンプを備えた半導体記憶装置であって、
　前記複数のメモリセルのそれぞれは、１つの容量素子と１つのトランジスタを有し、
　前記各容量素子は、それぞれ、第１電極と前記第１電極に対向する第２電極との間に強誘電体膜を挟んで形成され、前記強誘電体膜の分極状態により２値情報をそれぞれ記憶・保持し、
　前記各トランジスタは、第１電極、第２電極、ゲート電極をそれぞれ有し、前記各トランジスタの第１電極が、各トランジスタとともに前記メモリセルを構成する前記容量素子の第１電極に接続され、
　前記行方向に隣接する一対のメモリセルは、それぞれに設けられた各トランジスタのゲートが、相互に隣接する各ワード線にそれぞれ接続され、各トランジスタの第２電極が、それぞれ、前記対をなすビット線およびビット線バーに接続され、該対をなすビット線およびビット線バーの間のカラム選択プレート駆動線に、各メモリセルにそれぞれ設けられた各容量素子の第２電極が接続され、
　前記各センスアンプが、前記対をなすビット線とビット線バーとの間の電圧差をそれぞれ増幅し、
　前記各イコライズ／プリチャージ回路は、前記対をなすビット線とビット線バーとの電圧をそれぞれプリチャージおよびイコライズする構成であり、
　前記複数のカラム選択プレート駆動線を駆動するカラム選択駆動回路をさらに有し、
　該カラム選択駆動回路は、プレート駆動信号生成回路を備え、該プレート駆動信号生成回路の出力と列アドレス信号のデコード信号とに基づいて出力信号を生成し、
　該出力信号が伝播されたカラム選択プレート駆動線が選択状態となる、半導体記憶装置。」である点で一致し、以下の点で相違する。
　
　相違点
　本願発明は、「該出力信号が伝播されないカラム選択プレート駆動線がフローティング状態（非選択状態）となる」のに対して、刊行物発明は、このことが記載されていない点。
　
第６．当審の判断
　以下、相違点について検討する。
　刊行物１には、プレート線ドライバは、カラムアドレス選択信号φＣＳＬｎ及びプレート線ドライバ駆動信号φＰＬが真のときのみ駆動して、選択されたカラムについてのみプレート線の活性化を行い、他の条件のときはプレート線の活性化を行わないことが記載されているから（第２０頁右上欄第３行〜同第１２行）、刊行物発明においても、プレート線ドライバが駆動せず、プレート電位ＰＬｎが送出されないプレート線（本願発明の「カラム選択プレート駆動線」に相当）は、活性化されない状態、即ち、「非選択状態」となることは明らかである。
　そして、強誘電体キャパシタを有する半導体記憶装置において、非選択状態のプレート線をフローティング状態とすることは、例えば、特開平８−１８０６７１号公報（特に、図８及び【００８２】段落の「すなわち、メモリセルが非選択状態のときには、デコード信号ＲＤが低電位”Ｌ”で、セルプレート線ＣＰの信号はフローティング状態（ＨｉｇｈーＺ状態）となる。」の記載を参照。）及び特開平９−１４８５４１号公報（特に、【０００８】段落の「なお、この時、データが書き換えられないように選択したワード線（ＷＬ）８７にも５．０Ｖの電圧を印加すると共に、非選択のプレート線（ＰＬ）８８及びワード線（ＷＬ）８７をフローティング状態とする。」の記載を参照。）に記載されているように従来周知の技術事項である。
　そして、上述の従来周知の技術事項を適用して、刊行物発明において、「プレート線ＰＬ１〜ＰＬｎ（１３）」に「プレート線電位ＰＬｎ」が出力されない非選択状態の時に、該「プレート線ＰＬ１〜ＰＬｎ（１３）」をフローティング状態とすること、即ち、本願発明のごとく「該出力信号が伝播されないカラム選択プレート駆動線がフローティング状態（非選択状態）となる」ことは、当業者がその必要に応じて適宜なし得たことである。　
　
　よって、本願発明は、刊行物１に記載された発明及び従来周知の技術事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　
第７．むすび　
　以上のとおりであるから、本願は、請求項２ないし５に係る発明を検討するまでもなく、拒絶すべきものである。
　よって、結論のとおり審決する。