【事件の表示】
　特願２００２−　８４２４２「ＭＯＳトランジスタおよび該ＭＯＳトランジスタを用いた電子装置」拒絶査定不服審判事件〔平成１５年１０月　３日出願公開，特開２００３−２８２６２５〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
　
第１．手続の経緯
　本願は，平成１４年３月２５日の出願であって，平成１８年３月２３日付けの拒絶理由通知に対して，同年５月２９日に手続補正書及び意見書が提出されたが，平成１９年７月４日付けで拒絶査定がされ，これに対し，同年８月６日に審判請求がされるとともに，同年８月２３日に手続補正書が提出され，その後当審において，平成２１年１２月１８日付けで審尋がされたものである。
　
　
第２．平成１９年８月２３日付けの手続補正について
１．本件補正の内容
　平成１９年８月２３日に提出された手続補正書による補正（以下「本件補正」という。）は，特許請求の範囲及び発明の詳細な説明を補正するものであり，その内，特許請求の範囲については，以下のとおりである。
（１）補正事項１
　補正前の請求項１及び２を削除すること。
（２）補正事項２
　補正前の請求項３のうち，請求項１を引用した部分を，独立請求項にして補正後の請求項１に繰上げ，
「再配線層を有するＣＳＰに実装されている半導体チップ内に形成されるＭＯＳトランジスタであって，
　前記半導体チップのボンディングパッドがＭＯＳトランジスタパターン上に配置され，かつＭＯＳトランジスタがマトリック状に配置されていることを特徴とするＭＯＳトランジスタ。」
と補正すること。
（３）補正事項３
　補正前の請求項３のうち，請求項２を引用した部分を，補正後の請求項１を引用して補正後の請求項２に繰上げ，
「請求項１記載のＭＯＳトランジスタであって，
　前記半導体チップのボンディングパッドが該半導体チップのエッジ付近以外の位置に配置されていることを特徴とするＭＯＳトランジスタ。」
と補正すること。
（４）補正事項４
　補正前の請求項４を，補正後の請求項３に繰上げ，引用する請求項を「請求項１または２記載の」と補正すること。
　
２．補正の目的の適否
　補正事項１〜４は，要するに，補正前の請求項１及び２を削除するとともに，それに伴って，補正前の請求項１を引用する請求項３を補正後の請求項１に，補正前の請求項２を引用する請求項３を補正後の請求項２に，補正前の請求項３を引用する請求項４を補正後の請求項３に，それぞれ繰上げたものであるから，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第１号に掲げる請求項の削除を目的とするものに該当する。
　
３．本件補正についてのむすび 
　以上検討したとおり，本件補正は，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第１号に掲げる事項を目的とするものに該当するから，適法になされたものである。
　
　
第３．本願発明について
１．本願発明
　本件補正は，上記のとおり適法になされたものであるから，本願の請求項１〜３に係る発明は，本件補正により補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１〜３に記載された事項により特定されるとおりのものであり，その内の請求項１に係る発明（以下「本願発明」という。）は，次のとおりのものである。
　
「再配線層を有するＣＳＰに実装されている半導体チップ内に形成されるＭＯＳトランジスタであって，
　前記半導体チップのボンディングパッドがＭＯＳトランジスタパターン上に配置され，かつＭＯＳトランジスタがマトリックス状に配置されていることを特徴とするＭＯＳトランジスタ。」
　
　ただし，本件補正により補正された特許請求の範囲の請求項１に記載された「マトリック状」については，「マトリックス状」の明らかな誤記と認め，本願発明を上記のとおり認定した。
　
２．引用例の記載と引用発明
２−１．引用例の記載
（１）引用例１：特開平５−９０３２８号公報
　原査定の拒絶の理由に引用され，本願の出願前に日本国内において頒布された刊行物である，特開平５−９０３２８号公報（以下「引用例１」という。）には，「集積回路素子」（発明の名称）に関して，図１〜８，１４〜１６とともに，次の記載がある。（下線部は当合議体で付加したもの。以下同じ。）
ア．図１５，１６を参照して，
「【００１０】
【発明が解決しようとする課題】図１６は，このような従来例の問題点を説明する図である。前記いずれの従来例においても，とりわけフェースダウンボンディング法で高密度に配置された前記発熱抵抗体４に接続される駆動回路素子では，前記出力バッド１３を３段あるいは４段の千鳥配置とする必要がある。また各トランジスタ６の特性のばらつきを抑制するため，トランジスタ６の面積，すなわち図１５に示したソース領域１７，ドレン領域１８およびゲート領域１９の占有する面積をそれぞれ等しくする必要があり，このため従来例では図１６に示すように同一占有面積のトランジスタ領域１２を直線状に配列し，各トランジスタ領域１２から３段または４段に千鳥配列された出力バッド１３に前記接続配線１５を用いて接続されている。
【００１１】
この出力バッド１３と接続配線１５とは
駆動回路素子９，９ａの前記制御機能からすると無駄な部分であり，このために駆動回路素子９，９ａのチェップ面積が増大し
イ．図１〜４を参照して，
「【００１９】
【実施例】図１は本発明の一実施例のトランジスタ４８の平面図であり，図２は本発明の一実施例の駆動回路素子３０に関連する構成の電気的構成を示す回路図であり，図３はサーマルヘッド２１の断面図であり，図４はサーマルヘッド２１の電気回路図である。・・・」
ウ．図２，３を参照して，
「【００２３】絶縁基板２３上で発熱抵抗体２６を被覆して，たとえば窒化ケイ素Ｓｉ3Ｎ4から成る保護膜４１が形成される。また
駆動回路素子３０はバンプ４２を有し，前記配置領域３１内におけるパッド部３２，３７などに，はんだ層４４を介してフェイスダウンボンディング法で接続される
【００２４】
図２に示されるようにサーマルヘッド２１の駆動回路素子３０には，各個別電極２９に入力端が接続され，一つのブロックＢの発熱抵抗体２６と同数のトランジスタ４８がそれぞれ設けられる
【００２５】
前記トランジスタ４８およびＡＮＤ素子４９は，集積回路技術によって形成される駆動回路素子３０内に形成され
エ．図１，２，５，６を参照して，
「【００２９】
図５は，各トランジスタ４８の駆動回路素子３０内における平面図であり，図６は駆動回路素子３０内の各トランジスタ４８の配列状態を示す平面図である
駆動回路素子３０において個々のトランジスタ４８を構成する略矩形状の形成領域３３を，図６に示すようにｍ個×ｎ個の行列状に配置する
各形成領域３３には，後述するようにソース領域およびドレイン領域が設けられ，トランジスタとして実質的な機能を担う構造が作成されるトランジスタ領域３４と，図２に示す各トランジスタ４８が導通したときに共通電極２７から発熱抵抗体２６および個別電極２９を経て流れる電流が流れ込む出力パッド３５とがそれぞれ設けられる
【００３０】以下，図１および図５を参照して，形成領域３３内の構成を詳述する。前述したように出力パッド３５は，
前記各個別電極２９のパッド部３２が，図６に示す出力パッド３５の配列状態と同一の配列状態で絶縁基板２３上に形成されることにより，駆動回路素子３０をフェイスダウンボンディングにて絶縁基板２３上に接続することができ
オ．図６，７，１４を参照して，
「【００３４】図７は，本実施例の作用を説明する図である。本実施例では駆動回路素子３０内において，各トランジスタ４８が構成される前述した形成領域３３内に，トランジスタ領域３４と出力パッド３５とを設けるようにしている。したがって図６の配置列において，行数ｎ＝３の場合を想定すると，
従来例では図１４に示す構成となる
３ビット分のトランジスタ領域１２と，３段の千鳥配置となる３つの出力パッド１３が配置されるパッド領域１３ａとが設けられ
【００３５】これに対し本実施例では，図７（２）で示されるように３つの形成領域３３が縦に配列された構成となる。このような形成領域３３にそれぞれ構成されるトランジスタ４８において，従来例のトランジスタ６と同等のトランジスタ能力を得るためには，従来例の場合と同等なトランジスタ面積が必要となるので，出力パッド３５を含んだ形で同面積にするためには，１ビットあたりの形成領域３３の面積は１９０×２００μｍ2 程度となり，図７（２）に示す３ビット分では６００×２００μｍ2 となる。したがって
従来例の駆動回路素子９，９ａと本実施例の駆動回路素子３０との全トランジスタ６，４８の占有面積をそれぞれ比較すると，本実施例では
【００３６】
【数１】
    （６００×２００μｍ2）／（８１０×２００μｍ2）＝
７４％程度に小形化される
【００３７】また本件発明者の計測によれば，
従来例の駆動回路素子９，９ａと本実施例の駆動回路素子３０との全体の占有面積は，本実施例の場合
従来例に比べて８９％程度の表面積となる
集積回路素子のコストはチップ面積にほぼ比例する
本実施例では
チップ面積を縮小した
カ．図８を参照して，
「【００３９】図８は，本発明の他の構成例の形成領域３３の配置状態を示す平面図である。本実施例は前述の実施例に類似し，対応する部分には同一の参照符を付す。前述の実施例では，形成領域３３において出力パッド３５が形成されるのは，形成領域３３の予め定める同一位置のみであったのに対し，
本実施例では出力パッド３５がたとえば４段の千鳥配置となるように，出力パッド３５の配置位置を形成領域３３中で順次変化させている
キ．「【００４０】
【発明の効果】以上のように本発明に従えば，
複数ビットのスイッチング素子を搭載し，各スイッチング素子をそれぞれ形成する複数の領域内に各スイッチング素子の出力用電極を設けるようにしている
集積回路素子の内部に各スイッチング素子の形成領域とは異なる領域に，各スイッチング素子の出力用電極を設け，かつ各スイッチング素子と，これに対応する出力用電極とを金属などの接続配線で接続する場合と比較し，少なくとも接続配線の形成領域を不要とすることができる
集積回路素子の面積を格段に縮小することができる
　
（２）引用例２：特開２０００−１６４６２２号公報
　原査定の拒絶の理由に引用され，本願の出願前に日本国内において頒布された刊行物である，特開２０００−１６４６２２号公報（以下「引用例２」という。）には，「チップサイズパッケージおよびその製造方法」（発明の名称）に関して，図６，９とともに，次の記載がある。
ア．図９を参照して，
「【０００１】
【発明の属する技術分野】
本発明は，チップサイズパッケージ
に関する
チップサイズパッケージ（Chip Size Package）は，ＣＳＰとも呼ばれ，チップサイズと同等か，わずかに大きいパッケージの総称であり，高密度実装を目的としたパッケージである
【０００２】
【従来の技術】従来，この分野では，一般にＢＧＡ（Ball Grid Array）と呼ばれ，面状に配列された複数のハンダボールを持つ構造，ファインピッチＢＧＡと呼ばれ，ＢＧＡのボールピッチをさらに狭ピッチにして外形がチップサイズに近くなった構造等が知られている。また，
最近では，「日経マイクロデバイス」１９９８年８月号  ４４頁〜７１頁に記載されたウエハーＣＳＰがある
このウエハーＣＳＰは，基本的には，チップのダイシング前に配線やアレイ状のパッドをウエハープロセス（前工程）で作り込むＣＳＰである
この技術によって，ウエハープロセスとパッケージ・プロセス（後工程）が一体化され，パッケージ・コストが大幅に低減できるようになることが期待されている
ウエーハＣＳＰの種類には，封止樹脂型と再配線型がある
【０００３】一般にパッケージをプリント基板に搭載すると，プリント基板との熱膨張差によって発生した応力がメタルポストに集中すると言われているが，樹脂封止型では，メタルポストが長くなるため，応力が分散されると考えられている。
【０００４】一方，
再配線型は，図９に示すように，封止樹脂を使わず，再配線を形成した構造である
つまりチップ５１の表面にＡｌ電極５２，配線層５３，絶縁層５４が積層され，配線層５３上にはメタルポスト５５が形成され，その上に半田バンプ５６が形成されている
配線層５３は，半田バンプ５６をチップ上に所定のアレイ状に配置するための再配線として用いられる
イ．図６，９を参照して，
【００２７】続いて
第２の実施の形態について図６を参照しながら説明する
本実施の形態は，図９のような配線層５３を採用したもの
図６は，２層メタルのトランジスタを示し
２層目のメタルとしてＡｌ電極１がドレイン電極１４とコンタクトしている
【００２８】ここでも，通常のワイヤボンディングタイプのＩＣチップに於いて，
最上層のメタル（ボンディングパッドとしても機能する部分）を図番１で示し
パッシベーション膜を図番３で示す
【００２９】ここでＡｌ電極１上には，本発明のポイントである窒化Ｔｉ膜５が形成されている。
【００３０】続いて，このパッシベーション膜３は，窒化Ｔｉ膜５を露出する開口部１５が形成され，ここには，配線層のメッキ電極としてＣｕの薄膜層６が形成される。そしてこの上には，
Ｃｕメッキによる配線層１６が形成される
【００３１】続いて，ポリイミド等の絶縁樹脂から成る樹脂層１７が形成され，配線層１６の端部に開口部１８が形成され，この開口部１８には，メタルポスト７のメッキ電極としてＣｕの薄膜層１９が形成され，この上にメタルポスト７が形成されている。またメタルポスト７の上には，下からＮｉの薄膜層２０，Ｃｕの薄膜層（またはＡｕ層）２１が形成されている。これらのメタル１９，７，２０，２１は，開口部の中およびその周辺に延在されるようにパターニングされている。
【００３２】また，Ｃｕの薄膜層（またはＡｕの薄膜層）の上には，半田ボール８が形成される。ここで半田ボール８は，下地のＣｕの薄膜層２１を電極として電解メッキにより形成される。」
　
２−２．引用発明
（１）上記２−１．（１）ウによれば，「
図２に示されるように
駆動回路素子３０には
同数のトランジスタ４８がそれぞれ設けられ
前記トランジスタ４８
は，集積回路技術によって形成される駆動回路素子３０内に形成され
　よって，引用例１には，
ＭＯＳトランジスタ
集積回路技術によって駆動回路素子３０内に形成されるＭＯＳトランジスタ４８
　
（２）上記２−１．（１）エによれば，「
駆動回路素子３０において個々のトランジスタ４８を構成する略矩形状の形成領域３３を
ｍ個×ｎ個の行列状に配置
各形成領域３３には
トランジスタとして実質的な機能を担う構造が作成されるトランジスタ領域３４と
出力パッド３５とがそれぞれ設けられる
駆動回路素子３０において，トランジスタとして実質的な機能を担う構造が作成されるトランジスタ領域３４と出力パッド３５とがそれぞれ設けられた略矩形状の形成領域３３で個々のＭＯＳトランジスタ４８を構成し，形成領域３３をｍ個×ｎ個の行列状に配置する
　
（３）したがって，引用例１には，次の発明（以下「引用発明」という。）が記載されている。
「集積回路技術によって駆動回路素子３０内に形成されるＭＯＳトランジスタ４８であって，
　駆動回路素子３０において，トランジスタとして実質的な機能を担う構造が作成されるトランジスタ領域３４と出力パッド３５とがそれぞれ設けられた略矩形状の形成領域３３で個々のＭＯＳトランジスタ４８を構成し，形成領域３３をｍ個×ｎ個の行列状に配置する，
　ＭＯＳトランジスタ。」
　
３．対比
　本願発明と引用発明とを対比する。
　
（１）引用発明の「駆動回路素子３０」の実体が半導体チップであることは明らかであるから，引用発明の「駆動回路素子３０」は，本願発明の「半導体チップ」に相当する。
　よって，本願発明の「再配線層を有するＣＳＰに実装されている半導体チップ内に形成されるＭＯＳトランジスタ」と引用発明の「集積回路技術によって駆動回路素子３０内に形成されるＭＯＳトランジスタ４８」とは，「半導体チップ内に形成されるＭＯＳトランジスタ」である点で共通する。
　
（２）引用発明の「出力パッド３５」が「駆動回路素子３０」に配置されていることは明らかであるから，引用発明の「出力パッド３５」は，本願発明の「前記半導体チップのボンディングパッド」に対応する。
　よって，本願発明の「前記半導体チップのボンディングパッドがＭＯＳトランジスタパターン上に配置され」ることと，引用発明の「駆動回路素子３０において，トランジスタとして実質的な機能を担う構造が作成されるトランジスタ領域３４と出力パッド３５とがそれぞれ設けられた略矩形状の形成領域３３で個々のＭＯＳトランジスタ４８を構成」することとは，「前記半導体チップのボンディングパッドが」「前記半導体チップ」内に「配置され」る点で共通する。
　
（３）引用発明の「形成領域３３」は，「個々のＭＯＳトランジスタ４８を構成」する領域であるから，引用発明の「形成領域３３をｍ個×ｎ個の行列状に配置する」ことは，本願発明の「ＭＯＳトランジスタがマトリックス状に配置されている」ことに相当する。
　
（４）そうすると，本願発明と引用発明の一致点と相違点は，次のとおりとなる。
　
《一致点》
「半導体チップ内に形成されるＭＯＳトランジスタであって，
　前記半導体チップのボンディングパッドが前記半導体チップ内に配置され，かつＭＯＳトランジスタがマトリックス状に配置されていることを特徴とするＭＯＳトランジスタ。」
《相違点》
《相違点１》
　本願発明は，「半導体チップ」が「再配線層を有するＣＳＰに実装されている」のに対して，引用発明は，「駆動回路素子３０」がどのように実装されるのかについて明示されていない点。
《相違点２》
　本願発明では，「前記半導体チップのボンディングパッドがＭＯＳトランジスタパターン上に配置され」ているのに対して，引用発明では，「駆動回路素子３０」の「出力パッド３５」が，「トランジスタとして実質的な機能を担う構造が作成されるトランジスタ領域３４」（本願発明の「ＭＯＳトランジスタパターン」が作成される領域に相当）の上に配置されていない点。
　
４．相違点についての判断
４−１．相違点１について
（１）上記２−１．（２）アによれば，引用例２には，「最近では，
「日経マイクロデバイス」１９９８年８月号  ４４頁〜７１頁に記載されたウエハーＣＳＰがある
この技術によって，ウエハープロセスとパッケージ・プロセス（後工程）が一体化され，パッケージ・コストが大幅に低減できるようになる
ウエーハＣＳＰの種類には，封止樹脂型と再配線型がある
再配線型は，図９に示すように，封止樹脂を使わず，再配線を形成した構造である
配線層５３は
再配線として用いられる
ウエハーＣＳＰの技術によってパッケージ・コストが大幅に低減できる
再配線としての配線層を有するウエハーＣＳＰ
　
（２）また一般に，パッケージコストを低減できる半導体チップの実装技術として，再配線層を有するウエハ（レベル）ＣＳＰは，上記引用例２のほか，例えば以下の周知例１，２にも記載されているように，本願の出願前において，当業者における周知技術である。
　
（２−１）周知例１：特開２００１−２４４３８９号公報
　本願の出願前に日本国内において頒布された刊行物である，特開２００１−２４４３８９号公報（以下「周知例１」という。）には，「半導体装置」（発明の名称）に関して，次の記載がある。
ア．「【０００２】
【従来の技術】近年，携帯端末の普及などにより半導体装置を搭載した機器の小型軽量化が進む中で，小型化に対応した半導体装置の開発が必要になっている。
【０００３】そのため，半導体装置のサイズを，できるだけ半導体素子のサイズに近づけようとする技術がある。このような半導体装置のパッケージを一般にＣＳＰ（チップサイズパッケージまたはチップスケールパッケージの略称）と呼ぶ。
【０００４】さらに，従来のＣＳＰはウエハから切り出して個片化した半導体素子の１つ１つに対してパッケージングを行うが，
ウエハの状態で再配線や外部端子の形成などを施してしまい，最後に個片化することによりパッケージングのコストを低減する，ウエハレベルＣＳＰの技術開発が行われてきている
このウエハレベルＣＳＰに関しては，例えば特開平１０−９２８６５号公報に記載されている
　
（２−２）周知例２：特開２００１−２１０７５１号公報
　本願の出願前に日本国内において頒布された刊行物である，特開２００１−２１０７５１号公報（以下「周知例２」という。）には，「半導体装置」（発明の名称）に関して，次の記載がある。
ア．「【０００２】
【従来の技術】近年，携帯端末の普及などにより半導体装置を搭載した機器の小型軽量化が進む中で，小型化に対応した半導体装置の開発が必要になっている。そのため，半導体装置のサイズを，できるだけ半導体素子のサイズに近づけようとする技術がある。このような半導体装置のパッケージを一般にＣＳＰ（チップサイズパッケージまたはチップスケールパッケージの略称）と呼ぶ。
【０００３】また従来のＣＳＰはウエハから切り出して個片化した半導体素子１つ１つに対してパッケージングを行うが，
ウエハの状態で再配線や外部端子の形成などを施して，最後に個片化することによりパッケージングのコストを低減する，ウエハレベルＣＳＰの技術開発が行われてきている
ウエハレベルＣＳＰの例が日経マイクロデバイス１９９８年４月号「チップサイズ実装の本命候補ＣＳＰを安く作る方法が登場」（１６４ページ〜１６７ページ）に提案されている
　
（３）よって，引用発明において，駆動回路素子３０を実装するに際し，上記引用例２及び上記周知例１，２に記載された周知技術を適用し，再配線層を有するウエハ（レベル）ＣＳＰを用いることにより，本願発明のように，「再配線層を有するＣＳＰに実装されている半導体チップ」の構成とすることは，当業者が必要に応じて適宜なし得る技術的な設計事項である。
　
４−２．相違点２について
（１）一般に，チップサイズを縮小するために，ボンディングパッドをＭＯＳトランジスタパターン上に形成することは，例えば以下の周知例３〜５にも記載されているように，本願の出願前において，当業者における周知技術である。
　
（１−１）周知例３：特開平８−１３９３１８号公報
　本願の出願前に日本国内において頒布された刊行物である，特開平８−１３９３１８号公報（以下「周知例３」という。）には，「横型電界効果トランジスタ」（発明の名称）に関して，図４〜６とともに，次の記載がある。
ア．図４〜６を参照して，
「【００１８】
図４に本発明の第二の実施例の横型ＭＯＳＦＥＴのチップ３００の電極配置を表す平面図を示す
【００１９】図６のＣ−Ｃ’線に沿った断面図では，一層目ソース電極３１０および一層目ドレイン電極３１１の上方に，第二層間絶縁膜３２３を介して二層目ソース電極３１８が設けられていて，ソース接続孔３２０を介して一層目ソース電極３１０と接続されている。図４において，太線および太破線で表された電極が二層に形成されている。図の太破線は下側の一層目の電極であり，一層目ソース電極３１０と一層目ドレイン電極３１１とが交互に配置されている。太破線内の細い点線は，ストライプ状のｎソース領域３０５，ｎドレイン領域３０７と接触するソースコンタクト３１４，ドレインコンタクト３１５を示している。図の上方の太線は上側の二層目ドレイン電極３１９であり，下方の太線は二層目ソース電極３１８である。ここで，太破線の一層目電極と太線の二層目電極とは，ソース領域のストライプ，或いはドレイン領域のストライプの上方に形成された，斜線を施したソース接続孔３２０とドレイン接続孔３２１で接続されている。その他の部分は層間絶縁膜３２３で絶縁されている。
二層目ソース電極３１８および二層目ドレイン電極３１９上の大部分はパッシベーション膜が削除されて，それぞれソースパッド３１６，ドレインパッド３１７とされ，ワイヤボンディングが可能となっている
【００２０】この第二の実施例の横型ＭＯＳＦＥＴの動作は，図１０の従来の横型ＭＯＳＦＥＴと全く同様に行うことができる。しかも
ソースパッド３１６，ドレインパッド３１７が，図２の第一の実施例と同様に，ソース領域およびドレイン領域のストライプ上に形成されるので，大幅な面積の縮小が可能になる
逆に，同じチップ面積のデバイスを考えれば，電流を流す活性領域を広くできるのでオン電圧を低減できる
　
（１−２）周知例４：特開平９−２８３５２５号公報
　本願の出願前に日本国内において頒布された刊行物である，特開平９−２８３５２５号公報（以下「周知例４」という。）には，「半導体装置」（発明の名称）に関して，図１，２とともに，次の記載がある。
ア．図１，２を参照して，
「【００１１】そのため，従来の技術で説明したようなパッド部分にウエハプロービング時及びワイヤボンド時に大きな機械的ストレスが加わることがなく，その下方にＭＯＳトランジスタ等の活性素子を配置したとしても，デバイスの特性変化や信頼性の劣化等の発生がなくなる。以下，
図１に示す本発明の一実施の形態の半導体装置
【００１２】１は一導電型，例えばＰ型の半導体基板で，素子形成領域を囲む形でＬＯＣＯＳ法により素子分離膜としてのＬＯＣＯＳ酸化膜２が形成され，当該ＬＯＣＯＳ酸化膜２で囲まれた素子形成領域，例えば出力ＭＯＳトランジスタ３が形成される位置に薄いゲート酸化膜４が形成され，該ゲート絶縁膜４を介して例えばポリシリコン膜から成るゲート電極５が形成され，該ゲート電極５をマスクにして基板と逆導電型の不純物イオン，例えばリンイオンが注入されて形成されたＮ+ 型ソース・ドレイン拡散層６Ａ，６Ｂが形成されている。また，前記ＬＯＣＯＳ酸化膜２は前述した周知のＬＯＣＯＳ法により形成されるが，当該ＬＯＣＯＳ酸化膜２下方には，予めボロンイオン等の基板と同導電型の不純物イオンをイオン注入することによって，図示しないＰ+ 型のチャネルストッパ領域が形成されている。
【００１３】また，基板全面を被覆するように形成された第１の層間絶縁膜７に設けられたコンタクト孔を介して前記Ｎ+ 型ソース・ドレイン拡散層６Ａ，６Ｂにコンタクトするアルミニウム膜から成る第１の配線層によるソース・ドレイン電極８Ａ，８Ｂが形成され，
出力ＭＯＳトランジスタ３が形成されている
前記出力ＭＯＳトランジスタを被覆するように形成された第２の層間絶縁膜９に形成されたビアコンタクト孔１０を介して該層間絶縁膜９上にアルミニウム膜から成る第２の配線層として外部導出電極部であるアルミパッド１１とドレイン電極６Ｂとが接続されている
本発明の半導体装置では，図１に示すように半田バンプ電極１６が形成されるパッド直下に出力ＭＯＳトランジスタ等の活性領域を形成することができるため，図２に示すような従来の半導体装置に比べ格段とチップサイズを微細化することができる
イ．「【００１６】
【発明の効果】以上，本発明によればＣＯＢ方式で実装されるように構成された多層メタル配線を採用した半導体装置に適用されるもので，前述したアルミパッド上に形成されたバンプ電極を介してフェースダウンボンディングすることで外部セラミック基板と電気的結合をもたせるものにおいて，
当該パッドのほぼ直下に出力ＭＯＳトランジスタ等の活性領域を形成することにより，チップサイズの微細化が図れ
サーマルヘッドドライバ等の駆動用ＩＣ
に対して効果大である
【００１７】このように本発明の半導体装置は，出力ＭＯＳトランジスタとパッドとのデザインルールから発生する配置に対するデッドスペースがなくなり，スペースを有効に活用できるため，従来のチップサイズに比べ格段に微細化できる。」
　
（１−３）周知例５：特開昭５７−８７１４５号公報
　本願の出願前に日本国内において頒布された刊行物である，特開昭５７−８７１４５号公報（以下「周知例５」という。）には，「半導体装置」（発明の名称）に関して，第２〜４図とともに，次の記載がある。
ア．第２〜４図を参照して，
「本発明では，能動領域の上に絶縁層を設ける工程，その絶縁層の所望な箇所にスルーホールを設ける工程，能動素子領域の上にパツド部を形成する工程からなる半導体装置を提案する。
　
本発明の構造を第２図に示す
斜線３は能動素子領域，４はパツド部を示す
この構造の断面図を第３図に示す
例としてＰ型ＭＯＳトランジスタの上にパツド部を設けた構造を示す
１１はパツド用配線金属であり例えばアルミニウム，モリブデン多結晶シリコン，クロム等が適用され得る
　
以上の構造は層間絶縁膜１０の材質及び厚さによつては，集積回路の機能試験または外部とのボンデイング時に加わる外圧により能動素子の信頼性がそこなわれることもある
これをさけるため第４図のように１１のパツド金属上に突起電極１３を設け外圧を緩和し得る構造にすることも可能である
　このような発明によれば，次のような効果が発揮される。
　まず
パツド部を能動素子領域上に形成できるためチツプサイズが縮小できる
集積回路内の所望な信号線を適当な場所にパツド部として取り出せるため，配線部分が減少し集積度の向上できる，また回路試験や外部との接続が容易にできる
　さらに，パツド下の絶縁膜を厚くできるため，パツド容量が減少でき，高速化，低消費電力化にも寄与できる。」（１頁右下欄１１行〜２頁右上欄６行）
　
（２）また，上記２−１．（１）ア，オ，カ，キの下線部に摘示した引用例１の記載を参酌すれば，引用発明においても，「出力パッド３５」の配置を含むレイアウトの工夫によってチップ面積を縮小することを課題としていることは明らかである。
　よって，引用発明において，上記周知例３〜５に記載された周知技術を適用し，「（ＭＯＳ）トランジスタ４８」の「トランジスタとして実質的な機能を担う構造が作成されるトランジスタ領域３４」上に「出力パッド３５」を配置することにより，本願発明のように，「前記半導体チップのボンディングパッドがＭＯＳトランジスタパターン上に配置され」た構成とすることは，当業者が必要に応じて適宜なし得る技術的な設計事項である。
　
４−３．相違点についての判断のまとめ
　上記４−１．及び上記４−２．で検討したとおり，引用発明において，相違点１及び２に係る構成とすることは，例えば引用例２及び周知例１，２にみられるような周知技術，並びに，例えば上記周知例３〜５にみられるような周知技術を勘案することにより，当業者が容易になし得たことである。
　
５．小括
　したがって，本願発明（本願の請求項１に係る発明）は，当業者における周知技術を勘案することにより，引用発明（引用例１に記載された発明）に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
　
第４．結言
　以上のとおりであるから，本願は，その余の請求項に係る発明について検討するまでもなく，拒絶をすべきものである。
　よって，結論のとおり審決する。