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　特願２００３−２９７７１７「論理回路の制御方法および遅延制御論理回路」拒絶査定不服審判事件〔平成１７年　３月１７日出願公開、特開２００５−　７０９７１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯と本願発明
　本願は、平成１５年８月２１日の出願であって、平成１９年１月２３日付けで拒絶理由通知がなされ、同年３月１６日付けで意見書が提出されるとともに手続補正がなされ、同年６月２８日付けで拒絶査定がなされ、これに対し、同年７月３１日付けで審判請求がなされるとともに手続補正がなされ、平成２０年７月１１日付けで審査官により前置報告がなされた。
　そして、平成２１年７月１４日付けで当審より審尋がなされ、同年９月１０日付けで回答書が提出され、同年１１月３０日付けで当審より拒絶理由通知がなされ、平成２２年１月２０日付けで意見書が提出されるとともに手続補正がなされたものである。
　
　そして、その特許請求の範囲の請求項１に係る発明（以下、「本願発明」という。）は、平成２２年１月２０日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１に記載された次のとおりのものである。
　
「論理遅延の大きさを制御する遅延制御端子を持ったトランジスタを含みそれぞれ論理段となる部分論理回路を複数個信号線で直列に接続した論理回路と、
前記部分論理回路にそれぞれ接続され、クロック信号線から供給された前記信号をもとに、各部分論理回路での目標遅延時間に応じて各段別個に設計された前記部分論理回路毎の遅延信号を生成し、前記遅延信号を対応する前記部分論理回路の前記遅延制御端子へ入力する複数の遅延回路と、
前記論理回路の入力信号タイミングと前記遅延回路の動作開始タイミングを同期するための信号を与えるクロック信号線と、
を有する遅延制御論理回路であって、
前記遅延回路は、クロック信号線から供給された前記信号をもとに、各部分論理回路での設計時に定めた目標遅延時間に応じて各段別個に設計された遅延信号を生成し、前記遅延信号を前記遅延制御端子へ入力することを特徴とする遅延制御論理回路。」
　
　
２．当審の拒絶理由
　平成２１年１１月３０日付けで当審から通知した拒絶の理由の概要は、次のとおりである。
　
「１．この出願は、発明の詳細な説明の記載が下記の点で、特許法第３６条第４項に規定する要件を満たしていない。
　
 　　　　　　　　　　　　　　　　　記
　
　……(中略)……
 (３)段落【００４７】には、図５の「本発明の実施の一例」の説明として、「７２は遅延回路であり、クロック信号線３から供給された信号をもとに、各部分論理回路での目標遅延時間を与える。遅延回路７２の遅延時間は、対応する部分論理回路７１の目標伝播遅延時間に応じて、各段別個に設計される。図５（ｃ）に示すように、本実施例ではＮＯＴ回路の直列接続により目標遅延時間を創出しているが、もちろん他の方法であっても良い。７３は遅延回路から供給される信号を増幅する回路である。増幅回路７３は部分論理回路７１の中の素子の遅延時間制御端子５７および５８を駆動するための駆動能力を与えると同時に、電圧のレベル調整を行う。」と記載されている。
 　上記記載において、「クロック信号線３から供給された信号」は、クロック信号であることは当然である。
 　また、「増幅回路７３は部分論理回路７１の中の素子の遅延時間制御端子５７および５８を駆動するための駆動能力を与えると同時に、電圧のレベル調整を行う。」における「増幅回路７３」が出力する「電圧」は、段落【００２９】〜【００４４】に記載された「遅延制御論理回路」の「遅延時間制御端子」に印加される電圧を指していることも、明らかである。
 　したがって、段落【００４７】及び図５には、
 “直列に接続された複数の遅延回路７２は、クロック信号線ないし前段の遅延回路７２から供給されたクロック信号を、それぞれ、対応する部分論理回路７１の目標遅延時間に応じて各段別個に設計された遅延時間で遅延させた遅延クロック信号を生成するものであり、前記生成された遅延クロック信号を、前記対応する部分論理回路７１の遅延制御端子へ入力するとともに次段の遅延回路７２に供給する”
 ことが記載されている。
 　すなわち、段落【００４７】及び図５に記載された「実施の一例」は、単に、クロック信号線３から供給されるクロックを遅延させた信号を、部分論理回路７１の遅延制御端子へ入力する制御信号としているだけにすぎないものである。そして、前記クロック信号線３から供給されるクロックを遅延させた信号が、たとえ、対応する部分論理回路７１の目標遅延時間に応じて各段別個に設計された遅延時間で遅延させたものであっても、単に、“Ｈ”か“Ｌ”かの二値の信号にすぎない。
 　しかしながら、部分論理回路７１の遅延制御端子へ入力するべき制御信号は、段落【００２９】〜【００４４】に記載された「論理遅延の大きさを制御する制御端子を持ったトランジスタを含む論理回路(段落【００４４】)」の制御端子に入力する信号であり、たとえば、「遅延時間を短くする制御を行うためには負の方向に電極１９もしくはゲート電極２３の入力電圧を変化させ、遅延時間を長くする制御を行うためには正の方向に電極１９もしくはゲート電極２３の入力電圧を変化させ(段落【００２８】)」る当該「入力電圧」を持つ制御信号であると認められる。
 　したがって、“Ｈ”か“Ｌ”かの二値の信号にすぎない遅延させたクロック信号を「素子の遅延時間制御端子５７および５８」に入力して、何故、「部分論理回路での目標遅延時間を与える」ことができるのか、不明である。
 　すなわち、段落【００４７】及び図５に記載された「本発明の実施の一例」が、段落【００４８】に「一時記憶回路２より供給された信号は部分論理回路７１を伝播して情報処理が行われるが、いずれの段においても、目標時刻より早く到達した信号は、遅延回路７２より供給された遅延時間制御信号の作用によって、論理遅延の大きい状態で情報処理をしなければならない。一方で、目標時刻より遅く到達した信号は、遅延回路７２より供給された遅延時間制御信号の作用によって、論理遅延の小さい論理回路で情報処理をすることになる。」と記載される機能を果たす理由が不明である。
 　
　……(中略)……
　
 ２．この出願は、特許請求の範囲の記載が下記の点で、特許法第３６条第６項第１号に規定する要件を満たしていない。
 　　 
 　　　　　　　　　　　　　　　　　記 
 　 
 (１)請求項１に「前記遅延回路は、クロック信号線から供給された信号をもとに、各部分論理回路での目標遅延時間に応じて各段別個に設計された遅延信号を生成し、前記遅延制御端子へ入力する各制御信号間のタイミングを調整する」と記載されている。 
 　上記記載は、「遅延回路」が「クロック信号線から供給された信号をもとに」生成した「各段別個に設計された遅延信号」によって、「遅延制御端子へ入力する各制御信号間のタイミングを調整する」というものである。したがって、「遅延回路」が「クロック信号線から供給された信号をもとに」生成した「各段別個に設計された遅延信号」が入力されて、「遅延制御端子へ入力する各制御信号間のタイミングを調整する」ことができるように、該タイミング調整された「制御信号」を出力することができる、タイミング調整手段を要することは明らかである。 
 　しかしながら、請求項１の上記記載のように、「遅延回路」が「クロック信号線から供給された信号をもとに」生成した「各段別個に設計された遅延信号」が入力され、「遅延制御端子へ入力する」タイミングが「調整」された「制御信号」を出力できるタイミング調整手段を設けることは、本願明細書の発明の詳細な説明には、何ら記載されていない。
　……(以下、省略)」
　
　
３．拒絶理由の１(３)について
　前記当審の拒絶理由の１における、特に「(３)」で指摘した点について、以下に検討する。
　
３−１．審判請求人の主張
　審判請求人は、平成２１年１１月３０日付けで当審より通知した拒絶理由の１(３)に対して、次のように主張している。
　
Ａ．平成２２年１月２０日付けの意見書において、同意見書に添付した「説明書」及び図面の記載を引用して、
「「１．」の（３）について：
本説明書の図８およびその説明「図８では、途中に一時記憶回路を追加するのをやめると同時に、さらに細分割した部分論理回路として表示した場合を示します。対応する回路は図１(c)ですが、図８では遅延時間制御を全く行わなかった場合を表します。論理回路１は６つの部分論理回路７１に分割されていますが、この分割はあくまで便宜上のものであり、境界に一時記憶回路が挿入されていないものですから、横実線でなく横破線で表してあります。
最初の部分論理回路７１の終端における楕円は、当該部分論理回路７１と次段の部分論理回路７１の境界に存在する配線上に、縦破線Ａで示される時刻に一時記憶回路２から提示されたデータ等による処理の影響が反映する時間です。楕円左端が、いずれかの配線に何らかの影響が反映され得る最も早い時刻を示し、楕円右端はすべての配線に正しい情報処理結果が確立されるまでの最も遅い時刻を示します。
次段以降の部分論理回路７１では前段での上記最も早い時刻と、上記最も遅い時刻に関し、更に当該部分論理回路で生じ得る信号到着ばらつきを表示したものです。この場合は、元の論理回路１を部分論理回路７１に便宜的に分割しただけで、図２と全く同じ動作を提示しているものですから、図８の横線５の左側楕円の左端は図２の横線５上の楕円左端と同一位置であり、図８の横線５上の右側楕円の右端は図２の横線５上の楕円右端と同一位置にあります。」という説明になります。
本説明書に書かれているように、タイミング調整したクロック信号は本来デジタル信号として意味のあるものであって、二値しか認められていませんが、それをアナログ信号として利用し、直接遅延制御論理回路の制御端子に印加する最も単純な方法が、実施例として書かれたものです。」、
と主張している。
　
Ｂ．前記「説明書」の末尾において、
「その上で、目標到着時刻より以前には当該部分回路７１が図８に書かれているものより遅く動作するように制御信号を与え、目標到着時刻より以降には当該部分回路７１が図８に書かれているものよりも速く動作するように制御信号を与えたとすると、図８に示した楕円群による表示は、図１０に示すように変化します。この図においては、初期には到着時刻のばらつきが増大するものの、次第に飽和し、一定以上には広がらない様子が示されています。この広がり限界の知見を元にすれば、（しばしば不可能な要求となりえる）設計時における精密なタイミング調整を前提とせずに、図５にしめしたウェーブパイプライン様の回路を構成することが可能となり、しかも、横線２と横線５で区画される論理回路１の論理深度が如何に深くなろうともそれに影響されずに縦破線Ａ１、Ａ２等の間隔を決定する事が可能となります。
　この効果が、本特許出願で目標とするものであります。
　なお、遅延制御の回路として実施例では二値のみ取り、安定した中間値がありえない回路を提示しましたが、その理由は、一つには、二値のみの回路に於いても自動的に発生する遷移時間によって、図１０で暗黙に仮定されている遅延時間が次第に短縮されるように制御する機能が実現されると考えたからです。また仮に、遷移時間が極端に短く、実質上存在しないと考えられる場合に於いても、信号到着時刻のばらつきが、最も早いものと最も遅いものとの間で振動的に交代するだけであり、本特許出願が目的とする機能の実現にはいささかも支障がないことも、もう一つの理由です。
　さらに、本特許出願が前提とする部分論理回路７１においては…(中略)…機能実現の障害とならないことは自明であると思われます。」、
と主張している。
　
３−２．検討
　そこで、本願明細書の発明の詳細な説明には、その発明の属する技術の分野における通常の知識を有する者が、前記発明の詳細な説明及び図面に記載した事項と出願時の技術常識とに基づいて、本願発明を実施をすることができる程度に、明確かつ十分に記載されているかについて、検討する。
　
　本願明細書の発明の詳細な説明には、発明の課題に関して、次の記載がある。
ア．段落【０００５】に「パイプラインの効果を最大限引き出すためには、すべての部分論理回路６での最大伝播遅延時間が均一であって、ｎ個の部分論理回路６によって構成されるのであれば論理回路１のｎ分の一の最大伝播遅延時間であることが望ましいが、実際には完全に均等に分割できない場合が多く、特に分割数が増加すると困難度が著しく増す。」
　
イ．段落【０００７】に「ウェーブ・パイプラインでは一時記憶回路２から供給される信号が伝播して一時記憶回路５の入力に影響を及ぼし始めるまでの時間を一時記憶回路２が与えうるあらゆるデータパターンについて調べて、それの最小時間をもとめ、一方で一時記憶回路２から供給される信号が伝播して一時記憶回路５の入力に確定した信号を与えるまでの時間を一時記憶回路２が与えうるあらゆるデータパターンについて調べて、それの最大時間をもとめ、その差と一時記憶回路が内容を更新するのに要する時間との和よりもクロック周期が必ず大きくなるように設計する。」
　
ウ．段落【００１０】に「以上の方策を試みてもなお、遅延時間を完全にそろえることは困難であり、そのためにウェーブ・パイプラインの応用は極めて限られたものとなっている。
本発明の目的は、上記欠点を除去し、各論理演算の処理時間のばらつきを一定の範囲内にとどめるようにしたトランジスタ素子からなる論理回路の制御方法、および、各論理演算の処理時間のばらつきを一定の範囲内にとどめるようにした遅延制御論理回路を提供することである。」
　
　すなわち、本願明細書の発明の詳細な説明には、
　部分論理回路を複数個信号線で直列に接続した回路において、各部分論理回路の論理演算の処理時間のばらつきを一定の範囲内にとどめるという目的を達成するために、論理遅延の大きさを制御する制御端子を持ったトランジスタを含む部分論理回路を用いて、各論理演算の処理時間のばらつきを一定の範囲内にとどめるように制御しようとすること、
が記載されている。
　
　そして、上述の課題を解決するため、本願発明は、
「論理遅延の大きさを制御する遅延制御端子を持ったトランジスタを含みそれぞれ論理段となる部分論理回路を複数個信号線で直列に接続した論理回路」と、
「前記部分論理回路にそれぞれ接続され、クロック信号線から供給された前記信号をもとに、各部分論理回路での目標遅延時間に応じて各段別個に設計された前記部分論理回路毎の遅延信号を生成し、前記遅延信号を対応する前記部分論理回路の前記遅延制御端子へ入力する複数の遅延回路」と、
を備え、
「前記遅延回路は、クロック信号線から供給された前記信号をもとに、各部分論理回路での設計時に定めた目標遅延時間に応じて各段別個に設計された遅延信号を生成し、前記遅延信号を前記遅延制御端子へ入力する」、
ものである。
　ここで、本願発明の複数の「遅延回路」がそれぞれ出力する「遅延信号」は、「各部分論理回路」の「論理遅延」のばらつきを一定の範囲内にとどめるという本願発明の前記課題を解決するためには、また、前記「部分論理回路」が含む「トランジスタ」の「論理遅延の大きさを制御する遅延制御端子」に入力されるのであるから当然に、「各部分論理回路での目標遅延時間に応じ」て「論理遅延の大きさを制御」できる「部分論理回路毎」の信号でなければならないと認められる。
　
　ところで、本願発明の前記「遅延回路」の具体的な実施例は、本願明細書の発明の詳細な説明の段落【００４７】〜【００４９】及び図５(ａ)〜(ｃ)に記載の「実施例１」における「遅延回路７２」と、同段落【００５０】〜【００５５】及び図６〜図８に記載の「実施例２」〜「実施例４」における「多相クロック発生回路７４」が示されているだけである。
　この、前記「遅延回路７２」及び前記「多相クロック発生回路７４」は、図５(ｃ)、図６(ｂ)、図７(ｂ)及び図８(ｂ)にそれぞれ図示されるように、いずれも、複数のＮＯＴ回路が直列接続された構成を有している。
　そして、前記段落【００４７】には、「実施例１」として、「７２は遅延回路であり、クロック信号線３から供給された信号をもとに、各部分論理回路での目標遅延時間を与える。遅延回路７２の遅延時間は、対応する部分論理回路７１の目標伝播遅延時間に応じて、各段別個に設計される。図５（ｃ）に示すように、本実施例ではＮＯＴ回路の直列接続により目標遅延時間を創出しているが、もちろん他の方法であっても良い。７３は遅延回路から供給される信号を増幅する回路である。増幅回路７３は部分論理回路７１の中の素子の遅延時間制御端子５７および５８を駆動するための駆動能力を与えると同時に、電圧のレベル調整を行う。電圧のレベル調整が必要なく、また駆動能力の増大も必要ない場合には省略できる。遅延制御端子５７に与える信号と遅延制御端子５８に与える信号にはＮＯＴ回路一段分の時間差があるが、極端に小さい遅延時間ばらつきを目標としない限りこれは放置しても構わないし、また増幅回路７３で調整しても良い。増幅回路７３が反転増幅器であるように回路を構成することも当然に可能である。遅延時間制御信号は、部分論理回路７１内のすべての論理素子に作用させても良いし、信号伝播時刻のばらつきが激しく、それを収束させる必要のある点のみに作用させても良い。」と記載されている。
　
　前記「実施例１」において、明細書の段落【００４７】の記載、及び、図５(ａ)〜(ｃ)に記載の図示態様から判断すると、「遅延回路７２」は、
・複数の「遅延回路７２」が直列接続され、
・クロック信号線３から供給された信号、すなわち、クロック信号を、直列接続された前記「遅延回路７２」の初段に供給し、各「遅延回路７２」では、入力された信号を「対応する部分論理回路７１の目標伝播遅延時間に応じて」遅延させて次段の「遅延回路７２」に供給し、
・個々の「遅延回路７２」は複数の「ＮＯＴ回路の直列接続により」構成されており、該複数のＮＯＴ回路の最終段のＮＯＴ回路の入力及び出力を増幅する２つの「増幅回路７３」は、前記最終段のＮＯＴ回路の入力及び出力を、それぞれ「増幅」して「部分論理回路７１の中の素子の遅延時間制御端子５７および５８を駆動するための駆動能力を与えると同時に、電圧のレベル調整を行う。」、
・そして、前記２つの「増幅回路７３」の出力を、「部分論理回路７１の中の素子の遅延時間制御端子５７および５８」に、それぞれ供給する、
というものである。
　
　ここで、直列接続された複数の「遅延回路７２」の初段にクロック信号線３から供給されたクロック信号が供給されること、各「遅延回路７２」は複数の「ＮＯＴ回路の直列接続により」当該遅延回路７２の入力を「対応する部分論理回路７１の目標伝播遅延時間に応じて」遅延させて出力していることから、２段目以降の「遅延回路７２」の入力及び出力は、クロック信号線３から供給されたクロック信号を遅延させたものではあるが、いずれも、クロック信号であると認められる。
　また、前記２つの「増幅回路７３」がその出力を供給する前記「部分論理回路７１の中の素子」とは、段落【００３０】〜【００３１】及び図４に記載された「トランジスタ５５、５６に設けられた遅延制御端子」である「５７、５８」を有する「ＣＭＯＳによるＮＯＴ回路(論理反転回路)」を指していることは、「遅延時間制御端子」と「遅延制御端子」という表現上の差異はあるものの、端子「５７」及び「５８」を有する素子が、前記「ＣＭＯＳによるＮＯＴ回路(論理反転回路)」以外には本願明細書には開示されていないことから、明らかである。
　してみれば、前記２つの「増幅回路７３」が行う前記「遅延時間制御端子５７および５８を駆動するための駆動能力を与える」ための「増幅」とは、「ＣＭＯＳによるＮＯＴ回路(論理反転回路)」が含む「トランジスタ５５、５６」の遅延制御端子５７および５８を駆動するための駆動能力を与えるための「増幅」である。
　一方、部分論理回路の中の素子の遅延制御端子に印加する信号の「電圧のレベル調整」については、本願明細書の段落【００３１】に「６１は遅延制御端子５７の電圧の時間変化を示し、６２は遅延制御端子５８の電圧の時間変化を示し、６３は入力端子５１の電圧の時間変化を示し」及び「電圧波形６１と６２は極性が反転しているが、その電圧振幅は必ずしも同一である必要はない。また電圧レベルが一致する必要もない。特に電界効果トランジスタを使用するときには、６１の電圧レベルは接地電圧より負電圧の領域に設定するのが一般的であり、接地電圧より０．５Ｖ以上正電圧に振るのは多くの問題を引き起こす一方で、６２の電圧レベルは電源電圧より正電圧の領域に設定するのが一般的であり、電源電圧より０．５Ｖ以上負電圧に振るのは多くの問題を引き起こすため、共通の電圧レベルの採用はできない。」と、すなわち、前記遅延制御端子５７乃至５８に印加する信号の電圧レベルを、「接地電圧より０．５Ｖ以上正電圧」に、または、「接地電圧より０．５Ｖ以上負電圧」に「振る」ことがないように、「電圧のレベル」の「設定」をすることは記載されている。しかし、各部分論理回路での目標遅延時間を制御するために、前記２つの「増幅回路７３」によってクロック信号のレベル調整を行う旨の記載は、本願明細書の発明の詳細な説明には何ら記載されていない。
　ところで、前記２つの「増幅回路７３」が「増幅」する信号は、上述のとおり、いずれも、クロック信号線３から供給されたクロック信号が遅延させられたクロック信号である。したがって、前記遅延させられたクロック信号を「増幅回路７３」によって単に「レベル調整」しただけでは、該「増幅回路７３」の出力もまた「レベル調整」されたクロックパルス状の信号であることは明らかである。
　以上から、本願明細書の「実施例１」における「遅延回路７２」とは、クロック信号線から供給されたクロック信号を、対応する部分論理回路の目標遅延時間に応じて遅延させた後、レベル調整してクロックパルス状の信号として、部分論理回路の中の素子の遅延時間制御端子に供給する回路、であると認められる。
　
　そして、本願明細書の発明の詳細な説明において、前記部分論理回路の中の素子とは、上述のとおり、前記「ＣＭＯＳによるＮＯＴ回路(論理反転回路)」を指しており、前記部分論理回路の論理遅延の大きさは、本願明細書の段落【００１９】〜【００３１】の記載、及び図１２〜図１４から、トランジスタの遅延制御端子に印加される電位によって制御されると認められる。したがって、前記「ＣＭＯＳによるＮＯＴ回路(論理反転回路)」が含む「トランジスタ５５、５６」の遅延制御端子５７および５８にクロックパルス状の信号を供給すれば、前記部分論理回路の論理遅延もクロックパルス状に変化すると認められる。
　すなわち、本願明細書の「実施例１」において、部分論理回路の論理遅延は、クロック信号線から供給されたクロック信号を前記部分論理回路の目標遅延時間に応じて遅延させて「レベル調整」したクロックパルス状の信号によって、クロックパルス状に変化するものである。
　
　また、前記「実施例２」〜「実施例４」における「多相クロック発生回路７４」について、同段落【００５０】に「７４は多相クロック発生回路であり、一時記憶回路２に供給するクロックのほかに、位相のずれた複数のクロック信号を生成する。」と、同段落【００５１】に「各段での遅延時間が制御されるだけでなく、一時記憶回路５への到達時刻が、一時記憶回路５を駆動するクロックと同期するため。一時記憶回路５の内容更新が確実に行えるだけでなく、クロック周期によって規定された総伝播時間を無駄なく各段に分配できる。」と記載はあるものの、前記「多相クロック発生回路７４」の詳細な動作の説明は本願明細書にはない。
　したがって、図６(ｂ)、(ｃ)の図示態様を参酌すれば、前記「実施例２」〜「実施例４」における「多相クロック発生回路７４」は、前記「実施例１」の「遅延回路７２」と同様に遅延させて生成した複数のクロック信号を分配し、位相のずれた該複数のクロック信号を前記「実施例１」の「遅延回路７２」と同様にレベル調整して、クロックパルス状の信号として対応する部分論理回路７１に供給しているだけであることは明らかである。
　
　
　さて、本願発明の「遅延回路」の具体例である前記「遅延回路７２」(乃至、前記「多相クロック発生回路７４」)の出力は、部分論理回路７１に供給されるから、先に述べたように、前記部分論理回路７１の論理遅延の大きさを、各部分論理回路７１での目標遅延時間に応じて制御することができる、部分論理回路７１毎の制御信号となるものでなければならない。
　そして、審判請求人は、前記「３−１．審判請求人の主張」の項のＡに記載したように、「タイミング調整したクロック信号は本来デジタル信号として意味のあるものであって、二値しか認められていませんが、それをアナログ信号として利用し、直接遅延制御論理回路の制御端子に印加する最も単純な方法が、実施例として書かれたものです。」と主張している。
　
　しかしながら、本願明細書に記載された「遅延回路７２」(乃至、前記「多相クロック発生回路７４」)の出力は、上述のとおり、クロック信号線から供給されたクロック信号を、対応する部分論理回路の目標遅延時間に応じて遅延させた後にレベル調整したクロックパルス状の信号という、審判請求人が主張するとおりの「二値」の信号にすぎない。したがって、そのような二値の信号にすぎない前記「遅延回路７２」(乃至、前記「多相クロック発生回路７４」)の出力を、「部分論理回路７１」が含む「素子」であるトランジスタの遅延制御端子へ供給しても、供給される前記二値の信号の二値の電位に応じて、「部分論理回路７１」の論理遅延は、遅延量が大及び小の状態でクロックパルス状に変化するだけである。
　すなわち、「遅延回路７２」(乃至、前記「多相クロック発生回路７４」)の出力である前記「二値」の信号は、本願明細書のたとえば段落【００２８】に「遅延時間制御は、対象がＰ型電界効果トランジスタまたはＰ型二重ゲート電界効果トランジスタであっても全く同じように成り立つ。ただし制御信号の符号は反転する。すなわち、遅延時間を短くする制御を行うためには負の方向に電極１９もしくはゲート電極２３の入力電圧を変化させ、遅延時間を長くする制御を行うためには正の方向に電極１９もしくはゲート電極２３の入力電圧を変化させれば良い。」と記載されるような、部分論理回路の中の素子であるトランジスタをアナログ的に制御して該部分論理回路の論理遅延を連続的に変化させようとする信号ではないことは明らかである。
　
　ところで、本願明細書の発明の詳細な説明には、段落【００４７】には「ＮＯＴ回路の直列接続により目標遅延時間を創出している」と、同段落【００４８】には「いずれの段においても、目標時刻より早く到達した信号は、遅延回路７２より供給された遅延時間制御信号の作用によって、論理遅延の大きい状態で情報処理をしなければならない。一方で、目標時刻より遅く到達した信号は、遅延回路７２より供給された遅延時間制御信号の作用によって、論理遅延の小さい論理回路で情報処理をすることになる。」と記載されている。
　しかしながら、前記「実施例１」の「遅延回路７２」は、対応する部分論理回路の目標遅延時間を創出したとしても、該対応する部分論理回路に該目標遅延時間に応じたタイミングで、該対応する部分論理回路の論理遅延を、遅延量が大及び小の状態でクロックパルス状に変化させるだけである。
　したがって、このような前記「遅延回路７２」(乃至、前記「多相クロック発生回路７４」)の出力の作用によって、目標遅延時間に応じた時刻より早く到達した信号は必ず論理遅延の大きい状態で情報処理をさせ、目標遅延時間に応じた時刻より遅く到達した信号は必ず論理遅延の小さい論理回路で情報処理をさせることができるとは、認められない。また、前記「遅延回路７２」の出力の作用によって対応する部分論理回路の論理遅延は遅延量が大及び小の状態でクロックパルス状に変化を繰り返すのであるから、当該出力を印加し続けても、部分論理回路が、目標遅延時間に応じた時刻より早く到達した信号は論理遅延の大きい状態で情報処理をし、目標遅延時間に応じた時刻より遅く到達した信号は論理遅延の小さい論理回路で情報処理をするような状態に収束するとも、認められない。
　
　なお、本願明細書の発明の詳細な説明の段落【００４１】に「実際の使用においては、論理回路６５に相当する回路が多段に接続されている。その場合には、各段の制御信号を協調させて印加すれば、各論理回路６５で同じ効果を得ることができる。具体的には、各段の目標遅延時間を算出し、特定の論理回路６５の目標遅延時間がＴであるならば、その論理回路の出力信号を入力とする後続の論理回路６５では、制御信号の切り替え時刻が特定の論理回路６５に比べてＴだけ遅れるように協調すればよい。」と記載されている。
　してみると、本願明細書の発明の詳細な説明に記載された、前記「遅延回路７２」(乃至、前記「多相クロック発生回路７４」)は、各段の部分論理回路を「制御信号の切り替え時刻が特定の論理回路６５に比べてＴだけ遅れる」という協調制御するために、クロック信号にもとづいて、部分論理回路の論理遅延の制御信号の切り替え時刻を、その前段の部分論理回路に比べて当該前段の部分論理回路の目標遅延時間Ｔだけ遅らせるために、入力されたクロック信号を、各部分論理回路の目標遅延時間に応じて順次遅延させる回路であるとも解される。
　しかしながら、そのように解した場合は、前記「遅延回路７２」(乃至、前記「多相クロック発生回路７４」)は、単に、各部分論理回路のトランジスタの遅延制御端子に供給する信号の供給タイミングを制御する回路にすぎない。そして、この場合、該供給タイミングが制御された、各部分論理回路のトランジスタの遅延制御端子に供給する信号として、前記前記「遅延回路７２」(乃至、前記「多相クロック発生回路７４」)は何を用いるのか、不明である。仮に、２つの増幅回路７３の出力、すなわち、前記レベル調整したクロックパルス状の信号という「二値」の信号を用いるのであれば、これによって各部分論理回路の論理遅延の大きさをどのように制御するのかが不明であることは、前述の通りである。
　
　したがって、前記Ａの主張のように、二値の信号をアナログ信号として利用し、直接遅延制御論理回路の制御端子に印加しても、本願明細書に記載された、各部分論理回路の論理演算の処理時間のばらつきを一定の範囲内にとどめるという課題を解決できるとは認められない。
　よって、前記「遅延回路７２」(乃至、前記「多相クロック発生回路７４」)の出力が、「部分論理回路７１」の論理遅延の大きさを、各「部分論理回路７１」での目標遅延時間に応じて制御することができる、「部分論理回路７１」毎の制御信号となるとは、認められない。
　
　また、審判請求人は、前記「３−１．審判請求人の主張」の項のＢに記載したように、「遅延制御の回路として実施例では二値のみ取り、安定した中間値がありえない回路を提示しましたが、その理由は、一つには、二値のみの回路に於いても自動的に発生する遷移時間によって、図１０で暗黙に仮定されている遅延時間が次第に短縮されるように制御する機能が実現されると考えたからです。また仮に、遷移時間が極端に短く、実質上存在しないと考えられる場合に於いても、信号到着時刻のばらつきが、最も早いものと最も遅いものとの間で振動的に交代するだけであり、本特許出願が目的とする機能の実現にはいささかも支障がないことも、もう一つの理由です。」と主張している。
　この主張が成立するためには、前記Ｂにおいて、審判請求人が自ら述べているように、部分論理回路７１の遅延制御端子に「目標到着時刻より以前には当該部分回路７１が図８に書かれているものより遅く動作するように制御信号を与え、目標到着時刻より以降には当該部分回路７１が図８に書かれているものよりも速く動作するように制御信号を与えた」ことができていなければならない。
　しかし、本願明細書の発明の詳細な説明では、上述のように、クロックパルス状の信号という、二値の信号にすぎない「遅延回路７２」の出力を、「部分論理回路７１」が含む「素子」であるトランジスタの遅延制御端子へ入力しており、そのため、該「部分論理回路７１」の論理遅延の大きさは、クロック周期に従ってクロックパルス状に変化する、すなわち、振動的に交代し続けるだけであるから、「目標到着時刻より以前には当該部分回路７１が図８に書かれているものより遅く動作するように制御信号を与え、目標到着時刻より以降には当該部分回路７１が図８に書かれているものよりも速く動作するように制御信号を与えた」ことができていないことは、先に述べたとおりである。
　よって、審判請求人の前記Ｂにおける主張は、その前提が成立しておらず、失当である。
　
　
　以上のとおりであるから、「２．当審の拒絶理由」の項において、理由１の(３)で記載した「したがって、“Ｈ”か“Ｌ”かの二値の信号にすぎない遅延させたクロック信号を「素子の遅延時間制御端子５７および５８」に入力して、何故、「部分論理回路での目標遅延時間を与える」ことができるのか、不明である。」として指摘した点は、依然として不明である。
　そして、本願発明は、
「前記部分論理回路にそれぞれ接続され、クロック信号線から供給された前記信号をもとに、各部分論理回路での目標遅延時間に応じて各段別個に設計された前記部分論理回路毎の遅延信号を生成し、前記遅延信号を対応する前記部分論理回路の前記遅延制御端子へ入力する複数の遅延回路」を備え、
「前記遅延回路は、クロック信号線から供給された前記信号をもとに、各部分論理回路での設計時に定めた目標遅延時間に応じて各段別個に設計された遅延信号を生成し、前記遅延信号を前記遅延制御端子へ入力する」、
ものである以上、上記の点が不明であるから、本願明細書の発明の詳細な説明には、その発明の属する技術の分野における通常の知識を有する者が、前記発明の詳細な説明及び図面に記載した事項と出願時の技術常識とに基づいて、本願発明を実施をすることができる程度に、明確かつ十分に記載されているとは、認められない。
　
３−３．小括
　以上のとおり、本願は、明細書及び図面の記載が、特許法第３６条第４項に規定する要件を満たしていないから、特許を受けることができない。
　
　
４．拒絶理由の２(１)について
　前記当審の拒絶理由の２における、特に「(１)」で指摘した点について、以下に検討する。
　
４−１．審判請求人の主張
　審判請求人は、平成２１年１１月３０日付けで当審より通知した拒絶理由の２(１)に対して、平成２２年１月２０日付けの意見書において、次のように主張している。
「「２．」の（１）について：
「前記遅延回路は、クロック信号線から供給された前記信号をもとに、各部分論理回路での設計時に定めた目標遅延時間に応じて各段別個に設計された遅延信号を生成し、前記遅延信号を前記遅延制御端子へ入力すること」と補正しました。」
　
４−２．検討
　前記「３−２．検討」の項で述べた通り、本願発明の「遅延回路」に当たる、本願明細書の発明の詳細な説明に記載された「遅延回路７２」(乃至、「多相クロック発生回路７４」)は、クロック信号線３から供給されたクロック信号を、対応する部分論理回路７１の目標遅延時間に応じて遅延させた後、レベル調整してクロックパルス状の信号として、部分論理回路７１の中の素子の遅延制御端子に供給する回路である。
　そして、前記「遅延回路７２」(乃至、「多相クロック発生回路７４」)の出力は、部分論理回路７１への供給タイミングが該部分論理回路毎に設定され、前記部分論理回路７１の中の素子の遅延制御端子に印加する信号を所定電圧レベル以上ないし以下に振ることがないようにレベル調整されたものであったとしても、当該「遅延回路７２」(乃至、「多相クロック発生回路７４」)の出力を各部分論理回路のトランジスタの遅延制御端子に供給することで各部分論理回路の論理遅延の大きさを制御できるとは認められないことは、前記「３−２．検討」の項で述べた通りである。
　すなわち、「部分論理回路」が含む「トランジスタ」の「論理遅延の大きさを制御する遅延制御端子」へ入力して、各部分論理回路の「論理遅延の大きさを制御する」ための「部分論理回路毎」の制御信号を、「クロック信号線から供給された前記信号」をもとに生成することは、本願明細書の発明の詳細な説明には記載されていない。
　
　したがって、本願の請求項１は、平成２２年１月２０日付けでした手続補正により補正されているが、「２．当審の拒絶理由」の項において理由２の(１)で記載したと同様に、「遅延回路」が「クロック信号線から供給された前記信号をもとに」生成した「各部分論理回路での目標遅延時間に応じて各段別個に設計された前記部分論理回路毎の遅延信号」を「論理遅延の大きさを制御する遅延制御端子」へ入力することは、依然として、本願明細書の発明の詳細な説明には記載されていない。
　
４−３．小括
　以上のとおり、本願は、特許請求の範囲の記載が、特許法第３６条第６項第１号に規定する要件を満たしていないから、特許を受けることができない。
　
　
５．むすび
　したがって、本願は、明細書及び図面の記載が、特許法第３６条第４項及び同法同条第６項第１号に規定する要件を満たしていない。
　
　よって、結論のとおり審決する。