【事件の表示】
　平成１１年特許願第１４８４４６号「ウェーブパイプライン構造の同期式メモリ装置」拒絶査定不服審判事件〔平成１２年　１月２８日出願公開、特開２０００−　３０４４４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１１年５月２７日（パリ条約による優先権主張１９９８年５月２７日、大韓民国）の出願であって、平成１８年３月６日付けで拒絶査定がなされ、これに対し、平成１８年６月１２日に拒絶査定に対する審判請求がなされるとともに、同年７月１０日付けで手続補正がなされ、その後、当審において、平成２０年８月５日付けで審尋がなされ、同年１１月１２日に回答書が提出され、更に、同年１２月１５日付けで平成１８年７月１０日付けの手続補正を却下するとともに、平成２１年４月２７日付けで拒絶の理由が通知され、同年７月２７日付けで手続補正がなされたものである。
　
２．本願発明
　本願の請求項１〜５に係る発明は、平成２１年７月２７日付けの手続補正により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１〜５に記載された事項により特定されるとおりのものであり、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。
　
「【請求項１】
　グローバル入／出力ラインと出力ドライバとの間に、相互並列につながる多数のレジスタを備えるウェーブパイプラインの同期式メモリ装置において、出力イネーブル信号が活性化された区間で外部クロック信号から出力データの基準となる内部クロック信号を発生させる内部クロック信号発生手段と、
　前記多数のレジスタの出力端と前記出力ドライバとの間に接続され、前記内部クロック信号の制御下にスイッチングされ活性化したレジスタに格納されたデータが入力され、このデータを前記出力ドライバへ伝えるデータ伝達手段と、
　を備え、
　前記内部クロック信号発生手段は、外部入力クロック信号を所定の時間ほどディレイさせて伝えるディレイ部と、
　前記ディレイ部の出力端に接続され、外部入力クロック信号の上昇区間を感知するクロック上昇区間感知部と、
　出力イネーブル信号、及び、前記クロック上昇区間感知部からの出力信号が入力され、これら入力された信号の論理組合せを行って前記クロック信号の上昇区間で一定パルス幅を有する内部クロック信号を発生させる論理演算部と、
　を備えることを特徴とするウェーブパイプライン構造の同期式メモリ装置。」
　
３．引用例に記載された発明
（１）引用例１
　本願の優先権主張の日前に日本国内において頒布された特開平９−２４５４７６号公報（以下、「引用例１」という。）には、図７，８，１９とともに以下の事項が記載されている（下線は、当合議体において付加したものである。）。
　
「【０００２】
【従来の技術】図１９は、半導体記憶装置における従来のデータ出力回路の構成を示す図である。図１９において、データ出力回路は、内部読出データＲＤを反転するインバータ１と、内部読出データＲＤとデータ読出動作指示信号としての出力イネーブル信号ＯＥＭとを受けるＮＡＮＤ回路２と、インバータ１の出力信号と出力イネーブル信号ＯＥＭを受けるＮＡＮＤ回路３と、昇圧ノード４上の昇圧電圧ＶＰＰＯを一方動作電源電圧として動作し、ＮＡＮＤ回路２の出力信号ＲＤｉの電圧振幅を拡大するためのレベル変換器５と、ＮＡＮＤ回路３の出力信号を反転するインバータ６と、電源ノード７と出力ノード８の間に結合され、レベル変換器５の出力信号ＲＤｊがＨレベルのときに導通して、出力ノード８を電源電圧ＶＣＣレベルへ駆動するｎチャネルＭＯＳトランジスタ９と、出力ノード８と接地ノードとの間に結合され、インバータ６の出力信号に応答して導通して出力ノード８を接地電位レベルへ放電するｎチャネルＭＯＳトランジスタ１０を含む。」
　
「【００３５】
【発明の実施の形態】
［実施の形態１］図１は、この発明の実施の形態１の半導体記憶装置の全体の構成を概略的に示す図である。図１において、半導体記憶装置は、行および列のマトリクス状に配列される複数のメモリセルを有するメモリセルアレイ１００と、アドレス信号ビットＡ〈ｍ〉〜Ａ〈０〉をクロック信号ＣＬＫに同期して取込み内部アドレス信号を発生するアドレスバッファ１０２と、活性化時このアドレスバッファ１０２から与えられる内部行アドレス信号をデコードして、メモリセルアレイ１００のアドレス指定された行を選択しかつ選択行上のメモリセルデータの検知および増幅を行なう行選択系回路１０４と、活性化時アドレスバッファ１０２からの内部列アドレス信号をデコードしメモリセルアレイ１００のアドレス指定された列を選択する列選択系回路１０６を含む。アドレスバッファ１０２へは、行アドレス信号および列アドレス信号が時分割多重で与えられる。
【００３６】行選択系回路１０４は、このアドレスバッファ１０２から与えられる内部行アドレス信号をデコードする行デコーダ、行デコーダの出力に従って対応の行（ワード線）を選択状態へ駆動するワード線ドライバ、およびこの選択ワード線に接続されるメモリセルのデータの検知および増幅を行なうセンスアンプを含む。
【００３７】列選択系回路１０６は、アドレスバッファ１０２からの内部列アドレス信号をデコードするコラムデコーダおよびこのコラムデコーダの出力する列選択信号に従って
メモリセルアレイ１００の対応の列を選択し、内部データ線（Ｉ／Ｏ線）へ接続するＩＯゲートを含む。
【００３８】半導体記憶装置は、さらに、
クロック信号ＣＬＫに同期して外部から与えられる制御信号ＺＣＳ、ＺＲＡＳ、ＺＣＡＳおよびＺＷＥを取込む入力バッファ回路１１０
　
「【００７０】［実施の形態４］図７は、この発明の実施の形態４に従う半導体記憶装置のデータ読出部の構成を概略的に示す図である。
【００７１】図７において、読出回路１２６は、
メモリセルアレイからの選択されたメモリセルデータを並列に受けて格納するリードレジスタＲＲ０〜ＲＲｎ
このリードレジスタＲＲ０〜ＲＲｎの格納レジスタをラップアドレス信号ＲＹに従って順次選択するセレクタＳＥＬ
【００７２】
出力バッファ回路１２８は、データ出力ラッチ信号ＤＯＴに従ってセレクタＳＥＬにより選択されたデータをラッチするラッチ回路１２８ａ
と、出力許可信号ＯＥＭに応答してイネーブルされ、このデータラッチ回路１２８ａのラッチデータをデータ入出力端子１２１へ出力する出力回路１２８ｂを含む。データラッチ回路１２８ａは、セレクタＳＥＬの出力データを受ける３状態インバータバッファ１２８ａａと、３状態インバータバッファ１２８ａａの出力信号をラッチするラッチ回路１２８ａｂを含む。
３状態インバータバッファ１２８ａａは、データラッチ指示信号ＤＯＴがＨレベルのときにインバータとして作用し、データラッチ指示信号ＤＯＴがＬレベルのときには、出力ハイインピーダンス状態とされる。
【００７３】リードコマンドが与えられると読出動作活性化信号ＲＥＡＤが所定期間（バースト長に相当するクロックサイクル期間）活性状態とされる。これにより、メモリセルアレイにおいてメモリセルが選択され、この選択されたメモリセルデータが増幅されて読出回路１２６に含まれるリードレジスタＲＲ０〜ＲＲｎへ格納される。次いでセレクタＳＥＬがそのリードレジスタＲＲ０〜ＲＲｎの格納データを順次選択する。
データ出力ラッチ信号ＤＯＴは、その発生の構成は後に説明するが、出力許可信号ＯＥＭの活性状態のときに、クロック信号ＣＬＫに同期して発生される。
　
「【０１１８】
また上記実施の形態１においては、同期型半導体記憶装置が示されている。
　
　したがって、引用例１には、以下の発明（以下、「引用発明」という。）が記載されているものと認められる。
　
「内部データ線（Ｉ／Ｏ線）と、出力回路１２８ｂと、メモリセルアレイからの選択されたメモリセルデータを並列に受けて格納するリードレジスタＲＲ０〜ＲＲｎを備える同期型半導体記憶装置において、データ出力ラッチ信号ＤＯＴは、出力許可信号ＯＥＭの活性状態のときに、クロック信号ＣＬＫに同期して発生され、
　データ出力ラッチ信号ＤＯＴに従ってセレクタＳＥＬにより選択されたデータをラッチするラッチ回路１２８ａを備えることを特徴とする同期型半導体記憶装置。」
　
（２）引用例２
　本願の優先権主張の日前に日本国内において頒布された、安保久，第５世代１６ＭビットＳＤＲＡＭの開発，ＮＥＣ技報，株式会社ＮＥＣクリエイティブ，１９９８年３月２５日，第５１巻第３号，第１８〜２０頁（以下、「引用例２」という。）には、図１とともに以下の事項が記載されている。
　
「本製品においては、出力回路の直前にＦＩＦＯバッファ回路を設けることにより、カラムアドレス発生から上記ＦＩＦＯバッファ入力までをＣＬＫ非同期動作とし、ＦＩＦＯバッファからの出力をＣＬＫ同期とする、
ウェーブパイプラインを採用
　本製品で採用した、ウェーブパイプライン方式のブロック図を図１に示します。」（第１９頁左欄第２３〜３０行）
　
（３）引用例３
　本願の優先権主張の日前に日本国内において頒布された特開平１０−２１６８４号公報（以下、「引用例３」という。）には、図１２とともに以下の事項が記載されている。
　
「【００５２】そこで、図１２に示される同期型半導体記憶装置が有用である。図１２に示される同期型半導体記憶装置においては、外部クロック信号ｅｘｔ．ＣＬＫおよび入力されるデータはともに遅延が小さいため、入力されるデータは外部クロック信号ｅｘｔ．ＣＬＫからクロックバッファ４を介して発生された内部クロック信号ｉｎｔ．ＣＬＫにより入力ラッチ回路８で正常にラッチされる。しかし、コントロール信号ＣＴおよびアドレス信号Ａｄｄ．の入力ラッチ回路８でのラッチについては負荷容量およびモジュール基板５８上の配線抵抗により遅延が大きくなるため、入力されるデータとの間にスキューが生じる。
そこで、本発明においては、外部クロック信号ｅｘｔ．ＣＬＫおよび入力されるデータの遅延をコントロール信号ＣＴおよびアドレス信号Ａｄｄ．の遅延に合わせるために、クロックバッファ４と入力ラッチ回路８との間に遅延回路７４を、バッファ７８と入力ラッチ回路８との間に遅延回路７９を接続する。
　
（４）引用例４
　本願の優先権主張の日前に日本国内において頒布された特開平１０−１１９６６号公報（以下、「引用例４」という。）には、図１，図３とともに以下の事項が記載されている。
　
「【００５６】図３（Ａ）は、図１に示すＣＬＫＭバッファ６およびＣＬＫＯバッファ７の構成を示す図である。図３（Ａ）においては、ＣＬＫＭバッファ６およびＣＬＫＯバッファ７は同じ構成を備えるため、ＣＬＫＭバッファ６の構成を示す。マスタクロック信号ｅｘｔＣＬＫＭおよびＣＬＫＭ（ｉｎｔＣＬＫＭ）それぞれを出力用クロック信号ｅｘｔＣＬＫＯおよびＣＬＫＯ（ｉｎｔＣＬＫＯ）に置き換えることにより、ＣＬＫＯバッファ７の構成が得られる。
【００５７】図３（Ａ）において、ＣＬＫＭバッファ６は、外部マスタクロック信号ｅｘｔＣＬＫＭと内部クロックイネーブル信号ＣＫＥを受けるＮＡＮＤ回路６ａと、ＮＡＮＤ回路６ａの出力信号を反転するインバータ回路６ｂと、このインバータ回路６ｂの出力信号を反転しかつ所定時間遅延する遅延回路６ｃと、遅延回路６ｃの出力信号とインバータ回路６ｂの出力信号とを受けるＮＡＮＤ回路６ｄと、ＮＡＮＤ回路６ｄの出力信号を反転して内部マスタクロック信号ＣＬＫＭを生成するインバータ回路６ｅを含む。遅延回路６ｃは、奇数段のインバータにより構成される。次にこの図３（Ａ）に示すＣＬＫＭバッファの動作をその動作波形図である図３（Ｂ）を参照して説明する。
【００５８】
内部クロックイネーブル信号ＣＫＥがＨレベルのとき、ＮＡＮＤ回路６ａはインバータとして作用し、インバータ回路６ｂからは、外部マスタクロック信号ｅｘｔＣＬＫＭをバッファ処理した信号が出力される。このインバータ回路６ｂの出力信号が立上がると、そのとき遅延回路６ｃの出力信号はＨレベルであるため、ＮＡＮＤ回路６ｄの出力信号がＬレベルとなり、インバータ回路６ｅから出力される内部マスタクロック信号ＣＬＫＭが立上がる。遅延回路６ｃが有する遅延時間が経過すると、この遅延回路６ｃの出力信号がＬレベルとなり、内部マスタクロック信号ＣＬＫＭがＬレベルに立下がる。
【００５９】
内部クロックイネーブル信号ＣＫＥがＬレベルのときには、ＮＡＮＤ回路６ａの出力信号はＨレベルとされ、インバータ回路６ｂの出力信号がＬレベルとなり、
　
４．対比
　本願発明と引用発明とを対比する。
　
（１）引用例１の００３７段落に「メモリセルアレイ１００の対応の列を選択し、内部データ線（Ｉ／Ｏ線）へ接続するＩＯゲートを含む。」と記載されているから、引用発明の「内部データ線（Ｉ／Ｏ線）」は本願発明の「グローバル入／出力ライン」に相当する。
　引用例１の００７１段落に「メモリセルアレイからの選択されたメモリセルデータを並列に受けて格納するリードレジスタＲＲ０〜ＲＲｎ」と記載されているから、引用発明の「リードレジスタＲＲ０〜ＲＲｎ」は本願発明の「相互並列につながる多数のレジスタ」に相当する。
　引用例１の００７２段落に「ラッチデータをデータ入出力端子１２１へ出力する出力回路１２８ｂ」と記載されているから、引用発明の「出力回路１２８ｂ」は本願発明の「出力ドライバ」に相当する。
　引用例１の００７１段落の「読出回路１２６は、メモリセルアレイからの選択されたメモリセルデータを並列に受けて格納するリードレジスタＲＲ０〜ＲＲｎと、」という記載から、「リードレジスタＲＲ０〜ＲＲｎ」は「内部データ線（Ｉ／Ｏ線）」に接続されているものと解されるから、引用例１の図７の記載を参酌すると、「リードレジスタＲＲ０〜ＲＲｎ」が「内部データ線（Ｉ／Ｏ線）」と「出力回路１２８ｂ」の間に位置しているものと認められる。
　引用発明の「同期型半導体記憶装置」は本願発明の「同期式メモリ装置」に相当する。
　したがって、引用発明の「内部データ線（Ｉ／Ｏ線）と、出力回路１２８ｂと、メモリセルアレイからの選択されたメモリセルデータを並列に受けて格納するリードレジスタＲＲ０〜ＲＲｎを備える同期型半導体記憶装置において、」は、本願発明の「グローバル入／出力ラインと出力ドライバとの間に、相互並列につながる多数のレジスタを備える」「同期式メモリ装置において、」に相当する。
　
（２）引用例１の００７２段落に「出力バッファ回路１２８は、データ出力ラッチ信号ＤＯＴに従ってセレクタＳＥＬにより選択されたデータをラッチするラッチ回路１２８ａ（審決注：「ラッチ回路１２８ａ」は「データラッチ回路１２８ａ」の誤記である。）と、出力許可信号ＯＥＭに応答してイネーブルされ、このデータラッチ回路１２８ａのラッチデータをデータ入出力端子１２１へ出力する出力回路１２８ｂを含む。」と記載されている。このように、データ出力ラッチ信号ＤＯＴに従ってデータをラッチし、ラッチしたラッチデータが入出力端子１２１に出力されているのであるから、引用発明の「データ出力ラッチ信号ＤＯＴ」は本願発明の「出力データの基準となる内部クロック信号」に相当する。
　そして、引用例１の００７３段落に「データ出力ラッチ信号ＤＯＴは、その発生の構成は後に説明するが、出力許可信号ＯＥＭの活性状態のときに、クロック信号ＣＬＫに同期して発生される。」と記載されており、また、図８の記載からも、ＯＥＭが活性化された区間でＤＯＴが出力されている。
　したがって、引用発明の「データ出力ラッチ信号ＤＯＴは、出力許可信号ＯＥＭの活性状態のときに、クロック信号ＣＬＫに同期して発生され」は、本願発明の「出力イネーブル信号が活性化された区間で外部クロック信号から出力データの基準となる内部クロック信号を発生させ」に相当する。
　
（３）引用例１の００７１段落に「このリードレジスタＲＲ０〜ＲＲｎの格納レジスタをラップアドレス信号ＲＹに従って順次選択するセレクタＳＥＬ」と記載されているから、引用発明の「セレクタＳＥＬ」及び「セレクタＳＥＬにより選択されたデータ」は本願発明の「前記多数のレジスタの出力端」及び「活性化したレジスタに格納されたデータ」に相当する。
　また、引用例１の００７２段落に「データラッチ回路１２８ａは、セレクタＳＥＬの出力データを受ける３状態インバータバッファ１２８ａａと、・・・を含む。」「３状態インバータバッファ１２８ａａは、データラッチ指示信号ＤＯＴがＨレベルのときにインバータとして作用し、データラッチ指示信号ＤＯＴがＬレベルのときには、出力ハイインピーダンス状態とされる。」と記載されているから、「データラッチ回路１２８ａ」中の３状態インバータバッファ１２８ａａは、セレクタＳＥＬの出力データが入力され、データラッチ指示信号ＤＯＴによってスイッチング制御されている。
　そして、引用例１の００７２段落に「このデータラッチ回路１２８ａのラッチデータをデータ入出力端子１２１へ出力する出力回路１２８ｂ」と記載されているから、データラッチ回路１２８ａはデータを出力回路１２８ｂへ伝えている。
　したがって、引用発明の「データ出力ラッチ信号ＤＯＴに従ってセレクタＳＥＬにより選択されたデータをラッチするラッチ回路１２８ａ」は、本願発明の「前記多数のレジスタの出力端と前記出力ドライバとの間に接続され、前記内部クロック信号の制御下にスイッチングされ活性化したレジスタに格納されたデータが入力され、このデータを前記出力ドライバへ伝えるデータ伝達手段と、」に相当する。
　
（４）したがって、本願発明と引用発明は、
「グローバル入／出力ラインと出力ドライバとの間に、相互並列につながる多数のレジスタを備える同期式メモリ装置において、出力イネーブル信号が活性化された区間で外部クロック信号から出力データの基準となる内部クロック信号を発生させ、
　前記多数のレジスタの出力端と前記出力ドライバとの間に接続され、前記内部クロック信号の制御下にスイッチングされ活性化したレジスタに格納されたデータが入力され、このデータを前記出力ドライバへ伝えるデータ伝達手段と、
　を備えることを特徴とする同期式メモリ装置。」
である点で一致し、以下の点で相違する。
　
［相違点１］
　本願発明は「ウェーブパイプラインの同期式メモリ装置」であるのに対して、引用発明は「同期型半導体記憶装置」であって「ウェーブパイプライン」であることは特定されていない点。
　
［相違点２］
　本願発明は「出力イネーブル信号が活性化された区間で外部クロック信号から出力データの基準となる内部クロック信号を発生させる内部クロック信号発生手段」を備えるのに対して、引用発明は、本願の内部クロック信号に対応するデータ出力ラッチ信号ＤＯＴを発生する手段が具体的に特定されていない点。
　
［相違点３］
　本願発明は、内部クロック信号発生手段が「外部入力クロック信号を所定の時間ほどディレイさせて伝えるディレイ部」を備えるのに対して、引用発明ではそのような構成を備えていない点。
　
［相違点４］
　本願発明は、内部クロック信号発生手段が「前記ディレイ部の出力端に接続され、外部入力クロック信号の上昇区間を感知するクロック上昇区間感知部」を備えるのに対して、引用発明ではそのような構成を備えていない点。
　
［相違点５］
　本願発明は、内部クロック信号発生手段が「出力イネーブル信号、及び、前記クロック上昇区間感知部からの出力信号が入力され、これら入力された信号の論理組合せを行って前記クロック信号の上昇区間で一定パルス幅を有する内部クロック信号を発生させる論理演算部」を備えるのに対して、引用発明ではそのような構成を備えていない点。
　
５．当審の判断
　以下、相違点について検討する。
　
［相違点１について］
　引用例２の第１９頁左欄第２３〜３０行にシンクロナスＤＲＡＭにおいてウェーブパイプライン方式を採用したことが記載されている。
　引用発明と引用例２に記載された発明とは、共に同期式のメモリであるから、引用発明に対してウェーブパイプライン方式を採用して、本願発明のごとく「ウェーブパイプラインの同期式メモリ装置」とすることは当業者が容易に想到し得た事項である。
　
［相違点２について］
　引用例１の００７３段落に「データ出力ラッチ信号ＤＯＴは、その発生の構成は後に説明するが、出力許可信号ＯＥＭの活性状態のときに、クロック信号ＣＬＫに同期して発生される。」と記載されるのみで、本願の「内部クロック信号」に対応するデータ出力ラッチ信号ＤＯＴを発生する具体的構成が記載されていないが、データ出力ラッチ信号ＤＯＴを発生する何らかの手段を備えていることは自明であるから、引用発明は、本願発明の「出力イネーブル信号が活性化された区間で」「クロック信号から出力データの基準となる内部クロック信号を発生させる内部クロック信号発生手段」に相当する手段を実質的に備えていると認める。
　そして、引用例１の００３８段落に「半導体記憶装置は、さらに、クロック信号ＣＬＫに同期して外部から与えられる制御信号ＺＣＳ、ＺＲＡＳ、ＺＣＡＳおよびＺＷＥを取込む入力バッファ回路と、」「を含む。」と記載されていることから、外部から与えられる制御信号ＺＣＳ、ＺＲＡＳ、ＺＣＡＳおよびＺＷＥを取り込む際の同期に用いるクロック信号ＣＬＫも外部から与えられる信号であると解される。そして、図８の記載から明らかなように、本願の内部クロック信号に対応するデータ出力ラッチ信号ＤＯＴはクロック信号ＣＬＫに同期して発生しているから、引用発明も本願発明のごとく「外部クロック信号から出力データの基準となる内部クロック信号を発生させ」ていると認める。
　したがって、相違点２は実質的なものではなく、また仮に実質的なものであったとしても、当業者が容易になし得る程度のものである。
　
［相違点３について］
　引用例３の図１２の記載及び００５２段落に「そこで、本発明においては、外部クロック信号ｅｘｔ．ＣＬＫおよび入力されるデータの遅延をコントロール信号ＣＴおよびアドレス信号Ａｄｄ．の遅延に合わせるために、クロックバッファ４と入力ラッチ回路８との間に遅延回路７４を、バッファ７８と入力ラッチ回路８との間に遅延回路７９を接続する。」と記載されるように、遅延回路を用いて外部クロック信号に対するタイミングを調整することは慣用技術であるから、本願発明のごとく、内部クロック信号発生手段が「外部入力クロック信号を所定の時間ほどディレイさせて伝えるディレイ部」を備えることは当業者が容易に想到し得た事項である。
　
［相違点５について］
　引用例４の図３（Ａ）及び（Ｂ）の記載及び００５８段落に「内部クロックイネーブル信号ＣＫＥがＨレベルのとき、ＮＡＮＤ回路６ａはインバータとして作用し、インバータ回路６ｂからは、外部マスタクロック信号ｅｘｔＣＬＫＭをバッファ処理した信号が出力される。」と記載され、００５９段落に「内部クロックイネーブル信号ＣＫＥがＬレベルのときには、ＮＡＮＤ回路６ａの出力信号はＨレベルとされ、インバータ回路６ｂの出力信号がＬレベルとなり」と記載されており、ＮＡＮＤ回路６ａとインバータ回路６ｂによって、イネーブル信号とクロック信号の論理組合せを行って、イネーブル信号が活性化された区間でのみ内部クロック信号を発生させる論理演算部を構成している。
　引用発明と引用例４に記載された発明とは、共にイネーブル信号に応じて内部クロック信号を発生するものであるから、引用発明の内部クロック発生回路として引用例４に記載された構成を採用して、「出力イネーブル信号、及び、クロック信号が入力され、これら入力された信号の論理組合せを行って内部クロック信号を発生させる論理演算部」を備えることは当業者が容易に想到し得た事項である。
　また、引用例４の図３（Ａ）では、先にＮＡＮＤ回路６ａとインバータ回路６ｂからなる論理演算部によってイネーブル信号が活性化された区間でのみクロック信号を発生するようにし、後に遅延回路６ｃとＮＡＮＤ回路６ｄとインバータ回路６ｅからなるクロック上昇区間感知部によってクロック信号の上昇区間で一定パルス幅を有する内部クロック信号となるようにしているが、先に入力クロック信号をイネーブル信号が活性化された区間のみの信号としてから後にその信号の上昇区間で一定パルス幅を有する信号としたものと、先に入力クロック信号の上昇区間で一定パルス幅を有する信号としてから後にイネーブル信号が活性化された区間のみの信号としたものとは同じ信号であり、どちらの順序とするかは設計事項にすぎないから、引用例４の図３（Ａ）の回路において、ＮＡＮＤ回路６ａとインバータ回路６ｂからなる論理演算部と、遅延回路６ｃとＮＡＮＤ回路６ｄとインバータ回路６ｅからなるクロック上昇区間感知部の接続順序を入れ替えて、本願発明のごとく「出力イネーブル信号、及び、前記クロック上昇区間感知部からの出力信号が入力され、これら入力された信号の論理組合せを行って前記クロック信号の上昇区間で一定パルス幅を有する内部クロック信号を発生させる論理演算部」とすることに格別の困難性は認められない。
　
［相違点４について］
　引用例４の図３（Ａ）及び（Ｂ）の記載及び００５８段落に「内部クロックイネーブル信号ＣＫＥがＨレベルのとき、ＮＡＮＤ回路６ａはインバータとして作用し、インバータ回路６ｂからは、外部マスタクロック信号ｅｘｔＣＬＫＭをバッファ処理した信号が出力される。このインバータ回路６ｂの出力信号が立上がると、そのとき遅延回路６ｃの出力信号はＨレベルであるため、ＮＡＮＤ回路６ｄの出力信号がＬレベルとなり、インバータ回路６ｅから出力される内部マスタクロック信号ＣＬＫＭが立上がる。遅延回路６ｃが有する遅延時間が経過すると、この遅延回路６ｃの出力信号がＬレベルとなり、内部マスタクロック信号ＣＬＫＭがＬレベルに立下がる。」と記載されており、遅延回路６ｃとＮＡＮＤ回路６ｄとインバータ回路６ｅによって入力クロック信号の上昇区間を感知するクロック上昇感知部を構成している。
　引用発明と引用例４に記載された発明とは、共に内部クロック信号を発生する回路であるから、引用発明の内部クロック発生回路として引用例４に記載された構成を採用して、「入力クロック信号の上昇区間を感知するクロック上昇区間感知部」を備えることは当業者が容易に想到し得た事項である。
　そして、上記相違点５について検討したように、引用例４の図３（Ａ）の回路において、ＮＡＮＤ回路６ａとインバータ回路６ｂからなる論理演算部と、遅延回路６ｃとＮＡＮＤ回路６ｄとインバータ回路６ｅからなるクロック上昇区間感知部の接続順序を入れ替えたならば、クロック上昇区間感知部が前段となり、相違点３について検討した際に述べたようにディレイ部を備えたならば、該ディレイ部とクロック上昇区間感知部が接続されることになるから、本願発明のごとく「前記ディレイ部の出力端に接続され、外部入力クロック信号の上昇区間を感知するクロック上昇区間感知部」を備えることは当業者が容易に想到し得た事項である。
　
　よって、本願発明は、平成２１年４月２７日付けで通知したとおり、引用例１〜４に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。　
　
６．むすび
　以上のとおりであるから、本願は、ほかの請求項について検討するまでもなく拒絶されるべきものである。
　よって、結論のとおり審決する。