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　特願２０００−２９９６７３「シリアルアクセスメモリ」拒絶査定不服審判事件〔平成１４年　４月１２日出願公開、特開２００２−１０９８７８〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯、本願発明
　本願は、平成１２年９月２９日に出願されたものであって、その請求項１４に係る発明（以下、「本願発明」という。）は、平成１５年７月１４日付け手続補正によって補正された明細書の特許請求の範囲の請求項１４に記載された次のとおりのものと認める。
　
「複数の第１のビット線対のうちの対応するものと接続された複数のメモリセルを有する第１のメモリアレイと、
　前記複数の第１のビット線対のうちの対応する１つに対して設けられた複数の第１のセンスアンプと、
　複数の第２のビット線対のうちの対応するものと接続された複数のメモリセルを有する第２のメモリアレイと、
　前記複数の第２のビット線対のうちの対応する１つに対して設けられた複数の第２のセンスアンプと、
　複数の信号線と、
　前記複数の信号線と前記複数の第１のビット線対との間での電気的な接続または前記複数の信号線と前記複数の第２のビット線対との間での電気的な接続を選択的に制御する第１の転送手段と、
　各々が前記第１のメモリアレイにおける複数のメモリセルの対応するものと接続された複数の第１のワード線と、
　各々が前記第２のメモリアレイにおける複数のメモリセルの対応するものと接続された複数の第２のワード線と、
　前記複数の信号線に第２の転送手段を介して電気的に接続されるライト／リードレジスタと、
　前記ライト／リードレジスタに第３の転送手段を介して電気的に接続されるデータバスと、
　を有することを特徴とするシリアルアクセスメモリ。」
　
２．引用例に記載されている発明
　これに対し、原査定の拒絶の理由に引用された、特開平２−１４８４９６号公報（以下、「引用例」という。）には、半導体記憶装置およびそのデータ転送方法に関して、図面と共に以下の記載がなされている。
　
a)「第１０図は、従来の２ポートメモリ装置の構成を示す部分回路図であり、１対のビット線に対応した部分を示している。図において、この２ポートメモリ装置は、ランダムアクセスメモリ（ＲＡＭ）部と、シリアルアクセスメモリ（ＳＡＭ）部とを含み、これら２つのメモリ部は、トランスファゲート１を介して接続されている。」（３ページ左上欄１行〜７行）
　
b)「ところで、第１０図に示す半導体記憶装置では、１組のビット線対ＢＬ，ＢＬ￣に接続されるメモリセルＭＣの数が多いことから、各ビット線の寄生容量が大きくなり、読出誤差が多くなるという問題があった。
　そこで、１組のビット線対を複数組のビット線対に分割し、分割された各ビット線対をトランスファゲートを介して１組の副入出力線対に接続し、この副入出力線対を介してデータレジスタとのデータ転送を行なうことにより、各ビット線対の寄生容量を少なくして読出誤差を少なくすることが考えられる。そのような考えに基づいて構成される半導体記憶装置の一例を推測すると、第１２図に示すようなものが考えられる。
　第１２図に示した半導体記憶装置では、２組のビット線対ＢＬ１，ＢＬ１￣およびＢＬ２，ＢＬ２￣に対して、１つのレジスタ２を対応させたものである（１つのレジスタに対して３以上のビット線対を対応させたものであってもよい）。各ビット線対ＢＬ１，ＢＬ１￣およびＢＬ２，ＢＬ２￣には、それぞれセンスアンプ３１および３２が接続され、これらセンスアンプ３１および３２は共通のセンスアンプ活性化信号ＳＡＥおよびＳＡＥ￣によって活性化される。また、ビット線対ＢＬ１，ＢＬ１￣はトランスファゲート７１を介して副入出力線対ｓｕｂ・Ｉ／Ｏ，ｓｕｂ・Ｉ／Ｏ￣に接続され、ビット線対ＢＬ２，ＢＬ２￣はトランスファゲート７２を介して副入出力線対ｓｕｂ・Ｉ／Ｏ，ｓｕｂ・Ｉ／Ｏ￣に接続される。副入出力線対ｓｕｂ・Ｉ／Ｏ，ｓｕｂ・Ｉ／Ｏ￣は、トランスファゲート１を介してレジスタ２と接続される。レジスタ２は、Ｉ／Ｏトランスファゲート８を介して入出力線対Ｉ／Ｏ，Ｉ／Ｏ￣と接続される。Ｉ／Ｏトランスファゲート８は、図示しないコラムデコーダからの出力信号Ｙｉによってそのオン・オフが制御される。
　上記のような構成において、第１２図の半導体記憶装置は、センスアンプコネクト信号ＳＡＣ１，ＳＡＣ２でトランスファゲート７１および７２を選択的にオンすることにより、２組のビット線対のうちの１組と副入出力線対ｓｕｂ・Ｉ／Ｏ，ｓｕｂ・Ｉ／Ｏ￣とを接続し、所望のビット線対の一方のビット線に接続されるメモリセルへレジスタ２のデータを転送するようになっている。」（３ページ左下欄１４行〜４ページ左上欄１７行）（なお、￣は、バーの意味。例：ＢＬ１￣は、ＢＬ１のバーの意味。以下同様。）
　
c)「第１図はこの発明の第１の実施例の要部を示す回路図である。…中略…その他の点は、第１２図に示す従来の半導体記憶装置の構成と同様であり、相当する部分には同一の参照番号を付し、その説明を省略する。」（６ページ右上欄１０行〜１９行）
　
d)「第８図は、この発明の第３の実施例の要部を示す回路図である。この第３の実施例では、１つのセンスアンプの両側にビット線対がトランスファゲートを介して接続され、これが交互に配置され、１つの副入出力線対ｓｕｂ・Ｉ／Ｏ，ｓｕｂ・Ｉ／Ｏ￣の間に２列に配置されている。たとえば、センスアンプ３１（ｎ）の両側には、ビット線対ＢＬ１（ｎ−１）β，ＢＬ１￣（ｎ−１）βおよびＢＬ１（ｎ）β，ＢＬ１￣（ｎ）βが、それぞれ、トランスファゲートＴ（ｎ−１）βおよびＴ（ｎ）βを介して接続されている。また、ブロック（ｎ）・についてみれば、副入出力線対ｓｕｂＩ／Ｏ，ｓｕｂ・Ｉ／Ｏ￣の間には、２組のビット線対ＢＬ１（ｎ）β，ＢＬ１￣（ｎ）βおよびＢＬ２（ｎ）β，ＢＬ２￣（ｎ）βが、あるいは２組のビット線対ＢＬ１（ｎ）α，ＢＬ１￣（ｎ）αおよびＢＬ２（ｎ）α，ＢＬ２￣（ｎ）αが配置されており、これらビット線対と複数本のワード線ＷＬ（図面上では１本しか示されていない）とメモリセル（図示せず）とによってメモリセルアレイ１１（ｎ）を形成している。他のブロックについても同様である。各トランスファゲートＴ（ｎ−１）β，Ｔ（ｎ）β，Ｔ（ｎ）αおよびＴ（ｎ＋１）αは、それぞれ、ビット線遮断信号ＢＬＩ（ｎ−１）β，ＢＬＩ（ｎ）β，ＢＬＩ（ｎ）αおよびＢＬＩ（ｎ＋１）αによって、そのオン・オフが制御される。また、副入出力線対ｓｕｂ・Ｉ／Ｏ，ｓｕｂ・Ｉ／Ｏ￣は、トランスファゲート７１（ｎ），７２（ｎ），７１（ｎ＋１）および７２（ｎ＋１）を介して、それぞれビット線対｛ＢＬ１（ｎ−１）β，ＢＬ１￣（ｎ−１）β｝，｛ＢＬ２（ｎ−１）β，ＢＬ２￣（ｎ−１）β｝｛ＢＬ１（ｎ）α，ＢＬ１￣（ｎ）α｝および｛ＢＬ２（ｎ）α，ＢＬ２￣（ｎ）α｝と接続される。これらトランスファゲート７１（ｎ），７２（ｎ），７１（ｎ＋１）および７２（ｎ＋１）は、それぞれ、センスアンプコネクト信号ＳＡＣ１（ｎ），ＳＡＣ２（ｎ），ＳＡＣ１（ｎ＋１）およびＳＡＣ２（ｎ＋１）によって、そのオン・オフが制御される。また、センスアンプ３１（ｎ）はセンスアンプ活性化信号ＳＡＥ１（ｎ），ＳＡＥ１￣（ｎ）によって、センスアンプ３２（ｎ）はセンスアンプ活性化信号ＳＡＥ２（ｎ），ＳＡＥ２（ｎ）によって、センスアンプ３１（ｎ＋１）はセンスアンプ活性化信号ＳＡＥ１（ｎ＋１），ＳＡＥ１￣（ｎ＋１）によって、センスアンプ３２（ｎ＋１）はセンスアンプ活性化信号ＳＡＥ２（ｎ＋１），ＳＡＥ２￣（ｎ＋１）によって、それぞれ活性化される。また、副入出力線対ｓｕｂ・Ｉ／Ｏ，ｓｕｂ・Ｉ／Ｏは、トランスファゲート１を介してレジスタ２に接続される。
　第８図の下部に示されるごとく、この半導体記憶装置は、複数のブロック…，（ｎ−１），（ｎ），（ｎ＋１），…を有しており、各ブロックは同一の回路構成を備えている。そして、データの読出／書込は、各ブロックのメモリセルアレイ，…，１１（ｎ−１），１１（ｎ），１１（ｎ＋），…ごとに行なわれるよう制御される。」（９ページ右下欄１４行〜１０ページ左下欄１１行）
　
e)「なお、上述した第３の実施例は、前述の第２の実施例の転送方法（第６図参照）を応用したものであるが、第１の実施例の転送方法（第３図参照）を応用しても同様の効果を奏する。第１の実施例の転送方法を応用した場合であっても、要部回路は第８図と同様の回路を用いることができる。」（１１ページ右上欄１４行〜１９行）
　
　上記摘記事項c)及びe)の記載から、第８図のレジスタ２は、第１図に示されているような接続関係で、Ｉ／Ｏトランスファゲート８を介して入出力線対Ｉ／Ｏ、Ｉ／Ｏ￣に接続されていることは明らかである。
　
　したがって、上記引用例には、
「センスアンプ３１（ｎ）の両側には、ビット線対ＢＬ１（ｎ−１）β，ＢＬ１￣（ｎ−１）βおよびＢＬ１（ｎ）β，ＢＬ１￣（ｎ）βが、それぞれ、トランスファゲートＴ（ｎ−１）βおよびＴ（ｎ）βを介して接続され、
　ブロック（ｎ）についてみれば、副入出力線対ｓｕｂＩ／Ｏ，ｓｕｂ・Ｉ／Ｏ￣の間には、２組のビット線対ＢＬ１（ｎ）β，ＢＬ１￣（ｎ）βおよびＢＬ２（ｎ）β，ＢＬ２￣（ｎ）βが、あるいは２組のビット線対ＢＬ１（ｎ）α，ＢＬ１￣（ｎ）αおよびＢＬ２（ｎ）α，ＢＬ２￣（ｎ）αが配置されており、これらビット線対と複数本のワード線ＷＬ（図面上では１本しか示されていない）とメモリセル（図示せず）とによってメモリセルアレイ１１（ｎ）を形成しており、
　副入出力線対ｓｕｂ・Ｉ／Ｏ，ｓｕｂ・Ｉ／Ｏ￣は、トランスファゲート７１（ｎ），７２（ｎ），７１（ｎ＋１）および７２（ｎ＋１）を介して、それぞれビット線対｛ＢＬ１（ｎ−１）β，ＢＬ１￣（ｎ−１）β｝，｛ＢＬ２（ｎ−１）β，ＢＬ２￣（ｎ−１）β｝｛ＢＬ１（ｎ）α，ＢＬ１￣（ｎ）α｝および｛ＢＬ２（ｎ）α，ＢＬ２￣（ｎ）α｝と接続され、
　トランスファゲート７１（ｎ），７２（ｎ），７１（ｎ＋１）および７２（ｎ＋１）は、それぞれ、センスアンプコネクト信号ＳＡＣ１（ｎ），ＳＡＣ２（ｎ），ＳＡＣ１（ｎ＋１）およびＳＡＣ２（ｎ＋１）によって、そのオン・オフが制御され、
　副入出力線対ｓｕｂ・Ｉ／Ｏ，ｓｕｂ・Ｉ／Ｏ￣は、トランスファゲート１を介してレジスタ２に接続され、
　同一の回路構成の複数のブロック…，（ｎ−１），（ｎ），（ｎ＋１），…を有し、
　レジスタ２は、Ｉ／Ｏトランスファゲート８を介して入出力線対Ｉ／Ｏ，Ｉ／Ｏ￣と接続される半導体記憶装置」
の発明（以下「引用例発明」という。）が記載されているものと認められる。
　
３．本願発明と引用例記載発明との対比
　本願発明と引用例記載発明とを対比すると、引用例発明の「メモリセルアレイ１１（ｎ）」は、本願発明の「第１のメモリアレイ」に相当するものといえる。
　以下、第８図と、摘記事項c)および摘記事項d)の「第８図は、この発明の第３の実施例の要部を示す回路図である。この第３の実施例では、１つのセンスアンプの両側にビット線対がトランスファゲートを介して接続され、これが交互に配置され」との記載から類推して、引用例発明の「ビット線対ＢＬ１(ｎ)α、ＢＬ１(ｎ)α￣」は、本願発明の「第１のビット線対」に相当し、以下同様に、「メモリセルアレイ１１（ｎ＋１）」は「第２のメモリアレイ」に、「センスアンプ３１(ｎ)」は「第１のセンスアンプ」に、「ビット線対ＢＬ１(ｎ−１)α、ＢＬ１(ｎ−１)α￣」は「第２のビット線対」に、「センスアンプ３１（ｎ＋１）」は「第２のセンスアンプ」に、「副入出力線対ｓｕｂ・Ｉ／Ｏ、ｓｕｂ・Ｉ／Ｏ￣」は「信号線」に、「トランスファゲート７１（ｎ）、トランスファゲート７２（ｎ）、トランスファゲート７１（ｎ＋１）、トランスファゲート７２（ｎ＋１）」は「第１の転送手段」に、「ワード線ＷＬ」は「第１のワード線」に、「トランスファゲート１」は「第２の転送手段」に、「レジスタ２」は「ライト／リードレジスタ」に、「Ｉ／Ｏトランスファゲート８」は「第３の転送手段」にそれぞれ相当する。
　引用例発明の「入出力線対Ｉ／Ｏ，Ｉ／Ｏ￣」は、データを転送する信号線であるから、本願発明の「データバス」とはデータを転送する信号線である点で一致する。
　摘記事項d)の「これらビット線対と複数本のワード線ＷＬ（図面上では１本しか示されていない）とメモリセル（図示せず）とによってメモリセルアレイ１１（ｎ）を形成している。他のブロックについても同様である。」との記載から、ワード線ＷＬが図示されているもの以外にメモリセルアレイ（ｎ＋１）にもワード線ＷＬがあることは明らかであるから、引用例発明のメモリセルアレイ（ｎ＋１）は、本願発明の「第２のワード線」に相当する構成を有するものと認められる。
　
　したがって、両者は、
「複数の第１のビット線対のうちの対応するものと接続された複数のメモリセルを有する第１のメモリアレイと、
　前記複数の第１のビット線対のうちの対応する１つに対して設けられた複数の第１のセンスアンプと、
　複数の第２のビット線対のうちの対応するものと接続された複数のメモリセルを有する第２のメモリアレイと、
　前記複数の第２のビット線対のうちの対応する１つに対して設けられた複数の第２のセンスアンプと、
　複数の信号線と、
　前記複数の信号線と前記複数の第１のビット線対との間での電気的な接続または前記複数の信号線と前記複数の第２のビット線対との間での電気的な接続を選択的に制御する第１の転送手段と、
　各々が前記第１のメモリアレイにおける複数のメモリセルの対応するものと接続された複数の第１のワード線と、
　各々が前記第２のメモリアレイにおける複数のメモリセルの対応するものと接続された複数の第２のワード線と、
　前記複数の信号線に第２の転送手段を介して電気的に接続されるライト／リードレジスタと、
　前記ライト／リードレジスタに第３の転送手段を介して電気的に接続されるデータを転送する信号線と、
　を有する半導体記憶装置。」である点で一致し、以下の点で相違する。
　
［相違点１］
　データを転送する信号線が、本願発明は、データバスであるのに対し、引用例発明は入出力線対Ｉ／Ｏ，Ｉ／Ｏ￣である点。
　
［相違点２］
　本願発明の半導体記憶装置がシリアルアクセスメモリであるのに対して、引用例発明の半導体記憶装置が、シリアルアクセスメモリであると明記されていない点。
　
４．相違点についての当審の判断
［相違点１］
　データを転送する信号線をデータバスによって構成することは、例えば特開平６−１４３０３号公報２ページ左欄３１行〜右欄３４行及び図５に記載に、「ライトデータバス１８」及び「リードデータバス１９」として記載されているように従来周知であり、引用例発明の入出力線Ｉ／Ｏ，Ｉ／Ｏ￣をデータバスとして構成することは、当業者が適宜なし得る程度のことに過ぎない。
　
［相違点２］
　摘記事項a)から、引用例発明の従来例である第１０図のレジスタ２を含む部分は、シリアルアクセスメモリ（ＳＡＭ）部として構成されており、同じくレジスタ２を含む引用例発明において、当該構成を採用して、引用例発明の半導体記憶装置を、シリアルアクセスメモリとすることは当業者にとって容易である。
　
　また本願発明の効果も、引用例の記載及び周知技術から当業者が普通に想起する範囲内のものである。
　
５．むすび　
　以上のとおりであるから、本願発明は、引用例発明に基づいて当業者が容易に想到し得たものと認められるので、特許法２９条２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。