【事件の表示】
　平成１０年特許願第３７２５９２号「半導体メモリ装置の内部電源電圧発生回路」拒絶査定不服審判事件〔平成１１年１０月８日出願公開，特開平１１−２７３３５５〕について，次のとおり審決する。
【結　論】
　本件審判の請求は，成り立たない。
【理　由】
第１．手続の経緯
　本願は，平成１０年１２月２８日（パリ条約に基づく優先権主張，１９９７年１２月３１日，韓国）の出願であって，平成１８年４月４日付けで手続補正がなされ，同年９月１３日付けで拒絶査定がなされ，これに対して，同年１１月２７日に拒絶査定不服審判が請求されるとともに，同日付けで手続補正がなされ，その後当審において，平成２０年１０月１５日付けで審尋がなされたものである。
　
第２．平成１８年１１月２７日付けの手続補正について
［補正の却下の決定の結論］
　平成１８年１１月２７日付けの手続補正を却下する。
　
［理由］
１．補正の内容
　平成１８年１１月２７日付けの手続補正（以下，「本件補正」という。）は，本件補正前の特許請求の範囲の請求項１〜６を，本件補正後の特許請求の範囲の請求項１〜５とするものであって，本件補正前の請求項１〜６及び本件補正後の請求項１〜５は以下のとおりである。
（１）本件補正前
「【請求項１】
　動作電圧として外部電源電圧を使用し，ワードライン及びビットラインの交差領域に各々配列された複数のメモリセルを有する半導体メモリ装置において，
　前記外部電源電圧を受けて第１レベルの固定の内部電源電圧を発生する内部電源電圧発生回路と，
　前記ワードラインに，各々連結された複数のワードラインドライバを含み，
　前記各ワードラインドライバは，前記内部電源電圧を受ける電源ノードに連結され，ワードライン選択信号に応じて，対応するワードラインを前記内部電源電圧で駆動することを特徴とする半導体メモリ装置。
　【請求項２】
　前記各ワードラインドライバは，インバータを含むことを特徴とする請求項１に記載の半導体メモリ装置。
　【請求項３】
　前記第１レベルは，約３ボルトであることを特徴とする請求項１に記載の半導体メモリ装置。
　【請求項４】
　前記外部電源電圧が，
　第２レベルの電圧を超過するとき，検出信号を発生する高電圧検出回路と，
　前記電源ノードに連結され，前記検出信号に応じて，前記外部電源電圧を前記電源ノードに供給するドライバをさらに含み，
　その結果，前記ワードライン選択信号に対応するワードラインは，前記外部電源電圧で直接駆動されることを特徴とする請求項１に記載の半導体メモリ装置。
　【請求項５】
　前記第２レベルは，約５ボルトから５．５ボルトまでのレベルであることを特徴とする請求項１に記載の半導体メモリ装置。
　【請求項６】
　前記ドライバは，検出信号を受けるゲート，前記外部電源電圧に連結されたソース，そして前記電源ノードに連結されたドレインを有するＰＭＯＳトランジスターを含むことを特徴とする請求項４に記載の半導体メモリ装置。」
（２）本件補正後
「【請求項１】
　動作電圧として外部電源電圧を使用し，ワードライン及びビットラインの交差領域に各々配列された複数のメモリセルを有する半導体メモリ装置において，
　前記外部電源電圧を受けて第１レベルの固定の内部電源電圧を発生する内部電源電圧発生回路と，
　前記ワードラインに，各々連結された複数のワードラインドライバを含み，
　前記各ワードラインドライバは，前記内部電源電圧を受ける電源ノードに連結され，ワードライン選択信号に応じて，対応するワードラインを前記内部電源電圧で駆動すると共に，
　前記外部電源電圧が，第２レベルの電圧を超過するとき，検出信号を発生する高電圧検出回路と，前記電源ノードに連結され，前記検出信号に応じて，前記外部電源電圧を前記電源ノードに供給するドライバをさらに含み，その結果，前記ワードライン選択信号に対応するワードラインは，前記外部電源電圧で直接駆動される
ことを特徴とする半導体メモリ装置。
　【請求項２】
　前記各ワードラインドライバは，インバータを含むことを特徴とする請求項１に記載の半導体メモリ装置。
　【請求項３】
　前記第１レベルは，約３ボルトであることを特徴とする請求項１に記載の半導体メモリ装置。
　【請求項４】
　前記第２レベルは，約５ボルトから５．５ボルトまでのレベルであることを特徴とする請求項１に記載の半導体メモリ装置。
　【請求項５】
　前記ドライバは，検出信号を受けるゲート，前記外部電源電圧に連結されたソース，そして前記電源ノードに連結されたドレインを有するＰＭＯＳトランジスターを含むことを特徴とする請求項１に記載の半導体メモリ装置。」
　
２．補正の目的の適否
（１）本件補正は，本件補正前の請求項１を削除し，本件補正前の請求項１を引用する本件補正前の請求項４を，独立形式の請求項に補正して本件補正後の請求項１に繰り上げ，本件補正前の請求項５及び６を本件補正後の請求項４及び５に繰り上げるとともに，本件補正後の請求項５の引用請求項を本件補正後の請求項の番号に合わせて補正したものである。
　しかしながら，本件補正後の請求項２〜４は，本件補正前の請求項２、３及び５が引用していない本件補正前の請求項４を引用することとなり，本件補正前の請求項の内に対応する請求項が存在しなかったことになるから，本件補正は，実質上新たな請求項を追加する補正に相当する。したがって，本件補正は，請求項の削除に該当しないから，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第１号に該当せず，また，同項第２号〜第４号のいずれにも該当しない。
（２）次に，本件補正が，新たな請求項を追加する補正を含むものでないとした場合について，念のため検討すると，本件補正は，本件補正前の請求項１に，「前記外部電源電圧が，第２レベルの電圧を超過するとき，検出信号を発生する高電圧検出回路と，前記電源ノードに連結され，前記検出信号に応じて，前記外部電源電圧を前記電源ノードに供給するドライバをさらに含み，その結果，前記ワードライン選択信号に対応するワードラインは，前記外部電源電圧で直接駆動される」という構成を加えて，本件補正後の請求項１としたものであるから，本件補正前の請求項１の構成にはなかった「前記外部電源電圧が，第２レベルの電圧を超過するとき，検出信号を発生する高電圧検出回路」という構成，及び「前記電源ノードに連結され，前記検出信号に応じて，前記外部電源電圧を前記電源ノードに供給するドライバ」という構成を新たに追加するものである。
　したがって，この補正は，補正前の請求項１に係る発明の構成を限定するものではないから，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に掲げる特許請求の範囲の減縮を目的とするものに該当しない。また，当該構成の付加が，同項に掲げる請求項の削除，誤記の訂正及び明りょうでない記載の釈明のいずれにも該当しないことは明らかである。
　
３．独立特許要件の検討
　以上で検討したとおり，本件補正は，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に記載する要件を満たしていないが，仮に，当該要件を満たすものとみなした場合に，本件補正後の特許請求の範囲に記載されている事項により特定される発明が，特許出願の際独立して特許を受けることができるものであるか否かについて，さらに検討を進める。　
　
３−１．本件補正後の請求項に係る発明
　本件補正後の請求項１〜５に係る発明は，平成１８年１１月２７日付けの手続補正により補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１〜５に記載された事項により特定されるとおりのものであり，その内の請求項１に係る発明（以下，「補正発明」という。）は，上記１．（２）に請求項１として記載されたとおりのものである。
　
３−２．刊行物に記載された発明
３−２−１．特開平８−６９６９３号公報
（１）原査定の拒絶の理由に引用された特開平８−６９６９３号公報（平成８年３月１２日出願公開，以下，「刊行物１」という。）には，次の記載がある。
ア　「【０００１】
【産業上の利用分野】この発明は
スタティック型半導体記憶装置
イ　図５及び図６を参照して，「【０００２】
【従来の技術】この発明に興味のあるＳＲＡＭがたとえば特開平５−１２０８８２号公報に開示されている。図５および図６は同公報に開示されたＳＲＡＭの構成を示す模式図である。図５を参照して，従来の
ＳＲＡＭは，電源電圧Ｖｃｃが印加される負荷ＭＯＳ５３と，負荷ＭＯＳ５３に接続された複数の対のビット線Ｖｂ１，Ｖｂ２等と，ビット線対Ｖｂ１，Ｖｂ２およびメモリセル給電線５７およびワード線Ｖｗに接続されたＴＦＴ
型のメモリセル５４〜５６
ワード線Ｖｗに接続されたワードドライバ５２と
【０００３】
図６は
メモリセル５４〜５６の構成を示す模式図
ウ　図１を参照して，「【００１３】（１）第１実施例
　図１はこの発明の第１実施例を示すＳＲＡＭのブロック図である。図１を参照して第１実施例に係る
ＳＲＡＭ３００は行および列に配置されたメモリセル
を備えたメモリセルアレイ１０１と，ビット線負荷回路１０２と，アクセスされるべきビット線対を選択するためのマルチプレクサ１０３
外部から与えられる電源電位Ｖｃｃを降圧する降圧回路３０１を含む
【００１４】
ＳＲＡＭ３００は
外部から与えられる行アドレス信号ＲＡを受ける行アドレスバッファ１０６と，
行アドレス信号ＲＡをデコードする行デコーダ１０８と
を含む
エ　図１を参照して，「【００１５】
ＳＲＡＭ３００において，
行デコーダ１０８
は電源電位として降圧回路３０１から出力される電位Ｖｉｎに接続されている
オ　図１を参照して，「【００１６】降圧回路３０１は外部から与えられたＶｃｃを降圧し，電源電位Ｖｃｃよりも低い電位Ｖｉｎを出力する。その結果，
電源電位としてメモリアレイ１０１は外部から与えられる電源電位Ｖｃｃ，その他の回路には電源電位Ｖｃｃより低い電位Ｖｉｎが与えられる
カ　図１及び図２を参照して，「【００１８】図２は図１に示した降圧回路３０１の構成を示す回路図である。降圧回路３０１は，電源電位Ｖｃｃと降圧された出力電位Ｖｉｎの間に接続されたＮＭＯＳトランジスタ３１０を含む。
【００１９】ＮＭＯＳトランジスタ３１０のしきい値電圧を｜Ｖｔｈ｜とする。トランジスタ３１０はゲートおよびドレインが出力電位Ｖｉｎに接続され，ソースが電源電位Ｖｃｃに接続されているので，電源電位Ｖｃｃと出力電位Ｖｉｎの差が｜Ｖｔｈ｜より大きいとオンし，小さいとオフする。このため，
出力電位Ｖｉｎは常に電源電位Ｖｃｃより｜Ｖｔｈ｜だけ低い電位が得られる
（２）上記（１）アによれば，刊行物１に記載された発明は，スタティック型半導体記憶装置であるから，「半導体メモリ装置」に関するものである。
（３）上記（１）オによれば，刊行物１には，電源電位としてメモリアレイ１０１は外部から与えられる電源電位Ｖｃｃ，その他の回路には電源電位Ｖｃｃより低い電位Ｖｉｎが与えられることが記載されているから，動作電圧として外部から与えられる電源電圧Ｖｃｃを使用することが開示されている。
（４）上記（１）ウによれば，刊行物１には，ＳＲＡＭ３００は
行および列に配置されたメモリセル
ビット線負荷
ビット線対
負荷ＭＯＳ
ビット線対Ｖｂ１，Ｖｂ２
ワード線Ｖｗに接続された
メモリセル５４〜５６
（５）上記（１）ウ及びカによれば，刊行物１には，外部から与えられる電源電位Ｖｃｃを降圧する降圧回路３０１を含むこと，及び，降圧回路３０１の出力電位Ｖｉｎは常に電源電位Ｖｃｃより｜Ｖｔｈ｜だけ低い電位が得られることが記載されているから，外部から与えられる電源電圧Ｖｃｃを受けて，電源電位Ｖｃｃより｜Ｖｔｈ｜だけ低い出力電位Ｖｉｎを発生する降圧回路３０１が開示されている。
（６）上記（１）イによれば，刊行物１には，従来の技術として，ワード線Ｖｗに接続されたワードドライバ５２が記載されているから，刊行物１に記載された発明が，ワード線Ｖｗに，各々連結された複数のワードドライバを具備していることは明らかである。
（７）上記（１）ウによれば，刊行物１には，ＳＲＡＭ３００は，外部から与えられる行アドレス信号ＲＡを受ける行アドレスバッファ１０６と，行アドレス信号ＲＡをデコードする行デコーダ１０８とを含むこと，及び，行デコーダ１０８は，電源電位として降圧回路３０１から出力される電位Ｖｉｎに接続されていることが記載されている。そうすると，ＳＲＡＭの技術分野において，行デコーダの出力をワードドライバで構成することは通常行われていることであるから，刊行物１には，各ワードドライバが，降圧回路３０１から出力される出力電位Ｖｉｎに接続されていることが開示されているものと認められる。したがって，刊行物１に記載された発明が，ワード線Ｖｗに各々連結された複数のワードドライバを具備していることは前示（６）のとおりであるから，刊行物１には，各ワードドライバが，降圧回路３０１から出力される出力電位Ｖｉｎに接続され，行アドレス信号ＲＡを受けて，対応するワード線Ｖｗを出力電位Ｖｉｎで駆動することが開示されていると解される。
（８）よって，刊行物１には，以下の発明が記載されている。
「動作電圧として外部から与えられる電源電圧Ｖｃｃを使用し，ワード線Ｖｗ及びビット線対Ｖｂ１，Ｖｂ２の交差領域に各々配置された複数のメモリセル５４〜５６を有する半導体メモリ装置において，
　外部から与えられる電源電圧Ｖｃｃを受けて，電源電位Ｖｃｃより｜Ｖｔｈ｜だけ低い出力電位Ｖｉｎを発生する降圧回路３０１と，
　ワード線Ｖｗに，各々連結された複数のワードドライバと，
　各ワードドライバが，降圧回路３０１から出力される出力電位Ｖｉｎに接続され，行アドレス信号ＲＡを受けて，対応するワード線Ｖｗを出力電位Ｖｉｎで駆動する
ことを特徴とする半導体メモリ装置。」
　
３−２−２．特開平９−３０４４８７号公報
（１）原査定の拒絶の理由に引用された特開平９−３０４４８７号公報（平成９年１１月２８日出願公開，以下，「刊行物２」という。）には，次の記載がある。
ア　「【０００２】
【従来の技術】従来の半導体記憶装置は，図７に示すように，内部電圧を降圧する手段と，外部電圧がある一定の値になると，これを検知して内部電圧を変化させる手段と，を有している。なお，図７の構成の詳細は特開平４−１１５５６２号公報の記載（第３図）が参照され，同公報には，
外部電圧ＶＣＣが降圧回路を介して降圧されその降圧された内部電圧として内部回路に供給するようにした半導体装置
【０００３】次に，この従来の半導体記憶装置の動作について説明する。
【０００４】図７を参照すると，外部電圧Ｖｃｃが所定の電圧Ｖｄよりも高い電圧に変化した時，内部節点Ａはロウレベルからハイレベルに変化し，節点Ａをゲート入力とするＮチャネルＭＯＳトランジスタ（「Ｎｃｈトランジスタ」という）Ｔ１がオンする。このためＮｃｈトランジスタＴ１のドレインである内部節点Ｂはハイレベルからロウレベルに変化し，内部節点Ｂをゲート入力とするＮｃｈトランジスタＴ３がオフする。さらに，節点Ｂの電位をゲート入力とするＰチャネルＭＯＳトランジスタ（「Ｐｃｈトランジスタ」という）Ｔ４がオンすることにより，
図６（Ａ）に示すように
イ　「【０００５】また，
従来の内部電圧降下回路
ウ　「【００１０】ＢＩＭＤ信号がロウレベルを出力している間は，差動対トランジスタＴ２１，Ｔ２２の共通接続されたソースに定電流を供給するＮｃｈトランジスタＴ２３はオフし，ＢＩＭＤ信号をゲート入力するＰｃｈトランジスタＴ１９はオンする。このため，内部節点Ｅは，常にハイレベルであり，
内部回路用の電圧（ＶＩＮＴ）は，図６（Ｂ）に示すように，外部電圧が所定電圧Ｖｄ以下の場合には変化しない
【００１１】
加速試験を行う場合には，外部電圧を，所定電圧Ｖｄよりさらに高い電圧に上げて行う
【００１２】このため，インバータ回路Ｉ１の出力が反転し，最終的にＢＩＭＤ信号はロウレベルからハイレベルに変化する。
【００１３】このＢＩＭＤ信号がハイレベルになると，差動対トランジスタＴ２１，Ｔ２２の定電流源として作用するＮｃｈトランジスタＴ２３がオンし，差動対トランジスタＴ２１，Ｔ２２はＢＩＶ信号の電位と内部回路用電圧ＶＩＮＴの電位とを比較し，この差動対トランジスタの能動負荷であるＰｃｈトランジスタＴ１８のドレイン（差動対の出力）をゲート入力とするＰｃｈトランジスタＴ２０によって，
内部回路用電圧ＶＩＮＴがＢＩＶ信号の電圧レベルと等しくなるように調整
【００１４】
外部電圧が所定電圧Ｖｄを超えると，
内部回路用の電圧ＶＩＮＴは，図６（Ｂ）において，外部電圧が所定電圧Ｖｄ以上となると変化
（２）上記（１）ア〜ウによれば，刊行物２には，従来の内部電圧降下回路として，図６（Ａ）に示すように，外部電圧ＶＣＣが降圧回路を介して降圧され，その降圧された内部電圧を内部回路に供給するようにしたものと，図６（Ｂ）に示すように，外部電圧が所定電圧Ｖｄ以下の場合には，内部回路用の電圧（ＶＩＮＴ）が変化しないものが記載されている。
（３）また，上記（１）イ及びウによれば，刊行物２には，従来の内部電圧降下回路として，
内部回路用の電圧（ＶＩＮＴ）は
外部電圧が所定電圧Ｖｄ以下の場合には変化しない
加速試験を行う場合
内部回路用の電圧ＶＩＮＴがＢＩＶ信号の電圧レベルと等しくなるように調整
内部回路用の電圧ＶＩＮＴは
変化する
　
３−３．補正発明と刊行物１に記載された発明との対比
（１）刊行物１に記載された発明の「外部から与えられる電源電圧Ｖｃｃ」，「ワード線Ｖｗ」，「ビット線対Ｖｂ１，Ｖｂ２」，「メモリセル５４〜５６」は，補正発明の「外部電源電圧」，「ワードライン」，「ビットライン」，「メモリセル」にそれぞれ相当するから，刊行物１に記載された発明の「動作電圧として外部から与えられる電源電圧Ｖｃｃを使用し，ワード線Ｖｗ及びビット線対Ｖｂ１，Ｖｂ２の交差領域に各々配置された複数のメモリセル５４〜５６」は，補正発明の「動作電圧として外部電源電圧を使用し，ワードライン及びビットラインの交差領域に各々配列された複数のメモリセル」に相当する。
（２）刊行物１に記載された発明の「電源電位Ｖｃｃより｜Ｖｔｈ｜だけ低い」「出力電位Ｖｉｎ」及び「降圧回路３０１」は，補正発明の「第１レベルの」「内部電源電圧」及び「内部電源電圧発生回路」にそれぞれ対応するから，刊行物１に記載された発明の「外部から与えられる電源電圧Ｖｃｃを受けて，電源電位Ｖｃｃより｜Ｖｔｈ｜だけ低い出力電位Ｖｉｎを発生する降圧回路３０１」は，補正発明の「前記外部電源電圧を受けて第１レベルの固定の内部電源電圧を発生する内部電源電圧発生回路」に対応し，補正発明が固定の内部電源電圧を発生することは別にして，補正発明と刊行物１に記載された発明は，「前記外部電源電圧を受けて第１レベルの内部電源電圧を発生する内部電源電圧発生回路」である点で共通する。
（３）刊行物１に記載された発明の「ワード線Ｖｗに，各々連結された複数のワードドライバ」は，補正発明の「前記ワードラインに，各々連結された複数のワードラインドライバ」に相当する。
（４）刊行物１に記載された発明の「ワードドライバ」が補正発明の「ワードラインドライバ」に相当することは，前示（３）のとおりであり，また，刊行物１に記載された発明の「出力電位Ｖｉｎ」，「行アドレス信号ＲＡ」及び「ワード線Ｖｗ」は，補正発明の「内部電源電圧」，「ワードライン選択信号」及び「ワードライン」にそれぞれ相当する。そうすると，電源電圧に接続する際に，電源電圧を受ける電源ノードに連結して行うことは通常行われていることであるから，刊行物１に記載された発明の「各ワードドライバが，降圧回路３０１から出力される出力電位Ｖｉｎに接続され，行アドレス信号ＲＡを受けて，対応するワード線Ｖｗを出力電位Ｖｉｎで駆動する」ことは，補正発明の「前記各ワードラインドライバは，前記内部電源電圧を受ける電源ノードに連結され，ワードライン選択信号に応じて，対応するワードラインを前記内部電源電圧で駆動する」ことに相当する。
（５）以上のことを踏まえると，補正発明と刊行物１に記載された発明とは，
「動作電圧として外部電源電圧を使用し，ワードライン及びビットラインの交差領域に各々配列された複数のメモリセルを有する半導体メモリ装置において，
　前記外部電源電圧を受けて第１レベルの内部電源電圧を発生する内部電源電圧発生回路と，
　前記ワードラインに，各々連結された複数のワードラインドライバを含み，
　前記各ワードラインドライバは，前記内部電源電圧を受ける電源ノードに連結され，ワードライン選択信号に応じて，対応するワードラインを前記内部電源電圧で駆動する
ことを特徴とする半導体メモリ装置。」
である点で一致し，以下の点で相違する。
相違点１：「内部電源電圧発生回路」が，補正発明では，「固定」の内部電源電圧を発生しているに対して，刊行物１に記載された発明は，電源電位Ｖｃｃより｜Ｖｔｈ｜だけ低い出力電位Ｖｉｎを発生する点。
相違点２：補正発明では，「前記外部電源電圧が，第２レベルの電圧を超過するとき，検出信号を発生する高電圧検出回路と，前記電源ノードに連結され，前記検出信号に応じて，前記外部電源電圧を前記電源ノードに供給するドライバをさらに含み，その結果，前記ワードライン選択信号に対応するワードラインは，前記外部電源電圧で直接駆動される」ように構成しているのに対して，刊行物１に記載された発明は，このような構成がない点。
　
３−４．当審の判断
（１）上記相違点１について検討すると，上記３−２−２．（２）によれば，刊行物２には，刊行物１に記載された発明のような，外部電圧ＶＣＣが降圧回路を介して降圧され，その降圧された内部電圧を内部回路に供給することとと，外部電圧が所定電圧Ｖｄ以下の場合には，内部回路用の電圧（ＶＩＮＴ）が変化しないようにすることとが，従来の内部電圧降下回路として択一的に記載されている。そうすると，内部電圧降下回路として，外部電圧ＶＣＣが降圧回路を介して降圧され，その降圧された内部電圧を内部回路に供給するか，外部電圧が所定電圧Ｖｄ以下の場合には，内部回路用の電圧（ＶＩＮＴ）が変化しないようにするかは，必要により当業者が適宜選択すればよい技術的な設計事項であるから，刊行物１に記載された発明において，電源電位Ｖｃｃより｜Ｖｔｈ｜だけ低い出力電位Ｖｉｎを発生する構成を，固定の内部電源電圧を発生するように変更することに，格別の困難性を認めることはできない。
（２）上記相違点２について検討すると，上記３−２−２．（３）によれば，内部電圧降下回路において，外部電圧が所定電圧Ｖｄ以下の場合には内部回路用の電圧ＶＩＮＴを変化しない一定の電圧となるように制御すると共に，外部電圧Ｖｃｃが所定電圧Ｖｄを超えると加速試験として，内部回路用の電圧ＶＩＮＴを，図６（Ｂ）のように，外部電圧Ｖｃｃの変化に応じて変化するように調整することは，刊行物２に記載されているように，従来行われている技術事項である。
　そして，バーンインテスト時に，外部電源からワード線に高電圧を直接印加することは，例えば下記の周知文献１又は周知文献２に記載されているように従来周知の技術事項であり，また，刊行物１に記載された発明においてもバーンインテストを行う必要があることは当然のことであるから，刊行物１に記載された発明の「降圧回路３０１」に代えて，刊行物２に記載されている「外部電圧Ｖｃｃが所定電圧Ｖｄを超えると加速試験として，内部回路用の電圧ＶＩＮＴを，図６（Ｂ）のように，外部電圧Ｖｃｃの変化に応じて変化するように調整する」「内部電圧降下回路」を採用し，補正発明のような「前記外部電源電圧が，第２レベルの電圧を超過するとき，検出信号を発生する高電圧検出回路と，前記電源ノードに連結され，前記検出信号に応じて，前記外部電源電圧を前記電源ノードに供給するドライバをさらに含み，その結果，前記ワードライン選択信号に対応するワードラインは，前記外部電源電圧で直接駆動される」構成とすることは，当業者が容易に想到し得るものである。
　
周知文献１：特開平５−３４２８５９号公報
「【００３１】そして，通常動作時は上記昇圧回路の出力を選択し，電圧ストレステスト時には外部から供給されるワード線駆動用電圧を選択し，選択した電圧をワード線駆動用電圧として供給する切換回路（図示せず）を設けてもよいが，本例では，
電圧ストレステスト時に上記ワード線駆動用電圧源７の出力ノードを外部電源端子２ａに例えば短絡接続し，電圧ストレステスト時に外部からワード線駆動用電圧を供給するためのＶＰＰ−ＶＣＣ短絡回路１４を設けている
　
周知文献２：特開平９−３２０２９６号公報
「【０００６】
バーンイン試験時においては，これら複数のワード線に，所定の順序で繰返し通常動作時よりも高くされた駆動電圧を印加することにより，結果としてワード線の周囲の絶縁膜に電圧ストレスが長時間加えられる
「【００５７】さらに電圧切換手段は，
テストモードに応じて，ワード線駆動電圧Ｖppに外部からの電源電圧を印加する
　
３−５．判断についてのまとめ
　以上のとおり，補正発明は，従来周知の技術事項を勘案することにより，刊行物１に記載された発明及び刊行物２に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により，特許出願の際独立して特許を受けることができない。
　
３−６．独立特許要件についてのまとめ
　以上のとおりであるから，本件補正は，本件補正後の請求項１に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができないものであるから，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しない。
　
４．本件補正についてのむすび
　以上検討したとおり，本件補正は，平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項に規定する要件を満たしておらず，また，仮に，本件補正が該要件を満たすものであったとしても，本件補正は，平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合しないので，同法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
第３．本願発明について
１．本願発明
　 平成１８年１１月２７日付の手続補正は，上記のとおり却下されたので，本願の請求項１〜６に係る発明は，平成１８年４月４日付けの手続補正により補正された明細書及び図面の記載からみて，その特許請求の範囲の請求項１〜６に記載された事項により特定されるとおりのものであり，その内の請求項１に係る発明（以下，「本願発明」という。）は，上記第２．１．（１）に請求項１として記載されたとおりのものである。
　
２．刊行物１に記載された発明
　刊行物１に記載された発明は，上記第２．３−２−１．（８）に記載されたとおりのものである。
　
３．本願発明と刊行物１に記載された発明との対比
（１）刊行物１に記載された発明の「外部から与えられる電源電圧Ｖｃｃ」，「ワード線Ｖｗ」，「ビット線対Ｖｂ１，Ｖｂ２」，「メモリセル５４〜５６」は，本願発明の「外部電源電圧」，「ワードライン」，「ビットライン」，「メモリセル」にそれぞれ相当するから，刊行物１に記載された発明の「動作電圧として外部から与えられる電源電圧Ｖｃｃを使用し，ワード線Ｖｗ及びビット線対Ｖｂ１，Ｖｂ２の交差領域に各々配置された複数のメモリセル５４〜５６」は，本願発明の「動作電圧として外部電源電圧を使用し，ワードライン及びビットラインの交差領域に各々配列された複数のメモリセル」に相当する。
（２）刊行物１に記載された発明の「電源電位Ｖｃｃより｜Ｖｔｈ｜だけ低い」「出力電位Ｖｉｎ」及び「降圧回路３０１」は，本願発明の「第１レベルの」「内部電源電圧」及び「内部電源電圧発生回路」にそれぞれ対応するから，刊行物１に記載された発明の「外部から与えられる電源電圧Ｖｃｃを受けて，電源電位Ｖｃｃより｜Ｖｔｈ｜だけ低い出力電位Ｖｉｎを発生する降圧回路３０１」は，本願発明の「前記外部電源電圧を受けて第１レベルの固定の内部電源電圧を発生する内部電源電圧発生回路」に対応し，本願発明が固定の内部電源電圧を発生することは別にして，本願発明と刊行物１に記載された発明は，「前記外部電源電圧を受けて第１レベルの内部電源電圧を発生する内部電源電圧発生回路」である点で共通する。
（３）刊行物１に記載された発明の「ワード線Ｖｗに，各々連結された複数のワードドライバ」は，本願発明の「前記ワードラインに，各々連結された複数のワードラインドライバ」に相当する。
（４）刊行物１に記載された発明の「ワードドライバ」が本願発明の「ワードラインドライバ」に相当することは，前示（３）のとおりであり，また，刊行物１に記載された発明の「出力電位Ｖｉｎ」，「行アドレス信号ＲＡ」及び「ワード線Ｖｗ」は，本願発明の「内部電源電圧」，「ワードライン選択信号」及び「ワードライン」にそれぞれ相当する。そうすると，電源電圧に接続する際に，電源電圧を受ける電源ノードに連結して行うことは，通常行われていることであるから，刊行物１に記載された発明の「各ワードドライバが，降圧回路３０１から出力される出力電位Ｖｉｎに接続され，行アドレス信号ＲＡを受けて，対応するワード線Ｖｗを出力電位Ｖｉｎで駆動する」ことは，本願発明の「前記各ワードラインドライバは，前記内部電源電圧を受ける電源ノードに連結され，ワードライン選択信号に応じて，対応するワードラインを前記内部電源電圧で駆動する」ことに相当する。
（５）以上のことを踏まえると，本願発明と刊行物１に記載された発明とは，
「動作電圧として外部電源電圧を使用し，ワードライン及びビットラインの交差領域に各々配列された複数のメモリセルを有する半導体メモリ装置において，
　前記外部電源電圧を受けて第１レベルの内部電源電圧を発生する内部電源電圧発生回路と，
　前記ワードラインに，各々連結された複数のワードラインドライバを含み，
　前記各ワードラインドライバは，前記内部電源電圧を受ける電源ノードに連結され，ワードライン選択信号に応じて，対応するワードラインを前記内部電源電圧で駆動することを特徴とする半導体メモリ装置。」
である点で一致し，以下の点で相違する。
相違点：「内部電源電圧発生回路」が，本願発明では，「固定」の内部電源電圧を発生しているに対して，刊行物１に記載された発明は，電源電位Ｖｃｃより｜Ｖｔｈ｜だけ低い出力電位Ｖｉｎを発生する点。
　
４．当審の判断
　上記相違点について検討すると，上記第２．３−２−２．（２）によれば，刊行物２には，刊行物１に記載された発明のような，外部電圧ＶＣＣが降圧回路を介して降圧され，その降圧された内部電圧を内部回路に供給することとと，外部電圧が所定電圧Ｖｄ以下の場合には，内部回路用の電圧（ＶＩＮＴ）が変化しないようにすることとが，従来の内部電圧降下回路として択一的に記載されている。そうすると，内部電圧降下回路として，外部電圧ＶＣＣが降圧回路を介して降圧され，その降圧された内部電圧を内部回路に供給するか，外部電圧が所定電圧Ｖｄ以下の場合には，内部回路用の電圧（ＶＩＮＴ）が変化しないようにするかは，必要により当業者が適宜選択すればよい技術的な設計事項であるから，刊行物１に記載された発明において，電源電位Ｖｃｃより｜Ｖｔｈ｜だけ低い出力電位Ｖｉｎを発生する構成を，固定の内部電源電圧を発生するように変更することは，当業者が容易になし得ることである。
　
５．まとめ
　以上検討したとおり，本願発明は，刊行物１に記載された発明及び刊行物２に記載されている技術事項に基づいて当業者が容易に発明をすることができたものであるから，特許法第２９条第２項の規定により特許を受けることができない。
　
第４．むすび
　以上のとおりであるから，本願は，他の請求項に係る発明ついて検討するまでもなく，拒絶すべきものである。
　よって，結論のとおり審決する。