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　特願２０００−３１０１１３「シリアル通信装置およびシリアル通信方法」拒絶査定不服審判事件〔平成１４年　４月１９日出願公開、特開２００２−１１６９６１〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯 
　本願は、平成１２年１０月１１日の出願であって、平成１６年１月６日付けの拒絶の理由の通知に対して、その指定された期間内の同年３月１５日付けで意見書及び手続補正書を提出したが、同年５月１２日付けで拒絶の査定を受けたものであり、同年６月１７日に拒絶査定に対する審判請求がなされるとともに、同年７月２０日付けで手続補正がなされたものである。
　
第２．平成１６年７月２０日付けの手続補正について 
　本件拒絶理由通知書と同日付けの補正却下の決定により、平成１６年７月２０日付けの手続補正（以下、「本件補正」という。）は却下されることとなった。
　その理由は以下のとおり。
　
  ［理由］ 
（１）補正後の本願発明
　本件補正により、特許請求の範囲の請求項１は、
「【請求項１】
　パラレルバスとシリアルバスとの間のバスブリッジを行うシリアル通信装置であって、前記パラレルバスからのパラレルデータにＥＣＣチェックビット生成手段により生成
されエラーが検出された際にエラー訂正手段によりエラー訂正を行う為の
前記パラレル・シリアルインターフェース手段からのパラレルデータをシリアルデータに変換するパラレル・シリアル変換手段とを具備することを特徴とするシリアル通信装置。
（なお、アンダーラインは、補正箇所を示すために付した。） 」
と補正された。　
　
　上記補正は請求項１に係る発明を特定するために必要な事項である「ＥＣＣチェックビット生成手段により生成したＥＣＣチェックビット」について「エラーが検出された際にエラー訂正手段によりエラー訂正を行う為の」との限定を付加するものであって、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　
　そこで、本件補正後の前記請求項１に係る発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下に検討する。
　
（２）刊行物の記載 
　
　原査定の拒絶の理由に引用された特開平１０−１１３９０号公報（平成１０年１月１６日出願公開。以下、「刊行物１」という。）には、マイクロプロセッサ応用装置に関して、図面と共に、以下の事項が記載されている。
　
【００１４】図１は本発明のマイクロプロセッサ応用装置の一実施形態を示すブロック図である。図１において、マイクロプロセッサ１１はそれぞれ複数のビットの２値情報からなるアドレス信号、データ信号、入出力制御信号を入出力するための入出力バス１２を介して第１のバス１３に接続されている。ここで、入出力バス１２に含まれるデータ信号についてはプロセッサ装置１１の入力信号としても使用可能な双方向信号である。マイクロプロセッサ１１とともにマイクロプロセッサ応用装置を構成するメモリ装置１４、複数個の入出力装置１５、１６…は第２のバス１７に接続されている。第２のバス１７は第１のバス１３と同様に、それぞれ複数のビットの２値情報からなるアドレス信号、データ信号、入出力制御信号を伝送するための複数個の伝送線路を含んでいる。
【００１５】第１のバス１３の信号は入力バス１８を介してパラレル−シリアル変換装置を構成する第１のシフトレジスタ１９に並列に供給される。第１のシフトレジスタ１９のシリアル出力はシリアル信号伝送路２０を介してシリアル−パラレル変換装置を構成する第２のシフトレジスタ２１に供給される。第２のシフトレジスタ２１の並列出力信号は出力バス２２を介して第２のバス１７に接続されている。第１のシフトレジスタ１９および第２のシフトレジスタ２１にはクロックパルス発生器２３からシフトクロックがクロック信号線２４を介して供給される。
　
【００２０】図２において、パラレル−シリアル変換装置１９はプロセッサ装置１１の出力信号１２をパラレル信号として人力され、これを１ビットまたは複数ビットの幅の時分割されたビット列に置き換え、伝送路２０に出力する。また、シリアルパラレル変換装置２１は伝送路２０上のビット列を順次入力し、パラレル信号に戻す働きをする。　
【００２１】図３に示されるパラレル−シリアル変換装置１９はプロセッサ装置１１の出力信号１２をシフトレジスタとしてのパラレル−シリアル変換装置１９がパラレル信号として記憶する。この記憶された信号はクロック信号２４によりシフトされていくことになる。シフトレジスタの端からあふれる直前の信号がシリアル出力として伝送路２０−１上に出力されることになる。
【００２２】また、メモリ装置または入出力装置１４、１５からデータを入力する際は伝送路２０−２を介してシリアル入力がシフトレジスタとしてのパラレル−シリアル変換装置１９にクロック信号２４により順次シフト入力される。そして全ての信号がシフトレジスタにそろったところでプロセッサ装置１１に入力信号として供給されることになる。
【００２３】図４は本発明の他の実施形態を示すブロック図である。
【００２４】この実施形態では、図２に示す構成に第１の冗長信号発生器４１、第２の冗長信号発生器４２、比較器４３が付加されている。第１の冗長信号発生器４１はその入力信号として、プロセッサ装置１１の出力信号１２が供給され、その出力信号として第１の冗長信号４１１を発生し、これをパラレル−シリアル変換装置１９にその並列入力信号として追加的に供給する。すなわち、第１の冗長信号発生器４１はアドレスバス信号、データバス信号、入出力制御信号の一部または全てを入力とする関数演算結果として１ビットまたは複数ビットを冗長信号として出力する。そしてこの冗長信号４１１とプロセッサ装置１１の出力信号１２をあわせたものがプロセッサ装置１１の冗長信号を含む出力信号１１がパラレル−シリアル変換装置１９に供給される。シリアルパラレル変換器２１の出力側に取り出された並列出力信号２１の中には、プロセッサ装置１１の出力信号１２の他に第１の冗長信号４１１に対応する冗長信号４１２が含まれている。
　
【００３０】以上のように、この実施形態ではビット幅の広い信号をビット幅の狭い伝送路に時分割で伝送することができるが、この方式ではー組みの並列信号情報を伝送するのに比較的長い時間を要する。ある特定の瞬間に発生する外乱があったとすると、このような構成ではデータの伝送に影響を受ける確率が増大する。しかし本実施形態では、このような場合の信頼性を向上させる効果がある。　
　
　これらの記載事項によると、刊行物１には、次の発明（以下、「刊行物１記載発明」という。）が記載されていると認められる。
　
　「プロセッサ装置１１が入出力バス１２を介して第１のバス１３に接続され、第１のバス１３は入力バス１８を介してパラレル−シリアル変換装置１９に接続されており、信頼性を向上させるために、プロセッサ装置１１の出力信号１２をパラレル信号として入力され、第１の冗長信号発生器４１により発生した第１の冗長信号４１１を、その並列入力信号として追加的に供給し、シリアル出力として伝送路２０−１上に出力し、伝送路２０−２を介してシリアル入力が順次シフト入力され、全ての信号がそろったところでプロセッサ装置１１に入力信号として供給するパラレル−シリアル変換装置１９。」
　
（３）対比
　本願補正発明と刊行物１記載発明とを比較すると、「プロセッサ装置１１の出力信号１２」は、パラレル−シリアル変換装置１９にパラレル信号として入力される信号であって、プロセッサ装置１１とパラレル−シリアル変換装置１９とは、入出力バス１２、第１のバス１３、入力バス１８を介して接続されているから、刊行物１記載発明の出力信号１２が流れる「入力バス１８」は、パラレルバスであることは明らかである。
　
　また、刊行物１記載発明の「伝送路２０−１、２０−２」は、シリアル出力として伝送路２０−１上に出力し、伝送路２０−２を介してシリアル入力されるから、本願補正発明の「シリアルバス」とは「シリアル信号伝送路」という点で一致する。
　
　また、刊行物１記載発明の「パラレル−シリアル変換装置１９」は、プロセッサ装置１１の出力信号１２と伝送路２０−１、２０−２との間で、プロセッサ装置１１の出力信号１２をパラレル信号として入力され、シリアル出力として出力されるから、本願発明の「パラレルデータをシリアルデータに変換するパラレル・シリアル変換手段」に相当する。
　
　また、刊行物１記載発明の「第１の冗長信号発生器４１」は、第１の冗長信号４１１を、プロセッサ装置１１の出力信号１２であるパラレル信号の並列入力信号として追加的に供給しているから、本願補正発明の「パラレル・シリアルインターフェース手段」とは「パラレルバスからのパラレルデータに冗長信号を付加する」点で一致する。
　
　また、刊行物１記載発明の「パラレル−シリアル変換装置１９と第１の冗長信号発生器４１とを合わせたもの」は、プロセッサ装置１１の出力信号１２をパラレル信号として入力され、第１の冗長信号４１１を、その並列入力信号として追加的に供給し、シリアル出力として伝送路２０−１上に出力するから、本願補正発明の「シリアル通信装置」とは、「パラレルバスとシリアル信号伝送路との間の接続を行うシリアル通信装置」である点で一致する。
　
　したがって、両者の発明の一致点、相違点は以下のとおりである。
　
　［一致点］
　「パラレルバスとシリアル信号伝送路との間の接続を行うシリアル通信装置であって、前記パラレルバスからのパラレルデータに冗長信号を付加するパラレル・シリアルインターフェース手段と、前記パラレル・シリアルインターフェース手段からのパラレルデータをシリアルデータに変換するパラレル・シリアル変換手段とを具備するシリアル通信装置。」である点。
　
　［相違点１］ 
　本願補正発明では、パラレルバスとシリアルバスとの間のバスブリッジを行うのに対し、刊行物１記載発明では、パラレルバスとシリアル信号伝送路との間の接続を行うが、シリアルバスであるかどうか、及び、バスブリッジであるかどうか明らかでない点。
　
　［相違点２］ 
　冗長信号が、本願補正発明では、ＥＣＣチェックビット生成手段により生成されエラーが検出された際にエラー訂正手段によりエラー訂正を行う為のＥＣＣチェックビットであるのに対し、刊行物１記載発明では信頼性を向上させるための冗長信号であるが、どのような信号か明らかでない点。
　
（４）判断
　［相違点１］について
　シリアル信号伝送路としてシリアルバスは、周知である（必要ならば、特開平４−３２９４６０号公報の第３頁第３欄第３２行乃至同欄第３４行の「１１０はバッファ１００の出力３００をパラレル信号からシリアル信号に変換してデータバス１３０に出力するパラレルシリアル変換器」、特開昭６０−３７０５４号公報の第２頁右上欄第１７行乃至同欄第１８行の「直並列変換回路７は、データバス４側を並列入出力とし、シリアルバス８側を直列入出力とする。」を参照）。
　
　また、伝送方式の異なるバス間をバスブリッジを行うことは、周知である（必要ならば、特開平１１−２６５３４１号公報の第２頁第２欄第３６行乃至同欄第４０行の「従来の入出力バスブリッジ装置では、互いに異なるエンディアン・データの入出力バス間で対象データ幅に従いセレクタによるバイトレーン切替えをしエンディアン変換をする方式を採る」、特開２０００−２９８２３号公報の第２頁第２欄第２６行乃至同欄第２９行の「伝送方式の大きく異なるＭＰＵ１とＩ／Ｏ３間にバスブリッジと呼ばれるインタフェース装置（ＭＰＵバスとＩ／Ｏバスの間の転送方式の変換を行う装置）を介在させる。」を参照）。
　
　そうすると、刊行物１記載発明において、シリアル信号伝送路としてシリアルバスを用いることは当業者が適宜なし得る設計事項にすぎない。
　
　また、パラレルバスとシリアルバスとは伝送方式の異なるバスであるから、パラレルバスとシリアルバスとの接続を行うことは、バスブリッジを行うといえる。
　
　［相違点２］について
　冗長信号としてＥＣＣチェックビット生成手段により生成されエラーが検出された際にエラー訂正手段によりエラー訂正を行う為のＥＣＣチェックビットを用いることは周知である（必要ならば、特開２０００−１５８７５９号公報の第４頁第５欄第３７行乃至同欄第４０行の「数画素程度であれば、ホストコンピュータ側で誤り訂正できるようにしてもよい。このためには、１パケット分のイメージデータにＥＣＣコードを付加する等で対処できる。」、特開平１０−４９９８４号公報の第３頁第３欄第４行乃至同欄第７行の「ＥＣＣ(Error Correcting Code)誤り訂正処理等の処理を行った後、所定の通信方式に基づいてデータを変換して図示しないホストコンピュータへ出力する。」を参照）。
　
　そうすると、刊行物１記載発明において、冗長信号としてＥＣＣチェックビット生成手段により生成されエラーが検出された際にエラー訂正手段によりエラー訂正を行う為のＥＣＣチェックビットを用いることは、当業者が適宜なし得る設計事項にすぎない。
　
　そして、本願補正発明の作用効果も、刊行物１記載発明及び上記周知技術から当業者が予測できる範囲のものである。
　
　したがって、本願補正発明は、刊行物１記載発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。 
　
（５）むすび 
 　以上のとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、特許法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
第３．本願発明について 
　
　１．本願発明
　平成１６年７月２０日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明は、同年３月１５日付けの手続補正書の請求項１に記載された事項により特定される、以下のとおりのものである。 
　
「【請求項１】
　パラレルバスとシリアルバスとの間のバスブリッジを行うシリアル通信装置であって、前記パラレルバスからのパラレルデータにＥＣＣチェックビット生成手段により生成したＥＣＣチェックビットを付加するパラレル・シリアルインタフェース手段と、
前記パラレル・シリアルインタフェース手段からのパラレルデータをシリアルデータに変換するパラレル・シリアル変換手段とを具備することを特徴とするシリアル通信装置。（以下、「本願発明」という。）」
　
２．刊行物の記載
　
　刊行物１記載発明は、前記「第２．（２）」で述べたとおりである。
　
３．対比・検討
　
　本願発明は、前記「第２．（１）」で検討した本願補正発明から「ＥＣＣチェックビット生成手段により生成したＥＣＣチェックビット」の限定事項である「エラーが検出された際にエラー訂正手段によりエラー訂正を行う為の」との構成を省いたものである。 
　そうすると、本願発明の構成要件を全て含み、さらに他の構成要件を付加したものに相当する本願補正発明が、前記「第２．（４）」に記載したとおり、刊行物１記載発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、刊行物１記載発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものである。 
　
第４．むすび
　
　以上のとおり、本願発明は、刊行物１記載発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　したがって、本願は、その余の請求項について論及するまでもなく、拒絶すべきものである。
　
　よって、結論のとおり審決する。