【事件の表示】
　特願２０００−　１５０６０「１チップマイクロコンピュータおよびそれを内蔵したＩＣカード」拒絶査定不服審判事件〔平成１３年　８月　３日出願公開、特開２００１−２０９７６３〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１２年１月２４日の出願であって、平成１６年６月１８日付けで拒絶の理由が通知され、同年８月２３日付けで手続補正がなされたものの、同年１１月３０日付けで拒絶の査定がなされた。その後、平成１７年１月６日に拒絶査定不服審判請求がなされ、同年２月７日付けで手続補正がなされたものである。これに対し、当審より平成１８年１１月１日付けで拒絶理由が通知され、平成１９年１月９日付けで手続補正がなされたものである。
   
２．本願発明
　本願の特許請求の範囲の請求項１に係る発明は、平成１９年１月９日付け手続補正書によって補正された明細書又は図面の記載からみて、特許請求の範囲の請求項１に記載された次のとおりのものである。
　
「　【請求項１】
　プログラム格納領域を有する内蔵メモリと、
　ベースレジスタと、
　所定の基準アドレスと前記プログラム格納領域に格納された複数のアプリケーションプログラムの先頭アドレスとの差分値を、実行する各アプリケーションプログラム毎に前記ベースレジスタに設定する差分値設定手段と、
　出力アドレスを供給するアドレス供給手段と、
　前記ベースレジスタが保持する差分値と前記アドレス供給手段から供給される出力アドレスとを加算して加算アドレスを生成する加算手段と、
　前記加算手段により生成された加算アドレスと前記アドレス供給手段から供給された出力アドレスとの何れか一方を前記内蔵メモリのアドレスの少なくとも一部として選択するアドレス選択手段と
　前記内蔵メモリ空間内におけるアプリケーションプログラムの配置を管理し、アプリケーションプログラムのサイズに基づいて、アプリケーションプログラムを前記内蔵メモリのプログラム格納領域における任意のアドレスに格納するメモリ管理手段と、
を備え、
　前記アドレス選択手段は、アプリケーションプログラムを実行する場合、前記加算アドレスを前記内蔵メモリのアドレスの少なくとも一部として選択し、システムプログラムを実行する場合、前記出力アドレスを前記内蔵メモリのアドレスの少なくとも一部として選択することを特徴とする１チップマイクロコンピュータ。」
　　
３．引用文献
　これに対し、当審から通知された拒絶の理由に引用された特開昭６０−９１４６０号公報（以下、「引用文献１」という。）には、図面と共に以下の事項が記載されている。
　
「　以下図面について本発明の一実施例を詳述する。第4図においてCPU　２から送出されるアドレス信号Ｓ１をマイクロコンピュータに対して外付回路として構成されるアドレス変換回路３においてアドレス変換してメモリ１に対するアドレス信号Ｓ３をアドレスバス４を通じてメモリ1に与えるようになされている。
　アドレス変換回路３はCPU　２から送出されるアドレス信号Ｓ１を加算回路11に受けてアドレスオフセット信号Ｓ２と加算してその加算出力をアドレスバス4にアドレス信号Ｓ３として送出する。これに加えてアドレス信号Ｓ１はアドレス検出回路12に与えられ、アドレス信号Ｓ１のアドレス内容が所定の値になったときこれを検出してその検出値号Ｓ４によってゲート回路13を開制御する。ゲート回路13にはオフセット量指定回路14から与えられるオフセット指定信号Ｓ５をサンプリング記憶するオフセットレジスタ15の出力Ｓ６が入力され、かくしてゲート回路13が開動作したときオフセットレジスタ15の出力Ｓ６がゲート13を通じてアドレスオフセット信号Ｓ２として加算回路11に与えられる。
　ここでCPU　２はアドレス信号Ｓ１によって第5図に示すようなアドレス空間をメモリ1に対してアクセスするようになされている。すなわちCPU　2はメモリ1のアドレス(0000)16からコントロール部のプログラムを指定するアドレス信号Ｓ１を送出し、これが終了した後メモリ1のアドレス(3000)16〜(6FFF)16を指定するようなアドレス信号Ｓ１を送出する。　
このようなアドレス信号Ｓ１に対してアドレス検出回路12はアドレス信号Ｓ１の内容が(3000)16になったとき検出信号S14をゲート回路13に対して与えてゲートを開くと共に、この状態をその後アドレス信号Ｓ１の内容が(6FFF)16になるまで維持するようになされている。
　従ってゲート回路13はCPU　２から送出されるアドレス信号Ｓ１が(3000)l6をアクセスしたときオフセットレジスタ15にセットされているオフセット量を内容とする出力信号S6を通過させてオフセット信号Ｓ２として加算回路11に与え、かくして加算回路11のアドレス信号Ｓ３は（3000)16+(アドレスオフセットデータ)の内容を持つアドレスをメモリ1に対してアクセスする。
　これに対してメモリ1は物理的アドレス(0000)16から所定のメモリエリア範囲にコントロール部のプログラムを格納すると共に、それぞれ互いに異なるメモリエリアに被制御対象a、b、cに対する制御プログラム A、B、C をそれぞれ格納する。この実地例の場合被制御対象aに対する制御プログラムAはメモリ1の物理的アドレス(4000)16から所定のメモリエリアに格納し、また被制御対象bに対する制御プログラムBを物理的アドレス(8000)16から所定の範囲のメモリエリアに格納し、さらに被制御対象eに対する制御プログラムCを物理的アドレス(C000)16から所定の範囲のメモリエリアに格納するようになされている。
　ここでオフセット量指定回路14は被制御対象a、b、cに対する制御プログラムA、B、Cをアクセスする場合に、それぞれ当該プログラムA、B、C の先頭アドレス(4000)16、(8000)16、（Ｃ000）16とCPU　2のアドレス信号S1の制御プログラムに対する先頭アドレス(3000)16を引いた値をそれぞれオフセットレジスタ15に選択的にロードできるようになされている。すなわち制御対象aを制御する場合オフセット量指定回路14はオフセットレジスタ15に対して（4000)16−（3000）16＝（1000）16のアドレスオフセットデータをオフセットレジスタ15にロードする。また被制御対象bを制御する場合にオフセット量指定回路14は（8000）16−（3000）16＝（5000）16のオフセット量をオフセットレジスタ15にロードする。さらに被制御対象Cを制御する場合にオフセット量指定回路14はオフセットレジスタ15に対して(C000)l6−(3000)l6=(9000)16をロードする。　
　以上の構成において、どの制御対象を制御するかはマイクロコンピュータに対する外付回路として設けられているアドレス変換回路3のオフセット量指定回路14によってオフセット費を選択的に指定することによって選定される。例えば被制御対象aを制御したい場合にはオペレータはオフセット量指定回路14を用いてオフセット量(1000)16をオフセットレジスタ15にロードさせる。この状態においてCPU　2がアドレス信号1を選出するとその内容が(3000)16になったとき、これをアドレス検出回路12が検出することによりその検出出力Ｓ４によってゲート回路13が開き、オフセットレジスタ15のオフセット量（1000）16がアドレスオフセット信号Ｓ２として加算回路11に与えられる。このとき加算回路11に与えられているアドレス信号Ｓ１の内容は（3000）16　であるのでその加算出力でなるアドレス信号Ｓ３は（4000）16になり、かくしてメモリ1は被制御対象aの制御プログラムAが格納されているメモリエリアの先頭アドレス（4000）16をアクセスされる。従ってCPU　2は以後アドレス信号1の内容を(3000)16　からステップアップして行くことにより制御プログラムAのアドレスを順次指定して行き、これにより被制御対象aを制御できる。　
　このような状態において、例えば被制御対象cを制御したい場合には、オペレータはオフセット量指定回路図14を用いてオフセットレジスタ15に対してオフセット量(9000)16をロードさせる。このときCPU　2は被制御対象aを制御する場合と同様にアドレス信号Ｓ１をアドレス(0000)16から開始してステップアップさせる。徒ってアドレス信号Ｓ１の内容がアドレス(3000)16になると、アドレス検出回路12はこのときゲート回路13を開いてオフセット量が(9000)16のアドレスオフセット信号Ｓ２を加算回路11においてアドレス信号Ｓ１の内容(3000)16と加算させる。従ってこのときメモリ1は被制御対象cの制御プログラムCが格納されているメモリエリアの先頭アドレス(C000)16を　アクセスされ、かくして以後アドレス信号Ｓ１の内容がステップアップして行くと共に被制御対象cを制御することができる。」（２頁右下欄１行〜４頁左上欄１８行）
　
　以上の記載から、引用文献１には、次の発明（以下、「引用発明」という。）が記載されている。
　
　プログラム格納領域を有するメモリ１と、
　オフセットレジスタ１５と、
　アドレスプログラム窓のアドレスと前記プログラム格納領域に格納された制御プログラムＡ，Ｂ，Ｃの先頭アドレスとのオフセット量を、実行する各制御プログラム毎に前記オフセットレジスタ１５に設定するオフセット量指定回路１４と、
　アドレス信号Ｓ１を供給するＣＰＵ２と、
　前記アドレス信号Ｓ１が前記アドレスプログラム窓のアドレスのときに前記オフセットレジスタのオフセット量を加算回路に供給するアドレス検出回路１２と、
　前記オフセットレジスタ１５が保持するオフセット量と前記ＣＰＵ２から供給されるアドレス信号Ｓ１とを加算してアドレス信号Ｓ３を生成する加算回路１１と、
を備え、
　前記加算回路は、制御プログラムを実行する場合、前記アドレス信号Ｓ３はアドレス信号Ｓ１とオフセット量が加算されたものとなり、コントロール部１を実行する場合、前記アドレス信号Ｓ３はアドレス信号Ｓ１となるところのアドレス制御装置を有するマイクロコンピュータ
　
４．対比
　本願発明と引用発明とを対比すると、
　引用発明における「オフセットレジスタ１５」「アドレスプログラム窓のアドレス」「制御プログラムＡ，Ｂ，Ｃ」「オフセット量指定回路１４」「アドレス信号Ｓ１」「ＣＰＵ２」「アドレス信号Ｓ３」「加算回路１１」は、それぞれ、本願発明における「ベースレジスタ」「所定の基準アドレス」「複数のアプロリケーションプログラム」「差分値設定手段」「出力アドレス」「アドレス供給手段」「加算アドレス」「加算手段」に相当する。また、引用発明の「メモリ１」と本願発明の「内蔵メモリ」とは、プログラム格納領域を有する記憶手段である点で一致している。
　引用発明の「アドレス検出回路１２」及び「加算回路１１」と、本願発明の「加算手段」及び「アドレス選択手段」とは、ともに出力アドレスに差分値を選択的に加算する機能を実現する手段である点で一致している。
　本願発明において、アドレス選択手段は選択したアドレスを内蔵メモリのアドレスの少なくとの一部とするとされているが、「少なくとも一部」とすることは選択したアドレスを内蔵メモリのアドレスの全部とすることを含むものであるから、引用発明における差分値を選択的に加算する機能を実現する手段と実質的に同等のものを含んでいる。
　
　よって、本願発明と引用発明とは、
　
　プログラム格納領域を有する記憶手段と、
　ベースレジスタと、
　所定の基準アドレスと前記プログラム格納領域に格納された複数のアプリケーションプログラムの先頭アドレスとの差分値を、実行する各アプリケーションプログラム毎に前記ベースレジスタに設定する差分値設定手段と、
　出力アドレスを供給するアドレス供給手段と、
　前記ベースレジスタが保持する差分値と前記アドレス供給手段から供給される出力アドレスとを加算して加算アドレスを生成する加算手段と、
　前記出力アドレスに前記差分値を選択的に加算する機能を実現する手段と
を備え、
　前記選択的に加算する機能を実現する手段は、アプリケーションプログラムを実行する場合、前記加算アドレスを前記記憶手段のアドレスとして出力し、システムプログラムを実行する場合、前記出力アドレスを前記記憶手段のアドレスとして出力するすることを特徴とするマイクロコンピュータ
　
である点で一致し、次の点で相違する。
　
相違点１
　出力アドレスに差分値を選択的に加算する機能を実現する手段が、本願発明ではオフセット量を加算した加算アドレスと出力アドレスのいずれか一方を選択するアドレス選択手段であるのに対し、引用発明ではアドレス検出回路によりオフセット量を選択的に加算手段に与えることにより選択的加算を実現している点
　
相違点２
　本願発明では、内蔵メモリ空間内におけるアプリケーションプログラムの配置を管理し、アプリケーションプログラムのサイズに基づいて、アプリケーションプログラムを前記内蔵メモリのプログラム格納領域における任意のアドレスに格納するメモリ管理手段を有するのに対し、引用発明ではそのような手段を有していない点
　
相違点３
　本願発明では、「内蔵メモリ」「ベースレジスタ」「差分値設定手段」「アドレス供給手段」「加算手段」「アドレス選択手段」「メモリ管理手段」が１チップマイクロコンピュータを構成するものであるのに対し、引用発明では、各構成要素はＣＰＵに外付けされているマイクロコンピュータである点
　
５．相違点についての検討
相違点１について
　引用発明のものでは、アドレス検出回路に制御されるゲート回路が開のとき、オフセット量が加算回路の一方に与えられ、オフセット量が加算され、ゲート回路が閉のとき、オフセット量は与えられず、つまり、「０」値が加算回路の一方に与えられ、加算回路の他方の入力値がそのまま出力している。従って、本願発明と引用発明の加算手法は、要するに差分値を加算した後に出力値を選択するか、差分値を選択した後で加算するかの違いに尽き、加算結果には差異はなくどちらの手法を採用するかは当業者が適宜為し得るものであるから、この相違点を格別のものと言うことはできない。
　
相違点２について
　プログラムをメモリの任意の場所に格納しても実行可能なプログラムはリロケータブルなプログラムとして周知のものである。社団法人情報処理学会編「情報処理ハンドブック」オーム社発行、１９８９年５月３０日第１版発行、Ｐ５０７　には、
「〔４〕プログラム制御
　主記憶のどの場所にプログラムをローディングしても、プログラムの実行が可能であるプログラムをリロケータブル(relocatable）なプログラムという。パソコン（personal　computerの略称）などには、リロケータブルでないプログラムがあるが、現代の大型計算機では、ほとんどがリロケータブルなプログラムとなっている。プログラムをリロケータブルなものとすることで、メモリの空いている場所ならばどこでもプログラムの実行が可能となるので、多重プログラミングが容易になり、またその効果が大きくなる。」
と記載されており、プログラムをリロケータブルにし、メモリの任意のアドレスに格納できるようにすることが一般的である。
　また、マイクロコンピュータを構成する各要素を１チップ化した１チップマイクロコンピュータは周知のものであり、特開平６−３１８２６０号公報に示される１チップマイクロコンピュータでは外部からメモリに修正プログラムを書き込んでいる。そして、上記公報の段落【００１７】〜【００１９】の記載によれば、１チップマイクロコンピュータはオフセットデータを用いて書き込みアドレスを計算しながら内蔵メモリに書き込んでおり、ここでのオフセットデータとは修正プログラムのサイズのことであるから、１チップマイクロコンピュータにおいて外部プログラムをプログラムのサイズに基づいて内蔵メモリに書き込むことは通常のことであり、本願発明における「メモリ管理手段」を１チップマイクロコンピュータに有するようにすることは容易に為し得ることである。
　
相違点３について
　特開平６−３１８２６０号公報に示されるように、マイクロコンピュータを構成する要素を１チップ化することは周知のことであるから、「内蔵メモリ」「ベースレジスタ」「差分値設定手段」「アドレス供給手段」「加算手段」「アドレス選択手段」「メモリ管理手段」を１チップ化してマイクロコンピュータを構成するようにすることは格別のことではない。
　
　６．むすび
　したがって、本願発明は、引用文献１に記載された発明および当該分野の周知事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　よって、結論のとおり審決する。