【事件の表示】
　特願２００２−１０７４３３「ＣＭＯＳ半導体装置」拒絶査定不服審判事件〔平成１４年１２月　６日出願公開、特開２００２−３５３１６４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続の経緯
　本願は、平成７年１０月４日に出願した特願平７−２５７６９９号（優先権主張平成７年４月１４日、以下「本願の原出願」という。）の一部を平成１４年４月１０日に新たな特許出願としたものであって、平成１９年１０月２日付けで拒絶査定がされ、これに対し、同年１１月８日に審判の請求がされるとともに、同年１１月１２日付けで手続補正がされたものである。
　
　
第２　平成１９年１１月１２日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成１９年１１月１２日付けの手続補正を却下する。
　
［理由］
１　本件補正の内容
　本件補正は、特許請求の範囲と発明の詳細な説明を補正するものであり、特許請求の範囲については、以下のとおりである。
補正事項ａ
　補正前の請求項１を、補正後の請求項１の
「【請求項１】　シリコンに、不純物イオンが注入されたＰ型ソース／ドレイン領域を有する電界効果型トランジスタと、不純物イオンが注入されたＮ型ソース／ドレイン領域を有する電界効果型トランジスタとからなり、前記Ｐ型及びＮ型ソース／ドレイン領域上に、シリサイド膜を有する配線を備え、かつシリコン上にゲート絶縁膜と、ゲート電極と、ゲート電極側壁のサイドウォールスペーサーとを前記各電界効果型トランジスタが備えたＣＭＯＳ半導体装置において、
　前記Ｐ型ソース／ドレイン領域の接合深さは前記Ｎ型ソース／ドレイン領域の接合深さに対して浅く、
　前記シリコンの酸素濃度が１×１０18／ｃｍ3以下であり、
　前記サイドウォールスペーサーのシリコン上面に平行な方向の厚さが対応する電界効果型トランジスタの前記Ｐ型及びＮ型ソース／ドレイン領域の接合深さの０．７倍以上であり、
　前記ゲート電極が、１００〜２００ｎｍの厚さと０．２μｍ以下のゲート長とを有することを特徴とするＣＭＯＳ半導体装置。」と補正すること。
　
２　本件補正についての検討
２−１　補正事項の整理
　補正事項ａは、補正前の請求項１の「Ｐ型ソース／ドレイン領域の接合深さは前記Ｎ型ソース／ドレイン領域の接合深さに対して、等しいか、或は浅く」を、補正後の請求項１の「Ｐ型ソース／ドレイン領域の接合深さは前記Ｎ型ソース／ドレイン領域の接合深さに対して浅く」と補正するとともに、補正前の請求項１の「０．７倍以上であること」を、補正後の請求項１の「０．７倍以上であり、　前記ゲート電極が、１００〜２００ｎｍの厚さと０．２μｍ以下のゲート長とを有すること」と補正するものである。
　
２−２　補正の目的の適否及び新規事項の追加の有無についての検討
　補正事項ａは、「Ｐ型ソース／ドレイン領域の接合深さは前記Ｎ型ソース／ドレイン領域の接合深さに対して浅く」とすること、「前記ゲート電極が、１００〜２００ｎｍの厚さ」「を有する」こと、及び「前記ゲート電極が、」「０．２μｍ以下のゲート長とを有する」ことからなる。
　まず、補正事項ａのうち、「Ｐ型ソース／ドレイン領域の接合深さは前記Ｎ型ソース／ドレイン領域の接合深さに対して浅く」とすることは、本願の発明の詳細な説明に記載された事項であるとともに、補正前の請求項１の「Ｐ型ソース／ドレイン領域の接合深さは前記Ｎ型ソース／ドレイン領域の接合深さに対して、等しいか、或は浅く」を限定的に減縮したものであることは明らかである。
　次に、補正事項ａのうち、「前記ゲート電極が、１００〜２００ｎｍの厚さ」「を有する」ことについて検討すると、願書に最初に添付した明細書の発明の詳細な説明の【０１４７】段落には、「この実施例におけるトランジスタのゲート電極が１００〜２００ｎｍ程度と薄い」ことが記載されており、また、【０１６７】段落には、「本発明の半導体装置は、少なくとも多結晶シリコンを含む厚さ１００〜２００ｎｍのゲート電極をゲート絶縁膜を介して備えたシリコン半導体基板」「を有する」ことが記載されている。
　すなわち、補正事項ａのうち、「前記ゲート電極が、１００〜２００ｎｍの厚さ」「を有する」ことについては、本願の発明の詳細な説明に、その根拠が示されている。
　次に、補正事項ａのうち、「前記ゲート電極が、」「０．２μｍ以下のゲート長とを有する」ことについて検討すると、願書に最初に添付した明細書の発明の詳細な説明の【０１３６】段落には、「図２０は、本発明のＣＭＯＳ半導体装置のゲート電極の幅（ゲート長）に対するシート抵抗の依存性のグラフである。本発明の方法によって製造したゲート電極は、０．２μｍ以下の配線であっても、シート抵抗値が上昇しないという優れた特性を得ることができた。」ことが記載されている。
　すなわち、補正事項ａのうち、「前記ゲート電極が、」「０．２μｍ以下のゲート長とを有する」ことについても、本願の発明の詳細な説明に、その根拠が示されている。
　そして、補正事項ａに係る、「前記ゲート電極が、１００〜２００ｎｍの厚さと０．２μｍ以下のゲート長とを有する」ことは、前記「ゲート電極」の限定的減縮であるから、補正事項ａは、特許請求の範囲の減縮を目的とするものに該当する。
　
２−３　補正の目的の適否及び新規事項の追加の有無についてのむすび
　したがって、補正事項ａに係る本件補正は、特許法第１７条の２第３項に規定する要件を満たし、かつ、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項第２号に規定する要件を満たす。
　
３　本件補正の独立特許要件についての検討
３−１　本願の補正後の発明について
　本願の補正後の請求項１ないし４に係る発明のうち、本願の補正後の請求項１に係る発明は、「第２　１」に掲げた補正後の特許請求の範囲の請求項１に記載された事項により特定される、次のとおりのものである。
「【請求項１】　シリコンに、不純物イオンが注入されたＰ型ソース／ドレイン領域を有する電界効果型トランジスタと、不純物イオンが注入されたＮ型ソース／ドレイン領域を有する電界効果型トランジスタとからなり、前記Ｐ型及びＮ型ソース／ドレイン領域上に、シリサイド膜を有する配線を備え、かつシリコン上にゲート絶縁膜と、ゲート電極と、ゲート電極側壁のサイドウォールスペーサーとを前記各電界効果型トランジスタが備えたＣＭＯＳ半導体装置において、
　前記Ｐ型ソース／ドレイン領域の接合深さは前記Ｎ型ソース／ドレイン領域の接合深さに対して浅く、
　前記シリコンの酸素濃度が１×１０18／ｃｍ3以下であり、
　前記サイドウォールスペーサーのシリコン上面に平行な方向の厚さが対応する電界効果型トランジスタの前記Ｐ型及びＮ型ソース／ドレイン領域の接合深さの０．７倍以上であり、
　前記ゲート電極が、１００〜２００ｎｍの厚さと０．２μｍ以下のゲート長とを有することを特徴とするＣＭＯＳ半導体装置。」
　
３−２　引用刊行物の記載と引用発明
刊行物１．特開平５−３２６５５２号公報
　原審の拒絶の理由に引用され、本願の原出願の優先権主張の日前に日本国内において頒布された刊行物１（特開平５−３２６５５２号公報）には、図１、図２、図４ないし図７とともに、「半導体素子およびその製造方法」（発明の名称）に関して、以下の記載がある。
ア　「【請求項１】  電界効果型トランジスタを有する半導体素子における該電界効果型トランジスタ部の構造として、
ゲート電極の側壁に第１のサイドウォールとさらにその側面に第２のサイドウォールが形成されており、該第１のサイドウォールの主部をマスクとして形成されたソース・ドレイン層と、前記第２のサイドウォールをマスクとして形成された前記第１のサイドウォールによるソース・ドレイン層より深いソース・ドレイン層とを有し、少なくとも前記第２のサイドウォールによるソース・ドレイン層の上部にシリサイド化された層が形成されていることを特徴とする半導体素子。」
イ　「【００１９】
【実施例】本発明の第１の実施例の構造を図１に、またその製造方法を図２に示し、以下に説明する。本実施例は、Ｔｉ（チタン）を高融点金属としたＮＭＯＳ−ＦＥＴ構造の場合である。
【００２０】図１に示すように本実施例では、従来同様のフィールド酸化膜２で分離された素子形成領域にゲート電極４が形成されており、その側壁に本発明の特徴である第１のサイドウォール６とそのまた側面に第２のサイドウォール８が形成されている。ソース・ドレイン層は前記第１のサイドウォール６をマスクにして形成した浅い層５ａと、第２のサイドウォール８をマスクにして形成した深い層５ｂが存在している。そして、その深い層５ｂの上と、ゲート電極４上にチタンシリサイド９が形成されている。即ち、サリサイド構造となっている。
【００２１】図２はその製造方法であり、まず同図（ａ）に示すように、従来同様、Ｐ型Ｓｉ基板１に素子分離のためのフィールド酸化膜２を約５０００Å程度の厚さ（以下一々厚さと記さない）形成し、素子形成領域にゲート酸化膜３（約１５０Å）を含むゲート電極４（ポリシリコンで約３０００Å）を形成し、ソース・ドレイン層となるＮ- 層５ｃを形成するため、Ｐ+ を３０ｋｅＶ、２×１０13／ｃｍ2の条件でイオン注入（以下イオン・インプラと略す）する。
【００２２】その後、ゲート電極４の側壁に通常の方法（酸化膜を堆積して異方性エッチングする方法など）で第１のサイドウォール６を約１５００Åの厚さ形成する。そして、それをマスクにしてソース・ドレイン領域にＡｓ（ヒ素）を５×１０15／ｃｍ2 、４０ｋｅＶの条件でイオン・インプラすると浅い層５ａが形成される。
【００２３】その後、全面にＣＶＤ法により、酸化膜７を３０００Å程度堆積する。次に図２（ｂ）のように、異方性エッチングにより酸化膜７をエッチングし、第２のサイドウォール８を約３０００Å形成する。その後、この第２のサイドウォール８をマスクにＰ+ （リン）を８０ｋｅＶ、１×１０15／ｃｍ2の条件で注入するとソース・ドレイン領域に深い層５ｂが形成される。さらに、９００℃、２０分程度、窒素雰囲気中でアニールし、注入した不純物の活性化及び拡散を行なう。以上の条件により、ソース・ドレイン層として、Ｎ- 層５ｃは、接合深さ約０．２μｍ、ヒ素によるＮ+ 層５ａは約０．２μｍ、リンによるＮ+ 層５ｂは、約０．４μｍの接合深さを持った接合となる。
【００２４】次いで図２（ｃ）のように、全面に、スパッタリングによりチタン（Ｔｉ）９ａを５００Å程度堆積する。そして図２（ｄ）のように、７００℃、１０秒程度、窒素雰囲気中でアニールし、ゲート電極４、ソース・ドレイン領域のＳｉ層とＴｉが接している箇所即ち深い層５ｂ上でシリサイド化反応を起こさせる。そして、選択エッチ（アンモニア過水等）により、フィールド酸化膜２上、サイドウォール６、８上の未反応Ｔｉを選択的にエッチング除去する。さらに９００℃、１０秒程度のアニールによりチタンシリサイド９の低抵抗化を行なう。その後、図示しないが、従来同様、中間絶縁膜を堆積し、コンタクト・ホールを開口し、配線層を形成し、最後に保護膜を形成する。」
ウ　「【００２８】図４、図５に第３の実施例、図６、図７に第４の実施例のそれぞれ製造方法を示し以下に説明するが、この実施例はより実際のＣＭＯＳデバイスの製造に則したものである。
【００２９】図４ないし図５は本発明の第３の実施例の製造方法である。まず図４（ａ）のように、従来同様、Ｐ型基板１にフィールド酸化膜２形成、ゲート酸化膜３、ゲート電極４形成後、通常のホトリソ工程により、ＰｃｈＭＯＳＦＥＴ領域（図４の右半分）をホトレジスト２６ａで被い、ＬＤＤ層（Ｎ- 層）として、リン又は、ヒ素をイオン注入することで、ＮｃｈＭＯＳＦＥＴ領域（図４の左半分）にのみソース・ドレイン層のＮ- 層２０を形成する。次いで図４（ｂ）に示すように、前記ホトレジスト２６ａを除去し、全面にＣＶＤ法により、酸化膜もしくは、ボロン・リン等を含む酸化膜を堆積し、ＲＩＥ法により、異方性エッチングを行なうことにより、ゲート電極４側壁に、第１のサイドウォール２１を残す。その後、図４（ｃ）のように、ソース・ドレイン領域を形成する前に、８５０〜９００℃の温度でＳｉ表面を酸化させ、１００〜２００Åの熱酸化膜２２を形成する。その後、ＣＶＤ法により、窒化Ｓｉ膜２３（１００〜１０００Å）を全面に堆積させ、さらに、ＣＶＤ法により、酸化膜またはボロン・リン等の不純物を含んだ酸化膜２４を３０００〜６０００Å堆積させる。
【００３０】その後、図４（ｄ）のように、ＲＩＥ法により、異方性エッチングを行なうことにより、第１のサイドウォール２１の側壁に第２のサイドウォール２５を残す。このとき、第２のサイドウォールの幅は、０．２〜０．４μｍとなる。この際、第２のサイドウォール２５のエッチング後、サイドウォール部以外の窒化Ｓｉ膜２３及び熱酸化膜２２もエッチング除去する。
【００３１】その後、図４（ｅ）のように、ホトリソ工程により、ＰｃｈＭＯＳＦＥＴ形成領域をホトレジスト２６ｂで被い、全面に、深い接合の層５ｂを形成させる為のイオン注入を、リンを用いて、５０〜１５０ｋｅＶ、１×１０14〜１×１０15ｉｏｎｓ／ｃｍ2の条件で、注入する。
【００３２】その後、図５（ｆ）のように、ＰｃｈＭＯＳＦＥＴ領域のホトレジスト２６は除去せずに、第２のサイドウォール２５をフッ酸溶液、もしくは、ＲＩＥ法によるドライエッチングで除去した後、即ち第１のサイドウォール２１は残し、その構造で浅い接合の層５ａ形成のため、ヒ素を、３０〜６０ｋｅＶで３〜８×１０15ｉｏｎｓ／ｃｍ2の条件で注入する。この場合、サイドウォール２１はほぼＬ字形に残存するが、底辺のはみ出した部分は薄いので、前記注入はその部分を通り抜ける。即ち第１のサイドウォール２１の主部（本説明ではそのように記述する）がマスクとなる。その後図５（ｇ）のように、ホトレジスト２６ｂを除去し、同様のことを、ＰｃｈＭＯＳＦＥＴに関して行なう。従って説明は簡略にする。すなわち、ＮｃｈＭＯＳＦＥＴ形成領域をホトレジスト２７で被い、深い接合を形成させる為のイオン注入を、11Ｂ+ 、３０〜７０ｋｅＶ、１×１０14〜１×１０15ｉｏｎｓ／ｃｍ2又は、49ＢＦ2 + ５０〜１５０ｋｅＶ、１×１０14〜１×１０15ｉｏｎｓ／ｃｍ2の条件で行なう。その後図５（ｈ）のように、ＮｃｈＭＯＳＦＥＴ領域のホトレジスト２７は除去せずに、Ｐｃｈ側の第２のサイドウォール２８を、フッ酸溶液、もしくは、ＲＩＥ法によるドライエッチングで除去した後、浅い接合の形成のため、第１のサイドウォールの主部をマスクにして、49ＢＦ2 + を、４０〜７０ｋｅＶ、３〜８×１０15ｉｏｎｓ／ｃｍ2の条件で注入する。
【００３３】その後、ホトレジスト２７を除去し、８５０〜９５０℃、１０〜４０分程度の熱処理を窒素雰囲気中でアニールし、注入した不純物の活性化及び拡散を行なう。
【００３４】以上の条件により、前記ＮｃｈＭＯＳＦＥＴと同様、Ｎ- 層は、接合深さ０．０５〜０．１５μｍ、ヒ素によるＮ+ 層は、０．１〜０．２μｍ、リンによるＮ+ 層は、０．２０〜０．４５μｍの接合深さを持った接合となる。同様に、49ＢＦ2 + によるＰ+ 層は、接合深さ０．２０〜０．４０μｍ、11Ｂ+ 又は、49ＢＦ2 + によるＰ+ 層は、０．３５〜０．５０μｍの接合深さを持った接合となる。
【００３５】その後、図５（ｉ）のように、全面に、高融点金属を堆積させ、６００〜１０００℃の熱処理を施すことにより、高融点金属と、Ｐｏｌｙ−Ｓｉ及びＳｉとの間に、シリサイド化反応が生じ、自己整合的に、ゲート電極４及び、ソース・ドレイン部の深い層上に高融点金属のシリサイド２８が形成される。その後、未反応高融点金属２９を除去することにより図５（ｊ）に示す様に、サリサイド構造が完成する。」
エ　「【００３６】図６ないし図７に第４の実施例を示し以下に説明するが、第３の実施例と殆ど同じ工程もあり、その部分の説明は簡略化する。
【００３７】図６（ａ）のように、フィールド酸化膜２、ゲート電極としてゲート酸化膜３、ポリシリコン２１、高融点金属（ＷＳｉx ）２２を形成後、ＣＶＤ法により、酸化膜２３を１０００〜３０００Å形成し、ゲート電極のパターニングを行なう。その後、通常のホトリソ工程により、ＰｃｈＭＯＳＦＥＴ領域をホトレジスト２４で被い、Ｌｉｇｈｔｌｙ  Ｄｏｐｅ層（Ｎ- 層）として、リン又は、ヒ素を、イオン注入することで、ＮｃｈＭＯＳＦＥＴ領域にのみ、Ｎ- 層２５を形成する。その後、図６（ｂ）のように、レジスト２４を除去し、全面にＣＶＤ法により酸化膜２６を２５０〜１０００Å堆積し、続けて、ＣＶＤ法により、窒化Ｓｉ膜２７を５０〜５００Å堆積させる。この酸化膜２６と、窒化Ｓｉ膜２７が幅３００〜１５００Åの第１のサイドウォールとして機能することになる。続けて、ＣＶＤ法により、酸化膜またはボロン、リン等を含んだ酸化膜２８を３０００〜６０００Å堆積させる。
【００３８】その後図６（ｃ）のように、ＲＩＥ法により、異方性エッチングを行なうことにより、第１のサイドウォールの側壁に、第２のサイドウォール２９を残す。そして、図６（ｄ）のように、第２のサイドウォール２９のエッチング後そのサイドウォール部以外の窒化Ｓｉ膜２７及び酸化膜２６も、エッチング除去する。
【００３９】その後図６（ｅ）のように、ホトリソ工程により、ＰｃｈＭＯＳＦＥＴ形成領域をホトレジスト３０で被い、全面に、深い接合を形成させる為のイオン注入を、リンを用いて、５０〜１５０ｋｅＶ、１×１０14〜１×１０15ｉｏｎｓ／ｃｍ2の条件で注入する。次いで図７（ｆ）のように、ＰｃｈＭＯＳＦＥＴ領域のホトレジスト３０は、除去せずに、第２のサイドウォール２９を、フッ酸溶液、もしくは、ＲＩＥ法によるドライエッチングで、除去した後、ヒ素を、４０〜１００ｋｅＶで、３〜８×１０15ｉｏｎｓ／ｃｍ2注入する。その後、ホトレジスト３０を除去し、同様のことを、ＰｃｈＭＯＳＦＥＴに関して行なう。
【００４０】すなわち、図７（ｇ）のように、ＮｃｈＭＯＳＦＥＴ形成領域を、ホトレジスト３１で被い、深い接合を形成させる為のイオン注入を、11Ｂ+ 、３０〜７０ｋｅＶ、１×１０14〜１×１０15ｉｏｎｓ／ｃｍ2 又は、49ＢＦ2 + ５０〜１５０ｋｅＶ、１×１０14〜１×１０15ｉｏｎｓ／ｃｍ2の条件で行なう。
【００４１】その後図７（ｈ）のように、ＮｃｈＭＯＳＦＥＴ領域のホトレジスト３１は除去せずに、Ｐｃｈ側の第２のサイドウォール３２を、フッ酸溶液、もしくは、ＲＩＥ法によるドライエッチングで除去した後、49ＢＦ2 + を４０〜７０ｋｅＶ、３〜８×１０15ｉｏｎｓ／ｃｍ2の条件で注入する。
【００４２】その後図７（ｉ）のように、ホトレジスト３１を除去し、８５０〜９５０℃、１０〜４０分程度の熱処理を窒素雰囲気中でアニールし、注入した不純物の活性化及び拡散を行なう。以上の条件により、Ｎ- 層は、接合深さ０．１〜０．２μｍ、ヒ素によるＮ+ 層は、０．１５〜０．２５μｍ、リンによるＮ+ 層は０．３５〜０．５０μｍの接合深さを持った接合となる。同様に、49ＢＦ2 + によるＰ+ 層は、接合深さ０．２５〜０．４０μｍ、11Ｂ+ 又は49ＢＦ2 + によるＰ+ 層は、０．３５〜０．５０μｍの接合深さを持った接合となる。
【００４３】その後図７（ｉ）のように、熱リン酸溶液を用いて、窒化Ｓｉ膜２７を除去した後、全面に、高融点金属３２を堆積させ、６００〜１０００℃の熱処理を施すことにより、高融点金属とＳｉとの間に、シリサイド化反応が生じ、自己整合的に、ソース・ドレイン部に高融点金属のシリサイド３３が形成される。この場合第２の実施例同様、ゲート電極上には酸化膜２３があるのでシリサイド化されない。その後、未反応高融点金属を除去することにより、図７（ｊ）に示す様に、サリサイド構造が完成する。
【００４４】この第４の実施例で、ゲート電極の上層に少くとも酸化膜２３を形成せずにおけば、第３の実施例同様、そのゲート電極の上にもシリサイド形成ができる。」
　
　上記ア〜エによれば、刊行物１には、第４の実施例に注目して、以下の発明が記載されている。
「Ｐ型Ｓｉ基板に、第１のサイドウォールの外側に製造途中で除去された第２のサイドウォールが存在する条件でイオン注入された11Ｂ+ 又は49ＢＦ2 + によるＰ+ 層であるソース・ドレイン部の深い層を有するＰｃｈＭＯＳＦＥＴと、前記第１のサイドウォールの外側に製造途中で除去された前記第２のサイドウォールが存在する条件でイオン注入されたリンによるＮ+ 層であるソース・ドレイン部の深い層を有するＮｃｈＭＯＳＦＥＴとからなり、前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部と前記ＮｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の上部に形成されたシリサイド層を備え、かつ、前記Ｐ型Ｓｉ基板１上にゲート酸化膜３と、ゲート電極と、前記第１のサイドウォールとを前記ＰｃｈＭＯＳＦＥＴと前記ＮｃｈＭＯＳＦＥＴとが備えたＣＭＯＳデバイスにおいて、前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さを有し、前記ＮｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さを有し、前記第１のサイドウォールの幅は３００〜１５００Åであることを特徴とするＣＭＯＳデバイス。」
　
３−３　対比
　本願の補正後の請求項１に係る発明（以下「本願補正発明」という。）と刊行物１に記載された発明（以下「引用発明」という。）とを対比する。
（ａ）引用発明の「Ｐ型Ｓｉ基板」は、本願補正発明の「シリコン」に相当する。
（ｂ）引用発明の「ＭＯＳＦＥＴ」は、本願補正発明の「電界効果型トランジスタ」に相当するので、引用発明の「イオン注入された11Ｂ+ 又は49ＢＦ2 + によるＰ+ 層であるソース・ドレイン部の深い層を有するＰｃｈＭＯＳＦＥＴ」と「イオン注入されたリンによるＮ+ 層であるソース・ドレイン部の深い層を有するＮｃｈＭＯＳＦＥＴ」とは、それぞれ、本願補正発明の「不純物イオンが注入されたＰ型ソース／ドレイン領域を有する電界効果型トランジスタ」と「不純物イオンが注入されたＮ型ソース／ドレイン領域を有する電界効果型トランジスタ」とに相当する。
（ｃ）引用発明の「ゲート酸化膜」は、本願補正発明の「ゲート絶縁膜」に相当する。
（ｄ）引用発明の「第１のサイドウォール」は、本願補正発明の「ゲート電極側壁のサイドウォールスペーサー」に相当し、また、引用発明の「第１のサイドウォールの幅」は、本願補正発明の「前記サイドウォールスペーサーのシリコン上面に平行な方向の厚さ」に相当する。
（ｅ）引用発明の「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部と前記ＮｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の上部に形成されたシリサイド層」は、本願補正発明の「前記Ｐ型及びＮ型ソース／ドレイン領域上に、シリサイド膜を有する配線」を備えることに相当する。
（ｆ）引用発明の「ＣＭＯＳデバイス」は、本願補正発明の「ＣＭＯＳ半導体装置」に相当する。
　
　すると、本願補正発明と引用発明とは、
「シリコンに、不純物イオンが注入されたＰ型ソース／ドレイン領域を有する電界効果型トランジスタと、不純物イオンが注入されたＮ型ソース／ドレイン領域を有する電界効果型トランジスタとからなり、前記Ｐ型及びＮ型ソース／ドレイン領域上に、シリサイド膜を有する配線を備え、かつシリコン上にゲート絶縁膜と、ゲート電極と、ゲート電極側壁のサイドウォールスペーサーとを前記各電界効果型トランジスタが備えたＣＭＯＳ半導体装置。」の点で一致し、以下の点で相違する。
　
・相違点１
　本願補正発明は、「前記Ｐ型ソース／ドレイン領域の接合深さは前記Ｎ型ソース／ドレイン領域の接合深さに対して浅」いのに対して、引用発明は、「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さを有し、前記ＮｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さを有」する点。
・相違点２
　本願補正発明は、「前記シリコンの酸素濃度が１×１０18／ｃｍ3以下であ」るのに対して、引用発明は、本願補正発明の「シリコン」に相当する、「Ｐ型Ｓｉ基板」の酸素濃度についての記載がない点。
・相違点３
　本願補正発明は、「前記サイドウォールスペーサーのシリコン上面に平行な方向の厚さが対応する電界効果型トランジスタの前記Ｐ型及びＮ型ソース／ドレイン領域の接合深さの０．７倍以上であ」るのに対して、引用発明は、このような記載がない点。
・相違点４
　本願補正発明は、「前記ゲート電極が、１００〜２００ｎｍの厚さと０．２μｍ以下のゲート長とを有する」のに対して、引用発明は、ゲート電極の厚さとゲート長についての記載がない点。
　
３−４　判断
　上記相違点１ないし４について検討する。
・相違点１について
（ａ）引用発明は、「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さを有し、前記ＮｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さを有」する。
（ｂ）上記（ａ）の記載から、「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さ」から、接合深さが選択できるものであり、一方、「前記ＮｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さ」から、接合深さが選択できるものであるから、例えば、「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層」は、０．３５〜０．５０μｍの接合深さのうちの、０．３５μｍの接合深さに設定し、「前記ＮｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層」は、０．３５〜０．５０μｍの接合深さのうちの、０．３６〜０．５０μｍの範囲の接合深さに設定すると、「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層」の「接合深さ」は、「前記ＮｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層」の「接合深さ」よりも浅くなるものである。
（ｃ）ところで、本願の願書に最初に添付した明細書の発明の詳細な説明においては、例えば【００９０】段落に、「上記図より、導電型がｐ型であるソース領域とドレイン領域の接合深さ（ｘｐ）が、導電型がｎ型であるソース領域とドレイン領域の接合深さ（ｘｎ）と同程度か又は浅いことにより、ｎチャネル、ｐチャネルとも短チャネル効果に強いＣＭＯＳトランジスタ構造となる。これに対して、従来報告されている半導体装置では、同時に熱処理するため、ｘｐ＞ｘｎの関係を有している。」との記載がある。しかしながら、通常のＣＭＯＳ半導体装置のみならず本願補正発明に係る
完成品である「ＣＭＯＳ半導体装置」
完成品である「ＣＭＯＳ半導体装置」について、
（ｄ）一方、ＣＭＯＳ半導体装置において、ＰｃｈＭＯＳＦＥＴが特に短チャネル効果を生じやすく、それを抑制するために浅い接合が求められていることは、例えば特開平６−１９６６４４号公報等にも記載されているように周知であるから、本願補正発明においても、ＰｃｈＭＯＳＦＥＴの短チャネル効果を抑制するために、可能な限り「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層」の接合深さを浅く設定することは、当業者であれば当然考慮に入れるべきことである。
（ｅ）したがって、引用発明の「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さを有し、前記ＮｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さを有」するものとする際に、「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層」と「前記ＮｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層」のそれぞれの接合深さを、０．３５〜０．５０μｍの範囲で設定して、本願補正発明のごとく、「前記Ｐ型ソース／ドレイン領域の接合深さは前記Ｎ型ソース／ドレイン領域の接合深さに対して浅く」するようになすことは、当業者の設計事項と認められる。
・相違点２について
（ａ）本願の願書に最初に添付した明細書の発明の詳細な説明の【００３０】段落には、「酸素濃度を１×１０18個／ｃｍ3 以下にする方法としては、例えばイントリンシック・ゲッタリング法（ＩＧ処理）が挙げられる。この公知の技術は、無酸素及び無欠陥の層（ＤＺ）をシリコン基半導体基板の表面層に形成する方法である。」ことが、記載されている。
（ｂ）一方、以下の、周知例１、２に記載のように、シリコン基板表面の酸素濃度を低減するために、イントリンシック・ゲッタリング法（ＩＧ処理）を用いることは周知技術であり、周知例２には、イントリンシック・ゲッタリング法（ＩＧ処理）を用いた際の、酸素濃度についての記載も認められる。
（ｃ−１）周知例１．特開平６−２９３８２号公報（【０００６】段落の記載を参照）には、「予め酸素を比較的高濃度含有する基板を用いて、高温熱処理を施して表面の酸素をアウトディフュージョンさせ、基板内部に残留する酸素を熱処理により析出させるいわゆるイントリンシックゲッタリング（ＩＧ）等が行われている。このＩＧによる場合、素子を形成する表面層は酸素の析出も結晶欠陥もないデニューデッドゾーンとなり、一方基板内部には酸素の析出物と結晶欠陥が高密度に形成され、これらがゲッタリング効果をもつ。」（【０００６】段落）ことが、記載されている。
（ｃ−２）周知例２．特開平４−３５５９５９号公報）（【０００３】段落の記載を参照）には、「内部に過飽和に酸素を含有し、表面部分の酸素濃度が３×１０１７ｃｍ−３以下となるような構造を持つものには、イントリンシックゲッタリング（ＩＧ）ウェーハやエピタキシャルウェーハ等が存在する。しかし、ＩＧウェーハの表面層の酸素濃度は、処理条件やウェーハ特性に依存するため常に３×１０１７ｃｍ−３以下にすることは困難である。」（【０００３】段落）ことが、記載されている。
（ｄ）したがって、本願の願書に最初に添付した明細書の発明の詳細な説明に記載されており、かつ、周知技術である、イントリンシック・ゲッタリング法（ＩＧ処理）を採用すると、シリコン基板（本願補正発明のシリコンに相当）の酸素濃度が低減できるものであり、本願補正発明の「前記シリコンの酸素濃度が１×１０18／ｃｍ3以下であ」るようになすことも、シリコンの酸素濃度として、格別な値ではなく、単に、望ましい酸素濃度の範囲に限定したに過ぎないので、ＣＭＯＳ半導体装置に用いるシリコン基板として、本願補正発明のごとく、「前記シリコンの酸素濃度が１×１０18／ｃｍ3以下であ」るようになすことは、当業者が適宜設定できた程度のことと認められる。
・相違点３について
（ａ）引用発明の「第１のサイドウォールの幅は３００〜１５００Å」である。
（ｂ）上記（ａ）の数値のうち、１５００Å、すなわち、０．１５０μｍと、引用発明の「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さを有し、前記ＮｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さを有」することのうち、例えば、接合深さとして、「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５μｍ」「の接合深さ」を用いて、計算すると、第１のサイドウォールの幅が接合深さの約０．４３倍であり、本願補正発明の「０．７倍以上」よりも小さい数値である。
（ｃ）しかしながら、引用発明は、最終的には、ＣＭＯＳデバイスのサイドウォールとしては残存しないが、製造途中に存在する「第１のサイドウォールの外側に製造途中で除去された第２のサイドウォール」が存在している。この「第２のサイドウォール」について、刊行物１の摘記事項エに示す第４の実施例には、「続けて、ＣＶＤ法により、酸化膜またはボロン、リン等を含んだ酸化膜２８を３０００〜６０００Å堆積させる。」（【００３７】段落）、「その後図６（ｃ）のように、ＲＩＥ法により、異方性エッチングを行なうことにより、第１のサイドウォールの側壁に、第２のサイドウォール２９を残す。」（【００３８】段落）ことが記載されているものの、第２のサイドウォール２９の幅については、明記されていない。
（ｄ）しかしながら、刊行物１の摘記事項ウに示す第３の実施例には、「ＣＶＤ法により、酸化膜またはボロン・リン等の不純物を含んだ酸化膜２４を３０００〜６０００Å堆積させる。」（【００２９】段落）、「その後、図４（ｄ）のように、ＲＩＥ法により、異方性エッチングを行なうことにより、第１のサイドウォール２１の側壁に第２のサイドウォール２５を残す。このとき、第２のサイドウォールの幅は、０．２〜０．４μｍとなる。」（【００３０】段落）という記載があり、この記載は、上記（ｃ）に記載の「ＣＶＤ法により、酸化膜またはボロン、リン等を含んだ酸化膜２８を３０００〜６０００Å堆積させる。」（【００３７】段落）、「その後図６（ｃ）のように、ＲＩＥ法により、異方性エッチングを行なうことにより、第１のサイドウォールの側壁に、第２のサイドウォール２９を残す。」（【００３８】段落）ことと同等の記載であり、刊行物１の第３の実施例では、さらに、「第２のサイドウォールの幅は、０．２〜０．４μｍとなる。」（【００３０】段落）のであるから、刊行物１の第４の実施例においても、ほぼ、「第２のサイドウォールの幅は、０．２〜０．４μｍとなる。」と推測できる。
（ｅ）そうすると、引用発明の「ソース・ドレイン部の深い層」を形成するためには、「第２のサイドウォールが存在する」ところ、このときのサイドウォールの幅は、「第１のサイドウォールの幅」である「３００〜１５００Å」と「第２のサイドウォールの幅」と推測される「０．２〜０．４μｍ」とを加えたものであり、その最大値は、「０．１５μｍ」＋「０．４μｍ」＝「０．５５μｍ」となる。
（ｆ）そこで、上記（ｅ）に記載の「第１のサイドウォールの幅」である「１５００Å」と「第２のサイドウォールの幅」と推測される「０．４μｍ」とを加えた数値である、０．５５μｍと、引用発明の「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さを有し、前記ＮｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さを有」することのうち、例えば、接合深さとして、「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５μｍ」「の接合深さ」を用いて、計算すると、第１のサイドウォールの幅が接合深さの約１．５７倍であり、本願補正発明の「０．７倍以上」の数値範囲と重なっている。
（ｇ）上記（ｃ）に記載したように、引用発明の「第２のサイドウォール」は、最終的には、ＣＭＯＳデバイスのサイドウォールとしては残存しないが、刊行物１の摘記事項イに示す第１の実施例には、「ＮＭＯＳ−ＦＥＴ構造の場合」（【００１９】段落）ではあるが、「第１のサイドウォール６」だけでなく、「第２のサイドウォール８」をデバイスの完成時に残存するように構成することが、示されており（図１、図２も参照）、この構成を引用発明のＣＭＯＳデバイスにも適用できることは明らかである。
（ｈ）したがって、引用発明のＣＭＯＳデバイスに、上記（ｇ）に記載の、「第１のサイドウォール６」だけでなく、「第２のサイドウォール８」をデバイスの完成時に残存するように構成することを適用し、かつ、「第１のサイドウォールの幅」と、「第２のサイドウォールの幅」を、上記（ｅ）、（ｆ）に記載の幅に設定することにより、本願補正発明のごとく、「前記サイドウォールスペーサーのシリコン上面に平行な方向の厚さが対応する電界効果型トランジスタの前記Ｐ型及びＮ型ソース／ドレイン領域の接合深さの０．７倍以上であ」るようになすことは、当業者が適宜なし得た程度のことと認められる。
・相違点４について
（ａ）刊行物１の摘記事項イには、「ゲート電極４（ポリシリコンで約３０００Å）」（【００２１】段落）という記載があり、ゲート電極が、ポリシリコンで約３０００Å、すなわち、３００ｎｍの厚さであることが、記載されているが、本願補正発明の「前記ゲート電極が、１００〜２００ｎｍの厚さ」の数値範囲には、入っていない。
（ｂ）しかしながら、本願補正発明の「前記ゲート電極が、１００〜２００ｎｍの厚さ」を有することについては、例えば、本願の願書に最初に添付した明細書の発明の詳細な説明の欄の【０１４７】段落に、「図２５から、この実施例におけるトランジスタのゲート電極が１００〜２００ｎｍ程度と薄いので、ソース及びドレイン領域の注入エネルギーが比較的低エネルギーでもゲート電極の空乏化の抑制が可能であることが判った。」との記載がある。しかしながら、本願補正発明においては、「ゲート電極」の材料が、「多結晶シリコン膜」と特定されているわけではなく、例えば、アルミニウムや、アルミニウムの合金のように、不純物の注入を伴わない材料をゲート電極として採用することもできるため、上記記載は、意味を有さず、「１００〜２００ｎｍ」という数値範囲は、臨界的意義を有さない。
（ｃ）一方、ゲート電極の膜厚として「１００〜２００ｎｍ」という値をとること自体は、例えば特開平６−２６８１６５号公報等にも記載されているように周知であるから、本願補正発明のごとく、「前記ゲート電極が、１００〜２００ｎｍの厚さ」とすることは、ＣＭＯＳデバイスの微細化に伴って、当業者が適宜設定できた程度のことと認められる。
（ｄ）また、本願補正発明の「０．２μｍ以下のゲート長」についても、サブミクロン時代のＣＭＯＳデバイスの微細化に伴う設計事項と認められる。
　
　したがって、本願補正発明は、刊行物１に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
３−５　独立特許要件についてのむすび
　以上のとおり、本願補正発明は、特許法第２９条第２項の規定により特許出願の際独立して特許を受けることができないので、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するものである。
　
４　まとめ
　上記の「３−５」に記載のとおり、本件補正は、平成１８年法律第５５号改正附則第３条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。
　
　
第３　本願発明について
１　本願発明について
　平成１９年１１月１２日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし４に係る発明は、平成１８年５月１９日付けの手続補正書の請求項１ないし４に記載された事項により特定されるとおりのものであるところ、そのうち、本願の請求項１に係る発明は、以下のとおりのものである。
「【請求項１】　シリコンに、不純物イオンが注入されたＰ型ソース／ドレイン領域を有する電界効果型トランジスタと、不純物イオンが注入されたＮ型ソース／ドレイン領域を有する電界効果型トランジスタとからなり、前記Ｐ型及びＮ型ソース／ドレイン領域上に、シリサイド膜を有する配線を備え、かつシリコン上にゲート絶縁膜と、ゲート電極と、ゲート電極側壁のサイドウォールスペーサーとを前記各電界効果型トランジスタが備えたＣＭＯＳ半導体装置において、
　前記Ｐ型ソース／ドレイン領域の接合深さは前記Ｎ型ソース／ドレイン領域の接合深さに対して、等しいか、或は浅く、
　前記シリコンの酸素濃度が１×１０18／ｃｍ3以下であり、
　前記サイドウォールスペーサーのシリコン上面に平行な方向の厚さが対応する電界効果型トランジスタの前記Ｐ型及びＮ型ソース／ドレイン領域の接合深さの０．７倍以上であることを特徴とするＣＭＯＳ半導体装置。」
　
２　引用刊行物に記載された発明
　刊行物１に記載された事項及び引用発明は、上記の「第２　３−２」に記載されたとおりである。
　
３　対比
　本願の請求項１に係る発明（以下「本願発明」という。）と引用発明とを対比する。
（ａ）引用発明の「Ｐ型Ｓｉ基板」は、本願発明の「シリコン」に相当する。
（ｂ）引用発明の「ＭＯＳＦＥＴ」は、本願発明の「電界効果型トランジスタ」に相当するので、引用発明の「イオン注入された11Ｂ+ 又は49ＢＦ2 + によるＰ+ 層であるソース・ドレイン部の深い層を有するＰｃｈＭＯＳＦＥＴ」と「イオン注入されたリンによるＮ+ 層であるソース・ドレイン部の深い層を有するＮｃｈＭＯＳＦＥＴ」とは、それぞれ、本願発明の「不純物イオンが注入されたＰ型ソース／ドレイン領域を有する電界効果型トランジスタ」と「不純物イオンが注入されたＮ型ソース／ドレイン領域を有する電界効果型トランジスタ」とに相当する。
（ｃ）引用発明の「ゲート酸化膜」は、本願発明の「ゲート絶縁膜」に相当する。
（ｄ）引用発明の「第１のサイドウォール」は、本願発明の「ゲート電極側壁のサイドウォールスペーサー」に相当し、また、引用発明の「第１のサイドウォールの幅」は、本願発明の「前記サイドウォールスペーサーのシリコン上面に平行な方向の厚さ」に相当する。
（ｅ）引用発明の「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部と前記ＮｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の上部に形成されたシリサイド層」は、本願発明の「前記Ｐ型及びＮ型ソース／ドレイン領域上に、シリサイド膜を有する配線」を備えることに相当する。
（ｆ）引用発明の「ＣＭＯＳデバイス」は、本願発明の「ＣＭＯＳ半導体装置」に相当する。
　
　そうすると、本願発明と引用発明とは、
「シリコンに、不純物イオンが注入されたＰ型ソース／ドレイン領域を有する電界効果型トランジスタと、不純物イオンが注入されたＮ型ソース／ドレイン領域を有する電界効果型トランジスタとからなり、前記Ｐ型及びＮ型ソース／ドレイン領域上に、シリサイド膜を有する配線を備え、かつシリコン上にゲート絶縁膜と、ゲート電極と、ゲート電極側壁のサイドウォールスペーサーとを前記各電界効果型トランジスタが備えたＣＭＯＳ半導体装置。」の点で一致し、以下の点で相違する。
　
・相違点５
　本願発明は、「前記Ｐ型ソース／ドレイン領域の接合深さは前記Ｎ型ソース／ドレイン領域の接合深さに対して、等しいか、或は浅」いのに対して、引用発明は、「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さを有し、前記ＮｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さを有」する点。
・相違点６
　本願発明は、「前記シリコンの酸素濃度が１×１０18／ｃｍ3以下であ」るのに対して、引用発明は、本願発明の「シリコン」に相当する、「Ｐ型Ｓｉ基板」の酸素濃度についての記載がない点。
・相違点７
　本願発明は、「前記サイドウォールスペーサーのシリコン上面に平行な方向の厚さが対応する電界効果型トランジスタの前記Ｐ型及びＮ型ソース／ドレイン領域の接合深さの０．７倍以上であ」るのに対して、引用発明は、このような記載がない点。
　
４　当審の判断
　以下において、相違点５ないし７について検討する。
・相違点５について
（ａ）引用発明は、「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さを有し、前記ＮｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さを有」する。
（ｂ）上記（ａ）の記載から、「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さ」から、接合深さが選択できるものであり、一方、「前記ＮｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さ」から、接合深さが選択できるものであるから、例えば、「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層」は、０．３５〜０．５０μｍの接合深さのうちの、０．３５μｍの接合深さに設定し、「前記ＮｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層」は、０．３５〜０．５０μｍの接合深さのうちの、任意の値に設定すると、「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層」の「接合深さ」は、「前記ＮｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層」の「接合深さ」に対し、等しいか、或は浅くなるものである。
（ｃ）ところで、本願の願書に最初に添付した明細書の発明の詳細な説明においては、例えば【００９０】段落に、「上記図より、導電型がｐ型であるソース領域とドレイン領域の接合深さ（ｘｐ）が、導電型がｎ型であるソース領域とドレイン領域の接合深さ（ｘｎ）と同程度か又は浅いことにより、ｎチャネル、ｐチャネルとも短チャネル効果に強いＣＭＯＳトランジスタ構造となる。これに対して、従来報告されている半導体装置では、同時に熱処理するため、ｘｐ＞ｘｎの関係を有している。」との記載がある。しかしながら、通常のＣＭＯＳ半導体装置のみならず本願発明に係る
完成品である「ＣＭＯＳ半導体装置」
完成品である「ＣＭＯＳ半導体装置」について、
（ｄ）一方、ＣＭＯＳ半導体装置において、ＰｃｈＭＯＳＦＥＴが特に短チャネル効果を生じやすく、それを抑制するために浅い接合が求められていることは、例えば特開平６−１９６６４４号公報等にも記載されているように周知であるから、本願発明においても、ＰｃｈＭＯＳＦＥＴの短チャネル効果を抑制するために、可能な限り「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層」の接合深さを浅く設定することは、当業者であれば当然考慮に入れるべきことである。
　（ｅ）したがって、引用発明の「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さを有し、前記ＮｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さを有」する際に、「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層」と「前記ＮｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層」のそれぞれの接合深さを、０．３５〜０．５０μｍの範囲で設定して、本願発明のごとく、「前記Ｐ型ソース／ドレイン領域の接合深さは前記Ｎ型ソース／ドレイン領域の接合深さに対して、等しいか、或は浅く」するようになすことは、当業者の設計事項と認められる。
・相違点６について
（ａ）本願の願書に最初に添付した明細書の発明の詳細な説明の【００３０】段落には、「酸素濃度を１×１０18個／ｃｍ3 以下にする方法としては、例えばイントリンシック・ゲッタリング法（ＩＧ処理）が挙げられる。この公知の技術は、無酸素及び無欠陥の層（ＤＺ）をシリコン基半導体基板の表面層に形成する方法である。」ことが、記載されている。
（ｂ）一方、以下の、周知例１、２に記載のように、シリコン基板表面の酸素濃度を低減するために、イントリンシック・ゲッタリング法（ＩＧ処理）を用いることは周知技術であり、周知例２には、イントリンシック・ゲッタリング法（ＩＧ処理）を用いた際の、酸素濃度についての記載も認められる。
（ｃ−１）周知例１．特開平６−２９３８２号公報（【０００６】段落の記載を参照）には、「予め酸素を比較的高濃度含有する基板を用いて、高温熱処理を施して表面の酸素をアウトディフュージョンさせ、基板内部に残留する酸素を熱処理により析出させるいわゆるイントリンシックゲッタリング（ＩＧ）等が行われている。このＩＧによる場合、素子を形成する表面層は酸素の析出も結晶欠陥もないデニューデッドゾーンとなり、一方基板内部には酸素の析出物と結晶欠陥が高密度に形成され、これらがゲッタリング効果をもつ。」（【０００６】段落）ことが、記載されている。
（ｃ−２）周知例２．特開平４−３５５９５９号公報（【０００３】段落の記載を参照）には、「内部に過飽和に酸素を含有し、表面部分の酸素濃度が３×１０１７ｃｍ−３以下となるような構造を持つものには、イントリンシックゲッタリング（ＩＧ）ウェーハやエピタキシャルウェーハ等が存在する。しかし、ＩＧウェーハの表面層の酸素濃度は、処理条件やウェーハ特性に依存するため常に３×１０１７ｃｍ−３以下にすることは困難である。」（【０００３】段落）ことが、記載されている。
（ｄ）したがって、本願の願書に最初に添付した明細書の発明の詳細な説明に記載されており、かつ、周知技術である、イントリンシック・ゲッタリング法（ＩＧ処理）を採用すると、シリコン基板（本願発明のシリコンに相当）の酸素濃度が低減できるものであり、本願発明の「前記シリコンの酸素濃度が１×１０18／ｃｍ3以下であ」るようになすことも、シリコンの酸素濃度として格別な値ではなく、単に、望ましい酸素濃度の範囲に限定したに過ぎないので、ＣＭＯＳ半導体装置に用いるシリコン基板として、本願発明のごとく、「前記シリコンの酸素濃度が１×１０18／ｃｍ3以下であ」るようになすことは、当業者が適宜設定できた程度のことと認められる。
・相違点７について
（ａ）引用発明の「第１のサイドウォールの幅は３００〜１５００Å」である。
（ｂ）上記（ａ）の数値のうち、１５００Å、すなわち、０．１５０μｍと、引用発明の「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さを有し、前記ＮｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さを有」することのうち、例えば、接合深さとして、「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５μｍ」「の接合深さ」を用いて、計算すると、第１のサイドウォールの幅が接合深さの約０．４３倍であり、本願発明の「０．７倍以上」よりも、小さい数値である。
（ｃ）しかしながら、引用発明は、最終的には、ＣＭＯＳデバイスのサイドウォールとしては残存しないが、製造途中に存在する「第１のサイドウォールの外側に製造途中で除去された第２のサイドウォール」が存在している。この「第２のサイドウォール」について、刊行物１の摘記事項エに示す第４の実施例には、「続けて、ＣＶＤ法により、酸化膜またはボロン、リン等を含んだ酸化膜２８を３０００〜６０００Å堆積させる。」（【００３７】段落）、「その後図６（ｃ）のように、ＲＩＥ法により、異方性エッチングを行なうことにより、第１のサイドウォールの側壁に、第２のサイドウォール２９を残す。」（【００３８】段落）ことが記載されているものの、第２のサイドウォール２９の幅については、明記されていない。
（ｄ）しかしながら、刊行物１の摘記事項ウに示す第３の実施例には、「ＣＶＤ法により、酸化膜またはボロン・リン等の不純物を含んだ酸化膜２４を３０００〜６０００Å堆積させる。」（【００２９】段落）、「その後、図４（ｄ）のように、ＲＩＥ法により、異方性エッチングを行なうことにより、第１のサイドウォール２１の側壁に第２のサイドウォール２５を残す。このとき、第２のサイドウォールの幅は、０．２〜０．４μｍとなる。」（【００３０】段落）という記載があり、この記載は、上記（ｃ）に記載の「ＣＶＤ法により、酸化膜またはボロン、リン等を含んだ酸化膜２８を３０００〜６０００Å堆積させる。」（【００３７】段落）、「その後図６（ｃ）のように、ＲＩＥ法により、異方性エッチングを行なうことにより、第１のサイドウォールの側壁に、第２のサイドウォール２９を残す。」（【００３８】段落）ことと同等の記載であり、刊行物１の第３の実施例では、さらに、「第２のサイドウォールの幅は、０．２〜０．４μｍとなる。」（【００３０】段落）のであるから、刊行物１の第４の実施例においても、ほぼ、「第２のサイドウォールの幅は、０．２〜０．４μｍとなる。」と推測できる。
（ｅ）そうすると、引用発明の「ソース・ドレイン部の深い層」を形成するためには、「第２のサイドウォールが存在する」ところ、このときのサイドウォールの幅は、「第１のサイドウォールの幅」である「３００〜１５００Å」と「第２のサイドウォールの幅」と推測される「０．２〜０．４μｍ」とを加えたものであり、その最大値は、「０．１５μｍ」＋「０．４μｍ」＝「０．５５μｍ」となる。
（ｆ）そこで、上記（ｅ）に記載の「第１のサイドウォールの幅」である「１５００Å」と「第２のサイドウォールの幅」と推測される「０．４μｍ」とを加えた数値である、０．５５μｍと、引用発明の「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さを有し、前記ＮｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５〜０．５０μｍの接合深さを有」することのうち、例えば、接合深さとして、「前記ＰｃｈＭＯＳＦＥＴの前記ソース・ドレイン部の深い層は、０．３５μｍ」「の接合深さ」を用いて、計算すると、第１のサイドウォールの幅が接合深さの約１．５７倍であり、本願発明の「０．７倍以上」の数値範囲と重なっている。
（ｇ）上記（ｃ）に記載したように、引用発明の「第２のサイドウォール」は、最終的には、ＣＭＯＳデバイスのサイドウォールとしては残存しないが、刊行物１の摘記事項イに示す第１の実施例には、「ＮＭＯＳ−ＦＥＴ構造の場合」（【００１９】段落）ではあるが、「第１のサイドウォール６」だけでなく、「第２のサイドウォール８」をデバイスの完成時に残存するように構成することが、示されており（図１、図２も参照）、この構成を引用発明のＣＭＯＳデバイスにも適用できることは明らかである。
（ｈ）したがって、引用発明のＣＭＯＳデバイスに、上記（ｇ）に記載の、「第１のサイドウォール６」だけでなく、「第２のサイドウォール８」をデバイスの完成時に残存するように構成することを適用し、かつ、「第１のサイドウォールの幅」と、「第２のサイドウォールの幅」を、上記（ｅ）、（ｆ）に記載の幅に設定することにより、本願発明のごとく、「前記サイドウォールスペーサーのシリコン上面に平行な方向の厚さが対応する電界効果型トランジスタの前記Ｐ型及びＮ型ソース／ドレイン領域の接合深さの０．７倍以上であ」るようになすことは、当業者が適宜なし得た程度のことと認められる。
　
　したがって、本願発明は、引用発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　
第４　むすび
　以上のとおり、本願発明は、特許法第２９条第２項の規定により特許を受けることができないので、本願は拒絶されるべきものである。
　よって、結論のとおり審決する。