【事件の表示】
　特願２０００−２８００４５「半導体回路基板を配置する方法およびそのシステム」拒絶査定不服審判事件〔平成１３年　４月２７日出願公開、特開２００１−１１８９３２〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成１２年９月１４日（優先権主張　１９９９年９月１５日、米国）の出願であって、平成１５年８月２１日付けで拒絶査定がなされ、これに対して同年１１月１１日に拒絶査定に対する審判請求がなされるとともに、同日に手続補正がなされ、その後当審において、平成１７年１２月２１日付けで審尋がなされ、その後平成１８年６月２３日に回答書が提出されたものである。
　　　
２．平成１５年１１月１１日付けの手続補正（以下、「本件補正」という。）について
　［補正却下の決定の結論］
　平成１５年１１月１１日付けの手続補正を却下する。
　［理由］
　（１）本件補正の内容
　補正前の請求項１及び５を補正するものであって、補正後の請求項１及び５に係る発明は以下のとおりである。
「【請求項１】
　チップのフロアスペース上の、ドライバと１つ以上のレシーバとの間に、半導体回路デバイスを配置する方法であって、
　前記ドライバと前記１つ以上のレシーバとの間の距離をそれぞれ決定するステップと、
　前記距離のうち最短距離を決定するステップと、
　前記最短距離に沿った中間点を決定するステップと、
　前記中間点が、１つ以上のブロック化半導体回路デバイスのフロアスペースに予め指定されているかを決定するステップと、
　前記中間点が、前記１つ以上のブロック化半導体回路デバイスに予め指定されていない場合には、前記中間点に前記半導体回路デバイスを配置するステップと、
　前記中間点が前記１つ以上のブロック化半導体回路デバイスに予め指定されている場合には、前記中間点から８方向に配列されている最適位置まで増分的かつスパイラル状に移動させることにより、前記最適位置に前記半導体回路デバイスを配置するステップとを含む方法。」
「【請求項５】
　チップのフロアスペース上の、ドライバと１つ以上のレシーバとの間に半導体回路基板を配置するシステムであって、
　前記ドライバと前記１つ以上のレシーバとの間の距離をそれぞれ決定する手段と、
　前記距離のうち最短距離を決定する手段と、
　前記最短距離に沿った中間点を決定する手段と、
　前記中間点が、１つ以上のブロック化半導体回路デバイスのフロアスペースに予め指定されているかを決定する手段と、
　前記中間点が、前記１つ以上のブロック化半導体回路デバイスに予め指定されている場合には、前記中間点に前記半導体回路デバイスを配置する手段と、
　前記中間点が前記１つ以上のブロック化半導体回路デバイスに予め指定されている場合には、前記中間点から８方向に配列されている最適位置まで増分的かつスパイラル状に移動させて、前記最適位置に前記半導体回路デバイスを配置する手段とを備えたシステム。」
　
　（２）本件補正の内容の整理
　補正事項１
　補正前の請求項１の「前記中間点から複数方向に配列されている最適位置まで増分的かつスパイラル状に移動させることにより」を、
　補正後の請求項１の「前記中間点から８方向に配列されている最適位置まで増分的かつスパイラル状に移動させることにより」と補正すること。
　補正事項２
　補正前の請求項５の「前記中間点から複数方向に配列されている最適位置まで増分的かつスパイラル状に移動させて」を、
　補正後の請求項５の「前記中間点から８方向に配列されている最適位置まで増分的かつスパイラル状に移動させて」と補正すること。
　　
  （３）本件補正についての検討
　（３−１）補正の目的の適否及び新規事項の追加について
　［補正事項１について］
　補正事項１についての補正は、補正前の請求項１の「前記中間点から複数方向に配列されている最適位置まで増分的かつスパイラル状に移動させることにより」の「複数方向」を、「８方向」と限定するものであって、特許請求の範囲の減縮を目的とするものである。
　また、本願の明細書には、「図３は、半導体デバイス２１２のフロアスペースをより詳細に示す。半導体デバイス２１２の中心から、増分部分が、８方向に配列されている。位置２０２から、増分部分３００・・・が、−ｘ方向に配列されている。　増分部分３２０・・・は、−ｘ／＋ｙ方向に配列されている。　増分部分３４０・・・は、＋ｙ方向に配列されている。　増分部分３６０・・・は、＋ｘ／＋ｙ方向に配列されている。　増分部分３８２・・・は、＋ｘ方向に配列されている。　増分部分４０２・・・は、＋ｘ／−ｙ方向に配列されている。　増分部分４２２・・・は、−ｙ方向に配列されている。　増分部分４４２・・・は、−ｘ／−ｙ方向に配列されている。」（００２７段落ないし００３５段落）及び「配置の順序は、連続的に定められる。リピータ１１０が、位置２０２（方向軸が交差している、図４の中心にある）に配置することができないと決定された後は、アルゴリズムは、スパイラルの連続に従って第１の位置（増分部分）を見つけ、リピータ１１０を配置する。・・・従って、このツールは、原中心位置２０２から離れるスパイラル・パターンに従う。」（００３７段落）と記載されているから、補正事項１についての補正は、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものである。
　したがって、補正事項１についての補正は、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当するとともに、同条第３項に規定する要件を満たしている。　
　［補正事項２について］
　［補正事項１について］において検討したと同様の理由により、補正事項２についての補正は、願書に最初に添付した明細書又は図面に記載された事項の範囲内においてなされたものである。　
　したがって、補正事項２についての補正は、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当するとともに、同条第３項に規定する要件を満たしている。
　
　以上のとおり、本件補正は、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当するとともに、同条第３項に規定する要件を満たしているから、以下において、同法同条第５項の要件について検討する。
　
　（３−２）独立特許要件の検討
　（３−２−１）刊行物に記載された発明
　刊行物１．　特開平４−２３３４７号公報
　本願の優先権主張日前に日本国内において頒布された特開平４−２３３４７号公報には、第３図、第５図及び第６図とともに以下の事項が記載されている。
「１．半導体集積回路の素子の配置配線方法において、前段素子と後段素子の間にバッファゲートを１段以上挿入して各区間の配線長による信号遅延時間（以下ディレイと呼ぶ）を小さくすることにより、小さくなった配線長ディレイと前記バッファゲートによるディレイの合計を前記バッファゲート挿入前のディレイより小さくすることを特徴とした配置配線方法。
２．半導体集積回路の素子の配置配線方法において、・・・論理ゲートの配置決定後又は配線決定後にディレイ計算を行い素子間ディレイが基準値をオーバして違反（以下ＭＡＸ違反と呼ぶ）している素子間のネットについては・・・特許請求の範囲第１項記載の配置配線方法。
３．特許請求の範囲第１項記載の配置配線方法において、バッファゲート挿入位置決定に関し、位置はバッファゲートの挿入された位置により挿入前の配線長が等分される位置であることを特徴する配置配線方法。」（特許請求の範囲第１ないし３項）
「５．半導体集積回路の素子の配置配線方法において、配置後にディレイ計算を行い素子間のディレイがＭＡＸ違反しているネットについてはゲートが物理的に挿入可能な範囲内で前記素子間の中央付近に位置するゲートをバッファゲートに置き換えネットに挿入し、該位置に初め配置されていたゲートは他の最も近いあきエリアに配置することによりチップ上に配置可能な論理ゲートの数を減らすことなくディレイ基準を守らせることを特徴とする特許請求の範囲第１項記載の配置配線方法。」（特許請求の範囲第５項）
「〔産業上の利用分野〕
　本発明は半導体集積回路のラッチ，ラッチ間のディレイ考慮を行う自動配置配線技術に関しディレイ調整のためにバッファゲートを自動挿入する技術に関する。」（第３頁左下欄第１８行ないし同頁右下欄第２行）
「ディレイ考慮の配置配線技術としては、第１の技術として特開昭６１−２３４４７０号公報に記載のように、ラッチ間の距離をみじかくなるように範囲を設定してその範囲内に設置することで配線長を短くすることによりディレイを短かくする技術について報告されている。・・・
〔発明が解決しようとする課題〕
　上記第１の技術、第２の技術共にディスプレイを小さくする技術としてゲートを近づけて配置することによりゲート間の配線長抵抗を小さくしてその結果ディレイを小さくするという技術に関するものである。
　近年の大規模化するＬＳＩでは、チップ面積が広がってきており、ゲートを近づける配置考慮だけでは十分なディレイ対策を行うことができなくなってきている。
　本発明の目的は、従来技術で対応しきれなかった配線長の長くなってしまったネットについて、配線間にバッファゲートを自動挿入することによりゲート間の配線長を短くしてディレイを調整して高速なＬＳＩのレイアウトを可能にすることにある。」（第３頁右下欄第４行ないし第４頁左上欄第１０行）
「第３図に示すようにこれら特性より（２）のように配線長を分割したときの各分割の配線ディレイの合計と分割前の配線ディレイとの差分がゲート１段分の回路ディレイより大きいとき配線を分割し、バッファゲートを挿入することによりｘの分だけディレイを小さくすることができる。・・・このゲートを実装する手段としては１つとしてチップ上にあらかじめ予備ゲートを分散して仮想配置しておき、必要に応じてこのゲートをバッファゲートとして論理に組み込み配線する方法、１つとしてバッファゲートが必要な場合物理的に実装可能な範囲でその位置にすでにあったゲートを別な位置に移動してその後にバッファゲートを配置して論理に組み込み配線する方法・・・が上げられる。これら手段によりディレイ調整を可能にしたものである。」（第４頁右上欄第１７行ないし同頁右下欄第１行）
「この配置方法はいくつか考えられる。第５図により例を説明する。
　まず初めにチップ上のセル例１０上に論理とは関係のない予備ゲートエリアを設定しておき、このエリアには一般論理ゲートは配置禁止としておく。このエリアはチップ上に均等に設定しておくことが後々望ましいが、チップの特性上例えばある領域に集中してラッチを配置するなどの領域がある場合、この領域内に特に多く設定しておくと良い。このチップ上で配置を行った結果例えばラッチ１とラッチ２の配線長からディレイがオーバしていることが判明した場合第６図に示すように各々のラッチのピンを頂点とする矩形内でピン−ピン間を結ぶ線分の中線上付近にある予備ゲートを探す。第５図では予備ゲート８がこれに該当する。該当する予備ゲートをバッファゲートとして挿入した場合の仮想配線よりディレイ値を計算してディレイが制約値を守っていることが確認できた場合、予備ゲート８を論理情報にフィードバックして予備ゲート８の位置に実際にゲートを配置する。」（第５頁左下欄第８行ないし同頁右下欄第８行）
「この方法のみを用いたバッファゲート挿入方法として予備ゲートエリアはあらかじめ設定しておかず初期配置で空領域となった領域を挿入領域として用いる方法も考えられる。この方法によれば配置可能領域が増え、初期配置での配置効率が良くなる。又他のバッファゲート挿入方法としては、初期配置時にラッチをまず優先的に配置してこの結果により、仮想配線長でディレイ計算を行って違反しているものについては第６図で述べた原理に従いバッファゲートを挿入する。この時チップ上にはまだラッチしか配置されていないのでバッファゲートの領域確保が容易に行える利点がある。」（第６頁左上欄第９行ないし同頁右上欄第１行）
　ここで、特許請求の範囲第３項及び第５項には「特許請求の範囲第１項記載の配置配線方法において、バッファゲート挿入位置決定に関し、位置はバッファゲートの挿入された位置により挿入前の配線長が等分される位置であることを特徴する配置配線方法。」及び「半導体集積回路の素子の配置配線方法において、・・・ゲートが物理的に挿入可能な範囲内で前記素子間の中央付近に位置するゲートをバッファゲートに置き換えネットに挿入し、該位置に初め配置されていたゲートは他の最も近いあきエリアに配置すること・・・を特徴とする特許請求の範囲第１項記載の配置配線方法。」と記載され、また、「バッファゲート挿入方法として予備ゲートエリアはあらかじめ設定しておかず初期配置で空領域となった領域を挿入領域として用いる方法も考えられる。」（第６頁左上欄第９ないし１３行）との記載及び特許請求の範囲第１項を参照すると、刊行物１には、以下の発明が記載されている。
　　
「半導体集積回路の素子の配置配線方法において、
　前段素子と後段素子の間にバッファゲートを１段挿入して区間の配線長による信号遅延時間（以下ディレイと呼ぶ）を小さくすることにより、小さくなった配線長ディレイと前記バッファゲートによるディレイの合計を前記バッファゲート挿入前のディレイより小さくし、
　前記バッファゲートを挿入する位置の決定に関し、位置はバッファゲートの挿入された位置により挿入前の配線長が等分される位置であって、
　前記バッファゲートの挿入に際し、バッファゲートを配置するための予備ゲートエリアはあらかじめ設定しておかず初期配置で空領域となった領域を挿入領域として用いるか、
　または、ゲートが物理的に挿入可能な範囲内で前記前段素子と前記後段素子の間の中央付近に位置するゲートをバッファゲートに置き換えてネットに挿入し、該位置に初め配置されていたゲートは他の最も近いあきエリアに配置すること
を特徴とした配置配線方法。」
　
　刊行物２．　特開平１０−１９９９８２号公報
　本願の優先権主張日前に日本国内において頒布された特開平１０−１９９９８２号公報には、図１及び図９とともに以下の事項が記載されている。
「【課題を解決するための手段】本発明による配線電流密度低減システムは、集積回路を構成する配線についての電流密度を算出する電流密度算出手段と、この算出値が所定制限値より大なる配線に電流密度を低減するバッファを挿入するバッファ挿入手段とを含むことを特徴とする。」（００１４段落）
「【００５１】上述した図１のシステムにおいては、中継バッファ配置部１０５が中継バッファ配置候補位置について配置できない場合に近傍の配置可能領域を探索していた。一方、図９のシステムでは、配置エラーを許して候補位置に配置してしまう。その後、配置エラー除去部１１０が中継バッファの配置位置を優先して配置重なりエラーを起こしているブロックの配置をエラーがなくなるまでずらす。これにより、ブロックにつながっていたネットの配線結果や配線ずらしによって配線ショートや配置禁止違反を起こすネットの配線結果を削除する。そして、削除されたネットの配線をインクリメンタル配線部１０６が行う。
・・・
【００５３】ところで、上述した配置エラーは、以下のように検出する。まず、物理情報１０９には、ブロックの配置位置や、ブロックの大きさ等が入っているため、そのブロックが占めるエリアを計算することができる。全ての配置済みブロックに対して夫々が占有する矩形エリアを求め、その矩形が重なっているかどうかを調べる。調べた結果、重なっていれば、配置エラーとなる。
【００５４】この配置エラー検出された場合には、上述したように配置エラーがなくなるまでブロックをずらす必要がある。例えば、物理情報１０９にブロックの配置位置が（１００，２００）のように記述されている場合において、右方向に５０ミクロン移動させるには、ブロックの配置位置情報を（１５０，２００）のように、ｘ座標を＋５０する操作を行う。その他のファイルには変更はない。つまり、重なる矩形がなくなるまで、ブロックの配置位置情報の座標値を上下左右にずらす操作を繰り返すのである。」（００５１段落ないし００５４段落）
　　
（３−２−２）対比・判断
　平成１５年１１月１１日付けで補正され、上記「（１）本件補正の内容」に記載されたとおりの、補正後の請求項１に係る発明（以下、「補正発明」という。）と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比検討する。　
（ａ）本願の明細書の０００６段落には、「信号を伝送する回路要素は、ドライバと呼ばれる。信号を受信する回路要素は、受信デバイスまたはレシーバと呼ばれる。ネットは、ドライバから受信デバイスまで信号を伝送する。」と記載されており、刊行物発明において、「前段素子」からの信号が「後段素子」に送られることは明らかであるから、刊行物発明の「前段素子」及び「後段素子」は、補正発明の「ドライバ」及び「レシーバ」に相当する。
（ｂ）本願の明細書には、「デジタル回路の相互接続における不良信号スルーレートに対する解決方法は、相互接続配線に沿って１つ以上のバッファ（またはリピータ）を設け、実際にスルーレートを増大しスイッチング時間を短くする、電気的信号のリパワーを可能にすることである。」（０００４段落）、「信号を再生するために、ネット・パスに沿ってリピータが設けられる。リピータは、バッファ・デバイスと呼ばれる。」（０００９段落）及び、「本発明の目的は、チップのフロアスペース上の、ドライバと１つ以上のレシーバとの間に、半導体回路デバイスを配置する方法およびその方法を用いるシステムを提供することにある。」（００１２段落）と記載されているから、補正発明の「ドライバと１つ以上のレシーバとの間に、半導体回路デバイスを配置する方法」における「半導体回路デバイス」は、実質的には、「バッファ（またはリピータ）」であると言える。
　一方、刊行物発明の「半導体集積回路の素子の配置配線方法」の「半導体集積回路」とは、「半導体集積回路」の各構成要素が配置された仮想的又は実質的な領域をも表すことは明らかであって、刊行物発明においては、「前段素子と後段素子の間にバッファゲートを」「挿入」するのであるから、刊行物発明の「バッファーゲート」は、補正発明の「半導体回路デバイス」に相当する。
（ｃ）刊行物発明の「半導体集積回路の素子の配置配線方法」の「半導体集積回路」とは、「半導体集積回路」の各構成要素が配置された仮想的又は実質的な領域をも表すことは明らかであり、「半導体集積回路の素子」は、「半導体集積回路」の各構成要素を配置する領域内に配置された、又は配置される素子を意味することも明らかであり、また、刊行物発明の「配置配線方法」においては、「前段素子と後段素子の間にバッファゲートを」「挿入」するのであって、一方、補正発明の「チップのフロアスペース上」に「半導体回路デバイスを配置する方法」とは、半導体集積回路に相当する「チップ」の各構成要素が配置される仮想的又は実質的な領域である「フロアスペース」に「半導体回路デバイス」を配置する方法であって、上記（ｂ）で検討したとおり、刊行物発明の「バッファゲート」は、補正発明の「半導体回路デバイス」に相当するから、刊行物発明の「半導体集積回路の素子の配置配線方法」は、補正発明の「チップのフロアスペース上の、ドライバ」と「レシーバとの間に、半導体回路デバイスを配置する方法」に相当する。
（ｄ）刊行物発明において、「前記バッファゲートを挿入する位置の決定に関し、位置はバッファゲートの挿入された位置により挿入前の配線長が等分される位置であ」るためには、「前段素子」と「後段素子」との距離を測ることが必要であるとともに、「位置はバッファゲートの挿入された位置により挿入前の配線長が等分される位置であ」るとは、「バッファゲート」は「前段素子」と「後段素子」の中間に位置することを意味することが明らかであるから、刊行物発明の「前記バッファゲートを挿入する位置の決定に関し、位置はバッファゲートの挿入された位置により挿入前の配線長が等分される位置であ」ることは、補正発明の「前記ドライバと前記」「レシーバとの間の距離をそれぞれ決定するステップ」と、「前記」「距離に沿った中間点を決定するステップ」を備えることに相当する。
（ｅ）刊行物発明において、「前記バッファゲートの挿入に際し、バッファゲートを配置するための予備ゲートエリアはあらかじめ設定しておかず初期配置で空領域となった領域を挿入領域として用い」るにおいて、前記「空領域」とは、「前段素子」、「後段素子」等の素子が何ら配置されていない領域であって、「バッファゲート」は前記「空領域」に挿入されるものであり、一方、補正発明において、「前記中間点が、前記１つ以上のブロック化半導体回路デバイスに予め指定されていない場合には、前記中間点に前記半導体回路デバイスを配置するステップ」の「ブロック化半導体回路デバイスに予め指定されていない」部分とは、「半導体回路デバイス」を配置するための部分を決定する前には、「ブロック化半導体回路デバイス」が配置されていない部分であって、「中間点」は、「半導体回路デバイス」を挿入するための部分であるから、刊行物発明の、「前記バッファゲートの挿入に際し、バッファゲートを配置するための予備ゲートエリアはあらかじめ設定しておかず初期配置で空領域となった領域を挿入領域として用い」る工程は、補正発明の「前記中間点が、前記１つ以上のブロック化半導体回路デバイスに予め指定されていない場合には、前記中間点に前記半導体回路デバイスを配置するステップ」に相当する。
　
　よって、補正発明と刊行物発明とは、
「チップのフロアスペース上の、ドライバとレシーバとの間に、半導体回路デバイスを配置する方法であって、
　前記ドライバと前記レシーバとの間の距離をそれぞれ決定するステップと、
　前記距離に沿った中間点を決定するステップと、
　前記中間点が、前記１つ以上のブロック化半導体回路デバイスに予め指定されていない場合には、前記中間点に前記半導体回路デバイスを配置するステップとを含む方法。」である点で一致し、以下の点で相違する。
　相違点１
　補正発明は、「チップのフロアスペース上の、ドライバと１つ以上のレシーバとの間に、半導体回路デバイスを配置する方法」であるのに対して、
　刊行物発明は、「半導体集積回路の素子の配置配線方法において、
　前段素子と後段素子の間にバッファゲートを１段挿入して区間の配線長による信号遅延時間（以下ディレイと呼ぶ）を小さくすることにより、小さくなった配線長ディレイと前記バッファゲートによるディレイの合計を前記バッファゲート挿入前のディレイより小さく」するものである点。
　相違点２
　補正発明は、「前記ドライバと前記１つ以上のレシーバとの間の距離をそれぞれ決定するステップと、
　前記距離のうち最短距離を決定するステップと、
　前記最短距離に沿った中間点を決定するステップ」を備えるのに対して、
　刊行物発明は、「前記バッファゲートを挿入する位置の決定に関し、位置はバッファゲートの挿入された位置により挿入前の配線長が等分される位置であ」るとの構成を備える点。
　相違点３
　補正発明は、「前記中間点が、１つ以上のブロック化半導体回路デバイスのフロアスペースに予め指定されているかを決定するステップ」を備えるに対して、
　刊行物発明は、上記構成を備えているか否か明らかでない点。
　相違点４
　補正発明は、「前記中間点が前記１つ以上のブロック化半導体回路デバイスに予め指定されている場合には、前記中間点から８方向に配列されている最適位置まで増分的かつスパイラル状に移動させることにより、前記最適位置に前記半導体回路デバイスを配置するステップ」を備えるのに対して、
　刊行物発明は、「さらに、ゲートが物理的に挿入可能な範囲内で前記前段素子と前記後段素子の間の中央付近に位置するゲートをバッファゲートに置き換えてネットに挿入し、該位置に初め配置されていたゲートは他の最も近いあきエリアに配置すること」との構成を備えている点。
　
　以下、各相違点について検討する。
　［相違点１について］
　（１）ある素子から信号を送る際に、信号を複数の素子に対して送る構成とすること、言い換えると、刊行物発明において、前段素子からの信号を複数の後段素子に送ることは、必要に応じて適宜なし得る程度のことであるから、刊行物発明において「後段素子」を「１つ以上」設けることは、当業者が適宜なし得たものである。
　（２）刊行物発明は、「半導体集積回路の素子の配置配線方法において、
　前段素子と後段素子の間にバッファゲートを１段挿入して区間の配線長による信号遅延時間（以下ディレイと呼ぶ）を小さくすることにより、小さくなった配線長ディレイと前記バッファゲートによるディレイの合計を前記バッファゲート挿入前のディレイより小さく」するものであるが、「区間の配線長による信号遅延時間（以下ディレイと呼ぶ）を小さくすることにより、小さくなった配線長ディレイと前記バッファゲートによるディレイの合計を前記バッファゲート挿入前のディレイより小さく」することは、「前段素子と後段素子の間にバッファゲート」を挿入することによる作用効果であり、
一方、補正発明においても、本願明細書の０００４段落に記載されるように「デジタルＶＬＳＩ回路構造内での不良信号スルーレートを補正するために、リパワーバッファを配置する」のであるから、補正発明の「ドライバ」と「レシーバ」との間に「半導体回路デバイス」（バッファゲート）を配置（挿入）することにより、「不良信号スルーレート」が改善できるとの作用効果がえられる。
　したがって、刊行物発明において「区間の配線長による信号遅延時間（以下ディレイと呼ぶ）を小さくすることにより、小さくなった配線長ディレイと前記バッファゲートによるディレイの合計を前記バッファゲート挿入前のディレイより小さく」することは、実質的な相違点ではない。　
  ［相違点２について］
　（１）［相違点１について］の（１）で検討したとおり、刊行物発明において「後段素子」を「１つ以上」設けることは、当業者が適宜なし得たものである。
　（２）刊行物１には、「ディレイ考慮の配置配線技術としては・・・特開昭６１−２３４４７０号公報に記載のように、ラッチ間の距離をみじかくなるように範囲を設定してその範囲内に設置することで配線長を短くすることによりディレイを短かくする技術について報告されている。・・・　ディスプレイを小さくする技術としてゲートを近づけて配置することによりゲート間の配線長抵抗を小さくしてその結果ディレイを小さくするという技術に関するものである。　近年の大規模化するＬＳＩでは、チップ面積が広がってきており、ゲートを近づける配置考慮だけでは十分なディレイ対策を行うことができなくなってきている。　本発明の目的は、従来技術で対応しきれなかった配線長の長くなってしまったネットについて、配線間にバッファゲートを自動挿入することによりゲート間の配線長を短くしてディレイを調整して高速なＬＳＩのレイアウトを可能にすることにある。」（第３頁右下欄第４行ないし第４頁左上欄第１０行）ことが記載されているから、ディレイを考慮した配置配線技術においては、「ラッチ」間、即ち「前段素子」と「後段素子」とをできるだけ近くに配置することが技術常識であり、刊行物発明において、「前記バッファゲートを挿入する位置」を決定するため、前段素子と複数の後段素子とのそれぞれの距離を測る際に、前段素子とそれぞれの後段素子との直線パスを両者の距離とすることは自明である。
　そして、後段素子が複数ある場合に、前段素子とそれぞれの後段素子との距離を考慮して、全体として最も短い距離となるように、言い換えると、各後段素子への信号が共有する前段素子からバッファゲートまでの経路を最短のものとなるように、補正発明の如く「前記距離のうち最短距離を決定」して、「前段素子」と「後段素子」との最短距離の中間点となるように、「前記バッファゲートを挿入する位置を決定」することは、当業者が容易になし得たものである。
  ［相違点３について］
　刊行物発明において、「前記バッファゲートの挿入に際し、バッファゲートを配置するための予備ゲートエリアはあらかじめ設定しておかず初期配置で空領域となった領域を挿入領域として用い」る際には、「バッファゲート」を挿入する領域を決定する前に、「挿入前の配線長が等分される位置」に、「半導体集積回路」の「前段素子」及び「後段素子」を含む他の構成要素が配置されていないこと、言い換えると「空領域となった領域」であること、を確認することは明らかであるから、刊行物発明も、補正発明の「前記中間点が、１つ以上のブロック化半導体回路デバイスのフロアスペースに予め指定されているかを決定するステップ」に相当する工程を、実質的に備えたものであることは、当業者にとって明らかである。
　したがって、この点は実質的な相違点ではない。
　［相違点４について］
　本願の明細書には、「図３は、半導体デバイス２１２のフロアスペースをより詳細に示す。半導体デバイス２１２の中心から、増分部分が、８方向に配列されている。位置２０２から、増分部分３００・・・が、−ｘ方向に配列されている。　増分部分３２０・・・は、−ｘ／＋ｙ方向に配列されている。　増分部分３４０・・・は、＋ｙ方向に配列されている。　増分部分３６０・・・は、＋ｘ／＋ｙ方向に配列されている。　増分部分３８２・・・は、＋ｘ方向に配列されている。　増分部分４０２・・・は、＋ｘ／−ｙ方向に配列されている。　増分部分４２２・・・は、−ｙ方向に配列されている。　増分部分４４２・・・は、−ｘ／−ｙ方向に配列されている。」（００２７段落ないし００３５段落）及び「配置の順序は、連続的に定められる。リピータ１１０が、位置２０２（方向軸が交差している、図４の中心にある）に配置することができないと決定された後は、アルゴリズムは、スパイラルの連続に従って第１の位置（増分部分）を見つけ、リピータ１１０を配置する。・・・従って、このツールは、原中心位置２０２から離れるスパイラル・パターンに従う。」（００３７段落）と記載されており、補正発明では、「前記中間点から８方向に配列されている最適位置まで増分的かつスパイラル状に移動させる」ことにより、「最適位置」を探索しているが、「スパイラル状」とは、実際には、「前記中間点」の近傍から順次、時計回り方向に移動することを示すのである。
　一方、刊行物２には、「図１のシステムにおいては、中継バッファ配置部１０５が中継バッファ配置候補位置について配置できない場合に近傍の配置可能領域を探索していた。一方、図９のシステムでは、配置エラーを許して候補位置に配置してしまう。その後、配置エラー除去部１１０が中継バッファの配置位置を優先して配置重なりエラーを起こしているブロックの配置をエラーがなくなるまでずらす。」（００５１段落）及び「物理情報１０９には、ブロックの配置位置や、ブロックの大きさ等が入っているため、そのブロックが占めるエリアを計算することができる。全ての配置済みブロックに対して夫々が占有する矩形エリアを求め、その矩形が重なっているかどうかを調べる。調べた結果、重なっていれば、配置エラーとなる。　この配置エラー検出された場合には、上述したように配置エラーがなくなるまでブロックをずらす必要がある。例えば、物理情報１０９にブロックの配置位置が（１００，２００）のように記述されている場合において、右方向に５０ミクロン移動させるには、ブロックの配置位置情報を（１５０，２００）のように、ｘ座標を＋５０する操作を行う。その他のファイルには変更はない。つまり、重なる矩形がなくなるまで、ブロックの配置位置情報の座標値を上下左右にずらす操作を繰り返すのである。」（００５３段落及び００５４段落）と記載されており、刊行物２には、「中継バッファ配置部１０５が中継バッファ配置候補位置について配置できない場合に近傍の配置可能領域を探索」すること、及び「配置エラーを許して候補位置に配置し」た後、「重なる矩形がなくなるまで、ブロックの配置位置情報の座標値を上下左右にずらす操作を繰り返す」ことが記載されている。
　ここで、「ブロックの配置位置情報の座標値を上下左右にずらす」際に、前記「ゲート」が既に存在する位置の近傍から「座標値」を上下左右にずらしていくこと、言い換えると、前記「ゲート」が既に存在する位置の「近傍の配置可能領域を探索」する際に、前記「ゲート」が既に存在する位置に最も近い「配置可能領域」を最初に探索し、次に近い「配置可能領域」を次に探索することは、通常行われる探索ステップである。
　したがって、刊行物発明において、「または、ゲートが物理的に挿入可能な範囲内で前記前段素子と前記後段素子の間の中央付近に位置するゲートをバッファゲートに置き換えてネットに挿入し、該位置に初め配置されていたゲートは他の最も近いあきエリアに配置すること」、言い換えると、刊行物発明の「バッファゲート」の挿入に際して、「前記前段素子と前記後段素子の間の中央付近」に既に「ゲート」が存在する場合に、前記「ゲート」を「バッファゲートに置き換えてネットに挿入し、該位置に初め配置されていたゲートは他の最も近いあきエリアに配置する」ことに代えて、刊行物２に記載される如く、前記「ゲート」が既に存在する位置の「近傍の配置可能領域を探索」すること、及び前記「ゲート」を挿入する予定の「バッファゲート」との「重なる矩形がなくなるまで、ブロックの配置位置情報の座標値を上下左右にずらす操作を繰り返す」との手法を用い、上記最も近い「配置可能領域」を探索する際に、刊行物２の開示事項を最も単純且つ具体的に実現して、前記「ゲート」が既に存在する位置の近傍から「座標値」を上下左右にずらすことで、いわば、時計回り又は反時計回りのいずれかの方向に回り（スパイラル状に）ながら、前記「ゲート」が既に存在する位置の近傍を順次探索することは、当業者が容易になし得たものである。
　さらに、上記最も近い「配置可能領域」を探索する際に、前記「ゲート」が既に存在する位置の近傍から「座標値」を上下左右にずらして、時計回り又は反時計回りのいずれかの方向に回り（スパイラル状に）ながら、前記「ゲート」が既に存在する位置の近傍を順次探索する際に、時計回り又は反時計回りのいずれかの方向において、多数の方向で配置可能な位置を選択可能であって、「バッファゲート」の配置スペースを考慮して、多数の方向の中から「８方向」を選択することは、当業者が適宜なし得ることである。
　
　したがって、補正発明は、刊行物１及び刊行物２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
（３−３）むすび
　よって、補正発明を含む本件補正は、特許法第１７条の２第５項で準用する同法第１２６条第４項の規定に適合しないものであり、適法でない補正を含む本件補正は、特許法第１５９条第１項で読み替えて準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明
　平成１５年１１月１１日付けの手続補正は上記のとおり却下されたので、本願の請求項１ないし１４に係る発明は、平成１５年７月１８日付けの手続補正書により補正された明細書及び図面の記載からみて、その特許請求の範囲の請求項１ないし１４に記載された事項により特定されるものであり、その請求項１に係る発明（以下、「本願発明」という。）は、その請求項１に記載されている事項により特定される以下のとおりのものである。　
  「チップのフロアスペース上の、ドライバと１つ以上のレシーバとの間に、半導体回路デバイスを配置する方法であって、
　前記ドライバと前記１つ以上のレシーバとの間の距離をそれぞれ決定するステップと、
　前記距離のうち最短距離を決定するステップと、
　前記最短距離に沿った中間点を決定するステップと、
　前記中間点が、１つ以上のブロック化半導体回路デバイスのフロアスペースに予め指定されているかを決定するステップと、
　前記中間点が、前記１つ以上のブロック化半導体回路デバイスに予め指定されていない場合には、前記中間点に前記半導体回路デバイスを配置するステップと、
　前記中間点が前記１つ以上のブロック化半導体回路デバイスに予め指定されている場合には、前記中間点から複数方向に配列されている最適位置まで増分的かつスパイラル状に移動させることにより、前記最適位置に前記半導体回路デバイスを配置するステップとを含む方法。」
　　
４．刊行物記載の発明
　刊行物１及び２には、上記「３．（３−２−１）刊行物に記載された発明」の「刊行物１．」及び「刊行物２．」に記載されるとおりの事項が記載され、刊行物１には、以下の発明が記載されている。
「半導体集積回路の素子の配置配線方法において、
　前段素子と後段素子の間にバッファゲートを１段挿入して区間の配線長による信号遅延時間（以下ディレイと呼ぶ）を小さくすることにより、小さくなった配線長ディレイと前記バッファゲートによるディレイの合計を前記バッファゲート挿入前のディレイより小さくし、
　前記バッファゲートを挿入する位置の決定に関し、位置はバッファゲートの挿入された位置により挿入前の配線長が等分される位置であって、
　前記バッファゲートの挿入に際し、バッファゲートを配置するための予備ゲートエリアはあらかじめ設定しておかず初期配置で空領域となった領域を挿入領域として用い、
　または、ゲートが物理的に挿入可能な範囲内で前記前段素子と前記後段素子の間の中央付近に位置するゲートをバッファゲートに置き換えてネットに挿入し、該位置に初め配置されていたゲートは他の最も近いあきエリアに配置すること
を特徴とした配置配線方法。」
　
５．当審の判断
　本願発明と刊行物１に記載された発明（以下、「刊行物発明」という。）とを対比検討する。
（ａ）本願の明細書の０００６段落には、「信号を伝送する回路要素は、ドライバと呼ばれる。信号を受信する回路要素は、受信デバイスまたはレシーバと呼ばれる。ネットは、ドライバから受信デバイスまで信号を伝送する。」と記載されており、刊行物発明において、「前段素子」からの信号が「後段素子」に送られることは明らかであるから、刊行物発明の「前段素子」及び「後段素子」は、本願発明の「ドライバ」及び「レシーバ」に相当する。
（ｂ）本願の明細書には、「デジタル回路の相互接続における不良信号スルーレートに対する解決方法は、相互接続配線に沿って１つ以上のバッファ（またはリピータ）を設け、実際にスルーレートを増大しスイッチング時間を短くする、電気的信号のリパワーを可能にすることである。」（０００４段落）、「信号を再生するために、ネット・パスに沿ってリピータが設けられる。リピータは、バッファ・デバイスと呼ばれる。」（０００９段落）及び、「本発明の目的は、チップのフロアスペース上の、ドライバと１つ以上のレシーバとの間に、半導体回路デバイスを配置する方法およびその方法を用いるシステムを提供することにある。」（００１２段落）と記載されているから、本願発明の「ドライバと１つ以上のレシーバとの間に、半導体回路デバイスを配置する方法」における「半導体回路デバイス」は、実質的には、「バッファ（またはリピータ）」であると言える。
　一方、刊行物発明の「半導体集積回路の素子の配置配線方法」の「半導体集積回路」とは、「半導体集積回路」の各構成要素が配置された仮想的又は実質的な領域をも表すことは明らかであって、刊行物発明においては、「前段素子と後段素子の間にバッファゲートを」「挿入」するのであるから、刊行物発明の「バッファーゲート」は、本願発明の「半導体回路デバイス」に相当する。
（ｃ）刊行物発明の「半導体集積回路の素子の配置配線方法」の「半導体集積回路」とは、「半導体集積回路」の各構成要素が配置された仮想的又は実質的な領域をも表すことは明らかであり、「半導体集積回路の素子」は、「半導体集積回路」の各構成要素を配置する領域内に配置された、又は配置される素子を意味することも明らかであり、また、刊行物発明の「配置配線方法」においては、「前段素子と後段素子の間にバッファゲートを」「挿入」するのであって、一方、本願発明の「チップのフロアスペース上」に「半導体回路デバイスを配置する方法」とは、半導体集積回路に相当する「チップ」の各構成要素が配置される仮想的又は実質的な領域である「フロアスペース」に「半導体回路デバイス」を配置する方法であって、上記（ｂ）で検討したとおり、刊行物発明の「バッファゲート」は、本願発明の「半導体回路デバイス」に相当するから、刊行物発明の「半導体集積回路の素子の配置配線方法」は、本願発明の「チップのフロアスペース上の、ドライバ」と「レシーバとの間に、半導体回路デバイスを配置する方法」に相当する。
（ｄ）刊行物発明において、「前記バッファゲートを挿入する位置の決定に関し、位置はバッファゲートの挿入された位置により挿入前の配線長が等分される位置であ」るためには、「前段素子」と「後段素子」との距離を測ることが必要であるとともに、「位置はバッファゲートの挿入された位置により挿入前の配線長が等分される位置であ」るとは、「バッファゲート」は「前段素子」と「後段素子」の中間に位置することを意味することが明らかであるから、刊行物発明の「前記バッファゲートを挿入する位置の決定に関し、位置はバッファゲートの挿入された位置により挿入前の配線長が等分される位置であ」ることは、本願発明の「前記ドライバと前記」「レシーバとの間の距離をそれぞれ決定するステップ」と、「前記」「距離に沿った中間点を決定するステップ」を備えることに相当する。
（ｅ）刊行物発明において、「前記バッファゲートの挿入に際し、バッファゲートを配置するための予備ゲートエリアはあらかじめ設定しておかず初期配置で空領域となった領域を挿入領域として用い」るにおいて、前記「空領域」とは、「前段素子」、「後段素子」等の素子が何ら配置されていない領域であって、「バッファゲート」は前記「空領域」に挿入されるものであり、一方、本願発明において、「前記中間点が、前記１つ以上のブロック化半導体回路デバイスに予め指定されていない場合には、前記中間点に前記半導体回路デバイスを配置するステップ」の「ブロック化半導体回路デバイスに予め指定されていない」部分とは、「半導体回路デバイス」を配置するための部分を決定する前には、「ブロック化半導体回路デバイス」が配置されていない部分であって、「中間点」は、「半導体回路デバイス」を挿入するための部分であるから、刊行物発明の、「前記バッファゲートの挿入に際し、バッファゲートを配置するための予備ゲートエリアはあらかじめ設定しておかず初期配置で空領域となった領域を挿入領域として用い」る工程は、本願発明の「前記中間点が、前記１つ以上のブロック化半導体回路デバイスに予め指定されていない場合には、前記中間点に前記半導体回路デバイスを配置するステップ」に相当する。  
　
　よって、本願発明と刊行物発明とは、
「チップのフロアスペース上の、ドライバとレシーバとの間に、半導体回路デバイスを配置する方法であって、
　前記ドライバと前記レシーバとの間の距離をそれぞれ決定するステップと、
　前記距離に沿った中間点を決定するステップと、
　前記中間点が、前記１つ以上のブロック化半導体回路デバイスに予め指定されていない場合には、前記中間点に前記半導体回路デバイスを配置するステップとを含む方法。」である点で一致し、以下の点で相違する。
　相違点１
　本願発明は、「チップのフロアスペース上の、ドライバと１つ以上のレシーバとの間に、半導体回路デバイスを配置する方法」であるのに対して、
　刊行物発明は、「半導体集積回路の素子の配置配線方法において、
　前段素子と後段素子の間にバッファゲートを１段挿入して区間の配線長による信号遅延時間（以下ディレイと呼ぶ）を小さくすることにより、小さくなった配線長ディレイと前記バッファゲートによるディレイの合計を前記バッファゲート挿入前のディレイより小さく」するものである点。
　相違点２
　本願発明は、「前記ドライバと前記１つ以上のレシーバとの間の距離をそれぞれ決定するステップと、
　前記距離のうち最短距離を決定するステップと、
　前記最短距離に沿った中間点を決定するステップ」を備えるのに対して、
　刊行物発明は、「前記バッファゲートを挿入する位置の決定に関し、位置はバッファゲートの挿入された位置により挿入前の配線長が等分される位置であ」るとの構成を備える点。
　相違点３
　本願発明は、「前記中間点が、１つ以上のブロック化半導体回路デバイスのフロアスペースに予め指定されているかを決定するステップ」を備えるに対して、
　刊行物発明は、上記構成を備えているか否か明らかでない点。
　相違点４
　本願発明は、「前記中間点が前記１つ以上のブロック化半導体回路デバイスに予め指定されている場合には、前記中間点から複数方向に配列されている最適位置まで増分的かつスパイラル状に移動させることにより、前記最適位置に前記半導体回路デバイスを配置するステップ」を備えるのに対して、
　刊行物発明は、「さらに、ゲートが物理的に挿入可能な範囲内で前記前段素子と前記後段素子の間の中央付近に位置するゲートをバッファゲートに置き換えてネットに挿入し、該位置に初め配置されていたゲートは他の最も近いあきエリアに配置すること」との構成を備えている点。
　以下、各相違点について検討する。
　
　［相違点１について］
　（１）ある素子から信号を送る際に、信号を複数の素子に対して送る構成とすること、言い換えると、刊行物発明において、前段素子からの信号を複数の後段素子に送ることは、必要に応じて適宜なし得る程度のことであるから、刊行物発明において「後段素子」を「１つ以上」設けることは、当業者が適宜なし得たものである。
　（２）刊行物発明は、「半導体集積回路の素子の配置配線方法において、
　前段素子と後段素子の間にバッファゲートを１段挿入して区間の配線長による信号遅延時間（以下ディレイと呼ぶ）を小さくすることにより、小さくなった配線長ディレイと前記バッファゲートによるディレイの合計を前記バッファゲート挿入前のディレイより小さく」するものであるが、「区間の配線長による信号遅延時間（以下ディレイと呼ぶ）を小さくすることにより、小さくなった配線長ディレイと前記バッファゲートによるディレイの合計を前記バッファゲート挿入前のディレイより小さく」することは、「前段素子と後段素子の間にバッファゲート」を挿入することによる作用効果であり、
一方、補正発明においても、本願明細書の０００４段落に記載されるように「デジタルＶＬＳＩ回路構造内での不良信号スルーレートを補正するために、リパワーバッファを配置する」のであるから、補正発明の「ドライバ」と「レシーバ」との間に「半導体回路デバイス」（バッファゲート）を配置（挿入）することにより、「不良信号スルーレート」が改善できるとの作用効果がえられる。
　したがって、刊行物発明に記載される「区間の配線長による信号遅延時間（以下ディレイと呼ぶ）を小さくすることにより、小さくなった配線長ディレイと前記バッファゲートによるディレイの合計を前記バッファゲート挿入前のディレイより小さく」することは、実質的な相違点ではない。　
  ［相違点２について］
　（１）［相違点１について］の（１）で検討したとおり、刊行物発明において「後段素子」を「１つ以上」設けることは、当業者が適宜なし得たものである。
　（２）刊行物１には、「ディレイ考慮の配置配線技術としては・・・特開昭６１−２３４４７０号公報に記載のように、ラッチ間の距離をみじかくなるように範囲を設定してその範囲内に設置することで配線長を短くすることによりディレイを短かくする技術について報告されている。・・・　ディスプレイを小さくする技術としてゲートを近づけて配置することによりゲート間の配線長抵抗を小さくしてその結果ディレイを小さくするという技術に関するものである。　近年の大規模化するＬＳＩでは、チップ面積が広がってきており、ゲートを近づける配置考慮だけでは十分なディレイ対策を行うことができなくなってきている。　本発明の目的は、従来技術で対応しきれなかった配線長の長くなってしまったネットについて、配線間にバッファゲートを自動挿入することによりゲート間の配線長を短くしてディレイを調整して高速なＬＳＩのレイアウトを可能にすることにある。」（第３頁右下欄第４行ないし第４頁左上欄第１０行）ことが記載されているから、ディレイを考慮した配置配線技術においては、「ラッチ」間、即ち「前段素子」と「後段素子」とをできるだけ近くに配置することが技術常識であり、刊行物発明において、「前記バッファゲートを挿入する位置」を決定するため、前段素子と複数の後段素子とのそれぞれの距離を測る際に、前段素子と後段素子の直線パスを両者の距離とすることは自明である。
　また、後段素子が複数ある場合に、前段素子とそれぞれの後段素子との距離を考慮して、全体として最も短い距離となるように、言い換えると、各後段素子への信号が共有する前段素子からバッファゲートまでの経路を最短のものとなるように本願発明の如く「前記距離のうち最短距離を決定」して、「前段素子」と「後段素子」との最短距離の中間点となるように、「前記バッファゲートを挿入する位置を決定」することは、当業者が容易になし得たものである。
  ［相違点３について］
　刊行物発明において、「前記バッファゲートの挿入に際し、バッファゲートを配置するための予備ゲートエリアはあらかじめ設定しておかず初期配置で空領域となった領域を挿入領域として用い」る際には、「バッファゲート」を挿入する領域を決定する前に、「挿入前の配線長が等分される位置」に、「半導体集積回路」の「前段素子」及び「後段素子」を含む他の構成要素が配置されていないこと、言い換えると、「空領域となった領域」であること、を確認することは明らかであるから、刊行物発明も、本願発明の「前記中間点が、１つ以上のブロック化半導体回路デバイスのフロアスペースに予め指定されているかを決定するステップ」に相当する工程を、実質的に備えていることは、当業者にとって明らかである。
　したがって、この点は実質的な相違点ではない。
　［相違点４について］
  本願の明細書には、「図３は、半導体デバイス２１２のフロアスペースをより詳細に示す。半導体デバイス２１２の中心から、増分部分が、８方向に配列されている。位置２０２から、増分部分３００・・・が、−ｘ方向に配列されている。　増分部分３２０・・・は、−ｘ／＋ｙ方向に配列されている。　増分部分３４０・・・は、＋ｙ方向に配列されている。　増分部分３６０・・・は、＋ｘ／＋ｙ方向に配列されている。　増分部分３８２・・・は、＋ｘ方向に配列されている。　増分部分４０２・・・は、＋ｘ／−ｙ方向に配列されている。　増分部分４２２・・・は、−ｙ方向に配列されている。　増分部分４４２・・・は、−ｘ／−ｙ方向に配列されている。」（００２７段落ないし００３５段落）及び「配置の順序は、連続的に定められる。リピータ１１０が、位置２０２（方向軸が交差している、図４の中心にある）に配置することができないと決定された後は、アルゴリズムは、スパイラルの連続に従って第１の位置（増分部分）を見つけ、リピータ１１０を配置する。・・・従って、このツールは、原中心位置２０２から離れるスパイラル・パターンに従う。」（００３７段落）と記載されており、本願発明では、「前記中間点から複数方向に配列されている最適位置まで増分的かつスパイラル状に移動させる」ことにより、「最適位置」を探索しているが、「スパイラル状」とは、実際には、「前記中間点」から順次遠ざかるとともに、時計回り方向に移動することを示すのである。
　一方、刊行物２には、「図１のシステムにおいては、中継バッファ配置部１０５が中継バッファ配置候補位置について配置できない場合に近傍の配置可能領域を探索していた。一方、図９のシステムでは、配置エラーを許して候補位置に配置してしまう。その後、配置エラー除去部１１０が中継バッファの配置位置を優先して配置重なりエラーを起こしているブロックの配置をエラーがなくなるまでずらす。」（００５１段落）及び「物理情報１０９には、ブロックの配置位置や、ブロックの大きさ等が入っているため、そのブロックが占めるエリアを計算することができる。全ての配置済みブロックに対して夫々が占有する矩形エリアを求め、その矩形が重なっているかどうかを調べる。調べた結果、重なっていれば、配置エラーとなる。　この配置エラー検出された場合には、上述したように配置エラーがなくなるまでブロックをずらす必要がある。例えば、物理情報１０９にブロックの配置位置が（１００，２００）のように記述されている場合において、右方向に５０ミクロン移動させるには、ブロックの配置位置情報を（１５０，２００）のように、ｘ座標を＋５０する操作を行う。その他のファイルには変更はない。つまり、重なる矩形がなくなるまで、ブロックの配置位置情報の座標値を上下左右にずらす操作を繰り返すのである。」（００５３段落及び００５４段落）と記載されており、刊行物２には、「中継バッファ配置部１０５が中継バッファ配置候補位置について配置できない場合に近傍の配置可能領域を探索」すること、及び「配置エラーを許して候補位置に配置し」た後、「重なる矩形がなくなるまで、ブロックの配置位置情報の座標値を上下左右にずらす操作を繰り返す」ことが記載されている。
　ここで、「ブロックの配置位置情報の座標値を上下左右にずらす」際に、前記「ゲート」が既に存在する位置の近傍から「座標値」を上下左右にずらしていくこと、言い換えると、前記「ゲート」が既に存在する位置の「近傍の配置可能領域を探索」する際に、前記「ゲート」が既に存在する位置に最も近い「配置可能領域」を最初に探索し、次に近い「配置可能領域」を次に探索することは、通常行われる探索ステップである。
　したがって、刊行物発明において、「または、ゲートが物理的に挿入可能な範囲内で前記前段素子と前記後段素子の間の中央付近に位置するゲートをバッファゲートに置き換えてネットに挿入し、該位置に初め配置されていたゲートは他の最も近いあきエリアに配置すること」、言い換えると、刊行物発明の「バッファゲート」の挿入に際して、「前記前段素子と前記後段素子の間の中央付近」に既に「ゲート」が存在する場合に、前記「ゲート」を「バッファゲートに置き換えてネットに挿入し、該位置に初め配置されていたゲートは他の最も近いあきエリアに配置する」ことに代えて、刊行物２に記載される如く、前記「ゲート」が既に存在する位置の「近傍の配置可能領域を探索」すること、及び前記「ゲート」を挿入する予定の「バッファゲート」との「重なる矩形がなくなるまで、ブロックの配置位置情報の座標値を上下左右にずらす操作を繰り返す」との手法を用い、上記最も近い「配置可能領域」を探索する際に、刊行物２の開示事項を最も単純且つ具体的に実現して、前記「ゲート」が既に存在する位置の近傍から「座標値」を上下左右にずらすことで、いわば、時計回り又は反時計回りのいずれかの方向に回り（スパイラル状に）ながら、前記「ゲート」が既に存在する位置の近傍を順次探索することは、当業者が容易になし得たものである。
　さらに、上記最も近い「配置可能領域」を探索する際に、前記「ゲート」が既に存在する位置の近傍から「座標値」を上下左右にずらして、時計回り又は反時計回りのいずれかの方向に回り（スパイラル状に）ながら、前記「ゲート」が既に存在する位置の近傍を順次探索する際に、時計回り又は反時計回りのいずれかの方向において、多数の方向で配置可能な位置を選択可能であって、「バッファゲート」の配置スペースを考慮して、多数の方向の中から「複数方向」を選択することは、当業者が適宜なし得ることである。
　
　よって、本願発明は、刊行物１及び刊行物２に記載された発明に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　　
６．むすび
　以上のとおりであるから、本願は、請求項２ないし１４に係る発明について検討するまでもなく、特許法第２９条第２項の規定により拒絶されるべきものである。
　よって、結論のとおり審決する。