【手続補正書】
【提出日】平成24年7月30日(2012.7.30)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００３０
【補正方法】変更
【補正の内容】
【００３０】
右側演算子セルＵＯＥＲは、左側演算子セルＵＯＥＬと同様、２つのＰチャネルＳＯＩトランジスタＰＱＡＲおよびＰＱＢＲと、２つのＮチャネルＳＯＩトランジスタＮＱＡＲおよびＮＱＢＲとを含む。ＮチャネルＳＯＩトランジスタＮＱＡＲおよびＮＱＢＲは、ソース線ＳＬとビット線ＢＬＲの間に直列に接続される。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
また、活性領域１ｃｌ，１ｂｌ，１ｃｒおよび１ｂｒを横切るようにＸ方向に連続的に延在してポートＡ読出ワード線ＲＷＬＡを構成する導電線２ｃが配置され、また、活性領域１ｃｌおよび１ｃｒを横切るようにＸ方向に延在してかつ導電線２ｃと離れてポートＡ書込ワード線ＷＷＬＡを構成する導電線２ｄが配置される。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正の内容】
【００４０】
活性領域１ｃｌおよび１ｃｒにおいては、ポートＡ書込ワード線ＷＷＬＡ下部の領域において、Ｎ型ボディ領域が形成され、ポートＡ読出ワード線下部の領域においては、Ｐ−型不純物領域が配置される。これらの活性領域１ｃｌおよび１ｃｒそれぞれに、ＰチャネルＳＯＩトランジスタＰＱＡＬおよびＰＱＡＲが形成される。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正の内容】
【００４３】
導電線２ａ−２ｄよりも上層の導電線６ａ−６ｆが、Ｙ方向に連続的に延在してかつ互いに間をおいて配置される。導電線６ａは、書込ＡポートＷＰＲＴＡＬを構成し、コンタクト５ｄｌを介して活性領域１ｃｌの高濃度Ｐ型不純物領域（Ｐ＋型不純物領域）に結合される。導電線６ｂは、ビット線ＢＬＬを構成し、コンタクト５ｃｌを介して活性領域１ｂｌに電気的に結合される。導電線６ｃは、書込ＢポートＷＰＲＴＢＬを構成し、コンタクト５ａｌを介して活性領域１ａｌの高濃度Ｐ型不純物領域に結合される。導電線６ｄは、書込ＡポートＷＰＲＴＡＲを構成し、コンタクト５ｄｒを介して活性領域１ｃｒに結合される。導電線６ｅは、ビット線ＢＬＲを構成し、コンタクト５ｃｒを介して活性領域１ｂｒに結合される。導電線６ｆは、書込ＢポートＷＰＲＴＢＲを構成し、コンタクト５ａｒを介して活性領域１ａｒの高濃度Ｐ型不純物領域に結合される。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００４９
【補正方法】変更
【補正の内容】
【００４９】
この活性領域１ｃにおいても、Ｐ−型不純物領域１０ｄが、Ｎ型不純物領域１２ｂおよび１２ｃと隣接して配置される。Ｐ型不純物領域１０ｃが、書込ＡポートＷＰＲＴＡに結合され、Ｎ型不純物領域１２ｃがビット線ＢＬに結合される。上述のように、書込ＡポートＷＰＲＴＡから与えられる書込データのハイレベルは、Ｐ−型不純物領域１０ｄおよびＮ型不純物領域１２ｂおよび１２ｃの間のＰＮ接合を非導通状態に維持する電圧レベルである。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正の内容】
【００５５】
また、Ｐ型不純物領域１０ｂおよび１０ｄの不純物濃度は、ＮチャネルＳＯＩトランジスタＮＱＡおよびＮＱＢのボディ領域を構成するＰ型不純物領域１３ａおよび１３ｂと同程度の不純物濃度に設定される。これにより、不純物領域１２ａ、１２ｂおよび１０ｂの間のＰＮ接合および不純物領域１０および１２ｂ、１２ｃの間のＰＮ接合のリーク電流を低減して、記憶データの保持特性が劣化するのを防止する。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００７１
【補正方法】変更
【補正の内容】
【００７１】
電流検出型センスアンプ２０は、ビット線ＢＬを流れるセル電流ＩＣＥＬのミラー電流を生成するカレントミラー段を構成するＮチャネルＭＯＳトランジスタＮＴ１０およびＮＴ１１と、参照ビット線ＢＬＢを流れる参照電流Ｉｒｅｆのミラー電流を生成するカレントミラー段を構成するＮチャネルＭＯＳトランジスタＮＴ１３およびＮＴ１４と、ＭＯＳトランジスタＮＴ１１およびＮＴ１４それぞれに電流を供給するＰチャネルＭＯＳトランジスタＰＴ１０およびＰＴ１２と、ＭＯＳトランジスタＰＴ１０およびＰＴ１２それぞれとカレントミラー段を構成するＰチャネルＭＯＳトランジスタＰＴ１１およびＰＴ１３と、ＭＯＳトランジスタＮＴ１０およびＮＴ１３それぞれとカレントミラー段を構成するＮチャネルＭＯＳトランジスタＮＴ１２およびＮＴ１５と、ビット線ＢＬ及びＢＬＢを流れる電流をそれぞれ調整するＰチャネルＭＯＳトランジスタＰＴ１４およびＰＴ１５と、電流検出型センスアンプ２０をセンスアンプ活性化信号ＳＡＥＮに従って活性化するＰチャネルＭＯＳトランジスタＰＴ１６を含む。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００８２
【補正方法】変更
【補正の内容】
【００８２】
なお、２次センスアンプ２２の最終センス信号ＳＯＵＴが電流供給回路２４に与えられ、補の最終センス信号／ＳＯＵＴは利用されていない。２次センスアンプ２２の出力負荷を信号ＳＯＵＴおよび／ＳＯＵＴについて同一とするために、補の最終センス信号／ＳＯＵＴが、ダミーのＮチャネルＭＯＳトランジスタのゲートに与えられてもよい。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００９７
【補正方法】変更
【補正の内容】
【００９７】
図１０に示すように、演算子セルＵＯＥＬからのセル電流ＩＣＥＬＬが大きくなるのは、記憶ノードＳＮＡＬおよびＳＮＢＬにデータ“１”が格納されているときである。演算子セルＵＯＥＲからのセル電流ＩＣＥＬＲが大きくなるのは、記憶ノードＳＮＢＬおよびＳＮＢＲにデータ“１”が格納されているときである。セル電流ＩＣＥＬＬおよびＩＣＥＬＲが大きいときに、対応のセンス電流ＩＳＡＬおよびＩＳＡＲが大きくなる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００９９
【補正方法】変更
【補正の内容】
【００９９】
いま、図１０に示す標記において、データ／ＢおよびＢを演算子セルＵＯＥＬおよびＵＯＥＲの記憶ノードＳＮＢに予め格納する被検索データとして定義する。データＡを、検索時に演算子アレイに供給される検索データとして定義する。検索時に、演算子セルＵＯＥＬおよびＵＯＥＲの記憶ノードＳＮＡＬおよびＳＮＡＲに検索データＡおよび／Ａを書込み、次いで、演算子セルＵＯＥのＳＮＡおよびＳＮＢの記憶データを読出す。データＡおよびＢが一致している場合には、センス電流ＩＣＥＬＬおよびＩＣＥＬＲがともにほぼ０の小さいであり、対応のローカル読出データ線ＬＲＤの電圧レベルは上昇せず、プリチャージ電圧レベルに維持される。一方、データＡおよびＢが不一致のときには、センス電流ＩＣＥＬＬおよびＩＣＥＬＲの一方が大きい値となり、ローカル読出データ線ＬＲＤの電圧レベルが、上昇する。これにより、被検索データＢおよび検索データＡの一致／不一致を判定することができる。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】０１０１
【補正方法】変更
【補正の内容】
【０１０１】
また、演算子セルＵＯＥＬおよびＵＯＥＲの記憶ノードＳＮＢＬおよびＳＮＢＲにデータ“０”を書込むと、検索データＡの論理値に拘らず、セル電流ＩＣＥＬＬおよびＩＣＥＬＲは、共に、参照電流Ｉｒｅｆよりも小さくなり、センス電流ＩＣＥＬＬおよびＩＣＥＬＲはともに小さい値となる。この状態においては、ローカル読出線ＬＲＤを介してローカルマッチ線ＭＬへは電流は供給されず、ドント・ケア状態（“Ｘ”または“？”）を実現することができる。したがって、ユニット演算子セルＵＯＥＬおよびＵＯＥＲを記憶単位ＳＵＴとして利用することにより、３値判定を行なうＴＣＡＭ演算を実現することができる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】０１１７
【補正方法】変更
【補正の内容】
【０１１７】
Ｌ／２パターン長判定回路３４は、ＡＮＤ／ＯＲ複合ゲートで構成され、等価的に、マッチ線アンプＡＭＰ１−ＡＭＰ２＾（ｋ−１）の出力信号を受けるＯＲゲートＯＧ２と、マッチ線アンプＡＭＰ２＾（（ｋ−１）＋１）−ＡＭＰ２＾ｋの出力信号を受けるＯＲゲートＯＧ３と、これらのＯＲゲートＯＧ２およびＯＧ３の出力信号を受けるＡＮＤゲートＡＧ１とを含む。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１１８
【補正方法】変更
【補正の内容】
【０１１８】
Ｌ／４パターン長判定回路は、ＡＮＤ／ＯＲ複合ゲートで構成され、等価的に、マッチ線アンプＡＭＰ１−ＡＭＰ２＾（ｋ−３）の出力信号を受けるＯＲゲートＯＧ４と、マッチ線アンプＡＭＰ２＾（（ｋ−３）＋１）−ＡＭＰ２＾（ｋ−２）の出力信号を受けるＯＲゲートＯＧ５と、マッチ線アンプＡＭＰ２＾（（ｋ−２）＋１）−ＡＭＰ２＾（ｋ−１）の出力信号を受けるＯＲゲートＯＧ６と、マッチ線アンプＡＭＰ２＾（（ｋ−１）＋１）−ＡＭＰ２＾ｋの出力信号を受けるＯＲゲートＯＧ７と、これらのＯＲゲートＯＧ４−ＯＧ７の出力信号を受けるＡＮＤゲートＡＧ２を含む。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１３３
【補正方法】変更
【補正の内容】
【０１３３】
図１６は、検索操作時における検索パターンの入力態様を概略的に示す図である。図１６において、ペイロードに含まれるデータパケットＰＫＴからＬバイトのデータパターンを取込み、検索データとして各サブブロックに並列に与える。データパケットＰＫＴは、検索動作毎に、たとえば１バイトずつシフトインかつシフトアウトする。したがって、この検索データパターンにおいて、先頭位置からＬ／２バイト離れた位置に、データパターンＰＡＴ１０が含まれている場合、図１５に示すエントリＥＲＹｆにおいて一致を検出することができ、このデータパケットＰＫＴにおいて登録パターンＰＡＴ１０と同一パターンが含まれているのを検出することができ、このデータパケットは悪意のある不正アクセスデータパケットであると識別することができる。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】０１４９
【補正方法】変更
【補正の内容】
【０１４９】
図１８は、１つの記憶単位ＳＵＴに対するデータの書込および読出の経路を概略的に示す図である。図１８において、グローバル書込データ線ＧＷＤＡおよびＺＧＷＤＡは、それぞれ書込ポートＷＰＲＴＡおよびＷＰＲＴＢを介して左側演算子セルＵＯＥＬの記憶ノードＳＮＡＬおよびＳＮＢＬに、データＡおよび／Ｂを伝達する。グローバル書込データ線ＺＧＷＤＢおよびＧＷＤＢは、それぞれ書込ポートＷＰＲＴＡおよびＷＰＲＴＢを介して右側演算子セルＵＯＥＲの記憶ノードＳＮＡＲおよびＳＮＢＲにデータ／ＡおよびＢを伝達する。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】０１５７
【補正方法】変更
【補正の内容】
【０１５７】
この後、ポートＡ書込ワード線ＷＷＬＡを選択状態へ駆動し、演算子セルＵＯＥＬおよびＵＯＥＲの記憶ノードＳＮＡＬおよびＳＮＡＲに、データＡ０についての相補ビットをそれぞれ書込む。この書込後、記憶ノードＳＮＡＬおよびＳＮＡＲの書込データが安定化した状態で、読出ワード線ＲＷＬＡおよびＲＷＬＢを選択状態へ駆動する。読出時において書込ワード線ＷＷＬＡを選択状態に維持することにより、書込ワード線ＷＷＬＡの電位変化が容量結合により記憶ノードＳＮＡＬおよびＳＮＡＲの記憶データに対して悪影響を及ぼすのを防止して、安定かつ正確に書込データと登録データに対応したセル電流を対応のビット線ＢＬＬおよびＢＢＬＲに読出すことができる。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】０１６５
【補正方法】変更
【補正の内容】
【０１６５】
書込制御回路８３は、書込モード指示ＭＯＤＷの活性化時、所定のタイミングでデータパス５０へデータパスイネーブル信号ＤＰＥＮを与え、データパス５０に含まれるレベルシフト回路（５４ａ−５４ｄ）、バッファ５１およびインバータ５３をイネーブルする（図１７に示すデータパスの構成については、このデータパスイネーブル信号ＤＰＥＮは示していない）。Ｂポート書込ワード線活性化回路８２は、書込モード指示ＭＯＤＷの活性化時、所定のタイミングでポートＢ書込ワード線イネーブル信号ＷＷＢＥＮを所定期間アサート（活性化）する。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】０１６９
【補正方法】変更
【補正の内容】
【０１６９】
アドレスカウンタ８７は、コマンドデコーダ８１からの内部アドレス発生指示ＭＯＤＩのアサート時イネーブルされ、クロック信号ＣＬＫに同期してカウント動作を行ない、そのカウント値をアドレスとして出力するとともに、カウント値がエントリ数ｍに等しくなるとカウントアップ信号ＣＵＰをアサートする。このアドレスカウンタ８７からのカウントアップＣＵＰがアサートされるまで、活性化回路８４、８５および８６は、クロック信号ＣＬＫにトリガとしてイネーブルされ、それぞれ対応のイネーブル信号／活性化信号を所定のタイミングでアサートする。内部アドレス発生指示ＭＯＤＩは、被検索データの各エントリに対する順次書込時、および検索動作時にアサートされる。被検索データパターンの登録追加の時には、この内部アドレス発生指示ＭＯＤＩは、アサートされない。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】０１７０
【補正方法】変更
【補正の内容】
【０１７０】
マルチプレクサ８８は、この内部アドレス発生モードＭＯＤＩのアサート時、アドレスカウンタ８７の出力アドレスを選択する。このアドレスカウンタ８７からのカウンタアドレスは、サブブロックを指定するブロックアドレスおよびサブブロック内のエントリを指定するワード線アドレスを含む。選択回路８８からのブロックアドレスＢＡＤがブロックデコーダ８９へ与えられる。ブロックデコーダ８９は、書込モード指示ＭＯＤＷのアサート時にイネーブルされ、与えられたブロックアドレス信号をデコードしてブロック選択信号ＢＳを生成する。データ読出時においては、ブロックデコーダ８９は、デコード動作は行わず、ブロック選択信号ＢＳは生成されない。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】０１７３
【補正方法】変更
【補正の内容】
【０１７３】
コマンドＣＭＤは、外部からのデータＡまたはＢと同期して与えられる。したがって、データ書込時、すなわち被検索パターンの書込時においては、書込制御回路８３およびＢポート書込ワード線活性化回路８２が、このコマンドデコーダからの書込コマンドに従って生成された書込モード指示ＭＯＤＷに従ってそれぞれ活性化され、データパスイネーブル信号ＤＰＥＮおよびＢポート書込ワード線イネーブル信号ＷＷＢＥＮを活性化する。各サイクルにおいて、被検索データパターンを各エントリの記憶ノードＳＮＢに書込むことができる。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】０１８５
【補正方法】変更
【補正の内容】
【０１８５】
図２４は、この発明の実施の形態２に従う半導体信号処理装置のデータパスの構成を概略的に示す図である。図２４において、サブブロックＳＢ１−ＳＢｎに対して共通に、グローバル書込データ線ＧＷＤＡ（ＧＷＤＡ０，ＧＷＤＡＮ、ＧＷＤＡＳ）、ＺＧＷＤＢ（ＺＧＷＤＢ０，ＺＧＷＤＢＮ，ＺＧＷＤＢＳ）、ＺＧＷＤＡ（ＺＧＷＤＡ０，ＺＧＷＤＡＮ，ＺＧＷＤＡＳ）、およびＧＷＤＢ（ＧＷＤＢ０，ＧＷＤＢＮ，ＧＷＤＢＳ）が設けられる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】０１９１
【補正方法】変更
【補正の内容】
【０１９１】
マルチプレクサ１０２ｂは、２ビット選択信号ＳＥＬＢ＜１：０＞に従って、対応のデータアンプ１００ｌの出力信号、入力書込データビットＡ＜ｊ＞およびＬ選択マスク回路５２ａを介して与えられる反転被検索データビット／Ｂ＜ｊ＞または接地電圧のうちの１つを選択してグローバル書込データ線ＺＧＷＤＢｊに伝達する。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】０２０２
【補正方法】変更
【補正の内容】
【０２０２】
ＦＩＦＯ領域においては、後に説明するように、初期状態において記憶ノードＳＮＡＬおよびＳＮＡＲは、データ“１”が格納される。従って、検索データがこ記憶ノードＳＮＢＬおよびＳＮＢＲに格納されて、次いで、読出されるときには、センスアンプ回路からは、データ“１”と検索データビットＡ＜ｊ＞とのＡＮＤ結果およびデータ“１”と反転検索データビット／Ａ＜ｊ＞とのＡＮＤ結果が出力される。すなわち、先に格納されたデータＡ＜ｊ＞および／Ａ＜ｊ＞が読出されて転送される。これにより、正確に待ち行列化した検索データを読出してＴＣＡＭ領域に転送することができる。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】０２０３
【補正方法】変更
【補正の内容】
【０２０３】
図２７は、サブブロックに対する初期データの格納時のデータ転送経路を概略的に示す図である。各サブブロックに対して初期データを書込むときには、選択信号ＳＥＬＡ＜１：０＞により、マルチプレクサ１０２ａおよび１０２ｃに、それぞれ対応のデータビットＡ＜ｊ＞、Ｂ＜ｊ＞を選択させ、対応のグローバル書込データ線ＧＷＤＡｊおよびＺＧＷＤＡｊに、データビット“１”を転送する。これにより、ＦＩＦＯ領域の各サブブロックにおいては、演算子セルの記憶ノードＳＮＡＬおよびＳＮＡＲが、データ“１”を格納する状態に初期設定される。バッファ処理時には、このＦＩＦＯ領域のサブブロックの演算子セルの記憶ノードＳＮＢＬおよびＳＮＢＲに検索データが格納される。従って、内部データ読出時においては、ＦＩＦＯ領域において、検索データをバッファ処理して読出してセンスアンプ回路を介して対応のグローバル書込データ線に転送することができる。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】０２０４
【補正方法】変更
【補正の内容】
【０２０４】
ＴＣＡＭ領域においては、マルチプレクサ１０２ｂおよび１０２ｄに対応のデータビットＡ＜ｊ＞およびＢ＜ｊ＞をそれぞれ選択させる。これにより、各サブブロックの演算子セルの記憶ノードＳＮＢＬおよびＳＮＢＲにデータ“０”が格納され、各演算子セルがドントケア状態に設定される。このとき、マスク指示信号ＭＳＫ＜ｊ＞を用いて、選択マスク回路５２ａおよび５２ｂからデータビット“０”を生成し、このデータビット“０”をマルチプレクサ１０２ｂおよび１０２ｄを介してＴＣＡＭ領域の演算子セルの記憶ノードＳＮＢＬおよびＳＮＢＲに転送するようにしてもよい。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】０２１９
【補正方法】変更
【補正の内容】
【０２１９】
マルチプレクサ１２０は、サブブロック属性指示信号ＭＯＤＦＴ＜ｉ＞に従って、アドレスカウンタからのブロック選択信号ＢＳおよび書込ワード線アドレスＷＡＤの組と、書込ポインタ１１２からの書込ブロック選択信号ＰＷＢＳおよび書込ワード線アドレス信号ＰＷＡＤの組の一方を選択する。サブブロック属性指示信号ＭＯＤＦＴ＜ｉ＞は、対応のサブブロックＳＢｉが、ＴＣＡＭ領域として用いられるかメモリ領域として用いられるかを指定する。
【手続補正２７】
【補正対象書類名】明細書
【補正対象項目名】０２３１
【補正方法】変更
【補正の内容】
【０２３１】
また、ブロック経路設定回路１３２は、コマンドデコーダ８１からのテストモード指示信号ＭＯＤＴＳＴに従って外部からのデータＥＸＤＡＴＡに従って選択信号ＳＥＬＡ＜１：０＞およびＳＥＬＢ＜１：０＞を生成する。この初期設定時においては、選択信号ＳＥＬＡ＜１：０＞を、マルチプレクサ１０２ａおよび１０２ｃが、それぞれ、外部からのデータＡおよびＢを選択して、グローバル書込データ線ＧＷＤＡおよびＺＧＥＤＡに伝達する状態に設定する。これにより、初期設定時、ＦＩＦＯ領域に設定されたサブブロックの記憶ノードＳＮＡＬおよびＳＮＡＲにデータビット“１”を設定することができる。
【手続補正２８】
【補正対象書類名】明細書
【補正対象項目名】０２３９
【補正方法】変更
【補正の内容】
【０２３９】
［実施の形態３］
図３２は、この発明の実施の形態３に従う半導体信号処理装置の１つのサブブロックＳＢｉの構成を概略的に示す図である。図３２において、サブブロックＳＢｉは、ｍ個のエントリＥＲＹ１−ＥＲＹｍを含む。これらのエントリＥＲＹ１−ＥＲＹｍは、ｓ（＝２＾ｋ）個の検索単位ＲＵＴ（ｉ，１）−ＲＵＴ（ｉ，ｓ）を含むデータパターン格納領域ＤＰＳＧと、マッピングフラグメモリ領域ＭＦＬＧとに分割される。
【手続補正２９】
【補正対象書類名】明細書
【補正対象項目名】０２７５
【補正方法】変更
【補正の内容】
【０２７５】
演算子アレイの構成としては、実施の形態２のＦＩＦＯ領域およびＴＣＡＭ領域に分割可能な構成を用いる。センスアンプ回路の出力信号の伝播経路を切換えるスッチングトランジスタＴＸｉ１およびＴＸｉ２（図４５においては示さず）について、マッピングフラグメモリ領域ＭＦＬＧに対しては、選択信号ＭＯＤＦＴＣ＜ｎ：１＞およびＭＯＤＦＭＣ＜ｎ：１＞が、それぞれＴＣＡＭモード指示信号およびメモリモード指示信号として与えられる。マッピングフラグメモリ領域ＭＦＬＧに対しては、メモリモード指示信号ＭＯＤＦＴＣ＜ｎ：１＞およびＭＯＤＦＭＣ＜ｎ：１＞は、メモリモードを指定する状態に設定される。従って、マッピングフラグメモリ領域ＭＦＬＧにおいては、常時、センスアンプ回路の出力信号がグローバル読出データ線に伝達される。
【手続補正３０】
【補正対象書類名】明細書
【補正対象項目名】０２７６
【補正方法】変更
【補正の内容】
【０２７６】
データパターン格納領域ＤＰＳＧに対しては、ブロックＴＣＡＭモード指示信号ＳＭＯＤＴＣ＜ｎ：１＞およびブロックメモリモード指示信号ＳＭＯＤＭＣ＜ｎ：１＞が与えられる。ブロックＴＣＡＭモード指示信号ＳＭＯＤＴＣ＜ｎ：１＞は、データ書込モード指示信号（ＭＯＤＷ）と実施の形態２において利用されるＴＣＡＭモード指示信号ＭＯＤＴＣ＜ｎ：１＞とに従って生成される。データ書込時においては、ブロックＴＣＡＭモード指示信号ＳＭＯＤＴＣ＜ｎ：１＞は、全てオフ状態に設定され、センスアンプ回路の出力とローカルマッチ線とは分離される。検索動作時においては、ブロックＴＣＡＭモード指示信号ＳＭＯＤＴＣ＜ｎ：１＞は、ＴＣＡＭモード指示信号ＭＯＤＴＣ＜ｎ：１＞に従って生成される。
【手続補正３１】
【補正対象書類名】明細書
【補正対象項目名】０２７８
【補正方法】変更
【補正の内容】
【０２７８】
ブロックメモリモード指示信号ＳＭＯＤＭＣ＜ｎ：１＞は、メモリモード指示信号ＭＯＤＭＣ＜ｎ：１＞とブロック選択信号との論理和により生成される。ＴＣＡＭ領域として割当てられるかＦＩＦＯ領域に割当てられるかに応じて、ＴＣＡＭモード指示信号ＭＯＤＴＣ＜ｎ：１＞およびメモリモード指示信号ＭＯＤＭＣ＜ｎ：１＞の論理値が設定される。
【手続補正３２】
【補正対象書類名】明細書
【補正対象項目名】０２８２
【補正方法】変更
【補正の内容】
【０２８２】
また、データパスブロックＤＰＨ１−ＤＰＨ５に対して、ローカル選択信号ＬＳＥＬＢ１＜１：０＞−ＬＳＥＬＢ５＜１：０＞がそれぞれ与えられる。ローカル選択信号ＬＳＥＬＢ１＜１：０＞により、領域ＲＧ１に対応して配置されるマルチプレクサ１０２ｂおよび１０２ｄの経路が設定される。残りのデータパスブロックＤＰＨ２−ＤＰＨ５それぞれにおいても、ローカル選択信号ＬＳＥＬＢ２＜１：０＞−ＬＳＥＬＢ５＜１：０＞に応じて、マルチプレクサ１０２ｂおよび１０２ｄの経路が、個々に設定される。
【手続補正３３】
【補正対象書類名】明細書
【補正対象項目名】０２９８
【補正方法】変更
【補正の内容】
【０２９８】
データパスブロックＤＰＨｊ及びＤＰＨ（ｊ＋１）における入力切換回路ＩＳＫｊａ−ＩＳＫｊｂ、ＩＳＫ（ｊ＋１）ｃ…の構成は、図２４に示すデータパスの構成と同じであり、データアンプ１００ｌおよび１００ｒ、マルチプレクサ１０２ａ−１０２ｂ、選択マスク回路５２ａおよび５２ｂ、およびインバータ５３を含む。
【手続補正３４】
【補正対象書類名】明細書
【補正対象項目名】０３１２
【補正方法】変更
【補正の内容】
【０３１２】
図５１は、この発明の実施の形態３に従う半導体信号処理装置に対して供給される被検索データパターンの構造を概略的に示す図である。図５１において、入力された書込データパケットは、ヘッダＨＥＤと、データ領域ＤＰＱとを含む。ヘッダＨＥＤには、データ領域ＤＰＱに格納されるデータのパターン長を指定するパターン長指示データＰＤが格納される。データ領域ＤＰＱに、書込データパターンが格納される。このデータ領域ＤＰＱは、演算子セルアレイの領域ＲＧ１−ＲＧ５それぞれに対応して領域に配置され、パターン長に応じた各対応の領域に、書込データパターンが格納される。ヘッダＨＥＤに格納されるパターン長指示信号ＰＤをデコードして、書込領域を特定して、書込データ転送経路を設定する。
【手続補正３５】
【補正対象書類名】明細書
【補正対象項目名】０３１６
【補正方法】変更
【補正の内容】
【０３１６】
パターン長デコーダ１７０は、ヘッダＨＥＤに含まれるパターン長指示データＰＤをデコードし、そのデコード結果に従ってパターン長イネーブル信号ＥＮ（Ｌ）、ＥＮ（Ｌ／２）、ＥＮ（Ｌ／４）、ＥＮ（Ｌ／８）、およびＥＮ（Ｌ／１６）のいずれかを選択的にアサートする。パターン長イネーブル信号ＥＮ（Ｌ）は、パターン長指示データＰＤが、パターン長Ｌを指定するときにアサートされる。パターン長イネーブル信号ＥＮ（Ｌ／２）は、パターン長指示データＰＤがパターン長Ｌ／２を指示するときにアサートされる。パターン長イネーブル信号ＥＮ（Ｌ／４）は、パターン長指示データＰＤがパターン長Ｌ／４を指定するときにアサートされる。パターン長イネーブル信号ＥＮ（Ｌ／８）およびＥＮ（Ｌ／１６）は、このパターン長指示データＰＤが、パターン長Ｌ／８およびＬ／１６を指定するときにそれぞれアサートされる。
【手続補正３６】
【補正対象書類名】明細書
【補正対象項目名】０３２１
【補正方法】変更
【補正の内容】
【０３２１】
なお、領域指定信号ＲＧＳ４／５は、領域ＲＧ４を指定する領域指定信号ＲＧＳ４および領域ＲＧ５を指定する領域指定信号ＲＧＳ５とに分離されて生成されてもよい。
【手続補正３７】
【補正対象書類名】明細書
【補正対象項目名】０３３０
【補正方法】変更
【補正の内容】
【０３３０】
図５５は、図５４に示す入力切換回路のマルチプレクサにおけるローカル選択信号の論理とそのときの選択入力との対応を一覧にして示す図である。検索モード時においては、ローカル選択信号ＬＳＥＬＢｊ＜１：０＞は、（０，０）に設定される。ｊは、１から５の整数である。この場合、マルチプレクサ１５４は、入力Ｉ１に与えられデータアンプ１５０の出力信号を選択し、マルチプレクサ１０２ｂは、入力Ｉ４へ与えられる検索データＡを選択し、マルチプレクサ１０２ｄは、入力Ｉ７へ与えられた補の検索データ／Ａを選択する。この検索モード時、データアンプ１５０からの内部読出ビットが、外部へ読出されてもよい。このときには、マルチプレクサ（１０２ａ、１０２ｂ）が、データアンプ１００ｌ、１００ｒの出力信号を選択して図示しないグローバル書込データ線ＧＷＤＡおよびＺＧＷＤＡへ検索データを転送する。
【手続補正３８】
【補正対象書類名】明細書
【補正対象項目名】０３３５
【補正方法】変更
【補正の内容】
【０３３５】
選択信号ＳＥＬＡ＜１：０＞については示していないが、以下の論理を満たす。検索動作時においては、マッピングフラグメモリ領域に対するマルチプレクサ１５２は、データアンプ１５０の出力信号を選択してグローバル書込データ線ＦＧＷＡに伝達する。データパターン格納領域においては、マルチプレクサ１０２ａおよび１０２ｂは、データアンプ１００ｌおよび１００ｒの出力信号を選択して対応のグローバル書込データ線ＧＷＤＡに伝達する。
【手続補正３９】
【補正対象書類名】明細書
【補正対象項目名】０３４３
【補正方法】変更
【補正の内容】
【０３４３】
図５７は、図５６に示すローカル選択信号発生回路１８５の具体的構成の一例を概略的に示す図である。図５７において、メイン選択信号のビットＳＥＬＢ＜１＞およびＳＥＬＢ＜０＞がそれぞれインバータ１９０ａおよび１９０ｂによって反転され、相補データビット対が生成される。ローカル選択信号ＬＳＥＬＢ１＜１：０＞−ＬＳＥＬＢ５＜１：０＞それぞれに対応してセレクタ１９２ａ−１９２ｅが設けられる。セレクタ１９２ａは、選択ビットＳＥＬＢ＜１＞およびＳＥＬＢ＜０＞とメイン選択信号ビット／ＳＥＬＢ＜１＞および／ＳＥＬＢ＜０＞を受け、領域活性化信号ＲＧＥＮ１に従って、相補ビット対の組の各々から一方の組のビットを選択し、２ビットローカル選択信号ＬＳＥＬＢ１＜１：０＞を生成する。
【手続補正４０】
【補正対象書類名】明細書
【補正対象項目名】０３４４
【補正方法】変更
【補正の内容】
【０３４４】
残りのセレクタ１９２ｂ−１９２ｅ各々においても、領域活性化信号ＲＧＥＮ２−ＲＧＥＮ５に従って相補ビットＳＥＬＢ＜１＞および／ＳＥＬＢ＜１＞の組と相補ビットＳＥＬＢ＜０＞および／ＳＥＬＢ＜０＞各々から１ビットの信号を選択して、ローカル選択信号ＬＳＥＬＢ２＜１：０＞−ＬＳＥＬＢ５＜１：０＞をそれぞれ生成する。
【手続補正４１】
【補正対象書類名】明細書
【補正対象項目名】０３４５
【補正方法】変更
【補正の内容】
【０３４５】
この図５７に示す構成において、図５４に示す論理テーブルから明らかなように、セレクタ１９２ａ−１９２ｅは、対応の領域活性化信号ＲＧＥＮ１−ＲＧＥＮ５がアサートされる場合には、選択ビットＳＥＬＢ＜１＞およびＳＥＬＢ＜０＞を選択して対応のローカル選択信号を生成する。一方、対応の領域活性化信号ＲＧＥＮ１−ＲＧＥＮ５が非選択状態を示すときには、インバータ１９０ａおよび１９０ｂからの補の選択ビット／ＳＥＬＢ＜１＞および／ＳＥＬＢ＜０＞を選択して対応のローカル選択信号ＬＳＥＬＢ１＜１：０＞−ＬＳＥＬＢ５＜１：０＞を生成する。
【手続補正４２】
【補正対象書類名】明細書
【補正対象項目名】０３４７
【補正方法】変更
【補正の内容】
【０３４７】
図５８は、この発明の実施の形態３に従う半導体信号処理装置の制御回路の構成を概略的に示す図である。この図５８に示す制御回路の構成は、以下の点で、図２２に示す制御回路８０とその構成が異なる。すなわち、アドレスカウンタ８７および外部アドレス信号ＥＸＡＤとアドレス発生回路１６０からのアドレスのいずれかをモード指示信号ＭＯＤＩに従って選択するマルチプレクサ２００が設けられる。アドレス発生回路１６０は、書込モード指示信号ＭＯＤＷのアサート時、アサートされ、図５２に示すようにパターン長指示データＰＤに従って被検索データ書込アドレスを生成する。このときには、マルチプレクサ２００が、アドレス発生回路１６０の出力信号を選択する。一方、検索モード時においては、マルチプレクサ２００はアドレスカウンタ８７の生成するアドレスカウント値を選択し、被検索データパターンの追加登録時には、外部アドレスＥＸＡＤを選択する。
【手続補正４３】
【補正対象書類名】明細書
【補正対象項目名】０３５０
【補正方法】変更
【補正の内容】
【０３５０】
属性修飾回路２０２は、ブロック属性設定回路１３０からのモード指示信号ＭＯＤＴＣ＜ｎ：１＞およびＭＯＤＭＣ＜ｎ：１＞を、ブロック選択信号ＢＳおよび書込モード指示信号ＭＯＤＷとに従って修飾して、ブロックＴＣＡＭモード指示信号ＳＭＯＤＴＣ＜ｎ：１＞およびブロックメモリモード指示信号ＳＭＯＤＭＣ＜ｎ：１＞を生成する。
【手続補正４４】
【補正対象書類名】明細書
【補正対象項目名】０３５２
【補正方法】変更
【補正の内容】
【０３５２】
ブロック経路設定回路１３２の生成する選択信号ＳＥＬＡ＜１：０＞およびＳＥＬＢ＜１：０＞に従って、選択信号ＳＥＬＢ＜１：０＞から、図５６に示す領域デコード回路１８０およびローカル選択信号発生回路１８５により、ローカル選択信号ＬＳＥＬＢ１＜１：０＞−ＬＳＥＬＢ５＜１：０＞およびＬＳＥＬＢ０が生成される。
【手続補正４５】
【補正対象書類名】明細書
【補正対象項目名】０３５５
【補正方法】変更
【補正の内容】
【０３５５】
なお、マッピングフラグメモリ領域ＭＦＬＧとデータパターン格納領域ＤＰＳＧに対して別々にローカル書込ワード線ＷＷＬＡおよびＷＷＬＢが配置され、これらの領域に共通にメイン書込ワード線ＭＷＬＬＡおよびＭＷＷＬＢが配置される階層ワード線が利用される構成が用いられてもよい。
【手続補正４６】
【補正対象書類名】明細書
【補正対象項目名】０３５８
【補正方法】変更
【補正の内容】
【０３５８】
なお、データ書込時において、データ書込が行なわれる領域に対して、センスアンプ回路および／またはデータアンプの動作を停止するように構成してもよい。領域活性化信号ＲＧＥＮ１−ＲＧＥＮ５とセンスアンプ活性化信号またはデータアンプ活性化信号とを組合せて各領域単位でセンスアンプ回路またはデータアンプの動作を制御するように構成すればよい。
【手続補正４７】
【補正対象書類名】明細書
【補正対象項目名】０３６９
【補正方法】変更
【補正の内容】
【０３６９】
この図６０に示す構成の場合、あるサブブロックにおいてパターン一致が検出された場合、レジスタ２１４ａ−２１４ｆの対応のレジスタの格納値がＨレベル（“Ｈ”）となり、対応のパターン長一致検出線の電位レベルが上昇する。パターン長検出アンプ２２４ａ−２２４ｆで、これらのパターン長一致検出線２２２ａ−２２２ｆの電位を増幅することにより、最終一致パターン長指示フラグＦＰａ−ＦＰｆのうちの対応のフラグがＨレベル（“Ｈ”）となり、一致したデータパターンのパターン長を外部へ報知することができる。
【手続補正４８】
【補正対象書類名】明細書
【補正対象項目名】０３７６
【補正方法】変更
【補正の内容】
【０３７６】
［実施の形態５］
図６２は、この発明の実施の形態５に従う半導体信号処理装置の記憶単位ＳＵＴの電気的等価回路を示す図である。図６２に示す記憶単位ＳＵＴは、以下の点で、図１に示す実施の形態１から４において用いられる記憶単位とその構成が異なる。すなわち、検索データＡおよび／Ａを伝達するポートＡ書込データ線ＷＤＡおよびＺＷＤＡが、ポートＢ書込データ線ＧＷＤＢおよびＺＧＷＤＢと直交するように配設される。すなわち、書込Ｂポートデータ線ＷＰＲＴＢＬおよびＷＰＲＴＢＲに結合されるグローバル書込データ線ＺＧＷＤＢおよびＧＷＤＢは、複数のサブブロックに共通に配設され、一方、書込Ａポートデータ線ＷＰＲＴＡＬおよびＷＰＲＴＡＲに結合されるポートＡ書込データ線ＷＤＡおよびＺＷＤＡは、各サブブロックにおいて演算子セルの行に対応してそれぞれ配置される。
【手続補正４９】
【補正対象書類名】明細書
【補正対象項目名】０３８２
【補正方法】変更
【補正の内容】
【０３８２】
図６４は、この発明の実施の形態５に従う半導体信号処理装置の全体の構成を概略的に示す図である。図６４において、演算子セルアレイは、これまでの実施の形態１から４と同様、複数のサブブロックＳＢ１−ＳＢｎに分割される。
【手続補正５０】
【補正対象書類名】明細書
【補正対象項目名】０３８５
【補正方法】変更
【補正の内容】
【０３８５】
行選択駆動回路４２０は、サブブロックＳＢ１−ＳＢｎそれぞれに対応して設けられるローカル行選択駆動回路４２５．１−４２５．ｎを含む。これらのローカル行選択駆動回路４２５．１−４２５．ｎは、読出ワード線ＲＷＬＡ，ＲＷＬＢおよび書込ワード線ＷＷＬＡ，ＷＷＬＢを、図示しないアドレス信号に従って選択状態へ駆動する。図６４においては、１エントリに対して設けられるワード線ＲＷＬＡ，ＲＷＬＢ，ＷＷＬＡ，ＷＷＬＢの組を、単位ワード線群ＵＷＬＧで示す。
【手続補正５１】
【補正対象書類名】明細書
【補正対象項目名】０３８９
【補正方法】変更
【補正の内容】
【０３８９】
図６５は、この発明の実施の形態５に従う半導体信号処理装置における検索動作原理を示す図である。図６５においては、１つのサブブロックＳＢｉにおける構成を代表的に示す。列方向に演算子セルＵＯＥＬが整列して配置され、左側演算子セル列ＯＵＥＣＬが形成される。同様、列方向に整列して右側演算子セルＵＯＥＲが整列して配置され、右側演算子セル列ＯＵＥＣＲが形成される。
【手続補正５２】
【補正対象書類名】明細書
【補正対象項目名】０４０１
【補正方法】変更
【補正の内容】
【０４０１】
ここで、図６７において、領域ＲＥＧＰ１においては、グローバル読出データ線ＧＲＤＬ１１、ＧＲＤＲ１１、…が設けられ、領域ＲＥＧＰ２においては、グローバル読出データ線ＧＲＤＬ２１，ＧＲＤＲ２１、…が設けられる。領域ＲＥＧＰｋにおいては、グローバル読出データ線ＧＲＤＬｋ１，ＤＲＤＲｋ１、…が設けられる。ここで、ｋは、先の実施の形態１における検索単位の数を示す２＾ｋのｋとは、特に関連性はない。
【手続補正５３】
【補正対象書類名】明細書
【補正対象項目名】０４０３
【補正方法】変更
【補正の内容】
【０４０３】
一致判定回路４３０は、それぞれ、グローバル読出データ線ＧＲＤＬおよびＧＲＤＲに対して設けられるデータアンプＡＭＰＬ、ＡＭＰＲを含む。図６７においては、グローバル読出データ線ＧＲＤＬ１１，ＧＲＤＲ１１、ＧＲＤＬ２１，ＧＲＤＲ２１、ＧＲＤＬｋ１，ＧＲＤＲｋ１それぞれに対して設けられるデータアンプＡＭＰ１Ｒ、ＡＭＰ１Ｌ、ＡＭＰ２Ｌ、ＡＭＰ２Ｒ、およびデータアンプＡＭＰｋＬ，ＡＭＰｋＲを代表的に示す。
【手続補正５４】
【補正対象書類名】明細書
【補正対象項目名】０４１３
【補正方法】変更
【補正の内容】
【０４１３】
図６８において、一致信号確定回路ＭＳＬＴは、プリチャージ指示信号ＺＰＲＥをゲートに受けるＰおよびＮチャネルＭＯＳトランジスタＰＴ１０およびＮＴ１０と、ゲートに対応のＮＯＲゲートＮＧの出力信号を受けるＮチャネルＭＯＳトランジスタＮＴ１１とを含む。ＰチャネルＭＯＳトランジスタＰＴ１０のソースが電源ノードに結合され、ＭＯＳトランジスタＮＴ１０およびＮＴ１１がＰチャネルＭＯＳトランジスタＰＴ１０と接地ノードの間に直列に接続される。
【手続補正５５】
【補正対象書類名】明細書
【補正対象項目名】０４２０
【補正方法】変更
【補正の内容】
【０４２０】
この場合、データパターン長に応じて、領域ＲＥＧＰ１−ＲＥＧＰｋにおいて並列にデータＡを与えて検索動作を実行する。データパターン長に応じてブロック選択信号ＢＳ＜１＞−ＢＳ＜Ｋ＞を選択的にオン状態に設定し、データパターン長に応じたパターンについての一致検索を実行する。
【手続補正５６】
【補正対象書類名】明細書
【補正対象項目名】０４２２
【補正方法】変更
【補正の内容】
【０４２２】
サブブロックＳＢ１−ＳＢ８は、それぞれブロック選択信号ＢＳ＜１＞−ＢＳ＜８＞に従って、対応のセンスアンプ回路の出力信号が対応のグローバル読出データ線ＧＲＤ（ＧＲＤＬ、ＧＲＤＲ）に伝達される。従って、ブロック単位（ｍビット検索単位）でパターンの一致／不一致結果に応じた電流が、対応のグローバル読出データ線に伝達される。
【手続補正５７】
【補正対象書類名】明細書
【補正対象項目名】０４２９
【補正方法】変更
【補正の内容】
【０４２９】
１検索サイクルは、パターン長の種類に応じて異なる。図７０に示すパターン配置においては、パターン長が４種類存在するため、１検索サイクルは、クロック信号ＣＬＫの４サイクルで構成される。検索サイクルが始まると、サイクル♯１において、まず、プリチャージ指示信号ＺＰＲＥがＬレベルからＨレベルとなり、一致信号確定回路ＭＳＬＴの内部ノードのプリチャージ動作が完了する。また、データパスプリチャージ指示信号ＰＲＥＤＢ＜３：１＞をＨレベルからＬレベルに駆動して、グローバル読出データ線ＧＲＤの接地電圧レベルへのプリチャージを完了する。
【手続補正５８】
【補正対象書類名】明細書
【補正対象項目名】０４３０
【補正方法】変更
【補正の内容】
【０４３０】
ブロック選択信号ＢＳ＜４：１＞をアサートし、サブブロックＳＢ１−ＳＢ４においてすべての読出ワード線ＲＷＬＡおよびＲＷＬＢを、ポートＡ書込ワード線ＷＷＬＡの活性化後、選択状態へ駆動する。ビット線ＢＬＬおよびＢＬＲの電位が確定した後、所定のタイミングで、サブブロックＳＢ１−ＳＢ４に対するセンスアンプ活性化信号ＳＡＥＮ＜４：１＞を活性化する。このとき、残りのセンスアンプ活性化信号＜８：５＞は非活性状態である。サブブロックＳＢ１−ＳＢ４から、対応のグローバル読出データ線ＧＲＤにセンスアンプ回路の出力信号が伝達される。
【手続補正５９】
【補正対象書類名】明細書
【補正対象項目名】０４３２
【補正方法】変更
【補正の内容】
【０４３２】
データパターンが一致している場合には、一致信号確定回路ＭＳＬＴは、ＮＯＲゲートＮＧの出力信号がＨレベルとなるため、検索判定信号ＭＡＣＨ＜ｉ＞をＨレベルに立上げる。一方、不一致のときには、グローバル読出データ線ＧＲＤには電流が流れ、その電位レベルが上昇するため、対応のデータアンプＡＭＰｉＬ，ＡＭＰｉＲの組の出力信号はいずれかがＨレベルとなる。応じて、対応のＮＯＲゲートＮＧｉｊの出力信号がＬレベルとなり、一致信号確定回路ＭＳＬＴからの検索判定信号ＭＳＬＴ＜ｉ＞はプリチャージ状態のＬレベルを維持する。
【手続補正６０】
【補正対象書類名】明細書
【補正対象項目名】０４３８
【補正方法】変更
【補正の内容】
【０４３８】
このとき、領域ＲＥＧＰ３においても、対応のグローバル読出データ線に新たな検索結果が伝達され、その電位が検索結果に応じて変化する。センスアンプ活性化信号ＳＡＥＮ＜６：５＞の活性化の後、所定のタイミングで、再び、領域ＲＡＧＰ１およびＲＡＧＰ２に対するデータアンプ活性化信号ＡＰＥＮ＜２：１＞を活性化する。このときまた、領域ＲＡＧＰ３に対する活性化信号ＡＰＥＮ＜３＞は非活性状態に維持される。したがって、領域ＲＥＧＰ１およびＲＥＧＰ２において検索結果が、一致信号確定回路ＭＳＬＴに再び格納される。この場合、一致パターンが存在するときには、一致信号確定回路ＭＳＬＴの出力する検索判定信号ＭＡＣＨは、Ｈレベルとなる。したがって、領域ＲＥＧＰ１およびＲＥＧＰ２においてパターン長Ｌ／２のデータパターンおよびパターン長Ｌ／４のデータパターンのいずれかに対する一致が検出された場合、一致信号確定回路ＭＳＬＴの出力信号がプリチャージ状態から変化する。
【手続補正６１】
【補正対象書類名】明細書
【補正対象項目名】０４６０
【補正方法】変更
【補正の内容】
【０４６０】
図７５および図７６に示すパターン長Ｌ／８のデータパターンＤＰＡＴ（Ｌ／８）ＡおよびＤＰＡＴ（Ｌ／８）Ｂは、交互に与えられてもよく、また、データパターンＤＰＡＴ（Ｌ／８）Ａの列およびＤＰＡＴ（Ｌ／８）Ｂの列が、順次与えられてもよい。
【手続補正６２】
【補正対象書類名】明細書
【補正対象項目名】０４６２
【補正方法】変更
【補正の内容】
【０４６２】
ポインタＰＯＩＮＴ（Ｌ）、ＰＯＩＮＴ（Ｌ／２）、ＰＯＩＮＴ（Ｌ／４）、およびＰＯＩＮＴ（Ｌ／８）は、このデータ長入力データのパターン長に応じて異なるポインタによりそれぞれ順次生成されてもよい。また、入力データに含まれるパターン長識別子に従って順次生成されてもよい（実施の形態４参照）。また、メモリ領域ＭＲＧ３−ＭＲＧ１に対し順次パターン長に従ってデータ書込が行なわれる場合、１つのポインタを用いてこれらの書込ポインタが形成されてもよい。半導体信号処理装置外部にデータ列変換回路４５０が設けられており、書込データの入力シーケンスに応じて適宜ポインタの発生態様が定められればよい。
【手続補正６３】
【補正対象書類名】明細書
【補正対象項目名】０４９４
【補正方法】変更
【補正の内容】
【０４９４】
カウント値ＣＮＴ＜Ｊ：１＞は、Ｊビットのカウント値であり、各検索動作サイクル毎にそのカウント値が１シフト動作により増分されて、ｉ回目の検索サイクルに対応するカウント値ＣＮＴ＜ｉ＞がアサートされる。
【手続補正６４】
【補正対象書類名】明細書
【補正対象項目名】０５０３
【補正方法】変更
【補正の内容】
【０５０３】
ゲート回路５０２は、図８０に示す読出制御回路からのセンスアンプ活性化信号ＳＡＥＮとブロック選択信号ＢＳ＜ｎ：１＞とに従って選択されたサブブロックに対するセンスアンプ活性化信号ＳＡＥＮ＜ｎ：１＞を活性化する。
【手続補正６５】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
行列状に配列され、各々が互いに直列に接続される第１および第２のＳＯＩトランジスタを含み、前記第１および第２のトランジスタの記憶データの演算結果を示す電流を供給する複数の演算子セルを含む演算子セルアレイを備え、前記演算子セルは、行方向に整列して配置される第１および第２のセルが記憶単位を構成するように配置され、前記演算子セルアレイは、各々がパターン長の異なるデータパターンを格納することの出来る複数のデータエントリを含み、前記記憶単位の第１および第２のトランジスタには互いに相補な被検索データが格納され、
各前記演算子セル列に対応して配置され、各々が対応の列の演算子セルの供給する電流を受ける複数のビット線、
検索動作時、選択されたデータエントリの第２のトランジスタに検索データを書込むとともに前記選択されたデータエントリの第１および第２のトランジスタを選択して前記選択された第１および第２のトランジスタの記憶データに応じた電流を対応のビット線に流す行選択駆動回路、
各前記ビット線に対応して設けられ、各々が対応のビット線の電流に応じた電流を供給する複数のセンスアンプ回路、および
前記選択されたデータエントリの格納可能なパターン長に応じて各々が配置され、前記センスアンプ回路から供給される電流に基いて該対応のデータパターン長毎に前記選択されたデータエントリの記憶データと検索データとの一致／不一致を判定し、該判定結果に従って、前記選択されたデータエントリの格納データと前記検索データとのパターンの一致／不一致を示す信号を生成する電流検出／一致判定回路を備える、半導体信号処理装置。
【手続補正６６】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１１
【補正方法】変更
【補正の内容】
【請求項１１】
前記演算子セルの第１および第２のＳＯＩトランジスタは、第１導電型の矩形状の第１の活性領域に第１の不純物領域を共有するように形成され、
各前記演算子セルは、さらに、
前記第１の活性領域に隣接してかつ長さ方向において位置をずらせて配置される第２導電型の矩形状の第２の活性領域と、
前記第１の活性領域に隣接してかつ前記第２の活性領域と前記第１の活性領域に関して対向して配置される第２導電型の矩形状の第３の活性領域とを備え、前記第１、第２および第３の活性領域は互いに長さ方向において位置をずらせて配置され、かつ前記第２および第３の活性領域には、それぞれ、前記第１および第２のＳＯＩトランジスタと導電型の異なる第３および第４のＳＯＩトランジスタが形成され、
前記第１および第２の活性領域を前記長さ方向と直交する幅方向に沿って横切るように配置され、前記第１のＳＯＩトランジスタのゲートを構成する第１の導電配線と、
前記第１の導電配線と離れて、前記第１および第３の活性領域を前記幅方向に沿って横切るように配置され、前記第２のＳＯＩトランジスタのゲートを構成する第２の導電配線と、
前記第２の活性領域を幅方向に沿って横切るように配置され、前記第３のＳＯＩトランジスタのゲートを構成する第３の導電配線と、
前記第３の活性領域を前記幅方向に沿って横切るように配置され、前記第４のＳＯＩトランジスタのゲートを構成する第４の導電配線と、
前記第１の活性領域を前記幅方向に横切るように前記第１および第２の導電配線の間に配置され、前記第１の活性領域の前記第１の不純物領域と異なる第２の不純物領域に所定の電圧を伝達する固定電圧配線とを備え、
前記第１の活性領域の前記第１の不純物領域に関して前記第２の不純物領域と対向する第３の不純物領域は長さ方向に延在するビット線を構成する導電配線に結合され、
前記第２の活性領域の前記第１の活性領域に隣接する第４の不純物領域は前記第１の活性領域の前記第１の導電配線下部の領域と電気的に接続され、かつ前記第２の活性領域の前記第４の不純物領域と前記第３の導電配線に関して対向する第５の不純物領域は長さ方向に延在する第１の書込データ伝達線を介して第１の書込データを受け、
前記第３の活性領域の前記第１の活性領域に隣接する第６の不純物領域は、前記第１の活性領域の前記第２の導電配線下部の領域と電気的に接続され、かつ前記第３の活性領域の前記第４の導電配線に関して前記第６の不純物領域と対向する第７の不純物領域は前記長さ方向に延在する第２の書込データ伝達線を介して第２の書込データを受ける、請求項１記載の半導体信号処理装置。