【事件の表示】
　平成１１年特許願第２０１９６５号「半導体集積回路装置およびシステム基板並びに半導体集積回路装置のテスト方法」拒絶査定不服審判事件〔平成１３年　２月　９日出願公開、特開２００１−　３５９９４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１　手続きの経緯
　本願は、平成１１年　７月１５日の出願であって、平成１６年　９月３０日付けで手続補正がされ、平成１８年１０月３０日付け拒絶理由通知に対して、同年１２月２７日付けで手続補正がされたが、平成１９年１２月１３日付けで拒絶査定され、これに対し、平成２０年　１月１７日に拒絶査定不服審判が請求されるとともに、同年　２月１８日付けで手続補正がされたものである。
　
第２　平成２０年　２月１８日付けの手続補正についての補正却下の決定
［補正却下の決定の結論］
　平成２０年　２月１８日付けの手続補正（以下、「本件補正」という。）を却下する。
［理　由］ 
１．　本件補正前及び本件補正後の本願発明 
　本件補正は、特許請求の範囲及び発明の詳細な説明についてするもので、特許請求の範囲については、補正前に
「【請求項１】　ウエル電型の半導体基板に形成された前記第１導電型とは逆導電型である第２導電型の少なくとも２つの第１のウエル領域、前記第１のウエル領域の少なくとも１つの第１のウエル領域に形成された第１導電型の第２のウエル領域を有し、前記第１のウエル領域及び第２のウエル領域に機能回路がそれぞれ形成された第１及び第２の半導体チップと、
　前記第１及び第２の半導体チップそれぞれの裏面同士を接着する熱伝導性の良好な導電性接着剤
　とを具備することを特徴とする半導体集積回路装置。
　　【請求項２】　前記第１及び第２の半導体チップはそれぞれメモリ用半導体チップであることを特徴とする請求項１記載の半導体集積回路装置。
　　【請求項３】　第１導電型の半導体基板に形成された前記第１導電型とは逆導電型である第２導電型の少なくとも２つの第１のウエル領域、前記第１のウエル領域の少なくとも１つの第１のウエル領域に形成された第１導電型の第２のウエル領域を有し、前記第１のウエル領域及び第２のウエル領域に機能回路がそれぞれ形成された第１及び第２のメモリ用半導体チップと、
　前記第１及び第２のメモリ用半導体チップそれぞれの裏面同士を接着する導電性接着剤とを具備し、
　前記第１及び第２のメモリ用半導体チップの接続端子の少なくとも１つの接続端子は共通に接続されていることを特徴とする半導体集積回路装置。
　　【請求項４】　第１導電型の半導体基板に形成された前記第１導電型とは逆導電型である第２導電型の少なくとも２つの第１のウエル領域、前記第１のウエル領域の少なくとも１つの第１のウエル領域に形成された第１導電型の第２のウエル領域を有し、前記第１のウエル領域及び第２のウエル領域に機能回路がそれぞれ形成された複数のチップ領域を有し、複数のチップ領域間が絶縁分離されている第１及び第２の半導体チップと、
　前記第１及び第２の半導体チップそれぞれの裏面同士を接着する導電性接着剤
　とを具備することを特徴とする半導体集積回路装置。
　　【請求項５】　前記第１の半導体チップの接続端子は印刷配線部材の端子に接続されており、前記第２の半導体チップの接続端子はボンディングワイヤーにより前記印刷配線部材上の端子に接続されていることを特徴とする請求項１乃至４のいずれか１項記載の半導体集積回路装置。
　　【請求項６】　第１導電型の半導体基板に形成された前記第１導電型とは逆導電型である第２導電型の少なくとも２つの第１のウエル領域、前記第１のウエル領域の少なくとも１つの第１のウエル領域に形成された第１導電型の第２のウエル領域を有し、前記第１のウエル領域及び第２のウエル領域に機能回路がそれぞれ形成された第１、第２及び第３の半導体チップと、
　前記第１及び第２の半導体チップそれぞれの裏面同士を接着する導電性接着剤と、
　前記第１の半導体チップの片面側と前記第３の半導体チップの片面側とを接続する接続部材
　とを具備することを特徴とする半導体集積回路装置。
　　【請求項７】　第１導電型の半導体基板に形成された前記第１導電型とは逆導電型である第２導電型の少なくとも２つの第１のウエル領域、前記第１のウエル領域の少なくと
も１つの第１のウエル領域に形成された第１導電型の第２のウエル領域を有し、前記第１のウエル領域及び第２のウエル領域に機能回路がそれぞれ形成された第１及び第２の半導体チップと、
　前記第１及び第２の半導体チップそれぞれの裏面同士を接着する導電性接着剤と、
　前記第２の半導体チップの素子・接続端子形成面上に直接に搭載された少なくとも１つの電子部品
　とを具備することを特徴とする半導体集積回路装置。
　　【請求項８】　前記少なくとも１つの電子部品は、コンデンサ、インダクタンス、抵抗、発振回路、デコーダ回路のいずれかであることを特徴とする請求項７記載の半導体集積回路装置。
　　【請求項９】　前記第１の半導体チップの接続端子は印刷配線部材の端子に接続されており、前記第２の半導体チップの接続端子はボンディングワイヤーにより前記印刷配線部材上の端子に接続されていることを特徴とする請求項７または８記載の半導体集積回路装置。
　　【請求項１０】　請求項１乃至９のいずれか１項記載の複数個の半導体集積回路装置が印刷配線基板の少なくとも片面側に実装されていることを特徴するシステム基板。
　　【請求項１１】　第１導電型の半導体基板に形成された前記第１導電型とは逆導電型である第２導電型の少なくとも２つの第１のウエル領域、前記第１のウエル領域の少なくとも１つの第１のウエル領域に形成された第１導電型の第２のウエル領域を有し、前記第１のウエル領域及び第２のウエル領域に機能回路がそれぞれ形成された第１及び第２の半導体チップと、
　前記第１及び第２の半導体チップそれぞれの裏面同士を接着する熱伝導性の良好な導電性接着剤とを具備する半導体集積回路装置のテスト方法であって、
　前記第１及び第２の半導体チップに形成されている複数の機能回路を同時にテストすることを特徴とする半導体集積回路装置のテスト方法。
　　【請求項１２】　第１導電型の半導体基板に形成された前記第１導電型とは逆導電型である第２導電型の少なくとも２つの第１のウエル領域、前記第１のウエル領域の少なくとも１つの第１のウエル領域に形成された第１導電型の第２のウエル領域を有し、前記第１のウエル領域及び第２のウエル領域に機能回路がそれぞれ形成された第１及び第２の半導体チップと、
　前記第１及び第２の半導体チップそれぞれの裏面同士を接着する導電性接着剤とを具備する半導体集積回路装置のテスト方法であって、
　前記第１及び第２の半導体チップに形成されている複数の機能回路を同時にテストすることを特徴とする半導体集積回路装置のテスト方法。」
　
とあったものを、
　
「【請求項１】　第１導電型の半導体基板に形成された前記第１導電型とは逆導電型である第２導電型の少なくとも２つの第１のウエル領域、前記第１のウエル領域の少なくとも１つの第１のウエル領域に形成された第１導電型の第２のウエル領域を有し、前記第１のウエル領域及び第２のウエル領域に機能回路がそれぞれ形成された第１及び第２の半導体チップと、
　前記第１及び第２の半導体チップそれぞれの裏面同士を接着する熱伝導性の導電性接着剤と、裏面同士を等電位とする端子
　とを具備することを特徴とする半導体集積回路装置。
　【請求項２】　前記第１及び第２の半導体チップはそれぞれメモリ用半導体チップであることを特徴とする請求項１記載の半導体集積回路装置。
　【請求項３】　第１導電型の半導体基板に形成された前記第１導電型とは逆導電型である第２導電型の少なくとも２つの第１のウエル領域、前記第１のウエル領域の少なくとも１つの第１のウエル領域に形成された第１導電型の第２のウエル領域を有し、前記第１のウエル領域及び第２のウエル領域に機能回路がそれぞれ形成された第１及び第２のメモリ用半導体チップと、
　前記第１及び第２のメモリ用半導体チップそれぞれの裏面同士を接着する熱伝導性の導電性接着剤と、裏面同士を等電位とする端子とを具備し、
　　前記第１及び第２のメモリ用半導体チップの接続端子の少なくとも１つの接続端子は共通に接続されていることを特徴とする半導体集積回路装置。
　【請求項４】　第１導電型の半導体基板に形成された前記第１導電型とは逆導電型である第２導電型の少なくとも２つの第１のウエル領域、前記第１のウエル領域の少なくとも１つの第１のウエル領域に形成された第１導電型の第２のウエル領域を有し、前記第１のウエル領域及び第２のウエル領域に機能回路がそれぞれ形成された複数のチップ領域を有し、複数のチップ領域間が絶縁分離されている第１及び第２の半導体チップと、
　前記第１及び第２の半導体チップそれぞれの裏面同士を接着する熱伝導性の導電性接着剤と、裏面同士を等電位とする端子
　とを具備することを特徴とする半導体集積回路装置。
　【請求項５】　前記第１の半導体チップの接続端子は印刷配線部材の端子に接続されており、前記第２の半導体チップの接続端子はボンディングワイヤーにより前記印刷配線部材上の端子に接続されていることを特徴とする請求項１乃至４のいずれか１項記載の半導体集積回路装置。
　【請求項６】　第１導電型の半導体基板に形成された前記第１導電型とは逆導電型である第２導電型の少なくとも２つの第１のウエル領域、前記第１のウエル領域の少なくとも１つの第１のウエル領域に形成された第１導電型の第２のウエル領域を有し、前記第１のウエル領域及び第２のウエル領域に機能回路がそれぞれ形成された第１、第２及び第３の半導体チップと、
　前記第１及び第２の半導体チップそれぞれの裏面同士を接着する熱伝導性の導電性接着剤と、裏面同士を等電位とする端子と、
　前記第１の半導体チップの片面側と前記第３の半導体チップの片面側とを接続する接続部材
　とを具備することを特徴とする半導体集積回路装置。
　【請求項７】　第１導電型の半導体基板に形成された前記第１導電型とは逆導電型である第２導電型の少なくとも２つの第１のウエル領域、前記第１のウエル領域の少なくとも１つの第１のウエル領域に形成された第１導電型の第２のウエル領域を有し、前記第１のウエル領域及び第２のウエル領域に機能回路がそれぞれ形成された第１及び第２の半導体チップと、
　前記第１及び第２の半導体チップそれぞれの裏面同士を接着する熱伝導性の導電性接着剤と、裏面同士を等電位とする端子と、
　前記第２の半導体チップの素子・接続端子形成面上に直接に搭載された少なくとも１つの電子部品
　とを具備することを特徴とする半導体集積回路装置。
　【請求項８】　前記少なくとも１つの電子部品は、コンデンサ、インダクタンス、抵抗、発振回路、デコーダ回路のいずれかであることを特徴とする請求項７記載の半導体集積回路装置。
　【請求項９】　前記第１の半導体チップの接続端子は印刷配線部材の端子に接続されており、前記第２の半導体チップの接続端子はボンディングワイヤーにより前記印刷配線部材上の端子に接続されていることを特徴とする請求項７または８記載の半導体集積回路装置。
　【請求項１０】　請求項１乃至９のいずれか１項記載の複数個の半導体集積回路装置が印刷配線基板の少なくとも片面側に実装されていることを特徴するシステム基板。
　【請求項１１】　第１導電型の半導体基板に形成された前記第１導電型とは逆導電型である第２導電型の少なくとも２つの第１のウエル領域、前記第１のウエル領域の少なくとも１つの第１のウエル領域に形成された第１導電型の第２のウエル領域を有し、前記第１のウエル領域及び第２のウエル領域に機能回路がそれぞれ形成された第１及び第２の半導体チップと、
　前記第１及び第２の半導体チップそれぞれの裏面同士を接着する熱伝導性の導電性接着剤と、裏面同士を等電位とする端子とを具備する半導体集積回路装置のテスト方法であって、
　前記第１及び第２の半導体チップに形成されている複数の機能回路を同時にテストすることを特徴とする半導体集積回路装置のテスト方法。
　【請求項１２】　第１導電型の半導体基板に形成された前記第１導電型とは逆導電型である第２導電型の少なくとも２つの第１のウエル領域、前記第１のウエル領域の少なくとも１つの第１のウエル領域に形成された第１導電型の第２のウエル領域を有し、前記第１のウエル領域及び第２のウエル領域に機能回路がそれぞれ形成された第１及び第２の半導体チップと、
　前記第１及び第２の半導体チップそれぞれの裏面同士を接着する導電性接着剤と、裏面同士を等電位とする端子とを具備する半導体集積回路装置のテスト方法であって、
　前記第１及び第２の半導体チップに形成されている複数の機能回路を同時にテストすることを特徴とする半導体集積回路装置のテスト方法。」 
　
と補正しようとするものである。
　
　つまり、本件補正は、次の補正事項１〜３を含むものである。
（補正事項１）
　請求項１について、本件補正前の「ウエル電型の半導体基板」を、本件補正後の「第１導電型の半導体基板」とする補正
（補正事項２）
　請求項１及び１１について、本件補正前の「第１及び第２の半導体チップそれぞれの裏面同士を接着する熱伝導性の良好な導電性接着剤」を、本件補正後の「第１及び第２の半導体チップそれぞれの裏面同士を接着する熱伝導性の導電性接着剤」とする補正
（補正事項３）
　請求項１、３、４、６、７、１１及び１２について、本件補正前「第１及び第２の半導体チップそれぞれの・・・・とを具備する」を、「第１及び第２の半導体チップそれぞれの・・・・、裏面同士を等電位とする端子とを具備する」とする補正
　
２．　補正の適否
　本件補正が、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項（以下、単に「特許法第１７条の２第４項」という。）各号に規定された要件を満たしているのか否かについて検討する。 
　
＜２−１＞　補正事項１について
　補正事項１は、拒絶査定において指摘された記載を補正するものであり、特許法第１７条の２第４項第３号に規定された「誤記の訂正」に該当する。
　
＜２−２＞　補正事項２について
　補正事項２は、拒絶査定において指摘された記載を補正するものであり、特許法第１７条の２第４項第４号に規定された「明りようでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る。）」に該当する。
　
＜２−３＞　補正事項３について
　本件補正前の特許請求の範囲に記載した各請求項には「裏面同士を等電位とする端子」は存在しないから、補正事項３は「裏面同士を等電位とする端子」という発明特定事項を付加する補正と認められる。
　
（２−３−１）　特許法第１７条の２第４項第１号
　補正事項３は、請求項を削除するものではないので、特許法第１７条の２第４項第１号に規定された「請求項の削除」に該当しない。 
　
（２−３−２）　特許法第１７条の２第４項第２号
　特許請求の範囲の補正が特許法第１７条の２第４項第２号に該当するためには、その条文に照らして、
（１）特許請求の範囲の減縮であること。
（２）補正前の請求項に記載された発明の発明特定事項の限定であること。　　（特許法第３６条第５項の規定により請求項に記載した発明を特定する　　　ために必要な事項を限定するものであること。）
（３）補正前と補正後の発明の産業上の利用分野及び解決しようとする課題が同一であること。
の要件の全てを満たさなければならないものと解される。
　そこで、前記（１）〜（３）の要件を満たすか否か検討する。
　補正事項３は、各請求項において規定される「半導体集積回路装置」が「裏面同士を等電位とする端子」を具備するものであることを直列的に発明特定事項として付加するものであるから、前記（１）の特許請求の範囲の減縮と認められる。
　しかし、補正事項３は、本件補正前の請求項１〜１２に係る発明において、裏面同士を等電位とすることに寄与していると認められる「導電性接着剤」を概念的により下位にするものに該当しない。また、本件補正前の請求項１〜１２に記載された発明特定事項には、導電性接着剤の他に、第１及び第２の半導体チップの裏面同士を等電位とすることに寄与する事項は存在しない。
　それゆえに、本件補正により付加された「裏面同士を等電位とする端子」は、本件補正前の請求項１、３、４、６、７、１１及び１２に記載された発明特定事項、すなわち、課題解決手段である導電性接着剤を概念的に下位の発明特定事項とするものではなく、また、他の発明特定事項を概念的に下位の発明特定事項とするものとも認められない。したがって、補正事項３は、前記（２）の発明特定事項の限定にあたらない。
　さらに、本件補正前の発明が解決しようとする課題は、複数の機能回路を混載した半導体集積チップの裏面同士を接着した場合でも、放熱特性を向上させること及びチップ間絶縁距離のばらつきの改善することである。しかし、本願の明細書又は図面の記載に基づくと「端子」は、第１及び第２の半導体チップ間に存在しないものが含まれることから、チップ間にない端子が放熱特性の向上やチップ間絶縁距離のばらつきの改善に関与するとは到底考えられず、本件補正後の発明が解決しようとする課題は、放熱特性を向上させるもの及びチップ間絶縁距離のばらつきを改善するものとは認められない。
　よって、本件補正後の課題は、補正前の課題をより概念的に下位にしたものでも、同種のものでもなく、技術的に密接に関連しているとはいえないから、前記（３）の本件補正前と本件補正後の発明が解決しようとする課題が同一であるとはいえない。
　したがって、補正事項３は、特許請求の範囲の限定的減縮を目的としたものではないから、特許法第１７条の２第４項第２号に規定された「特許請求の範囲の減縮（第三十六条第五項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであつて、その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る。）」に該当しない。 
　
（２−３−３）　特許法第１７条の２第４項第３号
　補正事項３は、「裏面同士を等電位とする端子」という発明特定事項を付加する補正であるから、特許法第１７条の２第４項第３号に規定された「誤記の訂正」に該当しない。
　
（２−３−４）　特許法第１７条の２第４項第４号
　補正事項３は、「裏面同士を等電位とする端子」という発明特定事項を付加する補正であり、また、「熱伝導性の良好な導電性接着剤」に関する事項を明りょうとするものとも認められないから、補正事項３は、特許法第１７条の２第４項第４号に規定された「明りようでない記載の釈明（拒絶理由通知に係る拒絶の理由に示す事項についてするものに限る。）」に該当しない。 
　
　よって、補正事項３は、特許法第１７条の２第４項各号に規定された要件を満たしていない。
　
　
３．　むすび
　したがって、補正事項３を含む本件補正は、平成１４年法律第２４号改正附則第２条第１項によりなお従前の例によるとされる同法による改正前の特許法第１７条の２第４項の規定に違反するので、同法第１５９条第１項において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
　
第３　本願発明について
１．　本願発明
　平成２０年　２月１８日付けの手続補正は上記のとおり却下されたので、本願の請求項１〜１２に係る発明は、平成１８年１２月２７日付け手続補正により補正された特許請求の範囲の請求項１〜１２に記載された事項により特定されるとおりのものであるところ、その請求項１に係る発明（以下、「本願発明」という。）は、次のとおりのものであると認める。 
「【請求項１】　第１導電型の半導体基板に形成された前記第１導電型とは逆導電型である第２導電型の少なくとも２つの第１のウエル領域、前記第１のウエル領域の少なくとも１つの第１のウエル領域に形成された第１導電型の第２のウエル領域を有し、前記第１のウエル領域及び第２のウエル領域に機能回路がそれぞれ形成された第１及び第２の半導体チップと、
　前記第１及び第２の半導体チップそれぞれの裏面同士を接着する熱伝導性の良好な導電性接着剤
　とを具備することを特徴とする半導体集積回路装置。」
　
　なお、請求項１には「ウエル電型の半導体基板」と記載されているが、平成２０年　２月１８日付けの手続補正書により、請求項１の「ウエル電型の半導体基板」との記載を「第１導電型の半導体基板」と補正していることから、請求項１の「ウエル電型の半導体基板」との記載は、「第１導電型の半導体基板」の誤記と認め、本願発明を上記のように認定した。
　
２．　引用例
　これに対し、原査定で拒絶の理由で引用された、本願の出願前に国内において頒布された刊行物１（特開平７−２７３２７５号公報）、及び、刊行物２（特開平１０−７０２４３号公報）には、次の事項が記載されている。
　
（１）刊行物１：特開平７−２７３２７５号公報（拒絶理由通知の引用文献１） 
　
（１ａ）「【請求項１】第１、第２の半導体素子を接着剤により互いに背中合わせに接合し、前記第１の半導体素子の接続端子を基板上の第１のリードに圧着し、前記第２の半導体体素子の接続端子と前記基板上の第２のリードとをボンディングワイヤで接続したことを特徴とする半導体装置。
　・・・・・・・
【請求項３】前記接着剤として半田又は銀等の導電性材料を有する導電性の接着剤を用いたことを特徴とする請求項１記載の半導体装置。」 
　　　　　　　　　　　　　　　　　　　　（【特許請求の範囲】）
　
（１ｂ）「　このように構成されたＴＡＢテープ１１の１こま分の上に取り付けられる半導体素子組立体１２は、第１の半導体素子２１と第２の半導体素子２２の裏面同士を、接着剤２３によって接着したものである。この接着剤２３としては、２つの半導体素子２１、２２の半導体素子同士、つまり半導体基板同士の導通を取る必要があるときは半田又は銀を主成分としたペーストを用い、導通をとる必要のない絶縁時にはエポキシ樹脂等の絶縁性の接着剤を用いる。」　　　　　　　　　　　　　（【００１０】）
　
　
（２）刊行物２：特開平１０−７０２４３号公報（同通知の引用文献２） 
　
（２ａ）「図６に示されている断面は、チップ１が、シリコンウェーハに形成されているときのものである。
・・・・　図６に示すように、第２の実施形態に係る装置では、分離領域１０が、Ｐ型シリコン基板（Ｐ−ＳＵＢ）である。Ｐ型シリコン基板１０は、例えばウェーハそのものである。基板１０の中には、複数の大きなＮ型ウェル（Ｎ−ＷＥＬＬ）２２が設けられている。第２の実施形態に係る装置では、大きなウェル２２-2〜２２-5の４つが設けられている。４つの大きなウェル２２-2〜２２-5にはそれぞれ、プロセッサ２、ＳＲＡＭ３、ＤＲＡＭ４、Flash-ＥＥＰＲＯＭ５が形成されている。」
　　　　　　　　　　　　　　　　　（【００６０】〜【００６１】）
　
（２ｂ）「・・・・・
　Ｐ型シリコン基板１０は、実使用時、およびテスト時には接地される。」
　　　　　　　　　　　　　　　　　　　　　（【００６１】）
　
（２ｃ）「図７は、図６に示すウェル２２-2の断面図である。
・・・・　図７に示すように、大きなＮ型ウェル２２-2の中には、Ｐ型ウェル２３-2と、Ｎ型ウェル２４-2とがそれぞれ形成されている。
　・・・・・・・
Ｐ型ウェル２３-2にはＮチャネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳという）１が形成されている。
　・・・・・・・
Ｎ型ウェル２４-2にはＰチャネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳという）１が形成されている。Ｎ型ウェル２４-2は、大きなＮ型ウェル２２-2よりも高い不純物濃度を有している。これにより、ＰＭＯＳ１の微細化を図れるが、Ｎ型ウェル２４-2は、無くても良い。
・・・・大きなＮ型ウェル２２-2の中には、Ｐ型ウェル２５-2が形成されている。
　・・・・・・・
Ｐ型ウェル２５-2の中には、Ｎ型ウェル２６-2と、Ｐ型ウェル２７-2とがそれぞれ形成されている。
　・・・・・・・
Ｎ型ウェル２６-2にはＰＭＯＳ２が形成されている。
　・・・・・・・
Ｐ型ウェル２７-2にはＮＭＯＳ２が形成されている。Ｐ型ウェル２７-2は、Ｐ型ウェル２５-2よりも高い不純物濃度を有している。Ｐ型ウェル２７-2は、Ｎ型ウェル２４-2と同様に無くても良い。」
　　　　　　　　　　　　　　　　　　（【００６３】〜【００６５】）
　
（２ｄ）「図８は、図６に示すウェル２２-3の断面図である。
・・・・　図８に示すように、大きなＮ型ウェル２２-3の中には、Ｐ型ウェル２３-3と、Ｎ型ウェル２４-3とがそれぞれ形成されている。
　・・・・・・・
Ｐ型ウェル２３-3にはＮＭＯＳ３が形成されている。
　・・・・・・・
Ｎ型ウェル２４-3にはＰＭＯＳ３が形成されている。Ｎ型ウェル２４-3は、大きなＮ型ウェル２２-3よりも高い不純物濃度を有している。Ｎ型ウェル２４-3は、無くても良い。
・・・・　大きなＮ型ウェル２２-3の中には、Ｐ型ウェル２５-3が形成されている。
　・・・・・・・・
Ｐ型ウェル２５-3の中には、Ｎ型ウェル２６-3と、Ｐ型ウェル２７-3とがそれぞれ形成されている。
　・・・・・・・・
Ｐ型ウェル２７-3にはＮＭＯＳ４が形成されている。Ｐ型ウェル２７-3は、Ｐ型ウェル２５-3よりも高い不純物濃度を有している。Ｐ型ウェル２７-3は、Ｎ型ウェル２４-3と同様に無くても良い。」
　　　　　　　　　　　　　　　　　　　（【００６８】〜【００７０】）
　
　そこで、刊行物１の記載事項（１ａ）を整理すると、刊行物１には、次の発明（以下、「刊行物発明１」という。）が記載されていると認められる。
（刊行物発明１）
　「第１、第２の半導体素子を銀等の導電性材料を有する導電性の接着剤により互いに背中合わせに接合し、前記第１の半導体素子の接続端子を基板上の第１のリードに圧着し、前記第２の半導体素子の接続端子と前記基板上の第２のリードとをボンディングワイヤで接続したことを特徴とする半導体装置。」
　
３．　対比
　本願発明と刊行物発明１を対比すると、刊行物発明１における「半導体素子」は本願発明における「半導体チップ」に相当する。また、刊行物発明１の接着剤は、熱伝導率の高い銀等を有するものであることから、熱伝導性の良好な導電性接着剤であると認められる。
　よって、両者は、「第１及び第２の半導体チップと、前記第１及び第２の半導体チップそれぞれの裏面同士を接着する熱伝導性の良好な導電性接着剤とを具備する半導体集積回路装置。」で一致し、次の点で相違する。
（相違点）
　本願発明は、第１及び第２の半導体チップが「第１導電型の半導体基板に形成された前記第１導電型とは逆導電型である第２導電型の少なくとも２つの第１のウエル領域、前記第１のウエル領域の少なくとも１つの第１のウエル領域に形成された第１導電型の第２のウエル領域を有し、前記第１のウエル領域及び第２のウエル領域に機能回路がそれぞれ形成された」ものであるのに対し、刊行物発明１では、第１、第２の半導体素子の内部構造は明記されていない。
　
４．　判断
　上記相違点について検討すると、
　刊行物２の記載事項（２ａ）、（２ｃ）を整理すると、刊行物２には「Ｎ型ウェル２２-2に形成された　Ｐ型ウェル２３-2と、Ｐ型ウェル２５-2と、（Ｎ型ウェル２４-2、とがそれぞれ形成され、）
Ｐ型ウェル２５-2に形成された、Ｎ型ウェル２６-2（と、Ｐ型ウェル２７-2と）を有し、
Ｐ型ウェル２３-2にはＮチャネル型ＭＯＳＦＥＴ１が形成され、Ｎ型ウェル２６-2にはＰＭＯＳ２がそれぞれ形成されたチップ１」の発明（以下、「刊行物発明２」という。）が開示されていると認められる。
　そして、刊行物発明２の「Ｎ型ウェル２２-2」、「Ｐ型ウェル２３-2と、Ｐ型ウェル２５-2」、「Ｐ型ウェル２５-2に形成された、Ｎ型ウェル２６-2」、「Ｐ型ウェル２３-2にはＮチャネル型ＭＯＳＦＥＴ１」及び「Ｎ型ウェル２６-2にはＰＭＯＳ２」は、本願発明の「第１導電型の半導体基板」、「前記第１導電型とは逆導電型である第２導電型の少なくとも２つの第１のウエル領域」、「前記第１のウエル領域の少なくとも１つの第１のウエル領域に形成された第１導電型の第２のウエル領域」、「前記第１のウエル領域に形成された機能回路」及び「第２のウエル領域に形成された機能回路」にそれぞれ相当することから、刊行物発明２のチップ１は、本願発明における第１及び第２の半導体チップと同一の内部構造を有しているものと認められる。さらに、刊行物２の記載事項（２ｂ）から、チップ１の実使用時およびテスト時には、Ｐ型シリコン基板１０で構成されているチップ１の裏面は接地されているものと認められる。
　そして、刊行物１の記載事項（１ｂ）には、「この接着剤２３としては、２つの半導体素子２１、２２の半導体素子同士、つまり半導体基板同士の導通を取る必要があるときは半田又は銀を主成分としたペーストを用い」ると開示されているから、すなわち、刊行物発明１は、半導体基板である半導体素子の裏面を導通を取ることで等電位とすることが可能なものである。
　また、刊行物発明２のチップは、前記したように、実使用時およびテスト時に、チップの裏面を接地する必要があるから、チップの裏面を等電位とすることが可能な刊行物発明１における第１及び２の半導体素子のそれぞれに、刊行物発明２のチップを使用することは、当業者において容易に想到し得るものである。
　そして、本願発明は、上記相違点で示される本願発明の特定事項によって格別に顕著な作用効果を奏するとは認められない。
　
５．　むすび 
　したがって、本願の請求項１に係る発明は、刊行物１及び２に記載された発明に基いて当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。 
　以上のとおり、本願の請求項１に係る発明は特許を受けることができないものであり、他の請求項２〜１２に係る発明については検討するまでもなく、本願は拒絶すべきものである。 
　よって、結論のとおり審決する。