【事件の表示】
　平成　９年特許願第１９１００６号「半導体装置」拒絶査定不服審判事件〔平成１１年　２月１２日出願公開、特開平１１−　４１０８９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１　手続の経緯・本願発明
　本願は，平成９年７月１６日の出願であって，平成１７年６月１４日付けで拒絶査定がなされ，これに対し，平成１７年７月２１日に拒絶査定に対する審判請求がなされたものであり，その請求項１に係る発明は，平成１７年４月１９日に提出された手続補正書により補正された特許請求の範囲の請求項１に記載された事項により特定される次のとおりのものである。（以下，「本願発明１」という。）
　「【請求項１】　所定の機能を有する単位回路の組合わせによって，外部回路に信号を出力する信号出力回路を構成する半導体装置において，
　前記外部回路の入力端子と正側，負側電源母線との間には，保護用素子たるダイオードが夫々接続されており，
　前記信号出力回路の最終出力段に配置される単位回路は，その駆動用電源が当該信号出力回路を構成するその他の単位回路の駆動用電源とは独立に供給可能であり，前記電源電圧よりも低く，且つ，前記外部回路に供給される駆動用電源電圧に等しい電圧の電源が供給される出力レベル変換回路として構成されていることを特徴とする半導体装置。」
　
２　引用刊行物に記載された発明
　これに対して，原審における拒絶の理由で引用した，昭和６０年４月３日に頒布された特開昭６０−５７７２４号公報（以下，「引用刊行物１」という。）には，次の事項が記載されている。
　記載事項（１）
　「内部論理回路と出力回路を備えた半導体集積回路において，少なくとも真の出力回路の電源電圧が内部論理回路の電源電圧よりも低くなるようにされたことを特徴とする半導体集積回路」（１頁左下欄４〜７行）
　記載事項（２）
　「第２図は本発明をＣＭＯＳ論理ＬＳＩの出力回路に適用した場合の一実施例を示すものである。
　図において，１は適当なゲート回路からなる内部論理回路部２の最終段のインバータを示す。このインバータ１は，＋５Ｖのような電源電圧Ｖｄｄとグランドレベル（０Ｖ）のような電源電圧Ｖｓｓとの間に直列接続されたＰチャンネル型ＭＯＳＦＥＴＱ１とＮチャンネル形ＭＯＳＦＥＴＱ２とによりＣＭＯＳインバータに構成されている。
　３は上記ＣＭＯＳインバータ１の出力信号をゲートに受けるようにされたＰチャンネル形ＭＯＳＦＥＴＱ３とＮチャンネル形ＭＯＳＦＥＴＱ４とからなるＣＭＯＳインバータ４を真の出力回路として有する出力回路部である。この出力回路部３においては，上記内部論理回路部２の電源電圧Ｖｄｄと共通の電源電圧端子５と，上記出力回路（インバータ）４を構成するＰチャンネル形ＭＯＳＦＥＴＱ３のソース端子との間に，電圧降下素子として複数個のＮチャンネル形ＭＯＳＦＥＴＱ５，Ｑ５，・・・が直列に接続されている。」（２頁左下欄１１行〜右下欄１０行）
　記載事項（３）
　「従って，例えば，電源電圧Ｖｄｄが５Ｖで，電圧降下素子としてのＭＯＳＦＥＴＱ５のしきい値電圧Ｖｔｈを０．５５Ｖに設定し，これを３個直列に接続した場合を考えると，出力回路（インバータ）４の電源電圧Ｖｔは約３．３５Ｖとなる。ただし，ＭＯＳＦＥＴのしきい値Ｖｔｈの値は，素子の定数やプロセス等に依存しており，一義的には定まらないので，しきい値電圧の大きさに応じて接続すべきＭＯＳＦＥＴＱ５の数を決定し，出力回路（インバータ）４の電源電圧Ｖｔが３．０〜３．５Ｖ程度になるようにする。」（３頁左上欄５〜１５行）
　記載事項（４）
　「しかして，上記出力端子６にＴＴＬコンパチブルの論理ＬＳＩが接続された場合，その初段の入力バッファ７のロジックシュレッショールドは，ＴＴＬレベルのほぼ中間の１．４〜１．７Ｖに設定されているので，上記出力回路（インバータ）４の出力信号Ｖｏｕｔがハイレベルからロウレベルに変化する場合の立下がり時の遷移時間△ｔが第１図の場合に比べて小さくされる。これによって，出力回路４における信号の伝搬遅延時間が低減され，高速化が可能になる。」（３頁右上欄２〜１１行）
　記載事項（５）
　「さらに，上記実施例では内部論理回路部２内の電源電圧端子と出力回路（インバータ）４の電源電圧端子（ＭＯＳＦＥＴＱ３のソース端子）との間に電圧降下素子（Ｑ５，Ｑ５，・・・）を設けて出力回路４の電源電圧を内部論理回路の電源電圧よりも低くなるようにして出力回路の高速化を図っているが，第４図のように内部論理回路部２内の電源ラインと出力回路部３内の電源ラインを別個に形成し，外部からそれぞれ別々の電源電圧Ｖｄｄ１とＶｄｄ２（Ｖｄｄ１＞Ｖｄｄ２）を供給できるようにして出力回路の高速化を図るようにしてもよい。」（３頁左下欄１８行〜右下欄９行）
　上記記載事項（２）（３）（５）によれば，「内部論理回路部２」及び「出力回路部３」は，インバータで構成されており，
　また，記載事項（５）によれば，「電源電圧Ｖｄｄ１」と「電源電圧Ｖｄｄ２」は独立に供給可能となっており，Ｖｄｄ１＞Ｖｄｄ２の関係にあり，
　また，記載事項（１）（５）によれば，「出力回路３」を構成している「出力回路（インバータ）４」は「内部論理回路部２」の出力レベルを変換しているから，
　引用刊行物１の第４図に示された実施例には，
「インバータの組合わせによって，論理ＬＳＩに信号を出力する内部論理回路２及び出力回路部３を構成する半導体集積回路において，
　前記内部論理回路２及び出力回路部３の最終出力段に配置される（出力回路４）インバータは，その駆動用電源Ｖｄｄ２が当該内部論理回路２を構成するインバータ１の駆動用電源Ｖｄｄ１とは独立に供給可能であり，前記電源Ｖｄｄ１の電圧よりも低い電圧の電源が供給される出力レベル変換回路として構成されている半導体集積回路。」の発明が記載されている。
　
３　対比　　
　本願発明１と引用刊行物１に記載された発明を対比する。
　引用刊行物１に記載された発明中の「インバータ」は所定の機能を有する単位回路であり，
　引用刊行物１に記載された発明中の「論理ＬＳＩ」は「内部論理回路２及び出力回路部３を構成する半導体集積回路」に対して外部回路であり，
　引用刊行物１に記載された発明中の「内部論理回路２及び出力回路部３」は全体として信号出力回路であり，
　引用刊行物１に記載された発明中の「半導体集積回路」は半導体装置であり，
　引用刊行物１に記載された発明中の「出力回路（インバータ）４」がインバータであることは明らかであり，また，この「出力回路（インバータ）４」に対して，「内部論理回路２を構成するインバータ１」を，他の単位回路と称することができるから，
　両者は，
「所定の機能を有する単位回路の組合わせによって，外部回路に信号を出力する信号出力回路を構成する半導体装置において，
　前記信号出力回路の最終出力段に配置される単位回路は，その駆動用電源が当該信号出力回路を構成するその他の単位回路の駆動用電源とは独立に供給可能であり，電源電圧よりも低い電圧の電源が供給される出力レベル変換回路として構成されている半導体装置。」である点で一致し，
　次の点で相違する。
　ａ）本願発明１では，「外部回路の入力端子と正側，負側電源母線との間には，保護用素子たるダイオードが夫々接続されて」いるのに対し，引用刊行物１に記載された発明ではそのような構成はない。
　ｂ）信号出力回路の最終出力段に配置される単位回路に関して，本願発明１では，「前記外部回路に供給される駆動用電源電圧に等しい電圧の電源が供給される」のに対し，引用刊行物１に記載された発明では，外部回路に供給される駆動用電源電圧に等しい電圧の電源が供給されているか不明である。
　
４　当審の判断
　上記相違点ａ）について検討する。
　回路の入力端子の正側，負側電源母線間に，入力保護用ダイオードを接続することは，周知・慣用技術（特開平６−３０２７６５号公報，特開平５−１２１６８４号公報，特開平６−３２６３０７号公報，特開平８−２７４５４３号公報）であり，この周知・慣用技術を引用刊行物１に記載された発明に適用すること自体に格別の困難性はないことは明らかであり，また，適用によって奏する作用効果も自明的に導かれる程度のものであるから，「外部回路の入力端子と正側，負側電源母線との間には，保護用素子たるダイオードが夫々接続されて」との構成に格別な創意工夫を見出すことはできない。
　
　上記相違点ｂ）について検討する。
　引用刊行物１に記載された発明において，信号出力回路の最終出力段に配置される単位回路である「出力回路（インバータ）４」は出力レベル変換回路であるから，それに接続される外部回路（論理ＬＳＩ）の入力レベルも，出力レベル変換回路で出力される電圧に見合うものとなっているのが普通である。してみると，供給される電源の電圧を「前記外部回路に供給される駆動用電源電圧に等しい電圧」とするのは，外部回路の種類によって決められる単なる設計的事項にすぎない。
　以上のとおりであるから，引用刊行物１に記載された発明において，「前記外部回路に供給される駆動用電源電圧に等しい電圧の電源が供給される」とする程度のことに，格別な技術的意義を見出すことはできない。
　
５　むすび
　したがって，本願発明１は，引用刊行物１に記載された発明及び周知・慣用技術に基づいて，当業者が容易に発明をすることができたものであるので，特許法第２９条第２項の規定により特許を受けることができない。
　よって，結論のとおり審決する。