【事件の表示】
　平成　７年特許願第　１９５７３号「シリアルデータ通信装置」拒絶査定不服審判事件〔平成　８年　８月２０日出願公開、特開平　８−２１２１５４〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
第１．手続の経緯 
　本願は、平成７年２月７日の出願であって、平成１５年１０月３０日付けの拒絶の理由の通知に対して、その指定された期間内の平成１６年１月５日付けで意見書及び手続補正書が提出されたが、同年６月１５日付けで拒絶の査定がなされ、同年７月１３日に拒絶査定に対する審判請求がなされるとともに、同年８月１１日付けで手続補正がなされたものである。
 　 
第２．平成１６年８月１１日付けの手続補正について 
　［結論］平成１６年８月１１日付けの手続補正（以下、「本件補正」という。）を却下する。
　その理由は以下のとおり。
　
  ［理由］ 
（１）補正後の本願発明
　本件補正により、特許請求の範囲の請求項１は、
「シリアルデータについてのデータ通信路への送出を行う制御ユニットと上記データ通信路に接続されて上記制御ユニットから上記データ通信路に送出されるシリアルデータを受信する複数の集積回路形成部とを備え、
　上記複数の集積回路形成部の夫々に固有の識別符号が予め割り当てられるとともに、上記制御ユニットから上記データ通信路に送出されるシリアルデータが、冒頭部分に配されて上記識別符号をあらわす識別データ及び該識別データに続く制御データを含み、上記識別データの一部が
複数の
及び該ビットシフト検出ビットに含まれないビット誤り検出ビット
と補正された。　
　
　上記補正は請求項１に係る発明を特定するために必要な事項である「識別データ」について、平成１６年１月５日付けの手続補正書の請求項２に記載された「ビットシフト検出ビットに加え、ビット誤り検出ビットを含んで構成されること」との限定を付加するとともに、「ビット誤り検出ビット」について「ビットシフト検出ビットに含まれない」との限定を付加し、「ビットシフト検出ビット」について「複数の」との限定を付加するものであって、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。
　
　そこで、本件補正後の前記請求項１に係る発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について以下に検討する。
　
（２）刊行物の記載 
　
　原査定の拒絶の理由に引用された特開平４−２８７１５０号公報（平成４年１０月１２日出願公開。以下、「刊行物１」という。）には、同期式シリアルバス方式に関して、図面と共に、以下の事項が記載されている。
　
ａ．クロック伝送ライン，マスター装置から複数のスレーブ装置へのデータを伝送する第１のデータ伝送ライン，スレーブ装置からマスター装置へのデータを伝送する第２のデータ伝送ラインおよび制御信号伝送ラインを介して，マスター装置と複数のスレーブ装置が接続され，各スレーブ装置にはそれぞれデバイスアドレスが設定され，マスター装置は，制御信号を制御信号伝送ラインに出力し，クロックをクロック伝送ラインに出力するとともに，第１のデータ伝送ラインにシリアルデータを送信すべきスレーブ装置のデバイスアドレスとシリアルデータを送出し，複数のスレーブ装置のそれぞれは該送出された制御信号およびクロックに応答してシリアルデータを受信し，デバイスアドレスの一致したスレーブ装置が受信したデータを上記第２の伝送ラインを介してマスター装置に受信データを送出することを特徴とする同期式シリアルバス方式。（公報、第２頁、第１欄、第２乃至１７行、「特許請求の範囲【請求項１】」の記載。）
　
ｂ．図２に図１に示したマスター装置１の回路構成を示す。図において，マスター装置１は，図示しない演算制御ユニット（ＣＰＵ），ＲＡＭ，ＲＯＭなどを含む制御ユニット１１，クロックＣＬＫを発生するクロック発生器１２，スレーブ装置３，４に送出するデータを一時的に保存するシフトレジスタ１３，スレーブ装置３，４側からの送信データを一時的に保存するシフトレジスタ１４を有している。（公報、第３頁、第３欄、第４０乃至４７行、段落【０００７】の記載。）　
　
ｃ．図３に図１に示した第１のスレーブ装置３の回路構成を示す。同図において，第１のスレーブ装置３は，上記マスター装置１内の制御ユニット１１と同様の回路構成の制御ユニット３２，ケーブル２Ａを介して入力されるクロックＣＬＫに応じてマスターアウト信号ＭＯＳＩを入力するシフトレジスタ３１，デコーダ３３，および，バッファ回路３４を有している。（公報、第３頁、第４欄、第１１乃至１７行、段落【０００８】の記載。）
　
ｄ．制御信号ＣＴＲＬが「ロー」レベルの状態において，マスター装置１内の制御ユニット１１はシフトレジスタ１３を介して，マスターアウト信号ＭＯＳＩとして，デバイスアドレスＡＤＲ１およびデータＤＡＴＡ１を順次，ケーブル２Ｂに出力する。第１のスレーブ装置３内のシフトレジスタ３１はクロックＣＬＫに応じてデバイスアドレスＡＤＲ１およびデータＤＡＴＡ１を入力する。（公報、第３頁、第４欄、第４５行乃至第４頁、第５欄、第２行、段落【００１０】の記載。）
　
　ここで、刊行物１の記載ａ乃至ｃをみると、「スレーブ装置」は、演算制御ユニット（ＣＰＵ）を含む制御ユニットを有している。　
　
　また、刊行物１の記載ａ及びｄをみると、マスター装置は、スレーブ装置のデバイスアドレスとシリアルデータとを、順次送出している。
　
　また、刊行物１の記載ａ及びｄをみると、スレーブ装置は、スレーブ装置制御信号およびクロックに応答してデバイスアドレスとシリアルデータを受信している。
　
　これらの記載事項によると、刊行物１には、次の発明（以下、「刊行物１記載発明」という。）が記載されていると認められる。
　
　「クロック伝送ライン，マスター装置から複数の演算制御ユニット（ＣＰＵ）を含んだスレーブ装置へのデータを伝送する第１のデータ伝送ライン，スレーブ装置からマスター装置へのデータを伝送する第２のデータ伝送ラインおよび制御信号伝送ラインを介して，マスター装置と複数のスレーブ装置が接続され，各スレーブ装置にはそれぞれデバイスアドレスが設定され，マスター装置は，制御信号を制御信号伝送ラインに出力し，クロックをクロック伝送ラインに出力するとともに，第１のデータ伝送ラインにシリアルデータを送信すべきスレーブ装置のデバイスアドレスとシリアルデータを順次送出し，複数のスレーブ装置のそれぞれは該送出された制御信号およびクロックに応答してデバイスアドレスとシリアルデータを受信し，デバイスアドレスの一致したスレーブ装置が受信したデータを上記第２の伝送ラインを介してマスター装置に受信データを送出することを特徴とする同期式シリアルバス方式」
　
　特開平３−７３６３５号公報（平成３年３月２８日出願公開。以下、「刊行物２」という。）には、スペクトラム拡散通信方式に関して、図面と共に、以下の事項が記載されている。
　
ｅ．第１図（ａ）に示すように、通信パケット構成におけるＡＳフィールドは同期捕捉用データであり、例えば連続した２４８ビットの“１”のデータによって構成されている。（公報、第３頁、左上欄、第８乃至１１行の記載。）　
　
ｆ．また、通信パケットのＳＡフィールド及びＤＡフィールドはそれぞれマスター局アドレス及びスレーブ局アドレスを示し、各フィールドは、第１図（ｂ）に示すように、スタートビットとビット０〜ビット７の１バイトアドレスデータとパリティビット及びストップビットより構成される。（公報、第３頁、左上欄、第１６行乃至右上欄、第２行の記載。）　
　
　特開平６−２１６９１１号公報（平成６年８月５日出願公開。以下、「刊行物３」という。）には、通信方法に関して、図面と共に、以下の事項が記載されている。
　
ｇ．図１のフレームフォーマットは、スタートビットＳＢ、同期フィールドＳＹＮ、マスタアドレスフィールドＭＡ、制御フィールドＣＦ、スレーブアドレスフィールドＳＡ、第１のＡＣＫフィールドＡＫ１、スレーブレジスタフィールドＲＡ、データフィールドＤＴ、及び第２のＡＣＫフィールドＡＫ２で構成されている。（公報、第５頁、第８欄、第３７乃至４３行、段落【００１８】の記載。）　
　
ｈ．ＳＢに続いて、同期フィールドＳＹＮは２ビットの論理“０”からなり、送受信クロック周期及び位相を指定するフィールドである。（公報、第６頁、第９欄、第１乃至３行、段落【００１９】の記載。）　
　
ｉ．スレーブアドレスフィールドＳＡは、マスタが送受信を宣言する対象の端末を、即ちスレーブとして指定するフィールドで、８ビットのアドレスデータとパリティビットとからなる。（公報、第６頁、第９欄、第１３乃至１６行、段落【００１９】の記載。）　
　
（３）対比
　本願補正発明と刊行物１記載発明とを比較すると、刊行物１記載発明の「同期式シリアルバス方式」は、本願発明の「シリアルデータ通信装置」に相当する。
　
　また、刊行物１記載発明の「第１のデータ伝送ライン」は、マスター装置から複数のスレーブ装置へのデータを伝送し、マスター装置が、第１のデータ伝送ラインにシリアルデータを送信すべきスレーブ装置のデバイスアドレスとシリアルデータを順次送出するから、本願補正発明の「データ通信路」に相当する。
　
　また、刊行物１記載発明の「マスター装置」は、マスター装置が、第１のデータ伝送ラインにシリアルデータを送信すべきスレーブ装置のデバイスアドレスとシリアルデータを送出するから、本願補正発明の「シリアルデータについてのデータ通信路への送出を行う制御ユニット」に相当する。
　
　また、刊行物１記載発明の「スレーブ装置」は、演算制御ユニット（ＣＰＵ）を含んでいるから、本願補正発明の「集積回路形成部」に相当する。
　
　また、刊行物１記載発明の「デバイスアドレス」と「シリアルデータ」とをあわせたものは、マスター装置が、スレーブ装置のデバイスアドレスとシリアルデータを順次送出するから、本願補正発明の「制御ユニットからデータ通信路に送出されるシリアルデータ」に相当する。
　
　また、刊行物１記載発明の「シリアルデータ」は、マスター装置が、第１のデータ伝送ラインにシリアルデータを送信すべきスレーブ装置のデバイスアドレスとシリアルデータを順次送出し、複数のスレーブ装置のそれぞれは該送出されたシリアルデータを受信し、デバイスアドレスの一致したスレーブ装置が受信したデータを第２の伝送ラインを介してマスター装置に受信データを送出するから、本願補正発明の「制御データ」に相当する。
　
　また、刊行物１記載発明の「デバイスアドレス」は、各スレーブ装置にそれぞれ設定されているから、本願補正発明の「固有の識別符号」に対応し、「予め割り当てられる」ものである。
　
　また、刊行物１記載発明の「デバイスアドレス」は、マスター装置が、制御信号を制御信号伝送ラインに出力し、クロックをクロック伝送ラインに出力するとともに、第１のデータ伝送ラインにシリアルデータを送信すべきスレーブ装置のデバイスアドレスとシリアルデータを順次送出し、複数のスレーブ装置のそれぞれは該送出されたデバイスアドレスを受信しているから、本願補正発明の「冒頭部分に配されて識別符号をあらわす識別データ」及び「データ通信路を通じて到来した識別データがあらわす識別符号」にも対応する。
　
　また、刊行物１記載発明の「スレーブ装置」は、送出された制御信号及びクロックに応答してデバイスアドレスとシリアルデータを受信し、デバイスアドレスの一致したスレーブ装置が受信したデータを上記第２の伝送ラインを介してマスター装置に受信データを送出するから、本願補正発明の「複数の集積回路形成部の夫々が、データ通信路を通じて到来したシリアルデータに含まれる識別データがあらわす識別符号と当該集積回路形成部に予め割り当てられた固有の識別符号とが一致するとき、上記到来したシリアルデータにおける上記識別データに続く制御データを取り込むこと」とは、「複数の集積回路形成部の夫々が、データ通信路を通じて到来したシリアルデータに含まれる識別データがあらわす識別符号と集積回路形成部に予め割り当てられた固有の識別符号とが一致するとき、上記複数の集積回路形成部が動作する」点、及び「到来したシリアルデータにおける識別データに続く制御データを取り込むこと」を備える点で一致する。
　
　したがって、両者の発明の一致点、相違点は以下のとおりである。
　
　［一致点］
　「シリアルデータについてのデータ通信路への送出を行う制御ユニットと上記データ通信路に接続されて上記制御ユニットから上記データ通信路に送出されるシリアルデータを受信する複数の集積回路形成部とを備え、
　上記複数の集積回路形成部の夫々に固有の識別符号が予め割り当てられるとともに、上記制御ユニットから上記データ通信路に送出されるシリアルデータが、冒頭部分に配されて上記識別符号をあらわす識別データ及び該識別データに続く制御データを含み、上記複数の集積回路形成部の夫々が、上記データ通信路を通じて到来したシリアルデータに含まれる識別データがあらわす識別符号と当該集積回路形成部に予め割り当てられた固有の識別符号とが一致するとき、上記複数の集積回路形成部が動作し、上記到来したシリアルデータにおける上記識別データに続く制御データを取り込むことを特徴とするシリアルデータ通信装置」である点。
　
　［相違点１］ 
　本願補正発明では、識別データの一部が複数のビットシフト検出ビット及び該ビットシフト検出ビットに含まれないビット誤り検出ビットとされるのに対し、刊行物１記載発明では、識別データがアドレスのみで複数のビットシフト検出ビット及び該ビットシフト検出ビットを含まない点。
　
　［相違点２］ 
　到来したシリアルデータにおける識別データに続く制御データを取り込むことが、本願補正発明では、データ通信路を通じて到来したシリアルデータに含まれる識別データがあらわす識別符号と当該集積回路形成部に予め割り当てられた固有の識別符号とが一致するときであるのに対し、刊行物１記載発明では受信したときである点。
　
（４）判断
　［相違点１］について
　アドレスをデータ通信路に送出する際に、信頼性を向上させるために、アドレスに同期に用いる複数のビット（本願発明における「複数のビットシフト検出ビット」に相当）及びパリティビット（本願発明における「ビットシフト検出ビットに含まれないビット誤り検出ビット」に相当）を付加することは、本願出願前周知技術である。
　この点は、刊行物２の記載ｅ及びｆによる「通信パケット構成」として「ＡＳフィールドは同期捕捉用データであり、例えば連続した２４８ビットの“１”のデータによって構成されて」おり、「通信パケットのＤＡフィールドはスレーブ局アドレスを示し、スタートビットとビット０〜ビット７の１バイトアドレスデータとパリティビット及びストップビットより構成される」点の記載、及び、刊行物３の記載ｇ乃至ｉによる「フレームフォーマット」として「同期フィールドＳＹＮ」「スレーブアドレスフィールドＳＡ」で構成され、「同期フィールドＳＹＮは２ビットの論理“０”からなり」、「スレーブアドレスフィールドＳＡは、８ビットのアドレスデータとパリティビットとからなる」点の記載を参照。
　
　したがって、刊行物１記載発明のデバイスアドレスの信頼性を向上させるために、上記周知技術を適用して、デバイスアドレスに近接して上記複数のビットシフト検出ビット及び該ビットシフト検出ビットに含まれないビット誤り検出ビットを付加して、識別データの一部を複数のビットシフト検出ビット及び該ビットシフト検出ビットに含まれないビット誤り検出ビットとして、本願発明を構成することは当業者が適宜なし得る設計事項にすぎない。
　　
　［相違点２］について
　刊行物１記載発明においても、スレーブ装置は、データ通信路を通じて到来したシリアルデータに含まれる識別データがあらわす識別符号と当該集積回路形成部に予め割り当てられた固有の識別符号とが一致するとき、上記複数の集積回路形成部が動作して、取り込んだ制御データをマスター装置に送出するから、該制御データを取り込むタイミングを、受信したときに代えて、データ通信路を通じて到来したシリアルデータに含まれる識別データがあらわす識別符号と当該集積回路形成部に予め割り当てられた固有の識別符号とが一致するときとすることは当業者が適宜なし得る設計事項にすぎない。
　
　そして、本願発明の作用効果も、刊行物１記載発明及び上記周知技術から当業者が予測できる範囲のものである。　
　
　したがって、本願補正発明は、刊行物１記載発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができない。 
　
（５）むすび 
 　以上のとおり、本件補正は、特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に違反するので、特許法第１５９条第１項の規定において読み替えて準用する同法第５３条第１項の規定により却下すべきものである。 
　
　よって、結論のとおり決定する。
　
第３．本願発明について 
　
　１．本願発明
　平成１６年８月１１日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明は、同年年１月５日付けの手続補正書の請求項１に記載された事項により特定される、以下のとおりのものである。 
　
　「【請求項１】シリアルデータについてのデータ通信路への送出を行う制御ユニットと上記データ通信路に接続されて上記制御ユニットから上記データ通信路に送出されるシリアルデータを受信する複数の集積回路形成部とを備え、
　上記複数の集積回路形成部の夫々に固有の識別符号が予め割り当てられるとともに、上記制御ユニットから上記データ通信路に送出されるシリアルデータが、冒頭部分に配されて上記識別符号をあらわす識別データ及び該識別データに続く制御データを含み、上記識別データの一部がビットシフト検出ビットとされること、及び、上記複数の集積回路形成部の夫々が、上記データ通信路を通じて到来したシリアルデータに含まれる識別データがあらわす識別符号と当該集積回路形成部に予め割り当てられた固有の識別符号とが一致するとき、上記到来したシリアルデータにおける上記識別データに続く制御データを取り込むことを特徴とするシリアルデータ通信装置。」
　
２．刊行物の記載
　
　刊行物１記載発明及び周知技術は、前記「第２．（２）」で述べたとおりである。
　
３．対比・検討
　
　本願発明は、前記「第２．（１）」で検討した本願補正発明から
　「識別データ」の限定事項である「ビットシフト検出ビットに加え、ビット誤り検出ビットを含んで構成されること」との構成、「ビット誤り検出ビット」の限定事項である「ビットシフト検出ビットに含まれない」との構成、「ビットシフト検出ビット」の限定事項である「複数の」との構成を省いたものである。 
　そうすると、本願発明の構成要件を全て含み、さらに他の構成要件を付加したものに相当する本願補正発明が、前記「第２．（４）」に記載したとおり、刊行物１記載発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものであるから、本願発明も、同様の理由により、刊行物１記載発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものである。 
　
第４．むすび
　
　以上のとおり、本願発明は、刊行物１記載発明及び上記周知技術に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
　
　よって、結論のとおり審決する。