【事件の表示】
　平成　９年特許願第　８３６３６号「メモリ排他制御方法」拒絶査定不服審判事件〔平成１０年１０月２３日出願公開、特開平１０−２８３３２９〕について、次のとおり審決する。
【結　論】
　本件審判の請求は、成り立たない。
【理　由】
１．手続の経緯
　本願は、平成９年４月２日の出願であって、平成１６年７月８日付けで拒絶の理由が通知され、同年９月１０日付けで手続補正がなされたものの、同年１０月４日付けで拒絶の査定がなされた。その後、同年１１月１１日に拒絶査定不服審判請求がなされ、同年１２月１３日付けで手続補正がなされたものである。
   
２．平成１６年１２月１３日付け手続補正についての補正却下の決定
［補正却下の決定の結論］
平成１６年１２月１３日付けの手続補正を却下する。
　
［理由］
（１）平成１６年１２月１３日付け手続補正により、特許請求の範囲は、
　
「【請求項１】　第１の記憶装置と、複数のプロセッサからのアクセスが可能で、前記第１の記憶装置へ転送されうるプログラムが一時的に格納される共有記憶装置と、前記第１の記憶装置及び前記共有記憶装置へのアクセスが可能で、データバスを介して、前記共有記憶装置に格納されているプログラムを前記第１の記憶装置に転送する第１のプロセッサと、前記第１のプロセッサから前記共有記憶装置へのアクセスを許可するか禁止するかを示すバス制御アクセス許可フラグを用いて前記第１のプロセッサから前記共有記憶装置へのアクセス制御を行うバス制御手段とを備えた情報処理装置。
　【請求項２】　バス制御アクセス許可フラグを格納するレジスタを有するインターフェイスを備えた請求項１記載の情報処理装置。
　【請求項３】　前記バス制御アクセス許可フラグは、前記第１のプロセッサとは別の第２のプロセッサが第２の記憶装置から前記共有記憶装置へプログラムを転送している間はＯＦＦに設定し、その転送が終了した後はＯＮに設定することにより、前記第１のプロセッサが前記共有記憶装置へのアクセスを可能とする制御を行うことを特徴とする請求項２記載の情報処理装置。
　【請求項４】　前記バス制御アクセス許可フラグがＯＮのときは前記共有記憶装置から前記第１の記憶装置へプログラムを転送するプログラム転送手段を備えたことを特徴とする請求項２記載の情報処理装置。
　【請求項５】　前記第２の記憶装置は、転送すべきプログラムのサイズ、転送元の記憶装置上の先頭アドレス、転送先の記憶装置上の先頭アドレスといった情報が格納されたオーバーレイテーブルと、前記オーバーレイテーブルから前記情報を取得するオーバーレイテーブル検出手段と、その取得した情報をもとに転送元の記憶装置から転送先の記憶装置へプログラムを転送する転送手段とを備えたことを特徴とする請求項３記載の情報処理装置。　」
　
から、
　
「【請求項１】　第１の記憶装置と、複数のプロセッサからのアクセスが可能で、前記第１の記憶装置へ転送されうるプログラムが一時的に格納される共有記憶装置と、前記第１の記憶装置及び前記共有記憶装置へのアクセスが可能なＣＰＵによって、データバスを介して、前記共有記憶装置に格納されているプログラムを前記第１の記憶装置に転送する第１のプロセッサと、前記第１のプロセッサのＣＰＵから前記共有記憶装置へのアクセスを許可するか禁止するかを示すバス制御アクセス許可フラグを用いて前記第１のプロセッサのＣＰＵから前記共有記憶装置へのアクセス制御を行うバス制御手段とを備え、前記プログラムを前記共有記憶装置から前記第１の記憶手段に転送している時、前記フラグが前記第１のプロセッサのＣＰＵから前記共有記憶装置へのアクセスを許可するように設定されていることを特徴とする情報処理装置。
　【請求項２】　バス制御アクセス許可フラグを格納するレジスタを有するインターフェイスを備えた請求項１記載の情報処理装置。
　【請求項３】　前記バス制御アクセス許可フラグは、前記第１のプロセッサとは別の第２のプロセッサが第２の記憶装置から前記共有記憶装置へプログラムを転送している間はＯＦＦに設定し、その転送が終了した後はＯＮに設定することにより、前記第１のプロセッサが前記共有記憶装置へのアクセスを可能とする制御を行うことを特徴とする請求項２記載の情報処理装置。
　【請求項４】　前記バス制御アクセス許可フラグがＯＮのときは前記共有記憶装置から前記第１の記憶装置へプログラムを転送するプログラム転送手段を備えたことを特徴とする請求項２記載の情報処理装置。
　【請求項５】　前記第２の記憶装置は、転送すべきプログラムのサイズ、転送元の記憶装置上の先頭アドレス、転送先の記憶装置上の先頭アドレスといった情報が格納されたオーバーレイテーブルと、前記オーバーレイテーブルから前記情報を取得するオーバーレイテーブル検出手段と、その取得した情報をもとに転送元の記憶装置から転送先の記憶装置へプログラムを転送する転送手段とを備えたことを特徴とする請求項３記載の情報処理装置。」
と補正された。
　
　上記請求項１についての補正は、発明を特定する事項である「バス制御アクセス許可フラグ」を用いる態様が、「前記プログラムを前記共有記憶装置から前記第１の記憶手段に転送している時、前記フラグが前記第１のプロセッサのＣＰＵから前記共有記憶装置へのアクセスを許可するように設定されている」ことに限定されるものであって、特許法第１７条の２第４項第２号の特許請求の範囲の減縮を目的とするものに該当する。 また、上記補正は出願当初の明細書に記載された事項の範囲内でなされており、特許法第１７条の２第３項の規定する要件を満たすものである。
 　そこで、本件手続補正後の上記請求項１に係る発明（以下、「本願補正発明」という。）が特許出願の際独立して特許を受けることができるものであるか（特許法第１７条の２第５項において準用する同法第１２６条第５項の規定に適合するか）について、以下に検討する。 
　
（２）引用文献
　原査定の拒絶の理由に引用された特開平３−１１１９６１号公報（以下、「引用文献１」という。）には、図面と共に以下の事項が記載されている。
　
Ａ．「〔産業上の利用分野〕
　本発明は、複数のＣＰＵからなるマルチＣＰＵシステムに係り、さらに詳しくは、メインＣＰＵとサブＣＰＵとよりなるマルチＣＰＵのプログラムロード方式に関する。」（公報２頁左上欄４行〜８行）
　
Ｂ． 「 〔実　　施　　例〕
　以下図面を用いて本発明の詳細な説明する。
　第２図は本発明の実施例のシステム構成図、第３図は本発明の実施例の各ＣＰＵの実行処理の説明図である。
　メイン（ＭＡＩＮ）ＣＰＵＩＯのバス１１にはＲＯＭ１２、ＲＡＭ１３、共通ＲＡＭ１６と、インタフェース１４を介しメモリカード１５が接続している。また、サブＣＰＵ１Ｂのバス１７にはＲＡＭ１９と共通ＲＡＭ１６が接続している。ＲＯＭ１２には、丸イ（丸囲い文字をこのように表記し、以下、同様に表記する。）図示しない制御装置を制御するメインＣＰＵ１０のプログラム、丸ロ　サブＣＰＵｌ８がメインＣＰＵｌ０からのプログラムをＲＡＭ１９にロードするためのブートプログラム、丸ハ　メインＣＰＵがサブＣＰＵにロードすべきメインＣＰＵのブートプログラムを記憶している。
　メインＣＰＵｌ０が電源投入時に実行開始すると、まずＲＯＭ１２内のサブＣＰＵのブートプログラムを共通ＲＡＭ１６に格納する処理を実行する（丸１）。この処理によって共通ＲＡＭ１６にはサブＣＰ０１８が実行すべきブートプログラムが格納される。共通ＲＡＭ１６はメインＣＰＵｌ０内のメモリ空間上、さらにはサブＣＰＵ１Ｂのメモリ空間上にそれぞれ共通に存在するメモリであり、サブＣＰＵ１８がリセット後実行すべきアドレス上に前述のブートプログラムが格納される。
　このブートプログラムの共通ＲＡＭ１６への格納時には、メインＣＰＵｌ０からサブＣＰＵ１８へはリセット信号が加わっており、サブＣＰＵは１８リセツト状態となっている（丸２）。そしてブートプログラムが共通ＲＡＭ１６内にロード終了した時点で、サブＣＰＵ１８のリセットを解除する。
　共通ＲＡＭ１６には前述したように、サブＣＰＵ１８がリセット解除後実行すべきアドレスに（共通ＲＡＭ内のロードしたアドレス）にブートプログラムはロードされているので、サブＣＰＵ１８はこのロードプログラムを実行する。
　このブートプログラム実行において、ブートすべきプログラムをサブＣＰＵ１Ｂは共通ＲＡＭＩＧ内のブートプログラム以外の領域を用いて行う。
共通ＲＡＭ１６の一部に前述したブートプログラムが格納されている。すなわち、まずメインＣＰＵｌ０からメモリカード１５内に格納されているサブＣＰＵＩ　８が実行すべきプログラムをインタフェース１４を介して読み出し（丸３）、共通ＲＡＭ１６に格納する。共通ＲＡＭ１６に格納されたサブＣＰＵ１８が実行すべきプログラムをサブＣＰＵ１８（ブートプログラム実行によって）は読み出し、サブＣＰＵＩ　８が有するＲＡＭ１９にロードする（丸４）。この共通ＲＡＭ１６はサブＣＰＵ１８が専有しているＲＡＭ１９の容量より小さくてもよく、例えばサブＣＰＵ１８が実行すべきプログラムの容量が共通ＲＡＭ１６より大きい場合には、メインＣＰＵｌ０がメモリカードからインタフェース１４を介してプログラムの一部を読み出して共通ＲＡＭに格納し、その格納したプログラムをサブＣＰＵ１８がＲＡＭ１９に格納する手順を複数行い、目的のプログラムをＲＡＭ１９にロードする。」（公報３頁右上欄１６行〜４頁左上欄１６行）
　
　以上の記載から、引用文献１には次の発明（以下、「引用発明」という。）が記載されている。
　
　ＲＡＭ１９と、メインＣＰＵとサブＣＰＵからアクセスが可能で、前記ＲＡＭ１９へ転送されるサブＣＰＵが実行すべきプログラムが一時的に格納される共通ＲＡＭと、前記ＲＡＭ１９及び前記共通ＲＡＭへのアクセスが可能なＣＰＵによって、バス１７を介して、前記共通ＲＡＭに格納されているサブＣＰＵが実行すべきプログラムを前記ＲＡＭ１９に転送するサブＣＰＵと、サブＣＰＵはリセットを解除された後に、前記サブＣＰＵが実行すべきプログラムを前記共通ＲＡＭから前記ＲＡＭ１９に転送するマルチＣＰＵ
　
　また、原査定の備考欄で引用された特開平７−３６８４３号公報（以下、引用文献２」という。）には、共通メモリのアクセス競合を避ける技術として以下の事項が図面と共に記載されている。
　
Ｃ．「【０００４】
【従来の技術】図８は従来例のマルチプロセッサ装置のブロック図である。図８にて、プロセッサ１’〜ｎ’に共通で、装置立ち上げ時に必要なＩＰＬデータは記憶手段１０に記憶されている。
【０００５】記憶手段１０よりＩＰＬデータを読出し、例えばプロセッサ１’のローカルメモリ２１に書き込むには、プロセッサユニット２０よりのアドレス信号及びリード信号を、双方向バッファ７１，共通バス８０を介して記憶手段１０に送り、ＩＰＬデータを読出し共通バス８０に出力させ、双方向バッファ７１を介してプロセッサユニット２０内に読込み、次サイクルでローカルメモリ２１に書き込ませる。
【０００６】しかし記憶手段１０は１個で、プロセッサは１’〜ｎ’とｎ個あるので、各プロセッサ１’〜ｎ’が記憶手段１０よりＩＰＬデータを読出し、ローカルメモリ２１にＩＰＬデータを書き込むには、読出しが競合しないように順番に行わねばならない。
【０００７】又例えばプロセッサ１’が、各プロセッサ間の動作の同期をとる等の為に、各プロセッサが共通に使用する共通メモリ１２のある領域のセマフォ・フラグを獲得し、セマフォ・フラグを立て、共通メモリ１２の該領域をアクセスし、完了するとセマフォ・フラグを落とし、共通メモリ１２の該領域を、他のプロセッサがセマフォ・フラグを獲得しアクセス出来るようにしている。」
　
　上記Ｃの記載によれば、マルチプロセッサが共通バスを介して共通メモリ使用する際の競合を避けるために、セマフォ・フラグを設け、セマフォ・フラグを獲得したプロセッサが共通メモリのアクセスを許可されるようにしたアクセス制御方法は周知のことである。（以下、「共通メモリアクセス時の周知事項」という。）
　
（３）対比
　本願補正発明と引用発明とを対比すると、
　引用発明における「ＲＡＭ１９」「メインＣＰＵとサブＣＰＵ」「サブＣＰＵが実行すべきプログラム」「共通ＲＡＭ」「バス１７」「サブＣＰＵ」は、それぞれ、本願補正発明における「第１の記憶装置」「複数のプロセッサ」「プログラム」「共有記憶装置」「データバス」「第１のプロセッサ」に相当する。
　引用発明では、サブＣＰＵはリセットを解除された後に、サブＣＰＵが実行すべきプログラムを前記共通ＲＡＭから前記ＲＡＭ１９に転送しているから、サブＣＰＵが共通メモリをアクセスする機構を有しているとみることができる。従って、本願補正発明と引用発明とは、第１のプロセッサから共有記憶装置をアクセスする機構を有する点で一致している。
　また、本願補正発明の「情報処理装置」は、引用発明の「マルチＣＰＵ」を含む概念のものである。
　
　よって、本願補正発明と引用発明とは、
　
　第１の記憶装置と、複数のプロセッサからのアクセスが可能で、前記第１の記憶装置へ転送されうるプログラムが一時的に格納される共有記憶装置と、前記第１の記憶装置及び前記共有記憶装置へのアクセスが可能なＣＰＵによって、データバスを介して、前記共有記憶装置に格納されているプログラムを前記第１の記憶装置に転送する第１のプロセッサと、第１のプロセッサから共有記憶装置をアクセスする機構を有する情報処理装置
　
である点で一致し、次の点で相違する。
　
相違点１
　第１のプロセッサから共有記憶装置をアクセスする機構が、本願補正発明では、第１のプロセッサのＣＰＵから前記共有記憶装置へのアクセスを許可するか禁止するかを示すバス制御アクセス許可フラグを用いて前記第１のプロセッサのＣＰＵから前記共有記憶装置へのアクセス制御を行うバス制御手段であり、前記プログラムを前記共有記憶装置から前記第１の記憶手段に転送している時、前記フラグが前記第１のプロセッサのＣＰＵから前記共有記憶装置へのアクセスを許可するように設定されるものであるのに対し、引用発明では、どのような機構であるが明記されていない点
　
（４）検討
相違点１について
　引用文献１においては、引用発明のシステム構成図が図２に示され、引用発明の各ＣＰＵの実行処理の説明が図３に示されている。そして、ここにおいて示されるシステム構成は、発明を説明するための概略的な説明図であり、共通メモリアクセス機構は示されていないが、引用発明の共通ＲＡＭは、メインＣＰＵとサブＣＰＵの双方からアクセスされるものであり、このような共通記憶装置をアクセスするものにおいてはアクセス競合をさけるために何らかのアクセス調停手段を持つことが一般的である。上記２．（２）において、引用文献２から共通メモリアクセス時の周知事項として認定したように、セマフォ・フラグは共通記憶装置へのアクセスを許可するフラグであり、また、共通記憶装置をアクセスするためには共通バスを使用する必要があるから、セマフォ・フラグはバス制御のためのフラグと言って良いものである。そして、セマフォ・フラグを獲得したプロセッサが共通記憶装置をアクセスし、アクセスが終了したらセマフォ・フラグを落とすものであるから、セマフォ・フラグは、データ転送中はアクセスを許可するように設定されていることになる。
　従って、相違点１は共通記憶装置をアクセスする際に用いる周知のアクセス競合手段の機能に起因するものであり、相違点１を格別のものとすることはできない。
　
　なお、一般の競合処理においては、複数の要求元に対して、アクセスを許可した要求元に許可フラグ（セマフォ・フラグ）を与えるものである。これに対し、本願の発明の詳細な説明及び請求項３を参酌すると、アクセス許可フラグは第２のプロセッサが設定し、これに基づき第１のプロセッサがアクセス許可されるようにも見える。しかしながら、請求項１に記載されたバス制御アクセス許可フラグの態様は、上述の構成を特定するものになっておらず、アクセス競合回避のための周知の調停回路のものと差異がないものである。また仮に、アクセス許可フラグは第２のプロセッサが設定し、これに基づき第１のプロセッサがアクセス許可されるものであったとしても、そのような制御の態様は原査定の備考欄で引用された特公平２−４９３６号公報に記載されているところである。すなわち、メインプロセッサが選択回路内のアクセスモード指示フラグ情報保持レジスタに共通メモリアクセスモード情報をセットすると、サブプロセッサは所定アドレスをアクセスしたときにメインプロセッサ側に存在する共通メモリをアクセス可能になっている。
　更に本願のバス制御アクセス許可フラグについて言えば、請求項２において、「バス制御アクセス許可フラグを格納するレジスタを有するインターフェイスを備えた」とされているが、出願当初の明細書又は図面には、「転送終了設定手段がバス制御アクセス許可フラグＯＮを設定する。」「バス制御アクセス許可装置が、バス制御アクセス許可フラグを参照し」と記載されているように、バス制御アクセス許可フラグの機能が説明されているだけであり、インターフェースがフラグを格納するレジスタを有する構成は記載されていない。
　
　したがって、本願補正発明は、引用文献１に記載された発明および当該分野の周知事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により、特許出願の際独立して特許を受けることができないものである。
　
（５）むすび
　よって、上記手続補正は、特許法第１７条の２第５項で準用する同法第１２６条第５項の規定に違反するものであり、特許法第１５９条第１項で準用する同法第５３条第１項の規定により却下されるべきものである。
　
３．本願発明について
　平成１６年１２月１３日付けの手続補正は上記のとおり却下されたので、本願の請求項１に係る発明は、平成１６年９月１０日付け手続補正書の特許請求の範囲の請求項１に記載された次のとおりのものである。
　
「【請求項１】　第１の記憶装置と、複数のプロセッサからのアクセスが可能で、前記第１の記憶装置へ転送されうるプログラムが一時的に格納される共有記憶装置と、前記第１の記憶装置及び前記共有記憶装置へのアクセスが可能で、データバスを介して、前記共有記憶装置に格納されているプログラムを前記第１の記憶装置に転送する第１のプロセッサと、前記第１のプロセッサから前記共有記憶装置へのアクセスを許可するか禁止するかを示すバス制御アクセス許可フラグを用いて前記第１のプロセッサから前記共有記憶装置へのアクセス制御を行うバス制御手段とを備えた情報処理装置。」
　
４．引用文献
　これに対して、原査定の拒絶の理由に引用された引用文献とその記載事項は、上記２．（２）に記載したとおりである。
　
５．対比・判断
　本願発明は、上記２．で検討したように本願補正発明における、「バス制御アクセス許可フラグ」を用いる態様が、「前記プログラムを前記共有記憶装置から前記第１の記憶手段に転送している時、前記フラグが前記第１のプロセッサのＣＰＵから前記共有記憶装置へのアクセスを許可するように設定されている」とする限定を除いたものである。
　そうすると、本願発明の構成要件を全て含み、さらに本願発明の構成要件に限定を加えたものに相当する本願補正発明が、上記２．（４）に記載したとおり、引用文献に記載された発明および当該分野の周知事項に基づいて、当業者が容易に発明をすることができたものである以上、本願発明も、同様の理由により、引用文献１に記載された発明および当該分野の周知事項に基づいて、当業者が容易に発明をすることができたものである。
　
６．むすび
　したがって、本願発明は、引用文献１に記載された発明および当該分野の周知事項に基づいて、当業者が容易に発明をすることができたものであるから、特許法第２９条第２項の規定により特許を受けることができない。
 よって、結論のとおり審決する。