【手続補正書】
【提出日】平成24年3月9日(2012.3.9)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極層及びドレイン電極層、ソース領域層及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記ソース電極層及び前記ドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、
前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、
前記開口部の形成に際して前記複数の薄膜トランジスタ間に存在する半導体層を除去することを特徴とする表示装置の作製方法。
【請求項２】
第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極層及びドレイン電極層、ソース領域層及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記ソース電極層及び前記ドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、
前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、
前記開口部の形成に際して前記複数の薄膜トランジスタ間に存在する半導体層を除去することを特徴とする表示装置の作製方法。
【請求項３】
第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極層及びドレイン電極層、ソース領域層及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記ソース電極層及び前記ドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、
前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、
前記開口部の形成に際して前記複数の薄膜トランジスタ間に存在する半導体層を除去することを特徴とする表示装置の作製方法。
【請求項４】
第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、
前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極層及びドレイン電極層、ソース領域層及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記ソース電極層及び前記ドレイン電極層の一部を露出するように前記第２の絶縁膜に開口部を形成し、
前記開口部及び前記第２の絶縁膜上に画素電極を選択的に形成し、
前記開口部の形成に際して前記複数の薄膜トランジスタ間に存在する半導体層を除去することを特徴とする表示装置の作製方法。
【請求項５】
第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極層及びドレイン電極層、ソース領域層及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記複数の薄膜トランジスタのバックチャネル部を覆う部分の前記第２の絶縁膜のみを残留させるようにエッチングを行い、
前記複数の薄膜トランジスタが有する前記ソース電極層及び前記ドレイン電極層の一方のそれぞれに画素電極を選択的に形成することを特徴とする表示装置の作製方法。
【請求項６】
第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、
前記第２の導電膜上に第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極層及びドレイン電極層、ソース領域層及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記複数の薄膜トランジスタのバックチャネル部を覆う部分の前記第２の絶縁膜のみを残留させるようにエッチングを行い、
前記複数の薄膜トランジスタが有する前記ソース電極層及び前記ドレイン電極層の一方のそれぞれに画素電極を選択的に形成することを特徴とする表示装置の作製方法。
【請求項７】
第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極層及びドレイン電極層、ソース領域層及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記複数の薄膜トランジスタのバックチャネル部を覆う部分の前記第２の絶縁膜のみを残留させるようにエッチングを行い、
前記複数の薄膜トランジスタが有する前記ソース電極層及び前記ドレイン電極層の一方のそれぞれに画素電極を選択的に形成することを特徴とすることを特徴とする表示装置の作製方法。
【請求項８】
第１の導電膜、第１の絶縁膜、半導体膜、不純物半導体膜及び第２の導電膜を順に積層して形成し、
前記第２の導電膜上に凹部を有する第１のレジストマスクを形成し、
前記第１のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜、前記半導体膜及び前記第１の絶縁膜に第１のエッチングを行い、
前記第１のレジストマスクを後退させることで前記第１のレジストマスクの凹部と重畳する前記第２の導電膜を露出させつつ第２のレジストマスクを形成し、
前記第１の導電膜の一部にサイドエッチングを伴う第２のエッチングを行ってゲート電極層を形成し、
前記第２のレジストマスクを用いて、前記第２の導電膜、前記不純物半導体膜及び前記半導体膜の一部に第３のエッチングを行ってソース電極層及びドレイン電極層、ソース領域層及びドレイン領域層並びに半導体層を形成することで複数の薄膜トランジスタを形成し、
前記第２のレジストマスクを除去し、
前記複数の薄膜トランジスタを覆って第２の絶縁膜を形成し、
前記複数の薄膜トランジスタのバックチャネル部を覆う部分の前記第２の絶縁膜のみを残留させるようにエッチングを行い、
前記複数の薄膜トランジスタが有する前記ソース電極層及び前記ドレイン電極層の一方のそれぞれに画素電極を選択的に形成することを特徴とすることを特徴とする表示装置の作製方法。
【請求項９】
請求項１乃至請求項８のいずれか一において、
前記複数の薄膜トランジスタ間に存在する半導体層を除去するに際して、前記ゲート電極層と重畳していない領域に存在する前記半導体層を除去することを特徴とする表示装置の作製方法。
【請求項１０】
請求項１乃至請求項９のいずれか一において、
前記ゲート電極層は前記第１の絶縁膜は前記ゲート電極層上にのみ設けられ、前記ゲート電極層の側面には設けられていないことを特徴とする表示装置の作製方法。